"ビット線と、二以上のワード線と、トランジスタおよびキャパシタを有するサブメモリセルを二以上有するメモリセルと、を有し、前記トランジスタのソースまたはドレインの一方が前記ビット線と電気的に接続し、前記トランジスタのソースまたはドレインの他方が前記キャパシタと電気的に接続し、前記トランジスタのゲートが二以上の前記ワード線の一と電気的に接続し、二以上の前記サブメモリセルが有する前記キャパシタの容量がそれぞれ異なることを特徴とする半導体記憶装置。ビット線と、二以上のワード線と、トランジスタおよびキャパシタを有するサブメモリセルを二以上有するメモリセルと、第1の選択トランジスタと、第2の選択トランジスタと、アンプと、第1の選択線と、第2の選択線と、サブビット線と、を有し、前記第1の選択トランジスタのゲートが前記第1の選択線と電気的に接続し、前記第1の選択トランジスタのソースまたはドレインの一方が前記ビット線と電気的に接続し、前記第1の選択トランジスタのソースまたはドレインの他方が前記サブビット線に電気的に接続し、前記サブビット線を介して、前記第1の選択トランジスタと、前記サブメモリセルを有する前記トランジスタのソースまたはドレインの一方、および前記アンプの一端と、が電気的に接続し、前記アンプの他端が前記第2の選択トランジスタのソースまたはドレインの一方と電気的に接続し、前記第2の選択トランジスタのソースまたはドレインの他方が前記ビット線と電気的に接続し、前記第2の選択トランジスタのゲートが前記第2の選択線と電気的に接続し、前記トランジスタのソースまたはドレインの他方が前記キャパシタと電気的に接続し、前記トランジスタのゲートが二以上の前記ワード線の一と電気的に接続し、二以上の前記サブメモリセルが有する前記キャパシタの容量がそれぞれ異なることを特徴とする半導体記憶装置。請求項1または請求項2において、n行目のサブメモリセルにある前記キャパシタの容量が、二以上の前記キャパシタのうち最も容量の小さいキャパシタの容量の2n-1倍nは自然数であることを特徴とする半導体記憶装置。請求項3において、前記最も容量の小さいキャパシタの容量が0.1fF以上1fF以下であることを特徴とする半導体記憶装置。請求項1乃至請求項4のいずれか一において、前記トランジスタの活性層は酸化物半導体を有することを特徴とする半導体記憶装置。請求項1乃至請求項5のいずれか一において、二以上の前記サブメモリセルが重畳して設けられることを特徴とする半導体記憶装置。請求項1乃至請求項5のいずれか一において、前記メモリセルと、前記メモリセルと同様の機能を有する他のメモリセルと、が重畳して設けられることを特徴とする半導体記憶装置。請求項1乃至請求項7のいずれか一において、前記サブメモリセルがDRAMを有することを特徴とする半導体記憶装置。図11Aに示すDRAMの回路図を用いて説明する。DRAMは、ビット線BLと、ワード線WLと、センスアンプSAmpと、トランジスタTrと、キャパシタCと、を有する。キャパシタCに保持された電位は、図11Bに示すようにトランジスタTrを介したリークにより、時間の経過とともに徐々に低減していく。当初V0からV1まで充電された電位は、一定時間が経過するとdata1を読み出す限界点であるVAまで低減する。この期間を保持期間T_1とする。即ち、2値メモリセルの場合、保持期間T_1の間にリフレッシュをする必要がある。特許文献1に記載の発明では、シリコンでなる半導体基板にチャネルが形成されるトランジスタの構造を工夫し、オフ電流を低減することを提案している。しかしながら、該トランジスタのオフ電流を十分に小さくすることは難しい。よって、従来のDRAMでは記憶した情報を書き換えない場合であっても、所定の周期例えば、1秒間に数十回で記憶素子をリフレッシュする必要があった。一方、単位面積あたりのメモリモジュールの記憶容量を増加させるためには、DRAMを縮小化するだけでは限界があり、1メモリセルあたりに複数のデータを記憶する多値化が求められている。次に、data1およびdata2を読み出し可能とした3値メモリセルについて説明する。図11Cにおいて、data2を読み出す限界点はV1となり、data2を読み出すことができる期間を保持期間T_2とする。保持期間T_2は、2値メモリセルの保持期間T_1と比べて、その期間が短いことがわかる。そのため、さらにリフレッシュの頻度を上げる必要があった。よって、読み出しの正確さを考慮すると多値メモリセルは実現が困難であった。そこで、単位面積あたりのメモリモジュールの記憶容量を増加させることを課題の一とする。また、消費電力の小さなメモリモジュールを提供することを課題の一とする。メモリセルの多値化および積層構造化によって、単位面積あたりのメモリモジュールの記憶容量を増加させる。本発明の一態様は、ビット線と、二以上のワード線と、トランジスタおよびキャパシタからなるサブメモリセルを二以上有するメモリセルと、を有し、トランジスタのソースまたはドレインの一方がビット線と接続し、トランジスタのソースまたはドレインの他方がキャパシタと接続し、トランジスタのゲートがワード線の一と接続し、キャパシタの容量が各サブメモリセルで異なることを特徴とする半導体記憶装置である。キャパシタからの電荷の消失は、トランジスタのオフ電流によって起こる。オフ電流とは、トランジスタがオフ状態のときソースおよびドレイン間を流れる電流であり、オフ電流が流れることによりキャパシタに蓄積された電荷は時間の経過とともに消失してしまう。このような現象を回避するためにオフ電流の小さいトランジスタを用いることで、キャパシタの電位の保持期間を延ばすことができる。トランジスタのオフ電流は、半導体膜のキャリアの再結合に起因して起こる。そのため、半導体膜のバンドギャップが大きいほど、また、キャリアの再結合中心となる不純物が少ないほどオフ電流は流れにくくなる。例えば、トランジスタは、高純度化された、バンドギャップが2.5eV以上、好ましくは2.8eV以上、さらに好ましくは3eV以上の酸化物半導体膜、炭化シリコン膜または窒化ガリウム膜などを用いればよい。特に、酸化物半導体膜はスパッタリング装置などで容易に成膜可能であり、かつ本発明の一態様に係る酸化物半導体膜を活性層に用いたトランジスタは低いオフ電流を実現するため、本発明の実施に適した材料である。例えば、In-Ga-Zn-Oからなる酸化物半導体膜を用いたトランジスタのオフ電流は、1×10-18A以下、高純度化されたIn-Ga-Zn-Oからなる酸化物半導体膜を用いたトランジスタのオフ電流は、1×10-21A以下、さらに不純物を低減していくと1×10-24A以下という極めて小さな値をとる。これは、シリコンでなる半導体基板にチャネルが形成されるトランジスタのオフ電流の実に1014分の1~108分の1であり、キャパシタの電荷の保持期間は108~1014倍にもなる。このように、オフ電流の小さなトランジスタを用いることで、リフレッシュの頻度を低減してもキャパシタの電荷を長期間保持することができる。また、リフレッシュの頻度を低減することによって、消費電力を小さくすることができる。また、電荷の消失がほとんど起こらないことによって微小な容量の差が判別可能となるため、キャパシタのサイズを小さくできる。メモリセルを縮小化できるため、メモリモジュールの小面積化が実現可能となる。さらに、キャパシタの容量の異なる二以上のサブメモリセルを組み合わせてメモリセルを構成することによって、容量の差を利用した多値メモリセルを実現することができる。例えば、メモリセルを容量C1のキャパシタを有する第1のサブメモリセル、容量C2のキャパシタを有する第2のサブメモリセル乃至容量Cnのキャパシタを有する第nのサブメモリセルnは二以上の自然数で構成する。ここで、C1:C2:Cn=1:2:2n-1とすることで、メモリセルに保持される電位の組み合わせが2n組でき、2n値メモリセルを作製することができる。ただし、nの値が大きくなるとキャパシタの面積も大きくしなくてはならない。そのため、nの値が大きくなると小面積化には不利となることがある。また、電位の読み出しが困難になることがあるため、nを適切な範囲とすることが好ましい。例えば、nを2~8、好ましくは3~5とすればよい。また、本発明の一態様は、サブメモリセルを重畳してメモリセルとすることができる。これは、酸化物半導体膜がスパッタリング法などで形成できるためである。サブメモリセルを重畳して設けることで小さな面積のメモリセルを作製でき、単位面積あたりのメモリモジュールの記憶容量をさらに増加させることができる。または、メモリセルを重畳して設ける構成としても構わない。サブメモリセルのサイズはキャパシタの面積の寄与が大きい。最も容量の大きなキャパシタを有するサブメモリセル最大サブメモリセルともいう。と、最も容量の小さなキャパシタを有するサブメモリセル最小サブメモリセルともいう。とを重畳すると、2n値メモリセルの面積は、最大サブメモリセルの大きさとなる。即ち、メモリセルを並べてモジュール化した際に、最大サブメモリセルの面積に応じた個数を集積することになる。また、サブメモリセルを同一層に配置してメモリセルを作製し、その後同じサイズのメモリセルを重畳することで、モジュール化した際にスペースの無駄が生じにくい構造となる。よって、単位面積あたりのメモリモジュールの記憶容量をさらに増加することができる。また、本発明の一態様である半導体装置は、ビット線と、二以上のワード線と、トランジスタおよびキャパシタからなるサブメモリセルを二以上有するメモリセルと、第1の選択トランジスタと、第2の選択トランジスタと、アンプと、第1の選択線と、第2の選択線と、サブビット線と、を有し、第1の選択トランジスタのゲートが第1の選択線と接続し、第1の選択トランジスタのソースまたはドレインの一方がビット線と接続し、第1の選択トランジスタのソースまたはドレインの他方がサブビット線に接続し、サブビット線を介して、第1の選択トランジスタと、各サブメモリセルにあるトランジスタのソースまたはドレインの一方、およびアンプの一端と、が接続し、アンプの他端が第2の選択トランジスタのソースまたはドレインの一方と接続し、第2の選択トランジスタのソースまたはドレインの他方がビット線と接続し、第2の選択トランジスタのゲートが第2の選択線と接続し、トランジスタのソースまたはドレインの他方がキャパシタと接続し、トランジスタのゲートがワード線の一と接続し、キャパシタの容量がサブメモリセルごとに異なる。従来のDRAMでは、読み出しの際、ビット線の寄生容量が上乗せされることによって、メモリセルのキャパシタに一定の容量が必要であった。本発明の一態様のように、サブビット線を各メモリセルに設けることで、読み出しの際のビット線の寄生容量の影響を低減することができる。即ち、多値化した際にデータの識別が容易になる。よって、メモリセルにおけるキャパシタの容量を一層低減することができる。メモリセルの多値化および積層構造化によって、単位面積あたりのメモリモジュールの記憶容量を増加させることができる。また、リフレッシュの頻度を低減させることで、メモリモジュールの消費電力を低減することができる。以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。なお、第1、第2として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。以下、本発明の説明を行うが、本明細書で用いる用語について簡単に説明する。まず、トランジスタのソースとドレインについては、本明細書においては、一方をドレインと呼ぶとき他方をソースとする。すなわち、電位の高低によって、それらを区別しない。従って、本明細書において、ソースとされている部分をドレインと読み替えることもできる。本明細書においては、接続すると表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在している場合だけのこともある。例えば、絶縁ゲート型電界効果トランジスタMISFETの回路では、一本の配線が複数のMISFETのゲートを兼ねている場合もある。その場合、回路図では、一本の配線からゲートに何本もの分岐が生じるように書かれることもある。本明細書では、そのような場合でも、配線がゲートに接続するという表現を用いることがある。なお、本明細書では、マトリクスにおいて特定の行や列、位置を扱う場合には、符号に座標を示す記号をつけて、例えば、第1の選択トランジスタSTr1_n_m、ビット線BL_m、サブビット線SBL_n_mというように表記するが、特に、行や列、位置を特定しない場合や集合的に扱う場合、またはどの位置にあるか明らかである場合には、第1の選択トランジスタSTr1、ビット線BL、サブビット線SBL、または、単に第1の選択トランジスタ、ビット線、サブビット線というように表記することもある。実施の形態1本実施の形態では、半導体記憶装置であるメモリセルの構成およびその動作の例について、図1を用いて説明する。図1は、ビット線BLと、ワード線WL_1、WL_2乃至WL_nと、トランジスタTr_1、Tr_2乃至Tr_nと、キャパシタC_1、C_2乃至C_nと、センスアンプSAmpと、を有するメモリセルの回路図である。トランジスタTr_1のゲートはワード線WL_1と接続し、トランジスタTr_1のソースまたはドレインの一方はビット線BLと接続し、トランジスタTr_1のソースまたはドレインの他方はキャパシタC_1の一端と接続し、キャパシタC_1の他端とGNDが接続する。同様にトランジスタTr_2のゲートはワード線WL_2と接続し、トランジスタTr_2のソースまたはドレインの一方はビット線BLと接続し、トランジスタTr_2のソースまたはドレインの他方はキャパシタC_2の一端と接続し、キャパシタC_2の他端とGNDが接続する。同様にトランジスタTr_nのゲートはワード線WL_nと接続し、トランジスタTr_nのソースまたはドレインの一方はビット線BLと接続し、トランジスタTr_nのソースまたはドレインの他方はキャパシタC_nの一端と接続し、キャパシタC_nの他端とGNDが接続する。ビット線BLはセンスアンプSAmpと接続する。なお、GNDに接続するとは、接地することをいう。ここで、トランジスタと、キャパシタとを一つずつ接続した構成をサブメモリセルSCLとする。具体的には、トランジスタTr_1およびキャパシタC_1の構成をサブメモリセルSCL_1、トランジスタTr_2およびキャパシタC_2の構成をサブメモリセルSCL_2、トランジスタTr_nおよびキャパシタC_nの構成をサブメモリセルSCL_nとする。トランジスタTr_1、Tr_2乃至Tr_nには、オフ電流の小さいトランジスタを用いる。具体的には、高純度化された、バンドギャップが2.5eV以上、好ましくは2.8eV以上、さらに好ましくは3eV以上の、酸化物半導体膜、炭化シリコン膜または窒化ガリウム膜などの半導体膜を活性層に用いたトランジスタとすればよい。前述の半導体膜はバンドギャップが大きく、不純物準位が少ないため、キャリアの再結合が少なく、オフ電流が小さい。オフ電流の小さいトランジスタをサブメモリセルに用いることで、キャパシタに保持された電位の変動を抑制できる。そのため、電位の保持期間が延び、リフレッシュの頻度を低くしてもよくなるため、消費電力の低減が見込める。また、電位の変動が抑制できることによって、キャパシタの容量を小さくでき、メモリセルを小面積化することができる。さらに、各サブメモリセルにおけるキャパシタの容量を調整することによって、保持される電位を複数持たせることができる。即ち多値化したメモリセルが作製できる。例えば、容量をC_1:C_2:C_n=1:2:2n-1nは二以上の自然数とすることによって、電位の組み合わせを2n個作ることができる。このとき、最も容量の小さいC_1の容量が0.1fF以上1fF以下となるようにすればよい。ただし、nの値が大きくなるとキャパシタの面積も大きくしなくてはならない。そのため、nの値が大きくなると小面積化には不利となることがある。また、電位の読み出しが困難になることがあるため、nを適切な範囲とすることが好ましい。例えば、nを2~8、好ましくは3~5とすればよい。例えば、n=3で、キャパシタC_1の容量が1fF、キャパシタC_2の容量は2fF、キャパシタC_3の容量は4fFのときの書き込みの方法について説明する。各容量の書き込みは、独立して行うことができる。即ち、ビット線を所定の電位VDDキャパシタの充電に十分な電位とし、書き込みを行うキャパシタを有するサブメモリセルに接続するワード線に、VHを印加すればよい。本明細書において、VHは、トランジスタのしきい値電圧VthにVDDを加えたよりも高い電圧をいう。表1に、各ワード線の電位とキャパシタの容量の組み合わせを示す。蓄積された電位をセンスアンプで検出することで、3ビット8値のデータの読み出しが可能となる。即ち、n=3とすることで、8値メモリセルを作製することができる。従来のシリコンでなる半導体基板にチャネルが形成されるトランジスタでは、オフ電流が大きいため電位を保持することができずメモリセルの多値化は困難となるところ、オフ電流の小さなトランジスタを用いることでメモリセルの多値化を実現できる。本実施の形態は、他の実施の形態と適宜組み合わせることができる。実施の形態2本実施の形態では、半導体記憶装置であるメモリセルの構成およびその動作の実施の形態1と異なる例について、図4を用いて説明する。図4は、ビット線BLと、サブビット線SBLと、第1の選択線SL_1と、第2の選択線SL_2と、ワード線WL_1、WL_2乃至WL_nと、第1の選択トランジスタSTr_1と、第2の選択トランジスタSTr_2と、トランジスタTr_1、Tr_2乃至Tr_nと、キャパシタC_1、C_2乃至C_nと、アンプAmpと、を有するメモリセルの回路図である。トランジスタTr_1、Tr_2乃至Tr_n、キャパシタC_1、C_2乃至C_n、ならびにサブメモリセルSCL_1、SCL_2乃至SCL_nは、実施の形態1と同様の構成とすればよい。第1の選択トランジスタSTr_1のソースまたはドレインの一方はビット線BLと接続し、第1の選択トランジスタSTr_1のソースまたはドレインの他方はサブビット線SBLを介してトランジスタTr_1、Tr_2乃至Tr_nのソースまたはドレインの一方、ならびにアンプAmpを介して第2の選択トランジスタSTr_2のソースまたはドレインの一方と接続し、第2の選択トランジスタSTr_2のソースまたはドレインの他方はビット線BLと接続する。サブビット線はビット線と比較して物理的距離を短くできるため、寄生容量を低減することができる。そのため、メモリセルの容量が小さくても、誤動作を起こさず信号を増幅でき、かつ増幅した信号をビット線に出力することができる。そのため、実施の形態1よりもさらにサブメモリセルのキャパシタの容量を低減でき、メモリセルを小面積化できる。具体的には、キャパシタの容量は0.1fF以上1fF以下まで小さくすることができる。もちろん、キャパシタの容量を1fFより大きくしても構わない。また、1つのサブビット線に対し1つのアンプが接続するため、特にセンスアンプを設けなくとも電位の判別が可能となる。もちろん、実施の形態1と同様に、センスアンプを設ける構成としてもよい。本実施の形態によって、電位の保持期間が延び、リフレッシュの頻度を低くしてもよいため、消費電力の低減が見込める。また、電位の変動が抑制できることに加えて、サブビット線を設けることによってキャパシタの容量を小さくでき、さらにメモリセルを小面積化することができる。本実施の形態は、他の実施の形態と適宜組み合わせることができる。実施の形態3本実施の形態では、半導体記憶装置の例として、実施の形態1で示したメモリセルを用いたn行m列n、mは3以上の自然数のメモリモジュールについて、図5を用いて説明する。図5は、ビット線BL_1、BL_2乃至BL_mと、ワード線WL_1、WL_2乃至WL_nと、トランジスタTr_1_1乃至Tr_m_nと、キャパシタC_1_1乃至C_m_nと、センスアンプSAmp_1、SAmp_2乃至SAmp_mと、を有するメモリモジュールである。各トランジスタ、各キャパシタ、各サブメモリセルSCL_1_1乃至SCL_m_nは、実施の形態1と同様の構成とすればよい。メモリセルCL_1の構成を示す。トランジスタTr_1_1のゲートはワード線WL_1と接続し、トランジスタTr_1_1のソースまたはドレインの一方はビット線BL_1と接続し、トランジスタTr_1_1のソースまたはドレインの他方はキャパシタC_1_1の一端と接続し、キャパシタC_1_1の他端とGNDが接続する。同様にトランジスタTr_1_2のゲートはワード線WL_2と接続し、トランジスタTr_1_2のソースまたはドレインの一方はビット線BL_1と接続し、トランジスタTr_1_2のソースまたはドレインの他方はキャパシタC_1_2の一端と接続し、キャパシタC_1_2の他端とGNDが接続する。同様にトランジスタTr_1_nのゲートはワード線WL_nと接続し、トランジスタTr_1_nのソースまたはドレインの一方はビット線BL_1と接続し、トランジスタTr_1_nのソースまたはドレインの他方はキャパシタC_1_nの一端と接続し、キャパシタC_1_nの他端とGNDが接続する。ビット線BL_1はセンスアンプSAmp_1と接続する。メモリセルCL_2乃至CL_mは、メモリセルCL_1とはビット線およびセンスアンプが異なる以外は同様に構成すればよい。即ち、メモリセルCL_2乃至CL_mには、それぞれビット線BL_2乃至BL_mならびにセンスアンプSAmp_2乃至SAmp_mを用いるが、同じ行のサブメモリセルはワード線を共有する。具体的には、1行目にあるトランジスタTr_1_1、Tr_2_1乃至Tr_m_1のゲートにはワード線WL_1を接続し、2行目にあるトランジスタTr_1_2、Tr_2_2乃至Tr_m_2のゲートにはワード線WL_2を接続し、n行目にあるトランジスタTr_1_n、Tr_2_n乃至Tr_m_nのゲートにはワード線WL_nを接続する。このような構成とすることで、2n値メモリセルをm個接続した大容量のメモリモジュールを作製することができる。本実施の形態では、実施の形態1と同様の構成のメモリセルを複数接続する例を示したが、これに限定されるものではなく、実施の形態2で示したメモリセルを用いるなど、他の実施の形態と適宜組み合わせることができる。実施の形態4本実施の形態では、図6を用いて、半導体記憶装置であるメモリセルの作製方法の例を示す。図6はサブメモリセル410、サブメモリセル420、サブメモリセル430を重畳して構成したメモリセルの断面図である。各サブメモリセルを重畳した構成とすることによって、メモリセルを小面積化することができる。なお、センスアンプ、アンプ、ビット線、ワード線は簡単のため省略する。領域400は、センスアンプやアンプなど図示せずを作製する領域で、シリコンウェハ401、シリコンウェハ401上のゲート絶縁膜404、ゲート絶縁膜404上の層間膜406などを含んで構成される。なお、領域400は前述の構成に限定されるものではない。例えば、シリコンウェハの代わりにゲルマニウム基板、SOISiliconOnInsulator基板などに代表される半導体基板を用いても構わない。ゲート絶縁膜404は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、イットリア安定化ジルコニアなどを用いればよく、積層または単層で設ける。例えば、熱酸化法、CVD法、スパッタリング法などで形成すればよい。層間膜406は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコンなどを用いればよく、積層または単層で設ける。例えば、熱酸化法、CVD法、スパッタリング法などで形成すればよい。領域400の表面がCMPChemicalMechanicalPolishingなどによって平坦化されていると、サブメモリセルを重畳して形成しやすくなるため好ましい。続いて、サブメモリセル410を作製する。サブメモリセル410は、トランジスタ451およびキャパシタ461で構成される。トランジスタ451は、下地膜412と、下地膜412上の半導体膜415と、半導体膜415と一部が接する電極413および電極418と、半導体膜415と一部が接し、電極413および電極418を覆うゲート絶縁膜414と、ゲート絶縁膜414を介して半導体膜415上に設けられたゲート電極417と、で構成される。なお、トランジスタ451は、トップゲートトップコンタクト構造を採用しているが、これに限定されるものではなく、トップゲートボトムコンタクト構造、ボトムゲートトップコンタクト構造またはボトムゲートボトムコンタクト構造としても構わない。下地膜412は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコンなどを用いればよく、積層または単層で設ける。例えば、熱酸化法、CVD法、スパッタリング法などで形成すればよい。ただし、後述する半導体膜415が酸化物半導体膜である場合、加熱処理により酸素を放出する絶縁膜を200nm以上、好ましくは300nm以上形成するとよい。加熱処理により酸素を放出する絶縁膜には、例えば、スパッタリング法で形成した酸化シリコン膜などが挙げられる。加熱処理により酸素を放出する絶縁膜を下地膜に用いることで、酸化物半導体膜中の酸素欠損を埋めることができ、電気特性が良好で信頼性の高いトランジスタを作製することができる。半導体膜415は、高純度化された、バンドギャップが2.5eV以上、好ましくは2.8eV以上、さらに好ましくは3eV以上の半導体膜を用いる。例えば、酸化物半導体膜、炭化シリコン膜、窒化ガリウム膜などを用いればよい。酸化物半導体膜を用いる場合、少なくともインジウムInあるいは亜鉛Znを含む酸化物半導体膜を用いることが好ましい。特にInとZnを含むことが好ましい。また、該酸化物半導体膜を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウムGaを有することが好ましい。また、スタビライザーとしてスズSnを有することが好ましい。また、スタビライザーとしてハフニウムHfを有することが好ましい。また、スタビライザーとしてアルミニウムAlを有することが好ましい。また、他のスタビライザーとして、ランタノイドである、ランタンLa、セリウムCe、プラセオジムPr、ネオジムNd、サマリウムSm、ユウロピウムEu、ガドリニウムGd、テルビウムTb、ジスプロシウムDy、ホルミウムHo、エルビウムEr、ツリウムTm、イッテルビウムYb、ルテチウムLuのいずれか一種または複数種を有してもよい。例えば、四元系金属酸化物であるIn-Sn-Ga-Zn-O系の材料、In-Hf-Ga-Zn-O系の材料、In-Al-Ga-Zn-O系の材料、In-Sn-Al-Zn-O系の材料、In-Sn-Hf-Zn-O系の材料、In-Hf-Al-Zn-O系の材料や、三元系金属酸化物であるIn-Ga-Zn-O系の材料IGZOとも表記する、In-Sn-Zn-O系の材料、In-Al-Zn-O系の材料、Sn-Ga-Zn-O系の材料、Al-Ga-Zn-O系の材料、Sn-Al-Zn-O系の材料、In-Hf-Zn-O系の材料、In-La-Zn-O系の材料、In-Ce-Zn-O系の材料、In-Pr-Zn-O系の材料、In-Nd-Zn-O系の材料、In-Sm-Zn-O系の材料、In-Eu-Zn-O系の材料、In-Gd-Zn-O系の材料、In-Tb-Zn-O系の材料、In-Dy-Zn-O系の材料、In-Ho-Zn-O系の材料、In-Er-Zn-O系の材料、In-Tm-Zn-O系の材料、In-Yb-Zn-O系の材料、In-Lu-Zn-O系の材料や、二元系金属酸化物であるIn-Zn-O系の材料、Sn-Zn-O系の材料、Al-Zn-O系の材料、Zn-Mg-O系の材料、Sn-Mg-O系の材料、In-Mg-O系の材料、In-Ga-O系の材料や、In-O系の材料、Sn-O系の材料、Zn-O系の材料などを用いてもよい。また、上記の材料に酸化シリコンを含ませてもよい。ここで、例えば、In-Ga-Zn-O系の材料とは、インジウムIn、ガリウムGa、亜鉛Znを有する酸化物、という意味であり、その組成比は特に問わない。また、InとGaとZn以外の元素を含んでいてもよい。また、酸化物半導体膜は、化学式InMO3ZnOmm>0で表記される材料を用いた薄膜により形成してもよい。ここで、Mは、Ga、Al、Fe、MnおよびCoから選ばれた一または複数の金属元素を示す。例えば、Mとして、Ga、GaおよびAl、GaおよびMnまたはGaおよびCoなどを用いてもよい。また、酸化物半導体膜として、In3SnO5ZnOnn>0で表記される材料を用いてもよい。例えば、In:Ga:Zn=1:1:1またはIn:Ga:Zn=2:2:1の原子数比のIn-Ga-Zn-O系の材料やその組成の近傍の酸化物半導体膜を用いることができる。または、In:Sn:Zn=1:1:1、In:Sn:Zn=2:1:3もしくはIn:Sn:Zn=2:1:5の原子数比のIn-Sn-Zn-O系の材料やその組成の近傍の酸化物半導体膜を用いるとよい。しかし、これらに限られず、酸化物半導体膜は、必要とする半導体特性移動度、しきい値電圧などに応じて適切な組成のものを用いればよい。また、酸化物半導体膜は、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度などを適切なものとすることが好ましい。例えば、In-Sn-Zn-O系の材料では比較的容易に高い移動度が得られる。しかしながら、In-Ga-Zn-O系の材料でも、バルク内欠陥密度を低減することにより移動度を向上させることができる。なお、例えば、In、Ga、Znの原子数比がIn:Ga:Zn=a:b:cabc=1である酸化物半導体材料の組成が、原子数比がIn:Ga:Zn=A:B:CABC=1の酸化物半導体材料の組成の近傍であるとは、a、b、cが、a―A2b―B2c―C2≦r2を満たすことをいい、rは、例えば、0.05とすればよい。他の酸化物半導体材料でも同様である。酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、非晶質でも、多結晶でもよい。また、非晶質中に結晶性を有する領域を含むように完全な非晶質でなくてもよい。非晶質状態の酸化物半導体膜は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い電界効果移動度を得ることができる。また、結晶性を有する酸化物半導体膜を用いて作製したトランジスタでは、よりバルク内欠陥を低減することができ、表面の平坦性を高めれば非晶質状態の酸化物半導体膜以上の電界効果移動度を得ることができる。表面の平坦性を高めるためには、平坦な被成膜面上に酸化物半導体膜を成膜することが好ましく、具体的には、平均面粗さRaが1nm以下、好ましくは0.3nm以下、より好ましくは0.1nm以下の被成膜面上に成膜するとよい。なお、Raは、JISB0601で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、基準面から指定面までの偏差の絶対値を平均した値と表現でき、以下の式にて定義される。なお、上記において、S0は、測定面座標x1,y1x1,y2x2,y1x2,y2で表される4点によって囲まれる長方形の領域の面積を指し、Z0は測定面の平均高さを指す。Raは原子間力顕微鏡AFM:AtomicForceMicroscopeにて評価可能である。酸化物半導体膜は、スパッタリング法、PLD法、スプレー法などで形成することができる。例えば、In-Sn-Zn-O系の材料は、In:Sn:Znが原子数比で、1:2:2、2:1:3、1:1:1、または20:45:35などとなるターゲットを用いてスパッタリング法により成膜することができる。特に、スパッタリング法を用いて、高純度で欠陥の少ない酸化物半導体膜を形成する場合、成膜中の酸素分圧を10以上にすることが好ましい。また、成膜温度を200°C以上450°C以下とすることで、膜中の不純物水素など濃度を低減できる。さらに、成膜後に熱処理を行うことで、より高純度で欠陥の少ない酸化物半導体膜を形成できる。具体的には、温度を150°C以上基板の歪み点未満、好ましくは250°C以上450°C以下、高純度化された窒素、酸素、希ガスまたはこれらの混合雰囲気で6min以上24時間以下の熱処理を行えばよい。処理時間は24時間より長くなっても構わないが、時間を長くしすぎるとその費用対効果は小さくなる。電極413および電極418は、同一層で形成すればよい。材料として、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、タングステンの単体金属、合金または金属窒化物を用いればよい。または、電極413および電極418の材料として、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いても構わない。または、電極413および電極418は、前述の材料を積層した構成としても構わない。ゲート絶縁膜414は、ゲート絶縁膜404と同様の構成とすればよい。ゲート電極417は、電極413および電極418と同様の構成とすればよい。キャパシタ461は、電極413と、電極413を覆うゲート絶縁膜414と、ゲート電極と同一層で形成される容量配線419で構成される。即ち、本実施の形態ではゲート絶縁膜がキャパシタ用絶縁膜を兼ねる構成となっている。そのため、改めてキャパシタ用絶縁膜を形成する必要がなく、工程を簡略化できる。もちろん、本発明はこれに限定されて解釈されるものではなく、ゲート絶縁膜とは別にキャパシタ用絶縁膜を形成しても構わない。ここで、容量配線419と電極413とに挟まれるゲート絶縁膜414の面積およびゲート絶縁膜414の厚さによってキャパシタ461の容量が決まる。ゲート絶縁膜414は、薄すぎるとキャパシタ461の電荷をリークしてしまう恐れがある。また、厚すぎるとトランジスタ450の電気特性の悪化および信頼性の低下が懸念されるため、5nm以上100nm以下とする。好ましくは10nm以上30nm以下とする。ゲート絶縁膜414の厚さが小さいほど単位面積あたりの容量を大きくできるため、メモリセルを小面積化することができる。また、ゲート絶縁膜414に比誘電率の高いHigh-k材料を用いることでも、メモリセルを小面積化できる。サブメモリセル410は、トランジスタ451およびキャパシタ461を覆う層間膜416を有する。層間膜416の表面がCMPなどによって平坦化されていると、サブメモリセルを重畳して形成しやすくなるため好ましい。サブメモリセル420およびサブメモリセル430もサブメモリセル410と同様の構成とすればよい。ここで、サブメモリセル420およびサブメモリセル430にあるキャパシタ462およびキャパシタ463の容量は、それぞれキャパシタ461の容量の2倍および4倍とすればよい。そのためには、例えば、キャパシタ462およびキャパシタ463の面積を、キャパシタ461の面積の2倍および4倍とすればよい。なお、キャパシタ462およびキャパシタ463の面積を変更するには、それぞれ容量配線429および容量配線439の面積を変更すればよい。または、サブメモリセル420およびサブメモリセル430のゲート絶縁膜の厚さを、ゲート絶縁膜414の2分の1および4分の1としても構わない。または、ゲート絶縁膜の比誘電率と厚さを適宜組み合わせて容量値を制御しても構わない。もちろん、キャパシタ用絶縁膜を別途設ける構成の場合も同様である。本実施の形態では、サブメモリセルを3層重畳する構成としたが、3層に限定されて解釈されるものではなく、4層以上のサブメモリセルを重畳しても構わない。このような構成とすることで、メモリセルの小面積化が可能となる。そのため、本実施の形態で示したメモリセルを複数用いることで、単位面積あたりの記憶容量の大きなメモリモジュールを作製することができる。本実施の形態は、他の実施の形態と適宜組み合わせることができる。実施の形態5本実施の形態では、実施の形態1乃至実施の形態3に示した半導体記憶装置であるメモリセルの作製方法について、実施の形態4と異なる例を示す。本実施の形態では、サブメモリセルを同一層に作製し、一つのメモリセルとする構成について説明する。サブメモリセルを同一層で作製することによって、メモリモジュールのさらなる小面積化が可能となる。図7は、実施の形態4で作製したメモリセルメモリセル581、メモリセル582およびメモリセル583を3列並べて作製したメモリモジュールの断面図の例である。なお、サブメモリセル410、サブメモリセル420およびサブメモリセル430の構成については、実施の形態4で示しているため省略する。領域590で例示したように、この構成ではメモリセル間に使われていないスペースが生じることがわかる。これは、キャパシタ461の容量C1、キャパシタ462の容量C2およびキャパシタ463の容量C3の関係をC1:C2:C3=1:2:4にするために容量配線の面積を調整しているためである。即ち、容量配線419、容量配線429および容量配線439の面積を変化させていることによる。図8は、サブメモリセル410、サブメモリセル420およびサブメモリセル430を同一層として作製したメモリセルメモリセル571、メモリセル572およびメモリセル573を、3段重畳して作製したメモリモジュールの断面図の例である。メモリモジュールを図8に示す構成とすることによって、図7の領域590に示したようなスペースが小さくでき、より小面積化したメモリモジュールを作製することができる。本実施の形態では、特にメモリセルを3つ有するメモリモジュールの例を用いて説明したが、これに限定されるものではなく、メモリセルを4つ以上有するメモリモジュールの構成としても構わない。もちろん、メモリセルが2つの構成としても構わない。また、例えば本実施の形態のようにメモリモジュールを作製し、それを同一層に幾つも並べることができる。即ち、2n値メモリセルを複数有する構成にすることができる。このような構成とすることで、メモリモジュールの小面積化が可能となる。そのため、単位面積あたりの記憶容量の大きなメモリモジュールを作製することができる。本実施の形態は、他の実施の形態と適宜組み合わせることができる。実施の形態6本実施の形態では、キャパシタの一つを領域400に設けた例について説明する。キャパシタを領域400に設けることで、最大サブメモリセルのサイズを縮小でき、メモリセル全体でも小面積化できる。シリコンウェハに凹部または凸部を形成し、該凹部または凸部にキャパシタを形成することで、シリコンウェハの単位面積あたりの容量を大きくすることができる。この構造は、トレンチ構造ともいう。図9は、シリコンウェハ401に凹部を形成し、該凹部に重畳してキャパシタ663を形成したメモリモジュールの断面図である。なお、キャパシタ663は、サブメモリセル630のキャパシタとして機能する。サブメモリセル630は、トランジスタ651を有する。トランジスタ651は、実施の形態4で示したトランジスタ451と同様の構成とすればよい。領域400において、シリコンウェハ401には、キャパシタ461およびキャパシタ462の容量を考慮して、キャパシタ663が必要な容量を持つように凹部を形成する。なお、凹部の形状は図9に示した形状に限定されない。例えば、凹部の中に別の凹部を設ける構造や、凹部の中に凸部を設ける構造や、これらを組み合わせた構造にしても構わない。また、ゲート絶縁膜404は、キャパシタ663の容量層として機能する。ゲート絶縁膜404を容量層に用いた例について示しているが、別途キャパシタ用絶縁膜を設ける構成としても構わない。キャパシタ663は、サブメモリセル630のキャパシタであるため、トランジスタ651のソース電極またはドレイン電極とコンタクトホールを介して接続される。電極603は、領域400に設けられるセンスアンプなどに用いられるトランジスタの電極と同一層としても構わない。容量配線609についても同様である。電極603および容量配線609は、実施の形態4で示した電極413および電極418と同様の構成とすればよい。シリコンウェハ401に凹部を形成することによって、電極603の表面積が増し、電極603と容量配線609を用いたキャパシタ663の容量を増大させることができる。そのため、同じ記憶容量のメモリセルをさらに小面積で作製することができる。図10は、シリコンウェハ401に凸部640を形成し、キャパシタ664を形成したメモリモジュールの断面図である。なお、キャパシタ664は、サブメモリセル630のキャパシタとして機能する。領域400において、シリコンウェハ401には、キャパシタ461およびキャパシタ462の容量を考慮して、キャパシタ664が必要な容量を持つように凸部640を形成する。なお、凸部の形状は図10に示した形状に限定されない。例えば、凸部の中に凹部を設ける構造や、凸部の中に別の凸部を設ける構造や、これらを組み合わせた構造にしても構わない。シリコンウェハ401に凸部640を形成することによって、電極603の表面積が増し、電極603と容量配線609を用いたキャパシタ664の容量を増大していることがわかる。そのため、同じ記憶容量のメモリセルをさらに小面積で作製することができる。なお、ゲート絶縁膜404を容量層に用いた例について示しているが、別途キャパシタ用絶縁膜を設ける構成としても構わない。また、図示しないが、シリコンウェハ401の代わりに炭化シリコン基板や窒化ガリウム基板を用いる場合、領域400にトランジスタ651を設ける構成としても構わない。炭化シリコンおよび窒化ガリウムは、バンドギャップが大きいためオフ電流が低く、キャパシタの電位を十分保持することができる。領域400にトランジスタを設ける構成とすることによって、さらに領域400にもサブメモリセルを作製することができるため、記憶容量の大きなメモリセルを作製することができて好ましい。本実施の形態は、他の実施の形態と適宜組み合わせることができる。実施の形態7本実施の形態では、本発明の一態様を用いた半導体記憶装置の動作の例について説明する。図2および図3は、3ビットのメモリセルを二つCL_1、CL_2有する半導体記憶装置である。メモリセルCL_1は、実施の形態1と同様の構成のサブメモリセルを三つSCL_1_1、SCL_1_2およびSCL_1_3有する。また、メモリセルCL_2は、実施の形態1と同様の構成のサブメモリセルを三つSCL_2_1、SCL_2_2およびSCL_2_3有する。サブメモリセルSCL_1_1とサブメモリセルSCL_2_1のトランジスタのゲートはワード線WL_1と接続し、サブメモリセルSCL_1_2とサブメモリセルSCL_2_2のトランジスタのゲートはワード線WL_2と接続し、サブメモリセルSCL_1_3とサブメモリセルSCL_2_3のトランジスタのゲートはワード線WL_3と接続する。サブメモリセルSCL_1_1、SCL_1_2およびSCL_1_3はビット線BL_1と接続し、サブメモリセルSCL_2_1、SCL_2_2およびSCL_2_3はビット線BL_2と接続する。図示しないが、ビット線BL_1およびBL_2は、センスアンプに接続する。ここで、メモリセルCL_1、CL_2に、それぞれdata5、data3の書き込みおよび読み出しを行う動作について説明する。まずは、ワード線WL_1をVH、ワード線WL_2およびWL_3をGNDとして、ビット線BL_1およびBL_2をVDDとする。これにより、サブメモリセルSCL_1_1およびSCL_2_1はdata1となる図2A参照。。続いて、ワード線WL_2をVH、ワード線WL_1およびWL_3をGNDとして、ビット線BL_1をGND、ビット線BL_2をVDDとする。これにより、サブメモリセルSCL_1_2はdata0となり、サブメモリセルSCL_2_2はdata1となる図2B参照。。続いて、ワード線WL_3をVH、ワード線WL_1およびWL_2をGNDとして、ビット線BL_1をVDD、ビット線BL_2をGNDとする。これにより、サブメモリセルSCL_1_3はdata1となり、サブメモリセルSCL_2_3はdata0となる図3A参照。。以上によって、メモリセルCL_1、CL_2に、それぞれdataCL_1data5、dataCL_2data3の書き込みを行うことができる。なお、ここでは行ごとにデータを書き込む方法を示したが、これに限定されず、サブメモリセルごとにデータを書き込む方法を採っても構わない。読み出しには、まず、ビット線BL_1およびBL_2を適切な電位にする。続いて、ワード線WL_1、WL_2およびWL_3をVHとする図3B参照。。これにより、ビット線BL_1およびBL_2の電位が、書き込まれたデータによりそれぞれdataCL_1およびdataCL_2に変動する。この電位をセンスアンプで読み取り、3ビットのデータを2つ出力することができる。なお、ここでは行ごとにデータを読み出す方法を示したが、これに限定されず、サブメモリセルごとにデータを読み出す方法を採っても構わない。実施の形態8本実施の形態では、c軸配向し、かつab面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、c軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ab面においてはa軸またはb軸の向きが異なるc軸を中心に回転した結晶CAAC:CAxisAlignedCrystalともいう。を含む酸化物について説明する。CAACを含む酸化物とは、広義に、非単結晶であって、そのab面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつc軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物をいう。CAACを含む酸化物は単結晶ではないが、非晶質のみから形成されているものでもない。また、CAACは結晶化した部分結晶部分を含むが、1つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。CAACに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、CAACを含む酸化物を構成する個々の結晶部分のc軸は一定の方向例えば、CAACを含む酸化物を支持する基板面、CAACを含む酸化物の表面などに垂直な方向に揃っていてもよい。または、CAACを含む酸化物を構成する個々の結晶部分のab面の法線は一定の方向例えば、CAACを含む酸化物を支持する基板面、CAACを含む酸化物の表面などに垂直な方向を向いていてもよい。CAACを含む酸化物は、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。このようなCAACの例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子または窒素原子の層状配列が認められる結晶を挙げることもできる。CAACの結晶構造の一例について図12乃至図14を用いて詳細に説明する。なお、特に断りがない限り、図12乃至図14は上方向をc軸方向とし、c軸方向と直交する面をab面とする。なお、単に上半分、下半分という場合、ab面を境にした場合の上半分、下半分をいう。また、図12において、丸で囲まれたOは4配位のOを示し、二重丸で囲まれたOは3配位のOを示す。図12Aに、1個の6配位のInと、Inに近接の6個の4配位の酸素原子以下4配位のOと、を有する構造を示す。ここでは、金属原子が1個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図12Aの構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図12Aの上半分および下半分にはそれぞれ3個ずつ4配位のOがある。図12Aに示す小グループは電荷が0である。図12Bに、1個の5配位のGaと、Gaに近接の3個の3配位の酸素原子以下3配位のOと、Gaに近接の2個の4配位のOと、を有する構造を示す。3配位のOは、いずれもab面に存在する。図12Bの上半分および下半分にはそれぞれ1個ずつ4配位のOがある。また、Inも5配位をとるため、図12Bに示す構造をとりうる。図12Bに示す小グループは電荷が0である。図12Cに、1個の4配位のZnと、Znに近接の4個の4配位のOと、を有する構造を示す。図12Cの上半分には1個の4配位のOがあり、下半分には3個の4配位のOがある。または、図12Cの上半分に3個の4配位のOがあり、下半分に1個の4配位のOがあってもよい。図12Cに示す小グループは電荷が0である。図12Dに、1個の6配位のSnと、Snに近接の6個の4配位のOと、を有する構造を示す。図12Dの上半分には3個の4配位のOがあり、下半分には3個の4配位のOがある。図12Dに示す小グループは電荷が1となる。図12Eに、2個のZnを含む小グループを示す。図12Eの上半分には1個の4配位のOがあり、下半分には1個の4配位のOがある。図12Eに示す小グループは電荷が-1となる。ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループユニットセルともいう。と呼ぶ。ここで、これらの小グループ同士が結合する規則について説明する。図12Aに示す6配位のInの上半分の3個のOは、下方向にそれぞれ3個の近接Inを有し、下半分の3個のOは、上方向にそれぞれ3個の近接Inを有する。図12Bに示す5配位のGaの上半分の1個のOは、下方向に1個の近接Gaを有し、下半分の1個のOは、上方向に1個の近接Gaを有する。図12Cに示す4配位のZnの上半分の1個のOは、下方向に1個の近接Znを有し、下半分の3個のOは、上方向にそれぞれ3個の近接Znを有する。この様に、金属原子の上方向の4配位のOの数と、そのOの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の4配位のOの数と、そのOの上方向にある近接金属原子の数は等しい。Oは4配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は4になる。従って、金属原子の上方向にある4配位のOの数と、別の金属原子の下方向にある4配位のOの数との和が4個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、6配位の金属原子InまたはSnが下半分の4配位のOを介して結合する場合、4配位のOが3個であるため、5配位の金属原子GaまたはIn、または4配位の金属原子Znのいずれかと結合することになる。これらの配位数を有する金属原子は、c軸方向において、4配位のOを介して結合する。また、このほかにも、層構造の合計の電荷が0となるように複数の小グループが結合して中グループを構成する。図13Aに、In-Sn-Zn-O系の層構造を構成する中グループのモデル図を示す。図13Bに、3つの中グループで構成される大グループを示す。なお、図13Cは、図13Bの層構造をc軸方向から観察した場合の原子配列を示す。図13Aにおいては、簡単のため、3配位のOは省略し、4配位のOは個数のみ示し、例えば、Snの上半分および下半分にはそれぞれ3個ずつ4配位のOがあることを丸枠の3として示している。同様に、図13Aにおいて、Inの上半分および下半分にはそれぞれ1個ずつ4配位のOがあり、丸枠の1として示している。また、同様に、図13Aにおいて、下半分には1個の4配位のOがあり、上半分には3個の4配位のOがあるZnと、上半分には1個の4配位のOがあり、下半分には3個の4配位のOがあるZnとを示している。図13Aにおいて、In-Sn-Zn-O系の層構造を構成する中グループは、上から順に4配位のOが3個ずつ上半分および下半分にあるSnが、4配位のOが1個ずつ上半分および下半分にあるInと結合し、そのInが、上半分に3個の4配位のOがあるZnと結合し、そのZnの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分および下半分にあるInと結合し、そのInが、上半分に1個の4配位のOがあるZn2個からなる小グループと結合し、この小グループの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分および下半分にあるSnと結合している構成である。この中グループが複数結合して大グループを構成する。ここで、3配位のOおよび4配位のOの場合、結合1本当たりの電荷はそれぞれ-0.667、-0.5と考えることができる。例えば、In6配位または5配位、Zn4配位、Sn5配位または6配位の電荷は、それぞれ3、2、4である。従って、Snを含む小グループは電荷が1となる。そのため、Snを含む層構造を形成するためには、電荷1を打ち消す電荷-1が必要となる。電荷-1をとる構造として、図12Eに示すように、2個のZnを含む小グループが挙げられる。例えば、Snを含む小グループが1個に対し、2個のZnを含む小グループが1個あれば、電荷が打ち消されるため、層構造の合計の電荷を0とすることができる。具体的には、図13Bに示した大グループが繰り返されることで、In-Sn-Zn-O系の結晶In2SnZn3O8を得ることができる。なお、得られるIn-Sn-Zn-O系の層構造は、In2SnZn2O7ZnOmmは0または自然数。とする組成式で表すことができる。また、このほかにも、四元系金属の酸化物であるIn-Sn-Ga-Zn-O系の材料や、三元系金属の酸化物であるIn-Ga-Zn-O系の材料IGZOとも表記する。、In-Al-Zn-O系の材料、Sn-Ga-Zn-O系の材料、Al-Ga-Zn-O系の材料、Sn-Al-Zn-O系の材料や、In-Hf-Zn-O系の材料、In-La-Zn-O系の材料、In-Ce-Zn-O系の材料、In-Pr-Zn-O系の材料、In-Nd-Zn-O系の材料、In-Sm-Zn-O系の材料、In-Eu-Zn-O系の材料、In-Gd-Zn-O系の材料、In-Tb-Zn-O系の材料、In-Dy-Zn-O系の材料、In-Ho-Zn-O系の材料、In-Er-Zn-O系の材料、In-Tm-Zn-O系の材料、In-Yb-Zn-O系の材料、In-Lu-Zn-O系の材料や、二元系金属の酸化物であるIn-Zn-O系の材料、Sn-Zn-O系の材料、Al-Zn-O系の材料、Zn-Mg-O系の材料、Sn-Mg-O系の材料、In-Mg-O系の材料や、In-Ga-O系の材料などを用いた場合も同様である。例えば、図14Aに、In-Ga-Zn-O系の層構造を構成する中グループのモデル図を示す。図14Aにおいて、In-Ga-Zn-O系の層構造を構成する中グループは、上から順に4配位のOが3個ずつ上半分および下半分にあるInが、4配位のOが1個上半分にあるZnと結合し、そのZnの下半分の3個の4配位のOを介して、4配位のOが1個ずつ上半分および下半分にあるGaと結合し、そのGaの下半分の1個の4配位のOを介して、4配位のOが3個ずつ上半分および下半分にあるInと結合している構成である。この中グループが複数結合して大グループを構成する。図14Bに3つの中グループで構成される大グループを示す。なお、図14Cは、図14Bの層構造をc軸方向から観察した場合の原子配列を示している。ここで、In6配位または5配位、Zn4配位、Ga5配位の電荷は、それぞれ3、2、3であるため、In、ZnおよびGaのいずれかを含む小グループは、電荷が0となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に0となる。また、In-Ga-Zn-O系の層構造を構成する中グループは、図14Aに示した中グループに限定されず、In、Ga、Znの配列が異なる中グループを組み合わせた大グループも取りうる。実施の形態9本実施の形態では、酸化物半導体膜を用いたトランジスタの電界効果移動度に関して説明する。酸化物半導体膜に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の電界効果移動度よりも低くなる。電界効果移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Levinsonモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。本来の電界効果移動度をμ0、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁粒界などが存在すると仮定すると、以下の式で表現できる。ここで、Eはポテンシャル障壁の高さであり、kがボルツマン定数、Tは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Levinsonモデルでは、以下の式で表される。ここで、eは電気素量、Nはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、nは単位面積当たりのチャネルに含まれるキャリア数、Coxは単位面積当たりの容量、Vgはゲート電圧、tはチャネルの厚さである。なお、厚さ30nm以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。線形領域におけるドレイン電流Idは、以下の式となる。ここで、Lはチャネル長、Wはチャネル幅であり、ここでは、L=W=10μmである。また、Vdはドレイン電圧である。上式の両辺をVgで割り、更に両辺の対数を取ると、以下のようになる。式5の右辺はVgの関数である。この式からわかるように、縦軸をlnId/Vg、横軸を1/Vgとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Nが求められる。すなわち、トランジスタのVg-Id特性から、欠陥密度を評価できる。酸化物半導体膜としては、In、SnおよびZnが、In:Sn:Zn=1:1:1[原子数比]のものでは欠陥密度Nは1×1012/cm2程度である。このようにして求めた欠陥密度などをもとに式2および式3よりμ0=120cm2/Vsが導出される。欠陥のあるIn-Sn-Zn-O膜を用いたトランジスタで測定される電界効果移動度は35cm2/Vs程度である。しかし、半導体内部および半導体とゲート絶縁膜との界面の欠陥が無い酸化物半導体膜を用いたトランジスタの電界効果移動度μ0は120cm2/Vsとなると予想できる。ただし、半導体内部に欠陥がなくても、半導体とゲート絶縁膜との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からxだけ離れた場所における電界効果移動度μ1は、以下の式で表される。ここで、Dはゲート方向の電界、B、Gは定数である。BおよびGは、実際の測定結果より求めることができ、上記の測定結果からは、B=4.75×107cm/s、G=10nm界面散乱が及ぶ深さである。Dが増加するすなわち、ゲート電圧が高くなると式6の第2項が増加するため、電界効果移動度μ1は低下することがわかる。半導体内部の欠陥が無い理想的な酸化物半導体膜をチャネルに用いたトランジスタの電界効果移動度μ2を計算した結果を図15に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、SentaurusDeviceを使用し、酸化物半導体膜のバンドギャップを2.8eV、電子親和力を4.7eV、比誘電率を15、厚さを15nmとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、5.5eV、4.6eV、4.6eVとした。また、ゲート絶縁膜の厚さを100nm、比誘電率を4.1とした。チャネル長およびチャネル幅はともに10μm、ドレイン電圧Vdは0.1Vである。図15に示すように、ゲート電圧1V強で電界効果移動度100cm2/Vs以上のピーク値が得られるが、ゲート電圧がさらに高くなると、界面散乱の影響が大きくなり、電界効果移動度が低下する。なお、界面散乱の影響を低減するためには、半導体層表面を原子レベルで平坦にすることAtomicLayerFlatnessが好ましい。このような理想的な酸化物半導体膜を用いて微細なトランジスタを作製した場合の特性を計算した結果を図16乃至図18に示す。なお、計算に用いたトランジスタの断面構造を図19に示す。図19に示すトランジスタは酸化物半導体膜にnの導電型を呈する半導体領域1103aおよび半導体領域1103cを有する。半導体領域1103aおよび半導体領域1103cの抵抗率は2×10-3Ωcmとする。図19Aに示すトランジスタは、下地絶縁層1101と、下地絶縁層1101に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物1102の上に形成される。トランジスタは半導体領域1103a、半導体領域1103cと、それらに挟まれ、チャネル形成領域となる真性である半導体領域1103bと、ゲート1105を有する。ゲート1105の幅を33nmとする。ゲート1105と半導体領域1103bの間には、ゲート絶縁膜1104を有し、また、ゲート1105の両側面には側壁絶縁物1106aおよび側壁絶縁物1106b、ゲート1105の上部には、ゲート1105と他の配線との短絡を防止するための絶縁物1107を有する。側壁絶縁物の幅は5nmとする。また、半導体領域1103aおよび半導体領域1103cに接して、ソース1108aおよびドレイン1108bを有する。なお、このトランジスタにおけるチャネル幅を40nmとする。図19Bに示すトランジスタは、下地絶縁層1101と、酸化アルミニウムよりなる埋め込み絶縁物1102の上に形成され、半導体領域1103a、半導体領域1103cと、それらに挟まれた半導体領域1103bと、幅33nmのゲート1105とゲート絶縁膜1104と側壁絶縁物1106aおよび側壁絶縁物1106bと絶縁物1107とソース1108aおよびドレイン1108bを有する点で図19Aに示すトランジスタと同じである。図19Aに示すトランジスタと図19Bに示すトランジスタの相違点は、側壁絶縁物1106aおよび側壁絶縁物1106bの下の半導体領域の導電型である。図19Aに示すトランジスタでは、側壁絶縁物1106aおよび側壁絶縁物1106bの下の半導体領域はnの導電型を呈する半導体領域1103aおよび半導体領域1103cであるが、図19Bに示すトランジスタでは、真性の半導体領域1103bである。すなわち、図19Bに示す半導体層において半導体領域1103a半導体領域1103cとゲート1105がLoffだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Loffをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物1106a側壁絶縁物1106bの幅と同じである。その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、SentaurusDeviceを使用した。図16は、図19Aに示される構造のトランジスタのドレイン電流Id、実線および電界効果移動度μ、点線のゲート電圧Vg、ゲートとソースの電位差依存性を示す。ドレイン電流Idは、ドレイン電圧ドレインとソースの電位差を1Vとし、電界効果移動度μはドレイン電圧を0.1Vとして計算したものである。図16Aはゲート絶縁膜の厚さを15nmとしたものであり、図16Bは10nmとしたものであり、図16Cは5nmとしたものである。ゲート絶縁膜が薄くなるほど、特にオフ状態でのドレイン電流Idオフ電流が顕著に低下する。一方、電界効果移動度μのピーク値やオン状態でのドレイン電流Idオン電流には目立った変化が無い。ゲート電圧1V前後で、ドレイン電流はメモリ素子などで必要とされる10μAを超えることが示された。図17は、図19Bに示される構造のトランジスタで、オフセット長Loffを5nmとしたもののドレイン電流Id実線および電界効果移動度μ点線のゲート電圧Vg依存性を示す。ドレイン電流Idは、ドレイン電圧を1Vとし、電界効果移動度μはドレイン電圧を0.1Vとして計算したものである。図17Aはゲート絶縁膜の厚さを15nmとしたものであり、図17Bは10nmとしたものであり、図17Cは5nmとしたものである。また、図18は、図19Bに示される構造のトランジスタで、オフセット長Loffを15nmとしたもののドレイン電流Id実線および電界効果移動度μ点線のゲート電圧依存性を示す。ドレイン電流Idは、ドレイン電圧を1Vとし、電界効果移動度μはドレイン電圧を0.1Vとして計算したものである。図18Aはゲート絶縁膜の厚さを15nmとしたものであり、図18Bは10nmとしたものであり、図18Cは5nmとしたものである。いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、電界効果移動度μのピーク値やオン電流には目立った変化が無い。なお、電界効果移動度μのピークは、図16では80cm2/Vs程度であるが、図17では60cm2/Vs程度、図18では40cm2/Vs程度と、オフセット長Loffが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流もオフセット長Loffの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧1V前後で、ドレイン電流はメモリ素子などで必要とされる10μAを超えることが示された。実施の形態10本実施の形態では、酸化物半導体膜を用いたトランジスタの例について説明する。In、SnおよびZnを含む酸化物半導体膜にチャネル形成領域を有するトランジスタは、該酸化物半導体膜を成膜する際に基板を加熱して成膜すること、または酸化物半導体膜を成膜した後に熱処理を行うことで良好な特性を得ることができる。In、SnおよびZnを含む酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリオフ化させることが可能となる。ここで、ノーマリオフ化させるとは、しきい値電圧をプラス方向へシフトさせることをいう。例えば、図20A乃至図20Cは、In、SnおよびZnを含む酸化物半導体膜を用いたトランジスタの特性である。なお測定に用いたトランジスタは、チャネル長Lが3μm、チャネル幅Wが10μmであり、厚さ100nmのゲート絶縁膜を用いている。なお、Vdは10Vとした。図20Aは基板を意図的に加熱せずにスパッタリング法でIn、SnおよびZnを含む酸化物半導体膜を成膜したときのトランジスタ特性である。このとき電界効果移動度は18.8cm2/Vsが得られている。一方、基板を意図的に加熱してIn、SnおよびZnを含む酸化物半導体膜を成膜すると電界効果移動度を向上させることが可能となる。図20Bは基板を200°Cに加熱してIn、SnおよびZnを含む酸化物半導体膜を成膜したときのトランジスタ特性を示すが、電界効果移動度は32.2cm2/Vsが得られている。電界効果移動度は、In、SnおよびZnを含む酸化物半導体膜を成膜した後に熱処理をすることによって、さらに高めることができる。図20Cは、In、SnおよびZnを含む酸化物半導体膜をスパッタリング法により200°Cで成膜した後、650°Cで熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は34.5cm2/Vsが得られている。基板を意図的に加熱することで成膜中の水分が酸化物半導体膜中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素、水酸基、水分などを放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体膜から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体膜は、理想的には100cm2/Vsを超える電界効果移動度を実現することも可能になると推定される。In、SnおよびZnを含む酸化物半導体膜に酸素イオンを注入し、熱処理により該酸化物半導体膜に含まれる水素、水酸基、水分などを放出させ、その熱処理と同時にまたはその後の熱処理により酸化物半導体膜を結晶化させてもよい。このような結晶化または再結晶化の処理により結晶性のよい非単結晶酸化物半導体膜を得ることができる。基板を意図的に加熱して成膜することおよび/または成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリオフ化を図ることにも寄与している。基板を意図的に加熱しないで成膜されたIn、SnおよびZnを含む酸化物半導体膜にチャネル形成領域を有するトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリオフとなる方向に動き、このような傾向は図20Aと図20Bとの対比からも確認することができる。なお、しきい値電圧はIn、SnおよびZnの組成比を変えることによっても制御することが可能であり、In:Sn:Zn=2:1:3[原子数比]とすることでトランジスタのノーマリオフ化を期待することができる。また、ターゲットをIn:Sn:Zn=2:1:3[原子数比]とすることで結晶性の高い酸化物半導体膜を得ることができる。意図的な基板加熱温度または熱処理温度は、150°C以上、好ましくは200°C以上、より好ましくは400°C以上であり、より高温での成膜、または熱処理によりトランジスタのノーマリオフ化を図ることが可能となる。また、意図的に基板を加熱した成膜および/または成膜後に熱処理をすることで、ゲートバイアスストレスに対する安定性を高めることができる。例えば、2MV/cm、150°C、1時間印加の条件において、ドリフトがそれぞれ±1.5V未満、好ましくは1.0V未満を得ることができる。熱処理は酸素雰囲気中で行うことができるが、まず窒素などの不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行ってもよい。最初に脱水化脱水素化を行ってから酸素を酸化物半導体膜に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用してもよい。酸化物半導体膜中、および酸化物半導体膜と接する膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体膜中に酸素を過剰に含ませることで、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は1×1016/cm3以上2×1020/cm3以下とすれば、結晶に歪みなどを与えることなく酸化物半導体膜中に含ませることができる。また、熱処理によって酸化物半導体膜の一部に結晶領域が含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、原子数比In:Sn:Zn=1:1:1のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体膜は、X線回折XRD:X-RayDiffractionでハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば650°Cの熱処理を行うことで、X線回折により明確な回折ピークを観測することができる。実際に、In、SnおよびZnを含む酸化物半導体膜のXRD分析を行った。XRD分析には、BrukerAXS社製X線回折装置D8ADVANCEを用い、Out-of-Plane法で測定した。XRD分析を行った試料として、試料Aおよび試料Bを用意した。以下に試料Aおよび試料Bの作製方法を説明する。脱水素化処理済みの石英基板上にIn、SnおよびZnを含む酸化物半導体膜を100nmの厚さで成膜した。In、SnおよびZnを含む酸化物半導体膜は、スパッタリング装置を用い、酸素雰囲気で電力を100WDCとして成膜した。ターゲットは、In:Sn:Zn=1:1:1[原子数比]のIn-Sn-Zn-Oターゲットを用いた。なお、成膜時の基板加熱温度は200°Cとした。このようにして作製した試料を試料Aとした。次に、試料Aと同様の方法で作製した試料に対し熱処理を650°Cの温度で行った。熱処理は、はじめに窒素雰囲気で1時間の熱処理を行い、温度を下げずに酸素雰囲気でさらに1時間の熱処理を行っている。このようにして作製した試料を試料Bとした。図21に試料Aおよび試料BのXRDスペクトルを示す。試料Aでは、結晶由来のピークが観測されなかったが、試料Bでは、2θが35deg近傍および37deg~38degに結晶由来のピークが観測された。このように、In、SnおよびZnを含む酸化物半導体膜は成膜時に意図的に加熱することおよび/または成膜後に熱処理することによりトランジスタの特性を向上させることができる。この基板加熱や熱処理は、酸化物半導体膜にとって悪性の不純物である水素、水酸基、水分などを膜中に含ませないようにすること、または膜中から除去する作用がある。すなわち、酸化物半導体膜中でドナー不純物となる水素、水酸基、水分などを除去することで高純度化を図ることができ、それによってトランジスタのノーマリオフ化を図ることができ、酸化物半導体膜が高純度化されることによりオフ電流を1aA/μm以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅1μmあたりの電流値を示す。図22に、In、SnおよびZnを含む酸化物半導体膜を用いたトランジスタのオフ電流と測定時の基板温度絶対温度の逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に1000を掛けた数値1000/Tを横軸としている。具体的には、図22に示すように、基板温度が125°Cの場合には1aA/μm1×10-18A/μm以下、85°Cの場合には100zA/μm1×10-19A/μm以下、室温27°Cの場合には1zA/μm1×10-21A/μm以下にすることができる。好ましくは、125°Cにおいて0.1aA/μm1×10-19A/μm以下に、85°Cにおいて10zA/μm1×10-20A/μm以下に、室温において0.1zA/μm1×10-22A/μm以下にすることができる。これらのオフ電流値は、シリコンを半導体膜として用いたトランジスタに比べて、極めて低いものであることは明らかである。もっとも、酸化物半導体膜の成膜時に水素、水酸基、水分などが膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、成膜に用いるガスの高純度化を図ることが好ましい。例えば、成膜に用いるガスは水分が膜中に含まれないように露点-70°C以下であるガスを用いることが好ましい。また、ターゲットそのものに水素、水酸基、水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。In、SnおよびZnを含む酸化物半導体膜は熱処理によって膜中の水分を除去することができるが、In、GaおよびZnを含む酸化物半導体膜と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。また、酸化物半導体膜成膜後に650°Cの熱処理を行った試料Bを用いたトランジスタにおいて、基板温度と電気特性の関係について評価した。測定に用いたトランジスタは、チャネル長Lが3μm、チャネル幅Wが10μm、Lovが0μm、dWが0μmである。なお、Vdは10Vとした。なお、基板温度は-40°C、-25°C、25°C、75°C、125°Cおよび150°Cで電気特性の測定を行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をLovと呼び、酸化物半導体膜に対する一対の電極のはみ出しをdWと呼ぶ。図23に、Id実線および電界効果移動度点線のVg依存性を示す。また、図24Aに基板温度としきい値電圧の関係を、図24Bに基板温度と電界効果移動度の関係を示す。図24Aより、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は-40°C~150°Cで1.09V~-0.23Vであった。また、図24Bより、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は-40°C~150°Cで36cm2/Vs~32cm2/Vsであった。従って、上述の温度範囲において電気特性の変動が小さいことがわかる。上記のようなIn、SnおよびZnを含む酸化物半導体膜にチャネル形成領域を有するトランジスタによれば、オフ電流を1aA/μm以下に保ちつつ、電界効果移動度を30cm2/Vs以上、好ましくは40cm2/Vs以上、より好ましくは60cm2/Vs以上とし、LSIで要求されるオン電流の値を満たすことができる。例えば、L/W=33nm/40nmのFETで、ゲート電圧2.7V、ドレイン電圧1.0Vのとき12μA以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気特性を確保することができる。このような特性であれば、シリコン半導体で作られる集積回路の中に酸化物半導体膜を用いたトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。<作製例1>本作製例では、In、SnおよびZnを含む酸化物半導体膜を用いたトランジスタの一例について、図25などを用いて説明する。図25は、トップゲートトップコンタクト構造であるトランジスタの上面図および断面図の一例である。図25Aにトランジスタの上面図を示す。また、図25Bは図25Aの一点鎖線A1-A2に対応する断面図である。図25Bに示すトランジスタは、基板1500と、基板1500上に設けられた下地絶縁膜1502と、下地絶縁膜1502の周辺に設けられた保護絶縁膜1504と、下地絶縁膜1502および保護絶縁膜1504上に設けられた高抵抗領域1506aおよび低抵抗領域1506bを有する酸化物半導体膜1506と、酸化物半導体膜1506上に設けられたゲート絶縁膜1508と、ゲート絶縁膜1508を介して酸化物半導体膜1506と重畳して設けられたゲート電極1510と、ゲート電極1510の側面と接して設けられた側壁絶縁膜1512と、少なくとも低抵抗領域1506bと接して設けられた一対の電極1514と、少なくとも酸化物半導体膜1506、ゲート電極1510および一対の電極1514を覆って設けられた層間絶縁膜1516と、層間絶縁膜1516に設けられた開口部を介して少なくとも一対の電極1514の一方と接続して設けられた配線1518と、を有する。なお、図示しないが、層間絶縁膜1516および配線1518を覆って設けられた保護膜を有していても構わない。該保護膜を設けることで、層間絶縁膜1516の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。<作製例2>本作製例では、上記作製例1とは異なるIn、SnおよびZnを含む酸化物半導体膜を用いたトランジスタの他の一例について示す。図26は、本作製例で作製したトランジスタの構造を示す上面図および断面図である。図26Aはトランジスタの上面図である。また、図26Bは図26Aの一点鎖線B1-B2に対応する断面図である。図26Bに示すトランジスタは、基板1600と、基板1600上に設けられた下地絶縁膜1602と、下地絶縁膜1602上に設けられた酸化物半導体膜1606と、酸化物半導体膜1606と接する一対の電極1614と、酸化物半導体膜1606および一対の電極1614上に設けられたゲート絶縁膜1608と、ゲート絶縁膜1608を介して酸化物半導体膜1606と重畳して設けられたゲート電極1610と、ゲート絶縁膜1608およびゲート電極1610を覆って設けられた層間絶縁膜1616と、層間絶縁膜1616に設けられた開口部を介して一対の電極1614と接続する配線1618と、層間絶縁膜1616および配線1618を覆って設けられた保護膜1620と、を有する。基板1600としてはガラス基板を、下地絶縁膜1602としては酸化シリコン膜を、酸化物半導体膜1606としてはIn、SnおよびZnを含む酸化物半導体膜を、一対の電極1614としてはタングステン膜を、ゲート絶縁膜1608としては酸化シリコン膜を、ゲート電極1610としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜1616としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線1618としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜1620としてはポリイミド膜を、それぞれ用いた。なお、図26Aに示す構造のトランジスタにおいて、ゲート電極1610と一対の電極1614との重畳する幅をLovと呼ぶ。同様に、酸化物半導体膜1606に対する一対の電極1614のはみ出しをdWと呼ぶ。"