データを記憶するメモリセルと、前記メモリセルをロウごとに選択するワード線と、メモリセルから読み出された信号をカラムごとに伝送するビット線と、前記メモリセルの動作をテストする自己テスト回路と、前記ワード線の電圧および前記メモリセルのセル電源電圧を設定するレギュレータとを備え、前記自己テスト回路は、前記メモリセルのディスターブの加速指令を出力するディスターブ加速指令部と、前記自己テスト回路にてテストされる前記メモリセルのアドレス空間を縮小するアドレス空間縮小部と、前記自己テスト回路にてテストされた前記メモリセルのフェイルビットを判定するフェイルビット判定部とを備え、前記レギュレータは、前記ディスターブ加速指令部からの加速指令に基づいて、前記メモリセルのディスターブが加速するように前記ワード線の電圧または前記メモリセルのセル電源電圧を設定するディスターブ加速部とを備えることを特徴とする半導体記憶装置。データを記憶するメモリセルと、前記メモリセルをロウごとに選択するワード線と、メモリセルから読み出された信号をカラムごとに伝送するビット線と、前記メモリセルの動作をテストする自己テスト回路と、前記自己テスト回路からの加速指令に基づいて、前記メモリセルのディスターブが加速するように前記ワード線の電圧または前記メモリセルのセル電源電圧を設定するレギュレータとを備えることを特徴とする半導体記憶装置。前記自己テスト回路は、前記メモリセルのディスターブの加速指令を前記レギュレータに出力するディスターブ加速指令部と、前記自己テスト回路にてテストされる前記メモリセルのアドレス空間を縮小するアドレス空間縮小部と、前記自己テスト回路にてテストされた前記メモリセルのフェイルビットを判定するフェイルビット判定部とを備えることを特徴とする請求項2に記載の半導体記憶装置。前記ワード線の電圧から前記セル電源電圧を引いた値が通常使用時よりもテスト時の方が大きいことを特徴とする請求項3に記載の半導体記憶装置。前記通常使用時に前記セル電源電圧がロジック用電源電圧よりも大きくなり、前記ワード線の電位が前記ロジック用電源電圧よりも小さくなるように設定され、前記テスト時に前記セル電源電圧がロジック用電源電圧よりも小さくなり、前記ワード線の電位が前記ロジック用電源電圧に等しくなるように設定されることを特徴とする請求項4に記載の半導体記憶装置。本発明の一つの実施形態の目的は、メモリセルの各トランジスタの特性のランダムばらつきについてのテストを効率化することが可能な半導体記憶装置を提供することである。実施形態の半導体記憶装置によれば、メモリセルの動作をテストする自己テスト回路と、前記自己テスト回路からの加速指令に基づいて、前記メモリセルのディスターブが加速するようにワード線の電圧または前記メモリセルのセル電源電圧を設定するレギュレータとを備える。以下、実施形態に係る半導体記憶装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。図1は、一実施形態に係る半導体記憶装置の概略構成を示すブロック図である。図1において、半導体記憶装置には、SRAM1、自己テスト回路2およびレギュレータ3が設けられている。SRAM1には、データを記憶するメモリセルと、メモリセルをロウごとに選択するワード線と、メモリセルから読み出された信号をカラムごとに伝送するビット線が設けられている。自己テスト回路2は、SRAM1の動作をテストすることができる。レギュレータ3は、SRAM1のワード線電圧VWLおよびメモリセルのセル電源電圧VCSを設定することができる。ここで、自己テスト回路2には、ディスターブ加速指令部4、アドレス空間縮小部5およびフェイルビット判定部6が設けられている。レギュレータ3には、ディスターブ加速部7が設けられている。ディスターブ加速指令部4は、メモリセルのディスターブの加速指令を出力することができる。アドレス空間縮小部5は、自己テスト回路2にてテストされるメモリセルのアドレス空間を縮小することができる。フェイルビット判定部6は、自己テスト回路2にてテストされたメモリセルのフェイルビットを判定することができる。ディスターブ加速部7は、ディスターブ加速指令部4からの加速指令TDSTBに基づいて、メモリセルのディスターブが加速するようにワード線電圧VWLおよびセル電源電圧VCSを設定することができる。そして、スクリーニングテスト時において、ディスターブ加速指令部4から加速指令TDSTBがレギュレータ3に出力される。そして、ディスターブ加速部7において、メモリセルのディスターブが加速するようにワード線電圧VWLおよびセル電源電圧VCSが設定され、自己テスト回路2にてSRAM1の動作がテストされる。メモリセルのディスターブを加速させるために、例えば、ワード線電圧VWLからセル電源電圧VCSを引いた値が通常使用時よりも大きくなるように設定することができる。このSRAM1の動作のテストでは、例えば、メモリセルに書き込みが行われた後、そのメモリセルから読み出しが行われる。そして、フェイルビット判定部6において、書き込みデータと読み出しデータが一致しているかどうかを判定することでメモリセルをテストすることができる。この時、アドレス空間縮小部5にてアドレス空間が縮小され、SRAM1の一部のメモリセルについてのみテストされる。なお、縮退アドレスは、アクセスされるメモリセルが空間的に均一に分布するように選択することが好ましい。これにより、SRAM1の全メモリ領域での均一なサンプリングを実現することができ、スクリーニングテストされるメモリセルの特性の偏りを減らすことができる。なお、アドレス空間を均一に縮小する方法としては、例えば、下位アドレスを縮退する方法を挙げることができる。そして、スクリーニングテストにおいて、ディスターブ不良が多発することが予想された場合は、通常使用時にワード線電圧VWLを下げることにより、ディスターブ不良を減らすことができる。その後、全アドレス空間に及ぶテストを実行し、不良が発生した場合にはリダンダンシ救済を行うことができる。ここで、スクリーニングテスト時において、アドレス空間を縮小することによりテスト時間を短縮することが可能となるとともに、メモリセルのディスターブを加速させることにより、アドレス空間を縮小した場合においても、ディスターブ不良の検出感度を補償することができ、メモリセルの各トランジスタの特性のランダムばらつきについてのテストを効率化することができる。なお、ワード線電圧VWLを複数のレベルに設定が可能な場合には、ワード線電圧VWLを順次下げてスクリーニングテストを繰り返し実行し、スクリーニングテストにパスするようにワード線電圧VWLを設定してもよい。また、スクリーニングテスト後の全アドレス空間に及ぶテストにおいて、リダンダンシ救済できないビット数の不良が検出された場合には、ワード線電圧VWLをさらに下げて全アドレス空間に及ぶテストを繰り返してもよい。このようにすることで、スクリーニングテストでスクリーニングしきれなかったディスターブ不良を救済することができる。図2は、図1のSRAMの概略構成を示すブロック図である。図2において、半導体記憶装置には、メモリセルアレイ11、カラムデコーダ12、ロウデコーダ13、制御部14、インバータ15およびダミーセルアレイ18が設けられている。ここで、メモリセルアレイ11には、メモリセルMCがロウ方向およびカラム方向にマトリックス状に配置されている。なお、メモリセルMCは、相補的にデータを記憶することができ、例えば、SRAMを構成することができる。そして、メモリセルアレイ11には、メモリセルMCのロウ選択を行う信号を伝送するワード線WL1~WLnnは正の整数がロウごとに設けられている。また、メモリセルアレイ11には、メモリセルMCとの間でやり取りされるデータを伝送するビット線BL1~BLm、BLB1~BLBmmは正の整数がカラムごとに設けられている。そして、同一ロウのメモリセルMCは各ワード線WL1~WLnを介して共通に接続されている。また、同一カラムのメモリセルMCは各ビット線BL1~BLm、BLB1~BLBmを介して共通に接続されている。なお、メモリセルMCに対するリードライト時には、各ビット線BL1~BLm、BLB1~BLBmは互いに相補的に動作させることができる。例えば、メモリセルMCに対するリードライト時において、ビット線BLmがハイレベルに設定されている時はビット線BLBmをロウレベルに設定し、ビット線BLmがロウレベルに設定されている時はビット線BLBmをハイレベルに設定することができる。なお、ビット線BLm、BLBmは、リードライト前に共にハイレベルにプリチャージすることができる。ここで、メモリセルMCには、一対の駆動トランジスタD1、D2、一対の負荷トランジスタL1、L2、一対の伝送トランジスタF1、F2が設けられている。なお、負荷トランジスタL1、L2としては、Pチャンネル電界効果トランジスタ、駆動トランジスタD1、D2および伝送トランジスタF1、F2としては、Nチャンネル電界効果トランジスタを用いることができる。そして、駆動トランジスタD1と負荷トランジスタL1とは互いに直列接続されることでCMOSインバータが構成されるとともに、駆動トランジスタD2と負荷トランジスタL2とは互いに直列接続されることでCMOSインバータが構成されている。そして、これらの一対のCMOSインバータの出力と入力とが互いにクロスカップリングされることでフリップフロップが構成されている。そして、ワード線WL1~WLnは、伝送トランジスタF1、F2のゲートにロウごとに接続されている。ここで、駆動トランジスタD1のドレインと負荷トランジスタL1のドレインとの接続点は記憶ノードNを構成し、駆動トランジスタD2のドレインと負荷トランジスタL2のドレインとの接続点は記憶ノードNBを構成することができる。また、各ビット線BL1~BLmは、伝送トランジスタF1を介して記憶ノードNに接続されている。また、ビット線BLB1~BLBmは、伝送トランジスタF2を介して記憶ノードNBに接続されている。また、ビット線BL1~BLmにはプリチャージトランジスタH1~Hmがそれぞれ接続され、ビット線BLB1~BLBmにはプリチャージトランジスタH1B~HmBがそれぞれ接続されている。なお、プリチャージトランジスタH1~Hm、H1B~HmBとしては、Pチャンネル電界効果トランジスタを用いることができる。また、各メモリセルMCには、セル電源電圧VCSが供給されている。図2の例では、セル電源電圧VCSは、負荷トランジスタL1、L2のソースに供給されている。ダミーセルアレイ18には、ダミーセルDCが配置されている。ダミーセルDCは、メモリセルMCの動作を模擬することができ、メモリセルMCと同様に構成することができる。ここで、ダミーセルアレイ18には、単体で用いた時の製造ばらつきによる特性変動の影響を軽減するため、複数のダミーセルDCを設け、ランダムばらつきが平均化されるようにすることができる。また、ダミーセルアレイ18には、ダミーセルDCから読み出された信号を伝送するダミービット線DBL、DBLBが設けられている。ここで、ダミーセルDCには、一対のダミー駆動トランジスタDD1、DD2、一対のダミー負荷トランジスタDL1、DL2、一対のダミー伝送トランジスタDF1、DF2が設けられている。なお、ダミー負荷トランジスタDL1、DL2としては、Pチャンネル電界効果トランジスタ、ダミー駆動トランジスタDD1、DD2およびダミー伝送トランジスタDF1、DF2としては、Nチャンネル電界効果トランジスタを用いることができる。そして、ダミー駆動トランジスタDD1とダミー負荷トランジスタDL1とは互いに直列接続されることでCMOSインバータが構成されるとともに、ダミー駆動トランジスタDD2とダミー負荷トランジスタDL2とは互いに直列接続されることでCMOSインバータが構成されている。そして、これらの一対のCMOSインバータの出力と入力とが互いにクロスカップリングされることでフリップフロップが構成されている。ここで、ダミー駆動トランジスタDD1のドレインとダミー負荷トランジスタDL1のドレインとの接続点はダミーノードDを構成し、ダミー駆動トランジスタDD2のドレインとダミー負荷トランジスタDL2のドレインとの接続点はダミーノードDBを構成することができる。また、ダミーノードDは、ダミー伝送トランジスタDF1を介してダミービット線DBLに接続されて、ダミーノードDBは、ダミー伝送トランジスタDF2を介してダミービット線DBLBに接続されている。また、ダミービット線DBLにはプリチャージトランジスタH0が接続されている。なお、プリチャージトランジスタH0としては、Pチャンネル電界効果トランジスタを用いることができる。また、ダミーセルアレイ18の一部のダミーセルDCにおいて、ダミー伝送トランジスタDF1のゲートにはバッファB0を介して制御部14が接続され、ダミー伝送トランジスタDF2のゲートは接地されている。また、ダミーセルアレイ18の残りのダミーセルDCでは、伝送トランジスタDF1、DF2のゲートは接地されている。また、各ダミーセルDCには、ダミーセル電源電圧VREPが供給されている。図2の例では、ダミーセル電源電圧VREPは、ダミー負荷トランジスタDL1、DL2のソースに供給されている。カラムデコーダ12は、カラムアドレスで指定されるメモリセルMCのカラム選択を行うことができる。ここで、カラムデコーダ12には、メモリセルMCからビット線BL、BLBに読み出された信号に基づいて、メモリセルMCに記憶されているデータを検知するセンスアンプ回路を設けることができる。そして、このセンスアンプ回路を介して読み出しデータDOを出力することができる。また、カラムデコーダ12は、書き込みデータDIに基づいて、選択ロウのビット線BL1~BLm、BLB1~BLBmの電位を相補的に変化させることで選択セルにデータを書き込むことができる。ロウデコーダ13は、ロウアドレスで指定されるメモリセルMCのロウ選択を行うことができる。バッファB1~Bnは、ロウデコーダ13によるロウ選択に基づいてワード線WL1~WLnをそれぞれ駆動することができる。ここで、バッファB1~Bnの電源電圧として、ワード線電圧VWLが供給されている。制御部14は、アドレスADDおよびコマンドCMDに基づいて、カラムデコーダ12、ロウデコーダ13、バッファB0およびプリチャージトランジスタH0~Hm、H1B~HmBを駆動するタイミングを制御することができる。インバータ15は、ダミービット線DBLの電位に基づいてセンスアンプイネーブル信号SAEを活性化させることができる。そして、スクリーニングテスト時において、ディスターブ加速指令部4から加速指令TDSTBがレギュレータ3に出力される。そして、ディスターブ加速部7において、メモリセルのディスターブが加速するようにワード線電圧VWLおよびセル電源電圧VCSが設定され、自己テスト回路2にてSRAM1の動作がテストされる。メモリセルのディスターブを加速させるために、例えば、ワード線電圧VWLからセル電源電圧VCSを引いた値が通常使用時よりも大きくなるように設定することができる。このSRAM1の動作のテストでは、例えば、メモリセルに書き込みが行われた後、そのメモリセルから読み出しが行われる。そして、フェイルビット判定部6において、書き込みデータと読み出しデータが一致しているかどうかを判定することでメモリセルをテストすることができる。この時、アドレス空間縮小部5にてアドレス空間が縮小され、SRAM1の一部のメモリセルについてのみテストされる。そして、スクリーニングテスト結果に基づいて、製品出荷後の通常使用時のワード線電圧VWLおよびセル電源電圧VCSを設定することができる。ここで、ワード線電圧VWLおよびセル電源電圧VCSを設定する方法として、例えば、パワーセーブモードとディスターブマージン改善モードとを設けることができる。パワーセーブモードでは、メモリセルMCの読み出し速度が大きい場合は小さい場合に比べて、ワード線電圧VWLおよびセル電源電圧VCSの双方を低くすることができる。ディスターブマージン改善モードでは、読み出し速度が大きい場合は小さい場合に比べて、セル電源電圧VCSを一定のままでワード線電圧VWLを低くすることができる。また、メモリセルMCの特性のばらつきに応じてパワーセーブモードまたはディスターブマージン改善モードを選択することができる。メモリセルMCの特性のばらつきは、メモリセルMCのディスターブ不良発生率から見積もることができる。図1のフェイルビット判定部6にて、フェイルビット数が所定値を超える場合は、ディスターブ不良発生率が大きく、フェイルビット数が所定値以下の場合は、ディスターブ不良発生率が小さいと判断することができる。例えば、リダンダンシによる救済が不可となる程度の不良ビットが検出された場合にフェイル判定とすることができる。このようにすることで、リダンダンシ救済可能なディフェクト起因のような不良ビットにより、ディスターブ不良スクリーニングの結果が影響されないようにできる。そして、図1の自己テスト回路2によるテスト結果はレギュレータ3に送られる。そして、レギュレータ3において、メモリセルMCのリードライト動作を行う前に、ワード線電圧VWLおよびセル電源電圧VCSの設定動作が行われる。レギュレータ3において、セル電源電圧VCSに連動してダミーセル電源電圧VREPが設定される。この時、ダミーセル電源電圧VREPは、ワード線電圧VWLおよびセル電源電圧VCSよりも一定の電圧だけ低い電位に設定することができる。これは、メモリセルMCの特性がランダムにばらついていることを考慮して、しきい値電圧が最も高くなっている最も読み出し電流が小さいメモリセルMCの特性を再現できるようにするためである。このダミーセル電源電圧VREPは、このランダムばらつき分に相当する一定の電圧だけ低い値に設定することができる。そして、製品出荷後に通常使用される場合、待機時において、制御部4にてプリチャージ信号PCbが活性化されることで、プリチャージトランジスタH0~Hm、H1B~HmBがオンされ、ダミービット線DBLおよびビット線BL1~BLm、BLB1~BLBmがハイレベルにプリチャージされる。この時、ダミービット線DBLの電位がインバータ15にて反転されることで、センスアンプイネーブル信号SAEがロウレベルに維持され、センスアンプ回路が非活性化される。また、読み出し時において、ロウデコーダ13にてロウ選択されたワード線WL1~WLnが立ち上がるタイミングでバッファB0の出力が立ち上げられる。そして、例えば、選択セルの記憶ノードNには‘0’、記憶ノードNBには‘1’が記憶されているものとすると、選択ロウのワード線WL1~WLnが立ち上がることによって伝送トランジスタF1がオンし、選択カラムのビット線BL1~BLmにセル電流が流れる。このため、選択カラムのビット線BL1~BLmの電位は徐々に低下する。また、バッファB0の出力が立ち上がることによってダミー伝送トランジスタDF1がオンし、ダミービット線DBLにダミー電流が流れる。このため、ダミービット線DBLの電位は徐々に低下する。ここで、ダミービット線DBLはビット線BL1~BLmの容量を模擬することで、ビット線BL1~BLmの電位の変化状況をダミービット線DBLで模擬することができる。そして、ダミービット線DBLの電位がインバータ15のしきい値に達すると、センスアンプイネーブル信号SAEが立ち上がり、センスアンプ回路が活性化される。そして、センスアンプ回路において、ビット線BL1~BLmを介して伝送された信号に基づいてメモリセルMCに記憶されているデータが検出され、読み出しデータDOとして出力される。図3は、図1のレギュレータの概略構成の一例を示す回路図である。なお、このレギュレータ3では、通常使用時には、セル電源電圧VCSがロジック用電源電圧VDDよりも大きくなり、ワード線電圧VWLがセル電源電圧VCSと同じかそれより小さくなるように設定される。スクリーニングテストには、セル電源電圧VCSがロジック用電源電圧VDDよりも小さくなり、ワード線電圧VWLがロジック用電源電圧VDDに等しくなるように設定される。また、ダミーセル電源電圧VREPは、セル電源電圧VCSよりも一定の電圧だけ低い電位に設定される。すなわち、図3において、レギュレータ3には、トランジスタT1~T4、コンパレータP1、P2、セレクタS1、S2、抵抗R1、R4および可変抵抗R2、R3が設けられている。なお、トランジスタT1~T3は、Pチャンネル電界効果トランジスタ、トランジスタT4は、Nチャンネル電界効果トランジスタを用いることができる。そして、通常使用時には、加速指令TDSTBが不活性化される。この時、セレクタS1では、VDDΔV1が基準電圧Vrefとして選択される。なお、ΔV1=VWL-VCSである。また、セレクタS2では、抵抗R1にて電圧降下された降下電圧Vdwが選択される。また、ディスターブマージン改善モードでは、イネーブル信号VWLENが活性化され、トランジスタT3がオフされるとともに、トランジスタT4がオンされる。そして、コンパレータP1において、基準電圧Vrefとセル電源電圧VCSとが比較され、その比較結果に基づいてトランジスタT1がオン/オフされることで、セル電源電圧VCSが基準電圧Vrefと等しくなるように制御される。また、セル電源電圧VCSは、抵抗R1および可変抵抗R2、R3にて分圧され、ダミーセル電源電圧VREPはセル電源電圧VCSより小さくなるように設定される。また、コンパレータP2において、降下電圧Vdwはワード線電圧VWLと比較され、その比較結果に基づいてトランジスタT2がオン/オフされることで、ワード線電圧VWLが降下電圧Vdwと等しくなるように制御される。また、通常使用時において、パワーセーブモードでは、イネーブル信号VWLENが不活性化され、トランジスタT3がオンされるとともに、トランジスタT4がオフされる。このため、ワード線電圧VWLはセル電源電圧VCSに等しくなるように設定される。また、スクリーニングテスト時には、加速指令TDSTBが活性化される。この時、セレクタS1では、VDD-ΔV2が基準電圧Vrefとして選択される。また、セレクタS2では、ロジック用電源電圧VDDが選択される。そして、コンパレータP1において、基準電圧Vrefとセル電源電圧VCSとが比較され、その比較結果に基づいてトランジスタT1がオン/オフされることで、セル電源電圧VCSが基準電圧Vrefと等しくなるように制御される。また、セル電源電圧VCSは、抵抗R1および可変抵抗R2、R3にて分圧され、ダミーセル電源電圧VREPはセル電源電圧VCSより小さくなるように設定される。また、コンパレータP2において、ロジック用電源電圧VDDはワード線電圧VWLと比較され、その比較結果に基づいてトランジスタT2がオン/オフされることで、ワード線電圧VWLがロジック用電源電圧VDDと等しくなるように制御される。図4は、セル電源電圧とワード線電圧との電位差ΔV2およびディスターブ不良発生率との関係を示す図である。なお、SFは、Nチャンネル電界効果トランジスタがスロー条件かつPチャンネル電界効果トランジスタがファースト条件、SSは、Nチャンネル電界効果トランジスタおよびPチャンネル電界効果トランジスタがスロー条件、TTは、Nチャンネル電界効果トランジスタおよびPチャンネル電界効果トランジスタがティピカル条件、FFは、Nチャンネル電界効果トランジスタおよびPチャンネル電界効果トランジスタがファースト条件、FSは、Nチャンネル電界効果トランジスタがファースト条件かつPチャンネル電界効果トランジスタがスロー条件を示す。図4において、電位差ΔV2の変化に比例してディスターブ不良発生率が変化している。従って、電位差ΔV2を変化させることでディスターブ不良を任意に加速することが可能となる。例えば、ΔV2=0.1Vに設定すると、ディスターブ不良は2.4σ程度だけ加速される。なお、σはディスターブ不良についての標準偏差である。図5は、メモリ容量およびディスターブ不良発生率との関係を示す図である。図5において、メモリ容量の変化に比例してディスターブ不良発生率が変化している。例えば、32Mbの容量のSRAMで、128Kb分のメモリセルのみしかテストしなかった場合、容量差による不良発生率の差は1.1σ程度である。このため、テスト対象となるアドレス空間を縮小すると、ディスターブ不良発生率が小さくなる。この時、図4および図5を参照することにより、アドレス空間を縮小した時にディスターブ不良発生率を一定にするには、電位差ΔV2をどの程度に設定すればよいかを見積もることができる。図6は、温度およびディスターブ不良発生率との関係を示す図である。図6において、温度の上昇とともにディスターブ不良発生率は増加する。このチップの最高使用温度が125°Cであったとして、出荷時の試験温度が25°Cであったとすると、温度条件によるディスターブ不良発生率の差は1.1σ程度である。以上のことから、例えば、32Mbの容量全体を最悪温度条件125°Cでスクリーニングテストする代わりに、128Kb分の容量のみを25°Cでテストとすると、1.1σ1.1σ2.2σ分だけディスターブ不良発生率が減少するため、スクリーニングテストによる不良検出感度が低下する。この時、VWL=VCS0.1Vに設定することにより、2.4σ分だけディスターブ不良発生率を加速することができるので、スクリーニングテストによる不良検出感度の低下を補償することができる。メモリテストの実行時間はワード数に比例して大きくなることから、アドレス空間を縮退して128Kbのみにアクセスするようにすることでメモリテスト実行時間を1/256にすることができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。