"半導体基板上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたフローティングゲート層と、前記フローティングゲート層上に配置されたゲート間絶縁膜と、前記ゲート間絶縁膜上に配置されたコントロールゲート層と、前記半導体基板上に配置された第1の絶縁膜と、前記第1の絶縁膜上に配置された第1の導電層と、前記第1の導電層上に配置された第2の絶縁膜と、前記第2の絶縁膜上に配置され、前記第2の絶縁膜が持つ第1開口部を介して前記第1の導電層に接続された第2の導電層と、前記第2の導電層に接続された第1のコンタクトと、前記第2の絶縁膜上に配置され、前記第2の絶縁膜が持つ第2開口部を介して前記第1の導電層に接続された第3の導電層と、前記第3の導電層に接続された第2のコンタクトと、前記第2の絶縁膜上に配置され、前記第2の絶縁膜が持つ第3開口部を介して前記第1の導電層に接続された第4の導電層と、前記第4の導電層に接続された第3のコンタクトとを具備し、前記フローティングゲート層と前記第1の導電層は同じ材料から形成され、前記コントロールゲート層と前記第2、第3、第4の導電層は同じ材料から形成されていることを特徴とする不揮発性半導体記憶装置。半導体基板上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたフローティングゲート層と、前記フローティングゲート層上に配置されたゲート間絶縁膜と、前記ゲート間絶縁膜上に配置されたコントロールゲート層と、前記半導体基板上に配置された第1の絶縁膜と、前記第1の絶縁膜上に配置された第1の導電層と、前記第1の導電層上に配置された第2の絶縁膜と、前記第2の絶縁膜上に配置され、前記第2の絶縁膜が持つ第1開口部を介して前記第1の導電層に接続された第2の導電層と、前記第2の導電層に接続された第1のコンタクトと、前記第2の絶縁膜上に配置され、前記第2の絶縁膜が持つ第2開口部を介して前記第1の導電層に接続された第3の導電層と、前記第3の導電層に接続された第2、第3のコンタクトとを具備し、前記フローティングゲート層と前記第1の導電層は同じ材料から形成され、前記コントロールゲート層と前記第2、第3の導電層は同じ材料から形成されていることを特徴とする不揮発性半導体記憶装置。前記コントロールゲート層上に形成されたシリサイド層をさらに具備することを特徴とする請求項1または2に記載の不揮発性半導体記憶装置。前記第2、第3、第4の導電層上に形成されたシリサイド層をさらに具備することを特徴とする請求項1に記載の不揮発性半導体記憶装置。前記ゲート絶縁膜と前記第1の絶縁膜は同じ材料から形成され、前記ゲート間絶縁膜と前記第2の絶縁膜は同じ材料から形成されていることを特徴とする請求項1乃至5のいずれかに記載の不揮発性半導体記憶装置。所定のレイアウト面積内において複数の抵抗値が得られる抵抗素子を有する不揮発性半導体記憶装置を提供する。一実施態様の不揮発性半導体記憶装置は、半導体基板上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたフローティングゲート層と、前記フローティングゲート層上に配置されたゲート間絶縁膜と、前記ゲート間絶縁膜上に配置されたコントロールゲート層と、前記半導体基板上に配置された第1の絶縁膜と、前記第1の絶縁膜上に配置された第1の導電層と、前記第1の導電層上に配置された第2の絶縁膜と、前記第2の絶縁膜上に配置され、前記第2の絶縁膜が持つ第1開口部を介して前記第1の導電層に接続された第2の導電層と、前記第2の導電層に接続された第1のコンタクトと、前記第2の絶縁膜上に配置され、前記第2の絶縁膜が持つ第2開口部を介して前記第1の導電層に接続された第3の導電層と、前記第3の導電層に接続された第2のコンタクトと、前記第2の絶縁膜上に配置され、前記第2の絶縁膜が持つ第3開口部を介して前記第1の導電層に接続された第4の導電層と、前記第4の導電層に接続された第3のコンタクトとを具備する。前記フローティングゲート層と前記第1の導電層は同じ材料から形成され、前記コントロールゲート層と前記第2、第3、第4の導電層は同じ材料から形成されている。以下、図面を参照して実施形態の不揮発性半導体記憶装置について説明する。ここでは、不揮発性半導体記憶装置として、NAND型フラッシュメモリを例に取る。なお、以下の説明において、同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。[1]レイアウト構成図1は、実施形態のNAND型フラッシュメモリの構成を示す平面図である。図示するように、NAND型フラッシュメモリ以下、フラッシュメモリと記すは、メモリセル領域10と周辺回路領域20を備える。メモリセル領域10には、複数のメモリセルトランジスタ以下、メモリセルが形成される。周辺回路領域20には、メモリセルに対して書き込み、読み出し、及び消去を行うための周辺回路が形成される。周辺回路は種々の抵抗素子を有しており、ここでは図1に3つの抵抗素子21,22,23を示す。図1に示すように、メモリセル領域10には、第1方向に延伸するワード線コントロールゲート層11が配置されている。ワード線11は、第1方向と直交する第2方向に所定間隔を空けて複数配列されている。ワード線11の下層には、フローティングゲート層12が配置されている。周辺回路領域20には、周辺回路が含む抵抗素子21,22,23が配置されている。先に、メモリセル領域10のメモリセルの構造を述べ、続いて周辺回路領域20の抵抗素子の構造を述べる。[2]メモリセル領域図2a及び図2bは、実施形態のNAND型フラッシュメモリにおけるメモリセル領域の断面図である。図2aは、図1中のA-A線ワード線方向に沿った断面を示し、図2bは、図1中のB-B線に沿った断面を示す。メモリセル領域10は、複数のNANDセルユニットを有する。NANDセルユニットは、直列接続された複数のメモリセルと、複数のメモリセルを挟むように両端に接続されたソース側選択ゲートトランジスタ及びドレイン側選択ゲートトランジスタとを有する。図2aは、2つのNANDセルユニットがそれぞれ含む1つのメモリセルを示している。図示するように、半導体基板13の素子領域上には、ゲート絶縁膜14が形成されている。ゲート絶縁膜14上には、フローティングゲート層12が形成されている。フローティングゲート層12は、例えばポリシリコン膜が用いられる。半導体基板13、ゲート絶縁膜14、及びフローティングゲート層12と、これらに隣接する半導体基板13、ゲート絶縁膜14、及びフローティングゲート層12との間には、素子分離絶縁領域15が形成されている。フローティングゲート層12上には、ゲート間絶縁膜16が形成され、ゲート間絶縁膜16上にはコントロールゲート層11が形成されている。コントロールゲート層11は、例えばポリシリコン膜とシリサイド層との積層膜から形成される。さらに、コントロールゲート層11上には、層間絶縁膜17が形成されている。図2bは、NANDセルユニット内の直列接続された3つのメモリセルを示している。図示するように、半導体基板13の素子領域上には、ゲート絶縁膜14が形成されている。ゲート絶縁膜14上には、フローティングゲート層12が形成されている。フローティングゲート層12上には、ゲート間絶縁膜16が形成され、ゲート間絶縁膜16上にはコントロールゲート層11が形成されている。さらに、コントロールゲート層11上には、層間絶縁膜17が形成されている。隣接するフローティングゲート層12間の半導体基板13には、ソース/ドレイン領域18が形成されている。[3]周辺回路領域周辺回路領域20が有する抵抗素子21,22,23の断面構造について順に説明する。抵抗素子21,22,23は、前述したメモリセル領域10のメモリセルと同じ材料にて、同じ工程を用いて形成される。なお、同じ材料を用いた部材を同じ参照符号で記述する。1抵抗素子21図3は、実施形態の周辺回路領域20が有する抵抗素子21の断面図であり、図1中のC-C線に沿った断面を示す。図3に示すように、半導体基板13上には第1の絶縁膜14が形成されている。第1の絶縁膜14は、メモリセル領域10におけるゲート絶縁膜14と同じ材料を用い、同じ工程により形成される。第1の絶縁膜14上には、第1の導電層12が形成され、第1の導電層12上には第2の絶縁膜16が形成されている。第1の導電層12は、メモリセル領域10におけるフローティングゲート層12と同じ材料を用い、同じ工程により形成される。例えば、第1の導電層12は、ポリシリコン膜が用いられる。第2の絶縁膜16は、メモリセル領域10におけるゲート間絶縁膜16と同じ材料を用い、同じ工程により形成される。第2の絶縁膜16上には、互いに分離された、第2の導電層11A、第3の導電層11B、第4の導電層11C、及び第5の導電層11Dが形成されている。第2~第5の導電層11A~11Dの各々と第1の導電層12との間の第2の絶縁膜16には、開口部が形成されている。第2~第5の導電層11A~11Dは、それぞれ開口部を介して第1の導電層12に電気的に接続されている。第2~第5の導電層11A~11Dは、メモリセル領域10におけるコントロールゲート層11と同じ材料を用い、同じ工程により形成される。例えば、第2~第5の導電層11A~11Dは、ポリシリコン膜とシリサイド層との積層膜が用いられる。なお、第2~第5の導電層11A~11Dは、コントロールゲート層11と一部異なる材料と工程で形成してもよい。例えば、ポリシリコン膜のみから形成してもよい。さらに、第1の絶縁膜14上、第1の導電層12上、及び第2~第5の導電層11A~11D上には、層間絶縁膜17が形成されている。層間絶縁膜17は、メモリセル領域10における層間絶縁膜17と同じ材料を用い、同じ工程により形成される。第2の導電層11A上の層間絶縁膜17内にはコンタクト24Aが形成されている。コンタクト24Aは、第2の導電層11Aに電気的に接続されている。同様に、第3,第4,及び第5の導電層11B,11C,11D上の層間絶縁膜17内には、コンタクト24B,24C,24Dがそれぞれ形成されている。コンタクト24B,24C,24Dは、第3,第4,及び第5の導電層11B,11C,11Dにそれぞれ電気的に接続されている。なお、コンタクト24A,24B,24C,24D上に形成されるメタル配線層などは、記載を省略する。前述した構造を有する抵抗素子では、複数の導電層を抵抗体として使用することにより、複数の抵抗素子を構成することができる。すなわち、コンタクト24Aとコンタクト24Bとの間で第1の抵抗素子を構成でき、コンタクト24Aとコンタクト24Cとの間で第2の抵抗素子を、コンタクト24Aとコンタクト24Dとの間で第3の抵抗素子を、それぞれ構成することができる。さらに、コンタクト24Bとコンタクト24Cとの間で第4の抵抗素子を、コンタクト24Bとコンタクト24Dとの間で第5の抵抗素子を、それぞれ構成することができる。詳述すると、例えば、第1の抵抗素子は、コンタクト24A、第2の導電層11A、第1の導電層12、第3の導電層11B、及びコンタクト24Bの順で接続された抵抗体を用いて形成される。第2の抵抗素子は、コンタクト24A、第2の導電層11A、第1の導電層12、第4の導電層11C、及びコンタクト24Cの順で接続された抵抗体を用いて形成される。第3の抵抗素子は、コンタクト24A、第2の導電層11A、第1の導電層12、第5の導電層11D、及びコンタクト24Dの順で接続された抵抗体を用いて形成される。第4の抵抗素子は、コンタクト24B、第3の導電層11B、第1の導電層12、第4の導電層11C、及びコンタクト24Cの順で接続された抵抗体を用いて形成される。さらに、第5の抵抗素子は、コンタクト24B、第3の導電層11B、第1の導電層12、第5の導電層11D、及びコンタクト24Dの順で接続された抵抗体を用いて形成される。抵抗素子21では、第1の導電層12だけでなく、第1の導電層12上の第2~第5の導電層11A~11Dも抵抗体として使用できる。これにより、ある面積内に形成された抵抗素子21において、複数の抵抗値を得ることができる。また、第2~第5の導電層11A~11Dにポリシリコン膜とシリサイド層との積層膜を用いれば、低抵抗の抵抗体が形成できる。一方、第2~第5の導電層11A~11Dにポリシリコン膜を用いれば、高抵抗の抵抗体が形成できる。すなわち、抵抗素子21では、複数の導電層を抵抗体として使用することにより、ある限られたレイアウト面積内で、1つの導電層だけでは得られない、より高い抵抗値あるいは種々の抵抗値を得ることができる。これにより、高抵抗値あるいは種々の抵抗値を得るために必要な面積を大幅に削減することが可能である。2抵抗素子22図4は、実施形態の周辺回路領域20が有する抵抗素子22の断面図であり、図1中のD-D線に沿った断面を示す。図4に示すように、半導体基板13上には第1の絶縁膜14が形成されている。第1の絶縁膜14は、ゲート絶縁膜14と同じ材料を用い、同じ工程により形成される。第1の絶縁膜14上には、第1の導電層12が形成され、第1の導電層12上には第2の絶縁膜16が形成されている。第1の導電層12は、フローティングゲート層12と同じ材料を用い、同じ工程により形成される。例えば、第1の導電層12は、ポリシリコン膜が用いられる。第2の絶縁膜16は、ゲート間絶縁膜16と同じ材料で、同じ工程により形成される。第2の絶縁膜16上には、互いに分離された、第2の導電層11E、及び第3の導電層11Fが形成されている。第2,第3の導電層11E,11Fの各々と第1の導電層12との間の第2の絶縁膜16には、開口部が形成されている。第2,第3の導電層11E,11Fは、それぞれ開口部を介して第1の導電層12に電気的に接続されている。抵抗素子21と同様に、第2,第3の導電層11E,11Fは、コントロールゲート層11と同じ材料を用い、同じ工程により形成される。例えば、第2,第3の導電層11E,11Fは、ポリシリコン膜とシリサイド層との積層膜が用いられる。なお、第2,第3の導電層11E,11Fは、コントロールゲート層11と一部異なる材料と工程で形成してもよい。例えば、ポリシリコン膜のみを用いてもよい。さらに、第1の絶縁膜14上、第1の導電層12上、及び第2,第3の導電層11E,11F上には、層間絶縁膜17が形成されている。第2の導電層11E上の層間絶縁膜17内にはコンタクト24Eが形成されている。コンタクト24Eは、第2の導電層11Eに電気的に接続されている。第3の導電層11F上の層間絶縁膜17内には、コンタクト24F-1,24F-2がそれぞれ形成されている。コンタクト24F-1は、第3の導電層11Fの一端上に配置され、第3の導電層11Fの一端に電気的に接続されている。コンタクト24F-2は、第3の導電層11Fの他端上に配置され、第3の導電層11Fの他端に電気的に接続されている。なお、コンタクト24E,24F-1,24F-2上に形成されるメタル配線層などは、記載を省略する。前述した構造を有する抵抗素子では、複数の導電層を抵抗体として使用することにより、複数の抵抗素子を構成することができる。すなわち、コンタクト24Eとコンタクト24F-1との間で第1の抵抗素子を構成でき、コンタクト24Eとコンタクト24F-2との間で第2の抵抗素子を、コンタクト24F-1とコンタクト24F-2との間で第3の抵抗素子を、それぞれ構成することができる。詳述すると、例えば、第1の抵抗素子は、コンタクト24E、第2の導電層11E、第1の導電層12、第3の導電層11F、及びコンタクト24F-1の順で接続された抵抗体を用いて形成される。第2の抵抗素子は、コンタクト24E、第2の導電層11E、第1の導電層12、第3の導電層11F、及びコンタクト24F-2の順で接続された抵抗体を用いて形成される。第3の抵抗素子は、コンタクト24F-1、第3の導電層11F、及びコンタクト24F-2の順で接続された抵抗体を用いて形成される。抵抗素子22では、第1の導電層12だけでなく、第1の導電層12上の第2,第3の導電層11E,11Fも抵抗体として使用できる。これにより、ある面積内に形成された抵抗素子22において、複数の抵抗値を得ることができる。また、第2,第3の導電層11E,11Fをポリシリコン膜とシリサイド層との積層膜を用いて形成すれば、低抵抗の抵抗体が形成できる。一方、第2,第3の導電層11E,11Fをポリシリコン膜を用いて形成すれば、高抵抗の抵抗体が形成できる。このように抵抗素子22では、複数の導電層を抵抗体として使用することにより、ある限られたレイアウト面積内で、1つの導電層だけでは得られない、より高い抵抗値あるいは種々の抵抗値を得ることができる。これにより、高抵抗値あるいは種々の抵抗値を得るために必要な面積を大幅に削減することが可能である。3抵抗素子23図5は、実施形態の周辺回路領域20が有する抵抗素子23の断面図であり、図1中のE-E線に沿った断面を示す。図5に示すように、第2の絶縁膜16は、抵抗素子22の第2の絶縁膜16が有する開口部より大きな開口部を有する。第3の導電層11Fは、第2の絶縁膜16が有する開口部を介して第1の導電層12に電気的に接続されている。すなわち、抵抗素子23が抵抗素子22と異なるのは、第2の絶縁膜16が有する開口部が、抵抗素子22の第2の絶縁膜が有する開口部より大きい点である。その他の構造は、抵抗素子22と同様である。このような構造を有する抵抗素子23では、抵抗素子22と同様に、コンタクト24Eとコンタクト24F-1との間で第1の抵抗素子を構成でき、コンタクト24Eとコンタクト24F-2との間で第2の抵抗素子を、コンタクト24F-1とコンタクト24F-2との間で第3の抵抗素子を、それぞれ構成することができる。ここで、抵抗素子23の第2の絶縁膜16が有する開口部は抵抗素子22の開口部より大きいため、抵抗素子23が有する第1,第2,第3の抵抗素子は、抵抗素子22が有する第1,第2,第3の抵抗素子よりも抵抗値が小さくなる。その他の効果は、抵抗素子22と同様である。[4]抵抗素子の製造方法抵抗素子21,22,23においては、前述したように、第1の導電層12上の導電層11A~11Fが、例えばポリシリコン膜を用いて形成されていてもよいし、ポリシリコン膜とシリサイド膜の積層膜、あるいはシリサイド膜の単層であってもよい。以下に、導電層11A~11Fが、ポリシリコン膜を用いて形成された場合と、ポリシリコン膜とシリサイド膜の積層膜を用いて形成された場合の製造方法について説明する。図6~図15は、実施形態の抵抗素子の製造方法を示す断面図であり、図1中のF-F線に沿った断面を示す。図6a~図15aは導電層11A~11Fをポリシリコン膜導電層11を用いて形成する場合を示し、図6b~図15bは導電層11A~11Fをポリシリコン膜導電層11とシリサイド膜26の積層膜を用いて形成する場合を示す。図6a及び図6bに示すような半導体基板13上に、図7a及び図7bに示すように、例えば熱酸化法により、第1の絶縁膜14を形成する。さらに、例えばCVD法により、第1の絶縁膜14上に第1の導電層12、第2の絶縁膜16、及び導電層11を順に形成する。次に、第2の絶縁膜16に開口部を形成するために、図8a及び図8bに示すように、例えばRIE法により導電層11及び第2の絶縁膜16をエッチングする。続いて、図8a及び図8bに示した構造上に、すなわち開口部内及び導電膜11上に、図9a及び図9bに示すように、CVD法により導電膜11をさらに堆積する。その後、図10a及び図10bに示すように、例えばリソグラフィ法を用い、マスク材19を保護膜としたRIE法により、導電層11、第2の絶縁膜16、第1の導電層12、及び第1の絶縁膜14をエッチングし、抵抗素子としての外形を形成する。次に、例えばCVD法により半導体基板13上に層間絶縁膜17、例えばシリコン酸化膜を形成する。その後、CMPにより層間絶縁膜17を研磨し、図11a及び図11bに示すように、層間絶縁膜17を平坦化する。その後、リソグラフィ法を用いて、図12aに示すように、マスク材19上及び層間絶縁膜17上にレジスト膜25を形成する。これは、図12aに示す導電膜11のシリサイド化を防止するために、導電膜11上を保護するものである。このとき、図12bに示すマスク材19上及び層間絶縁膜17上にはレジスト膜25を形成しない。次に、例えばRIE法を行い、図13bに示すように、マスク材19をエッチングし、導電膜11の表面を露出する。このとき、図13aに示す導電膜11上にはマスク材19が残り、導電膜11の表面が露出しないようにする。その後、図13bに示す導電膜11上に金属膜を堆積する。続いて、熱処理を行い、導電膜11と金属膜とを反応させ、シリサイド層26を形成する。その後、シリサイド層26上の未反応の金属膜を除去する。これにより、図14bに示すように、導電層11の一部をシリサイド化する。金属膜には、例えばNi、Ti、Co、Pt、Pd、Ta、Moなどが用いられる。次に、図14a及び図14bに示した構造上に層間絶縁膜17を形成する。さらに、図15aに示すように、導電膜11上の層間絶縁膜17内に、導電層11に接続されたコンタクト24を形成する。同様に、図15bに示すように、シリサイド層26上の層間絶縁膜17内に、シリサイド層26に接続されたコンタクト24を形成する。その後、コンタクト24上にメタル配線等が形成されるが、その後の工程については記載を省略する。以上の製造工程により、実施形態の抵抗素子を製造できる。さらに、導電層11A~11Fが、ポリシリコン膜を用いて形成される場合と、ポリシリコン膜とシリサイド膜の積層膜を用いて形成される場合とで作り分けすることができる。以上説明したように実施形態によれば、所定のレイアウト面積内において複数の抵抗値が得られる抵抗素子を有する不揮発性半導体記憶装置を提供することができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"