ビット線と、mmは3以上の自然数本のワード線と、ソース線と、m本の信号線と、第1乃至mのメモリセルと、駆動回路と、を有し、前記第1乃至mのメモリセルはそれぞれ、第1のゲート端子、第1のソース端子、及び第1のドレイン端子を含む第1のトランジスタと、第2のゲート端子、第2のソース端子、及び第2のドレイン端子を含む第2のトランジスタと、容量素子と、を有し、前記第2のトランジスタは酸化物半導体層を有し、前記第2のトランジスタのチャネルは前記酸化物半導体層に形成され、前記ソース線は第mのメモリセルの前記第1のソース端子と電気的に接続され、第kkは1以上m以下の自然数の信号線は、第kのメモリセルの前記第2のゲート端子と電気的に接続され、第kのワード線は、前記第kのメモリセルの前記容量素子の第1の端子と電気的に接続され、第jjは3以上m以下の自然数のメモリセルの前記第2のドレイン端子は、第j-1のメモリセルの前記第1のゲート端子と、第j-1のメモリセルの前記第2のソース端子と、第j-1のメモリセルの前記容量素子の第2の端子と電気的に接続され、前記第mのメモリセルの前記第1のゲート端子と、前記第mのメモリセルの前記第2のソース端子と、前記第mのメモリセルの前記容量素子の第2の端子とは電気的に接続され、第jのメモリセルの前記第1のドレイン端子は、第j-1のメモリセルの前記第1のソース端子と電気的に接続され、前記駆動回路は、m個の第1の回路と、m-1個の第2の回路とを有し、書き込み制御信号と、m個の行アドレス選択信号とが入力され、前記m-1個の第2の回路は入力された信号の少なくとも一つが1の場合に1を出力し、第jの第1の回路には、前記書き込み制御信号と、第jの行アドレス選択信号が入力され、第j-2の第2の回路には、第j-2の第1の回路の出力と、第j-1の第2の回路の出力が入力され、第j-1の第2の回路の出力は、第j-1の信号線に入力され、第mの第1の回路の出力は、第mの信号線に入力される半導体装置。前記駆動回路は、1個の遅延回路を有し、前記第mの第1の回路の出力は、前記遅延回路を介して前記第mの信号線に入力される、請求項1に記載の半導体装置。前記駆動回路は、m個の遅延回路を有し、前記第j-1の第2の回路の出力は、第j-1の遅延回路を介して前記第j-1の信号線に入力され、前記第mの第1の回路の出力は、第mの遅延回路を介して前記第mの信号線に入力される、請求項1または請求項2に記載の半導体装置。前記第1のトランジスタは、半導体材料を含む基板に設けられたチャネル形成領域と、前記チャネル形成領域を挟むように設けられた不純物領域と、前記チャネル形成領域上の第1のゲート絶縁層と、前記チャネル形成領域と重畳して、前記第1のゲート絶縁層上に設けられた第1のゲート電極と、を有する請求項1乃至請求項3のいずれか一に記載の半導体装置。前記半導体材料を含む基板は、単結晶半導体基板またはSOI基板である、請求項4に記載の半導体装置。前記半導体材料はシリコンである、請求項4または請求項5に記載の半導体装置。前記第2のトランジスタは、前記酸化物半導体層と重畳して設けられた第2のゲート電極と、前記酸化物半導体層と、前記第2のゲート電極との間に設けられた第2のゲート絶縁層と、を有する請求項1乃至請求項6のいずれか一に記載の半導体装置。前記酸化物半導体層は、In、GaおよびZnを含んでなる酸化物半導体材料を有する、請求項1乃至請求項7のいずれか一に記載の半導体装置。上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。また、高集積化を図り、単位面積あたりの記憶容量を増加させた新たな構造の半導体装置を提供することを目的の一とする。また、開示する発明の一態様では、高集積化に伴い増加する回路素子数の低減が可能で、かつ、素子数低減による電力削減が可能な、新たな構造の半導体装置を提供することを目的の一とする。本発明の一態様は、ビット線と、mmは3以上の自然数本のワード線と、ソース線と、m本の信号線と、第1乃至mのメモリセルと、駆動回路と、を有し、第1乃至mのメモリセルはそれぞれ、第1のゲート端子、第1のソース端子、及び第1のドレイン端子を含む第1のトランジスタと、第2のゲート端子、第2のソース端子、及び第2のドレイン端子を含む第2のトランジスタと、容量素子と、を有し、第2のトランジスタは酸化物半導体層を有し、第2のトランジスタのチャネルは酸化物半導体層に形成され、ソース線は第mのメモリセルの第1のソース端子と電気的に接続され、第kkは1以上m以下の自然数の信号線は、第kのメモリセルの第2のゲート端子と電気的に接続され、第kのワード線は、第kのメモリセルの容量素子の第1の端子と電気的に接続され、第jjは3以上m以下の自然数のメモリセルの第2のドレイン端子は、第j-1のメモリセルの第1のゲート端子と、第j-1のメモリセルの第2のソース端子と、第j-1のメモリセルの容量素子の第2の端子と電気的に接続され、第mのメモリセルの第1のゲート端子と、第mのメモリセルの前記第2のソース端子と、第mのメモリセルの容量素子の第2の端子とは電気的に接続され、第jのメモリセルの第1のドレイン端子は、第j-1のメモリセルの第1のソース端子と電気的に接続され、駆動回路は、m個の第1の回路と、m-1個の第2の回路とを有し、書き込み制御信号と、m個の行アドレス選択信号とが入力され、m-1個の第2の回路は入力された信号の少なくとも一つが1の場合に1を出力し、第jの第1の回路には、書き込み制御信号と、第jの行アドレス選択信号が入力され、第j-2の第2の回路には、第j-2の第1の回路の出力と、第j-1の第2の回路の出力が入力され、第j-1の第2の回路の出力は、第j-1の信号線に入力され、第mの第1の回路の出力は、第mの信号線に入力されることを特徴とする半導体装置である。本発明の一態様は、更に1個の遅延回路を有し、第mの第1の回路の出力は、遅延回路を介して第mの信号線に入力することができる。本発明の一態様は、更にm個の遅延回路を有し、第j-1の第2の回路の出力は、第j-1の遅延回路を介して第j-1の信号線に入力し、第mの第1の回路の出力は、第mの遅延回路を介して第mの信号線に入力することができる。上記第1のトランジスタは、半導体材料を含む基板に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けられた不純物領域と、チャネル形成領域上の第1のゲート絶縁層と、チャネル形成領域と重畳して、第1のゲート絶縁層上に設けられた第1のゲート電極と、で形成することができる。上記半導体材料を含む基板は、単結晶半導体基板またはSOI基板を用いることができる。上記半導体材料はシリコンを用いることができる。上記第2のトランジスタは、酸化物半導体層と重畳して設けられた第2のゲート電極と、酸化物半導体層と、第2のゲート電極との間に設けられた第2のゲート絶縁層と、で形成することができる。上記酸化物半導体層は、In、GaおよびZnを含んでなる酸化物半導体材料を用いることができる。上記の構成において、ビット線とソース線との間に、複数のメモリセルを直列に接続することができる。また、上記において、酸化物半導体を用いてトランジスタを構成することがあるが、開示する発明はこれに限定されない。酸化物半導体と同等のオフ電流特性が実現できる材料、例えば、炭化シリコンをはじめとするワイドギャップ材料より具体的には、例えば、エネルギーギャップEgが3eVより大きい半導体材料などを適用してもよい。また、本明細書等において電極や配線の用語は、これらの構成要素を機能的に限定するものではない。例えば、電極は配線の一部として用いられることがあり、その逆もまた同様である。さらに、電極や配線の用語は、複数の電極や配線が一体となって形成されている場合なども含む。また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。なお、本明細書等において、電気的に接続には、何らかの電気的作用を有するものを介して接続されている場合が含まれる。ここで、何らかの電気的作用を有するものは、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、何らかの電気的作用を有するものには、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合ただし、電位は固定されていることが望ましいであっても、長期にわたって記憶内容を保持することが可能である。また、開示する発明に係る半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるため、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作例えば、情報の読み出し動作の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路論理回路、駆動回路などを好適に実現することが可能である。このように、酸化物半導体以外の材料を用いたトランジスタより広義には、十分な高速動作が可能なトランジスタと、酸化物半導体を用いたトランジスタより広義には、十分にオフ電流が小さいトランジスタとを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、開示する発明に係る半導体装置では、半導体装置の各メモリセルを構成する、酸化物半導体を用いたトランジスタを直列に接続することにより、隣り合うメモリセルにおいて、酸化物半導体を用いたトランジスタのソース電極またはドレイン電極をお互いに接続させることができる。つまり、各メモリセルにおいて、酸化物半導体を用いたトランジスタのソース電極またはドレイン電極の一方を、開口部を設けて、配線に別途接続する必要がない。よって、メモリセルの占有面積を低減することができるので、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。また、開示する発明に係る半導体装置では、第2のトランジスタ酸化物半導体材料を用いたトランジスタを直列に電気的に接続しているため、情報の書き込みは、ビット線から最も遠く接続されたメモリセル第mのメモリセルからビット線から最も近く接続されたメモリセル第1のメモリセルへ順次書き込みを行う必要がある。そのため、情報を書き込むメモリセルの第2のトランジスタをオン状態にすると共に、書き込みを行うメモリセルからビット線までの間に接続された全ての第2のトランジスタをオン状態にする必要がある。ここで、第2のトランジスタのゲート端子は信号線に電気的に接続されるので、第2のトランジスタのオン状態またはオフ状態は信号線に入力される信号によって制御される。信号線に信号を出力する駆動回路を上述のような構成とする。つまり、駆動回路は、第jの信号線に出力される信号を用いて第j-1の信号線に出力される信号を生成する構成とする。こうして、ビット線から遠くに接続されたメモリセル第jのメモリセルの第2のトランジスタがオン状態となったときに、第jのメモリセルとビット線との間に接続された第2のトランジスタ第1乃至j-1のメモリセルの第2のトランジスタが全てオン状態となるような信号を簡単な構成の駆動回路で生成することができる。また、駆動回路に遅延回路を設けることによって、各信号線に信号が出力されるタイミングの差を小さくすることができる。こうして、駆動回路の素子数を低減し、半導体装置の電力を削減することができる。開示する発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。なお、本明細書等における第1、第2、第3などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。実施の形態1本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成及び動作について、図1乃至図4を参照して説明する。なお、回路図においては酸化物半導体材料を用いたトランジスタであることを示すためにOSの符号を付す場合がある。<基本回路>はじめに、基本的な回路構成及びその動作について、図1を参照して説明する。図1Aは半導体装置の各メモリセルの基本的な回路構成を示す回路図である。図1Aに示す回路図において、第1の配線1stLineとトランジスタ160のソース電極及びドレイン電極の一方例えば、ドレイン電極とは電気的に接続され、第2の配線2ndLineとトランジスタ160のソース電極及びドレイン電極の他方例えば、ソース電極とは電気的に接続されている。また、第3の配線3rdLineとトランジスタ162のソース電極及びドレイン電極の一方例えば、ドレイン電極とは電気的に接続され、第4の配線4thLineとトランジスタ162のゲート電極とは電気的に接続されている。そして、トランジスタ160のゲート電極とトランジスタ162のソース電極及びドレイン電極の他方例えば、ソース電極とは容量素子164の電極の一方と電気的に接続され、第5の配線5thLineと容量素子164の電極の他方とは電気的に接続されている。ここで、トランジスタ162には、例えば酸化物半導体材料を用いたトランジスタ酸化物半導体層にチャネルが形成されるトランジスタが適用される。酸化物半導体材料を用いたトランジスタはオフ電流が極めて小さいという特徴を有している。このため、トランジスタ162をオフ状態とすることで、トランジスタ160のゲート電極の電位を極めて長時間にわたって保持することが可能である。なお、トランジスタ160についてはどのような材料を用いたトランジスタであってもよく、特に限定されない。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタ単結晶シリコン基板や単結晶シリコン層にチャネルが形成されるトランジスタなど、スイッチング速度の高いトランジスタをトランジスタ160として適用するのが好適である。図1Aに示す半導体装置では、トランジスタ160のゲート電極の電位が極めて長時間にわたって保持可能という特徴を生かすことで、次のように、情報の書き込み、読み出しが可能である。まず、情報の書き込みについて説明する。第4の配線の電位をトランジスタ162がオン状態となる電位にしてトランジスタ162をオン状態とする。これにより、第3の配線の電位がトランジスタ160のゲート電極及び容量素子164に与えられる。すなわち、トランジスタ160のゲート電極には所定の電荷が与えられる。ここでは、トランジスタ160のゲート電極及び容量素子164には異なる二つの電位に対応する電荷以下、低電位を与える電荷を電荷QL、高電位を与える電荷を電荷QHというのいずれかが選択的に与えられるものとする。ここで、QLとQHの一方をデータ1に対応させ、他方をデータ0に対応させることによって、メモリセルに1ビットの情報を書き込むことができる。なお、トランジスタ160のゲート電極に与える電荷を異なる三つまたはそれ以上の電位に対応する電荷のうちから選択することによって、1メモリセルあたり多値複数ビットの情報を書き込み、半導体装置の記憶容量を向上させても良い。その後、第4の配線の電位をトランジスタ162がオフ状態となる電位にしてトランジスタ162をオフ状態とすることにより、トランジスタ160のゲート電極及び容量素子164に与えられた電荷が保持される。トランジスタ162のオフ電流は極めて小さいから、トランジスタ160のゲート電極及び容量素子164の電荷は長時間にわたって保持される。次に、情報の読み出しについて説明する。第2の配線に所定の電位定電位を与えた状態で、第5の配線に適切な電位読み出し電位を与えると、トランジスタ160のゲート電極に保持された電荷量に応じて、トランジスタ160の抵抗は異なる。一般に、トランジスタ160をnチャネル型とすると、トランジスタ160のゲート電極にQHが与えられている場合のトランジスタ160の見かけのしきい値Vth_Hは、トランジスタ160のゲート電極にQLが与えられている場合のトランジスタ160の見かけのしきい値Vth_Lより低くなるためである。ここで、見かけのしきい値とは、トランジスタ160をオン状態とするために必要な第5の配線の電位をいうものとする。したがって、第5の配線に与える電位読み出し電位をVth_HとVth_Lの中間の電位V0とすることにより、情報の書き込み時にトランジスタ160のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいてトランジスタ160のゲート電極にQHが与えられた場合には、第5の配線の電位がV0>Vth_Hとなれば、トランジスタ160はオン状態となる。一方、書き込みにおいてトランジスタ160のゲート電極にQLが与えられた場合には、第5の配線の電位がV0<Vth_Lとなっても、トランジスタ160はオフ状態のままである。このため、トランジスタ160の抵抗状態を検出することで、保持されている情報を読み出すことができる。なお、メモリセルをアレイ状に複数配置して用いる場合には、所望のメモリセルの情報のみを読み出すことが必要になる。例えば、複数のメモリセルのトランジスタ160が直列に電気的に接続された構成NAND型の場合に、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さない場合は次のようにする。読み出しの対象ではないメモリセルの第5の配線に対して、書き込み時にゲート電極に与えられた電荷にかかわらずトランジスタ160がオン状態となるような電位、つまりVth_Lより大きい電位を与えればよい。また例えば、複数のメモリセルのトランジスタ160が直列には接続されず、それぞれ配線と電気的に接続されている構成NOR型の場合に、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さない場合は次のようにする。読み出しの対象ではないメモリセルの第5の配線に対して、書き込み時にゲート電極に与えられた電荷にかかわらずトランジスタ160がオフ状態となるような電位、つまりVth_Hより小さい電位を与えればよい。次に、情報の書き換えについて説明する。情報の書き換えは上記情報の書き込み及び保持と同様に行われる。つまり、第4の配線の電位をトランジスタ162がオン状態となる電位にしてトランジスタ162をオン状態とする。これにより、第3の配線の電位新たな情報に対応する電位が、トランジスタ160のゲート電極及び容量素子164に与えられる。その後、第4の配線の電位をトランジスタ162がオフ状態となる電位にしてトランジスタ162をオフ状態とすることにより、トランジスタ160のゲート電極は新たな情報に対応する電荷が保持された状態となる。このように、開示する発明に係る半導体装置は、書き込んだ情報を一度消去してから新たな情報を書き込む必要がなく、再度の情報の書き込みによって直接情報を書き換えることが可能である。このため消去動作に起因する動作速度の低下を抑制することができる。つまり半導体装置の高速動作が実現される。なお、トランジスタ160のゲート電極は、トランジスタ162のドレイン電極またはソース電極及び容量素子164と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。以下において、トランジスタ160のゲート電極とトランジスタ162のドレイン電極またはソース電極及び容量素子164とが電気的に接続される部位をノードFGと呼ぶ場合がある。トランジスタ162がオフ状態の場合、ノードFGは絶縁体中に埋設されたフローティングゲートと捉えることができ、ノードFGには電荷が保持される。酸化物半導体材料を用いたトランジスタ162のオフ電流は、シリコン層にチャネルが形成されるトランジスタの10万分の1以下であるため、トランジスタ162のリークによるノードFGに蓄積された電荷の消失を無視することが可能である。つまり、酸化物半導体材料を用いたトランジスタ162により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。例えば、トランジスタ162の室温25°Cでのオフ電流が10zA1zAゼプトアンペアは1×10-21A以下であり、容量素子164の容量値が10fF程度である場合には、少なくとも104秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量素子の容量値によって変動することはいうまでもない。また、開示する発明の半導体装置においては、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁層トンネル絶縁層の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁層の劣化という問題を解消できる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。図1Aに示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素が抵抗及び容量を含むものとして図1Bのように考えることが可能である。つまり、図1Bでは、トランジスタ160及び容量素子164が、それぞれ、抵抗及び容量を含んで構成されると考える。R1及びC1は、それぞれ、容量素子164の抵抗値及び容量値であり、抵抗値R1は容量素子164を構成する絶縁層による抵抗値に相当する。また、R2及びC2はそれぞれ、トランジスタ160の抵抗値及び容量値であり、抵抗値R2はトランジスタ160がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値C2はいわゆるゲート容量ゲート電極と、ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形成領域との間に形成される容量の容量値に相当する。トランジスタ162がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値実効抵抗とも呼ぶをROSとすると、トランジスタ162のゲートリーク電流ゲート電極とソース電極間、またはゲート電極とドレイン電極間のリーク電流が十分に小さい条件において、R1及びR2が、R1≧ROS、R2≧ROSを満たす場合には、ノードFGに蓄積された電荷の保持期間情報の保持期間ということもできるは、主にトランジスタ162のオフ電流によって決定されることになる。逆に、当該条件を満たさない場合には、トランジスタ162のオフ電流が十分に小さくとも、情報の保持期間を十分に確保することが困難になる。トランジスタ162のオフ電流以外のリーク電流例えば、トランジスタ160におけるゲート電極とソース電極の間において生じるリーク電流等が大きいためである。このことから、本実施の形態において開示する半導体装置は、R1≧ROS、及びR2≧ROSの関係を満たすものであることが望ましいといえる。一方で、C1とC2は、C1≧C2の関係を満たすことが望ましい。C1を大きくすることで、第5の配線によってノードFGの電位を制御する際に、第5の配線の電位を効率よくノードFGに与えることができるようになり、第5の配線に与える電位例えば、情報の読み出しを選択する電位と、情報の読み出しが選択されない電位の電位差を小さくできるためである。このように、上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、R1及びR2は、トランジスタ160のゲート絶縁層や容量素子164の絶縁層によって制御される。C1及びC2についても同様にトランジスタ160のゲート絶縁層や容量素子164の絶縁層によって制御される。よって、ゲート絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。本実施の形態で示す半導体装置においては、ノードFGがフラッシュメモリ等のフローティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施の形態のノードFGはフラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有している。フラッシュメモリでは、コントロールゲートに印加される電位が高いため、その電位が隣接するメモリセルのフローティングゲートに影響を与えないように、メモリセルとメモリセルとの間隔をある程度空ける必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして当該要因は高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。一方、本実施の形態に係る半導体装置は、酸化物半導体材料を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流によるフローティングゲートへの電荷注入の原理を用いない。すなわち、フラッシュメモリのような、フローティングゲートに電荷を注入するための高電界が不要である。これにより、隣接メモリセルに対する高電界の影響を考慮する必要がないため、高集積化が容易になる。また、高電界が不要であるため、高電界に対応した大型の周辺回路昇圧回路などが不要である点も、フラッシュメモリに対する利点である。例えば、本実施の形態に係るメモリセルに印加される電圧メモリセルの各端子に同時に印加される電位の最大のものと最小のものの差の最大値は、2段階1ビットの情報を書き込む場合、一つのメモリセルにおいて5V以下、好ましくは3V以下とすることができる。更に、容量素子164を構成する絶縁層の比誘電率εr1と、トランジスタ160を構成する絶縁層の比誘電率εr2とを異ならせる場合には、容量素子164を構成する絶縁層の面積S1と、トランジスタ160においてゲート容量を構成する絶縁層の面積S2とが、2S2≧S1望ましくはS2≧S1を満たしつつ、C1≧C2を実現することが容易である。すなわち、容量素子164を構成する絶縁層の面積を小さくしつつ、C1≧C2を実現することが容易である。具体的には、例えば、容量素子164を構成する絶縁層においては酸化ハフニウムなどのhigh-k材料でなる膜、または酸化ハフニウムなどのhigh-k材料でなる膜と酸化物半導体材料でなる膜との積層構造を採用してεr1を10以上、好ましくは15以上とし、トランジスタ160においてゲート容量を構成する絶縁層においては酸化シリコンを採用してεr2を3~4とすることができる。このような構成を併せて用いることで、開示する発明に係る半導体装置のより一層の高集積化が可能である。<応用例>次に、図1に示す回路を応用したより具体的な回路構成及び動作について、図2及び図3を参照して説明する。図2は、メモリセル190を縦mmは3以上の自然数個行×横nnは自然数個列分有するNAND型の半導体装置の回路図の一例である。なお実際には縦m個行×横n個列のセルを複数有する構成とできる。図2において、同様の機能を有する配線が複数ある場合には、配線の名称の末尾に_1、_2等を付すことで区別している。図2に示す半導体装置は、m本のワード線WLWL_1乃至WL_mと、m本の信号線SS_1乃至S_mと、n本のビット線BLBL_1乃至BL_nと、メモリセル190が縦m個行×横n個列のマトリクス状に配置されたメモリセルアレイと、ソース線SLと、選択線G_1及び選択線G_2と、n個の選択トランジスタ180と、n個の選択トランジスタ182とを有する。n個の選択トランジスタ180は、選択線G_1に沿ってビット線BLと第1行目のメモリセル190との間に配置され、選択線G_1とゲート電極が電気的に接続されている。n個の選択トランジスタ182は、選択線G_2に沿って第m行目のメモリセル190とソース線SLとの間に配置され、選択線G_2とゲート電極が電気的に接続されている。ビット線BLは、第1行目のメモリセル190のトランジスタ162のドレイン電極と電気的に接続され、且つ選択トランジスタ180を介して、第1行目のメモリセル190のトランジスタ160のドレイン電極と電気的に接続される。また、ソース線SLは、選択トランジスタ182を介して、第m行目のメモリセル190のトランジスタ160のソース電極と電気的に接続される。また、第k行目kは1以上m以下の自然数のワード線WL_kは、第k行目のメモリセル190の容量素子164の電極の一方と電気的に接続される。第k行目の信号線S_kは、第k行目のメモリセル190のトランジスタ162のゲート電極と電気的に接続される。また、第j行目jは3以上m以下の自然数のメモリセル190のトランジスタ160のドレイン電極は、第j-1行目のメモリセル190のトランジスタ160のソース電極と電気的に接続される。また、第j行目のメモリセルのトランジスタ162のドレイン電極は、第j-1行目のメモリセルのトランジスタ160のゲート電極と、トランジスタ162のソース電極と、容量素子164の電極の他方と電気的に接続される。また、第m行目のメモリセルのトランジスタ160のゲート電極と、トランジスタ162のソース電極と、容量素子164の電極の他方とは電気的に接続される。図2中のメモリセル190の構成は、図1Aと同様である。すなわち、第k行qqは1以上n以下の自然数列目のメモリセル190に注目すると、図1Aにおける第1の配線及び第3の配線が共通して図2におけるビット線BL_qに電気的に接続され、図1Aにおける第2の配線が図2におけるソース線SLに電気的に接続される。また、図1Aにおける第4の配線が図2における信号線S_kに電気的に接続され、図1Aにおける第5の配線が図2におけるワード線WL_kに電気的に接続される。ただし、図2では、各メモリセル190のトランジスタ162が列方向に直列に電気的に接続され、且つ、各メモリセル190のトランジスタ160が列方向に直列に電気的に接続されているので、第1行目のメモリセルのみが他のメモリセルを介することなくビット線BLと電気的に接続され、第m行目のメモリセルのみが他のメモリセルを介することなくソース線SLと電気的に接続される。他の行のメモリセルは同じ列の他のメモリセルを介してビット線BL及びソース線SLと電気的に接続される。ここで、図2に示す半導体装置の第j-1行目のメモリセルのノードFGには、図1Aに示す構成に加えて、第j行目のメモリセル190のトランジスタ162のドレイン電極が電気的に接続されることになる。第j行目のメモリセルにおいても、第j-1行目のメモリセルにおいても、酸化物半導体材料を用いたトランジスタ162はオフ電流が極めて小さい。そのため、図2に示す半導体装置のメモリセル190においても、図1Aに示す半導体装置と同様に、トランジスタ162をオフ状態にすることでノードFGの電位を極めて長時間にわたって保持することが可能である。図2に示す構成のように、複数のメモリセル190においてトランジスタ162を直列に電気的に接続することによって、各メモリセル190間でトランジスタ162のソース電極及びドレイン電極を互いに接するように、または共有することができる。これにより、メモリセル190一つあたりにはトランジスタ162のソース電極またはドレイン電極の一方のみが含まれることになる。それに対して、メモリセル190のトランジスタ162を直列接続せず、各メモリセル190においてトランジスタ162のソース電極及びドレイン電極を個別に設ける場合は、トランジスタ162のソース電極またはドレイン電極の一方を、開口部を設けて、ビット線BLなどの配線に接続する必要がある。つまり、メモリセル190一つあたりにはトランジスタ162のソース電極及びドレイン電極の両方と、配線と接続するための開口部とが含まれることになる。よって、図2に示すように、メモリセル190のトランジスタ162を直列に電気的に接続することによって、メモリセル190の占有面積を低減することができる。例えば、最小加工寸法をFとして、メモリセル190の占有面積を6F2~12F2とすることが可能である。以上より、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。なお、選択線G_1、選択線G_2、選択トランジスタ180、及び選択トランジスタ182は必ずしも設けなくとも良く、選択線G_1及び選択トランジスタ180、または、選択線G_2及び選択トランジスタ182の一組を省略することが可能である。図2に示す構成において、情報の書き込み、及び読み出しは、基本的に図1と同様である。ただし、情報の書き込みは少なくとも行単位で、かつ、行ごとに順を追って行われる。その理由は、第j行目のメモリセルのノードFGが、第j行目のメモリセルのトランジスタ162を介して隣接する第j-1行目のメモリセルのノードFGと接続されているためである。図2に示す構成において情報の書き込み、保持、読み出しの動作の説明を図3のタイミングチャートを参照して行う。タイミングチャート中のWL、BL等の名称は、タイミングチャートに示す電位が与えられる配線を示している。図3のタイミングチャートでは、第k行第1列目のメモリセルにデータ1を書き込み、第k行第2乃至n列目のメモリセルにデータ0を書き込む場合、及び第k行第1列目のメモリセルからデータ1を読み出し、第k行第2乃至n列目のメモリセルからデータ0を読み出す場合を例示する。ノードFGに電位V1または電位V2V1<V2とするのいずれかを与え、ノードFGに電位V2を与えた場合に保持される情報をデータ1、ノードFGに電位V1を与えた場合に保持される情報をデータ0とする場合について説明する。第k行目のメモリセルに情報を書き込む場合を例に説明する。まず、選択線G_1の電位を例えば基準電位GND0Vとし、選択線G_2の電位をV3例えば、電源電位VDDとする。こうして選択トランジスタ182をオン状態とし、選択トランジスタ180をオフ状態とする。なお、第k行目のメモリセルに情報を書き込む場合には、選択線G_1の電位をV3として選択トランジスタ180をオン状態にしておいてもよい。なお、少なくとも情報書き込み期間中、ソース線SLには一定の電位例えば、基準電位GND0Vが与えられている。また、書き込み対象のメモリセル190第k行目のメモリセルのトランジスタ162のゲート電極に電気的に接続される信号線S_kの電位をV4V2より高い電位、例えばVDDとする。電位V4は、トランジスタ162のしきい値電圧をVth162とすると、V2Vth162<V4とする。こうして、第k行目のメモリセルのトランジスタ162をオン状態にして、第k行目のメモリセルのノードFGにV2またはV1を与える。第k行目のメモリセルにデータ0を書き込む場合には、ビット線BLにはV1を与え、第k行目のメモリセルにデータ1を書き込む場合には、ビット線BLにはV2を与える。こうして、図3のタイミングチャートのk行目書き込みに示す通り、第1列目に対応するビット線BL_1にはV2を与えて第k行第1列目にデータ1を書き込み、第2乃至n列目に対応するビット線BL_2~BL_nにはV1を与えて第k行第2乃至n列目にデータ0を書き込む。なお、書き込み対象のメモリセル第k行目のメモリセルとビット線BLとの間に他のメモリセル第1乃至k-1行目のメモリセルが存在する場合には、信号線S_1~S_k-1の電位をV4として、第1乃至k-1行目のメモリセルのトランジスタ162をオン状態とし、ビット線BLの電位が書き込み対象のメモリセル第k行目のメモリセルのトランジスタ162のドレイン電極に与えられる状態にする。なお、第k行目のメモリセルに情報を書き込む場合、信号線S_k1~S_mの電位は例えば基準電位GND0Vとすることができる。こうして、第k1乃至m行目のメモリセルのトランジスタ162のゲート電極を基準電位GND0Vとすることで、第k1行目乃至m行目のメモリセル190のトランジスタ162をオフ状態とすることができる。これは、トランジスタ162のドレイン電極及びソース電極には、電位V1または電位V2が与えられているためである。つまり、トランジスタ162のしきい値電圧をVth162とすると、Vth162V1>0となるような電位V1が選ばれている。その結果、第k1行乃至m行目のメモリセルのトランジスタ160のゲート電極に蓄積された電荷は保持される。なお、信号線S_k1~S_mの電位は、0Vに限らず、第k1行乃至m行目のメモリセルのトランジスタ162がオフ状態となるような電位であればよい。そして、対象のメモリセル190第k行目のメモリセルに電気的に接続される信号線S_kの電位をGND0Vとすることにより書き込みを終了する。信号線S_kの電位をGND0Vにすると、第k行目のメモリセルのトランジスタ162はオフ状態となり、ノードFGに蓄積された電荷は保持される。つまり、ノードFGにデータ1に対応するV2が与えられている場合、ノードFGの電位はV2となり、ノードFGにデータ0に対応するV1が与えられていれば、ノードFGの電位はV1となる。トランジスタ162のオフ電流は極めて小さいからトランジスタ160のゲート電極の電荷は長時間にわたって保持される。なお、第k行目のメモリセルに情報の書込みを行う場合、第1乃至k行のメモリセルのトランジスタ162をオン状態とする必要があるため、第k-1行目のメモリセルビット線BLにより近いメモリセル190への情報の書き込みは、第k行目のメモリセルへの書き込みの後に行う必要がある。こうして、第m行目のメモリセルから順に第1行目のメモリセルまで情報の書き込み及び保持が行われる。次に、第k行目のメモリセルから情報を読み出す場合を例に説明する。なお、図3のタイミングチャートのk行目読み出しでは、第k行第1列目のメモリセルにはデータ1が書き込まれ、第k行第2乃至n列目のメモリセルにはデータ0が書き込まれている場合の情報の読み出しを例示した。読み出し対象のメモリセル第k行目のメモリセルの容量素子164に電気的に接続されるワード線WL_kの電位をV0とし、また読み出し対象ではない第1乃至k-1行目のメモリセル及び第k1乃至m行目のメモリセルの容量素子164に電気的に接続されるワード線WL_1~WL_k-1及びワード線WL_k1~WL_mの電位をV5とし、かつ選択線G_1及び選択線G_2の電位をV3とする。読み出し対象のメモリセル第k行目のメモリセルの容量素子164に電気的に接続されるワード線WL_k1の電位をV0とすると、読み出し対象のメモリセル第k行目のメモリセルがデータ1を格納していた場合、つまり、書き込み時にノードFGに電位V2が与えられた場合、第k行目のメモリセルのトランジスタ160はオン状態となる。一方で、読み出し対象のメモリセル第k行目のメモリセルにデータ0を格納していた場合、つまり、書き込み時にノードFGに電位V1が与えられた場合、第k行目のメモリセルのトランジスタ160はオフ状態となる。つまり、V1V0×α<Vth160<V2V0×αが成り立つように、電位V0が選ばれる。なお、αはカップリング比α=C1/C1C2を表し、Vth160はトランジスタ160のしきい値電圧を表す。言い換えると、電位V0は上述の図1の説明で述べたとおり、Vth_HとVth_Lの中間の電位となるように選ばれる。また、読み出し対象ではないメモリセル第1乃至k-1行目のメモリセル及び第k1乃至m行目のメモリセルの容量素子164に電気的に接続されるワード線WL_1~WL_k-1及びワード線WL_k1~WL_mの電位をV5とすると、読み出し対象ではないメモリセル第1乃至k-1行目のメモリセル及び第k1乃至m行目のメモリセルにデータ1が書き込まれている場合であってもデータ0が書き込まれている場合であっても、読み出し対象ではないメモリセルのトランジスタ160はオン状態となる。つまり、Vth160<V1V5×αが成り立つように、電位V5が選ばれる。また、選択線G_1及び選択線G_2の電位をV3とすると、選択トランジスタ180及び選択トランジスタ182はオン状態となる。そのため、第1行目のメモリセルのトランジスタ160のドレイン電極はオン状態となった選択トランジスタ180を介してビット線BLと電気的に接続され、第m行目のメモリセルのトランジスタ160のソース電極はオン状態となった選択トランジスタ182を介してソース線SLと電気的に接続される。なお、少なくとも情報読み出しの期間中、ソース線SLには一定の電位例えば、基準電位GND0Vが与えられている。ビット線BLは読み出し回路に電気的に接続される。読み出し回路の構成の一例を図4に示す。図4に示す読出し回路では、ビット線BLビット線BL_1乃至BL_nのそれぞれに対応は、リードイネーブル信号図4中、REと表記によって制御されるスイッチ403を介して、クロックドインバータ402、及び、トランジスタ401のソースとドレインの一方に電気的に接続される。トランジスタ401のゲートと、及びソースとドレインの他方とは配線400と電気的に接続される。クロックドインバータ402はリードイネーブル信号REと当該信号の反転信号図4中、REBと表記が入力される。情報の読み出し対象のメモリセル例えば、第k行第q列のメモリセルにデータ1が書き込まれていた場合、情報読み出しのときに当該メモリセルのトランジスタ160はオン状態となる。そのため、対応するビット線BL_qに電気的に接続された第q列のメモリセルのトランジスタ160、選択トランジスタ180、及び選択トランジスタ182が全てオン状態となる。こうして、ビット線BL_qとソース線SLの間は低抵抗状態となり、クロックドインバータ402にはソース線SLに与えられた電位基準電位GND0Vに近い電位、即ち低電位が入力され、読み出し回路の出力図4中、Dと表記はVDDに近い電位となる。一方、情報の読み出し対象のメモリセル例えば、第k行第q列のメモリセルにデータ0が書き込まれていた場合、情報読み出しのときに当該メモリセルのトランジスタ160はオフ状態となる。そのため、ビット線BL_qとソース線SLは高抵抗状態となり、クロックドインバータ402には配線400に与えられた電位電源電位VDD、即ち高電位が入力され、読み出し回路の出力Dは0Vとなる。このように、情報の読み出し対象のメモリセルに保持されたデータに応じて、ビット線BLとソース線SLの間の抵抗状態が変化し、書き込まれたデータを読み出すことができる。なお、読み出し回路の構成は図4に示した構成に限定されない。ビット線BLとソース線SLの間の抵抗状態の違いを検出可能な回路であれば、任意の構成の回路を適用することが可能である。本実施の形態に示す半導体装置では、酸化物半導体層にチャネルが形成されるトランジスタを各メモリセルに用いることにより、当該トランジスタはオフ電流が非常に小さいため、当該トランジスタが選択されていないときの容量素子からの電荷の流出または容量素子への電荷の流入を低減することができる。その結果、半導体装置は極めて長期にわたり記憶内容を保持することが可能である。つまり、半導体装置のリフレッシュ動作が不要となるか、またはリフレッシュ動作の頻度を極めて低くすることが可能となる。それ故、半導体装置の消費電力を十分に低減することができる。また、半導体装置に電力の供給がない場合ただし、電力の供給がない場合とある場合とで半導体装置に与えられる電位は変化しないことが望ましいであっても、半導体装置は長期にわたって記憶内容を保持することが可能である。また、本実施の形態に示す半導体装置では、各メモリセルへの情報の書き込みに高い電圧を必要としないため、半導体装置を構成する素子の劣化の問題も少ない。例えば、従来のフラッシュメモリでは、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行うため、半導体装置を構成するフローティングゲート型トランジスタ等の素子に高い電圧を印加する必要があり、トランジスタのゲート絶縁層の劣化が問題となった。しかしながら、開示する発明に係る半導体装置では、従来のフラッシュメモリとは異なり、半導体装置を構成するトランジスタ等の素子に高い電圧を印加する必要がないため、トランジスタのゲート絶縁層の劣化の問題が少ない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性記憶装置で問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。更に、半導体装置を構成するトランジスタのオン状態とオフ状態を制御することによって、各メモリセルへの情報の書き込みが行われるため、半導体装置の高速動作も容易に実現することができる。更に、酸化物半導体以外の材料を用いたトランジスタ、例えばシリコン基板またはシリコン層にチャネルが形成されるトランジスタは、酸化物半導体材料を用いたトランジスタ酸化物半導体層にチャネルが形成されるトランジスタよりも、高速動作が可能である。そのため、酸化物半導体以外の材料を用いたトランジスタと酸化物半導体材料を用いたトランジスタとを組み合わせて用いることにより、半導体装置の動作例えば、情報の読み出し動作の高速性を確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、半導体装置中の高速動作が要求される各種回路論理回路、駆動回路などを好適に実現することが可能である。このように、酸化物半導体以外の材料を用いたトランジスタより広義には、十分な高速動作が可能なトランジスタと、酸化物半導体材料を用いたトランジスタより広義には、十分にオフ電流が小さいトランジスタとを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、本実施の形態に示す半導体装置では、半導体装置の各メモリセルを構成する、酸化物半導体材料を用いたトランジスタを直列に電気的に接続することにより、隣り合うメモリセルにおいて、酸化物半導体材料を用いたトランジスタのソース電極またはドレイン電極を互いに接するように、または共有することができる。ここで、各メモリセルの酸化物半導体材料を用いたトランジスタを直列に電気的に接続しない場合、例えば、当該トランジスタのソース電極またはドレイン電極の一方を当該ソース電極またはドレイン電極の一方が設けられた層とは別の層に設けられた配線と接続するために、層間絶縁膜等に開口部を設ける必要がある。そのため、各メモリセルにおいて配線接続のために必要な面積が大きくなる。これに対して、開示する発明に係る半導体装置のように、隣り合う複数のメモリセル間で酸化物半導体材料を用いたトランジスタを直列に電気的に接続する構成とすることにより、隣り合うメモリセルにおいて酸化物半導体材料を用いたトランジスタのソース電極またはドレイン電極を互いに接するように、または共有することができるため、1つのメモリセルあたりの占有面積を低減することができる。これにより、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。図2に示す構成において、酸化物半導体材料を用いたトランジスタ162を直列に電気的に接続しているため、情報の書き込みは、ビット線BLから最も遠く接続されたメモリセル190からビット線BLから最も近く接続されたメモリセル190へ順次書き込みを行う必要がある。そのため、情報を書き込むメモリセル190のトランジスタ162をオン状態にすると共に、書き込みを行うメモリセル190からビット線BLに接続された全てのトランジスタ162をオン状態にする必要がある。例えば、第m-1行目のメモリセル190のトランジスタ162に書き込みを行う場合、第m行目のメモリセル190のトランジスタ162をオフ状態とし、第1行目のメモリセル190のトランジスタ162乃至m-1行目のメモリセル190のトランジスタ162をオン状態にして、第m-1行目のメモリセル190のトランジスタ160のゲート電極に電荷を与え、その後、第m-1行目のメモリセル190のトランジスタ162をオフ状態にすることで、第m-1行目のメモリセル190に書き込みを行えばよい。このような情報の書き込みを行うためには、信号線Sに回路を接続することで可能となる。以下に、信号線Sに回路を接続した例を示す。<メモリ2bit駆動回路>信号線Sに信号を出力する駆動回路について、図5を参照して説明する。図5Aに示す回路図において、メモリセルアレイの構成は図2に示した構成においてmが2、nが1の場合に対応する。駆動回路は、回路800と、回路を810と、回路820と、を有する。回路800には書き込み制御信号WRITEと行アドレス選択信号ADD_2とが入力され、回路820には書き込み制御信号WRITEと行アドレス選択信号ADD_1とが入力され、回路810には回路820の出力と回路800の出力が入力される。回路800の出力は信号線S_2に出力され、回路810の出力は信号線S_1に出力されている。図5A中のメモリセルの情報の書き込み、読み出しは、図2で示した情報の書き込み、読み出しと同様に行うことができるため、詳細な説明は省略する。図5Aを用いて、回路800、回路810、及び回路820の動作について示す。まず、第2行目のメモリセル190に情報の書き込みを行う場合、回路800の出力が1となり、信号線S_2に1の信号が入力される。回路810は、回路800の出力及び回路820の出力の少なくとも一方が1の場合に出力が1となる回路である。そのため、回路800の出力が1であるとき、必然的に回路810の出力は1となる。よって、信号線S_2に1の信号即ち、第2行目のメモリセル190のトランジスタ162をオン状態とする信号が入力されると、信号線S_1に1の信号即ち、第1行目のメモリセル190のトランジスタ162をオン状態とする信号が入力される。つまり、駆動回路は、信号線S_2に入力される信号によって、信号線S_1に入力される信号が生成される構成とする。こうして、ビット線から遠くに接続されたメモリセル190第2行目のメモリセルのトランジスタ162がオン状態となったときに、第2行目のメモリセル190とビット線BL_1との間に接続されたトランジスタ162第1行目のメモリセル190のトランジスタ162がオン状態となるような信号を簡単な構成の駆動回路で生成することができる。こうして、ビット線BL_1から遠く接続された第2行目のメモリセル190の情報の書き込みが可能となる。次に、第1行目のメモリセル190に情報の書き込みを行う場合、回路800の出力が0となり、信号線S_2に0の信号が入力される。回路810は、回路800の出力が0であっても、回路820の出力が1の場合は出力が1となる。そのため、回路810の出力は1となり、信号線S_1に1の信号が入力される。回路800の出力が1であり、回路810の出力が0であるため、第2行目のメモリセル190のトランジスタ162はオフ状態となり、第1行目のメモリセル190のトランジスタ162はオン状態となる。第2行目のメモリセル190は先に情報の書き込みを行ったため、第2行目のメモリセル190の容量素子164には電荷が蓄積されている。第1行目のメモリセル190に情報の書き込みを行う際に、第2行目のメモリセル190のトランジスタ162をオフ状態とすることで、第2行目のメモリセル190の容量素子164に蓄積された電荷を保持することができる。さらに、第1行目のメモリセル190のトランジスタ162はオン状態となるため、第1行目のメモリセル190に情報の書き込みが可能となる。上記のような駆動回路の構成の一例として、回路800及び回路820としてAND回路を用い、回路810としてOR回路を用いることができる図5B参照。ここで、第1行目のメモリセル190及び第2行目のメモリセル190のトランジスタ162には、例えば酸化物半導体材料を用いたトランジスタ酸化物半導体層にチャネルが形成されるトランジスタが適用される。酸化物半導体材料を用いたトランジスタはオフ電流が極めて小さいという特徴を有している。このため、第1行目のメモリセル190及び第2行目のメモリセル190のトランジスタ162をオフ状態とすることで、第1行目のメモリセル190及び第2行目のメモリセル190のトランジスタ160のゲート電極の電位を極めて長時間にわたって保持することが可能である。なお、第1行目のメモリセル190及び第2行目のメモリセル190のトランジスタ160についてはどのような材料を用いたトランジスタであってもよく、特に限定されない。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタ単結晶シリコン基板や単結晶シリコン層にチャネルが形成されるトランジスタなど、スイッチング速度の高いトランジスタをトランジスタ160として適用するのが好適である。信号線に信号を出力する駆動回路を上述の構成とする。つまり、駆動回路は、信号線S_2に出力される信号によって信号線S_1に出力される信号を生成する構成とする。こうして、ビット線から遠くに接続されたメモリセル190第2行目のメモリセルのトランジスタ162がオン状態となったときに、第2行目のメモリセル190とビット線BL_1との間に接続されたトランジスタ162第1行目のメモリセル190のトランジスタ162がオン状態となるような信号を簡単な構成の駆動回路で生成することができる。こうして、駆動回路の素子数を低減し、半導体装置の電力を削減することができる。<複数のメモリ駆動回路>次に、図5に示す回路を応用したより具体的な回路構成及び動作について、図6及び図7を参照して説明する。図6は、メモリセル190を縦mmは3以上の自然数個行×横nnは自然数個列分有するNAND型の半導体装置の回路図の一例である。なお実際には縦m個行×横n個列のセルを複数有する構成とできる。図6において、同様の機能を有する配線が複数ある場合には、配線の名称の末尾に_1、_2等を付すことで区別している。図6中のメモリセル190の構成は、図2を参照すればよいため、詳細な説明は省略する。また、図6に示す半導体装置は、書き込み制御信号WRITEと、m本の行アドレス信号ADDADD_1乃至ADD_mと、m-1個のOR回路620と、m個のAND回路610と、を有する。第jのAND回路610には、書き込み制御信号WRITEの出力と、第jの行アドレス選択信号ADD_jの出力と、が入力され、第j-1のOR回路620には、第jのOR回路620の出力と第j-1のAND回路610の出力と、が入力される。また、第j-1のOR回路620の出力は、第j-1の信号線S_j-1に出力される。図6に示すように、メモリセル190のトランジスタ162を直列に電気的に接続することによって、メモリセル190の占有面積を低減することができる。例えば、最小加工寸法をFとして、メモリセル190の占有面積を6F2~12F2とすることが可能である。以上より、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。なお、選択線G_1、選択線G_2、選択トランジスタ180、及び選択トランジスタ182は必ずしも設けなくとも良く、選択線G_1及び選択トランジスタ180、または、選択線G_2及び選択トランジスタ182の一組を省略することが可能である。図6に示す構成において、情報の書き込み、及び読み出しは、基本的に図2を参照すればよいため、詳細な説明は省略する。図6に示す構成において、情報の書き込み時のAND回路610、及びOR回路620の動作について、図7のタイミングチャートを参照して行う。図7のタイミングチャート中の、ADDは行アドレス選択信号、WRITEは書き込み制御信号の電位を示し、Sは信号線の電位を示す。図7のタイミングチャートでは、第k行第1列目のメモリセルにデータ1を書き込み、第k行第2乃至n列目のメモリセルにデータ0を書き込む場合を例示する。書き込み制御信号WRITEを1とし、第kの行アドレス選択信号ADD_kを1として、第kのAND回路610の出力を1とする。こうして、第kのOR回路の出力は1となり、第kの信号線に入力される信号によって、第k行目のメモリセル190のトランジスタ162はオン状態となる。また、第kの信号線に入力される信号第kのOR回路の出力1を用いて第1乃至k-1のOR回路620の出力は1となり、信号線S_1乃至S_k-1は1が入力され、第1行目乃至k-1行目のメモリセル190のトランジスタ162もオン状態となる。また、書き込み制御信号WRITEは1であるが、第k1乃至mの行アドレス選択信号は0であるため、第k1乃至mのAND回路610の出力を0とする。こうして、第k1乃至mのOR回路の出力は0となり、第k1乃至m行目のメモリセル190のトランジスタ162はオフ状態となる。本実施の形態に示す半導体装置では、酸化物半導体層にチャネルが形成されるトランジスタを各メモリセルに用いることにより、当該トランジスタはオフ電流が非常に小さいため、当該トランジスタが選択されていないときの容量素子からの電荷の流出または容量素子への電荷の流入を低減することができる。その結果、半導体装置は極めて長期にわたり記憶内容を保持することが可能である。つまり、半導体装置のリフレッシュ動作が不要となるか、またはリフレッシュ動作の頻度を極めて低くすることが可能となる。それ故、半導体装置の消費電力を十分に低減することができる。また、半導体装置に電力の供給がない場合ただし、電力の供給がない場合とある場合とで半導体装置に与えられる電位は変化しないことが望ましいであっても、半導体装置は長期にわたって記憶内容を保持することが可能である。また、本実施の形態に示す半導体装置では、各メモリセルへの情報の書き込みに高い電圧を必要としないため、半導体装置を構成する素子の劣化の問題も少ない。例えば、従来のフラッシュメモリでは、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行うため、半導体装置を構成するフローティングゲート型トランジスタ等の素子に高い電圧を印加する必要があり、トランジスタのゲート絶縁層の劣化が問題となった。しかしながら、開示する発明に係る半導体装置では、従来のフラッシュメモリとは異なり、半導体装置を構成するトランジスタ等の素子に高い電圧を印加する必要がないため、トランジスタのゲート絶縁層の劣化の問題が少ない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性記憶装置で問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。更に、半導体装置を構成するトランジスタのオン状態とオフ状態を制御することによって、各メモリセルへの情報の書き込みが行われるため、半導体装置の高速動作も容易に実現することができる。更に、酸化物半導体以外の材料を用いたトランジスタ、例えばシリコン基板またはシリコン層にチャネルが形成されるトランジスタは、酸化物半導体材料を用いたトランジスタ酸化物半導体層にチャネルが形成されるトランジスタよりも、高速動作が可能である。そのため、酸化物半導体以外の材料を用いたトランジスタと酸化物半導体材料を用いたトランジスタとを組み合わせて用いることにより、半導体装置の動作例えば、情報の読み出し動作の高速性を確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、半導体装置中の高速動作が要求される各種回路論理回路、駆動回路などを好適に実現することが可能である。このように、酸化物半導体以外の材料を用いたトランジスタより広義には、十分な高速動作が可能なトランジスタと、酸化物半導体材料を用いたトランジスタより広義には、十分にオフ電流が小さいトランジスタとを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、本実施の形態に示す半導体装置では、半導体装置の各メモリセルを構成する、酸化物半導体材料を用いたトランジスタを直列に電気的に接続することにより、隣り合うメモリセルにおいて、酸化物半導体材料を用いたトランジスタのソース電極またはドレイン電極を互いに接するように、または共有することができる。ここで、各メモリセルの酸化物半導体材料を用いたトランジスタを直列に電気的に接続しない場合、例えば、当該トランジスタのソース電極またはドレイン電極の一方を当該ソース電極またはドレイン電極の一方が設けられた層とは別の層に設けられた配線と接続するために、層間絶縁膜等に開口部を設ける必要がある。そのため、各メモリセルにおいて配線接続のために必要な面積が大きくなる。これに対して、開示する発明に係る半導体装置のように、隣り合う複数のメモリセル間で酸化物半導体材料を用いたトランジスタを直列に電気的に接続する構成とすることにより、隣り合うメモリセルにおいて酸化物半導体材料を用いたトランジスタのソース電極またはドレイン電極を互いに接するように、または共有することができるため、1つのメモリセルあたりの占有面積を低減することができる。これにより、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。また、本実施の形態に示す半導体装置では、メモリセルのトランジスタ162のゲート電極にAND回路やOR回路等の駆動回路を接続することで、情報を書き込むメモリセルのトランジスタ162をオン状態にすると共に、書き込みを行うメモリセルからビット線に接続された全てのトランジスタ162をオン状態にすることができる。つまり、ビット線BLから最も遠く接続されたメモリセルからビット線BLから最も近く接続されたメモリセルへ順次書き込みを行うことが可能である。ここで、第1行目のメモリセル190乃至m行目のメモリセル190のトランジスタ162には、例えば酸化物半導体材料を用いたトランジスタ酸化物半導体層にチャネルが形成されるトランジスタが適用される。酸化物半導体材料を用いたトランジスタ162はオフ電流が極めて小さいという特徴を有している。このため、第1行目のメモリセル190乃至m行目のメモリセル190のトランジスタ162をオフ状態とすることで、第1行目のメモリセル190乃至m行目のメモリセル190のトランジスタ160のゲート電極の電位を極めて長時間にわたって保持することが可能である。なお、第1行目のメモリセル190乃至m行目のメモリセル190のトランジスタ160についてはどのような材料を用いたトランジスタであってもよく、特に限定されない。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタ単結晶シリコン基板や単結晶シリコン層にチャネルが形成されるトランジスタなど、スイッチング速度の高いトランジスタをトランジスタ160として適用するのが好適である。信号線に信号を出力する駆動回路を本実施の形態のような構成とする。つまり、駆動回路は、第jの信号線に出力される信号を用いて第j-1の信号線に出力される信号を生成する構成とする。こうして、ビット線から遠くに接続されたメモリセル190第j行目のメモリセルのトランジスタ162がオン状態となったときに、第j行目のメモリセルとビット線BLとの間に接続されたトランジスタ162第1乃至j-1行目のメモリセル190のトランジスタ162が全てオン状態となるような信号を簡単な構成の駆動回路で生成することができる。こうして、駆動回路の素子数を低減し、半導体装置の電力を削減することができる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態2本実施の形態では、開示する発明の一態様に係る半導体装置の他の回路構成及び動作について、図8及び図9を参照して説明する。なお、回路図においては酸化物半導体材料を用いたトランジスタであることを示すためにOSの符号を付す場合がある。<メモリ2bit駆動回路遅延回路>酸化物半導体材料を用いたトランジスタ162を列方向に2つ直列に電気的に接続し、信号線Sに回路を接続した、図5とは異なる構成について、図8を参照して説明する。図8に示す回路図において、図5と同じ部分は説明を省略する。第2の遅延回路710には第2のAND回路610の出力が入力され、第2の遅延回路710の出力は第2の信号線S_2に入力されている。また、第1の遅延回路710には第1のOR回路620の出力が入力され、第1の遅延回路710の出力は第1の信号線S_1に入力される。図5Bの回路構成では、第2行目のメモリセル190のトランジスタ162がオン状態となった後に、第1行目のメモリセル190のトランジスタ162がオン状態となるため、第2行目のメモリセル190のトランジスタ162がオン状態となるタイミングと、第1行目のメモリセル190のトランジスタ162がオン状態となるタイミングと、に差が生じてしまう。そこで、遅延回路710を追加することで、第1行目のメモリセル190及び第2行目のメモリセル190のトランジスタ162がオン状態となるタイミングの差を無くすことができる。<複数のメモリ駆動回路遅延回路>次に、図8に示す回路を応用した回路構成及び動作について、図9を参照して説明する。図9に示す回路は、図6に示す回路構成に遅延回路710を追加したものである。図6の回路構成では、ビット線に最も遠いメモリセルから書き込むため、第1行目乃至m行目のメモリセル190のトランジスタ162のオン状態となるタイミングに差が生じる。そこで遅延回路710を用いることで、第1行目乃至m行目のメモリセル190のトランジスタ162のオン状態となるタイミングの差を無くすことができる。図9は、メモリセル190を縦mmは3以上の自然数個行×横nnは自然数個列分有するNAND型の半導体装置の回路図の一例である。なお実際には縦m個行×横n個列のセルを複数有する構成とできる。図9において、同様の機能を有する配線が複数ある場合には、配線の名称の末尾に_1、_2等を付すことで区別している。なお、図9に示す回路図において、図9中のメモリセル190の構成は図2を参照すればよく、図9中の図6と同じ回路構成の部分は図6を参照すればよいため、詳細な説明は省略する。第mの遅延回路710には第mのAND回路610の出力が入力され、第mの遅延回路710の出力は第mの信号線S_mに入力されている。また、第j-1の遅延回路710には第j-1のOR回路620の出力が入力され、第j-1の遅延回路710の出力は第j-1の信号線S_j-1に入力されている。図9に示すように、メモリセル190のトランジスタ162を直列に電気的に接続することによって、メモリセル190の占有面積を低減することができる。例えば、最小加工寸法をFとして、メモリセル190の占有面積を6F2~12F2とすることが可能である。以上より、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。なお、選択線G_1、選択線G_2、選択トランジスタ180、及び選択トランジスタ182は必ずしも設けなくとも良く、選択線G_1及び選択トランジスタ180、または、選択線G_2及び選択トランジスタ182の一組を省略することが可能である。図9に示す構成において、情報の書き込み、及び読み出しは、基本的に図2を参照すればよいため、詳細な説明は省略する。また、図9に示す構成において、情報の書き込み時のAND回路610、及びOR回路620の動作は図6を参照すればよいため、詳細な説明は省略する。以上のように、遅延回路710を用いることで、第1行目のメモリセル190のトランジスタ162乃至m行目のメモリセル190のトランジスタ162のオン状態のタイミングの差を無くすことができる。なお、遅延回路として、例えば、インバータ回路を直列に接続した回路を用いることもできる。本実施の形態に示す半導体装置では、酸化物半導体層にチャネルが形成されるトランジスタを各メモリセルに用いることにより、当該トランジスタはオフ電流が非常に小さいため、当該トランジスタが選択されていないときの容量素子からの電荷の流出または容量素子への電荷の流入を低減することができる。その結果、半導体装置は極めて長期にわたり記憶内容を保持することが可能である。つまり、半導体装置のリフレッシュ動作が不要となるか、またはリフレッシュ動作の頻度を極めて低くすることが可能となる。それ故、半導体装置の消費電力を十分に低減することができる。また、半導体装置に電力の供給がない場合ただし、電力の供給がない場合とある場合とで半導体装置に与えられる電位は変化しないことが望ましいであっても、半導体装置は長期にわたって記憶内容を保持することが可能である。また、本実施の形態に示す半導体装置では、各メモリセルへの情報の書き込みに高い電圧を必要としないため、半導体装置を構成する素子の劣化の問題も少ない。例えば、従来のフラッシュメモリでは、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行うため、半導体装置を構成するフローティングゲート型トランジスタ等の素子に高い電圧を印加する必要があり、トランジスタのゲート絶縁層の劣化が問題となった。しかしながら、開示する発明に係る半導体装置では、従来のフラッシュメモリとは異なり、半導体装置を構成するトランジスタ等の素子に高い電圧を印加する必要がないため、トランジスタのゲート絶縁層の劣化の問題が少ない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性記憶装置で問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。更に、半導体装置を構成するトランジスタのオン状態とオフ状態を制御することによって、各メモリセルへの情報の書き込みが行われるため、半導体装置の高速動作も容易に実現することができる。更に、酸化物半導体以外の材料を用いたトランジスタ、例えばシリコン基板またはシリコン層にチャネルが形成されるトランジスタは、酸化物半導体材料を用いたトランジスタ酸化物半導体層にチャネルが形成されるトランジスタよりも、高速動作が可能である。そのため、酸化物半導体以外の材料を用いたトランジスタと酸化物半導体材料を用いたトランジスタとを組み合わせて用いることにより、半導体装置の動作例えば、情報の読み出し動作の高速性を確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、半導体装置中の高速動作が要求される各種回路論理回路、駆動回路などを好適に実現することが可能である。このように、酸化物半導体以外の材料を用いたトランジスタより広義には、十分な高速動作が可能なトランジスタと、酸化物半導体材料を用いたトランジスタより広義には、十分にオフ電流が小さいトランジスタとを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、本実施の形態に示す半導体装置では、半導体装置の各メモリセルを構成する、酸化物半導体材料を用いたトランジスタを直列に電気的に接続することにより、隣り合うメモリセルにおいて、酸化物半導体材料を用いたトランジスタのソース電極またはドレイン電極を互いに接するように、または共有することができる。ここで、各メモリセルの酸化物半導体材料を用いたトランジスタを直列に電気的に接続しない場合、例えば、当該トランジスタのソース電極またはドレイン電極の一方を当該ソース電極またはドレイン電極の一方が設けられた層とは別の層に設けられた配線と接続するために、層間絶縁膜等に開口部を設ける必要がある。そのため、各メモリセルにおいて配線接続のために必要な面積が大きくなる。これに対して、開示する発明に係る半導体装置のように、隣り合う複数のメモリセル間で酸化物半導体材料を用いたトランジスタを直列に電気的に接続する構成とすることにより、隣り合うメモリセルにおいて酸化物半導体材料を用いたトランジスタのソース電極またはドレイン電極を互いに接するように、または共有することができるため、1つのメモリセルあたりの占有面積を低減することができる。これにより、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。また、本実施の形態に示す半導体装置では、メモリセルのトランジスタ162のゲート電極にAND回路やOR回路等の駆動回路を接続することで、情報を書き込むメモリセルのトランジスタ162をオン状態にすると共に、書き込みを行うメモリセルからビット線に接続された全てのトランジスタ162をオン状態にすることができる。つまり、ビット線BLから最も遠く接続されたメモリセルからビット線BLから最も近く接続されたメモリセルへ順次書き込みを行うことが可能である。ここで、第1行目のメモリセル190乃至m行目のメモリセル190のトランジスタ162には、例えば酸化物半導体材料を用いたトランジスタ酸化物半導体層にチャネルが形成されるトランジスタが適用される。酸化物半導体材料を用いたトランジスタ162はオフ電流が極めて小さいという特徴を有している。このため、第1行目のメモリセル190乃至m行目のメモリセル190のトランジスタ162をオフ状態とすることで、第1行目のメモリセル190乃至m行目のメモリセル190のトランジスタ160のゲート電極の電位を極めて長時間にわたって保持することが可能である。なお、第1行目のメモリセル190乃至m行目のメモリセル190のトランジスタ160についてはどのような材料を用いたトランジスタであってもよく、特に限定されない。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタ単結晶シリコン基板や単結晶シリコン層にチャネルが形成されるトランジスタなど、スイッチング速度の高いトランジスタをトランジスタ160として適用するのが好適である。信号線に信号を出力する駆動回路を本実施の形態のような構成とする。つまり、駆動回路は、第jの信号線に出力される信号を用いて第j-1の信号線に出力される信号を生成する構成とする。こうして、ビット線BLから遠くに接続されたメモリセル190第j行目のメモリセル190のトランジスタ162がオン状態となったときに、第j行目のメモリセル190とビット線BLとの間に接続されたトランジスタ162第1乃至j-1行目のメモリセルのトランジスタ162が全てオン状態となるような信号を簡単な構成の駆動回路で生成することができる。こうして、駆動回路の素子数を低減し、半導体装置の電力を削減することができる。また、本実施の形態に示す半導体装置では、遅延回路710を第mのAND回路610と第mの信号線S_mとの間、または、第j-1のOR回路620と第j-1の信号線S_j-1との間に挟むことで、第1行目乃至m行目のメモリセル190のトランジスタ162のオン状態となるタイミングの差を無くすことができる。そのため、第1行目のメモリセル190乃至m行目のメモリセル190のトランジスタ162を同時にオン状態とすることができる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態3本実施の形態では、開示する発明の一態様に係る半導体装置の他の回路構成及び動作について、図10乃至図12を参照して説明する。なお、回路図においては酸化物半導体材料を用いたトランジスタであることを示すためにOSの符号を付す場合がある。<メモリ2bit駆動回路遅延回路レベルシフタ>酸化物半導体材料を用いたトランジスタ162を列方向に2つ直列に電気的に接続し、信号線Sに回路を接続した、図8とは異なる構成について、図10を参照して説明する。図10に示す回路図において、図8と同じ部分は説明を省略する。第2のレベルシフタ900には第2の遅延回路710の出力が入力され、第2のレベルシフタ900の出力は信号線S_2に入力される。また、第1のレベルシフタ900には第1の遅延回路の出力が入力され、第1のレベルシフタ900の出力は信号線S_1に入力される。図10に示すレベルシフタ900の構成の一例を図11に示す。図11に示すレベルシフタ900の構成は以下の通りである。第1のp型トランジスタ1200のソース端子と第3のp型トランジスタ1230のソース端子は、共に電位V4を供給する電源に電気的に接続している。第1のp型トランジスタ1200のドレイン端子は、第2のp型トランジスタ1210のソース端子と電気的に接続され、第3のp型トランジスタ1230のドレイン端子は、第4のp型トランジスタ1240のソース端子と電気的に接続されている。第2のp型トランジスタ1210のドレイン端子は、第1のn型トランジスタ1220のドレイン端子及び第3のp型トランジスタ1230のゲート端子に電気的に接続され、第4のp型トランジスタ1240のドレイン端子は、第2のn型トランジスタ1250のドレイン端子及び第1のp型トランジスタ1200のゲート端子と電気的に接続されている。また、第1のn型トランジスタ1220のソース端子と第2のn型トランジスタ1250のソース端子には、共にGND=0[V]が与えられている。図11において、入力信号Iは、第2のp型トランジスタ1210のゲート端子と、第1のn型トランジスタ1220のゲート端子とに入力され、入力信号の反転信号IBは、第4のp型トランジスタ1240のゲート端子と、第2のn型トランジスタ1250のゲート端子とに入力される。出力信号Oは、第4のp型トランジスタ1240のドレイン端子から取り出される。また、第2のp型トランジスタ1210のドレイン端子から出力信号の反転信号OBを取り出すこともできる。図11に示すレベルシフタの基本的な動作を説明する。入力信号IにHighが入力されると、第1のn型トランジスタ1220が導通状態となるため、第3のp型トランジスタ1230のゲート端子に電位GNDが入力され、第3のp型トランジスタ1230が導通状態となるとともに、出力信号の反転信号OBにはLowが出力される。なお、このときのLowはGNDと等しい電位である。一方、反転入力信号IBは、このときLowであるから、第4のp型トランジスタ1240は導通状態となり、第2のn型トランジスタ1250は非導通状態となる。ここで、第3のp型トランジスタ1230と第4のp型トランジスタ1240が共に導通状態となるため、出力信号OにはHighV4が出力される。入力信号Iの電位がLowのときは、図11に示すレベルシフタが対称構造をとることから、上記と同様に理解でき、出力信号OからはLowが出力され、このときの電位は、GNDとなる。このようにして、入力した信号に対して振幅を変換した出力信号Oを得ることができる。以上のように、レベルシフタ900を遅延回路710と信号線Sとの間に挟むことで、レベルシフタを境にメモリセル190側信号線Sやビット線の電圧等の電圧と駆動回路側AND回路610、OR回路620等の電圧とを変換することができる。<複数のメモリ駆動回路遅延回路レベルシフタ>次に、図10に示す回路を応用した回路構成及び動作について、図12を参照して説明する。図12に示す回路は、図8に示す回路構成にレベルシフタ900を追加したものである。図8の回路構成では、メモリセル190に書き込むための電圧と、駆動回路を駆動させるための電圧と、が同電圧になってしまう。そこで、遅延回路710と信号線Sとの間にレベルシフタを挟むことで、駆動回路を駆動させるために必要な電圧と、メモリセル190に書き込むために必要な電圧と、を変換することができる。図12は、メモリセル190を縦mmは3以上の自然数個行×横nnは自然数個列分有するNAND型の半導体装置の回路図の一例である。なお実際には縦m個行×横n個列のセルを複数有する構成とできる。図12において、同様の機能を有する配線が複数ある場合には、配線の名称の末尾に_1、_2等を付すことで区別している。なお、図12に示す回路図において、図12中のメモリセル190の構成は図2を参照すればよく、図12中の図9と同じ回路構成の部分は図9を参照すればよいため、詳細な説明は省略する。第mのレベルシフタ900には第mの遅延回路710の出力が入力され、第mのレベルシフタ900の出力は第mの信号線S_mに入力されている。図12に示すように、メモリセル190のトランジスタ162を直列に電気的に接続することによって、メモリセル190の占有面積を低減することができる。例えば、最小加工寸法をFとして、メモリセル190の占有面積を6F2~12F2とすることが可能である。以上より、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。なお、選択線G_1、選択線G_2、選択トランジスタ180、及び選択トランジスタ182は必ずしも設けなくとも良く、選択線G_1及び選択トランジスタ180、または、選択線G_2及び選択トランジスタ182の一組を省略することが可能である。図12に示す構成において、情報の書き込み、及び読み出しは、基本的に図2を参照すればよいため、詳細な説明は省略する。また、図12に示す構成において、情報の書き込み時のAND回路610、及びOR回路620の動作は図6を参照すればよいため、詳細な説明は省略する。また、図12に示す構成において、遅延回路710の動作は図9を参照すればよいため、説明は省略する。また、図12に示す構成において、レベルシフタ900の動作は図10及び図11を参照すればよいため、詳細な説明は省略する。以上のように、レベルシフタ900を用いることで、レベルシフタを境にメモリセル190側信号線Sやビット線の電圧等の電圧と駆動回路側AND回路610、OR回路620等の電圧とを変換することができる。本実施の形態に示す半導体装置では、酸化物半導体層にチャネルが形成されるトランジスタを各メモリセルに用いることにより、当該トランジスタはオフ電流が非常に小さいため、当該トランジスタが選択されていないときの容量素子からの電荷の流出または容量素子への電荷の流入を低減することができる。その結果、半導体装置は極めて長期にわたり記憶内容を保持することが可能である。つまり、半導体装置のリフレッシュ動作が不要となるか、またはリフレッシュ動作の頻度を極めて低くすることが可能となる。それ故、半導体装置の消費電力を十分に低減することができる。また、半導体装置に電力の供給がない場合ただし、電力の供給がない場合とある場合とで半導体装置に与えられる電位は変化しないことが望ましいであっても、半導体装置は長期にわたって記憶内容を保持することが可能である。また、本実施の形態に示す半導体装置では、各メモリセルへの情報の書き込みに高い電圧を必要としないため、半導体装置を構成する素子の劣化の問題も少ない。例えば、従来のフラッシュメモリでは、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行うため、半導体装置を構成するフローティングゲート型トランジスタ等の素子に高い電圧を印加する必要があり、トランジスタのゲート絶縁層の劣化が問題となった。しかしながら、開示する発明に係る半導体装置では、従来のフラッシュメモリとは異なり、半導体装置を構成するトランジスタ等の素子に高い電圧を印加する必要がないため、トランジスタのゲート絶縁層の劣化の問題が少ない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性記憶装置で問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。更に、半導体装置を構成するトランジスタのオン状態とオフ状態を制御することによって、各メモリセルへの情報の書き込みが行われるため、半導体装置の高速動作も容易に実現することができる。更に、酸化物半導体以外の材料を用いたトランジスタ、例えばシリコン基板またはシリコン層にチャネルが形成されるトランジスタは、酸化物半導体材料を用いたトランジスタ酸化物半導体層にチャネルが形成されるトランジスタよりも、高速動作が可能である。そのため、酸化物半導体以外の材料を用いたトランジスタと酸化物半導体材料を用いたトランジスタとを組み合わせて用いることにより、半導体装置の動作例えば、情報の読み出し動作の高速性を確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、半導体装置中の高速動作が要求される各種回路論理回路、駆動回路などを好適に実現することが可能である。このように、酸化物半導体以外の材料を用いたトランジスタより広義には、十分な高速動作が可能なトランジスタと、酸化物半導体材料を用いたトランジスタより広義には、十分にオフ電流が小さいトランジスタとを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、本実施の形態に示す半導体装置では、半導体装置の各メモリセルを構成する、酸化物半導体材料を用いたトランジスタを直列に電気的に接続することにより、隣り合うメモリセルにおいて、酸化物半導体材料を用いたトランジスタのソース電極またはドレイン電極を互いに接するように、または共有することができる。ここで、各メモリセルの酸化物半導体材料を用いたトランジスタを直列に電気的に接続しない場合、例えば、当該トランジスタのソース電極またはドレイン電極の一方を当該ソース電極またはドレイン電極の一方が設けられた層とは別の層に設けられた配線と接続するために、層間絶縁膜等に開口部を設ける必要がある。そのため、各メモリセルにおいて配線接続のために必要な面積が大きくなる。これに対して、開示する発明に係る半導体装置のように、隣り合う複数のメモリセル間で酸化物半導体材料を用いたトランジスタを直列に電気的に接続する構成とすることにより、隣り合うメモリセルにおいて酸化物半導体材料を用いたトランジスタのソース電極またはドレイン電極を互いに接するように、または共有することができるため、1つのメモリセルあたりの占有面積を低減することができる。これにより、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。また、本実施の形態に示す半導体装置では、メモリセルのトランジスタ162のゲート電極にAND回路やOR回路等の駆動回路を接続することで、情報を書き込むメモリセルのトランジスタ162をオン状態にすると共に、書き込みを行うメモリセルからビット線に接続された全てのトランジスタ162をオン状態にすることができる。つまり、ビット線BLから最も遠く接続されたメモリセルからビット線BLから最も近く接続されたメモリセルへ順次書き込みを行うことが可能である。ここで、第1行目のメモリセル190乃至m行目のメモリセル190のトランジスタ162には、例えば酸化物半導体材料を用いたトランジスタ酸化物半導体層にチャネルが形成されるトランジスタが適用される。酸化物半導体材料を用いたトランジスタ162はオフ電流が極めて小さいという特徴を有している。このため、第1行目のメモリセル190乃至m行目のメモリセル190のトランジスタ162をオフ状態とすることで、第1行目のメモリセル190乃至m行目のメモリセル190のトランジスタ160のゲート電極の電位を極めて長時間にわたって保持することが可能である。なお、第1行目のメモリセル190乃至m行目のメモリセル190のトランジスタ160についてはどのような材料を用いたトランジスタであってもよく、特に限定されない。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタ単結晶シリコン基板や単結晶シリコン層にチャネルが形成されるトランジスタなど、スイッチング速度の高いトランジスタをトランジスタ160として適用するのが好適である。信号線に信号を出力する駆動回路を本実施の形態のような構成とする。つまり、駆動回路は、第jの信号線に出力される信号を用いて第j-1の信号線に出力される信号を生成する構成とする。こうして、ビット線BLから遠くに接続されたメモリセル190第j行目のメモリセル190のトランジスタ162がオン状態となったときに、第j行目のメモリセル190とビット線BLとの間に接続されたトランジスタ162第1乃至j-1行目のメモリセルのトランジスタ162が全てオン状態となるような信号を簡単な構成の駆動回路で生成することができる。こうして、駆動回路の素子数を低減し、半導体装置の電力を削減することができる。また、本実施の形態に示す半導体装置では、遅延回路710を第mのAND回路610と第mの信号線S_mとの間、または、第j-1のOR回路620と第j-1の信号線S_j-1との間に挟むことで、第1行目乃至m行目のメモリセル190のトランジスタ162のオン状態となるタイミングの差を無くすことができる。そのため、第1行目のメモリセル190乃至m行目のメモリセル190を同時にオン状態とすることができる。また、本実施の形態に示す半導体装置では、レベルシフタ900を遅延回路710と信号線Sとの間に挟むことで、駆動回路を駆動させるために必要な電圧と、メモリセル190に書き込むために必要な電圧と、を変換することができる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態4本実施の形態では、開示する発明の一態様に係る半導体装置の他の回路構成及び動作について、図13及び図14を参照して説明する。なお、回路図においては酸化物半導体材料を用いたトランジスタであることを示すためにOSの符号を付す場合がある。<メモリ2bit駆動回路SYNC>酸化物半導体材料を用いたトランジスタ162を列方向に2つ直列に電気的に接続し、信号線Sに回路を接続した、実施の形態1乃至3とは異なる構成について、図13を参照して説明する。図13に示す回路図は、図8中の遅延回路710の代わりにAND回路610を設け、信号線SYNCを追加したことで、遅延回路710と同じ効果を発揮するものである。図13に示す回路図において、図8と同じ部分は説明を省略する。信号線SYNCの信号が入力される第2のAND回路610第2の第2のAND回路は、書き込み制御信号WRITEが入力される第2のAND回路610第2の第1のAND回路の出力と、信号線SYNCの信号が入力され、第2の第2のAND回路の出力は、信号線S_2に入力される。また、信号線SYNCの信号が入力される第1のAND回路610第1の第2のAND回路は、第1のOR回路620の出力と信号線SYNCの信号とが入力される。図8中の遅延回路710の代わりにAND回路を設け、そのAND回路に信号線SYNCの信号を入力することで、信号線SYNCからの信号を信号線S_1及び信号線S_2へ同時に出力することができる。そのため、第1行目及び第2行目のメモリセル190のトランジスタ162のオン状態となるタイミングの差を無くすことができる。<複数のメモリ駆動回路SYNC>次に、図13に示す回路を応用した回路構成及び動作について、図14を参照して説明する。図14に示す回路構成は、図9に示す回路構成の遅延回路710の代わりにAND回路を設け、信号線SYNCを追加したものである。図9では遅延回路710を用いることで、第1行目乃至m行目のメモリセル190のトランジスタ162のオン状態となるタイミングの差を無くしているが、図14では、信号線SYNCからの信号を同時に信号線Sへ出力することで、第1行目乃至m行目のメモリセル190のトランジスタ162のオン状態となるタイミングの差を無くしている。図14は、メモリセル190を縦mmは3以上の自然数個行×横nnは自然数個列分有するNAND型の半導体装置の回路図の一例である。なお実際には縦m個行×横n個列のセルを複数有する構成とできる。図14において、同様の機能を有する配線が複数ある場合には、配線の名称の末尾に_1、_2等を付すことで区別している。なお、図14に示す回路図において、図14中のメモリセル190の構成は図2を参照すればよく、図14中の図6と同じ回路構成の部分は図6を参照すればよいため、詳細な説明は省略する。信号線SYNCの信号が入力される第mのAND回路610第mの第2のAND回路には、書き込み制御信号WRITEが入力される第mのAND回路第mの第1のAND回路の出力と、信号線SYNCの信号が入力される。また、第j-1の第2のAND回路610には、第j-1のOR回路の出力と、信号線SYNCの信号と、が入力される。図14に示すように、メモリセル190のトランジスタ162を直列に電気的に接続することによって、メモリセル190の占有面積を低減することができる。例えば、最小加工寸法をFとして、メモリセル190の占有面積を6F2~12F2とすることが可能である。以上より、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。なお、選択線G_1、選択線G_2、選択トランジスタ180、及び選択トランジスタ182は必ずしも設けなくとも良く、選択線G_1及び選択トランジスタ180、または、選択線G_2及び選択トランジスタ182の一組を省略することが可能である。図14に示す構成において、情報の書き込み、及び読み出しは、基本的に図2を参照すればよいため、詳細な説明は省略する。また、図14に示す構成において、情報の書き込み時のAND回路610、及びOR回路620の動作は図6を参照すればよいため、詳細な説明は省略する。以上のように、図9に示す遅延回路710の代わりにAND回路を設け、そのAND回路に信号線SYNCの信号を入力することで、信号線SYNCからの信号を信号線S_1乃至信号線S_mへ同時に出力することができる。そのため、第1行目乃至m行目のメモリセル190のトランジスタ162のオン状態となるタイミングの差を無くすことができる。本実施の形態に示す半導体装置では、酸化物半導体層にチャネルが形成されるトランジスタを各メモリセルに用いることにより、当該トランジスタはオフ電流が非常に小さいため、当該トランジスタが選択されていないときの容量素子からの電荷の流出または容量素子への電荷の流入を低減することができる。その結果、半導体装置は極めて長期にわたり記憶内容を保持することが可能である。つまり、半導体装置のリフレッシュ動作が不要となるか、またはリフレッシュ動作の頻度を極めて低くすることが可能となる。それ故、半導体装置の消費電力を十分に低減することができる。また、半導体装置に電力の供給がない場合ただし、電力の供給がない場合とある場合とで半導体装置に与えられる電位は変化しないことが望ましいであっても、半導体装置は長期にわたって記憶内容を保持することが可能である。また、本実施の形態に示す半導体装置では、各メモリセルへの情報の書き込みに高い電圧を必要としないため、半導体装置を構成する素子の劣化の問題も少ない。例えば、従来のフラッシュメモリでは、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行うため、半導体装置を構成するフローティングゲート型トランジスタ等の素子に高い電圧を印加する必要があり、トランジスタのゲート絶縁層の劣化が問題となった。しかしながら、開示する発明に係る半導体装置では、従来のフラッシュメモリとは異なり、半導体装置を構成するトランジスタ等の素子に高い電圧を印加する必要がないため、トランジスタのゲート絶縁層の劣化の問題が少ない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性記憶装置で問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。更に、半導体装置を構成するトランジスタのオン状態とオフ状態を制御することによって、各メモリセルへの情報の書き込みが行われるため、半導体装置の高速動作も容易に実現することができる。更に、酸化物半導体以外の材料を用いたトランジスタ、例えばシリコン基板またはシリコン層にチャネルが形成されるトランジスタは、酸化物半導体材料を用いたトランジスタ酸化物半導体層にチャネルが形成されるトランジスタよりも、高速動作が可能である。そのため、酸化物半導体以外の材料を用いたトランジスタと酸化物半導体材料を用いたトランジスタとを組み合わせて用いることにより、半導体装置の動作例えば、情報の読み出し動作の高速性を確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、半導体装置中の高速動作が要求される各種回路論理回路、駆動回路などを好適に実現することが可能である。このように、酸化物半導体以外の材料を用いたトランジスタより広義には、十分な高速動作が可能なトランジスタと、酸化物半導体材料を用いたトランジスタより広義には、十分にオフ電流が小さいトランジスタとを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、本実施の形態に示す半導体装置では、半導体装置の各メモリセルを構成する、酸化物半導体材料を用いたトランジスタを直列に電気的に接続することにより、隣り合うメモリセルにおいて、酸化物半導体材料を用いたトランジスタのソース電極またはドレイン電極を互いに接するように、または共有することができる。ここで、各メモリセルの酸化物半導体材料を用いたトランジスタを直列に電気的に接続しない場合、例えば、当該トランジスタのソース電極またはドレイン電極の一方を当該ソース電極またはドレイン電極の一方が設けられた層とは別の層に設けられた配線と接続するために、層間絶縁膜等に開口部を設ける必要がある。そのため、各メモリセルにおいて配線接続のために必要な面積が大きくなる。これに対して、開示する発明に係る半導体装置のように、隣り合う複数のメモリセル間で酸化物半導体材料を用いたトランジスタを直列に電気的に接続する構成とすることにより、隣り合うメモリセルにおいて酸化物半導体材料を用いたトランジスタのソース電極またはドレイン電極を互いに接するように、または共有することができるため、1つのメモリセルあたりの占有面積を低減することができる。これにより、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。また、本実施の形態に示す半導体装置では、メモリセルのトランジスタ162のゲート電極にAND回路やOR回路等の駆動回路を接続することで、情報を書き込むメモリセルのトランジスタ162をオン状態にすると共に、書き込みを行うメモリセルからビット線に接続された全てのトランジスタ162をオン状態にすることができる。つまり、ビット線BLから最も遠く接続されたメモリセルからビット線BLから最も近く接続されたメモリセルへ順次書き込みを行うことが可能である。ここで、第1行目のメモリセル190乃至m行目のメモリセル190のトランジスタ162には、例えば酸化物半導体材料を用いたトランジスタ酸化物半導体層にチャネルが形成されるトランジスタが適用される。酸化物半導体材料を用いたトランジスタ162はオフ電流が極めて小さいという特徴を有している。このため、第1行目のメモリセル190乃至m行目のメモリセル190のトランジスタ162をオフ状態とすることで、第1行目のメモリセル190乃至m行目のメモリセル190のトランジスタ160のゲート電極の電位を極めて長時間にわたって保持することが可能である。なお、第1行目のメモリセル190乃至m行目のメモリセル190のトランジスタ160についてはどのような材料を用いたトランジスタであってもよく、特に限定されない。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタ単結晶シリコン基板や単結晶シリコン層にチャネルが形成されるトランジスタなど、スイッチング速度の高いトランジスタをトランジスタ160として適用するのが好適である。信号線に信号を出力する駆動回路を本実施の形態のような構成とする。つまり、駆動回路は、第jの信号線に出力される信号を用いて第j-1の信号線に出力される信号を生成する構成とする。こうして、ビット線BLから遠くに接続されたメモリセル190第j行目のメモリセル190のトランジスタ162がオン状態となったときに、第j行目のメモリセル190とビット線BLとの間に接続されたトランジスタ162第1乃至j-1行目のメモリセルのトランジスタ162が全てオン状態となるような信号を簡単な構成の駆動回路で生成することができる。こうして、駆動回路の素子数を低減し、半導体装置の電力を削減することができる。また、本実施の形態に示す半導体装置では、図9中の遅延回路710の代わりにAND回路を設け、そのAND回路に信号線SYNCの信号を入力させることで、第1行目乃至m行目のメモリセル190のトランジスタ162のオン状態となるタイミングの差を無くすことができる。そのため、第1行目のメモリセル190乃至m行目のメモリセル190のトランジスタ162を同時にオン状態とすることができる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態5本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法について図15乃至図20を参照して説明する。<半導体装置の断面構成および平面構成>図15は、半導体装置の構成の一例である。図15Aには、半導体装置の断面を、図15Bには、半導体装置の平面を、それぞれ示す。ここで、図15Aは、図15BのA1-A2およびB1-B2における断面に相当する。図15Aおよび図15Bに示す半導体装置は、下部に第1の半導体材料を用いたトランジスタ160を有し、上部に第2の半導体材料を用いたトランジスタ162を有する。ここで、第1の半導体材料と第2の半導体材料とは異なる材料とすることが望ましい。例えば、第1の半導体材料を酸化物半導体以外の半導体材料とし、第2の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。図15に示す半導体装置は、メモリセルとして用いることができる。なお、トランジスタ160及びトランジスタ162は、nチャネル型トランジスタ、pチャネル型トランジスタのいずれも用いることができる。ここでは、トランジスタ160をpチャネル型トランジスタ、トランジスタ162をnチャネル型トランジスタとして説明する。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分に低減することが可能な半導体材料をトランジスタ162に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。図15におけるトランジスタ160は、半導体基板500上の半導体層中に設けられたチャネル形成領域134と、チャネル形成領域134を挟むように設けられた不純物領域132ソース領域およびドレイン領域とも記すと、チャネル形成領域134上に設けられたゲート絶縁層122aと、ゲート絶縁層122a上にチャネル形成領域134と重畳するように設けられたゲート電極128aと、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。また、ドレイン電極との記載には、ドレイン領域が含まれうる。また、半導体基板500上の半導体層中に設けられた不純物領域126には、導電層128bが接続されている。ここで、導電層128bは、トランジスタ160のソース電極やドレイン電極としても機能する。また、不純物領域132と不純物領域126との間には、不純物領域130が設けられている。また、トランジスタ160を覆うように絶縁層136、絶縁層138、および絶縁層140が設けられている。なお、高集積化を実現するためには、図15に示すようにトランジスタ160がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ160の特性を重視する場合には、ゲート電極128aの側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域132を設けても良い。図15におけるトランジスタ162は、絶縁層140などの上に設けられた酸化物半導体層144と、酸化物半導体層144と電気的に接続されているソース電極またはドレイン電極142a、およびドレイン電極またはソース電極142bと、酸化物半導体層144、ソース電極142aおよびドレイン電極142bを覆うゲート絶縁層146と、ゲート絶縁層146上に酸化物半導体層144と重畳するように設けられたゲート電極148aと、を有する。ここで、酸化物半導体層144は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層144の水素濃度は5×1019atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下とする。なお、上述の酸化物半導体層144中の水素濃度は、二次イオン質量分析法SIMS:SecondaryIonMassSpectroscopyで測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層144では、キャリア濃度が1×1012/cm3未満、望ましくは、1×1011/cm3未満、より望ましくは1.45×1010/cm3未満となる。例えば、室温25°Cでのオフ電流ここでは、単位チャネル幅1μmあたりの値は100zA1zAゼプトアンペアは1×10-21A以下、望ましくは10zA以下となる。このように、i型化真性化または実質的にi型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ162を得ることができる。なお、図15のトランジスタ162では、微細化に起因して素子間に生じるリークを抑制するために、島状に加工された酸化物半導体層144を用いているが、島状に加工されていない構成を採用しても良い。酸化物半導体層144を島状に加工しない場合には、加工の際のエッチングによる酸化物半導体層144の汚染を防止できる。図15における容量素子164は、ドレイン電極142b、ゲート絶縁層146、および導電層148b、とで構成される。すなわち、ドレイン電極142bは、容量素子164の電極の一方として機能し、導電層148bは、容量素子164の電極の他方として機能することになる。このような構成とすることにより、十分な容量を確保することができる。また、酸化物半導体層144とゲート絶縁層146とを積層させる場合には、ドレイン電極142bと、導電層148bとの絶縁性を十分に確保することができる。さらに、容量が不要の場合は、容量素子164を設けない構成とすることもできる。本実施の形態では、トランジスタ162および容量素子164が、トランジスタ160と少なくとも一部が重畳するように設けられている。このような平面レイアウトを採用することにより、高集積化を図ることができる。例えば、最小加工寸法をFとして、メモリセルの占める面積を15F2~25F2とすることが可能である。トランジスタ162および容量素子164の上には、絶縁層150が設けられている。そして、ゲート絶縁層146および絶縁層150に形成された開口には、配線154が設けられている。配線154は、メモリセルの一と他のメモリセルとを接続する配線であり、図2の回路図におけるビット線BLに相当する。配線154は、ソース電極142aと、導電層128bとを介して、不純物領域126に接続されている。これにより、トランジスタ160におけるソース領域またはドレイン領域と、トランジスタ162におけるソース電極142aと、をそれぞれ異なる配線に接続する場合と比較して、配線の数を削減することができるため、半導体装置の集積度を向上させることができる。また、導電層128bを設けることにより、不純物領域126とソース電極142aの接続する位置と、ソース電極142aと配線154との接続する位置を、重畳して設けることができる。このような平面レイアウトを採用することにより、コンタクト領域に起因する素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることができる。<SOI基板の作製方法>次に、上記半導体装置の作製に用いられるSOI基板の作製方法の一例について、図16を参照して説明する。まず、ベース基板として半導体基板500を準備する図16A参照。半導体基板500としては、単結晶シリコン基板、単結晶ゲルマニウム基板などの半導体基板を用いることができる。また、半導体基板として、太陽電池級シリコンSOG-Si:SolarGradeSilicon基板などを用いても良い。また、多結晶半導体基板を用いても良い。太陽電池級シリコン基板や、多結晶半導体基板などを用いる場合には、単結晶シリコン基板などを用いる場合と比較して、製造コストを抑制することができる。なお、半導体基板500に代えて、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイア基板が挙げられる。また、窒化シリコンと酸化アルミニウムを主成分とした熱膨張係数がシリコンに近いセラミック基板を用いてもよい。半導体基板500は、その表面をあらかじめ洗浄しておくことが好ましい。具体的には、半導体基板500に対して、塩酸過酸化水素水混合溶液HPM、硫酸過酸化水素水混合溶液SPM、アンモニア過酸化水素水混合溶液APM、希フッ酸DHF等を用いて洗浄を行うのが好ましい。次に、ボンド基板を準備する。ここでは、ボンド基板として単結晶半導体基板510を用いる図16B参照。なお、ここでは、ボンド基板として単結晶のものを用いるが、ボンド基板の結晶性を単結晶に限る必要はない。単結晶半導体基板510としては、例えば、単結晶シリコン基板、単結晶ゲルマニウム基板、単結晶シリコンゲルマニウム基板など、第14族元素でなる単結晶半導体基板を用いることができる。また、ガリウムヒ素やインジウムリン等の化合物半導体基板を用いることもできる。市販のシリコン基板としては、直径5インチ125mm、直径6インチ150mm、直径8インチ200mm、直径12インチ300mm、直径16インチ400mmサイズの円形のものが代表的である。なお、単結晶半導体基板510の形状は円形に限らず、例えば、矩形等に加工したものであっても良い。また、単結晶半導体基板510は、CZチョクラルスキー法やFZフローティングゾーン法を用いて作製することができる。単結晶半導体基板510の表面には酸化膜512を形成する図16C参照。なお、汚染物除去の観点から、酸化膜512の形成前に、塩酸過酸化水素水混合溶液HPM、硫酸過酸化水素水混合溶液SPM、アンモニア過酸化水素水混合溶液APM、希フッ酸DHF、FPMフッ酸、過酸化水素水、純水の混合液等を用いて単結晶半導体基板510の表面を洗浄しておくことが好ましい。希フッ酸とオゾン水を交互に吐出して洗浄してもよい。酸化膜512は、例えば、酸化シリコン膜、酸化窒化シリコン膜等を単層で、または積層させて形成することができる。上記酸化膜512の作製方法としては、熱酸化法、CVD法、スパッタリング法などがある。また、CVD法を用いて酸化膜512を形成する場合、良好な貼り合わせを実現するためには、テトラエトキシシラン略称;TEOS:化学式SiOC2H54等の有機シランを用いて酸化シリコン膜を形成することが好ましい。本実施の形態では、単結晶半導体基板510に熱酸化処理を行うことにより酸化膜512ここでは、SiOx膜を形成する。熱酸化処理は、酸化性雰囲気中にハロゲンを添加して行うことが好ましい。例えば、塩素Clが添加された酸化性雰囲気中で単結晶半導体基板510に熱酸化処理を行うことにより、塩素酸化された酸化膜512を形成することができる。この場合、酸化膜512は、塩素原子を含有する膜となる。このような塩素酸化により、外因性の不純物である重金属例えば、Fe、Cr、Ni、Mo等を捕集して金属の塩化物を形成し、これを外方に除去して単結晶半導体基板510の汚染を低減させることができる。なお、酸化膜512に含有させるハロゲン原子は塩素原子に限られない。酸化膜512にはフッ素原子を含有させてもよい。単結晶半導体基板510表面をフッ素酸化する方法としては、HF溶液に浸漬させた後に酸化性雰囲気中で熱酸化処理を行う方法や、NF3を酸化性雰囲気に添加して熱酸化処理を行う方法などがある。次に、イオンを電界で加速して単結晶半導体基板510に照射し、添加することで、単結晶半導体基板510の所定の深さに結晶構造が損傷した脆化領域514を形成する図16D参照。脆化領域514が形成される領域の深さは、イオンの運動エネルギー、イオンの質量と電荷、イオンの入射角などによって調節することができる。また、脆化領域514は、イオンの平均侵入深さとほぼ同じ深さの領域に形成される。このため、イオンを添加する深さで、単結晶半導体基板510から分離される単結晶半導体層の厚さを調節することができる。例えば、単結晶半導体層の厚さが、10nm以上500nm以下、好ましくは50nm以上200nm以下程度となるように平均侵入深さを調節すれば良い。当該イオンの照射処理は、イオンドーピング装置やイオン注入装置を用いて行うことができる。イオンドーピング装置の代表例としては、プロセスガスをプラズマ励起して生成された全てのイオン種を被処理体に照射する非質量分離型の装置がある。当該装置では、プラズマ中のイオン種を質量分離しないで被処理体に照射することになる。これに対して、イオン注入装置は質量分離型の装置である。イオン注入装置では、プラズマ中のイオン種を質量分離し、ある特定の質量のイオン種を被処理体に照射する。本実施の形態では、イオンドーピング装置を用いて、水素を単結晶半導体基板510に添加する例について説明する。ソースガスとしては水素を含むガスを用いる。照射するイオンについては、H3の比率を高くすると良い。具体的には、H、H2、H3の総量に対してH3の割合が50以上より好ましくは80以上となるようにする。H3の割合を高めることで、イオン照射の効率を向上させることができる。なお、添加するイオンは水素に限定されない。ヘリウムなどのイオンを添加しても良い。また、添加するイオンは一種類に限定されず、複数種類のイオンを添加しても良い。例えば、イオンドーピング装置を用いて水素とヘリウムとを同時に照射する場合には、異なる工程で照射する場合と比較して工程数を低減することができると共に、後の単結晶半導体層の表面荒れを抑えることが可能である。なお、イオンドーピング装置を用いて脆化領域514を形成する場合には、重金属も同時に添加されるおそれがあるが、ハロゲン原子を含有する酸化膜512を介してイオンの照射を行うことによって、これら重金属による単結晶半導体基板510の汚染を防ぐことができる。次に、半導体基板500と、単結晶半導体基板510とを対向させ、酸化膜512を介して密着させる。これにより、半導体基板500と、単結晶半導体基板510とが貼り合わされる図16E参照。なお、単結晶半導体基板510と貼り合わせる半導体基板500の表面に酸化膜または窒化膜を成膜してもよい。貼り合わせの際には、半導体基板500または単結晶半導体基板510の一箇所に、0.001N/cm2以上100N/cm2以下、例えば、1N/cm2以上20N/cm2以下の圧力を加えることが望ましい。圧力を加えて、貼り合わせ面を接近、密着させると、密着させた部分において半導体基板500と酸化膜512の接合が生じ、当該部分を始点として自発的な接合がほぼ全面におよぶ。この接合には、ファンデルワールス力や水素結合が作用しており、常温で行うことができる。なお、単結晶半導体基板510と半導体基板500とを貼り合わせる前には、貼り合わせに係る表面につき、表面処理を行うことが好ましい。表面処理を行うことで、単結晶半導体基板510と半導体基板500との界面での接合強度を向上させることができる。表面処理としては、ウェット処理、ドライ処理、またはウェット処理とドライ処理の組み合わせ、を用いることができる。また、異なるウェット処理どうしを組み合わせて用いても良いし、異なるドライ処理どうしを組み合わせて用いても良い。なお、貼り合わせの後には、接合強度を増加させるための熱処理を行ってもよい。この熱処理の温度は、脆化領域514における分離が生じない温度例えば、室温以上400°C未満とする。また、この温度範囲で加熱しながら、半導体基板500と酸化膜512とを接合させてもよい。上記熱処理には、拡散炉、抵抗加熱炉などの加熱炉、RTA瞬間熱アニール、RapidThermalAnnealing装置、マイクロ波加熱装置などを用いることができる。なお、上記温度条件はあくまで一例に過ぎず、開示する発明の一態様がこれに限定して解釈されるものではない。次に、熱処理を行うことにより、単結晶半導体基板510を脆化領域において分離して、半導体基板500上に、酸化膜512を介して単結晶半導体層516を形成する図16F参照。なお、上記分離の際の熱処理温度は、できる限り低いものであることが望ましい。分離の際の温度が低いほど、単結晶半導体層516の表面荒れを抑制できるためである。具体的には、例えば、上記分離の際の熱処理温度は、300°C以上600°C以下とすればよく、500°C以下400°C以上とすると、より効果的である。なお、単結晶半導体基板510を分離した後には、単結晶半導体層516に対して、500°C以上の温度で熱処理を行い、単結晶半導体層516中に残存する水素の濃度を低減させてもよい。次に、単結晶半導体層516の表面にレーザー光を照射することによって、表面の平坦性を向上させ、かつ欠陥を低減させた単結晶半導体層518を形成する図16G参照。なお、レーザー光の照射処理に代えて、熱処理を行っても良い。なお、本実施の形態においては、単結晶半導体層516の分離に係る熱処理の直後に、レーザー光の照射処理を行っているが、本発明の一態様はこれに限定して解釈されない。単結晶半導体層516の分離に係る熱処理の後にエッチング処理を施して、単結晶半導体層516表面の欠陥が多い領域を除去してから、レーザー光の照射処理を行っても良いし、単結晶半導体層516表面の平坦性を向上させてからレーザー光の照射処理を行ってもよい。なお、上記エッチング処理としては、ウェットエッチング、ドライエッチングのいずれを用いてもよい。また、本実施の形態においては、上述のようにレーザー光を照射した後、単結晶半導体層516の膜厚を小さくする薄膜化工程を行ってもよい。単結晶半導体層516の薄膜化には、ドライエッチングまたはウェットエッチングの一方、または双方を用いればよい。以上の工程により、良好な特性の単結晶半導体層518を有するSOI基板を得ることができる図16G参照。<半導体装置の作製方法>次に、上記のSOI基板を用いた半導体装置の作製方法について、図17乃至図20を参照して説明する。<下部のトランジスタの作製方法>はじめに下部のトランジスタ160の作製方法について、図17および図18を参照して説明する。なお、図17および図18は、図16に示す方法で作成したSOI基板の一部であって、図20Aに示す下部のトランジスタの作製方法を示す断面図である。まず、単結晶半導体層518を島状に加工して、半導体層120を形成する図17A参照。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、n型の導電性を付与する不純物元素や、p型の導電性を付与する不純物元素を半導体層に添加してもよい。半導体がシリコンの場合、n型の導電性を付与する不純物元素としては、例えば、リンや砒素などを用いることができる。また、p型の導電性を付与する不純物元素としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。次に、半導体層120を覆うように絶縁層122を形成する図17B参照。絶縁層122は、後にゲート絶縁層となるものである。絶縁層122は、例えば、半導体層120表面の熱処理熱酸化処理や熱窒化処理などによって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、He、Ar、Kr、Xeなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などのうちいずかの混合ガスを用いて行うことができる。もちろん、CVD法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層122は、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムアルミネートHfAlxOyx>0、y>0等を含む単層構造または積層構造とすることが望ましい。また、絶縁層122の厚さは、例えば、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。ここでは、プラズマCVD法を用いて、酸化シリコンを含む絶縁層を単層で形成することとする。次に、絶縁層122上にマスク124を形成し、一導電性を付与する不純物元素を半導体層120に添加して、不純物領域126を形成する図17C参照。なお、ここでは、不純物元素を添加した後、マスク124は除去する。次に、絶縁層122上にマスクを形成し、絶縁層122が不純物領域126と重畳する領域の一部を除去することにより、ゲート絶縁層122aを形成する図17D参照。絶縁層122の一部の除去方法として、ウェットエッチングまたはドライエッチングなどのエッチング処理を用いることができる。次に、ゲート絶縁層122a上にゲート電極これと同じ層で形成される配線を含むを形成するための導電層を形成し、当該導電層を加工して、ゲート電極128aおよび導電層128bを形成する図17E参照。ゲート電極128aおよび導電層128bに用いる導電層としては、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、CVD法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。また、導電層の加工は、レジストマスクを用いたエッチングによって行うことができる。次に、ゲート電極128aおよび導電層128bをマスクとして、一導電型を付与する不純物元素を半導体層に添加して、チャネル形成領域134、不純物領域132、および不純物領域130を形成する図18A参照。ここでは、n型トランジスタを形成するために、リンPやヒ素Asなどの不純物元素を添加するが、p型トランジスタを形成する場合には、ホウ素BやアルミニウムAlなどの不純物元素を添加すればよい。ここで、添加される不純物元素の濃度は適宜設定することができる。また、不純物元素を添加した後には、活性化のための熱処理を行う。ここで、不純物領域の濃度は、不純物領域126、不純物領域132、不純物領域130の順に高くなる。次に、ゲート絶縁層122a、ゲート電極128a、導電層128bを覆うように、絶縁層136、絶縁層138および絶縁層140を形成する図18B参照。絶縁層136、絶縁層138、絶縁層140は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層136、絶縁層138、絶縁層140に誘電率の低いlow-k材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層136、絶縁層138、絶縁層140には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層136や絶縁層138、絶縁層140は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。本実施の形態では、絶縁層136として酸化窒化シリコン、絶縁層138として窒化酸化シリコン、絶縁層140として酸化シリコンを用いる場合について説明する。なお、ここでは、絶縁層136、絶縁層138および絶縁層140の積層構造としているが、開示する発明の一態様はこれに限定されない。1層または2層としても良いし、4層以上の積層構造としても良い。次に、絶縁層138および絶縁層140にCMP化学的機械研磨処理やエッチング処理を行うことにより、絶縁層138および絶縁層140を平坦化する図18C参照。ここでは、絶縁層138が一部露出されるまで、CMP処理を行う。絶縁層138に窒化酸化シリコンを用い、絶縁層140に酸化シリコンを用いた場合、絶縁層138はエッチングストッパとして機能する。次に、絶縁層138および絶縁層140にCMP処理やエッチング処理を行うことにより、ゲート電極128aおよび導電層128bの上面を露出させる図18D参照。ここでは、ゲート電極128aおよび導電層128bが一部露出されるまで、エッチング処理を行う。当該エッチング処理は、ドライエッチングを用いることが好適であるが、ウェットエッチングを用いてもよい。ゲート電極128aおよび導電層128bの一部を露出させる工程において、後に形成されるトランジスタ162の特性を向上させるために、絶縁層136、絶縁層138、絶縁層140の表面は可能な限り平坦にしておくことが好ましい。以上の工程により、下部のトランジスタ160を形成することができる図18D参照。なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。<上部のトランジスタの作製方法>次に、上部のトランジスタ162の作製方法について、図19および図20を参照して説明する。まず、ゲート電極128a、導電層128b、絶縁層136、絶縁層138、絶縁層140などの上に酸化物半導体層を形成し、当該酸化物半導体層を加工して、酸化物半導体層144を形成する図19A参照。なお、酸化物半導体層を形成する前に、絶縁層136、絶縁層138、絶縁層140の上に、下地として機能する絶縁層を設けても良い。当該絶縁層は、スパッタリング法をはじめとするPVD法やプラズマCVD法などのCVD法などを用いて形成することができる。酸化物半導体層に用いる材料としては、四元系金属酸化物であるIn-Sn-Ga-Zn-O系の材料や、三元系金属酸化物であるIn-Ga-Zn-O系の材料、In-Sn-Zn-O系の材料、In-Al-Zn-O系の材料、Sn-Ga-Zn-O系の材料、Al-Ga-Zn-O系の材料、Sn-Al-Zn-O系の材料や、二元系金属酸化物であるIn-Zn-O系の材料、Sn-Zn-O系の材料、Al-Zn-O系の材料、Zn-Mg-O系の材料、Sn-Mg-O系の材料、In-Mg-O系の材料、In-Ga-O系の材料や、一元系金属酸化物であるIn-O系の材料、Sn-O系の材料、Zn-O系の材料などを用いることができる。また、上記の材料にSiO2を含ませてもよい。ここで、例えば、In-Ga-Zn-O系の材料とは、インジウムIn、ガリウムGa、亜鉛Znを有する酸化物膜、という意味であり、その化学量論比は特に問わない。また、InとGaとZn以外の元素を含んでいてもよい。また、酸化物半導体層は、化学式InMO3ZnOmm>0で表記される材料を用いた薄膜とすることができる。ここで、Mは、Ga、Al、MnおよびCoから選ばれた一または複数の金属元素を示す。例えば、Mとして、Ga、GaおよびAl、GaおよびMn、またはGaおよびCoなどを用いることができる。また、酸化物半導体層の厚さは、3nm以上30nm以下とするのが望ましい。酸化物半導体層を厚くしすぎると例えば、膜厚を50nm以上、トランジスタがノーマリーオンとなってしまう恐れがあるためである。酸化物半導体層は、水素、水、水酸基又は水素化物などの不純物が混入しにくい方法で作製するのが望ましい。例えば、スパッタリング法などを用いて作製することができる。また、酸化物半導体としてIn-Zn-O系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、In:Zn=50:1~1:2モル数比に換算するとIn2O3:ZnO=25:1~1:4、好ましくはIn:Zn=20:1~1:1モル数比に換算するとIn2O3:ZnO=10:1~1:2、さらに好ましくはIn:Zn=15:1~1.5:1モル数比に換算するとIn2O3:ZnO=15:2~3:4とする。例えば、In-Zn-O系酸化物半導体の形成に用いるターゲットは、原子数比がIn:Zn:O=X:Y:Zのとき、Z>1.5XYとする。本実施の形態では、酸化物半導体層を、In-Ga-Zn-O系の酸化物ターゲットを用いたスパッタリング法により形成する。In-Ga-Zn-O系の酸化物ターゲットとしては、例えば、組成比として、In2O3:Ga2O3:ZnO=1:1:1[mol数比]の酸化物ターゲットを用いることができる。なお、ターゲットの材料および組成を上述に限定する必要はない。例えば、In2O3:Ga2O3:ZnO=1:1:2[mol数比]の組成比の酸化物ターゲットを用いることもできる。酸化物ターゲットの充填率は、90以上100以下、好ましくは95以上99.9以下とする。充填率の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体層は緻密な膜とすることができるためである。成膜の雰囲気は、希ガス代表的にはアルゴン雰囲気下、酸素雰囲気下、または、希ガスと酸素の混合雰囲気下などとすればよい。また、酸化物半導体層への水素、水、水酸基、水素化物などの混入を防ぐために、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを用いた雰囲気とすることが望ましい。例えば、酸化物半導体層は、次のように形成することができる。まず、減圧状態に保持された成膜室内に基板を保持し、基板温度が、200°Cを超えて500°C以下、好ましくは300°Cを超えて500°C以下、より好ましくは350°C以上450°C以下となるように加熱する。次に、成膜室内の残留水分を除去しつつ、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを導入し、上記ターゲットを用いて基板上に酸化物半導体層を成膜する。成膜室内の残留水分を除去するためには、排気手段として、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどの吸着型の真空ポンプを用いることが望ましい。また、排気手段は、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素、水、水酸基または水素化物などの不純物より好ましくは炭素原子を含む化合物もなどが除去されているため、当該成膜室で成膜した酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純物の濃度を低減することができる。成膜中の基板温度が低温例えば、100°C以下の場合、酸化物半導体に水素原子を含む物質が混入するおそれがあるため、基板を上述の温度で加熱することが好ましい。基板を上述の温度で加熱して、酸化物半導体層の成膜を行うことにより、基板温度は高温となるため、水素結合は熱により切断され、水素原子を含む物質が酸化物半導体層に取り込まれにくい。したがって、基板が上述の温度で加熱された状態で、酸化物半導体層の成膜を行うことにより、酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純物の濃度を十分に低減することができる。また、スパッタリングによる損傷を軽減することができる。成膜条件の一例として、基板とターゲットの間との距離を60mm、圧力を0.4Pa、直流DC電源を0.5kW、基板温度を400°C、成膜雰囲気を酸素酸素流量比率100雰囲気とする。なお、パルス直流電源を用いると、成膜時に発生する粉状物質パーティクル、ごみともいうが軽減でき、膜厚分布も均一となるため好ましい。なお、酸化物半導体層をスパッタリング法により形成する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、酸化物半導体層の被形成表面に付着している粉状物質パーティクル、ごみともいうを除去することが好ましい。逆スパッタとは、基板に電圧を印加し、基板近傍にプラズマを形成して、基板側の表面を改質する方法である。なお、アルゴンに代えて、窒素、ヘリウム、酸素などのガスを用いてもよい。酸化物半導体層の加工は、所望の形状のマスクを酸化物半導体層上に形成した後、当該酸化物半導体層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。なお、酸化物半導体層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。その後、酸化物半導体層144に対して、熱処理第1の熱処理を行ってもよい。熱処理を行うことによって、酸化物半導体層144中に含まれる水素原子を含む物質をさらに除去することができる。熱処理の温度は、不活性ガス雰囲気下、250°C以上700°C以下、好ましくは450°C以上600°C以下、または基板の歪み点未満とする。不活性ガス雰囲気としては、窒素、または希ガスヘリウム、ネオン、アルゴン等を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、6N99.9999以上、好ましくは7N99.99999以上すなわち、不純物濃度が1ppm以下、好ましくは0.1ppm以下とする。熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、450°C、1時間の条件で行うことができる。この間、酸化物半導体層144は大気に触れさせず、水や水素の混入が生じないようにする。ところで、上述の熱処理には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該熱処理は、例えば、酸化物半導体層を島状に加工する前、ゲート絶縁膜の形成後などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行ってもよい。次に、酸化物半導体層144などの上に、ソース電極およびドレイン電極これと同じ層で形成される配線を含むを形成するための導電層を形成し、当該導電層を加工して、ソース電極142a、ドレイン電極142bを形成する図19B参照。導電層は、PVD法や、CVD法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。導電層は、単層構造であっても良いし、2層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された2層構造、窒化チタン膜上にチタン膜が積層された2層構造、チタン膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極142aおよびドレイン電極142bへの加工が容易であるというメリットがある。また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウムIn2O3、酸化スズSnO2、酸化亜鉛ZnO、酸化インジウム酸化スズ合金In2O3-SnO2、ITOと略記する場合がある、酸化インジウム酸化亜鉛合金In2O3-ZnO、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。導電層のエッチングは、形成されるソース電極142aおよびドレイン電極142bの端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、30°以上60°以下であることが好ましい。ソース電極142a、ドレイン電極142bの端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層146の被覆性を向上し、段切れを防止することができる。上部のトランジスタのチャネル長Lは、ソース電極142a、およびドレイン電極142bの下端部の間隔によって決定される。なお、チャネル長Lが25nm未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数nm~数10nmと波長の短い超紫外線ExtremeUltravioletを用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長Lを、10nm以上1000nm1μm以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。また、図19Bとは別の一例として、酸化物半導体層144とソース電極およびドレイン電極との間に、ソース領域およびドレイン領域として酸化物導電層を設けることができる。例えば、酸化物半導体層144上に酸化物導電膜を形成し、その上に導電層を形成し、酸化物導電膜および導電層を同じフォトリソグラフィ工程によって加工して、ソース領域およびドレイン領域となる酸化物導電層、ソース電極142a、ドレイン電極142bを形成することができる。また、酸化物半導体膜と酸化物導電膜の積層を形成し、酸化物半導体膜と酸化物導電膜との積層を同じフォトリソグラフィ工程によって形状を加工して島状の酸化物半導体層144と酸化物導電膜を形成する。ソース電極142a、ドレイン電極142bを形成した後、ソース電極142a、ドレイン電極142bをマスクとして、さらに島状の酸化物導電膜をエッチングし、ソース領域およびドレイン領域となる酸化物導電層を形成することもできる。なお、酸化物導電層の形状を加工するためのエッチング処理の際、酸化物半導体層が過剰にエッチングされないように、エッチング条件エッチング剤の種類、濃度、エッチング時間等を適宜調整する。酸化物導電層の材料としては、酸化亜鉛を成分として含むものが好ましく、酸化インジウムを含まないものであることが好ましい。そのような酸化物導電層として、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができる。酸化物導電層を酸化物半導体層とソース電極及びドレイン電極との間に設けることで、ソース領域及びドレイン領域の低抵抗化を図ることができ、トランジスタの高速動作をすることができる。酸化物半導体層144、酸化物導電層、金属材料からなるドレイン電極の構成とすることによって、よりトランジスタの耐圧を向上させることができる。ソース領域及びドレイン領域として酸化物導電層を用いることは、周辺回路駆動回路の周波数特性を向上させるために有効である。金属電極モリブデン、タングステン等と酸化物半導体層との接触に比べ、金属電極モリブデン、タングステン等と酸化物導電層との接触は、接触抵抗を下げることができるからである。酸化物半導体層とソース電極層及びドレイン電極層との間に酸化物導電層を介在させることで接触抵抗を低減でき、周辺回路駆動回路の周波数特性を向上させることができる。次に、ソース電極142a、ドレイン電極142bを覆い、かつ、酸化物半導体層144の一部と接するように、ゲート絶縁層146を形成する図19C参照。ゲート絶縁層146は、CVD法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層146は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化ガリウム、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyNzx>0、y>0、Z>0、窒素が添加されたハフニウムアルミネートHfAlxOyNzx>0、y>0、Z>0、などを含むように形成するのが好適である。ゲート絶縁層146は、単層構造としても良いし、上記の材料を組み合わせて積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層146に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyNzx>0、y>0、Z>0、窒素が添加されたハフニウムアルミネートHfAlxOyNzx>0、y>0、Z>0、などの高誘電率high-k材料を用いると良い。high-k材料をゲート絶縁層146に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、high-k材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。また、酸化物半導体層144に接する絶縁層本実施の形態においては、ゲート絶縁層146は、第13族元素および酸素を含む絶縁材料としてもよい。酸化物半導体材料には第13族元素を含むものが多く、第13族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体層に接する絶縁層に用いることで、酸化物半導体層との界面の状態を良好に保つことができる。第13族元素を含む絶縁材料とは、絶縁材料に一または複数の第13族元素を含むことを意味する。第13族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量原子よりアルミニウムの含有量原子が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量原子がアルミニウムの含有量原子以上のものを示す。例えば、ガリウムを含有する酸化物半導体層に接してゲート絶縁層を形成する場合に、ゲート絶縁層に酸化ガリウムを含む材料を用いることで酸化物半導体層とゲート絶縁層の界面特性を良好に保つことができる。また、酸化物半導体層と酸化ガリウムを含む絶縁層とを接して設けることにより、酸化物半導体層と絶縁層の界面における水素のパイルアップを低減することができる。なお、絶縁層に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁層を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層への水の侵入防止という点においても好ましい。また、酸化物半導体層144に接する絶縁層は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法またはイオンドーピング法を用いて行ってもよい。例えば、酸化物半導体層144に接する絶縁層として酸化ガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をGa2OxX=3α、0<α<1とすることができる。また、酸化物半導体層144に接する絶縁層として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をAl2OXX=3α、0<α<1とすることができる。または、酸化物半導体層144に接する絶縁層として酸化ガリウムアルミニウム酸化アルミニウムガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムアルミニウム酸化アルミニウムガリウムの組成をGaXAl2-XO3α0<X<2、0<α<1とすることができる。酸素ドープ処理等を行うことにより、化学量論的組成比より酸素が多い領域を有する絶縁層を形成することができる。このような領域を備える絶縁層と酸化物半導体層が接することにより、絶縁層中の過剰な酸素が酸化物半導体層に供給され、脱水、脱水化処理された酸化物半導体層中、または酸化物半導体層と絶縁層の界面における酸素不足欠陥を低減し、酸化物半導体層をi型化またはi型に限りなく近い酸化物半導体とすることができる。なお、化学量論的組成比より酸素が多い領域を有する絶縁層は、ゲート絶縁層146に代えて、酸化物半導体層144の下地膜として形成する絶縁層に適用しても良く、ゲート絶縁層146および下地絶縁層の双方に適用しても良い。ゲート絶縁層146の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第2の熱処理を行うのが望ましい。熱処理の温度は、200°C以上450°C以下、望ましくは250°C以上350°C以下である。例えば、窒素雰囲気下で250°C、1時間の熱処理を行えばよい。第2の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層146が酸素を含む場合、脱水、脱水化処理された酸化物半導体層144に酸素を供給し、該酸化物半導体層144の酸素欠損を補填して、i型真性半導体またはi型に限りなく近い酸化物半導体層を形成することもできる。なお、本実施の形態では、ゲート絶縁層146の形成後に第2の熱処理を行っているが、第2の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第2の熱処理を行っても良い。また、第1の熱処理に続けて第2の熱処理を行っても良いし、第1の熱処理に第2の熱処理を兼ねさせても良いし、第2の熱処理に第1の熱処理を兼ねさせても良い。次に、ゲート電極これと同じ層で形成される配線を含むを形成するための導電層を形成し、当該導電層を加工して、ゲート電極148aおよび導電層148bを形成する図19D参照。ゲート電極148aおよび導電層148bは、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。なお、ゲート電極148aおよび導電層148bは、単層構造としても良いし、積層構造としても良い。次に、ゲート絶縁層146、ゲート電極148a、および導電層148b上に、絶縁層150を形成する図20A参照。絶縁層150は、PVD法やCVD法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁層150には、誘電率の低い材料や、誘電率の低い構造多孔性の構造などを用いることが望ましい。絶縁層150の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。なお、本実施の形態では、絶縁層150の単層構造としているが、開示する発明の一態様はこれに限定されず、2層以上の積層構造としても良い。次に、ゲート絶縁層146、絶縁層150に、ドレイン電極142bにまで達する開口を形成する。その後、絶縁層150上にドレイン電極142bと接する配線154を形成する図20B参照。なお、当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。配線154は、PVD法や、CVD法を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。より具体的には、例えば、絶縁層150の開口を含む領域にPVD法によりチタン膜を薄く形成し、PVD法によりチタン膜を薄く5nm程度形成した後に、開口に埋め込むようにアルミニウム膜を形成する方法を適用することができる。ここで、PVD法により形成されるチタン膜は、被形成面の酸化膜自然酸化膜などを還元し、下部電極などここではドレイン電極142bとの接触抵抗を低減させる機能を有する。また、アルミニウム膜のヒロックを防止することができる。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。絶縁層150に形成する開口は、導電層128bと重畳する領域に形成することが望ましい。このような領域に開口を形成することで、コンタクト領域に起因する素子面積の増大を抑制することができる。ここで、導電層128bを用いずに、不純物領域126とドレイン電極142bとの接続と、ドレイン電極142bと配線154との接続とを重畳させる場合について説明する。この場合、不純物領域126上に形成された絶縁層136、絶縁層138および絶縁層140に開口下部のコンタクトと呼ぶを形成し、下部のコンタクトにドレイン電極142bを形成した後、ゲート絶縁層146および絶縁層150において、下部のコンタクトと重畳する領域に開口上部のコンタクトと呼ぶを形成し、配線154を形成することになる。下部のコンタクトと重畳する領域に上部のコンタクトを形成する際に、エッチングにより下部のコンタクトに形成されたドレイン電極142bが断線してしまうおそれがある。これを避けるために、下部のコンタクトと上部のコンタクトが重畳しないように形成することにより、素子面積が増大するという問題がおこる。本実施の形態に示すように、導電層128bを用いることにより、ドレイン電極142bを断線させることなく、上部のコンタクトの形成が可能となる。これにより、下部のコンタクトと上部のコンタクトを重畳させて設けることができるため、コンタクト領域に起因する素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることができる。次に、配線154を覆うように絶縁層156を形成する図20C参照。以上により、高純度化された酸化物半導体層144を用いたトランジスタ162、および容量素子164が完成する図20C参照。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。