窒化物半導体で形成されたチャネル層と、前記チャネル層の上方に、前記チャネル層よりバンドギャップエネルギーが大きい窒化物半導体で形成された電子供給層と、前記チャネル層の上方に形成されたソース電極およびドレイン電極と、前記チャネル層の上方に形成されたゲート電極と、前記チャネル層の上方に形成され、前記チャネル層からホールを引き抜くホール引抜部と、前記ゲート電極および前記ホール引抜部を、電気的に接続する接続部と、を備える電界効果型トランジスタ。前記接続部が抵抗体を含む請求項1に記載の電界効果型トランジスタ。前記ホール引抜部が前記チャネル層にショットキー接続して前記ホール引抜部と前記チャネル層でショットキーダイオードを形成し、前記抵抗体の抵抗値が、前記ショットキーダイオードのオフ状態の抵抗値と、前記ショットキーダイオードのオン状態の抵抗値との間の値である請求項2に記載の電界効果型トランジスタ。前記抵抗体の抵抗値が、前記ショットキーダイオードのオフ状態の抵抗値、および、前記ショットキーダイオードのオン状態の抵抗値の算術平均値と、前記ショットキーダイオードのオフ状態の抵抗値との間の値である請求項3に記載の電界効果型トランジスタ。前記抵抗体が、ポリシリコンで形成されている請求項2から4のいずれか一項に記載の電界効果型トランジスタ。前記ホール引抜部が、前記ゲート電極と前記ドレイン電極との間に形成されている請求項1から5のいずれか一項に記載の電界効果型トランジスタ。前記電子供給層の上方に形成された絶縁層をさらに備え、前記ゲート電極は、前記絶縁層上に形成されている請求項1から6のいずれか一項に記載の電界効果型トランジスタ。前記電子供給層が除去されたリセス部をさらに備え、前記絶縁層は前記リセス部を覆っている請求項7に記載の電界効果型トランジスタ。MOSFETのオン状態では、ゲート電極とドレイン電極との間に強い電界がかかって正孔が発生する。発生した正孔は、GaNとAlGaNとのヘテロ接合界面のゲート電極付近に集中する。これによって、ゲート電極のドレイン電極側の端部に電界が集中して、MOSFETが破損しやすいという課題を有する。本発明の第1の態様においては、窒化物半導体で形成されたチャネル層と、チャネル層の上方に、チャネル層よりバンドギャップエネルギーが大きい窒化物半導体で形成された電子供給層と、チャネル層の上方に形成されたソース電極およびドレイン電極と、チャネル層の上方に形成されたゲート電極と、チャネル層の上方に形成され、チャネル層からホールを引き抜くホール引抜部と、ゲート電極およびホール引抜部を、電気的に接続する接続部と、を備える電界効果型トランジスタを提供する。なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。図1は、本発明の第1の実施形態に係るMOSFET100の模式的な断面図である。MOSFET100は、基板102、バッファ層104、チャネル層108、電子供給層112、ゲート絶縁膜114、ソース電極116、ドレイン電極118、ゲート電極120、抵抗体124、ホール引抜電極126、および、層間絶縁膜128を備える。基板102は、例えば、シリコン基板である。基板102は、その他に例えば、サファイア基板、GaN基板、MgO基板、ZnO基板などであってよい。バッファ層104は、基板102上に形成される。バッファ層104は、例えば、アンドープのGaNで形成される。アンドープとは、P型およびN型のいずれかの導電性を与える不純物を意図的に添加しないで形成された半導体膜であることを表す。他の例として、バッファ層104は、基板102上に膜厚が100nmのAlN上に、膜厚が5nm~400nmのGaNと、膜厚が1nm~40nmのAlNとよりなる積層膜を、3層~20層有してもよい。バッファ層104は、チャネル層108と基板102との、格子定数および熱膨張率などの特性差による相互作用を緩衝する。バッファ層104は、基板102とチャネル層108との間に形成されるので、チャネル層108と基板102との接合強度が向上する。チャネル層108は、バッファ層104上に窒化物半導体で形成される。電子供給層112は、チャネル層108の上方に、チャネル層108よりバンドギャップエネルギーが大きい窒化物半導体で形成される。一例として、チャネル層108がGaNで形成され、チャネル層108上に電子供給層112がAlGaNで形成される。チャネル層108と電子供給層112とのヘテロ接合界面のチャネル層108側に、自発分極およびピエゾ分極によって2DEG110が形成される。MOSFET100は、リセス部122を備える。リセス部122は、電子供給層112の一部が除去された部分で、チャネル層108まで至る。ゲート絶縁膜114は、リセス部122を覆って形成される。リセス部122の上方であって、ゲート絶縁膜114上に、ゲート電極120は形成される。ホール引抜電極126は、ゲート絶縁膜114が除去された領域で、電子供給層112の上方に形成される。ゲート絶縁膜114は、電子供給層112の上方に形成される。リセス部122においてゲート絶縁膜114は、電子供給層112の側面を覆い、かつ、チャネル層108上に形成される。ゲート絶縁膜114は、例えば、SiO2で形成される。ゲート絶縁膜114は、ソース電極116、ドレイン電極118、および、ホール引抜電極126が形成される領域で除去される。ソース電極116およびドレイン電極118は、ゲート絶縁膜114が除去された領域で、電子供給層112上に形成される。ゲート電極120は、少なくともリセス部122で、ゲート絶縁膜114上に形成される。ソース電極116およびドレイン電極118は、電子供給層112を介して、チャネル層108に電気的に接続される。ホール引抜電極126は、電子供給層112を介して、チャネル層108に電気的に接続されて、チャネル層108からホールを引き抜く。ソース電極116、ドレイン電極118、ゲート電極120、および、ホール引抜電極126は、チャネル層108の上方に形成されてよい。ホール引抜電極126は、例えば、チャネル層108にショットキー接続される。すなわち、ホール引抜電極126とチャネル層108との間でショットキーダイオードが形成される。ホール引抜電極126は、ゲート電極120とドレイン電極118との間に形成されてよい。MOSFET100は、ゲート電極120およびホール引抜電極126を電気的に接続する接続部を備える。第1の実施形態に係るMOSFET100では、接続部は、抵抗体124を含む。抵抗体124は、ゲート電極120およびホール引抜電極126より抵抗が高い。抵抗体124は、ゲート絶縁膜114上に形成される。抵抗体124の上面の一部と側面を覆ってゲート電極120が形成される。また、ホール引抜電極126は、抵抗体124の上面の一部と側面の一部を覆って形成される。つまり、ホール引抜電極126は、抵抗体124を介してゲート電極120に電気的に接続される。抵抗体124は、例えば、ポリシリコンで形成され、抵抗体124の抵抗値は、ポリシリコンにドープする不純物の濃度で調節される。抵抗体124の抵抗は、抵抗体124の厚さ、長さおよび幅により調節されてもよい。ここで、抵抗体124の長さとは、ソース電極116とドレイン電極118との間の電流の向きに平行な、抵抗体124の長さをいう。抵抗体124の幅とは、MOSFET100の上面から見て、ソース電極116とドレイン電極118との間の電流の向きに垂直な、抵抗体124の幅をいう。ホール引抜電極126がチャネル層108から正孔を引き抜くので、ゲート電極120のドレイン端における電界集中が緩和されて、MOSFET100の破損を防止することができる。ゲート電極120のドレイン端とは、ゲート電極120の、ドレイン電極118側の端部をいう。MOSFET100においては、ゲート絶縁膜114の破損を防ぐことができる。ホール引抜電極126は、ゲート電極120とドレイン電極118との間に形成されてもよい。これにより、ホール引抜電極126は、ゲート電極120のドレイン端に集中する正孔を、効率的に引き抜くことができる。ホール引抜電極126が、ゲート電極120に電気的に接続されるので、ホール引抜電極126の電位は、ドレイン電極118またはソース電極116の電位に対して、ゲート電極120の電位側となる。例えば、MOSFET100がN型である場合に、オフ状態でゲート電極120の電位がドレイン電極118の電位より低いときに、ホール引抜電極126の電位は、ドレイン電極118の電位より低くなる。また、MOSFET100がN型である場合に、オン状態でゲート電極120の電位がソース電極116の電位より高いときに、ホール引抜電極126の電位はソース電極116の電位より高くなる。オン状態でホール引抜電極126の電位がソース電極116の電位より高いと、ホール引抜電極126の下のチャネル層108で、2DEG110の濃度が高くなる。これによってオン抵抗が下がり、オン電流が大きくなる。すなわち上記のN型のMOSFET100において、オン状態でゲート電極120にプラス電位が印加されると、ホール引抜電極126の電位もプラスとなるので、ホール引抜電極126の下の2DEG110の濃度が高くなる。抵抗体124の抵抗は、ゲート電極120およびホール引抜電極126の抵抗より高い。これにより、N型のMOSFET100においてオン状態でゲート電極120にプラス電位が印加されたときに、ゲート電極120からホール引抜電極126を介してチャネル層108に流れる電流が大きくなるのを防ぐことができる。また、抵抗体124の抵抗値が、チャネル層108とホール引抜電極126とで形成されたショットキーダイオードの、オフ状態の抵抗値とオン状態の抵抗値との間の値であることが好ましい。ここで、チャネル層108とホール引抜電極126とで形成されたショットキーダイオードの、オフ状態の抵抗値およびオン状態の抵抗値は、それぞれ、当該ショットキーダイオードの逆方向の抵抗値および順方向の抵抗値をいう。これにより、ゲート電極120からホール引抜電極126を介してチャネル層108に流れる電流が大きくなるのを防ぎ、かつ、チャネル層108からホールを高い効率で引き抜くことができる。抵抗体124の抵抗値は、チャネル層108とホール引抜電極126とで形成されたショットキーダイオードのオフ状態の抵抗値およびオン状態の抵抗値の算術平均値と、ショットキーダイオードのオフ状態の抵抗値との間の値であることがさらに好ましい。抵抗体124の抵抗値は、チャネル層108とホール引抜電極126とで形成されたショットキーダイオードのオフ状態の抵抗値とオン状態の抵抗値との中間の値、すなわち算術平均値に対して、オフ状態の抵抗値側の値なので、チャネル層108に流れる電流が大きくなるのを防ぐことができる。抵抗体124の抵抗値は、例えば、チャネル層108とホール引抜電極126とで形成されたショットキーダイオードのオフ状態の抵抗値の1/20以上、1/2以下である。ソース電極116とドレイン電極118との間の少なくとも一部で、電子供給層112を貫通して、チャネル層108に至るリセス部122が形成される。リセス部122ではチャネル層108の上方に電子供給層112が設けられていないので、チャネル層108に2DEG110が発生しない。これにより、Vthが高くなり、MOSFET100はノーマリーオフとなる。リセス部122において、チャネル層108が厚さ方向に一部除去されてよい。すなわち、リセス部122の深さが電子供給層112の厚さより深くてもよい。チャネル層108が厚さ方向に除去されることで、ソース電極116とドレイン電極118との間のオフ抵抗を高くできる。リセス部122の底部の長さより、ゲート電極120の長さが長い。すなわち、ゲート電極120は、ゲート絶縁膜114がチャネル層108上に形成される領域を超えて、ゲート絶縁膜114上に形成される。ここで、ゲート電極120およびリセス部122の長さとは、ソース電極116とドレイン電極118との間をオン状態で流れる電流の向きに平行な方向の長さをいう。図2は、第1の実施形態に係るMOSFET100の製造プロセスにおいて、バッファ層104、チャネル層108および電子供給層112が形成された状態を示す模式的な断面図である。バッファ層104が基板102上にエピタキシャル成長される。一例として、バッファ層104は、AlN層、および、GaN層を繰り返し積層して形成される。例えば、111面を主面とするSi基板102がMOCVD装置に設置されてから、濃度100の水素ガスをキャリアガスとして用いて、TMAlトリメチルアルミニウムおよびNH3アンモニアが導入されて、成長温度1050°Cで、AlN層が成長される。AlN層の厚さは例えば100nmである。次に、TMGaトリメチルガリウムおよびNH3が導入されて、AlN層上に、厚さ200nmのGaNが形成される。次に、TMAlおよびNH3が導入されて、厚さ20nmのAlNが形成される。以上のように、厚さ100nmのAlN層上に、厚さ200nmのGaNおよび厚さ20nmのAlNの積層を8回繰り返して、バッファ層104が形成される。バッファ層104上に、チャネル層108がエピタキシャル成長される。例えば、バッファ層104上にチャネル層108がGaNで形成される。一例として、TMGaおよびNH3が導入されて、成長温度1050°Cで、チャネル層108が形成されてよい。厚さは例えば、100nmである。チャネル層108上に、電子供給層112がエピタキシャル成長される。例えば、TMAl、TMGaおよびNH3が導入されて、Al0.25Ga0.75Nで電子供給層112が形成される。電子供給層112の厚さは例えば20nmである。図3は、第1の実施形態に係るMOSFET100の製造プロセスにおいて、リセス部122が形成された状態を示す模式的な断面図である。電子供給層112上に、リセス部122が形成される領域で開口を有するマスク150が形成される。一例として、SiH4およびN2Oが原料ガスとして用いたPCVD法により、厚さ500nmのSiO2層が電子供給層112上に形成される。次に、当該SiO2層はリセス部122が形成される領域で、例えば、フォトリソグラフィーおよび緩衝フッ酸などを用いたエッチングによって除去されて、マスク150が形成される。マスク150を用いて電子供給層112がパターニングされてリセス部122が形成されてよい。電子供給層112のパターニングは、塩素系ガスを用いてドライエッチングで行われてよい。リセス部122の深さは、電子供給層112の厚さより深い。これにより、チャネル層108は、リセス部122において厚さ方向に一部が除去されて、チャネル層108のリセス部122における厚さは、他の部分におけるチャネル層108の厚さより薄い。電子供給層112をエッチングする工程で、当該マスクの下の電子供給層112が露出しないように、当該マスクは厚く形成されてよい。図4は、第1の実施形態に係るMOSFET100の製造プロセスにおいて、ゲート絶縁膜114が形成された状態を示す模式的な断面図である。図3の状態から、マスク150が除去される。マスク150はフッ酸を用いたウェットエッチングで除去される。次に、露出された電子供給層112およびチャネル層108の表面がRCA洗浄される。電子供給層112上にゲート絶縁膜114が形成される。ゲート絶縁膜114は、SiH4およびN2Oを原料ガスとしたPCVD法により、厚さ60nmのSiO2で形成されてよい。ゲート絶縁膜114は、リセス部122で、電子供給層112およびチャネル層108の側面を覆って形成される。また、ゲート絶縁膜114は、リセス部122でチャネル層108上に形成される。図5は、第1の実施形態に係るMOSFET100の製造プロセスにおいて、抵抗体124が形成された状態を示す模式的な断面図である。抵抗体124は、リセス部122以外の領域で、ゲート絶縁膜114上に形成される。例えば、ゲート絶縁膜114上にポリシリコン膜が形成され、当該ポリシリコン膜がパターニングされて抵抗体124が形成される。ゲート絶縁膜114上の当該ポリシリコン膜は、LPCVD法により、厚さ500nmに形成されてよい。当該ポリシリコン膜は、フォトリソグラフィーおよびTMAH水酸化テトラメチルアンモニウムを用いたエッチングによりパターニングされて、抵抗体124が形成される。図6は、第1の実施形態に係るMOSFET100の製造プロセスにおいて、ソース電極116およびドレイン電極118が形成された状態を示す模式的な断面図である。リセス部122および抵抗体124の両側の、ソース電極116およびドレイン電極118が形成される領域で、ゲート絶縁膜114が除去される。ゲート絶縁膜114は、フォトリソグラフィーおよび緩衝フッ酸を用いたエッチングによって除去される。次に、ゲート絶縁膜114が除去された領域で、電子供給層112上に、ソース電極116およびドレイン電極118が形成される。ソース電極116およびドレイン電極118は、スパッタおよびリフトオフ法で形成されてよい。ソース電極116およびドレイン電極118は、厚さ25nmのTi、および、Ti層上の厚さ200nmのAlで形成される。Ti層およびAl層の形成は、スパッタ法に限られず、真空蒸着法でもよい。ソース電極116およびドレイン電極118は、600°Cで10分間アニールされる。アニールによって、ソース電極116およびドレイン電極118の接続抵抗が小さくなる。図7は、第1の実施形態に係るMOSFET100の製造プロセスにおいて、ゲート電極120が形成された状態を示す模式的な断面図である。リセス部122の上方を含んで、ゲート絶縁膜114上に、ゲート電極120が形成される。ゲート電極120は、抵抗体124のリセス部122側の上面の一部および端面を覆って形成される。これにより、ゲート電極120と抵抗体124は電気的に接続される。ゲート電極120は、スパッタおよびリフトオフ法で形成される。ゲート電極120は、厚さ50nmのNi、および、Ni層上の厚さ100nmのAuで形成されてよい。Ni層およびAu層の形成は、スパッタ法に限られず、真空蒸着法でもよい。図8は、第1の実施形態に係るMOSFET100の製造プロセスにおいて、層間絶縁膜128が形成された状態を示す模式的な断面図である。ゲート絶縁膜114、ソース電極116、ドレイン電極118、ゲート電極120および抵抗体124上に層間絶縁膜128が形成される。層間絶縁膜128は、APCVD法により、厚さ800nmのSiO2で形成される。図9は、第1の実施形態に係るMOSFET100の製造プロセスにおいて、ホール引抜電極126が形成された状態を示す模式的な断面図である。図8に示した状態から、ホール引抜電極126が形成される領域で、層間絶縁膜128およびゲート絶縁膜114が除去される。層間絶縁膜128およびゲート絶縁膜114は、フォトリソグラフィーおよび緩衝フッ酸を用いたエッチングにより除去される。これにより、抵抗体124のドレイン電極118側の表面の一部および抵抗体124の側面が露出する。また、電子供給層112の表面の一部が露出する。層間絶縁膜128およびゲート絶縁膜114が除去された領域で、電子供給層112上に、ホール引抜電極126が形成される。ホール引抜電極126は、層間絶縁膜128が除去された領域で、抵抗体124のドレイン電極118側の表面の一部および抵抗体124の側面を覆って形成される。これにより、ホール引抜電極126と抵抗体124は電気的に接続される。また、ホール引抜電極126は、チャネル層108にショットキー接続される。ゲート電極120、抵抗体124およびホール引抜電極126が直列に電気的に接続される。ホール引抜電極126は、スパッタおよびリフトオフ法で形成されてよい。ホール引抜電極126は、厚さ100nmのNi、Ni層上の厚さ250nmのAu、および、Au層上の厚さ20nmのTiで形成される。Ni層、Au層およびTi層の形成は、スパッタ法に限られず、真空蒸着法でもよい。ホール引抜電極126が形成された後に、350°Cで5分間熱処理する。熱処理によって、ホール引抜電極126とチャネル層108と間の抵抗が小さくなる。次に、層間絶縁膜128の一部が除去されて、ソース電極116、ドレイン電極118、および、ゲート電極120の上面の少なくとも一部が露出される。層間絶縁膜128の一部は、フォトリソグラフィーおよび緩衝フッ酸を用いたエッチングにより除去される。第1の実施形態に係るMOSFET100の製造方法は、以上の例に限られない。バッファ層104、チャネル層108および電子供給層112の形成方法は、MOCVD法に限られず、蒸着法であってもよい。また、ゲート絶縁膜114は、常圧CVDAPCVD法、ECRスパッタ法、原子層堆積法ALD法およびCat-CVD法のいずれかで形成されてもよい。以上、ホール引抜電極126がゲート電極120とドレイン電極118との間に形成される例を説明したが、ホール引抜電極126はゲート電極120とドレイン電極118との間に形成されなくてもよい。MOSFET100の上面から見て、ゲート電極120またはドレイン電極118から、ソース電極116とドレイン電極118との間に流れる電流の方向に垂直な方向に、所定の距離だけ離間して、ホール引抜電極126が形成されてもよい。すなわち、図1の紙面に対して垂直方向に、ゲート電極120またはドレイン電極118から離間して、ホール引抜電極126が形成されてもよい。ゲート電極120とホール引抜電極126とを電気的に接続する接続部が抵抗体124を含む場合を説明したが、これに限られない。接続部はショットキーダイオードを含んでもよい。すなわち、ホール引抜電極126にショットキー接続する半導体層が形成され、当該半導体層とホール引抜電極126との間にショットキーダイオードが形成されてもよい。また、接続部は、互いに逆向きに接続された複数のダイオードを含んでもよい。別の例として、接続部はpnダイオードを含んでもよい。接続部は、ショットキーダイオードと、ショットキーダイオードに並列に接続された抵抗体とを有してもよい。また、接続部は、pnダイオードと、pnダイオードに並列に接続された抵抗体とを有してもよい。図10は、本発明の第2の実施形態に係るMOSFET200の模式的な断面図である。MOSFET200は、基板102、バッファ層104、チャネル層108、電子供給層112、キャップ層202、ゲート絶縁膜114、ソース電極116、ドレイン電極118、ゲート電極120、抵抗体124、P型半導体層204、配線206および層間絶縁膜128を備える。図10において、図1と同一の符号を付した要素は、図1において説明した要素と同一の機能および構成を有する。第2の実施形態に係るMOSFET200は、キャップ層202を備える点、および、ホール引抜電極126に代えて、P型半導体層204および配線206を備える点で、第1の実施形態に係るMOSFET100と異なる。キャップ層202は、電子供給層112とゲート絶縁膜114との間に形成される。キャップ層202上に、ゲート絶縁膜114、ソース電極116、ドレイン電極118およびP型半導体層204が形成される。キャップ層202は、リセス部122で除去される。リセス部122において、キャップ層202の側面を覆って、ゲート絶縁膜114が形成される。キャップ層202により、チャネル層108および電子供給層112とゲート絶縁膜114との間の界面準位が低減される。P型半導体層204は、チャネル層108の上方にP型GaNで形成される。P型GaNは、P型の不純物が添加されたGaNで形成される。P型の不純物は例えばMgである。P型の不純物は、Zn、Cd、Be、CaまたはBaでもよい。P型半導体層204は、P型の導電性を有するので、チャネル層108からホールを引き抜く。配線206がP型半導体層204上の一部、および、抵抗体124の上面の一部に形成される。配線206は、例えば、金属で形成されて、P型半導体層204にショットキー接続される。P型半導体層204および抵抗体124は、配線206を介して電気的に接続される。また、配線206およびゲート電極120は、抵抗体124を介して電気的に接続される。これにより、P型半導体層204および配線206は、チャネル層108から正孔を引き抜くホール引抜部として機能する。P型半導体層204および配線206は、ゲート電極120とドレイン電極118との間に形成されてもよい。これにより、P型半導体層204および配線206は、ゲート電極120のドレイン端に集中する正孔を、効率的に引き抜くことができる。P型半導体層204および配線206が、ゲート電極120に電気的に接続されるので、P型半導体層204および配線206の電位は、ドレイン電極118またはソース電極116の電位に対して、ゲート電極120の電位側となる。例えば、オン状態でP型半導体層204および配線206の電位がソース電極116の電位より高いと、P型半導体層204の下のチャネル層108で、2DEG110の濃度が高くなる。これによってオン抵抗が下がり、オン電流が大きくなる。すなわち、オン状態でゲート電極120にプラス電位が印加されると、P型半導体層204の電位もプラスとなるので、P型半導体層204の下の2DEG110の濃度が高くなる。図11は、第2の実施形態に係るMOSFET200の製造プロセスにおいて、バッファ層104、チャネル層108、電子供給層112、キャップ層202およびP型半導体層204が形成された状態を示す模式的な断面図である。バッファ層104が基板102上にエピタキシャル成長される。一例として、バッファ層104は、AlN層、および、GaN層を繰り返し積層して形成される。バッファ層104上に、チャネル層108がエピタキシャル成長される。例えば、バッファ層104上にチャネル層108がGaNで形成される。一例として、TMGaおよびNH3が導入されて、成長温度1050°Cで、チャネル層108が形成されてよい。厚さは例えば、100nmである。チャネル層108上に、電子供給層112がエピタキシャル成長される。例えば、TMAl、TMGaおよびNH3が導入されて、Al0.25Ga0.75Nで電子供給層112が形成される。電子供給層112の厚さは例えば20nmである。電子供給層112上に、窒化物半導体でキャップ層202が形成される。例えば、キャップ層202上に、GaNがエピタキシャル成長されて、キャップ層202が形成される。一例として、TMGaおよびNH3が導入されて、成長温度1050°Cで、キャップ層202が形成される。キャップ層202上に、P型の導電性を有する窒化物半導体でP型半導体層204が形成される。例えば、キャップ層202上にP型GaNがエピタキシャル成長されて、P型半導体層204が形成される。一例として、TMGa、NH3およびビスシクロペンタジエニルマグネシウムCp2Mgが導入されて、成長温度1050°Cで、P型半導体層204が形成される。図12は、第2の実施形態に係るMOSFET200の製造プロセスにおいて、P型半導体層204がパターニングされた状態を示す模式的な断面図である。図11の状態から、P型半導体層204上に、SiH4およびN2Oが原料ガスとして用いたPCVD法により、厚さ500nmのSiO2層が形成される。次に、当該SiO2層は、P型半導体層204が残される領域以外の領域で、例えば、フォトリソグラフィーおよび緩衝フッ酸などを用いたエッチングによって除去される。次に、P型半導体層204が、塩素系ガスを用いてドライエッチングされる。残された当該SiO2層が緩衝フッ酸などを用いて除去される。図13は、第2の実施形態に係るMOSFET200の製造プロセスにおいて、リセス部122が形成された状態を示す模式的な断面図である。キャップ層202上およびP型半導体層204上に、リセス部122が形成される領域で開口を有するマスク150が形成される。一例として、SiH4およびN2Oが原料ガスとして用いたPCVD法により、厚さ500nmのSiO2層がキャップ層202上およびP型半導体層204上に形成される。次に、当該SiO2層はリセス部122が形成される領域で、例えば、フォトリソグラフィーおよび緩衝フッ酸などを用いたエッチングによって除去されて、マスク150が形成される。マスク150を用いてキャップ層202および電子供給層112がパターニングされてリセス部122が形成される。キャップ層202および電子供給層112のパターニングは、塩素系ガスを用いてドライエッチングで行われる。リセス部122の深さは、キャップ層202の厚さと電子供給層112の厚さとの合計より深い。これにより、チャネル層108はリセス部122において、厚さ方向に一部が除去されて、チャネル層108のリセス部122における厚さは、他の部分におけるチャネル層108の厚さより薄い。電子供給層112をエッチングする工程で、当該マスクの下のキャップ層202が露出しないように、当該マスクは厚く形成されてよい。図14は、第2の実施形態に係るMOSFET200の製造プロセスにおいて、ゲート絶縁膜114が形成された状態を示す模式的な断面図である。図13の状態から、マスク150が除去される。マスク150はフッ酸を用いたウェットエッチングで除去される。次に、露出されたキャップ層202、P型半導体層204、電子供給層112およびチャネル層108の表面がRCA洗浄される。キャップ層202上およびP型半導体層204上にゲート絶縁膜114が形成される。ゲート絶縁膜114は、SiH4およびN2Oを原料ガスとしたPCVD法により、厚さ60nmのSiO2で形成されてよい。ゲート絶縁膜114は、リセス部122で、キャップ層202、電子供給層112およびチャネル層108の側面を覆って形成される。また、ゲート絶縁膜114は、リセス部122でチャネル層108上に形成される。図15は、第2の実施形態に係るMOSFET200の製造プロセスにおいて、抵抗体124が形成された状態を示す模式的な断面図である。抵抗体124は、リセス部122以外の領域で、ゲート絶縁膜114上に形成される。抵抗体124は、P型半導体層204とオーバーラップせずに形成される。例えば、ゲート絶縁膜114上にポリシリコン膜が形成され、当該ポリシリコン膜がパターニングされて抵抗体124が形成される。ゲート絶縁膜114上の当該ポリシリコン膜は、LPCVD法により、厚さ500nmに形成されてよい。当該ポリシリコン膜は、フォトリソグラフィーおよびTMAH水酸化テトラメチルアンモニウムを用いたエッチングによりパターニングされて、抵抗体124が形成される。図16は、第2の実施形態に係るMOSFET200の製造プロセスにおいて、ソース電極116およびドレイン電極118が形成された状態を示す模式的な断面図である。リセス部122、P型半導体層204上および抵抗体124の両側の、ソース電極116およびドレイン電極118が形成される領域で、ゲート絶縁膜114が除去される。ゲート絶縁膜114は、フォトリソグラフィーおよび緩衝フッ酸を用いたエッチングによって除去される。次に、ゲート絶縁膜114が除去された領域で、キャップ層202上に、ソース電極116およびドレイン電極118が形成される。ソース電極116およびドレイン電極118は、スパッタおよびリフトオフ法で形成されてよい。ソース電極116およびドレイン電極118は、厚さ25nmのTi、および、Ti層上の厚さ200nmのAlで形成される。Ti層およびAl層の形成は、スパッタ法に限られず、真空蒸着法でもよい。ソース電極116およびドレイン電極118は、600°Cで10分間アニールされる。アニールによって、ソース電極116およびドレイン電極118の接続抵抗が小さくなる。図17は、第2の実施形態に係るMOSFET200の製造プロセスにおいて、ゲート電極120が形成された状態を示す模式的な断面図である。リセス部122の上方を含んで、ゲート絶縁膜114上に、ゲート電極120が形成される。ゲート電極120は、抵抗体124のリセス部122側の上面の一部および端面を覆って形成される。これにより、ゲート電極120と抵抗体124は電気的に接続される。ゲート電極120は、スパッタおよびリフトオフ法で形成される。ゲート電極120は、厚さ50nmのNi、および、Ni層上の厚さ100nmのAuで形成されてよい。Ni層およびAu層の形成は、スパッタ法に限られず、真空蒸着法でもよい。図18は、第2の実施形態に係るMOSFET200の製造プロセスにおいて、層間絶縁膜128が形成された状態を示す模式的な断面図である。ゲート絶縁膜114、ソース電極116、ドレイン電極118、ゲート電極120および抵抗体124上に層間絶縁膜128が形成される。層間絶縁膜128は、APCVD法により、厚さ800nmのSiO2で形成される。図19は、第2の実施形態に係るMOSFET200の製造プロセスにおいて、配線206が形成された状態を示す模式的な断面図である。図18に示した状態から、配線206が形成される領域で、層間絶縁膜128が除去される。層間絶縁膜128は、フォトリソグラフィーおよび緩衝フッ酸を用いたエッチングにより除去される。これにより、抵抗体124のドレイン電極118側の表面の一部および抵抗体124の側面が露出する。また、P型半導体層204上の電子供給層112の表面の少なくとも一部が露出する。次にP型半導体層204上の少なくとも一部で、ゲート絶縁膜114が除去される。ゲート絶縁膜114は、フォトリソグラフィーおよび緩衝フッ酸を用いたエッチングにより除去される。これにより、P型半導体層204の表面の一部が露出する。層間絶縁膜128およびゲート絶縁膜114が除去された領域で、P型半導体層204上に、配線206が形成される。配線206は、層間絶縁膜128が除去された領域で抵抗体124のドレイン電極118側の表面の一部および抵抗体124の側面を覆って形成される。これにより、配線206と抵抗体124は電気的に接続される。また、配線206は、P型半導体層204上に電気的に接続される。ゲート電極120、抵抗体124およびP型半導体層204が直列に電気的に接続される。配線206は、スパッタおよびリフトオフ法で形成されてよい。配線206は、厚さ100nmのNi、Ni層上の厚さ250nmのAu、および、Au層上の厚さ20nmのTiで形成される。Ni層、Au層およびTi層の形成は、スパッタ法に限られず、真空蒸着法でもよい。配線206が形成された後に、350°Cで5分間熱処理する。熱処理によって、配線206とP型半導体層204と間の抵抗が小さくなる。次に、層間絶縁膜128の一部が除去されて、ソース電極116、ドレイン電極118、および、ゲート電極120の上面の少なくとも一部が露出される。層間絶縁膜128の一部は、フォトリソグラフィーおよび緩衝フッ酸を用いたエッチングにより除去される。抵抗体124は、P型半導体層204とオーバーラップせずに形成された例を説明したが、抵抗体124がP型半導体層204の一部にオーバーラップして形成されてもよい。これにより、配線206が形成される領域で層間絶縁膜128がエッチングされるときに、層間絶縁膜128およびゲート絶縁膜114が同一のマスクで、エッチングされてもよい。P型半導体層204の上方に抵抗体124が形成されていない領域で、ゲート絶縁膜114が除去され、配線206がP型半導体層204上に形成される。キャップ層202は省略されてもよい。その場合、電子供給層112上にゲート絶縁膜114が形成される。P型半導体層204および配線206がゲート電極120とドレイン電極118との間に形成される例を説明したが、P型半導体層204および配線206はゲート電極120とドレイン電極118との間に形成されなくてもよい。例えば、MOSFET100の上面から見て、ゲート電極120またはドレイン電極118に対して、ソース電極116とドレイン電極118との間に流れる電流の方向に垂直な方向に所定の距離だけ離間して、P型半導体層204および配線206が形成されてもよい。すなわち、図10の紙面に対して垂直方向に、ゲート電極120またはドレイン電極118から離間して、ホP型半導体層204および配線206が形成されてもよい。ゲート電極120と配線206とを電気的に接続する接続部が抵抗体124を含む場合を説明したが、これに限られない。接続部はショットキーダイオードを含んでもよい。すなわち、配線206にショットキー接続する半導体層が形成され、当該半導体層と配線206との間にショットキーダイオードが形成されてもよい。また、別の例として、接続部はpnダイオードを含んでもよい。さらに、接続部は並列に接続されたショットキーダイオードおよび抵抗体を有してもよい。また、接続部は、並列に接続されたpnダイオードおよび抵抗体を有してもよい。以上、ゲート絶縁膜114および層間絶縁膜128がSiO2で形成される例を説明したがこれに限られない。ゲート絶縁膜114と層間絶縁膜128とを異なる材料で形成してもよい。一例として、ゲート絶縁膜114および層間絶縁膜128が、SiO2、SiNおよびAl2O3の異なる材料で形成される。層間絶縁膜128がエッチングされるときに、層間絶縁膜128のエッチング速度よりゲート絶縁膜114のエッチング速度を小さくしてよい。これにより、層間絶縁膜128の開口と独立して、ゲート絶縁膜114の開口を設けることが容易になる。以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段より前に、先立って等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上まず、、次に、等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。