"入力されたクライアント信号をメモリに書き込み、光ネットワークの光転送ユニット信号に対応した中間クロックで前記メモリから前記クライアント信号を読み出して前記光転送ユニット信号にマッピングし、前記光転送ユニット信号を共通のシステムクロックに乗せて出力するデータ乗せ換え回路において、前記クライアント信号のクロックのカウント値に応じた値と予め設定された固定値との比率に基づいて、前記システムクロックから前記中間クロックに相当する仮想クロックを得るための間引き信号を生成する信号生成部、を有し、前記間引き信号により前記システムクロックを間引いて前記仮想クロックを得て前記中間クロックの代りに利用することを特徴とするデータ乗せ換え回路。請求項1記載のデータ乗せ換え回路において、前記信号生成部は、前記クライアント信号のクロックのカウント値に、前記光転送ユニット信号のオーバーヘッドとスタッフ分に相当する一定値を加算して加算後カウント値を得る加算部と、前記光ネットワークのシステムクロックを前記固定値だけカウントする毎に、前記加算後カウント値を更新する更新部と、更新した前記加算後カウント値と前記固定値との比率に基づいて、前記間引き信号を生成するシグマデルタ回路部と、を有することを特徴とするデータ乗せ換え回路。請求項2記載のデータ乗せ換え回路において、前記シグマデルタ回路部は、更新した前記加算後カウント値に前回の余りを加算した余り加算値が前記固定値以上のとき前記間引き信号における間引きを指示せず前記余り加算値から前記固定値を減算して次回の余りとし、前記余り加算値が前記固定値未満のとき前記間引き信号における間引きを指示し前記余り加算値を次回の余りとすることを特徴とするデータ乗せ換え回路。請求項3記載のデータ乗せ換え回路において、前記クライアント信号は、ビットレート一定の信号であり、前記マッピングは、前記光転送ユニット信号のペイロードに前記クライアント信号をそのまま挿入し必要に応じて固定スタッフを付加するBMPマッピングであることを特徴とするデータ乗せ換え回路。入力されたクライアント信号をメモリに書き込み、光ネットワークの光転送ユニット信号に対応した中間クロックで前記メモリから前記クライアント信号を読み出して前記光転送ユニット信号にマッピングし、前記光転送ユニット信号を共通のシステムクロックに乗せて出力するデータ乗せ換え方法において、前記クライアント信号のクロックのカウント値に応じた値と予め設定された固定値との比率に基づいて、前記システムクロックから前記中間クロックに相当する仮想クロックを得るための間引き信号を生成し、前記間引き信号により前記システムクロックを間引いて前記仮想クロックを得て前記中間クロックの代りに利用することを特徴とするデータ乗せ換え方法。請求項5記載のデータ乗せ換え方法において、前記間引き信号の生成は、前記クライアント信号のクロックのカウント値に、前記光転送ユニット信号のオーバーヘッドとスタッフ分に相当する一定値を加算して加算後カウント値を得、前記光ネットワークのシステムクロックを前記固定値だけカウントする毎に、前記加算後カウント値を更新し、更新した前記加算後カウント値と前記固定値との比率に基づいて、シグマデルタ演算により前記間引き信号を生成することを特徴とするデータ乗せ換え方法。請求項6記載のデータ乗せ換え方法において、前記シグマデルタ演算は、更新した前記加算後カウント値に前回の余りを加算した余り加算値が前記固定値以上のとき前記間引き信号における間引きを指示せず前記余り加算値から前記固定値を減算して次回の余りとし、前記余り加算値が前記固定値未満のとき前記間引き信号における間引きを指示し前記余り加算値を次回の余りとすることを特徴とするデータ乗せ換え方法。SONET/SDHのSTSフレームデータSTS-768に、オーバーヘッドデータを追加してODUフレームを作成しようとすると、図3に示すように、クライアントクロックである155MHzのクロックと、STSフレームデータをOPUペイロードにマッピングし、その後、OPUフレームをODUフレームにマッピングするための158MHz中間クロックが必要となる。更に、クロスコネクト接続を行うため、システムの共通クロックである164MHzクロックで処理する必要もある。このため、3つの処理クロックが必要となる。SONETクロックはシリアル/パラレル変換部のリカバリクロックで動作するが、中間クロック158MHzと共通のシステムクロック164MHzに対してはインターフェースカード上にクロック発振器が2つ必要となり、部品点数、実装スペース等でコストがかかるという問題があった。また、特許文献1の技術は、バッファ及びシリアル/パラレル変換部でクライアントデータを蓄積し、制御カウンタからのタイミングでシリアル/パラレル変換を行い256パラレルのデータを512パラレルに拡張している。そして、カウンタ値によって拡張した領域にフレームデータを挿入するために、約半分のデータがダミーデータとなっている。このため、メモリの入力や、フレーム構成の入力の受け幅が2倍になってしまい、その個所において回路規模が2倍となってしまうという問題があった。開示のデータ乗せ換え回路は、クロック発振器の数を削減して回路規模を削減することを目的とする。開示の一実施形態によるデータ乗せ換え回路は、入力されたクライアント信号をメモリに書き込み、光ネットワークの光転送ユニット信号に対応した中間クロックで前記メモリから前記クライアント信号を読み出して前記光転送ユニット信号にマッピングし、前記光転送ユニット信号を共通のシステムクロックに乗せて出力するデータ乗せ換え回路において、前記クライアント信号のクロックのカウント値に応じた値と予め設定された固定値との比率に基づいて、前記システムクロックから前記中間クロックに相当する仮想クロックを得るための間引き信号を生成する信号生成部、を有し、前記間引き信号により前記システムクロックを間引いて前記仮想クロックを得て前記中間クロックの代りに利用する。本実施形態によれば、クロック発振器の数を削減でき回路規模を削減することができる。以下、図面に基づいて実施形態を説明する。<データ乗せ換え回路>図5にクライアントインタフェース19A,19B及び内部フレーム処理部20A,20Bにおけるデータ乗せ換え回路の一実施形態の構成図を示し、図6にクライアントインタフェース19A,19B及び内部フレーム処理部20A,20Bにおけるデータ乗せ換え回路の一実施形態の詳細構成図を示す。両図中、同一部分には同一符号を付す。図5において、端子51にはクライアントデータ例えばSTS-768フレームデータが入力され、端子52にはクライアントクロック例えば周波数155MHzが入力される。メモリ制御部53はクライアントクロックからメモリ54の書き込みアドレスを生成し、この書き込みアドレスによりクライアントデータをメモリ54に書き込む。メモリ54はクライアントデータをクロック乗り換えのためにバッファリングする。クライアントカウント部55はクライアントクロックとシステムクロックを供給されてシステムクロックから中間クロックに相当する仮想クロックを得るためのイネーブル信号を生成し、ODUフレーム構成部57及びメモリ制御部58に供給する。このクライアントカウント部55を信号生成部とも呼ぶ。メモリ制御部56はシステムクロックとODUフレーム構成部57からのイネーブル信号を供給されて中間クロックに相当する仮想クロックを得て、仮想クロックから生成した読み出しアドレスでメモリ54にバッファリングされているデータSTS-768フレームデータを読み出す。メモリ54から読み出されたデータはODUフレーム構成部57において上記仮想クロックを用いてOPUペイロードにマッピングされ、更に、ODUフレームにマッピングされる。なお、ODUフレームを光転送ユニット信号とも呼ぶ。また、ODUフレーム構成部57はOPUオーバーヘッド、ODUオーバーヘッド及びFSFixedStuffの付加を行うと共に、ODUオーバーヘッド及びSFタイミング信号をメモリ制御部56に供給する。メモリ制御部58はシステムクロックとODUフレーム構成部57からのイネーブル信号を供給されて中間クロックに相当する仮想クロックを得て、仮想クロックから生成した書き込みアドレスによりODUフレーム構成部57の出力するODUフレームデータをメモリ59に書き込む。メモリ59はODUフレームをシステムクロックに乗せ換えるためのバッファリングを行う。クロック発振器60は各種データのクロスコネクト接続を行うための共通的なシステムクロック周波数164MHzを発生する。メモリ制御部61はシステムクロックからメモリ59の読み出しアドレスを生成し、この読み出しアドレスによりODUフレームをメモリ59から読み出す。メモリ59から読み出されたODUフレームはODUクロスコネクト接続部62を介してODUクロスコネクト部21に供給される。<ODU3フレーム>クライアントデータとしてのSTS-768フレームデータをODU3フレームにマッピングしてADM装置内部に取り込む場合のデータ乗せ換え回路について説明する。STS-768フレームデータレート=39813.12Mbpsを256パラレル処理で動作している場合はSTS-768データフレームの動作クロックは155MHzとなる。図7にODU3フレームのフレームフォーマットを示す。ODU3フレームは、オーバーヘッド部とペイロード部を有する。オーバーヘッド部は第1列目~第16列目の16バイト×4行のサイズを有し、接続及び品質の管理に用いられる。ペイロード部は第17列目~第3824列目の3808バイト×4行のサイズを有し、1以上のサービスを提供するクライアント信号を収容する。本実施形態はBMPマッピングを適用しているためJCバイトでのスタッフ処理は必要ない。そのため、オーバーヘッド部の第16列目とペイロード部の第4行第17列目のJCバイトであるJCJustificationControlバイト,NJONegativeJustificationOpportunityバイト,PJOPositiveJustificationOpportunityバイトは全て値0とする。ペイロード部では、第1265列目~第1280列目の16バイト×4行と、第2545列目~第2560列目の16バイト×4行にFSFixedStuffが付加される。なお、ペイロード部のPJCとFS以外の部分はDデータが格納される領域である。図6に示すクライアントカウント部55のクライアントクロックカウンタ71は端子52から供給されるクライアントクロックをカウントし、そのカウント値を加算回路72に供給する。本実施形態では、システムクロック164MHzで、中間クロック158MHzに同期するODUフレームイネーブルに相当する信号を生成する。そのために、加算回路72はクライアントクロックカウンタ71によるクライアントクロックのカウント値に、オーバーヘッドとFSのデータ量を加算する。ODU3フレーム全体の大きさは、図7に示すように、1行当たり3824バイトのフレームになる。これに対してペイロード部は、オーバーヘッド及びFSを除いた3824-16×3バイトとなる。ここでオーバーヘッド及びFSに該当する16×3バイト分だけクライアントクロックのカウント値に対して加算を行う。クライアントクロックのカウント値に対しての加算率は、3824/3824-16×3=239/236となる。加算回路72ではクライアントクロックのカウント値が236となる毎に、3を加算する。加算回路72の出力値は更新回路74に供給される。この加算回路72を加算部とも呼ぶ。クライアントカウント部55内のPSカウンタ73はクロック発振器60から供給される164MHzのシステムクロックをカウントする。PSカウンタ73のカウント値は更新回路74に供給されて固定値である周期PSと比較される。更新回路74はPSカウンタ73のカウント値がレジスタ75に設定されている周期PSとなる毎に、加算回路72の出力値をサンプリングして更新する。これと共に、リセット信号Fpを生成し、PSカウンタ73のカウント値をリセットする。周期PSはオーバーサンプリングを行うため、ODUフレーム周期より大きな値を設定する。なお、メモリ54の追従性を維持するために、周期PSはあまりに大きな値は適さない。ここでは例としてPS=10000とする。なお、更新回路74を更新部とも呼ぶ。更新回路74はPS周期毎に加算回路72の出力値加算後カウント値を更新し、更新した加算後カウント値Cmを周期PS及びリセット信号Fpと共にシグマデルタ回路76に供給する。シグマデルタ回路76は加算後カウント値Cm/周期PSの比率である間引き率で間引き信号としてのイネーブル信号InEnebleを生成するシグマデルタ演算を行う。このイネーブル信号InEnebleを用いてシステムクロックを間引く、つまり、マスクすることで中間クロックに相当する仮想クロックが得られる。言替えると、システムクロック164MHzを用いて、中間クロック158MHz相当のODUフレームにおけるクライアント信号をマッピングするペイロード部を示すイネーブル信号InEnebleを生成できる。このイネーブル信号を基にODUフレーム構成部57、メモリ制御部56,58を動作させる。なお、シグマデルタ回路76をシグマデルタ回路部とも呼ぶ。<シグマデルタ回路>図8にシグマデルタ回路76の一実施形態の構成図を示す。また、図9にPS=5,Cm=2又は3の場合の信号タイミングチャートを示す。図8において、シグマデルタ回路は加算器81と比較器減算器82とフリップフロップ83,84とマスク回路85を有している。加算器81は加算後カウント値Cmと、マスク回路85からの前回余りを加算して比較器減算器82に供給する。比較器減算器82は前回余りCmをPSと比較して、前回余りCmがPS以上の場合は、データを指示する値1の信号Ansをフリップフロップ83に供給すると共に、前回余りCmmodPS、つまり前回余りCm-PSを次回余りとしてフリップフロップ84に供給する。一方、前回余りCmがPS未満の場合は、スタッフを指示する値0の信号Ansをフリップフロップ83に供給すると共に、前回余りCmを次回余りとしてフリップフロップ84に供給する。このスタッフ指示はシステムクロックの間引きに対応する。フリップフロップ84で1クロック分遅延された次回余りはマスク回路85に供給される。マスク回路85はリセット信号Fpが値1のとき強制的に前回余りを値0として加算器81に供給し、リセット信号Fpが値0のとき次回余りを前回余りとして加算器81に供給する。フリップフロップ83は信号Ansをクロックに同期して保持し出力する。これにより、図9に示す時刻t0でリセットされたのち、時刻t3,t5においてデータ出力を指示する値1の信号Ansが出力される。図10にシグマデルタ回路の動作を模式的に示す。図10において、円筒容器の容量はPS=5に相当し、各時刻にCm=2だけの液体が円筒容器に供給され、円筒容器から液体が溢れるときにAns=1となる。時刻t1ではCm/PSが2/5であるのでAns=0であり、時刻t2ではCm/PSが4/5であるのでAns=0であり、時刻t3ではCm/PSが6/5であるのでAns=1となり、その結果、Cm/PS=1/5となる。このように、シグマデルタアルゴリズムを使用することにより、Ansにおける1/0の連続性を分散させることができる。この結果、クライアントデータをメモリ54から読み出す際のリードイネーブル=0リードディスエーブルを均一に発生させることができる。これにより、メモリ54の容量を小さくすることができ、ビットレートの違いによりクライアントクロックとシステムクロックの位相がずれてビットスリップが発生することを防止できる。上記のシグマデルタ回路76で生成された信号Ansはイネーブル信号InEnebleとしてクライアントカウント部55からODUフレーム構成部57及びメモリ制御部58に供給される。ODUフレーム構成部57はODUフレームの1行分のバイト数である1~3824をカウントする内蔵カウンタを有しており、この内蔵カウンタはシグマデルタ回路76からのイネーブル信号InEnebleが値1のとき164MHzのシステムクロックによってカウントアップされる。そして、ODUフレーム構成部57はODUフレームのオーバーヘッド及びFSODU3フレームでは第1列目~第16列目の16バイトと、第1265列目~第1280列目の16バイトと、第2545列目~第2560列目の16バイトのタイミングで値0となり、イネーブル信号InEnebleが値1、かつ、オーバーヘッド及びFSを除くタイミングで値1となる読み出しイネーブル信号OutEnebleを生成してメモリ制御部56に供給する。つまり、ODU3フレームのペイロードはフレーム全体の3824-16×3/3824=236/239を占めるため、メモリ54の読み出しデータ量がメモリ54のへの書き込みデータ量に常に追従することが可能となる。メモリ制御部56は上記読み出しイネーブル信号OutEnebleとクロック発振器60からのシステムクロックを供給され、イネーブル信号OutEnebleが値1のときにシステムクロックをカウントしてメモリ54の読み出しアドレスを生成する。メモリ制御部56ではシステムクロックがリードイネーブル信号でマスクされ中間クロックに相当する仮想クロックとされ、仮想クロックによって読み出しアドレスを生成する。また、メモリ制御部56は上記読み出しイネーブル信号OutEnebleをリードイネーブル信号として読み出しアドレスと共にメモリ54に供給する。メモリ54はメモリ制御部56からの読み出しアドレス及びリードイネーブル信号とシステムクロックに応じてバッファリングしているデータSTS-768フレームデータを読み出す。メモリ54から読み出されたデータはODUフレーム構成部57に供給される。なお、読み出しイネーブル信号OutEnebleはオーバーヘッド及びFSのタイミングと、イネーブル信号InEnebleが値0のタイミングでは値0であり、読み出しイネーブル信号OutEnebleが値0のタイミングではメモリ54からデータの読み出しは行われない。ODUフレーム構成部57はイネーブル信号InEnebleに基づいてメモリからのデータをOPUペイロードにマッピングし、オーバーヘッドとFSを付加する。更に、ODUフレームにマッピングする。ODUフレーム構成部57の出力するODUフレームここではODU3フレームはメモリ59に供給される。メモリ制御部58はシグマデルタ回路76が出力するイネーブル信号InEnebleを供給されると共に、クロック発振器60から周波数164MHzのシステムクロックを供給されている。メモリ制御部58はイネーブル信号InEnebleが値1のときにシステムクロックをカウントしてメモリ59の書き込みアドレスを生成する。メモリ制御部58ではシステムクロックがイネーブル信号でマスクされ中間クロックに相当する仮想クロックとされ、仮想クロックによって書き込みアドレスを生成する。また、メモリ制御部58は上記イネーブル信号InEnebleを必要分所定期間だけ遅延してライトイネーブル信号WriteEnebleとして書き込みアドレスと共にメモリ59に供給する。これにより、メモリ59にODUフレームここではODU3フレームが書き込まれる。メモリ制御部61は周波数164MHzのシステムクロックからメモリ59の読み出しアドレス及びリードイネーブル信号を生成し、この読み出しアドレス及びリードイネーブル信号によりODUフレームをメモリ59から読み出す。メモリ59から読み出されたODUフレームはODUクロスコネクト接続部62を介してODUクロスコネクト部21に供給される。図11A乃至図11Dに図6の各部における信号タイミングチャートを示す。図11A乃至図11Dそれぞれにおいて、aに164MHzのシステムクロックを示し、bにPSカウンタ73のカウント値を示す。また、cに155MHzのクライアントクロックを示し、dに加算回路72が出力する加算後カウント値を示し、eに更新回路74が出力する値Cmを示す。また、fにクライアントカウント部55が出力するイネーブル信号InEnebleを示し、gにODUフレーム構成部57が出力する読み出しイネーブル信号OutEnebleを示す。また、hにODUフレーム構成部57の内蔵カウンタのカウント値を示し、iにメモリ54に供給されるクライアントデータを示す。また、jにメモリ54から読み出されるデータを示し、kにODUフレーム構成部57が出力するODUフレームのデータを示し、lにメモリ制御部58が出力するライトイネーブル信号WriteEnebleを示す。図11Adに示す加算後カウント値はクライアントクロックカウンタ71のカウント値が236となった時点t11で3されて239となっている。図11Beに示すCmは、PSカウンタ73のカウント値が10000となった時点t12で図11Bdの加算後カウント値9225に更新されている。また、図11Bhに示すODUフレーム構成部57の内蔵カウンタの値は、図11Bfのイネーブル信号InEnebleが値1となった後の時点t13からカウントアップされる。また、図11Blに示すライトイネーブル信号WriteEnebleは、図11Bfのイネーブル信号InEnebleが値1となった後に必要分だけ遅延した時点t14に値1となる。図11Cfに示すイネーブル信号は、図11CeのCmが9255であるため、10000-9255/10000=775/10000の確立で、例えば時点t15に値0ディスエーブルとなる。このため、図11Chに示すODUフレーム構成部57の内蔵カウンタの値はシステムクロックの2クロック分時点t15~t16だけi1となる。また、時点t15から必要分だけ遅延した時点t16で図11Clに示すライトイネーブル信号WriteEnebleが値0となる。また、図11Cgに示すODUフレーム構成部57が出力する読み出しイネーブル信号OutEnebleはODUフレームのオーバーヘッド又はFSの挿入タイミングにより時点t17で値0となる。図11Deに示すCmは、PSカウンタ73のカウント値が10000となった時点t18で図11Bdの加算後カウント値9226に更新されている。本実施形態では、システムクロックから中間クロックに相当する仮想クロックを得るための間引き信号としてのイネーブル信号を生成し、イネーブル信号によりシステムクロックを間引いて中間クロックに相当する仮想クロックを得ている。このため、従来の必要とした中間クロックのクロック発振器を削減することができ、回路規模を削減することが可能となる。<ODU2フレーム>クライアントデータとしてのSTS-192フレームデータをODU2フレームにマッピングしてADM装置内部に取り込む場合のデータ乗せ換え回路について説明する。STS-192フレームデータレート=9953.280Mbpsを64パラレル処理で動作している場合はSTS-192データフレームの動作クロックは155MHzとなる。図12にODU2フレームのフレームフォーマットを示す。ODU2フレームは、オーバーヘッド部とペイロード部を有する。オーバーヘッド部は第1列目~第16列目の16バイト×4行のサイズを有し、ペイロード部は第17列目~第3824列目の3808バイト×4行のサイズを有する。ODU2フレームのペイロード部には第1905列目~第1920列目の16バイト×4行にFSが付加される。このため、オーバーヘッドとFSのデータ量を除いたペイロードは3824-16×2列となる。よって、クライアント信号のカウント値に対しての加算率は、3824/3824-16×2=239/237となる。この場合、加算回路72ではクライアントクロックのカウント値が237となる毎に、2を加算する。<ODU1フレーム>クライアントデータとしてのSTS-48フレームデータをODU1フレームにマッピングしてADM装置内部に取り込む場合のデータ乗せ換え回路について説明する。STS-48フレームデータレート=2.488320GbpsはSONET信号のため156MHz動作であるので16パラレル処理となり、動作クロックは155.52MHzとなる。図13にODU1フレームのフレームフォーマットを示す。ODU1フレームは、オーバーヘッド部とペイロード部を有する。オーバーヘッド部は第1列目~第16列目の16バイト×4行のサイズを有し、ペイロード部は第17列目~第3824列目の3808バイト×4行のサイズを有する。ODU1フレームのペイロード部はPJOを除くと全てDデータが格納される領域とされている。このため、オーバーヘッドのデータ量を除いたペイロードは3824-16列となる。よって、クライアント信号のカウント値に対しての加算率は、3824/3824-16=239/238となる。この場合、加算回路72ではクライアントクロックのカウント値が238となる毎に、1を加算する。<ODU2eフレーム>クライアントデータとしてのイーサネット登録商標の10GbE信号をODU2eフレームにマッピングしてADM装置内部に取り込む場合のデータ乗せ換え回路について説明する。10GbE信号フレームデータレート=10.312500Gbpsについても他信号と近い速度で動作をさせたいため64パラレル処理として、動作クロックは161.13MHzとなる。図14にODU2eフレームのフレームフォーマットを示す。ODU2eフレームは、オーバーヘッド部とペイロード部を有する。オーバーヘッド部は第1列目~第16列目の16バイト×4行のサイズを有し、ペイロード部は第17列目~第3824列目の3808バイト×4行のサイズを有する。ODU2eフレームのペイロード部には第1905列目~第1920列目の16バイト×4行にFSが付加される。このため、オーバーヘッドとFSのデータ量を除いたペイロードは3824-16×2列となる。よって、クライアント信号のカウント値に対しての加算率は、3824/3824-16×2=239/237となる。この場合、加算回路72ではクライアントクロックのカウント値が237となる毎に、2を加算する。付記1入力されたクライアント信号をメモリに書き込み、光ネットワークの光転送ユニット信号に対応した中間クロックで前記メモリから前記クライアント信号を読み出して前記光転送ユニット信号にマッピングし、前記光転送ユニット信号を共通のシステムクロックに乗せて出力するデータ乗せ換え回路において、前記クライアント信号のクロックのカウント値に応じた値と予め設定された固定値との比率に基づいて、前記システムクロックから前記中間クロックに相当する仮想クロックを得るための間引き信号を生成する信号生成部、を有し、前記間引き信号により前記システムクロックを間引いて前記仮想クロックを得て前記中間クロックの代りに利用することを特徴とするデータ乗せ換え回路。付記2付記1記載のデータ乗せ換え回路において、前記信号生成部は、前記クライアント信号のクロックのカウント値に、前記光転送ユニット信号のオーバーヘッドとスタッフ分に相当する一定値を加算して加算後カウント値を得る加算部と、前記光ネットワークのシステムクロックを前記固定値だけカウントする毎に、前記加算後カウント値を更新する更新部と、更新した前記加算後カウント値と前記固定値との比率に基づいて、前記間引き信号を生成するシグマデルタ回路部と、を有することを特徴とするデータ乗せ換え回路。付記3付記2記載のデータ乗せ換え回路において、前記シグマデルタ回路部は、更新した前記加算後カウント値に前回の余りを加算した余り加算値が前記固定値以上のとき前記間引き信号における間引きを指示せず前記余り加算値から前記固定値を減算して次回の余りとし、前記余り加算値が前記固定値未満のとき前記間引き信号における間引きを指示し前記余り加算値を次回の余りとすることを特徴とするデータ乗せ換え回路。付記4付記3記載のデータ乗せ換え回路において、前記クライアント信号は、ビットレート一定の信号であり、前記マッピングは、前記光転送ユニット信号のペイロードに前記クライアント信号をそのまま挿入し必要に応じて固定スタッフを付加するBMPマッピングであることを特徴とするデータ乗せ換え回路。付記5入力されたクライアント信号をメモリに書き込み、光ネットワークの光転送ユニット信号に対応した中間クロックで前記メモリから前記クライアント信号を読み出して前記光転送ユニット信号にマッピングし、前記光転送ユニット信号を共通のシステムクロックに乗せて出力するデータ乗せ換え方法において、前記クライアント信号のクロックのカウント値に応じた値と予め設定された固定値との比率に基づいて、前記システムクロックから前記中間クロックに相当する仮想クロックを得るための間引き信号を生成し、前記間引き信号により前記システムクロックを間引いて前記仮想クロックを得て前記中間クロックの代りに利用することを特徴とするデータ乗せ換え方法。付記6付記5記載のデータ乗せ換え方法において、前記間引き信号の生成は、前記クライアント信号のクロックのカウント値に、前記光転送ユニット信号のオーバーヘッドとスタッフ分に相当する一定値を加算して加算後カウント値を得、前記光ネットワークのシステムクロックを前記固定値だけカウントする毎に、前記加算後カウント値を更新し、更新した前記加算後カウント値と前記固定値との比率に基づいて、シグマデルタ演算により前記間引き信号を生成することを特徴とするデータ乗せ換え方法。付記7付記6記載のデータ乗せ換え方法において、前記シグマデルタ演算は、更新した前記加算後カウント値に前回の余りを加算した余り加算値が前記固定値以上のとき前記間引き信号における間引きを指示せず前記余り加算値から前記固定値を減算して次回の余りとし、前記余り加算値が前記固定値未満のとき前記間引き信号における間引きを指示し前記余り加算値を次回の余りとすることを特徴とするデータ乗せ換え方法。付記8付記7記載のデータ乗せ換え方法において、前記クライアント信号は、ビットレート一定の信号であり、前記マッピングは、前記光転送ユニット信号のペイロードに前記クライアント信号をそのまま挿入し必要に応じて固定スタッフを付加するBMPマッピングであることを特徴とするデータ乗せ換え方法。"