複数の画素形成部を有する記録ヘッドと、この記録ヘッドにおける前記画素形成部の動作を制御するための記録ヘッド制御ICと、を有する、ヘッドユニットと、前記ヘッドユニットを支持する、装置本体と、を備えた、画像記録装置において、前記装置本体に備えられたメイン基板内のASIC上に実装されていて、シングルエンド形式の入力信号を差動伝送信号に変換するとともに当該差動伝送信号を出力する、差動伝送ドライバと、前記記録ヘッド制御IC上に実装されていて、前記差動伝送ドライバによって出力された前記差動伝送信号を受信するとともに受信した当該差動伝送信号をシングルエンド形式の出力信号に変換する、差動伝送レシーバと、を備えたことを特徴とする、画像記録装置。請求項1に記載の、画像記録装置において、前記記録ヘッド制御IC上に実装されていて、前記差動伝送レシーバによって出力された前記出力信号をシリアル-パラレル変換する、シリアル-パラレル変換部をさらに備えたことを特徴とする、画像記録装置。請求項2に記載の、画像記録装置において、前記ASIC上に実装されていて、パラレルデータ信号をパラレル-シリアル変換することで前記入力信号を生成する、パラレル-シリアル変換部をさらに備えたことを特徴とする、画像記録装置。請求項1~請求項3のうちのいずれか1項に記載の、画像記録装置において、多数組の差動伝送信号ラインと、隣り合う前記差動伝送信号ラインの組間に設けられたシグナルグラウンドラインと、を有する、第一のフレキシブルケーブルと、当該画像記録装置に設けられていて前記画素形成部の画素形成のための駆動中に信号レベルが変化する第一のセンサの信号ラインである第一のセンサ信号ラインを有しない一方で、当該画像記録装置に設けられていて前記画素形成部の画素形成のための駆動中に信号レベルの変化がない第二のセンサの信号ラインである第二のセンサ信号ラインを有する、第二のフレキシブルケーブルと、前記記録ヘッドに対して電源電圧を供給するための電源ラインを有する、第三のフレキシブルケーブルと、をさらに備え、前記第一のフレキシブルケーブルと、前記第二のフレキシブルケーブルと、前記第三のフレキシブルケーブルとは、この順で積層された状態で、前記ヘッドユニットと前記メイン基板との間に設けられていることを特徴とする、画像記録装置。請求項4に記載の、画像記録装置であって、前記第二のフレキシブルケーブルは、幅方向における一端側に設けられた、前記第二のセンサ信号ラインと、前記幅方向について前記第三のフレキシブルケーブルにおける前記電源ラインに対応する位置に設けられた、前記記録ヘッドの接地のための電源グラウンドラインと、を有し、前記第三のフレキシブルケーブルは、前記幅方向について前記第二のセンサ信号ラインに対応する位置に設けられた前記第一のセンサ信号ラインと、前記幅方向について前記第二のフレキシブルケーブルにおける前記電源グラウンドラインに対応する位置に設けられた前記電源ラインと、を有することを特徴とする、画像記録装置。以下、本発明の実施形態について、図面を参照しつつ説明する。なお、以下の実施形態に関する記載は、法令で要求されている明細書の記載要件記述要件実施可能要件を満たすために、本発明の具体化の単なる一例を、可能な範囲で具体的に記述しているものにすぎない。よって、後述するように、本発明が、以下に説明する実施形態の具体的構成に何ら限定されるものではないことは、全く当然である。本実施形態に対して施され得る各種の変更変形例:modificationは、当該実施形態の説明中に挿入されると、一貫した実施形態の説明の理解が妨げられるので、末尾にまとめて記載されている。<装置構成>図1は、本発明の画像記録装置の一実施形態に係るカラーインクジェットプリンタ1の概略構成を示す図である。本実施形態のカラーインクジェットプリンタ1は、本体部2と、記録部3と、キャリッジ4と、メイン基板5と、ケーブル群6と、を備えている。記録部3、キャリッジ4、メイン基板5、及びケーブル群6は、本体部2内に収容されている。記録部3は、イエロー、マゼンタ、シアン、及びブラックの4色の液体状のインクを吐出可能に構成されている。この記録部3は、キャリッジ4によって支持されている。キャリッジ4は、図示しないキャリッジ移動機構によって、用紙幅方向図中x軸方向に往復移動可能に支持されている。メイン基板5は、本体部2に設けられている。このメイン基板5は、記録部3に向けて記録データ等の信号や電源電圧を供給するとともに、キャリッジ4側記録部3側に設けられた種々のセンサ類からの信号を受け取ることができるように、ケーブル群6を介してキャリッジ4側と接続されている。ケーブル群6は、第一フレキシブルケーブル6aと、第二フレキシブルケーブル6bと、第三フレキシブルケーブル6cと、を備えている。第一フレキシブルケーブル6a、第二フレキシブルケーブル6b、及び第三フレキシブルケーブル6cは、周知の扁平なケーブルであって、幅方向図中上下方向[z軸方向]に沿って配列された複数の信号線SL後述する差動伝送信号ライン611~ヘッド電源ライン635に対応するを有している。第一フレキシブルケーブル6a、第二フレキシブルケーブル6b、及び第三フレキシブルケーブル6cは、この順で厚さ方向第一フレキシブルケーブル6a~第三フレキシブルケーブル6cの長手方向すなわち信号線SLの長手方向と直交し、且つ上述の幅方向と直交する方向に積層された状態図中の拡大図参照:なお、第一フレキシブルケーブル6a、第二フレキシブルケーブル6b、及び第三フレキシブルケーブル6cは、互いに積層状態で束ねられているだけであって、必ずしも互いに密着している必要はない。で配置されている。図2Aは、図1に示されている記録部3の拡大斜視図である。図2Aを参照すると、本発明のヘッドユニットに相当する記録部3は、ヘッドドライバIC31a及び31bと、記録ヘッド32と、を備えている。図2Bは、図2Aに示されている記録ヘッド32の一部拡大平面図である。図2A及び図2Bを参照すると、記録ヘッド32には、多数具体的には1680個のノズル32a及びノズル駆動部32bが、二次元的に配列されている。そして、ヘッドドライバIC31a及び31bは、多数のノズル駆動部32bノズル32aの動作を制御するために設けられている。具体的には、同一色のインクを吐出するためのノズル32a、及びこのノズル32aにおけるインク吐出動作を行うためのノズル駆動部32bが、用紙搬送方向図中y軸方向に沿って配列されている。また、一色のインクを吐出するためのノズル32a及びノズル駆動部32bの用紙搬送方向に沿った列が、用紙幅方向について複数列設けられている。上述したような、記録ヘッド32の構成は周知であるので、本明細書においては、これらについてのさらに詳細な構成の説明は省略する。ヘッドドライバIC31aは、多数のノズル駆動部32bのうちの、用紙搬送方向における上流側給紙側:y軸における負方向側の半分のもの図2AにおけるAの領域に設けられているもの:ブラック、イエロー、シアン、及びマゼンタ各210個の駆動を制御するように設けられている。一方、ヘッドドライバIC31bは、多数のノズル駆動部32bのうちの、用紙搬送方向における下流側排紙側:y軸における正方向側の半分のもの図2AにおけるBの領域に設けられているもの:ブラック、イエロー、シアン、及びマゼンタ各210個の駆動を制御するように設けられている。<回路構成>図3A及び図3Bは、図1に示されているカラーインクジェットプリンタ1の回路構成の一例を示す図である。ここで、図3Aは主としてメイン基板5側の回路構成を示しており、図3Bは主としてキャリッジ4側記録部3側の回路構成を示している図示の便宜上、図3Aと図3Bとで重複部分が生じている。以下、図3A及び図3Bを参照しつつ、本実施形態における回路構成の詳細について説明する。メイン基板5には、メイン電源部51と、ヘッド電源部52と、ASICApplicationSpecificIntegratedCircuit53と、ROM54と、RAM55と、不揮発性メモリ56と、が実装されている。メイン電源部51は、ヘッドドライバIC31a等の電源電圧の出力端子図中P1端子:3.3V、後述するメディアセンサ71及びエンコーダ72の電源電圧の出力端子図中P2端子:3.3V、ASIC53のコア電源電圧用の出力端子図中PC端子:1.2V、及び接地端子図中G端子:0Vを有している。ヘッド電源部52は、記録ヘッド32図2Bに示されているノズル駆動部32bの駆動用の電源電圧の出力端子図中PH端子と、接地端子図中GH端子と、を有している。<<ASIC>>ASIC53は、CPU53aを含む特定用途向け集積回路であって、ROM54、RAM55、及び不揮発性メモリ56と、双方向バス57を介して接続されている。また、ASIC53は、上述のようにコア電源電圧の供給を受けるために、メイン電源部51における上述のコア電源電圧用の出力端子図中PC端子と接続されている。CPU53aは、双方向バス57と接続されていて、図示しない外部装置例えばパーソナルコンピュータ等から受信した記録指令記録データを含むに基づいて、カラーインクジェットプリンタ1の各部を統括的に制御するように設けられている。以下、ASIC53の内部の詳細な回路構成について説明する。ASIC53には、クロック生成部53cと、記録制御部53dと、メディアセンサ制御処理部53fと、メディアセンサインタフェース部53gと、エンコーダ信号制御処理部53hと、エンコーダインタフェース部53kと、温度検知信号制御処理部53mと、が実装回路要素として当該ASIC53上に搭載:以下同様されている。クロック生成部53c、記録制御部53d、メディアセンサ制御処理部53f、エンコーダ信号制御処理部53h、及び温度検知信号制御処理部53mは、双方向バス57と接続されている。クロック生成部53cは、シングルエンド信号から差動伝送信号へ変換する基準となる一定周期のクロックパルスを生成するように設けられている。記録制御部53dは、CPU53aによって処理された記録データと、クロック生成部53cによって生成されたクロックパルスと、種々のセンサ類後述するメディアセンサ71やエンコーダ72を含むからの信号と、に基づいて、記録媒体用紙上に所定の画像を形成するために記録部3を含むカラーインクジェットプリンタ1の各部の動作を制御するように設けられている。メディアセンサ制御処理部53fは、記録媒体の有無の検知すなわち記録媒体の用紙搬送方向における先端の検知や記録媒体のサイズの検知すなわち記録媒体の用紙幅方向における端縁の位置の検知を行うために設けられた後述するメディアセンサ71からの信号を受けることで、記録媒体の有無やサイズの検知を行うように設けられている。また、メディアセンサ制御処理部53fは、メディアセンサ71の動作を制御するように設けられている。すなわち、メディアセンサ制御処理部53fは、待機時記録ヘッド32による画像の記録を行わないときにメディアセンサ71の動作具体的には発光部や受光部の動作を停止させるとともに、画像記録時にメディアセンサ71を動作させるように設けられている。メディアセンサインタフェース部53gは、メディアセンサ制御処理部53f及びメイン電源部51と接続されている。このメディアセンサインタフェース部53gは、ASIC53のコア電圧レベル1.2Vのデジタル信号と3.3Vのアナログ信号との間の変換を行う電圧変換部であって、メディアセンサ制御処理部53fと後述するメディアセンサ71との信号の授受のためのインタフェースとして設けられている。同様に、エンコーダ信号制御処理部53hは、記録ヘッド32すなわち図1におけるキャリッジ4の用紙幅方向の位置を検知するために設けられた後述のエンコーダ72からの信号を受けるとともに、当該エンコーダ72の動作を制御するように設けられている。また、エンコーダインタフェース部53kは、エンコーダ信号制御処理部53h及びメイン電源部51と接続された電圧変換部であって、エンコーダ信号制御処理部53hとエンコーダ72との信号の授受のためのインタフェースとして設けられている。温度検知信号制御処理部53mは、ヘッドドライバIC31a及び31bの温度を検知するための温度検知部後述するIC温度検知部311a及び311bからの信号を受け取ることで、ヘッドドライバIC31a及び31bの温度を検知するように設けられている。また、温度検知信号制御処理部53mは、記録ヘッド32の温度を検知するための温度検知部サーミスタ:後述するヘッド温度検知部81の動作を制御するとともに、かかる温度検知部からの信号を受け取ることで記録ヘッド32の温度を検知するように設けられている。また、ASIC53には、ブラック波形生成部53pとカラー波形生成部53rとが実装されている。これらは、双方向バス57と接続されている。ブラック波形生成部53pは、ブラックインクによるドットサイズ記録ヘッド32により吐出されるインク液滴のサイズ:本実施形態においては4種類に対応した波形のデータ記録データのうちの波形データ:4ビットの信号を出力するように設けられている。同様に、カラー波形生成部53rは、カラー記録時におけるカラーインクブラック以外の色のインクによるドットサイズに対応した波形のデータ波形データ:4ビットの信号を出力するように設けられている。ここで、本実施形態における波形データは、1ドットを形成するための所定時間内にノズル駆動部32b図2B参照に出力される駆動信号のオン/オフ状態を、各ドットサイズ4種類に対応して表したものである。具体的には、本実施形態においては、4ビットの波形データは、4種類のドットサイズに対応する波形データであることを表しており、波形データは、1と0のデータを組み合わせて形成されている1はオン、0はオフを示しているものとする。また、ASIC53には、第一ヘッド制御信号生成部53s1と、第二ヘッド制御信号生成部53s2と、第三ヘッド制御信号生成部53s3と、第四ヘッド制御信号生成部53s4と、が実装されている。これらは、双方向バス57と接続されている。第一ヘッド制御信号生成部53s1は、ブラック及びイエローのノズル駆動部32b図2B参照における給紙側のもの図2AにおけるAの領域に設けられているもの:以下同様を駆動するための制御信号記録データのうちドット形成データドット形成の有無を示すドットデータとドットサイズの大きさを表すドットサイズデータとを含む:パラレル形式4ビットを生成するように設けられている。同様に、第二ヘッド制御信号生成部53s2は、シアン及びマゼンタのノズル駆動部32bにおける給紙側のものを駆動するための制御信号ドット形成データ:パラレル形式4ビットを生成するように設けられている。第三ヘッド制御信号生成部53s3は、ブラック及びイエローのノズル駆動部32bにおける排紙側のもの図2AにおけるBの領域に設けられているもの:以下同様を駆動するための制御信号ドット形成データ:パラレル形式4ビットを生成するように設けられている。同様に、第四ヘッド制御信号生成部53s4は、シアン及びマゼンタのノズル駆動部32bにおける排紙側のものを駆動するための制御信号ドット形成データ:パラレル形式4ビットを生成するように設けられている。また、ASIC53には、第一パラレル-シリアル変換部53t1と、第二パラレル-シリアル変換部53t2と、第三パラレル-シリアル変換部53t3と、第四パラレル-シリアル変換部53t4と、が実装されている。これらは、第一ヘッド制御信号生成部53s1~第四ヘッド制御信号生成部53s4、並びにブラック波形生成部53p及びカラー波形生成部53rによって生成されたパラレル形式の記録データ信号をシリアル形式1ビットに変換するように設けられている。具体的には、第一パラレル-シリアル変換部53t1は、第一ヘッド制御信号生成部53s1、第二ヘッド制御信号生成部53s2、及びクロック生成部53cと接続されている。この第一パラレル-シリアル変換部53t1は、第一ヘッド制御信号生成部53s1と第二ヘッド制御信号生成部53s2とから出力されるパラレル形式の記録データ信号ドット形成データ信号を、クロック生成部53cから出力されるクロックパルスを基準として、シリアル形式の信号に変換するように設けられている。また、第二パラレル-シリアル変換部53t2は、ブラック波形生成部53p、カラー波形生成部53r、及びクロック生成部53cと接続されている。この第二パラレル-シリアル変換部53t2は、ブラック波形生成部53pとカラー波形生成部53rから出力される各々4種類の波形データ信号を、クロック生成部53cから出力されるクロックパルスを基準として、シリアル形式の信号に変換するように設けられている。このように、第一パラレル-シリアル変換部53t1及び第二パラレル-シリアル変換部53t2は、記録ヘッド32に設けられたノズル駆動部32b図2B参照における給紙側のもの以下、給紙側ノズル駆動部と称する。の駆動用のシリアル形式1ビットの信号を出力するように設けられている。同様に、第三パラレル-シリアル変換部53t3は、第三ヘッド制御信号生成部53s3、第四ヘッド制御信号生成部53s4、及びクロック生成部53cと接続されている。また、第四パラレル-シリアル変換部53t4は、ブラック波形生成部53p、カラー波形生成部53r、及びクロック生成部53c接続されている。そして、第三パラレル-シリアル変換部53t3及び第四パラレル-シリアル変換部53t4は、記録ヘッド32に設けられたノズル駆動部32b図2B参照における排紙側のもの以下、排紙側ノズル駆動部と称する。の駆動用のシリアル形式1ビットの信号を出力するように設けられている。さらに、ASIC53には、差動信号用定電流生成部53uと、第一差動信号変換出力部53w1と、第二差動信号変換出力部53w2と、第三差動信号変換出力部53w3と、第四差動信号変換出力部53w4と、第五差動信号変換出力部53w5と、第六差動信号変換出力部53w6と、が実装されている。本実施形態においては、差動信号用定電流生成部53u及び第一差動信号変換出力部53w1~第六差動信号変換出力部53w6は、LVDSLowVoltageDifferentialSignaling:低電圧差動シグナリング信号を生成及び出力するように設けられている。具体的には、差動信号用定電流生成部53uは、LVDS用の定電流源であって、メイン電源部51における電源電圧の出力端子図中P1端子:3.3Vと接続されている。また、本発明の差動伝送ドライバに相当する第一差動信号変換出力部53w1~第六差動信号変換出力部53w6は、第一パラレル-シリアル変換部53t1~第四パラレル-シリアル変換部53t4から出力されたシングルエンド形式シリアル形式の信号をLVDS信号に変換するとともに、かかるLVDS信号を出力するように設けられている。第一差動信号変換出力部53w1は、第一パラレル-シリアル変換部53t1と接続されている。この第一差動信号変換出力部53w1は、第一ヘッド制御信号生成部53s1及び第二ヘッド制御信号生成部53s2によって出力されたドット形成データ給紙側ノズル駆動部の駆動用を第一パラレル-シリアル変換部53t1によってシリアル形式1ビットに変換した信号を、LVDS信号に変換するとともに、かかるLVDS信号をヘッドドライバIC31aに向けて出力するように設けられている。第二差動信号変換出力部53w2は、第二パラレル-シリアル変換部53t2と接続されている。この第二差動信号変換出力部53w2は、ブラック波形生成部53p及びカラー波形生成部53rによって出力された波形データ信号給紙側ノズル駆動部の駆動用を第二パラレル-シリアル変換部53t2によってシリアル形式1ビットに変換した信号を、LVDS信号に変換するとともに、かかるLVDS信号をヘッドドライバIC31aに向けて出力するように設けられている。第三差動信号変換出力部53w3は、クロック生成部53cと接続されている。この第三差動信号変換出力部53w3は、かかるクロック生成部53cから出力されるクロックパルス信号に基づく、ヘッドドライバIC31aの駆動用の基準クロック信号を、LVDS信号に変換するとともに、かかるLVDS信号をヘッドドライバIC31aに向けて出力するように設けられている。第四差動信号変換出力部53w4は、第三パラレル-シリアル変換部53t3と接続されている。この第四差動信号変換出力部53w4は、第三ヘッド制御信号生成部53s3及び第四ヘッド制御信号生成部53s4によって出力されたドット形成データ排紙側ノズル駆動部の駆動用を第三パラレル-シリアル変換部53t3によってシリアル形式1ビットに変換した信号を、LVDS信号に変換するとともに、かかるLVDS信号をヘッドドライバIC31bに向けて出力するように設けられている。第五差動信号変換出力部53w5は、第四パラレル-シリアル変換部53t4と接続されている。この第五差動信号変換出力部53w5は、ブラック波形生成部53p及びカラー波形生成部53rによって出力された波形データ信号排紙側ノズル駆動部の駆動用を第四パラレル-シリアル変換部53t4によってシリアル形式1ビットに変換した信号を、LVDS信号に変換するとともに、かかるLVDS信号をヘッドドライバIC31bに向けて出力するように設けられている。第六差動信号変換出力部53w6は、クロック生成部53cと接続されている。この第六差動信号変換出力部53w6は、かかるクロック生成部53cから出力されるクロックパルス信号に基づく、ヘッドドライバIC31bの駆動用の基準クロック信号を、LVDS信号に変換するとともに、かかるLVDS信号をヘッドドライバIC31bに向けて出力するように設けられている。<<キャリッジ基板>>キャリッジ4図1参照には、キャリッジ基板70が設けられている。キャリッジ基板70は、第一フレキシブルケーブル6a、第二フレキシブルケーブル6b、及び第三フレキシブルケーブル6cを介して、メイン基板5と接続されている。また、キャリッジ基板70には、メディアセンサ71と、エンコーダ72と、が実装されている。メディアセンサ71は、検知信号をメディアセンサ制御処理部53fに向けてメディアセンサインタフェース部53gを介して出力するとともに、メディアセンサインタフェース部53gを介してメディアセンサ制御処理部53fからの制御信号を受け取るように設けられている。また、メディアセンサ71は、後述するように、第三フレキシブルケーブル6cを介して、メイン電源部51から発光部用電源としての電源電圧3.3Vの供給を受けるように設けられている。エンコーダ72は、検知信号をエンコーダ信号制御処理部53hに向けてエンコーダインタフェース部53kを介して出力するとともに、エンコーダインタフェース部53kを介してエンコーダ信号制御処理部53hからの制御信号を受け取るように設けられている。また、エンコーダ72は、後述するように、第三フレキシブルケーブル6cを介して、メイン電源部51から発光部用電源としての電源電圧3.3Vの供給を受けるように設けられている。記録部3とキャリッジ基板70とは、FPCフレキシブルプリント基板80を介して接続されている。本実施形態においては、このFPC80には、上述のヘッド温度検知部81が実装されている。ヘッド温度検知部81は、サーミスタであって、記録ヘッド32の温度に応じた出力を生じるように設けられている。<<ヘッドドライバIC>>ヘッドドライバIC31aには、上述のIC温度検知部311aが設けられている。このIC温度検知部311aは、ヘッドドライバIC31aの温度に応じた出力を生じるようになっている。同様に、ヘッドドライバIC31bにも、上述のIC温度検知部311bが設けられている。ヘッドドライバIC31aには、第一差動信号入力変換部312a1、第二差動信号入力変換部312a2、及び第三差動信号入力変換部312a3が実装回路要素として当該ヘッドドライバIC31a上に搭載:以下同様されている。同様に、ヘッドドライバIC31bには、第一差動信号入力変換部312b1、第二差動信号入力変換部312b2、及び第三差動信号入力変換部312b3が実装回路要素として当該ヘッドドライバIC31b上に搭載:以下同様されている。本発明の差動伝送レシーバに相当する第一差動信号入力変換部312a1等は、第一差動信号変換出力部53w1等によって出力されたLVDS信号を受信するとともに、受信したLVDS信号をシングルエンド形式のシリアルデータ信号に変換するように設けられている。具体的には、第一差動信号入力変換部312a1は、キャリッジ基板70及び第一フレキシブルケーブル6aを介して、第一差動信号変換出力部53w1と接続されている。この第一差動信号入力変換部312a1は、第一差動信号変換出力部53w1から出力されたLVDS信号を受信して、かかるLVDS信号を、給紙側ノズル駆動部の駆動用のドット形成データに対応するシリアルデータ信号に変換するようになっている。同様に、第一差動信号入力変換部312b1は、キャリッジ基板70及び第一フレキシブルケーブル6aを介して、第四差動信号変換出力部53w4と接続されている。この第一差動信号入力変換部312b1は、第四差動信号変換出力部53w4から出力されたLVDS信号を受信して、かかるLVDS信号を、排紙側ノズル駆動部の駆動用のドット形成データに対応するシリアルデータ信号に変換するようになっている。また、第二差動信号入力変換部312a2は、キャリッジ基板70及び第一フレキシブルケーブル6aを介して、第二差動信号変換出力部53w2と接続されている。この第二差動信号入力変換部312a2は、第二差動信号変換出力部53w2から出力されたLVDS信号を受信して、かかるLVDS信号を、給紙側ノズル駆動部の駆動用の波形データに対応するシリアルデータ信号に変換するようになっている。同様に、第二差動信号入力変換部312b2は、キャリッジ基板70及び第一フレキシブルケーブル6aを介して、第五差動信号変換出力部53w5と接続されている。この第二差動信号入力変換部312b2は、第五差動信号変換出力部53w5から出力されたLVDS信号を受信して、かかるLVDS信号を、排紙側ノズル駆動部の駆動用の波形データに対応するシリアルデータ信号に変換するようになっている。さらに、第三差動信号入力変換部312a3は、キャリッジ基板70及び第一フレキシブルケーブル6aを介して、第三差動信号変換出力部53w3と接続されている。この第三差動信号入力変換部312a3は、第三差動信号変換出力部53w3から出力されたLVDS信号を受信して、かかるLVDS信号を、給紙側のヘッドドライバIC31aの駆動用の基準クロック信号に対応するシリアルデータ信号に変換するようになっている。同様に、第三差動信号入力変換部312b3は、キャリッジ基板70及び第一フレキシブルケーブル6aを介して、第六差動信号変換出力部53w6と接続されている。この第三差動信号入力変換部312b3は、第六差動信号変換出力部53w6から出力されたLVDS信号を受信して、かかるLVDS信号を、排紙側のヘッドドライバIC31bの駆動用の基準クロック信号に対応するシリアルデータ信号に変換するようになっている。また、ヘッドドライバIC31aには、第一終端抵抗313a1、第二終端抵抗313a2、及び第三終端抵抗313a3が実装されている。同様に、ヘッドドライバIC31bには、第一終端抵抗313b1、第二終端抵抗313b2、及び第三終端抵抗313b3が実装されている。第一終端抵抗313a1は、第一差動信号入力変換部312a1に対応するようにすなわち第一差動信号入力変換部312a1の入力側の信号ライン対間に設けられている。また、第二終端抵抗313a2は、第二差動信号入力変換部312a2に対応するように設けられている。さらに、第三終端抵抗313a3は、第三差動信号入力変換部312a3に対応するように設けられている。同様に、第一終端抵抗313b1は、第一差動信号入力変換部312b1に対応するようにすなわち第一差動信号入力変換部312b1の入力側の信号ライン対間に設けられている。また、第二終端抵抗313b2は、第二差動信号入力変換部312b2に対応するように設けられている。さらに、第三終端抵抗313b3は、第三差動信号入力変換部312b3に対応するように設けられている。また、ヘッドドライバIC31aには、第一シリアル-パラレル変換部314a1及び第二シリアル-パラレル変換部314a2が実装されている。具体的には、第一シリアル-パラレル変換部314a1は、第一差動信号入力変換部312a1及び第三差動信号入力変換部312a3と接続されている。また、第二シリアル-パラレル変換部314a2は、第二差動信号入力変換部312a2及び第三差動信号入力変換部312a3と接続されている。第一シリアル-パラレル変換部314a1は、第一差動信号入力変換部312a1によって出力された、給紙側ノズル駆動部の駆動用のドット形成データに対応するシリアルデータ信号を、第三差動信号入力変換部312a3によって出力されたクロック信号を基準としてシリアル-パラレル変換し、かかる変換後の信号ドット形成データ信号:4ビットを出力するように設けられている。第二シリアル-パラレル変換部314a2は、第二差動信号入力変換部312a2によって出力された、給紙側ノズル駆動部の駆動用の波形データに対応するシリアルデータ信号を、第三差動信号入力変換部312a3によって出力されたクロック信号を基準としてシリアル-パラレル変換し、かかる変換後の信号波形データ信号:4ビットを出力するように設けられている。同様に、ヘッドドライバIC31bには、第一シリアル-パラレル変換部314b1及び第二シリアル-パラレル変換部314b2が実装されている。具体的には、第一シリアル-パラレル変換部314b1は、第一差動信号入力変換部312b1及び第三差動信号入力変換部312b3と接続されている。また、第二シリアル-パラレル変換部314b2は、第二差動信号入力変換部312b2及び第三差動信号入力変換部312b3と接続されている。第一シリアル-パラレル変換部314b1は、第一差動信号入力変換部312b1によって出力されたシリアルデータ信号を、第三差動信号入力変換部312b3によって出力されたクロック信号を基準としてシリアル-パラレル変換し、かかる変換後の信号ドット形成データ信号:4ビットを出力するように設けられている。第二シリアル-パラレル変換部314b2は、第二差動信号入力変換部312b2によって出力されたシリアルデータ信号を、第三差動信号入力変換部312b3によって出力されたクロック信号を基準としてシリアル-パラレル変換し、かかる変換後の信号波形データ信号:4ビットを出力するように設けられている。さらに、ヘッドドライバIC31aには、ヘッド駆動信号生成部315aが実装されている。ヘッド駆動信号生成部315aは、第一シリアル-パラレル変換部314a1、第二シリアル-パラレル変換部314a2及び第三差動信号入力変換部312a3と接続されていて、これらの出力に基づいて給紙側ノズル駆動部を駆動するための駆動信号を生成するとともに、かかる駆動信号を記録ヘッド32に向けて出力するように設けられている。同様に、ヘッドドライバIC31bには、ヘッド駆動信号生成部315bが実装されている。ヘッド駆動信号生成部315bは、第一シリアル-パラレル変換部314b1、第二シリアル-パラレル変換部314b2及び第三差動信号入力変換部312b3と接続されていて、これらの出力に基づいて排紙側ノズル駆動部を駆動するための駆動信号を生成するとともに、かかる駆動信号を記録ヘッド32に向けて出力するように設けられている。<<フレキシブルケーブル>>第一フレキシブルケーブル6aは、0.5mmピッチ、21ピンのフレキシブルケーブルであって、差動伝送信号ライン611及び612と、シグナルグラウンドライン613と、ヘッド温度センサ信号ライン6141番ピン:図中1で示されていると、ドライバIC温度信号ライン61521番ピン:図中21で示されていると、を有している。本実施形態においては、隣り合う差動伝送信号ライン611と差動伝送信号ライン612からなる差動伝送信号ライン対は、第一フレキシブルケーブル6aに6対設けられている。すなわち、第一差動信号入力変換部312a1は、隣り合う差動伝送信号ライン611と差動伝送信号ライン612からなる差動伝送信号ライン対を介して、第一差動信号変換出力部53w1と接続されている第二差動信号入力変換部312a2と第二差動信号変換出力部53w2との間、第三差動信号入力変換部312a3と第三差動信号変換出力部53w3との間、第一差動信号入力変換部312b1と第四差動信号変換出力部53w4との間、第二差動信号入力変換部312b2と第五差動信号変換出力部53w5との間、及び第三差動信号入力変換部312b3と第六差動信号変換出力部53w6との間も同様である。。第一フレキシブルケーブル6aの幅方向図中上下方向における各差動伝送信号ライン対の両側には、シグナルグラウンドライン613が配置されている。すなわち、シグナルグラウンドライン613は、隣り合う差動伝送信号ライン対の間に設けられている。また、シグナルグラウンドライン613は、第一フレキシブルケーブル6aの幅方向における最も外側の差動伝送信号ライン対よりもさらに外側にて、当該ライン対と隣接するように設けられている。シグナルグラウンドライン613は、メイン基板5におけるメイン電源部51の接地端子図中G端子から引き回された配線と接続されるとともに、ヘッドドライバIC31a及び31bのロジック用接地端子図中GL端子と接続されるようになっている。ヘッド温度センサ信号ライン614は、ヘッド温度検知部81からの温度検知信号を温度検知信号制御処理部53mに伝達するための信号ラインである。このヘッド温度センサ信号ライン614は、第一フレキシブルケーブル6aの長手方向図中左右方向における両端部の、コネクタに対する斜め差しが、万一生じた場合に、これを容易に検知することができるように、第一フレキシブルケーブル6aの幅方向における一方図中上方の端部に配置されている。ドライバIC温度信号ライン615は、IC温度検知部311a及び311bからの温度検知信号を温度検知信号制御処理部53mに伝達するための信号ラインである。このドライバIC温度信号ライン615も、ヘッド温度センサ信号ライン614と同様に、第一フレキシブルケーブル6aの長手方向における両端部の、コネクタに対する斜め差しが、万一生じた場合に、これを容易に検知することができるように、第一フレキシブルケーブル6aの幅方向における他方の端部に配置されている。第二フレキシブルケーブル6bは、1mmピッチ、9ピンのフレキシブルケーブルであって、メディアセンサ信号ライン6211番ピン:図中1で示されている、メディアセンサ信号ライン622、ヘッド温度センサ制御ライン6239番ピン:図中9で示されている、及びヘッド電源グラウンドライン624を有している。隣り合うメディアセンサ信号ライン621とメディアセンサ信号ライン622とからなるメディアセンサ信号ライン対は、メディアセンサ71とメディアセンサ制御処理部53fとをメディアセンサインタフェース部53gを介して接続するために、メディアセンサ71とメディアセンサインタフェース部53gとの間に設けられた信号ライン対である。このメディアセンサ信号ライン対は、第二フレキシブルケーブル6bの長手方向における両端部の、コネクタに対する斜め差しが、万一生じた場合に、これを容易に検知することができるように、第二フレキシブルケーブル6bの幅方向における一方図中上方の端部に配置されている。ヘッド温度センサ制御ライン623は、温度検知信号制御処理部53mからの制御信号をヘッド温度検知部81に伝達するための信号ラインである。このヘッド温度センサ制御ライン623も、上述のメディアセンサ信号ライン対と同様に、第二フレキシブルケーブル6bの長手方向における両端部の、コネクタに対する斜め差しが、万一生じた場合に、これを容易に検知することができるように、第二フレキシブルケーブル6bの幅方向における他方の端部に設けられている。ヘッド電源グラウンドライン624は、メイン基板5におけるヘッド電源部52の接地端子図中GH端子から引き回された配線と接続されるとともに、ヘッドドライバIC31a及び31bのヘッド電源用接地端子と接続されるようになっていて、第二フレキシブルケーブル6bの幅方向における上述のメディアセンサ信号ライン対とヘッド温度センサ制御ライン623との間に配置されている。本実施形態においては、6本のヘッド電源グラウンドライン624が、互いに隣接するように、並列に分岐した状態で第二フレキシブルケーブル6bの幅方向図中上下方向に沿って配列されている。第三フレキシブルケーブル6cは、1mmピッチ、8ピンのフレキシブルケーブルであって、エンコーダ信号ライン6311番ピン:図中1で示されている、エンコーダ信号ライン632、センサ電源ライン633、ドライバIC電源ライン6348番ピン:図中8で示されている、及びヘッド電源ライン635を有している。隣り合うエンコーダ信号ライン631とエンコーダ信号ライン632とからなるエンコーダ信号ライン対は、エンコーダ72とエンコーダ信号制御処理部53hとをエンコーダインタフェース部53kを介して接続するために、エンコーダ72とエンコーダインタフェース部53kとの間に設けられた信号ライン対であって、第三フレキシブルケーブル6cの幅方向における一方図中上方の端部に配置されている。センサ電源ライン633は、メイン電源部51からメディアセンサ71及びエンコーダ72に電源電圧を供給するために、メイン電源部51における電源電圧出力端子図中P2端子:3.3Vとメディアセンサ71及びエンコーダ72との間に設けられた信号ライン電源ラインであって、第三フレキシブルケーブル6cの幅方向図中上下方向について上述のエンコーダ信号ライン対に隣接するように配置されている。ドライバIC電源ライン634は、ヘッドドライバIC31a及び31bにロジック用の電源電圧を供給するために、メイン電源部51における電源電圧出力端子図中P1端子:3.3VとヘッドドライバIC31a及び31bとの間に設けられた信号ライン電源ラインであって、第三フレキシブルケーブル6cの幅方向における他方の端部に配置されている。ヘッド電源ライン635は、ヘッド電源部52からヘッドドライバIC31a及び31bを介して記録ヘッド32におけるノズル駆動部32b図2B参照の駆動用の電源電圧を供給するために、ヘッド電源部52における電源電圧出力端子図中PH端子とヘッドドライバIC31a及び31bとの間に設けられた信号ライン電源ラインであって、第三フレキシブルケーブル6cの幅方向におけるセンサ電源ライン633とドライバIC電源ライン634との間に配置されている。本実施形態においては、4本のヘッド電源ライン635が、互いに隣接するように、並列に分岐した状態で第三フレキシブルケーブル6cの幅方向に沿って配列されている。すなわち、本実施形態においては、第二フレキシブルケーブル6bは、ノズル駆動部32b図2B参照による画素形成のための駆動中に信号レベルが変化する図示しないエンコーダの信号ラインを有しない一方で、かかるノズル駆動部32bによる画素形成のための駆動中に信号レベルの変化がないメディアセンサ71の信号ラインを有している。本実施形態の第一フレキシブルケーブル6a、第二フレキシブルケーブル6b、及び第三フレキシブルケーブル6cは、幅方向の上から下図1におけるz軸方向へ、順次1番ピンから順に配置されている。また、本実施形態の第二フレキシブルケーブル6bにおいては、幅方向について第三フレキシブルケーブル6cにおける電源ラインセンサ電源ライン633、ドライバIC電源ライン634、及びヘッド電源ライン635:合計6本に対応する位置に、6本のヘッド電源グラウンドライン624が設けられている。さらに、本実施形態の第三フレキシブルケーブル6cにおいては、エンコーダ信号ライン631及び632は、幅方向について第二フレキシブルケーブル6bにおけるメディアセンサ信号ライン621及び622に対応する位置に設けられている。<実施形態の動作説明>以下、上述のような構成を有する本実施形態のカラーインクジェットプリンタ1の動作について、各図面を参照しつつ説明する。記録ヘッド32におけるノズル駆動部32b図2B参照の駆動用の電源電圧は、メイン基板5におけるヘッド電源部52から、第三フレキシブルケーブル6cにおけるヘッド電源ライン635を介してヘッドドライバIC31a及び31bに入力され、ヘッドドライバIC31a及び31bを介してノズル駆動部32bに供給される。また、かかるノズル駆動部32bは、ヘッドドライバIC31a及び31b、並びに、第二フレキシブルケーブル6bにおけるヘッド電源グラウンドライン624を介して、ヘッド電源部52の接地端子図中GH端子と接続されることで、接地される。ヘッドドライバIC31a及び31bには、メイン電源部51から、第三フレキシブルケーブル6cにおけるドライバIC電源ライン634を介して、ロジック用の電源電圧が供給される。また、メディアセンサ71及びエンコーダ72には、メイン電源部51から、第三フレキシブルケーブル6cにおけるセンサ電源ライン633を介して、電源電圧が供給される。メディアセンサ71は、メディアセンサ制御処理部53fからの制御信号発光部のオン/オフを制御するための信号を、メディアセンサインタフェース部53g及び第二フレキシブルケーブル6bにおけるメディアセンサ信号ライン621を介して受け取る。また、メディアセンサ71は、検知信号を、メディアセンサインタフェース部53g及び第二フレキシブルケーブル6bにおけるメディアセンサ信号ライン622を介して、メディアセンサ制御処理部53fに送信する。エンコーダ72は、エンコーダ信号制御処理部53hからの制御信号発光部のオン/オフを制御するための信号を、エンコーダインタフェース部53k及び第二フレキシブルケーブル6bにおけるエンコーダ信号ライン631を介して受け取る。また、メディアセンサ71は、検知信号を、エンコーダインタフェース部53k及び第二フレキシブルケーブル6bにおけるエンコーダ信号ライン632を介して、エンコーダ信号制御処理部53hに送信する。図示しない外部装置パーソナルコンピュータ等から、記録データを含む記録指令を受信すると、CPU53aは、本体部2内の各部の動作を制御することで、記録媒体を記録部3に向けて送出する。記録媒体の有無記録媒体の先端がメディアセンサ71に到達したこと、及び、記録媒体の後端がメディアセンサ71を通過したことや、記録媒体の幅に関する信号は、メディアセンサ71から、メディアセンサインタフェース部53gを介して、メディアセンサ制御処理部53fに伝達される。かかる信号に基づいて、CPU53aは、キャリッジ4の位置を適宜制御する。キャリッジ4の位置に関する信号は、エンコーダ72から、エンコーダインタフェース部53kを介して、エンコーダ信号制御処理部53hに伝達される。また、CPU53aは、受信した記録指令を処理して、記録指令のうちから記録データを抽出してRAM55に一旦格納する。記録制御部53dは、RAM55に一旦格納された記録データと、クロック生成部53cによって生成されたクロックパルスと、メディアセンサ71やエンコーダ72等の種々のセンサ類からの信号と、に基づいて、記録媒体上に所定の画像を形成するために、ASIC53内の各部の動作を制御する。記録データのうち、ビットマップに展開された各色のドットデータコア電源レベルと、ドットサイズデータとが、第一ヘッド制御信号生成部53s1~第四ヘッド制御信号生成部53s4に送られる。第一ヘッド制御信号生成部53s1は、ブラック及びイエローの給紙側ノズル駆動部を駆動するための制御信号であるドット形成データ信号コア電源レベル:パラレルデータを出力する。同様に、第二ヘッド制御信号生成部53s2は、シアン及びマゼンタの給紙側ノズル駆動部を駆動するためのドット形成データ信号コア電源レベル:パラレルデータを出力する。また、第三ヘッド制御信号生成部53s3は、ブラック及びイエローのノズル駆動部32bにおける排紙側ノズル駆動部を駆動するためのドット形成データ信号コア電源レベル:パラレルデータを出力する。また、第四ヘッド制御信号生成部53s4は、シアン及びマゼンタの排紙側ノズル駆動部を駆動するためのドット形成データ信号コア電源レベル:パラレルデータを出力する。また、記録データのうち、ブラックインクによるドットサイズに対応したデータがブラック波形生成部53pに送られるとともに、カラーインクによるドットサイズに対応したデータがカラー波形生成部53rに送られる。ブラック波形生成部53pは、ブラックインクによるドットサイズに対応した波形データ信号コア電源レベル:パラレルデータを出力する。同様に、カラー波形生成部53rは、カラー記録時におけるカラーインクによるドットサイズに対応した波形データ信号コア電源レベル:パラレルデータを出力する。第一ヘッド制御信号生成部53s1によって出力されたブラック及びイエローの給紙側ノズル駆動部の駆動用のドット形成データ信号、及び第二ヘッド制御信号生成部53s2によって出力されたシアン及びマゼンタの給紙側ノズル駆動部の駆動用のドット形成データ信号は、第一パラレル-シリアル変換部53t1によって、シリアルデータ信号コア電源レベルに変換される。同様に、第三ヘッド制御信号生成部53s3によって出力されたブラック及びイエローの排紙側ノズル駆動部の駆動用のドット形成データ信号、及び第四ヘッド制御信号生成部53s4によって出力されたシアン及びマゼンタの排紙側ノズル駆動部の駆動用のドット形成データ信号は、第三パラレル-シリアル変換部53t3によって、シリアルデータ信号コア電源レベルに変換される。ブラック波形生成部53p及びカラー波形生成部53rから出力された波形データ信号のうち、給紙側ノズル駆動部に対応するものは、第二パラレル-シリアル変換部53t2によって、シリアルデータ信号コア電源レベルに変換される。同様に、ブラック波形生成部53p及びカラー波形生成部53rから出力された波形データ信号のうち、排紙側ノズル駆動部に対応するものは、第四パラレル-シリアル変換部53t4によって、シリアルデータ信号コア電源レベルに変換される。第一パラレル-シリアル変換部53t1から出力された給紙側ノズル駆動部の駆動用のドット形成データ信号シリアルデータ信号コア電圧レベルは、第一差動信号変換出力部53w1によって、LVDS信号に変換される。第二パラレル-シリアル変換部53t2から出力された給紙側ノズル駆動部の駆動用の波形データ信号シリアルデータ信号コア電圧レベルは、第二差動信号変換出力部53w2によって、LVDS信号に変換される。クロック生成部53cから出力されるクロックパルス信号に基づく、ヘッドドライバIC31aの駆動用の基準クロック信号は、第三差動信号変換出力部53w3によって、LVDS信号に変換される。第三パラレル-シリアル変換部53t3から出力された排紙側ノズル駆動部の駆動用のドット形成データ信号シリアルデータ信号コア電圧レベルは、第四差動信号変換出力部53w4によって、LVDS信号に変換される。第四パラレル-シリアル変換部53t4から出力された排紙側ノズル駆動部の駆動用の波形データ信号シリアルデータ信号コア電圧レベルは、第五差動信号変換出力部53w5によって、LVDS信号に変換される。クロック生成部53cから出力されるクロックパルス信号に基づく、ヘッドドライバIC31bの駆動用の基準クロック信号は、第六差動信号変換出力部53w6によって、LVDS信号に変換される。このようにして、第一差動信号変換出力部53w1~第六差動信号変換出力部53w6によって生成されたLVDS信号は、クロック生成部53cによって生成されたクロックパルスと、メディアセンサ制御処理部53f及びエンコーダ信号制御処理部53hを介して取得されたエンコーダ信号やメディアセンサ信号によって同期がとられつつ、第一フレキシブルケーブル6aにおける上述の差動伝送信号ライン対隣り合う差動伝送信号ライン611と差動伝送信号ライン612からなる差動伝送信号ライン対:なお、隣り合う差動伝送信号ライン対間は、シグナルグラウンドライン613によって実質的にシールドされている。を介して、ヘッドドライバIC31a及び31bに向けて送信される。第一差動信号変換出力部53w1によって出力された、給紙側ノズル駆動部の駆動用のドット形成データに対応するLVDS信号は、ヘッドドライバIC31aにおける第一差動信号入力変換部312a1によって受信される。受信されたLVDS信号は、第一差動信号入力変換部312a1によって、給紙側ノズル駆動部の駆動用のドット形成データに対応する、シングルエンド形式のシリアルデータ信号コア電圧レベルに変換される。また、第二差動信号変換出力部53w2によって出力された、給紙側ノズル駆動部の駆動用の波形データに対応するLVDS信号は、ヘッドドライバIC31aにおける第二差動信号入力変換部312a2によって受信される。受信されたLVDS信号は、第二差動信号入力変換部312a2によって、給紙側ノズル駆動部の駆動用の波形データに対応するシングルエンド形式のシリアルデータ信号コア電圧レベルに変換される。また、第三差動信号変換出力部53w3によって出力された、給紙側のヘッドドライバIC31aの駆動用の基準クロック信号に対応するLVDS信号は、ヘッドドライバIC31aにおける第三差動信号入力変換部312a3によって受信される。受信されたLVDS信号は、第三差動信号入力変換部312a3によって、給紙側のヘッドドライバIC31aの駆動用の基準クロック信号に対応するシングルエンド形式のシリアルデータ信号コア電圧レベルに変換される。ヘッドドライバIC31aにおける第一差動信号入力変換部312a1及び第三差動信号入力変換部312a3からの出力は、第一シリアル-パラレル変換部314a1に入力される。この第一シリアル-パラレル変換部314a1においては、第一差動信号入力変換部312a1によって出力された、給紙側ノズル駆動部の駆動用のドット形成データに対応するシリアルデータ信号が、第三差動信号入力変換部312a3によって出力されたクロック信号を基準としてシリアル-パラレル変換され、かかる変換後の信号ドット形成データ信号:4ビットが出力される。同様に、ヘッドドライバIC31aにおける第二差動信号入力変換部312a2及び第三差動信号入力変換部312a3からの出力は、第二シリアル-パラレル変換部314a2に入力される。この第二シリアル-パラレル変換部314a2においては、第二差動信号入力変換部312a2によって出力された、給紙側ノズル駆動部の駆動用の波形データに対応するシリアルデータ信号が、第三差動信号入力変換部312a3によって出力されたクロック信号を基準としてシリアル-パラレル変換され、かかる変換後の信号波形データ信号:4ビットが出力される。第一シリアル-パラレル変換部314a1、第二シリアル-パラレル変換部314a2及び第三差動信号入力変換部312a3からの出力は、ヘッド駆動信号生成部315aに入力される。ヘッド駆動信号生成部315aは、第一シリアル-パラレル変換部314a1から出力されたドット形成データ信号パラレルデータ信号と、第二シリアル-パラレル変換部314a2から出力された波形データ信号パラレルデータと、第三差動信号入力変換部312a3から出力されたクロック信号と、に基づいて、給紙側ノズル駆動部を駆動するための駆動信号を生成するとともに、かかる駆動信号を記録ヘッド32に向けて出力する。同様に、第四差動信号変換出力部53w4によって出力された、排紙側ノズル駆動部の駆動用のドット形成データに対応するLVDS信号は、ヘッドドライバIC31bにおける第一差動信号入力変換部312b1によって受信される。受信されたLVDS信号は、第一差動信号入力変換部312b1によって、排紙側ノズル駆動部の駆動用のドット形成データに対応する、シングルエンド形式のシリアルデータ信号コア電圧レベルに変換される。また、第五差動信号変換出力部53w5によって出力された、排紙側ノズル駆動部の駆動用の波形データに対応するLVDS信号は、ヘッドドライバIC31bにおける第二差動信号入力変換部312b2によって受信される。受信されたLVDS信号は、第二差動信号入力変換部312b2によって、排紙側ノズル駆動部の駆動用の波形データに対応するシングルエンド形式のシリアルデータ信号コア電圧レベルに変換される。また、第六差動信号変換出力部53w6によって出力された、排紙側のヘッドドライバIC31bの駆動用の基準クロック信号に対応するLVDS信号は、ヘッドドライバIC31bにおける第三差動信号入力変換部312b3によって受信される。受信されたLVDS信号は、第三差動信号入力変換部312b3によって、排紙側のヘッドドライバIC31bの駆動用の基準クロック信号に対応するシングルエンド形式のシリアルデータ信号コア電圧レベルに変換される。ヘッドドライバIC31bにおける第一差動信号入力変換部312b1及び第三差動信号入力変換部312b3からの出力は、第一シリアル-パラレル変換部314b1に入力される。この第一シリアル-パラレル変換部314b1においては、第一差動信号入力変換部312b1によって出力された、排紙側ノズル駆動部の駆動用のドット形成データに対応するシリアルデータ信号が、第三差動信号入力変換部312b3によって出力されたクロック信号を基準としてシリアル-パラレル変換され、かかる変換後の信号ドット形成データ信号:4ビットが出力される。同様に、ヘッドドライバIC31bにおける第二差動信号入力変換部312b2及び第三差動信号入力変換部312b3からの出力は、第二シリアル-パラレル変換部314b2に入力される。この第二シリアル-パラレル変換部314b2においては、第二差動信号入力変換部312b2によって出力された、排紙側ノズル駆動部の駆動用の波形データに対応するシリアルデータ信号が、第三差動信号入力変換部312b3によって出力されたクロック信号を基準としてシリアル-パラレル変換され、かかる変換後の信号波形データ信号:4ビットが出力される。第一シリアル-パラレル変換部314b1、第二シリアル-パラレル変換部314b2及び第三差動信号入力変換部312b3からの出力は、ヘッド駆動信号生成部315bに入力される。ヘッド駆動信号生成部315bは、第一シリアル-パラレル変換部314b1から出力されたドット形成データ信号パラレルデータ信号と、第二シリアル-パラレル変換部314b2から出力された波形データ信号パラレルデータと、第三差動信号入力変換部312b3から出力されたクロック信号と、に基づいて、排紙側ノズル駆動部を駆動するための駆動信号を生成するとともに、かかる駆動信号を記録ヘッド32に向けて出力する。ヘッドドライバIC31aにおけるIC温度検知部311aは、ヘッドドライバIC31aの温度に応じた出力アナログ電圧を生じる。同様に、ヘッドドライバIC31bにおけるIC温度検知部311bは、ヘッドドライバIC31bの温度に応じた出力アナログ電圧を生じる。これらの出力は、第一フレキシブルケーブル6aにおけるドライバIC温度信号ライン615を介して、温度検知信号制御処理部53mに入力される。また、ヘッド温度検知部81は、記録ヘッド32の温度に応じた出力アナログ電圧を生じる。このヘッド温度検知部81の出力は、第一フレキシブルケーブル6aにおけるヘッド温度センサ信号ライン614を介して、温度検知信号制御処理部53mに入力される。温度検知信号制御処理部53mは、IC温度検知部311a及び311bから入力された信号に基づいてヘッドドライバIC31a及び31bの温度検知信号を出力するとともに、ヘッド温度検知部81から入力された信号に基づいて記録ヘッド32の温度検知信号を出力する。記録制御部53dは、これらの温度検知信号に基づいて、記録部3の動作制御例えば、ヘッドドライバIC31a等の過熱時のエラー制御や、記録ヘッド32の温度に応じたノズル駆動部32bに対する印加電圧制御、等。を行う。<実施形態の構成による作用効果>かかる構成を備えた本実施形態のカラーインクジェットプリンタ1においては、メイン基板5内のASIC53上に第一差動信号変換出力部53w1~第六差動信号変換出力部53w6が実装されている。また、ヘッドドライバIC31a上に第一差動信号入力変換部312a1~第三差動信号入力変換部312a3が実装されている。さらに、ヘッドドライバIC31b上に第一差動信号入力変換部312b1~第三差動信号入力変換部312b3が実装されている。かかる構成によれば、ASIC53とヘッドドライバIC31a及び31bとの間の配線には、LVDS信号が入出力される一方、パラレル信号シングルエンド形式の信号が入出力されることはない。よって、電磁波ノイズの発生や、電磁波ノイズを受けることによる悪影響誤作動等の発生が抑制される。また、差動伝送技術本実施形態ではLVDSを用いているため、多数のノズル32aノズル駆動部32bを設けた場合であっても、信号ラインの本数を少なくすることができ、伝送速度を高めることが可能になる。さらに、メイン基板5の構成や、記録部3側に設けられる基板の構成が簡略化される。また、本実施形態においては、第一パラレル-シリアル変換部53t1~第四パラレル-シリアル変換部53t4がASIC53上に実装されているとともに、第一シリアル-パラレル変換部314a1及び第二シリアル-パラレル変換部314a2がヘッドドライバIC31aに実装され、さらに、第一シリアル-パラレル変換部314b1及び第二シリアル-パラレル変換部314b2がヘッドドライバIC31bに実装されている。かかる構成によれば、ASIC53やヘッドドライバIC31aやヘッドドライバIC31bの外部にパラレル信号が出力されることが抑制され、以て電磁波ノイズの発生量が抑制される。また、本実施形態においては、LVDS用の定電流源である差動信号用定電流生成部53uが、ASIC53上に実装されている。そして、ASIC53に入力される外部ポート用電源メディアセンサインタフェース部53g及びエンコーダインタフェース部53k用の電源であるメイン電源部51からの入力に基づいて、LVDS用の定電流源である差動信号用定電流生成部53uが駆動される。したがって、本実施形態によれば、ASIC53のピン数が定電流源の専用ピンが不要となるため削減されるとともに、ASIC53の外部に別途定電流源を設ける必要が無くなる。また、本実施形態においては、第一フレキシブルケーブル6a、第二フレキシブルケーブル6b、及び第三フレキシブルケーブル6cをこの順で厚さ方向に積層してなるケーブル群6において、差動伝送信号ライン611及び612が、電源ラインから最も離れた位置に設けられる。また、差動伝送信号ライン611及び612を有する第一フレキシブルケーブル6a、及びこれと厚さ方向について隣接する第二フレキシブルケーブル6bには、ノズル駆動部32bによる画素形成のための駆動中に信号レベルが変化するような信号ラインが設けられていない。さらに、ケーブル群6の積層方向における、第三フレキシブルケーブル6cにおける電源ラインセンサ電源ライン633、ドライバIC電源ライン634、及びヘッド電源ライン635と隣接するものは、第二フレキシブルケーブル6bにおけるヘッド電源グラウンドライン624のみである。ここで、周知の通り、上述の第三フレキシブルケーブル6cにおける電源ラインは、ノイズ源となる。もっとも、本実施形態の構成においては、第二フレキシブルケーブル6bにおけるヘッド電源グラウンドライン624によって、かかる電源ラインが、第一フレキシブルケーブル6aにおける差動伝送信号ライン611及び612に対して良好にシールドされる。よって、本実施形態によれば、電磁波ノイズによる悪影響誤作動等が、良好に抑制される。また、本実施形態においては、0.5mmピッチの第一フレキシブルケーブル6aには合計21本の信号ラインが設けられ、1mmピッチの第二フレキシブルケーブル6bには合計9本の信号ラインが設けられ、1mmピッチの第三フレキシブルケーブル6cには合計8本の信号ラインが設けられる。これにより、第一フレキシブルケーブル6a、第二フレキシブルケーブル6b、及び第三フレキシブルケーブル6cの幅を揃えることができる。したがって、ケーブル群6における各フレキシブルケーブル間の位置ずれの発生が抑制され、以て予期しない電磁波ノイズの影響の発生が抑制される。また、本実施形態においては、第一フレキシブルケーブル6aの幅方向における一方の端部にヘッド温度センサ信号ライン614が設けられるとともに、他方の端部にドライバIC温度信号ライン615が設けられている。これらの信号ラインにおける信号はアナログ電圧信号であるため、これをモニターすることで、第一フレキシブルケーブル6aの長手方向における両端部の、コネクタに対する斜め差しが、万一生じた場合に、これを容易に検知することが可能になる。同様に、本実施形態においては、第二フレキシブルケーブル6bの幅方向における一方の端部に隣り合うメディアセンサ信号ライン621とメディアセンサ信号ライン622とからなるメディアセンサ信号ライン対が設けられるとともに、他方の端部にヘッド温度センサ制御ライン623が設けられている。よって、かかる構成によれば、第二フレキシブルケーブル6bの長手方向における両端部の、コネクタに対する斜め差しが、万一生じた場合に、これを容易に検知することが可能になる。なお、LVDS信号は差動信号であるため、LVDSにおいては、信号レベルH/Lにかかわらず1.225mWの電力が消費される。この点、オープンモード未使用の差動信号変換出力部における出力をHロジックハイレベルに固定するとともに、未使用の差動信号入力変換部における入力をオープンにするを設けて、スリープ時にLVDS送信回路第一差動信号変換出力部53w1~第六差動信号変換出力部53w6をオープン状態とすることで、スリープ時の消費電力を低減することが可能になる。<変形例の例示>なお、上述の実施形態は、上述した通り、出願人が取り敢えず本願の出願時点において最良であると考えた本発明の代表的な実施形態を、単に例示したものにすぎない。よって、本発明はもとより上述の実施形態に何ら限定されるものではない。したがって、本発明の本質的部分を変更しない範囲内において、上述の実施形態に対して種々の変形が施され得ることは、当然である。以下、代表的な変形例について、幾つか例示する。もっとも、言うまでもなく、変形例とて、以下に列挙されたものに限定されるものではない。また、実施形態や変形例の、全部又は一部が、技術的に矛盾しない範囲内において、適宜、互いに複合的に適用され得る。本発明特に、本発明の課題を解決するための手段を構成する各構成要素における、作用的機能的に表現されているものは、上述の実施形態や、下記変形例の記載に基づいて限定解釈されてはならない。このような限定解釈は、先願主義の下で出願を急ぐ出願人の利益を不当に害する反面、模倣者を不当に利するものであって、許されない。本発明は、カラーインクジェットプリンタに限定されない。すなわち、例えば、本発明は、単色のインクジェットプリンタに対しても、良好に適用され得る。また、本発明は、任意の方式のインクジェットプリンタ例えば、いわゆるバブルジェット登録商標方式のインクジェットプリンタを含む。に対して、良好に適用され得る。あるいは、本発明は、サーマルプリンタ等の他の方式のプリンタに対しても良好に適用され得る。本発明は、上述の実施形態に示された構成に何ら限定されない。例えば、ROM54やRAM55等は、ASIC53上に設けられていてもよい。また、記録部3に設けられるヘッドドライバICは、1つであってもよいし、3つ以上であってもよい。第一ヘッド制御信号生成部53s1等やブラック波形生成部53pやカラー波形生成部53rの出力信号におけるビット数も、上述の具体例に限定されない。第一シリアル-パラレル変換部314a1、第二シリアル-パラレル変換部314a2、第一シリアル-パラレル変換部314b1、及び第二シリアル-パラレル変換部314b2についても同様である。具体的には、例えば、記録ヘッド32により吐出されるインク液滴のサイズの種類に応じて、ブラック波形生成部53p、カラー波形生成部53r、第二シリアル-パラレル変換部314a2、及び第二シリアル-パラレル変換部314b2の出力信号におけるビット数が適宜設定され得る例えば7ビット。この場合、ブラック波形生成部53p、カラー波形生成部53r、第二シリアル-パラレル変換部314a2、及び第二シリアル-パラレル変換部314b2の出力信号におけるビット数と、第一ヘッド制御信号生成部53s1や第一シリアル-パラレル変換部314a1等の出力信号におけるビット数とが異なることがあり得る。図4は、図1に示されているカラーインクジェットプリンタ1の回路構成の他の一例図3Bに示されている回路構成の一変形例を示す図である。図4に示されているように、終端抵抗第一終端抵抗313a1等は、FPC80に設けられていてもよい。あるいは、かかる終端抵抗は、キャリッジ基板70に設けられていてもよい。その他、特段に言及されていない変形例についても、本発明の本質的部分を変更しない範囲内において、本発明の技術的範囲に含まれることは当然である。また、本発明の課題を解決するための手段を構成する各要素における、作用機能的に表現されている要素は、上述の実施形態や変形例にて開示されている具体的構造の他、当該作用機能を実現可能ないかなる構造をも含む。さらに、本明細書にて引用した他の出願や公報の内容明細書及び図面を含むは、本明細書の一部を構成するものとして、必要に応じて且つ技術的に矛盾しない範囲内において援用され得る。