"第1導電型不純物を第1基準濃度で含む基準濃度層及び当該基準濃度層の下面に設けられ前記第1基準濃度よりも低い濃度で前記第1導電型不純物を含む低濃度層から構成されるドリフト層と、前記基準濃度層の上面にゲート絶縁膜を介して形成されたゲート電極と、前記基準濃度層の表面において、該ゲート電極のそれぞれの端部の近傍に設けられ、前記第1基準濃度よりも高い濃度の第1導電型不純物を含む一対の第1導電型半導体領域と、当該第1導電型半導体領域各々を囲み、第2導電型不純物を第2基準濃度で含む一対のベース領域と、前記第1導電型半導体領域及び前記ベース領域に電気的に接続された第1電極と、該ベース領域の下部における前記基準濃度層内に設けられ、前記第2基準濃度より低い濃度の第2導電型不純物を含む空乏層伸長領域とを有し、前記空乏層伸長領域が、当該空乏層伸長領域の下面が前記低濃度層及び前記基準濃度層の界面位置より深く、かつ、前記低濃度層に入り込んで形成されている半導体装置であって、前記基準濃度層の表面には、前記基準濃度層が含有する濃度よりも高い濃度の第1導電型不純物を含有し、スイッチオフ時におけるdVDS/dtを低減するためのdVDS/dt低減用拡散層が形成されていることを特徴とする半導体装置。請求項1に記載の半導体装置において、前記dVDS/dt低減用拡散層は、前記基準濃度層の表面における前記ベース領域の下面よりも浅い領域に形成されていることを特徴とする半導体装置。請求項2に記載の半導体装置において、前記dVDS/dt低減用拡散層は、前記基準濃度層の表面における前記ベース領域の下面の深さの1/2の深さよりも浅い領域に形成されていることを特徴とする半導体装置。請求項1~3のいずれかに記載の半導体装置において、前記dVDS/dt低減用拡散層は、前記ベース領域が含有する第2導電型不純物の濃度よりも低い濃度の第1導電型不純物を含有することを特徴とする半導体装置。請求項1~4のいずれかに記載の半導体装置において、前記第1導電型半導体領域は、ソース領域であり、前記第1電極は、ソース電極であり、前記半導体装置は、前記低濃度層の下面に設けられ、前記第1基準濃度より高い濃度で第1導電型不純物を含むドレイン層と、該ドレイン層の下面に設けられ、前記第1電極との間で電圧が印加されるドレイン電極とをさらに有し、前記半導体装置は、MOSFETであることを特徴とする半導体装置。請求項1~4のいずれかに記載の半導体装置において、前記第1導電型半導体領域は、エミッタ領域であり、前記第1電極は、エミッタ電極であり、前記半導体装置は、前記低濃度層の下面に設けられ、第2導電型不純物を含むコレクタ層と、該コレクタ層の下面に設けられ、前記第1電極との間で電圧が印加されるコレクタ電極とを有し、前記半導体装置は、IGBTであることを特徴とする半導体装置。請求項1~4のいずれかに記載の半導体装置において、前記第1導電型半導体領域は、エミッタ領域であり、前記第1電極は、エミッタ電極であり、前記半導体装置は、前記低濃度層の下面に設けられ、前記第1電極との間で電圧が印加されるバリアメタル層を有し、前記半導体装置は、ショットキー接合を有するIGBTであることを特徴とする半導体装置。第1導電型の不純物を含む低濃度層を含む半導体基板を用いて請求項1に記載の半導体装置を形成する製造方法であって、前記低濃度層の不純物濃度より高い第1基準濃度により、第1導電型の不純物を前記低濃度層へ注入し、熱拡散して基準濃度層とすることで、該基準濃度層及び前記低濃度層からなるドリフト層を形成する工程と、第2導電型の不純物を、前記基準濃度層における一定間隔離れた領域に注入し、空乏層伸長領域を形成する工程と、前記空乏層伸長領域に注入された第2導電型の不純物を活性化するための熱拡散を行う拡散工程と、前記第1導電型の不純物を、前記基準濃度層へ注入し、熱拡散して前記dVDS/dt低減用拡散層を形成する工程と、前記半導体基板上に酸化膜を形成した後にポリシリコン層を堆積し、前記空乏層伸長領域間にゲートパターンを形成する工程と、前記ゲートパターンをベース領域を形成するためのマスクとし、前記空乏層伸長領域より高い濃度の第2基準濃度により、第2導電型の不純物を注入し、熱拡散を行いベース領域を形成する工程と、前記ゲートパターンを第1導電型半導体領域を形成するためのマスクとして用い、第1導電型の不純物を前記第1基準濃度より高い濃度により、前記ベース領域内へ注入し、熱拡散を行い第1導電型半導体領域を形成する工程とを有し、前記空乏層伸長領域の下面が前記低濃度層及び前記基準濃度層の界面位置より深く、前記低濃度層に入り込む深さに形成されていることを特徴とする半導体装置の製造方法。請求項8に記載の半導体装置の製造方法において、前記半導体装置は、MOSFETであり、前記第1導電型の不純物を含む低濃度層を含む半導体基板が、第1導電型の不純物を所定濃度で含むドレイン層と、該ドレイン層の上面に設けられ、前記所定濃度よりも低い濃度で前記第1導電型の不純物を含む低濃度層とから構成される半導体基板であることを特徴とする半導体装置の製造方法。請求項8に記載の半導体装置の製造方法において、前記半導体装置は、IGBTであり、前記第1導電型の不純物を含む低濃度層を含む半導体基板が、第2導電型の不純物を含むコレクタ層と、該コレクタ層の上面に設けられ、前記第1導電型の不純物を含む低濃度層とから構成される半導体基板であることを特徴とする半導体装置の製造方法。請求項8に記載の半導体装置の製造方法において、前記半導体装置は、IGBTであり、前記第1導電型の不純物を含む低濃度層を含む半導体基板が、前記低濃度層から構成される半導体基板であり、前記低濃度層の下面にバリアメタル層を形成する工程をさらに有することを特徴とする半導体装置の製造方法。しかしながら、従来の半導体装置90においては、半導体装置のオン抵抗を増加させることなく半導体装置を微細化することが可能であるがゆえに、スイッチングスピードが速くなり、このことに起因して、使用条件によってはスイッチオフ時にゲート寄生発振が発生し易くなり、これを抑制するための回路定数を変更する必要が生じる場合があることがわかった。そこで、本発明は、上記した事情に鑑みてなされたもので、従来の半導体装置よりもゲート寄生発振が発生し難い半導体装置及びその製造方法を提供することを目的とする。[1]本発明の半導体装置は、第1導電型不純物を第1基準濃度で含む基準濃度層及び当該基準濃度層の下面に設けられ前記第1基準濃度よりも低い濃度で前記第1導電型不純物を含む低濃度層から構成されるドリフト層と、前記基準濃度層の上面にゲート絶縁膜を介して形成されたゲート電極と、前記基準濃度層の表面において、該ゲート電極のそれぞれの端部の近傍に設けられ、前記第1基準濃度よりも高い濃度の第1導電型不純物を含む一対の第1導電型半導体領域と、当該第1導電型半導体領域各々を囲み、第2導電型不純物を第2基準濃度で含む一対のベース領域と、前記第1導電型半導体領域及び前記ベース領域に電気的に接続された第1電極と、該ベース領域の下部における前記基準濃度層内に設けられ、前記第2基準濃度より低い濃度の第2導電型不純物を含む空乏層伸長領域とを有し、前記空乏層伸長領域が、当該空乏層伸長領域の下面が前記低濃度層及び前記基準濃度層の界面位置より深く、かつ、前記低濃度層に入り込んで形成されている半導体装置であって、前記基準濃度層の表面には、前記基準濃度層が含有する濃度よりも高い濃度の第1導電型不純物を含有し、スイッチオフ時におけるdVDS/dtを低減するためのdVDS/dt低減用拡散層が形成されていることを特徴とする。本発明の半導体装置によれば、基準濃度層の表面には、基準濃度層が含有する濃度よりも高い濃度の第1導電型不純物を含有するdVDS/dt低減用拡散層が形成されているため、スイッチオフ時には、当該dVDS/dt低減用拡散層の働きにより、ゲート酸化膜及びベース領域からdVDS/dt低減用拡散層へ空乏層が拡がりにくくなるため、ゲートドレイン間の帰還容量Crssが従来のようには急激に下がらなくなる。その結果、ドレインソース間の電圧VDSが従来のようには急激に上がらなくなり、スイッチオフ時のゲート寄生発振が発生し難くなる。また、本発明の半導体装置によれば、基本構造としては、従来の半導体装置と同様の構造を有するため、半導体装置のオン抵抗を増加させることなく半導体装置を微細化することが可能で、かつ、良好な耐圧特性を有する半導体装置となる。また、本発明の半導体装置によれば、ゲート電極直下の抵抗が低くなるため、従来の半導体装置よりも、半導体装置のオン抵抗を低減することができる。その結果、本発明の半導体装置は、半導体装置のオン抵抗を増加させることなく半導体装置を微細化することが可能で、かつ、良好な耐圧特性を有し、さらには、従来の半導体装置よりもゲート寄生発振が発生し難い半導体装置となる。[2]本発明の半導体装置においては、前記dVDS/dt低減用拡散層は、前記基準濃度層の表面における前記ベース領域の下面よりも浅い領域に形成されていることが好ましい。このような構成とすることにより、dVDS/dt低減用拡散層を形成することに起因して基準濃度層がそれ程薄くなることがなくなり、半導体装置全体としての良好な耐圧特性を維持することが可能となる。[3]本発明の半導体装置においては、前記dVDS/dt低減用拡散層は、前記基準濃度層の表面における前記ベース領域の下面の深さの1/2の深さよりも浅い領域に形成されていることが好ましい。このような構成とすることにより、基準濃度層を上記[2]の場合よりも厚くすることが可能となるため、半導体装置全体としての良好な耐圧特性を維持することが可能となる。[4]本発明の半導体装置においては、前記dVDS/dt低減用拡散層は、前記ベース領域が含有する第2導電型不純物の濃度よりも低い濃度の第1導電型不純物を含有することが好ましい。このような構成とすることにより、本発明の半導体装置を製造する際に、dVDS/dt低減用拡散層とベース領域との干渉を考慮することが不要となり、製造工程を単純なものにすることが可能となる。[5]本発明の半導体装置においては、前記第1導電型半導体領域は、ソース領域であり、前記第1電極は、ソース電極であり、前記半導体装置は、前記低濃度層の下面に設けられ、前記第1基準濃度より高い濃度で第1導電型不純物を含むドレイン層と、該ドレイン層の下面に設けられ、前記第1電極との間で電圧が印加されるドレイン電極とをさらに有し、前記半導体装置は、MOSFETであってもよい。[6]本発明の半導体装置においては、前記第1導電型半導体領域は、エミッタ領域であり、前記第1電極は、エミッタ電極であり、前記半導体装置は、前記低濃度層の下面に設けられ、第2導電型不純物を含むコレクタ層と、該コレクタ層の下面に設けられ、前記第1電極との間で電圧が印加されるコレクタ電極とを有し、前記半導体装置は、IGBTであってもよい。[7]本発明の半導体装置においては、前記第1導電型半導体領域は、エミッタ領域であり、前記第1電極は、エミッタ電極であり、前記半導体装置は、前記低濃度層の下面に設けられ、前記第1電極との間で電圧が印加されるバリアメタル層を有し、前記半導体装置は、ショットキー接合を有するIGBTであってもよい。[8]本発明の半導体装置の製造方法は、第1導電型の不純物を含む低濃度層を含む半導体基板を用いて請求項1に記載の半導体装置を形成する製造方法であって、前記低濃度層の不純物濃度より高い第1基準濃度により、第1導電型の不純物を前記低濃度層へ注入し、熱拡散して基準濃度層とすることで、該基準濃度層及び前記低濃度層からなるドリフト層を形成する工程と、第2導電型の不純物を、前記基準濃度層における一定間隔離れた領域に注入し、空乏層伸長領域を形成する工程と、前記空乏層伸長領域に注入された第2導電型の不純物を活性化するための熱拡散を行う拡散工程と、前記第1導電型の不純物を、前記基準濃度層へ注入し、熱拡散して前記dVDS/dt低減用拡散層を形成する工程と、前記半導体基板上に酸化膜を形成した後にポリシリコン層を堆積し、前記空乏層伸長領域間にゲートパターンを形成する工程と、前記ゲートパターンをベース領域を形成するためのマスクとし、前記空乏層伸長領域より高い濃度の第2基準濃度により、第2導電型の不純物を注入し、熱拡散を行いベース領域を形成する工程と、前記ゲートパターンを第1導電型半導体領域を形成するためのマスクとして用い、第1導電型の不純物を前記第1基準濃度より高い濃度により、前記ベース領域内へ注入し、熱拡散を行い第1導電型半導体領域を形成する工程とを有し、前記空乏層伸長領域の下面が前記低濃度層及び前記基準濃度層の界面位置より深く、前記低濃度層に入り込む深さに形成されていることを特徴とする。このような方法とすることにより、本発明の半導体装置上記[1]に記載の半導体装置を製造することが可能となる。[9]本発明の半導体装置の製造方法においては、前記半導体装置は、MOSFETであり、前記第1導電型の不純物を含む低濃度層を含む半導体基板が、第1導電型の不純物を所定濃度で含むドレイン層と、該ドレイン層の上面に設けられ、前記所定濃度よりも低い濃度で前記第1導電型の不純物を含む低濃度層とから構成される半導体基板であることが好ましい。このような方法とすることにより、本発明の半導体装置上記[5]に記載の半導体装置を製造することが可能となる。[10]本発明の半導体装置の製造方法においては、前記半導体装置は、IGBTであり、前記第1導電型の不純物を含む低濃度層を含む半導体基板が、第2導電型の不純物を含むコレクタ層と、該コレクタ層の上面に設けられ、前記第1導電型の不純物を含む低濃度層とから構成される半導体基板であることが好ましい。このような方法とすることにより、本発明の半導体装置上記[6]に記載の半導体装置を製造することが可能となる。[11]本発明の半導体装置の製造方法においては、前記半導体装置は、IGBTであり、前記第1導電型の不純物を含む低濃度層を含む半導体基板が、前記低濃度層から構成される半導体基板であり、前記低濃度層の下面にバリアメタル層を形成する工程をさらに有することが好ましい。このような方法とすることにより、本発明の半導体装置上記[7]に記載の半導体装置を製造することが可能となる。以下、本発明の半導体装置及び半導体装置の製造方法について、図に示す実施の形態に基づいて説明する。1.半導体装置10の構成図1は、実施形態に係る半導体装置10の断面図である。実施形態に係る半導体装置10は、ゲート電極に印加する電圧によって電流を制御するMOSFET電界効果型トランジスタであり、該MOSFETとして構成が並列的に配置され、複数のMOSFET構成を備えている。なお、並列配置された各MOSFET構成は、同一の構成であることから、本実施形態ではMOSFET構成の一つを代表例に以降の説明を行なう。実施形態に係る半導体装置10は、図1に示すように第1導電型不純物としてのn型不純物を所定の第1基準濃度で含む基準濃度層4及び当該基準濃度層4に比較して低濃度のn型不純物を含む低濃度層3からなるドリフト層5と、基準濃度層4の表面上に形成されるゲート電極構造20とを有している。また、このゲート電極構造20の形成された基準濃度層4の表面近傍に、所定の離間間隔を有してゲート電極構造20の対向する端部近傍の半導体基板表面に、それぞれ設けられた一対の拡散領域であり、第1基準濃度より高い濃度のn型不純物を含むソース領域第1導電型半導体領域8a,8bが形成されている。そして、このソース領域8a,8bそれぞれと低濃度層3との間には、このソース領域8a,8b各々を覆う拡散層として、第2導電型不純物としてのp型不純物を第2基準濃度にて含んだベース領域7a、7bそれぞれが形成されている。さらに、実施形態による半導体装置10は、上記ベース領域7a、7b各々の拡散層の底面領域にp型不純物を第2基準濃度より低濃度で含んだ空乏層伸張領域6a、6bがそれぞれ設けられている。ここで、底面領域とは、例えば、ベース領域7a,7bの拡散層の場合、半導体基板表面に対して平行となる、ベース領域7a,7bにおける拡散層底部の平面領域の面を示している。上記空乏層伸張領域6は、拡散層の下面が基準濃度層4と低濃度層3との界面に対して、低濃度層3側に食い込む形状、すなわち、上記拡散層下面空防伸張領域6及び低濃度層3の界面が低濃度層3と基準濃度層4との界面位置より深く形成されている。ソース電極第1電極14は、それぞれ上記ソース領域8a、8b及びベース領域7a,7bに電気的に接続されている。ドレイン電極1は、上記ソース電極14との間で電圧が印加される電極であり、半導体装置における半導体基板の裏面側に設けられている。また、上記ドレイン電極1と低濃度層3との間には、第1基準濃度より高い濃度でn型不純物を含むドレイン層2が設けられている。上述した構成の実施形態の半導体装置100においては、上記ソース電極14及びドレイン電極1との間に電圧が印加され、ゲート電極ゲート電極構造20のポリシリコン層11に制御電圧を印加することにより、ソース領域8に隣接するソース領域8を覆うベース領域7にチャネル反転層が形成され、ソース電極14とドレイン電極1との間にドリフト層5及びドレイン層2を介して電流が流れる。また、上記ドリフト層5の基準濃度層4は、n型不純物として例えばリンを1×1016cm-3の表面濃度で含み、層の厚さが約5~7μmで形成されている。また、低濃度層3は、n型不純物として例えばリンを3×1014cm-3の濃度で含み、層の厚さが約40μmで形成されている。また、ドレイン層2は、n型不純物として、例えばリン又はアンチモンを1×1020cm-3の濃度で含み、層の厚さが約200~300μmで形成されている。ソース電極14各々は、位置Aにおいて、アルミニウムを主とする材料により形成されており、例えば4μmの厚さ寸法を有して形成されている。また、ドレイン電極1は、Ti-Ni-Agなどの多層金属膜により形成され、厚さが例えば多層金属膜全体にて0.5μmを有するように形成されている。ゲート電極構造20は、図1に示すように、基準濃度層4の表面上に形成されており、その形成位置が、基準濃度層4の表面近傍に形成された一対のソース領域8において離間する位置に対応する基準濃度層4の表面上に形成されている。ゲート電極構造20は、順に積層されたゲート酸化膜9及びポリシリコン層11を有し、さらに積層するこれらの表面を覆う酸化膜12を有している。積層するゲート酸化膜9及びポリシリコン層11の表面を覆う酸化膜12は、ソース領域8上の一部に渡って延在しており、当該酸化膜12上には絶縁性を有する層間絶縁膜としてのPSG13が形成されている。PSG13を形成することで、後述するソース電極14及びゲート電極20が電気的に接続することを防止することができる。ところで、ゲート電極構造20のゲート酸化膜9は例えば0.1μmの厚さ寸法、ポリシリコン層11は例えば0.5μmの厚さ寸法で形成されている。また酸化膜12は例えば0.05μmの厚さ寸法、PSG13は例えば1μmの厚さ寸法を有して形成されている。ゲート電極構造20直下の基準濃度層4の表面近傍において離間して対向するソース領域8a,8bは、約4~6μmの離間間隔を有して形成されており、該ソース領域8a,8bは、n型不純物として例えば砒素Asを、2×1020cm-3の表面濃度で含んでおり、約0.3μmの深さ寸法を有して形成されている。ソース領域8a,8bを覆うベース領域7a,7bは、ドリフト層5の基準濃度層4を介して対向しており、当該ベース領域7a,7bはp型不純物として例えばホウ素Bを3×1017cm-3の表面濃度で含み、約2~2.5μmの深さ寸法を有して形成されている。ベース領域7a,7b及び該ベース領域7a,7bの底面下に形成される空乏層伸長領域6a,6bは、ゲート電極構造20直下のドリフト層5を介して対向するように形成されている。ベース領域7aと7bとの間隔、すなわちベース領域7a,7b間に挟まれたドリフト層5の横幅寸法を、離間間隔対向距離とし、以下の説明を行う。ところで、対向する空乏層伸長領域6aの一方の端部、すなわちドリフト層5を介して空乏層伸長領域6bと対向する側の端部は、離間間隔の中点中間位置Bと当該空乏層伸長領域6のドリフト層5を介して対向してない他方の空乏層伸長領域6bの端部Eとの中点基準位置C付近に位置するように形成されている。この端部Eは、図1に示す複数のMOSFETが連続して形成されている折り返し点である。すなわち、端部Eは、図1のMOSFETと、このMOSFETの左側に連続して形成されている他のMOSFETと共通のベース領域7aの中心点となる。同様に、図1のMOSFETの右側に隣接する他のMOSFETも、ベース領域7bを共通に使用している。より具体的には図1に示すように、当該ゲート電極20の横幅寸法の1/2の中点Bから当該半導体装置10の端までの距離を1とするとき、その距離の1/2となる位置C基準位置付近に空乏層伸長領域6の一方の端部が形成されている。さらに詳細に説明すると、位置C付近に形成される空乏層伸長領域6a,6bは、半導体装置の断面を示す図1において、ベース領域7a,7b底面下の上面側が位置Cより当該半導体装置の内側位置B側の方向に位置するように形成され、当該空乏層伸長領域6aの下面側が、位置Cより当該半導体装置10の外側位置Dの方向に位置するよう湾曲を有して形成されている。すなわち、ソース電極14及びドレイン電極1間に電圧が印加され、MOSFETがオフ状態の場合、ベース領域7a及び基準濃度層4の界面と、ベース領域7b及び基準濃度層4の界面とから各々延びる空乏層が双方の中間位置Bにて接合し、空乏層伸長領域6a及び基準濃度層4の界面と、空乏層伸長領域6b及び基準濃度層4の界面とから各々延びる空乏層が双方の中間位置Bにて接合するように構成されている。また、湾曲形状を有する空乏層伸長領域6a,6bの端部は、緩やかな湾曲形状より、できるだけ急峻な湾曲形状を有するように形成することが好ましく、より好ましくは上面側と下面側を除いては図1の位置Cに示す垂線に出来るだけ沿い、上面側で僅に位置Cより当該半導体装置の内側位置B側に位置し、かつ下面側で僅に位置Cより当該半導体装置の外側位置C側に位置する、いわゆる和菜切り包丁の切先に似た形状とし、対向する面を平行とすることが好ましい。上述のように、空乏層伸長領域6a,6bを形成することにより、従来の構造に比較して、空乏層伸長領域6a,6bの対向距離を広く確保することができ、半導体装置のオン状態の場合、電子キャリアが移動する領域を広くすることができ、半導体装置のオン抵抗を低下させることができる。前記した形状により、ドリフト層5を介して互いに対向する空乏層伸長領域6a,6bの離間間隔は、図1に示すように、空乏層伸長領域6a,6bを形成する拡散層の湾曲部に対応し、上面側から下面側に向かうに従い、次第に離間間隔が増加する。また、空乏層伸長領域6a,6bは、p型不純物として例えばホウ素を約7×1016~10×1016cm-3の表面濃度で含み、約7~8μmの深さ寸法を有している。また、該空乏層伸長領域6a,6bは、下面までの深さ寸法基準濃度層4表面から空乏層伸長領域6の底面までの深さ寸法は、図1に示すように、ベース領域7の底面までの深さ寸法基準濃度層4表面からベース領域7の底面までの深さ寸法dの2倍以上2d以上を有するように設計されている。このため、空乏層伸長領域6a,6bは、対向する低濃度層3との間に逆バイアスが印加された際、低濃度層3との界面から、ベース領域7a,7bと、低濃度領域3との双方に十分な厚さの空乏層が延び、上記界面における耐圧が向上するように、十分な層厚寸法を有している。また、基準濃度層4の表面には、基準濃度層4が含有する濃度よりも高い濃度のn型不純物第1導電型不純物を含有し、スイッチオフ時におけるdVDS/dtを低減するためのdVDS/dt低減用拡散層30が形成されている。dVDS/dt低減用拡散層30は、基準濃度層4の表面におけるベース領域7a,7bの下面の深さよりも浅い領域に形成されている。また、dVDS/dt低減用拡散層30は、ベース領域7a,7bが含有するp型不純物第2導電型不純物の濃度よりも低い濃度のn型不純物第1導電型不純物を含有する。具体的には、dVDS/dt低減用拡散層30は、リンを約1.1×1016~3×1016cm-3の濃度で含み、層の厚さが約1.0~2.0μmで形成されている。2.半導体装置の製造方法次に、本発明の半導体装置10の製造方法を図2A~図2Oを用いて説明する。先ず、n型不純物として例えばアンチモン又はリンを1×1020cm-3の濃度で含む層と、層上にn型不純物として例えばリンを3×1014cm-3の濃度で含む層とが積層された半導体基板を用意する。用意した半導体基板の下層はドレイン層2のための層であり、上層はドリフト層5のための層である。尚、現段階において、ドリフト層5の基準濃度層4は未だ形成されていない図2A。用意した上記半導体基板の表面に対し、基準濃度領域4を形成するためのn型不純物の燐Pを100keVのエネルギーにより、ドーズ量4×1012~8×1012cm-2の条件にてイオン注入する図2B。そして、下地酸化膜を形成した後、イオン注入した上記燐の事前拡散を行い、予め所定の深さの拡散領域を形成しておく図2C。下地酸化膜上にレジストを塗布し、フォトリソグラフィを行い、イオン注入を行うマスクパターンを形成する。上記マスクパターンは空乏層伸長領域6a,6bを形成するためのものであり、このマスクパターンにおける開口部から不純物がイオン注入される図2D。ところで、当該マスクパターンにおけるイオン注入のための開口は、その開口寸法が所定値以下になるように形成されており、具体的には、図1を参照して、ゲート電極構造20の横幅寸法の1/2の位置B中間位置から当該半導体装置10の端部Eまでの距離を1とするとき、その1/4以下になるように形成されており、本実施例では、0.5~2μmなお、実際の製造では図1に示す半導体装置をすでに述べたように連続してつなげて配置するので、この部分の窓空けは1~4μmとなるの開口寸法を有するようにマスクパターンが形成されている。なお、前記したマスクパターンにおけるイオン注入のための開口を1/4以下とする条件は、発明者が実験を繰り返すことで見出したものである。すなわち、このマスクパターンにおける開口部は、位置Bと基準位置Cとの距離の1/2以上、基準位置Cからポリシリコン層11の方向と逆方向に形成することにより、後述する熱拡散等による不純物拡散面の横方向の端部を、ベース領域7の拡散層の湾曲部に達しない位置に形成することができる。これにより、後に形成される空乏層伸長領域6a,6bの対向距離が必要以上に狭くなることを抑制し、オン抵抗を維持することができる。上述したように、空乏層伸長領域6のためのp型不純物のホウ素Bは、ドーズ量1×1013~4×1013cm-2の条件により、上記マスクパターンをマスクとし、上記基準濃度領域4において一定間隔離にて離れた領域に対してイオン注入される。なお、前記した開口寸法が1/4以下となるようにパターン加工を施し、前記した注入条件でイオン注入することにより、その後の熱拡散によって形成される空乏層伸長領域6が所望形状に形成され、良好な特性を得ることができることが度重なる実験で確認されている。後述するp層である空乏層伸長領域6a,6bにおける不純物のホウ素Bを活性化させる熱工程において、事前にある程度の深さのn型不純物の拡散領域を形成しておくことにより、半導体装置面に平行な方向横方向に対するp型不純物の拡散を抑制させることができる。これにより、一方の空乏層伸長領域6aが対向する他方の空乏層伸長領域6bとの間隔を、広く、設計値の幅にて形成することができるため、基準濃度領域4の幅が従来例に比較して広く取れ、MOSFETのオン抵抗を増加させることがない。また、燐Pのイオン注入量とホウ素Bのイオン注入量とにおいて、ホウ素Bの注入量がイオンの注入量に対して約1桁ほど多いため、燐に比較してホウ素Bの拡散速度が速く、空乏層伸長領域6a,6bをn型の基準濃度層4より深く拡散することができる。その後、注入した不純物を活性化すべく、長時間拡散が行なわれる。これによって、半導体基板に基準濃度層4及び空乏層伸長領域6a,6bのための領域が形成される図2E。上記基準濃度層4n層は、低濃度層3n-層より不純物濃度が高く設定されている。また、低濃度層3及び基準濃度層4は、オン状態の場合に、電子が電界により移動するドリフト層5を形成している。その後、下地酸化膜をエッチングにより除去した後、n型不純物のリンPのイオン注入を、エネルギー量100keV、ドーズ量5×1011~5×1012cm-2の条件で行う図2F。リンイオンの注入は、後にdVDS/dt低減用拡散層30となる層30’を形成するためのものである。その後、新たに、ゲート酸化膜9となる酸化膜を形成する図2G。このとき、イオン注入されたリンの拡散がある程度起こる図2G中符号30’’参照。。その後、当該酸化膜上に、さらにゲート電極を形成するためのポリシリコン層を形成し、さらにその後、所定の位置にゲート電極を形成すべく、レジストを塗布し、ゲート電極のパターンを形成するマスクによるフォトリソグラフィ写真工程を行い、ポリシリコンをエッチングするためのレジストパターンを形成する図2H。上記ポリシリコン層のエッチングを、上記レジストパターンをマスクとして、異方性エッチングまたは等方性エッチング等により行う。これにより、所定位置に所定形状のゲート酸化膜9及びゲート電極としてのポリシリコン層11が形成される図2I。その後、形成に用いた上記レジストを取除く。その後、上記ポリシリコン層11をマスクとしてベース領域7a,7bの拡散層を形成するためのホウ素Bを、80keVのエネルギーにより、ドーズ量4×1013~5×1013cm-2の条件にてイオン注入する図2J。その後、拡散処理チャネル拡散を行ないベース領域7a,7bのための拡散層を形成した後、ポリシリコン層の周囲に酸化膜12を形成する図2K。これにより、ゲート酸化膜9、ポリシリコン層11及び酸化膜12から或るゲート電極構造20が形成される。なお、上記拡散処理の際には、dVDS/dt低減用拡散層30となる層30’からのリンの拡散により、dVDS/dt低減用拡散層30も形成される。その後、ソース領域8a,8bを形成するため、レジストを塗布し、ソース領域形成のマスクによりフォトリソグラフィを行いレジストパターンを形成する。そして、上記ゲート電極20及び形成したレジストパターンを、マスクとして、ソース領域8a,8bの拡散層を形成するための砥素Asを、100keVのエネルギーにより、ドーズ量8×1015~10×1015cm-2の条件にてイオン注入した後図2L、マスクに用いたレジストパターンを除去する。次に、半導体基板の表面一面に層間絶縁膜の層として、PSGPhosphorusSiliconGlass13をCVDChemicalVaporDepositionで積層形成する。その後、熱処理により、ソース領域8a,8bの拡散層を形成する拡散処理と、PSG13の焼き締め膜表面を平坦化させるreflow処理とを同時に行う図2M。その後、ベース領域7a,7b及びソース領域8a,8bに対するコンタクトを形成するため、レジストを半導体基板全面に塗布し、コンタクト形成のためのマスクにより、フォトリソグラフィを行い、コンタクトのレジストパターンを形成する。そして、一面に形成したPSG13及び酸化膜12を上記コンタクトのレジストパターンを用いてエッチングし、ベース領域7a,7b及びソース領域8a,8bの一部が露出するようにコンタクトホール21を、PSG13及び酸化膜12に対して形成し、その後レジストを除去する図2N。次に、PSG13が形成された半導体基板の表面に対し、スパッタ法又は蒸着法によりAlアルミニウムを堆積し、ソース電極14表面電極を形成する。このソース電極14は、ソース領域8a,8b及びベース領域7a,7bに対し、コンタクトホール21内に堆積させたアルミニウムにより電気的に接続されており、かつ層間絶縁層のPSG13により、ゲート電極構造20のポリシリコン層11と絶縁されている。なお、ゲート電極構造20のポリシリコン層11は、ソース電極14との間で短絡することのないように加工が施された図示されないコンタクトホール内に埋設された導電物を介しで外部と電気的に接続される。また、ゲート電極構造20等が形成されていない半導体基板の裏面に対し、スパッタ法又は蒸着法により、Ti-Ni-Agの多層金属膜を堆積し、ドレイン層2と電気的に接続されたドレイン電極1裏面電極を形成する図2O。以上の工程を経て、実施形態に係る半導体装置10を形成することができる図1。3.半導体装置10の効果図3は、実施形態に係る半導体装置10の特性を示す図である。図3中、VDSSはゲートソース間を短絡した状態でドレインソース間に印加できる最大の電圧を示し、RonAは、単位活性領域当りのオン抵抗を示す。なお、比較例1のデータは、特許文献2に記載の半導体装置におけるデータである。図4は、実施形態に係る半導体装置10の効果を説明するために示す図である。図4中、符号t2はスイッチオフ時を示す。図4aはゲート制御電圧を示す図であり、図4bは比較例2に係る半導体装置特許文献1に記載の半導体装置90におけるドレインソース間電圧VDS、ドレインソース間電流IDS及びゲートソース間電圧VGSの時間変化を示す図であり、図4cは実施形態に係る半導体装置10におけるドレインソース間電圧VDS、ドレインソース間電流IDS及びゲートソース間電圧VGSの時間変化を示す図である。図5は、実施形態に係る半導体装置10の作用を説明するために示す図である。図5aは比較例2に係る半導体装置特許文献1に記載の半導体装置90におけるドレインソース間電圧VDSと、ゲートドレイン間の各容量入力容量Ciss、出力容量Coss、帰還容量Crssを示す図であり、図5aは実施形態に係る半導体装置10におけるドレインソース間電圧VDSと、ゲートドレイン間の各容量入力容量Ciss、出力容量Coss、帰還容量Crssを示す図である。上記した構成を備えた実施形態に係る半導体装置10は、ソース電極14及びドレイン電極1間に電圧を印加し、ゲート電極ゲート電極構造20のポリシリコン層11にオンの制御電圧を印加したとき、すなわちソース電極14に負極の電圧負電位を印加し、ドレイン電極1に正極の電圧正電位を印加し、ソース電極14及びゲート電極間においてゲート電極に正極の電圧を印加し、負極の電圧をソース電極14に接続したとき、バックゲートとなるベース領域7a,7bにおいて、ゲート電極との界面に反転層が形成される。ソース電極14及びドレイン電極1間に電圧が印加された状態で、反転層が形成されると、ソース電極14から供給される電子は、ソース領域8a,8b、ベース領域7a,7bの反転層、基準濃度層4、低濃度層3及びドレイン層2を介してドレイン電極1へと順に移勤し、当該電子の移動により、ドレイン電極1からソース電極14に電流が流れる。一方、ソース電極14及びドレイン電極1間に電圧を印加し、ゲート電極ポリシリコン層11にオフ制御電圧を印加したとき、すなわちソース電極14に負極の電圧及びドレイン電極1に正極の電圧を印加し、ソース電極14及びゲート電極間に電圧が印加されないようにソース電極14及びゲート電極間の電圧を0Vにした時、ゲート電極に電圧が印加されないことにより、ベース領域7におけるゲート電極との界面に反転層が形成されない。これにより、ソース電極14及びドレイン電極1間に印加される電圧により、上述したように、p型のベース領域7a,7b及び空乏層伸長領域6a,6bと、n型のドリフト層5との接合部より空乏層が形成される。空乏層はソース電極14及びドレイン電極1間に印加される電圧に応じて次第に広がり、所定以上の電圧が印加されると、対向する空乏層伸長領域6a,6b及びベース領域7a,7b間に設けられたドリフト層5の基準濃度層4は広がる空乏層で満たされる。また、空乏層はドリフト層5の低濃度層3においても広がる。ところで、実施形態に係る半導体装置10は、p型不純物を低濃度で含み、かつ十分な層厚寸法を有する空乏層伸長領域6a,6bを備えている。これにより、実施形態に係る半導体装置10は、ソース電極14及びドレイン電極1に対して、逆バイアスが印加された際、従来の半導体装置に比較して耐圧を向上させるため、空乏層伸長領域6a,6b及び低濃度層3間の電界強度、また空乏層伸長領域6a,6b及び基準濃度層4間の電界強度の増加を抑制させるように、空乏層伸長領域6a,6b内に空乏層の伸長を促すことを目的としている。上述したように、実施形態に係る半導体装置10においては、特許文献2のように空乏層の広がりを抑制することを目的としておらず、逆に空乏層の広がる距離を伸ばすことにより、空乏層内の電界強度を緩和させる構造を用いている。すなわち、実施形態における空乏層伸長領域6a,6bは、拡散層が十分伸長するように、p型不純物を低濃度で含み、かつ拡散層の厚さが従来例に比較して、より半導体装置表面からの距離、例えばベース領域7a,7bの深さの2倍以上の十分な深さ寸法を有している。これにより、実施形態においては、上記空乏層伸長領域6a,6bに広がる空乏層を、電界強度を緩和させるために十分に伸長させることができ、伸長する空乏層により電界を緩和することができる。これにより、実施形態に係る半導体装置10によれば、電界集中によって起こる耐圧の低下を改善することができ、良好な耐圧特性を得ることができる。そのため、ソース電極14及びドレイン電極1間に対し、逆バイアスが印加された場合、空乏層伸長領域6a,6b及び低濃度層3の界面から、空乏層伸長領域6a,6b及び低濃度層3双方に対して空乏層空乏層Cが延びる。この空乏層は、印加される逆バイアスの電圧が増加するにつれて延びる距離も増加する。このとき、同様に、ベース領域7a及び基準濃度層4の界面と、ベース領域7b及び基準濃度層4の界面とから、双方に対して空乏層空乏層Aが伸び、また、空乏層伸長領域6a及び基準濃度層4の界面と、空乏層伸長領域6b及び基準濃度層4の界面とから、双方に対して空乏層空乏層Bが伸び、中間位置Bにて接合する。したがって、従来のように極端に電界が集中する部分を無くすことにより、すなわち、上記空乏層A、空乏層B及び空乏層C各々における電界強度を同様の数値にて増加させていくことにより、半導体装置10全体の耐圧を増加させることができる。そのため、実施形態に係る半導体装置10によれば、各PN接合部分の電界の上昇をほぼ同様とすることができ、半導体装置全体の耐圧を、オン抵抗を増加させずに向上させることができる。なお、上述した半導体装置の構造における各種の設定条件は、発明者が実際のデバイスを作成し、デザインルール及び濃度をパラメータとして、実験を繰り返すことで見出したものである。上記設定条件に基づいて製造された半導体装置は、ベース領域7a,7bの側面を空乏層伸長領域6a,6bで覆わなくとも、ゲートソース間を短絡した状態でドレインソース間に印加できる最大の電圧以降、VDSSと略称するを高くすることができ、かつ単位活性領域当りのオン抵抗以降、RonAと略称するを低く、図3に示すような良好な特性を得ることができる。上述したように、実施形態に係る半導体装置10は、空乏層伸長領域6a,6bをベース領域7a,7bの対向する端部拡散層の湾曲領域を含むに設けないことにより、従来の半導体装置のベース領域の側面に空乏層伸長領域特許文献2の電界緩和層を形成する場合と異なり、ソース領域8a,8bを覆うベース領域7a,7b間の離間間隔を狭めることができ、これによりオン抵抗を増加させずに維持したままで微細化を図ることができる。すなわち、実施形態に係る半導体装置10は、ゲート電圧が0Vで、ソース電極14とドレイン電極1との間に印加された逆バイアスの電圧が増加する過程において、ベース領域7a,7bと基準濃度領域4との界面から空乏層Aが伸び、空乏層伸長領域6a,6bと基準濃度領域4との界面から空乏層Bが伸び、空乏層伸長領域6a,6bと低濃度層3との界面から空乏層Cが伸びる際、各空乏層A、B及びCのそれぞれ対応するPN接合が絶縁破壊を起こす電界強度に達するまで、各空乏層内の電界を同様の強度とするよう空乏層を伸張させる厚さ及び不純物濃度により、ベース領域、空乏層伸張領域、基準濃度層及び低濃度層の各拡散領域が形成されている。また、実施形態に係る半導体装置10によれば、基準濃度層4の表面には、基準濃度層4が含有する濃度よりも高い濃度のn型不純物を含有するdVDS/dt低減用拡散層30が形成されているため、スイッチオフ時には、当該dVDS/dt低減用拡散層30の働きにより、ゲート酸化膜9直及びベース領域7a,7bからdVDS/dt低減用拡散層30へ空乏層が拡がりにくくなるため、図5に示すように、ゲートドレイン間の帰還容量Crssが従来のようには急激に下がらなくなる。その結果、図4に示すように、ドレインソース間の電圧VDSが従来のようには急激に上がらなくなり、スイッチオフ時のゲート寄生発振が発生し難くなる。これにより、比較例に係る半導体装置90のように、スイッチオフ時のゲート寄生発振により、ゲートソース間電圧VGSが再びオン電圧の範囲に入ってしまう場合があるといったことが効果的に抑制されるようになる。また、実施形態に係る半導体装置10によれば、基本構造としては、従来の半導体装置90特許文献1に記載の半導体装置と同様の構造を有するため、半導体装置のオン抵抗を増加させることなく半導体装置を微細化することが可能で、かつ、良好な耐圧特性を有する半導体装置となる。また、実施形態に係る半導体装置10によれば、ゲート電極20直下の抵抗が低くなるため、従来の半導体装置90特許文献1に記載の半導体装置よりも、半導体装置のオン抵抗を低減することができる。その結果、実施形態に係る半導体装置10は、半導体装置のオン抵抗を増加させることなく半導体装置を微細化することが可能で、かつ、良好な耐圧特性を有し、さらには、従来の半導体装置よりもゲート寄生発振が発生し難い半導体装置となる。また、実施形態に係る半導体装置10によれば、dVDS/dt低減用拡散層30が、基準濃度層4の表面におけるベース領域7a,7bの下面の深さよりも浅い領域に形成されているため、dVDS/dt低減用拡散層30を形成することに起因して基準濃度層4がそれ程薄くなることがなくなり、半導体装置全体としての良好な耐圧特性を維持することが可能となる。また、実施形態に係る半導体装置10によれば、dVDS/dt低減用拡散層30が、ベース領域7a,7bが含有するp型不純物第2導電型不純物の濃度よりも低い濃度のn型不純物第1導電型不純物を含有するため、半導体装置を製造する際に、dVDS/dt低減用拡散層30とベース領域7a,7bとの干渉を考慮することが不要となり、製造工程を単純なものにすることが可能となる。以上、本発明を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の様態において実施することが可能であり、例えば、次のような変形も可能である。1上記実施形態においては、dVDS/dt低減用拡散層30は、基準濃度層4の表面におけるベース領域7a,7bの下面の深さよりも浅い領域に形成されているが、基準濃度層4の表面におけるベース領域7a,7bの下面の深さの2分の1の深さよりもさらに浅い領域に形成されていてもよい。このようにすることにより、基準濃度層4dVDS/dt低減用拡散層30を除く部分を実施形態の場合よりも厚くすることが可能となるため、半導体装置全体としての良好な耐圧特性を維持することが可能となる。この場合、n型不純物としては、リンに代えて、より小さな拡散係数を有するヒ素又はアンチモンを用いることが好ましい。2上記実施形態においては、dVDS/dt低減用拡散層30は、ベース領域7a,7bが含有するp型不純物第2導電型不純物の濃度よりも低い濃度のp型不純物第1導電型不純物を含有するが、本発明はこれに限定されるものではない。ベース領域7a,7bが含有するp型不純物第2導電型不純物の濃度と同じ濃度又は当該濃度よりも高い濃度のp型不純物第1導電型不純物を含有してもよい。3上記実施形態においては、第1導電型をn型とし、第2導電型をp型として本発明を説明したが、本発明はこれに限定されるものではない。第1導電型をp型とし、第2導電型をn型としてもよい。4上記実施形態においては、MOSFETからなる半導体装置10を用いて本発明を説明したが、本発明はこれに限定されるものではない。図6は、変形例1に係る半導体装置10aの断面図である。図7は、変形例2に係る半導体装置10bの断面図である。なお、図6及び図7中、符号8c,8dはエミッタ領域を示し、符号14aはエミッタ電極を示す。また、図6中、符号1aはコレクタ電極を示し、符号2aはコレクタ層を示す。また、図7中、符号1bはバリアメタル層を示す。図6及び図7に示すように、低濃度層3の下面側にコレクタ層2aやバリアメタル層1bを有する半導体装置10a,10bIGBT又はショットキー接合を有するIGBTに本発明を適用することもできる。"