半導体基板と、前記半導体基板の表面に配置されたフィールド酸化膜と、前記フィールド酸化膜の上面に配置された導電性多結晶シリコン層と、前記フィールド酸化膜によって囲まれたアクティブ領域と、前記アクティブ領域内に設けられた高濃度不純物領域と、前記導電性多結晶シリコン層および前記高濃度不純物領域の上を覆って設けられた絶縁膜と、前記導電性多結晶シリコン層の上の前記絶縁膜に設けられた大口径コンタクトホールと、前記高濃度不純物領域の上の前記絶縁膜に設けられた小口径コンタクトホールと、前記大口径コンタクトホールの内部の側壁に配置された導電性プラグ材料からなるメタルサイドウォールと、前記メタルサイドウォールを覆って前記大口径コンタクトホールの内部に設けられた絶縁体のサイドウォールと、前記絶縁体のサイドウォールを覆って、前記大口径コンタクトホールの内部を充填している抵抗体と、前記小口径コンタクトホールの内部を生める前記導電性プラグ材料からなる導電性金属ビアと、前記抵抗体および前記導電性金属ビアにそれぞれ接続された第一および第二の電極と、からなる半導体装置。前記絶縁膜がBPSG膜である請求項1記載の半導体装置。半導体基板と、前記半導体基板の表面に設けられた第一の絶縁膜と、前記第一の絶縁膜の表面に配置された第一および第二の電極と、前記第一および第二の電極の上を覆って設けられた第二の絶縁膜と、前記第一の電極の上の前記第二の絶縁膜に設けられた大口径コンタクトホールと、前記第二の電極の上の前記第二の絶縁膜に設けられた小口径コンタクトホールと、前記大口径コンタクトホールの内部の側壁に配置された導電性プラグ材料からなるメタルサイドウォールと、前記メタルサイドウォールを覆って前記大口径コンタクトホールの内部に設けられた絶縁体のサイドウォールと、前記絶縁体のサイドウォールを覆って、前記大口径コンタクトホールの内部を充填している抵抗体と、前記小口径コンタクトホールの内部を生める前記導電性プラグ材料からなる導電性金属ビアと、前記抵抗体および前記導電性金属ビアにそれぞれ接続された第3および第4の電極と、からなる半導体装置。前記第一および前記第二の絶縁膜がBPSG膜である請求項3記載の半導体装置。前記導電性プラグ材料がタングステンである請求項1または3に記載の半導体装置。前記絶縁体がシリコン酸化膜である請求項1または3に記載の半導体装置。抵抗体を有する半導体装置であって、前記抵抗体は上層電極と下層電極によって上下挟まれたコンタクトホール内に形成され、前記抵抗体の両端は前記上層電極および下層電極と電気的に接続されていることを特徴とする半導体装置前記コンタクトホール内壁と前記抵抗体の間には導電性金属ビアと酸化膜が形成されていることを特徴とする請求項7記載の半導体装置。前記抵抗体の材質がタングステンシリサイド、クロムシリサイド、モリブデンシリサイド、ニクロム、チタン、多結晶シリコンのいずれかからなることを特徴とする請求項1乃至8のいずれか1項に記載の半導体装置。半導体基板の表面にアクティブ領域を設けるために、フィールド酸化膜を形成する工程と、前記アクティブ領域の内部に高濃度不純物領域を設ける工程と、前記フィールド酸化膜の上面に導電性多結晶シリコン層を形成する工程と、前記導電性多結晶シリコン層および前記高濃度不純物領域の上を覆う絶縁膜を設ける工程と、大口径コンタクトホールを前記導電性多結晶シリコン層の上の前記絶縁膜に、小口径コンタクトホールを前記高濃度不純物領域の上の前記絶縁膜に、同時に形成する工程と、前記小口径コンタクトホールの内部を埋める導電性プラグ材料からなる導電性金属ビアと前記大口径コンタクトホールの内部の側壁に前記導電性プラグ材料からなるメタルサイドウォールを同時に形成する工程と、前記メタルサイドウォールを覆って、絶縁体のサイドウォールを前記大口径コンタクトホールの内部に設ける工程と、抵抗体により前記絶縁体のサイドウォールを覆うとともに、前記大口径コンタクトホールの内部を充填する工程と、前記抵抗体および前記導電性金属ビアにそれぞれ接続された第一および第二の電極を形成する工程と、からなる半導体装置の製造方法。半導体基板の表面に第一の絶縁膜を設ける工程と、前記第一の絶縁膜の表面に第一および第二の電極を配置する工程と、前記第一および第二の電極上を覆う第二の絶縁膜を設ける工程と、大口径コンタクトホールを前記第一の電極の上の前記第二の絶縁膜に、小口径コンタクトホールを前記第二の電極の上の前記第二の絶縁膜に、同時に形成する工程と、前記小口径コンタクトホールの内部を埋める導電性プラグ材料からなる導電性金属ビアと前記大口径コンタクトホールの内部の側壁に前記導電性プラグ材料からなるメタルサイドウォールを同時に形成する工程と、前記メタルサイドウォールを覆って、絶縁体のサイドウォールを前記大口径コンタクトホールの内部に設ける工程と、抵抗体により前記絶縁体のサイドウォールを覆うとともに、前記大口径コンタクトホールの内部を充填する工程と、前記抵抗体および前記導電性金属ビアにそれぞれ接続された第3および第4の電極を形成する工程と、からなる半導体装置の製造方法。前記抵抗体の材質がタングステンシリサイド、クロムシリサイド、モリブデンシリサイド、ニクロム、チタン、多結晶シリコンのいずれかからなることを特徴とする請求項10または11に記載の半導体装置の製造方法。しかしながら、加工ばらつきによる抵抗値の変動を避けるために、一般に抵抗体の半導体装置内に占める面積は大きく、抵抗体領域の縮小による半導体装置の小型化が望まれている上記課題を解決するために以下の手段を用いた。まず、抵抗体を有する半導体装置であって、前記抵抗体は上層電極と下層電極によって上下挟まれたコンタクトホール内に形成され、前記抵抗体の両端は前記上層電極および下層電極と電気的に接続されていることを特徴とする半導体装置とした。また、前記コンタクトホール内壁と前記抵抗体の間には金属のサイドウォールと酸化膜が形成されていることを特徴とする半導体装置とした。また、前記抵抗体の材質がタングステンシリサイド、クロムシリサイド、モリブデンシリサイド、ニクロム、チタン、多結晶シリコンのいずれかからなることを特徴とする半導体装置とした。また、抵抗体を有する半導体装置の製造方法であって、半導体基板上に下層電極を形成する工程と、前記下層電極上に絶縁膜を形成する工程と、前記絶縁膜内に前記下層電極に達するコンタクトホールを形成する工程と、前記コンタクトホール内に前記抵抗体を前記下層電極に電気的に接触して形成する工程と、前記抵抗体の上部に電気的に接触して上層電極を形成する工程と、を有することを特徴とする半導体装置の製造方法を用いた。そして、前記コンタクトホール内に前記抵抗体を前記下層電極に接触して形成する工程の前に、前記コンタクトホール内に金属のサイドウォールを形成する工程と、前記性金属のサイドウォールと前記抵抗体の間に酸化膜を形成する工程を追加することを特徴とする半導体装置の製造方法を用いた。上記手段を用いることで、コンタクトホール内に上下に電極を有する縦長の抵抗体を形成することができ、抵抗体の占有面積が小さくなる。延いては半導体装置の小型化に貢献する。本発明における抵抗体を有する半導体装置及びその製造方法について図面を用いて説明する。図1は本発明の実施例である二層の金属配線を有するN型MOSトランジスタおよび抵抗体の模式断面図を表したものである。P型の導電性を有する半導体シリコン基板1の表面に、LOCOSLocalOxidationofSilicon法によって形成された、素子分離のためのフィールド酸化膜2が設けられている。フィールド酸化膜2に囲まれた領域は、アクティブ領域であり、表面にはゲート酸化膜3が設けられており、さらにその上にポリシリコンからなるゲート電極4が設けられている。また、フィールド酸化膜2上には、導電性多結晶シリコン層5が設けられている。ゲート電極4に隣接する半導体基板表面には、N型の高濃度不純物領域であるソース領域6およびドレイン領域7が設けられている。上記構造上に第一の絶縁膜8が形成されており、この絶縁膜に設けられたコンタクトホールを通して基板あるいは導電性多結晶シリコン層と接続された、導電性プラグの材料であるタングステン等からなる導電性金属ビア9aおよびメタルサイドウォール9bが設けられている。そして、下層の導電性多結晶シリコン層5の上には本発明の抵抗体11が設けられている。この抵抗体11はコンタクトホールの内部に形成されており、コンタクトホールの内壁から中心に向かって、メタルサイドウォール9b、シリコン酸化膜のサイドウォール10、抵抗体11の順に構成されている。絶縁体のシリコン酸化膜10をメタルサイドウォール9bと抵抗体11の間に挟むことで、電流は中心の抵抗部分だけを流れ、抵抗として機能するように構成されている。抵抗体11は上下2層構造と成っており、下層の抵抗体11は導電性多結晶シリコン5と上の第一の電極12との間に設けられ、上層の抵抗体11は下の第一の電極12と上の第二の電極14との間に設けられている。これは、下層の抵抗体11は導電性多結晶シリコン5を下部電極、第一の電極12を上部電極とし、上層の抵抗体11は第一の電極12を下部電極、第二の電極14を上部電極としているとも言える。なお、図1においては、導電性多結晶シリコン層5を2個の下層の抵抗体11を接続しているが、抵抗体同士を接続することは必ずしも必要ではなく、各々の抵抗体の下に導電性多結晶シリコン5があればよい。従来技術では、横長に配置された抵抗体が一般的であるが、本発明においては、抵抗体は縦長の構造となっており、その上下に電極を取る構成となっている。次に、本発明の実施例である半導体装置の製造工程について、N型MOSトランジスタと抵抗体を有する半導体装置を例にして説明する。まず図2に示すように、例えば濃度は1×1016cm3程度のP型導電性の半導体シリコン基板1の表面を選択的に酸化し、膜厚1000~5000Å程度の厚さのフィールド酸化膜2を形成する。次に、膜厚50~1000Å程度のゲート酸化膜3を形成する。この上にCVDを用いて膜厚2000~3000Å程度のポリシリコンを堆積し、さらに、例えばリンのプリデポジションにより不純物濃度を高濃度にする。ここで、不純物イオンのイオン注入によって高濃度にしても良い。次にフォトリソグラフィーによりレジストマスクを形成し、ドライエッチングにより不要なポリシリコンを除去して膜厚2000~3000Å程度のゲート電極4及び導電性多結晶シリコン層5を形成する。その後ゲート電極をマスクとして、ゲート電極に隣接する基板表面に不純物のイオン注入を行い、例えばリンの濃度1×1020cm3程度のN型の高濃度ソース領域6とN型高濃度ドレイン領域7を形成する。これらの上に絶縁膜、例えばBPSG膜をCVDにより例えば5000Å堆積し、熱処理によって平坦化を行って絶縁膜8を形成する。この後CMPを用いて表面を削ることで、さらに平坦化を行う。次に、図3に示すように、レジストマスクを使用して基板表面及び導電性多結晶シリコン層5に達するコンタクトホールをドライエッチングにより形成する。この際、抵抗を形成する側である導電性多結晶シリコン層上のコンタクトホールは大口径で、基板表面すなわちMOSトランジスタのソース領域やドレイン領域に達するコンタクトホールは、導電性多結晶シリコン層に達するコンタクトホールに比べ小口径であって、例えばそれぞれの口径を7000Åと4000Å程度で形成する。次に、図4に示すように、CVDを用いて導電性プラグの材料であるタングステン等9を例えば3000Å程度堆積する。この際、基板表面に達するコンタクトホールは口径が小さいためタングステン等9によって完全に埋り、導電性金属ビア9aを形成するが、導電性多結晶シリコン層に達するコンタクトホールは径が大きいため、タングステン等9はコンタクトホールの内面に堆積するに留まり、コンタクトホールを完全に充填するに至らない。続いて、図5に示すように、ドライエッチングを用いてエッチバックを行い、絶縁膜表面及び、導電性多結晶シリコン5上面であるコンタクトホール底部を露出させ、コンタクトホールの内部の側壁にタングステン等9からメタルサイドウォール9bを形成する。このとき、メタルサイドウォール9b上部は絶縁膜8表面の高さから、例えば500Å下がった場所に形成されるようにエッチバックを調整する。メタルサイドウォール9bはコンタクトホール壁面に額縁上に形成されるため、コンタクト内部はその分狭くなる。一方、基板表面に達するコンタクトホールはタングステン等9で完全に埋まっている。コンタクトホール内部は導電性材料で埋められた状態で残り、導電性金属ビア9aを形成する。次に、図6に示すように、絶縁体であるシリコン酸化膜10をCVDにより、例えば500Å程度の膜厚で形成する。続いて、図7に示すように、ドライエッチングによって絶縁膜表面に形成されたシリコン酸化膜を除去する。この際、導電性多結晶シリコン層のコンタクトホール内ではメタルサイドウォール9b上にシリコン酸化膜10のサイドウォールが形成される。そして、図8に示すように、抵抗体として使う物質、例えばタングステンシリサイドをCVDにより堆積して導電性多結晶シリコン層のコンタクトホール内に完全に埋め込む。また、本発明における抵抗体を構成する膜についてはングステンシリサイドに限定されるものではなく、モリブデンシリサイド、クロムシリサイド、チタンシリサイドなどのメタルシリサイドや低不純物濃度とした多結晶シリコンでも良い。また、製法もCVDに限るものではなく、コリメートスパッタ法やロングスロースパッタ法など充填性の良好なスパッタ法を用いることも可能である。続いて、図9に示すように、CMPやドライエッチングにより絶縁膜表面に残った抵抗体となる物質を除去し、抵抗体11がコンタクトホール内にのみ埋め込まれた状態にする。これにより本発明の抵抗体が形成される。さらに、図10に示すように、第一の絶縁膜8の上に電極形成用の第一層の金属膜を被着し、抵抗体11と結線された第一の電極12やMOSトランジスタのソース領域6やドレイン領域7と結線された第二の電極12を形成する。これらの電極により抵抗体を回路に接続し用いることが可能となる。なお、図示してはいないが、導電性多結晶シリコン5を小口径のコンタクトホールを介して電極形成用の金属幕と接続することができるので、図10に示された2個直列に接続された抵抗体は、中点からの引き出し線を有するようにできる。図1に示された構造を得るには、この後、図示はしていないが、第一および第二の電極12上に第二の絶縁膜13を堆積し、平坦化した後、図3から図10に示した製造工程と同様の工程を繰り返す。即ち、まずBPSG膜等からなる第二の絶縁膜13内に第一あるいは第二の電極12に達するコンタクトホールを形成する。この時、MOSトランジスタ用のコンタクトホールの口径を小さくし、抵抗体用のコンタクトホールはMOSトランジスタ用のコンタクトホールよりも口径を大きく形成する。次いでコンタクトホール内にタングステン等の導電性プラグ材料を堆積し、MOSトランジスタ用のコンタクトホールはビアとなるよう完全に充填し、抵抗体用のコンタクトホールは内部に細い空孔を有する程度に充填する。第二の絶縁膜13上の余分な導電性プラグ材料を除去して抵抗体用コンタクトホール内に導電性プラグ材料によるメタルサイドウォール9bを形成する。次いで、シリコン酸化膜の堆積及びエッチングによりシリコン酸化膜10のサイドウォールが形成される。次いで、抵抗体として使う物質、例えばタングステンシリサイドをCVDにより堆積して導電性多結晶シリコン層のコンタクトホール内に完全に埋め込み、CMPやドライエッチングにより絶縁膜表面の抵抗体となる物質を除去し、抵抗体11がコンタクトホール内にのみに埋め込まれた状態にする。そして、第二の絶縁膜13の上に第二層となる電極形成用の金属膜を被着し、抵抗体11と結線された第三の電極14やMOSトランジスタのソース領域6あるいはドレイン領域7と結線された第四の電極14を形成する。こうして、図1に示す本発明の半導体装置が完成する。以上説明したように、本発明の半導体装置における抵抗体は、半導体基板に対して縦長に形成され、その上下に電極を取る構造となっているため、占有面積の小さい抵抗体となる。