"電気的にデータの消去、書き込みが可能なメモリセルを複数配設してなるフラッシュ型EEPROMからなる第1のメモリと、強誘電体メモリ,磁気抵抗メモリ,及び相変化メモリの何れかからなり、前記第1のメモリよりも小容量で書き込み速度の速い第2のメモリと、前記第1及び第2のメモリを制御するコントロール回路と、外部との通信を行うインターフェース回路とを有し、前記第1のメモリにはデータを記憶し、前記第2のメモリには、前記データを記憶するための、ルート情報或いは、ディレクトリ情報或いは、前記データのファイル名称或いは、前記データのファイルサイズ或いは、前記データの記憶箇所を記憶するファイルアロケーションテーブル情報或いは、前記データの書き込み終了時間を記憶し、且つメモリシステム外部からの書き込みに対して、前記第2のメモリへの書き込み終了フラグを前記第2のメモリに書き込んだ後、前記第1のメモリへの書き込み終了フラグを前記第2のメモリに書き込むことを特徴とするメモリシステム。電気的にデータの消去、書き込みが可能なメモリセルを複数配設してなるフラッシュ型EEPROMからなる第1のメモリと、強誘電体メモリ,磁気抵抗メモリ,及び相変化メモリの何れかからなり、前記第1のメモリよりも小容量で書き込み速度の速い第2のメモリと、前記第1及び第2のメモリを制御するコントロール回路と、外部との通信を行うインターフェース回路とを有し、前記第1のメモリにはデータを記憶し、前記第2のメモリには、前記データを実際に前記第1のメモリに記憶したブロック位置、ページ位置の物理アドレスと、実際の論理アドレスの関係を示す論理-物理変換アドレスを記憶し、且つメモリシステム外部からの書き込みに対して、前記第2のメモリへの書き込み終了フラグを前記第2のメモリに書き込んだ後、前記第1のメモリへの書き込み終了フラグを前記第2のメモリに書き込むことを特徴とするメモリシステム。電気的にデータの消去、書き込みが可能なメモリセルを複数配設してなるフラッシュ型EEPROMからなる第1のメモリと、強誘電体メモリ,磁気抵抗メモリ,及び相変化メモリの何れかからなり、前記第1のメモリよりも小容量で書き込み速度の速い第2のメモリと、前記第1及び第2のメモリを制御するコントロール回路と、外部との通信を行うインターフェース回路とを有し、論理アドレス空間の中で、前記第1のメモリに格納する領域と、前記第2のメモリに格納する領域を定義する情報を、前記コントロール回路或いは、前記第2のメモリに記憶し、且つメモリシステム外部からの書き込みに対して、前記第2のメモリへの書き込み終了フラグを前記第2のメモリに書き込んだ後、前記第1のメモリへの書き込み終了フラグを前記第2のメモリに書き込むことを特徴とするメモリシステム。電気的にデータの消去、書き込みが可能なメモリセルを複数配設してなるフラッシュ型EEPROMからなる第1のメモリと、強誘電体メモリ,磁気抵抗メモリ,及び相変化メモリの何れかからなり、前記第1のメモリよりも小容量で書き込み速度の速い第2のメモリと、前記第1及び第2のメモリを制御するコントロール回路と、外部との通信を行うインターフェース回路とを有し、前記第1のメモリにはデータを記憶し、前記第2のメモリには、前記データを実際に前記第1のメモリへの記録を開始したことを示すフラグ情報或いは、前記データを実際に前記第1のメモリへの記録を終了したことを示すフラグ情報を記憶し、且つメモリシステム外部からの書き込みに対して、前記第2のメモリへの書き込み終了フラグを前記第2のメモリに書き込んだ後、前記第1のメモリへの書き込み終了フラグを前記第2のメモリに書き込むことを特徴とするメモリシステム。電気的にデータの消去、書き込みが可能なメモリセルを複数配設してなるフラッシュ型EEPROMからなる第1のメモリと、強誘電体メモリ,磁気抵抗メモリ,及び相変化メモリの何れかからなり、前記第1のメモリよりも小容量で書き込み速度の速い第2のメモリと、前記第1及び第2のメモリを制御するコントロール回路と、外部との通信を行うインターフェース回路とを有し、前記第1のメモリにはデータを記憶し、前記第2のメモリには、前記第1のメモリの各ページ、各ブロックの使用の有無のフラグ、使用不可の有無のフラグを記憶し、且つメモリシステム外部からの書き込みに対して、前記第2のメモリへの書き込み終了フラグを前記第2のメモリに書き込んだ後、前記第1のメモリへの書き込み終了フラグを前記第2のメモリに書き込むことを特徴とするメモリシステム。電気的にデータの消去、書き込みが可能なメモリセルを複数配設してなるフラッシュ型EEPROMからなる第1のメモリと、強誘電体メモリ,磁気抵抗メモリ,及び相変化メモリの何れかからなり、前記第1のメモリよりも小容量で書き込み速度の速い第2のメモリと、前記第1及び第2のメモリを制御するコントロール回路と、外部との通信を行うインターフェース回路とを有し、外部からの書き込みに対して、前記第2のメモリへの書き込み開始フラグと、書き込みデータと、書き込みアドレスと、書き込み終了フラグを、前記第2のメモリに書き込んだ後、前記第1のメモリへデータの書き込み及び、前記第1のメモリへデータの書き込みにおける、書き込み開始フラグと、書き込みデータと、書き込みアドレスと、書き込み終了フラグを、前記第2のメモリに書き込むことを特徴とするメモリシステム。電気的にデータの消去、書き込みが可能なメモリセルを複数配設してなるフラッシュ型EEPROMからなる第1のメモリと、強誘電体メモリ,磁気抵抗メモリ,及び相変化メモリの何れかからなり、前記第1のメモリよりも小容量で書き込み速度の速い第2のメモリと、前記第1及び第2のメモリを制御するコントロール回路と、外部との通信を行うインターフェース回路とを有し、外部からの書き込みに対して、前記第2のメモリへの書き込み終了フラグを前記第2のメモリに書き込んだ後、前記第1のメモリへの書き込み終了フラグを前記第2のメモリに書き込むことを特徴とするメモリシステム。電気的にデータの消去、書き込みが可能なメモリセルを複数配設してなるフラッシュ型EEPROMからなる第1のメモリと、強誘電体メモリ,磁気抵抗メモリ,及び相変化メモリの何れかからなり、前記第1のメモリよりも小容量で書き込み速度の速い第2のメモリと、前記第1及び第2のメモリを制御するコントロール回路と、外部との通信を行うインターフェース回路とを有し、前記第1のメモリにはデータを記憶し、前記第2のメモリには、前記データの書き込み終了時間を記憶することを特徴とするメモリシステム。強誘電体メモリ,磁気抵抗メモリ,及び相変化メモリの何れかからなる半導体メモリと、磁気でデータを記憶するハードディスク装置と、前記半導体メモリと前記ハードディスク装置を制御するコントロール回路と、外部との通信を行うインターフェース回路とを有し、前記ハードディスク装置にはデータを記憶し、前記半導体メモリには、前記データを記憶するための、ルート情報或いは、ディレクトリ情報或いは、前記データのファイル名称或いは、前記データのファイルサイズ或いは、前記データの記憶箇所を記憶するファイルアロケーションテーブル情報或いは、前記データの書き込み終了時間を記憶することを特徴とするメモリシステム。強誘電体メモリ,磁気抵抗メモリ,及び相変化メモリの何れかからなる半導体メモリと、磁気でデータを記憶するハードディスク装置と、前記半導体メモリとハードディスク装置を制御するコントロール回路と、外部との通信を行うインターフェース回路とを有し、前記ハードディスク装置にはデータを記憶し、前記半導体メモリには、前記データを実際に前記ハードディスク装置のメモリに記憶したセクター位置、トラック位置の物理アドレスと、実際の論理アドレスの関係を示す論理-物理変換アドレスを記憶することを特徴とするメモリシステム。強誘電体メモリ,磁気抵抗メモリ,及び相変化メモリの何れかからなる半導体メモリと、磁気でデータを記憶するハードディスク装置と、前記半導体メモリと前記ハードディスク装置を制御するコントロール回路と、外部との通信を行うインターフェース回路とを有し、論理アドレス空間の中で、前記ハードディスク装置に格納する領域と、前記半導体メモリに格納する領域を定義する情報を、前記コントロール回路或いは、前記半導体メモリに記憶することを特徴とするメモリシステム。強誘電体メモリ,磁気抵抗メモリ,及び相変化メモリの何れかからなる半導体メモリと、磁気でデータを記憶するハードディスク装置と、前記半導体メモリと前記ハードディスク装置を制御するコントロール回路と、外部との通信を行うインターフェース回路とを有し、前記ハードディスク装置にはデータを記憶し、前記半導体メモリには、前記データを実際に前記ハードディスク装置への記録を開始したことを示すフラグ情報或いは、前記データを実際に前記ハードディスク装置への記録を終了したことを示すフラグ情報を記憶することを特徴とするメモリシステム。強誘電体メモリ,磁気抵抗メモリ,及び相変化メモリの何れかからなる半導体メモリと、磁気でデータを記憶するハードディスク装置と、前記半導体メモリと前記ハードディスク装置を制御するコントロール回路と、外部との通信を行うインターフェース回路とを有し、前記ハードディスク装置にはデータを記憶し、前記半導体メモリには、前記ハードディスク装置の各トラック、セクター情報の使用の有無のフラグ、使用不可の有無のフラグを記憶することを特徴とするメモリシステム。強誘電体メモリ,磁気抵抗メモリ,及び相変化メモリの何れかからなる半導体メモリと、磁気でデータを記憶するハードディスク装置と、前記半導体メモリと前記ハードディスク装置を制御するコントロール回路と、外部との通信を行うインターフェース回路とを有し、外部からの書き込みに対して、前記半導体メモリへの書き込み終了フラグを前記半導体メモリに書き込んだ後、前記ハードディスク装置への書き込み終了フラグを前記半導体メモリに書き込むことを特徴とするメモリシステム。発明が解決しようとする課題は、リード/ライトの高速化が図れるメモリシステムを提供することである。実施形態のメモリシステムは、電気的にデータの消去、書き込みが可能なメモリセルを複数配設してなるフラッシュ型EEPROMからなる第1のメモリと、強誘電体メモリ,磁気抵抗メモリ,及び相変化メモリの何れかからなり、前記第1のメモリよりも小容量で書き込み速度の速い第2のメモリと、前記第1及び第2のメモリを制御するコントロール回路と、外部との通信を行うインターフェース回路とを有し、前記第1のメモリにはデータを記憶し、前記第2のメモリには、前記データを記憶するための、ルート情報或いは、ディレクトリ情報或いは、前記データのファイル名称或いは、前記データのファイルサイズ或いは、前記データの記憶箇所を記憶するファイルアロケーションテーブル情報或いは、前記データの書き込み終了時間を記憶し、且つメモリシステム外部からの書き込みに対して、前記第2のメモリへの書き込み終了フラグを前記第2のメモリに書き込んだ後、前記第1のメモリへの書き込み終了フラグを前記第2のメモリに書き込むものである。実施形態の説明に先立って、本発明者等が考察した従来のメモリシステムの問題点について図24、図25により説明し、その後、この問題点を解決できるメモリシステムの種々の実施形態について説明する。図24は、SDカード等に対してホスト側から書き込み命令があった場合の動作を示す模式図である。コントローラはカードの突然の抜き取り対策瞬時停電も含むのため、フラッシュNANDフラッシュメモリ等を以後フラッシュと呼ぶにデータを書く前に、フラッシュ内のシステムブロックのアサインテーブルAssignTableに、データを書くブロックに対応するビットにデータ書きをスタートしたことを示すフラグFlagを書く書いた場合0。それから、実際のデータに対応するブロック内の各ページにデータを書いた後、最後に論理-物理変換アドレスを書く。この論理-物理変換アドレスは、この書いたデータが本来の論理アドレスのどこに相当するかを示すアドレスデータである。その後、完全にデータ書いたことを示すために、フラッシュ内のシステムブロックのもう一つのアサインテーブルに、データを書いたブロックに対応するビットにデータ書きを終了したことを示すフラグを書く書いた場合0。この意味は、データを書いている途中に突然の抜き取りや、瞬時停電が起こった時、データをどこまで書いたかを、電源を再投入した時に判定して途中から復活するためである。システムブロックにおいては、その他使えなくなったブロックを示すバッドブロックBadBlockの情報や、システムパラメータ等を格納する。この従来のメモリシステムにおいては、アサインテーブルや、論理-物理変換アドレス等はパワーオンPowerONした際にフラッシュからコントローラ側のSRAM等の揮発性メモリに読み出され、書き込みが発生した時点で、この揮発性メモリの更新と、フラッシュ側のシステムブロックやデータ書くブロックの論理-物理変換アドレスを書き込む。このような構成の従来のメモリカードにおいては次の問題が発生する。第1に、フラッシュのプログラムは1ページ4KB単位で、トンネル注入するわけであり、200μs時間が必要になる。よって、たとえ512Bのアサインテーブルを書き込むのにも200μsの時間がかかる。従って、データ破壊防止、カードの抜き取り防止、瞬時停電対策等のために、データ書き込みの初めと終わりのアサインテーブルへの書き込みには400μsの時間がかかり、4KBのデータを書くのに本来なら200μsで済むのが600μsかかってしまい、実効書き込みバンド幅は1/3に低下してしまう。第2に、論理-物理アドレスもフラッシュに書き込んでいるため、パワーオン時、フラッシュの全てのブロックのデータと同時に書き込んである論理-物理アドレスをコントローラ側に読み出す必要があり、リードの頭だしに要する25μsの時間を考えるとフラッシュに分散した論理-物理アドレスを全部読むのに1秒程度かかる。このアドレスがないとリード/ライト命令が来ても何処にデータが格納されているか分からないためである。よって、従来のメモリシステムではパワーオン時直ぐにデータをリード/ライトできず、ディジタルカメラ等の速写に対応できない。論理-物理アドレスを一箇所に集める方法もあるが、これだと一箇所にリード/プログラムが集中してしまい、書き込み制限があるフラッシュでは問題が発生する。第3に、Windows登録商標等のオペレーティングシステムOSOperatingSystemで動作した場合、更に実行書き込みバンド幅の性能が劣化する。例えば、1つの4KBのデータを書くにしても、ハードディスクHardDisk装置、メモリカード、DVD,CD等のメディアにデータを書く場合、ルートRoot情報、ディレクトリDirectory情報、ファイルサイズ、ファイルが格納されているアドレス、書き込み終了時間等、20KBものシステムデータを書く必要があり、非常にライトの回数が多くなる。これらの情報をフラッシュ等用いたメモリシステムに書き込んだ場合、各々異なる場所にプログラムすることになる。更に、例えば、ファイルが格納されるアドレスFAT等をフラッシュ等のメモリシステムに書くにも瞬時停電対策のアサインテーブルを2回書く必要があり、OS動作で、フラッシュ等にデータを書くのに、本来の10倍の書き込み時間がかかってしまう。上述したように、フラッシュ型EEPROMメモリ等を用いたメモリシステムは、リードが遅く、プログラム/イレーズに時間がかかる。更に、カードレベル、OSレベルでは余分なシステム情報を書き込む必要があり、更に時間がかかる。特に小さいファイルをリード/ライト場合が最悪となる。この問題に対応できる1つの解がFeRAM、MRAM、PRAM等の高速リード/ライトができる不揮発性メモリを用いたメモリシステムであるが、コストが高い問題点が発生する。本発明は、上述したような考察に基づき、フラッシュ型EEPROMメモリ等とFeRAM、MRAM、PRAM等の高速リード/ライトができる不揮発性メモリを巧みに組み合わせて利用することにより、大容量のメモリシステムを構成しつつ、高速リード/ライトを実現するものである。次に、本発明の実施の形態について図面を参照して説明する。[第1の実施形態]図1は、本発明の第1の実施形態に係るメモリシステムを示すブロック図である。このメモリシステムは、ホスト機器Host11と接続する配線12と、大容量のデータを記憶するNAND型フラッシュEEPROMメモリ13-1,...,13-nと、システム情報等やデータ等を記憶する強誘電メモリ14を内蔵し、ホスト機器11との通信とNAND型フラッシュEEPROMメモリ13-1,...,13-nを制御するコントローラController15から構成されている。強誘電体メモリ14には、システム情報やデータ等を記憶するばかりでなく、ホスト機器11からライト命令が来た場合、まず強誘電体メモリ14にデータを書き込む。この時、強誘電体メモリ14への書き込み開始フラグと、書き込みアドレスと、書き込み終了フラグを強誘電体メモリ14に書き込んだ後、フラッシュ型EEPROMメモリ13-1,...,13-nへデータの書き込みを行う。この時、フラッシュ型EEPROMメモリ13-1,...,13-nへデータの書き込み開始フラグと、書き込みアドレスと、書き込み終了フラグも、強誘電体メモリ14に書き込む。これにより、メモリシステムとしては、メモリシステム外部からの書き込み命令に対して、一旦、強誘電体メモリ14にデータを書き込み、その書き込み終了のフラグを持つことにより、メモリシステムを外から見た書き込みは終了する。その後、フラッシュ型EEPROMメモリ13-1,...,13-nへのデータの書き込みを行っている最中で瞬時停電や、カードの抜き取りが発生したとしても、電源が再投入されれば、強誘電体メモリ14からフラッシュ型EEPROMメモリ13-1,...,13-nへのデータの移動、複写を再実行すれば済む。なお、ここで使用する強誘電体メモリ14には、従来技術で説明した全ての強誘電体メモリを使うことができる。また、強誘電体メモリ14に代えてMRAM,PRAM等を用いることもでき、フラッシュ型EEPROMメモリ13-1,...,13-nにも従来技術の説明で示した全ての方式が適用できる。[第2の実施形態]図2は、本発明の第2の実施形態に係るメモリシステムを示すブロック図である。このメモリシステムは、NAND型フラッシュEEPROMメモリNANDflashmemory13-1,...,13-nと、強誘電体メモリFeRAM14と、コントローラNANDflashmemorycontroller15から構成される。上記コントローラ15の内部には、ホスト機器11とのインターフェース回路HostInterface21、NAND型フラッシュEEPROMメモリ13-1,...,13-nとのインターフェース回路FlashMemoryInterface22、強誘電体メモリ14とのインターフェース回路FeRAMInterface23、コントローラ15全体、NAND型フラッシュEEPROMメモリ13-1,...,13-n及び強誘電体メモリ14を制御するMCUMicroControlUnit24、このMCU24の命令コードMicroCode等を格納するマイクロコードメモリMicroCodeMemory25、マルチプレクサMultiplexer/デマルチプレクサDemultiplexerMUX/DMUX26、及びページバッファPageBuffer27を有している。上記マルチプレクサ/デマルチプレクサ26は、外部のホスト機器11からのアドレスによって、データ領域であった場合、NAND型フラッシュEEPROMメモリ13-1,...,13-n側にデータの行き先を切り替え、データを記憶するためのルート情報或いは、ディレクトリ情報或いは、上記データのファイル名称或いは、上記データのファイルサイズ或いは、上記データの記憶箇所を記憶するファイルアロケーションテーブルFATFileAllocationTable情報或いは、上記データの書き込み終了時間情報等であった場合は、強誘電体メモリ14側にデータの行き先を切り替える。このような構成にすることにより、大きなメモリ領域を必要とするデータ格納メモリとして、大容量だが、読み出し頭出し時間、プログラム時間、イレーズ時間が必要なフラッシュ型EEPROMメモリ13-1,...,13-nに記憶させ、少容量のメモリ領域しか必要としないが、データ書き込みに伴って、小さい容量だが多数場所の書き込みが必要な、上記データを格納するための、ルート情報或いは、ディレクトリ情報或いは、上記データのファイル名称或いは、上記データのファイルサイズ或いは、上記データの記憶箇所を記憶するファイルアロケーションテーブル情報或いは、上記データの書き込み終了時間の記憶を、小容量だが高速リード/ライトができる強誘電体メモリに格納することにより、実質的にシステム情報を書き込む時間を大幅に削減でき、OSシステム全体、メモリシステム全体の性能を大幅に向上させることができる。特に、リード/ライトされるデータファイルサイズが小さい場合、システム情報の記憶量が相対的に大きくなるため、本発明の効果は向上する。また、MCU24の制御により、データを実際にフラッシュ型EEPROMメモリ13-1,...,13-nに記憶する際、一旦、強誘電体メモリ14に書き込んで、書き込み開始フラグBin、書き込み終了フラグBeを強誘電体メモリ14に書き込んでしまえば、メモリシステムの外から見ると書き込みは終了となり、見かけ上の書き込み性能は向上する。そのあと、または並列動作で、書き込み情報をフラッシュ型EEPROMメモリ13-1,...,13-nに記憶すれば、図1と同様に瞬時停電対策が可能となる。更に、MCU24の制御により、実際にフラッシュ型EEPROMメモリ13-1,...,13-nに記憶する場合のブロック位置、ページ位置の物理アドレスと、実際の論理アドレスの関係を示す論理-物理変換アドレスなどのシステム情報や、フラッシュ型EEPROMメモリ13-1,...,13-nへの書き込み開始、終了情報も強誘電体メモリ14に書き込めば、これらシステム情報は高速に書き込め、実際にはデータを書き込む時間が大部分となり、実効書き込み性能は向上する。更にまた、フラッシュ型EEPROMメモリ13-1,...,13-nのバッドブロック情報や、システムパラメータも強誘電体メモリ14に書き込めば、動作が遅いフラッシュ型EEPROMメモリ13-1,...,13-nへのアクセスが低減し高速化する。また、論理-物理変換アドレス情報や、バッドブロック情報が強誘電体メモリ14に記憶されていると、メモリシステムの電源投入時に直ぐに論理アドレスに対応するフラッシュ型EEPROMメモリ13-1,...,13-nの物理アドレスが判明するので高速パワーオンPowerONが可能となる。[第3の実施形態]図3は、本発明の第3の実施形態に係るメモリシステムを示すブロック図である。構造と効果は図2とほぼ同様であり、異なる点は、ページバッファPageBuffer27’を強誘電体メモリ化した点と、マイクロコードメモリ25’を強誘電体メモリ化した点である。ページバッファ27’を強誘電体メモリで形成すると、バッファ27’にデータが入った瞬間に電源が切れてもデータを保持できるため、更に高速書き込みが実現できる。また、マイクロコードメモリ25’を強誘電体メモリで形成すると、マイクロコードの変更が容易になり、再設計や再製造の手間が省ける。[第4の実施形態]図4は、本発明の第4の実施形態に係るメモリシステムを示すブロック図である。構造と効果は図2とほぼ同様であり、異なる点は、全ての強誘電体メモリ1414-1,14-2をコントローラ15側に全て搭載したものである。強誘電体メモリ14-1,14-2は、通常のCMOSプロセスに強誘電体キャップCap部分を追加するだけなので混載プロセスが容易である。よって、小容量の強誘電体メモリであれば、混載した方がコストを低減できる。このように、本発明の各種実施形態に限らず、メモリシステムの構成において、各種ブロックを1チップ化することも可能であるし、任意に組み合わせることも可能である。[第5の実施形態]図5は、本発明の第5の実施形態に係るメモリシステムを示すブロック図である。構造と効果は図2とほぼ同様であり、異なる点は、コントローラ15側にシステム情報を一次記憶するSRAM28を搭載したものである。メモリシステムを高速動作させた場合、強誘電体メモリFeRAMの動作スピードはSRAMに比べて僅かに劣るので、パワーオン時、強誘電体メモリ14のシステム情報をSRAM28に読み込み、内容が変更したらその部分を強誘電体メモリ14に書き戻すことが可能となる。[第6の実施形態]図6は、本発明の第6の実施形態に係るメモリシステムにおける書き込み動作のアリゴリズムを示している。このアルゴリズムは、図1から図5に示した全ての回路に適用でき、その他の構成でも適用できる。バッファを強誘電体メモリで構成した場合には、メモリシステムに対して書き込み命令が来た時、バッファへのライト終了フラグを強誘電体メモリに格納すれば、そこで書き込みとしては終了し、瞬時停電対策ができ、見かけ上の書き込み性能が向上する。更に、SRAMの場合や、バッファを通さず、直接強誘電体メモリにデータを書いても良く。その場合、書き込みフラグが立てば、フラッシュ型EEPROMメモリへの書き込み途中で電源がオフOffになっても、電源を再投入することで続きが実行できる。また、フラッシュ型EEPROMメモリへの書き込みフラグを強誘電体メモリに格納すれば、性能が向上する。[第7の実施形態]図7は、本発明の第7の実施形態に係るメモリシステムを示すブロック図である。構成は、図4と類似しており、図4と同じ効果を発揮する。構成として、NAND型フラッシュEEPROMメモリ13-1,...,13-nと、強誘電体メモリを搭載したコントローラ15から構成され、コントローラ15内部には、ホスト機器11とのインターフェース回路21、NAND型フラッシュEEPROMメモリ13-1,...,13-nとのインターフェース回路22、コントローラ15全体と、NAND型フラッシュEEPROMメモリ13-1,...,13-nを制御するMCU24と、このMCU24の命令コード等を格納するマイクロコードメモリ25と、各種データや、システム情報を記憶する強誘電体メモリ14と、強誘電体メモリ14のデータをフラッシュ型EEPROMメモリ13-1,...,13-nに書き込む際や、ページバッファ27から、フラッシュ型EEPROMメモリ13-1,...,13-nに書き込む際に使う強誘電体メモリで構成されたライトバックバッファWriteBackBuffer29とから構成される。強誘電体メモリの役目と効果に関して言うと、第1に、MCU24の制御により、データを実際にフラッシュ型EEPROMメモリ13-1,...,13-nに記憶する際、一旦強誘電体メモリ14に対して書き込みを行い、書き込み開始フラグBin、書き込み終了フラグBeを強誘電体メモリ14に書き込んでしまえば、メモリシステムの外から見ると書き込みは終了となり、見かけ上の書き込み性能は向上する。そのあと、または並列動作で、書き込み情報をフラッシュ型EEPROMメモリ13-1,...,13-nに記憶すれば、図1に示した回路と同様に瞬時停電対策が可能となる。第2に、MCU24の制御により、実際にフラッシュ型EEPROMメモリ13-1,...,13-nに記憶する場合のブロック位置、ページ位置の物理アドレスと、実際の論理アドレスの関係を示す論理-物理変換アドレスなどのシステム情報や、フラッシュ型EEPROMメモリ13-1,...,13-nへの書き込み開始、終了情報も強誘電体メモリ14に書き込めば、これらシステム情報は高速に書き込め、実際にはデータを書き込む時間が大部分となり、実効書き込み性能は向上する。第3に、フラッシュ型EEPROMメモリ13-1,...,13-nのバッドブロック情報や、システムパラメータも強誘電体メモリ1414-2に書き込めば、動作が遅いフラッシュ型EEPROMメモリ13-1,...,13-nへのアクセスが低減し高速化する。また、論理-物理変換アドレス情報や、バッドブロック情報が強誘電体メモリ1414-2に記憶されていると、メモリシステムの電源投入時に直ぐに論理アドレスに対応するフラッシュ型EEPROMメモリ13-1,...,13-nの物理アドレスが判明するので高速パワーオンが可能となる。第4に、強誘電体メモリ14を不揮発性キャッシュCacheのように扱うこともできる。強誘電体メモリ14にある程度のデータ領域を確保し、リード時はフラッシュ型EEPROMメモリ13-1,...,13-nから強誘電体メモリ14にデータをコピーCOPYし、この情報を同時にメモリシステム外に読み出す。一旦リードされた論理アドレスの情報は、既に強誘電体メモリ14内にあるので、2回目以降は高速にリードされる。この時、強誘電体メモリ14には、フラッシュ型EEPROMメモリ13-1,...,13-nのアドレスをタグTag情報として記憶しておく、また、強誘電体メモリ14には、メモリ空間の使用の有無を示すユーズドページUsedPageを記憶する。一旦リードされたアドレスの情報をメモリシステム外から書き込む場合は、強誘電体メモリ14に書き込むだけで見かけ上終了する。但し、この場合、強誘電体メモリ14のデータ値とフラッシュ型EEPROMメモリ13-1,...,13-nのデータ値が異なるためダーティページDirtyPageのフラグを立てる。強誘電体メモリ14の領域の使用率が上がったら、ライトバックバッファ29を介して強誘電体メモリ14からフラッシュ型EEPROMメモリ13-1,...,13-nに書き戻す。この場合、ライトバックバッファ29が存在すると、強誘電体メモリ14からライトバックバッファ29への転送は高速なので、ライトバックバッファ29からフラッシュ型EEPROMメモリ13-1,...,13-nへゆっくり書き戻している間に、強誘電体メモリ14領域へのリード/ライトができ、高速化できる。この強誘電体メモリ14からフラッシュ型EEPROMメモリ13-1,...,13-nへの書き戻しは、アクセス頻度が小さいものから行う。このため、強誘電体メモリ14にはアクセス回数を記憶するカウンタメモリCounterMemoryも搭載する。このキャッシュ機能を搭載することにより、頻繁なアクセスが予想されるデータを記憶するためのルート情報或いは、ディレクトリ情報或いは、上記データのファイル名称或いは、上記データのファイルサイズ或いは、上記データの記憶箇所を記憶するファイルアロケーションテーブルFAT情報或いは、上記データの書き込み終了時間情報等のシステム情報は常に強誘電体メモリ側に駐在することになり、図4と実質的に同様な効果を発揮できる。また、図4と組み合わせて、システム情報と、頻繁にアクセスされるデータを強誘電体メモリ側に持つことにすることもできる。メモリシステム全体で見ると、メモリシステムへのリード/ライトが繰り返された場合、頻繁にアクセスされるデータは強誘電体メモリ側に保持され、フラッシュ型EEPROMメモリへはアクセスされないので大幅に性能が向上する。特にPC等のように、小さいファイル単にて、頻繁にOSがメモリにアクセスに行く場合の性能向上は著しい。[第8の実施形態]図8は、本発明の第8の実施形態に係るメモリシステムを示すブロック図である。構成は、図7とほぼ同じで、効果も図7と同じである。異なる点は、比較的容量が大きいキャッシュのデータ領域を外付けの強誘電体メモリ30で構成した場合を示し、大きなキャッシュが必要な場合、強誘電体メモリ14混載だけよりコストが下がる。図7と同じ性能を保つには、コントローラ15と外付けの強誘電体メモリ30間を比較的高バンド幅のバスBUS31で接続する必要はある。強誘電体メモリは、ビット当りのリード/ライトエネルギーは小さく、一度に多くのビットのリード/ライトが可能なため問題はない。[第9の実施形態]図9は、本発明の第9の実施形態に係るメモリシステムを示すブロック図である。構成は、図7とほぼ同じで、効果も図7と同じである。異なる点は、全ての強誘電体メモリで構成されるメモリ14をコントローラ15外に外付けした点である。また、ページバッファをSRAM32で構成している。[第10の実施形態]図10は、本発明の第10の実施形態に係るメモリシステムにおける書き込み動作のアリゴリズムを示している。このアルゴリズムは、図7から図9に示した全ての回路に適用でき、その他の構成でも適用できる。バッファを強誘電体メモリで構成した場合には、メモリシステムに対して書き込み命令が来た時、バッファへのライト終了フラグを強誘電体メモリに格納すれば、そこで書き込みとしては終了し、瞬時停電対策ができ、見かけ上の書き込み性能が向上する。更に、SRAMの場合や、バッファを通さず次に移っても良い。格納すべきデータが既に、強誘電体メモリ側に存在すれば、強誘電体メモリのキャッシュに書き、存在しなければ、強誘電体メモリの空き空間に書く、空き空間がなくなってきたら、アクセス頻度の低いデータを一旦ライトバッファWriteBufferにコピーさせ、その後ゆっくりフラッシュ型EEPROMメモリに書いてもよい。通常のキャッシュと異なる点は、バッファへのライト時、強誘電体メモリのキャッシュへのライト時、ライトバッファへのライト時、フラッシュ型EEPROMメモリへのライト時に、少なくとも書き込み終了フラグは強誘電体メモリの管理領域に書き込む点である。もちろん、書き込みスタートフラグStartFlagもあっても良い。これにより、何時でも電源がオフされても良いことになる。ポイントは各メモリ間でデータを移動させる場合、移動元のデータを移動先にコピーCOPYした後、移動先の終了フラグを立てて、移動元のスタートのフラグを取り消せば、移動が終了する。これをホスト-メモリシステム間、メモリシステム内のバッファ、強誘電体メモリ、フラッシュ型EEPROMメモリ間で繰り返せば、何時電源を落としても良い。フラグをオン/オフさせる途中で電源が落ちると困るが、強誘電体メモリの書き込みサイクルCycle時間は20nsから100ns程度で終わるのでこの間電源が保持される分の安定化キャップCapを備えればよい。直接強誘電体メモリにデータを書いても良く。その場合書き込みフラグが立てば、フラッシュ型EEPROMメモリへの書き込み途中で電源オフになっても、電源の再投入で続きができる。また、フラッシュ型EEPROMメモリへの書き込みフラグを強誘電体メモリに格納すれば、性能が向上する。[第11の実施形態]図11は、本発明の第11の実施形態に係るメモリシステムを示すブロック図である。構成は、図1乃至図10とほぼ同じで、効果もほぼ同じである。異なる点は、メモリシステムの構成内に、コントローラ15’と強誘電体メモリ14とフラッシュ型EEPROM13に加えてハードディスク装置HardDisk33と、ハードディスク装置22とのインターフェース回路HardDiskInterface34が有る点である。ハードディスク装置33は、磁気の回転盤にヘッドHeadを近づけて磁気的にデータをリード/ライトさせる装置であるが、所望の位置にヘッドが移動するためのシーク時間が数から十数ms必要とし、また、回転盤が一回転するのに時間がかかるので、平均半回転の待ち時間がかかりこれが数msかかる。このため、リード/ライトの頭だしが長く、小さいファイルを読み書きするのに劣る。よって、ハードディスク装置33と強誘電体メモリ14を組み合わせることにより、システム領域は強誘電体メモリ14に記憶して、データ領域はハードディスク装置33に記憶するのが望ましいし、頻繁にアクセスされるファイルは強誘電体メモリにコピーCOPYしておくのも望ましい。簡単に言うと、強誘電体メモリ14、フラッシュ型EEPROM13、ハードディスク装置33の順にリード/ライトが遅くなる。フラッシュ型EEPROM13、とハードディスク装置33を比べると圧倒的にハードディスク装置33のビット当たりのコストが安いため、強誘電体メモリ14にはシステム情報、フラッシュ型EEPROM13にはOS、ハードディスク装置33にはデータの保存が望ましい。これらを領域で最適に区分けることによりPC等の大容量化と、高速化が実現し、高速なPC立ち上げ等が実現できる。また、強誘電体メモリ14とハードディスク装置33だけでも、今まで述べた効果が発揮できる。[第12の実施形態]図12は、本発明の第12の実施形態に係るメモリシステムにおける書き込み動作のアリゴリズムを示している。このアルゴリズムは、図12に示した回路に適用できるし、その他の構成でも適用できる。[第13の実施形態]図13は、本発明の第13の実施形態に係るメモリシステムを示すブロック図である。強誘電体メモリ14、フラッシュ型EEPROMメモリ13、ハードディスク装置33の3種類のメモリを有し、更に強誘電体メモリ14にはキャッシュの機能が追加されている。効果は図7等と同じであり、更にハードディスク装置33を加えた点でより細かく最適にシステム情報、システムデータ、ユーザデータ等に区分けることができる図14は、本発明の第14の実施形態に係るメモリシステムにおける書き込み動作のアリゴリズムを示している。このアルゴリズムは、図12に示した回路に適用できるし、その他の構成でも適用できる。[第15の実施形態]図15は、本発明の効果を示す具体的例を示している。横軸にはリード/ライトを行うときのファイルサイズ単位を示し、縦軸には実効リード及びライトのバンド幅を示す。ハードディスク単体図中HDでは、ファイルサイズが大きい場合、リード/ライト共にバンド幅は大きいが、ファイルサイズが小さいとシークSeek時間、回転待ち時間が効いて大幅に性能が劣化する。同様に、フラッシュ型EEPROM図中NANDはプログラムのページ単位を大きくすれば、実効ライトバンド幅は大きくなり、リードはIOのバンド幅を大きくすれば実効バンド幅は上がる。しかし、特にライトのバンド幅はファイルサイズが小さいとFAT情報等システム情報の書き込みに時間がかかり性能は大幅に劣化する。これに対して、本発明に示すようにシステム情報を強誘電体メモリに持たせ、データをフラッシュ型EEPROMメモリに持たせた場合図中NANDFeRAMFAT、ファイルサイズが小さい場合でも書き込み性能を維持できる。更に、フラグ情報対の不揮発のキャッシュを強誘電体メモリで構成し、フラッシュ型EEPROMメモリと組み合わせた場合NANDFeRAMCache、書き込み性能が大幅に向上する。このように、キャッシュがあるとリードの性能も向上する。一方、OSXPファイル数分布は、WindowsXP登録商標のOS部分のファイルサイズ分布を示す。ファイルサイズのピークポイントPeakPointで性能を見ると、従来のフラッシュ型EEPROMのメモリシステムとハードディスクシステムに比べて、本発明の方式は数倍から数十倍の性能向上ができることが分かる。これにより携帯機器のOS動作が劇的に向上できることが分かる。従って、上述した第1乃至第15の実施形態によれば、コストの上昇を抑制しつつ、リード/ライトの高速化が図れるメモリシステムが得られる。作用本発明の一つの側面によれば、大きなメモリ領域を必要とするデータ格納メモリとして、大容量だが、読み出し頭出し時間、プログラムProgram時間、イレーズErase時間が必要なフラッシュ型EEPROMメモリに記憶させ、少容量のメモリ領域しか必要としないが、データ書き込みに伴って、小さい容量だが多数場所の書き込みが必要な、上記データを格納するための、ルートRoot情報或いは、ディレクトリDirectory情報或いは、上記データのファイル名称或いは、上記データのファイルサイズ或いは、上記データの記憶箇所を記憶するファイルアロケーションテーブル情報或いは、上記データの書き込み終了時間の記憶や、上記データを実際に上記フラッシュ型EEPROMメモリに記憶したブロックBlock位置、ページPage位置の物理アドレスAddressと、実際の論理アドレスAddressの関係を示すアサインテーブルAssignTableなどのシステム情報を、小容量だが、高速リードRead/ライトWriteができる強誘電体メモリに格納することにより、実質的にシステム情報を書き込む時間を大幅に削減でき、OSシステム全体、メモリシステム全体の性能を大幅に向上させることができる。特に、リード/ライトされるデータファイルサイズが小さい場合、システム情報の記憶量が相対的に大きくなるため、本発明の効果は向上する。また、論理アドレス空間の中で、上記フラッシュ型EEPROMメモリに格納する領域と、上記強誘電体メモリに格納する領域を定義する情報を、コントロール回路或いは、上記強誘電体メモリに記憶することにより、上記システム領域を自由に設定できる上、データ領域においてもリード/ライト頻度が多いファイルFileを高速化でき、システム全体のリード/ライト性能を向上できる。更に、上記フラッシュ型EEPROMメモリにはデータを記憶し、上記強誘電体メモリには、上記データを実際に上記フラッシュ型EEPROMメモリへの記録を開始したことを示すフラグFlag情報或いは、上記データを実際に上記フラッシュ型EEPROMメモリへの記録を終了したことを示すフラグ情報を記憶することにより、メモリシステムとしての性能が向上する。更にまた、上記フラッシュ型EEPROMメモリにはデータを記憶し、上記強誘電体メモリには、上記フラッシュ型EEPROMメモリの各ページ、各ブロックの使用の有無のフラグ、使用不可の有無のフラグを記憶することによりこれらの記憶を高速化でき、システム全体の性能が向上する。また、強誘電体キャパシタとセルトランジスタからなるメモリセルを、複数配設してなる強誘電体メモリと、フローティングゲートを有する電気的にデータの消去、書き込みが可能なメモリセルを複数配設してなるフラッシュ型EEPROMメモリと、上記強誘電体メモリと上記フラッシュ型EEPROMメモリを制御するコントロール回路と、外部との通信を行うインターフェース回路を有し、外部からの書き込みに対して、上記強誘電体メモリへの書き込み開始フラグと、書き込みデータと、書き込みアドレスと、書き込み終了フラグを、上記強誘電体メモリに書き込んだ後、上記フラッシュ型EEPROMメモリへデータの書き込み及び、上記フラッシュ型EEPROMメモリへデータの書き込みにおける、書き込み開始フラグと、書き込みデータと、書き込みアドレスと、書き込み終了フラグを、上記強誘電体メモリに書き込むことにより、メモリシステムとしては、メモリシステム外部からの書き込み命令に対して、一旦、強誘電体メモリにデータを書き込み、その書き込み終了のフラグを持つことにより、メモリシステムを外から見た書き込みは終了する。その後、フラッシュ型EEPROMメモリへのデータの書き込みを行っている最中で瞬時停電や、カードの抜き取りが発生したとしても、電源が再投入されれば、強誘電体メモリからフラッシュ型EEPROMメモリへのデータの移動、複写を再実行すれば済む。更に、上記フラッシュ型EEPROMメモリと、上記強誘電体メモリには、同じ論理アドレスのデータを格納する事を許し、格納を許したことを示す第1フラグと、同じ論理アドレスでデータの内容が、フラッシュ型EEPROMメモリと、上記強誘電体メモリで同じか異なるかを示す第2フラグ情報と、上記論理アドレス情報と、上記フラッシュ型EEPROMメモリに格納する物理アドレスを、上記強誘電体メモリに記憶することにより、読み出し頻度が高いデータのリード/ライトは強誘電体メモリへのアクセスだけで済み、フラッシュ型EEPROMメモリへのアクセスが減少し、実効的なリード/ライトのバンド幅が向上する。更にまた、メモリシステムをハードディスク、フラッシュ型EEPROMメモリ、記強誘電体メモリで構成し、システム情報を強誘電体メモリに記憶し、データをハードディスク,フラッシュ型EEPROMメモリで持つことにより、より大容量のメモリシステムでありつつ、高速動作が可能となる。以上詳述してきたように本発明の各実施形態によれば、データの書き込みに付随するOS等のファイルシステム情報、カード等システム情報の高速リード/ライトが実現でき、低コストで大容量でしかも高速でデータのリード/ライトが可能なメモリシステムを構築できる。変形例なお、種々の実施形態を用いて本発明の説明を行ったが、本発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも1つが解決でき、発明の効果の欄で述べられている効果の少なくとも1つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。"