"半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたp型のゲート電極と、前記ゲート電極の側壁面を覆う側壁絶縁膜と、前記半導体基板中、前記ゲート電極直下のチャネル領域から見て前記側壁絶縁膜の外側に形成されたp型のソース領域およびp型のドレイン領域と、前記半導体基板上に形成され、少なくとも前記ゲート電極および側壁絶縁膜を覆うアモルファスカーボン膜と、前記アモルファスカーボン膜を覆う耐酸化性絶縁膜と、前記耐酸化性絶縁膜を覆う層間絶縁膜と、を備えたことを特徴とする半導体装置。前記チャネル領域を挟んで形成されたp型のソースエクステンション領域およびドレインエクステンション領域と、を備えたことを特徴とする請求項1に記載の半導体装置。前記耐酸化性絶縁膜を覆う層間絶縁膜と、前記層間絶縁膜中に、前記耐酸化性絶縁膜および前記アモルファスカーボン膜を貫通して形成され、それぞれ前記ゲート電極、前記ソース領域および前記ドレイン領域に到達するコンタクトプラグと、を備えたことを特徴とする半導体装置。前記アモルファスカーボン膜は、水素またはフッ素を含む膜であることを特徴とする請求項1~3記載の半導体装置。前記耐酸化性絶縁膜はシリコン窒化膜であり、圧縮応力を膜応力として蓄積していることを特徴とする請求項1~4記載の半導体装置。半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の側壁面を覆うように側壁絶縁膜を形成する工程と、前記半導体基板中に、前記ゲート電極直下のチャネル領域を挟んでそれぞれソース領域およびドレイン領域を形成する工程と、前記半導体基板上に、前記ゲート電極、前記側壁絶縁膜、前記ソース領域および前記ドレイン領域をアモルファスカーボン膜により覆う工程と、前記アモルファスカーボン膜を覆って、耐酸化性絶縁膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法。前記耐酸化性絶縁膜を覆って層間絶縁膜を形成する工程と、前記層間絶縁膜上に、前記ゲート電極、前記ソース領域および前記ドレイン領域にそれぞれ対応してレジスト開口部を有するレジストパターンを形成する工程と、前記レジストパターンをマスクに、前記層間絶縁膜中に、前記耐酸化性絶縁膜をストッパとして、ビアホールを形成する工程と、前記レジストパターンを、酸素を含む雰囲気中において除去する工程と、前記ビアホールにおいて、前記アモルファスカーボン膜が前記耐酸化性絶縁膜に対して後退しないようにエッチングし、前記ビアホールにおいて前記ゲート電極、前記ソース領域および前記ドレイン領域をそれぞれ露出する工程と、を含むことを特徴とする請求項6に記載の半導体装置の製造方法。半導体基板と、前記半導体基板上において素子分離領域により画成された第1および第2の素子領域と、前記第1の素子領域に形成されたpチャネルMOSトランジスタと、前記第2の素子領域に形成されたnチャネルMOSトランジスタと、を含み、前記pチャネルMOSトランジスタは、前記第1の素子領域において前記半導体基板上に第1のゲート絶縁膜を介して形成されたp型の第1のゲート電極と、前記第1のゲート電極のソース領域およびドレイン領域の側壁面を覆う第1の側壁絶縁膜と、前記半導体基板上に形成され、前記第1のゲート電極および前記第1の側壁絶縁膜を覆うアモルファスカーボン膜と、前記アモルファスカーボン膜を覆う耐酸化性絶縁膜と、を含み、前記nチャネルMOSトランジスタは、前記第2の素子領域において前記半導体基板上に第2のゲート絶縁膜を介して形成されたn型の第2のゲート電極と、前記第2のゲート電極の、前記ソース領域およびドレイン領域の側壁面を覆う第2の側壁絶縁膜と、前記半導体基板上に形成され、前記第2のゲート電極および前記第2の側壁絶縁膜を覆う引張応力膜と、を含むことを特徴とする半導体装置。前記引張応力膜はシリコン窒化膜よりなり、前記第1の素子領域と前記第2の素子領域との境界部分において前記引張応力膜が前記耐酸化性絶縁膜の端部を覆っていることを特徴とする請求項8記載の半導体装置。半導体基板上の第1の素子領域に、第1のゲート絶縁膜を介して第1のゲート電極を形成し、第2の素子領域に、第2のゲート絶縁膜を介して第2のゲート電極を形成する工程と、前記第1のゲート電極の側壁面を覆うように第1側壁絶縁膜を、また前記第2のゲート電極の側壁面を覆うように第2の側壁絶縁膜をそれぞれ形成する工程と、前記第1の素子領域において、前記第1のゲート電極直下の第1のチャネル領域から見て前記第1側壁絶縁膜の外側の部分にp型のソース領域およびドレイン領域を形成する工程と、前記第2の素子領域において、前記第2のゲート電極直下の第2のチャネル領域から見てそれぞれ前記第2の側壁絶縁膜の外側の部分にn型のソース領域およびドレイン領域を形成する工程と、前記半導体基板上に、前記第1の素子領域から前記第2の素子領域にわたり、アモルファスカーボン膜を形成し、前記第1および第2のゲート電極および前記第1側壁絶縁膜を前記アモルファスカーボン膜により覆う工程と、前記第1の素子領域から前記第2の素子領域にわたり、前記アモルファスカーボン膜を覆って耐酸化性絶縁膜を形成する工程と、前記第1の素子領域から前記第2の素子領域にわたり、前記耐酸化性絶縁膜を覆って、前記耐酸化性絶縁膜とは異なったエッチング耐性を有する絶縁膜をハードマスク膜として形成する工程と、前記ハードマスク膜上に前記第1の素子領域を覆う第1のレジストパターンを形成する工程と、前記第1のレジストパターンをマスクに、前記第2の素子領域から前記ハードマスク膜をエッチングにより除去し、前記耐酸化性絶縁膜を露出させる工程と、前記ハードマスク膜の除去工程の後、前記アモルファスカーボン膜が前記耐酸化性絶縁膜で覆われた状態において、前記第1のレジストパターンを酸素雰囲気中において除去する工程と、前記ハードマスク膜をマスクに、前記第2の素子領域において前記耐酸化性絶縁膜および前記アモルファスカーボン膜を、前記アモルファスカーボン膜が前記ハードマスク膜に対して後退しないように除去し、前記第2の素子領域において前記半導体基板の表面および前記第2の側壁絶縁膜を担持した前記第2のゲート電極を露出する工程と、前記半導体基板上に、前記第1の素子領域から前記第2の素子領域にわたり、引張応力膜を形成し、前記第2の素子領域において前記第2のゲート電極および前記第2の側壁絶縁膜を前記引張応力膜により覆う工程と、前記引張応力膜上に前記第2の素子領域を覆う第2のレジストパターンを形成する工程と、前記第2のレジストパターンをマスクに、前記第1の素子領域において前記引張応力膜をエッチングにより除去し、前記耐酸化性絶縁膜を露出させる工程と、前記引張応力膜のエッチング工程の後、前記第1の素子領域において前記アモルファスカーボン膜が前記耐酸化性絶縁膜で覆われた状態において、前記第2の素子領域から前記第2のレジストパターンを酸素雰囲気中において除去する工程と、を含むことを特徴とする半導体装置の製造方法。半導体基板上の第1の素子領域に、第1のゲート絶縁膜を介して第1のゲート電極を形成し、第2の素子領域に、第2のゲート絶縁膜を介して第2のゲート電極を形成する工程と、前記第1のゲート電極の側壁面を覆うように第1の側壁絶縁膜を、また前記第2のゲート電極の側壁面を覆うように第2の側壁絶縁膜をそれぞれ形成する工程と、前記第1の素子領域において、前記第1のゲート電極直下の第1のチャネル領域から見てそれぞれ前記第1の側壁絶縁膜の外側の部分にp型のソース領域およびドレイン領域を形成する工程と、前記第2の素子領域において、第2のチャネル領域から見てそれぞれ前記第2の側壁絶縁膜の外側の部分にn型のソース領域およびドレイン領域を形成し工程と、前記半導体基板上に、前記第1の素子領域から前記第2の素子領域にわたり、引張応力膜を形成し、前記第1の素子領域において前記第1のゲート電極および前記第1の側壁絶縁膜を、また前記第2の素子領域においては前記第2のゲート電極および前記第2の側壁絶縁膜を前記引張応力膜により覆う工程と、前記引張応力膜上に前記第2の素子領域を覆う第1のレジストパターンを形成する工程と、前記第1のレジストパターンをマスクに、前記第1の素子領域において前記引張応力膜をエッチングにより除去し、第1のゲート絶縁膜および前記第1の側壁絶縁膜を露出させる工程と、前記引張応力膜のエッチング工程の後、前記第2の素子領域から前記第1のレジストパターンを酸素雰囲気中において除去する工程と、前記半導体基板上に、前記第1の素子領域から前記第2の素子領域にわたり、アモルファスカーボン膜を形成し、前記第1の素子領域においては前記第1のゲート電極を、前記第1の側壁絶縁膜を介して前記アモルファスカーボン膜により覆い、また前記第2の素子領域では前記引張応力膜を前記アモルファスカーボン膜により覆う工程と、前記第1の素子領域から前記第2の素子領域にわたり、前記アモルファスカーボン膜を覆って、耐酸化性絶縁膜を形成する工程と、前記第1の素子領域から前記第2の素子領域にわたり、前記耐酸化性絶縁膜を覆って、前記耐酸化性絶縁膜とは異なったエッチング耐性を有する絶縁膜をハードマスク膜として形成する工程と、前記ハードマスク膜上に前記第1の素子領域を覆う第2のレジストパターンを形成する工程と、前記第2のレジストパターンをマスクに、前記第2の素子領域から前記ハードマスク膜をエッチングにより除去し、前記耐酸化性絶縁膜を露出させる工程と、前記ハードマスク膜の除去工程の後、前記アモルファスカーボン膜が前記耐酸化性絶縁膜で覆われた状態において、前記第2のレジストパターンを酸素雰囲気中において除去する工程と、前記ハードマスク膜をマスクに、前記第2の素子領域において前記耐酸化性絶縁膜および前記アモルファスカーボン膜を、前記アモルファスカーボン膜が前記耐酸化性絶縁膜に対して後退しないように除去し、前記第2の素子領域において前記引張応力膜を露出する工程と、前記ハードマスク膜を前記第1の素子領域においては前記耐酸化性絶縁膜に対し、また前記第2の素子領域においては前記引張応力膜に対して選択的エッチングにより除去する工程と、を含むことを特徴とする半導体装置の製造方法。アモルファスカーボン膜を形成する工程と、前記アモルファスカーボン膜を、耐酸化性絶縁膜で覆う工程と、前記耐酸化性絶縁膜を、前記耐酸化性絶縁膜とは異なったエッチング耐性を有する絶縁膜よりなるハードマスク膜で覆う工程と、前記ハードマスク膜を、レジストパターンをマスクとしてエッチングし、前記耐酸化性絶縁膜を露出する工程と、前記アモルファスカーボン膜が前記耐酸化性絶縁膜で覆われた状態で、前記レジストパタ―ンを酸素雰囲気中において除去する工程と、前記ハードマスク膜をマスクとして、前記耐酸化性絶縁膜およびその下のアモルファスカーボン膜を、フッ化メタンおよび酸素をエッチングガスとしたエッチングにより、前記アモルファスカーボン膜が前記耐酸化性絶縁膜に対して後退しないようにエッチングする工程と、前記ハードマスク膜を、前記耐酸化性絶縁膜およびその下のアモルファスカーボン膜に対し、選択的にエッチングして除去する工程と、を含むことを特徴とする半導体装置の製造方法。先にも述べたようにpチャネルMOSトランジスタとnチャネルMOSトランジスタとを組みあわせて使う、例えばCMOS素子のような高速論理素子などでは、ホール移動度が一般的に電子移動度よりも低いため、特にpチャネルMOSトランジスタの動作速度がnチャネルMOSトランジスタの動作速度よりも低くなる傾向があり、pチャネルMOSトランジスタの動作速度を向上させることが、喫緊の課題となっている。図1は、ゲート長が60nmのpチャネルMOSトランジスタにおいて、2.5GPaの圧縮応力図中-2.5GPaを蓄積した応力膜を、ゲート電極を覆って形成した場合と、3.1GPaの圧縮応力図中-3.1GPaを蓄積した応力膜を形成した場合とで、オフ電流とオン電流を比較したグラフである。図1を参照するに、縦軸がオフ電流、横軸がオン電流を示しているが、より大きな3.1GPaの圧縮応力を有する応力膜を形成した場合の方が、より小さな2.5GPaの圧縮応力を有する応力膜を形成した場合に比べて、オン電流が増加しているのがわかる。そこで、応力膜として、さらに強い圧縮応力膜を形成することにより、pチャネルMOSトランジスタの動作速度をさらに増大させることが考えられる。このような応力膜としては、成膜条件により圧縮応力膜にも引張応力膜にも形成できるシリコン窒化膜が一般的に使われている。しかし、pチャネルMOSトランジスタにおいて圧縮応力源としてシリコン窒化膜を使った場合には、膜中に蓄積できる圧縮応力は大略3.4GPa-3.4GPaが限界で、さらに大きな圧縮応力を蓄積させてさらなる動作速度の向上を図ることは、従来困難であった。一方、アモルファスカーボン膜を強い圧縮応力を蓄積した圧縮応力源として使い、これによりpチャネルMOSトランジスタの動作速度をさらに向上させる提案が非特許文献1においてなされている。しかしアモルファスカーボン膜は、例えばレジストのアッシングプロセスの際などに酸化性の雰囲気に曝露されると、レジストと同時にアッシングされ消失してしまう問題を有している。このため従来の半導体装置の製造プロセスでは、このようなアモルファスカーボンを応力膜としたpチャネルMOSトランジスタ、あるいはかかるpチャネルMOSトランジスタを含む半導体装置の製造は困難であった。この問題は、圧縮応力膜としてアモルファスカーボン膜を使ったpチャネルMOSトランジスタに限らず、アモルファスカーボン膜を使った半導体装置一般において遭遇するものである。一の側面によれば半導体装置は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたp型のゲート電極と、前記ゲート電極の側壁面を覆う側壁絶縁膜と、前記半導体基板中、前記ゲート電極直下のチャネル領域から見て前記側壁絶縁膜の外側に形成されたp型のソース領域およびp型のドレイン領域と、前記半導体基板上に形成され、少なくとも前記ゲート電極および側壁絶縁膜を覆うアモルファスカーボン膜と、前記アモルファスカーボン膜を覆う耐酸化性絶縁膜と、前記耐酸化性絶縁膜を覆う層間絶縁膜と、を備える。他の側面によれば半導体装置の製造方法は、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の側壁面を覆うように側壁絶縁膜を形成する工程と、前記半導体基板中に、前記ゲート電極直下のチャネル領域を挟んでそれぞれソース領域およびドレイン領域を形成する工程と、前記半導体基板上に、前記ゲート電極、前記側壁絶縁膜、前記ソース領域および前記ドレイン領域をアモルファスカーボン膜により覆う工程と、前記アモルファスカーボン膜を覆って、耐酸化性絶縁膜を形成する工程と、を含む。他の側面によれば半導体装置は、半導体基板と、前記半導体基板上において素子分離領域により画成された第1および第2の素子領域と、前記第1の素子領域に形成されたpチャネルMOSトランジスタと、前記第2の素子領域に形成されたnチャネルMOSトランジスタと、を含み、前記pチャネルMOSトランジスタは、前記第1の素子領域において前記半導体基板上に第1のゲート絶縁膜を介して形成されたp型の第1のゲート電極と、前記第1のゲート電極のソース領域およびドレイン領域の側壁面を覆う第1の側壁絶縁膜と、前記半導体基板上に形成され、前記第1のゲート電極および前記第1の側壁絶縁膜を覆うアモルファスカーボン膜と、前記アモルファスカーボン膜を覆う耐酸化性絶縁膜と、を含み、前記nチャネルMOSトランジスタは、前記第2の素子領域において前記半導体基板上に第2のゲート絶縁膜を介して形成されたn型の第2のゲート電極と、前記第2のゲート電極の、前記ソース領域およびドレイン領域の側壁面を覆う第2の側壁絶縁膜と、前記半導体基板上に形成され、前記第2のゲート電極および前記第2の側壁絶縁膜を覆う引張応力膜と、を含む。他の側面によれば半導体装置の製造方法は、半導体基板上の第1の素子領域に、第1のゲート絶縁膜を介して第1のゲート電極を形成し、第2の素子領域に、第2のゲート絶縁膜を介して第2のゲート電極を形成する工程と、前記第1のゲート電極の側壁面を覆うように第1側壁絶縁膜を、また前記第2のゲート電極の側壁面を覆うように第2の側壁絶縁膜をそれぞれ形成する工程と、前記第1の素子領域において、前記第1のゲート電極直下の第1のチャネル領域から見て前記第1側壁絶縁膜の外側の部分にp型のソース領域およびドレイン領域を形成する工程と、前記第2の素子領域において、前記第2のゲート電極直下の第2のチャネル領域から見てそれぞれ前記第2の側壁絶縁膜の外側の部分にn型のソース領域およびドレイン領域を形成する工程と、前記半導体基板上に、前記第1の素子領域から前記第2の素子領域にわたり、アモルファスカーボン膜を形成し、前記第1および第2のゲート電極および前記第1側壁絶縁膜を前記アモルファスカーボン膜により覆う工程と、前記第1の素子領域から前記第2の素子領域にわたり、前記アモルファスカーボン膜を覆って耐酸化性絶縁膜を形成する工程と、前記第1の素子領域から前記第2の素子領域にわたり、前記耐酸化性絶縁膜を覆って、前記耐酸化性絶縁膜とは異なったエッチング耐性を有する絶縁膜をハードマスク膜として形成する工程と、前記ハードマスク膜上に前記第1の素子領域を覆う第1のレジストパターンを形成する工程と、前記第1のレジストパターンをマスクに、前記第2の素子領域から前記ハードマスク膜をエッチングにより除去し、前記耐酸化性絶縁膜を露出させる工程と、前記ハードマスク膜の除去工程の後、前記アモルファスカーボン膜が前記耐酸化性絶縁膜で覆われた状態において、前記第1のレジストパターンを酸素雰囲気中において除去する工程と、前記ハードマスク膜をマスクに、前記第2の素子領域において前記耐酸化性絶縁膜および前記アモルファスカーボン膜を、前記アモルファスカーボン膜が前記ハードマスク膜に対して後退しないように除去し、前記第2の素子領域において前記半導体基板の表面および前記第2の側壁絶縁膜を担持した前記第2のゲート電極を露出する工程と、前記半導体基板上に、前記第1の素子領域から前記第2の素子領域にわたり、引張応力膜を形成し、前記第2の素子領域において前記第2のゲート電極および前記第2の側壁絶縁膜を前記引張応力膜により覆う工程と、前記引張応力膜上に前記第2の素子領域を覆う第2のレジストパターンを形成する工程と、前記第2のレジストパターンをマスクに、前記第1の素子領域において前記引張応力膜をエッチングにより除去し、前記耐酸化性絶縁膜を露出させる工程と、前記引張応力膜のエッチング工程の後、前記第1の素子領域において前記アモルファスカーボン膜が前記耐酸化性絶縁膜で覆われた状態において、前記第2の素子領域から前記第2のレジストパターンを酸素雰囲気中において除去する工程と、を含む。他の側面によれば半導体装置の製造方法は、半導体基板上の第1の素子領域に、第1のゲート絶縁膜を介して第1のゲート電極を形成し、第2の素子領域に、第2のゲート絶縁膜を介して第2のゲート電極を形成する工程と、前記第1のゲート電極の側壁面を覆うように第1の側壁絶縁膜を、また前記第2のゲート電極の側壁面を覆うように第2の側壁絶縁膜をそれぞれ形成する工程と、前記第1の素子領域において、前記第1のゲート電極直下の第1のチャネル領域から見てそれぞれ前記第1の側壁絶縁膜の外側の部分にp型のソース領域およびドレイン領域を形成する工程と、前記第2の素子領域において、第2のチャネル領域から見てそれぞれ前記第2の側壁絶縁膜の外側の部分にn型のソース領域およびドレイン領域を形成し工程と、前記半導体基板上に、前記第1の素子領域から前記第2の素子領域にわたり、引張応力膜を形成し、前記第1の素子領域において前記第1のゲート電極および前記第1の側壁絶縁膜を、また前記第2の素子領域においては前記第2のゲート電極および前記第2の側壁絶縁膜を前記引張応力膜により覆う工程と、前記引張応力膜上に前記第2の素子領域を覆う第1のレジストパターンを形成する工程と、前記第1のレジストパターンをマスクに、前記第1の素子領域において前記引張応力膜をエッチングにより除去し、第1のゲート絶縁膜および前記第1の側壁絶縁膜を露出させる工程と、前記引張応力膜のエッチング工程の後、前記第2の素子領域から前記第1のレジストパターンを酸素雰囲気中において除去する工程と、前記半導体基板上に、前記第1の素子領域から前記第2の素子領域にわたり、アモルファスカーボン膜を形成し、前記第1の素子領域においては前記第1のゲート電極を、前記第1の側壁絶縁膜を介して前記アモルファスカーボン膜により覆い、また前記第2の素子領域では前記引張応力膜を前記アモルファスカーボン膜により覆う工程と、前記第1の素子領域から前記第2の素子領域にわたり、前記アモルファスカーボン膜を覆って、耐酸化性絶縁膜を形成する工程と、前記第1の素子領域から前記第2の素子領域にわたり、前記耐酸化性絶縁膜を覆って、前記耐酸化性絶縁膜とは異なったエッチング耐性を有する絶縁膜をハードマスク膜として形成する工程と、前記ハードマスク膜上に前記第1の素子領域を覆う第2のレジストパターンを形成する工程と、前記第2のレジストパターンをマスクに、前記第2の素子領域から前記ハードマスク膜をエッチングにより除去し、前記耐酸化性絶縁膜を露出させる工程と、前記ハードマスク膜の除去工程の後、前記アモルファスカーボン膜が前記耐酸化性絶縁膜で覆われた状態において、前記第2のレジストパターンを酸素雰囲気中において除去する工程と、前記ハードマスク膜をマスクに、前記第2の素子領域において前記耐酸化性絶縁膜および前記アモルファスカーボン膜を、前記アモルファスカーボン膜が前記耐酸化性絶縁膜に対して後退しないように除去し、前記第2の素子領域において前記引張応力膜を露出する工程と、前記ハードマスク膜を前記第1の素子領域においては前記耐酸化性絶縁膜に対し、また前記第2の素子領域においては前記引張応力膜に対して選択的エッチングにより除去する工程と、を含む。他の側面によれば半導体装置の製造方法は、アモルファスカーボン膜を形成する工程と、前記アモルファスカーボン膜を、耐酸化性絶縁膜で覆う工程と、前記耐酸化性絶縁膜を、前記耐酸化性絶縁膜とは異なったエッチング耐性を有する絶縁膜よりなるハードマスク膜で覆う工程と、前記ハードマスク膜を、レジストパターンをマスクとしてエッチングし、前記耐酸化性絶縁膜を露出する工程と、前記アモルファスカーボン膜が前記耐酸化性絶縁膜で覆われた状態で、前記レジストパタ―ンを酸素雰囲気中において除去する工程と、前記ハードマスク膜をマスクとして、前記耐酸化性絶縁膜およびその下のアモルファスカーボン膜を、フッ化メタンおよび酸素をエッチングガスとしたエッチングにより、前記アモルファスカーボン膜が前記耐酸化性絶縁膜に対して後退しないようにエッチングする工程と、前記ハードマスク膜を、前記耐酸化性絶縁膜およびその下のアモルファスカーボン膜に対し、選択的にエッチングして除去する工程と、を含む。本発明によれば、アモルファスカーボン膜を圧縮応力膜としたpチャネルMOSトランジスタにおいて、あるいはアモルファスカーボン膜を含む半導体装置において、当該アモルファスカーボン膜上に耐酸化膜を形成することにより、様々な局面でレジストプロセスを行った後、レジストマスクをアッシングにより除去する際に、アモルファスカーボン膜を耐酸化絶縁膜により酸化あるいはアッシングから保護することが可能となる。[第1の実施形態]図2は、第1の実施形態による、pチャネルMOSトランジスタPMOSおよびnチャネルMOSトランジスタNMOSを集積化した半導体装置の構成を示す断面図である。図2を参照するに、シリコン基板1上にはSTI型の素子分離領域2により素子領域11および素子領域21が、それぞれ前記pチャネルMOSトランジスタ10およびnチャネルMOSトランジスタ20に対応して形成されている。前記素子領域11にはn型ウェルNWが形成され、また前記素子領域12にはp型ウェルPWが形成されている。前記pチャネルMOSトランジスタ10に対応した前記素子領域11においては前記シリコン基板1上にゲート絶縁膜12を介してポリシリコンゲート電極パターン13が形成されており、p型にドープされている。また前記ポリシリコンゲート電極パターン13の上部には低抵抗シリサイド層17がサリサイド法などにより形成されている。さらに前記素子領域11においては前記シリコン基板1中、前記ゲート電極13の左側にp型のソースエクステンション領域15Aが、また右側にp型のドレインエクステンション領域15Bが、ゲート電極13直下に形成されるチャネル領域ChAを介して対向するように形成されている。前記ゲート電極13は、前記ソースエクステンション領域15Aの側に例えばシリコン窒化膜などよりなる側壁絶縁膜14Aを、また前記ドレインエクステンション領域15Bの側に、同様にシリコン窒化膜などよりなる側壁絶縁膜14Bを担持しており、前記素子領域11においては前記シリコン基板中、前記チャネル領域ChAから見て側壁絶縁膜15Aの外側にp型のソース領域16Aが、また前記チャネル領域ChAから見て側壁絶縁膜15Bの外側にp型のドレイン領域16Bが、それぞれ形成されている。前記ソース領域16Aの表面部分には低抵抗シリサイド層17Aが、また前記ドレイン領域16Bの表面部分には低抵抗シリサイド層17Bが、前記低抵抗シリサイド層17と同時に、サリサイド法により、それぞれ形成されている。同様に前記nチャネルMOSトランジスタ20に対応した素子領域21においては前記シリコン基板1上にゲート絶縁膜22を介してポリシリコンゲート電極パターン23が形成されており、n型にドープされている。また前記ポリシリコンゲート電極パターン23の上部には低抵抗シリサイド層27が、サリサイド法などにより形成されている。さらに前記素子領域21においては前記シリコン基板1中、前記ゲート電極23の左側にn型のソースエクステンション領域25Aが、また右側にn型のドレインエクステンション領域25Bが、間のチャネル領域ChBを介して対向するように形成されている。前記ゲート電極23は、前記ソースエクステンション領域25Aの側に例えばシリコン窒化膜などよりなる側壁絶縁膜24Aを、また前記ドレインエクステンション領域25Bの側に、同様にシリコン窒化膜などよりなる側壁絶縁膜24Bを担持しており、前記素子領域21において前記シリコン基板中には前記チャネル領域ChBから見て側壁絶縁膜24Aの外側にp型のソース領域26Aが、また前記チャネル領域ChBから見て側壁絶縁膜24Bの外側にn型のドレイン領域26Bが、それぞれ形成されている。前記ソース領域26Aの表面部分には低抵抗シリサイド層27Aが、また前記ドレイン領域26Bの表面部分には低抵抗シリサイド層27Bが、前記低抵抗シリサイド層27と同時に、サリサイド法によりそれぞれ形成されている。本実施形態では、前記素子領域11に形成されるpチャネルMOSトランジスタ10のチャネル領域ChAに一軸性圧縮応力を印加してその動作速度を向上させるべく、前記pチャネルMOSトランジスタ10のゲート電極13を、前記側壁絶縁膜14A,14Bを介して、従来の3.4GPaを超える強い圧縮応力を膜応力として蓄積したアモルファスカーボン膜41により覆う。かかるアモルファスカーボン膜41は、従来のシリコン窒化膜では到達できなかった強い圧縮応力を蓄積しており、その結果、前記チャネル領域ChAには、従来シリコン窒化膜を圧縮応力膜として使ったのでは到達できなかった非常に強い一軸性圧縮応力が印加される。かかるアモルファスカーボン膜41は圧縮応力を蓄積しているため成膜面に対し膨張しようとする傾向を有し、このため前記側壁絶縁膜14A,14Bを介してゲート電極13の側壁面に作用し、これにゲート電極13を前記シリコン基板1から引き離すような向きの力を加える。その結果、前記シリコン基板1中においては、前記ゲート電極13の直下のチャネル領域ChAにおいて、あたかもソース領域16Aとドレイン領域16Bを結んだチャネル方向に一軸性の圧縮応力が作用したかのごとき歪みが誘起され、pチャネルMOSトランジスタ10のキャリアであるホールの移動度が増大する。図1の構成では、さらに前記アモルファスカーボン膜41は、後で説明するように好ましくはシリコン窒化膜よりなる耐酸化性絶縁膜42により覆われ、さらに前記耐酸化性絶縁膜42に対してエッチング選択性を有するシリカ系の層間絶縁膜、あるいはその他のいわゆるLow-K層間絶縁膜43により覆われている。前記層間絶縁膜43中には、前記耐酸化性絶縁膜42およびアモルファスカーボン膜41を貫通してビアプラグ43A~43Cが、それぞれ前記ソース領域16A,ゲート電極13およびドレイン領域16Bに電気的にコンタクトして形成されている。かかる構成によれば、pチャネルMOSトランジスタの圧縮応力膜として、このように3.4GPaを超える強い圧縮応力を蓄積したアモルファスカーボン膜41を使うことにより、先にも述べたように従来のシリコン窒化膜を圧縮応力源として使っていた従来のpチャネルMOSトランジスタでは達成できなかった動作速度の向上を達成することが可能となる。また前記耐酸化性絶縁膜42をシリコン窒化膜により形成する場合には、膜42を、圧縮応力を蓄積するように形成することにより、前記アモルファスカーボン膜41による動作速度の向上の効果をさらに高めることができる。一方、前記nチャネルMOSトランジスタ20が形成される素子領域21においては前記ゲート電極23が、前記側壁絶縁膜24A,24Bを介して、0.8GPa~2.0GPa程度の引張応力を膜応力として蓄積されたシリコン窒化膜51により覆われている。前記シリコン窒化膜51は引張応力を蓄積しているため成膜面に対し収縮しようとする傾向を有し、このため前記側壁絶縁膜24A,24Bを介してゲート電極23の側壁面に作用し、ゲート電極23を前記シリコン基板1に押圧するような力を加える。その結果、前記シリコン基板1中においては、前記ゲート電極23の直下のチャネル領域ChBにおいて、あたかもソース領域26Aとドレイン領域26Bを結んだチャネル方向に一軸性の引張応力が作用したかのごとき歪みが誘起され、nチャネルMOSトランジスタ20のキャリアである電子の移動度が増大する。このように図2の本実施形態による半導体装置では、pチャネルMOSトランジスタ10およびnチャネルMOSトランジスタ20の動作速度がいずれも向上するが、特にpチャネルMOSトランジスタ10において圧縮応力膜41としてアモルファスカーボン膜を使うことにより、特に顕著な動作速度の向上を達成することができる。図3は、本実施形態でアモルファスカーボン膜41として使われる、プラズマCVD法で形成されたアモルファスカーボン膜の光吸収特性を示すグラフである。図3を参照するに、実線で示したグラフは5.5GPaの圧縮応力-5.5GPaを膜応力として蓄積したアモルファスカーボン膜についての結果を示し、点線で示したグラフは4.0GPaの圧縮応力-4.0GPaを膜応力として蓄積したアモルファスカーボン膜についての結果を示す。図3よりわかるようにいずれのアモルファスカーボン膜もC=C結合の吸収ピークの他にCHxの吸収ピークを示しており、膜中に多量の水素が含まれていることがわかる。さらにC=C結合の吸収ピークの高さで正規化した場合、5.5GPaの圧縮応力を有する膜の方が、CHxの吸収ピークの高さが4.0GPaの圧縮応力を有する膜よりも実質的に高くなっており、膜中に含まれる水素がこのようなアモルファスカーボン膜の応力に大きく影響していることがわかる。ところで前記図2の半導体装置では、前記シリコン窒化膜51は前記層間絶縁膜43により覆われており、前記層間絶縁膜43中には、前記シリコン窒化膜51を貫通してビアプラグ43A~43Fが、それぞれ前記ソース領域26A,ゲート電極23およびドレイン領域26Bに、前記シリサイド層27A,27および27Bのいずれかを介して電気的にコンタクトして形成されていることに注意すべきである。このようなビアプラグ43A~43Fの形成に当たっては、通常層間絶縁膜43上にレジストパターンを形成し、レジストパターンをマスクに前記ソース領域16A,ゲート電極13,ドレイン領域16B,ソース領域26A,ゲート電極23,ドレイン領域26Bを露出するビアホールを形成するが、その後でレジストパターンを酸素プラズマなどによりアッシングしてしまうと、ビアホールにより露出されたアモルファスカーボン膜41もアッシングを受け、消失してしまう問題が生じる。また図2の半導体装置では、アモルファスカーボン膜41がnチャネルMOSトランジスタにおいて圧縮応力を印加して動作速度を低下させてしまわないように、前記素子領域21においてはパターニングされて除去されている。このようなパターニングにおいてもレジストプロセスは不可欠であるが、パターニングの後レジストパターンをアッシングしようとすると、同様に、アモルファスカーボン膜41もアッシングされて消失してしまう問題が生じる。特にビアプラグ43A,43Cの根本近傍でアモルファスカーボン膜41が消失してしまうと、側壁絶縁膜14A,14Bを覆うアモルファスカーボン膜41がシリコン基板1の表面から切り離されてしまい、ゲート電極パターン13に対し、基板41から引き離す向きに作用する所望の力を発生させることができなくなるおそれがある。そこで以下では、上記の課題を解決した、第1の実施形態による半導体装置の製造方法について、図4A~図4Nの工程断面図を参照しながら説明する。図4Aを参照するに、前記シリコン基板1上には素子分離構造2により素子領域11,21がそれぞれ形成され、さらに前記素子領域11,21にn型ウェルNWおよびp型ウェルPWをそれぞれ形成した後、前記シリコン基板1の表面をプラズマ酸化し、膜厚が1nm~2nmの高品質シリコン酸窒化膜を形成する。さらにこのようにして形成されたシリコン酸窒化膜上に例えば膜厚が100nmのポリシリコン膜を堆積し、パターニングすることにより、前記素子領域11においては高さが100nmのゲート電極パターン13を、前記素子領域21においてはやはり高さが100nmのゲート電極パターン23を、それぞれ前記シリコン酸窒化膜に対応するゲート絶縁膜12および22を介して形成する。前記ゲート電極パターン13,23は、例えば45nmのゲート長に対応した幅を有しているが、本発明はかかる特定のゲート長に限定されるものではなく、より短い35nmあるいは16nmなどのゲート長においても適用が可能である。さらに前記素子領域21をレジストパターンで覆い、素子領域11にボロンBなどのp型不純物元素を、前記ゲート電極パターン13をマスクとしてイオン注入法により導入することにより、前記シリコン基板1中には前記素子領域11において前記ゲート電極パターン13の第1の側に前記ソースエクステンション領域15Aが、また第2の側に、所定のチャネル領域ChAを挟んで対向するように、前記ドレインエクステンション領域15Bが形成される。また前記素子領域11をレジストパターンで覆い、素子領域21にリンPやヒ素Asなどのn型不純物元素を、前記ゲート電極パターン23をマスクとしてイオン注入法により導入することにより、前記シリコン基板1中には前記素子領域21において、前記ゲート電極パターン23の第1の側に前記ソースエクステンション領域25Aが、また第2の側に、所定のチャネル領域ChBを挟んで対向するように、前記ドレインエクステンション領域25Bが形成される。なお前記ソースエクステンション領域15Aおよびドレインエクステンション領域15Bの形成プロセスは、前記ソースエクステンション領域25Aおよびドレインエクステンション領域25Bの形成プロセスの前に実行しても後で実行してもよい。次に前記シリコン基板1の表面にシリコン酸化膜あるいはシリコン窒化膜をCVD法により、略一様な、例えば50nm程度の膜厚で、前記ゲート電極パターン13および23を覆うように堆積し、これをエッチバックすることにより、前記素子領域11においては前記ゲート電極13の、前記ソースエクステンション領域15Aの側の側壁面に側壁絶縁膜14Aが、また前記ドレインエクステンション領域15Bの側の側壁面に側壁絶縁膜14Bが形成される。同様に前記素子領域21においては前記ゲート電極23の、前記ソースエクステンション領域25Aの側の側壁面に側壁絶縁膜24Aが、また前記ドレインエクステンション領域25Bの側の側壁面に側壁絶縁膜24Bが形成される。側壁絶縁膜14A,14B,24A,24Bは同時に形成することができる。さらに前記素子領域21をレジストパターンで覆い、前記素子領域11において前記シリコン基板1中に、前記ゲート電極パターン13および側壁絶縁膜14A,14Bをマスクにボロンなどのp型不純物元素をイオン注入により導入し、前記シリコン基板1中、前記チャネル領域ChAから見て前記側壁絶縁膜14Aの外側の部分にp型のソース領域16Aを、また前記チャネル領域ChAから見て前記側壁絶縁膜14Bの外側の部分にp型のドレイン領域16Bを形成する。またこの工程において前記ゲート電極パターン13がp型にドープされる。さらに前記素子領域11をレジストパターンで覆い、前記素子領域21において前記シリコン基板1中に、前記ゲート電極パターン23および側壁絶縁膜24A,24Bをマスクにリンやヒ素などのn型不純物元素をイオン注入により導入し、前記シリコン基板1中、前記チャネル領域ChBから見て前記側壁絶縁膜24Aの外側の部分にn型のソース領域26Aを、また前記チャネル領域ChBから見て前記側壁絶縁膜24Bの外側の部分にn型のドレイン領域26Bを形成する。またこの工程において前記ゲート電極パターン23がn型にドープされる。なお前記ソース領域16Aおよびドレイン領域16Bの形成プロセスは、前記ソース領域26Aおよびドレイン領域25Bの形成プロセスの前に実行しても後で実行してもよい。さらに、このようにして形成された構造上にニッケルNiやコバルトCoなどの金属膜を堆積し、熱処理により露出されたシリコン面と反応させ、未反応の金属膜をウェットエッチングなどにより除去することにより、前記ソース領域16Aにシリサイド層17Aが、前記ドレイン領域16Bにシリサイド層17Bが、前記ソース領域26Aにシリサイド層27Aが、前記ドレイン領域26Bにシリサイド層27Bが、またゲート電極パタ―ン13上にシリサイド層17が、ゲート電極パターン23上にシリサイド層27が形成される。次に図4Bを参照するに、本実施形態では前記図4Aのプロセスで得られた構造上に前記アモルファスシリコン膜41を、例えば高周波プラズマCVD法により、炭素と水素を含む炭化水素化合物を原料ガスとして、20nm~200nm、例えば70nmの膜厚で、前記素子領域11から素子領域21にわたり、連続的に形成する。より具体的には、例えば前記アモルファスカーボン膜41の成膜は、1.33Pa~13.3×103Paの圧力下、200°C~450°Cの温度において、原料ガスとなる炭化水素化合物を5sccm~500sccmの流量で、流量が500sccm~10000sccmのキャリアガスとともに供給し、また1500W~50Wの範囲の高周波パワーを供給しながら実行される。原料ガスとなる炭化水素化合物としては、例えば、メタン、エタン、プロパン、ブタン、ペンタン、ヘキサン、へプタン、オクタン、ノナン、デカン、プロペン、エチレン、プロピレン、ブチレン、ペンテン、ヘキサジエン、ブタジエン、イソプレン、ペンタジエン、アセチレン、ビニルアセチレン、シクロプロパン、シクロブタン、シクロペンタン、シクロペンタジエン、トルエン、ベンジエン、スチレン、トルエン、キシレン、ピリジン、エチルベンジエン、アセトフェノン、安息香酸メチル、酢酸フェニル、フェノール、クレゾール、フランなどを使うことができる。図示の例ではアセチレンを原料ガスとして使っている。このようにして形成されたアモルファスカーボン膜41は、従来のシリコン窒化膜において上限であった3.4GPaの圧縮応力の値を超える、3.5GPa以上で10GPa以上に達する非常に大きな圧縮応力を膜応力として蓄積している。本実施形態で形成されたアモルファスカーボン膜41は、炭素と水素を含む原料を使ったプラズマCVD法により形成されているため、先に図3で説明したように多量の水素を膜中に含んでいることに注意すべきである。水素はアモルファスカーボン膜41中においてC=C結合を切ってダングリングボンドを形成するように作用するが、このようなダングリングボンドの形成はアモルファスカーボン膜41内の原子間間隔を広げるように作用する。そこで膜中においてダングリングボンドを形成する水素の存在が、かかるアモルファスカーボン膜の圧縮応力の原因になっている可能性があると考えられる。このことから、同様の作用により、フッ素をドープしたアモルファスカーボン膜を使った場合にも、前記圧縮応力源となるアモルファスカーボン膜41として適した膜が得られる可能性あることが考えられる。さて次に図4Cを参照するに、本実施形態では前記図4Bのプロセスで得られた構造上に、プラズマCVD法により、好ましくはシリコン窒化膜を、前記耐酸化性絶縁膜42として、15nm~200nm、例えば50nmの膜厚で、前記アモルファスシリコン膜41を連続的に覆うように形成する。前記耐酸化性絶縁膜42は、後で説明するようにアモルファスカーボン膜41をパターニングする際の保護膜として使われる膜であり、圧縮応力膜である必要は必ずしもないが、強い圧縮応力を膜応力として蓄積した膜であることが、前記側壁絶縁膜14A,14Bを介してゲート電極パターン13に印加される力を増強することができるため、より好ましい。また、後で説明するが、nチャネルMOSトランジスタ20に引張応力膜としてシリコン窒化膜を形成する場合、pチャネルMOSトランジスタ10とnチャネルMOSトランジスタ20でハードマスク膜のエッチング速度を揃える観点からも、前記耐酸化性絶縁膜42はシリコン窒化膜により形成するのが好ましい。このようなシリコン窒化膜の圧縮応力膜は、例えば原料ガスとしてシランSiH4ガスとアンモニアNH3ガスを、それぞれ100sccm~1000sccmおよび500sccm~10000sccmの流量で、流量が500sccm~10000sccmのキャリアガスとともに供給し、13.3Pa~5.32×104Paの圧力下、250°C~450°Cの温度において、100W~1000Wの高周波パワーを供給しながら形成することができ、例えば3.4GPaに達する圧縮応力を蓄積することができる。さらに図4Dを参照するに、本実施形態では前記図4Cのプロセスで得られた構造上に、前記耐酸化性絶縁膜42に対してエッチング選択性を有する例えばシリコン酸化膜よりなるハードマスク膜420が、次のハードマスク膜として、例えばプラズマCVD法により、前記素子領域11から素子領域21にわたり連続的に形成される。次に図4Eに示すように前記図4Dの構造上にレジスト膜R1が形成され、さらに前記レジスト膜R1はパターニングされて素子領域21から除去される。さらにパターニングの結果素子領域11を覆って残っているレジスト膜R1をマスクに前記ハードマスク膜420がエッチングされ、前記素子領域21から除去される。前記ハードマスク膜420のエッチングは、例えばC4F8ガスとアルゴンガスと酸素ガスの混合ガスをエッチングガスとして使ったRIE反応性イオンエッチング法により実行される。このようなハードマスク膜420のエッチングは、20W~500W、例えば100Wのプラズマパワーを供給しながら、前記C4F8ガスとアルゴンガスと酸素ガスを、それぞれ5~200sccm、例えば10sccm、50~2000sccm、例えば600sccm、および5~150sccm、例えば30sccmの流量で供給することにより実行することができる。さらに図4Fに示すように酸素プラズマによるアッシングを行い、前記図4Eにおけるレジスト膜R1を除去する。本実施形態では、図4Fにおける前記ハードマスク膜420のエッチング工程および前記レジスト膜R1の除去工程の間、前記アモルファスカーボン膜41はシリコン窒化膜よりなる前記耐酸化性絶縁膜42により保護されているため、前記C4F8ガスとアルゴンガスと酸素ガスの混合ガスを使った反応性イオンエッチングや酸素プラズマアッシングなどの酸素雰囲気中における処理を行っても、アモルファスカーボン膜41がアッシングされて消失する問題は生じない。さらに図4Gの工程において、前記レジスト膜R1のアッシング除去の後、前記素子領域11に残されたハードマスク膜420をマスクにその下の耐酸化性絶縁膜42およびアモルファスカーボン膜41が、例えばCH3Fフッ化メタンガスを使ったRIEによりパターニングされ、前記耐酸化性絶縁膜42およびアモルファスカーボン膜41は前記素子領域21から除去される。より具体的には、シリコン窒化膜よりなる前記耐酸化性絶縁膜42およびその下のアモルファスカーボン膜41は、133Paの圧力下、CH3Fと酸素の混合ガスをエッチングガスとして、前記CH3Fガスを10sccm~150sccm、例えば45sccm、酸素ガスを10sccm~500sccm、例えば150sccmの流量で供給し、さらにプラズマパワーを10W~600W、例えば250Wで供給することによりエッチングされ、その際、前記アモルファスカーボン膜41がその上の耐酸化性絶縁膜42に対して実質的に後退することがない。すなわちエッチングをこのような条件下で実行した場合、図4Gのエッチングにおいてアモルファスカーボン膜41の端部が露出しても、かかる露出端部からアモルファスカーボン膜41がアッシングされる問題は生じない。さらに図4Gにおいては、前記耐酸化性絶縁膜42およびアモルファスカーボン膜41のパターニングの後、シリコン酸化膜よりなるハードマスク膜420が、フッ化水素をエッチング剤としたウェットエッチングにより、選択的に除去される。次に図4Hに示すように、前記図4Gのプロセスにより得られた構造上に、引張応力を蓄積したシリコン窒化膜よりなる引張応力膜51が、前記素子領域11においては前記耐酸化性絶縁膜42を覆って、また前記素子領域21においては前記ゲート電極23を側壁絶縁膜24A,24Bを介して覆って形成される。例えば前記引張応力膜51は、シランガスとアンモニアガスを、それぞれ5sccm~50sccm、例えば20sccmの流量および20sccm~200sccmの流量、例えば80sccmの流量、流量が500sccm~15000sccm、例えば12500sccmのキャリアガスとともに供給し、13.3Pa~5.32×104Pa、例えば792Pa6Torrの圧力下、250°C~450°C、例えば400°Cの温度において、10W~1000W、例えば100Wの高周波パワーを供給しながら形成することができ、成膜直後には、例えば0.8GPaの引張応力を蓄積する。このような引張応力膜に、さらに13.3Pa~53.2kPa、例えば20Paの圧力下、200°C~500°C、例えば450°Cの温度において、高圧水銀ランプより紫外光を50MW/cm2~1000MW/cm2、例えば400MW/cm2の照射強度で1時間ないし10分間、例えば30分間照射することにより、膜中に蓄積された引張応力を、当初の0.5GPaから2GPaまで増大させることができる。次に図4Hに示すように、このようにして形成された引張応力膜51上に第2のレジスト膜R2を形成し、さらに前記第2のレジスト膜R2をパターニングすることにより、前記素子領域11から除去する。さらに図4Jに示すように前記素子領域21に残ったレジスト膜R2をマスクにシリコン窒化膜よりなる前記引張応力膜51を、ケミカルドライエッチCDE法により、その下のやはりシリコン窒化膜よりなる耐酸化性絶縁膜42に対して選択的にエッチングする。より具体的には、エッチングガスとしてCH3F,O2およびArをそれぞれ10sccm~200sccm、例えば45sccm,5sccm~200sccm、例えば30sccm,20sccm~500sccm、例えば200sccmの流量で供給し、333Pa~133Pa50mTorr~1Torr例えば26.6Pa200mTorrの圧力下、50W~1000W、例えば500Wの高周波パワーによりプラズマを励起することにより、前記引張応力膜51を前記耐酸化性絶縁膜42に対して選択的に削除する。あるいは前記引張応力膜51の際に、前記素子領域11において前記耐酸化性絶縁膜42が残るようにエッチング時間を制御してもよい。図4Jの工程の後、前記レジスト膜R2が、図4Kに示すようにアッシングにより除去される。本実施形態では、その際前記アモルファスカーボン膜41は前記耐酸化性絶縁膜42により覆われているため、アモルファスカーボン膜41がアッシングを受けて消失してしまう問題は生じない。さらに図4Lに示すように図4Kの構造上にシリカ系あるいはいわゆるLow-K膜よりなる層間絶縁膜43を形成し、さらに前記層間絶縁膜43上にレジストパターンR3を形成し、前記レジストパターンR3をマスクに、前記pチャネルMOSトランジスタ10のp型ソース領域16A,p型ゲート電極パターン13,p型ドレイン領域16B、および前記nチャネルMOSトランジスタ20のn型ソース領域26A,n型ゲート電極パターン23,n型ドレイン領域26Bにそれぞれ対応して前記層間絶縁膜43中にビアホール43a~43fを形成する。ただし本実施形態では、図4Lの段階では前記ビアホール43a~43fを形成するエッチングは、ビアホール43a~43cについてはエッチングストッパとして作用する耐酸化性絶縁膜42により停止されており、またビアホール43d~43fについてはエッチングストッパとして作用する引張応力膜51により停止されている。本実施形態では、蓄積した応力は異なるものの、耐酸化性絶縁膜42および引張応力膜51にシリコン窒化膜を使っているため、ビアホール43a~43cおよびビアホール43d~43fの先端は、それぞれの窒化膜中において大略同程度の深さで止まっている。次に図4Mに示すように前記層間絶縁膜43上のレジストパターンR3を、酸素プラズマなど酸素雰囲気中におけるアッシングにより除去する。この工程では前記アモルファスカーボン膜41は耐酸化性絶縁膜42により保護されており、アッシングを受けることはない。次に図4Nに示すように前記ビアホール43a~43fにおいて、前記層間絶縁膜43をハードマスクとして、ビアホール43a~43cにおいては耐酸化性絶縁膜42およびその下のアモルファスカーボン膜41を、またビアホール43d~43fにおいては引張応力膜51を、CH3Fと酸素をエッチングガスとしたRIEにより、前記ビアホール43a~43cにおいては前記アモルファスカーボン膜41が前記耐酸化性絶縁膜42に対して後退しないようにドライエッチングし、前記ビアホール43a~43fにそれぞれ対応して前記シリサイド層17A,17,17B,27A,27,27Bを露出する。このようなドライエッチングは、例えばCH3Fと酸素の混合ガスをエッチングガスとして使い、5~500Paの圧力下、例えば133Paの圧力下、CH3Fガスを20sccm~200sccm、例えば45sccmの流量で、また酸素ガスを10sccm~500sccmの流量、例えば150sccmの流量で供給し、20W~500W、例えば250Wの高周波プラズマパワーを供給することにより実行される。さらに前記ビアホール43a~43fにビアプラグ43A~43Fをそれぞれ形成することにより、図2に示す半導体装置を得ることができる。なお本実施形態ではシリコン基板1上にpチャネルMOSトランジスタ10およびnチャネルMOSトランジスタ20を形成した半導体装置について説明したが、本実施形態の説明によりpチャネルMOSトランジスタ10のみを製造できることは明らかである。[第2の実施形態]先の実施形態では、はじめにアモルファスシリコン膜を形成し、これをpチャネルMOSトランジスタ10の素子領域11において、耐酸化性絶縁膜42および43を使ってパターニングした後、nチャネルMOSトランジスタ20の素子領域21において引張応力膜51を形成していたが、先に引張応力膜を形成し、後からアモルファスシリコン膜を形成し、さらにこれをパターニングすることも可能である。以下、第2の実施形態による半導体装置の製造方法を、図5A~図5Nを参照しながら説明する。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。図5Aは前記図4Aに引き続き実行されるプロセスであり、前記図4Aのプロセスで得られた構造上に前記シリコン窒化膜よりなる引張応力膜51を、先の実施形態におけると同様にして、前記素子領域11から素子領域21まで連続的に形成する。次に図5Bに示すように前記素子領域21をレジストパターンR11により保護し、前記素子領域11から引張応力膜51を選択的に除去し、素子領域21にのみ残す。次に図5Cに示すようにレジストパターンR11を除去した後、図5Dに示すように図5Cの構造上にアモルファスカーボン膜41を、圧縮応力膜として、先の実施形態と同様にして、前記素子領域11から素子領域21まで連続的に形成する。このようにして形成されたアモルファスカーボン膜41は前記素子領域11においては前記シリコン基板1の表面の他、ゲート電極13の側壁面を側壁絶縁膜14A,14Bを介して連続的に覆う。また前記アモルファスカーボン膜41は素子領域21においては前記引張応力膜51を覆う。アモルファスカーボン膜41が素子領域21においてnチャネルMOSトランジスタ20のゲート電極を覆うと引張応力膜51の応力が相殺され、nチャネルMOSトランジスタ20について所望の動作速度の向上が得られないため、本実施形態では、以下に説明するように、アモルファスカーボン膜41を素子領域21からドライエッチングにより選択的に除去する。すなわち図5Eに示すように前記アモルファスカーボン膜41上に、好ましくは圧縮応力を蓄積したシリコン窒化膜よりなる耐酸化性絶縁膜42と、前記耐酸化性絶縁膜42に対してエッチング選択性を示す例えばシリコン酸化膜よりなる別のハードマスク膜420を、先の実施形態の場合と同様な条件で、前記素子領域11から素子領域21まで連続的に形成する。さらに図5Fに示すように前記ハードマスク膜420上に、前記素子領域11を覆うレジストパターンR12を形成し、さらに図5Gに示すように前記レジストパターンR12をマスクに前記ハードマスク膜420を前記素子領域21において、その下の耐酸化性絶縁膜42に対して選択的に除去する。さらに図5Hに示すように、前記レジストパターンR12を、前記アモルファスカーボン膜41が耐酸化性絶縁膜42により覆われている状態において、アッシングなどの酸素雰囲気中での処理により除去する。次に図5Iに示すように前記素子領域11に残されたハードマスク膜420をマスクに前記素子領域21から前記耐酸化性絶縁膜42およびその下のアモルファスカーボン膜41を除去し、前記引張応力膜51を露出させる。例えば図5Iの工程では前記シリコン窒化膜42およびアモルファスカーボン膜41を、CH3Fと酸素をエッチングガスとしたドライエッチングを行うことにより、先の実施形態の図4Gあるいは図4Nのエッチング工程と同様にして除去することができる。またその際、エッチングの終点は、エッチング雰囲気中のシリコンを検出し、耐酸化性絶縁膜42のエッチングの後、アモルファスカーボン膜41のエッチングにともないいったん検出されなくなったシリコンが、引張応力膜41が再び露出されることで再び検出されはじめたところをもって終点とすればよい。あるいはエッチング時間を制御することにより、図5Iに示すように素子領域21に圧縮応力膜51を残したまま、ハードマスク膜420および耐酸化性絶縁膜420を除去することも可能である。さらに図5Jに示すように前記耐酸化性絶縁膜42および引張応力膜51をマスクに、前記ハードマスク膜420を例えばウェットエッチングあるいは酸素を含まない雰囲気で行われるドライエッチングにより除去する。前記ハードマスク膜420が先に述べたようにシリコン酸化膜であった場合には、前記図5Jに示すエッチングを、フッ化水素をエッチング剤としたウェットエッチングにより行うことができる。前記図5Jの工程の後、図5Kに示すように層間絶縁膜43が先の実施形態と同様に堆積され、さらにレジストパターンR31をマスクに、それぞれ前記pチャネルMOSトランジスタ10のp型ソース領域16A,p型ゲート電極パターン13,p型ドレイン領域16B、および前記nチャネルMOSトランジスタ20のn型ソース領域26A,n型ゲート電極パターン23,n型ドレイン領域26Bに対応して前記層間絶縁膜43中にビアホール43a~43fを形成する。ただし本実施形態では、前記図4Lと同様、前記ビアホール43a~43cは耐酸化性絶縁膜42により止まっており、またビアホール43d~43fは引張応力膜51により止まっている。そこで図5Lに示すように前記アモルファスカーボン膜41が前記耐酸化性絶縁膜42により覆われている状態において、前記層間絶縁膜43上のレジストパターンR13を、例えば酸素プラズマなど、酸素を含む雰囲気でのアッシングにより除去する。さらに図5Mに示すように前記層間絶縁膜43上のレジストパターンR13を、酸素プラズマなど酸素雰囲気中におけるアッシングにより除去する。この工程では前記アモルファスカーボン膜41は耐酸化性絶縁膜42により保護されており、アッシングを受けることはない。次に図5Nに示すように前記ビアホール43a~43fにおいて、前記層間絶縁膜43をハードマスクとして、ビアホール43a~43cにおいては前記耐酸化性絶縁膜42およびその下のアモルファスカーボン膜41を、またビアホール43d~43fにおいては引張応力膜51を、酸素を含まない雰囲気においてドライエッチングし、前記ビアホール43a~43fにそれぞれ対応して前記シリサイド層17A,17,17B,27A,27,27Bを露出する。さらに前記ビアホール43a~43fにビアプラグ43A~43Fをそれぞれ形成することにより、図5Nに示す半導体装置を得ることができる。このように本実施形態においても、容易にアッシングされるアモルファスカーボン膜41のアッシングによる消失をハードマスク膜により回避しつつ、アモルファスカーボン膜41のパターニングを行うことが可能である。以上の実施形態では、アモルファスカーボン膜41をpチャネルMOSトランジスタ10の圧縮応力膜として使った場合を説明したが、本発明は、アモルファスカーボン膜を含み、かつかかるアモルファスカーボン膜のパターニングが必要なその他の半導体装置に対しても広く適用することが可能である。以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形変更が可能である。"