複数の命令が格納される第1メモリと、複数のデータが格納される第2メモリと、第1及び第2バスと、前記第1メモリに格納された複数の命令のうち指定したアドレスの命令を前記第1バスを介して取り込んで実行し、その実行結果に基づいて前記第2バスを介して前記第2メモリに対してアクセスを行うマイクロプロセッサと、前記マイクロプロセッサに分岐命令が発生した場合に、その分岐前に指定されていた前記第1メモリのアドレスの情報を取得してトレース情報として出力するトレース情報出力部と、を備え、前記トレース情報出力部から出力された前記トレース情報は、前記マイクロプロセッサが前記分岐命令を実行することにより前記第2メモリに対してアクセスを行わなくなる期間、前記第2バスを介して前記第2メモリに書き込まれる、半導体装置。前記マイクロプロセッサが前記分岐命令を実行することにより前記第2メモリに対してアクセスを行わなくなる期間とは、前記マイクロプロセッサが分岐後の命令を取り込んでから、前記マイクロプロセッサが当該命令の実行結果に基づいて前記第2メモリに対してアクセスを行うまで、の期間であることを特徴とする請求項1に記載の半導体装置。前記トレース情報出力部は、分岐前に指定されていた前記第1メモリのアドレスの情報として、分岐前の前記第1バス上のアドレスの情報を出力することを特徴とする請求項1又は2に記載の半導体装置。前記マイクロプロセッサは、パイプライン処理により複数の命令を実行することを特徴とする請求項1~3の何れか一項に記載の半導体装置。前記トレース情報出力部及び前記マイクロプロセッサの何れか一方と、前記第2バスと、の間の信号経路を設定する選択回路をさらに備えた請求項1~4のいずれか一項に記載の半導体装置。複数の命令が格納される第1メモリと、複数のデータが格納される第2メモリと、第1及び第2バスと、前記第1メモリに格納された複数の命令のうち指定したアドレスの命令を前記第1バスを介して取り込んで実行し、その実行結果に基づいて前記第2バスを介して前記第2メモリに対してアクセスを行うマイクロプロセッサと、トレース情報を出力するトレース情報出力部と、を備えた半導体装置の制御方法であって、前記マイクロプロセッサに分岐命令が発生した場合に、その分岐前に指定されていた前記第1メモリのアドレスの情報を取得して前記トレース情報として出力し、前記トレース情報出力部から出力された前記トレース情報を、前記マイクロプロセッサが前記分岐命令を実行することにより前記第2メモリに対してアクセスを行わなくなる期間、前記第2バスを介して前記第2メモリに書き込む、半導体装置の制御方法。前記マイクロプロセッサが前記分岐命令を実行することにより前記第2メモリに対してアクセスを行わなくなる期間とは、前記マイクロプロセッサが分岐後の命令を取り込んでから、前記マイクロプロセッサが当該命令の実行結果に基づいて前記第2メモリに対してアクセスを行うまで、の期間であることを特徴とする請求項6に記載の半導体装置の制御方法。前記トレース情報出力部は、分岐前に指定されていた前記第1メモリのアドレスの情報として、分岐前の前記第1バス上のアドレスの情報を出力することを特徴とする請求項6又は7に記載の半導体装置の制御方法。前記マイクロプロセッサは、パイプライン処理により複数の命令を実行することを特徴とする請求項6~8のいずれか一項に記載の半導体装置の制御方法。しかし、図6に示すトレースシステムでは、トレース情報を保持するための専用のメモリトレースメモリ104を別途設ける必要があるため、コストが増大してしまうという問題があった。本発明にかかる半導体装置は、複数の命令が格納される第1メモリと、複数のデータが格納される第2メモリと、第1及び第2バスと、前記第1メモリに格納された複数の命令のうち指定したアドレスの命令を前記第1バスを介して取り込んで実行し、その実行結果に基づいて前記第2バスを介して前記第2メモリに対してアクセスを行うマイクロプロセッサと、前記マイクロプロセッサに分岐命令が発生した場合に、その分岐前に指定されていた前記第1メモリのアドレスの情報を取得してトレース情報として出力するトレース情報出力部と、を備え、前記トレース情報出力部から出力された前記トレース情報は、前記マイクロプロセッサが前記分岐命令を実行することにより前記第2メモリに対してアクセスを行わなくなる期間、前記第2バスを介して前記第2メモリに書き込まれる。また、本発明にかかる半導体装置の制御方法は、複数の命令が格納される第1メモリと、複数のデータが格納される第2メモリと、第1及び第2バスと、前記第1メモリに格納された複数の命令のうち指定したアドレスの命令を前記第1バスを介して取り込んで実行し、その実行結果に基づいて前記第2バスを介して前記第2メモリに対してアクセスを行うマイクロプロセッサと、トレース情報を出力するトレース情報出力部と、を備えた半導体装置の制御方法であって、前記マイクロプロセッサに分岐命令が発生した場合に、その分岐前に指定されていた前記第1メモリのアドレスの情報を取得して前記トレース情報として出力し、前記トレース情報出力部から出力された前記トレース情報を、前記マイクロプロセッサが前記分岐命令を実行することにより前記第2メモリに対してアクセスを行わなくなる期間、前記第2バスを介して前記第2メモリに書き込む。上述のような回路構成により、リアルタイムトレース機能を実現しつつ、コストの増大を抑制することができる。本発明により、リアルタイムトレース機能を実現しつつ、コストの増大を抑制することが可能な半導体装置及びその制御方法を提供することができる。以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素動作ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等個数、数値、量、範囲等を含むについても同様である。実施の形態1図1は、本発明の実施の形態1にかかる半導体装置の構成例を示す図である。本実施の形態にかかる半導体装置1は、マイクロプロセッサに分岐命令が発生した場合に、その分岐前に指定されていた命令メモリのアドレスの情報を取得してトレース情報として出力するトレース情報出力部を備える。このトレース情報は、分岐命令の実行中にマイクロプロセッサがデータメモリに対してアクセスを行わない期間、データバスを介してデータメモリに書き込まれる。それにより、本実施の形態にかかる半導体装置1は、トレース情報を保持格納するための専用のメモリを別途備える必要が無いため、コストの増大を抑制することができる。以下、具体的に説明する。図1に示す半導体装置1は、マイクロプロセッサ11と、トレース情報出力部12と、命令メモリ第1メモリ13と、データメモリ第2メモリ14と、命令バス第1バス15と、データバス第2バス16と、を備える。命令メモリ13は、分岐命令を含む複数の命令プログラムデータを格納している。なお、命令メモリ13は、命令バス15に接続されている。なお、命令バス15は、例えば、命令メモリ13のアドレスを指定するためのアドレス信号を伝達するアドレス伝達用バスと、命令メモリ13に格納された命令プログラムデータを伝達するデータ伝達用バスと、によって構成される。データメモリ14は、マイクロプロセッサ内で処理されたデータを一時的に格納する。なお、データメモリ14は、データバス16に接続されている。なお、データバス16は、例えば、データメモリ14のアドレスを指定するためのアドレス信号を伝達するアドレス伝達用バスと、データメモリ14に書き込むデータ又はデータメモリ14から読み出されたデータを伝達するデータ伝達用バスと、によって構成される。マイクロプロセッサ11は、命令バス15及びデータバス16に接続されている。マイクロプロセッサ11は、命令メモリ13に格納された複数の命令のうち指定したアドレスの命令を、命令バス15を介して読み込みフェッチし、当該命令に従った処理を実行する。そして、マイクロプロセッサ11は、その実行結果に基づいて、データバス16を介してデータメモリ14に対してアクセスを行う。例えば、マイクロプロセッサ11は、命令に従った処理を実行することにより生成されたデータを、データバス16を介してデータメモリ14に書き込む。あるいは、マイクロプロセッサ11は、命令に従った処理を実行することにより必要になったデータを、データバス16を介してデータメモリ14から読み込む。さらに、マクロプロセッサ11は、分岐命令が発生したか否かの情報をトレース情報出力部に対して出力する。そして、トレース情報出力部12は、マイクロプロセッサ11に分岐命令が発生した場合に、その分岐前に指定されていた命令メモリ13のアドレスの情報を取り込んでトレース情報として出力する。なお、トレース情報出力部12は、データバス16に接続されている。例えば、トレース情報出力部12は、マイクロプロセッサ11に分岐命令が発生したことに同期して、命令バス15上のアドレスの情報を取り込み、トレース情報として出力する。トレース情報出力部12から出力されたトレース情報は、分岐命令が実行されることによりマイクロプロセッサ11がデータメモリ14に対してアクセスを行わなくなる期間、データバス16を介してデータメモリ14に書き込まれる。データメモリ14に書き込まれたこのトレース情報を後で解析することでプログラムのデバッグが行われる。図2は、図1に示す半導体装置1の動作の一例を示すタイミングチャートである。なお、横軸は時間を示し、縦軸は紙面の下方向に向けて逐次的な命令列を示している。また、IFは、命令メモリ13へのアクセスを示し、IDは、命令のデコードを示し、MEMは、データメモリ14へのアクセスを示す。図2に示すように、半導体装置1において、マイクロプロセッサ11はパイプライン処理により複数の命令を実行している。ここで、マイクロプロセッサ11に分岐命令が発生した場合、当該マイクロプロセッサ11は、命令を分岐前の命令から分岐後の命令に切り替えて実行する。そのため、マイクロプロセッサ11が分岐後の命令を取り込んでから、マイクロプロセッサ11が当該命令の実行結果に基づいてデータメモリ14に対してアクセスを行うまで、の期間に、データ充填期間が発生する時刻t1~t2。つまり、マイクロプロセッサ11がデータメモリ14に対してアクセスを行わない期間が発生する。この期間に、トレース情報出力部12から出力されたトレース情報は、データバス16を介してデータメモリ14に書き込まれる。それにより、図1に示す半導体装置1は、マイクロプロセッサ11からのアクセスと競合することなく、トレース情報を、データメモリ14に書き込むことが可能になる。このように、本実施の形態にかかる半導体装置1では、分岐命令が実行されることによりマイクロプロセッサ11がデータメモリ14に対してアクセスを行わなくなる期間、トレース情報が、データバス16を介してデータメモリ14に書き込まれる。それにより、本実施の形態にかかる半導体装置1は、トレース情報を保持格納するための専用のメモリを別途備える必要が無いため、コストの増大を抑制することができる。なお、本実施の形態では、トレース情報出力部12が、分岐命令発生時における分岐前の命令メモリ13のアドレスの情報のみを取り込んで、トレース情報として出力している。つまり、トレース情報出力部12は、それ以外のアドレスの情報を取り込んでいない。しかしながら、分岐命令に関するプログラムのデバッグを行えば、プログラム上のほとんどのバグを解消できることから、本実施の形態の構成であっても十分なデバッグ効果を期待することができる。また、分岐命令の中には、例えば、サブルーチンコール命令のように、分岐前の状態を保存するためマイクロプロセッサ11からデータメモリ14に対してアクセスが行われる命令も存在する図3参照。しかしながら、サブルーチンコール命令の場合でも、例えば、3クロックサイクルのうち、最初の2クロックサイクルのみ、マイクロプロセッサ11からデータメモリ14に対してアクセスが行われ、最後の1クロックサイクルでは、マイクロプロセッサ11からデータメモリ14に対してアクセスが行われない。そのため、その最後の1クロックサイクル期間に、トレース情報をデータメモリ14に書き込めば良い。なお、図3の例では、時刻t1にて、分岐命令サブルーチンコール命令が発生する。それにより、トレース情報出力部12は、その分岐前に指定されていた命令メモリ13のアドレスの情報を取り込んでトレース情報として出力する時刻t2。その後、マイクロプロセッサ11がデータメモリ14に対してアクセスを行わない期間時刻t3~t4、トレース情報は、データバス16を介してデータメモリ14に書き込まれる。実施の形態2図4は、本発明の実施の形態2にかかる半導体装置の構成例を示す図である。図4は、図1に示す半導体装置1の具体的な構成例を半導体装置1aとして示したものである。以下、具体的に説明する。図4に示す半導体装置1aは、マイクロプロセッサ11aと、トレース情報出力部12aと、命令メモリ13aと、データメモリ14aと、命令バス15aと、データバス16aと、選択回路17aと、を備える。なお、マイクロプロセッサ11a、トレース情報出力部12a、命令メモリ13a、データメモリ14a、命令バス15a及びデータバス16aは、それぞれ、図1におけるマイクロプロセッサ11、トレース情報出力部12、命令メモリ13、データメモリ14、命令バス15及びデータバス16に対応する。本実施の形態では、命令バス15aより詳細には、命令バス15aのアドレス伝達用バスのビット幅が16ビットであり、データバス16aより詳細には、データバス16aのデータ伝達用バスのビット幅が16ビットである場合を例に説明する。この場合、トレース情報出力部12aは、分岐命令発生時における分岐前の命令メモリ13aのアドレスの情報16ビット幅を取り込み、16ビット幅のトレース情報を出力する。また、マイクロプロセッサ11aは、データメモリ14aに16ビット幅のデータを書き込み、又は、データメモリ14aから16ビット幅のデータを読み出す。マイクロプロセッサ11aは、分岐命令が発生したか否かの情報をトレース情報出力部12aに対して出力するとともに、トレース情報をデータメモリ14aに書き込むか否かを制御するための書き込み信号を出力する。具体的には、マイクロプロセッサ11aは、分岐命令が実行されることによりマイクロプロセッサ11aがデータメモリ14aに対してアクセスを行わなくなる期間、書き込み信号をアクティブにし、それ以外では、書き込み信号をインアクティブにする。選択回路17aは、トレース情報出力部12a及びマイクロプロセッサ11aのうち書き込み信号に基づいて選択された一方と、データバス16aと、の間に信号経路を設定する。例えば、書き込み信号がインアクティブの場合、選択回路17aは、マイクロプロセッサ11aとデータバス16aとの間に信号経路を設定する。それにより、マイクロプロセッサ11aからデータメモリ14aへのアクセスが可能になる。一方、書き込み信号がアクティブの場合、選択回路17aは、トレース情報出力部12aとデータバス16aとの間に信号経路を設定する。それにより、トレース情報出力部12aから出力されたトレース情報がデータメモリ14aに供給される。データメモリ14aでは、書き込み信号がアクティブの場合に、トレース情報出力部12aから出力されたトレース情報が書き込まれる。図4に示す半導体装置1aのその他の回路構成及び動作については、図1に示す半導体装置1と同様であるため、その説明を省略する。このように、本実施の形態にかかる半導体装置1aは、実施の形態1の場合と同等の効果を奏することができる。なお、命令バス15aより詳細には、命令バス15aのアドレス伝達用バスのビット幅が、データバス16aより詳細には、データバス16aのデータ伝達用バスのビット幅より小さい場合でも、同等の効果を奏することができる。実施の形態3図5は、本発明の実施の形態3にかかる半導体装置の構成例を示す図である。図5に示す半導体装置1bでは、図4に示す半導体装置1aと比較して、命令バスより詳細には、命令バスのアドレス伝達用バスのビット幅が、データバスより詳細には、データバスのデータ伝達用バスのビット幅より大きい点が異なる。図5に示す半導体装置1bは、データメモリ18bが追加される以外は、図4に示す半導体装置1aと同じ回路構成である。なお、マイクロプロセッサ11b、トレース情報出力部12b、命令メモリ13b、データメモリ14b、命令バス15b及びデータバス16bは、それぞれ、図4におけるマイクロプロセッサ11a、トレース情報出力部12a、命令メモリ13a、データメモリ14a、命令バス15a及びデータバス16aに対応する。本実施の形態では、命令バス15bより詳細には、命令バス15bのアドレス伝達用バスのビット幅が20ビットであり、データバス16bより詳細には、データバス16bのデータ伝達用バスのビット幅が16ビットである場合を例に説明する。この場合、データバス16bは16ビット幅であるため、20ビット幅のトレース情報をそのままデータバス16bを介してデータメモリ14bに伝達することはできない。そこで、トレース情報出力部12bは、分岐命令発生時における分岐前の命令メモリ13のアドレスの情報20ビット幅を取り込み、16ビット幅の第1トレース情報と、4ビット幅の第2トレース情報と、に分けて出力する。16ビット幅の第1トレース情報は、選択回路17bに入力される。一方、4ビット幅の第2トレース情報は、直接データメモリ18bに供給される。書き込み信号がアクティブの場合、16ビット幅の第1トレース情報は、図4の場合と同様に、データバス16bを介してデータメモリ14bに供給される。そして、書き込み信号がアクティブの場合、データメモリ14aには、16ビット幅の第1トレース情報が書き込まれる。また、書き込み信号がアクティブの場合、第2のデータメモリ18bには、4ビット幅の第2トレース情報が書き込まれる。なお、仮に、トレース情報に第2トレース情報が含まれない場合には、データメモリ18bには何も書き込まれない構成としても良い。図5に示す半導体装置1bのその他の回路構成及び動作については、図4に示す半導体装置1aと同様であるため、その説明を省略する。このように、本実施の形態にかかる半導体装置1bは、実施の形態1の場合と同等の効果を奏することができる。なお、データメモリ18bは、トレース情報を保持する以外にも、他のデータを記憶するために用いられる。つまり、データメモリ18bは、トレース情報を保持するための専用のメモリである必要はない。以上のように、上記実施の形態1~3にかかる半導体装置では、分岐命令が実行される前後においてマイクロプロセッサがデータメモリに対してアクセスを行わない期間、トレース情報が、データバスを介してデータメモリに書き込まれる。それにより、上記実施の形態1~3にかかる半導体装置は、トレース情報を保持格納するための専用のメモリを別途備える必要が無いため、コストの増大を抑制することができる。なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。