"入力端子と、通過信号出力端子と、結合信号出力端子と、アイソレーション端子とを有するカプラであって、誘電体基板と、前記誘電体基板の表面側に配置される第1の誘電体層と、前記第1の誘電体層上に配置される第1の接地導体と、前記誘電体基板の裏面側に配置される第2の誘電体層と、前記第2の誘電体層上に配置される第2の接地導体とを有し、前記誘電体基板は、その表面に形成される主線路および結合線路と、その裏面に形成される第1の副結合線路および第2の副結合線路とを有し、前記主線路は、前記入力端子と前記通過信号出力端子との間に接続され、前記第1の副結合線路は、前記主線路と電気的に結合され、前記結合線路は、前記結合信号出力端子と前記アイソレーション端子との間に接続され、前記第2の副結合線路は、前記結合路と電気的に結合され、前記第1の副結合線路と前記第2の副結合線路とは、ループ状に形成され、前記第1の副結合線路と前記第2の副結合線路とは、電気的に接続されていることを特徴とするカプラ。複数のカプラが多段に縦列に接続された多段結合型のカプラであって、前記複数のカプラの少なくとも1つは、請求項1に記載のカプラであることを特徴とする多段結合型のカプラ。従来のカプラでは、主線路K401,K501と、結合線路K402,K502,K602は、誘電体基板T501,T601の表裏面に配置される。この時、主線路K401,K501と、結合線路K402,K502,K602は、誘電体基板T501,T601を介して電気的に結合電磁界結合するため、誘電体基板T501,T601の表裏面に形成される主線路K401,K501と、結合線路K402,K502,K602とが重なり合う面積の誤差、即ち、誘電体基板T501,T601の表裏面に形成される主線路K401,K501と、結合線路K402,K502,K602の製造誤差図5のY方向の誤差は結合量の変動を起こす要因となる。本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、トリプレート線路で構成されるカプラにおいて、製作誤差による結合量変動を抑制することが可能となる技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。1入力端子と、通過信号出力端子と、結合信号出力端子と、アイソレーション端子とを有するカプラであって、誘電体基板と、前記誘電体基板の表面側に配置される第1の誘電体層と、前記第1の誘電体層上に配置される第1の接地導体と、前記誘電体基板の裏面側に配置される第2の誘電体層と、前記第2の誘電体層上に配置される第2の接地導体とを有し、前記誘電体基板は、その表面に形成される主線路および結合線路と、その裏面に形成される第1の副結合線路および第2の副結合線路とを有し、前記主線路は、前記入力端子と前記通過信号出力端子との間に接続され、前記第1の副結合線路は、前記主線路と電気的に結合され、前記結合線路は、前記結合信号出力端子と前記アイソレーション端子との間に接続され、前記第2の副結合線路は、前記結合路と電気的に結合され、前記第1の副結合線路と前記第2の副結合線路とは、ループ状に形成され、前記第1の副結合線路と前記第2の副結合線路とは、電気的に接続されている。2複数のカプラが多段に縦列に接続された多段結合型のカプラであって、前記複数のカプラの少なくとも1つは、請求項1に記載のカプラである。本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。本発明によれば、トリプレート線路で構成されるカプラにおいて、製作誤差による結合量変動を抑制することが可能となる。以下、図面を参照して本発明の実施例を詳細に説明する。なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。また、以下の実施例は、本発明の特許請求の範囲の解釈を限定するためのものではない。[実施例1]図1は、本発明の実施例1のカプラの回路構成を示す回路図であり、図2は、本発明の実施例1のカプラの平面構成を示す平面図であり、図3は、本発明の実施例1のカプラの要部断面構成を示す断面図である。図1ないし図3において、101,201はカプラの入力端子、102,202はカプラの通過信号出力端子、103,203はカプラの結合信号出力端子、104,204はカプラのアイソレーション端子、K101,K201,K301は主線路、K104,K204,K304は結合線路、K102,K202,K302は副結合線路1、K103,K203,K303は副結合線路2、G301,G302は接地導体、T201,T301は誘電体基板、T302,T303は充填材本発明の誘電体層、C101は1段目のカプラ、C102は2段目のカプラである。本実施例のトリプレート線路で構成されるカプラでは、図2、図3に示すように、上面に主線路K101,K201,K301と、結合線路K104,K204,K304が形成され、裏面に副結合線路1K102,K202,K302と、副結合線路2K103,K203,K303が形成された誘電体基板T201,T301と、この誘電体基板T201,T301を挟持するように配置される、それぞれ裏面に接地導体G301,G302が形成された充填材T302と充填材T303で構成される。本実施例では、主線路K101,K201,K301と、結合線路K104,K204,K304を直接結合させず、副結合線路1K102,K202,K302と、副結合線路2K103,K203,K303を介して結合させる。このときにカプラC101の結合量変動とは逆向きに、カプラC102の結合量変動が動くように回路を構成する。副結合線路1K102,K202,K302と、副結合線路2K103,K203,K303は、図2に示すように、ループ状の導電パターンで形成されており、副結合線路1K102,K202,K302と、副結合線路2K103,K203,K303は電気的に接続されている。カプラC101の設計中心周波数における自由空間波長をλa、カプラC102の設計中心周波数における自由空間波長をλbとするとき、主線路K101と副結合線路1K102の電気長は、λa/4に、結合線路K104と副結合線路1K103の電気長は、λb/4とされる。また、図2に示すように、主線路K101、副結合線路1K102、副結合線路2K103、および、結合線路K104は、角部が面取りされている。結合信号の伝送経路としては、カプラの入力端子101,201から入力された信号は、カプラC101で結合し、更にカプラC102で結合して、カプラの結合信号出力端子103,203から出力する。仮に、図2において、誘電体基板T201の表裏面に形成された主線路と、結合線路と、副結合線路1と、副結合線路2のパターンのY方向のズレをΔY、パターンのY方向のズレΔYが大きくなる場合を、-マイナスで表すとして、本実施例において、カプラC101での、誘電体基板T201の表裏面に形成された主線路K201と副結合線路1K202における、図2に示すY方向のパターンのズレΔYがΔY=-0.1mmであるすると、カプラC101では、ΔY=-0.1mm分だけ、誘電体基板T201の表裏面に形成された主線路K201と副結合線路1K202のパターンの重なり合う面積が減少するので、疎結合となる。この時に、カプラC102での、誘電体基板T201の裏面に形成された結合線路K204と副結合線路2K203のパターンの重なり合う面積は、ΔY=0.1mm分だけ増加するので、密結合となる。このように本実施例では、誘電体基板T201の表裏面に形成される、主線路K101、副結合線路1K102、副結合線路2K103、および、結合線路K104の導電パターンの製造誤差で、一方のカプラC101での結合量が疎になっても、他方のカプラC102では密結合になり、総合的な結合量の変動を抑えることが可能となる。図9は、本実施例のカプラにおいて、周波数と挿入損失の関係を、図2のY方向の寸法誤差別に示すグラフである。この図9は、入力端子101,201から結合信号出力端子103,203に伝搬される信号の周波数と挿入損失を示すグラフであり、図9のAは、Y方向の寸法誤差が0ΔY=0の場合の挿入損失、図9のBは、Y方向の寸法誤差が-0.1mmΔY=-0.1mmの場合の挿入損失、図9のCは、Y方向の寸法誤差が-0.2mmΔY=-0.2mmの場合の挿入損失を示している。図10は、図4ないし図6に示す従来のカプラにおいて、周波数と挿入損失の関係を、図5のY方向の寸法誤差別に示すグラフである。この図10は、入力端子401,501から結合信号出力端子403,503に伝搬される信号の周波数と挿入損失を示すグラフであり、図10のAは、Y方向の寸法誤差が0ΔY=0の場合の挿入損失、図10のBは、Y方向の寸法誤差が-0.1mmΔY=-0.1mmの場合の挿入損失、図10のCは、Y方向の寸法誤差が-0.2mmΔY=-0.2mmの場合の挿入損失を示している。図10から分かるように、従来のカプラでは、Y方向の寸法誤差が-0.1mm増える毎に、1.8GHzの周波数において、挿入損失が、約-0.6dBずつ増加するのに対して、本実施例では、カプラC101のY方向の寸法誤差が-0.2mm増えても、1.8GHzの周波数において、挿入損失が約-0.2dBの増加にとどまっていることが分かる。このように、本実施例では、従来のカプラに比して、製作誤差による結合量変動を抑制することが可能となる。さらに、図4ないし図6に示す、トリプレート線路で構成される従来のカプラでは、誘電体基板T501,T601の表面を、コネクタの内導体を半田付けする面として統一し、裏面に形成された結合線路K402,K502,K602を、誘電体基板T501,T601に形成したスルーホールK601を介して、表面に形成された、カプラの結合信号出力端子503,603、カプラのアイソレーション端子504,604に接続する必要もある。これに対して、本実施例では、誘電体基板T201,T301の上面に主線路K101,K201,K301と、結合線路K104,K204,K304が形成され、裏面に副結合線路1K102,K202,K302と、副結合線路2K103,K203,K303が形成されているので、従来のカプラのように、誘電体基板にスルーホールを形成して、誘電体基板の裏面に形成された結合線路を、誘電体基板の表面に形成された結合信号出力端子、あるいは、アイソレーション端子に接続する必要もない。このように、本実施例では、誘電体基板にスルーホールを形成する必要がないので、製造コストを低減することも可能である。[実施例2]図7は、本発明の実施例2の多段結合型のカプラの回路構成を示す回路図であり、図8は、本発明の実施例2の多段結合型のカプラの平面構成を示す平面図である。図7、図8において、701,801はカプラの入力端子、702,802はカプラの通過信号出力端子、703,803はカプラの結合信号出力端子、704,804はカプラのアイソレーション端子、K701,K705,K801,K805は主線路、K704,K706,K804,K806は結合線路、K702,K802は副結合線路1、K703,K803は副結合線路2、T801は誘電体基板、C701は1段目のカプラ、C702は2段目のカプラ、C703の3段目のカプラである。本実施例の多段結合型のカプラは、C701、C702のカプラと、C703のカプラが多段に縦列に接続された多段結合型のカプラであり、C701、C702のカプラが、前述の実施例1のカプラで構成される。本実施例の多段結合型のカプラにおいて、カプラC701,C702では、誘電体基板T801の上面に、主線路K701,K801と、結合線路K704,K804が形成され、裏面に副結合線路1K702,K802と、副結合線路2K703,K803が形成される。また、カプラC703では、誘電体基板T801上面に、2段目の主線路K705,K805と、2段目の結合線路K706,K806が形成される。そして、この誘電体基板T801を挟持するように、それぞれ裏面に接地導体図示せずが形成された充填材1図示せずと充填材2図示せずが配置される。本実施例においても、カプラC701,C702では、主線路K701,K801と、結合線路K704,K804を直接結合させず、副結合線路1K702,K802と、副結合線路2K703,K803を介して結合させる。このときにカプラC701の結合量変動とは逆向きに、カプラC702の結合量変動が動くように回路を構成する。副結合線路1K702,K802と、副結合線路2K703,K803は、図8に示すように、ループ状の導電パターンで形成されており、副結合線路1K702,K802と、副結合線路2K703,K803は電気的に接続されている。カプラC701の設計中心周波数における自由空間波長をλa、カプラC702の設計中心周波数における自由空間波長をλb、カプラC703の設計中心周波数における自由空間波長をλcとするとき、主線路K701と副結合線路1K702の電気長は、λa/4に、結合線路K704と副結合線路1K703の電気長は、λb/4に、主線路K705と結合線路1K706の電気長は、λc/4とされる。また、図8に示すように、主線路K801,K805、副結合線路1K802、副結合線路2K803、および、結合線路K804,K806は、角部が面取りされている。本実施例でも、誘電体基板T801の表裏面に形成される、主線路K801、副結合線路1K802、副結合線路2K803、および、結合線路K804の導電パターンの製造誤差で、一方のカプラC101での結合量が疎になっても、他方のカプラC102では密結合になり、総合的な結合量の変動を抑えることが可能となる。図11は、本実施例の多段結合型のカプラにおいて、周波数と挿入損失の関係を、図8のY方向の寸法誤差別に示すグラフである。この図11は、入力端子701,801から結合信号出力端子703,803に伝搬される信号の周波数と挿入損失を示すグラフであり、図11のAは、Y方向の寸法誤差が0ΔY=0の場合の挿入損失、図11のBは、Y方向の寸法誤差が-0.1mmΔY=-0.1mmの場合の挿入損失、図11のCは、Y方向の寸法誤差が-0.2mmΔY=-0.2mmの場合の挿入損失を示している。図11から分かるように、本実施例では、カプラC101のY方向の寸法誤差が-0.2mm増えても、1.8GHzの周波数において、挿入損失が約-0.2dBの増加にとどまっていることが分かる。このように、本実施例でも、従来のカプラに比して、製作誤差による結合量変動を抑制することが可能となる。以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。"