"炭化ケイ素よりなる半導体膜を形成する工程と、前記半導体膜の表面にケイ素を供給した状態で、前記半導体膜を熱処理する熱処理工程と、前記熱処理工程によって前記半導体膜の表面に得られたファセットをチャネルとするチャネル形成工程とを備える、半導体装置の製造方法。前記熱処理工程の前に、前記半導体膜の表面を平坦化する工程をさらに備える、請求項1に記載の半導体装置の製造方法。前記熱処理工程の前に、前記半導体膜の表面に溝を形成する工程をさらに備え、前記熱処理工程において、前記溝に隣接してファセットを形成することを特徴とする、請求項1または2に記載の半導体装置の製造方法。熱処理工程は、ケイ素を主な構成元素とする被覆膜を前記半導体膜の表面に形成する被覆膜工程を含む、請求項1~3のいずれかに記載の半導体装置の製造方法。前記チャネル形成工程は、前記被覆膜を酸化する工程を含む、請求項4に記載の半導体装置の製造方法。前記半導体膜に不純物を注入する工程と、前記不純物を活性化する活性化工程とをさらに備え、前記熱処理工程と前記活性化工程とを同一工程で行なうことを特徴とする、請求項1~5のいずれかに記載の半導体装置の製造方法。しかしながら、特許文献1の方法で得られるSiC基板には、依然として表面に凹凸が多数存在しており、半導体装置の特性を十分に向上することができなかった。これは以下の理由によるものである。イオン注入後のアニールの場合、Si原子とC炭素原子とが脱離吸着を繰り返し、その結晶の異方性によってバンチングステップは形成される。このため、イオン注入によるSiC基板表面の損傷は、アニールだけでは十分に回復することができず、表面に凹凸が存在する。また、アニールによって得られるバンチングステップは、ステップの再構築によって形成されるものであるので、数原子層レベルのステップである。このため、バンチングステップ間の平坦部分の長さ言い換えれば、バンチングステップの一周期の長さも10nm程度と非常に短い。この程度の長さのバンチングステップをチャネル部分に用いてもキャリアの移動度を向上することはできず、むしろキャリア散乱の影響によってキャリアの移動度が低下するおそれがある。したがって、本発明の目的は、特性を十分に向上することができる半導体装置およびその製造方法を提供することである。本発明の半導体装置は、炭化ケイ素SiCよりなる半導体膜を備えている。半導体膜はその表面にファセットを有しており、このファセットをチャネルとしている。本発明の半導体装置によれば、ファセットの平坦部分の長さはバンチングステップの平坦部分の長さよりも長いので、界面準位の密度が減少してキャリアの移動度を向上することができ、半導体装置の特性を十分に向上することができる。本発明の半導体装置において好ましくは、ファセットのうち少なくとも1つが{0001}面で構成されている。SiCよりなる半導体膜における{0001}面は、SiまたはCもいずれか一方のみが表れている面であり、エネルギ的に安定な面である。したがって、この面によってファセットを構成することで、界面準位の密度が減少し、キャリアの移動度を一層低下することができる。本発明の半導体装置において好ましくは、半導体膜は4H型の結晶構造を有しており、かつファセットのうち少なくとも1つが{03-38}面で構成されている。SiCよりなる半導体膜が4H型の結晶構造を有している場合には、{03-38}面はSiまたはCのいずれか一方のみが表れている面であり、エネルギ的に安定な面である。したがって、この面によってファセットを構成することで、界面準位の密度が減少し、キャリアの移動度を一層低下することができる。本発明の半導体装置において好ましくは、半導体膜は6H型の結晶構造を有しており、かつファセットのうち少なくとも1つが{01-14}面で構成されている。SiCよりなる半導体膜が6H型の結晶構造を有している場合には、{01-14}面はSiまたはCのいずれか一方のみが表れている面であり、エネルギ的に安定な面である。したがって、この面によってファセットを構成することで、界面準位の密度が減少し、キャリアの移動度を一層低下することができる。本発明の半導体装置において好ましくは、ファセットを構成する面内にチャネルが含まれている。これにより、ファセットを構成する面内には凹凸が特に少ないので、界面準位の密度が特に小さく、キャリアの移動度を向上することができる。本発明の半導体装置において好ましくは、半導体膜はその表面に溝をさらに有し、溝に隣接してファセットが形成されている。溝を形成することにより、溝に隣接する位置におけるファセットの成長が促進される。その結果、広い面積のファセットを所望の位置に形成することができる。本発明の半導体装置の製造方法は、SiCよりなる半導体膜を形成する工程と、この半導体膜の表面にSiを供給した状態で、この半導体膜を熱処理する熱処理工程と、熱処理工程によって半導体膜の表面に得られたファセットをチャネルとする工程とを備えている。本発明の半導体装置の製造方法によれば、Siを供給した状態でSiCよりなる半導体膜を熱処理することにより、SiCよりなる半導体膜をエネルギ的に安定な表面状態に再構成させることができる。その結果、一周期が100nm以上のファセットが得られ、ファセットの平坦部分の長さを従来に比べて長くすることができる。したがって、界面準位の密度を減少することによりキャリアの移動度を向上することができ、半導体装置の特性を十分に向上することができる。なお、上記製造方法によれば、最大で一周期の長さが2000nmのファセットを形成することができる。上記製造方法において好ましくは、熱処理工程の前に、半導体膜の表面を平坦化する工程をさらに備えている。これにより、SiCよりなる半導体膜が均一に再構成し、ファセットが広い面積で成長する。上記製造方法において好ましくは、熱処理工程の前に、半導体膜の表面に溝を形成する工程をさらに備えている。熱処理工程において、この溝に隣接してファセットを形成する。溝を形成することにより、溝に隣接する位置におけるファセットの成長が促進される。その結果、広い面積のファセットを所望の位置に形成することができる。上記製造方法において好ましくは、熱処理工程は、Siを主な構成元素とする被覆膜をSiCよりなる半導体膜の表面に形成する被覆膜工程を含んでいる。これにより、SiCよりなる半導体膜の表面にSiを供給した状態を、上記被覆膜によって実現することができる。半導体膜における被覆膜が形成された箇所では、テラス面に対して垂直な方向の成長が抑制されるので、テラス面に沿った半導体膜の再構成を促進することができる。上記製造方法において好ましくは、チャネル形成工程は、被覆膜を酸化する工程を含んでいる。これにより、酸化された被覆膜をゲート酸化膜として利用することができるので、被覆膜を除去して別のゲート酸化膜を形成する場合と比較して、製造工程を簡略化することができる。上記製造方法において好ましくは、SiCよりなる半導体膜に不純物を注入する工程と、不純物を活性化する活性化工程とをさらに備えている。熱処理工程と活性化工程とを同一工程で行なう。これにより、半導体膜中にキャリア濃度の高い不純物領域が形成され、電極と半導体膜とのコンタクト抵抗を低減することができる。また、不純物の活性化を別工程で行なう場合と比較して、製造工程を簡略化することができる。本発明の半導体装置およびその製造方法によれば、半導体装置の特性を十分に向上することができる。以下、本発明の実施の形態について図に基づいて説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。また、本明細書中においては、個別方位を[]、集合方位を<>、個別面を、集合面を{}でそれぞれ示している。また、負の指数については、結晶学上、-バーを数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。実施の形態1図1は、本発明の実施の形態1におけるMOSFETの構成を示す断面図である。図1を参照して、半導体装置としてのMOSFET30は、SiC基板10と、SiCよりなる半導体膜としてのp型のSiC膜11とを備えている。SiC基板10を構成するSiC結晶は、たとえば0001面が[11-20]方向に8°だけ傾斜するつまり、8°のオフ角を有する、または[1-100]方向に8°のオフ角を有するように形成されている。SiC膜11は、SiC基板10上にホモエピタキシャル成長した膜であり、SiC基板10の結晶構造を引き継いでいる。SiC膜11はその表面にファセット形成層11aを有している。なお、図1においては、説明の便宜のためにSiC膜11とファセット形成層11aとの間に境界線を引いているが、実際にこのような境界線は存在せず、SiC膜11の表面にファセットが形成されている。図2は、図1におけるファセット形成層を拡大して示す斜視図である。図2を参照して、ミクロな視点で見ると、SiC膜11の表面は平らではなく凹凸があり、ファセット形成層11aには複数のファセット1が形成されている。ファセット1の各々は結晶面2と結晶面3とにより構成されている。ファセット1の一周期の長さP1は100nm以上である。ここで、ファセット1の一周期の長さとは、マクロな視点で見た場合のSiC膜11の表面に沿った方向図2中横方向における、1つのファセット1を構成する結晶面2と結晶面3とを合わせた長さである。SiC膜11が4H型の結晶構造を有する場合には、結晶面2はたとえば0001面であり、結晶面3はたとえば11-2nnは任意の整数や、03-38面である。つまり、図2中水平方向に対する結晶面3の傾斜角度がSiC膜11のオフ角αとなっている。ここで、4H型のSiC結晶の0001面および03-38面について説明する。図3aは、4H型のSiC結晶の0001面の結晶構造を示す図であり、図3bは、SiC結晶の01-10、および11-20面を説明するための図である。図3aを参照して、4H型のSiC結晶の0001面は六角柱の上面に相当する面であり、Aで表わされる原子配列を有するA層が最上層となっている。4H型のSiC結晶では、Aで表わされる原子配列を有するA層と、Bで表わされる原子配列を有するB層と、Cで表わされる原子配列を有するC層とが、ABCBCAという積層順序で[0001]方向紙面に垂直な方向に積層している。0001面内において、正六角形の頂点の位置に配列した6つの原子のうち互いに隣り合っている任意の二つの原子を原子5a,5bとし、これらの原子5a,5bを結ぶ直線を直線6aとする。また、A層と[0001]方向で隣接するB層において、0001面から見て原子5aと原子5bとに挟まれる位置の原子を原子5dとし、原子5aと原子5dとを結ぶ直線を直線6bとする。また、原子5bと原子5dとを結ぶ直線を直線6cとする。以上の3つの直線6a~6cによって構成される三角形を含む平面が03-38面である。なお、図3a,bを参照して、正六角形の頂点の位置に配列した6つの原子のうち原子5bと隣り合うもう一つの原子を原子5cとすると、原子5aおよび5cを通り[0001]方向に延びる面が11-20面であり、原子5bと原子5aとを通り[0001]方向に延びる面が01-10面である。また、SiC膜11は6H型の結晶構造を有していてもよい。図3aを参照して、6H型のSiC結晶では、Aで表わされる原子配列を有するA層と、Bで表わされる原子配列を有するB層と、Cで表わされる原子配列を有するC層とが、ABCACBAという積層順序で[0001]方向に積層している。この場合には、結晶面2はたとえば0001面であり、結晶面3はたとえば01-14面である。なお、4H型の結晶構造を有するSiC膜11を形成する場合、SiC基板10を構成するSiC結晶のオフ角SiC基板10の主表面の法線と0001面の法線とのなす角は、0度以上55度以下であることが好ましい。03-38面は0001面に対して55度傾斜しているので、オフ角を55度以下とすることにより、0001面または03-38面をファセットの広い面結晶面3として得ることができる。またオフ角は0度以上1度以下または1度以上10度以下であることがより好ましい。オフ角を0度以上1度以下とすることによって広いテラスを有するSiC結晶を得ることができる。また1度以上10度以下とすることによってSiC結晶を容易にエピタキシャル成長させることができる。オフ角が0度以上10度以下である場合には、0001面をファセットの広い面として得ることができる。また、6H型の結晶構造を有するSiC膜11を形成する場合、SiC基板10を構成するSiC結晶のオフ角SiC基板10の主表面の法線と0001面の法線とのなす角は、0度以上55度以下であることが好ましい。オフ角を55度以下とすることにより、01-14面は0001面に対して55度傾斜しているので、0001面または01-14面をファセットの広い面結晶面3として得ることができる。またオフ角は0度以上1度以下または1度以上10度以下であることがより好ましい。オフ角を0度以上1度以下とすることによって広いテラスを有するSiC結晶を得ることができる。また1度以上10度以下とすることによってSiC結晶を容易にエピタキシャル成長させることができる。オフ角が0度以上10度以下である場合には、0001面をファセットの広い面として得ることができる。続いて、本実施の形態におけるMOSFET30の構造について詳細に説明する。図1を参照して、MOSFET30は、n型コンタクト領域12a,12bと、絶縁膜13と、ソース電極17と、ゲート電極18と、ドレイン電極19とをさらに備えている。n型コンタクト領域12a,12bはSiC膜11の表面に形成されている。SiC膜11上には絶縁膜13が形成されている。絶縁膜13には孔14a,14bの各々が形成されており、孔14a,14bの各々の底部に露出したSiC膜11の表面にはn型コンタクト領域12a,12bが形成されている。n型コンタクト領域12aの表面上にはソース電極17が形成されており、n型コンタクト領域12bの表面上にはドレイン電極19が形成されている。ここで、ソース電極17およびドレイン電極19と、SiC膜11との接触部分にn型コンタクト領域12a,12bを形成することで、ソース電極17およびドレイン電極19と、SiC膜11との接触抵抗を低減することができる。また、ソース電極17とドレイン電極19とに挟まれた部分の絶縁膜13a上にはゲート電極18が形成されている。これにより、絶縁膜13aはMOSFET30のゲート絶縁膜となり、絶縁膜13aの垂直真下に存在するファセット形成層11aはMOSFET30のチャネル16となる。MOSFET30は、ゲート電極18に印加される電圧によってチャネル16に電子を蓄積し、これによってソース電極17とドレイン電極19との間に電流が流れるようになる。本実施の形態において、MOSFET30は横型であるので、ソース電極17およびドレイン電極19の間の電流はSiC膜11の表面に対してほぼ平行に流れる。続いて、本実施の形態におけるMOSFET30の製造方法について図4~図12を用いて説明する。始めに、図4を参照して、SiC基板10上にSiC膜11をエピタキシャル成長させる。このとき、SiC膜11の表面には不規則な凹凸ステップが数多く存在している。続いて、所定形状のレジスト23をSiC膜11上に形成し、このレジスト23をマスクとして、たとえばN窒素などの不純物をSiC膜11へイオン注入する。これにより、n型コンタクト領域12a,12bとなる部分に不純物が注入される。次に、図5を参照して、レジスト23を除去し、SiC膜11の表面を平坦化する。具体的には、HCl塩化水素またはH2水素を用いたエッチングや反応性イオンエッチングによってSiC膜11の表面全面をエッチングする。また、CMPChemicalMechanicalPolishによりSiC膜11の表面全面を研磨してもよい。これにより、SiC膜11の表面に存在する凹凸やイオン注入によるSiC膜11のダメージが除去され、SiC膜11の表面が平坦化される。次に、図6を参照して、SiC膜11を覆うようにレジスト炭化キャップ24を形成する。続いて、たとえば1700°Cの温度でSiC膜11を熱処理する。これにより、不純物が活性化し、n型コンタクト領域12a,12bが形成される。また、SiC膜11の熱処理によってSiC膜11の表面のステップ同士が集束し、SiC膜11の表面にはバンチングステップ7図8が多数形成される。次に、図7を参照して、レジスト炭化キャップ24を除去し、SiC膜11を覆うようにSiよりなる被覆膜20を形成する。これによってSiC膜11の表面にSiを供給した状態となる。続いて、たとえば約1500°Cの温度でSiC膜11を熱処理する。これによって、SiC膜11の表面が再構成され、SiC膜11の表面にはファセット形成層11aが形成される。なお、上記においては1500°CでSiC膜11を熱処理する場合について示したが、SiC膜11の熱処理温度は以下の範囲であることが好ましい。SiCが昇華して完全に分解することを抑止するためには、2545°C以下であることが好ましい。またSiC2、Si、またはSi2Cなどの状態でSiCが昇華することをある程度抑止するためには、2000°C以下であることが好ましい。またSiC2、Si、またはSi2Cなどの状態でSiCが昇華することを十分抑止し、SiC膜11の表面モフォロジの制御を容易にするためには、1800°C以下であることが好ましい。さらにSiC膜11の表面モフォロジを良好にするためには、1600°C以下であることが好ましい。一方、SiCを成長させファセットの形成を促進するためには、1300°C以上であることが好ましい。またSiC膜11の表面モフォロジを良好にするためには、1400°C以上であることが好ましい。また、SiC膜11の熱処理時間は0より長い時間であればよく、以下の範囲であることが好ましい。比較的大きいファセットを形成するためには、10分以上であることが好ましい。また一周期の長さが0.5μm以上のファセットを形成するためには、30分以上であることが好ましい。一方、半導体装置の生産性を考慮すると、4時間以下であることが好ましい。また一周期の長さが1.0μm以上のファセットを効率よく形成するためには、2時間以下であることが好ましい。なお、熱処理時間とはSiC膜を所定の温度に保持する時間を意味しており、熱処理時間に昇温時間および降温時間は含まれない。ここで、SiC膜11の表面にファセット形成層11aが形成される様子を、図8~図10を用いて説明する。なお、図8~図10は図7のB部を拡大して示した図である。図8を参照して、熱処理前のSiC膜11の表面には、多数のバンチングステップ7が存在している。バンチングステップ7の各々は、結晶面2aと結晶面3aとにより構成されている。結晶面3aは結晶面2aよりも長い平坦部分を有しており、バンチングステップ7のテラス面となっている。バンチングステップ7における結晶面3aの図中横方向の長さP2は10nm程度である。SiC膜11の表面にSiを供給した状態でSiC膜11を熱処理すると、SiC膜11は、結晶面3aに垂直な方向へは成長せず、図8中矢印で示すように、結晶面2aを起点として結晶面3aに沿う方向へ成長する。その結果、バンチングステップ7の各々が集束し、図9に示すように、バンチングステップ7の結晶面3aよりも広い結晶面3bを有するファセット1bとなる。ファセット1bは、結晶面2bを起点として結晶面3bに沿う方向へさらに成長する。その結果、ファセット1bの各々が集束し、図10に示すように、ファセット1bの結晶面3bよりも広い結晶面3cを有するファセット1cとなる。ファセット1cは、結晶面2cを起点として結晶面3cに沿う方向へさらに成長する。その結果、ファセット1cの各々が集束し、図2に示すように、ファセット1cの結晶面3cよりも広い結晶面3を有するファセット1となる。このようにして、ファセット形成層11aが形成される。なお、本実施の形態では被覆膜20を形成する場合について示したが、被覆膜20を形成する代わりに、Si系のガスをSiC膜11の表面に導入することで、SiC膜11の表面にSiを供給してもよい。また、Siを含む液体をSiC膜11の表面に塗布することで、SiC膜11の表面にSiを供給してもよい。次に、図11を参照して、被覆膜20を除去し、SiC膜11を覆うように絶縁膜13を形成する。ここで、被覆膜20を除去せずに、被覆膜20を酸化することで絶縁膜13を形成してもよい。次に、図12を参照して、SiC膜11の表面におけるn型コンタクト領域12a,12bが形成された部分が露出するように絶縁膜13をエッチングし、絶縁膜13に孔14a,14bを開口する。その後、孔14a,14bの底部に露出したn型コンタクト領域12a,12bの各々の上に、ソース電極17およびドレイン電極19の各々を形成し、ソース電極17およびドレイン電極19に挟まれた絶縁膜13a上にゲート電極18を形成する。これにより、SiC膜11の表面に得られたファセット形成層11aがチャネル16となる。以上の工程により、図2に示すMOSFET30が完成する。本実施の形態のMOSFET30は、SiC膜11を備えている。SiC膜11はその表面にファセット形成層11aを有しており、ファセット形成層11aをチャネル16としている。本実施の形態のMOSFET30によれば、ファセット1の平坦部分の長さはバンチングステップの平坦部分の長さよりも長いので、界面準位の密度が減少してキャリアの移動度を向上することができ、MOSFETの特性を十分に向上することができる。本実施の形態のMOSFET30において好ましくは、ファセット1のうち少なくとも1つの結晶面が0001面で構成されている。SiCよりなる半導体膜における0001面は、SiまたはCもいずれか一方のみが表れている面であり、エネルギ的に安定な面である。したがって、この結晶面によってファセット1を構成することで、界面準位の密度が減少し、キャリアの移動度を一層低下することができる。本実施の形態のMOSFET30において好ましくは、SiC膜11は4H型の結晶構造を有しており、かつファセット1が03-38面で構成されている。本実施の形態のMOSFET30において好ましくは、SiC膜11は6H型の結晶構造を有しており、かつファセット1が01-14面で構成されている。SiC膜11が4H型の結晶構造を有している場合には、03-38面は、SiまたはCのいずれか一方のみが表れている面であり、エネルギ的に安定な面である。また、SiC膜11が6H型の結晶構造を有している場合には、01-14面は、SiまたはCのいずれか一方のみが表れている面であり、エネルギ的に安定な面である。したがって、この面によってファセット1を構成することで、界面準位の密度が減少し、キャリアの移動度を一層低下することができる。本実施の形態のMOSFET30の製造方法は、SiC膜11を形成する工程と、SiC膜11の表面にSiを供給した状態で、SiC膜11を熱処理する熱処理工程と、熱処理工程によってSiC膜11の表面に得られたファセット1をチャネル16とする工程とを備えている。本実施の形態のMOSFET30の製造方法によれば、Siを供給した状態でSiC膜11を熱処理することにより、SiC膜11をバンチングステップ7の結晶面3aに沿う方向へ成長再構成させることができる。その結果、一周期が100nm以上のファセット1が得られ、ファセット1の平坦部分の長さP1を従来に比べて長くすることができる。したがって、界面準位の密度を減少することによりキャリアの移動度を向上することができ、MOSFET30の特性を十分に向上することができる。特に、Siを供給することにより、1600°C以下の低い温度でファセットの成長を促すことが可能となる。これにより、Siよりなる被覆膜20を形成することでSiを供給する場合には、Siの昇華を抑制することができる。また、従来の製造方法では、バンチングステップの形成される位置は基板のオフ方向に制限されるので、SiC基板表面の任意の位置にチャネルを形成することはできなかった。これに対して、本実施の形態の製造方法では、Siを供給する位置によってファセット1を形成する位置を変えることができ、これにより任意の位置にチャネル16を形成することができる。上記製造方法では、SiC膜11の熱処理の前に、SiC膜11の表面を平坦化する。これにより、SiC膜11が均一に再構成され、ファセット1が広い面積で成長する。上記製造方法では、SiC膜11の熱処理の際に、Siよりなる被覆膜20をSiC膜11の表面に形成する。これにより、SiC膜11の表面にSiを供給した状態を、被覆膜20によって実現することができる。SiC膜11における被覆膜20が形成された箇所では、結晶面3aに対して垂直な方向の成長が抑制されるので、結晶面3aに沿ったSiC膜11の再構成を促進することができる。上記製造方法において好ましくは、被覆膜20を酸化してゲート絶縁膜とすることでチャネル16を形成する。これにより、酸化された被覆膜20をゲート酸化膜として利用することができるので、被覆膜を除去して別のゲート酸化膜を形成する場合と比較して、製造工程を簡略化することができる。実施の形態2本実施の形態では、図1に示すMOSFET30についての、実施の形態1とは別の製造方法を説明する。本実施の形態の製造方法は、始めに図4および図5に示す実施の形態1の製造工程と同様の製造工程を経る。よってその説明を省略する。次に、図13を参照して、SiC膜11を覆うようにSiよりなる被覆膜20を形成する。これによってSiC膜11の表面にSiを供給した状態となる。次に、図14を参照して、たとえば約1500°Cの温度でSiC膜11を熱処理する。この熱処理により、不純物が活性化し、n型コンタクト領域12a,12bが形成される。また、この熱処理によってSiC膜11の表面のステップ同士が集束し、バンチングステップが多数形成される。そして、実施の形態1の場合と同様に、バンチングステップのテラス面に沿う方向へSiC膜11が成長する再構成される。その結果、不純物が活性化すると同時に、複数のファセットにより構成されるファセット形成層11aがSiC膜11表面に形成される。その後、図11および図12に示す実施の形態1の製造工程と同様の製造工程を経て、図1に示すMOSFET30が完成する。これらの製造工程についてはその説明を省略する。本実施の形態のMOSFET30の製造方法においては、SiC膜11に不純物を注入する工程と、不純物を活性化する活性化工程とをさらに備えている。SiC膜11の熱処理と不純物の活性化とを同一工程で行なう。これにより、SiC膜11中にキャリア濃度の高いn型コンタクト領域12a,12bが形成され、ソース電極17およびドレイン電極19の各々と、SiC膜11とのコンタクト抵抗を低減することができる。また、不純物の活性化を別工程で行なう場合と比較して、製造工程を簡略化することができる。実施の形態3実施の形態1では、図1に示すようにチャネル16となるファセット形成層11aが複数のファセット1により構成されている場合について示した。しかし、本発明はこのような場合の他、たとえば図15に示すように、MOSFET30aのチャネル16となるファセット形成層11aが1つのファセット1により構成されていてもよい。この場合には、ファセット1を構成する結晶面3に対して平行にゲート電極18およびチャネル16が形成されており、結晶面3内にチャネル16が含まれている。これにより、ファセット1を構成する結晶面3内には凹凸が特に少ないので、界面準位の密度が特に小さくなり、キャリアの移動度を向上することができる。なお、本実施の形態では、結晶面3内における紙面に平行な方向図2における点線矢印で示される方向にチャネルが延びている場合について示した。しかし、本発明はこのような場合の他、たとえば結晶面3内における紙面に垂直な方向図2における実線矢印で示される方向にチャネルが延びていてもよい。結晶面3内であればチャネルの延びる方向は任意である。実施の形態4図16は、本発明の実施の形態4におけるMOSFETの構成を示す断面図である。図16を参照して、本実施の形態のMOSFET30bにおいては、SiC膜11の表面にトレンチ溝25a,25bの各々が形成されている。チャネル16となるファセット形成層11aはトレンチ25a,25bの両方に隣接して形成されている。また、ソース電極17およびドレイン電極19の各々は、トレンチ25a,25bの各々の内壁に沿うように形成されている。図17を参照して、トレンチ25a,25bの各々は、たとえばSiC膜11をエピタキシャル成長させた後に、SiC膜11の表面における所定の位置をエッチングすることで形成される。なお、トレンチ25a,25bの形成は、少なくともSiC膜11を熱処理してファセット形成層11aを形成する前に行なわれればよい。このようにトレンチ25a,25bを形成することで、広い面積のファセットを所望の位置に形成することができる。すなわち、ファセットが成長する際には、通常、隣接するファセット同士が互いに影響を及ぼし合いながら成長する。しかし、図18に示すように、ファセットを形成する領域に隣接するようにトレンチ25bを形成すると、ファセット1dの右側にはファセットが存在しない状態となるので、ファセット1dは隣接するファセットの影響を受けずに成長する。その結果、ファセット1dの成長が促進され、広い面積のファセットを所望の位置に形成することができる。なお、実施の形態1~4では、SiC基板10上に形成されているSiC膜11の表面にファセット形成層11aが形成されている場合について示したが、SiC膜11が形成されておらず、SiC基板10の表面にファセットが形成されていてもよい。また、実施の形態1~4では03-38面や01-14面などの個別面で結晶面を記している場合があるが、03-38面であれば{03-38}面、01-14面であれば{01-14}面などのように、これらの個別面と等価な集合面であれば同様の効果が得られる。また、実施の形態1~4では、MOSFET30が横型である場合について示したが、本発明の半導体装置は、縦型のMOSFETであってもよい。この場合には、ドレイン電極がSiC基板10の図1中下部の表面に形成された構成となり、ソース電極17およびドレイン電極19の間の電流がSiC膜11の表面に対してほぼ垂直に流れる。以下、本発明の実施例について説明する。本願発明者らは、本発明の製造方法を用いて、Siよりなる被覆膜で一部を覆われたSiC膜の表面にファセットを形成し、このSiC膜の表面を観察した。図19は、本発明の製造方法によって得られるファセットを示す顕微鏡写真である。図19を参照して、Cで示される部分はSiよりなる被覆膜が形成された部分であり、Dで示される部分はファセットであり、Eで示される部分はバンチングステップである。Eで示される部分において縦方向に延びている複数の線の各々の間隔がバンチングステップの一周期の長さであり、バンチングステップの一周期の長さは約10nmである。一方、ファセットの一周期の長さは100nm以上であり、バンチングステップの一周期の長さよりも長くなっている。以上から、本発明の製造方法によれば、ファセットの平坦部分の長さを従来に比べて長くできることが分かる。以上に開示された実施の形態および実施例はすべての点で例示であって制限的なものではないと考慮されるべきである。本発明の範囲は、以上の実施の形態および実施例ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての修正や変形を含むものと意図される。"