半導体基板に形成された回路ブロックと、前記回路ブロックのうち保護対象の部分の上層に配置された導電パターンと、前記導電パターンに接続され、前記導電パターンの回路定数により決定される発振周波数で発振する発振回路と、前記発振回路の発振周波数が事前に設定された範囲に含まれるか否かを判定し、前記発振周波数が前記事前に設定された範囲に含まれない場合に、前記導電パターンに改変が加えられたことを検出する検出回路とを有することを特徴とする半導体集積回路装置。前記回路ブロックは、データを保持するためのメモリ回路と、前記メモリ回路に保持されるデータへのアクセスを制御する制御回路と、を有し、前記制御回路は、前記導電パターンに改変が加えられたことが検出された場合に、前記メモリ回路に保持されているデータをリセットするか、前記メモリ回路に保持されているデータへのアクセスを禁止するかの何れかを行うことを特徴とする請求項1に記載の半導体集積回路装置。前記検出回路は、前記発振回路の発振周波数を計数するためのカウンタ回路を有することを特徴とする請求項1又は2に記載の半導体集積回路装置。前記発振回路は、複数かつ奇数のインバータ回路が環状に接続されたリングオシレータ回路を有し、前記導電パターンの第1部分が前記リングオシレータ回路に接続され、前記導電パターンの第2部分が基準電位ラインに接続されることを特徴とする請求項1乃至3の何れか1項に記載の半導体集積回路装置。前記発振回路は、前記導電パターンを介して複数かつ奇数のインバータ回路が環状に接続されたリングオシレータ回路を有することを特徴とする請求項1乃至3の何れか1項に記載の半導体集積回路装置。前記回路定数は、前記導電パターンの寄生抵抗と寄生容量とを含むことを特徴とする請求項1乃至5の何れか1項に記載の半導体集積回路装置。前記導電パターンと前記発振回路との組を複数備え、前記複数の導電パターンのそれぞれが前記回路ブロックの上に配置されることを特徴とする請求項1乃至6の何れか1項に記載の半導体集積回路装置。前記検出回路は複数の回路に分割され、前記回路ブロックに分散して配置されることを特徴とする請求項1乃至7の何れか1項に記載の半導体集積回路装置。上述のように、保護対象の回路ブロックの上に導電パターンを配置し、この導電パターンの電位の変化を検出する方法では、導電パターンに加えられた改変を精度よく検出することができない。そこで、本発明の一側面は、保護対象の回路ブロックの上に配置された導電パターンに加えられた改変の検出精度を向上するための技術を提供することを目的とする。上記課題に鑑みて、本発明の一側面に係る半導体集積回路装置は、半導体基板に形成された回路ブロックと、前記回路ブロックのうち保護対象の部分の上層に配置された導電パターンと、前記導電パターンに接続され、前記導電パターンの回路定数により決定される発振周波数で発振する発振回路と、前記発振回路の発振周波数が事前に設定された範囲に含まれるか否かを判定し、前記発振周波数が前記事前に設定された範囲に含まれない場合に、前記導電パターンに改変が加えられたことを検出する検出回路とを有することを特徴とする。上記手段により、保護対象の回路ブロックの上に配置された導電パターンに加えられた改変の検出精度を向上するための技術が提供される。以下、添付の図面を参照しつつ、本発明の実施形態について説明する。図1を用いて本発明の1つの実施形態に係る半導体集積回路装置100の構成の一例を説明する。半導体集積回路装置100は、半導体基板101に形成されたメモリ回路102、制御回路103、処理回路108及び検出回路104を有しうる。メモリ回路102は例えば不揮発性メモリ及び揮発性メモリの少なくとも一方を含み、データを保持しうる。制御回路103は例えばCMOSロジック回路であり、処理回路108によるメモリ回路102に保持されるデータへのアクセスを制御しうる。すなわち、制御回路103は、処理回路108によるメモリ回路102へのデータの書き込みと、処理回路108によるメモリ回路102からのデータの読み出しを制御しうる。処理回路108はメモリ回路102に保持されているデータを処理して、例えば処理によって生成されたデータを出力装置へ出力するなどの処理を行いうる。メモリ回路102と制御回路103と処理回路108とにより回路ブロック106が構成されうる。回路ブロック106は端子107を介して外部に接続されうる。回路ブロック106の上には導電パターン105が配置されている。図1に示される例では、導電パターン105は1本の曲折した導電線により構成され、導電パターン105はメモリ回路102、制御回路103及び検出回路104の全面にわたって配置されるように蛇行している。導電パターン105はすべての回路の上に配置される必要はなく、保護対象の部分の上に配置されればよい。例えば、回路ブロック106の一部の上に導電パターン105が配置されてもよい。すなわち、導電パターン105は、メモリ回路102の上だけに配置されてもよいし、制御回路103の上だけに配置されてもよいし、処理回路108の上だけに配置されてもよい。導電パターン105の上から保護対象の回路の構成が解析されないように、導電パターン105を密に形成してもよい。また、導電パターン105の改変前後での回路定数の変化を大きくするために、半導体集積回路装置100の製造プロセスにおける最小加工寸法で導電パターン105を形成してもよい。本実施形態における回路ブロック106の上とは、半導体基板101を基準として回路ブロック106を構成する層よりも上層のことを意味する。また、導電パターン105の周囲が絶縁体で囲まれていてもよい。この絶縁体は例えば半導体装置の層間絶縁膜であるシリコン酸化膜によって構成することができる。検出回路104は導電パターン105に接続され、導電パターン105に改変が加えられたことを検出しうる。導電パターン105の改変とは、例えば導電パターン105の除去や、切断再接続などのパターンの変更のことである。検出回路104の詳細な構成及び検出回路104と導電パターン105との接続構成については後述する。検出回路104と制御回路103とは例えば実装配線とワイヤーボンディングとで接続されており、検出回路104の検出結果が制御回路103へ出力されうる。導電パターン105に改変が加えられたことを検出回路104が検出した場合に、制御回路103は処理回路108がメモリ回路102に保持されているデータを使用できないようにしうる。例えば、制御回路103はデータを使用できないようにするために、処理回路108によるメモリ回路102へのアクセスを禁止してもよいし、メモリ回路102に保持されているデータをリセットしてもよい。ここで、データのリセットとは、例えばデータの消去やランダムデータの上書きなどの、メモリ回路102にデータが保持されていない状態に変更する動作のことである。メモリ回路102が揮発性メモリを含む場合に、制御回路103はメモリ回路102への電力供給を停止することによってデータをリセットしてもよい。続いて、図2を用いて検出回路104の詳細な構成の一例を説明する。検出回路104は発振回路210と判定回路220とを有し、判定回路220はカウンタ回路221と比較回路222とを有しうる。発振回路210には導電パターン105が接続され、発振回路210は導電パターン105の回路定数により決定される発振周波数で発振する。導電パターン105の回路定数は導電パターン105の寄生抵抗値と寄生容量値とを含む。発振回路210の出力信号Sfはカウンタ回路221に提供される。カウンタ回路221へは制御信号Saも提供され、カウンタ回路221は制御信号Saがハイである間の発振周波数を計数する。カウンタ回路221の計数した計数値Sbは比較回路222へ提供される。比較回路222へは判定値Scも提供され、比較回路222は計数値Sbが判定値Scにより規定される範囲に含まれるか否かを判定しうる。制御信号Saのパルス幅や判定値Scは事前に設定されうる。例えば、半導体集積回路装置100の製造時点で設定されて検出回路104に保持されてもよいし、半導体集積回路装置100の出荷後にユーザが半導体集積回路装置100を使用する際に設定してもよい。ユーザが任意に定める場合に、制御信号Saのパルス幅および判定値Scの基準となる情報をユーザがメモリ回路102に保持させ、この情報に基づいて、制御回路103が制御信号Saのパルス幅と判定値Scを生成してもよい。制御信号Saのパルス幅や判定値Scはメモリ回路102の不揮発性メモリに保持されてもよい。この場合に、導電パターン105に改変が加えられると、制御信号Saのパルス幅や判定値Scは利用できなくなる。しかし、導電パターン105に改変が加えられた半導体集積回路装置100はユーザにより破棄されると考えられるため、メモリ回路102に保持しておくことを妨げるものではない。検出回路104の別の構成例として、以下のものが考えられる。半導体基板上に導電パターン105と同等の回路定数を有する能動素子を形成し、導電パターン105に接続されている発振回路210第1の発振回路と同じ構成で形成された別の発振回路第2の発振回路にこの能動素子を接続する。発振回路210の出力信号Sfと第2の発振回路の出力信号とをAND回路を介してカウンタ回路221に入力し、カウンタ回路221の出力信号Sbを比較回路222に入力する。しかしながら、この構成では、発振回路210の出力信号Sfの周波数と第2の発振回路の出力信号の周波数とが僅かに違った場合に、AND回路の出力信号にグリッジやパルス幅の短い信号が出力される可能性があり、カウンタ回路221の動作が不安定なる可能性がある。計数値Sbが判定値Scの範囲に含まれる場合に、検出回路104は、導電パターン105に改変が加えられていないことを検出し、その検出結果を制御回路103へ出力する。計数値Sbが判定値Scの範囲に含まれない場合に、検出回路104は、導電パターン105に改変が加えられたことを検出し、その検出結果を制御回路103へ出力する。続いて、図3を用いて発振回路210の詳細な構成の例を2つ説明する。図3Aと図3bとはどちらも発振回路がリングオシレータ回路を含む場合の構成であり、発振回路と導電パターン105との接続構成が異なる。図3A及び図3Bの導電パターン105のA点とB点はそれぞれ、図1の導電パターン105のA点とB点に対応する。図3Aに示される発振回路310は、複数かつ奇数例えば3個のインバータ回路が環状に接続されたリングオシレータ回路311を含む。リングオシレータ回路311を構成するインバータ回路のうち初段図面左側のものの入力端と導電パターン105のA点第1部分とが接続される。また、導電パターン105のB点第2部分は基準電位ライン例えばGNDに接続される。この場合に、導電パターン105の抵抗成分と容量成分とは、A点とB点との間に並列に接続されているとみなしうる。リングオシレータ回路311を構成するインバータ回路のうち最終段図面右側のものの出力端はインバータ回路を介して判定回路220に接続される。図3Bに示される発振回路320は、導電パターン105を介して複数かつ奇数例えば3個のインバータ回路が環状に接続されたリングオシレータ回路321を含む。リングオシレータ回路321を構成するインバータ回路のうち初段図面左側のものの入力端と導電パターン105のB点第2部分とが接続される。また、リングオシレータ回路321を構成するインバータ回路のうち最終段図面右側のものの出力端と導電パターン105のA点第1部分とが接続される。この場合に、導電パターン105の抵抗成分はA点とB点との間に接続され、A点及びB点と基準電位ラインとの間に容量成分が接続されるとみなしうる。リングオシレータ回路321を構成するインバータ回路のうち最終段図面右側のものの出力端はインバータ回路を介して判定回路220に接続される。発振回路210が図3Aと図3Bとのどちらの構成であっても、導電パターン105の回路定数によって発振周波数が決定される。従って、導電パターン105に改変が加えられると発振回路210の発振周波数が変化する。例えば、図3Aの発振回路310の場合には、導電パターン105が除去又は切断されると、発振周波数は大きくなる。また、図3Bの発振回路320の場合には、導電パターン105が除去又は切断されると、リングオシレータ回路321のループが切断されるために、発振回路320は動作しなくなる。その結果、発振周波数はゼロになる。発振回路210は、リングオシレータ回路を用いたものに限られず、シュミットトリガ回路を用いたものでもよいし、マルチバイブレータ回路を用いたものでもよい。続いて、図4を用いてカウンタ回路221のタイミングチャートの一例を説明する。図4ではカウンタ回路221が4ビットで動作する場合を例として扱う。前述のように、カウンタ回路221へは制御信号Saと発振回路210からの信号Sfとが提供されている。これらの信号もとに、カウンタ回路221は制御信号Saがハイである間に信号Sfがローからハイに変化した回数を計数する。その結果として、計数値Sbが出力される。図4の例では、計数値SbはSb0~Sb3の4ビットの信号として出力される。Sb0は計数値Sbの最下位ビットを表し、Sb3は計数値Sbの最上位ビットを表す。図示していないが、計数終了後、すなわち制御信号Saがローになった後に、Sb0~Sb3のそれぞれはローにリセットされる。図5を用いて比較回路222の回路構成の一例を説明する。比較回路222へは、前述した計数値Sb0~Sb3が提供されるとともに、判定値Scを構成するビットSc2、Sc3が提供される。図5に示した比較回路222の例では、計数値Sbの上位2ビットを判定値Scと比較することによって、計数値が判定値Scにより規定される範囲に含まれるか否かを判定する。Sb3とSc3とはともにAND回路501へ提供され、AND回路501の出力はAND回路502へ入力される。Sb2とSc2とについても同様である。Sb1とSb0とは破棄される。AND回路502の出力は検出結果として制御回路103へ入力される。Sb3とSc3とが一致し、且つSb2とSc2とが一致する場合に、AND回路502からの出力はハイとなる。この場合、検出回路104が導電パターン105に改変が加えられていないことを検出したことを表す。どちらか一方でも一致しない場合に、AND回路502からの出力はローとなる。この場合、検出回路104が導電パターン105に改変が加えられたことを検出したことを表す。計数値Sbの比較対象のビット数を増減することにより、判定値Scにより規定される範囲に含まれる値の個数を増減しうる。例えば、計数値Sbが4つの値を有する範囲に含まれるか否かを判定したい場合には、計数値Sbの下位2ビット以外のビットを判定値Scと比較すればよい。計数値Sbが1つの値を有する範囲に含まれるか、すなわち計数値Sbが所定の値に一致するか否かを判定したい場合には、計数値Sbのすべてのビットを判定値Scと比較すればよい。判定値Scを構成するビット数は比較対象の計数値Sbのビット数に依存する。上述の検出回路104では、制御信号Saがカウンタ回路221へ提供されるが、これにかえて、制御信号Saを発振回路210へ提供してもよい。例えば、リングオシレータ回路を構成する複数のインバータ回路の1つをNAND回路に置き換えて、このNAND回路に制御信号Saを提供してもよい。この場合に、制御信号Saがローである間はリングオシレータ回路が発振せず、制御信号Saがハイである間はリングオシレータ回路が発振する。上述のように、発振回路210にリングオシレータ回路を用い、判定回路220にカウンタ回路221とAND回路で構成された比較回路222とを用いることにより、検出回路104をロジック回路のみで構成可能になる。これらのロジック回路を半導体基板101に分散して配置することにより、回路構成の解析をより困難にすることが可能になる。図9に検出回路104を分散配置した場合の一例を示す。半導体基板101上に、検出回路104を例えば10個の回路ブロック104a~104jに分割し、制御回路103及び処理回路108のブロック内に分散して配置している。回路ブロック104a~104jの一部がメモリ回路102のブロック内に配置されてもよいし、配置されなくてもよい。制御回路103及び処理回路108はいわゆる論理回路で構成されるため、半導体基板101上でのレイアウトもある程度ランダムに配置される。そのため、これらの領域に検出回路104を分散配置させた場合に論理回路の構成を観察することによって検出回路104が特定されるリスクは小さい。これに対して、メモリ回路102はメモリを構成する1ビットずつがアレイ状に規則的に配置される場合が多い。このような規則的に配置されているメモリ回路102に検出回路104を分散配置させると、メモリ回路102の配置の規則性が乱れるため、規則性の乱れを観察することにより検出回路104が特定されるリスクがある。そのため、検出回路104をメモリ回路102に配置せずに制御回路103及び処理回路108が配置される領域に配置してもよい。実施例では制御回路103及び処理回路108の両者に検出回路104を配置しているが、どちらか一方でもよい。またこれら以外の論理回路部があればその部分に検出回路104を配置してもよい。続いて、図6を用いて導電パターン105の形状の変形例を説明する。以下に説明されるいずれの導電パターンも、半導体集積回路装置100を製造する半導体プロセスの最小加工寸法で形成することが望ましい。また、それぞれの導電パターンのA点、B点が、図1に示される導電パターン105のA点、B点にそれぞれ対応する。図6Aに示される導電パターン610は、複数の矩形パターンがこの矩形パターンの幅よりも細い導電線で接続された形状を有する。この導電パターン610によれば、寄生抵抗の増大を抑制しつつ、寄生容量を増大しうる。複数の矩形のパターンの大きさは異なっていてもよい。図6Bに示される導電パターン620は、外周部に位置するA点から渦状に中央部に向かった後、中央部から外周部に位置するB点まで渦状に向かうパターンを有する。図6Cに示される導電パターン630は、櫛葉状のパターンを有する。図6Dに示される導電パターン640は、1本の導電線が蛇行したパターンを有し、この導電線の中央付近にA点が位置し、両端に2つのB点が位置する。図6Eに示される導電パターン650は櫛歯状の形状を有し、別の櫛歯状の形状を有する導電パターン651と噛み合うように配置される。導電パターン651のC点は基準電位ライン例えばGNDに接続される。この構成によれば、導電パターン650の寄生容量を増大しうる。図6Fに示される導電パターン660は1本の導電線が蛇行したパターンを有し、この導電パターン660に並行して導電パターン661、662が配置される。導電パターン661のC点及び導電パターン662のD点はそれぞれ基準電位ライン例えばGNDに接続される。この構成によれば、導電パターン650の寄生容量を増大しうる。図1に示した例では回路ブロック106の上に1つの導電パターン105が配置された構成を説明した。しかし、回路ブロック106の上に配置される導電パターンは複数に分割されていてもよい。図7を用いて導電パターンを複数備える場合の構成図の一例を説明する。図7では4つの導電パターン702a~702dが半導体基板700上の異なる領域701a~702dの上に配置される。導電パターン702a~702dはそれぞれ、図1で説明された導電パターン105に対応し、図6で説明された変形例を適用しうる。導電パターン702a~702dはそれぞれ、検出回路703a~703dに接続される。検出回路703a~703dはそれぞれ、前述の検出回路104に対応する。導電パターン702a~702dはそれぞれ異なる回路定数を有してもよい。導電パターン702a~702dはその一部又は全部が重なっていてもかまわない。それにより、導電パターン702a~702dが多重に配置された回路ブロックの解析は一層困難になりうる。上述の例では、半導体基板101に形成された回路ブロック106の上に導電パターン105を配置することで、回路ブロック106の解析を困難にする構成を説明した。しかしながら、半導体基板101が実装基板に搭載されて半導体集積回路装置が製造される場合に、半導体基板101の裏側から回路ブロック106が解析される恐れがある。最新の解析技術、例えばLVPLaserVoltageProbing法や裏面エミッション顕微鏡を用いることにより、半導体基板101の裏面からトランジスタの動作状態を確認することが可能となってきた。そこで、図8を用いて説明される本発明の別の実施形態では、半導体基板101の裏面についても導電パターンで保護する。図8に示される半導体集積回路装置800は、半導体基板101を実装基板801に搭載することにより製造される。実装基板801のうち半導体基板101が搭載される領域802の上に導電パターン803が配置される。ここで、図に示されるように導電パターン803が領域802の全面にわたって配置されてもよいし、領域802の一部の上にのみに配置されてもよい。領域802の一部の上のみに配置される場合には、その部分のセキュリティ性が向上する。導電パターン803の構成は導電パターン105の構成と同様であり、詳細な説明は省略する。導電パターン803は半導体基板101に形成された検出回路104に接続されうる。これにより、発振回路210は、導電パターン105の回路定数と導電パターン803の回路定数とにより決定される発振周波数で発振する。したがって、導電パターン105と導電パターン803との少なくとも一方に改変が加えられた場合に、発振回路210の発振周波数が変化し、検出回路104は改変が加えられたことを検出できる。また、半導体基板101の裏面が領域802に対向するように半導体基板101を実装基板801に搭載することによって、半導体基板101の表側は導電パターン105により保護され、半導体基板101の裏側は導電パターン803により保護されうる。導電パターン105と導電パターン803とは異なる検出回路に接続されてもよい。この場合に、それぞれの検出回路からの出力が制御回路103へ入力され、制御回路103は改変を検出したことが少なくとも一方の検出回路から出力された場合に、制御回路103はメモリ回路102に記憶されているデータを使用できないようにしうる。導電パターン803に接続される検出回路は半導体基板101に位置してもよいし、実装基板801に位置してもよい。また、本実施例では、導電パターン803は実装基板801の表面に形成されてもよいし、多層配線基板の中間層に形成されてもよい。以上のように、本発明の様々な実施形態によれば、回路ブロックの上に配置された導電パターンに改変が加えられたことを検出できる。回路ブロックを解析するためには、導電パターンを改変する必要があるが、たとえFIB装置などの加工装置を用いたとしても、導電パターンの回路定数を維持したまま導電パターンを改変するのは非常に困難である。従って、本発明では導電パターンの回路定数により決定される発振周波数の変化を検出するため、導電パターンの改変をより精度よく検出でき、その結果として半導体集積回路装置に保持されたデータのセキュリティ性を向上することができる。