メモリセルと、前記メモリセルに接続されたビット線対と、前記ビット線対間を電気的に接続又は切断するスイッチと、第1の電源と前記第1の電源より電位の低い第2の電源とが印加され、前記メモリセル及び前記スイッチの動作を制御する制御信号を出力する周辺回路と、を備え、前記スイッチは、前記制御信号に応じて、前記ビット線対が前記第1の電源及び前記第2の電源と電気的に切断されている場合に、前記ビット線対間を電気的に接続する、請求項1に記載のSRAM。前記周辺回路には、前記第1の電圧よりも高電圧の第3の電源が更に印加され、前記スイッチの制御端子に、前記周辺回路を介して前記第3の電源の電圧レベルが印加されて前記ビット線対間を電気的に接続することを特徴とする、請求項1に記載のSRAM。前記スイッチは、MOSトランジスタからなり、前記スイッチの制御端子が、前記MOSトランジスタのゲートであることを特徴とする、請求項2に記載のSRAM。前記スイッチは、NMOSトランジスタであることを特徴とする、請求項3に記載のSRAM。前記第3の電源と前記第2の電源との間に前記メモリセルが接続されたことを特徴とする、請求項2乃至4のいずれか一項に記載のSRAM。前記メモリセルは、インバータ対を備え、前記インバータ対のPMOSトランジスタのソースに前記第3の電源が、前記インバータ対のNMOSトランジスタのソースに前記第2の電源が接続されたことを特徴とする、請求項5に記載のSRAM。前記周辺回路は、前記ビット線対間に接続されたラッチ回路を有することを特徴とする、請求項1乃至6のいずれか一項に記載のSRAM。前記周辺回路は、ラッチ制御回路を備え、前記ラッチ回路は、前記ラッチ制御回路により活性化及び非活性化されることを特徴とする、請求項7に記載のSRAM。前記ラッチ回路は、ソースが前記第2の電源と接続された第1のNMOSトランジスタと、ソースが前記第1のMOSトランジスタのドレインと接続された第2及び第3のNMOSトランジスタと、ドレインが前記第2のNMOSトランジスタのドレイン及び前記ビット線対の一方と接続された第1のPMOSトランジスタと、ドレインが前記第3のNMOSトランジスタのドレイン及び前記ビット線対の他方と接続された第2のPMOSトランジスタと、ドレインが前記第1及び前記第2のPMOSトランジスタのソースと接続され、ソースが前記第1の電源と接続された第3のPMOSトランジスタと、を備え、前記第2のNMOSトランジスタ及び前記第1のPMOSトランジスタのゲートは、ともに前記第3のNMOSトランジスタのドレインに接続され、前記第3のNMOSトランジスタ及び前記第2のPMOSトランジスタのゲートは、ともに前記第2のNMOSトランジスタのドレインに接続され、前記第1のNMOSトランジスタのゲート及び前記第3のPMOSトランジスタのゲートの一方には前記ラッチ制御回路からの制御信号が、他方には前記制御信号の反転論理の信号がそれぞれ入力されたことを特徴とする、請求項8に記載のSRAM。前記ラッチ回路は、ソースが前記第2の電源と接続された第1のNMOSトランジスタと、ソースが前記第1のMOSトランジスタのドレインと接続された第2及び第3のNMOSトランジスタと、ドレインが前記第2のNMOSトランジスタのドレイン及び前記ビット線対の一方と接続された第1のPMOSトランジスタと、ドレインが前記第3のNMOSトランジスタのドレイン及び前記ビット線対の他方と接続された第2のPMOSトランジスタと、を備え、前記第1及び第2のPMOSトランジスタのソースは、前記第1の電源に接続され、前記第2のNMOSトランジスタ及び前記第1のPMOSトランジスタのゲートは、ともに前記第3のNMOSトランジスタのドレインに接続され、前記第3のNMOSトランジスタ及び前記第2のPMOSトランジスタのゲートは、ともに前記第2のNMOSトランジスタのドレインに接続され、前記第1のNMOSトランジスタのゲートには前記ラッチ制御回路からの制御信号が入力されたことを特徴とする、請求項8に記載のSRAM。前記ラッチ回路は、前記第1及び前記第2のPMOSトランジスタのしきい値の大きさは、前記第1の電源電圧の1/2よりも大きいことを特徴とする、請求項10に記載のSRAM。複数の前記ビット線対を備え、前記周辺回路は、複数の前記ビット線対のうちから選択されたビット線対と接続されるセンスアンプを更に備えることを特徴とする、請求項1乃至11のいずれか一項に記載のSRAM。前記周辺回路は、センスアンプ制御回路を備え、前記センスアンプは、前記センスアンプ制御回路により活性化及び非活性化され、複数の前記ビット線対のうちから選択されたビット線対と接続されることを特徴とする、請求項12に記載のSRAM。前記センスアンプは、ソースが前記第1の電源と接続され、ゲートに前記センスアンプ制御回路からの第2の制御信号が入力された第4及び第5のPMOSトランジスタと、入力が前記第4のPMOSトランジスタ及び前記選択されたビット線対の一方と接続される第1のインバータと、入力が前記第5のPMOSトランジスタ及び前記選択されたビット線対の他方と接続される第2のインバータと、を備えることを特徴とする、請求項13に記載のSRAM。請求項1乃至14のいずれか一項に記載のSRAMを備えた、半導体集積回路。ところが、発明者は、電源電圧を降下させてSRAMの消費電力を低減する手法には、以下で説明する問題点が有ることを見出した。SRAMにおける消費電力の大部分は、SRAMの周辺回路の消費電力W1と、ビット線の充放電電力W2である。図22は、典型的なSRAM1000の構成例を示すブロック図である。SRAM1000は、ワード線ドライバ1001、メモリセルアレイ1002、I/Oブロック1003及び制御ブロック1004を有する。ワード線ドライバ1001は、ワード線WLを介してメモリセルアレイ1002と接続される。メモリセルアレイ1002は、ビット線対BLを介して、I/Oブロック1003と接続される。制御ブロック1004は、ワード線ドライバ1001及びI/Oブロック1003を制御し、データの読み出し/書き込みを制御する。SRAMの周辺回路での消費電力W1について説明する。SRAM1000においては、ワード線ドライバ1001、I/Oブロック1003及び制御ブロック1004が、上述の周辺回路に相当する。消費電力W1は、I/Oブロック1003内のビット線プリチャージトランジスタ以外の周辺回路で消費される電力として定義される。SRAMの周辺回路での消費電力W1について説明する。ここで、C1をSRAMの周辺回路のキャパシタンスとすると、SRAMの単位動作あたりに周辺回路に流れる電荷q1は、以下の式1で表される。なお、以下では電源電圧をVDDで表す。ここで、SRAMの動作周波数をf[Hz]とする。すると、SRAMの周辺回路に流れる電流I1は、以下の式2で表される。一般に、消費電力は、電圧と電流の積で表される。よって、SRAMの周辺回路での消費電力W1は、以下の式3で表される。続いて、SRAMのビット線の充放電動作による充放電電力W2について説明する。ここで、C2をSRAMのビット線の充放電動作にかかるキャパシタンスとする。また、VBLは、複数のメモリセルが有る場合の読み出し時のビット線振幅の平均値であり、電源電圧VDDよりも小さな電圧である。この場合、単位動作あたりのビット線の充放電で流れる電荷q2は、以下の式4で表される。よって、ビット線の充放電で流れる電流I2は、以下の式5で表される。上述のように、消費電力は、電圧と電流の積で表される。よって、SRAMのビット線の充放電動作での充放電電力W2は、以下の式6で表される。よって、式3及び6より、SRAMの消費電力Wは、以下の式7で表される。式7において、消費電力低減のために電源電圧VDDの値を小さくすると、周辺回路の消費電力にかかるfC1VDD2は小さくなる。ところが、ビット線の充放電動作にかかるfC1VDDVBLでは、電源電圧VDDの低下につれてVBLが増加する現象が生じることを、発明者は見出した。つまり、電源電圧VDDの値を小さくしても、ビット線の充放電動作に伴う消費電力を十分に低減することはできない。以下では、電源電圧VDDの値を小さくしても、ビット線の充放電動作に伴う消費電力を十分に低減することができない理由について説明する。以下では、SRAMの中には、メモリセルがN個存在しているものとする。また、各々のメモリセルの読出し電流は、Icell_jjは1からNまでの任意の整数とする。ここで、メモリセルからデータ出力される読出しビット線の容量をCBLとし、読出し操作を完了するまでの時間をtBLとする。また、読出し操作を安定的に行うために必要とするビット線の電位差を、例えば100mVとする。tBLは、読出し電流が最小であるメモリセルのセル電流MinIcell_jで決定され、以下の式8で表される。また、各々のメモリセルからデータを読出した場合のビット線の電位差VBL_jは、以下の式9で表される。従って、式8及び9より、以下の式10が導かれる。次いで、電源電圧VDDを降下させた場合のメモリセルの読み出し電流Icell_jとメモリセルの最小の読み出し電流MinIcell_jとの関係について議論する。以下、メモリセル読み出し電流Iは、以下の式11で与えられると仮定する。なお、式11において、βは比例係数、Vthは読出しトランジスタのしきい値電圧である。従って、メモリセルの読み出し電流Icell_jは以下の式12で表される。メモリセルの最小の読み出し電流MinIcell_jは、Vthが最大となるメモリセルにより与えられるので、以下の式13で表される。なお、式13において、MaxVth_jは、N個のメモリセルの読み取りトランジスタのしきい値のうちで最大の値を示す。そして、式10を式13に代入すると、以下の式14が導かれる。MaxVth_jは、Vth_jよりも大きいため、VDDを低下させた場合、式14の分母VDD-MaxVth_jの減少率は、分子VDD-Vth_jの減少率よりも大きい。従って、電源電圧VDDが低下すると、{VDD-Vth_j/VDD-MaxVth_j}は増加する。また、100[mV]は、電源電圧VDDの低下に依存しない定数であるので、電源電圧のVDDが低下すると、電源電圧VDDに対する比率は大きくなる。上述のVBLは、VBL_1~VBL_Nの平均値である。よって、VBL=αVDDとした場合、VDDの低下に伴って、係数αの値は大きくなってゆく。図23は、係数αと電源電圧VDDとの関係を示すグラフである。図23に示すように、VDDの低下と共に係数αは増加して、最終的に1に達する。その結果、電源電圧VDDを小さくしたとしても、ビット線の充放電による消費電力は低減されない。図24は、ビット線で消費される電力と電源電圧との関係を示すグラフである。VDDの低下と共に係数αが増加するため、図24に示すように、電源電圧が低下すると、ビット線で消費される電力は却って増加してしまうことがわかる。つまり、単に電源電圧VDDの値を小さくするだけでは、SRAMの消費電力を十分に低減することはできないことが理解できる。本発明の一態様であるSRAMは、メモリセルと、前記メモリセルに接続されたビット線対と、前記ビット線対間を電気的に接続又は切断するスイッチと、第1の電源と前記第1の電源より電位の低い第2の電源とが印加され、前記メモリセル及び前記スイッチの動作を制御する制御信号を出力する周辺回路と、を備え、前記スイッチは、前記制御信号に応じて、前記ビット線対が前記第1の電源及び前記第2の電源と電気的に切断されている場合に、前記ビット線対間を電気的に接続するものである。このSRAMでは、データの読み出しに先立って、スイッチ素子をオンにすることにより、ビット線対の電圧が第1の電源の電圧の1/2に平均化される。そのため、データ読み出し時のビット線の電圧のスイング幅を小さくすることができるので、SRAMの消費電力を低減できる。本発明によれば、効果的に消費電力を低減することができるSRAM及び半導体集積回路を提供することができる。以下、図面を参照して本発明の実施の形態について説明する。各図面においては、同一要素には同一の符号が付されており、必要に応じて重複説明は省略される。実施の形態1まず、本発明の実施の形態1にかかるSRAM100について説明する。図1Aは、実施の形態1にかかるSRAM100の構成を模式的に示すブロック図である。SRAM100は、周辺回路31とメモリセルアレイ2とから構成される。周辺回路31はワード線ドライバ1、制御ブロック51及びI/Oブロック61を有する。制御ブロック51は、イコライズ制御回路3、センスアンプ制御回路5及びラッチ制御回路7を有する。不図示であるが、制御ブロック51は、例えばワード線のプリデコーダやSRAMで使用するクロック生成回路などの他の回路又は機能ブロックを有する。I/Oブロック61は、イコライズ回路EQC4、センスアンプ6及びラッチ回路8を有する。ワード線ドライバ1、イコライズ制御回路3、センスアンプ制御回路5、センスアンプ6、ラッチ制御回路7及びラッチ回路8には、それぞれ電源電圧VDD及びグランド電圧GNDが供給される。なお、電源電圧VDDは、第1の電源の電圧に対応する。グランド電圧GNDは、第2の電源の電圧に対応する。なお、本実施の形態では、電源電圧VDDは正の電圧である。メモリセルアレイ2は、複数のメモリセル20を有する。図1Bは、実施の形態1にかかるSRAM100のメモリセル20の構成を示す回路図である。説明を簡略化するため、図1Aでは、メモリセルアレイ2は、1つのビット線対BLT及びBLBに対して、図1Bに示す複数のメモリセル20が接続された構成としている。実際にはメモリセルアレイ2は、複数のビット線対を有し、その各々のビット線対に複数のメモリセル20が設けられる。また、ワード線ドライバ1から出力されるWL信号WLは、実質は複数であり、1組のビット線対に接続された複数のメモリセル20のそれぞれに対し、別々のWL信号が接続される構成である。なお、複数のビット線対を有するメモリセルアレイの場合は、後述するイコライズ回路4とラッチ回路8とは、ビット線対ごとに設けられる。ここで、図1Bを参照して、メモリセル20の構成について説明する。メモリセル20は、NMOSトランジスタNC1~NC4、PMOSトランジスタPC1及びPC2を有する。PMOSトランジスタPC1及びNMOSトランジスタNC1は、ドレイン同士が相互接続され、インバータを構成する。PMOSトランジスタPC2及びNMOSトランジスタNC2は、ドレイン同士が相互接続され、インバータを構成する。PMOSトランジスタPC1及びNMOSトランジスタNC1のドレインとビット線BTLとの間は、NMOSトランジスタNC3を介して接続される。また、PMOSトランジスタPC1及びNMOSトランジスタNC1のドレインは、PMOSトランジスタPC2及びNMOSトランジスタNC2のゲートと接続される。PMOSトランジスタPC2及びNMOSトランジスタNC2のドレインとビット線BTBとの間は、NMOSトランジスタNC4を介して接続される。また、PMOSトランジスタPC2及びNMOSトランジスタNC2のドレインは、PMOSトランジスタPC1及びNMOSトランジスタNC1のゲートと接続される。PMOSトランジスタPC1及びPC2のソースは電源電圧VDDが供給される。と接NMOSトランジスタNC1及びNC2のソースは、グランド電圧GNDが供給される。NMOSトランジスタNC3及びNC4のゲートは、ワード線WLと接続される。ワード線ドライバ1は、ワード線WLを介してメモリセルアレイ2と接続される。メモリセルアレイ2は、一対のビット線BLT及びBLBを介して、センスアンプ6と接続される。イコライズ回路4は、ビット線BLTとビット線BLBビット線対との間に接続される。イコライズ制御回路3は、イコライズ回路4のオン/オフを制御するイコライズ信号EQを、イコライズ回路4に出力する。これにより、イコライズ回路4は、イコライズ信号EQにより制御されるトランスファーゲートとして機能する。ラッチ回路8は、ビット線BLTとビット線BLBとの間に接続される。ラッチ制御回路7は、ラッチ回路8のラッチ動作を制御するラッチ信号LEを、ラッチ回路8に出力する。ラッチ回路8は、ラッチ信号LEに応じて、ビット線BLT及びBLBの値をラッチする。センスアンプ制御回路5は、制御信号PCを、センスアンプ6に出力する。次いで、イコライズ回路4の構成について説明する。図2は、実施の形態1にかかるSRAM100のイコライズ回路4の構成を示す回路図である。イコライズ回路4は、ビット線BLTとビット線BLBとの間に接続されるNMOSトランジスタN10を有する。NMOSトランジスタN10のゲートには、イコライズ制御回路3からのイコライズ信号EQが入力する。つまり、図2では、イコライズ回路4は、NMOSトランスファーゲートとして構成される。換言すれば、NMOSトランジスタN10は、ビット線BLTとビット線BLBとの間を電気的に接続または切断するスイッチである。なお、イコライズ回路4のNMOSトランジスタN10は、PMOSトランジスタとすることも可能である。この場合はビット線対間を電気的に接続するためにはイコライズ信号EQをグランドレベルとすればよい。なお、イコライザ回路4のスイッチとしては、図2のように、NMOSトランジスタの方が移動度が高いので、好適である。また、スイッチがNMOSトランジスタ又はPMOSトランジスタのいずれであっても、トランジスタのゲート端子がスイッチの制御端子となる。次いで、ラッチ回路8の構成について説明する。図3は、実施の形態2にかかるSRAM200のラッチ回路8の構成を示す回路図である。ラッチ回路8は、NMOSトランジスタN11~N13、PMOSトランジスタP11~P13及びインバータINV1を有する。PMOSPトランジスタ13は、第1のMOSトランジスタに対応する。PMOSトランジスタP11及びP12は、それぞれ第2及び第3のMOSトランジスタに対応する。NMOSトランジスタN11及びN12は、それぞれ第4及び第5のMOSトランジスタに対応する。NMOSトランジスタN13は、第6のMOSトランジスタに対応する。PMOSトランジスタP11及びNMOSトランジスタN11は、ドレイン同士が相互接続され、第1のインバータを構成する。PMOSトランジスタP12及びNMOSトランジスタN12は、ドレイン同士が相互接続され、第2のインバータを構成する。第1のインバータの出力であるPMOSトランジスタP11及びNMOSトランジスタN11のドレインは、ビット線BTL及び第2のインバータの入力であるPMOSトランジスタP12及びNMOSトランジスタN12のゲートと接続される。第2のインバータの出力であるPMOSトランジスタP12及びNMOSトランジスタN12のドレインは、ビット線BLB及び第1のインバータの入力であるPMOSトランジスタP11及びNMOSトランジスタN11のゲートと接続される。PMOSトランジスタP13のソースは電源電圧VDDと接続され、ドレインはPMOSトランジスタP11及びP12のソースと接続される。NMOSトランジスタN13のソースはグランド電圧GNDと接続され、ドレインはNMOSトランジスタN11及びN12のソースと接続される。NMOSトランジスタN13には、ラッチ信号LEが入力する。PMOSトランジスタP13のゲートには、インバータINV1を介して、ラッチ信号LEが反転論理で入力される。NMOSトランジスタN13及びPMOSトランジスタP13のゲートへのラッチ信号LE制御信号の入力は、この例に限られない。つまり、一方にはラッチ信号LEが、他方にはLEの反転論理の信号がそれぞれ入力されるように構成すればよい。続いて、本実施の形態にかかるSRAM100の動作について説明する。SRAM100における消費電力の低減は、データの読み出し動作時に発現する。従って、以下では、読み出し時の動作に着目して説明する。図4は、実施の形態1にかかるSRAM100の読み出し時の動作を示すタイミングチャートである。まず、初期状態においては、ビット線BLT及びBLTの一方の電圧は電源電圧VDD、他方の電圧はグランド電圧GNDである。図4では、初期状態において、ビット線BLBが電源電圧VDD、ビット線BLTがグランド電圧GNDである場合を示している。なお、このとき、ビット線BLT及びBLBの一端又は両端はハイインピーダンス状態であり、電源電圧VDD及びグランド電圧GNDのいずれも供給されない状態である。また、イコライズ信号EQ及びワード線WLはグランド電圧GNDである。ラッチ信号LEは電源電圧VDDであり、このときのラッチ回路8は活性化され、データの値、すなわちビット線BLT及びBLBの値を保持する。SRAM100では、データの読み出しに先立って、ビット線BLT及びBLBのイコライズが行われる。具体的には、ラッチ制御回路7は、ラッチ信号LEを電源電圧VDDからグランド電圧GNDに遷移させ、ラッチ回路8を非活性化する。イコライズ制御回路3は、イコライズ信号EQをグランド電圧GNDから電源電圧VDDに遷移させる図4のタイミングT11。すると、イコライズ回路4がオンとなり、ビット線BLTとビット線BLBとの間が導通する。そのため、ビット線BLBとビット線BLTとの間で電荷移動が生じる。ビット線BLT及びBLBの両端はハイインピーダンス状態であるので、ビット線BLT及びBLBの電圧は平均化される。よって、ビット線BLT及びBLBの電圧は、ともにVDD/2となる。イコライズが終了すると、次にデータの読み出しを開始する。具体的には、イコライズ制御回路3は、イコライズ信号EQを電源電圧VDDからグランド電圧GNDに遷移させる。すると、イコライズ回路4がオフとなり、ビット線BLTとビット線BLBとの間はハイインピーダンス状態となる。また、ワード線ドライバ1は、ワード線をグランド電圧GNDから電源電圧VDDに遷移させる。すると、データの読み出しが始まり、ビット線対の一方の電圧は、VDD/2からグランド電圧GNDに降下する図4のタイミングT12。図4に示した例では、ビット線BLBの電圧がVDD/2からグランド電圧GNDに降下する。データの読み出しが終了すると、ラッチ制御回路7は、ラッチ信号LEをグランド電圧GNDから電源電圧VDDに遷移させ、ラッチ回路8を活性化する図4のタイミングT13。よって、活性化されたラッチ回路8によって、ビット線対の他方の電圧は、電源電圧VDDの半分のVDD/2から電源電圧VDDに昇圧される。図4に示した例では、ビット線BLTの電圧がVDD/2から電源電圧VDDに昇圧される。本構成では、データ読み出し前のビット線を、電源電圧VDDの半分のVDD/2にプリチャージすることができる。そのため、データ読み出し前のビット線を、電源電圧VDDにプリチャージする場合と比べて、データ読み出し時のビット線電圧のスイング幅が小さくなる。その結果、データの読み出し時に放電される電荷量を減らすことができる。従って、本構成によれば、ビット線の電圧が電源電圧VDDである場合と比べて、消費電力を低減することができる。また、SRAM100は、データの読み出し後に、ラッチ回路8により、読み出し後のビット線のデータをイコライズ前の状態に復旧させることが可能である。これにより、イコライズでビット線の電圧を下げることよるデータの破損を好適に防止することがきる。よって、本構成によれば、SRAM100よりも安定したデータの読み出しが可能なSRAMを提供することができる。なお、たとえばメモリセル20がビット線対BLT及びBLBの電位レベルを一方が第1の電源の電圧レベル、他方を第2の電源の電圧レベルにほぼできる場合は、ラッチ回路8を有さない構成としてもよい。しかし、確実にビット線対BLT及びBLBの電位レベルを一方が第1の電源の電圧レベル、他方を第2の電源の電圧レベルにするためには、図1Aのようにビット線対にラッチ回路8を形成することが望ましい。実施の形態2次に、本発明の実施の形態2にかかるSRAM200について説明する。SRAM200は、電源電圧VDDを更に低下させた場合に好適な実施の形態を示す。図5は、実施の形態2にかかるSRAM200の構成を模式的に示すブロック図である。SRAM200は、SRAM100の周辺回路31を、周辺回路32に置換した構成を有する。周辺回路32は、周辺回路31のI/Oブロック61を、I/Oブロック62に置換した構成を有する。I/Oブロック62は、I/Oブロック61のラッチ回路8を、ラッチ回路9に置換した構成を有する。なお実質的に、実施の形態1との構成の違いはラッチ回路8をラッチ回路9に置き換えた部分である。ラッチ回路9には、電源電圧VDD及びグランド電圧GNDが供給される。SRAM200のその他の構成は、SRAM100と同様であるので、説明を省略する。次いで、ラッチ回路9の構成について説明する。図6は、実施の形態3にかかるSRAM200のラッチ回路9の構成を示す回路図である。ラッチ回路9は、ラッチ回路8から、PMOSトランジスタP13及びインバータINV1を削除した構成を有する。すなわち、PMOSトランジスタP11及びP12のソースには、電源電圧VDDが供給される。また、ラッチ回路9では、PMOSトランジスタP11及びP12のしきい値は、VDD/2よりも大きい。ここで、ラッチ回路のPMOSトランジスタP11及びP12のしきい値電圧をVth_Pとする。電源VDDが2倍のVth_Pよりも低い電圧範囲で動作させた場合、イコライズ後のビット線対の電圧VDD/2がVth_Pを下回り電気的に絶縁状態となる。よって、ラッチ回路8の代わりにラッチ回路9を用いることが可能である。本実施の形態では、イコライズによりビット線対がVDD/2になると、実質的にPMOSトランジスタP11及びP12がオフする。つまり、ラッチ回路8のPMOSトランジスタP13の働きを兼ねるため、PMOSトランジスタP13が無くても、ラッチ回路9はラッチ回路8と同等の動作を行うことができる。ラッチ回路8を用いる場合には、イコライズ時には、電源電圧VDDの電圧値に関係なくラッチ回路8はほぼ完全にオフする。その結果、ビット線と電源電圧VDDとはほぼ絶縁状態に制御される。一方、電源電圧VDDが2×Vth_Pよりも低い場合は、ラッチ回路9を用いてもイコライズ開始後すぐにPMOSトランジスタP11及びP12はオフし、ほぼ絶縁状態になる。その結果、イコライズ終了後は、ビット線対の電圧をほぼVDD/2にすることができる。これによりラッチ回路9を用いれば、回路簡素化ができる。簡単のため本明細書ではこのようなラッチ回路9のPMOSトランジスタP11及びP12がオフである場合についても、絶縁状態として説明する。続いて、本実施の形態にかかるSRAM200の動作について説明する。SRAM200における消費電力の低減は、SRAM200と同様、データの読み出し動作時に発現する。従って、以下では、読み出し時の動作に着目して説明する。図7は、実施の形態3にかかるSRAM200の読み出し時の動作を示すタイミングチャートである。初期状態については、SRAM200と同様であるので、説明を省略する。SRAM200では、まず、データの読み出しに先立って、ビット線BLT及びBLBのイコライズが行われる図7のタイミングT21。タイミングT21では、ラッチ制御回路7は、ラッチ信号LEを電源電圧VDDからグランド電圧GNDに遷移させ、ラッチ回路9を非活性化する。イコライズの動作については、SRAM100と同様であるので、詳細については省略する。イコライズにより、ビット線BLT及びBLBの電圧は、ともにVDD/2となる。なお、イコライズ中は、ビット線BLT及びBLBの電圧はVDD/2であるので、ラッチ回路9のPMOSトランジスタP11及びP12は、ともにオフ状態である。イコライズが終了すると、次にデータの読み出しを開始する。データの読み出し動作については、SRAM100と同様であるので、詳細については省略する。データの読み出しにより、ビット線BLBの電圧は、VDD/2からグランド電圧GNDに降下する図7のタイミングT22。データの読み出しの開始後、ビット線BLBの電圧が任意のレベルまで低下すると、PMOSトランジスタP11がオンとなる。これにより、ビット線BLTは、電源電圧VDDまで充電される図7のタイミングT23。データの読み出しの開始から所定時間経過後、ラッチ制御回路7は、ラッチ信号LEをグランド電圧GNDから電源電圧VDDに遷移させ、ラッチ回路9を活性化する。上述のように、本構成によれば、ラッチ回路の構成は異なるものの、SRAM100と同様の作用効果を奏することができるSRAMを提供することができる。実施の形態3次に、本発明の実施の形態3にかかるSRAM300について説明する。図8Aは、実施の形態3にかかるSRAM300の構成を模式的に示すブロック図である。図8Aに示すように、メモリセルアレイ2には、電源として、高電圧電源電圧CVDDが供給される。図8Bは、実施の形態3にかかるSRAM300のメモリセル20の構成を示す回路図である。すなわち、実施の形態3では、メモリセルアレイ2のメモリセル20は、図8Bに示すように、高電圧電源電圧CVDDが供給される。図8Bにおけるメモリセル20のその他の構成は、図1Bと同様であるので、説明を省略する。なお、高電圧電源電圧CVDDは、第3の電源の電圧に対応する。SRAM300は、SRAM200の周辺回路32を、周辺回路33に置換した構成を有する。周辺回路33は、周辺回路32の制御ブロック51を、制御ブロック53に置換した構成を有する。制御ブロック53では、イコライズ制御回路3に、電源として電源電圧VDD及び高電圧電源電圧CVDDの2つの電圧が供給される。ここで、高電圧電源電圧CVDDは、電源電圧VDDよりも高い電圧である。SRAM300のその他の構成は、SRAM200と同様であるので、説明を省略する。イコライズ制御回路3の回路は基本的には電源電圧VDDで動作し、高電圧電源電圧CVDDはイコライズ制御回路3の出力信号であるEQ信号の出力電位レベルをCVDDレベルとする場合に利用する。続いて、本実施の形態にかかるSRAM300の動作について説明する。SRAM300における消費電力の低減は、SRAM200と同様、データの読み出し動作時に発現する。従って、以下では、読み出し時の動作に着目して説明する。図9は、実施の形態3にかかるSRAM300の読み出し時の動作を示すタイミングチャートである。まず、初期状態については、SRAM200と同様であるので、説明を省略する。SRAM300では、まず、SRAM200と同様に、データの読み出しに先立って、ビット線BLT及びBLBのイコライズが行われる図9のタイミングT31。タイミングT31では、ラッチ制御回路7は、ラッチ信号LEを電源電圧VDDからグランド電圧GNDに遷移させ、ラッチ回路9を非活性化する。そして、イコライズ制御回路3は、イコライズ信号EQをグランド電圧GNDから高電圧電源電圧CVDDに遷移させる。SRAM300では、イコライズ回路4に、電源電圧VDDではなく、高電圧電源電圧CVDDを印加するが、その理由は、以下の通りである。SRAMにおける消費電力を削減するために電源電圧VDDの値を小さくすると、MOSトランジスタで構成されるイコライズ回路4に電源電圧VDDを印加しても、イコライズ回路4はオン状態になりにくくなる。つまり、電源電圧VDDの値を小さくすると、電源電圧VDDの絶対値とMOSトランジスタのしきい値の絶対値との差が小さくなるため、MOSトランジスタのオン/オフ動作の確実性の余裕度が小さくなってしまう。ところが、本実施の形態にかかるSRAM300のように、イコライズ信号EQの電圧を、より高い電圧である高電圧電源電圧CVDDとすることにより、電源電圧VDDの値によらず、イコライズ回路4のMOSトランジスタを確実にオン/オフすることができる。これにより、電源電圧VDDを小さくすることにより生じる恐れがある、イコライズ回路4の誤動作を防止することができる。なお、SRAM300のイコライズ動作以降の動作については、SRAM200と同様であるので、説明を省略する。なお、図9のタイミングT33及びT34は、それぞれ図7のタイミングT23及びT23に対応する。実施の形態1及び2では、イコライズ回路4のスイッチとして、NMOSトランジスタ、PMOSトランジスタいずれも利用可能であることを示した。本実施の形態でも、イコライズ回路4のスイッチとして、NMOSトランジスタに代えてPMOSトランジスタを利用することは可能である。しかしながら、NMOSトランジスタを利用する場合に、そのゲートに、電源電圧VDDではなく、高電圧電源電圧CVDDを印加することと同様の動作をさせるためには、グランドより低い電位レベル電源が必要である。したがって、スイッチとしてはNMOSトランジスタを利用する方が好適である。以上のように、SRAM300は、SRAM200と同様の作用効果のみならず、さらなる有利な効果を奏することが可能である。すなわち、SRAM300は、電源電圧VDDを小さな値とした場合でも、イコライズ回路4に高電圧電源電圧CVDDを印加することにより、イコライズ回路4の誤動作を防止することができるという、更なる効果を奏することができる。よって、本構成によれば、低消費電力かつ動作安定性に優れるSRAMを提供することができる。実施の形態4次に、本発明の実施の形態4にかかるSRAM400について説明する。SRAM400は、SRAM300にビット線セレクタが追加された場合の実施の形態を示す。SRAM400は、メモリセルアレイ2が複数のセルを有し、複数のビット線対のいずれかが選択されることにより、データが読み出される。図10は、実施の形態5にかかるSRAM400の構成を模式的に示すブロック図である。SRAM400は、SRAM300の周辺回路33を、周辺回路34に置換した構成を有する。周辺回路34は、周辺回路33の制御ブロック53を制御ブロック54に、I/Oブロック62をI/Oブロック64に置換した構成を有する。SRAM400は、実施の形態3にかかるSRAM300を、複数のビット線対を有する構成とした変形例である。SRAM400は、ビット線BLT1及びBLB1からなるビット線対と、ビット線BLT2及びBLB2からなるビット線対と、を有する。SRAM400は、複数のビット線対を有するので、イコライズ回路及びラッチ回路も複数個設けられる。具体的には、イコライズ回路41及びラッチ回路91は、ビット線BLT1とビット線BLB1との間に接続される。イコライズ回路42及びラッチ回路92は、ビット線BLT2とビット線BLB2との間に接続される。なお、イコライズ回路41及び42は、イコライズ回路4と同様の構成を有する。ラッチ回路91及び92は、ラッチ回路9と同様の構成を有する。ビット線セレクタ制御回路10は、ビット線セレクタ11での選択を制御する複数の選択信号YSを、ビット線セレクタ11に出力する。ビット線セレクタ11は、選択信号YSに応じて選択したビット線対のデータを、センスアンプ6に出力する。ビット線セレクタ制御回路10及びビット線セレクタ11には、それぞれ電源電圧VDD及びグランド電圧GNDが供給される。ビット線セレクタ制御回路10は、SRAMの周辺回路に相当する。また、ワード線ドライバ1には、高電圧電源電圧CVDDが更に供給される。SRAM400のその他の構成は、SRAM300と同様であるので、説明を省略する。続いて、本実施の形態にかかるSRAM400の動作について説明する。以下では、まず、読み出し時の動作に着目して説明する。図11は、実施の形態4にかかるSRAM400の読み出し時の動作を示すタイミングチャートである。まず、初期状態においては、ビット線BLT1及びBLB1の一方の電圧は電源電圧VDD、他方の電圧はグランド電圧GNDである。同様に、ビット線BLT2及びBLB2の一方の電圧は電源電圧VDD、他方の電圧はグランド電圧GNDである。図11では、初期状態において、ビット線BLB1及びBLB2が電源電圧VDD、ビット線BLT1及びBLT2がグランド電圧GNDである場合を示している。なお、このとき、ビット線BLT1、BLT2、BLB1及びBLB2一端又は両端はハイインピーダンス状態であり、電源電圧VDD及びグランド電圧GNDのいずれも供給されない状態である。ラッチ信号LEは電源電圧VDDであり、このときのラッチ回路91及び92は活性化され、データの値、すなわちビット線BLT1及びBLB1、BLT2及びBLB2の値をそれぞれ保持する。イコライズ信号EQ、ワード線WL及び選択信号YSは、グランド電圧GNDである。なお、この例では、ビット線セレクタ11によりビット線BLT1及びBLB1が選択されるものとして説明する。SRAM400では、まず、SRAM300と同様に、データの読み出しに先立って、ビット線のイコライズが行われる図11のタイミングT401。タイミングT401では、ラッチ制御回路7は、ラッチ信号LEを電源電圧VDDからグランド電圧GNDに遷移させ、ラッチ回路91及び92を非活性化する。そして、イコライズ制御回路3は、イコライズ信号EQをグランド電圧GNDから高電圧電源電圧CVDDに遷移させる。すると、イコライズ回路41がオンとなり、ビット線BLT1とビット線BLB1との間が導通する。そのため、ビット線BLB1とビット線BLT1との間で電荷移動が生じる。ビット線BLT1及びBLB1の一端又は両端がハイインピーダンス状態であるので、ビット線BLT1及びBLB1の電圧は平均化される。よって、ビット線BLT1及びBLB1の電圧は、ともにVDD/2となる。同様に、イコライズ回路42がオンとなり、ビット線BLT2とビット線BLB2との間が導通する。そのため、ビット線BLB2とビット線BLT2との間で電荷移動が生じる。ビット線BLT2及びBLB2の一端又は両端がハイインピーダンス状態であるので、ビット線BLT2及びBLB2の電圧は平均化される。よって、ビット線BLT2及びBLB2の電圧は、ともにVDD/2となる。なお、SRAM400では、SRAM300と同様に、イコライズ回路4に、電源電圧VDDではなく、高電圧電源電圧CVDDを印加する。その理由については、SRAM300と同様であるので、説明を省略する。イコライズが終了すると、次にデータの読み出しを開始する。具体的には、イコライズ制御回路3は、イコライズ信号EQを高電圧電源電圧CVDDからグランド電圧GNDに遷移させる。すると、イコライズ回路41及び42がオフとなり、ビット線BLT1とビット線BLB1との間及びビット線BLT2とビット線BLB2との間は、ハイインピーダンス状態となる。また、ワード線ドライバ1は、ワード線WLをグランド電圧GNDから電源電圧VDDに遷移させる。すると、データの読み出しが始まり、ビット線BLB1及びBLB2の電圧は、VDD/2からグランド電圧GNDに降下する図11のタイミングT402。データの読み出しの開始後、ビット線BLB1及びBLB2の電圧が任意のレベルまで低下すると、ラッチ回路91及び92のPMOSトランジスタP11がオンとなる。これにより、ビット線BLT1及びBLB2は、電源電圧VDDまで充電される図11のタイミングT403。その後、ビット線セレクタ制御回路10は、任意の選択信号YSをグランド電圧GNDから電源電圧VDDに遷移させる図11のタイミングT404。これにより、ビット線BLT1及びBLB1が選択され、データが読み出される。データの読み出しが終了すると、ワード線ドライバ1は、ワード線WLを電源電圧VDDからグランド電圧GNDに遷移させる。ビット線セレクタ制御回路10は、選択信号YSを電源電圧VDDからグランド電圧GNDに遷移させる。ラッチ制御回路7は、ラッチ信号LEをグランド電圧GNDから電源電圧VDDに遷移させ、ラッチ回路9を活性化する図11のタイミングT405。次いで、書き込み時の動作に着目して説明する。図12は、実施の形態4にかかるSRAM400の書き込み時の動作を示すタイミングチャートである。初期状態については、読み出し時と同様であるので、説明を省略する。なお、以下では、ビット線BLT1及びビット線BLB1からなるビット線対を用いて、データの書き込みが行われる場合について説明する。データの書き込みに先立って、ビット線のイコライズが行われる図12のタイミングT411。タイミングT411での動作は、読み出し時における図11のタイミングT401の動作と同様であるので、説明を省略する。なお、イコライズ回路4に、高電圧電源電圧CVDDを印加する理由については、読み出し時と同様である。イコライズが終了すると、次にデータの読み出しを開始する図12のタイミングT412。タイミングT412での動作は、読み出し時における図11のタイミングT401の動作と同様であるので、説明を省略する。データの読み出しの開始後、ビット線BLB1及びBLB2の電圧が任意のレベルまで低下すると、ラッチ回路91及び92のPMOSトランジスタP11がオンとなる。これにより、ビット線BLT1及びBLB2は、電源電圧VDDまで充電される図12のタイミングT413。そして、ビット線セレクタ制御回路10は、選択信号YSをグランド電圧GNDから電源電圧VDDに遷移させる。これにより、ビット線BLT1及びBLB1が選択される図12のタイミングT414。その後、ワード線ドライバ1は、ワード線WLを電源電圧VDDから高電圧電源電圧CVDDに遷移させる図12のタイミングT415。これにより、ビット線BLT1及びBLB1を介して、メモリセルアレイ2にデータが書き込まれる。データの書き込みにより、ビット線BLT1はグランド電圧GNDとなる。ビット線BLB1は、電源電圧VDDに充電される。なお、SRAM400において、ワード線WLに高電圧電源電圧CVDDを印加する理由は、以下の通りである。SRAMにおける消費電力を削減するために電源電圧VDDの値を小さくすると、メモリセルアレイ2を構成するMOSトランジスタは、イコライズ回路4と同様に、オン状態になりにくくなる。つまり、電源電圧VDDの値を小さくすると、電源電圧VDDとメモリセルアレイ2のMOSトランジスタのしきい値との差が小さくなるため、メモリセルアレイ2のMOSトランジスタのオン/オフ動作の確実性の余裕度が小さくなってしまう。ところが、本実施の形態にかかるSRAM400のように、ワード線WLをより高い電圧である高電圧電源電圧CVDDとすることにより、電源電圧VDDの値によらず、メモリセルアレイ2のMOSトランジスタを確実にオン/オフすることができる。これにより、電源電圧VDDを小さくすることにより生じる恐れがある、書き込み時の誤動作を防止することができる。データの書き込みが終了すると、ワード線ドライバ1は、ワード線WLを高電圧電源電圧CVDDからグランド電圧GNDに遷移させる。ビット線セレクタ制御回路10は、選択信号YSを電源電圧VDDからグランド電圧GNDに遷移させる。ラッチ制御回路7は、ラッチ信号LEをグランド電圧GNDから電源電圧VDDに遷移させ、ラッチ回路91及び92を活性化する図12のタイミングT416。以上のように、SRAM400は、SRAM400と同様の作用効果のみならず、さらなる有利な効果を奏することが可能である。すなわち、SRAM400は、電源電圧VDDを小さな値とした場合でも、書き込み時のメモリセルアレイ2に高電圧電源電圧CVDDを印加することにより、メモリセルアレイ2の誤動作を防止することができるという、更なる効果を奏することができる。よって、本構成によれば、低消費電力で、さらに動作安定性に優れるSRAMを提供することができる。また、上述のように、SRAM400は、複数のビット線対から任意のビット線対を選択して、データの読み出し及び書き込みを行うことが可能である。実施の形態5次に、本発明の実施の形態5にかかるSRAM500について説明する。SRAM500は、実施の形態4にかかるSRAM400の変形例である。図13は、実施の形態5にかかるSRAM500の構成を模式的に示すブロック図である。SRAM500は、SRAM400の周辺回路34を、周辺回路35に置換した構成を有する。周辺回路35は、周辺回路34のI/Oブロック64を、I/Oブロック65に置換した構成を有する。I/Oブロック65は、I/Oブロック64のセンスアンプ6を、センスアンプ12に置換した構成を有する。なお、実施の形態1~4では、センスアンプ6については特に言及していないが、本実施の形態のセンスアンプ12を利用してもよい。また、センスアンプ6は、図3のラッチ回路8や図6のラッチ回路9と同様なラッチ回路として構成してもよい。ただしこの場合は、例えば、ラッチ信号LEに相当する制御信号SAEセンスアンプイネーブルによりセンスアンプ6を制御するように構成する。なお、制御信号SAEはセンスアンプ制御回路5からセンスアンプ6に供給される。図14は、実施の形態5にかかるSRAM500のセンスアンプ12の構成を示す回路図である。センスアンプ12は、PMOSトランジスタP14及びP15、インバータINV2及びINV3を有する。PMOSトランジスタP14及びP15は、それぞれ第7及び第8のMOSトランジスタに対応する。インバータINV2及びINV3は、それぞれ第1及び第2のインバータに対応する。PMOSトランジスタP14のソースは電源電圧VDDと接続され、ドレインはインバータINV2の入力と接続される。インバータINV2の入力は、さらに選択されたビット線からの信号YBLTと接続される。インバータINV1の出力は、センスアンプ出力SAOTと接続される。PMOSトランジスタP15のソースは電源電圧VDDと接続され、ドレインはインバータINV3の入力と接続される。インバータINV3の入力は、さらに選択されたビット線からの信号YBLBと接続される。インバータINV2の出力は、センスアンプ出力SAOBと接続される。この例では、SRAM400と同様に、ビット線BLT1及びBLB1が選択されるので、信号YBLTはビット線BLT1からの信号であり、信号YBLBはビット線BLB1からの信号である。また、PMOSトランジスタP14及びP15のゲートにより、制御信号PCが入力する。センスアンプ12は、制御信号PCにより、活性化/非活性化する。続いて、本実施の形態にかかるSRAM500の動作について説明する。以下では、まず、読み出し時の動作に着目して説明する。図15は、実施の形態5にかかるSRAM500の読み出し時の動作を示すタイミングチャートである。まず、初期状態においては、制御信号PCは、グランド電圧GNDである。ワード線WL、ラッチ信号LE、イコライズ信号EQ、選択信号YS及び各ビット線の初期状態は、SRAM400と同様であるので、説明を省略する。SRAM500では、まず、SRAM400と同様に、データの読み出しに先立って、ビット線のイコライズが行われる図15のタイミングT501。タイミングT501では、ラッチ制御回路7は、ラッチ信号LEを電源電圧VDDからグランド電圧GNDに遷移させ、ラッチ回路91及び92を非活性化する。そして、イコライズ制御回路3は、イコライズ信号EQをグランド電圧GNDから高電圧電源電圧CVDDに遷移させる。すると、イコライズ回路41がオンとなり、ビット線BLT1とビット線BLB1との間が導通する。同様に、イコライズ回路42がオンとなり、ビット線BLT2とビット線BLB2との間が導通する。同時に、ビット線セレクタ制御回路10は、選択信号YSをグランド電圧GNDから電源電圧VDDに遷移させる。これにより、ビット線BLT1及びBLB1が選択される。その結果、ビット線BLT1はセンスアンプ12に信号YBLTとして入力し、ビット線BLB1はセンスアンプ12に信号YBLBとして入力することとなる。このとき、制御信号PCはグランド電圧であるので、センスアンプ12のPMOSトランジスタP14及びP15は、オン状態である。また、ビット線BLT1とビット線BLB1とは導通状態である。よって、ビット線BLT1とビット線BLB1は、ともに電源電圧VDDに充電される。一方、非選択のビット線BLT2及びBLB2の一端又は両端がハイインピーダンス状態である。よって、ビット線BLB2とビット線BLT2との間で電荷移動が生じる。その結果、ビット線BLT2及びBLB2の電圧は平均化され、ビット線BLT2及びBLB2の電圧はVDD/2となる。なお、SRAM500では、SRAM400と同様に、イコライズ回路4に、電源電圧VDDではなく、高電圧電源電圧CVDDを印加する。その理由については、SRAM500と同様であるので、説明を省略する。イコライズが終了すると、次にデータの読み出しを開始する。具体的には、イコライズ制御回路3は、イコライズ信号EQを高電圧電源電圧CVDDからグランド電圧GNDに遷移させる図15のタイミングT502。すると、イコライズ回路41及び42がオフとなり、ビット線BLT1とビット線BLB1との間及びビット線BLT2とビット線BLB2との間は、ハイインピーダンス状態となる。また、ワード線ドライバ1は、ワード線WLをグランド電圧GNDから電源電圧VDDに遷移させる。センスアンプ制御回路5は、制御信号PCをグランド電圧GNDから電源電圧VDDに遷移させる。すると、データの読み出しが始まり、ビット線BLB1の電圧は、電源電圧VDDからグランド電圧GNDに降下する。また、ビット線BLB2の電圧は、VDD/2からグランド電圧GNDに降下する。データの読み出しが終了すると、ラッチ制御回路7は、ラッチ信号LEをグランド電圧GNDから電源電圧VDDに遷移させ、ラッチ回路91及び92を活性化する。ワード線ドライバ1は、ワード線WLを電源電圧VDDからグランド電圧GNDに遷移させる。ビット線セレクタ制御回路10は、選択信号YSを電源電圧VDDからグランド電圧GNDに遷移させる。センスアンプ制御回路5は、制御信号PCを電源電圧VDDからグランド電圧GNDに遷移させる図15のタイミングT504。これにより、読み出し動作を終了する。次いで、書き込み時の動作に着目して説明する。図16は、実施の形態5にかかるSRAM500の書き込み時の動作を示すタイミングチャートである。初期状態については、読み出し時と同様であるので、説明を省略する。なお、以下では、ビット線BLT1及びビット線BLB1からなるビット線対を用いて、データの書き込みが行われる場合について説明する。データの書き込みに先立って、ビット線のイコライズが行われる図16のタイミングT511。タイミングT511での動作は、読み出し時における図15のタイミングT501の動作と同様であるので、説明を省略する。同様に、タイミングT512及びT513での動作は、それぞれ読み出し時における図15のタイミングT502及びT503の動作と同様であるので、説明を省略する。タイミングT513の後、ワード線ドライバ1は、ワード線WLを電源電圧VDDから高電圧電源電圧CVDDに遷移させる図16のタイミングT514。これにより、データが書き込まれる。その結果、ビット線BLT1はグランド電圧GNDに、ビット線BLB1は電源電圧VDDとなり、データが書き込まれる。データの書き込みが終了すると、ラッチ制御回路7は、ラッチ信号LEをグランド電圧GNDから電源電圧VDDに遷移させ、ラッチ回路91及び92を活性化する。ワード線ドライバ1は、ワード線WLを電源電圧VDDからグランド電圧GNDに遷移させる。ビット線セレクタ制御回路10は、選択信号YSを電源電圧VDDからグランド電圧GNDに遷移させる。センスアンプ制御回路5は、制御信号PCを電源電圧VDDからグランド電圧GNDに遷移させる図16のタイミングT515。これにより、書き込み動作を終了する。SRAM500は、SRAM400と同様に、選択信号YSを用いてビット線対を選択する。ところで、SRAM400では、遅延素子などを介してワード線WLの信号を遅延させることにより、選択信号YSのタイミングを生成しなければならない。しかしながら、SRAMの消費電力低減のために電源電圧VDDの値を小さくすると、遅延素子とビット線の放電時間との間の誤差が生じやすくなる。そのため、SRAM400では、選択信号YSのタイミングがずれて、誤動作が生じるおそれがある。これに対し、SRAM500では、選択信号YSを、イコライズ信号EQと同時に活性化することにより、上述のようなタイミングずれによる誤動作を回避できる。また、選択されたビット線を電源電圧VDDにプリチャージできるので、確実なデータの読み出し及び書き込みを行うことができる。以上のように、SRAM500は、SRAM400と同様の作用効果のみならず、さらなる有利な効果を奏することが可能である。すなわち、SRAM500は、選択信号YSのタイミングずれによる誤作動を防止するとともに、選択されたビット線のみを電源電圧VDDにプリチャージして、確実なデータの読み出し及び書き込みを行うことができるという、更なる効果を奏することができる。よって、本構成によれば、低消費電力で、更に動作安定性に優れるSRAMを提供することができる。実施の形態6次に、本発明の実施の形態6について説明する。実施の形態6では、上述の実施の形態4及び5にかかるSRAMのワード線ドライバ1の具体的な構成及び動作について説明する。図17は、実施の形態6にかかるワード線ドライバ1の構成を模式的に示すブロック図である。ワード線ドライバ1は、Xデコーダ21、レベルシフタLS1~LSnnは、2以上の整数及びVDDセレクタ22を有する。Xデコーダ21及びレベルシフタLS1~LSnには、電源電圧VDD及びグランド電圧GNDが供給される。VDDセレクタ22には、電源電圧VDD、高電圧電源電圧CVDD及びグランド電圧GNDが供給される。Xデコーダ21は、レベルシフタLS1~LSnを介してワード線WL1~WLnのそれぞれと接続され、ワード線WL1~WLnのいずれかを選択する。なお、ワード線WL1~WLnは、SRAM400及びSRAM500におけるワード線WLに対応する。VDDセレクタ22は、制御信号WPに同期して、電源電圧VDD又は高電圧電源電圧CVDDを選択し、選択した電圧を、出力電圧VDD_WLDとして出力する。VDDセレクタ22は、通常時は電源電圧VDDを選択するが、データの書き込み時に制御信号WPが活性化することで、高電圧電源電圧CVDDを選択する。レベルシフタLS1~LSnは、Xデコーダ21から入力する電源電圧VDDを、VDDセレクタ22の出力電圧VDD_WLDに変換する。次いで、VDDセレクタ22の具体例について説明する。図18は、実施の形態6にかかるワード線ドライバ1のVDDセレクタ22の構成を模式的に示す回路図である。VDDセレクタ22は、レベルシフタ221、PMOSトランジスタP21及びP22、インバータINV4を有する。レベルシフタ221は、制御信号WPが入力し、制御信号WPに応じて電源電圧VDD又は高電圧電源電圧CVDDを選択し、選択した電圧を出力する。PMOSトランジスタP21のソースは電源電圧VDDが供給され、PMOSトランジスタP22のソースは高電圧電源電圧CVDDが供給される。PMOSトランジスタP21及びP22のドレインからは、出力電圧VDD_WLDが出力される。PMOSトランジスタP21のゲートは、レベルシフタ221の出力と接続される。PMOSトランジスタP22のゲートは、インバータINV4を介して、レベルシフタ221の出力と接続される。次いで、レベルシフタLS1~LSnの具体例について説明する。レベルシフタLS1~LSnは、それ同様の構成を有するので、ここでは代表としてレベルシフタLS1の構成について説明する。図19は、実施の形態6にかかるワード線ドライバ1のレベルシフタLS1の構成を模式的に示す回路図である。レベルシフタLS1は、PMOSトランジスタP23及びP24、NMOSトランジスタN21及びN22、インバータINV5~INV7を有する。PMOSトランジスタP23のドレインは、NMOSトランジスタN21のドレインと接続される。NMOSトランジスタN21のソースは、グランド電圧GNDが供給される。PMOSトランジスタP24のドレインは、NMOSトランジスタN22のドレインと接続される。NMOSトランジスタN22のソースは、グランド電圧GNDが供給される。PMOSトランジスタP23及びP24のソースは、出力電圧VDD_WLDが供給される。PMOSトランジスタP23のゲートは、PMOSトランジスタP24とNMOSトランジスタN22との接続点と接続される。PMOSトランジスタP23のゲートは、PMOSトランジスタP23とNMOSトランジスタN21との接続点と接続される。インバータINV7を介して、ワード線WL1と接続される。インバータINV7には、PMOSトランジスタP24とNMOSトランジスタN22との接続点が入力され、ワード線WL1が出力される。また、インバータINV7には、出力電圧VDD_WLDが電源として供給される。インバータINV5には、Xデコーダ21の出力X-dec_outが入力される。インバータINV5の出力は、NMOSトランジスタN21のゲートと接続される。また、インバータINV5の出力は、インバータINV6を介して、NMOSトランジスタN22のゲートと接続される。続いて、本実施の形態にかかるワード線ドライバ1の動作について説明する。以下では、ワード線WL1が選択される場合を例として、まず、読み出し時の動作に着目して説明する。図20は、実施の形態6にかかるワード線ドライバ1の読み出し時の動作を示すタイミングチャートである。まず、初期状態においては、Xデコーダ21の出力X-dec_out、制御信号WP及びワード線WL1はグランド電圧GNDである。制御信号WPはグランド電圧GNDであるので、VDDセレクタ22は、電源電圧VDDを出力電圧VDD_WLDとして出力する。Xデコーダ21の出力X-dec_outがグランド電圧GNDから電源電圧VDDに遷移すると、ワード線WL1が選択される。その結果、ワード線WL1は、グランド電圧GNDから電源電圧VDDに遷移する図20のタイミングT601。しかし、制御信号WPはグランド電圧のまま維持されるので、出力電圧VDD_WLDも、そのまま電源電圧VDDで維持される。データの読み出し終了後、Xデコーダ21の出力X-dec_outは、電源電圧VDDからグランド電圧GNDに遷移する。すると、ワード線WL1の選択状態が解除され、ワード線WL1は、電源電圧VDDからグランド電圧GNDに遷移する図20のタイミングT602。次いで、ワード線ドライバ1の書き込み時の動作について説明する。図21は、実施の形態6にかかるワード線ドライバ1の書き込み時の動作を示すタイミングチャートである。初期状態については、読み出し時と同様であるので、説明を省略する。また、タイミングT611における動作は、図20のタイミングT601の動作と同様であるので、説明を省略する。タイミングT611の後、制御信号WPは、グランド電圧GNDから電源電圧VDDに遷移する。すると、VDDセレクタ22は、電源電圧VDDに代えて、高電圧電源電圧CVDDを、出力電圧VDD_WLDとして出力する。その結果、レベルシフタLS1には、出力電圧VDD_WLDとして高電圧電源電圧CVDDが入力するので、ワード線WL1は、電源電圧VDDから高電圧電源電圧CVDDにレベルがシフトする図21のタイミングT612。これにより、ワード線ドライバ1は、実施の形態4及び5で説明したように、書き込み時のワード線の電圧を高電圧電源電圧CVDDまで上昇させることが可能となる。その後、制御信号WPは、電源電圧VDDからグランド電圧GNDに遷移する。すると、VDDセレクタ22は、高電圧電源電圧CVDDに代えて、電源電圧VDDを、出力電圧VDD_WLDとして出力する。その結果、レベルシフタLS1には、出力電圧VDD_WLDとして電源電圧VDDが入力するので、ワード線WL1は、高電圧電源電圧CVDDから電源電圧VDDにレベルがシフトする図21のタイミングT613。これにより、ワード線WL1は、高電圧電源電圧CVDDから電源電圧VDDに遷移する。次いで、Xデコーダ21の出力X-dec_outは、電源電圧VDDからグランド電圧GNDに遷移する。すると、ワード線WL1の選択状態が解除され、ワード線WL1は、電源電圧VDDからグランド電圧GNDに遷移する図21のタイミングT614。これにより、書き込み動作を終了する。以上、本実施の形態によれば、実施の形態4及び5で説明したように、書き込み時のワード線の電圧を高電圧電源電圧CVDDまで上昇させることが可能となる。一般的なVDDセレクタでは、レベルシフタにおいて電源電圧VDDから高電圧電源電圧CVDDに直接レベル変換すると、電源電圧VDDの低下時に変換前のレベルVDDと変換後のレベルCVDDとの電位差が広がり、最終的には変換不能になる問題があった。なぜならば、レベルシフタにおいて、データ遷移時に、レベルシフタ内のPMOSトランジスタP21及びP22のゲート-ソース間電圧|Vgs|は、高電圧電源電圧CVDDとなり、NMOSトランジスタN21及びN22のゲート-ソース間電圧Vgsは電源電圧VDDとなるためである。また、データ遷移時に安定的にレベル変換を実行するためには、NMOSトランジスタN21及びN22の駆動能力が、PMOSトランジスタP21及びP22の駆動力よりも大きいことが必要である。しかしながら、電源電圧VDDが低下すると、NMOSトランジスタN21及びN22の駆動力のみが低下し、最終的には、PMOSトランジスタP21及びP22の駆動能力を下回ってしまう。NMOSトランジスタN21及びN22のサイズを大きくすることで、NMOSトランジスタN21及びN22の駆動能力を高めることができるが、各々のワード線に接続されるレベルシフタは数が多いため、SRAMの面積を増加させる問題があった。これに対し、本実施の形態にかかるワード線ドライバ1は、図21のタイミングT611やT614でのデータ遷移時には、レベルシフタLS1~LSnに供給される出力電圧VDD_WLDとして、電源電圧VDDが印加される。このために、PMOSトランジスタP21及びP22とNMOSトランジスタN21及びN22のゲート-ソース間電圧|Vgs|には共に電源電圧VDDが印加される。よって、電源電圧VDDが低下した場合、NMOSトランジスタN21及びN22だけでなく、PMOSトランジスタP21及びP22の駆動力も低下する。従って、NMOSトランジスタN21及びN22の駆動能力とPMOSトランジスタP21及びP22の駆動能力の大小関係は保たれる。電圧のレベル変換はデータ遷移が完了した後のタイミングT612で行われ、出力電圧VDD_WLDは電源電圧VDDから高電圧電源電圧CVDDへ引き上げられる。これにより、ワード線WLの電圧は、高電圧電源電圧CVDDとなる。以上より、本構成によれば、ワード線ドライバのサイズを大きくせずに、電源電圧VDDの値を小さくすることができる。加えて、ワード線の電圧を2段階にすることとで、実施の形態4及び5で示したように、消費電力を抑制することができる。以下、消費電力の低減効果について示す。ワード線電位を直接に高電圧電源電圧CVDDに引き上げると、ワード線の充放電に要する消費電力Waは、以下の式15で与えられる。尚、CWLはワード線の寄生容量を表す。一方、ワード線を、電源電圧VDDで充電した後に、高電圧電源電圧CVDDで充電する場合の消費電力Wbは、以下の式16で与えられる。よって、式15及び式16より、本構成によれば、ワード線を高電圧電源電圧CVDDのみで充電する場合に比べて、2fCWLVDDCVDD-VDDだけ、消費電力を低減できる。その他の実施の形態なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、SRAM300のラッチ回路9を、ラッチ回路8に置換するとこが可能である。また、SRAM400及び500のラッチ回路91及び92を、ラッチ回路8と同様の構成とすることも可能である。イコライズ回路4、41及び42、ラッチ回路8、9、91及び92、センスアンプ12の構成はあくまで例示であり、同様の機能を発揮するならば他の回路構成とすることが可能である。例えば、NMOSトランジスタとPMOSトランジスタとを入れ換えることが可能である。SRAM400及び500は、2つのビット線対を有するが、ビット線対の数は、3以上の任意の数とすることができるのは勿論である。なお、上述の実施の形態にかかるSRAMは、メモリチップとして単体の半導体装置半導体集積回路として構成されてもよく、あるいは、他の論理回路等とともに同一半導体チップに形成された半導体装置半導体集積回路としてもよい。