行および列に配列される、メモリセルのアレイを含む、ジョセフソン磁気ランダムアクセスメモリJMRAMシステムであって、前記メモリセルはそれぞれ、ワード書込ライン上に提供されるワード書込電流およびビット書込ライン上に提供されるビット書込電流に応答して、二値論理1状態および二値論理0状態のうちの1つに対応するデジタル状態を記憶するように構成される、ヒステリシス磁気ジョセフソン接合素子HMJJDを含み、前記HMJJDはまた、ワード読取ライン上に提供されるワード読取電流およびビット読取ライン上に提供されるビット読取電流に応答して、個別のデジタル状態を出力するように構成される、JMRAMシステム。前記メモリセルのアレイが、前記アレイの行のそれぞれおよび列のそれぞれに対して、直列に配列されるように、前記ワード書込ラインおよび前記ワード読取ラインは、前記アレイの所与の行内の前記メモリセルのそれぞれに共通であり、前記ビット書込ラインおよび前記ビット読取ラインは、前記アレイの所与の列内の前記メモリセルのそれぞれに共通である、請求項1に記載のJMRAM。所与のメモリセルと関連付けられた前記ワード書込ラインおよび前記ビット書込ラインはそれぞれ、前記HMJJDに磁気結合され、前記ワード書込電流は、データ書込動作の間、前記行の所与の1つ内の前記メモリセルのそれぞれを通して、前記ワード書込ライン上に提供され、前記ビット書込ラインは、それぞれ、前記列の個別の1つと関連付けられる、複数のビット書込ラインを含み、個別の複数のビット書込電流はそれぞれ、前記行の所与の1つ内の前記メモリセルのそれぞれにおける前記二値論理1状態および前記二値論理0状態のうちの1つの記憶に対応する、電流方向を有する、請求項1に記載のJMRAM。前記ビット読取ラインは、それぞれ、前記列の個別の1つと関連付けられる、複数のビット読取ラインを含み、個別の複数のビット読取電流はそれぞれ、データ読取動作の間、提供される前記ワード読取電流に応答して選択される、前記行の所与の1つ内の前記個別のメモリセルのそれぞれと関連付けられたHMJJDに提供され、前記複数のビット読取ライン上の前記行の所与の1つ内のHMJJDのそれぞれの記憶されたデジタル状態の表示を提供する、請求項1に記載のJMRAM。前記ワード読取電流および前記複数のビット読取電流は、前記二値論理0状態および前記二値論理1状態のうちの1つと関連付けられる、前記デジタル状態を記憶する、前記行の所与の1つ内の前記メモリセルの各HMJJDをトリガするように協働し、前記記憶されたデジタル状態の表示は、前記複数のビット読取ラインの電圧と関連付けられる、請求項4に記載のJMRAM。前記ワード読取電流の少なくとも一部は、前記メモリセルのそれぞれ内の前記ビット読取電流に追加され、センス電流を生成し、前記行の所与の1つ内の前記メモリセルの各HMJJDは、前記HMJJDと関連付けられた臨界電流に対する前記センス電流の規模に基づいて、トリガされる、請求項5に記載のJMRAM。前記メモリセルのそれぞれ内のHMJJDは、前記行の所与の1つが、前記ワード読取電流によって選択される時の前記二値論理1状態に対応する第1の規模と、前記第1の規模を上回る、前記行の所与の1つが、前記ワード読取電流によって選択されない時の前記二値論理1状態に対応する第2の規模と、前記第2の規模を上回る前記二値論理0状態に対応する第3の規模と、を有する、関連付けられた臨界電流を有し、前記ビット読取電流は、前記ビット読取電流が、前記二値論理1状態と関連付けられた前記行の所与の1つ内の前記メモリセルのそれぞれ内のHMJJDをトリガするように、前記第1の規模と前記第2の規模との間の規模を有する、請求項4に記載のJMRAM。前記複数のビット読取電流は、それを通して、前記ワード読取電流が、データ読取動作の間、提供され、前記記憶されたデジタル状態に基づいて、変動する抵抗を有する、前記HMJJDに基づいて、前記複数のビット読取ライン上の前記行の所与の1つ内のHMJJDのそれぞれの前記記憶されたデジタル状態の表示を提供する、前記行の所与の1つ内の個別のメモリセルのそれぞれと関連付けられたHMJJDをトリガするために十分な電流規模を有する、請求項4に記載のJMRAM。前記HMJJDは、少なくとも1つの磁気ジョセフソン接合を含む、請求項1に記載のJMRAM。前記少なくとも1つの磁気ジョセフソン接合は、一対の並列磁気ジョセフソン接合を含み、前記HMJJDはさらに、前記対の並列磁気ジョセフソン接合を相互接続し、直接、前記ビット読取ライン上に結合される、離散インダクタを含み、前記離散インダクタは、前記ワード読取ラインに誘導結合され、前記ワード読取電流に応答して、前記HMJJD内に電流を誘導する、請求項9に記載のJMRAM。ジョセフソン磁気ランダムアクセスメモリJMRAMを読み取るための方法であって、ワードライン上にワード読取電流を生成し、メモリセルのアレイの複数の行の個別の1つを選択するステップであって、前記メモリセルはそれぞれ、デジタル状態を記憶するように構成される、ヒステリシス磁気ジョセフソン接合素子HMJJDを含む、ステップと、前記メモリセルのアレイの複数の列のそれぞれと関連付けられたビットライン上にビット読取電流を生成するステップと、前記メモリセルのアレイの複数の列のそれぞれと関連付けられた前記ワード読取電流および前記ビット読取電流に応答して、二値論理1状態および二値論理0状態のうちの1つを記憶する、前記複数の行の個別の1つ内の前記メモリセルにおいて、各HMJJDをトリガするステップに基づいて、前記複数の行の個別の1つ内の前記メモリセルのそれぞれから、前記デジタル状態を読み取るステップと、を含む、方法。前記デジタル状態を読み取るステップは、メモリセルのアレイの複数の列のそれぞれと関連付けられた前記ビットラインの電圧および電流のうちの1つを測定するステップを含み、前記電圧および前記電流のうちの1つの規模は、前記複数の行の個別の1つ内の前記メモリセルのHMJJDが、前記メモリセルのアレイの複数の列のそれぞれと関連付けられた前記ワード読取電流および前記ビット読取電流に応答してトリガされたかどうかを示す、請求項11に記載の方法。前記ワード読取電流を生成するステップは、直列の前記複数の行の個別の1つ内の前記メモリセルのそれぞれにおける前記ワード読取ライン上に前記ワード読取電流を提供するステップを含み、前記ビット読取電流を生成するステップは、直列の前記複数の列のそれぞれ内の前記メモリセルのそれぞれにおいて、前記メモリセルのそれぞれを通して、前記ビット読取ライン上に前記ビット読取電流を提供するステップを含む、請求項11に記載の方法。前記ビット読取電流を生成するステップは、前記二値論理1状態を有する、前記複数の行の個別の1つ内の前記メモリセルのそれぞれのHMJJDと関連付けられた第1の臨界電流規模を上回る規模と、前記二値論理1状態を有する、前記複数の行の個別の1つ内にない前記メモリセルのそれぞれのHMJJDと関連付けられた第2の臨界電流未満の規模であって、前記二値論理0状態を有する、前記複数の行の個別の1つ内の前記メモリセルのそれぞれのHMJJDと関連付けられた第3の臨界電流規模未満である、規模とにおいて、前記ビット読取電流を生成するステップを含む、請求項11に記載の方法。前記ワード読取電流を提供し、前記ワード読取ラインに誘導結合される、離散インダクタを介して、前記複数の行の個別の1つ内の前記メモリセルのそれぞれと関連付けられたHMJJD内に電流を誘導するステップと、前記HMJJD内に、前記電流および前記ビット読取電流の合計である、センス電流を生成するステップと、前記HMJJDと関連付けられた臨界電流を超えるセンス電流に応じて、前記HMJJDをトリガするステップであって、前記臨界電流は、前記HMJJD内に記憶された前記デジタル状態に基づく、規模を有する、ステップと、をさらに含む、請求項11に記載の方法。ジョセフソン磁気ランダムアクセスメモリJMRAMアレイであって、複数のワード書込ラインであって、それぞれ、データ書込動作の間、メモリセルの所与の行を選択する、個別のワード書込電流を伝導するように構成され、前記メモリセルはそれぞれ、ヒステリシス磁気ジョセフソン接合素子HMJJDを含む、複数のワード書込ラインと、複数のビット書込ラインであって、それぞれ、二値論理0状態および二値論理1状態のうちの1つに対応するデジタル状態を前記メモリセルの所与の行の各メモリセルと関連付けられたHMJJDに書き込むための個別のビット書込電流を伝導するように構成され、前記HMJJDは、前記複数のワード書込ラインの個別の1つおよび前記複数のビット書込ラインの個別の1つに磁気結合される、複数のビット書込ラインと、複数のワード読取ラインであって、それぞれ、データ読取動作の間、メモリセルの所与の行を選択する、個別のワード読取電流を伝導するように構成される、複数のワード読取ラインと、複数のビット読取ラインであって、それぞれ、個別のビット読取電流を伝導するように構成され、前記HMJJDは、前記データ読取動作の間、前記ワード読取電流および前記ビット読取電流に応答して、前記記憶されたデジタル状態の表示を提供する、複数のビット読取ラインとを含む、JMRAMアレイ。前記個別のビット読取および前記ワード読取電流は、前記HMJJDをトリガし、前記二値論理1状態を記憶するHMJJDに基づいて、出力電圧を提供するように構成される、請求項16に記載のJMRAMアレイ。前記HMJJDは、前記行の所与の1つが、前記ワード読取電流によって選択される時の前記二値論理1状態に対応する第1の規模と、前記第1の規模を上回る、前記行の所与の1つが、前記ワード読取電流によって選択されない時の前記二値論理1状態に対応する第2の規模と、前記第2の規模を上回る、前記二値論理0状態に対応する第3の規模と、を有する、関連付けられた臨界電流を有し、前記ビット読取電流は、前記ビット読取電流が、前記二値論理1状態と関連付けられた前記行の所与の1つ内の前記メモリセルのそれぞれにおけるHMJJDをトリガするように、前記第1の規模と前記第2の規模との間の規模を有する、請求項16に記載のJMRAMアレイ。前記HMJJDは、少なくとも1つの磁気ジョセフソン接合を含む、請求項16に記載のJMRAMアレイ。前記少なくとも1つの磁気ジョセフソン接合は、一対の並列磁気ジョセフソン接合を含み、前記HMJJDはさらに、前記対の並列磁気ジョセフソン接合を相互接続し、直接、前記複数のビット読取ラインの個別の1つに結合される、離散インダクタを含み、前記離散インダクタは、前記複数のワード読取ラインの個別の1つに誘導結合され、前記個別のワード読取電流に応答して、前記HMJJD内に電流を誘導する、請求項19に記載のJMRAMアレイ。本発明の一側面は、ジョセフソン磁気ランダムアクセスメモリJMRAMシステムを含む。システムは、行および列に配列される、メモリセルのアレイを含む。メモリセルはそれぞれ、ワード書込ライン上に提供されるワード書込電流およびビット書込ライン上に提供されるビット書込電流に応答して、二値論理1状態および二値論理0状態のうちの1つに対応するデジタル状態を記憶するように構成される、ヒステリシス磁気ジョセフソン接合素子HMJJDを含む。HMJJDはまた、ワード読取ライン上に提供されるワード読取電流およびビット読取ライン上に提供されるビット読取電流に応答して、個別のデジタル状態を出力するように構成される。本発明の別の側面は、JMRAMを読み取るための方法を含む。方法は、ワードライン上にワード読取電流を生成し、メモリセルのアレイの複数の行の個別の1つを選択するステップを含む。メモリセルはそれぞれ、デジタル状態を記憶するように構成される、HMJJDを含むことができる。方法はまた、メモリセルのアレイの複数の列のそれぞれと関連付けられたビットライン上にビット読取電流を生成するステップを含む。方法はまた、メモリセルのアレイの複数の列のそれぞれと関連付けられたワード読取電流およびビット読取電流に応答して、二値論理1状態および二値論理0状態のうちの1つを記憶する、複数の行の個別の1つ内のメモリセルにおいて、各HMJJDをトリガするステップに基づいて、複数の行の個別の1つ内のメモリセルのそれぞれから、デジタル状態を読み取るステップを含む。本発明の別の側面は、メモリアレイを含む。メモリアレイは、各データ書込動作の間、メモリセルの所与の行を選択する、個別のワード書込電流を伝導するように構成される、複数のワード書込ラインを含む。メモリセルはそれぞれ、HMJJDを含む。メモリアレイはまた、それぞれ、二値論理0状態および二値論理1状態のうちの1つに対応するデジタル状態をメモリセルの所与の行の各メモリセルと関連付けられたHMJJDに書き込むための個別のビット書込電流を伝導するように構成される、複数のビット書込ラインを含む。HMJJDは、複数のワード書込ラインの個別の1つおよび複数のビット書込ラインの個別の1つに磁気結合することができる。メモリアレイはまた、それぞれ、データ読取動作の間、メモリセルの所与の行を選択する、個別のワード読取電流を伝導するように構成される、複数のワード読取ラインを含む。メモリアレイはさらに、それぞれ、個別のビット読取電流を伝導するように構成され、HMJJDが、データ読取動作の間、ワード読取電流およびビット読取電流に応答して、記憶されたデジタル状態の表示を提供する、複数のビット読取ラインを含む。本発明は、概して、量子および古典的デジタル超電導回路に関し、具体的には、ジョセフソン磁気ランダムアクセスメモリJMRAMシステムおよび方法に関する。JMRAMシステムは、それぞれ、関連付けられた障壁内に強磁性材料を伴う、1つ以上のジョセフソン接合等の1つ以上のヒステリシス磁気ジョセフソン接合を含む、ヒステリシス磁気ジョセフソン接合素子HMJJDを含む、メモリセルのアレイを実装することができる。実施例として、HMJJDは、超電導量子界面素子SQUIDとして、配列することができる。HMJJDは、HMJJDと関連付けられたワード書込電流およびビット書込電流に応答して、二値論理1状態または二値論理0状態のうちの1つに対応するデジタル状態を記憶するように構成することができる。実施例として、ワード書込およびビット書込電流はそれぞれ、専用ワード書込およびビット書込ライン上に提供することができ、相互に対する個別の電流方向に基づいて、HMJJDの論理状態を設定することができる。加えて、アレイのメモリセルのそれぞれのHMJJDは、ワード読取電流およびビット読取電流に応答して、記憶されたデジタル状態の表示を提供することができる。実施例として、ワード読取電流は、ワード読取ライン上に提供され、アレイの行のメモリセルのそれぞれのHMJJDと関連付けられた臨界電流を低減させることができ、ビット読取電流は、HMJJDにバイアスをかけ、ジョセフソン接合をトリガし、二値論理1状態に対応するデジタル状態を記憶するHMJJDに基づいて、関連付けられたビット読取ライン上の電圧を変化させ、二値論理0状態に対応するデジタル状態を記憶するHMJJDに基づいて、トリガしないことができる。したがって、HMJJDは、HMJJDのデジタル状態が、二値論理1状態または二値論理0状態に対応するかどうかに基づいて変動する規模を有する、電圧を提供することができる。図1は、本発明のある側面による、ジョセフソン磁気ランダムアクセスメモリJMRAMシステム10の実施例を例証する。JMRAMシステム10は、種々の量子および/または古典的コンピューティング用途におけるメモリ構造として、実装することができる。実施例として、JMRAMシステム10は、絶対温度約4度以下での動作等、量子コンピューティング回路内において、極低温で構成され、量子コンピューティング環境内にデータを記憶することができる。JMRAMシステム10は、図1の実施例では、メモリセルのアレイ12として、配列されるように実証される。具体的には、メモリセル12は、それぞれ、WORD0からWORDYとして実証される、データワードに対応する、行14内に配列され、Yは、1より大きい整数である。行14はそれぞれ、行14にわたって、X列16を形成する、一式のメモリセル12を含み、WORD0内のメモリセル12は、図1の実施例では、C0からCXとして実証され、Xは、1より大きい整数である。したがって、JMRAMシステム10のアレイ内のメモリセル12はそれぞれ、行14および列16によって、個々にアドレス可能であることができる。図1の実施例では、行14はそれぞれ、それぞれ、WLW0およびWLR0からWLWYおよびWLRYとして実証される、関連付けられたワード書込ライン18およびワード読取ライン20を有するように実証される。ワード書込ライン18およびワード読取ライン20は、JMRAMシステム10の行14のそれぞれ内のメモリセル12のそれぞれに誘導および/または磁気結合することができる。加えて、メモリセル12はそれぞれ、それぞれ、BLW0およびBLR0からBLWYおよびBLRYとして実証される、関連付けられたビット書込ライン22およびビット読取ライン24を有するように実証される。ビット書込ライン22およびビット読取ライン24は、各列16内のメモリセル12が、ビット書込ライン22およびビット読取ライン24に対して、直列に配列されるように、JMRAMシステム10の行14のそれぞれ内の各対応する番号が付けられたメモリセル12に結合することができる。メモリセル12はそれぞれ、単一ビットのデータを記憶するように構成される。具体的には、メモリセル12はそれぞれ、二値論理1または二値論理0に対応するデジタル状態を記憶するように構成することができる、少なくとも1つのヒステリシス磁気ジョセフソン接合を含むことができる。デジタル状態は、個別のワード書込ライン18上に提供されるワード書込電流および個別のビット書込ライン22上に提供されるビット書込電流に応答して、設定することができる。同様に、メモリセル12のそれぞれ内に記憶される個別のデジタル状態は、個別のワード読取ライン20上に提供され、行14の所与の1つを選択する、ワード読取電流、および個別のビット読取ライン24上に提供される、ビット読取電流に基づいて、メモリセル12から読み取ることができる。具体的には、列16のそれぞれのビット読取ライン24は、データ読取動作の間、ワード読取電流およびビット読取電流に応答して、個別のビット読取ライン24を測定し、関連付けられた行14のメモリセル12のそれぞれのデジタル状態が、二値論理1状態または二値論理0状態に対応するかどうかを判定するように構成される、センスレジスタ26に結合される。実施例として、センスレジスタ26は、以下に詳述されるように、ビット読取ライン24と関連付けられた電圧または電流を測定することができる。図2は、本発明のある側面による、メモリセルシステム50の実施例を例証する。メモリセルシステム50は、図1の実施例における、メモリセル12のうちの1つに対応することができる。したがって、図2の実施例の以下の説明では、図1の実施例におけるJMRAMシステム10を参照する。メモリセルシステム50は、それぞれ、メモリセルシステム50を通過する、ワード書込ラインWLWおよびワード読取ラインWLRを含む。ワード書込ラインWLWは、データ書込動作の間、ワード書込電流IWWを伝導し、ワード読取ラインWLRは、データ読取動作の間、ワード読取電流IWRを伝導する。同様に、メモリセルシステム50は、それぞれ、メモリセルシステム50を通過する、ビット書込ラインBLWおよびビット読取ラインBLRを含む。ビット書込ラインBLWは、データ書込動作の間、ビット書込電流IBWを伝導し、ビット読取ラインBLRは、データ読取動作の間、ビット読取電流IBRを伝導する。実施例として、ワード書込およびワード読取ラインWLWおよびWLRは、同様に、メモリセルシステム50の両側の所与の行内の隣接するメモリセルに結合することができる。したがって、ワード読取およびワード書込電流IWWおよびIWRは、個別のデータ書込およびデータ読取動作の間、メモリセルシステム50を含む、行内のメモリセルシステムの全部を通って流動する。類似様式において、ビット書込およびビット読取ラインBLWおよびBLRは、同様に、モリセルシステム50の上方および下方の所与の列内の隣接するメモリセルに結合することができる。したがって、ビット読取およびビット書込電流IBWおよびIBRは、個別のデータ書込およびデータ読取動作の間、メモリセルシステム50を含む、列内のメモリセルシステムの全部を通って流動する。メモリセルシステム50はまた、二値論理1状態または二値論理0状態のうちの1つに対応するデジタル状態を記憶するように構成される、ヒステリシス磁気ジョセフソン接合素子HMJJD52を含む。図2の実施例では、HMJJD52は、超電導量子界面素子SQUIDとして配列される、関連付けられた障壁内に強磁性材料を伴う、一対のジョセフソン接合54として実証される。具体的には、ジョセフソン接合54は、インダクタL2との超電導ループ内に実証される。実施例として、ジョセフソン接合54は、超電導体強磁性超電導体SFSジョセフソン接合として、構成することができる。HMJJD52は、ニオブNb等の超電導材料の外側層と、対のジョセフソン接合54間の強磁性材料の1つ以上の内部薄膜層と、を含むことができる。実施例として、強磁性材料の薄膜層は、実質的に固定された磁場を有する、1つ以上の硬強磁性層と、直交電流によって局所的に生成された磁場の結果として、変化し得る、1つ以上の軟強磁性層と、を含むことができる。ビット読取ラインBLRおよび/またはワード読取ラインWLRは、ビット読取ラインBLRおよび/またはワード読取ラインWLRが、HMJJD52の超電導外側層を形成するように、超電導材料から加工することができる。さらに、HMJJD52は、超電導および/または強磁性層と交互配置される、酸化物層等の1つ以上の付加的層を含むことができる。図2の実施例では、ワード書込ラインWLWおよびビット書込ラインBLWは、56に示されるように、HMJJD52に磁気結合されるように実証される。実施例として、HMJJD52は、2つ以上の異なる強磁性層を含むことができ、強磁性層のうちの1つ内の磁場の配向は、実質的に、固定される。他の1つ以上の強磁性層の磁場配向は、ワード書込電流IWWおよびビット書込電流IBWによって局所的に生成される磁場の結果として、変化し得る。したがって、HMJJD52の構成に基づいて、ワード書込電流IWWおよびビット書込電流IBWは、磁場を生成し、データ書込動作の間、電流の個別の方向に基づいて、HMJJD52の磁気電流状態を使用して、HMJJD52のデジタル状態を二値論理1状態または二値論理0状態に設定することができる。具体的には、ワード書込電流IWWおよびビット書込電流IBWによって産生された組み合わせられた磁場が、硬強磁性層の内部磁場と同一配向を有する場合、ワード書込電流IWWおよびビット書込電流IBWのそれぞれの個々の磁場を正または負に合計し、ヒステリシス磁気ジョセフソン接合のデジタル状態を、それぞれ、二値論理1状態または二値論理0状態に対応するように設定することができる。しかしながら、ワード書込電流IWWおよびビット書込電流IBWによって産生された組み合わせられた磁場が、硬強磁性層の内部磁場と反対配向を有する場合、HMJJD52のデジタル状態は、不変のままである。同様に、ワード書込電流IWWおよびビット書込電流IBWの1つのみの個々の磁場は、アドレスされていない行内のメモリセルが、ビット書込電流IBWの流動に関わらず、その個別のデジタル状態を維持するように、HMJJD52のデジタル状態を変化させるには不十分であり得る。さらに、ワード書込ラインWLWおよびビット書込ラインBLWの超電導性および超電導接地面の存在に基づいて、ワード書込ラインWLWとビット書込ラインBLWとの間の相互結合は、実質的に、軽減され得る。したがって、所与の行内のワード書込電流IWWの所与の電流方向に対して、列のそれぞれ内の個別のビット書込電流IBWの電流方向は、ワード書込電流IWWが提供されない他の行のいずれか内のメモリセルのいずれかにおけるデジタル状態にも影響を及ぼすことなく、データ書込動作の間、所与の行内のHMJJD52のそれぞれのデジタル状態を設定するように制御することができる。HMJDD52のデジタル状態は、ワード読取電流IWRおよびビット読取電流IBRに応答して、メモリセルシステム50から読み取ることができる。具体的には、ワード読取電流IWRは、ワード読取ラインWLR上に提供され、関連付けられたメモリアレイ内のメモリセルの行を選択することができる。ワード読取ラインWLRは、図2の実施例では、離散インダクタL1を含むように実証される。したがって、ワード読取電流IWRは、DC電流パルスとして、離散インダクタL1を通って流動する。離散インダクタL1は、HMJJD52内に含まれる、離散インダクタL2に誘導結合される。したがって、ワード読取電流IWRは、HMJJD52内にDC電流パルスを誘導する。離散インダクタL1およびL2は、図2の実施例では、HMJJD52の層の配列の固有の誘導特性を表してもよく、したがって、実際のインダクタとして構成されなくてもよいことを理解されたい。ビット読取電流IBRは、直接、HMJJD52に提供され、したがって、実質的に等しく、ジョセフソン接合54のそれぞれを通って流動する。加えて、離散インダクタL1およびL2を介して、ワード読取電流IWRによって誘導される電流は、ワード読取電流IWRの電流方向に基づいて、ジョセフソン接合54のうちの1つを通して、ビット読取電流IBRに追加される。ワード読取電流IWRによって誘導される電流は、ジョセフソン接合54のうちの1つを通して、ビット読取電流に追加されるため、ワード読取電流IWRは、本質的に、HMJJD52をトリガするために必要な電流に対応する臨界電流の規模によって、HMJJD52の臨界電流を抑制する。ワード読取電流IWRおよびビット読取電流IBRによって誘導される電流は、したがって、集合的に、HMJJD52内のセンス電流ISとして実証される。HMJJD52の臨界電流はさらに、HMJJD52のデジタル状態によって影響を受け得る。具体的には、臨界電流は、HMJJD52が、二値論理0状態ではなく、二値論理1状態を記憶する時、有意に低減され得る。実施例として、HMJJD52は、二値論理1状態を記憶する時、約100マイクロアンペアμAの臨界電流を、二値論理0状態を記憶する時、約300μAの臨界電流を有し得る。加えて、メモリセルシステム50が、ワード読取電流IWRによって読み取られるように選択される時、HMJJD52の臨界電流はさらに、約60μAまで低減される。したがって、ビット読取電流IBRは、約80μA等、メモリセルシステム50が、ワード読取電流IWR例えば、60μAによって選択される時と、メモリセルシステム50が、ワード読取電流IWR例えば、100μAによって選択されない時の二値論理1状態に対応する臨界電流間の規模を有し得る。故に、ビット読取電流IBRの規模は、HMJJD52が、二値論理1状態を記憶する時のみ、HMJJD52をトリガするように選択される。実施例として、HMJJD52がトリガすると、ビット読取電流IBRの総電流およびワード読取電流IWRによって誘導される電流を有する、ジョセフソン接合54のうちの1つが、最初にトリガし、振動様式において、他のジョセフソン接合54が続き得る。その結果、HMJJD52がトリガすると、HMJJD52は、記憶された二値論理1状態を示す、ビット読取ラインBLR上に電圧を放出する。メモリセルシステム50のHMJDD52のデジタル状態は、種々の他の方法で読み取ることができる。実施例として、メモリセルシステム50のHMJDD52のデジタル状態は、ジョセフソン接合54の抵抗変化に基づいて、読み取ることができる。具体的には、HMJDD52の障壁の抵抗は、記憶されたデジタル状態に基づいて変動するように、ヒステリシスである抵抗を有し得る。したがって、ビット読取電流IBRは、HMJDD52のジョセフソン接合54をトリガするように設定される規模を有し得る。その結果、ビット読取ラインBLRの電圧は、図1の実施例では、ビット読取ラインBLRの電圧が、HMJDD52内に記憶されたデジタル状態を示すことができるように、センスレジスタ26等によって、測定することができる。メモリセルシステム50は、図2の実施例に限定されるように意図されないことを理解されたい。実施例として、メモリセルシステム50は、ワードラインWLRおよびWLWならびにビットラインBLRおよびBLWの配列が、相互におよびHMJJD52に対して、変動し得るように、図式的に実証される。例えば、ワード書込ラインWLWおよびビット書込ラインBLWの構成は、ワード書込電流IWWおよびビット書込電流IBWの電流方向が、HMJJD52内にデジタル状態を記憶するのと反対であり得ることが可能である。加えて、メモリセルシステム50は、HMJJD52として、一対のジョセフソン接合を実装するのに限定されず、代わりに、単一ジョセフソン接合を実装し得る、または種々の他のタイプのHMJJDとして構成され得る。さらに、図2の実施例は、ワードラインWLRおよびWLWならびにビットラインBLRおよびBLWが、個別の行および列内の他の隣接するメモリセルと直列に配列されるように説明するが、ワードラインWLRおよびWLWならびにビットラインBLRおよびBLWは、代わりに、メモリセルシステム50に対して、専用であり得る。故に、メモリセルシステム50は、種々の方法で構成することができる。図3は、本発明のある側面による、JMRAMシステム100の別の実施例を例証する。JMRAMシステム100は、図1の実施例におけるJMRAMシステム100と同様に構成することができる。したがって、図3の実施例の以下の説明では、図1の実施例を参照する。具体的には、図3の実施例は、データが、JMRAMシステム100から読み取られる、データ読取動作を実証する。JMRAMシステム100は、図3の実施例では、メモリセルのアレイ102として、配列されるように実証される。具体的には、メモリセル102は、それぞれ、データワード0からYに対応する、行104内に配列され、Yは、1より大きい整数である。行104はそれぞれ、行104にわたってX列106を形成する、一式のメモリセル102を含み、Xは、1より大きい整数である。図3の実施例では、実証されるメモリセル102はそれぞれ、C0_0からCX_Yの列および行によって指定される。図3の実施例では、メモリセルC0_0およびCX_0に対応するメモリセル102が、より詳細に実証される。具体的には、図2の実施例におけるメモリセルシステム50と同様に、メモリセルC0_0およびCX_0は、それぞれ、第1および第2の離散インダクタL1_0およびL2_0ならびにL1_XおよびL2_Xを含む。メモリセルC0_0およびCX_0はそれぞれ、また、それぞれ、一対のジョセフソン接合を含むことができる、HMJJD108を含む。メモリセルC0_0およびCX_0はまた、図2の実施例に実証されるが、簡潔にするために、図3の実施例から省略されているのと同様に、ワード書込およびビット書込ラインを含むことができることを理解されたい。JMRAMシステム100はまた、WLR0として実証され、したがって、それぞれ、メモリセルC0_0およびCX_0の離散インダクタL1_XおよびL1_0を通過する、0番目の行104に対応する、ワード読取ライン110を含む。JMRAMシステム100はまた、BLRXおよびBLR0として実証され、したがって、それぞれ、X番目および0番目の列106に対応する、ビット読取ライン112を含む。ビット読取ライン112は、HMJJD108に結合されるように実証される。図3の実施例は、ワード読取ラインWLR0ならびにビット読取ラインBLRXおよびBLR0のみ実証するが、JMRAMシステム100はまた、行104のそれぞれに対する付加的ワード読取ライン110および列112のそれぞれに対する付加的ビット読取ライン112を含むことを理解されたい。ワード読取ラインWLR0は、読み取りのために、0番目の行104を選択する、メモリセルCX_0およびC0_0を含む、0番目の行104を通過する、DCワード読取電流パルスIWRを伝導する。その結果、ワード読取電流IWRは、HMJJD108の臨界電流を抑制する、それぞれ、第1および第2の離散インダクタL1_XおよびL2_XならびにL1_0およびL2_0を介して、DC電流パルスを誘導する。加えて、ビット読取ラインBLRXおよびBLR0は、メモリセルCX_0およびC0_0を含む、X番目および0番目の列106を通過する、それぞれ、ビット読取電流IBR_XおよびIBR_0を伝導する。ワード読取電流IWRならびにビット読取電流IBR_XおよびIBR_0によって、HMJJD108内に誘導される電流は、集合的に、それぞれ、センス電流IS_XおよびIS_0として、HMJJD108内に実証される。図3の実施例では、メモリセルCX_0と関連付けられるHMJJD108は、二値論理1状態1を記憶するように実証され、メモリセルC0_0と関連付けられるHMJJD108は、二値論理0状態0を記憶するように実証される。メモリセルCX_0およびC0_0ならびに0番目の行104内の残りのメモリセル102のデジタル状態は、以前に行われたデータ書込動作において設定されている可能性がある。図2の実施例において前述のものと同様に、HMJJD108の臨界電流は、HMJJD108が、二値論理1状態または二値論理0状態を記憶するかどうかに依存し得る。したがって、二値論理1状態を記憶することによって、メモリセルCX_0と関連付けられたHMJJD108は、二値論理0状態例えば、約300μAを記憶する、メモリセルC0_0の臨界電流未満である、ワード読取電流IWR例えば、約60μAによって選択される時、臨界電流を有し得る。したがって、ビット読取電流IBR_XおよびIBR_0はそれぞれ、約80μA等、ワード読取電流IWRによって選択される時と、ワード読取電流IWR例えば、100μAによって選択されない時の二値論理1状態に対応する臨界電流間の規模例えば、約80μAを有し得る。メモリセルCX_0およびC0_0のHMJJD108の臨界電流に対する、ビット読取電流IBR_XおよびIBR_0の規模に基づいて、メモリセルCX_0のHMJJD108は、トリガし、メモリセルC0_0は、トリガしない。データ読取動作の間、図1の実施例におけるセンスレジスタ26等のセンスレジスタ図示せずは、ビット読取ラインBLRXと関連付けられた電圧VXおよびビット読取ラインBLR0と関連付けられた電圧V0を監視することができる。例えば、センスレジスタは、差動電圧感知を行うため等、電圧VXおよびV0を閾値と比較することができる。HMJJD108は、トリガに応じて、電圧パルスを提供することができる。実施例として、電圧パルスは、ビット読取電流IBR_Xの流動と反対方向に放出されることができる。したがって、電圧VXは、電圧V0未満の規模を有し得る。故に、図3の実施例では、閾値規模と比較して等、電圧VXのより小さな規模および電圧V0のより大きな規模は、メモリセルCX_0が、二値論理1状態を記憶し、メモリセルC0_0が、二値論理0状態を記憶することを示すことができる。別の実施例として、ビット読取ラインBLRの超電導性に基づいて、関連付けられたセンスレジスタは、ビット読取電流IBR_XおよびIBR_0の規模を測定し、個別のメモリセルCX_0およびC0_0のデジタル状態を判定するように構成することができる。図3の実施例は、X番目および0番目の列106に焦点を当てるが、ビット読取電流は、個別のビット読取ライン112上の関連付けられた電圧が、類似様式で監視することができるように、その間の列106すべてに提供することができることを理解されたい。故に、0番目の行104と関連付けられたデータワード全体が、データ読取動作の間、並行して、読み取ることができる。このように、行104のいずれか内のメモリセル102は、図3の実施例に説明されるように、データ読取動作の間、読み取ることができる。前述の構造および機能特徴に照らして、本発明の種々の側面による方法論は、図4を参照すすることによって、より理解されるであろう。説明の簡略の目的のために、図4の方法論は、連続的実行するように図示および説明されるが、いくつかの側面は、本発明に従って、本明細書に図示および説明されるものと異なる順序において、および/または他の側面と並行して、生じ得るため、本発明は、例証される順序に限定されないことを理解および認識されたい。さらに、例証される特徴すべてが、本発明のある側面による方法を実装するために必要とされない場合がある。図4は、本発明のある側面による、JMRAMを読み取るための方法200の実施例を例証する。202では、ワード読取電流が、メモリセルのアレイの複数の行のうちの所与の1つと関連付けられたワードライン上に生成され、メモリセルはそれぞれ、デジタル状態を記憶するように構成される、ヒステリシス磁気ジョセフソン接合を備える。ヒステリシス磁気ジョセフソン接合は、ワード書込ライン上のワード書込電流およびビット書込ライン上のビット書込電流に応答して、デジタル状態を記憶することができる、ジョセフソン接合であり得る。204では、ビット読取電流が、メモリセルのアレイの複数の列のそれぞれと関連付けられたビットライン上に生成される。ビット読取電流はそれぞれ、略同一規模を有し得る。206では、デジタル状態は、メモリセルのアレイの複数の列のそれぞれと関連付けられたワード読取電流およびビット読取電流に応答して、二値論理1状態および二値論理0状態のうちの1つを記憶する、複数の行のうちの所与の1つ内のメモリセルのそれぞれにおいて、ヒステリシス磁気ジョセフソン接合をトリガするステップに基づいて、複数の行の所与の1つ内のメモリセルのそれぞれから読み取られる。ワード読取電流は、ヒステリシス磁気ジョセフソン接合の臨界電流を抑制してもよく、ヒステリシス磁気ジョセフソン接合は、記憶されたデジタル状態に基づく、臨界電流を有してもよい。したがって、ビット読取電流は、二値論理1および二値論理0状態のうちの1つを有する、ヒステリシス磁気ジョセフソン接合のみトリガするように選択される、規模を有し得る。前述されたのは、本発明の実施例である。当然ながら、本発明を説明する目的のための構成要素または方法論のあらゆる想起可能な組み合わせを説明することは不可能であるが、当業者は、本発明の多くのさらなる組み合わせおよび順列が可能であることを認識するであろう。故に、本発明は、添付の請求項を含む、本願の範囲内にある、そのような代替、修正、および変形例すべてを包含するものと意図される。