"複数のメモリセルと、複数のワード線と、複数のビット線と、を有し、前記複数のメモリセルは、スイッチング素子と、第1の電極及び第2の電極を有する容量素子と、をそれぞれ有し、前記複数のメモリセルの少なくとも1つにおいて、前記複数のワード線のうち一のワード線に与えられる電位に従って、前記スイッチング素子が前記複数のビット線のうち一のビット線と前記第1の電極の接続を制御し、なおかつ、前記第2の電極が前記複数のワード線のうち前記一のワード線とは異なる一のワード線に接続されている記憶装置。複数のメモリセルと、複数のワード線と、複数のビット線と、を有し、前記複数のメモリセルは、スイッチング素子と、第1の電極及び第2の電極を有する容量素子と、をそれぞれ有し、前記複数のメモリセルの少なくとも1つにおいて、前記複数のワード線のうち一のワード線に与えられる電位に従って、前記スイッチング素子が前記複数のビット線のうち一のビット線と前記第1の電極の接続を制御し、なおかつ、前記第2の電極が前記複数のワード線のうち前記一のワード線に隣接した一のワード線に接続されている記憶装置。複数の第1メモリセルと、複数の第1ワード線と、複数の第1ビット線と、複数の第2メモリセルと、複数の第2ワード線と、複数の第2ビット線と、容量線と、を有し、前記複数の第1メモリセル及び前記複数の第2メモリセルは、スイッチング素子と、第1の電極及び第2の電極を有する容量素子と、をそれぞれ有し、前記複数の第1メモリセルの少なくとも1つにおいて、前記複数の第1ワード線のうち一の第1ワード線に与えられる電位に従って、前記スイッチング素子が前記複数の第1ビット線のうち一の第1ビット線と前記第1の電極の接続を制御し、なおかつ、前記第2の電極が前記容量線に接続されており、前記複数の第2メモリセルの少なくとも1つにおいて、前記複数の第2ワード線のうち一の第2ワード線に与えられる電位に従って、前記スイッチング素子が前記複数の第2ビット線のうち一の第2ビット線と前記第1の電極の接続を制御し、なおかつ、前記第2の電極が前記複数の第1ワード線のうち前記一の第1ワード線に接続されており、前記容量線の上方に前記複数の第1ワード線が位置し、前記複数の第1ワード線の上方に前記複数の第2ワード線が位置する記憶装置。請求項1乃至請求項3のいずれか1項において、前記スイッチング素子はトランジスタであり、前記トランジスタが有する半導体膜は酸化物半導体を含んでいる記憶装置。請求項4において、前記酸化物半導体はIn-Ga-Zn系の酸化物半導体である記憶装置。請求項4または請求項5において、前記半導体膜の水素濃度は1×1019/cm3以下である記憶装置。複数のメモリセルと、複数のワード線と、複数のビット線と、を有し、前記複数のメモリセルは、トランジスタと、第1の電極及び第2の電極を有する容量素子と、をそれぞれ有し、前記複数のメモリセルの少なくとも1つにおいて、前記トランジスタのゲート電極は前記複数のワード線のうち一のワード線に、第1端子は前記複数のビット線のうち一のビット線に、第2端子は前記第1の電極にそれぞれ接続され、なおかつ、前記第2の電極は前記複数のワード線のうち前記一のワード線とは異なる一のワード線に接続されている記憶装置。請求項7において、前記トランジスタが有する半導体膜は、酸化物半導体を含んでいる記憶装置。請求項8において、前記酸化物半導体はIn、Ga、及びZnを含む記憶装置。請求項8または請求項9において、前記半導体膜の水素濃度は1×1019/cm3以下である記憶装置。請求項1乃至請求項10のいずれか1項に記載の記憶装置を有する半導体装置。上記特許文献1に記載のDRAMでは、異なる導電型のトランジスタを用いる必要があるため、一導電型のトランジスタを用いたDRAMに比べて作製工程数が増えるというデメリットを有している。また、異なる導電型のトランジスタは、オン電流や閾値電圧などのトランジスタ特性を揃えることが難しい。そのため、データの保持時間や、書き込み時においてトランジスタに印加するべき電圧などが、メモリセル間で異なりやすい。そして、トランジスタ特性を揃えるためには、プロセス条件やトランジスタのレイアウト等を緻密に制御する必要があり、作製工程が煩雑になる。上述の課題に鑑み、本発明は、プロセスを複雑化させることなく、単位面積あたりの記憶容量を高めることができる記憶装置の提案を、目的の一とする。或いは、本発明は、プロセスを複雑化させることなく、記憶装置の単位面積あたりの記憶容量を高めることで、コストを低く抑えつつ、小型化、或いは高機能化させることができる、記憶装置を用いた半導体装置の提案を、目的の一とする。DRAMが有する各メモリセルには、スイッチング素子のスイッチングを制御するための信号をメモリセルに供給するワード線と、メモリセルにおけるデータの書き込みと読み出しを行うためのビット線の他に、容量素子が有する一対の電極の一つに、共通の電位を供給するための容量線が接続されている。本発明者は、上記容量線の機能をワード線に持たせることで、セルアレイが有する配線の数を削減できるのではないかと考えた。そこで、本発明の一態様に係る記憶装置は、ワード線を用いて、スイッチング素子のスイッチングの制御と、容量素子への電位の供給とを行うものとする。そして、一のメモリセルに着目すると、当該メモリセルにおいてスイッチング素子のスイッチングの制御を行うためのワード線と、当該メモリセルにおいて容量素子への電位の供給を行うためのワード線とは、異なるものとする。すなわち、本発明の一態様に係る記憶装置は、一のワード線が、一行分のメモリセルにおいてスイッチング素子に接続されており、他の一行分のメモリセルにおいて容量素子に接続される構造を有するものである。具体的に、本発明の一態様に係る記憶装置は、複数のメモリセルと、複数のワード線とを有する。そして、複数の各メモリセルは、スイッチング素子と、上記スイッチング素子により電荷の流入、保持、流出が制御される容量素子とを有する。そして、複数のワード線のうちいずれか2つは、一方がスイッチング素子に接続され、他方が容量素子の有する一対の電極の一つに接続されている。また、本発明の一態様に係る記憶装置は、上記スイッチング素子として用いられるトランジスタが、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体を、チャネル形成領域に含んでいても良い。このような半導体としては、例えば、シリコンの2倍以上の大きなバンドギャップを有する、酸化物半導体、炭化シリコン、窒化ガリウムなどが挙げられる。上記半導体を有するトランジスタは、通常のシリコンやゲルマニウムなどの半導体で形成されたトランジスタに比べて、オフ電流を極めて低くすることができる。よって、上記構成を有するトランジスタを、容量素子に流入した電荷を保持するためのスイッチング素子として用いることで、容量素子からの電荷のリークを防ぐことができる。本発明の一態様に係る記憶装置では、ワード線に容量線としての機能を持たせることで、セルアレイが有する配線の数を削減することができる。よって、メモリセル間でトランジスタの極性を異ならせる必要はないため、プロセスを複雑化させることなく、単位面積あたりの記憶容量を高めることができる記憶装置を実現することができる。また、本発明の一態様では、プロセスを複雑化させることなく、記憶装置の単位面積あたりの記憶容量を高めることで、コストを低く抑えつつ、小型化、或いは高機能化させることができる、記憶装置を用いた半導体装置を実現することができる。以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、マイクロプロセッサ、画像処理回路、DSPDigitalSignalProcessor、マイクロコントローラなどの集積回路、RFタグ、メモリーカードなどの記憶媒体、半導体表示装置等、記憶装置を用いることができる各種半導体装置が、本発明の範疇に含まれる。また、半導体表示装置には、液晶表示装置、有機発光素子OLEDに代表される発光素子を各画素に備えた発光装置、電子ペーパー、DMDDigitalMicromirrorDevice、PDPPlasmaDisplayPanel、FEDFieldEmissionDisplay等や、半導体膜を用いた回路素子を駆動回路に有しているその他の半導体表示装置が、その範疇に含まれる。実施の形態1図1に、本発明の一態様に係る記憶装置の、セルアレイ100の構成を一例として回路図で示す。図1に示すセルアレイ100は、マトリクス状に配置された複数のメモリセル101と、複数のワード線WLと、複数のビット線BLとを有する。駆動回路からの信号は、複数のワード線WL、複数のビット線BLを介して各メモリセル101に供給される。ワード線WLとビット線BLの数は、メモリセル101の数及び配置によって決めることができる。図1に示すセルアレイ100は、x行y列x、yは共に自然数のメモリセル101を有し、ワード線WL1~WLy、ビット線BL1~BLxを有している。そして、各メモリセル101は、スイッチング素子として機能するトランジスタ102と、容量素子103とを有する。メモリセル101は、必要に応じて、トランジスタ、ダイオード、抵抗素子、容量素子、インダクタなどの回路素子を、さらに有していても良い。トランジスタ102を用いたスイッチング素子は、容量素子103における電荷の流入、保持、流出を制御する。そして、容量素子103に保持されている電荷量の違いにより、記憶されたデータのデジタル値を識別することができる。スイッチング素子として機能するトランジスタ102は、ゲート電極と、活性層として機能する半導体膜と、ゲート電極と半導体膜の間に位置するゲート絶縁膜と、半導体膜に接続されたソース電極及びドレイン電極と、を有する。トランジスタ102のゲート電極、ソース電極、ドレイン電極に与える電位により、記憶装置の動作を制御することができる。なお、トランジスタ102の半導体膜には、酸化物半導体などのワイドギャップ半導体を用いていても良いし、非晶質、微結晶、多結晶又は単結晶であるシリコン、ゲルマニウム、またはシリコンゲルマニウム、或いは、単結晶炭化シリコンなどの半導体を用いていても良い。例えば、シリコンを半導体膜に用いる場合、シリコンの単結晶半導体基板、SOI法により作製されたシリコン薄膜、気相成長法により作製されたシリコン薄膜などを上記半導体膜に用いることができる。シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体の一例として、酸化物半導体の他に、炭化シリコンSiC、窒化ガリウムGaNなどの化合物半導体を挙げることができる。酸化物半導体は、炭化シリコンや窒化ガリウムなどの化合物半導体とは異なり、スパッタリング法や湿式法印刷法などにより作製可能であり、量産性に優れるといった利点がある。また、炭化シリコンのプロセス温度は約1500°C、窒化ガリウムのプロセス温度は約1100°Cであるが、酸化物半導体の成膜は室温でも可能である。よって、酸化物半導体は、安価で入手しやすいガラス基板上への成膜が可能であり、また、1500°C~2000°Cもの高温での熱処理に対する耐性を有さない半導体を用いた集積回路上に、酸化物半導体による半導体素子を積層させることも可能である。また、基板の大型化にも対応が可能である。よって、上述した炭化シリコンや窒化ガリウムなどよりも、酸化物半導体は量産性が高いというメリットを特に有する。また、トランジスタの性能例えば移動度を向上させるために結晶性の酸化物半導体を得ようとする場合でも、250°Cから800°Cの熱処理によって容易に結晶性の酸化物半導体を得ることができる。なお、電子供与体ドナーとなる水分又は水素などの不純物が低減され、なおかつ酸素欠損が低減されることで高純度化された酸化物半導体PurifiedOxideSemiconductorは、i型真性半導体又はi型に限りなく近い。そのため、上記酸化物半導体を用いたトランジスタは、オフ電流が著しく低いという特性を有する。具体的に、高純度化された酸化物半導体は、二次イオン質量分析法SIMS:SecondaryIonMassSpectrometryによる水素濃度の測定値が、5×1019/cm3以下、好ましくは5×1018/cm3以下、より好ましくは5×1017/cm3以下とする。また、ホール効果測定により測定できる酸化物半導体膜のキャリア密度は、1×1014/cm3未満、好ましくは1×1012/cm3未満、更に好ましくは1×1011/cm3未満とする。また、酸化物半導体のバンドギャップは、2eV以上、好ましくは2.5eV以上、より好ましくは3eV以上である。水分又は水素などの不純物濃度が十分に低減され、なおかつ酸素欠損が低減されることで高純度化された酸化物半導体膜を用いることにより、トランジスタのオフ電流を下げることができる。ここで、酸化物半導体膜中の、水素濃度の分析について触れておく。半導体膜中の水素濃度測定は、SIMSで行う。SIMSは、その原理上、試料表面近傍や、材質が異なる膜との積層界面近傍のデータを正確に得ることが困難であることが知られている。そこで、膜中における水素濃度の厚さ方向の分布をSIMSで分析する場合、対象となる膜が存在する範囲において、値に極端な変動がなく、ほぼ一定の値が得られる領域における平均値を、水素濃度として採用する。また、測定の対象となる膜の厚さが小さい場合、隣接する膜内の水素濃度の影響を受けて、ほぼ一定の値が得られる領域を見いだせない場合がある。この場合、当該膜が存在する領域における、水素濃度の極大値又は極小値を、当該膜中の水素濃度として採用する。更に、当該膜が存在する領域において、極大値を有する山型のピーク、極小値を有する谷型のピークが存在しない場合、変曲点の値を水素濃度として採用する。具体的に、高純度化された酸化物半導体膜を活性層として用いたトランジスタのオフ電流が低いことは、いろいろな実験により証明できる。例えば、チャネル幅が1×106μmでチャネル長が10μmの素子であっても、ソース電極とドレイン電極間の電圧ドレイン電圧が1Vから10Vの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち1×10-13A以下という特性を得ることができる。この場合、オフ電流をトランジスタのチャネル幅で除した数値に相当するオフ電流密度は、100zA/μm以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入又は容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流密度の測定を行った。当該測定では、上記トランジスタに高純度化された酸化物半導体膜をチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流密度を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が3Vの場合に、数十yA/μmという、更に低いオフ電流密度が得られることが分かった。従って、高純度化された酸化物半導体膜を活性層として用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく低い。なお、特に断りがない限り、本明細書でオフ電流とは、nチャネル型トランジスタにおいては、ドレイン電極をソース電極とゲート電極よりも高い電位とした状態において、ソース電極の電位を基準としたときのゲート電極の電位が0以下であるときに、ソース電極とドレイン電極の間に流れる電流のことを意味する。或いは、本明細書でオフ電流とは、pチャネル型トランジスタにおいては、ドレイン電極をソース電極とゲート電極よりも低い電位とした状態において、ソース電極の電位を基準としたときのゲート電極の電位が0以上であるときに、ソース電極とドレイン電極の間に流れる電流のことを意味する。また、用いる酸化物半導体としては、少なくともインジウムInあるいは亜鉛Znを含むことが好ましい。特にInとZnを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウムGaを有することが好ましい。また、スタビライザーとしてスズSnを有することが好ましい。また、スタビライザーとしてハフニウムHfを有することが好ましい。また、スタビライザーとしてアルミニウムAlを有することが好ましい。また、他のスタビライザーとして、ランタノイドである、ランタンLa、セリウムCe、プラセオジムPr、ネオジムNd、サマリウムSm、ユウロピウムEu、ガドリニウムGd、テルビウムTb、ジスプロシウムDy、ホルミウムHo、エルビウムEr、ツリウムTm、イッテルビウムYb、ルテチウムLuのいずれか一種あるいは複数種を有してもよい。例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるIn-Zn系酸化物、Sn-Zn系酸化物、Al-Zn系酸化物、Zn-Mg系酸化物、Sn-Mg系酸化物、In-Mg系酸化物、In-Ga系酸化物、三元系金属の酸化物であるIn-Ga-Zn系酸化物IGZOとも表記する、In-Al-Zn系酸化物、In-Sn-Zn系酸化物、Sn-Ga-Zn系酸化物、Al-Ga-Zn系酸化物、Sn-Al-Zn系酸化物、In-Hf-Zn系酸化物、In-La-Zn系酸化物、In-Ce-Zn系酸化物、In-Pr-Zn系酸化物、In-Nd-Zn系酸化物、In-Sm-Zn系酸化物、In-Eu-Zn系酸化物、In-Gd-Zn系酸化物、In-Tb-Zn系酸化物、In-Dy-Zn系酸化物、In-Ho-Zn系酸化物、In-Er-Zn系酸化物、In-Tm-Zn系酸化物、In-Yb-Zn系酸化物、In-Lu-Zn系酸化物、四元系金属の酸化物であるIn-Sn-Ga-Zn系酸化物、In-Hf-Ga-Zn系酸化物、In-Al-Ga-Zn系酸化物、In-Sn-Al-Zn系酸化物、In-Sn-Hf-Zn系酸化物、In-Hf-Al-Zn系酸化物を用いることができる。なお、ここで、例えば、In-Ga-Zn系酸化物とは、InとGaとZnを主成分として有する酸化物という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素が入っていてもよい。また、酸化物半導体として、InMO3ZnOmm>0、且つ、mは整数でないで表記される材料を用いてもよい。なお、Mは、Ga、Fe、Mn及びCoから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、In3SnO5ZnOnn>0、且つ、nは整数で表記される材料を用いてもよい。例えば、In:Ga:Zn=1:1:1=1/3:1/3:1/3あるいはIn:Ga:Zn=2:2:1=2/5:2/5:1/5の原子数比のIn-Ga-Zn系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1:1:1=1/3:1/3:1/3、In:Sn:Zn=2:1:3=1/3:1/6:1/2あるいはIn:Sn:Zn=2:1:5=1/4:1/8:5/8の原子数比のIn-Sn-Zn系酸化物やその組成の近傍の酸化物を用いるとよい。しかし、これらに限られず、必要とする半導体特性移動度、しきい値、ばらつき等に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。例えば、In-Sn-Zn系酸化物では比較的容易に高い移動度が得られる。しかしながら、In-Ga-Zn系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。なお、例えば、In、Ga、Znの原子数比がIn:Ga:Zn=a:b:cabc=1である酸化物の組成が、原子数比がIn:Ga:Zn=A:B:CABC=1の酸化物の組成の近傍であるとは、a、b、cが、a―A2b―B2c―C2≦r2を満たすことを言い、rは、例えば、0.05とすればよい。他の酸化物でも同様である。酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。また、結晶性を有する酸化物半導体では、バルク内欠陥をより低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さRaが1nm以下、好ましくは0.3nm以下、より好ましくは0.1nm以下の表面上に形成するとよい。なお、Raは、JISB0601で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、基準面から指定面までの偏差の絶対値を平均した値と表現でき、以下の式1にて定義される。なお、上記において、S0は、測定面座標x1,y1x1,y2x2,y1x2,y2で表される4点によって囲まれる長方形の領域の面積を指し、Z0は測定面の平均高さを指す。Raは原子間力顕微鏡AFM:AtomicForceMicroscopeにて評価可能である。また、c軸配向し、かつab面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、c軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列しており、ab面においてはa軸またはb軸の向きが異なるc軸を中心に回転した結晶CAAC:CAxisAlignedCrystalともいう。を含む酸化物について説明する。CAACを含む酸化物とは、広義に、非単結晶であって、そのab面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつc軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物をいう。CAACは単結晶ではないが、非晶質のみから形成されているものでもない。また、CAACは結晶化した部分結晶部分を含むが、1つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。CAACに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、CAACを構成する個々の結晶部分のc軸は一定の方向例えば、CAACを支持する基板面、CAACの表面などに垂直な方向に揃っていてもよい。または、CAACを構成する個々の結晶部分のab面の法線は一定の方向例えば、CAACを支持する基板面、CAACの表面などに垂直な方向を向いていてもよい。CAACは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透光性を有していたり、有していなかったりする。このようなCAACの例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子または窒素原子の層状配列が認められる結晶を挙げることもできる。CAACに含まれる結晶構造の一例について図15乃至図17を用いて詳細に説明する。なお、特に断りがない限り、図15乃至図17は上方向をc軸方向とし、c軸方向と直交する面をab面とする。なお、単に上半分、下半分という場合、ab面を境にした場合の上半分、下半分をいう。図15Aに、1個の6配位のInと、Inに近接の6個の4配位の酸素原子以下4配位のOと、を有する構造を示す。ここでは、金属原子が1個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図15Aの構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図15Aの上半分および下半分にはそれぞれ3個ずつ4配位のOがある。図15Aに示す小グループは電荷が0である。図15Bに、1個の5配位のGaと、Gaに近接の3個の3配位の酸素原子以下3配位のOと、Gaに近接の2個の4配位のOと、を有する構造を示す。3配位のOは、いずれもab面に存在する。図15Bの上半分および下半分にはそれぞれ1個ずつ4配位のOがある。また、Inも5配位をとるため、図15Bに示す構造をとりうる。図15Bに示す小グループは電荷が0である。図15Cに、1個の4配位のZnと、Znに近接の4個の4配位のOと、を有する構造を示す。図15Cの上半分には1個の4配位のOがあり、下半分には3個の4配位のOがある。または、図15Cの上半分に3個の4配位のOがあり、下半分に1個の4配位のOがあってもよい。図15Cに示す小グループは電荷が0である。図15Dに、1個の6配位のSnと、Snに近接の6個の4配位のOと、を有する構造を示す。図15Dの上半分には3個の4配位のOがあり、下半分には3個の4配位のOがある。図15Dに示す小グループは電荷が1となる。図15Eに、2個のZnを含む小グループを示す。図15Eの上半分には1個の4配位のOがあり、下半分には1個の4配位のOがある。図15Eに示す小グループは電荷が-1となる。ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループユニットセルともいう。と呼ぶ。ここで、これらの小グループ同士が結合する規則について説明する。図15Aに示す6配位のInの上半分の3個のOは、下方向にそれぞれ3個の近接Inを有し、下半分の3個のOは上方向にそれぞれ3個の近接Inを有する。5配位のGaの上半分の1個のOは下方向に1個の近接Gaを有し、下半分の1個のOは、上方向に1個の近接Gaを有する。4配位のZnの上半分の1個のOは下方向に1個の近接Znを有し、下半分の3個のOは上方向にそれぞれ3個の近接Znを有する。この様に、金属原子の上方向の4配位のOの数と、そのOの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の4配位のOの数と、そのOの上方向にある近接金属原子の数は等しい。Oは4配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は4になる。従って、金属原子の上方向にある4配位のOの数と、別の金属原子の下方向にある4配位のOの数との和が4個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、6配位の金属原子InまたはSnが下半分の4配位のOを介して結合する場合、4配位のOが3個であるため、5配位の金属原子GaまたはIn、または4配位の金属原子Znのいずれかと結合することになる。これらの配位数を有する金属原子は、c軸方向において、4配位のOを介して結合する。また、このほかにも、層構造の合計の電荷が0となるように複数の小グループが結合して中グループを構成する。図16Aに、In-Sn-Zn系酸化物の層構造を構成する中グループのモデル図を示す。図16Bに、3つの中グループで構成される大グループを示す。なお、図16Cは、図16Bの層構造をc軸方向から観察した場合の原子配列を示す。図16Aにおいては、簡単のため、3配位のOは省略し、4配位のOは個数のみ示し、例えば、Snの上半分および下半分にはそれぞれ3個ずつ4配位のOがあることを丸枠の3として示している。同様に、図16Aにおいて、Inの上半分および下半分にはそれぞれ1個ずつ4配位のOがあり、丸枠の1として示している。また、同様に、図16Aにおいて、下半分には1個の4配位のOがあり、上半分には3個の4配位のOがあるZnと、上半分には1個の4配位のOがあり、下半分には3個の4配位のOがあるZnとを示している。図16Aにおいて、In-Sn-Zn系酸化物の層構造を構成する中グループは、上から順に4配位のOが3個ずつ上半分および下半分にあるSnが、4配位のOが1個ずつ上半分および下半分にあるInと結合し、そのInが、上半分に3個の4配位のOがあるZnと結合し、そのZnの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分および下半分にあるInと結合し、そのInが、上半分に1個の4配位のOがあるZn2個からなる小グループと結合し、この小グループの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分および下半分にあるSnと結合している構成である。この中グループが複数結合して大グループを構成する。ここで、3配位のOおよび4配位のOの場合、結合1本当たりの電荷はそれぞれ-0.667、-0.5と考えることができる。例えば、In6配位または5配位、Zn4配位、Sn5配位または6配位の電荷は、それぞれ3、2、4である。従って、Snを含む小グループは電荷が1となる。そのため、Snを含む層構造を形成するためには、電荷1を打ち消す電荷-1が必要となる。電荷-1をとる構造として、図15Eに示すように、2個のZnを含む小グループが挙げられる。例えば、Snを含む小グループが1個に対し、2個のZnを含む小グループが1個あれば、電荷が打ち消されるため、層構造の合計の電荷を0とすることができる。具体的には、図16Bに示した大グループが繰り返されることで、In-Sn-Zn系酸化物の結晶In2SnZn3O8を得ることができる。なお、得られるIn-Sn-Zn系酸化物の層構造は、In2SnZn2O7ZnOmmは0または自然数。とする組成式で表すことができる。また、このほかにも、四元系金属の酸化物であるIn-Sn-Ga-Zn系酸化物や、三元系金属の酸化物であるIn-Ga-Zn系酸化物IGZOとも表記する。、In-Al-Zn系酸化物、Sn-Ga-Zn系酸化物、Al-Ga-Zn系酸化物、Sn-Al-Zn系酸化物や、In-Hf-Zn系酸化物、In-La-Zn系酸化物、In-Ce-Zn系酸化物、In-Pr-Zn系酸化物、In-Nd-Zn系酸化物、In-Sm-Zn系酸化物、In-Eu-Zn系酸化物、In-Gd-Zn系酸化物、In-Tb-Zn系酸化物、In-Dy-Zn系酸化物、In-Ho-Zn系酸化物、In-Er-Zn系酸化物、In-Tm-Zn系酸化物、In-Yb-Zn系酸化物、In-Lu-Zn系酸化物や、二元系金属の酸化物であるIn-Zn系酸化物、Sn-Zn系酸化物、Al-Zn系酸化物、Zn-Mg系酸化物、Sn-Mg系酸化物、In-Mg系酸化物や、In-Ga系酸化物などを用いた場合も同様である。例えば、図17Aに、In-Ga-Zn系酸化物の層構造を構成する中グループのモデル図を示す。図17Aにおいて、In-Ga-Zn系酸化物の層構造を構成する中グループは、上から順に4配位のOが3個ずつ上半分および下半分にあるInが、4配位のOが1個上半分にあるZnと結合し、そのZnの下半分の3個の4配位のOを介して、4配位のOが1個ずつ上半分および下半分にあるGaと結合し、そのGaの下半分の1個の4配位のOを介して、4配位のOが3個ずつ上半分および下半分にあるInと結合している構成である。この中グループが複数結合して大グループを構成する。図17Bに3つの中グループで構成される大グループを示す。なお、図17Cは、図17Bの層構造をc軸方向から観察した場合の原子配列を示している。ここで、In6配位または5配位、Zn4配位、Ga5配位の電荷は、それぞれ3、2、3であるため、In、ZnおよびGaのいずれかを含む小グループは、電荷が0となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に0となる。また、In-Ga-Zn系酸化物の層構造を構成する中グループは、図17Aに示した中グループに限定されず、In、Ga、Znの配列が異なる中グループを組み合わせた大グループも取りうる。なお、トランジスタが有するソース端子とドレイン端子は、トランジスタの極性及び各電極に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、nチャネル型トランジスタでは、低い電位が与えられる電極がソース端子と呼ばれ、高い電位が与えられる電極がドレイン端子と呼ばれる。また、pチャネル型トランジスタでは、低い電位が与えられる電極がドレイン端子と呼ばれ、高い電位が与えられる電極がソース端子と呼ばれる。以下、ソース端子とドレイン端子のいずれか一方を第1端子、他方を第2端子とし、メモリセル101が有するトランジスタ102、容量素子103の接続関係を説明する。また、トランジスタのソース端子とは、活性層の一部であるソース領域、或いは活性層に接続されたソース電極を意味する。同様に、トランジスタのドレイン端子とは、活性層の一部であるドレイン領域、或いは活性層に接続されたドレイン電極を意味する。なお、本明細書において接続とは電気的な接続を意味しており、電流、電圧又は電位が、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接続している状態を必ずしも指すわけではなく、電流、電圧又は電位が、供給可能、或いは伝送可能であるように、配線、導電膜、抵抗、ダイオード、トランジスタなどの素子を介して間接的に接続している状態も、その範疇に含む。また、回路図上は独立している構成要素どうしが接続されている場合であっても、実際には、例えば配線の一部が電極として機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書において接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。図1に示すメモリセル101において、トランジスタ102のゲート電極は、ワード線WLの一つに接続されている。また、トランジスタ102の第1端子はビット線BLの一つに接続されており、第2端子は容量素子103の一方の電極に接続されている。そして、容量素子103の他方の電極は、上記ワード線の一つとは異なる、ワード線WLの別の一つに接続されている。具体的に、図1に示すセルアレイ100では、一行一列目のメモリセル101において、トランジスタ102のゲート電極がワード線WL1に接続されている。また、トランジスタ102の第1端子はビット線BL1に接続されており、第2端子は容量素子103の一方の電極に接続されている。そして、容量素子103の他方の電極は、ワード線WL2に接続されている。また、図1に示すセルアレイ100では、y行目の各メモリセル101において、容量素子103の他方の電極は、容量線CLに接続されている。なお、図1に示すセルアレイでは、任意のメモリセル101が、隣接する2つのワード線に接続されている場合を例示しているが、本発明の一態様はこの構成に限定されない。任意のメモリセル101に接続される2つのワード線は、互いに隣接せずに離れていても良い。また、図1では、メモリセル101がスイッチング素子として機能するトランジスタ102を一つだけ有する構成を示しているが、本発明はこの構成に限定されない。本発明の一態様では、スイッチング素子として機能するトランジスタが各メモリセルに最低限1つ設けられていれば良く、上記トランジスタの数は複数であっても良い。メモリセル101が、複数のトランジスタで構成されるスイッチング素子を有している場合、上記複数のトランジスタは並列に接続されていても良いし、直列に接続されていても良いし、直列と並列が組み合わされて接続されていても良い。なお、本明細書において、トランジスタが直列に接続されている状態とは、例えば、第1のトランジスタの第1端子と第2端子のいずれか一方のみが、第2のトランジスタの第1端子と第2端子のいずれか一方のみに接続されている状態を意味する。また、トランジスタが並列に接続されている状態とは、第1のトランジスタの第1端子が第2のトランジスタの第1端子に接続され、第1のトランジスタの第2端子が第2のトランジスタの第2端子に接続されている状態を意味する。次いで、図1に示したセルアレイ100を例に挙げて、本発明の一態様に係る記憶装置の動作について説明する。図1に示したセルアレイの動作は、データの書き込みを行う書き込み期間Taと、データの保持を行う保持期間Tsと、データの読み出しを行う読み出し期間Trとで異なる。図4に、上記各期間においてセルアレイ100に与えられる電位のタイミングチャートを一例として示す。なお、図4では、i行j列目のメモリセル101と、i行j1列目のメモリセル101と、i1行j列目のメモリセル101と、i1行j1列目のメモリセル101とにおいて、データの書き込み、保持、読み出しを行う場合を例に挙げている。これら4つのメモリセル101は、x行y列のメモリセル101に含まれるものとする。まず、書き込み期間Taにおけるセルアレイ100の動作について説明する。データの書き込みは、行ごとに行われる。図4では、i行j列目のメモリセル101及びi行j1列目のメモリセル101へのデータの書き込みを先に行い、その後で、i1行j列目のメモリセル101及びi1行j1列目のメモリセル101へのデータの書き込みを行う場合を例示している。まず、書き込みを行うi行目のメモリセル101に接続された、ワード線WLiの選択を行う。具体的に図4では、ワード線WLiにハイレベルの電位VHが与えられ、ワード線WLi1を含むワード線WLi以外のワード線には接地電位GNDが与えられる。よって、ワード線WLiにゲート電極が接続されているトランジスタ102のみが選択的にオンになる。そして、ワード線WLiが選択されている期間において、ビット線BLj、ビット線BLj1に、データを含む信号の電位が与えられる。ビット線BLj、ビット線BLj1に与えられる電位のレベルは、データの内容によって当然異なる。図4では、ビット線BLjにハイレベルの電位VDDが与えられ、ビット線BLj1に接地電位GNDが与えられている場合を例示する。ビット線BLj、BLj1に与えられる電位は、オンのトランジスタ102を介して、容量素子103が有する電極の一つに与えられる。なお、電位VHは電位VDDと同じか、それより高いものとする。具体的に、電位VHと電位VDDの電位差は、トランジスタ102の閾値電圧と同じか、それより大きいものとする。図2Aに、i行目のメモリセル101にデータの書き込みを行う際の、各メモリセル101の動作を模式的に示す。図2Aに示すように、トランジスタ102の第2端子と容量素子103が有する電極の一つとが接続されているノードをノードFGとすると、上記電位に従って、ノードFGの電位は、i行j列目のメモリセル101において電位VDDとなり、i行j1列目のメモリセル101において接地電位GNDとなる。そして、ノードFGの電位に従って容量素子103に流入する電荷量が制御されることで、i行j列目のメモリセル101と、i行j1列目のメモリセル101へのデータの書き込みが行われる。次いで、ワード線WLiに接地電位GNDが与えられる。よって、ワード線WLiにゲート電極が接続されているトランジスタ102がオフになり、容量素子103において電荷が保持される。なお、トランジスタ102の半導体膜に酸化物半導体を用いた場合、トランジスタ102はオフ電流が極めて低いという特性を有する。よって、容量素子103に保持されている電荷はリークしづらく、トランジスタ102にシリコンなどの半導体を用いた場合に比べ、長い期間に渡ってデータの保持を行うことができる。次いで、書き込みを行うi1行目のメモリセル101に接続された、ワード線WLi1の選択を行う。具体的に図4では、ワード線WLi1にハイレベルの電位VHが与えられ、ワード線WLiを含むワード線WLi1以外のワード線には接地電位GNDが与えられる。よって、ワード線WLi1にゲート電極が接続されているトランジスタ102のみが、選択的にオンになる。そして、ワード線WLi1が選択されている期間において、ビット線BLj、ビット線BLj1に、データを含む信号の電位が与えられる。ビット線BLj、ビット線BLj1に与えられる電位のレベルは、データの内容によって当然異なる。図4では、ビット線BLjに接地電位GNDが与えられ、ビット線BLj1にハイレベルの電位VDDが与えられている場合を例示する。ビット線BLj、BLj1に与えられる電位は、オンのトランジスタ102を介して、容量素子103が有する電極の一つに与えられる。図2Bに、i1行目のメモリセル101にデータの書き込みを行う際の、各メモリセル101の動作を模式的に示す。図2Bに示すように、上記電位に従って、ノードFGの電位は、i1行j列目のメモリセル101において接地電位GNDとなり、i1行j1列目のメモリセル101において電位VDDとなる。そして、ノードFGの電位に従って容量素子103に流入する電荷量が制御されることで、i1行j列目のメモリセル101と、i1行j1列目のメモリセル101へのデータの書き込みが行われる。なお、図1に示すセルアレイ100では、ワード線WLi1がi1行目のメモリセル101のみならず、i行目のメモリセル101にも接続されている。具体的に、ワード線WLi1は、i行目のメモリセル101が有する、容量素子103の他方の電極に接続されている。容量素子103の他方の電極には、ワード線WLiが選択されている期間において接地電位GNDが与えられていたが、図2Bに示すように、ワード線WLi1が選択されている期間において電位VHが与えられる。そして、容量素子103が有する一対の電極の電位差は電荷保存則により維持されるので、ワード線WLi1が選択されている期間において、電位VHと接地電位GNDの電位差が、i行目のメモリセル101におけるノードFGに与えられる。その結果、i行目j列目のメモリセル101におけるノードFGは電位VDDVHとなり、i行目j1列目のメモリセル101におけるノードFGは電位VHとなる。次いで、ワード線WLi1に接地電位GNDが与えられる。よって、ワード線WLi1にゲート電極が接続されているトランジスタ102がオフになり、容量素子103において電荷が保持される。なお、容量素子103が有する一対の電極の電位差は電荷保存則により維持されるので、ワード線WLi1に接地電位GNDが与えられると、i行目j列目のメモリセル101におけるノードFGは電位VDDとなり、i行目j1列目のメモリセル101におけるノードFGは接地電位GNDとなる。なお、メモリセル101に誤ったデータが書き込まれるのを防ぐために、各ワード線WLの選択が終了した後に、ビット線BLへのデータを含む電位の供給を停止させることが望ましい。次いで、データの保持期間Tsにおけるセルアレイ100の動作について説明する。保持期間Tsにおいて、全てのワード線WLには、トランジスタ102がオフになるレベルの電位、具体的には接地電位GNDが与えられる。図3Aに、i行目のメモリセル101とi1行目のメモリセル101においてデータを保持する際の、各メモリセル101の動作を模式的に示す。図3Aに示すように、容量素子103に流入した電荷が保持されている間において、データは保持される。次いで、データの読み出し期間Trにおけるセルアレイ100の動作について説明する。まず、読み出し期間Trでは、読み出しを行うメモリセル101に接続されたビット線BLに、ハイレベルの電位VRが与えられる。具体的に図4では、j列目のメモリセル101に接続されたビット線BLjと、j1列目のメモリセル101に接続されたビット線BLj1とに、ハイレベルの電位VRが与えられる。なお、電位VRは、電位VDDと同じか、もしくは電位VDDより低く接地電位GNDよりも高い電位であるものとする。そして、電位VRが与えられた後は、ビット線BLjとビット線BLj1を、共にフローティングの状態とする。次いで、読み出しを行うi行目のメモリセル101に接続された、ワード線WLiの選択を行う。具体的に図4では、ワード線WLiにハイレベルの電位VHが与えられ、ワード線WLi1を含むそれ以外のワード線には接地電位GNDが与えられる。よって、ワード線WLiにゲート電極が接続されているトランジスタ102のみが選択的にオンになる。トランジスタ102がオンになると、容量素子103に保持されている電荷が、読み出しを行うビット線BLに流出するか、或いは、読み出しを行うビット線BLからの電荷が容量素子103に流入する。上記動作は、保持期間におけるノードFGの電位により決まる。図3Bに、i行目のメモリセル101においてデータを読み出す際の、各メモリセル101の動作を模式的に示す。具体的に、図4に示すタイミングチャートの場合、直前の保持期間に、i行目j列目のメモリセル101におけるノードFGは電位VDDである。よって、図3Bに示すように、読み出し期間においてトランジスタ102がオンになると、i行目j列目のメモリセル101における容量素子103からビット線BLjに電荷が流出するため、ビット線BLjの電位は高まり、電位VRαとなる。また、直前の保持期間に、i行目j1列目のメモリセル101におけるノードFGは接地電位GNDである。よって、読み出し期間においてトランジスタ102がオンになると、i行目j1列目のメモリセル101における容量素子103にビット線BLj1からの電荷が流入するため、ビット線BLj1の電位は低くなり、電位VR-βとなる。従って、ビット線BLj、BLj1の電位は、i行目j列目のメモリセル101とi行目j1列目のメモリセル101の容量素子103に保持されている電荷量に応じた高さとなる。そして、上記電位から電荷量の違いを読み取ることにより、i行j列目のメモリセル101と、i行j1列目のメモリセル101から、データを読み出すことができる。次いで、i行j列目のメモリセル101と、i行j1列目のメモリセル101からのデータの読み出しが終了したら、再び、ビット線BLj及びビット線BLj1にハイレベルの電位VRを与えた後、ビット線BLj及びビット線BLj1をフローティングの状態にする。そして、読み出しを行うi行目のメモリセル101に接続された、ワード線WLi1の選択を行う。具体的に図4では、ワード線WLi1にハイレベルの電位VHが与えられ、ワード線WLiを含むそれ以外のワード線には接地電位GNDが与えられる。よって、ワード線WLi1にゲート電極が接続されているトランジスタ102のみが選択的にオンになる。トランジスタ102がオンになると、容量素子103に保持されている電荷が、読み出しを行うビット線BLに流出するか、或いは、読み出しを行うビット線BLからの電荷が容量素子103に流入する。上記動作は、保持期間におけるノードFGの電位により決まる。具体的に、図4に示すタイミングチャートの場合、直前の保持期間に、i1行目j列目のメモリセル101におけるノードFGは接地電位GNDである。よって、読み出し期間においてトランジスタ102がオンになると、i1行目j列目のメモリセル101における容量素子103にビット線BLjからの電荷が流入するため、ビット線BLjの電位は低くなり、電位VR-βとなる。また、直前の保持期間に、i1行目j1列目のメモリセル101におけるノードFGは電位VDDである。よって、読み出し期間においてトランジスタ102がオンになると、i1行目j1列目のメモリセル101における容量素子103からビット線BLj1に電荷が流出するため、ビット線BLj1の電位は高まり、電位VRαとなる。従って、ビット線BLj、BLj1の電位は、i1行目j列目のメモリセル101とi1行目j1列目のメモリセル101の容量素子103に保持されている電荷量に応じた高さとなる。そして、上記電位から電荷量の違いを読み取ることにより、i1行j列目のメモリセル101と、i1行j1列目のメモリセル101から、データを読み出すことができる。なお、各ビット線BLの先には読み出し回路が接続されており、読み出し回路の出力信号には、セルアレイ100から読み出されたデータが含まれる。本実施の形態では、隣接した4つのメモリセル101を例に挙げて、書き込み、保持、読み出しの各動作について説明したが、本発明の一態様はこの構成に限定されない。指定された任意のアドレスのメモリセル101において、上記動作を行うことができる。なお、容量線CLは、上記全ての期間を通して、接地電位GNDなどの固定の電位に保つ。また、本発明の一態様に示す記憶装置では、一のワード線が、一行分のメモリセルにおいてスイッチング素子に接続されており、他の一行分のメモリセルにおいて容量素子に接続される構造を有するものである。よって、メモリセルに接続される配線の数を少なくすることができる。しかし、上述したように、容量素子に接続されたワード線が選択されると、ノードFGの電位が上記ワード線の電位の上昇に伴って高くなる。例えばi1行目へのデータの書き込み前においてノードFGにハイレベルの電位VDDが既に与えられている場合、図2Bに示すように、ワード線WLi1の電位の上昇に伴って、i行j列目のメモリセル101においてノードFGが電位VDDVHと高くなる。従って、i行j列目のメモリセル101が有するトランジスタ102は、そのソース端子とドレイン端子間の電位差が大きくなるため、オフ電流が大きくなりやすい。よって、トランジスタ102のオフ電流が著しく小さくなるように、酸化物半導体のようなワイドギャップ半導体をトランジスタ102の半導体膜に用いることが望ましい。トランジスタ102のオフ電流を著しく小さくすることで、ソース端子とドレイン端子間の電位差が大きくても、メモリセル101から電荷が流出するのを防ぎ、データの保持期間を確保することができる。次いで、各メモリセル101の具体的な構造の一例について説明する。図5Aに、図1に示したセルアレイ100の一部を拡大した上面図を示す。また、図5Bに、図5Aの破線A1-A2における断面図を示す。図5A、図5Bでは、絶縁表面を有する基板104上に、トランジスタ102と容量素子103が形成されている。そして、トランジスタ102は、絶縁表面を有する基板104上に、半導体膜105と、半導体膜105上のソース電極またはドレイン電極として機能する導電膜106及び導電膜107と、半導体膜105、導電膜106及び導電膜107上の絶縁膜108と、絶縁膜108を間に挟んで半導体膜105と重なる位置に設けられたゲート電極として機能する導電膜109とを有している。さらに、トランジスタ102は、導電膜109を覆っている絶縁膜110を構成要素に含んでいても良い。図5A、図5Bに示すトランジスタ102は、トップゲート型のトップコンタクト構造を有している。また、容量素子103は、絶縁表面を有する基板104上に形成された導電膜107と、導電膜107上の絶縁膜108と、絶縁膜108を間に挟んで導電膜107と重なる導電膜111とを有する。導電膜107と、絶縁膜108と、導電膜111とが重なった部分が、容量素子103として機能する。なお、導電膜106は、トランジスタ102のソース電極またはドレイン電極として機能し、なおかつビット線としても機能する。導電膜109は、トランジスタ102のゲート電極として機能し、なおかつワード線としても機能する。導電膜107は、トランジスタ102のソース電極またはドレイン電極として機能し、なおかつ容量素子103の電極として機能する。導電膜111は、容量素子103の電極として機能し、なおかつワード線としても機能する。図6Aに、図1に示したセルアレイ100の一部を拡大した上面図の別の一例を示す。また、図6Bに、図6Aの破線B1-B2における断面図を示す。図6A、図6Bでは、絶縁表面を有する基板104上に、トランジスタ102と容量素子103が形成されている。そして、トランジスタ102は、絶縁表面を有する基板104上に、ソース電極またはドレイン電極として機能する導電膜116及び導電膜117と、導電膜116及び導電膜117上の半導体膜115と、導電膜116、導電膜117及び半導体膜115上の絶縁膜118と、絶縁膜118を間に挟んで半導体膜115と重なる位置に設けられたゲート電極として機能する導電膜119と、を有している。さらに、トランジスタ102は、導電膜119を覆っている絶縁膜120を構成要素に含んでいても良い。図6A、図6Bに示すトランジスタ102は、トップゲート型のボトムコンタクト構造を有している。また、容量素子103は、絶縁表面を有する基板104上に形成された導電膜117と、導電膜117上の絶縁膜118と、絶縁膜118を間に挟んで導電膜117と重なる導電膜121とを有する。導電膜117と、絶縁膜118と、導電膜121とが重なった部分が、容量素子103として機能する。なお、導電膜116は、トランジスタ102のソース電極またはドレイン電極として機能し、なおかつビット線としても機能する。導電膜119は、トランジスタ102のゲート電極として機能し、なおかつワード線としても機能する。導電膜117は、トランジスタ102のソース電極またはドレイン電極として機能し、なおかつ容量素子103の電極として機能する。導電膜121は、容量素子103の電極として機能し、なおかつワード線としても機能する。図7Aに、図1に示したセルアレイ100の一部を拡大した上面図の別の一例を示す。また、図7Bに、図7Aの破線C1-C2における断面図を示す。図7A、図7Bでは、絶縁表面を有する基板104上に、トランジスタ102と容量素子103が形成されている。そして、トランジスタ102は、絶縁表面を有する基板104上に、ゲート電極として機能する導電膜129と、導電膜129上の絶縁膜128と、絶縁膜128を間に挟んで導電膜129と重なる位置に設けられた半導体膜125と、半導体膜125上のソース電極またはドレイン電極として機能する導電膜126及び導電膜127と、を有している。さらに、トランジスタ102は、半導体膜125、導電膜126及び導電膜127を覆っている絶縁膜130を構成要素に含んでいても良い。図7A、図7Bに示すトランジスタ102は、ボトムゲート型のトップコンタクト構造を有している。また、トランジスタ102は、導電膜126と導電膜127の間において半導体膜125が露出し、絶縁膜130に接しているチャネルエッチ構造を有しているが、本発明はこの構成に限定されない。トランジスタ102は、導電膜126と導電膜127の間において半導体膜125上に絶縁膜で形成されたチャネル保護膜を有していても良い。チャネル保護膜を設けることによって、導電膜126及び導電膜127を形成する際に、エッチング時のプラズマやエッチング剤による膜減りなどのダメージが、半導体膜125のチャネル形成領域となる部分に与えられるのを防ぐことができる。従って、トランジスタ102の信頼性を向上させることができる。また、容量素子103は、絶縁表面を有する基板104上に形成された導電膜131と、導電膜131上の絶縁膜128と、絶縁膜128を間に挟んで導電膜131と重なる導電膜127とを有する。導電膜131と、絶縁膜128と、導電膜127とが重なった部分が、容量素子103として機能する。なお、導電膜126は、トランジスタ102のソース電極またはドレイン電極として機能し、なおかつビット線としても機能する。導電膜129は、トランジスタ102のゲート電極として機能し、なおかつワード線としても機能する。導電膜127は、トランジスタ102のソース電極またはドレイン電極として機能し、なおかつ容量素子103の電極として機能する。導電膜131は、容量素子103の電極として機能し、なおかつワード線としても機能する。図8Aに、図1に示したセルアレイ100の一部を拡大した上面図の別の一例を示す。また、図8Bに、図8Aの破線D1-D2における断面図を示す。図8A、図8Bでは、絶縁表面を有する基板104上に、トランジスタ102と容量素子103が形成されている。そして、トランジスタ102は、絶縁表面を有する基板104上に、ゲート電極として機能する導電膜139と、導電膜139上の絶縁膜138と、絶縁膜138上のソース電極またはドレイン電極として機能する導電膜136及び導電膜137と、導電膜136及び導電膜137上において、絶縁膜138を間に挟んで導電膜139と重なる位置に設けられた半導体膜135と、を有している。さらに、トランジスタ102は、半導体膜135、導電膜136及び導電膜137を覆っている絶縁膜140を構成要素に含んでいても良い。図8A、図8Bに示すトランジスタ102は、ボトムゲート型のボトムコンタクト構造を有している。また、容量素子103は、絶縁表面を有する基板104上に形成された導電膜141と、導電膜141上の絶縁膜138と、絶縁膜138を間に挟んで導電膜141と重なる導電膜137とを有する。導電膜141と、絶縁膜138と、導電膜137とが重なった部分が、容量素子103として機能する。なお、導電膜136は、トランジスタ102のソース電極またはドレイン電極として機能し、なおかつビット線としても機能する。導電膜139は、トランジスタ102のゲート電極として機能し、なおかつワード線としても機能する。導電膜137は、トランジスタ102のソース電極またはドレイン電極として機能し、なおかつ容量素子103の電極として機能する。導電膜141は、容量素子103の電極として機能し、なおかつワード線としても機能する。なお、図5乃至図8では、トランジスタ102がシングルゲート構造である場合を例示しているが、トランジスタ102は、電気的に接続された複数のゲート電極を有することで、チャネル形成領域を複数有する、マルチゲート構造であっても良い。また、図5乃至図8では、トランジスタ102が、活性層の片側にだけ存在するゲート電極を有しているが、本発明はこの構成に限定されない。トランジスタ102は、活性層を間に挟んでゲート電極の反対側に存在するバックゲート電極を有していても良い。バックゲート電極は、電気的に絶縁しているフローティングの状態であっても良いし、電位が与えられる状態であっても良い。後者の場合、バックゲート電極には、ゲート電極と同じ高さの電位が与えられていても良いし、グラウンドなどの固定電位が与えられていても良い。バックゲート電極に与える電位の高さを制御することで、トランジスタ102の閾値電圧を制御することができる。本実施の形態において説明したように、本発明の一態様に係る記憶装置では、ワード線に容量線としての機能を持たせることで、セルアレイが有する配線の数を削減することができる。よって、プロセスを複雑化させることなく、単位面積あたりの記憶容量を高めることができる記憶装置を実現することができる。実施の形態2本実施の形態では、図1とは異なる構成を有する、本発明の一態様の係る記憶装置の、セルアレイ200の構成について説明する。図9に、本実施の形態のセルアレイ200の構成を一例として回路図で示す。図9に示すセルアレイ200では、複数のメモリセル201が第1のブロック290と第2のブロック291に分割されている。そして、第1のブロック290に含まれるメモリセル201上に、第2のブロック291に含まれるメモリセル201が設けられている。すなわち、本実施の形態で示すセルアレイ200は、メモリセル201が積層された構造を有している。なお、図9では、複数のメモリセル201を第1のブロック290と第2のブロック291の2つのブロックに分割している場合を例示しているが、本発明の一態様はこの構成に限定されない。本発明の一態様に係る記憶装置は、積層された3つ以上のブロックを有していても良い。複数の各ブロックは、マトリクス状に配置された複数のメモリセル201と、複数のワード線WLと、複数のビット線BLとをそれぞれ有する。そして、各ブロックがそれぞれ有するワード線WLとビット線BLの数は、メモリセル201の数及び配置によって決めることができる。そして、駆動回路からの信号は、複数のワード線WL、複数のビット線BLを介して各メモリセル201に供給される。具体的に、図9では、第1のブロック290が、x行y列のメモリセル201を有し、なおかつ、第1ワード線WLa1~WLay、第1ビット線BLa1~BLaxを有する場合を例示している。また、図9では、第2のブロック291が、x行y列のメモリセル201を有し、なおかつ、第2ワード線WLb1~WLby、第2ビット線BLb1~BLbxを有する場合を例示している。そして、各メモリセル201は、図1に示したセルアレイ100の場合と同様に、スイッチング素子として機能するトランジスタ202と、容量素子203とを有する。そして、トランジスタ202のゲート電極は、ワード線WLの一つに接続されている。また、トランジスタ202の第1端子はビット線BLの一つに接続されており、第2端子は容量素子203の一方の電極に接続されている。ただし、図9に示すセルアレイ200では、容量素子203の他方の電極が、異なるブロックのワード線の一つ、或いは、異なる層に形成された容量線の一つに接続されている。具体的に、図9に示すセルアレイ200では、例えば、第2のブロック291が有する一行一列目のメモリセル201において、トランジスタ202のゲート電極が第2ワード線WLb1に接続されている。また、トランジスタ202の第1端子は第2ビット線BLb1に接続されており、第2端子は容量素子203の一方の電極に接続されている。そして、容量素子203の他方の電極は、第1のブロック290が有する第1ワード線WLa1に接続されている。また、図9に示すセルアレイ200では、第1のブロック290の下方に、容量線CLが設けられている。具体的に、図9に示すセルアレイ200では、電気的に接続された複数の容量線CL1~CLyが、第1のブロック290の下方に設けられている例を示している。そして、例えば、第1のブロック290が有する一行一列目のメモリセル201において、トランジスタ202のゲート電極が第1ワード線WLa1に接続されている。また、トランジスタ202の第1端子は第1ビット線BLa1に接続されており、第2端子は容量素子203の一方の電極に接続されている。そして、容量素子203の他方の電極は、第1のブロック290の下方に設けられた容量線CL1に接続されている。なお、図9に示すセルアレイ200では、任意の一ブロックが有する容量素子203の他方の電極が、当該ブロックの下方の一ブロックが有するワード線または容量線に接続されているが、本発明の一態様はこの構成に限定されない。任意の一ブロックが有する容量素子203の他方の電極が、当該ブロックの上方の一ブロックが有するワード線または容量線に接続されていても良い。なお、メモリセル201は、必要に応じて、トランジスタ、ダイオード、抵抗素子、容量素子、インダクタなどの回路素子を、さらに有していても良い。トランジスタ202を用いたスイッチング素子は、容量素子203における電荷の流入、保持、流出を制御する。そして、容量素子203に保持されている電荷量の違いにより、記憶されたデータのデジタル値を識別することができる。次いで、各メモリセル201の具体的な構造の一例について説明する。図10A~図10Cに、図9に示したセルアレイ200の各層の一部を拡大した上面図の一例を示す。各層の上面図は、破線E1-E2において重なっている。また、図10Dに、図10A~図10Cの破線E1-E2における断面図を示す。セルアレイ200の1層目は、絶縁表面を有する基板204上に形成されている。そして、セルアレイ200の1層目には、容量線として機能する導電膜231が形成されている。また、セルアレイ200の2層目は、導電膜231を覆っている絶縁膜232上に形成されている。そして、セルアレイ200の2層目には、第1のブロック290が有するトランジスタ202a、トランジスタ202bが形成されている。そして、トランジスタ202aは、絶縁膜232上に、半導体膜205aと、半導体膜205a上のソース電極またはドレイン電極として機能する導電膜206a及び導電膜207aと、半導体膜205a、導電膜206a及び導電膜207a上の絶縁膜208と、絶縁膜208を間に挟んで半導体膜205aと重なる位置に設けられたゲート電極として機能する導電膜209とを有している。トランジスタ202bは、絶縁膜232上に、半導体膜205bと、半導体膜205b上のソース電極またはドレイン電極として機能する導電膜206b及び導電膜207bと、半導体膜205b、導電膜206b及び導電膜207b上の絶縁膜208と、絶縁膜208を間に挟んで半導体膜205bと重なる位置に設けられたゲート電極として機能する導電膜209とを有している。さらに、トランジスタ202aと、トランジスタ202bとは、導電膜209を覆っている絶縁膜230を構成要素に含んでいても良い。図10B、図10Dに示すトランジスタ202a及びトランジスタ202bは、トップゲート型のトップコンタクト構造を有している。そして、導電膜207aと、絶縁膜232と、導電膜231とが重なる部分が、容量素子203aとして機能する。また、導電膜207bと、絶縁膜232と、導電膜231とが重なる部分が、容量素子203bとして機能する。容量素子203aと容量素子203bは、第1のブロック290に含まれる。なお、導電膜206aはトランジスタ202aのソース電極またはドレイン電極として、導電膜206bはトランジスタ202bのソース電極またはドレイン電極として、それぞれ機能し、なおかつ第1ビット線としても機能する。導電膜209は、トランジスタ202a及びトランジスタ202bのゲート電極として機能し、なおかつ第1ワード線としても機能する。導電膜207aはトランジスタ202aのソース電極またはドレイン電極として機能し、なおかつ、上述したように、容量素子203aの電極として機能する。導電膜207bはトランジスタ202bのソース電極またはドレイン電極として機能し、なおかつ、上述したように、容量素子203bの電極として機能する。また、セルアレイ200の3層目は、絶縁膜230を覆っている絶縁膜240上に形成されている。そして、セルアレイ200の3層目には、第2のブロック291が有するトランジスタ202c、トランジスタ202dが形成されている。そして、トランジスタ202cは、絶縁膜240上に、半導体膜205cと、半導体膜205c上のソース電極またはドレイン電極として機能する導電膜206c及び導電膜207cと、半導体膜205c、導電膜206c及び導電膜207c上の絶縁膜241と、絶縁膜241を間に挟んで半導体膜205cと重なる位置に設けられたゲート電極として機能する導電膜242とを有している。トランジスタ202dは、絶縁膜240上に、半導体膜205dと、半導体膜205d上のソース電極またはドレイン電極として機能する導電膜206d及び導電膜207dと、半導体膜205d、導電膜206d及び導電膜207d上の絶縁膜241と、絶縁膜241を間に挟んで半導体膜205dと重なる位置に設けられたゲート電極として機能する導電膜242とを有している。さらに、トランジスタ202cと、トランジスタ202dとは、導電膜242を覆っている絶縁膜243を構成要素に含んでいても良い。図10A、図10Dに示すトランジスタ202c、トランジスタ202dは、トランジスタ202a、トランジスタ202bと同様に、トップゲート型のトップコンタクト構造を有している。そして、導電膜207cと、絶縁膜230及び絶縁膜240と、導電膜209とが重なる部分が、容量素子203cとして機能する。また、導電膜207dと、絶縁膜230及び絶縁膜240と、導電膜209とが重なる部分が、容量素子203dとして機能する。容量素子203cと容量素子203dは、第2のブロック291に含まれる。なお、導電膜206c、導電膜206dは、トランジスタ202c、トランジスタ202dのソース電極またはドレイン電極として機能し、なおかつ第2ビット線としても機能する。導電膜242は、トランジスタ202c、トランジスタ202dのゲート電極として機能し、なおかつ第2ワード線としても機能する。導電膜207cは、トランジスタ202cのソース電極またはドレイン電極として機能し、なおかつ、上述したように、容量素子203cの電極として機能する。導電膜207dは、トランジスタ202dのソース電極またはドレイン電極として機能し、なおかつ、上述したように、容量素子203dの電極として機能する。なお、図10では、第1ワード線と第2ワード線の間に形成される寄生容量を低減させるために、導電膜209と導電膜242とが離隔するように、言い換えると、基板204の垂直方向において、導電膜209と導電膜242とが重ならないように配置されている。しかし、本発明の一態様はこの構成に限定されず、基板204の垂直方向において、導電膜209と導電膜242とを重ねるように配置しても良い。また、図10において、絶縁膜232の最上表面は、その上に形成されるトランジスタ202a、トランジスタ202bの特性を揃えるために平坦化されていることが望ましい。よって、絶縁膜232を形成した後、トランジスタ202a、トランジスタ202bを形成する前に、絶縁膜232の表面をCMP法などにより平坦化しておくことが望ましい。同様に、図10において、絶縁膜240の最上表面は、その上に形成されるトランジスタ202c、トランジスタ202dの特性を揃えるために平坦化されていることが望ましい。よって、絶縁膜240を形成した後、トランジスタ202c、トランジスタ202dを形成する前に、絶縁膜240の表面をCMP法などにより平坦化しておくことが望ましい。次いで、トランジスタの構造が図10とは異なる場合の、各メモリセル201の具体的な構造の一例について説明する。図11A~図11Cに、図9に示したセルアレイ200の各層の一部を拡大した上面図の一例を示す。各層の上面図は、破線F1-F2において重なっている。また、図11Dに、図11A~図11Cの破線F1-F2における断面図を示す。図11A~図11Dに示すセルアレイ200は、トランジスタ202a、トランジスタ202b、トランジスタ202c、トランジスタ202dの構造が、図10と異なる。図11A~図11Dに示すセルアレイ200は、セルアレイ200の1層目は、絶縁表面を有する基板204上に形成されている。そして、セルアレイ200の1層目には、容量線として機能する導電膜236が形成されている。また、セルアレイ200の2層目は、導電膜236を覆っている絶縁膜234上に形成されている。そして、セルアレイ200の2層目には、第1のブロック290が有するトランジスタ202a、トランジスタ202bが形成されている。具体的に、トランジスタ202a、トランジスタ202bは、絶縁膜234上に、ソース電極またはドレイン電極として機能する導電膜216a及び導電膜217a、導電膜216b及び導電膜217bと、導電膜216a及び導電膜217a、導電膜216b及び導電膜217b上の半導体膜215a、半導体膜215bと、導電膜216a及び導電膜217a、導電膜216b及び導電膜217b、半導体膜215a、半導体膜215b上の絶縁膜218と、絶縁膜218を間に挟んで半導体膜215a、半導体膜215bと重なる位置に設けられたゲート電極として機能する導電膜219とを有している。さらに、トランジスタ202a、トランジスタ202bは、導電膜219を覆っている絶縁膜235を構成要素に含んでいても良い。図11A~図11Dに示すセルアレイ200では、トランジスタ202a、トランジスタ202bは、トップゲート型のボトムコンタクト構造を有している。そして、図10の場合と同様に、導電膜217aと、絶縁膜234と、導電膜236とが重なる部分が、容量素子203aとして機能する。また、導電膜217bと、絶縁膜234と、導電膜236とが重なる部分が、容量素子203bとして機能する。容量素子203aと容量素子203bは、第1のブロック290に含まれる。また、具体的に、トランジスタ202c、トランジスタ202dは、絶縁膜244上に、ソース電極またはドレイン電極として機能する導電膜216c及び導電膜217c、導電膜216d及び導電膜217dと、導電膜216c及び導電膜217c、導電膜216d及び導電膜217d上の半導体膜215c、半導体膜215dと、導電膜216c及び導電膜217c、導電膜216d及び導電膜217d、半導体膜215c、半導体膜215d上の絶縁膜245と、絶縁膜245を間に挟んで半導体膜215c、半導体膜215dと重なる位置に設けられたゲート電極として機能する導電膜246とを有している。さらに、トランジスタ202c、トランジスタ202dは、導電膜246を覆っている絶縁膜247を構成要素に含んでいても良い。図11A~図11Dに示すセルアレイ200では、トランジスタ202c、トランジスタ202dは、トランジスタ202a、トランジスタ202bと同様に、トップゲート型のボトムコンタクト構造を有している。そして、図10の場合と同様に、導電膜216cと、絶縁膜235及び絶縁膜244と、導電膜219とが重なる部分が、容量素子203cとして機能する。また、導電膜216dと、絶縁膜235及び絶縁膜244と、導電膜219とが重なる部分が、容量素子203dとして機能する。容量素子203cと容量素子203dは、第2のブロック291に含まれる。なお、図11では、第1ワード線と2ワード線の間に形成される寄生容量を低減させるために、導電膜219と導電膜246とが離隔するように、言い換えると、基板204の垂直方向において、導電膜219と導電膜246とが重ならないように配置されている。しかし、本発明の一態様はこの構成に限定されず、基板204の垂直方向において、導電膜219と導電膜246とを重ねるように配置しても良い。また、図11において、絶縁膜234の最上表面は、その上に形成されるトランジスタ202a、トランジスタ202bの特性を揃えるために平坦化されていることが望ましい。よって、絶縁膜234を形成した後、トランジスタ202a、トランジスタ202bを形成する前に、絶縁膜234の表面をCMP法などにより平坦化しておくことが望ましい。同様に、図11において、絶縁膜244の最上表面は、その上に形成されるトランジスタ202c、トランジスタ202dの特性を揃えるために平坦化されていることが望ましい。よって、絶縁膜244を形成した後、トランジスタ202c、トランジスタ202dを形成する前に、絶縁膜244の表面をCMP法などにより平坦化しておくことが望ましい。また、図10では、全てのトランジスタがトップゲート型のトップコンタクト構造を有しており、図11では全てのトランジスタがトップゲート型のボトムコンタクト構造を有している。しかし、本発明は構成に限定されず、上記トランジスタがボトムゲート型であっても良い。本実施の形態は、上記実施の形態と組み合わせて実施することが可能である。実施の形態3本実施の形態では、セルアレイを構成するトランジスタの作製方法について説明する。ただし、本実施の形態では、酸化物半導体を用いたトランジスタを例に挙げて説明する。まず、図12Aに示すように、基板700上に絶縁膜701を形成し、絶縁膜701上に導電膜702、導電膜703を形成する。導電膜702はトランジスタ712とトランジスタ713のゲート電極として機能し、さらにワード線としても機能する。また、導電膜703は、上記ワード線とは異なるワード線として機能する。基板700として使用することができる素材に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板700には、フュージョン法やフロート法で作製されるガラス基板、石英基板、半導体基板、セラミック基板等を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が730°C以上のものを用いると良い。プラスチック等の可撓性を有する合成樹脂からなる基板は、一般的に上記基板と比較して耐熱温度が低い傾向にあるが、作製工程における処理温度に耐え得るのであれば用いることが可能である。絶縁膜701は、後の作製工程における加熱処理の温度に耐えうる材料を用いる。具体的に、絶縁膜701として、酸化珪素、窒化珪素、窒化酸化珪素、酸化窒化珪素、窒化アルミニウム、酸化アルミニウムなどを用いるのが望ましい。なお、本明細書において酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い物質であり、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い物質を意味する。導電膜702、導電膜703の膜厚は、10nm~400nm、好ましくは100nm~200nmとする。本実施の形態では、タングステンターゲットを用いたスパッタ法により150nmの導電膜を形成した後、該導電膜をエッチングすることにより、所望の形状に加工パターニングされた導電膜702、導電膜703を形成する。なお、形成された導電膜702、導電膜703の端部がテーパー形状であると、上に積層するゲート絶縁膜の被覆性が向上するため好ましい。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。次いで、図12Bに示すように、導電膜702、導電膜703上にゲート絶縁膜704を形成した後、ゲート絶縁膜704上において導電膜702と重なる位置に酸化物半導体膜705、酸化物半導体膜706を形成する。ゲート絶縁膜704は、プラズマCVD法又はスパッタリング法などを用い、酸化珪素、窒化酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化ガリウム、酸化アルミニウム又は酸化タンタル、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムアルミネートHfAlxOyx>0、y>0等を含む膜を、単数で、又は複数積層させることで、形成することができる。そして、ゲート絶縁膜704は、水分、水素などの不純物を極力含まないことが望ましい。スパッタリング法により酸化珪素膜を成膜する場合には、ターゲットとしてシリコンターゲット又は石英ターゲットを用い、スパッタガスとして酸素又は、酸素及びアルゴンの混合ガスを用いる。不純物を除去し、なおかつ酸素欠陥が低減されることによりi型化又は実質的にi型化された酸化物半導体高純度化された酸化物半導体は界面準位に対して極めて敏感である。そのため、酸化物半導体膜705、酸化物半導体膜706を後の工程において高純度化させると、酸化物半導体膜705、酸化物半導体膜706とゲート絶縁膜704の界面における界面準位を低減させることが重要になる。よって、ゲート絶縁膜704は高品質な膜であることが要求される。例えば、μ波周波数2.45GHzを用いた高密度プラズマCVDは、緻密で絶縁耐圧の高い高品質な絶縁膜を形成できるので好ましい。高純度化された酸化物半導体と高品質なゲート絶縁膜とが密接することにより、界面準位を低減して界面特性を良好なものとすることができる。もちろん、ゲート絶縁膜704として高品質な絶縁膜を形成できるものであれば、スパッタリング法やプラズマCVD法など他の成膜方法を適用することができる。また、成膜後の熱処理によって膜質や、酸化物半導体との界面特性が改善される絶縁膜であっても良い。いずれにしても、ゲート絶縁膜が高品質であることは勿論のこと、ゲート絶縁膜と酸化物半導体との界面準位を低減し、良好な界面を形成できるものであれば良い。バリア性の高い材料を用いた絶縁膜と、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜とを積層させた構造を有するゲート絶縁膜704を形成しても良い。この場合、酸化珪素膜、酸化窒化珪素膜などの絶縁膜は、バリア性の高い絶縁膜と、酸化物半導体膜705及び酸化物半導体膜706との間に形成する。バリア性の高い絶縁膜として、例えば窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、又は窒化酸化アルミニウム膜などが挙げられる。バリア性の高い絶縁膜を用いることで、水分又は水素などの雰囲気中の不純物、或いは基板700内に含まれるアルカリ金属、重金属などの不純物が、酸化物半導体膜705、酸化物半導体膜706内、ゲート絶縁膜704内、或いは、酸化物半導体膜705、酸化物半導体膜706と他の絶縁膜の界面とその近傍に入り込むのを防ぐことができる。また、酸化物半導体膜705、酸化物半導体膜706に接するように窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を形成することで、バリア性の高い絶縁膜が直接酸化物半導体膜705、酸化物半導体膜706に接するのを防ぐことができる。例えば、第1のゲート絶縁膜としてスパッタリング法により膜厚50nm以上200nm以下の窒化珪素膜SiNyy>0を形成し、第1のゲート絶縁膜上に第2のゲート絶縁膜として膜厚5nm以上300nm以下の酸化珪素膜SiOxx>0を積層して、膜厚100nmのゲート絶縁膜704としても良い。ゲート絶縁膜704の膜厚は、トランジスタに要求される特性によって適宜設定すればよい。本実施の形態では、スパッタ法で形成された膜厚50nmの窒化珪素膜上に、スパッタ法で形成された膜厚100nmの酸化珪素膜を積層させた構造を有する、ゲート絶縁膜704を形成する。なお、ゲート絶縁膜704は後に形成される酸化物半導体膜705、酸化物半導体膜706と接する。酸化物半導体膜705、酸化物半導体膜706は、水素が含有されるとトランジスタの電気的特性に悪影響を及ぼすので、ゲート絶縁膜704は水素、水酸基及び水分が含まれないことが望ましい。ゲート絶縁膜704に水素、水酸基及び水分がなるべく含まれないようにするためには、成膜の前処理として、スパッタリング装置の予備加熱室で導電膜702、導電膜703が形成された基板700を予備加熱し、基板700に吸着した水分又は水素などの不純物を脱離し排気することが好ましい。なお、予備加熱の温度は、100°C以上400°C以下、好ましくは150°C以上300°C以下である。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。酸化物半導体膜705、酸化物半導体膜706は、ゲート絶縁膜704上に形成した酸化物半導体膜を所望の形状に加工することで、形成することができる。上記酸化物半導体膜の膜厚は、2nm以上200nm以下、好ましくは3nm以上50nm以下、更に好ましくは3nm以上20nm以下とする。酸化物半導体膜は、酸化物半導体をターゲットとして用い、スパッタ法により成膜する。また、酸化物半導体膜は、希ガス例えばアルゴン雰囲気下、酸素雰囲気下、又は希ガス例えばアルゴン及び酸素混合雰囲気下においてスパッタ法により形成することができる。なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁膜704の表面に付着している塵埃を除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にRF電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気で行ってもよい。また、アルゴン雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。酸化物半導体膜には、上述したような、四元系金属の酸化物であるIn-Sn-Ga-Zn系酸化物半導体や、三元系金属の酸化物であるIn-Ga-Zn系酸化物半導体、In-Sn-Zn系酸化物半導体、In-Al-Zn系酸化物半導体、Sn-Ga-Zn系酸化物半導体、Al-Ga-Zn系酸化物半導体、Sn-Al-Zn系酸化物半導体や、二元系金属の酸化物であるIn-Zn系酸化物半導体、Sn-Zn系酸化物半導体、Al-Zn系酸化物半導体、Zn-Mg系酸化物半導体、Sn-Mg系酸化物半導体、In-Mg系酸化物半導体、In-Ga系酸化物半導体や、In系酸化物半導体、Sn系酸化物半導体、Zn系酸化物半導体などを用いることができる。本実施の形態では、Inインジウム、Gaガリウム、及びZn亜鉛を含むターゲットを用いたスパッタ法により得られる膜厚30nmのIn-Ga-Zn系酸化物半導体の薄膜を、酸化物半導体膜として用いる。In-Ga-Zn系酸化物半導体膜をスパッタリング法で成膜する場合、好ましくは、原子数比がIn:Ga:Zn=1:1:1、4:2:3、3:1:2、1:1:2、2:1:3、または3:1:4で示されるIn-Ga-Zn系酸化物のターゲットを用いる。前述の原子数比を有するIn-Ga-Zn系酸化物のターゲットを用いて酸化物半導体膜を成膜することで、多結晶またはCAACが形成されやすくなる。また、In、Ga、及びZnを含むターゲットの充填率は90以上100以下、好ましくは95以上100未満である。充填率の高いターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。なお、酸化物半導体としてIn-Zn系酸化物の材料を用いる場合、用いるターゲットの組成比は、原子数比で、In:Zn=50:1~1:2モル数比に換算するとIn2O3:ZnO=25:1~1:4、好ましくはIn:Zn=20:1~1:1モル数比に換算するとIn2O3:ZnO=10:1~1:2、さらに好ましくはIn:Zn=1.5:1~15:1モル数比に換算するとIn2O3:ZnO=3:4~15:2とする。例えば、In-Zn系酸化物である酸化物半導体膜の形成に用いるターゲットは、原子数比がIn:Zn:O=X:Y:Zのとき、Z>1.5XYとする。Znの比率を上記範囲に収めることで、移動度の向上を実現することができる。また、In-Sn-Zn系酸化物を形成する場合は、用いるターゲットの組成比を、In:Sn:Znが原子数比で、1:2:2、2:1:3、1:1:1、または20:45:35とする。本実施の形態では、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体膜を成膜する。成膜時に、基板温度を100°C以上600°C以下、好ましくは200°C以上400°C以下としても良い。基板を加熱しながら成膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて成膜室を排気すると、例えば、水素原子、水H2Oなど水素原子を含む化合物より好ましくは炭素原子を含む化合物も等が排気されるため、当該成膜室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。成膜条件の一例としては、基板とターゲットの間との距離を100mm、圧力0.6Pa、直流DC電源0.5kW、酸素酸素流量比率100雰囲気下の条件が適用される。なお、パルス直流DC電源を用いると、成膜時に発生する塵埃が軽減でき、膜厚分布も均一となるために好ましい。なお、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために、成膜の前処理として、スパッタリング装置の予備加熱室でゲート絶縁膜704までが形成された基板700を予備加熱し、基板700に吸着した水分又は水素などの不純物を脱離し排気することが好ましい。なお、予備加熱の温度は、100°C以上400°C以下、好ましくは150°C以上300°C以下である。また、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。また、スパッタリング装置の処理室のリークレートを1×10-10Pam3/秒以下とすることで、スパッタリング法による成膜途中における酸化物半導体膜への、アルカリ金属、水素化物等の不純物の混入を低減することができる。また、排気系として上述した吸着型の真空ポンプを用いることで、排気系からのアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等の不純物の逆流を低減することができる。また、ターゲットの純度を、99.99以上とすることで、酸化物半導体膜に混入するアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減することができる。また、当該ターゲットを用いることで、酸化物半導体膜において、リチウム、ナトリウム、カリウム等のアルカリ金属の濃度を低減することができる。なお、酸化物半導体膜705、酸化物半導体膜706を形成するためのエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッチングガスとしては、塩素を含むガス塩素系ガス、例えば塩素Cl2、三塩化硼素BCl3、四塩化珪素SiCl4、四塩化炭素CCl4などが好ましい。また、フッ素を含むガスフッ素系ガス、例えば四弗化炭素CF4、六弗化硫黄SF6、三弗化窒素NF3、トリフルオロメタンCHF3など、臭化水素HBr、酸素O2、これらのガスにヘリウムHeやアルゴンArなどの希ガスを添加したガス、などを用いることができる。ドライエッチング法としては、平行平板型RIEReactiveIonEtching法や、ICPInductivelyCoupledPlasma:誘導結合型プラズマエッチング法を用いることができる。所望の形状にエッチングできるように、エッチング条件コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等を適宜調節する。ウェットエッチングに用いるエッチング液として、燐酸と酢酸と硝酸を混ぜた溶液、クエン酸やシュウ酸などの有機酸を用いることができる。本実施の形態では、ITO-07N関東化学社製を用いる。酸化物半導体膜705、酸化物半導体膜706を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。なお、次工程の導電膜を形成する前に逆スパッタを行い、酸化物半導体膜705、酸化物半導体膜706及びゲート絶縁膜704の表面に付着しているレジスト残渣などを除去することが好ましい。なお、スパッタ等で成膜された酸化物半導体膜中には、不純物としての水分又は水素水酸基を含むが多量に含まれていることがある。水分又は水素はドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。そこで、本発明の一態様では、酸化物半導体膜中の水分又は水素などの不純物を低減脱水化または脱水素化するために、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、又は超乾燥エアCRDSキャビティリングダウンレーザー分光法方式の露点計を用いて測定した場合の水分量が20ppm露点換算で-55°C以下、好ましくは1ppm以下、好ましくは10ppb以下の空気雰囲気下で、酸化物半導体膜705、酸化物半導体膜706に加熱処理を施す。酸化物半導体膜705、酸化物半導体膜706に加熱処理を施すことで、酸化物半導体膜705、酸化物半導体膜706中の水分又は水素を脱離させることができる。具体的には、250°C以上750°C以下、好ましくは400°C以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、500°C、3分間以上6分間以下程度で行えばよい。加熱処理にRTA法を用いれば、短時間に脱水化又は脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。本実施の形態では、加熱処理装置の一つである電気炉を用いる。なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導又は熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、GRTAGasRapidThermalAnneal装置、LRTALampRapidThermalAnneal装置等のRTARapidThermalAnneal装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光電磁波の輻射により、被処理物を加熱する装置である。GRTA装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アルゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。加熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水分又は水素などが含まれないことが好ましい。又は、加熱処理装置に導入する窒素、又はヘリウム、ネオン、アルゴン等の希ガスの純度を、6N99.9999以上、好ましくは7N99.99999以上、即ち不純物濃度を1ppm以下、好ましくは0.1ppm以下とすることが好ましい。なお、酸化物半導体は不純物に対して鈍感であり、膜中にはかなりの金属不純物が含まれていても問題がなく、ナトリウムのようなアルカリ金属が多量に含まれる廉価なソーダ石灰ガラスも使えると指摘されている神谷、野村、細野、アモルファス酸化物半導体の物性とデバイス開発の現状、固体物理、2009年9月号、Vol.44、pp.621-633.。しかし、このような指摘は適切でない。アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちNaは、酸化物半導体膜に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してNaとなる。また、Naは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの特性の劣化が起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジスタの特性の劣化と、特性のばらつきは、酸化物半導体膜中の水素濃度が十分に低い場合において顕著に現れる。従って、酸化物半導体膜中の水素濃度が1×1018/cm3以下、より好ましくは1×1017/cm3以下である場合には、上記不純物の濃度を低減することが望ましい。具体的に、二次イオン質量分析法によるNa濃度の測定値は、5×1016/cm3以下、好ましくは1×1016/cm3以下、更に好ましくは1×1015/cm3以下とするとよい。同様に、Li濃度の測定値は、5×1015/cm3以下、好ましくは1×1015/cm3以下とするとよい。同様に、K濃度の測定値は、5×1015/cm3以下、好ましくは1×1015/cm3以下とするとよい。以上の工程により、酸化物半導体膜705、酸化物半導体膜706中の水素濃度を低減し、高純度化することができる。それにより酸化物半導体膜の安定化を図ることができる。また、ガラス転移温度以下の加熱処理で、水素欠陥に起因するキャリア密度が極端に少なく、バンドギャップの広い酸化物半導体膜を形成することができる。このため、大面積基板を用いてトランジスタを作製することができ、量産性を高めることができる。上記加熱処理は、酸化物半導体膜の成膜以降であれば、いつでも行うことができる。なお、酸化物半導体膜705、酸化物半導体膜706は非晶質であっても良いが、結晶性を有していても良い。結晶性を有する酸化物半導体膜としては、c軸配向を有した結晶性酸化物半導体CAxisAlignedCrystal:CAACとも呼ぶを含む酸化物半導体膜であっても、トランジスタの信頼性を高めるという効果を得ることができるので、好ましい。CAACで構成された酸化物半導体膜は、スパッタリング法によっても作製することができる。スパッタリング法によってCAACを得るには酸化物半導体膜の堆積初期段階において六方晶の結晶が形成されるようにすることと、当該結晶を種として結晶が成長されるようにすることが肝要である。そのためには、ターゲットと基板の距離を広くとり例えば、150mm~200mm程度、基板加熱温度を100°C~500°C、好適には200°C~400°C、さらに好適には250°C~300°Cにすると好ましい。また、これに加えて、成膜時の基板加熱温度よりも高い温度で、堆積された酸化物半導体膜を熱処理することで膜中に含まれるミクロな欠陥や、積層界面の欠陥を修復することができる。具体的に、CAACは、絶縁膜表面に平行なa-b面において六角形の格子を有する結合を有し、なおかつ、a-b面に概略垂直なc軸配向を有する、六方晶構造の亜鉛を含む結晶である。CAACは、非晶質の酸化物半導体と比較して、金属と酸素の結合が秩序化している。すなわち、酸化物半導体が非晶質の場合は、個々の金属原子によって配位数が異なることも有り得るが、CAACでは金属原子の配位数はほぼ一定となる。そのため、微視的な酸素の欠損が減少し、水素原子水素イオンを含むやアルカリ金属原子の放出や結合による電荷の移動や不安定性を減少させる効果がある。従って、CAACで構成された酸化物半導体膜を用いてトランジスタを作製することで、トランジスタへの光照射またはバイアス-熱ストレスBTの付加を行った後に生じる、トランジスタのしきい値電圧の変化量を、低減することができる。よって、安定した電気的特性を有するトランジスタを作製することができる。次いで、図12Cに示すように、酸化物半導体膜705上に、ソース電極又はドレイン電極として機能する導電膜707及び導電膜708を、酸化物半導体膜706上にソース電極又はドレイン電極として機能する導電膜709及び導電膜710を形成する。具体的に、導電膜707乃至導電膜710は、酸化物半導体膜705及び酸化物半導体膜706上に、スパッタ法や真空蒸着法で導電膜を形成した後、該導電膜を所定の形状に加工パターニングすることで、形成することができる。導電膜707乃至導電膜710となる導電膜は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素、又は上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、アルミニウム、銅などの金属膜の下側もしくは上側にクロム、タンタル、チタン、モリブデン、タングステンなどの高融点金属膜を積層させた構成としても良い。また、アルミニウム又は銅は、耐熱性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。高融点金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム、イットリウム等を用いることができる。また、導電膜707乃至導電膜710となる導電膜は、単数の導電膜で構成されていても、複数の導電膜を積層させることで構成されていてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する2層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、更にその上にチタン膜を成膜する3層構造などが挙げられる。また、導電膜707乃至導電膜710となる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウム酸化スズ混合物、酸化インジウム酸化亜鉛混合物又は上記金属酸化物材料にシリコン若しくは酸化シリコンを含ませたものを用いることができる。導電膜707乃至導電膜710の形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜707乃至導電膜710に持たせることが好ましい。なお、導電膜のエッチングの際に、酸化物半導体膜705、酸化物半導体膜706がなるべく除去されないようにそれぞれの材料及びエッチング条件を適宜調節する。エッチング条件によっては、酸化物半導体膜705、酸化物半導体膜706の露出した部分が一部エッチングされることで、溝部凹部が形成されることもある。本実施の形態では、導電膜707乃至導電膜710となる導電膜にチタン膜を用いる。そのため、アンモニアと過酸化水素水を含む溶液アンモニア過水を用いて、選択的に導電膜をウェットエッチングすることができるが、酸化物半導体膜705、酸化物半導体膜706も一部エッチングされる場合がある。アンモニア過水を含む溶液は、具体的には、31重量の過酸化水素水と、28重量のアンモニア水と水とを、体積比5:2:2で混合した水溶液を用いる。或いは、塩素Cl2、三塩化硼素BCl3などを含むガスを用いて、導電膜をドライエッチングしても良い。なお、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過した光に多段階の強度をもたせる多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数の膜厚を有する形状となり、エッチングを行うことで更に形状を変形することができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。また、酸化物半導体膜705とソース電極又はドレイン電極として機能する導電膜707及び導電膜708の間に、または、酸化物半導体膜706とソース電極又はドレイン電極として機能する導電膜709及び導電膜710の間に、ソース領域及びドレイン領域として機能する酸化物導電膜を設けるようにしても良い。酸化物導電膜の材料としては、酸化亜鉛を成分として含むものが好ましく、酸化インジウムを含まないものであることが好ましい。そのような酸化物導電膜として、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウムなどを適用することができる。例えば、酸化物導電膜を形成する場合、酸化物導電膜を形成するためのパターニングと、導電膜707乃至導電膜710を形成するためのパターニングとを一括で行うようにしても良い。ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、酸化物半導体膜705と導電膜707及び導電膜708の間の抵抗と、酸化物半導体膜706と導電膜709及び導電膜710の間の抵抗とを下げることができるので、トランジスタの高速動作を実現させることができる。また、ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、トランジスタの耐圧を高めることができる。次いで、N2O、N2、又はArなどのガスを用いたプラズマ処理を行うようにしても良い。このプラズマ処理によって露出している酸化物半導体膜の表面に付着した水などを除去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。なお、プラズマ処理を行った後、図12Dに示すように、導電膜707乃至導電膜710と、酸化物半導体膜705、酸化物半導体膜706とを覆うように、絶縁膜711を形成する。絶縁膜711は、ゲート絶縁膜704と同様の材料、同様の積層構造を用いて形成することが可能である。そして、絶縁膜711は、ゲート絶縁膜704と同様に、水分や、水素などの不純物を極力含まないことが望ましい。絶縁膜711に水素が含まれると、その水素が酸化物半導体膜705、酸化物半導体膜706へ侵入して、酸化物半導体膜705、酸化物半導体膜706中の酸素を引き抜き、酸化物半導体膜705、酸化物半導体膜706が低抵抗化n型化してしまうため、寄生チャネルが形成されるおそれがある。よって、絶縁膜711はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないことが重要である。上記絶縁膜711には、バリア性の高い材料を用いるのが望ましい。例えば、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、又は窒化酸化アルミニウム膜などを用いることができる。複数の積層された絶縁膜を用いる場合、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を、上記バリア性の高い絶縁膜よりも、酸化物半導体膜705、酸化物半導体膜706に近い側に形成する。そして、窒素の含有比率が低い絶縁膜を間に挟んで、導電膜707乃至導電膜710及び酸化物半導体膜705、酸化物半導体膜706と重なるように、バリア性の高い絶縁膜を形成する。バリア性の高い絶縁膜を用いることで、酸化物半導体膜705、酸化物半導体膜706内、絶縁膜711内、或いは、酸化物半導体膜705、酸化物半導体膜706と他の絶縁膜の界面とその近傍に、水分又は水素などの不純物が入り込むのを防ぐことができる。また、酸化物半導体膜705、酸化物半導体膜706に接するように窒素の比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を形成することで、バリア性の高い材料を用いた絶縁膜が直接酸化物半導体膜705、酸化物半導体膜706に接するのを防ぐことができる。本実施の形態では、スパッタ法で形成された膜厚200nmの酸化珪素膜上に、スパッタ法で形成された膜厚100nmの窒化珪素膜を積層させた構造を有する、絶縁膜711を形成する。成膜時の基板温度は、室温以上300°C以下とすればよく、本実施の形態では100°Cとする。なお、絶縁膜711を形成した後に、加熱処理を施しても良い。加熱処理は、窒素、超乾燥空気、又は希ガスアルゴン、ヘリウムなどの雰囲気下において、好ましくは200°C以上400°C以下、例えば250°C以上350°C以下で行う。上記ガスは、水の含有量が20ppm以下、好ましくは1ppm以下、より好ましくは10ppb以下であることが望ましい。本実施の形態では、例えば、窒素雰囲気下で250°C、1時間の加熱処理を行う。或いは、導電膜707乃至導電膜710を形成する前に、水分又は水素を低減させるための酸化物半導体膜に対して行った先の加熱処理と同様に、高温短時間のRTA処理を行っても良い。酸素を含む絶縁膜711が設けられた後に、加熱処理が施されることによって、酸化物半導体膜705、酸化物半導体膜706に対して行った先の加熱処理により、酸化物半導体膜705、酸化物半導体膜706に酸素欠損が発生していたとしても、絶縁膜711から酸化物半導体膜705、酸化物半導体膜706に酸素が供与される。そして、酸化物半導体膜705、酸化物半導体膜706に酸素が供与されることで、酸化物半導体膜705、酸化物半導体膜706において、ドナーとなる酸素欠損を低減し、化学量論的組成比を満たすことが可能である。酸化物半導体膜705、酸化物半導体膜706には、化学量論的組成比を超える量の酸素が含まれていることが好ましい。その結果、酸化物半導体膜705、酸化物半導体膜706をi型に近づけることができ、酸素欠損によるトランジスタの電気的特性のばらつきを軽減し、電気的特性の向上を実現することができる。また、酸素雰囲気下で酸化物半導体膜705、酸化物半導体膜706に加熱処理を施すことで、酸化物半導体に酸素を添加し、酸化物半導体膜705、酸化物半導体膜706中においてドナーとなる酸素欠損を低減させても良い。加熱処理の温度は、例えば100°C以上350°C未満、好ましくは150°C以上250°C未満で行う。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、水素などが含まれないことが好ましい。又は、加熱処理装置に導入する酸素ガスの純度を、6N99.9999以上、好ましくは7N99.99999以上、即ち酸素中の不純物濃度を1ppm以下、好ましくは0.1ppm以下とすることが好ましい。或いは、イオン注入法又はイオンドーピング法などを用いて、酸化物半導体膜705、酸化物半導体膜706に酸素を添加することで、ドナーとなる酸素欠損を低減させても良い。例えば、2.45GHzのマイクロ波でプラズマ化した酸素を酸化物半導体膜705、酸化物半導体膜706に添加すれば良い。以上の工程により、トランジスタ712とトランジスタ713とが形成される。トランジスタ712は、ゲート電極として機能する導電膜702と、ゲート絶縁膜704と、酸化物半導体膜705と、ソース電極またはドレイン電極として機能する導電膜707及び導電膜708とを有する。トランジスタ712は、絶縁膜711をその構成要素に含んでいても良い。トランジスタ713は、ゲート電極として機能する導電膜702と、ゲート絶縁膜704と、酸化物半導体膜706と、ソース電極またはドレイン電極として機能する導電膜709及び導電膜710とを有する。トランジスタ713は、絶縁膜711をその構成要素に含んでいても良い。そして、ゲート絶縁膜704を間に挟んで導電膜703と導電膜708とが重なる部分が、容量素子714に相当する。また、ゲート絶縁膜704を間に挟んで導電膜703と導電膜710とが重なる部分が、容量素子715に相当する。なお、酸化物半導体には第13族元素を含むものが多く、第13族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体膜に接する絶縁膜本実施の形態においては、ゲート絶縁膜704、絶縁膜711が該当する。に用いることで、酸化物半導体膜と上記絶縁膜の界面特性を良好に保つことができる。第13族元素を含む絶縁材料とは、絶縁材料に一又は複数の第13族元素を含むことを意味する。第13族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量原子よりアルミニウムの含有量原子が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量原子がアルミニウムの含有量原子以上のものを示す。例えば、ガリウムを含有する酸化物半導体膜に接して絶縁膜を形成する場合に、絶縁膜に酸化ガリウムを含む材料を用いることで酸化物半導体膜と絶縁膜の界面特性を良好に保つことができる。例えば、酸化物半導体膜と酸化ガリウムを含む絶縁膜とを接して設けることにより、酸化物半導体膜と絶縁膜の界面における水素のパイルアップを低減することができる。なお、絶縁膜に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁膜を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体膜への水の侵入防止という点においても好ましい。また、酸化物半導体膜705、酸化物半導体膜706に接する絶縁膜は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法又はイオンドーピング法を用いて行ってもよい。例えば、酸化物半導体膜705、酸化物半導体膜706に接する絶縁膜として酸化ガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をGa2OXX=3α、0<α<1とすることができる。また、酸化物半導体膜705、酸化物半導体膜706に接する絶縁膜として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をAl2OXX=3α、0<α<1とすることができる。また、酸化物半導体膜705、酸化物半導体膜706に接する絶縁膜として酸化ガリウムアルミニウム酸化アルミニウムガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムアルミニウム酸化アルミニウムガリウムの組成をGaXAl2-XO3α0<X<2、0<α<1とすることができる。酸素ドープ処理を行うことにより、化学量論的組成比より酸素が多い領域を有する絶縁膜を形成することができる。このような領域を備える絶縁膜と酸化物半導体膜が接することにより、絶縁膜中の過剰な酸素が酸化物半導体膜に供給され、酸化物半導体膜中、又は酸化物半導体膜と絶縁膜の界面における酸素欠陥を低減し、酸化物半導体膜をi型化又はi型に限りなく近くすることができる。なお、化学量論的組成比より酸素が多い領域を有する絶縁膜は、酸化物半導体膜705、酸化物半導体膜706に接する絶縁膜のうち、上方に位置する絶縁膜又は下方に位置する絶縁膜のうち、どちらか一方のみに用いても良いが、両方の絶縁膜に用いる方が好ましい。化学量論的組成比より酸素が多い領域を有する絶縁膜を、酸化物半導体膜705、酸化物半導体膜706に接する絶縁膜の、上方及び下方に位置する絶縁膜に用い、酸化物半導体膜705、酸化物半導体膜706を挟む構成とすることで、上記効果をより高めることができる。また、酸化物半導体膜705、酸化物半導体膜706の上方又は下方に用いる絶縁膜は、上方と下方で同じ構成元素を有する絶縁膜としても良いし、異なる構成元素を有する絶縁膜としても良い。例えば、上方と下方とも、組成がGa2OXX=3α、0<α<1の酸化ガリウムとしても良いし、上方と下方の一方を組成がGa2OXX=3α、0<α<1の酸化ガリウムとし、他方を組成がAl2OXX=3α、0<α<1の酸化アルミニウムとしても良い。また、酸化物半導体膜705、酸化物半導体膜706に接する絶縁膜は、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良い。例えば、酸化物半導体膜705、酸化物半導体膜706の上方に組成がGa2OXX=3α、0<α<1の酸化ガリウムを形成し、その上に組成がGaXAl2-XO3α0<X<2、0<α<1の酸化ガリウムアルミニウム酸化アルミニウムガリウムを形成してもよい。なお、酸化物半導体膜705、酸化物半導体膜706の下方を、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良いし、酸化物半導体膜705、酸化物半導体膜706の上方及び下方の両方を、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良い。本実施の形態は、上記実施の形態と組み合わせて実施することが可能である。実施の形態4本発明の一態様に係る記憶装置の、駆動回路の具体的な構成の一例について説明する。図13に、本発明の一態様に係る記憶装置の具体的な構成を、一例としてブロック図で示す。なお、図13に示すブロック図では、記憶装置内の回路を機能ごとに分類し、互いに独立したブロックとして示しているが、実際の回路は機能ごとに完全に切り分けることが難しく、一つの回路が複数の機能に係わることもあり得る。図13に示す記憶装置300は、セルアレイ301と、駆動回路302とを有している。駆動回路302は、セルアレイ301から読み出されたデータを含む信号を生成する読み出し回路303と、ワード線の電位を制御するワード線駆動回路304と、セルアレイ301において選択されたメモリセルにおけるデータの書き込みを制御するビット線駆動回路305とを有する。さらに、駆動回路302は、読み出し回路303、ワード線駆動回路304、ビット線駆動回路305の動作を制御する制御回路306を有している。なお、図9に示すように、セルアレイ301が複数のブロックで構成されている場合、ブロックごとに対応するワード線駆動回路とビット線駆動回路を設けるようにしても良い。また、図13に示す記憶装置300では、ワード線駆動回路304が、デコーダ307と、レベルシフタ308と、バッファ309とを有している。ビット線駆動回路305が、デコーダ310と、セレクタ312とを有している。なお、本発明の一態様に係る記憶装置300は、少なくともセルアレイ301をその構成に含んでいればよい。更に、本発明の一態様に係る記憶装置300は、セルアレイ301に駆動回路302の一部又は全てが接続された状態にあるメモリモジュールを、その範疇に含む。メモリモジュールは、プリント配線基板等に実装することが可能な接続端子が設けられ、なおかつ樹脂等で保護された、所謂パッケージングされた状態であっても良い。また、セルアレイ301、読み出し回路303、ワード線駆動回路304、ビット線駆動回路305、制御回路306は、全て一の基板を用いて形成されていても良いし、いずれか1つ又は全てが互いに異なる基板を用いて形成されていても良い。異なる基板を用いている場合、FPCFlexiblePrintedCircuitなどを介して電気的な接続を確保することができる。この場合、駆動回路302の一部がFPCにCOFChipOnFilm法を用いて接続されていても良い。或いは、COGChipOnGlass法を用いて、電気的な接続を確保することができる。記憶装置300に、セルアレイ301のアドレスAx、Ayを情報として含む信号ADが入力されると、制御回路306は、列方向のアドレスAxをビット線駆動回路305に送り、行方向のアドレスAyをワード線駆動回路304に送る。また、制御回路306は、記憶装置300に入力されたデータを含む信号DATAを、ビット線駆動回路305に送る。セルアレイ301におけるデータの書き込み動作、読み出し動作の選択は、制御回路306に供給される信号REReadenable、信号WEWriteenableなどによって選択される。更に、図9に示すように、セルアレイ301が複数のブロックで構成されている場合、制御回路306に、上記ブロックを選択するための信号CEChipenableが入力されていても良い。この場合、信号RE、信号WEにより選択される動作が、信号CEにより選択されたブロックにおいて実行される。セルアレイ301では、信号WEによって書き込み動作が選択されると、制御回路306からの指示に従って、ワード線駆動回路304が有するデコーダ307において、アドレスAyに対応するメモリセルを選択するための信号が生成される。当該信号は、レベルシフタ308によってその電位の振幅が調整された後、バッファ309において波形が処理され、セルアレイ301に入力される。一方、ビット線駆動回路305では、制御回路306からの指示に従って、デコーダ310において選択されたメモリセルのうち、アドレスAxに対応するメモリセルを選択するための信号が生成される。当該信号は、セレクタ312に入力される。セレクタ312では、入力された信号に従って信号DATAをサンプリングし、アドレスAx、Ayに対応するメモリセルにサンプリングした信号を入力する。また、セルアレイ301では、信号REによって読み出し動作が選択されると、制御回路306からの指示に従って、ワード線駆動回路304が有するデコーダ307において、アドレスAyに対応するメモリセルを選択するための信号が生成される。当該信号は、レベルシフタ308によって振幅が調整された後、バッファ309において波形が処理され、セルアレイ301に入力される。一方、読み出し回路303では、制御回路306からの指示に従って、デコーダ307により選択されたメモリセルのうち、アドレスAxに対応するメモリセルを選択する。そして、アドレスAx、Ayに対応するメモリセルに記憶されているデータを読み出し、該データを含む信号を生成する。本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。実施の形態5本実施の形態では、読み出し回路の具体的な構成の一例について説明する。セルアレイから読み出された電位は、メモリセルに書き込まれているデータに従って、そのレベルが決まる。よって、理想的には、複数のメモリセルに同じデジタル値のデータが記憶されているならば、複数のメモリセルから読み出された電位は、全て同じレベルのはずである。しかし、実際には、記憶素子として機能するトランジスタ、または読み出し時においてスイッチング素子として機能するトランジスタの特性が、メモリセル間においてばらつくことがある。この場合、読み出されるはずのデータが全て同じデジタル値であっても、実際に読み出された電位にはばらつきが生じており、その電位の分布は幅を有する。よって、セルアレイから読み出された電位に多少のばらつきが生じていても、正確なデータを含み、なおかつ所望の仕様に合わせて振幅、波形が処理された信号を形成する読み出し回路を、駆動回路に設けることが望ましい。図14に、読み出し回路の一例を回路図で示す。図14に示す読み出し回路は、セルアレイから読み出された電位Vdataの、読み出し回路への入力を制御するためのスイッチング素子として機能するトランジスタ260と、抵抗として機能するトランジスタ261とを有する。また、図14に示す読み出し回路は、オペアンプ262を有している。具体的に、トランジスタ261は、それぞれ、そのゲート電極とドレイン端子が接続されており、なおかつ、ゲート電極及びドレイン端子にハイレベルの電源電位Vddが与えられている。また、トランジスタ261は、ソース端子が、オペアンプ262の非反転入力端子に接続されている。よって、トランジスタ261は、電源電位Vddが与えられているノードと、オペアンプ262の非反転入力端子との間に接続された、抵抗として機能する。なお、図14では、ゲート電極とドレイン端子が接続されたトランジスタを抵抗として用いたが、本発明はこれに限定されず、抵抗として機能する素子であれば代替が可能である。また、スイッチング素子として機能するトランジスタ260は、ゲート電極がビット線にそれぞれ接続されている。そして、ビット線の電位に従って、トランジスタ260が有するソース電極への電位Vdataの供給が制御される。ビット線に接続されたトランジスタ260がオンになると、電位Vdataと電源電位Vddとを、トランジスタ260とトランジスタ261により抵抗分割することで得られる電位が、オペアンプ262の非反転入力端子に与えられる。そして、電源電位Vddのレベルは固定されているので、抵抗分割により得られる電位のレベルには、電位Vdataのレベル、すなわち、読み出されたデータのデジタル値が反映されている。一方、オペアンプ262の反転入力端子-には、基準電位Vrefが与えられている。そして、非反転入力端子に与えられる電位が、基準電位Vrefに対して高いか低いかにより、出力端子の電位Voutのレベルを異ならせることができ、それにより、間接的にデータを含む信号を得ることができる。なお、同じ値のデータが記憶されているメモリセルであっても、メモリセル間の特性のばらつきにより、読み出された電位Vdataのレベルにもばらつきが生じ、その分布が幅を有する場合がある。よって、基準電位Vrefのレベルは、データの値を正確に読み取るために、ノードの電位Vdataのばらつきを考慮して定める。また、図14では、2値のデジタル値を扱う場合の読み出し回路の一例であるので、データの読み出しに用いるオペアンプは、電位Vdataの与えられるノードに対して1つずつ用いているが、オペアンプの数はこれに限定されない。n値nは2以上の自然数のデータを扱う場合は、電位Vdataの与えられるノードに対するオペアンプの数をn-1とする。本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。実施の形態6酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Levinsonモデルを用いると、半導体内部に欠陥がないと仮定した場合の移動度を理論的に導き出せる。そこで、本実施の形態では、半導体内部に欠陥がない理想的な酸化物半導体の移動度を理論的に導き出すとともに、このような酸化物半導体を用いて微細なトランジスタを作製した場合の特性の計算結果を示す。半導体本来の移動度をμ0、測定される移動度をμとし、半導体中に何らかのポテンシャル障壁粒界等が存在すると仮定すると、移動度μは以下の式2で表現できる。なお、Eはポテンシャル障壁の高さであり、kがボルツマン定数、Tは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Levinsonモデルでは、以下の式3が成り立つ。なお、eは電気素量、Nはチャネル形成領域内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、nは単位面積当たりのチャネル形成領域に含まれるキャリア数、Coxは単位面積当たりの容量、Vgはゲート電圧、tはチャネル形成領域の厚さである。なお、厚さ30nm以下の半導体膜であれば、チャネル形成領域の厚さは半導体膜の厚さと同一として差し支えない。線形領域におけるドレイン電流Idは、以下の式4で表現できる。Lはチャネル長、Wはチャネル幅であり、ここでは、L=W=10μmである。また、Vdはドレイン電圧である。上式の両辺をVgで割り、更に両辺の対数を取ると、以下の式5が得られる。式5の右辺はVgの関数である。この式5からわかるように、縦軸をlnId/Vg、横軸を1/Vgとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Nが求められる。すなわち、トランジスタのId―Vg特性から、欠陥密度を評価できる。酸化物半導体としては、インジウムIn、スズSn、亜鉛Znの比率が、In:Sn:Zn=1:1:1のものでは欠陥密度Nは1×1012/cm2程度である。このようにして求めた欠陥密度等をもとに式2および式3よりμ0=120cm2/Vsが導出される。欠陥のあるIn-Sn-Zn系酸化物で測定される移動度は35cm2/Vs程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ0は120cm2/Vsとなると予想できる。ただし、半導体内部に欠陥がなくても、チャネル形成領域とゲート絶縁膜との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からxだけ離れた場所における移動度μ1は、以下の式6で表現できる。Dはゲート方向の電界、B、Gは定数である。BおよびGは、実際の測定結果より求めることができ、上記の測定結果からは、B=4.75×107cm/s、G=10nm界面散乱が及ぶ深さである。Dが増加するすなわち、ゲート電圧Vgが高くなると式6の第2項が増加するため、移動度μ1は低下することがわかる。半導体内部の欠陥が無い理想的な酸化物半導体をチャネル形成領域に用いたトランジスタの移動度μ2を計算した結果を図18に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、SentaurusDeviceを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、2.8電子ボルト、4.7電子ボルト、15、15nmとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。さらに、ゲート電極、ソース電極、ドレイン電極の仕事関数をそれぞれ、5.5電子ボルト、4.6電子ボルト、4.6電子ボルトとした。また、ゲート絶縁膜の厚さは100nm、比誘電率は4.1とした。チャネル長Lおよびチャネル幅Wはともに10μm、ドレイン電圧Vdは0.1Vである。図18で示されるように、ゲート電圧Vgが1V強で移動度μ2は100cm2/Vs以上のピークをつけるが、ゲート電圧Vgがさらに高くなると、界面散乱が大きくなり、移動度μ2が低下する。なお、界面散乱を低減するためには、半導体膜表面を原子レベルで平坦にすることAtomicLayerFlatnessが望ましい。このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の電気的特性を計算した結果を図19乃至図21に示す。なお、計算に用いたトランジスタの断面構造を図22に示す。図22に示すトランジスタは酸化物半導体膜にnの導電型を呈する半導体領域8103aおよび半導体領域8103cを有する。半導体領域8103aおよび半導体領域8103cの抵抗率は2×10-3Ωcmとする。図22Aに示すトランジスタは、下地絶縁膜8101と、下地絶縁膜8101に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物8102の上に形成される。トランジスタは半導体領域8103a、半導体領域8103cと、それらに挟まれ、チャネル形成領域となる真性の半導体領域8103bと、ゲート電極8105を有する。ゲート電極8105と半導体領域8103bの間には、ゲート絶縁膜8104を有し、また、ゲート電極8105の両側面には側壁絶縁物8106aおよび側壁絶縁物8106b、ゲート電極8105の上部には、ゲート電極8105と他の配線との短絡を防止するための絶縁物8107を有する。側壁絶縁物の幅は5nmとする。また、半導体領域8103aおよび半導体領域8103cに接して、ソース電極8108aおよびドレイン電極8108bを有する。なお、このトランジスタにおけるチャネル幅を40nmとする。図22Bに示すトランジスタは、下地絶縁膜8101と、酸化アルミニウムよりなる埋め込み絶縁物8102の上に形成され、半導体領域8103a、半導体領域8103cと、それらに挟まれた真性の半導体領域8103bと、幅33nmのゲート電極8105とゲート絶縁膜8104と側壁絶縁物8106aおよび側壁絶縁物8106bと絶縁物8107とソース電極8108aおよびドレイン電極8108bを有する点で図22Aに示すトランジスタと同じである。図22Aに示すトランジスタと図22Bに示すトランジスタの相違点は、側壁絶縁物8106aおよび側壁絶縁物8106bの下の半導体領域の導電型である。図22Aに示すトランジスタでは、側壁絶縁物8106aおよび側壁絶縁物8106bの下の半導体領域はnの導電型を呈する半導体領域8103aおよび半導体領域8103cであるが、図22Bに示すトランジスタでは、真性の半導体領域8103bである。すなわち、図22Bに示す酸化物半導体膜において、半導体領域8103a半導体領域8103cとゲート電極8105が幅Loffだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Loffをオフセット長という。図22Bから明らかなように、オフセット長Loffは、側壁絶縁物8106a側壁絶縁物8106bの幅と同じである。その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、SentaurusDeviceを使用した。図19は、図22Aに示される構造のトランジスタのドレイン電流Id、実線および移動度μ、点線のゲート電圧Vg、ゲートとソースの電位差依存性を示す。ドレイン電流Idは、ドレイン電圧ドレインとソースの電位差を1Vとし、移動度μはドレイン電圧を0.1Vとして計算したものである。図19Aはゲート絶縁膜の厚さtを15nmとしたものであり、図19Bはtを10nmとしたものであり、図19Cはtを5nmとしたものである。ゲート絶縁膜の厚さtが薄くなるほど、特にオフ状態でのドレイン電流Idオフ電流が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Idオン電流には目立った変化が無い。ゲート電圧1V前後で、ドレイン電流はメモリセル等で必要とされる10μAを超えることが示された。図20は、図22Bに示される構造のトランジスタで、オフセット長Loffを5nmとしたもののドレイン電流Id実線および移動度μ点線のゲート電圧Vg依存性を示す。ドレイン電流Idは、ドレイン電圧を1Vとし、移動度μはドレイン電圧を0.1Vとして計算したものである。図20Aはゲート絶縁膜の厚さtを15nmとしたものであり、図20Bはtを10nmとしたものであり、図20Cはtを5nmとしたものである。また、図21は、図22Bに示される構造のトランジスタで、オフセット長Loffを15nmとしたもののドレイン電流Id実線および移動度μ点線のゲート電圧依存性を示す。ドレイン電流Idは、ドレイン電圧を1Vとし、移動度μはドレイン電圧を0.1Vとして計算したものである。図21Aはゲート絶縁膜の厚さtを15nmとしたものであり、図21Bはtを10nmとしたものであり、図21Cはtを5nmとしたものである。いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。なお、移動度μのピークは、図19では80cm2/Vs程度であるが、図20では60cm2/Vs程度、図21では40cm2/Vs程度と、オフセット長Loffが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流もオフセット長Loffの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧1V前後で、ドレイン電流はメモリセル等で必要とされる10μAを超えることが示された。本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。実施の形態7In、Sn、Znを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で5atomic以上含まれる元素をいう。そこで、本実施の形態では、酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの移動度を向上させた場合について、図23乃至図29を用いて説明する。In、Sn、Znを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリオフ化させることが可能となる。例えば、図23A~図23Cは、In、Sn、Znを主成分とし、チャネル長Lが3μm、チャネル幅Wが10μmである酸化物半導体膜と、厚さ100nmのゲート絶縁膜を用いたトランジスタの特性である。なお、Vdは10Vとした。図23Aは基板を意図的に加熱せずにスパッタリング法でIn、Sn、Znを主成分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき移動度は18.8cm2/Vsが得られている。一方、基板を意図的に加熱してIn、Sn、Znを主成分とする酸化物半導体膜を形成すると移動度を向上させることが可能となる。図23Bは基板を200°Cに加熱してIn、Sn、Znを主成分とする酸化物半導体膜を形成したときのトランジスタ特性を示すが、移動度は32.2cm2/Vsが得られている。移動度は、In、Sn、Znを主成分とする酸化物半導体膜を形成した後に熱処理をすることによって、さらに高めることができる。図23Cは、In、Sn、Znを主成分とする酸化物半導体膜を200°Cでスパッタリング法にて成膜した後、650°Cで熱処理をしたときのトランジスタ特性を示す。このとき移動度は34.5cm2/Vsが得られている。基板を意図的に加熱することで、スパッタリング法で成膜中にて水分が酸化物半導体膜中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のように移動度を向上させることができる。このような移動度の向上は、脱水化脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には100cm2/Vsを超える移動度を実現することも可能になると推定される。In、Sn、Znを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。基板を意図的に加熱して成膜すること及び/又は成膜後に熱処理することの効果は、移動度の向上のみならず、トランジスタのノーマリオフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたIn、Sn、Znを主成分とする酸化物半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリオフとなる方向に動き、このような傾向は図23Aと図23Bの対比からも確認することができる。なお、しきい値電圧はIn、Sn及びZnの比率を変えることによっても制御することが可能であり、組成比としてIn:Sn:Zn=2:1:3とすることでトランジスタのノーマリオフ化を実現することができる。また、原子数比がIn:Sn:Zn=1:1:1、2:1:3、1:2:2、または20:45:35で示されるIn-Sn-Zn系酸化物のターゲットを用いて酸化物半導体膜を成膜することで、多結晶またはCAACが形成されやすくなる。意図的な基板加熱温度若しくは熱処理温度は、150°C以上、好ましくは200°C以上、より好ましくは400°C以上であり、より高温で成膜し或いは熱処理することでトランジスタのノーマリオフ化を図ることが可能となる。また、意図的に基板を加熱した成膜及び/又は成膜後に熱処理をすることで、ゲートバイアスストレスに対する安定性を高めることができる。例えば、2MV/cm、150°C、1時間印加の条件において、ドリフトがそれぞれ±1.5V未満、好ましくは1.0V未満を得ることができる。実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料1と、650°Cの加熱処理を行った試料2のトランジスタに対してBT試験を行った。まず基板温度を25°Cとし、Vdを10Vとし、トランジスタのVg-Id特性の測定を行った。なお、Vdはドレイン電圧ドレインとソースの電位差を示す。次に、基板温度を150°Cとし、Vdを0.1Vとした。次に、ゲート絶縁膜608に印加される電界強度が2MV/cmとなるようにVgに20Vを印加し、そのまま1時間保持した。次に、Vgを0Vとした。次に、基板温度25°Cとし、Vdを10Vとし、トランジスタのVg-Id測定を行った。これをプラスBT試験と呼ぶ。同様に、まず基板温度を25°Cとし、Vdを10Vとし、トランジスタのVg-Id特性の測定を行った。次に、基板温度を150°Cとし、Vdを0.1Vとした。次に、ゲート絶縁膜608に印加される電界強度が-2MV/cmとなるようにVgに-20Vを印加し、そのまま1時間保持した。次に、Vgを0Vとした。次に、基板温度25°Cとし、Vdを10Vとし、トランジスタのVg-Id測定を行った。これをマイナスBT試験と呼ぶ。試料1のプラスBT試験の結果を図24Aに、マイナスBT試験の結果を図24Bに示す。また、試料2のプラスBT試験の結果を図25Aに、マイナスBT試験の結果を図25Bに示す。試料1のプラスBT試験およびマイナスBT試験によるしきい値電圧の変動は、それぞれ1.80Vおよび-0.42Vであった。また、試料2のプラスBT試験およびマイナスBT試験によるしきい値電圧の変動は、それぞれ0.79Vおよび0.76Vであった。試料1および試料2のいずれも、BT試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。熱処理は酸素雰囲気中で行うことができるが、まず、窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用しても良い。酸化物半導体中及び該酸化物半導体と接する膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は1×1016/cm3以上2×1020/cm3以下のとすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比In:Sn:Zn=1:1:1のターゲットを用いて、基板を意図的に加熱せずにスパッタリング法で成膜した酸化物半導体膜は、X線回折XRD:X-RayDiffractionでハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば650°Cの熱処理を行うことで、X線回折により明確な回折ピークを観測することができる。実際に、In-Sn-Zn系酸化物半導体膜のXRD分析を行った。XRD分析には、BrukerAXS社製X線回折装置D8ADVANCEを用い、Out-of-Plane法で測定した。XRD分析を行った試料として、試料Aおよび試料Bを用意した。以下に試料Aおよび試料Bの作製方法を説明する。脱水素化処理済みの石英基板上にIn-Sn-Zn系酸化物半導体膜を100nmの厚さで成膜した。In-Sn-Zn系酸化物半導体膜は、スパッタリング装置を用い、酸素雰囲気で電力を100WDCとして成膜した。ターゲットは、In:Sn:Zn=1:1:1[原子数比]のIn-Sn-Zn系酸化物ターゲットを用いた。なお、成膜時の基板加熱温度は200°Cとした。このようにして作製した試料を試料Aとした。次に、試料Aと同様の方法で作製した試料に対し加熱処理を650°Cの温度で行った。加熱処理は、はじめに窒素雰囲気で1時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに1時間の加熱処理を行っている。このようにして作製した試料を試料Bとした。図28に試料Aおよび試料BのXRDスペクトルを示す。試料Aでは、結晶由来のピークが観測されなかったが、試料Bでは、2θが35deg近傍および37deg~38degに結晶由来のピークが観測された。このように、In、Sn、Znを主成分とする酸化物半導体は成膜時に意図的に加熱すること及び/又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナーを発生させる不純物である水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリオフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を1aA/μm以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅1μmあたりの電流値を示す。図29に、トランジスタのオフ電流と測定時の基板温度絶対温度の逆数との関係を示す。図29では、測定時の基板温度の逆数に1000を掛けた数値1000/Tを横軸としている。図29に示すように、基板温度が125°Cの場合にはオフ電流を1aA/μm1×10-18A/μm以下、85°Cの場合にはオフ電流を100zA/μm1×10-19A/μm以下、室温27°Cの場合にはオフ電流を1zA/μm1×10-21A/μm以下にすることができる。好ましくは、125°Cにおいてオフ電流を0.1aA/μm1×10-19A/μm以下に、85°Cにおいてオフ電流を10zA/μm1×10-20A/μm以下に、室温においてオフ電流を0.1zA/μm1×10-22A/μm以下にすることができる。これらのオフ電流値は、Siを半導体膜として用いたトランジスタに比べて、極めて低いものであることは明らかである。なお、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点-70°C以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。In、Sn、Znを主成分とする酸化物半導体は熱処理によって膜中の水分を除去することができるが、In、Ga、Znを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。また、酸化物半導体膜成膜後に650°Cの加熱処理を行った試料Bを用いたトランジスタにおいて、基板温度と電気的特性の関係について評価した。測定に用いたトランジスタは、チャネル長Lが3μm、チャネル幅Wが10μm、Lovが0μm、dWが0μmである。なお、Vdは10Vとした。なお、基板温度は-40°C、-25°C、25°C、75°C、125°Cおよび150°Cで行った。なお、上記トランジスタにおいて、ゲート電極とソース電極及びドレイン電極との重畳する幅をLovと呼び、酸化物半導体膜に対するソース電極及びドレイン電極のはみ出しをdWと呼ぶ。図26に、Id実線および移動度点線のVg依存性を示す。また、図27Aに基板温度としきい値電圧の関係を、図27Bに基板温度と移動度の関係を示す。図27Aより、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は-40°C~150°Cで1.09V~-0.23Vであった。また、図27Bより、基板温度が高いほど移動度が低くなることがわかる。なお、その範囲は-40°C~150°Cで36cm2/Vs~32cm2/Vsであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。上記のようなIn、Sn、Znを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を1aA/μm以下に保ちつつ、移動度を30cm2/Vs以上、好ましくは40cm2/Vs以上、より好ましくは60cm2/Vs以上とし、LSIで要求されるオン電流の値を満たすことができる。例えば、L/W=33nm/40nmのFETで、ゲート電圧2.7V、ドレイン電圧1.0Vのとき12μA以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、Si半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。本実施例では、In-Sn-Zn系酸化物を酸化物半導体膜に用いたトランジスタの一例について、図30などを用いて説明する。図30は、コプラナー型であるトップゲートトップコンタクト構造のトランジスタの上面図および断面図である。図30Aにトランジスタの上面図を示す。また、図30Bに図30Aの一点鎖線A-Bに対応する断面A-Bを示す。図30Bに示すトランジスタは、基板1100と、基板1100上に設けられた下地絶縁膜1102と、下地絶縁膜1102の周辺に設けられた保護絶縁膜1104と、下地絶縁膜1102および保護絶縁膜1104上に設けられた高抵抗領域1106aおよび低抵抗領域1106bを有する酸化物半導体膜1106と、酸化物半導体膜1106上に設けられたゲート絶縁膜1108と、ゲート絶縁膜1108を介して酸化物半導体膜1106と重畳して設けられたゲート電極1110と、ゲート電極1110の側面と接して設けられた側壁絶縁膜1112と、少なくとも低抵抗領域1106bと接して設けられた一対の電極1114と、少なくとも酸化物半導体膜1106、ゲート電極1110および一対の電極1114を覆って設けられた層間絶縁膜1116と、層間絶縁膜1116に設けられた開口部を介して少なくとも一対の電極1114の一方と接続して設けられた配線1118と、を有する。なお、図示しないが、層間絶縁膜1116および配線1118を覆って設けられた保護膜を有していても構わない。該保護膜を設けることで、層間絶縁膜1116の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。本実施例では、上記とは異なるIn-Sn-Zn系酸化物半導体を酸化物半導体膜に用いたトランジスタの他の一例について示す。図31は、本実施例で作製したトランジスタの構造を示す上面図および断面図である。図31Aはトランジスタの上面図である。また、図31Bは図31Aの一点鎖線A-Bに対応する断面図である。図31Bに示すトランジスタは、基板600と、基板600上に設けられた下地絶縁膜602と、下地絶縁膜602上に設けられた酸化物半導体膜606と、酸化物半導体膜606と接する一対の電極614と、酸化物半導体膜606および一対の電極614上に設けられたゲート絶縁膜608と、ゲート絶縁膜608を介して酸化物半導体膜606と重畳して設けられたゲート電極610と、ゲート絶縁膜608およびゲート電極610を覆って設けられた層間絶縁膜616と、層間絶縁膜616に設けられた開口部を介して一対の電極614と接続する配線618と、層間絶縁膜616および配線618を覆って設けられた保護膜620と、を有する。基板600としてはガラス基板を、下地絶縁膜602としては酸化シリコン膜を、酸化物半導体膜606としてはIn-Sn-Zn系酸化物半導体を、一対の電極614としてはタングステン膜を、ゲート絶縁膜608としては酸化シリコン膜を、ゲート電極610としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜616としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線618としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜620としてはポリイミド膜を、それぞれ用いた。なお、図31Aに示す構造のトランジスタにおいて、ゲート電極610と一対の電極614との重畳する幅をLovと呼ぶ。同様に、酸化物半導体膜606に対する一対の電極614のはみ出しをdWと呼ぶ。本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。本発明の一態様にかかる記憶装置は、プロセスを複雑化させなくとも単位面積あたりの記憶容量を高めることができることを特徴とする。従って、本発明の一態様に係る記憶装置を用いることで、原価が低く抑えられた小型の電子機器、或いは高機能を有する電子機器を提供することができる。本発明の一態様に係る記憶装置は、表示装置、ノート型パーソナルコンピュータ、記録媒体を備えた画像再生装置代表的にはDVD:DigitalVersatileDisc等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置に用いることができる。その他に、本発明の一態様に係る記憶装置を用いることができる電子機器として、携帯電話、携帯型ゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイヘッドマウントディスプレイ、ナビゲーションシステム、音響再生装置カーオーディオ、デジタルオーディオプレイヤー等、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機ATM、自動販売機などが挙げられる。これら電子機器の具体例を図32に示す。図32Aは携帯型ゲーム機であり、筐体7031、筐体7032、表示部7033、表示部7034、マイクロホン7035、スピーカー7036、操作キー7037、スタイラス7038等を有する。本発明の一態様に係る記憶装置は、携帯型ゲーム機の駆動を制御するための集積回路に用いることができる。携帯型ゲーム機の駆動を制御するための集積回路に本発明の一態様に係る記憶装置を用いることで、原価が低く抑えられた小型の携帯型ゲーム機、或いは、高機能を有する携帯型ゲーム機を提供することができる。なお、図32Aに示した携帯型ゲーム機は、2つの表示部7033と表示部7034とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。図32Bは携帯電話であり、筐体7041、表示部7042、音声入力部7043、音声出力部7044、操作キー7045、受光部7046等を有する。受光部7046において受信した光を電気信号に変換することで、外部の画像を取り込むことができる。本発明の一態様に係る記憶装置は、携帯電話の駆動を制御するための集積回路に用いることができる。携帯電話の駆動を制御するための集積回路に本発明の一態様に係る記憶装置を用いることで、原価が低く抑えられた小型の携帯電話、或いは、高機能を有する携帯電話を提供することができる。図32Cは携帯情報端末であり、筐体7051、表示部7052、操作キー7053等を有する。図32Cに示す携帯情報端末は、モデムが筐体7051に内蔵されていても良い。本発明の一態様に係る記憶装置は、携帯情報端末の駆動を制御するための集積回路に用いることができる。携帯情報端末の駆動を制御するための集積回路に本発明の一態様に係る記憶装置を用いることで、原価が低く抑えられた小型の携帯情報端末、或いは、高機能を有する携帯情報端末を提供することができる。本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。"