"光電変換を行う複数の画素が行列状に配列された画素アレイ部と、上記画素アレイ部から複数の画素単位で画素信号の読み出しを行い、カラム毎にアナログデジタル変換を行うカラムAD変換部を含み、デジタル信号を出力する画素信号読み出し部と、上記画素信号読み出し部から出力されたデジタル信号を伝送する伝送部と、を有し、上記画素信号読み出し部は、上記AD変換部によるデジタル信号を保持する保持部と、上記保持部に保持されたデジタルデータを上記伝送部に出力するためのバス配線と、を含み、上記伝送部は、複数の上記バス配線を一つのグループとして共有する固体撮像素子。上記画素信号読み出し部の各保持部は、上記AD変換部の分解能分のビット数に相当する数のメモリを含み、上記バス配線は、全てのメモリに保持されたデジタル信号を上記伝送部に伝送する請求項1記載の固体撮像素子。上記伝送部は、上記グループ毎に対応して配置され、当該グループの複数のバス配線のデジタル信号を選択する複数の第1のセレクタと、上記複数の第1のセレクタで選択された複数のデジタル信号を選択して上記デジタル信号処理部に出力する第2のセレクタと、を含む請求項1記載の固体撮像素子。上記複数の第1のセレクタの出力をクロックに再同期させて上記第2のセレクタに出力する複数の再同期回路を含む請求項3記載の固体撮像素子。上記各第1のセレクタおよび当該第1のセレクタに対応する上記再同期回路は、個別に駆動制御される請求項4記載の固体撮像素子。上記画素信号読み出し部から出力され伝送されたデジタル信号を処理するデジタル信号処理部を有し、上記伝送部は、グループ単位でデジタル信号を選択して上記デジタル信号処理部に伝送する請求項1記載の固体撮像素子。第1チップと、第2チップと、を有し、上記第1チップと上記第2チップは貼り合わされた積層構造を有し、上記第1チップは、少なくとも上記画素アレイ部が配置され、上記第2チップは、少なくとも上記画素信号読み出し部および上記デジタル信号処理部が配置され、上記第1チップと上記第2チップ間の配線は、上記第1チップに形成されたビアを通して接続される請求項6記載の固体撮像素子。光電変換を行う複数の画素が行列状に配列された画素アレイ部と、上記画素アレイ部から複数の画素単位で画素信号の読み出しを行い、カラム毎にアナログデジタル変換を行うカラムAD変換部を含み、デジタル信号を出力する画素信号読み出し部と、上記画素信号読み出し部から出力されたデジタル信号を伝送する伝送部と、を有し、上記画素信号読み出し部は、カラム毎に配置され、上記AD変換部によるデジタル信号を保持する複数の保持部を含み、全体のカラムより小さい規模で複数の上記保持部を一つのグループとし、上記グループを複数単位でまとめて複数のサブグループを形成し、当該複数のサブグループをまとめて少なくとも一つのメイングループを形成し、上記グループ毎に、各カラムの上記保持部に保持されたデジタル信号を選択的に上記伝送部に伝送するバス配線がそれぞれ配置され、上記伝送部は、上記サブグループ単位で複数の上記バス配線を共有する固体撮像素子。上記画素信号読み出し部は、各保持部が、上記AD変換部の分解能分のビット数に相当する数のメモリを含み、各グループの各カラムの上記メモリのデータが選択信号に応じて対応する上記バス配線に転送し、上記バス配線は、各グループ内のカラム毎に全てのメモリに保持されたデジタル信号を上記伝送部に伝送する請求項9記載の固体撮像素子。上記伝送部は、上記サブグループ毎に対応して配置され、当該サブグループの複数のバス配線のデジタル信号を選択する複数の第1のセレクタと、上記複数の第1のセレクタで選択された複数のデジタル信号を選択して上記デジタル信号処理部に出力する第2のセレクタと、を含む請求項8記載の固体撮像素子。上記複数の第1のセレクタの出力をクロックに再同期させて上記第2のセレクタに出力する複数の再同期回路を含む請求項10記載の固体撮像素子。上記各第1のセレクタおよび当該第1のセレクタに対応する上記再同期回路は、個別に駆動制御される請求項11記載の固体撮像素子。上記各バス配線は、対応するグループ内のいずれかのカラムの上記メモリの保持データで信号が確定した状態に保持される請求項8記載の固体撮像素子。上記デジタル信号処理部は、上記メイングループ単位で、読み出されたデジタル信号を並べ替える並べ替え部を含む請求項8記載の固体撮像素子。上記画素信号読み出し部から出力され伝送されたデジタル信号を処理するデジタル信号処理部を有し、上記伝送部は、サブグループ単位でデジタル信号を選択して上記デジタル信号処理部に伝送する請求項8記載の固体撮像素子。第1チップと、第2チップと、を有し、上記第1チップと上記第2チップは貼り合わされた積層構造を有し、上記第1チップは、少なくとも上記画素アレイ部が配置され、上記第2チップは、少なくとも上記画素信号読み出し部および上記デジタル信号処理部が配置され、上記第1チップと上記第2チップ間の配線は、上記第1チップに形成されたビアを通して接続される請求項15記載の固体撮像素子。固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素アレイ部と、上記画素アレイ部から複数の画素単位で画素信号の読み出しを行い、カラム毎にアナログデジタル変換を行うカラムAD変換部を含み、デジタル信号を出力する画素信号読み出し部と、上記画素信号読み出し部から出力されたデジタル信号を伝送する伝送部と、を含み、上記画素信号読み出し部は、上記AD変換部によるデジタル信号を保持する保持部と、上記保持部に保持されたデジタルデータを上記伝送部に出力するためのバス配線と、を含み、上記伝送部は、複数の上記バス配線を一つのグループとして共有するカメラシステム。固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行い、カラム毎にアナログデジタル変換を行うカラムAD変換部を含み、デジタル信号を出力する画素信号読み出し部と、上記画素信号読み出し部から出力されたデジタル信号を伝送する伝送部と、を含み、上記画素信号読み出し部は、カラム毎に配置され、上記AD変換部によるデジタル信号を保持する複数の保持部を含み、全体のカラムより小さい規模で複数の上記保持部を一つのグループとし、上記グループを複数単位でまとめて複数のサブグループを形成し、当該複数のサブグループをまとめて少なくとも一つのメイングループを形成し、上記グループ毎に、各カラムの上記保持部に保持されたデジタル信号を選択的に上記伝送部に伝送するバス配線がそれぞれ配置され、上記伝送部は、上記サブグループ単位で複数の上記バス配線を共有するカメラシステム。ところで、半導体プロセスの微細加工技術の進歩に伴い、CMOSトランジスタは、より小型化され、高速かつ低消費電力で動作させるべく電源電圧はより低電圧化されてきている。しかし、オフリーク等の問題もあり、トランジスタの閾値電圧自体は下がっておらず、電源電圧が低くなるにつれて、センスアンプなどのアナログ回路の動作電圧マージンは少なくなってきている問題がある。また、複雑なランダムアクセスを必要せず、順番どおりに順次アクセスするだけでよい場合、図2に示すような、各列のデジタル出力信号をシフトレジスタ21で伝播する方法も考えられる。しかし、これには全列の大多数のシフトレジスト用フリップフロップ回路FF15-4に、高速なクロック信号を与えなければならず、非常に消費電流が大きくなってしまう問題がある。本技術は、AD変換後のデジタル配列データを、センスアンプ回路を用いることなく、消費電力の増大、データレートの低下を抑止しつつ、後段の信号処理回路に伝送することが可能な固体撮像素子およびカメラシステムを提供することにある。本技術の第1の観点の固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素アレイ部と、上記画素アレイ部から複数の画素単位で画素信号の読み出しを行い、カラム毎にアナログデジタル変換を行うカラムAD変換部を含み、デジタル信号を出力する画素信号読み出し部と、上記画素信号読み出し部から出力されたデジタル信号を伝送する伝送部と、を有し、上記画素信号読み出し部は、上記AD変換部によるデジタル信号を保持する保持部と、上記保持部に保持されたデジタルデータを上記伝送部に出力するためのバス配線と、を含み、上記伝送部は、複数の上記バス配線を一つのグループとして共有する。また、本技術の第2の観点の固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素アレイ部と、上記画素アレイ部から複数の画素単位で画素信号の読み出しを行い、カラム毎にアナログデジタル変換を行うカラムAD変換部を含み、デジタル信号を出力する画素信号読み出し部と、上記画素信号読み出し部から出力されたデジタル信号を伝送する伝送部と、を有し、上記画素信号読み出し部は、カラム毎に配置され、上記AD変換部によるデジタル信号を保持する複数の保持部を含み、全体のカラムより小さい規模で複数の上記保持部を一つのグループとし、上記グループを複数単位でまとめて複数のサブグループを形成し、当該複数のサブグループをまとめて少なくとも一つのメイングループを形成し、上記グループ毎に、各カラムの上記保持部に保持されたデジタル信号を選択的に上記伝送部に伝送するバス配線がそれぞれ配置され、上記伝送部は、上記サブグループ単位で複数の上記バス配線を共有する。本技術の第3の観点のカメラシステムは、固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素アレイ部と、上記画素アレイ部から複数の画素単位で画素信号の読み出しを行い、カラム毎にアナログデジタル変換を行うカラムAD変換部を含み、デジタル信号を出力する画素信号読み出し部と、上記画素信号読み出し部から出力されたデジタル信号を伝送する伝送部と、を含み、上記画素信号読み出し部は、上記AD変換部によるデジタル信号を保持する保持部と、上記保持部に保持されたデジタルデータを上記伝送部に出力するためのバス配線と、を含み、上記伝送部は、複数の上記バス配線を一つのグループとして共有する。本技術の第4の観点のカメラシステムは、固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行い、カラム毎にアナログデジタル変換を行うカラムAD変換部を含み、デジタル信号を出力する画素信号読み出し部と、上記画素信号読み出し部から出力されたデジタル信号を伝送する伝送部と、を含み、上記画素信号読み出し部は、カラム毎に配置され、上記AD変換部によるデジタル信号を保持する複数の保持部を含み、全体のカラムより小さい規模で複数の上記保持部を一つのグループとし、上記グループを複数単位でまとめて複数のサブグループを形成し、当該複数のサブグループをまとめて少なくとも一つのメイングループを形成し、上記グループ毎に、各カラムの上記保持部に保持されたデジタル信号を選択的に上記伝送部に伝送するバス配線がそれぞれ配置され、上記伝送部は、上記サブグループ単位で複数の上記バス配線を共有する。本技術によれば、AD変換後のデジタル配列データを、センスアンプ回路を用いることなく、消費電力の増大、データレートの低下を抑止しつつ、後段の信号処理回路に伝送することができる。以下、本技術の実施形態を図面に関連付けて説明する。なお、説明は以下の順序で行う。1.固体撮像素子の第1の構成例2.固体撮像素子の第2の構成例3.固体撮像素子の積層構造4.カメラシステムの構成例<1.固体撮像素子の第1の構成例>図3は、本実施形態に係る列並列ADC搭載CMOSイメージセンサ固体撮像素子の第1の構成例を示す図である。このCMOSイメージセンサ固体撮像素子100は、画素アレイ部110、垂直走査回路120、タイミング制御回路130、カラムADC群140、参照電圧発生回路150、伝送回路160、およびデジタル信号処理回路170を有する。垂直走査回路120、タイミング制御回路130、カラムADC群140、参照電圧発生回路150、およびデジタル信号処理回路170により画素信号読み出し部が形成される。画素アレイ部110は、光電変換素子フォトダイオードと画素内アンプとを含む単位画素110Aがマトリクス状行列状に配置されて構成される。画素アレイ部110からは複数の画素単位で出力信号線LSGNに画素信号VSLの読み出しが行われる。CMOSイメージセンサ100においては、画素アレイ部110の信号を順次読み出すための制御回路として次の回路が配置されている。すなわち、内部クロックを生成するタイミング制御回路130、行アドレスや行走査を制御する垂直走査回路120、列アドレスや列走査を制御するデジタル処理回路170が配置される。カラムADC群140は、各カラムの出力信号線LSGN毎に配置されたAD変換部141-0~-N、保持部としてのメモリ142-0~-N、およびバス配線143-0~-Nを含んで構成されている。カラム毎に配置されるメモリ142-0~-Nは、AD変換部141の分解能8ビット~16ビット程度のビット数に相当する数のメモリを含む。そして、カラム毎に配置されたバス配線143は、分解能に応じた数の全てのメモリに保持されたデジタル信号を伝送回路160に伝送する。AD変換部141は、上記したように、分解能が8ビット~16ビット程度のAD変換機能をもって構成される。AD変換部141は、参照電圧発生回路150により生成される参照電圧を階段状に変化させたランプ波形RAMPと単位画素110Aから信号線LSGNを経由し得られるアナログ信号とを比較する画素配列の各列に対応して設けられた比較器を含む。さらに、AD変換部141は、比較器の出力およびクロックを受けてアップダウンカウントまたはダウンカウントを行いカウント値を保持する機能を有する非同期アップ/ダウンカウンタ以下、カウンタというを有する。AD変換部141のカウンタの出力はメモリ142に保持され、分解能に応じた数の全てのメモリ142の出力はバス配線143-0~-Nを介して伝送回路160に伝送される。AD変換部141のカウンタは、初期時にはたとえばアップカウントまたはダウンカウント状態に有り、リセットカウントを行い、対応する比較器の出力が反転すると、アップカウント動作を停止し、カウント値が保持される。このとき、カウンタの初期値は、AD変換の階調の任意の値、たとえば、0とする。このリセットカウント期間は、単位画素110Aのリセット成分ΔVを読み出している。カウンタは、その後、ダウンカウントまたはアップカウント状態となり、入射光量に対応したデータカウントを行い、対応する比較器の出力が反転すると、比較期間に応じたカウント値がメモリ142に保持される。メモリ142に保持されたカウンタ値は、バス配線143を介して伝送回路160に伝送される。このような構成を有するCMOSイメージセンサ100においては、1水平単位期間1H内で以下の処理が行われる。すなわち、1H内において、任意の行の単位画素110Aから信号線LSGNへの1回目の読み出しをP相読み出しPR、比較器における1回目の比較をP相比較PCとする。そして、2回目の読み出しをD相読み出しDR、比較器における比較をD相比較DC、D相の処理後の後処理をD相後処理DAPとして、各動作が連続的に行われる。これらのP相読み出しPR、P相比較PC、D相読み出しDR、D相比較DC、およびD相後処理DAPのタイミング制御はタイミング制御回路130において行われる。伝送回路160は、全体のカラムNより小さい規模で複数のバス配線カラム143を一つのグループとして周期的に共有し、グループGRP単位でデジタル信号を選択してデジタル信号処理回路170に伝送する。図3の例では、カラムCLM0のバス配線140-0とカラムCLM1のバス配線143-1をグループGRP0としている。カラムCLM2のバス配線140-2とカラムCLM3のバス配線143-3をグループGRP1としている。カラムCLM4のバス配線140-4とカラムCLM5のバス配線143-5をグループGRP2としている。なお、図3の例では、2カラムを一つのグループとしているが、3またはそれ以上のカラムを一つのグループとすることも可能である。伝送回路160は、グループGRP0毎に対応して配置され、選択信号S-0,-1,-N/2に応じて、グループGRPの複数のバス配線のデジタル信号を個別に独立して選択する複数の第1のセレクタ161-0,-1,-N/2を有する。伝送回路160は、選択信号SAに応じて複数の第1のセレクタ161で選択された複数のデジタル信号を選択してデジタル信号処理回路に出力する第2のセレクタ162を有する。さらに、伝送回路160は、各第1のセレクタ161-0,-1,-N/2の出力をクロックCK-0,-1,-N/2に再同期させて第2のセレクタ162に出力する複数の再同期回路163-0,-1,-N/2を含む。再同期回路163は、フリップフロップFFにより構成されている。なお、各第1のセレクタ161および第1のセレクタ161に対応する再同期回路163は、選択信号S-0,-1,-N/2およびクロックCK-0,-1,-N/2により個別に駆動制御される。以上のように、本実施形態に係るCMOSイメージセンサ100は、センスアンプなどのアナログ信号処理回路は用いず、いわゆるCMOSロジック回路のみで構成されている。各列カラムの出力をある程度の数の単位でグループGRPとして第1のセレクタ161を介してまとめる。その第1のセレクタ161の出力を、同様にある程度の数の単位で、次段の第2のセレクタ162を介してまとめる。このようにピラミッド状にセレクタをつみあげ最終的に1系統ないしデジタル信号処理回路170の信号処理系統の数まで信号線を集約する。セットアップタイムマージンが不足する場合、第1のセレクタ161の出力部で適宜再同期用のフリップフロップ回路FFにより構成される再同期回路163を挿入させる。これにより、必要とされる読み出し速度に応じてセレクタの入力数と段数、および、再同期回路163を調整し、再同期回路163の数が最小限にする。ここでセレクタ制御回路および再同期回路は、読み出したい列の出力がつながる系列の回路のみ駆動させればよい。たとえば、クロックイネーブラーを多数用いて、クロックを分岐制御し、それを実現する。これにより、消費電力の増大化を抑える。図4A~Gは、図3のCMOSイメージセンサ固体撮像素子における伝送回路の動作概要を示す図である。図4Aは第2のセレクタ162の選択信号SAで選択するグループ出力を、図4Bは第1のセレクタ161-0の選択信号S0を、図4Cは第1のセレクタ161-0の出力部に配置された再同期回路163-0へのクロックCK0を示している。図4Dは第1のセレクタ161-1の選択信号S1、図4Eは第1のセレクタ161-1の出力部に配置された再同期回路163-1へのクロックCK1を示している。図4Fは第1のセレクタ161-2の選択信号S2、図4Gは第1のセレクタ161-2の出力部に配置された再同期回路163-2へのクロックCK2を示している。たとえば、カラム列n~カラム列naまでのデータにアクセスする場合は、まず第1のセレクタ161の選択信号Sおよび再同期回路163のクロックをアクティブにする。選択信号Sを順次制御する。ここで、aは初段の第1のセレクタ161に入る入力数で、図3および図4はa=2とした例である。次いで、カラム列na1~カラム列n2aまでのデータにアクセスするときは、前の系統のクロックは停止し、アクセスする系統回路のクロックをアクティブにする。後段のセレクタのクロックも同様に、データ処理を行っている期間のみ駆動させる。また、初段の第1のセレクタ161の同時にアクティブにする数を増やすことで、データレートを落としてタイミングマージンをかせぐことも可能となる。換言すれば、データレート向上に目的で同時アクセス数を増やすという用途にも使える。<2.固体撮像素子の第2の構成例>図5は、本実施形態に係る列並列ADC搭載CMOSイメージセンサ固体撮像素子の第2の構成例を示す図である。図5のCMOSイメージセンサ100Aが異なる点は、カラムグループの形成とそれに対応する伝送回路160Aの構成にある。図3のCMOSイメージセンサ100の回路では、各カラム列の読み出し回路から出力されるデジタルデータは、AD変換部141の分解能330と、撮像デバイス310の出力信号を処理する信号処理回路340と、を有する。駆動回路330は、撮像デバイス310内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータを有し、所定のタイミング信号で撮像デバイス310を駆動する。また、信号処理回路340は、撮像デバイス310の出力信号に対して所定の信号処理を施す。信号処理回路340で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路340で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス310として、先述した固体撮像素子100,200を搭載することで、低消費電力で、高精度なカメラが実現できる。なお、本技術は以下のような構成をとることができる。1光電変換を行う複数の画素が行列状に配列された画素アレイ部と、上記画素アレイ部から複数の画素単位で画素信号の読み出しを行い、カラム毎にアナログデジタル変換を行うカラムAD変換部を含み、デジタル信号を出力する画素信号読み出し部と、上記画素信号読み出し部から出力されたデジタル信号を伝送する伝送部と、を有し、上記画素信号読み出し部は、上記AD変換部によるデジタル信号を保持する保持部と、上記保持部に保持されたデジタルデータを上記伝送部に出力するためのバス配線と、を含み、上記伝送部は、複数の上記バス配線を一つのグループとして共有する固体撮像素子。2上記画素信号読み出し部の各保持部は、上記AD変換部の分解能分のビット数に相当する数のメモリを含み、上記バス配線は、全てのメモリに保持されたデジタル信号を上記伝送部に伝送する上記1記載の固体撮像素子。3上記伝送部は、上記グループ毎に対応して配置され、当該グループの複数のバス配線のデジタル信号を選択する複数の第1のセレクタと、上記複数の第1のセレクタで選択された複数のデジタル信号を選択して上記デジタル信号処理部に出力する第2のセレクタと、を含む上記1または2記載の固体撮像素子。4上記複数の第1のセレクタの出力をクロックに再同期させて上記第2のセレクタに出力する複数の再同期回路を含む上記3記載の固体撮像素子。5上記各第1のセレクタおよび当該第1のセレクタに対応する上記再同期回路は、個別に駆動制御される上記4記載の固体撮像素子。6上記画素信号読み出し部から出力され伝送されたデジタル信号を処理するデジタル信号処理部を有し、上記伝送部は、グループ単位でデジタル信号を選択して上記デジタル信号処理部に伝送する上記1から5のいずれか一に記載の固体撮像素子。7第1チップと、第2チップと、を有し、上記第1チップと上記第2チップは貼り合わされた積層構造を有し、上記第1チップは、少なくとも上記画素アレイ部が配置され、上記第2チップは、少なくとも上記画素信号読み出し部および上記デジタル信号処理部が配置され、上記第1チップと上記第2チップ間の配線は、上記第1チップに形成されたビアを通して接続される上記6記載の固体撮像素子。8光電変換を行う複数の画素が行列状に配列された画素アレイ部と、上記画素アレイ部から複数の画素単位で画素信号の読み出しを行い、カラム毎にアナログデジタル変換を行うカラムAD変換部を含み、デジタル信号を出力する画素信号読み出し部と、上記画素信号読み出し部から出力されたデジタル信号を伝送する伝送部と、を有し、上記画素信号読み出し部は、カラム毎に配置され、上記AD変換部によるデジタル信号を保持する複数の保持部を含み、全体のカラムより小さい規模で複数の上記保持部を一つのグループとし、上記グループを複数単位でまとめて複数のサブグループを形成し、当該複数のサブグループをまとめて少なくとも一つのメイングループを形成し、上記グループ毎に、各カラムの上記保持部に保持されたデジタル信号を選択的に上記伝送部に伝送するバス配線がそれぞれ配置され、上記伝送部は、上記サブグループ単位で複数の上記バス配線を共有する固体撮像素子。9上記画素信号読み出し部は、各保持部が、上記AD変換部の分解能分のビット数に相当する数のメモリを含み、各グループの各カラムの上記メモリのデータが選択信号に応じて対応する上記バス配線に転送し、上記バス配線は、各グループ内のカラム毎に全てのメモリに保持されたデジタル信号を上記伝送部に伝送する上記9記載の固体撮像素子。10上記伝送部は、上記サブグループ毎に対応して配置され、当該サブグループの複数のバス配線のデジタル信号を選択する複数の第1のセレクタと、上記複数の第1のセレクタで選択された複数のデジタル信号を選択して上記デジタル信号処理部に出力する第2のセレクタと、を含む上記8または9記載の固体撮像素子。11上記複数の第1のセレクタの出力をクロックに再同期させて上記第2のセレクタに出力する複数の再同期回路を含む上記10記載の固体撮像素子。12上記各第1のセレクタおよび当該第1のセレクタに対応する上記再同期回路は、個別に駆動制御される上記11記載の固体撮像素子。13上記各バス配線は、対応するグループ内のいずれかのカラムの上記メモリの保持データで信号が確定した状態に保持される上記8から12のいずれか一に記載の固体撮像素子。14上記デジタル信号処理部は、上記メイングループ単位で、読み出されたデジタル信号を並べ替える並べ替え部を含む上記8から13のいずれか一に記載の固体撮像素子。15上記画素信号読み出し部から出力され伝送されたデジタル信号を処理するデジタル信号処理部を有し、上記伝送部は、サブグループ単位でデジタル信号を選択して上記デジタル信号処理部に伝送する上記8から14のいずれか一に記載の固体撮像素子。16第1チップと、第2チップと、を有し、上記第1チップと上記第2チップは貼り合わされた積層構造を有し、上記第1チップは、少なくとも上記画素アレイ部が配置され、上記第2チップは、少なくとも上記画素信号読み出し部および上記デジタル信号処理部が配置され、上記第1チップと上記第2チップ間の配線は、上記第1チップに形成されたビアを通して接続される上記8から15のいずれか一に記載の固体撮像素子。17固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素アレイ部と、上記画素アレイ部から複数の画素単位で画素信号の読み出しを行い、カラム毎にアナログデジタル変換を行うカラムAD変換部を含み、デジタル信号を出力する画素信号読み出し部と、上記画素信号読み出し部から出力されたデジタル信号を伝送する伝送部と、を含み、上記画素信号読み出し部は、上記AD変換部によるデジタル信号を保持する保持部と、上記保持部に保持されたデジタルデータを上記伝送部に出力するためのバス配線と、を含み、上記伝送部は、複数の上記バス配線を一つのグループとして共有するカメラシステム。18固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行い、カラム毎にアナログデジタル変換を行うカラムAD変換部を含み、デジタル信号を出力する画素信号読み出し部と、上記画素信号読み出し部から出力されたデジタル信号を伝送する伝送部と、を含み、上記画素信号読み出し部は、カラム毎に配置され、上記AD変換部によるデジタル信号を保持する複数の保持部を含み、全体のカラムより小さい規模で複数の上記保持部を一つのグループとし、上記グループを複数単位でまとめて複数のサブグループを形成し、当該複数のサブグループをまとめて少なくとも一つのメイングループを形成し、上記グループ毎に、各カラムの上記保持部に保持されたデジタル信号を選択的に上記伝送部に伝送するバス配線がそれぞれ配置され、上記伝送部は、上記サブグループ単位で複数の上記バス配線を共有するカメラシステム。"