第1及び第2の電源線と、サブ電源線と、前記第1の電源線と前記サブ電源線との間に配置される第1のスイッチ回路と、前記第2の電源線と前記サブ電源線との間に配置される論理回路と、第1の端子が前記第1の電源線と接続される容量素子と、前記容量素子の前記第1の端子の他方の第2の端子の接続を、前記第1の電源線、又は、前記サブ電源線、のいずれかに切り替える第2のスイッチ回路と、前記論理回路を非活性化状態から活性化状態に遷移させる場合に、前記第1のスイッチ回路により、前記第1の電源線及び前記サブ電源線の接続を遮断しつつ、前記第2のスイッチ回路により、前記第2の端子の接続を少なくても1回以上、前記サブ電源線に接続した後、前記第1の電源線に接続する制御回路と、を備えることを特徴とする半導体集積回路。前記制御回路は、前記論理回路を非活性化状態から活性化状態に遷移させる場合に、前記第1のスイッチ回路により、前記第1の電源線及び前記サブ電源線の接続を遮断しつつ、前記第2のスイッチ回路により、前記第2の端子の接続を少なくても1回以上、前記サブ電源線に接続した後、前記第1の電源線に接続し、その後、前記第2のスイッチにより、前記第2の端子及び前記第1の電源線を接続しつつ、前記第1のスイッチにより、前記第1の電源線及び前記サブ電源線を接続する請求項1の半導体集積回路。前記制御回路は、前記容量素子の前記第2の端子を前記サブ電源線に接続後、前記第2の端子を前記第1の電源線に接続することを繰り返す請求項1又は2の半導体集積回路。前記制御回路が前記容量素子の前記第2の端子を前記サブ電源線に接続後、前記容量素子の前記第2の端子を前記第1の電源線に接続することを繰り返す回数は、予め定められている、又は、前記半導体集積回路の外部から定める請求項3の半導体集積回路。さらに、複数の前記容量素子と、複数の前記第2のスイッチ回路を備え、前記制御回路は、前記論理回路を非活性化状態から活性化状態に遷移させる場合に、前記複数の容量素子のうち、少なくても1以上の容量素子を選択し、前記選択した容量素子の前記第2の端子を前記サブ電源線から前記第1の電源線への接続に切り替えた後、前記選択した容量素子の前記第2の端子を前記第1の電源線から前記サブ電源線への接続に切り替えることを繰り返す請求項1乃至4のいずれか一に記載の半導体集積回路。前記制御回路は、前記選択した容量素子とは異なる容量素子を少なくても1以上選択し、前記再び選択した容量素子の前記第2の端子を前記サブ電源線から前記第1の電源線への接続に切り替える請求項5の半導体集積回路。前記容量素子の前記第1の端子は、前記第1の電源線に代えて、前記第1及び第2の電源線から供給される電源電圧の中間電圧を供給する第3の電源線に接続され、前記第2のスイッチ回路は、前記第2の端子の接続を、前記第3の電源線、又は、前記サブ電源線、のいずれかに切り替え可能な請求項1乃至6のいずれか一に記載の半導体集積回路。前記第3の電源線から供給する中間電圧は、前記半導体集積回路の外部からの変更が可能である請求項7の半導体集積回路。さらに、前記容量素子の前記第2の端子と、前記第1の電源線とは、抵抗により接続されている請求項1乃至6のいずれか一に記載の半導体集積回路。さらに、前記第1の電源線と前記サブ電源線間の電圧と、予め定めたリファレンス電圧と、の比較を行う電圧比較回路を含み、前記第1の電源線と前記サブ電源線間の電圧が、前記リファレンス電圧よりも低い場合に、前記論理回路の非活性化状態から活性化状態への遷移を完了する請求項1乃至9のいずれか一に記載の半導体集積回路。第1及び第2の電源線と、サブ電源線と、前記第1の電源線と前記サブ電源線との間に配置される第1のスイッチ回路と、前記第2の電源線と前記サブ電源線との間に配置される論理回路と、第1の端子が前記第1の電源線と接続される容量素子と、前記容量素子の前記第1の端子の他方の第2の端子の接続を、前記第1の電源線、又は、前記サブ電源線、のいずれかに切り替える第2のスイッチ回路と、を備える半導体集積回路の電源制御方法であって、前記論理回路を非活性化状態から活性化状態に遷移させる場合に、前記第1のスイッチ回路により、前記第1の電源線及び前記サブ電源線の接続を遮断する工程と、前記第2のスイッチ回路により、前記第2の端子の接続を少なくても1回以上、前記サブ電源線に接続した後、前記第1の電源線に接続する工程と、前記第2のスイッチにより、前記第2の端子及び前記第1の電源線を接続しつつ、前記第1のスイッチにより、前記第1の電源線及び前記サブ電源線を接続する工程と、を含むことを特徴とする半導体集積回路の電源制御方法。前記容量素子の前記第2の端子を前記サブ電源線に接続後、前記第2の端子を前記第1の電源線に接続することを繰り返す工程を含む請求項11の半導体集積回路の電源制御方法。予め定められている回数、又は、前記半導体集積回路の外部から指定される回数、前記容量素子の前記第2の端子を前記サブ電源線に接続後、前記第2の端子を前記第1の電源線に接続することを繰り返す請求項11又は12の半導体集積回路の電源制御方法。前記半導体集積回路は、さらに、複数の前記容量素子と、複数の前記第2のスイッチ回路を備え、前記論理回路を非活性化状態から活性化状態に遷移させる場合に、前記複数の容量素子のうち、少なくても1以上の容量素子を選択し、前記選択した容量素子の前記第2の端子を前記サブ電源線から前記第1の電源線への接続に切り替えた後、前記選択した容量素子の前記第2の端子を前記第1の電源線から前記サブ電源線への接続に切り替えることを繰り返す工程を含む請求項11乃至13のいずれか一に記載の半導体集積回路の電源制御方法。さらに、前記選択した容量素子とは異なる容量素子を少なくても1以上選択し、前記再び選択した容量素子の前記第2の端子を前記サブ電源線から前記第1の電源線への接続に切り替える工程を含む請求項14の半導体集積回路の電源制御方法。前記第1の電源線と前記サブ電源線間の電圧を測定する工程と、前記第1の電源線と前記サブ電源線間の電圧と予め定めたリファレンス電圧とを比較する工程と、前記第1の電源線と前記サブ電源線間の電圧が、前記リファレンス電圧より高い場合には、前記第1のスイッチ回路により前記第1の電源線と前記サブ電源線との間の接続を遮断しつつ、前記第2のスイッチ回路を切り替えることにより、前記容量素子の電荷を放電する工程と、を含む請求項11乃至15のいずれか一に記載の半導体集積回路の電源制御方法。さらに、前記第1の電源線と前記サブ電源線間の電圧が前記リファレンス電圧より低い場合に、前記論理回路を非活性化状態から活性化状態に遷移させる工程を含む請求項16の半導体集積回路の電源制御方法。なお、上記先行技術文献の開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明の観点からなされたものである。上述のように、特許文献1で開示された技術では、電源遮断状態にある論理回路を電源復帰させる際、電源遮断状態にある周辺回路が隣接していれば、その周辺回路側へ蓄積した電荷を放電している。しかし、電源遮断状態にある周辺回路であっても、その電源線に大量の電荷が流れ込めば、誤動作する可能性がある。即ち、電源遮断状態にある周辺回路のロジックレベルが反転するほどの電荷が流れ込めば、周辺回路のロジックレベルが反転してしまう。以上のとおり、電源遮断回路を備えた半導体集積回路の電源復帰には、解決すべき問題点が存在する。そのため、電源遮断状態からの復帰の際に、周辺回路の動作に影響を与えない半導体集積回路及び電源制御方法が、望まれる。本発明の第1の視点によれば、第1及び第2の電源線と、サブ電源線と、前記第1の電源線と前記サブ電源線との間に配置される第1のスイッチ回路と、前記第2の電源線と前記サブ電源線との間に配置される論理回路と、第1の端子が前記第1の電源線と接続される容量素子と、前記容量素子の前記第1の端子の他方の第2の端子の接続を、前記第1の電源線、又は、前記サブ電源線、のいずれかに切り替える第2のスイッチ回路と、前記論理回路を非活性化状態から活性化状態に遷移させる場合に、前記第1のスイッチ回路により、前記第1の電源線及び前記サブ電源線の接続を遮断しつつ、前記第2のスイッチ回路により、前記第2の端子の接続を少なくても1回以上、前記サブ電源線に接続した後、前記第1の電源線に接続する制御回路と、を備える半導体集積回路が提供される。本発明の第2の視点によれば、第1及び第2の電源線と、サブ電源線と、前記第1の電源線と前記サブ電源線との間に配置される第1のスイッチ回路と、前記第2の電源線と前記サブ電源線との間に配置される論理回路と、第1の端子が前記第1の電源線と接続される容量素子と、前記容量素子の前記第1の端子の他方の第2の端子の接続を、前記第1の電源線、又は、前記サブ電源線、のいずれかに切り替える第2のスイッチ回路と、を備える半導体集積回路の電源制御方法であって、前記論理回路を非活性化状態から活性化状態に遷移させる場合に、前記第1のスイッチ回路により、前記第1の電源線及び前記サブ電源線の接続を遮断する工程と、前記第2のスイッチ回路により、前記第2の端子の接続を少なくても1回以上、前記サブ電源線に接続した後、前記第1の電源線に接続する工程と、前記第2のスイッチにより、前記第2の端子及び前記第1の電源線を接続しつつ、前記第1のスイッチにより、前記第1の電源線及び前記サブ電源線を接続する工程と、を含む半導体集積回路の電源制御方法が提供される。本発明の各視点によれば、電源遮断状態からの復帰の際に、周辺回路の動作に影響を与えない半導体集積回路及び電源制御方法が、提供される。初めに、図1を用いて一実施形態の概要について説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、本発明を図示の態様に限定することを意図するものではない。上述のように、電源遮断状態にある論理回路の電源復帰の際に、電源線に大量の電荷が流れ込むと周辺回路が誤動作する可能性がある。そのため、電源遮断状態からの復帰の際に、周辺回路の動作に影響を与えない半導体集積回路及び電源制御方法が、望まれる。そこで、一例として図1に示す半導体集積回路を提供する。図1に示す半導体集積回路は、第1及び第2の電源線と、サブ電源線と、第1の電源線とサブ電源線との間に配置される第1のスイッチ回路と、第2の電源線とサブ電源線との間に配置される論理回路と、第1の端子が第1の電源線と接続される容量素子と、容量素子の第1の端子の他方の第2の端子の接続を、第1の電源線、又は、サブ電源線、のいずれかに切り替える第2のスイッチ回路と、論理回路を非活性化状態から活性化状態に遷移させる場合に、第1のスイッチ回路により、第1の電源線及びサブ電源線の接続を遮断しつつ、第2のスイッチ回路により、第2の端子の接続を少なくても1回以上、サブ電源線に接続した後、第1の電源線に接続する制御回路と、を備えている。図1に示す半導体集積回路の論理回路には配線容量や寄生容量以下、対基板容量と呼ぶが存在する。電源遮断時に、この対基板容量に電荷が蓄積され、論理回路が電源遮断状態から電源復帰する際に、この電荷が電源線に流れ込む。電源線に流れ込む電荷量が多いと、電源線の電位変動を起こし、同じ電源線に接続されている周辺回路の動作に影響を与える。このような電源遮断時からの復帰の際に、電源線の電位変動を起こす対基板容量は、図1においては第1の電源線及びサブ電源線の間に存在する容量とモデル化することができる。そこで、論理回路の電源遮断時には、第1のスイッチにより第1の電源線とサブ電源線が切断された状態を維持しつつ、第2のスイッチによって、容量素子の第2の端子をサブ電源線に接続する。すると、対基板容量に蓄積された電荷の一部が、容量素子に移動する。容量素子に電荷が移動した後に、第2のスイッチによって、容量素子の第2の端子を第1の電源線に接続する。すると、容量素子に蓄積された電荷は、第1の電源線に放電される。このような動作を少なくても1回以上行うことで、対基板容量に蓄積された電荷を減少させる。そして、対基板容量に蓄積された電荷を第1の電源線に放電し、第1の電源線の電位変動が変動したとしても、周辺回路の動作に影響を与えない程度まで、対基板容量に蓄積された電荷が減少したことを確認して、論理回路の電源復帰を完了する。即ち、1回あたりの容量素子からの放電を、電源線の電位変動が許容できる周辺回路が誤動作しない範囲に管理しつつ、対基板容量に蓄積された電荷の一部を容量素子に移動し、移動した電荷を放電するという動作を繰り返す。その結果、電源遮断状態にある論理回路の電源を復帰させる際に、周辺回路の動作に影響を与えない半導体集積回路が提供される。本発明において下記の形態が可能である。[形態1]上記第1の視点に係る半導体集積回路のとおりである。[形態2]前記制御回路は、前記論理回路を非活性化状態から活性化状態に遷移させる場合に、前記第1のスイッチ回路により、前記第1の電源線及び前記サブ電源線の接続を遮断しつつ、前記第2のスイッチ回路により、前記第2の端子の接続を少なくても1回以上、前記サブ電源線に接続した後、前記第1の電源線に接続し、その後、前記第2のスイッチにより、前記第2の端子及び前記第1の電源線を接続しつつ、前記第1のスイッチにより、前記第1の電源線及び前記サブ電源線を接続することが好ましい。[形態3]前記制御回路は、前記容量素子の前記第2の端子を前記サブ電源線に接続後、前記第2の端子を前記第1の電源線に接続することを繰り返すことが好ましい。[形態4]前記制御回路が前記容量素子の前記第2の端子を前記サブ電源線に接続後、前記容量素子の前記第2の端子を前記第1の電源線に接続することを繰り返す回数は、予め定められている、又は、前記半導体集積回路の外部から定めることが好ましい。[形態5]前記半導体集積回路は、さらに、複数の前記容量素子と、複数の前記第2のスイッチ回路を備え、前記制御回路は、前記論理回路を非活性化状態から活性化状態に遷移させる場合に、前記複数の容量素子のうち、少なくても1以上の容量素子を選択し、前記選択した容量素子の前記第2の端子を前記サブ電源線から前記第1の電源線への接続に切り替えた後、前記選択した容量素子の前記第2の端子を前記第1の電源線から前記サブ電源線への接続に切り替えることを繰り返すことが好ましい。[形態6]前記制御回路は、前記選択した容量素子とは異なる容量素子を少なくても1以上選択し、前記再び選択した容量素子の前記第2の端子を前記サブ電源線から前記第1の電源線への接続に切り替えることが好ましい。[形態7]前記容量素子の前記第1の端子は、前記第1の電源線に代えて、前記第1及び第2の電源線から供給される電源電圧の中間電圧を供給する第3の電源線に接続され、前記第2のスイッチ回路は、前記第2の端子の接続を、前記第3の電源線、又は、前記サブ電源線、のいずれかに切り替え可能であることが好ましい。[形態8]前記第3の電源線から供給する中間電圧は、前記半導体集積回路の外部からの変更が可能であることが好ましい。[形態9]前記容量素子の前記第2の端子と、前記第1の電源線とは、抵抗により接続されていることが好ましい。[形態10]前記半導体集積回路は、前記第1の電源線と前記サブ電源線間の電圧と、予め定めたリファレンス電圧と、の比較を行う電圧比較回路を含み、前記第1の電源線と前記サブ電源線間の電圧が、前記リファレンス電圧よりも低い場合に、前記論理回路の非活性化状態から活性化状態への遷移を完了することが好ましい。[形態11]上記第2の視点に係る半導体集積回路の電源制御方法のとおりである。[形態12]前記半導体集積回路の電源制御方法は、前記容量素子の前記第2の端子を前記サブ電源線に接続後、前記第2の端子を前記第1の電源線に接続することを繰り返す工程を含むことが好ましい。[形態13]前記半導体集積回路の電源制御方法は、予め定められている回数、又は、前記半導体集積回路の外部から指定される回数、前記容量素子の前記第2の端子を前記サブ電源線に接続後、前記第2の端子を前記第1の電源線に接続することを繰り返すことが好ましい。[形態14]前記半導体集積回路は、さらに、複数の前記容量素子と、複数の前記第2のスイッチ回路を備え、前記論理回路を非活性化状態から活性化状態に遷移させる場合に、前記複数の容量素子のうち、少なくても1以上の容量素子を選択し、前記選択した容量素子の前記第2の端子を前記サブ電源線から前記第1の電源線への接続に切り替えた後、前記選択した容量素子の前記第2の端子を前記第1の電源線から前記サブ電源線への接続に切り替えることを繰り返す工程を含むことが好ましい。[形態15]前記半導体集積回路の電源制御方法は、さらに、前記選択した容量素子とは異なる容量素子を少なくても1以上選択し、前記再び選択した容量素子の前記第2の端子を前記サブ電源線から前記第1の電源線への接続に切り替える工程を含むことが好ましい。[形態16]前記半導体集積回路の電源制御方法は、前記第1の電源線と前記サブ電源線間の電圧を測定する工程と、前記第1の電源線と前記サブ電源線間の電圧と予め定めたリファレンス電圧とを比較する工程と、前記第1の電源線と前記サブ電源線間の電圧が、前記リファレンス電圧より高い場合には、前記第1のスイッチ回路により前記第1の電源線と前記サブ電源線との間の接続を遮断しつつ、前記第2のスイッチ回路を切り替えることにより、前記容量素子の電荷を放電する工程と、を含むことが好ましい。[形態17]前記半導体集積回路の電源制御方法は、さらに、前記第1の電源線と前記サブ電源線間の電圧が前記リファレンス電圧より低い場合に、前記論理回路を非活性化状態から活性化状態に遷移させる工程を含むことが好ましい。以下に具体的な実施の形態について、図面を参照してさらに詳しく説明する。[第1の実施形態]本発明の第1の実施形態について、図面を用いてより詳細に説明する。図2は、本実施形態に係る半導体集積回路1の内部構成の一例を示す図である。半導体集積回路1は、電源遮断領域10と、スイッチ制御部20と、電源スイッチ30と、接続切り替え部40と、容量素子Cext_1から構成されている。電源遮断領域10は、電源遮断パワーゲーティングの対象となる領域である。電源遮断領域10は、メイン電源電圧線VDDM上記の第2の電源線に相当とメイン接地電圧線VSSM上記の第1の電源線に相当の間に配置される領域である。また、電源遮断領域10は、電源遮断ブロック101と対基板容量Csubから構成される。電源遮断ブロック101の電源は、メイン電源電圧線VDDM及びメイン接地電圧線VSSMから供給される。電源遮断領域10の電源遮断は、メイン接地電圧線VSSMとサブ接地電圧線VSSS上記のサブ電源線に相当との間に配置された電源スイッチ30により実現する。ここで、電源遮断領域10の内部に存在する配線容量や寄生容量であって、電源遮断時に電荷を蓄積し、電源遮断時から復帰の際にメイン接地電圧線VSSMに電荷を流す容量は、メイン接地電圧線VSSMとサブ接地電圧線VSSSの間に接続されている容量とみなすことができる。そこで、このような容量を対基板容量Csubとしてモデル化する。スイッチ制御部20は、電源スイッチ30と接続切り替え部40の制御を行う。スイッチ制御部20は、電源スイッチ30に対して電源スイッチ制御信号PSW_ENを出力し、接続切り替え部40に対して接続切り替え信号SW_SEL1を出力する。スイッチ制御部20は、複数の制御信号電源遮断領域制御信号群に基づいて、電源スイッチ30と接続切り替え部40の制御を行う。電源遮断領域制御信号群は、電源遮断領域10の電源状態を管理するCPUCentralProcessingUnit等から出力される。スイッチ制御部20の内部構成及び動作については後述する。電源スイッチ30は、スイッチ制御部20が出力する電源スイッチ制御信号PSW_ENを受け付け、メイン接地電圧線VSSMとサブ接地電圧線VSSSとの電気的な接続切断を切り替える。接続切り替え部40は、スイッチ制御部20が出力する接続切り替え信号SW_SEL1を受け付ける。接続切り替え部40は、接続切り替え信号SW_SEL1に基づいて、容量素子Cext_1の接続先をメイン接地電圧線VSSM、又は、サブ接地電圧線VSSSに切り替える。容量素子Cext_1は一端がメイン接地電圧線VSSMに接続され、他の一端が接続切り替え部40に接続されている。さらに、接続切り替え信号SW_SEL1により接続先が切り替わる。接続切り替え部40の内部構成及び動作については後述する。ここで、容量素子Cext_1は、MOSトランジスタのゲート容量により構成することが可能である。図3は、容量素子Cext_1をゲート容量により実現する際の一例を示す図である。つまり、容量素子Cext_1は、ゲート酸化膜と拡散層で構成することができる。さらに、容量素子Cext_1は、MIM構造により構成することも可能である。図4は、容量素子Cext_1をMIM構造により実現する際の一例を示す図である。さらに、後述するCext_2~Cext_n、Cext_Lについてもゲート容量やMIM構造により実現することが可能である。なお、容量素子Cext_1の実現は、これらのゲート容量やMIM構造に限定する趣旨ではない。次に、半導体集積回路1の電源に関する状態遷移について説明する。図5は、半導体集積回路1の電源に関する状態遷移の一例を示す図である。半導体集積回路1の電源状態は、3つの状態で管理されている。電源オン状態は、電源遮断領域10が活性化している状態である。この際の動作モードを電源オンモードとする。電源オフ状態は、電源遮断領域10が非活性の状態である。電源オフ状態において、電源遮断領域10の電源遮断が行われている。この際の動作モードを電源オフモードとする。電源オフ状態から電源オン状態に遷移する際には、電源復帰遷移状態を経由する。電源復帰遷移状態では、対基板容量Csubに蓄積した電荷の一部を容量素子Cext_1に移動させ、その後、容量素子Cext_1に移動した電荷をメイン接地電圧線VSSMに放電する、といった動作を繰り返す。即ち、電源復帰遷移状態には、対基板容量Csubに蓄積した電荷の一部を容量素子Cext_1に移動させる充電モードと、容量素子Cext_1に移動した電荷をメイン接地電圧線VSSMに放電する放電モードが存在する。この充電モードと放電モードを、スイッチ制御部20が適宜切り替えることによって、電源遮断状態からの電源復帰の際に、対基板容量Csubに蓄積した電荷が半導体集積回路1へ与える影響を排除する。このように、半導体集積回路1の電源管理は、3つの電源状態と4つの動作モードから構成されている。次に、スイッチ制御部20の内部構成及び動作について説明する。図6は、スイッチ制御部20の内部構成の一例を示す図である。スイッチ制御部20は、2入力の論理積回路AND01及びAND02と、インバータ回路INV01及びINV02と、クロックゲーティングセル1011と、リセット付きフリップフロップRFF01と、フリップフロップFF01と、マルチプレクサMUX01と、スイッチ切り替え回数記憶部1012と、カウンタ1013と、比較器1014から構成されている。スイッチ制御部20は、電源遮断領域制御信号群として、電源遮断領域活性化信号PW_ENと、カウント用クロックCount_CLKを受け付ける。電源遮断領域活性化信号PW_ENは、電源遮断領域10に電源供給を行う場合にはハイレベルを、電源遮断領域10への電源供給を遮断する場合にはロウレベルを設定するものとする。カウント用クロックCount_CLKには、一定の周期のクロックが入力されるものとする。スイッチ制御部20は、電源スイッチ制御信号PSW_ENと接続切り替え信号SW_SEL1を出力する。電源スイッチ制御信号PSW_ENは、電源スイッチ30に出力され、接続切り替え信号SW_SEL1は、接続切り替え部40に出力される。論理積回路AND01の入力端子で電源遮断領域活性化信号PW_ENを受け付け、他の入力端子でインバータ回路INV01の出力を受け付ける。論理積回路AND01の出力端子は、クロックゲーティングセル1011及びマルチプレクサMUX01の選択端子に接続される。クロックゲーティングセル1011は、論理積回路AND01の出力とカウント用クロックCount_CLKを受け付ける。クロックゲーティングセル1011は、カウント用クロックCount_CLKをゲーティングし、ゲーテッドクロックGated_CLKとして出力する。ゲーテッドクロックGated_CLKは、カウンタ1013とリセット付きフリップフロップRFF01のクロック端子に入力される。リセット付きフリップフロップRFF01のデータ入力端子には、インバータ回路INV02の出力端子が接続される。リセット付きフリップフロップRFF01のクロック端子には、ゲーテッドクロックGated_CLKが入力され、リセット端子には電源遮断領域活性化信号PW_ENが入力される。電源遮断領域活性化信号PW_ENがロウレベルの際に、リセット付きフリップフロップRFF01は初期化される。リセット付きフリップフロップRFF01は、ゲーテッドクロックGated_CLKの立ち上がりエッジで、その内部状態を更新する。インバータ回路INV02は、リセット付きフリップフロップRFF01のデータ出力を論理反転する。従って、リセット付きフリップフロップRFF01の現在の内部状態値をインバータ回路INV02により論理反転したものが、次の内部状態値となる。マルチプレクサMUX01は2つの入力端子を持つ。マルチプレクサMUX01の入力端子は、接地電圧VSSに接続され、他の入力端子はリセット付きフリップフロップRFF01のデータ出力端子と接続される。マルチプレクサMUX01の出力端子は、フリップフロップFF01のデータ入力端子に接続される。マルチプレクサMUX01は、論理積回路AND01の出力がハイレベルであれば、リセット付きフリップフロップRFF01の出力を、論理積回路AND01の出力がロウレベルであれば、接地電圧VSSを、出力する。フリップフロップFF01のデータ入力端子は、マルチプレクサMUX01の出力を受け付け、クロック端子でカウント用クロックCount_CLKを受け付ける。フリップフロップFF01は、データ出力端子から接続切り替え信号SW_SEL1を出力する。スイッチ切り替え回数記憶部1012は、電源復帰遷移状態における充電モードと放電モードを切り替える回数を記憶する。なお、容量素子Cext_1の充放電を切り替える回数は、半導体集積回路1の外部から設定可能としても良い。カウンタ1013は、電源遮断領域活性化信号PW_ENを受け付ける。電源遮断領域活性化信号PW_ENは、カウンタ1013のリセット信号であり、電源遮断領域活性化信号PW_ENがロウレベルの際に、カウンタ1013が保持するカウント値を初期化するものとする。カウンタ1013は、電源遮断領域活性化信号PW_ENがハイレベルの際に、ゲーテッドクロックGated_CLKの立ち上がりエッジに基づきカウント値をインクリメントする。カウンタ1013は、カウント値を比較器1014に出力する。比較器1014は、スイッチ切り替え回数記憶部1012が記憶する切り替え回数とカウンタ1013の出力するカウント値を比較する。比較器1014は、上述の比較結果を比較結果信号CMPとして出力する。比較器1014における比較結果が一致した場合には、比較結果信号CMPはハイレベルに設定され、一致しない場合には、ロウレベルに設定されるものとする。論理積回路AND02の入力端子で電源遮断領域活性化信号PW_ENを受け付け、他の入力端子で比較器1014が出力する比較結果信号CMPを受け付ける。論理積回路AND02の出力端子から、電源スイッチ制御信号PSW_ENを出力する。次に、接続切り替え部40の内部構成及び動作について説明する。図7は、接続切り替え部40の内部構成の一例を示す図である。接続切り替え部40は、インバータ回路INV03及びINV04と、トランスファーゲートTG01及びTG02から構成されている。容量素子Cext_1の一端は、メイン接地電圧線VSSMに接続されている。接続切り替え信号SW_SEL1により、容量素子Cext_1の他の一端の接続先が切り替わる。ここで、接続切り替え信号SW_SEL1がロウレベルの際は、トランスファーゲートTG01はオフ、トランスファーゲートTG02はオンとなる。従って、この場合には、容量素子Cext_1の他の一端もメイン接地電圧線VSSMに接続される。また、接続切り替え信号SW_SEL1がハイレベルの際は、トランスファーゲートTG01はオン、トランスファーゲートTG02はオフとなる。従って、容量素子Cext_1の他の一端はサブ接地電圧線VSSSに接続される。次に、半導体集積回路1の動作について説明する。上述のように、半導体集積回路1における電源管理は、4つの動作モードによりなされている。図8は、各動作モードにおける電源スイッチ30の状態と、容量素子Cext_1の接続先を示す図である。電源オンモード時は、電源スイッチ30はオン状態である。容量素子Cext_1は、メイン接地電圧線VSSMに接続されている。電源オフモード時は、電源スイッチ30はオフ状態である。容量素子Cext_1は、メイン接地電圧線VSSMに接続されている。充電モード時は、電源スイッチ30はオフ状態である。容量素子Cext_1は、サブ接地電圧線VSSSに接続されている。充電モード時には、対基板容量Csubに蓄積された電荷の一部が、容量素子Cext_1に移動する。放電モード時は、電源スイッチ30はオフ状態である。容量素子Cext_1は、メイン接地電圧線VSSMに接続されている。放電モードでは、容量素子Cext_1に移動した電荷が、メイン接地電圧線VSSMに放電される。次に、電源遮断領域10の電源復帰について説明する。図9は、電源遮断領域10を電源復帰させる場合の動作の一例を示すフローチャートである。ステップS01において、半導体集積回路1の電源管理を行うCPU等が、電源状態の遷移先を電源オン状態に設定する。その際、電源オフ状態から電源オン状態に直接遷移はできず、電源復帰遷移状態に遷移するステップS02。ステップS03では、対基板容量Csubに蓄積された電荷が予め定めた閾値以下であるか否かを判定する。ここで、対基板容量Csubに蓄積された電荷量の判定には様々な方法が考えられるが、本実施形態においては、充電モードと放電モードの切り替え回数により対基板容量Csubに蓄積された電荷量を判定するものとする。対基板容量Csubに蓄積された電荷から必要となる充放電の切り替え回数の算出方法については後述する。なお、対基板容量Csubの電荷量に関する閾値は、許容できるメイン接地電圧線VSSMの電位変動量から決定する。対基板容量Csubに蓄積された電荷が予め定めた閾値より大きければ、ステップS04に遷移する。対基板容量Csubに蓄積された電荷が予め定めた閾値以下であれば、ステップS05に遷移する。ステップS04では、充電モードから放電モードへ、又は、放電モードから充電モードに切り替える。ステップS05では、電源オン状態への状態遷移が完了する。次に、対基板容量Csubに蓄積された電荷から必要となる充放電の切り替え回数の算出方法について説明する。初めに、充電モードに切り替えた直後の対基板容量Csubの両端に印加されている電圧をVsub0、容量素子Cext_1の両端に印加されている電圧をVext0と定める。次に、充電モードに切り替え、一定時間経過後の定常状態における電圧をV1とする定常状態では、対基板容量Csub及び容量素子Cext_1の両端に印加される電圧は等しい。すると、充電モードに切り替えた直後と定常状態での電荷量は一定であるから、下記の式1が成り立つ。Csub×Vsub0Cext_1×Vext0=V1CsubCext_11なお、対基板容量Csubの容量はCsub、容量素子Cext_1の容量はCext_1と表す。式1をV1について解くと、式2となる。ここで、初期条件として、Vsub0=電源電圧VDD、Vext0=0Vとすると、式2はさらに式3で表現できる。さらに、対基板容量Csubから容量素子Cext_1への電荷の移動と、容量素子Cext_1の電荷の放電を1回の切り替え回数とする。すると、n回目但し、nは正の整数の切り替え後における対基板容量Csubの両端に印加される電圧をVnとし、n=k1とすれば、Vk1は式4で示すことができる。Vk1=r×Vk4但し、r=Csub/CsubCextである。式4は、初項V1、公比rの等比数列であるので、Vnは、式5で表すことができる。式5において、m但し、mは正の整数回目の切り替え後に、対基板容量Csubの両端に印加される電圧がαVDDに降下するとする但し、αは1未満とする。すると、式5は、式6と表すことができる。式6をmについて解くと、式7となる。式7を用いて、対基板容量Csubの両端に印加される電圧を電源電圧VDDからαVDDまで降下させるのに必要な切り替え回数mを算出することができる。次に、電源復帰遷移状態における動作をより具体的に説明する。図10は、電源復帰時における各信号出力の一例を示す図である。電源遮断領域10が、電源遮断状態から復帰する際には、電源遮断領域活性化信号PW_ENがロウレベルからハイレベルに遷移する時刻t1。電源遮断領域活性化信号PW_ENがロウレベルの期間時刻t0~t1は、カウンタ1013にはリセットがかかっており、そのカウント値は0に初期化されている。そのため、比較結果信号CMPはロウレベルである。同様に、リセット付きフリップフロップRFF01にもリセットがかかっており、その内部状態は、0に初期化される。論理積回路AND02の出力は、電源遮断領域活性化信号PW_ENがロウレベル、比較結果信号CMPもロウレベルであるので、ロウレベルとなる。論理積回路AND02の出力が電源スイッチ制御信号PSW_ENであるので、電源スイッチ制御信号PSW_ENはロウレベルであり、電源スイッチ30はオフ状態となる。さらに、比較結果信号CMPがロウレベルであるので、インバータ回路INV01の出力はハイレベルである。電源遮断領域活性化信号PW_ENがロウレベル、インバータ回路INV01の出力がハイレベルであるので、論理積回路AND01の出力はロウレベルとなる。論理積回路AND01の出力がロウレベルであるので、マルチプレクサMUX01からは接地電圧VSSロウレベルが出力される。従って、フリップフロップFF01にロウレベルが入力され、接続切り替え信号SW_SEL1もロウレベルとなる。その結果、容量素子Cext_1はメイン接地電圧線VSSMに接続される。論理積回路AND01の出力がロウレベルであるので、クロックゲーティングセル1011が出力するゲーテッドクロックGated_CLKはロウレベルとなる。そのため、カウンタ1013とリセット付きフリップフロップRFF01へのクロック供給は停止する。このように、電源スイッチ30がオフ状態、容量素子Cext_1がメイン接地電圧線VSSMに接続されているため、時刻t0~t1の期間は、電源オフモードである。次に、時刻t1以降の電源復帰遷移状態について説明する。時刻t1において、電源遮断領域活性化信号PW_ENがハイレベルに設定される。カウンタ1013のカウント値が、スイッチ切り替え回数記憶部1012に設定された値に到達するまでの間時刻t1~t2は、カウンタ1013のカウント値とスイッチ切り替え回数記憶部1012に設定された値が一致せず、比較結果信号CMPはロウレベルとなる。比較結果信号CMPがロウレベルのため、論理積回路AND02の出力である電源スイッチ制御信号PSW_ENはロウレベルであり、電源スイッチ30はオフ状態である。また、比較結果信号CMPを論理反転したインバータ回路INV01の出力はハイレベルであり、電源遮断領域活性化信号PW_ENもハイレベルであるため、論理積回路AND01の出力はハイレベルとなる。従って、クロックゲーティングセル1011は、カウント用クロックCount_CLKを、ゲーテッドクロックGated_CLKとして出力する。カウンタ1013は、ゲーテッドクロックGated_CLKの立ち上がりエッジ毎に、カウント値をインクリメントする。論理積回路AND01の出力はハイレベルであるので、マルチプレクサMUX01に対する選択信号は、ハイレベルである。そのため、マルチプレクサMUX01は、リセット付きフリップフロップRFF01の出力信号をスルー出力する。その結果、フリップフロップFF01を介して、リセット付きフリップフロップRFF01から出力された信号が、接続切り替え信号SW_SEL1として出力される。リセット付きフリップフロップRFF01は、ゲーテッドクロックGated_CLKの立ち上がりエッジ毎にロウレベルとハイレベルを交互に出力する。従って、接続切り替え信号SW_SEL1は、交互に、ロウレベルとハイレベルに設定される。その結果、充電モードと放電モードが交互に切り替わり、対基板容量Csubに蓄積された電荷が、少量ずつメイン接地電圧線VSSMに放電される。このような、充放電を継続しつつ、カウンタ1013のカウント値とスイッチ切り替え回数記憶部1012に設定された値が等しくなった際に比較結果信号CMPがハイレベルとなる時刻t2。比較結果信号CMPがハイレベルになると、電源遮断領域活性化信号PW_ENもハイレベルであるため、論理積回路AND02の出力である電源スイッチ制御信号PSW_ENもハイレベルになる。電源スイッチ制御信号PSW_ENがハイレベルであるので、電源スイッチ30はオン状態となる。また、比較結果信号CMPがハイレベルであるため、インバータ回路INV01の出力はロウレベルとなる。電源遮断領域活性化信号PW_ENがハイレベル、インバータ回路INV01の出力がロウレベルであるので、論理積回路AND01の出力はロウレベルになる。論理積回路AND01の出力がロウレベルであるので、マルチプレクサMUX01の出力は接地電圧VSSロウレベルとなる。従って、接続切り替え信号SW_SEL1は、ロウレベルとなる。また、論理積回路AND01の出力がロウレベルであるので、クロックゲーティングセル1011が出力するゲーテッドクロックGated_CLKはロウレベルとなり、カウンタ1013及びリセット付きフリップフロップRFF01へのクロック供給が停止する。その結果、電源スイッチ30がオン状態、容量素子Cext_1がメイン接地電圧線VSSMに接続され、電源オン状態への遷移が完了する。なお、本実施形態で説明した回路構成は、一例であって、回路構成を限定する趣旨ではない。例えば、許容できるメイン接地電圧線VSSMの電位変動量、要求される精度、電源復帰に要する時間、容量素子の設置に使用できる面積などによって様々な実施形態が考えられる。より具体的には、容量素子の個数、容量素子それぞれの容量値、容量素子の接続方法複数の容量の並列接続、直列接続、又はその組み合わせ等は、半導体集積回路1の個別事情に応じて総合判断して決定することが好ましい。電源遮断領域10の電源復帰に伴う突入電流は、対基板容量Csubに蓄積した電荷量に依存する。電源スイッチ30をオン状態にすると、対基板容量Csubに蓄積した電荷がメイン接地電圧線VSSMに突入電流として流れ出す。その際、対基板容量Csubに蓄積した電荷量が少なければ、突入電流も小さくなる。そこで、本実施形態に係る半導体集積回路1では、電源遮断領域10の電源復帰の際、電源スイッチ30をオン状態に設定する前の電源オン状態に遷移する前の電源復帰遷移状態を設け、対基板容量Csubに蓄積した電荷量の一部を容量素子Cext_1に移動させ、容量素子Cext_1に移動した電荷をメイン接地電圧線VSSMに放電するという動作を繰り返す。その結果、対基板容量Csubに蓄積した電荷は少量ずつ、メイン接地電圧線VSSMに放電されることになる。その後、対基板容量Csubに蓄積した電荷量が一定量以下に減少した時点で、電源スイッチ30をオン状態に設定電源オン状態に遷移する。その結果、メイン接地電圧線VSSMの電位変動を抑制しつつ、電源遮断領域10の電源復帰を実現できる。即ち、容量素子Cext_1を介して、対基板容量Csubに蓄積された電荷を複数回1回以上に分割して放電し、電源遮断領域10の電源復帰に伴う突入電流を減らすことで、その影響を排除する。さらに、特許文献1で開示された技術では、電源遮断の対象となっている回路の電源復帰の際に、隣接する回路が活性状態であれば、その隣接する論理回路へのクロック供給を停止した上で、電源遮断状態にある回路の電源を復帰させている。その後、一度止めたクロック供給を再開し、電源遮断状態にある回路の電源復帰に伴う突入電流の影響を排除している。しかし、隣接する論理回路に対するクロック供給を停止していたとしても、大量の突入電流がクロック供給を止めた論理回路の電源線に流れ込めば、保持しているロジックレベルが反転する等の影響が考えられる。さらに、電源遮断状態にある論理回路に隣接する論理回路の動作が一時的に停止してしまうという問題もある。しかし、本実施形態に係る半導体集積回路1の電源制御方法によれば、電源遮断の対象となっている回路に隣接する論理回路の状態活性状態非活性状態に関わらず、突入電流の影響を排除することができる。対基板容量Csubに蓄積された電荷を複数回1回以上に分割して放電し、電源遮断領域10の電源復帰に伴う突入電流を減少させているためである。[第2の実施形態]続いて、第2の実施形態について図面を参照して詳細に説明する。第1の実施形態に係る半導体集積回路1においては、1つの容量素子Cext_1を用いて対基板容量Csubに蓄積された電荷を少量ずつ放電する方法について説明した。本実施形態では、複数の容量素子を用いて、対基板容量Csubに蓄積された電荷を少量ずつ放電する方法について説明する。図11は、本実施形態に係る半導体集積回路2の内部構成の一例を示す図である。図11において図2と同一構成要素には、同一の符号を表し、その説明を省略する。半導体集積回路1と半導体集積回路2の相違点は、接続切り替え部40aを介して対基板容量Csubに接続する容量素子をq但し、qは2以上の整数、以下同じ個まで拡張している点と、この拡張に合わせてスイッチ制御部20a及び接続切り替え部40aの構成を変更している点である。なお、以下の説明においては、便宜上、q=2とする。図12は、スイッチ制御部20aの内部構成の一例を示す図である。図12において図6と同一構成要素には、同一の符号を表し、その説明を省略する。スイッチ制御部20とスイッチ制御部20aの相違点は、拡張した容量素子Cext_2を制御する接続切り替え信号SW_SEL2を出力するための回路を追加している点である。追加する回路は、インバータ回路INV05、マルチプレクサMUX02、フリップフロップFF02である。インバータ回路INV05は、リセット付きフリップフロップRFF01のデータ出力を論理反転し、マルチプレクサMUX02に出力する。マルチプレクサMUX02の出力は、フリップフロップFF02に入力され、フリップフロップFF02のデータ出力を接続切り替え信号SW_SEL2とする。マルチプレクサMUX02は、リセット付きフリップフロップRFF01のデータ出力をインバータ回路INV05で論理反転した出力を受け付ける。接続切り替え信号SW_SEL1は、リセット付きフリップフロップRFF01のデータ出力を論理反転していない信号であるため、接続切り替え信号SW_SEL1と接続切り替え信号SW_SEL2とは、互いに反転する関係にある。図13は、接続切り替え部40aの内部構成の一例を示す図である。図13において図7と同一構成要素には、同一の符号を表し、その説明を省略する。接続切り替え部40と接続切り替え部40aの相違点は、容量素子Cext_2の接続先をメイン接地電圧線VSSM、又は、サブ接地電圧線VSSSに切り替えるための回路を追加している点である。追加する回路は、インバータ回路INV06及びINV07と、トランスファーゲートTG03及びTG04である。追加した回路の動作は、第1の実施形態において説明した回路インバータ回路INV03及びINV04、トランスファーゲートTG01及びTG02と同様のため説明は省略する。ここで、容量素子Cext_1の接続先の切り替えと、容量素子Cext_2の接続先の切り替えは独立しており、互いに影響を与えない。即ち、容量素子Cext_1の接続先は、接続切り替え信号SW_SEL1に依存し、接続切り替え信号SW_SEL2に依存しない。同様に、容量素子Cext_2の接続先は、接続切り替え信号SW_SEL2に依存し、接続切り替え信号SW_SEL1に依存しない。次に、半導体集積回路2の動作について説明する。半導体集積回路1の動作と半導体集積回路2の動作との相違点は、容量素子Cext_1及びCext_2の充放電を並列に行う点である。半導体集積回路1では、対基板容量Csubに蓄積した電荷の一部を容量素子Cext_1に充電し、メイン接地電圧線VSSMに放電するという動作を繰り返す。一方、半導体集積回路2においては、容量素子Cext_1及びCext_2の充放電を並列に行う。図14は、電源復帰時における各信号出力の一例を示す図である。図14の時刻t4~t5の期間電源復帰遷移状態において、接続切り替え信号SW_SEL1と接続切り替え信号SW_SEL2は、互いに反転した関係にあることが分かる。従って、半導体集積回路2では、容量素子Cext_1の充電時に容量素子Cext_2の放電を行い、容量素子Cext_1の放電時に容量素子Cext_2の充電を行うといった動作を繰り返す。図15は、各動作モードにおける電源スイッチ30の状態と、容量素子Cext_1及びCext_2の接続先を示す図である。図15は、第1の実施形態において説明した図8に相当する図面である。上述のように、接続切り替え信号SW_SEL1と接続切り替え信号SW_SEL2は、互いに反転した信号を出力する。即ち、容量素子Cext_1に対基板容量Csubの電荷の一部を移動している期間は、容量素子Cext_2では蓄積した電荷をメイン接地電圧線VSSMに放電している期間に相当する。この動作モードを図15においては、充放電モード1と記している。一方、容量素子Cext_1に蓄積した電荷をメイン接地電圧線VSSMに放電している期間は、容量素子Cext_2では対基板容量Csubの電荷の一部を移動している期間に相当する。この動作モードを図15においては、充放電モード2と記している。図16は、第1の実施形態における容量素子Cext_1の充放電の状態を示す図である。図17は、本実施形態における容量素子Cext_1及びCext_2の充放電の状態を示す図である。図17から明らかなとおり、容量素子を複数使用することで、容量素子に対基板容量Csubの電荷の一部を移動している最中に、他の容量素子に蓄積された電荷を放電することが可能になる。その結果、対基板容量Csubに蓄積した電荷を予め定めた閾値以下にするまでの時間を短縮することができる。即ち、電源オフ状態から電源オン状態への状態遷移に必要な時間を短縮することができる。なお、本実施形態における説明では、2つの容量素子を用いて対基板容量Csubに蓄積した電荷をメイン接地電圧線VSSMに放電する場合について説明した。しかし、対基板容量Csubに接続する容量素子を、2つの容量素子からq個の容量素子に拡張することができる。q個に拡張より多くの容量素子を使用した場合には、1つあたりの容量素子の容量を小さくすることができ、容量が小さければ、一度の放電時にメイン接地電圧線VSSMに流れ込む電荷量を抑制することが可能になる。その結果、接地電圧VSSの電位変動をより抑制することが可能になる。さらに、容量素子が複数存在する場合に、充放電の切り替えを行う順序や個数に制限はない。例えば、10個の容量素子を使用するとすれば、1回の充電時に全ての容量素子を充電し、放電する際は、2個又は3個といった任意の個数の容量素子の放電が可能である。充放電の切り替えを行う順序や個数は、電源復帰の際に許容できる電位変動などに基づいて適宜決定する。[第3の実施形態]続いて、第3の実施形態について図面を参照して詳細に説明する。図18は、本実施形態に係る半導体集積回路3の内部構成の一例を示す図である。図18において図2と同一構成要素には、同一の符号を表し、その説明を省略する。半導体集積回路1と半導体集積回路3の相違点は、容量素子Cext_1の接続先をメイン接地電圧線VSSMから、中間電位電圧線VMに変更する点である。ここで、中間電位電圧線VMの電位は、電源電圧VDDと電圧係数βによって定めるものとする。より具体的には、中間電位電圧線VMの電位=電圧係数β×電源電圧VDDとし、0<β<1とする。容量素子Cext_1の接続先をメイン接地電圧線VSSMから中間電位電圧線VMに変更すると、対基板容量Csubから容量素子Cext_1に移動する電荷量を任意に制御することができる。電圧係数βを小さくすれば、中間電位電圧線VMの電位は低下し、対基板容量Csubから容量素子Cext_1に移動する電荷量は増加する。一方、電圧係数βを大きくすれば、中間電位電圧線VMの電位は上昇し、対基板容量Csubから容量素子Cext_1に移動する電荷量は減少する。容量素子Cext_1に移動する電荷量が制御できれば、容量素子Cext_1から放電する電荷量を制御できる。その結果、容量素子Cext_1から放電される電荷の影響を受ける周辺回路に応じて、適宜、電圧係数βを決定することで半導体集積回路3の設計コストを削減することができる。即ち、電源遮断領域10の周辺回路が容量素子Cext_1から放電される電荷の影響を強く受ける回路であれば、電圧係数βを大きくし、容量素子Cext_1から放電する電荷量を減少させる。一方、電源遮断領域10の周辺回路が容量素子Cext_1から放電される電荷に対し、強い耐性を持つ回路であれば、電圧係数βを小さくし、容量素子Cext_1から放電する電荷量を増加させる。このように、周辺回路等の仕様が変更になったとしても、容量素子Cext_1の容量や容量素子Cext_1の充放電の回数を変更せず、電圧係数βの変更だけで対応可能である。さらに、電圧係数βが半導体集積回路3の外部から変更可能な設定とすれば、より柔軟に容量素子Cext_1の充放電を制御することができる。なお、第2の実施形態で説明したように、容量素子をq個に拡張したとしても、同様の効果を得ることができるのは勿論である。[第4の実施形態]続いて、第4の実施形態について図面を参照して詳細に説明する。図19は、本実施形態に係る半導体集積回路4の内部構成の一例を示す図である。図19において図2と同一構成要素には、同一の符号を表し、その説明を省略する。半導体集積回路1と半導体集積回路4の相違点は、容量素子Cext_1を容量素子Cext_Lに変更し、容量素子Cext_Lとメイン接地電圧線VSSMの間に抵抗R01を挿入している点である。容量素子Cext_Lは、容量素子Cext_1よりも大容量の素子とする。容量素子Cext_Lは大容量であるため、対基板容量Csubから移動する電荷量が増加する。ここで、容量素子Cext_Lの容量は、1回の充電で対基板容量Csubに蓄積された電荷が予め定めた閾値以下になる程度の大きさであることが望ましい。即ち、1回の対基板容量Csubから容量素子Cext_Lへの電荷の移動で、対基板容量Csubに蓄積された電荷をメイン接地電圧線VSSMに放電しても周辺回路に影響を与えない程度まで減少させる。その後、容量素子Cext_Lに蓄積された電荷を、抵抗R01を介してメイン接地電圧線VSSMに放電するが、単位時間あたりに放電する電荷量は抵抗R01で制御決定することができる。抵抗R01の抵抗値を極めて高くすれば、単位時間あたりにメイン接地電圧線VSSMに放電される電荷量は微量となり、周辺回路への影響を低減できる。その結果、対基板容量Csubから容量素子Cext_Lへの電荷の移動が完了した時点で、電源オン状態に遷移させることが可能である。つまり、電源オフ状態から電源オン状態に遷移するために必要な時間が短縮できる高速な電源復帰が実現できる。[第5の実施形態]続いて、第5の実施形態について図面を参照して詳細に説明する。図20は、本実施形態に係る半導体集積回路5の内部構成の一例を示す図である。図20において図2と同一構成要素には、同一の符号を表し、その説明を省略する。半導体集積回路1と半導体集積回路5の相違点は、電圧比較回路50を追加している点である。第1乃至第4の実施形態においては、容量素子Cext_1等における充放電の回数に基づいて対基板容量Csubに蓄積された電荷量が閾値以下か否かを判断している。本実施形態に係る半導体集積回路5では、電圧比較回路50を使用して、直接、対基板容量Csubの両端の電圧と閾値を比較する。図21は、電圧比較回路50の構成の一例を示す図である。図21に示すように、対基板容量Csubの両端の電圧をコンパレータの非反転入力端子に入力し、閾値に設定したリファレンス電圧を反転入力端子に入力する。対基板容量Csubの両端の電圧が、リファレンス電圧よりも小さくなれば、電位差比較信号CMP_Rはロウレベルとなる。電位差比較信号CMP_RをCPU等に接続し、電位差比較信号CMP_Rがロウレベルとなれば、速やかに電源オン状態に遷移させることができる。その結果、対基板容量Csubに蓄積された電荷量が閾値以下か否かの判定に、マージンを取る必要がなく、電源オフ状態から電源オン状態に遷移するために必要な時間が短縮できる。さらに、実際のメイン接地電圧線VSSMの電位変動量と、予め設定したメイン接地電圧線VSSMの電位変動量と、をほぼ一致させることができる両者の差分が小さい。なお、引用した上記の特許文献等の各開示は、本書に引用をもって繰り込むものとする。本発明の全開示請求の範囲を含むの枠内において、さらにその基本的技術思想に基づいて、実施形態の変更調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。例えば、容量素子の設置箇所は、半導体集積回路の内部又は外部とすることができる。