a1第1電位と第1ノードとの間に接続された第1導電型第1MISトランジスタと、a2前記第1ノードと前記第1電位と異なる第2電位との間に接続された第2導電型第1MISトランジスタと、a3前記第1ノードと前記第2電位との間に、前記第2導電型第1MISトランジスタと並列に接続された第2導電型第2MISトランジスタと、a4前記第1電位と第2ノードとの間に接続された第1導電型第2MISトランジスタと、a5前記第2ノードと前記第2電位との間に接続された第2導電型第3MISトランジスタと、a6前記第2ノードと前記第2電位との間に、前記第2導電型第3MISトランジスタと並列に接続された第2導電型第4MISトランジスタと、a7前記第1ノードと第1ビット線との間に接続された第2導電型第5MISトランジスタと、a8前記第2ノードと第2ビット線との間に接続された第2導電型第6MISトランジスタと、を有するメモリセルを備える半導体装置であって、b1前記第2導電型第1MISトランジスタおよび前記第2導電型第5MISトランジスタが配置される一体の第1活性領域と、b2前記第1活性領域と活性領域のパターンが分離され、前記第2導電型第2MISトランジスタが配置される第2活性領域と、b3前記第2導電型第3MISトランジスタおよび前記第2導電型第6MISトランジスタが配置される一体の第3活性領域と、b4前記第3活性領域と活性領域のパターンが分離され、前記第2導電型第4トランジスタが配置される第4活性領域と、を有し、前記第1乃至前記第4活性領域は、第1方向にお互いが離れて並ぶように配置され、前記第1活性領域上に第1ゲート配線が前記第1方向に延在するように配置され、前記第1活性領域および前記第2活性領域上に第2ゲート配線が前記第1方向に延在するように配置され、前記第3活性領域上に第3ゲート配線が前記第1方向に延在するように配置され、前記第3活性領域および前記第4活性領域上に第4ゲート配線が前記第1方向に延在するように配置される、半導体装置。前記第1方向に順に並んで配置された第1領域、第2領域および第3領域を有し、前記第1活性領域および前記第2活性領域は、前記第1領域に配置され、前記第3活性領域および前記第4活性領域は、前記第3領域に配置される、請求項1記載の半導体装置。前記第1導電型第1MISトランジスタが配置される第5活性領域および前記第1導電型第2MISトランジスタが配置される第6活性領域は、前記第2領域に配置され、前記第5および第6活性領域は、前記第1乃至前記第4活性領域とともに、前記第1方向にお互いが離れて並ぶように配置され、前記第2ゲート配線は、前記第5活性領域上にも延在し、前記第4ゲート配線は、前記第6活性領域上にも延在する、請求項2記載の半導体装置。前記第2導電型第1MISトランジスタのゲート幅と前記第2導電型第5MISトランジスタのゲート幅は等しく、前記第2導電型第3MISトランジスタのゲート幅と前記第2導電型第6MISトランジスタのゲート幅は等しい、請求項3記載の半導体装置。前記第2導電型第1MISトランジスタのゲート幅と前記第2導電型第2MISトランジスタのゲート幅は等しく、前記第2導電型第3MISトランジスタのゲート幅と前記第2導電型第4MISトランジスタのゲート幅は等しい、請求項3記載の半導体装置。前記第2導電型第5MISトランジスタのゲート幅aと、前記第2導電型第1MISトランジスタのゲート幅と前記第1導電型第2MISトランジスタのゲート幅との和bとの比であるa:bが、aを1とした場合、bが1.1以上3以下の範囲である、請求項3記載の半導体装置。複数の配線層が積層されて構成される、半導体装置であって、前記第1ゲート配線は、前記第1方向と交差する第2方向に延在する第1配線と接続され、前記第2導電型第1MISトランジスタの一端は、前記第1配線と同層の配線層であり、前記第2方向に延在する第2配線であって、前記第1電位に接続される第2配線と接続され、前記第2導電型第5MISトランジスタの一端は、前記第1配線と同層の配線層であり、前記第2方向に延在する第3配線であって、前記第1ビット線となる第3配線と接続され、前記第1配線と前記第3配線との間に前記第2配線が配置される、請求項1記載の半導体装置。前記第2配線と前記第3配線との距離は、前記第1配線と前記第2配線との距離より大きい、請求項7記載の半導体装置。前記第1配線と同層に位置し、前記第2方向に延在する第4配線であって、前記第2電位に接続される第4配線を有し、前記第2配線と前記第4配線との間に前記第3配線が配置され、前記第4配線と前記第3配線との距離は、前記第1配線と前記第2配線との距離より大きいことを特徴とする請求項8記載の半導体装置。前記第1領域と前記第2領域との第1境界から前記第1活性領域までの距離は、前記第1境界から前記第2活性領域までの距離より大きく、前記第2領域と前記第3領域との第2境界から前記第3活性領域までの距離は、前記第2境界から前記第4活性領域までの距離より大きい、請求項3記載の半導体装置。第1電源電位が供給される第1電源電位線と第1ノードを構成する第1ノード配線との間に接続された第1導電型第1MISトランジスタと、第2電源電位が供給される第2電源電位線と前記第1ノード配線との間に接続された第2導電型第1MISトランジスタと、前記第2電源電位線と前記第1ノード配線との間に接続された第2導電型第2MISトランジスタとを有する第1のCMISインバータと、前記第1電源電位線と第2ノードを構成する第2ノード配線との間に接続された第1導電型第2MISトランジスタと、前記第2電源電位線と前記第2ノード配線との間に接続された第2導電型第3MISトランジスタと、前記第2電源電位線と前記第2ノード配線との間に接続された第2導電型第4MISトランジスタとを有する第2のCMISインバータと、前記第1ノード配線と第1ビット線の間に接続された第2導電型第5MISトランジスタと、前記第2ノード配線と第2ビット線の間に接続された第2導電型第6MISトランジスタと、を含むSRAMメモリセルを備え、前記第2導電型第5MISトランジスタのゲート電極を構成する第1ゲート配線と、前記第2導電型第1MISトランジスタ、第2導電型第2MISトランジスタおよび前記第1導電型第1MISトランジスタのゲート電極を構成する第2ゲート配線と、前記第2導電型第6MISトランジスタのゲート電極を構成する第3ゲート配線と、前記第2導電型第3MISトランジスタ、第2導電型第4MISトランジスタおよび前記第1導電型第2MISトランジスタのゲート電極を構成する第4ゲート配線と、が第1方向に延びるように配置され、前記第2導電型第1MISトランジスタと前記第2導電型第5MISトランジスタの活性領域が前記第1方向に直交する第2方向につながって設けられた第1活性領域と、前記第1活性領域と前記第1方向で素子分離を挟むように配置された前記第2導電型第2MISトランジスタの第2活性領域と、前記第2導電型第3MISトランジスタと前記第2導電型第6MISトランジスタの活性領域が前記第1方向に直交する第2方向につながって設けられた第3活性領域と、前記第3活性領域と前記第1方向で素子分離を挟むように配置された前記第2導電型第4MISトランジスタの第4活性領域と、前記第1導電型第1MISトランジスタの第5活性領域と、前記第5活性領域と前記第1方向で素子分離を挟むように配置された前記第1導電型第2MISトランジスタの第6活性領域と、前記第1方向に順に並んで配置された第1導電型第1ウエル、第2導電型第2ウエルおよび第1導電型第3ウエルとを有し、前記第1活性領域および前記第2活性領域は、前記第1導電型第1ウエルに配置され、前記第3活性領域および前記第4活性領域は、前記第1導電型第3ウエルに配置され、前記第5活性領域および前記第6活性領域は、前記第2導電型第2領域に配置される、半導体装置。前記第2導電型第1MISトランジスタの前記第1方向の活性領域幅と前記第2導電型第5MISトランジスタの前記第1方向の活性領域幅は等しく、前記第2導電型第3MISトランジスタの前記第1方向の活性領域幅と前記第2導電型第6MISトランジスタの前記第1方向の活性領域幅は等しい、請求項11記載の半導体装置。前記第2導電型第1MISトランジスタの前記第1方向の活性領域幅と前記第2導電型第2MISトランジスタの前記第1方向の活性領域幅は等しく、前記第2導電型第3MISトランジスタの前記第1方向の活性領域幅と前記第2導電型第4MISトランジスタの前記第1方向の活性領域幅は等しい、請求項11記載の半導体装置。a1第1電位と第1ノードとの間に接続された第1負荷素子と、a2前記第1ノードと前記第1電位より低い第2電位との間に接続された第1トランジスタと、a3前記第1ノードと前記第2電位との間に、前記第1トランジスタと並列に接続された第2トランジスタと、a4前記第1電位と第2ノードとの間に接続された第2負荷素子と、a5前記第2ノードと前記第2電位との間に接続された第3トランジスタと、a6前記第2ノードと前記第2電位との間に、前記第3トランジスタと並列に接続された第4トランジスタと、a7前記第1ノードと第1ビット線との間に接続された第5トランジスタと、a8前記第2ノードと第2ビット線との間に接続された第6トランジスタと、を有する半導体装置であって、b1前記第1トランジスタ、前記第4トランジスタおよび前記第5トランジスタが配置される一体の第1活性領域と、b2前記第3トランジスタ、前記第2トランジスタおよび前記第6トランジスタが配置される一体の第2活性領域と、を有し、c前記第1および第2活性領域は、第1方向に並ぶように配置され、d1前記第1活性領域上に第1ゲート配線が前記第1方向に延在するように配置され、d2前記第1活性領域および前記第2活性領域上に第2ゲート配線が前記第1方向に延在するように配置され、d3前記第1活性領域および前記第2活性領域上に第3ゲート配線が前記第1方向に延在するように配置され、d4前記第2活性領域上に第4ゲート配線が前記第1方向に延在するように配置されることを特徴とする半導体装置。前記第1方向に順に並んで配置された第1領域、第2領域および第3領域を有し、前記第1活性領域は、前記第1領域に配置され、前記第2活性領域は、前記第3領域に配置されることを特徴とする請求項14記載の半導体装置。前記a1の前記第1負荷素子は、第7トランジスタであり、前記a4の前記第2負荷素子は、第8トランジスタであり、前記第7トランジスタおよび前記第8トランジスタが配置される第3活性領域は、前記第2領域に配置され、前記第3活性領域は、前記第1活性領域および前記第2活性領域とともに、前記第1方向に並ぶように配置され、前記第2ゲート配線および前記第3ゲート配線は、前記第1活性領域から前記第3活性領域上を通り、前記第2活性領域上に延在することを特徴とする請求項15記載の半導体装置。a1第1電位と第1ノードとの間に接続された第1負荷素子と、a2前記第1ノードと前記第1電位より低い第2電位との間に接続された第1トランジスタと、a3前記第1ノードと前記第2電位との間に、前記第1トランジスタと並列に接続された第2トランジスタと、a4前記第1電位と第2ノードとの間に接続された第2負荷素子と、a5前記第2ノードと前記第2電位との間に接続された第3トランジスタと、a6前記第2ノードと前記第2電位との間に、前記第3トランジスタと並列に接続された第4トランジスタと、a7前記第1ノードと第1ビット線との間に接続された第5トランジスタと、a8前記第2ノードと第2ビット線との間に接続された第6トランジスタと、を有する半導体装置であって、b1前記第1トランジスタ、前記第4トランジスタおよび前記第5トランジスタが配置される一体の第1活性領域と、b2前記第3トランジスタ、前記第2トランジスタおよび前記第6トランジスタが配置される一体の第2活性領域と、を有し、c前記第1活性領域および第2活性領域は、第1方向に並ぶように配置され、d1前記第1活性領域上に第1ゲート配線が前記第1方向に延在するように配置され、d2前記第1活性領域および前記第2活性領域上に第2ゲート配線が前記第1方向に延在するように配置され、d3前記第1活性領域および前記第2活性領域上に第3ゲート配線が前記第1方向に延在するように配置され、d4前記第1活性領域上に第4ゲート配線が前記第1方向に延在するように配置されることを特徴とする半導体装置。前記第1方向に順に並んで配置された第1領域および第2領域を有し、前記第1活性領域および前記第2活性領域は、前記第2領域に配置されることを特徴とする請求項17記載の半導体装置。前記a1の前記第1負荷素子は、第7トランジスタであり、前記a4の前記第2負荷素子は、第8トランジスタであり、前記第7トランジスタおよび前記第8トランジスタが配置される第3活性領域は、前記第1領域に配置され、前記第3活性領域は、前記第1活性領域および第2活性領域とともに、前記第1方向に並ぶように配置されることを特徴とする請求項18記載の半導体装置。a9前記第1ノードと第3ビット線との間に接続された第7トランジスタと、a10前記第2ノードと第4ビット線との間に接続された第8トランジスタと、を有し、前記第7トランジスタは、前記第2活性領域に配置され、前記第8トランジスタは、前記第4活性領域に配置されることを特徴とする請求項1記載の半導体装置。例えば、上記特許文献1図1等に記載のように、SRAMメモリセルは、複雑なパターン構成となっており、近年の半導体装置の微細化に伴い、例えば、ゲート幅のばらつきなどの素子特性のばらつきの増加や、メモリ特性のシミュレーションが困難となるといった問題が生じている。上記素子特性のばらつきは、追って詳細に説明するように、活性領域の形状やゲート電極の形状などに起因するものである。そこで、活性領域の形状やゲート電極の形状を最適化することで、素子特性の制御性の向上やシミュレーションの容易性を図ることが望まれる。本発明の目的は、特性の良好な半導体装置を提供することにある。特に、SRAMメモリセルを有する半導体装置において、その特性の向上を図ることができるセルレイアウトを提供することにある。本発明の上記目的およびその他の目的と新規な特徴は、本願明細書の記載および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、以下のa1~a8を有するメモリセルを備える。a1は、第1電位と第1ノードとの間に接続された第1導電型第1MISトランジスタである。a2は、第1ノードと第1電位と異なる第2電位との間に接続された第2導電型第1MISトランジスタである。a3は、第1ノードと前記第2電位との間に、第2導電型第1MISトランジスタと並列に接続された第2導電型第2MISトランジスタである。a4は、第1電位と第2ノードとの間に接続された第1導電型第2MISトランジスタである。a5は、第2ノードと第2電位との間に接続された第2導電型第3MISトランジスタである。a6は、第2ノードと第2電位との間に、第2導電型第3MISトランジスタと並列に接続された第2導電型第4MISトランジスタである。a7は、第1ノードと第1ビット線との間に接続された第2導電型第5MISトランジスタである。a8は、第2ノードと第2ビット線との間に接続された第2導電型第6MISトランジスタである。さらに、以下のb1~b4の活性領域を有する。b1は、第2導電型第1MISトランジスタおよび第2導電型第5MISトランジスタが配置される一体の第1活性領域である。b2は、第1活性領域と活性領域のパターンが分離され、第2導電型第2MISトランジスタが配置される第2活性領域である。b3は、第2導電型第3MISトランジスタおよび第2導電型第6MISトランジスタが配置される一体の第3活性領域である。b4は、第3活性領域と活性領域のパターンが分離され、第2導電型第4トランジスタが配置される第4活性領域である。また、第1乃至第4活性領域は、第1方向にお互いが離れて並ぶように配置されている。第1活性領域上に第1ゲート配線が第1方向に延在するように配置されている。第1活性領域および第2活性領域上に第2ゲート配線が第1方向に延在するように配置されている。第3活性領域上に第3ゲート配線が第1方向に延在するように配置されている。第3活性領域および第4活性領域上に第4ゲート配線が第1方向に延在するように配置されている。本願において開示される発明のうち、代表的な他の実施の形態に示される半導体装置は、上記a1~a8を有する。さらに、上記半導体装置は、b1およびb2の活性領域を有する。b1は、上記第1トランジスタ、上記第4トランジスタおよび上記第5トランジスタが配置される一体の第1活性領域である。b2は、上記第3トランジスタ、上記第2トランジスタおよび上記第6トランジスタが配置される一体の第2活性領域である。上記活性領域については、c上記第1および第2活性領域は、第1方向に並ぶように配置される。さらに、d1上記第1活性領域上に第1ゲート配線が上記第1方向に延在するように配置され、d2上記第1活性領域および上記第2活性領域上に第2ゲート配線が上記第1方向に延在するように配置される。また、d3上記第1活性領域および上記第2活性領域上に第3ゲート配線が上記第1方向に延在するように配置され、d4上記第2活性領域上に第4ゲート配線が上記第1方向に延在するように配置される。本願において開示される発明のうち、代表的な他の実施の形態に示される半導体装置は、上記a1~a8を有する。さらに、上記半導体装置は、b1およびb2の活性領域を有する。b1は、上記第1トランジスタ、上記第4トランジスタおよび上記第5トランジスタが配置される一体の第1活性領域である。b2は、上記第3トランジスタ、上記第2トランジスタおよび上記第6トランジスタが配置される一体の第2活性領域である。上記活性領域については、c上記第1活性領域および第2活性領域は、第1方向に並ぶように配置される。さらに、d1上記第1活性領域上に第1ゲート配線が上記第1方向に延在するように配置され、d2上記第1活性領域および上記第2活性領域上に第2ゲート配線が上記第1方向に延在するように配置される。また、d3上記第1活性領域および上記第2活性領域上に第3ゲート配線が上記第1方向に延在するように配置され、d4上記第1活性領域上に第4ゲート配線が上記第1方向に延在するように配置される。本願において開示される発明のうち、以下に示す代表的な実施の形態に示される半導体装置によれば、その特性を向上させることができる。以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等個数、数値、量、範囲等を含むについても同様である。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材部位が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。実施の形態1回路構成本実施の形態の半導体装置半導体記憶装置、半導体集積回路装置は、SRAMのメモリセルを有する。図1は、本実施の形態のSRAMのメモリセルを示す等価回路図である。図示するように、メモリセルは、一対のビット線ビット線BL、ビット線/バーBLとワード線WLとの交差部に配置される。このメモリセルは、一対のロードトランジスタロードMOS、負荷用トランジスタ、負荷用MISFETTP1、TP2、一対のアクセストランジスタアクセスMOS、アクセス用トランジスタ、アクセスMISFET、転送用トランジスタTNA1、TNA2および一対のドライバトランジスタドライバMOS、駆動用トランジスタ、駆動用MISFETTND2、TND4を有している。ここで、本実施の形態においては、ドライバトランジスタTND2と並列に接続されるドライバトランジスタTND1を有している。また、ドライバトランジスタTND4と並列に接続されるドライバトランジスタTND3を有している。上記メモリセルを構成する上記8つのトランジスタのうち、ロードトランジスタTP1、TP2は、第1導電型であるp型pチャネル型のトランジスタであり、アクセストランジスタTNA1、TNA2およびドライバトランジスタTND1、TND2、TND3、TND4は、第2導電型であるn型nチャネル型のトランジスタである。なお、MOSは、MetalOxideSemiconductorの略であり、MISFETは、MetalInsulatorSemiconductorFieldEffectTransistor電界効果トランジスタの略である。また、以下において、上記ロードトランジスタ、アクセストランジスタおよびドライバトランジスタを、単にトランジスタと呼ぶことがある。また、各トランジスタの符号のみで各トランジスタを示す場合がある。上記メモリセルを構成する上記8つのトランジスタのうち、TND2とTP1とはCMOS相補型ComplementaryMOSインバータCMISインバータでもよいを構成し、TND4とTP2とは、他のCMOSインバータを構成している。これら一対のCMOSインバータの相互の入出力端子蓄積ノードA、Bは、交差結合され、1ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。ここで、本実施の形態のSRAMのメモリセルにおいては、TND2と並列にTND1が設けられ、TND4と並列にTND3が設けられているため、TND1、TND2およびTP1でCMOSインバータを構成し、TND3、TND4およびTP2で他のCMOSインバータが構成されると見ることもできる。よって、本実施の形態のSRAMメモリセルを構成する8つのトランジスタの接続関係を詳述すれば以下のようになる。電源電位VDD、第1電源電位と蓄積ノードAとの間にTP1が接続され、蓄積ノードAと接地電位VSS、GND、基準電位、上記第1電源電位より低い第2電源電位、上記第1電源電位と異なる第2電源電位との間にTND1およびTND2が並列に接続され、TP1、TND1およびTND2のゲート電極は、蓄積ノードBに接続される。電源電位と蓄積ノードBとの間にTP2が接続され、蓄積ノードBと接地電位との間にTND3およびTND4が並列に接続され、TP2、TND3およびTND4のゲート電極は、蓄積ノードAに接続される。ビット線BLと蓄積ノードAとの間にTNA1が接続され、ビット線/BLと蓄積ノードBとの間にTNA2が接続され、TNA1およびTNA2のゲート電極は、ワード線WLに接続されるワード線となる。このように、本実施の形態のSRAMメモリセルにおいては、ドライバトランジスタを分割TND1とTND2、TND3とTND4して構成している。なお、解釈の仕方として、TND1とTND2のゲート電極が共通であるため、1つのトランジスタと見ることもできるが、ここでは、2つのトランジスタとして説明していく。TND3とTND4も同様である。回路動作上記SRAMのメモリセルの回路動作を説明する。CMOSインバータの蓄積ノードAが高電位Hであるときには、TND3およびTND4がオン状態となるので、他のCMOSインバータの蓄積ノードBが低電位Lになる。したがって、TND1およびTND2がオフ状態となり、蓄積ノードAの高電位Hが保持される。すなわち、一対のCMOSインバータを交差結合させたラッチ回路によって相互の蓄積ノードA、Bの状態が保持され、電源電圧が印加されている間、情報が保存される。一方、TNA1、TNA2のそれぞれのゲート電極にはワード線WLが接続されている。すなわち、ワード線WLが高電位Hであるときには、TNA1、TNA2がオン状態となり、フリップフロップ回路とビット線BL、/BLとが電気的に接続されるので、蓄積ノードA、Bの電位状態HまたはLがビット線BL、/BLに現れ、メモリセルの情報として読み出される。また、メモリセルに情報を書き込むには、ワード線WLが高電位Hとし、TNA1、TNA2をオン状態とすることにより、フリップフロップ回路とビット線BL、/BLとを電気的に接続させ、ビット線BL、/BLの情報HとLの組み合わせ、または、LとHの組み合わせを蓄積ノードA、Bに伝達し、前述のように情報を保存する。SRAMの構造メモリセルの構成図2~図4は、本実施の形態のSRAMのメモリセルの構成を示す平面図である。図2は、活性領域Ac、ゲート電極Gおよび第1プラグP1の配置を示す。図3は、第1プラグP1、第1層配線M1および第2プラグP2の配置を示す。図4は、第2プラグP2、第2層配線M2、第3プラグP3および第3層配線M3の配置を示す。よって、図2および図3においては、第1プラグP1を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。また、図3および図4においては、第2プラグP2を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。なお、図中の一点鎖線で囲まれた矩形の領域は、11ビットのメモリセル領域を示す。図6~図11は、本実施の形態のSRAMのメモリセルの構成を示す断面図である。図6は、図2のA-A’断面部に、図7は、図2のB-B’断面部に、図8は、図2のC-C’断面部に対応する。図9は、図2のA-A’断面部に、図10は、図2のB-B’断面部に、図11は、図2のC-C’断面部に対応する。なお、図9~図11には、図2に示す第1プラグP1より上層のパターンも表示しており、図9~図11は、図2~図4に示す平面図を重ね合わせた場合の上記A-A’断面部、B-B’断面部およびC-C’断面部にそれぞれ対応する。メモリセルのパターンレイアウトAc、G、P1図2に示すように、半導体基板には、p型ウエルP-well、第1領域、第1導電型第1ウエル、n型ウエルN-well、第2領域、第2導電型第2ウエルおよびp型ウエルP-well、第3領域、第1導電型第3ウエルがX方向第1方向に並んで配置されている。図2においては、11ビットのメモリセル領域しか示していないが、後述するように、メモリセルはX方向第1方向およびY方向第1方向と交差する第2方向に繰り返し配置されるため図12参照、これらのウエルP-well、N-well、P-wellは、Y方向に延在することとなる。なお、これらのウエルの露出領域が、活性領域アクティブ領域、トランジスタ形成領域、Acとなる。また、半導体基板には、6つの活性領域AcP2、AcP1、AcN1、AcN2、AcP3、AcP4がX方向に並んで配置されている。これらの活性領域Acの間は素子分離領域STIとなる。言い換えれば、素子分離領域STIで活性領域Acが区画され若しくは活性領域のパターンが分離されている。また、上記各ウエルP-well、N-well、P-wellは、素子分離領域STIの下部で繋がっている図6参照。さらに、別の言い方をすれば、AcP2とAcP1は、X方向第1方向にお互いが離れて並ぶように配置されている。同様に、AcN1とAcN2、AcP3とAcP4もそれぞれ、X方向第1方向にお互いが離れて並ぶように配置されている。また、さらに、別の言い方をすれば、AcP2はAcP1とX方向第1方向で素子分離を挟むように配置されている。同様に、AcN2はAcN1とX方向第1方向で素子分離を挟むように配置されている。また、AcP4はAcP3とX方向第1方向で素子分離を挟むように配置されている。各活性領域についてさらに述べると、活性領域AcP2は、p型ウエルP-wellの露出領域であり、Y方向に長辺を有する略矩形状である。活性領域AcP1は、活性領域AcP2の隣に配置され、p型ウエルP-wellの露出領域であり、Y方向に長辺を有する略矩形状である。なお、図2においては、便宜上、11ビットのメモリセル領域しか示していないが、後述するように、メモリセルはX方向およびY方向に繰り返し配置されるため図12、図13参照、メモリセルアレイにおいて、活性領域AcP1は、Y方向にライン状に延在することとなる図13参照。なお、ライン状も、Y方向に長辺を有する略矩形状と考えることができる。活性領域AcN1は、n型ウエルN-wellの露出領域であり、Y方向に長辺を有する略矩形状である。活性領域AcN2は、n型ウエルN-wellの露出領域であり、Y方向に長辺を有する略矩形状である。活性領域AcP3は、上記n型ウエルの図中右側に位置するp型ウエルP-wellの露出領域であり、Y方向に長辺を有する略矩形状である。活性領域AcP4は、活性領域AcP3の隣に配置され、上記p型ウエルP-wellの露出領域であり、Y方向に長辺を有する略矩形状である。なお、メモリセルアレイにおいて、活性領域AcP3はAcP1と同様に、Y方向にライン状に延在している図13参照。上記6つの活性領域AcP2、AcP1、AcN1、AcN2、AcP3、AcP4上には、ゲート絶縁膜GO、図7等参照を介して、ゲート電極ゲート配線、直線ゲートGが、各活性領域をX方向に横切るように延在し、上記回路構成の欄で説明した8つのトランジスタを構成している。なお、ゲート電極Gの両側の活性領域Acが、トランジスタのソースドレイン領域となる図7等参照。以下に、ゲート電極Gについて詳細に説明する。なお、ゲート電極については、Gの符号を総称として用いるが、以下の説明において、個別のゲート電極を示す場合には、上記符号Gに記号1~4等を追記して示すものとする。また、対応する図面においても、総称の符号Gを用いる場合と、符号Gに記号1~4等を追記して示す場合がある。また、本明細書においては、Gゲート電極の他、P1第1プラグ、M1第1層配線およびM2第2層配線についても、符号に記号数字やアルファベットを追記して示す場合がある。具体的に、活性領域AcP2、AcP1およびAcN1上を横切るように共通のゲート電極G1が配置されている。これにより、活性領域AcP2上にTND2、活性領域AcP1上にTND1および活性領域AcN1上にTP1が配置され、これらのゲート電極Gが接続されることとなる。活性領域AcN1にTP1が配置され、ゲート電極Gの両側にTP1のP型ソースドレイン領域が設けられる。活性領域AcP1上には、上記共通のゲート電極G1と並行に、他のゲート電極G2が配置されている。これにより、活性領域AcP1上にTNA1が配置され、TNA1のN型ソースドレイン領域とTND1のN型ソースドレイン領域とが接続される共通化される。また、活性領域AcP4、AcP3およびAcN2上を横切るように共通のゲート電極G3が配置されている。これにより、活性領域AcP4上にTND4、活性領域AcP3上にTND3および活性領域AcN2上にTP2が配置され、これらのゲート電極Gが接続されることとなる。活性領域AcN2にTP2が配置され、ゲート電極Gの両側にTP2のP型ソースドレイン領域が設けられる。活性領域AcP3上には、上記共通のゲート電極G3と並行に、他のゲート電極G4が配置されている。これにより、活性領域AcP3上にTNA2が配置され、TNA2のN型ソースドレイン領域とTND3のN型ソースドレイン領域とが接続される共通化される。また、上記4つのゲート電極GG1~G4は、2つずつ同一ライン上一直線状に配置されている。具体的には、活性領域AcP2、AcP1およびAcN1上を横切る共通のゲート電極G1と活性領域AcP3上のゲート電極G4とは、X方向に延在する同一ライン上に配置されている。活性領域AcP4、AcP3およびAcN2上を横切る共通のゲート電極G3と活性領域AcP1上のゲート電極G2とは、X方向に延在する同一ライン上に配置されている。このように、本実施の形態においては、ドライバトランジスタを分割TND1とTND2、TND3とTND4し、異なる活性領域AcP2とAcP1、AcP4とAcP3上に配置している。さらに、これらの活性領域AcP2とAcP1、AcP4とAcP3をY方向に延在させることにより、シンプルなレイアウトとなり、加工精度が向上する。図64に、本実施の形態の比較例のSRAMのメモリセルの平面図を示す。このメモリセルの等価回路は、図1に示す回路図のTND2およびTND4を省略したものとなる。この場合、ドライバトランジスタTND1、TND3の駆動能力を向上させるため、活性領域の幅ゲート幅、チャネル幅を大きくしたり、ゲート長を大きくしたりするなどの工夫が必要となる。ドライバトランジスタTND1、TND3の駆動能力は、アクセストランジスタTNA1、TNA2の駆動能力より大きくすることが好ましい。例えば、アクセストランジスタのゲート幅とドライバトランジスタのゲート幅を1:2とすることが好ましい。これらの駆動能力の比をゲート幅の比で表したものをβ比と言いう。β比については追って詳細に説明する。よって、この場合、図64に示すように、活性領域Acの形状に角部屈曲部、段差部が生じる。しかしながら、現実には、所望の形状レチクルパターン通りのパターニング加工は困難であり、例えば、図65に示すように、角部が精度好く形成されず、徐々に活性領域の幅が大きくなるような滑らかな形状となる。図65は、本実施の形態の比較例のSRAMのメモリセルの一部を示す平面図である。このような場合、TNA1内において、ゲート幅が場所によって異なることとなり、TNA1のトランジスタ特性が劣化する。また、メモリセルアレイにおいて、メモリセルごとに加工精度が異なる場合も多く、製造ばらつきが生じる。このような場合、メモリセル毎の特性のばらつきが大きくなり、製品不良の要因となる。さらに、このような問題は、メモリセルの微細化に伴い、特に顕著となる。これに対し、本実施の形態においては、前述したとおり、ドライバトランジスタを分割TND1とTND2、TND3とTND4し、異なる活性領域AcP2とAcP1、AcP4とAcP3上に配置している。よって、ドライバトランジスタTND1、TND3の駆動能力を、アクセストランジスタTNA1、TNA2の駆動能力より大きくすることができる。例えば、上記活性領域AcP2とAcP1、AcP4とAcP3の幅X方向の長さを1:1とすることで、容易に、アクセストランジスタのゲート幅とドライバトランジスタのゲート幅を1:2とすることができる。また、活性領域を分割するTND1とTND2、TND3とTND4ことにより、各活性領域を略矩形状とすることができる。言い換えれば、上記角部を有さない形状とすることができる。よって、加工精度が向上し、活性領域Ac上に形成される各トランジスタの特性を向上させることができる。また、製造ばらつきを低減し、SRAMのメモリセルアレイの動作特性を向上させることができる。また、製造歩留まりを向上させることができる。また、分割した活性領域TND1とTND2、TND3とTND4の一方図2においては、AcP1またはAcP3には、ドライバトランジスタTND1、TND3に加え、アクセストランジスタTNA1、TNA2をも配置したので、活性領域の個数を低減できる。これにより、さらに、シンプルなレイアウトを実現でき、メモリセル領域の縮小化を図ることができる。また、活性領域AcをY方向に延在させることで、ゲート電極GをX方向に延在させることができ、活性領域Acの加工精度のみならず、ゲート電極Gの加工精度を向上させることができる。特に、微細なパターンの加工には、多重露光技術が用いられる場合がある。例えば、X方向のライン状に露光を行った後、Y方向の露光、即ち、分離すべき領域の露光を行う。このような二重露光技術を用いることで、フォトレジスト膜の加工精度を向上させることができ、引いては、下層の被エッチング膜の加工精度を向上させることができる。このような多重露光技術を用いる場合、パターン形状は、ライン状であることが好ましい。よって、上記のように、活性領域Acやゲート電極Gなどを直線的に配置することで、多重露光技術の採用が容易となり、加工精度の向上を図ることができる。また、シミュレーションモデル作成が容易となり、その検証精度を向上させることができる。P1、M1、P2図3に示すように、上記図2を参照しながら説明した8つのトランジスタTND2、TNA1、TND1、TP1、TP2、TND3、TNA2、TND4のソースドレイン領域上には、第1プラグP1が配置される。また、上記図2を参照しながら説明した4つのゲート電極上にも第1プラグP1が配置される。この第1プラグP1上に第1層配線M1が配置され、第1プラグP1間の電気的接続が図られる。具体的に、TND2の一方のソースドレイン領域上の第1プラグP1a、TND1およびTNA1の共通のソースドレイン領域上の第1プラグP1b、TP1の一方のソースドレイン領域上の第1プラグP1c、およびTP2とTND3とTND4の共通のゲート電極G3上の第1プラグP1dが、第1層配線第1ノード配線M1Aで接続される。この第1層配線M1A第1ノード配線は、図1の蓄積ノードAと対応付けることができる。上記一方のとは、図2中の上側のソースドレイン領域を示す。TND4の一方のソースドレイン領域上の第1プラグP1e、TND3およびTNA2の共通のソースドレイン領域上の第1プラグP1f、TP2の一方のソースドレイン領域上の第1プラグP1g、およびTP1とTND1とTND2の共通のゲート電極G1上の第1プラグP1hが、が第1層配線第2ノード配線M1Bで接続される。この第1層配線M1B第2ノード配線は、図1の蓄積ノードBと対応付けることができる。上記蓄積ノードAまたはBと対応する第1層配線M1M1A、M1Bは、主としてX方向に延在するように配置されている。ここでの一方のとは、図2中の下側のソースドレイン領域を示す。また、TND2の他方のソースドレイン領域上の第1プラグP1i、およびTND1の他方のソースドレイン領域上の第1プラグP1jが、第1層配線M1Sで接続される。この第1層配線M1は、図1の接地電位VSSと対応付けることができ、後述するように、接地電位線LVSSと接続される。TND4の他方のソースドレイン領域上の第1プラグP1k、およびTND3の他方のソースドレイン領域上の第1プラグP1mが、第1層配線M1Sで接続される。この第1層配線M1Sは、図1の接地電位VSSと対応付けることができ、後述するように、接地電位線LVSSと接続される。また、TNA1の他方のソースドレイン領域上の第1プラグP1n、およびTP1の他方のソースドレイン領域上の第1プラグP1o上に、それぞれ第1層配線M1M1BL、M1Dが配置される。また、TNA2の他方のソースドレイン領域上の第1プラグP1p、およびTP2の他方のソースドレイン領域上の第1プラグP1q上に、それぞれ第1層配線M1M1BL、M1Dが配置される。また、TNA1のゲート電極G2上の第1プラグP1r、およびTNA2のゲート電極G4上の第1プラグP1s上に、それぞれ第1層配線M1Wが配置される。これらゲート電極GG2、G4と接続される第1層配線M1Wは、メモリセル領域のX方向の端部において、Y方向に延在するよう配置されているが、他の第1層配線M1M1S、M1D、M1BLは、上記蓄積ノードAまたはBと対応する第1層配線M1M1A、M1Bと同様に、主としてX方向に延在するように配置されている。上記複数の第1プラグP1間の第1層配線M1による接続状態は、図1に示す回路図の結線状態を満たす限りにおいて種々の変形が可能であるが、前述したように、メモリセル領域の端部においては、第1層配線M1をY方向に延在させ、メモリセル領域の内部においては、第1層配線M1をX方向に延在させることで、シンプルなレイアウトを実現することができる。P2、M2、P3、M3図4に示すように、上記図3を参照しながら説明した第1層配線M1のうち、上記蓄積ノードAまたはBと対応する第1層配線M1M1A、M1B以外の第1層配線M1M1S、M1D、M1BL、M1W上には、第2プラグP2が配置され、さらに、その上部には、第2層配線M2が配置される。具体的に、TNA1のゲート電極GG2と接続される第1層配線M1Wは、第2プラグP2を介して第2層配線M2Wと接続される。また、TNA2のゲート電極GG4と接続される第1層配線M1Wは、第2プラグP2を介して第2層配線M2Wと接続される。これら2本の第2層配線M2Wは、メモリセル領域のX方向の両端部において、それぞれY方向に延在するよう配置されている。さらに、これら2本の第2層配線M2W上には、第3プラグP3が配置され、2つの第3プラグP3を接続するように、X方向に第3層配線M3WLが配置される。この第3層配線M3WLは、ワード線である。よって、上記第2層配線M2Wを、ワード線と接続される第2層配線と示す場合がある。また、TND2の他方のソースドレイン領域およびTND1の他方のソースドレイン領域と接続される第1層配線M1Sは、第2プラグP2を介して第2層配線M2LVSS、と接続される。この第2層配線M2LVSSは、接地電位線第2電源電位が供給される第2電源電位線である。TND4の他方のソースドレイン領域およびTND3の他方のソースドレイン領域と接続される第1層配線M1Sは、第2プラグP2を介して第2層配線M2LVSSと接続される。この第2層配線M2LVSSは、接地電位線である。これら2本の接地電位線は、前述したメモリセル領域の両端部に配置される2本の第2層配線M2M2Wの内側において、それぞれY方向に延在するように配置される。また、TNA1の他方のソースドレイン領域と接続される第1層配線M1BLは、第2プラグP2を介して第2層配線M2BL、第1ビット線と接続される。この第2層配線M2BLは、ビット線対のうち一のビット線である。TNA2の他方のソースドレイン領域と接続される第1層配線M1BLは、第2プラグP2を介して第2層配線M2/BLと接続される。この第2層配線M2/BL、第2ビット線は他のビット線である。これら2本のビット線BL、/BL、ビット線対は、前述した2本の接地電位線LVSSの内側において、それぞれY方向に延在するように配置される。また、TP1の他方のソースドレイン領域と接続される第1層配線M1D上の第2プラグP2と、TP2の他方のソースドレイン領域と接続される第1層配線M1D上の第2プラグP2と、を接続するように第2層配線M2LVDDが配置される。この第2層配線M2LVDDは電源電位線第1電源電位が供給される第1電源電位線である。この電源電位線は、前述した2本のビット線BL、/BL間において、主としてY方向に延在するが、Y方向に延在するライン部と、このライン部から上記第2プラグP2上を覆う突起部とを有する。上記第2プラグP2、第2層配線M2、第3プラグP3および第3層配線M3の接続状態は、図1に示す回路図の結線状態を満たす限りにおいて種々の変形が可能であるが、前述したように、第2層配線M2を主としてY方向に延在させ、第3層配線M3を主としてX方向に延在させることで、シンプルなレイアウトを実現することができる。なお、図2~図4においては、便宜上、11ビットのメモリセル領域しか示していないが、後述するように、メモリセルはX方向およびY方向に繰り返し配置されるため、メモリセルアレイにおいて、上記接地電位線LVSS、ビット線BL、/BL、電源電位線LVDDはY方向に延在し、ワード線WLはX方向に延在するよう配置される図14参照。また、本実施の形態においては、活性領域を分割して配置AcP2とAcP1、AcP4とAcP3したので、活性領域間に位置する素子分離領域STI分だけドライバトランジスタTND1とTND2、TND3とTND4の形成領域が大きくなるが、この領域を利用して、上記のように第2層配線M2Wワード線と接続される第2層配線とビット線BL、/BLとの間に、接地電位線LVSSを配置することができる。これにより、接地電位線LVSSのシールド効果が生じ、第2層配線M2Wワード線と接続される第2層配線とビット線BL、/BLとの相互作用クロストークノイズを低減することができる。また、接地電位線LVSSとビット線BL、/BLとの間隔d1を大きくすることができ、これらの配線間の配線容量を低減することができる。また、電源電位線LVDDとビット線BL、/BLとの間隔d2を大きくすることができ、これらの配線間の配線容量を低減することができる。特に、ビット線BL、/BLは、データの読み出し、書き込みにおいて重要な役割を果たす配線であるため、ノイズなどによる電位の変化がメモリ動作に大きく影響する。よって、接地電位線LVSSとビット線BL、/BLとの間隔d1や、電源電位線LVDDとビット線BL、/BLとの間隔d2を大きくすることで、メモリの動作特性の向上を図ることができる。例えば、第2層配線M2Wワード線と接続される第2層配線とビット線BL、/BLとの間隔をd3とした場合、d3<d1、d3<d2とすることにより、メモリの動作特性の向上を図ることができる。なお、図2~図4を参照しながら説明した各パターンは、メモリセル領域の中心点に対し点対称に配置される。また、参考までに、上記メモリセルのパターンレイアウトに対応して、8つのトランジスタTND2、TNA1、TND1、TP1、TP2、TND3、TNA2、TND4を配置し、これらの接続状態を明示した回路図を図5に示す。メモリセルの断面構造次いで、図6~図11の断面図を参照しながら上記レイアウトの断面構造を説明することにより、本実施の形態のSRAMのメモリセルの構成をより明確にする。図6~図8に示すように、半導体基板1中には、素子分離領域STIが形成されている。この素子分離領域STIにより、活性領域Acが区画される。即ち、素子分離領域STIで囲まれた領域が活性領域Acとなる。前述したように、6つの活性領域AcP2、AcP1、AcN1、AcN2、AcP3、AcP4がX方向に並んで配置されており、その状態が図6等に示す断面図からも分かる。この素子分離領域STIは、STIshallowtrenchisolation法を用いて形成することができる。すなわち、半導体基板1にフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。そして、素子分離溝を埋め込むように半導体基板上に酸化シリコン膜を形成し、その後、化学的機械的研磨法CMP;chemicalmechanicalpolishingにより、半導体基板上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ酸化シリコン膜を埋め込んだ素子分離領域STIを形成することができる。なお、この素子分離領域STIを、LOCOSlocalOxidationofsilicon法を用いて形成してもよい。また、半導体基板1中には、p型不純物例えば、ホウ素などを含有するp型ウエルP-well、およびn型不純物例えば、リンやヒ素などを含有するn型ウエルN-wellが形成されている。p型ウエルP-wellは、例えば、イオン注入法を用いて、活性領域Acにp型不純物を導入することにより形成することができ、n型ウエルN-wellは、例えば、イオン注入法を用いて、活性領域Acにn型不純物を導入することにより形成することができる。前述したとおり、これらウエルは、素子分離領域STIの下部で繋がっており、所定の幅でY方向に延在している図6、図12等参照。また、3つのウエルP-well、N-well、P-wellがX方向に並んで配置される。言い換えれば、n型ウエルN-wellの両側にp型ウエルP-wellが配置される。なお、各ウエルの表面に、チャネル形成用の半導体領域図示せずを形成してもよい。このチャネル形成用の半導体領域は、チャネルを形成するしきい値電圧を調整するために形成される。また、活性領域Acの主表面には、ゲート絶縁膜GOが形成されている。このゲート絶縁膜GOとしては、例えば、酸化シリコン膜などを用いることができる。このゲート絶縁膜GOは、例えば、熱酸化法やCVD法などを用いて形成することができる。また、ゲート絶縁膜GO上には、ゲート電極Gが形成されている図7、図8。ゲート電極Gとしては、例えば、多結晶シリコン膜を用いることができる。例えば、ゲート絶縁膜GO上を含む半導体基板1上に多結晶シリコン膜をCVD法などで堆積し、パターニングすることによりゲート電極Gを形成することができる。なお、ゲート電極Gを多結晶シリコン膜と金属膜との積層膜で構成してもよい。また、ゲート絶縁膜をhigh-K膜に変更し、ゲート電極をメタルゲート構造としても良い。ここで、パターニングとは、加工の対象膜上のフォトレジスト膜を露光現像し、所望の形状とした後、このフォトレジスト膜をマスクとして加工の対象膜をエッチングする工程をいう。このゲート電極Gのパターニングに際しては、前述したとおり二重露光技術などを用いることにより、微細なライン幅およびスペース幅で配置されるゲート電極Gを精度好く形成することができる。前述した本実施の形態のレイアウト図2等参照は、二重露光技術を適用する場合にも好適なものとなっている。また、ゲート電極Gの両側のp型ウエルP-well中には、n型の低濃度不純物領域EX1が形成されている図7、図8。このn型の低濃度不純物領域EX1は、ゲート電極Gをマスクとして、イオン注入法により、活性領域AcPにn型不純物を導入することにより形成することができる。ゲート電極Gの両側のn型ウエルN-well中には、p型の低濃度不純物領域EX1が形成されている図7、図8。このp型の低濃度不純物領域EX1は、ゲート電極Gをマスクとして、イオン注入法により、活性領域AcNにp型不純物を導入することにより形成することができる。また、ゲート電極Gの両側の側壁には、サイドウォールSWが形成されている図7、図8。このサイドウォールSWは、例えば、窒化シリコン膜よりなる。例えば、窒化シリコン膜などの絶縁膜をCVD法でゲート電極G上を含む半導体基板1上に堆積した後、異方性エッチングを施すことにより、ゲート電極Gの側壁に絶縁膜をサイドウォールSWとして残存させることができる。また、ゲート電極GおよびサイドウォールSWの合成体の両側のp型ウエルP-well中には、n型の高濃度不純物領域EX2が形成されている図7、図8。このn型の高濃度不純物領域EX2は、上記合成体をマスクとして、イオン注入法により、n型不純物を導入することにより形成することができる。また、上記合成体の両側のn型ウエルN-well中には、p型の高濃度不純物領域EX2が形成されている図7、図8。このp型の高濃度不純物領域EX2は、上記合成体をマスクとして、イオン注入法により、p型不純物を導入することにより形成することができる。高濃度不純物領域EX2は、低濃度不純物領域EX1より、不純物濃度が高く、また、深く形成される。この低濃度不純物領域EX1および高濃度不純物領域EX2で、LDDLightlyDopedDrain構造のソースドレイン領域が構成される。なお、ソースドレイン領域とは、ソースまたはドレインとなる領域を言う。また、このソースドレイン領域をトランジスタの一端や他端などと示すことがある。前述したように、本実施の形態においては、ドライバトランジスタを分割TND1とTND2、TND3とTND4し、異なる活性領域AcP2とAcP1、AcP4とAcP3上に配置している。この構成が、図7等に示す断面からも明らかとなる。また、本実施の形態においては、分割した活性領域TND1とTND2、TND3とTND4に、アクセストランジスタTNA1、TNA2も配置している。この構成が、図7等に示す断面からも明らかとなる。なお、トランジスタの形成方法として、ダミーゲートを用いてゲートパターンの溝を形成した後、メタルゲートを形成するいわゆるゲートラストを用いても良い。図9~図11に示すように各トランジスタTNA1、TND1、TND2、TP1等の高濃度不純物領域EX2ソースドレイン領域上には、プラグP1が配置されている。なお、図9~図11の断面図には現れないが、ゲート電極G上にもプラグP1が形成される図2参照。プラグP1は、例えば、次の工程により形成することができる。各トランジスタTNA1、TND1、TND2、TP1等上を含む半導体基板1上に層間絶縁膜IL1として窒化シリコン膜と酸化シリコン膜との積層膜を形成する。次いで、層間絶縁膜IL1中にコンタクトホールを形成し、このコンタクトホールの内部を含む層間絶縁膜IL1上に導電性膜を堆積する。導電性膜としては、バリア膜と金属膜との積層膜を用いることができる。バリア膜としては、例えば、Tiチタン膜またはTiN窒化チタン膜、もしくはこれらの積層膜を用いることができる。また、金属膜としては、例えば、Wタングステン膜などを用いることができる。堆積した導電性膜のうち、コンタクトホール以外の導電性膜をCMP法などを用いて除去することにより、コンタクトホール内に導電性膜を埋め込むことができる。また、プラグP1上には第1層配線M1が配置されている。この第1層配線M1は、導電性膜をパターニングすることにより形成することができる。なお、第1層配線M1を、埋め込み配線ダマシン配線としてもよい。また、第1層配線M1上には第2プラグP2を介して第2層配線M2LVSS、BL、/BL、LVDDなどが配置される。言い換えれば、これらの配線が、同層に配置される。第2プラグP2は、層間絶縁膜IL2中に、第1プラグP1と同様に形成することができる。第2層配線M2は、第1層配線M1と同様に形成することができる。この第2層配線M2を埋め込み配線としてもよい。この際、コンタクトホールと配線溝の内部に導電性膜を同時に埋め込み、第2プラグP2と第2層配線M2とを同時に形成する、いわゆるデュアルダマシン法を用いてもよい。また、第2層配線M2上には第3プラグP3を介して第3層配線M3WLが配置される。第3プラグP3は、層間絶縁膜IL3中に、第1プラグP1と同様に形成することができる。第3層配線M3は、第1層配線M1と同様に形成することができる。この第3層配線M3を埋め込み配線としてもよい。この際、コンタクトホールと配線溝の内部に導電性膜を同時に埋め込み、第3プラグP3と第3層配線M3とを同時に形成する、いわゆるデュアルダマシン法を用いてもよい。なお、上記断面構造を構成する各パターンの形成工程に制限はないが、例えば、次の順序で形成することができる。まず、半導体基板1中に、素子分離領域STIを形成した後、ウエルP-well、N-well、P-wellを形成する。その後、ゲート絶縁膜GOおよびゲート電極Gを形成し、低濃度不純物領域EX1を形成した後、サイドウォールSWを形成し、高濃度不純物領域EX2を形成することにより、各トランジスタTNA1、TND1、TND2、TP1等を形成する図7等参照。その後、層間絶縁膜、プラグおよび配線の形成工程を繰り返すことにより、第1~第3層配線M1~M3等を形成する。この後、さらに多層の配線を形成してもよい。また、後述する、タップセル給電用セルを構成する各パターンを同時に形成してもよく、さらに、SRAMを駆動するためのデコーダなどの周辺回路などを同時に形成してもよい。なお、以降の実施の形態においては、断面図および形成工程の説明を省略しているが、トランジスタ部の断面においては、本実施の形態に類する断面構造となり、同様の工程で形成が可能であることは言うまでもない。メモリセルアレイの構成図12は、本実施の形態のSRAMのメモリセルアレイの概念を示す平面図である。図13および図14は、本実施の形態のSRAMのメモリセルアレイの構成を示す平面図である。図13は、下層から第2プラグP2までに位置するパターンのレイアウトを示し、図14は、第2プラグP2より上のパターンのレイアウトを示す。図13および図14に示す領域は、図12の下から2段目までであって、左から2列目までの2×2のセル領域に対応する。図12に示すように、図2~図4を参照しながら説明したメモリセル領域をFで表した場合、メモリセルアレイにおいては、図中の上下方向Y方向において、X方向に延在するラインX軸に対して線対称にメモリセル領域が繰り返し配置されX軸反転、また、図中の左右方向X方向において、Y方向に延在するラインY軸に対して線対称にメモリセル領域が繰り返し配置されるY軸反転。このFで示したメモリセル領域一点鎖線で囲まれた矩形の領域のレイアウトおよび断面構造は、図2~図4の平面図および図6~図11の断面図を用いて詳細に説明したとおりである。また、Fで示したメモリセル領域以外のメモリセル領域においては、各パターンの形状が、X方向またはY方向に延在するラインに対して線対称に設けられている図13、図14参照。ここで、前述したように、メモリセル領域中の各ウエルP-well、N-well、P-wellは、Y方向に延在している図13。さらに、メモリセル領域の外側のP-wellは、隣のメモリセル領域のP-wellと接しているため、メモリセルアレイ全体として見れば、p型ウエルP-wellとn型ウエルN-wellとが、X方向に交互に配置されている。タップセル領域の説明図12を参照しながら説明したように、メモリセルアレイにおいては、複数のセル領域例えば、m×nが配置されるが、メモリセルアレイ中には、タップセル領域給電領域が設けられる。タップセル領域を介して各ウエルに所定の電位例えば、接地電位VSSや電源電位VDDが給電される。図15に、本実施の形態のSRAMのメモリセルアレイ中のタップセル領域の位置を概念的に示す。図示するように、このタップセル給電セルは、Y方向に並ぶメモリセル領域n個ごとに配置され、Y方向に延在するラインに対し線対称に、X方向に繰り返し配置される。言い換えれば、m×n個のアレイ領域部毎に、タップセル領域が配置され、このタップセル領域は、タップセルがX方向に複数配置されたものとなる。X方向に並ぶ複数のタップセルのうち、一のタップセルをF’で示してある。図16および図17は、本実施の形態のSRAMのタップセルF’の構成を示す平面図である。図16は、活性領域給電部、電位印加部AcS、ダミーゲート電極DG、第1プラグP1、第1層配線M1および第2プラグP2の配置を示す。図17は、第2プラグP2、第2層配線M2、第3プラグP3および第3層配線M3の配置を示す。よって、図16および図17においては、第2プラグP2を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。なお、図中の一点鎖線で囲まれた矩形の領域は、1のタップセル領域を示し、例えば、メモリセル領域と同じ大きさに設定されている。メモリセル領域において、Y方向に延在する各ウエルP-well、N-well、P-wellは、図16に示すタップセルにおいてもY方向に延在しており、p型ウエルP-well、n型ウエルN-wellおよびp型ウエルP-wellがX方向に並んで配置されている。また、タップセル領域上には、給電用の活性領域AcSが設けられ、3つの活性領域AcSが、X方向に並んで配置されている。これらの活性領域AcSの間は素子分離領域STIとなる。具体的に、各活性領域AcSは、各ウエルP-well、N-well、P-wellの露出領域であり、ここでは、X方向に長辺を有する略矩形状に形成されている。また、3つの活性領域AcSは、X方向に延在する同一ライン上に配置されている。図16中左側のp型ウエルP-well上の活性領域AcS上には、第1プラグP1が配置され、この第1プラグP1上には、第1層配線M1が配置されている。また、第1層配線M1上には、第2プラグP2が配置される。この第2プラグP2上には、第2層配線M2LVSSが配置される図17。この第2層配線M2LVSSは、メモリセルのパターンレイアウトの欄で説明した、接地電位線となる。さらに、タップセル領域には、第2層配線M2LVSS上に第3プラグP3が配置され、その上部に第3層配線M3CVSSが配置される。この第3層配線M3CVSSは、X方向に並ぶタップセルの各接地電位線と接続される共通接地電位線となる図17。n型ウエルN-well上の活性領域AcS上には、第1プラグP1が配置され、この第1プラグP1上には、第1層配線M1が配置されている。また、第1層配線M1上には、第2プラグP2が配置される。この第2プラグP2上には、第2層配線M2LVDDが配置される図17。この第2層配線M2LVDDは、メモリセルのパターンレイアウトの欄で説明した、電源電位線となる。さらに、タップセル領域には、第2層配線M2LVDD上に第3プラグP3が配置され、その上部に第3層配線M3CVDDが配置される。この第3層配線M3CVDDは、X方向に並ぶタップセルの各接地電位線と接続される共通電源電位線となる図17。図16中右側のp型ウエルP-well上の活性領域AcS上には、第1プラグP1が配置され、この第1プラグP1上には、第1層配線M1が配置されている。また、第1層配線M1上には、第2プラグP2が配置される。この第2プラグP2上には、第2層配線M2LVSSが配置される図17。この第2層配線M2LVSSは、メモリセルのパターンレイアウトの欄で説明した、接地電位線となる。さらに、タップセル領域には、第2層配線M2LVSS上に第3プラグP3が配置され、その上部に第3層配線M3CVSSが配置される。この第3層配線M3CVSSは、X方向に並ぶタップセルの各接地電位線と接続される上記共通接地電位線となる図17。なお、タップセル領域上には、メモリセルのパターンレイアウトの欄で説明した、ビット線第2層配線M2BL、第2層配線M2/BLが延在している図17。また、図16に示すように、タップセル領域においては、素子分離領域STI上に、X方向に延在するダミーゲート電極ダミーゲート配線、ダミーゲートDGが配置されている。ダミーゲート電極とは、素子分離領域STI上に設けられ、トランジスタ動作を行い得ない導電性膜である。この導電性膜は、ゲート電極Gと同一材料、同一工程で形成される。このように、ダミーゲート電極DGを設けることで、ゲート電極による凹凸が規則的に繰り返されることとなり、レイアウトの規則性が向上する。その結果、製造ばらつきなどを低減でき、装置特性の向上を図ることができる。ダミーゲート電極DGは、X方向に延在するライン状に配置されるが、ここでは、適宜、分離部Spが設けられ、分割して配置されている図16参照。図18は、本実施の形態のSRAMのメモリセルおよびタップセル形成領域の概念を示す平面図である。図19および図20は、本実施の形態のSRAMのメモリセルおよびタップセル形成領域の構成を示す平面図である。図19は、下層から第2プラグP2までに位置するパターンのレイアウトを示し、図20は、第2プラグP2より上のパターンのレイアウトを示す。図18~図20に示す領域は、2×3のセル領域を示し、下から2段目にタップセル領域が配置されている。図18~図20に示すように、タップセルF’のダミーゲート電極DGは、タップセルのY方向の両端に、活性領域AcSを挟むように配置されている。この際、ダミーゲート電極DGをX方向に延在する一続きのライン状に配置してもよいが、ここでは、隣接するメモリセルのゲート電極Gと対応するよう、適宜ダミーゲート電極DGが切断されている。言い換えれば、分離部Spが設けられている。このようにダミーゲート電極DGを配置することで、ゲート電極Gおよびダミーゲート電極DGの規則性が更に向上し、装置特性を向上させることができる。なお、タップセルを構成する各パターンAcS、DG、P1~P3、M1~M3等は、メモリセルを構成する各パタ-ンと同様に形成することができる。実施の形態2実施の形態1においては、X方向に並ぶ6つの活性領域AcP2、AcP1、AcN1、AcN2、AcP3、AcP4のうち、分割したドライバトランジスタTND1とTND2が配置されるAcP2とAcP1のX方向の長さX方向の幅を等しくしていた。また、ドライバトランジスタTND3とTND4が配置されるAcP4とAcP3のX方向の長さX方向の幅を等しくしていた。これらを異なる長さ幅としてもよい。この活性領域AcのX方向の幅は、各トランジスタのゲート幅と対応する。よって、別の言い方をすれば、実施の形態1においては、ドライバトランジスタTND1のゲート幅とドライバトランジスタTND2のゲート幅を等しくし、さらに、ドライバトランジスタTND3のゲート幅とドライバトランジスタTND4のゲート幅を等しくしていた。これに対し、本実施の形態においては、ドライバトランジスタTND1のゲート幅とドライバトランジスタTND2のゲート幅を異なるものとし、さらに、ドライバトランジスタTND3のゲート幅とドライバトランジスタTND4のゲート幅を異なるものにする。図21および図22は、本実施の形態のSRAMのメモリセルの構成を示す平面図である。図21は、活性領域Ac、ゲート電極Gおよび第1プラグP1の配置を示す。図22は、第1プラグP1、第1層配線M1および第2プラグP2の配置を示す。よって、図21および図22においては、第1プラグP1を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。なお、上記第2プラグP2より上の構成について、即ち、第2層配線M2、第3プラグP3および第3層配線M3の配置については、図4を参照しながら説明した実施の形態1の場合と同じである。また、図中の一点鎖線で囲まれた矩形の領域は、11ビットのメモリセル領域を示す。メモリセルの構成については、AcP2とAcP1のX方向の長さX方向の幅およびAcP4とAcP3のX方向の長さX方向の幅以外の構成は、実施の形態1と同じであるため、その詳細な説明を省略する。図21に示すように、例えば、活性領域AcP2と活性領域AcP1の幅を、それぞれWAcP2、WAcP1とした場合、WAcP2<WAcP1としてもよい。また、活性領域AcP3と活性領域AcP4の幅を、それぞれWAcP3、WAcP4とした場合、WAcP4<WAcP3としてもよい。このように、本実施の形態においては、ドライバトランジスタTND1とTND2、TND3とTND4の駆動能力と、アクセストランジスタTNA1、TNA2の駆動能力の比を容易に調整することができる。即ち、活性領域AcP2とAcP1、AcP4とAcP3の幅を変えるだけで、簡単に、β比を調整することができる。実施の形態1においては、アクセストランジスタTNA1、TNA2のゲート幅とドライバトランジスタのゲート幅TND1とTND2のゲート幅の和、TND3とTND4のゲート幅の和を1:2としたが、この比は、SRAMの特性に応じて適宜調整される。即ち、装置によっては、書き込みよりも読み出し特性を良好にするなど、目的用途に応じて、アクセストランジスタとドライバトランジスタとの能力比を変えたい場合がある。ここで、アクセストランジスタTNA1、TNA2のゲート幅をaと、ドライバトランジスタのゲート幅TND1とTND2のゲート幅の和、TND3とTND4のゲート幅の和をbとし、この比a:bについて、aを1とした場合のbの値即ち、b/a、これをβ比と言うことがある。を容易に調整することができる。調整の範囲は、例えば、b/aを1.1以上3以下の範囲で調整することが好ましい。さらに、b/aを、1.5以上2.5以下の範囲で調整することがより好ましい。これは、例えばb/a=1.1とすると、ドライバトランジスタTND1とアクセストランジスタTNA1のゲート幅を等しく、1とした場合、ドライバトランジスタTND2のゲート幅が0.1となり、かなり狭いゲート幅となってしまうため、パターンが安定しない。このため、ドライバトランジスタTND1とTND2のゲート幅を0.75前後にすることになる。これに対し、b/a=1.5であれば、ドライバトランジスタTND2のゲート幅が0.5となり、一応のパターン形成が可能になる、もしくは、ドライバトランジスタTND1とアクセストランジスタTNA1のゲート幅を等しい方向に近づけることができる。また、例えば、b/a=3とすると、アクセストランジスタTNA1のゲート幅を1とし、ドライバトランジスタTND1とTND2のゲート幅が1.5とする。これに比べ、アクセストランジスタTNA1のゲート幅を1とし、ドライバトランジスタTND1とTND2のゲート幅を1.25とする方が、アクセストランジスタTNA1とドライバトランジスタTND1のゲート幅の差が、上記b/a=3の場合より小さくできる点で好ましい。なお、他の活性領域AcN1、AcN2の幅について制限はないが、ここでは、活性領域AcP2および活性領域AcP4の幅と同じに設定してある。また、上記関係を逆WAcP2>WAcP1、WAcP4>WAcP3としてβ比を調整しても良いが、2つのトランジスタが配置される活性領域AcP1、AcP3の幅を大きくする方が、製造ばらつきが少なく、特性の制御性も高いと考えられる。また、ゲート電極Gおよび第1プラグP1の配置は、実施の形態1図2と同様であるため、その説明を省略する。また、図22に示した第1プラグP1、第1層配線M1および第2プラグP2の配置についても、実施の形態1図3と同様であるため、その説明を省略する。このように、本実施の形態においては、実施の形態1で詳細に説明した効果に加え、上記効果を奏することができる。実施の形態3実施の形態1で説明したタップセルにおいては、p型ウエルP-well上の活性領域AcSを第2層配線M2LVSSと接続し、n型ウエルN-well上の活性領域AcSを第2層配線M2LVDDと接続した。この第2層配線M2LVSSは、メモリセルのパターンレイアウトの欄で説明した、接地電位線であり、第2層配線M2LVDDは、メモリセルのパターンレイアウトの欄で説明した、電源電位線である。即ち、メモリセルに接続される接地電位線や電源電位線を介してウエル給電を行ったが、接地電位線や電源電位線以外の配線第3電位配線を用いてウエル給電を行ってもよい。本実施の形態においては、p型ウエルP-wellの給電用の配線として第2接地電位線LVSSBを用いている。タップセル領域の説明図23および図24は、本実施の形態のSRAMのタップセルの構成を示す平面図である。図23は、活性領域AcS、ダミーゲート電極DG、第1プラグP1、第1層配線M1および第2プラグP2の配置を示す。図24は、第2プラグP2、第2層配線M2、第3プラグP3および第3層配線M3の配置を示す。よって、図23および図24においては、第2プラグP2を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。なお、図中の一点鎖線で囲まれた矩形の領域は、1のタップセル領域例えば、図18のF’に対応する領域を示し、例えば、メモリセル領域と同じ大きさに設定されている。メモリセル領域において、Y方向に延在する各ウエルP-well、N-well、P-wellは、図23に示すタップセルにおいてもY方向に延在しており、p型ウエルP-well、n型ウエルN-wellおよびp型ウエルP-wellがX方向に並んで配置されている。また、タップセル領域上には、給電用の活性領域AcSが設けられ、3つの活性領域AcSが、X方向に並んで配置されている。これらの活性領域AcSの間は素子分離領域STIとなる。具体的に、各活性領域AcSは、各ウエルP-well、N-well、P-wellの露出領域であり、ここでは、X方向に長辺を有する略矩形状に形成されている。また、3つの活性領域AcSは、X方向に延在する同一ライン上に配置されている。図中右側のp型ウエルP-well上の活性領域AcS上には、第1プラグP1が配置され、この第1プラグP1上には、第1層配線M1が配置されている。また、第1層配線M1上には、第2プラグP2が配置される図23。この第2プラグP2上には、第2層配線M2LVSSBが配置される図24。この第2層配線M2LVSSBは、第2接地電位線であり、メモリセルのパターンレイアウトの欄で説明した、接地電位線第2層配線M2LVSSとは異なる配線となる。さらに、タップセル領域には、第2層配線M2LVSS上に第3プラグP3が配置され、その上部に第3層配線M3が配置される。この第3層配線M3は、X方向に並ぶタップセルの各第2接地電位線と接続される共通第2接地電位線となる図24。同様に、図中右側のp型ウエルP-well上の活性領域AcS上には、第1プラグP1が配置され、この第1プラグP1上には、第1層配線M1が配置されている。また、第1層配線M1上には、第2プラグP2が配置される。この第2プラグP2上には、第2層配線M2LVSSBが配置される。この第2層配線M2LVSSBは、第2接地電位線であり、メモリセルのパターンレイアウトの欄で説明した、接地電位線第2層配線M2LVSSとは異なる配線となる。さらに、タップセル領域には、第2層配線M2LVSS上に第3プラグP3が配置され、その上部に第3層配線M3が配置される。この第3層配線M3は、X方向に並ぶタップセルの各第2接地電位線と接続される上記共通第2接地電位線となる図24。なお、n型ウエルN-well上の活性領域AcS上には、実施の形態1の場合と同様に、第1プラグP1、第1層配線M1が配置され、また、プラグP2を介して第2層配線M2LVDDが配置される。この第2層配線M2LVDDは、メモリセルのパターンレイアウトの欄で説明した、電源電位線となる。さらに、タップセル領域には、第2層配線M2LVDD上に第3プラグP3が配置され、その上部に第3層配線M3CVDDが配置される。この第3層配線M3CVDDは、X方向に並ぶタップセルの各接地電位線と接続される共通電源電位線となる図24、図17参照。また、タップセル領域において、メモリセル領域から延在する接地電位線第2層配線M2LVSS上には、第3プラグP3を介して共通接地電位線第3層配線M3CVSSが配置されている図24、図17。このように、本実施の形態においては、メモリセルに接続される接地電位線とは別配線でp型ウエルP-wellに給電を行うため、p型ウエルP-wellの固定電位トランジスタのバックゲート電位と、メモリセルに接続される接地電位線の電位を個別に設定することができる。例えば、メモリセルに接続される接地電位線の電位を、0.1V程度とし、p型ウエルP-wellの固定電位トランジスタのバックゲート電位を0Vとすることができる。このように、p型ウエルの固定電位を、メモリセルに接続される接地電位線の電位より相対的に下げることにより、バックバイアス効果が生じ、リーク電流の低減を図ることができる。このように、メモリセルに接続される接地電位線とp型ウエルP-wellの給電用の配線を別配線とすることで、トランジスタ特性の微調整が可能となり、装置特性を向上させることができる。また、図25は、本実施の形態のSRAMのメモリセルを示す回路図である。メモリセルの構成および回路動作は実施の形態1の場合と同様であり、例えば、トランジスタの接続関係は、図1や図5に示す回路図と同様であるが、SRAMのメモリセルを構成するトランジスタTND2、TNA1、TND1、TND3、TNA2、TND4のバックゲート電位ここでは、VSSBが異なる。即ち、図5においては明示していないが、8つのトランジスタのバックゲートについて、n型のトランジスタTND2、TNA1、TND1、TND3、TNA2、TND4のバックゲート電位は接地電位VSSであり、p型のトランジスタTP1、TP2のバックゲート電位は電源電位VDDである。これに対し、図25においては、n型のトランジスタTND2、TNA1、TND1、TND3、TNA2、TND4のバックゲート電位は第2接地電位VSSBとなる。なお、p型のトランジスタTP1、TP2のバックゲート電位は電源電位VDDである。なお、本実施の形態においては、接地電位線を別配線としたが、電源電位線を別配線としてもよい。例えば、図16に示すn型ウエルN-well上の活性領域AcS上に、実施の形態1の場合と同様に、第1プラグP1を配置し、その第1プラグP1上に、第1層配線M1を配置する。第1層配線M1上に第2プラグP2を設け、第2層配線を配置する。この第2層配線は、図16に示す電源電位線LVDDの右側に位置するよう配置され、第2電源電位線LVDDBとなる。即ち、2本の第2層配線のうち、左側を電源電位線LVDDとし、右側を第2電源電位線LVDDBとする。この後、電源電位線LVDDと第2電源電位線LVDDBは、第3プラグP3を介してそれぞれ個別の第3層配線共通電源電位線、共通第2電源電位線と接続される。上記構成によれば、p型のトランジスタTP1、TP2のバックゲート電位を第2電源電位VDDBとすることができる。例えば、第2電源電位線LVDDBとメモリセルに接続される電源電位線電源電位線LVDDとの間に、比較的高い導通抵抗値を有するp型のトランジスタを備えることにより、ラッチアップ現象の発生を抑制することができる。以上のように、接地電位VSS側を別配線構成とてもよく、また、電源電位VDD側を別配線構成としてもよい。もちろん、接地電位VSS側および電源電位VDD側の両方に別配線構成を適用してもよい。実施の形態4実施の形態1で説明したメモリセルにおいては、6つの活性領域を、AcP2、AcP1、AcN1、AcN2、AcP3、AcP4の順に、X方向に並んで配置した図2が、AcP2とAcP1の位置を入れ替え、さらに、AcP3とAcP4の位置を入れ替えてもよい図26参照。メモリセルの構成メモリセルのパターンレイアウト図26~図28は、本実施の形態のSRAMのメモリセルの構成を示す平面図である。図26は、活性領域Ac、ゲート電極Gおよび第1プラグP1の配置を示す。図27は、第1プラグP1、第1層配線M1および第2プラグP2の配置を示す。図28は、第2プラグP2、第2層配線M2、第3プラグP3および第3層配線M3の配置を示す。よって、図26および図27においては、第1プラグP1を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。また、図27および図28においては、第2プラグP2を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。なお、図中の一点鎖線で囲まれた矩形の領域は、11ビットのメモリセル領域を示す。図26に示すように、半導体基板には、p型ウエルP-well、n型ウエルN-wellおよびp型ウエルP-wellがX方向に並んで配置されている。図26においては、11ビットのメモリセル領域しか示していないが、前述したように、メモリセルはX方向およびY方向に繰り返し配置されるため図12~図14参照、これらのウエルP-well、N-well、P-wellは、Y方向に延在することとなる。なお、これらのウエルの露出領域が、活性領域アクティブ領域、Acとなる。また、半導体基板には、6つの活性領域がX方向に並んで配置されている。実施の形態1の場合と異なり、本実施の形態においては、AcP1、AcP2、AcN1、AcN2、AcP4、AcP3の順に並んで配置されている。他の構成G、P1などは、実施の形態1と同様であるためその詳細な説明を省略する。また、図27および図28に示す第1プラグP1、第1層配線M1、第2プラグP2、第2層配線M2、第3プラグP3および第3層配線M3の配置も、図3および図4を参照しながら説明した実施の形態1の場合とほぼ同じであるためその詳細な説明を省略する。このように、本実施の形態においては、メモリセル領域において、Y方向に長辺を有する略矩形状の活性領域AcP1およびAcP2の配置について、長辺のより長いAcP1を、n型ウエルN-wellから遠ざけて配置している。また、メモリセル領域において、Y方向に長辺を有する略矩形状の活性領域AcP4およびAcP3の配置について、長辺のより長いAcP3をn型ウエルN-wellから遠ざけて配置している。このような配置により、ウエル近接効果を低減することができる。ウエル近接効果は、例えば、n型不純物の導入領域以外の領域にフォトレジスト膜を形成し、n型不純物の導入を阻止することによりn型ウエルを形成する際、フォトレジスト膜の端部例えば、素子分離領域STI中に注入されたn型不純物が、p型ウエルに形成されるn型のトランジスタのゲート電極やソースドレイン領域まで拡散し、n型のトランジスタの特性を劣化させる現象を言う。同様に、p型のトランジスタにおいてもp型ウエル形成の際のp型不純物の影響を受け得る。このように、n型ウエルとp型ウエルとの境界部においては、ウエル近接効果によるトランジスタ特性の変動が生じやすく、メモリセルの微細化によりこの問題は顕著になる。しかしながら、本実施の形態においては、長辺のより長い活性領域、言い換えれば、より多くのトランジスタが配置される活性領域AcP1およびAcP3を、n型ウエルN-wellとp型ウエルP-wellとの境界から遠ざけて配置することにより、ウエル近接効果を低減し、トランジスタ特性を向上させることができる。また、参考までに、上記メモリセルのパターンレイアウトに対応して、8つのトランジスタTND2、TNA1、TND1、TP1、TP2、TND3、TNA2、TND4を配置し、これらの接続状態を明示した回路図を図29に示す。この図29からも明らかなように、トランジスタTNA1およびTNA2が、n型ウエルN-wellとp型ウエルP-wellとの境界から遠ざけて配置される図中の矢印参照。このように、ウエル近接効果を低減し、トランジスタ特性例えば、TNA1やTNA2の特性などを向上させることができる。本実施の形態においては、実施の形態1で詳細に説明した効果に加え、上記効果を奏することができる。実施の形態5実施の形態1で説明したメモリセルにおいては、各トランジスタのソースドレイン領域上およびゲート電極G上に第1プラグP1を設け、これより上層の配線を用いて結線したが、シェアードプラグシェアードコンタクトSP1を用いて結線してもよい。図30~図32は、本実施の形態のSRAMのメモリセルの構成を示す平面図である。図30は、活性領域Ac、ゲート電極G、第1プラグP1およびシェアード第1プラグSP1の配置を示す。図31は、第1プラグP1、シェアード第1プラグSP1、第1層配線M1および第2プラグP2の配置を示す。図32は、第2プラグP2、第2層配線M2、第3プラグP3および第3層配線M3の配置を示す。よって、図30および図31においては、第1プラグP1およびシェアード第1プラグSP1を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。また、図31および図32においては、第2プラグP2を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。なお、図中の一点鎖線で囲まれた矩形の領域は、11ビットのメモリセル領域を示す。メモリセルのパターンレイアウト本実施の形態のメモリセルのパターンレイアウトについては、上記シェアード第1プラグSP1の部分以外の構成は、実施の形態1と同様であるためその詳細な説明を省略し、シェアード第1プラグSP1の近傍の構成につて詳細に説明する。図30に示すように、本実施の形態においても、実施の形態1と同様に、p型ウエルP-well、n型ウエルN-wellおよびp型ウエルP-wellがX方向に並んで配置されている。また、6つの活性領域AcP2、AcP1、AcN1、AcN2、AcP3、AcP4がX方向に並んで配置されている。これらの活性領域Acの間は素子分離領域STIとなる。上記6つの活性領域AcP2、AcP1、AcN1、AcN2、AcP3、AcP4上には、ゲート絶縁膜GOを介して、ゲート電極Gが、各活性領域をX方向に横切るように延在し、実施の形態1の回路構成の欄で説明した8つのトランジスタを構成している。具体的に、活性領域AcP2、AcP1およびAcN1上を横切るように共通のゲート電極G1が配置されている。これにより、活性領域AcP2上にTND2、活性領域AcP1上にTND1および活性領域AcN1上にTP1が配置され、これらのゲート電極Gが接続されることとなる。活性領域AcP1上には、上記共通のゲート電極G1と並行に、他のゲート電極G2が配置されている。これにより、活性領域AcP1上にTNA1が配置され、TNA1のソースドレイン領域とTND1のソースドレイン領域とが接続される共通化される。また、活性領域AcP4、AcP3およびAcN2上を横切るように共通のゲート電極G3が配置されている。これにより、活性領域AcP4上にTND4、活性領域AcP3上にTND3および活性領域AcN2上にTP2が配置され、これらのゲート電極Gが接続されることとなる。活性領域AcP3上には、上記共通のゲート電極G3と並行に、他のゲート電極G4が配置されている。これにより、活性領域AcP3上にTNA2が配置され、TNA2のソースドレイン領域とTND3のソースドレイン領域とが接続される共通化される。また、上記4つのゲート電極Gは、2つずつ同一ライン上に配置されている。具体的には、活性領域AcP2、AcP1およびAcN1上を横切る共通のゲート電極G1と活性領域AcP3上のゲート電極G4とは、X方向に延在する同一ライン上に配置されている。活性領域AcP4、AcP3およびAcN2上を横切る共通のゲート電極G3と活性領域AcP1上のゲート電極G2とは、X方向に延在する同一ライン上に配置されている。上記8つのトランジスタTND2、TNA1、TND1、TP1、TP2、TND3、TNA2、TND4のソースドレイン領域上には、第1プラグP1が配置される。また、上記4つのゲート電極上にも第1プラグP1が配置される。ここで、TP2の一方のソースドレイン領域と、TP1とTND2とTND1の共通のゲート電極G1上には、一の連続したプラグ一体のプラグであるシェアード第1プラグSP1が配置されている。また、TP1の一方のソースドレイン領域と、TP2とTND3とTND4の共通のゲート電極G3上には、一の連続したプラグであるシェアード第1プラグSP1が配置されている。このように、電気的に接続すべきソースドレイン領域と、ゲート電極Gとを、シェアード第1プラグSP1を用いて接続してもよい。このように、シェアード第1プラグSP1を用いることで、図2に示す第1プラグP1dとP1hの配置が不要となるため、図30に示すように、活性領域AcN1とAcN2間の距離を小さくすることができる。よって、例えば、実施の形態1のメモリセル図2参照と比較し、メモリセル面積を縮小することができる。なお、第1プラグP1およびシェアード第1プラグSP1の上層のパターンのレイアウト、即ち、第1層配線M1、第2プラグP2、第2層配線M2、第3プラグP3および第3層配線M3の配置は、図31および図32に示すように、図3および図4を参照しながら説明した実施の形態1の場合とほぼ同じであるため、ここではその詳細な説明を省略する。また、参考までに、上記メモリセルのパターンレイアウトに対応して、8つのトランジスタTND2、TNA1、TND1、TP1、TP2、TND3、TNA2、TND4を配置し、これらの接続状態を明示した回路図を図33に示す。この図33において、上記シェアード第1プラグSP1による結線の箇所は、図中の丸印の箇所に対応し、一の連続したプラグシェアード第1プラグSP1を用いてソースドレイン領域と、ゲート電極Gとが結線される。このように、シェアード第1プラグSP1を用いることで、メモリセル面積を縮小することができる。本実施の形態においては、実施の形態1で詳細に説明した効果に加え、上記効果を奏することができる。実施の形態6実施の形態1においては、略矩形のメモリセル領域のY方向に延在する辺の長さ図中縦方向の長さを、後述するトランジスタ2個分の長さ高さとしたが、本実施の形態においては、略矩形のメモリセル領域のY方向に延在する辺の長さを、トランジスタ4個分の長さとする。トランジスタ1個分の長さとは、ゲート電極のY方向の幅をa1とし、ゲート電極間のY方向の距離をb1とした場合、a1とb1の和a1b1を意味する。例えば、実施の形態1においては、メモリセル領域のY方向に延在する辺の長さは、2a1b1となり、トランジスタ2個分の長さとなる。また、本実施の形態においては、メモリセル領域のY方向に延在する辺の長さを、4a1b1とする。また、別の言い方をすれば、実施の形態1においては、2段2行にゲート電極Gを配置したが、本実施の形態においては、4段4行にゲート電極Gを配置する。なお、本実施の形態のSRAMのメモリセルの回路構成および回路動作は、図1を参照しながら説明した実施の形態1の場合と同様である。SRAMの構造メモリセルの構成図34~図36は、本実施の形態のSRAMのメモリセルの構成を示す平面図である。図34は、活性領域A、ゲート電極Gおよび第1プラグP1の配置を示す。図35は、第1プラグP1、第1層配線M1および第2プラグP2の配置を示す。図36は、第2プラグP2、第2層配線M2、第3プラグP3および第3層配線M3の配置を示す。よって、図34および図35においては、第1プラグP1を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。また、図35および図36においては、第2プラグP2を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。なお、図中の一点鎖線で囲まれた矩形の領域は、11ビットのメモリセル領域を示す。メモリセルのパターンレイアウトA、G、P1図34に示すように、半導体基板には、p型ウエルP-well、n型ウエルN-wellおよびp型ウエルP-wellがX方向に並んで配置されている。図34においては、11ビットのメモリセル領域しか示していないが、メモリセルはX方向およびY方向に繰り返し配置されるため図12参照、これらのウエルP-well、N-well、P-wellは、Y方向に延在することとなる。なお、これらのウエルの露出領域が、活性領域アクティブ領域、Aとなる。また、半導体基板には、3つの活性領域AP1、AN、AP2がX方向に並んで配置されている。これらの活性領域Aの間は素子分離領域STIとなる。言い換えれば、素子分離領域STIで活性領域Aが区画される。また、上記各ウエルP-well、N-well、P-wellは、素子分離領域STIの下部で繋がっている。具体的に、活性領域AP1は、p型ウエルP-wellの露出領域であり、Y方向に長辺を有する略矩形状である。なお、図34においては、便宜上、11ビットのメモリセル領域しか示していないが、メモリセルはX方向およびY方向に繰り返し配置されるため図12参照、メモリセルアレイにおいて、活性領域AP1は、隣接するメモリセルここでは、図34に示すメモリセル領域の下側のメモリセルの活性領域と、連続して配置される。活性領域ANは、n型ウエルN-wellの露出領域であり、Y方向に長辺を有する略矩形状である。活性領域AP2は、上記n型ウエルの図中右側に位置するp型ウエルP-wellの露出領域であり、Y方向に長辺を有する略矩形状である。なお、メモリセルはX方向およびY方向に繰り返し配置されるため図12参照、メモリセルアレイにおいて、活性領域AP2は、隣接するメモリセルここでは、図34に示すメモリセル領域の上側のメモリセルの活性領域と、連続して配置される。上記3つの活性領域AP1、AN、AP2上には、ゲート絶縁膜GOを介して、ゲート電極Gが、各活性領域をX方向に横切るように延在し、実施の形態1の回路構成の欄で説明した8つのトランジスタを構成している。具体的に、活性領域AP1、ANおよびAP2上を横切るように2本の共通のゲート電極G1、G3が配置されている。これにより、活性領域AP2上に、TND2およびTND3がソースドレイン領域を共有して直列に配置され、活性領域AP1上に、TND1およびTND4がソースドレイン領域を共有して直列に配置され、さらに、活性領域AN上にTP1およびTP2がソースドレイン領域を共有して直列に配置される。また、一方の共通のゲート電極G1により、TND1、TP1およびTND2のゲート電極Gが接続されることとなり、他方の共通ゲート電極G3により、TND3、TP2およびTND4のゲート電極Gが接続されることとなる。これらの2本の共通のゲート電極G1、G3は、並行にX方向に延在して配置される。また、活性領域AP1上には、上記2本の共通のゲート電極Gと並行に、一のゲート電極G2が配置されている。これにより、活性領域AP1上にTNA1が配置され、TNA1のソースドレイン領域とTND1のソースドレイン領域とが接続される共通化される。また、活性領域AP2上には、上記2本の共通のゲート電極G1、G3と並行に、他のゲート電極G4が配置されている。これにより、活性領域AP2上にTNA2が配置され、TNA2のソースドレイン領域とTND3のソースドレイン領域とが接続される共通化される。このように、本実施の形態においては、ドライバトランジスタを分割TND1とTND2、TND3とTND4し、異なる活性領域AP1、AP2上に配置している。さらに、これらの活性領域AP1、AP2をY方向に延在させることにより、シンプルなレイアウトとなり、加工精度が向上する。よって、実施の形態1と同様に、活性領域Aの形状に角部屈曲部を設けることなく、容易に、アクセストランジスタのゲート幅とドライバトランジスタのゲート幅を1:2とすることができる。また、上記活性領域AP1、AP2に、トランジスタを3個ずつ配置したので、活性領域の個数を低減できる。これにより、さらに、シンプルなレイアウトを実現でき、メモリセル領域の縮小化を図ることができる。また、活性領域AをY方向に延在させることで、ゲート電極GをX方向に延在させることができ、活性領域Aの加工精度のみならず、ゲート電極Gの加工精度を向上させることができる。特に、実施の形態1で詳細に説明したように、多重露光技術の採用が容易となり、加工精度の向上を図ることができる。また、シミュレーションモデル作成が容易となり、その検証精度を向上させることができる。P1、M1、P2図35に示すように、上記図34を参照しながら説明した8つのトランジスタTND2、TNA1、TND1、TP1、TP2、TND3、TNA2、TND4のソースドレイン領域上には、第1プラグP1が配置される。また、上記図34を参照しながら説明した4つのゲート電極上にも第1プラグP1が配置される。この第1プラグP1上に第1層配線M1が配置され、第1プラグP1間の電気的接続が図られる。具体的に、TND2の一方のソースドレイン領域上の第1プラグP1A、TND1およびTNA1の共通のソースドレイン領域上の第1プラグP1B、TP1の一方のソースドレイン領域上の第1プラグP1C、およびTP2とTND3とTND4の共通のゲート電極G3上の第1プラグP1Dが、第1層配線第1ノード配線M1Aで接続される。この第1層配線M1Aは、図1の蓄積ノードAと対応付けることができる。上記一方のとは、図中の下側のソースドレイン領域を示す。TND4の一方のソースドレイン領域上の第1プラグP1E、TND3およびTNA2の共通のソースドレイン領域上の第1プラグP1F、TP2の一方のソースドレイン領域上の第1プラグP1G、およびTP1とTND1とTND2の共通のゲート電極G1上の第1プラグP1Hが、が第1層配線M1Bで接続される。この第1層配線第2ノード配線M1Bは、図1の蓄積ノードBと対応付けることができる。ここでの一方のとは、図中の上側のソースドレイン領域を示す。また、TND2の他方のソースドレイン領域上の第1プラグP1I上に、第1層配線パッド領域M1Sが配置される。また、TND1の他方のソースドレイン領域上の第1プラグP1J上に、第1層配線M1Sが配置される。また、TP1とTP2の共通のソースドレイン領域上の第1プラグP1K上に、第1層配線パッド領域M1Dが配置される。この第1層配線M1Dは、図1の電源電位VDDと対応付けることができ、後述するように、電源電位線LVDDと接続される。また、TNA1の他方のソースドレイン領域上の第1プラグP1L、およびTNA2の他方のソースドレイン領域上の第1プラグP1M上に、それぞれ第1層配線M1BLが配置される。また、TNA1のゲート電極G2上の第1プラグP1N、およびTNA2のゲート電極G4上の第1プラグP1O上に、それぞれ第1層配線M1Wが配置される。上記複数の第1プラグP1間の第1層配線M1による接続状態は、図1に示す回路図の結線状態を満たす限りにおいて種々の変形が可能である。P2、M2、P3、M3図36に示すように、上記図35を参照しながら説明した第1層配線M1のうち、上記蓄積ノードAまたはBと対応する第1層配線M1M1A、M1B以外の第1層配線M1上には、第2プラグP2が配置され、さらに、その上部には、第2層配線M2が配置される。具体的に、TNA1のゲート電極G2と接続される第1層配線M1Wは、第2プラグP2を介して第2層配線M2Wと接続される。また、TNA2のゲート電極G4と接続される第1層配線M1Wは、第2プラグP2を介して第2層配線M2Wと接続される。これら2本の第2層配線M2Wは、メモリセル領域のX方向の両端部において、それぞれY方向に延在するよう配置されている。さらに、これら2本の第2層配線M2W上には、第3プラグP3が配置され、2つの第3プラグP3を接続するように、X方向に第3層配線M3WLが配置される。この第3層配線M3WLは、ワード線である。また、TND2とTND3の共通のソースドレイン領域P1Iと接続される第1層配線パッド領域M1Sは、第2プラグP2を介して第2層配線M2LVSSと接続される。この第2層配線M2LVSSは、接地電位線である。TND1とTND4の共通のソースドレイン領域P1Jと接続される第1層配線パッド領域M1Sは、第2プラグP2を介して第2層配線M2LVSSと接続される。この第2層配線M2LVSSは、接地電位線である。これら2本の接地電位線は、前述したメモリセル領域の両端部に配置される2本の第2層配線M2の内側において、それぞれY方向に延在するように配置される。また、TNA1の他方のソースドレイン領域と接続される第1層配線M1BLは、第2プラグP2を介して第2層配線M2BLと接続される。この第2層配線M2BLは、ビット線対のうち一のビット線である。TNA2の他方のソースドレイン領域と接続される第1層配線M1BLは、第2プラグP2を介して第2層配線M2/BLと接続される。この第2層配線M2/BLは他のビット線である。これら2本のビット線BL、/BLは、前述した2本の接地電位線LVSSの内側において、それぞれY方向に延在するように配置される。また、TP1とTP2の共通のソースドレイン領域P1Kと接続される第1層配線パッド領域M1Dは、第2プラグを介して第2層配線M2LVDDと接続される。この第2層配線M2LVDDは、電源電位線である。上記第2プラグP2、第2層配線M2、第3プラグP3および第3層配線M3の接続状態は、図1に示す回路図の結線状態を満たす限りにおいて種々の変形が可能であるが、前述したように、第2層配線M2を主としてY方向に延在させ、第3層配線M3を主としてX方向に延在させることで、シンプルなレイアウトを実現することができる。なお、図34~図36においては、便宜上、11ビットのメモリセル領域しか示していないが、後述するように、メモリセルはX方向およびY方向に繰り返し配置されるため、メモリセルアレイにおいて、上記接地電位線LVSS、ビット線BL、/BL、電源電位線LVDDはY方向に延在し、ワード線WLはX方向に延在するよう配置される。また、本実施の形態においては、第2層配線M2Wワード線と接続される第2層配線とビット線BL、/BLとの間に、接地電位線LVSSを配置したので、接地電位線LVSSのシールド効果が生じ、第2層配線M2Wワード線と接続される第2層配線とビット線BL、/BLとの相互作用クロストークノイズを低減することができる。なお、図34~図36を参照しながら説明した各パターンは、メモリセル領域の中心点に対し点対称に配置されている。また、参考までに、上記メモリセルのパターンレイアウトに対応して、8つのトランジスタTND2、TNA1、TND1、TP1、TP2、TND3、TNA2、TND4を配置し、これらの接続状態を明示した回路図を図37に示す。メモリセルアレイの構成本実施の形態のSRAMのメモリセルアレイは、実施の形態1と同様にアレイ状に配置される。即ち、実施の形態1において図12を参照しながら説明したように、メモリセル領域Fが、X方向に延在するラインに対して線対称に、繰り返し配置され、また、Y方向に延在するラインに対して線対称に、繰り返し配置される。タップセル領域の説明また、本実施の形態のSRAMのメモリセルアレイ中には、実施の形態1と同様に、タップセル領域が設けられる。タップセル領域を介して各ウエルに所定の電位例えば、接地電位VSSや電源電位VDDが給電される。実施の形態7実施の形態6においては、p型ウエルP-well、n型ウエルN-wellおよびp型ウエルP-wellをX方向に並んで配置したが図34、n型ウエルN-wellの両側のp型ウエルP-wellを片方にまとめて配置してもよい図38。なお、本実施の形態においては、実施の形態6と同様に、略矩形のメモリセル領域のY方向に延在する辺の長さを、トランジスタ4個分の長さとしている。別の言い方をすれば、本実施の形態においては、4段4行にゲート電極Gを配置している。なお、本実施の形態のSRAMのメモリセルの回路構成および回路動作は、図1を参照しながら説明した実施の形態1の場合と同様である。SRAMの構造メモリセルの構成図38~図40は、本実施の形態のSRAMのメモリセルの構成を示す平面図である。図38は、活性領域A、ゲート電極Gおよび第1プラグP1の配置を示す。図39は、第1プラグP1、第1層配線M1および第2プラグP2の配置を示す。図40は、第2プラグP2、第2層配線M2、第3プラグP3および第3層配線M3の配置を示す。よって、図38および図39においては、第1プラグP1を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。また、図39および図40においては、第2プラグP2を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。なお、図中の一点鎖線で囲まれた矩形の領域は、11ビットのメモリセル領域を示す。メモリセルのパターンレイアウトA、G、P1図38に示すように、半導体基板には、n型ウエルN-wellおよびp型ウエルP-wellがX方向に並んで配置されている。図38においては、11ビットのメモリセル領域しか示していないが、メモリセルはX方向およびY方向に繰り返し配置されるため図12参照、双方のウエルN-well、P-wellは、Y方向に延在することとなる。なお、これらのウエルの露出領域が、活性領域アクティブ領域、Aとなる。また、半導体基板には、3つの活性領域AN、AP1、AP2がX方向に並んで配置されている。これらの活性領域Aの間は素子分離領域STIとなる。言い換えれば、素子分離領域STIで活性領域Aが区画される。また、上記各ウエルN-well、P-wellは、素子分離領域STIの下部で繋がっている。具体的に、活性領域ANは、n型ウエルN-wellの露出領域であり、Y方向に長辺を有する略矩形状である。活性領域AP1は、上記n型ウエルの図中右側に位置するp型ウエルP-wellの露出領域であり、Y方向に長辺を有する略矩形状である。なお、図38においては、便宜上、11ビットのメモリセル領域しか示していないが、メモリセルはX方向およびY方向に繰り返し配置されるため、メモリセルアレイにおいて、活性領域AP1は、Y方向にライン状に延在することとなる。活性領域AP2は、上記p型ウエルP-wellの露出領域であり、活性領域AP1の隣に配置され、Y方向に長辺を有する略矩形状である。上記3つの活性領域AN、Ap1、AP2上には、ゲート絶縁膜GOを介して、ゲート電極Gが、各活性領域をX方向に横切るように延在し、実施の形態1の回路構成の欄で説明した8つのトランジスタを構成している。具体的に、活性領域AN、AP1およびAP2上を横切るように2本の共通のゲート電極G1、G3が配置されている。これにより、活性領域AP2上に、TND2およびTND4がソースドレイン領域を共有して直列に配置され、活性領域AP1上に、TND1およびTND3がソースドレイン領域を共有して直列に配置され、さらに、活性領域AN上にTP1およびTP2がソースドレイン領域を共有して直列に配置される。また、一方の共通のゲート電極G1により、TP1、TND1およびTND2のゲート電極Gが接続されることとなり、他方の共通ゲート電極G3により、TP2、TND3およびTND4のゲート電極Gが接続されることとなる。これらの2本の共通のゲート電極Gは、並行にX方向に延在して配置される。また、活性領域AP1上には、上記2本の共通のゲート電極G1、G3と並行に、一のゲート電極G2が配置されている。これにより、活性領域AP1上にTNA1が配置され、TNA1のソースドレイン領域とTND1のソースドレイン領域とが接続される共通化される。また、活性領域AP1上には、上記2本の共通のゲート電極Gと並行に、他のゲート電極G4が配置されている。これにより、活性領域AP1上にTNA2が配置され、TNA2のソースドレイン領域とTND3のソースドレイン領域とが接続される共通化される。このように、本実施の形態においては、ドライバトランジスタを分割TND1とTND2、TND3とTND4し、異なる活性領域AP1、AP2上に配置している。さらに、これらの活性領域AP1、AP2をY方向に延在させることにより、シンプルなレイアウトとなり、加工精度が向上する。よって、実施の形態1と同様に、活性領域Aの形状に角部屈曲部を設けることなく、容易に、アクセストランジスタのゲート幅とドライバトランジスタのゲート幅を1:2とすることができる。また、上記活性領域AP1に、アクセストランジスタTNA1、TNA2をも配置したので、活性領域の個数を低減できる。なお、ここでは、上記活性領域AP1に、アクセストランジスタTNA1、TNA2をも配置したが、2つの活性領域AP1およびAP2にそれぞれアクセストランジスタを1個ずつ配置してもよい。このように、ドライバトランジスタを分割して配置した活性領域ここでは、AP1、AP2に、残りのn型のトランジスタを適宜配置すればよい。これにより、活性領域の個数を低減できる。その結果、さらに、シンプルなレイアウトを実現でき、メモリセル領域の縮小化を図ることができる。また、活性領域AをY方向に延在させることで、ゲート電極GをX方向に延在させることができ、活性領域Aの加工精度のみならず、ゲート電極Gの加工精度を向上させることができる。特に、実施の形態1で詳細に説明したように、多重露光技術の採用が容易となり、加工精度の向上を図ることができる。また、シミュレーションモデル作成が容易となり、その検証精度を向上させることができる。P1、M1、P2図39に示すように、上記図38を参照しながら説明した8つのトランジスタTND2、TNA1、TND1、TP1、TP2、TND3、TNA2、TND4のソースドレイン領域上には、第1プラグP1が配置される。また、上記図38を参照しながら説明した4つのゲート電極上にも第1プラグP1が配置される。この第1プラグP1上に第1層配線M1が配置され、第1プラグP1間の電気的接続が図られる。具体的に、TND2の一方のソースドレイン領域上の第1プラグP1A、TND1およびTNA1の共通のソースドレイン領域上の第1プラグP1B、TP1の一方のソースドレイン領域上の第1プラグP1C、およびTP2とTND3とTND4の共通のゲート電極G3上の第1プラグP1Dが、第1層配線M1Aで接続される。この第1層配線第1ノード配線M1Aは、図1の蓄積ノードAと対応付けることができる。上記一方のとは、図中の下側のソースドレイン領域を示す。TND4の一方のソースドレイン領域上の第1プラグP1E、TND3およびTNA2の共通のソースドレイン領域上の第1プラグP1F、TP2の一方のソースドレイン領域上の第1プラグP1G、およびTP1とTND1とTND2の共通のゲート電極G1上の第1プラグP1Hが、第1層配線第2ノード配線M1Bで接続される。この第1層配線M1Bは、図1の蓄積ノードBと対応付けることができる。ここでの一方のとは、図中の上側のソースドレイン領域を示す。また、TND2とTND4の共通のソースドレイン領域上の第1プラグP1Pと、TND1およびTND3の共通のソースドレイン領域上の第1プラグP1Qが、第1層配線M1Sで接続される。この第1層配線M1Sは、図1の接地電位VSSと対応付けることができ、後述するように、接地電位線LVSSと接続される。また、TP1とTP2の共通のソースドレイン領域上の第1プラグP1R上に、第1層配線M1Dが配置される。この第1層配線M1Dは、図1の電源電位VDDと対応付けることができ、後述するように、電源電位線LVDDと接続される。また、TNA1の他方のソースドレイン領域上の第1プラグP1S、およびTNA2の他方のソースドレイン領域上の第1プラグP1T上に、それぞれ第1層配線M1BLが配置される。また、TNA1のゲート電極G2上の第1プラグP1Uと、TNA2のゲート電極G4上の第1プラグP1Vが、第1層配線M1Wで接続される。上記複数の第1プラグP1間の第1層配線M1による接続状態は、図1に示す回路図の結線状態を満たす限りにおいて種々の変形が可能である。P2、M2、P3、M3図40に示すように、上記図39を参照しながら説明した第1層配線M1のうち、上記蓄積ノードAまたはBと対応する第1層配線M1M1A、M1B以外の第1層配線M1上には、第2プラグP2が配置され、さらに、その上部には、第2層配線M2が配置される。具体的に、TNA1のゲート電極G2およびTNA2のゲート電極G4と接続される第1層配線M1Wは、第2プラグP2を介して第2層配線M2Wと接続される。この第2層配線M2Wは、メモリセル領域のX方向の端部において、Y方向に延在するよう配置されている。さらに、この第2層配線M2上には、第3プラグP3が配置され、この第3プラグP3上に、X方向に延在する第3層配線M3WLが配置される。この第3層配線M3WLは、ワード線である。また、TNA1の他方のソースドレイン領域P1Sと接続される第1層配線M1BLは、第2プラグP2を介して第2層配線M2BLと接続される。この第2層配線M2BLは、ビット線対のうち一のビット線である。TNA2の他方のソースドレイン領域P1Tと接続される第1層配線M1BLは、第2プラグP2を介して第2層配線M2/BLと接続される。この第2層配線M2/BLは他のビット線である。これら2本のビット線BL、/BLは、それぞれY方向に延在するように配置される。また、TND2とTND4の共通のソースドレイン領域P1PおよびTND1およびTND3の共通のソースドレイン領域P1Qと接続される第1層配線M1Sは、第2プラグP2を介して第2層配線M2LVSSと接続される。この第2層配線M2LVSSは、接地電位線である。この接地電位線は、2本のビット線BL、/BL間において、Y方向に延在するように配置される。また、TP1とTP2の共通のソースドレイン領域P1Rと接続される第1層配線M1Dは、第2プラグを介して第2層配線M2LVDDと接続される。この第2層配線M2LVDDは、電源電位線である。上記第2プラグP2、第2層配線M2、第3プラグP3および第3層配線M3の接続状態は、図1に示す回路図の結線状態を満たす限りにおいて種々の変形が可能であるが、前述したように、第2層配線M2を主としてY方向に延在させ、第3層配線M3を主としてX方向に延在させることで、シンプルなレイアウトを実現することができる。なお、図34~図36においては、便宜上、11ビットのメモリセル領域しか示していないが、後述するように、メモリセルはX方向およびY方向に繰り返し配置されるため、メモリセルアレイにおいて、上記接地電位線LVSS、ビット線BL、/BL、電源電位線LVDDはY方向に延在し、ワード線WLはX方向に延在するよう配置される。また、本実施の形態においては、ビット線BL、/BLの間に、接地電位線LVSSを配置したので、接地電位線LVSSのシールド効果が生じ、ビット線BL、/BL間の相互作用クロストークノイズを低減することができる。さらに、本実施の形態においては、メモリセル領域において、n型ウエルN-wellの片側にp型ウエルP-wellを配置したので、実施の形態6図34の場合と比較し、n型ウエルN-wellとp型ウエルP-wellとの境界領域が低減し、前述したウエル近接効果を低減することができる。なお、参考までに、上記メモリセルのパターンレイアウトに対応して、8つのトランジスタTND2、TNA1、TND1、TP1、TP2、TND3、TNA2、TND4を配置し、これらの接続状態を明示した回路図を図41に示す。メモリセルアレイの構成本実施の形態のSRAMのメモリセルアレイは、実施の形態1と同様にアレイ状に配置される。即ち、実施の形態1において図12を参照しながら説明したように、メモリセル領域Fが、X方向に延在するラインに対して線対称に、繰り返し配置され、また、Y方向に延在するラインに対して線対称に、繰り返し配置される。タップセル領域の説明また、本実施の形態のSRAMのメモリセルアレイ中には、実施の形態1と同様に、タップセル領域が設けられる。タップセル領域を介して各ウエルに所定の電位例えば、接地電位VSSや電源電位VDDが給電される。本実施の形態のSRAMのメモリセルアレイは、実施の形態1図15と同様にタップセルF’を有する。このタップセルF’は、Y方向に並ぶメモリセル領域n個ごとに配置され、Y方向に延在するラインに対し線対称に、X方向に繰り返し配置される。図15においては、X方向に並ぶ複数のタップセルのうち、一のタップセルをF’で示してある。図42および図43は、本実施の形態のSRAMのタップセルF’の構成を示す平面図である。図42は、活性領域AcS、ダミーゲート電極DG、第1プラグP1、第1層配線M1および第2プラグP2の配置を示す。図43は、第2プラグP2、第2層配線M2、第3プラグP3および第3層配線M3の配置を示す。よって、図42および図43においては、第2プラグP2を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。なお、図中の一点鎖線で囲まれた矩形の領域は、1のタップセル領域を示し、例えば、メモリセル領域と同じ大きさに設定されている。メモリセル領域において、Y方向に延在する各ウエルN-well、P-wellは、図42に示すタップセルにおいてもY方向に延在しており、n型ウエルN-wellおよびp型ウエルP-wellがX方向に並んで配置されている。また、タップセル領域上には、給電用の活性領域AcSが設けられ、2つの活性領域AcSが、X方向に並んで配置されている。これらの活性領域AcSの間は素子分離領域STIとなる。具体的に、各活性領域AcSは、各ウエルP-well、N-wellの露出領域であり、ここでは、X方向に長辺を有する略矩形状に形成されている。また、2つの活性領域AcSは、X方向に延在する同一ライン上に配置されている。図中左側のp型ウエルP-well上の活性領域AcS上には、第1プラグP1が配置され、この第1プラグP1上には、第1層配線M1が配置されている。また、第1層配線M1上には、第2プラグP2が配置される。この第2プラグP2上には、第2層配線M2LVSSが配置される。この第2層配線M2LVSSは、メモリセルのパターンレイアウトの欄で説明した、接地電位線となる。さらに、タップセル領域には、第2層配線M2LVSS上に第3プラグP3が配置され、その上部に第3層配線M3CVSSが配置される。この第3層配線M3CVSSは、X方向に並ぶタップセルの各接地電位線と接続される共通接地電位線となる図43。図中左側のn型ウエルN-well上の活性領域AcS上には、第1プラグP1が配置され、この第1プラグP1上には、第1層配線M1が配置されている。また、第1層配線M1上には、第2プラグP2が配置される。この第2プラグP2上には、第2層配線M2LVDDが配置される。この第2層配線M2LVDDは、メモリセルのパターンレイアウトの欄で説明した、電源電位線となる。さらに、タップセル領域には、第2層配線M2LVDD上に第3プラグP3が配置され、その上部に第3層配線M3CVDDが配置される。この第3層配線M3CVDDは、X方向に並ぶタップセルの各接地電位線と接続される共通電源電位線となる図43。なお、タップセル領域上には、メモリセルのパターンレイアウトの欄で説明した、ビット線第2層配線M2BL、第2層配線M2/BLが延在している図43。また、図42に示すように、タップセル領域においては、素子分離領域STI上に、X方向に延在するダミーゲート電極DGが配置されている。このように、ダミーゲート電極DGを設けることで、ゲート電極による凹凸が規則的に繰り返されることとなり、レイアウトの規則性が向上する。その結果、製造ばらつきなどを低減でき、装置特性の向上を図ることができる。実施の形態8実施の形態7で説明したメモリセルにおいては、3つの活性領域を、AN、AP1、AP2の順に、X方向に並んで配置した図38が、AP1とAP2の位置を入れ替えてもよい図44参照。メモリセルの構成メモリセルのパターンレイアウト図44~図46は、本実施の形態のSRAMのメモリセルの構成を示す平面図である。図44は、活性領域A、ゲート電極Gおよび第1プラグP1の配置を示す。図45は、第1プラグP1、第1層配線M1および第2プラグP2の配置を示す。図46は、第2プラグP2、第2層配線M2、第3プラグP3および第3層配線M3の配置を示す。よって、図44および図45においては、第1プラグP1を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。また、図45および図46においては、第2プラグP2を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。なお、図中の一点鎖線で囲まれた矩形の領域は、11ビットのメモリセル領域を示す。図44に示すように、半導体基板には、n型ウエルN-wellおよびp型ウエルP-wellがX方向に並んで配置されている。図44においては、11ビットのメモリセル領域しか示していないが、前述したように、メモリセルはX方向およびY方向に繰り返し配置されるため図12参照、これらのウエルN-well、P-wellは、Y方向に延在することとなる。なお、これらのウエルの露出領域が、活性領域アクティブ領域、Aとなる。また、半導体基板には、3つの活性領域がX方向に並んで配置されている。実施の形態7の場合と異なり、本実施の形態においては、AN、AP2、AP1の順に並んで配置されている。他の構成G、P1などは、実施の形態7と同様であるためその詳細な説明を省略する。また、図45および図46に示す第1プラグP1、第1層配線M1、第2プラグP2、第2層配線M2、第3プラグP3および第3層配線M3の配置も、図39および図40を参照しながら説明した実施の形態1の場合とほぼ同じであるためその詳細な説明を省略する。このように、本実施の形態においては、メモリセル領域において、Y方向にライン状に延在する活性領域AP1をn型ウエルN-wellとp型ウエルP-wellとの境界から遠ざけて配置している。言い換えれば、より多くのトランジスタが配置される活性領域を上記境界から遠ざけて配置している。これにより、n型ウエルN-wellとp型ウエルP-wellとの境界と活性領域AP1との距離が大きくなり、前述したウエル近接効果を低減することができる。その結果、トランジスタ特性を向上させることができる。また、参考までに、上記メモリセルのパターンレイアウトに対応して、8つのトランジスタTND2、TNA1、TND1、TP1、TP2、TND3、TNA2、TND4を配置し、これらの接続状態を明示した回路図を図47に示す。この図47からも明らかなように、トランジスタTNA1およびTNA2が、n型ウエルN-wellとp型ウエルP-wellとの境界から遠ざけて配置される図中の矢印参照。このように、ウエル近接効果を低減し、トランジスタ特性例えば、TNA1やTNA2の特性などを向上させることができる。本実施の形態においては、実施の形態1で詳細に説明した効果に加え、上記効果を奏することができる。実施の形態9実施の形態1においては、いわゆるシングルポートSinglePortのSRAM図1を例に説明したが、本実施の形態においては、いわゆるデュアルポートDualPortのSRAM図48の適用例について説明する。回路構成図48は、本実施の形態のSRAMのメモリセルを示す等価回路図である。実施の形態1において説明した等価回路図図1と異なり、2対のビット線対BLAと/BLA、BLBと/BLBおよび2本のワード線WLA、WLBを有する。図48に示すように、メモリセルは、上記2対のビット線と上記2本ワード線WLとの交差部に配置される。このメモリセルは、一対のロードトランジスタロードMOS、負荷用トランジスタ、負荷用MISFETTP1、TP2、2対のアクセストランジスタアクセスMOS、アクセス用トランジスタ、アクセスMISFET、転送用トランジスタTNA1とTNA3、TNA2とTNA4、および一対のドライバトランジスタドライバMOS、駆動用MISFETTND2、TND4を有している。ここで、本実施の形態においては、ドライバトランジスタ駆動用MISFETTND2と並列に接続されるドライバトランジスタTND1を有している。また、ドライバトランジスタ駆動用MISFETTND4と並列に接続されるドライバトランジスタTND3を有している。上記メモリセルを構成するトランジスタのうち、ロードトランジスタは、p型pチャネル型のトランジスタであり、アクセストランジスタおよびドライバトランジスタは、n型nチャネル型のトランジスタである。また、上記メモリセルを構成する上記8つのトランジスタのうち、TND2とTP1とはCMOSインバータを構成し、TND4とTP2とは、他のCMOSインバータを構成している。これら一対のCMOSインバータの相互の入出力端子蓄積ノードA、Bは、交差結合され、1ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。ここで、本実施の形態のSRAMのメモリセルにおいては、TND2と並列にTND1が設けられ、TND4と並列にTND3が設けられているため、TND1、TND2およびTP1でCMOSインバータを構成し、TND3、TND4およびTP2で他のCMOSインバータが構成されると見ることもできる。よって、本実施の形態のSRAMメモリセルを構成する10個のトランジスタの接続関係を詳述すれば以下のようになる。電源電位第1電位と蓄積ノードAとの間にTP1が接続され、蓄積ノードAと接地電位基準電位、上記第1電位より低い第2電位との間にTND1およびTND2が並列に接続され、TP1、TND1およびTND2のゲート電極は、蓄積ノードBに接続される。電源電位第1電位と蓄積ノードBとの間にTP2が接続され、蓄積ノードBと接地電位基準電位、上記第1電位より低い第2電位との間にTND3およびTND4が並列に接続され、TP2、TND3およびTND4のゲート電極は、蓄積ノードAに接続される。ビット線BLAと蓄積ノードAとの間にTNA1が接続され、ビット線/BLAと蓄積ノードBとの間にTNA3が接続され、TNA1およびTNA3のゲート電極は、ワード線WLAに接続されるワード線となる。また、ビット線BLBと蓄積ノードAとの間にTNA2が接続され、ビット線/BLBと蓄積ノードBとの間にTNA4が接続され、TNA2およびTNA4のゲート電極は、ワード線WLBに接続されるワード線となる。このように、本実施の形態のSRAMメモリセルにおいては、ドライバトランジスタを分割TND1とTND2、TND3とTND4して構成している。上記のようにデュアルポートDualPortのSRAMは、データの入出力の為の信号の出入り口ポートが2つ設けられており、片方のポートからデータを読み出していても、同時にもう一方のポートからデータを書き込むことが可能であり、高速にデータの処理を行なうことが可能となる。SRAMの構造メモリセルの構成図49~図51は、本実施の形態のSRAMのメモリセルの構成を示す平面図である。図49は、活性領域Ac、ゲート電極Gおよび第1プラグP1の配置を示す。図50は、第1プラグP1、第1層配線M1および第2プラグP2の配置を示す。図51は、第2プラグP2、第2層配線M2、第3プラグP3および第3層配線M3の配置を示す。よって、図49および図50においては、第1プラグP1を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。また、図50および図51においては、第2プラグP2を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。なお、図中の一点鎖線で囲まれた矩形の領域は、11ビットのメモリセル領域を示す。メモリセルのパターンレイアウトAc、G、P1図49に示すように、半導体基板には、p型ウエルP-well、n型ウエルN-wellおよびp型ウエルP-wellがX方向に並んで配置されている。図49においては、11ビットのメモリセル領域しか示していないが、後述するように、メモリセルはX方向およびY方向に繰り返し配置されるため図12参照、これらのウエルP-well、N-well、P-wellは、Y方向に延在することとなる。なお、これらのウエルの露出領域が、活性領域アクティブ領域、Acとなる。また、半導体基板には、6つの活性領域AcP2、AcP1、AcN1、AcN2、AcP3、AcP4がX方向に並んで配置されている。これらの活性領域Acの間は素子分離領域STIとなる。言い換えれば、素子分離領域STIで活性領域Acが区画される。また、上記各ウエルP-well、N-well、P-wellは、素子分離領域STIの下部で繋がっている。具体的に、活性領域AcP2は、p型ウエルP-wellの露出領域であり、Y方向に長辺を有する略矩形状である。活性領域AcP1は、活性領域AcP2の隣に配置され、p型ウエルP-wellの露出領域であり、Y方向に長辺を有する略矩形状である。なお、図49においては、便宜上、11ビットのメモリセル領域しか示していないが、メモリセルはX方向およびY方向に繰り返し配置されるため、メモリセルアレイにおいて、活性領域AcP1およびAcP2は、Y方向にライン状に延在することとなる。活性領域AcN1は、n型ウエルN-wellの露出領域であり、Y方向に長辺を有する略矩形状である。活性領域AcN2は、n型ウエルN-wellの露出領域であり、Y方向に長辺を有する略矩形状である。活性領域AcP3は、上記n型ウエルの図中右側に位置するp型ウエルP-wellの露出領域であり、Y方向に長辺を有する略矩形状である。活性領域AcP4は、活性領域AcP3の隣に配置され、上記p型ウエルP-wellの露出領域であり、Y方向に長辺を有する略矩形状である。なお、メモリセルアレイにおいて、活性領域AcP3およびAcP4は、Y方向にライン状に延在している。上記6つの活性領域AcP2、AcP1、AcN1、AcN2、AcP3、AcP4上には、ゲート絶縁膜GOを介して、ゲート電極Gが、各活性領域をX方向に横切るように延在し、上記回路構成の欄で説明した10のトランジスタを構成している。具体的に、活性領域AcP2、AcP1およびAcN1上を横切るように共通のゲート電極G1が配置されている。これにより、活性領域AcP2上にTND2、活性領域AcP1上にTND1および活性領域AcN1上にTP1が配置され、これらのゲート電極Gが接続されることとなる。活性領域AcP1上には、上記共通のゲート電極G1と並行に、ゲート電極G2bが配置されている。これにより、活性領域AcP1上にTNA1が配置され、TNA1のソースドレイン領域とTND1のソースドレイン領域とが接続される共通化される。また、活性領域AcP2上には、上記共通のゲート電極G1と並行に、ゲート電極G2aが配置されている。これにより、活性領域AcP2上にTNA2が配置され、TNA2のソースドレイン領域とTND2のソースドレイン領域とが接続される共通化される。また、活性領域AcP4、AcP3およびAcN2上を横切るように共通のゲート電極G3が配置されている。これにより、活性領域AcP4上にTND3、活性領域AcP3上にTND4および活性領域AcN2上にTP2が配置され、これらのゲート電極Gが接続されることとなる。活性領域AcP3上には、上記共通のゲート電極G3と並行に、ゲート電極G4bが配置されている。これにより、活性領域AcP3上にTNA4が配置され、TNA4のソースドレイン領域とTND4のソースドレイン領域とが接続される共通化される。また、活性領域AcP4上には、上記共通のゲート電極G3と並行に、ゲート電極G4aが配置されている。これにより、活性領域AcP4上にTNA3が配置され、TNA3のソースドレイン領域とTND3のソースドレイン領域とが接続される共通化される。また、上記6つのゲート電極Gは、3つずつ同一ライン上に配置されている。具体的には、活性領域AcP2、AcP1およびAcN1上を横切る共通のゲート電極G1と活性領域AcP3上のゲート電極G4bと活性領域AcP4上のゲート電極G4aとは、X方向に延在する同一ライン上に配置されている。活性領域AcP4、AcP3およびAcN2上を横切る共通のゲート電極G3と活性領域AcP1上のゲート電極G2bと活性領域AcP2上のゲート電極G2aとは、X方向に延在する同一ライン上に配置されている。このように、本実施の形態においては、ドライバトランジスタを分割TND1とTND2、TND3とTND4し、異なる活性領域AcP2とAcP1、AcP4とAcP3上に配置している。さらに、これらの活性領域AcP2とAcP1、AcP4とAcP3をY方向に延在させることにより、シンプルなレイアウトとなり、加工精度が向上する。よって、実施の形態1と同様に、活性領域Acの形状に角部屈曲部を設けることなく、容易に、アクセストランジスタのゲート幅とドライバトランジスタのゲート幅を1:2とすることができる。また、上記活性領域AcP2、AcP1、AcP4、AcP3に、アクセストランジスタTNA1、TNA2、TNA3、TNA4を配置したので、活性領域の個数を低減できる。これにより、さらに、シンプルなレイアウトを実現でき、メモリセル領域の縮小化を図ることができる。また、活性領域AcをY方向に延在させることで、ゲート電極GをX方向に延在させることができ、活性領域Acの加工精度のみならず、ゲート電極Gの加工精度を向上させることができる。特に、実施の形態1で詳細に説明したように、多重露光技術の採用が容易となり、加工精度の向上を図ることができる。また、シミュレーションモデル作成が容易となり、その検証精度を向上させることができる。P1、M1、P2図50に示すように、上記図49を参照しながら説明した10のトランジスタTND2、TNA2、TNA1、TND1、TP1、TP2、TND4、TNA4、TND3、TNA3のソースドレイン領域上には、第1プラグP1が配置される。また、上記図49を参照しながら説明した6つのゲート電極上にも第1プラグP1が配置される。この第1プラグP1上に第1層配線M1が配置され、第1プラグP1間の電気的接続が図られる。具体的に、TND2とTNA2の共通のソースドレイン領域上の第1プラグP1a、TND1およびTNA1の共通のソースドレイン領域上の第1プラグP1b、TP1の一方のソースドレイン領域上の第1プラグP1c、およびTP2とTND3とTND4の共通のゲート電極G3上の第1プラグP1dが、第1層配線第1ノード配線M1Aで接続される。この第1層配線M1Aは、図48の蓄積ノードAと対応付けることができる。上記一方のとは、図中の上側のソースドレイン領域を示す。TND3とTNA3の共通のソースドレイン領域上の第1プラグP1e、TND4およびTNA4の共通のソースドレイン領域上の第1プラグP1f、TP2の一方のソースドレイン領域上の第1プラグP1g、およびTP1とTND1とTND2の共通のゲート電極G上の第1プラグP1hが、が第1層配線M1Bで接続される。この第1層配線M1Bは、図48の蓄積ノードBと対応付けることができる。上記蓄積ノードAまたはBと対応する第1層配線M1M1A、M1Bは、主としてX方向に延在するように配置されている。ここでの一方のとは、図中の下側のソースドレイン領域を示す。また、TND2の他方のソースドレイン領域上の第1プラグP1j、およびTND1の他方のソースドレイン領域上の第1プラグP1iが、第1層配線M1Sで接続される。この第1層配線M1Sは、図48の接地電位VSSと対応付けることができ、後述するように、接地電位線LVSSと接続される。TND3の他方のソースドレイン領域上の第1プラグP1k、およびTND4の他方のソースドレイン領域上の第1プラグP1mが、第1層配線M1Sで接続される。この第1層配線M1Sは、図48の接地電位VSSと対応付けることができ、後述するように、接地電位線LVSSと接続される。また、TNA2の他方のソースドレイン領域上の第1プラグP1t、TNA1の他方のソースドレイン領域上の第1プラグP1n、およびTP1の他方のソースドレイン領域上の第1プラグP1o上に、それぞれ第1層配線M1M1BL、M1Dが配置される。また、TNA3の他方のソースドレイン領域上の第1プラグP1u、TNA4の他方のソースドレイン領域上の第1プラグP1p、およびTP2の他方のソースドレイン領域上の第1プラグP1q上に、それぞれ第1層配線M1M1BL、M1Dが配置される。また、TNA2のゲート電極G2a上の第1プラグP1r、TNA1のゲート電極G2b上の第1プラグP1v、TNA4のゲート電極G4b上の第1プラグP1w、およびTNA3のゲート電極G4a上の第1プラグP1s上に、それぞれ第1層配線M1Wが配置される。上記複数の第1プラグP1間の第1層配線M1による接続状態は、図48に示す回路図の結線状態を満たす限りにおいて種々の変形が可能である。P2、M2、P3、M3図51に示すように、上記図50を参照しながら説明した第1層配線M1のうち、上記蓄積ノードAまたはBと対応する第1層配線M1M1A、M1B以外の第1層配線M1M1S、M1D、M1W、M1BL上には、第2プラグP2が配置され、さらに、その上部には、第2層配線M2が配置される。具体的に、TNA2のゲート電極G2aと接続される第1層配線M1Wは、第2プラグP2を介して第2層配線M2Wと接続される。また、TNA4のゲート電極G4bと接続される第1層配線M1Wは、第2プラグP2を介して第2層配線M2Wと接続される。これら2本の第2層配線M2Wは、メモリセル領域において、それぞれY方向に延在するよう配置されている。さらに、これら2本の第2層配線M2W上には、第3プラグP3が配置され、2つの第3プラグP3を接続するように、X方向に第3層配線M3WLBが配置される。この第3層配線M3WLBは、ワード線である。TNA3のゲート電極G4aと接続される第1層配線M1Wは、第2プラグP2を介して第2層配線M2Wと接続される。また、TNA1のゲート電極G2bと接続される第1層配線M1Wは、第2プラグP2を介して第2層配線M2Wと接続される。これら2本の第2層配線M2は、メモリセル領域において、それぞれY方向に延在するよう配置されている。さらに、これら2本の第2層配線M2W上には、第3プラグP3が配置され、2つの第3プラグP3を接続するように、X方向に第3層配線M3WLAが配置される。この第3層配線M3WLAは、ワード線である。また、TND2の他方のソースドレイン領域P1jおよびTND1の他方のソースドレイン領域P1iと接続される第1層配線M1Sは、第2プラグP2を介して第2層配線M2LVSSと接続される。この第2層配線M2LVSSは、接地電位線である。TND4の他方のソースドレイン領域P1mおよびTND3の他方のソースドレイン領域P1kと接続される第1層配線M1Sは、第2プラグP2を介して第2層配線M2LVSSと接続される。この第2層配線M2LVSSは、接地電位線である。また、TNA2の他方のソースドレイン領域P1tと接続される第1層配線M1BLは、第2プラグP2を介して第2層配線M2BLBと接続される。TNA4の他方のソースドレイン領域P1pと接続される第1層配線M1BLは、第2プラグP2を介して第2層配線M2/BLBと接続される。これら2本の第2層配線M2BLビット線BLB、/BLBは、ビット線対を構成し、それぞれY方向に延在するように配置される。また、TNA1の他方のソースドレイン領域P1nと接続される第1層配線M1BLは、第2プラグP2を介して第2層配線M2BLAと接続される。TNA3の他方のソースドレイン領域P1uと接続される第1層配線M1BLは、第2プラグP2を介して第2層配線M2/BLAと接続される。これら2本の第2層配線M2ビット線BLA、/BLAは、ビット線対を構成し、それぞれY方向に延在するように配置される。また、TP1の他方のソースドレイン領域P1oと接続される第1層配線M1D上の第2プラグP2と、TP2の他方のソースドレイン領域P1qと接続される第1層配線M1D上の第2プラグP2と、を接続するように第2層配線M2LVDDが配置される。この第2層配線M2LVDDは電源電位線である。この電源電位線は、主としてY方向に延在するが、Y方向に延在するライン部と、このライン部から上記第2プラグP2上を覆う突起部とを有する。上記第2プラグP2、第2層配線M2、第3プラグP3および第3層配線M3の接続状態は、図48に示す回路図の結線状態を満たす限りにおいて種々の変形が可能であるが、前述したように、第2層配線M2を主としてY方向に延在させ、第3層配線M3を主としてX方向に延在させることで、シンプルなレイアウトを実現することができる。なお、図49~図51においては、便宜上、11ビットのメモリセル領域しか示していないが、後述するように、メモリセルはX方向およびY方向に繰り返し配置されるため、メモリセルアレイにおいて、上記接地電位線LVSS、ビット線BLA、/BLA、BLB、/BLB、電源電位線LVDDはY方向に延在し、ワード線WLA、WLBはX方向に延在するよう配置される。また、本実施の形態においては、活性領域を分割して配置AcP2とAcP1、AcP4とAcP3したので、活性領域間に位置する素子分離領域STI分だけドライバトランジスタTND1とTND2、TND3とTND4の形成領域が大きくなるが、この領域を利用して、上記のように第2層配線M2ワード線と接続される第2層配線M2W間に、ビット線や接地電位線LVSSを配置することができる。また、ビット線間に、接地電位線LVSSを配置したので、接地電位線LVSSのシールド効果が生じ、ビット線間の相互作用クロストークノイズを低減することができる。なお、図49~図51を参照しながら説明した各パターンは、メモリセル領域の中心点に対し点対称に配置される。また、参考までに、上記メモリセルのパターンレイアウトに対応して、10のトランジスタTND2、TNA2、TNA1、TND1、TP1、TP2、TND4、TNA4、TND3、TNA3を配置し、これらの接続状態を明示した回路図を図52に示す。実施の形態10実施の形態9においては、略矩形のメモリセル領域のY方向に延在する辺の長さを、トランジスタ2個分の長さとしたデュアルポートDualPortのSRAM図48について説明したが、略矩形のメモリセル領域のY方向に延在する辺の長さを、トランジスタ4個分の長さとしてもよい。本実施の形態においては、略矩形のメモリセル領域のY方向に延在する辺の長さを、トランジスタ4個分の長さとしたデュアルポートDualPortのSRAM図53について説明する。なお、本実施の形態のSRAMのメモリセルの回路構成は、図48を参照しながら説明した実施の形態9の場合と同様である。SRAMの構造メモリセルの構成図53~図55は、本実施の形態のSRAMのメモリセルの構成を示す平面図である。図53は、活性領域A、ゲート電極Gおよび第1プラグP1の配置を示す。図54は、第1プラグP1、第1層配線M1および第2プラグP2の配置を示す。図55は、第2プラグP2、第2層配線M2、第3プラグP3および第3層配線M3の配置を示す。よって、図53および図54においては、第1プラグP1を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。また、図54および図55においては、第2プラグP2を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。なお、図中の一点鎖線で囲まれた矩形の領域は、11ビットのメモリセル領域を示す。メモリセルのパターンレイアウトA、G、P1図53に示すように、半導体基板には、p型ウエルP-well、n型ウエルN-wellおよびp型ウエルP-wellがX方向に並んで配置されている。図53においては、11ビットのメモリセル領域しか示していないが、メモリセルはX方向およびY方向に繰り返し配置されるため図12参照、これらのウエルP-well、N-well、P-wellは、Y方向に延在することとなる。なお、これらのウエルの露出領域が、活性領域アクティブ領域、Aとなる。また、半導体基板には、3つの活性領域AP1、AN、AP2がX方向に並んで配置されている。これらの活性領域Aの間は素子分離領域STIとなる。言い換えれば、素子分離領域STIで活性領域Aが区画される。また、上記各ウエルP-well、N-well、P-wellは、素子分離領域STIの下部で繋がっている。具体的に、活性領域AP1は、p型ウエルP-wellの露出領域であり、メモリセル領域においては、Y方向に長辺を有する略矩形状である。なお、図53においては、便宜上、11ビットのメモリセル領域しか示していないが、メモリセルはX方向およびY方向に繰り返し配置されるため図12参照、メモリセルアレイにおいて、活性領域AP1は、ライン状にY方向に延在する。活性領域ANは、n型ウエルN-wellの露出領域であり、Y方向に長辺を有する略矩形状である。活性領域AP2は、上記n型ウエルの図中右側に位置するp型ウエルP-wellの露出領域であり、メモリセル領域においては、Y方向に長辺を有する略矩形状である。なお、メモリセルはX方向およびY方向に繰り返し配置されるため図12参照、メモリセルアレイにおいて、活性領域AP1は、ライン状にY方向に延在する。上記3つの活性領域AP1、AN、AP2上には、ゲート絶縁膜GOを介して、ゲート電極Gが、各活性領域をX方向に横切るように延在し、実施の形態9の回路構成の欄で説明した10のトランジスタを構成している。具体的に、活性領域AP1、ANおよびAP2上を横切るように2本の共通のゲート電極G1、G3が配置されている。これにより、活性領域AP2上に、TND2およびTND4がソースドレイン領域を共有して直列に配置され、活性領域AP1上に、TND1およびTND3がソースドレイン領域を共有して直列に配置され、さらに、活性領域AN上にTP1およびTP2がソースドレイン領域を共有して直列に配置される。また、一方の共通のゲート電極G3により、TND1、TP1およびTND2のゲート電極Gが接続されることとなり、他方の共通ゲート電極G1により、TND3、TP2およびTND4のゲート電極Gが接続されることとなる。これらの2本の共通のゲート電極G1、G3は、並行にX方向に延在して配置される。また、活性領域AP1上には、上記2本の共通のゲート電極G1、G3と並行に、一のゲート電極G4bが配置されている。これにより、活性領域AP1上にTNA1が配置され、TNA1のソースドレイン領域とTND1のソースドレイン領域とが接続される共通化される。また、活性領域AP1上には、上記2本の共通のゲート電極G1、G3と並行に、他のゲート電極G2aが配置されている。これにより、活性領域AP1上にTNA3が配置され、TNA3のソースドレイン領域とTND3のソースドレイン領域とが接続される共通化される。また、活性領域AP2上には、上記2本の共通のゲート電極G1、G3と並行に、一のゲート電極G4aが配置されている。これにより、活性領域AP2上にTNA2が配置され、TNA2のソースドレイン領域とTND2のソースドレイン領域とが接続される共通化される。また、活性領域AP2上には、上記2本の共通のゲート電極G1、G3と並行に、他のゲート電極G2bが配置されている。これにより、活性領域AP2上にTNA4が配置され、TNA4のソースドレイン領域とTND4のソースドレイン領域とが接続される共通化される。このように、本実施の形態においては、ドライバトランジスタを分割TND1とTND2、TND3とTND4し、異なる活性領域AP1、AP2上に配置している。さらに、これらの活性領域AP1、AP2をY方向に延在させることにより、シンプルなレイアウトとなり、加工精度が向上する。よって、実施の形態1と同様に、活性領域Aの形状に角部屈曲部を設けることなく、容易に、アクセストランジスタのゲート幅とドライバトランジスタのゲート幅を1:2とすることができる。また、上記活性領域AP1、AP2に、アクセストランジスタTNA1、TNA2、TNA3、TNA4をも配置したので、活性領域の個数を低減できる。これにより、さらに、シンプルなレイアウトを実現でき、メモリセル領域の縮小化を図ることができる。また、活性領域AをY方向に延在させることで、ゲート電極GをX方向に延在させることができ、活性領域Aの加工精度のみならず、ゲート電極Gの加工精度を向上させることができる。特に、実施の形態1で詳細に説明したように、多重露光技術の採用が容易となり、加工精度の向上を図ることができる。また、シミュレーションモデル作成が容易となり、その検証精度を向上させることができる。P1、M1、P2図54に示すように、上記図53を参照しながら説明した10のトランジスタTND2、TNA2、TNA1、TND1、TP1、TP2、TND4、TNA4、TND3、TNA3のソースドレイン領域上には、第1プラグP1が配置される。また、上記図53を参照しながら説明した6つのゲート電極上にも第1プラグP1が配置される。この第1プラグP1上に第1層配線M1が配置され、第1プラグP1間の電気的接続が図られる。具体的に、TNA2とTND2の共通のソースドレイン領域上の第1プラグP1F、TND1およびTNA1の共通のソースドレイン領域上の第1プラグP1E、TP1の一方のソースドレイン領域上の第1プラグP1G、およびTP2とTND3とTND4の共通のゲート電極G1上の第1プラグP1Hが、第1層配線第1ノード配線M1Aで接続される。この第1層配線M1Aは、図48の蓄積ノードAと対応付けることができる。上記一方のとは、図中の上側のソースドレイン領域を示す。TNA3とTND3の共通のソースドレイン領域上の第1プラグP1B、TND4およびTNA4の共通のソースドレイン領域上の第1プラグP1A、TP2の一方のソースドレイン領域上の第1プラグP1C、およびTP1とTND1とTND2の共通のゲート電極G3上の第1プラグP1Dが、が第1層配線第2ノード配線M1Bで接続される。この第1層配線M1Bは、図48の蓄積ノードBと対応付けることができる。ここでの一方のとは、図中の下側のソースドレイン領域を示す。また、TND2とTND4の共通のソースドレイン領域上の第1プラグP1I上に、第1層配線M1Sが配置される。また、TND1とTND3の共通のソースドレイン領域上の第1プラグP1J上に、第1層配線M1Sが配置される。これらの第1層配線M1Sは、図48の接地電位VSSと対応付けることができ、後述するように、接地電位線LVSSと接続される。また、TP1とTP2の共通のソースドレイン領域上の第1プラグP1K上に、第1層配線パッド領域M1Dが配置される。この第1層配線M1Dは、図48の電源電位VDDと対応付けることができ、後述するように、電源電位線LVDDと接続される。また、TNA1の他方のソースドレイン領域上の第1プラグP1W、およびTNA2の他方のソースドレイン領域上の第1プラグP1M上に、それぞれ第1層配線M1BLが配置される。また、TNA3の他方のソースドレイン領域上の第1プラグP1L、およびTNA4の他方のソースドレイン領域上の第1プラグP1X上に、それぞれ第1層配線M1BLが配置される。また、TNA1のゲート電極G4b上の第1プラグP1YおよびTNA3のゲート電極G2a上の第1プラグP1Nを接続するように第1層配線M1Wが配置される。また、TNA2のゲート電極G4a上の第1プラグP1OおよびTNA4のゲート電極G2b上の第1プラグP1Zを接続するように第1層配線M1Wが配置される。上記複数の第1プラグP1間の第1層配線M1による接続状態は、図48に示す回路図の結線状態を満たす限りにおいて種々の変形が可能である。P2、M2、P3、M3図55に示すように、上記図54を参照しながら説明した第1層配線M1のうち、上記蓄積ノードAまたはBと対応する第1層配線M1M1A、M1B以外の第1層配線M1M1S、M1D、M1W、M1BL上には、第2プラグP2が配置され、さらに、その上部には、第2層配線M2が配置される。具体的に、TNA1およびTNA3のゲート電極G4b、G2aと接続される第1層配線M1Wは、第2プラグP2を介して第2層配線M2Wと接続される。この第2層配線M2W上には、第3プラグP3を介して第3層配線M3WLAが配置される。この第3層配線M3WLAは、ワード線であり、X方向に延在する。また、TNA2およびTNA4のゲート電極G4a、G2bと接続される第1層配線M1Wは、第2プラグP2を介して第2層配線M2Wと接続される。この第2層配線M2W上には、第3プラグP3を介して第3層配線M3WLBが配置される。この第3層配線M3WLBは、ワード線であり、X方向に延在する。また、TND2とTND4の共通のソースドレイン領域P1Iと接続される第1層配線M1Sは、第2プラグP2を介して第2層配線M2LVSSと接続される。この第2層配線M2LVSSは、接地電位線である。TND3とTND1の共通のソースドレイン領域P1Jと接続される第1層配線M1Sは、第2プラグP2を介して第2層配線M2LVSSと接続される。この第2層配線M2LVSSは、接地電位線である。これら2本の接地電位線は、それぞれY方向に延在するように配置される。また、TNA2の他方のソースドレイン領域P1Mと接続される第1層配線M1BLは、第2プラグP2を介して第2層配線M2BLBと接続される。TNA4の他方のソースドレイン領域P1Xと接続される第1層配線M1BLは、第2プラグP2を介して第2層配線M2/BLBと接続される。これら2本の第2層配線M2ビット線BLB、/BLB、ビット線対を構成し、それぞれY方向に延在するように配置される。また、TNA1の他方のソースドレイン領域P1Wと接続される第1層配線M1BLは、第2プラグP2を介して第2層配線M2BLAと接続される。TNA3の他方のソースドレイン領域P1Lと接続される第1層配線M1BLは、第2プラグP2を介して第2層配線M2/BLAと接続される。これら2本の第2層配線M2ビット線BLA、/BLAは、ビット線対を構成し、それぞれY方向に延在するように配置される。また、TP1とTP2の共通のソースドレイン領域P1Kと接続される第1層配線M1D上には第2プラグP2を介して第2層配線M2LVDDが配置される。この第2層配線M2LVDDは電源電位線である。この電源電位線は、Y方向に延在する。上記第2プラグP2、第2層配線M2、第3プラグP3および第3層配線M3の接続状態は、図48に示す回路図の結線状態を満たす限りにおいて種々の変形が可能であるが、前述したように、第2層配線M2を主としてY方向に延在させ、第3層配線M3を主としてX方向に延在させることで、シンプルなレイアウトを実現することができる。なお、図53~図55においては、便宜上、11ビットのメモリセル領域しか示していないが、後述するように、メモリセルはX方向およびY方向に繰り返し配置されるため、メモリセルアレイにおいて、上記接地電位線LVSS、ビット線BLA、/BLA、BLB、/BLB、電源電位線LVDDはY方向に延在し、ワード線WLA、WLBはX方向に延在するよう配置される。また、本実施の形態においては、第2層配線とビット線との間に、接地電位線LVSSを配置したので、接地電位線LVSSのシールド効果が生じ、配線間の相互作用クロストークノイズを低減することができる。なお、図53~図55を参照しながら説明した各パターンは、メモリセル領域の中心点に対し点対称に配置されている。また、参考までに、上記メモリセルのパターンレイアウトに対応して、10のトランジスタTND2、TNA2、TNA1、TND1、TP1、TP2、TND4、TNA4、TND3、TNA3を配置し、これらの接続状態を明示した回路図を図56に示す。実施の形態11SRAMの構造については、実施の形態1図1に示す各トランジスタの導電型を逆にした回路も提案されている。本実施の形態においては、このような回路構成のSRAMメモリセルについて説明する。回路構成図57は、本実施の形態のSRAMのメモリセルを示す等価回路図である。図示するように、メモリセルは、実施の形態1と同様に8つのトランジスタを有するが、図1に示すn型のトランジスタTNA1、TNA2、TND1、TND2、TND3、TND4に代えて、p型のトランジスタTPA1、TPA2、TPD1、TPD2、TPD3、TPD4が用いられている。また、図1に示すp型のトランジスタTP1、TP2に代えて、n型のトランジスタTN1、TN2が用いられている。このように、用いられるトランジスタの導電型が逆になっている。また、p型この実施の形態では第2導電型のトランジスタTPA1、TPA2、TPD1、TPD2、TPD3、TPD4は、電源電位VDD、この実施の形態では第2電源電位、第2電源電位と異なる電位、第2電源電位より高い電位に接続されている。n型この実施の形態では第1導電型のトランジスタTN1、TN2は、接地電位VSS、この実施の形態では第1電源電位に接続されている。その他は、図1に示す回路構成と同様であるため、ここでは、各トランジスタの詳細な接続関係を省略する。このように、本実施の形態のSRAMメモリセルにおいても、ドライバトランジスタを分割TPD1とTPD2、TPD3とTPD4して構成している。SRAMの構造メモリセルの構成図58~図60は、本実施の形態のSRAMのメモリセルの構成を示す平面図である。図58は、活性領域Ac、ゲート電極Gおよび第1プラグP1の配置を示す。図59は、第1プラグP1、第1層配線M1および第2プラグP2の配置を示す。図60は、第2プラグP2、第2層配線M2、第3プラグP3および第3層配線M3の配置を示す。よって、図58および図59においては、第1プラグP1を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。また、図59および図60においては、第2プラグP2を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。なお、図中の一点鎖線で囲まれた矩形の領域は、11ビットのメモリセル領域を示す。メモリセルのパターンレイアウト前述したように、本実施の形態のSRAMメモリセルは、実施の形態1図1に示す各トランジスタの導電型を逆にして構成したものである。よって、図58に示すように、実施の形態1図2の場合とウエルの導電型が逆となっている。また、6つの活性領域AcN2、AcN1、AcP1、AcP2、AcN3、AcN4がX方向に並んで配置されている。これらの活性領域Acの間は素子分離領域STIとなる。言い換えれば、素子分離領域STIで活性領域Acが区画される。6つの活性領域AcN2、AcN1、AcP1、AcP2、AcN3、AcN4のうち、AcN2、AcN1、AcN3、AcN4は、n型ウエルN-wellの露出領域となり、AcP1、AcP2は、p型ウエルP-wellの露出領域である以外は、実施の形態1図2の場合と同様のパターン配置となる。もちろん、活性領域Ac内に導入されるトランジスタのソースドレイン領域の不純物導電型は、逆となる。即ち、n型ウエルN-wellの露出領域である活性領域中のソースドレイン領域の導電型はp型であり、p型ウエルP-wellの露出領域である活性領域中のソースドレイン領域の導電型はn型である。また、ゲート電極Gおよび第1プラグP1の配置は、実施の形態1図2と同様であるため、その説明を省略する。また、図59に示した第1プラグP1、第1層配線M1および第2プラグP2の配置についても、実施の形態1図3と同様である。また、図60に示した第2プラグP2、第2層配線M2、第3プラグP3および第3層配線M3の配置についても、実施の形態1図4の接地電位線LVSSに代えて第2層配線M2LVDDが配置され、第2層配線M2LVDDに代えて第2層配線M2LVDDが配置される他は、実施の形態1図4と同様であるため、その説明を省略する。このように、本実施の形態においても、実施の形態1と同様に、ドライバトランジスタを分割TPD1とTPD2、TPD3とTPD4し、異なる活性領域AcN2とAcN1、AcN4とAcN3上に配置している。さらに、これらの活性領域AcN2とAcN1、AcN4とAcN3をY方向に延在させることにより、シンプルなレイアウトとなり、加工精度が向上する。さらに、これらの活性領域に、アクセストランジスタTPA1、TPA2をも配置したので、活性領域の個数を低減できる。また、ドライバトランジスタTPD1、TPD3の駆動能力を、アクセストランジスタTPA1、TPA2の駆動能力より大きくすることができる。例えば、上記活性領域AcN2とAcN1、AcN4とAcN3の幅X方向の長さを1:1とすることで、容易に、アクセストランジスタのゲート幅とドライバトランジスタのゲート幅を1:2とすることができる。また、活性領域を分割するTPD1とTPD2、TPD3とTPD4ことにより、各活性領域を略矩形状とすることができる。言い換えれば、上記角部屈曲部を有さない形状とすることができる。よって、加工精度が向上し、活性領域Ac上に形成される各トランジスタの特性を向上させることができる。また、製造ばらつきを低減し、SRAMのメモリセルアレイの動作特性を向上させることができる。また、製造歩留まりを向上させることができる。また、分割した活性領域TPD1とTPD2、TPD3とTPD4の一方図58においては、AcN1またはAcN3には、ドライバトランジスタTPD1、TPD3に加え、アクセストランジスタTPA1、TPA2をも配置したので、活性領域の個数を低減できる。これにより、さらに、シンプルなレイアウトを実現でき、メモリセル領域の縮小化を図ることができる。また、活性領域AcをY方向に延在させることで、ゲート電極GをX方向に延在させることができ、活性領域Acの加工精度のみならず、ゲート電極Gの加工精度を向上させることができる。特に、実施の形態1で詳細に説明したように、多重露光技術の採用が容易となり、加工精度の向上を図ることができる。また、シミュレーションモデル作成が容易となり、その検証精度を向上させることができる。また、実施の形態1と同様に、第2層配線M2を主としてY方向に延在させ、第3層配線M3を主としてX方向に延在させることで図60、シンプルなレイアウトを実現することができる。また、本実施の形態においては、活性領域を分割して配置AcN2とAcN1、AcN4とAcN3したので、活性領域間に位置する素子分離領域STI分だけドライバトランジスタTPD1とTPD2、TPD3とTPD4の形成領域が大きくなるが、この領域を利用して、電源電位線LVDDを配置することができる。なお、図58~図60を参照しながら説明した各パターンは、メモリセル領域の中心点に対し点対称に配置される。また、参考までに、上記メモリセルのパターンレイアウトに対応して、8つのトランジスタTPD2、TPA1、TPD1、TN1、TN2、TPD3、TPA2、TPD4を配置し、これらの接続状態を明示した回路図を図61に示す。実施の形態12上記実施の形態において詳細に説明したSRAMが用いられる半導体装置半導体部品や電子機器なども含むに制限はないが、例えば、SoCSystemonachipやマイクロコンピュータを含むシステムが形成された半導体チップに組み込むことができる。図62は、本実施の形態における半導体チップのレイアウト構成を示す図である。図62において、半導体チップは、CPUCentralProcessingUnit、SRAM、および論理回路LOGICを有している。上記SRAMとしては、前述したシングルポートのSRAMSP-SRAMやデュアルポートのSRAMDP-SRAMが用いられている。なお、SRAMの他、EEPROMElectricallyErasableProgrammableReadOnlyMemoryなどの他の記憶素子を有する構成としてもよく、また、アナログ回路などを内蔵してもよい。CPUは、中央演算処理装置とも呼ばれ、コンピュータなどの心臓部にあたる。このCPUは、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行なうものである。このCPUの内部には、CPUコアCPUcoreが内蔵されており、かかるCPUコアの内部にはSRAMが組み込まれている。このCPUコアの内部のSRAMとしては、高性能なSRAMが用いられており、実施の形態1~11で詳細に説明したSRAMを用いて好適である。もちろん、上記シングルポートのSRAMSP-SRAM部やデュアルポートのSRAMDP-SRAM部に、実施の形態1~11で詳細に説明したSRAMを用いてもよい。このように、実施の形態1~11で説明したSRAMをマイコンに組み込むことにより、マイコンの特性を向上させることができる。以上、本発明者によってなされた発明をその実施の形態1~11に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、実施の形態1等においては、活性領域AcP1、AcP2等を略矩形状として説明したが、レチクル露光用マスク上では、矩形状であっても、露光およびエッチング後のパターン実際の仕上がり形状は矩形状長方形とは限らない。例えば、図63に示すように、角部がラウンド化することがある。また、パターンの幅が場所によって異なる場合がある。このような場合であっても、上記効果を奏するため、本発明は、図63に示すような形状のものを除外するものではない。さらに、各図例えば、図2等のゲート電極Gは矩形状長方形で示しているが、実際の仕上がり形状においては、角に丸みを生じる場合があるが、本発明には、このような形状のものも含まれるものである。また、上記実施の形態の構成の一部を組み合わせることも可能である。例えば、実施の形態1のパターンレイアウト図2において、実施の形態5図30のシェアード第1プラグSP1を適用してもよい。また、実施の形態1図2のTP1およびTP2において、実施の形態6図34のn型ウエルN-wellのパターンを適用してもよい。シェアード第1プラグSP1を適用してもよい。また、実施の形態1のパターンレイアウト図2において、実施の形態7図38のようにp型ウエルP-wellを片方にまとめて配置してもよい。また、実施の形態11の各トランジスタの導電型を逆にしたSRAMについては、他の実施の形態のパターンレイアウトにおいても適用可能である。このように、本発明は、その要旨を逸脱しない範囲で種々変更可能である。