"所望の抵抗値と同等の抵抗値を有する複数の第1半導体素子の組み合わせを決定し、前記第1半導体素子の組み合わせの情報に基づいて、複数の第2半導体素子の組み合わせを決定し、当該決定された前記第2半導体素子の組み合わせによって実現される抵抗値と同等の抵抗値を有する複数の第3半導体素子の組み合わせを決定し、前記第2半導体素子の組み合わせの情報に基づいて、複数の第4半導体素子の組み合わせを決定し、前記第3半導体素子の組み合わせの情報に基づいて、前記第4半導体素子と異なる導電型の複数の第5半導体素子の組み合わせを決定することを特徴とする半導体素子の抵抗値を補償するための抵抗値補償方法。複数の第1半導体素子と、複数の第2半導体素子と、複数の第3半導体素子と、伝送路の終端抵抗を構成する複数の第4半導体素子と、前記終端抵抗を構成し、前記第4半導体素子と異なる導電型の複数の第5半導体素子と、を有し、所望の抵抗値と同等の抵抗値を有する前記第1半導体素子の組み合わせを決定し、前記第1半導体素子の組み合わせの情報に基づいて、前記第2半導体素子の組み合わせを決定し、当該決定された前記第2半導体素子の組み合わせによって実現される抵抗値と同等の抵抗値を有する前記第3半導体素子の組み合わせを決定し、前記第2半導体素子の組み合わせの情報に基づいて、前記第4半導体素子の組み合わせを決定し、前記第3半導体素子の組み合わせの情報に基づいて、前記第5半導体素子の組み合わせを決定することを特徴とする抵抗値補償機能を有する回路。前記第1半導体素子、前記第2半導体素子、前記第3半導体素子及び前記第4半導体素子を有する半導体部品と、前記所望の抵抗値を有する抵抗からなることを特徴とする請求項2記載の抵抗値補償機能を有する回路。コンピュータに、所望の抵抗値と同等の抵抗値を有する複数の第1半導体素子の組み合わせを決定し、前記第1半導体素子の組み合わせの情報に基づいて、複数の第2半導体素子の組み合わせを決定し、当該決定された前記第2半導体素子の組み合わせによって実現される抵抗値と同等の抵抗値を有する複数の第3半導体素子の組み合わせを決定し、前記第2半導体素子の組み合わせの情報に基づいて、複数の第4半導体素子の組み合わせを決定し、前記第3半導体素子の組み合わせの情報に基づいて、前記第4半導体素子と異なる導電型の複数の第5半導体素子の組み合わせを決定することを実行させる半導体素子の抵抗値補償プログラム。複数の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する抵抗値実現部よりなる回路の試験方法であって、複数の第1半導体素子の所定の第1の組み合わせによる第1抵抗値が前記所望の抵抗値より高いか否かを判定し、前記第1抵抗値よりも低い抵抗値を実現する前記第1半導体素子の所定の第2の組み合わせによる第2抵抗値が前記所望の抵抗値より低いか否かを判定し、前記第1抵抗値よりも低い抵抗値を実現する、前記第1半導体素子とは異なる導電型の複数の第2半導体素子の所定の第3の組み合わせによる第3抵抗値が、前記第1抵抗値よりも低いか否かを判定し、前記第2抵抗値よりも高い抵抗値を実現する、前記第2半導体素子の所定の第4の組み合わせによる第4抵抗値が、前記第1半導体素子の前記所定の第2の組み合わせによって実現される抵抗値よりも高いか否かを判定することを特徴とする回路の抵抗値試験方法。複数の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する抵抗値実現部よりなる回路を試験する処理の制御をコンピュータに実行させるためのプログラムであって、複数の第1半導体素子の所定の第1の組み合わせによる第1抵抗値が前記所望の抵抗値より高いか否かを判定し、前記第1抵抗値よりも低い抵抗値を実現する前記第1半導体素子の所定の第2の組み合わせによる第2抵抗値が前記所望の抵抗値より低いか否かを判定し、前記第1抵抗値よりも低い抵抗値を実現する、前記第1半導体素子とは異なる導電型の複数の第2半導体素子の所定の第3の組み合わせによる第3抵抗値が、前記第1抵抗値よりも低いか否かを判定し、前記第2抵抗値よりも高い抵抗値を実現する、前記第2半導体素子の所定の第4の組み合わせによる第4抵抗値が、前記第1半導体素子の前記所定の第2の組み合わせによって実現される抵抗値よりも高いか否かを判定することを特徴とする抵抗値試験プログラム。複数の第1半導体素子、複数の第2半導体素子、複数の第3半導体素子、伝送路の終端抵抗を構成する複数の第4半導体素子及び伝送路の前記終端抵抗を構成し前記第4半導体素子と異なる導電型の複数の第5半導体素子とを含む第1半導体部品と、前記伝送路によって、前記第1半導体部品と接続された第2半導体部品とを有し、所望の抵抗値と同等の抵抗値を有する前記第1半導体素子の組み合わせを決定し、前記第1半導体素子の組み合わせの情報に基づいて、前記第2半導体素子の組み合わせを決定し、当該決定された前記第2半導体素子の組み合わせによって実現される抵抗値と同等の抵抗値を有する前記第3半導体素子の組み合わせを決定し、前記第2半導体素子の組み合わせの情報に基づいて、前記第4半導体素子の組み合わせを決定し、前記第3半導体素子の組み合わせの情報に基づいて、前記第5半導体素子の組み合わせを決定することを特徴とするシステム。前記所望の抵抗値を有し、前記第1半導体部品に接続された抵抗をさらに有することを特徴とする請求項7記載のシステム。しかしながら図1,図2に示す構成の場合、レベル信号BIASP,BIASNの信号レベルはアナログレベルである。即ち、このレベルによって終端抵抗3を構成する各トランジスタの物理的な状態を制御することによってその抵抗値を制御する。しがたって、当該レベル信号BIASP,BIASNを伝達するための配線がLSI内部を引きまわされた場合、チップ内部で発生するノイズの影響を受け易くなる。その結果、終端抵抗3を構成する各トランジスタのゲート端子に印加される電圧が微妙にずれた場合、所望の抵抗値を実現させることが困難となることが考えられる。特に一般にLSI回路とメモリ回路とのインタフェースを構成するライン数は多数にわたり、制御回路6をそれらの多数のラインに対して共通に設けると、一個の制御回路6からライン毎の多数の終端抵抗3に対してレベル信号BIASP,BIASNを供給することになり、その結果ノイズの影響を受けやすくなる。この問題の解決策として、例えば制御回路6を、終端抵抗3毎に設けることが考えられる。その結果ノイズ耐力の向上が可能となる。しかしながらこの場合、基準抵抗5の端子数やチップサイズの大幅な増大を招くこととなり、所望の回路規模仕様を満足しなくなる虞がある。本発明は上記問題点を解決するためになされたものであり、基準抵抗の端子数やチップサイズを増加させることなく、ノイズ耐力を大幅に向上させ得る終端抵抗例えば上記ODTの制御方式を提供することを目的とする。開示の技術は、複数の半導体素子の組み合わせによって抵抗値を実現するものであって、組み合わせるべき複数の半導体素子を順次選択し、選択された半導体素子によって実現される抵抗値を順次変化させることにより所望の抵抗値と同等の抵抗値を実現するものである。このような構成では、実現される抵抗値は組み合わせるべき半導体素子の選択によって決定されることから、抵抗値の実現においてアナログ的要素を含まない。このため、ノイズの影響を受けることが無く、精度良く終端抵抗の抵抗値の調整を行ない得る。抵抗値の実現に際してアナログ的要素を排することでノイズの影響を防止し、終点抵抗の抵抗値として所望の抵抗値と同等な抵抗値の実現を確実に行ない得るため、半導体装置間の高速且つ正確なデータ転送を容易に実現し得る。以下、本発明の好ましい実施の形態について図と共に詳細に説明する。本発明の実施例では、終端抵抗をチップ内に有するLSIにおいて、終端抵抗の抵抗値を調節するために終端抵抗調節回路を設ける。そしてその終端抵抗調節回路は、所定の基準抵抗の抵抗値と等しくなるよう設定される可変抵抗群1を有する。この可変抵抗群1はデジタル制御される。即ち、その抵抗値を段階的に変化させることにより基準抵抗の抵抗値と同等の抵抗値を生成し、そしてこのようにして基準抵抗の抵抗値と同等の抵抗値を有することとなった可変抵抗群1を基準にして終端抵抗の抵抗値を調整し、もって終端抵抗の抵抗値として最適値を得る構成とする。又、上記終端抵抗調節回路は、上記可変抵抗群1以外に更に可変抵抗値2,3を有する。そして、このうち可変抵抗群1と可変抵抗群2とは、抵抗値設定に関する同一の情報を共有することが可能な構成とされ、その情報を基に可変抵抗群2の抵抗値が設定され、このようにして抵抗値が設定された可変抵抗群2を、更に可変抵抗群3を調節するための基準抵抗として使用する。又、上記可変抵抗群1,2,3は夫々抵抗値の設定がカウンタにより制御される。即ち、そのカウンタ値により各可変抵抗群の抵抗値を変化させる構成とする。又、上記可変抵抗群2,3は、その抵抗値設定に関する情報を更に終端抵抗の抵抗値を設定するための情報として使用するために、終端抵抗に対してその情報を伝達する機能を有する。又、上記可変抵抗群の抵抗値設定のためのカウンタを駆動するクロックはLSI内部に適用する基準動作クロックよりも十分遅い周波数のものが適用される。又、上記終端抵抗に伝達される、その抵抗値設定のための情報は、可変抵抗群に対する複数回に亘る抵抗値設定動作によって得られた情報が予め平均化されたのち伝達される。又、可変抵抗群1,2,3の抵抗値を外部から変化させる手段を設ける。可変抵抗群1は基準抵抗としての固定抵抗と接続され、固定抵抗と可変抵抗群1との間にはレベル検出回路を接続して両者の抵抗値の一致/不一致を検出する。更に可変抵抗群1と可変抵抗群2とはその抵抗値設定のための情報として同一情報を共有する構成とされる。そして可変抵抗群2は可変抵抗群3に接続され、これら可変抵抗2,3間にレベル検出回路を接続して両者の抵抗値の一致/不一致を検出する。又、更に可変抵抗群1及び2の抵抗値設定情報と可変抵抗3の抵抗値設定情報とを外部に伝達する手段を設けておき、これらの情報を取り出すことにより、可変抵抗群1,2,3が有する抵抗値の設定可能範囲の検証試験を行なう。即ち、先ず可変抵抗群1が有する抵抗値の設定可能範囲が、固定抵抗の抵抗値を包含する範囲を含むことを検証する試験を実施する。次に、このようにして得られた、固定抵抗の抵抗値を包含する範囲に関する情報を可変抵抗群2に対して伝達し、その情報に従って、その範囲に亘って可変抵抗群2の抵抗値を設定する。そしてこのようにして設定された可変抵抗群2の抵抗値の範囲を基準として用い、可変抵抗群3が有する抵抗値設定可能範囲が、可変抵抗群2の抵抗値の範囲を包含する範囲を含むことを検証する試験を実施する。このようにして、実質的に、可変抵抗群1が固定抵抗の抵抗値を包含するものとして得られた抵抗値範囲に亘って可変抵抗群3の抵抗値が設定可能なことを検証し、もって、可変抵抗群3も又、固定抵抗の抵抗値と同等の抵抗値を設定可能なことを検証する。又更に、可変抵抗群1,2,3の抵抗値を外部から変化させる手段を設ける。このような構成の実現のため、本発明の好ましい実施の形態では、制御方式をデジタル化することで、数ビットのデジタルレベル信号で情報を伝達する構成とする。又、このデジタルレベル信号を平均化処理することで、実際の終端抵抗の抵抗値更新頻度を抑制する。又、製品としてのLSI回路において、各可変抵抗群1,2,3がとり得る抵抗値が、基準抵抗の抵抗値を包含するものであることを保証する試験方法を提供する。又、上記の如くのデジタル制御の場合、上記平均化処理に伴い、実際に終端抵抗に対して設定する抵抗値確定までの時間がアナログ方式よりも増加する可能性がある。しかしながら、終端抵抗制御用のデジタルレベル信号として任意の値を外部から入力可能な構成を設けることで、製品特性検証試験に要される時間の短縮を図ることが可能となる。以下、図と共に本発明の実施例につき、詳細に説明する。図3は、本発明の一実施例としてのLSI回路のうち、メモリ回路とのインタフェースに関する部分を示す回路図である。図中、LSI回路1000は入出力バッファ100、終端抵抗としてのODT回路200,制御情報送信用アンプ500を含む。他方、当該LSI回路1000によってアクセスされ、LSI回路1000からのデータの入出力の相手側装置としてのメモリ回路2000は、入出力バッファ700,終端抵抗としてのODT回路600,制御情報受信用アンプ800を含む。又、LSI回路1000には、ODT回路にて実現される終端抵抗の抵抗値の基準となる抵抗値を提供する基準抵抗400が接続される。対向する各ODT回路200,600は、夫々P型トランジスタ21p、61p及びN型トランジスタ21n、61nを含み、これらトランジスタが信号線DQを挟んで電源ラインと接地ラインとの間に接続され、終端抵抗を構成する。この終端抵抗の値が基準抵抗400等の抵抗と同等となるように適切に制御されることにより、信号線DQの信号レベルが適切に制御され、もって高速に且つ正確なデータ転送が実現され得る。図4は、図3中、LSI回路1000に含まれるODT回路200とODT制御回路300の構成を示す回路図である。同図に示される如く、ODT回路200は、終端抵抗を形成するP型及びN型トランジスタ対が多数21p-0,21n-0,21p-1,21n-1,、21p-N-1,21n-N-1,21p-N,21n-N並列接続された構成を有し、ODT制御回路300から出力される制御信号PDRV[0],NDRV[0],PDRV[1],NDRV[1],、PDRV[N―1],NDRV[N―1],PDRV[N],NDRV[N]が対応するトランジスタのゲートに印加されることにより、それらがオンオフされる。このようにして実質的に電源ライン、接地ライン間に、信号線DQを挟んで接続されるトランジスタの実質並列個数が調整され、もって終端抵抗としての抵抗値が制御される。ODT制御回路300は、外部の基準抵抗400が接続され、抵抗値を実現する可変抵抗部30と可変抵抗部30の制御を行うカウンタ部40及び論理部10とを含む。図5は、ODT制御回路300の構成の詳細を示す回路図である。この回路は、カウンタ42、そのカウンタ42に入力されるクロックを生成する分周器41、論理回路1112,13,14,15,16,17,18並びに可変抵抗部30とで構成される。図4に示される論理部10は、具体的には、レジスタP12,レジスタN11,平均化回路P13,及び平均化回路N14を含む。又、レジスタP12,レジスタN11には、外部から直接抵抗値設定情報を入力するための信号TEST1,TEST2が供給される。図6は、図4,5中、可変抵抗部30の詳細構成を示す回路図である。この回路は、可変抵抗回路群1,2,3と、比較回路1,2とで構成される。可変抵抗群1は6個のN型Nチャネルトランジスタ31n-0,31n-1,、31n-5が並列接続された構成を有し、可変抵抗群2は6個のN型トランジスタ32n-0,32n-1,、32n-5が並列接続された構成を有し、可変抵抗群3は6個のP型Pチャネルトランジスタ32p-0,32p-1,、32p-5が並列接続された構成を有する。この例は、図4中、上記終端抵抗を構成するP型Pチャネル及びN型Nチャネルトランジスタ対21p-0,21n-0,21p-1,21n-1,、21p-N-1,21n-N-1,21p-N,21n-Nが合計6対の場合に対応するN=5。即ち、可変抵抗群1,2,3の各々を構成するトランジスタ群は、夫々終端抵抗を構成するトランジスタ対に対応するものとされる。可変抵抗群1,2,3を構成する各トランジスタは、図6に示される如く、そのゲートに、夫々制御信号NDRVNA0,NDRVNA1,、NDRVNA5,PDRVNA0,PDRVNA1,、PDRVNA5が印加されることによってオンオフされ、もって実質的に並列接続されるトランジスタの組み合わせが決定される。その結果、その並列回路によって実現される抵抗値が制御される。可変抵抗群2は、可変抵抗群1と、その論理及び物理形状を同一に製造されており、もって可変抵抗群1と同じ制御信号NDRVNA0,NDRVNA1,、NDRVNA5を印加すれば、可変抵抗群1の抵抗値と同じ抵抗値が得られるように構成されている。又、可変抵抗群3は可変抵抗群2と直列に接続され、可変抵抗群2の抵抗値を基準にし、制御信号PDRVNA1,、PDRVNA5によりそのトランジスタ32p-0,32p-1,、32p-5をオンオフすることにより、最適な抵抗値を実現するように構成される。尚、これらの制御の詳細は後述する。尚上記の如く、可変抵抗群1,2はN型トランジスタ、可変抵抗群3はP型トランジスタで構成されており、これは電位の高い側をP型、電位の低い側をN型とした方が安定した抵抗値を得られるからである。図6に示される如く、可変抵抗群1は基準抵抗400が接続される外部端子に接続され、更に同じ接続点において比較回路135と接続される。この比較回路1は、電源ラインとの間に接続された基準抵抗400と接地ラインとの間に接続された可変抵抗群1との接続点の電圧レベルと、所定の閾値レベルVDDQ/2との比較を行なうことで、その点のレベル検出を行なう。同様に、可変抵抗群2と可変抵抗群3との接続点に比較回路234が接続され、電源レベルとの間に接続された可変抵抗群3と接地レベルとの間に接続された可変抵抗群2との間の接続点のレベル検出を行う。図7は、図4中のODT回路200の詳細回路構成を示す回路図である。この回路は図6に示される可変抵抗群1,2,3と同様にトランジスタ21p-0,21p-1,21p-2,、21p-n、21n-0,21n-1,21n-2,、21n-nを夫々並列接続した可変終端抵抗回路であり、制御信号PDRV0,PDRV1,、PDRVn、NDRV0,NDRV1,、NDRVnが各々のゲートに印加され、もって夫々のトランジスタがオンオフされる。その結果、実質的に並列接続されるトランジスタの組み合わせが制御され、もって並列回路によって実現される抵抗値が制御される。又、ODT信号により、トランジスタ22p、22nを介し、当該可変終端抵抗そのものの信号線DQS/DQとの接続をオンオフ可能である。即ち、ODT回路200の終端抵抗としてのトランジスタ全て21p-0,21p-1,21p-2,、21p-n、21n-0,21n-1,21n-2,、21n-nを信号線に接続し又は信号線から切り離すことが可能となる。図8は、ODT回路200による抵抗値設定処理を説明するためのタイムチャートである。同図に示される波形は、図5に示されるカウンタ42の0番目ビットとレジスタP,N12,11の夫々の出力波形である。レジスタP,N12,11を介し、カウンタ42のカウンタ値を可変抵抗群1,2,3に対する制御信号として入力することで、可変抵抗群1,2,3の抵抗値を変更することができる。具体的には上記の如く、各可変抵抗群としての並列回路を実質的に構成するトランジスタの組み合わせを制御することにより、この並列回路の抵抗値を変更することが出来る。図8中、横軸は時間サイクルを示し、縦軸は夫々のカウンタレジスタの出力するレベルの段階的変化を示している。各レジスタP、N12,11の出力レベルの変化はそのまま、レジスタの出力信号が制御信号として供給される可変抵抗群1,2,3が実現する抵抗値を示している。即ち、図中、カウンタ42の0番目ビットの出力周期を1サイクルとして、レジスタN,P11,12の値はこの周期毎に順次変更されることになる。図8に示される如く、可変抵抗群1,2,3はN型トランジスタ側即ち可変抵抗群1,2の設定とP型トランジスタ側即ち可変抵抗群3の設定とを交互に繰り返し、その都度比較回路35,34によってレベル検出が行なわれる。即ち、基準抵抗400と可変抵抗群1との抵抗値の比較、及び可変抵抗群2と可変抵抗群3との抵抗値比較が行なわれ、そして比較の結果一致した時点の設定値、即ち各制御信号のH/Lの組み合わせが得られ、これらが平均化部13,14によって平均化された後、ODT回路200に対して抵抗値設定用制御情報として伝達される。具体的には、先ず、N型トランジスタ側可変抵抗群1,2を設定する。即ちNビットのカウンタ42図5の例では、一例として7ビットとしているを動作させ、可変抵抗群1,2の夫々の抵抗値を変化させる。即ち、カウンタ42から出力される各ビット毎の制御信号のH/Lレベルによって、各制御信号がゲートに印加されるトランジスタがオンオフされ、オンされたトランジスタは並列回路を構成し、オフされたトランジスタは並列回路を構成しないことにより並列回路の抵抗値が変化される。尚、各可変抵抗群1,2,3を構成するトランジスタの形状を、夫々がターンオンされた際に得られる抵抗値の比が例えば以下の比となるように構成することにより、カウンタ42の6ビット出力第0ビット乃至第5ビットによってターンオンされるトランジスタによる並列回路の抵抗値を、図8に示されるレジスタの出力の如く、カウンタ42の計数値の更新と共に階段状に順次増加又は減少するように構成することが可能となる。31n-0:31n-1:31n-2:31n-3:31n-4:31n-5=32n-0:32n-1:32n-2:32n-3:32n-4:32n-5=32p-0:32p-1:32p-2:32p-3:32p-4:32p-5=32:16:8:4:2:1又は、31n-0:31n-1:31n-2:31n-3:31n-4:31n-5=32n-0:32n-1:32n-2:32n-3:32n-4:32n-5=32p-0:32p-1:32p-2:32p-3:32p-4:32p-5=1:2:4:8:16:32このように構成する場合、ODT回路200を構成するトランジスタについても同様に、夫々がターンオンされた際に得られる抵抗値が以下の比となるように構成することにより、共通する制御信号によって同等の抵抗値が実現され得る。21n-0:21n-1:21n-2:21n-3:21n-4:21n-5=21p-0:21p-1:21p-2:21p-3:21p-4:21p-5=32:16:8:4:2:1又は、21n-0:21n-1:21n-2:21n-3:21n-4:21n-5=21p-0:21p-1:21p-2:21p-3:21p-4:21p-5=1:2:4:8:16:32この抵抗値変化に伴い、図6に示す比較回路135の出力がある時点で遷移する。レジスタN11はこの比較回路1の出力データCOMPNが遷移した時点の制御情報をラッチする。この比較回路出力が遷移する時点は、可変抵抗群1の抵抗値が外部抵抗基準抵抗400と略等しい抵抗値に設定された時点と一致し、もってこれと同等の構成を有する可変抵抗値2の抵抗値も同様に基準抵抗400の抵抗値と略等しく設定された時点と一致する。即ち、比較回路135の比較の基準となる閾値電圧VDDQ/2を電源電圧の半分の電圧に設定しておくことにより、基準抵抗400の抵抗値と可変抵抗値1の抵抗値とが等しくなった時点で、両者による夫々の電圧降下が等しくなり、もって両者間の接続点の電圧レベルが電源電圧の半分となり、基準となる閾値電圧と等しくなる。したがって、その時点を境にして、比較回路35の出力が遷移することとなる。次に、P型トランジスタ側可変抵抗群3の設定に移る。可変抵抗群3の設定はカウンタ42の番目のビット図の例の場合、第6ビットのレベル遷移によって行われる。即ち第6ビットは図5に示される如く、レジスタN11に対してはそのまま供給され、レジスタP12に対してはインバータ17を介して反転後に供給されており、このレベルによって各レジスタの出力がオンオフされる。上述のP型トランジスタ側可変抵抗群1,2の設定の場合同様、この場合もレジスタP12を介したカウンタ42の出力情報により可変抵抗群3の抵抗値が順次変化される。上記の場合同様、この可変抵抗群3の順次の抵抗値変化により、ある時点、即ち、このように順次変化される可変抵抗群3の抵抗値が可変抵抗値2の抵抗値と略等しくなった時点で比較回路234の状態が遷移することとなる。レジスタP12はこの時点を比較回路234の出力信号COMPPによって検出し、この場合の制御情報即ちカウンタ42の出力ビット情報であり、可変抵抗群3への制御信号をラッチする。上記の如く既にN型トランジスタ側可変抵抗群1,2の設定によって可変抵抗群2の抵抗値は外部の基準抵抗400の抵抗値と略等しくされているため、可変抵抗群2の抵抗値を基準としてこのように設定された可変抵抗群3の抵抗値も又、外部基準抵抗400の抵抗値と略等しくなる。上記N型トランジスタ側の設定動作及びP型トランジスタ側の設定動作を順次繰り返す間、レジスタP,N12,11は,可変抵抗群1,2,3が夫々外部基準抵抗400と等しい抵抗値となるような制御情報をその都度ラッチしている。この抵抗値設定情報は平均化部P,N14,13に伝達され、そこで平均化処理が施された上で、ODT回路200に対して抵抗値設定情報として伝達される。トランジスタで構成される可変抵抗群1,2,3及びODT回路200の抵抗値は、プロセス,温度、電源電圧等により変動する。しかしながら、実際の動作においてはODTの抵抗変化はそれほど頻繁に起こらない。したがって平均化P,N回路14,13にて上記P型トランジスタ側設定とN型トランジスタ側設定処理を何度か繰り返した後、その結果を平均化し、平均化された制御信号をODT回路に伝達する方式によっても、実質的に抵抗値補償の精度を低下させる可能性は殆ど無いと考えられる。又、このような方式を取ることにより、終端抵抗値の制御信号であるデジタルレベルを基本クロック毎にODT回路に伝達する必要がなくなり、消費電流の増大を抑制することが可能となる。図9は、上記抵抗値設定処理の動作フローチャートである。図示の如く、先ずステップS1で平均化部13,14のカウンタを0リセットし、ステップS2にてカウンタ42をリセットし、ステップS3にてレジスタN11に対してカウンタ42の値を設定する。その結果、カウンタ値に応じた制御信号によって可変抵抗群1,2の抵抗値が設定される。ステップS4にて比較器35の比較結果を判定し、比較結果が遷移無しの場合、ステップS5でカウンタ42をカウントアップし、ステップS3に戻る。ステップS4の比較結果が遷移有りとなった場合、即ち、可変抵抗群1の抵抗値が基準抵抗400の抵抗値と略等しくなった場合、そのときのレジスタ11の値抵抗値設定情報をラッチする。そしてステップS6に進み、カウンタ42をリセットし、ステップS7にて、カウンタ42のカウンタ値をレジスタP12に設定する。その結果、カウンタ値に応じた制御信号によって可変抵抗群3の抵抗値が設定される。ステップS8にて比較器34の比較結果を判定し、比較結果が遷移無しの場合、ステップS9でカウンタ42をカウントアップし、ステップS7に戻る。ステップS8の比較結果が遷移有りとなった場合、即ち、可変抵抗群3の抵抗値が可変抵抗群2の抵抗値と略等しくなった場合、そのときのレジスタ12の値抵抗値設定情報をラッチし、ステップS10にて平均化部13,14のカウンタ値を1増加し、ステップS11にて、平均化部13,14のカウンタ値が256に至ったかどうか判定し、YESならそれまで各レジスタ11,12がラッチした抵抗値設定情報が値が平均化され、ODT回路200に抵抗値設定情報として伝達される。そしてステップS13で平均化部のカウンタ値をリセットした後、ステップS2に戻る。ステップ11の結果がNOの場合、上述のステップS2乃至S11を繰り返す。このように図9と共に説明した終端抵抗値調整補償方法は、通常LSI内部に制御回路として作りこむが、外部から制御を操作する方法も可能である。外部からの制御方法は、コンピュータに同方法を実行させるための命令よりなるプログラムを用い、コンピュータに同プログラムを実行させることにより実施することが可能である。この場合、コンピュータから対象LSI回路に対するデータ即ち抵抗値設定用制御信号等の入力並びにLSI回路からコンピュータに対する比較結果比較回路34,35の出力等の伝達等のためのインタフェースが必要とされる。この場合のプログラムは例えばCD-ROM等の可搬式記録媒体経由、或いはインターネット等の通信網経由でコンピュータにロードされる。図10は、上述のLSI回路1000のODT制御回路300の可変抵抗群1,2,3がとり得る抵抗値が、基準抵抗400の抵抗値をとり得るか否かを試験するための方法の原理を説明するための図である。このグラフの横軸はトランジスタのゲート本数、縦軸は、該当するゲート本数分のトランジスタがターンオンされて並列回路を構成する際のその並列回路の抵抗値を示す。一般にLSI回路はプロセス変動を持つため、これを構成するトランジスタの特性は一意には決定されず、同グラフに記載したスロー及びファストとの間の範囲でばらつくことになる。今、仮に上記基準抵抗400の抵抗値=300Ωとした場合、上記バラツキを考慮に入れてこの抵抗値を実現するために要される並列回路を構成するトランジスタの本数は20~27本の間図中、範囲Aでばらつくことになる。このバラツキを考慮すると、終端抵抗値として300Ωをターゲットにしているのに対し、並列回路を構成するトランジスタの本数を20~27本の範囲で変化させる際、並列回路の抵抗値はこれに応じて215~375Ω範囲図中、範囲B中のいずれかの値となる。これは、図6に示す可変抵抗群1,2の各々がとり得る値の範囲を示す。そこで、上記ODT制御回路300の抵抗値の試験時には、トランジスタのゲート本数=20の設定時には、可変抵抗群1の抵抗値が基準抵抗400の抵抗値よりも大きいことを確認する。又、トランジスタゲート本数=27の設定の場合には、可変抵抗群1の抵抗値が基準抵抗400の抵抗値よりも小さいことを確認する。その結果、可変抵抗群1が基準抵抗値=300Ωと同等の抵抗値を設定可能なことを保証することが可能である。次に可変抵抗群3がとり得る抵抗値の保証を行う。上記の如く可変抵抗群2は可変抵抗群1と同じ抵抗値を有することとなり、図10に示す如く、トランジスタのゲート本数=20の設定時には、その抵抗値は、上記プロセス特性がスローの場合375Ω前後上記範囲Bの上限となる。このため、それよりも高い抵抗値となるよう可変抵抗群3についてランジスタのゲート本数=16を設定する。そしてこの状態で可変抵抗群3の抵抗値が可変抵抗群2の抵抗値よりも高いことを確認する。次に、可変抵抗群2についてトランジスタのゲート本数=27に設定し、可変抵抗群3についてはトランジスタのゲート本数=40に設定し、この状態で可変抵抗群3の抵抗値が可変抵抗群2の抵抗値よりも小さいことを確認する即ち図中、範囲C2。その結果可変抵抗群3が、基準抵抗値を設定し得るものとして判定された可変抵抗群2の抵抗値範囲を更にカバーする設定が可能であることが保証される。その結果、可変抵抗群3も又、基準抵抗値=300Ωと同等の抵抗値を設定可能であることが保証される。尚、実際の各可変抵抗群1,2,3を夫々構成する並列回路を構成するトランジスタの数は、必ずしも上記の指定本数の如く40個必要というわけではなく、例えば上記の如く、各並列回路を構成するトランジスタのターンオン時の抵抗値を互いに異ならせ、その間の比を1:2:4:8:16:32に設定する等の手法により、上記の例の如く、並列回路を構成するトランジスタの数が6の場合であっても、実質的に上記の如くの指定ゲート本数/トランジスタ本数によるものと同等の抵抗値の実現が可能となる。図11は、上述の各可変抵抗群1,2,3を夫々構成する並列回路を構成する各トランジスタによる抵抗値が基準抵抗400の抵抗値を実現可能であることを検証するための試験の動作フローチャートである。同図中、ステップS21では可変抵抗群1のトランジスタゲート本数=20、即ち、並列トランジスタ数20個相当に設定する。この設定は、可変抵抗群1に供給する上記制御信号NDRVNA0乃至NDRVNA5をカウンタ42,レジスタ11によって上述の如く変化させることにより行なう。次にステップS22にて、比較回路35にて、可変抵抗群1の抵抗値と基準抵抗400の抵抗値との比較を行ない、その結果、ステップS23にて、比較回路35の出力がLレベル即ち、可変抵抗群1の抵抗値の方が小さい場合、当該LSI回路は規格外と判定する。他方、出力がHレベルの場合、即ち可変抵抗群1の抵抗値の方が大きい場合、ステップS24に移行し、可変抵抗群1のトランジスタゲート本数=27、即ち並列トランジスタ数27個相当に設定する。そして上記同様に比較回路35にて抵抗値比較を行なう。その結果、ステップS26にて、比較回路35の出力がHレベル、即ち可変抵抗群1の抵抗値の方が大きい場合、当該LSI回路は規格外と判定する。他方、出力がLレベルの場合、即ち可変抵抗群1の抵抗値の方が小さい場合、ステップS27に移行する。ステップS27では可変抵抗群1,2のトランジスタゲート本数=20、即ちトランジスタ20個相当に設定し、更にステップS28にて可変抵抗群3のトランジスタゲート本数=16、即ち並列トランジスタ数16個相当に設定する。次にステップS29にて、比較回路34にて、可変抵抗群2,3の抵抗値の比較を行ない、その結果、ステップS30にて、比較回路34の出力がHレベル即ち、可変抵抗群3の抵抗値の方が小さい場合、当該LSI回路は規格外と判定する。他方、出力がLレベルの場合、即ち可変抵抗群3の抵抗値の方が大きい場合、ステップS31に移行し、可変抵抗群1,2のトランジスタゲート本数=27、即ち並列トランジスタ数27個相当に設定し、ステップS33にて、可変抵抗群3のトランジスタゲート本数=40、即ち並列トランジスタ数40個相当に設定する。そして上記同様に比較回路34にて抵抗値比較を行なう。その結果、ステップS34にて、比較回路34の出力がLレベル即ち、可変抵抗群3の抵抗値の方が大きい場合、当該LSI回路は規格外と判定する。他方、出力がHレベルの場合、即ち可変抵抗群3の抵抗値の方が小さい場合、この処理を終了する。この場合、当該LSI回路は、少なくともODT制御回路300内の可変抵抗群1,2,3の抵抗値に関して規格内に収まることが確認されたことになる。このように図11と共に説明した試験方法は、コンピュータに同方法を実行させるための命令よりなるプログラムを用い、コンピュータに同プログラムを実行させることにより実施することが可能である。この場合、コンピュータから被試験LSI回路に対する試験用データ即ち抵抗値設定用制御信号の入力並びにLSI回路からコンピュータに対する比較結果比較回路34,35の出力の伝達等のためのインタフェースが必要とされる。この場合のプログラムは例えばCD-ROM等の可搬式記録媒体経由、或いはインターネット等の通信網経由でコンピュータにロードされる。尚、このように制御方式をデジタル化し制御信号を平均化する手順を含む方式では、上記試験においても、抵抗値安定までの時間が従来のアナログ方式と比較して増大することが懸念される。しかしながら、本実施例においては、図4に示すようにODT回路200とODT制御回路300とが独立して構成されており、抵抗値設定信号を外部から直接制御することも可能である。このように抵抗値設定信号を外部供給とすることによって試験時間の増大を招くことなく、上記試験を迅速に実施することが可能となる。このように本発明によるODT回路方式によれば、基準抵抗端子数やチップサイズを増加させることなく、ノイズ耐力を大幅に向上させた終端抵抗ODT回路を実現することができる。更にこのようなODT回路方式を実現するためのODT制御回路の試験に要する時間の増大を抑制することも又可能である。本発明は、以下の付記に記載の構成にて実施することが可能である。付記1半導体素子の抵抗値を補償するための方法であって、複数の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する段階よりなり、前記段階は、組み合わせるべき複数の半導体素子を順次選択することにより、選択された半導体素子によって実現される抵抗値を順次変化させる段階よりなる方法。付記2更に、付記1に記載の複数の半導体素子とは別に設けた比較用の複数の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する段階と、比較用の複数の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する段階で得られた当該所望の抵抗値と同等の抵抗値を実現する半導体素子の組み合わせの情報を用いて付記1に記載の複数の半導体素子の組み合わせを決定する段階とよりなる付記1に記載の方法。付記3前記複数の半導体素子の組み合わせを所定のクロックによって更新されるカウンタにより更新する段階よりなる付記1又は2に記載の方法。付記4前記所定のクロックの周波数は、付記1に記載の複数の半導体素子の組み合わせによって実現される抵抗値を適用する回路の動作クロックの周波数よりも充分低く設定することを特徴とする付記3に記載の方法。付記5前記比較用の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する際の半導体素子の組み合わせの情報を用いて付記1に記載の複数の半導体素子の組み合わせを決定する段階は、前記比較用の複数の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する段階を複数回実行して得られた半導体素子の組み合わせの情報を平均し、平均化された情報に基づいて付記1に記載の複数の半導体素子の組み合わせを決定する段階よりなる付記2に記載の方法。付記6付記1に記載の複数の半導体素子は、互いに異なる導電型の半導体素子の対の組み合わせ第4半導体素子、第5半導体素子よりなり、一方の導電型の第4半導体素子に対応する同じ導電型の第1の比較用の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する段階と、前記段階にて得られた第1の比較用の半導体素子の組み合わせの情報に基づいて更に同じ導電型の第2の比較用の半導体素子の組み合わせを決定する段階と、当該決定された第2の比較用の半導体素子の組み合わせによって実現される抵抗値と同等の抵抗値を、他方の導電型である第5の半導体素子に対応するこれと同じ導電型の第3の比較用の半導体素子の組み合わせによって実現する段階と、前記第2の比較用の半導体素子の組み合わせの情報に基づいて前記一方の導電型である第4の半導体素子の組み合わせを決定する段階と、前記第3の比較用の半導体素子の組み合わせの情報に基づいて前記他方の導電型である第5の半導体素子の組み合わせを決定する段階とよりなる付記1乃至5のうちの何れかに記載の方法。付記7複数の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する抵抗値実現部よりなり、前記抵抗値実現部は、組み合わせるべき複数の半導体素子を順次選択することにより、選択された半導体素子によって実現される抵抗値を順次変化させる動作を実行することを特徴とする抵抗値補償機能を有する回路。付記8更に、付記7に記載の複数の半導体素子とは別に設けた比較用の複数の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する手段と、比較用の複数の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する手段にて得られた当該所望の抵抗値と同等の抵抗値を実現する半導体素子の組み合わせの情報を用いて付記7に記載の複数の半導体素子の組み合わせを決定する手段とよりなる付記7に記載の回路。付記9前記複数の半導体素子の組み合わせを所定のクロックによって更新されるカウンタを含む付記7又は8に記載の回路。付記10前記所定のクロックの周波数は、付記7に記載の複数の半導体素子の組み合わせによって実現される抵抗値を適用する回路の動作クロックの周波数よりも充分低く設定することを特徴とする付記9に記載の回路。付記11前記比較用の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する際の半導体素子の組み合わせの情報を用いて付記7に記載の複数の半導体素子の組み合わせを決定する手段は、前記比較用の複数の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する処理を複数回実行して得られた半導体素子の組み合わせの情報を平均する平均化手段を有し、平均化手段にて平均化された情報に基づいて付記7に記載の複数の半導体素子の組み合わせを決定することを特徴とする付記8に記載の回路。付記12付記7に記載の複数の半導体素子は、互いに異なる導電型の半導体素子の対の組み合わせ第4半導体素子、第5半導体素子よりなり、一方の導電型の第4半導体素子に対応する同じ導電型の第1の比較用の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する手段と、前記手段にて得られた第1の比較用の半導体素子の組み合わせの情報に基づいて更に同じ導電型の第2の比較用の半導体素子の組み合わせを決定する手段と、当該決定された第2の比較用の半導体素子の組み合わせによって実現される抵抗値と同等の抵抗値を、他方の導電型である第5の半導体素子に対応するこれと同じ導電型の第3の比較用の半導体素子の組み合わせによって実現する手段と、前記第2の比較用の半導体素子の組み合わせの情報に基づいて前記一方の導電型である第4半導体素子の組み合わせを決定する手段と、前記第3の比較用の半導体素子の組み合わせの情報に基づいて前記他方の導電型である第5半導体素子の組み合わせを決定する手段とを含む付記7乃至11のうちの何れかに記載の回路。付記13半導体素子の抵抗値を補償するための処理の制御をコンピュータに実行させるためのプログラムであって、複数の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する段階をコンピュータに実行させるため命令よりなり、前記段階は、組み合わせるべき複数の半導体素子を順次選択することにより、選択された半導体素子によって実現される抵抗値を順次変化させる段階よりなるプログラム。付記14更に、付記13に記載の複数の半導体素子とは別に設けた比較用の複数の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する段階と、比較用の複数の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する段階で得られた当該所望の抵抗値と同等の抵抗値を実現する半導体素子の組み合わせの情報を用いて付記13に記載の複数の半導体素子の組み合わせを決定する段階とをコンピュータに実行させるための命令よりなる付記13に記載のプログラム。付記15前記比較用の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する際の半導体素子の組み合わせの情報を用いて付記13に記載の複数の半導体素子の組み合わせを決定する段階は、前記比較用の複数の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する段階を複数回実行して得られた半導体素子の組み合わせの情報を平均し、平均化された情報に基づいて付記13に記載の複数の半導体素子の組み合わせを決定する段階よりなる付記14に記載のプログラム。付記16付記13に記載の複数の半導体素子は、互いに異なる導電型の半導体素子の対の組み合わせ第4半導体素子、第5半導体素子よりなり、一方の導電型の第4半導体素子に対応する同じ導電型の第1の比較用の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する段階と、前記段階にて得られた第1の比較用の半導体素子の組み合わせの情報に基づいて更に同じ導電型の第2の比較用の半導体素子の組み合わせを決定する段階と、当該決定された第2の比較用の半導体素子の組み合わせによって実現される抵抗値と同等の抵抗値を、他方の導電型である第5半導体素子に対応するこれと同じ導電型の第3の比較用の半導体素子の組み合わせによって実現する段階と、前記第2の比較用の半導体素子の組み合わせの情報に基づいて前記一方の導電型である第4半導体素子の組み合わせを決定する段階と、前記第3の比較用の半導体素子の組み合わせの情報に基づいて前記他方の導電型である第5半導体素子の組み合わせを決定する段階とをコンピュータに実行させるための命令を含む付記13乃至15の内の何れかに記載のプログラム。付記17複数の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する抵抗値実現部よりなる回路を試験するための方法であって、複数の半導体素子の組み合わせによって実現し得る抵抗値の範囲が所望の抵抗値を含むか否かを検証する段階よりなる方法。付記18複数の半導体素子の組み合わせによって実現し得る抵抗値の範囲が所望の抵抗値を含むか否かを検証する段階は、半導体素子の所定の第1の組み合わせによって実現される抵抗値が所望の抵抗値より高いか否かを判定する段階と、前記所定の第1の組み合わせよりも低い抵抗値を実現する半導体素子の所定の第2の組み合わせによって実現される抵抗値が所望の抵抗値より低いか否かを判定する段階とよりなる付記17に記載の方法。付記19付記17に記載の複数の半導体素子は、互いに異なる導電型の半導体素子の対の組み合わせよりなり、複数の半導体素子の組み合わせによって実現し得る抵抗値の範囲が所望の抵抗値を含むか否かを検証する段階は、一方の導電型の半導体素子につき、所定の第1の組み合わせによって実現される抵抗値が所望の抵抗値より高いか否かを判定し、前記所定の第1の組み合わせよりも低い抵抗値を実現する半導体素子の所定の第2の組み合わせによって実現される抵抗値が所望の抵抗値より低いか否かを判定する段階と、他方の導電型の半導体素子につき、前記一方の半導体素子の前記所定の第1の組み合わせよりも高い抵抗値を実現する所定の第3の組み合わせによって実現される抵抗値が、前記一方の半導体素子の前記所定の第1の組み合わせによって実現される抵抗値よりも高いか否かを判定し、前記一方の半導体素子の前記所定の第2の組み合わせよりも低い抵抗値を実現する所定の第4の組み合わせによって実現される抵抗値が、前記一方の半導体素子の前記所定の第2の組み合わせによって実現される抵抗値よりも低いか否かを判定する段階とよりなる付記17又は18に記載の方法。付記20複数の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する抵抗値実現部よりなる回路を試験する処理の制御をコンピュータに実行させるためのプログラムであって、複数の半導体素子の組み合わせによって実現し得る抵抗値の範囲が所望の抵抗値を含むか否かを検証する段階をコンピュータに実行させるための命令よりなるプログラム。付記21複数の半導体素子の組み合わせによって実現し得る抵抗値の範囲が所望の抵抗値を含むか否かを検証する段階は、半導体素子の所定の第1の組み合わせによって実現される抵抗値が所望の抵抗値より高いか否かを判定する段階と、前記所定の第1の組み合わせよりも低い抵抗値を実現する半導体素子の所定の第2の組み合わせによって実現される抵抗値が所望の抵抗値より低いか否かを判定する段階とよりなる付記20に記載のプログラム。付記22付記20に記載の複数の半導体素子は、互いに異なる導電型の半導体素子の対の組み合わせよりなり、複数の半導体素子の組み合わせによって実現し得る抵抗値の範囲が所望の抵抗値を含むか否かを検証する段階は、一方の導電型の半導体素子につき、所定の第1の組み合わせによって実現される抵抗値が所望の抵抗値より高いか否かを判定し、前記所定の第1の組み合わせよりも低い抵抗値を実現する半導体素子の所定の第2の組み合わせによって実現される抵抗値が所望の抵抗値より低いか否かを判定する段階と、他方の導電型の半導体素子につき、前記一方の半導体素子の前記所定の第1の組み合わせよりも高い抵抗値を実現する所定の第3の組み合わせによって実現される抵抗値が、前記一方の半導体素子の前記所定の第1の組み合わせによって実現される抵抗値よりも高いか否かを判定し、前記一方の半導体素子の前記所定の第2の組み合わせよりも低い抵抗値を実現する所定の第4の組み合わせによって実現される抵抗値が、前記一方の半導体素子の前記所定の第2の組み合わせによって実現される抵抗値よりも低いか否かを判定する段階をコンピュータに実行させるための命令を含む付記20又は21に記載のプログラム。"