"定電圧生成回路と、発振出力を生成する発振出力生成回路と、前記定電圧生成回路によって生成された定電圧が電源電圧として供給される複数のMOSFET回路を並列に有し、前記複数のMOSFET回路のそれぞれの出力点が互いに接続された出力回路と、前記複数のMOSFET回路の中から選択入力に応じて選択されたMOSFET回路を前記発振出力に従って駆動する駆動回路とを備え、前記選択入力に応じて選択されていないMOSFET回路の出力が、ハイインピーダンスである、発振回路。前記複数のMOSFET回路は、それぞれ、ハイサイドMOSFETとローサイドMOSFETとが直列に接続された構成を有し、前記出力点が、前記ハイサイドMOSFETと前記ローサイドMOSFETとの間の接続点である、請求項1に記載の発振回路。前記複数のMOSFET回路は、それぞれ、前記接続点に対してハイサイドに抵抗を備える、請求項2に記載の発振回路。前記複数のMOSFET回路は、それぞれ、前記接続点に対してローサイドに抵抗を備える、請求項3に記載の発振回路。前記ハイサイドMOSFETと前記ローサイドMOSFETは、NチャネルMOSFETである、請求項2から4のいずれか一項に記載の発振回路。前記駆動回路は、選択入力に応じて前記ハイサイドMOSFETの駆動可否を決定する第1のスイッチ回路を前記ハイサイドMOSFETのゲート毎に備え、選択入力に応じて前記ローサイドMOSFETの駆動可否を決定する第2のスイッチ回路を前記ローサイドMOSFETのゲート毎に備え、前記発振出力に応じて駆動されるCMOSインバータを備えていて、前記CMOSインバータの出力電圧が、前記第1のスイッチ回路と前記第2のスイッチ回路のいずれか一方の信号入力として供給され、前記発振出力が、もう一方の信号入力として供給され、前記選択入力に応じて選択されていないMOSFET回路を構成するハイサイドMOSFETの出力とローサイドMOSFETの出力を、いずれもハイインピーダンスになるように制御する、請求項2から5のいずれか一項に記載の発振回路。前記第1のスイッチ回路及び前記第2のスイッチ回路は、それぞれ、スイッチ回路用ハイサイドMOSFETとスイッチ回路用ローサイドMOSFETとが直列に接続された構成を有する、請求項6に記載の発振回路。前記スイッチ回路用ハイサイドMOSFET及び前記スイッチ回路用ローサイドMOSFETは、選択入力に応じてゲート駆動され、前記CMOSインバータの出力電圧又は前記発振出力が、前記スイッチ回路用ハイサイドMOSFETに供給される、請求項7に記載の発振回路。前記定電圧生成回路によって生成された定電圧が、前記CMOSインバータの電源電圧として供給される、請求項6から8のいずれか一項に記載の発振回路。前記定電圧生成回路は、直流電圧から所定の定電圧を生成する定電圧源と、前記直流電圧がドレインに供給され、前記所定の定電圧がゲートに供給されるデプレッション型NチャネルMOSFETとを備えていて、前記所定の定電圧が、前記CMOSインバータの電源電圧として供給され、前記デプレッション型NチャネルMOSFETのソース電圧が、前記複数のMOSFET回路の電源電圧として供給される、請求項9に記載の発振回路。しかしながら、従来の技術では、発振回路に外付けされる負荷のインピーダンスが変わっても、そのインピーダンスに適したドライブ能力に変更できない。そのため、例えば、発振回路に外付けされる負荷に複数のバリエーションがある場合、発振回路側でそのバリエーション違いに対応することが難しい。そこで、本発明は、負荷のドライブ能力を変更できる、発振回路の提供を目的とする。上記目的を達成するため、本発明に係る発振回路は、定電圧生成回路と、発振出力を生成する発振出力生成回路と、前記定電圧生成回路によって生成された定電圧が電源電圧として供給される複数のMOSFET回路を並列に有し、前記複数のMOSFET回路のそれぞれの出力点が互いに接続された出力回路と、前記複数のMOSFET回路の中から選択入力に応じて選択されたMOSFET回路を前記発振出力に従って駆動する駆動回路とを備え、前記選択入力に応じて選択されていないMOSFET回路の出力が、ハイインピーダンスである、ことを特徴とするものである。本発明によれば、負荷のドライブ能力を変更できる。以下、図面を参照しながら、本発明を実施するための形態の説明を行う。図2は、本発明の第1の実施例である発振回路100のブロック図である。発振回路100は、定電圧生成回路70と、発振出力生成回路80と、出力回路90と、駆動回路91とを備えるものである。定電圧生成回路70は、定電圧Vref’を生成するものであればよい。図2には、定電圧生成回路70として、定電圧源71と、デプレッション型NチャネルMOSFETであるトランジスタMdとを備えるものが例示されている。この場合、定電圧源71は、電源電圧入力端子61から入力される直流の電源電圧Vddから一定の基準電圧Vrefを生成する回路である。定電圧源71として、抵抗分圧回路などが挙げられるが、基準電圧Vrefの安定化の点で、レギュレータが好適である。また、トランジスタMdのドレインには電源電圧Vddが供給され、ゲートには基準電圧Vrefが供給される。トランジスタMdにデプレッション型NチャネルMOSFETを用いることで、トランジスタMdのソース側に、基準電圧Vrefとほぼ等しい定電圧Vref’を生成できる。また、負荷60に供給する電流の変動によって、基準電圧Vrefが変動することを抑制できる。発振出力生成回路80は、一定周波数の発振出力Voscを生成するものであればよい。発振出力生成回路80の具体例として、周波数選択素子を使用するクリスタルオシレータXOが挙げられる。クリスタルオシレータの周波数選択素子の具体例として、水晶振動子が挙げられる。また、その他の周波数選択素子の具体例として、セラミック振動子などの機械的共振器、誘電体共振器、LC同調回路などが挙げられる。出力回路90は、定電圧生成回路70によって生成された定電圧Vref’が電源電圧として供給される複数のMOSFET回路D1,D2,D3を並列に有し、複数のMOSFET回路D1,D2,D3のそれぞれの出力点P1,P2,P3が互いに接続されている。図2には、ハイサイドのNチャネルMOSFETであるトランジスタM1とローサイドのNチャネルMOSFETであるトランジスタM2とが直列に接続された構成を有するMOSFET回路D1が例示されている。MOSFET回路D1の出力点P1が、トランジスタM1とトランジスタM2との間の接続点に相当する。MOSFET回路D2,D3についても、図2に示されるように、MOSFET回路D1と同じ構成を有している。図2は、MOSFET回路の小型化等を図るため、ハイサイドとローサイドのトランジスタが共にNチャネルの場合を示している。しかしながら、NチャネルとNチャネルの組み合わせに限らず、PチャネルとNチャネルの組み合わせでもよいし、PチャネルとPチャネルの組み合わせでもよい。駆動回路91は、複数のMOSFET回路D1,D2,D3の中から選択入力に応じて選択された少なくとも一つ以上のMOSFET回路に構成されるMOSFETを、発振出力生成回路80によって生成された一定周波数の発振出力Voscに従ってゲート駆動する。また、駆動回路91は、その選択入力に応じて選択されていないMOSFET回路の出力がハイインピーダンスになるように、その選択されていないMOSFET回路を駆動する。これにより、出力点P1,P2,P3に共通接続される出力端子63から、発振出力Voscの周波数に応じた一定周波数の出力波形が、発振回路100の発振波形として、負荷60に出力される。負荷60として、例えば、位相同期回路PLL回路の位相比較器などが挙げられる。したがって、このような構成を備える発振回路100によれば、負荷60を駆動する並列配置されたMOSFET回路の数を選択入力に応じて増減できることにより、発振回路100の出力端子63における出力インピーダンスを変更できるため、負荷60のドライブ能力を変更できる。例えば、負荷60のインピーダンスが小さくなるほど、電流を流す能力が高くなるように、負荷60を並列駆動するMOSFET回路の数を多くする。これにより、負荷60の容量が大きくなっても、負荷60のドライブ駆動が不足することを防ぐことができる。駆動回路91に供給される選択入力は、負荷60のインピーダンスに応じて変化させるとよい。負荷60のインピーダンスが小さくなるほど、負荷60を駆動するMOSFET回路の数を増やす選択入力が、他の回路から供給される。また、出力端子63に外部接続される負荷60に複数のバリエーションがあっても、発振回路100を設計変更することなく、各負荷のインピーダンスに適合したドライブ能力に変更できる。次に、図2に示した本発明の第1の実施例よりも具体的な実施例として、第2の実施例について説明する。図3は、本発明の第2の実施例である温度補償型水晶発振器TCXO200のブロック図である。TCXO200は、集積回路ICで構成されている。TCXO200は、温度補償回路20と、ATカットの水晶振動子35を共振器として用いる電圧制御水晶発振器VCXO30と、メモリ40とを備える発振回路である。VCXO30は、出力段回路36を有している詳細は後述。温度補償回路20は、VCXO30の制御電圧Vcを出力する関数発生回路である。温度補償回路20は、温度検出回路2により検出された周囲温度Tに基づいて生成した制御電圧Vcを可変容量素子31,32に印加することによって、水晶振動子35の発振周波数が周囲温度Tの変化により変動することを補償している。温度補償回路20によって生成される制御電圧Vcは、例えば、3次成分発生回路6、1次成分発生回路5、0次成分発生回路4のそれぞれで作成された電圧を加算器12が加算することにより得られ、下記の式1の3次関数Vc=αT-T03βT-T0γ1によって近似される。αは3次項の係数、βは1次項の係数、γは0次項の係数、T0は3次曲線の変曲点の温度である。VCXO30は、水晶振動子35が入出力部間に並列接続されたCMOSインバータ33と、CMOSインバータ33の入力部とグランドとの間に接続された可変容量素子31と、CMOSインバータ33の出力部とグランドとの間に接続された可変容量素子32と、CMOSインバータ33の入出力部間に並列接続された抵抗34とを備える。可変容量素子31,32の具体例として、可変容量ダイオードバリキャップが挙げられる。VCXO30は、可変容量素子31,32のそれぞれの両端に印加される制御電圧Vcに応じて、一定の発振周波数fの発振波形を端子OSCOUTから出力する。メモリ40は、温度補償回路20が上記の式1内のα,β,γ及びT0を算出するために必要なデータを記憶する装置である。メモリ40内のデータは、CLK端子とDATA端子を介して、TCXO200の外部から書き換え可能である。メモリ40には、製品出荷前の個々の製品毎に調整されたデータが記憶される。なお、水晶振動子35は、図3の場合、端子XT1,XT2を介してTCXO200に外付けされている。また、図3に示した概略構成は、一実施例を示したものである。図4はVCXO30の第1の構成例を詳細に示した図である。VCXO30は、発振出力生成回路80と、MOSFET回路D1,D2,D3を備える出力回路と、スイッチ回路A1~A6及びCMOSインバータD0を備える駆動回路とを有している。この出力回路及び駆動回路は、図3の出力段回路36に相当する。上述と同様の構成については、その説明を省略する。発振出力生成回路80は、定電圧生成回路の定電圧源71によって生成された基準電圧Vrefを電源電圧として動作し、一定周波数の発振出力Vosc具体的には、発振出力電圧Vosc1を生成する。バッファとしてトランジスタMdを用いることで、負荷60に供給する電流の変動によって基準電圧Vrefが変動することを抑制できる。そのため、基準電圧Vrefすなわち、発振出力生成回路80の電源電圧の変動による発振出力電圧Vosc1の周波数変動も抑制でき、OSCOUT端子から負荷60に出力される発振波形の周波数変動も抑制できる。なお、MOSFET回路D1,D2,D3及びCMOSインバータD0を構成するMOSFETは、エンハンスメント型である。MOSFET回路D1,D2,D3は、それぞれ、出力点P1,P2,P3に対して、ハイサイドに抵抗R1,R3,R5を備え、またハイサイドとローサイドのインピーダンスを揃えるため、出力点P1,P2,P3に対してローサイドに抵抗R2,R4,R6も備えている。図4の場合、抵抗R1,R3,R5は、ハイサイドのNチャネルのトランジスタM1,M3,M5のソースと出力点P1,P2,P3との間に挿入され、抵抗R2,R4,R6は、ローサイドのNチャネルのトランジスタM2,M4,M6のドレインと出力点P1,P2,P3との間に挿入されている。これらの抵抗は、負荷60の容量と合わせることで、ローパスフィルタを構成する。これにより、出力波形に含まれる高調波成分を除去し、クリップドサイン波に出力波形の形状を近づけることができる。また、これらの抵抗は、MOSFETのオン抵抗でも代用可能であるが、抵抗を挿入することによって、抵抗値を容易に合わせこみできる。スイッチ回路A1,A3,A5は、選択入力電圧に応じてハイサイドのトランジスタの駆動可否を決定する第1群の論理積回路AND回路である。スイッチ回路A1は、ハイサイドのトランジスタM1のゲートに配置され、選択入力電圧V1に応じてトランジスタM1を駆動するための2値信号を出力する。AND回路A3,A5についても同様である。また、スイッチ回路A2,A4,A6は、選択入力電圧に応じてローサイドのトランジスタの駆動可否を決定する第2群のAND回路である。スイッチ回路A2は、ローサイドのトランジスタM2のゲートに配置され、選択入力電圧V1に応じてトランジスタM2を駆動するための2値信号を出力する。スイッチ回路A4,A6についても同様である。また、CMOSインバータD0は、発振出力生成回路80から出力された発振出力電圧Vosc1に応じて駆動される。発振出力電圧Vosc1が入力されるCMOSインバータD0の発振出力電圧Vosc2すなわち、Vosc1の反転信号は、ハイサイドのスイッチ回路A1,A3,A5の信号入力として供給される。一方、発振出力電圧Vosc1は、ローサイドのスイッチ回路A2,A4,A6の信号入力として供給される。基準電圧Vrefは、CMOSインバータD0の電源電圧として供給される。定電圧Vref’は、MOSFET回路D1,D2,D3の電源電圧として供給される。このように構成することで、ハイレベルの選択入力電圧が入力されたスイッチ回路を介して、発振出力電圧Vosc1,Vosc2に応じて変化するハイレベル又はローレベルの信号が、MOSFET回路を構成するトランジスタのゲートに、印加される。一方、ローレベルの選択入力電圧が入力されたスイッチ回路は、発振出力電圧Vosc1,Vosc2の入力にかかわらず、ローレベルの信号を出力する。ローレベルの信号がゲートに入力されたトランジスタの出力は、ハイインピーダンスとなる。例えば、選択入力電圧V1がハイレベルのとき、スイッチ回路A1によってトランジスタM1のゲートが発振出力電圧Vosc2によって駆動されるとともに、スイッチ回路A2によってトランジスタM2のゲートが発振出力電圧Vosc1によって駆動される。一方、選択入力電圧V1がローレベルのとき、スイッチ回路A1によってトランジスタM1はオフするとともに、スイッチ回路A2によってトランジスタM2はオフする。選択入力電圧V2,V3についても同様である。したがって、選択入力電圧V1,V2,V3のそれぞれをローレベルかハイレベルかに切り替えることによって、負荷60の出力ドライブ能力を変更できる。また、選択入力電圧V1,V2,V3の全てをローレベルにすると、スイッチ回路A1~A6の全ての出力がローレベルになることにより、MOSFET回路を構成する全てのトランジスタM1~M6のゲートがローレベルになる。これにより、トランジスタM1~M6は全てオフするため、MOSFET回路D1,D2,D3から構成される出力回路の出力点P1,P2,P3をハイインピーダンスにできる。したがって、例えば、製品の検査等において発振波形の出力が不要な場合、TCXO200のOSCOUT端子を、発振回路の他の機能のための入力端子又は出力端子として利用できるようになる。選択入力電圧V1,V2,V3の論理レベルハイレベル/ローレベルを決定するためのデータは、例えば図3に示したメモリ40に、負荷60の所望のドライブ能力に応じて記憶されている。そのデータをメモリ40から読み出して選択入力電圧V1,V2,V3の論理レベルを確定することで、負荷60のドライブ能力を変更できる。また、そのデータをメモリ40内のROMから発振回路の起動時に読み出して選択入力電圧V1,V2,V3の論理レベルを確定することで、発振回路に外付けされる負荷60のバリエーション間で、各負荷のインピーダンスが異なっていても、発振回路の出力回路を共通化できる。図5は、VCXO30の第2の構成例を詳細に示した図である。VCXO30は、発振出力生成回路80と、MOSFET回路D1,D2,D3を備える出力回路と、スイッチ回路S1~S6及びCMOSインバータD0を備える駆動回路とを有している。上述と同様の構成については、その説明を省略する。なお、MOSFET回路D1,D2,D3、並びにスイッチ回路S1~S6及びCMOSインバータD0を構成するMOSFETは、エンハンスメント型である。スイッチ回路S1,S3,S5は、選択入力電圧に応じてハイサイドのトランジスタの駆動可否を決定する第1群のトランジスタ直列回路である。スイッチ回路S1は、ハイサイドのトランジスタM1のゲートに配置され、選択入力電圧V1に応じてトランジスタM1を駆動するための信号を出力する。スイッチ回路S1は、ハイサイドMOSFETとローサイドMOSFETとが直列に接続された構成を有し、それらの両FET間の接続点がトランジスタM1のゲートに接続される。スイッチ回路S3,S5についても同様である。また、スイッチ回路S2,S4,S6は、選択入力電圧に応じてローサイドのトランジスタの駆動可否を決定する第2群のトランジスタ直列回路である。スイッチ回路S2は、ローサイドのトランジスタM2のゲートに配置され、選択入力電圧V1に応じてトランジスタM2を駆動するための信号を出力する。スイッチ回路S2は、ハイサイドMOSFETとローサイドMOSFETとが直列に接続された構成を有し、それらの両FET間の接続点がトランジスタM2のゲートに接続される。スイッチ回路S4,S6についても同様である。図5の場合、スイッチ回路S1~S6を構成するトランジスタとして、ハイサイドにPチャネル型MOSFETが使用され、ローサイドにNチャネル型MOSFETが使用される。また、CMOSインバータD0は、発振出力生成回路80から出力された発振出力電圧Vosc1に応じて駆動される。発振出力電圧Vosc1が入力されるCMOSインバータD0の発振出力電圧Vosc2すなわち、Vosc1の反転信号は、ハイサイドのスイッチ回路S1,S3,S5の信号入力として供給される。図5の場合、スイッチ回路S1,S3,S5を構成するハイサイドのPチャネルMOFFETのソースに、発振出力電圧Vosc2が供給される。一方、発振出力電圧Vosc1は、ローサイドのスイッチ回路S2,S4,S6の信号入力として供給される。図5の場合、スイッチ回路S2,S4,S6を構成するハイサイドのPチャネルMOFFETのソースに、発振出力電圧Vosc1が供給される。基準電圧Vrefは、CMOSインバータD0の電源電圧として供給される。定電圧Vref’は、MOSFET回路D1,D2,D3の電源電圧として供給される。また、スイッチ回路S1~S6を構成するハイサイドのMOSFET及びローサイドのMOSFETは、選択入力に応じてゲート駆動されるものであり、その選択入力に応じた信号が各ゲートに入力される。このように構成することで、ローレベルの選択入力電圧が入力されたスイッチ回路を介して、発振出力電圧Vosc1,Vosc2が、MOSFET回路を構成するトランジスタのゲートに、印加される。一方、ハイレベルの選択入力電圧が入力されたスイッチ回路は、発振出力電圧Vosc1,Vosc2の入力にかかわらず、ローレベルの信号を出力する。ローレベルの信号がゲートに入力されたトランジスタの出力は、ハイインピーダンスとなる。例えば、選択入力電圧V1がローレベルのとき、スイッチ回路S1のハイサイドPチャネル型MOSFETのオンによってトランジスタM1のゲートが発振出力電圧Vosc2によって駆動されるとともに、スイッチ回路S2のハイサイドPチャネル型MOSFETのオンによってトランジスタM2のゲートが発振出力電圧Vosc1によって駆動される。一方、選択入力電圧V1がハイレベルのとき、スイッチ回路S1のローサイドNチャネル型MOSFETのオンによってトランジスタM1はオフするとともに、スイッチ回路S2のローサイドNチャネル型MOSFETのオンによってトランジスタM2はオフする。選択入力電圧V2,V3についても同様である。したがって、選択入力電圧V1,V2,V3のそれぞれをローレベルかハイレベルかに切り替えることによって、負荷60の出力ドライブ能力を変更できる。また、選択入力電圧V1,V2,V3の全てをハイレベルにすると、スイッチ回路S1~S6の全てのNチャネルのトランジスタがオンすることにより、MOSFET回路を構成する全てのトランジスタM1~M6のゲートがグランドにショートする。これにより、トランジスタM1~M6は全てオフするため、MOSFET回路D1,D2,D3から構成される出力回路の出力点P1,P2,P3をハイインピーダンスにできる。したがって、例えば、製品の検査等において発振波形の出力が不要な場合、TCXO200のOSCOUT端子を、発振回路の他の機能のための入力端子又は出力端子として利用できるようになる。選択入力電圧V1,V2,V3の論理レベルハイレベル/ローレベルを決定するためのデータは、例えば図3に示したメモリ40に、負荷60の所望のドライブ能力に応じて記憶されている。そのデータをメモリ40から読み出して選択入力電圧V1,V2,V3の論理レベルを確定することで、負荷60のドライブ能力を変更できる。また、そのデータをメモリ40内のROMから発振回路の起動時に読み出して選択入力電圧V1,V2,V3の論理レベルを確定することで、発振回路に外付けされる負荷60のバリエーション間で、各負荷のインピーダンスが異なっていても、発振回路の出力回路を共通化できる。また、ハイサイドのトランジスタM1,M3,M5にNチャネル型を用いることで、OSCOUT端子における発振波形のハイレベルは、トランジスタM1,M3,M5のゲート電圧からトランジスタM1,M3,M5のゲート閾値電圧Vth分下がった電圧となる。つまり、OSCOUT端子における発振波形の出力振幅はVref-Vthになるため、ゲート閾値電圧Vthの調整によって、任意の出力振幅に調整できる。また、図5のスイッチ回路S1~S6は、複数のMOSFETから構成される図4のスイッチ回路A1~A6に比べて、ゲートドライブ段が少ないため、MOSFETのフリッカノイズやスレッショルドレベルのばらつきを受けにくく、位相ノイズ特性が高い。また、スイッチ回路S1~S6を構成するハイサイドとローサイドのトランジスタは、発振出力電圧Vosc1,Vosc2をトランジスタM1~M6のゲートに供給するか否かを切り替える単なるスイッチとして構成可能なため、スイッチ回路S1~S6は、トランジスタM1~M6を駆動可能なサイズのトランジスタを必要とするスイッチ回路A1~A6に比べて、その構成を小さくできる。以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形、改良及び置換を加えることができる。例えば、上述の実施例では、MOSFET回路の数が3個であるが、2個でもよいし、4個以上でもよい。並列接続のMOSFET回路の数を多くすることによって、負荷をドライブする能力の分解能を向上できる。また、MOSFET回路の数が1個の場合であっても、その1個のMOSFET回路の出力点をハイインピーダンスにするか否かを切り替えることができる。すなわち、負荷のドライブ能力を変更できる。また、上述の実施例では、MOSFET回路が、ハイサイドトランジスタとローサイドトランジスタとの直列回路で構成されたものであるが、負荷60がグランドへの電流吸い込み構成であれば、ハイサイドトランジスタを備えるハイサイド回路のみで構成されたものでもよい。逆に、負荷60が電源からの電流流し出し構成であれば、ローサイドトランジスタを備えるローサイド回路のみで構成されたものでもよい。また、上述の実施例では、ハイサイドのトランジスタとしてNチャネル型を用いているが、回路構成を一部変更することで、Pチャネル型を用いてもよい。また、上述の実施例では、CMOSインバータD0の発振出力電圧Vosc2が、スイッチ回路A1,A3,A5,S1,S3,S5の信号入力として供給され、発振出力電圧Vosc1が、スイッチ回路A2,A4,A6,S2,S4,S6の信号入力として供給されている。しかしながら、逆に、CMOSインバータD0の発振出力電圧Vosc2が、スイッチ回路A2,A4,A6,S2,S4,S6の信号入力として供給され、発振出力電圧Vosc1が、スイッチ回路A1,A3,A5,S1,S3,S5の信号入力として供給される構成でもよい。また、図5には、スイッチ回路S1~S6の構成が、PチャネルとNチャネルの組み合わせの場合を示している。しかしながら、この構成に限らず、PチャネルとPチャネルの組み合わせでもよいし、例えば図6に示されるように、NチャネルとNチャネルの組み合わせでもよい。図6の場合、選択入力電圧V1が、反転回路W1を介して、スイッチ回路S1,S2のそれぞれのローサイドのNチャネル型MOSFETのゲートに入力される。選択入力電圧V2が入力されるスイッチ回路S3,S4、選択入力電圧V3が入力されるスイッチ回路S5,S6についても同様である。"