"被認証装置を認証装置が認証する認証方法であって、前記被認証装置は、秘匿される固有の秘密識別情報SecretID、固有の暗号化秘密識別情報ESecretID、および鍵管理情報FKBを保持し、前記認証装置は、秘匿される識別鍵情報IDKeyを保持し、前記認証装置が、前記被認証装置から、前記暗号化秘密識別情報ESecretIDおよび前記鍵管理情報FKBを読み出すステップと、前記認証装置が、読み出した前記鍵管理情報FKBを用いて、前記識別鍵情報IDKeyから復号可能な識別鍵情報FKeyを取得するステップと、前記認証装置が、得られた識別鍵情報FKeyを用いて、読み出した前記暗号化秘密識別情報ESecretIDを復号し、秘密識別情報SecretIDを取得するステップとを具備する認証方法。前記被認証装置は、秘匿される第1鍵情報NKeyを更に保持し、前記認証装置は、元情報と秘匿される第2鍵情報HKeyとを更に保持し、前記被認証装置が、前記元情報および前記第1鍵情報NKeyに基づいて、第3鍵情報HKey’を生成するステップと、前記被認証装置が、前記第3鍵情報と乱数とに基づいて、第1セッション鍵を生成するステップと、前記認証装置が、前記第2鍵情報と前記乱数とに基づいて、第2セッション鍵を生成するステップとをを更に具備する請求項1に記載の認証方法。前記被認証装置が、生成した前記第1セッション鍵SKeyを用いて、前記秘密識別情報SecretIDに一方向性変換処理を行い、一方向性変換データOnewayIDを生成して前記認証装置に送信するステップと、前記認証装置が、生成した前記第2セッション鍵データを用いて、前記秘密識別情報SecretIDに一方向性変換処理を行い、一方向性変換データOnewayID’を求めるステップと、前記認証装置が、受信した前記一方向性変換データOnewayIDと、生成した前記一方向性変換データOnewayID’とが一致するか否かを判定するステップとを更に具備する請求項2に記載の認証方法。秘匿される固有の秘密識別情報SecretID、固有の暗号化秘密識別情報ESecretID、鍵管理情報FKB、および第1鍵情報NKeyを記憶するセルアレイと、認証装置の元情報HCと前記第1鍵情報NKeyとを用いて、第2鍵情報HKeyを生成する第1データ生成部と、生成した前記第2鍵情報HKeyと乱数とを用いて、セッション鍵SKeyを生成する第2データ生成部とを具備し、前記暗号化秘密識別情報ESecretIDおよび前記鍵管理情報FKBは前記認証装置によって読み出され、前記第1鍵情報NKeyからは前記第2鍵情報HKeyが生成されるが前記第2鍵情報HKeyからは前記第1鍵情報NKeyが生成されないことを特徴とする被認証装置。生成した前記セッション鍵SKeyを用いて、前記秘密識別情報SecretIDに一方向性変換処理を行い、一方向性変換データOnewayIDを生成する一方向性変換部を更に具備する請求項4に記載の被認証装置。秘匿される第1鍵情報NKeyを保持する被認証装置を認証する認証装置であって、前記認証装置は、秘匿される識別鍵情報IDKeyと第2鍵情報HKeyとを記憶するメモリと、前記被認証装置から読み出す鍵管理情報FKBを用いて、前記識別鍵情報IDKeyから復号可能な識別鍵情報FKeyを生成する識別鍵情報生成部と、生成される前記識別鍵情報FKeyを用いて、前記被認証装置から読み出す暗号化秘密識別情報ESecretIDを復号し、秘密識別情報SecretIDを生成する復号部とを具備する認証装置。乱数を発生させる乱数発生器と、前記第2鍵情報HKeyと前記乱数とを用いてセッション鍵SKeyを生成するデータ生成部とを更に具備し、前記第1鍵情報NKeyからは前記第2鍵情報HKeyが生成されるが、前記第2鍵情報HKeyからは前記第1鍵情報NKeyが生成されないように構成される請求項6に記載の認証装置。生成した前記セッション鍵SKeyを用いて、前記秘密識別情報SecretIDに一方向性変換処理を行い、一方向性変換データOnewayIDを生成する一方向性変換部を更に具備する請求項7に記載の認証装置。生成した前記一方向性変換データOnewayIDと前記被認証装置から受信する一方向性変換データOnewayIDとが一致するか否かを判定する検証部を更に具備する請求項8に記載の認証装置。秘密情報の不正利用を防止に有利な認証装置、被認証装置、およびその認証方法を提供する。実施形態によれば、被認証装置を認証装置が認証する認証方法であって、前記被認証装置は、秘匿される固有の秘密識別情報SecretID、暗号化された固有の秘密識別情報である暗号化秘密識別情報ESecretID、および共通に付される鍵管理情報暗号化FKey束,FKBを保持し、前記認証装置は、秘匿される識別鍵情報IDKeyを保持し、前記認証装置が、前記被認証装置から、前記暗号化秘密識別情報ESecretIDおよび前記鍵管理情報FKBを読み出すステップと、前記認証装置が、前記識別鍵情報IDKeyを用いて、読み出した前記鍵管理情報FKBから復号可能な識別鍵情報FKeyを取得するステップと、前記認証装置が、得られた識別鍵情報FKeyを用いて、読み出した前記暗号化秘密識別情報ESecretIDを復号し、秘密識別情報SecretIDを取得するステップとを具備する。<作用効果>上記のように、第1の実施形態に係る認証装置、被認証装置、およびその認証方法によれば、少なくとも下記1乃至3の効果が得られる。1ホスト装置20から秘密情報が漏洩した場合であっても、漏洩した情報を用いたNAND型フラッシュメモリ10の秘密情報の不正利用を防止することができる。ここで、認証装置であるホスト装置20は、民生機器の様な専用ハードウェア装置だけでなく、例えば、PCパーソナルコンピュータなどで実行可能なプログラムソフトウェアとして提供され当該ソフトウェアが実質的なホスト装置となる場合もある。一方、被認証装置であるNAND型フラッシュメモリ10は、記録メディアであり、ファームウェアと呼ばれるプログラムが介在する場合であっても、重要な処理や情報はセルアレイ11中のハードウェア内に秘匿された状態で記憶される。そのため、現実的には、例えば、PC上で実行されるソフトウェアは、記録メディアに比べて耐タンパー性能攻撃に対する耐性が低くなってしまうことが懸念される。そのため、耐タンパー性能の低いホスト装置認証装置20を攻撃することで、耐タンパー性の高いNAND型フラッシュメモリ10被認証装置に秘匿された秘密情報をも暴露され、耐タンパー性の高い装置に成りすまされることが懸念される。そこで、第1の実施形態に係る構成及びその認証方式では、上記のように、比較的耐タンパー性の高いNAND型フラッシュメモリ10は、第1鍵情報NKeyiから第2鍵情報HKeyijを生成することができる第1鍵情報NKeyiをセルアレイ11に秘匿する。一方、ホスト装置20は、第2鍵情報HKeyijからは第1鍵情報NKeyiを生成することができない第2鍵情報HKeyijのみをメモリ23に秘匿する。そのため、NAND型フラッシュメモリ10は、ホスト装置20から受領した元情報HCjと自身が秘匿する第1鍵情報NKeyiを用いて、認証装置20が秘匿する第2鍵情報HKeyijを生成する。NAND型フラッシュメモリ10は、第2鍵情報HKeyijと乱数情報RNhとからセッション鍵SKeyijを生成する。ホスト装置20は、インデックス情報iにより選択される第2鍵情報HKeyijと乱数情報RNhとからセッション鍵SKeyijを生成する。その結果、NAND型フラッシュメモリ10とホスト装置20とは、共に同じセッション鍵SKeyijを共有する。このように、本例では、NAND型フラッシュメモリ被認証装置10が秘匿する情報の秘密レベルと、ホスト装置認証装置20が秘匿する情報の秘密レベルとを非対称とすることができる。例えば、本例では、比較的耐タンパー性の高いNAND型フラッシュメモリ10が秘匿する情報の秘密レベルを、比較的耐タンパー性の低いホスト装置20が秘匿する情報の秘密レベルよりも、より高く設定することができる。そのため、仮にホスト装置20が秘匿する情報が漏洩した場合であっても、比較的耐タンパー性の高いNAND型フラッシュメモリ10が秘匿する情報の秘密レベルがさらに高いため、漏洩した情報を用いてNAND型フラッシュメモリ10に成りすますことができない。従って、漏洩した情報を用いたNAND型フラッシュメモリ10の秘密情報の不正利用を防止することができる点で有利である。その結果、例えば、ホスト装置20から読み出されたID情報が、目的の被認証装置10から読み出した情報であることを確実に確認し、その相手方の不正利用の無効化等が可能となる。2実装化において有利である。本例のような構成では、比較的大きな回路規模を要求される公開鍵暗号処理やMKB処理のハードウェア実装が困難である等の回路規模上の制約が同時に課せられる環境下である。しかしながら、本例によれば、鍵情報が非対称であるものの比較的大きな回路規模を必要とする公開鍵暗号処理を用いる必要がない。さらに、上記のように、ホスト装置認証装置20とNAND型フラッシュメモリ被認証装置10とが秘匿する情報の秘密レベルを非対称とすることにより、片方の装置から漏れた情報だけではもう一方の装置に成りすますことができない認証手段を行い、認証装置20と被認証装置10との間で秘密情報であるセッション鍵SKeyijを共有する。そのため、上記制約が課される厳しい環境下であっても、実装化において有利であると言える。さらに、上記のように、メモリシステムを構成するデータ生成回路や暗号化器を同じ処理とすることにより、回路規模を比較的小さくすることも可能である。3製造工程の簡略化、製造コストの低減化に対して有利である。加えて、本例に係るNAND型フラッシュメモリ10は、読み書き可能領域11-1に、その用途に応じてNAND型フラッシュメモリ10ごとに固有ユニーク、或いは製造ロットlot単位など複数のNAND型フラッシュメモリ10に共通に付される鍵管理情報FKBv、およびNAND型フラッシュメモリ10ごとに固有にユニークに付される暗号化された秘密識別情報ESecretIDを備える。製造ロット単位で鍵管理情報FKBvを共通化させた場合には、NAND型フラッシュメモリ10ごとに記録しなければならない固有ユニークな情報を、暗号化された秘密識別情報ESecretIDの様にデータサイズの小さいデータだけに減らすことができる。換言すれば、共通に付される鍵管理情報FKBvと固有の暗号化秘密識別情報ESecretIDとに分け、2段階に暗号化することにより、NAND型フラッシュメモリ10に書き込むべき固有の暗号化秘密識別情報ESecretIDのデータサイズを抑えることができるものである。例えば、上記図5で示したように、NAND型フラッシュメモリの製造時等において、メモリ製造者30は、ライセンス管理者40から受け取ったNAND型フラッシュメモリ10ごとに固有な情報ESecretIDを書き込む。そして、NAND型フラッシュメモリ10に共通に付される暗号化された鍵管理情報FKBvについては、カード製造者50等がNAND型フラッシュメモリ10に共通に書き込むことができる。例えば、上記図6で示したように、カード製造者50が、上記ライセンス管理者40から受け取ったNAND型フラッシュメモリ10ごとに共通な鍵管理情報FKBvを書き込む。そのため、メモリ製造者30が書き込まなければならないNAND型フラッシュメモリ10ごとに固有ユニークなデータのサイズを低減することが可能となる。ここで、NAND型フラッシュメモリ10の製造時等に、NAND型フラッシュメモリ10に固有かつデータサイズの大きい情報を書き込む場合、製造工程が煩雑となり、製造時間が長期化し、製造コストが増大してしまう。しかしながら、本例に係る構成および方法によれば、共通に付される鍵管理情報FKBvと固有の暗号化秘密識別情報ESecretIDとに分けて2段階に暗号化することにより、このような煩雑な製造工程は不要となるため、製造工程を簡略化でき、製造コストを低減できる点で有利である。また、製造時間を短縮化できるため、消費電力を低減できる点でもメリットがある。また、ホスト装置20側においても、FKeyを用いてNAND型フラッシュメモリに固有な値であるSecretIDを暗号化してESecretIDを生成し、さらに、IDKeykを用いてFKeyを暗号化してFKBを生成するという構成を取ることにより、NAND型フラッシュメモリ10と同様のメリットを享受することが可能となる。[変形例1FKBを後からダウンロードして書き込む場合]次に、変形例1に係る認証装置、被認証装置、およびその認証方法について説明する。この説明において、上記第1の実施形態と重複する部分の説明については、省略する。<FKBの書き込みについて>暗号化FKey束FKBの書き込みについて、説明する。本変形例1における処理は、暗号化FKey束FKBが、NAND型フラッシュメモリ10の製造時に書き込まれる場合等には、特に必要のない処理である。しかし、NAND型フラッシュメモリ10とコントローラ19などが結合されて、例えば、SD登録商標カードなどのストレージメディア製品として一般ユーザ入手し、カード利用時に市場において後から書き込まれる場合などには、必要となるFKBの書き込み処理に関するものである。図7では、上記のように鍵管理情報FKBが未記録のストレージメディアCard55に記録されたデータの場合の状態を示している。図示するように、NAND型フラッシュメモリ10は、秘密情報NKeyiと秘密識別情報SecretIDとが秘匿領域11-2に記録される。前記秘密情報NKeyiを特定するために必要なインデックス情報iと鍵管理情報FKBを特定するために必要となるインデックス情報vとがROM領域11-3に記録される。ROM領域に記録されたインデックス情報vで指定されたFKeyvによって暗号化されたSecretIDESecretIDが読み書き可能領域に書き込まれた状態である。しかしながら、鍵管理情報FKBは、NAND型フラッシュメモリ10に、まだ書き込まれていない点で、上記実施形態と相違する。次に、上記のように鍵管理情報FKBが未記録状態のストレージメディア10に、サーバからFKBをダウンロードして記録する場合について、図8を用いて説明する。図示するように、この場合には、NAND型フラッシュメモリ10に、必要に応じてデータキャッシュ12Dが配置される。本例に係るサーバ70は、FKBデータベースSetofFKBi’s71およびvからFKBvを選択するための選択部72を備える。また、サーバ70とメモリシステムNAND型フラッシュメモリ10、コントローラ19、ホスト装置20とは、インターネット60を介して電気的に通信接続される。なお、ホスト装置20は、FKBの新規書き込みが必要かどうかを判定し、必要に応じてFKBをサーバに要求する機能を備える。<FKB書き込みフロー>次に、図9に沿って、暗号化FKeyID束FKBをサーバ60からダウンロードしてNAND型フラッシュメモリ10に書き込むフローについて説明する。StepS51図示するように、まず、ホスト装置20が、FKBダウンロードが必要と判定したことにより、FKB書き込みが開始Startされ、ホスト装置20はサーバ60に対してFKB要求を出す。StepS52続いて、サーバ70は、NAND型フラッシュメモリ10に対して、FKeyvを特定するために必要となるインデックス情報vを要求する。StepS53続いて、NAND型フラッシュメモリ10は、ROM領域11-3からvを読み出し、vをサーバに送出する。StepS54続いて、サーバ70は、受信したvに対応するFKBvをFKBデータベース71の中から選択する。StepS55続いて、サーバ70は、選択したFKBvをNAND型フラッシュメモリに送出する。StepS56続いて、NAND型フラッシュメモリ10は、受信したFKBvを読み書き可能領域11-1に書き込み、記録する。以上の動作により、第1の実施形態に係る暗号化FKey束FKBダウンロードフローを終了するEnd。その他の構成、動作等に関しては、上記第1の実施形態と実質的に同様である。<作用効果>変形例1に係る認証装置、被認証装置及び認証方法によれば、少なくとも第1の実施形態と同様の作用効果1乃至3を得ることができる。さらに、変形例1によれば、後からFKBを書き込む場合においても、必要に応じて本例を適用することが可能である。[第2の実施形態]次に、第2の実施形態について説明する。この説明において、上記第1の実施形態と重複する部分の説明については、省略する。ここで、第1の実施形態では、ホスト装置20によるNAND型フラッシュメモリ10の認証が成功した後、両者は秘密識別情報SecretIDを共有している。認証後の処理として、例えば、ホスト装置20がコンテンツを暗号化し、NAND型フラッシュメモリ10へ当該暗号化コンテンツを書き込むこと等が挙げられるが、この際に、共有した秘密識別情報SecretIDを用いることが考えられる。本実施形態は、そのような処理においても秘密識別情報SecretIDを保護することを目的とするものである。そのため、この説明においては、上記第1の実施形態と重複する部分の説明については省略する。<メモリシステム>第2の実施形態に係るメモリシステムは、図10のように示される。図10に示すように、本例に係るメモリシステムは、一方向性変換部Oneway27B、スイッチ部29、および対象となるコンテンツを取り扱う全てのホスト装置が共通に保持している情報ASSVを更に備える点で、上記第1の実施形態と相違する。スイッチ部29は、データ検証部Verify28において一方向性変換識別情報OnewayIDの両方の値が一致した場合OKの判定結果が制御信号として入力されると、信号経路をオンとさせ、秘密識別情報SecretIDを一方向変換部27Bに出力する。一方向変換部Oneway27Bは、スイッチ部29から入力される秘密識別情報SecretIDを、対象となるコンテンツを取り扱う全てのホスト装置が共通に保持している情報ASSVを用いて一方向性関数により変換し、一方向性変換識別情報EMIDEMIDOnewayを生成する。このように第2の実施形態では、ホスト装置20で秘密識別情報SecretIDが検証された後に、ホスト装置20が、対象となる全てのホスト装置が共通に保持している情報ASSVを用いて秘密識別情報SecretIDを変換し、一方向性変換識別情報EMIDを計算する。そのため、ホスト装置20は、秘密識別情報SecretIDの代わりに、一方向性変換識別情報EMIDを用いて、コンテンツ暗号化などの処理を行うことができる。その他の構成、動作等は、上記第1の実施形態と実質的に同様であるため、詳細な説明については省略する。<作用効果>第2の実施形態に係る認証装置、被認証装置及び認証方法によれば、少なくとも第1の実施形態と同様の作用効果1乃至3を得ることができる。さらに、第2の実施形態では、ホスト装置20は、一方向性変換部Oneway27B、スイッチ部29、および対象となるコンテンツを取り扱う全てのホスト装置が共通に保持している情報ASSVを更に備える点で、上記第1の実施形態と相違する。上記構成によれば、ホスト装置20で秘密認識情報SecretIDが検証された後に、ホスト装置20が、対象となる全てのホスト装置が共通に保持している情報ASSVを用いて秘密識別情報SecretIDを変換し、一方向性変換識別情報EMIDを計算する。そのため、ホスト装置20は、秘密識別情報SecretIDの代わりに、一方向性変換識別情報EMIDを用いて、コンテンツ暗号化などの処理を行うことができる。その結果、ここでは図示を省略するが後工程におけるコンテンツ暗号化などおいて一方向性変換識別情報EMIDを用いることができ、当該後工程において秘密識別情報SecretIDが漏洩することを防止することが可能となり、秘密識別情報SecretIDの秘匿性を強化することができる点で、さらに有利である。[第3の実施形態メモリ、コントローラ、ホストの一例]次に、図11を用い、第3の実施形態について説明する。第3の実施形態は、上記実施形態に適用可能な上記NAND型フラッシュメモリ10、コントローラ19、およびホスト装置20の一例に関するものである。本例では、メモリカードとしてSD登録商標カードを一例に挙げる。図示するように、本例では、メモリカード55と接続されるホスト装置20の機能ブロックを示している。各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。このため、各ブロックがこれらのいずれでもあることが明確となるように、概してそれらの機能の観点から以下に説明する。このような機能が、ハードウェアとして実行されるか、またはソフトウェアとして実行されるかは、具体的な実施態様またはシステム全体に課される設計制約に依存する。当業者は、具体的な実施態様ごとに、種々の方法でこれらの機能を実現し得るが、いずれの実現の手法も本発明の範疇に含まれる。ホスト装置20は、アプリケーション、オペレーティングシステム等のソフトウェア211を備えている。ソフトウェア211は、ユーザから、メモリカードへのデータの書き込み、メモリカードからのデータの読み出しを指示される。ソフトウェア211は、データの書き込みおよび読み出しをファイルシステム212に指示する。ファイルシステム212は、管理対象の記憶媒体に記録されているファイルデータを管理するための仕組みであり、記憶媒体の記憶領域内に管理情報を記録し、この管理情報を用いてファイルデータを管理する。ホスト装置20は、SDインターフェース213を有する。SDインターフェース213は、ホスト装置20とメモリカード55との間のインターフェース処理を行うのに必要なハードウェア、ソフトウェアからなる。ホスト装置20は、SDインターフェース213を介してメモリカードと通信を行う。SDインターフェース213は、ホスト装置20とメモリカードとが通信するのに必要な様々な取り決めを規定し、後述のメモリカードのSDインターフェース131と相互に認識可能な各種のコマンドの組を備えている。また、SDインターフェース213は、メモリカード55のSDインターフェース231と接続可能なハードウェア上の構成ピンの配置、数等も含む。メモリカード55は、NAND型フラッシュメモリ10、メモリ10を制御するためのコントローラ19を有する。メモリカード55は、ホスト装置20に接続されたとき、およびオフ状態のホスト装置20に挿入された状態でホスト装置20がオンされたときに電源供給を受けて初期化動作を行った後、ホスト装置20からのアクセスに応じた処理を行う。NAND型フラッシュメモリ10は、データを不揮発に記憶し、複数のメモリセルからなるページと呼ばれる単位でデータの書き込みおよび読み出しを行う。なお、前述の実施形態ではNAND型フラッシュメモリを例に記載したが、データを不揮発に記憶するメモリであれば、NAND型フラッシュメモリに限られることはなく、その場合、NAND型フラッシュメモリを代替のメモリに代えて読み替えることができ、メモリセルアレイは代替されるメモリに採用されるメモリセルに代えて読み替えることができる。ページには、各ページに固有の物理アドレスが割り当てられている。また、NAND型フラッシュメモリ10は、複数のページからなる物理ブロック消去ブロックと呼ばれる単位でデータの消去を行う。なお、物理ブロック単位で物理アドレスが割り当てられていることもある。コントローラ19は、メモリ10によるデータの記憶状態を管理する。記憶状態の管理とは、どの物理アドレスのページまたは物理ブロックが、どの論理アドレスのデータを保持しているかの関係、およびどの物理アドレスのページまたは物理ブロックが消去状態何も書き込まれていない、または無効なデータを保持している状態であるかを管理することを含んでいる。コントローラ19は、SDインターフェース131、MPUmicroprocessingunit132、ROMreadonlymemory133、RAMrandomaccessmemory134、NANDインターフェース135を含んでいる。SDインターフェース131は、ホスト装置20とコントローラ19との間のインターフェース処理を行うのに必要なハードウェア、ソフトウェアからなり、SDインターフェース213と同様に、両者の通信を可能とする取り決めを規定し、各種のコマンドの組を備え、ハードウェア上の構成ピンの配置、数等も含む。メモリカードコントローラ2255は、SDインターフェース131を介してとホスト1と通信を行う。SDインターフェース131は、レジスタ136を含んでいる。MPU132は、メモリカード55全体の動作を司る。MPU132は、例えば、メモリカード55が電源供給を受けた際に、ROM133内に格納されているファームウェア制御プログラムをRAM134上に読み出して所定の処理を実行する。MPU132は、制御プログラムに従って各種のテーブルをRAM134上で作成したり、ホスト20から受けたコマンドに従ってメモリに対する所定の処理を実行したりする。ROM133は、MPU132により制御される制御プログラムなどを格納する。RAM134は、MPU132の作業エリアとして使用され、制御プログラムや各種のテーブルを一時的に記憶する。このようなテーブルとして、ファイルシステム212によってデータに割り当てられた論理アドレスを有するデータを実際に記憶しているページの物理アドレスの変換テーブル論物テーブルが含まれる。NANDインターフェース135は、コントローラ19とメモリ10とのインターフェース処理を行う。NAND型フラッシュメモリ10内の記憶領域は、保存されるデータの種類に応じて、上記のように、例えば、一般領域Userarea、秘匿領域Hiddenarea、保護領域Protectedarea、ROM領域ROMarea等を含んでいる。なお、コントローラ19は、一般領域の一部を確保し、自身の動作に必要な制御データ論物テーブル等を保存する。[第4の実施形態NAND型フラッシュメモリの構成例]次に、上記NAND型フラッシュメモリ10の具体的構成例として、第4の実施形態として説明する。<全体構成例>上記NAND型フラッシュメモリ10の具体的な全体構成例は、図12のように示される。図示するように、本例に係るNAND型フラッシュメモリ10は、メモリセルアレイ11、制御回路19、認証回路151、ビット線制御回路152、カラムデコーダ153、データ入出力バッファ154、データ入出力端子155、ワード線駆動回路156、制御信号入力端子158、電源発生回路159を備える。メモリセルアレイ11は、複数のブロックBLOCK1~BLOCKnにより構成される。複数のブロックBLOCK1~BLOCKnのそれぞれは、ワード線およびビット線の交差位置に配置される複数のメモリセルを備える。例えば、BLOCK1は、上記ROM領域11-3である。例えば、BLOCK2は、上記秘匿領域11-2である。その他のブロックは、ホスト装置20から利用可能な一般領域Userarea11-1等である。ROM領域11-3は、例えばOTPOneTimeProgramブロックであり、1回の書き込みのみ許容される。書き込み後は電気フューズ、レーザフューズ、ROMフューズ等の手段を用いてブロックデコーダを制御し消去動作を禁止する。秘匿領域11-2は、例えば外部アドレスのデコードでは選択できない状態とし、NAND型フラッシュメモリ10の内部の制御回路19のみが読み出し可能な領域とする。認証回路151は、例えば、上記データキャッシュ12A、12B、12C、発生回路13、14、一方向性変換器15等を備え、制御回路19により制御される。ビット線制御回路152は、ビット線を介してメモリセルアレイ11中のメモリセルのデータを読み出し、ビット線を介してメモリセルアレイ11中のメモリセルの状態を検出する。また、ビット線制御回路152は、ビット線を介してメモリセルアレイ11中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行う。ビット線制御回路152内には、図示しない上記ページバッファ等のデータ記憶回路等が設けられ、このデータ記憶回路は、カラムデコーダ153によって選択される。データ記憶回路に読み出されたメモリセルのデータは、データ入出力バッファ154を介してデータ入出力端子155から外部へ出力される。データ入出力端子155は、例えば、NAND型フラッシュメモリ10の外部のホスト装置20等に接続される。データ入出力端子155により、コマンドCMD、アドレスADD、入出力データDT等が、メモリ10とホスト装置2との間でやり取りされる。データ入出力端子155は、例えば8ビット、または16ビットのバス幅を有している。NAND型フラッシュメモリ10は、トグルモードインターフェースtogglemodeinterfaceなどの高速インターフェース規格をサポートしてもよい。トグルモードインターフェースでは、例えば、データストローブ信号DQSの立ち上がり、立ち下がり両エッジに同期してデータ入出力端子155を介したデータ転送が行われる。ホスト装置20は、例えば、マイクロコンピュータ等であって、データ入出力端子155から出力されたデータDTを受ける。ホスト装置20は、NAND型フラッシュメモリ10の動作を制御する各種コマンドCMD書き込みコマンド、読み出しコマンド、消去コマンド、ステータスリードコマンド等、アドレスADD、およびデータDTを出力する。ホスト装置20からデータ入出力端子155に入力された書き込みデータDTは、データ入出力バッファ154を介して、カラムデコーダ153によって選択された上記データ記憶回路図示せずに供給される。一方、コマンドCMDおよびアドレスADDは、制御回路19に供給される。ワード線駆動回路156は、制御回路19の制御に従い、メモリセルアレイ11中のワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去に必要な電圧を印加する。電圧発生回路159は、制御回路19の制御に従い、図示中の接続された上記構成回路の動作に必要な電圧を供給する。例えば、電圧発生回路159は、ホスト装置から供給される外部電圧を昇圧して、読み出し、書き込みあるいは消去時にワード線に印加される電圧を生成する。制御回路Controller19は、NAND型フラッシュメモリ10の全体の動作を制御するために、接続される各回路に必要な制御信号および制御電圧を与える。制御回路19は、メモリセルアレイ11、認証回路151、ビット線制御回路152、カラムデコーダ153、データ入出力バッファ154、ワード線駆動回路156、電圧発生回路159に接続される。接続された上記構成回路は、制御回路19によって制御される。制御回路19は、制御信号入力端子158に接続され、ホスト装置20から制御信号入力端子158を介して入力されるWEライトイネーブル信号、REリードイネーブル信号、ALEアドレスラッチイネーブル信号、CLEコマンドラッチイネーブル信号等の制御信号の組み合わせによって制御される。ここで、機能的に表現すれば、上記ワード線駆動回路156、ビット線制御回路152、カラムデコーダ153、制御回路19は、データ書き込み回路、データ読み出し回路、およびデータ消去回路を構成する。ホスト装置20は、NAND型フラッシュメモリ10が書き込み、読み出し、消去などの内部動作を実行中であるか否かを、図示せぬRY/BYレディー/ビジー信号出力端子をモニタすることで検知する。制御回路19は、RY/BY信号出力端子を介して、RY/BY信号を出力する。<ブロックBLOCKの構成例>次に、図13を用い、メモリセルアレイ11を構成するブロックBLOCKの構成例について説明する。ここでは、図12中のBLOCK1を一例に挙げて説明する。ここで、このブロックBLOCK1中のメモリセルは、一括してデータ消去されるため、ブロックはデータ消去単位である。ブロックBLOCK1は、ワード線方向WL方向に配置される複数のメモリセルユニットMUから構成される。メモリセルユニットMUは、WL方向と交差するビット線方向BL方向に配置され、電流経路が直列接続される8個のメモリセルMC0~MC7からなるNANDストリングメモリセルストリングと、NANDストリングの電流経路の一端に接続されるソース側の選択トランジスタS1と、NANDストリングの電流経路の他端に接続されるドレイン側の選択トランジスタS2とから構成される。尚、本例では、メモリセルユニットMUは、8個のメモリセルMC0~MC7から構成されるが、2つ以上のメモリセル、例えば、56個、32個等から構成されていればよく、8個に限定されるというものではない。ソース側の選択トランジスタS1の電流経路の他端はソース線SLに接続される。ドレイン側の選択トランジスタS2の電流経路の他端は、各メモリセルユニットMUに対応してメモリセルユニットMUの上方に設けられ、BL方向に延出するビット線BLに接続される。ワード線WL0~WL7は、WL方向に延び、WL方向の複数のメモリセルの制御ゲート電極CGに共通に接続される。選択ゲート線SGSは、WL方向に延び、WL方向の複数の選択トランジスタS1に共通に接続される。選択ゲート線SGDも、WL方向に延び、WL方向の複数の選択トランジスタS2に共通に接続される。また、ワード線WL0~WL7ごとにページPAGEが存在する。例えば、図中の破線で囲って示すように、ワード線WL7には、ページ7PAGE7が存在する。このページPAGEごとに、データ読み出し動作、データ書き込み動作が行われるため、ページPAGEはデータ読み出し単位であり、データ書き込み単位である。以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。10...被認証装置NAND型フラッシュメモリ、19...コントローラ、20...認証装置ホスト装置、11...セルアレイ、23...メモリ、ESecretID...固有の暗号化秘密識別情報、SecretID...固有の秘密識別情報、FKB...共通に付される鍵管理情報、NKey...第1鍵情報、HKey...第2鍵情報、SKey...セッション鍵情報。以下、実施形態について図面を参照して説明する。この説明においては、認証装置、被認証装置、およびその認証方法として、メモリシステムを一例に挙げるが、これに限られることはない。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。[第1の実施形態]第1の実施形態に係る認証装置、被認証装置、およびその認証方法について説明する。<1.構成例メモリシステム>まず、図1を用い、第1の実施形態に係るメモリシステムの構成例について説明する。図示するように、第1の実施形態に係るメモリシステムは、被認証装置であるNAND型フラッシュメモリ10、認証装置であるホスト装置20、および両者を仲介するコントローラ19を備える。ホスト装置20は、コントローラ19により、NAND型フラッシュメモリ10にアクセスする。ここで、NAND型フラッシュメモリ10等の半導体製品の製造工程について、簡単に説明する。半導体製品の製造工程は、主に基盤ウエハー上に回路を形成する前工程と、前期ウエハーを個片に切り分けた後、配線や樹脂パッケージ封入などを行う後工程に分けられる。ここで、コントローラ19は、前工程においてNAND型フラッシュメモリ10内に包含されるよう構成される場合、前工程においては包含されないが後工程において同一パッケージに包含されるように構成される場合、NAND型フラッシュメモリ10とは異なるチップの形態をとる場合、など様々な場合がある。図1を含め、以下では、コントローラ19は、NAND型フラッシュメモリ10とは異なるチップの形態を採る場合を例にとっている。以下、特に断りのない限り、ホスト装置20とNAND型フラッシュメモリ10間のデータや命令のやり取りにおいては、多くの場合コントローラ19が仲介するものである。この場合でもコントローラ19は、前述のデータや命令の本質的内容を変えることはないため、詳細については、省略して説明する場合がある。なお、NAND型フラッシュメモリ10およびコントローラ19の構成例の詳細な説明については、後述する。なお、ホスト装置20は、民生機器のように専用ハードウェアで構成される場合、専用ハードウェアとそれを動作させるファームウェアの組み合わせで構成される場合だけでなく、装置の機能がPC上で動作するソフトウェアプログラムで構成される場合も考えられる。以下において、図1に示す各コンポーネント、データ処理について、以下で説明する。本例では、被認証装置であるNAND型フラッシュメモリ10に記録されている秘密識別情報であるSecretIDを第3者から秘匿した状態で読み出すと共に、前述の被認証装置10から読み出されたデータであることを確実に確認する方法、及び同方法をNAND型フラッシュメモリ10に適用する場合の構成例を示すものである。1-1.NAND型フラッシュメモリNAND型フラッシュメモリ10は、上記のように、被認証装置である。図示するように、本例に係るNAND型フラッシュメモリ10は、セルアレイ11、及びセルアレイ11の周辺領域に配置されるデータキャッシュ12A、12B、12C、データ生成回路Generate13、14、一方向性変換器Oneway15を備える。セルアレイCellarray11は、外部からの読み出し/書き込みが可能な一般領域ReadWritearea11-1、外部からの読み出し/書き込みが禁止された秘匿領域Hiddenarea11-2、外部からの書き込みが禁止されたROM領域ROMarea11-3等を備える。読み書き可能領域以下ReadWriteareaと称する場合もある11-1は、データ記録及びデータ読み出しのいずれもNAND型フラッシュメモリ10外部から可能な領域である。読み書き可能領域11-1には、ROM領域11-3に記録されたインデックスvで指定されたFKeyvによって暗号化された秘密識別情報SecretIDESecretIDおよび前記FKeyvを秘匿するために用意された暗号化FKey束である鍵管理情報FKBvFamilyKeyBlockが記録される。FKBvはNAND型フラッシュメモリ10に記録される他のデータとは異なり、NAND型フラッシュメモリ10の製造時だけでなく、例えばSDCard登録商標の様にNAND型フラッシュメモリ10にコントローラを結合させて一般ユーザ向けのストレージメディアを製造する段階や、或いは前記ストレージメディアを販売後にユーザの要求に従ってサーバからダウンロードして記録するように構成することも可能である。ここで、鍵管理情報FKBvとは、ホスト20が保持する秘密情報である識別鍵情報IDKeyk、これについては後述すると当該識別鍵情報IDKeykの識別情報kとに基づいて秘匿情報FKeyvを復号するために用いられる情報、又はホスト20が保持する秘密情報である識別鍵情報IDKeyk、これについては後述すると当該ホスト20の識別情報とを用いて、秘匿情報FKeyvを復号するために用いられる情報ある。また、鍵管理情報FKBvは、製造工程に合わせてNAND型フラッシュメモリ10毎にユニークに用意するだけでなく、例えばNAND型フラッシュメモリ10の製造ロットlot単位など、複数のNAND型フラッシュメモリ10に共通に付すことが可能な情報対応付けられることが可能な情報である。また、鍵管理情報FKBvのインデックス情報vは、FKBvの識別情報又はバージョン番号情報であっても良い。一方、暗号化された秘密識別情報ESecretIDとは、NAND型フラッシュメモリチップ10ごとに固有にユニークに付される秘密識別情報を暗号化したデータである。或いは、NAND型フラッシュメモリに予めコンテンツを記録して販売する様なプリレコ事前記録コンテンツ配布用途に使う場合には同じコンテンツデータを記録する際には敢えて同じ暗号化秘密識別情報ESecretIDを記録するなど、用途に合わせて同じ暗号化秘密識別情報を複数のNAND型フラッシュメモリに記録することもできる。秘匿領域Hiddenarea11-2は、NAND型フラッシュメモリ10の外部に対してはデータ記録だけでなく、データ読み出しも禁止される領域ReadPrograminhibitである。本例に係る秘匿領域11-2には、上記認証においてNAND型フラッシュメモリ10が用いる秘密鍵情報NKeyiおよびNAND型フラッシュメモリ10の秘密識別情報SecretIDが記録される。ROM領域ROMarea11-3は、外部からのデータ記録が禁止され、データ読み出しが許可される領域である。本例に係るROM領域11-3には、秘匿領域Hiddenarea11-2に記録される秘密情報NKeyiを示すためのインデックス情報iindexofNKeyおよび読み書き可能領域11-1に記録される鍵管理情報であるFKBvによって秘匿されているFKeyvを示すためのインデックス情報vindexofFKeyが記録される。本例では、インデックスiやインデックスvを記録する際にデータに誤りが生じてしまった場合でも、正しい識別情報が読み出せるようにするために、一般的には誤り訂正符号化された状態で記録される。しかし、ここでは、誤り訂正符号化/復号処理については特に図示しない。データキャッシュDataCache12A、12B、12Cは、セルアレイ11から読み出したデータを一時的に記憶する。データ生成部Generate13、14は、複数の入力データから予め定められた演算によって出力データを生成する回路である。データ生成部13は、ホスト装置20から受信した元情報HCjを前述の秘密情報NKeyiを用いて変換することでHKeyi、jを生成する。データ生成部14は、ホスト装置20から受信した乱数RNhを前記HKeyi、jを用いて変換することで、セッション鍵SKeyi、jを生成する。例えば、データ生成部13、14は、ハードウェアでもソフトウェアでも実装されるものである。データ生成部13、14は、回路として実装される場合は、全体の回路規模を小さくするために前述の一方向性変換器と同じ或いは一方向性変換器を流用した回路やAESAdvancedEncryptionStandard暗号化器などを用いることも可能である。同様にデータ処理手順を分かり易くするために異なる構成要素として図示されている2つのデータ生成部は同じ回路を繰り返し利用することが可能である。一方向性変換部Oneway15は、入力されたデータと別途入力された鍵データに一方向性の変換を施し、一方向性変換された入力データを出力する。一方向性変換部Oneway15はハードウェアでもソフトウェアでも実装されるものであり、回路で実装も可能である。本実施例では秘匿領域11-2から読み出した秘密識別情報SecretIDをデータ生成回路14によって生成されたセッション鍵データSKeyi、jを用いて一方向性関数により変換し、一方向性変換識別情報OnewayIDを生成する。また、回路で実装される場合は、前述の通り、メモリシステム全体のハードウェア回路規模を小さくするために、一方向性変換部15を前記データ生成部14等としても使用することも可能である。また、図示しないが、コントローラ19を介してホスト装置20に送付されるデータを出力する出力部なども必要に応じて、構成要素として配置されても良い。1-2.ホスト装置図示するように、本例に係るホスト装置Host20は、復号部Decrypt21、FKB生成部ProcessFKB22、メモリMemory23、乱数生成部RNG24、選択部Select225、データ生成部Generate26、一方向性変換部Oneway27、及びデータ検証部Verify28、スイッチ部29等を備える。この他、例えば、図示しない誤り訂正処理部なども必要に応じて構成要素として備えることが可能である。復号部Decrypt21は、秘密識別情報をNAND型フラッシュメモリ10から読み出すコントローラ19を介して。読み出されたデータを別途入力された鍵データFKeyで復号し、復号された入力データを出力する。本実施例では、復号部21は、ホスト装置20が秘匿している秘密情報IDKeykを鍵情報として、データ選択部Select122-1において選択されたESecretIDデータを復号し、SecretIDを得るためのものである。FKey復号部ProcessFKB22は、NAND型フラッシュメモリ10から読み出される鍵管理情報FKBv、およびメモリ23に秘匿されている識別鍵情報IDKeyk、識別鍵情報IDKeykのインデックス情報kを用い、鍵データFKeyを復号し、復号部21に出力する。このようにすることで、SecretIDが記録されるNAND型フラッシュメモリ10に適合したFKeyを復号する。本例では、FKey復号部22は、データ選択部Select121-1および復号部Decrypt22-2を備える構成を一例として具体的に示している。第1段目のデータ選択部Select121-1は、NAND型フラッシュメモリ10から読み出した暗号化FKey束FKBvからメモリ23に記憶されるインデックス情報kを用いてメモリ23に秘匿されている識別鍵情報によって復号可能なデータを選択して、復号部22-2に出力する。復号部Decrypt22-2は、メモリ23によりホスト20が秘匿している識別鍵情報IDKeykを用いて、データ選択部22-1において選択されたデータを復号し、得られた鍵データFKeyを復号部21に出力する。メモリ23は、インデックス情報k、識別鍵情報IDKeyk、秘密鍵情報セットHKeyi、j、およびホスト定数HCjを記憶し、少なくとも識別鍵情報IDKeykおよび秘密鍵情報セットHKeyi、jをホスト装置20の外部から秘匿する。ここで、ホスト定数または元情報HCjとは、認証要求Requestauthentication時にNAND型フラッシュメモリ10に送付するために予め保持しているホスト装置20の定数をいう。詳細については、後述する。乱数生成部RNGRandomNumberGenerator24は、認証に用いる乱数RNhを生成する。第2段目のデータ選択部Select221-2は、NAND型フラッシュメモリ10のデータキャッシュ12Cから読み出した秘密情報NKeyiのインデックス情報iを用いて、当該ホスト装置20が秘匿している秘密情報セットHKeyi、jから、NAND型フラッシュメモリ10との認証処理に必要な秘密情報HKeyi、jを選択する。データ生成部Generate26は、複数の入力データから予め定められた演算によって出力データを生成する演算部である。本例では、データ生成部26は、当該ホスト装置20自身が生成した乱数RNhを当該ホスト装置20が秘匿している秘密情報HKeyi、jを用いて変換することで、セッション鍵SKeyi、jを生成する。例えば、データ生成部26は、上記AES暗号化演算などを用いることも可能である。一方向変換部Oneway27は、復号部21から出力されるSecretIDをデータ生成部26から出力されるセッション鍵SKeyi、jを用いて一方向性関数により変換し、一方向性変換識別情報OnewayIDを生成する。ここで、上記秘密鍵情報IDKeyk、HKeyi、jは、例えば、民生機器であれば内部の専用メモリにメーカ独自の方法で暗号化した上で記録されていたり、ソフトウェアプログラムであればタンパーレジスタントソフトウェアTRS技術によって不正な解析から保護できる状態で保持していたり、或いはセキュリティモジュールを内蔵している場合には当該セキュリティモジュールの機能を利用して秘匿するなどの対策を採った状態等で秘匿される。データ検証部Verify28は、NAND型フラッシュメモリ10から受信した一方向性変換識別情報OnewayIDと、ホスト装置20内の一方向性変換部27から得られた一方向性変換識別情報OnewayIDとが一致するか否かを比較して判定する。上記一方向性変換識別情報OnewayIDの両方の値が一致した場合OKには、復号部21で得られた前記SecretIDが正しいSecretIDであると判定して、得られたSecretIDを以降の処理に引き渡す。一方、不一致の場合NGには、前記SecretIDが不正なIDであると判定し、その旨を以降の処理に出力する。スイッチ部29は、データ検証部Verify28において一方向性変換識別情報OnewayIDの両方の値が一致した場合OKの判定結果が制御信号として入力されると、信号経路をオンとさせ、秘密識別情報SecretIDを出力する。なお、コントローラController19は、NAND型フラッシュメモリ10を制御して、ホスト装置20との間のデータ転送等を行う。詳細については、後述する。また、メモリシステムの構成例は、上記説明したものに限られない。例えば、図示しない誤り訂正処理部等のその他の構成要素も必要に応じて備えることが可能である。<2.認証フロー>次に、図2に沿って、第1の実施形態に係るメモリシステムの認証フローについて説明する。StepS11図示するように、まず認証開始Startすると、ホスト装置20は、NAND型フラッシュメモリ10から鍵管理情報である暗号化FKey束FKBFamilyKeyBlockおよび暗号化SecretIDESecretIDを読み出す。StepS12続いて、ホスト装置20は、読み出したFKBからデータ選択部Select121-1によりデータ選択処理を行い、ホスト装置20が復号可能な暗号化FKeyデータを読み出すと共に、秘匿している秘密鍵情報IDKeykを用いて上記復号処理部21-2により復号することにより鍵データFKeyを得る。さらに、ホスト装置20は、得られた鍵データFKeyを用いて、NAND型フラッシュメモリ10から読み出した暗号化されたNAND型フラッシュメモリ10の秘密識別情報ESecretIDを復号することにより、秘密識別情報SecretIDを得る。StepS13続いて、ホスト装置20は、認証要求時に必要となる乱数RNhを生成する。認証処理に乱数RNhを用いることにより、以下の処理でNAND型フラッシュメモリ10との間で毎回異なる共有鍵を利用することができる。StepS14続いて、ホスト装置は、認証要求Requestauthenticationと共に予め保持しているホスト定数HCjおよび乱数RNhとをNAND型フラッシュメモリ10に送出する。StepS15続いて、NAND型フラッシュメモリ10は、NKeyiを秘匿領域11-2からロードし、データキャッシュ12Bに保存する。StepS16続いて、NAND型フラッシュメモリ10は、ホスト装置20が秘密情報セットHKeyi、jからNAND型フラッシュメモリ10との認証に必要となるHKeyi、jを選択するために必要なNKeyのインデックス情報iをデータキャッシュ12Cに読み出し、ホスト装置20に送出する。StepS17続いて、ホスト装置20は、受信したインデックス情報iを用いて、予め秘匿していた秘密情報セットHKeyi、jから当該NAND型フラッシュメモリ10との認証処理に必要な秘密情報HKeyi、jを選択する。StepS18上記StepS17の処理と並行して、NAND型フラッシュメモリ10は、秘匿しているNKeyiと受信したホスト定数HCjとを用いて、データ生成回路13におけるデータ生成処理によりHKeyi、jを生成する。これと共に、受信した乱数RNhを用いて、データ生成回路14におけるデータ生成処理により、セッション鍵データSKeyi、jを生成する。StepS19続いて、ホスト装置20は、選択した秘密情報HKeyi、jと生成した乱数RNhと用いて、データ生成部26におけるデータ生成処理により、セッション鍵データSKeyi、jを生成する。StepS20続いて、ホスト装置20は、ID要求RequestIDをNAND型フラッシュメモリ10に送る。StepS21続いて、NAND型フラッシュメモリ10は、秘密識別情報SecretIDを秘匿領域11-2から読み出し、データキャッシュ12Aに保存する。StepS22続いて、NAND型フラッシュメモリ10は、生成したセッション鍵データSKeyi、jを用いて、秘密識別情報SecretIDを一方向性変換部15における一方向性変換処理を行い、一方向性変換データOnewayIDを生成し、生成された一方向性変換データOnewayIDをホスト装置20に送出する。StepS23続いて、ホスト装置20は、秘密識別情報SecretIDを、生成したセッション鍵データSKeyi、jを用いて一方向性変換部27における一方向性変換処理を行い、一方向性変換データOnewayIDを求める。StepS24続いて、ホスト装置20は、NAND型フラッシュメモリ10より受信した一方向性変換データOnewayIDと、生成した一方向性変換データOnewayIDとが一致するか否かを判定する。上記一方向性変換識別情報OnewayIDの両方の値が一致した場合OKには、復号部21で得られた前記SecretIDが正しいSecretIDであると判定して以降の処理にSecretIDを引き渡す。一方、不一致の場合NGには、前記SecretIDが不正なIDであると判定し、その旨を以降の処理に出力する。StepS25続いて、ホスト装置20は、上記ステップS24の結果を出力Outputする。以上の動作により、第1の実施形態に係る認証フローを終了するEnd。<3.FKBについて>次に、図3を用い、第1の実施形態に係る鍵管理情報FKBについてより詳しく説明する。秘密識別情報SecretIDが記録されているNAND型フラッシュメモリ10に適合した鍵管理情報FKBを生成するためには、予め用意された秘密鍵情報であるIDKeyiSetofIDKeyi’sの1つ1つのIDKeyiを用いて、FKeyvを1つ1つ暗号化Encryptする。つまり、鍵管理情報FKBとは、暗号化FKeyvEncryptの集合であり、この暗号化FKeyvの集合を暗号化FKey束と称する。尚、鍵管理情報FKBの構成については、本例に限られない。例えば、特定のIDKeyiが露呈してしまった場合、当該IDKeyiを保持しているホスト装置20では暗号化FKey束からFKeyを復号することができないようにするために、当該秘密情報IDKeyiで復号可能な暗号化FKeyv上述の例ではEFKeyviをFKBから削除することにより、新たに構成されたFKBを記録したNAND型フラッシュメモリ10を使用した場合には、当該ホスト装置では正しいFKeyv及びSecretIDを得る復号することができないようにすることも可能である。このようにすることで、当該秘密情報IDKeyiを保持したホスト装置20を無効化する機能を提供することも可能である。鍵管理情報FKBの生成方法についても、本例に限られない。例えば、CPRM非特許文献1において用いられているMKBMediaKeyBlock技術や、非特許文献3に開示されているMKB技術を用いてFKBを生成しても、ホスト装置20を無効化する機能を提供することが可能である。例えば、上記技術を適用した場合、メモリシステムの構成例は図4のように示される。図示するように、FKey復号部ProcessFKB22が上位概念化されて図示される点で、図1と相違する。ここで、MKB技術とは、複数の機器がそれぞれ異なる秘密情報を持つ状況で、機器の無効化を実現しつつ、無効化対象でない機器の間で共通の秘密情報MediaKeyを効率よく共有するための技術であり、BroadcastEncryptionとも称される。<4.秘密情報やFKBの書き込みについて>次に、NAND型フラッシュメモリ10への秘密情報や鍵管理情報FKBの書き込みについて説明する。4-1.NAND型フラッシュメモリの製造時等に書き込む場合まず、図5を用い、例えば、NAND型フラッシュメモリの製造時等に秘密情報や鍵管理情報FKBを書き込む場合について説明する。ライセンス管理者LicensingAdministrator40は、以下のデータを生成する:FKBv、FKeyv、v、およびNKeyi、i。なお、前述した通り、FKBvは、FKeyvを暗号化したものである。また、vは複数の値であっても良い。例えば、vとして123の3つの値をライセンス管理者40が生成する場合、ライセンス管理者40は、生成したvに対応させる形で、を生成する。続いて、ライセンス管理者40は、生成したデータの内、FKeyv、v、NKeyi、iをメモリ製造者30に渡す。これらのデータを渡す際には、例えば、ライセンス管理者40は、予めメモリ製造者30の公開鍵を入手しておき、データを当該公開鍵を用いて暗号化した上でメモリ製造者30に送信する等といった、安全な手段を用いる。メモリ製造者MemoryVender30は、上記NAND型フラッシュメモリ10に加え、ライセンス管理者40から渡されたFKBv等のデータ31を保持し、選択部32、33、生成部34、暗号部35を備える。上記構成により、データ31を受け取ったメモリ製造者30は、vの中から一つの値を選択部32により選択し、当該vの値をNAND型フラッシュメモリ10のROMarea11-3へインデックス情報vindexofFKeyとして書き込む。また、メモリ製造者30は、インデックス情報iindexofNKeyの値をNAND型フラッシュメモリ10のROMarea11-3へ、NKeyiの値をHiddenarea11-2へそれぞれ書き込む。メモリ製造者30は、生成部SecretIDGenerator34において秘密識別情報SecretIDを生成する。さらに、選択部32は、前記選択したvに対応するFKeyvを選択する。メモリ製造者30は、選択したFKeyvを用いて、生成したSecretIDを暗号化し、暗号化された秘密識別情報ESecretIDを生成する。さらに、メモリ製造者30は、秘密識別情報SecretIDの値をNAND型フラッシュメモリ10のHiddenarea11-2へ、暗号化された秘密識別情報ESecretIDの値をReadWritearea11-1へそれぞれ書き込む。以上の動作により、NAND型フラッシュメモリ10の製造時等に所定の秘密情報やFKBを書き込むことができる。なお、上記各値を書き込む順番は、暗号化された秘密識別情報ESecretIDは、暗号化処理しないと得られない値であるため、暗号部35による上記暗号化処理後となる。しかし、それ以外の書き込み動作の順序について制約はなく、上述の例以外の順番で書き込んでも良い。さらに、メモリ製造者30は、書き込み処理を終えたNAND型フラッシュメモリ10をカード製造者CardVendorに渡す。このように、本例では、インデックス情報vindexofFKey等が、NAND型フラッシュメモリ10にあらかじめ書き込まれた状態とすることができる。4-2.FKBをカード製造者CardVendorが書き込む場合次に、図6を用い、FKBをカード製造者50が書き込む場合について説明する。カード製造者CardVendor50は、上記メモリ製造者30から上記所定の情報v等が書き込まれたNAND型フラッシュメモリ10を受け取る。そして、例えばSD登録商標カード等の様に、そのNAND型フラッシュメモリ10を制御するコントローラ19を結合させ、一般ユーザ等向けのストレージメディアここでは、Card55を製造する。カード製造者50は、上記ストレージメディアCard55に加え、ライセンス管理者40から受け取るデータFKBv51、選択部52を備える。カード製造者50が鍵管理情報FKBvを書き込む処理については、次の通りである。まず、カード製造者50は、鍵管理情報FKBvをライセンス管理者からデータ51として受け取る。この際、データ51の受け渡しには、上述した安全な手段を用いる。そして、カード製造者50は、コントローラ19を介してNAND型フラッシュメモリ10のROMarea11-3に記録されるインデックス情報vの値をデータキャッシュ12C等に読み出す。続いて、カード製造者50は、読み出したインデックス情報vの値に対応する鍵管理情報FKBvを選択部52により選択し、コントローラ19を介してNAND型フラッシュメモリ10のReadWritearea11-1に選択した鍵管理情報FKBvとして書き込む。<作用効果>上記のように、第1の実施形態に係る認証装置、被認証装置、およびその認証方法によれば、少なくとも下記1乃至3の効果が得られる。1ホスト装置20から秘密情報が漏洩した場合であっても、漏洩した情報を用いたNAND型フラッシュメモリ10の秘密情報の不正利用を防止することができる。ここで、認証装置であるホスト装置20は、民生機器の様な専用ハードウェア装置だけでなく、例えば、PCパーソナルコンピュータなどで実行可能なプログラムソフトウェアとして提供され当該ソフトウェアが実質的なホスト装置となる場合もある。一方、被認証装置であるNAND型フラッシュメモリ10は、記録メディアであり、ファームウェアと呼ばれるプログラムが介在する場合であっても、重要な処理や情報はセルアレイ11中のハードウェア内に秘匿された状態で記憶される。そのため、現実的には、例えば、PC上で実行されるソフトウェアは、記録メディアに比べて耐タンパー性能攻撃に対する耐性が低くなってしまうことが懸念される。そのため、耐タンパー性能の低いホスト装置認証装置20を攻撃することで、耐タンパー性の高いNAND型フラッシュメモリ10被認証装置に秘匿された秘密情報をも暴露され、耐タンパー性の高い装置に成りすまされることが懸念される。そこで、第1の実施形態に係る構成及びその認証方式では、上記のように、比較的耐タンパー性の高いNAND型フラッシュメモリ10は、第1鍵情報NKeyiから第2鍵情報HKeyijを生成することができる第1鍵情報NKeyiをセルアレイ11に秘匿する。一方、ホスト装置20は、第2鍵情報HKeyijからは第1鍵情報NKeyiを生成することができない第2鍵情報HKeyijのみをメモリ23に秘匿する。そのため、NAND型フラッシュメモリ10は、ホスト装置20から受領した元情報HCjと自身が秘匿する第1鍵情報NKeyiを用いて、認証装置20が秘匿する第2鍵情報HKeyijを生成する。NAND型フラッシュメモリ10は、第2鍵情報HKeyijと乱数情報RNhとからセッション鍵SKeyijを生成する。ホスト装置20は、インデックス情報iにより選択される第2鍵情報HKeyijと乱数情報RNhとからセッション鍵SKeyijを生成する。その結果、NAND型フラッシュメモリ10とホスト装置20とは、共に同じセッション鍵SKeyijを共有する。このように、本例では、NAND型フラッシュメモリ被認証装置10が秘匿する情報の秘密レベルと、ホスト装置認証装置20が秘匿する情報の秘密レベルとを非対称とすることができる。例えば、本例では、比較的耐タンパー性の高いNAND型フラッシュメモリ10が秘匿する情報の秘密レベルを、比較的耐タンパー性の低いホスト装置20が秘匿する情報の秘密レベルよりも、より高く設定することができる。そのため、仮にホスト装置20が秘匿する情報が漏洩した場合であっても、比較的耐タンパー性の高いNAND型フラッシュメモリ10が秘匿する情報の秘密レベルがさらに高いため、漏洩した情報を用いてNAND型フラッシュメモリ10に成りすますことができない。従って、漏洩した情報を用いたNAND型フラッシュメモリ10の秘密情報の不正利用を防止することができる点で有利である。その結果、例えば、ホスト装置20から読み出されたID情報が、目的の被認証装置10から読み出した情報であることを確実に確認し、その相手方の不正利用の無効化等が可能となる。2実装化において有利である。本例のような構成では、比較的大きな回路規模を要求される公開鍵暗号処理やMKB処理のハードウェア実装が困難である等の回路規模上の制約が同時に課せられる環境下である。しかしながら、本例によれば、鍵情報が非対称であるものの比較的大きな回路規模を必要とする公開鍵暗号処理を用いる必要がない。さらに、上記のように、ホスト装置認証装置20とNAND型フラッシュメモリ被認証装置10とが秘匿する情報の秘密レベルを非対称とすることにより、片方の装置から漏れた情報だけではもう一方の装置に成りすますことができない認証手段を行い、認証装置20と被認証装置10との間で秘密情報であるセッション鍵SKeyijを共有する。そのため、上記制約が課される厳しい環境下であっても、実装化において有利であると言える。さらに、上記のように、メモリシステムを構成するデータ生成回路や暗号化器を同じ処理とすることにより、回路規模を比較的小さくすることも可能である。3製造工程の簡略化、製造コストの低減化に対して有利である。加えて、本例に係るNAND型フラッシュメモリ10は、読み書き可能領域11-1に、その用途に応じてNAND型フラッシュメモリ10ごとに固有ユニーク、或いは製造ロットlot単位など複数のNAND型フラッシュメモリ10に共通に付される鍵管理情報FKBv、およびNAND型フラッシュメモリ10ごとに固有にユニークに付される暗号化された秘密識別情報ESecretIDを備える。製造ロット単位で鍵管理情報FKBvを共通化させた場合には、NAND型フラッシュメモリ10ごとに記録しなければならない固有ユニークな情報を、暗号化された秘密識別情報ESecretIDの様にデータサイズの小さいデータだけに減らすことができる。換言すれば、共通に付される鍵管理情報FKBvと固有の暗号化秘密識別情報ESecretIDとに分け、2段階に暗号化することにより、NAND型フラッシュメモリ10に書き込むべき固有の暗号化秘密識別情報ESecretIDのデータサイズを抑えることができるものである。例えば、上記図5で示したように、NAND型フラッシュメモリの製造時等において、メモリ製造者30は、ライセンス管理者40から受け取ったNAND型フラッシュメモリ10ごとに固有な情報ESecretIDを書き込む。そして、NAND型フラッシュメモリ10に共通に付される暗号化された鍵管理情報FKBvについては、カード製造者50等がNAND型フラッシュメモリ10に共通に書き込むことができる。例えば、上記図6で示したように、カード製造者50が、上記ライセンス管理者40から受け取ったNAND型フラッシュメモリ10ごとに共通な鍵管理情報FKBvを書き込む。そのため、メモリ製造者30が書き込まなければならないNAND型フラッシュメモリ10ごとに固有ユニークなデータのサイズを低減することが可能となる。ここで、NAND型フラッシュメモリ10の製造時等に、NAND型フラッシュメモリ10に固有かつデータサイズの大きい情報を書き込む場合、製造工程が煩雑となり、製造時間が長期化し、製造コストが増大してしまう。しかしながら、本例に係る構成および方法によれば、共通に付される鍵管理情報FKBvと固有の暗号化秘密識別情報ESecretIDとに分けて2段階に暗号化することにより、このような煩雑な製造工程は不要となるため、製造工程を簡略化でき、製造コストを低減できる点で有利である。また、製造時間を短縮化できるため、消費電力を低減できる点でもメリットがある。また、ホスト装置20側においても、FKeyを用いてNAND型フラッシュメモリに固有な値であるSecretIDを暗号化してESecretIDを生成し、さらに、IDKeykを用いてFKeyを暗号化してFKBを生成するという構成を取ることにより、NAND型フラッシュメモリ10と同様のメリットを享受することが可能となる。[変形例1FKBを後からダウンロードして書き込む場合]次に、変形例1に係る認証装置、被認証装置、およびその認証方法について説明する。この説明において、上記第1の実施形態と重複する部分の説明については、省略する。<FKBの書き込みについて>暗号化FKey束FKBの書き込みについて、説明する。本変形例1における処理は、暗号化FKey束FKBが、NAND型フラッシュメモリ10の製造時に書き込まれる場合等には、特に必要のない処理である。しかし、NAND型フラッシュメモリ10とコントローラ19などが結合されて、例えば、SD登録商標カードなどのストレージメディア製品として一般ユーザ入手し、カード利用時に市場において後から書き込まれる場合などには、必要となるFKBの書き込み処理に関するものである。図7では、上記のように鍵管理情報FKBが未記録のストレージメディアCard55に記録されたデータの場合の状態を示している。図示するように、NAND型フラッシュメモリ10は、秘密情報NKeyiと秘密識別情報SecretIDとが秘匿領域11-2に記録される。前記秘密情報NKeyiを特定するために必要なインデックス情報iと鍵管理情報FKBを特定するために必要となるインデックス情報vとがROM領域11-3に記録される。ROM領域に記録されたインデックス情報vで指定されたFKeyvによって暗号化されたSecretIDESecretIDが読み書き可能領域に書き込まれた状態である。しかしながら、鍵管理情報FKBは、NAND型フラッシュメモリ10に、まだ書き込まれていない点で、上記実施形態と相違する。次に、上記のように鍵管理情報FKBが未記録状態のストレージメディア10に、サーバからFKBをダウンロードして記録する場合について、図8を用いて説明する。図示するように、この場合には、NAND型フラッシュメモリ10に、必要に応じてデータキャッシュ12Dが配置される。本例に係るサーバ70は、FKBデータベースSetofFKBi’s71およびvからFKBvを選択するための選択部72を備える。また、サーバ70とメモリシステムNAND型フラッシュメモリ10、コントローラ19、ホスト装置20とは、インターネット60を介して電気的に通信接続される。なお、ホスト装置20は、FKBの新規書き込みが必要かどうかを判定し、必要に応じてFKBをサーバに要求する機能を備える。<FKB書き込みフロー>次に、図9に沿って、暗号化FKeyID束FKBをサーバ60からダウンロードしてNAND型フラッシュメモリ10に書き込むフローについて説明する。StepS51図示するように、まず、ホスト装置20が、FKBダウンロードが必要と判定したことにより、FKB書き込みが開始Startされ、ホスト装置20はサーバ60に対してFKB要求を出す。StepS52続いて、サーバ70は、NAND型フラッシュメモリ10に対して、FKeyvを特定するために必要となるインデックス情報vを要求する。StepS53続いて、NAND型フラッシュメモリ10は、ROM領域11-3からvを読み出し、vをサーバに送出する。StepS54続いて、サーバ70は、受信したvに対応するFKBvをFKBデータベース71の中から選択する。StepS55続いて、サーバ70は、選択したFKBvをNAND型フラッシュメモリに送出する。StepS56続いて、NAND型フラッシュメモリ10は、受信したFKBvを読み書き可能領域11-1に書き込み、記録する。以上の動作により、第1の実施形態に係る暗号化FKey束FKBダウンロードフローを終了するEnd。その他の構成、動作等に関しては、上記第1の実施形態と実質的に同様である。<作用効果>変形例1に係る認証装置、被認証装置及び認証方法によれば、少なくとも第1の実施形態と同様の作用効果1乃至3を得ることができる。さらに、変形例1によれば、後からFKBを書き込む場合においても、必要に応じて本例を適用することが可能である。[第2の実施形態]次に、第2の実施形態について説明する。この説明において、上記第1の実施形態と重複する部分の説明については、省略する。ここで、第1の実施形態では、ホスト装置20によるNAND型フラッシュメモリ10の認証が成功した後、両者は秘密識別情報SecretIDを共有している。認証後の処理として、例えば、ホスト装置20がコンテンツを暗号化し、NAND型フラッシュメモリ10へ当該暗号化コンテンツを書き込むこと等が挙げられるが、この際に、共有した秘密識別情報SecretIDを用いることが考えられる。本実施形態は、そのような処理においても秘密識別情報SecretIDを保護することを目的とするものである。そのため、この説明においては、上記第1の実施形態と重複する部分の説明については省略する。<メモリシステム>第2の実施形態に係るメモリシステムは、図10のように示される。図10に示すように、本例に係るメモリシステムは、一方向性変換部Oneway27B、スイッチ部29、および対象となるコンテンツを取り扱う全てのホスト装置が共通に保持している情報ASSVを更に備える点で、上記第1の実施形態と相違する。スイッチ部29は、データ検証部Verify28において一方向性変換識別情報OnewayIDの両方の値が一致した場合OKの判定結果が制御信号として入力されると、信号経路をオンとさせ、秘密識別情報SecretIDを一方向変換部27Bに出力する。一方向変換部Oneway27Bは、スイッチ部29から入力される秘密識別情報SecretIDを、対象となるコンテンツを取り扱う全てのホスト装置が共通に保持している情報ASSVを用いて一方向性関数により変換し、一方向性変換識別情報EMIDEMIDOnewayを生成する。このように第2の実施形態では、ホスト装置20で秘密識別情報SecretIDが検証された後に、ホスト装置20が、対象となる全てのホスト装置が共通に保持している情報ASSVを用いて秘密識別情報SecretIDを変換し、一方向性変換識別情報EMIDを計算する。そのため、ホスト装置20は、秘密識別情報SecretIDの代わりに、一方向性変換識別情報EMIDを用いて、コンテンツ暗号化などの処理を行うことができる。その他の構成、動作等は、上記第1の実施形態と実質的に同様であるため、詳細な説明については省略する。<作用効果>第2の実施形態に係る認証装置、被認証装置及び認証方法によれば、少なくとも第1の実施形態と同様の作用効果1乃至3を得ることができる。さらに、第2の実施形態では、ホスト装置20は、一方向性変換部Oneway27B、スイッチ部29、および対象となるコンテンツを取り扱う全てのホスト装置が共通に保持している情報ASSVを更に備える点で、上記第1の実施形態と相違する。上記構成によれば、ホスト装置20で秘密認識情報SecretIDが検証された後に、ホスト装置20が、対象となる全てのホスト装置が共通に保持している情報ASSVを用いて秘密識別情報SecretIDを変換し、一方向性変換識別情報EMIDを計算する。そのため、ホスト装置20は、秘密識別情報SecretIDの代わりに、一方向性変換識別情報EMIDを用いて、コンテンツ暗号化などの処理を行うことができる。その結果、ここでは図示を省略するが後工程におけるコンテンツ暗号化などおいて一方向性変換識別情報EMIDを用いることができ、当該後工程において秘密識別情報SecretIDが漏洩することを防止することが可能となり、秘密識別情報SecretIDの秘匿性を強化することができる点で、さらに有利である。[第3の実施形態メモリ、コントローラ、ホストの一例]次に、図11を用い、第3の実施形態について説明する。第3の実施形態は、上記実施形態に適用可能な上記NAND型フラッシュメモリ10、コントローラ19、およびホスト装置20の一例に関するものである。本例では、メモリカードとしてSD登録商標カードを一例に挙げる。図示するように、本例では、メモリカード55と接続されるホスト装置20の機能ブロックを示している。各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。このため、各ブロックがこれらのいずれでもあることが明確となるように、概してそれらの機能の観点から以下に説明する。このような機能が、ハードウェアとして実行されるか、またはソフトウェアとして実行されるかは、具体的な実施態様またはシステム全体に課される設計制約に依存する。当業者は、具体的な実施態様ごとに、種々の方法でこれらの機能を実現し得るが、いずれの実現の手法も本発明の範疇に含まれる。ホスト装置20は、アプリケーション、オペレーティングシステム等のソフトウェア211を備えている。ソフトウェア211は、ユーザから、メモリカードへのデータの書き込み、メモリカードからのデータの読み出しを指示される。ソフトウェア211は、データの書き込みおよび読み出しをファイルシステム212に指示する。ファイルシステム212は、管理対象の記憶媒体に記録されているファイルデータを管理するための仕組みであり、記憶媒体の記憶領域内に管理情報を記録し、この管理情報を用いてファイルデータを管理する。ホスト装置20は、SDインターフェース213を有する。SDインターフェース213は、ホスト装置20とメモリカード55との間のインターフェース処理を行うのに必要なハードウェア、ソフトウェアからなる。ホスト装置20は、SDインターフェース213を介してメモリカードと通信を行う。SDインターフェース213は、ホスト装置20とメモリカードとが通信するのに必要な様々な取り決めを規定し、後述のメモリカードのSDインターフェース131と相互に認識可能な各種のコマンドの組を備えている。また、SDインターフェース213は、メモリカード55のSDインターフェース231と接続可能なハードウェア上の構成ピンの配置、数等も含む。メモリカード55は、NAND型フラッシュメモリ10、メモリ10を制御するためのコントローラ19を有する。メモリカード55は、ホスト装置20に接続されたとき、およびオフ状態のホスト装置20に挿入された状態でホスト装置20がオンされたときに電源供給を受けて初期化動作を行った後、ホスト装置20からのアクセスに応じた処理を行う。NAND型フラッシュメモリ10は、データを不揮発に記憶し、複数のメモリセルからなるページと呼ばれる単位でデータの書き込みおよび読み出しを行う。なお、前述の実施形態ではNAND型フラッシュメモリを例に記載したが、データを不揮発に記憶するメモリであれば、NAND型フラッシュメモリに限られることはなく、その場合、NAND型フラッシュメモリを代替のメモリに代えて読み替えることができ、メモリセルアレイは代替されるメモリに採用されるメモリセルに代えて読み替えることができる。ページには、各ページに固有の物理アドレスが割り当てられている。また、NAND型フラッシュメモリ10は、複数のページからなる物理ブロック消去ブロックと呼ばれる単位でデータの消去を行う。なお、物理ブロック単位で物理アドレスが割り当てられていることもある。コントローラ19は、メモリ10によるデータの記憶状態を管理する。記憶状態の管理とは、どの物理アドレスのページまたは物理ブロックが、どの論理アドレスのデータを保持しているかの関係、およびどの物理アドレスのページまたは物理ブロックが消去状態何も書き込まれていない、または無効なデータを保持している状態であるかを管理することを含んでいる。コントローラ19は、SDインターフェース131、MPUmicroprocessingunit132、ROMreadonlymemory133、RAMrandomaccessmemory134、NANDインターフェース135を含んでいる。SDインターフェース131は、ホスト装置20とコントローラ19との間のインターフェース処理を行うのに必要なハードウェア、ソフトウェアからなり、SDインターフェース213と同様に、両者の通信を可能とする取り決めを規定し、各種のコマンドの組を備え、ハードウェア上の構成ピンの配置、数等も含む。メモリカードコントローラ2255は、SDインターフェース131を介してとホスト1と通信を行う。SDインターフェース131は、レジスタ136を含んでいる。MPU132は、メモリカード55全体の動作を司る。MPU132は、例えば、メモリカード55が電源供給を受けた際に、ROM133内に格納されているファームウェア制御プログラムをRAM134上に読み出して所定の処理を実行する。MPU132は、制御プログラムに従って各種のテーブルをRAM134上で作成したり、ホスト20から受けたコマンドに従ってメモリに対する所定の処理を実行したりする。ROM133は、MPU132により制御される制御プログラムなどを格納する。RAM134は、MPU132の作業エリアとして使用され、制御プログラムや各種のテーブルを一時的に記憶する。このようなテーブルとして、ファイルシステム212によってデータに割り当てられた論理アドレスを有するデータを実際に記憶しているページの物理アドレスの変換テーブル論物テーブルが含まれる。NANDインターフェース135は、コントローラ19とメモリ10とのインターフェース処理を行う。NAND型フラッシュメモリ10内の記憶領域は、保存されるデータの種類に応じて、上記のように、例えば、一般領域Userarea、秘匿領域Hiddenarea、保護領域Protectedarea、ROM領域ROMarea等を含んでいる。なお、コントローラ19は、一般領域の一部を確保し、自身の動作に必要な制御データ論物テーブル等を保存する。[第4の実施形態NAND型フラッシュメモリの構成例]次に、上記NAND型フラッシュメモリ10の具体的構成例として、第4の実施形態として説明する。<全体構成例>上記NAND型フラッシュメモリ10の具体的な全体構成例は、図12のように示される。図示するように、本例に係るNAND型フラッシュメモリ10は、メモリセルアレイ11、制御回路19、認証回路151、ビット線制御回路152、カラムデコーダ153、データ入出力バッファ154、データ入出力端子155、ワード線駆動回路156、制御信号入力端子158、電源発生回路159を備える。メモリセルアレイ11は、複数のブロックBLOCK1~BLOCKnにより構成される。複数のブロックBLOCK1~BLOCKnのそれぞれは、ワード線およびビット線の交差位置に配置される複数のメモリセルを備える。例えば、BLOCK1は、上記ROM領域11-3である。例えば、BLOCK2は、上記秘匿領域11-2である。その他のブロックは、ホスト装置20から利用可能な一般領域Userarea11-1等である。ROM領域11-3は、例えばOTPOneTimeProgramブロックであり、1回の書き込みのみ許容される。書き込み後は電気フューズ、レーザフューズ、ROMフューズ等の手段を用いてブロックデコーダを制御し消去動作を禁止する。秘匿領域11-2は、例えば外部アドレスのデコードでは選択できない状態とし、NAND型フラッシュメモリ10の内部の制御回路19のみが読み出し可能な領域とする。認証回路151は、例えば、上記データキャッシュ12A、12B、12C、発生回路13、14、一方向性変換器15等を備え、制御回路19により制御される。ビット線制御回路152は、ビット線を介してメモリセルアレイ11中のメモリセルのデータを読み出し、ビット線を介してメモリセルアレイ11中のメモリセルの状態を検出する。また、ビット線制御回路152は、ビット線を介してメモリセルアレイ11中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行う。ビット線制御回路152内には、図示しない上記ページバッファ等のデータ記憶回路等が設けられ、このデータ記憶回路は、カラムデコーダ153によって選択される。データ記憶回路に読み出されたメモリセルのデータは、データ入出力バッファ154を介してデータ入出力端子155から外部へ出力される。データ入出力端子155は、例えば、NAND型フラッシュメモリ10の外部のホスト装置20等に接続される。データ入出力端子155により、コマンドCMD、アドレスADD、入出力データDT等が、メモリ10とホスト装置2との間でやり取りされる。データ入出力端子155は、例えば8ビット、または16ビットのバス幅を有している。NAND型フラッシュメモリ10は、トグルモードインターフェースtogglemodeinterfaceなどの高速インターフェース規格をサポートしてもよい。トグルモードインターフェースでは、例えば、データストローブ信号DQSの立ち上がり、立ち下がり両エッジに同期してデータ入出力端子155を介したデータ転送が行われる。ホスト装置20は、例えば、マイクロコンピュータ等であって、データ入出力端子155から出力されたデータDTを受ける。ホスト装置20は、NAND型フラッシュメモリ10の動作を制御する各種コマンドCMD書き込みコマンド、読み出しコマンド、消去コマンド、ステータスリードコマンド等、アドレスADD、およびデータDTを出力する。ホスト装置20からデータ入出力端子155に入力された書き込みデータDTは、データ入出力バッファ154を介して、カラムデコーダ153によって選択された上記データ記憶回路図示せずに供給される。一方、コマンドCMDおよびアドレスADDは、制御回路19に供給される。ワード線駆動回路156は、制御回路19の制御に従い、メモリセルアレイ11中のワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去に必要な電圧を印加する。電圧発生回路159は、制御回路19の制御に従い、図示中の接続された上記構成回路の動作に必要な電圧を供給する。例えば、電圧発生回路159は、ホスト装置から供給される外部電圧を昇圧して、読み出し、書き込みあるいは消去時にワード線に印加される電圧を生成する。制御回路Controller19は、NAND型フラッシュメモリ10の全体の動作を制御するために、接続される各回路に必要な制御信号および制御電圧を与える。制御回路19は、メモリセルアレイ11、認証回路151、ビット線制御回路152、カラムデコーダ153、データ入出力バッファ154、ワード線駆動回路156、電圧発生回路159に接続される。接続された上記構成回路は、制御回路19によって制御される。制御回路19は、制御信号入力端子158に接続され、ホスト装置20から制御信号入力端子158を介して入力されるWEライトイネーブル信号、REリードイネーブル信号、ALEアドレスラッチイネーブル信号、CLEコマンドラッチイネーブル信号等の制御信号の組み合わせによって制御される。ここで、機能的に表現すれば、上記ワード線駆動回路156、ビット線制御回路152、カラムデコーダ153、制御回路19は、データ書き込み回路、データ読み出し回路、およびデータ消去回路を構成する。ホスト装置20は、NAND型フラッシュメモリ10が書き込み、読み出し、消去などの内部動作を実行中であるか否かを、図示せぬRY/BYレディー/ビジー信号出力端子をモニタすることで検知する。制御回路19は、RY/BY信号出力端子を介して、RY/BY信号を出力する。<ブロックBLOCKの構成例>次に、図13を用い、メモリセルアレイ11を構成するブロックBLOCKの構成例について説明する。ここでは、図12中のBLOCK1を一例に挙げて説明する。ここで、このブロックBLOCK1中のメモリセルは、一括してデータ消去されるため、ブロックはデータ消去単位である。ブロックBLOCK1は、ワード線方向WL方向に配置される複数のメモリセルユニットMUから構成される。メモリセルユニットMUは、WL方向と交差するビット線方向BL方向に配置され、電流経路が直列接続される8個のメモリセルMC0~MC7からなるNANDストリングメモリセルストリングと、NANDストリングの電流経路の一端に接続されるソース側の選択トランジスタS1と、NANDストリングの電流経路の他端に接続されるドレイン側の選択トランジスタS2とから構成される。尚、本例では、メモリセルユニットMUは、8個のメモリセルMC0~MC7から構成されるが、2つ以上のメモリセル、例えば、56個、32個等から構成されていればよく、8個に限定されるというものではない。ソース側の選択トランジスタS1の電流経路の他端はソース線SLに接続される。ドレイン側の選択トランジスタS2の電流経路の他端は、各メモリセルユニットMUに対応してメモリセルユニットMUの上方に設けられ、BL方向に延出するビット線BLに接続される。ワード線WL0~WL7は、WL方向に延び、WL方向の複数のメモリセルの制御ゲート電極CGに共通に接続される。選択ゲート線SGSは、WL方向に延び、WL方向の複数の選択トランジスタS1に共通に接続される。選択ゲート線SGDも、WL方向に延び、WL方向の複数の選択トランジスタS2に共通に接続される。また、ワード線WL0~WL7ごとにページPAGEが存在する。例えば、図中の破線で囲って示すように、ワード線WL7には、ページ7PAGE7が存在する。このページPAGEごとに、データ読み出し動作、データ書き込み動作が行われるため、ページPAGEはデータ読み出し単位であり、データ書き込み単位である。以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"