"第1のクラッド層、コア層および第2のクラッド層を含む半導体積層と、前記半導体積層の主面上に設けられた絶縁層と、前記絶縁層の開口を介して前記主面に接続された電極と、を備え、前記第1のクラッド層、前記コア層および前記第2のクラッド層は、前記主面の法線軸に沿って順に配列されており、前記第1のクラッド層の導電型は、前記第2のクラッド層の導電型と同じであり、前記半導体積層は、前記法線軸に直交する一方向に沿って順に配置された第1領域、第2領域および第3領域からなり、前記第1領域および前記第3領域の各々には、前記法線軸および前記一方向に直交する他方向に沿って第1の溝が設けられ、前記絶縁層は、前記主面および前記第1の溝に設けられ、前記第1領域および前記第3領域の高さは、前記第2領域の高さより小さいことを特徴とする量子カスケード半導体レーザ。前記第2領域には、前記他方向に沿って一対の第2の溝がさらに設けられ、前記絶縁層は、前記主面、前記第1の溝および前記第2の溝に設けられていることを特徴とする請求項1に記載の量子カスケード半導体レーザ。前記第1の溝の深さは、前記第2の溝の深さと実質的に等しいことを特徴とする請求項2に記載の量子カスケード半導体レーザ。前記コア層では、複数の活性層と、前記活性層にキャリアを注入するための複数の注入層とが、交互に配列されていることを特徴とする請求項1~請求項3のいずれか一項に記載の量子カスケード半導体レーザ。前記法線軸および前記一方向によって規定される断面において、前記第1の溝は、矩形状に設けられていることを特徴とする請求項1~請求項4のいずれか一項に記載の量子カスケード半導体レーザ。前記第1領域および前記第3領域の各々には、複数の前記第1の溝が設けられていることを特徴とする請求項1~請求項5のいずれか一項に記載の量子カスケード半導体レーザ。前記半導体積層の前記第1領域および前記第3領域は、単層であることを特徴とする請求項1~請求項6のいずれか一項に記載の量子カスケード半導体レーザ。前記第1領域の高さと前記第2領域の高さとの差および前記第3領域の高さと前記第2領域の高さとの差は、ダイボンドに用いられる半田材の厚さより大きいことを特徴とする請求項1~請求項7のいずれか一項に記載の量子カスケード半導体レーザ。請求項1~請求項8のいずれか一項に記載の量子カスケード半導体レーザと、搭載面を有する搭載部材と、前記量子カスケード半導体レーザを前記搭載面に接続する半田材と、を備え、前記第1領域の高さと前記第2領域の高さとの差および前記第3領域の高さと前記第2領域の高さとの差は、前記半田材の厚さより大きいことを特徴とするレーザ装置。前記半田材は、インジウムからなることを特徴とする請求項9に記載のレーザ装置。基板に沿って配置された第1領域、第2領域および第3領域からなる半導体積層を、前記基板上に形成する工程と、前記第1領域および前記第3領域上に開口を有するとともに前記第2領域上を覆う部分を有する第1のマスク層を、前記半導体積層の主面上に形成する工程と、前記第1のマスク層を用いて前記第1領域および前記第3領域をエッチングし、リッジ状の半導体部を前記第2領域に形成する工程と、前記半導体部を形成した後に、前記第1のマスク層を除去する工程と、前記第1のマスク層を除去した後に、前記第1領域および前記第3領域の各々の上に、第1の開口部を有するとともに前記第2領域上に一対の第2の開口部を有する第2のマスク層を形成する工程と、前記第2のマスク層を用いて、前記第1領域、前記第2領域および前記第3領域をエッチングし、前記第1領域および前記第3領域の各々に第1の溝と、前記第2領域に一対の第2の溝とを一括形成する工程と、前記第1の溝および前記第2の溝を形成した後に、前記第2のマスク層を除去する工程と、前記第2のマスク層を除去した後に、前記半導体積層の主面、前記第1の溝および前記第2の溝に絶縁層を形成する工程と、前記絶縁層上に電極を形成する工程と、を備えることを特徴とする量子カスケード半導体レーザの製造方法。通常、ダイボンド実装では、光素子をヒートシンク等の搭載部材上の半田材に圧着した状態で、半田材を融点以上に加熱して半田材を溶かす。その後、冷却して半田材を固化させることにより、素子をヒートシンク等に固着する。量子カスケード半導体レーザ素子を、このダイボンド実装を用いて、ヒートシンク等の搭載部材に実装する場合、素子の放熱性を改善するために、いわゆるエピダウン実装が採用される。このエピダウン実装では、量子カスケード半導体レーザ素子の活性層を含むエピタキシャル成長層が形成された側の表面基板と反対側の表面を、当該搭載部材の表面に半田材を用いて固定し実装する。このエピダウン実装により、量子カスケード半導体レーザ素子を当該搭載部材上に実装する場合、加熱により融解した半田材が量子カスケード半導体レーザ素子の側面に付着して、半田材が側面を這い上がる現象が生じることがある。量子カスケード半導体レーザ素子の側面では、エピタキシャル成長層の各層が露出している。このため、側面に半田材が付着して、付着した半田材が側面を這い上がると、半田材を介して側面にリーク電流が流れ、最悪の場合には、ショートが発生して正常にレーザが動作しない場合がある。したがって、量子カスケード半導体レーザ素子の側面における半田材の這い上がりは、実装歩留まりを低下させ、コストの増加を招く。そこで本発明は、このような問題点を解決するためになされたものであって、側面における半田材の這い上がりを抑制する構造を有する量子カスケード半導体レーザ、レーザ装置および量子カスケード半導体レーザの製造方法を提供することを目的とする。本発明の量子カスケード半導体レーザは、a第1のクラッド層、コア層および第2のクラッド層を含む半導体積層と、b半導体積層の主面上に設けられた絶縁層と、c絶縁層の開口を介して主面に接続された電極と、を備える。そして、第1のクラッド層、コア層および第2のクラッド層は、主面の法線軸に沿って順に配列されており、第1のクラッド層の導電型は、第2のクラッド層の導電型と同じである。また、半導体積層は、法線軸に直交する一方向に沿って順に配置された第1領域、第2領域および第3領域からなり、第1領域および第3領域の各々には、法線軸および一方向に直交する他方向に沿って第1の溝が設けられ、絶縁層は、主面および第1の溝に設けられ、第1領域および第3領域の高さは、第2領域の高さより小さい。この量子カスケード半導体レーザによれば、法線軸に直交する一方向に沿って順に配置された第1領域、第2領域および第3領域からなる半導体積層において、第1領域および第3領域の各々に第1の溝を設けることによって、第2領域から側面までの沿面距離を長くすることができる。ここで、側面とは、法線軸および上記一方向に直交する他方向に沿った量子カスケード半導体レーザの端面である。さらに、第2領域の高さを第1領域の高さおよび第3領域の高さより大きくすることによって、エピダウン実装を行う際に、半田材がまず第2領域上の電極に付着する。このため、第2領域上の電極に付着した半田材が、第2領域上の電極から第1領域又は第3領域上の電極に沿って這い上がったとしても、半田材は第1領域又は第3領域上の電極の途中で止まり側面まで達しない。以上のように、この量子カスケード半導体レーザによれば、半田材が側面まで達することを抑制でき、側面における半田材の這い上がりをなくすことができる。その結果、実装歩留まりの低下を抑制することが可能となる。また、本発明の量子カスケード半導体レーザにおいては、第2領域には、法線軸および一方向に直交する他方向に沿って一対の第2の溝が、さらに設けられ、絶縁層は、主面、第1の溝および第2の溝に設けられていてもよい。この量子カスケード半導体レーザによれば、活性層への電流狭窄構造として、第2領域に、法線軸および一方向に直交する他方向に沿って一対の第2の溝チャンネル溝が設けられている。エピダウン実装を行う際に、半田材がこの第2の溝に沿って這い上がったとしても、第2の溝は絶縁層により覆われているので、半田材の付着による電気的なショートは生じない。また、第2領域上の電極に付着した半田材が、第2の溝に沿って這い上がり、また、第1領域又は第3領域上の電極に沿って這い上がったとしても、半田材は第2の溝内に捕捉されるとともに、第2領域から側面までの沿面距離をさらに長くすることができるので、半田材が第1領域又は第3領域上の電極の途中で止まり、側面まで達しない。したがって、この量子カスケード半導体レーザによれば、半田材による電気的なショートを回避することができるとともに、さらに、半田材が側面まで達することを効果的に抑制でき、側面における半田材の這い上がりをなくすことができる。その結果、実装歩留まりの低下を抑制することが可能となる。本発明の量子カスケード半導体レーザにおいては、第1の溝の深さは、第2の溝の深さと実質的に等しいことが好ましい。この量子カスケード半導体レーザによれば、第1の溝および第2の溝を同一の工程により形成することが可能となる。本発明の量子カスケード半導体レーザにおいては、コア層では、複数の活性層と、活性層にキャリアを注入するための複数の注入層とが、交互に配列されていることが好ましい。この量子カスケード半導体レーザによれば、活性層と注入層とが交互に配列されているコア層を有する量子カスケード半導体レーザをエピダウン実装する際に、半田材が側面に達することを抑制でき、側面における半田材の這い上がりをなくすことができる。本発明の量子カスケード半導体レーザにおいては、法線軸および一方向によって規定される断面において、第1の溝は、矩形状に設けられていることが好ましい。この量子カスケード半導体レーザによれば、第1の溝の断面を矩形状とすることにより、第2領域から側面までの沿面距離をさらに長くすることができ、半田材が側面に達することをさらに抑制できる。また、第1の溝の断面を矩形状とすることにより、第1の溝を這い上がる半田材に下向きの圧力が加えられ、半田材を押し戻すことができる。このため、半田材が第1の溝を這い上がって側面まで達することを抑制できる。本発明の量子カスケード半導体レーザにおいては、第1領域および第3領域の各々には、複数の第1の溝が設けられていることが好ましい。この量子カスケード半導体レーザによれば、第1領域および第3領域の各々に複数の第1の溝を設けることによって、第2領域から側面までの沿面距離をさらに長くすることができ、半田材が側面に達することをさらに抑制できる。本発明の量子カスケード半導体レーザにおいては、半導体積層の第1領域および第3領域は、単層であることが好ましい。第1領域および第3領域は第1の溝の形成時および素子分離の劈開時等にプロセスダメージを被るため、第1領域および第3領域が複数の半導体層からなる場合には、各半導体層の破損および剥がれ等の問題が生じやすい。一方、第1領域および第3領域を単層とすることにより、半導体積層の破損および剥がれをなくすことができる。本発明の量子カスケード半導体レーザにおいては、第1領域の高さと第2領域の高さとの差および第3領域の高さと第2領域の高さとの差は、ダイボンドに用いられる半田材の厚さより大きいことが好ましい。この量子カスケード半導体レーザによれば、第1領域および第3領域上の電極に半田材が直接付着することを抑制することができる。このため、第1の溝と側面との間の電極に半田材が直接付着することを抑制でき、半田材が側面に達することを抑制できる。本発明のレーザ装置は、上記量子カスケード半導体レーザと、搭載面を有する搭載部材と、量子カスケード半導体レーザを搭載面に接続する半田材と、を備える。また、第1領域の高さと第2領域の高さとの差および第3領域の高さと第2領域の高さとの差は、半田材の厚さより大きい。このレーザ装置によれば、量子カスケード半導体レーザの第1領域および第3領域上の電極に半田材が直接付着することを抑制することができる。このため、量子カスケード半導体レーザの第1の溝と側面との間の電極に半田材が直接付着することを抑制でき、半田材が量子カスケード半導体レーザの側面に達することを抑制できる。半田材は、インジウムからなることが好ましい。このレーザ装置によれば、インジウムからなる半田材が量子カスケード半導体レーザの側面に達することを抑制できる。本発明の量子カスケード半導体レーザの製造方法は、基板に沿って配置された第1領域、第2領域および第3領域からなる半導体積層を、基板上に形成する工程と、第1領域および第3領域上に開口を有するとともに第2領域上を覆う部分を有する第1のマスク層を、半導体積層の主面上に形成する工程と、第1のマスク層を用いて第1領域および第3領域をエッチングし、リッジ状の半導体部を第2領域に形成する工程と、半導体部を形成した後に、第1のマスク層を除去する工程と、第1のマスク層を除去した後に、第1領域および第3領域の各々の上に、第1の開口部を有するとともに第2領域上に一対の第2の開口部を有する第2のマスク層を形成する工程と、第2のマスク層を用いて、第1領域、第2領域および第3領域をエッチングし、第1領域および第3領域の各々に第1の溝と、第2領域に一対の第2の溝とを一括形成する工程と、第1の溝および第2の溝を形成した後に、第2のマスク層を除去する工程と、第2のマスク層を除去した後に、半導体積層の主面、第1の溝および第2の溝に絶縁層を形成する工程と、絶縁層上に電極を形成する工程と、を備える。この量子カスケード半導体レーザの製造方法によれば、上記工程によって、基板に沿って順に配置された第1領域、第2領域および第3領域からなる半導体積層の第1領域および第3領域の各々に第1の溝と、第2領域に一対の第2の溝とを一括して形成することができる。さらに、第1領域の高さおよび第3領域の高さが第2領域の高さより小さい量子カスケード半導体レーザを製造することができる。この量子カスケード半導体レーザでは、第2領域から側面までの沿面距離は、従来の量子カスケード半導体レーザに比べて、第1の溝の深さだけ長い。また、上記工程によって製造された量子カスケード半導体レーザをエピダウン実装する場合、半田材はまず第2領域上の電極に付着する。このため、第2領域上の電極に付着した半田材が、第2領域上の電極から第1領域又は第3領域上の電極に沿って這い上がったとしても、半田材は第1領域又は第3領域上の電極の途中で止まり側面まで達しない。以上のように、この量子カスケード半導体レーザの製造方法によれば、半田材が側面まで達することを抑制し、側面における半田材の這い上がりを防止する構造を有する量子カスケード半導体レーザを製造することができる。本発明によれば、量子カスケード半導体レーザの側面における半田材の這い上がりを抑制できる。以下、添付図面を参照して本発明の実施の形態を詳細に説明する。可能な場合には、同一の要素には同一の符号を付す。図1は、本実施形態に係る量子カスケード半導体レーザ1の構造を概略的に示す図である。量子カスケード半導体レーザ1は、ダブルチャンネル構造の電流狭窄構造を有する量子カスケード半導体レーザ素子であって、約3~20μmの中赤外波長領域での発振が可能である。量子カスケード半導体レーザ1の幅は800μm程度で、素子長共振器長は2000μm~3000μm程度であり、通常の光通信に用いるLD素子素子長300μmと比較して非常に長い。図1に示されるように、量子カスケード半導体レーザ1は、半導体積層20と、絶縁層41と、上部電極電極E1と、下部電極E2と、を備える。半導体積層20は、半導体基板基板10と、下部クラッド層第1のクラッド層11と、下部光閉じ込め層12と、コア層13と、上部光閉じ込め層14と、上部クラッド層第2のクラッド層15と、コンタクト層16とを含む。この半導体基板10、下部クラッド層11、下部光閉じ込め層12、コア層13、上部光閉じ込め層14、上部クラッド層15、および、コンタクト層16は、半導体積層20の主面16aの法線軸NVに沿って、順に配列されている。半導体基板10は、主面10aと、主面10aと反対側の裏面10bとを有している。半導体基板10は、例えばn型InPにより構成される。この半導体基板10の厚さは、劈開による素子形成が可能な程度の厚さであることが好ましく、例えば100~200μm程度である。下部クラッド層11、下部光閉じ込め層12、コア層13、上部光閉じ込め層14、上部クラッド層15、および、コンタクト層16は、例えばOMVPEOrganometallicVaporPhaseEpitaxy又はMBEMolecularBeamEpitaxy等の結晶成長装置を用いて半導体基板10の主面10a上に成長した半導体エピタキシャル層25である。下部クラッド層11は、半導体基板10の主面10a上に設けられている。下部クラッド層11は、例えばn型InPにより構成され、その厚さは例えば3000~4000nm程度である。下部光閉じ込め層12は、下部クラッド層11上に設けられている。下部光閉じ込め層12は、例えばn型GaInAsにより構成され、その厚さは例えば400~500nm程度である。コア層13は、下部光閉じ込め層12および上部光閉じ込め層14の間に設けられている。コア層13は、発光領域である複数の活性層と、活性層にキャリアを注入するための複数の注入層とが、交互に配列されたカスケード構造を有している。これらの活性層および注入層は、GaInAsおよびAlInAsからなる超格子列で構成されている。コア層13は、例えば、以下の第1半導体層130a~第16半導体層130rが順に接続された超格子列を単位積層体130とし、この単位積層体130が多段に例えば30単位接続された構造を有している。このコア層13により、8μm帯の発振が得られる。なお、単位積層体130の第11半導体層130k~第16半導体層130rが活性層に相当し、第1半導体層130a~第10半導体層130jが注入層に相当する。単位積層体130の構成例第1半導体層130a:アンドープGaInAs、厚さ4.0nm。第2半導体層130b:アンドープAlInAs、厚さ1.1nm。第3半導体層130c:n型GaInAs、厚さ3.6nm、ドープ量2×1017cm-3。第4半導体層130d:n型AlInAs、厚さ1.2nm、ドープ量2×1017cm-3。第5半導体層130e:n型GaInAs、厚さ3.2nm、ドープ量2×1017cm-3。第6半導体層130f:アンドープAlInAs、厚さ1.2nm。第7半導体層130g:アンドープGaInAs、厚さ3.0nm。第8半導体層130h:アンドープAlInAs、厚さ1.6nm。第9半導体層130i:アンドープGaInAs、厚さ3.0nm。第10半導体層130j:アンドープAlInAs、厚さ3.8nm。第11半導体層130k:アンドープGaInAs、厚さ2.1nm。第12半導体層130m:アンドープAlInAs、厚さ1.2nm。第13半導体層130n:アンドープGaInAs、厚さ6.5nm。第14半導体層130p:アンドープAlInAs、厚さ1.2nm。第15半導体層130q:アンドープGaInAs、厚さ5.3nm。第16半導体層130r:アンドープAlInAs、厚さ2.3nm。上部光閉じ込め層14は、コア層13上に設けられている。上部光閉じ込め層14は、例えばn型GaInAsにより構成され、その厚さは例えば400~500nm程度である。上部クラッド層15は、上部光閉じ込め層14上に設けられている。この上部クラッド層15は、下部クラッド層11と同じ導電型であって、例えばn型InPにより構成されている。また、上部クラッド層15の厚さは、例えば3000~4000nm程度である。コンタクト層16は、上部クラッド層15上に設けられている。コンタクト層16は、例えばn型GaInAsにより構成され、その厚さは例えば100~1000nm程度である。半導体積層20は、法線軸NVに直交する一方向以下、幅方向という。に沿って順に配置された第1領域20a、第2領域20bおよび第3領域20cからなる。また、半導体積層20は、法線軸NVおよび幅方向で規定される面に直交する他方向以下、長さ方向という。に沿った面である第1側面20dおよび第2側面20eを有する。この第1側面20dおよび第2側面20eは、絶縁膜で覆われていないため半導体積層20の各層が露出している。第1領域20aは、第1側面20dから幅方向に一定の範囲で区切られる領域であって、第1領域20aの幅は、例えば50~200μm程度である。第1領域20aは、半導体基板10と下部クラッド層11とを備える。第3領域20cは、第2側面20eから幅方向に一定の範囲で区切られる領域であって、第3領域20cの幅は、例えば50~200μm程度である。第3領域20cは、半導体基板10と下部クラッド層11とを備える。第2領域20bは、第1領域20aおよび第3領域20cに挟まれた領域であって、第2領域20bの幅は、例えば200~800μm程度である。第2領域20bは、半導体基板10と、下部クラッド層11と、下部光閉じ込め層12と、コア層13と、上部光閉じ込め層14と、上部クラッド層15と、コンタクト層16とを備える。また、第1領域20aおよび第3領域20cの高さ法線軸NV方向の長さは、第2領域20bの高さより小さい。第1領域20aの高さと第2領域20bの高さとの差D12、および、第3領域20cの高さと第2領域20bの高さとの差D32は、ダイボンドに用いる半田材Sの厚さより大きい。第2領域20bには、半導体積層20の主面16aに2つのチャンネル溝31が設けられている。この2つのチャンネル溝31は、本実施形態における第2の溝である。この2つのチャンネル溝31を設けることによって、電流を集中して活性層に注入することができる。この2つのチャンネル溝31は、長さ方向に沿って延びている。チャンネル溝31の幅は、素子設計、プロセスおよびその他の諸条件により定められ、例えば10μm~300μm程度である。チャンネル溝31は、少なくともコア層13まではエッチングされている必要があり、可能であれば半導体エピタキシャル層25全体がエッチングされていることが望ましい。このため、チャンネル溝31の深さは、数μm~十数μm程度例えば5~11μm程度である。チャンネル溝31の幅方向に沿った断面形状は、底部に平坦部がある形状、例えば矩形である。この2つのチャンネル溝31の間にメサ部30が形成される。メサ部30は、少なくともコンタクト層16、上部クラッド層15、上部光閉じ込め層14、コア層13を含み、下部光閉じ込め層12、下部クラッド層11を含んでもよい。メサ部30の幅は、例えば5~15μm程度である。第1領域20aおよび第3領域20cの主面16aの各々には、半田閉込溝32が設けられている。この半田閉込溝32は、本実施形態における第1の溝である。この半田閉込溝32は、第1領域20aと第2領域20bとの境界および第3領域20cと第2領域20bとの境界から所定の距離Lだけ離れて長さ方向に沿って延びている。半田閉込溝32の幅は、素子設計、プロセス、実装条件およびその他の諸条件により定められ、例えば10μm~100μm程度である。また、半田閉込溝32の深さは、チャンネル溝31と実質的に等しく、数μm~十数μm程度である。半田閉込溝32の幅方向に沿った断面形状は、底部に平坦部がある形状、例えば矩形である。この場合、底部が平坦であるため、第2領域20bから第1側面20d又は第2側面20eまでの沿面距離をより長くすることができる。チャンネル溝31および半田閉込溝32は、ドライエッチング又はウエットエッチングにより形成される。絶縁層41は、第1領域20aの主面、第2領域20bの主面、第2領域20bの側面、第3領域20cの主面、チャンネル溝31の内面および半田閉込溝32の内面に沿って設けられており、メサ部30の頂面において開口部開口41aを有する。絶縁層41は、シリコン酸化物例えばSiO2、シリコン窒化物SiN、シリコン酸窒化物SiON、酸窒化アルミニウムAlON、酸化アルミニウム例えばAl2O3等の誘電体膜により構成され、その厚さは例えば300~400nm程度である。これらの誘電体膜は、半導体素子の保護膜として従来より汎用的に用いられており、優れた耐久性および絶縁性を有することが知られている。また、これらの誘電体膜は、スパッタおよびCVDChemicalVaporDepositionといった、一般的な半導体成膜装置を用いて容易に成膜することができ、プロセスへの導入が容易である。上部電極E1は、絶縁層41上に設けられており、絶縁層41の開口部41aを介してコンタクト層16の主面16aに接続されている。上部電極E1は、例えばGe、Ni、又はAu等の金属により構成され、その厚さは例えば3000~5000nm程度である。下部電極E2は、半導体基板10の裏面10b上に設けられている。下部電極E2は、例えばGe、Ni、又はAu等の金属により構成され、その厚さは例えば500~1000nm程度である。このように、量子カスケード半導体レーザ1は、半導体基板10の主面10aに成長した半導体エピタキシャル層25に対し下部クラッド層11まであるいは、必要に応じてさらに半導体基板10までチャンネル状にエッチングしてメサ部30を形成し、メサ部30の側面を絶縁層41で覆うことにより電流狭窄した構造となっている。なお、コア層13に導波光が充分に閉じ込められる場合には、下部光閉じ込め層12および上部光閉じ込め層14を省略してもよい。続いて、量子カスケード半導体レーザ1の製造方法について説明する。図2~図4は、量子カスケード半導体レーザ1の製造手順を示す図である。図2のaに示されるように、まず、LDプロセスを用いて、半導体基板10の主面10a上に半導体エピタキシャル層25下部クラッド層11、下部光閉じ込め層12、コア層13、上部光閉じ込め層14、上部クラッド層15、および、コンタクト層16を順に成長する半導体積層成長工程。この半導体基板10および半導体エピタキシャル層25を含む半導体積層20は、半導体基板10の主面10aに沿って順に配置された第1領域20a、第2領域20bおよび第3領域20cからなる。そして、フォトリソグラフィー法を用いて、第1領域20aおよび第3領域20cに開口を有するとともに第2領域20bの主面上を覆う部分を有するエッチング保護膜第1のマスク層M1を、半導体積層20上に形成する第1マスク層形成工程。このエッチング保護膜M1として、シリコン窒化物例えばSiN又はシリコン酸化物例えばSiO2等の誘電体膜、レジストが用いられる。そして、図2のbに示されるように、エッチング保護膜M1により覆われていない第1領域20aおよび第3領域20cを深さDまでエッチングして、第2領域20bにリッジ状の半導体部を形成するエッチング工程。このエッチングとしては、ウェットエッチング又はドライエッチングが使用できる。ここでは、垂直方向への選択的なエッチングが可能なドライエッチングを用いた場合について説明する。次に、図2のcに示されるように、エッチング保護膜M1を除去し、第1領域20aの主面、第2領域20bの主面、第2領域20bの側面および第3領域20cの主面にエッチング保護膜第2のマスク層M2を形成する第2マスク層形成工程。そして、図3のaに示されるように、フォトリソグラフィー法を用いて、第2領域20b上のメサ部30のチャンネル溝31を設ける位置と、第1領域20aおよび第3領域20c上の半田閉込溝32を設ける位置とにおいて、エッチング保護膜M2を除去する。これにより、第1領域20a上のエッチング保護膜M2に開口部M2aが形成され、第2領域20b上のエッチング保護膜M2に一対の開口部M2bが形成され、第3領域20c上のエッチング保護膜M2に開口部M2cが形成される。ここでフォトリソグラフィーにおけるマスク合わせ精度を考慮し、第2領域20bから予め必要な距離Lだけ離れた位置に、開口部M2aおよび開口部M2cを形成する。このようにすることで、マスク合わせにずれが生じても、第1領域20aおよび第3領域20c上に、開口部M2aおよび開口部M2cを設けることができる。例えば開口部M2a、開口部M2bおよび開口部M2cのパターンニングにステッパを用いた場合、マスク合わせのずれは多くても2~3μm程度であるので、距離Lとしては例えば10μm程度で充分である。次に、ドライエッチングにより、開口部M2a、開口部M2bおよび開口部M2cを介して第1領域20a、第2領域20bおよび第3領域20cを垂直にエッチングする。その結果、図3のbに示されるように、第2領域20bに一対のチャンネル溝31と、第1領域20aおよび第3領域20cの各々に半田閉込溝32とが一括形成される溝形成工程。このチャンネル溝31および半田閉込溝32の幅方向に沿った断面形状はいずれも、矩形を呈している。その後、図3のcに示されるように、エッチング保護膜M2を除去し、半導体積層20の主面全体第1領域20aの主面、第2領域20bの主面、第2領域20bの側面、第3領域20cの主面、チャンネル溝31の内面および半田閉込溝32の内面に、シリコン酸化物例えばSiO2、シリコン窒化物SiN又は酸化アルミニウム例えばAl2O3等からなる絶縁層41を形成する絶縁層形成工程。次に、図4のaに示されるように、フォトリソグラフィーを用いて、メサ部30上の絶縁層41を除去する。そして、図4のbに示されるように、EBElectronBeam蒸着又は抵抗加熱蒸着等を用いて、絶縁層41およびメサ部30上に上部電極E1を形成する電極形成工程。その後、図4のcに示されるように、劈開を容易にするため、半導体基板10の裏面10bを研磨等することによって半導体基板10を100~200μm程度まで薄くする。さらに、EB蒸着又は抵抗加熱蒸着等を用いて、裏面10bに下部電極E2を形成する。以上のようにして、量子カスケード半導体レーザ1を作製する。なお、量子カスケード半導体レーザ1は、図5に示されるように、半導体ウエハ上において、複数の量子カスケード半導体レーザ1が幅方向に沿って一列に配列された状態で作製される。そして、隣り合う量子カスケード半導体レーザ1の間の平坦部21の中心位置を劈開位置Pとし、劈開によって分離することにより、個々の量子カスケード半導体レーザ1に分離される。ここで、劈開には専用の劈開装置を用いるが、劈開位置Pに対して±10μm程度の位置ずれが生じる場合がある。平坦部21の幅がこの位置ずれに対して小さい場合、劈開の位置ずれによって劈開位置Pが半田閉込溝32の位置に重なることがある。このため、平坦部21は、劈開の位置ずれを考慮した幅を有することが望ましい。例えば、劈開の位置ずれが±10μm程度の場合、平坦部21の幅は20μm以上とすることが望ましい。このように、平坦部21の幅を劈開装置の精度に応じて定めることにより、劈開の位置ずれが生じたとしても劈開位置Pが半田閉込溝32の位置に重なることを防止できる。その結果、半田閉込溝32が劈開により破壊されることを防止でき、平坦部21において劈開を良好に行うことが可能となる。続いて、ダイボンド実装における量子カスケード半導体レーザ1の作用効果について説明する。図6のaは量子カスケード半導体レーザ1のエピダウン実装を説明するための図、bは第1比較例の量子カスケード半導体レーザ100のエピダウン実装を説明するための図、図7のaは第2比較例の量子カスケード半導体レーザ200のエピダウン実装を説明するための図、bは第3比較例の量子カスケード半導体レーザ300のエピダウン実装を説明するための図である。図6および図7に示されるように、各量子カスケード半導体レーザを半田材Sを用いて搭載部材2の搭載面2aにエピダウン実装する場合について説明する。まず、量子カスケード半導体レーザ1の実装手順について説明する。専用のダイボンド実装機を用い、ヒートシンク等の搭載部材2の搭載面2a上に所定量の半田材Sを配置し、さらにその上に、量子カスケード半導体レーザ1をエピダウンの方向から圧着する。そして、半田材Sの融点レベルまで搭載部材2を加熱し、半田材Sを融解した後、搭載部材2の温度を下げて半田材Sを固化することにより、量子カスケード半導体レーザ1を搭載部材2に固着する。最後に、専用のワイヤーボンド実装機を用いて、量子カスケード半導体レーザ1の下部電極E2エピダウン実装のため、下部電極E2が上面側にあると搭載部材2における、下部電極E2が接続されるべき極性の端子との間をAuワイヤーにより配線接続する。なお、下部電極E2と搭載部材2との間を複数のワイヤーにより接続してもよい。以上のように、量子カスケード半導体レーザ1を半田材Sを用いて搭載部材2に実装し、レーザ装置5を作製する。ところで、量子カスケード半導体レーザの実装に用いられる半田材は、本来、Au/Snのように融解時の延性および展性が小さく、素子の側面への回りこみおよび付着の可能性が小さい材料であることが望ましい。しかしながら、このような材料は一般的に硬いため、温度変化が生じた場合、半田材と素子の熱膨張係数の差によって素子に応力がかかりやすい。特に量子カスケード半導体レーザは、液体窒素温度といった相当な低温まで冷却して動作させることが必要な場合がある。このため、硬い半田材を使用した場合、冷却時において素子に過大な応力がかかるため素子が破損されることがある。そこで、量子カスケード半導体レーザのダイボンド実装では、柔らかく、温度変化時に発生する応力が小さいInインジウムが用られる。しかしながら、Inは柔らかく延性および展性が大きいため、エピダウン実装におけるダイボンド時、素子の側面にまで回り込んで側面に付着しやすい。このため、半田材としてInを用いた場合、半田材としてAu/Sn等を用いた場合と比較して、側面において電気的なショートが発生しやすい。さらに、量子カスケード半導体レーザの素子は、通常は数mmオーダーと長いため、Inが素子の側面に付着する確率がさらに高くなる。このような実装時の半田材によるショートは、量子カスケード半導体レーザの実装歩留まりを低下させ、コストの増加を招く。図6のbに示されるように、第1比較例の量子カスケード半導体レーザ100は、半導体積層120の主面120aに2つのチャンネル溝131が設けられ、半導体積層120の主面120aおよびチャンネル溝131に沿って絶縁層141が設けられ、絶縁層141上に上部電極E11が設けられている。また、半導体積層120は全面にわたり略同じ高さである。この量子カスケード半導体レーザ100を搭載部材2の搭載面2aにエピダウン実装する場合、搭載面2aにおける上部電極E11の実装位置に半田材Sが配置される。そして、量子カスケード半導体レーザ100の上部電極E11を半田材Sに圧着した状態で、半田材Sを加熱し、半田材Sが融解した場合、半田材Sは上部電極E11に沿って延び、一部がチャンネル溝131に沿って這い上がり、一部が側面120d,120eに達することがある。このうち、チャンネル溝131は、絶縁層141により覆われているため、半田材Sがチャンネル溝131の側壁に付着しても電気的なショートは生じない。一方、側面120d,120eは絶縁層141により覆われていないため、量子カスケード半導体レーザ100では、半田材Sが側面120d,120eを這い上がることによって、半田材Sを介して、側面120d,120eを経路とするリーク電流が発生することがある。図7のaに示されるように、第2比較例の量子カスケード半導体レーザ200は、半導体積層220の主面220aに2つのチャンネル溝231が設けられ、側面220dおよび側面220eに段部232が設けられ、半導体積層220の主面220a、チャンネル溝231および段部232に沿って絶縁層241が設けられ、絶縁層241上に上部電極E21が設けられている。また、半導体積層220は全面にわたり略同じ高さである。この量子カスケード半導体レーザ200を搭載部材2の搭載面2aにエピダウン実装する場合、搭載面2aにおける上部電極E21の実装位置に半田材Sが配置される。そして、量子カスケード半導体レーザ200の上部電極E21を半田材Sに圧着した状態で、半田材Sを加熱し、半田材Sが融解した場合、半田材Sは上部電極E21に沿って延び、一部がチャンネル溝231に沿って這い上がり、一部が側面220d,220eに達することがある。量子カスケード半導体レーザ100と比較すると、側面220d,220eに段部232が設けられており、この段部232は絶縁層241によって覆われているため、半田材Sが側面220d,220eに達したとしてもリーク電流は生じない。しかし、半導体基板210の側面210d,210eは絶縁層241により覆われていないため、半田材Sが段部232を這い上がって半導体基板210の側面210d,210eに達した場合には、半田材Sを介して、側面210d,210eを経路とするリーク電流が発生することがある。したがって、量子カスケード半導体レーザ200では、半田材Sが側面210d,210eを這い上がることによって、側面210d,210eを経路とするリーク電流が発生することがある。図7のbに示されるように、第3比較例の量子カスケード半導体レーザ300は、半導体積層320の主面320aに2つのチャンネル溝331が設けられ、側面320dおよび側面320e近傍に半田閉込溝332が設けられ、半導体積層320の主面320a、チャンネル溝331および半田閉込溝332に沿って絶縁層341が設けられ、絶縁層341上に上部電極E31が設けられている。また、半導体積層320は全面にわたり略同じ高さである。この量子カスケード半導体レーザ300を搭載部材2の搭載面2aにエピダウン実装する場合、搭載面2aにおける上部電極E31の実装位置に半田材Sが配置される。そして、量子カスケード半導体レーザ300の上部電極E31を半田材Sに圧着した状態で、半田材Sを加熱し、半田材Sが融解した場合、半田材Sは上部電極E31に沿って延び、一部がチャンネル溝331に沿って這い上がり、一部が半田閉込溝332に沿って這い上がる。チャンネル溝331および半田閉込溝332は、絶縁層341により覆われているため、半田材Sがチャンネル溝331および半田閉込溝332の側壁に付着しても電気的なショートは生じない。一方、半導体積層320は全面にわたり略同じ高さであるため、搭載面2aにおける上部電極E31の全面に対応する位置に半田材Sが配置されている場合には、半田閉込溝332と側面320d,320eとの間において、半田材Sが上部電極E31に直接付着する。半田閉込溝332と側面320d,320eとの間において上部電極E31に付着した半田材Sの一部は、融解時、半田閉込溝332を経由することなく、側面320d,320eに向かって延びる。そして、半田材Sの一部が側面320d,320eに達することがある。側面320d,320eは絶縁層341により覆われていないため、量子カスケード半導体レーザ300では、半田材Sが側面320d,320eを這い上がることによって、側面320d,320eを経路とするリーク電流が発生することがある。これに対し、図6のaに示されるように、量子カスケード半導体レーザ1では、半導体積層20が幅方向に沿って配置された第1領域20a、第2領域20bおよび第3領域20cからなり、第1領域20aおよび第3領域20cの高さは、第2領域20bの高さより小さい。また、第2領域20bに2つのチャンネル溝31が設けられ、第1領域20aおよび第3領域20cの各々には半田閉込溝32が設けられている。そして、チャンネル溝31、半田閉込溝32、チャンネル溝31と半田閉込溝32との間の半導体積層20の表面、および、半田閉込溝32と側面20d,20eとの間の半導体積層20の表面に沿って絶縁層41が設けられている。さらに、絶縁層41上に上部電極E1が設けられている。この量子カスケード半導体レーザ1を搭載部材2の搭載面2aにエピダウン実装する場合、搭載面2aにおける上部電極E1の実装位置に半田材Sが配置される。そして、量子カスケード半導体レーザ1の上部電極E1を搭載面2aに配置された半田材Sに圧着した後、半田材Sを加熱して融解する。このとき、半田材Sは、まず第2領域20b上の上部電極E1に付着する。そして、量子カスケード半導体レーザ1が圧着されることにより、半田材Sはチャンネル溝31の側面、第1領域20aおよび第3領域20c上の上部電極E1に沿って這い上がる。第1領域20aおよび第3領域20c上の上部電極E1に沿って這い上がった半田材Sは、次に第1領域20aおよび第3領域20cに設けられた半田閉込溝32の側面上の上部電極E1に沿って這い上がる。チャンネル溝31および半田閉込溝32は、絶縁層41により覆われているため、半田材Sと半導体積層20との絶縁性は確保されている。このように、第1領域20aおよび第3領域20cの各々に半田閉込溝32が設けられることによって、第2領域20bから第1側面20d又は第2側面20eまでの沿面距離を半田閉込溝32の深さに応じて長くすることができる。また、第2領域20bの高さを第1領域20aの高さおよび第3領域20cの高さより大きくすることによって、エピダウン実装を行う際に、半田材Sはまず第2領域20b上の上部電極E1に付着する。このため、第2領域20b上の上部電極E1に付着した半田材Sが、第2領域20b上の上部電極E1から第1領域20a又は第3領域20c上の上部電極E1に沿って這い上がったとしても、半田材Sは第1領域20a又は第3領域20c上の上部電極E1の途中で止まり第1側面20d又は第2側面20eまで達しない。すなわち、半田材Sは、半田閉込溝32においてブロックされ、半田閉込溝32内で捕捉されるため、半田材Sが第1側面20dおよび第2側面20eまで達することを抑制できる。さらに、第2領域20b上の上部電極E1に付着した半田材Sが、チャンネル溝31に沿って這い上がり、また、第1領域20a又は第3領域20c上の上部電極E1に沿って這い上がったとしても、半田材Sはチャンネル溝31の溝内にも捕捉される。また、チャンネル溝31を備えることにより、第2領域20bから第1側面20d又は第2側面20eまでの沿面距離をさらに長くすることができる。したがって、第2領域20b上の上部電極E1から第1領域20a又は第3領域20c上の上部電極E1に沿って這い上がった半田材Sを、第1領域20a又は第3領域20c上の上部電極E1の途中で効果的に止めることができ、半田材Sが、第1側面20d又は第2側面20eまで達するのを回避することができる。また、チャンネル溝31に半田材Sが補足されることにより、余分な半田をチャンネル溝31に吸収することができるともに、放熱効果をさらに向上することもできる。このように、量子カスケード半導体レーザ1によれば、半田材Sが第1側面20d又は第2側面20eまで達することを抑制でき、第1側面20d又は第2側面20eにおける半田材Sの這い上がりをなくすことができる。したがって、第1側面20dおよび第2側面20eでの半田材Sの這い上がりによる、側面20d、20eを経路とするリーク電流の発生を防止することができる。以上のことから、量子カスケード半導体レーザ1は、第1比較例~第3比較例に比べて、ダイボンド実装時のリーク電流の発生を抑制することができ、実装歩留まりを向上させることが可能となる。また、半田閉込溝32の幅方向に沿った断面形状は矩形状である。このため、搭載部材2の搭載面2a上に量子カスケード半導体レーザ1をエピダウン実装する場合、半田閉込溝32において、這い上がってきた半田材Sに下向きの圧力が加えられる。その結果、半田材Sが押し戻されるため、半田材Sが半田閉込溝32を這い上がって第1側面20d又は第2側面20eまで達することを抑制できる。また、第1領域20aの高さと第2領域20bの高さとの差D12、および、第3領域20cの高さと第2領域20bの高さとの差D32は、ダイボンドに用いる半田材Sの厚さより大きいことが好ましい。差D12および差D32が半田材Sの厚さ以下の場合、第3比較例の量子カスケード半導体レーザ300と同様に、搭載面2aにおける第1領域20aおよび第3領域20cに対応する位置に半田材Sが配置されていると、ダイボンド実装時において半田閉込溝32と側面20d,20eとの間の上部電極E1に半田材Sが直接接触する。そして、半田材Sが側面20d,20eに達して、半田材Sを介して側面20d,20eを経路とするリーク電流が発生し、半田閉込溝32を設けたことによる効果が消失してしまうことがある。一方、差D12および差D32が半田材Sの厚さより大きい場合、ダイボンド実装時において半田閉込溝32と側面20d,20eとの間の上部電極E1に半田材Sは直接接触しない。このため、半田閉込溝32と側面20d,20eとの間の上部電極E1から側面20d,20eへ半田材Sが這い上がることを防止できる。また、チャンネル溝31および半田閉込溝32は、同一のエッチング工程により一括で形成される。さらに、チャンネル溝31および半田閉込溝32に対し、絶縁層41の形成および上部電極E1の形成を、各々同一の工程において一括して行うことができる。したがって、量子カスケード半導体レーザ1は、工程の増加を抑制することができる。このため、生産性の低下および生産コストの増加を抑えつつ、実装歩留まりの改善が可能となる。なお、量子カスケード半導体レーザ1では、10V前後の電圧および数Aオーダーの電流による大電力駆動が行われる。したがって、駆動時に大量の熱が発生して量子カスケード半導体レーザ1の温度が上がり、光出力低下および高温動作の困難化等、レーザ特性が劣化する場合がある。このレーザ特性の劣化を抑制するため、搭載部材2としてCマウントと呼ばれる大電力駆動用のキャリアである吸熱用のヒートシンクに、量子カスケード半導体レーザ1をエピダウン実装することがある。この場合、熱の発生源であるコア層13と搭載部材2との間は数μm程度しか離れていないため、コア層13で生じた熱はすぐ搭載部材2に達し、搭載部材2に効率よく吸収される。したがって、量子カスケード半導体レーザ1の温度上昇を効果的に抑えることができる。ここで、ヒートシンクには熱伝導性の高い材料、例えばCu、CuW、窒化アルミ又はダイヤモンド等が用いられる。第1変形例図8は、量子カスケード半導体レーザ1の第1変形例の構造を概略的に示す図である。図8の量子カスケード半導体レーザ1では、第1領域20aおよび第3領域20cは半導体基板10からなる単層である。なお、図8の量子カスケード半導体レーザ1では、第1領域20aおよび第3領域20cにおいて半導体基板10はエッチングされていないが、さらに半導体基板10を必要なだけエッチングしてもよい。第1領域20aおよび第3領域20cは、半田閉込溝32の形成時および素子分離の劈開時等において、プロセスダメージを被る。第1領域20aおよび第3領域20cは幅方向の長さが短いため、第1領域20aおよび第3領域20cが半導体エピタキシャル層25を有する場合、このプロセスダメージによって半導体エピタキシャル層25全体がダメージを受け、半導体エピタキシャル層25の破損や剥がれ等の問題が生じることがある。特に、高歪の半導体エピタキシャル層25を用いている場合は、半導体エピタキシャル層25に加わる応力により、半導体エピタキシャル層25の破損や剥がれ等の問題が生じやすい。そして、半導体エピタキシャル層25の破損や剥がれ等が生じた場合、外観検査で不良となり、製造歩留まりが低下する。一方、第1変形例によれば、第1領域20aおよび第3領域20cは半導体基板10からなる単層である。このため、半導体エピタキシャル層25の破損や剥がれ等は生じない。したがって、外観不良による歩留まり低下を防止できる。また、第1変形例によれば、第1領域20aおよび第3領域20cは半導体基板10からなるため、半導体エピタキシャル層25を有する場合と比較して、第1領域20aの高さと第2領域20bの高さとの差D12、および、第3領域20cの高さと第2領域20bの高さとの差D32を大きくできる。したがって、ダイボンド実装時に半田閉込溝32と側面20d,20eとの間の上部電極E1に半田材Sが直接付着するのをさらに抑制でき、半田閉込溝32と側面20d,20eとの間の上部電極E1から側面20d,20eに向かって半田材Sが這い上がることを防止できる。さらに、第1領域20aおよび第3領域20cの半導体基板10をエッチングして、差D12および差D32をさらに大きくすることができ、ダイボンド実装時に半田閉込溝32と側面20d,20eとの間の上部電極E1に半田材Sが直接付着するのをさらに抑制できる。第2変形例図9は、量子カスケード半導体レーザ1の第2変形例の構造を概略的に示す図である。図9の量子カスケード半導体レーザ1では、第1領域20aおよび第3領域20cの各々に、複数の半田閉込溝32が設けられている。この複数の半田閉込溝32は、半導体積層20の主面に設けられており、それぞれ長さ方向に沿って延びている。第2変形例によれば、複数の半田閉込溝32により、第2領域20bから第1側面20d又は第2側面20eまでの沿面距離をさらに長くすることができる。このため、半田材Sが第1側面20d又は第2側面20eまで達することをさらに抑制できる。したがって、第2変形例によれば、第1側面20dおよび第2側面20eへの半田材Sの這い上がりによるリーク電流の発生をより確実に防止することができる。したがって、ダイボンド実装時のリーク電流の発生を防止することができ、実装歩留まりを向上させることが可能となる。第3変形例図10は、量子カスケード半導体レーザ1の第3変形例の構造を概略的に示す図である。図10の量子カスケード半導体レーザ1では、半田閉込溝32は、第1領域20aと第2領域20bとの境界および第3領域20cと第2領域20bとの境界に沿って延びている。換言すると、上記実施形態において、第1領域20aと第2領域20bとの境界および第3領域20cと第2領域20bとの境界からの距離Lを0とした場合である。なお、第3変形例では、チャンネル溝31と半田閉込溝32とを別工程により形成する。図1の量子カスケード半導体レーザ1においては、半田閉込溝32は、第1領域20aと第2領域20bとの境界、および第3領域20cと第2領域20bとの境界から所定の距離Lだけ離して形成されるため、第2領域20bの側面と半田閉込溝32の側面との接続界面に屈曲部が生ずる。このような屈曲部では、一般に、均一な膜厚の絶縁膜および良好な膜質の絶縁膜の成膜が困難である。その結果、例えば屈曲部における絶縁層41の膜厚が局所的に顕著に薄くなったり、屈曲部における絶縁層41中にピンホール、亀裂等の欠陥が生じたりして、絶縁層41の絶縁性が悪化することがある。一方、第3変形例においては、距離Lが0であるため、第2領域20bの側面と半田閉込溝32の側面との接続界面に屈曲部は生じない。したがって、屈曲部に起因する上記絶縁性の悪化を回避できる。また、第3変形例では距離Lが0であるため、図1の量子カスケード半導体レーザ1に比べて幅方向における素子のサイズを低減できる。したがって、1ウエハから得られる素子数を増加することができ、生産性が向上する。なお、本発明に係る量子カスケード半導体レーザおよび量子カスケード半導体レーザの製造方法は上記実施形態に記載したものに限定されない。例えば、半田閉込溝32の幅方向に沿った断面形状は、楕円形又はV字としてもよい。また、チャンネル溝31および半田閉込溝32の形状を同じにする必要はなく、異なる形状としてもよい。また、上記実施形態では、第1領域20aおよび第3領域20cの各々が半導体基板10と下部クラッド層11とからなるが、これに限定されない。第1領域20aの高さと第2領域20bの高さとの差D12、および、第3領域20cの高さと第2領域20bの高さとの差D32を所望の大きさにするため、必要に応じてコンタクト層16、上部クラッド層15、上部光閉じ込め層14、コア層13、下部光閉じ込め層12および下部クラッド層11のいずれかの層までをエッチングで除去してもよい。また、各層を完全に除去する必要はなく、必要な差D12および差D32の大きさに応じて、例えばコア層13又は下部クラッド層11等の層の途中でエッチングを終了してもよい。換言すれば、第1領域20aおよび第3領域20cの形成工程において、必要な差D12および差D32の大きさに応じて、エッチングの深さを自由に選択できる。また、上記実施形態では、チャンネル溝31と半田閉込溝32とを一括形成しているが、チャンネル溝31と半田閉込溝32とを、各々別の工程にて作製してもよい。また、メサ部30の側壁と半田閉込溝32とには、異なる絶縁層が設けられてもよい。また、上記実施形態では、隣り合う量子カスケード半導体レーザ1の間に平坦部21が形成された構造を説明したが、素子分離時の劈開位置を高精度に制御できる場合は、平坦部21を有しない構造としてもよい。また、上記実施形態では、電流狭窄構造にダブルチャンネル構造を用いた量子カスケード半導体レーザ1を例示したが、電流狭窄構造はこれには限定されない。例えば、図11に示されるように、電流狭窄構造に埋め込みヘテロストラクチャー構造を用いた量子カスケード半導体レーザ1Aとしてもよい。この埋め込みヘテロストラクチャー構造は、ダブルチャンネル構造と同様に、コア層13を含む半導体積層20をメサ状にエッチングし、その両側を高抵抗半導体層35で埋め込んで電流狭窄した構造である。また、コア層はエッチングせず、その上に積層されたコンタクト層、上部クラッド層等の半導体層をリッジ状にエッチングし、さらにその側面を絶縁膜でカバーすることで電流狭窄した、リッジ型構造等、他の任意の電流狭窄構造を用いることができる。"