"複数の素子領域が互いに第1方向に離間し当該第1方向に交差する第2方向に沿って形成された半導体基板と、前記半導体基板の素子領域上にゲート絶縁膜を介して前記第2方向に並設された複数の選択ゲート電極と、前記半導体基板の素子領域上にゲート絶縁膜を介して形成されると共に前記第2方向に互いに第1間隔を存して並設された複数のメモリセルゲート電極と、前記複数の選択ゲート電極間に形成されると共に、前記選択ゲート電極に近接した側の側面と当該選択ゲート電極との第2間隔が前記第1間隔より広い層間絶縁膜と、前記複数のメモリセルゲート電極間に空隙を備えるよう当該空隙の上部を被覆すると共に、前記複数の選択ゲート電極間においては当該選択ゲート電極の側面および前記層間絶縁膜の側面に沿って形成され、その上部に窪部を備えて形成されたエアギャップ形成膜と、前記複数のメモリセルゲート電極上のエアギャップ形成膜上に渡って形成されると共に前記複数の選択ゲート電極間では前記エアギャップ形成膜の窪部の内側に埋込まれたリフィル膜と、前記半導体基板の複数の素子領域にそれぞれ接触するように前記層間絶縁膜に形成された複数のコンタクトとを備えたことを特徴とする半導体記憶装置。前記メモリセルゲート電極および前記選択ゲート電極のそれぞれの側壁に沿って形成された保護膜をさらに備えたことを特徴とする請求項1記載の半導体記憶装置。前記メモリセルゲート電極と前記選択ゲート電極との間に形成されたゲート電極間絶縁膜を備え、前記ゲート電極間絶縁膜には空隙が形成されていることを特徴とする請求項1または2記載の半導体記憶装置。半導体基板上にゲート絶縁膜、第1ゲート電極膜、ゲート間絶縁膜、第2ゲート電極膜を順次形成し、前記第2ゲート電極膜、ゲート間絶縁膜、第1ゲート電極膜を異方性エッチングし、メモリセルゲート電極の積層ゲート電極を複数互いに第1間隔で形成すると共に選択ゲート電極の積層ゲート電極を複数形成し、前記複数のメモリセルゲート電極の積層ゲート電極間、前記メモリセルゲート電極および選択ゲート電極間、および、前記複数の選択ゲート電極の積層ゲート電極間に犠牲膜を形成し、前記複数の選択ゲート電極間の犠牲膜を異方性エッチングし、前記複数のメモリセルゲート電極間の犠牲膜、並びに、前記メモリセルゲート電極および選択ゲート電極間の犠牲膜を残留させながら当該複数の選択ゲート電極間の中間領域に凹部を形成し、前記複数の選択ゲート電極間の中間領域の凹部内に層間絶縁膜を形成し、前記層間絶縁膜の上面を前記選択ゲート電極の第2ゲート電極膜の上面より下方で前記ゲート間絶縁膜の上面より上方に位置するようエッチングすると共に、前記層間絶縁膜の側面および選択ゲート電極間の間隔を前記複数のメモリセルゲート電極間の間隔より広くするようにエッチングし、前記複数のメモリセルゲート電極間、前記メモリセルゲート電極および選択ゲート電極間、並びに、前記層間絶縁膜および選択ゲート電極間における前記犠牲膜を除去し、前記複数のメモリセルゲート電極間に空隙を備えるよう当該空隙の上部を被覆すると共に、前記選択ゲート電極の側面および前記層間絶縁膜の側面に沿ってその上部に窪部を備えたエアギャップ形成膜を形成し、前記エアギャップ形成膜の成膜条件よりも埋込性の良い成膜条件を用いて前記エアギャップ形成膜の窪部の内側にリフィル膜を形成し、前記層間絶縁膜に対し前記半導体基板にそれぞれ達する複数のコンタクトホールを形成し、それぞれのコンタクトホール内にコンタクトを形成することを特徴とする半導体記憶装置の製造方法。前記層間絶縁膜としてNSG膜を用い、前記犠牲膜として窒化膜を用い、当該犠牲膜を除去するときにはウェットエッチングすることを特徴とする請求項4記載の半導体記憶装置の製造方法。隣接するメモリセルゲート電極間に空隙を形成することで結合容量を抑制しながら、コンタクト同士の短絡を抑制する半導体記憶装置および半導体記憶装置の製造方法を提供する。一実施形態に係る半導体記憶装置は、複数の素子領域が互いに第1方向に離間し当該第1方向に交差する第2方向に沿って形成された半導体基板と、前記半導体基板の素子領域上にゲート絶縁膜を介して前記第2方向に並設された複数の選択ゲート電極と、前記半導体基板の素子領域上にゲート絶縁膜を介して形成されると共に前記第2方向に互いに第1間隔を存して並設された複数のメモリセルゲート電極と、前記複数の選択ゲート電極間に形成されると共に、前記選択ゲート電極に近接した側の側面と当該選択ゲート電極との第2間隔が前記第1間隔より広い層間絶縁膜と、前記複数のメモリセルゲート電極間に空隙を備えるよう当該空隙の上部を被覆すると共に、前記複数の選択ゲート電極間においては当該選択ゲート電極の側面および前記層間絶縁膜の側面に沿って形成され、その上部に窪部を備えて形成されたエアギャップ形成膜と、前記複数のメモリセルゲート電極上のエアギャップ形成膜上に渡って形成されると共に前記複数の選択ゲート電極間では前記エアギャップ形成膜の窪部の内側に埋込まれたリフィル膜と、前記半導体基板の複数の素子領域にそれぞれ接触するように前記層間絶縁膜に形成された複数のコンタクトとを備える。一実施形態に係る半導体記憶装置の製造方法は、半導体基板上にゲート絶縁膜、第1ゲート電極膜、ゲート間絶縁膜、第2ゲート電極膜を順次形成し、前記第2ゲート電極膜、ゲート間絶縁膜、第1ゲート電極膜を異方性エッチングし、メモリセルゲート電極の積層ゲート電極を複数互いに第1間隔で形成すると共に選択ゲート電極の積層ゲート電極を複数形成し、前記複数のメモリセルゲート電極の積層ゲート電極間、前記メモリセルゲート電極および選択ゲート電極間、および、前記複数の選択ゲート電極の積層ゲート電極間に犠牲膜を形成し、前記複数の選択ゲート電極間の犠牲膜を異方性エッチングし、前記複数のメモリセルゲート電極間の犠牲膜、並びに、前記メモリセルゲート電極および選択ゲート電極間の犠牲膜を残留させながら当該複数の選択ゲート電極間の中間領域に凹部を形成し、前記複数の選択ゲート電極間の中間領域の凹部内に層間絶縁膜を形成し、前記層間絶縁膜の上面を前記選択ゲート電極の第2ゲート電極膜の上面より下方で前記ゲート間絶縁膜の上面より上方に位置するようエッチングすると共に、前記層間絶縁膜の側面および選択ゲート電極間の間隔を前記複数のメモリセルゲート電極間の間隔より広くするようにエッチングし、前記複数のメモリセルゲート電極間、前記メモリセルゲート電極および選択ゲート電極間、並びに、前記層間絶縁膜および選択ゲート電極間における前記犠牲膜を除去し、前記複数のメモリセルゲート電極間に空隙を備えるよう当該空隙の上部を被覆すると共に、前記選択ゲート電極の側面および前記層間絶縁膜の側面に沿ってその上部に窪部を備えたエアギャップ形成膜を形成し、前記エアギャップ形成膜の成膜条件よりも埋込性の良い成膜条件を用いて前記エアギャップ形成膜の窪部の内側にリフィル膜を形成し、前記層間絶縁膜に対し前記半導体基板にそれぞれ達する複数のコンタクトホールを形成し、それぞれのコンタクトホール内にコンタクトを形成する。以下、半導体記憶装置をNAND型のフラッシュメモリ装置に適用した場合の一実施形態について図1ないし図14を参照して説明する。尚、各実施形態において、実質的に同一の構成部位には同一の符号を付し、説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。まず、本実施形態のNAND型のフラッシュメモリ装置の構造について説明する。図1は、NAND型のフラッシュメモリ装置1のメモリセル領域に形成されるメモリセルアレイの一部の等価回路図を示している。NAND型フラッシュメモリ装置1は、そのメモリセルアレイ内に、2個の選択ゲートトランジスタTrs1、Trs2と、当該選択ゲートトランジスタTrs1、Trs2間に直列接続された複数個例えば64個のメモリセルトランジスタTrmとを有するNANDセルユニットSUが行列状に形成されている。NANDセルユニットSU内において、複数個のメモリセルトランジスタTrmは隣接するもの同士でソース/ドレイン領域を共用している。図1中のX方向ワード線方向に配列されたメモリセルトランジスタTrmは、ワード線WLにより共通接続されている。また、図1中のX方向に配列された選択ゲートトランジスタTrs1は選択ゲート線SGL1で共通接続され、選択ゲートトランジスタTrs2は選択ゲート線SGL2で共通接続されている。選択ゲートトランジスタTrs1のドレイン領域にはビット線コンタクトCB図2のCBa、CBbに対応が接続されている。このビット線コンタクトCBは、図1中X方向に直交するY方向ビット線方向に延びるビット線BLに接続されている。また、選択ゲートトランジスタTrs2はソース領域を介して図1中X方向に延びるソース線SLに接続されている。図2は、メモリセル領域の一部のレイアウトパターンを平面図により示している。この図2に示すように、半導体基板としてのシリコン基板1には、STIshallowtrenchisolation構造の素子分離領域Sbが図2中Y方向に沿って延伸して形成される。これらの素子分離領域Sbは、図2中、X方向に所定間隔で複数形成されている。これにより、素子領域Saが図2中のY方向に沿って延伸形成されることになり、複数の素子領域SaがX方向に分離して形成されている。ワード線WLは、素子領域Saと直交して交差する方向図2中X方向に沿って延伸形成される。ワード線WLは、図2中Y方向に所定間隔で複数本形成されている。ワード線WLと交差する素子領域Sa上方には、メモリセルトランジスタTrmのメモリセルゲート電極MG図3参照が形成されている。図1に示すように、Y方向に隣接した複数のメモリセルトランジスタTrmはNAND列メモリセルストリングの一部となる。選択ゲートトランジスタTrs1、Trs2は、NAND列の端部メモリセルのY方向両外側に隣接してそれぞれ設けられる。選択ゲートトランジスタTrs1はX方向に複数設けられており、複数の選択ゲートトランジスタTrs1の選択ゲート電極SGD図2および図3参照は選択ゲート線SGL1により電気的に接続されている。なお選択ゲート線SGL1と交差する素子領域Sa上に、メモリセルトランジスタTrs1の選択ゲート電極SGDが構成されている。また、図1に示すように、選択ゲートトランジスタTrs2はX方向に複数設けられており、複数の選択ゲートトランジスタTrs2の選択ゲート電極図2および図3には図示せずは選択ゲート線SGL2によって電気的に接続されている。なお選択ゲート線SGL2と交差する素子領域Sa上にも選択ゲート電極図示せずが構成されている。図1に示すように、Y方向に隣接するNANDセルユニットSU-SUの選択ゲートトランジスタTrs1-Trs1間にはビット線コンタクト領域C図1~図3参照が設けられている。このビット線コンタクト領域Cにはビット線コンタクトCBa、CBbが複数形成されている。複数のビット線コンタクトCBa、CBbは複数の素子領域Sa上にそれぞれ形成されている。ビット線コンタクトCBは隣接する選択ゲートトランジスタTrs1-Trs1間の素子領域Sa上に1つずつ形成されている。図2に示すように、X方向の奇数本目の第1素子領域Sa1Sa上に形成されたビット線コンタクトCBaは、そのY方向位置がブロックBkのセルユニットSUの選択ゲート線SGL1選択ゲート電極SGD側に近接して配置されている。また、X方向の偶数本目の第2素子領域Sa2Sa上の形成されたビット線コンタクトCBbは、そのY方向位置がブロックBk1のセルユニットSUの選択ゲート線SGL1選択ゲート電極SGD側に近接して配置されている。したがって、ビット線コンタクトCBa、CBbは、隣接する2本の素子領域Sa上においてY方向に位置ずれして配置されており、これにより所謂千鳥配置の態様とされている。これにより、ビット線コンタクトCBa-CBb間の間隔の長距離化が図られている。図示しないが、一対の選択ゲート線SGL2-SGL2間の素子領域Sa上にはソース線コンタクトがそれぞれ形成されている。図3は、図2のA-A線に沿う断面構造を模式的に示している。図3には、一対の選択ゲートトランジスタTrs1,Trs1、当該選択ゲートトランジスタTrs1-Trs1間のビット線コンタクトCBbのY方向周辺断面構造を模式的に示している。なお、ビット線コンタクトCBaのY方向周辺断面構造もほぼ同様の構造となっている。この図3に示すように、半導体基板例えばp型のシリコン基板2上にはゲート絶縁膜3が形成されている。ゲート絶縁膜3は例えばシリコン酸化膜を用いて形成され、メモリセルトランジスタTrm、選択ゲートトランジスタTrs1の形成領域における半導体基板2の上面上に形成されている。なお、このゲート絶縁膜3はビット線コンタクトCBa,CBbの脇周辺の中央領域C1では半導体基板2上に形成されていない。メモリセルトランジスタTrmは、当該ゲート絶縁膜3上に形成されたメモリセルゲート電極MGとソース/ドレイン領域2aとを含む。メモリセルゲート電極MGは、ゲート絶縁膜3上に、不純物がドープされたポリシリコン層第1ゲート電極膜4を用いた浮遊ゲート電極FG、ゲート間絶縁膜5、制御ゲート電極CGが順に積層されている。ソース/ドレイン領域2aは積層ゲート電極MGの脇のシリコン基板2の表層に形成されている。ゲート間絶縁膜5は、浮遊ゲート電極FGと制御ゲート電極CGとの間に位置した絶縁膜であり、インターポリ絶縁膜、導電層間絶縁膜、電極間絶縁膜と考慮しても良い。このゲート間絶縁膜5としては、例えば酸化膜/窒化膜/酸化膜の積層構造膜所謂ONO膜を用いることができるが、当該膜の成膜前後に窒化膜を成膜した所謂NONON膜を用いても良い。制御ゲート電極CGは、不純物がドープされたポリシリコン層以下、シリコン層:第2ゲート電極膜6と、このポリシリコン層6上に形成されたシリサイド層7とを含む。シリサイド層7はポリシリコン層6の上部を低抵抗化金属によりシリサイド化して形成できる。ここで低抵抗化金属は、ニッケルNi、チタンTi、コバルトCo、白金Pt、パラジウムPd、タンタルTa、モリブデンMoなどの遷移金属を適用できる。図3に示すように、メモリセルトランジスタTrmはY方向に複数隣接して形成されている。メモリセルトランジスタTrmに隣接して選択ゲートトランジスタTrs1が形成されている。この選択ゲートトランジスタTrs1の選択ゲート電極SGDは、メモリセルトランジスタTrmのメモリセルゲート電極MGとほぼ同様の構造であり、ポリシリコン層4、ゲート間絶縁膜5、ポリシリコン層6、シリサイド層7が積層されているが、ゲート間絶縁膜5のほぼ中央に位置して貫通孔が形成されている。ポリシリコン層4および6間を構造的に接触させることでゲート間絶縁膜5としての構成を無効化している。なお、断面構造の図示を省略しているが、選択ゲートトランジスタTrs2の選択ゲート電極も選択ゲート電極SGDと同様の構造となっている。さて、メモリセルトランジスタTrmのメモリセルゲート電極MGと選択ゲートトランジスタTrs1の選択ゲート電極SGDとはY方向に並設されている。メモリセルゲート電極MG-MG間には、当該メモリセルゲート電極MGの側壁に沿って酸化膜8が形成されている。この酸化膜8は、その上端が例えばシリサイド層7の縦方向中央付近に位置し、当該部分から下方向にポリシリコン層6、ゲート間絶縁膜5、ポリシリコン層4の側壁に沿って形成されると共に、メモリセルゲート電極MG-MG間のゲート絶縁膜3または半導体基板2の上面上に沿って形成されている。ゲート電極MG-SGD間にもまた、酸化膜8が当該ゲート電極MGおよびSGDの側壁に沿って形成されている。この酸化膜8は、その上端が例えばシリサイド層7の縦方向中央付近に位置し、当該部分から下方向にポリシリコン層6、ゲート間絶縁膜5、ポリシリコン層4の側壁に沿って形成されると共に、メモリセルゲート電極MG-MG間のゲート絶縁膜3または半導体基板2の上面上に沿って形成されている。選択ゲート電極SGD-SGD間のビット線コンタクト領域C内においては、酸化膜8は、選択ゲート電極SGDの側壁に沿って形成されると共にビット線コンタクト領域CのY方向中央領域C1側に向けて形成されている。すなわち、この酸化膜8は、ビット線コンタクト領域CのY方向中央領域C1図3参照を除いてゲート絶縁膜3または半導体基板2の上面上に沿って形成されている。これらの酸化膜8は、選択ゲート電極SGD、メモリセルゲート電極MGの側壁を保護する保護膜として形成される。ビット線コンタクト領域Cの中央領域C1には、半導体基板2の上面上に沿って酸化膜9が形成されている。なお図3において、この中央領域C1の酸化膜9は、そのY方向端部において半導体基板2の上面より上方に向かうと共に、ビット線コンタクト領域CのY方向両脇の選択ゲート電極SGD側に向けて傾斜または湾曲して形成されているがこの延設部は除去されていても良い。この酸化膜9の上面上にはコンタクトストッパ膜として窒化膜10が形成されている。この窒化膜10は半導体基板2の上面に沿って酸化膜9の上面上に形成されている。なお図3において、この中央領域C1の窒化膜10も同様に半導体基板2の上面より上方に向かうと共に、ビット線コンタクト領域CのY方向両脇の選択ゲート電極SGD側に向けて傾斜または湾曲して形成されているがこの延設部は除去されていても良い。この窒化膜10の上面上にはNSG膜11が層間絶縁膜として形成されている。このNSG膜11は、ビット線コンタクト領域C内の中央領域C1のY方向ほぼ全領域に渡り形成されている。NSG膜11は、その上面が選択ゲート電極SGDのゲート間絶縁膜5の上面より上方で且つシリサイド層7の上面より下方に位置して形成され、その上面はシリサイド層7の中腹より下方に位置して形成されている。なお図3において、酸化膜9および窒化膜10は共に、Y方向両端に位置して上側方に延伸する延設部を備えるため、NSG膜11は当該延設部の領域Cの内側に埋込まれた図を示している。このNSG膜11は、半導体基板2の上面から上方に向けて横断面積が拡大するように形成されている。NSG膜11は、そのY方向両側面が半導体基板2の上面から上方に向けてビット線コンタクト領域Cの両脇の選択ゲート電極SGD、SGD側にそれぞれ向かう傾斜面または中央領域C1側の上側方に凸湾曲面を備えた逆テーパ面に形成される。このとき、メモリセルゲート電極MG-MGの側壁間の間隔をD1とすると、NSG膜11の側面特に上側端部と選択ゲート電極SGDの側面との間隔D2は間隔D1よりも広く形成されている。酸化膜12が、選択ゲート電極SGDおよびメモリセルゲート電極MG上に渡って形成されている。この酸化膜12は、ゲート電極MGおよびSGDの各シリサイド層7の上面に沿って形成されると共に、当該シリサイド層7の上側壁面上側面にも形成される。したがって、この酸化膜12は、各ゲート電極MGおよびSGDの酸化膜8の上端シリサイド層7の中央より下方位置より上方のシリサイド層7の露出領域を被覆するように形成される。メモリセルゲート電極MG-MG間において、酸化膜12はメモリセルゲート電極MGのシリサイド層7の上側壁面上側面に沿って形成されており、メモリセルゲート電極MG-MG間には空隙エアギャップAGが設けられる。この空隙AGはメモリセルゲート電極MG-MG間の結合容量を低減するために設けられる。ゲート電極MG-SGD間において、酸化膜12は各ゲート電極MGおよびSGDのシリサイド層7の上側壁面上側面に沿って形成されると共に酸化膜8を被覆するように当該酸化膜8の側面上に沿って形成されている。選択ゲート電極SGDとNSG膜11との間においては、酸化膜12は選択ゲート電極SGDの上側壁面上側面、酸化膜8の側面上、NSG膜11の側面特に上側面に沿って形成されている。これにより、選択ゲート電極SGDとNSG膜11との間の酸化膜12には窪部Rが形成されている。この窪部Rは選択ゲート電極SGDの上部脇に離間して設けられる。また、ボイド空隙Vが選択ゲート電極SGDの下側脇に離間して形成されており当該ボイドVは酸化膜12にその上部が覆われている。酸化膜埋込膜13は酸化膜12上に渡って形成されている。この酸化膜13は、ゲート電極MG-SGD間において酸化膜12の内側に埋込まれている。ゲート電極MG-SGD間において、酸化膜8、12、13はゲート電極間絶縁膜として機能する。また、選択ゲート電極SGDおよびNSG膜11間においては、酸化膜12の窪部Rに埋込まれている。窒化膜14が酸化膜13上に形成されている。この窒化膜14はビット線コンタクトCBCBa、CBbを形成する際に行われる異方性エッチングRIE法のストッパ膜、および、後工程の膜製膜時の不要物例えば炭素、水素をバリアするバリア絶縁膜として機能する。酸化膜15が窒化膜14上に形成されている。この酸化膜15は、例えばTEOSTetraEthylOrthoSilicateを用いたシリコン酸化膜によって形成される。ビット線コンタクト領域Cの中央領域C1には半導体基板2の表層に高濃度の不純物拡散領域2bが形成されている。ビット線コンタクトCBa、CBbが、この不純物拡散領域2b上に接触するように、酸化膜15、窒化膜14、酸化膜13、12、NSG膜11、窒化膜10、酸化膜9を貫通して形成されている。これらのビット線コンタクトCBa、CBbは、例えばタングステンWをバリアメタルによって被覆したコンタクトとして形成される。図3に示す断面では、ビット線コンタクトCBbを示しているが、このビット線コンタクトCBbは、図3の左側の選択ゲート電極SGD側に近接して形成されており、酸化膜12の窪部Rから中央領域C1側に位置している。図3には図示せず図2に示しているが、ビット線コンタクトCBaは、図3の右側の選択ゲート電極SGD側に近接して形成されており、これもまた酸化膜12の窪部Rから中央領域C1側に位置している。なお、ビット線コンタクト領域C内の特に素子領域Sa上においては、各絶縁膜8、9、10、11、12は、図3の掲載面の垂直方向図2のX方向に沿ってそのY方向断面がほぼ同一構造をなしている。したがって、図2に示すように、酸化膜12の窪部RはX方向に沿って連続形成されることになり、この窪部Rは酸化膜13によってほぼ埋込まれている。本実施形態では、酸化膜12の窪部Rが酸化膜13によってほぼ埋め込まれるため、窪部Rに空隙を生じる虞を極力抑制でき、ビット線コンタクトCBa、CBbを構成するコンタクト材料が当該空隙に形成されることが抑制され、複数のビット線コンタクトCBb間、複数のビット線コンタクトCBa間で短絡する可能性は低い。また、コンタクト材が窪部Rに形成される事が抑制されれば、選択ゲート電極SGDとビット線コンタクトCBa、CBbとの間の耐圧を向上できる。酸化膜8が、メモリセルゲート電極MGおよび選択ゲート電極SGDのそれぞれの側壁に沿って形成されているため、当該ゲート電極MGおよびSGDの側壁面を保護できる。酸化膜13はゲート電極SGD-MGの側面間においては、空隙が形成されていても空隙が形成されていなくても良い。上記構成の製造方法の一例について図4以降の図面を参照しながら説明する。なお、本実施形態の説明では特徴部分を中心に説明するが、一般的な工程であれば各工程間に他の工程を追加しても良いし、必要なければ工程を削除しても良い。また、各工程は実用的に可能であれば、必要に応じて入れ替えても良い。なお、図3に示したように、Y方向断面構造はビット線コンタクト領域Cを中心としてほぼ線対称構造となっているため、図4以降の図面図4~図13ではY方向一方のセルユニットSU側の一部断面構造を示し、他方のセルユニットSU側の断面構造について省略している。図4に示すように、半導体基板2上にゲート絶縁膜3を形成する。本実施形態では、半導体基板2にp型のシリコン基板を用いているため、シリコン基板の上面を熱酸化処理することでシリコン酸化膜を形成する。次に、浮遊ゲート電極FG用の材料となるポリシリコン層4第1ゲート電極膜について減圧CVD化学気相成長法により成膜する。このとき不純物としてはn型の不純物であるリンPが用いられる。その後、図示しないが、ポリシリコン層4および半導体基板2の上部をフォトリソグラフィ技術およびエッチング技術により図4の掲載面に対して垂直方向X方向に分断し、当該分断領域内に素子分離絶縁膜図示せずを埋込むことで素子領域Saを複数に分断し素子分離領域Sbを形成する。次に、ポリシリコン層4上にLP-CVD法によりONO膜などを形成することでゲート間絶縁膜5を形成する。なお、ONO膜の成膜前後にラジカル窒化処理することでNONON膜としても良いし、酸化アルミニウムアルミナを含む膜を中間の窒化膜の代わりに形成しても良い。次に、ゲート間絶縁膜5上にCVD法によりポリシリコン層6を第2ゲート電極膜として形成する。次に、ポリシリコン層6上にCVD法により窒化膜16をキャップ膜として形成する。次に、この窒化膜16上にドライエッチング加工のハードマスクとなる酸化膜図示せずを成膜した後、フォトレジスト図示せずを塗布し、当該フォトレジストをフォトリソグラフィ技術によりパターニングする。そして、これらのパターンをマスクとしてハードマスクをパターニングした後、当該ハードマスクをマスクとして窒化膜16を異方性エッチング例えばRIEする。次いで、ポリシリコン層6、ゲート間絶縁膜5、ポリシリコン層4を異方性エッチングすることで、ゲート電極MG、SGDの基層部分積層ゲート電極を分断処理する。なお、この製造段階においてゲート絶縁膜3を同時に除去処理しても良い。すると、図4に示すように、隣接するゲート電極MG-MGの積層ゲート電極間の間隔がほぼD1に形成され、隣接する選択ゲート電極SGD-SGDの積層ゲート電極間の間隔がほぼD3>D2>D1に形成される。また、隣接するゲート電極SGD-MGの積層ゲート電極間の間隔がD4D1≦D4に形成される。次に、ALDAtomicLayerDeposition法により酸化膜8を形成する。この酸化膜8は、ゲート絶縁膜3または半導体基板2の上面上、ポリシリコン層4の側面上、ゲート間絶縁膜5の側面上、ポリシリコン層6の側面上、窒化膜16の上面上および側面上に沿って形成される。次に、各ゲート電極MG、SGDの基層部分積層ゲート電極をマスクとして半導体基板2の表層に既存のイオン注入法により不純物n型の場合例えばリンを自己整合的にイオン注入する。その後には、不純物の活性化に必要な熱処理を施すことにより拡散層をソース/ドレイン領域2aとして形成する。これにより、図4に示すような構造が得られる。なお、このときメモリセル領域における拡散層のみ示しているが、実際の不揮発性半導体記憶装置にはメモリセルを駆動するための周辺回路が設けられており、当該周辺回路の動作に必要なトランジスタの拡散層を形成する工程も本工程と同時に行われる。次に、図5に示すように、ゲート電極MG-SGDの積層ゲート電極間、ゲート電極MG-MGの積層ゲート電極間内にALD法により窒化膜17を犠牲膜として形成する。前述の酸化膜8および窒化膜17はALD法により形成することが好適であるが、LP-CVD法またはプラズマCVD法によって形成しても良い。次に、図6に示すように、窒化膜17を酸化膜8の上面もしくは窒化膜16の上面が露出するまでRIE法により異方性エッチングし、ビット線コンタクト領域Cの中央領域C1に凹部を形成し半導体基板2の表面を露出させる。このとき、選択ゲート電極SGD-SGDの積層ゲート電極間の間隔D3が、ゲート電極SGD-MGの積層ゲート電極間の間隔D4や、ゲート電極MG-MGの積層ゲート電極間の間隔D1よりも広く形成されているため、窒化膜17および酸化膜8は、その積層構造が各ゲート電極SGD,SGDの積層ゲート電極の中央領域C1側の側壁に沿って残留する。窒化膜17の側面は、中央領域C1から両脇のゲート電極SGD、SGDの積層ゲート電極側に傾斜した傾斜面または中央領域C1側の上側方に湾曲した凸湾曲面に形成されることになる。次に、選択ゲート電極SGD-SGDの積層ゲート電極間の窒化膜17の内側に不純物n型の場合、例えばリンを高濃度イオン注入する。その後には、不純物の活性化に必要な熱処理を施すことによりコンタクト用の高濃度不純物導入領域となる不純物拡散領域2bを形成する。次に、図7に示すように、窒化膜17の側面上湾曲面上および上面上、酸化膜8の上面上前記工程で窒化膜16の上面が露出する場合は窒化膜16の上面上、半導体基板2の上面上に沿ってCVD法により酸化膜9をライナー膜として形成する。次に、酸化膜9上にCVD法により窒化膜10をコンタクトストッパ膜として形成する。その後、窒化膜10の上にNSG膜11を層間絶縁膜として成膜する。なお、層間絶縁膜は、犠牲膜となる窒化膜17窒化膜10との間で高選択でウェットエッチング可能な材質膜で形成することが望ましく、NSG膜11などの酸化膜により形成すると良い。次に、CMP処理を行いNSG膜11の上面を平坦化する。このとき、窒化膜10がCMP処理のストッパとしての役割を果たすことになる。次に、図8に示すように、RIE法により窒化膜16をエッチバックし、窒化膜16をポリシリコン層6上から除去しポリシリコン層6の上面上を露出させる。このとき同時に窒化膜17、10、酸化膜9の上部も除去される。また、RIE法によりエッチバックすることでNSG膜11の上面位置をポリシリコン層6の中腹より下方で且つゲート間絶縁膜5の上方位置まで後退させる。すると、NSG膜11の側面上側端部と選択ゲート電極SGDの積層ゲート電極との間の間隔が間隔D2に拡大する。ここで、間隔D2がメモリセルゲート電極MG-MG間の間隔D1よりも広くなる。この時点において、NSG膜11は、その上面がその脇の選択ゲート電極SGDの積層ゲート電極ポリシリコン層6の上面より高さH1だけ下方に位置して形成される。次に、図9に示すように、窒化膜17、10を酸化膜に対して高選択性のある条件でウェットエッチングする。すると、メモリセルゲート電極MG-MGの積層ゲート電極間、ゲート電極MG-SGDの積層ゲート電極間、選択ゲート電極SGD-SGDの積層ゲート電極間の窒化膜17をほぼ全て除去できる。また、ウェット処理するため、NSG膜11の側面に付着した窒化膜10も同時に除去される。次に、図10に示すように、前記した遷移金属をスパッタによりポリシリコン層6の上面および上側面に沿って形成し、RTARapidThermalAnnealの熱処理を行うことでポリシリコン層6の上部または全てをシリサイド化しシリサイド層7を形成する。この後、未反応のまま残留した金属を硫酸過水硫酸過酸化水素水処理によって除去する。その後、更にRTA技術を用いて熱処理を行うことでシリサイド層7の安定化を行う。次に、図11に示すように、プラズマCVD法により比較的埋込性の悪い条件を用いてメモリセルゲート電極MG-MG間に空隙AGを設けるようにエアギャップ形成膜として酸化膜12を形成する。この酸化膜12は、メモリセルゲート電極MG-MG間の空隙AGの上部を被覆するように、各ゲート電極MGおよびSGDの上面上に沿って形成される。また、同時に、ゲート電極MG-SGD間においては、各ゲート電極MG、SGDの上側面上側壁面、酸化膜8の側面に沿って酸化膜12を形成することで、ゲート電極MG-SGD間の間隔D4を間隔D5<D4に縮小させる。また、同時に、ゲート電極SGD-SGD間においては、各ゲート電極SGDの上側面上側壁面、酸化膜8の中央領域C1側の内側面、酸化膜9の外側面および上面、窒化膜10の上面、NSG膜11の外側面、NSG膜11の上面に沿って酸化膜12を形成することで、ゲート電極SGDとNSG膜11の側面上側端部との間の開口部を間隔D6<間隔D2に縮小させる。これにより、酸化膜12には、選択ゲート電極SGDの上側脇に窪部Rが形成される。次に、図12に示すように、酸化膜12の上にリフィル補充膜として酸化膜13を再度形成する。この酸化膜13はALD法もしくは室温から数百度程度の温度条件を用いたLP-CVD法によって形成する。すると、酸化膜13の成膜条件は前述の酸化膜12の成膜条件より埋込性がよい条件となる。このとき、選択ゲート電極SGD-MG間においては、酸化膜13が酸化膜12の内側の間隔D5内に埋込まれる。図示の例では、酸化膜13が酸化膜12の内側に完全に埋め込まれた例を示しているが、その内側に空隙が生じていても良い。また、選択ゲート電極SGD-SGD間においては、酸化膜13が選択ゲート電極SGDとNSG膜11の側面上側壁部との間の間隔D6内に入り込み、酸化膜12の窪部R内に埋め込まれる。図示の例では、酸化膜13が選択ゲート電極SGDの下部脇まで届かずボイドVが選択ゲート電極SGDの下部脇に生じると共に、酸化膜13が窪部Rに完全に埋め込まれた例を示しているが、後のコンタクト形成に影響を生じない程度であればこれらの位置に小さな空隙を生じていても良い。次に、図13に示すように、酸化膜13の上にCMPストッパ膜としてLP-CVD法により窒化膜14を形成する。次に、窒化膜14の上にLP-CVD法により酸化膜15を上層絶縁膜として形成する。窒化膜14の上面をストッパとしてCMP法により酸化膜15を平坦化した後酸化膜15a参照、再度酸化膜15を上層絶縁膜として積層する。なお、窒化膜14をストッパとして適用せずその上方で平坦化処理をストップしても良い。次に、図14に示すように、レジスト図示せずを塗布し、通常のリソグラフィ技術により、ビット線コンタクト領域Cにコンタクトホールを形成するためのレジストパターンを形成し、当該パターンをマスクとして異方性エッチングRIEにより半導体基板2の上面まで貫通するコンタクトホールを形成する。このとき、図2に示すように、ビット線コンタクト領域C内のビット線コンタクトCBa,CBb用の全てのコンタクトホールを複数の素子領域Saに達するように同時に形成する。そして次に、図3に示すように、コンタクトホール内にバリアメタル図示せずを形成し、その内側にビット線コンタクトCBa、CBbのコンタクト材タングステンをCVD法により埋込む。このとき、図2に示すように、ビット線コンタクトCBa、CBbの全てのコンタクトを同時に埋込む。このとき、ビット線コンタクトCBa、CBbの形成材料を埋込む前に予め窪部Rに酸化膜13を埋め込んでいるため、X方向に隣接するビット線コンタクトCBa-CBa間、CBb-CBb間は電気的に短絡しにくい。その後、ビット線コンタクトCBa、CBb上に多層配線構造を構成する。その後の製造工程は発明の特徴部分に特に関係しないため説明を省略する。これにより、NAND型のフラッシュメモリ装置1を形成できる。本実施形態によれば、酸化膜13が酸化膜12の窪部Rを埋込んでいるため、空隙がビット線コンタクトCBa、CBbと選択ゲート電極SGDとの間に生じる虞を極力抑制できる。したがって、当該空隙にビット線コンタクトCBa、CBbの形成材料が埋め込まれることがほとんどなくなり、ビット線コンタクトCBa-CBa間、CBb-CBb間の短絡不具合を抑制できる。これによりメモリの歩留まりを信頼性を向上できる。酸化膜8が、メモリセルゲート電極MGおよび選択ゲート電極SGDのそれぞれの側壁に沿って形成されているため、ゲート電極MGおよびSGDを保護できる。酸化膜8が選択ゲート電極SGDの積層ゲート電極の側壁に沿って形成され、ゲート電極SGDとNSG膜11との間の開口幅≒間隔D6が狭くなったとしても、酸化膜12および13がこの間隔に埋込まれるため、窪部Rに空隙が生じる虞が極力抑制され、ビット線コンタクトCBa-CBa間、CBb-CBb間の短絡不具合を抑制できる。ゲート電極MG-SGD間の酸化膜13には空隙が形成されていても良いし、空隙が形成されていなくても良い。第1素子領域Sa1に形成されたビット線コンタクトCBaは、一方のブロックBkのセルユニットUCの選択ゲート電極SGD側に近接して配置されており、第2素子領域Sa2に形成されたビット線コンタクトCBbは、他方のブロックBk1のセルユニットUCの選択ゲート電極SGD側に近接して配置されているため、ビット線コンタクトCBa-CBb間の長距離化を図ることができ結合容量を抑制できる。また、ビット線コンタクトCBaまたはCBbと選択ゲート電極SGDとの間の間隔が近接するため、前述したコンタクト短絡不具合の抑制効果が大きくなる。酸化膜13を形成するときには、酸化膜12の成膜条件よりも埋込性の良い成膜条件を用いて形成しているため、窪部Rを埋込むことができる。特に、酸化膜13をALD法、または、LP-CVD法により形成すると良い。プラズマCVD法により酸化膜12を形成しているため、メモリセルゲート電極MG-MG間に空隙AGを形成できる。本実施形態では、層間絶縁膜としてNSG膜11を適用すると共に、当該NSG膜11および選択ゲート電極SGDの積層ゲート電極間の犠牲膜として窒化膜17を適用している。NSG膜11には不純物が添加されていないため犠牲膜となる窒化膜17とNSG膜11とで選択比を高くしやすい。この場合、窒化膜17を容易に選択ウェットエッチングできる。その他の実施形態ビット線コンタクトCBa、CBbが何れかの選択ゲート電極SGD,SGDに近接配置されると共に、ビット線コンタクト領域Cに千鳥配置された形態を示したが、選択ゲート電極SGD-SGD間の中央に位置して各素子領域Saに一箇所ずつ構成された態様に適用しても良い。コンタクトはビット線コンタクトCBa、CBbに限られずソース線コンタクトに適用しても良い。選択ゲート電極SGD、メモリセルゲート電極MGの上部をシリサイド化したシリサイド層7を備えた態様を適用したが、制御ゲート電極CGはポリゲートであっても良い。またシリサイド化のタイミングはそのシリサイド化する金属材料に応じてポリシリコン層6の成膜直後に行っても良い。各絶縁膜8~13、各絶縁膜14~17の構成材料は、エッチング選択性高選択、低選択の関係を保持できれば特に前述実施形態に示した材質に限られない。前述の説明では、酸化膜8、9、12、13、15、窒化膜10、14、16、17として説明したが、これらはそれぞれ、シリコン酸化膜系の酸化膜、シリコン窒化膜系の窒化膜を示していることに留意する。また、NSG膜11に代えてBPSG膜、PSG膜などを適用しても良い。選択ゲートトランジスタTrs1とメモリセルトランジスタTrmとの間にダミートランジスタが必要に応じて設けられた形態に適用しても良い。NAND型のフラッシュメモリ装置1に適用したが、NOR型のフラッシュメモリ装置、EEPROM等の半導体記憶装置にも適用できる。本発明のいくつかの実施形態を説明したが、各実施形態に示した構成、各種条件に限定されることはなく、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"