少なくとも5回以上の奇数回数のサンプリングによりビット毎に行う多数決に基づいてA/D変換結果を補正するA/D変換器であって、A/D変換結果についてビット毎に行う多数決の結果に基づいて、前記ビット毎の値を決定する多数決回路を具備し、前記多数決回路は、最下位ビットを除く全てのビット毎に、サンプリングによるA/D変換結果の1出現回数が、予め設定した所定の第1の判定値と一致する場合、桁上げ付近であり且つ桁上げしていると判定する第1判定回路と、前記桁上げ付近であり且つ桁上げしていると判定されたビットより下位ビットにおける前記A/D変換結果を0に補正する第1補正回路と、前記最下位ビットを除く全てのビット毎に、前記サンプリングによる前記A/D変換結果の1出現回数が、予め設定した所定の第2の判定値と一致する場合、桁上げ付近であり且つ桁上げしていないと判定する第2判定回路と、前記桁上げ付近であり且つ桁上げしていないと判定されたビットより下位ビットにおける前記A/D変換結果を1に補正する第2補正回路とを具備するA/D変換器。請求項1に記載のA/D変換器において、前記第1の判定値を[サンプリング回数1/2]とし、前記第2の判定値を[サンプリング回数-1/2]とするA/D変換器。請求項1に記載のA/D変換器において、前記第1の判定値を[サンプリング回数1/2]から上位ビット側へ所定の幅を有した値とし、前記第2の判定値を[サンプリング回数-1/2]から下位ビット側へ所定の幅を有した値とするA/D変換器。請求項1に記載のA/D変換器において、前記多数決回路は、前記A/D変換結果のうちの下位ビットについて、ビット毎に行う多数決の結果に基づいて、前記ビット毎の値を決定するA/D変換器。アナログ信号を出力するアナログ信号供給回路と、前記アナログ信号をデジタル信号に変換する請求項1乃至4のいずれか一項に記載のA/D変換器とを具備する半導体装置。少なくとも5回以上の奇数回数のサンプリングによりビット毎に行う多数決に基づいてA/D変換結果を補正するA/D変換結果の補正方法であって、最下位ビットを除く全てのビット毎に、サンプリングによるA/D変換結果の1出現回数が、予め設定した所定の第1の判定値と一致する場合、桁上げ付近であり且つ桁上げしていると判定するステップと、前記桁上げ付近であり且つ桁上げしていると判定されたビットより下位ビットにおける前記A/D変換結果を0に補正するステップと、前記最下位ビットを除く全てのビット毎に、前記サンプリングによる前記A/D変換結果の1出現回数が、予め設定した所定の第2の判定値と一致する場合、桁上げ付近であり且つ桁上げしていないと判定するステップと、前記桁上げ付近であり且つ桁上げしていないと判定されたビットより下位ビットにおける前記A/D変換結果を1に補正するステップとを具備するA/D変換結果の補正方法。請求項6に記載のA/D変換結果の補正方法において、前記第1の判定値を[サンプリング回数1/2]とし、前記第2の判定値を[サンプリング回数-1/2]とするA/D変換結果の補正方法。請求項6に記載のA/D変換結果の補正方法において、前記第1の判定値を[サンプリング回数1/2]から上位ビット側へ所定の幅を有した値とし、前記第2の判定値を[サンプリング回数-1/2]から下位ビット側へ所定の幅を有した値とするA/D変換結果の補正方法。特許文献1の技術には以下の問題点があることが発明者の研究により今回初めて明らかになった。サンプリングされるA/D変換結果が、例えば、3ビットである場合について考える。この場合、011と100とが同程度の頻度で発生するような桁上げ付近のアナログ入力に対して、ノイズ等による異常なA/D変換結果が発生した場合、多数決による正常な補正出力結果を出力することができなくなる。図3は、特許文献1のA/D変換結果と多数決回路の出力との関係の一例を示す表である。具体的には、この図は、下位3ビットについて、7回の読み込みサンプリング;1回目~7回目を行った場合での、それぞれのA/D変換結果と、多数決回路の出力値補正出力結果との関係について、4つの例例1~例4を示している。例1は、下位3ビットにおいて桁上げが発生していない状態でのA/D変換結果である。例2~例3は、下位3ビットにおいて最上位ビットで桁上げが発生した状態での変換結果である。例4は、下位3ビットにおいて下位2ビット目で桁上げが発生した状態での変換結果を示している。このとき、補正出力結果はビット毎に多数決を行い、4回以上が1である場合に、1を出力し、3回以下の場合は0を出力するものとする。例1~例4のそれぞれのA/D変換結果では、例として、異常値丸点線で囲んだ値が発生したとしている。例1のように、4回目の読み込みでノイズ等の異常値000が発生しても、残り全ての変換結果が011であれば、多数決回路の結果は011となり、異常値を除去できる。しかし、例2のように、6回目の読み込みまでに011と100を3回ずつ読み込んだ場合、各ビットの1出現回数がそれぞれ3回ずつとなるため、6回目までの値によらず7回目の値で多数決が決し、多数決結果として出力されてしまう。つまり、例2であれば、7回目の読み込み値000という異常値を多数決結果として出力してしまう。同様に、例3は、1~2回目、4~7回目で011と100を3回ずつ読み込んでおり、3回目の異常値111を多数決結果として出力してしまう。例2、例3に示すような011と100が同じ頻度で発生する状態は、下位3ビットの最上位ビットの桁上げが発生する状態において頻繁に発生するものである。また、多数決を行う下位3ビットの最上位ビット以外の桁上げについても同様である。例4のように、下位2ビット目に桁上げが発生する101と110がそれぞれ3回ずつ発生する場合も、下位2ビット目と最下位ビットの1出現回数がそれぞれ3回ずつとなり、残り1回の読み込み値が多数決結果となる。つまり6回目に発生した異常値000の下位2ビットが00であるために100を多数決結果として出力してしまう。以上のように、特許文献1の技術は、ビット毎に単独で多数決を行う回路構成のため、多数決のためのサンプリングにおいて例2~例4のような1と0が同程度の頻度で発生する桁上げ付近のアナログ入力に対しては、ノイズ等の異常値を除去することができない。以下に、発明を実施するための形態で使用される番号符号を用いて、課題を解決するための手段を説明する。これらの番号符号は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。従って、本発明のA/D変換器は、少なくとも5回以上の奇数回数のサンプリングによりビット毎に行う多数決に基づいてA/D変換結果を補正する。このA/D変換器は、A/D変換結果についてビット毎に行う多数決の結果に基づいて、ビット毎の値を決定する多数決回路M4を具備している。この多数決回路M4は、第1判定回路M11、M13と、第1補正回路M15、M17と、第2判定回路M12、M14と、第2補正回路M16、M18とを備えている。第1判定回路M11、M13は、最下位ビットを除く全てのビット毎に、サンプリングによるA/D変換結果の1出現回数が、予め設定した所定の第1の判定値と一致する場合、桁上げ付近であり且つ桁上げしていると判定する。第1補正回路M15、M17は、桁上げ付近であり且つ桁上げしていると判定されたビットより下位ビットにおけるA/D変換結果を0に補正する。第2判定回路M12、M14は、最下位ビットを除く全てのビット毎に、サンプリングによるA/D変換結果の1出現回数が、予め設定した所定の第2の判定値と一致する場合、桁上げ付近であり且つ桁上げしていないと判定する。第2補正回路M16、M18は、桁上げ付近であり且つ桁上げしていないと判定されたビットより下位ビットにおけるA/D変換結果を1に補正する。本発明の半導体装置は、アナログ信号供給回路と、A/D変換器とを具備している。アナログ信号供給回路は、アナログ信号を出力する。A/D変換器は、上記段落に記載され、そのアナログ信号をデジタル信号に変換する。本発明のA/D変換結果の補正方法は、少なくとも5回以上の奇数回数のサンプリングによりビット毎に行う多数決に基づいてA/D変換結果を補正する。このA/D変換結果の補正方法は、最下位ビットを除く全てのビット毎に、サンプリングによるA/D変換結果の1出現回数が、予め設定した所定の第1の判定値と一致する場合、桁上げ付近であり且つ桁上げしていると判定するステップと、桁上げ付近であり且つ桁上げしていると判定されたビットより下位ビットにおけるA/D変換結果を0に補正するステップと、最下位ビットを除く全てのビット毎に、サンプリングによるA/D変換結果の1出現回数が、予め設定した所定の第2の判定値と一致する場合、桁上げ付近であり且つ桁上げしていないと判定するステップと、桁上げ付近であり且つ桁上げしていないと判定されたビットより下位ビットにおけるA/D変換結果を1に補正するステップとを備えている。本発明により、A/D変換器において、桁上げ付近のアナログ入力に対して、ノイズ等の異常値を除去することができる。それにより、高精度のA/D変換結果を出力することができる。以下、本発明の実施の形態に係るA/D変換器とその補正方法に関して、添付図面を参照して説明する。本発明の実施の形態に係るA/D変換器は、少なくとも5回以上の奇数回数のサンプリングによりビット毎に多数決を行うことで変換結果を補正する。このA/D変換器は、多数決回路を備えている。この多数決回路は、第1判定回路と、0補正回路と、第2判定回路と、1補正回路を備えている。第1判定回路は、最下位ビットを除く全てのビット毎にサンプリングによるA/D変換結果の1出現回数が[サンプリング回数1/2]と一致することにより、桁上げ付近であり且つ桁上げしていると判定する。0補正回路は、桁上げ付近であり且つ桁上げしていると判定したビットより下位ビットは、当該多数決回路の結果を0に補正する。第2判定回路は、最下位ビットを除く全てのビット毎にサンプリングによるA/D変換結果の1出現回数が[サンプリング回数-1/2]との一致により、桁上げ付近であり且つ桁上げしていないと判定する。1補正回路は、桁上げ付近であり且つ桁上げしていないと判定したビットより下位ビットは、当該多数決回路の結果を1に補正する。これにより、このA/D変換器は、少なくとも5回以上の奇数回数のサンプリングにおいて、少なくとも1と0が同程度の頻度で発生する桁上げ付近のアナログ入力に対しても、ノイズ等の影響を受けることなく、正しく多数決による変換結果の補正を実施する事が可能となり、高精度のA/D変換結果を出力することができる。以下、具体的に説明する。本発明の実施の形態に係るA/D変換器の構成について、添付図面を参照して説明する。図4は、本発明の実施の形態に係るA/D変換器の構成を示すブロック図である。A/D変換器M0は、上位ビット用A/D変換器逐次比較型A/DコンバータM1と、基準電圧供給部基準電圧Vrefと、下位ビット用A/D変換器並列型A/DコンバータM2と、アナログ入力電圧供給部アナログ入力信号N1と、下位ビット基準電圧発生回路M3と、多数決回路M4と、変換結果格納レジスタM5とを具備している。アナログ入力電圧受信部アナログ入力信号N1は、A/D変換器M1の外部のアナログ信号供給部例示:センサ回路、A/D変換器M1の含まれている半導体装置の他の回路;図示されずからアナログ入力信号N1を受信して、逐次比較型A/DコンバータM1及び並列型A/DコンバータM2に出力する。基準電圧受信部基準電圧Vrefは、A/D変換器M1の外部の基準電圧供給部例示:電源回路、A/D変換器M1の含まれている半導体装置の他の回路;図示されずから基準電圧Vrefを受信して、逐次比較型A/DコンバータM1に出力する。逐次比較型A/Dコンバータ上位ビット用A/D変換器M1は、基準電圧Vrefに基づいて、アナログ入力信号N1の上位ビットをA/D変換し、A/D変換結果N2を変換結果格納レジスタM5と、下位ビットの基準電圧を決定するための下位ビット基準電圧発生回路M3へ出力する。これは、従来知られた逐次比較型A/Dコンバータを用いることができる。下位ビット基準電圧発生回路M3は、A/D変換結果N2に基づいて、下位ビットの上限基準電圧N3及び下限基準電圧N4を生成し、並列型A/DコンバータM2へ出力する。並列型A/Dコンバータ下位ビット用A/D変換器M2は、下位ビットの上限基準電圧N3及び下限基準電圧N4に基づいて、アナログ入力信号N1の下位ビットをA/D変換し、A/D変換結果N5を多数決回路M4へ出力する。これは、従来知られた並列型A/Dコンバータを用いることができる。多数決回路M4は、並列型A/DコンバータM2から出力されるA/D変換結果N5を複数回サンプリングして、多数決により各ビットの値を決定して出力する。変換結果格納レジスタM5は、逐次比較型A/DコンバータM1のA/D変換結果N2と、並列型A/DコンバータM2のA/D変換結果N5を多数決回路M4により補正した結果N6を格納する。図5は、図4の本発明の実施の形態に係るA/D変換器の多数決回路の詳細を示すブロック図である。多数決回路M4は、3組の単ビット多数決回路M6-1~M6-3と、0補正回路M15と、1補正回路M16と、0補正回路M17と、1補正回路M18とを備えている。3組の単ビット多数決回路M6-1~M6-3は、クロック信号N7及びクロック信号N14に基づいて、下位3ビットのA/D変換結果N5の多数決をビット毎に行う。A/D変換結果N5の下位から1ビット目が単ビット多数決回路M6-1に入力され、2ビット目が単ビット多数決回路M6-2に入力され、3ビット目が単ビット多数決回路M6-3に入力される。そして、単ビット多数決回路M6-1~M6-3は、それぞれ多数決結果N8-1~N8-3を出力する。更に、単ビット多数決回路M6-3は、デジタル信号N9、N10を出力する。単ビット多数決回路M6-2は、デジタル信号N11、N12を出力する。0補正回路M15は、単ビット多数決回路M6-3から出力されるデジタル信号N10と単ビット多数決回路M6-2から出力される多数決結果N8-2とに基づいて、所定の論理演算を行い、演算結果を1補正回路M16へ出力する。1補正回路M16は、単ビット多数決回路M6-3から出力されるデジタル信号N9と0補正回路M15から出力される信号とに基づいて、所定の論理演算を行い、演算結果としての補正出力結果N13-2を出力する。0補正回路M17は、単ビット多数決回路M6-3から出力されるデジタル信号N10と単ビット多数決回路M6-2から出力されるデジタル信号N12と単ビット多数決回路M6-1から出力される多数決結果N8-1とに基づいて、所定の論理演算を行い、演算結果を1補正回路M18へ出力する。1補正回路M18は、単ビット多数決回路M6-3から出力されるデジタル信号N9と単ビット多数決回路M6-2から出力されるデジタル信号N11と0補正回路M17から出力される信号とに基づいて、所定の論理演算を行い、演算結果としての補正出力結果N13-1を出力する。多数決回路M4は、単ビット多数決回路M6-3から出力される多数決結果N8-3と1補正回路M16から出力される補正出力結果N13-2と1補正回路M18から出力される補正出力結果N13-1とを、3ビットの出力データである補正結果N6として出力する。ただし、多数決結果N8-3はA/D変換結果の下位から3ビット目の多数決結果、補正出力結果N13-2は下位から2ビット目の補正出力結果、及び、補正出力結果N13-1は下位から1ビット目の補正出力結果となる。単ビット多数決回路M6-1は、加算回路M7-1と、8ビットレジスタM8-1と、ビット選択回路M9-1と、フリップフロップM10-1とを備えている。加算回路M7-1は、クロック信号N7に基づいて、A/D変換結果N5の下位から1ビット目と8ビットレジスタM8-1のフィードバック値とを加算する。8ビットレジスタM8-1は、クロック信号N7に基づいて、加算回路M7-1の出力を格納出力する。ビット選択回路M9-1は、8ビットレジスタM8-1について3ビット目のデータを出力する。フリップフロップM10-1は、クロック信号N14に基づいて、ビット選択回路M9-1の出力を、下位1ビット目の多数決結果信号N8-1として出力する。単ビット多数決回路M6-2は、加算回路M7-2と、8ビットレジスタM8-2と、ビット選択回路M9-2と、フリップフロップM10-2と、判定回路M13と、判定回路M14とを備えている。加算回路M7-2は、クロック信号N7に基づいて、A/D変換結果N5の下位から2ビット目と8ビットレジスタM8-2のフィードバック値とを加算する。8ビットレジスタM8-2は、クロック信号N7に基づいて、加算回路M7-2の出力を格納出力する。ビット選択回路M9-2は、8ビットレジスタM8-2の出力について3ビット目のデータを出力する。フリップフロップM10-2は、クロック信号N14に基づいて、ビット選択回路M9-2の出力を、下位2ビット目の多数決結果信号N8-2として出力する。判定回路M13は、8ビットレジスタM8-2の出力に基づいて、所定の判定プロセスを実行し、判定結果信号N12を出力する。判定回路M14は、8ビットレジスタM8-2の出力に基づいて、所定の判定プロセスを実行し、判定結果信号N11を出力する。単ビット多数決回路M6-3は、加算回路M7-3と、8ビットレジスタM8-3と、ビット選択回路M9-3と、フリップフロップM10-3と、判定回路M11と、判定回路M12とを備えている。加算回路M7-3は、クロック信号N7に基づいて、A/D変換結果N5の下位から3ビット目と8ビットレジスタM8-3のフィードバック値とを加算する。8ビットレジスタM8-3は、クロック信号N7に基づいて、加算回路M7-3の出力を格納出力する。ビット選択回路M9-3は、8ビットレジスタM8-3の出力について3ビット目のデータを出力する。フリップフロップM10-3は、クロック信号N14に基づいて、ビット選択回路M9-3の出力を、下位3ビット目の多数決結果信号N8-3として出力する。判定回路M11は、8ビットレジスタM8-3の出力に基づいて、所定の判定プロセスを実行し、判定結果信号N10を出力する。判定回路M12は、8ビットレジスタM8-3の出力に基づいて、所定の判定プロセスを実行し、判定結果信号N9を出力する。以下に、図5に示される各構成要素の動作について説明する。まず、単ビット多数決回路M6-1の動作について説明する。加算回路M7-1は、クロック信号N7の立ち上がり変化タイミングで、入力されるデジタル信号N5の値と、8ビットレジスタM8-1のフィードバック値とをビット毎に加算し、結果を8ビットレジスタM8-1に格納する。8ビットレジスタM8-1は、クロック信号N7に同期して加算回路M7-1の出力データを格納し、結果をビット選択回路M9-1へ出力する。ビット選択回路M9-1は、クロック信号N14の立ち上がり変化タイミングで8ビットレジスタM8-1の出力データの3ビット目のデータをフリップフロップM10-1に格納する。フリップフロップM10-1は、クロック信号N14の立ち上がり変化タイミングで、ビット選択回路M9-1の出力を保持し、単ビット多数決回路M6-1の出力として、多数決結果信号N8-1を出力する。次に、単ビット多数決回路M6-2の動作について説明する。加算回路M7-2は、クロック信号N7の立ち上がり変化タイミングで、入力されるデジタル信号N5の値と、8ビットレジスタM8-2のフィードバック値とをビット毎に加算し、結果を8ビットレジスタM8-2に格納する。8ビットレジスタM8-2は、クロック信号N7に同期して加算回路M7-2の出力データを格納し、結果をビット選択回路M9-2へ出力し、更に判定回路M13、M14にそれぞれ出力する。ビット選択回路M9-2は、クロック信号N14の立ち上がり変化タイミングで8ビットレジスタM8-2の出力データの3ビット目のデータをフリップフロップM10-2に格納する。フリップフロップM10-2は、クロック信号N14の立ち上がり変化タイミングで、ビット選択回路M9-2の出力を保持し、単ビット多数決回路M6-2の出力として、多数決結果信号N8-2を出力する。判定回路M13は、予め判定値として[サンプリング回数1/2]を設定しておく。そして、8ビットレジスタM8-2の出力データと判定値とが一致した場合には1を出力し、不一致の場合には0を出力する。判定回路M14は、判定回路M12と同様に予め判定値として[サンプリング回数-1/2]を設定しておく。そして、8ビットレジスタM8-2の出力データと判定値とが一致した場合には1を出力し、不一致の場合には0を出力する。次に、単ビット多数決回路M6-3の動作について説明する。加算回路M7-3は、クロック信号N7の立ち上がり変化タイミングで、入力されるデジタル信号N5の値と、8ビットレジスタM8-3のフィードバック値とをビット毎に加算し、結果を8ビットレジスタM8-3に格納する。8ビットレジスタM8-3は、クロック信号N7に同期して加算回路M7-3の出力データを格納し、結果をビット選択回路M9-3へ出力し、更に、判定回路M11、M12にそれぞれ出力する。ビット選択回路M9-3は、クロック信号N14の立ち上がり変化タイミングで8ビットレジスタM8-3の出力データの3ビット目のデータをフリップフロップM10-3に格納する。フリップフロップM10-3は、クロック信号N14の立ち上がり変化タイミングで、ビット選択回路M9-3の出力を保持し、単ビット多数決回路M6-3の出力として、多数決結果信号N8-3を出力する。判定回路M11は、予め判定値として[サンプリング回数1/2]を設定しておく。そして、8ビットレジスタM8-3の出力データと判定値とが一致した場合には1を出力し、不一致の場合には0を出力する。判定回路M12は、予め判定値として[サンプリング回数-1/2]を設定しておく。そして、8ビットレジスタM8-3の出力データと判定値とが一致した場合には1を出力し、不一致の場合には0を出力する。なお、判定値[サンプリング回数1/2]については、この例に限定されるものではなく、[サンプリング回数1/2]回から上位ビット側へ所定の幅回数を有した値としても良い。例えば、[サンプリング回数1/2]回~[サンプリング回数1/2]1回などである。この追加分は、サンプリング回数に対応して決定することができる。例えば、サンプリング回数が多いほど増加量を増加させる、などである。同様に、判定値[サンプリング回数-1/2]については、この例に限定されるものではなく、[サンプリング回数-1/2]回から下位ビット側へ所定の幅回数を有した値としても良い。例えば、[サンプリング回数-1/2]回~[サンプリング回数-1/2]-1回などである。この追加分は、サンプリング回数に対応して決定することができる。例えば、サンプリング回数が多いほど減少量を増加させる、などである。次に、0補正回路M15の動作を説明する。0補正回路M15は、例えば2入力AND回路で構成し、判定回路M11から出力される判定結果信号N10の反転値と、単ビット多数決回路M6-2の多数決結果N8-2を入力とし、判定結果信号N10が1の場合、多数決結果N8-2の値によらず0を1補正回路M16へ出力する。一方、判定結果信号N10が0の場合、多数決結果N8-2の値をそのまま1補正回路M16へ出力する。次に、1補正回路M16の動作を説明する。1補正回路M16は、例えば2入力OR回路で構成し、判定回路M12から出力される判定結果信号N9と、0補正回路M15の出力データを入力とし、判定結果信号N9が1の場合、0補正回路M15の出力データによらず、補正結果出力N13-2を1に補正して出力する。一方、判定結果信号N9が0の場合、0補正回路M15の出力データをそのまま補正結果出力N13-2として出力する。次に、0補正回路M17の動作を説明する。0補正回路M17は、例えば3入力AND回路で構成し、判定回路M11から出力される判定結果信号N10の反転値と、判定回路M13から出力される判定結果信号N12の反転値と、単ビット多数決回路M6-1の多数決結果N8-1を入力とし、判定結果信号N10と判定結果信号N12のどちらか一方又は両方が1の場合、多数決結果N8-1の値によらず0を1補正回路M18へ出力する。一方、判定結果信号N10と判定結果信号N12の両方が0の場合、多数決結果N8-1の値をそのまま1補正回路M18へ出力する。次に、1補正回路M18の動作を説明する。1補正回路M18は、例えば3入力OR回路で構成し、判定回路M12から出力される判定結果信号N9と、判定回路M14から出力される判定結果信号N11と、0補正回路M17の出力データを入力とし、判定結果信号N9と判定結果信号N11のどちらか一方又は両方が1の場合、0補正回路M17の出力データによらず、補正結果出力N13-1を1に補正して出力する。一方、判定結果信号N9と判定結果信号N11の両方が0の場合、0補正回路M17の出力データをそのまま補正結果出力N13-1へ出力する。次に、本実施の形態に係る多数決回路M4図5において、補正結果出力N6を出力するための動作について説明する。図6は、本実施の形態に係るA/D変換結果と多数決回路の出力との関係の一例を示す表である。具体的には、この図は、多数決回路M4により下位3ビットについて、7回の読み込みサンプリング;1回目~7回目を行った場合での、それぞれのA/D変換結果と、多数決回路の出力値補正出力結果との関係について、4つの例例1~例4を示している。例1は、下位3ビットにおいて桁上げが発生していない状態でのA/D変換結果である。例2~例3は、下位3ビットにおいて最上位ビットで桁上げが発生した状態での変換結果である。例4は、下位3ビットにおいて下位2ビット目で桁上げが発生した状態での変換結果を示している。例1~例4のそれぞれのA/D変換結果では、例として、異常値丸点線で囲んだ値が発生したとしている。これらのビット数、サンプリング回数及びサンプリング値は便宜上、図3の特許文献1の説明の場合と同じ値を使用する。サンプリング回数が7回の場合、図5の多数決回路M4を構成する判定回路M11とM13には、桁上げ付近であり且つ桁上げしていると判定するために、[サンプリング回数1/2]である4回を設定し、判定回路M12とM14には、桁上げ付近であり且つ桁上げしていないと判定するために、[サンプリング回数-1/2]である3回を設定する。例1のように4回目の読み込みでノイズ等の異常値000が発生した場合、残り全ての変換結果が011であれば、下位から3ビット目の1出現回数は0回であり、2~1ビット目の1出現回数は6回である。したがって、判定回路M11とM13の設定値4回と3~2ビット目の1出現回数とは不一致であり、判定回路M12とM14の設定値3回と3~2ビット目の1出現回数とも不一致である。すなわち、一致するビットはなく、判定回路M11~M14の出力であるデジタル信号N9~N12は全て0となる。その結果、0補正回路M15とM17、及び、1補正回路M16とM18による補正は行われない。よって、多数決回路M4は、特許文献1の場合と同様に多数決回路の結果として011をデジタル信号N6として出力する。例2のように1~6回目のサンプリングで011、100がそれぞれ3回出現し、7回目のA/D変換結果としてノイズ等による000が出現した場合、全ビットの1出現回数は3回となる。このとき、多数決回路M4は、下位から3ビット目は多数決結果である0をそのままデジタル信号N8-3として出力する。一方、全ビットの1出現回数が3回であり、判定回路M12とM14の設定値3回とは一致するので、デジタル信号N9とN11は1となる。また、判定回路M11とM13の設定値4回とは不一致であるので、デジタル信号N10とN12は0となる。そのため、0補正回路M15は、下位から2ビット目の多数決結果であるデジタル信号N8-2の入力データ0をそのまま出力する。1補正回路M16は、それを1に補正してデジタル信号N13-2として出力する。同様に、0補正回路M17は、下位から1ビット目の多数決結果であるデジタル信号N8-1の入力データ0をそのまま出力する。1補正回路M18は、それを1に補正してデジタル信号N13-1として出力する。つまり例2の場合、本実施の形態では、多数決回路M4は、その出力結果として、下位から3ビット目の多数決結果であるデジタル信号N8-3と下位から2ビット目の補正結果出力であるデジタル信号N13-2と下位から1ビット目の補正結果出力であるデジタル信号N13-1の値011を補正結果N6として出力する。例3では1~2回目、4~7回目のサンプリングで011と100がそれぞれ3回出現し、3回目のA/D変換結果としてノイズ等による111が出現した場合、全ビットの1出現回数は4回となる。このとき、多数決回路M4は、下位から3ビット目は多数決結果である1をそのままデジタル信号N8-3として出力する。一方、全ビットの1出現回数が4回であり、判定回路M12とM14の設定値3回とは不一致であるので、デジタル信号N9とN11は0となる。また、判定回路M11とM13の設定値4回とは一致するので、デジタル信号N10とN12は1となる。そのため、0補正回路M15は、下位から2ビット目の多数決結果であるデジタル信号N8-2を補正した0を出力する。1補正回路M16は、0補正回路M15により補正された0をそのままデジタル信号N13-2として出力する。同様に、0補正回路M17は、下位から1ビット目の多数決結果であるデジタル信号N8-1を補正した0を出力する。1補正回路M18は、0補正回路M17により補正された0をそのままデジタル信号N13-1として出力する。つまり例3の場合、本実施の形態では、多数決回路M4は、その出力結果として、下位から3ビット目の多数決結果であるデジタル信号N8-3と下位から2ビット目の補正結果出力であるデジタル信号N13-2と下位から1ビット目の補正結果出力であるデジタル信号N13-1の値100を補正結果N6として出力する。例4では1~5回目、7回目のサンプリングで101と110がそれぞれ3回ずつ出現し、6回目のA/D変換結果としてノイズ等による000が出現した場合、下位から2ビット目の1出現回数は3回となる。このとき多数決回路M4は、下位から3ビット目はそのまま多数決結果である1をデジタル信号N8-3として出力する。一方、判定回路M12の設定値3回とは不一致であるので、デジタル信号N9は0となる。また、判定回路M14の設定値3回とは一致するので、デジタル信号N11は1となる。また、判定回路M11とM13の設定値4回とは不一致であるので、デジタル信号N10とN12は0となる。そのため、0補正回路M15は、下位から2ビット目の多数決結果である0をデジタル信号N8-2として出力する。1補正回路M16では入力データである0をそのままデジタル信号N13-2として出力する。しかし、0補正回路M17は、下位から1ビット目の多数決結果であるデジタル信号N8-1の入力データ0をそのまま出力するが、1補正回路M18は、1に補正してデジタル信号N13-1として出力する。つまり例4の場合、本実施の形態では、多数決回路M4は、その出力結果として、下位から3ビット目の多数決結果であるデジタル信号N8-3と下位から2ビット目の多数決結果出力であるデジタル信号N13-2と下位から1ビット目の補正結果出力であるデジタル信号N13-1の値101を補正結果N6として出力する。このように、本実施の形態では、サンプリング回数を7回とした場合、判定回路M11とM13には桁上げ付近であり且つ桁上げしていると判定するための判定値として4回、判定回路M12とM14には桁上げ付近で且つ桁上げしていないと判定するための判定値として3回をそれぞれ設定する。そして、ビット毎の1出現回数に応じて下記の補正を行う。a1出現回数:0~2回多数決回路の結果として0をそのままデジタル信号N6へ出力する。b1出現回数:3回判定回路M12とM14の判定値設定値多数決回路の結果として0をデジタル信号N6へ出力するが、3回と一致したビットより下位のビットは全て1に補正してデジタル信号N6へ出力する。c1出現回数:4回判定回路M11とM13の判定値設定値多数決回路の結果として1をデジタル信号N6へ出力するが、4回と一致したビットより下位のビットは全て0に補正してデジタル信号N6へ出力する。d1出現回数:5~7回多数決回路の結果として1をそのままデジタル信号N6へ出力する。また、サンプリング回数を変更した場合でも、判定回路M11とM13の設定回数は、桁上げ付近であり且つ桁上げしていると判定するために[サンプリング回数1/2]とし、判定回路M12とM14の設定回数は、桁上げ付近であり且つ桁上げしていないと判定するために[サンプリング回数-1/2]とする。それにより、上記a~dと同様にすれば、桁上げ発生付近においてA/D変換結果の異常値が発生した場合において、正しい変換結果をデジタル信号N6より出力可能となる。次に、本発明の実施の形態に係るA/D変換器M0の動作方法補正方法について説明する。図7は、本発明の実施の形態に係るA/D変換器M0の動作方法を示すフローチャートである。1ステップS1にて、ユーザーは、A/D変換開始前に各種レジスタ設定として、下位ビットの多数決を行うためのサンプリング回数Xと、桁上げ付近であり且つ桁上げしていると判定するための設定値Yとして[サンプリング回数X1/2]と、桁上げ付近で且つ桁上げしていないと判定するための設定値Zとして[サンプリング回数X-1/2]とをそれぞれ設定する。2ステップS2にて、逐次比較型A/DコンバータM1は、アナログ入力信号N1のA/D変換を開始する。3ステップS3にて、逐次比較型A/DコンバータM1は、最上位ビットから順に1ビットずつアナログ入力値をデジタル値に変換する。4ステップS4にて、逐次比較型A/DコンバータM1は、上位ビットにおける最下位ビットまでデジタル値に変換終了しているか判定する。終了していなければ、NOへ分岐し最下位ビットまでステップS3を繰り返す。最下位ビットまでデジタル値に変換終了後、逐次比較型A/DコンバータM1は、上位ビットのA/D変換結果N2を変換結果レジスタに格納する。そして、YESへ分岐しステップS5へ移行する。例えば、10ビットA/D変換にて上位7ビット、下位3ビットとした場合、上位7ビット分のデジタル値変換が終了するまでステップS3を繰り返す。5ステップS5にて、並列型A/DコンバータM2は、下位ビットについて全ビット並列処理でアナログ入力値をデジタル値に変換する。6ステップS6にて、並列型A/DコンバータM2は、下位ビットのデジタル値への変換が終了しているか判定する。終了していなければ、NOへ分岐し変換終了までステップS5を継続する。デジタル値に変換終了後、YESへ分岐しステップS7へ移行する。7ステップS7にて、並列型A/DコンバータM2は、ステップS5にて実施した下位ビットのA/D変換結果N5であるデジタル値を多数決回路M4へ格納する。8ステップS8にて、並列型A/DコンバータM2は、ステップS1で設定したサンプリング回数Xから1を減算する。9ステップS9にて、並列型A/DコンバータM2は、ステップS8で減算処理されたサンプリング回数Xが0回であるか判定する。0回でなければ、並列型A/DコンバータM2は、ステップS5から処理を繰り返す。0回であれば、ステップS10へ移行する。10ステップS10にて、多数決回路M4は、下位ビットのA/D変換結果N5の内、最下位ビットを除く全ビットの各々についてステップS7で格納した1読み込み回数とステップS1で設定した桁上げ付近であり且つ桁上げしていると判定するための設定値Yとを比較する。多数決回路M4は、一致していた場合にはステップS11へ移行し、不一致の場合にはステップS12へ移行する。このとき、設定値Yは、ステップS1により、判定回路11及び13に予め設定されている。11ステップS11にて、多数決回路M4は、ステップS1で設定した桁上げ付近であり且つ桁上げしていると判定するための設定値Yと一致していたビットよりも下位ビットは全て0補正回路により0に多数決結果を補正する。12ステップS12にて、多数決回路M4は、下位ビットのA/D変換結果の内、最下位ビットを除く全ビットの各々についてステップS7で格納した1読み込み回数とステップS1で設定した桁上げ付近であり且つ桁上げしていないと判定するための設定値Zとを比較する。多数決回路M4は、一致していた場合にはステップS13へ移行し、不一致の場合にはステップS10、ステップS11で処理した下位ビットの多数決結果を変換結果レジスタM5に格納し、A/D変換を終了する。このとき、設定値Zは、ステップS1により、判定回路12及び14に予め設定されている。13ステップS13にて、多数決回路M4は、ステップS1で設定した桁上げ付近であり且つ桁上げしていないと判定するための設定値Zと一致していたビットよりも下位ビットは全て1補正回路により1に多数決結果を補正する。そして、下位ビットの多数決結果を変換結果レジスタM5に格納し、A/D変換を終了する。つまり本実施の形態では、ステップS10~S13による補正を行った後の結果を多数決回路M4の結果として出力する。以上のようにして、本発明の実施の形態に係るA/D変換器M0の動作方法補正方法が実施される。本実施の形態によれば、A/D変換結果を補正するためのビット毎の多数決回路は、最下位ビットを除く全てのビット毎に、サンプリングによるA/D変換結果の1出現回数が[サンプリング回数1/2]と一致している場合には桁上げ付近であり且つ桁上げしていると判定して1を出力する判定回路と、桁上げ付近であり且つ桁上げしていると判定する判定回路から出力される判定信号の反転論理と桁上げ付近であり且つ桁上げしていると判定したビットより下位ビットの多数決回路の結果のAND論理をとることで桁上げ付近であり且つ桁上げしていると判定したビットより下位ビットは多数決回路の結果を0に補正する0補正回路と、最下位ビットを除く全てのビット毎に、サンプリングによるA/D変換結果の1出現回数が[サンプリング回数-1/2]と一致している場合には桁上げ付近であり且つ桁上げしていないと判定して1を出力する判定回路と、桁上げ付近であり且つ桁上げしていないと判定する判定回路から出力される判定信号と桁上げ付近であり且つ桁上げしていないと判定したビットより下位ビットの多数決回路の結果のOR論理をとることで桁上げ付近であり且つ桁上げしていないと判定したビットより下位ビットは多数決回路の結果を1に補正する1補正回路を備えている。それにより、A/D変換結果が桁上げ付近であるかということと、更に桁上げ付近である場合に桁上げが完了した状態なのか、完了していない状態なのかを検知することが可能となり、従来除去できなかったA/D変換結果の異常値を多数決回路の結果として出力することなく、桁上げ前後のA/D変換結果を多数決回路の結果として出力できる。すなわち、本実施の形態は、微細化やノイズに伴うアナログ特性のばらつき増加に対して、補正技術を用いることによるA/D変換結果の高精度化ができるという効果を有する。本A/D変換器M1は、半導体集積回路やマイクロコンピュータなどに例示される半導体装置図示されずに組み込んで使用することが可能である。本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形又は変更され得ることは明らかである。