"半導体基板に形成されたウェルと、前記ウェルに形成されたソースおよびドレインと、前記ソース-ドレイン間に形成されたチャンネル領域と、前記チャンネル領域の上方にトンネル絶縁膜を介して形成された電荷蓄積層と、前記電荷蓄積層の上方に絶縁膜を介して形成されたゲート電極と、を有する不揮発性半導体記憶装置のメモリセルの読み書き方法であって、書き込み時に、電圧の絶対値がVP>VSB>VCC>GNDの関係を有し、ゲート-ドレイン間の電位差が前記チャンネル領域におけるバンド間トンネル電流の発生に必要な電位差以上である電圧VP、VSB、VCCおよびGNDを、それぞれゲート電極、ウェル、ソースおよびドレインに印加することにより、ドレイン付近にバンド間トンネリングによるホットエレクトロンを発生させ、このホットエレクトロンを前記電荷蓄積層に注入して前記メモリセルにビットデータの書き込みを行い、前記書き込みに続く書き込みベリファイ時に、前記VSBまたはその近似値を前記ウェルに印加したまま前記ゲート電極に前記VPとは逆極性の電圧を印加して、ドレインに現れる電位をビットデータとして読み出すことを特徴とする不揮発性半導体記憶装置の読み書き制御方法。しかしながら、特許文献1のものは、前記材質の電荷リーク特性がシリコン酸化膜に比べて劣る等の理由のために、不揮発性半導体メモリのトンネル絶縁膜として実用にいたっていない。また、特許文献2のものは、チャネルホットエレクトロン注入に代えてバンド間トンネルで誘起したホットエレクトロンBBHE注入で書き込みを行うものであるが、この方式であっても、ホットエレクトロンのエネルギをトンネル絶縁膜の障壁電位以上にするためにはソース-ドレイン間の電位差Vdsを比較的大きな値たとえば4Vにする必要があり、これによってゲート長の短縮化が制約をうけるという問題があった。そこで、この発明は、ソース-ドレイン間の電位差Vdsを小さくしてメモリセルのゲート長を短くできるようにするとともに、メモリセルに対してビットデータの書き込みプログラムを行った後、そのベリファイを行う際に比較的大きな電荷の充放電が生じるという問題を解消してデータの読み書きの高速化および低消費電力化を図った不揮発性半導体記憶装置およびその書込方法を提供することを目的とする。1半導体基板に形成されたウェルと、前記ウェルに形成されたソースおよびドレインと、前記ソース-ドレイン間に形成されたチャンネル領域と、前記チャンネル領域の上方にトンネル絶縁膜を介して形成された電荷蓄積層と、前記電荷蓄積層の上方に絶縁膜を介して形成されたゲート電極と、を有する不揮発性半導体記憶装置のメモリセルの読み書き方法であって、書き込み時に、電圧の絶対値がVP>VSB>VCC>GNDの関係を有し、ゲート-ドレイン間の電位差が前記チャンネル領域におけるバンド間トンネル電流の発生に必要な電位差以上である電圧VP、VSB、VCCおよびGNDを、それぞれゲート電極、ウェル、ソースおよびドレインに印加することにより、ドレイン付近にバンド間トンネリングによるホットエレクトロンを発生させ、このホットエレクトロンを前記電荷蓄積層に注入して前記メモリセルにビットデータの書き込みを行い、前記書き込みに続く書き込みベリファイ時に、前記VSBまたはその近似値を前記ウェルに印加したままウェルをVSBに充電したまま前記ゲート電極に前記VPとは逆極性の電圧VVRを印加して、ドレインに現れる電位をビットデータとして読み出すことを特徴とする。2前記ビットデータの通常読出時に、前記ウェルに前記VCC、前記ゲート電極に前記VPとは逆極性の電位VR、前記ソースにVCCをそれぞれ印加して前記ドレインに現れる電位を読み出すようにし、前記書込ベリファイ時のゲート電極の電位VVRの絶対値を前記VRの絶対値より大きくしたことを特徴とする。31,2の書込方法で書き込まれるメモリセルをNOR型に接続してアレイ化したことを特徴とする。この発明によれば、書込時に絶対値電圧がVP>VSB>VCC>GNDの関係になるように設定したことにより、すなわち、ソース電圧VCCをウェル電圧VSBとドレイン電圧GNDの間の電圧にしたことにより、バンド間トンネリングによるホットエレクトロンまたはホットホールを効率よく発生させることができるとともに、ソース-ドレイン間の電位差を小さくすることができ、それにともないゲート長を短縮化できる。なお、高速書込のためには、ウェル電圧VSBとドレイン電圧GNDとの電位差はトンネル絶縁膜の障壁電位と同等またはそれ以上であることが好ましい。この書き込みに続く書き込みベリファイ時に、前記VSBまたはその近似値をウェルに印加したまま、すなわちウェルをVSBに充電したまま、ゲート電極に前記VPとは逆極性の電圧VVRを印加して、ドレインに現れる電位をビットデータとして読み出すことによって、充放電に要する時間が短縮化できる。また、充放電の際の消費電力が抑制できる。また、この発明によれば、ビットデータの通常読出時に、ウェルに前記VCC、ゲート電極に前記VPとは逆極性の電位VR、ソースにVCCをそれぞれ印加してドレインに現れる電位を読み出すようにし、書込ベリファイ時のゲート電極の電位VVRの絶対値を前記VRの絶対値より大きくしたことにより、上記のようにウェルを高電位にしたままビットデータを読み出す際に、メモリセルのしきい値の絶対値が大きくなることに対応して、そのしきい値の変動が吸収される。そのため、ノイズマージンが広くなり、書き込みベリファイをより安定して行うことができる。図面を参照して本発明の実施形態について説明する。図1はこの発明が適用されるpチャンネルMONOSメモリセルの構造を示す図である。このメモリセルは、p型半導体基板11上に形成されたn型ウェルセルウェル12、このn型ウェル12の表面付近に所定の間隔を開けて形成されたp領域ソース13およびp領域ドレイン14、これら2つのp型領域13、14の間に形成されたチャネル領域20、および、このチャネル領域20の上方にチャネル領域20を覆うように形成されたONO膜およびゲート電極18を有している。ONO膜は、酸化シリコンからなるトンネル絶縁膜15、窒化シリコンからなり注入された電荷電子を蓄積する電荷トラップ層16、および、酸化シリコンからなる絶縁膜17からなっている。これら3層の膜厚は、トンネル絶縁膜15が約2.5~5nm程度、電荷トラップ層16が約10nm程度、絶縁膜17が約5nm程度である。また、ゲート電極18は、ポリシリコンで構成されている。なお、ゲート長は、後述する書込電位配置により、極めて短くすることができ60nm以下が実現可能である。次に、図2を参照して上記pチャネルMONOSメモリセルをNOR接続のアレイ状に接続した構造の不揮発性半導体記憶装置のアーキテクチャについて説明する。この不揮発性半導体記憶装置では、2つのセルウェル12がペアになっている。各セルウェル12には、X方向1kB=8k8192個×Y方向64個=512k524288個のメモリセルが形成されている。メインビットライン21は8k本であり、セレクトゲート24を介して2つのセルウェル12のうちの一方のサブビットライン25に接続される。8k本のメインビットライン21には、それぞれカラムラッチが接続されている。このカラムラッチは書き込み動作のベリファイ等にも用いる。セレクトゲート24は、セルウェル12とは別のセレクトゲートウェルn型ウェル20内に形成されており、pチャネルMOSトランジスタで構成されている。セレクトゲートウェル20の電位は通常VCCたとえば1.8Vに設定されている。セレクトゲート24のゲート電極は、非選択時にVCCが印加され、選択時に-2.2Vが印加される。-2.2Vが印加されると、ゲートが導通し、メインビットライン21を各メモリセルのドレインにつながるサブビットライン25に接続する。ワード線は、各メモリセルのゲート電極をX方向に接続しており、各セルウェル12毎に64本設けられている。ソースラインは、各セルウェル12内の512k個のメモリセルに共通である。なお、電圧VCCおよび電圧GND接地電圧は、メモリセル外部の電源回路から供給されるものである。次に、図2のNOR接続の不揮発性半導体記憶装置において、プログラム,プログラムベリファイ,消去,消去ベリファイ,読み出しを行う動作を図3~図24を参照して説明する。図3は各動作時に各部に印加される電圧について示している。ここで、各記号の意味は次のとおりである。MBL:メインビット線SG:セレクトゲートSBL:サブビット線WL:ワード線SL:ソース線WEL:ウェルWELSG:セレクトゲートのウェルsub:基板また、図12~14は、上記各動作状態の変化に応じた各部の電位変化について示している。プログラム動作図4は、プログラム動作時の電位配置および動作原理を示す図である。この不揮発性半導体記憶装置では、BBHE注入による書き込み時に、ソース電圧VCCをセルウェル電圧VSBよりも低くしてドレイン電圧GNDに近づけ、ドレイン-ソース間の電位差を小さくしたことにより、且つ、セルウェルに適切なバックゲート電圧を印加したことによるバックゲート効果によって、等価的にしきい値電圧Vth絶対値を高くしたことにより、ソース-ドレイン間がパンチスルーしにくくしている。これにより、ゲート長を0.1μm以下、たとえば60nm程度まで短くしたセル構造を実現している。また、セルウェルに適切なバックゲート電圧を印加することにより、書き込みおよび読み出し時に最も高速な動作が要求されるビットラインをGND-VCCで動作させることができるようにしている。これにより、ビットラインの制御回路を高速で標準的な正のVCC回路で構成することができ、高速化かつ構成の簡略化を可能にしている。まず書き込み動作のうちのプログラム動作について説明する。先に説明したようにMONOSメモリセルでは、電荷トラップ層16として導電性が低い窒化膜を用いているため、トラップされた電子が膜内で移動せず、トラップされた位置に留まる。メモリセルへの書き込みプログラムは、電荷トラップ層16へ電子を注入することによって行う。電子の注入は、図1に示したゲート電極18とドレイン14との間に正負の高電圧を印加することによるBBHE注入で行い、電子を電荷トラップ層16に注入する。電荷トラップ層16への電荷の注入は、正電位のゲート電極18と負電位のドレイン14の高い電位差によって生じる空乏層の高電界を利用したバンド間トンネリングによるホットエレクトロンBBHEBandtoBandtunnelinginducedHotElectron注入で行う。ただし、ドレイン=ビット線を正電位の範囲で制御できるようにするため、セルウェル12に正のバックゲート電圧を印加する。これにより、ドレインの接地電位は相対的に負電位となる。具体的には、図2~図5に示すように、セルウェル12にバックゲート電圧VSBとして4Vを印加し、ビット線BL但し、図4の例では、セルウェルごとにビット線を区分するためにメインビット線MBLおよびセレクトゲートSGを設けているので、メインビット線MBLを接地電位GND=0Vとする。そして、ワード線WLにゲート電圧VPとして10Vを印加する。このときソース線SLには、VCC=1.8Vを印加しておく。このプログラム動作を図12図15を用いて説明する。図15はカラムラッチの構成を示す図である。図12はプログラム動作時の図15各部の電圧波形図である。まず、図15に示すカラムラッチには書き込みデータが予めセットされており、書き込むべきビット線選択MBLに対してはノードNA=L、ノードNB=H状態Lはローレベル、Hはハイレベルである。であり、書き込まないビット線非選択MBLに対してはNA=H、NB=Lとする。スタンバイ状態から、まずt1において、選択WELを4Vにする。これはWELドライバ回路にディストリビュータ回路を介して接続されている正チャージポンプ回路を活性化することで実現する。t2において、選択SGを-2.2Vにする。これはSGドライバ回路にディストリビュータを介して接続されている負チャージポンプ回路を活性化することで実現できる。これにより選択SBLがMBLとつながりVCCに充電される。t3において、非選択WLをGNDにする。これまでは選択WLも非選択WLも共にVCCにしていた。詳細説明は別途WLドライバ回路説明時に行う。t4において、選択WLを10Vにする。これは、WLドライバ回路にディストリビュータ回路を介して接続されている正チャージポンプ回路を活性化することで実現する。t5において、/BLH=Hとし、トランジスタP9をOFFにし、MBLをHフローティング状態にする。t6において、DDRV=H、/DDRV=Lとする。これにより、書き込むべきビット線に対してはノードNB=Hであるので、MBLはLGNDレベルにセットされる。一方、書き込みしないビット線に対してはNB=Lであるので、MBLはHVCCレベルにセットされる。t7の状態で、選択メモリセルのセルウェルには4V、ドレインには0V、ゲートには10V、ソースにはVCC=1.8Vをそれぞれ印加する。この電圧配置にすることにより、ドレインとセルウェルの接合面に空乏層の領域が発生するとともに。ドレイン内でバンド間トンネリングBTBTによるエレクトロン電子/ホールペアが生成される。この電子が前記空乏領域の強電界によって加速され高エネルギを持ったホットエレクトロンとなり、その一部がゲート電極に印加された正電圧に吸引されてトンネル酸化膜を越えて電荷トラップ層に注入される。予め決められた時間t7後半の状態この状態をプログラムパルス印加というを保った後、印加電圧を次の手順で戻していく。t8において、DDRV=L、/DDRV=Hとし、トランジスタP5、N5をOFF状態にする。t9において、/BLH=Lとする。これにより、t10の状態で、選択MBLがVCCに戻る。t11において、選択WLをVCCに戻す。これは、WLドライバ回路にディストリビュータを介して接続されている正チャージポンプ回路を非活性化することで実現する。t12において、選択WLをGNDにすると共に、非選択WLをVCCにする。プログラムベリファイ動作次に、図2,図3,図6,図7を参照して、プログラムベリファイの動作について説明する。プログラムベリファイは、プログラム対象セルのしきい値が所定電位になっているかを確認することによって行う。そのため、プログラムと交互に繰り返し実行される動作である。高速書き込みを実現するためには、上記プログラムとベリファイの動作切り替えを高速に行う必要がある。上記プログラム動作時では、セルウェル12にバックゲート電圧VSBを印加しており、プログラム/ベリファイの切り替え時に寄生容量の大きいセルウェルの電圧を4VからVCCへ変化させるためには長時間が必要である。そこで、セルウェル12にバックゲート電圧VSB=4Vを印加したままベリファイを行う。ベリファイ動作では、セルウェル12の電圧が4Vのままであるため、ワード線WLは、通常の読み出し時の電圧-2.2V;後述よりも高い電圧、例えば-5Vに設定する。この状態で、ソース線SLとビット線MBLをVCCに充電したのち、ソースラインSLをGNDに駆動する。プログラム完了の場合には、チャネルが導通するため、ビットラインMBLは放電されGNDになる。プログラムが完了していない場合にはビットラインMBLはVCCのままである。このビットラインMBLの電位をカラムラッチに取り込み、これに基づいて次のプログラムパルス印加時のビットラインMBL電圧を決定する。すなわち、ラッチされた電位がVCCのビットラインのみ次のプログラムパルス時に再度電子の注入を行うようにする。このように、セルウェル12にバックゲート電圧VSB=4Vを印加したままの状態でベリファイを行うようにしたことにより、プログラム/ベリファイの切り替えが高速に行うことができ、ビットの高速書き込みを実現できる。このプログラムベリファイ動作について図12を参照して説明する。先ずt13において、選択WLを-5Vにする。これは、WLドライバ回路にディストリビュータ回路を介して接続される負チャージポンプ回路を活性化することで実現する。ベリファイ動作ではセルウェルの電圧が4Vのままであるため、ワード線は通常の読み出し時の電圧後述の-2.2Vより絶対値が高い電圧-5Vに設定している。t14において、/BLH=Hにし、MBLをHフローティング状態にする。続いてt15において、VRFRを=Hにする。このときNAがHならばトランジスタN7,N8を通じてMBLがGNDに放電される。NA=Hの状態は、カラムラッチが書き込み合格を示しており、該当するMBLは書き込み完了のメモリセルを介して放電される前に、トランジスタN7,N8を通じて放電される。t16において、選択SLをGNDにする。プログラム完了の場合には選択メモリセルのチャネルが導通するためSBLとMBLが放電される。一方、プログラムが完了していない場合には、SBLとMBLはVCCのままとなる。t17において、/SENSE=Lとする。MBLが放電されていれば、トランジスタP3がON状態になり、ノードNAがHにセットされ、書き込み合格を示す。この状態では、次のプログラムパルス印加時t7でMBLはHになり、プログラムパルスが印加されない。一方、MBLが放電されずHのままであれば、トランジスタP3がOFF状態になり、ノードNAはLのままである。この状態では、次のプログラムパルス印加時t7でMBLはLになり、プログラムパルスが印加される。すなわち、ラッチされた電位により次のプログラムパルス印加時に再度電子の注入を行うか、行わないかを決定する。t18において、VRFRをLに戻し、/SENSEをHに戻す。t19において、/BLHをLにする。これによりt20の状態で、MBLがVCCに戻る。t21において、選択WLをGNDに戻す。これはWLドライバ回路にディストリビュータ回路を介して接続される負チャージポンプ回路を非活性化することで実現できる。これでプログラムベリファイ動作が完了する。このときに、カラムラッチの状態を確認し、プログラムが完了していれば、t22に進むが、完了していなければt3に戻る。t3からt21の動作をプログラムが完了するまで繰り返す。t22において、非選択WLをVCCにする。t23において、選択SGをVCCにする。これによりSBLがMBLと電気的に遮断され、SBLがフローティング状態になる。t24において、選択WELをVCCにする。これはWELドライバ回路にディストリビュータ回路を介して接続される正チャージポンプ回路を非活性化することで実現できる。これでスタンバイ状態に戻る。以上、セルウェル12にバックゲート電圧VSB=4Vを印加したままベリファイを行う動作を説明したが、図12のt12においてセルウェル12の電位をVSB=4VからVCC=1.8Vに戻して動作させても良い。セルウェル12に高電圧を印加し、ゲート電極に負電圧を印加する状態は、後に述べる消去時の電位関係と同じである。製造プロセスによっては、ベリファイの電位関係であっても当該セルに消去動作が発生する場合がある。このような問題を解消するためには、セルウェル電位をVCCに戻してベリファイせざるを得ない。このように動作させると、ウェルの充放電に要する時間が短縮化できるという効果は得られないが、その一方でベリファイ時のゲート電極の電位VVRは-5Vから-2.2Vに変更できる。これらの電圧は通常チャージポンプから発生するが、このチャージポンプの消費電力はその発生電圧の絶対値に比例するので、-5Vから-2.2Vに変更すると、それに応じてチャージポンプの消費電力は低減できる。読み出し動作一方、読み出しリード動作は、書き込み動作に比べて高速の動作が要求され、ビット線のみならずワード線の高速切り替えも必要であるため、セルウェル12に印加されるバックゲート電圧を通常の電圧VCC=1.8Vとし、ワード線WLに印加する読み出し電圧を-2.2Vとしている。ここで図2,図3,図8,図9を参照して、読み出し動作について説明する。読み出し時には、セルウェル12にバックゲート電圧としてVCCを印加し、ソース線SLに同じくVCCを印加する。読み出し対象のビット線21,25図1に示したドレイン14をGNDにしたのち、読み出し対象のワード線WLをVCCから読み出し電圧VR=-2.2Vに変化させる。これにより、この電位配置でセルがプログラム状態であればビット線MBLはVCCに上昇し、非プログラム状態であればGNDのままである。この読み出し動作を、図13を参照して説明する。スタンバイ状態から、まずt1において、/BLHをHにし、/BLLをHにする。同時にREAD=Hにし、トランジスタN3をON状態にする。このとき/SENSEはHであり、トランジスタN4もON状態にあるので、ノードNAはLにセットされる。さらに選択WLをGNDに、選択SGをGNDにする。/BLL=Hを受け、t2状態でMBLはLになる。t3において、SGドライバ回路にディストリビュータ回路を介して接続されている負チャージポンプを活性化することにより、選択SGを-2.2Vにする。これにより選択MBLと選択SBLとが電気的に接続され、選択SBLもLになる。t4において/BLLをLにし、MBLをLフローティングにする。t5において、WLドライバ回路にディストリビュータを介して接続されている負チャージポンプ回路を活性化することにより、選択WLを-2.2Vにする。選択メモリセルがプログラム状態であれば、チャネルが導通し、選択SBLがVCCへ充電され、これに応じて選択MBLもVCCに充電される。一方、選択メモリセルが消去状態であれば、チャネルが非導通であり、選択SBLと選択MBLとがLフローティングを保つ。t6において、/SENSEをLにする。MBLがHであれば、トランジスタP3がOFF状態であるので、ノードNAはLのままであり、選択メモリセルがプログラム状態であることを示す。一方、MBLがLのままであると、トランジスタP3がON状態になり、ノードNAはHにセットされ、選択メモリセルが消去状態であることを示す。この値をリードデータとしチップから出力する。出力回路は図示せずt7において、/SENSE=Hとする。このときREAD=HであるのでノードNAはLにセットされる。t8において、WLドライバ回路にディストリビュータ回路を介して接続されている負チャージポンプ回路を非活性化することにより選択WLをGNDに戻す。同時に、SGドライバ回路にディストリビュータ回路を介して接続されている負チャージポンプ回路を非活性化することにより選択SLをGNDに戻す。t9において、/BLHをLにする。これによりt10の状態で、MBLがVCCに戻る。t11において、READをLに、選択WLをVCCに、選択SGをVCCにそれぞれ戻す。これでスタンバイ状態に戻る。消去動作次に消去動作について説明する。消去の方法は、FNFowler-Nordheimトンネルによる引き抜きと、基板ホットホール注入による消去方法とがある。ここでは、図2,図3,図10,図11を参照してFNトンネルによる引き抜きについて説明する。消去は、セルウェル12単位で行われる。セルウェル12およびソース線SLは6Vにし、ワード線WLに-8Vの高電圧を印加し、ビット線MBLをフローティングにする。これにより、ゲート18とセルウェル12との間に大きな電位差が生じ、電荷トラップ層16にトラップされている電子がFNトンネル効果によってトンネル絶縁膜15を通過してセルウェル12に飛び移ることにより引き抜かれる。以上の電位配置および動作により、Y系の回路をGND-VCCで動作する高速の回路で構成することができる。この消去動作について図14を参照して説明する。スタンバイ状態から、まずt1において、選択WLをGNDにする。消去はブロック単位で実施するので、選択WLは該当ブロック内の全てのWLである。例えば図24に示すようなメモリアレイの場合、WL0からWL63の64本となる。t2において、WELドライバ回路、SGドライバ回路、WELSGドライバ回路、及びSLドライバ回路にディストリビュータ回路を介して接続されている正チャージポンプ回路を活性化すると共に、WLドライバ回路にディストリビュータ回路を介して接続されている負チャージポンプ回路を活性化する。これにより、選択WEL、選択SG、選択WELSG、及び選択SLが6Vに、選択WLが-8Vになる。また選択SBLは選択メモリセルのチャネルが導通しているため、SLと同電位の6Vになる。この電位配置にすることにより、選択メモリセルのゲートとレインとの間に大きな電位差が生じこの場合14V電荷トラップ層にトラップされている電子がFNトンネル効果によってトンネル酸化膜を通過してドレインに飛び移ることにより引き抜かれる。予め決められた時間t2後半の状態この状態を消去パルス印加というを保った後、印加電圧を次の手順で戻していく。t3において、WELドライバ回路、SGドライバ回路、WELSGドライバ回路、及びSLドライバ回路にディストリビュータ回路を介して接続されている正チャージポンプ回路を非活性化する。これにより、選択WEL、選択SG、選択WELSG、及び選択SLがVCCに戻る。また、選択WLは-8Vのままであるので、選択メモリセルのチャネルはまだ導通しており、SBLはSLと同じVCCに戻る。t4において、WLドライバ回路にディストリビュータ回路を介して接続されている負チャージポンプ回路を非活性化する。これにより選択WLはGNDになる。t5において、選択SGをGNDにする。これ以降、消去ベリファイ動作に移行する。消去ベリファイでは消去対象のセルのしきい値が所定電位になっているかを確認する動作である。t6において、WLドライバ回路にディストリビュータ回路を介して接続されている負チャージポンプを活性化することで、選択WLを-6Vにする。同時に、SGドライバ回路にディストリビュータ回路を介して接続されている負チャージポンプを活性化することで、選択SGを-2.2Vにする。t7において、READ=Hし、トランジスタN3をON状態にすると、既にトランジスタN4がON状態であることから、ノードNAはLにセットされる。ノードNAがLになるとノードNBはHになる。t8において、/BLH=Hとする。これによりトランジスタP9がOFFし、MBLはHフローティング状態になる。t9において、選択SLをGNDにする。消去完了時にはチャネルが遮断するため、SBLとMBLは放電されない。一方、一つでもプログラム状態のセルがあれば、そのセルのチャネルを通じてSBLとMBLは放電される。t10において、/SENSE=Lとする。MBLが放電されずHのままであれば、トランジスタP3がOFF状態であるので、ノードNAはLのままであり、対象のメモリセルが消去状態であることを示す。一方、MBLが放電されLに下がると、トランジスタP3がON状態になり、ノードNAはHにセットされ、対象のメモリセルが書き込み状態であることを示す。対象のメモリセルが書き込み状態であれば、次の消去パルス印加を行うこととする。ブロック内の全てのWLを選択してベリファイしているので、ベリファイ動作は一回の読み出しで実施できる。t11において、/SENSE=Hとする。このときREAD=HであるのでノードNAはLにセットされる。t12において、/BLH=Lにし、READ=Lにする。t13において、/BLH=Lを受けて、MBLがVCCになる。t14において、WLドライバ回路にディストリビュータ回路を介して接続されている負チャージポンプ回路を非活性化することにより、選択WLをGNDに戻す。t15において、SGドライバ回路にディストリビュータ回路を介して接続されている負チャージポンプ回路を非活性化することにより、選択SGをGNDに戻す。t16において、選択SGをVCCに戻す。これで消去ベリファイ動作が完了する。このときに、カラムラッチの状態を確認し、消去が完了していればt17に進むが、完了していればt2に戻る。t2からt16の動作を消去が完了するまで繰り返す。t17において、選択WLをVCCに戻す。これでスタンバイ状態に戻る。次に、前記各ドライバ回路およびディストリビュータ回路の構成について説明する。WLドライバ回路プログラムパルス印加時、選択WLは10V、非選択WLはGNDに設定する図12のプログラム動作時のt7参照。消去パルス印加時、選択WLは-6V、非選択WLはVCC=1.8Vに設定する図14の消去動作時のt2参照。選択WLに正及び負の電圧を供給するデコーダ回路には、例えば特許第3223877号に開示された構成がある。しかし、この構成では、非選択WLが0Vに固定されており、今回のWLデコーダ動作に適合しない。そこで、図16に示した構成により、非選択WLをVCC及びGNDに変更できる回路を実現した。図16はWLドライバ回路である。この図16において、VPWLはVCC以上の正の高電圧であり、後述するディストリビュータ回路を介して正チャージポンプ回路から電圧を受ける。一方、VNWLはGND以下の負の高電圧であり、後述するディストリビュータ回路を介して負チャージポンプ回路から電圧を受ける。トランジスタN6、N7、P6、P7、及びインバータ15から成るレベルシフト回路17は、入力信号SELWLの[VCC,GND]の2値信号を[VPWL,GND]に変換する。レベルシフト回路17から信号を受けたレベルシフト回路18はトランジスタN5、N4、P5、P4から成り、入力信号[VPWL,GND]の2値信号を[VPWL,VNWL]に変換し、ノードVSELWLに供給する。一方、トランジスタN12,N13,P12,P13、及びインバータ16から成るレベルシフト回路19は、WL選択アドレス信号をデコードするANDゲート17の出力[VCC,GND]の2値信号を受け[VPWL,GND]に変換する。レベルシフト回路19から信号を受けたレベルシフト回路20は、トランジスタN10,N11,P10,P11から成り、入力信号[VPWL,GND]の2値信号を[VPWL,VNWL]に変換し、トランジスタN9,P9からなるインバータに供給する。トランジスタN9,P9からなるインバータの出力はDECWL1とする。DECWL1はトランジスタN8,P8からなるインバータに入力され、当該インバータはDECWL0を出力する。アドレスが選択状態になり、ANDゲート17の出力がVCCのとき、DECWL1がVPWLに、DECWL0がVNWLになる。このとき、トランジスタN2,P1がONし、トランジスタN1,P2がOFFするので、WLにはVSELWLの電圧が伝播する。これがWL選択状態である。前述のとおり、SELWL=VCCのとき、VSELWL=VPWLとなり、選択状態のWLに正の高電圧が印加される。また、SELWL=GNDのとき、VSELWL=VNWLとなり、選択状態のWLに負の高電圧が印加される。これにより選択WLには正負の高電圧を印加することができる。一方、アドレスが非選択状態になり、ANDゲート17の出力がGNDのとき、DECWL1がVNWLに、DECWL0がVPWLになる。このとき、トランジスタN2,P1がOFFし、トランジスタN1,P2がONするのでWLにはVUSELWLの電圧が伝播する。これがWL非選択状態である。USELWLがGNDのときVUSELWLはインバータ14によりVCCになり、非選択WLはVCCとなる。また、USELWLがVCCのときVUSELWLはインバータ14によりGNDになり、非選択WLはGNDとなる。以上のような構成によれば、選択WLを正負の高電圧に設定でき、かつ非選択のWLをVCC/GNDに設定できる。SGドライバ回路図17はSGドライバ回路の構成を示す図である。素子の記号はWLドライバ回路の各素子と対応する。SGドライバ回路の構成はWLドライバ回路と同様であるが、WLドライバ回路においてVUSELWL信号に相当する部分がVCCになっている。これはSGにおいては非選択SGのレベルが各動作条件で常にVCCになっているためである。このような構成によれば、選択SGを正負の高電圧VPSGに設定でき、非選択WLをVCCにできる。WELドライバ回路図18はWELドライバ回路の構成を示す図である。この構成によれば、選択WELにはVPWELレベルが、非選択WELにはVCCがそれぞれ供給される。WELSGドライバ回路図19はWELSGドライバ回路の構成を示す図である。この構成によれば、選択WELSGにはVPWELSGレベルが、非選択WELSGにはVCCがそれぞれ供給される。SLドライバ回路図20は、SLドライバ回路の構成を示す図である。SLにはVCC、GND及び消去時の6Vが印加される。高電圧の6VはVPSLへ供給される。デコード信号により選択状態になると、トランジスタP1、N2がON状態、トランジスタN1がOFF状態になり、SLへはVSELSLが伝播される。一方、非選択状態になると、トランジスタP1,N2がOFF状態、トランジスタN1がON状態になり、SLへはGNDが伝播される。消去ベリファイ時t9及びプログラムベリファイ時t16においては、選択SLをGNDに変化させ、当該SLに接続されているプログラム状態のメモリセル群を通じてSBL及びMBLを放電する。選択SLをGNDに変化させるには、/SETHをHにすることにより実現する。ディストリビュータ回路WLドライバ回路は図16に示すように、VCC以上の正の高電圧としてVPWLを、また、GND以下の負の高電圧としてVNWLをそれぞれディストリビュータ回路から受けている。以下に、このディストリビュータ回路に関して説明する。図21はディストリビュータ回路の構成を示す図である。VPHは第1の正チャージポンプ回路、VPLは第2の正チャージポンプ回路であり、VNHは第1の負チャージポンプ回路、VNLは第2の負チャージポンプである。チャージポンプ回路とは例えば特許第2141320号に開示される高電圧発生回路であり、その活性信号図示せずを受けて出力端子に高電圧を与えるものである。また、特許第2141320号に開示されるチャージポンプは、その出力電圧のレベルを感知してこれをフードバックすることにより、所望の電圧レベルを発生させることができる。チャージポンプVPHの出力は正切り替え回路SP1を通じてVPWLに接続されている。正切り替え回路SP1は、制御信号図示せずに応じてVPHの出力とVPWLとを電気的に接続するモードと電源VCCとVPWLとを電気的に接続するモードとを持つ。具体的には、例えば特許第2658916号に開示された回路と同様の、図22に示す回路で実現できる。ここで、VPHの出力とVPWLとを電気的に接続するときは、SELVPHをHにする。このとき、トランジスタN13,N14,P13,P14から成るレベルシフト回路により、トランジスタP16はON状態になり、かつ、トランジスタN11,N12,P11,P12から成るレベルシフト回路により、トランジスタP15はON状態になる。一方、トランジスタN16はOFF状態である。これにより、VPHとVPWLとが電気的に接続される。VCCとVPWLとを電気的に接続するときは、SELVCCをHにする。このとき、トランジスタN3,N4,P3,P4から成るレベルシフト回路により、トランジスタP6はON状態になり、かつ、トランジスタN1,N2,P1,P2から成るレベルシフト回路により、トランジスタP5はON状態になる。一方、トランジスタN6はOFF状態である。これにより、VCCとVPWLとが電気的に接続される。チャージポンプVNHの出力は負切り替え回路SN1を通じてVNWLに接続されている。負切り替え回路SN1は制御信号図示せずに応じて、VNHの出力とVNWLとを電気的に接続するモードと電源GNDとVNWLとを電気的に接続するモードとを持つ。具体的な回路は、例えば特許第2658916号に開示された回路と同様の、図23の構成で実現できる。VNHの出力とVNWLとを電気的に接続するときは、SELVNHをLにする。このとき、トランジスタN13、N14、P13、P14から成るレベルシフト回路により、トランジスタN16はON状態になり、かつ、トランジスタN11、N12、P11、P12から成るレベルシフト回路により、トランジスタN15はON状態になる。一方トランジスタP16はOFF状態である。これにより、VNHとVNWLとが電気的に接続される。GNDとVNWLとを電気的に接続するときは、SELGNDをLにする。このとき、トランジスタN3,N4,P3,P4から成るレベルシフト回路により、トランジスタN6はON状態になり、かつ、トランジスタN1,N2,P1,P2から成るレベルシフト回路により、トランジスタN5はON状態になる。一方トランジスタP6はOFF状態である。これにより、GNDとVNWLとが電気的に接続される。以上のような構成により、VPWLへはVPHかVCCかいずれかの電圧が、VNWLへはVNHかGNDかいずれかの電圧がそれぞれ伝播される。SGドライバ回路は図17に示すように、VCC以上の正の高電圧としてVPSGを、また、GND以下の負の高電圧としてVNSGをそれぞれ高電圧切り替え回路から受けている。図21において、チャージポンプVPHの出力は正切り替え回路SP2を通じてVPSGに接続されている。チャージポンプVNLの出力は負切り替え回路SN2を通じてVNSGに接続されている。このような構成により、VPSGへはVPHかVCCのいずれかの電圧が、VNSGへはVNLかGNDのいずれかの電圧がそれぞれ伝播される。また、チャージポンプVPLの出力は、正切り替え回路SP3,SP4,SP5を介してVPSL,VPWEL,VPWELSGにそれぞれ接続されている。以上説明したように、この実施形態では、バックゲート電圧を印加してソースにドレイン電圧とソース電圧の中間の電圧を印加したことにより、ドレイン-ソース間に掛かる電圧が下がることと、バックゲート効果により等価的にVth絶対値が高くなるためにパンチスルーしにくくなり、これによって、ゲート長のスケーラビリティ短ゲート化を大幅に改善することが可能になり、NOR型の構造において、0.1μm以下のゲート長を実現することも困難でなくなった。また、この実施形態では、高速の書き込みを実現するために次の2点を実現している。1書き込みに続く書き込みベリファイ時に、ウェルに適正な電圧VSBまたはその近似値をを印加したまま、すなわちウェルを充電したまま、ゲート電極に前記VPとは逆極性の電圧VVRを印加して、ドレインに現れる電位をビットデータとして読み出すことによって、充放電に要する時間が短縮化できる。また、充放電の際の消費電力が抑制できる。これにより、プログラムとベリファイとの切り替えを容量の大きい電源回路を用いずに高速に行うことが可能になった。2また、この発明によれば、ビットデータの通常読出時に、ウェルに前記VCC、ゲート電極に前記VPとは逆極性の電位VR、ソースにVCCをそれぞれ印加してドレインに現れる電位を読み出すようにし、書込ベリファイ時のゲート電極の電位VVRの絶対値を前記VRの絶対値より大きくしたことにより、上記のようにウェルを高電位にしたままビットデータを読み出す際に、メモリセルのしきい値の絶対値が大きくなることに対応して、そのしきい値の変動が吸収される。そのため、ノイズマージンが広くなり、書き込みベリファイをより安定して行うことができるようになった。なお、本実施形態では、pチャネルMONOS構造のメモリセルに対する書込方法について説明しているが、図3の電位配置等の極性を反転することにより、この発明をnチャネルMONOSメモリに適用することも可能である。また、本実施形態では、図1に示したMONOS構造のメモリセルに対する書込方法を説明しているが、これ以外にも、フローティングゲート型の不揮発性半導体メモリ、ナノクリスタル層に電荷を保持する不揮発性半導体メモリ等に適用することができる。なお、図3等に示した電圧値は一例であり、本発明の条件に合致する電圧であればどのような電圧でもよい。"