"同じ方向に向くアクティブ表面を有する2つ以上の積層ダイ層と、前記2つ以上の積層ダイ層を貫通し、関連するキャパシタンスを有する少なくとも1つのインターコネクトと、前記2つ以上の積層ダイ層のうちの少なくとも1つの上の少なくとも1つの受信機及び前記2つ以上の積層ダイ層のうちの少なくとも1つの上の少なくとも1つの送信機と、を備え、前記少なくとも1つの送信機は、結合キャパシタを通して前記少なくとも1つのインターコネクトに接続され、前記少なくとも1つの送信機及び前記少なくとも1つの受信機は、AC結合によって前記少なくとも1つのインターコネクトを通して互いに結合される、装置。前記少なくとも1つの受信機は、フィードバックキーパー回路要素を備える、請求項1に記載の装置。前記少なくとも1つの受信機は差動受信機である、請求項2に記載の装置。前記少なくとも1つのインターコネクトは貫通シリコンビアを含む、請求項1から3の何れか1項に記載の装置。前記少なくとも1つのインターコネクトは部分接続式貫通シリコンビアを含む、請求項1から3の何れか1項に記載の装置。前記結合キャパシタは、前記少なくとも1つのインターコネクトの回りに同軸的に配設された導電性ピースから形成される、請求項1から5の何れか1項に記載の装置。TX結合キャパシタは、前記関連するインターコネクトキャパシタンスより小さいキャパシタンスを有する、請求項1から6の何れか1項に記載の装置。結合キャパシタを使用することなく、前記少なくとも1つのインターコネクトに直接結合された少なくとも1つの受信機を備える、請求項1から7の何れか1項に記載の装置。前記少なくとも1つのインターコネクトに直接結合された少なくとも1つの送信機を備える、請求項1から8の何れか1項に記載の装置。前記2つ以上の積層ダイ層は、結合キャパシタによって互いから絶縁された異なるDCバイアス印加レベルを必要とするコアロジック層及び1つ又は複数のメモリ層を備える、請求項1から9の何れか1項に記載の装置。異なる技術のコアロジック層及び1つ又は複数のメモリ層を含む少なくとも2つの集積回路IC層と、前記少なくとも2つの層を互いに通信可能にリンクするバスと、を備え、前記バスは、前記少なくとも3つの層を貫通して接続された1つ又は複数のインターコネクトを含み、各層は、結合キャパシタを通して前記1つ又は複数のインターコネクトに結合された少なくとも1つのバスインタフェースを含む、装置。少なくとも2つの層用のバスインタフェースは異なるDCレベルにバイアスされる、請求項11に記載の装置。前記バスインタフェースは、前記結合キャパシタを通して前記1つ又は複数のインターコネクトに結合された送信機及び受信機を備える、請求項11または12に記載の装置。前記結合キャパシタは、前記1つ又は複数のインターコネクトのキャパシタンスより小さいキャパシタンスを有し、受信機によって見られるAC信号スイングは、関連する送信機によって送信されるスイングレベルから分圧される、請求項11から13の何れか1項に記載の装置。前記結合キャパシタはオンダイ金属キャパシタンスによって実装される、請求項11から14の何れか1項に記載の装置。前記結合キャパシタはMIMキャパシタによって実装される、請求項11から14の何れか1項に記載の装置。前記結合キャパシタは、2つの隣接するTSVを使用して実装されたキャパシタによって実装される、請求項11から14の何れか1項に記載の装置。前記結合キャパシタは、再分配層内で実装されたキャパシタによって実装される、請求項11から14の何れか1項に記載の装置。前記結合キャパシタは、TSVと同軸的に配設された電極によって実装される、請求項11から14の何れか1項に記載の装置。前記結合キャパシタは、ダイ間キャパシタとして実装される、請求項11から14の何れか1項に記載の装置。同じ方向に向くアクティブ表面を有する2つ以上の積層ダイ層と、前記2つ以上の積層ダイ層を貫通し、関連するキャパシタンスを有する少なくとも1つのインターコネクトと、前記2つ以上の積層ダイ層上の受信機及び送信機と、を備え、前記受信機の少なくとも1つは結合キャパシタを通して前記少なくとも1つのインターコネクトに接続され、前記送信機及び前記受信機は、AC結合によって前記少なくとも1つのインターコネクトを通して互いに結合される、装置。前記少なくとも1つの受信機は、フィードバックキーパー回路要素を備える、請求項21に記載の装置。送信機結合キャパシタは、前記関連するインターコネクトキャパシタンスより小さいキャパシタンスを有する、請求項21または22に記載の装置。前記送信機の少なくとも1つは、結合キャパシタを通して前記少なくとも1つのインターコネクトに接続される、請求項21から23の何れか1項に記載の装置。複数のダイが、ダイ間の信号接続によって、3次元モジュール又は積層体stacksと一般に呼ばれるものに積層されることができ、回路コンポーネント容量が増加したICモジュールをもたらす。幾つかの実施形態は、3D積層モジュール用の容量性AC結合層間通信を提供する。容量性AC結合、例えば同調式AC結合は、特に導体インターコネクトの推定又は測定される容量特性を考慮すると、インダクタンス及びキャパシタンスによって通常左右される3D実施態様に好適であるとすることができる。容量性結合通信によって、積層ダイは、DCの観点から、互いから減結合され、それにより、層間の独立したバイアス条件を可能にすることができる。こうしたAC結合によって、ポイントツーポイント並びにポイントツーマルチポイントの信号送信を効率的に実施することができ、ダイ間通信領域における新しい機会を可能にする。さらに、AC結合は、2つの利点を組合せることができる。第1に、電力消費が、通常、周波数とともにスケーリングされることになる。そのため、インターコネクト上にトラフィックが全く存在しないとき、電力をほとんど又は全く消費しないことができる。第2に、AC結合は、エネルギー効率及び最大帯域幅を改善することができる、すなわち、例えば低電圧減結合信号送信アプローチと比較して、高い容量性負荷条件を有する高積層体の場合にそれらを改善することができる。図1は、携帯電話、可搬型パーソナルコンピュータ、又はサーバコンピュータ等のコンピューティングデバイス用の例示的なヘテロジニアス3Dモジュールの概念図である。ヘテロジニアスモジュールは、2つ以上の異なるプロセス、例えば、利用可能なトランジスタ機構寸法、電源レベル等から形成される2つ以上の集積回路ダイを備えるモジュールである。例えば、コアロジックダイ用のプロセス又は技術は、通常、フラッシュメモリダイ用のプロセス又は技術と異なることになる。示す3Dモジュールは、コアロジック層102、PCM相変化メモリ層104、SRAM層106、eDRAM層108、及びDRAM層110を有する。3Dモジュールはまた、信号を相互接続するための多数の導電性インターコネクト示す図では貫通シリコンビアthroughsiliconviaTSV及び異なる電子層間の電源基準を有する。TSVは、積層ダイのプロセス、機能的要求、及び負荷要求に応じて、異なる長さ、異なる幅、及び異なる電気特性とすることができる。異なる層間の相互接続を実装するために、他のタイプのインターコネクト構造も存在する場合がある。さらに、TSVが示され論じられるが、他の適したインターコネクト構造を、以下のセクションで対処されるAC結合式インターコネクトを実装するために使用することができる。eDRAMが、埋め込み式DRAM、すなわちASIC又はプロセッサと同じダイ上に集積され得るキャパシタベースのダイナミックランダムアクセスメモリを表すことに留意されたい。eDRAMは、通常、かなりリーク性であるが、従来のDRAMより高速である。PCMは相変化メモリを表す。PCMは、不揮発性コンピュータメモリのタイプである。現在のところ、PCMは、カルコゲナイドガラスの独特の挙動を主に利用する。図2は、3D積層体の一部分の側面図を示す。3D積層体は、再分配層及びマイクロバンプエリア層204を通してともに搭載されるダイ層202を備える。再分配層はそれぞれ、ダイの一部から形成され、一方、マイクロバンプパッド図示せずを含むは、ダイの中間に配設される。この図は、前面から背面に搭載されたダイ例えば、前面アクティブ層が全て、同じ方向に、示す図で下方に向くを示すが、幾つかの実施態様では、他の適したスキームが使用され得る。これらのラインに沿って、機能的ダイ層は、任意の適した順序であり得るが、ほとんどの熱を発生する層例えば、コア/プロセッサ層複数の場合もあるを、外側表面上に、例えば上部又は下部上に設置することが望ましい場合がある。同様に、帯域幅の改善のため、異なる層が、或る特定の他の層の近くになるように作られて、より高い優先度のチャネルについてより高速な転送レートを達成することができる。図3は、幾つかの実施形態による、ビットライン用のAC結合式層間リンク実施態様を示す概念図である。示されるのは、コア層310、PCM層312、SRAM層314、eDRAM層316、並びにDRAM層318及び320を貫通して配設されるインターコネクト例えば、TSV305である。簡略化のために、単一ラインが示されるが、層間リンクが、データ信号、アドレス信号、及び/又は制御信号について複数ラインを備えることができることが認識されるであろう。示す実施形態では、各層は、送信機結合キャパシタCCTxを通してTSVに結合される送信機ドライバ302及び受信機結合キャパシタCCRxを通してTSVに結合される受信機ドライバ304を有する。示す実施形態では、コア層310用の受信機は、そのDCレベルを規定するために、データラインに直接接続される。これは、並列トポロジに好適であるとすることができ、接続された積重層の任意の2つ以上の層間の通信を可能にする。そのため、他の層デバイスこの実施形態ではメモリデバイスは、DCの観点から互いから分離されるため、それらの層デバイスの個々の要求されるDCバイアスを、他の層に不適切に影響を及ぼすことなくローカルに生成できる。TSVに直接接続されたコア内に受信機を有することは単なる1つの実施態様であり、それが、もちろん必要とされないことが認識されるべきである。例えば、受信機段及び送信機段の全てが、キャパシタを使用して分離されることができ、TSVチェーンが、フローティングになるか又は更なる回路によってバイアスされることを許容される。これらのラインに沿って、幾つかの実施形態によれば、Rx側の結合キャパシタンスは必要とされない場合がある。例えば、受信機の一部又は全てが同じDC電圧を使用する場合、少なくとも、共通受信機DCバイアスレベルを有するモジュール内のTx/Rxネットワークについて、結合キャパシタを受信機側で省略することができる。そのため、異なるスキームが使用され得る。結合キャパシタは、全ての受信機で使用され得るか、又は共通インターコネクトのDCレベルを規定する受信機を除く全ての受信機で使用され得る図3の実施形態。代替的に、同じDCレベルで動作する受信機の1つ又は複数のネットワークグループは、結合キャパシタを省略し得る。この実施形態では、信号ラインが双方向信号送信のために使用されるが、他の実施形態では、別個のラインが単方向受信及び送信のために使用され得る。さらに、概念は、シングルエンド型に適用されるとともに差動信号送信スキームのために適用され得、また、ポイントツーポイント又はポイントツーマルチポイントのリンクのために使用され得る。連続した又は区分化された層から層へ直列に部分接続されたインターコネクト穴を通して設置されたTSV等を、各ラインについて使用することができることも留意されるべきである。2つ以上の導電性セグメントからなるインターコネクトは、導電性ICモジュールトレースを通して部分方式でともに接続されると、通常、異なる反応容量性、誘導性特性を有するであろう。図4は、幾つかの実施形態による、AC結合バスの実施態様を使用する層間通信を示すブロック図である。図4は、バス構成を使用してともにリンクされた異なる層を示す。すなわち、各機能層は、共通バス、例えば、幾つかのデータ、制御、及びアドレスのインターコネクトラインを有するバスに結合される。他の実施形態では、専用のポイントツーポイントバスリンクか若しくは専用のポイントツーマルチポイントバスリンク、又は専用バスリンクと共有バスリンクの組合せが実装され得る。図5は、幾つかの実施形態による、図3の図用の送信機-受信機リンクの一部分を示す略図である。結合キャパシタCCTx,CCRxが、等価送信機及び受信機キャパシタンスCtx,Crxとともに示される。同様に示されるのは、送信機及び受信機302,304に結合されるインターコネクト例えば、TSV用の等価キャパシタンスCStackである。インターコネクト積層体キャパシタンスは、TSV、ESDデバイス、マイクロバンプ、金属積層体コンポーネント、再分配層等から生じる場合があることに留意されたい。受信機304は、この実施形態では、フィードバックキーパー回路505によって実装されるのが示され、フィードバックキーパー回路505は、受信機304とともに、インピーダンスZ2及び可変インピーダンスZ1を含む。便宜のためまた理解を容易にするため、例示的なキャパシタ値もまた示される。3Dモジュールが更に高い積層体を有する場合、長いTSVチェーンが生まれる場合があり、3Dモジュールが比較的高い容量性負荷を有することをもたらし得る。こうした容量性負荷は、ポイントツーマルチポイント構成の場合に更に増加する場合がある。積層体負荷と直列に結合キャパシタ例えば、図5のCCTx、CCRxを設けることは、受信機と送信機との間の有効総キャパシタンスを実質的に低減し得る。送信機302の観点から、結合キャパシタCCTx,CCRxは、インターコネクトキャパシタンスCStack及び受信機減結合キャパシタンスCrxに対して電圧分割器を効果的に形成する。幾つかの実施形態では、第1の分割器のキャパシタンス比CCTx対CStackを、特に考慮することができる。例えば、例示的な容量値によって、キャパシタンス比CCTx対CStackの比は、1:10の程度とすることができ、それが、約10:1のインピーダンス比に相当し、それにより、送信機から提供されかつ受信機によって見られる電圧フルスイングレベルを低減する。例えば、送信機ドライバ出力信号が1Vのスイングマグニチュードを有する場合、インターコネクト積層体CStackノードにおけるスイングレベルは、約100mVまで低減されることになる。これは、電力消費及び速度に関する利点を提供することができる。幾つかの実施形態では、第2のキャパシタンス比CCRx対CRxを、同様に考慮することができる。示す例では、第2のキャパシタンス比は約5:1である。この全体の回路によって、AC結合アプローチは、DC電力消費を実質的に回避し、同時に、チャネルキャパシタンスにおける電圧スイングを低減するため、広い周波数範囲にわたってエネルギー効率的であることができる。積層体インターコネクト例えば、TSVが、同様に、例えば約10pH~50pHの範囲の寄生インダクタンスを有する場合がある。こうしたインダクタンスを、例えば、送信機及び受信機について結合キャパシタ値を選択するときに考慮することができる。例えば、通常100fF~1pFの1積層ダイ当たりのチャネルキャパシタンス結合キャパシタ、積層体キャパシタンス、及び受信機/送信機キャパシタンスを考慮してによって、また、上記で述べた範囲内の積層体寄生インダクタンスによって、約20GHz~160GHzの共振周波数がもたらされる場合がある。こうした共振周波数は、共振ピークを通して適切に高い信号送信用カットオフ周波数を得ることをサポートする。図6は、図5に示すフィードバックキーパー505のために使用され得るフィードバックキーパーの実装の実施形態を示す。図6は、差動信号送信の実装用のフィードバックキーパーの原理を示す。この回路によって、差動センス増幅器が、シングルエンド型出力Outputとともに使用され、シングルエンド型出力には、通常、ラッチ段が続くべきであることに留意されたい。回路は、トランジスタP1、P2、及びN1~N4を備える受信機404と、トランジスタN5、N6を備えるインピーダンスZ2と、トランジスタP3、P4、P5、P6、P7、及びP8、並びにインバータ608を備える制御可能インピーダンスZ1とを含む。Z1及びZ2のトランジスタは、受信機入力トランジスタN1及びN2の入力InP,InN用のDCバイアス電圧を生成するように動作する。トランジスタN4、N5、及びN6は、インピーダンスZ1、Z2、及び受信機ドライバ404用の、バイアス信号Biasによって制御される電流源として機能する。トランジスタP5及びP8は、インピーダンスZ1用の抵抗器として機能する。出力Outputのロジック状態に応じて、InP及びInNにおいてZ1及びZ2によって生成されることができる、2つのDCバイアスレベル、高レベルと低レベルが存在する。Outputがハイである場合、P7がオンになり、InPをより高いDCバイアスレベルに、また、InNをより低いバイアスレベルにさせる。一方、Outputがロジックローである場合、P4がオンになり、InNはより高いバイアスレベルにあり、一方、InPはより低いバイアスレベルを受ける。より低いDCバイアスレベル及びより高いDCバイアスレベルについての実際のアナログ値は、P6~P8及びN6についての設計選択パラメータ並びにバイアス信号レベルによって決定される。各入力における更なるDCオフセットは、その極性が受信機の出力状態に依存する差動入力InP/InNの両端に印加される差動DC入力を生成する。受信機は、長い一定パターン中でさえも受信機入力において定常状態を維持するように、正のフィードバックのために構成される。ほとんどの実施形態では、差動オフセットレベルは、AC信号スイングより小さいが、差動入力の分解能より高くあるべきである。したがって、特別なDCバランシング、コーディング、又はスクランブリングメカニズムは、一般に必要とされないことになる。図7~図11は、結合キャパシタを実装するために、同軸的に構成されたインターコネクト図のTSVを使用する更なる実施形態を示す。更なる実施形態は、送信機及び/又は受信機結合キャパシタを実装するための例示的なアプローチを示す。図7及び図8は、送信機結合キャパシタが同軸インターコネクトキャパシタによって実装され、他のキャパシタ構成が受信機結合キャパシタのために使用される実施形態を示す。図8の平断面図及び側断面図に示すように、これらの実施形態によって、結合キャパシタは、内側TSV構造の周りに同軸的に配設された導電性プレートから得ることができる。図9は、或る特定の結合キャパシタアプローチのためにバッファがどのように使用され得るかを示す。図10及び図11は、AC結合を有する同軸インターコネクト構造を使用する利点を強調する。図10は、通常のTSV実施態様を示す。この設計によって、例えば熱応力により再分配層及び/又はマイクロバンプエリアからTSVがせん断するリスクが存在する場合がある。対照的に、図11の同軸インターコネクト設計はこの問題を回避する。DC結合式アプローチと比較して、外側及び内側円柱を薄くすることができるため、より小さな応力が生じる。結合キャパシタを他の方法で形成することができる。例えば、結合キャパシタを、例えば約500fFキャパシタンス程度のダイ境界キャパシタから形成することができる。MIMキャパシタ及び/又はインターコネクト構造に隣接する寄生キャパシタンスが使用され得る。キャパシタンスを、他の方法で実装することもできる。例えば、図12を参照して、キャパシタンスを、2つの隣接するTSVから生じるキャパシタンスによって実装することができる。図13に示すように、ダイ間キャパシタもまた使用され得る。ダイ間キャパシタは、2つの隣接するダイの金属パッドから形成することができる。パッドは、互いの上に存在し、プレートタイプキャパシタを形成する。しかし、こうしたキャパシタによって、他の実施形態の場合と同様に、更なるバッファリングが所望される場合がある。インターコネクトのショート及びオープンが、3D積層体についての所望の歩留まりを制限する重要な因子であり得ることが述べられるべきである。運よく、本発明の実施形態の場合、これは、試験機器リンクの使用によって軽減され、試験機器リンクは、AC結合チャネルの1つ又は複数を通した接触を必要とすることなく実装され得るため簡略化されることができる。本明細書で教示されるように、3D積層体に関してAC結合を使用することについて入手可能な幾つかの異なる利益が存在する場合がある。例えば、異なる層におけるDCバイアス印加が互いから減結合され得るため、異なるバイアス要求を有する異なる技術が、好都合に混合され得る。さらに、幾つかの実施形態では、所望のエネルギー効率を、広い周波数範囲にわたって達成することができる。非常に少ないゼロに近づかない場合静的電力消費が存在する場合がある。さらに、信号送信帯域幅は、キャパシタンス低減及び寄生インターコネクトインダクタンスによる共振効果によって増加することができる。大きな利益は、非接触プロービングを使用して試験を実施できることであるとすることができる。これは、薄化されたウェハに損傷を与え、したがって、歩留まりに影響を及ぼし得る直接プロービングと対照的である。同様に、ESD問題が、通常、非接触プロービングによって軽減される。AC結合によって、受信機がTSVのチェーンに直接接続されることが必要とされないことが認識されるべきである。先行する説明及び添付特許請求の範囲において、以下の用語は、次のように解釈されるべきである。すなわち、用語結合されるcoupled及び接続されるconnectedは、それらの派生物とともに使用されることができる。これらの用語が互いについての類義語として意図されないことが理解されるべきである。むしろ、特定の実施形態では、接続されるは、2つ以上の要素が互いに直接物理接触状態又は直接電気接触状態にあることを示すために使用される。結合されるは、2つ以上の要素が、互いに協働又は相互作用するが、直接物理接触状態又は直接電気接触状態にある場合もない場合もあることを示すために使用される。本発明は、記載した実施形態に限定されるのではなく、添付特許請求項の趣旨及び範囲内の修正及び変更によって実施され得る。例えば、単方向並びに双方向の構成が使用され得る。1ビット当たり2つのデータラインが使用され得る。本発明が、全てのタイプの半導体集積回路ICチップとともに使用するために適用可能であることが認識されるべきである。これらのICチップの例は、プロセッサ、コントローラ、チップセットコンポーネント、プログラマブルロジックアレイPLA、メモリチップ、ネットワークチップ、及び同様なものを含むが、それに限定されない。図面の幾つかにおいて、信号導体ラインがラインで示されることが認識されるべきである。幾つかの信号導体ラインは、より多くの構成信号経路を示すために肉厚であり、幾つかの構成信号経路を示すために番号ラベルを有し、かつ/又は、主要な情報の流れ方向を示すために1つ又は複数の端部において矢印を有することができる。しかし、これは、制限的な方法で解釈されるべきでない。むしろ、こうした付加的な詳細は、回路のより容易な理解を促進するために、1つ又は複数の例示的な実施形態と連携して使用されることができる。示す任意の信号ラインは、更なる情報を持っていても持っていなくても、複数の方向に移動することができる1つ又は複数の信号を実際に含むことができ、また、任意の適したタイプの信号スキーム、例えば、差動対で実装されるデジタル又はアナログライン並びに/又はシグルエンド型ラインで実装されることができる。例示的なサイズ/モデル/範囲が与えられたが、本発明がこれらに限定されないことが認識されるべきである。製造技法例えば、フォトリソグラフィが徐々に成熟していくにつれ、小さなサイズのデバイスが製造され得ることが予想される。さらに、ICチップ及び他のコンポーネントに対するよく知られている電力/グラウンド接続は、例証及び論考を簡潔にするため、また、本発明を曖昧にしないために、図の中で示される場合も示されない場合もある。さらに、本発明を曖昧にすることを回避するため、また、ブロック図配置構成の実装に関する細目が、本発明がその中で実装されるプラットフォームに強く依存すること、すなわち、こうした細目が、十分に当業者の範囲内にあるべきであるということを考慮して、配置構成をブロック図の形態で示すことができる。本発明の例示的な実施形態を述べるために特定の詳細例えば、回路が述べられる場合、本発明が、これらの特定の詳細がない状態で又は特定の詳細の変形がある状態で実施され得ることが当業者に明らかになるべきである。したがって、説明は、限定的でなく例証的であると見なされる。"