"複数のメモリアレイを備え、前記複数のメモリアレイの各々は、複数のメモリセルを含み、前記複数のメモリアレイにそれぞれ対応して設けられる複数のメモリアレイ制御回路をさらに備え、前記複数のメモリアレイ制御回路の各々は、対応するメモリアレイへの読み書き動作を制御する読み書き制御回路と、対応するメモリアレイの各々にクロック信号および前記読み書き制御回路からの出力信号に基づいて対応するメモリアレイを活性化するように選択する選択回路とを含む、半導体装置。前記読み書き制御回路は、書込コマンドが入力されるとカウント数が加算され、読出コマンドが入力されると前記カウント数が減算されるカウンタと、前記カウンタの前記カウント数に基づき、前記対応するメモリアレイに有効データが存在するかどうかを判定する判定回路とを含む、請求項1に記載の半導体装置。前記選択回路は、前記読み書き制御回路からの出力信号および前記クロック信号を受ける論理ゲートを含み、前記論理ゲートは、前記出力信号が活性化されているとき、前記クロック信号を対応するメモリアレイに供給する、請求項2に記載の半導体装置。前記半導体装置は、前記複数のメモリアレイにデータを書込むために入力されるコマンドのコマンド間隔に基づいて帯域を判定する帯域判定回路と、前記帯域判定回路の出力に応じて、前記データを分散して同時に書込みをする前記複数のメモリアレイを決定する制御回路とを含む、請求項3に記載の半導体装置。複数のメモリアレイを備え、前記複数のメモリアレイの各々は、複数のメモリセルを含み、前記複数のメモリアレイにそれぞれ対応して設けられる複数のメモリアレイ制御回路をさらに備え、前記複数のメモリアレイ制御回路のうち第1のメモリアレイ制御回路は、クロック信号および固定電位信号を受ける第1の論理ゲートを含み、残余の前記複数のメモリアレイ制御回路の各々は、対応するメモリアレイへの読み書き動作を制御する読み書き制御回路と、前記読み書き制御回路からの出力信号および前記クロック信号を受ける第2の論理ゲートとを含み、前記第2の論理ゲートは、前記出力信号が活性化されているとき、前記クロック信号を残余の対応するメモリアレイに供給する、半導体装置。複数のメモリアレイを備え、前記複数のメモリアレイの各々には優先順位が設定され、前記複数のメモリアレイの各々は、複数のメモリセルを含み、前記複数のメモリアレイにそれぞれ対応して設けられる複数のメモリアレイ制御回路をさらに備え、前記複数のメモリアレイ制御回路の各々は、対応するメモリアレイへの読み書き動作を制御する読み書き制御回路と、対応するメモリアレイを制御する論理ゲートとを含み、前記複数のメモリアレイ制御回路のうち第1のメモリアレイ制御回路に含まれる前記論理ゲートは、前記第1のメモリアレイ制御回路に含まれる前記読み書き制御回路からの出力信号および前記第1のメモリアレイ制御回路に対応するメモリアレイより前記優先順位が1つ高いメモリアレイに対応する読み書き制御回路からの出力信号を受ける、半導体装置。前記半導体装置は、メモリ制御部をさらに備え、前記メモリ制御部は、読出完了した読出アドレスを管理するアドレス管理回路を含み、前記アドレス管理回路は、前記複数のメモリアレイにそれぞれ対応する複数のバッファメモリと、前記読出アドレスを格納するバッファメモリを前記複数のバッファメモリから特定するバッファメモリ特定回路と、前記バッファメモリを順次参照して書込動作のときに必要な書込アドレスを判定する書込アドレス判定回路とを有する、請求項1~6のいずれかに記載の半導体装置。しかしながら、特開2003-248652号公報特許文献1および特開2002-207541号公報特許文献2に開示されている発明では、低消費電力用メモリコントローラを備えるメモリについては、詳しく言及されていない。また、特開平11-250658号公報特許文献3に開示される発明では、変化する負荷とデータの容量値によってクロック信号あるいは電源を供給することを制御することについては、詳しく言及されていない。本発明の一実施例の目的は、読み書きコマンドに基づき、メモリアレイはアクティブ/非アクティブ状態に制御され、非アクティブ状態のメモリアレイにはクロック信号あるいは電源を供給しないことにより消費電力を削減することができる半導体装置を提供することにある。この発明のある局面に従うと、複数のメモリアレイを備え、複数のメモリアレイの各々は、複数のメモリセルを含み、複数のメモリアレイにそれぞれ対応して設けられる複数のメモリアレイ制御回路をさらに備える。複数のメモリアレイ制御回路の各々は、対応するメモリアレイへの読み書き動作を制御する読み書き制御回路と、対応するメモリアレイの各々にクロック信号および読み書き制御回路からの出力信号に基づいて対応するメモリアレイを活性化するように選択する選択回路とを含む。本発明の一実施例によれば、メモリアレイに対して有効データの存在に基づいてアクティブ/非アクティブ状態に制御し、非アクティブ状態のメモリアレイにはクロック信号あるいは電源を供給しないことにより消費電力を削減することができる。以下、本発明について図面を参照して詳しく説明する。なお、図中同一又は相当部分には同一の符号を付してその説明は繰り返さない。[実施の形態1]図1は、半導体装置1の構成を示すブロック図である。図1を参照して、半導体装置1は、メモリ100と、メモリ制御部200とを含む。メモリ制御部200は、メモリ100を制御するためにコマンド信号COM、アドレス信号ADD、クロック信号CLK等の制御信号をメモリ100に与える。この制御信号に基づいてメモリ100は制御される。メモリ100のメモリセルへの書込み動作が行われる場合には、コマンド信号COMとともにデータ入力信号Dが与えられる。一方、メモリ100のメモリセルからデータを読出動作が行われる場合には、メモリセルから読出されたデータがデータ出力信号Qとして出力される。図2は、半導体装置1に含まれるメモリ100の構成を概略的に示すブロック図である。図2を参照して、メモリ100は、クロック端子4と、制御信号端子2と、アドレス端子3と、データ入力端子6と、データ出力端子5とを含む。また、メモリ100は、クロックバッファ22と、制御信号バッファ24と、アドレスバッファ26と、データ入力信号Dに関する入力バッファ28と、データ出力信号Qに関する出力バッファ29とを含む。また、メモリ100は、制御回路42と、メモリアレイ10A,10B,...,10N以下、総称してメモリアレイ10ともいう。と、メモリアレイ制御回路12A,12B,...,12N以下、総称してメモリアレイ制御回路12ともいう。とを含む。また、メモリアレイ制御回路12は、メモリアレイ制御回路12の各々にそれぞれ対応する読み書き制御回路112A,112B,...,112N以下、総称して読み書き制御回路112ともいう。を含む。後ほど図3で説明するが、読み書き制御回路112は、それぞれ対応するメモリアレイ10にデータが存在し、かつデータが読出されるまたは読出すおそれがあるかどうかを判定する。さらに、なお、上記の条件を満たすデータのことを有効データという。さらに、メモリアレイ制御回路12は、図示はしていないがメモリアレイ制御回路12の各々にそれぞれ対応する選択回路14A,14B,...,14N以下、総称して選択回路14ともいう。を含む。選択回路14については図7~図10、図12を用いてさらに説明する。また、メモリ100は、リードアンプライトドライバ20A,20B,...,20N以下、総称してリードアンプライトドライバ20ともいう。と、レギュレータ30A,30B,...、30N以下、総称してレギュレータ30ともいう。と、PLL回路40と、パラレル-シリアル変換回路44とを含む。リードアンプライトドライバ20は、メモリアレイ10の各々にそれぞれ対応して設けられる。レギュレータ30は、読み書き時において、電源電圧を安定化させるために設けられる。クロック端子4は、クロック信号CLKを受け、クロック信号はクロックバッファ22にクロック信号CLKを与える。制御信号端子2は、メモリ制御に必要な信号であるコマンド信号COMを受ける。たとえば、チップセレクト信号/CS、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CAS、ライトイネーブル信号/WEおよびライトマスク信号DMのコマンド制御信号を受けることもできる。アドレス端子3は、アドレス信号ADDを受ける。たとえば、アドレス信号ADDのほかにバンクアドレス信号BA0,BA1を受けることもできる。クロックバッファ22は、クロック信号CLKを受けてクロック信号CLK1を発生し、その発生したクロック信号CLK1はPLL回路40へ与えられる。PLL回路40は、入力信号としてクロック信号CLK1を受け、この入力信号と同期する高周波数のクロック信号CLK2を生成する。クロック信号CLK2は、制御信号バッファ24、アドレスバッファ26、入力バッファ28、出力バッファ29へ与えられる。制御信号バッファ24は、PLL回路40から受けるクロック信号CLK2に同期して、チップセレクト信号/CS、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CASおよびライトイネーブル信号/WEを取込んでラッチし、それぞれに対応する各内部制御信号を制御回路42へ出力する。アドレスバッファ26は、クロックバッファ22から受けるクロック信号CLK2に同期して、アドレス信号ADDを取込んでラッチし、内部アドレス信号を発生して制御回路42へ出力する。データ入力端子6、データ出力端子5は、メモリ100において読み書きされるデータを外部とやり取りを行う。データ入力端子6は、データ書込時は外部からデータDjたとえばjは0~7の自然数を受け、データ出力端子5は、データ読出時はデータQjたとえばjは0~7の自然数を外部へ出力する。入力バッファ28および出力バッファ29は、PLL回路40によって生成されるクロック信号CLK2に同期して動作する。制御回路42は、制御信号バッファ24から受ける内部制御信号に基づいて内部制御コマンドを発生する。そして、制御回路42から出力された内部制御コマンド信号を、メモリアレイ制御回路12と、レギュレータ30とに与えられる。これによって、メモリアレイ10に対するデータDjの読み書きが行われる。データを記憶するメモリアレイ10は、センスアンプ図示せずを介してデータの読み書きが行われる。図3は、読み書き制御回路112Aの構成の一例を示したブロック図である。図3を参照して、読み書き制御回路112Aは、カウンタ114Aと、判定回路116Aとを含む。カウンタ114Aは、書込みコマンド信号あるいは読出しコマンド信号を入力信号として受ける。カウンタ114Aは、書込みコマンド信号が与えられるとカウント数を1つ加算させる。一方、読出しコマンド信号が与えられるとカウント数を1つ減算させる。カウンタ114Aは、上記カウンタ数を加減算して、判定回路116Aへ出力する。判定回路116Aは、出力されたカウント信号に基づいて、メモリアレイ10Aに有効データが存在する場合には信号AAからは信号レベルがHレベルの信号が出力される。たとえば有効データが存在する場合とは、上記カウンタ数が0よりも大きい場合のことを示す。すなわち、書込まれているデータのほうが読出されているデータよりも多いため、対応するメモリアレイにまだ有効データが格納されており、読出される可能性があると判定される。この場合には、判定回路116AはHレベルの出力信号を信号AAとして出力する。なお、上記カウンタ数が0より小さい場合には、判定回路116Aによって有効データではないと判定され、判定回路116AはLレベルの出力信号を信号AAとして出力する。読み書き制御回路112B,...,112Nについても同様の構成のため、説明は繰り返さない。また、以下、カウンタ114A,...,114Nをカウンタ114と総称し、判定回路116A,...,116Nを判定回路116と総称する。図4は、カウンタ114Aの動作を説明するためのフローチャートである。図4を参照して、ユーザによりメモリセルへの読出し動作あるいは書込み動作をするなどされると、ステップS1において、入力されたコマンドが、メモリセルから読出し動作を示す読出しコマンドか、メモリセルへデータを書込む動作を示す書込みコマンドか、上記2つの以外のコマンドかが判断される。入力されたコマンドが読出しコマンドであると判断されれば、ステップS3に処理が進む。ステップS3において、カウンタ114Aのカウントが1つ減算Decrementされ、処理がステップS1に戻る。また、入力されたコマンドが書込みコマンドであると判断されれば、ステップS2に処理が進む。ステップS2において、カウンタ114Aのカウントが1つ加算Incrementされ、処理がステップS1に戻る。また、それ以外のコマンドが入力されたと判断されれば、カウンタ114Aのカウントは変更されず、ステップS1に処理が戻る。これらの動作について、読み書き制御回路112Aに含まれるカウンタ114Aについて説明したが、これに限らず、読み書き制御回路112に含まれるカウンタ114についても同様な動作が行われる。以下、実施の形態1の理解が容易になるように、メモリアレイ10A~10Dとして説明する。図5は、図1のメモリ制御部200に含まれるアドレス管理回路201の構成の一例を示す概略図である。図5を参照して、アドレス管理回路201は、バッファメモリ特定回路202と、FIFOFirst-In/First-Outメモリ204A~204Dと、書込アドレス判定回路206とを含む。ここで、FIFOメモリ204A~204Dは、メモリ100のメモリアレイ10A~10Dにそれぞれ対応して設けられる。また、FIFOメモリ204A~204Dの入出力は独立して行われる。一般に、メモリセルにデータを書込まれるときには、メモリセルの物理アドレスと論理アドレスの変換が行われ、アドレス管理についても同時に行われる。このとき、書込まれるデータは実際にメモリに書かれていないメモリセルに書込まれることになる。実施の形態1において、このアドレス管理はアドレス管理回路201に含まれるFIFOメモリ204A~204Dを用いて行われる。たとえば、メモリセルに書込まれたデータを読出し後、このメモリセルに書込まれているデータは、有効データとして利用されない場合に、このメモリセルに対応するアドレスA0は、アドレス管理回路201のバッファメモリ特定回路202によって、アドレスA0は対応するFIFOメモリ204A~204Dのいずれかに格納される。このときバッファメモリ特定回路202は、アドレスA0の下位アドレスに基づいて判断する。たとえば、このアドレスA0がメモリアレイBのメモリセルを特定するアドレスである場合には、アドレスA0は、メモリアレイBに対応するFIFOメモリ204Bに格納される。次に、メモリセルに書込み動作を行いたいときには、書込アドレス判定回路206によってFIFO204A~204Dに格納されているアドレスA1を特定し出力される。たとえば、書込アドレス判定回路206は、FIFO204Cに格納されているアドレスA1を出力し、アドレスA1によって特定されるメモリアレイCのメモリセルにデータが書込まれる。読出し動作によって有効データに該当しなくなったメモリセルのアドレス情報は、そのメモリセルの属しているメモリアレイに対応するFIFOメモリ204A~204Dに空きアドレスとして格納される。書込み動作によって、FIFOメモリ204A~204Dに格納されているアドレス情報は、書込アドレス判定回路206によってFIFOメモリ204A~204Dから読出されて使用される。従って、メモリアレイ10Aに対応したアドレスがFIFO204Aに存在する場合には、最優先でこのアドレスを使用し、もしアドレスがFIFO204Aに存在しなくなったら、第2の優先順位としてメモリアレイ10Bに対応したアドレスを、このアドレスが無くなれば、さらに第3の優先順位のメモリアレイ10Cに対応したアドレスを使うようにする。こうすることでメモリアレイ10Aには有効データが入っている可能性が高くなり、メモリアレイ10B、10C、10Dの順に従い有効データが存在している可能性が下がる。すなわちこれらのメモリアレイ10B~10Dを停止できる時間が増加し、全体的な消費電力を削減することができる。図6は、アドレス情報の管理制御を説明するためのフローチャートである。図6を参照して、例えばユーザによってコマンド入力されるなどされると、ステップS11において、書込アドレス判定回路206にアドレスの要求がなされているか否かを判断する。たとえば、コマンド入力が書込みコマンドである場合には、データを書込むためのメモリセルのアドレスが必要となる。書込アドレス判定回路206にアドレスの要求がなされていると判断されれば、ステップS12に処理が進む。一方、書込アドレス判定回路206にアドレスの要求がなされていないと判断されれば、ステップS11の処理に戻る。ステップS12において、書込アドレス判定回路206は、FIFO204Aに格納されているアドレスが存在するか否かを判断する。FIFO204Aにアドレスが存在すると判断されれば、ステップS112に処理が進み、ステップS112においてFIFO204Aに格納されているアドレスがメモリ100側へ出力される。一方、FIFO204Aにアドレスが存在しないと判断されれば、ステップS13に処理が進み、FIFO204Bに格納されているアドレスがあるかどうかをさらに判断する。ステップS13において、書込アドレス判定回路206は、FIFO204Bに格納されているアドレスが存在するか否かを判断する。FIFO204Bにアドレスが存在すると判断されれば、ステップS113に処理が進み、ステップS113においてFIFO204Bに格納されているアドレスがメモリ100側へ出力される。一方、FIFO204Bにアドレスが存在しないと判断されれば、ステップS14に処理が進み、FIFO204Cに格納されているアドレスがあるかどうかをさらに判断する。ステップS14において、書込アドレス判定回路206は、FIFO204Cに格納されているアドレスが存在するか否かを判断する。FIFO204Cにアドレスが存在すると判断されれば、ステップS114に処理が進み、ステップS114においてFIFO204Cに格納されているアドレスがメモリ100側へ出力される。一方、FIFO204Cにアドレスが存在しないと判断されれば、ステップS15に処理が進み、FIFO204Dに格納されているアドレスがあるかどうかをさらに判断する。ステップS15において、書込アドレス判定回路206は、FIFO204Dに格納されているアドレスが存在するか否かを判断する。FIFO204Dにアドレスが存在すると判断されれば、ステップS115に処理が進み、ステップS115においてFIFO204Dに格納されているアドレスがメモリ100側へ出力される。一方、FIFO204Dにアドレスが存在しないと判断されれば、再度ステップS11に処理が戻り、ステップS11~ステップS15が判断される。図7は、メモリ100に含まれるメモリアレイと読み書き制御回路との動作を説明するためのメモリ100の一部を示すブロック図である。説明を容易にするために、メモリアレイ10A~10Dの場合について説明する。図7を参照して、メモリ100は、メモリアレイ毎にそれぞれ対応して選択回路14に含まれる2入力AND回路14A~14Dおよび読み書き制御回路112A~112Dを含む。すなわち、メモリ100は、メモリアレイ10A~10Dと、メモリアレイ10A~10Dとにそれぞれ対応する論理ゲートである2入力AND回路14A~14Dおよび読み書き制御回路112A~112Dとを含む。ここでは、選択回路14は2入力AND回路を用いたがこれに限られることはない。2入力AND回路14~14Dの第1の入力端子には対応する読み書き制御回路112A~112Dからの信号AA~DDが与えられ、第2の入力端子には共通するクロック信号CLK2が与えられる。ここで理解を容易にするため、メモリアレイ10Aを例にとって具体的に説明をする。読み書き制御回路112Aは、メモリアレイ10Aに有効データが書込まれているかどうかの判定を行い、メモリアレイ10Aを使用するかどうかの制御を行う。すなわち、有効データが存在する場合には、Hレベルの信号AAが2入力AND回路14Aの第1の入力端子に与えられ、一方、有効データが存在しない場合には、Lレベルの信号AAが2入力AND回路14Aの第1の入力端子に与えられる。一方、2入力AND回路14Aの第2の入力端子には、共通のクロック信号CLK2が与える。そうすると、Hレベルの信号AAが入力される場合は対応するメモリアレイ10Aにクロック信号CLK2が供給されアクティブ状態となる。一方、Lレベルの信号AAが入力される場合には、2入力AND回路14Aの出力信号はLレベルとなり、クロック信号が供給されず、メモリアレイ10Aは非アクティブ状態となる。クロック信号を例にとって説明したが、同様に信号AAを用いてメモリアレイ10Aへの電源の供給を制御しても良い。つまり、Hレベルの信号AAが入力される場合は対応するメモリアレイ10Aに電源を供給し、Lレベルの信号AAが入力される場合は対応するメモリアレイ10Aに電源を供給しないように制御する。すなわち、有効データがメモリアレイ10Aに存在する場合にのみクロック信号CLK2が与えられ、メモリアレイ10Aのメモリセルはリフレッシュ動作等を行い、メモリセルに有効データが記憶されている状態を継続させる。反対に、有効データがメモリアレイ10Aに存在しない場合には、クロック信号CLK2あるいは電源が供給されず、有効データを有しないメモリアレイへの消費電力を削減することができる。なお、メモリアレイ10B~10Dについても同様な制御となるため説明は繰り返さない。[検討例]図8は、検討例のメモリアレイと読み書き制御回路との動作を説明するためのメモリ100Xの一部を示すブロック図である。図7、図8を参照して、実施の形態1のメモリ100と比較しつつ、検討例のメモリ100Xを説明する。検討例のメモリ100Xは、実施の形態1のメモリ100の構成を踏まえつつ、選択回路142入力AND回路14A~14Dを有しない構成である。従って、クロック信号CLK2がメモリアレイ10A~10Dのそれぞれに直接与えられる。この検討例では、常にクロック信号CLK2がメモリアレイ10A~10Dの全てに与えられている。しかし、このような構成にした場合には、不要なデータがあるメモリアレイにもクロック信号CLK2あるいは電源が供給されているため、消費電力の増大を招く。従って、図1に示した実施の形態の半導体装置1に含まれるメモリ100では、検討例のように、クロック信号CLK2が全てのメモリアレイに供給されるような構成を取っていない。その代わりに、メモリ100が、読み書き制御回路112と、2入力AND回路14A~14Dとを含むことによって、不要なメモリアレイの消費電力を削減することができる。[実施の形態1の変形例1]図9は、実施の形態1の変形例1のメモリアレイと読み書き制御回路との動作を説明するためのメモリ100Aの一部を示すブロック図である。図1、図7、図9を参照して、実施の形態1のメモリ100との比較しつつ、実施の形態1の変形例1のメモリ100Aを説明する。メモリ100Aは、メモリ100の構成を踏まえつつ、図7の読み書き制御回路112Aから出力された信号AAを2入力AND回路14Aに出力せず、代わりに2入力AND回路14Aの第1の入力端子のみにHレベルに固定した信号VDDが与えられ、その他の2入力AND回路14B~14Dの第1の入力端子にはそれぞれ対応する読み書き制御回路112B~112Dの出力信号BB~DDが与えられる。なお、ここではHレベルに固定した信号VDDを用いたが、メモリアレイを活性化する信号レベルであればよく、Hレベルに固定する必要はない。この構成によって、メモリアレイ10Aは常にクロック信号CLK2あるいは電源が供給されアクティブ状態となり、データを書込まれるメモリアレイとして優先的にメモリアレイ10Aが選択される。これによりメモリの効率的な使用が可能となる。一方、使用していないメモリアレイ10B~10Dへのクロック信号CLK2あるいは電源を供給することを停止でき、メモリアレイ10B~10Dは非アクティブ状態となり、消費電力を削減することができる。なお、通常メモリを設計する場合には、各設計回路を繰返し利用することが多いため、実施の形態1の変形例1のような構成をしているが、2入力AND回路14Aを省いてメモリアレイ10Aにクロック信号CLK2を直接与えてもよい。[実施の形態1の変形例2]図10は、実施の形態1の変形例2のメモリアレイと読み書き制御回路との動作を説明するためのメモリ100Bの一部を示すブロック図である。実施の形態1の変形例2ではメモリアレイ10Aから優先的に書込まれ、次はメモリアレイ10B、その次はメモリアレイ10C、最後にメモリアレイ10Dが使用される場合について説明する。図1、図7、図10を参照して、実施の形態1のメモリ100と比較しつつ、実施の形態1の変形例2のメモリ100Bを説明する。メモリ100Bは、メモリ100の構成に、選択回路14の代わりに選択回路15を加える。この選択回路15は、選択回路14と、選択回路16とを含む。選択回路14は論理ゲートである2入力AND回路14A~14Dを含み、選択回路16は論理ゲートである2入力OR回路16A~16Dを含む。ここでは、選択回路15は選択回路14および選択回路16を合わせたがこれに限られることはない。2入力OR回路16A~16Dの各々の第1の入力端子には、それぞれ対応して信号VDDHレベル、信号AA、信号BB、信号CCが与えられる。一方、2入力OR回路16A~16Dの各々の第2の入力端子には、それぞれ信号AA、信号BB、信号CC、信号DDが与えられる。なお、信号AA~DDは、それぞれ対応する読み書き制御回路112A~112Dの出力信号を示す。この2入力OR回路16A~16Dの各々の出力信号は、それぞれ対応する2入力AND回路14A~14Dの第1の入力端子に与えられ、2入力AND回路14A~14Dの第2の入力端子に共通のクロック信号CLK2が与えられる。たとえば、メモリアレイ10Aのみに有効データが存在している場合には、読み書き制御回路112Aの出力である信号AAはHレベルとなる。従って2入力OR回路16Aの第1の入力端子に信号AAHレベル、第2の入力端子に信号VDDHレベルが与えられるため、2入力OR回路16AはHレベルの信号を出力する。2入力AND回路14Aの第1および第2の入力端子の両方にHレベルの信号が与えられるため、メモリアレイ10Aにはクロック信号CLK2あるいは電源が供給され、メモリアレイ10Aはアクティブ状態が選択される。ここまでの動作については実施の形態1の変形例1と同様な動作である。しかしながら、実施の形態1の変形例2では、信号AAがメモリアレイ10Bを制御する2入力OR回路16Bの第1の入力端子に与えられている。これによって、信号AAがHレベルのときには、2入力OR回路16Bの第2の入力端子に与えられる信号レベルにかかわらず、2入力OR回路16Bから出力される信号はHレベルとなる。従って、このHレベルの出力信号が2入力AND回路14Bの第1の入力端子に与えられ、第2の入力端子にHレベルのクロック信号CLK2が与えられるため、メモリアレイ10Bはアクティブ状態が選択される。次に、メモリアレイ10Cについて考えると、メモリアレイ10Cを制御する2入力OR回路16Cの第1および第2の入力端子に与えられる信号BB,CCはLレベルであるため、メモリアレイ10Cは、非アクティブ状態が選択されている。しかしながら、メモリアレイ10Aの容量がなくなり、メモリアレイ10Bにデータが書込まれると同時に、読み書き制御回路112Bから出力される信号BBはHレベルとなり、このHレベルの信号BBがメモリアレイ10Cを制御する2入力OR回路16Cの第1の入力端子に与えられる。この2入力OR回路16CからのHレベルの出力信号が2入力AND回路14Cの第1の入力端子に与えられ、第2の入力端子に共通するHレベルのクロック信号CLK2が与えられることで、メモリアレイ10Cはクロック信号CLK2あるいは電源を供給され、非アクティブ状態からアクティブ状態へ変更される。すなわち、実施の形態1の変形例2の構成によれば、メモリアレイ10Aからメモリアレイ10Dへ順次書込みされるが、メモリアレイ10Aが使用されている状況からその後メモリアレイ10Bも使用される可能性が高いため、メモリアレイ10Bについてもアクティブ状態にしておき、いつでも書込み動作に対応できるようにする。同様に、順次メモリアレイ10Bが実際使用されれば、それに伴いメモリアレイ10Cはアクティブ状態となる。さらにメモリアレイ10Cが実際使用されれば、優先順位が一番低いメモリアレイ10Dについてもアクティブ状態となる。このように実施の形態1の変形例2は、現在使用されているメモリアレイの次に優先順位の高いメモリアレイをアクティブ状態にすることによって、それ以外のメモリアレイにクロック信号や電源を供給することを停止でき、効率的に消費電力を削減することができる。なお、通常メモリを設計する場合には、各設計回路を繰返し利用することが多いため、実施の形態1の変形例2のような構成をしているが、2入力OR回路16Aについては省いて2入力AND回路14Aの第1の入力端子に信号AAを直接与えてもよい。[実施の形態2]図11は、実施の形態2のメモリ100Cの構成を概略的に示すブロック図である。図2、図11を参照して、実施の形態1のメモリ100と比較しつつ、メモリ100Cについて説明する。メモリ100Cは、メモリ100の構成に加えて、帯域判定回路帯域予測46をさらに含む。帯域判定回路帯域予測46は、読出しコマンドや書込みコマンドの信号を制御信号端子2に受け、制御信号バッファ24からの出力信号と、クロック信号CLK2を受ける。外部から入力されるコマンド間隔に基づきコマンド信号の帯域が判定できる。具体的には、短時間に書込みコマンドが発生した場合などは、帯域が高いと判定される。逆に、コマンド間隔が長い場合などは、帯域は低いと判定される。この帯域判定に従い、帯域判定回路帯域予測46からの出力信号が制御回路42と、パラレル-シリアル変換回路44とに与えられ、入力されたデータを格納するメモリアレイが選択される。図12は、実施の形態2のメモリ100Cの動作を説明するための模式図である。説明を容易にするために、実施の形態1のときと同様にメモリアレイ10A~10Dの場合について説明する。図12を参照して、帯域判定回路帯域予測46は、コマンド間隔により帯域の高低を判断する。帯域が高い場合には、たとえば、メモリアレイ10A~10Dへの同時書込みをさせるために、帯域判定回路帯域予測46からのHレベルの出力信号が2入力AND回路14A~14Dの第1の入力端子に与えられる。一方、2入力AND14A~14Dの第2の入力端子にはクロック信号CLK2が与えられる。そして、メモリアレイ10A~10Dがアクティブ状態となるように選択される。また、パラレル-シリアル変換回路44は、帯域判定回路帯域予測46からの出力信号に制御され、メモリアレイ10A~10Dにデータが入力されるようにパラレル-シリアル変換が行われる。一方、帯域が低いときには、たとえば、メモリアレイ10Aのみで十分書込むことができる場合には、2入力AND回路14Aの第1の入力端子には帯域判定回路帯域予測46のHレベルの出力信号が与えられ、その他の2入力AND回路14B~14Dの第1の入力端子には帯域判定回路帯域予測46のLレベルの出力信号が与えられる。一方、2入力AND14A~14Dの第2の入力端子にはクロック信号CLK2が与えられる。そして、メモリアレイ10Aのみがアクティブ状態になるように選択され、その他のメモリアレイ10B~10Dについては非アクティブ状態になるように選択される。また、パラレル-シリアル変換回路44は、帯域判定回路帯域予測46からの出力信号に制御され、メモリアレイ10Aにデータが入力されるようにパラレル-シリアル変換が行われる。なお、パラレル-シリアル変換回路44は、メモリ装置内部に設ける必要はなく、外部でパラレル-シリアル変換されたデータを入力してもよい。この構成により、帯域の高低に基づき、必要なメモリアレイをアクティブ状態に選択し、その他のメモリアレイにはクロック信号あるいは電源を供給しないことにより、消費電力を抑えることができる。なお、他の構成については実施の形態1と同様なため説明は繰り返さない。図13は、実施の形態2の帯域が高い場合の動作を説明するためのタイミングチャートである。図13を参照して、まず、時間T1~T3において、制御信号端子2から書込みコマンドWが連続して入力され、各書込みコマンドWにそれぞれ対応する書込みデータDa,Db,Dcがデータ入力端子6から入力される。このように短時間に連続して複数の書込みコマンド信号が入力されているため、帯域判定回路帯域予測46は帯域が高いと判定し、制御回路42およびパラレル-シリアル変換回路44を制御する信号を出力する。この出力信号を受けて、制御回路42およびパラレル-シリアル変換回路44制御回路42およびパラレル-シリアル変換回路44によって、メモリアレイ10A~10Dの各々をアクティブ状態にして、同時に書込みが行われる。具体的には、時間T1において、書込みコマンドWとそのデータDaがそれぞれ制御信号端子2およびデータ入力端子6に与えられる。続けて、時間T2、時間T3において同様の動作が行われる。このような短時間に連続して書込みコマンドWが入力されたときには、メモリアレイ10A~10Dにクロック信号または電源が供給され、メモリアレイ10A~10Dの全てがアクティブ状態になるように選択される。これによってデータをメモリアレイ10A~10Dに均等に分散して書込むことができ、書込み時間の短縮化が図られる。すなわち、時間T1において、入力されたデータDaを所定の時間で書込ませるためには、メモリアレイ10A~10Dが必要と判定され、データDaを均等分割したデータDa0~Da3をそれぞれメモリアレイ10A~10Dに分散書込みが行われる。続けて、時間T2、時間T3において同様の動作が行われる。図14は、実施の形態2の帯域が低い場合の動作を説明するためのタイミングチャートである。図14を参照して、時間T1、T5、T9において、制御信号端子2から書込みコマンドWが入力され、各書込みコマンドWにそれぞれ対応する書込みデータDa,Db,Dcがデータ入力端子6から入力される。このように連続して複数の書込みコマンド信号が入力されるが、次のコマンド入力されるまでの時間コマンド間隔に各データがメモリセルに書込むことができる程度の時間が与えられるため、帯域判定回路帯域予測46は帯域が低いと判定し、制御回路42およびパラレル-シリアル変換回路44を制御する信号を出力する。この出力信号を受けて、制御回路42およびパラレル-シリアル変換回路44制御回路42およびパラレル-シリアル変換回路44によって、メモリアレイ10Aのみがアクティブ状態に選択され、残余のメモリアレイ10B~10Dは非アクティブ状態に選択される。具体的に、時間T1において、書込みコマンドWとそのデータDaがそれぞれ制御信号端子2およびデータ入力端子6に与えられる。続けて、時間T2、時間T3において同様の動作が行われる。このように書込みコマンドWとともに書込みデータが連続して入力されるが、コマンド間隔が広く、同時に書込む必要がない場合には、メモリアレイ10Aのみがアクティブ状態にされ、その他のメモリアレイ10B~10Dについては、クロック信号あるいは電源を供給しないことにより非アクティブ状態にすることで消費電力を削減することができる。すなわち、時間T1において、入力されたデータDaを所定の時間で書込ませるために、メモリアレイ10Aで十分と判定され、他のメモリアレイ10B~10Dには書込みを行わず、データDaを分割したデータDa0~Da3をメモリアレイ10Aに連続書込みを行う。続けて、時間T2、時間T3において同様の動作が行われる。図15は、実施の形態2において帯域幅と有効データとの関係においてメモリアレイの状態の一例を説明するための図である。理解を容易にするために、メモリアレイA00~A33の16個のメモリアレイを用いて帯域幅と有効データとの関係に基づいたメモリアレイの状態を説明する。図15を参照して、横軸に書込み動作において入力される全メモリ容量に対する有効データの割合を示し、縦軸に書込み動作における入力コマンドの帯域を示している。なお、有効データとは読出しがなされるあるいは読出しがなされるおそれのあるデータのことをいう。たとえば、書込みコマンドWが10GHz~20GHzの範囲で入力され、書込みされるデータの割合が、全データ容量に対して50~75の範囲である場合について説明する。この場合は、帯域が低いため、同時に書込むメモリアレイ数を増加させる必要がない。従って、帯域判定回路帯域予測46によって、メモリアレイA00~A02,A10~A12に対して書込みできるようにクロック信号あるいは電源が供給されアクティブ状態ON状態が選択される。一方、残余のメモリアレイには、クロック信号あるいは電源の供給が遮断され、非アクティブ状態OFF状態となる。これにより、有効データが格納されているメモリアレイ以外には、クロック信号あるいは電源が供給されないため、消費電力の削減が見込まれる。図16は、実施の形態2において帯域幅と有効データとの関係においてメモリアレイの状態の別の例を説明するための図である。図15と同様、理解を容易にするために、メモリアレイA00~A33の16個のメモリアレイを用いて帯域幅と有効データとの関係に基づいたメモリアレイの状態を説明する。図16を参照して、横軸に書込み動作において入力される全メモリ容量に対する有効データの割合を示し、縦軸に書込み動作における入力コマンドの帯域を示している。なお、有効データとは読出しがなされるあるいは読出しがなされるおそれのあるデータのことをいう。たとえば、書込みコマンドWが30GHz~40GHzの範囲で入力され、書込みされるデータの割合が、全データ容量に対して25~50の範囲である場合について説明する。この場合は、帯域が高いため、データを同時に書込むメモリセル数を増加する必要がある。従って、帯域判定回路帯域予測46によって、メモリアレイA00~A01,A10~A11,A20~A21,A30~A31に対して書込みできるようにクロック信号あるいは電源が供給されアクティブ状態ON状態が選択される。一方、残余のメモリアレイには、クロック信号あるいは電源の供給が遮断され、非アクティブ状態OFF状態となる。これにより、有効データが格納されているメモリアレイ以外には、クロック信号あるいは電源が供給されないため、消費電力の削減が見込まれる。最後に、再び図1等を参照して本実施の形態について総括する。実施の形態1の半導体装置は、図2を参照して、複数のメモリアレイ10を備え、複数のメモリアレイ10の各々は、複数のメモリセルを含み、複数のメモリアレイ10にそれぞれ対応して設けられる複数のメモリアレイ制御回路12をさらに備える。複数のメモリアレイ制御回路12の各々は、対応するメモリアレイへの読み書き動作を制御する読み書き制御回路112と、対応するメモリアレイ10の各々にクロック信号および読み書き制御回路からの出力信号に基づいて対応するメモリアレイ10を活性化するように選択する選択回路14,15とを含む。好ましくは、図2、図3を参照して、読み書き制御回路112は、書込コマンドが入力されるとカウント数が加算され、読出コマンドが入力されるとカウント数が減算されるカウンタ114と、カウンタ114のカウント数に基づき、対応するメモリアレイに有効データが存在するかどうかを判定する判定回路116とを含む。好ましくは、図7を参照して、選択回路14は、読み書き制御回路112からの出力信号およびクロック信号を受ける論理ゲート14A,14B,...,を含み、論理ゲート14A,14B,...,は、出力信号が活性化されているとき、クロック信号を対応するメモリアレイ10に供給する。実施の形態2の半導体装置は、図11、図12を参照して、実施の形態1の半導体装置の構成に加えて、複数のメモリアレイ10にデータを書込むために入力されるコマンドのコマンド間隔に基づいて帯域を判定する帯域判定回路46と、帯域判定回路46の出力に応じて、データを分散して同時に書込みができるメモリアレイ10を決定する制御回路42とを含む。また、実施の形態1の変形例1の半導体装置は、図2、図9を参照して、複数のメモリアレイ10を備え、複数のメモリアレイ10の各々は、複数のメモリセルを含む。複数のメモリアレイ10にそれぞれ対応して設けられる複数のメモリアレイ制御回路12をさらに備え、複数のメモリアレイ制御回路12のうち第1のメモリアレイ制御回路12Aは、クロック信号と固定電位信号とを受ける第1の論理ゲート14Aを含み、残余の複数のメモリアレイ制御回路12B~12Dの各々は、対応するメモリアレイ10B~10Dへの読み書き動作を制御する読み書き制御回路112B~112Dと、読み書き制御回路112B~112Dからの出力信号およびクロック信号を受ける第2の論理ゲート14B~14Dとを含み、第2の論理ゲート14B~14Dは、出力信号が活性化されているとき、クロック信号を残余の対応するメモリアレイ10B~10Dに供給する。実施の形態1の変形例2の半導体装置は、図2、図10を参照して、複数のメモリアレイ10を備え、複数のメモリアレイ10の各々には優先順位が設定され、複数のメモリアレイ10の各々は、複数のメモリセルを含む。複数のメモリアレイ10にそれぞれ対応して設けられる複数のメモリアレイ制御回路12をさらに備え、複数のメモリアレイ制御回路12の各々は、対応するメモリアレイ10への読み書き動作を制御する読み書き制御回路112と、対応するメモリアレイを制御する論理ゲート選択回路15とを含み、複数のメモリアレイ制御回路12のうちメモリアレイ制御回路112Bに含まれる論理ゲートAND回路14B,OR回路16Bは、メモリアレイ制御回路112Bに含まれる読み書き制御回路112Bからの出力信号およびメモリアレイ制御回路112Bに対応するメモリアレイ10Bより優先順位が1つ高いメモリアレイ10Aに対応する読み書き制御回路112Aからの信号を受ける。さらに、各実施の形態の半導体装置は、図1、図5、図6を参照して、メモリ制御部200をさらに備える。メモリ制御部200は、読出完了した読出アドレスA0を管理するアドレス管理回路201を含み、アドレス管理回路201は、複数のメモリアレイ10にそれぞれ対応する複数のバッファメモリ204と、読出アドレスA0を格納するバッファメモリ204を特定するバッファメモリ特定回路202と、バッファメモリ204を順次参照して書込動作のときに必要な書込アドレスA1を判定する書込アドレス判定回路206とを有する。本実施の形態によれば、メモリアレイに対して有効データの存在に基づいてアクティブ/非アクティブ状態に制御し、非アクティブ状態のメモリアレイにはクロック信号あるいは電源を供給しないことにより消費電力を削減することができる。以上説明したように、各実施の形態を組み合わせてもよい。組み合わせることにより、消費電力の低減およびメモリを効率的に使用することができる。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"