第1配線上に第1抵抗変化層を形成する工程と、前記第1抵抗変化層上に第1絶縁層を形成する工程と、前記第1絶縁層および前記第1抵抗変化層をパターニングし、前記第1配線上に前記第1抵抗変化層および第1絶縁層の第1積層構造を形成する工程と、前記第1積層構造を覆う第1層間絶縁膜を形成する工程と、前記第1層間絶縁膜を平坦化し前記第1絶縁層の上面を露出させる工程と、前記第1絶縁層の上部側面が露出するように、前記第1層間絶縁膜に選択的に溝部を形成する工程と、前記溝部に第2配線を形成する工程と、前記第1絶縁層を除去し、前記第1抵抗変化層上に開口を形成する工程と、前記開口にイオン源電極を埋め込む工程と、前記イオン源電極を覆うように、第2抵抗変化層、第3配線となる第3配線材料層を順次積層する工程と、前記第3配線材料層、前記第2抵抗変化層をパターニングし、前記イオン源電極上に前記第2抵抗変化層および前記第3配線の第2積層構造を形成する工程と、を備えていることを特徴とする抵抗変化メモリの製造方法。第1配線上に第1抵抗変化層を形成する工程と、前記第1抵抗変化層上に第1絶縁層を形成する工程と、前記第1絶縁層および前記第1抵抗変化層をパターニングし、前記第1配線上に前記第1抵抗変化層および前記第1絶縁層の第1積層構造を形成する工程と、前記第1積層構造を覆う第1層間絶縁膜を形成する工程と、前記第1層間絶縁膜を平坦化し前記第1絶縁層の上面を露出させる工程と、前記第1絶縁層を除去し、前記第1抵抗変化層上に開口を形成する工程と、前記開口にイオン源電極を埋め込む工程と、前記イオン源電極の上部側面が露出するように、前記第1層間絶縁膜に選択的に溝部を形成する工程と、前記溝部に第2配線を形成する工程と、前記イオン源電極を覆うように、第2抵抗変化層、第3配線となる第3配線材料層を順次積層する工程と、前記第3配線材料層、前記第2抵抗変化層をパターニングし、前記イオン源電極上に前記第2抵抗変化層および前記第3配線の第2積層構造を形成する工程と、を備えていることを特徴とする抵抗変化メモリの製造方法。前記第2配線はグラフェンであることを特徴とする請求項2記載の抵抗変化メモリ。第1配線と、前記第1配線の上方に設けられ前記第1配線と交差する第2配線と、前記第2配線の上方に設けられ前記第2配線と交差する第3配線と、前記第1配線と前記第2配線との交差領域に設けられた第1抵抗変化素子であって、前記第1配線上に設けられた第1抵抗変化層と、前記第1抵抗変化層上に設けられ前記第2配線を貫通するとともに前記第2配線に接続し金属イオン源を含むイオン源電極と、を有する第1抵抗変化素子と、前記第2配線と前記第3配線との交差領域に設けられた第2抵抗変化素子であって、前記イオン源電極上に設けられた第2抵抗変化層を有する第2抵抗変化素子と、を備えていることを特徴とする抵抗変化メモリ。前記第1抵抗変化素子は、前記第1配線と前記第1抵抗変化層との間に不純物がドープされた第1ポリシリコン層と、前記第1ポリシリコン層と前記第1抵抗変化層との間に設けられた第1絶縁層とを備え、前記第2抵抗変化素子は、前記第2抵抗変化層と前記第3配線との間に不純物がドープされた第2ポリシリコン層と、前記第2ポリシリコン層と前記第2抵抗変化層との間に設けられた第2絶縁層とを備えていることを特徴とする請求項4記載の抵抗変化メモリ。本発明が解決しようとする課題は、イオン源電極を構成する金属の凝集を防止することができる抵抗変化メモリおよびその製造方法を提供することである。本実施形態による抵抗変化メモリは、第1配線と、前記第1配線の上方に設けられ前記第1配線と交差する第2配線と、前記第2配線の上方に設けられ前記第2配線と交差する第3配線と、前記第1配線と前記第2配線との交差領域に設けられた第1抵抗変化素子であって、前記第1配線上に設けられた第1抵抗変化層と、前記第1抵抗変化層上に設けられ前記第2配線を貫通するとともに前記第2配線に接続し金属イオン源を含むイオン源電極と、を有する第1抵抗変化素子と、前記第2配線と前記第3配線との交差領域に設けられた第2抵抗変化素子であって、前記イオン源電極上に設けられた第2抵抗変化層を有する第2抵抗変化素子と、を備えていることを特徴とする。まず、本発明に至る過程において、発明者らが見出した課題について説明する。イオン源電極としては、Ag、Ni、Coなどの金属が用いられる。そのなかでもAgは整流性と動作電圧の観点でもっとも有効なイオン源電極材料として注目されている。しかし、Agを含むこれらの金属には、実際の製造を考慮したときに幾つかの問題点がある。1.難加工性:イオン源電極のパターニングにはRIEが使用されるが、これらの金属の蒸気圧が低いため、加工時に反応性を利用するのではなく、高エネルギーイオンをこれらの金属に照射し、イオンの持つ運動量を金属原子に与えることよってメカニカルに金属のエッチングを行う必要がある。2.Agの凝集:1に示した問題を回避するために、できるだけ薄膜の金属電極を用いることが必要である。しかし、Agの薄膜は原子の移動により凝集する性質を持っているため、薄膜の形成が難しい。我々の実験でも例えば20nm以下の膜厚では、モフォロジーも悪く、またより薄い膜厚の場合は、凝集により球形状となることが確認されている。3.順構造および逆構造:クロスポイント型の抵抗変化メモリでは、集積度を向上させるために、上下のメモリセルで金属配線が共有される構造を持つ。したがって、ある着目した金属配線より下に形成される第1メモリセルと、上に形成される第2メモリセルとは、その積層順序が上記金属配線に対して面対称となる必要がある。例えば、第1メモリセルとして、順構造となる、抵抗変化層上にイオン源電極が形成される順構造を有し、第2メモリセルでは、イオン源電極上に抵抗変化層が形成される逆構造を有することになる。パターニングという観点では、順構造と逆構造とが対になった積層構造をパターニングする場合には、順構造と逆構造でそれぞれ一回ずつ、難易度の高いAgイオン源電極のRIEが必要になる。また、凝集の観点から見ると、逆構造のメモリセルにおいてAg層イオン電極を堆積してからアモルファス層抵抗変化層を形成することになるので、そのプロセス中の熱履歴によってAgの凝集が加速される恐れがある。以下に、図面を参照して実施形態を説明する。第1実施形態第1実施形態による抵抗変化メモリを図1乃至図2を参照して説明する。図1は、第1実施形態の抵抗変化メモリの断面図を示し、図2は図1に示す切断面A-Aで切断した場合の断面図を示す。この第1実施形態の抵抗変化メモリは、クロスポイント型抵抗変化メモリであって、第1配線100aと、この第1配線100aと交差する第2配線200との間に第1メモリセル抵抗変化素子10が設けられ、第2配線200と、この第2配線200と交差する第3配線100bとの間に第2メモリセル抵抗変化素子20が設けられた構成となっている。なお、第1実施形態においては、第3配線100bは、第1配線100aの上方に第1配線100aに平行となるように設けられている。また、第1配線100aは、絶縁膜2に、上面が露出するように設けられている。第1メモリセル10は第1配線100aと第2配線200との交差領域に設けられており、第1配線100a上に設けられ例えばN型の不純物がドープされたポリシリコン層12と、このポリシリコン層12上に設けられ例えばSiNからなる絶縁層14と、この絶縁層14上に設けられアモルファスシリコンからなる抵抗変化層16と、この抵抗変化層16上に設けられ例えばAgからなるイオン源電極18と、を備えている。なお、第1配線100aと、ポリシリコン層12との間にはバリアメタル11を設けてもよい。そして、イオン源電極18はイオン源となる金属とは異種の金属からなる第2配線200を貫通するとともに第2配線200に接続するように設けられている。この第1メモリセル10においては、ポリシリコン層12および抵抗変化層16の側面には、例えば膜厚が1.5nmのSiNからなるライナ17が設けられている。そしてこのライナ17は、絶縁膜2の上面にも設けられている。また、第1メモリセル10の側部には例えばSiO2からなる層間絶縁膜19が設けられている。一方、第2メモリセル20は第2配線200と第1配線100aとの交差領域に設けられており、例えばAgからなるイオン源電極18と、このイオン源電極18上に設けられアモルファスシリコンからなる抵抗変化層26と、この抵抗変化層26上に設けられ例えばSiNからなる絶縁層24と、この絶縁層24上に設けられ例えばN型の不純物がドープされたポリシリコン層22と、を備えている。すなわち、第1メモリセル10と第2メモリセル20はイオン源電極18を共有している。また、ポリシリコン層22上に第3配線100bが設けられている。すなわち、第2メモリセル20は、イオン源電極18、抵抗変化層26、絶縁層24、ポリシリコン層22、および第3配線100bの順序で積層され、第1メモリセル10は、配線100a、ポリシリコン層12、絶縁層14、抵抗変化層16、およびイオン源電極18の順序で積層されるので、第1メモリセル10と第2メモリセル20は構成する層の積層構造が逆となっている。この第2メモリセル20において、抵抗変化層26およびポリシリコン層22の側面には、例えば膜厚が15nmのSiNからなるライナ27が設けられている。このライナ27は第3配線100bの側部の一部にも設けられている。また、第2メモリセル20の側部には例えばSiO2からなる層間絶縁膜29が設けられている。このように構成された第1実施形態の抵抗変化メモリにおいて、第1配線100aを接地し、第1配線100aに対して第2配線200に正電圧を印加すると、イオン源電極18からAgイオンが放出され、このAgイオンが第1配線100aに向かって移動し、抵抗変化層16中にAgイオンからなるフィラメントが絶縁層14に到達するように形成される。このフィラメントによって、第1配線100aと第2配線200とが第1メモリセル10を介して電気的に導通し、第1メモリセル10は低抵抗状態以下、セット状態ともいうとなる。また、同様に、第3配線100bを接地し、第3配線100bに対して第2配線200に正電圧を印加すると、抵抗変化層26中にAgイオンからなるフィラメントが絶縁層24に到達するように形成され、このフィラメントによって、第3配線100aと第2配線200とが第2メモリセル20を介して電気的に導通し、第2メモリセル20は低抵抗状態セット状態となる。一例としてAgイオンが絶縁膜14および24によって、移動が止まる場合がある。このとき、第1メモリセル10の絶縁層14および第2メモリセル20の絶縁層24は電荷キャリアがトンネルすることが可能な膜厚、例えば数nmの膜厚に設定する必要がある。また別の一例として、印加された電界と絶縁層14と絶縁層24の膜厚によっては、Agイオンが絶縁層14または絶縁層24中の内部に部分的もしくは完全に侵入する場合もある。この場合は、前記の例よりもメモリセルの抵抗を低くすることが可能である。このように絶縁層14または絶縁層24の膜厚は、印加電圧とともにメモリセルの抵抗値を制御するパラメーターのひとつである。この他、絶縁層14および絶縁層24は、抵抗変化層となるアモルファスシリコンと不純物が添加されたポリシリコンとの直接接合を防ぎ、アモルファスシリコンの多結晶化結晶粗大化およびポリシリコン中の不純物のアモルファスSi層への拡散による抵抗変化層の低抵抗化を防止する役割も担っている。第1メモリセル10がセット状態のときに、第1配線100aに正電圧を印加し、第2配線200を接地すると、フィラメントを構成しているAg原子の一部がイオン化してイオン源電極18の方向に移動し、電極間を接続していたフィラメントが不連続になって、第1メモリセル10は高抵抗状態以下、リセット状態ともいうへと遷移する。同様に、第2メモリセル20がセット状態のときに、第3配線100bに正電圧を印加し、第2配線200を接地すると、第2メモリセル20はリセット状態と遷移する。このように構成された第1実施形態の抵抗変化メモリにおいては、第1メモリセル10と、第2メモリセル20は、第2配線200を貫通しかつ第2配線に接続するイオン源電極18を共有する構造を有しているので、イオン源電極18の膜厚を厚くすることが可能となり、イオン源電極を構成する金属の凝集を防止することができる。なお、上記説明においては、ポリシリコン層12、22はN型ポリシリコン層であったが、P型ポリシリコン層であってもよい。また、WタングステンやTiチタン等のイオン化しがたい金属であってもかまわない。また、図3に示す第1変形例による抵抗変化メモリのように、ポリシリコン層12、22を割愛して、抵抗変化層16、26や、絶縁層14、24が直接第1配線100aや第3配線100bに接していてもかまわない。この場合、第1および第2メモリセル10、20の高さが低くなり、後述する積層構造をパターニングする際の工程が容易となる。また、抵抗変化層16はアモルファスシリコンであったが、シリコン酸化物、シリコン酸窒化物の他、ハフニウム酸化物、アルミニウム酸化物等の金属酸化物でもかまわない。次に、第1実施形態の抵抗変化メモリの製造方法について、図4a乃至図8bを参照して説明する。まず、図4aに示すように、絶縁膜2に第1配線用の溝を形成し、この溝に第1配線材料、例えばWタングステンをCVDChemicalVaporDeposition法などで堆積し、その後CMPなどの平坦化技術によって埋め込むことにより第1配線100aを形成する。続いて、第1配線100aを覆うように、例えばN型不純物がドープされたポリシリコン層12、SiN層14、アモルファスシリコン層16、およびSiN層50を順次積層し、積層膜を形成する。なお、第1配線100aと、ポリシリコン層12との間にバリアメタル11を設けてもよい。そして、公知のリソグラフィ技術を用いてこの積層膜をパターニングすることにより、第1配線100a上に、ポリシリコン層12、SiN層14、アモルファスシリコン層16、およびSiN層50からなる積層構造を形成する。その後、例えばALDAtomicLayerDeposition法を用いて、積層構造の側面にSiNからなるライナ17を形成する。このとき、SiN層17は、絶縁膜2の上面にも形成される。続いて、例えばCVD法を用いて、上記積層構造を覆うように例えばSiO2を堆積し、層間絶縁膜19を形成する。その後、この層間絶縁膜19を例えばCMPChemicalMechanicalPolishingを用いて、平坦化し、上記積層構造の上面、すなわちSiN層50の上面を露出させる図4a。次に、図4bに示すように、層間絶縁膜19の一部をエッチングにより削り、その上面がアモルファスシリコン層16の上面よりも上の位置となるようにSiN層50の上部を露出させる。次に、図5aに示すように、第2配線200となるWを例えばCVD法を用いて堆積し、CMP法を用いて平坦化し、ライナ17およびSiN層50の上面を露出させる。続いて、W層をパターニングし、パターニングされたW層をSiN層50およびライナ17が貫通するように第2配線200を形成する。その後、SiN膜50をウェットエッチング等により除去する。すると、図5bに示すように、SiN膜50が存在している場所には開口52が形成される。このとき、ライナ17もSiNなので、SiN層50の側部のライナ17も除去される。しかし、アモルファスシリコン層16の側部のライナ17は残置される。なお、エッチング時間により、アモルファスシリコン層16の側部のライナ17の一部は除去される場合もある。この場合、除去された部分は空隙となる。例えば、図6に示す第1実施形態の第2変形例のように、第2配線200を形成した後には、アモルファスシリコン層16の側部の一部が空隙17aとなる。次に、図7aに示すように、開口52を埋め込むように、イオン源電極材料であるAg層18を堆積する。このとき、Ag層18は第2配線200上にも形成される。その後、CMP、RIE、またはウェットエッチングを用いて、第2配線200上のAg層18を除去し、Ag層18が開口50内に埋め込まれるようにする図7b。次に、図8aに示すように、開口50に埋め込まれたAg層18と第2配線200を覆うように、アモルファスシリコン層26、SiN層24、例えばN型の不純物がドープされたポリシリコン層22、および第3配線100bとなるW層を順次成膜し、積層膜を形成する。その後、この積層膜を公知のリソグラフィ技術を用いて、パターニングし、Ag層18上に、アモルファスシリコン層26、SiN層24、ポリシリコン層22、およびW層100bからなる積層構造を形成する図8b。続いて、この積層構造の側面に例えばSiNからなるライナ27を形成する図1。そその後、例えばSiO2からなる層間絶縁膜29を例えばCVD法を用いて堆積し、この層間絶縁膜29を、CMPを用いて平坦化し、第1実施形態の抵抗変化メモリを完成する。また、上記製造方法においては、第1メモリセル10および第2メモリセル20の積層構造を形成する際のイオン源電極18のエッチングは1回である。従来構造ではエッチングが2回必要、すなわち順構造である第1メモリセルで1回、逆構造となる第2メモリセルで1回の計2回のエッチングが必要であるのに対して工程を減らすことが可能である。また、Agからなるイオン源電極18を堆積してから第2メモリセルのアモルファスシリコン層26を形成しても、イオン源電極18の膜厚が厚いため、アモルファスシリコン層の形成プロセス中の熱履歴によってAgの凝集が加速されることを防止することができる。第2実施形態第2実施形態による抵抗変化メモリの製造方法について図9a乃至図10を参照して説明する。図9aおよび図9bは第2実施形態に抵抗変化メモリの製造工程を示す断面図である。図10は第2実施形態の抵抗変化メモリを示す断面図である。図5bに示す開口52を形成するまでは、第1実施形態で説明した製造方法と同じ工程を用いて行う。その後、図9aに示すように、開口52を埋め込むように、イオン源電極となるAg層18を堆積する。続いて、このAg層18を覆うように、アモルファスシリコン層26、SiN層24、ポリシリコン層22、および第3配線100bとなるW層を順次成膜し、積層膜を形成する。その後、この積層膜を公知のリソグラフィ技術を用いて、パターニングし、Ag層18上に、アモルファスシリコン層26、SiN層24、ポリシリコン層22、およびW層100bからなる積層構造を形成する図9b。続いて、この積層構造の側面に例えばSiNからなるライナ27を形成する図10。その後、例えばSiO2からなる層間絶縁膜29を例えばCVD法を用いて堆積し、この層間絶縁膜29を、CMPを用いて平坦化し、第2実施形態の製造方法によって製造される抵抗変化メモリを完成する。このようにして形成された第2実施形態の抵抗変化メモリの断面は、図10に示すようになる。この第2実施形態の製造方法によって製造された抵抗変化メモリは、第1実施形態の場合と同様に、イオン源電極18のエッチングは1回であるので、従来構造に対してイオン源電極のエッチング工程を1回減らすことが可能である。また、Agからなるイオン源電極18を堆積してから第2メモリセルのアモルファスシリコン層26を形成しても、イオン源電極18の膜厚が厚いため、アモルファスシリコン層の形成プロセス中の熱履歴によってAgの凝集が加速されることを防止することができる。第3実施形態第3実施形態による抵抗変化メモリの製造方法を図11a乃至図14bを参照して説明する。図11a乃至図14bは第3実施形態に抵抗変化メモリの製造工程を示す断面図である。この第3実施形態においては、第2配線200として、次世代の配線材料として注目されているグラフェンを用いている。図4aに示す、SiO2からなる層間絶縁膜19を形成するまでは、第1実施形態で説明した製造方法と同じ工程を用いて行う図11a。その後、図11bに示すように、SiN膜50をウェットエッチングにより除去する。すると、SiN膜50が存在して場所には開口52が形成される。このとき、ライナ17もSiNなので、SiN層50の側部のライナ17も除去される。しかし、アモルファスシリコン層16の側部のライナ17は残置される。なお、エッチング時間により、アモルファスシリコン層16の側部のライナ17の一部は除去される場合もある。次に、図12aに示すように、開口52を埋め込むように、イオン源電極材料であるAg層18を堆積する。このとき、Ag層18は層間絶縁膜19上にも形成される。その後、CMP、RIE、またはウェットエッチングを用いて、層間絶縁膜19上のAg層18を除去し、Ag層18が開口50内に埋め込まれるようにする図12b。次に、層間絶縁膜19をエッチングによりその一部を削り、その上面がアモルファスシリコン層16の上面よりも上に位置するようにする図13a。このとき、Ag層18の上部が露出する。続いて、Ag層18の側面部を成長の発生部とするようにグラフェン層56を横方向に成長させる。このとき、もし不要なグラフェンが発生した場合は、CMP等を用いてグラフェン層56を平坦化する。このとき、Ag層18の上面が露出する図13b。次に、図14aに示すように、グラフェン層56およびAg層18を覆うように、アモルファスシリコン層26、SiN層24、例えばN型の不純物がドープされたポリシリコン層22、および第3配線100bとなるW層を順次成膜し、積層膜を形成する。その後、この積層膜を公知のリソグラフィ技術を用いて、パターニングし、Ag層18上に、アモルファスシリコン層26、SiN層24、ポリシリコン層22、およびW層100bからなる積層構造を形成する図14b。続いて、この積層構造の側面に例えばSiNからなるライナ27を形成する図1。そその後、例えばSiO2からなる層間絶縁膜29を例えばCVD法を用いて堆積し、この層間絶縁膜29を、CMPを用いて平坦化し、第1実施形態の抵抗変化メモリを完成する。また、上記製造方法においては、第1メモリセル10および第2メモリセル20の積層構造を形成する際のイオン源電極18のエッチングは1回であるので、従来構造に対してイオン源電極のエッチング工程を1回減らすことが可能である。また、Agからなるイオン源電極18を形成してから第2メモリセルのアモルファスシリコン層26を形成しても、イオン源電極18の膜厚が厚いため、アモルファスシリコン層の形成プロセス中の熱履歴によってAgの凝集が加速されることを防止することができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。