"2ラインで2次元に配置されたn個nは4以上の偶数の記憶装置が、パラレルデータをシリアルデータに変換するデータ形式変換方法において、処理回数をs、ラインの一方をH、他方をL、HとLの2つの記憶装置を1カラムとしてカラムの端から各カラムの番号をkとし、各記憶装置をHkLkで表す場合、s回目の処理では、Ls1とHn2s内のデータはカラム方向へ、Ls乃至Ln2s及びHs1乃至Hn2s1内のデータはライン方向へ移動し、その他の記憶装置はデータ移動を行わず、Lk内のデータがライン方向へ移動する場合はLk1へ、カラム方向へ移動する場合はHkへ移動し、Hk内のデータがライン方向へ移動する場合はHk1へ、カラム方向へ移動する場合はLkへ移動し、処理数がn4になるまで前記s回目の処理を繰り返す、ことを特徴とするデータ形式変換方法。2ラインで2次元に配置されたn個nは4以上の偶数の記憶装置が、パラレルデータをシリアルデータに変換するデータ形式変換方法において、処理回数をs、ラインの一方をH、他方をL、HとLの2つの記憶装置を1カラムとしてカラムの端から各カラムの番号をkとし、各記憶装置をHkLkで表す場合、s回目の処理では、Ln4sとHn41s内のデータ内のデータはカラム方向へ、Ln4s1乃至Ln41sとHn4s乃至Hn42sのデータはライン方向へデータを移動し、その他の記憶装置はデータ移動を行わず、Lk内のデータがライン方向へ移動する場合はLk1へ、カラム方向へ移動する場合はHkへ移動し、Hk内のデータがライン方向へ移動する場合はHk1へ、カラム方向へ移動する場合はLkへ移動し、前記処理数がn4になるまで前記s回目の処理を繰り返す、ことを特徴とするデータ形式変換方法。全ての記憶装置のデータをカラム方向に交換する処理をさらに有する、ことを特徴とする請求項1又は2記載のデータ形式変換方法。各カラムの記憶装置がw離れたカラムの前記記憶装置と接続されており、前記s回目の処理をn4回行う前、又は、n4回行った後に、w離れた記憶装置間で互いにライン方向にデータを交換する、ことを特徴とする請求項1又は2記載のデータ形式変換方法。ライン方向に連続した所定数毎に記憶装置を区分し各区分をG、区分Gの番号を0,1,2...n321、iを整数とした場合、w離れた記憶装置間で互いにデータをライン方向に交換する処理は、m回目の処理にて、Gm乃至G7m内の区分であり、Hm12iの区分の記憶装置はw小さい側の記憶装置からデータを取得し、Gm乃至G7m内の区分であり、Lm2iの区分の記憶装置はw大きい側の記憶装置からデータを取得し、該処理数が区分数/2-1になるまで前記m回目の処理を繰り返す、ことを特徴とする請求項4記載のデータ形式変換方法。ライン方向に連続した所定数で記憶装置を区分し各区分をG、区分Gの番号を0,1,2...n41と、iを整数とした場合、w離れた記憶装置間で互いにデータをライン方向に交換する処理は、m回目の処理にて、G4s乃至G3s内の区分であり、H5m2iの区分の記憶装置はw小さい側の記憶装置からデータを取得し、G4s乃至G3s内の区分であり、L4s2iの区分の記憶装置はw大きい側の記憶装置からデータを取得し、該処理数が区分数/2-1になるまで前記m回目の処理を繰り返すことを特徴とする請求項4記載のデータ形式変換方法。2ラインで2次元に配置されたn個nは4以上の偶数の記憶装置と、該記憶装置に記憶されたパラレルデータをシリアルデータに変換する制御部とを有する集積装置であって、処理回数をs、ラインの一方をH、他方をL、HとLの2つの記憶装置を1カラムとしてカラムの端から各カラムの番号をkとし、各記憶装置をHkLkで表す場合、前記制御部は、s回目の処理において、Ls1とHn2sの記憶装置に対し該記憶装置が記憶しているデータをカラム方向に移動させ、Ls乃至Ln2s及びHs1乃至Hn2s1の記憶装置に対し該記憶装置が記憶しているデータをライン方向へ移動させ、その他の記憶装置にはデータを移動させない制御信号であって、Lkの記憶装置にライン方向にデータを移動させる際はLk1の記憶装置にデータを移動させ、Lkの記憶装置にカラム方向へデータを移動させる際はHkの記憶装置にデータを移動させる前記制御信号を出力し、Hkの記憶装置にライン方向にデータを移動させる際はHk1の記憶装置にデータを移動させ、Hkの記憶装置にカラム方向にデータを移動させる際はLkの記憶装置にデータを移動させる前記制御信号、を出力すると共に、処理数がn4になるまで前記s回目の前記制御信号を各記憶装置に出力し、各記憶装置は、Hkの入力側に接続された、Hk1からの入力とLkからの入力のいずれかを選択してHkに転送する第1の選択手段と、Lkの入力側に接続された、Lk1からの入力とHkからの入力のいずれかを選択してLkに転送する第2の選択手段と、前記制御部と、Hk、Lk、第1の選択手及び段第2の選択手段とをそれぞれ接続する制御バスと、を有し、前記制御部から供給される前記制御信号に基づき、前記第1の選択手段及び第2の選択手段がデータ移動を行うか否かを判定し、データ移動を行う場合、前記第1の選択手段及び第2の選択手段が、カラム方向又はライン方向へデータを移動する、ことを特徴とする集積装置。2ラインで2次元に配置されたn個nは4以上の偶数の記憶装置と、該記憶装置に記憶されたパラレルデータをシリアルデータに変換する制御部とを有する集積装置であって、前記制御部は、処理回数をs、ラインの一方をH、他方をL、HとLの2つの記憶装置を1カラムとしてカラムの端から各カラムの番号をkとし、各記憶装置をHkLkで表す場合、s回目の処理において、Ln4sとHn41sの記憶装置に対し該記憶装置が記憶しているデータをカラム方向に移動させ、Ln4s1乃至Ln41sとHn4s乃至Hn42sの記憶装置に対し該記憶装置が記憶しているデータをライン方向へ移動させ、その他の記憶装置にはデータを移動させない制御信号であって、Lkの記憶装置にライン方向にデータを移動させる際はLk1の記憶装置にデータを移動させ、Lkの記憶装置にカラム方向へデータを移動させる際はHkの記憶装置にデータを移動させる前記制御信号を出力し、Hkの記憶装置にライン方向へデータを移動させる際はHk1の記憶装置にデータを移動させ、Hkの記憶装置にカラム方向へデータを移動させる際はLkの記憶装置にデータを移動させる前記制御信号を、出力すると共に、前記処理数がn4になるまで前記s回目の前記制御信号を各記憶装置に出力し、各記憶装置は、Hkの入力側に接続された、Hk1からの入力とLkからの入力のいずれかを選択してHkに転送する第1の選択手段と、Lkの入力側に接続された、Lk1からの入力とHkからの入力のいずれかを選択してLkに転送する第2の選択手段と、前記制御部と、Hk、Lk、第1の選択手及び段第2の選択手段とをそれぞれ接続する制御バスと、を有し、前記制御部から供給される前記制御信号に基づき、前記第1の選択手段及び第2の選択手段がデータ移動を行うか否かを判定し、データ移動を行う場合、前記第1の選択手段及び第2の選択手段が、カラム方向又はライン方向へデータを移動する、ことを特徴とする集積装置。ところで、PE上のレジスタと外部のメモリの間で画素データを転送する入出力装置も、SIMD型プロセッサ上の画素データフォーマットに従う必要がある。また、SIMD型プロセッサが得意としないシリアル画像処理を専用に実行する外部画像処理装置も、SIMD型プロセッサと接続されるため、SIMD型プロセッサ上の画素データフォーマットに対応する必要がある。このようなプロセッサ周辺装置の場合、過去の設計資産であるIPIntellectualPropertyを再利用する方法が多用される。図4は、周辺装置の一例を示す。SIMD型プロセッサ10が周辺装置20と接続されている。図に示す周辺装置20が入出力装置又は外部画像処理装置である。開発時に存在するIPが、目的の画素データフォーマットに対応していれば問題はないが、異なる画素データフォーマットにしか対応していない場合には、開発者は直接的にはIPを使うことができない。周辺装置側で対応するには、IPの改造か、又は、IPを諦めて新規設計する必要が生じる。目的の画素データフォーマットと目的の周辺装置ではアルゴリズムとして相性が悪く、IPを新規設計する場合であっても、回路規模の増大や処理性能のダウンなど、開発工数以外に不都合がある可能性も考えられる。同様のことがソフトウエアでも考えられ、開発者が既存の画像処理ソフトウエアを再利用する際において、ソフトウエアの前提とする画素データフォーマットと、SIMD型プロセッサで予定している画素データフォーマットが異なる場合が考えられる。ソフトウエアで対応するには、ソフトウエアを改造するか、又は、元のソフトウエアを諦めて新規プログラミングする必要が生じる。目的の画素データフォーマットと目的のソフトウエアではアルゴリズムとして相性が悪く、新規プログラミングする場合でも、プログラムコードサイズの増大や処理性能のダウンなど、プログラミング工数以外に不都合がある可能性も考えられる。このような状況に対応するには、複数の画素データフォーマットをSIMD型プロセッサ側で異なる画素データフォーマットに変換することが要請される。図5は、フォーマット変換のために、SIMD型プロセッサ10の外部に装備されたフォーマット変換装置40の一例を示す。SIMD型プロセッサ10とフォーマット変換装置40が接続されている。フォーマット変換装置40は、PE上のレジスタに展開する画素データを、一度、外部RAM50に読み出し、再び外部RAM50からPE上のレジスタに所望の画素データフォーマットで書き込むという動作を行う。この装置を利用できれば、画素データフォーマット相互間の変換が可能になり、異なる画素データフォーマットに対応した周辺装置やソフトウエアであっても、SIMD型プロセッサに接続可能となる。しかし、フォーマット変換装置や画素データの一時記憶用のRAMが別途必要となるなど、相応の負荷が発生することなる。このため、SIMD型プロセッサの外部にフォーマット変換装置を持つことなく、SIMD型プロセッサ内部で画素データフォーマットの変換が可能な技術が求められている。SIMD型プロセッサ内部で画素データフォーマットの変換を実現する比較的、単純な方法は、変換に必要なすべての経路を備えることである。図6は、βフォーマットからαフォーマットへの変換する際の経路を示す図の一例である。図6の上側がβフォーマットで配置された変換前のレジスタで、ここでは転送元レジスタとなる。図6の下方がαフォーマットで配置された変換後のレジスタで、ここでは転送先レジスタとなる。中央部に示された矢印が転送経路であり、黒丸印が転送元のレジスタ、矢先が転送先のレジスタを示す。実線の経路はD00~D31のデータ経路で、破線の経路はD32~D63のデータ経路を示している。例えば、D01はPE0の下位ビットに、D02はPE1の上位ビットに...転送され、D32はPE16の上位ビットに、D33はPE16の下位ビットに...転送される。なお、図6はβフォーマットからαフォーマットへの変換例であるが、逆の変換であるαフォーマットからβフォーマットへの変換も、同じ経路をデータが逆方向に転送されればよいので、回路規模としては同等である。しかし、この変換を一度に行う場合は図6に示す経路すべてが必要となり、回路規模が増大するという不都合が生じる。回路規模を抑える方法として、ひとつの万能転送経路を用意し、転送を64ステップに分けて実行する方法がある。図7は、万能転送経路30の一例を示す。すべての転送元レジスタが万能転送経路30に接続されているので、すべての転送元レジスタが画素データを出力でき、すべての転送先レジスタへ入力できる。上側が転送元のβフォーマットのレジスタを、下側が転送先のαフォーマットのレジスタをそれぞれ示す。転送元のD0は転送先のD0に、転送元のD32は転送先のD32に、転送元のD01は転送先のD01に、転送元のD33は転送先のD33に、...転送元のD31は転送先のD31に、転送元のD63は転送先のD63に、それぞれ転送される。このような出力、入力の制御は、制御装置60が一元的に行う。しかし、1回で1個のデータを所望の位置へ転送することになるので64個のデータを転送するには、64ステップが必要となる。この万能転送経路30を2重に配置し、1回の転送時間で2個の画素データを転送するという手段を用いれば、必要な回路規模は倍増するが、全転送が終了するために必要なステップ数が半減できる。これは回路規模と得られる性能にはトレードオフが成立していることを示しており、回路規模と性能のどちらを優先するかはSIMD型プロセッサの特徴に合わせて決定すべきと考えられる。しかし、回路規模と性能のうちどちらかを優先しても、他方が優先されないことによる不利益を低減することが望まれる。本発明は、上記課題に鑑み、回路規模と性能のトレードオフをより高次元に両立するデータ形式変換方法を提供することを目的とする。上記課題に鑑み、本発明は、2ラインで2次元に配置されたn個nは4以上の偶数の記憶装置が、パラレルデータをシリアルデータに変換するデータ形式変換方法において、処理回数をs、ラインの一方をH、他方をL、HとLの2つの記憶装置を1カラムとしてカラムの端から各カラムの番号をkとし、各記憶装置をHkLkで表す場合、s回目の処理では、Ls1とHn2s内のデータはカラム方向へ、Ls乃至Ln2s及びHs1乃至Hn2s1内のデータはライン方向へ移動し、その他の記憶装置はデータ移動を行わず、Lk内のデータがライン方向へ移動する場合はLk1へ、カラム方向へ移動する場合はHkへ移動し、Hk内のデータがライン方向へ移動する場合はHk1へ、カラム方向へ移動する場合はLkへ移動し、処理数がn4になるまで前記s回目の処理を繰り返す、ことを特徴とする。回路規模と性能のトレードオフをより高次元に両立するデータ形式変換方法を提供することができる。以下、本発明を実施するための形態について図面を参照しながら実施例を挙げて説明する。図8は、SIMD型プロセッサ10の構成例を示す図の一例である。SIMD型プロセッサ10はPEプロセッサエレメント100と、PE100を制御するPEコントロール部200とを有する。図8のPE100が実際には複数個、実装されており、そのうちの1つを代表として図示している。PEコントロール部200は不図示のグローバルプロセッサ内に設けられ、グローバルプロセッサとほぼ一体とみなせるか、又は、PEコントロール部200をグローバルプロセッサと称してもよい。SIMD型プロセッサ10は、いわゆるSISDSingleInstructionstreamSingleDatastream型のマイクロプロセッサであり、1つの集積回路ICとして実装される。PEコントロール部200はプログラムRAMとデータRAMいずれも不図示を内蔵し、プログラムの実行結果に応じてPE100に制御信号を供給する。PE100は制御信号により処理のシーケンスが制御され、各PE100は、後述するレジスタに記憶されている画素のデータに対してほぼ同時に同じ処理を行う。PE以下、符号は省略するは、内部レジスタとして、汎用レジスタ142、汎用レジスタ143、結果レジスタ144、変換レジスタL101、変換レジスタH102、を備えており、それらのレジスタは、内部データバス131と内部データバス132に対してデータの入出力が可能である。PEは演算器141を備えており、演算器141は内部データバス131と内部データバス132からそれぞれデータを入力し、演算を実行し、その結果を結果レジスタ144に格納する。図中では省略しているが、PEコントロール部200からは、PEを含むすべてのPEの動作をコントロールする制御信号201を発信しており、PEはその制御信号201に従って動作する。マルチプレクサL111とマルチプレクサH112はそれぞれ2系統の入力を持ち、出力側はそれぞれ変換レジスタL101と変換レジスタH102へと接続されている。マルチプレクサH112とマルチプレクサL111には転送経路L121と転送経路H122が接続されている。この転送経路L121と転送経路H122は隣接するPEへも接続されている。この転送経路L121と転送経路H122のうち、隣接するPEからの入力を、それぞれ転送経路L121aと転送経路H122a、内部の変換レジスタ101からマルチプレクサ112への入力を転送経路L121、内部の変換レジスタ102からマルチプレクサ111への入力を転送経路H122、と呼び分けることとする。変換レジスタL101は、転送経路L121と接続されている。変換レジスタH102は、転送経路H122と接続されている。変換レジスタL101、変換レジスタH102、マルチプレクサL111及びマルチプレクサH112は、PEコントロール部200と接続され、PEコントロール部200から制御信号201を受けて制御される。PEコントロール部200は内部に信号N202を生成する機構を備え、PEコントロール部200ではこの信号N202をデコードし、変換レジスタL101、変換レジスタH102、マルチプレクサL111、マルチプレクサH112の制御信号201を生成する。この信号N202を入力情報として、入力情報に対して制御信号201を生成する関係式については、フォーマット変換動作の説明とともに後述する。次に転送経路L121と転送経路H122の全体の構成を、図9を用いて説明する。図9は、図8で示されたPEであるPE00乃至PE31と、転送経路L121と転送経路H122に注目して図示している。PEは、PE00を1番目に、PE01を2番目に、PE02を3番目に、...、PE31を最右方となるよう配置しているが、中間のPEの一部は、紙面の関係で省略している。各PEにおいても、ここでの説明に必要な、変換レジスタ101、102、マルチプレクサL111、H112、転送経路L121、H122を除いて省略している。変換レジスタL101、H102は矩形で表示され、下から、変換レジスタL101、変換レジスタH102の順に表示する。マルチプレクサL111、H112は台形で表示され、下から、マルチプレクサL111、マルチプレクサH112の順に表示する。各PE内の変換レジスタL101の出力は転送経路L121に接続され、同じPE内のマルチプレクサH112と左隣のPEのマルチプレクサL111に入力されている。各PE内の変換レジスタH102の出力は転送経路H122に接続され、同じPE内のマルチプレクサL111と右隣のPEのマルチプレクサH112に入力されている。PE00はPE群の左端にあるため、マルチプレクサH112の一方の入力に接続すべき転送経路が無い。この空いた入力には同じPE内の転送経路L121を接続する。つまり、PE00のマルチプレクサH112の2つの入力には両方とも転送経路L121が接続される。PE31はPE群の右端にあるため、マルチプレクサL111の一方の入力に接続すべき転送経路が無い。この空いた入力には同じPE内の転送経路H122を接続する。つまり、PE31のマルチプレクサL111の2つの入力には両方とも転送経路H122が接続される。なお、変換レジスタ内に括弧付きで表示されている文字は、格納されるデータを表しており、それは後述の動作説明の中で述べる。マルチプレクサ内に表示されている数字は、マルチプレクサの入力端子を表しており、それは後述の動作説明の中で述べる。β→α次に図8、図9で示されたSIMD型プロセッサのPE部において、フォーマット変換の動作説明を行う。図2に示したβフォーマットから、図1に示すαフォーマットへの変換を例にして説明する。64個の連続した画素データをD00~D63とし、PEコントロール部200はそれぞれを変換レジスタL又は変換レジスタHに格納する。したがって、PE00の変換レジスタLにはD00、PE01の変換レジスタLにはD01、PE02の変換レジスタLにはD02、、PE30の変換レジスタLにはD30、PE31の変換レジスタLにはD31、PE00の変換レジスタHにはD32、PE01の変換レジスタHにはD33、、PE30の変換レジスタHにはD62、PE31の変換レジスタHにはD63、が格納される。これが変換前のβフォーマットのデータである。この後、17ステップに分けてデータフォーマットの変換を行う。図10は、このフォーマット変換のステップの模式的表現の一例を示す図である。PEの配置は図9と同様になっている。図の上側の変換レジスタL1,H1は、D00~D63を変換前のβフォーマットで格納している。中央の破線内の矢印は、各ステップにおけるデータの転送を示している。1つの破線で囲まれた矢印が同時に動作するステップを意味する。上から第1のステップ、第2のステップ、、第17のステップの順である。黒丸印が転送元、矢先が転送先を示す。また、左の目盛はステップ数を確認する指標として表示している。図の下側の変換レジスタL2,H2は、D00~D63を変換後のαフォーマットで格納している。第1のステップ:PE00のマルチプレクサHは入力端子0の画素データを変換レジスタHに出力し、PE31のマルチプレクサLは入力端子0の画素データを変換レジスタLに出力する。上記を除く全てのマルチプレクサは、入力端子1の画素データを変換レジスタに出力する。PE00乃至PE31の変換レジスタL、Hは、マルチプレクサL、Hから入力された画素データを取り込む。第2のステップ:PE01のマルチプレクサHは入力端子0の画素データを変換レジスタHに出力し、PE30のマルチプレクサLは入力端子0の画素データを変換レジスタLに出力する。上記を除く全てのマルチプレクサL,Hは、入力端子1の画素データを変換レジスタL,Hに出力する。PE01乃至PE30の変換レジスタL,Hは、マルチプレクサL,Hから入力された画素データを取り込む。上記を除く全ての変換レジスタは、マルチプレクサから入力された画素データを取り込まず、元のデータを保持する。第3のステップ:PE02のマルチプレクサHは入力端子0の画素データを変換レジスタHに出力し、PE29のマルチプレクサLは入力端子0の画素データを変換レジスタLに出力する。上記を除く全てのマルチプレクサL,Hは、入力端子1の画素データを変換レジスタL,Hに出力する。PE02乃至PE29の変換レジスタL,Hは、マルチプレクサL,Hから入力された画素データを取り込む。上記を除く全ての変換レジスタは、マルチプレクサから入力された画素データを取り込まず、元のデータを保持する。第4のステップ:PE03のマルチプレクサHは入力端子0の画素データを変換レジスタHに出力し、PE28のマルチプレクサLは入力端子0の画素データを変換レジスタLに出力する。上記を除く全てのマルチプレクサは、入力端子1の画素データを変換レジスタに出力する。PE03乃至PE28の変換レジスタは、マルチプレクサから入力された画素データを取り込む。上記を除く全ての変換レジスタは、マルチプレクサから入力された画素データを取り込まず、元のデータを保持する。第5のステップ:PE04のマルチプレクサHは入力端子0の画素データを変換レジスタHに出力し、PE27のマルチプレクサLは入力端子0の画素データを変換レジスタLに出力する。上記を除く全てのマルチプレクサは、入力端子1の画素データを変換レジスタに出力する。PE04乃至PE27の変換レジスタは、マルチプレクサから入力された画素データを取り込む。上記を除く全ての変換レジスタは、マルチプレクサから入力された画素データを取り込まず、元のデータを保持する。第6のステップ:PE05のマルチプレクサHは入力端子0の画素データを変換レジスタHに出力し、PE26のマルチプレクサLは入力端子0の画素データを変換レジスタHに出力する。上記を除く全てのマルチプレクサは、入力端子1の画素データを変換レジスタに出力する。PE05乃至PE26の変換レジスタは、マルチプレクサから入力された画素データを取り込む。上記を除く全ての変換レジスタは、マルチプレクサから入力された画素データを取り込まず、元のデータを保持する。第7のステップ:PE06のマルチプレクサHは入力端子0の画素データを変換レジスタHに出力し、PE25のマルチプレクサLは入力端子0の画素データを変換レジスタLに出力する。上記を除く全てのマルチプレクサは、入力端子1の画素データを変換レジスタに出力する。PE06乃至PE25の変換レジスタは、マルチプレクサから入力された画素データを取り込む。上記を除く全ての変換レジスタは、マルチプレクサから入力された画素データを取り込まず、元のデータを保持する。第8のステップ:PE07のマルチプレクサHは入力端子0の画素データを変換レジスタに出力し、PE24のマルチプレクサLは入力端子0の画素データを変換レジスタに出力する。上記を除く全てのマルチプレクサは、入力端子1の画素データを変換レジスタに出力する。PE07乃至PE24の変換レジスタは、マルチプレクサから入力された画素データを取り込む。上記を除く全ての変換レジスタは、マルチプレクサから入力された画素データを取り込まず、元のデータを保持する。第9のステップ:PE08のマルチプレクサHは入力端子0の画素データを変換レジスタに出力し、PE23のマルチプレクサLは入力端子0の画素データを変換レジスタLに出力する。上記を除く全てのマルチプレクサは、入力端子1の画素データを変換レジスタに出力する。PE08乃至PE23の変換レジスタは、マルチプレクサから入力された画素データを取り込む。上記を除く全ての変換レジスタは、マルチプレクサから入力された画素データを取り込まず、元のデータを保持する。第10のステップ:PE09のマルチプレクサHは入力端子0の画素データを変換レジスタHに出力し、PE22のマルチプレクサLは入力端子0の画素データを変換レジスタHに出力する。上記を除く全てのマルチプレクサは、入力端子1の画素データを変換レジスタに出力する。PE09乃至PE22の変換レジスタは、マルチプレクサから入力された画素データを取り込む。上記を除く全ての変換レジスタは、マルチプレクサから入力された画素データを取り込まず、元のデータを保持する。第11のステップ:PE10のマルチプレクサHは入力端子0の画素データを変換レジスタHに出力し、PE21のマルチプレクサLは入力端子0の画素データを変換レジスタLに出力する。上記を除く全てのマルチプレクサは、入力端子1の画素データを変換レジスタに出力する。PE10乃至PE21の変換レジスタは、マルチプレクサから入力された画素データを取り込む。上記を除く全ての変換レジスタは、マルチプレクサから入力された画素データを取り込まず、元のデータを保持する。第12のステップ:PE11のマルチプレクサHは入力端子0の画素データを変換レジスタに出力し、PE20のマルチプレクサLは入力端子0の画素データを変換レジスタに出力する。上記を除く全てのマルチプレクサは、入力端子1の画素データを変換レジスタに出力する。PE11乃至PE20の変換レジスタは、マルチプレクサから入力された画素データを取り込む。上記を除く全ての変換レジスタは、マルチプレクサから入力された画素データを取り込まず、元のデータを保持する。第13のステップ:PE12のマルチプレクサHは入力端子0の画素データを変換レジスタに出力し、PE19のマルチプレクサLは入力端子0の画素データを変換レジスタに出力する。上記を除く全てのマルチプレクサは、入力端子1の画素データを変換レジスタに出力する。PE12乃至PE19の変換レジスタは、マルチプレクサから入力された画素データを取り込む。上記を除く全ての変換レジスタは、マルチプレクサから入力された画素データを取り込まず、元のデータを保持する。第14のステップ:PE13のマルチプレクサHは入力端子0の画素データを変換レジスタに出力し、PE18のマルチプレクサLは入力端子0の画素データを変換レジスタに出力する。上記を除く全てのマルチプレクサは、入力端子1の画素データを変換レジスタに出力する。PE13乃至PE18の変換レジスタは、マルチプレクサから入力された画素データを取り込む。上記を除く全ての変換レジスタは、マルチプレクサから入力された画素データを取り込まず、元のデータを保持する。第15のステップ:PE14のマルチプレクサHは入力端子0の画素データを変換レジスタに出力し、PE17のマルチプレクサLは入力端子0の画素データを変換レジスタに出力する。上記を除く全てのマルチプレクサは、入力端子1の画素データを変換レジスタに出力する。PE14乃至PE17の変換レジスタは、マルチプレクサから入力された画素データを取り込む。上記を除く全ての変換レジスタは、マルチプレクサから入力された画素データを取り込まず、元のデータを保持する。第16のステップ:PE15のマルチプレクサHは入力端子0の画素データを変換レジスタに出力し、PE16のマルチプレクサLは入力端子0の画素データを変換レジスタに出力する。上記を除く全てのマルチプレクサは、入力端子1の画素データを変換レジスタに出力する。PE15乃至PE16の変換レジスタは、マルチプレクサから入力された画素データを取り込む。上記を除く全ての変換レジスタは、マルチプレクサから入力された画素データを取り込まず、元のデータを保持する。なお、ここまでの処理でパラレルデータがシリアルデータに変換されている点に注意されたい。第17のステップ:全てのPEのマルチプレクサは入力端子0の画素データを変換レジスタに出力する。全てのPEの変換レジスタは、マルチプレクサから入力された画素データを取り込む。この結果、D00がPE00の変換レジスタLに、D01がPE00の変換レジスタHに、D02がPE01の変換レジスタLに、D03がPE01の変換レジスタHに、D04がPE02の変換レジスタLに、D05がPE02の変換レジスタHに、、D62がPE31の変換レジスタLに、D63がPE31の変換レジスタHにそれぞれ格納される。これはαフォーマットのデータ配置である。図10により、βフォーマットからαフォーマットへ変換するための全経路が1PE以内の距離に収まっていることがわかる。また、PE間の転送経路は2組であるが、32ステップを要することなく、161ステップで実現できている。図11は、このフォーマット変換の手順をフローチャートにて表す図の一例である。処理ステップをsで表し、変換レジスタLをL、変換レジスタHをH、左端から各PEの順番をkとし、各変換レジスタをHk、Lkで表している。この変換のフローチャートに従い各変換レジスタが同時に処理を行う。この変換のフローチャートには1つのメインルーチンと2つのサブルーチンがある。メインルーチンではステップ1からステップ16まで繰り返し処理をした後、ステップ17の処理を行う。ステップ1の繰り返し処理では、最初にそのステップにおいて各変換レジスタが更新を行うか否かを判断する。条件式はs1≦k≦32sで表され、Yes真なら更新を行い、No偽なら更新を行わず元のデータを保持するステップ5。ステップ1で更新を行うと判定された場合、マルチプレクサによる画素データの選択が行われるステップ2。条件は自身の変換レジスタがLs1またはH32sであるにより表され、真なら入力選択0サブルーチンが処理されステップ3、偽なら入力選択1サブルーチンが処理されるステップ4。すなわち、L側のマルチプレクサは処理ステップs1の場合、H側のマルチプレクサは処理ステップ32sの場合に、入力選択0サブルーチンを実行し、それ以外は入力選択1のサブルーチンを実行する。入力選択0サブルーチンでは、ステップ3-1で各PEのうち変換レジスタLか変換レジスタHかが判断される。変換レジスタLは同じPE内の変換レジスタHからの画素データを取り込みステップ3-2、変換レジスタHは同じPE内の変換レジスタLからの画素データを取り込むステップ3-3。この処理は、図9においてはマルチプレクサが入力端子0を選択することを表し、図10においては画素データが縦方向の矢印のように移動したことを表している。入力選択1サブルーチンでは、ステップ4-1で各PEのうち変換レジスタLか変換レジスタHかが判断される。変換レジスタLは自身のPE番号kよりも1つ若い番号を持つPE内の変換レジスタLから画素データを取り込みステップ4-2、変換レジスタHは自身のPE番号kよりも1つ次のPE番号を持つPE内の変換レジスタHから画素データを取り込むステップ4-3。この処理は、図9においてはマルチプレクサが入力端子1を選択することを表し、図10においては画素データが横方向の矢印のように移動したことを表している。このフローチャートで、変換動作をすべて表現できている。次にこのような動作を行うための制御方法について説明する。最初の第1のステップs1から、最後の第17のステップs17まで説明したように、各PEに対する指示は3つの要素を含んでいる。すなわち、1各PEに対する、変換レジスタが画素データを更新するか又は元の画素データを保持するかの指示2各PEに対する、マルチプレクサLに入力端子0か又は入力端子1を選択させる指示3各PEに対する、マルチプレクサHに入力端子0か又は入力端子1を選択させる指示の3つである。これらの指示は図8におけるPEコントロール部200から制御信号201として発信される。PEは32個あるため、それぞれのPEにおいて1つの指示を行うには32bit必要となる。前述の通り指示は3つあるので、合計96bitの制御信号201があればPEコントロール部200から全PEの制御が可能である。本実施例では、図8にて説明したように、PEコントロール部200にデコーダ210が備えられており、デコーダ210は信号N202を入力情報とし、出力情報として制御信号201を生成する。各PEではデコーダ210から出力される制御信号201により変換レジスタL101、変換レジスタH102、マルチプレクサL111、及び、マルチプレクサH112が制御される。本実施例において、PEコントロール部200が、βフォーマットからαフォーマットに変換する動作を実行するためには、ステップ数17をカバーする5bitで全PEを制御する制御信号201を生成することが可能である。また、複数のPEで制御信号201を共有することにより、33bitの制御信号201で各PEにおいて上記の3つの指定が可能である。デコーダ210への入力信号Nを5bitの信号N40で表現する。また、PEコントロール部200から出力される32bitの制御信号をA310で、1bitの制御信号をBで表現する。デコーダ210は、このN40を入力情報として、前述の制御信号Aと制御信号Bを出力情報とする装置である。入力情報と出力情報の関係式は次の通りである。N4{N3N2N1N0}A0A31N4{N3N2N1}A1A30N4{N3N2}A2A29N4{N3N2}A3A28N4{}A4A27N4{}A5A26N4{}A6A25N4{N3}A7A24N4{N3}A8A23N4{N3}A9A22N4{N3}A10A21N4{N3N2}A11A20N4{N3N2}A12A19N4{N3N2N1}A13A18N4{N3N2N1|N0}A14A17{1}A15A16N4Bなお、|、、はビット演算子で、順番にornotandを意味する。従って、例えば、N4{N3N2N1N0}A0A31は、N4]が1又はN3:0]が全て0ならば、A0A31が1であること、及び、N4が0かつN3:0のうち少なくとも1bitが0でないならば、A0A31が0であること、を表す。また、{1}A15A16は、A15A16が1があることその他は0を表している。また、N4Bは、N4が0ならばBが1であること、及び、N4が1ならばBが0であること、を表している。左端からのPEの順番をkとし各PEをPEkで表すとき、PEkには制御信号201としてAk1AkAk1Bが入力され、各PEは次の通り処理を行う。但し、kが0、またはkが31のときはそれぞれAk1またはAk1が存在しないため、代わりとして0を入力する。1PEkにおいてAk1なら変換レジスタが画素データの更新を行い、Ak0なら元のデータを保持する。2PEkにおいて、マルチプレクサLで選択される入力端子の番号はBAk13PEkにおいて、マルチプレクサHで選択される入力端子の番号はBAk1図12は、この関係式を用いて、デコーダ210が入力信号N40から生成したステップごとの制御信号201の一覧の一例を示す図である。図12では、左より、ステップ番号、入力信号Nのbit4、同bit3、同bit2、同bit1、同bit0、デコーダの出力信号A310、デコーダの出力信号B、1変換レジスタが更新を行うPE、2マルチプレクサLが入力端子0を選択するPE、3マルチプレクサHが入力端子0を選択するPE、である。この表で、変換動作をすべて表現できている。α→β次に、図1に示したαフォーマットから図2に示したβフォーマットへの変換について説明する。64個の連続した画素データをD00~D63とし、それぞれを変換レジスタL又は変換レジスタHに格納する。例えば図10に示したように、D00をPE00の変換レジスタLに、D01をPE00の変換レジスタHに、D02をPE01の変換レジスタLに、D03をPE01の変換レジスタHに、D04をPE02の変換レジスタLに、D05をPE02の変換レジスタHに、、D62をPE31の変換レジスタLに、D63をPE31の変換レジスタHに格納するフォーマットが、変換前のαフォーマットのデータである。αフォーマットからβフォーマットへの変換の場合、デコーダ210の動作する関係式は次の通りである。N4{N3N2N1N0}A0A31N4{N3N2N1}A1A30N4{N3N2}A2A29N4{N3N2}A3A28N4{}A4A27N4{}A5A26N4{}A6A25N4{N3}A7A24N4{N3}A8A23N4{N3}A9A22N4{N3}A10A21N4{N3N2}A11A20N4{N3N2}A12A19N4{N3N2N1}A13A18N4{N3N2N1|N0}A14A17{1}A15A16N4B左端からのPEの順番をkとし各PEをPEkで表すとき、PEkには制御信号201としてAk1AkAk1Bが入力され、各PEは次の通り処理を行う。但し、kが0、またはkが31のときはそれぞれAk1またはAk1が存在しないため、代わりとして0を入力する。1PEkにおいてAk1なら変換レジスタが画素データの更新を行い、Ak0なら元のデータを保持する。2PEkにおいて、マルチプレクサLで選択される入力端子の番号はBAk13PEkにおいて、マルチプレクサHで選択される入力端子の番号はBAk1図13は、この関係式で、デコーダ210が入力信号N40から生成するステップごとの制御信号201の一覧の一例を示す図である。図12と同様に、左より、ステップ、入力信号Nのbit4、同bit3、同bit2、同bit1、同bit0、デコーダの出力信号A310、デコーダの出力信号B、1変換レジスタが取り込みを行うPE、2マルチプレクサLが入力端子0を選択するPE、3マルチプレクサHが入力端子0を選択するPE、である。また、関係式はβフォーマットからαフォーマットへ変換する場合と同じまま、入力信号NをN01111b2進数からステップ毎に1してもよい。図12と図13のA31:0を比較すると、ステップ番号の昇順と降順に切り替えれば、A31:0は同じになることが分かる。すなわち、デコーダ210の動作する関係式は次の通りである。N4{N3N2N1N0}A0A31N4{N3N2N1}A1A30N4{N3N2}A2A29N4{N3N2}A3A28N4{}A4A27N4{}A5A26N4{}A6A25N4{N3}A7A24N4{N3}A8A23N4{N3}A9A22N4{N3}A10A21N4{N3N2}A11A20N4{N3N2}A12A19N4{N3N2N1}A13A18N4{N3N2N1|N0}A14A17{1}A15A16N4B左端からのPEの順番をkとし各PEをPEkで表すとき、PEkには制御信号201としてAk1AkAk1Bが入力され、各PEは次の通り処理を行う。但し、kが0、またはkが31のときはそれぞれAk1またはAk1が存在しないため、代わりとして0を入力する。1PEkにおいてAk1なら変換レジスタが画素データの更新を行い、Ak0なら元のデータを保持する。2PEkにおいて、マルチプレクサLで選択される入力端子の番号はBAk13PEkにおいて、マルチプレクサHで選択される入力端子の番号はBAk1図14は、デコーダ210が入力信号N40から生成するステップごとの制御信号201の一覧を示す図の一例である。図12と同様に、左より、ステップ、入力信号Nのbit4、同bit3、同bit2、同bit1、同bit0、デコーダの出力信号A310、デコーダの出力信号B、1変換レジスタが取り込みを行うPE、2マルチプレクサLが入力端子0を選択するPE、3マルチプレクサHが入力端子0を選択するPE、である。図15は、このフォーマット変換の各ステップの模式的表現の一例を示す図である。例えば、ステップ1では、PE15にA14,A15,A16B={0,1,1,B}が入力され、PE16にはA15,A16,A17B={1,1,0,B}が入力される。このため、1PE15、PE16は、A15A161なので、変換レジスタが画素データの更新を行う。2PE15のマルチプレクサLで選択される入力端子の番号はBA16=1なので、PE16の変換レジスタLのD32が、PE15の変換レジスタLに格納される。PE16のマルチプレクサLで選択される入力端子の番号はBA17=0なので、PE16の変換レジスタHのD33が、PE16の変換レジスタLに格納される。3PE15のマルチプレクサHで選択される入力端子の番号はBA14=0なので、PE15の変換レジスタLのD30が、PE15の変換レジスタHに格納される。PE16のマルチプレクサHで選択される入力端子の番号はBA15=1なので、PE15の変換レジスタHのD31が、PE16の変換レジスタHに格納される。このように、ステップ番号N4:0に従いデコーダ210がA310とBを出力することで、α→β変換が行われる。図16はこれらの動作を表すフローチャート図の一例である。処理ステップをsで表し、変換レジスタLをL、変換レジスタHをH、左端から各PEの順番をkとし、各変換レジスタの番号をHk、Lkで表している。この変換のフローチャートに従い各変換レジスタが同時に処理を行う。この変換のフローチャートには1つのメインルーチンと2つのサブルーチンがある。サブルーチンは図11と同じなので説明を省略する。メインルーチンではステップ1からステップ16まで繰り返し処理をした後、ステップ17の処理を行う。ステップ1の繰り返し処理では、最初にそのステップにおいて各変換レジスタが更新を行うか判断する。条件式は16s≦k≦15sで表され、Yes真なら更新を行い、No偽なら更新を行わず元のデータを保持するステップ5。ステップ1で更新を行うと判定された場合、マルチプレクサにより画素データの選択が行われるステップ2。条件は自身の変換レジスタがL16sorH15sであるで表され、Yes真なら入力選択0サブルーチンが実行されステップ3、No偽なら入力選択1サブルーチンに入るステップ4。すなわち、L側のマルチプレクサは処理ステップ16sの場合、H側のマルチプレクサは処理ステップ15sの場合に、入力選択0サブルーチンに入り、それ以外は入力選択1のサブルーチンに入る。このフローチャートで、変換動作をすべて表現できている。この結果、PE00の変換レジスタLにはD00、PE01の変換レジスタLにはD01、PE02の変換レジスタLにはD02、、PE30の変換レジスタLにはD30、PE31の変換レジスタLにはD31、PE00の変換レジスタHにはD32、PE01の変換レジスタHにはD33、、PE30の変換レジスタHにはD62、PE31の変換レジスタHにはD63、が配置されている。これはβフォーマットのデータ配置である。ただし、D0乃至D31とD32乃至D63が別の独立したデータ列と考えても支障がない場合は、変換後のフォーマットをγフォーマットのデータ配置として考えることもできる。したがって、本実施例のデータ形式変換方法によれば、βからα、αからβ、及び、αからγへのデータフォーマットの変換を、PE間の転送経路は2組とした場合に32ステップを要することなく、17ステップで実現できることがわかる。これにより、回路規模と性能のトレードオフをより高次元に両立することが達成できる。図17は、本実施例の1PEの構成図の一例を示す。図17において図8と同一部には同一の符号を付しその説明は省略する。図17はPE内部に複数シフトレジスタL151と、複数シフトレジスタH152と、PEコントロール部内部にデコードB211を備えている点で図8と異なる。複数シフトレジスタ151、152は、内部バス131及び132でデータ変換レジスタ101乃至102と接続されている。また、複数シフトレジスタ152は複数シフト経路154を介して自身のPE番号より16若い番号を持つPEの複数シフトレジスタと、複数シフトレジスタ151は複数シフト経路153を介して自身のPE番号より16大きい番号を持つPEの複数シフトレジスタと、それぞれ接続され相互にデータを移動することが可能となっている。図中では省略しているが、PEコントロール部200は内部に信号M204を生成する機構を備え、デコーダB211はこの信号M204をデコードし、複数シフトレジスタの制御信号203を生成する。この信号M204を入力情報として、入力情報に対し制御信号203を生成する関係式については、複数シフト動作の説明とともに後述する。図18は、128PEが行うデータ形式の変換を模式的に示す図の一例である。矩形が各PEの変換レジスタ101、102を示し、実線で表した矢印は変換レジスタ間のデータ転送経路である。紙面の都合で、図では一部PEを省略しているが、これら省略された部分には同じ構成のPEが配置される。図9ではPE全体でデータ形式を変換する転送経路を有していたのに対し、図18は全体を4つのPE群に分割し、各部分内でデータ形式を変換する転送経路を有する点が異なる。点線で表した矢印は複数シフトレジスタにおけるデータの移動経路を示している。上記のように16PE間隔でデータが移動する。β→α本実施例において、βフォーマットからαフォーマットに変換する動作を説明する。各PE群における制御方法は第1の実施例と同じである。PEコントロール部200は、各PEに対し、データ変換レジスタ内の画素データを17ステップでβフォーマットからαフォーマットに変換し、内部バス131、132を介して複数シフトレジスタ151、152に画素データを複写する。図19は、このフォーマット変換の各ステップの模式的表現の一例を示す図である。複数シフトレジスタに画素データを複写した後のβフォーマットのデータ配列を図19の上方に示す。上側より複数シフトレジスタH152と複数シフトレジスタL151を示している。図19の下方には、各PE群内でデータフォーマット変換動作を行った後の複数シフトレジスタL151、H152が示され、その内部にはD00~D255のαフォーマットのデータ配列が示されてている。中央の表示は、次述の各ステップにおける複数シフト動作でのデータの移動を示している。破線で囲まれた矢印は同時に動作するステップを意味している。上から第1のステップ、第2のステップ、第3のステップの順である。矢印で示されたPE間でデータが相互に複数シフトし、データの交換が行われることを示す。また、左の目盛はステップ数を確認する指標として表示している。PE0からPE15、PE16からPE31、PE32からPE47、PE48からPE63、PE64からPE79、PE80からPE95、PE96からPE111、PE112からPE127がそれぞれ1領域に区分される。複写の後、PEコントロール部200は3ステップに分けて複数シフト動作を行う。第1のステップ:PE16からPE31と、PE32からPE47の複数シフトレジスタ内の画素データを複数シフトを用いて交換する。PE48からPE63と、PE64からPE79の複数シフトレジスタ内の画素データを複数シフトを用いて交換する。PE80からPE95と、PE96からPE111の複数シフトレジスタ内の画素データを複数シフトを用いて交換する。上記を除く全ての複数シフトレジスタは元のデータを保持する。第2のステップ:PE32からPE47と、PE48からPE63の複数シフトレジスタ内の画素データを複数シフトを用いて交換する。PE64からPE79と、PE80からPE95の複数シフトレジスタ内の画素データを複数シフトを用いて交換する。上記を除く全ての複数シフトレジスタは元のデータを保持する。第3のステップ:PE48からPE63とPE64からPE79の複数シフトレジスタ内の画素データを複数シフトを用いて交換する。上記を除く全ての複数シフトレジスタは元のデータを保持する。変換の結果、D00がPE00の複数シフトレジスタLに、D01がPE00の複数シフトレジスタHに、D02がPE01の複数シフトレジスタLに、D03がPE01の複数シフトレジスタHに、D04がPE02の複数シフトレジスタLに、D05がPE02の複数シフトレジスタHに、、D254がPE127の複数シフトレジスタLに、D255がPE127の複数シフトレジスタHにそれぞれ格納されており、これはαフォーマットのデータ配置である。この図19より、データフォーマットの変換が128ステップを要することなく、17ステップのデータフォーマット変換動作と3ステップの複数シフト動作で実現できていることがわかる。次に、信号Mのデコードについて説明する。デコーダBの入力情報である信号Mはステップ数を示す2bitの信号で、M10と表現する。またデコーダBの出力情報である制御信号203は8bitの信号が2つあり、それぞれ制御信号C70、制御信号D70と表現する。デコーダBにおける入力情報と出力情報の関係式は次の通りである。{0}C0C7:C0C7は常に0M0M1C1C6M1C2C5{1}C3C4:C3C4は常に1M0D0D2D4D6M0D1D3D5D7左端からの16PE毎に領域を設定し、各領域の左端からの順番をkとし、各領域をGkで表すとき、Gkには制御信号203としてCkDkが入力され、各PEは次の通り処理を行う。1Gkにおいて、Ck0ならば複数シフト動作を行わず、元の画素データを保持する2Gkにおいて、Ck1Dk0ならば、Gk1の画素データを取り込む3Gkにおいて、Ck1Dk1ならば、Gk1の画素データを取り込む図20は、この関係式でデコーダB211が入力信号M10から生成するステップごとの制御信号203の一覧を表す図の一例である。左より、ステップ、入力信号Mのbit1、同bit0、デコーダの出力信号C70、デコーダの出力信号D70、1画素データを保持する領域、2右隣のグループのGk1から画素データを取り込む領域、3左隣のグループのGk1から画素データを取り込む領域、がある。図21はこれらの動作を表すフローチャート図の一例である。処理ステップをsで表し、左端から各領域Gの順番をkとし、iは整数0,1,2...とする。ステップ1の繰り返し処理では、最初にそのステップにおいて各領域が更新を行うか判断する。条件式はs≦k≦7sで表され、Yes真なら更新を行い、No偽なら更新を行わず元のデータを保持するステップ5。ステップ1で更新を行うと判定された場合、領域の各PEは移動方向を選択するステップ2。条件はHk=s12iorLk=s2iで表される。なおk=s12i、k=s2iのkは7sを超えない。Hk=s12iを満たす領域Gの各Hkは、16PE小さいPEの複数シフトレジスタからデータを取り込むステップ3。Lk=s2iの条件を満たす領域Gの各Lkは、16PE大きいPEの複数シフトレジスタからデータを取り込むステップ4。これにより、図20の矢印で示されるデータ移動が実行される。α→β次に、図1のαフォーマットから図2のβフォーマットへの変換について説明する。本実施例においてαフォーマットからβフォーマットに変換する場合、PEコントロール部200は、先ず複数シフト動作を行い画素データの交換を行った後に、変換レジスタ内にデータを複写し、各PE群でαフォーマットからβフォーマットに変換する。図22は、αフォーマットデータからβフォーマットデータへの複数シフト動作のシフト例を説明する図の一例である。PEコントロール部200は、3ステップに分けて複数シフト動作を行い画素データの交換を行う。第1のステップ:PE48からPE63とPE64からPE79の複数シフトレジスタ内の画素データを交換する。上記を除く全ての変換レジスタは元のデータを保持する。第2のステップ:PE32からPE47とPE48からPE63の複数シフトレジスタ内の画素データを交換する。同時に、PE64からPE79とPE80からPE95の複数シフトレジスタ内の画素データを交換する。上記を除く全ての複数シフトレジスタは元のデータを保持する。第3のステップ:PE15からPE31とPE32からPE47の複数シフトレジスタ内の画素データを交換する。同時に、PE48からPE63とPE64からPE79の複数シフトレジスタ内の画素データを交換する。同時に、PE80からPE95とPE96からPE111の複数シフトレジスタ内の画素データを交換する。上記を除く全ての複数シフトレジスタは元のデータを保持する。この処理後のデータ配置は図22の下方に示す配置となる。この後、各PE群で第一の実施例と同じようにしてαフォーマットからβフォーマットへ変換する。各PE群におけるフォーマット変換の制御方法は第1の実施例と同じである。この結果、PE00の変換レジスタLにはD00、PE01の変換レジスタLにはD01、PE02の変換レジスタLにはD02、、PE126の変換レジスタLにはD126、PE127の変換レジスタLにはD127、PE00の変換レジスタHにはD128、PE01の変換レジスタHにはD129、、PE126の変換レジスタHにはD254、PE127の変換レジスタHにはD255、が配置される。これはβフォーマットのデータ配置である。ただし、D0乃至D127とD128乃至D255が別の独立したデータ列と考えても支障がない場合は、変換後のフォーマットをγフォーマットのデータ配置として考えることもできる。この図22より、データフォーマットの変換が、128ステップを要することなく、3ステップの複数シフト動作と17ステップのデータフォーマット変換動作で実現できていることがわかる。デコーダBの入力情報である信号Mはステップ数を示す2bitの信号で、M10と表現する。またデコーダBの出力情報である制御信号203は8bitの信号が2つあり、それぞれ制御信号C70、制御信号D70と表現する。デコーダBにおける入力情報と出力情報の関係式は次の通りである。{0}C0C7M1C1C6M1M0C2C5{1}C3C4M0D0D2D4D6M0D1D3D5D7左端からの16PE毎に領域を設定し、各領域の左端からの順番をkとし各領域をGkで表すとき、Gkには制御信号203としてCkDkが入力され、各PEは次の通り処理を行う。1Gkにおいて、Ck0ならば複数シフト動作を行わず、元の画素データを保持する2Gkにおいて、Ck1Dk0ならば、Gk1の画素データを取り込む3Gkにおいて、Ck1Dk1ならば、Gk1の画素データを取り込む図23は、この関係式でデコーダB211が入力信号M10から生成するステップごとの制御信号203の一覧を示す図である。各項目は図20と同じである。図24はこれらの動作を表すフローチャート図の一例である。処理ステップをsで表し、左端から各領域Gの順番をkとし、iは整数0,1,2...とする。ステップ1の繰り返し処理では、最初にそのステップにおいて各領域が更新を行うか判断する。条件式は4s≦k≦3sで表され、Yes真なら更新を行い、No偽なら更新を行わず元のデータを保持する。ステップ1で更新を行うと判定された場合、領域の各PEは移動方向を選択するステップ2。条件はHk=5s2iorLk=4s2iで表される。なおk=5s2i、k=4s2iのkは3sを超えない。Hk=5s2iを満たす領域Gの各Hkは、16PE小さいPEの複数シフトレジスタからデータを取り込むステップ3。Lk=4s2iの条件を満たす領域Gの各Lkは、16PE大きいPEの複数シフトレジスタからデータを取り込むステップ4。これにより、図22の矢印で示されるデータ移動が実行される。以上説明したように、本実施例のデータ変換方法では、記憶装置の数256に対しデータフォーマットの変換が128ステップを要することなく、17ステップのデータフォーマット変換動作と3ステップの複数シフト動作で実現できる。"