"第1端子を有する第1半導体素子と、前記第1半導体素子が、前記第1端子が表出するように埋め込まれた樹脂層と、前記樹脂層の、前記第1端子が表出する第1面に設けられた配線層と、前記第1面側に設けられ、前記第1端子に接続された第2端子と、前記配線層に接続された第3端子とを有する第2半導体素子と、を含むことを特徴とする半導体装置。前記配線層は、前記第3端子が接続される領域から前記第2半導体素子の外側に延在していることを特徴とする請求項1に記載の半導体装置。前記第1半導体素子は、前記樹脂層から表出する第4端子を有し、前記樹脂層の前記第1面側に設けられ、前記第4端子に接続された第5端子を有する第3半導体素子を更に含む、ことを特徴とする請求項1又は2に記載の半導体装置。第6端子を有し、前記第6端子が表出するように前記樹脂層に埋め込まれた第4半導体素子を更に含み、前記第2半導体素子は、前記第6端子に接続された第7端子を有する、ことを特徴とする請求項1乃至3のいずれかに記載の半導体装置。前記第1面に設けられ、前記第1端子と前記第2端子とを接続する第8端子を更に含むことを特徴とする請求項1乃至4のいずれかに記載の半導体装置。前記配線層と電気的に接続された導電部を有する板状体を更に含むことを特徴とする請求項1乃至5のいずれかに記載の半導体装置。支持体の第1領域に配線層を形成する工程と、前記支持体の第2領域に、第1端子を有する第1半導体素子を、前記第1端子が前記第2領域に接触するように配置する工程と、前記支持体上の前記配線層及び前記第1半導体素子を、樹脂層によって埋め込む工程と、前記支持体を除去する工程と、前記樹脂層の、前記第1端子が表出する第1面側に、第2端子及び第3端子を有する第2半導体素子を、前記第2端子が前記第1端子に接続され、前記第3端子が前記配線層に接続されるように、搭載する工程と、を含むことを特徴とする半導体装置の製造方法。COC接続構造を含む半導体装置では、COC接続構造内の半導体素子を、回路基板やリードフレームに接続するために、接続する半導体素子間の平面サイズの関係に制約が生じる場合がある。そのような半導体素子の平面サイズの制約を回避して回路基板との接続を実現するためには、接続する半導体素子の設計変更を行ったり、接続する半導体素子の組み合わせを変更したりする必要が生じる場合がある。適当な貫通電極や配線等を設けた所定平面サイズの板状体を別途半導体素子間に介在させ、用いる半導体素子の選択自由度等を高める手法もあるが、この場合、コスト及び工程数の増加等を招いてしまう可能性がある。本発明の一観点によれば、第1端子を有する第1半導体素子と、前記第1半導体素子が、前記第1端子が表出するように埋め込まれた樹脂層と、前記樹脂層の、前記第1端子が表出する第1面に設けられた配線層と、前記第1面側に設けられ、前記第1端子に接続された第2端子と、前記配線層に接続された第3端子とを有する第2半導体素子とを含む半導体装置が提供される。開示の半導体装置によれば、用いる半導体素子の選択自由度を高めることが可能になる。また、半導体装置の低コスト化、製造の効率化を図ることが可能になる。図1は半導体装置の構成例を示す図である。尚、図1A,Bには、接続する半導体素子間の平面サイズの関係が異なる半導体装置の要部断面を模式的に示している。図1A,Bに示す半導体装置1A,1Bはそれぞれ、半導体素子2,3、樹脂層4及び配線層5を含む。半導体装置1A,1Bは、半導体素子2,3の平面サイズの関係が異なっている点で相違し、半導体装置1Aでは、半導体素子2が半導体素子3よりも小さく、半導体装置1Bでは、半導体素子2が半導体素子3よりも大きくなっている。一方の半導体素子2は、バンプ等の端子2aを有している。半導体素子2は、その端子2aが樹脂層4から表出するようにして、樹脂層4に埋め込まれている。この樹脂層4の、半導体素子2の端子2aが表出する側の表面4aに、配線層5が設けられている。もう一方の半導体素子3は、バンプ等の端子3a,3bを有している。端子3aは、例えば、樹脂層4から表出する半導体素子2の端子2aと対応する位置に設けられており、端子3bは、樹脂層4の表面4aに設けられた配線層5と対応する位置に設けられている。半導体素子3は、端子3aが、樹脂層4から表出する端子2aに接続され、端子3bが、樹脂層4上の配線層5に接続されるように、樹脂層4の上に搭載されている。半導体素子2が埋め込まれる樹脂層4の平面サイズは、搭載される半導体素子3の平面サイズに応じて変更され得る。また、樹脂層4上に設ける配線層5の長さ、形状等のパターンは、搭載される半導体素子3の平面サイズに応じて変更され得る。半導体装置1A,1Bでは、半導体素子3が端子3bを介して接続された配線層5を用い、外部との接続を行うことができるようになっている。例えば、配線層5を、ワイヤ接続の際に、ワイヤの一端を接続するための領域として利用する。半導体装置1A,1Bは、半導体素子3が端子3bでこのような配線層5と接続された部分チップオンボードChipOnBoard;COB接続部6と共に、半導体素子2,3が互いの端子2a,3a同士で接続された部分COC接続部7を含む。COC接続部7に見られるような、半導体素子2,3の端子2a,3a同士の接続は、半導体素子2,3間の信号伝達速度の高速化に有効であり、更に、端子2a,3aの微細化、狭ピッチ化による多ピン化にも有効となる。尚、図1A,Bにはそれぞれ、半導体素子2が半導体素子3に対して小さい場合、大きい場合を例示した。このほか、半導体素子2,3が同等の平面サイズである場合にも、図1A,Bの例に従い、同様のCOB接続部6とCOC接続部7を含む半導体装置が実現される。上記構成によれば、接続する半導体素子間の、平面サイズの関係によらず、双方の半導体素子が互いの端子同士で接続されたCOC接続部と、一方の半導体素子がその端子で外部接続可能な配線層と接続されたCOB接続部を含む、半導体装置が実現される。以下、COC接続部及びCOB接続部を含む半導体装置について、より詳細に説明する。まず、第1の実施の形態について説明する。図2及び図3は第1の実施の形態に係る半導体装置の一例を示す図である。尚、図2は第1の実施の形態に係る半導体装置の一例の断面模式図、図3は第1の実施の形態に係る半導体装置の一例の要部平面模式図である。図2に示すように、半導体装置COCパッケージ10は、半導体素子半導体チップ20,30、埋め込み樹脂層40、配線層50及びチップ間充填樹脂60を含む構造部COC部半導体装置11を含む。更に、半導体装置10は、回路基板インターポーザ部70、ダイアタッチ材80、ワイヤ90、及び封止樹脂100を含む。ここで、まずCOC部11について、図2及び図3を参照して説明する。尚、図3には、COCパッケージ10におけるCOC部11の平面模式図を示しており、図2に示すチップ間充填樹脂60、インターポーザ部70、ダイアタッチ材80、及び封止樹脂100については図示を省略している。半導体チップ20は、半導体基板上に形成されたトランジスタ等の素子、及び当該素子に電気的に接続された配線やビアを含む配線層が形成された面回路面側に、端子COC接続端子21を有している。半導体チップ20は、そのCOC接続端子21が埋め込み樹脂層40から表出するように、フェースアップで埋め込み樹脂層40に埋め込まれている。この埋め込み樹脂層40の、COC接続端子21が表出する側の表面41には、配線層50が設けられている。配線層50は、埋め込み樹脂層40の上に搭載される半導体チップ30より外側にファンアウトされるように、埋め込み樹脂層40上に延在されている。半導体チップ30には、ここでは一例として、埋め込み樹脂層40に埋め込まれる半導体チップ20よりも、平面サイズが大きいものを用いている。半導体チップ30は、その回路面側に、端子COC接続端子31及び端子COB接続端子32を有している。COC接続端子31は、埋め込み樹脂層40から表出する半導体チップ20のCOC接続端子21と対応する位置に設けられており、COB接続端子32は、埋め込み樹脂層40の表面41に設けられた配線層50と対応する位置に設けられている。半導体チップ30は、そのCOC接続端子31が半導体チップ20のCOC接続端子21に直接接続され、COB接続端子32が埋め込み樹脂層40上の配線層50に直接接続されるように、フェースダウンで埋め込み樹脂層40の上に搭載されている。即ち、COC部11は、半導体チップ20,30のCOC接続端子21,31同士が接続されたCOC接続部12と、半導体チップ30のCOB接続端子32が埋め込み樹脂層40上の配線層50に接続されたCOB接続部13とを含んでいる。COC部11の半導体チップ20,30の間には、図2に示すように、チップ間充填樹脂60が設けられている。このチップ間充填樹脂60により、半導体チップ20,30間の接続信頼性の向上が図られている。このような構成を有するCOC部11が、図2に示すように、インターポーザ部70の上にダイアタッチ材80を介して搭載されている。インターポーザ部70は、図2に示すように、COC部11との接続に用いられるボンディングパッド71、外部接続端子半田ボール72、絶縁部73、貫通電極ビア74、その他図示しない配線パターン等を含む。このようなインターポーザ部70のボンディングパッド71と、COC部11のCOB接続部13から延びる配線層50とが、ワイヤ90によって接続ワイヤボンディングされている。インターポーザ部70にワイヤボンディングされて搭載されたCOC部11は、図2に示すように、ワイヤ90と共に、封止樹脂100によって封止されている。このようなCOCパッケージ10において、半導体チップ20は、その厚さを、例えば100μm~400μmとすることができる。半導体チップ20のCOC接続端子21の高さは、例えば10μm~30μmとすることができる。埋め込み樹脂層40は、その厚さを、埋め込む半導体チップ20の厚さに応じ、例えば200μm~500μmとすることができる。埋め込み樹脂層40上に設ける配線層50は、その厚さを、例えば5μm~20μmとすることができる。半導体チップ30は、その厚さを、例えば70μm~200μmとすることができる。半導体チップ30のCOC接続端子31及びCOB接続端子32の高さは、例えば10μm~30μmとすることができる。半導体チップ20,30間に設けるチップ間充填樹脂60は、その厚さを、例えば10μm~30μmとすることができる。COC部11の半導体チップ20には、例えば、多バスのメモリ素子ドーターチップを用いることができ、半導体チップ30には、例えば、メモリ素子との間でデータの授受を行うロジック素子マザーチップを用いることができる。この場合、ドーターチップである半導体チップ20と、マザーチップである半導体チップ30とは、COC接続部12においてCOC接続端子21,31同士が接続される。更に、マザーチップである半導体チップ30が、COB接続部13において配線層50に接続され、その配線層50とインターポーザ部70のボンディングパッド71とがワイヤ90で接続されることで、外部と接続可能になっている。上記のCOCパッケージ10によれば、これら半導体チップ20,30の平面サイズの制約を回避し、用いる半導体チップ20,30の選択自由度を向上させ、更に、COCパッケージ10の設計自由度を向上させることができる。ここで、別形態のCOCパッケージを図4及び図5に示す。尚、図4は別形態のCOCパッケージの断面模式図、図5は別形態のCOCパッケージにおけるCOC部の平面模式図である。図4及び図5に示すCOCパッケージ1000は、マザーチップである半導体チップ1030の上に、ドーターチップである半導体チップ1020が、接続端子1010で接続されたCOC部1001を有している。半導体チップ1020,1030間には、チップ間充填樹脂60が充填されている。このようなCOC部1001が、半導体チップ1030側を下にして、インターポーザ部70上にダイアタッチ材80を介して搭載され、半導体チップ1030とインターポーザ部70とがワイヤ90で接続されて、封止樹脂100で封止されている。このようなCOCパッケージ1000では、外部との接続を行う半導体チップ1030にワイヤ90を接続するため、半導体チップ1030が、その回路面を上にして、半導体チップ1020の下側インターポーザ部70側に配置される。更に、半導体チップ1030側にワイヤ90の接続領域1031が確保されるような平面サイズの半導体チップ1020、即ち半導体チップ1030の接続領域1031よりも内側に収まるような平面サイズの半導体チップ1020が用いられる。COCパッケージ1000のような構造では、半導体チップ1030よりも大きな平面サイズ、或いは半導体チップ1030と同等の平面サイズの半導体チップ1020を用いることができず、使用可能な半導体チップ1020,1030間の平面サイズの関係に制約がある。尚、半導体チップ1020が半導体チップ1030よりも大きな平面サイズとなるような場合には、次のような対応も考えられる。即ち、ここでは図示を省略するが、大きい方となる半導体チップ1020の回路面側に、半導体チップ1030の外部接続端子に接続され、且つ、ワイヤ90が接続可能な再配線を設けておき、半導体チップ1020,1030の上下の配置関係を逆転させる。そして、下側に配置されるようになる半導体チップ1020に設けておいた再配線と、インターポーザ部70とを、ワイヤ90で接続する。しかし、この場合、半導体チップ1020への再配線形成工程が必要になり、コスト及び工程数の増加を招く可能性がある。また、半導体チップ1020の形態によっては、このような再配線を設けることが難しかったり、再配線を設けるための設計変更、設計変更に伴う半導体チップ1020の製造工程の見直し等が必要になったりすることも起こり得る。また、半導体チップ1020,1030の平面サイズが同等となるような場合には、次のような対応も考えられる。即ち、下側に配置する半導体チップ1030を機能は変えずにワイヤ90が接続できるように大型化する、或いは半導体チップ1020がメモリ素子であればその容量を減らして小型化する、等の対応である。或いは、半導体チップ1020,1030間に、適当な配線やビア、及びワイヤ90との接続が可能な接続領域を有する、所定サイズのシリコンSiスペーサ等の板状体を設ける対応も考えられる。しかし、この場合、設計上の制約があったり、コストが増加したりする可能性があり、また、所望の機能を有するCOCパッケージ1000が得られないといったことも起こり得る。また、半導体チップ1020,1030間に別途板状体を設けることで、パッケージサイズ高さが大型化してしまう。これに対し、上記図2及び図3に示したようなCOCパッケージ10では、ドーターチップである半導体チップ20を、そのCOC接続端子21が表出するように、埋め込み樹脂層40に埋め込む。そして、その上に、マザーチップである半導体チップ30を配置する。半導体チップ20,30は、互いのCOC接続端子21,31同士を接続することによって接続し、半導体チップ30は、そのCOB接続端子32を、埋め込み樹脂層40上に設けた配線層50と接続する。この配線層50にワイヤ90を接続する。このような構造とすることにより、半導体チップ20,30の平面サイズの制約が回避される。例えば、半導体チップ20が半導体チップ30よりも小さな平面サイズとなるような場合には、図2に示したような構造となる。即ち、半導体チップ20,30同士が接続されCOC接続部12、半導体チップ30が外部接続のための配線層50に接続されるCOB接続部13。一方、半導体チップ20が半導体チップ30よりも大きな平面サイズとなるような場合には、例えば、次の図6に示すような構造とすることができる。図6は第1の実施の形態に係る半導体装置の別例を示す図である。図6に示すように、COCパッケージ10は、半導体チップ20が半導体チップ30よりも大きな平面サイズとなるような場合でも、図2に示した構造と同様の構造を採ることができる。即ち、この図6に示すCOCパッケージ10においても、半導体チップ20が埋め込み樹脂層40に埋め込まれる。そして、半導体チップ20,30同士が接続されCOC接続部12、半導体チップ30が外部接続のための配線層50に接続されるCOB接続部13。また、半導体チップ20,30が同等の平面サイズである場合にも、同様の構造を採ることができる。尚、COCパッケージ10において、図2や図6に示したような構造を採るために、用いる半導体チップ20,30の平面サイズに応じて、埋め込み樹脂層40の平面サイズを変更したり、配線層50のパターンを変更したりすることが可能である。このようにCOCパッケージ10では、半導体チップ20,30の平面サイズによらず、半導体チップ20,30同士の接続が可能になると共に、外部との接続が可能になる。用いる半導体チップ20,30については、必ずしも、それらの内部構造配線、ビア、再配線等を変更したり、処理機能を変更したりすることを要しない。そのため、設計変更やコストの増加を抑え、所望の機能を有するCOCパッケージ10を得ることができる。尚、上記のようなCOCパッケージ10におけるCOC接続部12及びCOB接続部13には、様々な形態の端子を適用することができる。図7~図12は接続部の形態例を示す図である。図7~図12のそれぞれにおいて、AはCOC接続部12の形態例を示し、BはCOB接続部13の形態例を示している。COC接続部12では、図7Aに示すように、埋め込み樹脂層40に埋め込まれる半導体チップ20のパッド23上に形成されるCOC接続端子21に、金Auバンプ21aを用いることができる。半導体チップ30のパッド33上に形成されるCOC接続端子31にも同様に、Auバンプ31aを用いることができる。図7AのCOC接続部12では、Auバンプ21a,31a同士が接続される。一方、COB接続部13では、図7Bに示すように、埋め込み樹脂層40上に設ける配線層50に、銅Cu層50a1上にニッケルNi層50a2及びAu層50a3を積層したCu/Ni/Au層50aを用いることができる。半導体チップ30のパッド34上に形成されるCOB接続端子32には、Auバンプ32aを用いることができる。図7BのCOB接続部13では、Cu/Ni/Au層50aとAuバンプ32aが接続される。また、COC接続部12では、図8Aに示すように、半導体チップ20のCOC接続端子21には、Auバンプ21aと、銅Cu層21b1、Ni層21b2及びAu層21b3を含むCu/Ni/Au層21bとの積層構造を用いることができる。半導体チップ30のCOC接続端子31には、Auバンプ31aを用いることができる。図8AのCOC接続部12では、Auバンプ21aとCu/Ni/Au層21bの積層構造と、Auバンプ31aが接続される。一方、COB接続部13では、図8Bに示すように、半導体チップ20,30にそれぞれCu/Ni/Au層50a、Auバンプ32aを用いることができ、Cu/Ni/Au層50aとAuバンプ32aが接続される。また、COC接続部12では、図9Aに示すように、半導体チップ20のCOC接続端子21に、アンダーバンプメタルUBM24等を介して形成された半田バンプ21cを用いることができる。半導体チップ30のCOC接続端子31には、Auバンプ31aを用いることができる。図9AのCOC接続部12では、半田バンプ21cとAuバンプ31aが接続される。一方、COB接続部13では、図9Bに示すように、配線層50に、Cu層50b1上に半田層50b2を積層したCu/半田層50bを用いることができる。半導体チップ30のCOB接続端子32には、Auバンプ32aを用いることができる。図9BのCOB接続部13では、Cu/半田層50bとAuバンプ32aが接続される。また、COC接続部12では、図10Aに示すように、半導体チップ20のCOC接続端子21に、Cuピラー21d1の上に半田バンプ21d2が形成されたピラー電極21dを用いることができる。半導体チップ30のCOC接続端子31には、Auバンプ31aを用いることができる。図10AのCOC接続部12では、ピラー電極21dとAuバンプ31aが接続される。一方、COB接続部13では、図10Bに示すように、半導体チップ20,30にそれぞれCu/Ni/Au層50a、Auバンプ32aを用いることができ、Cu/Ni/Au層50aとAuバンプ32aが接続される。また、COC接続部12では、図11Aに示すように、半導体チップ20のCOC接続端子21にピラー電極21dを用いることができる。半導体チップ30のCOC接続端子31にも同様に、Cuピラー31b1とその上に形成された半田バンプを含むピラー電極31bを用いることができる。図11AのCOC接続部12では、ピラー電極21d,31bのCuピラー21d1,31b1同士が、双方の半田バンプが一体化した半田バンプ12aを介して、接続される。一方、COB接続部13では、図11Bに示すように、配線層50にCu/半田層50bを用いることができる。半導体チップ30のCOB接続端子32には、Cuピラー32b1とその上に形成された半田バンプと含むピラー電極32bを用いることができる。図11BのCOB接続部13では、Cu層50b1とCuピラー32b1が、双方の半田バンプが一体化した半田バンプ13aを介して接続される。また、COC接続部12では、図12Aに示すように、半導体チップ20のCOC接続端子21にピラー電極21dを用い、半導体チップ30のCOC接続端子31にも同様にピラー電極31bを用いることができる。図12AのCOC接続部12では、Cuピラー21d1,31b1同士が半田バンプ12aを介して接続される。一方、COB接続部13では、図12Bに示すように、配線層50にCu/Ni/Au層50aを用い、半導体チップ30のCOB接続端子32にピラー電極32bを用いることができる。図12BのCOB接続部13では、Cu/Ni/Au層50aとCuピラー32b1が半田バンプ13bを介して接続される。尚、ピラー電極21d,31b,32bについては、形成時のめっき時間等の条件を調整することにより、その高さを制御することが可能である。また、Auバンプ21a,31a,32aに替えて、半田バンプを用いることも可能である。図7~図12に示したCOC接続部12及びCOB接続部13の組み合わせは単なる例であって、上記以外の組み合わせでCOC接続部12及びCOB接続部13を構成することも可能である。以上の説明では、ドーターチップである半導体チップ20をCOC接続端子21が表出するように埋め込み樹脂層40に埋め込み、マザーチップである半導体チップ30をその上に搭載する場合を例にした。このほか、半導体チップ30をCOC接続端子31が表出するように埋め込み樹脂層40に埋め込むと共に、COB接続端子32を埋め込み樹脂層40内で配線層50の裏面に接続するようにしてもよい。そして、このように半導体チップ30が埋め込まれた埋め込み樹脂層40の上に、COC接続端子21,31同士を接続させるように、半導体チップ20を搭載する。このような構造のCOC部であっても、上記COC部11と同様、半導体チップ20,30の平面サイズの制約を回避することが可能である。次に、第2の実施の形態について説明する。図13は第2の実施の形態に係る半導体装置の一例を示す図である。尚、図13Aは第2の実施の形態に係る半導体装置の一例の要部断面模式図、図13Bは第2の実施の形態に係る半導体装置の一例の要部平面模式図である。図13Aは図13BのL1-L1断面に相当する図である。図13には、半導体チップ20,30a,30b、埋め込み樹脂層40、配線層50及びチップ間充填樹脂60a,60bを含むCOC部半導体装置11Aを例示している。COC部11Aでは、埋め込み樹脂層40に埋め込まれた半導体チップ20に、ここでは一例として2つの半導体チップ30a,30bが接続されているCOC接続部12。半導体チップ30a,30bはそれぞれ、半導体チップ20に接続されると共に、埋め込み樹脂層40上に設けられた配線層50に接続されているCOB接続部13。半導体チップ30a,30bと埋め込み樹脂層40の間にはそれぞれ、チップ間充填樹脂60a,60bが設けられている。COC部11Aは、このような点で、上記第1の実施の形態に係るCOC部11と相違する。この図13に示したようなCOC部11Aが、上記同様、ダイアタッチ材80を介してインターポーザ部70の上に搭載され、更に。配線層50とインターポーザ部70とがワイヤ90で接続され、封止樹脂100で封止されることで、COCパッケージが得られる。1つの半導体チップ20に2つの半導体チップ30a,30bを接続する場合にも、このCOC部11Aのような構造とすることにより、半導体チップ20の平面サイズと、半導体チップ30a,30bの平面サイズとの間の制約を回避することができる。尚、半導体チップ30a,30bをCOC接続端子31が表出するように埋め込み樹脂層40に埋め込むと共に、COB接続端子32を埋め込み樹脂層40内で配線層50に接続するようにしてもよい。そして、このように半導体チップ30a,30bが埋め込まれた埋め込み樹脂層40の上に、COC接続端子21,31同士を接続させるように、半導体チップ20を搭載する。このような構造のCOC部であっても、上記COC部11Aと同様、半導体チップ20,30a,30bの平面サイズの制約を回避することが可能である。また、ここでは1つの半導体チップ20に2つの半導体チップ30a,30bを接続する場合を例示したが、半導体チップ20と接続する半導体チップの個数は、これに限定されるものではない。上記COC部11Aと同様の構造を採用すれば、半導体チップ20に2つ以上の半導体チップを接続する場合にも、上記同様の効果を得ることが可能である。また、図13の例では、半導体チップ20を埋め込み樹脂層40に埋め込むようにしたが、半導体チップ20に替えて、Siインターポーザ半導体素子を埋め込むようにすることも可能である。図14は第2の実施の形態に係る半導体装置の別例を示す図である。図14は第2の実施の形態に係る半導体装置の別例の要部断面模式図である。例えば、配線及びビア図示せずのほか、図14に示すようなCOC接続端子110aを設けたSiインターポーザ110を、COC接続端子110aが表出するように、埋め込み樹脂層40に埋め込む。そして、このようにSiインターポーザ110が埋め込まれた埋め込み樹脂層40の上に、COC接続端子110a,31同士を接続させるように、半導体チップ30a,30bを搭載する。この図14に示したような構造によれば、Siインターポーザ110の平面サイズと、半導体チップ30a,30bの平面サイズとの間の制約を回避し、半導体チップ30a,30bを、Siインターポーザ110を介して接続することができる。次に、第3の実施の形態について説明する。図15は第3の実施の形態に係る半導体装置の一例を示す図である。尚、図15Aは第3の実施の形態に係る半導体装置の一例の要部断面模式図、図15Bは第3の実施の形態に係る半導体装置の一例の要部平面模式図である。図15Aは図15BのL2-L2断面に相当する図である。図15には、半導体チップ20a,20b,30、埋め込み樹脂層40、配線層50及びチップ間充填樹脂60を含むCOC部半導体装置11Bを示している。COC部11Bでは、埋め込み樹脂層40に埋め込まれた、ここでは一例として2つの半導体チップ20a,20bに、半導体チップ30が接続されているCOC接続部12。半導体チップ30は、半導体チップ20a,20bの双方に接続されると共に、埋め込み樹脂層40上に設けられた配線層50に接続されているCOB接続部13。半導体チップ30と埋め込み樹脂層40の間には、チップ間充填樹脂60が設けられている。COC部11Bは、このような点で、上記第1の実施の形態に係るCOC部11と相違する。この図15に示したようなCOC部11Bが、上記同様、ダイアタッチ材80を介してインターポーザ部70の上に搭載され、更に、配線層50とインターポーザ部70とがワイヤ90で接続され、封止樹脂100で封止されることで、COCパッケージが得られる。このCOC部11Bのような構造とすることにより、半導体チップ20a,20bの平面サイズと、半導体チップ30の平面サイズとの間の制約を回避することができる。尚、半導体チップ30をCOC接続端子31が表出するように埋め込み樹脂層40に埋め込むと共に、COB接続端子32を埋め込み樹脂層40内で配線層50に接続するようにしてもよい。そして、このように半導体チップ30が埋め込まれた埋め込み樹脂層40の上に、COC接続端子21,31同士を接続させるように、半導体チップ20a,20bを搭載する。このような構造のCOC部であっても、上記COC部11Bと同様、半導体チップ20a,20b,30の平面サイズの制約を回避することが可能である。また、ここでは2つの半導体チップ20a,20bに1つの半導体チップ30を接続する場合を例示したが、半導体チップ30と接続する半導体チップの個数は、これに限定されるものではない。上記COC部11Bと同様の構造を採用すれば、半導体チップ30に2つ以上の半導体チップを接続する場合にも、上記同様の効果を得ることが可能である。例えば、半導体チップ30にロジック素子を用い、それに接続する半導体チップにメモリ素子を用いた場合、メモリ素子の平面サイズや個数を適宜変更し、全体のメモリ容量を変更することが可能になる。即ち、図4に示したような構造を採用すると、ロジック素子半導体チップ1030に相当の外部接続を考慮し、当該ロジック素子の面内に収まる平面サイズのメモリ素子半導体チップ1020に相当を用いる制約がある。或いは、当該ロジック素子の面内に収まる個数のメモリ素子を用いる制約がある。これに対し、図15に示したような第3の実施の形態に係る構造を採用すれば、ロジック素子とメモリ素子の間の、そのような平面サイズや個数の制約を回避することができるため、メモリ素子の平面サイズや個数を適宜変更することが可能になる。また、半導体チップ30にSoCSystemonaChipを用い、それに接続する半導体チップには異なるテクノロジノードで形成したマクロチップを用いた場合、デバイス全体のコスト削減を図ることが可能になる。次に、第4の実施の形態について説明する。図16は第4の実施の形態に係る半導体装置の一例を示す図である。図16Aは第4の実施の形態に係る半導体装置の一例の要部断面模式図、図16Bは第4の実施の形態に係る半導体装置の一例の要部平面模式図である。図16Aは図16BのL3-L3断面に相当する図である。図16には、半導体チップ20,30、埋め込み樹脂層40、配線層50、配線層内包端子51及びチップ間充填樹脂60を含むCOC部半導体装置11Cを示している。COC部11Cでは、COC接続端子21,31の一部が、内包端子51によって接続されている。COC部11Cは、このような点で、上記第1の実施の形態に係るCOC部11と相違する。この図16に示したようなCOC部11Cが、上記同様、ダイアタッチ材80を介してインターポーザ部70の上に搭載され、更に、配線層50とインターポーザ部70とがワイヤ90で接続され、封止樹脂100で封止されることで、COCパッケージが得られる。このCOC部11Cのような構造とすることにより、半導体チップ20,30の平面サイズとの間の制約を回避することができる。更に、このようなCOC部11Cでは、半導体チップ20,30のCOC接続端子21,31が全て対向するような位置に設けられていなくても、位置がずれているCOC接続端子21,31同士を内包端子51で接続する。これにより、用いる半導体チップ20,30の組み合わせの自由度を向上させたり、半導体チップ20,30内の配線引き回しの自由度を向上させたりすることが可能になる。尚、この第4の実施の形態においても、半導体チップ30を埋め込み樹脂層40に埋め込み、その埋め込み樹脂層40の上に半導体チップ20を搭載するようにしてもよい。以上、第1~第4の実施の形態に係る半導体装置について説明した。続いて、半導体装置の形成方法の一例について、図17~図24を参照して説明する。図17は半導体装置の形成フローの一例を示す図である。また、図18~図24は半導体装置の各形成工程の説明図である。尚、図18~図24には、各形成工程の一例の要部断面を模式的に図示している。ここでは、第1の実施の形態に係るCOCパッケージ10を例に、その形成方法を説明する。尚、ここでは、主に各半導体チップ20,30の形成後の工程について、詳細に説明する。まず、COC接続端子21を形成して所定の厚さとした半導体チップ20、及びCOC接続端子31及びCOB接続端子32を形成して所定の厚さとした半導体チップ30を準備するステップS1。次いで、図18に示すように、支持体200への配線層500の形成を行うステップS2。その際、支持体200には、例えば、選択エッチングが可能な層構造の支持体、例えば第1層201をCu層、第2層202をNi層とした2層構造の支持体Cu/Ni支持体を用いる。或いは、支持体200には、第1層201を支持体本体、第2層202を第1層201の表面に剥離可能に設けた接着層としたものを用いてもよい。このような支持体200上に、レジスト図示せずを形成し、所定領域に開口を設けたレジストパターンを形成し、例えばCuめっきを行うことで、配線層500を形成する。配線層500の形成後、レジストは除去する。尚、支持体200をCu/Ni支持体とし、配線層500をCu層とする場合には、Cu/Ni支持体のNi層第2層202上に、配線層500を形成する。また、支持体200として、支持体本体第1層201に接着層第2層202を設けたものを用いる場合には、配線層500の形成前に、接着層上に無電解Cuめっき等でシード層を形成し、その上に配線層500を形成する。配線層500の形成後は、図19に示すように、半導体チップ20の、支持体200に対する仮付けを行うステップS3。その際は、図19Aに示したように、支持体200の配線層500の形成面側に、半導体チップ20を位置合わせし、そのCOC接続端子21と支持体200第2層202が接するように、半導体チップ20の仮付けを行う。例えば、加熱加圧により、COC接続端子21を支持体200の表面に仮付けする。このとき、図19B~Dに示したように、COC接続端子21Auバンプ21a、半田バンプ21c、ピラー電極21dが所定の高さとなるように加熱加圧を行い、COC接続端子21のレベリングを行う。また、半導体チップ20と支持体200の仮付け時には、ここでは図示を省略するが、仮付け領域に予め非導電性ペーストNonConductivePaste;NCPや非導電性フィルムNonConductiveFilm;NCFを配設しておくようにしてもよい。或いは、ここでは図示を省略するが、支持体200の、半導体チップ20の仮付け面側の全体に、予めNCF等のBステージ半硬化状態のフィルムを配設しておくようにしてもよい。半導体チップ20の仮付け後は、図20に示すように、埋め込み樹脂層40の形成を行うステップS4。その際は、例えば、支持体200に仮付けした半導体チップ20の背面側COC接続端子21側と反対側に、シート状封止材を配設し、真空ラミネート例えば100°C~180°Cを行うことで、埋め込み樹脂層40を形成する。埋め込み樹脂層40の形成は、このような方法に限らず、液状樹脂を用いたコンプレッションモールドや、トランスファモールド等によって、行うこともできる。埋め込み樹脂層40の形成後は、図21に示すように、支持体200の除去、及び表面処理を行うステップS5,S6。その際、支持体200として、Cu/Ni支持体を用いている場合には、Cu層第1層201をNi層第2層202に対して選択的にウェットエッチングし、次いで、そのエッチングにより露出したNi層を配線層500に対して選択的にウェットエッチングする。支持体200として、支持体本体第1層201に接着層第2層202を設けたものを用いている場合には、まず支持体本体を接着層から剥離して除去した後、埋め込み樹脂層40側に残る接着層を剥離して除去する。このようにして支持体200を除去することにより、COC接続端子21及び配線層500が露出するようになる。図21B~Dに示すように、COC接続端子21Auバンプ21a、半田バンプ21c、ピラー電極21dと共に露出する配線層500の表面には、Ni層52a、パラジウムPd層52b、Au層52cを順に積層した表面処理層52を形成する。或いは、表面処理層52として、半田層を形成してもよい。表面処理層52の形成は、めっき法により行うことができる。配線層500への表面処理層52の形成により、配線層50を形成する。これまでの工程により、図22に示すような、表面処理後図21B~Dの表面処理層52の形成後の配線層50と、COC接続端子21とが埋め込み樹脂層40の表面41に露出した構造が得られる。次いで、図23に示すように、半導体チップ30の搭載を行うステップS7。その際は、埋め込み樹脂層40の表面41の、半導体チップ30の搭載領域に、チップ間充填樹脂60を塗布し、半導体チップ30をフェースダウンで搭載する。このとき、搭載する半導体チップ30のCOC接続端子31と、埋め込み樹脂40から表出する半導体チップ20のCOC接続端子21とが接続されるように、半導体チップ30をフリップチップ接続する。また、同時に、半導体チップ30のCOB接続端子32を、埋め込み樹脂層40上の配線層50に接続する。このような半導体チップ30の搭載は、例えば、200°C~300°C、1Nニュートン~100Nの条件の加熱加圧により、行うことができる。半導体チップ30の搭載後は、図24に示すように、隣接する半導体チップ30間半導体チップ20間の位置図24に鎖線で図示で切断を行うことで、個々のCOC部11に分割個片化するステップS8。その後は、個片化したCOC部11について、インターポーザ部70へのダイアタッチ材80を用いた搭載、ワイヤ90による接続、及び封止樹脂100による封止を行い、半田ボール72の搭載を行う。それにより、図2に示したようなCOCパッケージ10を完成するステップS9。ここでは、1組の半導体チップ20,30を含むCOC部11及びCOCパッケージ10の形成方法を例示した。このほか、埋め込み樹脂層40上に複数の半導体チップを搭載する場合図13や、埋め込み樹脂層40内に複数の半導体チップを埋め込む場合図15も、上記の例に従い、同様の手順で形成することが可能である。例えば、埋め込み樹脂層40内に複数の半導体チップを埋め込む場合には、それら複数の半導体チップを支持体200上に仮付けした後図19、それらと接続する半導体チップをフリップチップ実装する図23。このように複数の半導体チップを支持体200に仮付けする方法を用いることにより、複数の半導体チップをそれぞれフリップチップ実装していく場合に比べ、実装時間の短縮を図ることが可能になる。半導体チップに替えてSiインターポーザを用いる場合図14についても、上記の例に従い、同様の手順で形成することが可能である。位置がずれた端子間を繋ぐ内包端子を形成する場合図16には、図18の配線層500の形成工程において、配線層500と共に、所定領域に内包端子配線層を形成すればよい。また、ここでは半田ボール72を搭載した、BGABallGridArray型のCOCパッケージ10を例示したが、このような半田ボール72を用いない、LGALandGridArray型のCOCパッケージを形成することもできる。また、このほかのCOC部及びCOCパッケージの変形例を図25~図27に示す。上記図24に示した工程ステップS9の後、例えば、図25に示すように、配線層50上に半田ボール72aを搭載し、外部接続可能なCOC部11を得るようにしてもよい。また、例えば、図26A,Bに示すように、埋め込み樹脂層40に、配線層50に達する貫通電極72bを形成することも可能である。この場合、図26Aに示したような、LGA型のCOC部11を得たり、図26Bに示したような、半田ボール72aを搭載したBGA型のCOC部11を得たりすることができる。また、上記図2には、インターポーザ部70のような回路基板板状体にCOC部11を搭載したCOCパッケージ10を例示した。このほか、別の板状体、例えば、図27に示すように、リードフレーム300に、COC部11を搭載したCOCパッケージ10Aを形成することも可能である。例えば、COC部11を、リードフレーム300のダイパッド301上にダイアタッチ材80を介して搭載し、COC部11と、リードフレーム300のリード302とを、ワイヤ90で接続し、封止樹脂100によって封止する。図25~図27に示したような構造は、上記のCOC部11A,11B,11C等についても同様に適用可能である。また、複数の半導体素子を、それらの端子がそれぞれ表出するように、埋め込み樹脂層に埋め込み、その埋め込み樹脂層の上に、複数の半導体素子を搭載したCOC部、及びそのようなCOC部を含むCOCパッケージを得ることも可能である。以上説明した実施の形態に関し、更に以下の付記を開示する。付記1第1端子を有する第1半導体素子と、前記第1半導体素子が、前記第1端子が表出するように埋め込まれた樹脂層と、前記樹脂層の、前記第1端子が表出する第1面に設けられた配線層と、前記第1面側に設けられ、前記第1端子に接続された第2端子と、前記配線層に接続された第3端子とを有する第2半導体素子と、を含むことを特徴とする半導体装置。付記2前記配線層は、前記第3端子が接続される領域から前記第2半導体素子の外側に延在していることを特徴とする付記1に記載の半導体装置。付記3前記第1半導体素子は、前記樹脂層から表出する第4端子を有し、前記樹脂層の前記第1面側に設けられ、前記第4端子に接続された第5端子を有する第3半導体素子を更に含む、ことを特徴とする付記1又は2に記載の半導体装置。付記4第6端子を有し、前記第6端子が表出するように前記樹脂層に埋め込まれた第4半導体素子を更に含み、前記第2半導体素子は、前記第6端子に接続された第7端子を有する、ことを特徴とする付記1乃至3のいずれかに記載の半導体装置。付記5前記第1面に設けられ、前記第1端子と前記第2端子とを接続する第8端子を更に含むことを特徴とする付記1乃至4のいずれかに記載の半導体装置。付記6前記配線層と電気的に接続された導電部を有する板状体を更に含むことを特徴とする付記1乃至5のいずれかに記載の半導体装置。付記7前記板状体は、回路基板又はリードフレームであることを特徴とする付記6に記載の半導体装置。付記8前記第1半導体素子、前記樹脂層、前記配線層及び前記第2半導体素子を封止する封止樹脂を更に含むことを特徴とする付記1乃至7のいずれかに記載の半導体装置。付記9支持体の第1領域に配線層を形成する工程と、前記支持体の第2領域に、第1端子を有する第1半導体素子を、前記第1端子が前記第2領域に接触するように配置する工程と、前記支持体上の前記配線層及び前記第1半導体素子を、樹脂層によって埋め込む工程と、前記支持体を除去する工程と、前記樹脂層の、前記第1端子が表出する第1面側に、第2端子及び第3端子を有する第2半導体素子を、前記第2端子が前記第1端子に接続され、前記第3端子が前記配線層に接続されるように、搭載する工程と、を含むことを特徴とする半導体装置の製造方法。"