酸化物半導体層によってチャネル領域が形成されるトランジスタのソース及びドレインの一方に電気的に接続されたノードにおいて電荷を保持する半導体装置の駆動方法であって、書き込み期間において、前記トランジスタのゲートに第1の電位を与え、前記トランジスタをオン状態とし、前記トランジスタを介して前記ノードに正電荷を蓄積し、前記書き込み期間に続く反転期間において、前記トランジスタのゲートに負電位である第2の電位を与え、前記トランジスタをオフ状態とし、前記反転期間に続く保持期間において、前記トランジスタのゲートに前記第1の電位より低く且つ前記第2の電位よりも高い第3の電位を与えることで、前記トランジスタのオフ状態を維持し、前記ノードに蓄積された正電荷の保持を行う半導体装置の駆動方法。請求項1において、前記反転期間において前記トランジスタのゲートに前記第2の電位を与えることで、前記書き込み期間において前記ノードに蓄積された正電荷の一部を、前記酸化物半導体層内又は前記酸化物半導体層及びゲート絶縁膜の界面にトラップする半導体装置の駆動方法。請求項1又は請求項2において、前記ノードに保持される正電荷の多寡に応じて、多値の情報を判別する半導体装置の駆動方法。上述の問題に鑑み、電力が供給されない状況でも記憶内容の保持が可能で、且つ書き込み回数にも制限が無い、新たな構造の半導体装置が開発されている。当該半導体装置は、オフ状態における電流値を著しく低減することが可能な、チャネル領域が酸化物半導体層によって形成されるトランジスタを活用した半導体装置である。具体的には、当該半導体装置においては、当該トランジスタのソース及びドレインの一方に電気的に接続されたノードにおいて電荷を保持する。そして、当該トランジスタをオフ状態にすることで、当該ノードに保持された電荷を長期にわたって保持することが可能な半導体装置である。ところで、酸化物半導体層によってチャネル領域が形成されるトランジスタは、ゲートが固定電位を供給する配線に電気的に接続された後であってもゲートに電流過渡電流が生じることがある。具体的には、当該トランジスタのゲート及びソース間にトランジスタのしきい値電圧未満の電圧を印加し且つドレインがゲートに与えられる電位よりも高電位である状態において、ゲートに過渡電流を生じることがある。すなわち、当該トランジスタがオフ状態チャネル領域が形成されない状態にあり且つ当該トランジスタのドレインからゲートに向けて電界が発生した状態において、ゲートに過渡電流を生じることがある。なお、当該過渡電流の値は、経時的に低下する。当該過渡電流は、当該トランジスタのドレインから酸化物半導体層に対して正電荷が供給され、当該正電荷が酸化物半導体層内又は酸化物半導体層及びゲート絶縁膜の界面に蓄積されることに起因すると考えられる。すなわち、上記条件下において、酸化物半導体層内又は酸化物半導体層及びゲート絶縁膜の界面における正電荷の蓄積に伴い、ゲート及びゲート絶縁膜の界面には負電荷が蓄積されるゲート絶縁膜を挟んで、一方には正電荷が蓄積され、他方には負電荷が蓄積される。そのため、ゲートが固定電位を供給する配線に電気的に接続された後であっても過渡電流が生じると考えられる。上述した半導体装置は、酸化物半導体層によってチャネル領域が形成されるトランジスタのソース及びドレインの一方に電気的に接続されるノードにおいて電荷を保持する。そのため、当該ノードにおいて正電荷を保持する場合、トランジスタがオフ状態にある期間保持期間中に正電荷の量が経時的に減少することになる。これにより、当該半導体装置に記憶されたデータが経時変化する可能性がある。上述した課題に鑑み、本発明の一態様は、半導体装置に記憶されたデータの経時変化を抑制することを課題の一とする。上述した課題は、半導体装置に保持される正電荷が長期間に渡って経時的に減少されるのではなく短期間で収束されるように当該半導体装置を駆動することによって解決できる。具体的には、データの書き込み後、酸化物半導体層によってチャネル領域が形成されるトランジスタのゲートに負電位を一時的に与えることによって解決することが可能である。すなわち、本発明の一態様は、酸化物半導体層によってチャネル領域が形成されるトランジスタのソース及びドレインの一方に電気的に接続されたノードにおいて電荷を保持する半導体装置の駆動方法であって、書き込み期間において、トランジスタのゲートに第1の電位を与え、トランジスタをオン状態とし、トランジスタを介してノードに正電荷を蓄積し、書き込み期間に続く反転期間において、トランジスタのゲートに負電位である第2の電位を与え、トランジスタをオフ状態とし、反転期間に続く保持期間において、トランジスタのゲートに第1の電位より低く且つ第2の電位よりも高い第3の電位を与えることで、トランジスタのオフ状態を維持し、ノードに蓄積された正電荷の保持を行う半導体装置の駆動方法である。本発明の一態様の半導体装置の駆動方法は、書き込み期間と保持期間の間に、トランジスタのゲートに負電位を与える期間反転期間を有する。反転期間において、当該トランジスタのドレインから酸化物半導体層に対する正電荷の供給が促進される。これにより、酸化物半導体層内又は酸化物半導体層及びゲート絶縁膜の界面への正電荷の蓄積を短期間で収束させることができる。そのため、反転期間後の保持期間における当該トランジスタのドレインに電気的に接続されたノードにおける正電荷の減少を抑制することが可能である。すなわち、当該半導体装置に記憶されたデータの経時変化を抑制することが可能である。以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。実施の形態1本実施の形態では、酸化物半導体層によってチャネル領域が形成されるトランジスタのソース及びドレインの一方が電気的に接続されたノードにおいて電荷を保持することでデータを記憶する半導体装置及びその駆動方法の一例について図1を参照して説明する。<構成例>図1Aは、本実施の形態の半導体装置の構成例を示す回路図である。図1Aに示す半導体装置は、ゲートが端子aに電気的に接続され、ソース及びドレインの一方が端子bに電気的に接続されたトランジスタ10と、ゲートがトランジスタ10のソース及びドレインの他方に電気的に接続され、ソース及びドレインの一方が端子cに電気的に接続され、ソース及びドレインの他方が端子dに電気的に接続されたトランジスタ11とを有する。なお、トランジスタ10は、酸化物半導体OS層によってチャネル領域が形成されるトランジスタである。また、トランジスタ11のチャネル領域を形成する半導体材料は特に限定されない。例えば、トランジスタ11をトランジスタ10と同様に酸化物半導体層によってチャネル領域が形成されるトランジスタとする場合、製造コスト及び歩留まりの向上が図れる。また、トランジスタ11として単結晶シリコン又は多結晶シリコンなどによってチャネル領域が形成されるトランジスタを適用する場合、トランジスタ11の移動度を向上させることで当該半導体装置の高速駆動が可能になる。図1Aに示す半導体装置は、トランジスタ10のソース及びドレインの他方並びにトランジスタ11のゲートが電気的に接続するノード図1A中のノードAに保持される電荷に応じて、トランジスタ11のスイッチングを制御することが可能である。すなわち、図1Aに示す半導体装置のおいては、トランジスタ11の状態を判別することで2値のデータが得られる。例えば、トランジスタ11を用いて分圧回路を構成し、該分圧回路の出力信号を判別することで2値のデータを得ることが可能である。<駆動方法例>図1Bは、図1Aに示した半導体装置の駆動方法の一例を示す図である。なお、図1Bにおいては、トランジスタ10を介して端子bから供給される正電荷をノードAに蓄積する際の端子a及びノードAの電位の変化を示している。具体的には、書き込み期間において、端子aの電位が正電位である第1の電位へと上昇する。これにより、トランジスタ10がオン状態となり、端子bからノードAに対して正電荷が供給されノードAの電位が上昇する。次いで、反転期間において、端子aの電位が負電位である第2の電位へと下降する。これにより、トランジスタ10がオフ状態となり、ノードAが浮遊状態となる。また、トランジスタ10のゲートに第2の電位が与えられているため、トランジスタ10のソース及びドレインの他方からゲートに対して強電界が生じる。そのため、ノードAに蓄積された正電荷の、酸化物半導体層内又は酸化物半導体層及びゲート絶縁膜の界面におけるトラップが促進され、ノードAの電位が低下する。次いで、保持期間において、端子aの電位が、第1の電位より低く且つ第2の電位より高い第3の電位へと上昇する。なお、第3の電位は、トランジスタ10がオフ状態を維持する電位である。なお、図1Bに示した駆動方法において反転期間を設けない場合であっても、保持期間においてはトランジスタ10のソース及びドレインの他方からゲートに対して電界が生じている。そのため、当該保持期間において、ノードAに蓄積された正電荷の、酸化物半導体層内又は酸化物半導体層及びゲート絶縁膜の界面におけるトラップが生じる。その場合、ノードAに蓄積された正電荷の減少ノードAの電位の下降は、長期間に渡って生じる。これに対し、図1Bに示す半導体装置の駆動方法においては、書き込み期間と保持期間の間に反転期間を設ける。該反転期間は、トランジスタ10のソース及びドレインの他方からゲートに対する電界を意図的に強くする期間である。これにより、ノードAに蓄積された正電荷の減少ノードAの電位の下降を短期間で収束させることが可能である。その結果、保持期間におけるデータの経時変化を抑制することが可能である。なお、本実施の形態の内容又は該内容の一部は、他の実施の形態の内容又は該内容の一部と自由に組み合わせることが可能である。実施の形態2本実施の形態では、実施の形態1に示した半導体装置の具体的な一例について図2を参照して説明する。<具体例1>図2Aは、実施の形態1に示した半導体装置の具体例を示す回路図である。図2Aに示す半導体装置は、ゲートが書き込みワード線23に電気的に接続され、ソース及びドレインの一方が書き込みビット線26に電気的に接続されたトランジスタ20と、ゲートがトランジスタ20のソース及びドレインの他方に電気的に接続され、ソース及びドレインの一方が読み出しビット線25に電気的に接続され、ソース及びドレインの他方が固定電位線27に電気的に接続されたトランジスタ21と、一方の電極がトランジスタ20のソース及びドレインの他方並びにトランジスタ21のゲートに電気的に接続され、他方の電極が読み出しワード線24に電気的に接続された容量素子22と、を有する。なお、トランジスタ20は、酸化物半導体OS層によってチャネル領域が形成されるトランジスタである。また、トランジスタ21のチャネル領域を形成する半導体材料は特に限定されない。図2Aに示す半導体装置は、トランジスタ20のソース及びドレインの他方、トランジスタ21のゲート、並びに容量素子22の一方の電極が電気的に接続するノード図2A中のノードBに保持される電荷に応じて、トランジスタ21のスイッチングを制御することが可能である。加えて、ノードBの電位は、読み出しワード線24との容量結合によって制御することが可能である。そのため、図2Aに示す半導体装置では、多値のデータを記憶することが可能である。すなわち、読み出しワード線24の電位が異なる複数の条件においてトランジスタ21の状態オン状態又はオフ状態を判別することで、ノードBの電位が多値化されていても読み出しを行うことが可能である。なお、当該読み出しは、トランジスタ21を用いて構成された分圧回路の出力信号を判別することなどによって行うことができる。また、図2Aに示す半導体装置は、2値のデータを保持する記憶素子として使用することもできる。図2Bは、図2Aに示した半導体装置の駆動方法の一例を示す図である。なお、図2Bにおいては、トランジスタ20を介して書き込みビット線26から供給される正電荷をノードBに蓄積する際の書き込みワード線23及びノードBの電位の変化を示している。具体的には、書き込み期間において、書き込みワード線23の電位が正電位である第1の電位へと上昇する。これにより、トランジスタ20がオン状態となり、書き込みビット線26からノードBに対して正電荷が供給されノードBの電位が上昇する。次いで、反転期間において、書き込みワード線23の電位が負電位である第2の電位へと下降する。これにより、トランジスタ20がオフ状態となり、ノードBが浮遊状態となる。また、トランジスタ20のゲートに第2の電位が与えられているため、トランジスタ20のソース及びドレインの他方からゲートに対して強電界が生じる。そのため、ノードBに蓄積された正電荷の、酸化物半導体層内又は酸化物半導体層及びゲート絶縁膜の界面におけるトラップが促進され、ノードBの電位が低下する。次いで、保持期間において、書き込みワード線23の電位が、第1の電位より低く且つ第2の電位より高い第3の電位へと上昇する。なお、第3の電位は、トランジスタ20のオフ状態を維持する電位である。<具体例2>図2Cは、図2Aとは異なる半導体装置の具体例を示す回路図である。図2Cに示す半導体装置は、一列に配設されたn個nは、3以上の自然数の記憶素子40を有する。該複数の記憶素子40のそれぞれは、ゲートが書き込みワード線33に電気的に接続され、ソース及びドレインの一方がビット線35に電気的に接続されたトランジスタ30と、ゲートがトランジスタ30のソース及びドレインの他方に電気的に接続されたトランジスタ31と、一方の電極がトランジスタ30のソース及びドレインの他方並びにトランジスタ31のゲートに電気的に接続され、他方の電極が読み出しワード線34に電気的に接続された容量素子32と、を有する。また、k番目kは、2以上n未満の自然数に配設された記憶素子40が有するトランジスタ31のソース及びドレインの一方は、k-1番目に配設された記憶素子40が有するトランジスタ31のソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方は、k1番目に配設された記憶素子40が有するトランジスタ31のソース及びドレインの一方に電気的に接続される。なお、1番目に配設された記憶素子40が有するトランジスタ31のソース及びドレインの一方は、出力端子として機能する。また、n番目に配設された記憶素子40が有するトランジスタ31のソース及びドレインの他方は接地される。なお、複数の記憶素子40のそれぞれが有するトランジスタ30は、酸化物半導体OS層によってチャネル領域が形成されるトランジスタである。また、複数の記憶素子40のそれぞれが有するトランジスタ31のチャネル領域を形成する半導体材料は特に限定されない。図2Cに示す半導体装置は、トランジスタ30のソース及びドレインの他方、トランジスタ31のゲート、並びに容量素子32の一方の電極が電気的に接続するノード図2C中のノードCに保持される電荷に応じて、トランジスタ31のスイッチングを制御することが可能である。加えて、ノードCの電位は、読み出しワード線34との容量結合によって制御することが可能である。なお、図2Cに示す半導体装置においては、一列に配設されたn個の記憶素子40のいずれか一に保持されたデータの読み出しを行う際に、当該記憶素子40以外のn-1個の記憶素子40の読み出しワード線34の電位をハイレベルに上昇させる。これにより、当該記憶素子40以外のn-1個の記憶素子40が有するトランジスタ31がオン状態となる。そのため、当該記憶素子40が有するトランジスタ31のソース及びドレインの一方が出力端子に電気的に接続され、ソース及びドレインの他方が接地される。ここで、当該記憶素子40が有するトランジスタ31の状態オン状態又はオフ状態を判別することで2値のデータが得られる。具体的には、当該記憶素子40が有するトランジスタ31を用いて分圧回路を構成し、該分圧回路の出力信号を判別することなどで2値のデータが得られる。なお、図2Cに示す全ての記憶素子40において、多値のデータを記憶することも可能である。すなわち、読み出しワード線34の電位が異なる複数の条件においてトランジスタ31の状態オン状態又はオフ状態を判別することで、ノードCの電位が多値化されていても読み出しを行うことが可能である。図2Dは、図2Cに示した半導体装置の駆動方法の一例を示す図である。なお、図2Dにおいては、トランジスタ30を介してビット線35から供給される正電荷をノードCに蓄積する際の書き込みワード線33及びノードCの電位の変化を示している。具体的には、書き込み期間において、書き込みワード線33の電位が正電位である第1の電位へと上昇する。これにより、トランジスタ30がオン状態となり、ビット線35からノードCに対して正電荷が供給されノードCの電位が上昇する。次いで、反転期間において、書き込みワード線33の電位が負電位である第2の電位へと下降する。これにより、トランジスタ30がオフ状態となり、ノードCが浮遊状態となる。また、トランジスタ30のゲートに第2の電位が与えられているため、トランジスタ30のソース及びドレインの他方からゲートに対して強電界が生じる。そのため、ノードCに蓄積された正電荷の、酸化物半導体層内又は酸化物半導体層及びゲート絶縁膜の界面におけるトラップが促進され、ノードCの電位が低下する。次いで、保持期間において、書き込みワード線33の電位が、第1の電位より低く且つ第2の電位より高い第3の電位へと上昇する。なお、第3の電位は、トランジスタ30がオフ状態を維持する電位である。本実施の形態の半導体装置は、図2B、Dに示すように半導体装置の書き込み期間と保持期間の間に反転期間が設けられる。該反転期間は、トランジスタ20、30のソース及びドレインの他方からゲートに対する電界を意図的に強くする期間である。これにより、ノードB、Cに蓄積された正電荷の減少ノードB、Cの電位の下降を短期間で収束させることが可能である。その結果、保持期間におけるデータの経時変化を抑制することが可能である。特に、多値化されたデータを保持することが可能な本実施の形態の半導体装置においては、図2B、Dに示す駆動方法を適用することは効果的である。具体的には、本実施の形態の半導体装置では、特定のノードに保持される正電荷の多寡に応じて3値以上のデータを判別することが可能である。そのため、保持期間に生じる電荷量の減少が、保持データの変化に与える影響が顕在化しやすい。これに対し、保持期間における当該電荷量の減少を抑制することが可能な図2B、Dに示す駆動方法は、データの保持特性の向上に効果的である。また、図2B、Dに示す駆動方法を用いることにより、保持データがより多値化2値から4値へ、4値から8値へ、などされた半導体装置を提供することが可能になる。なお、本実施の形態の内容又は該内容の一部は、他の実施の形態の内容又は該内容の一部と自由に組み合わせることが可能である。実施の形態3本実施の形態では、上記実施の形態で示した半導体装置が有するトランジスタの一例について説明する。具体的には、半導体材料を含む基板を用いて形成されるトランジスタ及び酸化物半導体層を用いて形成されるトランジスタを有する半導体装置の一例について示す。<構成例>本実施の形態の半導体装置の断面図を図3に示す。図3に示すトランジスタ160は、半導体材料を含む基板100に設けられたチャネル領域116と、チャネル領域116を挟むように設けられた一対の不純物領域114a、114b及び一対の高濃度不純物領域120a、120bこれらをあわせて単に不純物領域とも呼ぶと、チャネル領域116上に設けられたゲート絶縁膜108aと、ゲート絶縁膜108a上に設けられたゲート層110aと、不純物領域114aと電気的に接続するソース層130aと、不純物領域114bと電気的に接続するドレイン層130bとを有する。なお、ゲート層110aの側面にはサイドウォール絶縁層118が設けられている。また、半導体材料を含む基板100のサイドウォール絶縁層118と重ならない領域には、一対の高濃度不純物領域120a、120bを有し、一対の高濃度不純物領域120a、120b上には一対の金属化合物領域124a、124bが存在する。また、基板100上にはトランジスタ160を囲むように素子分離絶縁層106が設けられており、トランジスタ160を覆うように、層間絶縁層126および層間絶縁層128が設けられている。ソース層130aは、層間絶縁層126および層間絶縁層128に形成された開口を通じて、金属化合物領域124aと電気的に接続され、ドレイン層130bは、層間絶縁層126および層間絶縁層128に形成された開口を通じて、金属化合物領域124bと電気的に接続されている。つまり、ソース層130aは、金属化合物領域124aを介して高濃度不純物領域120aおよび不純物領域114aと電気的に接続され、ドレイン層130bは、金属化合物領域124bを介して高濃度不純物領域120bおよび不純物領域114bと電気的に接続されている。また、後述するトランジスタ164の下層には、ゲート絶縁膜108aと同一材料からなる絶縁層108b、ゲート層110aと同一材料からなる電極層110b、並びにソース層130a及びドレイン層130bと同一材料からなる電極層130cが設けられている。図3に示すトランジスタ164は、層間絶縁層128上に設けられたゲート層136dと、ゲート層136d上に設けられたゲート絶縁膜138と、ゲート絶縁膜138上に設けられた酸化物半導体層140と、酸化物半導体層140上に設けられ、酸化物半導体層140と電気的に接続されているソース層142aと、ドレイン層142bとを有する。ここで、ゲート層136dは、層間絶縁層128上に形成された絶縁層132に、埋め込むように設けられている。また、ゲート層136dと同様に、トランジスタ160が有する、ソース層130aに接する電極層136a及びドレイン層130bに接する電極層136bが形成されている。また、電極層130cに接する電極層136cが形成されている。また、トランジスタ164の上には、酸化物半導体層140の一部と接するように、保護絶縁層144が設けられており、保護絶縁層144上には層間絶縁層146が設けられている。ここで、保護絶縁層144および層間絶縁層146には、ソース層142a及びドレイン層142bにまで達する開口が設けられており、当該開口を通じて、ソース層142aに接する電極層150d、ドレイン層142bに接する電極層150eが形成されている。また、電極層150d、電極層150eと同様に、ゲート絶縁膜138、保護絶縁層144、層間絶縁層146に設けられた開口を通じて、電極層136aに接する電極層150a、電極層136bに接する電極層150b、及び電極層136cに接する電極層150cが形成されている。ここで、酸化物半導体層140は水素などの不純物が十分に除去され、高純度化されている。具体的には、酸化物半導体層140の水素濃度は5×1019atoms/cm3以下である。なお、酸化物半導体層140の水素濃度は、5×1018atoms/cm3以下であることが望ましく、5×1017atoms/cm3以下であることがより望ましい。水素濃度が十分に低減されて高純度化された酸化物半導体層140を用いることで、極めて優れたオフ電流特性のトランジスタ164を得ることができる。例えば、ドレイン電圧Vdが1Vまたは10Vの場合、リーク電流は1×10-13[A]以下となる。このように、水素濃度が十分に低減されて高純度化された酸化物半導体層140を適用することで、トランジスタ164のリーク電流を低減することができる。なお、上述の酸化物半導体層140中の水素濃度は、二次イオン質量分析法SIMS:SecondaryIonMassSpectrometryで測定したものである。また、層間絶縁層146上には絶縁層152が設けられており、絶縁層152に埋め込まれるように、電極層154a、電極層154b、電極層154c、電極層154dが設けられている。なお、電極層154aは電極層150aと接しており、電極層154bは電極層150bと接しており、電極層154cは電極層150cおよび電極層150dと接しており、電極層154dは電極層150eと接している。本実施の形態で示すトランジスタ160が有するソース層130aは、上層領域に設けられた電極層136a、電極層150a、及び電極層154aに電気的に接続している。そのため、トランジスタ160のソース層130aは、これらの導電層を適宜形成することにより、上層領域に設けられたトランジスタ164が有する電極層のいずれかと電気的に接続させることが可能である。また、トランジスタ160が有するドレイン層130bについても同様に、上層領域に設けられたトランジスタ164が有する電極層のいずれかと電気的に接続させることが可能である。なお、図3には図示していないが、トランジスタ160が有するゲート層110aが、上層領域に設けられた電極層を介して、トランジスタ164が有する電極層のいずれかと電気的に接続する構成にすることもできる。同様に、本実施の形態で示すトランジスタ164が有するソース層142aは、下層領域に設けられた電極層130c及び電極層110bに電気的に接続している。そのため、トランジスタ164のソース層142aは、これらの導電層を適宜形成することにより、下層領域に設けられたトランジスタ160のゲート層110a、ソース層130a、又はドレイン層130bと電気的に接続させることが可能である。なお、図3には図示していないが、トランジスタ164が有するゲート層136d又はドレイン層142bが、下層領域に設けられた電極層を介して、トランジスタ160が有する電極層のいずれかと電気的に接続する構成にすることもできる。<作製工程例>次に、トランジスタ160及びトランジスタ164の作製方法の一例について説明する。以下では、はじめにトランジスタ160の作製方法について図4を参照しながら説明し、その後、トランジスタ164の作製方法について図5および図6を参照しながら説明する。まず、半導体材料を含む基板100を用意する図4A参照。半導体材料を含む基板100としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用することができる。ここでは、半導体材料を含む基板100として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般にSOI基板は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板をも含むこととする。つまり、SOI基板が有する半導体層は、シリコン半導体層に限定されない。また、SOI基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成も含まれるものとする。基板100上には、素子分離絶縁層を形成するためのマスクとなる保護層102を形成する図4A参照。保護層102としては、例えば、酸化シリコンや窒化シリコン、窒化酸化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後において、半導体装置のしきい値電圧を制御するために、n型の導電性を付与する不純物元素やp型の導電性を付与する不純物元素を基板100に添加してもよい。半導体がシリコンの場合、n型の導電性を付与する不純物としては、例えば、リンや砒素などを用いることができる。また、p型の導電性を付与する不純物としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。次に、上記の保護層102をマスクとしてエッチングを行い、保護層102に覆われていない領域露出している領域の基板100の一部を除去する。これにより分離された半導体領域104が形成される図4B参照。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。次に、半導体領域104を覆うように絶縁層を形成し、半導体領域104に重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層106を形成する図4B参照。当該絶縁層は、酸化シリコンや窒化シリコン、窒化酸化シリコンなどを用いて形成される。絶縁層の除去方法としては、CMPChemicalMechanicalPolishingなどの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。なお、半導体領域104の形成後、または、素子分離絶縁層106の形成後には、上記保護層102を除去する。次に、半導体領域104上に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。絶縁層は後のゲート絶縁膜となるものであり、CVD法やスパッタリング法等を用いて得られる酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等を含む膜の単層構造または積層構造とすると良い。他に、高密度プラズマ処理や熱酸化処理によって、半導体領域104の表面を酸化、窒化することにより、上記絶縁層を形成してもよい。高密度プラズマ処理は、例えば、He、Ar、Kr、Xeなどの希ガスと、酸素、酸化窒素、アンモニア、窒素などとの混合ガスを用いて行うことができる。また、絶縁層の厚さは特に限定されないが、例えば、1nm以上100nm以下とすることができる。導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、導電材料を含む多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、CVD法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁膜108a、ゲート層110aを形成する図4C参照。次に、ゲート層110aを覆う絶縁層112を形成する図4C参照。そして、半導体領域104に硼素B、リンP、ヒ素Asなどを添加して、浅い接合深さの一対の不純物領域114a、114bを形成する図4C参照。なお、一対の不純物領域114a、114bの形成により、半導体領域104のゲート絶縁膜108a下部には、チャネル領域116が形成される図4C参照。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。また、ここでは、絶縁層112を形成した後に一対の不純物領域114a、114bを形成する工程を採用しているが、一対の不純物領域114a、114bを形成した後に絶縁層112を形成する工程としても良い。次に、サイドウォール絶縁層118を形成する図4D参照。サイドウォール絶縁層118は、絶縁層112を覆うように絶縁層を形成した後に、当該絶縁層に異方性の高いエッチング処理を適用することで、自己整合的に形成することができる。また、この際に、絶縁層112を部分的にエッチングして、ゲート層110aの上面と、一対の不純物領域114a、114bの上面を露出させると良い。次に、ゲート層110a、一対の不純物領域114a、114b、サイドウォール絶縁層118等を覆うように、絶縁層を形成する。そして、一対の不純物領域114a、114bの一部に対して硼素B、リンP、ヒ素Asなどを添加して、一対の高濃度不純物領域120a、120bを形成する図4E参照。その後、上記絶縁層を除去し、ゲート層110a、サイドウォール絶縁層118、一対の高濃度不純物領域120a、120b等を覆うように金属層122を形成する図4E参照。金属層122は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層122は、半導体領域104を構成する半導体材料と反応して低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。次に、熱処理を施して、金属層122と半導体材料とを反応させる。これにより、一対の高濃度不純物領域120a、120bに接する一対の金属化合物領域124a、124bが形成される図4F参照。なお、ゲート層110aとして多結晶シリコンなどを用いる場合には、ゲート層110aの金属層122と接触する部分にも、金属化合物領域が形成されることになる。上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理が実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、一対の金属化合物領域124a、124bを形成した後には、金属層122は除去する。次に、上述の工程により形成された各構成を覆うように、層間絶縁層126、層間絶縁層128を形成する図4G参照。層間絶縁層126や層間絶縁層128は、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。また、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、層間絶縁層126や層間絶縁層128の二層構造としているが、層間絶縁層の構成はこれに限定されない。層間絶縁層128の形成後には、その表面を、CMPやエッチング処理などによって平坦化しておくことが望ましい。その後、上記層間絶縁層に、一対の金属化合物領域124a、124bにまで達する開口を形成し、当該開口に、ソース層130a、ドレイン層130bを形成する図4H参照。ソース層130a及びドレイン層130bは、例えば、開口を含む領域にPVD法やCVD法などを用いて導電層を形成した後、エッチング処理やCMPといった方法を用いて、上記導電層の一部を除去することにより形成することができる。なお、ソース層130a及びドレイン層130bを形成する際には、その表面が平坦になるように加工することが望ましい。例えば、開口を含む領域にチタン膜や窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する場合には、その後のCMPによって、不要なタングステン、チタン、窒化チタンなどを除去すると共に、その表面の平坦性を向上させることができる。このように、ソース層130a及びドレイン層130bを含む表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。なお、ここでは、一対の金属化合物領域124a、124bと接触するソース層130a及びドレイン層130bのみを示しているが、この工程において、配線として機能する電極層例えば、図3における電極層130cなどをあわせて形成することができる。ソース層130a及びドレイン層130bとして用いることができる材料について特に限定はなく、各種導電材料を用いることができる。例えば、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料を用いることができる。以上により、半導体材料を含む基板100を用いたトランジスタ160が形成される。なお、上記工程の後には、さらに電極や配線、絶縁層などを形成しても良い。配線の構造として、層間絶縁層および導電層の積層構造でなる多層配線構造を採用することにより、高度に集積化した回路を提供することができる。次に、図5および図6を用いて、層間絶縁層128上にトランジスタ164を作製する工程について説明する。なお、図5および図6は、層間絶縁層128上の各種電極層や、トランジスタ164などの作製工程を示すものであるから、トランジスタ164の下部に存在するトランジスタ160等については省略している。まず、層間絶縁層128、ソース層130a、ドレイン層130b、電極層130c上に絶縁層132を形成する図5A参照。絶縁層132はPVD法やCVD法などを用いて形成することができる。また、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。次に、絶縁層132に対し、ソース層130a、ドレイン層130b、および電極層130cにまで達する開口を形成する。この際、後にゲート層136dが形成される領域にも併せて開口を形成する。そして、上記開口に埋め込むように、導電層134を形成する図5B参照。上記開口はマスクを用いたエッチングなどの方法で形成することができる。当該マスクは、フォトマスクを用いた露光などの方法によって形成することが可能である。エッチングとしてはウェットエッチング、ドライエッチングのいずれを用いても良いが、微細加工の観点からは、ドライエッチングを用いることが好適である。導電層134の形成は、PVD法やCVD法などの成膜法を用いて行うことができる。導電層134の形成に用いることができる材料としては、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料や、これらの合金、化合物例えば窒化物などが挙げられる。より具体的には、例えば、PVD法により開口を含む領域にチタン膜を薄く形成し、CVD法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、PVD法により形成されるチタン膜は、界面の酸化膜を還元し、下部電極層ここでは、ソース層130a、ドレイン層130b、電極層130cなどとの接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。導電層134を形成した後には、エッチング処理やCMPといった方法を用いて導電層134の一部を除去し、絶縁層132を露出させて、電極層136a、電極層136b、電極層136c、ゲート層136dを形成する図5C参照。なお、上記導電層134の一部を除去して電極層136a、電極層136b、電極層136c、ゲート層136dを形成する際には、表面が平坦になるように加工することが望ましい。このように、絶縁層132、電極層136a、電極層136b、電極層136c、ゲート層136dの表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。次に、絶縁層132、電極層136a、電極層136b、電極層136c、ゲート層136dを覆うように、ゲート絶縁膜138を形成する図5D参照。ゲート絶縁膜138は、CVD法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁膜138は、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどを含むように形成するのが好適である。なお、ゲート絶縁膜138は、単層構造としても良いし、積層構造としても良い。例えば、原料ガスとして、シランSiH4、酸素、窒素を用いたプラズマCVD法により、酸化窒化珪素でなるゲート絶縁膜138を形成することができる。ゲート絶縁膜138の厚さは特に限定されないが、例えば、10nm以上500nm以下とすることができる。積層構造の場合は、例えば、膜厚50nm以上200nm以下の第1のゲート絶縁膜と、第1のゲート絶縁膜上の膜厚5nm以上300nm以下の第2のゲート絶縁膜の積層とすると好適である。なお、不純物を除去することによりi型化または実質的にi型化された酸化物半導体高純度化された酸化物半導体は、界面準位や界面電荷に対して極めて敏感であるため、このような酸化物半導体を酸化物半導体層に用いる場合には、ゲート絶縁膜との界面は重要である。つまり、高純度化された酸化物半導体層に接するゲート絶縁膜138には、高品質化が要求されることになる。例えば、μ波2.45GHzを用いた高密度プラズマCVD法は、緻密で絶縁耐圧の高い高品質なゲート絶縁膜138を形成できる点で好適である。高純度化された酸化物半導体層と高品質ゲート絶縁膜とが密接することにより、界面準位を低減して界面特性を良好なものとすることができるからである。もちろん、ゲート絶縁膜として良質な絶縁層を形成できるものであれば、高純度化された酸化物半導体層を用いる場合であっても、スパッタリング法やプラズマCVD法など他の方法を適用することができる。また、形成後の熱処理によって、膜質や界面特性が改質される絶縁層を適用しても良い。いずれにしても、ゲート絶縁膜138としての膜質が良好であると共に、酸化物半導体層との界面準位密度を低減し、良好な界面を形成できるものを形成すれば良い。次いで、ゲート絶縁膜138上に、酸化物半導体層を形成し、マスクを用いたエッチングなどの方法によって該酸化物半導体層を加工して、島状の酸化物半導体層140を形成する図5E参照。酸化物半導体層としては、少なくともIn、Ga、Sn、Zn、Al、Mg、Hf及びランタノイドから選ばれた一種以上の元素を含有する。例えば、In-Sn-Ga-Zn-O系、In-Ga-Zn-O系、In-Sn-Zn-O系、In-Al-Zn-O系、Sn-Ga-Zn-O系、Al-Ga-Zn-O系、Sn-Al-Zn-O系、In-Hf-Zn-O系、In-La-Zn-O系、In-Ce-Zn-O系、In-Pr-Zn-O系、In-Nd-Zn-O系、In-Pm-Zn-O系、In-Sm-Zn-O系、In-Eu-Zn-O系、In-Gd-Zn-O系、In-Tb-Zn-O系、In-Dy-Zn-O系、In-Ho-Zn-O系、In-Er-Zn-O系、In-Tm-Zn-O系、In-Yb-Zn-O系、In-Lu-Zn-O系、Zn-Mg-O系、Sn-Mg-O系、In-Mg-O系、In-Ga-O系、In-Zn-O系、Sn-Zn-O系、Al-Zn-O系、In-O系、Sn-O系、Zn-O系の酸化物半導体層、特に非晶質酸化物半導体層を用いるのが好適である。本実施の形態では、酸化物半導体層としてIn-Ga-Zn-O系の金属酸化物ターゲットを用いて、非晶質の酸化物半導体層をスパッタ法により形成することとする。なお、非晶質の酸化物半導体層中にシリコンを添加することで、その結晶化を抑制することができるから、例えば、SiO2を2重量以上10重量以下含むターゲットを用いて酸化物半導体層を形成しても良い。酸化物半導体層をスパッタリング法で作製するためのターゲットとしては、例えば、酸化亜鉛などを主成分とする金属酸化物のターゲットを用いることができる。また、In、Ga、およびZnを含む金属酸化物ターゲット組成比として、In2O3:Ga2O3:ZnO=1:1:1[mol比]、In:Ga:Zn=1:1:0.5[atom比]などを用いることもできる。また、In、Ga、およびZnを含む金属酸化物ターゲットとして、In:Ga:Zn=1:1:1[atom比]、またはIn:Ga:Zn=1:1:2[atom比]の組成比を有するターゲットなどを用いても良い。金属酸化物ターゲットの充填率は90以上100以下、好ましくは95以上例えば99.9である。充填率の高い金属酸化物ターゲットを用いることにより、緻密な酸化物半導体層が形成される。また、酸化物半導体としてIn-Zn-O系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、In:Zn=50:1~1:2モル数比に換算するとIn2O3:ZnO=25:1~1:4、好ましくはIn:Zn=20:1~1:1モル数比に換算するとIn2O3:ZnO=10:1~1:2、さらに好ましくはIn:Zn=1.5:1~15:1モル数比に換算するとIn2O3:ZnO=3:4~15:2とする。例えば、In-Zn-O系酸化物半導体の形成に用いるターゲットは、原子数比がIn:Zn:O=X:Y:Zのとき、Z>1.5XYとする。酸化物半導体層の形成雰囲気は、希ガス代表的にはアルゴン雰囲気、酸素雰囲気、または、希ガス代表的にはアルゴンと酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、数ppm程度望ましくは数ppb程度にまで除去された高純度ガスを用いるのが好適である。酸化物半導体層の形成の際には、減圧状態に保持された処理室内に基板を保持し、基板温度を100°C以上600°C以下好ましくは200°C以上400°C以下とする。基板を加熱しながら酸化物半導体層を形成することにより、酸化物半導体層に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。そして、処理室内の残留水分を除去しつつ水素および水が除去されたスパッタガスを導入し、金属酸化物をターゲットとして酸化物半導体層を形成する。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることができる。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水H2Oなど水素原子を含む化合物より好ましくは炭素原子を含む化合物も等が排気されるため、当該成膜室で形成した酸化物半導体層に含まれる不純物の濃度を低減できる。形成条件としては、例えば、基板とターゲットの間との距離が100mm、圧力が0.6Pa、直流DC電力が0.5kW、雰囲気が酸素酸素流量比率100雰囲気、といった条件を適用することができる。なお、パルス直流DC電源を用いると、ごみが軽減でき、膜厚分布も均一となるため、好ましい。酸化物半導体層の厚さは、2nm以上200nm以下、好ましくは5nm以上30nm以下とする。なお、適用する酸化物半導体材料により適切な厚さは異なるから、その厚さは用いる材料に応じて適宜選択すればよい。なお、酸化物半導体層をスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁膜138の表面に付着しているゴミを除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところ、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、基板付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いても良い。上記酸化物半導体層のエッチングには、ドライエッチング、ウェットエッチングのいずれを用いても良い。もちろん、両方を組み合わせて用いることもできる。所望の形状にエッチングできるよう、材料に合わせてエッチング条件エッチングガスやエッチング液、エッチング時間、温度等を適宜設定する。ドライエッチングに用いるエッチングガスには、例えば、塩素を含むガス塩素系ガス、例えば塩素Cl2、塩化硼素BCl3、四塩化珪素SiCl4、四塩化炭素CCl4などなどがある。また、フッ素を含むガスフッ素系ガス、例えば四弗化炭素CF4、弗化硫黄SF6、三弗化窒素NF3、トリフルオロメタンCHF3など、臭化水素HBr、酸素O2、これらのガスにヘリウムHeやアルゴンArなどの希ガスを添加したガス、などを用いても良い。ドライエッチング法としては、平行平板型RIEReactiveIonEtching法や、ICPInductivelyCoupledPlasma:誘導結合型プラズマエッチング法を用いることができる。所望の形状にエッチングできるように、エッチング条件コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等は適宜設定する。ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ITO-07N関東化学社製などのエッチング液を用いてもよい。次いで、酸化物半導体層に第1の熱処理を行うことが望ましい。この第1の熱処理によって酸化物半導体層の脱水化または脱水素化を行うことができる。第1の熱処理の温度は、300°C以上750°C以下、好ましくは400°C以上基板の歪み点未満とする。例えば、抵抗発熱体などを用いた電気炉に基板を導入し、酸化物半導体層140に対して窒素雰囲気下450°Cにおいて1時間の熱処理を行う。この間、酸化物半導体層140は、大気に触れることなく、水や水素の再混入が行われないようにする。なお、熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置であっても良い。例えば、GRTAGasRapidThermalAnneal装置、LRTALampRapidThermalAnneal装置等のRTARapidThermalAnneal装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光電磁波の輻射により、被処理物を加熱する装置である。GRTA装置は、高温のガスを用いて熱処理を行う装置である。気体としては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。例えば、第1の熱処理として、650°C~700°Cの高温に加熱した不活性ガス中に基板を投入し、数分間加熱した後、当該不活性ガス中から基板を取り出すGRTA処理を行ってもよい。GRTA処理を用いると短時間での高温熱処理が可能となる。また、短時間の熱処理であるため、基板の歪み点を超える温度条件であっても適用が可能となる。なお、第1の熱処理は、窒素、または希ガスヘリウム、ネオン、アルゴン等を主成分とする雰囲気であって、水、水素などが含まれない雰囲気で行うことが望ましい。例えば、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、6N99.9999以上、好ましくは7N99.99999以上すなわち、不純物濃度が1ppm以下、好ましくは0.1ppm以下とする。第1の熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層が結晶化し、微結晶または多結晶となる場合もある。例えば、結晶化率が90以上、または80以上の微結晶の酸化物半導体層となる場合もある。また、第1の熱処理の条件、または酸化物半導体層の材料によっては、結晶成分を含まない非晶質の酸化物半導体層となる場合もある。また、非晶質の酸化物半導体例えば、酸化物半導体層の表面に微結晶粒径1nm以上20nm以下代表的には2nm以上4nm以下が混在する酸化物半導体層となる場合もある。また、非晶質中に微結晶を配列させることで、酸化物半導体層の電気的特性を変化させることも可能である。例えば、In-Ga-Zn-O系の金属酸化物ターゲットを用いて酸化物半導体層を形成する場合には、電気的異方性を有するIn2Ga2ZnO7の結晶粒が配向した微結晶部を形成することで、酸化物半導体層の電気的特性を変化させることができる。より具体的には、例えば、In2Ga2ZnO7のc軸が酸化物半導体層の表面に垂直な方向をとるように配向させることで、酸化物半導体層の表面に平行な方向の導電性を向上させ、酸化物半導体層の表面に垂直な方向の絶縁性を向上させることができる。また、このような微結晶部は、酸化物半導体層中への水や水素などの不純物の侵入を抑制する機能を有する。なお、上述の微結晶部を有する酸化物半導体層は、GRTA処理による酸化物半導体層の表面加熱によって形成することができる。また、Znの含有量がInまたはGaの含有量より小さいスパッタターゲットを用いることで、より好適に形成することが可能である。酸化物半導体層140に対する第1の熱処理は、島状の酸化物半導体層140に加工する前の酸化物半導体層に行うこともできる。その場合には、第1の熱処理後に、加熱装置から基板を取り出し、フォトリソグラフィ工程を行うことになる。なお、上記熱処理は、酸化物半導体層140に対する脱水化、脱水素化の効果があるから、脱水化処理、脱水素化処理などと呼ぶこともできる。このような脱水化処理、脱水素化処理は、酸化物半導体層の形成後、酸化物半導体層140上にソース層及びドレイン層を積層させた後、又はソース層及びドレイン層上に保護絶縁層を形成した後、などのタイミングにおいて行うことが可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。次に、酸化物半導体層140に接するように、ソース層142a及びドレイン層142bを形成する図5F参照。ソース層142a及びドレイン層142bは、酸化物半導体層140を覆うように導電層を形成した後、当該導電層を選択的にエッチングすることにより形成することができる。当該導電層は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、トリウムのいずれか一または複数から選択された材料を用いてもよい。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素を単数、または複数組み合わせた材料を用いてもよい。導電層は、単層構造であっても良いし、2層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された2層構造、チタン膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。ここで、エッチングに用いるマスク形成時の露光には、紫外線やKrFレーザ光やArFレーザ光を用いるのが好適である。トランジスタのチャネル長Lは、ソース層142aの下端部と、ドレイン層142bの下端部との間隔によって決定される。なお、チャネル長Lが25nm未満の露光を行う場合には、数nm~数10nmと極めて波長が短い超紫外線ExtremeUltravioletを用いてマスク形成の露光を行う。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長Lを10nm以上1000nm以下とすることも可能であり、回路の動作速度を高速化できる。なお、導電層のエッチングの際には、酸化物半導体層140が除去されないように、それぞれの材料およびエッチング条件を適宜調節する。なお、材料およびエッチング条件によっては、当該工程において、酸化物半導体層140の一部がエッチングされ、溝部凹部を有する酸化物半導体層となることもある。また、酸化物半導体層140とソース層142aの間、又は酸化物半導体層140とドレイン層142bの間に、酸化物導電層を形成してもよい。酸化物導電層と、ソース層142a及びドレイン層142bを形成するための金属層とは、連続して形成すること連続成膜が可能である。酸化物導電層は、ソース領域またはドレイン領域として機能しうる。このような酸化物導電層を設けることで、ソース領域またはドレイン領域の低抵抗化を図ることができるため、トランジスタの高速動作が実現される。また、上記マスクの使用数や工程数を削減するため、透過した光が複数の強度となる露光マスクである多階調マスクによってレジストマスクを形成し、これを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは、複数の厚みを有する形状階段状となり、アッシングによりさらに形状を変形させることができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。つまり、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって、露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が図れる。なお、上述の工程の後には、N2O、N2、またはArなどのガスを用いたプラズマ処理を行うのが好ましい。当該プラズマ処理によって、露出している酸化物半導体層の表面に付着した水などが除去される。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。次に、大気に触れさせることなく、酸化物半導体層140の一部に接する保護絶縁層144を形成する図5G参照。保護絶縁層144は、スパッタ法など、保護絶縁層144に水、水素等の不純物を混入させない方法を適宜用いて形成することができる。また、その厚さは、少なくとも1nm以上とする。保護絶縁層144に用いることができる材料としては、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素などがある。また、その構造は、単層構造としても良いし、積層構造としても良い。保護絶縁層144を形成する際の基板温度は、室温以上300°C以下とするのが好ましく、雰囲気は、希ガス代表的にはアルゴン雰囲気、酸素雰囲気、または希ガス代表的にはアルゴンと酸素の混合雰囲気とするのが好適である。保護絶縁層144に水素が含まれると、その水素の酸化物半導体層140への侵入や、水素による酸化物半導体層140中の酸素の引き抜き、などが生じ、酸化物半導体層140のバックチャネル側が低抵抗化してしまい、寄生チャネルが形成されるおそれがある。よって、保護絶縁層144はできるだけ水素を含まないように、形成方法においては水素を用いないことが重要である。また、処理室内の残留水分を除去しつつ保護絶縁層144を形成することが好ましい。これは、酸化物半導体層140および保護絶縁層144に水素、水酸基または水分が含まれないようにするためである。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水H2Oなど水素原子を含む化合物を含む化合物等が除去されているため、当該成膜室で形成した保護絶縁層144に含まれる不純物の濃度を低減できる。保護絶縁層144を形成する際に用いるスパッタガスとしては、水素、水、水酸基または水素化物などの不純物が、数ppm程度望ましくは、数ppb程度にまで除去された高純度ガスを用いることが好ましい。次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第2の熱処理好ましくは200°C以上400°C以下、例えば250°C以上350°C以下を行うのが望ましい。例えば、窒素雰囲気下で250°C、1時間の第2の熱処理を行う。第2の熱処理を行うと、トランジスタの電気的特性のばらつきを軽減することができる。また、大気中、100°C以上200°C以下、1時間以上30時間以下の熱処理を行ってもよい。この熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、100°C以上200°Cの加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。また、この熱処理を、保護絶縁層の形成前に、減圧下で行ってもよい。減圧下で熱処理を行うと、加熱時間を短縮することができる。なお、当該熱処理は、上記第2の熱処理に代えて行っても良いし、第2の熱処理の前後などに行っても良い。次に、保護絶縁層144上に、層間絶縁層146を形成する図6A参照。層間絶縁層146はPVD法やCVD法などを用いて形成することができる。また、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。層間絶縁層146の形成後には、その表面を、CMPやエッチングなどの方法によって平坦化しておくことが望ましい。次に、層間絶縁層146、保護絶縁層144、およびゲート絶縁膜138に対し、電極層136a、電極層136b、電極層136c、ソース層142a、ドレイン層142bにまで達する開口を形成し、当該開口に埋め込むように導電層148を形成する図6B参照。上記開口はマスクを用いたエッチングなどの方法で形成することができる。当該マスクは、フォトマスクを用いた露光などの方法によって形成することが可能である。エッチングとしてはウェットエッチング、ドライエッチングのいずれを用いても良いが、微細加工の観点からは、ドライエッチングを用いることが好適である。導電層148の形成は、PVD法やCVD法などの成膜法を用いて行うことができる。導電層148の形成に用いることができる材料としては、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料や、これらの合金、化合物例えば窒化物などが挙げられる。具体的には、例えば、開口を含む領域にPVD法によりチタン膜を薄く形成し、CVD法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、PVD法により形成されるチタン膜は、界面の酸化膜を還元し、下部電極ここでは、電極層136a、電極層136b、電極層136c、ソース層142a、ドレイン層142bとの接触抵抗を低減させる機能を有する。また、その後の形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。導電層148を形成した後には、エッチングやCMPといった方法を用いて導電層148の一部を除去し、層間絶縁層146を露出させて、電極層150a、電極層150b、電極層150c、電極層150d、電極層150eを形成する図6C参照。なお、上記導電層148の一部を除去して電極層150a、電極層150b、電極層150c、電極層150d、電極層150eを形成する際には、表面が平坦になるように加工することが望ましい。このように、層間絶縁層146、電極層150a、電極層150b、電極層150c、電極層150d、電極層150eの表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。さらに、絶縁層152を形成し、絶縁層152に、電極層150a、電極層150b、電極層150c、電極層150d、電極層150eにまで達する開口を形成し、当該開口に埋め込むように導電層を形成した後、エッチングやCMPなどの方法を用いて導電層の一部を除去し、絶縁層152を露出させて、電極層154a、電極層154b、電極層154c、電極層154dを形成する図6D参照。当該工程は、電極層150a等を形成する場合と同様であるから、詳細は省略する。<変形例>図7乃至図10には、トランジスタ164の構成の変形例を示す。つまり、トランジスタ160の構成は上記と同様である。図7には、酸化物半導体層140の下にゲート層136dを有し、ソース層142a及びドレイン層142bが、酸化物半導体層140の下側表面において接する構成のトランジスタ164を示す。図7に示す構成と図3に示す構成の大きな相違点として、ソース層142a及びドレイン層142bと、酸化物半導体層140との接続の位置が挙げられる。つまり、図3に示す構成では、酸化物半導体層140の上側表面において、ソース層142a及びドレイン層142bと接するのに対して、図7に示す構成では、酸化物半導体層140の下側表面において、ソース層142a及びドレイン層142bと接する。そして、この接触の相違に起因して、その他の電極層、絶縁層などの配置が異なるものとなっている。なお、各構成要素の詳細は、図3と同様である。具体的には、図7に示すトランジスタ164は、層間絶縁層128上に設けられたゲート層136dと、ゲート層136d上に設けられたゲート絶縁膜138と、ゲート絶縁膜138上に設けられた、ソース層142a及びドレイン層142bと、ソース層142a及びドレイン層142bの上側表面に接する酸化物半導体層140と、を有する。また、トランジスタ164の上には、酸化物半導体層140を覆うように、保護絶縁層144が設けられている。図8には、酸化物半導体層140の上にゲート層136dを有するトランジスタ164を示す。ここで、図8Aは、ソース層142a及びドレイン層142bが、酸化物半導体層140の下側表面において酸化物半導体層140と接する構成の例を示す図であり、図8Bは、ソース層142a及びドレイン層142bが、酸化物半導体層140の上側表面において酸化物半導体層140と接する構成の例を示す図である。図3又は図7に示す構成と図8に示す構成の大きな相違点は、酸化物半導体層140の上にゲート層136dを有する点である。また、図8Aに示す構成と図8Bに示す構成の大きな相違点は、ソース層142a及びドレイン層142bが、酸化物半導体層140の下側表面または上側表面のいずれにおいて接するか、という点である。そして、これらの相違に起因して、その他の電極層、絶縁層などの配置が異なるものとなっている。なお、各構成要素の詳細は、図3などと同様である。具体的には、図8Aに示すトランジスタ164は、層間絶縁層128上に設けられたソース層142a及びドレイン層142bと、ソース層142a及びドレイン層142bの上側表面に接する酸化物半導体層140と、酸化物半導体層140上に設けられたゲート絶縁膜138と、ゲート絶縁膜138上の酸化物半導体層140と重畳する領域のゲート層136dと、を有する。また、図8Bに示すトランジスタ164は、層間絶縁層128上に設けられた酸化物半導体層140と、酸化物半導体層140の上側表面に接するように設けられたソース層142a及びドレイン層142bと、酸化物半導体層140、ソース層142a、及びドレイン層142b上に設けられたゲート絶縁膜138と、ゲート絶縁膜138上の酸化物半導体層140と重畳する領域に設けられたゲート層136dと、を有する。なお、図8に示す構成では、図3に示す構成などと比較して、構成要素が省略される場合がある例えば、電極層150aや、電極層154aなど。この場合、作製工程の簡略化という副次的な効果も得られる。もちろん、図3などに示す構成においても、必須ではない構成要素を省略できることはいうまでもない。図9には、素子のサイズが比較的大きい場合であって、酸化物半導体層140の下にゲート層136dを有する構成のトランジスタ164を示す。この場合、表面の平坦性やカバレッジに対する要求は比較的緩やかなものであるから、配線や電極などを絶縁層中に埋め込むように形成する必要はない。例えば、導電層の形成後にパターニングを行うことで、ゲート層136dなどを形成することが可能である。図9Aに示す構成と図9Bに示す構成の大きな相違点は、ソース層142a及びドレイン層142bが、酸化物半導体層140の下側表面または上側表面のいずれにおいて接するか、という点である。そして、これらの相違に起因して、その他の電極層、絶縁層などの配置が異なるものとなっている。なお、各構成要素の詳細は、図3などと同様である。具体的には、図9Aに示すトランジスタ164は、層間絶縁層128上に設けられたゲート層136dと、ゲート層136d上に設けられたゲート絶縁膜138と、ゲート絶縁膜138上に設けられた、ソース層142a及びドレイン層142bと、ソース層142a及びドレイン層142bの上側表面に接する酸化物半導体層140と、を有する。また、図9Bに示すトランジスタ164は、層間絶縁層128上に設けられたゲート層136dと、ゲート層136d上に設けられたゲート絶縁膜138と、ゲート絶縁膜138上のゲート層136dと重畳する領域に設けられた酸化物半導体層140と、酸化物半導体層140の上側表面に接するように設けられたソース層142a及びドレイン層142bと、を有する。なお、図9に示す構成においても、図3に示す構成などと比較して、構成要素が省略される場合がある。この場合も、作製工程の簡略化という効果が得られる。図10には、素子のサイズが比較的大きい場合であって、酸化物半導体層140の上にゲート層136dを有する構成のトランジスタ164を示す。この場合にも、表面の平坦性やカバレッジに対する要求は比較的緩やかなものであるから、配線や電極などを絶縁層中に埋め込むように形成する必要はない。例えば、導電層の形成後にパターニングを行うことで、ゲート層136dなどを形成することが可能である。図10Aに示す構成と図10Bに示す構成の大きな相違点は、ソース層142a及びドレイン層142bが、酸化物半導体層140の下側表面または上側表面のいずれにおいて接するか、という点である。そして、これらの相違に起因して、その他の電極層、絶縁層などの配置が異なるものとなっている。なお、各構成要素の詳細は、図3などと同様である。具体的には、図10Aに示すトランジスタ164は、層間絶縁層128上に設けられたソース層142a及びドレイン層142bと、ソース層142a及びドレイン層142bの上側表面に接する酸化物半導体層140と、ソース層142a、ドレイン層142b、及び酸化物半導体層140上に設けられたゲート絶縁膜138と、ゲート絶縁膜138上の酸化物半導体層140と重畳する領域に設けられたゲート層136dと、を有する。また、図10Bに示すトランジスタ164は、層間絶縁層128上に設けられた酸化物半導体層140と、酸化物半導体層140の上側表面に接するように設けられたソース層142a及びドレイン層142bと、ソース層142a、ドレイン層142b、及び酸化物半導体層140上に設けられたゲート絶縁膜138と、ゲート絶縁膜138上に設けられたゲート層136dと、を有する。なお、ゲート層136dは、ゲート絶縁膜138を介して、酸化物半導体層140と重畳する領域に設けられる。なお、図10に示す構成においても、図3に示す構成などと比較して、構成要素が省略される場合がある。この場合も、作製工程の簡略化という効果が得られる。本実施の形態では、トランジスタ160上にトランジスタ164を積層して形成する例について説明したが、トランジスタ160及びトランジスタ164の構成はこれに限られるものではない。例えば、同一平面上にトランジスタ160及びトランジスタ164を形成することができる。さらに、トランジスタ160と、トランジスタ164とを重畳して設けても良い。なお、本実施の形態の内容又は該内容の一部は、他の実施の形態の内容又は該内容の一部と自由に組み合わせることが可能である。実施の形態4本実施形態は上記実施の形態に示した記憶装置を有する半導体装置の使用例として、RFIDRadioFrequencyIdentificationタグ500を示す図11参照。RFIDタグ500は、アンテナ回路501及び信号処理回路502を有する。信号処理回路502は、整流回路503、電源回路504、復調回路505、発振回路506、論理回路507、メモリコントロール回路508、メモリ回路509、論理回路510、アンプ511、変調回路512を有する。メモリ回路509は上記実施の形態に示した半導体装置を有する。アンテナ回路501によって受信された通信信号は復調回路505に入力される。受信される通信信号、すなわちアンテナ回路501とリーダ/ライタ間で送受信される信号の周波数は極超短波帯においては915MHz、2.45GHzなどがあり、それぞれISO規格などで規定される。もちろん、アンテナ回路501とリーダ/ライタ間で送受信される信号の周波数はこれに限定されず、例えばサブミリ波である300GHz~3THz、ミリ波である30GHz~300GHz、マイクロ波である3GHz~30GHz、極超短波である300MHz~3GHz、超短波である30MHz~300MHzのいずれの周波数も用いることができる。また、アンテナ回路501とリーダ/ライタ間で送受信される信号は、搬送波を変調した信号である。搬送波の変調方式は、アナログ変調またはデジタル変調であり、振幅変調、位相変調、周波数変調及びスペクトラム拡散のいずれかでよい。好ましくは、振幅変調または周波数変調である。発振回路506から出力された発振信号は、クロック信号として論理回路507に供給される。また、変調された搬送波は、復調回路505で復調される。復調後の信号も論理回路507に送られ解析される。論理回路507で解析された信号は、メモリコントロール回路508に送られる。メモリコントロール回路508は、メモリ回路509を制御し、メモリ回路509に記憶されたデータを取り出し、当該データを論理回路510に送る。論理回路510では当該データに対してエンコード処理を行う。その後、エンコード処理された当該データは、アンプ511で増幅され、これに基づいて変調回路512は搬送波に変調をかける。この変調された搬送波によりリーダ/ライタがRFIDタグ500からの信号を認識する。整流回路503に入った搬送波は整流された後、電源回路504に入力される。このようにして得られた電源電圧を電源回路504より復調回路505、発振回路506、論理回路507、メモリコントロール回路508、メモリ回路509、論理回路510、アンプ511、変調回路512などに供給する。信号処理回路502とアンテナ回路501におけるアンテナとの接続については特に限定されない。例えば、アンテナと信号処理回路502をワイヤボンディング接続やバンプ接続を用いて接続する、またはチップ化した信号処理回路502の一面を電極にしてアンテナに貼り付ける。信号処理回路502とアンテナとの貼り付けにはACFanisotropicconductivefilm:異方性導電性フィルムを用いることができる。アンテナは、信号処理回路502と共に同じ基板上に積層して設けるか、外付けのアンテナを用いる。もちろん、信号処理回路の上部もしくは下部にアンテナが設けられる。整流回路503は、アンテナ回路501が受信する搬送波により誘導される交流信号を直流信号に変換する。RFIDタグ500はバッテリー561を有してもよい図12参照。整流回路503から出力される電源電圧が、信号処理回路502を動作させるのに十分でないときには、バッテリー561からも信号処理回路502を構成する各回路復調回路505、発振回路506、論理回路507、メモリコントロール回路508、メモリ回路509、論理回路510、アンプ511、変調回路512などに電源電圧を供給する。整流回路503から出力される電源電圧のうちの余剰分をバッテリー561に充電すれば良い。RFIDタグ500にアンテナ回路501及び整流回路503とは別にさらにアンテナ回路及び整流回路を設けることにより、無作為に生じている電磁波等からバッテリー561に蓄えるエネルギーを得ることができる。バッテリーに充電することで連続的に使用できる。バッテリーはシート状に形成された電池を用いる。例えば、ゲル状電解質を用いるリチウムポリマー電池や、リチウムイオン電池、リチウム2次電池等を用いると、バッテリーの小型化が可能である。例えば、ニッケル水素電池、ニッケルカドミウム電池、または大容量のコンデンサーなどが挙げられる。実施の形態5本実施の形態では、上記の実施の形態に示した半導体装置の使用例について図13を参照して説明する。図13に示すように、半導体装置の用途は広範囲にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類運転免許証や住民票等、図13A参照、記録媒体DVDソフトやビデオテープ等、図13B参照、包装用容器類包装紙やボトル等、図13C参照、乗り物類自転車等、図13D参照、身の回り品鞄や眼鏡等、食品類、植物類、動物類、人体、衣類、生活用品類、または電子機器液晶表示装置、EL表示装置、テレビジョン受像機、または携帯電話等の物品、若しくは各物品に取り付ける荷札図13E、図13F参照等に設けて使用することができる。半導体装置1500は、プリント基板に実装する、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込む、または有機樹脂からなるパッケージであれば当該有機樹脂に埋め込み、各物品に固定される。半導体装置1500は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に半導体装置1500を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の半導体装置を取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、半導体装置1500を取り付けることにより、盗難などに対するセキュリティを高めることができる。以上のように、上記実施の形態で説明した半導体装置を本実施の形態に挙げた各用途に用いることにより、情報のやりとりに用いられるデータを正確の値のまま維持することができるため、物品の認証性、またはセキュリティを高めることができる。