"絶縁部材を介し、相対向して配置される少なくとも一対の第1の配線層及び第2の配線層と、前記絶縁部材中に埋設され、前記第1の配線層と電極部を介して電気的に接続するようにして実装されたチップ部品と、前記少なくとも一対の第1の配線層及び第2の配線層を電気的に接続するための導電性バンプと、前記チップ部品の電極部と前記第2の配線層とを電気的に接続するための導電性部材と、前記第1の配線層及び前記第2の配線層とそれぞれ電気的に接続された第1の表面電極端子及び第2の表面電極端子と、を具えることを特徴とする、部品内蔵配線基板。前記チップ部品の前記第1の配線層を介した前記第1の表面電極端子までの電極長さL1と、前記チップ部品の前記導電性部材及び前記第2の配線層を介した前記第2の表面電極端子までの電極長さL2とが等しいことを特徴とする、請求項1に記載の部品内蔵配線基板。前記導電性部材は、前記チップ部品の電極部の上面から直上に延在する導電性ポストであって、前記チップ部品の電極部は、前記導電性ポストを介して前記第2の配線層と電気的に接続されていることを特徴とする、請求項1又は2に記載の部品内蔵配線基板。前記チップ部品はチップ受動部品であることを特徴とする、請求項1~3のいずれか一に記載の部品内蔵配線基板。前記チップ部品は一対のチップ受動部品であって、これら一対のチップ受動部品は、外部端子を有する面と反対側の面において互いに接着されて一体となり、前記外部端子が前記チップ部品の電極部を構成することを特徴とする、請求項4に記載の部品内蔵配線基板。前記チップ部品はチップ能動部品であることを特徴とする、請求項1~3のいずれか一に記載の部品内蔵配線基板。前記チップ部品は一対のチップ能動部品であって、これら一対のチップ能動部品は、外部端子を有する面と反対側の面において互いに接着されて一体となり、前記外部端子が前記チップ部品の電極部を構成することを特徴とする、請求項6に記載の部品内蔵配線基板。相対向して配置される少なくとも一対の第1の配線層及び第2の配線層の、前記第1の配線層上に、電極部を介して電気的に接続するようにしてチップ部品を実装する工程と、前記チップ部品の電極部に、前記第2の配線層と電気的に接続するための導電性部材を形成する工程と、前記少なくとも一対の第1の配線層及び前記第2の配線層間に絶縁部材を配設し、前記チップ部品を前記絶縁部材中に埋設するとともに、前記少なくとも一対の第1の配線層及び第2の配線層を導電性バンプを介して電気的に接続し、前記チップ部品の電極部及び前記第2の配線層を導電性部材を介して電気的に接続する工程と、前記第1の配線層及び前記第2の配線層とそれぞれ電気的に接続するように第1の表面電極端子及び第2の表面電極端子を形成する工程と、を具えることを特徴とする、部品内蔵配線基板の製造方法。前記導電性部材は、前記チップ部品の電極部の上面から直上に延在する導電性ポストとして形成し、前記チップ部品の電極部は、前記導電性ポストを介して前記第2の配線層と電気的に接続することを特徴とする、請求項8に記載の部品内蔵配線基板の製造方法。本発明は、簡易な方法及び構成で、両面実装可能な部品内蔵配線基板を提供することを目的とする。上記目的を達成すべく、本発明は、絶縁部材を介し、相対向して配置される少なくとも一対の第1の配線層及び第2の配線層と、前記絶縁部材中に埋設され、前記第1の配線層と電極部を介して電気的に接続するようにして実装されたチップ部品と、前記少なくとも一対の第1の配線層及び第2の配線層を電気的に接続するための導電性バンプと、前記チップ部品の電極部と前記第2の配線層とを電気的に接続するための導電性部材と、前記第1の配線層及び前記第2の配線層とそれぞれ電気的に接続された第1の表面電極端子及び第2の表面電極端子と、を具えることを特徴とする、部品内蔵配線基板に関する。また、本発明は、相対向して配置される少なくとも一対の第1の配線層及び第2の配線層の、前記第1の配線層上に、電極部を介して電気的に接続するようにしてチップ部品を実装する工程と、前記チップ部品の電極部に、前記第2の配線層と電気的に接続するための導電性部材を形成する工程と、前記少なくとも一対の第1の配線層及び前記第2の配線層間に絶縁部材を配設し、前記チップ部品を前記絶縁部材中に埋設するとともに、前記少なくとも一対の第1の配線層及び第2の配線層を導電性バンプを介して電気的に接続し、前記チップ部品の電極部及び前記第2の配線層を導電性部材を介して電気的に接続する工程と、前記第1の配線層及び前記第2の配線層とそれぞれ電気的に接続するように第1の表面電極端子及び第2の表面電極端子を形成する工程と、を具えることを特徴とする、部品内蔵配線基板の製造方法に関する。本発明によれば、相対向して配置される少なくとも一対の第1の配線層及び第2の配線層間に配設された絶縁部材中に埋設されたチップ部品を、その電極部を介して第1の配線層に電気的に接続するようにして実装するとともに、電極部に導電性部材を形成し、この導電性部材を介して第2の配線層と電気的に接続するようにしている。また、少なくとも一対の第1の配線層及び第2の配線層を導電性バンプで電気的に接続するとともに、第1の配線層及び第2の配線層に対してそれぞれ第1の表面電極端子及び第2の表面電極端子を形成している。したがって、チップ部品と第1の配線層及び第2の配線層との電気的接続、並びに第1の配線層と第2の配線層との電気的接続を、導電性バンプと導電性部材とを介して行い、スルーホール形成やメッキ処理などの工程を必要とするインナービア等を用いないので、製造工程を煩雑化させることなく、両面実装可能な部品内蔵配線基板を簡易に製造することができる。また、メッキ処理に伴う環境上の問題も考慮する必要がない。本発明の一例において、チップ部品の第1の配線層を介した第1の表面電極端子までの電極長さL1と、チップ部品の導電性部材及び第2の配線層を介した第2の表面電極端子までの電極長さL2とを等しくすることができる。この場合、第1の表面実装電極端子及び第2の表面実装電極端子を介してそれぞれ電子部品を実装すると、これら電子部品からチップ部品までの電気的経路が互いに等しい長さとなるので、電子部品からチップ部品に供給される信号や電流のタイミング、あるいはチップ部品から電子部品に供給される信号や電流のタイミングを合わせることができる。したがって、チップ部品及び電子部品の動作に関する時間的なずれを抑制することができる。また、本発明の一例において、導電性部材は、チップ部品の電極部の上面から直上に延在する導電性ポストとし、チップ部品の電極部は、導電性ポストを介して第2の配線層と電気的に接続することができる。この場合、部品内蔵配線基板の製造方法として公知の方法例えば、ビースクエアイット:B2itあるいはALIVHいずれも登録商標で部品内蔵配線基板を製造した場合において、上述したチップ部品の導電性部材及び第2の配線層を介した第2の表面電極端子までの電極長さL2を最短とすることができる。したがって、導電性部材及び第2の配線層で構成される配線部の容量、インダクタ及び抵抗等の寄生パラメータを減少させることができる。このため、電子部品からチップ部品に供給される信号や電流の変動、あるいはチップ部品から電子部品に供給される信号や電流の変動を抑制することができ、チップ部品及び電子部品の動作の変動を抑制することができるようになる。以上、本発明によれば、簡易な方法及び構成で、両面実装可能な部品内蔵配線基板を提供することができる。以下、本発明のその他の特徴及び利点について、発明を実施するための形態に基づいて説明する。第1の実施形態図1は、本実施形態の部品内蔵配線基板の概略構成を示す断面図である。図1に示すように、本実施形態の部品内蔵配線基板10は、第1の配線層11及び第2の配線層12を有し、これらの間に第1の絶縁層21が配設されている。第1の絶縁層21内には、バイパスコンデンサ、インダクタ、フィルタ、ダンピング抵抗などの受動型のチップ部品41が埋設されており、その電極部411がはんだ42を介して第1の配線層11に実装され、電気的に接続されている。なお、第1の配線層11及び第2の配線層12は、特許請求の範囲における第1の配線層及び第2の配線層に相当し、第1の絶縁層21は、特許請求の範囲における絶縁部材に相当する。チップ部品41は、特許請求の範囲におけるチップ部品に相当する。また、チップ部品41の外方には、第1の配線層11及び第2の配線層12間において、第1の絶縁層21の一部で電気的に絶縁されるようにして、下方から順次に第3の配線層13、第4の配線層14、第5の配線層15及び第6の配線層16が設けられている。さらに、第1の配線層11の下方には、第2の絶縁層22を介して第7の配線層17が配設されているとともに、第2の配線層12の上方には、第3の絶縁層23を介して第8の配線層18が配設されている。なお、各配線層の厚さは互いに同一であって、金、銀、銅などの電気的良導体から形成する。第7の配線層17の上面及び第8の配線層18の上面には、それぞれレジスト層43及び44が形成されている。レジスト層43の開口部43Aから露出した第7の配線層17上には、はんだボール47を介して第1の半導体部品45が搭載されている。また、レジスト層44の開口部44Aから露出した第8の配線層18上には、はんだボール48を介して第2の半導体部品46が搭載されている。はんだボール47及び48の大きさ及び形状は互いに同一であって、それぞれ特許請求の範囲における第1の表面電極端子及び第2の表面電極端子に相当する。第1の配線層11及び第3の配線層13は第1の導電性バンプ31によって電気的に接続されており、第3の配線層13及び第4の配線層14は第2の導電性バンプ32によって電気的に接続されており、第4の配線層14及び第5の配線層15は第3の導電性バンプ33によって電気的に接続されている。また、第5の配線層15及び第6の配線層16は第4の導電性バンプ34によって電気的に接続されており、第6の配線層16及び第2の配線層12は第5の導電性バンプ35によって電気的に接続されている。さらに、第1の配線層11及び第7の配線層17は第6の導電性バンプ36によって電気的に接続されており、第2の配線層12及び第8の配線層18は第7の導電性バンプ37によって電気的に接続されている。したがって、本実施形態の部品内蔵配線基板10は、いわゆる多層配線基板を構成する。第1の導電性バンプ31から第5の導電性バンプ35の大きさ及び形状は互いに同一であって、第6の導電性バンプ36及び第7の導電性バンプ37の大きさ及び形状も互いに同一である。また、これら導電性バンプは、金、銀、銅などの電気的良導体から構成できる他、これら金属の粒子が樹脂中に分散したような形態として構成することもできる。第1の配線層11から第8の配線層18は、必要に応じて所定のパターニングが施されることによる配線パターンとして構成されてもよいし、ベタのパターンとして構成されていてもよい。本実施形態においては、チップ部品41の電極部411の上面において導電性の材料からなる円錐形状の電極ポスト51が形成されており、当該ポスト51は第5の導電性バンプ35を介して第2の配線層12と電気的に接続されている。これにより、内蔵されたチップ部品41は、第1の配線層11、第6の導電性バンプ36、第7の配線層17及びはんだボール47を介して第1の半導体部品45と電気的に接続されている。また、電極ポスト51、第5の導電性バンプ35、第2の配線層12、第7の導電性バンプ37及びはんだボール48を介して第2の半導体部品46と電気的に接続されている。なお、上述した電極ポスト51及び第5の導電性バンプ35は、特許請求の範囲における導電性ポストに相当する。但し、第5の導電性バンプ35を用いることなく、電極ポスト51のみから導電性ポストを構成することもできる。また、電極ポスト51の形状は以下に説明する製造方法に起因するものであって、上述のように、チップ部品41の電極部411と第2の配線層12とを電気的に接続するものであれば、特に限定されるものではない。本実施形態の部品内蔵配線基板10は、第1の配線層11及び第2の配線層12間に配設された第1の絶縁層21中に埋設されたチップ部品41を、その電極部411を介して第1の配線層11に電気的に接続するようにして実装するとともに、電極部411に電極ポスト51を形成し、この電極ポスト51及び第5の導電性バンプ35導電性ポストを介して第2の配線層12と電気的に接続するようにしている。また、第1の配線層11及び第2の配線層12を、それらの間に位置する第3の配線層13から第6の配線層16を介して第1の導電性バンプ31から第5の導電性バンプ35で電気的に接続している。さらに、第1の配線層11及び第2の配線層12の外方において、それぞれ第6の導電性バンプ36及び第7の導電性バンプ37を介して第7の配線層17及び第8の配線層18を配設している。したがって、チップ部品41と第1の配線層11及び第2の配線層12との電気的接続、並びに第1の配線層11から第8の配線層18の電気的接続を、電極ポスト51及び第1の導電性バンプ31から第7の導電性バンプ37を介して行い、スルーホール形成やメッキ処理などの工程を必要とするインナービア等を用いないので、製造工程を煩雑化させることなく、両面実装可能な部品内蔵配線基板10を簡易に製造することができる。また、メッキ処理に伴う環境上の問題も考慮する必要がない。本実施形態の部品内蔵配線基板10においては、チップ部品41の第1の配線層11及び第6の導電性バンプ36を介したはんだボール47までの電極長さL1と、チップ部品41の電極ポスト51、第5の導電性バンプ35及び第2の配線層12並びに第7の導電性バンプ37を介したはんだボール48までの電極長さL2とを等しくすることができる。この場合、第1の半導体部品45及び第2の半導体部品46からチップ部品41までの電気的経路が互いに等しい長さとなるので、特にチップ部品41から第1の半導体部品45及び第2の半導体部品46に供給される電流のタイミングを合わせることができる。したがって、第1の半導体部品45及び第2の半導体部品46の動作に関する時間的なずれを抑制することができる。なお、図1から明らかなように、電極ポスト51及び第5の導電性バンプ35の分だけ、電極長さL2が電極長さL1よりも長くなるので、上述のように電極長さL1及び電極長さL2を互いに等しくするには、例えば第6の導電性バンプ36の形成位置を第7の導電性バンプ37の形成位置よりも外方に設定し、これによって電極長さL1を増長する。また、本実施形態の部品内蔵配線基板10においては、チップ部品41の電極部411の上面から直上に電極ポスト51が形成されており、チップ部品41の電極部411は、電極ポスト51及び第5の導電性バンプ35からなる導電性ポストを介して第2の配線層12と電気的に接続されている。この場合、部品内蔵配線基板の製造方法として公知の方法例えば、ビースクエアイット:B2itあるいはALIVHいずれも登録商標で部品内蔵配線基板10を製造した場合において、チップ部品41の導電性ポスト及び第2の配線層12並びに第7の導電性バンプ37を介したはんだボール48までの電極長さL2を最短とすることができる。したがって、チップ部品41とはんだボール48とを電気的に接続する配線部の容量、インダクタ及び抵抗等の寄生パラメータを減少させることができる。このため、特にチップ部品41から第2の半導体部品46に供給される電流の変動を抑制することができ、第2の半導体部品46の動作変動を抑制することができるようになる。図2は、図1に示す部品内蔵配線基板10の変形例である。図1に示す部品内蔵配線基板10では、はんだボール47及び48に対して、それぞれ単一の半導体部品第1の半導体部品45及び第2の半導体部品46が実装されていたが、本変形例の部品内蔵配線基板10’では、はんだボール47及び48に対して、第1の半導体部品45-1及び45-2並びに第2の半導体部品46-1及び46-2が実装されている。この場合、例えば符号45-1及び46-1で示される第1の半導体部品及び第2の半導体部品がロジックICを構成し、符号45-2及び46-2で示される第1の半導体部品及び第2の半導体部品がメモリICを構成する。また、チップ部品41は、電極部411を有さず、その下面に設けられた電極端子にはんだ42が形成され、このはんだ42を介して第1の配線層11に実装されている。図2に示す部品内蔵配線基板10’は、上述した点を除き、図1に示す部品内蔵配線基板10と同一の構成を採るので、部品内蔵配線基板10と同様の作用効果を奏することができる。すなわち、チップ部品41と第1の配線層11及び第2の配線層12との電気的接続、並びに第1の配線層11から第8の配線層18の電気的接続を、電極ポスト51及び第1の導電性バンプ31から第7の導電性バンプ37を介して行い、スルーホール形成やメッキ処理などの工程を必要とするインナービア等を用いないので、製造工程を煩雑化させることなく、両面実装可能な部品内蔵配線基板10を簡易に製造することができる。また、メッキ処理に伴う環境上の問題も考慮する必要がない。また、チップ部品41の第1の配線層11及びはんだ42、第6の導電性バンプ36を介したはんだボール47までの電極長さL1と、チップ部品41の電極ポスト51、第5の導電性バンプ35及び第2の配線層12並びに第7の導電性バンプ37を介したはんだボール48までの電極長さL2とを等しくすることができる。この場合、ロジックICである第1の半導体部品45-1及び第2の半導体部品46-1からチップ部品41に供給される信号、及びチップ部品41からメモリICである第1の半導体部品45-2及び第2の半導体部品46-2に供給される信号のタイミングを合わせることができる。また、メモリICである第1の半導体部品45-2及び第2の半導体部品46-2からチップ部品41に供給される信号、及びチップ部品41からロジックICである第1の半導体部品45-1及び第2の半導体部品46-1に供給される信号のタイミングを合わせることができる。したがって、第1の半導体部品45-1,45-2及び第2の半導体部品46-1,46-2の動作に関する時間的なずれを抑制することができる。さらに、電極長さL2を最短とすることができるので、チップ部品41とはんだボール48とを電気的に接続する配線部の容量、インダクタ及び抵抗等の寄生パラメータを減少させることができる。このため、ロジックICである第2の半導体部品46-1からチップ部品41に供給される信号、及びチップ部品41からメモリICである第2の半導体部品46-2に供給される信号の変動、並びにメモリICである第2の半導体部品46-2からチップ部品41に供給される信号、及びチップ部品41からロジックICである第2の半導体部品46-1に供給される信号の変動を抑制することができる。なお、本変形例の部品内蔵配線基板10’はメモリIC第1の半導体部品45-2及び第2の半導体部品46-2を有しているので、反射信号を低下させるべくチップ部品41をダンピング抵抗とすることができる。この場合、例えば、上述した電極長さL1及びL2を同一とすることにより、部品内蔵配線基板10’の両表面に設けられた第1の半導体部品45-1及び45-2を含む回路構成と、第2の半導体部品46-1及び46-2を含む回路構成とをほぼ同一にすることができるので、回路設計を含めた部品内蔵配線基板10’の設計及び製造を簡易化することができる。なお、ロジックICである第1の半導体部品45-1及び第2の半導体部品46-1のいずれか一方は省略することができる。第2の実施形態図3は、本実施形態の部品内蔵配線基板の概略構成を示す断面図である。なお、図1に示す第1の実施形態に関する部品内蔵配線基板10と類似あるいは同一の構成要素に関しては、同一の符号を用いている。本実施形態の部品内蔵配線基板60では、第1のチップ部品41-1及び第2のチップ部品41-2が電極端子面と反対側の面を互いに接着剤62で接着して固定されており、第1のチップ部品41-1の電極端子がはんだ42を介して第1の配線層11に実装され、第2のチップ部品41-2の電極端子が電極ポスト51及び第5の導電性バンプ35を介して第2の配線層12に電気的に接続されている。なお、その他の構成は、図1に示す第1の実施形態の部品内蔵配線基板10と同様である。図3に示すように、本実施形態の部品内蔵配線基板60は、上述した点を除き、図1に示す部品内蔵配線基板10と同一の構成を採るので、部品内蔵配線基板10と同様の作用効果を奏することができる。すなわち、第1のチップ部品41-1及び第2のチップ部品41-2と第1の配線層11及び第2の配線層12との電気的接続、並びに第1の配線層11から第8の配線層18の電気的接続を、電極ポスト51及び第1の導電性バンプ31から第7の導電性バンプ37を介して行い、スルーホール形成やメッキ処理などの工程を必要とするインナービア等を用いないので、製造工程を煩雑化させることなく、両面実装可能な部品内蔵配線基板10を簡易に製造することができる。また、メッキ処理に伴う環境上の問題も考慮する必要がない。また、第1のチップ部品41-1の第1の配線層11及びはんだ42、第6の導電性バンプ36を介したはんだボール47までの電極長さL1と、第2のチップ部品41-2の電極ポスト51、第5の導電性バンプ35及び第2の配線層12並びに第7の導電性バンプ37を介したはんだボール48までの電極長さL2とを等しくすることにより、特に第1のチップ部品41-1から第1の半導体部品45及び第2のチップ部品41-2から第2の半導体部品46に供給される電流のタイミングを合わせることができる。したがって、第1の半導体部品45及び第2の半導体部品46の動作に関する時間的なずれを抑制することができる。さらに、電極長さL2を最短とすることができるので、第1のチップ部品41-1とはんだボール48とを電気的に接続する配線部の容量、インダクタ及び抵抗等の寄生パラメータを減少させることができる。このため、第2のチップ部品41-2から第2の半導体部品46に供給される電流の変動を抑制することができ、第2の半導体部品46の動作変動を抑制することができるようになる。なお、本実施形態の部品内蔵配線基板60では、第1の絶縁層21中に第1のチップ部品41-1及び第2のチップ部品41-2を埋設しているので、第1の実施形態の部品内蔵配線基板10と比較して、チップ部品をより高密度に実装することができる。第3の実施形態図4は、本実施形態の部品内蔵配線基板の概略構成を示す断面図である。なお、図1に示す第1の実施形態に関する部品内蔵配線基板10と類似あるいは同一の構成要素に関しては、同一の符号を用いている。本実施形態の部品内蔵配線基板70では、メモリICとしての第1の半導体チップ部品71-1及び第2の半導体チップ部品71-2が電極端子面と反対側の面を互いに接着剤72で接着して固定されており、第1の半導体チップ部品71-1の電極端子がはんだ42を介して第1の配線層11に実装され、第2の半導体チップ部品41-2の電極端子が電極ポスト51及び第5の導電性バンプ35を介して第2の配線層12に電気的に接続されている。なお、その他の構成は、図1に示す第1の実施形態の部品内蔵配線基板10と同様であるが、本実施形態の場合、第1の半導体部品45及び第2の半導体部品46はそれぞれロジックICを構成する。図4に示すように、本実施形態の部品内蔵配線基板70は、上述した点を除き、図1に示す部品内蔵配線基板10と同一の構成を採るので、部品内蔵配線基板10と同様の作用効果を奏することができる。すなわち、第1の半導体チップ部品71-1及び第2の半導体チップ部品71-2と第1の配線層11及び第2の配線層12との電気的接続、並びに第1の配線層11から第8の配線層18の電気的接続を、電極ポスト51及び第1の導電性バンプ31から第7の導電性バンプ37を介して行い、スルーホール形成やメッキ処理などの工程を必要とするインナービア等を用いないので、製造工程を煩雑化させることなく、両面実装可能な部品内蔵配線基板70を簡易に製造することができる。また、メッキ処理に伴う環境上の問題も考慮する必要がない。また、第1の半導体チップ部品71-1の第1の配線層11及びはんだ42、第6の導電性バンプ36を介したはんだボール47までの電極長さL1と、第2の半導体チップ部品71-2の電極ポスト51、第5の導電性バンプ35及び第2の配線層12並びに第7の導電性バンプ37を介したはんだボール48までの電極長さL2とを等しくすることにより、ロジックICである第1の半導体部品45及び第2の半導体部品46からメモリICである第1の半導体チップ部品71-1及び第2の半導体チップ部品71-2に供給される信号、並びに第1の半導体チップ部品71-1及び第2の半導体チップ部品71-2から第1の半導体部品45及び第2の半導体部品46に供給される信号のタイミングを合わせることができる。したがって、第1の半導体部品45、第2の半導体部品46及び第1の半導体チップ部品71-1、第2の半導体チップ部品71-2の動作に関する時間的なずれを抑制することができる。さらに、電極長さL2を最短とすることができるので、第2の半導体チップ部品71-2とはんだボール48とを電気的に接続する配線部の容量、インダクタ及び抵抗等の寄生パラメータを減少させることができる。このため、ロジックICである第2の半導体部品46からメモリICである第2の半導体チップ部品71-2に供給される信号、及び第2の半導体チップ部品71-2から第2の半導体部品46に供給される信号の変動を抑制することができる。第4の実施形態本実施形態では、第1の実施形態の部品内蔵配線基板10の製造方法について説明する。図5~図7は、本実施形態の製造方法を概略的に説明する工程図である。最初に、図5に示すように、いわゆるビースクエアイットB2itによって、第2の絶縁層22の両面に第1の配線層11及び第7の配線層17が形成された両面配線基板を形成し、次いで、第1の配線層11上にはんだ42を介してチップ部品41の電極部411を電気的に接続して、チップ部品41を第1の配線層11に実装する。次いで、チップ部品41の電極部411の上面に、インクジェットノズル又はジェットディスペンサノズル81から導電性部材を吐出し、例えば円錐形状の電極ポスト51を形成し、上述した両面配線基板に実装され、電極ポスト51が配設されたチップ部品41を含む第1の配線基板積層体86を形成する。次いで、図5と同様にして、第3の絶縁層23の両面に第8の配線層18及び第2の配線層12が形成された両面配線基板を形成し、次いで、この両面配線基板の第2の配線層12上に後に第1の絶縁層21となるプリプレグ21Pを形成するとともに、プリプレグ21Pを貫通するようにして第5の導電性バンプ35を形成して、第2の配線基板積層体87を形成する。また、図5と同様にして、後に第1の絶縁層21となる絶縁性部材21Xの表面に第6の配線層16が形成され、同じく後に第1の絶縁層21となる絶縁性部材21Yの両主面に第5の配線層15及び第3の配線層13が形成され、内部に第4の配線層14が形成されるとともに、第3の配線層13上に後に第1の絶縁層21となるプリプレグ21Pを形成し、さらにプリプレグ21Pを貫通するようにして第1の導電性バンプ31を形成して、第3の配線基板積層体88を形成する。次いで、図6に示すように、第3の配線基板積層体88の上方に第1の配線基板積層体87を配置し、第3の配線基板積層体88の下方に、実装したチップ部品41が第3の配線基板積層体88の開口部88Oに位置するようにして第3の配線基板積層体86を配置する。次いで、第1の配線基板積層体86、第2の配線基板積層体87及び第3の配線基板積層体88を上下方向から加熱下圧接し、第2の配線基板積層体87のプリプレグ21P及び第3の配線基板積層体88のプリプレグ21Pを溶融して流動させ、開口部88Oとチップ部品41との空隙を埋設させるとともに、第1の配線基板積層体86、第2の配線基板積層体87及び第3の配線基板積層体88を互いに密着固定させる。この際、上述したように、絶縁性部材21X、絶縁性部材21Y及びプリプレグ21Pは一体となり、第1の絶縁層21を構成する。次いで、最も外側に位置する第7の配線層17及び第8の配線層18の表面に、それぞれ開口部43Aが形成されたレジスト層43及び開口部44Aが形成されたレジスト層44を形成し、図7に示すような積層構造体10Xを得る。なお、積層構造体10Xははんだボールを介して半導体部品が搭載されていない点を除き、図1に示す部品内蔵配線基板10と同様の構成を有する。その後、第7の配線層17及び第8の配線層18上に、それぞれ開口部43A及び44Aを介してはんだボール47及び48を形成し、第1の半導体部品45及び第2の半導体部品46を搭載することにより、図1に示すような部品内蔵配線基板10を得る。本実施形態では、第1の実施形態における部品内蔵配線基板10の製造方法について説明したが、その他の部品内蔵配線基板においても、チップ部品41の種類や半導体部品の数が異なるのみであるので、本実施形態の製造方法に従って製造することができる。以上、本発明を上記具体例に基づいて詳細に説明したが、本発明は上記具体例に限定されるものではなく、本発明の範疇を逸脱しない限りにおいて、あらゆる変形や変更が可能である。例えば、上記実施形態では、配線層の数が8個の多層配線基板として部品内蔵配線基板を構成しているが、配線層の数は必要に応じて任意の数とすることができる。また、部品内蔵配線基板は必ずしも多層配線基板の構成で作製する必要はなく、第1の配線層11及び第2の配線層12と、これら配線層間に配設された第1の絶縁層とからなる単層の配線基板とすることもできる。"