2次元のX-Y平面のX軸、Y軸にそれぞれ1乃至複数個のX軸アレイ、Y軸アレイが配列され、当該X軸アレイ、Y軸アレイの交点にそれぞれ対応するアレイアンテナ素子Aiji=1~m、j=1~nが配置されていて、当該各アレイアンテナ素子Aiji=1~m、j=1~nを制御する、前記X軸アレイの制御情報であるX軸アレイ制御情報Xii=1~m及び前記Y軸アレイの制御情報であるY軸アレイ制御情報Yjj=1~nが、前記各アレイアンテナ素子Aiji=1~m、j=1~nにそれぞれ接続されているインパルス発生器を介して提供され、ビーム方向が二次元に制御されるUWB電子走査アレイアンテナであって、前記UWB電子走査アレイアンテナは電圧制御遅延回路を備えており、任意の前記アレイアンテナ素子Aiji=1~m、j=1~nに対する前記X軸アレイ制御情報Xii=1~m及びY軸アレイ制御情報Yjj=1~nの入力を受けて各X軸アレイ制御情報Xii=1~m及びY軸アレイ制御情報Yjj=1~nに対応する遅延時間信号を生成する情報加算回路が前記電圧制御遅延回路に配備されていて、前記任意のアレイアンテナ素子Aiji=1~m、j=1~nに接続されている前記各インパルス発生器には当該情報加算回路から出力される前記遅延時間信号がトリガ信号としてそれぞれ入力されることを特徴としたUWB電子走査アレイアンテナ。前記情報加算回路は、任意の前記アレイアンテナ素子Aiji=1~m、j=1~nに対する前記X軸アレイ制御情報Xii=1~m及びY軸アレイ制御情報Yjj=1~nの入力をそれぞれ受けてそれぞれに対応しているアナログ電圧を発生させる第一のデジタル-アナログ変換器及び、第二のデジタル-アナログ変換器と、当該第一のデジタル-アナログ変換器及び、第二のデジタル-アナログ変換器の出力を加算するアナログ加算器と、当該アナログ加算器からの出力を入力として受け、入力された電圧に比例した第一の遅延時間信号を生成し、外部から入力される第一のトリガパルスに対応させて前記生成した第一の遅延時間信号を前記インパルス発生器に出力する第一の電圧制御遅延回路とを備えていると共に、前記第一の電圧制御遅延回路に外部から入力される前記第一のトリガパルスは、前記各アレイアンテナ素子Aiji=1~m、j=1~nに接続されている各インパルス発生器ごとにそれぞれ配備される前記第一の電圧制御遅延回路のそれぞれに対して同時に入力されることを特徴とする請求項1記載のUWB電子走査アレイアンテナ。前記情報加算回路は、任意の前記アレイアンテナ素子Aiji=1~m、j=1~nに対する前記X軸アレイ制御情報Xii=1~mの入力、あるいは、前記Y軸アレイ制御情報Yjj=1~nの入力の中のいずれか一方を受けて対応しているアナログ電圧を発生させる第三のデジタル-アナログ変換器及び、前記X軸アレイ制御情報Xii=1~mの入力、あるいは、前記Y軸アレイ制御情報Yjj=1~nの入力の中の他方を受けて対応しているアナログ電圧を発生させる第四のデジタル-アナログ変換器と、前記第三のデジタル-アナログ変換器からの出力あるいは前記第四のデジタル-アナログ変換器からの出力のどちらか一方を入力として受ける第二の電圧制御遅延回路と、前記第三のデジタル-アナログ変換器からの出力あるいは前記第四のデジタル-アナログ変換器からの出力の他方を入力として受ける第三の電圧制御遅延回路とを備えており、前記第二の電圧制御遅延回路及び前記第三の電圧制御遅延回路は、いずれも、入力された電圧に比例した遅延時間信号を生成するものであって、前記第二の電圧制御遅延回路あるいは、前記第三の電圧制御遅延回路の中のどちらか一方が、外部から入力される第二のトリガパルスに対応させて生成した第二の遅延時間信号を他方の電圧制御遅延回路に出力し、当該他方の電圧制御遅延回路は、前記第三のデジタル-アナログ変換器あるいは前記第四のデジタル-アナログ変換器からの出力の中の他方による入力電圧に比例させて生成した第三の遅延時間信号を、前記第二の遅延時間信号を第三のトリガパルス信号として、前記インパルス発生器に出力するものであって、前記第二のトリガパルスが、前記各アレイアンテナ素子Aiji=1~m、j=1~nに接続されている各インパルス発生器ごとにそれぞれ配備されて、前記第二の遅延時間信号を出力する前記第二の電圧制御遅延回路あるいは前記第三の電圧制御遅延回路のそれぞれに対して同時に入力されることを特徴とする請求項1記載のUWB電子走査アレイアンテナ。前記X軸アレイ制御情報Xii=1~m及びY軸アレイ制御情報Yjj=1~nがいずれもデジタル制御情報であって、前記情報加算回路は、任意の前記アレイアンテナ素子Aiji=1~m、j=1~nに対する前記X軸アレイ制御情報Xii=1~mとY軸アレイ制御情報Yjj=1~nとを加算するデジタル情報加算回路と、当該デジタル情報加算回路からの出力を入力として受け、当該入力に基づいて第四の遅延時間信号を生成し、外部から入力される第四のトリガパルスに対応させて前記生成した第四の遅延時間信号を前記インパルス発生器に出力する第一のプログラマブル遅延回路とを備えており、前記第一のプログラマブル遅延回路に外部から入力される前記第四のトリガパルスは、前記各アレイアンテナ素子Aiji=1~m、j=1~nに接続されている各インパルス発生器ごとにそれぞれ配備される前記第一のプログラマブル遅延回路のそれぞれに対して同時に入力されることを特徴とする請求項1記載のUWB電子走査アレイアンテナ。前記X軸アレイ制御情報Xii=1~m及びY軸アレイ制御情報Yjj=1~nがいずれもデジタル制御情報であって、前記情報加算回路は、第二のプログラマブル遅延回路と第三のプログラマブル遅延回路とを備えており、前記第二のプログラマブル遅延回路又は第三のプログラマブル遅延回路の一方は、任意の前記アレイアンテナ素子Aiji=1~m、j=1~nに対する前記X軸アレイ制御情報Xii=1~mの入力、あるいは、前記Y軸アレイ制御情報Yjj=1~nの入力の中のいずれか一方を受けて対応する第五の遅延時間信号を生成し、外部から入力される第五のトリガパルスに対応させて前記生成した第五の遅延時間信号を前記第二のプログラマブル遅延回路又は第三のプログラマブル遅延回路の他方に出力し、前記第二のプログラマブル遅延回路又は第三のプログラマブル遅延回路の中の他方は、任意の前記アレイアンテナ素子Aiji=1~m、j=1~nに対する前記X軸アレイ制御情報Xii=1~mの入力、あるいは、前記Y軸アレイ制御情報Yjj=1~nの入力の中の他方を受けて対応する第六の遅延時間信号を生成し、前記第二のプログラマブル遅延回路又は第三のプログラマブル遅延回路の中の一方から出力されてきた前記第五の遅延時間信号を第六のトリガパルス信号として、前記生成された第五の遅延時間信号を前記インパルス発生器に出力するものであって、前記第五のトリガパルスが、前記各アレイアンテナ素子Aiji=1~m、j=1~nに接続されている各インパルス発生器ごとにそれぞれ配備されていて前記第五の遅延時間信号を出力する前記第二のプログラマブル遅延回路又は第三のプログラマブル遅延回路の中の一方のそれぞれに対して同時に入力されることを特徴とする請求項1記載のUWB電子走査アレイアンテナ。前記電圧制御遅延回路は1チップCMOSICに集積化されていることを特徴とした請求項1乃至請求項5のいずれか一項記載のUWB電子走査アレイアンテナ。2次元のX-Y平面のX軸、Y軸にそれぞれ1乃至複数個のX軸アレイ、Y軸アレイが配列され、当該X軸アレイ、Y軸アレイの交点にそれぞれ対応するアレイアンテナ素子Aiji=1~m、j=1~nが配置されていて、当該各アレイアンテナ素子Aiji=1~m、j=1~nを制御する、前記X軸アレイの制御情報であるX軸アレイ制御情報Xii=1~m及び前記Y軸アレイの制御情報であるY軸アレイ制御情報Yjj=1~nが、前記各アレイアンテナ素子Aiji=1~m、j=1~nにそれぞれ接続されているインパルス発生器を介して提供され、ビーム方向が二次元に制御されるUWB電子走査アレイアンテナであって、前記UWB電子走査アレイアンテナは電圧制御遅延回路を備えており、任意の前記アレイアンテナ素子Aiji=1~m、j=1~nに対する前記X軸アレイ制御情報Xii=1~m又はY軸アレイ制御情報Yjj=1~nの中のどちらか一方に基づいて対応している第一の時間遅延パルス列情報Txii=1~mまたはTyjj=1~nを生成する第一の遅延パルス発生回路と、前記第一の時間遅延パルス列情報Txii=1~mまたはTyjj=1~nを入力信号として用い、前記X軸アレイ制御情報Xii=1~m又はY軸アレイ制御情報Yjj=1~nの中の他方に基づいて第二の時間遅延パルス列情報TxiTyji=1~m、j=1~nを生成し、前記各アレイアンテナ素子Aiji=1~m、j=1~nにそれぞれ接続されている前記各インパルス発生器への第七のトリガ信号として出力する第二の遅延パルス発生回路とが前記電圧制御遅延回路に配備されていることを特徴とするUWB電子走査アレイアンテナ。前記X軸アレイ制御情報Xii=1~m及び前記Y軸アレイ制御情報Yjj=1~nに基づいてデジタル-アナログ変換してアナログ電圧を発生させ、前記発生されたアナログ電圧の信号を、前記各インパルス発生器に対してそれぞれ配備されていて、電圧で遅延時間を制御する機能を有し、かつ外部トリガ信号で動作する電圧制御遅延回路に入力し、前記それぞれの外部トリガ信号に、前記X軸アレイ制御情報Xii=1~m又は前記Y軸アレイ制御情報Yjj=1~nに対応する時間遅延パルス列を用いることを特徴とした請求項7記載のUWB電子走査アレイアンテナ。前記X軸アレイ制御情報Xii=1~m又は前記Y軸アレイ制御情報Yjj=1~nに基づいて遅延時間を生成するデジタル制御プログラマブル遅延回路の入力に、前記X軸アレイ制御情報Xii=1~m又は前記Y軸アレイ制御情報Yjj=1~nに基づいて生成したパルス列を用いることを特徴とした請求項7記載のUWB電子走査アレイアンテナ。X軸アレイ又はY軸アレイの制御パルス列を、電圧制御CMOSリング発振器を構成する直列に接続された複数のインバータユニットのそれぞれの出力を利用して生成するとともに、前記電圧制御CMOSリング発振器をPLL回路に構成し、その発振周波数をアレイ制御情報に基づいて制御することを特徴とした請求項9記載のUWB電子走査アレイアンテナ。前記電圧制御遅延回路は1チップCMOSICに集積化されていることを特徴とした請求項7乃至請求項10のいずれか一項記載のUWB電子走査アレイアンテナ。アレイアンテナの各素子にインパルス発生器の代わりに相関検波回路またはサンプリング回路を接続してその入力とし、各素子に入力される受信信号を受信トリガ信号で相関検波、または、サンプリングを行うアレイアンテナの構成をとり、受信トリガ信号としてインパルス発生器を用い、受信トリガ間隔を変えることによりアレイアンテナの受信ビーム方向を制御することを特徴とした請求項1乃至11いずれか一項記載のUWB電子走査アレイアンテナを用いた受信用UWB電子走査アレイアンテナ。前記電圧制御遅延回路を電源電圧で遅延時間が変化するCMOSインバータで構成するとともに、前記CMOSインバータと同一あるいは類似した製造プロセスで作成したCMOSインバータリング発振器の発振周波数をモニタすることにより前記電圧制御遅延回路の補正情報を得ることを特徴とした請求項2、3又は8記載のUWB電子走査アレイアンテナ。前記インパルス発生器において、遅延時間補償回路を別個に設け、これを経由してトリガ信号をインパルス発生器に入力することを特徴とした請求項1乃至13のいずれか一項記載のUWB電子走査アレイアンテナ。本発明は、UWBレーダに使用するアレイアンテナであって、ビーム方向を1次元を含む2次元に走査可能であり、低コストでIC化が可能なUWB電子走査アレイアンテナを提供することを目的にしている。請求項1記載の発明は、2次元のX-Y平面のX軸、Y軸にそれぞれ1乃至複数個のX軸アレイ、Y軸アレイが配列され、当該X軸アレイ、Y軸アレイの交点にそれぞれ対応するアレイアンテナ素子Aiji=1~m、j=1~nが配置されていて、当該各アレイアンテナ素子Aiji=1~m、j=1~nを制御する、前記X軸アレイの制御情報であるX軸アレイ制御情報Xii=1~m及び前記Y軸アレイの制御情報であるY軸アレイ制御情報Yjj=1~nが、前記各アレイアンテナ素子Aiji=1~m、j=1~nにそれぞれ接続されているインパルス発生器を介して提供され、ビーム方向が二次元に制御されるUWB電子走査アレイアンテナであって、前記UWB電子走査アレイアンテナは電圧制御遅延回路を備えており、任意の前記アレイアンテナ素子Aiji=1~m、j=1~nに対する前記X軸アレイ制御情報Xii=1~m及びY軸アレイ制御情報Yjj=1~nの入力を受けて各X軸アレイ制御情報Xii=1~m及びY軸アレイ制御情報Yjj=1~nに対応する遅延時間信号を生成する情報加算回路が前記電圧制御遅延回路に配備されていて、前記任意のアレイアンテナ素子Aiji=1~m、j=1~nに接続されている前記各インパルス発生器には当該情報加算回路から出力される前記遅延時間信号がトリガ信号としてそれぞれ入力されることを特徴としたUWB電子走査アレイアンテナである。請求項2記載の発明は、前記情報加算回路は、任意の前記アレイアンテナ素子Aiji=1~m、j=1~nに対する前記X軸アレイ制御情報Xii=1~m及びY軸アレイ制御情報Yjj=1~nの入力をそれぞれ受けてそれぞれに対応しているアナログ電圧を発生させる第一のデジタル-アナログ変換器及び、第二のデジタル-アナログ変換器と、当該第一のデジタル-アナログ変換器及び、第二のデジタル-アナログ変換器の出力を加算するアナログ加算器と、当該アナログ加算器からの出力を入力として受け、入力された電圧に比例した第一の遅延時間信号を生成し、外部から入力される第一のトリガパルスに対応させて前記生成した第一の遅延時間信号を前記インパルス発生器に出力する第一の電圧制御遅延回路とを備えていると共に、前記第一の電圧制御遅延回路に外部から入力される前記第一のトリガパルスは、前記各アレイアンテナ素子Aiji=1~m、j=1~nに接続されている各インパルス発生器ごとにそれぞれ配備される前記第一の電圧制御遅延回路のそれぞれに対して同時に入力されることを特徴とする請求項1記載のUWB電子走査アレイアンテナである。請求項3記載の発明は、前記情報加算回路は、任意の前記アレイアンテナ素子Aiji=1~m、j=1~nに対する前記X軸アレイ制御情報Xii=1~mの入力、あるいは、前記Y軸アレイ制御情報Yjj=1~nの入力の中のいずれか一方を受けて対応しているアナログ電圧を発生させる第三のデジタル-アナログ変換器及び、前記X軸アレイ制御情報Xii=1~mの入力、あるいは、前記Y軸アレイ制御情報Yjj=1~nの入力の中の他方を受けて対応しているアナログ電圧を発生させる第四のデジタル-アナログ変換器と、前記第三のデジタル-アナログ変換器からの出力あるいは前記第四のデジタル-アナログ変換器からの出力のどちらか一方を入力として受ける第二の電圧制御遅延回路と、前記第三のデジタル-アナログ変換器からの出力あるいは前記第四のデジタル-アナログ変換器からの出力の他方を入力として受ける第三の電圧制御遅延回路とを備えており、前記第二の電圧制御遅延回路及び前記第三の電圧制御遅延回路は、いずれも、入力された電圧に比例した遅延時間信号を生成するものであって、前記第二の電圧制御遅延回路あるいは、前記第三の電圧制御遅延回路の中のどちらか一方が、外部から入力される第二のトリガパルスに対応させて生成した第二の遅延時間信号を他方の電圧制御遅延回路に出力し、当該他方の電圧制御遅延回路は、前記第三のデジタル-アナログ変換器あるいは前記第四のデジタル-アナログ変換器からの出力の中の他方による入力電圧に比例させて生成した第三の遅延時間信号を、前記第二の遅延時間信号を第三のトリガパルス信号として、前記インパルス発生器に出力するものであって、前記第二のトリガパルスが、前記各アレイアンテナ素子Aiji=1~m、j=1~nに接続されている各インパルス発生器ごとにそれぞれ配備されて、前記第二の遅延時間信号を出力する前記第二の電圧制御遅延回路あるいは前記第三の電圧制御遅延回路のそれぞれに対して同時に入力されることを特徴とする請求項1記載のUWB電子走査アレイアンテナである。請求項4記載の発明は、前記X軸アレイ制御情報Xii=1~m及びY軸アレイ制御情報Yjj=1~nがいずれもデジタル制御情報であって、前記情報加算回路は、任意の前記アレイアンテナ素子Aiji=1~m、j=1~nに対する前記X軸アレイ制御情報Xii=1~mとY軸アレイ制御情報Yjj=1~nとを加算するデジタル情報加算回路と、当該デジタル情報加算回路からの出力を入力として受け、当該入力に基づいて第四の遅延時間信号を生成し、外部から入力される第四のトリガパルスに対応させて前記生成した第四の遅延時間信号を前記インパルス発生器に出力する第一のプログラマブル遅延回路とを備えており、前記第一のプログラマブル遅延回路に外部から入力される前記第四のトリガパルスは、前記各アレイアンテナ素子Aiji=1~m、j=1~nに接続されている各インパルス発生器ごとにそれぞれ配備される前記第一のプログラマブル遅延回路のそれぞれに対して同時に入力されることを特徴とする請求項1記載のUWB電子走査アレイアンテナである。請求項5記載の発明は、前記X軸アレイ制御情報Xii=1~m及びY軸アレイ制御情報Yjj=1~nがいずれもデジタル制御情報であって、前記情報加算回路は、第二のプログラマブル遅延回路と第三のプログラマブル遅延回路とを備えており、前記第二のプログラマブル遅延回路又は第三のプログラマブル遅延回路の一方は、任意の前記アレイアンテナ素子Aiji=1~m、j=1~nに対する前記X軸アレイ制御情報Xii=1~mの入力、あるいは、前記Y軸アレイ制御情報Yjj=1~nの入力の中のいずれか一方を受けて対応する第五の遅延時間信号を生成し、外部から入力される第五のトリガパルスに対応させて前記生成した第五の遅延時間信号を前記第二のプログラマブル遅延回路又は第三のプログラマブル遅延回路の他方に出力し、前記第二のプログラマブル遅延回路又は第三のプログラマブル遅延回路の中の他方は、任意の前記アレイアンテナ素子Aiji=1~m、j=1~nに対する前記X軸アレイ制御情報Xii=1~mの入力、あるいは、前記Y軸アレイ制御情報Yjj=1~nの入力の中の他方を受けて対応する第六の遅延時間信号を生成し、前記第二のプログラマブル遅延回路又は第三のプログラマブル遅延回路の中の一方から出力されてきた前記第五の遅延時間信号を第六のトリガパルス信号として、前記生成された第五の遅延時間信号を前記インパルス発生器に出力するものであって、前記第五のトリガパルスが、前記各アレイアンテナ素子Aiji=1~m、j=1~nに接続されている各インパルス発生器ごとにそれぞれ配備されていて前記第五の遅延時間信号を出力する前記第二のプログラマブル遅延回路又は第三のプログラマブル遅延回路の中の一方のそれぞれに対して同時に入力されることを特徴とする請求項1記載のUWB電子走査アレイアンテナである。請求項6記載の発明は、前記電圧制御遅延回路は1チップCMOSICに集積化されていることを特徴とした請求項1乃至請求項5のいずれか一項記載のUWB電子走査アレイアンテナである。請求項7記載の発明は、2次元のX-Y平面のX軸、Y軸にそれぞれ1乃至複数個のX軸アレイ、Y軸アレイが配列され、当該X軸アレイ、Y軸アレイの交点にそれぞれ対応するアレイアンテナ素子Aiji=1~m、j=1~nが配置されていて、当該各アレイアンテナ素子Aiji=1~m、j=1~nを制御する、前記X軸アレイの制御情報であるX軸アレイ制御情報Xii=1~m及び前記Y軸アレイの制御情報であるY軸アレイ制御情報Yjj=1~nが、前記各アレイアンテナ素子Aiji=1~m、j=1~nにそれぞれ接続されているインパルス発生器を介して提供され、ビーム方向が二次元に制御されるUWB電子走査アレイアンテナであって、前記UWB電子走査アレイアンテナは電圧制御遅延回路を備えており、任意の前記アレイアンテナ素子Aiji=1~m、j=1~nに対する前記X軸アレイ制御情報Xii=1~m又はY軸アレイ制御情報Yjj=1~nの中のどちらか一方に基づいて対応している第一の時間遅延パルス列情報Txii=1~mまたはTyjj=1~nを生成する第一の遅延パルス発生回路と、前記第一の時間遅延パルス列情報Txii=1~mまたはTyjj=1~nを入力信号として用い、前記X軸アレイ制御情報Xii=1~m又はY軸アレイ制御情報Yjj=1~nの中の他方に基づいて第二の時間遅延パルス列情報TxiTyji=1~m、j=1~nを生成し、前記各アレイアンテナ素子Aiji=1~m、j=1~nにそれぞれ接続されている前記各インパルス発生器への第七のトリガ信号として出力する第二の遅延パルス発生回路とが前記電圧制御遅延回路に配備されていることを特徴とするUWB電子走査アレイアンテナである。請求項8記載の発明は、前記X軸アレイ制御情報Xii=1~m及び前記Y軸アレイ制御情報Yjj=1~nに基づいてデジタル-アナログ変換してアナログ電圧を発生させ、前記発生されたアナログ電圧の信号を、前記各インパルス発生器に対してそれぞれ配備されていて、電圧で遅延時間を制御する機能を有し、かつ外部トリガ信号で動作する電圧制御遅延回路に入力し、前記それぞれの外部トリガ信号に、前記X軸アレイ制御情報Xii=1~m又は前記Y軸アレイ制御情報Yjj=1~nに対応する時間遅延パルス列を用いることを特徴とした請求項7記載のUWB電子走査アレイアンテナである。請求項9記載の発明は、前記X軸アレイ制御情報Xii=1~m又は前記Y軸アレイ制御情報Yjj=1~nに基づいて遅延時間を生成するデジタル制御プログラマブル遅延回路の入力に、前記X軸アレイ制御情報Xii=1~m又は前記Y軸アレイ制御情報Yjj=1~nに基づいて生成したパルス列を用いることを特徴とした請求項7記載のUWB電子走査アレイアンテナである。請求項10記載の発明は、X軸アレイ又はY軸アレイの制御パルス列を、電圧制御CMOSリング発振器を構成する直列に接続された複数のインバータユニットのそれぞれの出力を利用して生成するとともに、前記電圧制御CMOSリング発振器をPLL回路に構成し、その発振周波数をアレイ制御情報に基づいて制御することを特徴とした請求項9記載のUWB電子走査アレイアンテナである。請求項11記載の発明は、前記電圧制御遅延回路は1チップCMOSICに集積化されていることを特徴とした請求項7乃至請求項10のいずれか一項記載のUWB電子走査アレイアンテナである。請求項12記載の発明は、アレイアンテナの各素子にインパルス発生器の代わりに相関検波回路またはサンプリング回路を接続してその入力とし、各素子に入力される受信信号を受信トリガ信号で相関検波、または、サンプリングを行うアレイアンテナの構成をとり、受信トリガ信号としてインパルス発生器を用い、受信トリガ間隔を変えることによりアレイアンテナの受信ビーム方向を制御することを特徴とした請求項1乃至11いずれか一項記載のUWB電子走査アレイアンテナを用いた受信用UWB電子走査アレイアンテナである。請求項13記載の発明は、前記電圧制御遅延回路を電源電圧で遅延時間が変化するCMOSインバータで構成するとともに、前記CMOSインバータと同一あるいは類似した製造プロセスで作成したCMOSインバータリング発振器の発振周波数をモニタすることにより前記電圧制御遅延回路の補正情報を得ることを特徴とした請求項2、3又は8記載のUWB電子走査アレイアンテナである。請求項14記載の発明は、前記インパルス発生器において、遅延時間補償回路を別個に設け、これを経由してトリガ信号をインパルス発生器に入力することを特徴とした請求項1乃至13のいずれか一項記載のUWB電子走査アレイアンテナである。本発明によれば、UWBレーダに使用するアレイアンテナであって、ビーム方向を1次元を含む2次元に走査可能であり、低コストでIC化が可能なUWB電子走査アレイアンテナを提供することができる。本発明のUWB電子走査アレイアンテナの一実施形態を図1に示す。アレイアンテナは図1aに示すようにX-Y平面の2次元配列とし、X軸に1乃至複数個、Y軸に1乃至複数個の配列を持つ。そして、それぞれの交点に対応するアレイアンテナ素子Aiji=1~m、j=1~nが配置されている図1b。X軸、Y軸のアレイ制御情報をそれぞれXii=1~m、Yjj=1~nとし、対応する交点に配置されている、符号105で示す、アレイアンテナ素子Aiji=1~m、j=1~nを、前記制御情報に基づき制御するものである。各アレイアンテナ素子Aiji=1~m、j=1~nには、図1bに示すようにそれぞれインパルス発生器104が接続されている。各アレイアンテナ素子Aiji=1~m、j=1~nを制御するX軸アレイ制御情報Xii=1~m及びY軸アレイ制御情報Yjj=1~nが各アレイアンテナ素子Aiji=1~m、j=1~nにそれぞれ接続されているインパルス発生器を介して提供され、ビーム方向が二次元に制御されるUWB電子走査アレイアンテナである。図1bは、本発明のアレイアンテナにおける符号105で示すアンテナ素子Aijの制御方法の基本的な考え方を示している。X軸アレイi番目のX軸アレイ制御情報XiおよびY軸アレイj番目のY軸アレイ制御情報Yjは、情報加算回路である時間位相情報加算回路103の入力端子101、102から入力される。そして、それぞれの情報が加算処理されて、基準となる時間あるいは位相よりシフトされた信号として出力される。すなわち、時間位相情報加算回路103で、任意のアレイアンテナ素子Aiji=1~m、j=1~nに対するX軸アレイ制御情報Xii=1~m及びY軸アレイ制御情報Yjj=1~nの入力を受け、各X軸アレイ制御情報Xii=1~m及びY軸アレイ制御情報Yjj=1~nに対応する遅延時間信号あるいは遅延位相信号が生成される。そして、時間位相情報加算回路103からの前述した出力信号遅延時間信号あるいは遅延位相信号は、前記X軸アレイ制御情報Xii=1~m及びY軸アレイ制御情報Yjj=1~nで制御されるアレイアンテナ素子Aiji=1~m、j=1~nに接続されているインパルス発生器104にトリガ信号として入力される。これによって、符号105で示すアンテナ素子AijからXiとYjに対応した時間あるいは位相制御されたインパルス波が発射される。このようにして2次元アレイアンテナ配列それぞれのアンテナ素子の時間制御あるいは位相制御が独立に行えるため、アンテナビームの制御が容易にかつ、高い自由度で実現可能となる。以下、添付図面を参照して本発明の好ましい実施例を説明する。前述した実施形態及び以下の各実施例に対応する図面において共通する要素には共通する符号などを用い、それらの重複した説明は可能な範囲で省略している。本発明のUWB電子走査アレイアンテナの構成の一例を図2に示す。この実施例は、X軸アレイ制御情報Xii=1~m、Y軸アレイ制御情報Yjj=1~nをデジタル-アナログ変換DACしたのち、アナログ情報加算器にて加算し、電圧で制御できる電圧制御遅延回路を経てインパルス発生器のトリガ信号を生成するものである。なお、本明細書、図面においてデジタル-アナログ変換あるいはデジタルアナログ変換器若しくはデジタルアナログ変換回路をDACと表すことがある。符号105で示すアンテナ素子AijのX軸アレイ制御情報Xii=1~m、Y軸アレイ制御情報Yjj=1~nは第一のデジタルアナログ変換器であるDAC201、第二のデジタルアナログ変換器であるDAC202の入力端子101、102にそれぞれ入力され、それぞれに対応しているアナログ電圧Vxi、Vyjに変換される。こうして出力されるアナログ電圧Vxi、Vyjはアナログ情報加算器203で電圧加算されVxiVyjとなり、第一の電圧制御遅延回路である電圧制御遅延回路204に入力される。電圧制御遅延回路204は入力される電圧VxiVyjに比例した第一の遅延時間信号を生成し、外部トリガパルス入力端子205から入力される第一のトリガパルスに対応させて、前記生成した第一の遅延時間信号をインパルス発生器104に出力する回路である。すなわち、電圧制御遅延回路204は入力される電圧VxiVyjに比例した第一の遅延時間信号を生成すると共に、外部トリガパルス入力端子205から入力される第一のトリガパルスに対して必要とする時間遅れを発生させる機能を有している。DAC201、DAC202から出力されるアナログ電圧Vxi、Vyjに対応する遅延パルス列をTxi、Tyjとし、第一のトリガパルスの入力時間を図2に示すようにT=0とする。このとき、電圧制御遅延回路204はその出力にTxiTyjの時間遅れのパルスを発生する。このパルスはインパルス発生器104に入力されインパルスを生成し、図2bに示すようにT=TxiTyjのタイミングでアンテナ素子Aij105から発射される。通常、インパルス発生器104のあとには帯域通過フィルタ非図示が挿入されて、帯域制限されたインパルス波として出力されるが、本実施例ではインパルス発生器104に帯域制限機能も有しているものとしている。本実施例では、符号105で示すアンテナ素子Aiji=1~m、j=1~nについてのみ説明したが、各インパルス発生器104に対してそれぞれ配備されている電圧制御遅延回路204に入力されるトリガパルスは、すべての電圧制御遅延回路204に同時T=0に入力される。これによって、すべてのアンテナ素子Aiji=1~m、j=1~nから発射するインパルス波の時間制御を行うことが可能である。こうして発射されたインパルス波は空間合成されて必要とするビーム方向に伝搬することになる。またアレイ数m=1あるいはn=1の場合、X軸あるいはY軸のみの1次元アレイを表すが、この場合でもアンテナ制御が可能であることは自明であり、本実施例によって1次元走査、2次元走査のいずれにも対応することができる。本発明のUWB電子走査アレイアンテナの構成の他の例を図3に示す。この実施例は、電圧で制御できる電圧制御遅延回路を2個用意し、それぞれにアンテナ素子AijのX軸アレイ制御情報Xii=1~m、Y軸アレイ制御情報Yjj=1~nを入力して時間加算するものである。実施例1において第一の電圧制御遅延回路である電圧制御遅延回路204のダイナミックレンジが小さい時や、電圧と時間遅延関係のリニアリティが良好でない場合に有効となる。符号105で表すアンテナ素子AijのX軸アレイ制御情報Xii=1~m、Y軸アレイ制御情報Yjj=1~nは、第三のデジタルアナログ変換器であるDAC201a、第四のデジタルアナログ変換器であるDAC201bでそれぞれアナログ電圧Vxi、Vyjに変換される。そして、それぞれ、第二の電圧制御遅延回路である電圧制御遅延回路204a、第三の電圧制御遅延回路である電圧制御遅延回路204bへの制御信号となる。電圧制御遅延回路204a及び電圧制御遅延回路204bは、いずれも、入力された電圧に比例した遅延時間信号を生成するものである。図3図示の実施形態では、電圧制御遅延回路204aは、DAC201aからの出力Vxiを入力として受け取る。一方、電圧制御遅延回路204bは、DAC201bからの出力Vyjを入力として受け取る。電圧制御遅延回路204bは、DAC201bからの入力電圧Vyjに比例させて第二の遅延時間信号を生成する。そして、電圧制御遅延回路204bは、この生成した第二の遅延時間信号を、入力端子205を介して外部から入力される第二のトリガパルスを第二のトリガパルス信号として、他方の電圧制御遅延回路である電圧制御遅延回路204aに出力する。第二の電圧制御遅延回路である電圧制御遅延回路204aは、第三のデジタルアナログ変換器であるDAC201aからの入力電圧Vxiに比例させて第三の遅延時間信号を生成する。そして、電圧制御遅延回路204aは、前記第三の電圧制御遅延回路ある電圧制御遅延回路204bからの第二の遅延時間信号を第三のトリガパルス信号として、前記のように生成した第三の遅延時間信号をインパルス発生器104に出力する。なお、以下に説明するように、上記とは構成を逆にすることもできる。第二の電圧制御遅延回路である電圧制御遅延回路204aが、第三のデジタルアナログ変換器であるDAC201aからの入力電圧Vxiに比例させて第二の遅延時間信号を生成する。そして、電圧制御遅延回路204aが、入力端子205を介して外部から入力される第二のトリガパルスを第二のトリガパルス信号として、前記のように生成した第二の遅延時間信号を、他方の電圧制御遅延回路である電圧制御遅延回路204bに出力する。第三の電圧制御遅延回路である電圧制御遅延回路204bは、第四のデジタルアナログ変換器であるDAC201bからの入力電圧Vyjに比例させて第三の遅延時間信号を生成する。電圧制御遅延回路204bは、前記第二の電圧制御遅延回路である電圧制御遅延回路204aからの第二の遅延時間信号を第三のトリガパルス信号として、前記のように生成した第三の遅延時間信号を、インパルス発生器104に出力するものである。この実施例でも、符号105で示すアンテナ素子Aiji=1~m、j=1~nについてのみ説明したが、電圧制御遅延回路204bあるいは204aに対して入力端子205を介して外部から入力される第二のトリガパルスはすべての電圧制御遅延回路204bあるいは204aに同時T=0に入力される。これにより、すべてのアンテナ素子Aiji=1~m、j=1~nから発射するインパルス波の時間制御を行うことが可能である。こうして発射されたインパルス波は空間合成されて必要とするビーム方向に伝搬することになる。またアレイ数m=1あるいはn=1の場合、X軸あるいはY軸のみの1次元アレイを表すが、この場合でもアンテナ制御が可能であることは自明であり、本実施例によって1次元走査、2次元走査のいずれにも対応することができる。例えば、符号105で示される各アレイアンテナ素子Aiji=1~m、j=1~nに接続されている各インパルス発生器104ごとにそれぞれ配備されて、第二の遅延時間信号を出力する第二、第三の電圧制御遅延回路である電圧制御遅延回路204aあるいは204bのそれぞれに対して前記第二のトリガパルスが、同時T=0に入力される。すなわち、この実施例では、第二、第三の電圧制御遅延回路である電圧制御遅延回路204aあるいは204bは直列に接続され、初段に入力されるトリガパルスの出力が次段のトリガパルスとなって、図3bのタイミングチャートに示すように時間加算を行うことができる。この遅延パルスがトリガとなり、インパルス発生器104に入力されインパルスを生成し、図3bに示すようにT=TxiTyjのタイミングでアンテナ素子Aij105から発射される。本発明のUWB電子走査アレイアンテナの構成の他の例を図4に示す。実施例1および実施例2がアナログ的な制御を行うのに対し、本実施例は、デジタル制御プログラマブル遅延線を用いてすべてデジタル的に制御しようとするものである。すなわち、実施例1などにおけるX軸アレイ制御情報Xii=1~m及びY軸アレイ制御情報Yjj=1~nがいずれもデジタル制御情報である場合の実施例1図2で説明したUWB電子走査アレイアンテナに対応するものである。実施例1図2におけるアナログ情報加算器203の代わりにデジタル情報の加算機能を有するデジタル情報加算器401を用いてプログラマブル遅延線を制御し、入力されるトリガパルスに遅延時間を与えて出力する。実施例1図2における電圧制御遅延回路204の代わりに第一のプログラマブル遅延回路であるプログラマブル遅延回路402が採用されている。プログラマブル遅延回路402は、デジタル情報加算器401からの出力を入力として受け、当該入力に基づいて第四の遅延時間信号を生成する。そして、プログラマブル遅延回路402は、外部トリガパルス入力端子205を介して外部から入力される第四のトリガパルスに対応させて、前記生成した第四の遅延時間信号を、インパルス発生器104に出力する。本実施例でも、符号105で示すアンテナ素子Aiji=1~m、j=1~nについてのみ説明したが、各インパルス発生器104に対してそれぞれ配備されているプログラマブル遅延回路402に入力されるトリガパルスは、すべてのプログラマブル遅延回路402に同時T=0に入力される。これによって、すべてのアンテナ素子Aiji=1~m、j=1~nから発射するインパルス波の時間制御を行うことが可能である。こうして発射されたインパルス波は空間合成されて必要とするビーム方向に伝搬することになる。またアレイ数m=1あるいはn=1の場合、X軸あるいはY軸のみの1次元アレイを表すが、この場合でもアンテナ制御が可能であることは自明であり、本実施例によって1次元走査、2次元走査のいずれにも対応することができる。本実施例においてアレイアンテナを制御する場合には4から5bit程度のプログラマブル遅延線で実現可能である。すべての動作、タイミングチャートは実施例1図2と同様であるので説明は省略する。本発明のUWB電子走査アレイアンテナの構成の他の例を図5に示す。本実施例は、実施例2の方式をデジタル的に行うものであり、デジタル制御プログラマブル遅延線を用いてすべてデジタル的に制御しようとするものである。すなわち、実施例2におけるX軸アレイ制御情報Xii=1~m及びY軸アレイ制御情報Yjj=1~nがいずれもデジタル制御情報である場合の実施例2図3で説明したUWB電子走査アレイアンテナに対応するものである。この実施例は、実施例2で使用されていた電圧制御遅延回路204a、204bに変えて、2個のプログラマブル遅延回路501、502を採用し、それぞれにアンテナ素子AijのY軸アレイ制御情報Yjj=1~n、X軸アレイ制御情報Xii=1~mを入力して時間加算している。符号105で表すアンテナ素子AijのX軸アレイ制御情報Xii=1~m、Y軸アレイ制御情報Yjj=1~nは、第三のプログラマブル遅延回路であるプログラマブル遅延回路502、第二のプログラマブル遅延回路であるプログラマブル遅延回路501に入力される。図5図示の実施形態では、プログラマブル遅延回路501は、入力端子102からY軸アレイ制御情報Yjj=1~nの入力を受ける。プログラマブル遅延回路501は、入力されたY軸アレイ制御情報Yjj=1~nに比例させて第五の遅延時間信号を生成する。そして、プログラマブル遅延回路501は、入力端子205を介して外部から入力される第五のトリガパルスを第五のトリガパルス信号として、前記のように生成した第五の遅延時間信号を、他方のプログラマブル遅延回路であるプログラマブル遅延回路502に出力する。第三のプログラマブル遅延回路であるプログラマブル遅延回路502は、入力端子101から入力を受けたX軸アレイ制御情報Xii=1~mに比例させて第六の遅延時間信号を生成する。そして、プログラマブル遅延回路502は、前記第二のプログラマブル遅延回路であるプログラマブル遅延回路501からの第五の遅延時間信号を第六のトリガパルス信号として、前記のように生成した第六の遅延時間信号を、インパルス発生器104に出力する。ここでも、以下に説明するように、上記とは構成を逆にすることができる。第三のプログラマブル遅延回路であるプログラマブル遅延回路502が、入力端子101から入力を受けたX軸アレイ制御情報Xii=1~mに比例させて第五の遅延時間信号を生成する。プログラマブル遅延回路502は、入力端子205を介して外部から入力される第五のトリガパルスを第五のトリガパルス信号として、前記のように生成した第五の遅延時間信号を他方のプログラマブル遅延回路であるプログラマブル遅延回路501に出力する。第二のプログラマブル遅延回路であるプログラマブル遅延回路501は、入力端子102から入力されたY軸アレイ制御情報Yjj=1~nに比例させて第六の遅延時間信号を生成する。そして、プログラマブル遅延回路501は、前記第三のプログラマブル遅延回路であるプログラマブル遅延回路502からの第五の遅延時間信号を第五のトリガパルス信号として、前記のように生成した第六の遅延時間信号を、インパルス発生器104に出力するものである。この実施例でも、符号105で示すアンテナ素子Aiji=1~m、j=1~nについてのみ説明したが、プログラマブル遅延回路501あるいは502に対して入力端子205を介して外部から入力される第五のトリガパルスはすべてのプログラマブル遅延回路501あるいは502に同時T=0に入力される。これによって、すべてのアンテナ素子Aiji=1~m、j=1~nから発射するインパルス波の時間制御を行うことが可能である。こうして発射されたインパルス波は空間合成されて必要とするビーム方向に伝搬することになる。またアレイ数m=1あるいはn=1の場合、X軸あるいはY軸のみの1次元アレイを表すが、この場合でもアンテナ制御が可能であることは自明であり、本実施例によって1次元走査、2次元走査のいずれにも対応することができる。例えば、符号105で示される各アレイアンテナ素子Aiji=1~m、j=1~nに接続されている各インパルス発生器104ごとにそれぞれ配備されて、第五、第六の遅延時間信号を出力する第二、第三のプログラマブル遅延回路であるプログラマブル遅延回路501あるいは502のそれぞれに対して、前記第五のトリガパルスが、同時T=0に入力される。すなわち、この実施例では、第二、第三のプログラマブル遅延回路であるプログラマブル遅延回路501あるいは502は直列に接続され、初段に入力されるトリガパルスの出力が次段のトリガパルスとなる。この遅延パルスがトリガとなり、インパルス発生器104に入力されインパルスを生成し、T=TxiTyjのタイミングでアンテナ素子Aij105から発射される。実施例2におけるデジタルアナログ変換器201a、201b、電圧制御遅延回路204a、204bに代えて、プログラマブル遅延回路501、502を用いてアンテナ素子Aij105の制御情報Xi、Yjを直接制御して遅延時間を生成するものである。すべての動作、タイミングチャートは実施例2と同様であるので説明は省略する。本発明のUWB電子走査アレイアンテナの構成の他の例を図6に示す。前述した特許文献1に提案されている方式によりUWB電子走査アレイアンテナの1次元走査方式を実現することができる。これは、X軸アレイに対応するパルス列Txii=1~mを生成する手段を提供するものである。この実施例では、前述した特許文献1に提案されている方式を土台にして、UWB電子走査アレイアンテナの1次元走査方式を2次元走査に拡張するものである。図6aに示すようにX軸アレイのパルス列が生成されているものとする。図6bは本実施例の回路構成である。実施例1~実施例4と同様に、符号105で表す各アンテナ素子Aijに対してそれぞれインパルス発生器104が接続されている。符号105で表すアンテナ素子AijのX軸アレイ制御情報Xii=1~m、Y軸アレイ制御情報Yjj=1~nは、遅延パルス発生回路601、602に、それぞれ、入力端子101、102を介して入力される。遅延パルス発生回路601は、入力されたX軸アレイ制御情報Xii=1~mに比例させて遅延時間信号Txiを生成する。そして、遅延パルス発生回路601は、入力端子205を介して外部から入力されるトリガパルスをトリガパルス信号として、前記のように生成した遅延時間信号Txiを、他方の遅延パルス発生回路602に出力する。遅延パルス発生回路602は、入力端子102から入力を受けたY軸アレイ制御情報Yjj=1~nに比例させて遅延時間信号Tyjを生成する。そして、遅延パルス発生回路602は、前記の遅延パルス発生回路601からの遅延時間信号Txiをトリガパルス信号として、前記のように生成した遅延時間信号Tyjを、インパルス発生器104に出力する。このように、遅延パルス発生回路601はX軸アレイの制御情報Xiで制御され、入力端子205を介して外部から入力されるトリガパルスのタイミングにTxiの時間遅延を生成する機能を持っている。また、遅延パルス発生回路602はY軸アレイの制御情報Yjで制御され、X軸アレイの遅延情報Xiに対応したTxiのタイミングを持つ入力パルスにTyjの時間遅延を生成する機能を持っている。図6cは各回路のタイミングチャートを示している。この回路を適用することでUWB電子走査アレイアンテナの1次元走査機能を2次元走査に容易に拡張できる。なお、遅延パルス発生回路601、602の詳細な説明は省略したが、前述したプログラマブル遅延回路402やDAC機能を持つ電圧制御遅延回路204などが適用可能である。なお本実施例ではX軸アレイを2次元に拡張する場合を示したが、Y軸アレイを2次元に拡張することも可能である。また、前記において、構成を逆にすることもできる。Y軸アレイの制御情報Yjで制御される遅延パルス発生回路602が、入力端子205を介して外部から入力されるトリガパルスのタイミングにTyjの時間遅延を生成する機能を持ち、X軸アレイの制御情報Xiで制御される遅延パルス発生回路601が、Y軸アレイの遅延情報Yjに対応したTyjのタイミングを持つ入力パルスにTxiの時間遅延を生成する機能を持っているようにするものである。本発明のUWB電子走査アレイアンテナを構成する基本回路の他の例を図7~9に基づいて説明する。実施例1などで採用されていた電圧制御遅延回路はCMOSComplementaryMetalOxideSemiconductor回路を利用して構成することができる。CMOS回路は特許文献2にあるように従来から知られているものである。図7はCMOSインバータを用いた電圧制御遅延回路の基本回路を示す図である。インバータ701、702を用い、電源電圧VDDを変えることで入力端子703に入力されるパルスの時間を変化させた出力を出力端子704で得ることができる。これは入力端子705から入力されるVDDにより電流を制御し出力容量内部寄生容量を充電する時間を変化させることが可能であるからである。遅延時間は電圧を上げると短くなる。遅延時間をさらに大きくするには多段構成にしたり、外部負荷容量706を装荷したりすればよい。なお、電圧制御遅延回路の方式は、TDC技術の応用としてこの他にも多くの手法があり、本発明に適用可能である。図8はプログラマブル遅延回路の回路例を示す。この回路もCMOSインバータを用いた回路で構成でき、インバータ801、802と抵抗R803、スイッチを有する容量C0804、C1805、C2806、、Cn807で構成される。制御端子808から入力されるスイッチ切り替え信号でCR回路の容量値を切り替えて、入力端子809から入力される信号の遅延時間を制御して出力端子810に出力する。アレイアンテナの場合は前述したように制御bit数は5bitもあれば十分である。なお、本実施例では抵抗Rを固定、容量Cを切り替えることにしたが、固定容量、可変抵抗であっても同一の機能を実現することが可能である。図9は時間補正回路、あるいは遅延時間モニタにしばしば用いられるCMOSインバータリング発振器の基本構成を示す。これはインバータ901~904を用いた正帰還発振器であって、出力905の信号を入力に帰還する構成をとる。このときの発振周波数をFHz、インバータの数Nとし、すべて同一特性とみなすとインバータ単体の時間遅れτは、τ=1NFで与えられる。これによりインバータの特性が容易にモニタでき、電圧制御遅延回路の特性補正に適用できる。本実施例の基本回路によって、上述した実施形態や、実施例1~実施例5に採用されていたすべての回路をCMOSインバータを用いた回路で構成することができる。これは回路のIC化が容易であるとともに、集積化による低コスト化、特性バラつきの低減、補償が可能であることを示している。本発明のUWB電子走査アレイアンテナの構成の他の例を図10に示す。実施例1~実施例4と同様に、符号105で表す各アンテナ素子Aijに対して、それぞれインパルス発生器104が接続されている。アンテナ素子の正確な時間あるいは位相制御を行って、アンテナビームを制御する場合、用いるデバイスの時間のバラつき、温度変動、あるいはデバイス間の配線の時間遅延などが発生することは避けられない。このため時間位相補正回路は必須である。本実施例は、インパルス発生器104の入力の前に時間位相補正回路1001を設け、これを補正信号入力端子1002からの信号で制御する方式を示している。時間位相補正回路1001は前述した電圧制御遅延回路204やプログラマブル遅延回路401aにも適用できる。また補正情報としては図9におけるCMOSインバータリング発振器のデータも温度、特性バラツキの情報として用いることができる。これによりアレイアンテナのシステムとしての安定動作が実現可能となる。本発明のUWB電子走査アレイアンテナの構成の他の例を図11に示す。この実施例では、X軸アレイ又はY軸アレイの制御パルス列を、電圧制御CMOSリング発振器を構成する直列に接続された複数のインバータユニットのそれぞれの出力を利用して生成する。そして、前記電圧制御CMOSリング発振器をPLL回路に構成し、その発振周波数をアレイ制御情報に基づいて制御することによって高精度、高安定な制御を実現するものである。図6cを用いて説明した実施例5の方式によるX軸又はY軸アレイのパルス列は電圧制御型のCMOSリング発振器で安定的に生成可能となる。図11において、CMOSインバータ901a~904a及び901b~904bは直列に接続されa、b一組で遅延ユニットを形成している。CMOSインバータ904bの出力はCMOSインバータ901aの入力に帰還されリング発振器を構成している。なお本実施例では遅延ユニットは2個のインバータで示したが、インバータの個数は2個に限定されるものではなく、要求される遅延時間に対応して最適な個数を選定すればよい。各インバータの電源電圧は共通化され電圧VDDにより各遅延ユニットの遅延時間が制御され、その結果としてリング発振器の発振周波数が制御可能となる。またCMOSインバータ904bの出力は分周器1101にも入力される。そして、その出力は位相検波器PD1103に入力され、比較周波数発振器Ref.Osc.1102の信号と位相比較される。位相比較後、その出力は低域通過フィルタLPF1104を経てリング発振器の制御電圧VDDを生成するPLL位相同期回路を構成する。このようにしてリング発振器の発振周波数の安定化を図っている。リング発振器の発振周波数は、比較周波数発振器1102の周波数を固定する場合は図11に示すように制御回路1105の信号で分周器1101の分周比を変えることにより高安定に制御可能となる。また、分周比を固定にする場合は比較周波数発振器1102の周波数を変えることにより高安定に制御可能となる。リング発振器の各遅延ユニットの出力はANDゲート1107~1109の一つの入力となっていて、送信ゲート信号により必要とするタイミングでX軸又はY軸アレイのパルス列X1、X2、、Xmを生成することができる。このような構成をとることにより、高精度で温度特性の良好な1次元制御パルス列が実現できる。これを実施例5で説明した方式に適用することで2次元アレイに拡張できる。電圧制御遅延回路を電源電圧で遅延時間が変化するCMOSインバータで構成し、前記電圧制御遅延回路のバラつき、温度変化に伴う特性変動を補償するため、CMOSインバータと同一あるいは類似した製造プロセスで作成したCMOSインバータリング発振器の発振周波数をモニタすることにより前記電圧制御遅延回路の補正情報を得るようにしたものである。CMOS特性は、製造プロセス、例えば、90nmプロセス、65nmプロセスなどで遅延特性、温度特性が大幅に異なる。そこで、補償回路に適用するには理想的には、同一チップ内に組み込むことが望ましい。しかし、外付けになる場合には、CMOSインバータと同一の製造プロセス、あるいは類似した製造プロセスで作成したCMOSインバータリング発振器を用い、当該CMOSインバータリング発振器の発振周波数をモニタすることにより前記電圧制御遅延回路の補正情報を得ることにより、前記電圧制御遅延回路のバラつき、温度変化に伴う特性変動を補償することができる。本発明のUWB電子走査アレイアンテナの構成の他の例を図12に示す。これまで説明したUWB電子走査アレイアンテナはすべて送信アンテナを想定したものであるが、受信アンテナとしても適用可能である。図12において、インパルス発生器104でXi、Yjに対応したインパルスを発生する手法は送信アンテナと全く同一であるので説明を省略する。受信アンテナ素子Aij105からの受信信号は相関検波器1201に入力され、インパルス発生器104からの信号は相関検波器1201のサンプリング信号として入力され、出力端子1202から相関検波された信号を得ることができる。すべての受信アンテナ素子Aij105を制御することで受信時のアンテナビームの走査が可能となる。図12では時間制御を時間位相情報加算回路103で行う例となっているが、そのほかにも実施例1~実施例6までの方式が適用可能である。以上、添付図面を参照して本発明の好ましい実施形態を説明したが、本発明はかかる実施形態に限定されるものではなく、特許請求の範囲の記載から把握される技術的範囲において種々の形態に変更可能である。例えば、上述した実施の形態、実施例などにおけるインパルス発生器において、遅延回路のバラつきおよび回路接続部の伝搬遅延を補償するため、遅延時間補償回路を別個に設け、これを経由してトリガ信号をインパルス発生器に入力するようにすることができる。また、上述した実施形態、各実施例におけるUWB電子走査アレイアンテナの電圧制御遅延回路を1チップCMOSICに集積化することができる。この場合、システム要求に応じて、電圧制御遅延回路を構成するプログラマグル遅延回路、リング発信器、遅延時間補償回路、インパルス発信器などの中から回路を適宜選択してICに組み込むことができる。この組み合わせは多種多様になる。