ベース層と、前記ベース層上に設けられた第2導電形半導体層と、前記第2導電形半導体層の表面から前記ベース層側に向けて延び、前記ベース層には達しない複数の第1のトレンチの内壁に設けられた第1の絶縁膜と、前記第1の絶縁膜を介して前記第1のトレンチ内に設けられると共に、前記第2導電形半導体層の表面に接して設けられた第1の電極と、を備え、前記第2導電形半導体層は、前記第1のトレンチで挟まれた第1の第2導電形領域と、前記第1の第2導電形領域と前記ベース層との間、および前記第1のトレンチの底部と前記ベース層との間に設けられ、前記第1の第2導電形領域よりも第2導電形不純物量が少ない第2の第2導電形領域と、を有することを特徴とする半導体装置。前記ベース層における前記第2導電形半導体層が設けられた面の反対側に設けられた第1導電形半導体層と、前記第1導電形半導体層の表面から前記ベース層側に向けて延び、前記ベース層には達しない複数の第2のトレンチの内壁に設けられた第2の絶縁膜と、前記第2の絶縁膜を介して前記第2のトレンチ内に設けられると共に、前記第2導電形半導体層の表面に接して設けられた第2の電極と、をさらに備え、前記第1導電形半導体層は、前記第2のトレンチで挟まれた第1の第1導電形領域と、前記第1の第1導電形領域と前記ベース層との間、および前記第2のトレンチの底部と前記ベース層との間に設けられ、前記第1の第1導電形領域よりも第1導電形不純物量が少ない第2の第1導電形領域と、を有することを特徴とする請求項1記載の半導体装置。前記ベース層における前記第2導電形半導体層が設けられた面側に、前記第2導電形半導体層に対して離間して設けられた第1導電形半導体層と、前記第1導電形半導体層の表面から前記ベース層側に向けて延び、前記ベース層には達しない複数の第2のトレンチの内壁に設けられた第2の絶縁膜と、前記第2の絶縁膜を介して前記第2のトレンチ内に設けられると共に、前記第2導電形半導体層の表面に接して設けられた第2の電極と、をさらに備え、前記第1導電形半導体層は、前記第2のトレンチで挟まれた第1の第1導電形領域と、前記第1の第1導電形領域と前記ベース層との間、および前記第2のトレンチの底部と前記ベース層との間に設けられ、前記第1の第1導電形領域よりも第1導電形不純物量が少ない第2の第1導電形領域と、を有することを特徴とする請求項1記載の半導体装置。前記第2の第2導電形領域は、前記第1の第2導電形領域よりも第2導電形不純物濃度が低いことを特徴とする請求項1~3のいずれか1つに記載の半導体装置。前記第2の第1導電形領域は、前記第1の第1導電形領域よりも第1導電形不純物濃度が低いことを特徴とする請求項2~4のいずれか1つに記載の半導体装置。前記第2の第2導電形領域の厚さは、前記第1のトレンチの深さよりも小さいことを特徴とする請求項1~5のいずれか1つに記載の半導体装置。前記第2の第1導電形領域の厚さは、前記第2のトレンチの深さよりも小さいことを特徴とする請求項2~6のいずれか1つに記載の半導体装置。前記第1の第2導電形領域は前記第1の電極に接し、前記第2の第2導電形領域と前記第1の電極との間には、前記第1の絶縁膜が設けられていることを特徴とする請求項1~7のいずれか1つに記載の半導体装置。前記第1の第1導電形領域は前記第2の電極に接し、前記第2の第1導電形領域と前記第2の電極との間には、前記第2の絶縁膜が設けられていることを特徴とする請求項2~8のいずれか1つに記載の半導体装置。前記第1の第2導電形領域の幅は、1μm以下であることを特徴とする請求項1~9のいずれか1つに記載の半導体装置。前記第1の第1導電形領域の幅は、1μm以下であることを特徴とする請求項2~10のいずれか1つに記載の半導体装置。絶縁層と、前記絶縁層上に設けられた第1導電形半導体層と、前記第1導電形半導体層に隣接して前記絶縁層上に設けられたベース層と、前記第1導電形半導体層の反対側で前記ベース層に隣接して前記絶縁層上に設けられた第2導電形半導体層と、前記第2導電形半導体層の端部から前記ベース層側に向けて延び、前記ベース層には達しない複数の第1のトレンチの側壁に設けられた第1の絶縁膜と、前記第1の絶縁膜を介して前記第1のトレンチ内に設けられると共に、前記第2導電形半導体層の端部に接して設けられた第1の電極と、前記第1導電形半導体層に接して設けられた第2の電極と、を備え、前記第2導電形半導体層は、前記第1のトレンチで挟まれた第1の第2導電形領域と、前記第1の第2導電形領域と前記ベース層との間、および前記第1のトレンチの前記ベース層側の端部と前記ベース層との間に設けられ、前記第1の第2導電形領域よりも第2導電形不純物量が少ない第2の第2導電形領域と、を有することを特徴とする半導体装置。前記第1導電形半導体層の端部から前記ベース層側に向けて延び、前記ベース層には達しない複数の第2のトレンチの側壁に設けられた第2の絶縁膜をさらに備え、前記第2の電極は、前記第2の絶縁膜を介して前記第2のトレンチ内に設けられると共に、前記第1導電形半導体層の端部に接し、前記第1導電形半導体層は、前記第2のトレンチで挟まれた第1の第1導電形領域と、前記第1の第1導電形領域と前記ベース層との間、および前記第2のトレンチの前記ベース層側の端部と前記ベース層との間に設けられ、前記第1の第1導電形領域よりも第1導電形不純物量が少ない第2の第1導電形領域と、を有することを特徴とする請求項12記載の半導体装置。前記第2の第2導電形領域は、前記第1の第2導電形領域よりも第2導電形不純物濃度が低いことを特徴とする請求項12または13に記載の半導体装置。前記第2の第1導電形領域は、前記第1の第1導電形領域よりも第1導電形不純物濃度が低いことを特徴とする請求項13または14に記載の半導体装置。第1の面とその反対側の第2の面とを有する第1導電形ベース層における前記第1の面側に設けられた第1の電極と、前記第2の面側に設けられた第2の電極との間に並列接続されたトランジスタセルとダイオードセルとを備え、前記トランジスタセルは、前記第1導電形ベース層上に設けられた第2導電形ベース層と、前記第2導電形ベース層上に設けられ、前記第1の電極と接した第1導電形半導体領域と、前記第2導電形ベース層を貫通して設けられたトレンチゲートと、を有し、前記ダイオードセルは、前記第1導電形ベース層上に設けられた第2導電形半導体層と、前記第2導電形半導体層の表面から前記第1導電形ベース層側に向けて延び、前記第1導電形ベース層には達しない複数のトレンチの内壁に設けられた絶縁膜と、前記絶縁膜を介して前記トレンチ内に設けられ、前記第1の電極と接続された埋込電極と、を有し、前記第2導電形半導体層は、前記トレンチで挟まれた部分と、前記第1の電極に接した部分とを有する第1の第2導電形領域と、前記第1の第2導電形領域と前記第1導電形ベース層との間、および前記トレンチの底部と前記第1導電形ベース層との間に設けられ、前記第1の第2導電形領域よりも第2導電形不純物量が少ない第2の第2導電形領域と、を有することを特徴とする半導体装置。前記第2の第2導電形領域は、前記第1の第2導電形領域よりも第2導電形不純物濃度が低いことを特徴とする請求項16記載の半導体装置。前記第2の第2導電形領域の厚さは、前記トレンチの深さよりも小さいことを特徴とする請求項16または17に記載の半導体装置。前記第1の第2導電形領域の幅は、1μm以下であることを特徴とする請求項16~18のいずれか1つに記載の半導体装置。前記第2の第2導電形領域は、前記第1の電極および前記埋込電極に接していないことを特徴とする請求項16~19のいずれか1つに記載の半導体装置。スイッチング損失を低減した半導体装置を提供する。実施形態によれば、半導体装置は、ベース層と、第2導電形半導体層と、第1の絶縁膜と、第1の電極と、を備えている。前記第2導電形半導体層は、前記ベース層上に設けられている。前記第1の絶縁膜は、前記第2導電形半導体層の表面から前記ベース層側に向けて延び、前記ベース層には達しない複数の第1のトレンチの内壁に設けられている。前記第1の電極は、前記第1の絶縁膜を介して前記第1のトレンチ内に設けられると共に、前記第2導電形半導体層の表面に接して設けられている。前記第2導電形半導体層は、前記第1のトレンチで挟まれた第1の第2導電形領域と、前記第1の第2導電形領域と前記ベース層との間、および前記第1のトレンチの底部と前記ベース層との間に設けられ、前記第1の第2導電形領域よりも第2導電形不純物量が少ない第2の第2導電形領域と、を有する。以下、図面を参照し、実施形態について説明する。以下の実施形態では第1導電形をN形、第2導電形をP形として説明するが、第1導電形をP形、第2導電形をN形としてもよい。また、半導体としてはシリコンを例示するが、シリコン以外の半導体例えばSiC、GaN等の化合物半導体を用いてもよい。なお、各図面中、同じ要素には同じ符号を付している。第1実施形態図1aは、第1実施形態に係る半導体装置の模式断面図である。本実施形態に係る半導体装置は、半導体層または基板における一方の主面側に設けられた第1の電極21と、他方の主面側に設けられた第2の電極22との間を結ぶ縦方向に主電流経路が形成される縦型デバイスである。また、本実施形態において、半導体層または基板の主面に対して略平行な方向を横方向とする。本実施形態に係る半導体装置は、第1の電極21と第2の電極22との間に、N形半導体層11と、N形のベース層12と、P形半導体層13とが設けられたダイオード構造を有する。ベース層12は、N形半導体層11上に設けられている。P形半導体層13は、ベース層12上に設けられている。N形半導体層11は、ベース層12におけるP形半導体層13が設けられた面の反対側に設けられている。P形半導体層13と、N形のベース層12とは、PN接合している。P形半導体層13には、複数の第1のトレンチ15が形成されている。第1のトレンチ15は、P形半導体層13の表面からベース層12側に向けて延び、ベース層12には達していない。すなわち、第1のトレンチ15の底部は、P形半導体層13とベース層12とのPN接合よりもP形半導体層13側に位置する。第1のトレンチ15の底部とベース層12との間にはP形半導体層13が存在する。第1のトレンチ15は、例えば紙面奥行き方向に延びるストライプ状の平面パターンで形成されている。第1のトレンチ15の内壁側壁及び底部には、第1の絶縁膜17が形成されている。第1のトレンチ15内には、第1の絶縁膜17を介して、第1の電極21が設けられている。第1の電極21は、第1のトレンチ15内に埋め込まれると共に、P形半導体層13の表面上にも設けられている。第1の電極21は、P形半導体層13の表面に対してオーミック接触して、電気的に接続されている。N形半導体層11には、複数の第2のトレンチ16が形成されている。第2のトレンチ16は、N形半導体層11の表面からベース層12側に向けて延び、ベース層12には達していない。すなわち、第2のトレンチ16の底部はN形半導体層11に位置する。第2のトレンチ16の底部とベース層12との間にはN形半導体層11が存在する。第2のトレンチ16は、例えば紙面奥行き方向に延びるストライプ状の平面パターンで形成されている。第2のトレンチ16の内壁側壁及び底部には、第2の絶縁膜18が形成されている。第2のトレンチ16内には、第2の絶縁膜18を介して、第2の電極22が設けられている。第2の電極22は、第2のトレンチ16内に埋め込まれると共に、N形半導体層11の表面上にも設けられている。第2の電極22は、N形半導体層11の表面に対してオーミック接触して、電気的に接続されている。P形半導体層13は、第1のP形領域13aと、第2のP形領域13bとを有する。第1のP形領域13aは、横方向で隣り合う第1のトレンチ15の間に挟まれている。第2のP形領域13bは、第1のP形領域13aとベース層12との間、および第1のトレンチ15の底部とベース層12との間に存在する。第2のP形領域13bと第1の電極21との間には第1の絶縁膜17が設けられており、第2のP形領域13bは第1の電極21に接していない。N形半導体層11は、第1のN形領域11aと、第2のN形領域11bとを有する。第1のN形領域11aは、横方向で隣り合う第2のトレンチ16の間に挟まれている。第2のN形領域11bは、第1のN形領域11aとベース層12との間、および第2のトレンチ16の底部とベース層12との間に存在する。第2のN形領域11bと第2の電極22との間には第2の絶縁膜18が設けられており、第2のN形領域11bは第2の電極22に接していない。ここで、図1bは、P形半導体層13の縦方向深さ方向のP形不純物濃度atomscm3の分布と、N形半導体層11の縦方向深さ方向のN形不純物濃度atomscm3の分布を表す。第2のP形領域13bのP形不純物濃度は、第1のP形領域13aのP形不純物濃度よりも低い。第2のP形領域13bにおけるP形不純物濃度のピーク値は、第1のP形領域13aにおけるP形不純物濃度のピーク値より小さい。正孔の注入効率を抑える観点から、例えば、第2のP形領域13bにおけるP形不純物のピーク値は5×1016atomscm3以下が望ましい。また、第2のP形領域13bにおけるP形不純物のドーズ量は、例えば高速スイッチングタイプなどでは、1012atomscm2以下が望ましい。実際のP形不純物のドーズ量は、具体的な製品によって変わる。第1のP形領域13aにおけるP形不純物濃度のピーク値は1019atomscm3である。また、第2のP形領域13bの厚さは、第1のP形領域13aの厚さ第1のトレンチ15の深さD1よりも薄い。そして、第2のP形領域13b全体に含まれるP形不純物量は、第1のP形領域13a全体に含まれるP形不純物量よりも少ない。第2のN形領域11bのN形不純物濃度は、第1のN形領域11aのN形不純物濃度よりも低い。第2のN形領域11bにおけるN形不純物濃度のピーク値は、第1のN形領域11aにおけるN形不純物濃度のピーク値より小さい。電子の注入効率を抑える観点から、例えば、第2のN形領域11bにおけるN形不純物のピーク値は5×1016atomscm3以下が望ましい。また、第2のN形領域11bにおけるN形不純物のドーズ量は、例えば高速スイッチングタイプなどでは、1012atomscm2以下が望ましい。実際のN形不純物のドーズ量は、具体的な製品によって変わる。第1のN形領域11aにおけるN形不純物濃度のピーク値は1019atomscm3である。また、第2のN形領域11bの厚さは、第1のN形領域11aの厚さ第2のトレンチ16の深さD2よりも薄い。そして、第2のN形領域11b全体に含まれるN形不純物量は、第1のN形領域11a全体に含まれるN形不純物量よりも少ない。ベース層12のN形不純物濃度は、N形半導体層11の第1のN形領域11aのN形不純物濃度より低い。第2の電極22に対して第1の電極21が高電位とされ、第1の電極21と第2の電極22間に順方向電圧順方向バイアスが印加されると、オン状態となる。これとは逆に、第1の電極21に対して第2の電極22が高電位とされ、第1の電極21と第2の電極22間に逆方向電圧逆方向バイアスが印加されるとオフ状態となる。例えば、第1の電極21に正電位を、第2の電極22に0Vまたは負電位を与えて、第1の電極21と第2の電極22間に順方向電圧が印加されると、P形半導体層13から正孔がベース層12に注入され、N形半導体層11から電子がベース層12に注入され、第1の電極21と第2の電極22間の縦方向に順方向電流が流れる。第1の電極21は、P形不純物濃度が相対的に高い第1のP形領域13aに対して接している。このため、第1の電極21と第1のP形領域13aとの良好なオーミック接触が得られる。一方、ベース層12側の第2のP形領域13bは相対的にP形不純物濃度が低く、含有するP形不純物量が少ない。また、第1のP形領域13aは第1のトレンチ15で挟まれ、第1のトレンチ15内及び第1のP形領域13a上に第1の電極21が設けられている。すなわち、第1のP形領域13aの上面及び側面が、第1の電極21で囲まれている。そのような構造において、第1のトレンチ15間の間隔、または第1のP形領域13aの幅W1を微細にすることで、第1のP形領域13aにおける幅方向の全体に第1の電極21の電位を影響させることができる。すなわち、第1のP形領域13aにおいてベース層12側の端部にも第1の電極21の電位を影響させることができる。したがって、第1のP形領域13aの縦方向には電位差が生じない、もしくは縦方向の電位差が非常に小さくなる。これにより、順方向バイアスが印加されたオン状態において、第1のP形領域13aにおける縦方向の正孔の移動が規制され、第1のP形領域13aからはほとんど正孔はベース層12に注入されない。あるいは、第1のP形領域13aからベース層12に注入される正孔は非常に少ない。したがって、オン状態のときは、第2のP形領域13bからベース層12に正孔が注入される。第2のP形領域13bは、第1のP形領域13aに比べて含有するP形不純物量が少ない。このため、ベース層12への正孔の注入効率を低くでき、ターンオフ直後にベース層12に残留する正孔を少なくできる。この結果、ターンオフ時の逆方向電流を低減し、スイッチング損失を低減できる。なお、例えばプロトンなどのライフタイムキラーをベース層12に導入することで、正孔の再結合中心として機能する欠陥を誘起させ、ベース層12に注入された正孔のライフタイム制御を行う技術が知られている。しかし、ライフタイムキラーの導入はオフ状態での漏れ電流の増加につながる。本実施形態では、ベース層12にライフタイムキラーを導入せずに、P形半導体層13における不純物量制御と、第1のトレンチ15を形成して得られる幾何学的構造とにより、ターンオフ特性を改善する。したがって、ライフタイムキラーによるライフタイム制御を行う場合に比べて、オフ時の漏れ電流を少なくできる。この漏れ電流は温度依存性があり、高温になるほど漏れ電流が大きくなる傾向がある。本実施形態では、その漏れ電流を低減できるため、より高温での動作が可能となる。第1のトレンチ15間の間隔、または第1のP形領域13aの幅W1が大きいと、第1の電極21の電位を第1のP形領域13aの幅方向の全体に影響させることが困難になる。したがって、第1のP形領域13aの幅W1は、1μm以下が望ましい。第2の電極22は、N形不純物濃度が相対的に高い第1のN形領域11aに対して接している。このため、第2の電極22と第1のN形領域11aとの良好なオーミック接触が得られる。一方、ベース層12側の第2のN形領域11bは相対的にN形不純物濃度が低く、含有するN形不純物量が少ない。また、第1のN形領域11aは第2のトレンチ16で挟まれ、第2のトレンチ16内及び第1のN形領域11a上に第2の電極22が設けられている。すなわち、第1のN形領域11aの上面及び側面が、第2の電極22で囲まれている。そのような構造において、第2のトレンチ16間の間隔、または第1のN形領域11aの幅W2を微細にすることで、第1のN形領域11aにおける幅方向の全体に第2の電極22の電位を影響させることができる。すなわち、第1のN形領域11aにおいてベース層12側の端部にも第2の電極22の電位を影響させることができる。したがって、第1のN形領域11aの縦方向には電位差が生じない、もしくは縦方向の電位差が非常に小さくなる。これにより、順方向バイアスが印加されたオン状態において、第1のN形領域11aにおける縦方向の電子の移動が規制され、第1のN形領域11aからはほとんど電子はベース層12に注入されない。あるいは、第1のN形領域11aからベース層12に注入される電子は非常に少ない。したがって、オン状態のときは、第2のN形領域11bからベース層12に電子が注入される。第2のN形領域11bは、第1のN形領域11aに比べて含有するN形不純物量が少ない。このため、ベース層12への電子の注入効率を低くでき、ターンオフ直後にベース層12に残留する電子を少なくできる。この結果、ターンオフ時の逆方向電流を低減し、スイッチング損失を低減できる。また、本実施形態では、ベース層12にライフタイムキラーを導入せずに、N形半導体層11における不純物量制御と、第2のトレンチ16を形成して得られる幾何学的構造とにより、ターンオフ特性を改善する。したがって、ライフタイムキラーによるライフタイム制御を行う場合に比べて、オフ時の漏れ電流を少なくできる。この漏れ電流は温度依存性があり、高温になるほど漏れ電流が大きくなる傾向がある。本実施形態では、その漏れ電流を低減できるため、より高温での動作が可能となる。第2のトレンチ16間の間隔、または第1のN形領域11aの幅W2が大きいと、第2の電極22の電位を第1のN形領域11aの幅方向の全体に影響させることが困難になる。したがって、第1のN形領域11aの幅W2は、1μm以下が望ましい。図2に、ターンオフ電流特性のシミュレーション解析結果を示す。横軸は時間秒を、左側の縦軸は逆方向電圧VdVを、右側の縦軸は電流Aを表す。電流I1は、比較例のデバイスについてのターンオフ電流を表す。この比較例のデバイスは、前述した実施形態の構造においてトレンチ15、16、絶縁膜17、18を設けず、P形半導体層13及びN形半導体層11のそれぞれの不純物濃度を縦方向でほぼ均一に分布させたデバイスである。さらに、比較例のデバイスでは、ライフタイムキラーをベース層12に導入してキャリアのライフタイム制御を行った。電流I2は、前述した実施形態の構造を有するデバイスのターンオフ電流を表す。その構造において、第1のトレンチ15間の間隔、または第1のP形領域13aの幅W1は、1μmに設計した。第2のトレンチ16間の間隔、または第2のN形領域11aの幅W2は、1μmに設計した。図2の結果より、実施形態のターンオフ電流I2のピーク値は、比較例のターンオフ電流I1のピーク値の約3/8となっている。したがって、実施形態は、比較例よりもターンオフ時の電力損失が小さい。図3aは、逆方向電圧印加時の電流-電圧特性を、前述した比較例のデバイスと、実施形態のデバイスとで比較したシミュレーション解析結果を表す。横軸は、逆方向電圧Vを、縦軸は電流Aを表す。また、図3aのグラフにおける一部領域の拡大図を、図3bに表す。aは比較例についての電流-電圧特性を、bは実施形態についての電流-電圧特性を表す。図3a、bの結果より、実施形態の方が比較例よりも、逆方向バイアス時の漏れ電流が小さい。例えば300Vで、実施形態の漏れ電流は、比較例の漏れ電流の約1/200である。図4は、本実施形態に係る半導体装置における正孔の注入効率のシミュレーション結果を示す。横軸は、第1のトレンチ15の深さD1に対する、第1のトレンチ15間の間隔W1の比W1/D1を表す。縦軸は、γh=Jh/JhJnで表される正孔の注入効率γhを表す。Jhは、オン時にP形半導体層13からベース層12へ流れる正孔電流であり、Jnは、オン時にベース層12からP形半導体層13へ流れる電子電流を表す。0.25<γh<0.9であれば、オン状態で十分な順方向電流を得つつ、ターンオフ時の逆方向電流を抑制できるとの知見を得ている。したがって、W1/D1を、0.05<W1/D1<1.2の範囲内に設計することが望ましい。図5は、本実施形態に係る半導体装置における電子の注入効率のシミュレーション結果を示す。横軸は、第2のトレンチ16の深さD2に対する、第2のトレンチ16間の間隔W2の比W2/D2を表す。縦軸は、γe=Je/JpJeで表される電子の注入効率γeを表す。Jeは、オン時にN形半導体層11からベース層12へ流れる電子電流であり、Jpは、オン時にベース層12からN形半導体層11へ流れる正孔電流を表す。0.75<γe<0.9であれば、オン状態で十分な順方向電流を得つつ、ターンオフ時の逆方向電流を抑制できるとの知見を得ている。したがって、W2/D2を、0.05<W2/D2<1の範囲内に設計することが望ましい。第1の電極21と第2の電極22間に逆方向電圧が印加されると、P形半導体層13とベース層12とのPN接合から空乏層が広がる。このとき、第1のトレンチ15で挟まれた第1のP形領域13aの幅W1が狭い、もしくはアスペクト比幅W1に対する厚さD1の比が大きいことから、空乏層が第1のP形領域13aでピンチオフする。さらに、第1のP形領域13aは比較的不純物濃度が高いことから第1のP形領域13aでの空乏層の伸びが抑制される。このため、空乏層が第1の電極21には達しない。また、第2のトレンチ16で挟まれた第1のN形領域11aの幅W2が狭い、もしくはアスペクト比幅W2に対する厚さD2の比が大きいことから、空乏層が第1のN形領域11aでピンチオフする。さらに、第1のN形領域11aは比較的不純物濃度が高いことから第1のN形領域11aでの空乏層の伸びが抑制される。このため、空乏層が第2の電極22には達しない。これにより、オフ状態で高耐圧を実現できる。P形半導体層13は、例えばイオン注入法により、ベース層12の一方の主面側にP形不純物を導入することで形成できる。第1のトレンチ15を形成する前に、ベース層12の一方の表面側にP形不純物を導入して、図1bに示す不純物濃度分布を有するP形半導体層13を形成する。P形半導体層13とベース層12との境界付近が、面方向の全体にわたって相対的に低不純物濃度になるようにする。この後、例えばRIEReactiveIonEtching法で第1のトレンチ15を形成する。この後、第1のトレンチ15の底部及び側壁に第1の絶縁膜17を形成し、第1のトレンチ15内に第1の電極21を埋め込む。あるいは、ベース層12の一方の表面側に第1のトレンチ15を形成した後に、P形不純物の注入を行ってもよい。この場合、第1のトレンチ15で挟まれた部分が相対的に高不純物濃度になるようにする。この高不純物濃度領域を形成するイオン注入時、第1のトレンチ15の底部はマスクで覆っておく。第1のトレンチ15の底部より下の部分は相対的に低不純物濃度になるようにする。この低不純物濃度領域を形成するイオン注入時、第1のトレンチ15で挟まれた部分の上面はマスクで覆っておく。同様に、N形半導体層11は、イオン注入法により、ベース層12の他方の主面側にN形不純物を導入することで形成できる。第2のトレンチ16を形成する前に、ベース層12の他方の表面側にN形不純物を導入して、図1bに示す不純物濃度分布を有するN形半導体層11を形成する。N形半導体層11とベース層12との境界付近が、面方向の全体にわたって相対的に低不純物濃度になるようにする。この後、例えばRIE法で第2のトレンチ16を形成する。この後、第2のトレンチ16の底部及び側壁に第2の絶縁膜18を形成し、第2のトレンチ16内に第2の電極22を埋め込む。あるいは、ベース層12の他方の表面側に第2のトレンチ16を形成した後に、N形不純物の注入を行ってもよい。この場合、第2のトレンチ16で挟まれた部分が相対的に高不純物濃度になるようにする。この高不純物濃度領域を形成するイオン注入時、第2のトレンチ16の底部はマスクで覆っておく。第2のトレンチ16の底部より下の部分は相対的に低不純物濃度になるようにする。この低不純物濃度領域を形成するイオン注入時、第2のトレンチ16で挟まれた部分の上面はマスクで覆っておく。第2実施形態図6bは、第2実施形態に係る半導体装置の模式平面図である。図6bに示す要素が、紙面上下方向に複数繰り返し形成されている。図6cは、図6bにおけるA-A断面図である。図6dは、図6bにおけるB-B断面図である。図6eは、図6bにおけるC-C断面図である。本実施形態に係る半導体装置は、半導体層または基板61上に絶縁層62を介して半導体層が設けられたSOISiliconOnInsulator構造を有する。絶縁層62は、例えば酸化シリコン層である。絶縁層62上に、第1の電極41と第2の電極42とが設けられている。本実施形態に係る半導体装置は、それら第1の電極41と第2の電極42との間を結ぶ横方向に主電流経路が形成される横型デバイスである。第1の電極41と第2の電極42との間には、N形半導体層31と、N形のベース層32と、P形半導体層33とを含むダイオード構造が設けられている。N形半導体層31、ベース層32およびP形半導体層33は、絶縁層62上に設けられている。ベース層32とP形半導体層33は絶縁層62上で隣接し、PN接合している。N形半導体層31は、P形半導体層33とは反対側でベース層32に隣接している。P形半導体層33には、複数の第1のトレンチ35が形成されている。第1のトレンチ35は、P形半導体層33の表面から絶縁層62に達する。また、第1のトレンチ35は、P形半導体層33の端部からベース層32側に向けて延び、ベース層32には達していない。第1のトレンチ35のベース層32側の端部は、P形半導体層33とベース層32とのPN接合よりもP形半導体層33側に位置する。第1のトレンチ35の側壁には、第1の絶縁膜37が形成されている。第1のトレンチ35内には、第1の絶縁膜37を介して、第1の電極41が設けられている。第1の電極41は、第1のトレンチ35内に埋め込まれると共に、P形半導体層33の端部にも設けられている。第1の電極41は、P形半導体層33の端部に対してオーミック接触して、電気的に接続されている。N形半導体層31には、複数の第2のトレンチ36が形成されている。第2のトレンチ36は、N形半導体層31の表面から絶縁層62に達する。また、第2のトレンチ36は、N形半導体層31の端部からベース層32側に向けて延び、ベース層32には達していない。第2のトレンチ36のベース層32側の端部は、N形半導体層31に位置する。第2のトレンチ36の側壁には、第2の絶縁膜38が形成されている。第2のトレンチ36内には、第2の絶縁膜38を介して、第2の電極42が設けられている。第2の電極42は、第2のトレンチ36内に埋め込まれると共に、N形半導体層31の端部にも設けられている。第2の電極42は、N形半導体層31の端部に対してオーミック接触して、電気的に接続されている。P形半導体層33は、第1のP形領域33aと、第2のP形領域33bとを有する。第1のP形領域33aは、隣り合う第1のトレンチ35の間に挟まれている。第2のP形領域33bは、第1のP形領域33aとベース層32との間、および第1のトレンチ35のベース層32側の端部とベース層32との間に存在する。N形半導体層31は、第1のN形領域31aと、第2のN形領域31bとを有する。第1のN形領域31aは、隣り合う第2のトレンチ36の間に挟まれている。第2のN形領域31bは、第1のN形領域31aとベース層32との間、および第2のトレンチ36のベース層32側の端部とベース層32との間に存在する。ここで、図6aは、P形半導体層33の横方向のP形不純物濃度atomscm3の分布と、N形半導体層31の横方向のN形不純物濃度atomscm3の分布を表す。第2のP形領域33bのP形不純物濃度は、第1のP形領域33aのP形不純物濃度よりも低い。第2のP形領域33bにおけるP形不純物濃度のピーク値は、第1のP形領域33aにおけるP形不純物濃度のピーク値より小さい。正孔の注入効率を抑える観点から、例えば、第2のP形領域33bにおけるP形不純物のピーク値は5×1016atomscm3以下が望ましい。また、第2のP形領域33bにおけるP形不純物のドーズ量は、例えば高速スイッチングタイプなどでは、1012atomscm2以下が望ましい。実際のP形不純物のドーズ量は、具体的な製品によって変わる。第1のP形領域33aにおけるP形不純物濃度のピーク値は1019atomscm3である。また、第2のP形領域33bの長さは、第1のP形領域33aの長さ第1のトレンチ35の長さD3よりも短い。そして、第2のP形領域33b全体に含まれるP形不純物量は、第1のP形領域33a全体に含まれるP形不純物量よりも少ない。第2のN形領域31bのN形不純物濃度は、第1のN形領域31aのN形不純物濃度よりも低い。第2のN形領域31bにおけるN形不純物濃度のピーク値は、第1のN形領域31aにおけるN形不純物濃度のピーク値より小さい。電子の注入効率を抑える観点から、例えば、第2のN形領域31bにおけるN形不純物のピーク値は5×1016atomscm3以下が望ましい。また、第2のN形領域31bにおけるN形不純物のドーズ量は、例えば高速スイッチングタイプなどでは、1012atomscm2以下が望ましい。実際のN形不純物のドーズ量は、具体的な製品によって変わる。第1のN形領域31aにおけるN形不純物濃度のピーク値は1019atomscm3である。また、第2のN形領域31bの長さは、第1のN形領域31aの長さ第2のトレンチ36の長さD4よりも短い。そして、第2のN形領域31b全体に含まれるN形不純物量は、第1のN形領域31a全体に含まれるN形不純物量よりも少ない。ベース層32のN形不純物濃度は、N形半導体層31の第1のN形領域31aのN形不純物濃度より低い。第2の電極42に対して第1の電極41が高電位とされ、第1の電極41と第2の電極42間に順方向電圧順方向バイアスが印加されると、オン状態となる。これとは逆に、第1の電極41に対して第2の電極42が高電位とされ、第1の電極41と第2の電極42間に逆方向電圧逆方向バイアスが印加されるとオフ状態となる。例えば、第1の電極41に正電位を、第2の電極42に0Vまたは負電位を与えて、第1の電極41と第2の電極42間に順方向電圧が印加されると、P形半導体層33から正孔がベース層32に注入され、N形半導体層31から電子がベース層32に注入され、第1の電極41と第2の電極42間の縦方向に順方向電流が流れる。第1の電極41は、P形不純物濃度が相対的に高い第1のP形領域33aに対して接している。このため、第1の電極41と第1のP形領域33aとの良好なオーミック接触が得られる。一方、ベース層32側の第2のP形領域33bは相対的にP形不純物濃度が低く、含有するP形不純物量が少ない。また、第1のP形領域33aは第1のトレンチ35で挟まれ、第1のトレンチ35内及び第1のP形領域33aの端部に第1の電極41が設けられている。すなわち、第1のP形領域33aの端部及び側面が、第1の電極41で囲まれている。そのような構造において、第1のトレンチ35間の間隔、または第1のP形領域33aの幅W3を微細にすることで、第1のP形領域33aにおける幅方向の全体に第1の電極41の電位を影響させることができる。すなわち、第1のP形領域33aにおいてベース層32側の端部にも第1の電極41の電位を影響させることができる。したがって、第1のP形領域33aの長さ方向には電位差が生じない、もしくは長さ方向の電位差が非常に小さくなる。これにより、順方向バイアスが印加されたオン状態において、第1のP形領域33aにおける長さ方向の正孔の移動が規制され、第1のP形領域33aからはほとんど正孔はベース層32に注入されない。あるいは、第1のP形領域33aからベース層32に注入される正孔は非常に少ない。したがって、オン状態のときは、第2のP形領域33bからベース層32に正孔が注入される。第2のP形領域33bは、第1のP形領域33aに比べて含有するP形不純物量が少ない。このため、ベース層32への正孔の注入効率を低くでき、ターンオフ直後にベース層32に残留する正孔を少なくできる。この結果、ターンオフ時の逆方向電流を低減し、スイッチング損失を低減できる。本実施形態においても、ベース層32にライフタイムキラーを導入せずに、P形半導体層33における不純物量制御と、第1のトレンチ35を形成して得られる幾何学的構造とにより、ターンオフ特性を改善する。したがって、ライフタイムキラーによるライフタイム制御を行う場合に比べて、オフ時の漏れ電流を少なくできる。漏れ電流を低減できるため、より高温での動作が可能となる。第1のトレンチ35間の間隔、または第1のP形領域33aの幅W3が大きいと、第1の電極41の電位を第1のP形領域33aの幅方向の全体に影響させることが困難になる。したがって、第1のP形領域33aの幅W3は、1μm以下が望ましい。第2の電極42は、N形不純物濃度が相対的に高い第1のN形領域31aに対して接している。このため、第2の電極42と第1のN形領域31aとの良好なオーミック接触が得られる。一方、ベース層32側の第2のN形領域31bは相対的にN形不純物濃度が低く、含有するN形不純物量が少ない。また、第1のN形領域31aは第2のトレンチ36で挟まれ、第2のトレンチ36内及び第1のN形領域31aの端部に第2の電極42が設けられている。すなわち、第1のN形領域31aの端部及び側面が、第2の電極42で囲まれている。そのような構造において、第2のトレンチ36間の間隔、または第1のN形領域31aの幅W4を微細にすることで、第1のN形領域31aにおける幅方向の全体に第2の電極42の電位を影響させることができる。すなわち、第1のN形領域31aにおいてベース層32側の端部にも第2の電極42の電位を影響させることができる。したがって、第1のN形領域31aの長さ方向には電位差が生じない、もしくは長さ方向の電位差が非常に小さくなる。これにより、順方向バイアスが印加されたオン状態において、第1のN形領域31aにおける長さ方向の電子の移動が規制され、第1のN形領域31aからはほとんど電子はベース層32に注入されない。あるいは、第1のN形領域31aからベース層32に注入される電子は非常に少ない。したがって、オン状態のときは、第2のN形領域31bからベース層32に電子が注入される。第2のN形領域31bは、第1のN形領域31aに比べて含有するN形不純物量が少ない。このため、ベース層32への電子の注入効率を低くでき、ターンオフ直後にベース層32に残留する電子を少なくできる。この結果、ターンオフ時の逆方向電流を低減し、スイッチング損失を低減できる。また、ベース層32にライフタイムキラーを導入せずに、N形半導体層31における不純物量制御と、第2のトレンチ36を形成して得られる幾何学的構造とにより、ターンオフ特性を改善する。したがって、ライフタイムキラーによるライフタイム制御を行う場合に比べて、オフ時の漏れ電流を少なくできる。また、漏れ電流を低減できるため、より高温での動作が可能となる。第2のトレンチ36間の間隔、または第1のN形領域31aの幅W4が大きいと、第2の電極42の電位を第1のN形領域31aの幅方向の全体に影響させることが困難になる。したがって、第1のN形領域31aの幅W4は、1μm以下が望ましい。第1の電極41と第2の電極42間に逆方向電圧が印加されると、P形半導体層33とベース層32とのPN接合から空乏層が広がる。このとき、第1のトレンチ35で挟まれた第1のP形領域33aの幅W3が狭い、もしくは幅W3に対する長さD3の比が大きいことから、空乏層が第1のP形領域33aでピンチオフする。さらに、第1のP形領域33aは比較的不純物濃度が高いことから第1のP形領域33aでの空乏層の伸びが抑制される。このため、空乏層が第1の電極41には達しない。また、第2のトレンチ36で挟まれた第1のN形領域31aの幅W4が狭い、もしくは幅W4に対する長さD4の比が大きいことから、空乏層が第1のN形領域31aでピンチオフする。さらに、第1のN形領域31aは比較的不純物濃度が高いことから第1のN形領域31aでの空乏層の伸びが抑制される。このため、空乏層が第2の電極42には達しない。これにより、オフ状態で高耐圧を実現できる。P形半導体層33は、第1のトレンチ35を形成する前に、図示しないマスクを使ったイオン注入法により形成することができる。N形半導体層31も、第2のトレンチ36を形成する前に、図示しないマスクを使ったイオン注入法により形成することができる。本実施形態では、半導体層の横方向に図6aに示すような不純物濃度分布が形成される。これは、半導体層の深さ方向の不純物濃度分布を制御する場合よりも容易である。第3実施形態図7は、第3実施形態に係る半導体装置の模式である。図8aは、図7におけるa-a’断面を表し、図8bは、図7におけるb-b’断面を表す。本実施形態に係る半導体装置は、半導体層または基板における一方の主面側に設けられた第1の電極71と、同じ主面側に設けられた第2の電極72との間を結ぶ横方向に主電流経路が形成される横型デバイスである。P形またはN形の基板81上に、N-形のベース層77が設けられている。ベース層77における同じ表面側に、選択的にP形半導体層73とN形半導体層74とが離間して設けられている。図8aに示すように、P形半導体層73には、複数の第1のトレンチ75が形成されている。第1のトレンチ75は、ベース層77には達していない。すなわち、第1のトレンチ75の底部は、P形半導体層73とベース層77とのPN接合よりもP形半導体層73側に位置する。第1のトレンチ75の底部とベース層77との間にはP形半導体層73が存在する。第1のトレンチ75の内壁側壁及び底部には、第1の絶縁膜78が形成されている。第1のトレンチ75内には、第1の絶縁膜78を介して、第1の電極71が設けられている。第1の電極71は、第1のトレンチ75内に埋め込まれると共に、P形半導体層73の表面上にも設けられている。第1の電極71は、P形半導体層73の表面に対してオーミック接触して、電気的に接続されている。図8bに示すように、N形半導体層74には、複数の第2のトレンチ76が形成されている。第2のトレンチ76は、ベース層77には達していない。すなわち、第2のトレンチ76の底部はN形半導体層74に位置する。第2のトレンチ76の底部とベース層77との間にはN形半導体層74が存在する。第2のトレンチ76の内壁側壁及び底部には、第2の絶縁膜79が形成されている。第2のトレンチ76内には、第2の絶縁膜79を介して、第2の電極72が設けられている。第2の電極72は、第2のトレンチ76内に埋め込まれると共に、N形半導体層74の表面上にも設けられている。第2の電極72は、N形半導体層74の表面に対してオーミック接触して、電気的に接続されている。P形半導体層73は、第1のP形領域73aと、第2のP形領域73bとを有する。第1のP形領域73aは、隣り合う第1のトレンチ75の間に挟まれている。第2のP形領域73bは、第1のP形領域73aとベース層77との間、および第1のトレンチ75の底部とベース層77との間に存在する。第2のP形領域73bと第1の電極71との間には第1の絶縁膜78が設けられ、第2のP形領域73bは第1の電極71に接していない。N形半導体層74は、第1のN形領域74aと、第2のN形領域74bとを有する。第1のN形領域74aは、隣り合う第2のトレンチ76の間に挟まれている。第2のN形領域74bは、第1のN形領域74aとベース層77との間、および第2のトレンチ76の底部とベース層77との間に存在する。第2のN形領域74bと第2の電極72との間には第2の絶縁膜79が設けられ、第2のN形領域74bは第2の電極72に接していない。前述した実施形態と同様、第2のP形領域73bのP形不純物濃度は、第1のP形領域73aのP形不純物濃度よりも低い。第2のP形領域73bにおけるP形不純物濃度のピーク値は、第1のP形領域73aにおけるP形不純物濃度のピーク値より小さい。正孔の注入効率を抑える観点から、例えば、第2のP形領域73bにおけるP形不純物のピーク値は5×1016atomscm3以下が望ましい。また、第2のP形領域73bにおけるP形不純物のドーズ量は、例えば高速スイッチングタイプなどでは、1012atomscm2以下が望ましい。実際のP形不純物のドーズ量は、具体的な製品によって変わる。第1のP形領域73aにおけるP形不純物濃度のピーク値は1019atomscm3である。また、第2のP形領域73bの厚さは、第1のトレンチ75の深さよりも小さい。そして、第2のP形領域73b全体に含まれるP形不純物量は、第1のP形領域73a全体に含まれるP形不純物量よりも少ない。第2のN形領域74bのN形不純物濃度は、第1のN形領域74aのN形不純物濃度よりも低い。第2のN形領域74bにおけるN形不純物濃度のピーク値は、第1のN形領域74aにおけるN形不純物濃度のピーク値より小さい。電子の注入効率を抑える観点から、例えば、第2のN形領域74bにおけるN形不純物のピーク値は5×1016atomscm3以下が望ましい。また、第2のN形領域74bにおけるN形不純物のドーズ量は、例えば高速スイッチングタイプなどでは、1012atomscm2以下が望ましい。実際のN形不純物のドーズ量は、具体的な製品によって変わる。第1のN形領域74aにおけるN形不純物濃度のピーク値は1019atomscm3である。また、第2のN形領域74bの厚さは、第2のトレンチ76の深さよりも小さい。第2のN形領域74b全体に含まれるN形不純物量は、第1のN形領域74a全体に含まれるN形不純物量よりも少ない。ベース層77のN形不純物濃度は、N形半導体層74の第1のN形領域74aのN形不純物濃度より低い。第1のトレンチ75上には、第1のP形領域73aの上部側面を挟むように絶縁膜82図7が設けられている。同様に、第2のトレンチ76上には、第1のN形領域74aの上部側面を挟むように絶縁膜83図7が設けられている。また、基板81の裏面には、裏面電極80が設けられている。裏面電極80は、基板81の電位を固定する場合は、0Vもしくは第1の電極71と同電位に設定される。これに限らず、場合によって、裏面電極80は、第2の電極72と同電位、その他任意の電位に設定することができる。本実施形態に係る半導体装置において、第2の電極72に対して第1の電極71が高電位とされ、第1の電極71と第2の電極72間に順方向電圧順方向バイアスが印加されると、オン状態となる。これとは逆に、第1の電極71に対して第2の電極72が高電位とされ、第1の電極71と第2の電極72間に逆方向電圧逆方向バイアスが印加されるとオフ状態となる。順方向バイアスが印加されると、P形半導体層73から正孔がベース層77に注入され、N形半導体層74から電子がベース層77に注入され、第1の電極71と第2の電極72間に順方向電流が流れる。第1の電極71は、P形不純物濃度が相対的に高い第1のP形領域73aに対して接している。このため、第1の電極71と第1のP形領域73aとの良好なオーミック接触が得られる。一方、ベース層77側の第2のP形領域73bは相対的にP形不純物濃度が低く、含有するP形不純物量が少ない。また、第1のP形領域73aは第1のトレンチ75で挟まれ、第1のトレンチ75内及び第1のP形領域73a上に第1の電極71が設けられている。すなわち、第1のP形領域73aの上面及び側面が、第1の電極71で囲まれている。そのような構造において、第1のトレンチ75間の間隔を狭くする1μm以下にすることで、第1のP形領域73aにおける幅方向の全体に第1の電極71の電位を影響させることができる。これにより、第1のP形領域73aの縦方向には電位差が生じない、もしくは縦方向の電位差が非常に小さくなる。これにより、順方向バイアスが印加されたオン状態において、第1のP形領域73aにおける縦方向の正孔の移動が規制され、第1のP形領域73aからはほとんど正孔はベース層77に注入されない。あるいは、第1のP形領域73aからベース層77に注入される正孔は非常に少ない。したがって、オン状態のときは、第2のP形領域73bからベース層77に正孔が注入される。第2のP形領域73bは、第1のP形領域73aに比べて含有するP形不純物量が少ない。このため、ベース層77への正孔の注入効率を低くでき、ターンオフ直後にベース層77に残留する正孔を少なくできる。この結果、ターンオフ時の逆方向電流を低減し、スイッチング損失を低減できる。本実施形態においても、ベース層77にライフタイムキラーを導入せずに、P形半導体層73における不純物量制御と、第1のトレンチ75を形成して得られる幾何学的構造とにより、ターンオフ特性を改善する。したがって、ライフタイムキラーによるライフタイム制御を行う場合に比べて、オフ時の漏れ電流を少なくできる。この漏れ電流は温度依存性があり、高温になるほど漏れ電流が大きくなる傾向がある。本実施形態では、その漏れ電流を低減できるため、より高温での動作が可能となる。一方、第2の電極72は、N形不純物濃度が相対的に高い第1のN形領域74aに対して接している。このため、第2の電極72と第1のN形領域74aとの良好なオーミック接触が得られる。ベース層77側の第2のN形領域74bは相対的にN形不純物濃度が低く、含有するN形不純物量が少ない。また、第1のN形領域74aは第2のトレンチ76で挟まれ、第2のトレンチ76内及び第1のN形領域74a上に第2の電極72が設けられている。すなわち、第1のN形領域74aの上面及び側面が、第2の電極72で囲まれている。そのような構造において、第2のトレンチ76間の間隔を狭くする1μm以下にすることで、第1のN形領域74aにおける幅方向の全体に第2の電極72の電位を影響させることができる。これにより、第1のN形領域74aの縦方向には電位差が生じない、もしくは縦方向の電位差が非常に小さくなる。これにより、順方向バイアスが印加されたオン状態において、第1のN形領域74aにおける縦方向の電子の移動が規制され、第1のN形領域74aからはほとんど電子はベース層77に注入されない。あるいは、第1のN形領域74aからベース層77に注入される電子は非常に少ない。したがって、オン状態のときは、第2のN形領域74bからベース層77に電子が注入される。第2のN形領域74bは、第1のN形領域74aに比べて含有するN形不純物量が少ない。このため、ベース層77への電子の注入効率を低くでき、ターンオフ直後にベース層77に残留する電子を少なくできる。この結果、ターンオフ時の逆方向電流を低減し、スイッチング損失を低減できる。本実施形態においても、ベース層77にライフタイムキラーを導入せずに、N形半導体層74における不純物量制御と、第2のトレンチ76を形成して得られる幾何学的構造とにより、ターンオフ特性を改善する。したがって、ライフタイムキラーによるライフタイム制御を行う場合に比べて、オフ時の漏れ電流を少なくできる。この漏れ電流は温度依存性があり、高温になるほど漏れ電流が大きくなる傾向がある。本実施形態では、その漏れ電流を低減できるため、より高温での動作が可能となる。また、本実施形態の構造に対しても、図4、5を参照して説明したシミュレーション解析の結果が適用される。また、図7、8の実施形態において、図9に示すように、基板91上に絶縁層92を介してベース層77を設けたいわゆるSOISiliconOnInsulatorにしてもよい。基板91の裏面に設けられた裏面電極90は、基板91の電位を固定する場合は、0Vもしくは第1のP形領域73aに接する電極と同電位に設定される。これに限らず、場合によって、裏面電極90は、第1のN形領域74aに接する電極と同電位、その他任意の電位に設定することができる。第4実施形態図10aは、第4実施形態に係る半導体装置の模式図である。本実施形態の半導体装置は、共通の基板または半導体層上に設けられたトランジスタセル10aとダイオードセル20aとを有する。トランジスタセル10a及びダイオードセル20aは、それらに共通な要素として、N形ベース層12と、第1の電極23と、第2の電極24とを有する。N形ベース層12は第1の面とその反対側の第2の面とを有し、第1の面側に第1の電極23が設けられ、第2の面側に第2の電極24が設けられている。トランジスタセル10a及びダイオードセル20aは、いずれも第1の電極23と第2の電極24との間を結ぶ縦方向に主電流経路が形成される縦型デバイスである。トランジスタセル10a及びダイオードセル20aは、第1の電極23と第2の電極24との間に電気的に並列接続されている。トランジスタセル10a及びダイオードセル20aは、例えば誘導性負荷に接続される。トランジスタセル10aは、ゲート電極57に与えられるゲート電位に応じてオンオフされるスイッチング素子として機能する。ダイオードセル20aは、誘導性負荷に蓄積されたエネルギーによる還流電流を流すフリーホイールダイオードとして機能する。あるいは、ダイオードセル20aは、サージ電流を流す保護素子として機能する。トランジスタセル10aは、例えば、トレンチゲート構造の縦型IGBTInsulatedGateBipolarTransistorである。すなわち、トランジスタセル10aは、コレクタ層として機能するP形半導体層51と、N形半導体層52と、N形ベース層12と、P形ベース層53と、エミッタ領域として機能するN形半導体領域54と、P形コンタクト領域55と、トレンチゲート56とを有する。P形半導体層51は、第2の電極24上に設けられている。N形半導体層52は、P形半導体層51上に設けられている。N形ベース層12は、N形半導体層52上に設けられている。P形ベース層53は、N形ベース層12上に設けられている。N形半導体領域54及びP形コンタクト領域55は、P形ベース層53上に選択的に設けられている。N形半導体領域54は、N形ベース層12よりもN形不純物濃度が高い。P形コンタクト領域55は、P形ベース層53よりもP形不純物濃度が高い。N形半導体領域54及びP形コンタクト領域55は、例えば、平面視にて、トレンチゲート56が延びる方向に交互にレイアウトされている。N形半導体領域54の上面及び側面には第1の電極23が設けられ、N形半導体領域54の上面及び側面は第1の電極23とオーミック接触している。P形コンタクト領域55の上面及び側面にも第1の電極23が設けられ、P形コンタクト領域55の上面及び側面は第1の電極23とオーミック接触している。トレンチゲート56は、ゲートトレンチ59と、ゲート絶縁膜58と、ゲート電極57とを有する。ゲートトレンチ56は、隣り合うN形半導体領域54とN形半導体領域54との間の部分の下のP形ベース層53を貫通して、N形ベース層12に達する。ゲートトレンチ59の側壁及び底部にゲート絶縁膜58が設けられている。ゲートトレンチ59内におけるゲート絶縁膜58の内側にゲート電極57が設けられている。ゲート電極57は、ゲート絶縁膜58を介してP形ベース層53に対向している。ゲート電極57上にはゲート絶縁膜58が設けられ、ゲート電極57と第1の電極23とは接していない。ゲート電極57の一部は上方に引き出されて、図示しないゲート配線と接続されている。相対的に、第1の電極23に低電位、第2の電極24に高電位が印加された状態で、ゲート電極57に所望のゲート電位が印加されると、P形ベース層53におけるゲート絶縁膜58との界面付近に反転層チャネルが形成される。これにより、電子がN形半導体領域エミッタ領域54からチャネルを介してN形ベース層12に注入され、トランジスタセル10aがオン状態となる。このときさらに、P形半導体層51から正孔がN形ベース層12に注入される。IGBTでは、オン状態のとき、正孔がP形半導体層コレクタ層51からN形ベース層12に注入され、伝導度変調が生じ、N形ベース層12の抵抗が低減する。次に、ダイオードセル20aについて説明する。ダイオードセル20aは、第1の電極23と第2の電極24との間に、N形半導体層65と、N形半導体層66と、N形ベース層12と、P形半導体層13とが設けられたダイオード構造を有する。N形半導体層65は、第2の電極24上に設けられている。N形半導体層66は、N形半導体層65上に設けられている。N形ベース層12は、N形半導体層66上に設けられている。P形半導体層13は、N形ベース層12上に設けられている。P形半導体層13には、複数のトレンチ15が形成されている。トレンチ15は、P形半導体層13の表面からN形ベース層12側に向けて延び、N形ベース層12には達していない。すなわち、トレンチ15の底部は、P形半導体層13とN形ベース層12とのPN接合よりもP形半導体層13側に位置する。トレンチ15の底部とN形ベース層12との間にはP形半導体層13が存在する。ダイオードセル20aの複数のトレンチ15、およびトランジスタセル10aの複数のゲートトレンチ59は、同じマスクを使ったエッチングにて同時に形成することができる。トレンチ15の幅、複数のトレンチ15のピッチ、ゲートトレンチ59の幅、複数のゲートトレンチ59のピッチは、マスクパターンの設計により、それぞれ任意に形成することができる。トレンチ15の内壁側壁及び底部には、絶縁膜17が形成されている。トレンチ15内には、絶縁膜17を介して、埋込電極25が設けられている。埋込電極25上およびP形半導体層13の表面上には、第1の電極23が設けられている。第1の電極23は埋込電極25に接している。あるいは、第1の電極23の一部を、埋込電極25としてトレンチ15内に設けてもよい。すなわち、第1の電極23と埋込電極25とは同じ材料から一体に形成されてもよい。埋込電極25と第1の電極23とは、電気的につながっている。また、第1の電極23は、P形半導体層13の上面及び側面に対してオーミック接触している。P形半導体層13は、第1のP形領域13aと、第2のP形領域13bとを有する。第1のP形領域13aは、横方向で隣り合う第1のトレンチ15の間に挟まれた部分と、第1の電極23に接した部分とを有する。第2のP形領域13bは、第1のP形領域13aとN形ベース層12との間、およびトレンチ15の底部とN形ベース層12との間に存在する。第2のP形領域13bと埋込電極25との間には絶縁膜17が設けられている。第2のP形領域13bは、埋込電極25及び第1の電極23に接していない。第2のP形領域13bのP形不純物濃度は、第1のP形領域13aのP形不純物濃度よりも低い。第2のP形領域13bにおけるP形不純物濃度のピーク値は、第1のP形領域13aにおけるP形不純物濃度のピーク値より小さい。正孔の注入効率を抑える観点から、例えば、第2のP形領域13bにおけるP形不純物のピーク値は5×1016atomscm3以下が望ましい。また、第2のP形領域13bにおけるP形不純物のドーズ量は、例えば高速スイッチングタイプなどでは、1012atomscm2以下が望ましい。実際のP形不純物のドーズ量は、具体的な製品によって変わる。第1のP形領域13aにおけるP形不純物濃度のピーク値は1019atomscm3である。また、第2のP形領域13bの厚さは、第1のP形領域13aの厚さトレンチ15の深さよりも小さい。そして、第2のP形領域13b全体に含まれるP形不純物量は、第1のP形領域13a全体に含まれるP形不純物量よりも少ない。第2の電極24に対して第1の電極23が高電位とされ、第1の電極23と第2の電極24間に順方向電圧順方向バイアスが印加されると、ダイオードセル20aはオン状態となる。これとは逆に、第1の電極23に対して第2の電極24が高電位とされ、第1の電極23と第2の電極24間に逆方向電圧逆方向バイアスが印加されるとオフ状態となる。第1の電極23は、P形不純物濃度が相対的に高い第1のP形領域13aに対して接している。このため、第1の電極23と第1のP形領域13aとの良好なオーミック接触が得られる。一方、N形ベース層12側の第2のP形領域13bは相対的にP形不純物濃度が低く、含有するP形不純物量が少ない。また、第1のP形領域13aはトレンチ15で挟まれ、トレンチ15内には、第1の電極23と同じ電位が与えられる埋込電極25が設けられている。すなわち、第1のP形領域13aの上面及び側面が、同じ電位が与えられる電極で囲まれている。そのような構造において、トレンチ15間の間隔、または第1のP形領域13aの幅を微細にすることで、第1のP形領域13aにおける幅方向の全体に第1の電極23の電位を影響させることができる。すなわち、第1のP形領域13aにおいてN形ベース層12側の端部にも第1の電極23の電位を影響させることができる。したがって、第1のP形領域13aの縦方向には電位差が生じない、もしくは縦方向の電位差が非常に小さくなる。これにより、ダイオードセル20aに順方向バイアスが印加されたオン状態において、第1のP形領域13aにおける縦方向の正孔の移動が規制され、第1のP形領域13aからはほとんど正孔はN形ベース層12に注入されない。あるいは、第1のP形領域13aからN形ベース層12に注入される正孔は非常に少ない。したがって、ダイオードセル20aがオン状態のときは、第2のP形領域13bからN形ベース層12に正孔が注入される。第2のP形領域13bは、第1のP形領域13aに比べて含有するP形不純物量が少ない。このため、N形ベース層12への正孔の注入効率を低くでき、ダイオードセル20aがターンオフ直後にN形ベース層12に残留する正孔を少なくできる。この結果、ターンオフ時の逆方向電流を低減し、スイッチング損失を低減できる。すなわち、本実施形態のダイオードセル20aでは、N形ベース層12にライフタイムキラーを導入せずに、P形半導体層13における不純物量制御と、トレンチ15を形成して得られる幾何学的構造とにより、ターンオフ特性を改善する。したがって、ライフタイムキラーによるライフタイム制御を行う場合に比べて、オフ時の漏れ電流を少なくできる。この漏れ電流は温度依存性があり、高温になるほど漏れ電流が大きくなる傾向がある。本実施形態では、その漏れ電流を低減できるため、より高温での動作が可能となる。トレンチ15間の間隔、または第1のP形領域13aの幅が大きいと、第1の電極23の電位を第1のP形領域13aの幅方向の全体に影響させることが困難になる。したがって、第1のP形領域13aの幅は、1μm以下が望ましい。また、ダイオードセル20aにおけるカソード側第2の電極24側に設けられたN形半導体層65の膜厚を薄くすることで、正孔がN形半導体層65を通り抜け、電子の注入を抑制することができる。すなわち、カソード側からのN形ベース層12への電子の注入効率を低くでき、ターンオフ時の逆方向電流を低減し、スイッチング損失を低減できる。次に、図10bは、第4の実施形態の半導体装置の変形例を示す。この半導体装置も、共通の基板上に形成され、第1の電極23と第2の電極24との間に並列接続されたトランジスタセル10bとダイオードセル20bとを有する。トランジスタセル10bは、前述したトランジスタセル10aとコレクタ側第2の電極24側の構造が異なる。すなわち、トランジスタセル10bにおいて、第2の電極24上には、P形半導体領域47及びN形半導体領域46が設けられている。P形半導体領域47及びN形半導体領域46は、横方向に交互にレイアウトされている。それらP形半導体領域47及びN形半導体領域46上に、P形半導体層45が設けられている。P形半導体領域47は、P形半導体層45よりもP形不純物濃度が高く、第2の電極24に対してオーミック接触するコンタクト領域として機能する。N形半導体領域46がコレクタ側に設けられることで、正孔注入の面積が低減し、N形ベース層12への正孔注入効率を低くできる。ダイオードセル20bにおいても、前述したダイオードセル20aとカソード側第2の電極24側の構造が異なる。すなわち、ダイオードセル20bにおいて、第2の電極24上には、P形半導体領域49及びN形半導体領域48が設けられている。P形半導体領域49及びN形半導体領域48は、横方向に交互にレイアウトされている。それらP形半導体領域49及びN形半導体領域48上に、N形半導体層66が設けられている。N形半導体領域48は、N形半導体層66よりもN形不純物濃度が高く、第2の電極24に対してオーミック接触するコンタクト領域として機能する。P形半導体領域49がカソード側に設けられることで、電子注入の面積が低減し、N形ベース層12への電子注入効率を低くできる。次に、図11aは、第4の実施形態の半導体装置の他の変形例を示す。この半導体装置も、共通の基板上に形成され、第1の電極23と第2の電極24との間に並列接続されたトランジスタセル10cとダイオードセル20bとを有する。トランジスタセル10cは、前述したトランジスタセル10aにおけるP形半導体層コレクタ層51を、N形半導体層ドレイン層67に置き換えたMOSFETMetalOxideSemiconductorFieldEffectTransistor構造を有する。次に、図11bは、第4の実施形態の半導体装置のさらに他の変形例を示す。この半導体装置も、共通の基板上に形成され、第1の電極23と第2の電極24との間に並列接続されたトランジスタセル10dとダイオードセル20bとを有する。このトランジスタセル10dも、MOSFET構造を有する。また、トランジスタセル10dのドレイン側第2の電極24側には、図10bに示すトランジスタセル10bと同様に、横方向に交互にレイアウトされたP形半導体領域47及びN形半導体領域46が設けられている。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。