アノード端子がグランド側に配置されてカソード端子が電源Vddのプラス電極側に配置されるフォトダイオード10と、前記フォトダイオードに対して前記電源から出力されるリセット電圧を一旦印加するためのリセット手段11と、前記リセット手段によりリセット電圧が一旦印加された前記フォトダイオードに対して光が入射された後において前記フォトダイオードのカソード端子とグランドとの間の電圧に応じて前記フォトダイオードの受光強度を示す検出信号を出力する検出回路12、13、14と、を備える画素回路であって、前記検出回路は、前記フォトダイオードのカソード端子とグランドとの間の電圧が前記リセット電圧よりも小さい第1の閾値Vref1に比べて小さいか否かを判定する第1の比較回路12と、前記フォトダイオードのカソード端子とグランドとの間の電圧が前記第1の閾値よりも小さい第2の閾値Vref2に比べて小さいか否かを判定する第2の比較回路13と、前記フォトダイオードのカソード端子とグランドとの間の電圧が前記第1の閾値に比べて小さいと前記第1の比較回路が判定してから前記フォトダイオードのカソード端子とグランドとの間の電圧が前記第2の閾値に比べて小さいと前記第2の比較回路が判定するまでの時間差Thを示す信号として前記検出信号を出力する信号出力回路14、33と、を備えることを特徴とする画素回路。前記信号出力回路14は、前記時間差Thをパルス幅とするパルス信号を前記検出信号として出力することを特徴とする請求項1に記載の画素回路。前記信号出力回路は、前記フォトダイオードのカソード端子とグランドとの間の電圧が前記第1の閾値に比べて小さいと前記第1の比較回路が判定してから、前記フォトダイオードのカソード端子とグランドとの間の電圧が前記第2の閾値に比べて小さいと前記第2の比較回路が判定するまでの間にて基準クロック回路22から入力されるクロックの個数をカウントしてこのカウントされた個数を前記検出信号として出力するカウンタ回路33を備えることを特徴とする請求項1に記載の画素回路。前記フォトダイオードのカソード端子とグランドとの間の電圧が前記第1の閾値Vref1に比べて小さいと判定したときには、前記第1の比較回路30の出力信号のレベルがローレベルからハイレベルに変化するものであり、前記フォトダイオードのカソード端子とグランドとの間の電圧が前記第2の閾値Vref2に比べて小さいと判定したときには、前記第2の比較回路31の出力信号のレベルがローレベルからハイレベルに変化するものであり、前記カウンタ回路は、前記第1の比較回路の出力信号の立ち上がり時にて前記クロックの個数のカウントを開始し、前記第2の比較回路の出力信号の立ち上がり時にて前記クロックの個数のカウントを終了することを特徴とする請求項3に記載の画素回路。前記信号出力回路は、前記基準クロック回路22からクロックが入力され、かつ前記第2の比較回路の出力信号としてローレベル信号が入力されるときには、前記基準クロック回路22から入力されるクロックを前記カウンタ回路33に出力する論理回路32を備え、前記カウンタ回路は、前記第1の比較回路の出力信号の立ち上がり時にて、前記論理回路から与えられるクロックの個数のカウントを開始し、前記論理回路32は、前記第2の比較回路31の出力信号の立ち上がり時にて、前記基準クロック回路22からのクロックを前記カウンタ回路に出力することを停止して、前記カウンタ回路が前記クロックの個数のカウントを終了するようになっていることを特徴とする請求項4に記載の画素回路。前記第1の比較回路は、前記フォトダイオードのカソード端子とグランドとの間の電圧が前記第1の閾値Vref1に比べて小さくなると、出力信号のレベルがローレベルからハイレベルに変化する第1のインバータ回路30であり、前記第2の比較回路は、前記フォトダイオードのカソード端子とグランドとの間の電圧が前記第2の閾値Vref2に比べて小さくなると、出力信号のレベルがローレベルからハイレベルに変化する第2のインバータ回路31であることを特徴とする請求項4または5に記載の画素回路。前記第1のインバータ回路30は、第1のpMOSトランジスタ30aと第1のnMOSトランジスタ30bとから構成されており、前記第1のpMOSトランジスタのゲート端子と前記第1のnMOSトランジスタのゲート端子とは接続されて入力端子を構成し、前記第1のpMOSトランジスタのドレイン端子と前記第1のnMOSトランジスタのドレイン端子とは接続されて出力端子を構成し、前記第1のpMOSトランジスタのソース端子は前記電源Vddのプラス電極に接続され、前記第1のnMOSトランジスタのソース端子はグランドに接続されており、前記第1のpMOSトランジスタにおけるチャネル幅Waとチャネル長Laとの比Wa/Laを調整し、かつ前記第1のnMOSトランジスタにおけるチャネル幅Wbとチャネル長Lbとの比Wb/Lbを調整することにより、前記第1の閾値Vref1が設定されていることを特徴とする請求項6に記載の画素回路。前記第2のインバータ回路31は、第2のpMOSトランジスタ31aと第2のnMOSトランジスタ31bとから構成されており、前記第2のpMOSトランジスタのゲート端子と前記第2のnMOSトランジスタのゲート端子とは接続されて入力端子を構成し、前記第2のpMOSトランジスタのドレイン端子と前記第2のnMOSトランジスタのドレイン端子とは接続されて出力端子を構成し、前記第2のpMOSトランジスタのソース端子は電源Vddのプラス電極に接続され、前記第2のnMOSトランジスタのソース端子はグランドに接続されており、前記第2のpMOSトランジスタにおけるチャネル幅Wcとチャネル長Lcとの比Wc/Lcを調整し、かつ前記第2のnMOSトランジスタにおけるチャネル幅Wdとチャネル長Ldとの比Wd/Ldを調整することにより、前記第2の閾値Vref2が設定されていることを特徴とする請求項7に記載の画素回路。前記第1、第2のインバータ回路は、1つの半導体基板を有する半導体集積回路を構成するものであり、前記第1、第2のインバータ回路は、前記半導体基板上にて互いに近接した位置に設けられていることを特徴とする請求項8に記載の画素回路。N行M列の行列状に並べられて、それぞれのアノード端子がグランド側に配置されて前記それぞれのカソード端子が電源Vddのプラス電極側に配置される複数のフォトダイオード10と、前記フォトダイオード毎に設けられて、前記フォトダイオードに対して前記電源からのリセット電圧を一旦印加するためのリセット手段11と、を備え、前記複数のフォトダイオード10は、前記リセット手段によりリセット電圧が一旦印加された後において行毎に光が入射されるものであり、前記複数のフォトダイオードの列毎に設けられ、前記光が入射された一行のフォトダイオードのうち対応する列のフォトダイオードのカソード端子とグランドとの間の電圧に応じて前記フォトダイオードの受光強度を示す検出信号を出力する検出回路51、52を備えるイメージセンサであって、前記検出回路は、前記対応する列のフォトダイオードのカソード端子とグランドとの間の電圧が前記リセット電圧よりも小さい第1の閾値Vref1に比べて小さいか否かを判定する第1の比較回路30と、前記対応する列のフォトダイオードのカソード端子とグランドとの間の電圧が前記第1の閾値よりも小さい第2の閾値Vref2に比べて小さいか否かを判定する第2の比較回路31と、前記対応する列のフォトダイオードのカソード端子とグランドとの間の電圧が前記第1の閾値Vref1に比べて小さいと前記第1の比較回路30が判定した後、前記対応する列のフォトダイオードのカソード端子とグランドとの間の電圧が前記第2の閾値Vref2に比べて小さいと前記第2の比較回路31が判定するまでの時間差を示す信号を前記検出信号として出力する信号出力回路32、33と、を備えることを特徴とするイメージセンサ。前記信号出力回路にクロックを出力する基準クロック回路22を備え、前記信号出力回路32、33は、前記対応する列のフォトダイオードのカソード端子とグランドとの間の電圧が前記第1の閾値Vref1に比べて小さいと前記第1の比較回路30が判定した後、前記対応する列のフォトダイオードのカソード端子とグランドとの間の電圧が前記第2の閾値Vref2に比べて小さいと前記第2の比較回路31が判定するまでの間において、前記基準クロック回路から入力されるクロックの個数をカウントしてこのカウントされた個数を前記検出信号として出力することを特徴とする請求項10に記載のイメージセンサ。上述の特許文献2では、フォトダイオードのカソード端子の電位が一定電圧まで低下するまでの時間長を受光強度として検出することができるものの、フォトダイオードに含まれる容量が原因で、フォトダイオードにリセット電圧を印加する毎に、フォトダイオードのカソード端子の電位が異なる値になる、いわゆるリセットノイズkTCノイズが生じる。すなわち、フォトダイオードのカソード端子とグランドとの間に与えられるリセット電圧にバラツキが生じることになる。したがって、フォトダイオードのカソード端子の電圧がリセット電圧から一定電圧に到達するまでの時間長が変動するので、検出される受光強度としてバラツキが生じることになる。本発明は上記点に鑑みて、フォトダイオードに対する受光強度を精度良く検出するようにした画素回路およびイメージセンサを提供することを目的とする。上記目的を達成するため、請求項1に記載の発明の画素回路では、アノード端子がグランド側に配置されてカソード端子が電源Vddのプラス電極側に配置されるフォトダイオード10と、前記フォトダイオードに対して前記電源から出力されるリセット電圧を一旦印加するためのリセット手段11と、前記リセット手段によりリセット電圧が一旦印加された前記フォトダイオードに対して光が入射された後において前記フォトダイオードのカソード端子とグランドとの間の電圧に応じて前記フォトダイオードの受光強度を示す検出信号を出力する検出回路12、13、14と、を備える画素回路であって、前記検出回路は、前記フォトダイオードのカソード端子とグランドとの間の電圧が前記リセット電圧よりも小さい第1の閾値Vref1に比べて小さいか否かを判定する第1の比較回路12と、前記フォトダイオードのカソード端子とグランドとの間の電圧が前記第1の閾値よりも小さい第2の閾値Vref2に比べて小さいか否かを判定する第2の比較回路13と、前記フォトダイオードのカソード端子とグランドとの間の電圧が前記第1の閾値に比べて小さいと前記第1の比較回路が判定してから前記フォトダイオードのカソード端子とグランドとの間の電圧が前記第2の閾値に比べて小さいと前記第2の比較回路が判定するまでの時間差Thを示す信号として前記検出信号を出力する信号出力回路14、33と、を備えることを特徴とする。請求項1に記載の発明によれば、フォトダイオードのカソード端子とグランドとの間の電圧が第1の閾値Vref1に比べて小さいと第1の比較回路が判定してからフォトダイオードのカソード端子とグランドとの間の電圧が第2の閾値Vref2に比べて小さいと第2の比較回路が判定するまでの時間差Thを、フォトダイオードの受光強度として検出することになる。ここで、上記時間差Thは、フォトダイオードのカソード端子とグランドとの間のリセット電圧のバラツキの影響を受けない。このため、フォトダイオードの受光強度を精度良く検出することができる。なお、第1、第2の比較回路としては、フォトダイオードのカソード端子とグランドとの間の電圧の変化に対して出力信号がヒステリシスをもって変化するシュミットトリガ型の回路を用いてもよい。請求項2に記載の発明の画素回路では、前記信号出力回路14は、前記時間差Thをパルス幅とするパルス信号を前記検出信号として出力することを特徴とする。請求項3に記載の発明の画素回路では、前記信号出力回路は、前記フォトダイオードのカソード端子とグランドとの間の電圧が前記第1の閾値に比べて小さいと前記第1の比較回路が判定してから、前記フォトダイオードのカソード端子とグランドとの間の電圧が前記第2の閾値に比べて小さいと前記第2の比較回路が判定するまでの間にて基準クロック回路22から入力されるクロックの個数をカウントしてこのカウントされた個数を前記検出信号として出力するカウンタ回路33であることを特徴とする。請求項4に記載の発明の画素回路では、前記フォトダイオードのカソード端子とグランドとの間の電圧が前記第1の閾値Vref1に比べて小さいと判定したときには、前記第1の比較回路30の出力信号のレベルがローレベルからハイレベルに変化するものであり、前記フォトダイオードのカソード端子とグランドとの間の電圧が前記第2の閾値Vref2に比べて小さいと判定したときには、前記第2の比較回路31の出力信号のレベルがローレベルからハイレベルに変化するものであり、前記カウンタ回路は、前記第1の比較回路の出力信号の立ち上がり時にて前記クロックの個数のカウントを開始し、前記第2の比較回路の出力信号の立ち上がり時にて前記クロックの個数のカウントを終了することを特徴とする。請求項5に記載の発明の画素回路では、前記信号出力回路は、前記基準クロック回路22からクロックが入力され、かつ前記第2の比較回路の出力信号としてローレベル信号が入力されるときには、前記基準クロック回路22から入力されるクロックを前記カウンタ回路33に出力する論理回路32を備え、前記カウンタ回路は、前記第1の比較回路の出力信号の立ち上がり時にて、前記論理回路から与えられるクロックの個数のカウントを開始し、前記論理回路32は、前記第2の比較回路31の出力信号の立ち上がり時にて、前記基準クロック回路22からのクロックを前記カウンタ回路に出力することを停止して、前記カウンタ回路が前記クロックの個数のカウントを終了するようになっていることを特徴とする。請求項6に記載の発明の画素回路では、前記第1の比較回路は、前記フォトダイオードのカソード端子とグランドとの間の電圧が前記第1の閾値Vref1に比べて小さくなると、出力信号のレベルがローレベルからハイレベルに変化する第1のインバータ回路30であり、前記第2の比較回路は、前記フォトダイオードのカソード端子とグランドとの間の電圧が前記第2の閾値Vref2に比べて小さくなると、出力信号のレベルがローレベルからハイレベルに変化する第2のインバータ回路31であることを特徴とする。具体的には、請求項7に記載の発明の画素回路では、前記第1のインバータ回路30は、第1のpMOSトランジスタ30aと第1のnMOSトランジスタ30bとから構成されており、前記第1のpMOSトランジスタのゲート端子と前記第1のnMOSトランジスタのゲート端子とは接続されて入力端子を構成し、前記第1のpMOSトランジスタのドレイン端子と前記第1のnMOSトランジスタのドレイン端子とは接続されて出力端子を構成し、前記第1のpMOSトランジスタのソース端子は前記電源Vddのプラス電極に接続され、前記第1のnMOSトランジスタのソース端子はグランドに接続されており、前記第1のpMOSトランジスタにおけるチャネル幅Waとチャネル長Laとの比Wa/Laを調整し、かつ前記第1のnMOSトランジスタにおけるチャネル幅Wbとチャネル長Lbとの比Wb/Lbを調整することにより、前記第1の閾値Vref1が設定されていることを特徴とする。また、請求項8に記載の発明の画素回路では、前記第2のインバータ回路31は、第2のpMOSトランジスタ31aと第2のnMOSトランジスタ31bとから構成されており、前記第2のpMOSトランジスタのゲート端子と前記第2のnMOSトランジスタのゲート端子とは接続されて入力端子を構成し、前記第2のpMOSトランジスタのドレイン端子と前記第2のnMOSトランジスタのドレイン端子とは接続されて出力端子を構成し、前記第2のpMOSトランジスタのソース端子は電源Vddのプラス電極に接続され、前記第2のnMOSトランジスタのソース端子はグランドに接続されており、前記第2のpMOSトランジスタにおけるチャネル幅Wcとチャネル長Lcとの比Wc/Lcを調整し、かつ前記第2のnMOSトランジスタにおけるチャネル幅Wdとチャネル長Ldとの比Wd/Ldを調整することにより、前記第2の閾値Vref2が設定されていることを特徴とする。請求項9に記載の発明の画素回路では、前記第1、第2のインバータ回路は、1つの半導体基板を有する半導体集積回路を構成するものであり、前記第1、第2のインバータ回路は、前記半導体基板上にて互いに近接した位置に設けられていることを特徴とする。ここで、第1、第2のインバータ回路は、1つの半導体基板に対して膜を積層したり、その膜の一部を除去したりして形成される。このため、第1、第2のインバータ回路の回路特性は、半導体基板や膜の材料などのバラツキが起因してバラツキが生じる。そこで、請求項9に記載の発明によれば、第1、第2のインバータ回路は、半導体基板上にて互いに近接した位置に設けられている。このため、第1、第2のインバータ回路は、互いに近い特性の回路となる。よって、半導体基板や膜の材料のバラツキが起因して第1の閾値と第2の閾値とが変動しても、その変動した第1の閾値と第2の閾値との差分値と、変動していない第1の閾値と第2の閾値との差分値とが、ほとんど同一値になる。よって、半導体基板や膜の材料のバラツキがフォトダイオードの受光強度の検出精度に与える影響を少なくすることができる。なお、半導体基板としては、例えばシリコンウェハーを用いることができる。請求項10に記載の発明のイメージセンサにおいて、N行M列の行列状に並べられて、それぞれのアノード端子がグランド側に配置されて前記それぞれのカソード端子が電源Vddのプラス電極側に配置される複数のフォトダイオード10と、前記フォトダイオード毎に設けられて、前記フォトダイオードに対して前記電源からのリセット電圧を一旦印加するためのリセット手段11と、を備え、前記複数のフォトダイオード10は、前記リセット手段によりリセット電圧が一旦印加された後において行毎に光が入射されるものであり、前記複数のフォトダイオードの列毎に設けられ、前記光が入射された一行のフォトダイオードのうち対応する列のフォトダイオードのカソード端子とグランドとの間の電圧に応じて前記フォトダイオードの受光強度を示す検出信号を出力する検出回路51、52を備えるイメージセンサであって、前記検出回路は、前記対応する列のフォトダイオードのカソード端子とグランドとの間の電圧が前記リセット電圧よりも小さい第1の閾値Vref1に比べて小さいか否かを判定する第1の比較回路30と、前記対応する列のフォトダイオードのカソード端子とグランドとの間の電圧が前記第1の閾値よりも小さい第2の閾値Vref2に比べて小さいか否かを判定する第2の比較回路31と、前記対応する列のフォトダイオードのカソード端子とグランドとの間の電圧が前記第1の閾値Vref1に比べて小さいと前記第1の比較回路30が判定した後、前記対応する列のフォトダイオードのカソード端子とグランドとの間の電圧が前記第2の閾値Vref2に比べて小さいと前記第2の比較回路31が判定するまでの時間差を示す信号を前記検出信号として出力する信号出力回路32、33と、を備えることを特徴とする。請求項10に記載の発明によれば、フォトダイオードのカソード端子とグランドとの間の電圧が第1の閾値Vref1に比べて小さいと第1の比較回路が判定してからフォトダイオードのカソード端子とグランドとの間の電圧が第2の閾値Vref2に比べて小さいと第2の比較回路が判定するまでの時間差Thを、フォトダイオードの受光強度として検出することになる。ここで、上記時間差Thは、フォトダイオードのカソード端子とグランドとの間のリセット電圧のバラツキの影響を受けない。このため、フォトダイオードの受光強度を精度良く検出することができる。また、検出回路は、フォトダイオードの列毎に設けられている。このため、同じの列のN個のフォトダイオードと検出回路との間のそれぞれ配線長は、異なるものとなる。したがって、フォトダイオード毎にフォトダイオードと検出回路との間の配線の抵抗値に差分が生じることなる。よって、フォトダイオードのカソード端子とグランドとの間の電圧がリセット電圧から閾値以下になるのに要する時間差を受光強度として検出する従来の技術では、上記時間差は、フォトダイオード毎の配線の抵抗値の差分の影響を受けるので、受光強度を精度良く検出することができない。これに対して、請求項10に記載の発明によれば、上述の如く、フォトダイオードのカソード端子とグランドとの間の電圧が第1の閾値Vref1に比べて小さいと第1の比較回路が判定してからフォトダイオードのカソード端子とグランドとの間の電圧が第2の閾値Vref2に比べて小さいと第2の比較回路が判定するまでの時間差Thを、フォトダイオードの受光強度として検出することになる。ここで、上記時間差Thは、フォトダイオード毎の配線の抵抗値の差分の影響を受けない。このため、受光強度をより一層精度良く検出することができる。以上により、N行M列のフォトダイオードにより高画質のイメージを検出することができる。具体的には、請求項11に記載の発明では、前記信号出力回路にクロックを出力する基準クロック回路22を備え、前記信号出力回路32、33は、前記対応する列のフォトダイオードのカソード端子とグランドとの間の電圧が前記第1の閾値Vref1に比べて小さいと前記第1の比較回路30が判定した後、前記対応する列のフォトダイオードのカソード端子とグランドとの間の電圧が前記第2の閾値Vref2に比べて小さいと前記第2の比較回路31が判定するまでの間において、前記基準クロック回路から入力されるクロックの個数をカウントしてこのカウントされた個数を前記検出信号として出力することを特徴とする。なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、説明の簡略化を図るべく、図中、同一符号を付してある。第1実施形態本発明の第1実施形態の光センサ1について図1を参照して説明する。図1は、本実施形態の光センサ1の回路を示す図である。光センサ1は、フォトダイオード10に入射される受光強度をパルス信号のパルス幅として出力するものである。具体的には、光センサ1は、本発明の画素回路を構成するもので、フォトダイオード10以外に、トランジスタ11、コンパレータ12、13、およびAND回路14を備える。フォトダイオード10は、そのアノード端子がグランドに接続されて、カソード端子が電源Vddのプラス電極側に接続されている。トランジスタ11は、フォトダイオード10のカソード端子と電源Vddのプラス電極との間に配置されている。トランジスタ11は、フォトダイオード10をリセットするためのリセット手段を構成する。本実施形態のトランジスタ11としては、nMOSトランジスタが用いられている。コンパレータ12は、その非反転入力端子に入力される一定電圧Vref1と、反転入力端子-に入力される電圧とを比較する。反転入力端子-に入力される電圧は、フォトダイオード10のカソード端子とグランドとの間の電圧である。以下、フォトダイオード10のカソード端子とグランドとの間の電圧をPD電圧という。ここで、一定電圧Vref1は、第1の閾値であって、定電電圧回路図中Vref1と記す15から出力されるものである。一定電圧Vref1としては、電源Vddの出力電圧よりも低い電圧が用いられる。コンパレータ13は、その反転入力端子-に入力される一定電圧Vref2と、非反転入力端子に入力されるPD電圧とを比較する。一定電圧Vref2は、第2の閾値であって、定電電圧回路Vref2と記す16から出力されるものである。一定電圧Vref2としては、一定電圧Vref1よりも低い電圧が用いられる。コンパレータ12、13としては、入力電圧としてのPD電圧の変化に対して出力信号レベルがヒステリシスを持って変化するシュミットトリガ型のコンパレータが用いられている。AND回路14は、コンパレータ12、13の出力信号に基づいてAND演算を行う。本実施形態のコンパレータ12、13およびAND回路14は、後述するように、フォトダイオード10のカソード端子とグランドとの間の電圧に応じてフォトダイオード10の受光強度を示す検出信号を出力する検出回路を構成する。次に、本実施形態の光センサ1の作動について図2a~dを参照して説明する。図2a~dは縦軸を電圧とし横軸を時間軸とするグラフであり、aはPD電圧を示し、bコンパレータ12の出力信号を示し、cコンパレータ13の出力信号を示し、dAND回路14の出力信号を示している。まず、トランジスタ11のゲート端子に駆動回路図示省略から、一定期間の間だけ、リセット駆動信号RSTとしてのハイレベル信号が入力されると、トランジスタ11は、一定期間の間だけ、オンする。これに伴い、フォトダイオード10のカソード端子とグランドとの間には、電源Vddの出力電圧が一旦印加される。つまり、フォトダイオード10に対して電源Vddの出力電圧リセット電圧が一旦与えられて、フォトダイオード10が一旦リセットされることになる。このとき、電源Vddからトランジスタ11を通してフォトダイオード10に電流が流れる。すなわち、フォトダイオード10に蓄積された負電荷電子がトランジスタ11を通して電源Vddに放電されてPD電圧は上昇する図2a参照。次に、フォトダイオード10に対して一定期間Tに光を入射する。つまり、フォトダイオード10がそれぞれ入射光を検出することになる。このとき、フォトダイオード10のカソード端子側からグランド側に光電流が流れる。つまり、フォトダイオード10に負電荷が蓄積される。このことにより、PD電圧は徐々に低下することになる図2a参照。ここで、PD電圧の低下速度は、フォトダイオード10により入射される受光強度に依存する。具体的には、受光強度が大きいほどPD電圧の低下速度が速くなり、受光強度が小さいほどPD電圧の低下速度が遅くなる。その後、コンパレータ12、13は、それぞれの閾値Vref1、Vref2とPD電圧とを比較した結果を示す出力信号を出力する。具体的には、PD電圧が一定電圧Vref1よりも低くなると、コンパレータ12の出力信号のレベルがローレベルからハイレベルに変化する図2a、b参照。その後、PD電圧が一定電圧Vref2よりも低くなると、コンパレータ13の出力信号のレベルがハイレベルからローレベルに変化する図2a、c参照。ここで、コンパレータ12の出力信号レベルがハイレベルであり、かつコンパレータ13の出力信号のレベルがハイレベルである期間において、AND回路14の出力信号レベルがハイレベルになる。すなわち、PD電圧が一定電圧Vref1よりも低いとコンパレータ12が判定してから、PD電圧が一定電圧Vref2よりも低いとコンパレータ13が判定するまでの期間において、AND回路14の出力信号レベルがハイレベルになる。このことにより、PD電圧が一定電圧Vref1よりも低いとコンパレータ12が判定してから、PD電圧が一定電圧Vref2よりも低いとコンパレータ13が判定するまでの時間差Thをパルス幅とするパルス信号をAND回路14が出力することになる。ここで、時間差Thは受光強度が大きいほど短くなり、受光強度が小さいほど時間差Thが長くなる。パルス信号のパルス幅とは、パルス信号の信号レベルがハイレベルとなる期間である。以上説明した本実施形態によれば、光センサ1は、アノード端子をグランド側に配置されてカソード端子を電源Vddのプラス電極側に配置されるフォトダイオード10と、フォトダイオード10に対して電源Vddから出力されるリセット電圧を一旦印加するためのリセット手段としてのトランジスタ11と、トランジスタ11によりリセット電圧が一旦印加されたフォトダイオード10に対して光が入射された後において、フォトダイオード10のPD電圧が一定電圧Vref1に比べて小さいか否かを判定するコンパレータ第1の比較回路12と、フォトダイオード10のPD電圧が一定電圧Vref2<Vref1に比べて小さいか否かを判定するコンパレータ第2の比較回路13と、フォトダイオード10のPD電圧が一定電圧Vref1に比べて小さいとコンパレータ12が判定してからフォトダイオード10のPD電圧が一定電圧Vref2に比べて小さいとコンパレータ13が判定するまでの時間差Thをパルス幅とするパルス信号を検出信号として出力するAND回路14とを備えることを特徴とする。ここで、フォトダイオード10の容量が原因で、リセット電圧をフォトダイオード10に与える毎に、フォトダイオード10のカソード端子とグランドとの間に印加されるリセット電圧図2a参照が変動するという、リセットノイズランダムノイズが生じるが、上記時間差Thは、リセットノイズに影響されない。したがって、フォトダイオード10の受光強度を精度良く検出するようにした光センサ1を提供することができる。また、従来技術において、フォトダイオード10のカソード端子とグランドとの間の電圧がリセット電圧から閾値以下になるのに要する時間差を受光強度として検出するためにコンパレータを用いる場合には、上記時間差を精度良く検出するために、オフセット誤差やゲインによる遅れ特性を対策するための回路を追加する必要があり、回路規模の増大化を招いていた。これに対して、本実施形態では、PD電圧が一定電圧Vref1に比べて小さいとコンパレータ12が判定してからフォトダイオード10のPD電圧が一定電圧Vref2に比べて小さいとコンパレータ13が判定するまでの時間差Thを受光強度として検出する。ここで、時間差Thは、コンパレータ12、13のオフセット誤差やゲインによる遅れ特性の影響を受けない。このため、コンパレータ12、13に対してオフセット誤差やゲインによる遅れ特性の対策を施す必要がない。したがって、回路規模の増大化を抑えることができる。第2実施形態本発明に係る画素回路をイメージセンサ100に適用した第2実施形態について図3乃至図6を参照して説明する。図3は、本実施形態のイメージセンサ100の回路構成を示す図である。イメージセンサ100は、1つの半導体集積装置からなるもので、N行M列の行列状に並べられるN×M個の画素回路を備える。図3のイメージセンサ100では、説明の簡素化のため便宜上、2行2列の行列状に並べられる4個の画素回路1a、1b、1c、1dが示されている。イメージセンサ100は、画素回路毎にフォトダイオード10を有して、画素回路毎のフォトダイオード10への受光強度をそれぞれ検出する。複数の画素回路は、それぞれ同一の回路構成を有している。複数の画素回路の回路構成の詳細は、後述する。なお、本実施形態では、N×M個の画素回路が同時に入射光を検出するグローバルシャッター方式が用いられている。イメージセンサ100は、N×M個の画素回路とともに、行選択セレクタ20、列選択セレクタ21、および駆動回路22を備える。行選択セレクタ20は、N行のうちいずれか1つの行を選択するための行選択信号SELを出力する。列選択セレクタ21は、M列のうちいずれか1つの列を選択するための列選択信号を出力する。本実施形態では、行は画素回路の横方向の配列であり、列は画素回路の縦方向の配列である。駆動回路22は、一定周期のクロックCLKを出力する基準クロック回路を構成する。これに加えて、駆動回路22は、N×M個の画素回路のフォトダイオード10をそれぞれにリセットするためのリセット駆動信号RSTを出力する。上記クロックは、後述する受光強度を示すパルス幅をカウントするために用いられる信号である。次に、本実施形態の画素回路1a、1b、1c、1dのうち画素回路1aを代表としてその回路の詳細について図4を参照して説明する。画素回路1aは、フォトダイオード10、トランジスタ11、17、インバータ回路30、31、NAND回路32、カウンタ回路33、およびスイッチ回路34から構成されている。フォトダイオード10は、そのアノード端子がグランドに接続されて、カソード端子が電源Vddのプラス電極側に接続されている。トランジスタ11は、フォトダイオード10のカソード端子と電源Vddのプラス電極との間に配置されている。トランジスタ11は、後述するように、駆動回路22からのリセット駆動信号RSTに基づいてフォトダイオード10をリセットするために用いられる。トランジスタ17は、トランジスタ11のドレイン端子とフォトダイオード10のカソード端子との間の共通接続端子40とインバータ回路30の入力端子との間に接続されている。トランジスタ17は、後述するように、行選択セレクタ20からの行選択信号SELに応じて、共通接続端子40とインバータ回路30の入力端子との間を開放或いは接続する。本実施形態のトランジスタ17およびトランジスタ11としては、nMOSトランジスタが用いられている。インバータ回路30は、第1のインバータ回路であって、pMOSトランジスタ30aとnMOSトランジスタ30bとから構成されている。インバータ回路30は、トランジスタ17を介して入力される入力信号としてのPD電圧と閾値とを比較して、その比較結果に応じてハイレベル信号、或いはローレベル信号を出力する。上記閾値としては、上述の第1実施形態で述べた一定電圧Vref1が用いられる。PD電圧は、上述の第1実施形態で述べた如く、フォトダイオード10のカソード端子とグランドとの間の電圧である。なお、インバータ回路30では、pMOSトランジスタ30aのソース端子は電源Vddのプラス電極側に接続されている。pMOSトランジスタ30aのドレイン端子とnMOSトランジスタ30bのドレイン端子とは共通接続されて出力端子を構成している。pMOSトランジスタ30aのゲート端子とnMOSトランジスタ30bのゲート端子とは共通接続されて入力端子を構成している。nMOSトランジスタ30bのソース端子はグランドに接続されている。ここで、pMOSトランジスタ30aのチャネル幅Waとチャネル長Laとの比Wa/Laを調整し、かつnMOSトランジスタ30bのチャネル幅Wbとチャネル長Lbとの比Wb/Lbを調整することにより、一定電圧Vref1が設定されている。インバータ回路31は、第2のインバータ回路であって、pMOSトランジスタ31aとnMOSトランジスタ31bとから構成されている。インバータ回路31は、入力信号としてのPD電圧と閾値とを比較して、その比較結果に応じてハイレベル信号、或いはローレベル信号を出力する。上記閾値としては、上述の第1実施形態で述べた一定電圧Vref2が用いられる。インバータ回路31のpMOSトランジスタ31aとnMOSトランジスタ31bとの接続構成は、インバータ回路30と実質的に同様であるため、その説明を省略する。ここで、pMOSトランジスタ31aのチャネル幅Wcとチャネル長Lcとの比Wc/Lcを調整し、かつnMOSトランジスタ31bのチャネル幅Wdとチャネル長Ldとの比Wd/Ldを調整することにより、一定電圧Vref2が設定されている。本実施形態のインバータ回路30、31は、半導体集積回路を構成する半導体基板上で近接する位置に形成されている。すなわち、インバータ回路30、31は、半導体集積回路においてレイアウト上にて近接する場所にて配置されていることになる。なお、本実施形態の半導体基板としては、例えばシリコンウェハーを用いることができる。NAND回路32は、インバータ回路31の出力信号と駆動回路22から入力されるクロックCLKとに応じて、カウンタ回路33に対するクロックの出力およびその出力の停止を行う論理回路である。カウンタ回路33は、後述するように、インバータ回路30の出力信号に応じてNAND回路32から入力されるクロックの個数をカウントしてこのカウンタさえたクロックの個数を複数ビット例えば10ビットのパラレルデータとして出力する。スイッチ回路34は、NAND回路32の出力端子と列選択セレクタ21との間を開放、或いは接続する。本実施形態のNAND回路32およびカウンタ回路33は、本発明の信号出力回路を構成している。次に、本実施形態においてN行M列の行列状に並べられるN×M個の画素回路を備えるイメージセンサ100の作動について説明する。図5a~dは縦軸を電圧とし横軸を時間軸とするグラフであり、aはPD電圧を示し、bインバータ回路30の出力信号を示し、cインバータ回路31の出力信号を示し、dNAND回路32からカウンタ回路33に出力されるクロックを示し、eカウンタ回路33によりカウントされるクロックを示している。図6はイメージセンサ100の1フレーム分の光検出の作動を説明するためのタイミングチャートである。まず、駆動回路22は、クロックをN×M個の画素回路の全てのNAND回路32に出力する。次に、駆動回路22は、一定期間の間だけ、リセット駆動信号RSTとしてハイレベル信号をN×M個の画素回路の全てのトランジスタ11のゲート端子に出力する。このため、N×M個の画素回路の全てのトランジスタ11は、一定期間の間だけ、オンする。これに伴い、画素回路毎に、フォトダイオード10のカソード端子とグランドとの間には、電源Vddの出力電圧が一旦印加される。つまり、画素回路毎にフォトダイオード10に対して電源Vddの出力電圧としてのリセット電圧が一旦与えられて、N×M個の画素回路の全てのフォトダイオード10が一旦リセットされることになる。すなわち、画素回路毎に、フォトダイオード10に蓄積された負電荷がトランジスタ11を通して電源Vddに放電されてPD電圧は上昇する図5a参照。次に、行選択セレクタ20がN×M個の画素回路の全てのトランジスタ17のゲート端子に行選択信号SELとしてハイレベル信号を出力する。このため、画素回路毎のトランジスタ17はそれぞれオンする。その後、N×M個の画素回路の全てのフォトダイオード10に対して一定期間Tに光を入射する。このため、画素回路毎にフォトダイオード10では負電荷が蓄積される。すなわち、全ての画素回路においてフォトダイオード10のカソード端子からグランドに向けて光電流が流れる。このことにより、画素回路毎にPD電圧は徐々に低下することになる図5a参照。ここで、受光強度が大きいほどPD電圧の低下速度が速くなり、受光強度が小さいほどPD電圧の低下速度が遅くなる。このようなPD電圧は、トランジスタ17を通してインバータ回路30、31の入力端子に印加される。PD電圧が一定電圧Vref1よりも高いときにはインバータ回路30、31からそれぞれローレベルの出力信号が出力される。このため、NAND回路32には、インバータ回路31からのローレベルの出力信号と駆動回路22からのクロックとがそれぞれ入力される。これに伴い、NAND回路32がクロックをカウンタ回路33に出力する図5d参照。その後、PD電圧が一定電圧Vref1よりも低くなると、インバータ回路30の出力信号レベルがローレベルからハイレベルに変化する。このため、インバータ回路30からカウンタ回路33に与えられる出力信号のレベルがローレベルからハイレベルに変化する。ここで、カウンタ回路33は、インバータ回路30の出力信号の立ち上がりタイミング立ち上がりエッジにてリセットされて、駆動回路22から入力されるクロックCLKの個数のカウントを開始する。その後、PD電圧が一定電圧Vref2よりも低くなると、インバータ回路31の出力信号のレベルがローレベルからハイレベルに変化する。このため、NAND回路32に対してインバータ回路31から与えられる出力信号のレベルがローレベルからハイレベルに変化する。このため、カウンタ回路33に対するNAND回路32のクロックの出力が停止される図5e参照。すなわち、NAND回路32からカウンタ回路33にクロックが入力されなくなる。このことにより、PD電圧が一定電圧Vref1よりも低いと判定してからPD電圧が一定電圧Vref2よりも低いと判定するまでの間において、カウンタ回路33がNAND回路32を介して入力されるクロックの個数をカウントすることになる。ここで、受光強度が大きいほどクロックの個数をカウントするカウント期間が短くなり、受光強度が小さいほどカウント期間が長くなる。このため、受光強度が大きいほどカウント値が小さくなり、受光強度が小さいほどカウント値が大きくなる。このようにN×M個の画素回路の全てにおいて、カウンタ回路33がNAND回路32を介して入力されるクロックの個数を受光強度としてカウントして、このカウント値を出力することになる。その後、列選択セレクタ21は、1行1列の画素回路からN行M列の画素回路まで画素回路毎にスイッチ回路34に制御信号をラスタスキャン順に順次出力する。このため、スイッチ回路34は画素回路毎にNAND回路32と列選択セレクタ21との間を接続する。このため、列選択セレクタ21は、1行1列の画素回路からN行M列の画素回路までラスタスキャン順に画素回路毎にそのカウンタ回路33のカウント値を読み出してその読み出したカウント値を外部装置に出力することになる。なお、図6矢印Aは、ラスタスキャン順を示している。以上説明した本実施形態によれば、イメージセンサ100では、PD電圧が一定電圧Vref1よりも低くなるとインバータ回路30の出力信号レベルがローレベルからハイレベルに変化する。すると、カウンタ回路33は、インバータ回路30の出力信号の立ち上がりタイミング立ち上がりエッジにてリセットされて、駆動回路22から入力されるクロックの個数のカウントを開始する。その後、PD電圧が一定電圧Vref2よりも低くなると、インバータ回路31の出力信号のレベルがローレベルからハイレベルに変化する。このため、NAND回路32に対してインバータ回路31から与えられる出力信号のレベルがローレベルからハイレベルに変化する。このため、カウンタ回路33に対するNAND回路32のクロックの出力が停止される。このことにより、カウンタ回路33は、PD電圧が一定電圧Vref1よりも低いと判定してからPD電圧が一定電圧Vref2よりも低いと判定するまでの時間差をクロックの個数としてカウントすることになる。ここで、フォトダイオード10の容量が原因で、フォトダイオード10のカソード端子とグランドとの間のリセット電圧図5a参照がリセット毎に変動するランダムノイズが生じても、その変動の影響が上記時間差には加わらない。したがって、画素回路毎にフォトダイオード10に対する受光強度をクロックの個数として精度良く検出するようにしたイメージセンサ100を提供することができる。また、半導体集積回路は、半導体基板に対して膜を積層したり、その膜の一部を除去したりして形成される。このため、半導体基板や膜を構成する材料のバラツキにより、インバータ回路30、31の回路特性にバラツキが生じる。よって、半導体基板や膜を構成する材料のバラツキが起因して、インバータ回路30、31の反転電圧としての一定電圧Vref1、Vref2においても、バラツキが生じる。すなわち、インバータ回路30、31において、固定パターンのノイズが生じることになる。これに対して、本実施形態のインバータ回路30、31は、上述の如く、半導体集積回路を構成する半導体基板上で近接する位置に形成されている。このため、インバータ回路30、31は、それぞれ近い回路特性となる。したがって、半導体基板や膜を構成する材料のバラツキが起因して一定電圧Vref1、Vref2において変動しても、この変動した一定電圧Vref1’と一定電圧Vref2’図5a参照との間の電圧差と、変動していない一定電圧Vref1と一定電圧Vref2との間の電圧差とは、ほとんど同一値である。すなわち、一定電圧Vref1、Vref2にバラツキが生じても、これらのバラツキの影響がインバータ回路30、31の間でキャンセルされる。したがって、一定電圧Vref1、Vref2のバラツキが原因で、フォトダイオード10に対する受光強度としてのクロックの個数の検出精度の精度に与える影響を少なくすることができる。以上によれば、イメージセンサ100において、ランダムノイズや固定パターンのノイズを対策することにより、SN比を向上させて、高画質のイメージを検出することができる。第3実施形態上記第2実施形態では、N×M個の画素回路の全てに対して同時に光検出する例について説明したが、これに代えて、本第3実施形態では、行毎に同一行のM個の画素回路のフォトダイオード10が光を検出するローリングシャッター方式のイメージセンサ100Aについて説明する。図7は、本実施形態のイメージセンサ100Aの回路構成を示す図である。イメージセンサ100Aは、上記第2実施形態と同様、N×M個の画素回路を備える。図7のイメージセンサ100Aでは、説明の簡素化のため便宜上、2行2列の行列状に並べられる4個の画素回路1a、1b、1c、1dが示されている。N×M個の画素回路は、それぞれ同一の回路構成を有している。N×M個の画素回路のうち画素回路1aを代表として回路構成について図8を参照して説明する。画素回路1aは、図8に示すように、フォトダイオード10、およびトランジスタ11、18、19を備える。フォトダイオード10は、そのアノード端子がグランドに接続されて、カソード端子が電源Vddのプラス電極側に接続されている。トランジスタ11は、フォトダイオード10のカソード端子と電源Vddのプラス電極との間に配置されている。トランジスタ11は、駆動回路22からのリセット駆動信号RSTに基づいてフォトダイオード10をリセットするために用いられる。トランジスタ18、19は、電源Vddのプラス電極側と画素回路1aの出力端子41との間で直列接続されている。出力端子41は、後述する読出回路51の入力端子に接続される。トランジスタ18は、トランジスタ11のソース端子とフォトダイオード10のカソード端子との間の共通接続端子40の電位に応じて制御される。トランジスタ19は、行選択セレクタ20からの行選択信号SELに応じて制御される。本実施形態のトランジスタ18、19としては、nMOSトランジスタが用いられている。イメージセンサ100Aは、N×M個の画素回路以外に、行選択セレクタ20、列選択セレクタ21、駆動回路22、および読出回路51、525mを備える。駆動回路22は、リセット駆動信号を行選択セレクタ20を通してN×M個の画素回路に出力するとともに、読出回路51、525mに対して一定周期のクロックCLKおよび終端制御信号VBを出力する。読出回路51、525mは、N×M個の画素回路の列毎に設けられている。なお、読出回路535mは図中省略している。読出回路51、525mは、それぞれ対応する列の画素回路のフォトダイオード10の受光強度をクロックの個数として検出する。具体的には、読出回路51、525mは、それぞれ同一の回路構成になっている。以下、読出回路51、525mのうち読出回路51を代表としてその回路の詳細について図9を参照して説明する。図9は読出回路51の回路構成を示す図である。読出回路51は、インバータ回路30、31、NAND回路32、カウンタ回路33、スイッチ回路34、およびトランジスタ35から構成されている。図9において、図4と同一符号のものは、同一のものであるので、その説明を省略する。トランジスタ35は、入力端子51aとグランドの間に接続される。トランジスタ35は、駆動回路22から出力される終端制御信号VBに応じて駆動されて抵抗素子の役割を果たす。入力端子51aは、画素回路1aの出力端子41に接続される端子である。本実施形態のトランジスタ35としては、nMOSトランジスタが用いられている。図7中の行選択セレクタ20は図3中の行選択セレクタ20と同様であり、図7中の列選択セレクタ21は、図3中の列選択セレクタ21と同様であるため、行選択セレクタ20および列選択セレクタ21の説明を省略する。次に、本実施形態においてイメージセンサ100Aの作動について説明する。図10はイメージセンサ100Aの1フレーム分の光検出の作動を説明するためのタイミングチャートである。まず、本実施形態のイメージセンサ100Aでは、1行毎にM個の画素回路が同時に光を検出する。具体的には、駆動回路22は、行選択セレクタ20を通して、1行目のM個の画素回路のトランジスタ11のゲート端子にハイレベル信号リセット駆動信号RSTを一定期間の間だけ出力する。これに伴い、1行目のM個の画素回路の全てのトランジスタ11は、一定期間の間だけ、オンする。これに伴い、1行目のM個の画素回路のフォトダイオード10のカソード端子とグランドとの間には、電源Vddの出力電圧がリセット電圧として一旦印加される。これに伴い、1行目のM個の画素回路においてフォトダイオード10のPD電圧が上昇する。PD電圧は、フォトダイオード10のカソード端子とグランドとの間の電圧である。このようなPD電圧の上昇に伴って、1行目のM個の画素回路のトランジスタ18のゲート端子とグランドとの間の電圧が上昇する。このため、1行目のM個の画素回路のトランジスタ18がそれぞれオンする。これに加えて、行選択セレクタ20は、1行目のM個の画素回路のトランジスタ19のゲート端子にハイレベル信号行選択信号SELを出力する。このため、1行目のM個の画素回路のトランジスタ19がそれぞれオンする。また、駆動回路22は、読出回路51、525mに対して一定周期のクロックCLKを出力するとともに、読出回路51、525mに対して終端制御信号VBとしてのハイレベル信号を出力する。そして、読出回路51、525mのトランジスタ35は、それぞれ、終端制御信号VBに応じてオンする。このため、読出回路51、525mのトランジスタ35のドレイン端子およびソース端子の間が抵抗素子として機能する。以上により、読出回路51のトランジスタ35のドレイン端子には、電源Vddからの電流が1行1列の画素回路1aのトランジスタ18、19を通して流れ込む。このため、トランジスタ35のドレイン端子およびソース端子の間の電圧が上昇する。つまり、読出回路51の共通接続端子43とグランドとの間の電圧は、上昇する。共通接続端子43は、トランジスタ35のドレイン端子とインバータ回路30、31の入力端子との間の共通接続端子である。読出回路52においても、読出回路51と同様、トランジスタ35には、電源Vddからの電流が1行2列の画素回路1bのトランジスタ18、19を通して流れる。このため、読出回路52の共通接続端子43とグランドとの間の電圧は、上昇する。同様に、読出回路535mにおいても、トランジスタ35には、電源Vddからの電流が1行でp列の画素回路のトランジスタ18、19を通して流れる。pは、対応する列数を示すもので、3以上でm以下の整数である。そして、読出回路535mにおいてその共通接続端子43とグランドとの間の電圧は上昇する。このように、読出回路515mにおいて、共通接続端子43とグランドとの間の電圧は、それぞれ対応する画素回路のトランジスタ18、19を通して流れる電流に応じて変化する。ここで、画素回路毎のフォトダイオード10のPD電圧が低くなるほど、電源Vddからのトランジスタ18、19、35に流れる電流値は小さくなる。このため、フォトダイオード10のPD電圧が低くなるほど、共通接続端子43とグランドとの間の電圧すなわち、トランジスタ35のドレイン端子とソース端子との間の電圧が低くなる。その後、1行目のM個の画素回路の全てのフォトダイオード10に対して一定期間Tに光を入射する。つまり、1行目のM個の画素回路がそれぞれ同時に入射光を検出することになる。このため、1行目のM個の画素回路において、フォトダイオード10のカソード端子からグランドに向けて光電流が流れる。このことにより、画素回路毎にフォトダイオード10に蓄えられる負電荷が増加して、画素回路毎にPD電圧は受光強度に応じて低下することになる。これに伴い、読出回路515mにおいて、共通接続端子43とグランドとの間の電圧は、低下する。ここで、PD電圧の低下速度は、フォトダイオード10の受光強度が大きいほど速くなり、受光強度が小さいほどPD電圧の低下速度が遅くなる。このため、読出回路515mにおいて、共通接続端子43とグランドとの間の電圧の低下速度は、フォトダイオード10の受光強度が大きいほど速くなり、受光強度が小さいほど共通接続端子43とグランドとの間の電圧の低下速度が遅くなる。このように変化する共通接続端子43とグランドとの間の電圧がインバータ回路30、31のそれぞれの入力端子に与えられる。したがって、読出回路515mにおいて、インバータ回路30、31、NAND回路32、およびカウンタ回路33が上記第2実施形態と実質的に同様に作動する。これにより、読出回路51のカウンタ回路33が1行1列の画素回路1aのフォトダイオード10の受光強度として、クロックの個数をカウントしてカウント値を出力する。読出回路52のカウンタ回路33が1行2列の画素回路1bのフォトダイオード10の受光強度として、クロックの個数をカウントしてカウント値を出力する。読出回路535mのカウンタ回路33が、1行目の対応する列の画素回路のフォトダイオード10の受光強度として、クロックの個数をカウントしてカウント値を出力する。その後、列選択セレクタ21は、読出回路51のスイッチ回路34に制御信号を出力する。このため、読出回路51のスイッチ回路34は、カウンタ回路33と列選択セレクタ21との間を接続する。したがって、列選択セレクタ21は、読出回路51のカウンタ回路33のカウント値を1行1列の画素回路1aの受光強度として読み出してその読み出したカウント値を外部装置に出力する。列選択セレクタ21は、読出回路52のスイッチ回路34に制御信号を出力する。このため、読出回路52のスイッチ回路34は、カウンタ回路33と列選択セレクタ21との間を接続する。したがって、列選択セレクタ21は、読出回路52のカウンタ回路33のカウント値を1行2列の画素回路1bの受光強度として読み出してその読み出したカウント値を外部装置に出力する。同様に、列選択セレクタ21は、読出回路535mのスイッチ回路34に制御信号を出力する。このため、読出回路535mのスイッチ回路34は、それぞれのカウンタ回路33と列選択セレクタ21との間を接続する。このため、列選択セレクタ21は、読出回路535mのカウンタ回路33のカウント値をそれぞれ対応する画素回路の受光強度として読み出してその読み出したカウント値を外部装置に出力する。このように、1行目のM個の画素回路が光を検出した後、列選択セレクタ21は、1行目のM個の画素回路の受光強度を読出回路515mのカウンタ回路33のカウント値として読み出す。その後、同様に2行目のM個の画素回路が光を検出した後、列選択セレクタ21は、2行目のM個の画素回路の受光強度をカウント値として検出する。そして、3行目以降においても同様に、1行毎にM個の画素回路が光を検出した後、列選択セレクタ21は、行毎にM個の画素回路の受光強度をカウント値として検出する。以上説明した本実施形態によれば、イメージセンサ100Aでは、1行毎にM個の画素回路が光を検出する。読出回路515mは、それぞれ対応する画素回路の受光強度をカウンタ回路33のカウント値として読み出す。ここで、上記カウント値は、上記第2実施形態と同様に、PD電圧が一定電圧Vref1よりも低いとインバータ回路30が判定してからPD電圧が一定電圧Vref2よりも低いとインバータ回路31が判定するまでの時間差Thにおいて、駆動回路22から入力されるクロックの個数としてカウンタ回路33によってカウントされたものである。このため、上記第2実施形態と同様に、フォトダイオード10に対する受光強度をクロックの個数として精度良く検出することができる。本実施形態の読出回路検出回路515mは、フォトダイオード10の列毎に設けられている。このため、同じの列のM個のフォトダイオード10と読出回路515mとの間のそれぞれ配線長は、異なるものとなる。したがって、フォトダイオード10毎にフォトダイオード10と読出回路515mとの間の配線の抵抗値に差分が生じることなる。よって、フォトダイオード10のカソード端子とグランドとの間の電圧がリセット電圧から閾値以下になるのに要する時間差を受光強度として検出する従来技術の場合には、上記時間差は、フォトダイオード10毎の配線の抵抗値の差分の影響を受ける。このため、フォトダイオード10毎の配線の抵抗値の差分が原因で、イメージセンサ100Aの検出イメージにおいて固定パターンのノイズが生じることになる。これに対して、本実施形態によれば、上述の如く、フォトダイオード10のカソード端子とグランドとの間の電圧PD電圧が一定電圧Vref1に比べて小さいとインバータ回路30が判定してから、フォトダイオード10のカソード端子とグランドとの間の電圧が一定電圧Vref2に比べて小さいとインバータ回路31が判定するまでの時間差Thにおいて入力されたクロックの個数をフォトダイオード10の受光強度として検出することになる。ここで、上記時間差Thは、フォトダイオード10毎の配線の抵抗値の差分の影響を受けない。このため、固定パターンのノイズに関係なく、高画質のイメージを検出することができる。他の実施形態上述の第2、3実施形態において、行を画素回路の横方向の配列とし、列を画素回路の縦方向の配列とする例について説明したが、これに代えて、行を画素回路の縦方向の配列とし、列を画素回路の横方向の配列としてもよい。上述の第2、第3の実施形態では、フォトダイオード10に受光された光強度を検出信号のパルス幅に変換するパルス幅変調PWMを用いた例について説明したが、これに限らず、フォトダイオード10に受光された光強度を検出信号の周波数に変換するパルス周波数変調PFMを用いてもよい。上述の第2、第3の実施形態では、インバータ回路30、31としては、入力電圧としてのPD電圧の変化に対して出力電圧がヒステリシスを持って変化するインバータ回路を用いてもよい。上述の第1、第2、第3の実施形態では、トランジスタ11、17、18、19、30a、30b、31a、31b、35として、nMOSトランジスタやpMOSトランジスタといった電界効果トランジスタを用いた例を示したが、これに限らず、バイポーラトランジスタを用いてもよい。