"金属-絶縁体-金属MIMスタックであって、第1の金属シリサイド層および第2の金属シリサイド層を含む第1の導電層と、前記第1の導電層の上に形成された金属酸化物層を含む抵抗率スイッチング層と、前記抵抗率スイッチング層の上に形成された第2の導電層と、を備えるMIMスタック。請求項1記載のMIMスタックにおいて、前記第1の金属シリサイド層が、チタンシリサイド、タンタルシリサイド、タングステンシリサイド、ニッケルシリサイド、コバルトシリサイドまたはモリブデンシリサイドのうちの1つを含み、前記第2の金属シリサイド層が、チタンシリサイド、タンタルシリサイド、タングステンシリサイド、ニッケルシリサイド、コバルトシリサイドまたはモリブデンシリサイドのうちの別の1つを含むMIMスタック。請求項1記載のMIMスタックにおいて、前記第1の金属シリサイド層がニッケルシリサイドを含み、前記第2の金属シリサイド層がチタンシリサイドを含むMIMスタック。請求項1記載のMIMスタックにおいて、前記第1の金属シリサイド層がコバルトシリサイドを含み、前記第2の金属シリサイド層がチタンシリサイドを含むMIMスタック。請求項1記載のMIMスタックにおいて、前記第1の金属シリサイド層がチタンシリサイドを含み、前記第2の金属シリサイド層がタングステンシリサイドを含むMIMスタック。請求項1記載のMIMスタックにおいて、前記第1の導電層が、2~100ナノメートルの厚みを有するMIMスタック。請求項1記載のMIMスタックにおいて、前記金属酸化物層が、HfOX、ZrOX、NiOX、TiOX、TaOX、NbOXまたはAlXOYのうちの1つまたは複数を含むMIMスタック。請求項1記載のMIMスタックにおいて、前記第2の導電層が、前記抵抗率スイッチング層の上に形成されたチタン層および酸化チタン層の少なくとも一方とその上に形成された窒化チタン層とを有する層スタックを備えるMIMスタック。請求項1記載のMIMスタックにおいて、前記第1の導電層が、酸素原子当たり-3~-6eVの生成ギブズ自由エネルギーを有する金属または金属窒化物をさらに含むMIMスタック。請求項9記載のMIMスタックにおいて、前記第1の導電層が、アルミニウム、窒化アルミニウム、ランタン、窒化ランタン、モリブデン、窒化モリブデン、タンタル、窒化タンタル、クロム、窒化クロム、ハフニウム、窒化ハフニウム、ニオブ、窒化ニオブ、バナジウム、窒化バナジウム、ジルコニウムまたは窒化ジルコニウムのうちの少なくとも1つを含むMIMスタック。メモリセルであって、請求項1記載のMIMスタックと、前記MIMスタックに結合されたステアリング素子と、を備えるメモリセル。請求項11記載のメモリセルにおいて、前記ステアリング素子が、垂直ポリシリコンダイオードを備えるメモリセル。金属-絶縁体-金属MIMスタックを形成する方法であって、第1の金属シリサイド層および第2の金属シリサイド層を含む第1の導電層を形成するステップと、前記第1の導電層の上に金属酸化物層を含む抵抗率スイッチング層を形成するステップと、前記抵抗率スイッチング層の上に第2の導電層を形成するステップと、を含む方法。請求項13記載の方法において、前記第1の金属シリサイド層が、チタンシリサイド、タンタルシリサイド、タングステンシリサイド、ニッケルシリサイド、コバルトシリサイドまたはモリブデンシリサイドのうちの1つを含み、前記第2の金属シリサイド層が、チタンシリサイド、タンタルシリサイド、タングステンシリサイド、ニッケルシリサイド、コバルトシリサイドまたはモリブデンシリサイドのうちの別の1つを含む方法。請求項13記載の方法において、前記第1の金属シリサイド層がニッケルシリサイドを含み、前記第2の金属シリサイド層がチタンシリサイドを含む方法。請求項13記載の方法において、前記第1の金属シリサイド層がコバルトシリサイドを含み、前記第2の金属シリサイド層がチタンシリサイドを含む方法。請求項13記載の方法において、前記第1の金属シリサイド層がチタンシリサイドを含み、前記第2の金属シリサイド層がタングステンシリサイドを含む方法。請求項13記載の方法において、前記第1の導電層が、2~100ナノメートルの厚みを有する方法。請求項13記載の方法において、前記金属酸化物層が、HfOX、ZrOX、NiOX、TiOX、TaOX、NbOXまたはAlXOYのうちの1つまたは複数を含む方法。請求項13記載の方法において、前記第1の導電層を形成するステップが、酸素原子当たり-3~-6eVの生成ギブズ自由エネルギーを有する金属または金属窒化物を形成することをさらに含む方法。請求項13記載の方法を使用して形成されるメモリセル。金属-絶縁体-金属MIMスタックであって、第1の温度で形成された第1の金属シリサイド層と、前記第1の金属シリサイド層の上に第1の温度より高い第2の温度で形成された第2の金属シリサイド層と、前記第2の金属シリサイド層の上に形成されたnシリコンまたはSiGe層と、前記nシリコンまたはSiGe層の上に形成された金属酸化物層を含む抵抗率スイッチング層と、前記抵抗率スイッチング層の上に形成された第2の導電層と、を備えるMIMスタック。請求項22記載のMIMスタックにおいて、前記第1の金属シリサイド層がニッケルシリサイドを含み、前記第2の金属シリサイド層がチタンシリサイドを含むMIMスタック。請求項22記載のMIMスタックにおいて、前記第1の金属シリサイド層がコバルトシリサイドを含み、前記第2の金属シリサイド層がチタンシリサイドを含むMIMスタック。請求項22記載のMIMスタックにおいて、前記第1の金属シリサイド層がチタンシリサイドを含み、前記第2の金属シリサイド層がタングステンシリサイドを含むMIMスタック。請求項22記載のMIMスタックにおいて、前記第2の導電層が、前記抵抗率スイッチング層の上に形成されたチタン層および酸化チタン層の少なくとも一方とその上に形成された窒化チタン層とを有する層スタックを備えるMIMスタック。請求項22記載のMIMスタックにおいて、前記金属酸化物層が、HfOX、ZrOX、NiOX、TiOX、TaOX、NbOXまたはAlXOYのうちの1つまたは複数を含むMIMスタック。メモリセルであって、請求項22記載のMIMスタックと、前記MIMスタックに結合されたステアリング素子と、を備えるメモリセル。請求項28記載のメモリセルにおいて、前記ステアリング素子が、垂直ポリシリコンダイオードを備えるメモリセル。金属-絶縁体-金属MIMスタックを形成する方法であって、第1の温度で第1の金属シリサイド層を形成するステップと、前記第1の金属シリサイド層の上に第1の温度より高い第2の温度で第2の金属シリサイド層を形成するステップと、前記第2の金属シリサイド層の上にnシリコンまたはSiGe層を形成するステップと、前記nシリコンまたはSiGe層の上に金属酸化物層を含む抵抗率スイッチング層を形成するステップと、前記抵抗率スイッチング層の上に第2の導電層を形成するステップと、を含む方法。請求項30記載の方法において、前記第1の金属シリサイド層がニッケルシリサイドを含み、前記第2の金属シリサイド層がチタンシリサイドを含む方法。請求項30記載の方法において、前記第1の金属シリサイド層がコバルトシリサイドを含み、前記第2の金属シリサイド層がチタンシリサイドを含む方法。請求項30記載の方法において、前記第1の金属シリサイド層がチタンシリサイドを含み、前記第2の金属シリサイド層がタングステンシリサイドを含む方法。請求項30記載の方法において、前記金属酸化物層が、HfOX、ZrOX、NiOX、TiOX、TaOX、NbOXまたはAlXOYのうちの1つまたは複数を含む方法。請求項30記載の方法で形成されるメモリセル。2つの金属層またはその他の導電層の間に挟まれた可逆的抵抗率スイッチングRRS材料から形成された金属-絶縁体-金属MIMスタックは、メモリセル用の抵抗率スイッチング素子として働くことができる。2つの導電層は、抵抗率スイッチング素子の上部電極および下部電極として働くことができ、RRS材料の抵抗率を高値から低値に変化させ、その逆も同様に変化させるRRS材料を横切る電場を加えるために使用することができる。本発明の実施形態によれば、金属酸化物抵抗率スイッチング層を採用した新規なMIMスタックが提供される。この種のMIMスタックを形成する方法、ならびに3次元3Dメモリアレイ内にこの種のMIMスタックを採用する方法もまた提供される。本発明のこれらの実施形態およびその他の実施形態について、図1A~5Hを参照して以下に説明する。例えば、図1A~1DはSiGe下部電極を採用したMIMスタックを示す。図2A~2Hは、複数層の金属シリサイド下部電極を採用したMIMスタックを示す。図3A~3Dは、金属酸化物スイッチング層内での酸素空孔の形成を促進するために特に選択された金属、金属窒化物または金属酸化物を有する下部電極を採用したMIMスタックを示す。図4A~4Fおよび図5A~5Hは、前述したMIMスタックおよび/または下部電極のいずれかを使用することができるメモリセルおよびメモリアレイの例示的な実施形態を示す。SiGe下部電極を有するMIMスタック本発明のいくつかの実施形態によれば、シリコンゲルマニウム合金からなる下部電極を採用したMIMスタックが提供される。例えば、図1Aは、上部電極106とSiGe下部電極108の間に挟まれた可逆的抵抗率スイッチングRRS材料104を含むMIMスタック100aを示す。以下でさらに説明するように、金属層、金属酸化物層、金属/金属酸化物層スタックなどの1つまたは複数の追加の層110がMIMスタック100a内に採用されうる。RRS材料104は、例えば、HfOX、ZrOX、NiOX、TiOX、TaOX、NbOX、AlXOY、別の金属酸化物MOX層、これらの金属酸化物の任意の組み合わせ、または別の適当なスイッチング材料を含むことができる。いくつかの実施形態では、上部電極106は、窒化チタン、窒化タンタル、窒化タングステン、これらの組み合わせ、Ti/TiN、Ta/TaN、W/WNなどの金属/金属窒化物スタック、または別の類似の層を含むことができる。他の実施形態では、上部電極106は、nシリコンやpシリコンなどの高濃度にドープされた半導体、高濃度にドープされたゲルマニウム、または高濃度にドープされたシリコン-ゲルマニウムを含むことができる。上部電極106に他の材料および/または構成が使用されてもよい。nSi下部電極を使用すると、金属酸化物内に酸素空孔を形成するための自由エネルギーを効果的に低くすることによってHfO2などの金属窒化物のスイッチング特性を改善することができる。一般に、この種のnSi電極は、非晶質もしくはポリシリコンのnSi層を堆積させ、次いでnSi層の上に金属酸化物層を形成する前にnSi層の結晶性および表面特性を改善するためにnSi層をアニーリングすることによって形成される。この種のアニールは一般に、約750°Cの温度での急速熱アニールRTAによって実現される。しかし、複数層の3次元メモリアレイを形成する場合、各メモリ層にこのような高いRTA温度を使用すると、メモリアレイのサーマルバジェットを超える可能性がある。本発明のいくつかの実施形態によれば、MIMスタックの下部電極は、例えば、約5~約35原子パーセントatmのGeおよび約5×1019~5×1021原子数/cm3atoms/cm3、いくつかの実施形態では約2×1020原子数/cm3のnドーピング濃度を有するSiGe合金の層を含むことができる。この種のSiGe合金層は、Geが存在すると結晶化温度が低下するので、多結晶nSi下部電極層より実質的に低い温度で形成することができる。例えば、いくつかの実施形態では、多結晶SiGe合金層が、約600°C以下の温度で堆積され、いくつかの実施形態では採用されるGeの原子パーセントに応じてSiGe層の結晶性を向上させるために追加の高温アニールを必要とせずに約550°C以下の温度で堆積されうる。別法として、非晶質SiGe合金層が、より低い堆積温度で堆積され、約600°C以下、いくつかの実施形態では採用されるGeの原子パーセントに応じて約550°C以下のRTAを使用して結晶化されてもよい。特定の実施形態では、約5~35原子パーセントのGeを有するSiGe下部電極は、金属酸化物スイッチング層内に酸素空孔を形成するために依然として十分なSiを供給しながら、堆積および/または結晶化アニール温度を大幅に下げる。SiGe下部電極108の例示的な厚みは約2~100ナノメートルである。Geの他の原子パーセント、ドーピングタイプ、ドーピングレベル、アニーリング温度および/または層厚が使用されてもよい。いくつかの実施形態では、追加の層110は、例えば、チタン、酸化チタン、タンタル、酸化タンタル、タングステン、酸化などを含むことができる。他の実施形態では、追加の層110は、Ti/TiOX、Zr/ZrOX、Ni/NiOX、Al/AlXOY、Ta/TaOX、Nb/NbOX、Hf/HfOXなどの金属/金属酸化物層スタック、または任意の適当な層スタックを含むことができる。図1Bは、図1BではMIMスタック100bと称されている、図1AのMIMスタック100aの特定の例示的な実施形態を示す。図1BのMIMスタック100bでは、下部電極108はSiGe合金であり、RRS材料104は酸化ハフニウムであり、上部電極106は窒化チタンであり、酸化ハフニウムスイッチング材料RRS材料104とTiN上部電極106との間にチタン層または酸化チタン層が緩衝層として設けられる。例えば、下部電極108SiGeの厚みは、約2~100ナノメートル、他の実施形態では約10~60ナノメートル、いくつかの実施形態では約20ナノメートルとすることができる。TiまたはTiOX層110の厚みは、約0.5~10ナノメートル、いくつかの実施形態では約2ナノメートルとすることができる。TiOXが採用された場合、xは約1.2~2、いくつかの実施形態では約1.5とすることができる。酸化ハフニウム層104の厚みは約3~12ナノメートル、いくつかの実施形態では約5ナノメートルとすることができ、xは約1.2~2.0、いくつかの実施形態では約1.7とすることができる。TiN上部電極106の厚みは、約2~100ナノメートル、他の実施形態では約10~60ナノメートル、いくつかの実施形態では約20ナノメートルとすることができる。nSiGe下部電極108のドーピング濃度は、約5~35原子パーセントのGeで、約5×1019~5×1021原子数/cm3、いくつかの実施形態では約2×1020原子数/cm3とすることができる。他の膜厚、x値、Geの原子パーセントおよび/またはドーピング濃度が使用されてもよい。図1Cは、SiGe下部電極108と、SiGe下部電極108の上に形成されたRRS材料104と、RRS材料104の上に形成された金属酸化物層110aおよび金属層110bを含む金属/金属酸化物層スタック110と、金属/金属酸化物層スタック110の上に形成された上部金属窒化物電極106と、を有する別の例示的なMIMスタック100cの断面図を示す。一般に、上部電極106は、例えば、窒化チタン、窒化タンタル、窒化タングステン、これらの組み合わせ、Ti/TiN、Ta/TaN、W/WNなどの金属/金属窒化物スタック、または別の類似のバリア層を含むことができる。金属/金属酸化物層スタック110は、例えば、Ti/TiOX、Zr/ZrOX、Ni/NiOX、Al/AlXOY、Ta/TaOX、Nb/NbOX、Hf/HfOX、または別の類似の層スタックを含むことができる。RRS材料104は、例えば、HfOX、ZrOX、NiOX、TiOX、TaOX、NbOXまたはAlXOY、これらの金属酸化物の任意の組み合わせ、あるいは別の適当なスイッチング材料を含むことができる。いくつかの実施形態では、金属/金属酸化物層スタック110は、RRS材料104に採用された材料とは異なる材料から形成されうる。例えば、Ti/TiOX層スタックには、HfOX、ZrOX、NiOX、TaOX、NbOXまたはAlXOYスイッチング材料が採用されうる。Zr/ZrOX層スタックには、HfOX、NiOX、TiOX、TaOX、NbOXまたはAlXOYスイッチング材料が使用されうる。Ni/NiOX層スタックには、HfOX、ZrOX、TiOX、TaOX、NbOXまたはAlXOYスイッチング材料が使用されうる。Al/AlXOY層スタックには、HfOX、ZrOX、NiOX、TiOX、TaOXまたはNbOXスイッチング材料が採用されうる。Ta/TaOX層スタックには、HfOX、TiOX、ZrOX、NiOX、NbOXまたはAlXOYスイッチング材料が採用されうる。Nb/NbOX層スタックには、HfOX、TiOX、ZrOX、NiOX、TaOXまたはAlXOYスイッチング材料が採用されうる。Hf/HfOX層スタックには、NbOX、TiOX、ZrOX、NiOX、TaOXまたはAlXOYスイッチング材料が採用されうる。他の実施形態では、金属/金属酸化物層スタック110は、RRS材料104に採用された材料と類似の材料から形成されうる。例えば、Ti/TiOX層スタックには、TiOXスイッチング層が採用されうる。しかし、このような実施形態では、層スタックの金属酸化物は、スイッチング材料のものと比べて異なる結晶構造または他の特性例えば、非晶構造対結晶構造を持つことができる。金属/金属酸化物層スタック110の金属酸化物は、スイッチング材料内の酸素空孔の形成/除去をより制御可能かつ/または繰返し可能にすることができる緩衝層として働くことができ、それによってスイッチング材料104の耐久性/寿命を向上させることができる。図1Dは、図1DではMIMスタック100dと称されている、MIMスタック100cの特定の例示的な実施形態を示し、上部電極106は窒化チタンであり、金属/金属酸化物層スタック110は酸化チタンを覆うチタンであり、RRS材料104は酸化ハフニウムであり、下部電極108はnSiGeである。例えば、上部電極106TiNの厚みは、約10~60ナノメートル、いくつかの実施形態では約20ナノメートルとすることができる。Ti層110bの厚みは、約0.5~10ナノメートル、いくつかの実施形態では約2ナノメートルとすることができる。TiOX層110aの厚みは約0.5~6ナノメートル、いくつかの実施形態では約1ナノメートルとすることができ、xは約1.2~2.0、いくつかの実施形態では約1.5とすることができる。酸化ハフニウム層104の厚みは約3~12ナノメートル、いくつかの実施形態では約5ナノメートルとすることができ、xは約1.2~2、いくつかの実施形態では約1.7とすることができる。nSiGe層108の厚みは、約10~100ナノメートル、いくつかの実施形態では約20ナノメートルとすることができる。nSiGe層106のドーピング濃度は、約5~35原子パーセントのGeで、約5×1019~5×1021原子数/cm3、いくつかの実施形態では約2×1020原子数/cm3とすることができる。他の膜厚、x値、Geの原子パーセントおよび/またはドーピング濃度が使用されてもよい。複数層のシリサイド下部電極を有するMIMスタック本発明のいくつかの実施形態によれば、2つ以上のシリサイド層からなる下部電極を採用したMIMスタックが提供される。例えば、図2Aは、上部電極106と第1の金属シリサイド層108aおよび第2の金属シリサイド層108bを含む下部電極108との間に挟まれたRRS材料104を含むMIMスタック200aを示す。以下でさらに説明するように、金属層、金属酸化物層、金属/金属酸化物層スタックなどの1つまたは複数の追加の層110がMIMスタック200a内に使用されうる。RRS材料104は、例えば、HfOX、ZrOX、NiOX、TiOX、TaOX、NbOX、AlXOY、別の金属酸化物MOX層、または別の適当なスイッチング材料を含むことができる。いくつかの実施形態では、上部電極106は、窒化チタン、窒化タンタル、窒化タングステン、これらの組み合わせ、Ti/TiN、Ta/TaN、W/WNなどの金属/金属窒化物スタック、または別の類似の層を含むことができる。他の実施形態では、上部電極106は、nシリコンやpシリコンなどの高濃度にドープされた半導体、高濃度にドープされたゲルマニウム、または高濃度にドープされたシリコン-ゲルマニウムを含むことができる。上部電極106に他の材料および/または構成が使用されてもよい。前述したように、n下部電極を使用すると、金属酸化物内に酸素空孔を形成するための自由エネルギーを効果的に低くすることによってHfO2などの金属窒化物のスイッチング特性を改善することができる。しかし、nSi電極を使用するには一般に、nSi層の上に金属酸化物層を形成する前にnSi電極の結晶性および表面特性を改善するために、比較的高い温度のアニール例えば、約750°Cを必要とする。複数層の3次元メモリアレイを形成する場合、各メモリ層にこのような高温アニールを使用すると、メモリアレイのサーマルバジェットを超える可能性がある。本発明の実施形態によれば、下部電極108は2つ以上の金属シリサイド層を含むことができる。いくつかの実施形態では、このような金属シリサイド層のうちの1つまたは複数は、採用されるシリサイド層の種類に応じて、600°C以下、いくつかの実施形態では約500~550°C以下などの750°Cより低い温度で形成することができる。例えば、CoまたはNiの原子数とSiの原子数の比などのファクタに応じて、コバルトシリサイドは一般に約300~800°Cの温度で形成することができ、ニッケルシリサイドは一般に約400~800°Cの温度で形成することができる。チタンシリサイドおよびタングステンシリサイドは通常、チタンシリサイドに対しては約500~900°C、タングステンシリサイドに対しては約1000°C以上のさらに高い形成温度を必要とする。いずれにせよ、金属シリサイドを使用すると、酸素空孔を形成するために依然として十分なSiを供給することができる。第1の金属シリサイド層108aおよび/または第2の金属シリサイド層108bに使用されうる例示的な材料としては、チタンシリサイド、タンタルシリサイド、タングステンシリサイド、ニッケルシリサイド、コバルトシリサイドまたはモリブデンシリサイドがあるが、他の金属シリサイドが使用されてもよい。いくつかの実施形態では、下位の第1の金属シリサイド層108aは、上位の第2の金属シリサイド層108bより低い温度で形成することができる。このような場合、下位の金属シリサイド層108aは、上位の金属シリサイド層108bのための結晶化シード層またはテンプレートとして働くことができるので、上位の金属シリサイド層108bがより低い温度で形成されることが可能になる。例えば、第1の金属シリサイド層108aはニッケルシリサイドまたはコバルトシリサイドを含むことができ、第2の金属シリサイド層108bはチタンシリサイドを含むことができる。別法として、第1の金属シリサイド層108aはチタンシリサイドを含むことができ、第2の金属シリサイド層108bはタングステンシリサイドを含むことができる。シリサイド層の他の組み合わせが使用されてもよい。第1の金属シリサイド層108aおよび/または第2の金属シリサイド層108bの例示的な厚みは、約2~約50ナノメートルである。他の厚みが一方または両方の層に使用されてもよい。図2Aには2つの金属シリサイド層が示されているが、3つ以上の金属シリサイド層が採用されうる例えば、3つ、4つ、5つなどことが理解できるはずである。いくつかの実施形態では、追加の層110は、例えば、チタン、酸化チタン、タンタル、酸化タンタル、タングステン、酸化タングステンなどを含むことができる。他の実施形態では、追加の層110は、Ti/TiOX、Zr/ZrOX、Ni/NiOX、Al/AlXOY、Ta/TaOX、Nb/NbOX、Hf/HfOXなどの金属/金属酸化物層スタック、または任意の適当な層スタックを含むことができる。図2Bは、図2BではMIMスタック200bと称されている、図2AのMIMスタック200aの特定の例示的な実施形態を示す。図2BのMIMスタック200bでは、下部電極108は複数層の金属シリサイドスタックであり、RRS材料104は酸化ハフニウムであり、上部電極106は窒化チタンであり、酸化ハフニウムスイッチング材料RRS材料104とTiN上部電極106との間にチタン層または酸化チタン層が緩衝層として設けられる。一実施例として、下部電極108の各金属シリサイド層108aまたは108bの厚みは、約2~50ナノメートル、他の実施形態では約5~25ナノメートル、いくつかの実施形態では約20ナノメートルとすることができる。Ti層またはTiOX層110の厚みは、約0.5~10ナノメートル、いくつかの実施形態では約2ナノメートルとすることができる。TiOXが採用された場合、xは約1.2~2、いくつかの実施形態では約1.5とすることができる。酸化ハフニウム層104の厚みは約3~12ナノメートル、いくつかの実施形態では約5ナノメートルとすることができ、xは約1.2~2.0、いくつかの実施形態では約1.7とすることができる。TiN上部電極106の厚みは、約2~100ナノメートル、他の実施形態では約10~60ナノメートル、いくつかの実施形態では約20ナノメートルとすることができる。他の膜厚、x値および/またはドーピング濃度が使用されてもよい。図2Cは、複数層のシリサイド下部電極108と、下部電極108の上に形成されたRRS材料104と、RRS材料104の上に形成された金属酸化物層110aおよび金属層110bを含む金属/金属酸化物層スタック110と、金属/金属酸化物層スタック110の上に形成された上部金属窒化物電極106と、を有する別の例示的なMIMスタック200cの断面図を示す。一般に、上部電極106は、例えば、窒化チタン、窒化タンタル、窒化タングステン、これらの組み合わせ、Ti/TiN、Ta/TaN、W/WNなどの金属/金属窒化物スタック、または別の類似のバリア層を含むことができる。金属/金属酸化物層スタック110は、例えば、Ti/TiOX、Zr/ZrOX、Ni/NiOX、Al/AlXOY、Ta/TaOX、Nb/NbOX、Hf/HfOXまたは別の類似の層スタックを含むことができる。RRS材料104は、例えば、HfOX、ZrOX、NiOX、TiOX、TaOX、NbOXまたはAlXOYあるいは別の適当なスイッチング材料を含むことができる。いくつかの実施形態では、金属/金属酸化物層スタック110は、RRS材料104に採用されたものとは異なる材料から形成することができる。例えば、Ti/TiOX層スタックには、HfOX、ZrOX、NiOX、TaOX、NbOXまたはAlXOYスイッチング材料が採用されうる。Zr/ZrOX層スタックには、HfOX、NiOX、TiOX、TaOX、NbOXまたはAlXOYスイッチング材料が使用されうる。Ni/NiOX層スタックには、HfOX、ZrOX、TiOX、TaOX、NbOXまたはAlXOYスイッチング材料が使用されうる。Al/AlXOY層スタックには、HfOX、ZrOX、NiOX、TiOX、TaOXまたはNbOXスイッチング材料が採用されうる。Ta/TaOX層スタックには、HfOX、TiOX、ZrOX、NiOX、NbOXまたはAlXOYスイッチング材料が採用されうる。Nb/NbOX層スタックには、HfOX、TiOX、ZrOX、NiOX、TaOXまたはAlXOYスイッチング材料が採用されうる。Hf/HfOX層スタックには、NbOX、TiOX、ZrOX、NiOX、TaOXまたはAlXOYスイッチング材料が採用されうる。他の実施形態では、金属/金属酸化物層スタック110は、RRS材料104に採用されたものと類似の材料から形成することができる。例えば、Ti/TiOX層スタックには、TiOXスイッチング層が採用されうる。しかし、このような実施形態では、層スタックの金属酸化物は、スイッチング材料のものと比べて異なる結晶構造または他の特性例えば、非晶構造対結晶構造を持つことができる。図2Dは、図2DではMIMスタック200dと称されている、MIMスタック200cの特定の例示的な実施形態を示し、上部電極106は窒化チタンであり、金属/金属酸化物層スタック110は酸化チタンを覆うチタンであり、RRS材料104は酸化ハフニウムであり、下部電極108は複数層の金属シリサイドスタックである。例えば、上部電極106TiNの厚みは、約10~60ナノメートル、いくつかの実施形態では約20ナノメートルとすることができる。Ti層110bの厚みは、約0.5~10ナノメートル、いくつかの実施形態では約2ナノメートルとすることができる。TiOX層110aの厚みは約0.5~6ナノメートル、いくつかの実施形態では約1ナノメートルとすることができ、xは約1.2~2.0、いくつかの実施形態では約1.5とすることができる。酸化ハフニウム層104の厚みは約3~12ナノメートル、いくつかの実施形態では約5ナノメートルとすることができ、xは約1.2~2、いくつかの実施形態では約1.7とすることができる。各金属シリサイド層108aまたは108bの厚みは、約2~50ナノメートル、いくつかの実施形態では約25ナノメートルとすることができる。他の膜厚、x値および/またはドーピング濃度が使用されてもよい。図2Eは、図2EではMIMスタック200eと称されている、図2AのMIMスタック200aの別の例示的な実施形態を示す。図2EのMIMスタック200eは、図2AのMIMスタック200aと類似しているが、RRS材料104と複数層の金属シリサイド層スタック108との間に配置された下部電極108の一部を形成することができる追加の金属M、金属窒化物MNXまたは金属酸化物MOXの層212を含む。いくつかの実施形態では、金属、金属窒化物または金属酸化物の層212は、ケイ素、窒化もしくは酸化ケイ素、アルミニウム、窒化もしくは酸化アルミニウム、ランタン、窒化もしくは酸化ランタン、モリブデン、窒化もしくは酸化モリブデン、タンタル、窒化もしくは酸化タンタル、クロム、窒化もしくは酸化クロム、ハフニウム、窒化もしくは酸化ハフニウム、ニオブ、窒化もしくは酸化ニオブ、バナジウム、窒化もしくは酸化バナジウム、ジルコニウム、または窒化もしくは酸化ジルコニウムのうちの1つまたは複数を含むことができる。他の実施形態では、nSiGeなどの合金が、金属、金属窒化物または金属酸化物の層212として使用されうる。他の材料もまた採用されうる。いくつかの金属は、酸素空孔の形成をエネルギー的により有利にすることによって金属酸化物内での酸素空孔の形成を促進し、金属酸化物内に酸素空孔を形成するギブズ自由エネルギーを効果的に低減することができる。例えば、HfO2ゲート酸化物/Siチャネルシステム内での酸素空孔の形成を記述しているRobertsonetalFermilevelpinningbydefectsinHfO2metalgatestacksApplPhysLetters91132912非特許文献1参照されたい。本発明のいくつかの実施形態では、追加の金属、金属窒化物または金属酸化物の層212は、酸素原子当たり約-3~-6eV電子ボルトの生成ギブズ自由エネルギーを有し、それによって金属酸化物RRS材料104内での酸素空孔の形成を促進するように選択することができる。適切となりうる例示的な金属としては、例えば、Yb、Tb、Y、So、La、Hf、Mg、Zr、Ta、Nb、V、Zn、W、Mo、Ti、Al、Cr、Si、Ni、Re、Co、Cu、Ru、Rh、Pd、およびIrがある。これらの金属の金属窒化物または金属酸化物は、抵抗率スイッチング金属酸化物内での酸素空孔の形成をエネルギー的により有利にすることができる。したがって、いくつかの実施形態では、追加の金属、金属窒化物または金属酸化物の層212は、前に挙げた材料のうちの1つまたは複数の金属、金属窒化物または金属酸化物、あるいは酸素原子当たり約-3~-6eVの生成ギブズ自由エネルギーを有する他の材料から形成することができる。金属、金属窒化物または金属酸化物の層212の例示的な厚みは、約10~約100オングストロームとすることができる。他の厚みが使用されてもよい。図2F~2Hは、図2B~2DのMIMスタック200b~200dと類似しているMIMスタック200f~200hを示すが、金属、金属窒化物または金属酸化物の層212を含んでいる。追加のMIMスタックの実施形態図3A~3Dは、図3A~3DではMIMスタック300a~300dと称されている、図2E~2HのMIMスタック200e~200hの代替の実施形態を示し、金属、金属窒化物または金属酸化物の層212などの金属、金属窒化物または金属酸化物の層が、第1の金属シリサイド層108aおよび第2の金属シリサイド層108bのない下部電極108として使用される。いくつかの実施形態では、金属、金属窒化物または金属酸化物の層108は、ケイ素、窒化もしくは酸化ケイ素、アルミニウム、窒化もしくは酸化アルミニウム、ランタン、窒化もしくは酸化ランタン、モリブデン、窒化もしくは酸化モリブデン、タンタル、窒化もしくは酸化タンタル、クロム、窒化もしくは酸化クロム、ハフニウム、窒化もしくは酸化ハフニウム、ニオブ、窒化もしくは酸化ニオブ、バナジウム、窒化もしくは酸化バナジウム、ジルコニウム、または窒化もしくは酸化ジルコニウムのうちの1つまたは複数を含むことができる。他の材料もまた採用されうる。前述したように、金属、金属窒化物または金属酸化物の下部電極108は、金属酸化物スイッチング層104内での酸素空孔の形成を促進するように選択することができる。例えば、金属、金属窒化物または金属酸化物の下部電極108は、酸素原子当たり約-3~-6eVの生成ギブズ自由エネルギーを有するように選択することができる。この範囲内に入りうる例示的な金属としては、例えば、Yb、Tb、Y、So、La、Hf、Mg、Zr、Ta、Nb、V、Zn、W、Mo、Ti、Al、Cr、Si、Ni、Re、Co、Cu、Ru、Rh、Pd、およびIrがある。これらの金属の金属窒化物または金属酸化物は、抵抗率スイッチング金属酸化物内での酸素空孔の形成を同様にエネルギー的により有利にすることができる。したがって、いくつかの実施形態では、金属、金属窒化物または金属酸化物の層108は、前に挙げた材料のうちの1つまたは複数の金属、金属窒化物または金属酸化物、あるいは酸素原子当たり約-3~-6eVの生成ギブズ自由エネルギーを有する他の材料から形成することができる。金属、金属窒化物または金属酸化物の層108の例示的な厚みは、約10~約100オングストロームとすることができる。他の厚みが使用されてもよい。1つの特定の実施形態では、金属、金属窒化物または金属酸化物の下部電極108は、クロム、窒化クロム、ハフニウム、窒化ハフニウム、ニオブ、窒化ニオブ、バナジウム、窒化バナジウム、ジルコニウム、または窒化ジルコニウムを含むことができる。本発明の例示的なメモリセル図4Aは、本発明による例示的なメモリセル400の概略図である。メモリセル400は、ステアリング素子404に結合されたMIMスタック402を含む。MIMスタック402は、2つ以上の状態に可逆的に切り替えられうる抵抗率を有するRRS材料104個別には示されていないを含み、図1A~1D、2A~2Hおよび3A~3Dを参照して前述したMIMスタックのいずれかに類似したものとすることができる。ステアリング素子404は、MIMスタック402両端間の電圧および/またはMIMスタック402を流れる電流を選択的に制限することにより非オーム性伝導を呈する薄膜トランジスタ、ダイオード、金属-絶縁体-金属トンネル電流装置、パンチスルーダイオード、ショットキーダイオードまたは別の類似のステアリング素子を含むことができる。このようにして、メモリセル400は2次元もしくは3次元のメモリアレイの一部として使用することができ、データは、アレイ内の他のメモリセルの状態に影響を与えることなく、メモリセル400に書き込まれかつ/またはメモリセル400から読み出すことができる。いくつかの実施形態では、ステアリング素子404は省略することができ、メモリセル400は遠隔に位置するステアリング素子と共に使用することができる。メモリセルおよびメモリアレイの例示的な実施形態図4Bは、ステアリング素子404がダイオードである本発明によるメモリセル400の例示的な実施形態の簡略斜視図である。メモリセル400は、第1の導体406aと第2の導体406bの間にダイオード404と直列に結合されたMIMスタック402RRS材料104を有するを含む。図1A~1D、2A~2Hおよび3A~3Dを参照して前述したように、MIMスタック402は、メモリセル400のための可逆的抵抗率スイッチング素子として働くことができる。MIMスタック402は、図1A~1D、2A~2Hおよび3A~3DのMIMスタックのいずれかと類似のもの、または他の適当なMIMスタックとすることができ、RRS材料104を取り囲みかつMIMスタック402の上部電極および下部電極として働く上部導電層106および下部導電層108を含むことができる。前述したように、金属層、金属酸化物層、金属/金属酸化物層スタックなどの1つまたは複数の追加の層110がMIMスタック402内に採用されうる。いくつかの実施形態では、MIMスタック402とダイオード404の間にバリア層408が形成されてもよく、MIMスタック402と第2の導体406bの間にバリア層410が形成されてもよい。ダイオード404と第1の導体406aの間に追加のバリア層412が形成されてもよい。バリア層408、410および412としては、チタン、窒化チタン、タンタル、窒化タンタル、タングステン、窒化タングステン、モリブデン、これらの組み合わせ、または別の類似のバリア層とすることができる。バリア層410は、第2の導体406bから分離しているかまたは第2の導体406bの一部とすることができ、バリア層412は、第1の導体406aから分離しているかまたは導体406aの一部とすることができる。ダイオード404としては任意の適当なダイオードとすることができ、例えば、垂直多結晶p-nもしくはp-i-nダイオードダイオードのn領域がp領域の上にある上向きでも、ダイオードのp領域がn領域の上にある下向きでも、p-n-pもしくはn-p-nパンチスルーダイオード、ショットキーダイオードなどがある。ダイオード404の例示的な実施形態について図4B~4Eを参照しながら以下に説明する。図4Bの実施形態では、MIMスタック402はダイオード404の上に位置する。しかし、図4Cに示されているように、MIMスタック402は代替としてダイオード404の下に位置することもできる。第1の導体406aおよび/または第2の導体406bは、タングステン、任意の適切な金属、高濃度にドープされた半導体材料、導電性シリサイド、導電性シリサイド-ゲルマニド、導電性ゲルマニド、高導電性カーボンなどの任意の適当な導電性材料を含むことができる。図4Bの実施形態では、第1の導体406aおよび第2の導体406bはそれぞれ、線またはレール状であり、異なる方向に例えば、実質的に互いに垂直に延びる。他の導体形状および/または構成が使用されてもよい。いくつかの実施形態では、装置の性能を改善しかつ/または装置の製作を助けるために、バリア層、接着層、反射防止コーティングおよび/または同類のもの図示せずが第1の導体406aおよび/または第2の導体406bと共に使用されてもよい。図4Dは、複数のメモリセル400、例えば図4Aまたは4Bのメモリセル400から形成された第1のメモリレベル414の一部の簡略斜視図である。話を簡単にするために、RRS材料104、導電層106および108、追加の層110、ダイオード404、ならびにバリア層408、410および412は個別には示されていない。メモリアレイ414は、多数のメモリセルが結合されている図に示されている複数のビット線第2の導体406bおよび複数のワード線第1の導体406aを含むクロスポイントアレイである。他のメモリアレイ構成がマルチレベルのメモリとして使用されてもよい。図4Eは、第2のメモリレベル420の下に配置された第1のメモリレベル418を含むモノリシックな3次元メモリアレイの一部の簡略斜視図である。メモリレベル418および420はそれぞれ、クロスポイントアレイ内に複数のメモリセル400を含む。第1のメモリレベル418と第2のメモリレベル420との間に追加の層例えば、レベル間誘電体が存在しうるが、簡単にするために図4Eには示されていないことを当業者であれば理解できるはずである。他のメモリアレイ構成が追加のメモリレベルとして使用されてもよい。図4Eの実施形態では、各メモリセル400内にp-i-nダイオードなどのバイポーラステアリング素子が採用される場合、すべてのダイオードは、ダイオードの下部または上部にpドープ領域を有するp-i-nダイオードが採用されるかどうかに応じて上向きや下向きなどの同じ方向同じステアリング素子極性方向に向くので、ダイオードの製作を簡略化することができる。いくつかの実施形態では、メモリレベルは、その全体が本願明細書において参照により援用されているHighDensityThreeDimensionalMemoryCellという米国特許第6,952,030号特許文献4に記述されているように形成することができる。例えば、図4Fに示されているように、第1のメモリレベルの第2の上部導体は、第1のメモリレベルの上に配置された第2のメモリレベルの第1の下部導体として使用することができる。このような実施形態では、その全体が本願明細書において参照により援用されている、2007年3月27日に出願されたLargeArrayOfUpwardPointingPINDiodesHavingLargeAndUniformCurrentという米国特許出願第11/692,151号特許文献5に記述されているように、隣接するメモリレベル上のダイオードは互いに逆の方向に向くことが好ましい。例えば、図4Fのメモリアレイ416b内に示されているように、第1のメモリレベル418のダイオードは、矢印D1で示されているように上向きのダイオード例えば、ダイオードの下部にp領域があるとすることができるのに対して、第2のメモリレベル420のダイオードは、矢印D2で示されているように下向きのダイオード例えば、ダイオードの下部にn領域があるとすることができ、またはその逆も同様である。MIMスタック402がバイポーラである場合、図4Fのように導体がメモリレベル間で共用される実施形態では、MIMスタック402は、メモリレベル内で同じ向きの電圧極性を有するが、隣接するメモリセルレベル間では互いに逆向きの電圧極性を有するように配置することができる。例えば、第1のメモリレベル418のMIMスタック402は正に向けることができるのに対して、第2のメモリレベル420のMIMスタック402は負に向けることができ、またはその逆も同様である。いくつかの実施形態では、ダイオード404は、MIMスタック402のセット動作中に逆方向バイアスをかけられるように向けることができる。あるいは、ダイオード404は、MIMスタック402のセット動作中に順方向バイアスをかけられるように向けることもできる。モノリシックな3次元メモリアレイは、複数のメモリレベルがウェハなどの単一基板の上に介在基板を用いずに形成されるものである。1つのメモリレベルを形成する層は、既存の1つまたは複数のレベルの層の上に直接的に堆積または成長される。対照的に、積層メモリは、LeedyのThreeDimensionalStructureMemoryという米国特許第5,915,167号特許文献6にあるように、別々の基板上にメモリレベルを形成しそれらのメモリレベルを互いに重ねて接着することによって構成されている。基板は結合前に薄くされうるかまたはメモリレベルから除去されうるが、メモリレベルは最初に別々の基板の上に形成されるので、このようなメモリは真のモノリシックな3次元メモリアレイではない。例示的な積層メモリセル図5Aは、本発明に従って提供される第1のメモリセル500aの断面図である。図4D~4Fに記載されているように、各メモリレベルに追加のメモリセル図示せずが設けられうる。図5Aを参照すると、メモリセル500aは、ビット線506aとワード線506bの間にダイオード504aと直列に結合されたMIMスタック502aを含む。MIMスタック502aは正極性の向きを有していて、ビット線506aに対してワード線506bに印加される正電圧がMIMスタック502aをセットするために採用されうるようにする。ダイオード504aは、このようなセット動作中に逆方向バイアスをかけられるように向けられる。他の実施形態では、ダイオード504aは、セット動作がMIMスタック502aに対して実行されている間に順方向バイアスをかけられるように向けられてもよい。MIMスタック502aは、前述したMIMスタックのいずれか、または他の適当なMIMスタックを含むことができる。図5Aでは、MIMスタック502aは、MIMスタック100d図1Dと類似のものとして示されている。ダイオード504aは、p-nもしくはp-i-n接合ダイオード、パンチスルーダイオード、トンネル酸化物装置、ショットキーダイオードなどの任意の2端子非線形ステアリング素子を含むことができる。図5Aでは、ダイオード504aはp-i-n接合ダイオードであるものとして示されている。図5Aを参照すると、メモリセル500aはビット線506aを含む。ビット線506aは、約200~約2,500オングストロームの任意の適当な導電性材料、例えば、タングステンまたは別の適切な金属、高濃度にドープされた半導体材料、導電性シリサイド、導電性シリサイド-ゲルマニド、導電性ゲルマニドなどとすることができる。いくつかの実施形態では、複数のビット線506a例えば、図4D~4Fを参照が実質的に平行で実質的に同じ平面上のビット線として形成されうる。ビット線506aの例示的な幅および/またはビット線506a間の例示的な間隔は約200~約2,500オングストロームであるが、他の導体幅および/または間隔が使用されてもよい。ビット線506aは、二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低K誘電体などの誘電体材料図示せず、および/または他の誘電体材料で互いに隔てられることができる。バリア層512はビット線506aの上に形成される。バリア層512は、約20~約500オングストローム、いくつかの実施形態では約100オングストロームの、窒化チタンのバリア層または窒化タンタル、窒化タングステン、タングステン、モリブデンなどの別の適当なバリア層、1つまたは複数のバリア層を組み合わせたもの、チタン/窒化チタン、タンタル/窒化タンタルまたはタングステン/窒化タングステンスタックなどの他の層と組み合わせたバリア層などとすることができる。他のバリア層の材料および/または厚みが採用されてもよい。ダイオード504aを形成するために使用される半導体材料はバリア層512の上に形成される。図5Aの実施形態では、ダイオード504aは、ポリシリコン、多結晶シリコン-ゲルマニウム合金、ポリゲルマニウムなどの多結晶半導体材料あるいは他の適当な材料から形成される。例えば、高濃度にドープされた非晶質または多結晶のpシリコン層504a-1がバリア層512上に堆積されうる。pシリコン層504a-1を堆積させるためにCVDまたは別の適当なプロセスが採用されうる。少なくとも1つの実施形態では、pシリコン層504a-1は、例えば、約100~約1,000オングストローム、いくつかの実施形態では約100オングストロームのpシリコンを約1021cm3のドーピング濃度で形成することができる。他の層厚および/またはドーピング濃度が使用されてもよい。pシリコン層504a-1は、その場で例えば堆積中にアクセプタガスを流すことにより、あるいは他の場所で例えば注入によりドープすることができる。pシリコン層504a-1の堆積後、低濃度にドープされた、真性の、および/または意図せずにドープされた非晶質もしくは多結晶のシリコン層504a-2がpシリコン層504a-1の上に形成されうる。真性シリコン層504a-2を堆積させるためにCVDまたは別の適当な堆積法が採用されてもよい。少なくとも1つの実施形態では、真性シリコン層504a-2の厚みは、約500~約4,800オングストローム、いくつかの実施形態では約2,500オングストロームとすることができる。他の真性層の厚みが使用されてもよい。nシリコン層504a-3を形成するために、追加のシリコンが堆積され、イオン注入によってドープされるかまたは堆積中にその場でドープされうる。さらに、いくつかの実施形態では、拡散プロセスが採用されてもよい。少なくとも1つの実施形態では、得られるnシリコン層504a-3は、約1021cm3のドーピング濃度で、約100~約1,000オングストローム、いくつかの実施形態では約100オングストロームの厚みを有することができる。他の層厚および/またはドーピング濃度が使用されてもよい。nシリコン層504a-3の形成に続いて、シリサイド形成金属層スタック508がnシリコン層504a-3の上に堆積されうる。例示的なシリサイド形成金属は、スパッタまたはその他の方法で堆積されたチタンまたはコバルトを含む。いくつかの実施形態では、シリサイド形成金属層スタック508は、約1~4ナノメートルのチタンおよび約15~25ナノメートルの窒化チタンから形成される。他のシリサイド形成金属層材料および/または厚みが使用されてもよい。Tiなどのシリサイド形成金属とn領域504a-3との反応によってシリサイド領域を形成するために、急速熱アニールRTAステップが実行されうる。いくつかの実施形態では、RTAは、シリサイド形成金属とダイオード504aの堆積シリコンとを相互に作用させてシリサイド層を形成し、それによってシリサイド形成金属の全部または一部を消費するように、約540°Cで1分間実行されうる。他の実施形態では、シリサイド層は、シリサイドターゲットをスパッタするかまたはシリサイド形成金属およびシリコンを同時スパッタすることによって形成することができる。その全体が本願明細書において参照により援用されている、MemoryCellComprisingASemiconductorJunctionDiodeCrystallizedAdjacentToASilicideという米国特許第7,176,064号特許文献7に記述されているように、チタンおよび/またはコバルトなどのシリサイド形成材料がアニーリング中に堆積シリコンと反応してシリサイド層を形成する。チタンシリサイドおよびコバルトシリサイドの格子面間隔はシリコンの格子面間隔とほぼ同じであり、このようなシリサイド層は、堆積シリコンが結晶化するときに隣接する堆積シリコンの結晶化テンプレートまたはシーズとして働くことができるようである例えば、シリサイド層はアニーリング中にシリコンダイオード504aの結晶構造を強化することができる。それによってより低い抵抗率のシリコンが提供される。シリコン-ゲルマニウム合金および/またはゲルマニウムダイオードについても同様の結果を得ることができる。金属層スタック508の形成に続いて、MIMスタック502aの下部電極108が形成されうる。いくつかの実施形態では、下部電極108は、例えば、約5~約35原子パーセントのGeおよび約5×1019~5×1021原子数/cm3のnドーピング濃度、いくつかの実施形態では約2×1020原子数/cm3を有するSiGe合金の層を含むことができる。前述したように、約5~35原子パーセントのGeを有するSiGe下部電極は、酸素空孔形成のために依然として十分なSiを供給しながら、結晶のアニール温度を大幅に下げる。いくつかの実施形態では、SiGe下部電極108を形成するために低圧化学気相堆積LPCVDやプラズマ支援化学気相堆積PECVDなどの低温プロセスが採用されうる。SiGe下部電極108が形成結晶化されうる例示的な温度範囲は600°C以下、いくつかの実施形態では550°C以下である。SiGe下部電極108の例示的な厚みは約2~100ナノメートルである。他の実施形態では、Geの他の原子パーセント、ドーピングタイプ、ドーピングレベル、形成温度および/または層厚が使用されてもよい。下部電極108の形成に続いて、RRS材料104が原子層堆積ALD法または別の適当な方法で形成されうる。例えば、RRS材料104は、HfOX、ZrOX、NiOX、TiOX、TaOX、NbOX、AlXOY、これらの金属酸化物のうちの1つまたは複数の組み合わせ、または別の適当なスイッチング材料を含むことができる。図5Aの実施形態では、RRS材料104は、約3~12ナノメートル、いくつかの実施形態では約5ナノメートルの厚みを有するHfOXを含むことができ、xは約1.2~2.0、いくつかの実施形態では約1.7とすることができる。他の厚みの範囲および/またはx値が使用されてもよい。RRS材料104の形成に続いて、金属/金属酸化物層スタック110が形成されうる。金属/金属酸化物層スタック110は、例えば、Ti/TiOX、Zr/ZrOX、Ni/NiOX、Al/AlXOY、Ta/TaOX、Nb/NbOX、Hf/HfOXまたは別の類似の層スタックを含むことができる。図に示されている実施形態では、金属/金属酸化物層スタック110は、約0.5~10ナノメートル、いくつかの実施形態では約2ナノメートルの厚みを有するTi層110bと、約0.5~6ナノメートル、いくつかの実施形態では約1ナノメートルの厚みを有するTiOX層110aとを含むことができ、xは約1.2~2.0、いくつかの実施形態では約1.5とすることができる。他の厚みおよび/またはx値が使用されてもよい。TiOX層110aは、例えば、HfOX層104の上にTi層を堆積させ、次いでTiを酸化させてTiOX層110aを形成することによって形成することができる。例えば、Ti層はPVDによって堆積され、次いでHfOX層104を形成するために使用されたものと同じALDチャンバ内で例えば、Hf前駆体を流さないことにより酸化されうる。次いで、Ti層110bはTiOX層110aの上に形成することができる。TiOX層110aの上に上部電極106が形成される。例えば、上部電極106は、窒化チタン、窒化タンタル、窒化タングステン、これらの組み合わせ、Ti/TiN、Ta/TaN、W/WNなどの金属/金属窒化物スタック、または別の類似のバリア層を含むことができる。図に示されている実施形態では、上部電極106は、約10~60ナノメートルの厚みを含み、いくつかの実施形態では約20ナノメートルの厚みのTiNを含むことができる。他の層厚が使用されてもよい。いくつかの実施形態では、nSiGe層108、HfOX層104、TiOX層110a、Ti層110bおよび/またはTiN層106は、種々の層の間の界面を改善するために単一のクラスタツール内で例えば、真空を中断せずに形成されてもよい。前述したMIMスタックおよびダイオード層をエッチングしてピラー構造514図4B~4Fに示されているにするために、任意の適当なエッチングプロセスが使用されうる。いくつかの実施形態では、ハードマスクプロセスが以下の通り採用されうる。1上部TiN電極106の上に約500~1,000オングストロームのWなどの金属ハードマスクを堆積させる。2金属ハードマスクの上に約1,000~2,000オングストロームのSiXOYなどの酸化物ハードマスクを堆積させる。3酸化物ハードマスクの上に約500~2,000オングストロームのポリシリコンなどのポリシリコンハードマスクを堆積させる。4ポリシリコンハードマスクの上に約1,000~3,000オングストロームのフォトレジストなどのフォトレジストを堆積させる。次いで、フォトレジストは露光され、そして現像され、ポリシリコンハードマスク層は、例えば、適当な高密度プラズマエッチングチャンバ内でHBr、Cl2、O2および/またはHeを使用してエッチングすることができる。フォトレジストのストリッピングアッシングに続いて、酸化物ハードマスクは、例えば、適当な中密度プラズマエッチングチャンバ内でC4F6、O2およびArを使用して、パターン化されエッチングされたポリシリコンハードマスクを貫通エッチングすることができる。次いで、金属ハードマスクは、例えば、適当な高密度プラズマエッチングチャンバ内でNF3、Ar、N2、Cl2、He、および/またはO2を使用して、パターン化されエッチングされた酸化物ハードマスクを貫通エッチングすることができる。その後、TiN上部電極106は、例えばHBr、Cl2および/またはHeを使用してエッチングすることができ、Ti/TiOX金属層スタック110は、例えばCF4、Cl2、Heおよび/またはN2を使用してエッチングすることができ、HfOXのRRS材料104は、例えばHBr、Cl2、Heおよび/またはN2を使用してエッチングすることができ、nSiGe下部電極108は、例えばHBr、Cl2、He、O2および/またはN2を使用してエッチングすることができ、Ti/TiN層スタック508は、例えばHBr、Cl2および/またはHeを使用してエッチングすることができ、ポリシリコンダイオード504aは、例えばHBr、Cl2、He、O2および/またはN2を使用してエッチングすることができ、TiN層512は、例えばHBr、Cl2および/またはHeを使用してエッチングすることができる。これらのエッチングプロセスはすべて、例えば、適当な高密度プラズマエッチングチャンバ内で実行することができる。他のエッチング化学および/またはプロセスが採用されてもよい。得られたピラー構造514は、同じメモリレベル上の他の類似のピラー構造図示せずからピラー構造514を離隔するために、適当な誘電体によって取り囲むことができる。例えば、余分な誘電体材料を除去し、ワード線506bを受け入れるための平坦な表面を形成するために、約200~7,000オングストロームの二酸化ケイ素が堆積され、化学的機械的研磨またはエッチバックプロセスを用いて平坦化されうる。さらに、二酸化ケイ素を堆積させる前に、約50~200オングストロームなどの薄い窒化ケイ素ライナが堆積されてもよい。ワード線506bは、任意の適当な方法例えば、CVD、PVDなどによって堆積されたタングステン、別の適当な金属、高濃度にドープされた半導体材料、導電性シリサイド、導電性シリサイド-ゲルマニド、導電性ゲルマニドなどの任意の適当な導電性材料から形成することができる。他の導電層材料が使用されてもよい。例えば、導電性材料は、ワード線506bおよび個別には示されていない他のワード線を形成するために堆積されエッチングされうる。少なくとも1つの実施形態では、このようなワード線は、例えば、図4Fに示されているようにビット線506aとは異なる方向に延びる実質的に平行で実質的に同一平面上にある導体である。ワード線506bは、適当な誘電体の充填およびエッチバックプロセスによって他のワード線から離隔することができる。その後、追加のメモリセル図示せずが、メモリセル500aを形成するために使用されたものと同様の方法でワード線506bの上に形成される。メモリセル500aおよび/またはメモリセルスタック500aの上に形成されるべき追加のメモリセル層/レベルの形成に続いて、得られた構造は、ダイオード504aの堆積済み半導体材料を結晶化するためにかつ/または層508からのシリサイド形成金属とダイオード504aのシリコン領域との反応によってシリサイド領域を形成するためにアニールすることができる。前述したように、チタンシリサイドおよびコバルトシリサイドの格子面間隔はシリコンの格子面間隔とほぼ同じであり、シリサイド層は、堆積シリコンが結晶化するときに隣接する堆積シリコンの結晶化テンプレートまたはシードとして働くことができるようである例えば、シリサイド層は約600~800°Cの温度でアニールする間にシリコンダイオードの結晶構造を強化することができる。それによってより低い抵抗率のダイオード材料が提供される。シリコン-ゲルマニウム合金および/またはゲルマニウムダイオードに対しても同様の結果が得られうる。したがって、少なくとも1つの実施形態では、結晶化アニールが、約600~800°C、いくつかの実施形態では約650~750°Cの温度の窒素中で約10秒~約2分間実行されうる。他のアニーリング時間、温度および/または環境が使用されてもよい。図5Bは、本発明に従って提供される第2のメモリセル500bの断面図である。図5Bの第2のメモリセル500bは、図5Aの第1のメモリセル500aと類似しているが、第1のメモリセル500aで採用されたバイポーラステアリング素子の代わりにユニポーラステアリング素子を採用している。例えば、図5B内のダイオード504bは、図5Aのメモリセル500aに使用されているようなp-i-n接合ダイオードではなくパンチスルーダイオードである。前述したように、トンネル装置やショットキーダイオードなどの他のステアリング素子が使用されてもよい。図5Cは、本発明に従って提供される第3のメモリセル500cの断面図である。図5Cの第3のメモリセル500cは、図5Aの第1のメモリセル500aと類似しているかつ同じように形成されうるが、図2A~2Dを参照して前述したように2層の金属シリサイド下部電極108を採用している。図5Dは、本発明に従って提供される第4のメモリセル500dの断面図である。図5Dの第4のメモリセル500dは、図5Cの第3のメモリセル500cと類似しているが、第3のメモリセル500cで採用されたバイポーラステアリング素子の代わりにユニポーラステアリング素子を採用している。例えば、図5D内のダイオード504dは、図5Cのメモリセル500cに使用されているようなp-i-n接合ダイオードではなくパンチスルーダイオードである。前述したように、トンネル装置やショットキーダイオードなどの他のステアリング素子が使用されてもよい。図5Eは、本発明に従って提供される第5のメモリセル500eの断面図である。図5Eの第5のメモリセル500eは、図5Aの第1のメモリセル500aと類似しているかつ同じように形成されうるが、図2E~2Hを参照して前述したように下部電極用の追加の金属、金属窒化物または金属酸化物の層212を有する金属シリサイド2層を採用している。図5Fは、本発明に従って提供される第6のメモリセル500fの断面図である。図5Fの第6のメモリセル500fは、図5Eの第5のメモリセル500eと類似しているが、第5のメモリセル500eで採用されたバイポーラステアリング素子の代わりにユニポーラステアリング素子を採用している。例えば、図5F内のダイオード504fは、図5Eのメモリセル500eに使用されているようなp-i-n接合ダイオードではなくパンチスルーダイオードである。前述したように、トンネル装置やショットキーダイオードなどの他のステアリング素子が使用されてもよい。図5Gは、本発明に従って提供される第7のメモリセル500gの断面図である。図5Gの第7のメモリセル500gは、図5Aの第1のメモリセル500aと類似しているかつ同じように形成されうるが、図3A~3Dを参照して前述したように下部電極108用の金属、金属窒化物または金属酸化物の層を採用している。図5Hは、本発明に従って提供される第8のメモリセル500hの断面図である。図5Hの第8のメモリセル500hは、図5Gの第7のメモリセル500aと類似しているが、第1のメモリセル500aで採用されたバイポーラステアリング素子の代わりにユニポーラステアリング素子を採用している。例えば、図5H内のダイオード504hは、図5Gのメモリセル500gに使用されているようなp-i-n接合ダイオードではなくパンチスルーダイオードである。前述したように、トンネル装置やショットキーダイオードなどの他のステアリング素子が使用されてもよい。前述した説明は本発明の例示的な実施形態だけを開示している。本発明の範囲内にある前に開示された装置および方法の変形形態は、当業者には容易に明らかになる。例えば、MIMスタックは、任意のメモリセル内のステアリング素子の上または下に配置することができる。したがって、本発明の例示的な実施形態に関連して本発明を開示してきたが、添付の特許請求の範囲で定義されるように、他の実施形態が本発明の趣旨と範囲に入りうることが理解されるべきである。"