"半導体基板と、前記半導体基板の表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された層間絶縁膜と、前記層間絶縁膜に所定パターンで選択的に埋め込まれたダマシン構造を有する複数の配線と、互いに隣り合う前記配線間に前記層間絶縁膜の一部を用いて配置された配線間絶縁膜とを含む表面電極と、前記半導体基板の前記表面と裏面との間を貫通し、前記表面電極に電気的に接続された貫通電極と、前記貫通電極と前記半導体基板との間に設けられたビア絶縁膜とを含む、半導体装置。前記表面電極は、前記貫通電極に対向する対向部と、前記対向部から横方向に張り出した張出部と、前記ゲート絶縁膜と前記層間絶縁膜との間に配置され、前記張出部の前記配線と同一パターンの電極層とをさらに含む、請求項1に記載の半導体装置。前記表面電極は、前記貫通電極に対向する対向部と、前記対向部から横方向に張り出した張出部と前記半導体基板の前記表面に埋め込まれ、前記張出部の前記配線間絶縁膜と同一パターンの絶縁層とをさらに含む、請求項1に記載の半導体装置。前記表面電極における前記貫通電極との接続面において、前記配線と前記配線間絶縁膜は面一に形成されている、請求項1~3のいずれか一項に記載の半導体装置。前記表面電極において前記配線と前記配線間絶縁膜は、交互にストライプ状に配列されている、請求項1~4のいずれか一項に記載の半導体装置。前記配線は、Cu配線を含む、請求項1~5のいずれか一項に記載の半導体装置。前記表面電極は、複数の前記層間絶縁膜を介して積層された多層電極を含む、請求項1~6のいずれか一項に記載の半導体装置。前記半導体装置は、前記貫通電極との間に前記表面電極が置かれるように前記貫通電極の直上位置に配置された、外部接続用の表面バンプを含む、請求項1~7のいずれか一項に記載の半導体装置。前記半導体装置は、前記貫通電極の前記裏面側の端部に配置された、外部接続用の裏面バンプを含む、請求項1~8のいずれか一項に記載の半導体装置。前記貫通電極は、円柱状に形成されている、請求項1~9のいずれか一項に記載の半導体装置。前記半導体基板の前記表面は、複数の半導体素子が形成された素子形成面を含む、請求項1~10のいずれか一項に記載の半導体装置。裏面に複数の外部端子を有するインタポーザと、前記インタポーザの表面に、前記表面が上方に向く姿勢で積層された請求項1~11のいずれか一項に記載の半導体装置と、複数の裏面バンプを有し、当該裏面バンプが前記貫通電極に電気的に接続されるように前記半導体装置の前記表面に積層された第2半導体装置と、前記半導体装置および前記第2半導体装置を封止する樹脂パッケージとを含む、電子部品。半導体基板の表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、所定パターンの電極層を選択的に形成する工程と、前記ゲート絶縁膜上に、前記電極層を覆うように層間絶縁膜を形成する工程と、ダマシン法により前記電極層と同一パターンの電極材料を前記層間絶縁膜に選択的に埋め込むことにより、前記電極層と同一パターンの複数の配線と、互いに隣り合う前記配線間に前記層間絶縁膜の一部を用いて形成され、前記電極層と反対パターンの配線間絶縁膜とを含む表面電極を形成する工程と、前記半導体基板の裏面からエッチングして前記半導体基板および前記電極層を除去することにより貫通孔を形成し、同時に、当該貫通孔内に前記配線間絶縁膜と同一パターンの突出部が形成された前記層間絶縁膜を露出させる工程と、前記突出部の一部がエッチング残渣として残るように、前記貫通孔を介して前記表面電極の前記配線が露出するまで前記層間絶縁膜をエッチングする工程と、前記貫通孔の底面および側面にビア絶縁膜を形成する工程と、前記表面電極の前記配線が露出するまで、前記貫通孔の前記底面の前記ビア絶縁膜をエッチングする工程と、前記貫通孔の前記ビア絶縁膜の内側に電極材料をめっき成長させることにより、前記表面電極に電気的に接続されるように貫通電極を形成する工程とを含む、半導体装置の製造方法。前記電極層を形成する工程は、前記半導体基板の前記表面に形成された半導体素子のゲート電極と同一の工程で実行される、請求項13に記載の半導体装置の製造方法。前記半導体基板がシリコン基板であり、前記電極層を形成する工程が、ポリシリコン層を形成する工程を含む、請求項13または14に記載の半導体装置の製造方法。半導体基板の表面に、所定パターンの絶縁層を選択的に埋め込む工程と、前記半導体基板の前記表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に層間絶縁膜を形成する工程と、ダマシン法により前記絶縁層と反対パターンの電極材料を前記層間絶縁膜に選択的に埋め込むことにより、前記絶縁層と反対パターンの複数の配線と、互いに隣り合う前記配線間に前記層間絶縁膜の一部を用いて形成され、前記絶縁層と同一パターンの配線間絶縁膜とを含む表面電極を形成する工程と、前記半導体基板の裏面からエッチングして前記半導体基板を除去することにより貫通孔を形成し、同時に、当該貫通孔内に前記配線間絶縁膜と同一パターンの前記絶縁層を露出させる工程と、前記層間絶縁膜における前記絶縁層の直下の部分がエッチング残渣として残るように、貫通孔を介して前記表面電極の前記配線が露出するまで前記層間絶縁膜をエッチングする工程と、前記貫通孔の底面および側面にビア絶縁膜を形成する工程と、前記表面電極の前記配線が露出するまで、前記貫通孔の前記底面の前記ビア絶縁膜をエッチングする工程と、前記貫通孔の前記ビア絶縁膜の内側に電極材料をめっき成長させることにより、前記表面電極に電気的に接続されるように貫通電極を形成する工程とを含む、半導体装置の製造方法。前記絶縁層を形成する工程は、前記半導体基板を前記表面からエッチングすることにより前記所定パターンのシャロートレンチを形成する工程と、前記シャロートレンチに絶縁材料を充填することにより、前記絶縁層を前記半導体基板の前記表面に対して前記裏面側へ埋め込むように形成する工程とを含む、請求項16に記載の半導体装置の製造方法。本発明の目的は、貫通電極におけるボイドの発生を防止することができ、従来に比べて信頼性の高い半導体装置およびその製造方法を提供することである。本発明の他の目的は、半導体装置の貫通電極におけるボイドの発生を防止することができ、従来に比べて信頼性の高い電子部品を提供することである。本発明の半導体装置は、半導体基板と、前記半導体基板の表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された層間絶縁膜と、前記層間絶縁膜に所定パターンで選択的に埋め込まれたダマシン構造を有する複数の配線と、互いに隣り合う前記配線間に前記層間絶縁膜の一部を用いて配置された配線間絶縁膜とを含む表面電極と、前記半導体基板の前記表面と裏面との間を貫通し、前記表面電極に電気的に接続された貫通電極と、前記貫通電極と前記半導体基板との間に設けられたビア絶縁膜とを含む請求項1。この半導体装置は、たとえば、半導体基板の表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、所定パターンの電極層を選択的に形成する工程と、前記ゲート絶縁膜上に、前記電極層を覆うように層間絶縁膜を形成する工程と、ダマシン法により前記電極層と同一パターンの電極材料を前記層間絶縁膜に選択的に埋め込むことにより、前記電極層と同一パターンの複数の配線と、互いに隣り合う前記配線間に前記層間絶縁膜の一部を用いて形成され、前記電極層と反対パターンの配線間絶縁膜とを含む表面電極を形成する工程と、前記半導体基板の裏面からエッチングして前記半導体基板および前記電極層を除去することにより貫通孔を形成し、同時に、当該貫通孔内に前記配線間絶縁膜と同一パターンの突出部が形成された前記層間絶縁膜を露出させる工程と、前記突出部の一部がエッチング残渣として残るように、前記貫通孔を介して前記表面電極の前記配線が露出するまで前記層間絶縁膜をエッチングする工程と、前記貫通孔の底面および側面にビア絶縁膜を形成する工程と、前記表面電極の前記配線が露出するまで、前記貫通孔の前記底面の前記ビア絶縁膜をエッチングする工程と、前記貫通孔の前記ビア絶縁膜の内側に電極材料をめっき成長させることにより、前記表面電極に電気的に接続されるように貫通電極を形成する工程とを含む、本発明の半導体装置の製造方法請求項13により製造することができる。また、この半導体装置は、半導体基板の表面に、所定パターンの絶縁層を選択的に埋め込む工程と、前記半導体基板の前記表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に層間絶縁膜を形成する工程と、ダマシン法により前記絶縁層と反対パターンの電極材料を前記層間絶縁膜に選択的に埋め込むことにより、前記絶縁層と反対パターンの複数の配線と、互いに隣り合う前記配線間に前記層間絶縁膜の一部を用いて形成され、前記絶縁層と同一パターンの配線間絶縁膜とを含む表面電極を形成する工程と、前記半導体基板の裏面からエッチングして前記半導体基板を除去することにより貫通孔を形成し、同時に、当該貫通孔内に前記配線間絶縁膜と同一パターンの前記絶縁層を露出させる工程と、前記層間絶縁膜における前記絶縁層の直下の部分がエッチング残渣として残るように、貫通孔を介して前記表面電極の前記配線が露出するまで前記層間絶縁膜をエッチングする工程と、前記貫通孔の底面および側面にビア絶縁膜を形成する工程と、前記表面電極の前記配線が露出するまで、前記貫通孔の前記底面の前記ビア絶縁膜をエッチングする工程と、前記貫通孔の前記ビア絶縁膜の内側に電極材料をめっき成長させることにより、前記表面電極に電気的に接続されるように貫通電極を形成する工程とを含む、本発明の半導体装置の製造方法請求項16により製造することもできる。本発明の方法によれば、表面電極の配線間絶縁膜と反対パターンの電極層、もしくは表面電極の配線間絶縁膜と同一パターンの絶縁層を予め形成する。これにより、半導体基板を裏面から表面電極へ向かってエッチングして貫通孔を形成したときに、配線間絶縁膜上に、層間絶縁膜の突出部の一部、もしくは層間絶縁膜における絶縁層の直下の部分をエッチング残渣として残すことができる。そのため、ビア絶縁膜を形成したときに、エッチング残渣の直上位置配線間絶縁膜の直上位置においては、ビア絶縁膜が、当該エッチング残渣の高さ分、配線間絶縁膜と同一パターンで嵩上げされる。すなわち、ビア絶縁膜において、エッチング残渣がある部分とない部分との間に段差が生じる。ビア絶縁膜のエッチング工程においては、上記嵩上げされた部分が嵩上げされていない部分に対して配線間絶縁膜と同一パターンのエッチングマージンとなるので、表面電極の配線が露出するまでビア絶縁膜をエッチングしても、当該エッチングによる配線間絶縁膜のエッチング量をなくすか、少なくすることができる。その結果、表面電極の配線間における段差の発生を抑えることができる。よって、電極材料をめっき成長させる際、貫通孔の内面にシード膜を良好な被膜性で形成することができるので、ボイド空孔の発生を防止することができる。これにより、本発明の半導体装置では、貫通電極におけるボイドの発生を防止することができ、従来に比べて信頼性の高い半導体装置を実現することができる。また、本発明の半導体装置は、たとえば、前記貫通孔を形成する工程において、前記表面電極の径よりも小さな径を有する貫通孔を形成することにより、前記表面電極が、前記貫通電極に対向する対向部と、前記対向部から横方向に張り出した張出部と、前記ゲート絶縁膜と前記層間絶縁膜との間に配置され、前記張出部の前記配線と同一パターンの電極層とをさらに含んでいてもよいし請求項2、前記半導体基板の前記表面に埋め込まれ、前記張出部の前記配線間絶縁膜と同一パターンの絶縁層をさらに含んでいてもよい請求項3。また、前記電極層を形成する工程は、前記半導体基板の前記表面に形成された半導体素子のゲート電極と同一の工程で実行されることが好ましく請求項14、前記半導体基板がシリコン基板である場合、ポリシリコン層を形成する工程を含むことが好ましい請求項15。この方法により、工程数を増加させずに、効率よく電極層を形成することができる。また、前記絶縁層を形成する工程は、前記半導体基板を前記表面からエッチングすることにより前記所定パターンのシャロートレンチを形成する工程と、前記シャロートレンチに絶縁材料を充填することにより、前記絶縁層を前記半導体基板の前記表面に対して前記裏面側へ埋め込むように形成する工程とを含むことが好ましい請求項17。この方法によれば、たとえば、STIShallowTrenchIsolation:シャロートレンチアイソレーション工程により半導体基板に複数の素子分離領域を形成する場合に、当該STI工程と同一工程で絶縁層を形成することができるので、効率よく絶縁層を形成することができる。また、本発明の半導体装置では、前記表面電極における前記貫通電極との接続面において、前記配線と前記配線間絶縁膜は面一に形成されていることが好ましい請求項4。この構成によれば、貫通孔の底面に対するシード膜の被膜性を一層向上させることができる。また、本発明の半導体装置では、前記表面電極において前記配線と前記配線間絶縁膜は、交互にストライプ状に配列されていてもよい請求項5。また、前記配線は、Cu配線を含んでいてもよい請求項6。また、前記表面電極は、複数の前記層間絶縁膜を介して積層された多層電極を含んでいてもよい請求項7。また、本発明の半導体装置は、前記貫通電極との間に前記表面電極が置かれるように前記貫通電極の直上位置に配置された、外部接続用の表面バンプを含んでいてもよいし請求項8、前記貫通電極の前記裏面側の端部に配置された、外部接続用の裏面バンプを含んでいてもよい請求項9。また、前記貫通電極は、円柱状に形成されていてもよい請求項10。また、前記半導体基板の前記表面は、複数の半導体素子が形成された素子形成面を含んでいてもよい請求項11。また、本発明の電子部品は、裏面に複数の外部端子を有するインタポーザと、前記インタポーザの表面に、前記表面が上方に向く姿勢で積層された請求項1~11のいずれか一項に記載の半導体装置と、複数の裏面バンプを有し、当該裏面バンプが前記貫通電極に電気的に接続されるように前記半導体装置の前記表面に積層された第2半導体装置と、前記半導体装置および前記第2半導体装置を封止する樹脂パッケージとを含む請求項12。この構成によれば、本発明の半導体装置が搭載されているので、従来に比べて信頼性の高い電子部品を実現することができる。以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。図1は、本発明の一実施形態に係る電子部品1の模式的な断面図である。図2は、図1の電子部品1のシステム構成を模式的に示すブロック図である。電子部品1は、樹脂インタポーザ2と、樹脂インタポーザ2の表面3から順に積層された演算チップ4、Siインタポーザ5およびメモリチップ6と、樹脂パッケージ7とを含み、内部に電源系配線8および信号系配線9が組み込まれている。なお、演算チップ4、Siインタポーザ5およびメモリチップ6は、樹脂インタポーザ2の表面3に積層された複数の半導体装置の一例であり、これに限るものではない。樹脂インタポーザ2は、樹脂製たとえば、エポキシ樹脂基板からなり、その表面3に演算チップ4等が積層され、その裏面10に複数の外部端子11が形成されている。樹脂インタポーザ2のサイズは、14mm角であり、たとえば、10mm角~15mm角であってもよい。厚さは、0.7mmであり、たとえば、0.6mm~0.7mmであってもよい。外部端子11は、実装基板プリント配線板上のランド電極との電気接続用の端子である。外部端子11は、たとえば、半田などの金属材料を用いてボール状に形成されており、たとえば、互いに間隔を空けて行列状に配置されている。各外部端子11は、樹脂インタポーザ2の表面3と裏面10との間を貫通する導電性のビア図示せずを介して、演算チップ4の裏面バンプ19後述に電気的に接続されている。演算チップ4、Siインタポーザ5およびメモリチップ6は、この実施形態では、互いに同じ大きさで形成されており、互いに側面が揃うように整って積層されている。これらのチップのサイズは、10mm角であり、たとえば、6mm角~10mm角であってもよい。樹脂インタポーザ2よりも小さく、チップの厚さは、0.05mmであり、たとえば、0.04mm~0.06mmであってもよい。これら複数の半導体チップ4~6のうち、最上層の第2半導体装置としてのメモリチップ6と樹脂インタポーザ2との間にある半導体装置としての演算チップ4には、図2に示すように、論理Logic制御回路12が組み込まれている。論理制御回路12には、電子部品1の電源系配線8および信号系配線9が接続されている。また、演算チップ4には、その表面13に当該論理制御回路12を構成するトランジスタたとえばCMOSトランジスタ、ダイオード、抵抗、キャパシタなどの複数の半導体素子が形成されている。つまり、演算チップ4では、メモリチップ6に対向する表面13が素子形成面であり、この素子形成面13が上方に向く姿勢で演算チップ4が樹脂インタポーザ2に積層されている。また、演算チップ4および半導体装置としてのSiインタポーザ5には、それぞれ表面13,15と裏面14,16との間を貫通する複数の貫通電極17,18が形成されており、各貫通電極17,18の裏面14,16側の端部に1つずつ裏面バンプ19,20が設けられている。裏面バンプ19,20は、たとえば、半田などの金属材料を用いてボール状に形成されている。また、演算チップ4の裏面バンプ19は、表面13上の半導体素子に電気的に接続されている。一方、最上層のメモリチップ6には、メモリセルアレイ21この実施形態では、SRAM:StaticRandomAccessMemoryのセルアレイおよび制御回路22が組み込まれており、これらの回路21,22には、電子部品1の電源系配線8および信号系配線9が接続されている。具体的には、制御回路22は電源系配線8によりメモリセルアレイ21に接続されており、メモリセルアレイ21は信号系配線9により演算チップ4の論理制御回路12に接続されている。また、メモリチップ6には、その裏面23に当該メモリセルアレイ21および制御回路22を構成するトランジスタ、ダイオード、抵抗、キャパシタなどの複数の半導体素子が形成されている。つまり、メモリチップ6では、演算チップ4に対向する裏面23が素子形成面であり、この素子形成面23が下方に向く姿勢でメモリチップ6が樹脂インタポーザ2に積層されている。また、メモリチップ6には、その裏面23に複数の裏面バンプ24が設けられている。裏面バンプ24は、たとえば、半田などの金属材料を用いてボール状に形成されている。この裏面バンプ24は、裏面23上の半導体素子に電気的に接続されている。そして、メモリチップ6の裏面バンプ24は、Siインタポーザ5の貫通電極18および裏面バンプ20により中継されて、ピッチの異なる演算チップ4の貫通電極17および裏面バンプ19に電気的に接続されている。これにより、積層配置された複数の半導体チップが互いに電気的に接続され、樹脂インタポーザ2の外部端子11に電気的に接続されることとなる。なお、この実施形態では、演算チップ4とメモリチップ6との端子ピッチが互いに異なるので、これらの間に電気的な中継を担うSiインタポーザ5を配置しているが、当該端子ピッチが全く同じである場合には、Siインタポーザ5は省略されていてもよい。樹脂パッケージ7たとえば、エポキシ樹脂は、樹脂インタポーザ2の裏面10を露出させるように、樹脂インタポーザ2の表面3側のみを封止しており、演算チップ4、Siインタポーザ5およびメモリチップ6が露出しないようにこれらのチップの全体を覆っている。また、樹脂パッケージ7は、その側面が樹脂インタポーザ2の側面と面一に揃うように形成されている。図3は、図1のSiインタポーザ5および演算チップ4における貫通電極17,18のレイアウト図である。図1で示したように、この実施形態では、積層配置された複数の半導体チップ4~6のうち、演算チップ4およびSiインタポーザ5それぞれに貫通電極17,18が設けられている。演算チップ4では、たとえば、複数列この実施形態では、2列に整列した貫通電極17が、演算チップ4の中央部25を取り囲む周縁部26に沿って環状に設けられている。なお、演算チップ4の貫通電極17は、たとえば、それぞれが不規則にランダムに配置され、全体として演算チップ4の周縁部26に沿った環状に設けられていてもよい。これにより、演算チップ4は、貫通電極17を利用して、メモリチップ6に電力および電気信号を送ることができる。つまり、演算チップ4の貫通電極17が電子部品1の電源系配線8および信号系配線9を形成し、当該配線8,9により電力および信号が送られる。一方、Siインタポーザ5では、たとえば、単列の貫通電極18が、Siインタポーザ5の中央部27を取り囲む周縁部28に沿って環状に設けられているとともに以下、これらの貫通電極18を周縁部28の貫通電極18ということがある。、当該周縁部28に取り囲まれた中央部27に、複数の貫通電極18を1つの群として、複数の群が行列状に配置されている以下、これらの貫通電極18を中央部27の貫通電極18ということがある。。周縁部28の各貫通電極18は、この実施形態では、それぞれ演算チップ4の各貫通電極17と同一直線上に配置されるように、演算チップ4の各貫通電極17の直上に配置されている。中央部27の貫通電極18の各群では、行列状に配置された複数の貫通電極18を1つのブロックとして、複数のブロックが設けられている。具体的には、この実施形態では、8つの群が2行4列2×4の行列状に配置されており、各群では、4行64列4×64の貫通電極18を1ブロックとして2ブロック、つまり1つの群当たり合計512個の貫通電極18が設けられている。この群が8群あるので、Siインタポーザ5全体では、4096個512個×8群の貫通電極18が設けられている。これにより、Siインタポーザ5は、たとえば、中央部27の貫通電極18を利用して、演算チップ4たとえば、論理制御回路12とメモリチップ6たとえば、メモリセルアレイ21との間に中央部27の貫通電極18の数のビット数この実施形態では、4096ビットの電気信号を中継することができる。つまり、Siインタポーザ5の中央部27の貫通電極18が電子部品1の信号系配線9を形成し、当該配線9により電気信号が双方向に送受信される。なお、貫通電極18の配置や数は、本発明の一例に過ぎず、それぞれの電子部品1の設計に合わせて適宜変更することができる。たとえば、1ブロック256個の貫通電極18は、8行32列8×32の行列状に配置されていてもよい。また、Siインタポーザ5は、たとえば、周縁部28の貫通電極18を利用して、演算チップ4からメモリチップ6たとえば、制御回路22へと送られる電力および電気信号を中継することができる。つまり、Siインタポーザ5の周縁部28の貫通電極18が電子部品1の電源系配線8および信号系配線9を形成し、当該配線8,9により電力および電気信号が送られる。図4は、図1の演算チップ4の構造第1実施形態を説明するための模式的な断面図であって、貫通電極17が設けられた部分を拡大して示している。図5は、図4の下側絶縁膜43の形状の例を示す図であって、図4の破線Vで囲まれた部分を拡大して示している。図6は、図4の表面パッド37下側パッド40のレイアウト図である。演算チップ4は、演算チップ4の本体をなす半導体基板としてのSi基板29と、ゲート絶縁膜30と、層間絶縁膜31第1~第5層間絶縁膜32~36と、表面電極としての表面パッド37と、貫通電極17と、ビア絶縁膜38と、表面バンプ39と、裏面バンプ19とを含む。Si基板29は、たとえば、厚さ30μm~50μmの基板であり、その表面13素子形成面に、ゲート絶縁膜30および複数この実施形態では、5層の層間絶縁膜31がこの順に積層されている。ゲート絶縁膜30は、当該表面13に形成されたトランジスタ図示せずが有するゲート絶縁膜と一体な膜であり、当該トランジスタとの間で共有されている。表面パッド37は、四角形状に形成されており、この実施形態では、複数の層間絶縁膜に埋め込まれた多層パッド構造を有している。具体的には、表面パッド37は、縦横の長さL1×L2が25.7μm×25.7μmのサイズデザインルールが90nmの場合の正方形状に形成されており、第3層間絶縁膜34の上下に配置された第2層間絶縁膜33および第4層間絶縁膜35それぞれに表面パッド37が埋め込まれた2層パッド構造を有している。この表面パッド37は、第2層間絶縁膜33に埋め込まれた下側パッド40と、第4層間絶縁膜35に埋め込まれた上側パッド41とを含む。なお、表面パッド37は、長方形状や円形状であってもよい。下側パッド40は、第2層間絶縁膜33にストライプパターンで選択的に埋め込まれたダマシン構造を有する、銅Cuからなる下側配線42と、互いに隣り合う下側配線42間に第2層間絶縁膜33の一部を用いて配置されたストライプ状の下側絶縁膜43配線間絶縁膜とを含む。これにより、下側パッド40では、下側配線42と下側絶縁膜43が、交互にストライプ状に配列されている。下側配線42の幅W1は1μm程度、下側絶縁膜43の幅W2は0.3μm程度、下側パッド40の厚さT1は0.3μm程度である。幅W1および幅W2については、ダマシン法により下側配線42を第1層間絶縁膜32に埋め込む際、下側配線42にディッシングが生じない範囲であれば、特に制限されるものではない。また、下側パッド40において下側絶縁膜43の形状は、図5aに示すように、貫通電極17との接続面において下側配線42と面一に揃っていてもよいし、図5bに示すように、下側配線42に対して貫通電極17側に盛り上がっていてもよい。また、図5cに示すように、下側配線42に対して貫通電極17の反対側に凹んでいてもよい。また、図6に示すように、下側パッド40は、Si基板29上において、ストライプ方向が規則的に同じ方向に揃っていてもよいし図6の紙面右側の列、縦ストライプの下側パッド40および横ストライプの下側パッド40が交互に配置されるなど、ストライプ方向が不規則であってもよい図6の紙面左側の列。上側パッド41も、下側パッド40と同様に、第4層間絶縁膜35にストライプパターンで選択的に埋め込まれたダマシン構造を有する、銅Cuからなる上側配線44と、互いに隣り合う上側配線44間に第4層間絶縁膜35の一部を用いて配置されたストライプ状の上側絶縁膜45配線間絶縁膜とを含んでいるが、上側絶縁膜45のピッチP1互いに隣り合う上側絶縁膜45間の距離が下側絶縁膜43のピッチP2と異なっている。この実施形態では、上側絶縁膜45のピッチP1が下側絶縁膜43のピッチP2よりも広くされていて、上側絶縁膜45が下側配線42の直上に、下側配線42と同じ幅W4=W1で下側配線42の1列置きに配置されている。これにより、上側配線44の幅W3は下側配線42の幅W1よりも広く、たとえば、1.8μm程度となっている。また、上側パッド41の厚さT2は0.3μm程度=T1である。また、幅W3および幅W4については、ダマシン法により上側配線44を第4層間絶縁膜35に埋め込む際、上側配線44にディッシングが生じない範囲であれば、特に制限されるものではない。なお、図5a~図5cに示した下側絶縁膜43の形状は上側絶縁膜45の形状に適用することができ、図6に示した下側パッド40のレイアウトは上側パッド41のレイアウトに適用することができる。そして、互いに上下に重なり合う下側パッド40の下側配線42と上側パッド41の上側配線44との間は、第3層間絶縁膜34を貫通する複数の導電性たとえば、タングステンWのビア46を介して電気的に接続されている。なお、表面パッド37の層構造は、2層構造に限らず、たとえば、3層構造、4層構造、5層構造、それ以上の層構造であってもよい。また、表面パッド37の配線材料は、ダマシン構造を形成することができる材料であれば、Cu以外の金属材料であってもよい。貫通電極17は、銅Cuからなり、Si基板29の裏面14から当該裏面14に対して垂直にSi基板29、ゲート絶縁膜30および第1層間絶縁膜32を貫通して表面パッド37下側パッド40に達する円柱状に形成されている。これにより、貫通電極17および表面パッド37は、Si基板29の厚さ方向に同一直線上に並んでいる。なお、貫通電極17および表面パッド37は、必ずしも同一直線上に並んでいる必要はなく、たとえば、表面パッド37は、貫通電極17のSi基板29の表面13側端部から再配線等を引き回すことにより、平面視において貫通電極17から離れた位置に配置されていてもよい。貫通電極17は、表面パッド37の縦横の長さL1,L2よりも小さい径R1を有しており、図4の破線で示すように、Si基板29の表面13側から見たときの平面視において表面パッド37の外周よりも内側に収まっている。この実施形態では、たとえば、R1=10μm程度である。これにより、各表面パッド40,41は、平面視で貫通電極17に重なって対向する、貫通電極17と同じ平面形状の対向部47,48と、対向部47,48から横方向Si基板29の表面13に沿う方向に張り出し、対向部47,48を取り囲む張出部49,50とを含む。そして、この実施形態では、ゲート絶縁膜30と層間絶縁膜31第1層間絶縁膜32との間に、多層表面パッド37のうち貫通電極17に直接接続された下側パッド40の張出部49の下側配線42と同一のストライプパターンの電極層51が形成されている。電極層51は、この実施形態では、当該表面13に形成されたトランジスタ図示せずが有するゲート電極図示せずと同一層に形成された層であり、Si基板29と同一材料であるポリシリコンからなる。なお、基板としてSi基板29以外のものを用いる場合には、電極層51の材料も、当該採用された基板の材料と同じものに変更することが好ましい。ビア絶縁膜38は、酸化シリコンSiO2からなり、貫通電極17とSi基板29との間およびSi基板29の裏面14全域に設けられている。この実施形態では、ビア絶縁膜38は、貫通電極17の側面周面を覆う本体部52およびSi基板29の裏面14を覆う裏面部53を含む。ビア絶縁膜38の本体部52およびビア絶縁膜38の裏面部53は、互いに一体的に形成されている。また、ビア絶縁膜38は、本体部52が裏面部53に比べて薄く形成されている。たとえば、本体部52の厚さが0.5μm程度であり、裏面部53の厚さが1μm程度である。表面バンプ39は、第5層間絶縁膜36上において、貫通電極17との間に表面パッド37が置かれるように、貫通電極17の直上位置に1つずつ配置されている。各表面バンプ39は、互いに上下に重なり合う上側パッド41に対して、第4層間絶縁膜35を貫通する導電性たとえば、タングステンWのビア54を介して電気的に接続されている。また、各表面バンプ39は、演算チップ4上にSiインタポーザ5を積層した状態において、たとえば、Siインタポーザ5の裏面バンプ20図1参照と接続される。裏面バンプ19は、前述のように、各貫通電極17の裏面14側の端部に1つずつ設けられている。以上説明した演算チップ4の構成は、この実施形態では、貫通電極18が形成された半導体基板Si基板であるSiインタポーザ5にも採用されている。図7A~図7Qは、図4の演算チップ4の製造工程の一部を工程順に示す図である。図4の演算チップ4を製造するには、まず、公知の方法により、Si基板29の表面13に対してイオン注入たとえば、n型イオン、p型イオンすることにより、半導体素子を構成する不純物領域が形成される。次に、図7Aに示すように、熱酸化法によりゲート絶縁膜30を形成する。次に、図7Bに示すように、CVD法により、ゲート絶縁膜30上にポリシリコンを堆積させることにより、半導体素子MOSFETのゲート電極と同時に電極層51を形成する。ゲート電極と同一工程で電極層51を形成することにより、工程数を増加させずに、効率よく電極層51を形成することができる。次に、図7Cに示すように、電極層51上に、下側絶縁膜43を形成すべき領域に開口を有するフォトレジスト55たとえば、ポリイミド等の有機レジストを形成する。次に、図7Dに示すように、フォトレジスト55を介して電極層51にエッチングガスを供給して、電極層51をドライエッチングする。これにより、電極層51が、下側配線42と同一パターン下側絶縁膜43と反対パターンに形成される。その後、図7Eに示すように、フォトレジスト55が除去される。次に、図7Fに示すように、ダマシン法、フォトリソグラフィ、CVD等の公知の半導体装置の製造技術により、ゲート絶縁膜30上に、第1層間絶縁膜32、第2層間絶縁膜33、下側パッド40、第3層間絶縁膜34、ビア46、第4層間絶縁膜35、上側パッド41、第5層間絶縁膜36、ビア54および表面バンプ39を順に形成する。この際、下側パッド40は、ダマシン法により、下側配線42が電極層51と同一パターンとなり、下側絶縁膜43が電極層51と反対パターンとなるように形成する。次に、図7Gに示すように、Si基板29の表面13側に、接着剤56を介してガラス基板57支持体を貼り付ける。次に、図7Hに示すように、たとえば、グラインダなどを用いて、Si基板29を裏面14側から研削してバックグラインド、Si基板29を薄化する。この実施形態では、700μm以上のSi基板29が30μm~50μmになるまで研削する。次に、図7Iに示すように、Si基板29の裏面14に、貫通電極17を形成すべき領域に開口を有するフォトレジスト58たとえば、ポリイミド等の有機レジストを形成する。次に、図7Jに示すように、フォトレジスト58を介してSi基板29にエッチングガスを供給して、Si基板29を裏面14側からドライエッチングする。このエッチングは、Si基板29、ゲート絶縁膜30および電極層51の一部フォトレジスト58の開口直下に配置された部分が除去されるまで続けられる。これにより、Si基板29に貫通孔59が形成される。同時に、各貫通孔59内には、エッチング残渣として、第1層間絶縁膜32における下側絶縁膜43の直上の部分が、貫通孔59の開口端へ向かって下側絶縁膜43と同一パターンで突出する突出部60として残ることとなる。次に、図7Kに示すように、貫通孔59を形成したときのフォトレジスト58を残した状態で、貫通孔59の底面を形成する第1層間絶縁膜32をエッチングする。このエッチングは、下側配線42が露出するまで続けられる。この際、第1層間絶縁膜32の突出部60がそれ以外の部分に対して下側絶縁膜43と同一パターンのエッチングマージンとなるので、下側配線42が露出した時点で、突出部60の一部がエッチング残渣として下側絶縁膜43上に残る。次に、図7Lに示すように、フォトレジスト58を除去した後、CVD法により、貫通孔59内に露出している表面パッド37下側パッド40および突出部60が覆われるように、貫通孔59の内面およびSi基板29の裏面14にビア絶縁膜38を形成する。この際、エッチング残渣の突出部60の直上位置下側絶縁膜43の直上位置においては、ビア絶縁膜38が、当該突出部60の高さ分、下側絶縁膜43と同一パターンで嵩上げされる。すなわち、ビア絶縁膜38において、突出部60がある部分とない部分との間に段差が生じる。次に、図7Mに示すように、エッチバックにより、ビア絶縁膜38における貫通孔59の開口端に臨む部分、具体的には、表面パッド37上の部分底面部分を選択的に除去する。これにより、貫通孔59内に、下側配線42と下側絶縁膜43とがほぼ面一に揃った下側パッド40が再度露出する。次に、図7Nに示すように、ビア絶縁膜38の表面にシード膜たとえば、Ti/Cuの積層膜をスパッタした後、電解めっきにより、当該シード膜からCuをめっき成長させる。これにより、貫通孔59におけるビア絶縁膜38の内側にCu電極材料が充填され、表面パッド37に電気的に接続された貫通電極17が形成される。次に、図7Oに示すように、研磨面がビア絶縁膜38の裏面部53と面一に揃うまで、貫通電極17の余分な部分貫通孔59外の部分をCMPChemicalMechanicalPolishing法により研磨して除去する。その後、図7Pに示すように、各貫通電極17に1つずつ裏面バンプ19を形成し、図7Qに示すように、Si基板29をガラス基板57から取り外すことにより、図4の演算チップ4が得られる。以上、この実施形態の方法によれば、図7A~図7Eの工程を経て、多層表面パッド37のうち貫通電極17に直接接続された貫通孔59内に露出する下側パッド40の下側絶縁膜43と反対パターンの電極層51を予め形成する。これにより、図7Jの工程において、Si基板29を裏面14から表面パッド37へ向かってエッチングして貫通孔59を形成したときに、エッチング残渣として、第1層間絶縁膜32における下側絶縁膜43の直上の部分を、貫通孔59の開口端へ向かって下側絶縁膜43と同一パターンで突出する突出部60として残すことができる。そのため、図7Lの工程において、ビア絶縁膜38を形成したときに、エッチング残渣の突出部60の直上位置下側絶縁膜43の直上位置においては、ビア絶縁膜38が、当該突出部60の高さ分、下側絶縁膜43と同一パターンで嵩上げされる。すなわち、ビア絶縁膜38において、突出部60がある部分とない部分との間に段差が生じる。そして、図7Mのビア絶縁膜38のエッチング工程においては、ビア絶縁膜38の嵩上げされた部分が嵩上げされていない部分に対して下側絶縁膜43と同一パターンのエッチングマージンとなるので、下側配線42が露出するまでビア絶縁膜38をエッチングしても、当該エッチングによる下側絶縁膜43のエッチング量をなくすか、少なくすることができる。その結果、下側パッド40の下側配線42間における段差の発生を抑えることができる。よって、図7Nの工程においてCuをめっき成長させる際、貫通孔59の内面にシード膜を良好な被膜性で形成することができるので、ボイド空孔の発生を防止することができる。逆を言えば、ビア絶縁膜38のエッチング時に、下側絶縁膜43がビア絶縁膜38と共にエッチング除去されて、下側配線42間に段差が生じると、この段差部分にめっき成長のためのシード膜が良好に形成されないおそれがある。その結果、めっき成長後の貫通電極17には、下側配線42間の段差部分付近にボイドが発生することがある。これに対し、図4の演算チップ4では、貫通電極17におけるボイドの発生を防止することができるので、従来に比べて信頼性の高い半導体チップを実現することができる。そして、図1の電子部品1によれば、上記したようなボイド空孔の発生を防止できる演算チップ4およびSiインタポーザ5が搭載されているので、従来に比べて信頼性の高い電子部品を実現することができる。図8は、図1の演算チップ4の構造第2実施形態を説明するための模式的な断面図であって、貫通電極17が設けられた部分を拡大して示している。なお、図8において、前述の図4に示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。図8の演算チップ4では、電極層51が形成されておらず、代わりに、下側パッド40の張出部49の下側絶縁膜43と同一のストライプパターンでSi基板29の表面13に対して裏面14側に選択的に埋め込まれた絶縁層61が形成されている。図9A~図9Pは、図8の演算チップの製造工程の一部を工程順に示す図である。図8の演算チップ4を製造するには、まず、図9Aに示すように、700μm以上の厚さを有するSi基板29を表面13に、下側絶縁膜43と同一パターン下側配線42と反対パターンの開口を有するフォトレジスト62を形成する。次に、図9Bに示すように、フォトレジスト62を介してSi基板29にエッチングガスを供給して、Si基板29を表面13側からドライエッチングする。これにより、当該パターンのシャロートレンチ63を形成する。次に、図9Cに示すように、当該シャロートレンチ63にCVD法によりSiO2絶縁材料を充填する。次に、図9Dに示すように、シャロートレンチ63外のSiO2をCMPで除去することにより、Si基板29に埋め込まれた絶縁層61が形成される。この図9A~図9Dで示した絶縁層61を形成する工程は、たとえば、STIShallowTrenchIsolation:シャロートレンチアイソレーション工程によりSi基板29に複数の素子分離領域を形成する工程と同一工程で行うことができるので、効率よく絶縁層61を形成することができる。その後、熱酸化によりゲート絶縁膜30を形成する。次に、図9Eに示すように、ダマシン法、フォトリソグラフィ、CVD等の公知の半導体装置の製造技術により、ゲート絶縁膜30上に、第1層間絶縁膜32、第2層間絶縁膜33、下側パッド40、第3層間絶縁膜34、ビア46、第4層間絶縁膜35、上側パッド41、第5層間絶縁膜36、ビア54および表面バンプ39を順に形成する。この際、下側パッド40は、ダマシン法により、下側配線42が絶縁層61と反対パターンとなり、下側絶縁膜43が絶縁層61と同一パターンとなるように形成する。次に、図9Fに示すように、Si基板29の表面13側に、接着剤56を介してガラス基板57支持体を貼り付ける。次に、図9Gに示すように、たとえば、グラインダなどを用いて、Si基板29を裏面14側から研削してバックグラインド、Si基板29を薄化する。この実施形態では、700μm以上のSi基板29が30μm~50μmになるまで研削する。次に、図9Hに示すように、Si基板29の裏面14に、貫通電極17を形成すべき領域に開口を有するフォトレジスト58たとえば、ポリイミド等の有機レジストを形成する。次に、図9Iに示すように、フォトレジスト58を介してSi基板29にエッチングガスを供給して、Si基板29を裏面14側からドライエッチングする。このエッチングは、Si基板29が除去され、絶縁層61およびゲート絶縁膜30が露出するまで続けられる。これにより、Si基板29に貫通孔59が形成される。同時に、各貫通孔59内には、絶縁層61が、貫通孔59の開口端へ向かって下側絶縁膜43と同一パターンで突出する突出部として残ることとなる。次に、図9Jに示すように、貫通孔59を形成したときのフォトレジスト58を残した状態で、貫通孔59の底面を形成する絶縁層61、ゲート絶縁膜30および第1層間絶縁膜32をエッチングする。このエッチングは、下側配線42が露出するまで続けられる。この際、絶縁層61が形成されている部分がそれ以外の部分に対して下側絶縁膜43と同一パターンのエッチングマージンとなるので、下側配線42が露出した時点で、第1層間絶縁膜32における絶縁層61の直下の部分が突出部64エッチング残渣として下側絶縁膜43上に残る。次に、図9Kに示すように、フォトレジスト58を除去した後、CVD法により、貫通孔59内に露出している表面パッド37下側パッド40および突出部64第1層間絶縁膜32が覆われるように、貫通孔59の内面およびSi基板29の裏面14にビア絶縁膜38を形成する。この際、突出部64の直上位置下側絶縁膜43の直上位置においては、ビア絶縁膜38が、当該突出部60の高さ分、下側絶縁膜43と同一パターンで嵩上げされる。すなわち、ビア絶縁膜38において、突出部64がある部分とない部分との間に段差が生じる。次に、図9Lに示すように、エッチバックにより、ビア絶縁膜38における貫通孔59の開口端に臨む部分、具体的には、表面パッド37上の部分底面部分を選択的に除去する。これにより、貫通孔59内に、下側配線42と下側絶縁膜43とがほぼ面一に揃った下側パッド40が再度露出する。次に、図9Mに示すように、ビア絶縁膜38の表面にシード膜たとえば、Ti/Cuの積層膜をスパッタした後、電解めっきにより、当該シード膜からCuをめっき成長させる。これにより、貫通孔59におけるビア絶縁膜38の内側にCu電極材料が充填され、表面パッド37に電気的に接続された貫通電極17が形成される。次に、図9N示すように、研磨面がビア絶縁膜38の裏面部53と面一に揃うまで、貫通電極17の余分な部分貫通孔59外の部分をCMPChemicalMechanicalPolishing法により研磨して除去する。その後、図9Oに示すように、各貫通電極17に1つずつ裏面バンプ19を形成し、図9Pに示すように、Si基板29をガラス基板57から取り外すことにより、図8の演算チップ4が得られる。以上、この実施形態の方法によれば、図9A~図9Dの工程を経て、多層表面パッド37のうち貫通電極17に直接接続された貫通孔59内に露出する下側パッド40の下側絶縁膜43と同一パターンの絶縁層61を予め形成する。これにより、図9Iの工程において、Si基板29を裏面14から表面パッド37へ向かってエッチングして貫通孔59を形成したときに、エッチング残渣として、絶縁層61を、貫通孔59の開口端へ向かって下側絶縁膜43と同一パターンで突出するエッチング残渣として残すことができる。そのため、図9Kの工程において、ビア絶縁膜38を形成したときに、エッチング残渣の突出部64の直上位置下側絶縁膜43の直上位置においては、ビア絶縁膜38が、当該突出部64の高さ分、下側絶縁膜43と同一パターンで嵩上げされる。すなわち、ビア絶縁膜38において、突出部64がある部分とない部分との間に段差が生じる。そして、図9Lのビア絶縁膜38のエッチング工程においては、ビア絶縁膜38の嵩上げされた部分が嵩上げされていない部分に対して下側絶縁膜43と同一パターンのエッチングマージンとなるので、下側配線42が露出するまでビア絶縁膜38をエッチングしても、当該エッチングによる下側絶縁膜43のエッチング量をなくすか、少なくすることができる。その結果、下側パッド40の下側配線42間における段差の発生を抑えることができる。よって、図9Mの工程においてCuをめっき成長させる際、貫通孔59の内面にシード膜を良好な被膜性で形成することができるので、ボイド空孔の発生を防止することができる。これにより、図8の演算チップ4では、貫通電極17におけるボイドの発生を防止することができ、従来に比べて信頼性の高い半導体チップを実現することができる。以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。たとえば、貫通電極17は、楕円柱状、四角柱状、六角柱状、八角柱状であってもよい。また、図7A~図7Eの工程において、電極層51を形成する工程は、半導体素子MOSFETのゲート電極を形成する工程と同一工程で行ったが、独立して行ってもよい。また、図9A~図9Dの工程において、絶縁層61を形成する工程は、Si基板29に素子分離領域を形成するSTI工程と同一工程で行ったが、独立して行ってもよい。その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。"