第1導電形のドレイン層と、前記ドレイン層の上に設けられた第1導電形のドリフト層と、前記ドリフト層の上に設けられた第2導電形のベース領域と、前記ベース領域の表面に選択的に設けられた第1導電形のソース領域と、前記ソース領域の表面から前記ベース領域を貫通して、前記ドリフト層に接する複数の第1トレンチ内に第1絶縁膜を介して設けられた第1ゲート電極と、前記第1トレンチ内において前記第1ゲート電極の下に第2絶縁膜を介して設けられた第1フィールドプレート電極と、を有する素子部と、前記第1導電形のドレイン層と、前記ドレイン層の上に設けられた前記第1導電形のドリフト層と、前記ドリフト層の上に設けられた第2導電形のベース領域と、このベース領域を貫通して、前記ドリフト層に接する複数の第2トレンチ内に第3絶縁膜を介して設けられた第2ゲート電極と、この第2ゲート電極の下に、第4絶縁膜を介して設けられた第2フィールドプレート電極と、を有するダイオード部とを有し、前記ダイオード部の隣接する第2トレンチ間の距離が前記素子部の隣接する第1トレンチ間の距離と比較して大きくなるように形成されていることを特徴とする半導体装置。前記ダイオード部の第2トレンチに設けられた第3絶縁膜または第4絶縁膜の一部の膜厚が前記素子部の第1トレンチに設けられた第1絶縁膜または第2絶縁膜の一部の膜厚よりも薄くなるように形成されていることを特徴とする請求項1記載の半導体装置。前記ダイオード部の第2トレンチが前記素子部の第1トレンチよりも浅くなるように形成されていることを特徴とする請求項3記載の半導体装置。しかしながら、上記の埋め込みフィールドプレート電極構造のMOSFETにおいては、トレンチ内にフィールドプレート電極が埋め込まれきらず、ボイドが発生する場合がある。ボイドが発生すると、ベース領域とフィールドプレート電極との間のコンタクト抵抗が増加し、アバランシェ電流がベース領域に流れ、寄生バイポーラトランジスタが発生する。寄生バイポーラトランジスタが発生すると、アバランシェ電流が一箇所に集中してしまい、アバランシェ耐量が低下するという問題が生じる。実施形態によれば、この半導体装置は、素子部とダイオード部を有する。素子部は、第1導電形のドレイン層と、前記ドレイン層の上に設けられた第1導電形のドリフト層と、前記ドリフト層の上に設けられた第2導電形のベース領域と、前記ベース領域の表面に選択的に設けられた第1導電形のソース領域と、前記ソース領域の表面から前記ベース領域を貫通して、前記ドリフト層に接する複数の第1トレンチ内に第1絶縁膜を介して設けられた第1ゲート電極と、前記第1トレンチ内において前記第1ゲート電極の下に第2絶縁膜を介して設けられたフィールドプレート電極と、を有する。ダイオード部は、前記第1導電形のドレイン層と、前記ドレイン層の上に設けられた前記第1導電形のドリフト層と、前記ドリフト層の上に設けられた第2導電形のベース領域と、前記素子部のソース領域表面から前記ベース領域を貫通して、前記ドリフト層に接する複数の第2トレンチ内に第3絶縁膜を介して設けられた第2ゲート電極と、前記第2トレンチ内において、前記第2ゲート電極の下に、第4絶縁膜を介して設けられたフィールドプレート電極と、を有する。前記ダイオード部の第2トレンチ間の距離が前記素子部の第1トレンチ間の距離と比較して大きくなるように形成されている。以下、図面を参照しつつ、本発明の実施形態について説明する。第1の実施形態図1は第1の実施形態にかかる半導体装置1を示す。半導体装置1は、上下電極構造のパワーMOSFETであり、素子部Aとこの素子部Aに隣接するダイオード部Bとを有する。図1に示すように、素子部Aは、n形第1導電形のドレイン層10と、ドレイン層10の上に設けられたn形のドリフト層11と、ドリフト層11の上に設けられたp形第2導電形のベース領域12と、を備える。ベース領域12の表面には、n形のソース領域13が選択的に設けられている。素子部Aにおいては、ソース領域13の表面からベース領域12を貫通して、ドリフト層11に接する複数の第1トレンチ20が設けられている。第1トレンチ20内の深さ方向下側には、第1フィールドプレート絶縁膜21第1絶縁膜を介して第1フィールドプレート電極22が設けられている。第1フィールドプレート電極22の上には、第1ゲート電極23が設けられている。第1ゲート電極23は、第1トレンチ20内において、第1ゲート絶縁膜24第2絶縁膜を介して設けられている。第1フィールドプレート絶縁膜21の膜厚は、第1ゲート絶縁膜24の膜厚よりも厚い。素子部Aの各第1トレンチ20同士の間には、素子部Aのソース領域13の表面からベース領域12を貫通して、ドリフト層11に接する第1トレンチコンタクト30が設けられている。すなわち、第1トレンチコンタクト30は、ベース領域12の表面と略平行な方向に、交互に配置されている。第1トレンチコンタクト30の下端は、トレンチ20の下端よりも浅い位置にあり、この第1トレンチコンタクト30の直下域内にキャリア抜き層31が形成されている。一方、ダイオード部Bは、素子部Aと同様、n形第1導電形のドレイン層10と、ドレイン層10の上に設けられたn形のドリフト層11とを有する。すなわち、ダイオード部Bは、素子部Aと半導体基板実施形態では、ドレイン層10、ドリフト層11を共有する。ダイオード部Bには、選択的なソース領域13が設けられない。すなわち、ダイオード部Bの第2トレンチ40内の深さ方向下側には、第2フィールドプレート絶縁膜41第3絶縁膜を介して第2フィールドプレート電極42が設けられており、第2フィールドプレート電極42の上には直接第2ゲート電極43が設けられている。第2ゲート電極43は、第2トレンチ40内において、第2ゲート絶縁膜44第4絶縁膜を介して設けられており、第2フィールドプレート絶縁膜41の膜厚は、第2ゲート絶縁膜44の膜厚よりも厚い。ダイオード部Bの各第2トレンチ40同士の間には、素子部Aのベース領域12の表面からこれを貫通して、ドリフト層11に接する第2トレンチコンタクト50が設けられている。すなわち、トレンチコンタクトは、ベース領域12の表面と略平行な方向に、交互に配置されている。トレンチコンタクト30の下端は、トレンチ20の下端よりも浅い位置にあり、このトレンチコンタクトの直下域内にキャリア抜き層31が形成されている。素子部Aとダイオード部Bが共有するドレイン層10にはドレイン電極80に接続されており、ソース領域13と、ベース領域12には、ソース電極81が接続されている。第1と第2ゲート電極23、43は、半導体装置1の端部において、図示しないゲートコンタクトを共有し、やはり図示しない共通のゲート配線に接続されている。各第1および第2フィールドプレート電極22、42は、第1および第2フィールドプレート電極22、42の端部において、上記のゲートコンタクトを経由して、共通のフィールドプレート配線に接続されている。ドレイン層10、ドリフト層11、ベース領域12、およびソース領域13の主成分は、たとえば、シリコンSiであってよい。第1と第2ゲート電極23、43、および第1と第2フィールドプレート電極22、42の材質は、たとえば、ポリシリコンpoly-Siである。第1と第2フィールドプレート絶縁膜21、41、第1と第2ソース絶縁膜24、44の材質は、酸化シリコンSiO2である。ドレイン電極80、ソース電極81の材質は、例えば、アルミニウムAl、銅Cu、タングステンW、ポリシリコンであってよい。以上のように、半導体装置1は、同一基板のドレイン層10、ドリフト層11とゲート層12と各電極上に、素子部Aとダイオード部Bとを有することになる。図2は、素子部とダイオード部との電気的接続関係を示す簡易回路図である。ここでは、N基板ドレイン層10およびドリフト層11は正の電圧Vにバイアスされるように概略的に示され、フィールドプレート電極22とはアース接続されるように概略的に示されている。同図に示すように、ダイオード部Bにおいては、素子部Aと共通するベース層12がアノード電極となり、素子部Aのソース電極81と接続される。一方、素子部Aと共通するドレイン層10とドリフト層11がカソード電極となり、素子部Aのドレイン電極80と電気的に接続される。このように、半導体装置1は素子部AとダイオードBは互いに並列接続される構造となる。ここで、本実施形態では、素子部Aの複数の第1トレンチ20同士のピッチX1が0.6μmミクロン以上に設定されている。例えば、トレンチ20のピッチX1が0.6μmのとき、ドリフト層11の不純物濃度は、1×1017atoms/cm3以下に設計されている。なお、第1トレンチ20のピッチX1の最小値は、0.6μmであり、ドリフト層11の不純物濃度の最大値は、1×1017atoms/cm3である。一方、ダイオード部Bの第2トレンチ40同士のピッチY1は素子部Aの第1トレンチ20のピッチよりも大きく設定され、例えば、3.0μm以上に設定される。すなわち、図1に示すように、X1<Y1となるように設定される。このようにすることで、ダイオード部Bにおける耐圧Vdssが素子部Aにおけるドレインソース間の耐圧Vdssよりも小さくなるため、ダイオード部Bでアバランシェブレークダウンが発生し、キャリアの発生をダイオード部Bに集中させられる。これにより、素子部Aのオン抵抗を減少させることが可能とする。図3は、本実施形態におけるダイオード部BのピッチY1とダイオード部Bの耐圧Vdssとの関係を例示したグラフである。本図に示す通り、ダイオード部BのセルピッチY1が3.0μmの時は耐圧Vdssは115.0Vであるが、セルピッチYを3.20μmとすることで、耐圧Vdssが118.5V発生するという効果が生じた。以上の通り、本実施形態によると、ダイオード部Bにおける耐圧Vdssが素子部Aにおけるドレインソース間の耐圧Vdssよりも小さくなるため、ダイオード部Bでアバランシェブレイクダウンが発生し、キャリアの発生をダイオード部Bに集中させられる。したがって、素子部Aのオン抵抗を減少させることが可能とする。特に、ダイオード部BのセルピッチYを3.20μmとし、素子部AのセルピッチXをそれ以下とすることで、より上記効果を実現し易くする。なお、本実施形態にかかる半導体装置1の終端部は、素子部A、ダイオード部Bのいずれを終端としても構わない。ただし、第1トレンチ20あるいは第2トレンチ40の側面の最終端をドレイン層11のみで積層させる処理を行うことが好ましい。第2の実施形態図4は、第2の実施形態にかかる半導体装置1を示す図である。同図に示すように、本実施形態では、素子部Aの第1フィールドプレート絶縁膜21の膜厚X2とダイオード部Bの第2フィールドプレート絶縁膜41のY2とを比較した場合に、X2>Y2が成り立つ関係になるよう形成する。このようにすることで、ダイオード部Bの耐圧Vdssが素子部Aのドレインソース間の耐圧よりも小さくなるため、ダイオード部Bでアバランシェブレイクダウンが発生し、キャリアの発生をダイオード部Bに集中させられる。よって、素子部Aのオン抵抗を減少させることが可能とする。キャリアの発生をダイオード部Bに集中させる。図5はダイオード部Bの耐圧Vdssと第2フィールドプレート絶縁膜41の膜圧Y2との関係を例示した図である。本図では、ダイオード部Bの膜厚Y2を640nmとすることで、もっとも大きな耐圧Vdssが発生するという効果が生じた。以上の通り、本実施形態によると、ダイオード部Bにおける耐圧Vdssが素子部Aにおけるドレインソース間の耐圧Vdssよりも小さくなるため、ダイオード部Bでアバランシェブレイクダウンが発生し、キャリアの発生をダイオード部Bに集中させられる。したがって、素子部Aのオン抵抗を減少させることが可能とする。特に、ダイオード部Bの膜厚Y2を640nmとし、素子部AのセルピッチXをそれ以上とすることで、より上記効果を実現し易くする。第3の実施形態図6は第3の実施形態にかかる半導体装置を示す図である。同図に示すように、本実施形態では、素子部Aの第1トレンチ20の深さX3とダイオード部Bの第2トレンチ40の深さY3を比較した場合において、X3>Y3が成り立つように第1および第2トレンチ20、40を形成する。本実施形態によると、ダイオード部Bにおける耐圧Vdssが素子部Aにおけるドレインソース間の耐圧Vdssよりも小さくなるため、ダイオード部Bでアバランシェブレイクダウンが発生し、キャリアの発生をダイオード部Bに集中させられる。したがって、素子部Aのオン抵抗を減少させることが可能とする。