"2つのインバータからなり、互いの出力を他方の入力とする一組のフリップフロップと、前記フリップフロップと一対の第1のビット線との間で信号を伝達する一対のトランスファートランジスタとを有するメモリセルに対して、データの書き込みと読み出しを行う記憶回路において、p型の第1のMOSFETと第2のMOSFETからなり、第1のMOSFETはソースが電源電圧に接続され、このゲートに複数のメモリセルの一方のトランスファートランジスタからの読み出し信号を共通に入力し、このドレインと第2のビット線とを第2のMOSFETを介して接続する読み出し回路を備え、前記データの読み出し時に前記第1のビット線および前記第2のビット線を予め所定の電圧にプリチャージしておき、前記第2のMOSFETをONとしたときの前記第2のビット線の電圧降下をセンスアンプで検出することによりデータを読み出す構成であることを特徴とする記憶回路。請求項1に記載の記憶回路において、前記センスアンプは、第1の電圧から第2の電圧に変化する信号線がゲートに入力される第1のトランジスタと第2のトランジスタと、前記第1の電圧がゲートに入力された第3のトランジスタと、前記第2の電圧がゲートに入力された第4のトランジスタとを備え、前記第1のトランジスタと前記第2のトランジスタを第1の組とし、前記第3のトランジスタと前記第4のトランジスタを第2の組とし、第1の組と第2の組における電流差によって、前記信号線の電位を検知増幅する構成であることを特徴とする記憶回路。しかし、図6に示す従来の2portSRAMの場合、1メモリセル8トランジスタ8Tとなり、図4に示す2つのポートを持たない通常のSRAMの6Tと比べてLSI面積が増大する問題点があった。この課題を解決するための発明が、特許文献1,2に開示されている。ここに開示される従来の記憶回路の構成例を図7に示す。図7に示す記憶回路では、2個のCMOSインバータP1とN1、P2とN2の互いの出力を他方の入力に接続するフリップフロップと、ビット線BLi,BLi_Nへ信号を伝達するトランスファートランジスタN3,N4により1つのメモリセルを構成し、nMOSFETN5~N10を用いて、書き込みポートと読み出しポートを複数のメモリセル間で共有化する構成である。この回路は、書き込みポートと読み出しポートを対で配置している。そして読み出しを行う時に、一方例えばBLがGND、他方例えばBL_NがGND電位を有するハイインピーダンスの状態であり、これからGND電位をGNDに固定したまま、ハイインピーダンスの状態をVDDに昇圧する。しかし、このような従来回路は回路構成が限定されており、回路の設計自由度が少ないという問題点があった。本発明は、SRAMにおいてビット線を所定の電圧にプリチャージする回路構成や、読み出しポートをpMOSとする回路構成により、回路構成の自由度を広げた記憶回路を提供することを目的とする。また、本発明の記憶回路に適したセンスアンプを提供することを目的とする。本発明は、2つのインバータからなり、互いの出力を他方の入力とする一組のフリップフロップと、フリップフロップと一対の第1のビット線との間で信号を伝達する一対のトランスファートランジスタとを有するメモリセルに対して、データの書き込みと読み出しを行う記憶回路において、p型の第1のMOSFETと第2のMOSFETからなり、第1のMOSFETはソースが電源電圧に接続され、このゲートに複数のメモリセルの一方のトランスファートランジスタからの読み出し信号を共通に入力し、このドレインと第2のビット線とを第2のMOSFETを介して接続する読み出し回路を備え、データの読み出し時に第1のビット線および第2のビット線を予め所定の電圧にプリチャージしておき、第2のMOSFETをONとしたときの第2のビット線の電圧降下をセンスアンプで検出することによりデータを読み出す構成である。本発明の記憶回路において、センスアンプは、第1の電圧から第2の電圧に変化する信号線がゲートに入力される第1のトランジスタと第2のトランジスタと、第1の電圧がゲートに入力された第3のトランジスタと、第2の電圧がゲートに入力された第4のトランジスタとを備え、第1のトランジスタと第2のトランジスタを第1の組とし、第3のトランジスタと第4のトランジスタを第2の組とし、第1の組と第2の組における電流差によって、信号線の電位を検知増幅する構成である。本発明の記憶回路は、書き込みポートと読み出しポートを異なるメモリセル間で共有化し、1セルメモリあたりのトランジスタ数を低減できる構成において、ビット線を所定の電圧にプリチャージする回路構成や、読み出しポートをpMOSとする回路構成などが可能となり、回路構成の自由度を広げることができる。また、参照電圧生成回路が不要なセンスアップを用いることにより、回路構成を簡単にすることができる。図1は、本発明の記憶回路の実施例構成を示す。図1において、1つのメモリセルは、2つのインバータP1とN1、P2とN2の互いの出力を他方の入力に接続するフリップフロップと、ビット線BLi,BLi_Nへ信号を伝達するトランスファートランジスタN3,N4を有する。ビット線BLiをソースが電源VDDに接続されたpMOSFETP10のゲートに接続し、このpMOSFETP10のドレインとビット線BLとをpMOSFETP9を介して接続した回路と、ビット線BL,BLi間を接続するnMOSFETN8およびビット線BL_N,BLi_N間を接続するnMOSFETN5を、複数のメモリセル行Line1~LineNに対して共有する構成である。本実施例の特徴は、ビット線BL,BL_Nを所定の電圧VP1に接続してビット線BL,BL_Nを所定の電圧VP1にプリチャージし、ビット線BLi,BLi_Nを所定の電圧VP2に接続してビット線BLi,BLi_Nを所定の電圧VP2にプリチャージした後に、ビット線BLの信号をセンスアンプ10により読み出す構成にある。ここでは、VP1=3VDD/4、VP2=3VDD/4とするが、pMOSFETP10がONしない電圧であればこれに限らない。書き込み動作および読み出し動作は次のとおりである。書き込み時は従来構成と同じであり、書き込みポートスイッチWPSWをHighとし、書き込みワード線WWLと読み出しワード線RWLをHighとする。これによりビット線BLとBL_Nがメモリセル内のフリップフロップと接続される。ビット線の一方にVDD、他方にGND電位に近い信号を入力することにより書き込みを行うことができる。読み出し時は、読み出しポートスイッチRPSWをLowとし、書き込みワード線WWLをLow、読み出しワード線RWLをHighとする。これにより、トランスファートランジスタN3に伝わる信号がLowの時に、pMOSFETP10の入力がLowとなるために、pMOSFETP10がONとなる。また、RPSWがLowなので、pMOSFETP9はONとなり、よってBLはプリチャージ電圧Vp13VDD/4からVDDに上昇する。このとき、トランスファートランジスタN4はOFF状態にあるので、BLi_Nの電圧はプリチャージ電圧Vp23VDD/4のままで変化しない。一方、トランスファートランジスタN3に伝わる信号がHighの時は、BLiはプリチャージ電圧Vp23VDD/4のまま変化しない。したがって、BLもそのプリチャージ電圧Vp13VDD/4を維持する。もちろん、BL_Nもそのプリチャージ電圧Vp13VDD/4から変化しない。このBLの状態の変化をセンスアンプ10を用いて検出する。この方法により、1メモリセルのトランジスタ数が低減できる。今、分割したビット線BLiに、8行のメモリセル行が接続されている場合を考える。この時、Line1からLine8が接続される。この場合に1メモリセルの平均トランジスタ数は、6×84/8=65個となる。従来の8T-SRAMは8×82/8=825個であるから、従来回路の65/825=79となる。ここでは、N5,N8はビット線を分割するのに必要なトランジスタとして考えて、従来の8T-SRAMの計算の中に含めている。また、16行のメモリセル行が接続されている場合に1メモリセルの平均トランジスタ数は、6×164/16=625個となる。この場合、従来の8T-SRAMは8×162/16=8125個である。よって、従来回路の625/8125=77となる。読み出しポート、書き込みポートを持たない6TのSRAMと比較した場合、N5,N8をビット線を分割するのに必要なトランジスタとして計算すると、16行が接続されている場合に6×162/16=6125となる。よって、面積の増大は625/6125=102となり、2でよいことになる。図1に示す構成では、N3を伝わる信号がLowの時は、BL,BL_NはそれぞれVDD,3VDD/4となるが、N3を伝わる信号がHighの時は、BL,BL_Nともに3VDD/4のままであり、図5に示したBLとBL_Nを差動入力とするようなセンスアンプを用いることはできない。その場合、BL_Nの代わりにVDDと3VDD/4の中間の電位である参照電圧Vrefを入力とするセンスアンプを用いることが多く行われる。ただし、この場合は、Vrefを生成するための回路が必要になる。図2は、参照電圧Vrefを用いないセンスアンプの回路構成例を示す。図2において、左側の2つのインバータ11,12のpMOSFETのソースにはBLが接続され、その出力がnMOSFETであるN20,N21のゲートに入力される。右側のインバータ13,14を構成するpMOSFETのソースにはVDD,3VDD/4が入力され、その出力がnMOSFETであるN22,N23のゲートに入力される。SEおよび/SEはこのセンスアップを活性化する信号で、SEがHigh、/SEがLowの時、このセンスアンプが有効になる。次に、動作について説明する。BLが3VDD/4からVDDに変化する時は、最終的にはN20,N21のゲートにはともにVDDが入力される。一方、右側のN22のゲートにはVDDが入力され、N23のゲートには3VDD/4が入力される。このとき、N20,N21の一方、たとえばN20に流れる電流は、左側のN22を流れる電流と打ち消しあう。結果、実質的には、左側にはVDDが、右側には3VDD/4が入力されたことと同じになり、電流差が生じる。この電流差によって、最終的に/SAにLowが、SAにHighが出力される。BLが3VDD/4のままで変化しないときは、左側の3VDD/4の電圧が入力されるN20,N21の一方、例えばN20を流れる電流と、右側のN23に流れる電流が打ち消しあう。結果、実質的には、左側には3VDD/4が、右側にはVDDが入力されたことと同になり、電流差が生じる。この電流差によって、最終的に/SAにHighが、SAにLowが出力される。ここで比較のために、参照電圧Vrefを用いるセンスアンプの回路構成例を図3に示す。左側のインバータのpMOSFETのソースにはBLが接続され、その出力がnMOSFETのゲートに入力されている。右側のインバータを構成するpMOSFETのソースには参照電圧が入力され、インバータの出力がnMOSFETのゲートに接続される。この回路においては、BLが参照電圧より大きい場合には、/SAにLowが、SAにHighが出力される。このセンスアンプ回路では、参照電圧を必要とするために、その電圧を生成する回路が必要となるという大きな欠点がある。プリチャージ電圧VP1,Vp2はともに3VDD/4として説明したが、これに限らず、適切に選ぶことができる。またVP1,Vp2は異なっていてもよい。図1の回路が適切に動作する電圧を適宜選択すればよい。以上説明した実施例によれば、SRAMにおいて読み出し回路を共有化することにより1メモリセルあたりのトランジスタ数を低減することができる。またSRAMにおいて対となるビット線を所定の電圧にプリチャージするという回路構成を提供することにより、また読み出しポートをpMOSFETにより構成することにより、回路構成の自由度を広げることができる。さらに、読み出しポートを片側にだけ設けたので、低面積化と高速化が実現できる。さらに、提供したセンスアンプ回路では、読み出しポートを片側にだけ設けたSRAM回路においても参照電圧を生成する回路が不要となり、低面積化につながり、同時に設計が容易になるという利点がある。"