入力クロック信号を内部で分周するマクロの遅延ライブラリの生成方法であって、前記マクロの設計情報に基づいて、前記入力クロック信号を内部で分周する分周回路を抽出するステップと、前記抽出された分周回路が静的タイミング解析においてクロックラインの一部とみなされるように前記設計情報を修正する修正ステップと、前記修正された設計情報を用いて前記遅延ライブラリを生成する生成ステップと、を有する遅延ライブラリの生成方法。前記修正ステップは、前記設計情報内の前記分周回路における順序回路属性を組み合わせ回路属性へ置換することにより前記設計情報を修正することを特徴とする請求項1に記載の遅延ライブラリの生成方法。前記抽出ステップは、前記マクロにおける前記入力クロック信号の入力端子と当該マクロ内の順序回路のクロック端子とに接続された順序回路を含む回路を前記分周回路として抽出することを特徴とする請求項1又は2に記載の遅延ライブラリの生成方法。入力クロック信号を内部で分周するマクロにおける回路図情報、配置配線情報及びタイミングモデル並びに入力クロック毎のクロック周波数及びDuty比の情報を記憶する記憶部と、前記記憶部に記憶された情報に基づき、前記回路図情報から前記入力クロック信号の入力端子を抽出後に、当該入力端子に当該入力クロック信号のクロック周波数及びDuty比を含むクロック信号情報を指定する入力処理部と、前記記憶部に記憶された情報に基づき、内部クロック発生箇所における順序回路の属性について、順序回路属性から組合せ回路属性に変更する内部クロック処理部と、電圧及び温度条件を設定する条件設定部と、前記記憶部、前記入力処理部、前記内部クロック処理部及び前記条件設定部の結果に基づき、Extract処理を実施するExtract処理部と、を備える遅延ライブラリ生成装置。ところで、クロック分周回路を搭載したハードマクロに対して、STAStaticTimingAnalyzerツールのExtract機能を利用したタイミング抽出により生成したタイミングモデルは、Verilogなどの論理シミュレーションで使用できない内部端子端子属性がinternalが生成されるため、Extract後に、内部端子関連のタイミングアークに関する後処理が発生する。タイミングアークに関する後処理は、電圧温度条件数、状態遷移数rise、fall、タイミングアーク数、波形鈍り負荷容量条件数分の処理が必要となり、処理数が膨大になる傾向にある。したがって、この膨大な後処理を省略し、Extract機能によるハードマクロのタイミングモデル作成を容易化する方法が必要となった。ここで、タイミングアークとは、回路の入力端子や回路内部のレジスタを始点として回路内部のレジスタや回路の出力端子を終点とした、始点の状態変化が終点の状態変化を発生させる信号伝播経路を意味する。また、タイミングモデルの1つであるExtractedTimingModelを以下ではETMと称するものとする。Extractとは、指定した回路の境界に存在する回路外部から見えるタイミングアークを抽出する機能を指す。したがって、Extractにより抽出されるタイミングアークは、指定した回路の内部Flip-Flop間のタイミングアークなど回路外部から見えないタイミングアークを含まない。ETMは、Libertyフォーマットのデータとして生成されるため、タイミングモデルとして使用することが出来る。図7は、関連技術にかかるETM作成処理の流れを示すフローチャートである。入力クロック処理部10は、記憶部2から、回路図情報NETLIST1回路素子、入出力情報、及び、クロック情報SDC1入力クロック毎のクロック周波数及びDuty比の情報を読み込み、ETM作成に必要な入力クロック情報を指定して処理を完了する。入力クロック処理部10内のステップS11では、記憶部2から、回路図情報NETLIST1を読み込み、回路図情報NETLIST1を構成するFlip-Flopのクロック端子をバックトレースして回路図情報NETLIST1の入力端子が抽出される。入力クロック処理部10内のステップS12では、記憶部2から、クロック情報SDC1を読み込み、ステップS11において抽出された入力端子に対して、入力クロックのクロック周波数やDuty比のクロック信号情報が指定される。内部クロック処理部20は、記憶部2から、回路図情報NETLIST1、及び、クロック情報SDC2内部クロック毎のクロック周波数及びDuty比の情報を読み込み、ETM作成に必要な内部クロック情報を指定して処理を完了する。内部クロック処理部20内のステップS13では、記憶部2から、回路図情報NETLIST1を読み込み、回路図情報NETLIST1を構成するFlip-Flopのクロック端子をバックトレースしてSTAツールが回路図情報NETLIST1の入力端子まで信号伝播経路をトレースできないクロック経路上のFlip-Flopが抽出される。内部クロック処理部20内のステップS14では、記憶部2から、クロック情報SDC2を読み込み、ステップS13において抽出したFlip-Flopの出力端子に対して、内部クロックのクロック周波数やDuty比のクロック信号情報が指定される。ここで、内部クロックの周波数及びDuty比は、前記ステップS11で指定した入力クロック情報を使用して、入力クロックに対する比率で指定される。条件設定部30内のステップS15では、記憶部2から、タイミングモデルLIB1各回路素子のタイミングアーク情報を読み込み、予めタイミングモデルLIB1に定義された複数の電圧及び温度条件の中から一つの条件が選択され、電圧及び温度条件Best条件、Worst条件又はNormalTypical条件のいずれかが設定される。尚、選択順番は任意だが、全ての条件が選択される後述のステップS25。ステップS16では、記憶部2から、回路図情報NETLIST1、配置配線情報DEF1回路素子の配置座標、入出力端子及び回路素子間の配線情報、及び、前述のステップS15で選択された電圧及び温度条件のタイミングモデルLIB1を読み込み、STAツールによりタイミング抽出が実行される。このとき、STAツールは、回路図情報NETLIST1に対して、前述のステップS14のクロック指定箇所に端子属性がInternalの内部端子を生成した上で、回路図情報NETLIST1の入力端子からレジスタFlip-FlopやLatch、入力端子から出力端子、レジスタから出力端子、及び、入力端子から内部端子、内部端子からレジスタ、内部端子から出力端子へのタイミングアークを抽出し、ETM511回路図情報NETLIST1のタイミングモデルを生成して記憶部2へ保存する。タイミングアーク処理部41は、記憶部2から、前述のステップS16で生成されたETM511を読み込み、前述のステップS16で生成された内部端子に関わるタイミングアークの結合を行い、内部端子を削除して処理を完了する。具体的には、タイミングアーク処理部41は、後述するステップS17~S24を実行する。図8は、関連技術にかかるタイミングアーク処理に対する内部端子関連のタイミングアークに関する後処理の流れを示すフローチャートである。タイミングアーク処理部41内のステップS17では、記憶部2から、前述のステップS16で生成されたETM511を読み込み、ETM511内の端子属性定義に基づき、端子属性がInternalの端子を検索し、前述のステップS16で生成された内部端子が抽出される。タイミングアーク処理部41内のステップS18では、記憶部2から、前述のステップS16で生成されたETM511を読み込み、ETM511内のタイミングアーク定義に基づき、前述のステップS17で抽出された内部端子を始点終点とするタイミングアークが抽出される。タイミングアーク処理部41内のステップS19では、前述のステップS18で抽出したタイミングアークに基づき、前述のステップS17で抽出された内部端子を終点とするタイミングアークと、前述のステップS17で抽出された内部端子を始点とするタイミングアークが結合される。タイミングアーク処理部41内のステップS20では、前述のステップS16で生成されたETM511の波形鈍り定義数に基づき、前述のステップS19のタイミングアークの結合処理が行なわれ、全定義に対して処理が完了したか判断し、処理が完了していなければ前述のステップS19からステップS20を繰り返し実施し、波形鈍り条件に対するタイミングアーク結合処理を完了する。タイミングアーク処理部41内のステップS21では、前述のステップS16で生成されたETM511の負荷容量定義数に基づき、前述のステップS19のタイミングアークの結合処理が行なわれ、全定義に対して処理が完了したか判断し、処理が完了していなければ前述のステップS19からステップS21を繰り返し実施し、負荷容量条件に対するタイミングアーク結合処理を完了する。タイミングアーク処理部41内のステップS22では、前述のステップS16で生成されたETM511の出力状態遷移数Rise、Fallに基づき、前述のステップS19のタイミングアークの結合処理が行なわれ、全遷移に対して処理が完了したか判断し、処理が完了していなければ前述のステップS19からステップS22を繰り返し実施し、遷移条件に対するタイミングアーク結合処理を完了する。タイミングアーク処理部41内のステップS23では、前述のステップS16で生成されたETM511のタイミングアーク定義数に基づき、前述のステップS19のタイミングアークの結合処理が行なわれ、全タイミングアークに対して処理が完了したか判断し、処理が完了していなければ前述のステップS19からステップS23を繰り返し実施し、タイミングアーク条件に対するタイミングアーク結合処理を完了する。タイミングアーク処理部41内のステップS24では、前述のステップS17からステップS23までの処理が実行されたETM511から、前述のステップS16で生成された内部端子が削除される。図7に戻って説明する。ステップS25では、前述のステップS15で選択されたタイミングモデルLIB1に定義された電圧及び温度条件数に基づき、すべての条件で処理が完了したか判断し、処理が完了していなければ前述のステップS15からステップS25を繰り返し実施し、タイミングモデルLIB1に定義された全電圧温度条件のETM512回路図情報NETLIST1の最終タイミングモデルが生成され、全ての処理を完了する。ここで、上述した図7及び図8の関連技術には、STAツールのExtract処理後、タイミングアークの結合処理数が膨大であり、処理TATTurnAroundTimeが長いという問題点がある。その理由を順に説明する。まず、ステップS16は、ステップS14のクロック指定により内部端子を生成して、ETM511を生成する。このETM511をハードマクロのタイミングモデルとしてLSI設計に適用した場合、内部端子という概念の無い論理シミュレータは、ETM511内のステップS16にて生成された内部端子を入力端子又は出力端子であると解釈し、ETM511と回路図情報に端子定義不整合があると認識する。論理シミュレータは、ETMと回路図情報の端子情報やタイミングアークの整合が取れている場合に、ETMのタイミングアーク情報を論理シミュレーション結果に反映する事ができるものである。そのため、上述したETM511のように内部端子が存在する場合、論理シミュレータは、ETM511のタイミングアーク情報を論理シミュレーションに反映する事が出来ない。したがって、ステップS17~ステップS25の処理が必要となる。これが、上述した関連技術において処理TATが長くなる理由である。ここで、内部端子として分断されたタイミングアーク統合の処理回数をTnとすると次の式1で示される。Tn=波形鈍り条件数×負荷容量条件数×Arc経路数×遷移数rise、fall×電圧条件数×温度条件数1本発明の第1の態様にかかる遅延ライブラリの生成方法は、入力クロック信号を内部で分周するマクロの遅延ライブラリの生成方法であって、前記マクロの設計情報に基づいて、前記入力クロック信号を内部で分周する分周回路を抽出するステップと、前記抽出された分周回路が静的タイミング解析においてクロックラインの一部とみなされるように前記設計情報を修正する修正ステップと、前記修正された設計情報を用いて前記遅延ライブラリを生成する生成ステップと、を有する。本発明の第2の態様にかかる遅延ライブラリ生成装置は、入力クロック信号を内部で分周するマクロにおける回路図情報、配置配線情報及びタイミングモデル並びに入力クロック毎のクロック周波数及びDuty比の情報を記憶する記憶部と、前記記憶部に記憶された情報に基づき、前記回路図情報から前記入力クロック信号の入力端子を抽出後に、当該入力端子に当該入力クロック信号のクロック周波数及びDuty比を含むクロック信号情報を指定する入力処理部と、前記記憶部に記憶された情報に基づき、内部クロック発生箇所における順序回路の属性について、順序回路属性から組合せ回路属性に変更する内部クロック処理部と、電圧及び温度条件を設定する条件設定部と、前記記憶部、前記入力処理部、前記内部クロック処理部及び前記条件設定部の結果に基づき、Extract処理を実施するExtract処理部と、を備える。本発明の第1及び第2の態様により、クロックライン中に配置された順序回路について内部端子を生成することなく、STAツールによる静的タイミング解析において順序回路でないものとみなすことができる。それため、内部端子を削除するためのステップS17~ステップS25の処理が不要となる。よって、関連技術に比べて処理TATを短くすることができる。本発明により、静的タイミング解析ツールの処理結果に対する後処理時間を短くするための遅延ライブラリの生成方法及び遅延ライブラリ生成装置を提供することができる。図1は、本発明の実施の形態1にかかる遅延ライブラリ生成システムの構成を示すブロック図である。本発明の実施の形態1にかかる遅延ライブラリ生成システムは、コンピュータ装置3とサーバ1と記憶部2とネットワーク4とを備える。記憶部2は、実行プログラム、回路を構成するセルタイミングモデル、インバータやFlip-Flopなどの回路素子の接続情報や入出力情報を記した回路図情報、前記回路図情報に対する配置配線情報、前記セルタイミングモデルの加工データ、前記回路図情報の加工データ、前記配置配線情報の加工データ、生成したETMの提供及び保存に使用される。サーバ1は、インターネットなどのネットワーク4を介してエンジニアリングワークステーションなどのコンピュータ装置3と接続される。記憶部2に格納されている実行プログラムは、ネットワーク4を介してコンピュータ装置3からの命令により起動される構成となっている。本発明の実施の形態1にかかる遅延ライブラリ作成装置は、記憶部2と入力処理部10と内部クロック処理部20と条件設定部30とExtract処理部40とを備える。記憶部2は、回路図情報、配置配線情報及びタイミングモデル並びに入力クロック毎のクロック周波数及びDuty比の情報を記憶する。入力クロック処理部10は、記憶部2に記憶された情報に基づき、回路図情報から入力クロック信号の入力端子を抽出後に、当該入力端子に当該入力クロック信号のクロック周波数及びDuty比を含むクロック信号情報を指定する。内部クロック処理部20は、記憶部2に記憶された情報に基づき、内部クロック発生箇所における順序回路の属性について、順序回路属性から組合せ回路属性に変更する。条件設定部30は、電圧及び温度条件を設定する。Extract処理部40は、記憶部2、入力クロック処理部10、内部クロック処理部20及び条件設定部30の結果に基づき、Extract処理を実施する。また、遅延ライブラリ作成装置は、入力クロック信号を内部で分周するマクロの遅延ライブラリを生成するものである。すなわち、遅延ライブラリ作成装置は、マクロの設計情報に基づいて、入力クロック信号を内部で分周する分周回路を抽出し、抽出された分周回路が静的タイミング解析においてクロックラインの一部とみなされるように前記設計情報を修正し、前記修正された設計情報を用いて前記遅延ライブラリを生成する。特に、遅延ライブラリ作成装置は、前記設計情報内の前記分周回路における順序回路属性を組み合わせ回路属性へ置換することが望ましい。さらに、前記マクロにおける前記入力クロック信号の入力端子と当該マクロ内の順序回路のクロック端子とに接続された順序回路を含む回路を前記分周回路として抽出するとよい。図2は、本発明の実施の形態1にかかるETM作成処理の流れを示すフローチャートである。尚、以下では、上記分周回路に含まれる順序回路としてフリップフロップが用いられている場合を示すが、順序回路はこれに限定されない。また、分周回路は、別途、設計済みのハードマクロを用いても構わない。入力クロック処理部10は、記憶部2から、回路図情報NETLIST1回路素子、入出力情報、及び、クロック情報SDC1入力クロック毎のクロック周波数やDuty比の情報を読み込み、ETM作成に必要な入力クロック情報を指定して処理を完了する。入力クロック処理部10内のステップS1では、記憶部2から、回路図情報NETLIST1を読み込み、回路図情報NETLIST1を構成するFlip-Flopのクロック端子をバックトレースして回路図情報NETLIST1の入力端子が抽出される。入力クロック処理部10内のステップS2では、記憶部2から、クロック情報SDC1を読み込み、ステップS1において抽出された入力端子に対して、入力クロックのクロック周波数やDuty比のクロック信号情報が指定される。内部クロック処理部20は、記憶部2から、回路図情報NETLIST1を読み込み、内部クロック発生箇所のFlip-Flopを順序回路属性から組合せ回路属性に変更して処理を完了する。内部クロック処理部20内のステップS3では、記憶部2から、回路図情報NETLIST1を読み込み、回路図情報NETLIST1を構成するFlip-Flopのクロック端子をバックトレースしてSTAツールが回路図情報NETLIST1の入力端子まで信号伝播経路をトレースできないクロック経路上のFlip-Flopが抽出される。内部クロック処理部20内のステップS4では、記憶部2から、回路図情報NETLIST1、配置配線情報DEF1回路素子の配置座標、入出力端子及び回路素子間の配線情報、及び、タイミングモデルLIB1各回路素子のタイミングアーク情報を読み込み、前述のステップS3で抽出されたFlip-Flop情報に基づき、該当するFlip-Flopが組合せ回路属性に置換される。ここで、図3は、順序回路属性のFlip-FlopのタイミングモデルLIB1の記述例を示す図である。また、図4は、組合せ回路属性のFlip-FlopのタイミングモデルLIB2の記述例を示す図である。内部クロック処理部20内のステップS4を詳細に説明する。まず、前述のステップS3の抽出結果である順序回路属性のFlip-Flopのセル名称M1Acellを組合せ回路属性のFlip-Flopのセル名称として任意の名称M1Bcellに置換する本実施例では、抽出セル名FF_1の前にDMY_を追加している。また、入力端子の出力端子に対する論理的影響に関する定義を順序回路属性のFlip-Flop記述M2A図3:timing_sense:non_unateから組合せ回路属性のFlip-Flop記述M2B1及びM2B2に置換する図4:timing_sense:positive_unate、timing_sense:negative_unate。そして、タイミングアークのタイプ定義を順序回路属性のFlip-Flop記述M3A図3:timing_type:rising_edgeから組合せ回路属性のFlip-Flop記述M3B1及びM3B2図4:timing_type:combinational_rise、timing_type:combinational_fallに置換する。このように置換したセルタイミングモデルLIB2順序回路属性から組合せ回路属性に置換したFlip-Flopのタイミングモデルが生成される。併せて、本ステップS4におけるFlip-Flopのセル名称の置換M1AからM1Bに伴い、回路図情報NETLIST1及び配置配線情報DEF1内に存在する前述のステップS3で抽出したFlip-Flop名称をM1AからM1Bに置換した回路図情報NETLIST2回路素子、入出力情報、及び、回路図情報NETLIST2の配置配線情報DEF2回路素子の配置座標、入出力端子及び回路素子間の配線情報が生成される。なお、本ステップS4の生成物であるタイミングモデルLIB2、回路図情報NETLIST2、及び、配置配線情報DEF2において、回路図情報NETLIST2、配置配線情報DEF2は次工程のステップS5の条件設定に依存しない。そのため、後述するステップS7における設定条件の変更に際しては、タイミングモデルLIB2のみ設定条件に合わせて再生成し、回路図情報NETLIST2、回路図情報NETLIST2の配置配線情報DEF2は再作成を省略でき、1回目の処理で生成したデータを使用することが可能である。ここで、本ステップS4の回路図情報NETLIST1、配置配線情報DEF1に対するタイミングモデルLIB1からタイミングモデルLIB2への置き換え回路図情報NETLIST2、配置配線情報DEF2の生成は、内部クロック周波数本説明では、クロック分周回路出力で生成するクロック周波数を変更する事を意味する。図5は、変更前の実際の回路動作のタイミングチャートである。また、図6は、本発明の実施の形態1にかかる変更後のタイミングチャートである。まず、図5の動作を説明する。出力データは、時刻t1のクロック信号の変化に対して、時刻t2に分周回路出力が変化し、分周回路出力をクロックとしたFlip-Flopにドライブされ、時刻t3に出力データは変化する。つまり、出力データに対するタイミングアークの遅延時間は、入力変化t1に対する出力状態遷移t3の時間差t3-t1であり、クロック周波数には依存しない。同様に、図6の動作を説明すると、図5と同様に、出力データは、時刻t4のクロック信号の変化に対して、時刻t5に分周回路出力が変化し、分周回路出力をクロックとしたFlip-Flopにドライブされ、時刻t6に出力データは変化する。したがって、図5同様に、出力データに対するタイミングアークの遅延時間は、入力変化t4に対する出力状態遷移t6の時間差t6-t4であり、クロック周波数には依存しないと言えるため、本発明による分周回路出力の周波数変更は、タイミングアーク抽出に悪影響を与えないと言える。条件設定部30内のステップS5では、記憶部2から、タイミングモデルLIB1を読み込み、予めタイミングモデルLIB1に定義された複数の電圧温度条件の中から一つの条件が選択され、電圧及び温度条件Best条件、Worst条件又はNormalTypical条件のいずれかが設定される。尚、選択順番は任意だが、全ての条件が選択される後述のステップS7。ステップS6では、記憶部2から、回路図情報NETLIST2、配置配線情報DEF2、及び、前述のステップS5で選択されたタイミングモデルLIB1と前述のステップS4で生成されたタイミングモデルLIB2を読み込み、STAツールによりタイミング抽出が実行される。このとき、STAツールは、回路図情報NETLIST2の入力端子からレジスタFlip-FlopやLatch、入力端子から出力端子、レジスタから出力端子へのタイミングアークを抽出し、ETM51回路図情報NETLIST2のタイミングモデルを生成して記憶部2へ保存する。ステップS7では、前述のステップS5で選択されたタイミングモデルLIB1に定義された電圧及び温度条件数に基づき、すべての条件で処理が完了したか判断し、処理が完了していなければ前述のステップS5からステップS6を繰り返し実施し、タイミングモデルLIB1に定義された全電圧及び温度条件のETM51が生成され、全ての処理を完了する。例えば、電圧及び温度条件の組合せが5種類あった場合、その5条件の指定表などを作成し、各項目を処理したらフラグを付けるなどして何処まで実行したかを判断すれば可能となる。本発明の実施の形態1にかかる効果は、ETMをタイミングモデルとしてLSI設計に適用する際のETM生成処理TATの短縮である。そのメカニズムは、内部クロック処理部20において、STAツールが入力端子からFlip-Flopのクロック端子までの信号伝播経路をトレースできないクロック経路上の順序回路属性のFlip-Flopを、組合せ回路属性のFlip-Flopへの置換する事により、STAツールが入力端子からFlip-Flopのクロック端子までの信号伝播経路をトレースする事が可能となり、内部端子生成の原因となっている図7のステップS14における内部クロック指定が不要になる。本発明の実施の形態1では、STAツールは、内部端子を生成せずにタイミングアークを抽出するため、図7のステップS14及びステップS17からステップS23におけるタイミングアークの結合関連の処理が不要となる。なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、本発明は、ETMをタイミングモデルとしてLSI設計に適用する環境において、ETM化対象セルハードマクロに、STAツールが入力端子からFlip-Flopのクロック端子までをトレースできない回路主にクロック分周回路を搭載する場合のETM化手法である。そして、STAツールがクロック信号をトレースできないクロック経路上のFlip-Flopのタイミングモデルのタイミングアーク属性を順序回路記述Edge記述から組合せ回路記述Combinational記述に置換し、且つ、配置配線情報DEF、及び、回路図情報NETLIST内のSTAツールがクロックをトレースできないクロック経路上のFlip-Flopを前記置換Flip-Flopタイミングモデルに置換する手法と、置換したFlip-Flopのタイミングモデル、配置配線情報DEF、回路図情報NETLISTを使用してETM化する手法を有する。これにより、ETM化処理において、順序回路が組み合わせ回路として動作することにより、STAツールがクロックをトレースできないクロック経路上のFlip-Flopを経由するクロック経路をクロックバイパス経路とみなす事が可能となり、Flip-Flopを経由する経路もトレース可能となるため、内部端子生成の原因となるクロック指定を省略する事が可能となり、前記従来技術の問題を解決する事ができる。また、本発明は以下のように表現することもできる。すなわち、半導体装置の情報回路を構成するセルタイミングモデル、回路図情報、配置配線情報を元にExtractタイミング抽出して遅延ライブラリを生成する方法において、半導体装置のマクロ毎に、クロックライン上のFlip-FlopなどSTAツールで信号伝播をトレースできない回路主にクロック分周回路を抽出するステップと、該ステップで抽出した結果に基づき、該当する回路情報の属性を置換するステップと、を含んだExtractタイミング抽出による遅延ライブラリ化方法。さらに、前記置換する回路情報は、順序回路属性を組み合わせ回路属性に変更することである上記のExtractタイミング抽出による遅延ライブラリ化方法。また、回路図情報と配置配線情報とタイミングモデルと入力クロック毎のクロック周波数やDuty比の情報とを保存する記憶部と、記憶部情報に基づき回路情報のクロックの入力端子を抽出後に入力クロックのクロック周波数やDuty比のクロック信号情報が指定する入力処理部と、記憶部情報に基づき内部クロック発生箇所のFlip-Flopを順序回路属性から組合せ回路属性に変更する内部クロック処理部と、電圧や温度条件を設定する条件設定部と、記憶部、入力処理部、内部クロック処理部、条件設定部の結果に基づきExtract処理を実施するExtract処理部と、で構成される遅延ライブラリ生成装置。