第1ポート用ビット線と共通ノードとの間に介挿され、第1ポート用ワード線を介して供給される選択電圧によりON/OFFが切り換えられる第1ポート用選択トランジスタと、第2ポート用ビット線と前記共通ノードとの間に介挿され、第2ポート用ワード線を介して供給される選択電圧によりON/OFFが切り換えられる第2ポート用選択トランジスタと、前記共通ノードとソース線との間に介挿された抵抗変化型素子とを具備することを特徴とする不揮発性メモリセル。請求項1に記載の不揮発性メモリを複数使用した不揮発性メモリセルアレイを備えた不揮発性デュアルポートメモリにおいて、前記不揮発性メモリセルアレイの所望の不揮発性メモリセルに対して前記第1ポート用ビット線または前記第2ポート用ビット線を介したデータの書き込みを行う場合に、当該不揮発性メモリセルに接続されたソース線にソース電圧を与えるとともに、前記第1ポート用選択トランジスタまたは前記第2ポート用選択トランジスタをONにする選択電圧を前記第1ポート用ワード線または前記第2ポート用ワード線に出力し、前記ソース電圧に対して前記データに対応した極性の差電圧を加えた書き込み電圧を前記第1ポート用ビット線または前記第2ポート用ビット線に与え、前記不揮発性メモリセルアレイの所望の不揮発性メモリから前記第1ポート用ビット線または前記第2ポート用ビット線を介したデータの読み出しを行う場合に、当該不揮発性メモリセルに接続されたソース線にソース電圧を与えるとともに、前記第1ポート用選択トランジスタまたは前記第2ポート用選択トランジスタをONにする選択電圧を前記第1ポート用ワード線または前記第2ポート用ワード線に出力し、前記第1ポート用ビット線または前記第2ポート用ビット線に発生する信号に基づいて当該不揮発性メモリセルからの読み出しデータを判定することを特徴とする不揮発性デュアルポートメモリ。請求項1に記載の不揮発性メモリを複数使用した不揮発性メモリセルアレイを備えた不揮発性デュアルポートメモリにおいて、前記不揮発性メモリセルアレイの所望の不揮発性メモリセルに対して前記第1ポート用ビット線または前記第2ポート用ビット線を介したデータの書き込みを行う場合に、当該不揮発性メモリセルに接続されたソース線にソース電圧を与えるとともに、前記第1ポート用選択トランジスタまたは前記第2ポート用選択トランジスタをONにする選択電圧を前記第1ポート用ワード線または前記第2ポート用ワード線に出力し、前記データが第1の論理値を有する場合には、前記ソース電圧から所定の差電圧だけ正方向に隔たった書き込み電圧を第1の通電時間だけ前記第1ポート用ビット線または前記第2ポート用ビット線に与えることにより前記抵抗変化型素子を結晶化させ、前記データが第2の論理値を有する場合には、前記ソース電圧から前記差電圧より大きな差電圧だけ正方向に隔たった書き込み電圧を前記第1の通電時間より短い第2の通電時間だけ前記第1ポート用ビット線または前記第2ポート用ビット線に与えることにより前記抵抗変化型素子を非結晶化させ、前記不揮発性メモリセルアレイの所望の不揮発性メモリから前記第1ポート用ビット線または前記第2ポート用ビット線を介したデータの読み出しを行う場合に、当該不揮発性メモリセルに接続されたソース線にソース電圧を与えるとともに、前記第1ポート用選択トランジスタまたは前記第2ポート用選択トランジスタをONにする選択電圧を前記第1ポート用ワード線または前記第2ポート用ワード線に出力し、前記第1ポート用ビット線または前記第2ポート用ビット線に発生する信号に基づいて当該不揮発性メモリセルからの読み出しデータを判定することを特徴とする不揮発性デュアルポートメモリ。請求項1に記載の不揮発性メモリを複数使用した不揮発性メモリセルアレイを備えた不揮発性デュアルポートメモリにおいて、前記不揮発性メモリセルアレイの所望の不揮発性メモリセルに対して前記第1ポート用ビット線または前記第2ポート用ビット線を介したデータの書き込みを行う場合に、当該不揮発性メモリセルに接続されたソース線にソース電圧を与えるとともに、前記第1ポート用選択トランジスタまたは前記第2ポート用選択トランジスタをONにする選択電圧を前記第1ポート用ワード線または前記第2ポート用ワード線に出力し、前記データが第1の論理値を有する場合には、前記ソース電圧から所定の差電圧だけ負方向に隔たった書き込み電圧を第1の通電時間だけ前記第1ポート用ビット線または前記第2ポート用ビット線に与えることにより前記抵抗変化型素子を結晶化させ、前記データが第2の論理値を有する場合には、前記ソース電圧から前記差電圧よりも大きな差電圧だけ負方向に隔たった書き込み電圧を前記第1の通電時間より短い第2の通電時間だけ前記第1ポート用ビット線または前記第2ポート用ビット線に与えることにより前記抵抗変化型素子を非結晶化させ、前記不揮発性メモリセルアレイの所望の不揮発性メモリから前記第1ポート用ビット線または前記第2ポート用ビット線を介したデータの読み出しを行う場合に、当該不揮発性メモリセルに接続されたソース線にソース電圧を与えるとともに、前記第1ポート用選択トランジスタまたは前記第2ポート用選択トランジスタをONにする選択電圧を前記第1ポート用ワード線または前記第2ポート用ワード線に出力し、前記第1ポート用ビット線または前記第2ポート用ビット線に発生する信号に基づいて当該不揮発性メモリセルからの読み出しデータを判定することを特徴とする不揮発性デュアルポートメモリ。請求項1に記載の不揮発性メモリを複数使用した不揮発性メモリセルアレイを備えた不揮発性デュアルポートメモリにおいて、前記不揮発性メモリセルアレイの所望の不揮発性メモリセルに対して前記第1ポート用ビット線または前記第2ポート用ビット線を介したデータの書き込みを行う場合に、当該不揮発性メモリセルに接続されたソース線にソース電圧を与えるとともに、前記ソース電圧から所定の差電圧だけ負方向に隔たった書き込み電圧を前記第1ポート用ビット線または前記第2ポート用ビット線に与え、前記データが第1の論理値を有する場合には、所定の電圧値の選択電圧を与えることにより前記第1ポート用選択トランジスタまたは前記第2ポート用選択トランジスタをONさせて前記抵抗変化型素子を結晶化させ、前記データが第2の論理値を有する場合には、前記所定の電圧値より高い電圧値の選択電圧を与えることにより前記第1ポート用選択トランジスタまたは前記第2ポート用選択トランジスタをONさせて前記抵抗変化型素子を非結晶化させ、前記不揮発性メモリセルアレイの所望の不揮発性メモリから前記第1ポート用ビット線または前記第2ポート用ビット線を介したデータの読み出しを行う場合に、当該不揮発性メモリセルに接続されたソース線にソース電圧を与えるとともに、前記ソース電圧よりも低い選択電圧を与えることにより前記第1ポート用選択トランジスタまたは前記第2ポート用選択トランジスタをONさせ、前記第1ポート用ビット線または前記第2ポート用ビット線に発生する信号に基づいて当該不揮発性メモリセルからの読み出しデータを判定することを特徴とする不揮発性デュアルポートメモリ。複数の不揮発性メモリセルを行列状に配列してなる不揮発性メモリセルアレイを有する不揮発性デュアルポートメモリであって、前記不揮発性メモリセルアレイは、前記複数の不揮発性メモリセルの行列の各行毎に各々配線された複数の第1ポート用ワード線と、前記複数の不揮発性メモリセルの行列の各行毎に各々配線された複数の第2ポート用ワード線と、前記複数の不揮発性メモリセルの行列の各列毎に各々配線された複数の第1ポート用ビット線と、前記複数の不揮発性メモリセルの行列の各列毎に各々配線された複数の第2ポート用ビット線とを有し、前記複数の不揮発性メモリセルの各々は、各々が属する列に対応した第1ポート用ビット線と各々の共通ノードとの間に介挿され、各々が属する行の第1ポート用ワード線を介して供給される選択電圧によりON/OFFが切り換えられる第1ポート用選択トランジスタと、各々が属する列に対応した第2ポート用ビット線と各々の共通ノードとの間に介挿され、各々が属する行の第2ポート用ワード線を介して供給される選択電圧によりON/OFFが切り換えられる第2ポート用選択トランジスタと、前記共通ノードとソース線との間に介挿された抵抗変化型素子とを具備し、前記複数の不揮発性メモリセルの各ソース線は共通ソース線に接続され、該共通ソース線にはソース電圧が与えられ、前記不揮発性デュアルポートメモリは、前記複数の第1ポート用ワード線のうち第1ポート用行アドレスが示す行に対応した第1ポート用ワード線に前記第1ポート用選択トランジスタをONさせる行選択電圧を出力する第1ポート用行デコーダと、前記複数の第2ポート用ワード線のうち第2ポート用行アドレスが示す行に対応した第2ポート用ワード線に前記第2ポート用選択トランジスタをONさせる行選択電圧を出力する第2ポート用行デコーダと、第1ポート用データ線と前記複数の不揮発性メモリセルの行列の各列に対応した複数の第1ポート用ビット線との間に各々介挿された複数の第1ポート用カラム選択スイッチと、第2ポート用データ線と前記複数の不揮発性メモリセルの行列の各列に対応した複数の第2ポート用ビット線との間に各々介挿された複数の第2ポート用カラム選択スイッチとを有するカラムゲート部と、前記複数の第1ポート用カラム選択スイッチのうち第1ポート用列アドレスが示す列に対応した第1ポート用カラム選択スイッチをONさせる列選択電圧を出力する第1ポート用列デコーダと、前記複数の第2ポート用カラム選択スイッチのうち第2ポート用列アドレスが示す列に対応した第2ポート用カラム選択スイッチをONさせる列選択電圧を出力する第2ポート用列デコーダと、第1ポートを介したデータ書き込み時に前記第1ポート用データ線に書き込みデータに対応した書き込み電圧を印加し、第1ポートを介したデータ読み出し時に前記第1ポート用データ線を切り離す第1ポート用書き込みドライバと、第2ポートを介したデータ書き込み時に前記第2ポート用データ線に書き込みデータに対応した書き込み電圧を印加し、第2ポートを介したデータ読み出し時に前記第2ポート用データ線を切り離す第2ポート用書き込みドライバと、第1ポートを介したデータ読み出し時に前記第1ポート用データ線に発生する信号に基づいてアクセス先である不揮発性メモリセルからの読み出しデータを判定する第1ポート用センスアンプと、第2ポートを介したデータ読み出し時に前記第2ポート用データ線に発生する信号に基づいてアクセス先である不揮発性メモリセルからの読み出しデータを判定する第2ポート用センスアンプとを具備することを特徴とする不揮発性デュアルポートメモリ。前記不揮発性メモリセルアレイにおける所望の不揮発性メモリセルに対するアクセスが行われるのに先立って、前記複数の第1ポート用ビット線および前記複数の第2ポート用ビット線にプリチャージ電圧を与えるプリチャージ回路を具備することを特徴とする請求項6に記載の不揮発性デュアルポートメモリ。所望の不揮発性メモリセルへの第1ポートを介したデータ書き込みまたはデータ読み出しを行うのと同時に、第1ポートを介したアクセス先である不揮発性メモリと異なる不揮発性メモリセルに対して第2ポートを介したデータ書き込みまたはデータ読み出しを行うことを特徴とする請求項6または7に記載の不揮発性デュアルポートメモリ。複数の不揮発性メモリセルを行列状に配列してなる不揮発性メモリセルアレイを有する不揮発性デュアルポートメモリであって、前記不揮発性メモリセルアレイは、前記複数の不揮発性メモリセルの行列の各行毎に各々配線された複数の第1ポート用ワード線と、前記複数の不揮発性メモリセルの行列の各行毎に各々配線された複数の第2ポート用ワード線と、前記複数の不揮発性メモリセルの行列の各列毎に各々配線された複数の第1ポート用ビット線と、前記複数の不揮発性メモリセルの行列の各列毎に各々配線された複数の第2ポート用ビット線とを有し、前記複数の不揮発性メモリセルの各々は、各々が属する列に対応した第1ポート用ビット線と各々の共通ノードとの間に介挿され、各々が属する行の第1ポート用ワード線を介して供給される選択電圧によりON/OFFが切り換えられる第1ポート用選択トランジスタと、各々が属する列に対応した第2ポート用ビット線と各々の共通ノードとの間に介挿され、各々が属する行の第2ポート用ワード線を介して供給される選択電圧によりON/OFFが切り換えられる第2ポート用選択トランジスタと、前記共通ノードとソース線との間に介挿された抵抗変化型素子とを具備し、前記複数の不揮発性メモリセルの各ソース線は共通ソース線に接続され、該共通ソース線には前記不揮発性デュアルポートメモリに対する低電位側電源電圧がソース電圧として与えられ、前記不揮発性デュアルポートメモリは、前記複数の第1ポート用ワード線のうち第1ポート用行アドレスが示す行に対応した第1ポート用ワード線に前記第1ポート用選択トランジスタをONさせる行選択電圧を出力する第1ポート用行デコーダと、前記複数の第2ポート用ワード線のうち第2ポート用行アドレスが示す行に対応した第2ポート用ワード線に前記第2ポート用選択トランジスタをONさせる行選択電圧を出力する第2ポート用行デコーダと、第1ポート用データ線と前記複数の不揮発性メモリセルの行列の各列に対応した複数の第1ポート用ビット線との間に各々介挿された複数の第1ポート用カラム選択スイッチと、第2ポート用データ線と前記複数の不揮発性メモリセルの行列の各列に対応した複数の第2ポート用ビット線との間に各々介挿された複数の第2ポート用カラム選択スイッチとを有し、前記複数の第1ポート用カラム選択スイッチおよび前記複数の第2ポート用カラム選択スイッチがCMOSトランスファゲートにより各々構成されたカラムゲート部と、前記複数の第1ポート用カラム選択スイッチのうち第1ポート用列アドレスが示す列に対応した第1ポート用カラム選択スイッチをONさせる列選択電圧を出力する第1ポート用列デコーダと、前記複数の第2ポート用カラム選択スイッチのうち第2ポート用列アドレスが示す列に対応した第2ポート用カラム選択スイッチをONさせる列選択電圧を出力する第2ポート用列デコーダと、第1ポートを介したデータ書き込み時に前記第1ポート用データ線に書き込みデータに対応した書き込み電圧を印加し、第1ポートを介したデータ読み出し時に前記第1ポート用データ線を切り離す第1ポート用書き込みドライバと、第2ポートを介したデータ書き込み時に前記第2ポート用データ線に書き込みデータに対応した書き込み電圧を印加し、第2ポートを介したデータ読み出し時に前記第2ポート用データ線を切り離す第2ポート用書き込みドライバと、第1ポートを介したデータ読み出し時に前記第1ポート用データ線に発生する信号に基づいてアクセス先である不揮発性メモリセルからの読み出しデータを判定する第1ポート用センスアンプと、第2ポートを介したデータ読み出し時に前記第2ポート用データ線に発生する信号に基づいてアクセス先である不揮発性メモリセルからの読み出しデータを判定する第2ポート用センスアンプとを具備することを特徴とする不揮発性デュアルポートメモリ。前記第1ポート用書き込みドライバは、書き込むべきデータが第1の論理値を有する場合には、前記ソース電圧から所定の差電圧だけ正方向に隔たった書き込み電圧を第1の通電時間だけ前記第1ポート用データ線に与えることにより前記第1ポート用データ線に接続されたアクセス先の不揮発性メモリセルの抵抗変化型素子を結晶化させ、前記データが第2の論理値を有する場合には、前記ソース電圧から前記差電圧よりも小さな差電圧だけ正方向に隔たった書き込み電圧を前記第1の通電時間よりも短い第2の通電時間だけ前記第1ポート用データ線に与えることにより前記第1ポート用データ線に接続されたアクセス先の不揮発性メモリセルの抵抗変化型素子を非結晶化させ、前記第2ポート用書き込みドライバは、書き込むべきデータが第1の論理値を有する場合には、前記ソース電圧から所定の差電圧だけ正方向に隔たった書き込み電圧を第1の通電時間だけ前記第2ポート用データ線に与えることにより前記第2ポート用データ線に接続されたアクセス先の不揮発性メモリセルの抵抗変化型素子を結晶化させ、前記データが第2の論理値を有する場合には、前記ソース電圧から前記差電圧よりも大きな差電圧だけ正方向に隔たった書き込み電圧を前記第1の通電時間よりも短い第2の通電時間だけ前記第2ポート用データ線に与えることにより前記第2ポート用データ線に接続されたアクセス先の不揮発性メモリセルの抵抗変化型素子を非結晶化させることを特徴とする請求項9に記載の不揮発性デュアルポートメモリ。複数の不揮発性メモリセルを行列状に配列してなる不揮発性メモリセルアレイを有する不揮発性デュアルポートメモリであって、前記不揮発性メモリセルアレイは、前記複数の不揮発性メモリセルの行列の各行毎に各々配線された複数の第1ポート用ワード線と、前記複数の不揮発性メモリセルの行列の各行毎に各々配線された複数の第2ポート用ワード線と、前記複数の不揮発性メモリセルの行列の各列毎に各々配線された複数の第1ポート用ビット線と、前記複数の不揮発性メモリセルの行列の各列毎に各々配線された複数の第2ポート用ビット線とを有し、前記複数の不揮発性メモリセルの各々は、各々が属する列に対応した第1ポート用ビット線と各々の共通ノードとの間に介挿され、各々が属する行の第1ポート用ワード線を介して供給される選択電圧によりON/OFFが切り換えられる第1ポート用選択トランジスタと、各々が属する列に対応した第2ポート用ビット線と各々の共通ノードとの間に介挿され、各々が属する行の第2ポート用ワード線を介して供給される選択電圧によりON/OFFが切り換えられる第2ポート用選択トランジスタと、前記共通ノードとソース線との間に介挿された抵抗変化型素子とを具備し、前記複数の不揮発性メモリセルの各ソース線は共通ソース線に接続され、該共通ソース線には前記不揮発性デュアルポートメモリに対する高電位側電源電圧がソース電圧として与えられ、前記不揮発性デュアルポートメモリは、前記複数の第1ポート用ワード線のうち第1ポート用行アドレスが示す行に対応した第1ポート用ワード線に前記第1ポート用選択トランジスタをONさせる行選択電圧を出力する第1ポート用行デコーダと、前記複数の第2ポート用ワード線のうち第2ポート用行アドレスが示す行に対応した第2ポート用ワード線に前記第2ポート用選択トランジスタをONさせる行選択電圧を出力する第2ポート用行デコーダと、第1ポート用データ線と前記複数の不揮発性メモリセルの行列の各列に対応した複数の第1ポート用ビット線との間に各々介挿された複数の第1ポート用カラム選択スイッチと、第2ポート用データ線と前記複数の不揮発性メモリセルの行列の各列に対応した複数の第2ポート用ビット線との間に各々介挿された複数の第2ポート用カラム選択スイッチとを有し、前記複数の第1ポート用カラム選択スイッチおよび前記複数の第2ポート用カラム選択スイッチがCMOSトランスファゲートにより各々構成されたカラムゲート部と、前記複数の第1ポート用カラム選択スイッチのうち第1ポート用列アドレスが示す列に対応した第1ポート用カラム選択スイッチをONさせる列選択電圧を出力する第1ポート用列デコーダと、前記複数の第2ポート用カラム選択スイッチのうち第2ポート用列アドレスが示す列に対応した第2ポート用カラム選択スイッチをONさせる列選択電圧を出力する第2ポート用列デコーダと、第1ポートを介したデータ書き込み時に、書き込むべきデータが第1の論理値を有する場合には、前記ソース電圧から所定の差電圧だけ負方向に隔たった書き込み電圧を第1の通電時間だけ前記第1ポート用データ線に与えることにより前記第1ポート用データ線に接続されたアクセス先の不揮発性メモリセルの抵抗変化型素子を結晶化させ、前記データが第2の論理値を有する場合には、前記ソース電圧から前記差電圧よりも大きな差電圧だけ負方向に隔たった書き込み電圧を前記第1の通電時間より短い第2の通電時間だけ前記第1ポート用データ線に与えることにより前記第1ポート用データ線に接続されたアクセス先の不揮発性メモリセルの抵抗変化型素子を非結晶化させ、第1ポートを介したデータ読み出し時に前記第1ポート用データ線を切り離す第1ポート用書き込みドライバと、第2ポートを介したデータ書き込み時に、書き込むべきデータが第1の論理値を有する場合には、前記ソース電圧から所定の差電圧だけ負方向に隔たった書き込み電圧を第1の通電時間だけ前記第2ポート用データ線に与えることにより前記第2ポート用データ線に接続されたアクセス先の不揮発性メモリセルの抵抗変化型素子を結晶化させ、前記データが第2の論理値を有する場合には、前記ソース電圧から前記差電圧よりも大きな差電圧だけ負方向に隔たった書き込み電圧を前記第1の通電時間より短い第2の通電時間だけ前記第2ポート用データ線に与えることにより前記第2ポート用データ線に接続されたアクセス先の不揮発性メモリセルの抵抗変化型素子を非結晶化させ、第2ポートを介したデータ読み出し時に前記第2ポート用データ線を切り離す第2ポート用書き込みドライバと、第1ポートを介したデータ読み出し時に前記第1ポート用データ線に発生する信号に基づいてアクセス先である不揮発性メモリセルからの読み出しデータを判定する第1ポート用センスアンプと、第2ポートを介したデータ読み出し時に前記第2ポート用データ線に発生する信号に基づいてアクセス先である不揮発性メモリセルからの読み出しデータを判定する第2ポート用センスアンプとを具備することを特徴とする不揮発性デュアルポートメモリ。複数の不揮発性メモリセルを行列状に配列してなる不揮発性メモリセルアレイを有する不揮発性デュアルポートメモリであって、前記不揮発性メモリセルアレイは、前記複数の不揮発性メモリセルの行列の各行毎に各々配線された複数の第1ポート用ワード線と、前記複数の不揮発性メモリセルの行列の各行毎に各々配線された複数の第2ポート用ワード線と、前記複数の不揮発性メモリセルの行列の各列毎に各々配線された複数の第1ポート用ビット線と、前記複数の不揮発性メモリセルの行列の各列毎に各々配線された複数の第2ポート用ビット線とを有し、前記複数の不揮発性メモリセルの各々は、各々が属する列に対応した第1ポート用ビット線と各々の共通ノードとの間に介挿され、各々が属する行の第1ポート用ワード線を介して供給される選択電圧によりON/OFFが切り換えられる第1ポート用選択トランジスタと、各々が属する列に対応した第2ポート用ビット線と各々の共通ノードとの間に介挿され、各々が属する行の第2ポート用ワード線を介して供給される選択電圧によりON/OFFが切り換えられる第2ポート用選択トランジスタと、前記共通ノードとソース線との間に介挿された抵抗変化型素子とを具備し、前記複数の不揮発性メモリセルの各ソース線は共通ソース線に接続され、該共通ソース線には前記不揮発性デュアルポートメモリに対する高電位側電源電圧がソース電圧として与えられ、前記不揮発性デュアルポートメモリは、前記複数の第1ポート用ワード線のうち第1ポート用行アドレスが示す行に対応した第1ポート用ワード線に前記第1ポート用選択トランジスタをONさせる行選択電圧を出力する第1ポート用行デコーダと、前記複数の第2ポート用ワード線のうち第2ポート用行アドレスが示す行に対応した第2ポート用ワード線に前記第2ポート用選択トランジスタをONさせる行選択電圧を出力する第2ポート用行デコーダと、第1ポート用データ線と前記複数の不揮発性メモリセルの行列の各列に対応した複数の第1ポート用ビット線との間に各々介挿された複数の第1ポート用カラム選択スイッチと、第2ポート用データ線と前記複数の不揮発性メモリセルの行列の各列に対応した複数の第2ポート用ビット線との間に各々介挿された複数の第2ポート用カラム選択スイッチとを有し、前記複数の第1ポート用カラム選択スイッチおよび前記複数の第2ポート用カラム選択スイッチがCMOSトランスファゲートにより各々構成されたカラムゲート部と、前記複数の第1ポート用カラム選択スイッチのうち第1ポート用列アドレスが示す列に対応した第1ポート用カラム選択スイッチをONさせる列選択電圧を出力する第1ポート用列デコーダと、前記複数の第2ポート用カラム選択スイッチのうち第2ポート用列アドレスが示す列に対応した第2ポート用カラム選択スイッチをONさせる列選択電圧を出力する第2ポート用列デコーダと、第1ポートを介したデータ書き込み時に、前記ソース電圧から所定の差電圧だけ負方向に隔たった書き込み電圧を前記第1ポート用データ線に与え、第1ポートを介したデータ読み出し時に前記第1ポート用データ線を切り離す第1ポート用書き込みドライバと、第2ポートを介したデータ書き込み時に、前記ソース電圧から所定の差電圧だけ負方向に隔たった書き込み電圧を前記第2ポート用データ線に与え、第2ポートを介したデータ読み出し時に前記第2ポート用データ線を切り離す第2ポート用書き込みドライバと、第1ポートを介したデータ読み出し時に前記第1ポート用データ線に発生する信号に基づいてアクセス先である不揮発性メモリセルからの読み出しデータを判定する第1ポート用センスアンプと、第2ポートを介したデータ読み出し時に前記第2ポート用データ線に発生する信号に基づいてアクセス先である不揮発性メモリセルからの読み出しデータを判定する第2ポート用センスアンプとを具備し、前記第1ポート用行デコーダは、第1ポートを介したデータ書き込みにおいて書き込むべきデータが第1の論理値を有する場合には、所定の電圧値の行選択電圧を出力することにより前記第1ポート用データ線に接続されたアクセス先の不揮発性メモリセルの抵抗変化型素子を結晶化させ、書き込むべきデータが第2の論理値を有する場合には、前記所定の電圧値より高い電圧値の行選択電圧を出力することにより前記第1ポート用データ線に接続されたアクセス先の不揮発性メモリセルの抵抗変化型素子を非結晶化させ、第1ポートを介したデータ読み出しにおいて、アクセス先の前記第1ポート用選択トランジスタをONさせる行選択電圧を出力する際に、前記ソース電圧より低い電圧を出力し、前記第2ポート用行デコーダは、第2ポートを介したデータ書き込みにおいて書き込むべきデータが第1の論理値を有する場合には、所定の電圧値の行選択電圧を出力することにより前記第2ポート用データ線に接続されたアクセス先の不揮発性メモリセルの抵抗変化型素子を結晶化させ、書き込むべきデータが第2の論理値を有する場合には、前記所定の電圧値より高い電圧値の行選択電圧を出力することにより前記第2ポート用データ線に接続されたアクセス先の不揮発性メモリセルの抵抗変化型素子を非結晶化させ、第2ポートを介したデータ読み出しにおいて、アクセス先の前記第2ポート用選択トランジスタをONさせる行選択電圧を出力する際に、前記ソース電圧より低い電圧を出力することを特徴とする不揮発性デュアルポートメモリ。各々第1の方向に沿って第1ポート用ワード線、第2ポート用ワード線およびソース線の組が複数組配線されるとともに、前記第1の方向を横切る第2の方向に沿って第1ポート用ビット線および第2ポート用ビット線の組が複数組配線され、第1ポート用ワード線、第2ポート用ワード線およびソース線の各組と、第1ポート用ビット線および第2ポート用ビット線の各組とが交差する各交差領域に不揮発性メモリセルが形成され、各不揮発性メモリセルは、当該交差領域を通過する第1ポート用ビット線と当該交差領域内の共通ノードとの間に介挿され、当該交差領域を通過する第1ポート用ワード線を介してゲート電圧が与えられる第1ポート用選択トランジスタと、当該交差領域を通過する第2ポート用ビット線と当該交差領域内の共通ノードとの間に介挿され、当該交差領域を通過する第2ポート用ワード線を介してゲート電圧が与えられる第2ポート用選択トランジスタと、前記共通ノードと当該交差領域を通過するソース線との間に介挿された抵抗変化型素子とを具備することを特徴とする不揮発性メモリセルアレイ。前記第1ポート用ワード線、第2ポート用ワード線およびソース線の組において、前記ソース線は前記第1ポート用ワード線および前記第2ポート用ワード線の間に位置しており、前記第1ポート用ワード線および前記第2ポート用ワード線と交差する不純物拡散領域に前記第1ポート用ワード線および前記第2ポート用ワード線を各々ゲート電極とし、当該不純物拡散領域の前記第1ポート用ワード線および前記第2ポート用ワード線間の領域を各々に共通のソースとし、当該不純物拡散領域の前記第1ポート用ワード線および前記第2ポート用ワード線の外側の各領域を各々のドレインとする第1ポート用選択トランジスタおよび第2ポート選択用トランジスタが形成され、前記第1ポート用選択トランジスタおよび前記第2ポート選択用トランジスタの各ドレインが前記第1ポート用ビット線および前記第2ポート用ビット線に各々接続され、前記抵抗変化型素子が、前記第1ポート用選択トランジスタおよび前記第2ポート用選択トランジスタの共通のソースと前記ソース線との間に介挿されていることを特徴とする請求項13に記載の不揮発性メモリセルアレイ。前記第1ポート用ワード線および前記第2ポート用ワード線はポリシリコン層により形成され、前記ソース線は第1メタル層により形成され、前記第1ポート用ビット線および前記第2ポート用ビット線は第2メタル層により形成されており、前記第1ポート用選択トランジスタおよび前記第2ポート用選択トランジスタの共通のソースは、第1コンタクトを介して前記抵抗変化型素子の一端に接続され、前記抵抗変化型素子の他端は前記ソース線に接続されており、前記第1ポート用選択トランジスタおよび前記第2ポート用選択トランジスタの各ドレインは、第1コンタクト、第1メタル層および第2コンタクトを介して、前記第1ポート用ビット線および前記第2ポート用ビット線に各々接続されていることを特徴とする請求項14に記載の不揮発性メモリセルアレイ。隣り合った2つの行に各々属する前記第1ポート用選択トランジスタのドレインと前記第2ポート用選択トランジスタのドレインとが同一の拡散領域を共有することを特徴とする請求項14または15に記載の不揮発性メモリセルアレイ。複数種類のポートに対応した各ビット線と共通ノードとの間に各々介挿され、前記複数種類のポートに対応した各ワード線を介して供給される選択電圧によりON/OFFが各々切り換えられる複数の選択トランジスタと、前記共通ノードとソース線との間に介挿された抵抗変化型素子とを具備することを特徴とする不揮発性メモリセル。ところで、MRAMは、非常に高速であり、例えば10nsで書き込みおよび読み出しを行うことができる。また、MRAMは、不揮発性メモリであり、かつ、不揮発性メモリセルの所要面積がSRAMのメモリセルよりも小さいことから、SRAMからの置き換えとして有望視されている。図19は一般的なSRAMのメモリセルの構成を示す回路図である。図示のSRAMのメモリセルは、トランジスタP1、N1、P2、N2、T1およびT2により構成されている。このメモリセルでは、ワード線WLを介して選択電圧が与えられることによりトランジスタT1およびT2がONとなり、トランジスタP1、N1、P2およびN2からなるフリップフロップがビット線BLおよび反転ビット線BLBに接続され、ビット線BLおよび反転ビット線BLBを介したメモリセルへのデータ書き込み、メモリセルからのデータ読み出しが行われる。一般的なSRAMのメモリセルが図19に示すように6個のトランジスタにより構成されるのに対し、非特許文献2に開示されたMRAMでは、不揮発性メモリセルが2トランジスタ1抵抗素子により構成されている。従って、MRAMは、不揮発性メモリセルの所要面積を一般的なSRAMのメモリセルの半分以下にすることができ、SRAMからの置き換えとして期待されているのである。上述した特許文献1、非特許文献1および2は、シングルポートのSRAMからの置き換えとして好適なMRAMの構成を提案している。しかしながら、SRAMの用途としては、特許文献2に示されているようなデュアルポートSRAMの用途も多く、MRAMにおいても、デュアルポート機能が必要となる。図20は特許文献2に開示された一般的な8トランジスタ構成のデュアルポートSRAMのメモリセルの構成を示す回路図である。このデュアルポートSRAMのメモリセルは、シングルポートSRAMのメモリセル図19に対し、第2ポート用のトランジスタT3、T4が追加されている。ここで、第1ポート用ビット線BL1および第1ポート用反転ビット線BL1Bに接続された第1ポート用トランジスタT1およびT2は第1ポート用ワード線WLAを介して供給される選択電圧によりON/OFFが切り換えられる。また、第2ポート用ビット線BL2および第2ポート用反転ビット線BL2Bに接続された第2ポート用トランジスタT3およびT4は第2ポート用ワード線WLBを介して供給される選択電圧によりON/OFFが切り換えられる。そして、同一メモリセルにおいて、第1ポート用のビット線BL1および反転ビット線BL1Bと、第2ポート用のビット線BL2および反転ビット線BL2Bは完全に独立して使用される。このデュアルポートSRAMでは、第1ポート用ワード線WLA、第1ポート用のビット線BL1および反転ビット線BL1Bにより1つのメモリセルを選択してデータ書き込みを行っている間に、第2ポート用ワード線WLB、第2ポート用のビットBL2および反転ビット線BL2Bにより他のメモリセルを選択し、この選択した他のメモリセルに対するデータ読み出しまたはデータ書き込みを行うことができる。この発明の目的は、抵抗変化型素子を用いて、上記のようなデリュアルポートSRAMからの置き換えとなり得る面積の小さな不揮発性デュアルポートメモリを提供することにある。この発明は、第1ポート用ビット線と共通ノードとの間に介挿され、第1ポート用ワード線を介して供給される選択電圧によりON/OFFが切り換えられる第1ポート用選択トランジスタと、第2ポート用ビット線と前記共通ノードとの間に介挿され、第2ポート用ワード線を介して供給される選択電圧によりON/OFFが切り換えられる第2ポート用選択トランジスタと、前記共通ノードとソース線との間に介挿された抵抗変化型素子とを具備することを特徴とする不揮発性メモリセルを提供する。この不揮発性メモリセルでは、第1ポート用選択トランジスタをONさせ、第1ポート用ビット線およびソース線を介して抵抗変化型素子に書き込みデータに応じた適切な電圧を与えることにより抵抗変化型素子の抵抗値を変化させ、データ書き込みを行うことができる。また、第2ポート用選択トランジスタをONさせ、第2ポート用ビット線およびソース線を介して抵抗変化型素子に書き込みデータに応じた適切な電圧を与えることにより抵抗変化型素子の抵抗値を変化させ、データ書き込みを行うことができる。また、第1ポート用選択トランジスタをONさせ、第1ポート用ビット線を介して抵抗変化型素子の抵抗値を判定することにより抵抗変化型素子に記憶されたデータを判定することができる。また、第2ポート用選択トランジスタをONさせ、第2ポート用ビット線を介して抵抗変化型素子の抵抗値を判定することにより抵抗変化型素子に記憶されたデータを判定することができる。以上のように、この不揮発性メモリセルでは、2個のトランジスタと1個の抵抗変化型素子からなる少ない素子数で、第1ポートを介したデータ書き込みおよびデータ読み出しと、第2ポートを介してデータ書き込みおよびデータ読み出しを行うことができる。従って、この発明によれば、面積の小さな不揮発性デュアルポートメモリを提供することができる。以下、図面を参照し、この発明の実施形態について説明する。なお、以下の実施形態において、トランジスタはMOSFETMetalOxideSemiconductorFieldEffectTransistor;金属-酸化膜-半導体構造の電界効果トランジスタを指す。<基本形態>図1は、この発明の基本形態である2T1R構成の不揮発性メモリセルの構成を示す回路図である。この不揮発性メモリセルは、各々Nチャネルトランジスタである第1ポート用選択トランジスタTAおよび第2ポート用選択トランジスタTBと、抵抗変化型素子R1とを有する。ここで、第1ポート用選択トランジスタTAは、第1ポート用ビット線BLAと共通ノードCNとの間に介挿され、第2ポート用選択トランジスタTBは、第2ポート用ビット線BLBと共通ノードCNとの間に直列に介挿されている。第1ポート用選択トランジスタTAのゲートには第1ポート用ワード線WLAが、第2ポート用選択トランジスタTBのゲートには第2ポート用ワード線WLBが接続されている。そして、第1ポート用選択トランジスタTAおよび第2ポート用選択トランジスタTB間の共通ノードCNとソース線SLとの間に抵抗変化型素子R1が介挿されている。この抵抗変化型素子R1は、MRAM、PRAM、ReRAM等に用いられるものと同様な抵抗変化型素子である。第1ポート用選択トランジスタTAは、第1ポート用ワード線WLAを介して選択電圧が供給されたときにONとなり、抵抗変化型素子R1の一端を第1ポート用ビット線BLAに接続する。これにより第1ポート用ビット線BLAを介した抵抗変化型素子R1へのデータ書き込みおよび抵抗変化型素子R1からのデータ読み出しが可能となる。また、第2ポート用選択トランジスタTBは、第2ポート用ワード線WLBを介して選択電圧が供給されたときにONとなり、抵抗変化型素子R1の一端を第2ポート用ビット線BLBに接続する。これにより第2ポート用ビット線BLBを介した抵抗変化型素子R1へのデータ書き込みおよび抵抗変化型素子R1からのデータ読み出しが可能となる。なお、基本的に、同一不揮発性メモリセルに対して第1ポート用選択トランジスタTAをONさせる選択電圧および第2ポート用選択トランジスタTBをONさせる選択電圧が同時に出力されることはない。<第1実施形態>図2はこの発明の第1実施形態である不揮発性メモリセルの動作条件を示す図である。本実施形態では、図1に示す不揮発性メモリセルを、MRAMのように抵抗変化型素子に双方向に電流を流す方式バイポーラ方式の不揮発性メモリセルとして機能させる。第1ポートに注目すると、0書き込みの場合は、ソース線SLに0.6Vを、第1ポート用ワード線WLAに1.5Vを、第1ポート用ビット線BLAに0Vを与える。これにより、ソース線SLから抵抗変化型素子R1および第1ポート用選択トランジスタTAを介して第1ポート用ビット線BLAへ向けて順方向に電流が流れ、抵抗変化型素子R1はデータ0を記憶した状態である低抵抗となる。1書き込みの場合は、ソース線SLに0.6Vを、第1ポート用ワード線WLAに1.5Vを、第1ポート用ビット線BLAに1.2Vを与える。これにより、第1ポート用ビット線BLAから第1ポート用選択トランジスタTAおよび抵抗変化型素子R1を介してソース線SLへ向けて逆方向に電流が流れ、抵抗変化型素子R1はデータ1を記憶した状態である高抵抗となる。第1ポート用ワード線WLAに与える選択電圧を1.5Vとしたのは、高速書き込みを目指して第1ポート用選択トランジスタTAの抵抗を下げるためである。しかし、選択電圧を1.2Vとしても抵抗変化型素子R1へのデータ書き込みは可能である。読み出しの場合は、ソース線SLに0.6Vを、第1ポート用ワード線WLAに1.2Vを、第1ポート用ビット線BLAに0.4Vを与える。ここで、抵抗変化型素子R1がデータ0を記憶しており、低抵抗である場合、第1ポート用ビット線BLAに多くの電流が流れ、図示しないセンスアンプにより、読み出しデータが0であると判定される。一方、抵抗変化型素子R1がデータ1を記憶しており、高抵抗である場合、データ0の読み出し時よりもビット線BLAに流れる電流が少なくなり、図示しないセンスアンプにより、読み出しデータが1であると判定される。第1ポート用ビット線BLAに与える電圧を0.4Vとしたのは、ソース線SLの電位との電位差を小さくして、抵抗変化型素子R1にあまり大きな読み出し電流を流さないようにするためである。読み出し電流が大きいと、長時間読み出しが続いたときに誤書き込みを起こす可能がある。このような誤書き込みの発生を防止するため、読み出し電流はあまり大きくせず、その大きさは、信頼性評価を経て最終的に決定される。第1ポート用選択トランジスタTAをONさせて、第1ポートを介した不揮発性メモリセルへのアクセスが行われるとき、同一不揮発性メモリセルでは、第2ポート用選択トランジスタTBがOFFとされる。従って、第2ポート用ビット線BLBの電圧が不揮発性メモリセルの記憶内容に影響を与えることはない。第2ポートを経由した不揮発性メモリセルへのアクセスも、以上説明した第1ポートを経由した不揮発性メモリセルへのアクセスと全く同様の動作となる。第1ポートを経由した不揮発性メモリセルへのアクセスと、第2ポートを経由した不揮発性メモリセルへのアクセスは、独立して動作させることが可能である。ただし、同一の不揮発性メモリセルに対して、第1ポートを経由したアクセスと第2ポートを経由したアクセスセルとを同時に行わせることはできない。本実施形態の動作の特徴は、抵抗変化型素子R1がバイポーラ型抵抗素子であっても、ソース線SLに対する電圧を0.6Vに固定した状態で、ワード線に対する電圧、ビット線に対する電圧を切り換えるのみにより、データ書き込みの動作からデータ読み出しの動作へ、あるいはデータ読み出しの動作からデータ書き込みの動作へ容易に切り換えることができる点にある。<第2実施形態>図3はこの発明の第2実施形態である不揮発性メモリセルの動作条件を示す図である。本実施形態では、図1に示す不揮発性メモリセルの抵抗変化型素子R1を、PRAMまたはある種のReRAMに用いられているものように、モノポーラ型の抵抗変化型素子として機能させる。なお、ReRAMは、抵抗変化型素子の組成によっては、バイポーラ型の特性を示したり、モノポーラ型の特性を示すものがある。図3に示す例では、ソース線SLを0Vに固定した状態で不揮発性メモリセルに対するアクセスが行われる。第1ポートを経由したアクセスを例に説明すると、0書き込み時は、第1ポート用ワード線WLAに1.2Vを印加し、第1ポート用ビット線BLAに1.0Vの書き込み電圧を第1の通電時間だけ印加する。その際、第1の通電時間は長めにする。この場合、書き込み電圧が1.0Vなので、抵抗変化型素子R1にはあまり多く電流が流れない。従って、抵抗変化型素子R1は、徐々に熱せられ、徐々に冷却される。この結果、抵抗変化型素子R1では結晶化が起こり、抵抗変化型素子R1は低抵抗になる。1書き込みの場合は、第1ポート用ビット線BLAに対し、第1の通電時間よりも短い第2の通電時間だけ書き込み電圧1.2Vを印加する。この場合、抵抗変化型素子R1に大電流が流れ、抵抗変化型素子R1は急速に熱せられ、急速に冷却される。このため、抵抗変化型素子R1では、結晶化が起こらず、抵抗変化型素子R1は、非結晶になり、高抵抗となる。読み出しの場合は、ソース線SLに0Vを、第1ポート用ワード線WLAに1.2Vを、第1ポート用ビット線BLAに0.2Vを与える。ここで、抵抗変化型素子R1が0を記憶しており、低抵抗である場合、第1ポート用ビット線BLAに電流が多く流れ、図示しないセンスアンプにより、読み出しデータが0であると判定される。一方、抵抗変化型素子R1が1を記憶しており、高抵抗である場合、第1ポート用ビット線BLAに電流があまり流れず、図示しないセンスアンプにより、読み出しデータが1であると判定される。第1ポート用ビット線BLAに与える電圧を0.2Vとするのは、MRAMと同様、あまり多く電流を抵抗変化型素子R1に流すと、誤書き込みが発生するためである。以上、第1ポートを経由した不揮発性メモリセルへのアクセスの動作を説明したが、第2ポートを経由した不揮発性メモリセルへのアクセスも同様な動作である。<第3実施形態>図4はこの発明の第3実施形態である不揮発性メモリセルの動作条件を示す図である。上記第2実施形態と同様、本実施形態でも、図1に示す不揮発性メモリセルの抵抗変化型素子R1をモノポーラ型の抵抗変化型素子として機能させる。本実施形態では、ソース線SLに対する電圧を1.2Vとする。第1ポートを経由したアクセスを例に説明すると、0書き込み時は、第1ポート用ワード線WLAに1.2Vを与え、第1ポート用ビット線BLAに第1の通電時間だけ0.2Vの書き込み電圧を与える。この場合、ソース線SLと第1ポート用ビット線BLAとの電位差が1.0Vとなるので、上記第2実施形態と同様に、抵抗変化型素子R1は結晶化され、低抵抗となる。1書き込み時は、第1ポート用ビット線BLAに対して、第1の通電時間よりも短い第2の通電時間だけ書き込み電圧0Vを印加する。この場合、ソース線SLと第1ポート用ビット線BLAとの電位差が1.2Vとなるので、上記第2実施形態と同様、抵抗変化型素子R1は非結晶となり、高抵抗となる。読み出しを行う場合、第1ポート用ビット線BLAに1.0Vを与える。ここで、抵抗変化型素子R1が0を記憶しており、低抵抗である場合、第1ポート用ビット線BLAに電流が多く流れ、図示しないセンスアンプは、読み出しデータが0であると判定する。一方、抵抗変化型素子R1が1を記憶しており、高抵抗である場合、第1ポート用ビット線BLAに電流があまり流れず、図示しないセンスアンプは、読み出しデータが1であると判定する。上記第2実施形態と異なり、ソース線SLに対する電圧を1.2Vとするのは、データ書き込み時および読み出し時における選択トランジスタTAおよびTBの駆動能力を高めるためである。さらに詳述すると、次の通りである。まず、例えば第1ポート用選択トランジスタTAをONさせて、第1ポート用ビット線BLAを抵抗変化型素子R1に接続してデータ書き込みを行う場合を考える。この場合、第1ポート用選択トランジスタTAのゲートに接続された第1ポート用ワード線WLAの電圧1.2Vと第1ポート用ビット線BLAの電圧0.2Vとの差分に相当する大きなゲート-ソース間電圧1.0Vを第1ポート用選択トランジスタTAに与えることができる。その際、抵抗変化型素子R1の電圧降下が第1ポート用選択トランジスタTAのゲート-ソース間電圧に影響を与えることはない。また、第1ポート用選択トランジスタTAは、バックゲートがかからず、線形領域で動作する。このため、第1ポート用選択トランジスタTAの実質的な抵抗が少なくなり、駆動能力が向上するのである。データ読み出しの場合も同様であり、抵抗変化型素子R1の電圧降下が第1ポート用選択トランジスタTAのゲート-ソース間電圧に影響を与えることがなく、第1ポート用選択トランジスタTAは、バックゲートバイアスが掛からず、線形領域で動作する。従って、高い駆動能力が得られる。<第4実施形態>図5はこの発明の第4実施形態である不揮発性メモリセルの動作条件を示す図である。上記第2実施形態および第3実施形態と同様、本実施形態でも、図1に示す不揮発性メモリセルの抵抗変化型素子R1をモノポーラ型の抵抗変化型素子として機能させる。また、上記第3実施形態と同様、本実施形態でも、ソース線SLに対する電圧を1.2Vとする。本実施形態と上記第2および第3実施形態との相違は、本実施形態では、ソース線SLに1.2Vを、ビット線BLAおよびBLBに0Vを与え、0書き込み時と1書き込み時とで、ワード線WLAまたはWLBに与える選択電圧の大きさを変えて、選択トランジスタTAまたはTBに流す電流を変化させる点である。さらに詳述すると、本実施形態では、1書き込み時には、ワード線WLAまたはWLBに1.2Vを与えることにより抵抗変化型素子R1に流れる電流を大きくし、抵抗変化型素子R1の非結晶化を行う。一方、0書き込み時には、ワード線WLAまたはWLBに1.0Vを与えることにより抵抗変化型素子R1に流れる電流を抑え、抵抗変化型素子R1の結晶化を行う。読み出し時は、ワード線WLAまたはWLBに対する電圧を0.5Vとすることにより、書き込み時と同様、抵抗変化型素子R1に流す電流を抑え、誤書き込みを防ぐ。<第5実施形態>図6はこの発明の第5実施形態である不揮発性デュアルポートメモリの構成を示す回路図である。本実施形態による不揮発性デュアルポートメモリにおいて、不揮発性メモリセルアレイ100は、行列状に配列された不揮発性メモリセルMkjk=0~m、j=0~nによって構成されている。これらの不揮発性メモリセルMkjk=0~m、j=0~nは、各々前掲図1の不揮発性メモリセルである。本実施形態では、この不揮発性メモリセルMkjk=0~m、j=0~nを上記第1実施形態図2の動作条件に従って動作させ、MRAMとして機能させる。不揮発性メモリセルアレイ100では、不揮発性メモリセルMkjk=0~m、j=0~nの各行kに沿って、第1ポート用ワード線WLAkk=0~mおよび第2ポート用ワード線WLBkk=0~mが各々配線されている。ここで、行kに対応した第1ポート用ワード線WLAkは、行kに属する不揮発性メモリセルMkjj=0~nの第1ポート用選択トランジスタTAの各ゲートに接続されている。また、行kに対応した第2ポート用ワード線WLBkは、行kに属する不揮発性メモリセルMkjj=0~nの第2ポート用選択トランジスタTBの各ゲートに接続されている。また、不揮発性メモリセルMkjk=0~m、j=0~nの各ソース線SLは共通ソース線COMSLに接続されている。また、不揮発性メモリセルアレイ100では、不揮発性メモリセルMkjk=0~m、j=0~nの各列jに沿って、第1ポート用ビット線BLAjj=0~nおよび第2ポート用ビット線BLBjj=0~nが各々配線されている。ここで、列jに対応した第1ポート用ビット線BLAjおよび第2ポート用ビット線BLBjには、不揮発性メモリセルMkjk=0~mの第1ポート用選択トランジスタTAおよび第2ポート用選択トランジスタTBが各々接続されている。図6において、第1ポート用行デコーダ200Aは、第1ポートを経由した不揮発性メモリセルアレイ100へのアクセス時に、アクセス対象である不揮発性メモリセルの行アドレスをデコードし、第1ポート用ワード線WLAkk=0~mのうち行アドレスが示す行kの第1ポート用ワード線WLAkに第1ポート用選択トランジスタTAをONさせる行選択電圧を出力する。第2ポート用行デコーダ200Bは、第2ポートを経由した不揮発性メモリセルアレイ100へのアクセス時に、アクセス対象である不揮発性メモリセルの行アドレスをデコードし、第2ポート用ワード線WLBkk=0~mのうち行アドレスが示す行kの第2ポート用ワード線WLBkに第2ポート用選択トランジスタTBをONさせる行選択電圧を出力する。カラムゲート部400は、第1ポート用カラム選択トランジスタCGAjj=0~nおよび第2ポート用カラム選択トランジスタCGBjj=0~nを有する。ここで、第1ポート用カラム選択トランジスタCGAjj=0~nは、第1ポート用データ線DLAと、第1ポート用ビット線BLAjj=0~nとの間に各々介挿されている。また、第2ポート用カラム選択トランジスタCGBjj=0~nは、第2ポート用データ線DLBと、第2ポート用ビット線BLBjj=0~nとの間に各々介挿されている。そして、第1ポート用カラム選択トランジスタCGAjj=0~nの各ゲートには第1ポート用列選択線COLAjj=0~nが各々接続され、第2ポート用カラム選択トランジスタCGBjj=0~nの各ゲートには第2ポート用列選択線COLBjj=0~nが各々接続されている。第1ポート用列デコーダ300Aは、第1ポートを経由した不揮発性メモリセルアレイ100へのアクセス時に、アクセス対象である不揮発性メモリセルの列アドレスをデコードし、第1ポート用カラム選択トランジスタCGAjj=0~nのうち列アドレスが示す列jの第1ポート用カラム選択トランジスタCGAjをONさせる選択電圧を第1ポート用列選択線COLAjに出力する。第2ポート用列デコーダ300Bは、第2ポートを経由した不揮発性メモリセルアレイ100へのアクセス時に、アクセス対象である不揮発性メモリセルの列アドレスをデコードし、第2ポート用カラム選択トランジスタCGBjj=0~nのうち列アドレスが示す列jの第2ポート用カラム選択トランジスタCGBjをONさせる選択電圧を第2ポート用列選択線COLBjに出力する。プリチャージ回路500は、不揮発性メモリセルへのアクセスに先立って、全てのビット線BLAjj=0~nおよびBLBjj=0~nをソース電圧VSLにプリチャージする回路である。この例において、プリチャージ回路500は、インバータ501と、レベルシフタ502と、プリチャージ用トランジスタPGAjj=0~nおよびPGBjj=0~nとを有する。ここで、プリチャージ用トランジスタPGAjj=0~nは、共通ソース線COMSLと第1ポート用ビット線BLAjj=0~nとの間に各々介挿されている。また、プリチャージ用トランジスタPGBjj=0~nは、共通ソース線COMSLと第2ポート用ビット線BLBjj=0~nとの間に各々介挿されている。共通ソース線COMSLには、ソース電圧VSLが与えられる。インバータ501は、プリチャージ信号PREを反転して出力する。レベルシフタ502には、行選択用電源電圧VWLが高電位側電源電圧として与えられる。レベルシフタ502は、インバータ501の出力信号を反転し、反転結果が0すなわち、PRE=0の場合は0Vをプリチャージ用トランジスタPGAjj=0~nおよびPGBjj=0~nの各ゲートに出力し、プリチャージ用トランジスタPGAjj=0~nおよびPGBjj=0~nをOFFさせる。また、レベルシフタ502は、インバータ501の出力信号の反転結果が1すなわち、PRE=1の場合は行選択用電源電圧VWLをプリチャージ用トランジスタPGAjj=0~nおよびPGBjj=0~nの各ゲートに出力する。この結果、プリチャージ用トランジスタPGAjj=0~nおよびPGBjj=0~nは、ONとなる。これによりソース電圧VSLが全てのビット線BLAjj=0~nおよびBLBjj=0~nに与えられる。第1ポート用書き込みドライバ600Aおよび第2ポート用書き込みドライバ600Bは、Highレベル出力、Lowレベル出力および出力ハイインピーダンス状態の3状態をとりうる3ステートバッファである。書き込みドライバ600A600Bは、第1ポート第2ポートを経由したライトアクセス時、第1ポート第2ポート用書き込みデータに応じた電圧を第1ポート第2ポート用データ線DLADLBに出力する。また、書き込みドライバ600A600Bは、第1ポート第2ポートを経由したリードアクセス時には出力ハイインピーダンス状態となって第1ポート第2ポート用データ線DLADLBをフローティング状態にする。第1ポート用センスアンプ700Aは、第1ポートを経由したリードアクセス時に、前掲図2の条件に従って、第1ポート用データ線DLAを介して接続された第1ポート用ビット線BLAに0.4Vの電圧を与え、このとき第1ポート用データ線DLAに発生する信号に基づき、アクセス先である不揮発性メモリセルからの読み出しデータを判定する回路である。また、第2ポート用センスアンプ700Bは、第2ポートを経由したリードアクセス時に、前掲図2の条件に従って、第2ポート用データ線DLAを介して接続された第2ポート用ビット線BLBに0.4Vの電圧を与え、このとき第2ポート用データ線DLBに発生する信号に基づき、アクセス先である不揮発性メモリセルからの読み出しデータを判定する回路である。第1ポート用出力回路800Aは、第1ポート用センスアンプ700Aの出力を増幅して第1ポートから出力する回路である。また、第2ポート用出力回路800Bは、第2ポート用センスアンプ700Bの出力を増幅して第2ポートから出力する回路である。書き込み制御回路900には、書き込み信号WEAおよびWEBと入力データDinAおよびDinBが与えられる。書き込み制御回路800は、書き込み信号WEAがアクティブレベルであるとき、入力データDinAを第1ポート用書き込みデータとして書き込みドライバ600Aに供給する。また、書き込み制御回路800は、書き込み信号WEBがアクティブレベルであるとき、入力データDinBを第2ポート用書き込みデータとして書き込みドライバ600Bに供給する。電源回路1000は、不揮発性デュアルポートメモリに対する電源電圧VDDに基づき、行選択用電源電圧VWL、列選択用電源電圧VCOL、ソース電圧VSL等の各種の電圧を発生する回路である。図7は電源回路1000の構成例を示すブロック図である。図7において、制御回路1001は、書き込み制御回路900から供給される信号WEA、WEB、DinA、DinBにより電源回路1000内の各回路を制御する回路である。昇圧回路1002は、不揮発性デュアルポートメモリに対する電源電圧VDDを昇圧することにより、出力調整回路1006を介して行選択用電源電圧VWLを出力する。昇圧回路1003は、同電源電圧VDDを昇圧することにより、出力調整回路1007を介して列選択用電源電圧VCOLを出力する。昇圧回路1004は、同電源電圧VDDを昇圧することにより、出力調整回路1008を介して書き込み用電源電圧VWDを出力する。降圧回路1005は、同電源電圧VDDを降圧することにより、出力調整回路1009を介して共通ソース線COMSLに与えるソース電圧VSLを出力する。以上の構成において、第1ポートを経由したライトアクセスを行う場合、書き込み信号WEAがアクティブレベルとされる。これにより書き込み制御回路900は、入力データDinAを第1ポート用書き込みデータとして書き込みドライバ600Aに供給する。書き込みドライバ600Aは、第1ポート用書き込みデータが0であれば0Vを、1であれば1.2Vを第1ポート用データ線DLAに出力する。このとき書き込み制御回路900は、電源回路1000に必要な電圧VCOL、VWL、VSLを出力させる。また、第1ポート用行デコーダ200Aは、行アドレスが示す行kに対応したワード線WLAkに行選択電圧VWL=1.5Vを出力し、行kの不揮発性メモリセルMkjj=0~nの選択用トランジスタTAをONさせる。また、第1ポート用列デコーダ300Aは、列アドレスをデコードし、第1ポート用カラム選択トランジスタCGAjj=0~nのうち列アドレスが示す列jの第1ポート用カラム選択トランジスタCGAjをONさせ、列jの第1ポート用ビット線BLAjを第1ポート用データ線DLAに接続する。これにより行アドレスが示す行kおよび列アドレスが示す列kに対応した不揮発性メモリセルMkjの抵抗変化型素子R1に第1ポート用データ線DLAおよび共通ソース線COMSL間の電圧が印加され、抵抗変化型素子R1に対するデータ書き込みが行われる。一方、第1ポートを経由したリードアクセスを行う場合は、書き込み信号WEAが非アクティブレベルとなり、書き込みドライバ600Aが出力ハイインピーダンス状態となる。この状態において、行アドレスが示す行kおよび列アドレスが示す列jに対応した不揮発性メモリセルMkjが選択され、この不揮発性メモリセルMkjの抵抗変化型素子R1が第1ポート用データ線DLAに接続される。このときセンスアンプ700Aにより第1ポート用データ線DLAに接続された抵抗変化型素子R1が低抵抗であるか高抵抗であるかが判定され、判定結果を示す信号が出力回路800Aへ供給される。出力回路800Aは、このセンスアンプ700Aの出力信号を増幅して、アクセス先の不揮発性メモリセルからの読み出しデータとして出力する。以上、第1ポートを経由したアクセスの動作について説明したが、第2ポートを経由したアクセスの動作も同様である。そして、第1ポートを経由したアクセスおよび第2ポートを経由したアクセスは独立して行うことができる。ただし、本実施形態において、同一不揮発性メモリセルを対象として第1ポートを経由したアクセスと第2ポートを経由したアクセスが同時に行われることはない。図8は本実施形態の動作例を示す波形図である。この動作例では、第1ポートを介し、連続して、0書き込み、0読み出し、1書き込み、1読み出しが行われ、それと同時に、第2ポートを介し、連続して1読み出し、1書き込み、0書き込み、0読み出しが行われている。初期状態では、プリチャージ信号PREがHighレベルであり、ビット線BLAjj=0~nおよびBLBjj=0~nに対して電圧VSL=0.6Vがプリチャージされている。1サイクル目では、第1ポートを介した0書き込み0W、第2ポートを介した1読み出し1Rが行われている。具体的には、書き込み信号WEAがアクティブレベルHighレベル、書き込み信号WEBが非アクティブレベルLowレベルとされ、第1ポート用アドレスADDAおよび第2ポート用アドレスADDBが指定される。また、第1ポートからの入力データDinA=Lowが書き込み制御回路900に与えられる。なお、第2ポートは、読み出しモードなので、入力データDinBは無視される。プリチャージ信号PREがLowレベルとなり、プリチャージが終了すると、第1ポート用アドレスADDAの行アドレスにより指定された行の第1ポート用ワード線WLAに対する行選択電圧が1.5V書き込み、第2ポート用アドレスADDBの行アドレスにより指定された行の第2ポート用ワード線WLBに対する行選択電圧が1.2V読み出しとされる。また、第1ポート用アドレスADDAの列アドレスにより指定された列の第1ポート用列選択線COLAに対する列選択電圧が1.5V、第2ポート用アドレスADDBの列アドレスにより指定された列の第2ポート用列選択線COLBに対する列選択電圧が1.2Vとなる。このようにして第1ポートを介したライトアクセス先としてアドレス指定された不揮発性メモリセルと、第2ポートを介したリードアクセス先としてアドレス指定された不揮発性メモリセルが同時に選択される。第1ポート用ビット線BLAは、書き込みドライバ600Aの出力電圧を受けて、プリチャージ状態の0.6Vから0Vとなる。このとき、ソース線SLが0.6Vなので、第1ポートを介したアクセス先の不揮発性メモリセルに0書き込みが行なわれる。この第1ポートを介した書き込み動作が行われるサイクルでは、センスアンプ700Aは、図示しない切り替えスイッチにより、第1ポート用データ線DLAからは切り離されている。一方、第2ポートを介したリードアクセスのために選択された第2ポート用ビット線BLBは、第2ポート用データ線DLBを経由して第2ポート用センスアンプ700Bに接続される。この結果、ソース線SL0.6Vからアクセス対象の不揮発性メモリセルの抵抗変化型素子R1、第2ポート用ビット線BLBを介して第2ポート用データ線DLBに電流が流れる。この例では、第2ポートを介したリードアクセス先の不揮発性メモリセルにデータ1が記憶されており、抵抗変化型素子R1が高抵抗状態となっているので、電流はあまり流れず、第2ポート用センスアンプ700Bは、読み出しデータが1であると判定する。このようにして、第1ポートを介したライトアクセス先の不揮発性メモリセルにデータ0が書き込まれ、同時に第2ポートを介したリードアクセス先の不揮発性メモリセルからデータ1が読み出される。このサイクルは、プリチャージ信号PREがHighレベルとなって終了する。2サイクル目では、第1ポートを介した0読み出し、第2ポートを介した1書き込みが行われる。具体的には、書き込み信号WEAがLowレベル、書き込み信号WEBがHighレベルとされ、第1ポート用アドレスADDAおよび第2ポート用アドレスADDBがそれぞれ指定される。また、このサイクルでは、第1ポートを介したリードアクセスが行われるので入力データDinAは無視され、第2ポートを介した1書き込みが行われるので、入力データDinBはHighレベルとなる。プリチャージ信号PREがLowレベルとなり、プリチャージが終了すると、第1ポート用アドレスADDAの行アドレスにより指定された行の第1ポート用ワード線WLAに対する行選択電圧が1.2V読み出し、第2ポート用アドレスADDBの行アドレスにより指定された行の第2ポート用ワード線WLBに対する行選択電圧が1.5V書き込みとされる。また、第1ポート用アドレスADDAの列アドレスにより指定された列の第1ポート用列選択線COLAに対する列選択電圧が1.2Vとされ、第2ポート用アドレスADDBの列アドレスにより指定された列の第2ポート用列選択線COLBに対する列選択電圧が1.5Vとされる。このようにして第1ポートを介したリードアクセス先としてアドレス指定された不揮発性メモリセルと、第2ポートを介したライトアクセス先としてアドレス指定された不揮発性メモリセルが同時に選択される。ここで、第1ポートを介したリードアクセス先の不揮発性メモリセルには、データ0が記憶されており、抵抗変化型素子R1は低抵抗である。従って、ソース線SLから第1ポート用ビット線BLA、第1ポート用データ線DLAを経由して第1ポート用センスアンプ700Aへ大きな電流が流れ、第1ポート用センスアンプ700Aは、読み出しデータが0であると判定する。一方、第2ポートを介したライトアクセスでは、第2ポート用書き込みドライバ600Bの出力電圧を受けて、第2ポート用データ線DLBおよびこれに接続された第2ポート用ビット線BLBの電圧が1.2Vとなる。このとき、ソース線SLの電圧は0.6Vなので、第2ポートを介したライトアクセス先の不揮発性メモリセルに第2ポート用ビット線BLBからソース線SLに向かう方向へ電流が流れて、1書き込みが行われる。このとき、第2ポート用センスアンプ600Bは、図示しない切り替えスイッチにより、第2ポート用データ線DLBからは切り離されている。このようにして、第1ポートを介して不揮発性メモリセルからデータ0が読み出され、同時に、第2ポートを介して不揮発性メモリセルにデータ1が書き込まれる。3サイクル目、4サイクル目も以上と同様な動作が行われる。<第6実施形態>図9はこの発明の第6実施形態である不揮発性デュアルポートメモリの構成を示す回路図である。本実施形態において、不揮発性メモリセルアレイ110の不揮発性メモリセルMkjk=0~m、j=0~nの抵抗変化型素子R1は、PRAMに用いられている抵抗変化型素子である。そして、本実施形態では、不揮発性メモリセルMkjk=0~m、j=0~nを上記第2実施形態図3の動作条件に従って動作させ、PRAMとして機能させる。本実施形態では、不揮発性メモリセルMkjk=0~m、j=0~nの各ソース線に対して共通に低電位側電源電圧VSS0Vが与えられる。第1ポート用行デコーダ200Aおよび第2ポート用行デコーダ200Bは、上記第5実施形態のものと同様である。カラムゲート部410では、上記第5実施形態のカラムゲート部400の第1ポート用カラム選択トランジスタCGAjj=0~nがNチャネルトランジスタCGAjj=0~nおよびPチャネルトランジスタCGAjBj=0~nからなるn1個のCMOSトランスファゲートに置き換えられている。また、カラムゲート部410では、上記第5実施形態のカラムゲート部400の第2ポート用カラム選択トランジスタCGBjj=0~nがNチャネルトランジスタCGBjj=0~nおよびPチャネルトランジスタCGBjBj=0~nからなるn1個のCMOSトランスファゲートに置き換えられている。ここで、NチャネルトランジスタCGAjj=0~nの各ゲートは、第1ポート用列選択線COLAjj=0~nに各々接続され、PチャネルトランジスタCGAjBj=0~nの各ゲートは、第1ポート用列選択線COLAjBj=0~nに各々接続されている。また、NチャネルトランジスタCGBjj=0~nの各ゲートは、第2ポート用列選択線COLBjj=0~nに各々接続され、PチャネルトランジスタCGBjBj=0~nの各ゲートは、第2ポート用列選択線COLBjBj=0~nに各々接続されている。第1ポート用列デコーダ310Aは、第1ポート用列選択線COLAjj=0~nおよびCOLAjBj=0~nのうち第1ポート用列アドレスが示す列jに対応したを第1ポート用列選択線COLAjおよびCOLAjBに対し、それらに接続されたCMOSトランスファゲートをONさせる列選択電圧を出力する。また、第2ポート用列デコーダ310Bは、第2ポート用列選択線COLBjj=0~nおよびCOLBjBj=0~nのうち第2ポート用列アドレスが示す列jに対応したを第2ポート用列選択線COLBjおよびCOLBjBに対し、それらに接続されたCMOSトランスファゲートをONさせる列選択電圧を出力する。カラムゲート部410をCMOSトランスファゲートにより構成したのは、転送効率を上げて、列デコーダ310Aおよび310Bに供給すべき列選択用電源電圧VCOLを下げ、列選択用電源電圧VCOLを生成するための昇圧電源を省略するためである。本実施形態における電源回路1010には、行デコーダ200Aおよび200Bに対する行選択用電源電圧VWLを発生するための昇圧回路のみを設ければよい。また、本実施形態では、不揮発性メモリセルの抵抗変化型素子R1としてモノポーラ型素子を使用し、ビット線BLからソース線SL0Vに向かう方向の電流を流すのみである。このため、プリチャージ回路500は必要ないので省略した。アクセス先の不揮発性メモリセルの選択動作は上記第5実施形態と同様である。各不揮発性メモリセルに対して書き込み、読み出しを行うために発生する各電圧は、前掲図3の通りである。すなわち、第1ポート用書き込みドライバ600Aは、書き込むべきデータが0である場合には、ソース電圧VSL=VSSから正方向に所定の差電圧1.0Vだけ隔たった書き込み電圧1.0Vを第1の通電時間だけ第1ポート用データ線DLAに与えることにより第1ポート用データ線DLAに接続されたアクセス先の不揮発性メモリセルの抵抗変化型素子を結晶化させる。また、書き込むべきデータが1である場合には、ソース電圧VSL=VSSから正方向に上記差電圧1.0Vよりも大きな差電圧1.2Vだけ隔たった書き込み電圧1.2Vを第1の通電時間より短い第2の通電時間だけ第1ポート用データ線DLAに与えることにより第1ポート用データ線DLAに接続されたアクセス先の不揮発性メモリセルの抵抗変化型素子を非結晶化させる。第2ポート用書き込みドライバ600Bが0書き込みおよび1書き込みのために出力する書き込み電圧も同様である。<第7実施形態>図10はこの発明の第7実施形態である不揮発性デュアルポートメモリの構成を示す回路図である。本実施形態において、不揮発性メモリセルアレイ120における不揮発性メモリセルMkjk=0~m、j=0~nの抵抗変化型素子R1は、PRAMに用いられている抵抗変化型素子である。そして、本実施形態では、不揮発性メモリセルMkjk=0~m、j=0~nを上記第3実施形態図4の動作条件に従って動作させ、PRAMとして機能させる。本実施形態では、不揮発性メモリセルMkjk=0~m、j=0~nの各ソース線に対して共通に高電位側電源電圧VDD1.2Vが与えられる。このようにすることにより、書き込みおよび読み出し時に不揮発性メモリセルを介して流れる電流方向は同一方向となり、ソース線SLからビット線BLABLBへ流れるのみとなる。この状態では、前掲図4を参照して説明したように、選択用トランジスタTAおよびTBは線形領域で動作するため、閾値落ちもなく、電流駆動能力が大きくなる。このため、ワード線WLA、WLBに対する選択電圧を昇圧する必要がなく、電源回路を省略することができる。アクセス先の不揮発性メモリセルの選択動作は上記第5実施形態と同様である。また、各不揮発性メモリセルに対して書き込み、読み出しを行うために発生する各電圧は、前掲図4の通りである。すなわち、第1ポート用書き込みドライバ600Aは、書き込むべきデータが0である場合には、ソース電圧VSL=VDD=1.2Vから所定の差電圧1.0Vだけ負方向に隔たった書き込み電圧0.2Vを第1の通電時間だけ第1ポート用データ線DLAに与えることにより第1ポート用データ線DLAに接続されたアクセス先の不揮発性メモリセルの抵抗変化型素子を結晶化させる。また、書き込むべきデータが1である場合には、ソース電圧から上記差電圧1.0Vよりも大きな差電圧1.2Vだけ負方向に隔たった書き込み電圧0Vを第1の通電時間より短い第2の通電時間だけ第1ポート用データ線DLAに与えることにより第1ポート用データ線DLAに接続されたアクセス先の不揮発性メモリセルの抵抗変化型素子を非結晶化させる。第2ポート用書き込みドライバ600Bが0書き込みおよび1書き込みのために出力する書き込み電圧も同様である。<第8実施形態>図11はこの発明の第8実施形態であるデュアルポートメモリの構成を示す回路図である。本実施形態において、不揮発性メモリセルMkjk=0~m、j=0~nの抵抗変化型素子R1は、PRAMに用いられている抵抗変化型素子である。そして、本実施形態では、不揮発性メモリセルMkjk=0~m、j=0~nを上記第4実施形態図5の動作条件に従って動作させ、PRAMとして機能させる。上記第7実施形態と同様、不揮発性メモリセルMkjk=0~m、j=0~nの各ソース線SLに対して共通に高電位側電源電圧VDD1.2Vが与えられる。第1ポートを介したデータ書き込み時、第1ポート用書き込みドライバ600Aは、第1ポート用データ線DLAに0Vを与える。また、第2ポートを介したデータ書き込み時、第2ポート用書き込みドライバ600Bは、第2ポート用データ線DLBに0Vを与える。本実施形態では、0書き込みと1書き込みとで、書き込み先の不揮発性メモリセルに与える行選択電圧の大きさを切り換える。また、本実施形態では、データ読み出しの場合には0.5Vという低い行選択電圧を発生する。このため、本実施形態では、第1ポート用行デコーダ200Aに対する行選択用電源電圧VWLAと、第2ポート用行デコーダ200Bに対する行選択用電源電圧VWLBとを発生する電源回路1020が設けられている。電源回路1020は、第12ポートを介して0書き込みを行う場合、1.0Vの行選択用電源電圧VWLAVWLBを第12ポート用行デコーダ200A200Bに供給し、1書き込みを行う場合、1.2Vの行選択用電源電圧VWLAVWLBを第12ポート用行デコーダ200A200Bに供給する。また、電源回路1020は、第12ポートを介してデータ読み出しを行う場合、0.5Vの行選択用電源電圧VWLAVWLBを第12ポート用行デコーダ200A200Bに供給する。アクセス先の不揮発性メモリセルの選択動作は基本的には上記第5実施形態と同様である。しかし、電源回路1020が行選択用電源電圧VWLAVWLBの切り換えを行うため、第12ポート用行デコーダ200A200Bの詳細な動作は上記第5実施形態と異なったものとなる。すなわち、次の通りである。まず、第1ポートを介して0書き込みを行う場合、第1ポート用行デコーダ600Aは、第1ポート用行アドレスが示す行kに対応した第1ポート用ワード線WLAkに1.0Vの行選択電圧を出力することにより第1ポート用データ線DLAに接続されたアクセス先の不揮発性メモリセルの抵抗変化型素子を結晶化させる。また、書き込むべきデータが1である場合には、電圧値1.0Vより高い電圧値1.2Vの行選択電圧を出力することにより第1ポート用データ線DLAに接続されたアクセス先の不揮発性メモリセルの抵抗変化型素子を非結晶化させる。また、第1ポートを介したデータ読み出しを行う場合には、第1ポート用行アドレスが示す行kに対応した第1ポート用ワード線WLAkに第1ポート用選択トランジスタをONさせる行選択電圧として、ソース電圧VSL=VDDより低い電圧0.5Vを出力する。以上、第1ポートを介したアクセスの動作を説明したが第2ポートを介したアクセスの動作も同様である。本実施形態でも上記第7実施形態と同様な効果が得られる。<第9実施形態>本実施形態は、上記各実施形態における不揮発性メモリセルアレイのレイアウトに関する実施形態である。図12は本実施形態による不揮発性メモリセルアレイのレイアウト図である。図12において破線で囲まれた領域には1ビット分の不揮発性メモリセルが形成されている。図12に示すレイアウト例では、各々行方向第1の方向に沿って第1ポート用ワード線WLAk、第2ポート用ワード線WLBkおよびソース線SLの組が複数組配線されるとともに、行方向第1の方向を横切る列方向第2の方向に沿って第1ポート用ビット線BLAjおよび第2ポート用ビット線BLBjの組が複数組配線されている。また、図12に示す例では、第1ポート用ワード線WLAk、第2ポート用ワード線WLBkおよびソース線SLの組において、ソース線SLは第1ポート用ワード線WLAkおよび第2ポート用ワード線WLBkの間に位置している。そして、第1ポート用ワード線WLAk、第2ポート用ワード線WLBkおよびソース線SLの各組と、第1ポート用ビット線BLAjおよび第2ポート用ビット線BLBjの各組とが交差する各交差領域例えば図12の破線領域に不揮発性メモリセルが形成されている。各不揮発性メモリセルは、第1ポート用選択トランジスタTAと、第2ポート用選択トランジスタTBと、抵抗変化型素子R1とを有する。ここで、MRAMを実現する場合は抵抗変化型素子R1としてMTJ等の抵抗素子を用い、PRAMを実現する場合は、相変化型PhaseChange抵抗素子を用いればよい。ReRAMを実現する場合も同様である。図12に示す例では、半導体基板上に第1ポート用ビット線BLAjおよび第2ポート用ビット線BLBjの各組に沿って矩形状の拡散領域が形成されている。そして、これらの拡散領域を第1ポート用ワード線WLAk、第2ポート用ワード線WLBkおよびソース線SLの組が複数組横切っている。例えば破線領域に着目すると、第1ポート用ワード線WLA0をゲート電極とする第1ポート用選択トランジスタTAと、第2ポート用ワード線WLB0をゲート電極とする第2ポート用選択トランジスタTBがある。そして、拡散領域において、第1ポート用ワード線WLA0と第2ポート用ワード線WLB0との間に挟まれた領域は、第1ポート用選択トランジスタTAおよび第2ポート用選択トランジスタTBに共通のソースとなっている。そして、この共通のソースとソース線SLとの間に抵抗変化型素子R1が介挿されている。また、拡散領域において、第1ポート用ワード線WLA0および第2ポート用ワード線WLB0の外側図12ではWLA0の上側とWLB0の下側の各領域は、第1ポート用選択トランジスタTAおよび第2ポート用選択トランジスタTBの各ドレインとなっている。そして、第1ポート用選択トランジスタTAのドレインは、コンタクトを介して第1ポート用ビット線BLA0に接続され、第2ポート用選択トランジスタTBのドレインは、コンタクトを介して第2ポート用ビット線BLB0に接続されている。図13は図12のA-A’線断面図、図14は図12のB-B’線断面図である。図示の例では、p型の半導体基板1に不揮発性メモリセルの各列間を分離するためのトレンチ分離層2が形成されている。そして、半導体基板1において、各トレンチ分離層2に挟まれた領域に、不揮発性メモリセルの第1ポート用選択トランジスタTAおよび第2ポート用選択トランジスタTBの各々のソースまたはドレインとなるn型の拡散領域3、4、5が形成されている。図14において、第1ポート用ワード線WLAkk=0、1、2、3、...、第2ポート用ワード線WLBkk=0、1、2、3、...は、ポリシリコン層をパターニングしたものであり、選択用トランジスタTAおよびTBのゲート電極となっている。第1ポート用ワード線WLAkと第2ポート用ワード線WLBkとの間の拡散領域3は、選択用トランジスタTAおよびTBに共通のソースである。このソースである拡散領域3は、図13に示すようにコンタクト7を介して抵抗変化型素子R1の一端に接続されており、この抵抗変化型素子R1の他端は第1メタル層により構成されたソース線SLに接続されている。また、図14において、例えば第1ポート用ワード線WLA0の左側の拡散領域4は、第1ポート用選択トランジスタTAのドレインであり、第2ポート用ワード線WLB0の右側の拡散領域5は、第2ポート用選択トランジスタTBのドレインである。ここで、第1ポート用選択トランジスタTAのドレインである拡散領域4は、コンタクト7、第1メタル層およびコンタクト10を介して第2メタル層による第1ポート用ビット線BLAj図示の例ではBLA1に接続されている。また、図示は省略したが、第2ポート用選択用トランジスタTBのドレインである拡散領域5は、コンタクト7、第1メタル層およびコンタクト10を介して第2メタル層による第2ポート用ビット線BLBjに接続されている。図14に示す例では、拡散領域5は、第2ポート用ワード線WLB0をゲート電極とする第2ポート用列選択トランジスタTBのドレインと、その隣の行の第1ポート用ワード線WLA1をゲート電極とする第1ポート用列選択トランジスタTAのドレインを兼ねている。これは不揮発性メモリセルアレイの行の並び方向のサイズを小さくするためである。このように隣り合う行の選択トランジスタのドレイン同士に拡散領域を共有させても何ら問題は生じない。何故ならば不揮発性メモリセルアレイでは、1つの行しか選択されず、例えば図14において、第2ポート用ワード線WLB0をゲート電極とする第2ポート用列選択トランジスタTBがONとなるときには、その隣の行の第1ポート用ワード線WLA1をゲート電極とする第1ポート用列選択トランジスタTAは必ずOFFとなるからである。本実施形態によれば、以上のような各素子の配置を行なうことで、不揮発性デュアルポートメモリの不揮発性メモリセルアレイをシングルポート型メモリと同等の大きさで実現することができる。<他の実施形態>以上、この発明の各種の実施形態について説明したが、この発明には他にも実施形態が考えられる。例えば次の通りである。1上記各実施形態では、この発明により第1ポートと第2ポートを有する不揮発性デュアルポートメモリを実現したが、この発明により3ポートあるいはそれ以上の複数のポートを有する不揮発性マルチポートメモリを実現することも可能である。例えば不揮発性3ポートメモリを実現するためには、前掲図1の不揮発性メモリセルにおいて、例えば第3ポートに対応したビット線BLCを追加し、このビット線BLCと共通ノードCNとの間に第3ポート用の選択トランジスタTCを追加し、この第3ポート用の選択トランジスタTCを第3ポート用のワード線WLCを介して供給される行選択電圧によりONさせるように構成すればよい。また、前掲図6の不揮発性メモリに対し、例えば第3のポートに対応した書き込みドライバ600C、データ線DLC、センスアンプ700C、出力回路800C、第3ポート用行デコーダ200C、第3ポート用列デコーダ300Cを追加する。そして、カラムゲート部400において、第3ポート用データ線DLCと第3ポート用のビット線BLCjj=0~nとの間に第3ポート用カラム選択トランジスタを各々追加し、第3ポート用列デコーダ300Cに第3ポート用列アドレスに対応した第3ポート用カラム選択トランジスタを選択させればよい。また、第3ポート用行デコーダ200Cに第3ポート用行アドレスに対応した行の不揮発性メモリセルの第3ポート用選択トランジスタTCをONさせればよい。4ポート以上の不揮発性メモリセルを実現する場合も同様である。2上記各実施形態では、非特許文献1あるいは2に示されている素子特性を例に不揮発性メモリセルの各部に与える電圧を説明したが、研究が進み、さらに低電圧で書き込みをすることができる抵抗変化型素子が開発されたときには、昇圧回路は必要なくなる。この場合の昇圧回路を有しない不揮発性メモリも本発明の範囲内に属するものであり、本発明の趣旨から逸脱するものではない。