"第1制御電源に第1主電流端子を接続した第1発振トランジスタと、該第1発振トランジスタの第2主電流端子に第2主電流端子を接続し、第1主電流端子を前記第1制御電源とは異なる電位の第2制御電源に接続した、前記第1発振トランジスタと反対チャネル導電型の第2発振トランジスタと、一方の電極を前記第2発振トランジスタの制御端子に接続した第1容量と、前記第1容量の他方の電極を一方の電極に接続し、他方の電極を前記第1発振トランジスタと前記第2発振トランジスタの接続ノードに接続した圧電振動子と、一方の電極を前記圧電振動子の他方の電極に接続し、他方の電極を前記第1発振トランジスタの制御端子に接続した帰還抵抗回路と、前記第1発振トランジスタの制御端子に第1端子を接続し、前記接続ノードに第2端子を接続した振幅制限素子とを備え、前記第1発振トランジスタと前記第2発振トランジスタとで、発振アンプを構成し、前記接続ノードを該発振アンプの出力ノードとする発振回路を有することを特徴とする低消費電力回路。第1制御電源に第1主電流端子を接続した第1発振トランジスタと、該第1発振トランジスタの第2主電流端子に第2主電流端子を接続し、第1主電流端子を前記第1制御電源とは異なる電位の第2制御電源に接続した、前記第1発振トランジスタと反対チャネル導電型の第2発振トランジスタと、一方の電極を前記第2発振トランジスタの制御端子に接続した第1容量と、前記第1容量の他方の電極を一方の電極に接続し、他方の電極を前記第1発振トランジスタと前記第2発振トランジスタの接続ノードに接続した圧電振動子と、一方の電極を前記圧電振動子の他方の電極に接続し、他方の電極を前記第1発振トランジスタの制御端子に接続した帰還抵抗回路と、前記接続ノードに第1端子を接続し、前記第2発振トランジスタの制御端子に第2端子を接続した振幅制限素子とを備え、前記第1発振トランジスタと前記第2発振トランジスタとで、発振アンプを構成し、前記接続ノードを該発振アンプの出力ノードとする発振回路を有することを特徴とする低消費電力回路。一方の電極を前記第1発振トランジスタの制御端子に接続し、他方の電極を前記第1容量の他方の電極に接続した第2容量を更に備えることを特徴とする請求項1又は2に記載の低消費電力回路。本発明は、起動動作時における電流の増大を必要最小限に抑え、安定した起動動作が可能で、小型な低消費電力回路を提供することを目的とする。本発明の態様は、イ第1制御電源に第1主電流端子を接続した第1発振トランジスタと、ロこの第1発振トランジスタの第2主電流端子に第2主電流端子を接続し、第1主電流端子を第1制御電源とは異なる電位の第2制御電源に接続した、第1発振トランジスタと反対チャネル導電型の第2発振トランジスタと、ハ一方の電極を第2発振トランジスタの制御端子に接続した第1容量と、ニ第1容量の他方の電極を一方の電極に接続し、他方の電極を第1発振トランジスタと第2発振トランジスタの接続ノードに接続した圧電振動子と、ホ一方の電極を圧電振動子の他方の電極に接続し、他方の電極を第1発振トランジスタの制御端子に接続した帰還抵抗回路と、ヘ接続ノードに第1端子を接続し、第2発振トランジスタの制御端子に第2端子を接続した振幅制限素子とを備え、第1発振トランジスタと第2発振トランジスタとで、発振アンプを構成し、第1発振トランジスタと第2発振トランジスタとの接続ノードをこの発振アンプの出力ノードとする発振回路を有する低消費電力回路であることを特徴とする。本発明によれば、起動動作時における電流の増大を必要最小限に抑え、安定した起動動作が可能で、小型な低消費電力回路を提供することができる。次に、図面を参照して、本発明の第1~第10の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。又、以下に示す第1~第10の実施の形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。第1の実施の形態本発明の第1の実施の形態に係る低消費電力回路は、図1に示すように、第1主電源VDDからの電圧を供給されるカレントミラー回路M1と、このカレントミラー回路M1の出力端に一端を接続した第1分割抵抗R1、この第1分割抵抗R1に一端を接続した第2分割抵抗R2との直列回路からなるバイアス分割回路R12と、第1分割抵抗R1の一端に制御端子を、第2分割抵抗R2の他端に第2主電流端子を、第1主電源VDDとは異なる電位の第2主電源GND電源に第1主電流端子を接続した第1トランジスタN1と、第2分割抵抗R2の他端に制御端子を、カレントミラー回路M1の入力端に第2主電流端子を、第2主電源GNDに第1主電流端子を接続した、第1トランジスタN1と同一チャネル導電型の第2トランジスタN2とを含むバイアス回路である。このバイアス回路は、起動時に第1分割抵抗R1と第2分割抵抗R2との接続ノードに起動電流ISTを印加する。本明細書において、第1主電流端子とは、バイポーラトランジスタBJTにおいてエミッタ端子又はコレクタ端子のいずれか一方となる端子電極を意味する。電界効果トランジスタFETや静電誘導トランジスタSITにおいてはソース端子又はドレイン端子のいずれか一方となる端子電極を意味する。第2主電流端子とは、BJTにおいては上記第1主電流端子とはならないエミッタ端子又はコレクタ端子のいずれか一方となる端子電極、FET,SITにおいては上記第1主電流端子とはならないソース端子又はドレイン端子のいずれか一方となる端子電極を意味する。即ち、第1主電流端子が、エミッタ端子であれば、第2主電流端子はコレクタ端子であり、第1主電流端子がソース端子であれば、第2主電流端子はドレイン端子を意味する。又、制御端子とは第1主電流端子及び第2主電流端子の間を流れる電流を制御する端子であり、具体的にはショットキー接合構造、絶縁ゲート構造の領域又は構造からなる端子を意味する。例えば、FET,SITでは、ゲート端子、若しくはゲート構造を意味し、BJTではベース端子を意味する。又、周知のようにトランジスタのチャネル導電型には、互いに反対チャネル導電型となるpチャネル型とnチャネル型が存在する。第1の実施の形態に係る低消費電力回路の説明では、第1トランジスタN1、及びこの第1トランジスタN1と同一チャネル導電型の第2トランジスタN2とをnMOSトランジスタであるとして説明するが、これに限定されるものではない。図1に示すように、カレントミラー回路M1は、nMOSトランジスタとは反対チャネル導電型であるpMOSトランジスタP1とpMOSトランジスタP2の対からなる。そして、VDD電源に、pMOSトランジスタP1とpMOSトランジスタP2の、それぞれの第1主電流端子ソース端子を接続している。この低消費電力回路バイアス回路の起動時に、第1分割抵抗R1と第2分割抵抗R2との接続ノードに起動電流ISTを印加するために、第1分割抵抗R1と第2分割抵抗R2の接続ノード接続点にドレイン端子を、VDD電源第1主電源にソース端子を接続したpMOSトランジスタP3を備えている。更に、バイアス分割回路R12の他端となる第2分割抵抗R2の他端にゲート端子を接続し、駆動回路CT1の入力端I3INにドレイン端子を接続し、GND電源第2主電源にソース端子を接続したnMOSトランジスタN3を備える。第1の実施の形態に係る低消費電力回路は、起動信号ST=VDDレベルのとき、I1=I2=I3=0となる非動作状態と、所望の電流が流れ駆動回路CT1に定電流出力I3を供給する動作状態との2つの状態を取りうるバイアス回路である。電源投入時にバイアス回路を所望の動作状態とするためには、起動信号ST=GNDレベルとしnMOSトランジスタN1,nMOSトランジスタN2をONさせI1,I2を流す起動モードが必要となり、その後、ST=VDDレベルとし定常モードとすることでI1,I2,I3に所望の定電流が流れ安定状態に遷移し駆動回路CT1に定電流出力I3を供給する。ここで、pMOSトランジスタP1,pMOSトランジスタP2,nMOSトランジスタ第1トランジスタN1,nMOSトランジスタ第2トランジスタN2,nMOSトランジスタN3のチャネル幅をそれぞれWP1,WP2,WN1,WN2,WN3とし、チャネル長をそれぞれLP1,LP2,LN1,LN2,LN3とする。又、MOSトランジスタの弱反転領域に於けるゲート端子電圧に対するドレイン端子電流特性lnIdsの傾きを1/Kとし、nMOSトランジスタのゲート端子電圧がVg1,Vg2のときのドレイン端子電流をそれぞれId1,Id2とすると、1/K=lnId1―lnId2/Vg1―Vg21又、LP1=LP2、2LN1=LN2=LN33とし、R1R2=R124とすると、ST=VDDレベルの動作状態のとき、I1,I2,I3はVDDに依存しない次の電流が発生し安定する。I1=I1D=1/R12×Kln5I2=WP2/WP1×I1D6I3=WN3/WN2×I27よって、I1R12=KlnWN2/WN18又、起動信号ST=GNDレベルとした場合は、I1=I1DIST=I2×WP1/WP2IST9となるので、I1/I2=WP1/WP2IST/I210又、I1R12=I1DR12ISTR211となるので、これを8式に代入すると、I1R12=KlnWN2/WN112I1DR12ISTR2=Kln13WP1/WP2IST/I2×WN2/WN1=expI1DR12ISTR2/K14WP1/WP2×WN2/WN1×1IST/I1D=expI1DR12ISTR2/K15WP1,WP2,WN1,WN2,K,R12,R2,ISTを15式に代入することによりI1Dが求まり、これを6式に代入するとI2が求まる。例として、WP1/WP2=2,WN2/WN1=2,K=40mV、R12=500kΩ、IST=0.5μAとし、第2分割抵抗R2とI1Dの関係をプロットしたものを図2に示す。バイアス分割回路の抵抗値R12はバイアス回路の出力電流を決めるパラメータであるため固定値とし、第2分割抵抗R2の増加に伴い:R1=R12-R216とR1を減少させるものとする。図2に示す通り、第2分割抵抗の抵抗値R2の増加に伴いI1Dは減少する。定常モードではIST=0Aと考えることができるので15式よりI1D=約110nAとなる。起動モードではI1Dに定常モード以上の電流を流すことにより、VN2が上昇しバイアス回路が動的な状態となり起動モード解除後に確実に安定した動作状態に遷移する。第2分割抵抗の抵抗値R2をむやみに大きくすると、VN2が十分上昇できず起動モード解除後に再びI1=I2=I3=0なる非動作状態に戻ってしまう懸念が生じる。I1Dを定常モードの約110nA以上とするには抵抗バラツキを加味してR2=130kΩ程度以下の抵抗値となる様に設定する必要がある。本発明の第1の実施の形態に係る低消費電力回路では、バイアス分割回路の抵抗値R12を第1分割抵抗R1と第2分割抵抗R2に分割しその接続ノード接続点に起動電流ISTを印加することで、バイアス電流を決めるバイアス分割回路の抵抗値R12のオーダーに左右されない、最適な第2分割抵抗の抵抗値R2を選択できる。参考例として、上記15式で第2分割抵抗の抵抗値R2=0Ωの場合を考える。R2=0Ωを、15式に代入すると、参考例ではI1D=約210nAとなる。これに対して本発明の第1の実施の形態に係る低消費電力回路を用いて、第2分割抵抗の抵抗値R2=130kΩを選択した場合は約115nAとなることから起動電流は約半分に改善でき、定常モードにより近い値に抑えることが可能となる。-駆動回路の一例-図3は、図1に示したバイアス回路によって駆動される駆動回路CT1の一例である。バイアス回路の定電流出力I3を入力しVINをインピーダンス変換しVOUTを出力するボルテージフォロア回路を構成している。R2=0Ωの参考例のバイアス回路では、起動モードでI3が増加した場合、カレントミラー接続されたI4,I5も同様の比率で増大するため、駆動回路の消費電流全体が増えることになる。しかし、本発明の第1の実施の形態に係る低消費電力回路のバイアス回路の場合は前述した通りI3の増加を最小限に抑えることが可能となり、特に電池駆動などの低消費電力を特徴としたアプリケーションでは、電池の消耗を抑え製品の付加価値を高めることが可能となる。-駆動回路の他の例-図4は、図1に示したバイアス回路によって駆動される駆動回路CT1の他の例であり、第1制御電源VDDに第1主電流端子ソース端子を接続した第1発振トランジスタP31と、この第1発振トランジスタP31の第2主電流端子ドレイン端子に第2主電流端子ドレイン端子を接続し、第1主電流端子ソース端子を第2制御電源GNDに接続した、第1トランジスタN1と同一チャネル導電型の第2発振トランジスタN31と、一方の電極を第2発振トランジスタN31の制御端子ゲート端子に接続した第1容量C2と、第1容量C2の他方の電極を一方の電極に接続し、他方の電極を第1発振トランジスタP31と第2発振トランジスタN31の接続ノードに接続した圧電振動子Q1と、一方の電極を圧電振動子Q1の他方の電極に接続し、他方の電極を第1発振トランジスタP31の制御端子ゲート端子に接続した帰還抵抗回路Z3と、第2主電流端子ドレイン端子と制御端子ゲート端子を接続し、且つこの制御端子ゲート端子を第2発振トランジスタN31の制御端子ゲート端子に接続した第1トランジスタN1と同一チャネル導電型の駆動トランジスタN33とを備え、バイアス回路の出力電流を、直接又は間接的に駆動トランジスタN33の第2主電流端子ドレイン端子に印加するコルピッツ型発振回路である。図4に示すように、駆動回路CT1は、一方の電極を第1発振トランジスタP31の制御端子ゲート端子に接続し、他方の電極を第1容量C2の他方の電極に接続した第2容量C1を更に備える。なお、具体的には、圧電振動子Q1としては、ここでは、水晶振動子を用いる例を示すが、ニオブ酸リチウムLiNbO3、タンタル酸リチウムLiTaO3、四ほう酸リチウムLi2B4O7、ニオブ酸カリウムKNbO3、ランガサイトLa3Ga5SiO14等他の圧電結晶や、チタン酸鉛系セラミックス等の圧電セラミックスを用いても良い。又、第1発振トランジスタP31として、pチャネル型MOSトランジスタpMOSトランジスタを第2発振トランジスタN31として、nチャネル型MOSトランジスタnMOSトランジスタ、駆動トランジスタN33としてnMOSトランジスタを用いる場合について例示するが、これらに限定されるものではない。即ち、図4に示す駆動回路CT1は、VDD第1制御電源とGND第2制御電源間にVP4をゲート端子とするpMOSトランジスタ第1発振トランジスタP31とVN4をゲート端子とするnMOSトランジスタ第2発振トランジスタN31を直列接続し、I3をカレントミラー回路M2で折り返した電流I6を、ゲート端子とドレイン端子をVN4に接続したnMOSトランジスタ駆動トランジスタN33に印加する。水晶振動子圧電振動子Q1の一方の電極とVP4,VN4は第2容量C1,第1容量C2でそれぞれ接続されXINとし、水晶振動子圧電振動子Q1の他方の電極はpMOSトランジスタ第1発振トランジスタP31,nMOSトランジスタ第2発振トランジスタN31のドレイン端子接続ノード接続点と接続しXOUTとする。又、VP4とXOUT間を帰還抵抗回路Z3で接続し、XIN,XOUTはGND第2制御電源間にそれぞれ発振容量C3,C4を接続した水晶発振回路を構成している。図4に示す駆動回路CT1の帰還抵抗回路Z3は、図5aに示したような抵抗素子R22、図5bに示したようなpMOSトランジスタP71とnMOSトランジスタN71からなるMOSトランスミッションゲート回路、図5cに示したようなpMOSトランジスタP72,P73,P74及びnMOSトランジスタN72,N73からなる差動アンプ等で構成される。図4に示す駆動回路水晶発振回路CT1では、動作電流I3が増大すると、I6も増大する。図6は、図4に示す駆動回路CT1中の第2容量C1,第1容量C2,pMOSトランジスタ第1発振トランジスタP31,nMOSトランジスタ第2発振トランジスタN31,nMOSトランジスタ駆動トランジスタN33,帰還抵抗回路Z3で構成される発振アンプ部分を電気的な模式図として示したものである。図6では、VP4,VN4が、それぞれインピーダンス成分を含んだ電圧源Rp,VGP,電圧源Rn,VGNでバイアスされている。I6が増大すると、電圧源の出力インピーダンスRp,Rnが減少し、第2容量C1,出力インピーダンスRp,第1容量C2,出力インピーダンスRnで形成されるハイパスフィルタのカットオフ周波数が増大する。このカットオフ周波数は所望の発振周波数より小さく設定しないとXINの振幅をVP4,VN4に十分に伝達できない。よって、起動モード時の電流増加により、カットオフ周波数が増大すると、見かけ上の発振アンプA1のゲインが低下し発振できなくなる不具合を生じる。又、起動信号STは発振回路から出力されるクロックをカウントして所望の時間経過後に解除するシステムを用いる場合が多い。この様なシステムの場合は発振が開始せず起動モードのままシステムが動作しないといった致命的な不具合を生じる。本不具合を回避するにはカットオフ周波数をより低くするため第2容量C1,第1容量C2を大きく設定する必要があるが、起動モード時の電流増加は定常状態の数倍~数十倍となり、コンデンサ容量を数十倍に設定する必要が生じる。これは、チップ面積を増大させ製造コストの増大を招く。又、ISTをより小さくしようとした場合、図1に示すpMOSトランジスタP3のチャネル長を非常に長くしてON抵抗を上げる等の必要がありチップ面積が増大する。本発明の第1の実施の形態に係る低消費電力回路によれば、前述した様な不具合をチップ面積を増大させること無く回避する最適な回路構成を提供できる。-駆動回路の更に他の例-図7に、図1に示したバイアス回路によって駆動される駆動回路CT1の更に他の例を示す。図7では、図4に示した駆動回路CT1の第2容量C1を廃止しXINとVP4をショートしXINとしたものである。この場合であっても図4に述べた効果と同等の効果が得られる。第2の実施の形態本発明の第2の実施の形態に係る低消費電力回路は、図8に示すように、図1に示した第1の実施の形態に係る低消費電力回路のnMOSトランジスタN3を、pMOSトランジスタP5に変更し、pMOSトランジスタP2とカレントミラー回路M4を構成とすることでVDD第1主電源側から駆動回路CT1に電流供給I3’を出力させる様にしたバイアス回路である。第2の実施の形態に係る低消費電力回路バイアス回路によれば、図1に述べた第1の実施の形態に係る低消費電力回路と同様に、出力される定電流の増大を必要最小限に抑え、安定した起動動作が可能なバイアス回路をチップサイズを増大させることなく提供することができる。又、第2の実施の形態に係る低消費電力回路によれば、起動時における半導体集積回路全体の消費電流も削減することが可能となり電源となる電池の消耗を削減できる。又、起動時の信頼性を改善した発振回路等の駆動回路をより小さなチップサイズで搭載可能で、起動時の電圧変化が少ない定電圧回路を提供することができる等の、第1の実施の形態に係る低消費電力回路と同様な効果が得られる。第3の実施の形態本発明の第3の実施の形態に係る低消費電力回路は、図9に示すように、図1に示した第1の実施の形態に係る低消費電力回路のpMOSトランジスタP1,pMOSトランジスタP2,pMOSトランジスタP3をpnpトランジスタB1,pnpトランジスタB2,pnpトランジスタB3に変更したバイアス回路である。第3の実施の形態に係る低消費電力回路バイアス回路によれば、図1に述べた第1の実施の形態に係る低消費電力回路と同様に、出力される定電流の増大を必要最小限に抑え、安定した起動動作が可能なバイアス回路をチップサイズを増大させることなく提供することができる。又、第3の実施の形態に係る低消費電力回路によれば、起動時における半導体集積回路全体の消費電流も削減することが可能となり電源となる電池の消耗を削減できる。又、起動時の信頼性を改善した発振回路等の駆動回路をより小さなチップサイズで搭載可能で、起動時の電圧変化が少ない定電圧回路を提供することができる等の、第1の実施の形態に係る低消費電力回路と同様な効果が得られる。第4の実施の形態本発明の第4の実施の形態に係る低消費電力回路は、図10に示すように、図1に示した第1の実施の形態に係る低消費電力回路と極性が反対のバイアス回路であり、VDD電源を第2主電源、GND電源を第1主電源とする。即ち、本発明の第4の実施の形態に係る低消費電力回路バイアス回路は、図10に示すように、第1主電源GNDからの電圧を供給されるカレントミラー回路M3と、このカレントミラー回路M3の出力端に一端を接続した第1分割抵抗R1、この第1分割抵抗R1に一端を接続した第2分割抵抗R2との直列回路からなるバイアス分割回路R12と、第1分割抵抗R1の一端に制御端子を、第2分割抵抗R2の他端に第2主電流端子を、第1主電源GNDとは異なる電位の第2主電源VDD電源に第1主電流端子を接続した第1トランジスタP1と、第2分割抵抗R2の他端に制御端子を、カレントミラー回路M3の入力端に第2主電流端子を、第2主電源GNDに第1主電流端子を接続した、第1トランジスタP1と同一チャネル導電型の第2トランジスタP2とを含むバイアス回路である。このバイアス回路は、起動時に第1分割抵抗R1と第2分割抵抗R2との接続ノードに起動電流ISTを印加する。第4の実施の形態に係る低消費電力回路の説明では、第1トランジスタP1、及びこの第1トランジスタP1と同一チャネル導電型の第2トランジスタP2とをpMOSトランジスタであるとして説明するが、これに限定されるものではない。図10に示すように、カレントミラー回路M3は、pMOSトランジスタとは反対チャネル導電型であるnMOSトランジスタN1とnMOSトランジスタN2の対からなる。そして、第1主電源GND電源に、nMOSトランジスタN1とnMOSトランジスタN2の、それぞれの第1主電流端子ソース端子を接続している。更に、この低消費電力回路バイアス回路の起動時に、第1分割抵抗R1と第2分割抵抗R2との接続ノードに起動電流ISTを印加するために、第1分割抵抗R1と第2分割抵抗R2の接続ノード接続点にドレイン端子を、第1主電源GND電源にソース端子を接続したnMOSトランジスタN3を備えている。更に、バイアス分割回路R12の他端となる第2分割抵抗R2の他端にゲート端子を接続し、駆動回路CT1の入力端I3INにドレイン端子を接続し、第2主電源VDD電源にソース端子を接続したpMOSトランジスタP3を備える。即ち、第4の実施の形態に係る低消費電力回路は、図1に示した第1の実施の形態に係る低消費電力回路のpMOSトランジスタP1,pMOSトランジスタP2,及びpMOSトランジスタP3を、それぞれnMOSトランジスタN1,nMOSトランジスタN2,及びnMOSトランジスタN3に置き換え、図1に示した第1の実施の形態に係る低消費電力回路のnMOSトランジスタN1,nMOSトランジスタN2,及びnMOSトランジスタN3を、それぞれpMOSトランジスタP1,pMOSトランジスタP2,及びpMOSトランジスタP3に置き換え、図1に示した第1の実施の形態に係る低消費電力回路のVP1をVN1に、VN1,VN2をそれぞれVP1,VP2に置き換えたバイアス回路に対応させ、起動信号ST=VDDレベルで起動モードとし、起動信号ST=GNDレベルで定常モードとしている。第4の実施の形態に係る低消費電力回路バイアス回路によれば、図1に述べた第1の実施の形態に係る低消費電力回路と同様に、出力される定電流の増大を必要最小限に抑え、安定した起動動作が可能なバイアス回路をチップサイズを増大させることなく提供することができる。又、第4の実施の形態に係る低消費電力回路によれば、起動時における半導体集積回路全体の消費電流も削減することが可能となり電源となる電池の消耗を削減できる。又、起動時の信頼性を改善した発振回路等の駆動回路をより小さなチップサイズで搭載可能で、起動時の電圧変化が少ない定電圧回路を提供することができる等の、第1の実施の形態に係る低消費電力回路と同様な効果が得られる。第5の実施の形態本発明の第5の実施の形態に係る低消費電力回路は、図11に示すように、図8の駆動回路CT1を、抵抗素子R4とpnpトランジスタB4との直列接続回路で構成し、バイアス回路からの定電流出力I3を抵抗素子R4端に印加することにより、定電圧VOUTを出力する様に構成したバイアス回路である。第5の実施の形態に係る低消費電力回路バイアス回路によれば起動モードにおいてもVOUTの上昇が必要最小限に抑える効果が得られる。更に、第5の実施の形態に係る低消費電力回路によれば、図1に述べた第1の実施の形態に係る低消費電力回路と同様に、出力される定電流の増大を必要最小限に抑え、安定した起動動作が可能なバイアス回路をチップサイズを増大させることなく提供することができる。又、第5の実施の形態に係る低消費電力回路によれば、起動時における半導体集積回路全体の消費電流も削減することが可能となり電源となる電池の消耗を削減できる。又、起動時の電圧変化が少ない定電圧回路を提供することができる等の、第1の実施の形態に係る低消費電力回路と同様な効果が得られる。第6の実施の形態本発明の第6の実施の形態に係る低消費電力回路は、図12に示すように、第1制御電源VDDに第1主電流端子ソース端子を接続した第1発振トランジスタP31と、この第1発振トランジスタP31の第2主電流端子ドレイン端子に第2主電流端子ドレイン端子を接続し、第1主電流端子ソース端子を第1制御電源VDDとは異なる電位の第2制御電源GNDに接続した、第1発振トランジスタP31と反対チャネル導電型の第2発振トランジスタN31と、一方の電極を第2発振トランジスタN31の制御端子ゲート端子に接続した第1容量C2と、第1容量C2の他方の電極を一方の電極に接続し、他方の電極を第1発振トランジスタP31と第2発振トランジスタN31の接続ノードに接続した圧電振動子Q1と、一方の電極を圧電振動子Q1の他方の電極に接続し、他方の電極を第1発振トランジスタP31の制御端子ゲート端子に接続した帰還抵抗回路Z3と、第1発振トランジスタP31の制御端子ゲート端子VP1に第1端子を接続し、接続ノードに第2端子を接続した第1振幅制限素子P32と、第2発振トランジスタN31の制御端子ゲート端子VN1に第2端子を接続し、接続ノードに第1端子を接続した第2振幅制限素子N32とを備え、第1発振トランジスタP31と第2発振トランジスタN31とで、発振アンプA1を構成し、接続ノードをこの発振アンプA1の出力ノードXOUTとするコルピッツ型発振回路である。図12に示すように、このコルピッツ型発振回路は、一方の電極を第1発振トランジスタP31の制御端子ゲート端子に接続し、他方の電極を第1容量C2の他方の電極に接続した第2容量C1を更に備える。具体的には、圧電振動子Q1としては、ここでは、水晶振動子を用いる例を示すが、ニオブ酸リチウム、ランガサイト等他の圧電結晶や、チタン酸鉛系セラミックス等の圧電セラミックスを用いても良い。又、第1発振トランジスタP31として、pチャネル型MOSトランジスタpMOSトランジスタを第2発振トランジスタN31として、nチャネル型MOSトランジスタnMOSトランジスタ、駆動トランジスタN33としてnMOSトランジスタを用いる場合について例示するが、これらに限定されるものではない。又、第1振幅制限素子P32は、第1発振トランジスタP31の制御端子ゲート端子に制御端子ゲート端子と第2主電流端子ドレイン端子を接続し、発振アンプA1の出力ノードに第1主電流端子ソース端子を接続したpMOSトランジスタを用い、第2振幅制限素子N32として、第2発振トランジスタN31の制御端子ゲート端子に制御端子ゲート端子と第2主電流端子ドレイン端子を接続し、発振アンプA1の出力ノードに第1主電流端子ソース端子を接続したnMOSトランジスタを用いる場合について例示するが、これらに限定されるものではない。図12では、第1振幅制限素子P32としてのpMOSトランジスタは、第1発振トランジスタP31の制御端子ゲート端子に制御端子ゲート端子と第2主電流端子ドレイン端子を接続した、所謂ダイオード接続であり、第2振幅制限素子N32としてのnMOSトランジスタは、第2発振トランジスタN31の制御端子ゲート端子に制御端子ゲート端子と第2主電流端子ドレイン端子を接続したダイオード接続の構成であり、いずれもダイオードとして機能している。このため、第1振幅制限素子pMOSトランジスタP32の制御端子ゲート端子と第2主電流端子ドレイン端子との接続ノードが、第1振幅制限素子pMOSトランジスタP32の第1端子であり、第1振幅制限素子pMOSトランジスタP32の第1主電流端子ソース端子が、第1振幅制限素子pMOSトランジスタP32の第2端子となる。同様に、第2振幅制限素子nMOSトランジスタN32の制御端子ゲート端子と第2主電流端子ドレイン端子との接続ノードが、第2振幅制限素子nMOSトランジスタN32の第2端子であり、第2振幅制限素子nMOSトランジスタN32の第1主電流端子ソース端子が、第2振幅制限素子nMOSトランジスタN32の第1端子となる。図12に示すように、第6の実施の形態に係る低消費電力回路発振回路は、更に、第2主電流端子ドレイン端子と制御端子ゲート端子を接続し、且つ第2主電流端子を第2発振トランジスタN31の制御端子ゲート端子に接続し、直流バイアス電圧を第2発振トランジスタN31の制御端子ゲート端子に印加する、第2発振トランジスタN31と同一チャネル導電型の駆動トランジスタN33を備える。駆動トランジスタN33として、nMOSトランジスタを用いる場合について例示するが、これに限定されるものではない。更に、図12に示す発振回路は、水晶振動子圧電振動子Q1の両端XIN,XOUTとGND電源第2制御電源間にそれぞれ接続された発振容量C3,発振容量C4と、駆動トランジスタnMOSトランジスタN33に、定電流を印加するバイアス回路IC1,M2とを備える。バイアス回路IC1,M2は、定電流源IC1とカレントミラー回路M2を備える。帰還抵抗回路Z3は、図5aに示したような抵抗素子R22、図5bに示したようなpMOSトランジスタP71とnMOSトランジスタN71からなるMOSトランスミッションゲート回路、図5cに示したようなpMOSトランジスタP72,P73,P74及びnMOSトランジスタN72,N73からなる差動アンプ等で構成すれば良い。本発明の第6の実施の形態に係る低消費電力回路においては、nMOSトランジスタ第2発振トランジスタN31は、ゲート端子にVN1の電圧が直流バイアス電圧として印加されると共に、水晶振動子圧電振動子Q1からの発振振幅が第1容量C2を介して印加される。pMOSトランジスタ第1発振トランジスタP31のゲート端子VP1には、帰還抵抗回路Z3を介して発振アンプの出力XOUTの電圧が帰還されVDD-|VthP|近傍の電圧が発生し直流バイアス電圧として印加されると共に、nMOSトランジスタN1と同様に水晶振動子圧電振動子Q1からの発振振幅が第2容量C1を介して印加される。これにより発振アンプA1は、反転アンプとして動作しXOUTにはVDD-|VthP|近傍の電圧を中心にXINと反転位相の増幅された波形を出力し発振を維持する。ここで、電源投入などの発振起動時にVP1が寄生容量等の影響で、VP1<XOUT-|VthP|17となった場合、pMOSトランジスタ第1振幅制限素子P32がオンしXOUTを降下させると共にVP1を上昇させpMOSトランジスタ第1発振トランジスタP31をオフさせる様に作用する。同様に、XOUTVthN<VN118となった場合、nMOSトランジスタ第2振幅制限素子N32がオンしXOUTを上昇させると共にVN1を降下させnMOSトランジスタ第2発振トランジスタN31をオフさせる様に作用する。よって、発振安定時の電圧であるVP1がVDD-|VthP|近傍の電圧、VN1がGNDVthN近傍の電圧、XOUTがVDD-|VthP|近傍の電圧になる時間がそれぞれ短縮され、発振開始時間を短縮できる。図13には、比較例として、図12のpMOSトランジスタ第1振幅制限素子P32及びnMOSトランジスタ第2振幅制限素子N32を備えない発振回路の電源投入から発振安定までのVDD,XOUT,VP1,VN1の各ノードの動作波形の例を、図14に本発明の第6の実施の形態に係る発振回路の電源投入から発振安定までのVDD,XOUT,VP1,VN1の各ノードの動作波形の例を模式的に示す。図13に示す比較例では、VP1の安定が遅くXOUTがVDD電源第1制御電源まで上昇し発振安定時間が長い。これに対して図14に示す本発明の第6の実施の形態に係る発振回路では、時間軸の左端近傍に示した期間1においてVP1とXOUT間で、XOUT-|VthP|<VP119となり、VP1の上昇とXOUTの下降が早まり安定時間が短いことが分かる。又、本発明の第6の実施の形態に係る低消費電力回路発振回路では、発振安定状態のXOUT振幅がVN1-VthNからVP1|VthP|の範囲に制限される。図15は、|VthP|とVthNが同等でVDD第1制御電源の電圧が比較的高い、例えばpMOSトランジスタ第1発振トランジスタP31,nMOSトランジスタ第2発振トランジスタN31のVthの絶対値の和より高い場合の発振安定状態におけるVP1,VN1,XOUTの各ノードの動作波形と、pMOSトランジスタ第1振幅制限素子P32,nMOSトランジスタ第2振幅制限素子N32の各Ids、|IdsP2|及びIdsN2の各波形を示したものである。図中、VP1が低くXOUTが高いタイミングにおけるXOUT-VP1をΔV1とすると、|VthP|<ΔV1のタイミングでpMOSトランジスタ第1振幅制限素子P32が断続的にONし|IdsP2|を発生する。これにより、VP1はこれ以上下降できずpMOSトランジスタ第1発振トランジスタP31のオン状態が制限される。よって、XOUTの上昇も制限され振幅上限が制限される。図16は、図15と同様に|VthP|とVthNが同等でVDD第1制御電源の電圧が比較的低い、例えばpMOSトランジスタ第1発振トランジスタP31,nMOSトランジスタ第2発振トランジスタN31のVthの絶対値の和より低い場合の各波形を示したものである。図中、VN1が高くXOUTが低いタイミングにおけるVN1-XOUTをΔV2とすると、VthN<ΔV2のタイミングでnMOSトランジスタN32が断続的にONしIdsN2を発生する。これにより、VN1はこれ以上上昇できずnMOSトランジスタ第2発振トランジスタN31のオン状態が制限される。よって、XOUTの下降も制限され振幅下限が制限される。上記では、VDD第1制御電源の電圧が比較的高い場合と比較的低い場合について説明したが、VDD第1制御電源とpMOSトランジスタ第1発振トランジスタP31,nMOSトランジスタ第2発振トランジスタN31のVthの絶対値の和が同等の場合は、上記図15に示した動作と図16に示した動作が同時に生じる状態もありうる。又、|VthP|とVthNの大きさがアンバランスとなる場合は、VDD第1制御電源とpMOSトランジスタ第1発振トランジスタP31,nMOSトランジスタ第2発振トランジスタN31のVthの絶対値の和の関係に関わらず図15に示した動作若しくは図16に示した動作又は図15に示した動作と図16に示した動作が同時に生じる状態が起こりうる。これらの状態では、pMOSトランジスタ第1発振トランジスタP31のオン状態やnMOSトランジスタ第2発振トランジスタN31のオン状態が制限され、且つXOUTの振幅が制限されるが、発振維持特性は確保される。この結果、発振回路の動作消費電流を数10程度削減することが可能となる。時計用などのICではICの全動作消費電流に占める発振回路の動作消費電流の割合が非常に高いため、発振回路の動作消費電流の削減はIC全体の動作消費電流の削減に繋がる。又、pMOSトランジスタ第1振幅制限素子P32及びnMOSトランジスタ第2振幅制限素子N32は、発振回路内で使用される一般的なトランジスタと同等の大きさで作成可能でありチップサイズに影響を及ぼさない。又、pMOSトランジスタ第1振幅制限素子P32及びnMOSトランジスタ第2振幅制限素子N32はそれぞれpMOSトランジスタ第1発振トランジスタP31及びnMOSトランジスタ第2発振トランジスタN31とチャネル長、若しくはチャネル幅を揃えて設計することにより、オンする電圧を揃えることが可能となり容易な設計が行なえる。この様に本発明の第6の実施の形態に係る低消費電力回路発振回路によれば、電池投入後の発振開始時間を短縮でき、テスト時間を短縮させ製造コストを削減でき、又、電池交換時に故障と見間違える等のトラブルを回避できる。更に、発振回路の動作消費電流をチップサイズを増大させることなく削減でき、IC全体の動作消費電流を削減し電池寿命を大幅に延ばし、製品の付加価値を高めることが可能となる。第7の実施の形態本発明の第7の実施の形態に係る低消費電力回路は、図17に示すように、第1振幅制限素子として、図12の低消費電力回路発振回路のpMOSトランジスタP32の代わりにダイオードD1を用い、第2振幅制限素子として、図12のnMOSトランジスタN32の代わりにダイオードD2を用いた発振回路である。即ち、図12に示した低消費電力回路発振回路では、第1振幅制限素子P32としてのpMOSトランジスタは、制御端子ゲート端子と第2主電流端子ドレイン端子とを短絡したダイオード接続であり、第2振幅制限素子N32としてのnMOSトランジスタは、制御端子ゲート端子と第2主電流端子ドレイン端子とを短絡したダイオード接続の構成であり、どちらもダイオードとして機能しているので、これらのダイオード接続に等価なダイオードD1,D2に置換しても、図12に示した低消費電力回路発振回路と同様な動作が可能である。即ち、第7の実施の形態に係る低消費電力回路発振回路は、第1発振トランジスタP31の制御端子ゲート端子VP1に第1端子カソード端子を接続し、接続ノード出力ノードXOUTに第2端子アノード端子を接続した第1振幅制限素子ダイオードD1と、第2発振トランジスタN31の制御端子ゲート端子VN1に第2端子アノード端子を接続し、接続ノード出力ノードXOUTに第1端子カソード端子を接続した第2振幅制限素子ダイオードD2とを備える点を除けば、図12に示した第6の実施の形態に係る低消費電力回路と同様な構成であるので重複した説明を省略する。但し、第7の実施の形態に係る低消費電力回路発振回路では、図12の動作の説明の記載中で、pMOSトランジスタ第1振幅制限素子P32の閾値|VthP|が、ダイオード第1振幅制限素子D1の順方向電圧Vfに置き換わり、図12のnMOSトランジスタ第2振幅制限素子N32の閾値VthNが、ダイオード第2振幅制限素子D2の順方向電圧Vfに置き換わる。第7の実施の形態に係る低消費電力回路発振回路によれば、第6の実施の形態に係る低消費電力回路発振回路と同様に、発振起動時の発振開始時間を短縮でき、テスト時間を短縮させ製造コストを削減できると共に、電池交換時に故障と見間違える等のトラブルを回避できる。更に、発振回路の動作消費電流をチップサイズを増大させることなく削減でき、IC全体の動作消費電流を削減し電池寿命を延ばし、製品の付加価値を高めることが可能となる。第8の実施の形態本発明の第8の実施の形態に係る低消費電力回路は、図18の右側に示す発振回路の第1制御電源に、図18の左側に示すレギュレータ回路バイアス回路REG1の出力VREGを接続し、この出力VREGが第1制御電源の電圧として、発振回路に供給される構成の低消費電力回路である。図18の右に示す発振回路は、図12に示した第6の実施の形態に係る発振回路と、主要部が、ほぼ同様な構成である。図18の左側に示すレギュレータ回路バイアス回路REG1は、pMOSトランジスタ対からなりVDD電源にソース端子を接続したカレントミラー回路M1と、カレントミラー回路M1の出力端に一端を接続した抵抗素子R2と、抵抗素子R2の一端にゲート端子を他端にドレイン端子をGND電源にソース端子を接続したnMOSトランジスタN1と、抵抗素子R2の他端にゲート端子をカレントミラー回路M1の入力端にドレイン端子をGND電源にソース端子を接続したnMOSトランジスタN2と、抵抗素子R2の他端にゲート端子をGND電源にソース端子を接続したnMOSトランジスタN57と、nMOSトランジスタN57のドレイン端子にゲート端子とドレイン端子を接続し出力VREGにソース端子を接続したpMOSトランジスタP58と、VDD電源にソース端子を出力VREGにドレイン端子を接続したpMOSトランジスタP57と、pMOSトランジスタP58のゲート端子とドレイン端子の接続ノード接続点を入力に、抵抗R2の一端を-入力に、出力をpMOSトランジスタP57のゲート端子に接続した差動回路DA1を備える。本発明の第8の実施の形態に係る低消費電力回路は、レギュレータ回路バイアス回路REG1の抵抗素子R2の他端にゲート端子を、GND電源にソース端子を接続したnMOSトランジスタN4を、図12に示した低消費電力回路発振回路の定電流源IC1の替わりに設置し、図18の右側に示す発振回路の駆動トランジスタnMOSトランジスタN33に、定電流を供給している。第8の実施の形態に係る低消費電力回路においては、レギュレータ回路バイアス回路REG1の出力VREGには、nMOSトランジスタN1のVGSとpMOSトランジスタP58のVGSの電位の和の電圧が出力され、|VthP|VthNに依存した出力電圧を得る。通常、時計用などの発振回路では動作電流をより小さく設定するため、実際のVREG電圧第1制御電源の電圧は、|VthP|VthNを下回った電圧が出力される。この状態においては、図19に示すように、図15に示した動作と図16に示した動作の状態が同時に起こり、XOUTが発振維持特性を損なわない最低限の振幅を確保し動作消費電流を増大させない最適な発振振幅にできる。第9の実施の形態本発明の第9の実施の形態に係る低消費電力回路は、図20に示すように、図12に示した発振回路からpMOSトランジスタ第1振幅制限素子P32を削除した回路に対応する発振回路である。他は、図12に示した発振回路と実質的に同様であるので、重複した説明を省略するが、図20に示す低消費電力回路発振回路は、図16に示した効果のみ期待できることとなるが、VDD第1制御電源の電圧が比較的低い状態に限定される場合では、図12に示した発振回路と同様に、発振起動時の発振開始時間を短縮でき、テスト時間を短縮させ製造コストを削減できると共に、電池交換時に故障と見間違える等のトラブルを回避できる。更に、発振回路の動作消費電流をチップサイズを増大させることなく削減でき、IC全体の動作消費電流を削減し電池寿命を延ばし、製品の付加価値を高めることが可能となる。なお、図20では、pMOSトランジスタ第1振幅制限素子P32を削除した場合を例示したが、図12に示した発振回路からnMOSトランジスタ第2振幅制限素子N32のみを削除した回路構成でも、VDD電源の電圧が比較的高い場合には、図12に示した発振回路と同様に、発振起動時の発振開始時間を短縮でき、テスト時間を短縮させ製造コストを削減できると共に、電池交換時に故障と見間違える等のトラブルを回避できる。更に、発振回路の動作消費電流をチップサイズを増大させることなく削減でき、IC全体の動作消費電流を削減し電池寿命を延ばし、製品の付加価値を高めることが可能となる。第10の実施の形態本発明の第10の実施の形態に係る低消費電力回路は、第8の実施の形態に係る低消費電力回路において図18の左側に示したレギュレータ回路バイアス回路REG1を、図21の左側に示すレギュレータ回路バイアス回路REG2に入替え、レギュレータ回路バイアス回路REG2の出力VREGを、第2制御電源として、発振アンプA1を構成する第2発振トランジスタN31の第1主電流端子ソース端子に供給した例である。図21に示す回路構成でも、図18に示した低消費電力回路と同様に、右側の発振回路の発振起動時の発振開始時間を短縮でき、テスト時間を短縮させ製造コストを削減できると共に、電池交換時に故障と見間違える等のトラブルを回避できる。更に、発振回路の動作消費電流をチップサイズを増大させることなく削減でき、IC全体の動作消費電流を削減し電池寿命を延ばし、製品の付加価値を高めることが可能となる等の効果が期待できる。その他の実施の形態上記のように、本発明は第1~第10の実施の形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施の形態及び運用技術が明らかとなろう。例えば、本発明の第4の実施の形態において、第1の実施の形態に係る低消費電力回路と極性を反対にした回路の例を示したが、第1~第10の実施の形態に示した回路構成は、トランジスタのp型とn型を逆にし、且つ第2主電源と第1主電源の電圧関係を逆にしても、或いは第2制御電源と第1制御電源の電圧関係を逆にしても、同様な効果が得られることは、以上の説明から理解できるであろう。この様に、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。"