"メモリデバイスであって、メモリセルのアレイ、および前記アレイに連結し、前記メモリセルの目標状態と関連するソフトデータを決定するために、多数の検出電圧を用いる、メモリセル上の多数の検出動作を実施し、および少なくとも部分的に、前記決定したソフトデータに基づいた前記目標状態を決定するために用いた電圧検出を調整するよう構成された制御回路を含むメモリデバイス。前記決定したソフトデータが、前記目標状態と関連した閾値電圧分布内で、前記メモリセルと関連した多数の閾値電圧の位置を示す、請求項1に記載のメモリデバイス。前記制御回路が、前記メモリセルの前記目標状態と関連するソフトデータを決定するために、第一検出電圧を用いて、メモリセル上で第一致検出動作を実施し、および前記決定したソフトデータ上で実施したエラー訂正動作が結果として失敗とならない場合に、前記目標状態を決定するために使用した検出電圧を、前記第一検出電圧に調整する、よう構成される、請求項1に記載のメモリデバイス。前記制御回路が、前記決定したソフトデータ上で実施した前記エラー訂正動作が結果として失敗となる場合、前記メモリセルの前記目標状態に関連したさらなるソフトデータを決定するために、第二検出電圧を用いて、メモリセル上で第二検出動作を実施し、および前記決定したさらなるソフトデータ上で実施したエラー訂正動作が結果として失敗とならない場合、前記目標状態を決定するために使用した検出電圧を、第二検出電圧に調整する、よう構成される、請求項3に記載のメモリデバイス。前記制御回路が、前記決定したソフトデータを保存するよう構成される、請求項1~4の任意の1項に記載のメモリデバイス。メモリデバイスを動作させるための方法であって、前記メモリセル上で多数の検出動作を実施することによって、多数のメモリセルの目標状態に関連したソフトデータを決定することであって、各検出動作は、異なる検出電圧を用いて実施されること、および少なくとも部分的に前記決定したソフトデータに基づいた、前記目標状態を決定するために使用した検出電圧を調整すること、を含む、方法。前記決定したソフトデータが、メモリセルに関連した多数の閾値電圧が、前記目標状態に相当するかどうかの可能性を示す、請求項6に記載の方法。前記決定したソフトデータが、メモリセルに関連した前記閾値電圧が、前記目標状態に相当するかどうかの、強い、中程度の、および/または弱い可能性を示す、請求項7に記載の方法。前記方法が、前記決定したソフトデータ上でエラー訂正動作を実施すること、および少なくとも部分的に、エラー訂正動作の結果に基づいて、前記目標状態を決定するために使用した検出電圧を調整すること、を含む、請求項6~8の任意の1項に記載の方法。前記方法が、前記調整した検出電圧を用いて、前記メモリセルの状態を決定すること、を含む、請求項6~8の任意の1項に記載の方法。前記方法が、メモリセルの決定した状態と関連するデータ上で実施したエラー訂正動作の失敗の前に、前記検出動作を実施することによって、前記ソフトデータを決定すること、および前記エラー訂正動作の失敗に対する応答において、少なくとも部分的に前記決定したソフトデータに基づく前記目標状態を決定するために使用した前記検出電圧を調整すること、を含む請求項6~8の任意の1項に記載の方法。前記方法が、前記メモリセルの決められた状態と関連するデータ上で実施したエラー訂正動作の失敗に対する応答において、メモリセル上で多数の検出動作を実施することを含む、請求項6~8の任意の1項に記載の方法。メモリデバイスであって、メモリセルのアレイ、および前記アレイに連結し、前記メモリセルの決定された状態と関連するデータ上で実施したエラー訂正動作の失敗に対する応答において、前記メモリセルの目標状態と関連するソフトデータを決定するために、検出電圧を用いる、メモリセル上の検出動作を実施し、前記決定したソフトデータ上でエラー訂正動作を実施し、および前記エラー訂正動作が結果として失敗とならない場合に、前記目標状態を決定するために使用した検出電圧を調整する、よう構成された制御回路を含むメモリデバイス。前記制御回路が、前記エラー訂正動作が結果として失敗となる場合、前記メモリセルの前記目標状態に関連したさらなるソフトデータを決定するために、異なる検出電圧を用いて、メモリセル上でさらなる検出動作を行い、前記決定したさらなるソフトデータ上で、さらなるエラー訂正動作を行い、および前記さらなるエラー訂正動作が結果として失敗とならない場合、前記目標状態を決定するために使用した検出電圧を調整する、よう構成される、請求項13に記載のメモリデバイス。前記異なる検出電圧が、前記検出電圧よりも低い電圧である、請求項14に記載のメモリデバイス。前記メモリデバイスが、フラッシュメモリデバイスである、請求項13~15の任意の1項に記載のメモリデバイス。前記制御回路が、前記決定したソフトデータ上でエラー訂正動作を行うよう構成された、エラー訂正要素を含む、請求項13~15の任意の1項に記載のメモリデバイス。多数のメモリセルの決定した状態に関連したデータ上で実施した、エラー訂正動作の失敗に対する応答において、検出電圧を用いて、前記メモリセル上で検出動作を実施することによって、前記メモリセルの目標状態に関連したソフトデータを決定すること、前記決定したソフトデータ上でエラー訂正動作を実施すること、およびエラー訂正動作が結果として失敗にならない場合に、前記検出動作を実施するために使用した検出電圧に対して、前記目標状態を決定するために使用した検出電圧を調整すること、を含む、メモリデバイスを動作させるための方法。前記方法に、前記検出動作を実施するために使用した検出電圧を用いて、メモリセルの状態を決定することが含まれる、請求項18に記載の方法。前記方法に、エラー訂正動作が結果として失敗となる場合、異なる検出電圧を用いて、メモリセル上でさらなる検出動作を実施することによって、メモリセルの前記目標状態に関連したさらなるソフトデータを決定すること、前記決定したさらなるソフトデータ上で、さらなるエラー訂正動作を実施すること、およびさらなるエラー訂正動作が結果として失敗とならない場合、前記目標状態を決定するために使用した検出電圧を、前記異なる検出電圧に調整すること、を含む請求項18に記載の方法。前記異なる検出電圧が、前記検出電圧よりも高い電圧である、請求項20に記載の方法。メモリデバイスであって、メモリセルのアレイ、および前記アレイに連結し前記メモリセルの決定された状態と関連するデータ上で実施したエラー訂正動作の失敗に対する応答において、前記メモリセルの目標状態と関連するソフトデータを決定するために、多数の検出電圧を用いる、メモリセル上の多数の検出動作を実施し、前記決定したソフトデータ上でエラー訂正動作を実施し、および少なくとも部分的に、前記エラー訂正動作の結果に基づいて、前記目標状態を決定するために使用した検出電圧を調整する、よう構成された制御回路を含むメモリデバイス。前記制御回路に、どの検出動作がそれと関連した最も低い量のエラーを持つかを決定するために、エラー訂正動作を実施するよう構成されたエラー訂正要素が含まれる、請求項22に記載のメモリデバイス。前記制御回路が、それと関連した最も低い量のエラーを持つことが決定された検出動作を実施するために使用した検出電圧に、前記目標状態を決定するために使用した検出電圧を調整するよう構成される、請求項23に記載のメモリデバイス。検出電圧の数が、特定の電圧量によって相隔たる、請求項22~24の任意の1項に記載のメモリデバイス。検出動作の数および検出電圧の数が少なくとも4である、請求項22~24の任意の1項に記載のメモリデバイス。メモリデバイスを動作するための方法であって、多数のメモリセルの決定された状態に関連したデータ上で実施したエラー訂正動作の失敗に対する応答において、前記メモリセル上の多数の検出動作を実施することによって、前記メモリセルの目標状態に関連したソフトデータを決定することであって、各検出動作は、異なる検出電圧を用いて実施されること、前記決定したソフトデータ上で、エラー訂正動作を実施すること、および少なくとも部分的に、エラー訂正動作の結果に基づいた、前記目標状態を決定するために使用した検出電圧を調整すること、を含む、方法。前記方法に、エラー訂正動作を実施することによって、どの検出動作が、関連した最も低い量のエラーを持つかを決定すること、および前記目標状態を決定するために使用した検出電圧を、関連した最も低い量のエラーを持つと決定された検出動作を実施するために使用した検出電圧に対して調整することが含まれる、請求項27に記載の方法。前記異なる検出電圧が、異なる電圧量によって相隔たる、請求項27に記載の方法。前記検出動作の数が、少なくとも8である、請求項27に記載の方法。前記方法に、前記メモリセルの決定した状態に関連したデータ上で実施したエラー訂正動作の失敗に対する応答において、前記メモリセル上で検出動作を実施することによって、前記メモリセルの前記目標状態と関連したソフトデータを自動的に決定すること、が含まれる、請求項27に記載の方法。前記決定されたソフトデータ上で、エラー訂正動作を実施することに、前記決定したソフトデータ上でエラー訂正アルゴリズムを走らせることが含まれる、請求項27~31の任意の1項に記載の方法。本発明には、メモリデバイスおよびシステム中のソフトデータを決定するため、および使用するための方法、デバイスおよびシステムが含まれる。1つ以上の実施形態には、メモリセルのアレイと、そのアレイに連結した制御回路が含まれる。制御回路は、メモリセルの目標状態と関連したソフトデータを決定するため、および少なくとも部分的に、決定したソフトデータに基づく目標状態を決定するために使用した検出電圧を調整するために、多数の検出電圧を使用する、メモリセル上の多数の検出動作を実施するよう構成される。メモリセルに関連したソフトデータは、メモリセルの閾値電圧Vtの局所を示すことが可能で、Vt分布は、本明細書でさらに記述されるように、メモリセルがプログラムされた目標状態を表している。さらに、メモリセルに関連したソフトデータは、メモリセルのVtが、本明細書でさらに記述するように、メモリセルがプログラムされた目標状態に対応するかどうかの可能性を示すことが可能である。反対に、本明細書でさらに記述するように、メモリセルが検出動作によって存在すると決定される状態に対応するデータは、ハードデータとして参照することが可能である。本発明の実施形態を、メモリデバイスおよび/またはシステム中のVt変化、例えばシフトに対して、追跡するおよび/または補填するために使用可能である。Vt変化に対して追跡すること、および/または補填することにより、正確さおよび/または信頼性の増加、例えばエラー率の減少、および/またはメモリデバイスおよび/またはシステム寿命の増加などのような利益を提供可能である。本発明の以下の詳細な記述において、その一部を形成し、本発明の多数の実施形態をどのように実施しうるかが図解の方法によって示されている、付随する図が参照される。これらの実施形態は、当業者が本発明の実施形態を実施できるのに十分詳細に記述されており、他の実施形態を使用してよいこと、および工程、電気的および/または構造的変化を、本発明の範囲から逸脱することなしに実施してよいことが理解されるべきである。本明細書で使用するところの、多数のあるものは、1つ以上のそのものを意味することができる。例えば、多数のメモリデバイスは、1つ以上のメモリデバイスを意味することができる。さらに、とりわけ図中の参照数字に関して、本明細書で使用するところの指示子NおよびMは、そのように指定された数の特定の特徴が、本発明の多数の実施形態に含まれうることを示す。本明細書の図は、第一の一つのデジットまたは複数のデジットが図番に相当し、残りのデジットが、図中の要素または成分を同定する、ナンバリング慣習に従う。異なる図間の同様の要素または成分は、同様のデジットの利用によって同定されてよい。例えば、100は図1中要素00を参照してよく、同様の要素は、図5中500として参照されうる。理解されるように、本明細書の種々の実施形態中で示された要素を、多数の本開示のさらなる実施形態を提供するように、追加、交換および/または削除可能である。さらに、理解されるように、図中で提供された要素の割合および相対スケールは、本発明の実施形態を図解する目的であり、制限の意味に取られるべきでない。図1は、本発明の1つ以上の実施形態にしたがった、不揮発性メモリアレイ100の一部の略図である。図1の実施形態は、NAND構造不揮発性メモリアレイを図解している。しかしながら、本明細書で記述した実施形態は、本実施例に制限されない。図1で示したように、メモリアレイ100には、アクセスライン、例えばワードライン105-1、..、105-Nと、交差データライン、例えばローカルビットライン107-1、107-2、107-3、..、107-Mが含まれる。デジタル環境におけるアドレス化の簡便化のために、ワードライン105-1、..、105-Nの数と、ローカルビットライン107-1、107-2、107-3、..、107-Mの数は、2の累乗、例えば4,096ビットライン×256ワードラインでありうる。メモリアレイ100には、NANDストリング109-1、109-2、109-3、..、109-Mが含まれる。各NANDストリングには、それぞれのワードライン105-1、..105-Nにそれぞれ通信可能に連結する、不揮発性メモリセル111-1、..111-Nが含まれる。各NANDストリングおよびその構成要素メモリセルはまた、ローカルビットライン107-1、107-2、107-3、..、107-Mと関連する。各NANDストリング109-1、109-2、109-3、..109-Mの不揮発性メモリセル111-1、..、111-Nは、ソース選択ゲートSGS、例えば電界効果トランジスタFET113と、ドレイン選択ゲートSGD、例えばFET119間で、直列にソースをドレインに連結する。各ソース選択ゲート113は、それぞれのNANDストリングを、ソース選択ライン117上のシグナルに応答する共通のソース123に選択的に連結するように構成され、一方で各ドレイン選択ゲート119は、それぞれのNANDストリングを、ドレイン選択ライン115上のシグナルに応答するそれぞれのビットラインに選択的に連結するように構成される。図1にて図解した実施形態にて示すように、ソース選択ゲート113のソースは、共通ソースライン123に連結する。ソース選択ゲート113のドレインは、相当するNANDストリング109-1のメモリセル111-1のソースに連結する。ドレイン選択ゲート119のドレインは、ドレインコンタクト121-1にて、相当するNANDストリング109-1のビットライン107-1に連結する。ドレイン選択ゲート119のソースは、相当するNANDストリング109-1の最後のメモリセル111-N、例えばフローティングゲートトランジスタのドレインに連結する。1つ以上の実施形態において、不揮発性メモリセル111-1、..111-Nの構造には、ソース、ドレイン、フローティングゲート、または他の電荷保存ノード、および制御ゲートが含まれる。不揮発性メモリセル111-1、..111-Nは、それぞれワードライン105-1、..105-Nに連結したそれらの制御ゲートを持つ。不揮発性メモリセル111-1、..111-Nのカラムは、NANDストリング109-1、109-2、109-3、..109-Mを作り上げ、それぞれ与えられたローカルビットライン107-1、107-2、107-3、..107-Mに連結する。不揮発性メモリセルのロウは、与えられたワードライン105-1、..、105-Nに共通に結合したメモリセルである。語句カラムおよびロウは、不揮発性メモリセルの、特定の直線方向、例えば垂直および/または水平方向を暗示することを意味しない。NORアレイ構造は、メモリセルのストリングが、選択ゲート間で平行して連結することを除いて、同様に配置される。当業者が理解するように、選択されたワードライン、例えば105-1、..105-Nに連結したセルのサブセットを一群として一緒に、プログラム、および/または検出、例えば読み取ることが可能である。プログラミング動作、例えば書き込み動作には、目標、例えば望むプログラム状態に相当する所望のプログラム電圧レベルまで、選択されたアクセスラインに連結した選択されたセルの閾値電圧Vtを増加させるために、多数のプログラムパルス、例えば16V~20Vを、選択されたワードラインに印加することが含まれてよい。読み取りまたはプログラム確証動作のような、検出動作には、選択されたセルの状態を決定するために、選択されたセルに連結したビットラインの電圧および/または電流変化を検出することが含まれうる。検出動作は、選択されたメモリセルと関連したソースライン、例えばソースライン123に提供された電圧、例えばバイアス電圧を超える、選択されたメモリセルと関連した、ビットライン、例えばビットライン107-1に、電圧、例えばバイアスを提供することを含みうる。検出動作にはあるいは、選択されたセルが導通し始めるとき、ビットライン107-1のプリチャージと、それに続くディスチャージと、ディスチャージの検出とが含まれうる。選択されたセルの状態を検出することには、多数の検出電圧、例えば読み取り電圧を、選択されたワードラインに提供すること、一方で、多数の電圧、例えば読み取りパス電圧を、非選択セルの閾値電圧から独立した導電状態に、非選択セルをもたらすのに十分な、ストリングの非選択セルに結合したワードラインに提供することが含まれうる。読み取られ、および/または確証されている選択されたセルに相当するビットラインを、選択されたワードラインに印加された特定の検出電圧に対する応答において、選択されたセルが導電するか、しないかを決定するために検出可能である。例えば、選択されたセルの状態を、ビットライン電流が、特定の状態と関連した特定の参照電流に達するワードライン電圧によって決定可能である。当業者が理解するように、NANDストリング中の選択されたメモリセル上で実施した検出動作において、ストリングの非選択メモリセルは、導電状態であるように、バイアスをかけられる。そのような検出動作において、選択されたセルの状態は、ストリングに相当するビットライン上で検出された電流および/または電圧に基づいて決定可能である。例えば、選択されたセルの状態は、ビットライン電流が、特定の量で変化するかどうか、または与えられた時間間隔にて、特定のレベルに達するかどうかに基づいて決定可能である。選択されたセルが導電状態である場合、電流が、ストリングの1つの末端でのソースラインコンタクトと、ストリングの他の末端でのビットラインコンタクトとの間で流れる。そのように、選択されたセルを検出することに関連した電流は、ストリング、セルスタックと選択トランジスタとの間の拡散領域中のそれぞれの他のセルを通して運ばれる。図2は、本発明の1つ以上の実施形態にしたがって、多数の閾値電圧分布と検出電圧の図201を図解している。図2で示した例は、例えば、図1に関して先に記述したメモリセル111-1、..、111-Nを提示可能である。図2にて示した例は、2ビット、例えば4つの状態のメモリセルを表している。しかしながら、本発明の実施形態は、当業者によって理解されるように、2ビットメモリセルの本実施例に限定はされない。図2で示したように、閾値電圧Vt分布225-0、225-1、225-2および225-3は、メモリセルをプログラム可能な、4つの状態、例えばそれぞれL0、L1、L2およびL3を表している。図2で図解した実施例において、Vt分布225-3は、最も大きな大きさを持つVtを含む範囲であるので、セルをプログラム可能な、最大Vt、例えばVtmaxとして参照可能である。動作において、選択されたブロック内のメモリセルは、プログラムされる前に、Vt分布225-0内のVtレベルを持つように、一緒に削除可能である。そのように、分布225-0は、削除状態として呼ぶことが可能であり、特定の保存データ状態目標状態L0、例えばバイナリ11のような保存データを表すことができる。目標状態L1は、データ01に相当可能であり、目標状態L2はデータ00に相当可能であり、目標状態L3はデータ10に相当可能である。Vt分布225-0、225-1、225-2および225-3は、Vt分布曲線の高さが、平均で、Vt分布内の特定の電圧に対してプログラムされた多数のセルを示す、相当する目標状態に対してプログラムされる多数のメモリセルを表すことができる。Vt分布曲線の幅227は、特定の目標状態を表す電圧の範囲を示し、例えばL2に対するVt分布曲線225-2の幅は、データ00に相当する電圧の範囲を表す。多数の検出電圧を図2で図解している。そのような検出電圧は、数ある中で、プログラム確証電圧および/または読み取り電圧を含みうる。例えば、プログラム確証電圧PV1、PV2およびPV3、ならびに読み取り電圧R1、R2およびR3を図解している。プログラム確証動作を、さらなるプログラミングパルス、例えばセルのオーバープログラミングを受領することからメモリセルを防止することを助けるために、メモリセルが、所望のVt範囲内でプログラムされたかどうかを決定することを助けるために、1つ以上のプログラミングパルス後に実施可能である。例えば、L1目標状態に対してプログラムされるべきメモリセルは、電圧PV1で確証されたプログラムでありうる。同様に、プログラム確証電圧PV2を、L2に対してプログラムされるべきセルとともに使用可能であり、PV3はL3に対してプログラムされるべきセルとともに使用可能である。図2で図解した実施例において、電圧レベルR1、R2およびR3は、検出動作の間、状態L0、L1、L2およびL3間を区別するために使用可能である、検出電圧、例えば読み取り電圧を表す。NANDストリング中の選択されたメモリセル上で実施した検出動作において、ストリングの非選択メモリセルを、導通状態であるように、通過電圧Vpass229でバイアス可能である。図2にて図解したように、Vpass229は、Vtmaxよりも大きな大きさを持ちうる。ストリング内のすべてのセルが導通状態である場合、ストリングの1つの末端でのソースラインコンタクトと、ストリングの他の末端でのドレインラインコンタクトとの間で電流が流れうる。そのように、選択されたセルが、例えば選択されたワードラインを介してセルの制御ゲートに印加された特定の読み取り電圧に対する応答において、選択されたセルが導通を開始した時に、特定のストリングに相当するビットライン上で検出された電流および/または電圧に基づいて、選択されたセルの状態を決定可能である。例えば、選択されたセル中に保存されたデータの論理値を、ビットライン電流が、特定の量まで変化する、または与えられた時間間隔内で、特定のレベルに達するかどうかに基づいて決定可能である。当業者によって理解されるように、他の型の検出動作も可能である。メモリセルのVtは、多数の機構のために、徐々に変化、例えばシフト可能である。例えば、メモリセルの電荷保存ノード、例えばフローティングゲートが、徐々に電荷を欠損しうる。すなわち、電荷は、電荷保存ノードから漏出しうる。そのような電荷欠損は、セルのVtの変化、例えば減少を引き起こしうる。さらに、メモリセルが、徐々に、プログラミングおよび/または検出動作を受けるので、プログラム阻害および/または読み取り阻害機構が、セルのVtの変化、例えば増加を引き起こしうる。当業者が理解するように、他の機構がまた、徐々にメモリセルのVtの変化を引き起こすことができる。いくつかの例において、そのようなVtの変化は、メモリセルの状態を変更可能である。例えば、メモリセルが、目標状態L2、例えばデータ00に対してプログラムされた場合、電荷欠損が、メモリセルのVtを、R2未満のレベルまで、またはおそらく状態L1、例えばデータ01に相当するVt225-1内のレベルまでの減少を引き起こしうる。したがって、そのようなVt変化は結果として、図2で図解した検出電圧、例えば読み取り電圧R1、R2およびR3、および/またはプログラム確証電圧PV1、PV2およびPV3を用いたメモリセル上で実施した検出動作の間に検出されている誤データとなりうる。例えば、図2にて図解した検出電圧を用いた検出動作を実施することによって、結果として、メモリセルが、セルをプログラムした目標状態以外の状態を表すという決定となってよい。例えば、目標状態L2に対してプログラムされ、電荷欠損を受けたメモリセル上で実施した検出動作が、読み取り電圧R2が検出動作にて使用される場合に、セルが状態L1を表すことを決定してよい。すなわち、読み取り電圧R2を用いることで、結果として、保存データ01として誤検出されている保存データ00に対してプログラムされたセルとなってよい。そのように、Vt変化が発生する前に実施した検出動作の間に使用した検出電圧、例えば、図2にて図解した読み取りおよび/またはプログラム確証電圧は、Vt変化、例えば電荷欠損を受けたメモリセルの正確な、および/または信頼性のある検出をもはや提供しない可能性がある。しかしながら、例えば図2で図解したようなもの以外の検出電圧へ、検出電圧を調整すること、例えば変更することが、そのようなVt変化を追跡および/または補填してよく、それによって、本明細書でさらに記述するように、Vt変化を受けたメモリセルの正確な、および/または信頼性のある検出が提供される。図3は、本発明の1つ以上の実施形態にしたがって、閾値電圧Vt分布325-1および325-2、および検出電圧S0、S1、S2、S3およびS4の図301を図解している。図3で示した実施例は、例えば電荷欠損、プログラム阻害および/または読み取り阻害のような機構による、Vt変化、例えばシフトを受けたメモリセルを表すことが可能である。Vt分布325-1および325-2は、Vt分布225-1および225-2によって表されたメモリセルが、Vt変化を受けた後に、図2に関連して先に記述した、それぞれVt分布225-1および225-2に対して相当可能である。さらに、単純化のために図3で示していないけれども、図301は、Vt分布225-0および/または225-3によって表されたメモリセルが、Vt変化を受けた後、図2に関連して先に記述されたVt分布225-0および/または225-3に相当するさらなるVt分布をも含みうる。図3で示すように、Vt分布325-1と325-2は、例えばそこで表されたメモリセルのVtシフトのために、図2で示したVt分布225-1および225-2に関連してシフトした。例えば、図3で示したように、Vt分布325-1と325-2の部分が重なる。したがって、Vt変化が起こる前に使用した検出電圧、例えば図2で図解した検出電圧は、本明細書で先に記述したような、メモリセルの正確な、および/または信頼性のある検出をもはや提供しない可能性がある。例えば、目標状態L2に対してプログラムされたメモリセルは、状態L1であると検出されてよい。しかしながら、異なる検出電圧に対して、例えば図2で図解したようなもの以外の検出電圧に対して検出電圧を調整することが、Vt変化を追跡し、および/または補填するために使用可能であり、それによってメモリセルの正確な、および/または信頼性のある検出が提供される。例えば、図3にて図解された実施形態において、1つ以上の検出電圧を、検出電圧S2に対して調整することによって、メモリセルの正確な、および/または信頼性のある検出が提供されてよい。すなわち、検出電圧S2を用いる検出動作が、図2にて図解した検出電圧を用いる検出動作よりも、少ない誤データを検出してよい。例えば、検出電圧S2は、最も少ない量の誤データを検出する検出電圧であってよい。メモリセルの正確な、および/または信頼性のある検出を提供する検出電圧、例えば最も少ない量の誤データを検出する検出電圧を、少なくとも部分的に、メモリセルに関連したソフトデータに基づいて決定可能である。すなわち、検出電圧の調整は、さらに本明細書で記述するように、メモリセルに関連したソフトデータに基づいてよい。図3で示したように、Vt分布325-1および325-2によって表されるメモリセルは、それと関連したハードおよびソフト両方のデータを持つ。ハードデータは、検出動作によって、メモリセルが存在すると決定される状態に相当するデータである。例えば、図3で図解した実施形態において、ハードデータ01は、状態L1であると決定されたメモリセルと関連し、ハードデータ00は、状態L2であると決定されたメモリセルと関連する。ハードデータは、メモリセルがプログラムされた目標状態に相当してよい。メモリセルと関連したソフトデータは、メモリセルがプログラムされた目標状態を表しているVt分布内のメモリセルのVtの局在を示すことが可能である。例えば、図3で図解した実施形態において、ソフトデータ111は、メモリセルのVtが、メモリセルがプログラムされた目標状態を表しているVt分布内の検出電圧S0よりも大きな電圧で局在することを示す。すなわち、メモリセルが、目標状態L1に対してプログラムされた場合、ソフトデータ111は、メモリセルのVtが、Vt分布325-1の縁に向かって局在し、メモリセルが、目標状態L2に対してプログラムされた場合、ソフトデータ111は、メモリセルのVtが、Vt分布325-2の中間に向かって局在することを示す。さらに、ソフトデータ010は、メモリセルのVtが、検出電圧S4より小さな電圧で、例えば、メモリセルが目標状態L1に対してプログラムされた場合、Vt分布325-1の中間に向かって、メモリセルが目標状態L2に対してプログラムされた場合、Vt分布325-2の縁に向かって、局在することを示す。さらにソフトデータ110は、メモリセルのVtが、検出電圧S0とS1の間で局在することを示し、ソフトデータ101は、メモリセルのVtが、検出電圧S1とS2との間に局在することを示し、ソフトデータ100は、メモリセルのVtが検出電圧S2とS3との間に局在することを示し、ソフトデータ011は、メモリセルのVtが検出電圧S3とS4の間に局在することを示す。メモリセルに関連するソフトデータはまた、メモリセルのVtが、メモリセルがプログラムされた目標状態に相当するかどうかの可能性を示すことが可能である。例えば、図3にて図解した実施形態において、ソフトデータ111は、メモリセルのVtが、目標状態L2に相当する強い可能性を示し、ソフトデータ110は、メモリセルのVtが、目標状態L2に相当する中間の可能性、例えば強い可能性より小さな可能性、を示し、ソフトデータ101は、メモリセルVtが、目標状態L2に相当する弱い可能性、例えば中間の可能性よりも小さな可能性を示す。さらに、ソフトデータ010は、メモリセルのVtが、目標状態L1に相当する強い可能性を示し、ソフトデータ011が、メモリセルのVtが目標状態L1に相当する中間の可能性を示し、ソフトデータ100が、メモリセルのVtが目標状態L1に相当する弱い可能性を示す。したがって、特定のハードデータに関連したメモリセルのすべてが、それと関連した同一のソフトデータを持たなくてもよい。例えば、ハードデータ01と関連した第一メモリセルは、それと関連したソフトデータ010を持ってよく、一方で、ハードデータ01と関連した第二メモリセルは、それと関連したソフトデータ011を持ってよい。さらに、特定のソフトデータに関連したメモリセルのすべてが、それに関連した同一のハードデータを持たなくてよい。例えば、ソフトデータ110に関連した第一メモリセルが、それに関連したハードデータ01を持ってよく、一方で、ソフトデータ110と関連した第二メモリが、それに関連したハードデータ00を持ってよい。本発明の実施形態は、図3で示した検出電圧および/またはソフトデータ領域に制限されない。例えば、より多くの量の検出電圧および/またはより多くの量のソフトデータ領域を、Vt分布内のより多くの正確なVt局所、および/または目標状態にVtが相当するかどうかのより正確な可能性を示すために使用可能である。しかしながら、単純化のために、5つの検出電圧と、6つのソフトデータの領域が図3で図解されている。さらに、検出電圧が、特定の、例えば同一の電圧量によって相隔てられて図3で示されているけれども、本発明の実施様態は制限されず、例えば検出電圧は、異なる電圧量で相隔てられてよい。図4は、本発明の1つ以上の実施形態にしたがった、メモリデバイスを動作させるための方法400を図解しているフローチャートである。メモリデバイスは、例えば、図5に関連して記述されたメモリデバイス502であってよい。さらに、メモリデバイスには、図1と関連して先に記述したメモリアレイ100のような、1つ以上のメモリアレイが含まれてよい。ステップ432にて、検出、例えば読み取り動作を、多数のメモリセルに関連したハードデータを、検出する、例えば読み取るために、検出、例えば読み取り電圧を使用して実施する。読み取り電圧は、例えば、図2に関連して先に記述した読み取り電圧R2でありうる。メモリセルは、例えば、図1に関連して先に記述した、メモリセル111-1、..、111-Nでありうる。ハードデータは、例えば、図3に関連して先に記述したハードデータと類似したハードデータであってよい。ステップ434にて、ハードデータが修正可能であるかどうかの決定がなされる。ハードデータが修正可能であるかどうか決定することには、例えば、ハードデータ上でエラー訂正動作を実施することが含まれる。エラー訂正動作が失敗した場合、ハードデータは訂正可能ではなくてもよい。ハードデータが訂正可能ではない場合、メモリセルは、本明細書で先に記述したように、閾値電圧Vt変化、例えばシフトを受けうる。しかしながら、ハードデータを読み込むために使用した読み込み電圧の、異なる電圧への調整、例えば変化は、本明細書で先に記述したように、Vt変化を追跡し、および/または補填可能である。この異なる電圧、例えばハードデータを読み取るために使用した読み取り電圧が調整されるべき電圧を、ソフトデータを用いて決定可能である。例えば、ハードデータが訂正可能ではない場合、1つ以上のさらなる読み取り動作を、1つ以上のさらなる読み取り電圧を用いて実施し、ステップ436にて、メモリセルと関連したソフトデータを読み取る。さらなる読み取り電圧は、例えば、図3に関連して先に記述した、検出、例えば読み取り電圧S0、S1、S2、S3および/またはS4であってよく、ソフトデータは、例えば図3に関連して先に記述したソフトデータに類似のソフトデータでありうる。ハードデータを読み取るために使用した読み取り電圧が調整されるべきである電圧を決定するために、ステップ438にてソフトデータを使用する。読み取り電圧が調整されるべきである電圧を決定するために、ソフトデータを用いる例を、図5に関連してさらに記述する。先のアプローチは、ハードデータを読み取るために使用した読み取り電圧が調整されるべき電圧を決定するために、ソフトデータを使用しなくてよい。すなわち、先のアプローチは、Vt変化を追跡し、および/または補填するために、ソフトデータを使用しなくてもよい。例えば、先のアプローチにおいて、ハードデータが訂正可能ではないと決定される場合、第二読み取り動作を、ハードデータを読み取るために、第二読み取り電圧を用いて実施してよい。第二読み取り電圧を用いるハードデータ読み取りが、訂正可能であると決定される場合、読み取り電圧が、第二読み取り電圧に調整されてもよい。第二読み取り電圧を用いるハードデータ読み取りが、訂正可能でないと決定される場合、第三読み取り動作を、ハードデータを読み取るために、第三読み取り電圧を用いて実施してよく、工程が、結果として読み取られている訂正できないハードデータとならない読み取り電圧が見つかるまで繰り返されてよく、読み取り電圧が、この電圧に調整される。しかしながら、本明細書で先に記述したように、ソフトデータが、Vt分布内のVtの局在、および/またはVtが目標状態に相当するかどうかの可能性を示すことが可能であるので、ソフトデータを使用して、ソフトデータを使用しない先のアプローチよりも、より正確に、信頼でき、および/または精密に、Vt変化を追跡し、および/または補填することが可能である。例えば、読み取り動作の間、より多くのビットのハードデータ読み取りが、ハードデータが先のアプローチを使用して調整された、調整読み取り電圧を用いて読み取られる場合よりも、ソフトデータに基づいて調整された調整読み取り電圧を用いてハードデータが読み取られる場合に、訂正可能でありうる。さらに、ソフトデータに基づいて調整された調整読み取り電圧を用いたハードデータ読み取りは、先のアプローチを用いて調整した調整読み取り電圧を用いたハードデータ読み取りよりも、より長い時間、例えばより多くの数のプログラムおよび消去サイクルの間、訂正可能であってよい。すなわち、より長い時間、例えばより多くの数のプログラムおよび消去サイクルが、調整読み取り電圧が、先のアプローチを用いて調整された場合よりも、ソフトデータに基づいて、調整読み取り電圧が調整された場合に、さらなるVtシフトによって、調整電圧が、再び調整される必要があるまで経過してよい。図5は、本発明の1つ以上にしたがった、メモリデバイス502のブロック図を図解している。図5で示したように、メモリデバイス502は、メモリアレイ500を含む。メモリアレイ500は例えば、図1に関連して先に記述したメモリアレイ100でありうる。1つのメモリアレイを図5で示しているけれども、本発明の実施形態は、そのように限定はされず、例えばメモリデバイス502は1つ以上のメモリアレイを含んでよい。メモリデバイス502はまた、図5で示したように、メモリアレイ500に連結した制御回路540も含む。制御回路540は、エラー訂正要素542を含む。エラー訂正要素542は、例えばエラー訂正コードデコーダーであってよい。しかしながら、実施形態は、特定の型のエラー訂正要素に限定されない。制御回路540は、メモリセルの目標状態を決定するために使用した検出電圧、例えば読み取り電圧を調整することによって、メモリアレイ500中のメモリセル内の閾値電圧Vt変化、例えばシフトを追跡し、および/または補填するよう構成されうる。検出電圧の調整は、少なくとも部分的に、目標状態と関連したソフトデータに基づくことが可能である。すなわち、目標状態と関連したソフトデータを、検出電圧が調整されるべきである電圧を決定するために使用可能である。例えば、制御回路540は、メモリセルの目標状態に関連したソフトデータを決定するために、多数の検出電圧を用いて、メモリアレイ500中のメモリセル上で多数の検出動作を実施するよう構成可能である。各検出動作は、異なる検出電圧を用いて実施可能である。制御回路540は、少なくとも部分的に、決定されたソフトデータに基づいた目標状態を決定するために使用した検出電圧を調整するよう構成可能である。ソフトデータを決定するために使用した検出電圧の数は、例えば、図3に関連して先に記述した検出電圧S0、S1、S2、S3および/またはS4でありうる。ソフトデータは、例えば、図3と関連して先に記述したソフトデータでありうる。目標状態は、例えば、図2および3に関連して先に記述した、目標状態L1または目標状態L2でありうる。調整されるべき検出電圧は例えば、図2と関連してすでに記述した、読み取り電圧R2でありうる。しかしながら、実施形態は、特定の検出電圧、ソフトデータ、または目標状態に限定されない。制御回路540は、調整した検出電圧を用いて、メモリアレイ500中のメモリセルの状態を決定するよう構成可能である。例えば、制御回路540は、メモリセルの状態を検出するために、調整した検出電圧を用いた、メモリアレイ500中のメモリセル上で検出動作を実施するよう構成可能である。制御回路540は、決定したソフトデータを保存するよう構成可能である。例えば、制御回路540には、例えば決定したソフトデータを保存するメモリ、例えばDRAMまたはSDRAM図5では示していないが含まれうる。メモリはソフトデータをもっぱら保存するために使用可能であり、またはメモリは、ソフトデータとともに、さらなるデータを保存可能である。メモリには、例えば決定したソフトデータを保存するために、少なくとも4ページのメモリセルが含まれうる。さらに、ソフトデータを保存するために使用したメモリの量は、ソフトデータを決定するために実施した検出動作の回数に依存してよい。例えば、決定したソフトデータを保存するために使用したビットの数は、によって得られ、式中Xはソフトデータを決定するために実施した検出動作の数である。それに続き、例えばさらに、目標状態を決定するために使用した検出電圧の調整は、少なくとも部分的に保存されたソフトデータに基づいて調整可能である。すなわち、目標状態を決定するために使用した検出電圧は、少なくとも部分的に、制御回路540中に保存される先に決定されたソフトデータに基づいて調整可能である。制御回路540は、メモリアレイ500内のメモリセルの決定された、例えば検出された状態と関連したデータ上で、エラー訂正要素542によって実施したエラー訂正動作の失敗に対する応答において、ソフトデータを決定するために、例えば自動的に、検出動作の数を実施するよう構成可能である。エラー訂正動作の失敗は、例えば、本明細書で先に記述したように、メモリアレイ500中のメモリセルのVtシフトによって引き起こされうる。制御回路540はまた、そのようなエラー訂正動作の失敗の前に、ソフトデータを決定するために、検出動作の数を実施するよう構成可能でもある。エラー訂正動作失敗の前に実施した検出動作によって決定したソフトデータを、本明細書で先に記述したように、制御回路540によって保存可能である。続くエラー訂正動作失敗に対する応答において、制御回路540を、少なくとも部分的に、保存ソフトデータに基づいて目標状態を決定するために使用した検出電圧を調整するよう構成可能である。すなわち、目標状態を決定するために使用した検出電圧を、エラー訂正動作の前に決定し、制御回路540内に保存したソフトデータに少なくとも部分的に基づいて調整可能である。ソフトデータを決定するために使用した検出電圧の数を、特定の、例えば同一の電圧量によって相隔てることが可能である。あるいは、ソフトデータを決定するために使用した検出電圧の数を、異なる電圧量によって相隔てることが可能である。検出電圧間の電圧間隔が、決定したソフトデータの正確さに影響を与えうる。例えば、検出電圧間の電圧間隔が少なければ少ないほど、決定したソフトデータの正確さが大きくなる。ソフトデータを決定するために実施した検出動作の数、および/またはソフトデータを決定するために使用した検出電圧の数は、例えば少なくとも4である。そのような実施形態において、ソフトデータ、例えばソフトデータの各領域には、少なくとも2ビットのデータが含まれうる。さらに、ソフトデータを決定するために実施した検出動作の数、および/またはソフトデータを決定するために使用した検出電圧の数は、例えば少なくとも8でありうる。そのような実施形態において、ソフトデータ、例えばソフトデータの各領域は、少なくとも3ビットのデータを含みうる。しかしながら、本発明の実施形態は、特定の数の検出動作または検出電圧に制限されない。1つ以上の実施形態において、エラー訂正要素542は、検出動作の数によって決定されたソフトデータ上で、エラー訂正動作を実施するよう構成可能である。例えば、エラー訂正要素542は、ソフトデータ上で、低密度パリティチェックLDPC、トレリスコード化変調TCM、またはソフトリードソロモンRSアルゴリズムのようなエラー訂正アルゴリズムを走らせるよう構成可能である。しかしながら、実施形態は、特定の型のエラー訂正アルゴリズムに制限されない。制御回路540は、少なくとも部分的に、ソフトデータ上で実施したエラー訂正動作の結果に基づいた、メモリアレイ500内のメモリセルの目標状態を決定するために使用可能な検出電圧を調整するよう構成可能である。すなわち、制御回路540は、検出電圧が調整されるべきである電圧を決定するために、ソフトデータを使用するよう構成可能である。例えば、エラー訂正動作は、どの検出動作がそれに関連した最も低い量のエラーを持つか決定することが可能であり、制御回路540は、それに関連した最も低い量のエラーを持つと決定された検出動作を実施するために使用した検出電圧に、メモリセルの目標状態を決定するために使用した検出電圧を調整可能である。1つ以上の実施形態において、制御回路540は、メモリセルの目標状態に関連したソフトデータを決定するために、第一検出電圧を用いて、メモリアレイ500内のメモリセル上で、第一検出動作を実施するよう構成可能である。エラー訂正要素542は、決定したソフトデータ上で、エラー訂正動作を実施可能である。エラー訂正動作が結果として失敗とならない場合、制御回路540が、第一検出電圧へ、目標状態を決定するために使用した検出電圧を調整するよう構成可能である。エラー訂正動作が結果として失敗になる場合、制御回路540を、メモリセルの目標状態と関連したさらなるソフトデータを決定するために、第二検出電圧、例えば第一検出電圧とは異なる検出電圧を用いて、メモリセル上で第二検出動作を実施するよう構成可能である。エラー訂正要素542は、決定したさらなるソフトデータ上で、さらなるエラー訂正動作を実施可能である。さらなるエラー訂正動作が結果として失敗にならない場合、制御回路540を、目標状態を決定するために使用した検出電圧を、第二検出電圧に調整するよう構成可能である。さらなるエラー訂正動作が結果として失敗となる場合、制御回路540を、エラー訂正動作が結果として失敗とならないようになるまで、さらなる検出電圧を用いて本工程を繰り返すように構成可能であり、目標状態を決定するために使用した検出電圧をそれに基づいて調整する。第二検出電圧は、第一検出電圧より低い電圧でありうる。第二検出電圧として、より低い電圧を用いることで、例えば電荷欠損による、メモリアレイ500内のメモリセル内のVt変化を追跡し、および/または補填可能である。あるいは、第二検出電圧は、第一検出電圧より高い電圧でありうる。第二検出電圧としてより高い電圧を用いることで、読み取り阻害および/またはプログラム阻害機構による、メモリセル内のVt変化を追跡し、および/または補填可能である。図5で図解した実施形態には、本発明の開示物を不明確にしないように図解されない、さらなる回路が含まれてよい。例えば、メモリデバイス502には、I/O回路を通したI/Oコネクタ上で提供されるアドレスシグナルをラッチするためのアドレス回路が含まれうる。アドレスシグナルは、メモリアレイ500にアクセスするために、ロウデコーダーとカラムデコーダーによって受領およびデコードされうる。アドレス入力コネクタの数が、メモリデバイス502および/またはメモリアレイ500の密度および構造に依存可能であることが、当業者によって理解される。結論本開示物には、メモリデバイスおよびシステム内のソフトデータの決定および利用のための、方法、デバイスおよびシステムが含まれる。1つ以上の実施形態は、メモリセルのアレイと、アレイに連結した制御回路を含む。制御回路が、メモリセルの目標状態と関連したソフトデータを決定するために、多数の検出電圧を用いて、メモリセル上で多数の検出動作を実施するよう、および決定したソフトデータに、少なくとも部分的に基づく目標状態を決定するために使用した検出電圧を調整するよう構成される。特定の実施形態が本明細書で図解および記述されるが、当業者は、同一の結果を達成するために計算された配設を、示された特定の実施形態に対して置換可能であることを理解するであろう。本開示物は、本発明の多数の実施形態の適合または変更をカバーする意図がある。上記記述は、例示様式で作成されており、限定様式ではないことが理解されるべきである。上記実施形態の組み合わせ、特に本明細書で記述されていない他の実施形態が、上記記述を確認した際に、当業者に理解される。本発明の多数の実施形態の範囲には、上記構造および方法を使用する他の適用が含まれる。したがって、本発明の多数の実施形態の範囲は、付随する請求項が表題をつけられる均等物の完全な範囲に沿って、そのような請求項を参照して決定されるべきである。前述の発明を実施するための形態において、いくつかの特徴が、本開示を簡素化する目的のために、単一の実施形態内で一緒にグループ化される。開示物の本方法は、本開示物の開示された実施形態が、各請求項ではっきりと引用されるものよりも、より特徴を使用すべきであることの意図を反映していると解釈されるべきでない。むしろ、以下の請求項が反映するので、本発明主題は、単一の開示された実施形態のすべての特徴たらずで横たわる。したがって、以下の請求項は、各請求項が、別の実施形態としてそれ自身上に立脚して、発明を実施するための形態内にここで組み込まれている。"