書き込み及び読み出し可能なメモリセルを複数備えたメモリアレイが複数の基本単位からなり、複数の前記基本単位に対して共通に設けられ、アドレス信号/制御信号の転送が行われる第1のバスと、複数の前記基本単位に対して共通に設けられ、書き込みデータと読み出しデータの転送が行われる第2のバスと、を備え、前記第1のバスは、パイプラインレジスタとして機能する少なくとも1つの第1のバッファ回路を備え、前記第2のバスは、パイプラインレジスタとして機能する少なくとも1つの第2のバッファ回路を備え、前記第1のバスの一端から、アドレス/制御信号を、前記一端に対して遠端側の基本単位向けから、前記一端に対して近端側の基本単位向けの順に、順次、送出する第1の制御回路と、書き込み時に、前記第2のバス上の一端から、データ信号を、前記一端に対して遠端側の基本単位向けから、前記一端に対して近端側の基本単位向けの順に、順次、送出する第2の制御回路と、を備え、前記第2のバスから複数の前記基本単位の各々に転送された書き込みデータは、複数の前記基本単位の各々に書き込まれ、読み出し時に、複数の前記基本単位の各々からの読み出しデータは、前記第2のバスを介して、前記近端側の基本単位から前記遠端側の基本単位の順に前記第2の制御回路に到着し、前記第2の制御回路では、前記到着した読み出しデータを出力する、半導体装置。前記メモリアレイが第1乃至第Nの基本単位からなりただし、Nは2以上の所定の正整数、前記第1のバスは、N-1対の隣接する前記基本単位の間にN-1個の前記第1のバッファ回路を備え、前記第2のバスは、バースト長M×Nただし、Mは1以上の所定の正整数に対応したM×Nビットデータをシリアルに入出力する1つのデータ端子あたり、パラレルなM本のデータ線を有し、N-1対の隣接する前記基本単位の間にN-1個の前記第2のバッファ回路を備え、前記第1の制御回路は、前記第1乃至第Nの基本単位のうちの最遠端の基本単位向けのアドレス/制御信号から、最近端の基本単位向けのアドレス/制御信号の順に、順次、前記第1のバスに、サイクル毎に送出し、書き込み時に、前記第2の制御回路は、前記1つのデータ端子からシリアルに入力されるM×Nビットデータを、前記第1乃至第Nの基本単位のうちの最遠端の基本単位向けのデータから、最近端の基本単位向けのデータの順に、Mビットづつ、順次、パラレルに、前記第2のバスの前記M本のデータ線に、サイクル毎に送出し、前記第2のバスから前記第1乃至第Nの基本単位の各々に転送されたMビットデータは、前記第1乃至第Nの基本単位の各々のM本のカラムに書き込まれ、読み出し時に、前記第1乃至第Nの基本単位の各々のM本のカラムから読み出されたMビットデータは前記第2のバスを転送され、前記最近端の基本単位から読み出されたMビットデータから、前記最遠端の基本単位から読み出されたMビットデータの順に、順次、前記第2の制御回路に到着し、前記第2の制御回路は、前記データ端子からM×Nビットのデータをシリアルに出力する、請求項1記載の半導体装置。前記第1のバスが、複数対の隣接する前記基本単位の各対の間に、前記第1のバッファ回路を備え、前記第2のバスが、複数対の隣接する前記基本単位の各対の間に、前記第2のバッファ回路を備え、複数の前記第1のバッファ回路と複数の前記第2のバッファ回路のうちの少なくとも1対の前記第1のバッファ回路と前記第2のバッファ回路がパイプラインレジスタとして機能し、残りの前記第1のバッファ回路と前記第2のバッファ回路のパイプラインレジスタ機能を無効化し、異なる複数のバースト長に対応可能とした、請求項1記載の半導体装置。前記メモリアレイが第1乃至第N基本単位からなりただし、N=2^K、Kは2以上整数、^は冪乗演算子、前記第1のバスは、N-1対の隣接する前記基本単位の間にN-1個の第1のバッファ回路を備え、前記第2のバスは、バースト長に対応した個数Kのビットデータをシリアルに入出力する1つのデータ端子あたり、M本ただし、Mは2以上の所定の正整数のデータ線を有し、N-1対の隣接する前記基本単位の間にN-1個の第2のバッファ回路を備え、バースト長がM×Nのときは、N-1個の前記第1及び第2のバッファ回路はパイプラインレジスタとして機能し、バースト長がM×N/2^Lただし、Lは1以上K以下の所定の整数、^は冪乗演算のときは、隣接する2^K-1個の基本単位を1つのセットとして、該隣接するセット間の前記第1のバッファ回路及び前記第2のバッファ回路がパイプラインレジスタとして機能し、残りの第1及び第2のバッファ回路は、パイプラインレジスタ機能が無効に設定される、請求項3記載の半導体装置。複数の前記基本単位のそれぞれに対応して設けられ、前記第1のバスに転送されたアドレス/制御信号を受け、前記基本単位に供給する複数の第3のバッファ回路を備えた、請求項1乃至4のいずれか1項に記載の半導体装置。書き込み、読み出しアクセスに対して、前記第1のバスへのアドレス/コマンドの転送サイクル、及び、書き込みアクセスにおいて前記第2のバスへの書き込みデータの転送サイクルからなる制御遅延に対応する第1の期間と、前記メモリアレイの前記基本単位において、選択されたメモリセルへのデータの書き込み、又は、選択されたメモリセルからの読み出しが行われる選択時間に対応する第2の期間と、に関して、前記第1の期間が、パイプライン制御に対応して複数サイクルからなり、前記第2の期間以上の長さを有する、請求項1乃至5のいずれか1項に記載の半導体装置。読み出しアクセスにおいて、前記選択時間に続いて前記各基本単位からで読み出されたデータが前記第2のバスを転送され、前記第2の制御回路に到着するまでの出力遅延に対応する第3の期間が、前記選択時間に対応する前記第2の期間以上の長さを有する、請求項6記載の半導体装置。前記第1の期間と前記第3の期間がともに前記第2の期間と同一の長さを有する、請求項7記載の半導体装置。連続して順次投入される複数のコマンドに対応する前記第1及び第2の期間、又は、前記第1乃至第3の期間が、コマンド間でのパイプライン制御の単位とされる、請求項8記載の半導体装置。前記基本単位をサブバンクとし、前記複数の前記サブバンクを含むバンクを備え、前記複数のサブバンクに対して複数のアクセスが行われる、請求項1乃至4のいずれか1項に記載の半導体装置。前記第2のバスが、前記第2の制御回路から前記複数の基本単位への書き込みデータを転送する書き込み専用バスと、前記複数の基本単位からの読み出しデータを前記第2の制御回路へ転送する読み出し専用バスと、を備え、前記書き込み専用バスが、少なくとも1つの前記第2のバッファ回路を備え、前記読み出し専用バスが、少なくとも1つの前記第2のバッファ回路を備えた、請求項1記載の半導体装置。前記メモリアレイが、第1乃至第Nの基本単位からなりただし、N=2^K、Kは2以上の所定の正整数、^は冪乗演算子、前記基本単位のロウはXアドレスの下位側の第1のビット群で選択され、前記第1乃至第Nの基本単位のうちの一つは、前記第1のビット群より上位のKビットからなる第2のビット群で選択される、請求項1記載の半導体装置。前記メモリアレイが、第1乃至第Nの基本単位からなりただし、N=2^K、Kは2以上整数、前記基本単位のロウはXアドレスの下位側の第1のビット群で選択され、カラムデコーダで前記第1のビット群より上位のKビットからなる第2のビット群をデコードして前記第1乃至第Nの基本単位のアクセス領域を選択する、請求項1記載の半導体装置。前記メモリアレイが、第1乃至第Nの基本単位からなりただし、N=2^K、Kは2以上整数、前記基本単位のロウはXアドレスの下位側の第1のビット群で選択され、ロウデコーダとカラムデコーダで前記第1のビット群より上位のKビットのうちの1部のビットと他のビットをそれぞれデコードして前記第1乃至第Nの基本単位のアクセス領域を選択する、請求項1記載の半導体装置。前記基本単位は、前記第2のバスに転送されたメモリセルへの書き込みデータを受けて増幅する第1のアンプと、メモリセルからの読み出しデータを増幅し前記第2のバスに出力する第2のアンプを備えた、請求項1乃至14のいずれか1項に記載の半導体装置。前記第1及び2のバッファ回路の各バッファ回路は、前記第2のバスからの書き込みデータを受け、書き込み許可制御信号とアドレス空間選択論理とにより、前記第2のバスの後段側への伝達、非伝達を制御する第1の3ステートバッファと、前記第1の3ステートバッファの出力が接続する前記第1のバスの前記後段側からの読み出しデータを受け、読み出し許可制御信号とアドレス空間選択論理とにより、前記第1のバスの前段側への伝達、非伝達を制御する第2の3ステートバッファと、前記第1の3ステートバッファの出力をラッチするラッチ回路と、を備えた、請求項1又は5記載の半導体装置。前記第3のバッファ回路は、前記第1のバスからのアドレス/制御信号を受け、許可制御信号とアドレス空間選択論理とにより、前記第1のバスの後段側への伝達、非伝達を制御する3ステートバッファと、前記3ステートバッファの出力をラッチするラッチ回路と、を備えた、請求項5又は16記載の半導体装置。前記第3のバッファ回路と、前記基本単位の間に、前記第3のバッファ回路からアドレス/制御信号を受け、前記基本単位を制御するサブコントローラを備えた、請求項5又は17記載の半導体装置。以下に関連技術の分析を与える。メモリに要求される仕様として、レイテンシーθも重要であるが、近年、tRCを改善し、メモリセルに読み書きするデータアクセス数効率を向上しながら、パワーを削減すること、すなわち、tRCαを縮減し、データアクセス数を増やしながら、低電力LOWPOWERを実現することが求められている。図7A、図7Bは、図6に示した半導体メモリにおけるWRITE動作、READ動作を模式的に示す図である。なお、図7は、関連技術の問題点を説明するために本願発明者が作成した図である。図7において、バースト長=4であり、BL0-BL3は、バースト長=4に対応して、1回のアクセスコマンドで、4つのカラムビット線BL0、BL1、BL2、BL3分連続してREAD/WRITEされる4ビットデータを表している。また、図7A、図7Bにおいて、CMDは、それぞれ、WRITE書き込みコマンド、READ読み出しコマンドである。なお、図7A、図7Bにおいて、説明の簡単化のため、バンクアクティブコマンドACT、プリチャージコマンドPRE等は省略されている。なお、CMDは、制御信号チップセレクト、ライトイネーブル、カラムアドレスストローブ、ロウアドレスストローブ等の組み合せで指定され、これらの制御信号は、コマンドデコーダ不図示に入力されてデコードされる。WRITEコマンド又はREADコマンドの入力により、指定されたロウアドレスに対して指定されたカラムアドレスを先頭として4つのカラムに対するBL0-3データの書き込み、あるいは読み出しが行われる。図7Aでは、4ビットシリアルの書き込みデータBL0、BL1、BL2、BL3が1つのデータ端子からダブルデータレートでメモリCLKの立ち上がりエッジと立ち下がりエッジに同期して1クロックサイクルで2つのビットデータ入力される。入力された4つのカラムに対応する4ビットデータBL0、BL1、BL2、BL3をシリアルパラレル変換して4ビットパラレルデータとし、リードライトバスRWBSの4本のデータ線に並列に転送するγの制御遅延。リードライトバスRWBSからメモリアレイの基本単位11に到着したデータデータマスクが規定されていないビットデータは、不図示のライトアンプ図2のWRITEAMP5で増幅され、メインIO線MIOT/B、ローカルIO線LIOT/Bを介して、Yスイッチ図2のYSwitch4がオンとされた選択カラム4つのカラムのビット線BLT/Bのセンスアンプ図2のSenseAmlifierに転送され、アクティブ領域の選択セルHighレベルに設定されたワード線に接続するセルへの書き込みが行われる選択時間α。図7Aに、Case1及びCase2として示すように、データ制御回路7側から遠端のメモリアレイ基本単位11のアクティブ領域10-1図6に対する制御遅延10-1制御遅延は、データ制御回路7側から近端のメモリアレイ基本単位11のアクティブ領域10-2図6の制御遅延10-2制御遅延よりも、時間を要する。なお、図7Aにおいて、10-1、10-2の制御遅延の下に置かれたBL0-BL3は、データ端子からシリアルに入力された4ビットデータをシリアルパラレル変換した並列4ビットデータ、10-1、10-2選択時間の下に置かれたBL0-BL3は、メモリアレイ基本単位11において、選択カラムに転送された、並列4ビットデータメモリセルアレイの4つの選択カラムBL0-BL3への書き込みデータである。図7Bは、バースト長4でメモリセルからデータを読み出す際の動作を説明するタイミングチャートである。図7Bに、Case1、Case2として示すように、データ制御回路7側から遠端のアクティブ領域10-1に対する制御遅延10-1制御遅延と出力遅延10-1出力遅延は、それぞれ、データ制御回路7側から近端のアクティブ領域10-2に対する制御遅延10-2制御遅延と出力遅延10-2出力遅延よりも、時間を要する。図7Bの選択時間アクティブ領域10-1、あるいは10-2の選択時間においてメモリセルから読み出されたデータBL0-BL3は、Yスイッチ図2のYSwitch4を介して、不図示のローカルIO線、メインIO線からリードライトバスRWBSに転送され、出力遅延10-1出力遅延、又は10-2出力遅延を要しでデータ制御回路7に到着し、4ビットのデータBL0-BL3がダブルデータレートでシリアルに、2サイクルで出力される。この例では、CMDREADが入力されてから、最初のビットデータBL2が出力されるまでのサイクルは4レーテンシーθである。図7A及び図7BのWRITE及びREAD動作において、データ制御回路7側から遠端メモリセルアクティブ領域のメモリセルの選択で、特性は決まり、コマンドCMDと次のコマンドCMD間の期間CMDtoCMD期間βは、3サイクルとなる。またメモリセルアレイのアクティブ領域の選択時間αは3サイクルとなる。図5に示す例では、α>>γであったが、図7に示すように、高速メモリでは、αやθに対してγの占める割合が大きくなっている。すなわち、メモリセルアレイ内のデータ転送の遅延データバス線RWBSや、制御信号線の遅延のγが占める割合が大きくなる。特に、メモリにアクセスするサイクルα=tRCを重視する高速メモリでは、メモリセルにおけるワードやビット線、メモリセルの選択といったメモリ動作そのものの遅延αに対して、遅延γが大きく見えることになる。したがって、データ端子から入力されるデータを効率的にリードライトバスRWBSに転送して、メモリセルにWRITE/READアクセスすることと、低消費電力化と、を両立させることが必要となる。図8は、関連技術を説明する図である関連技術の問題点を説明するために本願発明者が作成した図。図8において、メモリアレイとして4つの基本単位11を備え、データ端子内部データバス9に接続するIO端子数は、36本とされ、バースト長BL=8である。1本のデータ端子に対応するリードライトバスRWBSは8ビットのデータ線IO線であり、全体で8×36=288本288ビットパラレルのデータ線を備える。10-1、10-2は、それぞれメモリアレイ基本単位11におけるアクティブ領域である。なお、YDECは、カラムアドレスをデコードするカラムコーダである。なお、図8において、図6等と同一又は同等の要素には同一の参照符号が付されている。YDECは、図3、図4のようにメモリアレイ基本単位11内に設ける構成としてもよいことは勿論である。アクティブ領域10-1は、制御回路アドレスコマンドタイミングコントローラ6、データ制御回路データI/O、データマスク7側からみて、遠い側、アクティブ領域10-2は、近い側である。図9、図10は、図8の構成におけるWRITE動作とREAD動作をそれぞれ説明するタイミングチャートである。図9に示すように、WRITEコマンドが時間を置かず連続して入力される連続WRITEにおいて、最初のWRITEコマンドCMDから2クロックサイクルの立ち上がりエッジと立ち下りエッジに同期して、8つのカラムに対応する8ビットデータBL0-BL7がデータ端子にシリアルに入力され、γの制御遅延において、8ビットデータBL0-BL7がパラレルデータとして、リードライトバスRWBSを介して、メモリアレイ基本単位11のライトアンプ図2のWRITEAMPに供給される。そして、制御遅延に続く選択時間において、選択されたワード線に接続し、且つ、選択された8つのカラムのビット線に接続するメモリセルへのBL0-BL7の8ビットデータの書き込みが行われる。図9の例では、選択時間αは3クロックサイクルとされる。前回のWRITEコマンドCMDに対応してシリアル入力された8ビットデータに続いて、次のWRITEコマンドCMDに対応する8ビットデータが、データ端子からシリアルに入力される。遠端のアクセス領域10-1の制御遅延は、近端のアクセス領域10-2の制御遅延よりも延びる。なお、図9の左のパイプライン1Pipeline1は、制御遅延、その後の選択時間の処理が1段のパイプラインで行われることを示している。図10に示すように、READコマンドが時間をおかずに連続して入力される連続READ時は、READコマンドCMD入力から、レーテンシーθ後に、データ端子から8ビットデータがクロックの立ち上がりエッジと立ち下りエッジに同期して出力される。図10の左側のパイプライン1Pipeline1は、制御遅延と選択時間、パイプライン2Pipeline2は、出力遅延とシリアルビットデータの出力を表している。Case1として示すように、遠端のアクセス領域10-1の制御遅延、出力遅延は、いずれも、Case2として示す近端のアクセス領域10-2の制御遅延、出力遅延よりも長い。上記したように、特許文献1では、効率よくデータを読み出し、書き込みを行うために、レイテンシーパスの遅延時間に着目して、平均的なレイテンシーを短くしている。しかしながら、平均的なレイテンシーを短くするだけでは、メモリアクセスそのもののサイクルは短くならない。また、パワーを削減するには不十分である。したがって、本発明の目的は、パワーの低減とメモリアクセスの短縮を可能とするメモリアレイを備えた半導体装置の提供することにある。本発明は、上記課題の少なくとも1つを解決するために、概略以下の構成とされるただし、これらに制限されるものではない。本発明によれば、書き込み及び読み出し可能なメモリセルを複数備えたメモリアレイが複数の基本単位からなり、複数の前記基本単位に対して共通に設けられ、アドレス信号/制御信号の転送が行われる第1のバスと、複数の前記基本単位に対して共通に設けられ、書き込みデータと読み出しデータの転送が行われる第2のバスと、を備え、前記第1のバスは、パイプラインレジスタとして機能する少なくとも1つの第1のバッファ回路を備え、前記第2のバスは、パイプラインレジスタとして機能する少なくとも1つの第2のバッファ回路を備え、前記第1のバスの一端から、アドレス/制御信号を、前記一端に対して遠端側の基本単位向けから、前記一端に対して近端側の基本単位向けの順に、順次、送出する第1の制御回路と、書き込み時に、前記第2のバス上の一端から、データ信号を、前記一端に対して遠端側の基本単位向けから、前記一端に対して近端側の基本単位向けの順に、順次、送出する第2の制御回路と、を備え、前記第2のバスから複数の前記基本単位の各々に転送された書き込みデータは、複数の前記基本単位の各々に書き込まれ、読み出し時に、複数の前記基本単位の各々からの読み出しデータは、前記第2のバスを介して、前記近端側の基本単位から前記遠端側の基本単位の順に前記第2の制御回路に到着し、前記第2の制御回路では、前記到着した読み出しデータを出力する半導体装置が提供される。本発明によれば、データ効率を維持し、消費電力の低減を可能とするメモリアレイを備えた半導体装置を実現することができる。以下、本発明を実施するための好ましい形態について説明する。本発明の主たる特徴は概略以下の構成とされるただし、以下に限定されない。1アドレス、コマンド制御回路からのアドレスコマンドバス、データ制御回路からIO線リードライトバス等に対して、パイプラインレジスタを挿入し、メモリセルアレイを分割する構成とする。2パイプラインレジスタの有効無効をメモリの動作仕様に対応して切り替え、メモリセルアレイの基本単位を変更できるように構成する。3分割されたメモリセルアレイの基本単位ごとに、アクセスレイテンシー及びコマンド入力の間隔βtRRDを可変とする。4IO線、制御線に対して、パラレルでメモリセルアレイを選択し、データ入出力が出来るようしている。5IO線、制御線に対してパラレルでメモリセルアレイを選択する際の、選択数を動作仕様にあわせて可変としている。また、アドレスの割付を可変としている。いくつかの好ましい形態によれば、書き込み及び読み出し可能なメモリセルを複数備えたメモリアレイが複数の基本単位11からなり、複数の前記基本単位に対して共通に設けられ、アドレス信号/制御信号の転送が行われる第1のバスアドレスコマンドバスと、複数の前記基本単位11に対して共通に設けられ、書き込みデータと読み出しデータの転送が行われる第2のバスRWBSと、を備えている。前記第1のバスは、パイプラインレジスタとして機能する少なくとも1つの第1のバッファ回路13Aを備えている。前記第2のバスは、パイプラインレジスタとして機能する少なくとも1つの第2のバッファ回路13Bを備えている。さらに、前記第1のバスの一端から、アドレス/制御信号を、前記一端に対して遠端側の基本単位向けから、前記一端に対して近端側の基本単位向けの順に、順次、送出する第1の制御回路6と、データ書き込み時、前記第2のバスRWBS上の一端から、データ信号を、前記一端に対して遠端側の基本単位向けから、前記一端に対して近端側の基本単位向けの順に、順次、送出する第2の制御回路7を備えている。前記第2のバスRWBSから複数の前記基本単位の各々に転送された書き込みデータは、複数の前記基本単位の各々に書き込まれる。また、データ読み出し時、複数の前記基本単位の各々からの読み出しデータは、前記第2のバスを介して、前記近端側の基本単位から前記遠端側の基本単位の順に前記第2の制御回路に到着し、前記第2の制御回路7では、前記到着した読み出しデータを出力する。いくつかの好ましい形態によれば、前記第1のバスアドレスコマンドバスにおいて、第1の制御回路6から遠端側に位置する前記基本単位と近端側に位置する前記基本単位の間に、少なくとも1つの第1のバッファ回路13Aを備え、前記第2のバスRWBSにおいて、前記第2の制御回路7から遠端側に位置する前記基本単位と近端側に位置する前記基本単位の間に、少なくとも1つの第2のバッファ回路13Bを備えた構成としてもよい。あるいは、前記第1のバスアドレスコマンドバスにおいて、隣接する基本単位の間に第1のバッファ回路13Aを備え、前記第2のバスRWBSにおいて、隣接する基本単位の間に第2のバッファ回路13Bを備えた構成としてもよい。いくつかの好ましい形態によれば、前記メモリアレイが第1乃至第Nの基本単位11からなりただし、Nは2以上の正整数、前記第1のバスアドレスコマンドバスは、N-1対の隣接する前記基本単位の間にN-1個の第1のバッファ回路13Aを備え、前記第2のバスRWBSは、バースト長M×Nただし、Mは1以上の所定の正整数に対応したM×Nビットデータをシリアルに入出力する1つのデータ端子あたり、パラレルなM本のデータ線を有し、N-1対の隣接する前記基本単位の間に、N-1個の第2のバッファ回路13Bを備えている。前記第1の制御回路6は、前記第1乃至第Nの基本単位のうちの最遠端の基本単位向けのアドレス/制御信号から、最近端の基本単位向けのアドレス/制御信号の順に、順次、前記第1のバスに、サイクル毎に送出する。データ書き込み時、前記第2の制御回路7は、前記1つのデータ端子からシリアルに入力されるM×N個のビットデータを、前記第1乃至第Nの基本単位のうちの最遠端の基本単位向けのデータから、最近端の基本単位向けのデータの順に、Mビットづつ、順次、パラレルに、前記第2のバスRWBSの前記M本のデータ線に、サイクル毎に送出するバースト長M×Nに対応するM×Nビットデータを、Mビットづつ、異なるN個の基本単位に順次転送して格納する構成としたことで、前記第2のバスRWBSのデータ線の本数は、M本とされる。前記第2のバスRWBSから前記第1乃至第Nの基本単位11の各々に転送されたMビットデータは、前記第1乃至第Nの基本単位の各々のM本のカラムに書き込まれる。また、データ読み出し時に、前記第1乃至第Nの基本単位の各々のM本のカラムから読み出されたMビットデータは前記第2のバスRWBSをパラレルに転送され、前記最近端の基本単位のMビットデータから、前記最遠端の基本単位のMビットデータの順に、順次、前記第2の制御回路に到着し、前記第2の制御回路8は、前記データ端子からM×Nビットのデータをシリアルに出力する。いくつかの好ましい形態によれば、パイプラインレジスタを間引いて異なる複数のバースト長に最適化可能な構成としてもよい。前記第1のバスが、複数対の隣接する前記基本単位の各対の間に、第1のバッファ回路13Aを備え、前記第2のバスが、複数対の隣接する前記基本単位の各対の間に、第2のバッファ回路13Bを備え、複数の前記第1のバッファ回路と複数の前記第2のバッファ回路のうちの少なくとも1対の前記第1のバッファ回路と前記第2のバッファ回路がパイプラインレジスタとして機能し、残りの前記第1のバッファ回路と前記第2のバッファ回路のパイプラインレジスタ機能を無効化し、異なる複数のバースト長に対応可能としている。好ましい形態の1つによれば、より詳細には、例えば、前記メモリアレイが第1乃至第N基本単位からなりただし、N=2^K、Kは2以上の所定の正整数、前記第1のバスは、N-1対の隣接する前記基本単位の間に、N-1個の第1のバッファ回路13Aを備え、前記第2のバスRWBSは、バースト長に対応した個数Kのビットデータをシリアルに入出力する1つのデータ端子あたり、パラレルなM本ただし、Mは2以上の所定の正整数のデータ線を有し、N-1対の隣接する前記基本単位の間にN-1個の第2のバッファ回路13Bを備え、バースト長がM×Nのときは、N-1個の前記第1及び第2のバッファ回路はパイプラインレジスタとして機能し、バースト長がM×N/2^Lただし、Lは1以上K以下の所定の整数、^は冪乗演算子のときは、隣接する2^K-1個の基本単位を1つのセットにまとめ、隣接するセット間の第1及び第2のバッファ回路はパイプラインレジスタとして機能し、残りの第1及び第2のバッファ回路はパイプラインレジスタ機能が無効とされる構成としてもよい。いくつかの好ましい形態によれば、複数の前記基本単位11のそれぞれに対応して設けられ、前記第1のバスに転送されたアドレス/制御信号を受け、前記基本単位に供給する複数の第3のバッファ回路13Cを備える。いくつかの好ましい形態によれば、書き込み、読み出しアクセスに対して、前記第1のバスへのアドレス/コマンドの転送サイクル、及び、書き込みアクセスにおいて前記第2のバスへの書き込みデータの転送サイクルからなる制御遅延γに対応する第1の期間と、前記メモリセルアレイの前記基本単位において、選択されたメモリセルへのデータの書き込み、又は、選択されたメモリセルからの読み出しが行われる選択時間αに対応する第2の期間とに関して、前記第1の期間が、パイプライン制御に対応して、複数サイクルからなり、前記第2の期間以上の長さを有する。いくつかの好ましい形態によれば、読み出しアクセスにおいて、前記選択時間に続いて前記各基本単位から読み出されたデータが前記第2のバスを転送され、前記第2の制御回路に到着するまでの出力遅延γに対応する第3の期間が、パイプライン制御に対応して、複数サイクルからなり、前記選択時間αに対応する前記第2の期間以上の長さを有する。いくつかの好ましい形態によれば、前記第1の期間と前記第3の期間がともに前記第2の期間と同一の長さを有する。いくつかの好ましい形態によれば、連続して入力される複数のコマンドに対応する前記第1の期間及び第2の期間、又は、前記第1乃至第3の期間が、コマンド間でのパイプライン制御の単位とされる。いくつかの好ましい形態の1つによれば、前記基本単位をサブバンクとし、複数のサブバンクを含むバンク15を備え、前記複数のサブバンクに対して複数のアクセスが行われる。いくつかの好ましい形態の1つによれば、前記第2のバスが、前記第2の制御回路から前記複数の基本単位への書き込みデータを転送する書き込み専用バスWBS:16と、前記複数の基本単位からの読み出しデータを前記第2の制御回路7へ転送する読み出し専用バスRBS:17を備える。前記書き込み専用バスWBS:16が少なくとも1つの前記第2のバッファ回路13Bを備え、前記読み出し専用バスRBS:17が少なくとも1つの前記第2のバッファ回路13Bを備える。はじめに好ましい形態の基本原理の一つについて説明する。なお、以下では、本発明の基本原理の説明の容易化のため、適宜、前述した関連技術、特許文献1等と対比して、説明を行う。上記メモリアレイの基本単位への分割やメモリの大容量化により制御回路アドレス、コマンド、タイミングコントローラやデータ制御回路データI/O、データマスクの制御を受けるメモリセルアレイの数が増加し、さらに、制御信号の配線長や、データ転送用のリードライトバスRWBSの配線も長くなっている。このため、選択時間tRCαの期間についての短縮は進むものの、制御遅延出力遅延γの期間については短縮が進まず、高性能化や大容量化において、αの期間を短縮する中で、γの期間が占める割合が大きくなっている。つまり、メモリセルアレイ内でのデータ信号、制御信号の転送時間リードライトバスや制御信号線の遅延の期間γが占める割合が大きくなる。特に、メモリにアクセスするROWサイクル時間tRCαの高速化短縮を重視する高速メモリでは、メモリセルにおけるワードやビット線、メモリセルの選択といったメモリ動作そのものの遅延αが支配項であるのに対して、前述の制御遅延出力遅延γが大きく見えることになる。そのため、外部から入力されるデータを効率的にリードライトバスRWBSで転送してメモリセルへの書き込みを行い、及び、メモリセルからの読み出しデータをリードライトバスRWBSに転送して効率的に読み出しを行うために、信号転送の高速化と低消費電力化の両立が必要となる。好ましい一形態によれば、パワー遅延積=PTdに着目している。前述したように、パワーPは、ただし、nは素子数、cは容量、fは動作周波数、Vは動作電源電圧であるで決まるが、制御遅延出力遅延等の遅延γ=遅延1、選択時間α等の遅延=遅延2に対応させて分割して表すと、パワー遅延積PTdは次式3のようになる。3式3において、添字1は遅延1制御遅延出力遅延のγの素子数n、容量c、動作周波数f、動作電源電圧Vを表し、添字2は遅延2選択時間αの素子数n、容量c、動作周波数f、動作電源電圧Vを表している。パワー削減のため、トレードオフできる項目を考察すると、システムからみたデータ効率の点で、メモリから出力されるデータ数、メモリへ入力されるデータ数を削減することはできない。制御遅延出力遅延γは、READ動作では、CMDREADコマンド入力からメモリアレイ基本単位11へのアドレス、コマンドを与えるまでの遅れ制御遅延、あるいは、メモリアレイ基本単位11からリードライトバスRWBSに転送されたパラレルデータを受けたデータ制御回路が、シリアルデータに変換してデータ端子から出力するまでの遅れ出力遅延である。半導体メモリから読み出されるビットデータの数は、バースト長に対応しているため、変わらない。半導体メモリからデータの出力が開始され、半導体メモリ外部のデータバス例えば図9のバス9がデータで埋まればすなわち、データバスにおいて連続する各クロックサイクルがデータで埋まり、データ無しのクロックサイクルが存在しない場合、外部データレイトデータ転送速度といったデータ効率は、サイクルαできまる。半導体メモリへのアクセス例えばREADアクセスを行うシステム側で最初のアクセスで見えるリードレイテンシーに影響する制御遅延出力遅延γの期間を無視することができるようにすることで、電力削減のために、トレードオフの関係を利用することができることになる。つまり、データ効率を、単に、動作周波数に対するデータ数のデータレートに着目するだけでなく、消費電力の項目にも着目し、パワー遅延積PTdで着目する。データ効率を損なうことなく、消費電力を削減するには、制御遅延出力遅延γによる遅延時間Tdと、その消費電力の項目である遅延1の成分において、トレードオフの関係を利用することができるため、遅延1に関して、n1×c1×f1×V12のパワー項における、f1やV1を小さくすることで、パワーを削減することができる。またパワーPと遅延時間Tdは背反する項目である。このため、パワーPを半分にした場合、遅延時間Tdが2倍以上にならないようにする工夫が必要になる。一方、メモリセルのデータの入出力数を決める遅延2選択時間αは、一定もしくは小さくするメモリセルアレイの構成が求められる。前述した関連技術のうち、例えば図6、図7には、動作仕様としてデータ端子DQが36本、バースト長BL=4データ線数=144の構成と、タイミング動作の例が示されている。図8と図9、図10では、データ端子DQ数が36、バースト長BL=8データ線数=288の構成と、タイミング動作が示されている。図9に示す例では、WRITE時の制御信号、データ信号マスク信号の転送に1サイクル分の遅延時間γ、またアクティブ領域10-1CASE1、もしくは10-2CASE2へのデータ書き込みの選択時間に、2サイクル分の遅延時間を費やしている。図8の制御回路6、7により、αは、3サイクルが割り当てられている。一方、バースト長=8であり、データ入力に4サイクルが必要とされるため、βは4サイクルになる。図10に示す例では、READ時において、制御遅延γに、1サイクルが割り当てられており、リードデータ出力のための出力遅延γにも1サイクルが割り当てられている。この場合、α、β、θはともに4サイクルになる。前記した関連技術である特許文献1特表2008-500668号公報は、効率よくデータを読み出し、書き込みを実施するためにレイテンシーパスの遅延時間に着目し、平均的なレイテンシーを短くする手段を提供している。しかしながら、平均的なレイテンシーを短くする手段だけでは、メモリそのもののサイクルは短くならない。また、平均的なレイテンシーを短くする手段だけでは、パワーを削減するには、不十分である。さらに、関連技術においては、メモリアレイの遠端のアクティブ領域にアクセスした場合と、近端のアクティブ領域にアクセスした場合とで、データ転送のIO線であるリードライトバスRWBSの充放電電流による消費電流に差はない。メモリセルアレイのROWサイクル時間tRC選択時間αを短縮すると、メモリセルアレイにリード又はライトすることができるデータ数の増加になるが、前述したように、αに対する制御信号データ信号の遅延γが占める割合が大きくなる。本発明によれば、αとγのトレードオフの関係を利用し、γの遅延制御にパイプライン制御を導入している。すなわち、バス複数ビットをパイプラインレジスタで分割し、分割された複数の区間での信号伝送をパイプラインで行う。2段パイプラインの場合、パイプラインレジスタ前段のバスと、後段のバスに分割され、第1のサイクルで第1のデータ群が前段のバスに送出され、つづく第2のサイクルで第2のデータ群が前段のバスに送出され、第1のデータ群はパイプラインレジスタの出力である後段のバスに転送される。このような構成としたことで、パイプライン1段あたりの時間タイミング余裕を緩和可能とし、パラレル転送用のデータ線の本数を低減可能とし、データ効率を落とさずに、低消費電力化を図るメモリアレイの構成が提供される。さらに、リード、ライトすることができるデータ数の増加を実現するメモリアレイの構成が提供される。具体的には、本発明によれば、メモリアレイへの制御信号データ信号の転送制御遅延γ、及び、メモリアレイからのデータ信号の転送出力遅延γを複数サイクルで構成し、該転送を、各サイクル単位でパイプライ制御している。すなわち、本発明によれば、制御信号、データ信号を転送するバスに、少なくとも1つのパイプラインレジスタバッファを導入し、パイプラインレジスタで分離される前段のバスと、パイプラインレジスタの出力側の後段のバス上に、同一サイクルに異なるデータが並存可能としている。この結果、制御信号、データ信号の転送効率は低下せず、パイプライン1段あたりの時間タイミング余裕を緩和可能としている。また、本発明によれば、パイプライン化されたデータ信号制御信号のバスに対して、パイプラインの各段に対応したメモリアレイ基本単位のアクティブ領域を、複数選択することで、メモリセルアレイにリード、ライトすることができるデータ数の増加に対応することができる。これに対して、関連技術では、制御信号データ信号の転送制御遅延出力遅延γは、パイプライン化されていず、図5、図6、図9、図10の例では、γは1サイクルである。すなわち、パラレルデータが1クロックサイクルでリードライトバスRWBS上にパラレルに転送される。パイプライン構成をとらず、リード、ライトデータをリードライトバスRWBS上にパラレル伝送する関連技術と、リード、ライトすることができるデータ数を同一とする場合、本発明によれば、パイプライン制御を導入したことで、前記データを転送するパスの本数リードライトバスRWBSのデータ線の本数を、パイプラインの段数分の1に削減可能としている。このように、本発明によれば、データ効率を落とさずに、低消費電力化を図ることを可能としている。また、本発明によれば、γとαを完全に分離することで、メモリのサイクルを決めるαを短くし、サイクルを短縮する。これに対して、関連技術では、図5、図7、図9、図10に示すように、γはαに含まれ、分離されていない。より詳細には、いくつかの好ましい形態によれば、データ転送用のIO線であるリードライトバスRWBSにおいて、パイプライン制御される1本のデータ線上を、複数のビットデータ例えばBL0、BL2が、シリアルに、順次転送される。先のサイクルでリードライトバスRWBSに送出されたデータBL0はパイプラインレジスタに到着し、次のサイクルではパイプラインレジスタの出力に接続されたデータ線に転送され、パイプラインレジスタの前段のデータ線には、BL0の次のデータであるBL2が転送される。同様に、リードライトバスRWBSの他の1本のデータ線上には、前記1本のデータ線上のデータ例えばBL0、BL2の転送とそれぞれ同期して、複数のビットデータ例えばBL1、BL3がシリアルに転送される。例えばWRITE時には、データ制御回路から最遠端のメモリアレイ基本単位のアクセス領域から順に、近端側のメモリアレイ基本単位のアクセス領域に、リードライトバスRWBSのデータ線上をパイプラインで書き込みデータが転送される。一例として、最遠端のメモリアレイ基本単位のアクセス領域へのデータ例えばBL0が、データ制御回路から1つのデータ線上に最も早く送出され、最近端のメモリアレイ基本単位のアクセス領域へのデータ例えばBL2は、データ制御回路から前記1つのデータ線上に、最後に送出される。リードライトバスRWBSの他のデータ線上には、前記データ線上のデータ例えばBL0、BL2の転送とそれぞれ同期して、複数のビットデータ例えばBL1、BL3がシリアルに転送される。そして、選択時間αにおいて、遠端側のメモリアレイ基本単位では、リードライトバスRWBS上のパイプラインレジスタからパラレルに送出されたデータBL0、BL2、最近端のメモリアレイ基本単位では、データ制御回路からリードライトバスRWBSにパラレルに送出されたデータBL1、BL3を、それぞれのアクティブ領域にメモリセルへ書き込む。一方、READ時には、最近端のメモリアレイ基本単位のアクセス領域からの読み出しデータが、最初にリードライトバスRWBSの1つのデータ線上に転送され、データ制御回路に最も早く到着し、最遠端のメモリアレイ基本単位のアクセス領域からの読み出しデータが、同一のデータ線上を転送され、最後にデータ制御回路に到着する。かかる構成により、本発明によれば、リードライトバスRWBSのデータ線の本数を削減することができる。例えば図6の構成では、データ端子=36本、バースト長BL=4の構成に対して、リードライトバスRWBSのデータ線の本数は、36×4=144本となる。これに対して、本発明の一態様によれば、データ端子36本、バースト長BL=4の構成に対して、リードライトバスRWBSのデータ線の本数として、36×2=72本必要とされる。すなわち、本発明の一態様によれば、データ線の本数を半分としている。データ線の本数を半分とすることで、データ線の充放電により消費される電力を削減している。メモリアレイ基本単位への制御信号を転送するパスについても同様にパイプラインレジスタを備え、パイプライン制御が行われる。前述したように、特許文献1の開示は平均的なレイテンシーを短縮することで、扱えるデータ数を増やすものである。すなわち、平均的なレイテンシーθの削減により、コマンドCMD入力から次のコマンドCMDが入力可能となる時間βを削減する。これに対して、本発明によれば、レイテンシーθ遅延1のγとパワーとのトレードオフの関係を利用することで、選択時間αのサイクル数を維持又は削減し、扱えるデータ数を増やしながら、パワーの削減を図っている。モリアレイ基本単位へのデータの入出力を行うリードライトバスRWDB上にデータをシリアルに転送することで、メモリアレイにライト、リードを行えるデータ数を減らすことなく、リードライトバスRWDBのデータ線IO線の本数を減らすことができる。逆に、データ線の本数を、既存のデータ線の本数と同一の場合には、より多くのデータをライト、リードできる構成を提供する。例えば図6の構成×36×BL4=144に、本発明を適用した場合、×36×BL8=288のデータのライト、リードを実現することができる。さらに、本発明によれば、遠端のアクティブ領域にアクセスした場合、及び、近端のアクティブ領域にアクセスした場合において、制御信号、データ信号の転送の際に生じる充放電電流を低減可能とすることで、消費電流の低減を図る。これは、データを転送するIO線データ線上において、メモリアレイ基本単位の間にパイプラインレジスタバッファを備えたことで、データ線が分割され、データ制御回路の1つのドライバでは、分割されたデータ線を駆動すればよいためである。アドレス/コマンド信号等の制御信号についても、同様に制御信号を転送する制御線が、メモリアレイ基本単位の間にパイプラインレジスタバッファを備え、分割されている。これに対して、図6等の関連技術では、データ制御回路の1つのドライバが近端から遠端まで共通に張られたデータ線を駆動しており、メモリ容量の増大等により、負荷が増し、これに対応してドライバの電流駆動能力を増加させ、データ信号の転送の際に生じる充放電電流が増加する。アドレス/コマンド等の制御信号についても同様の問題がある。さらに、本発明によれば、メモリアレイに転送される制御信号、データ信号の駆動電圧振幅を下げることで、消費電力を削減する。以下、いくつかの実施形態に即して説明する。<実施形態1>図11は、本発明の実施形態1の構成を説明する図である。図11において、図6、図8等と同一又は同等の要素には同一の参照符号が付されている。以下では、主に、図6の関連技術との相違点について説明する。クロックに同期したパイプライン構成に適した複数のアレイ基本単位11に分割し、アドレス、コマンド、タイミング信号等の制御信号と、データ転送用のIO線であるリードライトバスRWBS上のデータ信号を、クロック信号CLKの周期を基準に分割し、制御信号、データ信号の転送をパイプライン制御する。図11に示すように、アドレス/コマンドバスに接続する双方向のバッファアドレス/コマンドバッファ13Cと、アドレス/コマンドバッファ13Cの出力アドレス、コマンド、タイミング信号を受け、メモリアレイの基本単位11を制御するアドレスコマンドサブコントローラ12と、を、メモリアレイの基本単位11に対応させて備えている。さらに、アドレス/コマンド等の制御信号を転送するアドレスコマンドバスADDRESS/CMDBUSに挿入されパイプラインレジスタとして機能するバッファ13Aと、リードライトバスRWBSに挿入されパイプラインレジスタとして機能するバッファ13Bを備えている。アドレスコマンドサブコントローラ12は、アドレス/コマンドバッファ13Cに保持されたアドレス/コマンドを受け、メモリアレイ基本単位11に出力する。入力がアドレスコマンドバスADDRESS/CMDBUSに接続されたバッファ13Cの出力は、アドレスコマンドサブコントーラ12の入力に接続され、アドレス/コマンドをラッチする。アドレスコマンドサブコントーラ12から出力されるXアドレス行アドレスと制御信号は、ROW系のコントロールとXコーダCTRL、XDECに入力される。制御回路アドレスコマンドタイミングコントローラ6は、図6、図8と同様、内部クロック、アドレス、コマンド生成部8からのアドレス、コマンド、内部クロック信号を受け、アドレスコマンドバスADDRESS/CMDBUSに、アドレスコマンドタイミング信号を出力する。なお、図11の例では、各バッファ13は双方向のバッファであるが図31A参照、例えばバッファ13C等、一方向性のバッファ構成とする場合、図31Bに示すような構成としてもよい。バッファ13A、13Bは、図31Aに示すように、双方向のデータバッファ13Aにおいて、WRITEEnableアドレス空間選択論理が活性状態アクティブのときWRITEEnableが活性状態であり、且つ、アドレス空間選択論理が活性状態のとき、RWBS130のWRITEデータの情報を、RWBS134に通過させ、WRITEEnableアドレス空間選択論理が非活性状態のときすなわち、WRITEEnableが非活性状態、及び/又は、アドレス空間選択論理が非活性状態のとき、オフ状態Hi-Zとなる3ステートバッファ回路131と、READEnableアドレス空間選択論理が活性状態アクティブのときREADEnableが活性状態であり、且つ、アドレス空間選択論理が活性状態のとき、RWBS134のREADデータをRWBS130側に通過させ、READEnableアドレス空間選択論理が非活性状態のときすなわち、READEnableが非活性状態、及び/又は、アドレス空間選択論理が非活性状態のとき、オフ状態Hi-Zとなる3ステートバッファ回路132を備えている。バッファ回路131の出力は、ラッチ回路133に接続されている。ラッチ回路133は、二つのインバータを備え、一方のインバータは他方のインバータの出力を入力とし、出力が他方のインバータの入力に接続されている。WRITEEnableはWRITE時に活性化され、アドレス信号が、RWBS134側に接続するメモリアレイ基本単位に対応する場合、アドレス空間選択論理はアクティブとされる。WRITEEnable又はアドレス空間選択論理は、例えばサイクルを規定するメモリCLKに同期して活性化させる。READEnableは、READ時に活性化され、アドレス信号が、RWBS134側に接続するメモリアレイ基本単位に対応する場合、アドレス空間選択論理はアクティブとされる。READEnable又はアドレス空間選択論理はサイクルを規定するメモリCLKに同期して活性化させる。なお、図26の実施形態4において、幾組かのバッファ13A、13Bに対して、READEnableアドレス空間選択論理、WRITEEnableアドレス空間選択論理を、非活性状態に固定化することで、当該バッファ13A、13Bによるパイプライン制御パイプラインレジスタの機能を無効とするようにしてもよい。図31Bに示すように、バッファ13Bは、Enableアドレス空間選択論理の信号が活性アクティブのときに、ADDRESS/CMDBUS137のアドレス/コマンドを出力し、Enableアドレス空間選択論理が非活性状態のとき、オフ状態Hi-Zとなる3ステートバッファ回路135を備えている。バッファ回路135の出力は、ラッチ回路136に接続されている。ラッチ回路136は二つのインバータを備え、一方のインバータは他方のインバータの出力を入力とし、出力が他方のインバータの入力に接続されている。Enableは、アクセス時に活性化され、バッファ回路135がアクセス対象のメモリアレイ基本単位に対応する場合、当該バッファ回路135に入力されるENABLEアドレス空間選択論理はアクティブとされる。図11において、データ端子内部データバス9に接続する端子の数は36本、バースト長BL=4、リードライトバスRWBSは、36×2=72本の双方向のデータバスを有する。図の下側のメモリアレイ基本端子11を延在されたリードライトバスRWBSは、バッファ13Bを介して、図11の上側のメモリアレイ基本端子11を延在される。バースト長=4に対応する4つのカラムデータBL0~BL3のうちBL0、BL1の2ビットデータは、BL2、BL3よりも先に、データ制御回路7からリードライトバスRWBSの2本のデータ線上に並列に出力され、バッファ13Bでラッチされて上でアクティブ領域10-1に伝達される。BL0、BL1の2ビットデータがバッファ13Bにラッチされるタイミングで、BL2、BL3の2ビットデータが、BL0、BL1が先に転送された2本のデータ線上に、データ制御回路7から出力され、アクティブ領域10-2に伝達される。なお、後からリードライトバスRWBSの2ビット上に転送されるBL2/3データはバッファ13Bでラッチされることはなく、図11の上側のメモリアレイ基本端子11のアクティブ領域10-1に伝達されることはない。図35は、バッファ13A、13B、13C、とメモリアレイ基本単位の構成例を示す図である。なお、メモリアレイ基本単位11は、図4と同一構成とされ、カラムデコーダ3を備えている。アドレスコマンドバス上のアドレス信号は、バッファ13Cから、ロウデコーダXDECに入力され、Yアドレスは、カラムデコーダYDECに入力される。アドレスコマンドバスの制御信号コマンド信号はバッファ13Cからコントロール回路CTRLに入力される。リードライトバスRWBSは、データアンプ/ライトアンプ5に接続され、メインIO線、ローカルIO線を介して、YDECからのカラム選択信号でオンとされたYスイッチを介して選択されたカラムのセンスアンプに接続される。なお、図35において、最近端のメモリアレイ基本単位11に対しては、図の下側のバッファ13A、13Bは、制御回路7、データ制御回路6であり、最遠端のメモリアレイ基本単位11に対しては、図の上側のバッファ13A、13Bはバスの終端回路となる。図12は、図11のライト動作のタイミング動作を説明する図である。図13は、図11のリード動作を説明する図である。図11において、36本のデータ端子DQの各端子には、バースト長=4に対応してBL0-BL3の4ビットデータがダブルデータレートでシリアルに入力される。アクティブ領域10-1、10-2を制御するアドレス信号制御信号タイミング信号と、アクティブ領域10-1、10-2に書き込むデータBL0/1、BL2/3は、制御回路6およびデータ制御回路7から、2サイクルγの期間中以内に転送される。この際、アアクティブ領域10-1には、BL0/BL1のデータを、アクティブ領域10-2にBL2/3のデータを書き込むように、割り当てを行う。メモリアレイ基本単位11のアクティブ領域10-1、10-2を制御するROWアドレスは、アクティブ領域10-1、10-2で共通のものであってもよいし、異なるものであってもよい。関連技術図7、図9において、制御信号やデータ信号の転送に使える期間γは1サイクルであったが、図12に示すように、本実施形態では、制御信号やデータ信号の転送に使える期間γを、2サイクルとしている。アクティブ領域10-1へ転送される制御信号データ信号の遅延γ10-1制御遅延は、2サイクルであり、アクティブ領域10-2へ転送される制御信号データ信号の遅延γ10-2制御遅延は、10-1制御遅延よりも短い。サブコントローラ12は、制御回路6で生成されたタイミング信号を受け、タイミング信号を新たに生成もしくは補正することで、ROWサイクル時間tRCの期間αを生成し、さらに、バッファ13C等で情報を保持することで、期間αにおける、メモリアレイの基本単位11におけるメモリセルへのライト動作を保障する。図12に示すように、本実施形態においては、ROWサイクル時間tRCの期間α=2サイクルでは、バースト長=4のシリアル入力された書き込みデータBL0-BL3のうちBL0、BL1のデータをアクティブ領域10-1にパラレルに書き込み、BL2、BL3のデータをアクティブ領域10-2にパラレルに書き込んでいる。READ時には、図13に示すように、アクティブ領域10-1の制御遅延、出力遅延γはいずれも2サイクルであり、アクティブ領域10-2の制御遅延、出力遅延は、アクティブ領域10-1の制御遅延、出力遅延よりも短い。選択時間α2サイクルでアクティブ領域10-1からBL0/1の2ビットデータ、アクティブ領域10-2からBL2/3の2ビットデータの読み出しが行われる。出力遅延γでは、アクティブ領域10-2からBL2/3の2ビットデータは1サイクルでデータ制御回路7に到着する。アクティブ領域10-1からBL2/3の2ビットデータは、バッファ13Cを介して2サイクル掛けてBL2/3の2ビットデータよりも遅れてデータ制御回路7に到着する。データ制御回路7は、BL2、BL3、BL0、BL1のパラレル4ビットデータを、シリアル4ビットに変換して、データ端子から2サイクルダブルデータレートで出力される。全体では、36本のデータ端子からシリアル4ビットの読み出しデータが出力される。CMDREADが入力されてから最初のビットデータBL2が出力されるまでのサイクルは5レイテンシーθである。WRITE、READとも、遠端のメモリセルの特性で制御遅延/出力遅延が決定され、連続コマンドの投入間隔CMDtoCMD期間βは、2サイクル、アクティブ領域の選択時間αは2サイクルとされる。図14は、図11の実施形態1における別のライト動作例を説明するタイミングチャートである。バースト長=4に対応して、カラムBL0~BL3の4ビットデータのシリアル入力は2サイクル必要とする。BL0、BL1がそろった時点でアクセス領域10-1への制御信号、データ信号の転送を開始する。先にそろったBL0/BL1データは、データ制御回路7からリードライトバスRWBS上をバッファ13Bを介しアクティブ領域10-1に向け、2サイクル2段パイプラインで転送される10-1制御遅延。BL0/BL1データに続いてシリアルに入力されるBL2/BL3データがそろうと、アクセス領域10-2への制御信号、データ信号の転送を開始する。BL2/BL3データは、データ制御回路7からリードライトバスRWBS上をアクティブ領域10-2に向けて転送される10-2制御遅延。制御遅延γにおいて、2段のパイプライン構成pipline1/pipeline2として、制御信号およびデータ信号が転送される。アドレスコマンドバス、リードライトバスRWBS上に転送されたアクティブ領域10-1への制御信号、データ信号をそれぞれ入力するバッファ13A、13Bからの出力と、制御回路6、7からのアドレスコマンドバス、リードライトバスRWBS上へのアクティブ領域10-2への制御信号、データ信号の出力とは、タイミング上重なる。アドレス/コマンド等の制御信号は、バッファ13Cに入力され、コントロールXDEC回路で、メモリアレイのアクティブ領域10-1、10-2が選択される。2段パイプラインPipline1/Pipeline2で、BL0/1データがアクティブ領域10-1に転送される。また、Pipeline2に対応する1段パイプラインPipeline2で、BL2/3データがアクティブ領域10-2に到達したのち、3段目のパイプラインPipeline3により、実際にメモリセルアレイのアクティブ領域10-1、10-2にデータが書き込まれることになるROWサイクル時間tRC:α。図15は、図11の実施形態1の別のリード動作例を示すタイミングチャートである。CMDREADコマンドが入力された場合、アクティブ領域10-1、10-2向けに、制御回路6からの制御信号コマンド/アドレス信号は、アドレスコマンドバス上をバッファ13Aを介して制御遅延γの2段パイプラインpipline1/pipeline2で転送される。なお、図15では、制御回路6からの制御信号コマンド/アドレス信号は、アクティブ領域10-1、10-2向けに別々の信号10-1制御遅延、10-2制御遅延として表現しているが、共通の信号として転送することも可能である。共通の信号の方が、消費電力の観点では効率がよい。制御回路6からの制御信号コマンド/アドレス信号を、アクティブ領域10-1と10-2で共通とする場合、1サイクル目に、制御回路6からアドレスコマンドバス上に出力された制御信号コマンド/アドレス信号はバッファ13Aを介して2サイクル目にアクティブ領域10-1に転送される。この2サイクル目において、制御回路6は、1サイクル目と同一の制御信号コマンド/アドレス信号を保持し、アドレスコマンドバス上に出力し、アクティブ領域10-2に転送される。2サイクル目でも同一の信号を保持するため1サイクル目でHigh/Lowの場合、High/Lowを保持、充放電のスイッチングがないことから、消費電力の観点では効率がよい。その後、3段目のパイプラインpipeline3で、ROWサイクル時間αの期間に、メモリセルアレイからのデータ読み出しが実施される。図14のライト動作で説明したBL0-3データを読み出す場合、アクティブ領域10-1からは、BL0/1データがリードライトバスRWBSのバッファ13Cを介して2段パイプラインpipline4/5でデータ制御回路7に読み出され、アクティブ領域10-2からは、BL2/3データが、リードライトバスRWBSを介して1段パイプラインpipeline4でデータ制御回路7に読み出される。リードライトバスRWBSからデータ制御回路7に先に到着したBL2/3が先にBL2、BL3の順でシリアル出力され、つづいてBL0/1が、BL0、BL1の順でシリアル出力される。CMD入力から最初のデータBL2が出力されるまでのサイクル数は5=レイテンシーθである。なお、BL0-BL3の出力の順番に関してはデータ端子へ出力する段階で並べ替えを行ってもよい。あるいは、並べ替えを行わず、仕様として順番を定義するようにしてもよい。なお、図14、図15は、連続するコマンドCMDの2番目、3番目については、内部動作は省略されている図示されない。図12、図13に戻ると、連続コマンド入力の場合、制御信号とデータ信号の制御遅延γと、ROWサイクル時間αのパイプライン動作により、ROWサイクル時間α:選択時間の見かけ上のサイクルを短縮する。すなわち、図12に示す例では、1つ前に入力されたコマンドCMDに対するROWサイクル時間α:選択時間と、今回のCMDに対する制御信号とデータ信号の制御遅延γとが時間的に重なり同一時間に並存、パイプライン動作している。図13に示す例では、1つ前に入力されたCMDに対するROWサイクル時間α:選択時間と、今回のCMDに対する制御信号とデータ信号の制御遅延とが時間的に重なり同一時間に並存、パイプライン動作し、1つ前に入力されたCMDに対する出力遅延γと、今回のCMDに対するROWサイクル時間α:選択時間とが時間的に重なり同一時間に並存、パイプライン動作させている。アドレス、コマンド等の制御信号を転送するアドレスコマンドバス、データ信号転送用のIO線であるリードライトバスRWBSをパイプライン制御とすることで、制御信号とデータ信号の制御遅延γをROWサイクル時間α:選択時間から分離し、γの期間をパイプライン制御に対応して複数サイクルとし関連技術:1サイクル、本実施形態:2サイクル、αのサイクル数を短縮してγのサイクル数に合わせることで関連技術:3サイクル、本実施形態:2サイクル、時間的に相前後して投入されるコマンド間で先のコマンドに対応するαと後のコマンドのγ等を、時間的にオーバラップしたパイプライン動作が行われる。以上、メモリセルアレイ内の制御回路6、7の制御信号、データ信号の信号線をバッファパイプラインレジスタでパイプライン化し、それら信号線を、制御回路6、データ制御回路7から近いメモリアレイと、遠いメモリアレイを分割して制御するサブコントローラ12を具備することで、制御信号データ信号の遅延制御遅延出力遅延γと、ROWサイクルtRCαとを分離し、αを短縮することで、外部データの入出力データのデータレートの低下を回避するメモリセルアレイの構成を実現している。次に、消費電力に関してトレードオフの関係を利用した削減について、本実施形態のメモリセルアレイ構成におけるリードライトバスRWBSについて説明する。α、γ、θについて関連技術と比較すると表1のようになる。図7A、Bの関連技術において、制御遅延γ:1サイクル、選択時間α:3サイクル、レイテンシーθ:4サイクル、コマンド間隔β:3サイクルを基準としている。実施形態1では、制御遅延出力遅延:2サイクル=2γ、選択時間:2サイクル=2/3α、レイテンシー=4サイクル=5/4θ、コマンド間隔=2サイクル=2/3β図7A、Bの関連技術の制御遅延γのパワー電力を、P=n×c×f1×V2とする。実施形態1では、制御遅延γは、2サイクルであり、関連技術の2倍であるが、パイプライン制御により、1サイクル単位で、リードライトバスRWBSのデータ線パイプラインレジスタで2分割されているため、関連技術の1/2の長さ、したがって容量Cは、関連技術のデータ線の容量cの1/2を駆動しているため、駆動周波数は、関連技術と同一のf1である。実施形態1において、リードライトバスRWBSにおいて、ビットデータをパラレル伝送するデータ線本数は、関連技術nの1/2、データ線はパイプラインレジスタで2分割されておりデータ線の容量はc/2であるが、2段パイプラインであるため、総容量はc/2×2である。結局、実施形態1の制御遅延γのパワーP1=n/2×c/2×2×f1×V2=P/2。すなわち、関連技術の1/2となる。選択時間の遅延を2/3に短縮しており、パワー遅延積=一定の場合、パワーは3/2倍となる。WRITE動作では、実施形態1と関連技術のそれぞれにおける制御遅延、選択時間のパワーの総和の比から、実施形態1と関連技術のパワーの比は、概略、以下で与えられる。実施形態1/関連技術=1/23/2/11=100READ動作では、実施形態1と関連技術のそれぞれにおける制御遅延、選択時間、出力遅延のパワーの総和の比から、実施形態1/関連技術=1/23/21/2/111=83.3実施形態1の変形例では、半導体メモリをシステムからみた場合に入出力できるデータ数を一定として比較するために、αおよびβを比較の為に揃えている。パワー遅延積を同一とし、遅延Td1が3γ3サイクルに設定可能な場合、理想的には、電力を1/3に下げられる。制御遅延γに関する制御回路6、7の動作や、リードライトバスRWBSにおけるデータ入出力の消費電力は、関連技術との比で、1/3倍になる。この変形例では、ROWサイクル時間をαとし、メモリアレイの動作でそろえているので、その消費電力は関連技術の1倍のままである。制御信号データ信号の遅延制御遅延γにおける消費電流が、ROWサイクル時間αにおける消費電流に対して見過ごせない大きさになり、ほぼ同等になった場合、上記パワー遅延積=一定から導かれる、消費電力全体の比は、WRITE動作では、変形例/関連技術=1/31/11=66READ動作では、変形例/関連技術=1/311/3/111=55.5実際の回路設計は複雑であり、上記のような単純計算で消費電力が決まらないところがあるが、γにおける消費電流が半分になるだけでも、全体の消費電流は75になる。本実施形態によるメモリセルアレイの構成により、消費電力を削減することが可能になった。γにおける消費電流がαにおける消費電流に対して無視できなくなり、さらに、γにおける消費電流>αにおける消費電流が進む場合、本発明の効果は、さらに大きくなる。次に、実施形態1において、メモリセルアレイ構成におけるリードライトバスRWBSのデータ線IO線について説明する。アクティブ領域10-1、10-2にそれぞれ、BL0/1とBL2/3を割り付けることにより、データ端子×36、バースト4BL0-3の144データを、72データ分のデータ線IO線で入出力が可能になった。これに対して、図6の関連技術では、144データ分のデータ線IO線で制御回路7からデータの入出力をしている。これは、実施形態1においては、メモリセルアレイの構成として、リードライトバスRWBSのデータ線IO線をパイプライン制御し、時分割にシリアル転送を行う構成としたことによる。144本のデータ線IO線から、72本のデータ線IO線にて、メモリセルアレイ内をデータ入出力するため、配線リソースとして、減った72本のデータ線IO線の分を活用することが可能になる。例えばデータ線IO線のための配線リソースのエリアに電源配線を設けることが可能になる。逆に、関連技術では、最大288本のIO線の構成に対して、実施形態1によれば、576のデータの入出力が可能になる。<実施形態2>半導体メモリは複数の動作仕様を同一チップ内で切り替えることが一般的である。次に、実施形態2として、×36のバースト長8についての説明を示し、実施形態1との内部での切り替え仕様について示す。図16は、バースト長=8の場合の実施形態2の構成を模式的に示している。バースト長=4の前記実施形態1では、メモリアレイの基本単位11を2分割構成としたが、図16に示すように、実施形態2では、メモリアレイの基本単位11を4分割構成とし、アクティブ領域10-1、10-2、10-3、10-4にそれぞれカラムBL0/1、BL2/3、BL4/5、BL6/7を割り当てている。バースト長=8、データ端子の本数=36本に対して、リードライトバスRWBSのデータ線本数は、72本である。制御回路6からのアドレスコマンドバス、データ制御回路7に接続するリードライトバスRWBSは、それぞれ、各3つのバッファパイプラインレジスタ13A、13Bを備え、近端から遠端までのメモリアレイの基本単位11に対応して4段パイプラインを構成している。図17は、図16のWRITE動作のタイミング動作を説明する図である。図18は、図16のREAD動作を説明する図である。図16において、36本のデータ端子DQの各端子には、バースト長=8に従って書き込みが行われる8つのカラムBL0-BL7に対応する8ビットデータがダブルデータレート4サイクルでシリアルに入力される。制御遅延γは、4段パイプラインに対応して、4サイクルが割り付けられている。アクティブ領域10-1を制御するアドレス信、コマンド信号アドレス、制御信号タイミング信号と、アクティブ領域10-1に書き込むデータBL0/1は、CMD入力の次の2番目のクロックサイクルで、制御回路6およびデータ制御回路7から、1番目のメモリアレイ基本単位に対応する区間のアドレスコマンドバッファ、リードライトバスRWBSに出力され、3、4、5番目のクロックで1段目、2段目、3段目のバッファ13A、Bから2番目、3番目、4番目のメモリアレイ基本単位の区間のアドレスコマンドバッファ、リードライトバスRWBSに順次転送される。10-1制御遅延は、2番目のクロックサイクルから5番目のクロックサイクルまでの4サイクルである。アクティブ領域10-2を制御するアドレス信号制御信号タイミング信号と、アクティブ領域10-2に書き込むデータBL2/3は、3番目のクロックで制御回路6およびデータ制御回路7から、1番目のメモリアレイ基本単位に対応する区間のアドレスコマンドバッファ、リードライトバスRWBSに出力され、4、5番目のクロックで、1段目、2段目のバッファ13A、Bから2番目、3番目のメモリアレイ基本単位の区間のアドレスコマンドバッファ、リードライトバスRWBSに順次転送される。10-2制御遅延は3番目のクロックサイクルから5番目のクロックサイクルまでの3サイクルである。アクティブ領域10-3を制御するアドレス信号制御信号タイミング信号と、アクティブ領域10-3に書き込むデータBL4/5は、4番目のクロックで制御回路6およびデータ制御回路7から、1番目のメモリアレイ基本単位に対応する区間のアドレスコマンドバッファ、リードライトバスRWBSに出力され、4番目のクロックで1段目のバッファ13A、Bから、2番目のメモリアレイ基本単位の区間のアドレスコマンドバッファ、リードライトバスRWBSに転送される。10-3制御遅延は4番目のクロックサイクルから5番目のクロックサイクルまでの2サイクルである。アクティブ領域10-4を制御するアドレス信号制御信号タイミング信号と、アクティブ領域10-4に書き込むデータBL6/7は、5番目のクロックで制御回路6およびデータ制御回路7から、1番目のメモリアレイ基本単位に対応する区間のアドレスコマンドバッファ、リードライトバスRWBSに出力される。10-4制御遅延は5番目のクロックのみの1サイクルである。6番目から9番目のクロックサイクルの4サイクルが、選択時間αであり、4つのメモリアレイの基本単位のアクティブ領域10-1、10-2、10-3、10-4に、パラレル2ビットBL0/BL1、パラレル2ビットBL2/BL3、パラレル2ビットBL4/BL5、パラレル2ビットBL6/BL7の書き込みが行われる。CMDtoCMD期間βは4サイクルであり、5番目のクロックサイクルで次のCMDに対応する8ビットシリアルデータBL0BL7の最初2ビットBL0、BL1がシリアルに入力される。なお、メモリアレイ基本単位11のアクティブ領域10-1、10-2を制御するROWアドレスは、アクティブ領域10-1、10-2で共通のものであってもよいし、異なるものであってもよい。関連技術図7、図9参照において、制御信号やデータ信号の転送に使える期間γは1サイクルであったが、図17に示すように、本実施形態では、制御信号やデータ信号の転送に使える期間γを、4サイクルとしている。アクティブ領域10-1、10-2、10-3、10-4へ転送される制御信号データ信号の遅延10-1、10-2、10-3、10-4制御遅延は、4、3、2、1サイクルである。本実施形態において、制御回路6で生成されたタイミング信号をサブコントローラ12で受け、サブコントローラ12は、タイミング信号を新たに生成もしくは補正することで、ROWサイクル時間tRCの期間αを生成し、さらに、バッファ13C等で情報を保持することで、期間αにおける、メモリアレイの基本単位11におけるメモリセルへのライト動作を保障する。本実施形態において、READ時には、図18に示すように、アクティブ領域10-1へのアドレス信号、コマンド信号アドレス、制御信号タイミング信号は、1番目のクロックで制御回路6からアドレスコマンドバスに出力され、3段のバッファ13Aを介して、4サイクル掛けて、アクティブ領域10-1に転送される。アクティブ領域10-2へのアドレス信号コマンド信号は、2番目のクロックで、制御回路6からアドレスコマンドバスに出力され、制御回路6から2段のバッファ13Aを介して、3サイクルでアクティブ領域10-2に転送される。アクティブ領域10-3へのアドレス信号コマンド信号は3番目のクロックで制御回路6からアドレスコマンドバスに出力され、制御回路6から3段のバッファ13Aを介して、2サイクルでアクティブ領域10-3に転送される。アクティブ領域10-4へのアドレス信号コマンド信号は、4番目のクロックで、制御回路6からアドレスコマンドバスに出力され、アクティブ領域10-4に転送される。5番目から8番目のクロックサイクルまでの4サイクルで、アクティブ領域10-1~10-4から、BL0、BL1、BL2、BL3、BL4、BL5、BL6、BL7が読み出される。9番目のクロックサイクルで、アクティブ領域10-4からの読み出しデータBL6、BL7は、データ制御回路7にパラレルに到着し、10番目のクロックサイクルで、データBL6、7の順で2ビットシリアルに出力される。アクティブ領域10-3から読み出されたデータBL4、BL5はバッファ13Bを介して10番目のクロックサイクルでデータ制御回路7にパラレルに到着し、11番目のクロックサイクルでデータBL4、5の順で2ビットシリアル出力される。アクティブ領域10-2から読み出されたデータBL2、BL3は2段のバッファ13Bを介して11番目のクロックサイクルでデータ制御回路7にパラレルに到着し、12番目のクロックサイクルでデータBL2、3の順で2ビットシリアルに出力される。アクティブ領域10-1から読み出されたデータBL0、BL1は、3段のバッファ13Bを介して12番目のクロックサイクルでデータ制御回路7にパラレルに到着し、13番目のクロックサイクルでデータBL0、1の順で2ビットシリアルに出力される。全体では、36本のデータ端子からシリアル8ビットの読み出しデータが出力される。CMDREADが入力されてから最初のビットデータBL6が出力されるまでのサイクル数は9レイテンシーθ=9である。WRITEもREAD動作も、遠端のメモリセルの特性で制御遅延/出力遅延が決定され、連続コマンドの投入間隔CMDと次のCMDの間の期間βは4サイクル、制御遅延/出力遅延は4サイクル、アクティブ領域の選択時間αは4サイクルとされる。図19は、図17のライト動作をパイプラインで示した図である。バースト長=8に対応して8ビットシリアルに入力されるBL0-BL7のうち、シリアル入力されるBL0、BL1のアクティブ領域10-1へのリードライトバスRWBS上の2ビットパラレル伝送の制御遅延10-1制御遅延は、クロックサイクル2-5の4段パイプラインPipeline1-Pipeline4、シリアル入力されるBL2、BL3のアクティブ領域10-2へのリードライトバスRWBS上の2ビットパラレル伝送の制御遅延10-2制御遅延はクロックサイクル3-5の3段パイプラインPipeline2-Pipeline4、シリアル入力されるBL4、BL5のアクティブ領域10-3へのリードライトバスRWBS上の2ビットパラレル伝送の制御遅延10-3制御遅延はクロックサイクル4-5の2段パイプラインPipeline3-Pipeline4、シリアル入力されるBL6、BL7のアクティブ領域10-4へのリードライトバスRWBSへの2ビットパラレル伝送の制御遅延10-4制御遅延はクロックサイクル5の1段パイプラインPipeline4である。アクティブ領域10-1~10-4への書き込みROWサイクルαは、5段目のパイプラインPipeline55で行われ、αは4サイクルである、図20は、図17の連続WRITE動作をパイプラインで示した図である。CMDtoCMD期間βは4サイクルである。前のCMDWRITEコマンドの制御遅延γが終わるクロックサイクル5の次のクロックサイクル6からクロックサイクル9の4サイクルが、次のCMDWRITEコマンドの制御遅延γであり、次のCMDWRITEコマンドの制御遅延γは、前のCMDの10-1~10-4の選択時間と時間的に重なる。図21は、図18の連続READ動作をパイプラインで示した図である。アクティブ領域10-1へのアドレス、コマンドのアドレスコマンドバスへの転送が行われる制御遅延10-1制御遅延は、クロックサイクル2-5の4段パイプラインPipeline1-4、アクティブ領域10-2へのアドレス、コマンドのアドレスコマンドバスへの転送が行われる制御遅延10-2制御遅延はクロックサイクル3-5の3段パイプラインPipeline2-Pipeline4、アクティブ領域10-3へのアドレス、コマンドのアドレスコマンドバスへの転送が行われる制御遅延10-3制御遅延はクロックサイクル4-5の2段パイプラインPipeline3-Pipeline4、アクティブ領域10-4へのアドレス、コマンドのアドレスコマンドバスへの転送が行われる制御遅延10-4制御遅延はクロックサイクル5の1段パイプラインPipeline4である。クロックサイクル6-9はアクティブ領域10-1~10-4からそれぞれ2ビットデータが読み出される。アクティブ領域10-4から読み出された2ビットデータBL6、BL7は、クロックサイクル10でリードライトバスRWBSを介してデータ制御回路7に供給され、クロックサイクル11で、BL6、BL7の順にシリアルに出力される。アクティブ領域10―3から読み出された2ビットデータBL4、BL5がクロックサイクル10でリードライトバスRWBSに出力され、1段のバッファ13Bを介してデータ制御回路7に供給され、クロックサイクル12でBL4、BL5の順にシリアルに出力される。アクティブ領域10―2から読み出された2ビットデータBL2、BL3がクロックサイクル10でリードライトバスRWBSに出力され、2段のバッファ13Bを介してクロックサイクル11でデータ制御回路7に供給され、クロックサイクル13でクロックサイクル12でBL2、BL3の順にシリアルに出力される。アクティブ領域10―1から読み出された2ビットデータBL0、BL1がクロックサイクル10でリードライトバスRWBSに出力され、3段のバッファ13Bを介してクロックサイクル11でデータ制御回路7に供給され、クロックサイクル14でクロックサイクル14でBL0、BL1の順にシリアルに出力される。図22は、WRITEtoREADの動作例を示すタイミング図である。CMD間期間は4サイクルである。クロックサイクル2-5はWRITEコマンドの制御遅延、クロックサイクル5に次のCMDREADが入力され、クロックサイクル6-9がREADの制御遅延とWRITEの選択時間が時間的に重なる。クロックサイクル10-13がREADの選択時間である。クロックサイクル10-13がREADの出力時間である。クロックサイクル15-18において、8ビットシリアルビットBL6、BL7、BL4、BL5、BL2、BL3、BL0、BL1が出力される。図23は、READtoWRITEの動作例を示すタイミング図である。CMD間期間は4サイクルである。クロックサイクル2-5はREADコマンドの制御遅延、クロックサイクル5に次のCMDWRITEが入力され、8ビットシリアルデータがクロックサイクル5-8の4サイクルで入力され、クロックサイクル6-9がREADの制御遅延とWRITEの選択時間が時間的に重なる。クロックサイクル10-13がREADの選択時間、クロックサイクル10-13がWRITEの出力時間、READの出力遅延である。クロックサイクル11-14において、8ビットシリアルビットBL6、BL7、BL4、BL5、BL2、BL3、BL0、BL1が出力される。実施形態2の場合、バースト長=8の設定で、制御遅延γ=4サイクル、選択時間α=4サイクル、コマンド間隔=4サイクルであり、READ時のレイテンシー=9である。実施形態2においても、実施形態1と同様に、制御遅延出力遅延γの時間を延ばすことで低消費電力化手段を講じることが出来る。また、データ数は、288IO線に対して、72IO線で済むため配線リソースを活用でき他、実施例1同様に多数のデータを扱えるようにする場合、この構成だと4倍読み出し、書き込みができるので最大1152データを処理できる。<実施形態3>図24は、バースト長切り替えの説明をするための図である。データ端子の本数=36、バースト長は8とされ、1つのデータ端子からシリアル入力/出力される8ビットデータはアクティブ領域の8カラムBL0-7に書き込まれ/8カラムBL0-7から読み出され、36本のデータ端子に対応して、36×8本=288データがREAD/WRITEされる。この場合の動作は、実施形態2と同じである。バースト長を8から4BL0-3とする場合、アクティブ領域10-1と10-2の間にあるバッファ13A1、13B1によるパイプライン制御と、アクティブ領域10-3と10-4の間にあるバッファ13A3、13B3によるパイプライン制御を無効パイプライン非活性化とすることでパイプライン休止、実施形態1の動作に同じになる。バッファのパイプライン制御を無効、すなわち、パイプラインレジスタ機能を無効とする場合、バッファ13A1、13B1、バッファ13A3、13B3は、ラッチ動作を行わず、入力をスルーで出力する。例えばバッファ13A1、13B1、バッファ13A3、13B3が、スイッチとフリップフロップからなり、クロック信号等により、スルー状態とホールド状態に制御するラッチD型ラッチを含む場合、スイッチを、オン固定とし、入力を常にスルーで出力する。当該バッファをパイプラインレジスタとして機能させる場合には、例えばスイッチをオンオフさせ、サイクル単位に入力を取り込み保持する。さらに、データ端子数=36、バースト長=2BL0、BL1の場合、バッファ13A1、13B1、バッファ13A3、13B3によるパイプライン制御を無効とするとともに、アクティブ領域10-2、10-3の間のバッファ13A2、13B2による、パイプライン制御を無効にする構成とする。実施形態3においては、アクセスパスの近遠で、レイテンシーθと、CMDtoCMD期間βを可変とする仕様が可能となる。アクティブ領域を×36×2ビット=72IO分とした場合、バースト長=8BL0-7のメモリアレイバッファ13A1-A3、13B1-B3が活性化を、バースト長=2BL0-1に切り替えた場合バッファ13A2、13B2のみ活性化、13A1、A3、13B1、B3は非活性化、アクセスするアクティブ領域10-1、10-2、10-3、10-4は、選択アドレスにより、いずれか一つで十分である。アクセスするアクティブ領域10-1、10-2、10-3、10-4でCMDtoCMD期間のβを可変とする。図25は、実施形態3において、READ動作のバースト長の切替えを説明するタイミングチャートである。実施形態3では、バースト長=8をバースト長=2に切り替える。この場合、アクセスするアクティブ領域10-1、10-2、10-3、10-4でCMDtoCMD期間のβが可変される。図25Aを参照すると、アクセス領域10-1からBL0、BL1をREADする場合、4サイクルの10-1制御遅延、10-1選択時間=2サイクル、10-1出力遅延=4サイクルとされ、レイテンシーθ=10である。CMDtoCMD期間β=10である。図25Bを参照すると、アクセス領域10-2からBL2、BL3をREADする場合、3サイクルの10-2制御遅延、10-2選択時間=2サイクル、10-3出力遅延=3サイクルとされる。レイテンシーθ=8である。CMDtoCMD期間β=8である。図25Cを参照すると、アクセス領域10-3からBL4、BL5をREADする場合、2サイクルの10-2制御遅延、10-2選択時間=2サイクル、10-2出力遅延=2サイクルとされる。レイテンシーθ=6である。CMDtoCMD期間β=6である。図25Dを参照すると、アクセス領域10-4からBL6、BL7をREADする場合、1サイクルの10-4制御遅延、10-4選択時間=2サイクル、10-4出力遅延=2サイクルとされる。レイテンシーθ=4である。CMDtoCMD期間β=4である。アクティブ領域10-1、10-2、10-3、10-4でCMDtoCMD期間β、レイテンシーθが可変される。<実施形態4>メモリアレイ基本単位11においてサブコントローラ12を具備していることから、アクティブ領域をそれぞれサブバンクとして構成することも可能になる。図26は、本発明の実施形態4を説明する図である。図26では、1つのバンク14あたり、4つのサブバンク15を備え、アドレスコマンドバス、リードライトバスRWBSには、パイプラインレジスタとして機能する3段のバッファ13A1、13B1、バッファ13A2、13B2、バッファ13A3、13B3を備えている。バースト長=8の場合、1つのデータ端子には、8つのカラムBL0-7に対応する8ビットのデータBL0-BL7がシリアルに入出力され、36本のデータ端子に対して、リードライトバスは、36×2本のデータ線を備えている。バースト長=8に対応するBL0-BL7のうち、BL0/1は、3つのバッファ13Bを介してリードライトバスを転送され、アクセス領域10-1に書き込み/読み出しが行われ、BL2/3は、2つのバッファ13Bを介してリードライトバスを転送され、アクセス領域10-2に書き込み/読み出しが行われ、BL4/5は、1つのバッファ13Bを介してリードライトバスを転送され、アクセス領域10-3に書き込み/読み出しが行われ、BL6/7は、リードライトバスを転送され、アクセス領域10-4に書き込み/読み出しが行われる。バースト長=8用のアレイを、バースト長=2に切り替えた場合、アクティブ領域10-1、10-2、10-3、10-4でCMDtoCMD期間をβ―1、β―2、β―3、β―4と可変にした仕様が可能である。さらに、バンク14をサブバンク15に分割して制御する。バンク14内の複数のアクティブ領域10-1~10-4に対して、サブバンクの制御により、複数のアクティブ領域へアクセスすることが可能となる。この場合、アドレスコマンドバス制御信号線の転送経路、リードライトバスRWBSの転送経路において、場合によって、信号の衝突クラッシュが発生するタイミングが生じる。信号の衝突クラッシュが発生するタイミングを、コマンド入力に関する禁止入力として定義する。バンク14内の複数のアクティブ領域10-1~10-4に対するアクセスを行うにあたり、禁止入力とされるコマンド入力は行わないことが、誤動作回避の前提となる。図27は、コマンド禁止入力の例を示す図であり、異なるサブバンク同士のサブバンクtoサブバンクのコマンドCMD禁止ルールを説明する図である。複数のバンク構成のメモリアレイにおいて異なるサブバンクのアクセス領域へのアクセスを同時に行うことが可能である。図27Aでは、同一サブバンクのコマンド間隔READコマンドの間隔はβ-1に対して、図27B~Dでは、同一サブバンクのコマンド間隔はβ-2、β-3、β-4であるがいずれも、バースト長=2、異なるサブバンク間で出力遅延が互いに重なるため、当該サブバンク間のコマンド入力は禁止される。図28は、共通IO線CommonIO:CIOによるREAD、WRITE動作のタイミングチャートを示している。図28Aは、READtoWRITEREADコマンドに連続してWRITEコマンドが入力されるの場合、READによるIO線リードライトバスの占有が起こるため、γの延長がそのまま、CMDtoCMD期間βの延長になることを示している。後述するように、リードライトバスRWBSをコモンIOからIO別々とする分離IOSeparateIO:SIOとすれば、β=αとなる。図28Bに示すように、READtoREADREADコマンドの連続力では、β=α=2サイクル、図28Cに示すように、WRITEtoWRITEWRITEコマンドの連続入力では、β=α=2サイクルである。WRITEtoREADWRITEコマンドに続いてREADコマンド入力、REFto※WRITE/READ/REFリフレッシュコマンドに続いてWRITE/READ/REFコマンド入力、※toREFについても、β=αとなる。<実施形態5>図29は、本発明の実施形態5の構成を示す図である。リードライトバスRWBSを分離IOSeparateIO:SIOとし、WRITEとREADでデータ線を分離している。すなわち、WRITE専用バスWBS16、READ専用バスRBS17を備え、それぞれアクティブ領域間にバッファ13を備えている。WRITE専用バスWBS16はデータ制御回路7からメモリアレイのアクティブ領域への書き込みデータがパイプライン制御で転送される。READ専用バスRBS17は、アクティブ領域10からの読み出しデータをパイプライン制御でデータ制御回路7に転送する。バースト長=8場合、1つのデータ端子には、8つのカラムBL0-7に対応する8ビットのデータBL0-BL7がシリアルに入出力される。36本のデータ端子に対して、WRITE専用バス16のデータ線の本数は36×2本=72本、READ専用バスRBS17のデータ線の本数は36×2本=72本となる。バースト長=8に対応するBL0-BL7のうち、BL0/1は、データ制御回路7から、3つのバッファ13Bを介してWRITE専用バスWBS16を転送され、アクセス領域10-1に書き込まれ、BL2/3は、データ制御回路7から、2つのバッファ13Bを介してWRITE専用バスWBS16を転送され、アクセス領域10-2に書き込まれ、BL4/5は、データ制御回路7から、1つのバッファ13Bを介してWRITE専用バスWBS16を転送され、アクセス領域10-3に書き込まれ、BL6/7は、データ制御回路7からWRITE専用バスWBS16を転送されバッファ13Bの先には転送されない、アクセス領域10-4に書き込まれる。アクセス領域10-4から読み出されたデータBL6/7はREAD専用バスRBS17からデータ制御回路7に1サイクル以内で到着する。アクセス領域10-3から読み出されたデータBL4/5は、1つのバッファ13Bを介してREAD専用バスRBS17を転送され、2サイクル以内でデータ制御回路7に到着する。アクセス領域10-2から読み出されたデータBL2/3は、2つのバッファ13Bを介してREAD専用バスRBS17を転送され、3サイクル以内でデータ制御回路7に到着する。アクセス領域10-1から読み出されたデータBL0/1は、3つのバッファ13Bを介してREAD専用バスRBS17を転送され、4サイクル以内でデータ制御回路7に到着する。図30は、図29の実施形態5の動作を説明するタイミングチャートである。図30Aは、READtoWRITEREADコマンドに連続してWRITEコマンドが入力されるのタイミングチャートであり、βはαに等しくなっている。図30B、図30Cは、図29B、Cと同様であり、READtoREADREADコマンドが連続して入力されるでは、β=α=2サイクル、WRITEtoWRITEWRITEコマンドが連続して入力されるでは、β=α=2サイクルである。WRITEtoREADWRITEコマンドに連続してREADコマンドが入力される、REFto※WRITE/READ/REF、※toREFについても、β=αとなる。<実施形態6>次に本発明の実施形態6を説明する。図32は、アドレス割付の例である。メモリアレイの基本単位11をXアドレスのX11とX12で選択する例を示している。バースト長=8であり、リードライトバスRWBSは1本のデータ端子に対して8本あり、36本のデータ端子に対して、288本のIO線に対応するアクティブ領域10-1が選択される。X11、X12=0、0でメモリアレイ基本単位111、X11、X12=1、0でメモリアレイ基本単位112、X11、X12=0、1でメモリアレイ基本単位113、X11、X12=1、1でメモリアレイ基本単位114が選択され、メモリアレイ基本単位11内のロウワード線はX0-X10の11ビットで選択される。図33は、実施形態6において、制御線アドレスコマンドバス、IO線リードライトバスに対して、パラレルにアクティブ領域を選択している例である。図32のX11、X12は、無効don’tdonotcareとなり、カラムデコーダCOLDECODER側で、XアドレスのX11、X12の2ビットにより、アクティブ領域を選択している。1本のデータ端子に対応して入出力されるバースト長=8に対応するカラムBL0-7のデータうち、X11、X12=0、0でBL0/1、X11、X12=1、0でBL2/3、X11、X12=0、1でBL4/5、X11、X12=1、1でBL6/7が選択され、X0-X10で各メモリアレイ基本単位内のロウが選択される。ロウデコーダROWDECODER、カラムLデコーダCOLUMNDECODERを、ロウデコーダROWDECODERは、図の左側の4つのXDECを1つにまとめて示したものである。ロウとカラムで切り替えるプリデコーダ18を具備している。なお、図33において、プリデコーダ18は、製品製造時の設定やテストモードで切り替える。カラムデコーダCOLDECODER側がXアドレスのX11、X12でアクティブ領域を選択するときは、ロウデコーダROWDECODERでは、X11、X12をデコードしない。図34は、本実施形態の変形例を示す図である。XアドレスのX11はロウデコーダROWDECODERでデコードしロウデコーダでは、X12は無効don’tcare、X12をカラムデコーダでデコードしている。XアドレスのX12はカラムコーダCOLDECODERでデコードしカラムデコーダでは、X11は無効don’tcare、1本のデータ端子に対応して入出力されるバースト長=8に対応するカラムBL0-7のデータうち、X12=0のとき、BL0/0BL2/3が選択され、X12=1のとき、BL4/5、BL6/7が選択される。1本のデータ端子に対してリードライトバスRWBSは4本のデータ線IO線を有し、36本のデータ線に対して144本のデータ線IO線を含む。ロウデコーダROWDECODERでは、X11=0のとき、メモリアレイ基本単位111、113を選択し、X11=1のとき、メモリアレイ基本単位112、114を選択し、アドレスX0~X10でメモリアレイ基本単位内のロウを選択する。X11、X12=0、0では、メモリアレイ基本単位111のBL0-BL3、X11、X12=1、0では、メモリアレイ基本単位112のBL0-BL3、X11、X12=0、1では、メモリアレイ基本単位113のBL4-BL7、X11、X12=1、1では、メモリアレイ基本単位112のBL4-BL7が選択される。X0-X10で各メモリアレイ基本単位内のロウが選択される。アクティブ領域の選択の為に、ロウとカラムでアドレスを切り替えるプリデコーダ18を有している。切り替えは、半導体メモリの動作仕様製品出荷時固定でもいいし、テストモードによる切り替えでもよい。上記の通り、実施形態1、2を骨子として様々な派生が生じる。メモリセルへのアクセスレイテンシーをパイプライン化することで、レイテンシーは伸びるがサイクルを削減しながらメモリアレイ内のIO線のリソースを効率的に活用できるアレイ構成を提供する。このことにより、α、βを改善または維持しながら、θ、γに対してトレードオフの関係を利用することにより低消費電力化が可能になり、さらにメモリアレイのアクティブ領域の分割に応じたIO線リソースの活用が可能になった。関連技術では、アクセスパスの遠近によるアクセス時間を論じていたが、本発明によれば、パワーを削減すると同時に、ROWサイクルを改善するため、メモリセルアレイ内のIO線に着目し、メモリアレイの基本単位を分割し、パイプラインレジスタと、それらを制御するサブコントローラを配置するメモリセルアレイ構成を提供し、パワーと遅延に関するトレードオフの関係を利用した動作を可能としている。特に、アクティブ領域を分割して複数活性化することで、制御回路6、7からみて遠いメモリセルにアクセスする場合、または近いメモリセルにアクセスする場合といったIO線によるデータ転送距離が遠近と違うアクセスパターンを区別して、データ転送の制御を行うことが可能になった。メモリセルアレイの高速化は、従来、WORD線の長さや、BIT線の長さを短くし、メモリセルの基本単位を細分化することで高速化してきた。これにより、ROWサイクルαの短縮による高速化は進んだが、一方でメモリセルアレイを制御する制御回路の信号やIO線の遅延が無視できなくなってきた。この制御線やIO線に着目をし、制御線やIO線の細分化を進めるアレイ構成により、制御信号の遅延時間やIO線信号の遅延時間とパワーとのトレードオフの関係を利用することで、ROWサイクルを維持または削減しながら、消費電力パワーを削減し、同時にIO線リソースの有効活用を可能とするメモリセルアレイ構成を実現することができた。なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示請求の範囲を含むの枠内において、さらにその基本的技術思想に基づいて、実施形態の変更調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。