"半導体基板内の第1方向に並ぶ第1P型ウェル領域、第1N型ウェル領域及び第2P型ウェル領域と、前記第1P型ウェル領域に設けられた第1アクティブ領域、前記第2P型ウェル領域に設けられた第2アクティブ領域並びに、前記第1N型ウェル領域に設けられた前記第1方向に並ぶ第3アクティブ領域及び第4アクティブ領域と、前記第1P型ウェル領域、前記第1N型ウェル領域及び前記第2P型ウェル領域を用いて形成され、前記第1方向と直交する第2方向に隣接するメモリセルと、前記メモリセルに電気的に接続された信号線と、を含み、前記各メモリセルは、前記第1アクティブ領域上に形成された第1ゲート電極と、該第1ゲート電極両側の前記第1アクティブ領域内に形成された第1N型領域及び第2N型領域とを備える第1N型トランジスタと、前記第1アクティブ領域上で、前記第1ゲート電極に対し前記第2N型領域側に形成された第2ゲート電極と、該第2ゲート電極両側の前記第1アクティブ領域内に形成された前記第2N型領域及び第3N型領域とを備える第2N型トランジスタと、前記第3アクティブ領域上に形成され、前記第2ゲート電極に電気的に接続された第3ゲート電極と、該第3ゲート電極両側の前記第3アクティブ領域内に形成された第1P型領域及び第2P型領域とを備える第1P型トランジスタと、前記第2アクティブ領域上に形成された第4ゲート電極と、該第4ゲート電極両側の前記第2アクティブ領域内に形成された第4N型領域及び第5N型領域とを備える第3N型トランジスタと、前記第2アクティブ領域上で、前記第4ゲート電極に対し前記第5N型領域側に形成された第5ゲート電極と、該第5ゲート電極両側の前記第2アクティブ領域内に形成された前記第5N型領域及び第6N型領域とを備える第4N型トランジスタと、前記第4アクティブ領域上に形成され、前記第5ゲート電極に電気的に接続された第6ゲート電極と、該第6ゲート電極両側の前記第4アクティブ領域内に形成された第3P型領域及び第4P型領域とを備える第2P型トランジスタと、を含み、前記第2N型領域、前記第1P型領域及び前記第6ゲート電極が電気的に接続され、前記第5N型領域、前記第3P型領域及び前記第3ゲート電極が電気的に接続され、前記信号線は、前記第2方向に隣接する前記メモリセルの互いの前記第1ゲート電極及び、前記第1P型ウェル領域に電気的に接続された第1ワード線と、前記第2方向に隣接する前記メモリセルの互いの前記第4ゲート電極及び、前記第2P型ウェル領域に電気的に接続された第2ワード線と、を含む、ことを特徴とする半導体装置。前記第2方向に隣接する前記メモリセルが、互いの境界を軸として線対称に設けられ、前記境界に設けられた第1ダミーゲート電極を含み、前記第1ダミーゲート電極を挟んで隣接する前記メモリセルの互いの前記第1N型領域同士が、前記第1ダミーゲート電極下の前記第1P型ウェル領域で電気的に分離されている、ことを特徴とする請求項1に記載の半導体装置。前記第2方向に隣接する前記メモリセルが、互いの境界を軸として線対称に設けられ、前記境界に設けられた第2ダミーゲート電極を含み、前記第2ダミーゲート電極を挟んで隣接する前記メモリセルの互いの前記第4N型領域同士が、前記第2ダミーゲート電極下の前記第2P型ウェル領域で電気的に分離されている、ことを特徴とする請求項1に記載の半導体装置。隣接する前記メモリセルの各々の前記第1方向に、隣接する前記メモリセルと線対称に設けられた他のメモリセルを含み、隣接する前記メモリセルの前記第1ゲート電極が、前記他のメモリセルの前記第1ゲート電極と電気的に分離され、隣接する前記メモリセルの前記第4ゲート電極が、前記他のメモリセルの前記第4ゲート電極と電気的に分離されている、ことを特徴とする請求項1乃至3のいずれかに記載の半導体装置。隣接する前記メモリセルの前記第1P型ウェル領域と、前記他のメモリセルの前記第1P型ウェル領域とを電気的に分離する第2N型ウェル領域と、隣接する前記メモリセルの前記第2P型ウェル領域と、前記他のメモリセルの前記第2P型ウェル領域とを電気的に分離する第3N型ウェル領域と、を更に含むことを特徴とする請求項4に記載の半導体装置。隣接する前記メモリセルの前記第1P型ウェル領域と、前記他のメモリセルの前記第1P型ウェル領域とを電気的に分離する第1素子分離層と、隣接する前記メモリセルの前記第2P型ウェル領域と、前記他のメモリセルの前記第2P型ウェル領域とを電気的に分離する第2素子分離層と、を更に含むことを特徴とする請求項4又は5に記載の半導体装置。前記第1ワード線及び前記第2ワード線は、前記第2方向に延在されていることを特徴とする請求項1乃至6のいずれかに記載の半導体装置。前記信号線は、前記メモリセルの前記第1N型領域に電気的に接続された第1ビット線と、前記メモリセルの前記第4N型領域に電気的に接続された第2ビット線と、を更に含み、前記第1ビット線及び前記第2ビット線は、前記第1方向に延在されている、ことを特徴とする請求項1乃至7のいずれかに記載の半導体装置。前記第2P型ウェル領域に設けられた第5アクティブ領域を更に含み、前記各メモリセルは、前記第5アクティブ領域上に形成された第7ゲート電極と、該第7ゲート電極両側の前記第5アクティブ領域内に形成された第7N型領域及び第8N型領域とを備える第5N型トランジスタと、前記第5アクティブ領域上で、前記第7ゲート電極に対し前記第8N型領域側に形成された第8ゲート電極と、該第8ゲート電極両側の前記第5アクティブ領域内に形成された前記第8N型領域及び第9N型領域とを備える第6N型トランジスタと、を更に含み、前記第7ゲート電極が、前記第5ゲート電極に電気的に接続され、前記信号線は、前記第2方向に隣接する前記メモリセルの互いの前記第8ゲート電極及び、前記第2P型ウェル領域に電気的に接続された第3ワード線を含む、ことを特徴とする請求項1乃至8のいずれかに記載の半導体装置。前記第8ゲート電極に対し前記第9N型領域側に形成された第3ダミーゲート電極を含み、前記第3ダミーゲート電極を挟んで隣接する前記メモリセルの互いの前記第9N型領域同士が、前記第3ダミーゲート電極下の前記第2P型ウェル領域で電気的に分離されていることを特徴とする請求項9に記載の半導体装置。SRAMに上記のようなDTMOSを採用する場合には、DTMOSを採用するSRAM及びそれを備える半導体装置の製造プロセスが複雑になる、コストが高くなる、といった問題が生じ得る。また、低電圧化、低消費電力化のためにウェル領域ボディに所定の電位を印加して閾値電圧を制御しようとした場合、その回路構成によっては、SRAMセルの面積縮小化を図ることができない、といった問題が生じる場合がある。本発明の一観点によれば、半導体基板内の第1方向に並ぶ第1P型ウェル領域、第1N型ウェル領域及び第2P型ウェル領域と、前記第1P型ウェル領域に設けられた第1アクティブ領域、前記第2P型ウェル領域に設けられた第2アクティブ領域並びに、前記第1N型ウェル領域に設けられた前記第1方向に並ぶ第3アクティブ領域及び第4アクティブ領域と、前記第1P型ウェル領域、前記第1N型ウェル領域及び前記第2P型ウェル領域を用いて形成され、前記第1方向と直交する第2方向に隣接するメモリセルと、前記メモリセルに電気的に接続された信号線とを含む半導体装置が提供される。前記各メモリセルは、前記第1アクティブ領域上に形成された第1ゲート電極と、該第1ゲート電極両側の前記第1アクティブ領域内に形成された第1N型領域及び第2N型領域とを備える第1N型トランジスタと、前記第1アクティブ領域上で、前記第1ゲート電極に対し前記第2N型領域側に形成された第2ゲート電極と、該第2ゲート電極両側の前記第1アクティブ領域内に形成された前記第2N型領域及び第3N型領域とを備える第2N型トランジスタと、前記第3アクティブ領域上に形成され、前記第2ゲート電極に電気的に接続された第3ゲート電極と、該第3ゲート電極両側の前記第3アクティブ領域内に形成された第1P型領域及び第2P型領域とを備える第1P型トランジスタと、前記第2アクティブ領域上に形成された第4ゲート電極と、該第4ゲート電極両側の前記第2アクティブ領域内に形成された第4N型領域及び第5N型領域とを備える第3N型トランジスタと、前記第2アクティブ領域上で、前記第4ゲート電極に対し前記第5N型領域側に形成された第5ゲート電極と、該第5ゲート電極両側の前記第2アクティブ領域内に形成された前記第5N型領域及び第6N型領域とを備える第4N型トランジスタと、前記第4アクティブ領域上に形成され、前記第5ゲート電極に電気的に接続された第6ゲート電極と、該第6ゲート電極両側の前記第4アクティブ領域内に形成された第3P型領域及び第4P型領域とを備える第2P型トランジスタとを含み、前記第2N型領域、前記第1P型領域及び前記第6ゲート電極が電気的に接続され、前記第5N型領域、前記第3P型領域及び前記第3ゲート電極が電気的に接続される。前記信号線は、前記第2方向に隣接する前記メモリセルの互いの前記第1ゲート電極及び、前記第1P型ウェル領域に電気的に接続された第1ワード線と、前記第2方向に隣接する前記メモリセルの互いの前記第4ゲート電極及び、前記第2P型ウェル領域に電気的に接続された第2ワード線とを含む。開示の技術によれば、メモリセル面積の増加を抑えた、低電圧動作が可能なSRAMを備える半導体装置を実現することができる。また、そのような半導体装置を、製造プロセスの複雑化、高コスト化を抑えて、実現することができる。まず、第1の実施の形態について説明する。図1~図3は第1の実施の形態に係るSRAMの一例を示す図である。図1は要部平面模式図である。図2は図1の部分拡大模式図である。図3は要部断面模式図であって、Aは図2のM1-M1断面模式図、Bは図2のM2-M2断面模式図である。また、図4は第1の実施の形態に係るSRAMのメモリセルの回路図である。図1に示すSRAM1は、半導体基板10内に形成されたP型ウェル領域20、N型ウェル領域30及びP型ウェル領域40を有する。P型ウェル領域20、N型ウェル領域30及びP型ウェル領域40は、第1方向Sに並んで形成され、各々、第1方向Sと直交する第2方向Tに延在するように形成される。SRAM1は、このようなP型ウェル領域20、N型ウェル領域30及びP型ウェル領域40の組を複数有する。一組のP型ウェル領域20、N型ウェル領域30及びP型ウェル領域40を用いて、図1及び図2に示すようなメモリセル1aが形成される。各組の間、即ち一の組のP型ウェル領域20と他の組のP型ウェル領域20との間、一の組のP型ウェル領域40と他の組のP型ウェル領域40との間には、N型ウェル領域50が形成される。半導体基板10内には、図3に示すように、P型ウェル領域20、N型ウェル領域30、P型ウェル領域40及びN型ウェル領域50よりも深い領域に、N型ウェル領域ディープN型ウェル領域60が形成される。一の組のP型ウェル領域20とP型ウェル領域40の間は、N型ウェル領域30及びN型ウェル領域60によって電気的に分離される。一の組のP型ウェル領域20と他の組のP型ウェル領域20との間、一の組のP型ウェル領域40と他の組のP型ウェル領域40との間は、N型ウェル領域50及びN型ウェル領域60、並びに素子分離層11によって電気的に分離される。P型ウェル領域20及びP型ウェル領域40には、トランスファトランジスタTf1,Tf2及びドライバトランジスタDr1,Dr2が形成されるアクティブ領域20a及びアクティブ領域40aが設けられる。N型ウェル領域30には、ロードトランジスタLo1,Lo2が形成されるアクティブ領域30a及びアクティブ領域30bが設けられる。これらのアクティブ領域20a及びアクティブ領域40a並びに、アクティブ領域30a及びアクティブ領域30bは、半導体基板10に所定深さでここでは一例としてN型ウェル領域60よりも浅く形成された絶縁性の素子分離層11で画定される。SRAM1は、複数のメモリセル1aを有する。メモリセル1aの構成を、図1~図3を参照して詳細に説明する。メモリセル1aは、P型ウェル領域20のアクティブ領域20aに形成されたトランスファトランジスタTf1及びドライバトランジスタDr1並びに、N型ウェル領域30のアクティブ領域30aに形成されたロードトランジスタLo1を有する。トランスファトランジスタTf1及びドライバトランジスタDr1はNチャネル型MOSトランジスタNMOSであり、ロードトランジスタLo1はPチャネル型MOSトランジスタPMOSである。ここで、トランスファトランジスタTf1は、アクティブ領域20a上に形成されたゲート電極2a並びに、そのゲート電極2a両側のアクティブ領域20a内に形成されたN型領域3a及びN型領域3bを有する。ドライバトランジスタDr1は、アクティブ領域20a上で上記ゲート電極2aに対してN型領域3b側に形成されたゲート電極2b並びに、そのゲート電極2b両側のアクティブ領域20a内に形成されたN型領域3b及びN型領域3cを有する。ロードトランジスタLo1は、アクティブ領域30a上に形成されたゲート電極2c並びに、そのゲート電極2c両側のアクティブ領域30a内に形成されたP型領域3d及びP型領域3eを有する。尚、ドライバトランジスタDr1のゲート電極2bと、ロードトランジスタLo1のゲート電極2cとは、電気的に接続され、例えば一体で一本のゲート電極として形成することができる。更に、メモリセル1aは、P型ウェル領域40のアクティブ領域40aに形成されたトランスファトランジスタTf2及びドライバトランジスタDr2並びに、N型ウェル領域30のアクティブ領域30bに形成されたロードトランジスタLo2を有する。トランスファトランジスタTf2及びドライバトランジスタDr2はNMOSであり、ロードトランジスタLo2はPMOSである。ここで、トランスファトランジスタTf2は、アクティブ領域40a上に形成されたゲート電極2d並びに、そのゲート電極2d両側のアクティブ領域40a内に形成されたN型領域3f及びN型領域3gを有する。ドライバトランジスタDr2は、アクティブ領域40a上で上記ゲート電極2dに対してN型領域3g側に形成されたゲート電極2e並びに、そのゲート電極2e両側のアクティブ領域40a内に形成されたN型領域3g及びN型領域3hを有する。ロードトランジスタLo2は、アクティブ領域30b上に形成されたゲート電極2f並びに、そのゲート電極2f両側のアクティブ領域30b内に形成されたP型領域3i及びP型領域3jを含む。尚、ドライバトランジスタDr2のゲート電極2eと、ロードトランジスタLo2のゲート電極2fとは、電気的に接続され、例えば一体で一本のゲート電極として形成することができる。メモリセル1aにおいて、ゲート電極2c及びゲート電極2b、P型領域3i及びN型領域3gは、ゲート電極2cとP型領域3iに接続されたコンタクト電極4i及び、N型領域3gに接続されたコンタクト電極4gを介して、電気的に接続される。更に、メモリセル1aにおいて、ゲート電極2f及びゲート電極2e、P型領域3d及びN型領域3bは、ゲート電極2fとP型領域3dに接続されたコンタクト電極4d及び、N型領域3bに接続されたコンタクト電極4bを介して、電気的に接続される。尚、コンタクト電極4i及びコンタクト電極4dは、所謂シェアードコンタクト電極である。トランスファトランジスタTf1のN型領域3aは、コンタクト電極4aを介して、ビット線対の一方のビット線BLに電気的に接続され、トランスファトランジスタTf2のN型領域3fは、コンタクト電極4fを介して、ビット線対のもう一方のビット線XBLに電気的に接続される。ビット線BL及びビット線XBLは、このSRAM1では、第1方向Sに延在される。ドライバトランジスタDr1のN型領域3c及びドライバトランジスタDr2のN型領域3hはそれぞれ、コンタクト電極4c及びコンタクト電極4hを介して、グランド電位線Vssに電気的に接続される。ロードトランジスタLo1のP型領域3e及びロードトランジスタLo2のP型領域3jはそれぞれ、コンタクト電極4e及びコンタクト電極4jを介して、電源電位線Vccに電気的に接続される。このSRAM1では、トランスファトランジスタTf1のゲート電極2a及び、トランスファトランジスタTf2のゲート電極2dはそれぞれ、コンタクト電極4m及びコンタクト電極4nを介して、ワード線WL1及びワード線WL2に電気的に接続される。ワード線WL1及びワード線WL2は、このSRAM1では、第2方向Tに延在される。尚、ワード線WL1及びワード線WL2は、同じ電位レベルとされる。図1に示すように、一対のN型ウェル領域50に挟まれた、1組のP型ウェル領域20、N型ウェル領域30及びP型ウェル領域40を用いて、上記のような構成を有するメモリセル1aが、第2方向Tに、その境界Baを軸として線対称に複数設けられる。SRAM1では、1組のP型ウェル領域20、N型ウェル領域30及びP型ウェル領域40上で第2方向Tに隣接するメモリセル1aの境界Baに、ダミーゲート電極2が設けられる。ダミーゲート電極2の下には、P型のアクティブ領域20aP型ウェル領域20が存在する。それにより、SRAM1において、第2方向Tに隣接するメモリセル1aのN型領域3aビット線BL同士或いはN型領域3c同士が電気的に分離される。同様に、SRAM1においては、ダミーゲート電極2の下に存在するP型のアクティブ領域40aP型ウェル領域40により、第2方向Tに隣接するメモリセル1aのN型領域3h同士或いはN型領域3fビット線XBL同士が電気的に分離される。また、SRAM1においては、ダミーゲート電極2の下に存在するN型のアクティブ領域30aN型ウェル領域30により、第2方向Tに隣接するメモリセル1aのP型領域3j同士或いはP型領域3e同士が電気的に分離される。あるメモリセル1aのトランスファトランジスタTf1のゲート電極2aにコンタクト電極4mを介して電気的に接続されたワード線WL1は、第2方向Tに隣接するメモリセル1aのトランスファトランジスタTf1のゲート電極2aにも同様に電気的に接続される。また、あるメモリセル1aのトランスファトランジスタTf2のゲート電極2dにコンタクト電極4nを介して電気的に接続されたワード線WL2は、第2方向Tに隣接するメモリセル1aのトランスファトランジスタTf2のゲート電極2dにも同様に電気的に接続される。SRAM1のP型ウェル領域20及びP型ウェル領域40にはそれぞれ、素子分離層11で画定されたP型タップ領域21及びP型タップ領域41が形成される。N型ウェル領域30にも同様に、素子分離層11で画定されたN型タップ領域31が形成される。N型タップ領域31には、コンタクト電極31aが接続される。各メモリセル1aのトランスファトランジスタTf1のゲート電極2aに電気的に接続されたワード線WL1は、コンタクト電極21aを介して、P型タップ領域21に電気的に接続される。トランスファトランジスタTf2のゲート電極2dに電気的に接続されたワード線WL2も同様に、コンタクト電極41aを介して、P型タップ領域41に電気的に接続される。即ち、第2方向Tに隣接するメモリセル1aのトランスファトランジスタTf1のゲート電極2aと、それらのトランスファトランジスタTf1及びドライバトランジスタDr1が形成されるP型ウェル領域20とが短絡される。同様に、第2方向Tに隣接するメモリセル1aのトランスファトランジスタTf2のゲート電極2dと、それらのトランスファトランジスタTf2及びドライバトランジスタDr2が形成されるP型ウェル領域40とが短絡される。これにより、SRAM1の各メモリセル1aについて、図4に示すような回路が実現される。メモリセル1aでは、ラッチ部データ記憶部のNode1とNode2において、Node1がLowLレベル且つNode2がHighHレベル、或いは、Node1がHレベル且つNode2がLレベル、という2種類の状態を区別することで、0或いは1が記憶される。第1方向Sに隣接するメモリセル1a同士は、図3Bに示すように、P型ウェル領域20、N型ウェル領域30及びP型ウェル領域40を挟む一対のN型ウェル領域50、それらN型ウェル領域50よりも深い領域に位置するN型ウェル領域60、及び素子分離層11で電気的に分離される。第1方向Sに隣接するメモリセル1aは、その境界Bbを軸として線対称に設けられる。図1に示すように、第2方向Tに並ぶ各メモリセル1aのトランスファトランジスタTf1のゲート電極2aは、当該各メモリセル1aの第1方向Sに隣接するトランスファトランジスタTf1のゲート電極2aとそれぞれ電気的に分離される。同様に、第2方向Tに並ぶメモリセル1aのトランスファトランジスタTf2のゲート電極2dは、当該各メモリセル1aの第1方向Sに隣接するトランスファトランジスタTf2のゲート電極2dとそれぞれ電気的に分離される。第1の実施の形態に係るSRAM1は、例えば、以上のような構成を有している。尚、SRAM1において、ゲート電極2a~2f及びダミーゲート電極2の下にはゲート酸化膜が形成される。SRAM1において、ゲート電極2a~2f及びダミーゲート電極2の側壁には、サイドウォールスペーサが形成されてもよい。また、SRAM1において、ゲート電極2a~2f及びダミーゲート電極2並びに、N型領域3a,3b,3c,3f,3g,3h,3p、P型領域3d,3e,3i,3j,3q、N型タップ領域31、P型タップ領域21,41の表層には、サリサイド層が形成されてもよい。また、SRAM1において、各NMOSトランスファトランジスタTf1,Tf2及びドライバトランジスタDr1,Dr2及びPMOSロードトランジスタLo1,Lo2には、エクステンション領域、ハロ領域が形成されてもよい。第1の実施の形態に係るSRAM1との比較のため、ここで別形態のSRAMについて述べる。図5は別形態のSRAMの一例を示す図であって、Aは要部平面模式図、BはAのM3-M3断面模式図である。また、図6は別形態のSRAMのメモリセルの回路図である。尚、図5では、説明の便宜上、上記のSRAM1と同等又は対応する要素には同じ符号を付している。図5に示すSRAM100は、半導体基板110の、交互に並んだP型ウェル領域120及びN型ウェル領域130に形成される。P型ウェル領域120及びN型ウェル領域130よりも深い領域には、N型ウェル領域ディープN型ウェル領域160が設けられる。SRAM100のメモリセル100aは、P型ウェル領域120のアクティブ領域120aに形成されたトランスファトランジスタTf1及びドライバトランジスタDr1を有する。更に、メモリセル100aは、そのP型ウェル領域120に隣接するN型ウェル領域130のアクティブ領域130aに形成されたロードトランジスタLo1及び、アクティブ領域130bに形成されたロードトランジスタLo2を有する。更に、メモリセル100aは、そのN型ウェル領域130に隣接する、もう一方のP型ウェル領域120のアクティブ領域120aに形成されたトランスファトランジスタTf2及びドライバトランジスタDr2を有する。このようなメモリセル100aが、第2方向Tにその境界を軸として線対称に設けられ、第1方向Sにその境界を軸として線対称に設けられる。第1方向Sに隣接するメモリセル100aは、P型ウェル領域120を共用して形成される。また、第1方向Sに隣接するメモリセル100aでは、各トランスファトランジスタTf1のゲート電極2a同士が、P型ウェル領域120上の素子分離層111の上で電気的に接続される。同様に、各トランスファトランジスタTf2のゲート電極2d同士が、P型ウェル領域120上の素子分離層111の上で電気的に接続される。そして、第1方向Sに隣接するメモリセル100aのゲート電極2a同士及びゲート電極2d同士は、第1方向Sに延在される共通のワード線WLに電気的に接続される。図5Bには、ゲート電極2aとワード線WLを電気的に接続するコンタクト電極4mを点線で図示している。第2方向Tに隣接するメモリセル100aについては、トランスファトランジスタTf1のN型領域3a同士、トランスファトランジスタTf2のN型領域3f同士が共用される。第2方向Tに隣接するメモリセル100aでは、ドライバトランジスタDr1のN型領域3c同士、ドライバトランジスタDr2のN型領域3h同士が共用される。第2方向Tに隣接するメモリセル100aでは、ロードトランジスタLo1のP型領域3e同士、ロードトランジスタLo2のP型領域3j同士が共用される。そして、共用されるN型領域3aが、コンタクト電極4aを介して、第2方向Tに延在されるビット線BLに電気的に接続され、共用されるN型領域3fが、コンタクト電極4fを介して、第2方向Tに延在されるビット線XBLに電気的に接続される。共用されるN型領域3c同士及びN型領域3h同士は、グランド電位線Vssに電気的に接続され、共用されるP型領域3e同士及びP型領域3j同士は、電源電位線Vccに電気的に接続される。SRAM100のP型ウェル領域120にはそれぞれ、P型タップ領域121が形成され、N型ウェル領域130には、N型タップ領域131が形成される。P型ウェル領域120及びN型ウェル領域130にはそれぞれコンタクト電極121a及びコンタクト電極131aが接続される。P型ウェル領域120及びN型ウェル領域130の電位はそれぞれ、P型タップ領域121及びN型タップ領域131で引き出される。以上のような構成により、SRAM100の各メモリセル100aについて、図6に示すような回路が実現される。SRAM100では、第1方向Sに並ぶメモリセル100aでワード線WLが共用され、また、第2方向Tに並ぶメモリセル100aでビット線BL及びビット線XBLが共用される。そのため、ワード線WLが第1方向Sに延在され、ビット線BL及びビット線XBLが第2方向Tに延在される。また、このSRAM100では、ワード線WLに電気的に接続されるトランスファトランジスタTf1のゲート電極2aと、そのトランスファトランジスタTf1が形成されるP型ウェル領域120とは、短絡されない。同様に、ワード線WLに電気的に接続されるトランスファトランジスタTf2のゲート電極2dと、そのトランスファトランジスタTf2が形成されるP型ウェル領域120とは、短絡されない。今、このようなSRAM100について、電源電圧動作電圧を低下低電圧化させることを考える。例えば、SRAM100の電源電圧が1.2Vであった場合、その電源電圧を1.0Vに低下させることを考える。この場合、SRAM100の構成を変更せず、そのまま電源電圧を低下させると、オン電流Ionの不足を招き、SRAM100が動作しなくなる。そのため、メモリセル100a内のトランジスタのゲート幅アクティブ領域幅Wを大きくしなければならず、その結果、セル面積の増加を招いてしまう。例えば、65nmテクノロジの場合を例に挙げると、電源電圧1.2Vでは0.5μm2のメモリセル1.2Vセルというが報告されているアイイーイーイー2004シンポジウムオンヴィエルエスアイテクノロジーダイジェストオブテクニカルペーパーズIEEE2004SymposiumonVLSITechnologyDigestofTechnicalPapers,2004年,pp.10-11。この1.2Vセルをベースに、電源電圧を1.0Vに低下させたメモリセル1.0Vセルというを考えると、オン電流Ionの不足分を補うためには、トランスファトランジスタ及びドライバトランジスタのアクティブ領域幅Wを205nmに変更することが必要になると推察される。参考までに、このような1.0Vセルについて推察される各部のサイズを図7Aに示す。1.0Vセルのセル面積は概ね、1.17μm×0.5μm=0.585μm2と見積もられる。ここで更に、電源電圧を0.5Vに低下させたメモリセル0.5Vセルというを考えると、オン電流Ionの不足分を補うためには、図7B及び図8に示すように、全トランジスタのアクティブ領域幅Wを、1.0Vセルの時の4倍にすることが必要になると推察される。0.5Vセルのセル面積は概ね、2.88μm×0.5μm=1.44μm2と見積もられる。一方、低電圧でオン電流Ionを確保する技術として、DTMOS技術がある。次に、このようなDTMOS技術を用いたSRAMの一例について説明する。図9及び図10はDTMOS技術を用いたSRAMの一例を示す図である。図9は要部平面模式図である。図10は要部断面模式図であって、Aは図9のM4-M4断面模式図、Bは図9のM5-M5断面模式図、Cは図9のM6-M6断面模式図である。尚、図9及び図10では、説明の便宜上、上記のSRAM1及びSRAM100と同等又は対応する要素には同じ符号を付している。複数のメモリセル200aを有するSRAM200では、半導体基板210a、埋め込み絶縁層BOX層210b及び半導体層210cの積層構造を有するSOI基板210が用いられる。また、素子分離層として、BOX層210bに達する素子分離層FullTrench;FT211a及び、FT211aよりも浅い素子分離層PartialTrench;PT211bが用いられる。更に、SRAM200では、トランスファトランジスタTf1のゲート電極2aを、トランスファトランジスタTf1及びドライバトランジスタDr1が形成されるP型ウェル領域120と短絡させる貫通コンタクト電極212が用いられる。また、トランスファトランジスタTf2のゲート電極2dを、トランスファトランジスタTf2及びドライバトランジスタDr2が形成されるP型ウェル領域120と短絡させる貫通コンタクト電極212が用いられる。図10Aには、P型ウェル領域120のアクティブ領域120aに沿った断面を模式的に図示し、図10Bには、P型ウェル領域120内の素子分離層FT211a及びPT211bに沿った断面を模式的に図示している。貫通コンタクト電極212は、ゲート電極2a、ゲート電極2dと部分的に接続され、BOX層210bとの間に半導体層210cを残して設けられたPT211bを貫通して、P型ウェル領域120に達している。このような貫通コンタクト電極212に、第1方向Sに延在されるワード線WLが電気的に接続され、ゲート電極2aとその下のP型ウェル領域120が短絡され、ゲート電極2dとその下のP型ウェル領域120が短絡される。SRAM200では、一のワード線WL例えばWL_1と貫通コンタクト電極212で短絡されるP型ウェル領域120が、他のワード線WL例えばWL_0,WL_2と貫通コンタクト電極212で短絡されるP型ウェル領域120と、電気的に分離される。SRAM200では、このようなP型ウェル領域120の電気的な分離が、SOI基板210のBOX層210b及び、FT211aで行われる。これにより、各メモリセル200aにおいて、トランスファトランジスタTf1のゲート電極2aワード線と、トランスファトランジスタTf1及びドライバトランジスタDr1のP型ウェル領域120とが短絡されたDTMOS構造が得られる。同様に、トランスファトランジスタTf2のゲート電極2dワード線と、トランスファトランジスタTf2及びドライバトランジスタDr2のP型ウェル領域120とが短絡されたDTMOS構造が得られる。尚、N型ウェル領域130のロードトランジスタLo1及びロードトランジスタLo2は、DTMOS構造とせず、N型ウェル領域130の電位引き出しのために、図10Cのようにコンタクト電極131aを設けたN型タップ領域131が形成される。SRAM200では、SOI基板210を用いるため、PT211bとBOX層210bの間の半導体層210cにより、N型ウェル領域130の電位が引き出される。SRAM200では、上記のように貫通コンタクト電極212、SOI基板210、PT211b等を用いてDTMOS構造を形成することで、先のSRAM1で述べた図4と同様の回路が実現される。しかし、このSRAM200のように、貫通コンタクト電極212、SOI基板210、PT211bを用いると、例えば上記のSRAM100に比べ、その製造プロセスが複雑になり、製造コストも高くなる。貫通コンタクト電極212、SOI基板210、PT211bを用いず、上記のSRAM100と同様の概念及び技術で図4のような回路を実現しようとすると、例えば、次の図11及び図12に示すようなSRAMが考えられる。図11及び図12は別形態のSRAMの別例を示す図である。図11は要部平面図である。図12は要部断面模式図であって、Aは図11のM7-M7断面模式図、Bは図11のM8-M8断面模式図である。尚、説明の便宜上、図11及び図12では、上記のSRAM1及びSRAM100と同等又は対応する要素には同じ符号を付している。ワード線は第1方向Sに延在され、ビット線は第2方向Tに延在される。SRAM300は、複数のメモリセル300aを有する。SRAM300では、SOI基板が用いられない。そのため、図12Aのように、一のワード線と短絡されるP型ウェル領域120は、他のワード線と短絡されるP型ウェル領域120と、素子分離層111、N型ウェル領域130及びN型ウェル領域160によって電気的に分離される。P型ウェル領域120にはそれぞれ、P型タップ領域121が形成され、P型タップ領域121とワード線をコンタクト電極121aを介して電気的に接続することで、P型ウェル領域120とワード線が短絡される。このような構造を採用することで、上記図4のような回路が実現される。但し、このようなSRAM300の場合、第2方向Tに隣接するメモリセル300a間でP型ウェル領域120同士を電気的に分離する構造であるため、セル面積が増加する。即ち、図12Aを例にとると、第2方向Tに隣接するメモリセル300a間でN型領域3aが共用できないため、メモリセル300aの片側につき、コンタクト電極4aの半分の長さL1及び、コンタクト電極4aから素子分離層111までのN型領域3aの長さL2が増加する。更に、P型ウェル領域120上の素子分離層111の長さL3及び、N型ウェル領域130上の素子分離層111の長さL4が増加する。このような長さL1~L4の増加が、メモリセル300aの両側で発生する。更に、図12Bのように、P型ウェル領域120内にP型タップ領域121を追加することになるため、第1方向Sでは、片側につき長さL5が増加する。また、このようなSRAM300の場合、第2方向Tに隣接するメモリセル300a間では、アクティブ領域120aの連続性が途切れて狭ソースドレイン幅長さL2の箇所となるため、駆動能力の劣化が引き起こされる可能性がある。NMOSの駆動能力劣化は、リード電流を劣化させる。SRAM300について、上記のような増加分の長さL1~L5は、例えば、長さL1~L4の合計が0.49μm両側で0.98μm、長さL5が0.055μm両側で0.11μmと考えることができる。一方、SRAM100のメモリセル100aを、上記のように1.0Vセル図7Aとした場合、そのセル面積は概ね、1.17μm×0.5μm=0.585μm2と見積もられる。メモリセル100aを、上記のように0.5Vセル図7Bとした場合には、そのセル面積は概ね、2.88μm×0.5μm=1.44μm2と見積もられる。SRAM300のメモリセル300aでは、長さL1~L5を考慮すると、そのセル面積は概ね、1.17μm0.11μm×0.5μm0.98μm=1.8944μm2と見積もられる。SRAM300のメモリセル300aを採用するよりも、0.5Vセルを採用した方が、まだセル面積の増加を抑えることができ、この計算例では、SRAM300は比較的面積ペナルティが大きい構造となる。これに対し、上記第1の実施の形態に係るSRAM1によれば、貫通コンタクト電極、SOI基板、PTを用いず、且つ、セル面積の増加を抑えて、動作電圧の低減低電圧化が可能な図4のような回路を実現することができる。SRAM1では、図1、図2及び図3Aのように、第2方向Tに並ぶメモリセル1aの、各トランスファトランジスタTf1のゲート電極2aが、第2方向Tに延在されるワード線WL1にコンタクト電極21aで電気的に接続される。ワード線WL1は、トランスファトランジスタTf1及びドライバトランジスタDr1が形成されるP型ウェル領域20のP型タップ領域21に電気的に接続される。これにより、第2方向Tに並ぶ各メモリセル1aにおいて、トランスファトランジスタTf1のゲート電極2aワード線WL1と、トランスファトランジスタTf1及びドライバトランジスタDr1が形成されるP型ウェル領域20とが、短絡されるDTMOS。同様に、SRAM1では、第2方向Tに並ぶメモリセル1aの、各トランスファトランジスタTf2のゲート電極2dが、ワード線WL2にコンタクト電極41aで電気的に接続される。ワード線WL2は、トランスファトランジスタTf2及びドライバトランジスタDr2が形成されるP型ウェル領域40のP型タップ領域41に電気的に接続される。これにより、第2方向Tに並ぶ各メモリセル1aにおいて、トランスファトランジスタTf2のゲート電極2dワード線WL2と、トランスファトランジスタTf2及びドライバトランジスタDr2が形成されるP型ウェル領域40とが、短絡されるDTMOS。このようなDTMOS構造を採用することで、動作電圧の低電圧化におけるオン電流Ionの確保が図られる。SRAM1では、第2方向Tに隣接するメモリセル1aについては、第1方向Sに延在されるビット線BLにコンタクト電極4aで電気的に接続されるN型領域3aを共用できない。そのため、第2方向Tに隣接するメモリセル1aについてそれぞれ、N型領域3aが形成される。N型領域3a間は、第2方向Tに隣接するメモリセル1a間に設ける、ダミーゲート電極2下のP型のアクティブ領域20aによって、電気的に分離される。ダミーゲート電極2の利用により、アクティブ領域20aの連続性を保ちつつ、第2方向Tに隣接するメモリセル1aのN型領域3a同士が電気的に分離される。同様に、SRAM1では、第2方向Tに隣接するメモリセル1aについては、第1方向Sに延在されるビット線XBLにコンタクト電極4fで電気的に接続されるN型領域3fを共用できないため、それぞれN型領域3fが形成される。N型領域3f間は、第2方向Tに隣接するメモリセル1a間に設ける、ダミーゲート電極2下のP型のアクティブ領域40aによって、その連続性を保ちつつ、電気的に分離される。第2方向Tに隣接するメモリセル1aの境界Baにダミーゲート電極2を設けることによるメモリセル1aの、1.0Vセル図7Aに対する第2方向Tの長さの増加は、例えば、片側で0.12μm両側で0.24μmである。また、SRAM1では、第1方向Sに隣接するメモリセル1aのP型ウェル領域20間及びP型ウェル領域40間が、素子分離層11、N型ウェル領域50及びN型ウェル領域60によって電気的に分離される。メモリセル1aでは、N型ウェル領域50を設けることで、1.0Vセルに対して第1方向Sの長さが増加するが、その増加は、例えば、片側で0.235μm両側で0.47μmである。更に、SRAM1では、第1方向Sに隣接するメモリセル1aのトランスファトランジスタTf1のゲート電極2a同士、トランスファトランジスタTf2のゲート電極2d同士が共用できないため、分割される。尚、この分割は、第1方向Sに隣接するメモリセル1a間に設けるN型ウェル領域50の範囲内に収まる。SRAM1では、例えば、1.0Vセルに対して上記のような長さの増加が生じた場合、そのセル面積は概ね、1.17μm0.47μm×0.5μm0.24μm=1.2136μm2と見積もられる。SRAM1のメモリセル1aでは、0.5Vセル図7B,セル面積1.44μm2よりもそのセル面積を抑えることが可能になる。このように第1の実施の形態に係るSRAM1によれば、貫通コンタクト電極、SOI基板、PTを用いず、セル面積の増加を抑えて、0.5Vといった動作電圧の低電圧化を実現することが可能になる。上記のような構成を有するSRAM1は、例えば、以下のようにして形成することができる。上記SRAM1の形成方法の一例を、図13~図23を参照して説明する。図13は第1の実施の形態に係る素子分離層及び犠牲酸化層形成工程の一例の説明図であって、Aは要部平面模式図、BはAのN1a-N1a断面模式図、CはAのN2a-N2a断面模式図である。まず、図13に示すように、P型の半導体基板10に、素子分離層11及び犠牲酸化層12を形成する。素子分離層11は、例えば、STIShallowTrenchIsolation法を用いて、半導体基板10の表面から300nmの深さで形成される。素子分離層11の形成により、SRAM1のNMOS、PMOSが形成されるアクティブ領域、及びタップ領域が画定される。素子分離層11で画定される半導体基板10の表層部に、例えば、熱酸化法を用いて、犠牲酸化層12を形成する。尚、この工程では、半導体基板10に素子分離層11を形成した後、半導体基板10の表層部に犠牲酸化層12を形成しても、半導体基板10の表層部に犠牲酸化層12を形成した後、素子分離層11を形成してもよい。図14は第1の実施の形態に係るP型ウェル領域形成工程の一例の説明図であって、Aは要部平面模式図、BはAのN1b-N1b断面模式図、CはAのN2b-N2b断面模式図である。素子分離層11及び犠牲酸化層12の形成後、図14に示すように、P型ウェル領域20及びP型ウェル領域40を形成する。P型ウェル領域20及びP型ウェル領域40は、フォトリソグラフィ技術及びイオン注入技術を用い、NMOSトランスファトランジスタ及びドライバトランジスタを形成する領域、及びNMOSのタップ領域に、ボロン等のP型不純物71を導入して、形成する図14A,B。P型不純物71は、犠牲酸化層12を通って半導体基板10内に導入され、その後、この工程で或いは後の工程で行われるアニールによって拡散、活性化される。半導体基板10の、素子分離層11で画定され、P型不純物71が導入された領域が、P型のアクティブ領域20a及びアクティブ領域40a並びに、後述のP型タップ領域21及びP型タップ領域41が形成される領域となる。P型不純物71のイオン注入後、更にNMOSの閾値電圧調整用のイオン注入所謂チャネル注入を行ってもよい。尚、P型不純物71のイオン注入を、NMOSのチャネル注入と兼ねてもよい。図15は第1の実施の形態に係るN型ウェル領域形成工程の一例の説明図であって、Aは要部平面模式図、BはAのN1c-N1c断面模式図、CはAのN2c-N2c断面模式図である。P型ウェル領域20及びP型ウェル領域40の形成後、図15に示すように、N型ウェル領域30及びN型ウェル領域50を形成する。N型ウェル領域30は、フォトリソグラフィ技術及びイオン注入技術を用い、PMOSロードトランジスタを形成する領域、及びPMOSのタップ領域に、リン、ヒ素等のN型不純物72を導入して、形成する図15A,C。N型ウェル領域50は、形成するメモリセル1aの第1方向Sの境界Bbが含まれる領域に、N型不純物72を導入して、形成する図15A,C。N型不純物72は、犠牲酸化層12を通って半導体基板10内に導入され、その後、この工程で或いは後の工程で行われるアニールによって拡散、活性化される。半導体基板10の、素子分離層11で画定され、N型不純物72が導入された領域が、N型のアクティブ領域30a及びアクティブ領域30b並びに、後述のN型タップ領域31が形成される領域となる。N型不純物72のイオン注入後、更にPMOSの閾値電圧調整用のイオン注入所謂チャネル注入を行ってもよい。尚、N型不純物72のイオン注入を、PMOSのチャネル注入と兼ねてもよい。図16は第1の実施の形態に係るディープN型ウェル領域形成工程の一例の説明図であって、Aは要部平面模式図、BはAのN1d-N1d断面模式図、CはAのN2d-N2d断面模式図である。N型ウェル領域30及びN型ウェル領域50の形成後、図16に示すように、N型ウェル領域ディープN型ウェル領域60を形成する。N型ウェル領域60は、フォトリソグラフィ技術及びイオン注入技術を用い、SRAM1を形成する領域に、リン、ヒ素等のN型不純物73を導入して、形成する図16A~C。N型不純物73は、犠牲酸化層12を通り、先に半導体基板10内に形成したP型ウェル領域20及びP型ウェル領域40並びに、N型ウェル領域30及びN型ウェル領域50よりも深い領域に導入される。導入されたN型不純物73は、その後、この工程で或いは後の工程で行われるアニールによって拡散、活性化される。図17は第1の実施の形態に係るゲート酸化膜及びゲート電極形成工程の一例の説明図であって、Aは要部平面模式図、BはAのN1e-N1e断面模式図、CはAのN2e-N2e断面模式図である。N型ウェル領域60の形成まで行った後、図17に示すように、ゲート酸化膜5、ゲート電極2a~2f及びダミーゲート電極2を形成する。ゲート酸化膜5、ゲート電極2a~2f及びダミーゲート電極2は、例えば、犠牲酸化層12の除去後、半導体基板10上に酸化膜を形成し、当該酸化膜上にポリシリコンを形成し、フォトリソグラフィ技術及びエッチング技術を用い、形成する。ゲート酸化膜5、ゲート電極2a~2f及びダミーゲート電極2は、例えば、半導体基板10の表面からの高さが100nmとなるように、形成する。図18は第1の実施の形態に係るN型エクステンション領域及びP型ハロ領域形成工程の一例の説明図であって、Aは要部平面模式図、BはAのN1f-N1f断面模式図、CはAのN2f-N2f断面模式図である。ゲート酸化膜5、ゲート電極2a~2f及びダミーゲート電極2の形成後、図18に示すように、N型エクステンション領域74a及びP型ハロ領域75aを形成する。N型エクステンション領域74a及びP型ハロ領域75aは、フォトリソグラフィ技術及びイオン注入技術を用いて形成する。N型エクステンション領域74aは、NMOSを形成する領域の半導体基板10アクティブ領域20a及びアクティブ領域40aで、NMOSの各ゲート電極2a,2b,2d,2e及びダミーゲート電極2の両側に、形成する図18A,B。P型ハロ領域75aは、N型エクステンション領域74aよりも深く、N型エクステンション領域74aを囲むように、形成する図18B。N型エクステンション領域74a及びP型ハロ領域75aに導入された不純物は、この工程で或いは後の工程で行われるアニールによって拡散、活性化される。図19は第1の実施の形態に係るP型エクステンション領域及びN型ハロ領域形成工程の一例の説明図であって、Aは要部平面模式図、BはAのN1g-N1g断面模式図、CはAのN2g-N2g断面模式図である。図18と同様に、図19に示すように、P型エクステンション領域74b及びN型ハロ領域75bを形成する。P型エクステンション領域74b及びN型ハロ領域75bは、フォトリソグラフィ技術及びイオン注入技術を用いて形成する。P型エクステンション領域74bは、PMOSを形成する領域の半導体基板10アクティブ領域30a及びアクティブ領域30bで、PMOSの各ゲート電極2c,2f及びダミーゲート電極2の両側に、形成する図19A,C。N型ハロ領域75bは、P型エクステンション領域74bよりも深く、P型エクステンション領域74bを囲むように、形成する図19C。P型エクステンション領域74b及びN型ハロ領域75bに導入された不純物は、この工程で或いは後の工程で行われるアニールによって拡散、活性化される。図20は第1の実施の形態に係るサイドウォールスペーサ形成工程の一例の説明図であって、Aは要部平面模式図、BはAのN1h-N1h断面模式図、CはAのN2h-N2h断面模式図である。N型エクステンション領域74a及びP型エクステンション領域74b等の形成後、ゲート電極2a~2f及びダミーゲート電極2の側壁に、図20B,Cに示すように、サイドウォールスペーサ76を形成する図20Aでは図示を省略。サイドウォールスペーサ76は、SRAM1を形成する領域の半導体基板10素子分離層11上に、1層又は2層以上の絶縁層を形成し、それをエッチバックすることで、形成する。図21は第1の実施の形態に係るNMOS用ソースドレイン領域形成工程の一例の説明図であって、Aは要部平面模式図、BはAのN1i-N1i断面模式図、CはAのN2i-N2i断面模式図である。サイドウォールスペーサ76の形成後、図21に示すように、NMOSのソースドレイン領域となるN型領域3a,3b,3c,3f,3g,3h,3p及び、PMOSのN型タップ領域31を形成する。N型領域3a,3b,3c,3f,3g,3h,3p及びN型タップ領域31は、フォトリソグラフィ技術及びイオン注入技術を用いて形成する。N型領域3a,3b,3c,3f,3g,3h,3pは、NMOSを形成する領域の半導体基板10アクティブ領域20a及びアクティブ領域40aに、NMOSの各ゲート電極2a,2b,2d,2e及びダミーゲート電極2をマスクにして、形成する図21A,B。N型領域3a,3b,3c,3f,3g,3h,3pを形成する際に導入する不純物は、N型タップ領域31を形成する領域の半導体基板10にも導入される。それにより、N型領域3a,3b,3c,3f,3g,3h,3pと共に、N型タップ領域31が形成される図21A,C。図22は第1の実施の形態に係るPMOS用ソースドレイン領域形成工程の一例の説明図であって、Aは要部平面模式図、BはAのN1j-N1j断面模式図、CはAのN2j-N2j断面模式図である。図21と同様に、図22に示すように、PMOSのソースドレイン領域となるP型領域3d,3e,3i,3j,3q並びに、NMOSのP型タップ領域21及びP型タップ領域41を形成する。P型領域3d,3e,3i,3j,3q並びに、P型タップ領域21及びP型タップ領域41は、フォトリソグラフィ技術及びイオン注入技術を用いて形成する。P型領域3d,3e,3i,3j,3qは、PMOSを形成する領域の半導体基板10アクティブ領域30a及びアクティブ領域30bに、PMOSの各ゲート電極2c,2f及びダミーゲート電極2をマスクにして、形成する図22A,C。P型領域3d,3e,3i,3j,3qを形成する際に導入する不純物は、P型タップ領域21及びP型タップ領域41を形成する領域の半導体基板10にも導入される。それにより、P型領域3d,3e,3i,3j,3qと共に、P型タップ領域21及びP型タップ領域41が形成される図22A,B。図23は第1の実施の形態に係るコンタクト電極形成工程の一例の説明図であって、Aは要部平面模式図、BはAのN1k-N1k断面模式図、CはAのN2k-N2k断面模式図である。上記図22の工程まで行った後、図23に示すように、コンタクト電極4a~4j,4m,4n,31a,21a,41aを形成する。コンタクト電極4a~4j,4m,4n,31a,21a,41aの形成に先立ち、まず上記図22の工程で述べたN型領域3a,3b,3c,3f,3g,3h、P型領域3d,3e,3i,3j、N型タップ領域31、P型タップ領域21及びP型タップ領域41にサリサイド層77を形成する。その後、層間絶縁膜78を形成し、その層間絶縁膜78のコンタクト電極4a~4j,4m,4n,21a,41aを形成する領域N型領域3a,3b,3c,3f,3g,3h、P型領域3d,3e,3i,3j、N型タップ領域31、P型タップ領域21、P型タップ領域41にコンタクトホール78aを形成する。そして、コンタクトホール78aを、タングステンや銅等の導電材料で埋め込み、コンタクト電極4a~4j,4m,4n,31a,21a,41aを形成する。以後は、図13~図23のような工程で形成された構造体の上に、所定の導電部配線若しくはビア、又は配線及びビアを含む配線層を形成する。更に、第2方向Tに延びるワード線WL1,WL2を含む配線層、及び第1方向Sに延びるビット線BL,XBLを含む配線層を形成する。以上のようにして、上記SRAM1を形成することができる。次に、第2の実施の形態について説明する。図24及び図25は第2の実施の形態に係るSRAMの一例を示す図である。図24は要部平面模式図である。図25は要部断面模式図であって、Aは図24のM11-M11断面模式図、Bは図1のM12-M12断面模式図である。尚、説明の便宜上、上記のSRAM1と同等又は対応する要素には同じ符号を付している。図24及び図25に示すSRAM1Aでは、上記SRAM1で設けたようなN型ウェル領域50が用いられない。SRAM1Aでは、第1方向Sに隣接するメモリセル1AaのP型ウェル領域20間及びP型ウェル領域40間が、素子分離層11及びN型ウェル領域ディープN型ウェル領域60で電気的に分離される。SRAM1Aは、このような点で、上記SRAM1と相違する。SRAM1Aでは、図25Bに示すように、P型ウェル領域20とN型ウェル領域60の境界を素子分離層11の下端よりも浅くする。これにより、第1方向Sに隣接するメモリセル1AaのP型ウェル領域20間が電気的に分離される。同様に、P型ウェル領域40とN型ウェル領域60の境界を素子分離層11の下端よりも浅くすることで、第1方向Sに隣接するメモリセル1AaのP型ウェル領域40間が電気的に分離される。SRAM1Aでは、このようにP型ウェル領域20とN型ウェル領域60の境界、P型ウェル領域40とN型ウェル領域60の境界を、素子分離層11の下端よりも浅くする。そのため、P型ウェル領域20の延在方向、即ち第2方向Tについては、図25Aに示すように、アクティブ領域20aとP型タップ領域21の間を、上記SRAM1のように素子分離層11で分離せず、バッティングコンタクトにより連続させる。このような構造により、P型ウェル領域20の電位をP型タップ領域21で引き出す。同様に、P型ウェル領域40の延在方向、即ち第2方向Tについては、アクティブ領域40aとP型タップ領域41の間を、バッティングコンタクトにより連続させ、P型ウェル領域40の電位をP型タップ領域41で引き出す。上記のように、SRAM1Aでは、第1方向Sに隣接するメモリセル1AaのP型ウェル領域20間及びP型ウェル領域40間を、素子分離層11とN型ウェル領域60で電気的に分離する。そのため、素子分離層11は、第1方向Sに隣接するメモリセル1Aaのアクティブ領域20a間及びP型ウェル領域40間に設計、製造上必要とされる最小間隔まで狭めることが可能になる。但し、上記SRAM1同様、このSRAM1Aにおいても、第1方向Sに隣接するメモリセル1Aaのゲート電極2a間及びゲート電極2d間は分離されるため、ゲート電極2a間及びゲート電極2d間に設計、製造上必要とされる最小間隔が確保される。このようにゲート電極2a間及びゲート電極2d間に所定の間隔を確保するために、メモリセル1Aaは、第1方向Sについて、片側につき長さL6ゲート電極2a間及びゲート電極2d間の間隔の半分だけ増加する。例えば、長さL6が0.12μm両側で0.24μmとすると、SRAM1Aのメモリセル1Aaのセル面積は概ね、1.17μm0.24μm×0.5μm0.24μm=1.0434μm2と見積もられる。SRAM1Aのメモリセル1Aaでは、0.5Vセル図7B,セル面積1.44μm2よりもそのセル面積を抑えることが可能になる。第2の実施の形態に係るSRAM1Aによれば、貫通コンタクト電極、SOI基板、PTを用いず、セル面積の増加を抑えて、動作電圧の低電圧化を実現することが可能になる。上記のような構成を有するSRAM1Aは、例えば、以下のようにして形成することができる。上記SRAM1Aの形成方法の一例を、図26~図36を参照して説明する。図26は第2の実施の形態に係る素子分離層及び犠牲酸化層形成工程の一例の説明図であって、Aは要部平面模式図、BはAのN3a-N3a断面模式図、CはAのN4a-N4a断面模式図である。図26に示すように、P型の半導体基板10に、例えば、STI法を用いて素子分離層11を形成し、熱酸化法を用いて犠牲酸化層12を形成する。素子分離層11の形成により、SRAM1AのNMOS、PMOSが形成されるアクティブ領域、及びPMOSのタップ領域が画定される。図27は第2の実施の形態に係るP型ウェル領域形成工程の一例の説明図であって、Aは要部平面模式図、BはAのN3b-N3b断面模式図、CはAのN4b-N4b断面模式図である。素子分離層11及び犠牲酸化層12の形成後、図27に示すように、P型ウェル領域20及びP型ウェル領域40を形成する。P型ウェル領域20及びP型ウェル領域40は、NMOSトランスファトランジスタ及びドライバトランジスタを形成する領域、及びNMOSのタップ領域に、P型不純物71を導入し、素子分離層11よりも浅く、形成する図27A,B。P型不純物71は、犠牲酸化層12を通って半導体基板10内に導入され、その後、この工程で或いは後の工程で行われるアニールによって拡散、活性化される。半導体基板10の、素子分離層11で画定され、P型不純物71が導入された領域が、P型のアクティブ領域20a及びアクティブ領域40a並びに、後述のP型タップ領域21及びP型タップ領域41が形成される領域となる。P型不純物71のイオン注入後、更にNMOSの閾値電圧調整用のイオン注入所謂チャネル注入を行ってもよい。尚、P型不純物71のイオン注入を、NMOSのチャネル注入と兼ねてもよい。図28は第2の実施の形態に係るN型ウェル領域形成工程の一例の説明図であって、Aは要部平面模式図、BはAのN3c-N3c断面模式図、CはAのN4c-N4c断面模式図である。P型ウェル領域20及びP型ウェル領域40の形成後、図28に示すように、N型ウェル領域30を形成する。N型ウェル領域30は、PMOSロードトランジスタを形成する領域、及びPMOSのタップ領域に、N型不純物72を導入して、形成する図28A,C。N型不純物72は、犠牲酸化層12を通って半導体基板10内に導入され、その後、この工程で或いは後の工程で行われるアニールによって拡散、活性化される。半導体基板10の、素子分離層11で画定され、N型不純物72が導入された領域が、N型のアクティブ領域30a及びアクティブ領域30b並びに、後述のN型タップ領域31が形成される領域となる。N型不純物72のイオン注入後、更にPMOSの閾値電圧調整用のイオン注入所謂チャネル注入を行ってもよい。尚、N型不純物72のイオン注入を、PMOSのチャネル注入と兼ねてもよい。図29は第2の実施の形態に係るディープN型ウェル領域形成工程の一例の説明図であって、Aは要部平面模式図、BはAのN3d-N3d断面模式図、CはAのN4d-N4d断面模式図である。N型ウェル領域30の形成後、図29に示すように、N型ウェル領域ディープN型ウェル領域60を形成する。N型ウェル領域60は、SRAM1Aを形成する領域に、N型不純物73を導入して、形成する図29A~C。N型不純物73は、犠牲酸化層12を通って半導体基板10内のP型ウェル領域20、P型ウェル領域40及びN型ウェル領域30よりも深い領域に導入される。導入されたN型不純物73は、その後、この工程で或いは後の工程で行われるアニールによって拡散、活性化される。P型ウェル領域20及びP型ウェル領域40は、素子分離層11の下端よりも浅く形成されているため図27、P型ウェル領域20及びP型ウェル領域40とN型ウェル領域60との境界は、素子分離層11の下端よりも浅い領域に位置するようになる。図30は第2の実施の形態に係るゲート酸化膜及びゲート電極形成工程の一例の説明図であって、Aは要部平面模式図、BはAのN3e-N3e断面模式図、CはAのN4e-N4e断面模式図である。N型ウェル領域60の形成まで行った後、図30に示すように、ゲート酸化膜5、ゲート電極2a~2f及びダミーゲート電極2を形成する。図31は第2の実施の形態に係るN型エクステンション領域及びP型ハロ領域形成工程の一例の説明図であって、Aは要部平面模式図、BはAのN3f-N3f断面模式図、CはAのN4f-N4f断面模式図である。ゲート酸化膜5、ゲート電極2a~2f及びダミーゲート電極2の形成後、図31に示すように、N型エクステンション領域74a及びP型ハロ領域75aを形成する。N型エクステンション領域74aは、NMOSの各ゲート電極2a,2b,2d,2e及びダミーゲート電極2の両側に、形成する図31A,B。P型ハロ領域75aは、N型エクステンション領域74aよりも深く、N型エクステンション領域74aを囲むように、形成する図31B。N型エクステンション領域74a及びP型ハロ領域75aに導入された不純物は、この工程で或いは後の工程で行われるアニールによって拡散、活性化される。図32は第2の実施の形態に係るP型エクステンション領域及びN型ハロ領域形成工程の一例の説明図であって、Aは要部平面模式図、BはAのN3g-N3g断面模式図、CはAのN4g-N4g断面模式図である。図31と同様に、図32に示すように、P型エクステンション領域74b及びN型ハロ領域75bを形成する。P型エクステンション領域74bは、PMOSの各ゲート電極2c,2f及びダミーゲート電極2の両側に、形成する図32A,C。N型ハロ領域75bは、P型エクステンション領域74bよりも深く、P型エクステンション領域74bを囲むように、形成する図32C。P型エクステンション領域74b及びN型ハロ領域75bに導入された不純物は、この工程で或いは後の工程で行われるアニールによって拡散、活性化される。図33は第2の実施の形態に係るサイドウォールスペーサ形成工程の一例の説明図であって、Aは要部平面模式図、BはAのN3h-N3h断面模式図、CはAのN4h-N4h断面模式図である。N型エクステンション領域74a及びP型エクステンション領域74b等の形成後、ゲート電極2a~2f及びダミーゲート電極2の側壁に、図33B,Cに示すように、サイドウォールスペーサ76を形成する図33Aでは図示を省略。図34は第2の実施の形態に係るNMOS用ソースドレイン領域形成工程の一例の説明図であって、Aは要部平面模式図、BはAのN3i-N3i断面模式図、CはAのN4i-N4i断面模式図である。サイドウォールスペーサ76の形成後、図34に示すように、NMOSのソースドレイン領域となるN型領域3a,3b,3c,3f,3g,3h,3pを形成する図34A,B。N型領域3a,3b,3c,3f,3g,3h,3pを形成する際に導入する不純物は、N型タップ領域31を形成する領域の半導体基板10にも導入され、N型タップ領域31が形成される図34A,C。図35は第2の実施の形態に係るPMOS用ソースドレイン領域形成工程の一例の説明図であって、Aは要部平面模式図、BはAのN3j-N3j断面模式図、CはAのN4j-N4j断面模式図である。図34と同様に、図35に示すように、PMOSのソースドレイン領域となるP型領域3d,3e,3i,3j,3qを形成する図35A,C。P型領域3d,3e,3i,3j,3qを形成する際に導入する不純物は、P型タップ領域21及びP型タップ領域41を形成する領域の半導体基板10にも導入され、P型タップ領域21及びP型タップ領域41が形成される図35A,B。P型タップ領域21、P型タップ領域41は、N型領域3pと連続的に形成される。図36は第2の実施の形態に係るコンタクト電極形成工程の一例の説明図であって、Aは要部平面模式図、BはAのN3k-N3k断面模式図、CはAのN4k-N4k断面模式図である。上記図35の工程まで行った後、図36に示すように、まず、N型領域3a,3b,3c,3f,3g,3h、P型領域3d,3e,3i,3j、N型タップ領域31、P型タップ領域21及びP型タップ領域41にサリサイド層77を形成する。その後、層間絶縁膜78を形成し、その層間絶縁膜78の所定の位置にコンタクトホール78aを形成する。そして、コンタクトホール78aを、所定の導電材料で埋め込み、コンタクト電極4a~4j,4m,4n,31a,21a,41aを形成する。以後は、図26~図36のような工程で形成された構造体の上に、所定の導電部配線若しくはビア、又は配線及びビアを含む配線層を形成する。更に、第2方向Tに延びるワード線WL1,WL2を含む配線層、及び第1方向Sに延びるビット線BL,XBLを含む配線層を形成する。以上のようにして、上記SRAM1Aを形成することができる。次に、第3の実施の形態について説明する。まず、第3の実施の形態に係るSRAMの回路について述べる。SRAM分野では、上記のようにメモリセルにトランスファトランジスタ、ドライバトランジスタ、ロードトランジスタを各一対ずつ、計6つのトランジスタを含むもの6T-SRAMのほか、更に2つのトランジスタを追加したもの8T-SRAMがあるアイイーイーイー2005シンポジウムオンヴィエルエスアイテクノロジーダイジェストオブテクニカルペーパーズIEEE2005SymposiumonVLSITechnologyDigestofTechnicalPapers,2005年,pp.128-129。図37は第3の実施の形態に係るSRAMのメモリセルの回路図である。8T-SRAMSRAM1Bでは、上記のような6T-SRAM部SRAM部80を書き込み部として用い、新たに読み出し部として2つの読み出しトランジスタR1,R2NMOS、読み出しワード線RWL及び読み出しビット線RBLが設けられる。読み出しトランジスタR1及び読み出しトランジスタR2は直列に接続され、一方の読み出しトランジスタR1のソースがグランド電位線Vssに電気的に接続され、もう一方の読み出しトランジスタR2のドレインが読み出しビット線RBLに電気的に接続される。読み出しトランジスタR2のゲートが読み出しワード線RWLに電気的に接続され、読み出しトランジスタR1のゲートが6T-SRAM部80のNode1に電気的に接続されている。SRAM1Bでは、読み出しワード線RWLにより読み出しトランジスタR2をオンした時、Node1がHレベルなら読み出しビット線RBLがLレベルとなり、Node1がLレベルなら読み出しビット線RBLがHレベルとなるため、読み出しが可能である。このようなSRAM1Bにおいて、読み出しトランジスタR1及び読み出しトランジスタR2のP型ウェル領域ボディを読み出しワード線RWLと接続短絡する。それにより、読み出しトランジスタR1及び読み出しトランジスタR2をDTMOS構造とし、低電圧動作を可能にする。図38及び図39は第3の実施の形態に係るSRAMの一例を示す図である。図38は要部平面模式図である。図39は図38のM13-M13断面模式図である。尚、説明の便宜上、上記のSRAM1及びSRAM1Aと同等又は対応する要素には同じ符号を付している。ここでは、上記第2の実施の形態に係るSRAM1Aに読み出し部を追加した場合を例に、第3の実施の形態に係るSRAM8T-SRAM1Bについて説明する。SRAM1Bは、複数のメモリセル1Baを有する。書き込み部として用いるSRAM部80は、上記SRAM1Aのメモリセル1Aaと同様の構成とされる。ここでは、読み出しトランジスタR1及び読み出しトランジスタR2が形成される領域の構成を中心に、図38及び図39を参照して、第3の実施の形態に係るSRAM1Bの構成について説明する。SRAM1Bでは、P型ウェル領域40にアクティブ領域40bが設けられ、このアクティブ領域40bに読み出しトランジスタR1及び読み出しトランジスタR2が形成される。アクティブ領域40bは、読み出しトランジスタR1が形成される領域の幅が、読み出しトランジスタR2が形成される領域の幅よりも広く形成される。読み出しトランジスタR1は、アクティブ領域40b上に形成されたゲート電極2g並びに、そのゲート電極2g両側のアクティブ領域40b内に形成されたN型領域3u及びN型領域3vを有する。ゲート電極2gは、SRAM部80のドライバトランジスタDr2のゲート電極2e、ロードトランジスタLo2のゲート電極2f、ロードトランジスタLo1のP型領域3d及び、トランスファトランジスタTr1ドライバトランジスタDr1のN型領域3bに電気的に接続される。尚、ゲート電極2gは、例えば、ゲート電極2e及びゲート電極2fと一体で一本のゲート電極として形成することができる。N型領域3uは、コンタクト電極4uを介してグランド電位線Vssに電気的に接続される。読み出しトランジスタR2は、アクティブ領域40b上で上記ゲート電極2gに対してN型領域3v側に形成されたゲート電極2h並びに、そのゲート電極2h両側のアクティブ領域40b内に形成されたN型領域3v及びN型領域3wを有する。ゲート電極2hは、コンタクト電極4zを介して読み出しワード線RWLに電気的に接続される。ゲート電極2hに電気的に接続された読み出しワード線RWLは、コンタクト電極42aを介して、アクティブ領域40bに形成されたP型タップ領域42に電気的に接続される。N型領域3wは、コンタクト電極4wを介して読み出しビット線RBLに電気的に接続される。このような構成を有するメモリセル1Baが、1組のP型ウェル領域20、N型ウェル領域30及びP型ウェル領域40を用いて、第2方向Tに、その境界Baを軸として線対称に複数設けられる。また、メモリセル1Baは、第1方向Sに、その境界Bbを軸として線対称に複数設けられる。読み出しワード線RWLは、第2方向Tに隣接するメモリセル1Baの各ゲート電極2hに電気的に接続され、コンタクト電極42a及びP型タップ領域42を介して、P型ウェル領域40に電気的に接続される。これにより、読み出しトランジスタR2のゲート電極2h読み出しワード線RWLと、読み出しトランジスタR1及び読み出しトランジスタR2が形成されるアクティブ領域40bとが短絡される。読み出しワード線RWLは、この例では、第2方向Tに延在される。第2方向Tに隣接するメモリセル1Baの境界Baには、ダミーゲート電極2が設けられる。ダミーゲート電極2の下に存在するP型のアクティブ領域40bにより、第2方向Tに隣接するメモリセル1BaのN型領域3w読み出しビット線RBL同士或いはN型領域3u同士が電気的に分離される。読み出しビット線RBLは、この例では、第1方向Sに延在される。このように、SRAM部80に読み出し部を追加したSRAM1Bでは、読み出しトランジスタR1及び読み出しトランジスタR2が形成されるP型ウェル領域40を、読み出しワード線RWLと短絡させるDTMOS。このようなDTMOS構造を採用することで、動作電圧の低電圧化におけるオン電流Ionの確保が図られる。また、このSRAM1Bでは、ダミーゲート電極2を用いることで、アクティブ領域40bの連続性を保ちつつ、第2方向Tに隣接するメモリセル1BaのN型領域3w同士、N型領域3u同士を電気的に分離する。尚、この第3の実施の形態に係る読み出しトランジスタR1及び読み出しトランジスタR2は、上記第2の実施の形態に係るSRAM1Aのほか、上記第1の実施の形態に係るSRAM1に対しても同様に適用可能である。第3の実施の形態に係るSRAM1Bにおいても、上記のSRAM1、SRAM1Aと同様に、貫通コンタクト電極、SOI基板、PTを用いず、セル面積の増加を抑えて、動作電圧の低電圧化を実現することが可能になる。上記のような構成を有するSRAM1Bは、例えば、以下のようにして形成することができる。上記SRAM1Bの形成方法の一例を、図40~図50を参照して説明する。図40は第3の実施の形態に係る素子分離層及び犠牲酸化層形成工程の一例の説明図であって、Aは要部平面模式図、BはAのN5a-N5a断面模式図、CはAのN6a-N6a断面模式図である。図40に示すように、P型の半導体基板10に、例えば、STI法を用いて素子分離層11を形成し、熱酸化法を用いて犠牲酸化層12を形成する。素子分離層11の形成により、SRAM1BのNMOS,PMOSが形成されるアクティブ領域、及びPMOSのタップ領域が画定される。図41は第3の実施の形態に係るP型ウェル領域形成工程の一例の説明図であって、Aは要部平面模式図、BはAのN5b-N5b断面模式図、CはAのN6b-N6b断面模式図である。素子分離層11及び犠牲酸化層12の形成後、図41に示すように、P型ウェル領域20及びP型ウェル領域40を形成する。P型ウェル領域20及びP型ウェル領域40は、NMOSトランスファトランジスタ、ドライバトランジスタ及び読み出しトランジスタを形成する領域、及びNMOSのタップ領域に、P型不純物71を導入し、素子分離層11よりも浅く、形成する図41A,B。P型不純物71は、犠牲酸化層12を通って半導体基板10内に導入され、その後、この工程で或いは後の工程で行われるアニールによって拡散、活性化される。半導体基板10の、素子分離層11で画定され、P型不純物71が導入された領域が、P型のアクティブ領域20a、アクティブ領域40a及びアクティブ領域40b並びに、後述のP型タップ領域21、P型タップ領域41及びP型タップ領域42が形成される領域となる。P型不純物71のイオン注入後、更にNMOSの閾値電圧調整用のイオン注入所謂チャネル注入を行ってもよい。尚、P型不純物71のイオン注入を、NMOSのチャネル注入と兼ねてもよい。図42は第3の実施の形態に係るN型ウェル領域形成工程の一例の説明図であって、Aは要部平面模式図、BはAのN5c-N5c断面模式図、CはAのN6c-N6c断面模式図である。P型ウェル領域20及びP型ウェル領域40の形成後、図42に示すように、N型ウェル領域30を形成する。N型ウェル領域30は、PMOSロードトランジスタを形成する領域、及びPMOSのタップ領域に、N型不純物72を導入して、形成する図42A,C。N型不純物72は、犠牲酸化層12を通って半導体基板10内に導入され、その後、この工程で或いは後の工程で行われるアニールによって拡散、活性化される。半導体基板10の、素子分離層11で画定され、N型不純物72が導入された領域が、N型のアクティブ領域30a及びアクティブ領域30b並びに、後述のN型タップ領域31が形成される領域となる。N型不純物72のイオン注入後、更にPMOSの閾値電圧調整用のイオン注入所謂チャネル注入を行ってもよい。尚、N型不純物72のイオン注入を、PMOSのチャネル注入と兼ねてもよい。図43は第3の実施の形態に係るディープN型ウェル領域形成工程の一例の説明図であって、Aは要部平面模式図、BはAのN5d-N5d断面模式図、CはAのN6d-N6d断面模式図である。N型ウェル領域30の形成後、図43に示すように、N型ウェル領域ディープN型ウェル領域60を形成する。N型ウェル領域60は、SRAM1Bを形成する領域に、N型不純物73を導入して、形成する図43A~C。N型不純物73は、犠牲酸化層12を通って半導体基板10内のP型ウェル領域20、P型ウェル領域40及びN型ウェル領域30よりも深い領域に導入される。導入されたN型不純物73は、その後、この工程で或いは後の工程で行われるアニールによって拡散、活性化される。P型ウェル領域20及びP型ウェル領域40は、素子分離層11の下端よりも浅く形成されているため図41、P型ウェル領域20及びP型ウェル領域40とN型ウェル領域60との境界は、素子分離層11の下端よりも浅い領域に位置するようになる。図44は第3の実施の形態に係るゲート酸化膜及びゲート電極形成工程の一例の説明図であって、Aは要部平面模式図、BはAのN5e-N5e断面模式図、CはAのN6e-N6e断面模式図である。N型ウェル領域60の形成まで行った後、図44に示すように、ゲート酸化膜5、ゲート電極2a~2h及びダミーゲート電極2を形成する。図45は第3の実施の形態に係るN型エクステンション領域及びP型ハロ領域形成工程の一例の説明図であって、Aは要部平面模式図、BはAのN5f-N5f断面模式図、CはAのN6f-N6f断面模式図である。ゲート酸化膜5、ゲート電極2a~2h及びダミーゲート電極2の形成後、図45に示すように、N型エクステンション領域74a及びP型ハロ領域75aを形成する。N型エクステンション領域74aは、NMOSの各ゲート電極2a,2b,2d,2e,2g,2h及びダミーゲート電極2の両側に、形成する図45A,B。P型ハロ領域75aは、N型エクステンション領域74aよりも深く、N型エクステンション領域74aを囲むように、形成する図45B。N型エクステンション領域74a及びP型ハロ領域75aに導入された不純物は、この工程で或いは後の工程で行われるアニールによって拡散、活性化される。図46は第3の実施の形態に係るP型エクステンション領域及びN型ハロ領域形成工程の一例の説明図であって、Aは要部平面模式図、BはAのN5g-N5g断面模式図、CはAのN6g-N6g断面模式図である。図45と同様に、図46に示すように、P型エクステンション領域74b及びN型ハロ領域75bを形成する。P型エクステンション領域74bは、PMOSの各ゲート電極2c,2f及びダミーゲート電極2の両側に、形成する図46A,C。N型ハロ領域75bは、P型エクステンション領域74bよりも深く、P型エクステンション領域74bを囲むように、形成する図46C。P型エクステンション領域74b及びN型ハロ領域75bに導入された不純物は、この工程で或いは後の工程で行われるアニールによって拡散、活性化される。図47は第3の実施の形態に係るサイドウォールスペーサ形成工程の一例の説明図であって、Aは要部平面模式図、BはAのN5h-N5h断面模式図、CはAのN6h-N6h断面模式図である。N型エクステンション領域74a及びP型エクステンション領域74b等の形成後、ゲート電極2a~2h及びダミーゲート電極2の側壁に、図47B,Cに示すように、サイドウォールスペーサ76を形成する図47Aでは図示を省略。図48は第3の実施の形態に係るNMOS用ソースドレイン領域形成工程の一例の説明図であって、Aは要部平面模式図、BはAのN5i-N5i断面模式図、CはAのN6i-N6i断面模式図である。サイドウォールスペーサ76の形成後、図48に示すように、NMOSのソースドレイン領域となるN型領域3a,3b,3c,3f,3g,3h,3u,3v,3w,3pを形成する図48A,B。N型領域3a,3b,3c,3f,3g,3h,3u,3v,3w,3pを形成する際に導入する不純物は、N型タップ領域31を形成する領域の半導体基板10にも導入され、N型タップ領域31が形成される図48A,C。図49は第3の実施の形態に係るPMOS用ソースドレイン領域形成工程の一例の説明図であって、Aは要部平面模式図、BはAのN5j-N5j断面模式図、CはAのN6j-N6j断面模式図である。図48と同様に、図49に示すように、PMOSのソースドレイン領域となるP型領域3d,3e,3i,3j,3qを形成する図49A,C。P型領域3d,3e,3i,3j,3qを形成する際に導入する不純物は、P型タップ領域21及びP型タップ領域41,42を形成する領域の半導体基板10にも導入され、P型タップ領域21及びP型タップ領域41,42が形成される図49A,B。P型タップ領域21、P型タップ領域41は、N型領域3pと連続的に形成される。図50は第3の実施の形態に係るコンタクト電極形成工程の一例の説明図であって、Aは要部平面模式図、BはAのN5k-N5k断面模式図、CはAのN6k-N6k断面模式図である。上記図49の工程まで行った後、図50に示すように、まず、N型領域3a,3b,3c,3f,3g,3h,3u,3v,3w、P型領域3d,3e,3i,3j、N型タップ領域31、P型タップ領域21及びP型タップ領域41,42にサリサイド層77を形成する。その後、層間絶縁膜78を形成し、その層間絶縁膜78の所定の位置にコンタクトホール78aを形成する。そして、コンタクトホール78aを、所定の導電材料で埋め込み、コンタクト電極4a~4j,4m,4n,4u,4w,4z,31a,21a,41a,42aを形成する。以後は、図40~図50のような工程で形成された構造体の上に、所定の導電部配線若しくはビア、又は配線及びビアを含む配線層を形成する。更に、第2方向Tに延びるワード線WL1,WL2を含む配線層、及び第1方向Sに延びるビット線BL,XBLを含む配線層を形成する。以上のようにして、上記SRAM1Bを形成することができる。以上説明した実施の形態に関し、更に以下の付記を開示する。付記1半導体基板内の第1方向に並ぶ第1P型ウェル領域、第1N型ウェル領域及び第2P型ウェル領域と、前記第1P型ウェル領域に設けられた第1アクティブ領域、前記第2P型ウェル領域に設けられた第2アクティブ領域並びに、前記第1N型ウェル領域に設けられた前記第1方向に並ぶ第3アクティブ領域及び第4アクティブ領域と、前記第1P型ウェル領域、前記第1N型ウェル領域及び前記第2P型ウェル領域を用いて形成され、前記第1方向と直交する第2方向に隣接するメモリセルと、前記メモリセルに電気的に接続された信号線と、を含み、前記各メモリセルは、前記第1アクティブ領域上に形成された第1ゲート電極と、該第1ゲート電極両側の前記第1アクティブ領域内に形成された第1N型領域及び第2N型領域とを備える第1N型トランジスタと、前記第1アクティブ領域上で、前記第1ゲート電極に対し前記第2N型領域側に形成された第2ゲート電極と、該第2ゲート電極両側の前記第1アクティブ領域内に形成された前記第2N型領域及び第3N型領域とを備える第2N型トランジスタと、前記第3アクティブ領域上に形成され、前記第2ゲート電極に電気的に接続された第3ゲート電極と、該第3ゲート電極両側の前記第3アクティブ領域内に形成された第1P型領域及び第2P型領域とを備える第1P型トランジスタと、前記第2アクティブ領域上に形成された第4ゲート電極と、該第4ゲート電極両側の前記第2アクティブ領域内に形成された第4N型領域及び第5N型領域とを備える第3N型トランジスタと、前記第2アクティブ領域上で、前記第4ゲート電極に対し前記第5N型領域側に形成された第5ゲート電極と、該第5ゲート電極両側の前記第2アクティブ領域内に形成された前記第5N型領域及び第6N型領域とを備える第4N型トランジスタと、前記第4アクティブ領域上に形成され、前記第5ゲート電極に電気的に接続された第6ゲート電極と、該第6ゲート電極両側の前記第4アクティブ領域内に形成された第3P型領域及び第4P型領域とを備える第2P型トランジスタと、を含み、前記第2N型領域、前記第1P型領域及び前記第6ゲート電極が電気的に接続され、前記第5N型領域、前記第3P型領域及び前記第3ゲート電極が電気的に接続され、前記信号線は、前記第2方向に隣接する前記メモリセルの互いの前記第1ゲート電極及び、前記第1P型ウェル領域に電気的に接続された第1ワード線と、前記第2方向に隣接する前記メモリセルの互いの前記第4ゲート電極及び、前記第2P型ウェル領域に電気的に接続された第2ワード線と、を含む、ことを特徴とする半導体装置。付記2前記第2方向に隣接する前記メモリセルが、互いの境界を軸として線対称に設けられ、前記境界に設けられた第1ダミーゲート電極を含み、前記第1ダミーゲート電極を挟んで隣接する前記メモリセルの互いの前記第1N型領域同士が、前記第1ダミーゲート電極下の前記第1P型ウェル領域で電気的に分離されている、ことを特徴とする付記1に記載の半導体装置。付記3隣接する前記メモリセルの互いの前記第4P型領域同士が、前記第1ダミーゲート電極下の前記第1N型ウェル領域で電気的に分離されている、ことを特徴とする付記2に記載の半導体装置。付記4隣接する前記メモリセルの互いの前記第6N型領域同士が、前記第1ダミーゲート電極下の前記第2P型ウェル領域で電気的に分離されている、ことを特徴とする付記2又は3に記載の半導体装置。付記5前記第2方向に隣接する前記メモリセルが、互いの境界を軸として線対称に設けられ、前記境界に設けられた第2ダミーゲート電極を含み、前記第2ダミーゲート電極を挟んで隣接する前記メモリセルの互いの前記第4N型領域同士が、前記第2ダミーゲート電極下の前記第2P型ウェル領域で電気的に分離されている、ことを特徴とする付記1に記載の半導体装置。付記6隣接する前記メモリセルの互いの前記第3N型領域同士が、前記第2ダミーゲート電極下の前記第1P型ウェル領域で電気的に分離されている、ことを特徴とする付記5に記載の半導体装置。付記7隣接する前記メモリセルの互いの前記第2P型領域同士が、前記第2ダミーゲート電極下の前記第1N型ウェル領域で電気的に分離されている、ことを特徴とする付記5又は6に記載の半導体装置。付記8隣接する前記メモリセルの各々の前記第1方向に、隣接する前記メモリセルと線対称に設けられた他のメモリセルを含み、隣接する前記メモリセルの前記第1ゲート電極が、前記他のメモリセルの前記第1ゲート電極と電気的に分離され、隣接する前記メモリセルの前記第4ゲート電極が、前記他のメモリセルの前記第4ゲート電極と電気的に分離されている、ことを特徴とする付記1乃至7のいずれかに記載の半導体装置。付記9隣接する前記メモリセルの前記第1P型ウェル領域と、前記他のメモリセルの前記第1P型ウェル領域とを電気的に分離する第2N型ウェル領域と、隣接する前記メモリセルの前記第2P型ウェル領域と、前記他のメモリセルの前記第2P型ウェル領域とを電気的に分離する第3N型ウェル領域と、を更に含むことを特徴とする付記8に記載の半導体装置。付記10隣接する前記メモリセルの前記第1P型ウェル領域と、前記他のメモリセルの前記第1P型ウェル領域とを電気的に分離する第1素子分離層と、隣接する前記メモリセルの前記第2P型ウェル領域と、前記他のメモリセルの前記第2P型ウェル領域とを電気的に分離する第2素子分離層と、を更に含むことを特徴とする付記8又は9に記載の半導体装置。付記11前記第1P型ウェル領域の下端が、前記第1素子分離層の下端よりも浅い領域に位置し、前記第2P型ウェル領域の下端が、前記第2素子分離層の下端よりも浅い領域に位置している、ことを特徴とする付記10に記載の半導体装置。付記12前記第1ワード線及び前記第2ワード線は、前記第2方向に延在されていることを特徴とする付記1乃至11のいずれかに記載の半導体装置。付記13前記信号線は、前記メモリセルの前記第1N型領域に電気的に接続された第1ビット線と、前記メモリセルの前記第4N型領域に電気的に接続された第2ビット線と、を更に含み、前記第1ビット線及び前記第2ビット線は、前記第1方向に延在されている、ことを特徴とする付記1乃至12のいずれかに記載の半導体装置。付記14前記第3N型領域及び前記第6N型領域がグランド電位線に電気的に接続され、前記第2P型領域及び前記第4P型領域が電源電位線に電気的に接続されていることを特徴とする付記1乃至13のいずれかに記載の半導体装置。付記15前記第2P型ウェル領域に設けられた第5アクティブ領域を更に含み、前記各メモリセルは、前記第5アクティブ領域上に形成された第7ゲート電極と、該第7ゲート電極両側の前記第5アクティブ領域内に形成された第7N型領域及び第8N型領域とを備える第5N型トランジスタと、前記第5アクティブ領域上で、前記第7ゲート電極に対し前記第8N型領域側に形成された第8ゲート電極と、該第8ゲート電極両側の前記第5アクティブ領域内に形成された前記第8N型領域及び第9N型領域とを備える第6N型トランジスタと、を更に含み、前記第7ゲート電極が、前記第5ゲート電極に電気的に接続され、前記信号線は、前記第2方向に隣接する前記メモリセルの互いの前記第8ゲート電極及び、前記第2P型ウェル領域に電気的に接続された第3ワード線を含む、ことを特徴とする付記1乃至14のいずれかに記載の半導体装置。付記16前記第8ゲート電極に対し前記第9N型領域側に形成された第3ダミーゲート電極を含み、前記第3ダミーゲート電極を挟んで隣接する前記メモリセルの互いの前記第9N型領域同士が、前記第3ダミーゲート電極下の前記第2P型ウェル領域で電気的に分離されている、ことを特徴とする付記15に記載の半導体装置。付記17前記第3ワード線は、前記第2方向に延在されていることを特徴とする付記15又は16に記載の半導体装置。付記18前記信号線は、前記メモリセルの前記第9N型領域に電気的に接続された第3ビット線を更に含み、前記第3ビット線は、前記第1方向に延在されている、ことを特徴とする付記15乃至17のいずれかに記載の半導体装置。付記19半導体基板内の第1方向に並ぶ第1P型ウェル領域、第1N型ウェル領域及び第2P型ウェル領域と、前記第1P型ウェル領域、前記第1N型ウェル領域及び前記第2P型ウェル領域を用いて形成され、前記第1方向と直交する第2方向に隣接するメモリセルと、前記メモリセルに電気的に接続された信号線と、を含み、前記各メモリセルは、前記第1P型ウェル領域、前記第1N型ウェル領域及び前記第2P型ウェル領域を用いて形成されたデータ記憶部と、前記第1P型ウェル領域及び前記第2P型ウェル領域にそれぞれ形成され、前記データ記憶部に対するデータの書き込み又は読み出しを行うための第1N型トランジスタ及び第2N型トランジスタと、を含み、前記信号線は、前記第2方向に隣接する前記メモリセルの、互いの前記第1N型トランジスタのゲート電極及び、前記第1P型ウェル領域に電気的に接続された第1ワード線と、前記第2方向に隣接する前記メモリセルの、互いの前記第2N型トランジスタのゲート電極及び、前記第2P型ウェル領域に電気的に接続された第2ワード線と、を含む、ことを特徴とする半導体装置。"