平坦部及び突出部を含む表面を有するビア構造物と、前記ビア構造物の前記平坦部のうち、少なくとも一部上に形成され、前記突出部のうち、少なくとも一部上には形成されない導電構造物と、を含む半導体素子。前記導電構造物は、前記平坦部上のみに形成されて前記突出部上には形成されないことを特徴とする請求項1に記載の半導体素子。前記導電構造物は、前記ビア構造物の前記表面領域の5~80に形成されることを特徴とする請求項1に記載の半導体素子。前記ビア構造物の前記突出部上のみに形成されるバッファ膜をさらに含むことを特徴とする請求項1に記載の半導体素子。前記ビア構造物の前記突出部上に形成され、及び前記導電構造物を取り囲む誘電膜をさらに含むことを特徴とする請求項4に記載の半導体素子。前記ビア構造物は、少なくとも一つの誘電膜及び半導体基板を貫通する開口内に形成されたTSVであることを特徴とする請求項4に記載の半導体素子。前記TSVは、前記開口の内壁上に形成された絶縁膜と、前記開口内の前記絶縁膜上に形成されたバリア膜と、前記バリア膜が形成された前記開口内に形成されて前記バリア膜によって少なくとも一部が取り囲まれる導電パターンと、を含むことを特徴とする請求項6に記載の半導体素子。前記TSVは、前記導電パターンが形成された前記開口内に形成されて、前記導電パターンによって少なくとも一部が取り囲まれる中心充填部を含むことを特徴とする請求項7に記載の半導体素子。前記中心充填部は、前記導電パターンに比べて低い熱膨張係数を有し、これによって、前記突出部はリング形状を有することを特徴とする請求項8に記載の半導体素子。前記TSVは、また他の半導体素子のコンタクト構造物と結合して積層型半導体素子を形成することを特徴とする請求項6に記載の半導体素子。前記積層型半導体素子は、メモリ素子であることを特徴とする請求項10に記載の半導体素子。前記ビア構造物の前記平坦部の少なくとも一部上に形成され、前記突出部上には形成されない他の導電構造物と、前記導電構造物及び前記他の導電構造物を結合する接続構造物と、をさらに含むことを特徴とする請求項1に記載の半導体素子。前記導電構造物は、前記ビア構造物の前記突出部の少なくとも一部上に形成された開口を含むことを特徴とする請求項1に記載の半導体素子。平坦部及び突出部を含む表面を有する他のビア構造物をさらに含むが、前記導電構造物は前記複合ビア構造物の平坦部上に形成され、前記突出部上には形成されないことを特徴とする請求項1に記載の半導体素子。各々が平坦部及び突出部を含む各表面を有する複数個のビア構造物と、前記複数個のビア構造物のうち、少なくとも二つを含む各セットの平坦部上には形成され、突出部上には形成されない複数個の導電構造物をさらに含むことを特徴とする請求項1に記載の半導体素子。前記複数個の導電構造物を結合する結合構造物をさらに含むことを特徴とする請求項15に記載の半導体素子。平坦部及び突出部を含む表面を有するビア構造物と、前記ビア構造物の前記平坦部のうち、少なくとも一部上に形成され、前記突出部のうち、少なくとも一部上には形成されない導電構造物とを含む第1集積回路チップと、前記第1集積回路チップの前記ビア構造物に結合されるコンタクト構造物を含む第2集積回路チップを具備する積層型半導体素子。前記導電構造物は、前記平坦部上のみに形成されて前記突出部上には形成されないことを特徴とする請求項17に記載の積層型半導体素子。前記導電構造物は、前記ビア構造物の前記表面領域の5~80に形成されることを特徴とする請求項17に記載の積層型半導体素子。前記ビア構造物の前記突出部上に形成されるバッファ膜と、前記ビア構造物の前記突出部上に形成され、及び前記導電構造物を取り囲む誘電膜と、をさらに含むことを特徴とする請求項17に記載の積層型半導体素子。前記ビア構造物は、前記第1集積回路チップの少なくとも一つの誘電膜及び半導体基板を貫通する開口内に形成されたTSVであることを特徴とする請求項17に記載の積層型半導体素子。前記積層型半導体素子は、メモリ素子であることを特徴とする請求項17に記載の積層型半導体素子。中心部及び外郭部を含む表面を有し、半導体基板を貫通するビア構造物と、前記ビア構造物の前記外郭部のうち、少なくとも一部上に形成され、前記中心部上には形成されない導電構造物を含む半導体素子。前記ビア構造物の前記外郭部と前記中心部は、平坦であることを特徴とする請求項23に記載の半導体素子。前記ビア構造物の前記中心部は、前記外郭部から突出していることを特徴とする請求項23に記載の半導体素子。前記導電構造物は、前記ビア構造物の前記表面領域の5~80に形成されることを特徴とする請求項23に記載の半導体素子。前記ビア構造物は、少なくとも一つの誘電膜及び前記半導体基板を貫通する開口内に形成されたTSVであることを特徴とする請求項23に記載の半導体素子。前記積層型半導体素子は、メモリ素子であることを特徴とする請求項27に記載の半導体素子。前記TSVは、前記開口の内壁上に形成された絶縁膜と、前記開口内の前記絶縁膜上に形成されたバリア膜と、前記バリア膜が形成された前記開口内に形成されて前記バリア膜によって少なくとも一部が取り囲まれる導電パターンと、を含むことを特徴とする請求項27に記載の半導体素子。前記TSVは、前記導電パターンが形成された前記開口内に形成されて前記導電パターンによって少なくとも一部が取り囲まれる中心充填部を含むが、前記中心充填部は前記導電パターンに比べて低い熱膨張係数を有し、これによって、前記突出部はリング形状を有することを特徴とする請求項29に記載の半導体素子。平坦部及び突出部を含む表面を有するビア構造物を形成する段階と、前記ビア構造物の前記平坦部のうち、少なくとも一部上に形成され、前記突出部のうち、少なくとも一部上には形成されない導電構造物を形成する段階と、を含む半導体素子の製造方法。前記導電構造物は、前記平坦部上のみに形成され、前記突出部上には形成されないことを特徴とする請求項31に記載の半導体素子の製造方法。前記導電構造物は、前記ビア構造物の前記表面領域の5~80に形成されることを特徴とする請求項31に記載の半導体素子の製造方法。前記ビア構造物を形成する段階は、前記ビア構造物を熱処理して前記ビア構造物の最初の突出部を形成する段階と、前記最初の突出部を平坦化して前記ビア構造物の前記突出部の高さを減少させる段階と、をさらに含んでいることを特徴とする請求項31に記載の半導体素子製造方法。前記ビア構造物の前記突出部上にバッファ膜を形成する段階と、前記ビア構造物の前記突出部上に形成され、及び前記導電構造物を取り囲む誘電膜を形成する段階と、をさらに含むことを特徴とする請求項31に記載の半導体素子の製造方法。前記ビア構造物は、少なくとも一つの誘電膜及び半導体基板を貫通する開口内に形成されたTSVであることを特徴とする請求項31に記載の半導体素子の製造方法。前記開口の内壁上に絶縁膜を形成する段階と、前記開口内の前記絶縁膜上にバリア膜を形成する段階と、前記バリア膜が形成された前記開口内に、前記バリア膜によって少なくとも一部が取り囲まれる導電パターンを形成する段階と、をさらに含むことを特徴とする請求項36に記載の半導体素子の製造方法。前記導電パターンが形成された前記開口内に、前記導電パターンによって少なくとも一部が取り囲まれる中心充填部を形成する段階をさらに含むことを特徴とする請求項37に記載の半導体素子の製造方法。前記中心充填部は、前記導電パターンに比べて低い熱膨張係数を有し、これによって、前記突出部はリング形状を有することを特徴とする請求項38に記載の半導体素子の製造方法。他の半導体素子のコンタクト構造物と結合させ、前記TSVを含む積層型半導体素子を形成する段階をさらに含むことを特徴とする請求項36に記載の半導体素子の製造方法。前記積層型半導体素子は、メモリ素子であることを特徴とする請求項40に記載の半導体素子の製造方法。前記ビア構造物の前記平坦部の少なくとも一部上に形成され、前記突出部の少なくとも一部上には形成されない他の導電構造物を形成する段階と、前記導電構造物及び前記他の導電構造物を結合する接続構造物を形成する段階と、をさらに含むことを特徴とする請求項31に記載の半導体素子の製造方法。前記ビア構造物の前記突出部の少なくとも一部上に形成された導電構造物の少なくとも一部を貫通する開口を形成する段階を含むことを特徴とする請求項31に記載の半導体素子の製造方法。平坦部及び突出部を含む表面を有する他のビア構造物を形成する段階と、前記複合ビア構造物の平坦部上には形成されて前記突出部上には形成されない前記導電構造物を形成する段階と、をさらに含むことを特徴とする請求項31に記載の半導体素子の製造方法。各々が平坦部及び突出部を含む各表面を有する複数個のビア構造物を形成する段階と、前記複数個のビア構造物のうち、少なくとも二つを含む各セットの平坦部上には形成されて突出部上には形成されない複数個の導電構造物を形成する段階と、をさらに含むことを特徴とする請求項31に記載の半導体素子の製造方法。前記複数個の導電構造物を結合する結合構造物を形成する段階をさらに含むことを特徴とする請求項45に記載の半導体素子の製造方法。本発明の目的は、高信頼性及び優秀な動作特性を有する半導体素子を提供することにある。発明の他の目的は、上述の半導体素子の製造方法を提供することにある。上述の目的を達成するための本発明の実施形態に係る半導体素子は、ビア構造物及び導電構造物を含む。前記ビア構造物は、平坦部及び突出部を含む表面を有する。前記導電構造物は、前記ビア構造物の前記平坦部のうち少なくとも一部上に形成され、前記突出部のうち少なくとも一部上には形成されない。一実施形態によると、前記導電構造物は前記平坦部上のみに形成され、前記突出部上には形成されない。例えば、前記導電構造物は、前記ビア構造物の前記表面領域の5~80に形成される。一実施形態によると、前記半導体素子は、前記ビア構造物の前記突出部上のみに形成されるバッファ膜をさらに含む。さらに、前記半導体素子は、前記ビア構造物の前記突出部上に形成され、及び前記導電構造物を取り囲む誘電膜をさらに含む。一実施形態によると、前記ビア構造物は、少なくとも一つの誘電膜及び半導体基板を貫通する開口内に形成されたTSVthroughsiliconviaである。例えば、前記TSVは、前記開口の内壁上に形成された絶縁膜、前記開口内の前記絶縁膜上に形成されたバリア膜及び前記バリア膜が形成された前記開口内に形成されて前記バリア膜によって少なくとも一部が囲まれる導電パターンを含む。一実施形態によると、前記TSVは、前記導電パターンが形成された前記開口内に形成されて前記導電パターンによって少なくとも一部が囲まれる中心充填部を含む。前記中心充填部は、前記導電パターンに比べて低い熱膨張係数を有し、これによって、前記突出部はリング形状を有する。一実施形態によると、前記TSVは、他の半導体素子のコンタクト構造物と結合して積層型半導体素子を形成する。例えば、前記積層型半導体素子はメモリ素子である。一実施形態によると、前記半導体素子は、前記ビア構造物の前記平坦部の少なくとも一部上に形成され、前記突出部上には形成されない他の導電構造物を含む。さらに、前記半導体素子は、前記導電構造物及び前記他の導電構造物を結合する連結構造物をさらに含む。一実施形態によると、前記導電構造物は、前記ビア構造物の前記突出部の少なくとも一部上に形成された開口を含む。一実施形態によると、前記半導体素子は、平坦部及び突出部を含む表面を有する他のビア構造物をさらに含む。前記導電構造物は前記複合ビア構造物の平坦部上に形成され、前記突出部上には形成されない。一実施形態によると、前記半導体素子は、複数個のビア構造物及び複数個の導電構造物をさらに含む。前記複数個のビア構造物は、各々が平坦部及び突出部を含む各表面を有する。前記導電構造物は、前記複数個のビア構造物のうち、少なくとも二つを含む各セットの平坦部上には形成されて突出部上には形成されない。さらに、前記半導体素子は前記複数個の導電構造物を結合する結合構造物をさらに含む。上述の目的を達成するための本発明の他の実施形態に係る半導体素子は、第1集積回路チップ及び第2集積回路チップを含む。前記第1集積回路チップは、ビア構造物及び導電構造物を含む。前記ビア構造物は平坦部及び突出部を含む表面を有する。前記導電構造物は、前記ビア構造物の前記平坦部のうち、少なくとも一部上に形成され、前記突出部のうち、少なくとも一部上には形成されない。前記第2集積回路チップは前記第1集積回路チップの前記ビア構造物に結合されるコンタクト構造物を含む。上述の目的を達成するための本発明のまた他の実施形態に係る半導体素子は、半導体基板を貫通して形成するビア構造物を含む。前記ビア構造物は中心部及び外郭部を含む表面を有する。前記半導体素子は、前記ビア構造物の前記外郭部のうち、少なくとも一部上に形成され、前記中心部上には形成されない導電構造物を含む。一実施形態によると、前記中心部は、前記外郭部とともに平坦に形成され、これによって、前記中心部及び前記外郭部は同一平面上に形成される。これとは異なり、前記中心部は前記外郭部から突出することもできる。上述の他の目的を達成するための本発明の実施形態に係る半導体素子の製造方法は、平坦部及び突出部を含む表面を有するビア構造物を形成する段階、並びに前記ビア構造物の前記平坦部のうち少なくとも一部上に形成され、前記突出部のうち少なくとも一部上には形成されない導電構造物を形成する段階を含む。前記導電構造物は、前記平坦部上のみに形成されて前記突出部上には形成されない。これによって、前記導電構造物は前記ビア構造物に低抵抗及び高電流性能を有して連結されることができる。以下、図面を参照しつつ、本発明の望ましい実施形態をより詳しく説明する。本発明の添付図面において、構造物のサイズは本発明の明確性に基づくために実際より拡大して示した。本発明において第1、第2などの用語は多様な構成要素を説明するにあたって使用することができるが、各構成要素は使用される用語によって限定されるものではない。各用語は1つの構成要素を他の構成要素と区別する目的のみで使用される。本明細書で使用する用語は、単に、特定実施形態を説明するために使用したものであって、本発明を限定しようとすることではない。単数表現は文脈上、明白に異なる意味を有しない限り、複数の表現を含む。本明細書において、含むまたは有するなどの用語は、明細書上に記載された特徴、数字、段階、動作、構成要素、部分品、またはこれらを組み合わせたものが存在することを指定しようとすることであって、1つまたはそれ以上の別の特徴、数字、段階、動作、構成要素、部分品、またはこれらを組み合わせたものの存在または付加可能性を予め排除しないことと理解されるべきである。本明細書において、各層膜、領域、電極、パターンまたは、構造物が対象物、基板、各層膜、領域、電極または、パターンの上に、上部にまたは下部に形成されると言及される場合には各階膜、領域、電極、パターンまたは、構造物が直接、基板、各階膜、領域、または、パターン上に形成されたり、下に位置することを意味したり、他の層膜、他の領域、他の電極、他のパターンまたは、他の構造物が対象物や基板上に追加的に形成することを意味する。本明細書に開示されている本発明の実施形態に対して、特定の構造的ないし機能的説明は単に本発明の実施形態を説明するための目的で例示されたもので、本発明の実施形態は多様な形態で実施可能で、本明細書に説明された実施形態に限定されるものではない。即ち、本発明は多様な変更を加えることができ、種々な形態を有することができるが、特定の実施形態を図面に例示し、本明細書に詳細に説明したものである。これは本発明を特定の開示形態に限定しようとするものではなく、本発明の思想及び技術範囲に含まれるすべての変更、均等物ないし代替物を含むと理解されるべきである。図1は本発明の一実施形態に係るビアと導電構造物を有する半導体素子の断面図である。図2は図1の半導体素子の平面図である。図1及び図2を参照すると、第1基板10上に第1回路パターン12が備わる。前記第1基板10は半導体物質で成り立った基板であることができ、一例として、単結晶シリコン基板であることができる。前記第1回路パターン12は、トランジスタ、ダイオードなど集積回路を形成するものなどを含むことができる。前記第1基板10上には前記第1回路パターン12を覆う第1層間絶縁膜14が備わる。前記第1回路パターン12はドーピングされたポリシリコンまたは金属からなる下部配線16により電気的に接続されることができる。前記下部配線16のうち一部は上部面が前記第1層間絶縁膜14の上部面と同じ平面上に位置する。前記第1層間絶縁膜14及び第1基板10には、前記第1層間絶縁膜14を貫通して第1基板10内部まで延伸するビアホール20が生成されている。図示はしていないが、前記ビアホール20は複数個が備わることができる。前記ビアホール20の内壁について絶縁膜パターン22aが備わる。前記絶縁膜パターン22aは第1基板10とビアホール20内の導電物質を含むTSVコンタクト28との間を絶縁させる役割をする。前記TSVコンタクト28は、導電性ライン構造物に接続されるものであって、ビア構造物の一例である。だが、本発明は導電性ライン構造物に接続されるいかなる形態のビア構造物にも適用することができる。前記絶縁膜パターン22a上には、バリア膜パターン24aが備わる。前記バリア膜パターン24aは、Ta、TaN、Ti、TiN、Ru、Co、Ni、NiB、WNなどの金属または金属窒化物を含むことができる。これらは単独または2つ以上を積層して使うことができる。前記バリア膜パターン24a上には前記ビアホール20の残りを埋める導電パターン26aが備わる。前記導電パターン26aは、低抵抗を有する金属からなることができる。また、前記導電パターン26aは前記第1基板10をなすシリコン物質の熱膨張係数の15倍以上の熱膨張係数を有する金属物質を含むことができる。一例として、前記導電パターン26aは銅、アルミニウム、金、インジウム、ニッケルなどからなることができ、これらは単独で形成することが望ましいが、2つ以上を含むことができる。本実施形態において、前記導電パターン26aは銅からなるとして説明する。即ち、前記ビアホール20内には前記バリア膜パターン24a及び導電パターン26aからなるTSVコンタクト28が備わる。前記ビア構造物28は、図2に示したように、基板10から離れて上に向く外郭部及び中心部27を有する表面を含む。図1及び図2を参照すると、前記外郭部は絶縁膜パターン22aのような少なくとも一つの取り囲む物質に隣接して配置され、中心部27は前記外郭部によって囲まれる。図1及び図2を参照すると、ビア構造物28の前記外郭部は、バリア膜パターン24a及び基板10表面と平行した上面を有する導電パターン26aの一部を含む。即ち、ビア構造物28の前記外郭部はバリア膜パターン24aと、取り囲んでいる第1層間絶縁膜14と同一平面上に位置する上面を有する導電パターン26a部分とを含む。ビア構造物28はビア構造物28の前記外郭部から突出した中心部27をさらに含む。即ち、中心部27は前記外郭部の平面及び取り囲んでいる第1層間絶縁膜14の平面から延伸する導電パターン26aの上面の部分図2に示すを含む。これによって、ビア構造物28の中心部はビア構造物28の突出部と命名されることができる。前記導電パターン26aが銅を含む場合、ビア構造物28の前記突出部は図1及び図2の半導体素子を製造する後続工程で銅熱膨張によって形成されることができる。前記導電パターン26aは10~100μmの高さH、望ましくは、30~80μmの高さHを有することができる。また、前記導電パターン26aは1~15μmの直径D、望ましくは1~10μmの直径Dを有することができる。図1及び図2をさらに参照すると、TSV構造物28及び第1層間絶縁膜14上にバッファ膜30が備わる。バッファ膜30の一部はビア構造物28の突出部27上に残留する。前記バッファ膜30は前記TSV構造物28の導電物質が別の構造物に広がることを防止する役割をする。前記バッファ膜30はシリコン窒化物、シリコン炭素窒化物、及びSiCONなどからなることができ、これらは単独または2つ以上が積層された形状を有することができる。前記バッファ膜30は300~1000Åの厚さを有することができる。前記バッファ膜30上には第1金属間絶縁膜32が備わる。前記第1金属間絶縁膜32は、低誘電率を有する物質からなることができ、例えば、シリコン酸化物、炭素ドーピングされたシリコン酸化物などからなることができる。前記バッファ膜30及び第1金属間絶縁膜32を貫通する導電性ライン36が備わる。即ち、前記導電性ライン36は前記TSV構造物28の平坦な上部面と少なくとも部分的に接触する導電性構造物の一例である。前記導電性ライン36と前記TSV構造物28の上部面が接触する部位の面積が、前記TSV構造物28上部面の面積の80以上ならば、前記導電性ライン36が突出部27と接触しうる。また、前記導電性ライン36と前記TSV構造物28の上部面が接触する部位の面積が前記TSV構造物28上部面の面積の5以下ならば、そのような狭い接触面積によってこれを介して流れる電流が不充分となりうる。従って、前記導電性ライン36と前記TSV構造物28の上部面が接触する部位の面積は、前記TSV構造物28上部面の面積の5~80であることが望ましい。図2の実施形態において、一つの前記TSV構造物28の上部面には互いに平行するように配置される2つの導電性ライン36が備わる。前記導電性ライン36は前記TSV構造物28の突出部27と接触しないように前記TSV構造物28の外郭平坦部と接触する形状を有する。前記導電性ライン36はバリア膜及び金属膜を含むことができ、前記バリア膜及び金属膜は、低抵抗及びシリコンの15倍程度の熱膨張係数を有する金属を含むことができる。前記金属は銅、アルミニウム、金、インジウム、ニッケルなどを含むことができる。前記第1金属間絶縁膜32及び導電性ライン36上に第2金属間絶縁膜38が備わることができる。前記第2金属間絶縁膜38を貫通して前記導電性ライン36と接続する第1上部配線40が備わることができる。これによって、第1上部配線40は導電性ライン36を接続させる接続構造物の例を形成する。図示はしていないが、前記第1上部配線40及び第2金属間絶縁膜38上に層間絶縁膜及び配線がさらに積層されることができる。図3~図10は一実施形態により図1に示した半導体素子を製造する方法を示す断面図である。図3を参照すると、第1基板10上に第1回路パターン12を形成する。前記第1回路パターン12はCMOSトランジスタ、ダイオードなどを含むことができる。また、前記第1基板10上に前記第1回路パターン12を覆う第1層間絶縁膜14を形成する。前記第1層間絶縁膜14を貫通する下部配線16を形成する。以後、前記第1層間絶縁膜14及び下部配線16上にエッチング阻止膜18を形成する。前記工程を遂行することによって、FEOL工程が完了される。図4を参照すると、前記エッチング阻止膜18上にフォトレジスト膜図示せずを形成し、前記フォトレジスト膜をパターニングしてフォトレジストパターンを形成する。前記フォトレジストパターンは約2~5μmの厚さを有することができる。前記フォトレジストパターンをエッチングマスクとして使って前記エッチング阻止膜18及び第1層間絶縁膜14をエッチングし、続けて第1基板10を乾式エッチングする。よって、前記第1層間絶縁膜14及びエッチング阻止膜18を貫通して第1基板10内部まで延伸するビアホール20を形成する。前記ビアホール20は複数個が備わることができる。前記ビアホール20内には後続工程を通じてTSV構造物が形成される。前記ビアホール20を形成した後に、前記フォトレジストパターンを除去する。前記ビアホール20の内壁及びエッチング阻止膜18上に絶縁膜22を形成する。前記絶縁膜22はシリコン酸化物または炭素ドーピングされたシリコン酸化物から形成することができる。一例として、前記絶縁膜22はプラズマ酸化工程または化学気相蒸着工程を通じて形成することができ、ステップカバレッジ特性が優秀なTEOS膜、オゾンTEOS膜などから形成することができる。図5を参照すると、前記絶縁膜22上にバリア膜24を形成する。前記バリア膜24はTa、TaN、Ti、TiN、Ru、Co、Ni、NiB、WNなどの物質から形成することができ、これらは単独または2つ以上が積層されることができる。前記バリア膜24は100~3000Åの厚さで形成することができる。前記バリア膜24上に導電膜26を形成するための電極を提供するためにシード膜図示せずを形成する。一例として、前記シード膜は、物理気相蒸着法を通じて銅を蒸着させて形成することができる。前記シード膜上に前記ビアホール20内部を埋めるように導電膜26を形成する。前記導電膜26は低抵抗の金属物質から形成される。本実施形態において、前記導電膜26は電解めっき法、無電解めっき法、電子融合法Electrografting、物理気相蒸着法などによって銅を蒸着させて形成することができる。前記導電膜26を形成した後、前記導電膜26を熱処理する工程をさらに遂行することもできる。これとは異なる例として、前記導電膜26は銅以外にも低抵抗を有する他の金属を蒸着させて形成することもできる。前記導電膜26は第1基板10をなすシリコン物質との熱膨張係数の2倍以上の熱膨張係数を有する金属物質を蒸着させて形成することができる。具体的に、前記導電膜26はアルミニウム、金、インジウム、ニッケルなどからなることもある。しかし、前記導電膜26は半導体製造工程に適合し、低抵抗を有する銅から形成することが望ましい。図6を参照すると、前記導電膜26、バリア膜24、絶縁膜22、及びエッチング阻止膜18を、第1層間絶縁膜14が露出する時まで化学機械的研磨工程を通じて研磨する。これに伴い、導電パターン26a、バリア膜パターン24a及び絶縁膜パターン22aがビアホール20内に残留する。導電パターン26aとバリア膜パターン24aは、TSV構造物28を形成する。前記エッチング阻止膜18は完全にエッチングされることもでき、一部が厚さほど残っていることもできる。図7を参照すると、前記絶縁膜パターン22a、TSV構造物28、及び下部配線16を覆うバッファ膜30を第1層間絶縁膜14上に形成する。前記バッファ膜30は絶縁物質からなり、前記TSV構造物28に含まれる金属物質の拡散を抑制させるために提供する。前記バッファ膜30はシリコン窒化物、シリコン炭素窒化物、SiCONなどから形成することができ、これらは単独または2つ以上を積層して形成することができる。前記バッファ膜30は300~1000Åの厚さで形成することができる。前記バッファ膜30及び第1層間絶縁膜14上に第1金属間絶縁膜32を形成する。前記第1金属間絶縁膜32はシリコン酸化物または炭素ドーピングされたシリコン酸化物から形成することができる。前記蒸着工程を遂行する間前記導電パターン26aが熱膨張して、前記導電パターン26aは中心部位が突出し、これによって、突出部27を有することになる。図8を参照すると、前記第1金属間絶縁膜32及びバッファ膜30の一部分をエッチングして前記TSV構造物28の上部のうち、少なくとも平坦な部分の一部と下部配線16を露出する第1開口34を形成する。前記第1開口34はライン形状を有しながら延伸する。前記第1開口34の底面に露出するTSV構造物28の上部面の面積は前記TSV構造物28の上部面の面積の5~80になるようにする。本実施形態においては、一つの前記TSV構造物28上部面のうち、平坦な部分上に2つの第1開口34が互いに平行するように配置される。これによって、前記TSV構造物28の中心突出部27上にはバッファ膜30及び前記第1金属間絶縁膜32の部分が残ることになる。図9を参照すると、前記第1開口34の内部を埋めるバリア膜及び導電膜を、TSV構造物28、下部配線16、及び第1金属間絶縁膜32の露出した部分上に形成し、前記第1金属間絶縁膜32が露出するように前記導電膜及び前記バリア膜を化学機械的に研磨して第1開口34内に導電性ライン36を形成する。前記導電性ライン36は前記TSV構造物28の中心突出部27とは接触しない。前記導電パターン26aが突出する高さ及び突出する部位は前記ビアホール20の直径及び深さと関連する。即ち、前記ビアホール20が数千Å以下程度で直径及び深さが小さい場合、前記ビアホール20内に形成される前記導電パターン26aの体積が大きくなくて前記導電パターン26aが突出する体積も非常に小さい。例えば、数千Å以下の直径を有する下部配線16の場合には、下部配線16がバッファ膜30及び第1金属間絶縁膜32の形成期間の間、熱的にあまり膨張しない。しかし、TSV構造物28は半導体素子に含まれる他の配線に比べて非常に大きいサイズを有するので、バッファ膜30及び第1金属間絶縁膜32の形成期間の間にTSV構造物28は熱的に非常に膨張することになる。例えば、前記導電パターン26aが1~15μmの直径及び10~100μmの深さを有する場合には、前記導電パターン26aが熱膨張することによって前記導電パターン26aの中心部位が上へ突出することになる。バッファ膜30及び第1金属間絶縁膜32が形成される時、バリア膜パターン24aに接触する導電パターン26aは、物質の間の相対的に高い接着によってあまり膨張しない。従って、導電パターン26aの中心部のみが膨張して中心突出部27を形成する。前記導電パターン26aが15~50μmの直径を有する場合、前記導電パターン26aとバリア膜パターン24aとの間の接着力が低い。この場合、導電パターン26aは上部面の全面にかけて上へ突出することになる。図10を参照すると、前記導電性ライン36及び第1金属間絶縁膜32上に第2金属間絶縁膜38が形成される。第1上部配線40が第2金属間絶縁膜38を貫通して形成されて前記導電性ライン36と電気的に接続される。具体的に、前記第2金属間絶縁膜38に第2開口図示せずを形成し、前記第2開口にバリア膜及び導電物質を埋め込んで第1上部配線40を形成する。前記第1上部配線40は銅を含む。図示はしていないが、上述した説明と同一方法で、層間絶縁膜及び配線をさらに形成することができる。これで、導電構造物の例として導電性ライン36がTSV構造物28の上面の外郭平坦部上のみに形成され、中心突出部27上には形成されない。従って、導電性ライン36は最小の接触抵抗を有し、TSV構造物28上に形成される。図34をさらに参照すると、本発明は絶縁膜パターン22a、バリア膜パターン24a、及び導電パターン26aと共に形成されるTSV構造物28aの他の例に適用することができる。図34を参照すると、TSV構造物28aはTSV構造物28aの上面の外郭部27aとともに平坦な中心部27bを有する。図34において、TSV構造物28aの上面の外郭部27aは絶縁膜パターン22aに近接して形成される。TSV構造物28a上面の中心部27bは外郭部27aによって囲まれる。図35を参照すると、導電性ライン36aは外郭部27a上のみに形成され、中心部27b上には形成されない。図36及び図37を参照すると、本発明はリング形状を有するリング型TSV構造物28bの実施形態にも適用される。図37は図36のI-I’ラインに沿って切断した断面図である。TSV構造物28bはビアホールをリング形状に埋める絶縁膜パターン22a、バリア膜パターン24a、及び導電パターン26aと共に形成される。TSV構造物28bは絶縁膜パターン22aに近接するTSV構造物28aの上面の外郭部27cを有する。TSV構造物28aの上面の中心部27dは外郭部27cによって囲まれ、リング形状の導電パターン26aの突出部を有する。図36及び図37の実施形態において、導電性ラインは外郭部27cの少なくとも一部上に形成され、リング型TSV構造物28bの中心突出部27d上には形成されない。図11及び12は他の実施形態によって図1に示した半導体素子を製造する方法を示す断面図である。以下にて説明する第2方法は、シリコン貫通ビアコンタクトの突出を抑制するために一部の工程がさらに追加されたことを除いては前記第1方法と同様である。従って、同一工程についての説明は省略する。先に、図3~図6を参照して説明した工程を遂行することによって、導電パターン26a及びバリア膜パターン24aを有するTSV構造物28を形成する。図11を参照すると、前記TSV構造物28が形成されている構造に対して熱処理工程を遂行することによって、前記TSV構造物28の上部面を人為的に突出させる。即ち、前記TSV構造物28に熱を加えて前記導電パターン26aの体積を膨張させて膨張した導電パターン26cを形成する。これによって、膨張したTSV構造物28cが形成される。前記熱処理工程が100°C以下で遂行される場合には、前記TSV構造物28を充分に熱膨張させることができない。また、前記熱処理工程が600°C以上で遂行される場合には、前記TSV構造物28が劣化されうる。従って、前記熱処理工程は100~600°Cの温度で遂行されることが望ましい。図12を参照すると、前記膨張したTSV構造物28cの上部面が平坦になるように前記膨張したTSV構造物28cを化学機械的に研磨する。前記研磨工程を通じて、平坦な上部面を有するTSV構造物28が形成される。この時、前記TSV構造物28は熱処理工程を通じて充分に熱膨張されたので、後続して熱工程を通じてバッファ膜30及び第1金属間絶縁膜32を形成する時に突出する程度が非常に緩和されることができる。続いて、図7~図10を参照して説明した工程を同一に遂行することによって、図10に示した半導体素子を製造することができる。図13は本発明の一実施形態に係るTSV構造物を有する積層型半導体素子を示す断面図である。図13を参照すると、積層型半導体素子は第1集積回路チップ150、第2集積回路チップ152、はんだ50、及びコンタクト構造物112を含む。前記第1集積回路チップ150に含まれる素子はメモリ素子またはロジック素子でありうる。他の例として、前記第1集積回路チップ150に含まれる素子はイメージ素子でもある。TSV構造物128aの底面及び絶縁膜パターン122bの底面が第1基板10aの底面の外へ露出していることを除いては、第1集積回路チップ150は、図1に示した半導体素子と同じ構成を有することができる。図13のTSV構造物128a及び絶縁膜パターン122bは、図1及び図2のTSV構造物28及び絶縁膜パターン22aと類似するように形成される。これに加えて、最上部の第2配線44及び第3金属間絶縁膜42上には第1保護膜46が備わることができる。前記第1保護膜46を貫通してはんだ50が形成されることができる。前記第1集積回路チップ150は第1基板10a、第1回路パターン12、下部配線16、第1層間絶縁膜14、及び絶縁膜パターン122bを含む。第1集積回路チップ150はTSV構造物128a及び導電性ライン36を含む。前記TSV構造物128aは第1層間絶縁膜14及び第1基板10aを貫通して形成される。図1及び図2のように、導電性ライン36がTSV構造物128aの上面の外郭平坦部上に形成され、前記上面の中心突出部上には形成されない。前記導電性ライン36は第1金属間絶縁膜32に取り囲まれる。第1上部配線40及び第2上部配線44、並びに第2金属間絶縁膜38及び第3金属間絶縁膜42が、第1集積回路チップ150内に含まれる。また、前記第2上部配線44を覆う第1保護膜46が備わり、はんだ50は第1保護膜46を貫通して第2上部配線44に接触する。前記第1基板10aは単結晶シリコン基板でありうる。前記第1基板10aは10~100μmの厚さを有する。前記第1基板10aの底面がTSV構造物128aの底面と同じ平面に位置することができる。または、前記第1基板10a底面に比べて前記TSV構造物128aの底面が突出するように前記第1基板10aが位置することができる。以下においては、前記第1基板10aを貫通するTSV構造物128aを説明する。前記第1基板10aを貫通するビアホール20が備わる。前記ビアホール20の側壁には円筒形状の絶縁膜パターン122bが備わる。前記絶縁膜パターン122b上にはバリア膜パターン124b及びシードパターン図示せずが備わる。前記シードパターン上に前記ビアホール20の残りを埋める導電パターン126aが備わる。前記導電パターン126aは低抵抗を有しながら第1基板10aをなす物質との熱膨張係数の2倍以上の熱膨張係数を有する金属物質を含む。一例として、前記導電パターン126aは銅、アルミニウム、金、インジウム、ニッケルなどを含むことができる。本実施形態においては半導体工程に適合した銅を含む。前記TSV構造物128aは、半導体チップでアドレスまたはチップイネーブルなどのような電気信号パッド、ピンパワーシグナルパッド、パワーアンプモジュールなどと連結して、第1集積回路150と第2集積回路チップ152との間の電気的信号を伝達することができる。第2金属間絶縁膜38及び第3金属間絶縁膜42が、第1金属間絶縁膜32上に次々と形成される。導電性ライン36並びに第1上部配線40及び第2上部配線44が絶縁膜38、42を貫通して形成される。前記第2上部配線44はパッド電極として使われることができ、これからは第1パッド電極44と言う。第2上部配線44をカバーする第1保護膜46が第3金属間絶縁膜42上に形成される。前記第1保護膜46は絶縁物質からなり、一例として、ポリイミド物質を含むことができる。前記第1パッド電極44と接触するはんだ50が備わることができる。図示はしていないが、前記はんだ50は印刷回路基板と接触することができる。これとは異なり、ワイヤーボンディングによって前記第1パッド電極44とリードフレームが電気的に連結されることができる。一方、第2集積回路チップ152は第2基板100、前記第2基板100上に備わる第2回路パターン102、配線104、第2層間絶縁膜106、第2パッド電極108を含む。前記第2集積回路チップ152に含まれた半導体素子は前記第1集積回路チップ150に含まれたものと同一の半導体素子であることもあり、互いに異なる半導体素子でもある。第2層間絶縁膜106上には配線104と接続される第2パッド電極108が備わる。前記第2パッド電極108は前記第1基板10aのTSV構造物128aに電気的に接続されている。第2層間絶縁膜106及び第2パッド電極108上には第2保護膜110が備わる。前記第2保護膜110はポリイミド物質からなることができる。前記第1集積回路チップ150に含まれたTSV構造物128aと前記第2集積回路チップ152に含まれた第2パッド電極108との間には第2保護膜110を貫通して導電性を有するコンタクト構造物112が介在される。前記コンタクト構造物112で使われることのできる物質の例としては銀Agはんだペーストを挙げることができる。即ち、本実施形態に係る半導体素子は第1集積回路チップ150及び第2集積回路チップ152が積層された構造を有し、TSV構造物128aを通じて前記第1集積回路チップ150及び第2集積回路チップ152が電気的に接続される。また、本実施形態に係る積層型素子はTSV構造物128aと上部の導電性ライン36との間の接着特性が優れているため、信号伝達速度が速い。従って、半導体素子の電気的特性が良好、且つ高い信頼性を有する。図示はしていないが、第1集積回路チップと同一構造のTSV構造物を含む3つ以上の集積回路チップが垂直に積層されることができる。図14~図18は、図13に示した積層型半導体素子の製造方法を示す断面図である。図14を参照すると、第1基板10上に第1回路パターン12を形成し、第1回路パターン12をカバーする第1層間絶縁膜14を第1基板10上に形成する。下部配線16が第1層間絶縁膜14を貫通して形成される。第1層間絶縁膜14及び第1基板10がパターニングされて内部にビアホール20を形成する。絶縁膜パターン122aと、バリア膜パターン124a及び導電パターン126aを含むTSV構造物128が図6と類似するようにビアホール20内に形成される。導電パターン126aは図10と類似するように中心突出部27を有する。図15を参照すると、前記TSV構造物128及び第1層間絶縁膜14上にバッファ膜30を形成する。前記バッファ膜30上に第1金属間絶縁膜32を形成する。前記第1金属間絶縁膜32及びバッファ膜30を貫通して導電性ライン36を形成し、TSV構造物128の外郭平坦部と電気的に接続され、下部配線16上に形成される。前記導電性ライン36は、図10と類似するように、TSV構造物128の突出部27とは接触しないように形成される。図7~図10と類似するように、前記導電性ライン36及び第1金属間絶縁膜32上に第2金属間絶縁膜38及び第3金属間絶縁膜42、並びに第1上部配線40及び第2上部配線44を形成する。図16を参照すると、第1保護膜46が第3金属間絶縁膜42上に形成されて第2上部配線44をカバーする。前記第1保護膜46はポリイミド物質を含むことができる。前記第1保護膜46の一部分を除去して第2上部配線44を露出させる第3開口48を形成する。前記第1基板10、絶縁膜パターン122a、バリア膜パターン124a、及び導電パターン126aの底面をグラインディングを通じて除去して、前記導電パターン126aの底面を露出させる。前記工程を通して、第1基板10の厚さが減少する。残留する導電パターン126a及びバリア膜パターン124bはTSV構造物128aを定義する。絶縁膜パターン122bはビアホール内のTSV構造物128aを取り囲む。前記グラインディング工程を通して、導電パターン126aの底面が第1基板10aの底面と同一平面上に置かれることになる。しかし、本発明は導電パターン126aの底面が第1基板10aの底面から突出した実施形態にも適用される。絶縁膜パターン122bはビアホール20側壁上にシリンダ形状を有する。バリア膜パターン124bは絶縁膜パターン122bの側壁上にシリンダ形状を有する。バリア膜パターン124bは導電パターン126aを囲む。図17を参照すると、前記第1保護膜46に形成された第3開口48内にはんだ50を形成する。これで、TSV構造物128aを含む第1集積回路チップ150が完成される。図18を参照すると、第2基板100上に前記第1集積回路チップ150と接合するための第2集積回路チップ152を形成する。具体的に、前記第2基板100上に第2回路パターン102、配線104及び第2層間絶縁膜106を形成する。前記第2層間絶縁膜106上に前記配線104と電気的に接続する第2パッド電極108を形成する。前記第2パッド電極108は前記第1基板10aに形成されたTSV構造物128aと各々対向するように配置される。前記第2パッド電極108をカバーする第2保護膜110が第2層間絶縁膜106上に形成される。次に、第2保護膜110をパターニングして、第2パッド電極108を露出させる第4開口図示せずを形成する。コンタクト構造物112が前記第4開口内に形成されて第2パッド電極108に電気的に接続する。また、図13を参照すると、第1基板10aのTSV構造物128aの底面と第2基板100のコンタクト構造物112が互いに圧搾して第1集積回路チップ150及び第2集積回路チップ152を含む積層型半導体素子が完成される。図19及び図20は各々本発明の一実施形態に係るビア構造物上に形成された開口を有する導電構造物を説明するための平面図である。以下にて説明する半導体素子は導電性ライン構造物の形状を除いては図1及び図2に示した半導体素子と同一である。図19及び図20を参照すると、第1導電性ライン60a及び第2導電性ライン60bは、TSV構造物28の中心突出部27を露出する第1開口62a及び第2開口62bを含む。開口62a、62bの大きさは突出部27の大きさに依存する。第1開口62aは突出部27の大きさより大きく、TSV構造物28の大きさより小さい。第2開口62bは突出部27の大きさより大きく、導電性ライン60b方向に沿って延伸する。第2開口62bもやはりバリア膜パターン24a、絶縁膜パターン22a、及び第1層間絶縁膜14の上面の部分を露出させる。いかなる場合でも、各導電性ライン60a、60bは、TSV構造物28上面の5~80で接触する。図19及び図20に示した半導体素子は、図3~図8を参照して説明したことと同じ工程を遂行して形成される。ただし、第1開口34が形成される位置が異なる。次に、前記図9及び図10を参照で説明したのと同じ工程を遂行する。これで、図19及び図20の半導体素子を製造する。図21及び図22は本発明の一実施形態に係る複合ビア構造物上に形成された複合導電構造物を説明するための平面図である。以下において説明する半導体素子はTSV構造物上に形成される導電性ラインの形状を除いては図1及び図2に示した半導体素子と同一である。図21を参照すると、複合TSV構造物28a、28b上に一方向に延伸する導電性ライン64は、前記方向に沿って二つに分離される。導電性ライン64の各部分はTSV構造物28a、28b中、少なくとも一つの上面のうち外郭平坦部に接触する。導電性ライン64の前記の部分はTSV構造物28a、28bによって電気的に接続される。例示的な実施形態によると、導電性ライン64は三部分に分離される。導電性ライン64の一部分は両TSV構造物28a、28bの上面の外郭平坦部に接触する。導電性ライン64の他の部分は第1TSV構造物28aの上面の外郭平坦部に接触し、導電性ライン64のまた他の部分は第2TSV構造物28bの上面の外郭平坦部に接触する。導電性ライン64の前記部分はTSV構造物28a、28bの全体上面の5~80で接触する。図21に示した半導体素子は、図3~図10を参照して説明したのと同一工程を通して形成することができる。ただし、第1開口34の位置と形状のみが異なる。図22は本発明の一実施形態に係る半導体素子の平面図である。図22に示した半導体素子は導電性ラインが追加的にさらに備わることを除いては、図1及び図2の半導体素子と同一構造を有する。図22を参照すると、二つの導電性ライン36がTSV構造物28の上面の外郭平坦部の第1部分に接触する。第2導電性ライン37はTSV構造物28の中心部上で第1導電性ライン36間に平行するように延伸する二部分を含む。第2導電性ライン37の前記部分は第1導電性ライン36間にTSV構造物28の上面の外郭平坦部の部分に接触する。図22に示した半導体素子は、図3~図10を参照して説明したのと同一工程を通して形成されることができる。ただし、第1開口34が形成される位置と形状が異なる。図23は本発明の一実施形態に係る半導体素子内のビア構造物上に形成された追加導電構造物を含む断面図である。以下において説明する半導体素子は、図1、図19、図20、図21、及び図22のように、導電性ライン36がTSV構造物28の外郭平坦部上で形成される。図23を参照すると、第1金属間絶縁膜32が導電性ライン構造物36を囲む。第2金属間絶縁膜38が第1金属間絶縁膜32及び導電性ライン構造物36上に形成される。上部配線40が第2金属間絶縁膜38を貫通して形成され、各々は上部導電性ライン40a及び上部コンタクト40bを含む。上部配線40は、図23のTSV構造物28の突出部27をオーバーラップしないように形成する。TSV構造物28の突出部27上に形成された第2金属間絶縁膜38部分は平坦でないこともある。従って、上部配線40は突出部27にオーバーラップされないように形成して平坦に形成することができる。図23に示した半導体素子は図3~図10を参照して説明したのと同一工程を通じて形成されることができる。ただし、上部配線40の位置のみが異なる。図24及び図25は本発明の一実施形態に係る中心充填部を有するビア構造物を含む半導体素子の断面図である。図24及び図25を参照すると、第1基板10上に第1回路パターン12が備わる。前記第1回路パターン12はトランジスタ、ダイオードなどを含むことができる。前記第1基板10上には前記第1回路パターン12を覆う第1層間絶縁膜14が備わる。下部配線16が第1層間絶縁膜14を貫通して第1回路パターン12に接続される。ビアホール68が第1層間絶縁膜14及び第1基板10の少なくとも一部を貫通して形成される。前記ビアホール68は楕円形状を有することができる。前記ビアホール68の内壁上に絶縁膜パターン70aが備わる。前記絶縁膜パターン70a上にはバリア膜パターン72aが備わる。前記バリア膜パターン72aは、Ta、TaN、Ti、TiN、Ru、Co、Ni、NiB、WNなどの物質から形成することができる。これらは単独または2つ以上を積層して使うことができる。前記バリア膜パターン72a上には前記ビアホール68の残りを埋める導電パターン74aが備わる。導電パターン74aは中心充填部78aを取り囲むカップ形状を有する。前記導電パターン74aは低抵抗を有し、第1基板10をなすシリコンの熱膨張係数の2倍以上の熱膨張係数を有する金属からなることができる。前記導電パターン74aは銅Cu、アルミニウム、金、インジウム、ニッケルなどからなることができる。本実施形態では前記導電パターン74aは半導体製造工程に最も適合して低抵抗を有する銅を含むことができる。導電パターン74a及びバリア膜パターン72aはTSV構造物76を定義する。中心充填部78aは前記ビアホール68の中心に形成される。前記中心充填部78aは絶縁物質または導電物質からなることができる。一例として、前記中心充填部78aはスピンオングラスSOG系列の酸化物、フロアブルシリコンFlowableSi、チタニウム、アルミニウム、多孔質物質porousmaterial等を挙げることができる。いかなる場合でも、中心充填部78aの物質は、導電パターン74a物質の熱膨張係数より3~4倍低い熱膨張係数を有する。例えば、導電パターン74aは、17PPMの熱膨張係数を有する銅を含むことができる。この場合、中心充填部78aは、3~4PPMの低い熱膨張係数を有する物質を含むことができる。導電パターン74aはカップ形状の導電パターン74aの上面中心部についてリング形状を有する突出部75を含む。中心充填部78a及び絶縁パターン70aに隣接するように配置される導電パターン74a上面の外郭部は第1層間絶縁膜14の上面と同一平面に位置することができる。TSV構造物76及び第1層間絶縁膜14上部面を覆うバッファ膜30が備わる。複数の導電性ライン80aが形成されてTSV構造物76上面の外郭平坦部と接触し、または第1金属間絶縁膜32及びバッファ膜30を貫通して下部配線16と接触する。導電性ライン80aは突出部75上に形成されず、これと接触することもない。二つの平行した導電性ライン80aがTSV構造物76の上面の外郭平坦部に接触する。これとは異なり、二個以上の導電性ライン80aがTSV構造物76の上面の平坦部に接触するように形成されることもできる。いかなる場合でも、導電性ライン80aは形成されてTSV構造物76の全体上面の5~80で接触する。前記導電性ライン80aはバリア膜及び低抵抗を有する金属を含む導電膜を含む。前記金属は半導体製造工程に適合しながら低抵抗を有する銅を含むことができる。前記第1金属間絶縁膜32上に第2金属間絶縁膜38が備わることができる。前記第2金属間絶縁膜38を貫通して前記導電性ライン80aと接続する上部配線40が備わることができる。これによって、上部配線40は導電性ライン80aに電気的に接続される接続構造物を形成することができる。図示はしていないが、前記第1上部配線40及び第2金属間絶縁膜38上に層間絶縁膜及び配線がさらに積層されることができる。図26及び図27は、図24及び図25に示した半導体素子を製造する方法を示す断面図である。先に、図3及び図4を参照して説明したのと同一工程を遂行して、第1層間絶縁膜14にビアホール68及び絶縁膜70を形成する。この時、前記ビアホール68の上部面は円または楕円形状を有することができる。絶縁膜70はビアホール68の内壁上に形成され、また、第1層間絶縁膜14及び下部配線16上に形成されたエッチング阻止膜18上にも形成される。図26を参照すると、前記絶縁膜70上にバリア膜72を形成する。前記バリア膜72上に導電膜74を形成する。前記導電膜74は低抵抗を有し、第1基板10をなすシリコンの熱膨張係数の2倍以上の熱膨張係数を有する金属からなることができる。前記導電膜74は銅Cu、アルミニウム、金、インジウム、ニッケルなどからなることができる。本実施形態においては前記導電膜74は半導体製造工程に最も適合し、且つ低抵抗を有する銅を含むことができる。前記導電膜74上に前記ビアホール68の残りを埋める中心充填膜78を形成する。前記中心充填膜78はスピンオングラスSOG系列の酸化物、フロアブルシリコンFlowableSi、チタニウム、アルミニウム、多孔質物質porousmaterial等を挙げることができる。一実施形態によると、導電膜74は17PPMの熱膨張係数を有する銅を含む。この場合、中心充填膜78は、3~4PPMの低い熱膨張係数を有する物質を含むことができる。従って、中心充填膜78は導電膜74の熱膨張を緩衝して、リング形状の突出部75の高さを最小化する。図27を参照すると、前記第1層間絶縁膜14の上部面が露出されるように前記中心充填膜78、導電膜74、バリア膜72、絶縁膜70及びエッチング阻止膜18を研磨する。これによって、TSV構造物76がビアホール68内に形成される。続いて、図7~図10を参照して説明した工程を遂行する。それによって、図24に示した半導体素子を製造することができる。図28~図30は本発明の一実施形態に係る複合ビア構造物上に形成された複合導電構造物を有する半導体素子の平面図である。以下にて説明する半導体素子は、カップ形状で形成されたTSV構造物76a、76bが中心充填膜78a、78bを各々取り囲むことを除けば、図21に示した半導体素子と同一である。図28を参照すると、導電性ライン81は複数個に分離し、複数個のTSV構造物76a、76bに沿って延伸する。各TSV構造物76a、76bは図27と類似するように形成する。導電性ライン81の各部分はTSV構造物76a、76bのうち、少なくとも一つの外郭平坦部に接触する。前記導電性ライン81の部分はTSV構造物76a、76bにより電気的に接続される。図28に示した実施形態において、導電性ライン81は三部分に分けられる。導電性ライン81の一部分は、TSV構造物76a、76bの上面の外郭平坦面部分に接触する。導電性ライン81の他の部分は、第1TSV構造物76aの上面の外郭平坦面の一部に接触し、導電性ライン81のまた他の部分は、第2TSV構造物76bの上面の外郭平坦面の一部に接触する。第1TSV構造物76aは、第1導電パターン74a及び第1バリア膜パターン72aを含む。第2TSV構造物76bは、第2導電パターン74b及び第2バリア膜パターン72bを含む。各第1導電パターン74a及び第2導電パターン74bは、リング形状の中心突出部75を有する。第1中心充填部78aは、第1導電パターン74aによって取り囲まれて、第2中心充填部78bは第2導電パターン74bによって取り囲まれる。図28に示した半導体素子は図26及び図27を参照して説明したのと同一工程を通じて形成することができる。ただし、導電性ライン構造物81の位置と形状のみが異なる。図29は本発明の一実施形態に係る半導体素子の平面図である。図29においては説明の便宜のために、TSV構造物及び導電性ラインのみを図示し、残りの部材は図24に示したものと類似している。図29を参照すると、輪状の導電パターンを含むTSV構造物90a、90b、90cが備わる。前記TSV構造物90a、90b、90cは図24に示したTSV構造物76と同一形状を有する。本実施形態において、三つのTSV構造物90a、90b、90cはより大きい一つのTSV構造物92を形成することができる。即ち、直径が非常に広い一つのTSV構造物が要求される素子の場合、直径が非常に広い一つのTSV構造物を形成することが容易ではない。従って、狭い直径を有する複数のTSV構造物90a、90b、90cが実質的には一つのTSV構造物92の機能をするように提供する。相対的に小さい直径を有する各TSV構造物90a、90b、90cは最小化した突出部の高さを有する。前記各TSV構造物90a、90b、90cは、各中心充填部94を取り囲んで、輪annular状の突出部95を有する。各導電性ライン構造物96は、TSV構造物90a、90b、90cのうち、少なくとも二つを含む各セットの上面の外郭平坦部に接触する。各導電性ライン構造物96は、TSV構造物90a、90b、90cの突出部95には接触しない。前記導電性ライン96は図29に示したように、互いに平行するように延長し、複数個の部分に分離する。導電性ライン96の前記の部分はTSV構造物92によって電気的に接続する。導電性ライン92はTSV構造物90a、90b、90cの全体上面の5~80で接触する。図30は本発明の一実施形態に係る半導体素子の平面図である。説明の便宜のために図30にはTSV構造物及び導電性ラインだけが図示されている。しかし、図24と類似する追加構造物が図30の半導体素子のためにさらに形成されることもできる。一方、以下にて説明する半導体素子はTSV構造物93の形状を除いては図29に示した半導体素子と同一である。図30を参照すると、各TSV構造物91a、91b、91cは、図1に示したTSV構造物28と同じ形状を有する。本実施形態において、互いに隣接する複数のTSV構造物91a、91b、91cは、より大きい一つであるTSV構造物93を定義する。各TSV構造物91a、91b、91cは中心突出部97を含む。複数の導電性ライン構造物96がTSV構造物91a、91b、91cのうち、少なくとも二つを含むセットの外郭平坦部の部分上に形成されて接触する。導電性ライン96はTSV構造物91a、91b、91cの突出部97に接触しない。導電性ライン96は形成されてTSV構造物91a、91b、91cの間のラインに沿って延伸して互いに平行する。導電性ライン96は複数個の部分に分離され、各部分はTSV構造物91a、91b、91cのうち、少なくとも二つを含むセットの外郭平坦部の部分上に形成して接触する。導電性ライン96の前記の部分はTSV構造物93によって電気的に接続される。導電性ライン96はTSV構造物91a、91b、91cの全体上面の5~80で接触する。図28~図30の半導体素子において、上部配線図示せずもやはり導電性ラインの部分81或いは96を互いに接続する接続構造物として形成することが可能である。図31~図33は本発明の一実施形態に係る各積層半導体素子を有するシステムのブロックダイアグラムである。図31は例えば、図13に示した積層型半導体素子を有するシステムのブロックダイアグラムである。図31を参照すると、システムはコントローラ520及びメモリ510を含む。メモリ510は例えば、図13に示した積層型メモリ素子を含む。前記メモリコントローラ520は、前記メモリの動作をコントロールするための入力信号を提供する。図32は例えば、図13に示した積層型半導体素子を有するシステムのブロックダイアグラムである。図32を参照すると、システムはホスト700及びメモリ510を含む。前記メモリ510は例えば、図13に示した積層型メモリ素子を含む。前記ホスト700はパーソナルコンピュータ、カメラ、モバイル機器、ゲーム機、通信機器などのような電子製品を含む。前記ホスト700はメモリ510を調節して作動させるための入力信号を印加し、前記メモリ510はデータ保存媒体として使われる。図33は例えば、図13に示した積層型半導体素子を有するシステム600のブロックダイアグラムである。図33を参照すると、前記システムは携帯用装置600であることができる。携帯用装置600はMP3プレーヤ、ビデオプレーヤ、ビデオとオーディオプレーヤの複合器などであることができる。携帯用装置600は例えば、図13に示した積層型メモリ素子のようなメモリ510を含む。図示したように、携帯用装置600はメモリ510、メモリコントローラ520、エンコーダ/デコーダEDC610、表示部材620、及びインターフェース670を含むことができる。データオーディオ、ビデオなどはエンコーダ/デコーダEDC610によって前記メモリコントローラ520を経由して前記メモリ510から入/出力される。エンコーダ/デコーダEDC610はMP3プレーヤ或いはPMPプレーヤのようなメモリ510に保存されるオーディオ及び/または、ビデオデータをエンデコーディングする方法等を通じてメモリ510に保存されるデータをエンコーディングする。さらに、エンコーダ/デコーダEDC610は、メモリ510内にビデオデータを保存するためのMPEGエンコーディングを行う。さらに、エンコーダ/デコーダEDC610は複合エンコーダを含んでフォーマットにより互いに異なる類型のデータをエンコーディングする。例えば、エンコーダ/デコーダEDC610はオーディオデータをエンコーディングするためのMP3エンコーダ或いはビデオデータをエンコーディングするためのMPEGエンコーダを含む。エンコーダ/デコーダEDC610は、MP3プレーヤ或いはPMPプレーヤのようなメモリ510からMP3デコーディング或いはMPEGデコーディングする方法等を通じてメモリ510から出力されたデータをデコーディングする。さらに、エンコーダ/デコーダEDC610は複合デコーダを含んで、フォーマットにより互いに異なる類型のデータをデコーディングする。例えば、エンコーダ/デコーダEDC610はオーディオデータをデコーディングするためのMP3デコーダ或いはビデオデータをデコーディングするためのMPEGデコーダを含む。他の実施形態によると、エンコーダ/デコーダEDC610はデコーダのみを含む。例えば、エンコーディングしたデータはエンコーダ/デコーダEDC610で入力され、以後、エンコーダ/デコーダEDC610はメモリコントローラ520或いはメモリ510に伝送するために前記入力データをデコーディングすることができる。エンコーダ/デコーダEDC610は、エンコーディングされるデータ或いはインターフェース670を通じてエンコーディングされるデータを受信することができる。インターフェース670は、確立されたインターフェース標準例えば、FireWire、USBなどにコンパイルしてFireWireインターフェース、USBインターフェースなどを含む。従って、データはインターフェース670を通じてメモリ510から出力されることができる。表示部材620はメモリ510から出力されてエンコーダ/デコーダEDC610によりデコーディングされた使用者データを表示する。表示部材620の例として、オーディオデータを出力するスピーカー、ビデオデータを出力するディスプレースクリーンなどを挙げることができる。以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特徴請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。