"基板上に配置され、第1の方向に延長された積層構造体であって、交互に反復的に積層された複数のゲートパターン及び複数の絶縁パターンを含み、第1の部分及び第2の部分を含み、前記第2の部分が前記第1の方向と垂直である第2の方向に前記第1の部分より小さい幅を有する積層構造体と、前記積層構造体を貫通する複数の垂直形活性パターンと、前記各垂直形活性パターンの側壁と前記各ゲートパターンとの間に介在された多層誘電膜と、前記積層構造体の一側の前記基板内に形成された共通ソース領域と、前記共通ソース領域の上に配置されたストラッピングコンタクトプラグと、を含み、前記ストラッピングコンタクトプラグは前記積層構造体の第2の部分の横に位置された3次元半導体記憶素子。前記積層構造体の第1の部分は、互いに対向され、前記第1の方向に並べて延長された第1の側壁及び第2の側壁を有し、前記積層構造体の第2の部分は互いに対向された第1の側壁及び第2の側壁を有し、前記積層構造体の第2の部分の前記第1の側壁は前記第1の部分の前記第1の側壁を基準に横に凹み、前記ストラッピングコンタクトプラグは前記第2の部分の前記第1の側壁の横に位置された請求項1に記載の3次元半導体記憶素子。前記第1の部分の前記第2の側壁及び前記第2の部分の前記第2の側壁は前記第1の方向に延長された1つの平らな側壁をなす請求項2に記載の3次元半導体記憶素子。前記第2の部分の前記第2の側壁は前記第1の部分の前記第2の側壁を基準に横に凹んでいる請求項2に記載の3次元半導体記憶素子。前記共通ソース領域は前記第1の方向に延長され、前記共通ソース領域は前記積層構造体の前記第1の部分の横に位置された非ランディング部及び前記積層構造体の前記第2の部分の横に位置されたランディング部を含み、前記ランディング部の前記第2の方向の幅は前記非ランディング部の前記第2の方向の幅に比べて大きい請求項1に記載の3次元半導体記憶素子。前記共通ソース領域の上に配置された素子分離パターンをさらに含み、前記ストラッピングコンタクトプラグは前記素子分離パターンを貫通して前記共通ソース領域と電気的に接続された請求項1に記載の3次元半導体記憶素子。前記積層構造体の両側壁の上に配置された絶縁スペーサーをさらに含み、前記絶縁スペーサーの一部分は前記ストラッピングコンタクトプラグ及び前記積層構造体の前記第2の部分の間に介在され、前記ストラッピングコンタクトプラグは前記絶縁スペーサーと接触された請求項1に記載の3次元半導体記憶素子。前記垂直形活性パターンの上端に電気的に接続されたビットラインと、前記ストラッピングコンタクトプラグの上部面に電気的に接続されたストラッピングラインと、をさらに含む請求項1に記載の3次元半導体記憶素子。前記ビットライン及び前記ストラッピングラインは前記基板の上部面から同一なレベルに位置し、前記ビットライン及び前記ストラッピングラインは前記第2の方向に並べて延長された請求項8に記載の3次元半導体記憶素子。前記多層誘電膜の少なくとも一部は横に延長されて前記各ゲートパターンの上部面及び下部面を覆う請求項1に記載の3次元半導体記憶素子。基板上に配置され、第1の方向に並べて延長され、前記第1の方向と垂直である第2の方向に互いに離隔された複数の積層構造体であって、交互に反復的に積層された複数のゲートパターン及び複数の絶縁パターンを含む複数の積層構造体と、前記各積層構造体を貫通する複数の垂直形活性パターンと、前記各垂直形活性パターンの側壁と前記各ゲートパターンとの間に介在された多層誘電膜と、前記複数の積層構造体の間に定義された複数のトレンチの下の基板内に形成された共通ソース領域と、前記共通ソース領域の中のいずれか1つに電気的に接続されたストラッピングコンタクトプラグと、を含み、前記ストラッピングコンタクトプラグの両側に隣接する一対の前記積層構造体の中で少なくとも1つは第1の部分、及び前記第1の部分より前記第2の方向の幅が小さい第2の部分を含み、前記ストラッピングコンタクトプラグは前記第2の部分の横に位置された3次元半導体記憶素子。前記ストラッピングコンタクトプラグと電気的に接続された共通ソース領域は非ランディング部及びランディング部を含み、前記ランディング部は前記第2の方向に前記非ランディング部より大きい幅を有し、前記ランディング部及び前記積層構造体の前記第2の部分は前記第2の方向に配列された請求項11に記載の3次元半導体記憶素子。前記ストラッピングコンタクトプラグは複数に提供され、前記複数のストラッピングコンタクトプラグは前記共通ソース領域に各々電気的に接続され、前記積層構造体の各々は前記第1の部分及び前記第2の部分を含み、前記ストラッピングコンタクトプラグ及び前記積層構造体の前記第2の部分は前記第2の方向に沿って交互に反復的に配列された請求項11に記載の3次元半導体記憶素子。前記基板内に形成され、前記第2の方向に延長されて前記共通ソース領域を連結する接続ドーピングされた領域と、前記ストラッピングコンタクトプラグの上部面に電気的に接続され、前記第2の方向に延長されたストラッピングラインと、をさらに含み、前記ストラッピングラインの下の前記ストラッピングコンタクトプラグの個数は前記共通ソース領域の個数より少ない請求項11に記載の3次元半導体記憶素子。前記各トレンチの両内側壁の上に各々配置された一対の絶縁スペーサーをさらに含み、前記ストラッピングコンタクトプラグと電気的に接続された共通ソース領域の上のトレンチは前記積層構造体の前記第1の部分の横に位置された第1の領域、及び前記積層構造体の前記第2の部分の横に位置された第2の領域を含み、前記第1の領域内で前記一対の絶縁スペーサーは互いに接触され、前記第2の領域内で前記一対の絶縁スペーサーは互いに離隔されて、ホールが定義され、前記ストラッピングコンタクトプラグは前記ホール内に配置された請求項11に記載の3次元半導体記憶素子。基板上に一方向に並べて延長された一対の積層構造体であって、交互に反復的に積層された複数のゲートパターン及び絶縁パターンを含み、前記一対の積層構造体の間に第1の領域及び第2の領域を含むトレンチが定義され、前記第2の領域は前記第1の領域より大きい幅を有する一対の積層構造体と、前記各積層構造体を貫通する複数の垂直形活性パターンと、前記垂直形活性パターンの側壁と前記ゲートパターンとの間に介在された多層誘電膜と、前記トレンチの下の基板内に形成された共通ソース領域と、前記トレンチの両内側壁の上に各々配置された一対の絶縁スペーサーであって、前記第1の領域内で互いに接触され、前記第2の領域内で互いに離隔されてホールが定義される一対の絶縁スペーサーと、前記ホール内に配置され前記共通ソース領域と電気的に接続されたストラッピングコンタクトプラグと、を含む3次元半導体記憶素子。前記各積層構造体は前記トレンチの前記第1の領域の横に位置された第1の部分及び前記トレンチの前記第2の領域の横に位置された第2の部分を含み、前記各積層構造体の前記第2の部分は前記第1の部分より小さい幅を有する請求項16に記載の3次元半導体記憶素子。前記一対の積層構造体は一対の第1の積層構造体に該当し、前記トレンチは第1のトレンチに該当し、前記一対の絶縁スペーサーは一対の第1の絶縁スペーサーに該当し、前記基板内に形成され、前記一対の第1の積層構造体が上に配置されたウェル領域と、前記一対の第1の積層構造体と平行になり、前記ウェル領域の上に配置された一対の第2の積層構造体と、前記一対の第2の積層構造体の間に定義された第2のトレンチ下のウェル領域内に形成され、前記ウェル領域より高いドーパント濃度を有するウェルピックアップ領域と、前記第2のトレンチの両内側壁の上に各々配置された一対の第2の絶縁スペーサーであって、互いに離隔されて前記一方向に延長されたグルーブを定義する一対の第2の絶縁スペーサーと、前記グルーブ内に配置され前記ウェルピックアップ領域と電気的に接続されたウェル導電ラインと、をさらに含む請求項16に記載の3次元半導体記憶素子。前記ストラッピングコンタクトプラグは前記ウェル導電ラインと同一な導電物質を含む請求項18に記載の3次元半導体記憶素子。前記第2のトレンチは均一な幅を有し、前記第2のトレンチの幅は前記第1のトレンチの前記第1の領域の幅より大きい請求項18に記載の3次元半導体記憶素子。本発明が解決しようとする一技術的課題は優れた信頼性を有する3次元半導体記憶素子を提供することにある。本発明が解決しようとする他の技術的課題は高集積化のために最適化された3次元半導体記憶素子を提供することにある。上述された技術的課題を解決するための3次元半導体記憶素子を提供する。本発明の一実施形態による3次元半導体記憶素子は基板上に配置され、第1の方向に延長された積層構造体であって、交互に反復的に積層された複数のゲートパターン及び複数の絶縁パターンを含み、第1の部分及び第2の部分を含み、前記第2の部分は前記第1の方向と垂直である第2の方向に前記第1の部分より小さい幅を有する積層構造体と、前記積層構造体を貫通する複数の垂直形活性パターンと、前記各垂直形活性パターンの側壁と前記各ゲートパターンとの間に介在された多層誘電膜と、前記積層構造体の一側の前記基板内に形成された共通ソース領域と、前記共通ソース領域の上に配置されたストラッピングコンタクトプラグと、を包含できる。前記ストラッピングコンタクトプラグは前記積層構造体の第2の部分の横に位置する。一実施形態によれば、前記積層構造体の第1の部分は、互いに対向され、前記第1の方向に並べて延長された第1の側壁及び第2の側壁を有することができる。前記積層構造体の第2の部分は互いに対向された第1の側壁及び第2の側壁を有することができる。前記積層構造体の第2の部分の前記第1の側壁は前記第1の部分の前記第1の側壁を基準に横に凹んでいる。この場合に、前記ストラッピングコンタクトプラグは前記第2の部分の前記第1の側壁の横に位置することができる。一実施形態によれば、前記第1の部分の前記第2の側壁及び前記第2の部分の前記第2の側壁は実質的に前記第1の方向に延長された1つの平らな側壁を成し得る。一実施形態によれば、前記第2の部分の前記第2の側壁は前記第1の部分の前記第2の側壁を基準に横に凹んでいる。一実施形態によれば、前記共通ソース領域は前記第1の方向に延長され得る。前記共通ソース領域は前記積層構造体の前記第1の部分の横に位置された非ランディング部及び前記積層構造体の前記第2の部分の横に位置されたランディング部を包含できる。前記ランディング部の前記第2の方向の幅は前記非ランディング部の前記第2の方向の幅に比べて大きくなり得る。一実施形態によれば、前記素子は前記共通ソース領域の上に配置された素子分離パターンをさらに包含できる。この場合に、前記ストラッピングコンタクトプラグは前記素子分離パターンを貫通して前記共通ソース領域と電気的に接続され得る。一実施形態によれば、前記素子は前記積層構造体の側壁の上に配置された絶縁スペーサーをさらに包含できる。前記絶縁スペーサーの一部分は前記ストラッピングコンタクトプラグ及び前記積層構造体の前記第2の部分の間に介在され、前記ストラッピングコンタクトプラグは前記絶縁スペーサーと接触され得る。一実施形態によれば、前記素子は前記垂直形活性パターンの上端に電気的に接続されたビットラインと、前記ストラッピングコンタクトプラグの上部面に電気的に接続されたストラッピングラインと、をさらに包含できる。一実施形態によれば、前記ビットライン及び前記ストラッピングラインは前記基板の上部面から実質的に同一なレベルに位置することができる。この場合に、前記ビットライン及び前記ストラッピングラインは前記第2の方向に並べて延長され得る。一実施形態によれば、前記多層誘電膜の少なくとも一部は横に延長されて前記各ゲートパターンの上部面及び下部面を覆うことができる。本発明の他の実施形態による3次元半導体記憶素子は基板上に配置され、第1の方向に並べて延長され、前記第1の方向と垂直である第2の方向に互いに離隔された複数の積層構造体であって、交互に反復的に積層された複数のゲートパターン及び複数の絶縁パターンを含む複数の積層構造体と、前記各積層構造体を貫通する複数の垂直形活性パターンと、前記各垂直形活性パターンの側壁と前記各ゲートパターンとの間に介在された多層誘電膜と、前記複数の積層構造体の間に定義された複数のトレンチの下の基板内に形成された共通ソース領域と、前記共通ソース領域の中のいずれか1つに電気的に接続されたストラッピングコンタクトプラグと、を包含できる。前記ストラッピングコンタクトプラグ両側に隣接する一対の前記積層構造体の中で少なくとも1つは、第1の部分、及び前記第1の部分より前記第2の方向の幅が小さい第2の部分を包含できる。前記ストラッピングコンタクトプラグは前記第2の部分の横に位置することができる。一実施形態によれば、前記ストラッピングコンタクトプラグと電気的に接続された共通ソース領域は非ランディング部及びランディング部を包含できる。前記ランディング部は前記第2の方向に前記非ランディング部より大きい幅を有し、前記ランディング部及び前記積層構造体の前記第2の部分は前記第2の方向に配列され得る。一実施形態によれば、前記ストラッピングコンタクトプラグは複数に提供され得る。前記複数のストラッピングコンタクトプラグは前記共通ソース領域に各々接続され得る。前記積層構造体の各々は前記第1の部分及び前記第2の部分を含み、前記ストラッピングコンタクトプラグ及び前記積層構造体の前記第2の部分は前記第2の方向に沿って交互に反復的に配列され得る。一実施形態によれば、前記素子は前記基板内に形成され、前記第2の方向に延長されて前記共通ソース領域を連結する接続ドーピングされた領域と、前記ストラッピングコンタクトプラグの上部面に電気的に接続され、前記第2の方向に延長されたストラッピングラインと、をさらに包含できる。この場合に、前記ストラッピングライン下の前記ストラッピングコンタクトプラグの個数は前記共通ソース領域の個数より少ないことがあり得る。一実施形態によれば、前記素子は前記各トレンチの両内側壁の上に各々配置された一対の絶縁スペーサーをさらに包含できる。この場合に、前記ストラッピングコンタクトプラグと電気的に接続された共通ソース領域の上のトレンチは前記積層構造体の前記第1の部分の横に位置された第1の領域、及び前記積層構造体の前記第2の部分の横に位置された第2の領域を包含できる。前記第1の領域内で前記一対の絶縁スペーサーは互いに接触され、前記第2の領域内で前記一対の絶縁スペーサーは互いに離隔されて、ホールが定義され得る。前記ストラッピングコンタクトプラグは前記ホール内に配置され得る。本発明のその他の実施形態による3次元半導体記憶素子は、基板上に一方向に並べて延長された一対の積層構造体であって、交互に反復的に積層された複数のゲートパターン及び絶縁パターンを含み、前記一対の積層構造体の間に第1の領域及び第2の領域を含むトレンチが定義され、前記第2の領域は前記第1の領域より大きい幅を有する一対の積層構造体と、前記各積層構造体を貫通する複数の垂直形活性パターンと、前記垂直形活性パターンの側壁と前記ゲートパターンとの間に介在された多層誘電膜と、前記トレンチ下の基板内に形成された共通ソース領域と、前記トレンチの両内側壁の上に各々配置された一対の絶縁スペーサーであって、前記第1の領域内で互いに接触され、前記第2の領域内で互いに離隔されてホールが定義される一対の絶縁スペーサーとと、前記ホール内に配置され前記共通ソース領域と電気的に接続されたストラッピングコンタクトプラグと、を包含できる。一実施形態によれば、前記各積層構造体は前記トレンチの前記第1の領域の横に位置された第1の部分、及び前記トレンチの前記第2の領域の横に位置された第2の部分を包含できる。前記各積層構造体の前記第2の部分は前記第1の部分より小さい幅を有することができる。一実施形態によれば、前記一対の積層構造体は一対の第1の積層構造体に該当することができ、前記トレンチは第1のトレンチに該当することができる。前記一対の絶縁スペーサーは一対の第1の絶縁スペーサーに該当することができる。この場合に、前記素子は、前記基板内に形成され、前記一対の第1の積層構造体が上に配置されたウェル領域と、前記一対の第1の積層構造体と平行になり前記ウェル領域の上に配置された一対の第2の積層構造体と、前記一対の第2の積層構造体の間に定義された第2のトレンチ下のウェル領域内に形成され、前記ウェル領域より高いドーパント濃度を有するウェルピックアップ領域と、前記第2のトレンチの両内側壁の上に各々配置された一対の第2の絶縁スペーサーであって、互いに離隔されて前記一方向に延長されたグルーブを定義する一対の第2の絶縁スペーサーと、前記グルーブ内に配置され前記ウェルピックアップ領域と電気的に接続されたウェル導電ラインと、をさらに包含できる。一実施形態によれば、前記ストラッピングコンタクトプラグは前記ウェル導電ラインと同一な導電物質を包含できる。一実施形態によれば、前記第2のトレンチは実質的に均一な幅を有し、前記第2のトレンチの幅は前記第1のトレンチの前記第1の領域の幅より大きくなり得る。上述された3次元半導体記憶素子によれば、ストラッピングコンタクトプラグが前記共通ソース領域に電気的に接続される。したがって、前記共通ソース領域の抵抗を最小化させ得る。また、前記ストラッピングコンタクトプラグが相対的に小さい幅を有する前記積層構造体の前記第2の部分横に位置することができる。前記積層構造体の前記第2の部分によって、前記ストラッピングコンタクトプラグと電気的に接続される前記共通ソース領域の一部分の平面積を制限された面積内で十分に確保できる。その結果、優れた信頼性を有し、高集積化のために最適化された3次元半導体記憶素子を具現することができる。以上の本発明の目的、他の目的、特徴及び長所は添付された図面と関連した以下の望ましい実施形態を通じて容易に理解できる。しかし、本発明はここで説明される実施形態に限定されず、他の形態に具体化され得る。むしろ、ここで紹介される実施形態は、開示された内容が徹底して完全になり得るように、そして当業者に本発明の思想が十分に伝達できるようにするために提供される。本明細書で,ある膜又は層が他の膜又は層又は基板の上にあると言及される場合に、それは他の膜又は層又は基板の上に直接形成できるか、或いはそれらの間に第3の膜又は層が介在され得る。また図面において、構成の大きさ及び厚さ等は説明を明確にするために誇張されることがある。また本明細書の多様な実施形態で、第1,第2,第3等の用語が多様な領域,膜又は層等を記述するために使用されたが、これらの領域,膜はこのような用語によって限定されない。これらの用語は単なる所定の領域又は膜又は層を他の領域又は膜又は層と区別するために使用されただけである。したがって、いずれか一つの実施形態で第1の膜質として言及された膜質が他の実施形態では第2の膜質として言及されることもあり得る。ここに説明され、例示される各実施形態はそれの相補的な実施形態も含む。本明細書で‘及び又は’という表現は前後に並べた構成要素の中で少なくとも1つを含む意味に使用される。明細書全体に掛けて同一な参照番号で表示された部分は同一な構成要素を示す。図1Aは本発明の一実施形態による3次元半導体記憶素子を示す平面図であり、図1Bは図1Aの積層構造体の一部を拡大した平面図であり、図1Cは図1AのI-I’及びII-II’に沿って切断された断面図である。図1A及び図1Cを参照すれば、半導体基板100以下、基板と称するの上に複数の積層構造体170stack-structuresが配置され得る。図1Aに開示されたように、前記複数の積層構造体170は第1の方向に並べて延長され得る。前記第1の方向は前記基板100の上部面と平行になることができる。前記第1の方向は図1Aでx軸方向に該当する。前記基板100は第1の導電形のドーパントでドーピングされ得る。前記各積層構造体170は交互に、そして反復的に積層されたゲートパターンGSG、CG、SSG及び複数の絶縁パターン110aを包含できる。前記各積層構造体170内のゲートパターンGSG、CG、SSGは少なくとも一層の接地選択ゲートパターンGSG、前記接地選択ゲートパターンGSGの上に順に積層された複数のセルゲートパターンCG及び最上部のセルゲートパターンの上に積層された少なくとも一層のストリング選択ゲートパターンSSGを包含できる。一実施形態によれば、図1Cに開示されたように、最下部のセルゲートパターンと基板100との間に複数の接地選択ゲートパターンGSGが積層され得る。また、最上部のセルゲートパターンの上に複数のストリング選択ゲートパターンSSGが積層され得る。しかし、本発明はこれに限定されない。前記各積層構造体170は1つの接地選択ゲートパターンGSG及び1つのストリング選択ゲートパターンSSGを包含できる。前記積層構造体170内の複数の絶縁パターン110aの厚さは素子が要求する特性のために調節され得る。例えば、最下部のセルゲートパターン及び接地選択ゲートパターンGSGの間の絶縁パターンは、セルゲートパターンCGの間の絶縁パターンに比べて厚くなり得る。これと類似に、最上部のセルゲートパターン及びストリング選択ゲートパターンSSGの間の絶縁パターンもセルゲートパターンCGの間の絶縁パターンに比べて厚くなり得る。しかし、本発明はこれに限定されない。前記絶縁パターン110aの厚さは多様な形態で具現され得る。前記絶縁パターン110aは酸化物を包含できる。前記ゲートパターンGSG、CG、SSGは導電物質を包含できる。例えば、前記ゲートパターンGSG、CG、SSGはドーピングされた半導体例えば、ドーピングされたシリコン等、金属例えば、タングステン、銅、アルミニウム等、導電性金属窒化物例えば、窒化チタニウム、窒化タンタル等又は遷移金属例えば、チタニウム、タンタル等等から選択された少なくとも1つを包含できる。図1A乃至図1Cを参照すれば、複数の垂直形活性パターン130が前記各積層構造体170を貫通できる。前記垂直形活性パターン130は前記基板100と接触され得る。前記垂直形活性パターン130はパイプ形態pipeshape又はマカロニ形態macaronishapeを有する垂直形半導体パターン120を包含できる。前記垂直形半導体パターン120は充填誘電パターン125fillingdielectricpatternによって満たされ得る。前記垂直形活性パターン130は前記充填誘電パターン125及び垂直形半導体パターン120の上に配置されたキャッピング半導体パターン127をさらに包含できる。前記垂直形及びキャッピング半導体パターン120、127は前記基板100と同一な半導体元素を包含できる。例えば、前記基板100がシリコン基板である場合に、前記垂直形及びキャッピング半導体パターン120、127はシリコンを包含できる。前記垂直形半導体パターン120は前記基板100と同一なタイプのドーパントでドーピングされるか、或いはアンドープされた状態undopedであり得る。前記キャッピング半導体パターン127の少なくとも一部分内にドレーン領域が形成され得る。前記ドレーン領域は第2の導電形のドーパント即ち、基板100にドーピングされた第1の導電形と異なるドーパントでドーピングされ得る。多層誘電膜160が前記各垂直形活性パターン130の側壁及び前記各ゲートパターンGSG、CG、SSGの間に介在され得る。前記多層誘電膜160はトンネル誘電膜、電荷格納膜及びブロッキング誘電膜を包含できる。前記トンネル誘電膜は前記垂直形活性パターン130の側壁に隣接することができ、前記ブロッキング誘電膜は前記各ゲートパターンGSG、CG、SSGに隣接することができる。前記電荷格納膜は前記トンネル誘電膜及びブロッキング誘電膜の間に介在され得る。前記トンネル誘電膜は酸化物及び/又は酸化窒化物等を包含できる。前記ブロッキング誘電膜は前記トンネル誘電膜に比べて高い誘電常数を有する高誘電膜例えば、ハフニウム酸化膜及び/又はアルミニウム酸化膜等のような金属酸化膜等を包含できる。これに加えて、前記ブロッキング誘電膜は前記高誘電膜に比べて高いエネルギーバンドギャップを有する障壁誘電膜をさらに包含できる。前記障壁誘電膜は前記高誘電膜及び前記電荷格納膜の間に介在され得る。前記電荷格納膜は電荷を格納できる複数のトラップを有する誘電物質を包含できる。例えば、前記電荷格納膜は酸化物及び/又は金属酸化物等を包含できる。前記セルゲートパターンCG及び垂直形活性パターン130の間の多層誘電膜160は論理データを格納するデータ格納要素として使用され得る。前記複数の選択ゲートパターンGSG、SSG及び垂直形活性パターン130の間の多層誘電膜160は複数の選択トランジスターのゲート誘電膜として使用され得る。前記多層誘電膜160の少なくとも一部は水平的に延長されて前記各ゲートパターンGSG、CG、SSGの下部面及び上部面を覆うことができる。図1Cに開示されたように、一実施形態によれば、前記多層誘電膜160内のトンネル誘電膜、電荷格納膜及びブロッキング誘電膜全体が水平的に延長されて、前記各ゲートパターンGSG、CG、SSGの下部面及び上部面を覆うことができる。前記各垂直形活性パターン130は1つの垂直形セルストリングを具現することができる。前記垂直形セルストリングは、互いに直列に連結され積層された複数のセルトランジスターを包含できる。また、前記垂直形セルストリングは順に積層された少なくとも1つの接地選択トランジスター、複数のセルトランジスター及び少なくとも1つのストリング選択トランジスターを包含できる。前記接地選択トランジスター、複数のセルトランジスター及びストリング選択トランジスターは互いに直列に連結され得る。前記セルトランジスターは前記各垂直形活性パターン130及び前記各セルゲートパターンCGの交差地点で定義され得る。前記接地選択トランジスターは前記各垂直形活性パターン130及び前記接地選択ゲートパターンGSGの交差地点で定義され得り、前記ストリング選択トランジスターは前記各垂直形活性パターン130及び前記ストリング選択ゲートパターンSSGの交差地点で定義され得る。前記垂直形セルストリングに含まれた接地選択、複数のセル及びストリング選択トランジスターは、前記垂直形活性パターン130の側壁に定義された複数の垂直形チャンネル領域を各々包含できる。最下部の接地選択ゲートパターンGSGを含む接地選択トランジスターは前記接地選択ゲートパターンGSGの下に定義される水平形チャンネル領域をさらに包含できる。図1Cを参照すれば、バッファー誘電パターン103aが前記各積層構造体170及び前記基板100の間に配置され得る。バッファー誘電パターン103aが複数の垂直活性パターン130の側壁に隣接するように配置され得る。このような場合に、前記垂直形活性パターン130は下へ突出/延長されて前記バッファー誘電膜103を貫通できる。したがって、前記垂直形活性パターン130は前記基板100と接触され得る。前記バッファー誘電パターン103aは酸化物を包含できる。キャッピング誘電パターン135が前記各積層構造体170及び前記各積層構造体を貫通する複数の垂直形活性パターン130の上に配置され得る。前記キャッピング誘電パターン135の両側壁はその下の積層構造体170の両側壁に各々整列され得る。前記キャッピング誘電パターン135は酸化物、窒化物及び/又は酸化窒化物等を包含できる。図1A乃至図1Cを参照すれば、前記積層構造体170の間の基板100内に複数の共通ソース領域150が形成され得る。即ち、前記各積層構造体170の両側に隣接する基板100内に前記複数の共通ソース領域150が各々配置され得る。前記共通ソース領域150は前記第1の方向に並べて延長され得る。前記共通ソース領域150は前記第1の方向と垂直である第2の方向へ互いに離隔され得る。前記第2の方向は前記基板100の上部面と平行になることができる。前記第2の方向は図1Aのy軸方向に該当する。前記積層構造体170及び共通ソース領域150は前記第2の方向に交互に反復的に配列され得る。前記共通ソース領域150は前記第2の導電形のドーパントでドーピングされ得る。即ち、前記共通ソース領域150は前記基板100と異なるタイプのドーパントでドーピングされ、前記ドレーン領域と同一なドーパントでドーピングされ得る。図1Cを参照すれば、複数の素子分離パターン177が前記複数の積層構造体170の間の空間を各々満たすことができる。即ち、前記各素子分離パターン177は前記各共通ソース領域150の上に配置され得る。前記素子分離パターン177の上部面は実質的に前記キャッピング誘電パターン135の上部面と共面coplanarをなすことができる。前記素子分離パターン177は酸化物、窒化物及び/又は酸化窒化物等を包含できる。図1A乃至図1Cを参照すれば、ストラッピングコンタクトプラグstrappingcontactplug180が前記素子分離パターン177を貫通して前記共通ソース領域150に電気的に接続され得る。この時、前記ストラッピングコンタクトプラグ180の両側に隣接する一対の積層構造体170の中で少なくとも1つは、平面的観点で、第1の部分及び前記第1の部分に比べて小さい幅を有する第2の部分を包含できる。図1Bは図1Aの積層構造体170及びそれに隣接する共通ソース領域150を拡大した平面図である。図1Bは説明を簡単にするために図1Aのビットライン190a及びストラッピングライン190bを省略した。図1A及び図1Bを参照すれば、上述したように、前記複数の積層構造体170は前記第1の方向に並べて延長され得る。この時、前記複数の積層構造体170は前記第2の方向に沿って実質的に同一なピッチPpitchで配列され得る。図1Bを参照すれば、前記積層構造体170は第1の部分168a及び第2の部分168bを包含できる。前記第1の部分168a及び第2の部分168bは前記第1の方向に整列され得る。前記第2の部分168bは前記第2の方向に前記第1の部分168aより小さい幅を有することが望ましい。前記第1の部分168aの全体は実質的に均一な第1の幅W1を有することができる。前記第2の部分168bの幅は前記第1の方向の位置にしたがって変化され得る。前記第2の部分168bの最小幅を第2の幅W2と定義する。一実施形態によれば、前記第2の部分168bの第2の幅W2は前記第2の部分168bの実質的な中心部であり得る。図1Bを参照すれば、前記積層構造体170の第1の部分168aは、前記第1の方向に並べて延長され、互いに対向された第1の側壁172a及び第2の側壁172bを有することができる。これと類似に、前記積層構造体170の第2の部分168bは互いに対向された第1の側壁173a及び第2の側壁173bを有することができる。前記第1の部分168aの第1の側壁172a及び第2の側壁172bは前記第2の部分168bの第1の側壁173a及び第2の側壁173bに各々連結され得る。平面的観点で、前記第2の部分168bの第1の側壁173aは前記第1の部分168aの第1の側壁172aを基準に横に凹んだ形態であり得る。即ち、前記第2の部分168bの第1の側壁173aは前記第2の部分168bの第2の側壁173bに向かって凹んだ形態であり得る。前記第2の部分168bの第1の側壁173aは丸い形態であり得る。図1Bに示したように、一実施形態によれば、前記第2の部分168bの第2の側壁173b及び前記第1の部分168aの第2の側壁172bは前記第1の方向に延長された1つの平らな側壁aflatsidewallをなすことができる。前記第1及び第2の部分168a、168bを有する積層構造体170横の共通ソース領域150は非ランディング部non-landingportion148a及びランディング部landingportion148bを包含できる。前記非ランディング部148aは前記積層構造体170の第1の部分168aの横に位置することができ、前記ランディング部148bは前記積層構造体170の第2の部分168bの横に位置することができる。前記ストラッピングコンタクトプラグ180は前記ランディング部148bに電気的に接続され得る。前記ランディング部148bは前記非ランディング部148aに比べて大きい幅を有することができる。前記積層構造体170の第1及び第2の部分168a、168bと類似に、前記非ランディング部148aの全体は実質的に均一な幅S1を有することができ、前記ランディング部148bの幅は前記第1の方向の位置にしたがって変化され得る。前記積層構造体170の第2の部分168bによって、前記共通ソース領域150のランディング部148bは最大幅S2を有する部分を包含できる。前記積層構造体170の第1の部分168aの第1の幅W1及び前記非ランディング部148aの幅S1の合計は前記積層構造体170の第2の部分168bの第2の幅W2及び前記ランディング部148bの最大幅S2の合計と実質的に同一であり得る。前記ストラッピングコンタクトプラグ180は前記ランディング部148bに直接接触され得る。これとは異なり、前記共通ソース領域150の上部面の上に金属-半導体化合物パターン図示せずが形成でき、前記ストラッピングコンタクトプラグ180は前記金属-半導体化合物パターンに接触され得る。前記金属-半導体化合物パターンは前記素子分離パターン177の下に配置され得る。例えば、前記金属-半導体化合物パターンは金属シリサイドであり得る。続いて、図1A及び図1Bを参照すれば、前記複数の積層構造体170の各々が前記第1の部分168a及び第2の部分168bを有することができる。したがって、前記複数の共通ソース領域150の各々が前記非ランディング部148a及びランディング部148bを包含できる。複数の前記ストラッピングコンタクトプラグ180が前記複数の素子分離パターン177を貫通して前記複数の共通ソース領域150に各々電気的に接続され得る。前記複数の積層構造体170の第2の部分168b及び前記複数のストラッピングコンタクトプラグ180は前記第2の方向に交互に反復的に配列され得る。続いて、図1A、図1B及び図1Cを参照すれば、層間誘電膜183が前記複数のストラッピングコンタクトプラグ180、複数の素子分離パターン177及び複数の垂直形活性パターン130の上に配置され得る。複数のビットライン190aが前記層間誘電膜183の上に配置され得る。前記複数のビットライン190aは前記複数の垂直形活性パターン130の上端に電気的に接続され得る。ストラッピングライン190bが前記層間誘電膜183の上に配置され得る。前記ストラッピングライン190bは前記複数のストラッピングコンタクトプラグ180の上部面と電気的に接続され得る。図1Bに開示されたように、一実施形態によれば、前記複数のビットライン190a及びストラッピングライン190bは前記基板100の上部面から実質的に同一なレベルlevelに位置することができる。図1Aに開示されたように、前記複数のビットライン190a及びストラッピングライン190bは前記第2の方向に並べて延長され得る。前記ビットライン190aは第1の導電プラグ185aを経由して前記ビットライン190aの下の垂直形活性パターン130と電気的に接続され得る。前記第1の導電プラグ185aは前記ビットライン190a及び垂直形活性パターン130の間の層間誘電膜183及びキャッピング誘電パターン135を連続的に貫通できる。前記ストラッピングライン190bは第2の導電プラグ185bを経由して前記ストラッピングコンタクトプラグ180と電気的に接続され得る。前記第2の導電プラグ185bは前記ストラッピングライン190b及びストラッピングコンタクトプラグ180の間の層間誘電膜183を貫通できる。前記導電プラグ185a、185bは金属例えば、タングステン、銅又はアルミニウム等、導電性金属窒化物例えば、窒化チタニウム又は窒化タンタル等及び遷移金属例えば、チタニウム又はタンタル等等から選択された少なくとも1つを包含できる。前記ビットライン190a及びストラッピングライン190bは金属例えば、タングステン、銅又はアルミニウム等、導電性金属窒化物例えば、窒化チタニウム又は窒化タンタル等及び遷移金属例えば、チタニウム又はタンタル等等から選択された少なくとも1つを包含できる。一実施形態によれば、前記ストラッピングライン190bの下に位置された垂直形活性パターンはダミーdummy垂直形活性パターンであり得る。これに加えて、前記ストラッピングライン190bに隣接する垂直形活性パターンもダミー垂直形活性パターンであり得る。前記ダミー垂直形活性パターンは垂直形セルストリングとして使用しないこともあり得る。前記ダミー垂直形活性パターンの上には前記第1の導電プラグ185aが形成されないこともあり得る。したがって、前記ダミー垂直形活性パターンの機能を制限することができる。前記ダミー垂直形活性パターンはビットラインに電気的に接続されないこともあり得る。前記ダミー垂直形活性パターンの少なくとも一部は前記積層構造体170の前記第2の部分168bを貫通できる。上述された3次元半導体記憶素子によれば、前記共通ソース領域150は前記ストラッピングコンタクトプラグ180を経由して前記ストラッピングライン190bに電気的に接続される。したがって、前記共通ソース領域150の抵抗を低くして3次元半導体記憶素子の信頼性を向上させ得る。また、前記積層構造体170は第1の部分168a及び前記第1の部分168aより小さい幅を有する第2の部分168bを包含できる。これにしたがって、前記ストラッピングコンタクトプラグ180が前記共通ソース領域150と電気的に接続できる平面積を十分に確保できる。その結果、複数の積層構造体170の間の間隔を最小化した状態で、前記ストラッピングコンタクトプラグ180を前記共通ソース領域150に電気的に接続させ得る。特に、前記複数の積層構造体170を同一なピッチPで配列させると共に、前記共通ソース領域150の前記ランディング部148bの幅を増加させ得る。結果的に、高集積化のために最適化された3次元半導体記憶素子を具現することができる。上述された3次元半導体記憶素子で、前記多層誘電膜160の全体が水平的に延長されて前記各ゲートパターンGSG、CG、SSGの上部面及び下部面を覆うことができる。これとは異なり、前記多層誘電膜は他の形態を有することもできる。これについて図面を参照して説明する。図2Aは本発明の他の実施形態による3次元半導体記憶素子を説明するために図1AのI-I’及びII-II’に沿って切断された断面図であり、図2Bは図2AのA部分を拡大した図面である。図2A及び図2Bを参照すれば、垂直形活性パターン230及び各ゲートパターンGSG、CG、SSGの間の多層誘電膜260はトンネル誘電膜、電荷格納膜及びブロッキング誘電膜を包含できる。前記多層誘電膜260のトンネル誘電膜、電荷格納膜及びブロッキング誘電膜は各々図1Cの多層誘電膜160のトンネル誘電膜、電荷格納膜及びブロッキング誘電膜と同一な物質で形成され得る。前記多層誘電膜260は第1のサブ膜255及び第2のサブ膜257を包含できる。前記第1のサブ膜255は垂直的に延長されて前記垂直形活性パターン230及び絶縁パターン110aの間に介在され得る。前記第2のサブ膜257は水平的に延長されて前記各ゲートパターンGSG、CG、SSGの下部面及び上部面を覆うことができる。前記第1のサブ膜255は少なくとも前記トンネル誘電膜の一部分を包含でき、前記第2のサブ膜257は少なくとも前記ブロッキング誘電膜の一部分を包含できる。前記第1及び第2のサブ膜255、257の中でいずれか1つは前記電荷格納膜を包含できる。一実施形態によれば、前記第1のサブ膜255は前記トンネル誘電膜、電荷格納膜及び前記ブロッキング誘電膜の内に障壁誘電膜を包含でき、前記第2のサブ膜257は前記ブロッキング誘電膜内に高誘電膜を包含できる。しかし、本発明はこれに限定されない。前記第1及び第2のサブ膜255、257は他の組合せで構成されることもあり得る。前記垂直形活性パターン230は第1の垂直形半導体パターン227及び第2の垂直形半導体パターン228を包含できる。前記第1の垂直形半導体パターン227は前記第2の垂直形半導体パターン228及び前記第1のサブ膜255の間に介在され得る。前記第1の垂直形半導体パターン227は前記第1のサブ膜255の延長部によって前記基板100と接触されないこともあり得る。前記第2の垂直形半導体パターン228は前記第1の垂直形半導体パターン227及び前記基板100と接触され得る。充填誘電パターン125が前記第2の垂直形半導体パターン228で囲まれた内部空間を満たすことができる。前記垂直形活性パターン230は前記第1及び第2の垂直形半導体パターン227、228及び前記充填誘電パターン125の上に配置されたキャッピング半導体パターン127をさらに包含できる。一方、図1A、1B及び図1Cを参照して説明した積層構造体170の第2の部分168bの第2の側壁173bは、前記第1の部分168aの第2の側壁172bと共に1つの平らな側壁をなすことができる。これとは異なり、前記積層構造体170の第2の部分の第2の側壁は他の形態であり得る。これについて図面を参照して説明する。図3Aは本発明のその他の実施形態による3次元半導体記憶素子を示す平面図であり、図3Bは図3Aの積層構造体の一部を拡大した平面図である。図3A及び図3Bを参照すれば、ストラッピングコンタクトプラグ180の両側に隣接する一対の積層構造体170は前記ストラッピングコンタクトプラグ180を基準に対称的な構造を有することができる。図3Bに開示されたように、前記積層構造体170は第1の部分168a及び第2の部分168b’を包含できる。前記第2の部分168b’の第1の側壁173aは前記第1の部分168aの第1の側壁172aを基準に横に凹んだ形状であり得る。これと同様に、前記第2の部分168b’の第2の側壁173b’は前記第1の部分168aの第2の側壁172bを基準に横に凹んだ形態であり得る。即ち、前記第2の部分168b’の第1の側壁173a及び第2の側壁173b’は互いに向かって凹んだ形態であり得る。これにしたがって、前記一対の積層構造体170の第2の部分168b’の前記ストラッピングコンタクトプラグ180に隣接する側壁は全て凹んだ形態であり得る。図3Aに示したように、本実施形態でも、前記積層構造体170は前記第2の方向に同一なピッチPで配列され得る。結果的に、前記ストラッピングコンタクトプラグ180が連結される共通ソース領域150のランディング部148b’の幅は制限された面積内でさらに増加され得る。本実施形態でも、前記ランディング部148b’の最大幅S2’及び前記積層構造体170の第2の部分168b’の最小幅W2’の合計は共通ソース領域150の非ランディング部148aの幅S1及び積層構造体170の第1の部分168aの幅W1の合計と同一であり得る。図2A及び図2Bを参照して説明した垂直形活性パターン230及び多層誘電膜260は、図3A及び図3Bに開示された3次元半導体記憶素子にも適用され得る。上述した実施形態によれば、前記各共通ソース領域150の上に前記ストラッピングコンタクトプラグ180が配置され得る。これとは異なり、前記共通ソース領域150の中で一部の上にはストラッピングコンタクトプラグが形成されないこともあり得る。これについて図面を参照して説明する。図4Aは本発明のその他の実施形態による3次元半導体記憶素子を示す平面図であり、図4Bは図4AのIII-III’及びIV-IV’に沿って切断された断面図である。図4A及び図4Bを参照すれば、複数のストラッピングコンタクトプラグ180は複数の前記共通ソース領域の中から選択された共通ソース領域150aの上に電気的に接続され得る。前記共通ソース領域の中で非選択された共通ソース領域150’の上には前記ストラッピングコンタクトプラグが配置されないこともあり得る。前記ストラッピングコンタクトプラグ180は前記第2の方向に配列され得り、前記ストラッピングコンタクトプラグ180の間に前記非選択された共通ソース領域が配置され得る。前記ストラッピングコンタクトプラグ180はストラッピングライン190bと電気的に接続される。本実施形態によれば、前記ストラッピングライン190b下のストラッピングコンタクトプラグ180の個数は前記ストラッピングライン190b下の共通ソース領域150a、150’の個数より小さいことがあり得る。前記ストラッピングコンタクトプラグ180と電気的に接続された前記選択された共通ソース領域150aの各々は、図3A及び図3Bを参照して説明した非ランディング部148a及びランディング部148b’を包含できる。この場合に、前記複数の積層構造体170aの前記第2の部分の側壁は図3Bに示したように全て凹んだ形態を有することができる。これとは異なり、前記ストラッピングコンタクトプラグ180の両側に配置された前記一対の積層構造体170の各々は、図1A及び図1Bを参照して説明したように第1の部分168a及び第2の部分168bを包含できる。即ち、前記各第2の部分168bの両側壁の中で1つのみが凹んだ形態を有することができる。この場合に、前記ストラッピングコンタクトプラグ180の両側に配置された2つの隣接する積層構造体170は、凹んだ側壁がそれらの間の前記ストラッピングコンタクトプラグ180を向かうように配置され得る。本実施形態で、前記非選択された共通ソース領域150’は前記ランディング部148b又は148b’を包含しないこともあり得る。即ち、前記非選択された共通ソース領域150’は実質的に均一な幅を有することもあり得、前記非選択された共通ソース領域150’の幅は前記選択された共通ソース領域150aの非ランディング部148aの幅と実質的に同一であり得る。一実施形態によれば、均一な幅を有する少なくとも1つの追加積層構造体170’が前記隣接する2つのストラッピングコンタクトプラグ180の間に配置され得る。本実施形態で、前記積層構造体170及び170’は前記第2の方向に一定なピッチPを有するように配列され得る。図4Bに開示されたように、基板100の内に前記共通ソース領域150と同一なタイプのドーパントでドーピングされた接続ドーピングされた領域200connectiondopedregionが配置され得る。図4Aに開示されたように、前記接続ドーピングされた領域200は前記第2の方向に延長されて、前記選択された共通ソース領域150a及び前記非選択された共通ソース領域150’と連結され得る。即ち、前記非選択された共通ソース領域150’及び前記選択された共通ソース領域150aは前記接続ドーピングされた領域200を通じて互いに電気的に接続され得る。一実施形態によれば、前記接続ドーピングされた領域200はストラッピングライン190bの下に配置され得る。言い換えれば、前記接続ドーピングされた領域200及びストラッピングライン190bは重畳され得る。したがって、前記接続ドーピングされた領域200は前記選択された共通ソース領域150aのランディング部と接続され得る。前記非選択された共通ソース領域150’は前記接続ドーピングされた領域200を経由して前記選択された共通ソース領域150aの上のストラッピングコンタクトプラグ180と電気的に接続され得る。次に、本発明の実施形態による3次元半導体記憶素子の製造方法を、図面を参照して説明する。図5A乃至図5Fは本発明の一実施形態による3次元半導体記憶素子の製造方法を説明するために図1AのI-I’及びII-II’に沿って切断された断面図である。図5Aを参照すれば、第1の導電形のドーパントでドーピングされた基板100の上にバッファー誘電膜103を形成できる。前記バッファー誘電膜103の上に複数の犠牲膜105及び複数の絶縁膜110を交互に反復的に積層させ得る。前記複数の犠牲膜105は前記絶縁膜110に対して蝕刻選択比を有する物質で形成され得る。例えば、前記絶縁膜110は酸化膜で形成でき、前記犠牲膜105は窒化膜で形成され得る。前記絶縁膜110、犠牲膜105及びバッファー誘電膜103を連続的にパターニングして複数のチャンネルホール115を形成する。前記チャンネルホール115は前記基板100を露出させ得る。前記チャンネルホール115を有する基板100の上に半導体膜をコンフォーマルに形成し、前記半導体膜上に前記チャンネルホール115を満たす充填誘電膜を形成できる。前記充填誘電膜は酸化膜、窒化膜及び/又は酸化窒化膜等で形成され得る。前記充填誘電膜及び半導体膜を最上部の前記絶縁膜が露出されるまで平坦化することで、前記各チャンネルホール115の内に垂直形半導体パターン120及び充填誘電パターン125を形成できる。前記垂直形半導体パターン120及び前記充填誘電パターン125をリセスすることで、前記垂直形半導体パターン120及び充填誘電パターン125の上端が前記最上部の絶縁膜の上部面より低いレベルに位置することができる。続いて、前記基板100の上にキャッピング半導体膜を形成できる。前記キャッピング半導体膜は前記垂直形半導体パターン120及び充填誘電パターン125の上の前記チャンネルホール115を満たすことができる。前記キャッピング半導体膜を前記最上部の絶縁膜が露出されるまで平坦化することで、キャッピング半導体パターン127を形成できる。前記垂直形半導体パターン120及びキャッピング半導体パターン127は垂直形活性パターン130を構成することができる。少なくとも前記キャッピング半導体パターン127の一部内に第2の導電形のドーパントを提供してドレーン領域を形成できる。図5Bを参照すれば、前記垂直形活性パターン130及び最上部の絶縁膜の上にキャッピング誘電膜を形成できる。前記キャッピング誘電膜、複数の絶縁膜110、複数の犠牲膜105及びバッファー誘電膜103を連続的にパターニングして、順に積層されたバッファー誘電パターン103a、予備モールド構造体140及び前記キャッピング誘電パターン135を形成できる。この時、基板100の上に複数の前記予備モールド構造体140が形成され得る。前記複数の予備モールド構造体140の間にトレンチ145が形成される。前記各予備モールド構造体140は交互に反復的に積層された複数の犠牲パターン105a及び複数の絶縁パターン110aを包含できる。したがって、前記複数の犠牲パターン105aは前記複数のトレンチ145によって露出され得る。前記各予備モールド構造体140は複数の垂直形活性パターン130を包含できる。図1Aの積層構造体170のように、平面的観点で前記複数の予備モールド構造体140は第1の方向に並べて延長され得る。平面的観点で前記予備モールド構造体140は前記第1の方向と垂直である第2の方向に同一なピッチで配列され得る。一実施形態によれば、前記各予備モールド構造体140は第1の部分及び第2の部分を包含できる。前記予備モールド構造体140の第1の部分は前記第2の方向に第1の幅W1を有し、前記予備モールド構造体140の第2の部分は前記第2の方向に前記第1の幅W1より小さい幅を有することができる。前記予備モールド構造体140の第2の部分は第2の幅W2を有することができる。前記予備モールド構造体140の第2の部分の前記第2の幅W2は前記予備モールド構造体140の第2の部分の最小幅であり得る。平面的観点で、前記予備モールド構造体140は図1Aの積層構造体170の平面形態と実質的に同一な形態を有することができる。前記トレンチ145の下の基板100内に前記第2の導電形のドーパントを提供して複数の共通ソース領域150を形成できる。前記予備モールド構造体140の形態によって、前記共通ソース領域150は図1A及び図1Bを参照して説明した形態に形成され得る。図5Cを参照すれば、前記トレンチ145に露出された複数の犠牲パターン105aを除去して空き領域155を形成できる。したがって、モールド構造体140aが形成され得る。前記モールド構造体140aは前記積層された複数の絶縁パターン110a及び前記複数の絶縁パターン110aの間の前記複数の空き領域155を包含できる。一実施形態によれば、前記複数の空き領域155は前記垂直形活性パターン130の側壁の一部分を露出させ得る。図5Dを参照すれば、前記空き領域155を有する基板100の上に多層誘電膜160をコンフォーマルに形成できる。前記多層誘電膜160は前記空き領域155の内面の上に実質的に均一な厚さに形成され得る。前記多層誘電膜160を有する基板100の上に前記空き領域155を満たすゲート導電膜165を形成できる。前記ゲート導電膜165は前記トレンチ145を部分的に満たすことができる。しかし、本発明はこれに限定されない。図5Eを参照すれば、前記複数の空き領域155外部の前記ゲート導電膜165を除去して、前記複数の空き領域155を各々満たす複数のゲートパターンGSG、CG、SSGを形成できる。前記複数の空き領域155外部の前記ゲート導電膜165を除去することによって、前記複数のゲートパターンGSG、CG、SSGが互いに分離できる。交互に反復的に積層された複数のゲートパターンGSG、CG、SSG及び複数の絶縁パターン110aは積層構造体170に包含され得る。一実施形態によれば、前記空き領域155外部の前記多層誘電膜160を除去できる。これとは異なり、前記空き領域155外部の前記多層誘電膜160の少なくとも一部は残存されることもあり得る。続いて、トレンチ145を満たす素子分離膜を基板100の上に形成し、前記素子分離膜を平坦化させて、前記トレンチ145を満たす素子分離パターン177を形成できる。図5Fを参照すれば、前記素子分離パターン177を貫通して前記共通ソース領域150に各々電気的に接続される複数のストラッピングコンタクトプラグ180を形成できる。続いて、前記基板100の全面の上に層間誘電膜183を形成できる。前記層間誘電膜183及びキャッピング誘電パターン135を連続的に貫通して前記垂直形活性パターン130の上端に接触した第1の導電プラグ185aが形成され得る。この時、図1A、図1B及び図1Cを参照して説明したダミー垂直形活性パターンに使用される垂直形活性パターンの上には前記第1の導電プラグ185aが形成されないこともあり得る。前記層間誘電膜183を貫通して前記ストラッピングコンタクトプラグ180と接触した第2の導電プラグ185bが形成され得る。前記第1及び第2の導電プラグ185a、185bは同時に形成され得る。前記層間誘電膜183の上に図1A及び図1Cの複数のビットライン190a及びストラッピングライン190bを形成できる。以上より、図1A、図1B及び図1Cを参照して説明した3次元半導体記憶素子を具現することができる。次に、図2A及び図2Bに開示された3次元半導体記憶素子の製造方法を特徴的な部分を中心に説明する。図6A及び図6Bは本発明の他の実施形態による3次元半導体記憶素子の製造方法を説明するために図1AのI-I’及びII-II’に沿って切断された断面図である。図6Aを参照すれば、基板100の上にバッファー誘電膜103を形成でき、前記バッファー誘電膜103の上に複数の犠牲膜105及び複数の絶縁膜110を交互に反復的に積層させ得る。前記複数の絶縁膜110、複数の犠牲膜105及びバッファー誘電膜103を連続的にパターニングして複数のチャンネルホール115を形成できる。前記複数のチャンネルホール115を有する基板100の上に第1のサブ膜255をコンフォーマルに形成できる。前記第1のサブ膜255の上に第1の半導体膜をコンフォーマルに形成できる。前記チャンネルホール115の下の基板100が露出されるまで前記第1の半導体膜及び第1のサブ膜255を連続的に異方性蝕刻できる。これにしたがって、前記チャンネルホール115の側壁の上に第1の垂直形半導体パターン227が形成され得る。前記第1のサブ膜255は前記チャンネルホール115の側壁及び前記第1の垂直形半導体パターン227の間に介在され得る。前記チャンネルホール115の底面上及び最上部の絶縁膜上の第1のサブ膜255は前記異方性蝕刻によって除去できる。図6Bを参照すれば、続いて、前記基板100の全面の上に第2の半導体膜をコンフォーマルに形成し、前記第2の半導体膜の上に前記チャンネルホール115を満たす充填誘電膜を形成できる。前記充填誘電膜及び第2の半導体膜を前記最上部の絶縁膜が露出されるまで平坦化させ得る。したがって、前記チャンネルホール115の内に第2の垂直形半導体パターン228及び充填誘電パターン125が形成され得る。前記第2の垂直形半導体パターン228は前記第1の垂直形半導体パターン227及び前記チャンネルホール115の下の基板100と接触することができる。前記第1及び第2の垂直形半導体パターン227、228と充填誘電パターン125の上端をリセスし、キャッピング半導体パターン127を形成できる。前記第1及び第2の垂直形活性パターン227、228と前記キャッピング半導体パターン127は垂直形活性パターン230に包含され得る。少なくとも前記キャッピング半導体パターン127の一部分の内にドレーン領域を形成できる。続いて、前記基板100全面の上にキャッピング誘電膜を形成できる。前記キャッピング誘電膜、複数の絶縁膜110、複数の犠牲膜105及びバッファー誘電膜103を連続的にパターニングして、トレンチ145と、順に積層されたバッファー誘電パターン103aと、予備モールド構造体と、前記キャッピング誘電パターン135とを形成できる。前記予備モールド構造体は交互に反復的に積層された複数の犠牲パターン及び絶縁パターン110aを包含できる。前記犠牲パターンを除去して複数の空き領域155を形成できる。前記複数の空き領域155は前記垂直形活性パターン230の側壁の上の第1のサブ膜255を露出させ得る。前記複数の空き領域155を有する基板100の上に第2のサブ膜257をコンフォーマルに形成できる。前記第2のサブ膜257は前記複数の空き領域155の内面の上に実質的に均一な厚さに形成され得る。前記第1及び第2のサブ膜255、257は多層誘電膜260に包含され得る。以後の後続工程は図5D乃至図5Fを参照して説明した方法と同様に遂行できる。以上より、図2A及び図2Bに開示された3次元半導体記憶素子を具現することができる。一方、図5A乃至図5Fを参照して説明した3次元半導体記憶素子の製造方法で、図5Bの予備モールド構造体140の平面形態を図3A及び図3Bを参照して説明した複数の積層構造体170aの平面形態に形成できる。以上より、図3A及び図3Bに開示された3次元半導体記憶素子を具現することができる。図4A及び図4Bに開示された3次元半導体記憶素子の製造方法を特徴的な部分を中心に説明する。図4A及び図4Bに開示された3次元半導体記憶素子の製造方法も図5A乃至図5Fを参照して説明した製造方法と類似である。但し、図7に開示されたように、図4A及び図4Bの接続ドーピングされた領域200は複数の犠牲膜105及び複数の絶縁膜110を形成する前に形成され得る。前記接続ドーピングされた領域200は前記接続ドーピングされた領域200を定義するマスクパターンを利用して形成できる。前記バッファー誘電膜103は前記接続ドーピングされた領域200を形成するためのイオン注入バッファー膜に使用され得る。これとは異なり、前記接続ドーピングされた領域200を形成した後に、前記バッファー誘電膜103を形成できる。また、図5Bの予備モールド構造体140の平面形態を図4A及び図4Bの積層構造体170、170’の平面形態に形成できる。それ以外の製造工程は図5A乃至図5Fを参照して説明した方法と同様に遂行できる。以上より、図4A及び図4Bに図示された3次元半導体記憶素子を具現することができる。図8Aは本発明の実施形態による3次元半導体記憶素子を示す平面図であり、図8Bは図8AのI-I’及びII-II’に沿って切断されて併合された断面図であり、図8Cは図8AのIII-III’に沿って切断された断面図である。図8Dは図8Aの3次元半導体記憶素子に複数のビットライン及びストラッピングラインを追加した平面図である。図8A、図8B及び図8Cを参照すれば、基板300の内に第1の導電形のドーパントでドーピングされたウェル領域301が配置され得る。前記ウェル領域301の上に複数の積層構造体370a、370bが配置され得る。図8Aに開示されたように、前記複数の積層構造体370a、370bは第1の方向に並べて延長され得る。前記複数の積層構造体370a、370bは前記第1の方向と垂直である第2の方向に互いに離隔され得る。前記第1及び第2の方向は前記基板300の上部面と平行になることができる。前記第1の方向は図8Aのx軸方向に該当でき、前記第2の方向は図8Aのy軸方向に該当する。図8B及び図8Cに開示されたように、前記各積層構造体370a、370beachofthestack-structuresは交互に反復的に積層された複数のゲートパターンGSG、CG、SSG及び複数の絶縁パターン310aを包含できる。前記各積層構造体370a、370b内の複数のゲートパターンGSG、CG、SSGは少なくとも一層の接地選択ゲートパターンGSG、前記接地選択ゲートパターンGSGの上に積層された複数のセルゲートパターンCG及び最上部のセルゲートパターンの上に積層された少なくとも一層のストリング選択ゲートパターンSSGを包含できる。一実施形態によれば、前記各積層構造体370a、370bは、最下部のセルゲートパターンの下に積層された複数の接地選択ゲートパターンGSG及び/又は最上部のセルゲートパターンの上に積層された複数のストリング選択ゲートパターンSSGを包含できる。前記各積層構造体370a、370b内の複数の絶縁パターン310aの厚さは、素子が要求する特性を充足させるために多様な形態で具現され得る。前記複数の絶縁パターン310aは酸化物を包含できる。前記複数のゲートパターンGSG、CG、SSGは導電物質を包含できる。例えば、前記ゲートパターンGSG、CG、SSGはドーピングされた半導体例えば、ドーピングされたシリコン等、金属例えば、タングステン、銅、アルミニウム等、導電性金属窒化物例えば、窒化チタニウム、窒化タンタル等又は遷移金属例えば、チタニウム、タンタル等等から選択された少なくとも1つを包含できる。複数の垂直形活性パターン330が前記各積層構造体370a、370bを貫通できる。前記垂直形活性パターン330は前記ウェル領域301と接触することができる。前記垂直形活性パターン330はパイプ形態又はマカロニ形態を有する垂直形半導体パターン320を包含できる。前記垂直形半導体パターン320の内部は充填誘電パターン325によって満たされ得る。前記垂直形活性パターン330は前記充填誘電パターン325及び垂直形半導体パターン320の上に配置されたキャッピング半導体パターン327をさらに包含できる。前記垂直形及びキャッピング半導体パターン320、327は前記基板300と同一な半導体元素を包含できる。例えば、前記基板300がシリコン基板である場合に、前記垂直形及びキャッピング半導体パターン320、327はシリコンを包含できる。前記垂直形及びキャッピング半導体パターン320、327は結晶状態であり得る。前記垂直形半導体パターン320は前記第1の導電形のドーパントでドーピングされるか、アンドープされた状態であり得る。前記キャッピング半導体パターン327の少なくとも一部分内にドレーン領域が配置され得る。前記ドレーン領域は前記第1の導電形のドーパントと異なる第2の導電形のドーパントでドーピングされ得る。前記ドレーン領域の下部面は最上位の前記ストリング選択ゲートパターンSSGの上部面のレベルに近接したレベルに位置することができる。多層誘電膜360が前記各垂直形活性パターン330の側壁及び前記各ゲートパターンGSG、CG、SSGの間に介在され得る。前記多層誘電膜360はトンネル誘電膜、電荷格納膜及びブロッキング誘電膜を包含できる。前記トンネル誘電膜は前記垂直形活性パターン330の側壁に隣接し、前記ブロッキング誘電膜は前記各ゲートパターンGSG、CG、SSGに隣接する。前記電荷格納膜は前記トンネル誘電膜及びブロッキング誘電膜の間に介在され得る。前記トンネル誘電膜は酸化物及び/又は酸化窒化物等を包含できる。前記ブロッキング誘電膜は前記トンネル誘電膜に比べて高い誘電常数を有する高誘電膜例えば、ハフニウム酸化膜及び/又はアルミニウム酸化膜等のような金属酸化膜等を包含できる。これに加えて、前記ブロッキング誘電膜は前記高誘電膜に比べて高いエネルギーバンドギャップを有する障壁誘電膜をさらに包含できる。前記障壁誘電膜は前記高誘電膜及び前記電荷格納膜の間に介在され得る。前記電荷格納膜は電荷を格納できる複数のトラップを有する誘電物質を包含できる。例えば、前記電荷格納膜は酸化物及び/又は金属酸化物等を包含できる。前記セルゲートパターンCG及び垂直形活性パターン330の間の多層誘電膜360は論理データを格納するデータ格納要素として使用され得る。前記各選択ゲートパターンGSG、SSG及び垂直形活性パターン330の間の多層誘電膜360は複数の選択トランジスターのゲート誘電膜として使用され得る。前記多層誘電膜360の少なくとも一部は水平的に延長されて前記各ゲートパターンGSG、CG、SSGの下部面及び上部面を覆うことができる。図8Cに開示されたように、一実施形態によれば、前記多層誘電膜360の全体即ち、トンネル誘電膜、電荷格納膜及びブロッキング誘電膜が水平的に延長されて、前記各ゲートパターンGSG、CG、SSGの下部面及び上部面を覆うことができる。前記各垂直形活性パターン330は1つの垂直形セルストリングを具現することができる。前記垂直形セルストリングは積層され、互いに直列に連結された複数のセルトランジスターを包含できる。また、前記垂直形セルストリングは積層されたセルトランジスターの下に配置された少なくとも1つの接地選択トランジスター及び前記積層された複数のセルトランジスターの上に積層された少なくとも1つのストリング選択トランジスターをさらに包含できる。前記セルトランジスターは前記各垂直形活性パターン330及び前記各セルゲートパターンCGの交差地点で定義され得り、前記接地選択トランジスターは前記各垂直形活性パターン330及び前記接地選択ゲートパターンGSGの交差地点で定義され得る。前記ストリング選択トランジスターは前記各垂直形活性パターン330及び前記ストリング選択ゲートパターンSSGの交差地点で定義され得る。前記接地選択、セル及びストリング選択トランジスターは前記垂直形活性パターン330の側壁に定義された複数の垂直形チャンネル領域を各々包含できる。最下部の接地選択ゲートパターンGSGを含む接地選択トランジスターは前記最下部の接地選択ゲートパターンGSG下の基板300に定義された水平形チャンネル領域をさらに包含できる。バッファー誘電パターン303aが前記各積層構造体370a、370b及び前記基板300の間に配置され得る。前記垂直形活性パターン330は下に延長されて前記バッファー誘電パターン303aを貫通できる。したがって、前記垂直形活性パターン330は前記ウェル領域301と接触され得る。前記バッファー誘電パターン303aは酸化物を包含できる。キャッピング誘電パターン335が前記各積層構造体370a、370bの上に配置され得る。前記キャッピング誘電パターン335は前記各積層構造体370a、370bを貫通する垂直形活性パターン330の上に配置され得る。前記キャッピング誘電パターン335の両側壁はその下の積層構造体370a又は370bの両側壁に各々整列され得る。前記キャッピング誘電パターン335は酸化物、窒化物及び/又は酸化窒化物等を包含できる。続いて、図8A、図8B及び図8Cを参照すれば、前記複数の積層構造体370a、370bは第1の積層構造体370a及び第2の積層構造体370bを包含できる。互いに隣接する一対の第1の積層構造体370aの間に前記第1の方向に延長された第1のトレンチ345aが定義され得る。前記第1の積層構造体370aは前記第2の方向に同一なピッチで配列され得る。前記第1のトレンチ345aの下の基板100内に共通ソース領域350が配置され得る。より具体的に、前記共通ソース領域350は前記第1のトレンチ345aの下の前記ウェル領域301内に形成され得る。前記共通ソース領域350は前記第2の導電形のドーパントでドーピングされる。即ち、前記共通ソース領域350は前記ウェル領域301と異なるタイプのドーパントでドーピングされる。前記共通ソース領域350の下部面は前記ウェル領域301の下部面より高いレベルに位置することができる。前記第1のトレンチ345aによって、前記共通ソース領域350も前記第1の方向に延長される。前記第1のトレンチ345aは第1の領域及び第2の領域を含む。前記第1の領域及び第2の領域は前記第1の方向に沿って配列され得る。前記第1のトレンチ345aの前記第2の領域は前記第2の方向に前記第1の領域より大きい幅を有することが望ましい。より具体的に、前記第1のトレンチ345aの第1の領域は前記第2の方向に第1の幅D1を有することができ、前記第1のトレンチ345aの第2の領域は前記第2の方向に第2の幅D2を有することができる。この時、前記第2の領域の第2の幅D2は前記第1の領域の第1の幅D1より大きくなり得る。前記第1の領域の前記第1の幅D1は実質的に均一であり得る。前記第2の領域の前記第2の幅D2は前記第1の方向の位置にしたがって変化され得る。前記第1のトレンチ345aの形態によって、前記共通ソース領域350は非ランディング部及びランディング部を包含できる。前記ランディング部の前記第2の方向の幅は前記非ランディング部の前記第2の方向の幅より大きい。前記共通ソース領域350の非ランディング部は前記第1のトレンチ345aの前記第1の領域の下に配置され、前記共通ソース領域350のランディング部は前記第1のトレンチ345aの前記第2の領域の下に配置される。前記第1のトレンチ345aの両内側壁の上に一対の第1の絶縁スペーサー378aが配置され得る。前記第1のトレンチ345aの前記両内側壁は実質的に前記第1の方向に延長され得る。前記第1のトレンチ345aの第1の領域内の前記一対の第1の絶縁スペーサー378aは互いに接触され得る。これと異なり、相対的に広い幅を有する前記第1のトレンチ345aの第2の領域内の前記一対の第1の絶縁スペーサー378aは前記第2の方向に互いに離隔され得る。これにしたがって、前記第1のトレンチ345aの前記第2の領域内に前記一対の第1の絶縁スペーサー378aで囲まれたホール380aが定義される。前記第1の絶縁スペーサー378aは実質的に均一な幅を有することができる。この時、前記第1のトレンチ345aの前記第2の領域の第2の幅D2が前記第1の領域の第1の幅D1より大きいので、前記第2の領域内に前記ホール380aが定義され得る。前記第1の絶縁スペーサー378aは酸化物、窒化物及び/又は酸化窒化物等を包含できる。前記第1のトレンチ345aを定義する一対の第1の積層構造体370aの各々は前記第1の領域の横に位置された第1の部分及び前記第2の領域の横に位置された第2の部分を包含できる。この時、前記第2の部分の前記第2の方向の幅Wbは前記第1の部分の前記第2の方向の幅Waより小さいこともあり得る。例えば、前記第1の積層構造体370aの前記第2の部分の幅Wbが前記第1の部分の幅Waより小さいので、前記第1のトレンチ345aの前記第2の領域の第2の幅D2が前記第1の領域の第1の幅D1より大きくなり得る。前記第1のトレンチ345aの一内側壁は前記第1の積層構造体370aの前記第1の部分の一側壁及び前記第2の部分の一側壁でなされ得る。この時、前記第2の部分の前記一側壁は前記第1の部分の前記一側壁を基準に横に凹んだ形態であり得る。ストラッピングコンタクトプラグ385aが前記ホール380a内に配置される。前記ストラッピングコンタクトプラグ385aは前記共通ソース領域350と電気的に接続される。前記第1の積層構造体370aは複数の前記第1のトレンチ345aを定義することができる。複数の前記ストラッピングコンタクトプラグ385aが前記第1のトレンチ345aの第2の領域内に定義された複数の前記ホール380a内に配置されて、複数の前記共通ソース領域350に各々電気的に接続され得る。図8Aに開示されたように、前記第1の積層構造体370a及び前記ストラッピングコンタクトプラグ385aは前記第2の方向に交互に配列され得る。前記ストラッピングコンタクトプラグ385aは導電物質を含む。例えば、前記ストラッピングコンタクトプラグ385aは金属例えば、タングステン、銅、アルミニウム等、導電性金属窒化物例えば、窒化チタニウム、窒化タンタル等又は遷移金属例えば、チタニウム、タンタル等等の少なくとも1つを包含できる。前記第1の方向に延長された第2のトレンチ345bが隣接する一対の前記第2の積層構造体370bの間で定義され得る。前記第2のトレンチ345bは前記第2の方向に第3幅D3を有することができる。前記第2のトレンチ345bの前記第3幅D3は実質的に均一であり得る。前記第2のトレンチ345bの下の前記ウェル領域301の内にウェルピックアップ領域302wellpickupregionが配置され得る。前記ウェルピックアップ領域302は前記ウェル領域301と同一なタイプのドーパント即ち、前記第1の導電形のドーパントでドーピングされ得る。前記ウェルピックアップ領域302は前記ウェル領域301より高いドーパント濃度を有することができる。前記第2のトレンチ345bの両内側壁の上に一対の第2の絶縁スペーサー378bが各々配置され得る。前記第2のトレンチ345bの前記両内側壁は前記第1の方向に並べて延長され得る。前記第2のトレンチ345bの前記第3幅D3は前記第1のトレンチ345aの第1の領域の第1の幅D1より大きい。前記一対の第2の絶縁スペーサー378bは前記第2の方向に互いに離隔される。前記第2のトレンチ345bの均一な第3幅D3によって、前記一対の第2の絶縁スペーサー378bの間に前記第1の方向に延長されたグルーブgroove380bが定義され得る。ウェル導電ライン385bが前記グルーブ380b内に配置されて、前記ウェルピックアップ領域302と電気的に接続される。したがって、前記ウェル導電ライン385bは前記ウェル領域301と電気的に接続される。素子の動作の時に、前記ウェル導電ライン385bを通じて前記ウェル領域301にウェル電圧を供給することができる。前記ウェル導電ライン385bは前記第1の方向に延長され得る。前記ウェル導電ライン385bの上部面は前記ストラッピングコンタクトプラグ385aの上部面と実質的に同一なレベルに位置することができる。前記ウェル導電ライン385bは導電物質を含む。例えば、前記ウェル導電ライン385bは金属例えば、タングステン、銅、アルミニウム等、導電性金属窒化物例えば、窒化チタニウム、窒化タンタル等又は遷移金属例えば、チタニウム、タンタル等等の少なくとも1つを包含できる。一実施形態によれば、前記ウェル導電ライン385bは前記ストラッピングコンタクトプラグ385aと同一な導電物質を包含できる。図8Bに開示されたように、第1の金属-半導体化合物パターン375aが前記共通ソース領域350の表面上に配置され得る。前記第1の金属-半導体化合物パターン375aは前記第1の絶縁スペーサー378aの下に配置され得る。前記ストラッピングコンタクトプラグ385aは前記第1の金属-半導体化合物パターン375aと接触され得る。前記ストラッピングコンタクトプラグ385aは前記第1の金属-半導体化合物パターン375aを通じて前記共通ソース領域350と電気的に接続され得る。平面的観点で、前記第1の金属-半導体化合物パターン375aは、前記共通ソース領域350のように、前記第1の方向に延長された形態を有することができる。したがって、前記共通ソース領域350の抵抗を低くすることができる。前記第1の金属-半導体化合物パターン375aは前記共通ソース領域350の前記非ランディング部及び前記ランディング部の上に各々配置された第1の部分及び第2の部分を包含できる。平面的観点で、前記第1の金属-半導体化合物パターン375aの前記第2の部分の幅は前記第1の金属-半導体化合物パターン375aの前記第1の部分の幅より大きくなり得る。前記ストラッピングコンタクトプラグ385aは前記第1の金属-半導体化合物パターン375aの前記第2の部分に接触され得る。前記第1の金属-半導体化合物パターン375aは前記基板300の半導体元素と、金属元素を含む化合物を包含できる。例えば、前記第1の金属-半導体化合物パターン375aは金属シリサイド例えば、コバルトシリサイド、チタニウムシリサイド及び/又はニッケルシリサイド等を包含できる。図8Cに開示されたように、第2の金属-半導体化合物パターン375bが前記ウェルピックアップ領域302の表面上に配置され得る。前記第2の金属-半導体化合物パターン375bは前記第2の絶縁スペーサー378bの下即ち、第2の絶縁スペーサー378bとウェルピックアップ領域302との間に配置され得る。前記ウェル導電ライン385bは前記第2の金属-半導体化合物パターン375bに接触され得る。したがって、前記ウェル導電ライン385bは前記第2の金属-半導体化合物パターン375b及びウェルピックアップ領域302を通じて前記ウェル領域301と電気的に接続され得る。平面的観点で、前記第2の金属-半導体化合物パターン375bは前記ウェルピックアップ領域301のように前記第1の方向に延長され得る。したがって、前記ウェルピックアップ領域302の抵抗をさらに低くすることができる。例えば、前記第2の金属-半導体化合物パターン375bは金属シリサイド例えば、コバルトシリサイド、チタニウムシリサイド及び/又はニッケルシリサイド等を包含できる。前記第2の金属-半導体化合物パターン375bは前記第1の金属-半導体化合物パターン375aと同一な物質で形成され得る。複数の保護スペーサー372が前記第1のトレンチ345aの両内側壁及び前記第2のトレンチ345bの両内側壁の上に配置され得る。前記第1の金属-半導体化合物パターン375aは前記第1のトレンチ345aの内の一対の保護スペーサー372の間の前記共通ソース領域350の表面上に配置され得る。前記第1のトレンチ345aの内の各保護スペーサー372は前記各第1の絶縁スペーサー378a及び前記第1のトレンチ345aの各内側壁の間に介在され得る。これと同様に、前記第2の金属-半導体化合物パターン375bは前記第2のトレンチ345bの内の一対の保護スペーサー372の間の前記ウェルピックアップ領域302の表面上に配置され得る。前記第2のトレンチ345bの内の各保護スペーサー372は前記各第2の絶縁スペーサー378b及び前記第2のトレンチ345bの各内側壁の間に介在され得る。前記保護スペーサー372は酸化物、窒化物及び/又は酸化窒化物等を包含できる。層間誘電膜388が前記ストラッピングコンタクトプラグ385a及びウェル導電ライン385bを包含した基板300の全面の上に配置され得る。前記層間誘電膜388は酸化物、窒化物及び/又は酸化窒化物等を包含できる。ビットライン395aが前記層間誘電膜388の上に配置され得る。前記ビットライン395aは前記垂直形活性パターン330の上端に電気的に接続され得る。特に、前記ビットライン395aは前記垂直形活性パターン330の内のドレーン領域に電気的に接続され得る。前記ビットライン395aは第1の導電プラグ390aを経由して前記垂直形活性パターン330の上端に電気的に接続され得る。前記第1の導電プラグ390aは前記層間誘電膜388及び前記キャッピング誘電パターン335を連続的に貫通して前記垂直形活性パターン330の上端に接触され得る。ストラッピングライン395bが前記層間誘電膜388の上に配置され得る。前記ストラッピングライン395bは前記ストラッピングコンタクトプラグ385aと電気的に接続され得る。前記ストラッピングライン395bは第2の導電プラグ390bを経由して前記ストラッピングコンタクトプラグ385aに電気的に接続され得る。前記第2の導電プラグ390bは前記層間誘電膜388を貫通して前記ストラッピングコンタクトプラグ385aに接触され得る。前記ビットライン395a及びストラッピングライン395bは前記基板300の上部面から実質的に同一なレベルに位置することができる。言い換えれば、複数のビットライン395a及びストラッピングライン395bは実質的に共面であり得る。一実施形態によれば、前記層間誘電膜388の上に前記ウェル導電ライン385bと電気的に接続された配線が配置され得る。前記配線は前記ビットライン395a及びストラッピングライン395bと実質的に同一なレベルに位置することができる。前記配線は前記ウェル導電ライン385bの上部面の一端又は両端に電気的に接続され得る。前記導電プラグ390a、390bは金属例えば、タングステン、銅又はアルミニウム等、導電性金属窒化物例えば、窒化チタニウム又は窒化タンタル等又は遷移金属例えば、チタニウム又はタンタル等等から選択された少なくとも1つを包含できる。前記ビットライン395a及びストラッピングライン395bは金属例えば、タングステン、銅又はアルミニウム等、導電性金属窒化物例えば、窒化チタニウム又は窒化タンタル等又は遷移金属例えば、チタニウム又はタンタル等等から選択された少なくとも1つを包含できる。図8Aは説明を簡単にするためにビットライン395a及びストラッピングライン395bを省略した。図8Dは本発明の一実施形態によるビットライン395a及びストラッピングライン395bの配置状態を図示した。図8Dを参照して前記ビットライン395a及びストラッピングライン395bの平面形態をより具体的に説明する。図8Dを参照すれば、複数のビットライン395a及びストラッピングライン395bは互いに平行に延長され得る。前記ビット及びストラッピングライン395a、395bは前記積層構造体370a、370bの上部を並べて横切ることができる。前記ストラッピングライン395bは前記積層構造体370a、370bを貫通する垂直形活性パターン330の中の一部と重畳され得る。前記ストラッピングライン395bと重畳された前記垂直形活性パターン330は複数のダミー垂直形活性パターンであり得る。これに加えて、前記ストラッピングライン395bと重畳されないが、非常に隣接する一部垂直形活性パターンも、複数のダミー垂直形活性パターンであり得る。前記ダミー垂直形活性パターンは前記ビットライン395aと電気的に接続されないことがあり得る。図8B及び図8Cを参照すれば、前記第2の積層構造体370bはダミーパターンとして作用され得る。即ち、前記第2の積層構造体370bを貫通する垂直形活性パターン330は複数のダミー垂直形活性パターンであり得る。上述したように、前記ダミー垂直形活性パターンは前記ビットライン395aと接続されないことがあり得る。一実施形態によれば、図8Cに開示されたように、ダミー垂直形活性パターンとして作用する前記第2の積層構造体370bの内の垂直形活性パターン330の上には、前記第1の導電プラグ390aが配置されないことがあり得る。これと同様に、前記第1の積層構造体370aを貫通する垂直形活性パターン330の中の複数のダミー垂直形活性パターンの上にも、前記第1の導電プラグ390aが配置されないことがあり得る。上述したように、前記第1の積層構造体370aを貫通するダミー垂直形活性パターンは前記ストラッピングライン395bと重畳されるか、或いは前記ストラッピングライン395bに非常に隣接することができる。上述された3次元半導体記憶素子によれば、前記共通ソース領域350は前記ストラッピングコンタクトプラグ385aを経由して前記ストラッピングライン395bに電気的に接続される。したがって、前記共通ソース領域350の抵抗を低くすることができる。また、前記ウェル領域301は前記ウェル導電ライン385bと電気的に接続される。したがって、前記ウェル領域301の抵抗を低くすることができる。したがって、3次元半導体記憶素子の信頼性を向上させ得る。また、前記ストラッピングコンタクトプラグ385aは前記第1の絶縁スペーサー378aが定義するホール380a内に配置され、前記ウェル導電ライン385bは前記第2の絶縁スペーサー378bが定義するグルーブ380bの内に配置される。したがって、前記ストラッピングコンタクトプラグ385a及びウェル導電ライン385bは前記第1及び第2の絶縁スペーサー378a、378bに自己整列的に形成され得る。即ち、前記ストラッピングコンタクトプラグ385a及び共通ソース領域350の間の整列マージン及び/又は前記ウェル導電ライン385b及びウェルピックアップ領域302の間の整列マージンが要求されないこともあり得る。その結果、優れた信頼性を有し高集積化のために最適化された3次元半導体記憶素子が具現され得る。一方、前記多層誘電膜360は異なる形態であり得る。これについて図面を参照して説明する。図9は本発明の一実施形態による3次元半導体記憶素子の変形形態を説明するために図8AのI-I’及びII-II’に沿って切断された断面図である。図9を参照すれば、多層誘電膜460が垂直形活性パターン430及び各ゲートパターンGSG、CG、SSGの間に介在される。前記多層誘電膜460はトンネル誘電膜、電荷格納膜及びブロッキング誘電膜を包含できる。前記トンネル誘電膜、電荷格納膜及びブロッキング誘電膜は各々図8A、図8B及び図8Cを参照して説明したトンネル誘電膜、電荷格納膜及びブロッキング誘電膜と同一な物質で形成され得る。前記多層誘電膜460は第1のサブ膜455及び第2のサブ膜457を包含できる。前記第1のサブ膜455は垂直的に延長されて前記垂直形活性パターン430及び絶縁パターン310aの間に介在され得る。前記第2のサブ膜457は水平的に延長されて前記各ゲートパターンGSG、CG、SSGの下部面及び上部面を覆うことができる。前記第1のサブ膜455は少なくとも前記トンネル誘電膜の一部分を包含でき、前記第2のサブ膜457は少なくとも前記ブロッキング誘電膜の一部分を包含できる。前記第1及び第2のサブ膜455、457の中でいずれか1つは前記電荷格納膜を包含できる。一実施形態によれば、前記第1のサブ膜455は前記トンネル誘電膜、電荷格納膜及び前記ブロッキング誘電膜の内の障壁誘電膜を包含でき、前記第2のサブ膜457は前記ブロッキング誘電膜の内の高誘電膜を包含できる。しかし、本発明はこれに限定されない。前記第1及び第2のサブ膜455、457は他の組合せで構成されることもあり得る。前記垂直形活性パターン430は第1の垂直形半導体パターン427及び第2の垂直形半導体パターン428を包含できる。前記第1の垂直形半導体パターン427は前記第2の垂直形半導体パターン428及び前記第1のサブ膜455の間に介在され得る。前記第1の垂直形半導体パターン427は前記第1のサブ膜455の延長部によって前記ウェル領域301と接触されないこともあり得る。前記第2の垂直形半導体パターン428は前記第1の垂直形半導体パターン427及び前記ウェル領域301に接触され得る。前記第2の垂直形活性パターン428はマカロニ形態又はパイプ形態であり得る。充填誘電パターン325が前記第2の垂直形半導体パターン428の内部を満たすことができる。前記垂直形活性パターン430は前記第1及び第2の垂直形半導体パターン427、428及び前記充填誘電パターン325の上に配置されたキャッピング半導体パターン327をさらに包含できる。前記第1及び第2の垂直形半導体パターン427、428は前記基板300と同一な半導体元素を包含できる。前記第1及び第2の垂直形半導体パターン427、428は前記第1の導電形のドーパントでドーピングされるか、或いはアンドープされた状態であり得る。前記第2の導電形のドーパントでドーピングされたドレーン領域が前記キャッピング半導体パターン327の少なくとも一部内に形成され得る。図8A乃至図9に図示された実施形態によれば、前記保護スペーサー372及び金属-化合物半導体パターン375aは、図1A、図1B及び図1Cを参照して説明した3次元半導体記憶素子、図2A及び図2Bを参照して説明した3次元半導体記憶素子、図3A及び図3Bを参照して説明した3次元半導体記憶素子、及び/又は図4A及び図4Bを参照して説明した3次元半導体記憶素子に適用されることもできる。図10A、図11A、図12A、図13A、図14A、図15A、図16A及び図17Aは本発明の実施形態による3次元半導体記憶素子の製造方法を説明するために図8AのI-I’及びII-II’に沿って切断された断面図であり、図10B、図11B、図12B、図13B、図14B、図15B、図16B及び図17Bは本発明の実施形態による3次元半導体記憶素子の製造方法を説明するために図8AのIII-III’に沿って切断された断面図である。図10A及び図10Bを参照すれば、基板300に第1の導電形のドーパントを提供してウェル領域301を形成できる。図10Bに開示されたように、前記ウェル領域301の一部内にウェルピックアップ領域302を形成できる。前記ウェルピックアップ領域302は前記ウェル領域301と同一なタイプのドーパントでドーピングされる。前記ウェルピックアップ領域302のドーパント濃度は前記ウェル領域301のドーパント濃度より高いことが望ましい。前記ウェル領域301を有する基板300の上にバッファー誘電膜303を形成できる。前記バッファー誘電膜303の上に複数の犠牲膜305及び複数の絶縁膜310を交互に反復的に積層させ得る。前記犠牲膜305は前記絶縁膜310に対して蝕刻選択比を有する物質で形成され得る。例えば、前記絶縁膜310は酸化膜で形成でき、前記犠牲膜305は窒化膜で形成され得る。前記バッファー誘電膜303は酸化膜で形成できる。前記絶縁膜310、犠牲膜305及びバッファー誘電膜303を連続的にパターニングして、前記ウェル領域301を露出させる複数のチャンネルホール315を形成できる。続いて、前記基板300の上に半導体膜をコンフォーマルに形成し、前記半導体膜の上に前記チャンネルホール315を満たす充填誘電膜を形成できる。前記充填誘電膜及び前記半導体膜を最上位の絶縁膜310が露出されるまで平坦化することで、前記各チャンネルホール315内に垂直形半導体パターン320及び充填誘電パターン325を形成できる。前記垂直形半導体パターン320及び充填誘電パターン325の上端は前記最上位の絶縁膜310の上部面より低くリセスされ得る。続いて、キャッピング半導体膜を基板300の上に形成できる。前記キャッピング半導体膜は前記垂直形半導体パターン320及び充填誘電パターン325の上のチャンネルホール315を満たすことができる。前記キャッピング半導体膜を前記最上位の絶縁膜310が露出されるまで平坦化することで、キャッピング半導体パターン327を形成できる。前記垂直形半導体パターン320及びキャッピング半導体パターン327は垂直形活性パターン330に包含され得る。前記垂直形活性パターンの上部に第2の導電形のドーパントを提供してドレーン領域を形成できる。図11A及び図11Bを参照すれば、続いて、前記基板300の全面の上にキャッピング誘電膜を形成できる。前記キャッピング誘電膜、絶縁膜310及び犠牲膜305を連続的にパターニングしてトレンチ345a、345b及び複数のモールドパターン340a、340bを形成できる。前記各モールドパターン340a、340bの上にはキャッピング誘電パターン335が形成され得る。前記キャッピング誘電パターン335はその下のモールドパターン340a、又は340bの両側壁に整列された両側壁を有することができる。前記各モールドパターン340a、340bは交互に反復的に積層された犠牲パターン305a及び絶縁パターン310aを包含できる。前記複数のモールドパターン340a、340bは第1モールドパターン340a及び第2モールドパターン340bを包含できる。図11Aに開示されたように、隣接する一対の第1モールドパターン340aの間に第1のトレンチ345aが形成され得る。図11Bに開示されたように、隣接する一対の第2モールドパターン340bの間に第2のトレンチ345bが形成され得る。前記複数のモールドパターン340a、340bの平面形態は図8Aに開示された積層構造体370a、370bと同一であり得る。前記第1モールドパターン340aの平面形態は図8Aの複数の第1の積層構造体370aに対応でき、前記第2モールドパターン340bの平面形態は図8Aの第2の積層構造体370bに対応できる。図11Aに開示されたように、前記第1のトレンチ345aは第1の幅D1を有する第1の領域及び第2の幅D2を有する第2の領域を包含できる。この時、前記第2の幅D2は前記第1の幅D1より大きい。前記第1モールドパターン340aは前記第1のトレンチ345aの第1の領域及び第2の領域の横に各々配置された第1の部分及び第2の部分を包含できる。前記第1モールドパターン340aの前記第2の部分の幅Wbは前記第1モールドパターン340aの第1の部分の幅Waより小さいことがあり得る。図11Bに開示されたように、前記第2のトレンチ345bは第3の幅D3を有することができる。前記第2のトレンチ345bは実質的に均一な幅を有することができる。続いて、図11A及び図11Bを参照すれば、前記第1のトレンチ345aの下のウェル領域301内に前記第2の導電形のドーパントを注入して共通ソース領域350を形成できる。この時、前記第2のトレンチ345b下の基板300はマスクパターン図示せずによって保護され得る。前記第2のトレンチ345b下に前記ウェルピックアップ領域302が配置され得る。上述したように、前記ウェルピックアップ領域302は前記バッファー誘電膜303を形成する前に前記ウェル領域301内に形成され、前記第2のトレンチ345bが前記ウェルピックアップ領域302の上に整列されて形成され得る。これとは異なり、前記ウェルピックアップ領域302は前記第2のトレンチ345bを形成した後に形成されることもできる。例えば、前記第1のトレンチ345a下の基板300を覆うマスクパターンを形成した後に、前記第2のトレンチ345b下のウェル領域301内に前記第1の導電形のドーパントを注入して前記ウェルピックアップ領域302が形成されることもあり得る。この場合に、前記ウェルピックアップ領域302は前記第2のトレンチ345bに自己整列されて形成され得る。前記第1及び第2のトレンチ345a、345b下のバッファー誘電膜303は前記共通ソース領域350を形成した後に除去できる。これとは異なり、前記第1及び第2のトレンチ345a、345bを形成するためのパターニング工程のときに、前記第1及び第2のトレンチ345a、345bの下のバッファー誘電膜303が除去されることもあり得る。前記第1及び第2のトレンチ345a、345b下のバッファー誘電膜303が除去されることによって、前記各モールドパターン340a、340b下にバッファー誘電パターン303aが形成され得る。図12A及び図12Bを参照すれば、前記犠牲パターン305aを除去して複数の空き領域355を形成できる。前記空き領域355は前記垂直形活性パターン330の側壁の一部分を各々露出させ得る。前記絶縁パターン310aは前記犠牲パターン305aに対して蝕刻選択比を有することによって、残存される。前記絶縁パターン310aは前記垂直形活性パターン330によって支持され得る。前記空き領域355は前記積層された絶縁パターン310aの間に配置され得る。図13A及び図13Bを参照すれば、前記空き領域355を有する基板300の上に多層誘電膜360をコンフォーマルに形成し、前記空き領域355を満たすゲート導電膜を基板300の上に形成できる。続いて、前記空き領域355外部のゲート導電膜を除去して、前記空き領域355を各々満たすゲートパターンGSG、CG、SSGを形成できる。したがって、前記基板300の上に複数の積層構造体370a、370bが形成され得る。前記各積層構造体370a、370bは交互に反復的に積層されたゲートパターンGSG、CG、SSG及び複数の絶縁パターン310aを包含できる。前記ゲートパターンGSG、CG、SSGを形成した後に、前記空き領域355外部に位置された前記多層誘電膜360を除去できる。前記複数の積層構造体370a、370bは第1の積層構造体370a及び第2の積層構造体370bを包含できる。隣接する一対の前記第1の積層構造体370aの間に前記第1のトレンチ345aが定義され、隣接する一対の前記第2の積層構造体370bの間に前記第2のトレンチ345bが定義され得る。図14A及び図14Bを参照すれば、前記ゲートパターンGSG、CG、SSGを有する基板300の上に保護スペーサー膜をコンフォーマルに形成できる。前記保護スペーサー膜を異方性蝕刻して、前記第1のトレンチ345aの両内側壁及び前記第2のトレンチ345bの両内側壁の上に保護スペーサー372を形成できる。第1の金属-半導体化合物パターン375aが前記第1のトレンチ345a内の一対の前記保護スペーサー372の間の共通ソース領域350の表面上に形成され得る。第2の金属-半導体化合物パターン375bが前記第2のトレンチ345b内の一対の前記保護スペーサー372の間のウェルピックアップ領域302の表面上に形成され得る。前記第1及び第2の金属-半導体化合物パターン375a、375bは金属-半導体反応工程によって形成され得る。例えば、前記保護スペーサー372を有する基板300の上に金属膜を形成できる。前記金属膜は前記共通ソース領域350及びウェルピックアップ領域302と接触され得る。熱処理工程を実行して前記金属膜の内の金属と前記共通ソース及びウェルピックアップ領域350、302の内の半導体を反応させて、前記第1及び第2の金属-半導体化合物パターン375a、375bを形成できる。続いて、未反応の金属膜が除去できる。前記金属膜の形成工程及び前記熱処理工程はインサイチュin-situ方式で遂行できる。前記金属膜はコバルト、ニッケル又はチタニウム等であり得る。続いて、前記基板300の全面の上に絶縁スペーサー膜378をコンフォーマルに形成できる。前記第1のトレンチ345aの前記第1の領域の両内側壁上に形成された前記絶縁スペーサー膜378は互いに接触され得る。これにしたがって、前記第1のトレンチ345aの前記第1の領域は前記絶縁スペーサー膜378によって満たされ得る。これとは異なり、前記絶縁スペーサー膜378は相対的に広い幅を有する前記第1のトレンチ345aの前記第2の領域の両内側壁及び底面に沿ってコンフォーマルに形成され得る。これと同様に、前記絶縁スペーサー膜378は前記第2のトレンチ345bの両内側壁及び底面に沿ってコンフォーマルに形成され得る。図15A及び図15Bを参照すれば、前記絶縁スペーサー膜378を全面異方性蝕刻して絶縁スペーサー378a、378bが形成される。前記第1のトレンチ345aの両内側壁の上に各々一対の第1の絶縁スペーサー378aが形成され、前記第2のトレンチ345bの両内側壁の上に各々一対の第2の絶縁スペーサー378bが形成される。上述したように、前記第1のトレンチ345aは前記第1の幅D1を有する第1の領域及び前記第1の幅D1より広い第2の幅D2を有する第2の領域を包含できる。前記第1の領域の内の前記一対の第1の絶縁スペーサー378aは互いに接触され、前記第2の領域の内の前記一対の第1の絶縁スペーサー378aは互いに離隔される。したがって、前記第2の領域内に前記一対の第1の絶縁スペーサー378aで囲まれたホール380aが定義される。前記ホール380aは前記第2の領域の下の前記第1の金属-半導体化合物パターン375aを露出させ得る。これと類似に、前記第2のトレンチ345bの内の一対の第2の絶縁スペーサー378bは互いに離隔される。これにしたがって、前記一対の絶縁スペーサー378bの間にグルーブ380bが定義される。前記グルーブ380bは前記第2の金属-半導体化合物パターン375bを露出させ得る。図16A及び図16Bを参照すれば、前記ホール380a及びグルーブ380bを満たす導電膜385を前記基板300全面の上に形成できる。図17A及び図17Bを参照すれば、前記導電膜385を前記絶縁スペーサー378a、378bが露出されるまで平坦化させ得る。これにしたがって、前記ホール380aを満たすストラッピングコンタクトプラグ385a及び前記グルーブ380bを満たすウェル導電ライン385bが形成され得る。一実施形態によれば、前記第1のトレンチ345aの第1の領域を満たす第1の絶縁スペーサー378aの上に前記導電膜385の一部が残存され得る。前記前記導電膜385の前記残存物は洗浄工程等で除去できる。これとは異なり、前記導電膜385の前記残存物はそのまま残存されることもあり得る。前記導電膜385の残存物が残存されても、前記導電膜385の残存物は後続に形成される層間誘電膜によって孤立されて、3次元半導体記憶素子の動作に関与しないことがあり得る。続いて、前記基板300全面の上に層間誘電膜388を形成できる。続いて、前記層間誘電膜388を貫通する図8B及び図8Cの第1及び第2の導電プラグ390a、390bを形成し、図8B、図8C及び図8Dのビットライン395a及びストラッピングライン395bを形成できる。以上より、図8A、図8B、図8C及び図8Dを参照して説明した3次元半導体記憶素子を具現することができる。上述された3次元半導体記憶素子の製造方法によれば、前記ホール380a及びグルーブ380bは前記絶縁スペーサー378a、378bによって自己整列的に形成され得る。これにしたがって、3次元半導体記憶素子の信頼性を向上させ得り、製造工程の工程マージンを確保できる。次に、図9に開示された3次元半導体記憶素子の製造方法の特徴部を中心に説明する。図18A乃至図18Cは図9に開示された3次元半導体記憶素子の製造方法を説明するために図8AのI-I’及びII-II’に沿って切断された断面図である。図18Aを参照すれば、チャンネルホール315を形成した後に、前記基板300の上に第1のサブ膜455をコンフォーマルに形成できる。前記第1のサブ膜455の上に第1の半導体膜をコンフォーマルに形成できる。前記チャンネルホール315下のウェル領域301が露出されるまで前記第1の半導体膜及び第1のサブ膜455を連続的に異方性蝕刻できる。したがって、前記チャンネルホール315の側壁の上に第1の垂直形半導体パターン427が形成され得る。前記第1の垂直形半導体パターン427は前記第1のサブ膜455によって前記ウェル領域301と接触されないことがあり得る。図18Bを参照すれば、前記第1の垂直形半導体パターン427を有する基板300の上に第2の半導体膜をコンフォーマルに形成し、前記第2の半導体膜の上に前記チャンネルホール315を満たす充填誘電膜を形成できる。前記充填誘電膜及び第2の半導体膜を最上部の絶縁膜310が露出されるまで平坦化させて、前記チャンネルホール315内に第2の垂直形半導体パターン428及び充填誘電パターン325を形成できる。前記第2の垂直形半導体パターン428は前記第1の垂直形半導体パターン427及び前記チャンネルホール315下のウェル領域301と接触され得る。前記第1及び第2の垂直形半導体パターン427、428と前記充填誘電パターン325は前記最上部の絶縁膜310の上部面より低くリセスされ得る。続いて、キャッピング半導体パターン327を前記第1及び第2の垂直形半導体パターン427、428及び充填誘電パターン325の上に形成できる。垂直形活性パターン430は前記第1及び第2の垂直形半導体パターン427、428及びキャッピング半導体パターン327を包含できる。前記基板300の上にキャッピング誘電膜を形成し、前記キャッピング誘電膜、絶縁膜310及び犠牲膜305を連続的にパターニングしてトレンチ345aを形成できる。図示していないが、この時、上述された第2のトレンチ345bも形成され得る。続いて、前記トレンチ345aに露出される犠牲パターンを除去して空き領域355を形成できる。前記空き領域355は前記垂直形活性パターン430の側壁の上の第1のサブ膜455を露出させ得る。図18Cを参照すれば、続いて、第2のサブ膜457をコンフォーマルに形成し、前記空き領域455を満たすゲート導電膜を形成できる。前記空き領域455外部のゲート導電膜を除去して、前記空き領域355を各々満たすゲートパターンGSG、CG、SSGを形成できる。多層誘電膜460は前記第1及び第2のサブ膜455、457を含む。以後の後続工程は図14A乃至図17A及び図14B乃至図17Bを参照して説明した工程と同様に遂行できる。上述された実施形態の3次元半導体記憶素子の構成要素は互いに相反されない限り、互いに組合され得る。上述された実施形態で開示された3次元半導体記憶素子は多様な形態の半導体パッケージsemiconductorpackageで具現され得る。例えば、本発明の実施形態による3次元半導体記憶素子はパッケージオンパッケージPoP、PackageonPackage、ボールグリッドアレイBGAs、Ballgridarrays、チップスケールパッケージCSPs、Chipscalepackages、プラスチックリードチップキャリアPLCC、PlasticLeadedChipCarrier、プラスチックデュアルインラインパッケージPDIP、PlasticDualIn-LinePackage、ダイインワッフルパックDieinWafflePack、ダイインワッフルフォームDieinWaferForm、チップオンボードCOB、ChipOnBoard、セラミックデュアルインラインパッケージCERDIP、CeramicDualIn-LinePackage、プラスチックメトリッククワッドフラットパックMQFP、PlasticMetricQuadFlatPack、シンクワッドフラットパックTQFP、ThinQuadFlatpack、スモールアウトラインSOIC、SmallOutline、シュリンクスモールアウトラインパッケージSSOP、ShrinkSmallOutlinePackage、シンスモールアウトラインTSOP、ThinSmallOutline、シンクワッドフラットパックTQFP、ThinQuadFlatpack、システムインパッケージSIP、SystemInPackage、マルチチップパッケージMCP、MultiChipPackage、ウエハレベルファブリケイティッドパッケージWFP、Wafer-levelFabricatedPackage、ウエハレベルプロセススタックパッケージWSP、Wafer-LevelProcessedStackPackage等の方式でパッケージングされ得る。本発明の実施形態による3次元半導体記憶素子が実装されたパッケージは、他の機能を遂行する少なくとも1つの他の半導体素子例えば、コントローラー、記憶素子、及び/又はハイブリッド素子等等をさらに包含できる。図19は本発明の技術的思想に基づいた3次元半導体記憶素子を含む電子システムの一例を簡略に示したブロック図である。図19を参照すれば、一実施形態による電子システム1100はコントローラー1110、入出力装置1120、記憶装置1130、インターフェイス1140及びバス1150を包含できる。前記コントローラー1110、入出力装置1120、記憶装置1130及び/又はインターフェイス1140は前記バス1150を通じて互いに結合され得る。前記バス1150は複数のデータが移動される通路pathに該当する。前記コントローラー1110はマイクロプロセッサー、デジタル信号プロセス、マイクロコントローラー、及びこれらと類似な機能を遂行できる複数の論理素子の中の少なくとも1つを包含できる。前記入出力装置1120はキーパッドkeypad、キーボード及びディスプレー装置等を包含できる。前記記憶装置1130はデータ及び/又は命令語等を格納できる。前記記憶装置1130は上述された実施形態に開示された3次元半導体記憶素子の中の少なくとも1つを包含できる。また、前記記憶装置1130は他の形態の半導体記憶素子例えば、磁気記憶素子、相変化記憶素子、DRAM素子及び/又はSRAM素子等をさらに包含できる。前記インターフェイス1140は通信ネットワークにデータを伝送するか、或いは通信ネットワークからデータを受信する機能を遂行できる。前記インターフェイス1140は有線又は無線形態であり得る。例えば、前記インターフェイス1140はアンテナ又は有無線トランシーバー等を包含できる。図示していないが、前記電子システム1100は前記コントローラー1110の動作を向上させるための動作記憶素子として、高速のDRAM素子及び/又はSRAM素子等をさらに包含できる。前記電子システム1100は個人携帯用情報端末機PDA、personaldigitalassistant、ポータブルコンピューターportablecomputer、ウェブタブレットwebtablet、無線電話機wirelessphone、モバイルフォンmobilephone、デジタルミュージックプレーヤーdigitalmusicplayer、メモリーカードmemorycard、又は情報を無線環境で送信及び/又は受信できる全て電子製品に適用され得る。図20は本発明の技術的思想に基づいた3次元半導体記憶素子を含むメモリーカードの一例を簡略に示したブロック図である。図20を参照すれば、本発明の一実施形態によるメモリーカード1200は記憶装置1210を含む。前記記憶装置1210は上述された実施形態に開示された3次元半導体記憶素子の中の少なくとも1つを包含できる。また、前記記憶装置1210は他の形態の半導体記憶素子例えば、磁気記憶素子、相変化記憶素子、DRAM素子及び/又はSRAM素子等をさらに包含できる。前記メモリーカード1200はホストHostと前記記憶装置1210との間のデータ交換を制御するメモリーコントローラー1220を包含できる。前記メモリーコントローラー1220はメモリーカードの諸般的な動作を制御するプロセシングユニット1222を包含できる。また、前記メモリーコントローラー1220は前記プロセシングユニット1222の動作メモリーとして使用されるSRAM1221を包含できる。これに加えて、前記メモリーコントローラー1220はホストインターフェイス1223、メモリーインターフェイス1225をさらに包含できる。前記ホストインターフェイス1223はメモリーカード1200とホストと間のデータ交換プロトコルを具備することができる。前記メモリーインターフェイス1225は前記メモリーコントローラー1220と前記記憶装置1210とを接触させ得る。さらに、前記メモリーコントローラー1220はエラー訂正ブロック1224Eccをさらに包含できる。前記エラー訂正ブロック1224は前記記憶装置1210から読出されたデータのエラーを検出及び訂正できる。図示していないが、前記メモリーカード1200はホストとのインターフェイシングをするためのコードデータを格納するROM装置をさらに包含できる。前記メモリーカード1200は携帯用データ格納カードとして使用され得る。これとは異なり、前記メモリーカード1200はコンピューターシステムのハードディスクを代替できる固相ディスクSSDSolidStateDiskとしても具現され得る。以上、添付された図面を参照して本発明の実施形態を説明したが、本発明はその技術的思想や必須的な特徴を変形しなくとも、他の具体的な形態で実施されることもあり得る。したがって、以上で記述した実施形態は全ての面で例示的なことであり、限定的でないこととして理解しなければならない。"