"直列接続された複数の半導体スイッチに出力されるゲート信号のタイミングを調整するゲートタイミング制御回路であって、各半導体スイッチのVce検出と、予め設定されたしきい値とを比較してVce検出における立ち上がりのタイミングを示すVce信号を出力するコンパレータと、ゲート信号に基づき、前記各Vce信号の変化のタイミングが整合するように生成されたゲート出力をゲートドライバに出力する時間差制御部と、を備えたことを特徴とするゲートタイミング制御回路。前記2つのVce信号の偏差に基づき、Vce検出がしきい値に到達するタイミングの時間差を検出し、調整幅として出力する時間差検出部を備え、前記時間差制御部において、前記ゲート信号と調整幅に基づいて、前記各Vce信号における変化のタイミングが整合するように生成されたゲート出力をゲートドライバに出力することを特徴する請求項1記載のゲートタイミング制御回路。前記時間差制御部において、Vce信号における変化のタイミングと、予め決定された目標タイミングと、の時間差に基づいて、前記各Vce信号における変化のタイミングと前記目標タイミングが整合するように、各半導体スイッチのゲート出力を個別に生成してゲートドライバに出力することを特徴とする請求項1記載のゲートタイミング制御回路。直列に接続された各々の半導体スイッチの電圧分布電圧分担が等しくなるように半導体スイッチの動作タイミングを決定しないと、各々の半導体スイッチ間の電圧分担にアンバランスが生じる。特許文献1では、図8に示すように、半導体スイッチのターンオン,ターンオフ動作後のサージ電圧が収まったタイミングで、各半導体スイッチのVceを検出して電圧負担のアンバランスを観測する方法が取られている。しかしながら、半導体スイッチ,負荷電流,温度,主回路構成によるサージ電圧の波形等によって、サージ電圧の収束時間は異なるため、装置ごとに半導体スイッチの動作タイミングの調整が必要となり、開発に要する時間が長くなるという問題があった。また、例えば、インバータ装置においては、何れかの相の半導体スイッチがスイッチングすると、直流電圧が変動するため、Vceを検出することができない。そのため、直流電圧の変動期間中は他の相の半導体スイッチもターンオン,ターンオフすることができず、出力の制御性能が制限される低下する。以上示したようなことから、半導体スイッチ,負荷電流,温度,主回路構成によるサージ電圧の波形等に応じて半導体スイッチの動作タイミングを調整することなく、各半導体スイッチの電圧分担を均等化させるゲートタイミング制御回路を提供することが課題となる。本発明は、前記従来の問題に鑑み、案出されたもので、その一態様は、直列接続された複数の半導体スイッチに出力されるゲート信号のタイミングを調整するゲートタイミング制御回路であって、各半導体スイッチのVce検出と、予め設定されたしきい値とを比較してVce検出における立ち上がりのタイミングを示すVce信号を出力するコンパレータと、ゲート信号に基づいて、前記各Vce信号の変化のタイミングが整合するように生成されたゲート出力をゲートドライバに出力する時間差制御部と、を備えたことを特徴とする。また、前記2つのVce信号の偏差に基づき、Vce検出がしきい値に到達するタイミングの時間差を検出し、調整幅として出力する時間差検出部を備え、前記時間差制御部において、前記ゲート信号と調整幅に基づいて、前記各Vce信号における変化のタイミングが整合するように生成されたゲート出力をゲートドライバに出力することを特徴する。また、前記時間差制御部において、Vce信号における変化のタイミングと、予め決定された目標タイミングと、の時間差に基づいて、前記各Vce信号における変化のタイミングと前記目標タイミングが整合するように、各半導体スイッチのゲート出力を個別に生成してゲートドライバに出力することを特徴とする。本発明によれば、半導体スイッチ,負荷電流,温度,主回路構成によるサージ電圧の波形等に応じて、半導体スイッチの動作タイミングを調整することなく、各半導体スイッチの電圧分担を均等化させることが可能となる。特許文献1では、半導体スイッチにおけるオンオフ動作後のサージ電圧が収まったタイミングでVceを検出し、各半導体スイッチの電圧分布電圧分担が等しくなるように、半導体スイッチの動作タイミングを決定している。それに対し、本願発明は、Vce検出がしきい値設定レベルに到達する時間により半導体スイッチの動作タイミングを決定して、ゲート信号におけるオンオフ動作のタイミングのずれを防止し、半導体スイッチにおける電圧分担のアンバランスを抑制するものである。以下、本発明の実施形態1~3におけるゲートタイミング制御回路を図面に基づいて詳細に説明する。[実施形態1]図1は本実施形態1におけるゲートタイミング制御回路を用いた半導体電力変換装置の構成を示すブロック図である。図1に示すように、半導体電力変換装置1は、半導体スイッチ例えば、IGBTA,Bと、ゲートドライバ2と、ゲートタイミング制御回路3と、を備えている。前記半導体スイッチA,Bは直列に接続され、各半導体スイッチA,Bには、直列に接続された2つの抵抗R1,R2およびR3,R4がそれぞれ並列に接続されている。この2つの抵抗R1,R2およびR3,R4の中間接続点は後述するコンパレータ4,4の入力端子に接続されている。前記ゲートドライバ2は、トランジスタQ1,Q2,Q3,Q4,電源E1,E2,E3,E4,抵抗R5,R6を備えている。ゲートドライバ2は一般的なものであるため、ここでの説明は省略する。前記ゲートタイミング制御回路3は、コンパレータ4,4と、絶縁器5,5と、減算器6と、時間差検出部7と、時間差制御部8と、絶縁器9,9と、ダイオード10,10と、を備える。前記コンパレータ4の他方の入力端子にはしきい値が入力され、Vce検出A,Bとしきい値とを比較し、その結果がVce信号A,Bとして絶縁器例えば、フォトカプラ5,5を介し減算器6に出力される。前記Vce信号A,Bは論理信号であり、以降の説明ではVce検出A,Bがしきい値よりも大きい場合1、小さい場合0とする。減算器6は2つのVce信号A,Bの偏差を算出し、算出された偏差を、時間差検出部7に出力する。時間差検出部7は、前記偏差に基づきVce検出A,Bがしきい値に到達するタイミングの時間差を検出し、その時間差を調整幅として時間差制御部8に出力する。時間差制御部8には、ゲート信号が入力され、このゲート信号と前記調整幅に基づいて、ゲート出力A,Bを生成し、絶縁器9,9、ダイオード10,10を介して、ゲートドライバ2に出力する。Vce検出のしきい値は、時間差が検出できれば良い。そのため、少なくともターンオフ時に複数の半導体スイッチに係るトータル電圧/半導体スイッチ数>しきい値を満たす必要はあるが適宜設定可能である。次にゲートタイミング制御回路3の具体的な制御方法について説明する。複数の半導体スイッチA,Bがターンオン,ターンオフするタイミングのずれは、ゲートドライバ2やゲート容量のばらつきなどによって発生する。そのため、半導体スイッチA,Bのターンオフ動作によるVce検出の立ち上がりのタイミングを測定し、立ち上がりのタイミングが整合するようにゲート出力A,Bのタイミング指令が変化するタイミングを調整することにより、半導体スイッチA,Bの電圧分担のアンバランスを抑制する。図2は、実施形態1におけるVce検出A,B,Vce信号A,Bを示すグラフである。図2aに示すように、時間差検出部7により、Vce信号A,Bの時間差を検出し、調整幅を決定する。そして、図2bに示すように、時間差制御部8により、前記ゲート信号と調整幅に基づきVce信号A,Bの変化のタイミングが整合するように、ゲート出力A,Bを生成する。なお、この調整幅は維持され、この調整幅で運転が続けられる。そして、同じ調整幅で、またVce信号A,Bにおける変化のタイミングに時間差が発生した場合、その次のスイッチングにおける調整幅を変化させる。なお、PI制御などを適用して、除々に変化させるようにしても良い。図3は、実施形態1におけるゲート信号,ゲート出力AB,Vce信号A,Bを示すグラフである。なお、図3aは時間差制御前,図3bは時間差制御後Vce信号が早い方のゲート出力を遅らせる場合,図3cは時間差制御後Vce信号が遅い方のゲート出力を早める場合を示すグラフである。図3aに示すように、時間差制御前は、ゲート信号と、ゲート出力A,Bは同一の波形となる。そして、この図3aの例では、Vce信号Aが立ち上がってから遅れてVce信号Bが立ち上がっている。そして、時間差検出部7において、Vce信号AとVce信号Bの変化立ち上がりのタイミングの時間差が調整幅として検出される。そして、Vce信号が早い方のゲート出力を遅らせる場合は、図3bに示すように、前記調整幅分だけ時間差制御部8によりゲート出力Aを遅らせる。なお、この図3bの場合、ゲート出力Bはそのままとする。その結果、Vce信号AとVce信号Bの変化立ち上がりのタイミングは整合する。また、Vce信号が遅い方のゲート出力を早める場合は、図3cに示すように、前記調整幅分だけ時間差制御部8によりゲート出力Bを早める。なお、この図3cの場合、ゲート出力Aはそのままとする。その結果、Vce信号AとVce信号Bの変化立ち上がりのタイミングは整合する。ただし、ゲート信号よりもゲート出力を早めるためには、ゲート信号の元になるゲート信号がさらに早い時間に作成されているまたはゲート信号の変化を予測する方法をとる必要がある。しかしながら、上記の方法は困難であるため、図4に示す方法が考えられる。以下、図4に基づいて説明する。図4aに示すように、予め、ゲート信号に対してゲート出力A,Bを遅らせておく。そして、時間差検出部7により、Vce信号AとVce信号Bの立ち上がりの時間差が調整幅として検出される。次に、図4bに示すように、時間差制御部8により、前記調整幅分だけゲート出力A,B,またはその両方の時間差を調整する。図4bでは、Vce信号A,Bが立ち上がるタイミングの中間でVce信号A,Bが立ち上がるように制御している。そして、図4bに示すように、任意のタイミングt0からtaまでの時間a[sec],t0からtbまでの時間をb[sec]とした時に、ab/2となる時間に、Vce信号A,Bが立ち上がるように、ゲート出力Aを遅らせて、ゲート出力Bを早めている。なお、図4bでは、遅らせる時間と早める時間を等しくしているが、等しくなくても良い。以上示したように、本実施形態1におけるゲートタイミング制御回路3によれば、Vce検出A,Bの立ち上がりタイミングを測定してゲート出力A,Bを調整することにより、各スイッチング素子に対する電圧分担を均等化させることが可能となる。また、Vce信号A,Bの変化立ち上がりのタイミングの時間差に基づいて制御しているため、半導体スイッチ,負荷電流,温度,主回路構成等に依存せず、装置ごとに半導体スイッチの動作タイミングの調整を行う必要がない。そのため、装置の開発に要する時間を短縮化することが可能となる。さらに、前記半導体スイッチA,Bに印加される電圧がどのような直流電圧でも適用可能である。また、例えば、インバータの場合、半導体スイッチのスイッチングにより直流電圧が変動しても、本実施形態1のゲートタイミング制御回路3には影響がないため、他の相のスイッチング素子もオンオフすることが可能であり、出力制御性能の低下を抑制することが可能となる。[実施形態2]実施形態1のゲートタイミング制御回路3は、半導体スイッチが2直列以上だと演算が複雑になり演算負担が増加する。また、半導体スイッチの直列数が増加するほど、この演算負担の増加が顕著となる。そのため、本実施形態2では、予想されるVce信号の最大遅延よりも各ゲート出力を長く遅らせてゲートタイミング制御を行い、各半導体スイッチ個別にゲートタイミング制御を行うことにより、半導体スイッチの直列数に依存しないゲートタイミング制御を実現する。図5は、本実施形態2におけるゲートタイミング制御回路13を用いた半導体電力変換装置11の構成を示すブロック図である。半導体スイッチA,B,ゲートドライバ2は実施形態1と同様の構成のため説明を省略し、ゲートタイミング制御回路13についてのみ説明する。本実施形態2のゲートタイミング制御回路13は、実施形態1における減算器6および時間差検出器7が省略され、その代わり、時間差制御部8が各ゲート出力A,Bごとに設けられている。本実施形態2における前記ゲートタイミング制御回路13は、コンパレータ4,4により、Vce検出A,Bとしきい値とを比較し、その結果がVce信号A,Bとして絶縁器5,5を介し時間差制御部8,8に出力される。時間差制御部8,8には、ゲート信号が入力され、このゲート信号に基づいてVce信号A,Bの変化立ち上がりのタイミングが目標タイミングと整合するように、ゲート出力A,Bを生成し、絶縁器9,9を介してゲートドライバ2に出力する。実施形態1のゲートタイミング制御回路3では、Vce信号AとVce信号Bの時間差を検出し、その時間差調整幅に基づいて時間差制御を行うが、本実施形態2のゲートタイミング制御回路13は、事前に定められた目標タイミングとVce信号A,Bにおける変化立ち上がりのタイミングの時間差を検出し、その時間差調整幅に基づいて時間差制御を行うものである。前記目標タイミングは、ゲート信号の変化から一定時間経過後事前に規定した任意の時間のある時点を指している。すなわち、事前に決められた目標タイミングにVce信号における変化立ち上がりのタイミングが整合するように、それぞれのゲート出力A,Bを個別に調整する。図6は、本実施形態2におけるゲート信号,ゲート出力A,B,Vce信号A,Bの一例を示すグラフである。なお、図6aは時間差制御前,図6bは時間差制御後を示すグラフである。図6aに示すように、時間差制御前は、ゲート信号とのゲート出力A,Bは同一の波形となる。そして、図6aの例では、Vce信号Aが立ち上がってから少し遅れてVce信号Bが立ち上がり、目標タイミングは、Vce信号A,Bの立ち上がりよりも後に設定されている。このVce信号の立ち上がりのタイミングと目標タイミングの時間差が調整幅としてそれぞれ検出されるそして、時間差制御を行うと、図6bに示すように、前記調整幅分だけゲート出力A,Bをそれぞれ遅らせる。すなわち、各半導体スイッチごとにVceA,Bの変化立ち上がりのタイミングと目標タイミングとの時間差調整幅を検出し、その調整幅分だけゲート出力A,Bのゲートタイミング制御が行われる。その結果、Vce信号A,Bの変化立ち上がりは目標タイミングと同一となり、整合する。以上示したように、本実施形態2におけるゲートタイミング制御回路13によれば、実施形態1と同様の作用効果を奏する。また、各半導体スイッチごとに遅延時間を制御することにより、半導体スイッチの直列数が増加しても、演算負担が増加することを抑制することが可能となる。[実施形態3]図7は、本実施形態3におけるゲートタイミング制御回路23を用いた半導体電力変換装置21の構成を示す構成図である。半導体スイッチA,B,ゲートドライバ2は実施形態1,2と同様の構成であるため説明は省略する。本実施形態3におけるゲートタイミング制御回路23は、コンパレータ4,4と、絶縁器9,9と、時間差制御部8,8と、ダイオード10,10と、を備える。そして、Vce検出A,Bは、コンパレータ4,4によってしきい値と比較され、その結果がVce信号A,Bとして時間差制御部8,8へそれぞれ出力される。ゲート信号は絶縁器9,9を介して時間差制御部8,8へ出力される。時間差検出部8,8では、Vce信号A,Bが目標タイミングと整合するようにゲート信号を調整してゲート出力A,Bを生成し、ダイオード10,10を介して、ゲートドライバ2へ出力する。実施形態2の場合、Vce信号の検出ブロックに絶縁器5が用いられているため、絶縁器によってVce検出がばらつくことがある。時間差制御部8の制御性能に依存するが、時間差制御部8を絶縁器9の二次側に配置することが可能である。これにより、Vce検出のばらつきを抑制することができる。なお、時間差制御部8を絶縁器9の二次側に配置することは、2つの半導体スイッチにおけるVce信号の変化のタイミング差を測ろうとした場合、必ず絶縁する必要があるため、実施形態1には適用することはできない。一方、実施形態2では、それぞれ個別にVce信号を目標タイミングに整合させるため、2つのVce信号を比較する必要がなく、絶縁の必要が無い。以上示したように、本実施形態3におけるゲートタイミング制御回路23によれば、実施形態1,2と同様の作用効果を奏する。さらに、絶縁器の影響によるVce信号のばらつきを抑制することが可能となる。以上、本発明において、記載された具体例に対してのみ詳細に説明したが、本発明の技術思想の範囲で多彩な変形および修正が可能であることは、当業者にとって明白なことであり、このような変形および修正が特許請求の範囲に属することは当然のことである。例えば、実施形態1~3では、ターンオフについてのタイミング調整についてのみ詳細に説明したが、ターンオンのタイミング調整についても適用可能である。また、実施形態1~3では特定の構成のゲートドライバ2,半導体スイッチA,Bを説明したが、半導体スイッチを複数直列に接続したものであれば適用可能である。"