3DRRAMをプログラミングする方法であって、書き込まれるべきメモリセルを選択するステップと、高電圧プログラミングパルスを第1の関連するビット線に印加するステップと、低電圧プログラミングパルスを第2の関連するビット線に印加するステップと、該関連するワード線を浮動状態にするステップと、他の全てのワード線をプログラミングパルス電圧の半分でバイアスするステップと、選択されていない全てのビット線をグラウンド電位にバイアスするステップとを包含する、方法。メモリセルを読み出すステップは、前記選択されていないビットのワード線に小さな電圧を印加して、前記第1の関連するビット線と前記第2の関連するビット線との間の線電圧差を増すenhanceステップと、該選択されたメモリセルに関連するワード線に読み出し電圧を印加するステップと、前記第1の関連するビット線と前記第2の関連するビット線との間の電圧差を検出するステップとを含む、請求項1に記載の方法。3DRRAMをプログラミングする方法であって、書き込まれるべきメモリセルを選択するステップと、該メモリセルの第1のメモリ抵抗器に低電圧プログラミングパルスを印加するステップと、該メモリセルの第2のメモリ抵抗器に高電圧プログラミングパルスを印加するステップと、該選択されたワード線をグラウンド電位に設定するステップと、全ての他のワード線を0.5Vpにバイアスするステップと、-Vpのパルス振幅を有する負のプログラミングパルスで第1の関連するビット線をバイアスするステップと、Vpのパルス振幅を有する正のプログラミングパルスで第2の関連するビット線をバイアスするステップと、0Vpと0.5Vpとの間のプログラミング電圧で選択されていない全てのメモリ抵抗器をパルシングするステップとを包含する、方法。メモリセルを読み出すステップは、前記選択されていないビットのワード線に小さな電圧を印加して、前記第1の関連するビット線と前記第2の関連するビット線との間の線電圧差を増すenhanceステップと、前記選択されたメモリセルに関連するワード線に読み出し電圧を印加するステップと、該第1の関連するビット線と該第2の関連するビット線との間の電圧差を検出するステップとを含む、請求項3に記載の方法。本発明の目的は、アクティブデバイスを必要としない3次元構造の超高密度メモリアレイに適した、信頼性のある抵抗不揮発性を提供することである。本発明によるメモリアレイ層は、3DRRAMで用いられるメモリアレイ層であって、周辺回路を有するシリコン基板上において、堆積され、かつ平坦化される第1のシリコン酸化物層と、Pt、PtRhOx、PtIrOxおよびTiN/Ptからなる材料群から得られる材料から形成される下部電極と、該下部電極の厚さの少なくとも1.5倍の厚さを有する第2の酸化物層であって、該下部電極が露出するレベルまで堆積されて、平坦化される、第2の酸化物層と、メモリ抵抗器材料の層と、Si3N4の層と、該メモリ抵抗器材料の厚さの約1.5倍の厚さを有する第3の酸化物層であって、CMPされて、該メモリ抵抗器の表面を露出する、第3の酸化物層と、Pt、PtRhOx、PtIrOxおよびTiN/Ptからなる材料群から得られる材料から形成される上部電極と、カバーリング酸化物層とを含むことにより、上記目的を達成する。前記第1のシリコン酸化物層は、約100nm~1000nmの厚さを有し、前記メモリ抵抗器材料は、約20nm~150nmの厚さを有し、前記Si3N4層は、約10nm~30nmの厚さを有し、前記第3の酸化物層は、該メモリ抵抗器材料の厚さの約1.5倍の厚さを有してもよい。前記下部電極および前記上部電極は、Pt、PtRhOxおよびPtIrOxから形成される電極群から得られる電極に対して、約50nm~300nmの厚さを有し、2層TiN/Ptに対して、約10nm~200nmの厚さのTiNおよび約10nm~100nmの厚さのPtを有してもよい。本発明による3DRRAMをプログラミングする方法は、書き込まれるべきメモリセルを選択するステップと、高電圧プログラミングパルスを第1の関連するビット線に印加するステップと、低電圧プログラミングパルスを第2の関連するビット線に印加するステップと、該関連するワード線を浮遊させるステップと、他の全てのワード線をプログラミングパルス電圧の半分でバイアスするステップと、選択されていない全てのビット線をグラウンド電位にバイアスするステップとを包含することにより、上記目的を達成する。メモリセルを読み出すステップは、前記選択されていないビットのワード線に小さな電圧を印加して、前記第1の関連するビット線と前記第2の関連するビット線との間の線電圧差を増すenhanceステップと、該選択されたメモリセルに関連するワード線に読み出し電圧を印加するステップと、前記第1の関連するビット線と前記第2の関連するビット線との間の電圧差を検出するステップとを含んでもよい。本発明による3DRRAMをプログラミングする方法は、書き込まれるべきメモリセルを選択するステップと、該メモリセルの第1のメモリ抵抗器に低電圧プログラミングパルスを印加するステップと、該メモリセルの第2のメモリ抵抗器に高電圧プログラミングパルスを印加するステップと、該選択されたワード線をグラウンド電位に設定するステップと、全ての他のワード線を0.5Vpにバイアスするステップと、-Vpのパルス振幅を有する負のプログラミングパルスで第1の関連するビット線をバイアスするステップと、Vpのパルス振幅を有する正のプログラミングパルスで第2の関連するビット線をバイアスするステップと、0Vpと0.5Vpとの間のプログラミング電圧で選択されていない全てのメモリ抵抗器をパルシングするステップとを包含することにより、上記目的を達成する。メモリセルを読み出すステップは、前記選択されていないワード線に小さな電圧を印加して、前記第1の関連するビット線と前記第2の関連するビット線との間の線電圧差を増すenhanceステップと、前記選択されたメモリセルに関連するワード線に読み出し電圧を印加するステップと、該第1の関連するビット線と該第2の関連するビット線との間の電圧差を検出するステップとを含んでもよい。発明の要旨3DRRAMにおいて利用するメモリアレイ層は、周辺回路を有するシリコン基板上に形成され、堆積され、かつ平坦化される第1のシリコン酸化物層と、Pt、PtRhOx、PtIrOxおよびTiN/Ptからなる材料群から得られる材料から形成される下部電極と、下部電極の厚さの少なくとも1.5倍の厚さを有する第2の酸化物層であって、下部電極が露出するレベルまで堆積されて、平坦化される、第2の酸化物層と、メモリ抵抗器材料の層と、Si3N4の層と、該メモリ抵抗器材料の厚さの約1.5倍の厚さを有する第3の酸化物層であって、CMPされて、該メモリ抵抗器の表面を露出する、第3の酸化物層と、Pt、PtRhOx、PtIrOxおよびTiN/Ptからなる材料群から得られる材料から形成される上部電極と、カバーリング酸化物層とを含む。複数のメモリアレイ層は、互いの上部に形成され得る。1ステップで3DRRAMをプログラミングする方法は、書き込まれるべきメモリセルを選択するステップと、高電圧プログラミングパルスを第1の関連するビット線に印加するステップと、低電圧プログラミングパルスを第2の関連するビット線に印加するステップと、関連するワード線を浮遊させるステップと、他の全てのワード線をプログラミングパルス電圧の半分でバイアスするステップと、選択されていない全てのビット線をグラウンド電位にバイアスするステップとを包含する。2ステップで3DRRAMをプログラミングする方法は、書き込まれるべきメモリセルを選択するステップと、メモリセルの第1のメモリ抵抗器に低電圧プログラミングパルスを印加するステップと、該メモリセルの第2のメモリ抵抗器に高電圧プログラミングパルスを印加するステップと、選択されたワード線をグラウンド電位に設定するステップと、全ての他のワード線を0.5Vpにバイアスするステップと、-Vpのパルス振幅を有する負のプログラミングパルスで第1の関連するビット線をバイアスするステップと、Vpのパルス振幅を有する正のプログラミングパルスで第2の関連するビット線をバイアスするステップと、0Vpと0.5Vpとの間のプログラミング電圧で選択されていない全てのメモリ抵抗器をパルシングするステップとを包含する。本発明のメモリセルは、選択されていないビットのワード線に小さな電圧を印加して、第1の関連するビット線と第2の関連するビット線との間の線電圧差を増しenhance、選択されたメモリセルに関連するワード線に読み出し電圧を印加し、第1の関連するビット線と第2の関連するビット線との間の電圧差を検出することによって読み出され得る。本発明の目的は、アクティブデバイスを必要としない3次元構造超高密度メモリアレイに適した信頼できる抵抗不揮発性を提供することである。本発明のこの要旨および目的は、本発明の性質の迅速な理解を可能にするために提供される。本発明は、図面と関連した本発明の好ましい実施形態の以下の詳細な説明を参照することによってより完全に理解され得る。本発明により、アクティブデバイスを必要としない3次元構造超高密度メモリアレイに適した信頼できる抵抗不揮発性を提供することが出来る。上述されたように、従来技術の抵抗メモリアレイは、ダイオードまたはトランジスタのようなアクティブデバイスを必要とし、アレイのメモリセルに沿った相互作用を妨ぐ。従って、3次元アレイでは、メモリアレイの第1の層上に概ね配置される各セルについて多結晶ダイオードまたはトランジスタが必要とされる。多結晶ダイオードおよび多結晶トランジスタは、漏れ電流が多く、従って、大規模アレイに組み込むことには適さない。多結晶層は、アクティブデバイスの性能を改善し、漏れ電流を低減するために結晶化され得るが、結晶化に必要とされる高温プロセスは、多結晶層の下に配置されたメモリ素子を破壊し得る。本発明は、アクティブデバイスを有さない抵抗器メモリセルを提供することによって、この問題を解決する。ここで図1を参照すると、図1に示されるように、本発明のデバイスを製造するステップは、概して10で示され、最初にシリコン基板を準備する任意の従来技術のプロセスに従うこと12と、シリコン基板上に周辺回路を製造すること14とを含む。約100nmから1000nmの間の厚さを有するシリコン酸化物の第1の層が堆積され、化学的機械的研磨CMPプロセスによって平坦化される16。約50nm~300nmの間の厚さのPtを有するか、または、二層電極において約10nm~200nmの間の厚さのTiNおよび約10nm~100nmの間のPtを有する下部電極が堆積され、かつ、エッチングされる18。下部電極の材料は、Pt、PtRhOx、PtIrOxおよびTiN/Ptを含み得る。下部電極の厚さの少なくとも1.5倍の厚さを有する第2の酸化物層が、下部電極が露出するレベルまで堆積され、かつ、平坦化される20。約20nm~150nmの間の厚さを有する超巨大磁気抵抗CMR材料のようなメモリ抵抗器材料または他の適切なメモリ抵抗器材料が堆積され、かつ、エッチングされる22。例えば、約10nm~30nmの間の厚さを有するSi3N4の薄い層が堆積される24。製造のこのフェーズにおいて側壁を形成する追加のステップは、メモリ抵抗器のSi3N4側壁を形成するためにマスキングおよびエッチングするステップを含む。側壁が形成されるかされないかに関わらず、次のステップは、メモリ抵抗器材料の厚さの約1.5倍の厚さを有する第3の酸化物層の堆積26である。この構造は、CMPされ、メモリ抵抗器表面が露出する。約50nm~300nmの間の厚さを有するPtの上部電極、または、約10nm~100nmの間の厚さを有するPtおよび約10nm~200nmの間の厚さを有するTiNのバイメタル上部電極が堆積され、かつ、エッチングされる28。上部電極の材料は、Pt、PtRhOx、PtIrOxおよびTiN/Ptを含み得る。約100nm~1000nmの間の厚さを有するさらなる酸化物が堆積され、かつ、平坦化され30、その後、第2の層のメモリアレイの下部電極が堆積される。その後、このプロセスが繰り返され32、メモリアレイの第2および以後の層を完成させる。理論的には、シリコン基板上に製造され得るメモリアレイの数には制限はない。シリコンウェハの表面上におけるセンスアンプと周辺回路の面積が制限される。図2および図3に示されるように、明らかなCMRメモリ抵抗器をプログラミングする閾値電圧が存在する。図2は、本発明のCMRメモリ抵抗器を高抵抗状態にプログラミングする条件を示す。抵抗器の抵抗は、印加されたパルスの振幅が4.5Vよりも小さくなる場合に変化しない。印加されたパルスの振幅が4.5Vよりも大きくなる場合に、抵抗器の抵抗は、パルスの振幅が増加するにつれて増加する。図3は、抵抗器の抵抗を低抵抗状態にプログラミングする条件を示す。また、各パルス幅について明らかな閾値パルス振幅が存在する。高抵抗状態および低抵抗状態閾値パルス振幅の両方が、CMR膜厚の減少につれて減少する。従って、抵抗器が高抵抗状態にあるか低抵抗状態にあるかどうかに関わらず、プログラミングパルスの半分でメモリ抵抗器の抵抗が変化しないように、プログラミングパルス振幅を選択することが可能である。図4に示されるような、概して34で示される、下部に2つの電極36、38および上部に1つの電極40を有する3端子メモリセルについて、2つの下部電極間にプログラミングパルスが印加され、上部電極が浮遊し、例えば、開き、上部電極とカソード間の抵抗が高抵抗状態まで増加する一方で、上部電極とアノード間の抵抗が低抵抗状態まで減少する。ここで、Aはカソードであり、Bはアノードであり、Cはグランドであり、RAC=RH、かつ、RBC=RL。この閾値プログラミング振幅および3端子メモリ抵抗器が、本発明のアクティブデバイスのないメモリセルの基本的な構造を提供する。センシング、プログラミングおよび他のサポート回路は、シリコン基板上に製造される。2端子メモリセルの場合、図5は、全体が50で示されるようなセルを示し、ここで、グラウンドC52は、アノードA54およびカソードB56の両方を覆う。図6~8は、それぞれ、ワード線に沿った、ワード線間の、および、ビット線に沿った断面である、本発明の3次元メモリアレイを示す。示されるアレイは垂直方向に積まれた層を3つのみ有するが、任意の数の層が本発明に応じて構築されるメモリアレイに組み込まれ得る。CMR抵抗器は、酸化物により絶縁される。いくつかの例では、例えば、Si3N4、Al2O3、TiO2等の酸素拡散バリアが必要とされ得る。このアレイだけが本発明の主題であり、本明細書中では、例えば、物理セル構造の詳細は議論されない。図9は、所与のシングルレベルのメモリアレイの等価回路を示す。これは、相補出力メモリセルアレイである。各メモリセルは、2つのメモリ抵抗器を含む。相補ビット線の各々は、この図には示されない差動アンプの各respect入力に接続される。この差動アンプの出力は、0または1の状態でのデジタル出力に対するインバータに接続され得る。図9を参照して説明されるように、このアレイのメモリをプログラミングする2つの方法が存在する。3端子メモリセル用の1ステッププログラミング方法と、3端子および2端子メモリセルの両方に適用可能な2ステッププログラミングである。1ステッププログラミングは、RRAM薄膜が均一な材料特性を有することを必要とする。2ステッププログラミングは、任意の非均一特性のRRAM薄膜メモリセルに適用され得る。1ステッププログラミングプロセスが第1に議論される。選択されたセルは、W2B2であり、第1の関連ビット線B2は、高電圧ビットにプログラミングされ、第2の関連ビット線は、低電圧ビットにプログラミングされる。ワード線W2が浮遊する。全ての他のワード線は、プログラミングパルス電圧の半分でバイアスされる。ビット線B2はグランドに接続される。プログラミングパルスVpは、に印加される。全ての他のビット線は、グランド電位にバイアスされる。結果として、抵抗器R22Aは、低抵抗状態にあり、抵抗R22Bは、高抵抗状態にある。W2ワード線に接続されたメモリ抵抗器以外のビット2の全てのメモリ抵抗器は、プログラミング電圧の半分でバイアスされる。従って、抵抗が変化しない。同様に、W2に沿った各ビット線は、1ワードを同時にプログラミングするように適切にバイアスされ得る。プログラミング後、任意の所与のビットにおける2つのメモリセル抵抗器は、それぞれ、高抵抗状態および低抵抗状態にある。2ステッププログラミングは、より便利である。この例では、また、セルW2B2が選択される。第1の選択されたメモリ抵抗器R22Aおよびメモリ抵抗器R22Bは、それぞれ低抵抗状態および高抵抗状態にプログラミングされる。選択されたワード線W2は、グランド電位に設定され、全ての他のワード線が、0.5Vpにバイアスされる。-Vpのパルス振幅を有する負のプログラミングパルスおよびVpの振幅を有する正のプログラミングパルスが、適切なパルス幅で、それぞれ、ビット線B2およびに印加される。正および負のプログラミングパルスは、同時に印加される必要はなく、A抵抗器およびB抵抗器は、別々にプログラミングされ得る。従って、メモリ抵抗器R22AおよびR22Bは、低抵抗状態RLおよび高抵抗状態RHにそれぞれプログラミングされる。全ての他のメモリ抵抗器は、プログラミングパルス電圧の半分でパルス印加されるか、または、パルス印加させないかのどちらかである。従って、選択されていないメモリ抵抗器の抵抗は、このプログラミング動作の間に変化しない。メモリアレイは、ワード線に読み出し電圧を印加し、メモリセルを共有するビット線間の電圧差を検知する読み出すことによって読み出され得る。所与のメモリビットの読み出し出力電圧は、選択されていないビットからの負荷抵抗のために極めて複雑であり、小さな電圧が選択されていないビットのワード線に印加されてビット線電圧差を拡大し得る。図9および図10に示される、所与のメモリセルのビット線間の最小の差動出力電圧の検知を可能にする2つの極端なケースが存在し得る。選択されたビットの等価回路が図10に示され、ここで、ビット線に接続された全てのメモリ抵抗器が低抵抗状態にプログラミングされる一方で、ビットノットnot線に接続されていないメモリ抵抗器は全て高抵抗状態にプログラミングされる。ビット線上の負荷抵抗がROであり、この場合、RLにプログラミングされたメモリ抵抗器のビット線に関連付けられた負荷抵抗が最小である。RHメモリ抵抗器に関連した負荷抵抗は最大である。従って、ビット線差動出力電圧はまた、選択されていないワード線のバイアスの印加がなければ小さくなることが予測される。ビット線電圧は、およびで表される。ここで図11を参照すると、所与のビット線において選択されたメモリセルが低抵抗状態RLにプログラミングされ、かつ、同じビット線に接続された全ての選択されていないメモリセルがRHにプログラミングされた場合に、第2のケースが発生する。等価回路が図11に示される。RLメモリ抵抗器に関連付けられた負荷抵抗器が最大である一方、RHメモリ抵抗器に関連付けられた負荷抵抗器が最小である。従って、ビット線間の差動電圧は、選択されていないワード線バイアスの印加がなければ、最大である。および図12は、100本のワード線が所与のビット線に接続された状態で、メモリアレイの選択されていないワード線のバイアス電圧の関数として、正規化されたビット線電圧のプロットを示す。高抵抗状態は、100Kオームであり、低抵抗状態は、1Kオームである。このデータは、ビット線間の差動電圧を示し、ここで、VLLvとVHHvとの間の差動電圧と、VLHvとVHLvとの間の差動電圧は、それぞれ、図10および図11の等価回路の差動出力電圧である。差動出力電圧は、RH/RLの比が増加するにつれて増加する。以上のように、3DRRAMが開示され、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。3DRRAMで用いられるメモリアレイ層は、シリコン基板上の周辺回路で形成され、シリコン酸化物層、下部電極材料、シリコン酸化物、抵抗器材料、シリコン酸化物、シリコン窒化物、シリコン酸化物、上部電極およびカバーリング酸化物が堆積されて、形成される。複数のメモリアレイ層は、互いの上部に形成され得る。