"外部端子と、前記外部端子に接続され、当該外部端子に接続される外部抵抗素子を利用してキャリブレーションを行うキャリブレーション回路と、内部抵抗素子と、前記内部抵抗素子と前記外部端子との間に設けられたスイッチと、を備え、前記外部端子に前記外部抵抗素子が接続されていない状態で、前記スイッチを導通状態にして前記内部抵抗素子を前記ZQ端子に電気的に接続することにより、前記外部抵抗素子に代えて前記内部抵抗素子を利用して前記キャリブレーションを行えるようにした、ことを特徴とする半導体装置。入力されるコマンドに基づいてテストモード信号を生成するテスト制御回路をさらに備え、前記スイッチは前記テストモード信号によって前記導通状態に制御される、ことを特徴とする請求項1に記載の半導体装置。外部コマンド信号を受けて内部コマンド信号を出力するコマンド入力回路と、前記内部コマンド信号をデコードして前記コマンドを生成するコマンドデコーダと、をさらに備える、ことを特徴とする請求項2に記載の半導体装置。前記スイッチがトランジスタスイッチであることを特徴とする請求項1乃至3のいずれか一つに記載の半導体装置。前記外部端子と高電位側電源との間に接続される第1の短絡用スイッチと、前記外部端子と低電位側電源との間に接続される第2の短絡用スイッチ、をさらに備えることを特徴とする請求項1乃至4のいずれか一つに記載の半導体装置。関連する半導体装置は、回路基板等に搭載されたときに、ZQ端子に同回路基板に搭載された抵抗素子が接続されるように構成されている。このため、製造時にZQキャリブレーション回路の動作の確認テストを行うためには、動作試験用の外部抵抗素子を用意しなければならないという問題点がある。本発明は、動作試験用の外部抵抗素子を用意することなくZQキャリブレーション回路の動作試験を行うことができる半導体装置を提供しようとするものである。本発明の一実施の形態に係る半導体装置は、外部端子と、前記外部端子に接続され、当該外部端子に接続される外部抵抗素子を利用してキャリブレーションを行うキャリブレーション回路と、内部抵抗素子と、前記内部抵抗素子と前記外部端子との間に設けられたスイッチと、を備え、前記外部端子に前記外部抵抗素子が接続されていないとき、前記スイッチを導通状態にして前記内部抵抗素子を前記ZQ端子に電気的に接続することにより、前記外部抵抗素子に代えて前記内部抵抗素子を利用して前記キャリブレーションを行えるようにした、ことを特徴とする。本発明によれば、外部端子に接続される外部抵抗素子を利用してキャリブレーションを行う半導体装置に、スイッチを介して外部端子に接続される内部抵抗素子を設けたことで、外部端子に外部抵抗素子が接続されていなくても、内部抵抗素子を利用してキャリブレーションを行うことができる。以下、図面を参照して本発明の実施の形態について詳細に説明する。図1は、本発明の第1の実施の形態に係る半導体装置の概略構成を示すブロック図である。ここでは、半導体装置としてDRAMDynamicRandomAccessMemoryを例に挙げるが、本発明は、出力ドライバのインピーダンスを調整するキャリブレーション回路を備える全ての半導体装置に適用可能である。本発明が適用可能な半導体装置には、例えば、SRAMStaticRAM、PRAMPhasechangetypeRAM、フラッシュメモリが含まれる。図1の半導体装置10は、複数の外部接続端子を備える。これら外部接続端子には、例えば、電源端子VDD,VSS、クロック端子CK,/CK、コマンド端子/RAS,/CAS,/WE、アドレス端子ADD、データ入出力端子DQ、ZQ端子ZQが含まれる。また、半導体装置10は、内部電圧発生回路11、クロック入力回路12、コマンド入力回路13、アドレス入力回路14、コマンドデコーダ15、アドレスラッチ回路16、メモリアレイ17、カラムデコーダ18、ロウデコーダ19、入出力回路20、テスト制御回路21、及びZQキャリブレーション回路22を含む。内部電圧発生回路11は、電源端子VDD,VSSに供給される外部電源電圧から各種内部電圧、例えば昇圧電圧VODPP,周辺回路用内部電圧VPERI等を生成する。生成された内部電圧は、その電圧レベルに応じて各部へ供給される。クロック入力回路12は、クロック端子CK,/CKに供給される外部クロックから内部クロックを生成し、各部へ供給する。コマンド入力回路13は、コマンド端子/RAS,/CAS,/WEに供給される外部コマンド信号を受け、内部コマンド信号を生成してコマンドデコーダ15へ出力する。アドレス入力回路14は、アドレス端子ADDに供給される外部アドレス信号を受け、内部アドレス信号を生成してアドレスラッチ回路16へ出力する。コマンドデコーダ15は、コマンド入力回路からの内部コマンド信号をデコードしデコードされたコマンドを各部へ供給する。アドレスラッチ回路16は、アドレス入力回路14からの内部アドレス信号又は必要に応じて生成した内部生成アドレス信号をカラムデコーダ18、ロウデコーダ19及びテスト制御回路21へ出力する。メモリアレイ17は、配列形成された多数のメモリセル図示せずを有する。これらのメモリセルは、所定方向に沿って形成された複数のビット線とそれらに交差する方向に沿って形成された複数のワード線との交点に対応するように配置されている。各メモリセルは、一つのビット線と一つのワード線に接続される。カラムデコーダ18は、コマンドデコーダ15からのコマンドとアドレスラッチ回路16からのアドレス信号とに基づいて、ビット線を選択する。同様に、ロウデコーダ19は、コマンドデコーダ15からのコマンドとアドレスラッチ回路16からのアドレス信号とに基づいて、ワード線を選択する。カラムデコーダ18によって選択されたビット線とロウデコーダによって選択されたワード線とに接続された1又は複数のメモリセルに対してデータの書き込み又は読み出しが行われる。入出力回路20は、外部からDQ端子に入力された書き込みデータをメモリアレイ17へ供給する。また、入出力回路20は、メモリアレイ17から読み出された読み出しデータをDQ端子へ出力する。入出力回路20は、読み出しデータをDQ端子へ出力する出力ドライバを備える。出力ドライバのインピーダンスは、後述するようにZQキャリブレーション回路22によるキャリブレーションによって調整される。テスト制御回路21は、コマンドデコーダ15からのコマンドとアドレスラッチ回路16からのアドレス信号とに基づいて、各種テストを行うための制御信号を生成する。本発明は、特にZQキャリブレーション回路22に関するものなので、図1では、ZQキャリブレーション回路22への制御信号しか示されていない。しかしながら、テスト制御回路21は、テスト内容に応じた制御信号を各部に供給するものである。ZQキャリブレーション回路22は、コマンドデコーダ15からのコマンド及びテスト制御回路21からの制御信号に応じて、ZQキャリブレーションを行う。ZQキャリブレーションとは、入出力回路20における出力ドライバのインピーダンス調整をいう。ZQキャリブレーション回路22の内部構成及びその動作については後に詳しく説明する。半導体装置10の通常動作は、公知の半導体装置と同様である。即ち、データ入出力端子に入力された書き込みデータを、外部コマンド信号及び外部アドレス信号に応じてメモリアレイ17に書き込み、また。外部コマンド信号及び外部アドレス信号に応じてメモリアレイ17から読み出したデータをデータ入出力端子へ出力する。また、これらの動作を正常に実施するために必要となるリフレッシュ動作等も、公知の半導体装置と同様に実施される。次に、ZQキャリブレーション回路22について詳細に説明する。ZQキャリブレーション回路22は、例えば、図2に示すように構成される。即ち、ZQキャリブレーション回路22は、基準電圧発生部221と、第1及び第2の比較器222,223と、第1及び第2のカウンタ224,225と、第1及び第2のプルアップ回路226,227と、プルダウン回路228と、内部抵抗回路229とを備えている。基準電圧発生部221は、ZQキャリブレーション回路22用の高電位側内部電源電圧VDDCAの1/2の電圧を基準電圧として発生し、第1及び第2の比較器の各々の一方の入力端子に供給する。第1の比較器222は、基準電圧発生部221からの基準電圧と、ZQ端子に表れる電圧とを比較し、比較結果を第1のカウンタへ出力する。第2の比較器223は、基準電圧発生部221からの基準電圧と、第2のプルアップ回路227とプルダウン回路228との接続点Nに表れる電圧とを比較し、比較結果を第2のカウンタへ出力する。第1のカウンタ224は、第1の比較器222からの比較結果に基づいて、第2のカウンタ225は、第2の比較器223からの比較結果に基づいて、それぞれカウントアップ又はカウントダウン動作を行う。第1のカウンタ224のカウント値は、第1及び第2のプルアップ回路226,227へ供給されるとともに、入出力回路へも供給される。また、第2のカウンタ225のカウント値は、プルダウン回路228へ供給されるとともに、入出力回路20へも供給される。第1及び第2のプルアップ回路226,227は、入出力回路20に含まれる出力ドライバのプルアップ回路と同一に構成され、プルダウン回路228は、出力ドライバのプルダウン回路と同一に構成される。第1のプルアップ回路226及び第2のプルアップ回路の各々は、内部電源電圧VDDCAとZQ端子との間に並列接続された複数のPチャネルトランジスタ以下、PTRを有している図3参照。これらのPTRは、例えば、PチャネルMOSMetalOxideSemiconductorトランジスタであってよい。第1のプルアップ回路226及び第2のプルアップ回路の各々において、複数のPTRは、第1のカウンタ224のカウント値図3のPUC[1]~[n]に応じてオンオフ制御される。つまり、第1及び第2のプルアップ回路226,227のそれぞれにおいて、複数のPTRのうち、第1のカウンタ224のカウント値に応じた数のPTRがオンする。第1のプルアップ回路226においてオンしているPTRの数に応じて、ZQ端子に表れる電圧は変化する。ZQ端子に表れる電圧が基準電圧発生部221からの基準電圧と等しくなるように、第1のプルアップ回路226は制御される。また、第1のプルアップ回路226と同じ状態になるように、第2のプルアップ回路227は制御される。プルダウン回路228は、第2のプルアップ回路との接続点Nと低電位側内部電源電圧又は、外部電源電圧VSS接地電位との間に並列接続された複数のNチャネルトランジスタ以下、NTRを有している。これらのNTRは、例えば、PチャネルMOSMetalOxideSemiconductorトランジスタであってよい。プルダウン回路228の複数のNTRは、第2のカウンタ225のカウント値に応じてオンオフ制御される。つまり、プルダウン回路228では、複数のNTRのうち、第2のカウンタ225のカウント値に応じた数のNTRがオンする。第2のプルアップ回路227においてオンしているPTRの数と、プルダウン回路228においてオンしているNTRの数に応じて、接続点Nの電圧は変化する。接続点Nに表れる電圧が基準電圧発生部221からの基準電圧と等しくなるように、プルダウン回路228は制御される。内部抵抗回路229は、内部抵抗素子と、この内部抵抗素子とZQ端子との間に接続されたスイッチとを有している。内部抵抗回路229の詳細については後述する。以上の構成において、内部抵抗回路229のスイッチがオフ状態非導通状態にあり、また、ZQ端子に外部抵抗素子基準抵抗素子、例えば240オームが接続されているものとして、その動作について説明する。まず、コマンドデコーダ15からのコマンド或いはテスト制御回路21からの制御信号により第1のカウンタ224が活性化される。第1のカウンタ224は、第1の比較器222からの比較結果に基づいてカウントアップ又はカウントダウン動作を行い、カウント値を第1のプルアップ回路226へ出力する。第1のプルアップ回路226は、第1のカウンタ224からのカウント値に応じてオンするPTRの数を制御する。オンしたPTRの数に応じてZQ端子に表れる電圧が変化する。第1の比較器222は、基準電圧発生部221からの基準電圧とZQ端子に表れる電圧とを比較し、比較結果を第1のカウンタへ出力する。以上のフィードバック制御により、第1のプルアップ回路226が外部抵抗素子の抵抗値に等しいインピーダンス抵抗値を持つよう制御される。第1のカウンタ224の出力は第2のプルアップ回路227へも供給されるので、第2のプルアップ回路227は、第1のプルアップ回路226と同じインピーダンス抵抗値を持つ。次に、コマンドデコーダ15からのコマンド或いはテスト制御回路21からの制御信号により第2のカウンタ225が活性化される。第2のカウンタ225は、第2の比較器223からの比較結果に基づいてカウントアップ又はカウントダウン動作を行い、カウント値をプルダウン回路228へ出力する。プルダウン回路228は、第2のカウンタ225のカウント値に応じてオンするNNRの数を制御する。オンしたNTRの数に応じて接続点Nに表れる電圧が変化する。第2の比較器223は、基準電圧発生部221からの基準電圧と接続点Nに表れる電圧とを比較し、比較結果を第2のカウンタ225へ出力する。以上のフィードバック制御により、プルダウン回路228が第2のプルアップ回路227の抵抗値に等しい抵抗値即ち、外部抵抗素子の抵抗値を持つよう制御される。第1及び第2のカウンタ224,225のカウント値は、入出力回路20へ供給され、出力ドライバのプルパップ回路及びプルダウン回路のインピーダンス抵抗値が外部抵抗と等しくなるように制御ZQキャリブレーションされる。次に内部抵抗回路229について詳細に説明する。図3に示すように、内部抵抗回路229は、内部抵抗素子Rinと、内部抵抗素子RinとZQ端子との間に接続されたスイッチSWとを有している。内部抵抗素子Rinは、ZQ端子に接続される外部抵抗素子と同一の抵抗値例えば、240Ωを有する。スイッチSWは、例えば、低閾値NTRを用いて構成される。なお、低閾値とは、半導体装置10に含まれる複数のNTRが有する閾値のうち低い方を意味する。図3の構成において、スイッチSWを導通状態にすれば、外部抵抗素子を用いることなく、ZQ端子に外部抵抗素子が電気的に接続された状態を実現できる。即ち、外部抵抗素子を用いることなく上述したZQキャリブレーションを実行することができる。スイッチSWを導通状態にするため、ZQキャリブレーションセルフテストモードZQCALSelfTestModeが規定される。外部コマンド信号により、ZQキャリブレーションセルフテストモードへのエントリが指示されると、コマンドデコーダ15から関係各部へ同モードへのエントリを指示するコマンドが出力される。テスト制御回路21は、コマンドデコード15からコマンドに応じてテストモード信号TMRハイレベルを出力する。これにより、内部抵抗素子RinがZQ端子に電気的に接続された状態となる。さらに、外部コマンド信号ZQCALコマンドによりZQキャリブレーションの実行が指示されると、ZQキャリブレーション回路22において、外部抵抗素子が接続されている場合と同様に、ZQキャリブレーションが実行される。また、テスト制御回路21は、第1及び第2のカウンタ224,225からのカウント値を監視するなどして、ZQキャリブレーション回路22の動作状態を確認する。以上のように、本実施の形態に係る半導体装置10では、外部抵抗素子を用いることなく、ZQキャリブレーション回路22の動作試験を行うことができる。したがって、半導体装置10の製造途中或いは製造後の試験に、外部抵抗素子を搭載していないテストボードを使用することができる。なお、半導体装置10が搭載される回路基板等には、通常、ZQ端子に接続される外部抵抗素子も搭載されるが、この外部抵抗素子に代えて、内部抵抗素子を用いるようにしてもよい。これにより、回路基板等に実装される部品点数を削減することができる。次に、図4を参照して、本発明の第2の実施の形態に係る半導体装置について説明する。本実施の形態に係る半導体装置の全体の構成は、第1の実施の形態に係るものと同じである。本実施の形態に係る半導体装置は、図4に示すように、内部電源電圧VDDCAとZQ端子との間、及びZQ端子と低電位側内部電源電圧又は、外部電源電圧VSS接地電位との間に、それぞれ短絡用スイッチとして、NチャネルトランジスタNTR1,NTR2を有している。外部コマンドによりZQBISTBuiltInSelfTestテストモードへのエントリが指示されると、テスト制御回路21は、テストモード信号TM1,TM2のいずれか一方を出力するハイレベルにする。テストモード信号TM1,TM2は、トランジスタNTR1,NTR2を導通状態に遷移させる。トランジスタNTR1が導通状態になると、ZQ端子に表れる電圧は、内部電源電圧VDDCAに等しくなる。また、トランジスタNTR2が導通状態になると、ZQ端子に表れる電圧は、低電位側内部電源電圧に等しくなる。外部からのZQキャリブレーションコマンド、及びモードレジスタ設定コマンドに応じて、テスト制御回路21は、ZQ端子に表れる電圧が、内部電源電圧VDDCAに等しいか、あるいは低電位側内部電源電圧に等しいかを確認する。これにより、テスト制御回路21は、ZQキャリブレーション回路22の不具合を正しく検出できるか否かをテストBISTbuiltinselftest動作を確認することができる。このテストを行った後、上述したキャリブレーションテストを行えば、テスト制御回路21の不具合と、ZQキャリブレーション回路22の不具合とを区別することができる。以上、本発明について代表的な実施の形態に即して説明したが、本発明は上記実施の形態に限定されることなく、種々の変更変形が可能である。例えば、上記実施の形態では、DRAMを例示したが、本発明は、出力ドライバのインピーダンスを調整するZQキャリブレーション回路を備える各種半導体装置に適用可能である。"