"予めM個ただし、Mは2以上の整数であるの信号グループに分割されたN個ただし、NはMよりも大きな整数であるの信号を出力する信号発生回路14と、それぞれ前記M個の信号グループに対応して設けられたM個の切換回路17~19と、それぞれ前記M個の切換回路17~19に対応するM個のバッファグループに分割されたN個のバッファ回路B1~B3と、それぞれ前記N個のバッファ回路B1~B3に対応して設けられたN個の外部端子TAまたはTDとを備え、各信号グループは複数の信号を含み、各バッファグループは対応の信号グループの信号と同数のバッファ回路B1,B2またはB3を含み、各切換回路17,18または19は、対応の信号グループの複数の信号を、制御信号SEに応じた順序で対応のバッファグループの複数のバッファ回路B1,B2またはB3に並列に与え、各バッファグループの各バッファ回路B1,B2またはB3は、対応の切換回路17,18または19から与えられた信号を対応の外部端子TAまたはTDに与える、半導体装置。前記M個のバッファグループは第1および第2のバッファグループを含み、前記第1のバッファグループのバッファ回路B1は、リセット信号に応答して第1の論理レベルの信号を出力し、前記第2のバッファグループのバッファ回路B3は、前記リセット信号に応答して第2の論理レベルの信号を出力する、請求項1に記載の半導体装置。前記半導体装置1は、複数機種の副半導体装置3,6のうちの所望の機種の副半導体装置と接続可能であり、各切換回路17,18または19は、対応の信号グループの複数の信号を、前記制御信号SEに従い、接続される前記副半導体装置の機種に応じた順序で対応のバッファグループの複数のバッファ回路B1,B2またはB3に並列に与える、請求項1に記載の半導体装置。前記副半導体装置3または6は半導体メモリ装置である、請求項3に記載の半導体装置。前記半導体装置101は、所望の数の副半導体装置3と接続可能であり、各切換回路17,18または19は、対応の信号グループの複数の信号を、前記制御信号SEに従い、接続される前記副半導体装置3の数に応じた順序で対応のバッファグループの複数のバッファ回路B1,B2またはB3に並列に与える、請求項1に記載の半導体装置。前記副半導体装置3は半導体メモリ装置である、請求項5に記載の半導体装置。半導体装置と1または2以上の半導体メモリ装置とを1枚のマザーボードに搭載して半導体モジュールを構成する場合、マザーボードの配線同士が交差しないように、半導体メモリ装置の機種および数に合せて半導体装置の外部端子の配列パターンを最適に設計する必要がある。しかし、半導体メモリ装置の機種や数が変わる度に半導体装置の外部端子の配列パターンを変えると、半導体装置がコスト高になるという問題がある。それゆえに、この発明の主たる目的は、低コストの半導体装置を提供することである。この発明に係る半導体装置は、予めM個ただし、Mは2以上の整数であるの信号グループに分割されたN個ただし、NはMよりも大きな整数であるの信号を出力する信号発生回路と、それぞれM個の信号グループに対応して設けられたM個の切換回路と、それぞれM個の切換回路に対応するM個のバッファグループに分割されたN個のバッファ回路と、それぞれN個のバッファ回路に対応して設けられたN個の外部端子とを備えたものである。各信号グループは複数の信号を含み、各バッファグループは対応の信号グループの信号と同数のバッファ回路を含む。各切換回路は、対応の信号グループの複数の信号を、モード設定信号に応じた順序で対応のバッファグループの複数のバッファ回路に並列に与える。各バッファグループの各バッファ回路は、対応の切換回路から与えられた信号を対応の外部端子に与える。この発明に係る半導体装置では、切換回路は、信号発生回路で生成された複数の信号を、モード設定信号に応じた順序で複数のバッファ回路に並列に与える。したがって、接続される半導体メモリ装置の機種および数に応じて外部端子の配列パターンを切換えることができるので、装置の低コスト化を図ることができる。[実施の形態1]図1aは本発明の実施の形態1による半導体装置LSI:LargeScaleIntegration1の構成を示す図であり、図1bcはそれぞれ半導体装置1を用いた半導体モジュール2,5を示す図である。図1aにおいて、半導体装置1は、半導体チップをパッケージ基板の表面に搭載して樹脂で封止したものであり、パッケージ基板の裏面には複数の外部端子TAが行列状に配置されている。半導体チップは、半導体基板の表面にメモリコントローラなどを形成したものであり、パッケージ基板を介して複数の外部端子TAに接続される。また図1bにおいて、半導体モジュール2は、半導体装置1と2つの半導体メモリ装置3とを1枚のマザーボード4の表面に搭載したものである。半導体メモリ装置3は、たとえばDDR3-SDRAMである。半導体メモリ装置3は、半導体メモリチップをパッケージ基板の表面に搭載して樹脂で封止したものであり、パッケージ基板の裏面には複数の外部端子TBが行列状に配置されている。半導体メモリチップは、半導体基板の表面に複数のメモリセル、書込/読出回路などを形成したものであり、パッケージ基板を介して複数の外部端子TBに接続される。半導体メモリ装置3の複数の外部端子TBは、所定の配列パターンに従って配置されている。半導体メモリ装置3の外部端子TBの配列パターンは固定されている。つまり、各外部端子TBに入力される信号の種類は固定されている。一方、半導体装置1の外部端子TAの配列パターンは、内蔵の切換回路により、半導体メモリ装置3の外部端子TBの配列パターンに合せて設定される。つまり、各外部端子TAから出力される信号の種類は、切換回路によって変更可能になっている。切換回路については後述する。マザーボード4には、半導体装置1の複数の外部端子TAと半導体メモリ装置3の複数の外部端子TBとを接続するための複数の配線が形成されている。半導体装置1の外部端子TAの配列パターンは、マザーボード4の配線同士が同一レイヤで交差しないように設定される。半導体メモリ装置3の各外部端子TBは、マザーボード4の配線を介して半導体装置1の対応の外部端子TAに接続される。また図1cにおいて、半導体モジュール5は、半導体装置1と2つの半導体メモリ装置6とを1枚のマザーボード7の表面に搭載したものである。半導体メモリ装置6は、半導体メモリ装置3と異なる機種の半導体メモリ装置であり、たとえばDDR2-SDRAMである。半導体メモリ装置6は、半導体メモリチップをパッケージ基板の表面に搭載して樹脂で封止したものであり、パッケージ基板の裏面には複数の外部端子TCが行列状に配置されている。半導体メモリチップは、半導体基板の表面に複数のメモリセル、書込/読出回路などを形成したものであり、パッケージ基板を介して複数の外部端子TCに接続される。半導体メモリ装置6の複数の外部端子TCは、所定の配列パターンに従って配置されている。半導体メモリ装置6の外部端子TCの配列パターンは固定されており、半導体メモリ装置3の外部端子TBの配列パターンと異なる。一方、半導体装置1の外部端子TAの配列パターンは、内蔵の切換回路により、半導体メモリ装置6の外部端子TCの配列パターンに応じて設定される。マザーボード7には、半導体装置1の複数の外部端子TAと半導体メモリ装置6の複数の外部端子TCとを接続するための複数の配線が形成されている。半導体装置1の外部端子TAの配列パターンは、マザーボード7の配線同士が交差しないように設定される。半導体メモリ装置6の各外部端子TCは、マザーボード7の配線を介して半導体装置1の対応の外部端子TAに接続される。このように、本実施の形態1では、接続される半導体メモリ装置の機種に応じて半導体装置1の外部端子TAのパターン配列を変更することができるので、装置の低コスト化および信号伝送特性の改善を図ることができる。図2a~cは、実施の形態1の効果を示す図である。図2aは、半導体装置1と2つの半導体メモリ装置3を裏面側から見た図である。図2aにおいて、半導体装置1の四角形状の裏面には複数の外部端子TAが行列状に配置されている。また、各半導体メモリ装置3の四角形状の裏面には、複数の外部端子TBが行列状に配置されている。半導体装置1の1辺と2つの半導体メモリ装置3の1辺とは、対向して配置されている。2つの半導体メモリ装置3のうちの一方の半導体メモリ装置3の1辺に沿って、それぞれ信号A1,A2,RAS0,CAS0用の4つの外部端子TBが設けられているものとする。また、他方の半導体メモリ装置3の1辺に沿って、それぞれ信号A5,A6,RAS1,CAS1用の4つの外部端子TBが設けられているものとする。この場合、2つの半導体メモリ装置3の1辺に対向する半導体装置1の1辺に沿って、信号A1,A2,RAS0,CAS0,A5,A6,RAS1,CAS1用の8個の外部端子TAを設ければ、半導体装置1の8個の外部端子TAと2つの半導体メモリ装置3の合計8個の外部端子TBとを交差しない8本の配線LBで接続することができる。また図2bは、半導体装置1と2つの半導体メモリ装置6を裏面側から見た図である。図2bにおいて、半導体装置1の四角形状の裏面には複数の外部端子TAが行列状に配置されている。また、各半導体メモリ装置6の四角形状の裏面には、複数の外部端子TCが行列状に配置されている。半導体装置1の1辺と2つの半導体メモリ装置6の1辺とは、対向して配置されている。2つの半導体メモリ装置6のうちの一方の半導体メモリ装置6の1辺に沿って、それぞれ信号A2,A1,RAS0,CAS0用の4つの外部端子TCが設けられているものとする。また、他方の半導体メモリ装置6の1辺に沿って、それぞれ信号A6,A5,RAS1,CAS1用の4つの外部端子TCが設けられているものとする。この場合、半導体装置1の外部端子TAの配列パターンとして図2aで示した配列パターンを採用して、半導体装置1の各外部端子TAを配線LCを介して対応の外部端子TCに接続すると、図2bに示すように、8本の配線LCが4箇所で交差してしまう。2本の配線LCが交差すると、一方の配線LCを他方の配線LCの下方を通過させる必要が生じ、一方の配線LCの配線長が他方の配線LCより増加することにより信号間の伝送特性にずれスキューが発生し、結果として伝送特性の悪化を招くことがある。これに対して本実施の形態1では、図2cに示すように、半導体装置1と半導体メモリ装置6とを接続する場合は、内蔵の切換回路により、半導体装置1の外部端子TAの配列パターンを半導体メモリ装置6の外部端子TCに合せて変更するので、配線LCの交差を解消することができる。すなわち、本実施の形態1では、半導体装置1と2つの半導体メモリ装置3で半導体モジュール2を構成する場合は、半導体装置1はモード設定信号によって第1モードに設定される。第1モードに設定された半導体装置1は、2つの半導体メモリ装置3の1辺に対向する8個の外部端子TAからそれぞれ信号A1,A2,RAS0,CAS0,A5,A6,RAS1,CAS1を出力する。したがって、マザーボード4には、8本の配線LBを交差させることなく形成することができる。また、半導体装置1と2つの半導体メモリ装置6で半導体モジュール5を構成する場合は、半導体装置1はモード設定信号によって第2モードに設定される。第2モードに設定された半導体装置1は、2つの半導体メモリ装置6の1辺に対向する8個の外部端子TAからそれぞれ信号A2,A1,CAS0,RAS0,A6,A5,CAS1,RAS1を出力する。したがって、マザーボード7には、8本の配線LCを交差させることなく形成することができる。図3abは、半導体装置1と半導体メモリ装置6を裏面側から見た図であって、実施の形態1の効果を示す他の図である。図3abでは、半導体装置1の複数の外部端子TAと半導体メモリ装置6の複数の外部端子TCとが複数の配線LCで接続されている。図3aでは、半導体メモリ装置6に対する半導体装置1の外部端子TAの配列パターンが適切でないために、複数の配線LCが複数箇所で交差している。2本の配線LCが交差する箇所では、2本の配線LCを同じ配線層で形成することができず、一方の配線LCを他の配線層で形成し、上層の配線LCと下層の配線LCをビアホールで接続する必要がある。したがって、配線層の数が増加するので、コスト高になる。また、信号が複数のビアホールを介して伝送されるので、伝送特性が悪化する。また、配線LCのレイアウト面積が増大する。これに対して本願発明では、図3bに示すように、半導体メモリ装置6に対する半導体装置1の外部端子TAの配列パターンが適切に設定されるので、配線LC同士が交差しない。したがって、低コストで、伝送特性が良好で、レイアウト面積が小さな半導体モジュール5を構成することができる。以下、半導体装置1および半導体モジュール2,5の構成について、より詳細に説明する。図4は、半導体装置1に含まれる半導体チップ10の構成を示すブロック図である。図4において、この半導体チップ10は、半導体基板11を備える。半導体基板11には、入力端子TI1,TI2、複数のパッドP、システムコントローラSYSC12、バス13、メモリコントローラ14、セレクタ15、信号入出力回路20が形成されている。入力端子TI1には、半導体装置1内の他の半導体チップあるいは半導体装置1外からパワーオンリセット信号PORが与えられる。パワーオンリセット信号PORは、半導体装置1に電源電圧が供給されたときに所定期間だけ活性化レベルにされる信号である。入力端子TI2には、外部からモード設定信号MODEが与えられる。たとえば、半導体装置1を第1モードに設定する場合はモード設定信号MODEはLレベルに設定され、半導体装置1を第2モードに設定する場合はモード設定信号MODEはHレベルに設定される。各パッドPは、たとえばボンディングワイヤを介してパッケージ基板に接続され、さらにパッケージ基板の配線を介して対応の外部端子TAに接続される。システムコントローラ12は、パワーオンリセット信号PORが活性化レベルにされたときにリセットされ、バス13を介して半導体チップ10全体を制御する。メモリコントローラ14は、システムコントローラ12などからバス13を介して与えられる信号に従って、半導体メモリ装置を制御するための複数の信号Sを生成する。複数の信号Sは、予め3つの信号グループに分割されている。第1信号グループに属する複数の信号S1の各々は、パワーオンリセット信号PORなどによって半導体チップ10がリセットされたとき、HレベルとLレベルのうちのいずれのレベルにされてもよい信号である。複数の信号S1は、具体的には、アドレス信号A00~A15およびバンクアドレス信号BA0~BA2である。第2信号グループに属する複数の信号S2の各々は、パワーオンリセット信号PORなどによって半導体チップ10がリセットされたとき、強制的にHレベルにされるべき信号である。複数の信号S2は、具体的には、チップセレクト信号CSN0,CSN1、ライトイネーブル信号WEN、列アドレスストローブ信号CASN、行アドレスストローブ信号RASNである。第3信号グループに属する複数の信号S3の各々は、パワーオンリセット信号PORなどによって半導体チップ10がリセットされたとき、強制的にLレベルにされるべき信号である。複数の信号S3は、具体的には、信号ODT0,ODT1およびクロックイネーブル信号CKEである。第1信号グループの複数の信号S1、第2信号グループの複数の信号S2、および第3信号グループの複数の信号S3は、セレクタ15に与えられる。また、メモリコントローラ14に含まれるモード設定回路14aは、外部から入力端子TI2を介して与えられたモード設定信号MODEに従って、セレクタ制御信号SEを生成する。セレクタ制御信号SEは、セレクタ15に与えられる。セレクタ15は、レジスタ16および切換回路17~19を含む。レジスタ16は、モード設定回路14aからのセレクタ制御信号SEを保持するとともに、そのセレクタ制御信号SEを切換回路17~19の各々に与える。切換回路17は、レジスタ16からのセレクタ制御信号SEに応じた順序で、メモリコントローラ14からの複数の信号S1を信号入出力回路20に並列に与える。切換回路18は、レジスタ16からのセレクタ制御信号SEに応じた順序で、メモリコントローラ14からの複数の信号S2を信号入出力回路20に並列に与える。切換回路19は、レジスタ16からのセレクタ制御信号SEに応じた順序で、メモリコントローラ14からの複数の信号S3を信号入出力回路20に並列に与える。信号入出力回路20は、メモリコントローラ14からセレクタ15を介して与えられた複数の信号S1、複数の信号S2、および複数の信号S3をそれぞれ複数のパッドPに伝達させる。また、信号入出力回路20は、クロック信号CK,CKNを生成して2つのパッドPに与える。すなわち、信号入出力回路20は、図5に示すように、それぞれ切換回路17からの複数の信号S1に対応して設けられた複数のバッファ回路B1と、それぞれ切換回路18からの複数の信号S2に対応して設けられた複数のバッファ回路B2と、それぞれ切換回路19からの複数の信号S3に対応して設けられた複数のバッファ回路B3と、クロック生成部21と、バッファ回路B4とを含む。複数のパッドPは、それぞれ複数のバッファ回路B1に対応する複数のパッドP1と、それぞれ複数のバッファ回路B2に対応する複数のパッドP2と、それぞれ複数のバッファ回路B3に対応する複数のパッドP3と、バッファ回路B4に対応する2つのパッドP4A,P4Bとを含む。各バッファ回路B1は、切換回路17からの信号S1を対応のパッドP1に伝達させる。各バッファ回路B2は、切換回路18からの信号S2を対応のパッドP2に伝達させる。各バッファ回路B3は、切換回路19からの信号S3を対応のパッドP3に伝達させる。クロック生成部21は、クロック信号CKを生成する。バッファ回路B4は、クロック生成部21からのクロック信号CKに応答してクロック信号CKの相補信号CKNを生成し、クロック信号CK,CKNをそれぞれパッドP4A,P4Bに与える。信号S1に対応するバッファ回路B1は、図6に示すように、レベルアップシフタLU22,23,25、レベルダウンシフタLD24、バッファ26、およびコンパレータ27を含む。メモリコントローラ14の電源電圧はたとえば1.0Vであり、半導体メモリ装置3,6の電源電圧はたとえば1.5Vである。レベルアップシフタ22は、メモリコントローラ14からの信号S1の論理振幅電圧を1.0Vから1.5Vに変換してバッファ26の入力ノードに与える。また、レベルアップシフタ22は、リセット信号REが活性化レベルのHレベルにされると、信号S1の論理レベルに関係なくHレベルの信号を出力する。パワーオンリセット信号PORが活性化レベルにされると、リセット信号REが活性化レベルにされる。レベルアップシフタ23は、アウトプットイネーブル信号OENの論理振幅電圧を1.0Vから1.5Vに変換してバッファ26の制御ノードに与える。信号OENは、信号S1を外部に出力する場合は活性化レベルのLレベルにされ、信号S1を外部に出力しない場合は非活性化レベルのHレベルにされる。また、レベルアップシフタ23は、リセット信号REが活性化レベルのHレベルにされると、信号OENの論理レベルに関係なくLレベルを出力する。バッファ26は、半導体メモリ装置3,6の電源電圧である1.5Vで駆動される。バッファ26は、レベルアップシフタ23の出力信号26OENが活性化レベルのLレベルにされた場合は信号S1をパッドP1に出力し、信号26OENが非活性化レベルのHレベルにされた場合はパッドP1をハイインピーダンス状態にする。したがって、リセット信号REが活性化レベルのHレベルにされた場合は、信号S1,OENの論理レベルに関係なく、パッドP1はHレベルにされる。レベルダウンシフタ24、レベルアップシフタ25、およびコンパレータ27は、出荷前の半導体装置1をテストするときに使用されるものであり、通常は使用されないので点線で示されている。レベルアップシフタ25は、インプットイネーブル信号IEの論理振幅電圧を1.0Vから1.5Vに変換してコンパレータ27の制御ノードに与える。信号IEは、テストモード時は活性化レベルのHレベルにされ、通常動作時は非活性化レベルのLレベルにされる。また、レベルアップシフタ25は、リセット信号REが活性化レベルのHレベルにされると、信号IEの論理レベルに関係なくLレベルを出力する。コンパレータ27は、半導体メモリ装置3,6の電源電圧である1.5Vで駆動される。コンパレータ27は、レベルアップシフタ25の出力信号27IEが活性化レベルのHレベルである場合に活性化され、外部からパッドP1に与えられた電圧と参照電圧Vrefとの高低を比較し、比較結果を示す信号を出力する。外部からパッドP1に与えられた電圧が参照電圧Vrefよりも低い場合は、コンパレータ27の出力信号はLレベルになる。外部からパッドP1に与えられた電圧が参照電圧Vrefよりも高い場合は、コンパレータ27の出力信号はHレベルになる。レベルダウンシフタ24は、コンパレータ27の出力信号の論理振幅電圧を1.5Vから1.0Vに変換してテスト信号CINを生成する。また、レベルダウンシフタ24は、リセット信号REが活性化レベルのHレベルにされると、信号IEの論理レベルに関係なくLレベルを出力する。信号S2に対応するバッファ回路B2の構成は、信号S1に対応するバッファ回路B1と同じ構成である。信号S2は、リセットされたときにHレベルにされるべき信号である。信号S1は、リセットされたときにHレベルでもLレベルでもいずれでもよい信号である。本実施の形態1では、バッファ回路B1とB2を同じ構成にして半導体装置1の構成を簡単化している。信号S3に対応するバッファ回路B3は、図7に示すように、バッファ回路B1のレベルアップシフタ22をレベルアップシフタ28で置換したものである。レベルアップシフタ28は、メモリコントローラ14からの信号S3の論理振幅電圧を1.0Vから1.5Vに変換してバッファ26の入力ノードに与える。また、レベルアップシフタ28は、リセット信号REが活性化レベルのHレベルにされると、信号S3の論理レベルに関係なくLレベルの信号を出力する。またバッファ回路B4は、図8に示すように、バッファ回路B1のレベルアップシフタ22をレベルアップシフタ29で置換し、バッファ30を追加したものである。レベルアップシフタ29は、クロック生成部21からのクロック信号CKの論理振幅電圧を1.0Vから1.5Vに変換してバッファ26の入力ノードに与える。また、レベルアップシフタ29は、クロック信号CKの相補信号CKNを生成してバッファ30の入力ノードに与える。信号CKNの論理振幅電圧は1.5Vである。また、レベルアップシフタ29は、リセット信号REが活性化レベルのHレベルにされると、入力されるクロック信号CKの論理レベルに関係なく、出力クロック信号CK,CKNをそれぞれHレベルおよびLレベルに固定する。バッファ26,30は、半導体メモリ装置3,6の電源電圧である1.5Vで駆動される。バッファ26は、レベルアップシフタ23の出力信号26OENが活性化レベルのLレベルにされた場合はクロック信号CKをパッドP4Aに出力し、信号26OENが非活性化レベルのHレベルにされた場合はパッドP4Aをハイインピーダンス状態にする。また、バッファ30は、信号26OENが活性化レベルのLレベルにされた場合は信号CKNをパッドP4Bに出力し、信号26OENが非活性化レベルのHレベルにされた場合はパッドP4Bをハイインピーダンス状態にする。したがって、リセット信号REが活性化レベルのHレベルにされた場合は、入力されるクロック信号CKの論理レベルに関係なく、パッドP4A,P4BはそれぞれHレベルおよびLレベルにされる。図4に戻って、この半導体装置1は、さらにUSBUniversalSerialBus31、PCIPeripheralComponentInterconnectExpress32、ブートROMReadOnlyMemory33、ビデオユニット34、およびCPUCentralProcessingUnit35を備え、これらはバス13に接続されている。USB31は、USB規格のシリアルインターフェースである。PCIExpress32は、PCIExpress規格の入出力インターフェースである。ブートROM33には、プログラムが格納されている。ビデオユニット34は、画像データを発生する。CPU35は、ブートROM33から読み出されたプログラムに従って半導体チップ10全体を制御する。なお、セレクタ制御信号SEをブートROM33に格納しておき、半導体チップ10の起動時にブートROM33から読み出したセレクタ制御信号SEをセレクタ15のレジスタ16に格納してもよい。この場合は、モード設定信号MODE用の入力端子TI2が不要となる。また、半導体チップ10に電源が投入されたことに応じてパワーオンリセット信号PORを発生するパワーオンリセット回路を半導体チップ10に搭載し、発生した信号PORをシステムコントローラ12やバッファ回路B1~B4に与えてもよい。この場合は、信号POR用の入力端子TI1が不要となる。図9は、第1モードおよび第2モードにおける外部端子TAの配列パターンを例示する図である。図9において、第1モードでは、1番目から9番目の外部端子TAにそれぞれ第1グループの信号A14,BA1,A12,A6,A11,A15,A10,A1,A4が出力され、20番目から29番目の外部端子TAにそれぞれ第1グループの信号BA2,BA0,A3,A9,A0,A13,A5,A7,A2,A8が出力される。これに対して第2モードでは、1番目から9番目の外部端子TAにそれぞれ第1グループの信号A3,A6,A11,A13,A8,A0,A2,A15,A4が出力され、20番目から29番目の外部端子TAにそれぞれ第1グループの信号BA2,BA1,A9,A14,BA0,A10,A12,A5,A1,A7が出力される。このように、第1グループの信号A0~A15,BA0~BA2は1~9,20~29番の外部端子TAに出力され、第1モードであるか第2モードであるかで、1~9,20~29番の外部端子TAに出力される信号A0~A15,BA0~BA2の順番が変更される。換言すると、第1モードであるか第2モードであるかで、信号A0~A15,BA0~BA2が出力される外部端子TAの順番配列パターンが変更される。また、第1モードでは、10~12,15,19番の外部端子TAにそれぞれ第2グループの信号CSN1,CSN0,WEN,CASN,RASNが出力される。これに対して第2モードでは、10~12,15,19番の外部端子TAにそれぞれ第2グループの信号CASN,CSN1,CSN0,RASN,WENが出力される。このように、第2グループの信号CSN1,CSN0,WEN,CASN,RASNは10~12,15,19番の外部端子TAに出力され、第1モードであるか第2モードであるかで、10~12,15,19番の外部端子TAに出力される信号CSN1,CSN0,WEN,CASN,RASNの順番が変更される。換言すると、第1モードであるか第2モードであるかで、信号CSN1,CSN0,WEN,CASN,RASNが出力される外部端子TAの順番配列パターンが変更される。また、第1モードおよび第2モードでは、13,14,18番の外部端子TAにそれぞれ第3グループの信号ODT0,ODT1,CKEが出力される。ここでは、第3グループの信号ODT0,ODT1,CKEの順番を変更する必要がなかったことが例示されている。なお、第3グループの信号ODT0,ODT1,CKEの順番を変更する必要がある場合は、切換回路19によって変更可能である。また、第1モードおよび第2モードでは、16,17番の外部端子TAにそれぞれ第4グループのクロック信号CK,CKNが出力される。クロック信号CK,CKNはクロック生成部21からの信号に基いて生成される互いに相補な信号であり、DDR2-SDRAMやDDR3-SDRAMが動作する基準となるタイミングを決定する差動クロックとなる。そのため、クロック信号CK,CKNを第1~第3グループの信号と異なる第4グループとし、セレクタ15によるクロック信号CK,CKNの順番の変更を行なっていない。図10a~gは、第1モードおよび第2モードにおける16,17,1,10,13番目の外部端子TA16,TA17,TA1,TA10,TA13のレベル変化を例示するタイムチャートである。パワーオンリセット期間では、外部端子TA16,TA1,TA10はともにHレベルに固定され、外部端子TA17,TA13はLレベルに固定されている。パワーオンリセット期間が終了すると時刻t0、外部端子TA16,TA17にそれぞれクロック信号CK,CKNが出力される。また、第1モードにおいてパワーオンリセット期間が終了すると時刻t0、クロック信号CK,CKNに同期して、外部端子TA1、TA10,TA13にそれぞれ信号A14,CSN1,ODT0が出力される。半導体メモリ装置3は、クロック信号CKの立ち上がりエッジに同期して、信号A14,CSN1,ODT0をラッチする。また、第2モードにおいてパワーオンリセット期間が終了すると時刻t0、クロック信号CK,CKNに同期して、外部端子TA1、TA10,TA11にそれぞれ信号A3,CASN,ODT0が出力される。半導体メモリ装置6は、クロック信号CKの立ち上がりエッジに同期して、信号A3,CASN,ODT0をラッチする。図11は、半導体装置1の動作を示すフローチャートである。図11において、半導体装置1に電源電圧が投入されると、ステップST1においてパワーオンリセットが開始される。ステップST2において、リセット信号REが活性化レベルのHレベルにされてバッファ回路B1~B4がリセット状態にされる。すなわち、バッファ回路B1,B2の出力信号がHレベルに固定され、バッファ回路B3の出力信号がLレベルに固定され、バッファ回路B4の出力信号CK,CKNがそれぞれHレベルおよびLレベルに固定される。パワーオンリセット状態が所定の時間経過した後、ステップST3において、パワーオンリセットが終了する。ステップST4において、半導体装置1が第1モードと第2モードのうちのいずれのモードに設定されたのかがモード設定回路14aによって判定される。モード設定回路14aは、半導体装置1が第1モードに設定されたと判定した場合、ステップST5において、セレクタ15を第1モードに設定するためのセレクタ制御信号SEを生成してレジスタ16に格納する。レジスタ16に第1モード用のセレクタ制御信号SEが格納されると、切換回路17~19によってDDR3-SDRAM用の配列パターンが形成される。メモリコントローラ14は、ステップST6においてDDR3-SDRAM用の初期化処理を行なった後、ステップST9においてDDR3-SDRAMに対する通常のアクセスを開始する。ステップST4において半導体装置1が第2モードに設定されたと判定した場合、モード設定回路14aは、ステップST7において、セレクタ15を第2モードに設定するためのセレクタ制御信号SEを生成してレジスタ16に格納する。レジスタ16に第2モード用のセレクタ制御信号SEが格納されると、切換回路17~19によってDDR2-SDRAM用の配列パターンが形成される。メモリコントローラ14は、ステップST8においてDDR2-SDRAM用の初期化処理を行なった後、ステップST9においてDDR2-SDRAMに対する通常のアクセスを開始する。次に、半導体装置1の外部端子TAの配列パターン、半導体メモリ装置3,6の外部端子TB,TCの配列パターン、マザーボード4,7の配線LB,LCについて具体的に説明する。図12は、第1モード時における半導体装置1の外部端子TAの配列パターンを示す図である。図12において、半導体装置1は5行A~E行、25列に配置された複数の外部端子TAを含む。ここでは、本願発明に関連する外部端子TAについてのみ説明する。第9列のB~D行の外部端子TAには、それぞれ第1グループG1の信号A14,BA1,A12が出力される。第10列のA~D行の外部端子TAには、それぞれ第1グループG1の信号A6,A11,A15,A10が出力される。第11列のA,B,D行の外部端子TAには、それぞれ第1グループG1の信号A1,A4および第2グループG2の信号CSN1が出力される。第12列のA~D行の外部端子TAには、それぞれ第2グループG2の信号CSN0,WENおよび第3グループG3の信号ODT0,ODT1が出力される。第13列のA,C,D行の外部端子TAには、それぞれ第2グループG2の信号CASNおよび第4グループの信号CK,CKNが出力される。第14列のA~D行の外部端子TAには、それぞれ第3グループG3の信号CKE、第2グループG2の信号RASN、および第1グループG1の信号BA2,BA0が出力される。第15列のA,B,D行の外部端子TAには、それぞれ第1グループG1の信号A3,A9,A0が出力される。第16列のA~D行の外部端子TAには、それぞれ第1グループG1の信号A13,A5,A7,A2が出力される。第17列のB,C行の外部端子TAには、それぞれ第1グループG1の信号A8とリセット信号RESETNとが出力される。なお、VSS,VSSQは接地電圧であり、VCCQは電源電圧であり、VREFは参照電圧である。また図13は、半導体メモリ装置3DDR3-SDRAMの外部端子TBの配列パターンを示す図である。図13において、半導体メモリ装置3は、16行A~H,J~N,P,R,T行、6列1~3,7~9列に配置された複数の外部端子TBを含む。ここでは、本願発明に関連する外部端子TBについてのみ説明する。なお、外部端子TBの配列パターンは、SDRAMのデータ入出力数によって変わる。図13では、データ入出力数が16の場合DQU0~7、DQL0~7が示されている。データ入出力数が8以下の場合は、A行~C行の3行が無くなり、13行D~H,J~N,P,R,T行、6列1~3,7~9列の配列パターンとなる図13中の点線で囲われた部分。また、DDR3-SDRAMの配列パターンでは、T行3列、T行7列、およびM行7列の外部端子TBがともにNCNoconnectionとされている場合もある。しかし、データ入出力数が8以下の場合、それらの外部端子TBはそれぞれアドレス信号A13~A15の入力に使用される。図13では、T行3列、T行7列、およびM行7列の外部端子TBが信号A13~A15の入力に使用される場合が示されている。第1列のK行の外部端子TBは、信号ODTを受ける。第2列のL~N,P,R,T行の外部端子TBは、それぞれ信号CSN,BA0,A3,A5,A7,RESETNを受ける。第3列のJ~N,P,R,Tは、それぞれ信号RASN,CASN,WEN,BA2,A0,A2,A9,A13を受ける。第7列のJ~L,N,P,R,T行の外部端子TBは、それぞれ信号CK,CKN,A10,A15,A12,A1,A11,A14を受ける。第8列のN,P,R,T行の外部端子TBは、それぞれ信号BA1,A4,A6,A8を受ける。第9列のK行の外部端子TBは、信号CKEを受ける。また図14~図16は、それぞれマザーボード4の第1、第3、および第6レイヤを示す図である。第1レイヤはマザーボード4の表面であり、第1レイヤの下方に第3レイヤが設けられ、第3レイヤの下方に第6レイヤが設けられている。マザーボード4の第1レイヤすなわちマザーボード4の表面には、図14に示すように、半導体装置1が搭載される矩形領域1Aと、2つの半導体メモリ装置3が搭載される2つの矩形領域3A,3Bとが設けられている。矩形領域1Aの短辺および長辺は、それぞれ図14中のX方向およびY方向に向けられている。矩形領域3A,3Bの各々の短辺および長辺は、それぞれY方向およびX方向に向けられている。矩形領域1Aは図14中の左側に配置され、矩形領域3Aは図14中の右上側に配置され、矩形領域3Bは図14中の右下側に配置される。矩形領域1Aと3Aと3Bとは、互いに所定の隙間を開けて配置されている。矩形領域1Aには、5行A~E行、25列の外部端子TAに対応する複数の電極41が設けられている。各電極41は、矩形領域1Aに搭載された半導体装置1の対応の外部端子TAに半田付けされる。また、矩形領域1Aには、複数の電極42が分散配置されている。各電極42は、配線によって隣接する電極41に接続されている。矩形領域3Aには、16行A~H,J~N,P,R,T行、7列1~3,7~9列の外部端子TBに対応する複数の電極43が設けられている。各電極43は、矩形領域3Aに搭載された半導体メモリ装置3の対応の外部端子TBに半田付けされる。また、矩形領域3Aには、複数の電極44が分散配置されている。各電極44は、配線によって隣接する電極43に接続されている。また、矩形領域3Aの2本の短辺のうちの矩形領域1Aと反対側の短辺を横切るようにして、28個の電極45がX方向に千鳥足状に配置される。図14中の下側の列の14個の電極45と、矩形領域3Aの1~3列の14個の電極43とが14本の配線で接続される。14個の電極45は、それぞれ図14中の右側から信号A7,RESETN,A5,A13,A9,A3,A2,A0,BA0,BA2,WEN,ODT,CASN,RASN用の電極43と接続される。図14中の上側の列の14個の電極45と、矩形領域3Aの2,7~9列の14個の電極43とが14本の配線で接続される。14個の電極45は、それぞれ図14中の右側から信号A8,A14,A6,A11,A1,A4,A12,BA1,CSN,A15,A10,CKE,CKN,CK用の電極43と接続される。矩形領域3Bには、16行A~H,J~N,P,R,T行、7列1~3,7~9列の外部端子TBに対応する複数の電極46が設けられている。各電極46は、矩形領域3Bに搭載された半導体メモリ装置3の対応の外部端子TBに半田付けされる。また、矩形領域3Bには、複数の電極47が分散配置されている。各電極47は、配線によって隣接する電極46に接続されている。また、矩形領域3Bの2本の短辺のうちの矩形領域1Aと反対側の短辺を横切るようにして、28個の電極48がX方向に千鳥足状に配置される。図14中の下側の列の14個の電極48と、矩形領域3Bの1~3列の14個の電極46とが14本の配線で接続される。14個の電極48は、それぞれ図14中の右側から信号A7,RESETN,A5,A13,A9,A3,A2,A0,BA0,BA2,WEN,ODT,CASN,RASN用の電極46と接続される。図14中の上側の列の14個の電極48と、矩形領域3Aの2,7~9列の14個の電極46とが14本の配線で接続される。14個の電極48は、それぞれ図14中の右側から信号A8,A14,A6,A11,A1,A4,A12,BA1,CSN,A15,A10,CKE,CKN,CK用の電極46と接続される。また、28個の電極45と28個の電極48との中間の位置に28個の電極49が配置される。28個の電極49は、電極45,48と同様に、X方向に千鳥足状に配置される。図14中の下側の列の14個の電極49のうちの7個の電極49と、矩形領域1AのA行およびB行の7個の電極41とが7本の配線で接続される。図14中の右側から3~6,11,13,14番の7個の電極49は、それぞれ信号A5,A13,A9,A3,WEN,CASN,RASN用の電極41と接続される。図14中の上側の列の14個の電極49のうちの8個の電極49と、矩形領域1AのA行およびB行の8個の電極41とが8本の配線で接続される。図14中の右側から1~6,9,12番の8個の電極49は、それぞれ図14中の右側から信号A8,A14,A6,A11,A1,A4,CSN0,CKE用の電極41と接続される。なお、図14では、電極41,49間の配線のうちの第1グループの信号用の配線を実線で示し、第2グループの信号用の配線を1点鎖線で示し、第3グループの信号用の配線を点線で示している。また図15に示すように、マザーボード4の第3レイヤには、それぞれ第1レイヤの矩形領域1A,3A,3Bに対向して矩形領域1B,3C,3Dが設けられている。矩形領域1Bには、第1レイヤの各電極42に対向して電極52が設けられ、各電極52はビアホールを介して対応の電極42に接続されている。また矩形領域3Cには、第1レイヤの各電極44に対向して電極54が設けられ、各電極54はビアホールを介して対応の電極44に接続されている。また、第1レイヤの各電極45に対向して電極55が設けられ、各電極55はビアホールを介して対応の電極45に接続されている。また矩形領域3Dには、第1レイヤの各電極47に対向して電極57が設けられ、各電極57はビアホールを介して対応の電極47に接続されている。また、第1レイヤの各電極48に対向して電極58が設けられ、各電極58はビアホールを介して対応の電極48に接続されている。また、第1レイヤの各電極49に対向して電極59が設けられ、各電極59はビアホールを介して対応の電極49に接続されている。また、各電極59は、配線によってY方向に隣接する電極55に接続されるとともに、配線によってY方向に隣接する電極58に接続されている。たとえば、図14のB行17列の信号A8用の電極41は、配線を介して電極49に接続され、その電極49はビアホールを介して図15の電極59に接続される。その電極59は配線を介して電極55に接続され、その電極55はビアホールを介して図14の電極45に接続され、その電極45はT行8列の信号A8用の電極43に接続される。これにより、半導体装置1のB行17列の外部端子TAから出力されたアドレス信号A8は、半導体メモリ装置3のT行8列の外部端子TBに伝達される。また図16に示すように、マザーボード4の第6レイヤには、それぞれ第3レイヤの矩形領域1B,3C,3Dに対向して矩形領域1C,3E,3Fが設けられている。矩形領域1Cには、第3レイヤの各電極52に対向して電極62が設けられ、各電極62はビアホールを介して対応の電極52に接続されている。また矩形領域3Eには、第3レイヤの各電極54に対向して電極64が設けられ、各電極64はビアホールを介して対応の電極54に接続されている。また、第3レイヤの各電極55に対向して電極65が設けられ、各電極65はビアホールを介して対応の電極55に接続されている。また矩形領域3Fには、第3レイヤの各電極57に対向して電極67が設けられ、各電極67はビアホールを介して対応の電極57に接続されている。また、第3レイヤの各電極58に対向して電極68が設けられ、各電極68はビアホールを介して対応の電極58に接続されている。また、第3レイヤの各電極59に対向して電極69が設けられ、各電極69はビアホールを介して対応の電極59に接続されている。図16中の下側の列の14個の電極69のうちの7個の電極69と、矩形領域1Cの7個の電極62とが7本の配線で接続される。図16中の右側から1,2,7~10,12番の7個の電極69は、それぞれ信号A7,RESETN,A2,A0,BA0,BA2,ODT0用の電極62と接続される。図16中の上側の列の14個の電極69のうちの6個の電極69と、矩形領域1Cの6個の電極62とが6本の配線で接続される。図16中の右側から7,8,10,11,13,14番の6個の電極69は、それぞれ図16中の右側から信号A12,BA1,A15,A10,CKN,CK用の電極62と接続される。たとえば、図14のD行9列の信号A12用の電極41は、配線を介して隣接する電極42に接続され、その電極42はビアホール、電極52、およびビアホールを介して図16の電極62に接続される。その電極62は配線を介して電極69に接続され、その電極69はビアホールを介して図15の電極59に接続される。その電極59は配線を介して電極55に接続され、その電極55はビアホールを介して図14の電極45に接続され、その電極45はN行7列の信号A12用の電極43に接続される。これにより、半導体装置1のD行9列の外部端子TAから出力されたアドレス信号A12は、半導体メモリ装置3のN行7列の外部端子TBに伝達される。また、図17は、第2モード時における半導体装置1の外部端子TAの配列パターンを示す図である。図17において、半導体装置1は5行A~E行、25列に配置された複数の外部端子TAを含む。ここでは、本願発明に関連する外部端子TAについてのみ説明する。第9列のB~D行の外部端子TAには、それぞれ第1グループG1の信号A3,A6,A11が出力される。第10列のA~D行の外部端子TAには、それぞれ第1グループG1の信号A13,A8,A0,A2が出力される。第11列のA,B,D行の外部端子TAには、それぞれ第1グループG1の信号A15,A4および第2グループG2の信号CASNが出力される。第12列のA~D行の外部端子TAには、それぞれ第2グループG2の信号CSN1,CSN0および第3グループG3の信号ODT0,ODT1が出力される。第13列のA,C,D行の外部端子TAには、それぞれ第2グループG2の信号RASNおよび第4グループの信号CK,CKNが出力される。第14列のA~D行の外部端子TAには、それぞれ第3グループG3の信号CKE、第2グループG2の信号WEN、および第1グループG1の信号BA2,BA1が出力される。第15列のA,B,D行の外部端子TAには、それぞれ第1グループG1の信号A9,A14,BA0が出力される。第16列のA~D行の外部端子TAには、それぞれ第1グループG1の信号A10,A12,A5,A1が出力される。第17列のB行の外部端子TAには、第1グループG1の信号A7が出力される。なお、VSS,VSSQは接地電圧であり、VCCQは電源電圧であり、VREFは参照電圧である。また図18は、半導体メモリ装置6DDR2-SDRAMの外部端子TCの配列パターンを示す図である。図18において、半導体メモリ装置6は、15行A~H,J~N,P,R行、6列1~3,7~9列に配置された複数の外部端子TCを含む。ここでは、本願発明に関連する外部端子TCについてのみ説明する。なお、外部端子TCの配列パターンは、SDRAMのデータ入出力数によって変わる。図18では、データ入出力数が16の場合DQ0~15が示されている。データ入出力数が8以下の場合は、A行~D行の4行が無くなり、11行E~H,J~N,P,R行、6列1~3,7~9列の配列パターンとなる図18中の点線で囲われた部分。また、DDR3-SDRAMの配列パターンでは、R行の3,7,8列の外部端子TCがともにNCとされている場合もある。しかし、データ入出力数が8以下の場合、それらの外部端子TCはそれぞれアドレス信号A14,A15,A13の入力に使用される。図18では、R行の3,7,8列の外部端子TCが信号A14,A15,A13の入力に使用される場合が示されている。第1列のL行の外部端子TCは、信号BA2を受ける。第2列のK~N,P,R行の外部端子TCは、それぞれ信号CKE,BA0,A10,A3,A7,A12を受ける。第3列のK~N,P,Rの外部端子TCは、それぞれ信号WEN,BA1,A1,A5,A9,A14を受ける。第7列のK~N,P,R行の外部端子TCは、それぞれ信号RASN,CASN,A2,A6,A11,A15を受ける。第8列のJ~N,P,R行の外部端子TCは、それぞれ信号CK,CKN,A0,A4,A8,A13を受ける。第9列のK行の外部端子TCは、信号ODTを受ける。また図19~図21は、それぞれマザーボード7の第1、第3、および第6レイヤを示す図である。第1レイヤはマザーボード7の表面であり、第1レイヤの下方に第3レイヤが設けられ、第3レイヤの下方に第6レイヤが設けられている。マザーボード7の第1レイヤすなわちマザーボード7の表面には、図19に示すように、半導体装置1が搭載される矩形領域1Aと、2つの半導体メモリ装置6が搭載される2つの矩形領域6A,6Bとが設けられている。矩形領域1Aの短辺および長辺は、それぞれ図19中のX方向およびY方向に向けられている。矩形領域6A,6Bの各々の短辺および長辺は、それぞれY方向およびX方向に向けられている。矩形領域1Aは図19中の左側に配置され、矩形領域6Aは図19中の右上側に配置され、矩形領域6Bは図19中の右下側に配置される。矩形領域1Aと6Aと6Bとは、互いに所定の隙間を開けて配置されている。矩形領域1Aには、5行A~E行、25列の外部端子TAに対応する複数の電極71が設けられている。各電極71は、矩形領域1Aに搭載された半導体装置1の対応の外部端子TAに半田付けされる。また、矩形領域1Aには、複数の電極72が分散配置されている。各電極72は、配線によって隣接する電極71に接続されている。矩形領域6Aには、15行A~H,J~N,P,R行、7列1~3,7~9列の外部端子TBに対応する複数の電極73が設けられている。各電極73は、矩形領域6Aに搭載された半導体メモリ装置6の対応の外部端子TCに半田付けされる。また、矩形領域6Aには、複数の電極74が分散配置されている。各電極74は、配線によって隣接する電極73に接続されている。また、矩形領域6Aの2本の短辺のうちの矩形領域1Aと反対側の短辺を横切るようにして、25個の電極75がX方向に千鳥足状に配置される。図19中の下側の列の13個の電極75と、矩形領域6Aの1~3列の13個の電極73とが13本の配線で接続される。13個の電極75は、それぞれ図19中の右側から信号A3,A7,A12,A10,A14,A9,A5,A1,BA0,BA1,BA2,WEN,CKE用の電極73と接続される。図19中の上側の列の12個の電極75と、矩形領域6Aの7~9列の12個の電極73とが12本の配線で接続される。12個の電極75は、それぞれ図19中の右側から信号A8,A13,A2,A15,A11,A6,A0,A2,CSN0,CASN,ODT0,RASN用の電極73と接続される。矩形領域6Bには、15行A~H,J~N,P,R行、7列1~3,7~9列の外部端子TBに対応する複数の電極76が設けられている。各電極76は、矩形領域6Bに搭載された半導体メモリ装置6の対応の外部端子TCに半田付けされる。また、矩形領域6Bには、複数の電極77が分散配置されている。各電極77は、配線によって隣接する電極76に接続されている。また、矩形領域6Bの2本の短辺のうちの矩形領域1Aと反対側の短辺を横切るようにして、25個の電極78がX方向に千鳥足状に配置される。図19中の下側の列の13個の電極78と、矩形領域6Bの1~3列の13個の電極76とが13本の配線で接続される。13個の電極78は、それぞれ図19中の右側から信号A3,A7,A12,A10,A14,A9,A5,A1,BA0,BA1,BA2,WEN,CKE用の電極76と接続される。図19中の上側の列の12個の電極78と、矩形領域6Aの7~9列の12個の電極76とが12本の配線で接続される。12個の電極78は、それぞれ図19中の右側から信号A8,A13,A2,A15,A11,A6,A0,A2,CSN0,CASN,ODT0,RASN用の電極76と接続される。また、25個の電極75と25個の電極78との中間の位置に25個の電極79が配置される。25個の電極79は、電極75,78と同様に、X方向に千鳥足状に配置される。図19中の下側の列の13個の電極79のうちの7個の電極79と、矩形領域1AのA行およびB行の7個の電極71とが7本の配線で接続される。図19中の右側から1~6,12,13番の7個の電極79は、それぞれ信号A3,A7,A12,A10,A14,A9,WEN,CKE用の電極71と接続される。図19中の上側の列の12個の電極79のうちの6個の電極79と、矩形領域1AのA行およびB行の6個の電極71とが6本の配線で接続される。図19中の右側から1~4,9,12番の6個の電極79は、それぞれ図19中の右側から信号A8,A13,A2,A15,CSN0,RASN用の電極71と接続される。なお、図19では、電極71,79間の配線のうちの第1グループの信号用の配線を実線で示し、第2グループの信号用の配線を1点鎖線で示し、第3グループの信号用の配線を点線で示している。また図20に示すように、マザーボード7の第3レイヤには、それぞれ第1レイヤの矩形領域1A,6A,6Bに対向して矩形領域1B,6C,6Dが設けられている。矩形領域1Bには、第1レイヤの各電極72に対向して電極82が設けられ、各電極82はビアホールを介して対応の電極72に接続されている。また矩形領域6Cには、第1レイヤの各電極74に対向して電極84が設けられ、各電極84はビアホールを介して対応の電極74に接続されている。また、第1レイヤの各電極75に対向して電極85が設けられ、各電極85はビアホールを介して対応の電極75に接続されている。また矩形領域6Dには、第1レイヤの各電極77に対向して電極87が設けられ、各電極87はビアホールを介して対応の電極77に接続されている。また、第1レイヤの各電極78に対向して電極88が設けられ、各電極88はビアホールを介して対応の電極78に接続されている。また、第1レイヤの各電極79に対向して電極89が設けられ、各電極89はビアホールを介して対応の電極79に接続されている。また、各電極89は、配線によってY方向に隣接する電極85に接続されるとともに、配線によってY方向に隣接する電極88に接続されている。また、矩形領域6C,6Dの中間の位置に2つの電極83が設けられる。各電極83は、Y方向に延びる配線によって対応の電極84,87に接続されている。たとえば、図19のB行17列の信号A7用の電極71は、配線を介して電極79に接続され、その電極79はビアホールを介して図20の電極89に接続される。その電極89は配線を介して電極85に接続され、その電極85はビアホールを介して図19の電極75に接続され、その電極75はN行2列の信号A7用の電極73に接続される。これにより、半導体装置1のB行17列の外部端子TAから出力されたアドレス信号A7は、半導体メモリ装置6のN行2列の外部端子TCに伝達される。また図21に示すように、マザーボード7の第6レイヤには、それぞれ第3レイヤの矩形領域1B,6C,6Dに対向して矩形領域1C,6E,6Fが設けられている。矩形領域1Cには、第3レイヤの各電極82に対向して電極92が設けられ、各電極92はビアホールを介して対応の電極82に接続されている。また矩形領域6Eには、第3レイヤの各電極84に対向して電極94が設けられ、各電極94はビアホールを介して対応の電極84に接続されている。また、第3レイヤの各電極85に対向して電極95が設けられ、各電極95はビアホールを介して対応の電極85に接続されている。また矩形領域6Fには、第3レイヤの各電極87に対向して電極97が設けられ、各電極97はビアホールを介して対応の電極87に接続されている。また、第3レイヤの各電極88に対向して電極98が設けられ、各電極98はビアホールを介して対応の電極88に接続されている。また、第3レイヤの各電極89に対向して電極99が設けられ、各電極99はビアホールを介して対応の電極89に接続されている。図21中の下側の列の13個の電極99のうちの5個の電極99と、矩形領域1Cの5個の電極92とが5本の配線で接続される。図21中の右側から7~11番の5個の電極99は、それぞれ信号A5,A1,BA0,BA1,BA2用の電極92と接続される。図21中の上側の列の12個の電極99のうちの6個の電極99と、矩形領域1Cの6個の電極92とが6本の配線で接続される。図21中の右側から5~8,10,11番の6個の電極99は、それぞれ図21中の右側から信号A11,A6,A0,A2,CASN,ODT0用の電極92と接続される。また、第3レイヤの各電極83に対向して電極93が設けられ、各電極93はビアホールを介して対応の電極83に接続されている。図21中の2個の電極93は、それぞれ図21中の右側から信号CKN,CK用の電極92と接続される。たとえば、図19のD行9列の信号A11用の電極71は、配線を介して隣接する電極92に接続され、その電極92はビアホール、電極82、およびビアホールを介して図21の電極92に接続される。その電極92は配線を介して電極99に接続され、その電極99はビアホールを介して図20の電極89に接続される。その電極89は配線を介して電極85に接続され、その電極85はビアホールを介して図19の電極75に接続され、その電極75はP行7列の信号A11用の電極73に接続される。これにより、半導体装置1のD行9列の外部端子TAから出力されたアドレス信号A11は、半導体メモリ装置6のP行7列の外部端子TBに伝達される。[実施の形態2]図22aは本発明の実施の形態2による半導体装置LSI101を示す図であり、図22bcはそれぞれ半導体モジュール102,105を示す図である。図22aにおいて、半導体装置101は、半導体チップをパッケージ基板の表面に搭載して樹脂で封止したものであり、パッケージ基板の裏面には複数の外部端子TDが行列状に配置されている。半導体チップは、半導体基板の表面にメモリコントローラなどを形成したものであり、パッケージ基板を介して複数の外部端子TDに接続される。また図22bにおいて、半導体モジュール102は、半導体装置101と1つの半導体メモリ装置3とを1枚のマザーボード103の表面に搭載したものである。半導体メモリ装置3は、たとえばDDR3-SDRAMである。半導体メモリ装置3は、半導体メモリチップをパッケージ基板の表面に搭載して樹脂で封止したものであり、パッケージ基板の裏面には複数の外部端子TBが行列状に配置されている。半導体メモリチップは、半導体基板の表面に複数のメモリセル、書込/読出回路などを形成したものであり、パッケージ基板を介して複数の外部端子TBに接続される。半導体メモリ装置3の複数の外部端子TBは、所定の配列パターンに従って配置されている。半導体メモリ装置3の外部端子TBの配列パターンは固定されている。つまり、各外部端子TBに入力される信号の種類は固定されている。一方、半導体装置101の外部端子TBの配列パターンは、内蔵の切換回路により、半導体メモリ装置3の数に合せて変更される。つまり、各外部端子TBから出力される信号の種類は、切換回路によって変更可能になっている。半導体装置101の構成は、半導体装置1の構成と同様である。マザーボード103には、半導体装置101の複数の外部端子TDと半導体メモリ装置3の複数の外部端子TBとを接続するための複数の配線が形成されている。半導体装置101の外部端子TDの配列パターンは、マザーボード103の配線同士が同一レイヤで交差しないように設定される。半導体メモリ装置3の各外部端子TBは、マザーボード103の配線を介して半導体装置101の対応の外部端子TDに接続される。また図22cにおいて、半導体モジュール105は、半導体装置101と4つの半導体メモリ装置3とを1枚のマザーボード106の表面に搭載したものである。4つの半導体メモリ装置3の外部端子TBの配列パターンは同一であるが、半導体装置101に1つの半導体メモリ装置3を接続する場合と、半導体装置101に4つの半導体メモリ装置3を接続する場合とでは、配線の配置が異なる。半導体装置101の外部端子TDの配列パターンは、内蔵の切換回路により、半導体メモリ装置3の数に応じて変更される。マザーボード106には、半導体装置101の複数の外部端子TDと4つの半導体メモリ装置3の複数の外部端子TBとを接続するための複数の配線が形成されている。半導体装置101の外部端子TDの配列パターンは、マザーボード106の配線同士が同一レイヤで交差しないように設定される。各半導体メモリ装置3の各外部端子TBは、マザーボード106の配線を介して半導体装置101の対応の外部端子TDに接続される。このように、本実施の形態2では、接続される半導体メモリ装置3の数に応じて半導体装置101の外部端子TDの配列パターンを切換えるので、半導体装置101の低コスト化を図ることができる。図23a~cは、実施の形態2の効果を示す図である。図23aは、半導体装置101と1つの半導体メモリ装置3を裏面側から見た図である。図23aにおいて、半導体装置101の四角形状の裏面には複数の外部端子TDが行列状に配置されている。また、各半導体メモリ装置3の四角形状の裏面には、複数の外部端子TBが行列状に配置されている。半導体装置101の1辺と半導体メモリ装置3の1辺とは、対向して配置されている。半導体メモリ装置3の3辺に沿って、それぞれ信号RAS,A1,A2,CAS,CS,A5,CK,CKN用の8個の外部端子TBが設けられているものとする。この場合、半導体メモリ装置3の1辺に対向する半導体装置101の1辺に沿って、信号RAS,A1,A2,CAS,CS,A5,CK,CKN用の8個の外部端子TDを設ければ、半導体装置101の8個の外部端子TDと1つの半導体メモリ装置3の合計8個の外部端子TBとを交差しない8本の配線LBで接続することができる。また図23bは、半導体装置101と2つの半導体メモリ装置3を裏面側から見た図である。図23bにおいて、半導体装置101の四角形状の裏面には複数の外部端子TDが行列状に配置されている。また、各半導体メモリ装置3の四角形状の裏面には、複数の外部端子TBが行列状に配置されている。半導体装置1の1辺と2つの半導体メモリ装置3の1辺とは、対向して配置されている。各半導体メモリ装置3の3辺に沿って、それぞれ信号RAS,A1,A2,CAS,CS,A5,CK,CKN用の8個の外部端子TBが設けられているものとする。この場合、半導体装置101の外部端子TDの配列パターンとして図22aで示した配列パターンを採用して、半導体装置101の各外部端子TDを配線LBを介して対応の外部端子TBに接続すると、図22bに示すように、多数箇所で配線LB同士が交差する。また、半導体装置101と半導体メモリ装置3の間を横切る9本の配線LBが配置される。したがって、コスト高、伝送特性の悪化、基板面積の増大を招く。これに対して本実施の形態2では、図23cに示すように、半導体装置101と2つの半導体メモリ装置3とを接続する場合は、内蔵の切換回路により、半導体装置101の外部端子TDの配列パターンを2つの半導体メモリ装置3の外部端子TBに合せて変更するので、配線LB同士が交差する回数を減少させることができる。また、半導体装置101と半導体メモリ装置3が間の配線LBの数を減少させることができる。たとえば、図22bでは半導体装置101と半導体メモリ装置3の間に9本の配線LBが設けられているのに対し、図22cでは半導体装置101と半導体メモリ装置3の間に6本の配線LBが設けられている。すなわち、本実施の形態2では、半導体装置101と1つの半導体メモリ装置3で半導体モジュール102を構成する場合は、半導体装置101はモード設定信号によって第1モードに設定される。第1モードに設定された半導体装置101は、1つの半導体メモリ装置3の1辺に対向する8個の外部端子TDからそれぞれ信号RAS,A1,A2,CAS,CS,A5,CK,CKNを出力する。したがって、マザーボード103には、8本の配線LBを交差させることなく形成することができる。また、半導体装置101と2つの半導体メモリ装置3で半導体モジュール5を構成する場合は、半導体装置101はモード設定信号によって第2モードに設定される。第2モードに設定された半導体装置1は、2つの半導体メモリ装置3の1辺に対向する8個の外部端子TDからそれぞれ信号CS,CAS,A5,RAS,A2,A1,CK,CKNを出力する。この場合は、マザーボード106における配線LB同士の交差箇所の数を減少させるとともに、半導体装置101と半導体メモリ装置3の間を横切る配線LBの数を減らすことができる。この実施の形態2でも、実施の形態1と同じ効果が得られる。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明でなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"