"以下の工程を含むことを特徴とする半導体装置の製造方法:a第1導電型の半導体基板の第1領域の主面にゲート絶縁膜およびゲート電極を順次形成する工程;b前記ゲート電極の側面にサイドウォールを形成する工程;c前記サイドウォールの両側の前記半導体基板に、第1導電型と異なる第2導電型の不純物をイオン注入して、不純物領域を形成する工程;d前記c工程の後、前記半導体基板の主面上に第1絶縁膜を形成する工程;e前記d工程の後、前記第1絶縁膜上に第2絶縁膜を形成する工程;f前記e工程の後、前記第2絶縁膜上に第3絶縁膜を形成する工程;g前記f工程の後、熱処理を行う工程、ここで、前記第1絶縁膜は、前記第2絶縁膜よりも被覆性のよい膜であり、かつ、前記第2絶縁膜とエッチング選択比が異なる膜であり、前記第2絶縁膜は、前記第1絶縁膜よりも水素の拡散を阻止する機能が高い膜であり、前記第3絶縁膜は、前記第1絶縁膜および前記第2絶縁膜よりも内部応力の変化が大きい膜である。請求項1記載の半導体装置の製造方法において、前記第3絶縁膜は、プラズマを用いた成膜方法により形成される窒化シリコン膜であることを特徴とする半導体装置の製造方法。請求項2記載の半導体装置の製造方法において、前記第2絶縁膜は、プラズマを用いた成膜方法により形成される酸窒化シリコン膜であることを特徴とする半導体装置の製造方法。請求項3記載の半導体装置の製造方法において、前記第1絶縁膜は、TEOSとオゾンとをソースガスに用いてCVD法により形成されるTEOS膜であることを特徴とする半導体装置の製造方法。請求項3記載の半導体装置の製造方法において、前記酸窒化シリコン膜は、モノシランと酸化窒素とを用いたプラズマCVD法により形成されることを特徴とする半導体装置の製造方法。請求項3記載の半導体装置の製造方法において、前記酸窒化シリコン膜は、前記第1絶縁膜の表面を窒素プラズマまたはアンモニアプラズマにより窒化することにより形成されることを特徴とする半導体装置の製造方法。請求項1記載の半導体装置の製造方法において、前記第1絶縁膜の厚さは、2~5nm、前記第2絶縁膜の厚さは、2~5nm、前記第3絶縁膜の厚さは、20~50nmであることを特徴とする半導体装置の製造方法。請求項1記載の半導体装置の製造方法において、前記g工程の熱処理は、スパイクアニールであり、温度は1000~1100°Cであることを特徴とする半導体装置の製造方法。請求項1記載の半導体装置の製造方法において、さらに、前記c工程は、c1前記半導体基板の前記第1領域とは異なる第2領域に、第2導電型の不純物をイオン注入して、抵抗用不純物領域を形成する工程、を含み、さらに、前記g工程の後、以下の工程を含むことを特徴とする半導体装置の製造方法:h前記第1領域および前記第2領域の前記第3絶縁膜を除去する工程;i前記h工程の後、前記第2絶縁膜上に第4絶縁膜を形成する工程;j前記i工程の後、前記第1領域の前記第4絶縁膜、前記第2絶縁膜、および前記第1絶縁膜を除去する工程;k前記j工程の後、前記第1領域の前記ゲート電極および前記不純物領域のそれぞれの上面にシリサイド膜を形成する工程;l前記k工程の後、前記半導体基板の主面上に第5絶縁膜を形成する工程;m前記第5絶縁膜上に層間絶縁膜を形成する工程;n前記第1領域の前記層間絶縁膜、前記第5絶縁膜、および前記第4絶縁膜に、前記シリサイド膜に達する第1接続孔を形成し、前記第2領域の前記層間絶縁膜、前記第5絶縁膜、前記第4絶縁膜、前記第2絶縁膜、および前記第1絶縁膜に、前記抵抗用不純物領域に達する第2接続孔を形成する工程;o前記第1接続孔および前記第2接続孔の内部に電極を形成する工程。請求項9記載の半導体装置の製造方法において、前記第4絶縁膜は、TEOSとオゾンとをソースガスに用いてCVD法により形成されるTEOS膜であることを特徴とする半導体装置の製造方法。請求項9記載の半導体装置の製造方法において、前記第5絶縁膜は、窒化シリコン膜であることを特徴とする半導体装置の製造方法。電界効果トランジスタのより一層の高速化を図る手段の一つとして、歪シリコン技術がある。これはシリコン層に歪を生じさせてキャリア移動度の向上を図る技術である。すなわち、応力を加えることによってチャネルのシリコン結晶格子を歪ませると、等方的であったシリコン結晶のバンド構造の対称性が崩れてエネルギー準位の分裂が生じる。その結果、格子振動によるキャリア散乱の減少または有効質量の低減などが生じて、電子および正孔の移動度の向上を図ることができる。また、上記の歪シリコン技術の背景として、当初は、チャネル領域に2軸性の応力を発生させることが主流であった。2軸性の応力とは、ゲート長方向およびゲート幅方向に発生させる応力である。しかし、この2軸性の応力を用いた場合、駆動電流が期待していた程に増加しないことが実験から明らかとなった。特にpチャネル型電界効果トランジスタにおいては電流の増加が少なかった。これはゲート長方向に発生する応力は電流を増加させるが、ゲート幅方向に発生する応力は電流を減少させるからである。従って、ゲート長方向のみに応力を発生させる1軸性の応力が求められた。また、このような応力によって電界効果トランジスタの電流を増加させるためには、ソース領域とドレイン領域との間に位置し、ゲート電極の下に位置するチャネル領域全体に応力が発生している必要がある。すなわち、nチャネル型電界効果トランジスタでは、ゲート長方向に1軸性の引張応力Si原子間の距離を拡げる応力をチャネル領域全体に加え、pチャネル型電界効果トランジスタでは、ゲート長方向に1軸性の圧縮応力Si原子間の距離を狭める応力をチャネル領域全体に加える必要がある。歪シリコン技術の一つとして、SMTStressMemorizationTechniqueがある。SMTとは、電界効果トランジスタのチャネルに引張応力を加え、キャリア移動度を向上させる技術である。SMTの具体的なプロセスは、例えば以下の通りである。まず、電界効果トランジスタ全体をカバー膜により覆った後、1000°C以上の熱処理を施す。これにより、ゲート電極を構成する多結晶シリコンに歪を生じさせて、その歪をクエンチquench;凍結記憶させる。その後、多結晶シリコンの膨張を抑制していたカバー膜を除去することにより、チャネルに引張応力を加える。SMTに用いるカバー膜としては、より高い応力を加えるために、熱CVDChemicalVaporDepositionよりもプラズマCVD法により形成される窒化シリコン膜が適用されている。その理由は、プラズマCVD法により形成される窒化シリコン膜は、熱処理前の内部応力が引張0.66GPaであるのに対して、熱処理後の内部応力が引張1.8GPaであり、熱処理前後で大きく内部応力が変化するからである。しかし、プラズマCVD法により形成される窒化シリコン膜は、熱CVD法により形成される窒化シリコン膜よりも水素および水分を多く含む。そのため、プラズマCVD法により形成される窒化シリコン膜に対して1000°C以上の熱処理を施すと、この窒化シリコン膜に含まれていた水素および水分が半導体基板へ拡散して、半導体基板に結晶欠陥を生じさせるという問題がある。結晶欠陥は、その後の工程において形成されるシリサイド膜の異常成長の原因となり、製造歩留りの低下を引き起こす。また、結晶欠陥を介してリーク電流が流れやすくなるため、結晶欠陥は低消費電力化の妨げにもなる。本発明の目的は、電界効果トランジスタを有する半導体装置のトランジスタ性能を向上させることのできる技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。この実施の形態は、電界効果トランジスタを有する半導体装置の製造方法である。半導体基板の主面上に形成されたゲート絶縁膜およびゲート電極の側面にサイドウォールを形成した後、サイドウォールの両側の半導体基板に不純物をイオン注入して不純物領域を形成する。続いて、半導体基板の主面上に第1絶縁膜、第2絶縁膜、および第3絶縁膜を順次形成した後、イオン注入された上記不純物を活性化する熱処理を行う。ここで、第1絶縁膜は、第2絶縁膜よりも被覆性のよい膜であり、かつ、第2絶縁膜とエッチング選択比が異なる膜である。第2絶縁膜は、第1絶縁膜よりも水素の拡散を阻止する機能が高い膜である。第3絶縁膜は、第1絶縁膜および第2絶縁膜よりも内部応力の変化が大きい膜である。本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。電界効果トランジスタを有する半導体装置のトランジスタ性能を向上させることのできる技術を提供することができる。以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、以下の実施の形態においては、電界効果トランジスタを代表するMISFETMetalInsulatorSemiconductorFieldEffectTransistorをMISと略し、pチャネル型のMISFETをpMISと略し、nチャネル型のMISFETをnMISと略す。また、以下の実施の形態において、窒化シリコン、窒化ケイ素またはシリコンナイトライドというときは、Si3N4は勿論であるが、それのみではなく、シリコンの窒化物で類似組成の絶縁膜を含むものとする。また、酸化シリコンまたは酸化ケイ素というときは、SiO2は勿論であるが、それのみでなく、シリコンの酸化物で類似組成の絶縁膜を含むものとする。また、以下の実施の形態において、ウエハと言うときは、単結晶シリコンからなるウエハを主とするが、それのみではなく、SOISiliconOnInsulatorウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。実施の形態本発明の一実施の形態によるCMISComplementaryMetalInsulatorSemiconductorデバイスおよび抵抗素子の製造方法を図1~図19を用いて工程順に説明する。図1~図18はCMISデバイスおよび抵抗素子の要部断面図、図19は製造工程の流れの一部を説明する工程図である。また、図1~図18には、ゲート電極の上面およびソース/ドレインの上面にシリサイド膜を形成するnMISnMIS領域シリサイド領域、ゲート電極の上面およびソース/ドレインの上面にシリサイド膜を形成しないnMISnMIS領域非シリサイド領域、抵抗素子領域、ゲート電極の上面およびソース/ドレインの上面にシリサイド膜を形成するpMISpMIS領域シリサイド領域を示している。まず、図1に示すように、例えばp型の単結晶シリコンからなる半導体基板半導体ウエハと称する平面略円形状の半導体の薄板1を用意する。次に、この半導体基板1の素子分離領域に、例えば深さ0.3μm程度の溝を形成し、この溝の内部に絶縁膜、例えば酸化シリコン膜を埋め込むことにより素子分離2を形成する。次に、半導体基板1のnMIS領域および抵抗素子領域にp型不純物、例えばボロンBをイオン注入してp型ウェル3を形成する。同様に、半導体基板1のpMIS領域にn型不純物、例えばリンPまたはヒ素Asをイオン注入して、n型ウェル4を形成する。次に、図2に示すように、半導体基板1の主面に酸化シリコンからなるゲート絶縁膜5を形成する。次に、ゲート絶縁膜5上にCVD法により多結晶シリコン膜を堆積した後、レジストパターンをマスクとして多結晶シリコン膜をエッチングして、nMISおよびpMISのそれぞれのゲート電極6n,6pを形成する。ゲート電極6n,6pのゲート長は、例えば40nm程度である。次に、図3に示すように、pMIS領域をレジストパターン図示は省略により覆い、半導体基板1のnMIS領域および抵抗素子領域にn型不純物、例えばリンPまたはヒ素Asをイオン注入して、ゲート電極6nの上部に第1n型不純物領域7gを形成し、ゲート電極6nの両側の半導体基板1p型ウェル3に一対の第1n型不純物領域7を形成する。同時に、抵抗素子領域に第1n型不純物領域抵抗用不純物領域7rを形成する。例えばヒ素Asのイオン注入における注入量および注入エネルギーはそれぞれ1~2keVおよび0.5~1×1015/cm2である。ここで、n型不純物がイオン注入されたゲート電極6nの上部第1n型不純物領域7gを構成する多結晶シリコンおよびn型不純物がイオン注入された半導体基板1第1n型不純物領域7,7rを構成する単結晶シリコンはアモルファス化される。同様に、nMIS領域をレジストパターン図示は省略により覆い、半導体基板1のpMIS領域にp型不純物、例えばボロンBまたはフッ化ボロンBF2をイオン注入して、ゲート電極6pの上部に第1p型不純物領域8gを形成し、ゲート電極6pの両側の半導体基板1n型ウェル4に一対の第1p型不純物領域8を形成する。例えばボロンBのイオン注入における注入量および注入エネルギーはそれぞれ0.1~0.5keVおよび0.5~1×1015/cm2である。ここで、p型不純物がイオン注入されたゲート電極6pの上部第1p型不純物領域8gを構成する多結晶シリコンおよびp型不純物がイオン注入された半導体基板1第1p型不純物領域8を構成する単結晶シリコンはアモルファス化される。次に、図4に示すように、半導体基板1の主面上に、例えば厚さ10nm程度の酸化シリコン膜9aを堆積した後、さらに、酸化シリコン膜9a上に、例えば厚さ50nm程度の窒化シリコン膜9bを堆積する。続いて、窒化シリコン膜9bおよび酸化シリコン膜9aをRIEReactiveIonEtching法により順次エッチングして、nMISおよびpMISのそれぞれのゲート電極6n,6pの側面にサイドウォール9を形成する。サイドウォール9の長さサイドウォール長は、例えば20~40nm程度である。次に、図5に示すように、pMIS領域をレジストパターン10により覆い、半導体基板1のnMIS領域および抵抗素子領域にn型不純物、例えばリンPまたはヒ素Asをイオン注入して、ゲート電極6nの上部に第2n型不純物領域11gを形成し、サイドウォール9の両側の半導体基板1p型ウェル3に一対の第2n型不純物領域11を形成する。同時に、抵抗素子領域に第2n型不純物領域抵抗用不純物領域11rを形成する。例えばヒ素Asのイオン注入における注入量および注入エネルギーはそれぞれ5~10keVおよび1~5×1015/cm2である。ここで、n型不純物がイオン注入されたゲート電極6nの上部第2n型不純物領域11gを構成する多結晶シリコンおよびn型不純物がイオン注入された半導体基板1第2n型不純物領域11,11rを構成する単結晶シリコンはアモルファス化される。次に、図6に示すように、レジストパターン10を除去した後、nMIS領域をレジストパターン12により覆い、半導体基板1のpMIS領域にp型不純物、例えばボロンBまたはフッ化ボロンBF2をイオン注入して、ゲート電極6pの上部に第2p型不純物領域13gを形成し、サイドウォール9の両側の半導体基板1n型ウェル4に一対の第2p型不純物領域13を形成する。例えばボロンBのイオン注入における注入量および注入エネルギーはそれぞれ1.4~2keVおよび1~5×1015/cm2である。ここで、p型不純物がイオン注入されたゲート電極6pの上部第2p型不純物領域13gの多結晶シリコンおよびp型不純物がイオン注入された半導体基板1第2p型不純物領域13の単結晶シリコンはアモルファス化される。次に、図7に示すように、レジストパターン12を除去した後、半導体基板1の主面上に第1絶縁膜14を堆積する。さらに、図8に示すように、第1絶縁膜14上に第2絶縁膜15を堆積し、図9に示すように、第2絶縁膜15上に第3絶縁膜16を堆積する。第1絶縁膜14の厚さは、例えば2~5nm程度、第2絶縁膜15の厚さは、例えば2~5nm程度、第3絶縁膜16の厚さは、例えば20~50nm程度である。第1絶縁膜14は、第2絶縁膜15に比べて被覆性のよい膜であり、かつ、第2絶縁膜15とエッチング選択比が異なる膜同一のエッチング条件において、第1絶縁膜14のエッチング速度が第2絶縁膜15のエッチング速度よりも遅いである。さらに、絶縁膜14は、サイドウォール9とエッチング選択比が異なる膜同一のエッチング条件において、第1絶縁膜14のエッチング速度がサイドウォール9のエッチング速度よりも早いである。第1絶縁膜14は、例えば300~500°C程度の温度においてTEOSTetraEthylOrthoSilicate;SiOC2H54とオゾンO3とをソースガスに用いてCVD法により形成されるTEOS膜以下、O3-TEOS膜と記すである。第2絶縁膜15は、第1絶縁膜14に比べて、外部から侵入した水素および水分の半導体基板1への拡散を阻止する機能が高い膜であり、例えばプラズマを用いて形成される酸窒化シリコン膜以下、p-SiON膜と記すである特開2007-005527号公報特許公報5参照。p-SiON膜の水素トラップ密度は2.5×1019cm-3以上であることから、2~5nmの厚さのp-SiON膜は、5~12×1012cm-2以上の水素をトラップできると考えられる。p-SiON膜の成膜方法としては、以下の3つの方法を例示することができる。第1の方法は、モノシランSiH4と酸化窒素N2Oとを用いてプラズマCVD法によりp-SiON膜を形成する方法である。第2の方法は、第3絶縁膜16を成膜する装置例えばプラズマCVD装置において、第3絶縁膜16を成膜する前に、モノシランSiH4と酸化窒素N2Oとを用いてプラズマCVD法によりp-SiON膜を形成する方法insitu方法である。第3の方法は、第3絶縁膜16を成膜する装置例えばプラズマCVD装置において、第3絶縁膜16を成膜する前に、第1絶縁膜14の表面を窒素N2プラズマまたはアンモニアNH3プラズマにより窒化してp-SiON膜を形成する方法insitu方法である。第1絶縁膜14は、第2絶縁膜15に比べて、外部から侵入した水素および水分の半導体基板1への拡散を阻止する機能が低い膜であるが、第1絶縁膜14と第2絶縁膜15とを重ねた積層膜の上記機能は、第2絶縁膜15単層の上記機能よりも向上する。第3絶縁膜16は、熱処理前後で内部応力の変化が大きい膜であり、例えばプラズマCVD法により形成される窒化シリコン膜以下、p-SiN膜と記すである。p-SiN膜は、例えばモノシランSiH4と窒素N2またはアンモニアNH3とを用いてプラズマCVD法により形成される。熱CVD法により形成される窒化シリコン膜は、1000°C以上の熱処理前後においてほとんどその内部応力例えば引張1.33GPaが変化しないのに対して、プラズマCVD法により形成されるp-SiN膜は、1000°C以上の熱処理前後において引張0.66GPaから引張1.8GPaへと内部応力が変化する。次に、図10に示すように、半導体基板1に、例えば1000~1100°C程度の熱処理、例えばスパイクアニールを施す。これにより、nMIS領域に形成された第1n型不純物領域7および第2n型不純物領域11内のn型不純物を活性化させて、nMISの第1n型不純物領域7および第2n型不純物領域11からなるソース/ドレインを形成する。同様に、pMIS領域に形成された第1p型不純物領域8および第2p型不純物領域13内のp型不純物を活性化させて、pMISの第1p型不純物領域8および第2p型不純物領域13からなるソース/ドレインを形成する。また、抵抗素子領域に形成された第2n型不純物領域11r内のn型不純物を活性化させて、抵抗部を形成する。また同時に、n型不純物がイオン注入されてアモルファス化したnMISのゲート電極6nの上部第2n型不純物領域11gを構成するアモルファスシリコンおよび半導体基板1第2n型不純物領域11,11rを構成するアモルファスシリコンは再結晶化される。同様に、p型不純物がイオン注入されてアモルファス化したpMISのゲート電極6pの上部第2p型不純物領域13gを構成するアモルファスシリコンおよび半導体基板1第2p型不純物領域13を構成するアモルファスシリコンは再結晶化される。さらに、この熱処理において、第3絶縁膜16の内部応力が変化する。例えば第3絶縁膜16にp-SiN膜を適用した場合は、p-SiN膜の内部応力は、熱処理前後において引張0.66GPaから引張1.8GPaへと変化する。これにより、第3絶縁膜16により覆われたnMISおよびpMISのそれぞれのゲート電極6n,6pに応力が加わり、ゲート電極6n,6pを構成する多結晶シリコンに歪が生じて、その歪がクエンチ凍結記憶される。また、第3絶縁膜16にp-SiN膜を適用した場合、p-SiN膜は水素および水分を多く含み、熱処理によって、p-SiN膜に含まれた水素および水分が半導体基板1へ容易に拡散してしまう。しかし、p-SiN膜下に形成された第2絶縁膜15または第1絶縁膜14および第2絶縁膜15によって、水素および水分の半導体基板1への拡散を阻止することができる。その結果、半導体基板1に結晶欠陥が生じにくくなる。本実施の形態では、nMISおよびpMISともに、結晶欠陥に起因した特性劣化、例えば接合リーク電流の増加等は生じていない。次に、図11に示すように、熱リン酸により第3絶縁膜16を除去して、第2絶縁膜15を露出させる。第3絶縁膜16を除去することにより、nMISおよびpMISのそれぞれのゲート電極6n,6pを構成する多結晶シリコンが膨張して、nMISおよびpMISのそれぞれのチャネルに歪が生じる。本実施の形態では、nMISの場合、チャネルに歪が生じたnMISのオン電流は、チャネルに歪が生じていないnMISのオン電流よりも7程度増加した。一方、pMISの場合、nMISのような顕著なオン電流の増加は見られなかったが、他の動作特性の劣化は生じていない。次に、図12に示すように、第2絶縁膜15上に第4絶縁膜シリサイドプロテクション膜17を堆積する。第4絶縁膜は、例えば300~500°C程度の温度においてTEOSとオゾンとをソースガスに用いてCVD法により形成されるTEOS膜である。第4絶縁膜17の厚さは、例えば10~20nm程度である。次に、図13に示すように、後の工程においてシリサイド膜を形成しないnMIS領域非シリサイド領域および抵抗素子領域をレジストパターン図示は省略により覆い、レジストパターンをマスクとしたドライエッチングまたはウェットエッチングにより、レジストパターンから露出する第4絶縁膜17、第2絶縁膜15、および第1絶縁膜14を順次除去する。これにより、後の工程においてシリサイド膜が形成されるnMISのゲート電極6nの上面およびソース/ドレイン第2n型不純物領域11の上面、ならびにシリサイド膜が形成されるpMISのゲート電極6pの上面およびソース/ドレイン第2p型不純物領域13の上面を露出させる。次に、図14に示すように、半導体基板1の主面上にニッケルNi膜図示は省略を形成し、続いて、熱処理を行う。この熱処理によって、半導体基板1を構成する単結晶シリコンとニッケル、およびnMISおよびpMISのそれぞれのゲート電極6n,6pを構成する多結晶シリコンとニッケルとを固相反応させてニッケルシリサイドNiSiを形成する。続いて、硫酸H2SO4と過酸化水素水H2O2との混合溶液を用いて未反応のニッケルを除去することにより、nMISのゲート電極6nの上面およびソース/ドレイン第2n型不純物領域11の上面にシリサイド膜18を形成する。同様に、pMISのゲート電極6pの上面およびソース/ドレイン第2p型不純物領域13の上面にシリサイド膜18を形成する。ニッケルシリサイドに代えて、例えばニッケルに白金Ptなどを添加したニッケル合金シリサイド、白金シリサイドPtSi、コバルトシリサイドCoSi2などを適用することもできる。シリサイド膜を形成することにより、後の工程において形成されるプラグ等との接続抵抗を低減することができる。また、nMISおよびpMISのそれぞれのゲート電極6n,6p自身の抵抗、およびソース/ドレイン自身の抵抗を低減することができる。前述したように、第3絶縁膜16に含まれる水素および水分の半導体基板1への拡散が第2絶縁膜15または第1絶縁膜14および第2絶縁膜15によって阻止されて、半導体基板1に発生する結晶欠陥が低減しているので、シリサイド膜18の異常成長を防止することができる。次に、図15に示すように、半導体基板1の主面上に第5絶縁膜19を堆積する。第5絶縁膜19は、例えば窒化シリコン膜である。次に、図16に示すように、第5絶縁膜19上に層間絶縁膜20を堆積する。層間絶縁膜20は、例えばTEOSとオゾンとをソースガスに用いてプラズマCVD法により形成されるTEOS膜である。続いて、層間絶縁膜20をCMPChemicalVaporDeposition法により研磨して、その表面を平坦化する。次に、図17に示すように、レジストパターンをマスクとするドライエッチングにより、シリサイド膜18が形成されたnMIS領域シリサイド領域およびpMIS領域シリサイド領域では、層間絶縁膜20および第5絶縁膜19をエッチングして所定の箇所に接続孔第1接続孔21を形成する。これにより、シリサイド膜18が形成されたnMIS領域シリサイド領域では、nMISのゲート電極6nの上面に形成されたシリサイド膜18およびソース/ドレイン第2n型不純物領域11の上面に形成されたシリサイド膜18にそれぞれ達する接続孔21が形成される。同様に、シリサイド膜18が形成されたpMIS領域シリサイド領域では、pMISのゲート電極6pの上面に形成されたシリサイド膜18およびソース/ドレイン第2p型不純物領域13の上面に形成されたシリサイド膜18にそれぞれ達する接続孔21が形成される。なお、シリサイド領域のゲート電極6n、6pの上部に形成される接続孔21は、図17には示していない。一方、シリサイド膜18が形成されていないnMIS領域非シリサイド領域および抵抗素子領域では、第5絶縁膜19の下に第4絶縁膜17、第2絶縁膜15、および第1絶縁膜14が形成されているので、上記ドライエッチングにより、層間絶縁膜20、第5絶縁膜19、第4絶縁膜17、第2絶縁膜15、および第1絶縁膜14をエッチングして所定の箇所に接続孔第2接続孔21を形成する。これにより、シリサイド膜18が形成されていないnMIS領域非シリサイド領域では、nMISのゲート電極6nおよびソース/ドレイン第2n型不純物領域11にそれぞれ達する接続孔21が形成される。また、抵抗素子領域では、第2n型不純物領域11rに達する接続孔21が形成される。なお、非シリサイド領域のゲート電極6nの上部に形成される接続孔21は、図17には示していない。ここで、第4絶縁膜17と第2絶縁膜15とは互いに異なる材料により構成され、また、第2絶縁膜15と第1絶縁膜14とは互いに異なる材料により構成されている。第1絶縁膜14および第4絶縁膜17は、例えばTEOS膜であり、第2絶縁膜15は、例えばp-SiON膜である。これにより、第4絶縁膜17がドライエッチングによって加工された後、一旦、第2絶縁膜15によってエッチング速度の変化が確認でき、さらに、第1絶縁膜14によってエッチング速度の変化が確認できるので、接続孔21のオーバーエッチングを防止することができる。次に、図18に示すように、接続孔21の内部を含む半導体基板1の主面上にバリア金属膜例えば窒化チタンTiN膜および金属膜例えばタングステンW膜を順次堆積した後、バリア金属膜および金属膜をCMP法により研磨して、接続孔21の内部にバリア金属膜および金属膜を埋め込み、プラグ22を形成する。バリア金属膜は金属膜が半導体基板1へ拡散するのを防ぐ機能を有する。その後、半導体基板1の主面上に金属膜例えばアルミニウムAl膜または銅Cu膜などを堆積した後、レジストパターンをマスクとしたドライエッチングにより金属膜を加工して配線23を形成する。以上に説明した製造工程により、本実施の形態によるCMISデバイスおよび抵抗素子が略完成する。これ以降は、通常の半導体装置の製造工程を経ることにより、さらに上層の配線を形成して、半導体装置を製造する。このように、本実施の形態によれば、熱処理によって内部応力が大きく変化する第3絶縁膜16を用いることにより、nMISおよびpMISのそれぞれのチャネルに歪を生じさせて、動作特性の向上、例えばnMISのオン電流の増加等を図ることができる。なお、nMISでは、主としてゲート長方向において、引張応力がチャネル領域全体に発生している。すなわち、1軸性の引張応力が発生している。また、pMISでは、主としてゲート長方向において、圧縮応力がチャネル領域全体に発生している。すなわち、1軸性の圧縮応力が発生している。但し、第3絶縁膜16は水素および水分を多く含み、上記熱処理によって第3絶縁膜16に含まれる水素および水分は容易に拡散する。しかし、第3絶縁膜16の下に形成された第2絶縁膜15または第1絶縁膜14および第2絶縁膜15によって、水素および水分の半導体基板1への拡散は阻止されるので、半導体基板1における結晶欠陥の発生を抑制することができる。これにより、例えば結晶欠陥に起因したシリサイド膜18の異常成長による製造歩留りの低下を防ぐことができる。また、結晶欠陥を介した接合リーク電流の増加を防ぐことができて、低消費電力化を図ることができる。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。"