基板と、前記基板上にそれぞれ交互に積層された複数の電極層と複数の絶縁層とを有する積層体と、前記積層体を貫通して形成されたホール内で前記電極層に接して設けられた、シリコン窒化膜であるキャップ膜と、前記キャップ膜の側壁に設けられ、前記キャップ膜よりも窒素濃度が低いブロック膜と、前記ブロック膜の側壁に設けられた電荷蓄積膜と、前記電荷蓄積膜の側壁に設けられたトンネル膜と、を含む絶縁膜と、前記トンネル膜の側壁に設けられたチャネルボディと、を備え、前記電極層は、厚さ方向の端部に続く角部を有し、前記キャップ膜は、前記電極層の前記角部に設けられて前記絶縁膜側に突出する突起部を有し、前記キャップ膜において、前記突起部が設けられた部分の前記突起部の突出方向の膜厚は、前記突起部が設けられていない他の部分の膜厚よりも厚く、前記電極層の前記角部の曲率は、前記突起部の曲率よりも小さい半導体記憶装置。基板と、前記基板上にそれぞれ交互に積層された複数の電極層と複数の絶縁層とを有する積層体と、前記積層体を貫通して形成されたホール内で前記電極層に接して設けられたキャップ膜と、前記キャップ膜の側壁に設けられ、電荷蓄積膜を含む絶縁膜と、前記絶縁膜の側壁に設けられたチャネルボディと、を備え、前記キャップ膜は、前記絶縁膜側に突出する突起部を有し、前記キャップ膜において、前記突起部が設けられた部分の前記突起部の突出方向の膜厚は、前記突起部が設けられていない他の部分の膜厚よりも厚い半導体記憶装置。前記電極層は、厚さ方向の端部に続く角部を有し、前記突起部は、前記電極層の前記角部に設けられ、前記電極層の前記角部の曲率は、前記突起部の曲率よりも小さい請求項2記載の半導体記憶装置。前記キャップ膜は、シリコン窒化膜であり、前記絶縁膜は、前記キャップ膜と前記電荷蓄積膜との間に設けられ、前記キャップ膜よりも窒素濃度が低いブロック膜と、前記電荷蓄積膜と前記チャネルボディとの間に設けられたトンネル膜と、を含む請求項2記載の半導体記憶装置。基板と、前記基板上にそれぞれ交互に積層された複数の電極層と複数の絶縁層とを有する積層体と、前記積層体を貫通して形成されたホール内で前記電極層に接して設けられたキャップ膜と、前記キャップ膜の側壁に設けられ、電荷蓄積膜を含む絶縁膜と、前記絶縁膜の側壁に設けられたチャネルボディと、を備え、前記電極層は、厚さ方向の端部に続く角部を有し、前記キャップ膜は、前記電極層の前記角部を覆う角部を有し、前記電極層の前記角部の曲率は、前記キャップ膜の前記角部の曲率よりも小さく、前記キャップ膜の前記角部の膜厚は、前記キャップ膜における前記角部以外の他の部分の膜厚よりも厚い半導体記憶装置。前記ホールにおける前記基板側の下部のホール径は、前記下部よりも浅い位置の上部のホール径よりも小さく、前記ホールの前記上部の周囲の前記キャップ膜の膜厚は、前記ホールの前記下部の周囲の前記キャップ膜の膜厚よりも厚い請求項5記載の半導体記憶装置。前記キャップ膜は、シリコン窒化膜であり、前記絶縁膜は、前記キャップ膜と前記電荷蓄積膜との間に設けられ、前記キャップ膜よりも窒素濃度が低いブロック膜と、前記電荷蓄積膜と前記チャネルボディとの間に設けられたトンネル膜と、を含む請求項5または6に記載の半導体記憶装置。本発明の実施形態は、信頼性の高い半導体記憶装置を提供する。実施形態によれば、半導体記憶装置は、基板と、前記基板上にそれぞれ交互に積層された複数の電極層と複数の絶縁層とを有する積層体と、前記積層体を貫通して形成されたホール内で前記電極層に接して設けられたキャップ膜と、前記キャップ膜の側壁に設けられ、電荷蓄積膜を含む絶縁膜と、前記絶縁膜の側壁に設けられたチャネルボディと、を備えている。前記キャップ膜は、前記絶縁膜側に突出する突起部を有する。前記キャップ膜において、前記突起部が設けられた部分の前記突起部の突出方向の膜厚は、前記突起部が設けられていない他の部分の膜厚よりも厚い。以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。図1は、実施形態の半導体記憶装置におけるメモリセルアレイ1の模式斜視図である。なお、図1においては、図を見易くするために、絶縁部分については図示を省略している。図1において、説明の便宜上、XYZ直交座標系を導入する。この座標系においては、基板10の主面に対して平行な方向であって相互に直交する2方向をX方向及びY方向とし、これらX方向及びY方向の双方に対して直交する方向をZ方向とする。図6bは、メモリセルアレイ1の模式断面図である。図1において符号WL1D、WL2D、WL3D、WL4D、WL1S、WL2S、WL3S、WL4Sで表される電極層は、他の図では個々に区別しないで単に電極層WLと表している。基板10上には、絶縁層11図3aに示すを介してバックゲートBGが設けられている。バックゲートBGは、例えば不純物が添加され導電性を有するシリコン層を用いることができる。図6bでは、基板10の図示は省略し、バックゲートBG及びバックゲートBG上の要素を表している。バックゲートBG上には、図6bに示すように、絶縁層41が設けられている。その絶縁層41上には、複数の電極層WLと複数の絶縁層25とを含む積層体が設けられている。電極層WLと絶縁層25とは交互に積層されている。電極層WLの層数は任意であり、4層に限らない。図1において、電極層WL1Dと電極層WL1Sは、同じ階層に設けられ、下から基板10側から1層目の電極層を表す。電極層WL2Dと電極層WL2Sは、同じ階層に設けられ、下から2層目の電極層を表す。電極層WL3Dと電極層WL3Sは、同じ階層に設けられ、下から3層目の電極層を表す。電極層WL4Dと電極層WL4Sは、同じ階層に設けられ、下から4層目の電極層を表す。電極層WL1Dと電極層WL1Sとは、Y方向に分断されている。電極層WL2Dと電極層WL2Sとは、Y方向に分断されている。電極層WL3Dと電極層WL3Sとは、Y方向に分断されている。電極層WL4Dと電極層WL4Sとは、Y方向に分断されている。電極層WL1Dと電極層WL1Sとの間、電極層WL2Dと電極層WL2Sとの間、電極層WL3Dと電極層WL3Sとの間、および電極層WL4Dと電極層WL4Sとの間には、図6bに示す絶縁膜45が設けられている。電極層WL1D~WL4Dは、バックゲートBGとドレイン側選択ゲートSGDとの間に設けられている。電極層WL1S~WL4Sは、バックゲートBGとソース側選択ゲートSGSとの間に設けられている。電極層WLは、例えば不純物が添加され導電性を有するシリコン層を用いることができる。絶縁層25は、例えばシリコン酸化物を含む絶縁材料を用いることができる。電極層WL4D上には、ドレイン側選択ゲートSGDが設けられている。ドレイン側選択ゲートSGDは、例えば不純物が添加され導電性を有するシリコン層を用いることができる。電極層WL4S上には、ソース側選択ゲートSGSが設けられている。ソース側選択ゲートSGSは、例えば不純物が添加され導電性を有するシリコン層を用いることができる。ドレイン側選択ゲートSGDとソース側選択ゲートSGSとは、Y方向に分断されている。なお、以下の説明において、ドレイン側選択ゲートSGDとソース側選択ゲートSGSとを区別することなく単に選択ゲートSGと表すこともある。ソース側選択ゲートSGS上には、ソース線SLが設けられている。ソース線SLは、例えば金属層を用いることができる。ドレイン側選択ゲートSGD及びソース線SL上には、複数本の金属配線であるビット線BLが設けられている。各ビット線BLはY方向に延在している。バックゲートBG及びこのバックゲートBG上の積層体には、図5bに示すU字状のメモリホールMHが複数形成されている。ドレイン側選択ゲートSGD及びその下に積層された電極層WL図1における電極層WL1D~WL4Dには、それらを貫通しZ方向に延びるホールhが形成されている。ソース側選択ゲートSGS及びその下に積層された電極層WL図1における電極層WL1S~WL4Sには、それらを貫通しZ方向に延びるホールhが形成されている。それらZ方向に延びる一対のホールhは、バックゲートBG内に形成された溝81を介してつながり、U字状のメモリホールMHを構成する。メモリホールMHの内部には、図6bに示すチャネルボディ20が設けられている。チャネルボディ20は、例えばシリコン膜を用いることができる。チャネルボディ20と、メモリホールMHの内壁との間には、後述するキャップ膜、ブロック膜、電荷蓄積膜及びトンネル膜を含む絶縁膜30が設けられている。図6bに示すように、ドレイン側選択ゲートSGDとチャネルボディ20との間にはゲート絶縁膜35が設けられ、ソース側選択ゲートSGSとチャネルボディ20との間にはゲート絶縁膜36が設けられている。第1実施形態図2aは第1実施形態によるメモリセルの模式断面図であり、図2bはそのメモリセルの模式斜視図である。メモリセルにおける各電極層WLとチャネルボディ20との間には、電極層WL側から順に、キャップ膜31、ブロック膜32、電荷蓄積膜33、およびトンネル膜34が設けられている。また、積層方向で隣り合う電極層WL間にも、電極層WL側から順に、キャップ膜31、ブロック膜32、電荷蓄積膜33、およびトンネル膜34が設けられ、これらの積層膜は、図6bにおける絶縁層25に対応する。なお、絶縁層25は、単層構造であってもよい。キャップ膜31は電極層WLに接している。具体的には、後述するように、シリコン層である電極層WLの表面側が窒化されることで、キャップ膜31としてシリコン窒化膜が形成される。キャップ膜31におけるメモリホールMHの中心軸側の側壁にブロック膜32が設けられている。ブロック膜32におけるメモリホールMHの中心軸側の側壁に電荷蓄積膜33が設けられている。電荷蓄積膜33におけるメモリホールMHの中心軸側の側壁にトンネル膜34が設けられている。トンネル膜34におけるメモリホールMHの中心軸側の側壁にチャネルボディ20が設けられ、トンネル膜34はチャネルボディ20に接している。メモリホールMH内におけるチャネルボディ20の内側には、絶縁体36が設けられている。絶縁体36は、例えば、シリコン酸化膜、シリコン酸窒化膜、あるいは空孔である。図2bに示すように、絶縁体36の周囲をチャネルボディ20が筒状に囲み、チャネルボディ20の周囲をトンネル膜34が筒状に囲み、トンネル膜34の周囲を電荷蓄積膜33が筒状に囲み、電荷蓄積膜33の周囲をブロック膜32が筒状に囲み、ブロック膜32の周囲をキャップ膜31が筒状に囲み、キャップ膜31の周囲を電極層WLが筒状に囲んでいる。チャネルボディ20は、メモリセルにおけるチャネルとして機能し、電極層WLはコントロールゲートとして機能し、電荷蓄積膜33はチャネルボディ20から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ20と各電極層WLとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。実施形態の半導体記憶装置は、データの消去書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。メモリセルは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜33は、電荷を捕獲するトラップサイトを多数有し、例えば、シリコン窒化膜、シリコン酸窒化膜を用いることができる。トンネル膜34は、例えば、シリコン酸化膜、シリコン酸窒化膜を用いることができ、電荷蓄積膜33にチャネルボディ20から電荷が注入される際、または電荷蓄積膜33に蓄積された電荷がチャネルボディ20へ拡散する際に電位障壁となる。ブロック膜32及びキャップ膜31は、電荷蓄積膜33に蓄積された電荷が、電極層WLへ拡散するのを防止する。ブロック膜32は、例えば、酸化アルミニウムアルミナ膜、シリコン酸化膜、シリコン酸窒化膜を用いることができる。キャップ膜31には、ブロック膜32よりも窒素濃度が高い膜が用いられ、キャップ膜31は、ブロック膜32よりも電極層WLに対する電荷のブロッキング性が高い。キャップ膜31として、例えば、シリコン窒化膜、シリコン酸化膜、シリコン酸窒化膜を用いることができる。中でも、シリコン窒化膜は、電荷のブロッキング性に優れる。後述するように、電極層WLとの反応種を電極層WLに導入することで、キャップ膜31が形成される。反応種としては、例えば、窒素、酸素を用いることができる。例えば、シリコン層である電極層WLを窒化することで、シリコン窒化膜がキャップ膜31として形成される。あるいは、シリコン層である電極層WLを酸化することで、シリコン酸化膜がキャップ膜31として形成される。あるいは、シリコン層である電極層WLを酸窒化することで、シリコン酸窒化膜がキャップ膜31として形成される。ドレイン側選択ゲートSGD、チャネルボディ20及びそれらの間のゲート絶縁膜35は、ドレイン側選択トランジスタを構成する。ドレイン側選択トランジスタにおけるチャネルボディ20は、ビット線BLと接続されている。ソース側選択ゲートSGS、チャネルボディ20及びそれらの間のゲート絶縁膜36は、ソース側選択トランジスタを構成する。ソース側選択トランジスタにおけるチャネルボディ20は、ソース線SLと接続されている。バックゲートBG、このバックゲートBG内に設けられたチャネルボディ20及び絶縁膜30は、バックゲートトランジスタを構成する。ドレイン側選択トランジスタとバックゲートトランジスタとの間には、各電極層WL4D~WL1Dをコントロールゲートとするメモリセルが複数設けられている。同様に、バックゲートトランジスタとソース側選択トランジスタとの間にも、各電極層WL1S~WL4Sをコントロールゲートとするメモリセルが複数設けられている。それら複数のメモリセル、ドレイン側選択トランジスタ、バックゲートトランジスタおよびソース側選択トランジスタは、チャネルボディ20を通じて直列接続され、U字状の1つのメモリストリングMSを構成する。1つのメモリストリングMSは、複数の電極層WLを含む積層体の積層方向に延びる一対の柱状部CLと、バックゲートBGに埋め込まれ、一対の柱状部CLの下端をつなぐ連結部JPとを有する。このメモリストリングMSがX方向及びY方向に複数配列されていることにより、複数のメモリセルがX方向、Y方向及びZ方向に3次元的に設けられている。また、第1実施形態によれば、図2aに示すように、各電極層WLは、メモリホールMHに向き合う側壁における厚さ方向積層方向の端部に続く角部70を有する。すなわち、角部70は、各電極層WLにおけるメモリホールMH側の側壁から、電極間絶縁層25との界面に続いている。そして、電極層WLの角部70を覆うキャップ膜31の角部には、ブロック膜32側に突出する突起部61が設けられている。キャップ膜31において、突起部61が設けられた部分の突起部61の突出方向の膜厚aは、突起部61が設けられていない他の部分の膜厚bよりも厚い。また、電極層WLの角部70は曲面状に形成され、その電極層WLの角部70の曲率電極層WLの角部70と、キャップ膜31との界面の曲率は、突起部61の曲率突起部61と、ブロック膜32との界面の曲率よりも小さい。突起部61には電界が集中しやすい。したがって、突起部61がない場合に比べて、メモリセルに高い電界を誘起しやすく、より低い電圧での書き込みや消去が可能となり、また、書き込みや消去の動作速度の向上を図れる。電極層WLの角部70は、他の部分よりも電界が高くなりやすい。したがって、電極層WLの角部70に突起部61を設けることで、突起部61による電界アシスト効果を助長しやすくなる。キャップ膜31において、突起部61が設けられた部分は、他の部分よりも膜厚が厚い。また、突起部61が設けられた電極層WLの角部70の曲率は、突起部61の曲率よりも小さい。このため、キャップ膜31において突起部61が設けられた部分の過剰な電界集中による劣化を抑制でき、Endurance繰り返し書き換え特性の低下を抑制できる。すなわち、第1実施形態によれば、動作速度の向上及び動作電圧の低減を図りつつも、信頼性の高い半導体記憶装置を提供できる。次に、図3a~図8bを参照して、第1実施形態の半導体記憶装置におけるメモリセルアレイの製造方法について説明する。図3aに示すように、基板10上には絶縁層11を介してバックゲートBGが設けられる。なお、図3b以降の工程断面図では、基板10及び絶縁層11の図示は省略する。バックゲートBG上にはレジスト94が形成される。レジスト94はパターニングされ、レジスト94には選択的に開口94aが形成される。そのレジスト94をマスクにして、バックゲートBGを選択的にドライエッチングする。これにより、図3bに示すように、バックゲートBGに溝または凹部81が形成される。溝81内には、図3cに示すように、犠牲膜82が埋め込まれる。犠牲膜82は、バックゲートBGに対してエッチング選択性のある材料が用いられる。その後、犠牲膜82を全面エッチングして、図3dに示すように、溝81と溝81との間のバックゲートBGの上面を露出させる。バックゲートBG上及び犠牲膜82上には、図4aに示すように絶縁層41が形成され、その絶縁層41上には、電極層WLと、ノンドープシリコン層42とが交互にそれぞれ複数積層される。電極層WLは、不純物が添加され、導電性を有するシリコン層である。電極層WL間に形成されたノンドープシリコン層42は、後述する工程で最終的には図6a及びbに示す絶縁層25に置き換えられる犠牲層として機能する。最上層の電極層WL上には、絶縁層43が形成される。上記積層体には、絶縁層41に達する溝が形成される。その溝は、犠牲膜82上に形成される。その溝内には、図4bに示す絶縁膜45が埋め込まれる。上記溝を絶縁膜45で埋め込んだ後、全面エッチングにより、積層体の最上層の絶縁層43を露出させる。その絶縁層43上には、図4cに示すように、絶縁層46が形成される。さらに、絶縁層46上には選択ゲートSGが形成され、選択ゲートSG上には絶縁層47が形成される。その後、図5aに示すように、バックゲートBG上の積層体に、ホールhを形成する。ホールhは、図示しないマスクを用いた例えばRIEReactiveIonEtching法で形成される。ホールhの下端は犠牲膜82に達し、ホールhの底部に犠牲膜82aが露出する。ホールhを形成した後、犠牲膜82を例えばウェットエッチングにより除去する。これにより、犠牲膜82は、図5bに示すように除去される。また、電極層WL間のノンドープシリコン層42も、ホールhを通じて除去され、電極層WL間にスペース26が形成される。犠牲膜82とノンドープシリコン層42は、同じエッチング工程で同時に除去することもできるし、それぞれ別のエッチング工程で除去することもできる。バックゲートBG、電極層WLおよび選択ゲートSGは、犠牲膜82及びノンドープシリコン層42とは異なる材料からなり、上記エッチング時に除去されない。犠牲膜82の除去により、図5bに示すように、バックゲートBGに溝81が形成される。1つの溝81には、一対のホールhのそれぞれの下端がつながっている。すなわち、一対のホールhのそれぞれの下端が1つの共通の溝81とつながり、1つのU字状のメモリホールMHが形成される。メモリホールMHの形成後、図6aに示すように、電極層WL間に絶縁層25を形成し、さらにメモリホールMHの内壁に、前述した絶縁膜30を形成する。第1実施形態によれば、キャップ膜31に突起部61が形成されるが、この形成方法については、図7a~図8bを参照して、後で詳述する。メモリホールMHにおける選択ゲートSGが露出している側壁にはゲート絶縁膜35、36が形成される。さらに、メモリホールMH内における絶縁膜30及びゲート絶縁膜35、36の内側に、チャネルボディ20としてシリコン膜を形成する。この後、全面エッチングにより、絶縁層47の表面を露出させる。次に、フォトリソグラフィとエッチングにより、図6bに示すように、絶縁層47及び選択ゲートSGに、絶縁層46に達する溝を形成する。これにより、選択ゲートSGは、ドレイン側選択ゲートSGDと、ソース側選択ゲートSGSに分断される。さらに、その後、図1に示すソース線SL及びビット線BLなどが形成される。次に、キャップ膜31の突起部61の形成方法について説明する。キャップ膜31の突起部61を形成するにあたっては、まず、電極層WLに突起部を形成する加工をした上で、その電極層WLの突起部を窒化して、シリコン窒化膜の突起部61とする。図7aは、ホールhおよび電極間スペース26を形成した後の状態を表す。ホールhおよび電極間スペース26を形成した後、電極層WLをウェットエッチングして、図7bに示すように、電極層WLの角部に、ホールh側に突出した電極層WLの突起部71を形成する。この突起部71の形成には、例えば、電極層WLにおける不純物濃度の違いを利用する方法がある。電極層WLとして、例えばボロンBを不純物として含むシリコン層を形成するときに、突起部71を形成したい部分あるいはその部分を含むレイヤーのボロン濃度を他の部分よりも高くなるようにする。その状態で、例えばTMYトリメチル-2ヒドロキシエチルアンモニウムハイドロオキサイドを用いて電極層WLをエッチングすると、ボロンが低濃度の部分のエッチングレートが高濃度の部分よりも高くなり、図7bに示すように、ボロン濃度が高い部分が突起部71として残るように制御することが可能となる。電極層WLに突起部71を形成した後、シリコン層である電極層WLの露出表面側を窒化して、その露出表面側に図7cに示すようにシリコン窒化膜であるキャップ膜31が形成される。例えば、処理室内にNH3ガスを導入して、基板を1050°Cに加熱する熱窒化法による処理を10分間行うことで、電極層WLを窒化することができる。あるいは、処理室内にNH3ガスと、フッ素を含むガス例えば、CF4ガス、SF6ガス、NH6ガスを導入して、基板を900°Cに加熱するプラズマ窒化法による処理を30分間行うことで、電極層WLを窒化することができる。電極層WLの窒化処理時、図8aに示すように、電極層WLの突起部71は複数方向から等方的に、窒化種Nを含むガス100にさらされ、突起部71の全体に窒化反応が進む。結果として、図8bに示すように、電極層WLの窒化により形成されたキャップ膜31において、突起部61が設けられた部分の膜厚電極層WLとの界面に対して垂直な方向の厚さを、突起部61が設けられていない他の部分の膜厚に比べて厚くすることができ、信頼性を高くできる。また、電極層WLの角部70も複数方向から等方的に窒化種Nを含むガス100にさらされる。このため、窒化反応条件時間、温度などを適切に制御することで、電極層WLの角部70角部70とキャップ膜31との界面を曲面状にすることができる。電極層WLに突起部71を加工する他の方法として、TMY処理前に電極層WLを結晶化させる方法を用いることもできる。電極層WLは、例えばアモルファスシリコン層として形成され、そのアモルファスシリコンの状態で、図7aに示すステップまで進めされる。この後、例えば、処理室内に窒素ガスN2ガスを導入して、基板を850°Cに加熱する処理を30分間行って、電極層WLを多結晶化する。多結晶シリコンに対するTMYエッチングでは、多結晶シリコンにおける部分ごとの結晶軸方向の違いでエッチングレートが異なり、電極層WLに凹凸、すなわち突起部を形成することができる。この場合、突起部を形成する位置の制御は難しく、必ずしも角部に突起部が形成されるとは限らない。しかしながら、電極層WLの側壁に突起部が形成された構造でも、その突起部を利用した電界アシスト効果により、書き込み、消去特性の向上を図れる。また、電極層WLの側壁に突起部が形成された場合でも、前述した窒化処理を行うことで、突起部の全体を窒化させることができる。結果として、キャップ膜31の側壁に突起部が設けられた構造においても、そのキャップ膜31において突起部が設けられた部分の膜厚電極層WLとの界面に対して垂直な方向の厚さは、突起部が設けられていない他の部分の膜厚に比べて厚くすることができる。第2実施形態図9は、第2実施形態によるメモリセルの模式断面図である。第2の実施形態のメモリセルにおいても各電極層WLとチャネルボディ20との間には、電極層WL側から順に、キャップ膜31、ブロック膜32、電荷蓄積膜33、およびトンネル膜34が設けられている。例えば、シリコン層である電極層WLの表面側が窒化されることで、キャップ膜31としてシリコン窒化膜が形成される。また、第2実施形態においても、各電極層WLは、メモリホールMHに向き合う側壁における厚さ方向の端部に続く角部70を有する。すなわち、角部70は、各電極層WLにおけるメモリホールMH側の側壁から、電極間絶縁層25との界面に続いている。そして、電極層WLの角部70を覆うキャップ膜31の角部62の膜厚aは、キャップ膜31における角部62以外の他の部分の膜厚bよりも厚い。また、電極層WLの角部70は曲面状に形成され、その電極層WLの角部70の曲率電極層WLの角部70と、キャップ膜31との界面の曲率は、キャップ膜31の角部62の曲率角部62と、ブロック膜32との界面の曲率よりも小さい。したがって、電極層WLの角部70に対する電界集中を緩和でき、またキャップ膜31の角部62の劣化を抑制できる。この結果、Endurance繰り返し書き換え特性の低下を抑制でき、信頼性の高い半導体記憶装置を提供できる。キャップ膜31を形成するにあたっては、第1実施形態と同様に、図10aに示すステップまで進められた後、シリコン層である電極層WLの露出表面側を窒化して、その露出表面側に図10bに示すようにシリコン窒化膜であるキャップ膜31が形成される。例えば、処理室内にNH3ガスを導入して、基板を1050°Cに加熱する熱窒化法による処理を10分間行うことで、電極層WLを窒化することができる。あるいは、処理室内にNH3ガスと、フッ素を含むガス例えば、CF4ガス、SF6ガス、NH6ガスを導入して、基板を900°Cに加熱するプラズマ窒化法による処理を30分間行うことで、電極層WLを窒化することができる。電極層WLの窒化処理時、電極層WLの角部70は複数方向から等方的に窒化種Nを含むガスにさらされる。このため、角部70では、複数方向からの等方的な窒化反応が促進され、電極層WLの窒化により形成されたキャップ膜31において、角部62の膜厚電極層WLとの界面に対して垂直な方向の厚さが、角部62以外の他の部分の膜厚に比べて厚くなる。さらに、窒化反応条件時間、温度などを適切に制御することで、電極層WLの角部70角部70とキャップ膜31との界面を曲面状にすることができる。第3実施形態図11a及びbは、第3実施形態によるメモリセルの模式断面図である。図11bは、基板側に位置する下層メモリセル92を表し、図11aは、その下層メモリセル92よりも上層にある上層メモリセル91を表す。図11a及びbにおいて、それら上層メモリセル91及び下層メモリセル92に共通なメモリホールMHの中心軸を1点鎖線で表す。現状、前述した積層体を貫通するホールを形成するにあたって、側壁が基板表面に対して垂直なホールを形成することは困難であり、断面形状においてホールの側壁がV字状のテーパーを持つ形状になりやすい。すなわち、深くなるにしたがってホール径が徐々に小さくなる傾向にあり、メモリホールMHにおける基板側の下部のホール径は、その下部よりも浅い位置の上部のホール径よりも小さくなる。電極層WLの積層数が多くなり、ホールのアスペクト比が大きくなればなるほど、上層と下層間でのホール径の差が大きくなる。ホール径のばらつきにより、上下のメモリセル間での印加電界が変わり、書き込み、消去動作におけるメモリセル間での絶縁膜劣化量や電荷保持特性がばらつく懸念がある。すなわち、ホール径の相対的に大きな上層メモリセル91と、ホール径の相対的に小さな下層メモリセル92とで同一トンネル電界となるように電圧を印加した場合、ブロック膜にかかる電界が、上層メモリセル91で相対的に強くなりendurance特性劣化が生じやすい。そこで、第3実施形態によれば、図11a及びbに示すように、メモリホールMHの上部の周囲のキャップ膜31の膜厚を、メモリホールMHの下部の周囲のキャップ膜31の膜厚よりも厚くしている。これにより、上下のメモリセル間での電界差を緩和することができ、特性ばらつきを抑制し、また高い信頼性を実現できる。ホール下部よりも浅い位置にあり、ホール径も大きいホール上部では、キャップ膜31を形成する窒化処理時に、ホール下部よりも、窒素または窒素を含むガス密度が高くなり、窒化反応が促進され、厚いシリコン窒化膜キャップ膜31を形成することができる。付記1実施形態によれば、半導体記憶装置の製造方法は、基板上に、複数の電極層を積層する工程と、前記複数の電極層の積層方向を貫通するホールを形成する工程と、前記電極層における前記ホール側の側壁および前記側壁に続く角部に、前記電極層との反応種を導入し、前記側壁及び前記角部に、前記側壁よりも前記角部で膜厚が厚いキャップ膜を形成する工程と、を備えている。付記2また、実施形態によれば、シリコン層である前記電極層の前記側壁及び前記角部を窒化することで、前記キャップ膜としてシリコン窒化膜が形成される。付記3また、実施形態によれば、半導体記憶装置の製造方法は、前記ホールを形成した後、前記電極層をウェットエッチングして、前記側壁または前記角部に、前記ホール側に突出した突起部を形成する工程をさらに備えている。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。