所定周期のクロック信号を出力する発振回路と、前記クロック信号の1本の配線に直列接続され、トータル遅延時間が前記所定周期よりも長い複数の遅延回路と、前記複数の遅延回路に対応して前記1本の配線に接続された複数の分割昇圧回路と、を含むことを特徴とする昇圧回路。最後段の前記遅延回路の後方側及び前記遅延回路の所定個数おきの前記1本の配線にそれぞれ、前記クロック信号を個別にスイッチングする論理回路を挿入接続したことを特徴とする請求項1に記載の昇圧回路。前記論理回路は、前記クロック信号を一方の入力とし、個別の制御電圧を他方の入力とするアンド回路であることを特徴とする請求項2に記載の昇圧回路。所定周期のクロック信号を出力する発振回路の1本の配線に複数の遅延回路を直列接続し、前記複数の遅延回路のトータル遅延時間を前記所定周期よりも長くし、前記1本の配線にはさらに、前記複数の遅延回路のそれぞれに対応するように複数の分割昇圧回路を接続することにより、これら複数の分割昇圧回路に、前記発振回路からのクロック信号を順次遅延させて供給することを特徴とする昇圧回路の給電方法。最後段の前記遅延回路の後方側及び前記遅延回路の所定個数おきの前記1本の配線にそれぞれ、前記クロック信号を個別にスイッチングする論理回路を挿入接続することにより、駆動する前記分割昇圧回路の台数を変更可能にしたことを特徴とする請求項4に記載の昇圧回路の給電方法。図8に示す、多相発振回路110から多相のクロック信号を出力する方式では多相発振回路110から分割された各チャージポンプ回路100-1~100-7まで、クロック信号Clock-1~Clock-7を別々に配線する必要がある。このため、分割数が増大すると、多相発振回路が大きくなるだけでなく、クロック信号の配線が長くなって配線面積が増加する欠点があり、分割数に限界があった。一方、特許文献1に開示された昇圧回路では、分割されたチャージポンプ回路毎に制御回路を備える。特許文献1の昇圧回路ではまた、電流ピークをずらしてノイズを低減するために、位相のずれたクロックの生成が必要となる。今、仮に、クロックの周期を15ns、電流ピーク継続時間を1.5nsとすれば、1.5nsずつ10分割して10相駆動とすれば、電流ピークをもっとも均等に分散することが出来る。しかし、このために、単一のクロックの位相を遅延回路でずらすため、発振回路の周期と遅延回路の特性の違いから、電流ピークの偏りを生じる可能性があった。以上のように、複数の分割昇圧回路チャージポンプ回路からなるこれまでの分割型の昇圧回路では、以下のような共通の課題を有している。1位相の異なる複数の動作クロックを発生するクロック発生回路発振回路内部の遅延回路の特性のばらつきにより、分割昇圧回路の動作タイミングが偏り、ノイズの抑制が期待通りに行われない。2クロック発生回路からそれぞれ個別の配線が必要なため配線面積が増加する。そこで、本発明の課題は、簡略化された回路構成でノイズ低減効果を持つ多相駆動型の昇圧回路を実現しようとするものである。本発明はまた、少ないクロック配線本数で済む多相駆動型の昇圧回路及びその給電方法を実現しようとするものである。本発明の一態様によれば、所定周期のクロック信号を出力する発振回路と、前記クロック信号の1本の配線に直列接続され、トータル遅延時間が前記所定周期よりも長い複数の遅延回路と、前記複数の遅延回路に対応して前記1本の配線に接続された複数の分割昇圧回路と、を含むことを特徴とする昇圧回路が提供される。本発明の別の態様によれば、所定周期のクロック信号を出力する発振回路の1本の配線に複数の遅延回路を直列接続し、前記複数の遅延回路のトータル遅延時間を前記所定周期よりも長くし、前記1本の配線にはさらに、前記複数の遅延回路のそれぞれに対応するように複数の分割昇圧回路を接続することにより、これら複数の分割昇圧回路に、前記発振回路からのクロック信号を順次遅延させて供給することを特徴とする昇圧回路の給電方法が提供される。本発明によれば、通常の発振回路と1本のクロック配線で多相駆動を実現できるので、駆動の相数を増やし易く、結果的にノイズを低減できるという効果を奏する。本発明に係る昇圧回路は、発振回路からの1本のクロック信号配線に、トータル遅延時間がクロック信号の周期よりも長い複数の遅延素子を直列に分散して配置すると共に、それぞれの遅延素子に対応する分割昇圧回路、例えばチャージポンプ回路を接続配置した構成を持つ。このような構成によれば、分散個数が増加することで遅延回路の遅延時間のばらつきによる影響を平均化することができる。[第1の実施形態]図1~図6を参照して、本発明による昇圧回路の第1の実施形態について説明する。図1において、昇圧回路は、単一の発振回路10の出力に、2個のインバータを直列接続して成る、複数の遅延回路20を直列に接続し、隣接する遅延回路20の間、最前段一段目の遅延回路20の前方側下流側、最後段の遅延回路20の後方側上流側にそれぞれ、チャージポンプ回路分割昇圧回路30を接続してなる。本実施形態では、遅延回路20の段数nが34個であり、この場合、チャージポンプ回路30の個数は35個n1=35となる。これにより、35相の昇圧回路を1本のクロック配線で実現している。図2はチャージポンプ回路30の一例を示す。図2に示すチャージポンプ回路は相補型回路方式と呼ばれる。この種のチャージポンプ回路では、一対のトランジスタの一方にはインバータ31、コンデンサC1を介してクロック信号Clockが供給され、一対のトランジスタの他方には2個のインバータを直列接続して成る遅延回路35、コンデンサC2を介してクロック信号Clockが供給される。これにより、コンデンサC1、C2は逆相で動作する。遅延回路20は任意の遅延量のものを使用できるが、ここでは、仮に、図3に示した遅延回路中で使用しているインバータ21と厳密に同一の遅延量を持ち、その遅延量が1nsであると仮定する。後述するように、34段の遅延回路20のトータル遅延時間は発振回路10の所定の発振周期よりも長くなるようにされる。図4は、図3に示したインバータ21の一例を示す。図5は図1に示した発振回路10の一例を示す。この発振回路10は、図3に示した遅延回路20を7個直列接続したものと、図4に示した1個のインバータ21とをリング状に接続したリング発振器の構成を持つ。クロック信号Clockは最前段一段目と二段目の遅延回路の間から出力される。ここで、図3に示した遅延回路1個は図4に示したインバータを2個使っているから、図5に示した発振回路10の総遅延量は、インバータ21の遅延量1nsをも加えると、図4に示したインバータ1個の遅延量1nsの15倍=1ns×2×71ns、つまり15nsを所定の発振周期として発振する。これに対して、図1中の各チャージポンプ回路30は、クロック信号Clockを、遅延回路20、つまりインバータ2個の遅延量で順次ずらして駆動しているから、35相分全体ではインバータ21の遅延量の70倍、つまり70nsの遅延量を持つことになる。この場合の電流波形を示した図が図6である。発振回路10の発振周期が15nsの場合、2nsずつずれた電流ピークが15ns毎に発生し、それが35相分重なるから、図6に示すとおり、最大で3つの電流ピークが重なることになる。従って、35相÷3で約11相分割と同程度の電流分散効果を持つことになる。ここでは図3に示した遅延回路20中で使用しているインバータ21と同一の遅延量1nsを持つものと仮定したため3つの電流ピークが重なる結果となったが、これを少しずらしてやることで、電流ピークの重なりは更に減少させることが出来る。また、同一サイズ、同一負荷容量のインバータであっても、厳密に遅延量をあわせることは困難であるから、実際には、遅延回路のバラツキによって、更に電流ピークは分散すると考えられる。前述した特許文献1の昇圧回路では、遅延回路のバラツキがピーク電流の偏りにつながったが、本実施形態によれば遅延回路のバラツキによって、かえって、電流ピークを削減する効果が期待できる。[第1の実施形態の効果]第1の実施形態によれば、通常の発振回路と1本のクロック配線で、多相駆動を実現できることから、駆動の相数を増やし易く、結果的にノイズを低減できる。[第2の実施形態]図7は本発明の第2の実施形態による昇圧回路を示す。第2の実施形態が第1の実施形態と異なる点は、クロック信号Clockの配線にアンド論理積回路40論理回路を挿入した形態を持つことである。ここでは、最後段の遅延回路20の後方上流側と、遅延回路20の6段おきにアンド回路40合計5個を挿入している。各アンド回路40の一方の入力端子にクロック信号Clockが入力され、他方の入力端子CLRLO~CTRL4にそれぞれ制御電圧が入力される。このような構成によれば、各アンド回路40の入力端子CLRLO~CTRL4の電圧を個別に制御することによって、動作するチャージポンプ回路の台数を変更する機能を持つことができる。なお、各アンド回路は、前述したインバータ1個当たりの遅延量と同程度の遅延量を持つ。このような遅延量が得られる回路であれば、アンド回路はスイッチング機能を持つ別の論理回路で実現されても良い。[第2の実施形態の効果]第2の実施形態による昇圧回路は、例えば、必要とする電力が少ない待機動作中は最初の7台のみの動作、必要とする電力が多いアクティブ動作中は35台の動作とすれば待機動作中のノイズを更に低減することができる。