"セルデータを記憶するセルデータ記憶部と、前記セルデータ記憶部からセルデータを読み出して自動配置配線を行うレイアウト部と、を備え、前記セルデータは、ターゲットセルに対する配置の状況に応じた遅延を当該ターゲットセルに対して付加する遅延考慮フィラーセルの情報を有する、半導体集積回路のレイアウト装置。前記レイアウト部は、前記遅延考慮フィラーセルを、前記ターゲットセルのゲートに垂直な方向に、当該ターゲットセルと隣接して配置することを特徴とする請求項1に記載の半導体集積回路のレイアウト装置。前記レイアウト部は、前記遅延考慮フィラーセルを、レイアウトスペースの空き領域に配置することを特徴とする請求項1又は2に記載の半導体集積回路のレイアウト装置。前記セルデータは、前記ターゲットセルに対する配置の状況に応じた異なる遅延を当該ターゲットセルに対してそれぞれ付加する複数の遅延考慮フィラーセルの情報を有する請求項1~3のいずれか一項に記載の半導体集積回路のレイアウト装置。セルデータを記憶するセルデータ記憶部と、前記セルデータ記憶部からセルデータを読み出して自動配置配線を行うレイアウト部と、を備え、前記レイアウト部は、さらに、レイアウトスペースの空き領域にポリシリコン層形状を配置可能であって、ターゲットセルに対する配置の状況に応じた遅延を当該ターゲットセルに対して付加するように前記ポリシリコン層形状を配置する半導体集積回路のレイアウト装置。セルデータを用いた半導体集積回路のレイアウト方法であって、セルデータを読み出して自動配置配線し、ターゲットセルに対する配置の状況に応じた遅延を当該ターゲットセルに対して付加するための遅延考慮フィラーセルを配置する、半導体集積回路のレイアウト方法。前記ターゲットセルのゲートに垂直な方向に、当該ターゲットセルと隣接して前記遅延考慮フィラーセルを配置することを特徴とする請求項6に記載の半導体集積回路のレイアウト方法。レイアウトスペースの空き領域に前記遅延考慮フィラーセルを配置することを特徴とする請求項6又は7に記載の半導体集積回路のレイアウト方法。前記ターゲットセルに対する配置の状況に応じた異なる遅延を当該ターゲットセルに対してそれぞれ付加する複数の遅延考慮フィラーセルのうち、何れかの遅延考慮フィラーセルを選択して配置することを特徴とする請求項6~8のいずれか一項に記載の半導体集積回路のレイアウト方法。セルデータを用いた半導体集積回路のレイアウト方法であって、セルデータを読み出して自動配置配線し、ターゲットセルに対する配置の状況に応じた遅延を当該ターゲットセルに対して付加するためのポリシリコン層形状を配置する、半導体集積回路のレイアウト方法。半導体集積回路のレイアウトに用いられるセルデータであって、ターゲットセルに対する配置の状況に応じた遅延を当該ターゲットセルに対して付加する遅延考慮フィラーセルの情報を有するセルデータ。半導体集積回路のレイアウトに用いられるセルデータであって、ターゲットセルに対する配置の状況に応じた異なる遅延を当該ターゲットセルに対して付加する複数の遅延考慮フィラーセルの情報を有するセルデータ。請求項11又は12に記載のセルデータを生成するセルデータ生成装置。上述のように、従来技術では、リソばらつきを低減することにより、タイミング違反の増加を抑制している。しかし、従来技術では、サインオフ時のタイミング検証においてタイミング違反が検出された場合、これまでと同様に、タイミング違反を解消するためのディレイセルの挿入や各セルの再配置及び再配線が必要となる。つまり、設計の後戻りが発生する。それにより、従来技術では、タイミング違反を解消するためのディレイセルを挿入する必要が生じ、消費電力が増大するという問題があった。また、各セルの再配置及び再配線により、工数が増大するという問題があった。このように、従来技術では、タイミング検証においてタイミング違反が検出された場合、このタイミング違反を解消することが容易でなく、工数が増大するという問題があった。本発明の一態様にかかる半導体集積回路のレイアウト装置は、セルデータを記憶するセルデータ記憶部と、前記セルデータ記憶部からセルデータを読み出して自動配置配線を行うレイアウト部と、を備え、前記セルデータは、ターゲットセルに対する配置の状況に応じた遅延を当該ターゲットセルに対して付加する遅延考慮フィラーセルの情報を有する。また、本発明の一態様にかかる半導体集積回路のレイアウト装置の別の態様は、セルデータを記憶するセルデータ記憶部と、前記セルデータ記憶部からセルデータを読み出して自動配置配線を行うレイアウト部と、を備え、前記レイアウト部は、さらに、レイアウトスペースの空き領域にポリシリコン層形状を配置可能であって、ターゲットセルに対する配置の状況に応じた遅延を当該ターゲットセルに対して付加するように前記ポリシリコン層形状を配置する。また、本発明の一態様にかかる半導体集積回路のレイアウト方法は、セルデータを用いた半導体集積回路のレイアウト方法であって、セルデータを読み出して自動配置配線し、ターゲットセルに対する配置の状況に応じた遅延を当該ターゲットセルに対して付加するための遅延考慮フィラーセルを配置する。また、本発明の一態様にかかる半導体集積回路のレイアウト方法の別の態様は、セルデータを用いた半導体集積回路のレイアウト方法であって、セルデータを読み出して自動配置配線し、ターゲットセルに対する配置の状況に応じた遅延を当該ターゲットセルに対して付加するためのポリシリコン層形状を配置する。また、本発明の一態様にかかるセルデータは、半導体集積回路のレイアウトに用いられるセルデータであって、ターゲットセルに対する配置の状況に応じた遅延を当該ターゲットセルに対して付加する遅延考慮フィラーセルの情報を有する。また、本発明の一態様にかかるセルデータの別の態様は、半導体集積回路のレイアウトに用いられるセルデータであって、ターゲットセルに対する配置の状況に応じた異なる遅延を当該ターゲットセルに対して付加する複数の遅延考慮フィラーセルの情報を有する。上述のような回路構成により、タイミング検証においてタイミング違反が検出された場合でも、タイミング違反を容易に解消することができるため、工数の増大を抑制すること等ができる。本発明により、タイミング検証においてタイミング違反が検出された場合でも、タイミング違反を容易に解消して工数の増大を抑制すること等が可能な半導体集積回路のレイアウト装置、レイアウト方法及びそれらに用いられるセルデータを提供することができる。以下、添付図面を参照して、本実施の形態にかかる半導体集積回路の自動レイアウト装置、レイアウト方法及びそれらに用いられるセルデータについて説明する。本実施の形態では、セルベースICの設計を行う半導体回路設計支援装置を一例に説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。実施の形態1図1~図4を参照して、本発明の実施の形態1にかかる自動レイアウト装置レイアウト装置10の構成について説明する。図1は、本実施の形態にかかる自動レイアウト装置10の構成図である。図2及び図3は、遅延考慮セルデータ生成フェーズにおける自動レイアウト装置10の一部を示す構成図である。図4は、チップレイアウトフェーズにおける自動レイアウト装置10の一部を示す構成図である。なお、本願の発明者は、セル全体に占めるポリシリコン層の割合、即ち、セル全体に占めるゲートサイズの割合以下、単にゲート密度と称すの異なる複数のフィラーセルを準備し、各フィラーセルをあるセルターゲットセルの近傍に配置したところ、リソグラフィの影響を受けて、フィラーセルの種類及び配置位置に応じた遅延が当該ターゲットセルに付加されることを発見した。本実施の形態にかかる自動レイアウト装置10は、これらのフィラーセル遅延考慮フィラーセルに関するデータを記憶し、タイミング違反が発生したパス上のセルターゲットセル近傍に最適な遅延考慮フィラーセルを配置することにより、ターゲットセルの遅延を調整し、タイミング違反を容易に解消することを特徴とする。図1に示すように、自動レイアウト装置10は、バス16を介して相互に接続されるCPU11と、RAM12と、記憶装置13と、入力装置14と、出力装置15と、を備える。記憶装置13はハードディスクやメモリ等に例示される外部記憶装置である。また、入力装置14は、キーボードやマウス等のユーザによって操作されることで、各種データをCPU11や記憶装置13に出力する。出力装置15は、モニタやプリンタに例示され、CPU11から出力される半導体装置のレイアウト結果をユーザに対し視認可能に出力する。記憶装置13は、自動レイアウト用のセルライブラリ21と、制約情報22と、ネットリスト23と、自動レイアウトプログラム24と、を格納している。CPU11は、入力装置14からの入力に応答して、記憶装置13内の自動レイアウトプログラム24を実行し、セルライブラリ21の生成又は変換処理、セルの配置及び配線処理を行う。この際、記憶装置13からの各種データやプログラムはRAM12に一時格納され、CPU11は、RAM12内のデータを用いて各種処理を実行する。セルライブラリ21は、内部が既にレイアウト設計されたマクロセルに関するデータ以下、単にセルデータと称すの集合である。セルライブラリ21には、NANDやフリップフロップなどの基本的回路を含むマクロセルから、RAMやROM、CPUコア等の大規模回路を含むマクロセルが登録される。セルライブラリ21には、図2~図4に示すように、各セルに関するデータである一般セルデータ211が記憶される。セルライブラリ21には、さらに、後述する遅延考慮セルデータ生成フェーズを経て、遅延考慮フィラーセルに関するデータである遅延考慮フィラーセルデータ212と、各遅延考慮フィラーセルに基づく遅延情報が各セルに追加された遅延考慮セルデータ213と、が記憶される。本実施の形態では、これらのセルデータには、セル内のピン配置に関する情報とセル枠セル外形データに加え、セル内部の拡散層やゲートの座標に関する情報も含まれている場合を例に説明する。なお、セル内部の拡散層やゲートの座標に関する情報が、レイアウトデータとして別に設けられる構成であっても良い。制約情報22には、レイアウト部配置配線ツール242がチップ上にセルを配置したり配線したりする場合に用いられる、配線幅やセル間隔等の設計ルール及びタイミング制約等が規定される。ネットリスト23は、各セルの接続情報を示す論理回路設計結果である。半導体集積回路の自動レイアウトプログラム24は、CPU11によって実行されることにより、コンピュータに、セルデータ生成部241及びレイアウト部242の各機能を実現する。セルデータ生成部241は、各セルのデータを生成する部である。レイアウト部242は、必要なセルをチップ上に配置し、配線した後、レイアウトデータを出力する部である。セルデータ生成部241は、図2に示すように、遅延考慮セルデータ生成フェーズにおいて、ゲート密度の異なる複数の遅延考慮フィラーセルに関するデータを、遅延考慮フィラーセルデータ212として生成し、セルライブラリ21に記憶させる。レイアウト部242は、一般セルデータ211、遅延考慮フィラーセルデータ212、及び制約情報22に基づいて、セルターゲットセル及びその周辺セル及び遅延考慮フィラーセルの仮配置を行い、遅延考慮セルデータ213生成用に用いられる測定用レイアウトデータを出力する。その後、セルデータ生成部241は、図3に示すように、遅延考慮セルデータ生成フェーズにおいて、一般セルデータ211と、ターゲットセルの種類、遅延考慮フィラーセルの種類及び配置条件の異なる複数の測定用レイアウトデータから得られた複数の遅延情報とに基づいて、遅延考慮セルデータ213を生成する。より具体的には、セルデータ生成部241は、一般セルデータ211に含まれる各セルに対し、対応する遅延情報を追加して、遅延考慮セルデータ213として生成する。そして、レイアウト部242は、図4に示すように、チップレイアウトフェーズにおいて、一般セルデータ211、遅延考慮フィラーセルデータ212、遅延考慮セルデータ213、ネットリスト23、及び制約情報22に基づいて、必要なセルをチップ上に配置し、配線した後、チップレイアウトデータを出力する。このとき、レイアウト部242は、一般セルデータ211に含まれる各セルのピン配置や各セルの大きさを参照し、制約情報22に含まれる配線幅やセル間隔等の設計ルール及び配線遅延等を考慮して各セルの配置及び配線を行う。なお、レイアウト部242は、一般セルデータ211以外の、遅延考慮フィラーセルデータ212、遅延考慮セルデータ213、ネットリスト23、及び制約情報22に基づいて、チップレイアウトデータを出力する構成であってもよい。この場合、レイアウト部242は、一般セルデータ211に代えて、遅延考慮セルデータ213に含まれる各セルのピン配置や各セルの大きさを参照し、各セルの配置及び配線を行う。次に、本実施の形態にかかる自動レイアウト装置10による自動レイアウト処理について、詳細に説明する。本実施の形態にかかる自動レイアウト装置10は、主として、遅延考慮セルデータ生成フェーズと、チップレイアウトフェーズと、の2つのフェーズによって自動レイアウト処理を行う。さらに自動レイアウト装置10は、チップレイアウトフェーズにおいて、主として、セルの配置及び配線処理と、遅延考慮フィラーセルの配置によるタイミング調整と、を行う。なお、遅延考慮セルデータ生成フェーズは、チップレイアウトフェーズとは別に、予め実行されていても良い。この場合、自動レイアウト装置10は、遅延考慮セルデータ生成装置として機能する。遅延考慮セルデータ生成フェーズ遅延考慮セルデータ生成フェーズとは、セルデータ生成部241が、一般セルデータ211として登録されている各セルに対して、遅延考慮フィラーセルに基づく遅延情報を追加し、遅延考慮セルデータ213として生成するフェーズのことである。以下、具体的に説明する。図5は、本実施の形態にかかる遅延考慮セルデータ213の生成手順を示すフローチャートである。まず、セルデータ生成部241は、ゲート密度の異なる複数の遅延考慮フィラーセルデータ212を生成するS100。図6A~図6Fに、遅延考慮フィラーセルの一例を示す。図6A~図6Fの例では、ゲートであるポリシリコン層101が紙面の縦方向に配置され、それらのポリシリコン層を紙面の横方向から挟むように拡散層102が2列に配置される。図6Aは、ゲート密度が中程度の遅延考慮フィラーセル100Aである。図6Bは、セル内部において、紙面の右側のゲート密度が高い遅延考慮フィラーセル100Bである。図6Cは、セル内部において、紙面の右側のゲート密度が低い遅延考慮フィラーセル100Cである。図6Dは、図6Aと同様に、ゲート密度が中程度の遅延考慮フィラーセル100Dである。図6Eは、セル内部において、紙面の左側のゲート密度が高い遅延考慮フィラーセル100Eである。図6Fは、セル内部において、紙面の左側のゲート密度が低い遅延考慮フィラーセル100Fである。なお、本実施の形態では、ゲート密度が異なる複数の遅延考慮フィラーセルが用いられる場合について説明しているが、これに限られない。ターゲットセルに与える遅延の影響を調整可能であれば、ゲートの形状ポリシリコン層の形状が異なる複数の遅延考慮フィラーセルが用いられても良い。次に、レイアウト部242は、遅延考慮セルデータ213生成のための、ターゲットセル及び周辺セルの仮配置を行うS101。以下の説明では、便宜上、ターゲットセル及び周辺セルが仮配置された状態のレイアウトデータを中間レイアウトデータと称す。図7~図9に、中間レイアウトデータの一例を示す。図7の例では、紙面中央に、一般セルデータ211に含まれる複数のセルのうち選択された何れかのセルが、ターゲットセル103として配置される。そして、ターゲットセル103を囲むように、複数のセル例えば、最も使用率の高いセルが周辺セル104として配置される。なお、図7の例では、ターゲットセル103の左側面に隣接する領域は、空き領域となっている。図8の例では、紙面中央にターゲットセル103が配置され、ターゲットセル103を囲むように複数の周辺セル104が配置される。なお、図8の例では、ターゲットセル103の右側面に隣接する領域は、空き領域となっている。図9の例では、紙面中央にターゲットセル103が配置され、ターゲットセル103を囲むように複数の周辺セル104が配置される。なお、図7の例では、ターゲットセル103の右側面及び左側面に隣接するそれぞれの領域は、空き領域となっている。本実施の形態では、レイアウト部242は、まず、図7に示すようなターゲットセル及び周辺セルの仮配置を行う。次に、レイアウト部242は、中間レイアウトデータの空き領域に、何れかの遅延考慮フィラーセルを配置してS102、測定用レイアウトデータを出力するS103。例えば、レイアウト部242は、図7に示す中間レイアウトデータの空き領域に、図6Aに示す遅延考慮フィラーセル100Aを配置して、測定用レイアウトデータを出力する。その後、別ツールであるリソグラフィシミュレータ不図示が、この測定用レイアウトデータに対してリソグラフィシミュレーションを実施して、仮想のウエハ形状を生成するS104。この仮想のウエハ形状に基づいて、実効的なトランジスタのチャネル長L及びチャネル幅Wが算出される。その後、別ツールであるアナログシミュレータ不図示が、仮想のウエハ形状から算出されたL/Wに基づいてシミュレーションを実施して、遅延考慮フィラーセル100Aがターゲットセル103に与える遅延の影響を測定するS105。アナログシミュレータには、例えば、SPICEシミュレータが用いられる。なお、これらのシミュレータは、自動レイアウト装置10の機能の一部として設けられていても良い。その後、レイアウト部242は、まだ選択されていない遅延考慮フィラーセルがある場合S106のNO、その遅延考慮フィラーセルに置き換えてS107、新たな測定用レイアウトデータを出力するS103。例えば、レイアウト部242は、図7に示す中間レイアウトデータの空き領域に、図6Bに示す遅延考慮フィラーセル100Bを配置して、新たな測定用レイアウトデータを出力する。その後は、上述と同様の処理が繰り返されるS103~S107。本実施の形態では、レイアウト部242は、図7に示す中間レイアウトデータの空き領域に、図6A~図6Cに示す遅延考慮フィラーセル100A,100B,100Cを順に配置して、それぞれ測定用レイアウトデータを出力する。そして、これらの測定用レイアウトデータにおいて、ゲート密度の異なる遅延考慮フィラーセルによってターゲットセル103が受ける遅延の影響は測定される。レイアウト部242は、対象となる全ての遅延考慮フィラーセルが選択され、それらによってターゲットセル103が受ける遅延の影響が測定された場合S106のYES、周辺セル104の配置位置を変更して異なる位置に空き領域を作るS108のNO、S109。例えば、レイアウト部242は、周辺セル104の配置位置を変更することにより、図7に示す中間レイアウトデータから図8に示す中間レイアウトデータに変更する。その後は、上述と同様の処理が繰り返されるS102~S109。本実施の形態では、レイアウト部242は、図7~図9に示すような仮配置を順に行い、それぞれに対して各遅延考慮フィラーセルを順に配置して、それぞれ測定用レイアウトデータを出力する。そして、これらの測定用レイアウトデータにおいて、配置位置の異なる各遅延考慮フィラーセルによってターゲットセル103が受ける遅延の影響は測定される。なお、図7及び図9に示すように、ターゲットセル103の左側面に隣接する空き領域には、図6A~図6Cに示す遅延考慮フィラーセル100A,100B,100Cが配置される。一方、図8及び図9に示すように、ターゲットセル103の右側面に隣接する空き領域には、図6D~図6Fに示す遅延考慮フィラーセル100D,100E,100Fが配置される。これは、各遅延考慮フィラーセルのゲート密度の影響を、ターゲットセル103にのみ与え、他の周辺セルに与えないようにするためである。その後、セルデータ生成部241は、各測定用レイアウトデータから得られた遅延情報を、対応するセルに追加して、遅延考慮セルデータ213の一部として生成する。この遅延考慮セルデータ213は、セルライブラリ21に格納されるS110。このような処理は、ターゲットセルを他のセルに変更して同様に繰り返されるS101~S111。このように、レイアウト部242は、ターゲットセルの種類、遅延考慮フィラーセルの種類及び配置条件の異なる複数の測定用レイアウトデータを出力する。そして、セルデータ生成部241は、一般セルデータ211と、これらの測定用レイアウトデータから得られた遅延情報と、に基づいて遅延考慮セルデータ213を生成する。より具体的には、セルデータ生成部241は、一般セルデータ211に含まれる各セルに対し、対応する遅延情報を追加して、遅延考慮セルデータ213として生成する。図10に、遅延考慮セルデータ213の記述例を示す。図10に示すように、例えば、セルAについて、左側面に隣接して遅延考慮フィラーセル100Aを置いた場合の遅延は0.0ps、遅延考慮フィラーセル100Bを置いた場合の遅延は1.0ps、遅延考慮フィラーセル100Cを置いた場合の遅延は-0.5psである。また、セルAにおいて、右側面に隣接して遅延考慮フィラーセル100Dを置いた場合の遅延は0.0ps、遅延考慮フィラーセル100Eを置いた場合の遅延は0.3ps、遅延考慮フィラーセル100Fを置いた場合の遅延は-1.0psである。また、セルAにおいて、右側面及び左側面に隣接して遅延考慮フィラーセル100A,100Dを置いた場合の遅延は0.0ps、遅延考慮フィラーセル100B,100Eを置いた場合の遅延は1.5ps、遅延考慮フィラーセル100B,100Fを置いた場合の遅延は0.1s、遅延考慮フィラーセル100C,100Eを置いた場合の遅延は1.2ps、遅延考慮フィラーセル100C,100Fを置いた場合の遅延は-1.8psである。このように、遅延考慮セルデータ213には、各セルに対して遅延情報が付加される。チップレイアウトフェーズ図11は、本実施の形態にかかる自動レイアウト装置10の動作を示すフローチャートである。まず、レイアウト部242は、一般セルデータ211、ネットリスト23、及び制約情報22に基づいて、必要なセルをチップ上に配置し、配線した後、チップレイアウトデータを出力するS200。次に、タイミング調整を行うS201。この処理の中では、まず、チップレイアウトデータに対してサインオフチェックが行われるS2011。言い換えると、チップレイアウトデータに対してタイミング検証が行われる。このタイミング検証は、別のタイミング検証ツールによって行われても良いし、自動レイアウト装置10に備わっているタイミング検証機能によって行われても良い。タイミング違反が検出された場合、レイアウト部242は、タイミング違反が発生したパス上のセルターゲットセル近傍の空き領域を検出しS2012、当該空き領域に各遅延考慮フィラーセルを仮想配置して、タイミング違反が解消されるか否かをそれぞれシミュレーションするS2013、S2014。なお、タイミング違反が発生したパス上のセルは複数存在する場合がある。また、タイミング違反が発生したパス上のセル近傍の空き領域には、複数の遅延考慮フィラーセルが配置される場合がある。したがって、レイアウト部242は、まず、複数の適当な遅延考慮フィラーセルを仮想配置してシミュレーションし、その結果を参照して、タイミング違反を収束させるように、最適な遅延考慮フィラーセルに置き換えて再度シミュレーションする、ことも可能である。タイミング違反が解消される遅延考慮フィラーセルの種類及び配置位置が確定すると、レイアウト部242は、それらの遅延考慮フィラーセルをその確定した位置に配置するS2015。次に、レイアウト部242は、レイアウトスペースの残りの空き領域に、すでに配置されている各セルに遅延の影響を与えない通常のフィラーセルを配置するS2016。その後、レイアウト部242は、完成したチップレイアウトデータを出力するS202。次に、確認のため、このチップレイアウトデータに対してサインオフチェックが行われるS203。このように、自動レイアウト装置10は、遅延考慮フィラーセルをレイアウトスペースの空き領域に配置することにより、他のセルの配置や配線を変更することなく、容易にタイミング違反を解消することができる。それにより、設計にかかる工数の増大が抑制される。なお、仮にタイミング違反が解消されていなければ、タイミング違反に対しての修正S204及び修正後のチップレイアウトデータに対するサインオフチェックS205が行われる。この場合においても、自動レイアウト装置10は、遅延考慮フィラーセルの種類及び配置位置を変更することにより、他のセルの配置や配線を変更することなく、容易にタイミング違反を解消することができる。それにより、設計にかかる工数の増大が抑制される。このように、本実施の形態にかかる自動レイアウト装置10は、遅延考慮フィラーセルをレイアウトスペースの空き領域に配置することにより、他のセルの配置や配線を変更することなく、容易にタイミング違反を解消することができる。それにより、設計にかかる工数の増大が抑制される。さらに、本実施の形態では、遅延考慮フィラーセルを用いてタイミング違反を解消できるため、従来技術と異なり、タイミング違反を解消するためのディレイセルの挿入が不要となり、消費電力の増大が抑制される。なお、従来技術では、リソばらつきを低減するために予めダミーセルが挿入されている。そのため、従来技術では、回路規模、チップ面積が増大するという問題があった。しかしながら、本実施の形態では、遅延考慮フィラーセルを用いてタイミング違反を解消できるため、従来技術と異なり、リソばらつきを低減するためのダミーセルの挿入が不要となり、回路規模、チップ面積の増大が抑制される。実施の形態2実施の形態1では、ゲート密度の異なる複数の遅延考慮フィラーセルが用いられる場合を例に説明した。本実施の形態にかかる自動レイアウト装置10bは、このような遅延考慮フィラーセルを用いることなく、ターゲットセルに所望の遅延を付加する機能を有する。なお、本実施の形態にかかる自動レイアウト装置10bは、遅延考慮フィラーセルを用いないため、実施の形態1と異なり、遅延考慮フィラーセルデータ及び遅延考慮セルデータの生成を行わない。図12は、本実施の形態にかかる自動レイアウト装置10bの動作を示すフローチャートである。ここでは、実施の形態1にかかる自動レイアウト装置10の動作と異なる部分であるタイミング調整S201bについてのみ説明する。タイミング調整S201bの処理の中では、まず、チップレイアウトデータに対してサインオフチェックが行われるS2011。言い換えると、チップレイアウトデータに対してタイミング検証が行われる。このタイミング検証は、別のタイミング検証ツールによって行われても良いし、自動レイアウト装置10に備わっているタイミング検証機能によって行われても良い。タイミング違反が検出された場合、レイアウト部242bは、タイミング違反が発生したパス上のセル近傍の空き領域を検出するとともにS2012、タイミング違反を解消するために必要な遅延量を算出するS2013b。レイアウト部242bは、その算出結果に基づいて、タイミング違反が発生したパス上のセルターゲットセル近傍の空き領域に適当なポリシリコン層形状を仮想配置して、タイミング違反が解消されるか否かをシミュレーションするS2014b。なお、セルライブラリ21には、遅延考慮フィラーセルデータ及び遅延考慮セルデータは格納されていない。したがって、自動レイアウト装置10bは、仮想配置されたポリシリコン層形状によってターゲットセルが受ける遅延の影響を、リソグラフィシミュレーション機能やアナログシミュレーション機能を用いて測定する必要がある。レイアウト部242bは、この測定結果を参照して、必要に応じて、タイミング違反を収束させるようにポリシリコン層形状の配置を修正する。ポリシリコン層形状の修正時には、DesignRuleを考慮しながら行い、セル内部及びセルを配置した際に隣接セルとの間でのDesignRule違反が発生しないようにする必要がある。タイミング違反が解消されるポリシリコン層形状の配置位置が確定すると、レイアウト部242bは、当該ポリシリコン層形状をその確定した位置に配置するS2015b。次に、レイアウト部242bは、レイアウトスペースの残りの空き領域に、すでに配置されている各セルに遅延の影響を与えない通常のフィラーセルを配置するS2016。その後、レイアウト部242bは、完成したチップレイアウトデータを出力するS202。このように、本実施の形態にかかる自動レイアウト装置10bは、遅延考慮フィラーセルに代えて、ポリシリコン層形状を直接レイアウトスペースの空き領域に配置することにより、より精度の高いタイミング調整をすることが可能である。ただし、仮想配置されたポリシリコン層形状によってターゲットセルが受ける遅延の影響を測定するために、所定の処理時間を要する。以上のように、上記実施の形態1,2にかかる自動レイアウト装置は、遅延考慮フィラーセル及びポリシリコン層形状のいずれかを、レイアウトスペースの空き領域に配置することにより、他のセルの配置や配線を変更することなく、容易にタイミング違反を解消することができる。それにより、設計にかかる工数の増大が抑制される。さらに、上記実施の形態1,2では、遅延考慮フィラーセル及びポリシリコン層形状のいずれかを用いてタイミング違反を解消できるため、従来技術と異なってタイミング違反を解消するためのディレイセルの挿入が不要となり、消費電力の増大が抑制される。なお、従来技術では、リソばらつきを低減するために予めダミーセルが挿入されている。そのため、従来技術では、回路規模、チップ面積が増大するという問題があった。しかしながら、本実施の形態では、遅延考慮フィラーセルを用いてタイミング違反を解消できるため、従来技術と異なり、リソばらつきを低減するためのダミーセルの挿入が不要となり、回路規模、チップ面積の増大が抑制される。なお、本発明は上記実施の形態1,2に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、実施の形態1では、中間レイアウトデータにおいて、各遅延考慮フィラーセルが、ターゲットセル103のゲートに垂直な方向紙面においてターゲットセル103の左右方向に隣接して配置される場合を例に説明したが、これに限られない。中間レイアウトデータにおいて、各遅延考慮フィラーセルが、ターゲットセル103のゲートに平行な方向紙面においてターゲットセル103の上下方向に隣接して配置される構成や、その他近接して配置される構成としても良い。ただし、ターゲットセル103のチャネル長は、リソグラフィの際、当該ターゲットセル103のゲートに垂直な方向左右方向に隣接して配置される遅延考慮フィラーセルの影響を受けて変化しやすい。したがって、本実施の形態では、各遅延考慮フィラーセルが、ターゲットセル103のゲートに垂直な方向左右方向に隣接して配置される場合に限定している。また、実施の形態1では、遅延考慮フィラーセルに基づく遅延情報には、セルの入力端子や負荷容量等の条件が考慮されていないが、これらの条件が考慮されてもよい。この場合、遅延考慮セルデータ213には、セルの入力端子や負荷容量等の違いによる遅延情報がテーブル化して格納される。また、実施の形態1では、ある一方の側面に隣接するターゲットセルに対してのみ遅延を付加する遅延考慮フィラーセルが用いられた場合を例に説明したが、これに限られない。このような遅延考慮フィラーセルに加え、複数の側面に隣接するターゲットセルに対してそれぞれ遅延を付加する遅延考慮フィラーセルが用いられても良い。"