"第1の電極と、第2の電極との間に、記憶用薄膜が挟まれて構成され、前記記憶用薄膜が絶縁材料又は半導体材料から成り、前記記憶用薄膜と前記第1の電極或いは前記第2の電極との間に、Cu及びTeが含まれている薄膜が形成されている記憶素子。前記Cu及びTeが含まれている薄膜に、さらにSi又はGeが含まれている請求項1に記載の記憶素子。前記記憶用薄膜が酸化物材料よりなる請求項1に記載の記憶素子。前記酸化物材料の融点が2000°C以上である請求項3に記載の記憶素子。前記記憶用薄膜がTeを含む請求項1又は請求項3に記載の記憶素子。前記記憶用薄膜の下地材料が非晶質構造を有する請求項1に記載の記憶素子。請求項1~請求項6のいずれか1項に記載の記憶素子と、前記第1の電極側に接続された配線と、前記第2の電極側に接続された配線とを有し、前記記憶素子が多数配置されて成る記憶装置。しかしながら、上述した、上部電極或いは下部電極のいずれかにAg,Cu,Znを含み、それらの電極にGeS或いはGeSeアモルファスカルコゲナイド材料が挟まれた構造の記憶素子では、抵抗変化を生じる前述したイオン導電体が、製造プロセス中での温度上昇、記録電流のジュール熱による温度上昇、データの長期保存時の長期間による熱負荷等により、結晶化が促進されて、全面的又は部分的な結晶化が生じることにより、記憶素子の抵抗値の変化や、記録消去動作電圧の変化等、本来の電気的特性が変化してしまう、という問題を有していた。そして、例えば、上部電極と下部電極との間の記録材料に結晶材料を用いた場合には、アモルファス材料を用いた場合に比べると問題が多く、低価格で量産を行うことは難しい。また、良質な結晶性を得るために、例えば700°Cといった高温処理を行う必要があり、予め形成されているMOSトランジスタの特性を、熱により劣化させてしまう問題が生じる。また、結晶成長を行うために、下地材料が限定され、例えば、単結晶材料を用いる必要が生じる。上述した問題の解決のために、本発明においては、情報の記録及び読み出しを容易に安定して行うことができ、比較的簡単な製造方法で容易に製造することができる構成の記憶素子及びこれを用いた記憶装置を提供するものである。本発明の記憶素子は、第1の電極と、第2の電極との間に、記憶用薄膜が挟まれて構成され、記憶用薄膜が絶縁材料又は半導体材料から成り、記憶用薄膜と第1の電極或いは第2の電極との間に、Cu及びTeが含まれている薄膜が形成されているものである。上述の本発明の記憶素子の構成によれば、第1の電極と第2の電極との間に、記憶用薄膜が挟まれて構成され、この記憶用薄膜が絶縁材料又は半導体材料から成り、記憶用薄膜と第1の電極或いは第2の電極との間に、Cu及びTeが含まれている薄膜が形成されているので、記憶用薄膜の抵抗状態が変化することを利用して、情報を記録することが可能になる。また、記憶用薄膜が絶縁材料又は半導体材料から成り、記憶用薄膜と第1の電極或いは第2の電極との間にCu及びTeが含まれている薄膜が形成されていることにより、Cu及びTeが含まれている薄膜はCu及びTeの導電性が高いために抵抗値が低くなり、一方記憶用薄膜は絶縁材料又は半導体材料から成るために抵抗値が相対的に高くなる。このため、情報の記録消去による抵抗変化を、主として抵抗値の高い記憶用薄膜において生じるようにすることができる。これにより、仮にCu及びTeが含まれている薄膜が温度上昇により一部結晶化して抵抗値が変化した場合においても、記憶素子の抵抗値の変化にほとんど影響を及ぼすことがなくなることから、メモリ動作に大きな影響を与えない。従って、製造時や使用時、高温環境下の保存時において、熱履歴により記憶素子の特性が劣化することを抑制することができる。本発明の記憶装置は、上述した本発明に係る記憶素子と、第1の電極側に接続された配線と、第2の電極側に接続された配線とを有し、記憶素子が多数配置されて成るものである。上述の本発明の記憶装置の構成によれば、上述した本発明に係る記憶素子と、第1の電極側に接続された配線と、第2の電極側に接続された配線とを有し、記憶素子が多数配置されて成ることにより、記憶素子に配線から電流を流して、情報の記録や情報の消去を行うことができる。本発明の記憶素子によれば、記憶素子への記録に要する電流を低減すると共に、記録の前後における素子の抵抗変化を充分確保することが可能になる。これにより、素子に情報を記録する際の消費電力を低減することができると共に、情報の読み出しを容易に行うことができる。また、記録に要する時間も短くすることができる。さらに、記憶素子の抵抗値の変化、特に記憶用薄膜の抵抗値の変化を利用して情報の記録を行っているため、記憶素子を微細化していった場合にも、情報の記録や記録した情報の保持が容易になる利点を有している。従って、本発明により、情報の記録及び情報の読み出しを容易に行うことができ、消費電力が低減され、高速に動作すると共に、高い信頼性を有する記憶装置を構成することができる。また、記憶装置の高集積化高密度化や小型化を図ることができる。さらに、本発明の記憶素子は、通常のMOS論理回路の製造プロセスに用いられる材料や製造方法により、製造することが可能である。従って、本発明により、熱的に安定な記憶素子及び記憶装置を安いコストで製造することができ、安価な記憶装置を提供することが可能になる。また、記憶装置の製造歩留まりの向上を図ることも可能になる。本発明の一実施の形態として、記憶素子の概略構成図断面図を図1に示す。この記憶素子10は、高電気伝導度の基板1、例えばP型の高濃度の不純物がドープされたPのシリコン基板1上に下部電極2が形成され、この下部電極2上にCu,Ag,Znを含む層3が形成され、その上に記憶用薄膜4が形成され、この記憶用薄膜4上の絶縁層5に形成された開口を通じて記憶用薄膜4に接続するように上部電極6が形成されて構成されている。下部電極2には、半導体プロセスに用いられる配線材料、例えばTiW,Ti,W,WN,Cu,Al,Mo,Ta、シリサイド等を用いることができる。この下部電極2に、例えばTiW膜を用いた場合には、膜厚を例えば10nm~100nmの範囲にすればよい。また、下部電極2上の層3には、Cu,Ag,Znの少なくともいずれか、即ち後述するイオン源となる金属元素を含んで構成する。以下、層3をイオン源層3と呼ぶこととする。イオン源層3は、例えば、Te,Se,Sのカルコゲナイド元素を含有する、GeSbTe,GeTe,GeSe,GeS,SiGeTe,SiGeSbTe等に、Cu,Ag,Znを加えた組成の膜、Ag膜、Ag合金膜、Cu膜、Cu合金膜、Zn膜、Zn合金膜等を用いて構成することができる。このイオン源層3に、例えば、GeSbTeCu膜を用いた場合には、膜厚を例えば5nm~50nmにすればよい。また、例えば、Cu,Ag,Znを用いた場合には、膜厚を例えば2nm~30nmにすればよい。記憶用薄膜4は、その全体或いは膜厚方向の一部分に、希土類元素のうち、La,Ce,Pr,Nd,Sm,Eu,Gd,Tb,Dy,Ho,Er,Yb,Yから選ばれる、1種類、もしくは、複数種類の希土類元素の酸化物からなる膜希土類酸化物薄膜が形成された構成である。この記憶用薄膜4は、0.5nm以上、10nm以下の膜厚で形成する。このような膜厚で記憶用薄膜4を形成することにより、アモルファス状態を高温で安定して形成することができ、抵抗値を高くして安定させることができる。これにより、後述する実験7に示すように、安定した記録動作が可能になる。そして、通常希土類酸化物は絶縁膜であるため、このように記憶用薄膜4の膜厚を薄くすることにより、記憶用薄膜4の電流を流すことが可能になる。また、この記憶用薄膜4における酸素の組成は、通常は希土類元素REに対してRE2O3という組成を形成するが、ここでは、アモルファス膜であって、半導体領域の導電率以下の電気的性質を有していれば充分であるので、必ずしも、このような組成に限定されず、例えば、REOx0.5<x≦1.5でも構わない。さらに、この記憶用薄膜4には、例えば、Ge,Si,Sb,Ti,W,Cu,Ag,Zn,Fe,Co,P,N,H,Te,S,Se等の、希土類元素以外の元素が予め含有されていても構わない。上述した材料からなる記憶用薄膜4は、電圧パルス或いは電流パルスが印加されることにより、インピーダンス抵抗値が変化する特性を有する。そして、この記憶用薄膜4は、他の層よりも抵抗値の変化が充分大きい。そのため、記憶素子10全体の抵抗値の変化は、主として記憶用薄膜4により影響される。従って、記憶用薄膜4の抵抗値の変化を利用して、記憶素子10に情報の記録を行うことができる。絶縁層5には、例えばハードキュア処理されたフォトレジスト、半導体装置に一般的に用いられるSiO2やSi3N4、その他の材料、例えばSiON,SiOF,Al2O3,Ta2O5,HfO2,ZrO2等の無機材料、フッ素系有機材料、芳香族系有機材料等を用いることができる。上部電極6には、下部電極2と同様に、通常の半導体配線材料が用いられる。本実施の形態の記憶素子10は、次のように動作させて、情報の記憶を行うことができる。まず、Cu,Ag,Znが含まれたイオン源層3に、例えば正電位電位を印加して、上部電極6側が負になるように、記憶素子10に対して正電圧を印加する。これにより、イオン源層3からCu,Ag,Znがイオン化して、記憶用薄膜4内を拡散していき、上部電極6側で電子と結合して析出する、或いは、記憶用薄膜4内部に拡散した状態で留まる。すると、記憶用薄膜4内部にCu,Ag,Znを多量に含む電流パスが形成される、もしくは、記憶用薄膜4内部にCu,Ag,Znによる欠陥が多数形成されることによって、記憶用薄膜4の抵抗値が低くなる。記憶用薄膜4以外の各層は、記憶用薄膜4の記録前の抵抗値に比べて、元々抵抗値が低いので、記憶用薄膜4の抵抗値を低くすることにより、記憶素子10全体の抵抗値も低くすることができる。その後、正電圧を除去して、記憶素子10にかかる電圧をなくすと、抵抗値が低くなった状態で保持される。これにより、情報を記録することが可能になる。一度だけ記録が可能な記憶装置、いわゆる、PROMに用いる場合には、前記の記録過程のみで記録は完結する。一方、消去が可能な記憶装置、いわゆるRAM或いはEEPROM等への応用には、消去過程が必要であるが、消去過程においては、Cu,Ag,Znが含まれたイオン源層3に、例えば負電位-電位を印加して、上部電極6側が正になるように、記憶素子10に対して負電圧を印加する。これにより、記憶用薄膜4内に形成されていた電流パス或いは不純物準位を構成するCu,Ag,Znがイオン化して、記憶用薄膜4内を移動してイオン源層3側に戻る。すると、記憶用薄膜4内からCu,Ag,Znによる電流パス、もしくは、欠陥が消滅して、記憶用薄膜4の抵抗値が高くなる。記憶用薄膜4以外の各層は元々抵抗値が低いので、記憶用薄膜4の抵抗値を高くすることにより、記憶素子10全体の抵抗値も高くすることができる。その後、負電圧を除去して、記憶素子10にかかる電圧をなくすと、抵抗値が高くなった状態で保持される。これにより、記録された情報を消去することが可能になる。このような過程を繰り返すことにより、記憶素子10に情報の記録書き込みと記録された情報の消去を繰り返し行うことができる。そして、例えば、抵抗値の高い状態を0の情報に、抵抗値の低い状態を1の情報に、それぞれ対応させると、正電圧の印加による情報の記録過程で0から1に変え、負電圧の印加による情報の消去過程で1から0に変えることができる。なお、記憶用薄膜4は、記録前の初期状態は高抵抗であるのが一般的であるが、プロセス工程でのプラズマ処理、アニール処理等によって、初期に記録状態である低抵抗を呈していても構わない。記録後の抵抗値は、記憶素子10のセルサイズ及び記憶用薄膜4の材料組成よりも、記録時に印加される電圧パルス或いは電流パルスの幅や電流量等の記録条件に依存し、初期抵抗値が100kΩ以上の場合には、およそ50Ω~50kΩの範囲となる。記録データを復調するためには、初期の抵抗値と記録後の抵抗値との比が、およそ、2倍以上であれば充分であるので、記録前の抵抗値が100Ωで、記録後の抵抗値が50Ω、或いは、記録前の抵抗値が100kΩ、記録後の抵抗値が50kΩといった状況であれば充分であり、記憶用薄膜4の初期の抵抗値はそのような条件を満たすように設定される。記憶用薄膜4の抵抗値は、例えば、酸素濃度、膜厚、面積、さらには、不純物材料の添加によって調整することが可能である。図1の記憶素子10は、例えば次のようにして製造することができる。まず、電気伝導度の高い基板1、例えば高濃度のP型の不純物がドープされたシリコン基板上に、下部電極2、例えばTiW膜を堆積する。次に、イオン源層3、例えばCu膜を形成し、その後に記憶用薄膜4、例えばGd2O3膜を形成する。その後に、記憶用薄膜4を覆うように絶縁層5を形成するが、フォトリソグラフィによって、絶縁層5の一部を除去し、記憶用薄膜4へのコンタクト部を形成する。続いて、例えばマグネトロンスパッタリング装置によって、上部電極6として、例えばTiW膜を成膜する。その後、TiW膜を、例えばプラズマエッチング等によりパターニングする。プラズマエッチングの他には、イオンミリング、RIE反応性イオンエッチング等のエッチング方法を用いてパターニングを行うことができる。このようにして、図1に示した記憶素子10を製造することができる。上述の実施の形態の記憶素子10の構成によれば、下部電極2と上部電極6との間に、Cu,Ag,Znを含むイオン源層3と、酸素と希土類元素より成る記憶用薄膜4とが挟まれた構成とすることにより、例えば、Cu,Ag,Znを含むイオン源層3側に正電圧電位を印加して、上部電極6側が負になるようにした場合に、記憶用薄膜4内に、Cu,Ag,Znを多量に含む電流パスが形成されて、或いは記憶用薄膜4内に、Cu,Ag,Znによる欠陥が多数形成されることによって、記憶用薄膜4の抵抗値が低くなり、記憶素子10全体の抵抗値が低くなる。そして、正電圧の印加を停止して、記憶素子10に電圧が印加されないようにすることで、抵抗値が低くなった状態が保持され、情報を記録することが可能になる。このような構成は、例えばPROM等の一度だけ記録が可能な記憶装置に用いることができる。そして、記憶素子10の抵抗値の変化、特に記憶用薄膜4の抵抗値の変化を利用して情報の記憶を行っているため、記憶素子10を微細化していった場合にも、情報の記録や記録した情報の保存が容易になる。また、例えば、RAMやEEPROM等の記録に加えて消去が可能な記憶装置に用いるような場合は、上述した記録後の状態の記憶素子10に対して、例えば、Cu,Ag,Znを含むイオン源層3に負電圧-電位を印加して、上部電極6側が正になるようにする。これにより、記憶用薄膜4内に形成されていた、Cu,Ag,Znによる電流パス、或いは欠陥が消滅して、記憶用薄膜4の抵抗値が高くなり、記憶素子10全体の抵抗値が高くなる。そして、負電圧の印加を停止して、記憶素子10に電圧が印加されないようにすることで、抵抗値が高くなった状態が保持され、記録されていた情報を消去することが可能になる。また、本実施の形態の記憶素子10によれば、記憶用薄膜4がその全体或いは膜厚方向の一部分に、希土類酸化物薄膜が形成されている構成であるため、希土類酸化物の作用により、記憶用薄膜4の結晶化温度が上昇し、高温環境下での結晶化を抑制することができる。これは、希土類酸化物薄膜がアモルファス非晶質であり、希土類酸化物の融点が2400°C程度と非常に高いため、記録や消去の際のジュール熱により加熱されたとしても、薄膜の微細構造に変化を生じることがなく、安定なためである。これにより、記憶素子10の高温環境下での使用時や長期データ保存時においても、安定して高抵抗状態を維持することができる。従って、記憶用薄膜4に記録された情報を安定して保持することができるため、記憶素子10の信頼性を高めることが可能になる。また、記憶用薄膜4が希土類酸化物薄膜から成ることにより、イオン源となる元素Cu,Ag,Zn及びカルコゲナイド元素S,Se,Teを含有するイオン源層3の材料の選択の幅を広げることが可能になる。従来提案されている抵抗変化型記憶素子では、イオン源となる元素及びカルコゲナイド元素を含む記録層を構成していたので、イオン源が少ないときには高抵抗状態となるような材料、例えばGeS,GeSeをベースにイオン源となる元素を含有する材料が、選択されていた。しかしながら、GeS及びGeSeは、S及びSeの融点が低いことからスパッタリングにより安定して成膜することが困難である。また、カルコゲナイド元素としてTeを用いて記録層を構成した場合、例えばGeSbTe,GeTe等を用いた場合には、スパッタリング法により安定な成膜が可能となるが、TeがS及びSeと比較して電気伝導度が非常に高いことから、イオン源となる元素Cu,Ag,Znを含有させると抵抗が低くなりすぎて、記憶素子として必要な高抵抗状態とすることが困難になる。これに対して、本実施の形態の記憶素子10のように、記憶用薄膜4が希土類酸化物薄膜から成り、記憶用薄膜4とは別にイオン源層3を設けた場合には、抵抗変化が主として希土類酸化物薄膜から成る記憶用薄膜4で起こるため、イオン源層3の電気抵抗の特性はあまり問題とならない。このため、イオン源層3にTe系の材料を使用することが可能になる。むしろ、記憶素子のメモリ動作の安定性を高めるためには、イオン源層3における抵抗変化をできるだけ小さくすることが望ましいので、イオン源層3の抵抗値は常に低い状態であることが望ましい。このようにイオン源層3の抵抗値が常に低い状態であることにより、イオン源層3が結晶化を生じても抵抗変化がほとんどなく、少なくとも電気的には何ら問題を生じないという付帯効果も生じる。さらに、本実施の形態の記憶素子10によれば、下部電極2、イオン源層3、記憶用薄膜4、上部電極6を、いずれもスパッタリングが可能な材料で構成することが可能である。例えば、各層の材料に適応した組成からなるターゲットを用いて、スパッタリングを行えばよい。また、同一のスパッタリング装置内で、ターゲットを交換することにより、連続して成膜することも可能である。なお、上述した実施の形態の記憶素子10において、記憶用薄膜4として、その一部分に希土類元素の酸化物からなる膜希土類酸化物薄膜が形成された構成とする場合、この酸化物薄膜は、酸化物のスパッタリングターゲットを用いる方法や、金属ターゲットを用いて、スパッタリング中に導入ガスとしてアルゴン等の不活性ガスと共に酸素を導入する方法、いわゆる反応性スパッタリング等の方法を用いることにより形成することが可能である。さらに、スパッタリングの他、CVD法、或いは蒸着法等の方法によっても酸化物薄膜を形成することが可能である他、成膜時には金属状態であって、その後に、熱酸化或いは薬品処理等の手法によって酸化物薄膜を形成することも可能である。また、上述した実施の形態の記憶素子10では、記憶用薄膜4に接しているイオン源層3にCu,Ag,Znを含んだ構成を示したが、この他にも、例えば、記憶用薄膜4内にイオン源のCu,Ag,Znを含む構成、下部電極2にイオン源のCu,Ag,Znを含む構成や、下部電極2及び上部電極6にイオン源のCu,Ag,Znを含む構成としてもよい。また、下部電極2として、イオン源層3をそのまま用いることも可能である。また、上述した実施の形態の記憶素子10では、記憶用薄膜4に接しているイオン源層3にTe,S,Seを含んだ構成を示したが、この他にも、例えば、記憶用薄膜4内にTe,S,Seを含む構成、下部電極2にTe,S,Seを含む構成や、下部電極2及び上部電極6にTe,S,Seを含む構成としてもよい。また、上述した実施の形態の記憶素子10では、記憶用薄膜4として、希土類元素の酸化物からなる薄膜を用いた場合を説明したが、後述する実験3に示すように、希土類元素と酸素の含有組成比が、膜厚方向に組成勾配を有する構成の記憶用薄膜を用いることもできる。このような構成の記憶用薄膜4の場合は、後述する実験3に示すように、界面状態に鈍感な膜を形成することが可能であるので、例えば、非連続的に組成比が変化する界面状態の膜の場合と比較して、界面現象を抑制することができ、例えば、量産時に、プロセスにばらつきがあっても、その影響が小さく、量産時のプロセスを容易にできるという利点を有する。また、上述した実施の形態の記憶素子10では、記憶用薄膜4が希土類酸化物薄膜から成る場合であったが、記憶用薄膜4が希土類元素を含有するが、酸素は含有しない構成とすることも可能である。この場合でも、希土類元素を含有することにより、記憶用薄膜4の結晶化温度が上昇するので、記憶素子の高温環境下での使用、或いは長期データ保存時においても、安定して高抵抗状態を維持することができ、記憶用薄膜に記録された情報を安定して保持することができる。上述した実施の形態の記憶素子10を、多数マトリクス状に配置することにより、記憶装置を構成することができる。各記憶素子10に対して、その下部電極2側に接続された配線と、その上部電極6側に接続された配線とを設け、例えばこれらの配線の交差点付近に各記憶素子10が配置されるようにすればよい。具体的には、例えば下部電極2を行方向のメモリセルに共通して形成し、上部電極6に接続された配線を列方向のメモリセルに共通して形成し、電位を印加して電流を流す下部電極2と配線とを選択することにより、記録を行うべきメモリセルを選択して、このメモリセルの記憶素子10に電流を流して、情報の記録や記録した情報の消去を行うことができる。そして、上述した実施の形態の記憶素子10は、容易に情報の記録及び情報の読み出しを行うことができ、特に、高温環境下及び長期のデータ保持安定性に優れた特性を有する。また、上述した実施の形態の記憶素子10は、微細化していった場合においても、情報の記録や記録した情報の保持が容易になる。従って、上述した実施の形態の記憶素子10を用いて記憶装置を構成することにより、記憶装置の集積化高密度化や小型化を図ることができる。実施例次に、上述した実施の形態の記憶素子10を実際に作製して、特性を調べた。<実験1>まず、電気伝導度の高い基板1、例えば高濃度のP型の不純物がドープされたシリコン基板上に、スパッタリングにより、下部電極2としてTiW膜を50nmの膜厚で堆積した。次いで、マグネトロンスパッタリング装置を用いて、イオン源層3としてCu膜を10nmの膜厚で形成し、引き続き、酸素ガス導入による反応性スパッタリング法により、記憶用薄膜4としてアモルファスガドリニウム酸化膜アモルファスGd酸化膜を5nm形成した。次に、アモルファスガドリニウム酸化膜を覆ってフォトレジストを成膜し、その後、フォトリソグラフィ技術により、露光と現像を行ってアモルファスガドリニウム酸化膜4上のフォトレジストに開口スルーホールを形成した。開口の大きさは縦2μm、横2μmとした。その後、真空中270°Cにおいてアニール処理を行い、フォトレジストを変質させて、温度やエッチング等に対して安定なハードキュアレジストとして絶縁層5を形成した。なお、絶縁層5にハードキュアレジストを用いたのは、実験上簡便に形成できるためであり、製品を製造する場合においては、他の材料例えばシリコン酸化膜等を絶縁層5に用いた方がよい。次いで、上部電極6としてTiW膜を100nmの膜厚で成膜した。その後、フォトリソグラフィ技術により、プラズマエッチング装置を用いて、ハードキュアレジストから成る絶縁層5上に堆積した上部電極6を50μm×50μmの大きさにパターニングした。このような構造の記憶素子を作製して、試料1の記憶素子とした。この試料1の記憶素子に対して、下部電極2と導通している低抵抗シリコン基板1の裏面を接地電位グランド電位に接続して、上部電極6に負電位-電位を印加した。そして、上部電極6に印加する負電位を0Vから減少させて、電流の変化を測定した。ただし、電流が0.03mAに達した所で電流リミッタが動作するように設定しておいて、それ以上は上部電極6に印加する負電位、即ち記憶素子に加わる電圧が増加しないように設定した。また、電流が0.03mAに達して電流リミッタが動作した状態から、上部電極6に印加する負電位を0Vまで減少させていき、電流の変化を測定した。引き続き、今度は、逆に上部電極6に正電位を印加し、電流が減少し、電流が流れなくなるような電圧まで正電圧の印加を増加させた後に、再び0電位に戻す操作を行った。このようにして得られた試料1のI-V特性の測定結果を図2に示す。図2より、初期は抵抗値が高く、記憶素子がOFF状態であり、電圧が負方向に増加することにより、ある閾値電圧Vth以上のところで急激に電流が増加する。即ち、抵抗値が低くなって記憶素子がON状態へと遷移することがわかる。これにより、情報が記録されることがわかる。一方、その後、電圧を減少させても、一定の抵抗値を保ったままである。即ち、記憶素子がON状態で保たれ、記録された情報が保持されることがわかる。この試料1の場合、電圧V=0.1Vの箇所でのOFF状態の抵抗値は約2MΩ、ON状態での抵抗値は約100kΩであった。また、同図に示されるように、上述とは逆極性の電圧V、即ち基板1の裏面側を接地電位グランド電位に接続して、上部電極6にV=0.3V以上の正電位電位を印加して、その後再び0Vに戻すことにより、記憶素子の抵抗値が初期のOFF状態の高抵抗の状態に戻ることが確認された。即ち記憶素子に記録した情報を、負電圧の印加により消去できることがわかる。<実験2>次に、イオン源層3として、厚さ13nmのGeSbTeCu膜を用い、記憶用薄膜4として、Gd2O3にGeSbTeが添加された、厚さ8nmの膜を用いた場合の特性を調べた。なお、これ以外の各膜の材料は、全て実験1に示す場合と同様であるので、重複説明は省略する。また、測定方法については、電流リミッタの値を1mAに変更した点のみが、実験1に示す場合とは異なる。イオン源層3のGeSbTeCu膜の組成は、Ge2Sb2Te52Cuであり、記憶用薄膜4の組成は、Gd2O32Ge2Sb2Te5である。このような構造の記憶素子を作製して試料2の記憶素子とした。この試料2のI-V特性の測定結果を図3に示す。図3より、記憶素子の抵抗値は、初期のOFF状態では約10MΩであるのに対し、閾値電圧-0.7Vを超えた負の電圧を印加して記録を行った後には300Ωになることがわかる。また、正方向の電圧を印加し、記憶素子の抵抗値をOFF状態へと変化させた後、即ち消去を行った後には約1MΩとなった。<実験3>電気伝導度の高い基板1、例えば高濃度のP型の不純物がドープされたシリコン基板上に、スパッタリングにより、下部電極2としてTiW膜を50nmの膜厚で堆積した。次いで、マグネトロンスパッタリング装置を用いて、Cu膜を3nm~20nmの膜厚で形成し、引き続き、Ge2Sb2Te51-xGdx膜をArガス導入によるスパッタリングにより5nm~50nmの膜厚で形成した。次に、フォトレジストを形成し、その後フォトリソグラフィ技術により露光と現像を行って、フォトレジストに開口スルーホールを形成した。開口の大きさは縦2μm、横2μmとした。その後、280°Cの真空中においてアニール処理を行い、フォトレジストを変質させて、温度やエッチング等に対して安定なハードキュアレジストとして、絶縁層5を形成した。ここで、このアニール処理の際、例えば、チャンバー内に僅かに残存する酸素、又はフォトレジストを起源とする酸素により、Ge2Sb2Te5Gd膜の表面に酸化物薄膜が形成される。なお、絶縁層5にハードキュアレジストを用いたのは、実験1及び実験2に示す場合と同様に、実験上簡便に形成できるためであり、製品を製造する場合においては、他の材料シリコン酸化膜等を絶縁層5に用いた方がよい。次いで、上部電極6としてTiW膜を100nmの膜厚で成膜した。その後、フォトリソグラフィ技術により、プラズマエッチング装置を用いて、ハードキュアレジストから成る絶縁層5上に堆積したTiW膜6を、50μm×50μmの大きさにパターニングした。このような構造の記憶素子を試料3の記憶素子とした。この試料3の記憶素子に対して、下部電極2と導通している低抵抗シリコン基板1の裏面を接地電位グランド電位に接続し、上部電極6に負の電位を加えた。そして、上部電極6に印加する負電位を0Vから減少させて、電流の変化を測定した。ただし、電流が1mAに達した所で電流リミッタが動作するように設定しておいて、それ以上は上部電極6に印加する負電位、即ち記憶素子に加わる電圧が増加しないように設定した。また、電流が1mAに達して電流リミッタが動作した状態から、上部電極6に印加する負電位を0Vまで減少させていき、電流の変化を測定した。引き続き、今度は、逆に上部電極6に正電位を印加し、電流が減少し、殆ど電流が流れなくなるような電圧まで増加させた後、再び0電位に戻す操作を行った。ここで、試料3において、Cu膜の膜厚を6nmとし、Ge2Sb2Te5Gd膜の膜厚を25nmとした場合のI-V特性の測定結果を図4に示す。なお、図4は、初回の記録、消去、再記録を繰り返し行った場合のI-V特性を示している。また、このような構成の記憶素子の断面をTEM透過電子顕微鏡で観察した像を、図5に示す。なお、Ge2Sb2Te5Gd膜の組成は、Ge2Sb2Te589Gd11である。試料3の記憶素子は、図5に示すように、TiW膜による上下の電極2,6との間に、記憶用薄膜4とイオン源層3とを有する構造となっている。具体的には、上部電極6の直下に、酸化物が充分に形成されている希土類酸化物層図中矢印Aで示すもっとも白く見える部分があり、この希土類酸化物層Aの下に、希土類Gdが多く、上述した層Aに比べて酸素濃度が低い希土類酸化物層図中矢印Bで示すやや黒っぽく見える部分があり、そのさらに下に、主にCu,Teからなりイオン源層3に相当する層図中矢印C、D及びEで示す部分がある。希土類酸化物が主である層層A及び層Bは、記録時以外では、抵抗値が非常に高く絶縁性を示し、イオン源層C,D,E3は抵抗値が低く導電性を示す。この2つの中間に位置する層は半導体的な振舞いを示す。矢印Aに示す希土類酸化物が主である層は酸素濃度が高いため、記憶用薄膜4の表面では組成がおよそGd2O3の酸化物薄膜が形成されていることになり、膜厚方向下部に向かって酸素濃度が減少している。ここで、図5に示した試料3の記憶素子の、各箇所A~Eにおける酸素以外の元素Gd,Te,Cu,Geの組成を図6に示す。図6より、酸素以外の元素Gd,Te,Cu,Geにおいても、膜厚方向の下方に向かって組成勾配を有していることがわかる。なお、Sbは組成分析の対象とはならないので同図には含まれていない。このように、膜厚方向に材料組成の勾配が生じる理由は、成膜後の希土類元素希土類金属元素が、化学的に非常に活性であり、膜中を拡散して酸素濃度の高い表面側に移動して酸化物薄膜酸化物層を形成すること、また、Cu,Ag,Znが、カルコゲナイド元素Te,S,Seと容易に結合して化合物を形成すること、等がある。このように組成勾配を有する膜は、例えば、界面状態に鈍感な膜を形成することが可能であるので、例えば、非連続的に組成比が変化する界面状態の膜の場合と比較して、界面現象を抑制することができ、量産時のプロセスが容易になるという利点を有する。さらに、Cuの含有濃度を高くした試料の、膜厚方向の組成分布の解析結果を図7に示す。図7に示すように、Cuの含有濃度が高い記憶素子の場合、矢印Aに示す希土類酸化物が主である層にもCuが含有されているので、電気的には絶縁性から半導体の領域に入っており、初期及び消去後の抵抗値は、図6に示す記憶素子の場合と比較して低くなるものの、同様なメモリ動作が可能である。なお、この図7に示す試料3の記憶素子では、GeSbTeGd膜の成膜時にGeSbTeGd膜に対して、20のCuを添加したが、このような方法に限らず、熱拡散等のプロセスによって、Cuを記憶用薄膜4に拡散させることにより、同様の構成の素子を作製することが可能である。<実験4>次に、記憶用薄膜4中に含まれる希土類元素として、Gdガドリニウムを用い、このGdの添加割合をそれぞれ変化させた場合の特性を調べた。そして、下部電極2としてTiW膜を20nmの膜厚で形成し、その上にCu膜を12nmの膜厚で形成し、その上にGeTe膜又はGeTeGd膜を16nmの膜厚で形成し、さらに上部電極6としてTiW膜を100nmの膜厚で形成した。以下、GeTeに対するGdの具体的な添加割合を示す。<添加割合原子>試料番号Ge2Te8Gd試料41000試料5937試料68614試料78218試料87822これら、試料4~試料8の各記憶素子のI-V特性を測定した。試料4の測定結果を図8に示し、試料5の測定結果を図9に示し、試料6の測定結果を図10に示し、試料7の測定結果を図11に示し、試料8の測定結果を図12に示す。図8に示す、Gdを添加していない試料4の記憶素子の場合では、I-V特性にヒステリシス、即ちメモリ動作は確認されず、オーミック特性で約150Ωの抵抗体となっている。これは、GeTe膜に希土類元素を含んでいないため、GeTe膜が有する低抵抗状態がそのまま現れた、或いはアモルファスGeTeの結晶化温度例えば200°C以上に、プロセス中で加熱されたために、GeTe膜が結晶化を生じて低抵抗化されたものと考えられる。これに対し、図9~図12に示す試料5~試料8の各記憶素子の場合では、いずれもヒステリシスを呈し、メモリ動作が確認された。これは、GeTe膜に希土類元素が添加されることによって、プロセス中に、希土類元素が表面側へ拡散し、酸化物薄膜を形成することによって、初期の抵抗値が高い状態を作り出すことが可能で、この状態となった場合に、メモリ動作することが可能となる。ここで、TiW膜/Gd2O3膜/TiW膜の積層構造において、Gd2O3膜の絶縁耐圧を測定した結果、絶縁耐圧は、およそ10MV/cmであった。また、Ti膜/Cu膜/Gd2O3膜/TiW膜の積層構造においては、およそ4MV/cmであった。ここで、メモリとして動作するのに必要な最小電圧が、およそ0.2Vであるため、記憶用薄膜4の膜厚は、およそ0.5nm以上あれば充分であることがわかる。なお、記憶用薄膜4の膜厚が厚い場合、例えば5nm以上の場合には、初回の記録に必要な電圧は2回目以降に比べて高いため、初期に比較的高い電圧パルスの印加等の、いわゆる、初期化による動作電圧の安定化が必要となる。これらの数値はあくまで目安であって、成膜方法、成膜条件、或いは、加工時のプロセス方法によって変わる。<実験5>次に、Cu膜にかえてAg膜或いはZn膜を用いた場合の特性を調べた。そして、下部電極2としてTiW膜を20nmの膜厚で形成し、その上にAg膜或いはZn膜を6nmの膜厚で形成し、その上にGe2Sb2Te5Gd膜を16nmの膜厚で形成し、上部電極6としてTiW膜を100nmの膜厚で形成した。また、記憶用薄膜4の組成は、Ge2Sb2Te588Gd12である。そして、Ag膜を用いた場合を試料9の記憶素子とし、Zn膜を用いた場合を試料10の記憶素子とし、これら、試料9及び試料10の各記憶素子のI-V特性を測定した。試料9の測定結果を図13に示し、試料10の測定結果を図14に示す。図13及び図14より、Ag膜或いはZn膜を用いることによって、Cu膜を用いた場合図8~図12参照と同様に、試料9及び試料10の記憶素子においてもメモリ動作をすることがわかる。<実験6>次に、記憶用薄膜4中に含まれる希土類元素として、Gdにかえて他の元素を用いた場合の特性を調べた。そして、下部電極2としてTiW膜を20nmの膜厚で形成し、その上にCu膜を12nmの膜厚で形成し、その上にGeSbTeと希土類元素から成る膜を形成し、さらに上部電極6としてTiW膜を100nmの膜厚で形成した。以下、具体的な希土類元素種類、添加割合、膜厚等を示す。<添加割合原子>試料番号希土類元素Ge2Sb2Te8膜厚試料11Y、138720nm試料12Tb、138718nm試料13Tb、208018nmこれら、試料11~試料13の各記憶素子のI-V特性を測定した。試料11の測定結果を図15に示し、試料12の測定結果を図16に示し、試料13の測定結果を図17に示す。図15~図17より、希土類元素としてGdを用いた場合図8~図12参照と同様に、試料11~試料13のいずれの記憶素子においてもメモリ動作が確認された。これは、記憶用薄膜4が形成され、そこに、Cu,Ag,Zn等が拡散し、電圧パルスの印加によって、それらの移動、或いは、希土類元素の酸化及び還元が生じることによってメモリ動作を生じるというモデルが考えられるが、この場合、希土類元素の役割は、薄膜で絶縁性を呈し、繰返し記録、消去の際にイオン伝導、或いは酸化還元に対し安定に動作が行われるということであって、希土類元素中の最外殻電子の寄与が大きい。希土類元素の最外殻電子構造は類似しており、これらの酸化物は、いずれも絶縁性であること、また、酸化及び還元等に対する化学的性質も元素によらず同様な特性を示すことから、希土類元素であれば、いずれの元素でも同様に機能すると考えられる。また、記憶用薄膜4がアモルファスの場合、高温でのプロセスにおいて結晶化を生じさせないという点では、希土類元素の融点及び原子サイズが問題となるが、これらの点においても、希土類元素間での差は小さい。従って、Gd,Y,Tbの他に、La,Nd,Sm,Eu,Dy,Ho,Er等の元素を用いることも可能である。<実験7>記憶用薄膜4の厚さとして重要なパラメータは、酸化物薄膜の膜厚であって、酸化物薄膜となっていない部分、或いは酸素濃度の低い部分の膜厚は問題にならない。しかしながら、膜厚があまりに薄い場合には、表面に形成される酸化物薄膜の膜厚、或いは酸素濃度等を安定に制御することが難しくなり、個別の記憶素子間のバラツキを生じてしまう。そこで、記憶用薄膜4として、予めCuが含有されたGeSbTeGdCu膜を5nmの薄い膜厚で形成し、製造プロセス中で酸化物薄膜を形成して記憶素子を作製し、これを試料14の記憶素子とした。この試料14の記憶素子は、イオン源層3を設けず、記憶用薄膜4にCuを含有させている。なお、記憶用薄膜4の組成は、Ge2Sb2Te550Gd25Cu25とした。また、Cu膜を6nmの膜厚で形成し、その上にGeSbTeGd膜を50nmの厚い膜厚で形成して記憶素子を作製し、これを試料15の記憶素子とした。なお、GeSbTeGd膜の組成はGe2Sb2Te889Gd11とした。また、試料14及び試料15において、これ以外の各膜の材料は、それぞれ、下部電極2としてTiW膜を20nmで形成し、上部電極6としてTiW膜を100nmの膜厚で形成した。そして、この試料14及び試料15の記憶素子のI-V特性をそれぞれ測定した。試料14の測定結果を図18に示し、試料15の測定結果を図19に示す。図18より、記憶用薄膜4の膜厚が薄い試料14の記憶素子の場合でも、安定なメモリ動作が得られ、素子間のバラツキも非常に小さいことがわかった。記憶用薄膜4の膜厚5nmのうち、Gd元素の膜厚割合は、およそ30強であって、これらが全て酸化されるとすると、1.5nm以上の酸化物薄膜を形成することが可能である。実際には酸化によって膜厚が増大するので、2nm以上の厚さの酸化物薄膜を形成することが可能である。このように、膜の内部、或いは表面に形成される希土類元素の割合が、0.5nm以上の膜厚の酸化物薄膜を形成するに充分である場合には、安定なメモリ動作を行うことができるものと考えられる。また、図19より、記憶用薄膜4の膜厚が厚い試料15の記憶素子の場合でも特に大きな差は見られず、例えば、記憶用薄膜4の厚さが10nm程度の記憶素子の場合と同様な結果となる。これは、表面に形成される酸化物薄膜の膜厚等が、記憶用薄膜4の厚さにあまり依存しないためと考えられる。酸化物薄膜の形成されていない部分は、低抵抗状態となっているため、その膜厚による電気特性の影響は、酸化物薄膜の影響に比べると無視できるオーダーである。このように、試料14及び試料15の測定結果から、記憶用薄膜4の膜厚が、0.5nm以上、10nm以下であれば、安定なメモリ動作が得られることがわかる。また、Cu,Ag,Zn等の元素は、このように、予め記憶用薄膜4中に含有されていてもなんら問題はない。この場合、成膜工程の短縮化を図ることが可能になる。<実験8>次に、記憶用薄膜4において、Geゲルマニウムが多量に含有された場合の特性を調べた。下部電極2としてTiW膜を20nmの膜厚で形成し、その上にCu膜を12nmの膜厚で形成し、その上にGeTeGd膜を20nmの膜厚で形成し、さらに上部電極6としてTiW膜を100nmの膜厚で形成した。以下、Geの添加割合組成の具体的な構成を示す。<添加割合原子>試料番号GeXTeYGdZ試料1657、34、9試料1765、28、7これら、試料16及び試料17の各記憶素子のI-V特性を測定した。試料16の測定結果を図20に示し、試料17の測定結果を図21に示す。Geは希土類元素と同様に、記憶用薄膜4をアモルファスに保つという効果があり、Ge単体の場合においても、スパッタ法により形成された記憶用薄膜4はアモルファス化し、高温プロセスに対しても安定にその状態を維持することができる。図20に示すように、記憶用薄膜4中にGeが57原子含有された記憶素子の場合でも、安定なメモリ動作が得られることがわかる。このとき、カルコゲナイド元素であるTeの含有量は34原子、希土類元素であるGdの含有量は9原子である。また、図21に示すように、記憶用薄膜4中にGeが65原子含有された記憶素子の場合でも、安定なメモリ動作が得られることがわかる。このとき、カルコゲナイド元素であるTeの含有量は28原子、希土類元素であるGdの含有量は7原子である。<実験9>次に、試料18として、記憶用薄膜4に用いられるカルコゲナイド元素としてTeテルリウムを用いた場合試料16及び試料17参照とは異なり、Seセレンを用いた場合の記憶素子を作製して、この試料18の記憶素子の特性を調べた。この試料18の記憶素子のI-V特性の測定結果を図22に示す。そして、下部電極2としてTiW膜を20nmの膜厚で形成し、その上にCu膜を6nmの膜厚で形成し、その上にGeSeGd膜を20nmの膜厚で形成し、さらに上部電極6としてTiW膜を100nmの膜厚で形成して記憶素子を作製した。また、GeSeGd膜の組成は、Ge35Se55Gd10とした。図22に示すように、記憶用薄膜4に用いられるカルコゲナイド元素として、Seを用いた場合の記憶素子においても、Teを用いた場合の記憶素子と同様の動作をするが、成膜方法としてスパッタリング法を用いた場合、Seの融点がTeに比べて低いため、GeSeという化合物ターゲットを用いても、スパッタリングレートを安定させることが、Teを用いた場合と比較して難しいという欠点を有している。<実験10>次に、上部電極6の材料として、TiW膜のかわりに他の金属膜を用いた場合の特性を調べた。なお、これ以外の各膜の材料は、下部電極2としてTiW膜を20nmの膜厚で形成し、その上にCu膜を6nmの膜厚で形成し、その上にGe30Te56Gd14膜を20nmの膜厚で形成した。以下、上部電極材料及び膜厚の具体的な構成を示す。試料番号上部電極材料膜厚試料19Wタングステン100nm試料20Pt白金100nmこの試料19及び試料20の記憶素子のI-V特性の測定結果を、図23及び図24にそれぞれ示す。図23及び図24に示すように、上部電極6として、W膜或いはPt膜を用いた場合の記憶素子においても、TiW膜を用いた記憶素子の場合と同様のメモリ動作を生じることがわかる。ただし、W膜の場合、記憶用薄膜4との密着力が弱いためか、動作電圧が高くなる傾向が見られた。上部電極6としては、この他、Al,Au,Ni,Mo,Ta等の金属、或いはシリサイド及び各種金属合金等、種々の材料を用いることが可能である。なお、下部電極2においても、上部電極6の場合と同様に形成することができる。<実験11>次に、イオン源層3にCu及びTeを含むCuTeGe,SiGdを用いて、CuとTeの組成比を変化させた場合の特性を調べた。なお、イオン源層3の膜厚は30nmとした。また、これ以外の各膜の材料は、下部電極2として窒化タングステンWN膜を20nmの膜厚で形成し、記憶用薄膜4として酸化ガドリニウム膜を4.0nmの膜厚で形成し、上部電極としてTiW膜を100nmの膜厚で形成した。以下、具体的なイオン源層3の組成を示す。試料21:Cu40Te6067Ge26Gd7試料22:Cu58Te4276Ge18Gd6試料23:Cu68Te3279Ge16Gd5試料24:Cu80Te2081Ge14Gd5試料25:Cu75Te2560Si37Gd3試料26:Cu35Te6561Si33Gd6これら、試料21~試料26の各記憶素子のI-V特性を測定した。測定結果をそれぞれ図25~図31に示す。図25~図31に示すように、いずれの試料もヒシテリシスを呈し、メモリ動作が確認された。従って、イオン源層3のCu/Teの組成比の35/65~80/20の広い範囲に対してメモリ動作が可能であり、即ち記録及び消去に対応した極性に電圧を印加することによって、記録及び消去を行うことが可能であることがわかる。<実験12>イオン源層3を実験11と同様の材料として、下部電極2をCu膜にかえて記憶素子を作製し、試料27の記憶素子とした。下部電極2のCu膜の膜厚は20nmとした。また、イオン源層3は、組成をCu53Te4774Ge20Gd6として、膜厚を20nmとした。その他の各膜の材料及び膜厚は実験11と同様にした。そして、試料27の記憶素子のI-V特性を測定した。測定結果を図31に示す。図31より、下部電極2をCu膜にかえた場合にも、同様にメモリ動作することがわかる。また、この場合、下部電極2とイオン源層3との双方に銅Cuが含有されているため、銅は膜厚方向に組成勾配を有することになる。なお、上述の実施の形態の各記憶素子では、基板1に導電率の高い高不純物濃度のシリコン基板を用いて、基板1の裏面側に接地電位グランド電位を印加したが、下部電極2側に電圧を印加するための構成は、その他の構成も可能である。例えば、シリコン基板1表面に形成され、かつ、シリコン基板1とは電気的に絶縁された電極を用いてもよい。また、基板1として、シリコン以外の半導体基板、或いは絶縁基板例えばガラスや樹脂から成る基板を用いてもよい。また、上述の実験1~実験10で用いた希土類元素の酸化物である記憶用薄膜4の融点は、2000°C以上結晶状態での文献値、以下同様であるので、熱的に充分安定な材料であり、結晶化温度も高い。上述の実施の形態では、記憶用薄膜4が希土類元素の酸化物を含む構成であったが、その他の絶縁材料例えば、酸化物や窒化物を用いて記憶用薄膜4を構成することも可能である。酸化物としては、希土類元素の酸化物以外にも、例えば、SiO2や遷移金属酸化物等が挙げられる。また、窒化物としては、例えば、窒化珪素SiNや希土類元素の窒化物等が挙げられる。このような記憶用薄膜4に絶縁材料を用いた構成とする場合には、イオン源層3に、カルコゲナイド元素S,Se,Te及びイオン源となる元素Ag,Cu,Znを含有させる。特に、イオン源層3に、CuTe膜等、Cu及びTeを含む薄膜を用いると、前述したようにTeが他のカルコゲナイド元素よりも電気伝導度が高く、イオン源層3の抵抗を低くしてイオン源層3の抵抗変化を記憶用薄膜4の抵抗変化と比較して充分に小さくすることができるため、メモリ動作の安定性を向上することができるという点で、好適である。そして、記憶用薄膜4に、希土類酸化物や上述したその他の絶縁材料を用いて、さらにイオン源層3に希土類元素を含有させた構成とすることも可能である。この構成とした場合も、イオン源層3に希土類元素を含有させたことにより、イオン源層3の結晶化温度を高くして、イオン源層3の結晶化を抑制することができる。これにより、イオン源層3を均一に形成することができ、イオン源層3の表面の粗さも抑制することができるため、記憶用薄膜4も均一に形成することが可能になる。また、保存時や使用時の熱履歴により記憶素子の特性が劣化することを抑制することができる。このように記憶用薄膜4にその他の絶縁材料を用いた構成とした場合でも、記憶用薄膜4を希土類酸化物とした場合と同様に、記憶用薄膜4の抵抗値を変化させて、メモリ動作を行うことができる。実施例次に、イオン源層3に希土類元素を含有させると共に、上述した絶縁材料を記憶用薄膜4に用いて、図1に示した構造の記憶素子10を作製して、特性を調べた。<実験13>下部電極2として、膜厚20nmの窒化タングステンWN膜、イオン源層3として、膜厚30nmのCuTeGeGd膜、記憶用薄膜4として膜厚2nmの窒化珪素SiN膜絶縁材料、上部電極6として膜厚100nmの金Auをそれぞれ用いた場合の特性を調べた。基板1と絶縁層5の材料は、前述した実験1~実験12と同様である。電流リミッタの値は、実験2と同様に1mAとした。イオン源層3のCuTeGeGd膜の組成は、Cu55Te4580Ge10Gd10である。このような構造の記憶素子を作製して試料28の記憶素子とした。この試料28のI-V特性の測定結果を図32に示す。図32より、記憶用薄膜4に絶縁材料の窒化タングステンを用いた試料28でも、同様にメモリ動作をすることがわかる。<実験14>記憶用薄膜4として膜厚20nmの窒化ガドリニウムGdN膜を用い、上部電極6として膜厚100nmのタングステンWをそれぞれ用いた場合の特性を調べた。その他の材料及び電流リミッタの値は、実験13と同様とした。なお、イオン源層3のCuTeGeGd膜の組成は、Cu55Te4582Ge10Gd8とした。このような構造の記憶素子を作製して試料29の記憶素子とした。この試料29のI-V特性の測定結果を図33に示す。図33より、記憶用薄膜4に窒化物の窒化ガドリニウムを用いた試料29でも、同様にメモリ動作をすることがわかる。ところで、上述の実施の形態では、イオン源層3の上に記憶用薄膜4が形成された構成であったが、これら2層の上下の積層関係を逆にして、図34に断面図を示すように、記憶用薄膜4の上にイオン源層3を形成した形態の記憶素子20とすることも可能である。図34に示す記憶素子20は、下部電極2の上に記憶用薄膜4が形成され、記憶用薄膜4上の絶縁層5の開口を通じて、記憶用薄膜4に接続するようにイオン源層3が形成され、イオン源層3の上に上部電極6が形成された構成である。次に、図34に示した構造の記憶素子20を実際に作製して、特性を調べた。<実験15>記憶用薄膜4に絶縁材料を用い、図34に示した構造の記憶素子20を次のようにして作製した。まず、例えば高濃度のP型の不純物がドープされたPのシリコン基板1上に、下部電極2としてWN膜を20nmの膜厚で成膜し、引き続き記憶用薄膜4を成膜した。次いで、リソグラフィ及び280°Cのアニール処理を施したハードキュアレジストにより、コンタクトホールを有する絶縁層5を形成した。次いで、イオン源層3としてCu55Te4573Ge7Si11Gd9膜を20nmの膜厚で、上部電極6としてタングステンW膜を100nmの膜厚で、順次成膜を行った。その後、フォトリソグラフィ技術により、リアクティブイオンエッチング装置においてアルゴンArガスを用いてエッチングして、これらイオン源層3及び上部電極6をパターニングして記憶素子20を作製した。そして、記憶用薄膜4として、膜厚2.5nmの窒化珪素SiN膜を用いた場合を試料30の記憶素子とし、膜厚2.8nmの窒化ガドリニウムGdN膜を用いた場合を試料31の記憶素子とした。そして、試料30の記憶素子及び試料31の記憶素子に対して、I-V特性を測定した。試料30の測定結果を図35に示し、試料31の測定結果を図36に示す。なお、図35及び図36のI-V特性図において、電位Vの極性は、前述した各実施例と同様に、下部電極2を基準とした場合の上部電極6の電位を横軸に記されている。このため、記録高抵抗→低抵抗及び消去低抵抗→高抵抗動作の極性が、前述した各実施例とは逆になっている。即ち、記録は-電位側で、消去は電位側で行われている。図35及び図36より、記憶用薄膜4及びイオン源層3の積層順序を前述した試料とは逆にした、これらの試料においても、同様にメモリ動作することがわかる。また、イオン源層3及び記憶用薄膜4のいずれにも希土類元素を含有させないで記憶素子を構成することも可能である。この場合、イオン源層3が希土類元素を含有しないので、イオン源層3の抵抗値を比較的低くすることができる。そして、特にCuTeを含む薄膜をイオン源層3に用いると、抵抗値の低いイオン源層3とすることができるため、記憶用薄膜4に前述した絶縁材料だけでなく半導体材料例えばシリコンや化合物半導体等を用いることも可能になる。これは、イオン源層3の抵抗値が低くなるため、記憶用薄膜4に半導体材料を用いても記憶素子10の抵抗値の変化がほとんど記憶用薄膜4の抵抗値の変化により影響されるからである。<実験16>イオン源層3にCuTeを含む薄膜を用い、記憶用薄膜4に絶縁材料を用い、イオン源層3及び記憶用薄膜4に希土類元素を含有させないで、図1に示した構造の記憶素子10を次のようにして作製した。下部電極2として、膜厚50nmの窒化タングステンWN膜、イオン源層3として、膜厚25nmのCuTeSiGe膜、記憶用薄膜4として膜厚5nmの酸化珪素SiO2膜絶縁材料、上部電極6として膜厚100nmのWN膜をそれぞれ用いた場合の特性を調べた。基板1と絶縁層5の材料は、前述した実験1~実験12と同様である。電流リミッタの値は、実験2と同様に1mAとした。イオン源層3のCuTeSiGe膜の組成は、Cu48Te30Si15Ge7である。このような構造の記憶素子を作製して試料32の記憶素子とした。この試料32のI-V特性の測定結果を図37に示す。図37より、イオン源層3及び記憶用薄膜4に希土類元素を含有させていない試料32においても、同様にメモリ動作することがわかる。<実験17>イオン源層3にCuTeを含む薄膜を用い、記憶用薄膜4に半導体材料を用い、イオン源層3及び記憶用薄膜4に希土類元素を含有させないで、図1に示した構造の記憶素子10を次のようにして作製した。下部電極2として、膜厚50nmの窒化タングステンWN膜、イオン源層3として、膜厚25nmのCuTeSiGe膜、記憶用薄膜4として膜厚7nmのシリコンSi膜半導体材料、上部電極6として膜厚100nmのWN膜をそれぞれ用いた場合の特性を調べた。基板1と絶縁層5の材料は、前述した実験1~実験12と同様である。電流リミッタの値は、実験2と同様に1mAとした。イオン源層3のCuTeSiGe膜の組成は、Cu42Te25Si27Ge6である。このような構造の記憶素子を作製して試料33の記憶素子とした。この試料33のI-V特性の測定結果を図38に示す。図38より、記憶用薄膜に半導体材料を用い、イオン源層3及び記憶用薄膜4に希土類元素を含有させていない試料33においても、同様にメモリ動作することがわかる。次に、本発明の他の実施の形態として、記憶素子の概略構成図断面図を、図39に示す。この記憶素子30は、高電気伝導度の基板1、例えばP型の高濃度の不純物がドープされたPのシリコン基板1上に下部電極2が形成され、この下部電極2上に記憶用薄膜4が形成され、この記憶用薄膜4上の絶縁層5に形成された開口を通じて記憶用薄膜4に接続するように上部電極6が形成されて構成されている。即ち、この記憶素子30は、図1の記憶素子10のイオン源層3がなく、下部電極2上に記憶用薄膜4が直接形成された構成となっている。そして、図1の記憶素子10のイオン源層3の代わりに、記憶用薄膜4がイオン源となる金属元素を含有している。記憶用薄膜4は、少なくともTe,S,Seから選ばれるいずれかの元素カルコゲン元素と、Cu,Ag,Znから選ばれるいずれかの金属元素前述したイオン源とを含む構成とする。記憶用薄膜4内のこれら金属元素Cu,Ag,Znとカルコゲン元素Te,S,Seとが結合し、記憶用薄膜4の例えば下部に金属カルコゲナイド層を形成する。この金属カルコゲナイド層は、主に非晶質構造を有しており、イオン導体としての役割を果たす。より好ましくは、記憶用薄膜4を、さらに希土類元素のうち、La,Ce,Pr,Nd,Sm,Eu,Gd,Tb,Dy,Ho,Er,Yb,Yから選ばれる、1種類もしくは複数種類の希土類元素と酸素とを含む構成とする。また、この記憶用薄膜4における酸素の組成は、通常は希土類元素REに対してRE2O3という組成を形成するが、ここでは、アモルファス膜であって、半導体領域の導電率以下の電気的性質を有していれば充分であるので、必ずしも、このような組成に限定されず、例えば、REOx0.5<x≦1.5でも構わない。また、この記憶用薄膜4には、例えば、Ge,Si,Te,S,Se,Sb,Ti,W,Cu,Ag,Zn,Fe,Co,P,N,H等の、希土類元素以外の元素が予め含有されていても構わない。さらに、記憶用薄膜4において、希土類元素と酸素との組成比、希土類元素とCu,Ag,Znから選ばれる元素金属元素との組成比、希土類元素とTe,S,Seから選ばれる元素カルコゲン元素との組成比のうち、少なくともいずれかの組成比が、膜厚方向に組成勾配を有しているようにした場合には、非連続的に組成が変化する界面を有する場合と比較して、界面状態に鈍感な膜を形成することが可能になり、量産時のプロセスが容易になるという利点を有する。上述した材料から成る記憶用薄膜4は、電圧パルス或いは電流パルスが印加されることにより、インピーダンス抵抗値が変化する特性を有する。絶縁層5には、例えばハードキュア処理されたフォトレジスト、半導体装置に一般的に用いられるSiO2やSi3N4、その他の材料、例えばSiON,SiOF,Al2O3,Ta2O5,HfO2,ZrO2等の無機材料、フッ素系有機材料、芳香族系有機材料等を用いることができる。本実施の形態の記憶素子30においては、特に、記憶用薄膜4の下地となる下部電極2を非晶質材料から成る構成とする。この下部電極2に用いる非晶質材料としては、例えば、非晶質のWN窒化タングステン等の非晶質金属窒化物を用いることができる。このように、記憶用薄膜4の下地となる下部電極2を非晶質材料から成る構成とすることにより、詳細を後述するように、記録電圧のバラツキを小さくして、安定して情報の記録や消去を行うことができる利点を有する。なお、上部電極6には、通常下部電極2と同様の配線材料本実施の形態では非晶質材料を用いるが、下部電極2とは異なる配線材料を使用することも可能である。即ち、上部電極6には、半導体プロセスに用いられる配線材料、例えばTiW,Ti,W,Cu,Al,Mo,Ta,シリサイド等を用いることができ、結晶質の配線材料を用いることも可能である。図39に示す本実施の形態の記憶素子30は、次のように動作させて、情報の記憶を行うことができる。まず、前述した金属カルコゲナイド層に接する下部電極2側に、例えば正電位電位を印加して、上部電極6側が負になるように、記憶素子30に対して正電圧を印加する。これにより、記憶用薄膜4の下部電極2側の金属カルコゲナイド層に含まれる金属元素Cu,Ag,Znがイオン化して記憶用薄膜4内を拡散していき、上部電極6側で電子と結合して析出する、或いは、記憶用薄膜4内部に拡散した状態で留まる。すると、記憶用薄膜4内部にCu,Ag,Znを多量に含む電流パスが形成される、もしくは、記憶用薄膜4内部にCu,Ag,Znによる欠陥が多数形成されることによって、記憶用薄膜4の抵抗値が低くなる。記憶用薄膜4以外の各層は、記憶用薄膜4の記録前の抵抗値に比べて、元々抵抗値が低いので、記憶用薄膜4の抵抗値を低くすることにより、記憶素子30全体の抵抗値も低くすることができる。その後、正電圧を除去して、記憶素子30にかかる電圧をなくすと、抵抗値が低くなった状態で保持される。これにより、情報を記録することが可能になる。一度だけ記録が可能な記憶装置、いわゆる、PROMに用いる場合には、前記の記録過程のみで記録は完結する。一方、消去が可能な記憶装置、いわゆる、RAM或いはEEPROM等への応用には、消去過程が必要であるが、消去過程においては、下部電極2に、例えば負電位-電位を印加して、上部電極6側が正になるように、記憶素子30に対して負電圧を印加する。これにより、記憶用薄膜4内に形成されていた電流パス或いは不純物準位を構成するCu,Ag,Znが再びイオン化して、記憶用薄膜4内を移動して下部電極2側の金属カルコゲナイド層に戻る。すると、記憶用薄膜4内からCu,Ag,Znによる電流パス、もしくは、欠陥が消滅して、記憶用薄膜4の抵抗値が高くなる。記憶用薄膜4以外の各層は元々抵抗値が低いので、記憶用薄膜4の抵抗値を高くすることにより、記憶素子30全体の抵抗値も高くすることができる。その後、負電圧を除去して、記憶素子30にかかる電圧をなくすと、抵抗値が高くなった状態で保持される。これにより、記録された情報を消去することが可能になる。このような過程を繰り返すことにより、記憶素子30に情報の記録書き込みと記録された情報の消去を繰り返し行うことができる。そして、例えば、抵抗値の高い状態を0の情報に、抵抗値の低い状態を1の情報に、それぞれ対応させると、正電圧の印加による情報の記録過程で0から1に変え、負電圧の印加による情報の消去過程で1から0に変えることができる。なお、記憶用薄膜4は、記録前の初期状態は高抵抗であるのが一般的であるが、プロセス工程でのプラズマ処理、アニール処理等によって、初期に記録状態である低抵抗を呈していても構わない。記録後の抵抗値は、記憶素子30のセルサイズ及び記憶用薄膜4の材料組成よりも、記録時に印加される電圧パルス或いは電流パルスの幅や電流量等の記録条件に依存し、初期抵抗値が100kΩ以上の場合には、およそ50Ω~50kΩの範囲となる。記録データを復調するためには、初期の抵抗値と記録後の抵抗値との比が、およそ、2倍以上であれば充分であるので、記録前の抵抗値が100Ωで、記録後の抵抗値が50Ω、或いは、記録前の抵抗値が100kΩ、記録後の抵抗値が50kΩといった状況であれば充分であり、記憶用薄膜4の初期の抵抗値はそのような条件を満たすように設定される。記憶用薄膜4の抵抗値は、例えば、酸素濃度、膜厚、面積、さらには、不純物材料の添加によって調整することが可能である。図39の記憶素子30は、例えば次のようにして製造することができる。まず、電気伝導度の高い基板1、例えば高濃度のP型の不純物がドープされたシリコン基板上に、下部電極2、例えば非晶質のWN膜を堆積する。次に、下部電極2上に、スパッタリング法により、記憶用薄膜4として、例えばCu膜とGeTeGd膜との積層膜を形成する。次に、記憶用薄膜4を覆うように絶縁層5を形成する。さらに、フォトリソグラフィにより絶縁層5の一部を除去して、記憶用薄膜4へのコンタクト部を形成する。続いて、必要に応じて熱処理を行う。この熱処理により、記憶用薄膜4内でTe,Cu等元素を拡散させると共に、記憶用薄膜4内に酸素を導入してGd等の希土類元素を酸化させることができる。次に、上部電極6として、例えばWN膜を成膜した後、このWN膜をパターニングする。このようにして、図39に示した記憶素子30を製造することができる。上述の実施の形態の記憶素子30の構成によれば、下部電極2と上部電極6との間に、Cu,Ag,Znを含む記憶用薄膜4とが挟まれた構成とすることにより、例えば、下部電極2側に正電圧電位を印加して、上部電極6側が負になるようにした場合に、記憶用薄膜4内に、Cu,Ag,Znを多量に含む電流パスが形成されて、或いは記憶用薄膜4内に、Cu,Ag,Znによる欠陥が多数形成されることによって、記憶用薄膜4の抵抗値が低くなり、記憶素子30全体の抵抗値が低くなる。そして、正電圧の印加を停止して、記憶素子30に電圧が印加されないようにすることで、抵抗値が低くなった状態が保持され、情報を記録することが可能になる。このような構成は、例えばPROM等の一度だけ記録が可能な記憶装置に用いることができる。そして、記憶素子30の抵抗値の変化、特に記憶用薄膜4の抵抗値の変化を利用して情報の記憶を行っているため、記憶素子30を微細化していった場合にも、情報の記録や記録した情報の保存が容易になる。また、例えば、RAMやEEPROM等の記録に加えて消去が可能な記憶装置に用いるような場合は、上述した記録後の状態の記憶素子30に対して、例えば、下部電極2に負電圧-電位を印加して、上部電極6側が正になるようにする。これにより、記憶用薄膜4内に形成されていた、Cu,Ag,Znによる電流パス、或いは欠陥が消滅して、記憶用薄膜4の抵抗値が高くなり、記憶素子30全体の抵抗値が高くなる。そして、負電圧の印加を停止して、記憶素子30に電圧が印加されないようにすることで、抵抗値が高くなった状態が保持され、記録されていた情報を消去することが可能になる。また、本実施の形態の記憶素子30によれば、下部電極2、記憶用薄膜4、上部電極6を、いずれもスパッタリングが可能な材料で構成することが可能である。例えば、各層の材料に適応した組成からなるターゲットを用いて、スパッタリングを行えばよい。また、同一のスパッタリング装置内で、ターゲットを交換することにより、連続して成膜することも可能である。また、本実施の形態の記憶素子30の構成によれば、特に、記憶用薄膜4の下地となる下部電極2を、非晶質材料から成る構成としていることにより、その上に形成されている記憶用薄膜4を、結晶質になる部分がなく均一に非晶質構造とすることができ、これにより記憶用薄膜4とその上の上部電極6との界面を平坦に形成することができる。このように、記憶用薄膜4とその上の上部電極6との界面が平坦になることにより、記憶用薄膜4内の電界分布が均一になり、高抵抗状態から低抵抗状態にスイッチングする際のスイッチング電圧を、バラツキが少なく、繰り返し記録消去に対しても均一な値とすることができる。従って、スイッチング電圧のバラツキが少なく、安定して動作する記憶素子を実現することができる。さらに、記憶用薄膜4を、希土類元素のうち、La,Ce,Pr,Nd,Sm,Eu,Gd,Tb,Dy,Ho,Er,Yb,Yから選ばれる、1種類もしくは複数種類の希土類元素と酸素とを含む構成とした場合には、希土類酸化物が形成されており、記憶用薄膜4が熱的に安定となるため、非常に僅かな電流で、情報の記録を安定に行うことができる。また、希土類元素の働きにより、Te,S,Seカルコゲン元素の結晶化温度が上昇し、高温環境下での結晶化を抑制することができる。従って、高温環境下や長期保存時においても、記録された内容を安定して保持することができる。なお、スイッチング電圧のバラツキ等の不安定性の要因は、結晶質材料から成る下地上のCuTe等における、Cu,Ag,ZnTe,S,Se材料の異常成長であるため、記憶用薄膜4が希土類元素を含有しない場合においても、同様な問題が発生するものである。即ち、記憶用薄膜4が希土類元素を含有しない場合においても、下地材料を非晶質構造にすることによって、スイッチング電圧のバラツキ等を抑制し、記憶素子30の安定性を向上することができる。また、前述した記憶用薄膜4が絶縁材料例えば、酸化膜や窒化膜等から成り記憶用薄膜4とは別にイオン源層3が設けられた構成の記憶素子においても、同様に、下地材料を非晶質構造にすることにより、イオン源層3の結晶化を抑制することができ、これによりスイッチング電圧等の素子特性のばらつき低減に効果があるものである。そして、前述した各種の構成記憶用薄膜4の材料、イオン源層3の有無、イオン源層3の材料等の記憶素子において、記憶用薄膜4の下地材料を非晶質構造にすることにより、記憶素子の安定性を向上することができる。上述した実施の形態の記憶素子30を、多数マトリクス状に配置することにより、記憶装置を構成することができる。各記憶素子30に対して、その下部電極2側に接続された配線と、その上部電極6側に接続された配線とを設け、例えばこれらの配線の交差点付近に各記憶素子30が配置されるようにすればよい。具体的には、例えば下部電極2を行方向のメモリセルに共通して形成し、上部電極6に接続された配線を列方向のメモリセルに共通して形成し、電位を印加して電流を流す下部電極2と配線とを選択することにより、記録を行うべきメモリセルを選択して、このメモリセルの記憶素子30に電流を流して、情報の記録や記録した情報の消去を行うことができる。そして、上述した実施の形態の記憶素子30は、容易に情報の記録及び情報の読み出しを行うことができ、特に、高温環境下及び長期のデータ保持安定性に優れた特性を有する。また、上述した実施の形態の記憶素子30は、微細化していった場合においても、情報の記録や記録した情報の保持が容易になる。従って、上述した実施の形態の記憶素子30を用いて記憶装置を構成することにより、記憶装置の集積化高密度化や小型化を図ることができる。なお、記憶用薄膜4の下地材料に結晶質材料を用いた場合でも、イオン源層3及び記憶用薄膜4の組成や成膜条件を制御することにより、結晶粒径を小さくして、前述した異常成長を抑制することが可能である。このため、記憶用薄膜4の下地材料に結晶質材料を使用したからといって、必ずしも問題を生じるわけではない。一方、上述のように記憶用薄膜4の下地材料に非晶質材料を使用すると、容易に記憶素子の安定性を向上することができ、組成や成膜条件の制約も少ないという利点がある。実施例次に、上述した実施の形態の記憶素子30と、下地材料に結晶質材料を用いた記憶素子とを、それぞれ作製して、特性を調べた。<実験18>まず、記憶用薄膜4の下地となる下部電極2に、体心立方格子の結晶構造を持つTiWを用いて、図39に示した構造の記憶素子30と同様の記憶素子を作製した。シリコン基板上に、スパッタリングにより、記憶用薄膜4の下地となる下部電極2としてTiW膜を20nmの膜厚で堆積した。続いて、マグネトロンスパッタリング装置を用いて、Cu膜を8nmの膜厚で形成し、引き続き、Arガス導入によるスパッタリング方法により、GeTeGd膜を20nmの膜厚で形成して、記憶用薄膜4となる積層膜を形成した。次に、積層膜を覆ってフォトレジストを形成し、その後、フォトリソグラフィ技術により、露光と現像を行って積層膜上のフォトレジストに開口スルーホールを形成した。開口スルーホールの大きさは縦2μm、横2μmとした。その後、真空中280°Cにおいて熱処理を行って、フォトレジストを変質させて、温度やエッチング等に対して安定なハードキュアレジストとして、絶縁層5を形成した。この熱処理は、フォトレジストを硬化させる効果の他に、記憶用薄膜4内の構造を熱平衡状態にし安定な層構造を形成する効果と、記憶用薄膜4内に酸素元素を導入して希土類酸化層を形成する効果を有する。なお、絶縁層5にハードキュアレジストを用いたのは、実験上簡便に形成できるためであり、製品を製造する場合においては、他の材料シリコン酸化膜等を絶縁層5に用いた方がよい。次に、上部電極6としてTiW膜を10nmの膜厚で成膜した。その後、フォトリソグラフィ技術により、プラズマエッチング装置を用いて、ハードキュアレジストから成る絶縁層5上に堆積した上部電極6を、50μm×50μmの大きさにパターニングした。このような構造の記憶素子を作製して、試料34の記憶素子とした。次に、記憶用薄膜4の下地となる下部電極2に、非晶質構造を持つWNを用いて、図39に示した構造の記憶素子30を作製した。シリコン基板上に、スパッタリングにより、記憶用薄膜4の下地となる下部電極2としてWN膜を25nmの膜厚で堆積した。このとき、スパッタリングの条件を制御することにより、非晶質のWN膜を形成することができる。続いて、マグネトロンスパッタリング装置を用いて、Cu膜を8nmの膜厚で形成し、引き続き、Arガス導入によるスパッタリング方法により、GeTeGdを20nmの膜厚で形成して、記憶用薄膜4となる積層膜を形成した。次に、積層膜を覆ってフォトレジストを形成し、その後、フォトリソグラフィ技術により、露光と現像を行って積層膜上のフォトレジストに開口スルーホールを形成した。開口スルーホールの大きさは縦2μm、横2μmとした。その後、真空中270°Cにおいて熱処理を行って、フォトレジストを変質させて、温度やエッチング等に対して安定なハードキュアレジストとして、絶縁層5膜を形成した。この熱処理により、フォトレジストを硬化させる効果の他に、記憶用薄膜4内の構造を熱平衡状態にし安定な層構造を形成する効果と、記憶用薄膜4内に酸素元素を導入して希土類酸化層を形成する効果を有する。なお、絶縁層5にハードキュアレジストを用いたのは、実験上簡便に形成できるためであり、製品を製造する場合においては、他の材料シリコン酸化膜等を絶縁層5に用いた方がよい。次に、上部電極6としてWN膜を15nmの膜厚で成膜した。その後、フォトリソグラフィ技術により、プラズマエッチング装置を用いて、ハードキュアレジストから成る絶縁層5上に堆積した上部電極6を、50μm×50μmの大きさにパターニングした。このような構造の記憶素子30を作製して、試料35の記憶素子30とした。ここで、試料35の記憶素子30を、オージェ電子分光AES法を用いて、深さ方向に組成分析した。深さ方向の組成分析は、記憶素子30の上部電極6側からArイオンを照射して、スパッタリングの効果で表面を削りながら、最表面の組成分析をAES法により行った。得られた分析結果を、図40A~図40Cに示す。横軸はArスパッタリング時間分を示しており、記憶素子30の深さに対応している。縦軸は、各元素の組成分布を示している。図40AはWとNの分布を示し、図40BはGdとOの分布を示し、図40CはCuとTeとGeの分布を示している。これらの図は、同時に得られた組成分析結果を、いくつかの元素毎に分けて表示したものである。図40A~図40Cに示す深さ方向の組成分析結果から、記憶素子30の記憶用薄膜4が、下部電極2側のCu-Te-Geを主成分とする層金属カルコゲナイド層4Aと、上部電極6側のGd-Oを主成分とする層希土類酸化層4Bとから構成され、また記憶用薄膜4内に組成勾配を有していることが観察される。このように、膜厚方向に材料組成の勾配がつく理由は、成膜後のGd希土類金属元素が非常に化学的に活性であり、記憶用薄膜4中を拡散して酸素濃度の高い表面側に移動し、酸化物層を形成することと、Cu金属元素はカルコゲナイド元素Te,S,Seと容易に結合し化合物を形成することである。このように組成勾配を有する場合には、非連続的に組成が変化する界面を有する場合と比較して、界面状態に鈍感な膜を形成することが可能で、量産時のプロセスが容易になるという利点を有する。また、熱平衡状態の構造を利用するために、製造プロセスのバラツキに対して影響を受けにくいという利点を有する。また、図40Bの希土類元素であるGdの組成分布に注目すると、金属カルコゲナイド層4A内では、膜厚方向に対して組成勾配を有していることがわかる。この金属カルコゲナイド層4Aに存在する希土類元素の働きによって、カルコゲナイドの結晶化温度が上昇し、高温環境下での結晶化を抑制することができる。その結果、記憶素子30は、高温環境下において、更には長期保存時においても、記録された内容を安定して保持することができる。次に、試料34の記憶素子及び試料35の記憶素子30について、I-V特性の測定を行った。まず、それぞれの記憶素子に対して、下部電極2を接地電位グランド電位に接続し、上部電極6に負の電位を加えた。そして、上部電極6に印加する負電位を0Vから減少させて、電流の変化を測定した。ただし、電流が1mAに達した所で電流リミッタが動作するように設定しておいて、それ以上は上部電極に印加する負電位、即ち記憶素子に加わる電圧が増加しないように設定した。また、電流が1mAに達して電流リミッタが動作した状態から、上部電極6に印加する負電位を0Vまで減少させていき、電流の変化を測定した。引き続き、今度は、逆に上部電極6に正電位を印加し、電流が減少し、電流が殆ど流れなくなるような電圧まで正電位を増大させた後に、再び0電位に戻す操作を行った。そして、この操作を8回繰り返した。試料34のI-V特性の測定結果を図41に示し、試料35のI-V特性の測定結果を図42に示す。図41及び図42より、いずれの記憶素子でも、初期は抵抗値が高く、記憶素子がOFF状態にあり、電圧が負方向に増加することにより、ある閾値電圧スイッチング電圧以上のところで急激に電流が増加する。即ち記憶素子の抵抗値が低くなり、ON状態へと遷移することがわかる。これにより、情報が記録されることがわかる。一方、その後、電圧を減少させても、一定抵抗値を保ったままであり、即ち、記憶素子のON状態が保たれ、記録された情報が保持されることがわかる。そして、いずれの試料も、電圧V=0.1Vの箇所でのOFF状態の抵抗値は約2MΩ、ON状態の抵抗値は約100kΩであった。また、図41及び図42に示されるように、逆極性の電圧V、即ち上部電極に正電位電位を印加し、基板1の裏面側を接地電位グランド電位に接続して、V=0.3V以上の正電位を印加した後に、再び0Vにすることにより、抵抗値が初期のOFF状態の高抵抗の状態に戻ることが確認された。即ち記憶素子に記録した情報を、負電圧の印加により消去できることがわかる。しかしながら、図41の試料34のI-V特性からは、8回繰り返して記憶消去を行ったときの各回のスイッチング電圧にバラツキが観察される。そこで、続いて、この試料34の記憶素子の断面構造を、透過電子顕微鏡TEMにより解析した。使用したTEMは、電界放出型の電子銃を備え、観察サンプル上で電子線を1nm~5nm径程度の大きさまで収束することができる構成である。試料34の記憶素子の断面TEM像を図43Aに示し、このTEM像の構造を説明する概略構成図を図43Bに示す。記憶用薄膜4は、下地の下部電極2側のCu-Teを主成分とする層4Aと、上部電極6側のGd-Oを主成分とする層4Bに分かれている。そして、図43A中のX点下部電極2に電子線を5nm径に収束させて得られた電子回折図形ナノエリアディフラクションを図44Cに示す。また、図43A中のY点記憶用薄膜4のCu-Teを主成分とする層4Aに電子線を5nm径に収束させて得られた電子回折図形ナノエリアディフラクションを図44Dに示す。図43A及び図43Bから、下地の下部電極2と記憶用薄膜4との界面は平坦であるのに対して、記憶用薄膜4と上部電極6との界面ではラフネスが著しいことがわかる。下地の下部電極2及び記憶用薄膜4の構造は、それぞれの電子回折図形から判断できる。図44Cに示す下地の下部電極2の電子回折図形では、スポット状の回折ピークが得られ、この下地の下部電極2が結晶質の構造を有していることがわかる。また、図44Dに示す記憶用薄膜4の下部の層金属カルコゲナイド層4Aの電子回折図形でも、スポット状の回折ピークが得られ、この層が結晶質の構造を有していることがわかる。従って、試料34の記憶素子のように、下地の下部電極2が、規則正しく原子が配列した結晶質の構造を持つ場合には、記憶素子を製造する際に、以下の現象が起こると考えられる。まず、下地表面の原子ステップを核として、記憶用薄膜4内の金属カルコゲナイド層4Aが、部分的に結晶化される。これにより、カルコゲナイド層4Aでは、非晶質構造をもつ領域と、結晶質構造を持つ領域が混在する。カルコゲナイド層4A内の結晶学的な構造の不均一な分布は、記憶用薄膜4のラフネスを増大させ、記憶用薄膜4と上部電極6との界面での電界分布を不均一にする。その結果、希土類酸化膜中への金属元素の拡散が始まるスイッチング電圧が不安定となる。もしくは、金属カルコゲナイドのイオン伝導体としての性質例えば金属元素の移動度に不均一な分布を生じるために、電圧を印加したときに、希土類酸化膜中へ金属元素の拡散の進行度合いにバラツキを生じる。結果として、繰り返し記憶消去時のスイッチング電圧のバラツキを生じてしまう。なお、試料34では、下地の下部電極2の材料として、体心立法格子の結晶構造を持つTiWを用いたが、他の結晶質構造を持つ材料を下部電極2に用いた場合にも、同様の結果となる。一方、図42に示す試料35のI-V特性において、高抵抗状態から低抵抗状態にスイッチングする際に必要なスイッチング電圧に注目すると、図41に示した試料34のI-V特性と比較して、繰り返して記憶消去を行ったときのスイッチング電圧のバラツキが改善されていることがわかる。続いて、この試料35の記憶素子30の断面構造を、TEMにより解析した。使用したTEMは、電界放出型の電子銃を備え、観察サンプル上で電子線を1nm~5nm径程度の大きさまで収束することができる構成である。試料35の記憶素子の断面TEM像を図45Aに示し、このTEM像の構造を説明する概略構成図を図45Bに示す。記憶用薄膜4は、下地の下部電極2側のCu-Teを主成分とする層4Aと、上部電極6側のGd-Oを主成分とする層4Bに分かれている。そして、図45A中のW点下部電極2に電子線を5nm径に収束させて得られた電子回折図形ナノエリアディフラクションを図46Cに示す。また、図45A中のZ点記憶用薄膜4のCu-Teを主成分とする層4Aに電子線を5nm径に収束させて得られた電子回折図形ナノエリアディフラクションを図46Dに示す。図45A及び図45Bから、試料34と比較して、記憶用薄膜4と上部電極6との界面のラフネスが顕著に改善されていることがわかる。下地の下部電極2及び記憶用薄膜4の構造は、それぞれの電子回折図形から判断できる。図46Cに示す下地の下部電極2の電子回折図形では、回折像の位置が明確でなく、幅広い分布をもつ光輪状のパターン以下、ハローパターンと呼ぶが得られ、下地の下部電極2が非晶質構造を有していることがわかる。また、図46Dに示す記憶用薄膜4の下部の層金属カルコゲナイド層4Aの電子回折図形でも、ハローパターンが得られ、この層が非晶質構造を有していることがわかる。従って、試料35の記憶素子30のように、下地の下部電極2が、非晶質の構造を持つ場合には、記憶素子を製造する際に、以下の現象が起こると考えられる。まず、下地材料上に結晶成長の核となるところがないので、記憶用薄膜4内の金属カルコゲナイド層4Aでは、部分的な結晶化が生じることがなく、本来安定な構造である非晶質構造を有する。これにより、カルコゲナイド層4A及び上部の希土類酸化層4Bが、均一で平坦な構造を有するようになる。その結果、記憶用薄膜4と上部電極6との界面が平坦になるので、記憶用薄膜4内の電界分布が均一となり、希土類酸化膜中への金属元素の拡散が始まるスイッチング電圧が安定な値を持つようになる。もしくは、金属カルコゲナイドのイオン伝導体としての性質例えば金属元素の伝導率に均一な分布となるために、電圧を印加したときに、希土類酸化膜中へ金属元素の拡散の進行度合いが一様となる。結果として、繰り返し記憶消去時のスイッチング電圧が均一となる。なお、試料35では、下地の下部電極2の材料として、非晶質構造を持つWNを用いたが、他の非晶質構造を持つ材料を下部電極2に用いた場合にも同様の効果が見られる。即ち、繰り返し記憶消去時のスイッチング電圧を均一にする効果は、材料に依存するものではなく、下地材料の結晶学的な構造のみに依存するものである。また、上述の試料34に示したように、結晶質構造の下地上に作製した金属カルコゲナイド層の結晶学的構造の不均一は、金属カルコゲナイド層のラフネス増大、及び金属カルコゲナイド層のイオン伝導体としての性質例えば、金属元素の移動度の不均一を生じさせ、その結果として、スイッチング電圧のバラツキを増大させる。従って、金属カルコゲナイド層の結晶学的な構造の不均一を著しく改善する、非晶質構造の下地材料を採用することにより、金属カルコゲナイド層を記憶用薄膜内に含む全ての記憶素子において、例えば、希土類酸化層を含まない場合においても、スイッチング電圧等の素子特性のばらつき低減に効果があるものである。ところで、コンピュータ等の情報機器においては、再生用の記憶素子として、短期間で納品が可能であるという特徴を有する所謂ROMが用いられている。また、書き換えが不要な情報を記録する際に用いる一度だけ記録が可能な記憶素子として、所謂PROMProgrammableROMが用いられている。このPROMとしては様々な種類が知られているが、典型的な素子としては、アンチフューズROMが知られている。このアンチフューズROMは、電極間に、アモルファスSiZhangG他OnstatereliabilityofamorphousSiliconantifusesElectronDevicesMeeting1995International1013Dec1995p1013参照、又は、AlNやSiN等の窒化物WTLi他AcomparativestudyoftheonoffswitchingbehaviorofmetalinsulatormetalantifusesIEEEElectronDeviceLettersvol212000p295参照、あるいはSiO2等の酸化物からなる膜が挟まれた構成となっており、抵抗値が高抵抗である初期の絶縁状態に電圧を印加することにより、電極間に挟まれた膜内に絶縁破壊を生じさせ、抵抗値を低抵抗へと遷移させて記録を行うものである。このような記憶素子は、記憶素子を電気的に分離するために、所謂アクセストランジスタと呼ばれるMOS型のトランジスタと接続された形で記憶セルが形成されている。そして、この記憶セルが複数配置された記憶セルアレイにより、記憶装置が構成されている。上述のアンチフューズROMでは、絶縁破壊電圧として数Vの電圧が必要であり、かつmAオーダーの電流を流さないと、記録後の低抵抗状態が経時変化により記録前の高抵抗状態へ戻ってしまうといった、所謂スイッチオフ現象が生じる。このため、安定な記録を行うためには、mAオーダーの電流が必要となっている。即ち、電極間に挟まれた、アモルファスシリコン、AlNやSiN等の窒化物、SiO2等の酸化物からなる膜は、膜厚が十数nm~数十nmと厚いため、スイッチ現象を生じやすく、抵抗値を安定して保持することができない。これらの膜を薄くする場合も考えられるが、例えばSiO2膜を薄くした場合は、膜厚のばらつきやリーク電流が大きくなり、特性が安定した薄膜を得ることはできない。また、MOS型のトランジスタは、半導体微細加工技術の進展と共にトランジスタサイズが小さくなってきており、これによって、トランジスタを流れる電流も小さくなってきているため、例えば、ゲート幅が0.1μmのMOS型のトランジスタでは、およそ0.1mA程度の電流しか流すことができず、充分に安定な記録を行うことができない。また、アンチフューズROMでは、絶縁破壊を原理として情報の記録を行っており、この絶縁破壊は局所的に生じる現象であるため、記憶素子のサイズが小さくなっても大幅な記録電流の低減は期待できない。これに対して、選択素子として、MOS型のトランジスタではなく、例えば、アモルファスシリコンによるpnダイオードを用いる構成も知られている。このような構成は、MOS型のトランジスタを用いないために、同一基板上に記憶セルアレイを積層することが容易であり、記憶容量を増やすことが可能である。しかしながら、pnダイオードを用いているため、ダイオードとして機能させるためには、記憶素子サイズとして空乏層を形成するための膜厚およそ100nm以上の厚さが必要であり、記録素子サイズを例えば50nm以下とする場合に加工が困難になる。また、読み出しの際にpnダイオードをONさせる必要があり、少なくとも、pnダイオードの閾値電圧およそ0.7V以上の電圧を必要とするため、読み出しの際の消費電力を抑制することが難しい。選択素子として用いるダイオードとしては、この他にもショットキーダイオードやカルコゲナイド半導体を用いたダイオード等が挙げられる。しかしながら、ショットキーダイオードを用いた場合は、pnダイオードを用いた場合と同様に膜厚の問題や電流電圧特性の温度変化が著しいという問題がある。また、カルコゲナイド半導体を用いた場合は、アモルファスカルコゲナイドの結晶化温度がおよそ200°C~300°Cであり、通常の半導体プロセスに対して充分な熱耐性を得ることが厳しい。上述した点に鑑みて、PROM等の一度だけ記録が可能な記憶装置において、情報の記録を充分に安定して行うことを可能にする構成の記憶素子の実施の形態を次に示す。次に、本発明のさらに他の実施の形態として、記憶素子の概略構成図断面図を、図47に示す。本実施の形態は、本発明の記憶素子を、一度だけ記録が可能な記憶素子に適用したものである。この記憶素子40は、高電気伝導度の基板1、例えばP型の高濃度の不純物がドープされたPのシリコン基板1上に下部電極2が形成され、この下部電極2上に記憶用薄膜4が形成され、この記憶用薄膜4上の絶縁層5に形成された開口を通じて記憶用薄膜4に接続するように上部電極6が形成されて構成されている。即ち、この記憶素子40は、図1の記憶素子10のイオン源層3がなく、下部電極2上に記憶用薄膜4が直接形成された構成となっている。下部電極2には、半導体プロセスに用いられる配線材料、例えばTiW,Ti,W,WN,Cu,Al,Mo,Ta,シリサイド等を用いることができる。この下部電極2に、例えばTiW膜を用いた場合には、膜厚を例えば10nm~100nmの範囲にすればよい。記憶用薄膜4は、希土類元素のうち、La,Ce,Pr,Nd,Sm,Eu,Gd,Tb,Dy,Ho,Er,Yb,Yから選ばれる、1種類もしくは複数種類の希土類元素の酸化物からなる薄膜希土類酸化物薄膜を用いる。この記憶用薄膜4は、通常絶縁材料であるため、例えば膜厚0.5nm~5.0nmと薄くして、電流を流すことにより絶縁破壊させることができるようにする。なお、膜厚の上限を5.0nmとしたが、この膜厚の上限は、絶縁破壊電圧記録電圧の大きさ例えば4V~6V等を考慮しても、およそ10nm以下であれば問題ないものと推測される。また、この記憶用薄膜4における酸素の組成は、通常は希土類元素REに対してRE2O3という組成を形成するが、ここでは、アモルファス膜であって、半導体領域の導電率以下の電気的性質を有していれば充分であるので、必ずしも、このような組成に限定されず、例えば、REOx0.5<x≦1.5でも構わない。また、この記憶用薄膜4には、例えば、Ge,Si,Te,S,Se,Sb,Ti,W,Cu,Ag,Zn,Fe,Co,P,N,H等の、希土類元素以外の元素が予め含有されていても構わない。上述した材料から成る記憶用薄膜4は、電圧パルス或いは電流パルスが印加されることにより、インピーダンス抵抗値が変化する特性を有する。絶縁層5には、例えばハードキュア処理されたフォトレジスト、半導体装置に一般的に用いられるSiO2やSi3N4、その他の材料、例えばSiON,SiOF,Al2O3,Ta2O5,HfO2,ZrO2等の無機材料、フッ素系有機材料、芳香族系有機材料等を用いることができる。上部電極6には、下部電極2と同様に、通常の半導体配線材料が用いられる。図47に示す本実施の形態の記憶素子40では、次のように動作させて、情報の記録を行うことができる。まず、希土類酸化物薄膜4の上下に設けられた下部電極2及び上部電極6の2つの電極に電圧を印加する。これにより、印加された電圧が絶縁耐圧以上の場合は、希土類酸化物薄膜4内で絶縁破壊が生じ、希土類酸化物薄膜4内を電流が流れることにより希土類酸化物薄膜4の抵抗値が低くなる。希土類酸化物薄膜4以外の各層は、希土類酸化物薄膜4の記録前の抵抗値に比べて、元々抵抗値が低いので、希土類酸化物薄膜4の抵抗値を低くすることにより、記憶素子40全体の抵抗値も低くすることができる。その後、下部電極2及び上部電極6への電圧を除去して、記憶素子40にかかる電圧をなくすと、抵抗値が低くなった状態で保持される。これにより、情報を記録することが可能になる。この際、非常に僅かな電流で記録を行うことが可能になる。そして、例えば、抵抗値の高い状態を0の情報に、抵抗値の低い状態を1の情報に、それぞれ対応させると、電圧の印加による情報の記録過程で0から1に変えることができる。ここで、上述したように、希土類酸化物薄膜4を挟んだ場合に、非常に僅かな電流で安定な記録を行うことができるのは、希土類酸化物薄膜4の絶縁耐圧が極めて高く、0.5nm~5.0nmと非常に薄い膜厚で充分高い抵抗状態を安定に保持することが可能であること、また、希土類酸化物薄膜4の膜厚が非常に薄く、絶縁破壊による希土類酸化物薄膜4内部への電極材料の拡散が生じた場合に、ごく微量の拡散によっても充分に抵抗値を低くすることが可能であること、等が考えられる。また、これに加えて、希土類酸化物薄膜4の融点が2000°C以上であって熱的に安定であり、温度負荷時、酸素原子の拡散等による絶縁破壊後の絶縁特性の修復が容易に行われないので即ち、絶縁破壊が元に戻り難いので、上述したように、電圧の印加による情報の記録過程で、例えば0から1に変えるだけの、所謂一度だけ情報の記録が可能な構成を得ることができる。ここで、図47に示した構成の記憶素子40は、例えば次のようにして製造することができる。まず、電気伝導度の高い基板1、例えば高濃度のP型の不純物がドープされたシリコン基板上に、下部電極2、例えばTiW膜を堆積する。次に、希土類酸化物薄膜4、例えばGd2O3膜を形成する。次に、希土類酸化物薄膜4を覆って絶縁層5を形成した後に、フォトリソグラフィにより絶縁層5の一部を除去して、希土類酸化物薄膜4へのコンタクト部を形成する。続いて、例えばマグネトロンスパッタリング装置によって、上部電極6として、例えばTiW膜を成膜する。その後、TiW膜を、例えばプラズマエッチング等によりパターニングする。プラズマエッチングの他には、イオンミリング、RIE反応性イオンエッチング等のエッチング方法を用いてパターニングを行うことができる。このようにして、図47に示した記憶素子40を製造することができる。上述の実施の形態の記憶素子40の構成によれば、下部電極2と上部電極6との間に希土類酸化物薄膜4を挟んで構成することにより、熱的に安定で、非常に僅かな電流を流すことにより情報の記録を行うことができるので、従来のように、記録後の抵抗値が記録前の抵抗値に戻ってしまうといったスイッチオフ現象を防止でき、記録後の抵抗値を一定して保持することができる。従って、例えば、下部電極と上部電極との間に、アモルファスSi、AlNやSiN等の窒化物、或いはSiO2膜の酸化物から成る膜を挟んだ構成の従来の記憶素子の場合に比べて、情報の記録を安定に行うことが可能になる。また、記憶素子40の抵抗値の変化、特に希土類酸化物薄膜4の抵抗値の変化を利用して情報の記憶を行っているため、記憶素子40を微細化していった場合にも、情報の記録や記録した情報の保存が容易になる。また、本実施の形態の記憶素子40によれば、下部電極2、希土類酸化物薄膜4、上部電極6を、いずれもスパッタリングが可能な材料で構成することが可能である。例えば、各層の材料に適応した組成からなるターゲットを用いて、スパッタリングを行えばよい。また、同一のスパッタリング装置内で、ターゲットを交換することにより、連続して成膜することも可能である。上述した実施の形態の記憶素子40を、多数マトリクス状に配置することにより、記憶装置を構成することができる。各記憶素子40に対して、その下部電極2側に接続された配線と、その上部電極6側に接続された配線とを設け、例えばこれらの配線の交差点付近に記憶素子40が配置されるようにすればよい。また、図示していないが、例えば下部電極2を行方向のメモリセルに共通して形成し、上部電極6に接続された配線を列方向のメモリセルに共通して形成し、電位を印加して電流を流す下部電極2と上部電極6に接続された配線とを選択することにより、記録を行うべき記憶セルを選択して、この記憶セルの記憶素子40に電流を流して、情報の記録を行うようにすることもできる。上述した実施の形態の記憶素子40は、熱的に安定で、非常に僅かな電流で情報の記録を行うことができ、安定して情報の記録を行うことが可能になるので、このような記憶素子40を用いて記憶装置を構成することにより、消費電力が少ない構成の記憶装置を得ることができる。次に、本発明の記憶素子のさらに別の実施の形態を説明する。上述した実施の形態の記憶素子40では、図47に示したように、下部電極2と上部電極6との間に、希土類酸化物を含む記憶用薄膜4希土類酸化物薄膜のみを挟んだ構成としたが、本実施の形態の記憶素子101では、図48に示すように、下部電極2と上部電極6との間に、希土類酸化物薄膜4の他に、少なくとも、カルコゲナイド元素Te,Se,Sを含む薄膜7を挟んで構成する。図48に示す場合では、下部電極2と記憶用薄膜4とに間にカルコゲナイド元素を含む薄膜7が挟まれた構成である。なお、その他の構成は、図47に示した記憶素子40と同様であるので、対応する部分には同一符号を付して重複説明を省略する。本実施の形態の記憶素子101では、次のように動作させて、情報の記録を行うことができる。本実施の形態の記憶素子101の場合、カルコゲナイド元素を含む薄膜7と接している電極2側が正、希土類酸化物薄膜4と接している電極6側が負となるように電圧を印加する。このように電圧を印加することにより、印加電圧が絶縁耐圧以上の場合は、希土類酸化物薄膜4とカルコゲナイド元素を含む薄膜7とからなる積層膜8内で絶縁破壊が生じ、この積層膜8内を電流が流れることにより積層膜8の抵抗値が低くなる。積層膜8以外の各層は、積層膜8の記録前の抵抗値に比べて、元々抵抗値が低いので、積層膜8の抵抗値を低くすることにより、記憶素子101全体の抵抗値も低くすることができる。その後、下部電極2及び上部電極6への電圧を除去して、記憶素子101にかかる電圧をなくすと、抵抗値が低くなった状態で保持される。これにより、情報を記録することが可能になる。この際、本実施の形態の記憶素子101では、後述する実験20で示すように、記録後の抵抗値がオーミック性ではなく、電圧に依存した非線形性を示し、いわゆるダイオード特性を得ることができる。そして、例えば、抵抗値の高い状態を0の情報に、抵抗値の低い状態を1の情報に、それぞれ対応させると、電圧の印加による情報の記録過程で0から1に変えることができる。このように、非常に僅かな電流で記録を行うことが可能になることや、一度だけ情報の記録が可能な構成とすることができるのは、上述した実施の形態の記憶素子40と同様である。なお、図48に示す本実施の形態の記憶素子101を製造する場合には、上述した、記憶素子40を製造する工程に対して、希土類酸化物薄膜4を形成する前に、カルコゲナイド元素を含む薄膜7を下部電極2上に形成する。そして、これ以降は、記憶素子40の場合と同様に、薄膜7上に、希土類酸化物薄膜4、絶縁層5、上部電極6等を順に形成する。本実施の形態においても、記憶素子101を多数マトリクス状に配置することにより、記憶装置を構成することができる。このような構成の等価回路図を図49に示す。この記憶装置11では、各記憶素子101に対して、下部電極2及び上部電極6側にそれぞれ配線ワード線W,ビット線Bが接続されて、これらの配線の交差点付近に記憶素子101が配置された構成となっている。例えば、下部電極2に接続されたワード線Wが行方向の記憶セル12に共通して形成され、上部電極5に接続されたビット線Bが列方向の記憶セル12に共通して形成されている。そして、電位を印加して電流を流す下部電極2と配線ビット線又はワード線とを選択することにより、その交点に位置する記録を行うべき記憶セル12を選択して、この記憶セル12の記憶素子101に電流を流して、情報の記録を行う構成となっている。ここで、本実施の形態の記憶素子101の場合、上述したように、情報の記録を行う際に、カルコゲナイド元素を含む薄膜7と接している下部電極2側が正、希土類酸化物薄膜4と接している上部電極6側が負となるように電圧が印加されることにより、ダイオード特性を得ることができるので、例えばMOS型のトランジスタを各記憶セル12内に設けなくとも、各記録セル12を電気的に分離することができる。従って、本実施の形態の記憶素子101を用いて記憶装置11を構成した場合、図49に示すように、記憶素子101とダイオード13とが直列に接続されたような形で記憶セル12を構成することができる。本実施の形態の記憶素子101の構成によれば、下部電極2と上部電極6との間に、希土類酸化物を含む記憶用薄膜4と、少なくともカルコゲナイドを含む薄膜7より成る積層膜8を挟んでいることにより、上述した実施の形態の場合と同様に、熱的に安定で、非常に僅かな電流で情報の記録を行うことができる。これにより、電極間に、アモルファスSi、AlNやSiN等の窒化物、あるいはSiO2等の酸化物からなる膜を挟んだ従来の記憶素子の構成に比べて情報の記録を安定に行うことが可能になる。また、このような構成の記憶素子101に対して、情報の記録を行う際に、カルコゲナイド元素を含む薄膜7に接する下部電極2側が正、希土類酸化物薄膜4に接する上部電極6側が負となるように電圧を印加するようにした場合は、上述したように、記録後の抵抗値がダイオード特性を示す構成の記憶素子を得ることができる。従って、このような記憶素子101を用いて記憶セル12を構成し、この記憶セル12を複数用いて図49に示したような記憶装置11を構成した場合には、上述したダイオード特性により、各記憶セル12を電気的に分離することができるため、選択していない記憶セル12を流れる電流による読み出し時のノイズ、いわゆるクロストークを低減することが可能になる。これにより、例えばMOS型のトランジスタを用いずに記憶セルを構成することが可能になる。このように、MOS型のトランジスタがない分、各記憶セル12の構成を簡略化できるので、MOS型のトランジスタを用いた場合に比べて記憶装置を小型化することができる。また、クロスポイント型記憶セルアレイを構成することが可能になるので、記録密度の向上を図ることができる他に、基板1上に複数の記憶セル12を積層することが可能であり、高さ方向に記憶容量を向上させることが可能となる。なお、本実施の形態とは異なる極性の電圧を印加した場合、即ち、カルコゲナイド元素を含む薄膜7に接する下部電極2側が負、希土類酸化物薄膜4に接する上部電極6側が正となるように電圧を印加した場合は、非常に僅かな電流で情報の記録を行うことができるが、記録後の抵抗値はダイオード特性ではなくオーミック特性を示す。上述の実施の形態の記憶素子101では、カルコゲナイド元素を含む薄膜7を希土類酸化物薄膜4と下部電極2の間に配置したが、カルコゲナイド元素を含む薄膜を希土類酸化物薄膜4と上部電極6との間に配置してもよい。このように、本発明では、希土類酸化物薄膜と、上部電極或いは下部電極のいずれか一方の電極との間にカルコゲナイド元素を含む薄膜を形成して記憶素子を構成することができる。なお、先の実施の形態の記憶素子30の構成記憶用薄膜4の下地の下部電極2を非晶質材料とする構成と、上述した各実施の形態の記憶素子40,101の構成とを組み合わせて、一度だけ記録が可能な記憶素子を構成することも可能である。実施例次に、上述した各実施の形態の記憶素子40,101を実際にそれぞれ作製して、特性を調べた。<実験19>先ず、電気伝導度の高い基板1、例えば高濃度のP型の不純物がドープされたシリコン基板上に、スパッタリングにより、下部電極2としてTiW膜を20nmの膜厚で堆積した。次いで、記憶用薄膜4としてアモルファスガドリニウム酸化膜アモルファスGd酸化膜を3.5nmの膜厚で形成した。次に、アモルファスガドリニウム酸化膜を覆ってフォトレジストを成膜し、その後、フォトリソグラフィ技術により、露光と現像を行ってアモルファスガドリニウム酸化膜4上のフォトレジストに開口スルーホールを形成した。開口の大きさは縦2μm、横2μmとした。その後、280°Cの真空中においてアニール処理を行い、フォトレジストを変質させて、温度やエッチング等に対して安定なハードキュアレジストとして絶縁層5を形成した。なお、絶縁層5にハードキュアレジストを用いたのは、実験上簡便に形成できるためであり、製品を製造する場合においては、他の材料例えばシリコン酸化膜等を絶縁層5に用いた方がよい。次いで、上部電極6としてTiW膜を100nmの膜厚で成膜した。その後、フォトリソグラフィ技術により、プラズマエッチング装置を用いて、ハードキュアレジストから成る絶縁層5上に堆積した上部電極6を50μm×50μmの大きさにパターニングした。このようにして図48に示した記憶素子40を作製して、試料36の記憶素子とした。ここで、試料36の記憶素子に対して、下部電極2と導通している低抵抗シリコン基板1の裏面を接地電位グランド電位に接続し、上部電極6に負の電位を加えた。そして、上部電極6に印加する負電位を0Vから減少させて、電流の変化を測定した。この場合、電流が1mAに達した所で電流リミッタが動作するように設定しておいて、それ以上は上部電極6に印加する負電位、即ち記憶素子に加わる電圧が増加しないように設定した。そして、電流リミッタが動作した状態から、上部電極6に印加する負電圧を0Vまで変化させて、電流の変化を測定した。引き続き、今度は、逆に上部電極6に正電位を印加し、上部電極6に印加する正電位を増加させて、電流の変化を測定した。この正電位側でも同様に電流が1mAに達した所で電流リミッタが動作するように設定した。この場合における試料36のI-V特性の測定結果を、図50Aに示す。また、電流が5μAに達した所で電流リミッタが動作するように設定し、同様に上部電極5にかかる電圧を変化させて電流の変化を測定した。この場合における試料36のI-V特性の測定結果を、図50Bに示す。図50A及び図50Bより、閾値電圧以上で急激に電流が流れて記録が行われることがわかる。なお、記録前初期の抵抗値は、いずれも1MΩ以上であった。また、記録後の抵抗値は、図50Aに示す場合ではおよそ100Ωであり、図50Bに示す場合ではおよそ1kΩ以下であった。特に、図50Bに示す場合では、5μAという非常に僅かな電流で情報の記録が行われ、その後、低抵抗状態が安定に保持された。なお、試料36の記憶素子の場合、安定な記録に必要な最小電流は2μAであった。<実験20>次に、図48に示したように、希土類酸化物薄膜4と、下部電極2或いは上部電極6との間にカルコゲナイド元素を含む薄膜7を挟んだ記憶素子101の特性を調べた。下部電極2上に、カルコゲナイド元素を含む薄膜7として、GeTeGd膜組成比Ge4Te5Gdを15nmの膜厚で形成し、その上に希土類酸化物薄膜4のアモルファスガドリニウム酸化膜を5nmの膜厚で形成した。GeTeGd膜7は、アモルファス膜であり、電気的には導体と半導体の中間の抵抗率を示すが、この実験においては、希土類酸化物薄膜4の形成工程と、希土類酸化物薄膜4形成後の処理によって、GeTeGd膜7の表面に薄い酸化物薄膜が形成されるため、この酸化物薄膜が形成された表面では半導体の抵抗率を示している。なお、これ以外の各膜の材料、膜厚、大きさ等は、実験19に示した場合と同様であるため、対応する部分には同一符号を付して重複説明を省略する。このような構成の記憶素子を作製して試料37とした。この試料37の記憶素子のI-V特性を測定した。この測定では、電流が0.4mAに達した時点で電流リミッタが動作するようにした点が実験19とは異なっており、情報の記録時の電圧の印加方法等は実験19と同様である。この試料37のI-V特性の測定結果を図51に示す。記憶素子の初期の抵抗値は1MΩ以上であり、図51より、下部電極2に対して、上部電極6が負電位となるように電圧を印加していくと、記録時の閾値電圧|Vthw|で急激に電流が流れ、抵抗値が低下する。そして、電圧を0Vに戻していくと、記録後の抵抗値は、例えば、図47に示した、GeTeGd膜7を挟まない構成の記憶素子40の場合に比べて、オーミック特性ではなく、電圧に依存した非線形特性を示した。即ち、これは、所謂ダイオード特性を有していることを示している。また、ダイオード特性の閾値電圧|Vthr|以下、図51では、およそ0.8Vに相当する電圧に対しては、電流は急激に減少している。ここで、このようにして記録が行われた記憶素子の情報を読み出す場合は、VthwとVthrの中間の電圧を記憶素子に印加することにより、情報の読み出しを行うことができる。このような電圧を記憶素子に印加することで、記録が行われた場合には大きな電流が流れ、記録が行われていない場合は小さな電流が流れることで、情報の読み出しが行われる。<実験21>次に、図52に示すように、希土類酸化物薄膜4と下部電極2との間に、イオン源層3としてCu膜を形成した場合の特性を調べた。即ち実験20のカルコゲナイド元素を含む薄膜7の代わりにCu膜3を形成した。Cu膜3は、6nmの膜厚で形成した。なお、このCu膜3以外の記憶用薄膜4、下部電極2、上部電極6の材料、膜厚等は、実験19と同様であるので、対応する部分には同一符号を付して重複説明を省略している。そして、このような構成の記憶素子を試料38とし、この試料38の記憶素子のI-V特性を測定した。この測定では、電流が0.1mAに達した時点で電流リミッタを動作させるようにした点が、実験19とは異なっており、情報の記録時の電圧の印加のしかた等は実験19と同様である。試料38のI-V特性の測定結果を図53に示す。図53より、Cu膜3が希土類酸化物薄膜4に接している場合は、記録の閾値電圧が下がり、記録に必要な最小電流はおよそ10μAとなった。しかし、記録後の抵抗値の安定性は、実験19のCu膜3を形成しない構成の記憶素子40の場合と同様であった。また、Cu膜3を形成した場合は、ダイオード特性が得られなかった。上述した各実施の形態に示したような本発明の記憶素子を用いて、記憶素子を多数、例えば列状やマトリクス状に配列することにより、記憶装置メモリ装置を構成することができる。このとき、各記憶素子に、必要に応じて、素子の選択用のMOSトランジスタ、或いはダイオードを接続してメモリセルを構成する。さらに、必要に応じて、記憶素子を、配線を介して、センスアンプ、アドレスレコーダー、記録消去読み出し回路等に接続する。本発明の記憶素子は、各種のメモリ装置に適用することができる。例えば、一度だけ書き込みが可能な、いわゆるPROMプログラマブルROM、電気的に消去が可能なEEPROMElectricallyErasableROM、或いは、高速に記録消去再生が可能な、いわゆるRAM等、いずれのメモリ形態でも適用することが可能である。本発明は、上述の各実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。"