"第1の命令セットによって定義された、アーキテクトされたレジスタの第1のセットを、複数の物理レジスタの外部のメモリにマッピングするステップであって、前記複数の物理レジスタは、アーキテクトされたレジスタの前記第1のセットと、第2の命令セットによって定義された、アーキテクトされたレジスタの第2のセットと、リネームレジスタのセットとにマッピングするように構成されているステップと、前記マッピングするステップに応じて、アーキテクトされたレジスタの前記第1のセットに対応する物理レジスタを、リネームレジスタの前記セットに加えるステップと、を含む方法。アーキテクトされたレジスタの前記第1のセットをマッピングするステップは、アーキテクトされたレジスタの前記第2のセット及びリネームレジスタの前記セットへの前記物理レジスタのマッピングを初期化するステップと、前記複数の物理レジスタの外部のキャッシュメモリへの、アーキテクトされたレジスタの前記第1のセットのマッピングを初期化するステップと、前記第1の命令セットからの命令に関連する使用需要に応じて、アーキテクトされたレジスタの前記第1のセットを前記物理レジスタに再マッピングするステップと、アーキテクトされたレジスタの再マッピングされた前記第1のセットに対応する物理レジスタを、リネームレジスタの前記セットから除去するステップと、を含む、請求項1の方法。アーキテクトされたレジスタの前記第1のセットを前記メモリにマッピングするステップは、アーキテクトされたレジスタの前記第1のセットを、前記複数の物理レジスタの外部のキャッシュメモリにマッピングするステップを含む、請求項1の方法。アーキテクトされたレジスタの前記第1のセットを前記メモリにマッピングするステップは、前記第1の命令セットからの命令に関連する使用需要の減少に応じて、アーキテクトされたレジスタの前記第1のセットを前記物理レジスタから前記メモリに再マッピングステップを含む、請求項1の方法。アーキテクトされたレジスタの前記第1のセットを、前記メモリから前記物理レジスタに再マッピングするステップと、前記第1の命令セットからの命令に関連する使用需要の増大に応じて、再マッピングされた前記第1のセットに対応する物理レジスタを、リネームレジスタの前記セットから除去するステップと、を含む、請求項1の方法。第1の命令セットによって定義された、アーキテクトされたレジスタの第1のセットと、第2の命令セットによって定義された、アーキテクトされたレジスタの第2のセットと、リネームレジスタのセットとにマッピングされるように構成された複数の物理レジスタを備え、アーキテクトされたレジスタの前記第1のセットは、前記物理レジスタの外部のメモリにマッピングされるように構成されており、対応する物理レジスタは、当該マッピングに応じて、リネームレジスタの前記セットに加えられる、装置。前記複数の物理レジスタは、前記物理レジスタが、アーキテクトされたレジスタの前記第2のセットと、リネームレジスタの前記セットとにマッピングされるように初期化されるべく構成されており、アーキテクトされたレジスタの前記第1のセットは、前記物理レジスタの外部の前記メモリにマッピングされ、前記物理レジスタは、前記第1の命令セットからの命令に関連する使用需要に応じて、アーキテクトされたレジスタの前記第1のセットが前記物理レジスタに再マッピングされ得るように構成され、アーキテクトされたレジスタの再マッピングされた前記第1のセットに対応する物理レジスタは、前記第1の命令セットからの命令に関連する使用需要に応じて、リネームレジスタの前記セットから除去され得る、請求項6の装置。キャッシュメモリを備え、前記物理レジスタは、アーキテクトされたレジスタの前記第1のセットがキャッシュメモリにマッピングされ得るように構成されている、請求項6の装置。前記物理レジスタは、前記第1の命令セットからの命令に関連する使用需要の減少に応じて、アーキテクトされたレジスタの前記第1のセットが前記物理レジスタから前記メモリにマッピングされ得るように構成されており、前記物理レジスタは、前記第1の命令セットからの命令に関連する使用需要の増大に応じて、アーキテクトされたレジスタの前記第1のセットが前記メモリから前記物理レジスタに再マッピングされ得ると共に、前記第1の命令セットからの命令に関連する使用需要の前記増大に応答して、再マッピングされた前記第1のセットに対応する物理レジスタがリネームレジスタの前記セットから除去され得るように構成されており、前記物理レジスタは、前記第2の命令セットからの命令に関連する使用需要の減少に応じて、アーキテクトされたレジスタの前記第2のセットが前記物理レジスタから前記メモリにマッピングされ得ると共に、前記第2の命令セットからの命令に関連する使用需要の前記減少に応じて、前記第2のセットに対応する物理レジスタがリネームレジスタの前記セットにマッピングされ得るように構成されている、請求項6の装置。実行されるときに、請求項6~9のいずれかの装置を備える半導体デバイスを製造するために用いられる製造プロセスを構成し得る命令を含む、コンピュータ可読媒体。従って、処理ユニットで実行中の異なるアプリケーションは、x87浮動小数点命令セット、SSE浮動小数点命令セット又はこれら2つの命令セットの混合を用いることができる。その結果、両命令セットのためのアーキテクトされたレジスタが浮動小数点ユニット内の物理レジスタへとマッピングされて、処理ユニットで実行中の複数のアプリケーションは、アーキテクトされたレジスタの両セットを利用可能である。両命令セットのためのアーキテクトされたレジスタを浮動小数点ユニット内の物理レジスタへとマッピングすることは、チップ上面積、タイミング資源及び電力を消費する。異なるアプリケーションによって使用される命令セットによっては、異なる種類の命令セットへと割り当てられる資源が使用されないことがあるので、処理ユニットの効率が低下し得る。開示される主題は、上述した1つ以上の問題の影響に対処することに向けられる。開示される主題の幾つかの態様の基本的な理解を提供するために、開示される主題の簡略化された概要を以下に提示する。この概要は開示される主題の包括的な概説である。開示される主題の鍵となる若しくは臨界的な要素を特定すること又は開示される主題の範囲を表すことは意図されていない。その唯一の目的は、後で議論される更に詳細な説明への序として、幾つかの概念を単純化された形態で提示することである。一実施形態においては、浮動小数点レジスタキャッシングのための方法が提供される。この方法の一実施形態は、第1の命令セットによって定義された、アーキテクトされたレジスタの第1のセットを、複数の物理レジスタの外部のメモリにマッピングするステップを含む。複数の物理レジスタは、第1のセットと、第2の命令セットによって定義された、アーキテクトされたレジスタの第2のセットと、リネームレジスタのセットとにマッピングするように構成されている。この実施形態はまた、アーキテクトされたレジスタの第1のセットに対応する物理レジスタを、リネームレジスタのセットに加えるステップを含む。別の実施形態においては、浮動小数点レジスタキャッシングのための装置が提供される。この装置の一実施形態は、第1の命令セットによって定義された、アーキテクトされたレジスタの第1のセットと、第2の命令セットによって定義された、アーキテクトされたレジスタの第2のセットと、リネームレジスタのセットとにマッピングされるように構成された複数の物理レジスタを含む。アーキテクトされたレジスタの第1のセットは、対応する物理レジスタがリネームレジスタのセットに加えられ得るように、物理レジスタの外部のメモリにマッピングされ得る。別の実施形態は、実行されるときに、浮動小数点レジスタキャッシングのために用いられ得る半導体デバイスを製造するために用いられる製造プロセスを構成し得る命令を含むコンピュータ可読媒体を含む。製造された半導体デバイスは、第1の命令セットによって定義された、アーキテクトされたレジスタの第1のセットと、第2の命令セットによって定義された、アーキテクトされたレジスタの第2のセットと、リネームレジスタのセットとにマッピングされるように構成された複数の物理レジスタを含む。アーキテクトされたレジスタの第1のセットは、対応する物理レジスタがリネームレジスタのセットに加えられ得るように、物理レジスタの外部のメモリにマッピングされ得る。別の実施形態においては、浮動小数点レジスタキャッシングのための装置が提供される。この装置の一実施形態は、浮動小数点数に対して数学的演算を行うように構成された浮動小数点ユニットと、浮動小数点ユニット内に実装され且つ浮動小数点数を記憶するように構成される複数の物理レジスタと、を含む。この実施形態はまた、物理レジスタの外部のメモリを含む。メモリは浮動小数点数を記憶するように構成される。第1の命令セットによって定義された、アーキテクトされたレジスタの第1のセットと、第2の命令セットによって定義された、アーキテクトされたレジスタの第2のセットと、リネームレジスタのセットとは、複数の物理レジスタにマッピングされ得る。アーキテクトされたレジスタの第1のセットは、対応する物理レジスタがリネームレジスタのセットに加えられ得るように、物理レジスタの外部のメモリにマッピングされ得る。開示される主題は添付の図面と共に以下の説明を参照することによって理解されるであろう。図面において同様の参照番号は同様の要素を特定する。例示的な実施形態が以下に説明される。明瞭さのために、実際の実装の全ての特徴がこの明細書に記載されているわけではない。任意のそのような実際の実施形態の開発においては、システム関連及びビジネス関連の制約の遵守等の実装毎に変わることになる開発者の具体的な目標を達成するために、種々の実装固有の決定がなされるべきであることが当然に理解されるべきである。また、そのような開発努力は得てして複雑で且つ時間を費やすものであるが、この開示の利益を享受する当業者にとってはルーチン的な業務であろうことが理解されるはずである。次に添付の図面を参照して、開示される主題を説明する。種々の構造、システム及びデバイスは、説明のみを目的とするために、且つ、当業者にとって周知の細部によって本願発明が不明瞭にならないように、図面に模式的に示されている。にもかかわらず、添付の図面は、開示される主題の例証的な例を記載し且つ説明するために含まれている。ここで用いられる語句は、関連分野を含めた当業者によるそれらの語句の理解と一致する意味を有するものとして理解され且つ解釈されるべきである。ある用語又は句の特別の定義、即ち当業者によって理解される通常の且つ慣例的な意味とは異なる定義は、ここでその用語又は句の一貫した使用によって暗示されることが意図されるわけではない。ある用語又は句が特別な意味、即ち当業者によって理解される以外の意味を有することが意図される限りにおいて、そのような特別な定義は、その用語又は句に対するその特別な定義を直接的且つ明白に提供する定義的な方法において明細書内に明示的に記載されることになる。概して、本出願は、多重浮動小数点命令セットからの命令を実行することができるプロセッサベースのシステムの実施形態を記述する。例えばこのシステムは、x87浮動小数点命令セットからの命令及びSSE浮動小数点命令セットからの命令を実行することが可能であってよい。各命令セットには、種々の浮動小数点演算を実行するときに命令によって使用され得る複数のアーキテクトされたレジスタが割り当てられる。アーキテクトされたレジスタは、プロセッサベースのシステム内に実装される又はプロセッサベースのシステムによって使用される物理レジスタのセットへとマッピングされてよい。物理レジスタはまた、アーキテクトされたレジスタの1つ以上をリネームするために使用され得るリネームレジスタを含んでいてもよく、それにより、命令が同じアーキテクトされたレジスタを参照することがある場合であっても、多重命令が並列に例えば同時に実行され得る。しかし、大体の場合、プロセッサベースのシステム内で実行中のアプリケーション及び/又はコードは、1つの命令セット又は他の命令セットのいずれかを使用する。単一のアプリケーションが2つの浮動小数点命令セットの混合を使用するのは極めて稀である。命令セットのいずれか望ましくは最も使用頻度の少ないことが見込まれる命令セットに関連するアーキテクトされたレジスタは、キャッシュ等の外部メモリ又は他のレジスタ構造へとオフロードされ得る。オフロードされたアーキテクトされたレジスタに関連する物理レジスタは、次いで、リネームされたレジスタのセットへと加えられる。図1は半導体ウェハ又はダイ内又はその上に形成され得る半導体デバイス100の第1の例示的な実施形態を概念的に示している。半導体デバイス100は、堆積、成長、フォトリソグラフィ、エッチング、平坦化、研磨、アニーリング等の周知のプロセスを用いて半導体ウェハ内又は半導体ウェハ上に形成され得る。図示される実施形態においては、デバイス100は、主メモリ110内に記憶される命令及び/又はデータにアクセスするように構成される中央処理ユニットCPU105を含む。図示される実施形態においては、CPU105は、命令を実行し且つ/又はデータを操作するために使用される少なくとも1つのCPUコア115を含む。多くのプロセッサベースのシステムは多重CPUコア115を含む。CPU105はまた、選択された命令及び/又はデータをキャッシュ内に記憶することによって命令及び/又はデータへのアクセスを加速するために用いられる階層的な又は多重レベルのキャッシュシステムを実装している。しかし、本開示の利益を享受する当業者であれば、デバイス100の代替的な実施形態は、外部キャッシュを使用する構成等のCPU105の異なる構成を実装してもよいことを理解すべきである。また、本願において説明される技術は、グラフィカル処理ユニットGPU、加速処理ユニットAPU等の他のプロセッサに適用されてもよい。図示されるキャッシュシステムは、主メモリ110内に記憶される命令及び/又はデータの複製を記憶するためのレベル2L2キャッシュ120を含む。図示される実施形態においては、L2キャッシュ120は主メモリ110に対して16ウェイアソシエイティブであり、従って主メモリ110内の各ラインは、L2キャッシュ120内の16個の特定のライン伝統的にウェイと称されるへ又はそこから潜在的に複製され得る。しかし、本開示の利益を享受する当業者であれば、主メモリ110及び/又はL2キャッシュ120の代替的な実施形態は、任意のアソシエイティブ性を用いて実装され得ることを理解すべきである。主メモリ110と比較して、L2キャッシュ120は、より小さく、且つ、より高速なメモリ要素を用いて実装されてよい。L2キャッシュ120はまた、CPUコア115とL2キャッシュ120の間でより高速に、且つ/又は、より少ない待ち時間で情報が交換され得るように、CPUコア115に対して論理的に且つ/又は物理的に主メモリ110と比較してより近くに配置されてよい。図示されるキャッシュシステムはまた、主メモリ110及び/又はL2キャッシュ120内に記憶される命令及び/又はデータの複製を記憶するためのL1キャッシュ125を含む。L1キャッシュ125のライン内に記憶される情報がCPU105によって迅速にリトリーブされ得るように、L1キャッシュ125は、L2キャッシュ120と比較して、より小さく且つより高速なメモリ要素を用いて実装されてよい。L1キャッシュ125はまた、CPUコア115とL1キャッシュ125の間で主メモリ110及びL2キャッシュ120との通信と比較してより高速に且つ/又はより少ない待ち時間で情報が交換され得るように、CPUコア115に対して論理的に且つ/又は物理的に主メモリ110及びL2キャッシュ120と比較してより近くに配置されてよい。本開示の利益を享受する当業者であれば、L1キャッシュ125及びL2キャッシュ120は、複数レベル階層的キャッシュメモリシステムの1つの例示的な実施形態を代表することを理解すべきである。代替的な実施形態は、L0キャッシュ、L1キャッシュ、L2キャッシュ、L3キャッシュ等の要素を含む異なる複数レベルキャッシュを使用してよい。図示される実施形態においては、L1キャッシュ125は、命令及びデータを記憶するための複数のレベル1L1キャッシュに分けられ、これらはL1-Iキャッシュ130及びL1-Dキャッシュ135と称される。L1キャッシュ125を、命令のみを記憶するためのL1-Iキャッシュ130及びデータのみを記憶するためのL1-Dキャッシュ135へと分けること又は区分化することは、これらのキャッシュが、それぞれ命令及び/又はデータを要求する可能性の高い構成要素のより近くに展開されることを可能にし得る。その結果、この配置は、競合、配線遅延を低減し得るし、また命令及びデータに関連する待ち時間を概して減少させ得る。1つの実施形態においては、置換ポリシーが、L1-Iキャッシュ130内のラインがL2キャッシュ120からの命令と置換されることと、L1-Dキャッシュ135内のラインがL2キャッシュ120からのデータと置換されることと、を指示する。しかし、当業者であれば、L1キャッシュ125の代替的な実施形態は、命令専用及びデータ専用のキャッシュ130,135へと区分化されなくてもよいことを理解すべきである。キャッシュ120,125,130,135は、修正された又はダーティなキャッシュラインを主メモリ110へ書き戻すこと及びキャッシュ120,125,130,135内の他のラインを無効にすることによってフラッシュされ得る。キャッシュをフラッシュすることは、リセットRESET又は書き戻し無効化WBINVD命令等の、CPU105によって実行される幾つかの命令のために要求されることがある。プロセッサベースのシステムは、情報をレジスタ等のメモリロケーション内に投入する又は記憶するストアと、メモリロケーションからの情報を読むロードという、2つの基本メモリアクセス命令を利用する。CPUコア115は、ロード及びストア等の命令を用いて形成されるプログラムを実行することができる。図示される実施形態においては、プログラムは主メモリ110内に記憶され、また命令は、プログラムが正確に動作するように命令の実行のための論理的な順序を示すプログラム順序で維持される。例えば主メモリ110は、ストアS1,S2及びロードL1をプログラム順序で含むプログラム140のための命令を記憶していてよい。本開示の利益を享受する当業者であれば、プログラム140はまた、プログラム140のプログラム順序において、より早く又はより遅く実行され得る他の命令を含んでいてもよいことを理解すべきである。CPUコア115の図示される実施形態は、プログラム命令がCPUコア115によって実行され得るように当該プログラム命令を選択すると共にデコードするデコーダ145を含む。図示される実施形態においては、CPUコア115は、関連するプログラムにおける命令のプログラム順序とは異なる順序で命令を実行することができるアウトオブオーダープロセッサである。例えばデコーダ145は、ロードL1がストアS1,S2よりも前に採られることに起因して、プログラム140のプログラム順序とは異なる順序L1,S1,S2でプログラム140から命令を選択及び/又はデコードすることがある。デコーダ145は、デコードされた命令をロード/ストアユニット150へと発送し、送信し又は提供することができる。図示される実施形態においては、ロード/ストアユニット150は、ストア及び関連するデータを保持するために使用される1つ以上のストア及び/又はロードキュー155,165を実装している。1つの実施形態においては、ロード/ストアユニット150はまた、システム100内の他のメモリ要素の動作をエミュレート又はイミテートすることができるエミュレートされたメモリE-MEM165を実装していてもよい。図示された実施形態に示されるストアキュー155は、ストア及び関連データを保持するために使用される。各ストアのためのデータロケーションは線形アドレスによって識別され、線形アドレスは、主メモリ110及び/又はキャッシュ120,125,130,135の1つからデータがアクセスされ得るように、CPUコア115によって物理アドレスに変換されてよい。従って、CPUコア115は、線形アドレスを物理アドレスに変換するために用いられる情報を保持するトランスレーションルックアサイドバッファTLB170に電子的に且つ/又は通信可能に接続されていてよい。ストアS1又はS2等が採られる場合、ストアは、TLB170及び/又はストアによって使用されるデータのためのデータキャッシュ120,125,130,135をチェックする。ストアは、次いでストアキュー155内に配置されてデータを待つ。図示された実施形態に示されるロードキュー160は、ロード及び関連データを保持するために使用される。ロードデータも線形アドレスによって識別されてよく、従ってCPUコア115は、TLB170内に記憶される情報を用いて、ロードデータのための線形アドレスを物理アドレスに変換してよい。図示される実施形態においては、あるロードL1等が採られるとき、そのロードは、TLB170及び/又はそのロードによって使用されるデータのためのデータキャッシュ120,125,130,135をチェックする。ロードは、物理アドレスを使用してアドレスマッチのためにストアキュー155をチェックすることもできる。代替的には、アドレスマッチのためにストアキューをチェックするのに線形アドレスを使用してもよい。ストアキュー155内のあるアドレス実施形態に応じて線形又は物理がロードによって使用されるデータのアドレスにマッチすると、ストアからロードへの転送を用いて、データをストアキュー155からロードキュー160内のロードに転送することができる。CPUコア115は他の機能要素を実装していてもよい。図示される実施形態においては、CPUコア115は、実行された命令によって要求される場合に浮動小数点数に対して数学的演算を実行するために使用される浮動小数点ユニット175を含む。例えば浮動小数点ユニット175は、加算、減算、乗算、除算及び平方根等の演算を実行するように設計されてよい。浮動小数点ユニット175の代替的な実施形態は、指数関数や三角関数等の種々の超越関数の計算を実行することもできる。浮動小数点ユニット175は、浮動小数点数を保持するために使用される複数の物理レジスタ1851つの物理レジスタのみ識別数字で示されるを含むレジスタ構造180を実装している。物理レジスタ185は、異なる浮動小数点命令セットに関連する又はそれらによって定義されるアーキテクトされたレジスタへとマッピングされ得る。図示される実施形態においては、物理レジスタ185の1つの部分はx87浮動小数点命令セットによって定義されるアーキテクトされたレジスタMMXへとマッピングされ得ると共に、物理レジスタ185の別の部分はSSE浮動小数点命令セットによって定義されるアーキテクトされたレジスタXMMへとマッピングされ得る。物理レジスタ185の残りの部分は、例えばアウトオブオーダー処理環境における複数の命令の並列実行及び/又は同時実行をサポートするために、リネームレジスタRENとして使用され得る。1つの実施形態においては、第1の命令セットによって定義されるアーキテクトされたレジスタの第1のセット例えばx87浮動小数点命令セットによって定義されるアーキテクトされたレジスタMMXは、物理レジスタ185の外部例えばキャッシュ120,125,130,135の1つ以上又はエミュレートされたメモリ165等であるメモリロケーションにマッピングされてよい。アーキテクトされたレジスタの第1のセットに対応する物理レジスタ185は、次いでリネームレジスタのセットに追加され得る。従って、アーキテクトされたレジスタの幾つかを物理レジスタ185の外部メモリロケーションにマッピングすることは、リネームレジスタとしての使用のための追加的なレジスタを解放する。追加的なリネームレジスタは、システムが追加的なリネームを使用することを可能にし、追加的なリネームは、追加的な命令が同時に実行され得るようにすることによって、環境の並列性を高めることができる。従って、リネームの数を増やすことによって、アウトオブオーダーウィンドウを増やすと共にシステム100の性能を向上させることができる。図2Aは、アーキテクトされたレジスタ2001~3の物理レジスタ205へのマッピングの第1の例示的な実施形態を概念的に示している。図示される実施形態においては、アーキテクトされたレジスタ200は、x87浮動小数点命令セットのために定義されたアーキテクトされたレジスタ2001と、マイクロコードのための一時的レジスタとして割り当てられるアーキテクトされたレジスタ2002と、SSE浮動小数点命令セットのために定義されたアーキテクトされたレジスタ2003と、を含む。例えば、アーキテクトされたレジスタ200は、8つのアーキテクトされたレジスタ2001と、8つのアーキテクトされたレジスタ2002と、32個のアーキテクトされたレジスタ2003と、を提供するように定義され構成されてよい。図示される実施形態においては、物理レジスタ205は、白矢印で示されるように、アーキテクトされたレジスタ200にマッピングされることができ且つ/又はリネームレジスタとして使用されることができるエントリを含む。例えば物理レジスタ205は、アーキテクトされたレジスタ200に48個のエントリがマッピングされ得ると共に、他の40個のエントリがリネームレジスタとして使用され得るように、88個のエントリを含んでいてよい。しかし、アーキテクトされたレジスタ200の数及び/又は物理レジスタ205の数は設計選択事項であり、また代替的な実施形態において異なっていてよい。図2Bは、アーキテクトされたレジスタの物理レジスタ及びキャッシュへのマッピングの第2の例示的な実施形態を概念的に示す図である。図示される実施形態においては、アーキテクトされたレジスタ200の一部は、物理レジスタ205の外部に位置するメモリ及び/又はレジスタ構造へとマッピングされる。例えば、アーキテクトされたレジスタ200の一部は、キャッシュ210にマッピングされてよい。ここで議論されるように、外部メモリは、プロセッサシステム内に実装された種々のキャッシュや、エミュレートされたメモリ等を含み得る。代替的な実施形態においては、キャッシュ210にマッピングされるアーキテクトされたレジスタ200の一部は、特定の命令セットに関連するアーキテクトされたレジスタ200の幾つか又は全てを含んでいてよい。例えば、図2Bに示されるように、x87浮動小数点命令セットのために定義されたアーキテクトされたレジスタ2001は、キャッシュ210にマッピングされ得る。しかし、本開示の利益を享受する当業者であれば、このマッピングが例示的であるものと意図されていることを理解すべきである。代替的な実施形態においては、異なる命令セットに関連するアーキテクトされたレジスタ200がキャッシュ210にマッピングされ得る。また、特定の命令セットに関連する複数のエントリの全てよりも少ないエントリを含む複数のアーキテクトされたレジスタ200の1つ以上のうちの一部がキャッシュ210にマッピングされ得る。図2A及び2Bに示されるレジスタマッピングの第1及び第2の例示的な実施形態は、アーキテクトされたレジスタ200、物理レジスタ205及びキャッシュ210の2つの状態を表し得る。1つの実施形態においては、プロセッサシステムは、例えば異なるレジスタ及び/又は異なる命令セットに関連する予期された使用需要に応じて、これらの状態のいずれか一方に初期化されてよい。また幾つかの実施形態においては、プロセッサシステムは、これら2つの状態間を動的に遷移してよい。例えばシステムは、アーキテクトされたレジスタ2001に関連するx87命令セットのための使用需要が小さいと予想される場合には、追加的なリネームレジスタが利用可能になるように、図2Bに示される状態に初期化されてよい。しかし、x87浮動小数点命令のための使用需要が増大したとプロセッサシステムが決定すると、アーキテクトされたレジスタ200のマッピングは、システムが図2Aに示される状態にシフトするように変化させられ得る。本開示の利益を享受する当業者であれば、図2A及び2Bに示されるレジスタ状態のこの特定のセット及び状態遷移は例示的であるものと意図されていることを理解すべきである。代替的な実施形態においては、アーキテクトされたレジスタ200、物理レジスタ205及びキャッシュ210の間での他のマッピングを表す状態が用いられ得るし、またこれらの状態間を遷移するための他の基準が定義され得る。例えば、アーキテクトされたレジスタ200から物理レジスタ205及び/又はキャッシュ210への図2A及び2Bに示されるマッピングは、相対的に順序付けられ、またシーケンシャルなものであってよく且つ/又はブロックベースのものであってよい。しかし、代替的な実施形態においては、他のマッピングが用いられてもよい。例えば、アーキテクトされたレジスタ200内の任意のエントリは、物理レジスタ205及び/又はキャッシュ210内の任意のエントリにマッピングされてよい。場合によっては、マッピングは、ランダムであってもよく、又は他の基準に基づいていてもよい。図3は、アーキテクトされたレジスタを物理レジスタにマッピングするための第1の例示的な実施形態に係る方法300を概念的に示している。図示される実施形態においては、プロセッサシステムが命令を実行しているときに、2つ以上の異なる浮動小数点命令セットに関連するアーキテクトされたレジスタが物理レジスタにマッピングされ、且つ使用されることができるように、物理レジスタが構成される。物理レジスタはまた、リネームレジスタとして使用され得る追加的なエントリを含む。マッピングは、アーキテクトされたレジスタの幾つかが物理レジスタの外部のメモリにマッピングされるように初期化され得る。図示される実施形態においては、アーキテクトされたレジスタの第1のセット第1の浮動小数点命令セットのために定義された複数のアーキテクトされたレジスタから得られるは、物理的に且つ/又は論理的に物理レジスタの外部に位置するキャッシュにマッピングされる305。アーキテクトされたレジスタの第2のセットは、物理レジスタにマッピングされる310。アーキテクトされたレジスタの第1のセットにマッピングされることが意図されていたがマッピングされなかった物理レジスタは、次いで、物理レジスタによってサポートされるリネームレジスタのセットに加えられ得る315。図4は、アーキテクトされたレジスタを物理レジスタにマッピングするための第2の例示的な実施形態に係る方法400を概念的に示している。図示される実施形態においては、アーキテクトされたレジスタの第1のセットは、物理レジスタの外部のメモリへ既にオフロードされている。例えば、アーキテクトされたレジスタのマッピングは、図3に示される技術の実施形態に従って既に初期化されていてよい。異なる複数の浮動小数点命令セットによって定義される命令のための使用需要がモニタされ得る405。アーキテクトされたレジスタの第1のセットに関連する第1の命令セットにおける命令のための需要がない、又は使用需要が閾値未満のままである限り410:NO、システムは、初期の及び/又は現在のマッピングを維持してよく、また異なる複数の命令セットのための使用需要をモニタし続けてよい405。第1の命令セットにおける命令のための使用需要が閾値を超える場合410:YES、レジスタマッピングは修正され得る。1つの実施形態においては、閾値は、第1の命令セットからの任意の命令を使用することが再マッピングをトリガーし得るように、ゼロに設定されてよい。代替的には、閾値は、再マッピングをトリガーする使用需要のレベルを示す非ゼロの数に設定されてよい。使用需要が閾値よりも大きい場合410:YES、アーキテクトされたレジスタの第1のセットは、物理レジスタにマッピング又は再マッピングされ得る415。例えば、第1の命令セットに関連する使用需要は、アーキテクトされたレジスタが外部キャッシュから物理レジスタにマッピングされ戻される415にてことを可能にするマイクロコードフォールト等のフォールトをトリガーしてよい。外部キャッシュ内に記憶されるアーキテクトされたレジスタの内容は、物理レジスタ内の適切なロケーション内へと書き込まれてもよい。アーキテクトされたレジスタの第1のセットに既にマッピング又は再マッピングされた415物理レジスタは、次いで、物理レジスタによってサポートされるリネームレジスタのセットから除去されてよい420。浮動小数点ユニット内のE-MEM等の副レジスタ構造を使用する代替的な実施形態においては、フォールト又はレストがトリガーされなくてよい。その代わりに、再マッピング415は、浮動小数点アーキテクチャによって内部的に殆ど混乱なく処理されてよい。例えば浮動小数点ユニットは、少数のストールを強制して物理レジスタとローカル副レジスタ構造との間で情報を直接的に複製することができる。図5は、アーキテクトされたレジスタを物理レジスタにマッピングするための第3の例示的な実施形態に係る方法500を概念的に示す図である。第3の例示的な実施形態に係る方法500は、図4に示される第2の例示的な実施形態に係る方法400に対して、独立して、併せて、同時に、且つ/又は追加的に用いられてよい。第3の例示的な実施形態においては、2つの異なる浮動小数点命令セットのためのアーキテクトされたレジスタが既に物理レジスタにマッピングされている。例えば、アーキテクトされたレジスタは、図3に示される技術の実施形態に従って既に初期化されていてよく、次いで図4に示されるように使用需要の変化に応答して物理レジスタに再マッピングされてよい。しかし、アーキテクトされたレジスタの物理レジスタへのマッピングは、図4において論じられた状態に対応している必要はなく、またシステムは、方法500の実施形態を利用することができる状態に到達するために図3及び4において説明されたルートに追随したものである必要はない。代替的な実施形態においては、アーキテクトされたレジスタの物理レジスタへの特定のマッピングにかかわらず、方法500が用いられてよい。異なる複数の浮動小数点命令セットによって定義される命令のための使用需要がモニタされ得る505。アーキテクトされたレジスタの第1のセットに関連する第1の命令セットにおける命令のための使用需要が閾値を超えたままである限り510:NO、システムは、現在のマッピングを維持してよく、また異なる複数の命令セットのための使用需要をモニタし続けてよい505。1つの実施形態においては、閾値は、使用需要がゼロに落ちたときに再マッピングがトリガーされるように、ゼロに設定されてよい。代替的には、閾値は、再マッピングをトリガーする使用需要のレベルを示す非ゼロの数に設定されてよい。更に別の代替的な実施形態においては、再マッピングは、選択された期間又は選択された数のサイクルの間、使用需要が閾値を下回っていた時点で、トリガーされ得る。例えば、選択された数のクロックサイクル例えば10Kサイクルが経過し且つx87命令セットに割り当てられたレジスタ又はSSE命令セットに割り当てられたレジスタのいずれかが使用中でない場合、フォールトが強制されてよく、現在使用中でない種類のレジスタが保存されてよく、そして処理が継続してよい。しかし、浮動小数点ユニットがいかなる命令も実行中でない場合には、性能トレードオフがないので、保存を強制する必要はないであろう。使用需要がおそらく、選択された時間間隔に対して閾値を下回ると510:YES、アーキテクトされたレジスタの第1のセットは、キャッシュ等の物理レジスタ外部のメモリにマッピングされ得る515。再マッピングされた物理レジスタ内に記憶される情報はまた、物理レジスタからマッピングによって示されるキャッシュエントリへと複製され又は書き込まれてよい515。キャッシュされた第1のセットに関連する物理レジスタは、次いで、セットされた利用可能なリネームレジスタに追加され得る520。従って、使用中でない又は比較的低い使用需要で使用中の命令セットのために、アーキテクトされたレジスタを再マッピングする515ことによって、利用可能なリネームレジスタの数を増やすことができ、結果として、システムに対する最終的な性能向上をもたらすことができる。例えば、アウトオブオーダー実行を行うことができるプロセッサに対するアウトオブオーダーウィンドウは、利用可能なリネームレジスタの数が増える場合に増大され得る。ここに説明される浮動小数点レジスタキャッシングをサポートするプロセッサシステムプロセッサシステム100等の実施形態は、種々のプロセッサ設計に従う半導体製造設備において製造され得る。1つの実施形態においては、プロセッサ設計は、コンピュータ可読媒体に記憶されるコードとして表現され得る。プロセッサ設計を定義し且つ/又は表現するために用いられ得る例示的なコードは、HDL、ベリログ等を含んでいてよい。コードは、技術者によって書かれてよく、他の処理デバイスによって合成されてよく、そしてプロセッサ設計の中間的表現、例えばネットリスト、GDSIIデータ等を生成するために用いられてよい。中間的表現は、コンピュータ可読媒体に記憶されてよく、また半導体製造設備において実行される生産製造プロセスを構成し制御するために用いられてよい。半導体製造設備は、トランジスタ及び他の回路を半導体基板上に形成するために用いられる堆積、フォトリソグラフィ、エッチング、研磨/平坦化、計測及び他のプロセスを行うための処理ツールを含んでいてよい。処理ツールは、例えばGDSIIデータから生成されるマスクワークの使用を通して、中間的表現を用いて構成され得るし、また動作させられ得る。開示される主題及び対応する詳細な説明の一部は、ソフトウェア、又はコンピュータメモリ内のデータビットに対する動作のアルゴリズム及び記号的表現を単位として提示される。これらの説明及び表現は、それによって当業者が自らの仕事の内容を他の当業者に効果的に伝達するものである。ここで用いられる用語としての、また一般的に用いられるものとしてのアルゴリズムは、所望の結果を導き出す複数のステップの首尾一貫したシーケンスとして考えられるものである。これらのステップは、物理量の物理的な操作を必要とするものである。必須ではないが、通常、これらの量は、記憶され、転送され、結合され、比較され又は操作されることが可能な、光学的、電気的又は磁気的な信号の形態をとる。これらの信号をビット、値、要素、シンボル、キャラクター、ターム、数字等として参照することは、主として共通使用を理由として多くの場合に便利であることが分かっている。しかし、これらの全ての用語及び類似の用語は、適切な物理量に関連するものであり且つ単にこれらの量に適用される便利な標識であることを心に留めておくべきである。特に別段の記載がない限り、又は議論から明らかな限り、処理又はコンピューティング又は計算又は決定又は表示等の用語は、コンピュータシステムのレジスタ及びメモリ内での物理的、電子的な量として表されるデータを、コンピュータシステムのメモリ若しくはレジスタ又はそのような情報を記憶し、伝送し若しくは表示する他のデバイス内での物理的な量として同様に表される他のデータへと処理し及び変形するコンピュータシステム又は同様の電子的コンピューティングデバイスの動作及び処理を参照する。また、ソフトウェア実装に係る開示される主題の態様は、典型的には、プログラム記憶媒体の何らかの形態でエンコードされ、又は何らかの種類の伝送媒体を介して実施される。プログラム記憶媒体は、磁気的例えばフロッピー登録商標ディスク又はハードドライブであってよく、又は光学的例えばコンパクトディスクリードオンリーメモリ又はCDROMであってよく、またリードオンリー又はランダムアクセスであってよい。同様に、伝送媒体は、ツイストペア線、同軸ケーブル、光ファイバ又は当該分野で知られる何らかの他の適切な伝送媒体であってよい。開示される主題は、所与の実施のこれらの態様によって何ら限定されない。開示される主題は、ここでの教示の利益を享受する当業者には明らかな方法であって、実施形態とは異なるが均等な方法において修正及び実施されてよく、従って上記開示された特定の実施形態は例示のみを目的としている。また、特許請求の範囲に記述されたもの以外の、ここに示された構成又は設計の詳細に限定することを意図していない。従って、上記開示された特定の実施形態が変更又は修正されてもよく、また全てのそのような変形は、開示される主題の範囲及び精神内にあるとみなされることが明らかである。よって、ここに求められる保護は特許請求の範囲に記載されている。"