出力端子と、前記出力端子に接続され、第1の電源ライン及び第2の電源ラインを介して供給される電源電圧によって動作して、前記出力端子を前記第1の電源ライン及び前記第2の電源ラインの電圧の少なくとも一方にドライブする際のスルーレートを、スルーレート制御信号に応じて制御するドライバ回路と、前記第1の電源ライン及び前記第2の電源ラインとは独立して設けられている第3の電源ライン及び第4の電源ラインを介して供給される電源電圧によって動作して、前記スルーレート制御信号の基になる制御信号を発生する制御回路と、前記第1の電源ライン及び前記第2の電源ラインを介して供給される電源電圧によって動作して、前記基となる制御信号に基づいて前記スルーレート制御信号を発生させるとともに、発生させた前記スルーレート制御信号を前記ドライバ回路に供給する電圧変換回路と、を備える半導体装置。前記制御回路は、前記基になる制御信号を、前記第3の電源ライン及び前記第4の電源ラインを介して供給される電源電圧に応じた信号レベルにして発生させ、前記電圧変換回路は、前記スルーレート制御信号を、前記第1の電源ライン及び前記第2の電源ラインを介して供給される電源電圧に応じた信号レベルにして発生させる請求項1に記載の半導体装置。一端が前記第1の電源ラインに接続され、他端が前記第2の電源ラインに接続されているデカップリングコンデンサを備える請求項1または請求項2に記載の半導体装置。前記第1の電源ラインに接続されており、前記第1の電源ラインに供給される第1の電源電圧が外部から入力される第1の接続端子と、前記第2の電源ラインに接続されており、前記第2の電源ラインに供給される第2の電源電圧が外部から入力される第2の接続端子と、前記第3の電源ラインに接続されており、前記第3の電源ラインに供給される第3の電源電圧が外部から入力される第3の接続端子と、前記第4の電源ラインに接続されており、前記第4の電源ラインに供給される第4の電源電圧が外部から入力される第4の接続端子とを備える請求項1から請求項3のいずれか一項に記載の半導体装置。前記第3の電源ラインを介して供給される電源電圧を第5の電源電圧に変換して、当該第5の電源電圧を前記制御回路の電源電圧として前記制御回路に供給する変換回路を備える請求項1から請求項4のいずれか一項に記載の半導体装置。上述のような半導体装置において、データの出力を制御する出力バッファに供給される電源には、出力するデータパターンによって電源ノイズが発生する。このように、電源ノイズが発生しやすいデータ制御系回路に供給される電源は、電源ノイズの伝搬を抑制するために他の回路に供給される電源とは独立して設けられている。しかしながら、このような半導体装置は、スルーレート制御信号を生成する回路の電源と、スルーレート制御信号を受ける出力バッファの電源とが互いに異なるために、出力バッファに供給される電源にノイズが発生した場合に、出力バッファのスルーレートを正確に制御することができないという問題があった。本発明の一実施形態は、第1の電源ライン及び第2の電源ラインを介して供給される電源電圧によって動作して、接続されている出力端子を前記第1の電源ライン及び前記第2の電源ラインの電圧の少なくとも一方にドライブする際のスルーレートを、入力されるスルーレート制御信号に応じて制御するドライバ回路と、前記第1の電源ライン及び前記第2の電源ラインとは独立して設けられている第3の電源ライン及び第4の電源ラインを介して供給される電源電圧によって動作して、前記スルーレート制御信号の基になる制御信号を発生する制御回路と、前記第1の電源ライン及び前記第2の電源ラインを介して供給される電源電圧によって動作して、前記基となる制御信号に基づいて前記スルーレート制御信号を発生させるとともに、発生させた前記スルーレート制御信号を前記ドライバ回路に供給する電圧変換回路とを備える半導体装置である。本発明によれば、半導体装置は、出力制御回路の電源とは独立した電源によって動作するモードデコーダ制御回路制御回路によって、基になる制御信号例えば、プレスルーレート制御信号を生成することができる。例えば、本発明に係る半導体装置は、出力制御回路が有するドライバ回路とは異なる電源ラインを介して供給される電源電圧で動作するモードデコーダ制御回路制御回路から発生される制御信号を、ドライバ回路と同一の電源ラインを介して供給される電源電圧で動作する電圧変換回路を介してスルーレート制御信号としてドライバ回路に入力することによって、第1の電源ライン及び第2の電源ラインで発生する電源ノイズがスルーレート制御信号にも同じように発生する。つまり、本実施形態の半導体装置は、スルーレートを制御する際の出力制御回路の動作による電源電圧の変動の影響を低減させることができる。すなわち、本実施形態の半導体装置は、スルーレートを正確に制御することができる。[第1の実施形態]以下、図面に基づき、本発明の第1の実施形態を説明する。図1は、本発明の第1の実施形態に係る半導体装置1の構成の一例を説明するブロック図である。本実施形態の半導体装置1は、入力初段11と、コマンド/アドレスデコーダ12と、Xデコーダ13と、Yデコーダ14と、メモリセルアレイ15と、リード/ライトアンプ16と、FIFO回路18と、モードデコーダ制御回路19と、内部電圧発生回路21と、ヒューズ回路25と、データ入出力回路30とを有している。入力初段11は、例えば、アドレス信号及びコマンドの入力回路であり、バンクアドレス入力端子BAを介してバンクアドレス信号、アドレス入力端子ADDを介してアドレス信号、及びコマンド入力端子CMDを介してコマンドが半導体装置1の外部からそれぞれ入力される。ここで、コマンドとは、例えば、外部からメモリセルアレイ15への書き込みを指示するライトコマンドや、メモリセルアレイ15から外部への読み出しを指示するリードコマンドである。また、入力初段11は、入力されたバンクアドレス信号と、アドレス信号と、コマンドとをコマンド/アドレスデコーダ12に出力する。コマンド/アドレスデコーダ12は、入力初段11から入力されるバンクアドレス信号及びアドレス信号をラッチして、ラッチしたアドレスをデコードするとともに、入力初段11から入力されるコマンドをラッチして、ラッチしたコマンドをデコードする。また、コマンド/アドレスデコーダ12は、アドレスをデコードした結果を、ローアドレス信号及びカラムアドレス信号を含む内部アドレス信号として、Xデコーダ13及びYデコーダ14に出力する。ここで、ローアドレス信号は、メモリセルアレイ15の行ローを選択するための内部アドレス信号であり、カラムアドレス信号は、メモリセルアレイ15の列カラムを選択するための内部アドレス信号である。また、コマンド/アドレスデコーダ12は、コマンドをデコードした結果を内部コマンド信号として、それぞれ後述するXデコーダ13、Yデコーダ14及びモードデコーダ制御回路19に出力する。メモリセルアレイ15は、ビット線BLやワード線WLが設けられており、ワード線WLとビット線BLの交差部には、それぞれメモリセルMCとしての、例えば、トランジスタ及びストレージキャパシタが設けられている。Xデコーダ13は、コマンド/アドレスデコーダ12から入力される内部アドレス信号のうちの、ローアドレス信号が入力される回路である。また、Xデコーダ13は、入力されたローアドレス信号をデコードして、デコードした結果に応じてメモリセルアレイ15が有するワード線WLのうちの、いずれかのワード線WLを選択する。Yデコーダ14は、コマンド/アドレスデコーダ12から入力される内部アドレス信号のうちの、カラムアドレス信号が入力される回路である。また、Yデコーダ14は、入力されたカラムアドレス信号をデコードして、デコードした結果に応じてメモリセルアレイ15が有するビット線BLのうちの、いずれかのビット線BLを選択する。リード/ライトアンプ16は、リードモードの読み出し動作において、Xデコーダ13及びYデコーダ14によって選択されたメモリセルMCからデータを読み出して、読み出したデータをFIFO回路18に転送する。また、リード/ライトアンプ16は、ライトモードの書き込み動作において、FIFO回路18から出力されるデータを取得して、取得したデータを、Xデコーダ13及びYデコーダ14によって選択されたメモリセルMCに書き込む。FIFO回路18は、例えば、シフトレジスタを有しており、リードモードの読み出し動作において、リード/ライトアンプ16によってメモリセルMCから読み出されたデータを順次、データ入出力回路30に転送する。また、FIFO回路18は、ライトモードの書き込み動作において、データ入出力回路30によって出力されるデータを順次、リード/ライトアンプ16に転送する。ヒューズ回路25は、例えば、プログラミング可能な不揮発性メモリ回路である。ヒューズ回路25には、データ入出力回路30を動作させた場合に、データ入出力回路30のスルーレートが最適になる条件が予め記憶されている。モードデコーダ制御回路19は、内部アドレス信号及び内部コマンド信号に応じたプレスルーレート制御信号SPを、データ入出力回路30に出力する。本実施形態のモードデコーダ制御回路19は、例えば、バーストレングス、レイテンシやスルーレートなどのパラメータに基づいて、ヒューズ回路25に記憶されているプレスルーレート制御信号SPのうちから、パラメータに適合するプレスルーレート制御信号SPを選択し、選択したプレスルーレート制御信号SPをデータ入出力回路30に出力する。ここで、プレスルーレート制御信号SPは、例えば、テストモード時においてスルーレートが最適になる条件を決定して、ヒューズ回路25にその条件をプログラミングし、そのプログラミングされた情報に基づいて出力される信号である。内部電圧発生回路21は、電圧変換回路であって、第3の電源ラインL3を介して第3の接続端子T3に、第4の電源ラインL4を介して第4の接続端子T4に、それぞれ接続されている。また、内部電圧発生回路21は、第3の接続端子T3を介して供給される電源電圧VDD第3の電源電圧。例えば、1.2[V]。と、第4の接続端子T4を介して供給される接地電圧VSS第4の電源電圧。例えば、0[V]。とから、不図示のメモリセル動作電源VARYを発生させる。データ入出力回路30は、データ端子TDQ0~TDQ7に接続されており、リードモードの読み出し動作において、リード/ライトアンプ16によって読み出されたメモリセルMCのデータを、FIFO回路18を介して取得し、取得したデータに応じた出力データ信号SDQ0~SDQ7をデータ端子TDQ0~TDQ7に出力する。また、データ入出力回路30は、ライトモードの書き込み動作において、データ端子TDQ0~TDQ7を介して入力されるデータ信号をFIFO回路18を介してリード/ライトアンプ16に出力する。また、データ入出力回路30は、第1の電源ラインL1を介して第1の接続端子T1に、第2の電源ラインL2を介して第2の接続端子T2に、それぞれ接続されており、電源電圧VDDQ及びVSSQが其々供給されている。次に、図2を参照して、データ入出力回路30の構成について説明する。図2は、本実施形態におけるデータ入出力回路30の構成の一例を示すブロック図である。データ入出力回路30に供給される電源電圧VDDQ及び接地電圧VSSQの間にはコンデンサ36が設けられている。データ入出力回路30は、データ端子TDQ0~TDQ7にそれぞれ対応するデータ入出力回路30-0~30-7を含んでいる。データ入出力回路30-0~30-7は、それぞれ同一の構成であるため、以下、データ入出力回路30-0について説明する。データ入出力回路30-0は、電圧変換回路31と、出力バッファ32と、入力バッファ35とを有している。入力バッファ35は、データ端子TDQ0とFIFO回路18とに接続されており、ライトモードの書き込み動作において、データ端子TDQ0に入力されるデータ信号をFIFO回路18に出力する。出力バッファ32は、ドライバ回路33例えば、P側ドライバ回路33P及びN側ドライバ回路33Nと、出力制御回路34とを有している。出力バッファ32については、図4を参照して後述する。次に、図3を参照して、電圧変換回路31の構成について説明する。図3は、本実施形態における電圧変換回路31の構成の一例を示す回路図である。電圧変換回路31には、P側電圧変換回路31Pと、N側電圧変換回路31Nとが含まれている。また、本実施形態のプレスルーレート制御信号SPには、P側プレスルーレート制御信号SPPと、N側プレスルーレート制御信号SPNとが含まれている。また、本実施形態のスルーレート制御信号SSには、P側スルーレート制御信号SSPと、N側スルーレート制御信号SSNとが含まれている。ここで、P側とN側との回路は同一の構成であるため、以下、P側の回路について説明する。P側電圧変換回路31Pは、電源電圧VDDQ第1の電源電圧。例えば、1.2[V]。と、接地電圧VSSQ第2の電源電圧。例えば、0[V]。によって動作する電圧変換回路である。また、P側電圧変換回路31Pは、電源電圧VDD第3の電源電圧と、接地電圧VSS第4の電源電圧とに応じたP側プレスルーレート制御信号SPPの信号レベル例えば、振幅を、電源電圧VDDQ第1の電源電圧と、接地電圧VSSQ第2の電源電圧とに応じたP側スルーレート制御信号SSPの信号レベルに変換して、出力バッファ32にP側スルーレート制御信号SSPを出力する。次に、図4を参照して、出力バッファ32の詳細な構成について説明する。図4は、本実施形態における出力バッファ32の構成の一例を示す回路図である。出力バッファ32は、ドライバ回路33例えば、P側ドライバ回路33P及びN側ドライバ回路33Nと、出力制御回路34とを有している。出力制御回路34は、ドライバ回路33に接続されており、FIFO回路18から供給されるデータ信号SD0例えば、P側データ信号SDP0及びN側データ信号SDN0に応じた出力データ信号SDQ0を、データ端子TDQ0に出力する。本実施形態の出力制御回路34は、例えば、P側データ信号SDP0及びN側データ信号SDN0がともにHighである場合には、データ端子TDQ0に出力する出力データ信号SDQ0をHighにする。また、出力制御回路34は、例えば、P側データ信号SDP0及びN側データ信号SDN0がともにLowである場合には、データ端子TDQ0に出力する出力データ信号SDQ0をLowにする。また、出力制御回路34は、例えば、P側データ信号SDP0がLowであり、N側データ信号SDN0がHighである場合には、例えば、データ端子TDQ0を高インピーダンス状態にして、データ端子TDQ0からHigh及びLowのいずれの出力データ信号SDQ0も出力しない。ドライバ回路33には、P側ドライバ回路33Pと、N側ドライバ回路33Nとが含まれている。また、出力制御回路34には、P側出力制御回路34Pと、N側出力制御回路34Nとが含まれている。ここで、P側とN側との回路は対称となる構成であるため、以下、P側の回路について説明する。P側ドライバ回路33Pは、P側スルーレート調整回路331Pと、P側バッファ回路332Pとを有している。P側バッファ回路332Pは、P側データ信号SDP例えば、P側データ信号SDP0が入力され、入力されたP側データ信号SDP0のスルーレートが制御された出力信号であるP側ドライブ信号NET0Pを出力する。P側スルーレート調整回路331Pは、P側バッファ回路332Pに接続されており、入力されるスルーレート制御信号SSに応じて、P側バッファ回路332Pのスルーレートを制御する。本実施形態のP側スルーレート調整回路331Pは、例えば、P側バッファ回路332Pに対して、それぞれが並列に接続された複数の制御トランジスタ例えば、NMOS制御トランジスタを有している。そして、P側スルーレート調整回路331Pは、入力されるスルーレート制御信号SSに含まれており、複数の制御トランジスタに其々対応する複数のON/OFF制御信号に応じて、制御トランジスタのON/OFFを設定することによって、P側バッファ回路332Pの出力端子TPを流れる電流量を制御して、P側ドライブ信号NET0Pのスルーレートを制御する。例えば、P側スルーレート制御信号SSPがゲートに入力されるNMOS制御トランジスタのうち、ONするトランジスタが多いほど出力端子TPに流れる電流量が大きくなるためP側ドライブ信号NET0Pのスルーレート傾きが大きくなる。一方、NMOS制御トランジスタのうちONするトランジスタが少ないほどP側ドライブ信号NET0Pスルーレート傾きが小さくなる。このように、ONする制御トランジスタの数に応じてスルーレートを制御している。上述したようにONする制御トランジスタの数はモードデコーダ制御回路19が制御しており、予めテストモードにてスルーレートが最適になるようにONするトランジスタの数を決めている。このようにして、ドライバ回路33は、出力制御回路34が出力する出力信号のスルーレートを制御する。なお、N側の回路についても同様である。ここで再び、図1を参照して、各回路の電源の構成について説明する。図1に示すように、本実施形態においては、データ入出力回路30及びデータ入出力回路30に含まれている回路は、第1の接続端子T1を介して供給される電源電圧VDDQ第1の電源電圧と、第2の接続端子T2を介して供給される接地電圧VSSQ第2の電源電圧とによって動作する。ここで、第1の接続端子T1は、第1の電源ラインL1に接続されており、第1の電源ラインL1に供給される第1の電源電圧が半導体装置1の外部から入力される電源入力端子である。また、第2の接続端子T2は、第2の電源ラインL2に接続されており、第2の電源ラインL2に供給される第2の電源電圧が半導体装置1の外部から入力される電源入力端子である。また、本実施形態においては、入力初段11と、コマンド/アドレスデコーダ12と、リード/ライトアンプ16と、FIFO回路18と、モードデコーダ制御回路19と、内部電圧発生回路21とは、第3の接続端子T3を介して供給される電源電圧VDD第3の電源電圧と、第4の接続端子T4を介して供給される接地電圧VSS第4の電源電圧とによって動作する。ここで、第3の接続端子T3は、第3の電源ラインL3に接続されており、第3の電源ラインL3に供給される第3の電源電圧が半導体装置1の外部から入力される電源入力端子である。また、第4の接続端子T4は、第4の電源ラインL4に接続されており、第4の電源ラインL4に供給される第4の電源電圧が半導体装置1の外部から入力される電源入力端子である。このように、データ入出力回路30には、他の回路への電源ノイズの伝搬を抑制するために、他の回路とは独立してデータ入出力回路30用の電源電圧VDDQ、接地電圧VSSQが供給されている。次に、図5を参照して、本実施形態の半導体装置1の動作について説明する。図5は、本実施形態における、電圧低下が発生した場合の半導体装置1の動作波形の一例を示すグラフである。同図において、半導体装置1は、P側スルーレート制御信号SSPをLowにして、NMOS制御トランジスタがOFFするように制御している。P側データ信号SDP0をLowつまり、接地電圧VSSの電位からHighつまり、電源電圧VDDの電位に変化させた場合図5aの波形WS1を参照に、第1の電源ラインL1及び第2の電源ラインL2の電圧は図5bに示す波形WN1D及び波形WN1Sのように変化することがある。これは、データ信号の入出力を制御するデータ入出力回路30は、一度に多数のデータ信号の入出力を制御することがあり、この場合には、データパターンに応じた電源ノイズが発生しやすいためである。例えば、データ出力端子TDQ0~TDQ7にそれぞれ対応する各データ入出力回路30から出力されるデータ信号が、一斉にLowからHighに変わる際には電源電圧VDDQが下がり、さらにカップリングノイズによって接地電圧VSSQの電位も下がることがある。また、例えば、当該データ出力端子TDQ0以外のデータ出力端子TDQ1~TDQ7にそれぞれ対応する各データ入出力回路30から出力されるデータ信号が、一斉にHighからLowに変わる際にリンギングによる電源ノイズにより接地電位VSSQの電位が下がることもある。ここで、本実施形態のデータ入出力回路30は、上述したように、電圧変換回路31を有している。この電圧変換回路31例えば、P側電圧変換回路31Pは、電源電圧VDD第3の電源電圧と、接地電圧VSS第4の電源電圧とに応じた信号レベル例えば、振幅にするP側プレスルーレート制御信号SPPを、電源電圧VDDQ第1の電源電圧と、接地電圧VSSQ第2の電源電圧とに応じた信号レベルにするP側スルーレート制御信号SSPに変換して出力バッファ32に出力する。したがって、電源電圧VDDQ及び接地電圧VSSQの電位が下がる場合には、図5cの波形WSSP1に示すように、電源電圧VDDQ及び接地電圧VSSQの電位の低下に応じて、P側スルーレート制御信号SSPの電位も低下する。つまり、制御トランジスタのソース電源となる接地電圧VSSQに電源ノイズが発生して電位が低下WN1Sしたとしても、スルーレート制御信号SSPの動作電圧を接地電圧VSSQに変換しているため、スルーレート制御信号SSPにも同様に電源ノイズが発生して電位が低下WSSP1するため、ドライバ回路33が有する制御トランジスタのゲート―ソース間電圧が変動せずに、出力端子TPに流れる電流量を正確に制御することができ、図5dの波形WV1に示すように、ドライブ信号NET0例えば、P側ドライブ信号NET0Pを正確に制御することができる。つまり、本実施形態の半導体装置1は、スルーレートを正確に制御することができる。これにより、本実施形態のデータ入出力回路30は、図5eの波形WD1に示すように、出力データ信号SDQ例えば、出力データ信号SDQ0のスルーレートを正確に制御することができる。ここで、仮に、本実施形態の電圧変換回路31とドライバ回路33とを有していない半導体装置との比較を行う。例えば、電圧変換回路31を有していない半導体装置において、ドライバ回路33にプレスルーレート制御信号SP例えば、P側プレスルーレート制御信号SPPがそのまま入力される場合を考える。つまり、例えば、P側プレスルーレート制御信号SPPを電源電圧VDDQ及び接地電圧VSSQに応じた信号レベルに変換せずに電源電圧VDD及び接地電圧VSSに応じた信号レベルのまま制御トランジスタに入力する例を考える。図6は、従来の構成における電圧低下が発生した場合の半導体装置の動作波形の一例を示すグラフである。図5aにおいて示した場合と同様、P側データ信号SDP0をLowつまり、接地電圧VSSの電位からHighつまり、電源電圧VDDの電位に変化させた場合図6aの波形WS3を参照に、接地電圧VSSQに電源ノイズが発生して第1の電源ラインL1及び第2の電源ラインL2の電圧は図6bに示す波形WN3のように変化することがある。このとき、プレスルーレート制御信号SP例えば、P側プレスルーレート制御信号SPPは、電源電圧VDDQ及び接地電圧VSSQとは独立した電源電圧VDD及び接地電圧VSSに応じた信号レベルにされているため、図6cに示すように、P側プレスルーレート制御信号SPPには電位の変化が発生しない。このとき、ドライバ回路33が有する制御トランジスタの接地電圧VSSQの電位は低下するが、制御トランジスタのゲートに入力されるP側プレスルーレート制御信号SPPの電位は変化しないことになる。これにより、制御トランジスタのゲート―ソース間電圧に変動が発生して例えばこの場合、制御トランジスタのソース電源となる接地電圧VDDQの電位は下がるがゲートに入力されるP側プレスルーレート制御信号SPPの電位は低下しないため、制御トランジスタがONする方向に動作するため、出力端子TPに流れる電流量が変化する。これにより、図6dの波形WV3に示すように、ドライブ信号NET0例えば、P側ドライブ信号NET0Pが、正確な波形WV1からずれてしまう。つまり、この例における半導体装置は、スルーレートを正確に制御することができない。したがって、この例におけるデータ入出力回路30は、図6eの波形WD3に示すように、出力データ信号SDQ例えば、出力データ信号SDQ0のスルーレートを正確にはつまり、波形WD1に示すようには制御することができない。一方、図5を参照して説明したように本実施形態の半導体装置1は、電源電圧VDDQ及び接地電圧VSSQの変動が発生しても、制御トランジスタのゲート―ソース間電圧が変動しないため、出力端子TPに流れる電流量を正確に制御することができる。つまり、本実施形態の半導体装置1は、スルーレートを正確に制御することができる。以上説明したように、本実施形態の半導体装置1は、ドライバ回路33と、モードデコーダ制御回路19制御回路と、電圧変換回路31とを有している。このドライバ回路33は、第1の電源ラインL1及び第2の電源ラインL2を介して供給される電源電圧によって動作して、接続されている出力端子例えば、データ出力端子DQ0~DQ7を第1の電源ラインL1及び第2の電源ラインL2の電圧の少なくとも一方にドライブする際のスルーレートを、入力されるスルーレート制御信号に応じて制御する。また、この制御回路モードデコーダ制御回路19は、第1の電源ラインL1及び第2の電源ラインL2とは独立して設けられている第3の電源ラインL3及び第4の電源ラインL4を介して供給される電源電圧によって動作して、スルーレート制御信号の基になる制御信号例えば、プレスルーレート制御信号SPを発生する。また、この電圧変換回路31は、第1の電源ラインL1及び第2の電源ラインL2を介して供給される電源電圧によって動作して、基となる制御信号例えば、プレスルーレート制御信号SPに基づいてスルーレート制御信号SSを発生させるとともに、発生させたスルーレート制御信号SSをドライバ回路33に供給する。これにより、本実施形態の半導体装置1は、出力制御回路34の電源とは独立した電源によって動作するモードデコーダ制御回路19制御回路によって、基になる制御信号例えば、プレスルーレート制御信号SPを生成することができる。このため、本実施形態の半導体装置1は、出力制御回路34の動作による電源電圧の変動の影響を低減させて、基になる制御信号例えば、プレスルーレート制御信号SPを生成することができる。つまり、本実施形態の半導体装置1は、スルーレートを正確に制御することができる。また、本実施形態の半導体装置1が有するモードデコーダ制御回路19制御回路は、基になる制御信号例えば、プレスルーレート制御信号SPを、第3の電源ラインL3及び第4の電源ラインL4を介して供給される電源電圧に応じた信号レベル例えば、振幅にして発生させ、電圧変換回路31は、スルーレート制御信号SSを、第1の電源ラインL1及び第2の電源ラインL2を介して供給される電源電圧に応じた信号レベルにして発生させる。これにより、本実施形態の半導体装置1は、電源電圧VDDQ及び接地電圧VSSQの変動が発生しても、これら電源電圧の変動に応じた電位のスルーレート制御信号SSによってスルーレートの制御を行う。したがって、本実施形態の半導体装置1は、制御トランジスタのゲート―ソース間電圧が変動しないため、出力端子TPに流れる電流量を正確に制御することができる。つまり、本実施形態の半導体装置1は、スルーレートを正確に制御することができる。また、本実施形態の半導体装置1は、第1の接続端子T1と、第2の接続端子T2と、第3の接続端子T3と、第4の接続端子T4とを有している。この第1の接続端子T1は、第1の電源ラインL1に接続されており、第1の電源ラインL1に供給される電源電圧VDDQ第2の電源電圧が入力される。また、この第2の接続端子T2は、第2の電源ラインL2に接続されており、第2の電源ラインL2に供給される接地電圧VSSQ第2の電源電圧が入力される。また、この第3の接続端子T3は、第3の電源ラインL3に接続されており、第3の電源ラインL3に供給される電源電圧VDD第3の電源電圧が入力される。また、この第4の接続端子T4は、第4の電源ラインL4に接続されており、第4の電源ラインL4に供給される接地電圧VSS第4の電源電圧が入力される。これにより、本実施形態の半導体装置1は、それぞれの電源ラインを分離して各回路に接続することができるため、電源電圧VDDQ及び接地電圧VSSQの変動が発生した場合に、プレスルーレート制御信号SPの電位への影響を低減することができる。さらに、本実施形態の半導体装置1は、その内部に電源電圧変換回路を有していなくてもよく、回路を小型化することができる。第2の実施形態次に、図面に基づき、本発明の第2の実施形態を説明する。なお、上述した第1の実施形態と同様の構成については説明を省略する。図7は、本発明の第2の実施形態に係る半導体装置1の構成の一例を説明するブロック図である。本実施形態の半導体装置1は、内部電圧発生回路21aと、レベル変換回路20変換回路と、第2のレベル変換回路17とを有している。内部電圧発生回路21aは、第3の電源ラインL3と、第4の電源ラインL4とに接続されており、第3の電源ラインL3を介して供給される電源電圧VDDを第5の電源電圧VPERIに変換して、変換した第5の電源電圧VPERIを、第5の電源ラインL5を介して、コマンド/アドレスデコーダ12、リード/ライトアンプ16及びモードデコーダ制御回路19制御回路の電源電圧としてモードデコーダ制御回路19制御回路に供給する変換回路である。第2のレベル変換回路17は、リード/ライトアンプ16と、FIFO回路18との間における信号の電圧レベルを変換する。レベル変換回路20変換回路は、モードデコーダ制御回路19から出力される、第5の電源電圧VPERI及び接地電圧VSSに応じた信号レベル例えば、振幅を有するプレスルーレート制御信号SPの信号レベルを、電源電圧VDD及び接地電圧VSSに応じた信号レベルに変換する。また、レベル変換回路20変換回路は、電源電圧VDD及び接地電圧VSSによって動作する。ここで、レベル変換回路20変換回路の電源電圧を電源電圧VDDQ及び接地電圧VSSQにしたとすると、電源電圧VDDQに含まれているノイズによって正確にレベル変換ができなくなる。そこで、レベル変換回路20変換回路の動作電源は、含まれるノイズが電源電圧VDDQ及び接地電圧VSSQに比べて少ない、電源電圧VDD及び接地電圧VSSにしている。また、本実施形態のコマンド/アドレスデコーダ12と、リード/ライトアンプ16とは、第5の電源電圧VPERI及び接地電圧VSSによって動作する。また、本実施形態の半導体装置1のデータ入出力回路30は、図8に示すように、デカップリングコンデンサ36を有している。図8は、本実施形態における半導体装置1のデータ入出力回路30の構成の一例を説明する回路図である。デカップリングコンデンサ36は、第1の電源ラインL1と、第2の電源ラインL2とに接続されており、電源電圧VDDQと接地電圧VSSQとの間をデカップリングすることによって、電源電圧VDDQと接地電圧VSSQとの間の電位差を安定化させる。例えば、本実施形態のデカップリングコンデンサ36は、接地電圧VSSQが上昇した場合には、上昇した接地電圧VSSQの電位に応じて、電源電圧VDDQの電位を上昇させる。次に、図9を参照して、本実施形態の半導体装置1の動作について説明する。図9は、本実施形態における、電圧上昇が発生した場合の半導体装置1の動作波形の一例を示すグラフである。同図において、半導体装置1は、P側スルーレート制御信号SSPをHighにして、NMOS制御トランジスタがONするように制御している。P側データ信号SDP0をLowつまり、接地電圧VSSの電位からHighつまり、電源電圧VDDの電位に変化させた場合図9aの波形WS2を参照に、当該データ信号SD0以外のデータ信号SD1~SD7がHighからLowに変化した場合、第1の電源ラインL1及び第2の電源ラインL2の電圧は図9bに示す波形WN2D及び波形WN2Sのように変化することがある。これは、データ信号の入出力を制御するデータ入出力回路30は、一度に多数のデータ信号の入出力を制御するため、データパターンに応じた電源ノイズが発生しやすいためである。また、本実施形態の半導体装置1は、デカップリングコンデンサ36を介して第1の電源ラインL1と第2の電源ラインL2とが接続されているため、一方の電源電圧の上昇に伴って、他方の電源電圧も上昇する。例えば、当該データ出力端子TDQ0に対応するデータ入出力回路30から出力されるデータがLowからHighに変わり、当該データ出力端子以外TDQ1~TDQ7にそれぞれ対応するデータ入出力回路30から出力されるデータがHighからLowに変わる際には、接地電圧VSSQの電位の上昇に伴って、電源電圧VDDQの電位が上昇する。ここで、本実施形態のデータ入出力回路30は、上述したように、電圧変換回路31を有している。この電圧変換回路31例えば、P側電圧変換回路31Pは、電源電圧VDD第3の電源電圧と、接地電圧VSS第4の電源電圧とを信号レベル例えば、振幅にするP側プレスルーレート制御信号SPPを、電源電圧VDDQ第1の電源電圧と、接地電圧VSSQ第2の電源電圧とに応じた信号レベルにするP側スルーレート制御信号SSPに変換して出力バッファ32に出力する。したがって、電源電圧VDDQ及び接地電圧VSSQの電位が上がる場合には、図9cの波形WSSP2に示すように、電源電圧VDDQ及び接地電圧VSSQの電位の上昇に応じて、P側スルーレート制御信号SSPの電位も上昇する。このとき、本実施形態のドライバ回路33は、制御トランジスタの接地電圧VSSQの電位上昇に応じて、制御トランジスタのゲートに入力されるP側スルーレート制御信号SSPの電位も上昇することになる。このように、本実施形態のドライバ回路33は、制御トランジスタのゲート―ソース間電圧が変動しないため、出力端子TPに流れる電流量を正確に制御することができ、図9dの波形WV2に示すように、ドライブ信号NET0例えば、P側ドライブ信号NET0Pのスルーレートを正確に制御することができる。つまり、本実施形態の半導体装置1は、スルーレートを正確に制御することができる。これにより、本実施形態のデータ入出力回路30は、図9eの波形WD2に示すように、接地電圧VSSQが上昇した場合においても、出力データ信号SDQ例えば、出力データ信号SDQ0を正確に制御することができる。ここで、仮に、本実施形態の電圧変換回路31とドライバ回路33とデカップリングコンデンサ36とを有していない半導体装置を考える。例えば、電圧変換回路31を有していない半導体装置において、ドライバ回路33にプレスルーレート制御信号SP例えば、P側プレスルーレート制御信号SPPが入力される場合を考える。図10は、従来の構成における電圧上昇が発生した場合の半導体装置の動作波形の一例を示すグラフである。図9aにおいて示した場合と同様、P側データ信号SDP0をLowつまり、接地電圧VSSの電位からHighつまり、電源電圧VDDの電位に変化させた場合図10aの波形WS4を参照に、当該以外のデータ信号SD1~SD7がHighからLowに変化した場合、第1の電源ラインL1及び第2の電源ラインL2の電圧は図10bに示す波形WN4D及び波形WN4Sのように変化することがある。このとき、プレスルーレート制御信号SP例えば、P側プレスルーレート制御信号SPPは、電源電圧VDDQ及び接地電圧VSSQとは独立した電源電圧VDD及び接地電圧VSSに応じた信号レベルとしているため、図10cに示すように、P側プレスルーレート制御信号SPPに電位の変化が発生しない。このとき、ドライバ回路33は、制御トランジスタの接地電圧VSSQの電位が上昇するが、制御トランジスタのゲートに入力されるP側スルーレート制御信号SSPの電位は変化しないことになる。これにより、制御トランジスタのゲート―ソース間電圧に変動が発生して、例えば、制御トランジスタがOFFする方向に動作して、出力端子TPに流れる電流量が変化するため、図10dの波形WV4に示すように、ドライブ信号NET0例えば、P側ドライブ信号NET0Pが、正確な波形WV2からずれてしまう。つまり、この例における半導体装置は、スルーレートを正確に制御することができない。これにより、この例におけるデータ入出力回路30は、図10eの波形WD4に示すように、出力データ信号SDQ例えば、出力データ信号SDQ0を正確にはつまり、波形WD2に示すようには制御することができない。一方、図9を参照して説明したように本実施形態の半導体装置1は、電源電圧VDDQ及び接地電圧VSSQの変動が発生しても、制御トランジスタのゲート―ソース間電圧が変動しないため、出力端子TPに流れる電流量を正確に制御することができる。つまり、本実施形態の半導体装置1は、スルーレートを正確に制御することができる。以上説明したように、本実施形態の半導体装置1は、内部電圧発生回路21aを有している。この内部電圧発生回路21aは、第3の電源ラインL3と、第4の電源ラインL4とに接続されており、第3の電源ラインL3を介して供給される電源電圧VDDを第5の電源電圧VPERIに変換して、変換した第5の電源電圧VPERIをコマンド/アドレスデコーダ12、リード/ライトアンプ16及びモードデコーダ制御回路19制御回路の電源電圧として各回路に供給する。これにより、本実施形態の半導体装置1は、コマンド/アドレスデコーダ12、リード/ライトアンプ16及びモードデコーダ制御回路19制御回路を電源電圧VDDよりも、例えば低い電圧によって動作させることができる。したがって、本実施形態の半導体装置1は、これらの回路における発熱を低減することができる。つまり、本実施形態の半導体装置1は、電源電圧VDDによって動作させる場合に比べて、消費電力を低減することができる。また、本実施形態の半導体装置1は、一端が第1の電源ラインL1に接続され、他端が第2の電源ラインL2に接続されているデカップリングコンデンサ36を有している。これにより、本実施形態の半導体装置1は、接地電圧VSSQの電位に変化に応じて電源電圧VDDQを変動させることができるため、電源電圧VDDQに応じた電圧によって出力されるスルーレート制御信号SSを、接地電圧VSSQの電位に変動に応じて変動させることができる。したがって、本実施形態の半導体装置1は、接地電圧VSSQの電位に変動が生じても、制御トランジスタのゲート―ソース間電圧が変動しないため、出力端子TPに流れる電流量を正確に制御することができる。つまり、本実施形態の半導体装置1は、スルーレートを正確に制御することができる。以上、本発明の実施形態を図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、本発明の趣旨を逸脱しない範囲で適宜変更を加えることができる。また、以上の説明においては、半導体装置1としてのDRAMDynamicRandomAccessMemoryを例にして説明したが、これに限られない。例えば、半導体装置1は、SRAMStaticRandomAccessMemory、PRAMPhasechangeRAM、フラッシュメモリなどであってもよい。