"第1の電流を第1のトランジスタのドレイン電流とし、前記第1のトランジスタのゲート電圧を保持し、前記ゲート電圧を前記第1のトランジスタと極性が等しい第2のトランジスタのゲート電圧とする機能を有する手段と、デジタルの映像信号によって、前記第2のトランジスタのドレイン電流を発光素子に流すか否かを制御する機能を有する手段と、を有する画素を含むことを特徴とする表示装置。上記のような、電流書き込み型アナログ方式の表示装置では、駆動TFT2903は飽和領域で動作する。駆動TFT2903のドレイン電流は、ソース信号線2907より入力される信号電流によって定められている。つまり、同じ画素内の駆動TFT2903とカレントTFT2904の電流特性が揃っていれば、駆動TFT2903は、閾値電圧や移動度等のバラツキがあっても、一定のドレイン電流を流し続ける様にゲート電圧が自動的に変化する。OLEDに印加する電圧と流れる電流量の関係I-V特性は、周囲の環境温度や、OLEDの劣化等の影響によって変化する。そのため、従来の電圧書き込み型のデジタル方式に代表される駆動TFTを線型領域で動作させる表示装置では、OLEDの両電極間に一定の電圧を印加している場合でも、実際に流れる電流が変化することが問題となる。図36に、従来の電圧書き込み型でデジタル方式の駆動方法を用いる表示装置において、OLEDのI-V特性が劣化等により変化した場合の動作点の変化について示す。図36Aは、図30における駆動TFT3004とOLED3006のみを示した図である。ここでは、駆動TFT3004のソース端子が電源線3005に接続されている。駆動TFT3004のソースドレイン間電圧をVdsで示す。OLED3006の陰極と陽極間の電圧をVOLEDで示し、電流をIOLEDで示す。電流IOLEDは、駆動TFT3004のドレイン電流Idに等しい。電源線3005の電位をVddで示す。また、OLED3006の対向電極の電位は0Vとする。図36Bにおいて、曲線3202aは劣化前のOLED3006のI-V特性を示し、曲線3202bは劣化後のI-V特性を示す。劣化前の駆動TFT3004及びOLED3006の動作条件は、曲線3202aと曲線3201の交点3203aで定まる。劣化後の駆動TFT3004及びOLED3006の動作条件は、曲線3202bと曲線3201の交点3203bで定まる。発光状態を選択された画素において駆動TFT3004は、導通状態となるようなゲート電位が入力されている。このときOLED3006の両電極間の電圧はVA1である。OLED3006が劣化し、そのI-V特性が変化すると、同じゲート電圧が入力されていても動作点が変化し、OLED3006の両電極間の電圧がVA1とほぼ同じであっても、流れる電流がIOLED1からIOLED2に変化する。こうして、各画素のOLED3006の劣化の度合いによって、OLED3006の発光輝度が変化する。一方、図33や図29に示したような画素構成を有する、従来の電流書き込み型アナログ方式の駆動方法を用いる表示装置においては、一定電流をOLEDに流すことによって輝度を表現する。このときのOLEDのI-V特性が、劣化等によって変化した場合の影響について図37を用いて説明する。なお、図33と同じ部分は同じ符号を用いて示し、説明は省略する。また図33では、発光TFT3304は単にスイッチと考え、そのソースドレイン間電圧は無視する。図37Aは、図33における駆動TFT3303とOLED3306のみを示した図である。ここでは、駆動TFT3303のソース端子が電源線3305に接続されている。駆動TFT3303のソースドレイン間電圧をVdsで示す。OLED3306の陰極と陽極間の電圧をVOLEDで示す。OLED3306を流れる電流をIOLEDで示す。電流IOLEDは、駆動TFT3303のドレイン電流Idに等しい。電源線3305の電位をVddで示す。また、OLED3306の対向電極の電位は、0Vとする。図37Bにおいて、3701は、駆動TFT3303のソースドレイン間電圧とドレイン電流の関係を示す曲線である。3702aは劣化する前のOLED3306のI-V特性を示す曲線とし、3702bは劣化後のOLED3306のI-V特性と示す曲線とする。劣化前の駆動TFT3303及びOLED3306の動作条件は、曲線3702aと曲線3701の交点3203aで定まる。劣化後の駆動TFT3303及びOLED3306の動作条件は、曲線3702bと曲線3701の交点3703bで定まる。電流書き込み型アナログ方式の画素では、駆動TFT3303は飽和領域で動作している。OLED3306の劣化前後において、OLED3306の両電極間の電圧はVB1からVB2に変化するが、OLED3306を流れる電流はほぼ一定のIOLED1に保たれる。ここで示したOLEDのI-V特性の変化に対応する駆動TFT及びOLEDの動作条件の変化は、図29に示した画素構成における、駆動TFT2903とOLED2906についても同様である。しかし、電流書き込み型アナログ方式の駆動方法では、各画素で表示を行う毎に、信号電流に応じた電荷を各画素の容量部保持容量に保持し直す必要がある。この時、信号電流が小さな場合ほど配線の交差容量などが原因となり、画素に信号を書き込む際に、保持容量に所定の電荷を保持するための時間が長く必要となるため、信号電流の素早い書き込みが困難である。また、信号電流が小さな場合は、信号電流の書き込みが行われる画素以外の、同じソース信号線に接続された複数の画素による漏れ電流等のノイズの影響が大きく、正確な輝度で画素を発光させることができない危険性が高い。また、図29に示したような画素に代表されるカレントミラー回路を有する画素構成では、カレントミラー回路においてゲート電極が接続される1組のTFTの電流特性が揃っていなければならない。しかし実際には、これらの対となるTFTの電流特性を完全に揃えることは難しくばらつきが生じる。ここで、図29において駆動TFT2903とカレントTFT2904の閾値をそれぞれVtha、Vthbとする。これらの閾値がばらつき、Vthaの絶対値|Vtha|がVthbの絶対値|Vthb|より小さい際に、黒表示を行う場合を考察する。カレントTFT2903を流れるドレイン電流は、ビデオ信号入力電流源2912によって定められた電流値IVideoに相当しゼロであるとする。しかし、カレントTFT2903にドレイン電流が流れなくても、保持容量2905には、|Vthb|よりやや小さい程度の電圧が保持されている可能性がある。ここで、|Vthb|>|Vtha|であるため、駆動TFT2903のドレイン電流はゼロではない可能性がある。こうして、黒表示を行う場合においても、駆動TFT2903をドレイン電流が流れ、OLED2906が発光してしまう。そのため、コントラストが低下するという問題がある。更に、従来の電流書き込み型アナログ方式の表示装置において、各画素に信号電流を入力するビデオ信号入力電流源は各画素列毎に設けられるが、それら全ての電流特性を揃えて、かつ、アナログ的に正確に電流値を変化させて制御する必要がある。そのため、多結晶半導体薄膜を用いたトランジスタでは、電流特性の揃ったビデオ信号入力電流源を作製するのは困難である。よって、ビデオ信号入力電流源は、ICチップで作製される。一方、画素が形成される基板は、コスト等の面から、ガラス等の絶縁基板絶縁表面を有する基板上に作製されるのが一般的である。そこで、ICチップはガラス等の絶縁基板に貼り付ける必要がある。そのため貼り付けの際に必要となる面積が大きく画素領域周辺の額縁の面積を小さくすることができない問題がある。そこで本発明は、上記を鑑み提案されたもので、発光素子を、劣化等による電流特性の変化によらず一定の輝度で発光させることが可能で、且つ、各画素への信号の書き込み速度が速く、正確な階調が表現可能で、また、低コストで、小型化可能な表示装置及びその駆動方法を提供することを目的とする。この発明に依る表示装置は、画素を含み、第1の電流を電圧に変換する手段と、変換された前記電圧を保持する手段と、保持された前記電圧を第2の電流に変換する手段と、デジタルの映像信号によって、前記第2の電流を発光素子に流す手段と、を有することから成る。前記保持された前記電圧を第2の電流に変換する手段は、前記第1の電流と電流値の等しい第2の電流、又は、前記第1の電流と電流値が比例する第2の電流へ変換する手段であることを含む。この発明に依る表示装置は、前記デジタルの映像信号とは別の信号によって、前記第2の電流を前記発光素子に流さないようにする手段を有することを含む。また、この発明は、一定電流を流す電流源回路と、デジタルの映像信号によってオンオフが切り替えられるスイッチ部と、を有する画素を含み、発光素子の発光を制御する表示装置であって、前記スイッチ部と前記電流源回路と発光素子とが直列に接続されていることを含む。更に、この発明の表示装置は、第1の端子と第2の端子とを有し前記第1の端子と前記第2の端子間を流れる電流を一定に定める電流源回路と、第3の端子と第4の端子とを有しデジタルの映像信号によって前記第3の端子と前記第4の端子間の導通状態非導通状態を切り替えるスイッチ部と、電源線と、電源基準線と、を有する画素を含み、前記第3の端子と前記第4の端子間の導通状態が選択されたとき、前記第1の端子と前記第2の端子間を流れる電流が発光素子の陽極と陰極間に流れるように、前記電源線と前記電源基準線の間に、前記電流源回路、前記スイッチ部及び前記発光素子が接続されていることを含む。また、この発明に依る表示装置は、画素を含み、第1の電流を第1のトランジスタのドレイン電流とする手段と、前記第1のトランジスタのゲート電圧を保持する手段と、前記ゲート電圧を前記第1のトランジスタと極性が等しい第2のトランジスタのゲート電圧とする手段と、デジタルの映像信号によって、前記第2のトランジスタのドレイン電流を発光素子に流す手段と、を有することから成る。前記表示装置に於いて、前記第1のトランジスタのゲート長とゲート幅の比は、前記第2のトランジスタのゲート長とゲート幅の比と異なることと共に、前記第1のトランジスタのゲート電極とドレイン端子を電気的に接続する手段を有することを含む。また、前記表示装置は、前記デジタルの映像信号とは別の信号によって、前記第2のトランジスタのドレイン電流を前記発光素子に流さないようにする手段を有することを含む。この発明に依る表示装置は、画素を含み、第1の電流をトランジスタに入力して前記トランジスタのドレイン電流とする手段と、前記トランジスタのゲート電圧を保持する手段と、デジタルの映像信号によって前記トランジスタのソースドレイン端子間に電圧を印加して、保持された前記ゲート電圧によって定まる前記トランジスタのドレイン電流を発光素子に流す手段と、を有することから成る。前記表示装置は、更に、前記トランジスタのゲート電極とドレイン端子を電気的に接続する手段を有することを含むと共に、前記デジタルの映像信号とは別の信号によって、前記トランジスタのドレイン電流を前記発光素子に流さないようにする手段を有することを含む。前記表示装置に於いて、前記第1の電流は、前記デジタルの映像信号によって変化しないことを含む。前記表示装置に於いて、前記画素は、当該画素への前記デジタルの映像信号の入力を選択する手段と、前記デジタルの映像信号を保持する手段と、を有することを含む。また、前記表示装置は、前記画素を複数有し、前記第1の電流の電流値は、複数の前記画素の少なくとも一部において同じであることを含む。更に、この発明の表示装置は、前記画素に一定の電流を入力する駆動回路を有することを含む。この発明に依る表示装置の駆動方法は、画素において、入力された第1の電流を電圧に変換し、変換された前記電圧を保持する第1の動作と、入力されたデジタルの映像信号によって、保持された前記電圧を第2の電流に変換し、前記第2の電流を発光素子に流す第2の動作と、を行うことを含む。前記駆動方法に於いて、前記第2の動作は、前記画素への前記デジタルの映像信号の入力を選択し、入力された前記デジタルの映像信号を保持する動作を含み、前記第1の動作と前記第2の動作とは独立に行われることを含む。前記駆動方法に於いて、1フレーム期間における前記発光素子に前記第2の電流が流れる期間の割合を変化させることによって、階調を表現することを含む。また、前記駆動方法は、1フレーム期間を複数のサブフレーム期間に分割し、前記複数のサブフレーム期間のそれぞれにおいて、前記第2の動作を行い、階調を表現することを含み、前記複数のサブフレーム期間の少なくとも1つにおいて、前記デジタルの映像信号とは別の信号によって前記第2の電流を前記発光素子に流さないようにする、非表示期間を設けることを含み、前記非表示期間において前記第1の動作を行うことを含む。次に、上記に開示した本発明に依る表示装置及びその駆動装置を図1を用いて説明する。図1は、本発明の表示装置の画素の構成を示す模式図である。本発明の表示装置の各画素は電流源回路とスイッチ部と発光素子とを有する。発光素子と電流源回路とスイッチ部とは、電源基準線と電源線の間に直列に接続されている。なお、電流源回路とは、定められた一定電流を流す回路であるとする。また、発光素子は電流や電圧などによって状態を制御する素子であれば何でもよい。例としてはEL素子特に、有機材料を用いたものをOLEDなどと呼ぶやFEFieldEmission素子などが挙げられる。これら以外にも、電流や電圧などによって状態を制御する素子であれば本発明に適用することが可能である。OLEDは、陽極と陰極と、その間に挟まれた有機化合物層などを有する構成である。陽極と陰極がそれぞれ第1の電極及び第2の電極に対応し、これらの電極間に電圧を印加することによってOLEDは発光する。有機化合物層は、通常積層構造である。代表的には、正孔輸送層/発光層/電子輸送層という積層構造が挙げられる。その他にも、陽極上に正孔注入層/正孔輸送層/発光層/電子輸送層、又は正孔注入層/正孔輸送層/発光層/電子輸送層/電子注入層の順に積層する構造でも良い。発光層に対して蛍光性色素等をドーピングしても良い。陰極と陽極の間に設けられる全ての層を総称して有機化合物層と呼ぶ。よって上述した正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等は、全て有機化合物層に含まれる。上記構造でなる有機化合物層に、一対の電極陽極及び陰極から所定の電圧をかけると、発光層においてキャリアの再結合が起こって発光する。なお、OLEDは、一重項励起子からの発光蛍光を利用するものでも、三重項励起子からの発光燐光を利用するものでも、どちらでも良い。図1では、電源基準線と電源線との間に、発光素子、スイッチ、電流源回路の順に直列に接続された構成を代表で示す。本発明はこれに限定されず、例えば、発光素子、電流源回路、スイッチ部の順に電源基準線と電源線との間に直列に接続された構成であってもかまわない。つまり、発光素子、電流源回路、スイッチ部は、電源基準線と電源線との間に直列にどのような順序で接続されていてもよい。更に、スイッチ部は複数設けられていても良い。例えば、電源基準線と電源線との間に、発光素子と、第1のスイッチ部と第2のスイッチ部と電流源回路とが直列に接続された構成とすることができる。また、スイッチ部は、電流源回路とその一部を共有した構成であっても良い。つまり、電流源回路を構成する素子の一部をスイッチ部として利用する構成であっても良い。デジタルの映像信号を用いることによって、スイッチ部のオンオフ導通非導通を切り替える。また、電流源回路を流れる一定電流の大きさは、画素外部より入力される制御信号によって定められる。スイッチ部がオン状態の場合は、発光素子には、電流源回路によって定まる一定電流が流れ発光する。スイッチ部がオフ状態の場合、発光素子には電流が流れず発光しない。このように、スイッチ部のオンオフを映像信号によって制御し階調を表現する。複数のスイッチ部を設けた場合、それら複数のスイッチ部それぞれのオンオフを切り替える信号は、映像信号であっても、その他の任意の信号であっても、また、映像信号とその他の任意の信号の両方であっても良い。ただし、複数のスイッチ部のうち少なくとも1つのスイッチ部は、映像信号によってオンオフが切り替えられる必要がある。例えば、電源基準線と電源線との間に、発光素子と、第1のスイッチ部と第2のスイッチ部と電流源回路とが直列に接続された構成の場合、第1のスイッチ部は、映像信号によってオンオフを切り替え、第2のスイッチ部は、映像信号とは異なる信号によってオンオフを切り替えられる構成とすることができる。又は、第1のスイッチ部、第2のスイッチ部が共に、映像信号によってオンオフが切り替えられるような構成とすることもできる。本発明の表示装置では、スイッチ部を駆動する映像信号とは別に、電流源回路を流れる一定電流を定めるための制御信号を入力する。制御信号としては、電圧信号でも電流信号でもどちらでもよい。また、電流源回路に制御信号を入力するタイミングは、任意に定めることができる。電流源回路への制御信号の入力は、スイッチ部への映像信号の入力に同期させて行っても良いし非同期で行っても良い。本発明の表示装置では、画像表示を行う際に発光素子に流れる電流は一定に保たれるため、発光素子を劣化等による電流特性の変化によらず一定の輝度で発光させることが可能である。本発明の表示装置では、各画素に配置した電流源回路を流れる電流の大きさは、映像信号とは別の信号によって制御され、常に一定である。また、デジタルの映像信号を用いてスイッチ部を駆動し、発光素子に一定電流を流すか流さないかを選択して、発光状態非発光状態を切り替え、デジタル方式で階調を表現する点に特徴を有する。本発明の表示装置の画素構成では、映像信号により発光状態が選択されなかった画素においては、スイッチ部によって発光素子に入力される電流は完全に遮断されるので、正確な階調表現が可能である。つまり、黒を表示させたいのに、少し発光してしまうということを避けることができる。そのため、コントラスト低下を抑制することができる。また、デジタルの映像信号でスイッチ部のオンオフ状態を選択することによって、各画素の発光状態又は非発光状態を選択するため、画素への映像信号の書き込みを速くすることができる。従来の電流書き込み型アナログ方式の画素構成では、画素に入力する電流を輝度に応じて小さくする必要があり、ノイズの影響が大きいという問題があった。一方、本発明の表示装置の画素構成では、電流源回路を流れる一定電流の電流値をある程度大きく設定すれば、ノイズの影響を低減することができる。また、従来の電流書き込み型アナログ方式の画素の場合、映像信号が電流であった。そのため、映像情報を書き換えるためには、必ず、その輝度に合わせた電流値で、画素が保持していた映像情報を書き換える必要があった。その場合、1フレーム期間は1/60秒なので、その時間内で毎フレームごとに、全画素の映像情報を書き換える必要があった。そのため、表示装置の仕様例えば、画素数などが決まれば、1画素当たりに決まった時間内に、映像情報を書き換えなければならなかった。よって、特に信号電流の値が小さいとき、配線の負荷交差容量や配線抵抗などの影響により、決まった時間内に正確に映像情報を書き換えることが困難になってくる。しかし、本発明では、映像信号とは別に制御信号を入力して、画素の電流源回路を流れる電流値を定める。そして、制御信号を入力するタイミングや、入力する期間や、入力する周期は、任意である。よって、従来の場合のような状態になることを避けることが出来る。更に、従来の電流書き込み型アナログ方式の表示装置では、各画素に配置された電流源回路に映像信号に対応したアナログの信号電流を入力するための駆動回路を必要とした。この駆動回路は、各画素に対して正確にアナログの信号電流を出力することが望まれるため、ICチップで作製する必要があった。そのため、コストが高く、小型化が難しいといった問題があった。一方、本発明の表示装置では、各画素に配置した電流源回路を流れる電流の値を映像信号にあわせて変化させるための駆動回路を必要としない。つまり、ICチップで作製された外付けの駆動回路が必要ない構成であるため、低コスト及び小型化を実現することができる。こうして、発光素子を劣化等による電流特性の変化によらず一定の輝度で発光させることが可能で、且つ、各画素への信号の書き込み速度が速く、正確な階調が表現可能で、また、低コストで、小型化可能な表示装置及びその駆動方法を提供することができる。本発明の表示装置の各画素は、電流源回路とスイッチ部と発光素子とを有する。発光素子と電流源回路とスイッチ部とは、電源基準線と電源線の間に直列に接続されている。デジタルの映像信号を用いることによって、スイッチ部のオンオフを切り替える。また、電流源回路を流れる一定電流の大きさは、画素外部より入力される制御信号によって定められる。スイッチ部がオン状態の場合は、発光素子には、電流源回路によって定まる一定電流が流れ発光する。スイッチ部がオフ状態の場合、発光素子には、電流が流れず発光しない。このように、スイッチ部のオンオフを映像信号によって制御し階調を表現することができる。こうして、発光素子の劣化等によって電流特性が変化しても、一定の輝度で表現することが可能となり、信号の書き込みが速く、正確に階調を表現することが可能で、且つ、低コストで、小型化可能な表示装置を提供することができる。図3Aに、本発明の表示装置の画素の構成の模式図を示す。図3Aにおいて、各画素100は、走査線G、映像信号入力線S、電源線W、スイッチ部101、電流源回路102及び発光素子106によって構成される。各画素100において、スイッチ部101は端子C及び端子Dを有する。発光素子106の画素電極106aは、スイッチ部の端子Dと接続される。スイッチ部の端子Cは、電流源回路102の端子Bと接続される。電流源回路102の端子Aは電源線Wと接続されている。電流源回路102は、円の中に矢印を配置した記号によって模式的に示す。電流源回路102はこの記号の矢印の方向、つまり端子Aから端子Bの方向に、正の一定電流を流す回路であるとする。端子A又は端子Bの一方を電流源回路102の入力端子、他方を電流源回路102の出力端子と呼ぶ。発光状態を選択する信号が映像信号入力線Sより入力された画素100では、スイッチ部101の端子Cと端子D間が導通状態となる。こうして、スイッチ部101の端子Cと端子D間及び電流源回路102の端子Aと端子B間を介して、発光素子106の画素電極106aと電源線Wが接続される。スイッチ部101は、走査線Gより入力される信号によって映像信号入力線S上の映像信号の画素への入力を切り替える第1のスイッチと、画素に入力された映像信号によってオンオフが切り替えられる第2のスイッチとを有する。第2のスイッチのオンオフを切り替えることによって、スイッチ部の端子Cと端子Dの間の導通及び非導通状態が切り替えられる。端子C又は端子Dの一方をスイッチ部101の入力端子、他方をスイッチ部101の出力端子と呼ぶ。発光素子106は、画素電極106aから対向電極106bへ、又はその逆の方向に電流を流し、その電流に応じて輝度が変化する素子を示す。図3Aでは、電流源回路102の端子Aが電源線Wに接続され、端子Bがスイッチ部101の端子Cと端子D間を介して、発光素子106の画素電極106aに接続されているので、発光素子106の画素電極106aは陽極となり、対向電極は106bは陰極となる。このとき、発光素子106の対向電極106bに与えられている電位Vcomは、電源線Wの電位より低く設定されている。電位Vcomは、電源基準線図示せずによって与えられている。一方、電流源回路102の端子Aが、スイッチ部101の端子Cに接続され、端子Bが電源線Wに接続される構造としてもよい。このとき、発光素子106の画素電極106aは陰極となり、対向電極は106bは陽極となる。発光素子106の対向電極106bに与えられている電位Vcomは、電源線Wの電位より高く設定されている。また、電流源回路102とスイッチ部101と発光素子106の接続順序は任意でよいため、例えば、電流源回路102は、スイッチ部101と発光素子106の間に配置されていても良い。つまり、電流源回路102の端子Bが発光素子106の画素電極106aと接続され、電流源回路102の端子Aがスイッチ部101の端子Dと接続され、スイッチ部101の端子Cが電源線Wに接続された構造であっても良い。更に、電流源回路102の端子Aと端子Bとが反転した構造であっても良い。つまり、電流源回路102の端子Aが発光素子106の画素電極106aと接続され、電流源回路102の端子Bがスイッチ部101の端子Dと接続され、スイッチ部101の端子Cが電源線Wと接続された構成であってもよい。この場合、発光素子106の画素電極106aは陰極となり、対向電極は106bは陽極となる。このとき、発光素子106の対向電極106bに与えられている電位Vcomは、電源線Wの電位より高く設定されている。スイッチ部101において、端子Cと端子Dの間が導通状態となった画素100では、電流源回路102によって定まる一定電流が発光素子106に入力され、発光素子106は発光する。電流源回路102の基本構造の例を図3B及び図3Cに示す。各画素の電流源回路を流れる一定電流が、電流信号によって定められる電流源回路の例を挙げる。このような構成の電流源回路を、電流制御型電流源回路と呼ぶ。図3B及び図3C中の端子A及び端子Bは、図3A中、端子A及び端子Bに対応する。図3B及び図3Cにおいて、電流源回路102はトランジスタ電流源トランジスタ112と容量素子電流源容量111とを有する。飽和領域で動作する電流源トランジスタ112のドレイン電流が、画素の外部より入力された一定電流以下、基準電流と表記するに対応する一定電流以下、画素基準電流と表記するとなる。つまり、画素の外部より一定電流基準電流が入力される。このときのゲート電圧Vgs以下、画素対応基準電圧と表記するが、電流源容量111によって保持されると、電流源トランジスタ112が飽和領域で動作する場合には、基準電流に対応した一定電流画素基準電流がドレイン電流として電流源トランジスタ112及び発光素子106に流れる。こうして、外部の電流源より基準電流が入力されなくなった後も、電流源トランジスタ112はソースドレイン間に電圧が印加されると、電流源容量111に保持された画素対応基準電圧に応じて画素基準電流を流す。なお、電流源容量111は、他のトランジスタのゲート容量などを利用することにより省略することも可能である。各画素に配置された電流源容量111において、電流源トランジスタ112が画素基準電流を流すのに必要なゲート電圧を取得し保持する動作を、画素の設定動作と呼ぶ。なお、本発明におけるトランジスタとしては、薄膜トランジスタTFTでも、単結晶トランジスタ等のトランジスタでもどちらでも良い。また、有機物を利用したトランジスタでもよい。例えば、単結晶トランジスタとしては、SOI技術を用いて形成されたトランジスタとすることができる。薄膜トランジスタとしては、活性層として多結晶半導体を用いたものでも、非晶質半導体を用いたものでもよい。例えば、ポリシリコンを用いたTFTや、アモルファスシリコンを用いたTFTとすることができる。電流源回路102において、電流源トランジスタ112にドレイン電流が流れる場合、電流源容量111の一方の電極は電流源トランジスタ112のゲート電極と接続され、他方図中、端子A’で示すは一定電位が与えられる。電流源容量111に保持された電荷によって、電流源トランジスタ112のゲート電極の電位ゲート電位が保存される。ここで、端子A’の電位と電流源トランジスタ112のソース端子の電位とは、同じであっても良いし異なっていても良いが、電流源トランジスタに画素基準電流が流れる際はいつも、それぞれの端子の間の電位差は、同じとする。こうして、電流源トランジスタ112に画素基準電流が流れる際のゲート電圧Vgs画素対応基準電圧は保持される。飽和領域で動作するトランジスタでは、ゲート電圧Vgsに応じてドレイン電流も変化する。従って、ソース端子の電位が変化しても、ゲート電圧Vgsは一定であるように、端子A’はソース端子に接続されていることが望ましい。なお、図3Bと図3Cでは、電流源トランジスタ112の極性が異なる。図3Bでは、電流源トランジスタ112は、pチャネル型であり、図3Cではnチャネル型である。図3Aのように接続されている場合には、電流源トランジスタ112がpチャネル型の場合、電流源トランジスタ112はソース端子からドレイン端子に電流を流す。また、電流源トランジスタ112がnチャネル型の場合、電流源トランジスタ112のドレイン端子からソース端子に電流を流す。よって、電流源トランジスタ112がpチャネル型の場合、電流源トランジスタ112のソース端子は端子Aに接続され、ドレイン端子は端子Bに接続される。一方、電流源トランジスタ112がnチャネル型の場合、電流源トランジスタ112のドレイン端子は端子Aに接続され、ソース端子は端子Bに接続される。画素基準電流を、画素外部より入力される電流信号基準電流によって制御する手段としては、大きく分けて2つの方法がある。1つは、カレントミラー方式と名付けた方式である。カレントミラー回路は、ゲート電極が電気的に接続された1対のトランジスタを有し、一方のトランジスタのゲート電極とドレイン端子が電気的に接続された構成を有する。カレントミラー方式では、カレントミラー回路を構成する1対のトランジスタのうち、一方のトランジスタを電流源トランジスタ112とし、他方のトランジスタをカレントトランジスタとする。カレントトランジスタのドレイン端子とゲート電極を電気的に接続して、そのソースドレイン間に基準電流を入力する手法である。もう1つは、同一トランジスタ方式と名づけた方式である。同一トランジスタ方式は、ドレイン端子とゲート電極が電気的に接続された電流源トランジスタ112のソースドレイン間に、基準電流を直接入力する手法である。なお、同一トランジスタ方式の変形として、マルチゲート方式と呼ぶものもある。カレントミラー方式を用いる電流源回路を、カレントミラー方式の電流源回路と呼び、同一トランジスタ方式を用いる電流源回路を、同一トランジスタ方式の電流源回路と呼び、マルチゲート方式を用いる電流回路をマルチゲート方式の電流源回路と呼ぶ。電流源回路102は、一旦、基準電流を入力し画素対応基準電圧を電流源容量111に保持する、画素の設定動作を行った後は、電流源容量111に保持された電荷が放電しない限り、再び基準電流を入力する動作を必要としない。電流源容量111に保持された電荷は、実際には、漏れ電流の影響や様々なノイズによって時間が経過すると変化してしまう。そこで、定期的に、画素の設定動作を繰り返す必要がある。しかし、一旦、画素の設定動作を行った後に、定期的に行う画素の設定動作では、漏れ電流によって電流源容量111に保持された電荷が変化した分のみ、電荷を保持し直せばよい。そのため、はじめの画素の設定動作と比較して、その後定期的に行う画素の設定動作に要する時間は短くてすむ。実施の形態1本発明の表示装置の画素構成の一例を示す。各画素に配置した電流源回路の構成例を図4に示す。なお、図4において、図3と同じ部分は同じ符号を用いて示す。図4ではカレントミラー方式の電流源回路の例を示す。電流源回路102は、電流源容量111、電流源トランジスタ112、カレントトランジスタ1405、電流入力トランジスタ1403、電流保持トランジスタ1404、電流線CL、信号線GN、信号線GHとによって構成される。電流源トランジスタ112とカレントトランジスタ1405は一対でカレントミラー回路を構成するので、極性は等しくなくてはならない。また、同一画素内のこれら2つのトランジスタの電流特性は等しいことが望まれる。ここで本実施の形態1では、簡単のため、電流源トランジスタ112とカレントトランジスタ1405の電流特性は等しいとする。図4において、電流源トランジスタ112及びカレントトランジスタ1405を、pチャネル型とした例を示す。なお、電流源トランジスタ112及びカレントトランジスタ1405をnチャネル型とする場合も、図3Cに示した構造に従って、容易に応用することができる。その場合の例を図23に示す。図23において図4と同じ部分は同じ符号を用いて示す。図23において、追加トランジスタ1801及び1803は、画素の設定動作の際に電流源トランジスタ112に電流が流れるのを防ぐために設けられる。つまり、画素の設定動作時には、追加トランジスタ1801及び1803は非導通状態である。一方、画像表示を行う際は導通状態となる。また、追加トランジスタ1802は、画像表示を行う際にカレントトランジスタ1405に電流が流れるのを防ぐために設けられる。つまり、画素の設定動作時には、追加トランジスタ1802は導通状態である。一方、画像表示を行う際は非導通状態となる。以下、図4を例に説明する。電流入力トランジスタ1403、電流保持トランジスタ1404はnチャネル型とするが、単なるスイッチとして動作するためpチャネル型としてもかまわない。電流源トランジスタ112のゲート電極とカレントトランジスタ1405のゲート電極及び、電流源容量111の一方の電極は接続されている。また、電流源容量111の他方の電極は、電流源トランジスタ112のソース端子及びカレントトランジスタ1405のソース端子と接続され、電流源回路102の端子Aに接続されている。カレントトランジスタ1405のゲート電極とドレイン端子は、電流保持トランジスタ1404のソースドレイン端子間を介して、接続されている。電流保持トランジスタ1404のゲート電極は、信号線GHに接続されている。カレントトランジスタ1405のドレイン端子と電流線CLは、電流入力トランジスタ1403のソースドレイン端子間を介して接続されている。電流入力トランジスタ1403のゲート電極は信号線GNに接続されている。また、電流源トランジスタ112のドレイン端子は端子Bに接続されている。なお上記構成において、電流入力トランジスタ1403を、カレントトランジスタ1405と端子Aの間に配置しても良い。つまり、カレントトランジスタ1405のソース端子が電流入力トランジスタ1403のソースドレイン端子間を介して端子Aに接続され、カレントトランジスタ1405のドレイン端子が電流線CLに接続された構成であってもよい。また、上記構成において、カレントトランジスタ1405及び電流源トランジスタ112のゲート電極は、電流入力トランジスタ1403のソースドレイン端子間を介さず、電流線CLに接続されていても良い。つまり、電流保持トランジスタ1404のソース端子及びドレイン端子の、カレントトランジスタ1405及び電流源トランジスタ112のゲート電極と接続されていない側が、電流線CLに直接接続されている構成でも良い。その場合、電流線CLの電位を調整することにより、電流保持トランジスタ1404のソースドレイン間電圧を小さくすることができる。その結果、電流保持トランジスタ1404が非導通状態のときに、電流保持トランジスタ1404のもれ電流を小さくすることができる。これに限定されず、電流保持トランジスタ1404は、導通状態となった際に、カレントトランジスタ1405のゲート電極の電位を電流線CLの電位と等しくするように接続されていれば良い。つまり、画素の設定動作時には図61aのようになり、発光時には図61bのようになっていればよい。つまり、そのように、配線やスイッチが接続されていればよい。従って図67のようになっていてもよい。なお、図67において、図4と同じ部分は同じ符号を用いて示し、説明は省略する。次に、図3Aにおけるスイッチ部の構成例を、図13に示す。なお、図13において、図3と同じ部分は同じ符号を用いて示す。図13において、スイッチ部101は3つのトランジスタ選択トランジスタ301、駆動トランジスタ302、消去トランジスタ304と、1つの容量素子保持容量303によって構成される。保持容量303は、トランジスタのゲート容量などを利用することにより省略することも可能である。図13では、駆動トランジスタ302をpチャネル型とし、選択トランジスタ301及び消去トランジスタ304をnチャネル型とするが、この構成に限定されない。単なるスイッチとして動作するので、選択トランジスタ301、駆動トランジスタ302、消去トランジスタ304は、それぞれnチャネル型でもpチャネル型でもどちらでもかまわない。なお、駆動トランジスタ302は、飽和領域で動作させてもよい。駆動トランジスタ302を飽和領域で動作させることによって、駆動トランジスタ302と直列に接続された電流源回路の電流源トランジスタ112の飽和領域特性を補うことが可能である。飽和領域特性とは、ソースドレイン間電圧に対してドレイン電流が一定に保たれる特性を示すものである。また、飽和領域特性を補うとは、飽和領域で動作する電流源トランジスタ112においても、ソースドレイン間電圧が増加するに従ってドレイン電流が増加するのを抑制することを意味する。なお、上記効果を得るためには、駆動トランジスタ302と電流源トランジスタ112は同極性でなくてはならない。上記の飽和領域特性を補う効果について以下に説明する。例えば、電流源トランジスタ112のソースドレイン間電圧が増加する場合に注目する。電流源トランジスタ112と駆動トランジスタ302は直列に接続されている。よって、電流源トランジスタ112のソースドレイン間電圧の変化によって、駆動トランジスタ302のソース端子の電位が変化する。こうして駆動トランジスタ302のソースゲート間電圧の絶対値は小さくなると、駆動トランジスタ302のI-V曲線が変化する。この変化の方向はドレイン電流が減少する方向である。こうして、駆動トランジスタ302に直列に接続された電流源トランジスタ112のドレイン電流は減少する。同様に、電流源トランジスタ112のソースドレイン間電圧が減少すると、電流源トランジスタ112のドレイン電流は増加する。このようにして、電流源トランジスタ112を流れる電流を一定に保つような効果が得られる。図13のスイッチ部の構成について以下に詳細に説明する。選択トランジスタ301のゲート電極は、走査線Gに接続されている。選択トランジスタ301のソース端子とドレイン端子は、一方は映像信号入力線Sに接続され、他方は、駆動トランジスタ302のゲート電極に接続されている。駆動トランジスタ302のソース端子とドレイン端子は、一方は端子Dに接続され、他方は端子Cに接続される。保持容量303の一方の電極は駆動トランジスタ302のゲート電極に接続され、他方の電極は配線Wcoに接続されている。消去トランジスタ304のソース端子とドレイン端子は、一方は駆動トランジスタ302のゲート電極と接続され、他方は、配線Wcoに接続されている。消去トランジスタ304のゲート電極は消去用信号線RGに接続されている。なお、消去トランジスタ304のソース端子及びドレイン端子は、上記接続構造に限定されない。消去トランジスタ304を導通状態とすることによって、保持容量303に保持された電荷が放出されるように様々な接続構造とすることが可能である。つまり、消去トランジスタ304を導通又は非導通させることによって、駆動トランジスタ302が非導通となるような接続構造とすればよい。次いで、図13に示したスイッチ部と、消去トランジスタ304の配置の仕方が異なる構成について説明する。図43Aにスイッチ部の一例を示す。図13と同じ部分は同じ符号を用いて示し説明は省略する。図43Aでは、消去トランジスタ304を発光素子に入力される電流の経路上に直列に配置し、消去トランジスタ304を非導通状態とすることによって、強制的に発光素子に電流が流れないようにする。この条件を満たせば、消去トランジスタ304はどこに配置してもよい。消去トランジスタ304を非導通状態とすることによって、画素を一律に非発光の状態とすることができる。図43Bに、スイッチ部101の別の構成を示す。図43Bでは、消去トランジスタ304のソースドレイン端子間を介して駆動トランジスタ302のゲート電極に所定の電圧を印加し、駆動トランジスタ302を非導通状態とする手法である。図13と同じ部分は同じ符号を用いて示し説明は省略する。この例では、消去トランジスタ304のソース端子又はドレイン端子の一方は、駆動トランジスタ302のゲート電極に接続され、他方は配線Wrに接続される。配線Wrの電位を適当に定める。こうして、配線Wrの電位が消去トランジスタ304を介して駆動トランジスタ302のゲート電極に入力された際に、駆動トランジスタ302が非導通状態となるようにする。また、図43Bに示す構成において、消去トランジスタ304の代わりにダイオードを用いても良い。この構成を図43Cに示す。配線Wrの電位を変化させ、ダイオード3040の2つの電極のうち、駆動トランジスタ302のゲート電極に接続されていない側の電極の電位を変化させる。これによって、駆動トランジスタ302のゲート電圧を変化させ、駆動トランジスタ302を非導通状態とすることができる。なお、ダイオード3040はダイオード接続ゲート電極とドレイン端子を電気的に接続したトランジスタを用いてもよい。この際、トランジスタとしてはnチャネル型でもpチャネル型でもよい。なお、配線Wrの代わりに走査線Gを用いてもよい。図43Dに、図43Bにおいて配線Wrの代わりに走査線Gを用いた構成を示す。この場合、走査線Gの電位を考慮して、選択トランジスタ301の極性に注意する必要がある。上述した構成の電流源回路及びスイッチ部を有する画素について、以下に説明する。図4に示す構成の電流源回路102と、図13に示す構成のスイッチ部101を有する画素100が、x列y行のマトリクス状に配置した画素領域の一部の回路図を図5に示す。図5において、第iiは自然数行jjは自然数列、第i1行j列、第i行j1列、第i1行j1列の4画素のみを代表的に示す。図4及び図13と同じ部分は同じ符号を用いて示し説明は省略する。なお、第i行、第i1行それぞれの画素行に対応する、走査線GをGi、Gi1、消去用信号線をRGi、RGi1、信号線GNをGNi、GNi1、信号線GHをGHi、GHi1と表記する。また、第j列、第j1列それぞれの画素列に対応する、映像信号入力線SをSj、Sj1、電源線WをWj、Wj1、電流線CLをCLj、CLj1、配線WCOをWCOj、WCOj1と表記する。電流線CLj、CLj1には、画素領域外部より基準電流が入力される。図5では、発光素子の画素電極を陽極とし、対向電極を陰極とした構成について示した。つまり、電流源回路の端子Aが電源線Wに接続され、端子Bがスイッチ部101の端子Cに接続された構成を示した。しかし、発光素子106の画素電極を陰極とし、対向電極を陽極とした構成の表示装置にも、本実施の形態1の構成を容易に応用することもできる。以下に図5に示した構成の画素において、発光素子106の画素電極を陰極とし、対向電極を陽極に変えた例を図26に示す。このように、トランジスタの極性を変えるだけで容易に対応できる。図26において、図5と同じ部分は同じ符号を用いて示し、説明は省略する。図5では電流源トランジスタ112及びカレントトランジスタ1405はpチャネル型とした。一方図26では、電流源トランジスタ112及びカレントトランジスタ1405をnチャネル型とする。こうして、流れる電流の方向を逆の方向にすることができる。このとき、図26における端子Aはスイッチ部の端子Cと接続され、端子Bは電源線Wと接続される。また図5及び図26において、駆動トランジスタ302は、単なるスイッチとして機能するので、nチャネル型でもpチャネル型でもどちらでも良い。ただし、駆動トランジスタ302は、そのソース端子の電位が固定された状態で動作するのが好ましい。そのため、図5に示すような発光素子106の画素電極を陽極とし、対向電極を陰極とした構成では、駆動トランジスタ302はpチャネル型のほうが好ましい。一方、図26に示すような、発光素子106の画素電極を陰極とし、対向電極を陽極とした構成では、駆動トランジスタ302はnチャネル型のほうが好ましい。なお、図5において、各画素の配線WCOと電源線Wとは、同じ電位に保たれていてもよいため、共用することができる。また、異なる画素間の配線WCO同士、電源線W同士、配線WCOと電源線Wも共用することができる。GNiとGHiも共用できる。更に、配線WCOや配線Wjのかわりに他の画素行の走査線を使用してもよい。これは、映像信号の書き込みを行っていない間、走査線の電位が一定の電位に保たれることを利用している。例えば電源線のかわりに、1つ前の画素行の走査線Gi-1を用いてもいい。ただしこの場合、走査線Gの電位を考慮して、選択トランジスタ301の極性に注意する必要がある。図5では図示しないが、走査線Gに信号を入力する駆動回路以下、走査線駆動回路と表記するや、消去用信号線RGに信号を入力する駆動回路以下、消去用信号線駆動回路と表記する及び映像信号入力線Sに信号を入力する駆動回路以下、信号線駆動回路と表記するは、公知の構成の電圧信号出力型の駆動回路を自由に用いることができる。また、その他の信号線に信号を入力する駆動回路も、公知の構成の電圧信号出力型の駆動回路を自由に用いることができる。電流線CLj、CLj1に流れる基準電流を定めるために基準電流出力回路の外部に設けられた電流源回路以下、参照電流源回路と表記するを模式的に404で示す。1つの参照電流源回路404からの出力電流を用いて、複数の電流線CLに流れる基準電流を定めることができる。こうして、各電流線を流れる電流のばらつきを抑え、全ての電流線を流れる電流を正確に基準電流に定めることができる。なお本実施の形態1では、全ての電流線CL1~CLxに流れる基準電流を定める参照電流源回路404を共有した例について示す。参照電流源回路404によって定められる電流を用いて、各電流線CL1~CLxに基準電流を出力するための回路を、基準電流出力回路と呼び図5中405で示す。基準電流出力回路405の構成を図8に示す。基準電流出力回路405は、シフトレジスタ等のパルス出力回路711を有する。パルス出力回路711からのサンプリングパルスが入力されるサンプリングパルス線710_1~710_xが、各電流線CL1~CLxに対応して設けられている。ある1本の電流線CLjに対応する構成を代表的に説明する。サンプリングパルス線710_jの信号が入力される電流入力スイッチ701_j及び電流源回路700_jと、サンプリングパルス線710_jの信号がインバータ703_jを介して入力される電流出力スイッチ702_jとが設けられている。電流源回路700_jは、電流入力スイッチ701_jを介して参照電流源回路404と接続され、電流出力スイッチ702_jを介して電流線CLjと接続される。図8に示す基準電流出力回路405において、電流源回路700_1~700_xの構成を具体的に示した例を図9に示す。図9において、図8と同じ部分は、同じ符号を用いて示す。なお、基準電流出力回路405は、図8、図9のような回路には限定されない。電流源回路700_1~700_xはそれぞれ、電流源トランジスタ720_jと、電流源容量721_jと、電流保持スイッチ722_jとを有する。電流源トランジスタ720_jは、ゲート電極とソース端子が、電流源容量721_jを介して接続され、ゲート電極とドレイン端子が、電流入力スイッチ722_jを介して接続される。電流入力スイッチ722_jには、サンプリングパルス線710_jの信号が入力されている。電流源トランジスタ720_jのソース端子は、一定の電位に保たれ、ドレイン端子は、電流入力スイッチ701_jを介して参照電流源回路404と接続され、また、電流出力スイッチ702_jを介して電流線CLjと接続されている。なお、電流源容量721_jの電極の一方が、一定の電位に保たれ、他方が、電流入力スイッチ701_jを介して参照電流源回路404と接続され、且つ、電流出力スイッチ702_jを介して電流線CLjと接続された構成であってもよい。なお図9において電流源トランジスタ720_jは、nチャネル型でもpチャネル型でもどちらでもかまわない。ただし、電流源トランジスタ720_jは、ソース端子の電位が固定された状態で動作することが望ましい。そのため、電流源回路700_jから電流線CLjの方へ電流が流れていく場合は電流源トランジスタ720_jはpチャネル型であることが望ましく、電流線CLjから電流源回路700_jの方へ電流が流れていく場合は電流源トランジスタ720_jはnチャネル型が望ましい。どちらの極性であっても、ゲートソース間に電流源容量721_jが接続されていることが望ましい。図9に示した構成の基準電流出力回路405の駆動方法について、図10及び図11を用いて説明する。図10は、基準電流出力回路405の駆動方法を示すタイミングチャートである。また、図11は、基準電流出力回路405の駆動方法を模式的に示した図である。なお、図10において、期間TD1、期間TD2それぞれの際の基準電流出力回路405における各スイッチ電流入力スイッチ、電流出力スイッチ、電流保持スイッチのオンオフの状態を模式的に示した図が、図11TD1、図11TD2である。期間TD1において、パルス出力回路711よりサンプリングパルス線710_1にパルスが出力されると、電流入力スイッチ701_1及び電流保持スイッチ722_1がオンの状態となる。一方電流出力スイッチ702_1は、サンプリングパルス線710_1に出力された信号がインバータ703_1を介して入力され、オフの状態である。このとき、参照電流源回路404によって定められる基準電流が、電流入力スイッチ701_1及び電流保持スイッチ722_1を介して、電流源回路700_1の電流源容量721_1に入力される。なお、このとき他のサンプリングパルス線710_2~710_xには、パルスが出力されていない。そのため、電流入力スイッチ701_2~701_x及び電流保持スイッチ722_2~722_xは、オフの状態である。一方、電流出力スイッチ702_2~702_xは、オンの状態である。時間が経過すると、電流源回路700_1の電流源容量721_1に電荷が保持され、電流源トランジスタ720_1に、基準電流が流れる。図10において、電流源容量721_1の両電極間に保持された電荷量すなわち電圧の変化を示す。この後期間TD2が始まる。期間TD2においてパルス出力回路711の出力が変化し、サンプリングパルス線710_1にパルスが出力されなくなる。すると、電流保持スイッチ722_1及び電流入力スイッチ701_1がオフの状態となり、電流出力スイッチ702_1がオンの状態となる。こうして、電流線CL1には、電流源トランジスタ720_1のドレイン電流が流れる状態となる。ここで電流源トランジスタ720_1のドレイン電流は、電流源容量721_1に保持された電荷によって定まる。よって、電流線CL1を流れる電流が基準電流に定まる。図10において、CL1~CLxは、電流線CL1~CLxを流れる電流を示す。同時にサンプリングパルス線710_2にパルスが出力される。こうして、電流源回路700_2を流れる電流を基準電流に定める動作が開始される。同様の動作を、全てのサンプリングパルス線710_1~710_xに対応する電流源回路700_1~700_xについて行い、期間TD1~TDxが終了する。こうして、全ての電流線CL1~CLxに流れる電流が、参照電流源回路404によって決められた基準電流に定まる。ここで、基準電流出力回路405に電流を入力し、各電流線CL1~CLxに流れる電流を基準電流に定める動作を、基準電流出力回路405の設定動作と呼ぶ。図9に示した構成の基準電流出力回路405の構成では、一旦、参照電流源回路404によって、各電流源回路700_1~700_xに流れる電流を基準電流に定めた後は、電流源容量721_1~721_xに保持された電荷が放電しない限り、各電流源回路700_1~700_xを流れる電流は基準電流に保たれる。なお、図9のように電流源回路700の部分が同一トランジスタ方式の電流源回路の場合は、参照電流源回路404から入力した電流と、各電流線CLを流れる基準電流とでは、大きさが同じになる。もし、電流源回路700の部分がカレントミラー方式やマルチゲート方式の電流源の場合は、参照電流源回路404から入力した電流とCLに流れる基準電流とでは、大きさを異ならせることができる。なお図10では、電流源容量721_1~721_xに電荷が保持されていない状態から、期間TD1~TDxの動作を一回行うことで、電流源トランジスタ720_1~720_xが基準電流を流すように、所定の電荷を各電流源容量721_1~721_xに保持させる手法を示した。この手法を一括書き込み方式と呼ぶ。一方、電流源容量721_1~721_xに電荷が保持されていない状態から、期間TD1~TDxまでの動作を繰り返し、少しずつ電流源容量721_1~721_xに電荷を保持させる手法を用いることもできる。この手法では、期間TD1~TDxまでの動作を複数回繰り返した後、初めて、電流源トランジスタ720_1~720_xが基準電流を流すような、所定の電荷が各電流源容量721_1~721_xに保持される。この手法を、分割書き込み方式と呼ぶ。分割書き込み方式において、各電流源容量721_1~721_xが電荷を保持しない状態から、所定の電荷を保持するまでに、期間TD1~TDxを繰り返した回数を分割書き込み方式の分割数と呼ぶ。分割書き込み方式の場合の期間TD1~TDxにそれぞれにおける各スイッチ電流入力スイッチ701_1~701_x、電流出力スイッチ702_1~702_x、電流保持スイッチ722_1~722_xの状態は、一括書き込み方式と同様である。しかし、分割書き込み方式において期間TD1~TDxを1回行うのに要する時間は、一括書き込み方式において期間TD1~TDxを行うのに要する時間と比較して短くすることができる。なお、基準電流出力回路405の設定動作は、1フレーム期間に何回行っても良いし、数フレーム期間で1回行っても良い。また、1水平期間で何回行っても良いし、何回か水平期間を繰り返す毎に1回行っても良い。基準電流出力回路405の設定動作を繰り返す間隔は、基準電流出力回路の有する電流源容量721が電荷を保持し続ける能力に応じて、任意に選択することができる。なお、基準電流出力回路405に入力する基準電流は、図5、図8、図9、図11に示したように参照電流源回路404より入力する構成であってもよいし、参照電流源回路404は設けず、表示装置の外部より入力した一定電流を電流として入力する構成であっても良い。あるいは、図8や図9の電流源回路700に相当する電流源回路が表示装置の外部にあってもよい。また、トランジスタのばらつきが小さい場合は基準電流出力回路405における各々の電流源回路700に、必ずしも設定動作を行わなくてもよい。しかし設定動作を行う方が、より正確な電流値を出力できる。次に、図5に示した構成の画素を有する表示装置の駆動方法を説明する。ここで、実施の形態1の構成の画素では、画像表示動作スイッチ部の駆動動作と、電流源回路の設定動作画素の設定動作は、非同期で行うことができる。つまり、スイッチ部の端子Cと端子Dが導通非導通状態に関わらず、画素の設定動作を行うことができる。また、基準電流出力回路405の設定動作も、画像表示動作や画素の設定動作と同期して行うこともできるし、非同期に行うこともできる。ただし、図9に示したような基準電流出力回路405の設定動作は、画素の設定動作を行っていない期間に行うのが望ましい。なぜなら、図9のような基準電流出力回路405では、その設定動作を行っている最中には、電流線CLjに電流を出力できないからである。そこで、各電流線CLjに、電流源回路700を2個配置すれば、一方の電流源回路が電流線CLjに電流を出力する間に、他方の電流源回路に対して基準電流出力回路405の設定動作を行うことができる。そのため、基準電流出力回路405の設定動作と画素の設定動作を同時に行うことができる。あるいは、電流源回路700_jの回路として、カレントミラー回路を用いて、カレントミラー回路を構成する1対のトランジスタの一方のトランジスタが電流線CLjに電流を出力し、もう1方のトランジスタが基準電流出力回路405の設定動作を行えば、基準電流出力回路405の設定動作と画素の設定動作を同時に行うことができる。簡単のため、まず画素の設定動作と画像表示動作とを別々に説明する。画像表示動作について、図7A、図7Bのタイミングチャート及び図5の回路図を用いて説明する。走査線Giに信号が入力され、第i行の画素の選択トランジスタ301が導通状態となる。このとき、映像信号入力線S1~Sxに映像信号が入力され、第i行の各画素に映像信号が入力される。そして、映像信号によって駆動トランジスタ302が導通状態となった画素において、端子Dと端子Cが導通状態となる。駆動トランジスタ302のゲート電圧は保持容量303によって保持される。つまり、駆動トランジスタ302の導通又は非導通状態は、保持される。なおこのとき、消去トランジスタ304は非導通状態であるとする。こうして、スイッチ部101の端子Dと端子Cが導通状態となった画素においては、電流源回路102より画素基準電流が発光素子106に入力されて発光する。このように、各画素の発光状態及び非発光状態を選択し、デジタル方式によって階調を表現する。多階調化の方法としては、一定期間毎に、各画素の発光又は非発光状態が選択される期間を複数設定し、発光状態が選択された時間の累計を制御する階調方式時間階調方式や、1画素を複数のサブ画素に分割し、発光状態が選択されたサブ画素の面積の累計を制御する階調方式面積階調方式等を用いることができる。また、公知の手法を用いることができる。ここでは、多階調化の手法としては時間階調方式を用いる。ここで、消去トランジスタ304を導通状態とすることによって、保持容量303の両電極の電位を同じにし、保持容量303に保持された電荷を放電することによって、駆動トランジスタ302を一律に非導通状態とすることができる。これにより、ある行の画素に映像信号を入力している最中であっても、別の行の画素を非発光状態とすることができる。こうして、各行の画素の発光期間を任意に設定することができる。図13で示した構成のスイッチ部は、第1のスイッチとして、選択トランジスタ301、第2のスイッチとして、駆動トランジスタ302を有し、その他に消去トランジスタ304を有する構成である。消去トランジスタ304のゲート電極は、映像信号入力線S及び走査線Gとは別の配線、消去用信号線RGに接続されている。こうして、消去トランジスタ304は、選択トランジスタ301や駆動トランジスタ302に入力される信号に関わらず、消去用信号線RGに入力された信号によって、導通非導通状態が切り替えられる。こうして、第1のスイッチや第2のスイッチの状態に関わらず、スイッチ部の端子Cと端子D間を非導通状態とすることができる。以上が、基本的な画像表示動作である。次に、図7において、階調表示方法の具体例として、時分割階調方式を用い場合の駆動方法の一例を示す。1画面分の画像を表示する期間を、1フレーム期間Fと呼ぶ。1フレーム期間Fを複数のサブフレーム期間SF1~SFnnは自然数に分割する。第1のサブフレーム期間SF1において、第1行の走査線G1が選択され、走査線G1にゲート電極が接続された選択トランジスタ301は導通状態となる。ここで、映像信号入力線S1~Sxに一斉に信号が入力される。なおこのとき、消去トランジスタ304は、非導通状態である。映像信号入力線S1~Sxに入力された信号によって、第1行の各画素の駆動トランジスタ302の導通非導通状態が選択され、各画素の発光非発光状態が選択される。また、駆動トランジスタ302のゲート電圧は、保持容量303によって保持される。ここで、各画素の駆動トランジスタ302の導通非導通状態を選択するために、映像信号を入力することを、画素に映像信号を書き込むと表現することにする。導通状態を選択された駆動トランジスタ302は、映像信号入力線Sより新たな信号が駆動トランジスタ302のゲート電極に入力されるまで、又は、保持容量303の電荷が消去トランジスタ304によって放電されるまで、導通状態が保たれる。発光状態が選択された画素において、スイッチ部の端子Cと端子Dの間が導通状態となり、電流源回路102から画素基準電流が発光素子106に入力されて発光する。そして、第1行の画素の映像信号の書き込み動作が終了すると直ちに、第2行の画素に対応する走査線G2が選択され、第2行に対応する画素への映像信号の書き込み動作が開始される。画素への映像信号の書き込み動作は、第1行の画素の動作と同様である。上記動作を全ての走査線G1~Gyに対して繰り返し、全ての画素に映像信号を書き込む。全ての画素に映像信号を書き込む期間を、アドレス期間Taと表記する。第mmは、n以下の自然数のサブフレーム期間SFmに対応するアドレス期間をTamと表記する。映像信号が書き込まれた画素行は、それぞれ発光又は非発光状態が選択されている。書き込まれた映像信号に応じて、各画素行の各画素が発光又は非発光する期間を表示期間Tsと表記する。同じサブフレーム期間において、各画素行の表示期間Tsは、タイミングは異なるがその長さは全て同じである。第mmは、n以下の自然数のサブフレーム期間SFmに対応する表示期間をTsmと表記する。第1のサブフレーム期間SF1から第k-1kはnより小さな自然数のサブフレーム期間SFk-1までは、表示期間Tsはアドレス期間Taより長く設定されているとする。所定の長さの表示期間Ts1の後、第2のサブフレーム期間SF2が開始される。この後、第2のサブフレーム期間SF2から第k-1のサブフレーム期間SFk-1についても、第1のサブフレーム期間SF1と同様に、表示装置は動作する。ここで、複数の画素行に同時に映像信号の書き込みを行うことができないため、各サブフレーム期間のアドレス期間Taはそれぞれ重複しないように設定されている。一方、第kのサブフレーム期間SFkから第nのサブフレーム期間SFnは、表示期間Tsがアドレス期間Taより短く設定されているとする。以下に、第kのサブフレーム期間SFkから第nのサブフレーム期間SFnまでの表示装置の駆動方法を詳細に説明する。第kのサブフレーム期間SFkにおいて、第1行の走査線G1が選択され、走査線G1にゲート電極が接続された選択トランジスタ301は導通状態となる。ここで、映像信号入力線S1~Sxに一斉に信号が入力される。なおこのとき、消去トランジスタ304は、非導通状態である。映像信号入力線S1~Sxに入力された信号によって、第1行の各画素の駆動トランジスタ302の導通非導通状態が選択され、各画素の発光非発光状態が選択される。また、駆動トランジスタ302のゲート電圧は、保持容量303によって保持される。発光状態が選択された画素において、スイッチ部の端子Cと端子Dの間が導通状態となり、電流源回路102から画素基準電流が発光素子106に入力され、発光素子106は発光する。第1行の画素の映像信号の書き込み動作が終了すると、次に第2行の画素に対応する走査線G2が選択され、第2行に対応する画素への映像信号の書き込み動作が開始される。画素への映像信号の書き込み動作は、第1行の画素の動作と同様である。上記動作を全ての走査線G1~Gyに対して繰り返し、全ての画素に映像信号を書き込みアドレス期間Takが終了する。上記の第kのサブフレーム期間SFkのアドレス期間Takの動作方法は、第1のサブフレーム期間SF1から第k-1のサブフレーム期間SFk-1と同様である。異なるのは、アドレス期間Takが終了する前に、消去用信号線RG1などの選択が始まることである。つまり、走査線G1が選択されてから、所定の期間この期間が表示期間Tskに相当するが経過したあと、消去用信号線RG1が選択される。そして、消去用信号線RG1~RGyを順に選択し、各画素行の消去トランジスタ304を順に導通状態とし、各行の画素を順に一律に非発光状態とする。全ての画素の消去トランジスタ304を導通状態とする期間を、リセット期間Trと表記する。特に、第ppは、k以上n以下の自然数のサブフレーム期間SFpに対応するリセット期間をTrpと表記する。このように、ある行の画素に映像信号を入力している最中にも、別の行の画素を一律に非発光状態とすることができる。こうして、表示期間Tsの長さを自由に制御することができる。ここで、アドレス期間Tapの長さとリセット期間Trpの長さは同じであるとする。つまり、映像信号を書き込む際に各行を順に選択する速さと、各行の画素を順に一律に非発光状態とする際の速さとは、同じであるとする。よって、同一のサブフレーム期間において、各行の画素の表示期間Tsが始まるタイミングは異なるが、その長さはすべて同じである。各画素行の消去トランジスタ304を導通状態とすることによって、各画素行の画素を一律に非発光状態とする期間を、非表示期間Tusと表記する。同じサブフレーム期間において、各画素行の非表示期間Tusは、タイミングは異なるがその長さは全て同じである。特に、第pのサブフレーム期間SFpに対応する非表示期間をTuspと表記する。所定の長さの非表示期間Tuskの後、第k1のサブフレーム期間SFk1が開始される。第k1のサブフレーム期間SFk1から第nのサブフレーム期間SFnについて、第kのサブフレーム期間SFkと同様の動作を繰り返し、1フレーム期間F1が終了する。ここで、サブフレーム期間SF1~SFnの、アドレス期間Ta1~Tanの長さは全て同じである。以上のように表示装置を動作させ、各サブフレーム期間SF1~SFnの表示期間Ts1~Tsnの長さを適当に定めることによって、階調を表現する。次に、表示期間Ts1~Tsnの長さの設定の仕方について述べる。例えば、Ts1:Ts2::Tsn-1:Tsnを20:2-1:2-n-2:2-n-1と設定すれば2n階調を表現することができる。具体例としてn=3の場合に、3ビットの映像信号を入力し、8階調を表現する例を挙げる。1フレーム期間Fは、3つのサブフレーム期間SF1~SF3に分割される。それぞれのサブフレーム期間の表示期間の長さの比Ts1:Ts2:Ts3は、4:2:1とすることができる。ある画素において、全てのサブフレーム期間SF1~SF3で発光状態が選択された場合の輝度を100とすると、第1のサブフレーム期間SF1のみ発光状態が選択された場合は、約57の輝度が表現される。一方、第2のサブフレーム期間SF2のみ発光状態が選択された場合は、約29の輝度が表現される。なお上記の様に、1フレーム期間中に、映像信号のビット数と同じ数のサブフレーム期間を設け、階調を表現する手法に限定されない。例えば、1フレーム期間中に、映像信号のあるビットに対応する信号によって、発光状態非発光状態が選択されるサブフレーム期間を複数設けることができる。つまり、1ビットに対応する表示期間を複数のサブフレーム期間の表示期間の累計で表現する。特に、映像信号の上位ビットに対応する表示期間を、複数のサブフレーム期間がそれぞれ有する表示期間の累計で表現し、それらのサブフレーム期間を不連続に出現させることによって、擬似輪郭の発生を抑制することができる。なお、各サブフレーム期間の表示期間Tsの長さの設定の仕方は、上記に限定されず公知のあらゆる手法を用いることができる。図7では、第1のサブフレーム期間SF1から第nのサブフレーム期間SFnが順に出現する構成としたが、これに限定されない。各サブフレーム期間の出現する順は任意に定めることができる。また、時分割階調方式のみならず、面積階調方式によって、また、時分割階調方式と面積階調方式との組み合わせによって、階調を表現することもできる。本実施の形態1では、表示期間Tsをアドレス期間Taより短く設定するサブフレーム期間においてのみ、リセット期間Tr及び非表示期間Tusを設ける駆動方法を示したがこれ限定されない。表示期間Tsをアドレス期間Taより長く設定するサブフレーム期間においても、リセット期間Tr及び非表示期間Tusを設ける駆動方法とすることもできる。また、図13では、消去トランジスタ304を導通状態とすることによって保持容量303の電荷を放電する構成を示したが、これに限定されない。消去トランジスタ304を導通状態することによって保持容量303の駆動トランジスタ302のゲート電極と接続された側の電位を、上げるか又は下げるかして、駆動トランジスタ302が非導通状態となる構成であれば良い。つまり、消去トランジスタ304を介して、駆動トランジスタ302のゲート電極を、駆動トランジスタ302が非導通状態となるような電位の信号が入力される配線と接続した構成であってもよい。また、上述のような消去トランジスタ304を導通状態とすることによって、保持容量303の駆動トランジスタ302のゲート電極と接続された側の電位を変化させるタイプの構成ではなく、消去トランジスタ304を駆動トランジスタ302と直列に接続し、消去トランジスタ304を非導通状態とすることによってスイッチ部101の端子Cと端子D間を非導通状態とし、非表示期間とする構成であってもよい。その他、図43を用いて説明したスイッチ部をオフする手法を自由に用い、画素を一律に非発光の状態とするリセット期間及び非表示期間を設けることができる。なお、消去トランジスタを設けずに、画素を一律に非発光の状態とするリセット期間及び非表示期間を設ける手法を用いてもよい。その第1の手法は、保持容量の駆動トランジスタのゲート電極と接続されていない側の電極の電位を変化させることによって、駆動トランジスタを非導通状態とする手法である。この構成を図49に示す。保持容量303の駆動トランジスタ302のゲート電極と接続されていない側の電極は、配線Wcoに接続されている。配線Wcoの信号を変化させ、保持容量303の一方の電極の電位を変化させる。すると保持容量303に保持された電荷は保存されるため、保持容量303の他方の電極の電位も変化する。こうして、駆動トランジスタ302のゲート電極の電位を変化させて、駆動トランジスタ302を非導通状態とすることが出来る。第2の手法は、1本の走査線が選択される期間を前半と後半に分割する。前半ゲート選択期間前半と表記には、映像信号を入力し、後半ゲート選択期間後半と表記には、消去信号を入力することを特徴とする。ここで、消去信号とは、駆動トランジスタのゲート電極に入力された際に、駆動トランジスタを非導通状態とするような信号であるとする。こうして、書き込み期間より短い表示期間を設定することが可能となる。この手法の詳細において、表示装置全体の構成について図49Bを参照して説明する。表示装置はマトリクス状に配置された複数の画素を有する画素部901と、画素部901に信号を入力する映像信号入力線駆動回路902と、第1の走査線駆動回路903Aと、第2の走査線駆動回路903Bと、切り替え回路904Aと、切り替え回路904Bとを有する。第1の走査線駆動回路903Aは、ゲート選択期間前半に各走査線Gに信号を出力する回路である。また、第2の走査線駆動回路903Bは、ゲート選択期間後半に各走査線Gに信号を出力する回路である。切り替え回路904Aと切り替え回路904Bによって、第1の走査線駆動回路903Aと各画素の走査線Gとの接続又は、第2の走査線駆動回路903Bと各画素の走査線Gとの接続が選択される。映像信号入力線駆動回路902は、ゲート選択期間前半では映像信号を出力する。一方、ゲート選択期間後半では消去信号を出力する。次いで、上記構成の表示装置の駆動方法について図49Cを参照して説明する。なお、図7と同じ部分は同じ符号を用いて示し説明は省略する。図49Cにおいて、ゲート選択期間991は、ゲート選択期間前半991Aとゲート選択期間後半991Bに分割される。903Aにおいて、第1の走査線駆動回路によって各走査線が選択され、デジタルの映像信号が入力される。903Aの操作を行う期間は、書き込み期間Taに相当する。一方、903Bにおいて、第2の走査線駆動回路によって各走査線が選択され、消去信号が入力される。903Bの操作を行う期間は、リセット期間Trに相当する。こうして、アドレス期間Taより短い表示期間Tsを設定することができる。なお、ここではゲート選択期間後半に消去信号が入力されているが、そのかわりに次のサブフレーム期間のデジタルの映像信号を入力してもよい。第3の手法は、発光素子の対向電極の電位を変化させることによって、非表示期間を設ける手法である。つまり、表示期間は、対向電極の電位を電源線の電位との間に所定の電位を有する様に設定する。一方、非表示期間では、対向電極の電位を電源線の電位とほぼ同じ電位に設定する。そして、非表示期間に全画素にデジタルの映像信号を入力する。つまり、そのときにアドレス期間を設ける。こうして、画素に入力されたデジタルの映像信号に関わらず、画素を非発光の状態とすることができる。例えば、対向電極が全ての画素において電気的に接続されていた場合、表示期間Tsが始まるのタイミング及び終わるタイミングは、全ての画素において同じである。所定の長さの表示期間Tsの後、発光素子106の対向電極の電位を再び電源線Wの電位とほぼ同じに変化させることによって、全ての画素を一斉に非発光の状態とすることができる。こうして、非表示期間Tusを設けることができる。非表示期間Tusのタイミングは、全ての画素において同じである。なお、多階調化がそれ程要求されない場合はアドレス期間Taより短い表示期間Tsが必要ない場合、全てのサブフレーム期間において、非表示期間Tusを設けない駆動方法であってもよい。この駆動方法を用いる場合は、消去トランジスタは必要ない。また、保持容量303の代わりに、駆動トランジスタ302のゲート電極の寄生容量を積極的に利用することも可能である。同様に、電流源容量111を配置せず、電流源トランジスタ112やカレントトランジスタ1405のゲート電極の寄生容量を利用してもよい。次に画素の設定動作について以下の2つの手法を説明する。第1の手法について図6を用いて説明する。図6は、図5に示す各画素に配置された電流源回路102の設定動作画素の設定動作を示すタイミングチャートである。ここでは、表示装置の電源を入れた後の最初の画素の設定動作について説明する。なお画素の設定動作を、図8等に示す基準電流出力回路405の設定動作と同期させて行う場合の例を挙げる。ここでは、基準電流出力回路405は、図9に示した構成を用い、図10に示したタイミングチャートを参考に、分割書き込み方式を用いて動作させる場合を例に挙げる。また簡単のため、分割書き込み方式の分割数が、2の場合の例を示す。説明のため、図10に示したタイミングチャートと同じ動作をする部分は、同じ符号を用いて表し説明は省略する。図6において、第i行の画素の設定動作を行う期間をSETiで示す。SETiにおいて、第i行の1列目からx列目の画素の設定動作が行われる。第i行の1列目からx列目の画素の設定動作を、図6中、SETiの1及び2の期間に分けて説明する。始めに、SET1の期間1において、信号線GN1及び信号線GH1に入力された信号によって、図5に示す第1行の画素の電流入力トランジスタ1403及び電流保持トランジスタ1404が導通状態となる。このとき、基準電流出力回路405は、図10において期間TD1~TDxに示した動作を順に行い、各電流線CL1~CLxに流れる電流が順に定められる。この際、電流I0’が、各電流線CL1~CLxを流れるように定められるとする。なおここでは、基準電流出力回路405は、分割書き込み方式を用いて設定動作が行われるとした。そのため、期間TD1~TDxに示した動作を1回行ったのみでは、十分に設定動作が行われない。そのため、基準電流をI0とすると、電流値はI0’<I0である。次に、各電流線CL1~CLxに電流I0’が流れるようになった後の、各画素の電流源回路102の動作について説明する。例えば、第1行第j列の画素の場合、期間TDjが終了すると、電流線CLjに電流I0’が流れるように設定される。こうして、第j列の画素のカレントトランジスタ1405に電流I0’が流れる。ここで、第1行の画素のカレントトランジスタ1405のゲート電極とドレイン端子とは、導通状態となった電流保持トランジスタ1404を介して接続されている。そのため、カレントトランジスタ1405は、ゲートソース間電圧ゲート電圧と、ソースドレイン間電圧が等しい状態、つまり飽和領域で動作し、ドレイン電流を流す。第1行j列の画素のカレントトランジスタ1405を流れるドレイン電流は、電流線CLjを流れる電流I0’に定まる。こうして電流源容量111は、カレントトランジスタ1405が電流I0’を流す際のゲート電圧を保持する。期間TD1~TDxまで終了し、電流線CLに流れる電流I0’に対応した電荷を電流源容量721_xが保持し終わると、期間2に入る。期間2において、信号線GH1の信号が変化し、電流保持トランジスタ1404が非導通状態となる。これにより、第1行の画素の電流源容量111に、電荷が保持される。なお、図中TQ1で示す期間は、電流線CLxから第1行x列の画素の電流源回路102のカレントトランジスタ1405に電流I0’を入力し、電流源容量111に電荷を保持させる期間に相当する。図中にTQ1で示す期間が、カレントトランジスタ1405を流れる電流が定常状態となるために要する時間より短い場合、電流源容量111に十分に電荷が保持されない。しかし、ここでは簡単のため、TQ1が十分な長さに設定されているとする。この様にして、第1行の各画素の設定動作が行われる。ここで、各画素の電流源回路102において、カレントトランジスタ1405及び電流源トランジスタ112のゲート電極の電位が等しい。カレントトランジスタ1405及び電流源トランジスタ112のソース端子の電位が等しい。また、カレントトランジスタ1405と電流源トランジスタ112の電流特性が等しいことが望まれる。簡単のため、ここでは、カレントトランジスタ1405と電流源トランジスタ112の電流特性が等しいとする。そのため、電流源回路102の端子Aと端子Bの間に電圧が印加されると、電流源トランジスタ112には、カレントトランジスタ1405を流れる電流I0’に応じた一定電流が流れる。分割書き込み方式の基準電流出力回路405を用いる表示装置では、表示装置の電源を入れた後の初めのSET1における電流線CL1~CLxを流れる電流I0’は基準電流に満たない値である。そのため、このSET1期間における画素の設定動作は十分に行われない。つまり、表示装置の電源を入れた直後の第1行の画素の設定動作では、第1行の画素がそれぞれ有する電流源回路102の電流源容量111には、基準電流に対応する電圧画素対応基準電圧を保持することができない。次に、SET2の期間1において、信号線GN2及び信号線GH2に入力された信号によって、第2行の画素の電流入力トランジスタ1403及び電流保持トランジスタ1404が導通状態となる。なお同時に信号線GN1に入力される信号が変化し、第1行の画素の電流入力トランジスタ1403が非導通状態となる。こうして、第1行の画素のカレントトランジスタ1405及び電流源トランジスタ112のゲート電圧は保持されたまま、電流線CL1とカレントトランジスタ1405の接続が切断される。SET2の期間1において、基準電流出力回路405は、図10において期間TD1~期間TDxに示した動作を順に行い、各電流線CL1~CLxに流れる電流が順に定められる。この際、先のSET1期間の期間TD1~TDxにおいて行った動作によって、基準電流出力回路711の電流源容量721_1~721_xには、既にある程度の電荷が保持されている。SET2の期間TD1~TDxの動作を行うと、表示装置の電源を入れた後、期間TD1~TDxの動作を2回繰り返すことになる。ここでは、分割書き込み方式の分割数を2と考えているので、SET2における期間TD1~TDxが終了すると、基準電流出力回路405の電流源容量721_1~721_xには、電流源トランジスタ720_1~720_xが基準電流I0を流すような電荷が保持される。こうして、各電流線CL1~CLxを流れる電流が基準電流I0に定められる。こうして、表示装置の電源を入れた後の初めのSET2において、基準電流出力回路405よって定められる電流線CL1~CLxを流れる電流値が基準電流I0に設定される。つまり、表示装置の電源を入れた後の初めのSET2において、基準電流出力回路405の設定動作が十分に行われる。次に、各電流線CL1~CLxに基準電流I0が流れるようになった後の各画素の電流源回路の動作について説明する。例えば、第2行第j列の画素の場合、期間TDjが終了すると、電流線CLjに基準電流I0が流れるように設定される。こうして、第j列の画素のカレントトランジスタ1405に基準電流I0が流れる。第2行の画素のカレントトランジスタ1405のゲート電極とドレイン端子とは、導通状態となった電流保持トランジスタ1404を介して接続されている。そのため、カレントトランジスタ1405は、ゲートソース間電圧ゲート電圧と、ソースドレイン間電圧が等しい状態、つまり飽和領域で動作してドレイン電流を流す。第2行j列の画素のカレントトランジスタ1405を流れるドレイン電流は、電流線CLjを流れる基準電流I0に定まる。こうして、電流源容量111は、カレントトランジスタ1405が基準電流I0を流す際のゲート電圧を保持する。期間TD1~TDxまで終了し、電流線CLに流れる基準電流I0に対応した電荷を電流源容量721_xが保持し終わると、期間2に入る。期間2において、信号線GH2の信号が変化し、電流保持トランジスタ1404が非導通状態となる。これにより、第2行の画素の電流源容量111に電荷が保持される。なお、図中TQ2で示す期間は、電流線CLxから第2行x列の画素の電流源回路102のカレントトランジスタ1405に基準電流I0を入力し、電流源容量111に電荷を保持させる期間に相当する。図中にTQ2で示す期間が、カレントトランジスタ1405を流れる電流が定常状態となるために要する時間より短い場合、電流源容量111に十分に電荷が保持されない。つまり、画素の設定動作が十分行われない。ここでは簡単のため、TQ2が十分な長さに設定されているとする。この様にして、第2行の各画素の設定動作が行われる。各画素の電流源回路102において、カレントトランジスタ1405及び電流源トランジスタ112のゲート電極の電位が等しい。カレントトランジスタ1405及び電流源トランジスタ112のソース端子の電位が等しい。また、カレントトランジスタ1405と電流源トランジスタ112の電流特性が等しいことが望まれる。簡単のため、カレントトランジスタ1405と電流源トランジスタ112の電流特性が等しいとする。そのため、電流源回路102の端子Aと端子Bの間に電圧が印加されると、電流源トランジスタ112のソースドレイン間には、カレントトランジスタ1405を流れる基準電流I0に応じた一定電流画素基準電流が流れる。SET2が終了すると、信号線GN2に入力される信号が変化し、第2行の画素の電流入力トランジスタ1403が非導通状態となる。こうして、第2行の画素のカレントトランジスタ1405及び電流源トランジスタ112のゲート電圧は保持されたまま、電流線CL2とカレントトランジスタ1405の接続が切断される。SET2と同様の動作を全ての行に対して繰り返す。但し、基準電流出力回路405の設定動作は、SET2においてすでに終了している。よって、SET3以降の動作では、SETiの期間1の間継続的に電流線CL1~CLx全てにほぼ基準電流に等しい電流が流れている。一旦、基準電流出力回路405の設定動作が終了した後は、SETiの期間1が始まると直ぐに、第i行の全ての画素の電流源容量111において同時に、画素対応基準電圧を保持する動作が行われる。このように、SET2が終了した時点で、基準電流出力回路405が有する各電流源容量721_1~721_xには、各電流線CL1~CLxに基準電流を流すための電荷が保持されている。そのため、SET3以後の期間TD1~TDxにおいては、電流源容量721_1~721_xの電荷が放電した分を保持し直す動作が行われる。SET2以後は、各電流線CL1~CLxに流れる電流は、ほぼ基準電流に定まり、画素の設定動作は十分に行われる完了する。SET1~SETyの動作を行うと、画素設定の第1フレーム期間が終了する。なお、信号線GN1~GNy及び信号線GH1~GHyを全て1回ずつ選択し、全ての画素の設定動作を1通り行う期間を、画素設定の1フレーム期間と呼ぶ。画素設定の第1フレーム期間が終了した後、画素設定の第2フレーム期間が始まる。画素設定の第2フレーム期間においても、画素設定の第1フレーム期間と同様の動作を繰り返す。画素設定の第1フレーム期間では、第1行の画素の設定動作は十分に行われなかった。しかし、画素設定の第2フレーム期間では、基準電流出力回路405の設定動作が完了している。そのため、画素設定の第2フレーム期間においてSET1の動作を行うことにより、第1行の画素の設定動作も十分に行うことができる。このようにして、全ての画素の設定動作が十分に行われる完了する。なお、図6のタイミングチャートにおいては、基準電流出力回路405の分割数は2と設定したが、これに限定されず、任意の数とすることができる。仮に分割数が表示装置の有する画素行の数より大きい場合、表示装置の電源を入れた後1回目画素設定の第1フレーム期間の画素の設定動作は、全ての画素行において十分に行われない。しかし、画素の設定動作を複数回繰り返すことによって、十分に画素の設定動作を行うことができる。また、画素設定の第1のフレーム期間では、どの画素の設定動作も十分に行われず、画素設定の第2のフレーム期間以降において、全ての画素の設定動作が完了するようにしても良い。例えば、各設定期間SETiの期間1の長さを短く設定し、SET1~SETyの動作を複数回行うことによって、徐々に画素の設定動作を行う手法を用いることができる。なお、表示装置の電源を入れた直後の基準電流出力回路405の設定動作及び画素の設定動作は、同時に始める例を示したが、基準電流出力回路405の設定動作を十分に行った後から画素の設定動作を行っても良い。一旦、画素の設定動作を完了した後は、漏れ電流等によって電流源容量111に保持された電荷が減少した分を充電し直すために、画素の設定動作を行う。そのタイミングは、電流源容量111の放電の速さ等によって様々な形態が考えられる。なお、一旦、画素の設定動作を完了した後に再び行う画素の設定動作では、電流源容量111に保持された電荷が放電した分のみ充電すればよいため、始めの画素の設定動作に対して、それ以降の画素の設定動作は、各画素に基準電流を入力した後、定常状態となるまでの時間が短くてすむ。よって、1回目の画素の設定動作に対して、それ以降の画素の設定動作は、信号線GN、信号線GHに信号を入力する駆動回路及び基準電流出力回路405の駆動周波数を高く設定することも可能である。次いで、画素の設定動作の第2の手法について、図15を用いて説明する。図15は、図5に示す各画素に配置された電流源回路102の設定動作画素の設定動作を示すタイミングチャートである。図15aには、画素の設定動作と、図8等に示す基準電流出力回路405の設定動作とを、1フレーム期間の前半と後半で行う場合の例を挙げる。ここでは、基準電流出力回路405は、図9に示した構成を用い、図10に示したタイミングチャートを参考に動作させる場合を例に挙げる。なお、図10に示したタイミングチャートと同じ動作をする部分は、同じ符号を用いて表し説明は省略する。まず、1フレーム期間の前半において基準電流出力回路405は、図10において期間TD1~TDxに示した動作を順に行い、各電流線CL1~CLxに流れる電流が順に定められる。次に、1フレーム期間の後半における、各画素の電流源回路102の動作について、第1行の画素の場合を説明する。基準電流出力回路405の設定動作により、全ての電流線CLは基準電流が流れるように設定されている。ここで、第1行の画素のカレントトランジスタ1405のゲート電極とドレイン端子とは、導通状態となった電流保持トランジスタ1404を介して接続されている。そのため、カレントトランジスタ1405は、ゲートソース間電圧ゲート電圧と、ソースドレイン間電圧が等しい状態飽和領域で動作し、ドレイン電流を流す。第1行j列の画素のカレントトランジスタ1405を流れるドレイン電流は、電流線CLjを流れる基準電流に定まる。こうして電流源容量111は、カレントトランジスタ1405が基準電流を流す際のゲート電圧を保持する。次に、信号線GH1の信号が変化し、電流保持トランジスタ1404が非導通状態となる。これにより、第1行の画素の電流源容量111に電荷が保持される。この様にして、第1行の各画素の設定動作が行われる。各画素の電流源回路102において、カレントトランジスタ1405及び電流源トランジスタ112のゲート電極の電位が等しく、カレントトランジスタ1405及び電流源トランジスタ112のソース端子の電位が等しくなっている。また、カレントトランジスタ1405と電流源トランジスタ112の電流特性が等しいことが望まれる。簡単のため、カレントトランジスタ1405と電流源トランジスタ112の電流特性が等しいと仮定する。そのため、電流源回路102の端子Aと端子Bの間に電圧が印加されると、電流源トランジスタ112には、カレントトランジスタ1405を流れた基準電流に応じた一定電流が流れる。次に、信号線GN2及び信号線GH2に入力された信号によって、第2行の画素の電流入力トランジスタ1403及び電流保持トランジスタ1404が導通状態となる。なお同時に信号線GN1に入力される信号が変化し、第1行の画素の電流入力トランジスタ1403が非導通状態となる。こうして、第1行の画素のカレントトランジスタ1405及び電流源トランジスタ112のゲート電圧は保持されたまま、電流線CL1とカレントトランジスタ1405の接続が切断される。第2行の画素においても、第1行のときと同様、画素の設定動作が行われる。その次に第3行の画素、第4行の画素と順次同様の動作を繰り返していく。全ての行で、画素の設定動作が終了すると、1フレーム期間が終了する。次のフレーム期間に入ると、同様に前半に基準電流出力回路405の設定動作が行われ、後半に画素の設定動作が行われる。一旦画素の設定動作を完了した後は、漏れ電流等によって電流源容量111に保持された電荷が減少した分を充電し直すために、画素の設定動作を行う。そのタイミングは、電流源容量111の放電の速さ等によって様々な態様が考えられる。同様に、一旦、基準電流出力回路405の設定動作が行われた後は、容量721に保持された電荷が減少した分を充電しなおすために設定動作を行う。タイミングは様々であり、画素及び基準電流出力回路405の設定動作は、画像の表示動作とは全く無関係に動作させることができる。図7におけるアドレス期間Taや表示期間Ts、非表示期間Tusとは全く無関係に動作させることができる。その理由は、画素及び基準電流出力回路405の設定動作と画像の表示動作とは、お互いの動作に影響を与えないためである。従って図15aのかわりに、図15bのようにして設定動作を行ってもよい。図15bでは、信号線駆動回路が動作していない期間に基準電流出力回路405の設定動作を行い、残りの期間に画素の設定動作を行っている。このように、完全に任意の回数とタイミングで設定動作を行えばよい。画素の設定動作も1行づつ順に行う必要はなく、基準電流出力回路405の設定動作も1列づつ順に行う必要はない。なお、電流保持トランジスタ1404のソース端子及びドレイン端子のカレントトランジスタ1405及び電流源トランジスタ112のゲート電極と接続されていない側が電流線CLに直接接続されている構成では、全ての画素の電流入力トランジスタ1403が非導通状態となった際の電流線CLには、一定電位が与えられる構成とする。この一定電位を、表示装置が有する複数の画素において、それらの電流源容量111に画素対応基準電圧を保持した際のカレントトランジスタ1405のゲート電位の平均程度に設定する。こうして、電流保持トランジスタ1404のソースドレイン端子間の電圧を小さくし、電流保持トランジスタ1404の漏れ電流による、電流源容量111に蓄積された電荷の放電を抑制することができる。電流線CLに、一定電位を与えるか又は基準電流を流すかの切り替えは、基準電流出力回路405において行う構成としてもよい。また、カレントトランジスタ1405のゲート長とゲート幅の比に対して、電流源トランジスタ112のゲート長とゲート幅の比を変化させることによって、基準電流の値に対して画素基準電流の値を変化させることも可能である。例えば、画素基準電流に対して基準電流を大きく設定すれば、画素の設定動作において電流源容量111が画素対応基準電圧を保持するまでに必要な時間を短縮することができ、ノイズの影響を低減することができる。電流線CL1~CLxに対応する各画素の発光素子の特性に合わせて、複数の異なる電流値の基準電流を定めることができる。例えば、赤色発光、緑色発光、及び青色発光の発光色の異なる発光素子が設けられた各画素のそれぞれの電流線CLに流れる基準電流の電流値を変えて設定することもできる。これにより、3色の発光素子の発光輝度のバランスをとることができる。3色の発光輝度のバランスの取り方は、点灯期間の長さを変えることによりおこなってもよいし、各色に対応した画素に入力する基準電流の電流値を変えることと組み合わせてもよい。或いはカレントトランジスタ1405と電流源トランジスタ112とで、ゲート長とゲート幅の比を、色ごとに変えてもよい。次いで、画像表示動作と画素の設定動作の関連について説明する。画像表示動作と画素の設定動作とを開始するタイミングは、様々な態様が考えられる。1つは、表示装置の電源を入れた後の最初の画像表示動作を、一旦、全ての画素の設定動作が十分に終了した後に行う手法である。この場合、最初の画像表示動作から、映像信号によって発光状態が選択された画素の発光素子は、所定の輝度で発光する。他の手法は、表示装置の電源を入れた後の最初の画像表示動作を、画素の設定動作を行いながら、同時に行う手法である。この場合、画素の設定動作が完了するまでの期間に行われた画像表示動作では、映像信号によって発光状態が選択された画素の発光素子の発光輝度は、所定の輝度に達しない。そのため、正確な階調表示は、全ての画素の設定動作が十分に行われた後から、始まる。なお、図5で示した画素部の構成において、信号線GN、信号線GH、走査線G、消去用信号線RGなどは、駆動のタイミングなどを考慮して、共有することができる。例えば、信号線GHiと信号線GNiとを共有することができる。なお、電流保持トランジスタ1404を非導通状態とするタイミングと電流入力トランジスタ1403を非導通状態とするタイミングが全く同じであり、画素の設定動作上問題ない。実施の形態2本実施の形態では、同一トランジスタ方式の電流源回路の構成例を図12に示す。なお、ここでは実施の形態1と異なる部分について主に説明し、重複する部分は説明を省略する。従って、図12において図3と同じ部分は同じ符号を用いて示す。図12において、電流源回路102は、電流源容量111、電流源トランジスタ112、電流入力トランジスタ203、電流保持トランジスタ204、電流停止トランジスタ205、電流線CL、信号線GN、信号線GH、信号線GSとによって構成される。電流源トランジスタ112をpチャネル型とした例を示す。なお、電流源トランジスタ112をnチャネル型とする場合も、図3Cに示した構造に従って、容易に応用することができる。その場合の例を図24に示す。なお、図12と同じ部分は同じ符号を用いて示す。また、図12において電流入力トランジスタ203、電流保持トランジスタ204、電流停止トランジスタ205はnチャネル型とするが、単なるスイッチとして動作するためpチャネル型でもかまわない。但し、図12において、電流保持トランジスタ204が電流源トランジスタ112のゲートとドレイン間に接続されている場合は、電流保持トランジスタ204はpチャネル型が望ましい。その理由は、nチャネル型とした場合端子Bの電位が非常に低くなる場合があり得、その時電流保持トランジスタ204のソース電位も低くなる。その結果電流保持トランジスタ204が非導通状態となりにくくなる可能性がある。これに対し電流保持トランジスタ204をpチャネル型にしておけばその心配はない。電流源トランジスタ112のゲート電極と電流源容量111の一方の電極は接続されている。また、電流源容量111の他方の電極は、電流源トランジスタ112のソース端子と接続されている。電流源トランジスタ112のソース端子が電流源回路102の端子Aに接続されている。電流源トランジスタ112のゲート電極とドレイン端子は、電流保持トランジスタ204のソースドレイン端子間を介して、接続されている。電流保持トランジスタ204のゲート電極は、信号線GHに接続されている。電流源トランジスタ112のドレイン端子と電流線CLは、電流入力トランジスタ203のソースドレイン端子間を介して接続されている。電流入力トランジスタ203のゲート電極は、信号線GNに接続されている。また、電流源トランジスタ112のドレイン端子は、電流停止トランジスタ205のソースドレイン端子間を介して端子Bに接続されている。電流停止トランジスタ205のゲート電極は、信号線GSに接続されている。また、上記構成において、電流源トランジスタ112のゲート電極は、電流入力トランジスタ203のソースドレイン端子間を介さず、電流線CLに接続されていても良い。つまり、電流保持トランジスタ204のソース端子及びドレイン端子の、電流源トランジスタ112のゲート電極と接続されていない側が、電流線CLに直接接続されている構成でも良い。その場合、電流線CLの電位を調整することにより、電流保持トランジスタ204のソースドレイン間電圧を小さくすることができる。その結果、電流保持トランジスタ204が非導通状態のときに、電流保持トランジスタ204のもれ電流を小さくすることができる。なお、これに限定されず、電流保持トランジスタ204は、導通状態となった際に、電流源トランジスタ112のゲート電極の電位を電流線CLの電位と等しくするように接続されていれば良い。つまり、画素の設定動作時には、図62aのようになり、発光時には、bのようになっていればよい。そのように、配線やスイッチが接続されていればよい。従って電流源回路の構成は、図72のようになっていてもよい。なお、電流保持トランジスタ204のソース端子及びドレイン端子の、電流源トランジスタ112のゲート電極と接続されていない側が、電流線CLに直接接続されている構成では、全ての画素の電流入力トランジスタ203が非導通状態となった際の電流線CLには、一定電位が与えられる構成とする。この一定電位を、表示装置が有する複数の画素において、それらの電流源容量111に画素対応基準電圧を保持した際の、電流源トランジスタ112のゲート電位の平均程度に設定する。こうして、電流保持トランジスタ204のソースドレイン端子間の電圧を小さくし、電流保持トランジスタ204の漏れ電流による電流源容量111に蓄積された電荷の放電を抑制することができる。電流線CLに、一定電位を与えるか又は基準電流を流すかの切り替えは、基準電流出力回路405において行う構成としてもよい。なお、電流保持トランジスタ204を電流源トランジスタ112のゲートと電流線CLの間で接続する場合は、電流保持トランジスタ204の極性は何でもよい。電流保持トランジスタ204をnチャネル型にしても電流線CLの電位が低くなり過ぎるようなことはないので、電流保持トランジスタ204が非導通状態となりにくくなることもない。スイッチ部の構成としては、実施の形態1において説明したものと同様であり、様々な構成を用いることができる。一例としては、図13に示したものと同様の構成とし説明は省略する。図12に示した構成の電流源回路102と、図13に示した構成のスイッチ部101を有する画素100が、マトリクス状に配置した画素領域の一部の回路図を、図14に示す。図14において、第i行j列、第i1行j列、第i行j1列、第i1行j1列の4画素のみを代表的に示す。図12及び図13と同じ部分は、同じ符号を用いて示し、説明は省略する。なお、第i行、第i1行それぞれの画素行に対応する、走査線をGi、Gi1、消去用信号線をRGi、RGi1、信号線GNをGNi、GNi1、信号線GHをGHi、GHi1、信号線GSをGSi、GSi1と表記する。また、第j列、第j1列それぞれの画素列に対応する、映像信号入力線SをSj、Sj1、電源線WをWj、Wj1、電流線CLをCLj、CLj1、配線WCOをWCOj、WCOj1と表記する。電流線CLj、CLj1には、画素領域外部より基準電流が入力される。発光素子106の画素電極は端子Dに接続され、対向電極は対向電位が与えられている。図14では、発光素子の画素電極を陽極とし、対向電極を陰極とした構成について示した。つまり、電流源回路の端子Aが電源線Wに接続され、端子Bがスイッチ部101の端子Cに接続された構成を示した。しかし、発光素子106の画素電極を陰極とし、対向電極を陽極とした構成の表示装置にも、本実施の形態2の構成を容易に応用することもできる。以下に図14に示した構成の画素において、発光素子106の画素電極を陰極とし、対向電極を陽極に変えた例を図50に示す。図50において、図14と同じ部分は同じ符号を用いて示し、説明は省略する。図14では電流源トランジスタ112はpチャネル型とした。一方図50では、電流源トランジスタ112をnチャネル型とする。こうして、流れる電流の方向を逆の方向にすることができる。このとき、図50における端子Aはスイッチ部の端子Cと接続され、端子Bは電源線Wと接続される。また図14及び図50において、駆動トランジスタ302は、単なるスイッチとして機能するので、nチャネル型でもpチャネル型でもどちらでも良い。ただし、駆動トランジスタ302は、そのソース端子の電位が固定された状態で動作するのが好ましい。そのため、図14に示すような発光素子106の画素電極を陽極とし、対向電極を陰極とした構成では、駆動トランジスタ302はpチャネル型のほうが好ましい。一方、図50に示すような発光素子106の画素電極を陰極とし、対向電極を陽極とした構成では、駆動トランジスタ302はnチャネル型のほうが好ましい。なお、図14において、各画素の配線WCOと電源線Wとは、同じ電位に保たれていてもよいため、共用することができる。また、異なる画素間の配線WCO同士、電源線W同士、配線WCOと電源線Wも共用することができる。図14で示した画素部の構成において、信号線GN、信号線GH、信号線GS、走査線G、消去用信号線RGなどは、駆動のタイミングなどを考慮して、共有することができる。例えば、信号線GHiと信号線GNiとを共有することができる。この場合、電流入力トランジスタ203を非導通状態となるタイミングと電流保持トランジスタ204を非導通状態とするタイミングが全く同じであり、画素の設定動作上、問題ない。別の例としては、信号線GSiと信号線GNiとを共有することができる。この場合、電流入力トランジスタ203の極性と異なる極性の電流停止トランジスタ205を用いる。こうして、電流入力トランジスタ203のゲート電極と電流停止トランジスタ205のゲート電極に同じ信号を入力した際に、一方のトランジスタを導通状態とし、他方のトランジスタを非導通状態とすることができる。更に、消去用信号線RGと信号線GSも共有することができる。更に、配線Wcoや配線Wjのかわりに他の画素行の走査線を使用してもよい。これは、映像信号の書き込みを行っていない間、走査線の電位が一定の電位に保たれることを利用している。例えば電源線のかわりに、1つ前の画素行の走査線Gi-1を用いている。ただしこの場合、走査線Gの電位を考慮して、選択トランジスタ301の極性に注意する必要がある。また、電流停止トランジスタ205と消去トランジスタ304を1つにまとめて、どちらか1つを省いてもよい。画素の設定動作のときには、駆動トランジスタ302や発光素子106に電流がもれてしまうと、正しく設定ができない。よって、画素の設定動作のときは、電流停止トランジスタ205を非導通状態とするか、駆動トランジスタ302が非導通状態となるように消去トランジスタ304を導通状態とするかどちらか1つを行えばよい。もちろん両方行っても良い。一方、非表示期間においても同様に、電流停止トランジスタ205を非導通状態とするか、消去トランジスタ304を導通状態とすればよい。以上にことから、電流停止トランジスタ205か消去トランジスタ304のどちらかを省略することができる。なお、前述した構成のスイッチ部や電流源回路を有する画素において、各配線を共有する具体例を図73に示す。図73A~Fにおいて、信号線GNと信号線GHは共有され、配線WCOと電源線Wは共有されている。また、電流停止トランジスタ205を省略した構成である。特に、図73Aでは、電流保持トランジスタ204のソース端子又はドレイン端子で、電流源容量111の一方の電極と接続されていない側は、電流線CLに直接接続されている。また、図73Bでは、消去トランジスタ304が電流源トランジスタ112及び駆動トランジスタ302と直列に接続されている。図73Dでは、電源線Wがスイッチ部101の駆動トランジスタ302、電流源回路102の電流源トランジスタ112を順に介して発光素子106と接続される構成である。この構成では、追加トランジスタ290が設けられている。追加トランジスタ290によって、スイッチ部がオフの状態、つまり、駆動トランジスタ302が非導通状態に画素の設定動作を行うことができるように、電源線Wと電流源トランジスタ112のソース端子とが接続される。図73Eでは、電流源トランジスタ112をnチャネル型とした構成である。この際、電流保持トランジスタ204のソース端子又はドレイン端子で、電流源容量111の一方の電極と接続されていない側は、電源線Wと直接接続されている。図73Fでは、図73Dにおいて、電流源トランジスタ112をnチャネル型とした構成例である。このように、配線の共有、トランジスタの共有や極性や位置、スイッチ部と電流源回路の位置、スイッチ部や電流源回路の中の構成、などをいろいろと変えて、さらに、その組み合わせ方を変えることにより容易に様々な回路を実現できる。図14に示した構成の画素を有する表示装置の駆動方法を説明する。説明では図16を用いる。なお、基準電流出力回路405や参照電流源回路404の構成及び動作に関しては、実施の形態1において説明したものと同様である。よって、説明は省略する。まず画像表示動作については、実施の形態1において、図7を用いて説明したものと同様である。異なるのは、電流停止トランジスタ205についての動作である。もし、電流停止トランジスタ205が存在する場合、点灯期間中には、電流停止トランジスタ205は導通状態になっていなければならない。もし、電流停止トランジスタ205が非導通状態になっていたら、たとえ駆動トランジスタ302が導通状態であっても発光素子に電流が流れなくなってしまうからである。従って点灯期間中は、電流停止トランジスタ205は導通状態にしておく必要がある。非点灯期間中はどちらでもよい。以上の点を除けば実施の形態の1と同様である。従って詳しい説明は省略する。次に画素の設定動作について述べる。実施の形態1で示したように、図5で示した構成の表示装置、つまり画素の電流源回路としてカレントミラー方式を用いた場合では、画像表示動作と画素の設定動作は非同期で行うことができた。一方、本実施の形態2において図14で示した構成の表示装置、つまり画素の電流源回路として、同一トランジスタ方式を用いた場合では、画像表示動作と画素の設定動作とは同期させて行う方が望ましい。各画素において画素の設定動作を行う際、電流源容量111に画素対応基準電圧を保持するため、電流線CLを流れる基準電流が、電流源トランジスタ112のドレイン電流をとなる状態を設定する必要があった。従って、もし、画素の設定動作を行っている間に、電流源トランジスタ112を流れる電流の一部が電流源回路102から発光素子106に流れると、電流源トランジスタ112のドレイン電流が電流線CLを流れる基準電流とは異なる値となり、正しく電流源容量111に画素対応基準電圧を保持することができない。これを防ぐため、画素の設定動作を行っている間は、その画素の発光素子に電流を流さないようにする必要がある。そのため、画素の設定動作を行っている間は、画像の表示を行うことができない。よって、画素の設定動作は、画像表示動作を行っていない期間や、画像表示動作中に画像の表示を行っていない期間等をもうけて、その期間中に行う必要がある。ゆえに、画像表示動作と画素の設定動作は、同期させて行う方が望ましい。図14で示した構成の表示装置では、各画素において、電流源トランジスタ112を電流線CLと電気的に接続している間は、電流停止トランジスタ205が非導通状態となるようにする。こうして、スイッチ部の端子Cと端子D間が導通状態であっても、発光素子106には電流が入力されない状態として、正しく画素の設定動作を行っている。又は、図14で示した構成の表示装置において、各画素のスイッチ部の端子Cと端子Dの間が、つまり駆動トランジスタ302が非導通状態のときのみ、その画素の設定動作を行ってもよい。この場合は、電流停止トランジスタ205を設ける必要はない。つまり、電流源トランジスタ112のドレイン端子が直接、端子Bに接続される構成でよい。駆動トランジスタ302を非導通状態にするためには、消去トランジスタ304を導通状態にする等すればよい。つまり、非点灯期間中にのみ、画素の設定動作を行う場合は、電流停止トランジスタ205を設ける必要はない。次に、画素の設定動作をいつ行うかについて、例を示す。大きくわけて、2つある。1つは、表示期間中に画素設定動作を行う場合である。ただしこの場合、画素設定動作中には、発光させることはできない。従って、表示期間中に、発光しない期間を挿入するような形になる。画素設定動作が終わっても、図13の保持容量303の容量に保持されている信号に変化がなければ、すみやかに、表示動作を再開させることができる。もう1つは、画像表示動作における非表示期間Tus中に、画素の設定動作を行う手法である。この場合は、発光素子は発光していないので、容易に画素設定動作を行うことができる。次に、画素設定動作に関して、どれくらいの期間で全ての画素の設定動作を完成させるかについて述べる。例として、2つの場合について述べる。1つは、1フレーム期間中に、全ての画素の設定動作を終える場合である。もう1つは、1フレーム期間中に、1行分の画素の設定動作を終える場合である。この場合は、複数クレーム期間かかってようやく全ての画素の設定動作を終えることになる。まず、1つ目の場合について詳しく述べる。説明には、図16のタイミングチャートを用いる。なお、図7のタイミングチャートと同じ動作をする期間は、同じ符号を用いて示す。なお簡単のため、1フレーム期間は3つのサブフレーム期間SF1~SF3に分割される例を用いる。また、サブフレーム期間SF3では、アドレス期間Ta3よりも短い表示期間Ts3を設定する必要があるとし、リセット期間Tr3及び非表示期間Tus3を設ける駆動方法を例にする。そして、非表示期間Tus3において、画素の設定動作を行うとする。図16Aにおいて、第1のサブフレーム期間SF1及び第2のサブフレーム期間SF2においては、非表示期間Tusが設けられていないので、画素の設定動作は行われない。一方、第3のサブフレーム期間SF3のリセット期間Tr3が始まると同時に、第1行の画素の設定動作が行われる。なお、k行目の画素の設定動作を行う期間をSETkと表すことにする。そして、SET1が終了するとSET2が始まり、第2行の画素の設定動作が行われる。SET1~SETyが終了すると、画素の設定動作が全ての画素に関して終了する。こうして、SET1~SETyの動作がリセット期間Tr3中に行われる。以降のフレーム期間でも、同様の動作を繰り返していけばよい。ただし、毎フレーム期間ごとに画素の設定動作を行う必要はない。画素の電流源容量の保持能力に応じて決定すればよい。図16Bは、図16Aにおける第3のサブフレーム期間SF3のリセット期間の動作を詳細に示したタイミングチャートである。図16Bの画像表示動作に示す様に、リセット期間Tr3における消去用信号線RG1~RGyの走査に同期して、SET1~SETyを行うことができる。このように、消去用信号線RG1~RGyの走査に同期してSET1~SETyを行う場合、図14に示す信号線GN1~GNy、信号線GH1~GHy及び信号線GS1~GSyの周波数を、消去用信号線RG1~RGyの信号の周波数とを同じにすることができる。よって、これらの信号線消去用信号線RG1~RGy、信号線GN1~GNy、信号線GH1~GHy及び信号線GS1~GSyに信号を入力する駆動回路の全てもしくは一部を共有することが可能となる。ここで図16Bに示したように、消去用信号線RG1~RGyの走査に同期してSET1~SETyを行う場合、パルス出力回路711が出力するサンプリングパルスの周波数を、画素の映像信号入力線S1~Sxに信号を入力する信号線駆動回路の周波数と同じにすることが可能となる。こうして、信号線駆動回路と基準電流出力回路405とを、一部共有することができる。次に、1フレーム期間中に、1行分の画素において、画素の設定動作を行う場合について説明する。説明には、図40を用いる。なお、図7のタイミングチャートと同じ動作をする期間は、同じ符号を用いて示す。図40Aは、第1のフレーム期間F1の動作を示すタイミングチャートである。また、図40Bは、第iのフレーム期間Fiの動作を示すタイミングチャートである。図40Aにおいて、第1のサブフレーム期間SF1及び第2のサブフレーム期間SF2においては、非表示期間Tusが設けられていないので、画素の設定動作は行われない。一方、第3のサブフレーム期間SF3のリセット期間Tr3が始まると同時に、SET1が始まり、第1行の画素の設定動作が行われる。こうして、SET1の動作が第1行の画素の非表示期間Tus1中にTus1の期間の全てを使って行われる。次に第2のフレーム期間F2が始まり、第2行の画素の設定動作が行われる。以後、同様の動作が行われる。例えば、第i行の画素の画素の設定動作を行う際の動作を、図40Bを用いて説明する。第i行の画素の設定動作は、第iのフレーム期間Fiにおいて行われる。第iのフレーム期間Fiにおいても同様に、第1のサブフレーム期間SF1及び第2のサブフレーム期間SF2には、非表示期間Tusが設けられていないので、画素の設定動作は行われない。一方、第3のサブフレーム期間SF3のリセット期間Tr3が始まり、第i行の画素の非表示期間Tusiが始まると同時に、SETiが始まり、第i行の画素の設定動作が行われる。こうして、SETiの動作が第i行の画素の非表示期間Tusi中にTusiの期間の全てを使って行われる。第1のフレーム期間F1~第yのフレーム期間Fyが終了すると、全ての画素に対して、画素の設定動作が終わったことになる。以降のフレーム期間でも、同様の動作を繰り返していけばよい。ただし、毎フレーム期間ごとに画素の設定動作を行う必要はない。画素の電流源容量の保持能力に応じて決定すればよい。このように、1フレーム期間に1行分の画素の設定動作を行う場合、画素の設定動作を正確に行えるというメリットがある。つまり、画素の設定動作を行う期間が長いため、十分に設定動作を行うことができる。そのため、基準電流の大きさが小さくても正確に設定動作を行うことができる。通常、基準電流の大きさが小さいと、配線の交差容量などを充電するのに時間がかかるため、正確に設定動作を行うことが難しい。しかし、設定動作の期間を長くすれば、正確に設定動作を行うことができるようになる。もし、1フレーム期間に、全ての行の画素に対して設定動作を行わなければならない場合は、1行分の画素の設定期間が短くなってしまう。従って正確に設定しづらくなる。もし、実施の形態1のように、画素の電流源回路がカレントミラー方式の場合は、基準電流の大きさを大きくできるので、画素の設定期間が短くても、正確に設定しやすい。一方、本実施の形態のように、画素の電流源回路が同一トランジスタ方式の場合は、基準電流の大きさを大きくできないため、正確に設定しづらい。従って設定期間を長くすることは有効である。このように、図16や図40に示した駆動方法によって、画素の設定動作と画像表示動作とを同期して行うことができる。なお、図16や図40では、1フレーム期間の1つのサブフレーム期間においてのみ、非表示期間を設ける際の駆動方法を示したが、本発明の表示装置の駆動方法はこれに限定されない。1フレーム期間の複数のサブフレーム期間において非表示期間を設ける際の駆動方法についても応用することができる。この場合、1フレーム期間の複数のサブフレーム期間すべての非表示期間Tusにおいて、画素の設定動作を行う駆動方法であっても良い。また、1フレーム期間の複数のサブフレーム期間のうちのいくつかの非表示期間Tusにおいてのみ、画素の設定動作を行う駆動方法であっても良い。全ての画素の設定動作が一旦完了した後の、画素の設定動作を繰り返すタイミングは、画素の電流源回路の有する電流源容量の電荷保持能力によって、任意に定めることができる。つまり、数フレーム期間の間、設定動作を全く行わない期間があってもよい。ここで、ある行の画素の設定動作の手法について簡単に述べる。例として、1行目の画素に注目する。まず、信号線GN1及び信号線GH1に入力された信号によって、図14に示す第1行の画素の電流入力トランジスタ203及び電流保持トランジスタ204が導通状態となる。なお、信号線GS1の信号によって、第1行の画素の電流停止トランジスタ205は非導通状態となっている。なお、もし、電流停止トランジスタ205がない場合は、消去トランジスタ304を導通状態にすることなどにより駆動トランジスタ302が非導通状態になるようにしておけばいい。そして、電流線CLに基準電流が流れる。こうして、画素の電流源トランジスタ112に基準電流が流れる。ここで、第1行の画素の電流源トランジスタ112のゲート電極とドレイン端子とは、導通状態となった電流保持トランジスタ204を介して接続されている。そのため、電流源トランジスタ112は、ゲートソース間電圧ゲート電圧と、ソースドレイン間電圧が等しい状態、つまり、飽和領域で動作し、ドレイン電流を流す。第1行の画素の電流源トランジスタ112を流れるドレイン電流は、電流線CLを流れる基準電流に定まる。こうして電流源容量111は、電流源トランジスタ112が基準電流を流す際のゲート電圧を保持する。この間、電流停止トランジスタ205は非導通状態である。よって基準電流がもれてしまうことはない。次に信号線GH1の信号が変化し、電流保持トランジスタ204が非導通状態となる。これにより、第1行の画素の電流源容量111に、電荷が保持される。この後、信号線GN1の信号が変化し、第1行の画素の電流入力トランジスタ203が非導通状態となる。こうして、第1行の画素の電流源トランジスタ112は、ゲート電圧が保持されたまま、電流線CL1との接続が切断される。なお、その後、信号線GS1の信号が変化し、電流停止トランジスタ205は導通状態となってもよいし非導通状態のままでもよい。点灯期間中に導通状態であればよい。この様にして、第1行の各画素の設定動作が行われる。これにより、以後、各画素の電流源回路102において、端子Aと端子Bの間に電圧が印加されると、電流源トランジスタ112のソースドレイン間には、基準電流と同じ大きさの電流が流れるようになる。実施の形態3本実施の形態ではマルチゲート方式の電流源回路について説明する。なお、ここでは実施の形態1や実施の形態2と異なる部分について主に説明し共通する部分の説明は省略する。マルチゲート方式1の電流源回路の構成について図57を用いて説明する。なお、図3と同じ部分は同じ符号を用いて示す。マルチゲート方式1の電流源回路は、電流源トランジスタ112と電流停止トランジスタ805を有する。また、スイッチとして機能する電流入力トランジスタ803、電流保持トランジスタ804を有する。ここで、電流源トランジスタ112、電流停止トランジスタ805、電流入力トランジスタ803、電流保持トランジスタ804は、pチャネル型でもnチャネル型でもよい。但し、電流源トランジスタ112と電流停止トランジスタ805は、同じ極性である必要がある。ここでは、電流源トランジスタ112及び電流停止トランジスタ805がpチャネル型の例を示す。また、電流源トランジスタ112と電流停止トランジスタ805は、電流特性が等しいことが望まれる。さらに、電流源トランジスタ112のゲート電位を保持する電流源容量111を有する。また、電流入力トランジスタ803のゲート電極に信号を入力する信号線GNと、電流保持トランジスタ804のゲート電極に信号を入力する信号線GHを有する。さらに、制御信号が入力される電流線CLを有する。なお、電流源容量111は、トランジスタのゲート容量などを利用することにより、省略することが可能である。電流源トランジスタ112のソース端子は、端子Aと接続されている。電流源トランジスタ112のゲート電極とソース端子は、電流源容量111を介して接続されている。電流源トランジスタ112のゲート電極は、電流停止トランジスタ805のゲート電極と接続され、電流保持トランジスタ804を介して電流線CLと接続されている。電流源トランジスタ112のドレイン端子は、電流停止トランジスタ805のソース端子と接続され、電流入力トランジスタ803を介して、電流線CLに接続されている。電流停止トランジスタ805のドレイン端子は、端子Bに接続されている。なお、図57Aにおいて、電流保持トランジスタ804の配置を変え、図57Bに示すような回路構成としてもよい。図57Bでは、電流保持トランジスタ804は、電流源トランジスタ112のゲート電極とドレイン端子の間に接続されている。次いで上記マルチゲート方式1の電流源回路の設定方法について説明する。なお、図57Aと図57Bでは、その設定動作は同様である。ここでは図57Aに示す回路を例に、その設定動作について説明する。説明には図57C~図57Fを用いる。マルチゲート方式1の電流源回路では、図57C~図57Fの状態を順に経て設定動作が行われる。説明では簡単のため、電流入力トランジスタ803、電流保持トランジスタ804をスイッチとして表記した。ここで、電流源回路を設定する制御信号は制御電流である例を示す。図57Cに示す期間TD1において、電流入力トランジスタ803及び電流保持トランジスタ804を導通状態とする。この際、電流停止トランジスタ805は非導通状態である。これは、導通状態となった電流保持トランジスタ804及び電流入力トランジスタ803によって、電流停止トランジスタ805のソース端子とゲート電極の電位が等しく保たれているためである。つまりソースゲート間電圧がゼロのときに非導通状態となるトランジスタを電流停止トランジスタ805に用いれば、期間TD1において電流停止トランジスタ805を自動的に非導通状態とすることができる。こうして、図示した経路より電流が流れて、電流源容量111に電荷が保持される。図57Dに示す期間TD2において、保持された電荷によって電流源トランジスタ112のゲートソース間電圧が閾値電圧以上となる。すると、電流源トランジスタ112にドレイン電流が流れる。図57Eに示す期間TD3において、十分時間が経過し定常状態となると、電流源トランジスタ112のドレイン電流が制御電流に定まる。こうして、制御電流をドレイン電流とする際のゲート電圧が電流源容量111に保持される。その後、電流保持トランジスタ804が非導通状態となる。すると、電流源容量111に保持された電荷が電流停止トランジスタ805のゲート電極にも分配される。こうして、電流保持トランジスタ804が非導通状態となると同時に、自動的に電流停止トランジスタ805が導通状態となる。図57Fに示す期間TD4において、電流入力トランジスタ803が非導通状態となる。こうして、画素に制御電流が入力されなくなる。なお、電流保持トランジスタ804を非導通状態とするタイミングは、電流入力トランジスタ803を非導通状態とするタイミングに対して、早いか又は同時であることが好ましい。これは、電流源容量111に保持された電荷を放電させないようにするためである。期間TD4の後、端子Aと端子Bの間の電圧が印加されている場合、電流源トランジスタ112及び電流停止トランジスタ805を介して、一定の電流が出力される。つまり、電流源回路102が制御電流を出力する際は、電流源トランジスタ112と電流停止トランジスタ805が、1つのマルチゲート型トランジスタのように機能する。そのため、入力する制御電流すなわち基準電流に対して、出力する一定電流の値を小さく設定することができる。従って、基準電流を大きくできるため、電流源回路の設定動作を速くすることができる。そのため、電流停止トランジスタ805と電流源トランジスタ112の極性は同じとする必要がある。また、電流停止トランジスタ805と電流源トランジスタ112の電流特性は同じとすることが望ましい。これは、マルチゲート方式1を有する各電流源回路102において、電流停止トランジスタ805と電流源トランジスタ112の特性が揃っていない場合、出力電流にばらつきを生じるためである。なお、マルチゲート方式1の電流源回路では、電流停止トランジスタ805だけではなく、制御電流が入力され対応するゲート電圧に変換するトランジスタ電流源トランジスタ112も用いて電流源回路102からの電流を出力している。一方、実施の形態1で示したカレントミラー方式の電流源回路では、制御電流が入力され対応するゲート電圧に変換するトランジスタカレントトランジスタと、該ゲート電圧をドレイン電流に変換するトランジスタ電流源トランジスタ112が全く別であった。よって、カレントミラー方式の電流源回路よりは、マルチゲート方式1の電流源回路の方がトランジスタの電流特性ばらつきが電流源回路102の出力電流へ与える影響を低減することができる。マルチゲート方式1の電流源回路の各信号線は、共有することができる。例えば、電流入力トランジスタ803と電流保持トランジスタ804は、同じタイミングで導通状態非導通状態が切り替えられれば動作上問題無い。そのため、電流入力トランジスタ803と電流保持トランジスタ804の極性を同じとし、信号線GHと信号線GNを共有することができる。マルチゲート方式1において、電流源回路の部分は画素の設定動作時には、図63aのようになり、発光時には図63bのようになっていればよい。つまり、そのように、配線やスイッチが接続されていればよい。例えば、図68のように接続されていても良い。なお、前述した構成のスイッチ部や電流源回路を有する画素において、各配線を共有する具体例を図74に示す。図74A~Dにおいて、信号線GNと信号線GHは共有され、配線WCOと電源線Wは共有されている。特に、図74Aでは、電流保持トランジスタ804のソース端子又はドレイン端子で、電流源容量111の一方の電極と接続されていない側は電流線CLに直接接続されている。また、消去トランジスタ304が電流源トランジスタ112及び駆動トランジスタ302と直列に接続されている。図74Bでは、電流源トランジスタ112のソース端子と電源線Wとの接続を選択する位置に、消去トランジスタ304が接続されている。図74Cでは、電源線Wがスイッチ部101、電流源回路102を順に介して発光素子106と接続される構成である。この構成では追加トランジスタ390が設けられている。追加トランジスタ390によって、スイッチ部がオフの状態、つまり、駆動トランジスタ302が非導通状態に画素の設定動作を行うことができるように、電源線Wと電流源トランジスタ112のソース端子とが接続される。図74Dでは、電流保持トランジスタ804が、電流源トランジスタ112のゲートドレイン間で接続されている。そして、消去トランジスタ304が、保持容量303と並列に接続されている。画素の設定動作の時には、駆動トランジスタ302がどのような状態にあっても、駆動トランジスタ302の方へは電流が流れない。それは、電流停止トランジスタ805のゲートソース間の電圧が0となり、自動的に電流停止トランジスタ805がオフ状態になるためである。実施の形態1で示すカレントミラー方式の電流源回路では、発光素子に入力される信号は、画素に入力される制御電流を所定の倍率で増減した電流である。そのため、制御電流をある程度大きく設定することが可能となり、各画素の電流源回路の設定動作を早く行うことができる。しかし、電流源回路が有するカレントミラー回路を構成するトランジスタの電流特性がばらつくと、画像表示がばらつく問題がある。一方、同一トランジスタ方式の電流源回路では、発光素子に入力される信号は、画素に入力される制御電流の電流値と等しい。ここで、同一トランジスタ方式の電流源回路では、制御電流が入力されるトランジスタと、発光素子に電流を出力するトランジスタが同一である。そのため、トランジスタの電流特性のばらつきによる画像むらは低減される。これに対してマルチゲート方式の電流源回路では、発光素子に入力される信号は、画素に入力される制御電流を所定の倍率で増減した電流である。そのため、制御電流をある程度大きく設定することが可能となる。よって、各画素の電流源回路の設定動作を早く行うことが可能である。また、制御電流が入力されるトランジスタと、発光素子に電流を出力するトランジスタの一部を共有しているため、トランジスタの電流特性のばらつきによる画像むらは、カレントミラー方式の電流源回路と比較して低減される。次いで、マルチゲート方式の電流源回路の場合の設定動作と、スイッチ部の動作との関連を以下に示す。マルチゲート方式の電流源回路の場合、制御電流が入力される間は、一定電流を出力することができない。そのため、スイッチ部の動作と電流源回路の設定動作を同期させて行う必要が生じる。例えば、スイッチ部がオフの状態にのみ、電流源回路の設定動作を行うことが可能である。つまり、同一トランジスタ方式とほぼ同様である。従って、画像表示動作スイッチ部の駆動動作と、電流源回路の設定動作画素の設定動作も、同一トランジスタ方式とほぼ同様であるため、説明は省略する。次にこの発明の実施例を述べるが、この発明は下記実施例に限定されるものではない。本実施例では、カレントミラー方式の電流源回路を有する画素構成であって、実施の形態1において、図4において示した構成の電流源回路と異なる構成の電流源回路を用いた画素構成の例を挙げる。各画素に配置した電流源回路の構成例を図17に示す。なお、図17において、図4と同じ部分は同じ符号を用いて示し説明は省略する。図17において、電流源回路102は、電流源容量111、電流源トランジスタ112、カレントトランジスタ1405、電流入力トランジスタ1403、電流保持トランジスタ1404、電流線CL、信号線GN、信号線GHの他に、点順次トランジスタ2404と点順次線CLPとを有する。図4とは、点順次トランジスタ2404を追加した部分が異なる。なお、点順次トランジスタ2404はnチャネル型とするが、単なるスイッチとして動作するためpチャネル型でもかまわない。電流源トランジスタ112のゲート電極とカレントトランジスタ1405のゲート電極及び電流源容量111の一方の電極は接続されている。また、電流源容量111の他方の電極は、電流源トランジスタ112のソース端子及びカレントトランジスタ1405のソース端子と接続され、電流源回路102の端子Aに接続されている。カレントトランジスタ1405のゲート電極は、そのドレイン端子と電流保持トランジスタ1404のソースドレイン端子間及び点順次トランジスタ2404のソースドレイン端子間を順に介して接続されている。電流保持トランジスタ1404のゲート電極は、信号線GHに接続されている。点順次トランジスタ2404のゲート電極は点順次線CLPに接続されている。カレントトランジスタ1405のドレイン端子と電流線CLは、電流入力トランジスタ1403のソースドレイン端子間を介して接続されている。電流入力トランジスタ1403のゲート電極は、信号線GNに接続されている。また、電流源トランジスタ112のドレイン端子は、端子Bに接続されている。上記構成において、電流入力トランジスタ1403をカレントトランジスタ1405と端子Aの間に配置しても良い。つまり、カレントトランジスタ1405のソース端子が電流入力トランジスタ1403のソースドレイン端子間を介して端子Aに接続され、カレントトランジスタ1405のドレイン端子が電流線CLに接続された構成であってもよい。いずれにしても、電流源回路の部分は画素の設定動作時には、図61aのようになり、発光時には図61bのようになっていればよい。上記構成において、カレントトランジスタ1405及び電流源トランジスタ112のゲート電極は、電流入力トランジスタ1403のソースドレイン端子間を介さず、電流線CLに接続されていても良い。つまり、点順次トランジスタ2404のソース端子及びドレイン端子の、電流保持トランジスタ1404のソース端子又はドレイン端子と接続されていない側が、電流線CLに直接接続されている構成でも良い。勿論、これに限定されず電流保持トランジスタ1404及び点順次トランジスタ2404は、その両方ともが導通状態となった際にカレントトランジスタ1405のゲート電極の電位を電流線CLの電位と等しくするように接続されていれば良い。また、電流保持トランジスタ1404と点順次トランジスタ2404の配置を入れ替えても良い。つまり、カレントトランジスタ1405のゲート電極は、そのドレイン端子と電流保持トランジスタ1404のソースドレイン端子間及び点順次トランジスタ2404のソースドレイン端子間を順に介して接続されている構成であっても良いし、カレントトランジスタ1405のゲート電極は、そのドレイン端子と、点順次トランジスタ2404のソースドレイン端子間及び電流保持トランジスタ1404のソースドレイン端子間を順に介して接続されている構成であっても良い。図17では図4に対して点順次トランジスタ2404を追加しており、点順次トランジスタ2404は、電流保持トランジスタ1404と直列に接続される。この構成により、電流源容量111は、電流保持トランジスタ1404と点順次トランジスタ2404の両方が導通状態にならない限り電荷を保持することになる。このように、点順次トランジスタ2404を追加することにより、画素の設定動作を図4の線順次ではなく点順次で行うことができるようになる。図17に示す構成の電流源回路102と、図13に示す構成のスイッチ部101を有する画素100が、x列y行のマトリクス状に配置した画素領域の一部の回路図を図18に示す。図18において、第iiは自然数行jjは自然数列、第i1行j列、第i行j1列、第i1行j1列の4画素のみを代表的に示す。図17及び図13と同じ部分は、同じ符号を用いて示し説明は省略する。なお、第i行、第i1行それぞれの画素行に対応する、走査線GをGi、Gi1、消去用信号線をRGi、RGi1、信号線GNをGNi、GNi1、信号線GHをGHi、GHi1と表記する。また、第j列、第j1列それぞれの画素列に対応する、映像信号入力線SをSj、Sj1、電源線WをWj、Wj1、電流線CLをCLj、CLj1、配線WCOをWCOj、WCOj1、点順次線CLPをCLPj、CLPj1と表記する。電流線CLj、CLj1には画素領域外部より基準電流が入力される。発光素子106の画素電極は端子Dに接続され、対向電極は対向電位が与えられている。図18では発光素子の画素電極を陽極とし、対向電極を陰極とした構成について示した。つまり、電流源回路の端子Aが電源線Wに接続され、端子Bがスイッチ部101の端子Cに接続された構成を示した。しかし、発光素子106の画素電極を陰極とし、対向電極を陽極とした構成の表示装置にも本実施例の構成を容易に応用することもできる。電流線CLj、CLj1に流れる基準電流を定めるために画素領域外部に設けられた電流源以下、参照電流源回路と表記するを模式的に404で示す。1つの参照電流源回路404からの出力電流を用いて、各々の電流線CLに基準電流が流れるようにすることができる。こうして、各電流線を流れる電流のばらつきを抑え、全ての電流線を流れる電流を正確に基準電流に定めることができる。参照電流源回路404によって定められる基準電流を、各電流線CL1~CLxに入力する回路を、切り替え回路と呼び、図18中2405で示す。切り替え回路2405の構成例を、図20に示す。切り替え回路2405は、パルス出力回路2711と、サンプリングパルス線2710_1~2710_xと、スイッチ2701_1~2701_xとを有する。パルス出力回路2711より出力されるパルスサンプリングパルスは、サンプリングパルス線2710_1~2710_xに入力される。サンプリングパルス線2710_1~2710_xに入力された信号によって、スイッチ2701_1~2701_xが順にオンの状態となる。オンの状態のスイッチ2701_1~2701_xを介して、参照電流源回路404が各電流線CL1~CLxと接続される。なお同時に、サンプリングパルスは点順次線CLP1~CLPxにも入力される。例えば、第jのサンプリングパルス線2710_jに入力されたサンプリングパルスによって、電流線CLjと参照電流源回路404が接続され、同時に、点順次線CLPjには、サンプリングパルスが出力されている。ここで、点順次線CLPjに点順次トランジスタ2404が接続されている画素では、点順次トランジスタ2404が導通状態のとき、ある行の信号線GNとGHに入力された信号によって、該信号線GNとGHに接続されている電流入力トランジスタ1403と電流保持トランジスタ1404が導通状態とする。すると、電流保持トランジスタ1404と点順次トランジスタ2404の両方が導通状態となっている画素のみ、電流源容量111に信号を入力することができる。これにより、点順次による画素の設定動作を行うことができる。図19は、図18に示す各画素に配置された電流源回路102の設定動作画素の設定動作を示すタイミングチャートである。図19において、第i行の画素の設定動作を行う期間をSETiで示す。SETiにおいて、第i行の1列目からx列目の画素の設定動作が行われる。そこで、第i行の1列目からx列目の画素の設定動作を、図19中、SETiの1及び2の期間に分けて説明する。SETiの期間1において、信号線GNi及び信号線GHiに入力された信号によって、図18に示す第i行の画素の電流入力トランジスタ1403及び電流保持トランジスタ1404が導通状態となる。その後、各列のCLPとスイッチ2701が1列づつ順次選択されていく。一例としてj行目、つまり、第i行j列の画素の設定動作を説明する。ここで、SETiの期間1において、第i行j列の画素の設定動作を行う期間をSETi,jで示す。SETi,jにおいて切り替え回路2405によって、電流線CLiが参照電流源回路404と接続される。こうして基準電流が電流線CLiを流れる。同時に切り替え回路2405より、点順次線CLPjに入力された信号によって、点順次トランジスタ2404は導通状態となる。図19のタイミングチャートにおいて、CLjで示す期間は、電流線CLjと参照電流源回路404が接続されている期間を示すとする。こうして、SETi,jでは、第i行j列の画素の電流保持トランジスタ1404、点順次トランジスタ2404、電流入力トランジスタ1403が導通状態となる。そのため、第i行j列の画素のカレントトランジスタ1405は、ゲートソース間電圧ゲート電圧と、ソースドレイン間電圧が等しい状態、つまり、飽和領域で動作してドレイン電流を流す。十分時間が経過し定常状態となると、電流源容量111に信号が蓄積されカレントトランジスタ1405を流れるドレイン電流は、電流線CLjを流れる基準電流に定まる。その後、SETi,jが終了すると、第i行j列の画素の点順次トランジスタは非導通状態となる。こうして第i行j列の画素の電流源容量111は、カレントトランジスタ1405が基準電流を流す際のゲート電圧を保持する。以上の動作を1列づつ繰り返していく。SETi,1~SETi,xまで終了すると、第i行の全ての画素の電流源容量111には、電流線CLに流れる基準電流に対応した電荷が保持される。その後、期間2に入る。期間2が終了すると、信号線GNi及び信号線GHiの信号が変化し、第i行の画素の電流入力トランジスタ1403及び電流保持トランジスタ1404が非導通状態となる。なお、図18に示した画素構成の表示装置において、電流保持トランジスタ1404と点順次トランジスタ2404の配置を入れ替えても良いとした。しかし、図18に示した画素構成の表示装置を、図19に示したタイミングチャートに従って駆動させる場合、各画素の点順次トランジスタ2404は、電流保持トランジスタ1404よりも多く、導通状態非導通状態の切り替えが行われる。よって、電流源容量111に保持された電荷に影響を与えないように、導通状態非導通状態の切り替えが少ない電流保持トランジスタ1404の方が、電流源容量111と接続されている構成が好ましい。本実施例では、同一トランジスタ方式の電流源回路を有する画素構成であって、実施の形態2において、図12で示した構成の電流源回路とは異なる構成の電流源回路を用いた画素構成の例を挙げる。始めに、本実施例の電流源回路の構成例を図21に示す。なお、図21において、図12と同じ部分は、同じ符号を用いて示す。本実施例も実施例1と同様に点順次による画素の設定動作が行えるようにした場合のものである。図21において、電流源回路102は、電流源容量111、電流源トランジスタ112、電流入力トランジスタ203、電流保持トランジスタ204、電流停止トランジスタ205、電流線CL、信号線GN、信号線GH、信号線GSの他に、点順次トランジスタ208と点順次線CLPとを有する。図12とは、点順次トランジスタ208を追加した部分が異なる。また、点順次トランジスタ208はnチャネル型とするが、単なるスイッチとして動作するためpチャネル型でもかまわない。電流源トランジスタ112のゲート電極と、電流源容量111の一方の電極は接続されている。また、電流源容量111の他方の電極は、電流源トランジスタ112のソース端子と接続されている。電流源トランジスタ112のソース端子が電流源回路102の端子Aに接続されている。電流源トランジスタ112のゲート電極は、そのドレイン端子と、電流保持トランジスタ204のソースドレイン端子間及び点順次トランジスタ208のソースドレイン端子間を順に介して、接続されている。電流保持トランジスタ204のゲート電極は、信号線GHに接続されている。点順次トランジスタ208のゲート電極は、点順次線CLPに接続されている。電流源トランジスタ112のドレイン端子と電流線CLは、電流入力トランジスタ203のソースドレイン端子間を介して接続されている。電流入力トランジスタ203のゲート電極は、信号線GNに接続されている。また、電流源トランジスタ112のドレイン端子は、電流停止トランジスタ205のソースドレイン端子間を介して端子Bに接続されている。電流停止トランジスタ205のゲート電極は、信号線GSに接続されている。また、上記構成において、電流源トランジスタ112のゲート電極は、電流入力トランジスタ203のソースドレイン端子間を介さず、電流線CLに接続されていても良い。つまり、点順次トランジスタ208のソース端子及びドレイン端子の、電流保持トランジスタ204のソース及びドレイン端子と接続されていない側が、電流線CLに直接接続されている構成でも良い。なお、これに限定されず、電流保持トランジスタ204及び点順次トランジスタ208は、その両方ともが導通状態となった際に、電流源トランジスタ112のゲート電極の電位を電流線CLの電位と等しくするように接続されていれば良い。ここで、電流保持トランジスタ204と点順次トランジスタ208の配置を入れ替えても良い。電流源トランジスタ112のゲート電極は、そのドレイン端子と、電流保持トランジスタ204のソースドレイン端子間及び点順次トランジスタ208のソースドレイン端子間を順に介して、接続されている構成であっても良いし、電流源トランジスタ112のゲート電極とドレイン端子が、点順次トランジスタ208のソースドレイン端子間及び電流保持トランジスタ204のソースドレイン端子間を順に介して、接続されている構成であっても良い。つまり、図21では、図12に対して点順次トランジスタ208を追加しており、それは、電流保持トランジスタ204と直列に接続される。このようにすることにより、電流源容量111は、電流保持トランジスタ204と点順次トランジスタ208の両方が導通状態にならない限り電荷は保持されることになる。このように、点順次トランジスタ208を追加することにより、画素の設定動作を図12の線順次ではなく点順次で行うことができるようになる。図21に示す構成の電流源回路102と、図13に示す構成のスイッチ部101を有する画素100が、x列y行のマトリクス状に配置した画素領域の一部の回路図を、図22に示す。図22において、第i行j列、第i1行j列、第i行j1列、第i1行j1列の4画素のみを代表的に示す。図21及び図13と同じ部分は、同じ符号を用いて示し説明は省略する。なお、第i行、第i1行それぞれの画素行に対応する、走査線をGi、Gi1、消去用信号線をRGi、RGi1、信号線GNをGNi、GNi1、信号線GHをGHi、GHi1、信号線GSをGSi、GSi1と表記する。また、第j列、第j1列それぞれの画素列に対応する、映像信号入力線SをSj、Sj1、電源線WをWj、Wj1、電流線CLをCLj、CLj1、配線WCOをWCOj、WCOj1、点順次線CLPをCLPj、CLPj1と表記する。電流線CLj、CLj1には、画素領域外部より基準電流が入力される。発光素子106の画素電極は端子Dに接続され、対向電極は対向電位が与えられている。図22では、発光素子の画素電極を陽極とし、対向電極を陰極とした構成について示した。つまり、電流源回路の端子Aが電源線Wに接続され、端子Bがスイッチ部101の端子Cに接続された構成を示した。しかし、発光素子106の画素電極を陰極とし対向電極を陽極とした構成の表示装置にも、本実施例の構成を容易に応用することもできる。電流線CLj、CLj1に流れる基準電流を定めるために画素領域外部に設けられた電流源以下、参照電流源回路と表記するを、模式的に404で示す。1つの参照電流源回路404からの出力電流を用いて、各々の電流線CLに基準電流が流れるようにすることができる。こうして、各電流線を流れる電流のばらつきを抑え、全ての電流線を流れる電流を正確に基準電流に定めることができる。参照電流源回路404によって定められる基準電流を、各電流線CL1~CLxに入力する回路を、切り替え回路と呼び、図22中2405で示す。切り替え回路2405の構成例は、実施例1において図20に示したものと同様の構成とすることができる。よって、切り替え回路2405の構成及びその設定動作に関する説明は省略する。なお、図22に示した画素構成の表示装置において、電流保持トランジスタ204と点順次トランジスタ208の配置を入れ替えても良い。しかし、各画素の点順次トランジスタ208は、電流保持トランジスタ204よりも多く、導通状態非導通状態の切り替えが行われる場合が多い。そのときは、電流源容量111に保持された電荷に影響を与えないように、導通状態非導通状態の切り替えが少ない電流保持トランジスタ204の方が、電流源容量111と接続されている構成が好ましい。なお、本実施例では、同一トランジスタ方式の電流源回路の構成例を示したが、マルチゲート方式の電流源回路にも適用できる。すなわち、図57ABにおいて、電流保持トランジスタ804と直列に、点順次トランジスタを配置すればよい。本実施例では、実施の形態2において図14で示した画素構成において、電流線CLと信号線Sとを共有した例を示す。図51は、図14において各画素毎に電流線CLと信号線Sとを共有した構成を示す回路図である。図51において、図14と同じ部分は同じ符号と用いて示し、説明は省略する。図51では図14と異なり、電流入力トランジスタ203が、信号線及び電流線図中、Sj,CLjと表記すると、電流源トランジスタ112のドレイン端子との間に接続されている。また、信号線及び電流線Sj,CLjは、基準電流出力回路405と、信号線駆動回路図示せずより信号が入力されている。信号線及び電流線Sj,CLjと基準電流出力回路405との接続と、信号線及び電流線Sj,CLjと信号線駆動回路との接続とは切り替えられる。図51の画素構成を有する表示装置の駆動方法画像表示動作及び画素の設定動作は、基本的には実施の形態2において、図7、図16及び図40のタイミングチャートを用いて示した方法と同じである。しかし、図51に示す画素構成では、各画素毎に信号線Sと電流線CLを共有しているため、画素に映像信号を入力している間、つまり、アドレス期間Taの間は、どの行の画素の設定動作も行うことができない。よって、本実施例の表示装置は、アドレス期間Taより長い表示期間Tsを有するサブフレーム期間SFにおいても、非表示期間Tusを設ける駆動方法を用いる。そして、アドレス期間Taと重ならない非表示期間Tusにおいて、画素の設定動作を行う。本実施例において示す図51の構成の表示装置では、各画素毎に信号線と電流線をまとめて1本とすることができる。こうして、実施の形態2で示した図14の構成の表示装置と比較して、画素の有する配線の数を減らし表示装置の開口率を上げることができる。このように、信号線Sと電流線CLをまとめることは、別の実施の形態や実施例においても適用できる。本実施例では、カレントミラー方式の電流源回路を有する画素構成であって、実施の形態1や、実施例1において示した構成の電流源回路とは異なる構成の電流源回路を用いた画素構成の例を挙げる。従って図4とは異なる部分について主に説明する。同様な部分は説明を省略する。各画素に配置した電流源回路の構成例を、図38に示す。なお、図38において、図3と同じ部分は、同じ符号を用いて示す。図38において、電流源回路102は、電流源容量111、電流源トランジスタ112、カレントトランジスタ1445、電流入力トランジスタ1443、電流保持トランジスタ1444、電流線CL、信号線GN、信号線GHとによって構成される。電流源トランジスタ112のゲート電極は、電流保持トランジスタ1444のソースドレイン端子間を介してカレントトランジスタ1445のゲート電極と接続されている。電流源トランジスタ112のゲート電極は、電流源容量111の一方の電極と接続されている。電流源容量111の他方の電極は、電流源トランジスタ112のソース端子及びカレントトランジスタ1445のソース端子と接続され、電流源回路102の端子Aに接続されている。また、カレントトランジスタ1445のゲート電極とドレン端子とは接続されている。電流保持トランジスタ1444のゲート電極は、信号線GHに接続されている。カレントトランジスタ1445のドレイン端子と電流線CLは、電流入力トランジスタ1443のソースドレイン端子間を介して接続されている。電流入力トランジスタ1443のゲート電極は、信号線GNに接続されている。また、電流源トランジスタ112のドレイン端子は端子Bに接続されている。なお、上記構成において、電流入力トランジスタ1443を、カレントトランジスタ1445と端子Aの間に配置しても良い。つまり、カレントトランジスタ1445のソース端子が電流入力トランジスタ1443のソースドレイン端子間を介して端子Aに接続され、カレントトランジスタ1445のドレイン端子が電流線CLに接続された構成であってもよい。このように、図38と図4とは、カレントトランジスタ1445のゲートとドレイン端子が直列につながっているかどうか、及び電流源トランジスタ112のゲートとカレントトランジスタ1445のゲートとが直接接続されているかどうかが異なり、それ以外は同様である。つまり、電流源回路の部分は画素の設定動作時には、図61aのようになり発光時には、図61bのようになっていればよい。つまり、そのように、配線やスイッチが接続されていればよい。よって、図70のようになっていてもよい。図38に示す構成の電流源回路102と、図13に示す構成のスイッチ部101を有する画素100が、x列y行のマトリクス状に配置した画素領域の一部の回路図を図39に示す。図39において、第iiは自然数行jjは自然数列、第i1行j列、第i行j1列、第i1行j1列の4画素のみを代表的に示す。図38及び図13と同じ部分は、同じ符号を用いて示し、説明は省略する。なお、第i行、第i1行それぞれの画素行に対応する、走査線GをGi、Gi1、消去用信号線をRGi、RGi1、信号線GNをGNi、GNi1、信号線GHをGHi、GHi1と表記する。また、第j列、第j1列それぞれの画素列に対応する、映像信号入力線SをSj、Sj1、電源線WをWj、Wj1、電流線CLをCLj、CLj1、配線WCOをWCOj、WCOj1と表記する。電流線CLj、CLj1には、画素領域外部より基準電流が入力される。また、発光素子106の画素電極は端子Dに接続され、対向電極は対向電位が与えられている。本実施例では、カレントミラー方式の電流源回路を有する画素構成であって、実施の形態1や、実施例1、実施例4とは異なる構成の電流源回路を用いた画素構成の例を挙げる。本実施例では実施例4の回路に点順次トランジスタを追加することにより画素の設定動作を点順次で行なうようにする。従って、実施例1や実施例4と同様な部分は説明を省略する。各画素に配置した電流源回路の構成例を、図44に示す。なお、図44において、図38と同じ部分は、同じ符号を用いて示し説明は省略する。図44において、電流源回路102は、電流源容量111、電流源トランジスタ112、カレントトランジスタ1445、電流入力トランジスタ1443、電流保持トランジスタ1444、電流線CL、信号線GN、信号線GHの他に、点順次トランジスタ1448と点順次線CLPとを有する。また、点順次トランジスタ1448はnチャネル型とするが、単なるスイッチとして動作するためpチャネル型でもかまわない。電流源トランジスタ112のゲート電極は、電流保持トランジスタ1444のソースドレイン端子間及び点順次トランジスタ1448のソースドレイン端子間を順に介して、カレントトランジスタ1445のゲート電極と接続されている。電流保持トランジスタ1444のゲート電極は信号線GHに接続されている。点順次トランジスタ1448のゲート電極は、点順次線CLPに接続されている。電流源トランジスタ112のゲート電極は、電流源容量111の一方の電極と接続されている。また、カレントトランジスタ1445のゲート電極とドレン端子とは接続されている。電流源容量111の他方の電極は、電流源トランジスタ112のソース端子及びカレントトランジスタ1445のソース端子と接続され、電流源回路102の端子Aに接続されている。また、電流源トランジスタ112のドレイン端子は、端子Bに接続されている。カレントトランジスタ1445のドレイン端子と電流線CLは、電流入力トランジスタ1443のソースドレイン端子間を介して接続されている。電流入力トランジスタ1443のゲート電極は、信号線GNに接続されている。ここで、電流保持トランジスタ1444と点順次トランジスタ1448の配置を入れ替えても良い。カレントトランジスタ1445のゲート電極と電流源容量111とが、電流保持トランジスタ1444のソースドレイン端子間及び点順次トランジスタ1448のソースドレイン端子間を順に介して、接続されている構成であっても良いし、カレントトランジスタ1445のゲート電極と電流源容量111とが、点順次トランジスタ1448のソースドレイン端子間及び電流保持トランジスタ1444のソースドレイン端子間を順に介して、接続されている構成であっても良い。図44に示す構成の電流源回路102と、図13に示す構成のスイッチ部101を有する画素100が、x列y行のマトリクス状に配置した画素領域の一部の回路図を図45に示す。図45において、第iiは自然数行jjは自然数列、第i1行j列、第i行j1列、第i1行j1列の画素の4画素のみを代表的に示す。図44及び図13と同じ部分は、同じ符号を用いて示し説明は省略する。なお、第i行、第i1行それぞれの画素行に対応する、走査線GをGi、Gi1、消去用信号線をRGi、RGi1、信号線GNをGNi、GNi1、信号線GHをGHi、GHi1と表記する。また、第j列、第j1列それぞれの画素列に対応する、映像信号入力線SをSj、Sj1、電源線WをWj、Wj1、電流線CLをCLj、CLj1、配線WCOをWCOj、WCOj1、点順次線CLPをCLPj、CLPj1と表記する。電流線CLj、CLj1には、画素領域外部より基準電流が入力される。また、発光素子106の画素電極は、端子Dに接続され、対向電極は、対向電位が与えられている。本実施例では、同一トランジスタ方式の電流源回路を有する画素構成であって、実施の形態2において示した構成の電流源回路とは異なる構成の電流源回路を用いた画素構成の例を挙げる。従って、実施の形態2とは異なる部分について主に説明する。同様な部分については説明を省略する。各画素に配置した電流源回路の構成例を、図41に示す。なお、図41において、図3と同じ部分は同じ符号を用いて示す。図41において、電流源回路102は、電流源容量111、電流源トランジスタ112、電流入力トランジスタ1483、電流保持トランジスタ1484、電流基準トランジスタ1488、発光トランジスタ1486、電流線CL、信号線GN、信号線GH、信号線GC、信号線GE、電流基準線SCLとによって構成される。図41において、電流源トランジスタ112をpチャネル型とした例を示す。なお、電流源トランジスタ112をnチャネル型とする場合も、図3Cに示した構造に従って容易に応用することができる。そのときの回路図を図25に示す。電流入力トランジスタ1483、電流保持トランジスタ1484、電流基準トランジスタ1488、発光トランジスタ1486はnチャネル型とするが、単なるスイッチとして動作するためpチャネル型でもかまわない。図41において、電流源トランジスタ112のゲート電極と、電流源容量111の一方の電極は接続されている。また、電流源容量111の他方の電極は、電流源トランジスタ112のソース端子と接続されている。電流源トランジスタ112のソース端子が、発光トランジスタ1486のソースドレイン端子間を介して、電流源回路102の端子Aに接続されている。電流源トランジスタ112のゲート電極とドレイン端子は、電流保持トランジスタ1484のソースドレイン端子間を介して、接続されている。電流保持トランジスタ1484のゲート電極は、信号線GHに接続されている。電流源トランジスタ112のドレイン端子と電流基準線SCLは、電流基準トランジスタ1488のソースドレイン端子間を介して接続されている。電流基準トランジスタ1488のゲート電極は、信号線GCに接続されている。電流源トランジスタ112のソース端子と電流線CLは、電流入力トランジスタ1483のソースドレイン端子間を介して接続されている。電流入力トランジスタ1483のゲート電極は、信号線GNに接続されている。また、電流源トランジスタ112のドレイン端子は、端子Bに接続されている。また、上記構成において、電流保持トランジスタ1484のソース端子及びドレイン端子の、電流源トランジスタ112のゲート電極と接続されていない側が、電流基準線SCLに直接接続されている構成でも良い。なお、これに限定されず、電流保持トランジスタ1484は、導通状態となった際に、電流源トランジスタ112のゲート電極の電位を電流基準線SCLの電位と等しくするように接続されていれば良い。つまり図65のように、画素の設定動作時には図65aとなり、画像表示時には図65bとなっていればよい。つまり、そのように、配線やスイッチが接続されていればよい。従って図71のようになっていてもよい。また、電流源トランジスタ112と端子Bが新たなトランジスタここでは、電流停止トランジスタと呼ぶを介して接続される構成であってもよい。このトランジスタは、電流基準トランジスタ1488が導通状態のとき非導通状態となり、非導通状態のとき導通状態となる。またあるいは、電流基準トランジスタ1488と電流基準線SCLを省いてもよい。その場合は、画素の設定動作時には、端子Bを通って発光素子106へ電流が流れていくことになる。次に、本実施例のスイッチ部の構成について述べる。スイッチ部の構成としては、実施の形態1において図13等に示したものと同様の構成とし説明は省略する。ただし、消去トランジスタ304は、他のトランジスタ、例えば、発光トランジスタ1486や電流停止トランジスタなどと兼用することができる。図41に示した構成の電流源回路102と、図13に示した構成のスイッチ部101を有する画素100が、マトリクス状に配置した画素領域の一部の回路図を、図42に示す。なお、本発明では、図1において、電流源回路とスイッチ部の接続を入れ替えてもよい。つまり、電源線とスイッチ部101がつながり、それに電流源回路102がつながっていてもよい。従って、図41のように、電源線-電流源回路-スイッチ部-発光素子という接続法だけでなく、例えば、電源線-スイッチ部-電流源回路-発光素子という接続法にしてもよい。図42において、第i行j列、第i1行j列、第i行j1列、第i1行j1列の画素の4画素のみを代表的に示す。図41及び図13と同じ部分は、同じ符号を用いて示し、説明は省略する。なお、第i行、第i1行それぞれの画素行に対応する、走査線をGi、Gi1、消去用信号線をRGi、RGi1、信号線GNをGNi、GNi1、信号線GHをGHi、GHi1、信号線GCをGCi、GCi1、信号線GEをGEi、GEi1と表記する。また、第j列、第j1列それぞれの画素列に対応する、映像信号入力線SをSj、Sj1、電源線WをWj、Wj1、電流線CLをCLj、CLj1、電流基準線SCLをSCLj、SCLj1、配線WCOをWCOj、WCOj1と表記する。電流線CLj、CLj1には、画素領域外部より基準電流が入力される。発光素子106の画素電極は端子Dに接続され、対向電極は対向電位が与えられている。図42では、発光素子の画素電極を陽極とし、対向電極を陰極とした構成について示した。つまり、電流源回路の端子Aが電源線Wに接続され、端子Bがスイッチ部101の端子Cに接続された構成を示した。しかし、発光素子106の画素電極を陰極とし、対向電極を陽極とした構成の表示装置にも、本実施例の構成を容易に応用することもできる。また図42において、駆動トランジスタ302は、単なるスイッチとして機能するのでnチャネル型でもpチャネル型でもどちらでも良い。ただし、駆動トランジスタ302は、そのソース端子の電位が固定された状態で動作するのが好ましい。そのため、図42に示すような発光素子106の画素電極を陽極とし、対向電極を陰極とした構成では、駆動トランジスタ302はpチャネル型のほうが好ましい。一方、発光素子106の画素電極を陰極とし、対向電極を陽極とした構成では、駆動トランジスタ302はnチャネル型のほうが好ましい。なお、図42において、各画素の配線WCOと電源線Wとは、同じ電位に保たれていてもよいため、共用することができる。また、異なる画素間の配線WCO同士、電源線W同士、配線WCOと電源線Wも共用することができる。また、電流基準線SCLは、信号線や走査線ような別の配線と共用することにより、削除することも可能である。このとき、自分の行の配線でも、別の行の配線でも、どちらでもよい。つまり、電流基準線SCLとして使用しないとき画素の設定動作を行っていないときに、例えばパルス信号が入力されることがあっても、電流基準線SCLとして使用するとき画素の設定動作を行っているときに、ある一定の電位にあるような配線なら、どのような配線でも共用できる。なお、前述した構成のスイッチ部や電流源回路を有する画素において、各配線を共有する具体例を図76、図77に示す。図76A~D及び図77A~Dにおいて、信号線GNと信号線GCは共有され、配線WCOと電源線Wは共有されている。また、発光トランジスタ1486は、消去トランジスタ304を用いることによって省略している。特に、図76Aでは、電流保持トランジスタ1484のソース端子又はドレイン端子で、電流源容量111の一方の電極と接続されていない側は、電流基準線SCLに直接接続されている。消去トランジスタ304が電流源トランジスタ112及び駆動トランジスタ302と直列に接続されている。図76Cでは、図76Aに示した構成とは、電流基準トランジスタ1488及び電流入力トランジスタ1483の極性が異なっている。なお、信号線GHも信号線GC及び信号線GNと共有されている。図76Dでは、電源線Wがスイッチ部101、電流源回路102を順に介して発光素子106と接続される構成である。図77Aでは、電流源トランジスタ112はnチャネル型である。図77Bでは、電流源トランジスタ112はnチャネル型であり、電流保持トランジスタ1484のソース端子又はドレイン端子で、電流源容量111の一方の電極と接続されていない側は、電流線CLに直接接続されている。図77Cでは、図77Bに示した構成とは、電流基準トランジスタ1488及び電流入力トランジスタ1483の極性が異なっている。なお、信号線GHも信号線GC及び信号線GNと共有されている。図77Dでは、電流基準線SCLのかわりに、1本前の走査線Gi-1を用いている。このように、配線の共有、トランジスタの共有や極性や位置、スイッチ部と電流源回路の位置、スイッチ部や電流源回路の中の構成、などをいろいろと変えて、さらに、その組み合わせ方を変えることにより、容易に様々な回路を実現できる。よって、図76、図77の回路例に限定されず、様々な回路例を構成できる。基準電流出力回路405や参照電流源回路404に関しては、実施の形態1において説明したものと同様であり説明は省略する。図42に示した構成の画素を有する表示装置の駆動方法を説明する。画像表示動作については実施の形態1において図7を用いて説明したのと同様である。異なるのは、発光トランジスタ1486、電流入力トランジスタ1483及び電流基準トランジスタ1488についての動作である。点灯期間中は発光トランジスタ1486が導通状態となって、電流入力トランジスタ1483が非導通状態となっている。画素への設定期間中は発光トランジスタ1486が非導通状態となって電流入力トランジスタ1483が導通状態となっている。非点灯期間中はただし画素への設定期間中は除く、電流入力トランジスタ1483は非導通状態であり、発光トランジスタ1486はどちらでもよい。なお、発光トランジスタ1486を消去トランジスタと兼用にして、発光トランジスタ1486を非導通状態にしてもよい。そして、電流基準トランジスタ1488が存在する場合は、点灯期間中には電流基準トランジスタ1488は非導通状態になっている必要がある。その理由は電流基準線SCLの方に電流が流れてしまい、発光素子に流れる電流量が変わってしまうためである。非点灯期間中は電流基準トランジスタ1488の状態は導通してもしていなくてもどちらでもよい。ただし、電流基準線SCLと発光素子106の対向電極の電圧を調整することにより、発光素子106に逆バイアス電圧が加わるようにすることができる。また、もし電流源トランジスタ112と端子Bの間に新たなトランジスタここでは、電流停止トランジスタと呼ぶが入っている場合は、点灯期間中には、電流停止トランジスタは導通状態にしておく必要がある。なぜなら非導通状態にしておくと、発光素子106に電流が流れないからである。また、画素の設定期間中は電流停止トランジスタは非導通状態にしておく。非点灯期間中は、電流停止トランジスタは導通していてもいなくてもどちらでもよいが非導通状態にすることにより、消去トランジスタと兼用することができる。以上の点を除けば、実施の形態1と同様である。次に、画素の設定動作を説明する。これは、実施の形態2とほとんど同じである。例として、第i行の画素に設定動作が行なわれるとする。電流線CLに基準電流I0が流れる。基準電流I0は、電流入力トランジスタ1483、電流源トランジスタ112、電流基準トランジスタ1488が導通状態となるので、それらを介して、電流線CLと電流基準線SCLとの間を流れる。なお、このとき発光トランジスタ1486は非導通状態となっている。また、端子Bにより先には、電流が流れないような状態になっているとする。あるいは、電流停止トランジスタがある場合はそれが非導通状態となり、端子Bより先には電流が流れないようにする。こうして、電流源トランジスタ112に基準電流I0が流れる。電流源トランジスタ112のゲート電極とドレイン端子とは、導通状態となった電流保持トランジスタ1484を介して接続されている。そのため、電流源トランジスタ112は、ゲートソース間電圧ゲート電圧と、ソースドレイン間電圧が等しい状態、つまり、飽和領域で動作し、ドレイン電流を流す。電流源トランジスタ112を流れるドレイン電流は、電流線CLを流れる基準電流I0に定まる。こうして、電流源容量111は、電流源トランジスタ112が基準電流I0を流す際のゲート電圧を保持する。なお、電流基準線SCLと電流基準トランジスタ1488がない場合は、I0は端子Bから先に流れていく。よって、その場合は発光素子106に流れていくことになる。もし、長期間流れると輝度に影響を与えてしまうため望ましくない。またI0が発光素子106に流れると、発光素子106の電位を変化させるのに多くの時間がかかる。その結果画素の設定動作にも時間がかかる。電流線CLに流れる基準電流I0に対応した電荷を電流源容量111が保持し終わると、信号線GHiの信号が変化し、電流保持トランジスタ1484が非導通状態となる。これにより、画素の電流源容量111に電荷が保持される。この後、信号線GNi及び信号線GCiの信号が変化し、第i行の画素の電流入力トランジスタ1483及び電流基準トランジスタ1488は非導通状態となる。こうして、第i行の画素の電流源トランジスタ112は、ゲート電圧が保持されたまま、電流線CL及び電流基準線SCLとの接続が切断される。また同時に、信号線GEiの信号が変化し、発光トランジスタ1486は導通状態となる。この様にして、第i行の各画素の設定動作が行われる。その後、各画素の電流源回路102において、端子Aと端子Bの間に電圧が印加されると、電流源トランジスタ112のソースドレイン間には、基準電流画素基準電流が流れる。なお、図42で示した画素部の構成において、信号線GN、信号線GH、信号線GC、信号線GE、走査線G、消去用信号線RGなどは、駆動のタイミングなどを考慮して共有することができる。例えば、信号線GHiと信号線GNiとを共有することができる。この場合、電流入力トランジスタ1483を非導通状態とするタイミングと電流保持トランジスタ1484を非導通状態とするタイミングが全く同じであり、画素の設定動作上問題ない。別の例としては、信号線GEiと信号線GNiとを共有することができる。この場合、電流入力トランジスタ1483の極性と異なる極性の発光トランジスタ1486を用いる。こうして、電流入力トランジスタ1483のゲート電極と発光トランジスタ1486のゲート電極に同じ信号を入力した際に、一方のトランジスタを導通状態とし、他方のトランジスタを非導通状態とすることができる。また、電流停止トランジスタを追加した場合は、それと電流基準トランジスタ1488の極性を逆にして、ゲート電極同士を接続することにより配線を共有できる。マルチゲート方式2の電流源回路について述べる。なお、説明には図58を参照する。図58Aにおいて図3と同じ部分は同じ符号を用いて示す。マルチゲート方式2の電流源回路の構成要素について説明する。マルチゲート方式2の電流源回路は、電流源トランジスタ112と発光トランジスタ886を有する。また、スイッチとして機能する電流入力トランジスタ883、電流保持トランジスタ884、電流基準トランジスタ888を有する。ここで、電流源トランジスタ112、発光トランジスタ886、電流入力トランジスタ883、電流保持トランジスタ884、電流基準トランジスタ888は、pチャネル型でもnチャネル型でもよい。但し、電流源トランジスタ112と発光トランジスタ886は、同じ極性である必要がある。ここでは、電流源トランジスタ112及び発光トランジスタ886がnチャネル型の例を示す。電流源トランジスタ112と発光トランジスタ886は、電流特性が等しいことが望まれる。さらに、電流源トランジスタ112のゲート電位を保持する電流源容量111を有する。また、電流入力トランジスタ883のゲート電極に信号を入力する信号線GNと、電流保持トランジスタ884のゲート電極に信号を入力する信号線GHを有する。更に、制御信号が入力される電流線CLと、一定の電位に保たれる電流基準線SCLとを有する。なお、電流源容量111は、トランジスタのゲート容量などを利用することにより省略することが可能である。これらの構成要素の接続関係を説明する。電流源トランジスタ112のソース端子は端子Bに接続されている。電流源トランジスタ112のソース端子は、電流基準トランジスタ888を介して電流基準線SCLに接続されている。電流源トランジスタ112のドレイン端子は、発光トランジスタ886のソース端子に接続されている。電流源トランジスタ112のドレイン端子は、電流入力トランジスタ883を介して電流線CLに接続されている。電流源トランジスタ112のゲート電極とソース端子は、電流源容量111を介して接続されている。電流源トランジスタ112のゲート電極と発光トランジスタ886のゲート電極は接続され、電流保持トランジスタ884を介して電流線CLと接続されている。発光トランジスタ886のドレイン端子は、端子Aに接続されている。なお、図58Aにおいて、電流保持トランジスタ884の配置を変え、図58Bに示すような回路構成としてもよい。図58Bでは、電流保持トランジスタ884は、電流源トランジスタ112のゲート電極とドレイン端子の間に接続されている。次いで、上記マルチゲート方式2の電流源回路の設定方法について説明する。なお図58Aと図58Bでは、その設定動作は同様である。ここでは図58Aに示す回路を例に、その設定動作について説明する。説明には図58C~図58Fを用いる。マルチゲート方式2の電流源回路では、図58C~図58Fの状態を順に経て設定動作が行われる。説明では簡単のため、電流入力トランジスタ883、電流保持トランジスタ884、電流基準トランジスタ888をスイッチとして表記した。ここで、電流源回路を設定する制御信号は、制御電流である例を示す。また図において、電流が流れる経路を太矢印で示す。図58Cに示す期間TD1において、電流入力トランジスタ883、電流保持トランジスタ884及び電流基準トランジスタ888を導通状態とする。なお、この際発光トランジスタ886は非導通状態である。これは、導通状態となった電流保持トランジスタ884及び電流入力トランジスタ883によって、発光トランジスタ886のソース端子とゲート電極の電位が等しく保たれているためである。つまり、ソースゲート間電圧がゼロのとき非導通状態となるトランジスタを発光トランジスタ886に用いれば、期間TD1において発光トランジスタ886を自動的に非導通状態とすることができる。こうして、図示した経路より電流が流れて、電流源容量111に電荷が保持される。図58Dに示す期間TD2において、保持された電荷によって電流源トランジスタ112のゲートソース間電圧が閾値電圧以上となる。すると、電流源トランジスタ112にドレイン電流が流れる。図58Eに示す期間TD3において、十分時間が経過し定常状態となると、電流源トランジスタ112のドレイン電流が制御電流に定まる。こうして、制御電流をドレイン電流とする際のゲート電圧が、電流源容量111に保持される。その後、電流保持トランジスタ884が非導通状態となると、電流源容量111に保持された電荷が発光トランジスタ886のゲート電極にも分配される。こうして、電流保持トランジスタ884が非導通状態となると同時に、自動的に発光トランジスタ886が導通状態となる。図58Fに示す期間TD4において、電流基準トランジスタ888及び電流入力トランジスタ883が非導通状態となる。こうして、画素に制御電流が入力されなくなる。なお、電流保持トランジスタ884を非導通状態とするタイミングは、電流入力トランジスタ883を非導通状態とするタイミングに対して、早いか又は同時であることが好ましい。これは、電流源容量111に保持された電荷を放電させないようにするためである。期間TD4の後、端子Aと端子Bの間の電圧が印加されると、電流源トランジスタ112及び発光トランジスタ886を介して、一定の電流が出力される。つまり、電流源回路102が制御電流を出力する際は、電流源トランジスタ112と発光トランジスタ886が、1つのマルチゲート型トランジスタのように機能する。そのため、入力する制御電流に対して、出力する一定電流の値を小さく設定することができる。こうして、電流源回路の設定動作を速くすることができる。そのため、発光トランジスタ886と電流源トランジスタ112の極性は同じとする必要がある。発光トランジスタ886と電流源トランジスタ112の電流特性は同じとすることが望ましい。これは、マルチゲート方式2を有する各電流源回路102において、発光トランジスタ886と電流源トランジスタ112の特性が揃っていない場合、出力電流にばらつきを生じるためである。なお、マルチゲート方式2の電流源回路では、制御電流が入力され対応するゲート電圧に変換するトランジスタ電流源トランジスタ112も用いて、電流源回路102からの電流を出力している。カレントミラー方式の電流源回路では、制御電流が入力され対応するゲート電圧に変換するトランジスタカレントトランジスタと、該ゲート電圧をドレイン電流に変換するトランジスタ電流源トランジスタが全く別であった。よって、カレントミラー方式の電流源回路よりは、トランジスタの電流特性ばらつきが電流源回路102の出力電流へ与える影響を低減することができる。なお、設定動作の際の期間TD1~期間TD3において端子Bに電流を流す場合は、電流基準線SCL及び電流基準トランジスタ888は必要ない。或いは、電流基準線SCLは、走査線ような別の配線と共用することにより、削除することも可能である。このとき、自行の配線でも他行の配線でもどちらでもよい。つまり、電流基準線SCLとして使用しないとき画素の設定動作を行っていないときに、例えばパルス信号が入力されることがあっても、電流基準線SCLとして使用するとき画素の設定動作を行っているときに、ある一定の電位にあるような配線ならどのような配線でも共用できる。マルチゲート方式2の電流源回路の各信号線は、共有することができる。例えば、電流入力トランジスタ883と電流保持トランジスタ884は、同じタイミングで導通状態非導通状態が切り替えられれば動作上問題無い。そのため、電流入力トランジスタ883と電流保持トランジスタ884の極性を同じとし、信号線GHと信号線GNを共有することができる。また、電流基準トランジスタ888と電流入力トランジスタ883は、同じタイミングで導通状態非導通状態が切り替えられれば動作上問題無い。そのため、電流基準トランジスタ888と電流入力トランジスタ883の極性を同じとし、信号線GNと信号線GCを共有することができる。マルチゲート方式2において、電流源回路の部分は画素の設定動作時には、図64aのようになり発光時には、bのようになっていればよい。つまり、そのように、配線やスイッチが接続されていればよい。よって、図69のようになっていてもよい。なお、前述した構成のスイッチ部や電流源回路を有する画素において、各配線を共有する具体例を図75に示す。図75A~Dにおいて、信号線GNと信号線GCは共有され、配線WCOと電源線Wは共有されている。特に、図75Aでは、電流保持トランジスタ884のソース端子又はドレイン端子で、電流源容量111の一方の電極と接続されていない側は、電流線CLに直接接続されている。また、消去トランジスタ304が電流源トランジスタ112及び駆動トランジスタ302と直列に接続されている。図75Bでは、電流源トランジスタ112のソース端子と駆動トランジスタ302のソース端子又はドレイン端子との接続を選択する位置に、消去トランジスタ304が接続されている。図75Cでは、図75Bに示した構成とは、電流入力トランジスタ883と電流基準トランジスタ888の極性が異なっている。なお、信号線GHも信号線GC及び信号線GNと共有されている。図75Dでは、電源線Wがスイッチ部101、電流源回路102を順に介して発光素子106と接続される構成である。なお、電流基準線SCLの電位を調節することにより、電流基準トランジスタ888がオンのとき、発光素子106に逆バイアス電圧を加えることができる。このように、配線の共有、トランジスタの共有や極性や位置、スイッチ部と電流源回路の位置、スイッチ部や電流源回路の中の構成、などをいろいろと変えて、さらに、その組み合わせを変えることにより容易に様々な回路を実現できる。実施の形態1で示したようなカレントミラー方式の電流源回路では、発光素子に入力される信号は、画素に入力される制御電流を所定の倍率で増減した電流である。そのため、制御電流をある程度大きく設定することが可能となる。よって、各画素の電流源回路の設定動作を早く行うことが可能である。しかし、電流源回路が有するカレントミラー回路を構成するトランジスタの電流特性がばらつくと、画像表示がばらつく問題がある。一方、同一トランジスタ方式の電流源回路では、発光素子に入力される信号は、画素に入力される制御電流の電流値と等しい。同一トランジスタ方式の電流源回路では、制御電流が入力されるトランジスタと、発光素子に電流を出力するトランジスタが同一である。そのため、トランジスタの電流特性のばらつきによる画像むらは低減される。これに対してマルチゲート方式の電流源回路では、発光素子に入力される信号は、画素に入力される制御電流を所定の倍率で増減した電流である。そのため、制御電流をある程度大きく設定することが可能となる。よって、各画素の電流源回路の設定動作を早く行うことが可能である。また、制御電流が入力されるトランジスタと、発光素子に電流を出力するトランジスタの一部を共有している。そのため、トランジスタの電流特性のばらつきによる画像むらは、カレントミラー方式の電流源回路と比較して低減される。次いで、マルチゲート方式の電流源回路の場合の設定動作と、スイッチ部の動作との関連を以下に示す。マルチゲート方式の電流源回路の場合、制御電流が入力される間は、一定電流を出力することができない。そのため、スイッチ部の動作と電流源回路の設定動作を同期させて行う必要が生じる。例えば、スイッチ部がオフの状態にのみ、電流源回路の設定動作を行うことが可能である。つまり、同一トランジスタ方式とほぼ同様である。従って、画像表示動作スイッチ部の駆動動作と、電流源回路の設定動作画素の設定動作も、同一トランジスタ方式とほぼ同様であるため説明は省略する。本実施例では、同一トランジスタ方式の電流源回路を有する画素構成であって、実施例6で述べた回路を点順次可能にした場合について説明する。従って、重複する部分の説明を省略する。各画素に配置した電流源回路の構成例を、図47に示す。なお、図47において、図41と同じ部分は、同じ符号を用いて示し説明は省略する。図47において、電流源回路102は、電流源容量111、電流源トランジスタ112、電流入力トランジスタ1483、電流保持トランジスタ1484、電流基準トランジスタ1488、発光トランジスタ1486、電流線CL、信号線GN、信号線GH、信号線GC、信号線GE、電流基準線SCLの他に、点順次トランジスタ1490と点順次線CLPとを有する。また、点順次トランジスタ1490はnチャネル型とするが、単なるスイッチとして動作するためpチャネル型でもかまわない。電流源トランジスタ112のゲート電極は、電流源容量111の一方の電極は接続されている。また、電流源容量111の他方の電極は、電流源トランジスタ112のソース端子と接続されている。電流源トランジスタ112のソース端子が、発光トランジスタ1486のソースドレイン端子間を介して、電流源回路102の端子Aに接続されている。電流源トランジスタ112のゲート電極は、そのドレイン端子と、電流保持トランジスタ1484のソースドレイン端子間及び点順次トランジスタ1490のソースドレイン端子間を順に介して、接続されている。電流保持トランジスタ1484のゲート電極は、信号線GHに接続されている。点順次トランジスタ1490のゲート電極は、点順次線CLPに接続されている。電流源トランジスタ112のドレイン端子と電流基準線SCLは、電流基準トランジスタ1488のソースドレイン端子間を介して接続されている。電流基準トランジスタ1488のゲート電極は、信号線GCに接続されている。電流源トランジスタ112のソース端子と電流線CLは、電流入力トランジスタ1483のソースドレイン端子間を介して接続されている。電流入力トランジスタ1483のゲート電極は、信号線GNに接続されている。また、電流源トランジスタ112のドレイン端子は、端子Bに接続されている。上記構成において、点順次トランジスタ1490のソース端子及びドレイン端子の電流保持トランジスタ1484のソース及びドレイン端子と接続されていない側が、電流基準線SCLに直接接続された構成であっても良い。勿論、これに限定されず、電流保持トランジスタ1484及び点順次トランジスタ1490は、その両方共が導通状態となった際に、電流源トランジスタ112のゲート電極の電位を電流基準線SCLの電位と等しくするように接続されていれば良い。電流保持トランジスタ1484と点順次トランジスタ1490の配置を入れ替えても良い。電流源容量111は、電流保持トランジスタ1484のソースドレイン端子間及び点順次トランジスタ1490のソースドレイン端子間を順に介して、電流源トランジスタ112のドレイン端子と接続されている構成であっても良いし、電流源容量111は、点順次トランジスタ1490のソースドレイン端子間及び電流保持トランジスタ1484のソースドレイン端子間を順に介して、電流源トランジスタ112のドレイン端子と接続されている構成であっても良い。図47に示す構成の電流源回路102と、図13に示す構成のスイッチ部101を有する画素100が、x列y行のマトリクス状に配置した画素領域の一部の回路図を図48に示す。図48において、第i行j列、第i1行j列、第i行j1列、第i1行j1列の4画素のみを代表的に示す。図41及び図13と同じ部分は、同じ符号を用いて示し、説明は省略する。なお、第i行、第i1行それぞれの画素行に対応する、走査線をGi、Gi1、消去用信号線をRGi、RGi1、信号線GNをGNi、GNi1、信号線GHをGHi、GHi1、信号線GCをGCi、GCi1、信号線GEをGEi、GEi1と表記する。また、第j列、第j1列それぞれの画素列に対応する、映像信号入力線SをSj、Sj1、電源線WをWj、Wj1、電流線CLをCLj、CLj1、電流基準線SCLをSCLj、SCLj1、配線WCOをWCOj、WCOj1、点順次線CLPをCLPj、CLPj1と表記する。電流線CLj、CLj1には、画素領域外部より基準電流が入力される。106は発光素子である。発光素子106の画素電極は端子Dに接続され、対向電極は、対向電位が与えられている。なお、本実施例では、同一トランジスタ方式の電流源回路の構成例を示したが、マルチゲート方式の電流源回路にも適用できる。すなわち、図58ABにおいて、電流保持トランジスタ884と直列に点順次トランジスタを配置すればよい。本実施例では、実施の形態2において図14で示した画素構成に関し、各画素の電流源トランジスタ112をnチャネル型で構成した例を示す。ここでは、発光素子106の画素電極を陽極とし、対向電極を陰極とした例を示す。従って実施の形態2と重複する部分の説明は省略する。図52に、本実施例の画素構成を示す回路図を示す。なお、図52において、図14と同じ部分は同じ符号を用いて示す。図52において電流源回路102は、電流源容量111、電流源トランジスタ112、電流入力トランジスタ203、電流保持トランジスタ204、電流停止トランジスタ205、電流線CL、信号線GN、信号線GH、信号線GSとによって構成される。電流源トランジスタ112のゲート電極と、電流源容量111の一方の電極は接続されている。また、電流源容量111の他方の電極は、電流源トランジスタ112のソース端子と接続されている。電流源トランジスタ112のソース端子が電流停止トランジスタ205を介して、電流源回路102の端子Bに接続されている。電流停止トランジスタ205のゲート電極は、信号線GSに接続されている。電流源トランジスタ112のゲート電極とドレイン端子は、電流保持トランジスタ204のソースドレイン端子間を介して、接続されている。電流保持トランジスタ204のゲート電極は、信号線GHに接続されている。電流源トランジスタ112のソース端子と電流線CLは、電流入力トランジスタ203のソースドレイン端子間を介して接続されている。電流入力トランジスタ203のゲート電極は、信号線GNに接続されている。また、電流源トランジスタ112のドレイン端子は、端子Aに接続されている。この際図3で説明したように、電流源容量111の接続先を変更してもよい。つまり、画素への設定動作により電流源容量111の保持したVgsと実際に発光するときのVgsがかわらないようにすればよい。そのための一例としては、電流源トランジスタ112のゲート電極とソース端子の間に電流源容量111を接続すればよい。つまり、電流源回路の部分は画素の設定動作時には、図66aのようになり発光時には、図66bのようになっていればよい。図52においてスイッチ部101は、実施の形態1で図13で示した構成とほぼ同じであるが、駆動トランジスタ302もnチャネル型で構成した例を示した。このように、本実施例において図52で示した構成の画素では、画素を構成するトランジスタを全てnチャネル型とすることができる。このように、単極性のトランジスタで回路を構成すれば、トランジスタを作製する上での手順を省きコストを低くすることが可能となる。本実施例は、他の実施の形態及び実施例と自由に組み合わせて実施することが可能である。本実施例では、実施の形態1において図5で示した画素構成において、各画素に配置したカレントトランジスタ1405を複数の画素で共有した例を示す。図53は、本実施例の画素構成を示す回路図である。なお、図53において図5と同じ部分は同じ符号を用いて示し、説明は省略する。図53において、第i行j列の画素と、第i1行j列の画素のカレントトランジスタ1405を共有している。また、第i行j1列の画素と、第i1行j1列の画素のカレントトランジスタ1405を共有している。図53では、2画素でカレントトランジスタ1405を共有した例を示した。なお、これに限定されず、一般に、複数の画素でカレントトランジスタ1405を共有することができる。上記構成によって、1画素あたりに配置されたトランジスタの数及び信号線の数を減らすことができる。こうして、開口率の高い表示装置が得られる。本実施例は、他の実施の形態や実施例と自由に組み合わせて実施することが可能である。本実施例では、本発明の表示装置の画素に信号を入力する、駆動回路の構成例を示す。図54は、信号線駆動回路の構成を示すブロック図である。図54において信号線駆動回路5400は、シフトレジスタ5401と、第1のラッチ回路5402と、第2のラッチ回路5403とによって構成されている。シフトレジスタ5401の出力したサンプリングパルスに従って、第1のラッチ回路5402は映像信号VDを保持する。ここで、第1のラッチ回路5402に入力される映像信号VDは、表示装置に入力されたデジタルビデオ信号を、時間分割階調方式で表示を行うために加工した信号である。表示装置に入力されたデジタルビデオ信号は、時分割階調映像信号処理回路5410によって映像信号VDに変換され、信号線駆動回路5400の第1のラッチ回路5402に入力される。第1のラッチ回路5402に、1水平期間分の映像信号VDが保持されると、第2のラッチ回路5403にラッチパルスLPが入力される。こうして、第2のラッチ回路5403は、1水平期間分の映像信号VDを一斉に保持すると同時に各画素の映像信号入力線Sへ出力する。以下に、信号線駆動回路5400の構成例を図55に示す。なお、図55において、図54と同じ部分は同じ符号を用いて示す。ここで図55においては、第1列の映像信号入力線S1に対応する、第1のラッチ回路5402の一部、5402aと、第2のラッチ回路5403の一部、5403aのみを代表で示す。シフトレジスタ5401は、複数のクロックドインバータと、インバータと、スイッチと、NAND回路によって構成されている。シフトレジスタ5401には、クロックパルスS_CLK及びクロックパルスS_CLKの極性が反転した反転クロックパルスS_CLKB、スタートパルスS_SP、走査方向切り替え信号L/Rが入力される。こうして、シフトレジスタ5401は、複数のNAND回路より順にシフトしたパルスサンプリングパルスを出力する。シフトレジスタ5401より出力されたサンプリングパルスは、第1のラッチ回路5402aに入力される。サンプリングパルスが入力されると、第1のラッチ回路5402aは、映像信号VDを保持する。第1のラッチ回路5402が、全ての映像信号入力線Sに入力する映像信号1水平期間分の映像信号VDを保持したら、第2のラッチ回路5403にラッチパルスLP及びラッチパルスLPの極性が反転した反転ラッチパルスLPBが入力される。こうして、第2のラッチ回路5403は、全ての映像信号入力線Sに一斉に映像信号VDを出力する。図56は、走査線駆動回路の構成例を示す回路図である。図56において、走査線駆動回路3610は、複数のクロックドインバータと、インバータと、スイッチと、NAND回路とによって構成されるシフトレジスタ3601を有する。シフトレジスタ3601には、クロックパルスG_CLK及びクロックパルスG_CLKの極性が反転した反転クロックパルスG_CLKB、スタートパルスG_SP、走査方向切り替え信号U/Dが入力される。こうして、シフトレジスタ3601は、複数のNAND回路より順にシフトしたパルスサンプリングパルスを出力する。サンプリングパルスは、バッファを介して、走査線Gに出力される。こうして、走査線Gに信号を入力する。本実施例では、信号線駆動回路及び走査線駆動回路は、シフトレジスタを有する構成としたが、デコーダ等を用いたものであっても良い。なお、本発明の表示装置の駆動回路としては、公知の構成の駆動回路を自由に用いることができる。本実施例では、時間階調方式で表示動作を行う場合の画素の設定動作の一例を示す。リセット期間において、各画素行を順に選択し非表示期間が始まる。ここで、走査線を順に選択する周波数と同じ周波数で、各画素行の設定動作を行うことができる。例えば、図13に示した構成のスイッチ部を用いる場合に注目する。走査線Gや消去用信号線RGを順に選択する周波数と同じ周波数で、各画素行を選択し画素の設定動作を行うことができる。ただし、1行分の選択期間の長さでは、画素の設定動作を十分に行うことが難しい場合がある。そのときは、複数行分の選択期間を用いて、ゆっくりと画素の設定動作を行ってもよい。ゆっくりと画素の設定動作を行うとは、電流源回路が有する電流源容量に、所定の電荷を蓄積する動作を長い時間をかけて行うことを示す。このように、複数行分の選択期間を用いて、且つ、リセット期間での消去用信号線RG等を選択する周波数と同じ周波数を用いて、各行を選択していくため、行をとびとびに選択していくことになる。よって、全ての行の画素の設定動作を行うためには、複数の非表示期間において設定動作を行う必要がある。次いで、上記手法を用いる際の表示装置の構成及び駆動方法について詳細に説明する。まず、複数本の走査線が選択される期間と同じ長さの期間を用いて、1行の画素の設定動作を行う駆動方法について図59を用いて説明する。図59では例として、10本の走査線が選択される期間に1行の画素の設定動作を行うタイミングチャートを示した。図59Aに、各フレーム期間における各行の動作を示す。なお、実施の形態1において図7で示したタイミングチャートと同じ部分は、同じ符号を用いて示し説明は省略する。ここでは、1フレーム期間を3つのサブフレーム期間SF1~SF3に分割した例を示した。なお、サブフレーム期間SF2及びSF3においてそれぞれ、非表示期間Tusが設けられる構成とする。非表示期間Tus中に、画素の設定動作が行われる図中期間A及び期間B。次いで、期間A及び期間Bの動作について、詳細に説明する。説明には、図59Bを用いる。なお図中では、画素の設定動作を行う期間を、信号線GNが選択される期間で示した。一般に、iiは自然数行目の画素の信号線GNをGNiで示した。まず、第1のフレーム期間F1の期間Aにおいて、GN1、GN11、GN21、ととびとびに選択される。こうして、1行目、11行目、21行目、の画素の設定動作が行われる期間1。次いで、第1のフレーム期間F1の期間Bにおいて、GN2、GN12、GN22、が選択される。こうして、2行目、12行目、22行目、の画素の設定動作が行われる期間2。上記動作を5フレーム期間繰り返すことによって、全ての画素の設定動作が一通り行われる。ここで、1行の画素の設定動作に用いることができる期間をTcと表記する。上記駆動方法を用いる場合、Tcを走査線Gの選択期間の10倍に設定することが可能である。こうして、1画素あたりの設定動作に用いる時間を長くすることができ、効率良く正確に画素の設定動作を行うことができる。なお、一通りの設定動作では十分でない場合に、上記動作を複数回繰り返しても良い。こうして、徐々に画素の設定動作を行っても良い。次いで、上記駆動方法を用いる際の駆動回路の構成について説明する。説明には、図60を用いる。なお、図60では信号線GNに信号を入力する駆動回路を示した。しかし、電流源回路が有するその他の信号線に入力される信号についても同様である。画素の設定動作を行うための駆動回路の構成例を2つ挙げる。第1の例は、シフトレジスタの出力を切り替え信号によって切り替え、信号線GNに出力する構成の駆動回路である。この駆動回路設定動作用駆動回路の構成の例を、図60Aに示す。設定動作用駆動回路5801は、シフトレジスタ5802と、AND回路と、インバータ回路INV等によって構成される。なおここでは、シフトレジスタ5802のパルス出力期間の4倍の期間、1本の信号線GNを選択する構成の駆動回路を例に示した。設定動作用駆動回路5801の動作について説明する。シフトレジスタ5802の出力は、切り替え信号5803によって選択され、AND回路を介して信号線GNに出力される。第2の例は、シフトレジスタの出力により、特定の行を選択する信号をラッチする構成の駆動回路である。この駆動回路設定動作用駆動回路の構成の例を図60Bに示す。設定動作用駆動回路5811は、シフトレジスタ5812と、ラッチ1回路5813と、ラッチ2回路5814とを有する。設定動作用駆動回路5811の動作について説明する。シフトレジスタ5812の出力により、ラッチ1回路5813は行選択信号5815を順に保持する。ここで、行選択信号5815は任意の行を選択する信号である。ラッチ1回路5813に保持された信号は、ラッチ信号5816によってラッチ2回路5814に転送される。こうして、特定の信号線GNに信号が入力される。こうして、非表示期間において電流源回路の設定動作を行うことができる。なお、表示期間中であっても、カレントミラー方式の電流源回路の場合は、設定動作を行うことができる。また、同一トランジスタ方式の電流源回路やマルチゲート方式の電流源回路でも、表示期間を一旦中断して、電流源回路の設定動作を行い、その後、表示期間を再開するような駆動方法を用いても良い。本実施の形態は、実施の形態1~実施の形態3や、実施例1~実施例11と自由に組み合わせて実施することが可能である。本実施例では、画素の設定動作に関して、他の実施例とは異なる方法について説明する。実施の形態1等では画素1行ずつ選択し、画素の設定動作を行っていた。あるいは、とびとびの行を選択して、画素の設定動作を行っていた。どちらの場合も、ある行の画素の設定動作を行っている間は、同時に別の行の画素の設定動作を行うことはなかった。本実施例では、上述した手法とは異なる画素の設定動作の手法について説明する。つまり、ある瞬間において、1本の電流線を用いて、同時に複数の画素に対して画素の設定動作を行ってもよい。その場合、各々の画素の電流源回路には、複数の画素の電流源回路によって平均化された電流が流れることとなる。従って、電流が入力される複数の画素間で、それら画素の電流源回路の特性がばらつくと、そのばらつきの影響をうけ、各画素の電流源回路が各々流すように設定される電流値がばらついてしまう。しかし、複数の画素で同時に画素の設定動作を行うと、1本の電流線に接続された画素分、該電流線に流す電流の値を大きくする必要がある。このように、電流線に流す電流値が大きくなるため、画素の設定動作を素早く行うことができる。このとき、同時に画素の設定動作が行われる行を、重複させておこなってもよい。例えば、1行目と2行目を同時に行い、2行目と3行目を同時に行い、3行目と4行目を同時に行うというように重複させてもよい。また、同時に画素の設定動作が行われる行を、ある任意の時間ごとに、変更してもよい。例えば、あるときは、ダミー行と1行目を同時に行い、2行目と3行目を同時に行い、4行目と5行目を同時に行いというように、また別の時には、1行目と2行目を同時に行い、3行目と4行目を同時に行い、5行目と6行目を同時に行いというようにしてもよい。この手法により、特性のバラツキを時間的に平均化させることができる。なお、本実施例に示した画素の設定動作の手法は、電流源回路の構成には依存しないため、全ての構成に適用できる。本実施例では、電流線に関して、他の実施例とは異なる構成について述べる。実施例13を省く他の実施例では、1列分の画素には1本の電流線が配置されていた。この場合、同時には、1本の電流線につき1個の画素の設定動作しかできなかったが、1列分の画素に複数本の電流線を設けるようにしてもよい。例えば、1本目の電流線には、偶数行目の画素が接続され、2本目の電流線には、奇数行目の画素が接続されるようにする。すると、偶数行目と奇数行目とで、同時に2行分の画素の設定動作を行うことができる。従って、1画素分の画素の設定動作を行う期間を長くしたり、全画素の画素の設定動作を行う期間を短くすることが出来る。その他にも、画面を複数の領域にわけて、その領域の画素にのみ電流線が接続されているようにしてもよい。その結果、同時に複数行の画素に対して、画素の設定動作を行うことが出来る。従って、1画素分の画素の設定動作を行う期間を長くしたり、全画素の画素の設定動作を行う期間を短くすることが出来るようになる。例えば、画面を上下の2つに分け、上半分は、その上に配置された基準電流出力回路と接続された電流線が配置されている。下半分は、その下に配置された基準電流出力回路と接続された電流線が配置されている。上半分の画素に配置された電流線と下半分の画素に配置された電流線とは、接続されていないとする。その結果、上半分の画素と下半分の画素とで、同時に画素の設定動作を行うことが出来る。なお、本実施例は、電流源の回路の構成には依存しないため、全ての構成に適用できる。本実施例では、実施の形態2において図73Aで示した構成の画素を実際に作製した例を図78で示す。図78Aには、画素を実際に作製した際の上面図を示す。また、図78Bには、図78Aに対応する回路図を示す。なお、図73Aと同じ部分は同じ符号を用いて示し説明は省略する。また、図78Aにおいて発光素子106として、画素電極のみを示した。図78では、消去トランジスタ304、電流保持トランジスタ204及び電流入力トランジスタ203は、それぞれ、ダブルゲート型のトランジスタで形成されている。本実施例では、実施の形態3において図57Aや図57Bで示した構成の電流源回路を有する画素の作製例を図79に示す。図79Aには、画素の上面図を示し、それに対応する等価回路図を図79Bに示す。なお、図74と同じ部分は同じ符号を用いて示し説明は省略する。図79では、図74Aと異なり、消去トランジスタ304は、保持容量303と並列に接続されている。また、電流停止トランジスタ805のソース端子又はドレイン端子のうち、駆動トランジスタ302のソース端子又はドレイン端子と接続されていない側は、直接電源線Wと接続されている。本実施例では、本発明の表示装置において、各画素に制御電流を入力する駆動回路の構成について説明する。各画素に入力する制御電流がばらつくと、各画素の電流源回路が出力する電流の電流値もばらついてしまう。そのため、各電流線にほぼ一定の制御電流を出力する構成の駆動回路が必要となる。そのような駆動回路の例を以下に示す。例えば、日本特願2001―333462号、特願2001―333466号、特願2001―333470号、特願2001―335917号又は特願2001―335918号に示す構成の信号線駆動回路を用いることができる。つまり、該信号線駆動回路の出力電流を制御電流として各画素に入力することができる。本発明の表示装置において、上記の信号線駆動回路を適用することによって、各画素にほぼ一定の制御電流を入力することができる。こうして、画像の輝度のばらつきを更に低減することが可能である。本実施例は、他の実施の形態や実施例と自由に組み合わせて実施することが可能である。本実施例では、本発明を応用した表示システムについて説明する。ここで表示システムとは、表示装置に入力される映像信号を記憶するメモリや、表示装置の各駆動回路に入力する制御信号クロックパルス、スタートパルス等を出力する回路、それらを制御するコントローラ等を含んでいる。表示システムの例を図2に示す。表示システムは、表示装置の他に、A/D変換回路、メモリ選択スイッチA、メモリ選択スイッチB、フレームメモリ1、フレームメモリ2、コントローラ、クロック信号発生回路、電源発生回路を有する。表示システムの動作について説明する。A/D変換回路は、表示システムに入力された映像信号をデジタルの映像信号に変換する。フレームメモリA又はフレームメモリBは、該デジタルの映像信号が記憶される。ここで、フレームメモリA又はフレームメモリBを期間毎1フレーム期間毎、サブフレーム期間毎に使い分けることによって、メモリへの信号の書き込み及びメモリからの信号の読み出しに余裕を持たせることができる。ここで、フレームメモリA又はフレームメモリBの使い分けは、コントローラによってメモリ選択スイッチA及びメモリ選択スイッチBを切りかえることによって行われる。また、クロック発生回路はコントローラからの信号によってクロック信号等を発生させる。電源発生回路はコントローラからの信号によって、所定の電源を発生させる。メモリから読み出された信号、クロック信号、電源等は、FPCを介して表示装置に入力される。なお、本発明を応用した表示システムは、図2に示した構成に限定されず、公知のあらゆる構成の表示システムにおいて本発明を応用することができる。本実施例は、他の実施の形態や実施例と自由に組み合わせて実施することが可能である。本実施例では、本発明の表示装置を利用した電子機器について図46を用いて説明する。図46Aに本発明の表示装置を用いた携帯情報端末の模式図を示す。携帯情報端末は、本体4601a、操作スイッチ4601b、電源スイッチ4601c、アンテナ4601d、表示部4601e、外部入力ポート4601fによって構成されている。本発明の表示装置は、表示部4601eに用いることができる。図46Bに本発明の表示装置を用いたパーソナルコンピュータの模式図を示す。パーソナルコンピュータは、本体4602a、筐体4602b、表示部4602c、操作スイッチ4602d、電源スイッチ4602e、外部入力ポート4602fによって構成されている。本発明の表示装置は、表示部4602cに用いることができる。図46Cに本発明の表示装置を用いた画像再生装置の模式図を示す。画像再生装置は、本体4603a、筐体4603b、記録媒体4603c、表示部4603d、音声出力部4603e、操作スイッチ4603fによって構成されている。本発明の表示装置は、表示部4603dに用いることができる。図46Dに本発明の表示装置を用いたテレビの模式図を示す。テレビは、本体4604a、筐体4604b、表示部4604c、操作スイッチ4604dによって構成されている。本発明の表示装置は、表示部4604cに用いることができる。図46Eに本発明の表示装置を用いたヘッドマウントディスプレイの模式図を示す。ヘッドマウントディスプレイは、本体4605a、モニター部4605b、頭部固定バンド4605c、表示部4605d、光学系4605eによって構成されている。本発明の表示装置は、表示部4605dに用いることができる。図46Fに本発明の表示装置を用いたビデオカメラの模式図を示す。ビデオカメラは、本体4606a、筐体4606b、接続部4606c、受像部4606d、接眼部4606e、バッテリー4606f、音声入力部4606g、表示部4606hによって構成されている。本発明の表示装置は、表示部4606hに用いることができる。本発明は、上記応用電子機器に限定されず、様々な電子機器に応用することができる。本実施例は、実施の形態1~実施の形態3及び実施例1~実施例18と自由に組み合わせて実施することが可能である。"