半導体基板のN型又はP型ウェルと、前記ウェルに形成される第1の能動素子と、前記ウェルに形成され、前記能動素子から分離しているストラップと、前記能動素子と前記ストラップとの間の前記ウェル上に配置される単一のダミーポリシリコンフィンガーと、を備える集積回路構造であって、前記ストラップは、フローティングポリシリコンフィンガーの両側に第1及び第2の拡散領域と、前記フローティングポリシリコンフィンガーの両側の前記第1及び第2の拡散領域のそれぞれに接続する前記第1及び第2の接続部とを備える集積回路構造。前記能動素子は、MOSトランジスタである、請求項1に記載の集積回路構造。複数の接続部は、前記第1の拡散領域に接続する、請求項1に記載の集積回路構造。前記第1及び第2の拡散領域は、複数のフローティングポリシリコンフィンガーの両側に配置される、請求項1に記載の集積回路構造。前記フローティングポリシリコンフィンガーは、実質的に平行である、請求項4に記載の集積回路構造。前記ストラップの前記第1の能動素子から反対側で前記ウェルに形成される第2の能動素子と、前記第2の能動素子と前記ストラップとの間の前記ウェル上に配置される単一のダミーポリシリコンフィンガーと、を更に備える、請求項1に記載の集積回路構造。前記第1の能動素子及び前記ストラップを取り囲むシャロートレンチアイソレーション領域を更に備える、請求項1に記載の集積回路構造。半導体基板のN型又はP型ウェルと、前記ウェルに形成される第1の能動素子と、前記ウェルに形成され、前記能動素子から分離しているストラップと、前記能動素子と前記ストラップとの間の前記ウェル上に配置される単一のダミーポリシリコンフィンガーと、を備える集積回路構造であって、前記ストラップは、フローティングポリシリコンフィンガーの両側の第1及び第2の拡散領域と、前記第1及び第2の拡散領域の一方に接続する少なくとも1つの接続部とを備え、前記第1及び第2の拡散領域の他方はフローティング状態である、集積回路構造。前記能動素子は、MOSトランジスタである、請求項8に記載の集積回路構造。複数の接続部は、前記第1及び第2の拡散領域の一方に接続する、請求項8に記載の集積回路構造。前記第1及び第2の拡散領域は、複数のフローティングポリシリコンフィンガーの両側に配置される、請求項8に記載の集積回路構造。前記ストラップの前記第1の能動素子から反対側で前記ウェルに形成される第2の能動素子と、前記第2の能動素子と前記ストラップとの間の前記ウェル上に配置される単一のダミーポリシリコンフィンガーと、を更に備える、請求項8に記載の集積回路構造。前記能動素子及び前記ストラップを取り囲むシャロートレンチアイソレーション領域を更に備える、請求項8に記載の集積回路構造。半導体基板のN型又はP型ウェルと、前記ウェルに形成される第1の能動素子と、前記ウェルに形成され、前記能動素子から分離しているストラップと、前記能動素子と前記ストラップとの間の前記ウェル上に配置される単一のダミーポリシリコンフィンガーと、を備える集積回路構造であって、前記ストラップは、複数のフローティングポリシリコンフィンガーの両側の第1及び第2の拡散領域と、前記複数のフローティングポリシリコンフィンガーの両側の前記第1及び第2の拡散領域のそれぞれに接続する第1及び第2の接続部とを備える、集積回路構造。前記能動素子は、MOSトランジスタである、請求項14に記載の集積回路構造。複数の接続部は、前記第の拡散領域に接続する、請求項14に記載の集積回路構造。前記ストラップの前記第1の能動素子から反対側で前記ウェルに形成される第2の能動素子と、前記第2の能動素子と前記ストラップとの間の前記ウェル上に配置される単一のダミーポリシリコンフィンガーと、を更に備える、請求項14に記載の集積回路構造。前記能動素子及び前記ストラップを取り囲むシャロートレンチアイソレーション領域を更に備える、請求項14に記載の集積回路構造。能動素子をウェルストラップから分離するために多数のダミーポリシリコンゲートフィンガーを使用すると、半導体基板の相当の大きさの空間を占有することになる。本発明は、小さな空間要求でもって改善されたNウェル又はPウェルストラップ構造を提供する。例示的な実施形態において、1つ又はそれ以上のフローティングポリシリコンゲートフィンガーの両側にストラップを形成することで、小さな空間要求を実現できる。本発明の前記及び他の目的及び利点は、当業者であれば以下の詳細な説明を参照することで理解できるはずである。図5は、本発明の第1の例示的な実施形態の平面図であり、図6は本発明の第1の例示的な実施形態の断面図である。構造500は、ウェル530表面の誘電体層図示せず上に形成されたポリシリコンゲートフィンガー540と共に、ウェル530に形成されたソース及びドレイン領域510、520を含む。これらの素子はMOSトランジスタを形成すると認識されるが、MOSトランジスタは任意の能動素子の1つの例示にすぎないことを理解されたい。第2のMOSトランジスタは、図5の右側に形成されており、添字Aが続く同じ参照番号をもつ同じ素子を含む。図6に示すように、半導体基板605はウェル530の下に横たわる。構造500は、ウェル530にオーミック接触する拡散領域560、562、拡散領域560、562の間のフローティングポリシリコンゲートフィンガー580、ソース領域510へのオーミック接触部又は接続部515、ドレイン領域520へのオーミック接触部525、及び拡散領域560、562へのオーミック接触部565、567を更に含む。拡散領域560、562及び接触部又は接続部565、567はウェルストラップを構成する。STI領域550は、能動素子及びウェルストラップを取り囲む。図5に示すように、接続部565及び接続部567は、フローティングゲートフィンガー580の両側にある。一方で2つの接続部及び2つの接続部567が図示されており、単一の接続部565又は567、又は2つ以上の接続部565又は567を使用することができる。構造500は、拡散領域560、562の両側で、STI領域550の各部分の上に配置されるダミーポリシリコンゲートフィンガー575、576を更に備える。結果的に、ウェルストラップは、ダミーポリシリコンゲートフィンガーの唯一の長さで能動素子から分離されるので、図4の従来の構造における能動素子と拡散領域460との間の距離に比較して、能動素子と拡散領域560との間の距離が短くなる。構造500を形成するために、最初に、例示的にはN型である第1の導電型のドーパントを、例示的にはP型である第2の導電型の基板602に打ち込んでN型ウェル530を形成する。次に、ウェル530内にSTI領域550を形成する。次に、ウェル表面に絶縁層を形成し、ポリシリコンゲートフィンガー540、540A、575、576、580を絶縁層上に形成する。次に、ゲート540、540Aのそれぞれの側のウェル内に低ドープのドレイン領域を形成し、次に、ゲート540、540Aの側面に側壁542、542Aを形成する。次に、ゲート及び側壁をマスクとして使用して、ソース及びドレイン領域、及び拡散領域の形成時にドーパントの注入を制御する。例示的に、ゲート540、540A、及び側壁542、542Aの両側にP型ドーパントを注入して、PMOSトランジスタのソース領域510、510A、及びドレイン領域520、520Aを形成し、ゲートフィンガー580の両側にN型ドーパントを注入して拡散領域560、562を形成する。ゲート及び側壁は、その下のウェル領域を直接、遮蔽するので、このウェル領域は注入プロセスの間にはドープされず、その結果、別個のソース及びドレイン領域、及び別個の拡散領域560、562が形成される。次に、絶縁層に穴を形成し、ソース及びドレイン領域510、510A、520、520A、及び拡散領域560、562に接触部を形成する。好都合には、N型拡散領域560、562は、集積回路の他の場所にソース及びドレイン領域等の他のN型領域を形成するために同じプロセスを使用する際に同時に形成することができ、同様に、P型ソース及びドレイン領域510、510A、520、520Aを形成するために使用されるP型プロセスは、集積回路の他の場所にP型拡散領域を形成するために使用できる。図7は、本発明の第2の実施形態の平面図である。構造700は、ウェル表面の誘電体層図示せず上に形成されるポリシリコンゲートフィンガー740と共に、ウェル図示せず内に形成されるソース及びドレイン領域710、720を含む。これらの素子はMOSトランジスタを形成すると認識されるが、MOSトランジスタは、本発明の実施に使用できる任意の能動素子の1つの例示にすぎないことを理解されたい。第2のMOSトランジスタは、図7の右側に形成され、添字Aが続く同じ参照番号をもつ同じ素子を含む。ウェルは、半導体基板図示せずに形成され、図7の実施形態の能動素子、ウェル、及び基板の断面は、図6の能動素子、ウェル630、及び基板605と同じである。構造700は、ウェル730とオーミック接触する拡散領域760、762、764、拡散領域760、762の間の少なくとも2つのフローティングポリシリコンゲートフィンガー782、784、及びソース領域710へのオーミック接触部又は、接続部715、ドレイン領域720へのオーミック接触部725、及び拡散領域760、762へのオーミック接触部765、767を更に備える。拡散領域764への接触はないので、領域764はフローティング状態になる。拡散領域760、762及び接触部又は接続部765、767は、ウェルストラップを構成する。STI領域750は、能動素子及びウェルストラップを取り囲む。図7に示すように、接続部765及び接続部767は、フローティングゲートフィンガー782、784に対して反対側にある。構造700は、能動素子の対向する側部でSTI領域750の各部分の上に配置される、ダミーポリシリコンゲートフィンガー775、777を更に含む。結果的に、ウェルストラップは、1つのダミーポリシリコンゲートフィンガーの長さ分だけ能動素子から分離されるので、従来の構造に比較して、能動素子と拡散領域との間の距離が短くなる。構造700を形成するプロセス及び結果として得られる構造断面は、2つのフローティングポリシリコンゲートフィンガー782、784を単一のポリシリコンゲートフィンガー580の代わりに使用して、結果的に2つではなく3つの拡散領域760、762、764が形成される以外は、実質的に構造500の断面と同じである。図8は、本発明の第3の例示的な実施形態の平面図である。構造800は、ウェル表面の誘電体層図示せず上に形成されるポリシリコンゲートフィンガー840と共に、ウェル図示せず内に形成されるソース及びドレイン領域810、820を含む。これらの素子はMOSトランジスタを形成すると認識されるが、MOSトランジスタは、本発明の実施に使用できる任意の能動素子の1つの例示にすぎないことを理解されたい。第2のMOSトランジスタは、図8の右側に形成され、添字Aが続く同じ参照番号をもつ同じ素子を含む。同様に、ウェルは、半導体基板図示せずに形成され、図8の実施形態の能動素子、ウェル、及び基板の断面は、図6の能動素子、ウェル630、及び基板605と同じである。構造800は、ウェル830とオーミック接触する拡散領域860、862、拡散領域860、862の間のフローティングポリシリコンゲートフィンガー880、及びソース領域810へのオーミック接触部又は、接続部815、ドレイン領域820へのオーミック接触部825、及び拡散領域860へのオーミック接触部865を更に備える。図8に示すように、拡散領域への接触部865はフローティングポリシリコンゲートフィンガー880の片側だけに配置されるので、領域764はフローティング状態になる。拡散領域860及び接触部又は接続部865は、ウェルストラップを構成する。STI領域850は、能動素子及び拡散領域を取り囲む。構造800は、能動素子の対向する側部で拡散領域の上に配置される、ダミーポリシリコンゲートフィンガー871、872を更に含む。結果的に、ウェルストラップは、1つのダミーポリシリコンゲートフィンガーの長さ分だけ能動素子から分離され、フローティングゲートフィンガーの片側の接続部を無くすことで拡散領域862のサイズが小さくなる。構造800を形成するプロセス及び結果として得られる構造断面は、拡散領域への接触部がフローティングポリシリコンゲートフィンガー880の片側にだけ形成される以外は、実質的に構造500の断面と同じである。図9は、本発明の第4の例示的な実施形態の平面図である。構造900は、ウェル表面の誘電体層図示せず上に形成されるポリシリコンゲートフィンガー940と共に、ウェル図示せず内に形成されるソース及びドレイン領域910、920を含む。これらの素子はMOSトランジスタを形成すると認識されるが、MOSトランジスタは、本発明の実施に使用できる任意の能動素子の1つの例示にすぎないことを理解されたい。第2のMOSトランジスタは、図9の右側に形成され、添字Aが続く同じ参照番号をもつ同じ素子を含む。同様に、ウェルは、半導体基板図示せずに形成され、図9の実施形態の能動素子、ウェル、及び基板の断面は、図6の能動素子、ウェル630、及び基板605と同じである。構造900は、ウェル930とオーミック接触する拡散領域960、962、964、拡散領域960、962の間の少なくとも2つのフローティングポリシリコンゲートフィンガー982、984、及びソース領域910へのオーミック接触部又は、接続部915、ドレイン領域920へのオーミック接触部925、及び拡散領域960へのオーミック接触部965を更に備える。図9に示すように、拡散領域への接触部965はフローティングポリシリコンゲートフィンガー982、984の片側だけに配置されるので、領域962、964はフローティング状態になる。拡散領域960及び接触部又は接続部965は、ウェルストラップを構成する。STI領域950は、能動素子及び拡散領域を取り囲む。構造900は、能動素子の対向する側部でSTI領域の各部分の上に配置される、ダミーポリシリコンゲートフィンガー971、972を更に含む。結果的に、ウェルストラップは、1つのダミーポリシリコンゲートフィンガーの長さ分だけ能動素子から分離され、フローティングゲートフィンガーの片側の接続部を無くすことで拡散領域のサイズが小さくなる。構造900を形成するプロセス及び結果として得られる構造断面は、拡散領域への接触部がフローティングポリシリコンゲートフィンガー982、984の片側にだけ形成される以外は、実質的に構造700の断面と同じである。当業者であれば、本発明の精神及び範疇において多数の変形例を実施できることを理解できるはずである。例えば、ウェル及び拡散領域は、P型ウェル及び拡散領域、又はN型ウェル及び拡散領域とすることができる。能動素子がトランジスタの場合、PウェルのNMOSトランジスタ、又はNウェルのPMOSトランジスタとすることができる。また、他の能動素子を使用して本発明を実施することができる。説明のために、対の接触部又は接続部が示されるが、本発明は単一の接触部で、又は2つ以上の接触部で実施することができる。当業者には他の変更例も明らかであろう。