半導体基板上に配置される自由層と、前記自由層上に配置されるトンネル絶縁膜と、前記トンネル絶縁膜上に配置され、Ru膜を挟んで対向する第1磁性層および第2磁性層を含む固定層と、前記固定層上に配置され、PtMnにより形成される反強磁性層とを備え、前記Ru膜の厚さは、1.5nm以上、1.7nm以下であることを特徴とする磁気抵抗素子。前記反強磁性層の厚さは、12.5nm以上、20nm以下であることを特徴とする請求項1に記載の磁気抵抗素子。磁気抵抗素子と、ドレインが前記磁気抵抗素子の一端に接続される選択トランジスタとを含むメモリセルと、前記磁気抵抗素子の他端に接続されるビット線と、前記選択トランジスタのソースに接続されるソース線と、前記選択トランジスタのゲートに接続されるワード線と、前記ビット線、前記ソース線および前記ワード線を駆動するドライバとを備え、前記磁気抵抗素子は、半導体基板上に配置され、前記一端を介して前記選択トランジスタに接続される自由層と、前記自由層上に配置されるトンネル絶縁膜と、前記トンネル絶縁膜上に配置され、Ru膜を挟んで対向する第1磁性層および第2磁性層を含む固定層と、前記固定層上に配置され、前記他端を介して前記ビット線に接続され、PtMnにより形成される反強磁性層とを備え、前記Ru膜の厚さは、1.5nm以上、1.7nm以下であることを特徴とする半導体メモリ。半導体メモリと、前記半導体メモリとともに半導体基板上に形成され、前記半導体メモリにアクセスするコントローラとを備え、前記半導体メモリは、磁気抵抗素子と、ドレインが前記磁気抵抗素子の一端に接続される選択トランジスタとを含むメモリセルと、前記磁気抵抗素子の他端に接続されるビット線と、前記選択トランジスタのソースに接続されるソース線と、前記選択トランジスタのゲートに接続されるワード線と、前記ビット線、前記ソース線および前記ワード線を駆動するドライバとを備え、前記磁気抵抗素子は、半導体基板上に配置され、前記一端を介して前記選択トランジスタに接続される自由層と、前記自由層上に配置されるトンネル絶縁膜と、前記トンネル絶縁膜上に配置され、Ru膜を挟んで対向する第1磁性層および第2磁性層を含む固定層と、前記固定層上に配置され、前記他端を介して前記ビット線に接続され、PtMnにより形成される反強磁性層とを備え、前記Ru膜の厚さは、1.5nm以上、1.7nm以下であることを特徴とするシステム。半導体の素子構造の微細化に伴い、1つのチップ上に形成される素子数は増加しており、例えば、CPUCentralProcessingUnitとともにDRAMDynamicRandomAccessMemory等の半導体メモリが1チップ上に搭載されたシステムLSIが開発されている。一方、従来の磁気抵抗素子は350°Cを超える熱処理に耐えることができず、システムLSIにMRAMを搭載することは困難である。本発明の目的は、高い温度の熱処理によっても特性が劣化しない磁気抵抗素子を提供することである。本発明の一形態では、磁気抵抗素子は、半導体基板上に配置される自由層と、自由層上に配置されるトンネル絶縁膜と、トンネル絶縁膜上に配置され、Ru膜を挟んで対向する第1磁性層および第2磁性層を含む固定層と、固定層上に配置され、PtMnにより形成される反強磁性層とを備え、Ru膜の厚さは、1.5nm以上、1.7nm以下であることを特徴とする。高い温度の熱処理によっても特性が劣化しない磁気抵抗素子を提供できる。以下、図面を用いて実施形態を説明する。図1は、一実施形態における磁気抵抗素子MREの例を示している。例えば、磁気抵抗素子MREは、不揮発性半導体メモリの一種であるスピン注入型のMRAMまたは配線電流磁界型のMRAMのメモリセルとして形成される。磁気抵抗素子MREは、下部電極BEL上に積層されるバッファ層BUF、挿入層INS、強磁性トンネル接合素子MTJ、反強磁性層AFL、キャップ層CAP、ストッパー層STOPおよび上部電極TELを有している。例えば、下部電極BELは、半導体基板上に形成され、上部電極TELは、半導体基板から離れた側に形成される。例えば、下部電極BELおよび挿入層INSは、Ta厚さ0.2nmにより形成され、バッファ層BUFは、Ru厚さ8nmにより形成されている。強磁性トンネル接合素子MTJは、順に積層される自由層FL強磁性層、トンネル絶縁膜TLおよび固定層PL強磁性層を有している。例えば、自由層FLは、CoFeB厚さ2nmにより形成され、トンネル絶縁膜TLは、MgO厚さ1.0nmにより形成される。なお、自由層FLは、Fe、FeB、NiFeB、CoNiFeBのいずれかにより形成されてもよい。また、トンネル絶縁膜TLは、AlO酸化アルミニウム、MgAlO4、TiOまたはHfOにより形成されてもよい。以下では、磁気抵抗素子MREを強磁性トンネル接合素子MTJとも称する。また、強磁性トンネル接合素子MTJをMTJ素子とも称する。この実施形態のMTJ素子は、下部電極BEL側に自由層FLが形成され、上部電極TEL側に固定層PLが形成されるトップピン構造である。トップピン構造のMTJ素子は、下部電極BELからトンネル絶縁膜TLまでの距離が短く、下部電極BELがエッチングされるときに、トンネル絶縁膜TLの側壁が汚染されやすい。バッファ層BUFおよび挿入層INSが、下部電極BEL上に形成されることで、下部電極BELからトンネル絶縁膜TLまでの距離は長くなり、トンネル絶縁膜TLの側壁の汚染は緩和される。例えば、固定層PLは、トンネル絶縁膜TL側から、磁性層M1、スペーサー層SPCおよび磁性層M2を順に積層することで形成される。例えば、磁性層M1は、CoFeB厚さ2nmおよびCoFe厚さ0.5nmをトンネル絶縁膜TL側から順に積層することで形成される。例えば、スペーサー層SPCは、Ru厚さ1.5nmから1.7nmにより形成され、磁性層M2は、CoFe厚さ2.5nmにより形成される。例えば、反強磁性層AFLは、PtMn厚さ12.5nmから20nmにより形成される。例えば、キャップ層はTa厚さ1nmにより形成され、ストッパー層STOPはRu厚さ1nmから10nmにより形成され、上部電極TELはTaまたはTiNにより形成される。この例では、上部電極TELは、MTJ素子を形成するために、キャップ層CAPからバッファ層BUFまでをエッチングするときのマスクハードマスクとして使用される。ストッパー層STOPは、上部電極TELをエッチングするときのストッパーとして機能する。なお、固定層PLのRuおよび反強磁性層AFLのPtMnを除く膜厚は、上記の数値に限定されない。図2は、図1に示した固定層PLの磁性結合の種類とMTJ素子の磁気抵抗比MRとの関係MRループの例を示している。図2のMRループは、与えられる磁場と、磁場に応じて変化するMTJ素子の抵抗値との関係を示す。図2では、抵抗値として、正規化された磁気抵抗比MRを示している。固定層PLにおいて、磁性層M1と磁性層M2の磁化の向きが同じ強磁性結合では、漏れ磁場の量は多くなる。磁性層M1と磁性層M2の磁化の向きが互いに逆の反強磁性結合では、合成反強磁性SAF;SyntheticAntiFerromagneticの作用により、漏れ磁場の量は少なくなる。このため、フリー層FLへの影響は、反強磁性結合のほうが強磁性結合に比べて少なく、MTJ素子の固定層PLは、反強磁性結合を用いることが望ましい。反強磁性結合のMRループにおいて、MTJ素子は、反平行状態APのときに高い抵抗値を示し、平行状態Pのときに低い抵抗値を示す。なお、弱結合では、磁性層M1と磁性層M2の磁化の向きが一定ではなく、正常なMRループにならない。図3は、図1に示した強磁性トンネル接合素子MTJのCIPTCurrentInPlaneTunneling測定の結果膜厚依存性を示している。図3では、反強磁性層AFLのPtMnの膜厚が異なるサンプルを用いて、400°C、1時間の熱処理を実施後、CIPT手法により磁気抵抗を求めて、MRループを作成している。反強磁性層AFLのPtMnの膜厚は、3種類12.5nm、15nm、20nmである。固定層PLにおけるスペーサー層SPCのRuの膜厚は1.5nmである。図3では、熱処理後の強磁性トンネル接合素子MTJの特性は、PtMnの膜厚に依存せず、図2に示した反強磁性結合の理想的なMRループ特性を示している。また、PtMnの膜厚が12.5nm、20nmのときにMRループの劣化が見られないため、PtMnが12.5nmより薄いとき例えば、10nm、あるいは、20nmより厚いとき例えば、25nmにも、MRループは理想的な特性を示すと考えられる。図4は、図1に示した強磁性トンネル接合素子MTJのCIPT測定の結果温度依存性を示している。図4では、異なる温度で熱処理を実施後、CIPT手法により磁気抵抗を求めて、MRループを作成している。反強磁性層AFLのPtMnの膜厚は12.5nmであり、固定層PLにおけるスペーサー層SPCのRuの膜厚は1.5nmである。なお、図4の評価では、1つのサンプルを用いて、350°Cで2時間、375°Cで1時間、400°Cで1時間の熱処理を順に実施した後、CIPT手法により磁気抵抗を求めて、MRループを作成している。このため、400°C、1時間の熱処理後のサンプルは、それ以前に、350°Cで2時間の熱処理と375°Cで1時間の熱処理とが実施されている。図4では、強磁性トンネル接合素子MTJの特性は、熱処理の時間に依存せず、図2に示した反強磁性結合の理想的なMRループ特性を示している。図5は、図1に示した強磁性トンネル接合素子MTJのCIPT測定の結果温度依存性を示している。図5では、サンプルの反強磁性層AFLのPtMnの膜厚が20nmであることを除き、図4の評価条件と同じである。図5においても、強磁性トンネル接合素子MTJの特性は、熱処理の時間に依存せず、図2に示した反強磁性結合の理想的なMRループ特性を示している。図4および図5において400°C、1時間の熱処理後にMRループの劣化は見られない。このため、反強磁性層AFLのPtMnの膜厚が12.5nm、20nmのとき、400°Cを超える熱処理を1時間実施してもMRループは理想的な特性を示すと考えられる。図6は、反強磁性層AFLにIrMnを用いた強磁性トンネル接合素子MTJのCIPT測定の結果膜厚依存性を示している。図6では、反強磁性層AFLのIrMnの膜厚が異なるサンプルを用いて、400°C、1時間の熱処理を実施後、CIPT手法により磁気抵抗を求めて、MRループを作成している。反強磁性層AFLのIrMnの膜厚は、4種類0.8nm、1nm、1.2nm、1.4nmである。固定層PL磁気固定層、強磁性層の磁化の向きは、反強磁性層AFLとの交換結合により固定される。IrMnの交換結合力は、PtMnの交換結合力に比べて強いため、IrMnは、PtMnより薄い膜厚でも固定層PLの磁化の向きを固定できる。このため、トップピン構造では、反強磁性層AFLとしてIrMnが用いられることが多い。固定層PLにおけるスペーサー層SPCのRuの膜厚は1.5nmである。図6では、熱処理後の強磁性トンネル接合素子MTJの特性は、IrMnのいずれの膜厚においても、反平行状態AP高抵抗の特性が劣化しており、抵抗値が小さくなっている。図7は、反強磁性層AFLにIrMnを用いた強磁性トンネル接合素子MTJのCIPT測定の結果温度依存性を示している。図7では、異なる温度で1時間の熱処理を実施後、CIPT手法により磁気抵抗を求めて、MRループを作成している。反強磁性層AFLのIrMnの膜厚は8nmであり、固定層PLにおけるスペーサー層SPCのRuの膜厚は1.5nmである。なお、図7の評価では、図4と同様に、1つのサンプルを用いて、350°Cで2時間、375°Cで1時間、400°Cで1時間の熱処理を順に実施した後、CIPT手法により磁気抵抗を求めて、MRループを作成している。図7では、375°Cまでの熱処理では、強磁性トンネル接合素子MTJの特性は、理想的なMRループ特性を示す。しかし、図6と同様に、400°Cの熱処理後の強磁性トンネル接合素子MTJの特性は、反平行状態AP高抵抗の特性が劣化し、抵抗値が小さくなっている。図8は、反強磁性層AFLにIrMnを用いた強磁性トンネル接合素子MTJのCIPT測定の結果温度依存性を示している。図8では、サンプルの反強磁性層AFLのPtMnの膜厚が14nmであることを除き、図7の評価条件と同じである。図8おいても、図7と同様に、400°Cの熱処理後の強磁性トンネル接合素子MTJの特性は、反平行状態AP高抵抗の特性が劣化し、抵抗値が小さくなっている。図9は、強磁性トンネル接合素子MTJのSIMSSecondaryIonMassSpectrometry分析の結果を示している。図9は、反強磁性層AFLがIrMnにより形成される別のサンプルのSIMS分析の結果も合わせて示している。2つのサンプルは、400°C、1時間の熱処理後にSIMS分析が実施されている。各サンプルの反強磁性層AFLは、PtMn膜厚12nmまたはIrMn膜厚8nmである。図9において、深さ0nmは、磁気抵抗素子MREの表面サンプルではストッパー層のRuの上面の位置を示している。IrMn中のMnの波形MninIrは、右肩部分が深さ方向に膨らんでおり、熱処理により、IrMn中のMnがMTJ素子側に拡散していることが分かる。一方、PtMn中のMnの波形図9のMninPtは、深さ方向への膨らみはなく、熱処理によるMnの拡散は見られない。また、PtおよびIrも深さ方向への膨らみはなく、熱処理によるPtおよびIrの拡散は見られない。IrMn中のMnのMTJ素子側への拡散の影響については、図12から図16で説明する。図10は、反強磁性層AFLのXRDXRayDiffraction測定の結果を示している。反強磁性層AFLをIrMnで形成するとき、IrMn膜の形成後asdepo、および350°C、2時間の熱処理後の両方において、IrMnはFCC構造を維持する。これに対して、反強磁性層AFLをPtMnで形成するとき、PrMn膜の形成後asdepoにFCC構造FCC111であるPtMnは、350°C、3時間の熱処理後にFCT構造FCT111に変化する。PtMnのXRD波形のピークの半値幅は、熱処理後に小さくなっており、熱処理により原子配列の規則性が良くなったことが分かる。一般に、FCT構造は、FCC構造に比べて原子配列の規則性が向上しており、結合強度は高い。なお、XRD波形において、熱処理後のIrMnおよびPtMnのピークの右側の小さいピークは、反強磁性層AFLの下に形成されたCoFe110を示している。図11は、固定層PLにおけるRuの膜厚と交換結合エネルギーとの関係の例を示している。図1に示した固定層PLの磁性層M1、M2は、Ru膜を介した交換結合により、磁気的に結合している。交換結合の強度を示す交換結合エネルギーは、Ruの膜厚の変化に伴い振動しながら変化する。交換結合エネルギーの波形の第1ピーク、第2ピーク、第3ピークは、磁性層M1、M2が図2に示した反強磁性結合状態のときを示す。交換結合エネルギー波形の谷は、磁性層M1、M2が図2に示した強磁性結合状態のときを示す。交換結合エネルギーは、第1ピーク、第2ピーク、第3ピークの順で小さくなる。Ruの膜厚が0.3から0.4nm付近の第1ピークでは、Ruは、熱処理に伴う拡散により磁性層M1、M2の間にほとんど存在しなくなる。このため、従来は、熱処理による拡散に耐えられる膜厚を有し、交換結合エネルギーが比較的高い第2ピークRuの膜厚が0.6から0.8nm付近を用いて固定層PLが形成される。Ruの膜厚が1.4から1.7nm付近の第3ピークは、膜が厚いため、熱処理による拡散の影響を受けにくいが、交換結合エネルギーは、第2ピークに比べて小さい。図1に示した強磁性トンネル接合素子MTJの固定層PLにおけるRuの膜厚1.5nmでは、第3ピークの交換結合エネルギーが利用される。図12は、熱処理による磁性層M1、M2の結合力の変化と、Ruの膜厚との関係の例を示している。図2と同様に、互いに反対向きの矢印を含む矩形は、反強磁性結合を示し、同じ向きの矢印を含む矩形は、強磁性結合を示している。X印を付けた矩形は、磁気抵抗比MRが小さく、強磁性トンネル接合素子MTJとして適さないことを示している。IrMnにより反強磁性層AFLが形成された8つのサンプルは、固定層PLのRu膜の厚さが0.7nm、0.75nm、0.8nm、0.85nm、1.5nm、1.6nm、1.7nm、1.8nmである。反強磁性層AFLがPtMnにより形成された2つのサンプルは、固定層PLのRu膜の厚さが1.5nmであり、PtMnの厚さは、一方が12.5nm、他方が20nmである。各サンプルは、図4と同様に、350°Cで2時間、375°Cで1時間、400°Cで1時間の熱処理が順に実施され、CIPT手法により磁気抵抗が評価されている。IrMnにより反強磁性層AFLが形成された全てのサンプルは、400°C、1時間の熱処理に耐えられない。これに対して、反強磁性層AFLがPtMnにより形成された2つのサンプルは、350°Cで2時間、375°Cで1時間、400°Cで1時間の熱処理が順に実施された後も、固定層PLは、反強磁性結合を維持している。これは、図4および図5からも明らかである。なお、固定層PLのRuは、熱処理により拡散するため、膜厚は厚いほどMRループ特性を維持するために有利である。したがって、反強磁性層AFLがPtMnにより形成される強磁性トンネル接合素子MTJでは、固定層PLのRuの膜厚は、第3ピーク中の1.5nmより厚ければすなわち、1.5nm以上、1.7nm以下、MRループ特性の劣化は発生しない。図13は、図12に示した第2ピークの2つのサンプルRuの厚さが0.7nmと0.75nm、IrMnのMRループを示している。図13の特性は、CIPT手法により求めた磁性抵抗をシート抵抗Rsqとして表している。これ等サンプルは、375°C、1時間の熱処理により、反強磁性結合から強磁性結合に変化しており、400°C、1時間の熱処理に耐えられないことは明らかである。図14は、図12に示した第2ピークの別の2つのサンプルRuの厚さが0.8nmと0.85nm、IrMnのMRループを示している。特性の表記方法は、図13と同じである。これ等サンプルは、350°C、2時間の熱処理後に、すでに反強磁性結合でなくなっている。図15は、図12に示した第3ピークの2つのサンプルRuの厚さが1.5nmと1.6nm、IrMnのMRループを示している。特性の表記方法は、図13と同じである。これ等サンプルは、400°C、1時間の熱処理後に、反強磁性結合を維持しているが、反平行状態AP高抵抗と平行状態P低抵抗の比が小さくなっており、強磁性トンネル接合素子MTJとして適さない。一般に、反平行状態APと平行状態Pの抵抗比である磁気抵抗比MRは、80以上であることが望ましい。磁気抵抗比MRは、反平行状態APの抵抗値をRAPとし、平行状態Pの抵抗値をRPとするときRAP-RP/RPで求められる。図16は、図12に示した第3ピークの別の2つのサンプルRuの厚さが1.7nmと1.8nm、IrMnのMRループを示している。特性の表記方法は、図13と同じである。これ等サンプルは、350°C、2時間の熱処理後に、すでに反強磁性結合でなくなっている。以上の評価より、固定層PLのスペーサー層SPCに厚さが1.5nmから1.7nmのRuを用い、反強磁性層AFLにIrMnではなく、PtMnを用いることで、400°C、1時間の熱処理に耐えることができる。換言すれば、高温の熱処理が必要なCMOSプロセス等を用いて、磁気抵抗比MRが劣化しない強磁性トンネル接合素子MTJを形成できる。なお、反強磁性層AFLのPtMnは、12.5nmから20nmの厚さに形成することが望ましい。図17は、図1に示した磁気抵抗素子MREを含むメモリセルMCを有する半導体メモリMRAMの例を示している。例えば、半導体メモリMRAMは、MTJ素子を有するスピン注入型のMRAMである。半導体メモリMRAMは、メモリセルアレイARY、ワード線ドライバWLDRV、ビット線ドライバBLDRV、ソース線ドライバSLDRVおよびセンスアンプSAを有している。メモリセルアレイARYは、マトリックス状に配置された複数のメモリセルMCを有している。図17の横方向に並ぶメモリセルMCは、共通のワード線WLに接続されている。図17の縦方向に並ぶメモリセルMCは、共通のソース線SLおよび共通のビット線BLに接続されている。メモリセルMCは、図1に示した磁気抵抗素子MREと、選択トランジスタSTとを有している。例えば、各メモリセルMCは、MTJ素子が高抵抗状態のときに論理1を記憶し、MTJ素子が低抵抗状態のときに論理0を記憶する。MTJ素子は、図1に示した上部電極TEL側をビット線BLに接続し、下部電極BEL側を、選択トランジスタSTを介してソース線SLに接続している。選択トランジスタSTのゲートはワード線WLに接続されている。MTJ素子に示す矢印は、先端側に自由層FLが配置されていることを示す。すなわち、メモリセルMCは、自由層FL側が選択トランジスタSTに接続され、固定層PL側がビット線BLに接続されたトップピン構造を有している。トップピン構造では、MTJ素子を高抵抗状態反平行状態APにするために、ビット線BLからソース線SLに向けて電流を流すときに、図1に示した下部電極BELの電圧をソース線SLの電圧例えば、0Vと同じ値にできる。これにより、MTJ素子に実際に印加される電圧を、ビット線BLとソース線SL間の電圧差と同じにできる。一般に、低抵抗状態のMTJ素子を高抵抗状態に変化させるために必要な電流値は、高抵抗状態のMTJ素子を低抵抗状態平行状態Pに変化させるために必要な電流値より大きい。このため、トップピン構造は低電圧化に有利である。これに対して、ボトムピン構造では、MTJ素子を高抵抗状態にするために、ソース線SLからビット線BLに向けて電流を流す。このとき、MTJ素子の固定層PL側の電極は、ソース線SLの高電圧に対して選択トランジスタSTの閾値電圧だけ低い値を受ける。このため、ボトムピン構造では、MTJ素子に実際に印加される電圧は、ソース線、ビット線BL間の電圧差より小さくなる。この結果、ソース線SLの高電圧をトップピン構造のソース線SLの高電圧に比べて高くする必要があり、低電圧化に不利である。ワード線ドライバWLDRVは、書き込み動作時および読み出し動作時に、アドレス信号ADに応じて、ワード線WLのいずれかをハイレベルに活性化し、他のワード線WLをロウレベルに非活性化する。ビット線ドライバBLDRVは、書き込み動作時に、ビット線BLを書き込みデータDIの論理に応じてロウレベル例えば、接地電圧またはハイレベル書き込み電圧に設定する。ビット線ドライバBLDRVは、読み出し動作時に、ビット線BLをハイレベル読み出し電圧に設定する。ソース線ドライバSLDRVは、書き込み動作時に、ソース線SLを書き込みデータDIの論理に応じてハイレベル書き込み電圧またはロウレベル例えば、接地電圧に設定する。これにより、ソース線SLの電圧レベルは、書き込み動作時に、対応するビット線BLの電圧レベルの逆に設定される。ソース線ドライバSLDRVは、読み出し動作時に、ソース線SLをフローティング状態に設定する。そして、メモリセルMCに保持されているデータの論理に応じた電圧または電流がソース線SLに生成される。センスアンプSAは、読み出し動作時に動作し、ソース線SLの電圧または電流に基づいて、活性化されているワード線WLに接続されるメモリセルMCに保持されている論理を判定し、判定した論理を読み出しデータDOとして出力する。図17に示した半導体メモリMRAMのメモリセルMCは、図1で説明した構造の磁気抵抗素子MREを有しており、磁気抵抗比MRは、400°C、1時間の熱処理が実施されても劣化しない。このため、例えば、半導体メモリMRAMの配線を、ダマシン法により形成されるCu配線で形成可能である。例えば、ダマシン法によるCu配線の形成は、350°Cを超える熱処理を必要とする。あるいは、トランジスタ等の素子の形成後に、素子の電気的特性を安定させるための水素シンターを実施可能である。水素シンターは、例えば、3の水素雰囲気中で400°C、20分の熱処理を必要とする。これにより、高温の熱処理が必要なCMOSプロセス等を用いて、配線抵抗の低い半導体メモリMRAMあるいは信頼度の高い半導体メモリMRAMを形成でき、半導体メモリMRAMの性能を向上できる。図18は、図17に示したメモリセルMCの構造の例を示している。MTJ素子は、半導体基板SUBの表面に形成される選択トランジスタST上に形成される。例えば、半導体基板SUBはp形基板であり、選択トランジスタSTはnMOSトランジスタである。選択トランジスタSTのドレインDRは、ビアホールVIA1プラグコンタクトおよび接続配線CN1を介してMTJ素子の自由層FL側に接続される。ビット線BLは、MTJ素子の固定PL側に接続される。選択トランジスタSTのソースSCは、ビアホールVIA2プラグコンタクトを介して図17に示したソースSLに接続される。ドレインDRおよびソースSCは拡散層の一種である。特に限定されないが、ワード線WLはポリシリコン配線層を用いて形成される。ビット線BL、接続配線CN1および図17に示したソース線SLは金属配線層を用いて形成される。この実施形態のスピン注入型のMRAMの書き込み動作では、MTJ素子を介してビット線BLからソース線SLに電流を流すことで、すなわち、固定層PLから自由層FLに電流を流すことで、メモリセルMCに論理0が書き込まれる。メモリセルMCが論理0を記憶しているとき、固定層PLと自由層FLの磁化方向は互いに逆反平行状態APであり、MTJ素子は高抵抗状態に設定されている。また、MTJ素子を介してソース線SLからビット線BLに電流を流すことで、すなわち、自由層FLから固定層PLに電流を流すことで、メモリセルMCに論理1が書き込まれる。メモリセルMCが論理1を記憶しているとき、固定層PLと自由層FLの磁化方向は同じ平行状態Pであり、MTJ素子は低抵抗状態に設定されている。図19は、図1に示した磁気抵抗素子MREを含むメモリセルMCを有する半導体メモリMRAMの別の例を示している。例えば、半導体メモリMRAMは、MTJ素子を有する配線電流磁界型のMRAMである。配線電流磁界型のMRAMでは、MTJ素子の近くに、書き込みワード線WWLが配線される。例えば、書き込みワード線WWLは、図19の横方向に並ぶMTJ素子に沿って配線されている。ワード線ドライバWLDRVは、書き込み動作時に書き込みワード線WWLを駆動し、読み出し動作時にワード線WLを駆動する。ビット線ドライバBLDRVおよびソース線ドライバSLDRVは、読み出し動作時のみ駆動される。半導体メモリMRAMのその他の構成および機能は、図17と同様である。図19に示した半導体メモリMRAMにおいても、高温の熱処理が必要なCMOSプロセス等を用いて、半導体メモリMRAMを形成でき、配線抵抗を低くして、半導体メモリMRAMの性能を向上できる。図20は、図19に示したメモリセルMCの構造と書き込み動作の例を示している。図18と同じ構造については、詳細な説明は省略する。配線電流磁界型のMRAMでは、MTJ素子は、ワード線WLの上方に配置される。そして、MRAMは、ワード線WLとMTJ素子との間に、ワード線WLに沿って配線された書き込みワード線WWLを有している。書き込みワード線WWLは金属配線層を用いて形成される。メモリセルMCのその他の構造は、スピン注入型のMRAMと同様である。配線電流磁界型のMRAMの書き込み動作では、MTJ素子は、ビット線BLに流れる電流I1により発生する磁場MF1と書き込みワード線WWLに流れる電流I2により発生する磁場MF2に応じて、抵抗値が書き換わり、データの論理が書き込まれる。書き込まれるデータの論理は、ビット線BLに流れる電流の向きにより設定される。例えば、MTJ素子内に矢印で示すように、固定層PLと自由層FLの磁化方向が互いに逆反平行状態APのとき、MTJ素子は高抵抗状態に設定されている。これに対して、固定層PLと自由層FLの磁化方向が同じ平行状態Pのとき、MTJ素子は低抵抗状態に設定されている。図21は、上述した半導体メモリMRAMが搭載されるシステムSYSの例を示している。システムSYSユーザシステムは、例えば、携帯機器等のマイクロコンピュータシステムの少なくとも一部を含んでいる。例えば、システムSYSは、シリコン基板SS上に複数のマクロが集積されたシステムオンチップSoCとして形成される。例えば、システムSYSは、CPU、ROMReadOnlyMemoryおよび周辺回路PERIと、上述した半導体メモリMRAMのいずれかとを有している。CPU、ROM、周辺回路PERIおよび半導体メモリMRAMは、システムバスSBUSにより互いに接続されている。ROMは、CPUにより実行されるプログラムを格納している。CPUは、ROMにアクセスするとともに、半導体メモリMRAMにアクセスし、システム全体の動作を制御する。なお、CPUにより実行されるプログラムが半導体メモリMRAMに格納されるとき、ROMは不要である。周辺回路PERIは、システムSYSに接続される入力装置および出力装置の少なくともいずれかを制御する。半導体メモリMRAMは、CPUからのアクセス要求に応じて、書き込み動作および読み出し動作を実行する。この実施形態では、半導体メモリMRAMのメモリセルMCは、図17および図19に示したようにMTJ素子を有しており、MTJ素子は、図1に示したようにトップピン構造である。MTJ素子の反強磁性層AFLは、12.5nm以上で20nm以下のいずれかの厚さのPtMnにより形成される。MTJ素子の固定層PLは、1.5nm以上で1.7nm以下のいずれかの厚さのRuを含んでいる。したがって、半導体メモリMRAMの強磁性トンネル接合素子MTJは、400°C、1時間までの熱処理に耐えることができる。換言すれば、半導体メモリMRAMの強磁性トンネル接合素子MTJは、400°C、1時間の熱処理後も、データを保持可能な磁気抵抗比MRを維持できる。この結果、半導体メモリMRAMを、製造工程において350°Cを超える熱処理が必要なCPU等の回路とともに、1つの半導体チップ上に集積できる。例えば、ダマシン法によりCu配線が形成される回路チップにおいて、Cu配線より下の層にMRAMを形成できる。半導体メモリMRAMとCPU等の回路を別々のチップにする必要がないため、システムSYSの製造コストを削減できる。以上の実施形態において説明した発明を整理して、付記として開示する。付記1半導体基板上に配置される自由層と、前記自由層上に配置されるトンネル絶縁膜と、前記トンネル絶縁膜上に配置され、Ru膜を挟んで対向する第1磁性層および第2磁性層を含む固定層と、前記固定層上に配置され、PtMnにより形成される反強磁性層とを備え、前記Ru膜の厚さは、1.5nm以上、1.7nm以下であることを特徴とする磁気抵抗素子。付記2前記反強磁性層の厚さは、12.5nm以上、20nm以下であることを特徴とする付記1に記載の磁気抵抗素子。付記3磁気抵抗素子と、ドレインが前記磁気抵抗素子の一端に接続される選択トランジスタとを含むメモリセルと、前記磁気抵抗素子の他端に接続されるビット線と、前記選択トランジスタのソースに接続されるソース線と、前記選択トランジスタのゲートに接続されるワード線と、前記ビット線、前記ソース線および前記ワード線を駆動するドライバとを備え、前記磁気抵抗素子は、半導体基板上に配置され、前記一端を介して前記選択トランジスタに接続される自由層と、前記自由層上に配置されるトンネル絶縁膜と、前記トンネル絶縁膜上に配置され、Ru膜を挟んで対向する第1磁性層および第2磁性層を含む固定層と、前記固定層上に配置され、前記他端を介して前記ビット線に接続され、PtMnにより形成される反強磁性層とを備え、前記Ru膜の厚さは、1.5nm以上、1.7nm以下であることを特徴とする半導体メモリ。付記4前記反強磁性層の厚さは、12.5nm以上、20nm以下であることを特徴とする付記3に記載の半導体メモリ。付記5ダマシン法により形成されたCu配線を含むことを特徴とする付記3または付記4に記載の半導体メモリ。付記6半導体メモリと、前記半導体メモリとともに半導体基板上に形成され、前記半導体メモリにアクセスするコントローラとを備え、前記半導体メモリは、磁気抵抗素子と、ドレインが前記磁気抵抗素子の一端に接続される選択トランジスタとを含むメモリセルと、前記磁気抵抗素子の他端に接続されるビット線と、前記選択トランジスタのソースに接続されるソース線と、前記選択トランジスタのゲートに接続されるワード線と、前記ビット線、前記ソース線および前記ワード線を駆動するドライバとを備え、前記磁気抵抗素子は、半導体基板上に配置され、前記一端を介して前記選択トランジスタに接続される自由層と、前記自由層上に配置されるトンネル絶縁膜と、前記トンネル絶縁膜上に配置され、Ru膜を挟んで対向する第1磁性層および第2磁性層を含む固定層と、前記固定層上に配置され、前記他端を介して前記ビット線に接続され、PtMnにより形成される反強磁性層とを備え、前記Ru膜の厚さは、1.5nm以上、1.7nm以下であることを特徴とするシステム。付記7前記反強磁性層の厚さは、12.5nm以上、20nm以下であることを特徴とする付記6に記載のシステム。付記8ダマシン法により形成されたCu配線を含むことを特徴とする付記6または付記7に記載のシステム。以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。