"膜面に垂直方向の磁気異方性を有し、かつ磁化方向が可変である記憶層と、前記記憶層上に設けられた第1の非磁性層と、前記第1の非磁性層上に設けられ、かつ膜面に垂直方向の磁気異方性を有し、かつ磁化方向が不変である参照層と、前記参照層上に設けられた第2の非磁性層と、前記第2の非磁性層上に設けられ、かつ前記参照層からの漏れ磁界を低減する第1の調整層と、を具備し、前記第1の調整層は、前記第2の非磁性層側に配置された第1の界面層と、膜面に垂直方向の磁気異方性を有する第1の磁性層とが積層されて構成され、前記第1の界面層の飽和磁化は、前記第1の磁性層の飽和磁化より大きいことを特徴とする磁気記憶素子。前記第1の界面層の磁化方向は、面内方向であることを特徴とする請求項1に記載の磁気記憶素子。前記第1の界面層は、Co、Fe、Niの群から選択される1つの元素、又はCo、Fe、Niの群から選択される少なくとも1つの元素を含む合金から構成されることを特徴とする請求項1又は2に記載の磁気記憶素子。前記第1の磁性層は、Co、Feの群から選択される少なくとも1つの元素と、Pt、Pd、Crの群から選択される少なくとも1つの元素とを含む合金から構成されることを特徴とする請求項1乃至3のいずれかに記載の磁気記憶素子。前記第1の磁性層は、Co、Feの群から選択される少なくとも1つの元素を含む合金と、Pt、Pd、Crの群から選択される少なくとも1つの元素を含む合金とが交互に積層されて構成されることを特徴とする請求項1乃至3のいずれかに記載の磁気記憶素子。前記記憶層の下に設けられた第3の非磁性層と、前記第の非磁性層の下に設けられ、かつ前記参照層からの漏れ磁界を低減する第2の調整層と、をさらに具備し、前記第2の調整層は、前記第3の非磁性層側に配置された第2の界面層と、膜面に垂直方向の磁気異方性を有する第2の磁性層とが積層されて構成され、前記第2の界面層の飽和磁化は、前記第2の磁性層の飽和磁化より大きいことを特徴とする請求項1乃至5のいずれかに記載の磁気記憶素子。前記第2の界面層の磁化方向は、面内方向であることを特徴とする請求項6に記載の磁気記憶素子。前記第2の界面層は、Co、Fe、Niの群から選択される1つの元素、又はCo、Fe、Niの群から選択される少なくとも1つの元素を含む合金から構成されることを特徴とする請求項6又は7に記載の磁気記憶素子。実施形態は、記憶層に印加される漏れ磁界を低減することが可能な磁気記憶素子を提供する。実施形態に係る磁気記憶素子は、膜面に垂直方向の磁気異方性を有し、かつ磁化方向が可変である記憶層と、前記記憶層上に設けられた第1の非磁性層と、前記第1の非磁性層上に設けられ、かつ膜面に垂直方向の磁気異方性を有し、かつ磁化方向が不変である参照層と、前記参照層上に設けられた第2の非磁性層と、前記第2の非磁性層上に設けられ、かつ前記参照層からの漏れ磁界を低減する第1の調整層とを具備し、前記第1の調整層は、前記第2の非磁性層側に配置された第1の界面層と、膜面に垂直方向の磁気異方性を有する第1の磁性層とが積層されて構成され、前記第1の界面層の飽和磁化は、前記第1の磁性層の飽和磁化より大きい。以下、実施形態について図面を参照して説明する。ただし、図面は模式的または概念的なものであり、各図面の寸法および比率などは必ずしも現実のものと同一とは限らないことに留意すべきである。以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。[第1の実施形態]図1は、第1の実施形態に係る磁気記憶素子であるMTJ素子10の構成を示す断面図である。MTJ素子10は、下から順に、記憶層11、非磁性層トンネルバリア層12、参照層13、非磁性層スペーサ層14、調整層15が積層されて構成されている。なお、図1の積層順序は、逆転していても構わない。図中の矢印は、磁化の様子を表している。記憶層11及び参照層13はそれぞれ、強磁性材料からなり、膜面に垂直方向の磁気異方性を有し、それらの容易磁化方向は膜面に対して垂直である。すなわち、MTJ素子10は、記憶層11及び参照層13の磁化方向がそれぞれ膜面に対して垂直方向を向く、いわゆる垂直磁化型MTJ素子である。記憶層11は、磁化方向が可変である反転する。参照層13は、磁化方向が不変である固着している。参照層13は、記憶層11よりも十分大きな垂直磁気異方性エネルギーを持つように設定される。磁気異方性の設定は、材料構成や膜厚を調整することで可能である。このようにして、記憶層11の磁化反転電流を小さくし、参照層13の磁化反転電流を記憶層11のそれよりも大きくする。これにより、所定の書き込み電流に対して、磁化方向が可変の記憶層11と磁化方向が不変の参照層13とを備えたMTJ素子10を実現できる。非磁性層12は、非磁性金属、非磁性半導体、絶縁体などを用いることができる。非磁性層12として絶縁体を用いた場合はトンネルバリア層と呼ばれる。トンネルバリア層12としては、酸化マグネシウムMgOなどが用いられる。本実施形態では、MTJ素子10に直接に書き込み電流を流し、この書き込み電流によってMTJ素子10の磁化状態を制御するスピン注入書き込み方式を採用する。MTJ素子10は、記憶層11と参照層13との磁化の相対関係が平行か反平行かによって、低抵抗状態と高抵抗状態とのいずれかをとることができる。MTJ素子10に対して、記憶層11から参照層13へ向かう書き込み電流を流すと、記憶層11と参照層13との磁化の相対関係が平行になる。この平行状態の場合、MTJ素子10の抵抗値は最も低くなり、MTJ素子10は低抵抗状態に設定される。MTJ素子10の低抵抗状態を、例えばデータ0と規定する。一方、MTJ素子10に対して、参照層13から記憶層11へ向かう書き込み電流を流すと、記憶層11と参照層13との磁化の相対関係が反平行になる。この反平行状態の場合、MTJ素子10の抵抗値は最も高くなり、MTJ素子10は高抵抗状態に設定される。MTJ素子10の高抵抗状態を、例えばデータ1と規定する。これにより、MTJ素子10を1ビットデータ2値データを記憶可能な記憶素子として使用することができる。MTJ素子10の抵抗状態とデータとの割り当ては任意に設定可能である。MTJ素子10からデータを読み出す場合は、MTJ素子10に読み出し電圧を印加し、この時にMTJ素子10に流れる読み出し電流に基づいてMTJ素子10の抵抗値を検知する。この読み出し電圧は、スピン注入によって磁化反転する閾値よりも十分小さい値に設定される。図2は、MTJ素子10の漏れ磁界を説明する概略図である。MTJ素子10を構成する記憶層11及び参照層13は磁性材料から構成されているため、外部に対して磁界を発生している。一般に、垂直磁化型MTJ素子では、参照層13から発生する漏れ磁界が面内磁化型のそれに比べて大きい。また、参照層13に比べて保磁力の小さい記憶層11は、参照層13からの漏れ磁界の影響を強く受ける。具体的には、参照層13からの漏れ磁界の影響により、記憶層11の保磁力或いは磁化曲線がシフトし、磁化反転電流の増加や、熱安定性の低下を引き起こす。本実施形態の調整層15は、記憶層11に印加される、参照層13の漏れ磁界を低減するために設けられている。調整層15は、非磁性層14側に設けられた界面層16と、磁性層17とが積層された積層構造を有している。磁性層17は、強磁性材料からなり、膜面に垂直方向の磁気異方性を有し、その容易磁化方向は膜面に対して垂直である。磁性層17は、参照層13と同様に、磁化方向が不変である。磁性層17は、参照層13と反強磁性結合しており、磁性層17と参照層13との磁化方向は反平行に設定される。界面層16は、強磁性材料からなる。界面層16の飽和磁化は、磁性層17の飽和磁化より大きく設定される。界面層16はそれ自体で膜面に対して垂直方向の磁気異方性を持つ必要はなく、磁性層17と交換結合することにより界面層16の磁化が膜面に対して垂直方向を向いていればよい。結果として調整層15の磁化が全体として膜面に垂直方向の磁化を有していればよい。スペーサ層14は、調整層15と参照層13が強磁性的に結合しないために設けられている。スペーサ層14は、調整層15と参照層13とが熱工程によって混ざらないための耐熱性を有し、かつ調整層15を形成する際の結晶配向を制御する機能も有している。スペーサ層14としては、ルテニウムRu、白金Pt、銀Ag、或いは銅Cuなどの非磁性金属を用いることができる。以下に、界面層16及び磁性層17の飽和磁化の条件を満たす磁性材料について説明する。界面層16は、コバルトCo、鉄Fe、ニッケルNiの群から選択される1つの元素、又はコバルトCo、鉄Fe、ニッケルNiの群から選択される少なくとも1つの元素を含む合金から構成される。このような材料から構成される界面層16は、外部磁界が印加されていない状態では面内方向の磁気異方性を有しており、その容易磁化方向は面内方向である。磁性層17は、コバルトCo、鉄Feの群から選択される少なくとも1つの元素と、白金Pt、パラジウムPd、クロムCrの群から選択される少なくとも1つの元素とを含む合金から構成される。また、磁性層17は、コバルトCo、鉄Feの群から選択される少なくとも1つの元素を含む合金と、白金Pt、パラジウムPd、クロムCrの群から選択される少なくとも1つの元素を含む合金とが交互に積層されて構成される。一般的に、MTJ素子10を微細化すると、参照層13の漏れ磁界が大きくなる。ここでまず、調整層15が単一の磁性層から構成される場合を考えた場合、微細化するに伴い記憶層に印加されている漏れ磁界を低減するためには、調整層15の膜厚を大きくするか、調整層15の飽和磁化を大きくする必要がある。しかしながら、単純に調整層15の膜厚を大きくするとMTJ素子の面直方向高さが高くなるために、微細加工が困難になる。また、調整層15の飽和磁化を大きくすると一般に磁気異方性が小さくなり、調整層が磁気的に不安定になり好ましくない。一方で本実施形態のように、調整層15を界面層16と磁性層17との積層構造で構成すると、記憶層に近い位置に飽和磁化が大きい界面層16を配置することで記憶層に印加される漏れ磁界を効率的に低減することができる。また、磁性層17は飽和磁化を無理に上昇させる必要がないために、磁気異方性が最大となる材料を用いることができる。つまり、漏れ磁界の低減に大きく寄与する、調整層15の飽和磁化を、記憶層に近い界面層16で調整して効率的に記憶層に作用する漏れ磁界を低減し、調整層15の磁気安定性を磁性層17で調整するように機能を分離することで、MTJ素子10が微細化された場合でも調整層15全体の膜厚を低減しつつ、記憶層に印加される漏れ磁界を低減することが可能になることが本実施形態の特徴である。実施例図3は、調整層15の膜厚低減効果を説明する図である。図3の縦軸は、界面層16を含んだ調整層15全体の合計膜厚である。実施例1のMTJ素子10において、調整層15の界面層16としては、膜厚が1nm程度、飽和磁化が1400emu/cc程度のコバルトCoを用いており、調整層15の磁性層17としては、飽和磁化が900emu/cc程度の垂直磁化膜を用いている。実施例2のMTJ素子10において、調整層15の界面層16としては、膜厚が2nm程度、飽和磁化が1400emu/cc程度のコバルトCoを用いており、調整層15の磁性層17としては、飽和磁化が900emu/cc程度の垂直磁化膜を用いている。また、図3には、調整層15を磁性層17と同じ材料からなる単層で構成した場合の比較例についても図示している。記憶層11及び参照層13の構成は、実施例1、実施例2、及び比較例で共通である。記憶層11としては、例えば、膜厚が2nm程度、飽和磁化が800emu/cc程度の垂直磁化膜を用いている。参照層13としては、例えば、膜厚が8.5nm程度、飽和磁化が691emu/cc程度の垂直磁化膜を用いている。MTJ素子10の直径は、41nm程度である。図3から理解できるように、実施例1及び実施例2の調整層15の膜厚は、調整層15を垂直磁性膜の単層で構成した比較例に比べて低減されている。また、実施例1に比べて界面層16の膜厚を大きくした実施例2では、調整層15の膜厚がより低減できており、実施例2の調整層15の膜厚は、比較例のそれに比べて、4.6nm程度低減されている。効果以上詳述したように第1の実施形態では、MTJ素子10は、膜面に垂直方向の磁気異方性を有する記憶層11及び参照層13に加え、参照層13の漏れ磁界を低減する役割を担う調整層15を備えている。調整層15は、参照層13上にスペーサ層14を介して積層され、調整層15の磁化方向は、参照層13の磁化方向と反平行に設定される。さらに、調整層15は、スペーサ層14側に配置された界面層16と、膜面に垂直方向の磁気異方性を有する磁性層17とが積層されて構成され、界面層16の飽和磁化を、磁性層17の飽和磁化よりも大きく設定するようにしている。従って第1の実施形態によれば、参照層13の漏れ磁界が記憶層11に作用して記憶層11の保磁力がシフトするのを抑制することができる。これにより、磁化反転電流を低減することができ、また、MTJ素子10の熱安定性を向上させることができる。また、MTJ素子10が微細化された場合でも、調整層15の膜厚が増大するのを防ぐことができる。すなわち、飽和磁化が大きい界面層16を参照層13に近い位置に配置しているので、参照層13の漏れ磁界を効率よく低減できる。これにより、調整層15の膜厚を低減しつつ、記憶層11の保磁力がシフトするのを抑制することができる。また、MTJ素子10全体の膜厚が低減できるため、MTJ素子10の加工が容易となり、MTJ素子10を微細化した場合でも、MTJ素子10をピラー状に加工することが容易となる。[第2の実施形態]第2の実施形態は、参照層の漏れ磁界を低減するために2つの調整層を用意し、2つの調整層で参照層及び記憶層を挟むようにしてMTJ素子10を構成するようにしている。図4は、第2の実施形態に係るMTJ素子10の構成を示す断面図である。記憶層11の下には、非磁性層スペーサ層18が設けられている。スペーサ層18の材料は、第1の実施形態で説明したスペーサ層14の材料と同じである。スペーサ層18の下には、参照層13の漏れ磁界を低減する調整層19が設けられている。調整層19は、スペーサ層18側に設けられた界面層20と、磁性層21とが積層された積層構造を有している。磁性層21は、強磁性材料からなり、膜面に垂直方向の磁気異方性を有し、その容易磁化方向は膜面に対して垂直である。磁性層21は、参照層13と同様に、磁化方向が不変である。磁性層21の磁化方向は、参照層13の磁化方向と反平行に設定される。界面層20は、強磁性材料からなり、界面層20の飽和磁化は、磁性層21の飽和磁化より大きく設定される。磁性層21の磁化によって、調整層15は、全体として膜面に垂直方向の磁化を有している。界面層20及び磁性層21の材料はそれぞれ、第1の実施形態で説明した界面層16及び磁性層17の材料と同じである。このように構成されたMTJ素子10は、参照層13の漏れ磁界が記憶層11に作用するのをより低減することができる。これにより、記憶層11の保磁力がシフトするのを抑制することができる。また、MTJ素子10が微細化された場合でも、調整層15及び19の膜厚が増大するのを防ぐことができる。[第3の実施形態]第3の実施形態は、前述したMTJ素子10を用いてMRAM磁気メモリを構成した場合の構成例である。MTJ素子10としては、第1及び第2の実施形態で説明したいずれかのMTJ素子を用いることができる。図5は、第3の実施形態に係るMRAM30の構成を示す回路図である。MRAM30は、マトリクス状に配列された複数のメモリセルMCを有するメモリセルアレイ32を備えている。なお、図5には、2×2個のメモリセルMCを一例として示している。メモリセルアレイ32には、それぞれが列カラム方向に延在するように、複数のビット線対BL,/BLが配設されている。また、メモリセルアレイ32には、それぞれが行ロウ方向に延在するように、複数のワード線WLが配設されている。ビット線とワード線との交差領域には、メモリセルMCが配置されている。各メモリセルMCは、MTJ素子10、及び選択トランジスタ31を備えている。選択トランジスタ31としては、例えばNチャネルMOSFETMetalOxideSemiconductorFieldEffectTransistorが用いられる。MTJ素子10の一端は、ビット線BLに接続されている。MTJ素子10の他端は、選択トランジスタ31のドレインに接続されている。選択トランジスタ31のゲートは、ワード線WLに接続されている。選択トランジスタ31のソースは、ビット線/BLに接続されている。ワード線WLには、ロウデコーダ33が接続されている。ロウデコーダ33は、ロウアドレスに基づいて、複数のワード線WLのいずれか1本を選択する。ビット線対BL,/BLには、カラム選択回路35を介して、書き込み回路36及び読み出し回路37が接続されている。カラム選択回路35は、例えば、全ビット線に対応する数のNチャネルMOSFETMetalOxideSemiconductorFieldEffectTransistorを備えており、カラムデコーダ34の指示に応じて、動作に必要なビット線対BL,/BLを選択する。カラムデコーダ34は、カラムアドレスをデコードし、このデコード信号をカラム選択回路35に送る。書き込み回路36は、外部から書き込みデータを受ける。書き込み回路36は、書き込み対象である選択メモリセルに接続されたビット線対BL,/BLに書き込み電圧を印加する。そして、選択メモリセルに書き込み電流を流すことで、選択メモリセルにデータを書き込む。読み出し回路37は、読み出し対象である選択メモリセルに読み出し電圧を印加する。そして、選択メモリセルに流れる読み出し電流に基づいて、選択メモリセルに記憶されたデータを検知する。読み出し回路37によって読み出されたデータは、外部に出力される。メモリセルMCへのデータの書き込みは、以下のように行われる。まず、データ書き込みを行うメモリセルMCを選択するために、この選択メモリセルMCに接続されたワード線WLがロウデコーダ33によって活性化される。これにより、選択トランジスタ31がオンする。さらに、選択メモリセルMCに接続されたビット線対BL,/BLがカラムデコーダ34によって選択される。ここで、MTJ素子10には、書き込みデータに応じて、双方向の書き込み電流のうち一方が供給される。具体的には、MTJ素子10に図面の左から右へ書き込み電流を供給する場合、書き込み回路36は、ビット線BLに正の電圧を印加し、ビット線/BLに接地電圧を印加する。また、MTJ素子10に図面の右から左へ書き込み電流を供給する場合、書き込み回路36は、ビット線/BLに正の電圧を印加し、ビット線BLに接地電圧を印加する。このようにして、メモリセルMCにデータ0、或いはデータ1を書き込むことができる。次に、メモリセルMCからのデータ読み出しは、以下のように行われる。まず、書き込みの場合と同様に、選択メモリセルMCの選択トランジスタ31がオンする。読み出し回路37は、MTJ素子10に、例えば図面の右から左へ流れる読み出し電流を供給する。この読み出し電流は、スピン注入によって磁化反転する閾値よりも十分小さい値に設定される。そして、読み出し回路37は、読み出し電流に基づいて、MTJ素子10の抵抗値を検出する。このようにして、MTJ素子10に記憶されたデータを読み出すことができる。次に、MRAM30の構造例について説明する。図6は、MRAM30の構成を示す断面図である。P型半導体基板41内には、STI構造の素子分離絶縁層42が設けられている。素子分離絶縁層42に囲まれた素子領域活性領域には、選択トランジスタ31としてのNチャネルMOSFETが設けられている。選択トランジスタ31は、素子領域内に離間して形成されたソース領域43及びドレイン領域44と、ソース領域43及びドレイン領域44間のチャネル領域上に設けられたゲート絶縁膜45と、ゲート絶縁膜45上に設けられたゲート電極46とを備えている。ゲート電極46は、図5のワード線WLに相当する。ソース領域43及びドレイン領域44はそれぞれ、N型拡散領域から構成される。ソース領域43上には、コンタクトプラグ47が設けられている。コンタクトプラグ47上には、ビット線/BLが設けられている。ドレイン領域44上には、コンタクトプラグ48が設けられている。コンタクトプラグ48上には、引き出し電極49が設けられている。引き出し電極49上には、MTJ素子10が設けられている。MTJ素子10上には、ビット線BLが設けられている。半導体基板41とビット線BLとの間は、層間絶縁層50で満たされている。以上詳述したように第3の実施形態によれば、第1及び第2の実施形態で説明したいずれかのMTJ素子10を用いてMRAM30を構成することができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"