半導体チップと、前記半導体チップの主面に配置された複数の電極パッドと、前記複数の電極パッドの上に配置された複数のバンプと、を有し、前記半導体チップのコーナー部において、第1のバンプと第2のバンプとが、第1のピッチで、隣接して配置され、前記半導体チップの中心部において、第3のバンプと第4のバンプとが、第2のピッチで、隣接して配置され、前記第1のピッチは、前記第2のピッチよりも狭いことを特徴とする半導体装置。前記第1のバンプ及び前記第2のバンプは、ダミーバンプであることを特徴とする請求項1に記載の半導体装置。前記第1のバンプと前記第2のバンプは、配線により接続していることを特徴とする請求項1又は2に記載の半導体装置。前記電極パッドの外側には、バンプが接続されていない周辺パッドが配置されており、前記配線は、平面視において、前記周辺パッドの外側を通過するように配置されていることを特徴とする請求項3に記載の半導体装置。前記電極パッドの外側には、I/Oセルが配置されており、前記配線は、平面視において、前記I/Oセルの外側を通過するように配置されていることを特徴とする請求項3又は4に記載の半導体装置。前記半導体チップの外周部には、シールリングが配置されており、前記配線は、平面視において、前記周辺パッドと前記シールリングの間を通過するように配置されていることを特徴とする請求項3~5のいずれか1項に記載の半導体装置。前記配線は、前記電極パッドよりも低い位置に配置されていることを特徴とする請求項3~6のいずれか1項に記載の半導体装置。前記配線は、前記電極パッドと同じ高さに配置されていることを特徴とする請求項3~6のいずれか1項に記載の半導体装置。前記配線は、第1の配線であり、前記半導体チップの内側には、第2の配線が形成されており、前記第1の配線は、前記第2の配線よりも太い部分を有することを特徴とする請求項3~8のいずれか1項に記載の半導体装置。前記第1の配線における太い部分は、平面視において、少なくとも前記周辺パッドよりも内側に配置されていることを特徴とする請求項9に記載の半導体装置。前記配線の少なくとも一部の上層は、前記半導体チップの主面から露出していることを特徴とする請求項3~10のいずれか1項に記載の半導体装置。前記第1のバンプに隣接する第5のバンプを有し、前記第1のバンプと前記第5のバンプとは前記配線とは別の配線により接続しており、前記第1のバンプはダミーバンプであり、前記第5のバンプは前記半導体チップ内の集積回路と電気的に接続する回路接続バンプであることを特徴とする請求項3~11のいずれか1項に記載の半導体装置。前記第1のバンプ、前記第2のバンプ、前記第3のバンプ、前記第4のバンプの高さが同一であり、かつ、構成する材料が同一であることを特徴とする請求項1~12のいずれか1項に記載の半導体装置。前記第1のピッチは最小ピッチであることを特徴とする請求項1~13のいずれか1項に記載の半導体装置。前記半導体チップ内の層間絶縁膜を構成する絶縁膜として、低誘電率膜または低誘電率膜よりもさらに誘電率が低い超低誘電率膜が用いられていることを特徴とする請求項1~14のいずれか1項に記載の半導体装置。前記半導体チップの主面が実装基板の主面に向かうように実装されていることを特徴とする請求項1~15のいずれか1項に記載の半導体装置。前記半導体チップの裏面に接着し、前記実装基板にも接着するような放熱部を有することを特徴とする請求項16に記載の半導体装置。前記放熱部と前記実装基板の接着部位が、平面視において、前記実装基板の裏面に多数存在するバンプの最外周列と一部重なることを特徴とする請求項17に記載の半導体装置。しかしながら、特許文献1及び特許文献2には、バンプを半導体チップと実装基板との接続補強用として配置する方法は開示されているがバンプを利用して半導体チップと実装基板との電気的な接続信頼性をさらに向上させる方法については何ら開示されていない。本発明は、上記問題を解決するためになされたものであり、フリップチップ実装に用いられる半導体チップと実装基板との電気的な接続信頼性を向上させた半導体装置を提供することを目的とする。上記課題を解決するために、本発明に係る半導体装置は、半導体チップと、半導体チップの主面に配置された複数の電極パッドと、複数の電極パッドの上に配置された複数のバンプと、を有し、半導体チップのコーナー部において、第1のバンプと第2のバンプとが、第1のピッチで、隣接して配置され、半導体チップの中心部において、第3のバンプと第4のバンプとが、第2のピッチで、隣接して配置され、第1のピッチは、第前記第2のピッチよりも狭いことを特徴とする。そして、第1のバンプ及び第2のバンプは、ダミーバンプであることが好ましい。また、電極パッドの外側には、バンプが接続されていない周辺パッド又はI/Oセルが配置されており、配線は、平面視において、周辺パッドの外側を通過するように配置されていることが好ましい。本発明によれば、フリップチップ実装に用いられる半導体チップと実装基板との電気的な接続信頼性を向上させた半導体装置を提供することができる。以下、本発明の実施形態に係る半導体装置について図面を参照して説明する。なお、以下で参照する各図は、説明の便宜上、本発明に係る半導体装置を構成する部材のうち、本発明を説明するために必要な主要部材のみを簡略化して示したものである。従って、本発明の半導体装置は、参照する各図に示されていない任意の構成部材を備えることができる。また、各図中の部材の寸法は、実際の構成部材の寸法及び各部材の寸法比率等を必ずしも忠実に表したものではない。また、各部材の材料は、好ましい形態を記載したに過ぎず、記載した材料に限定されるものではない。図1は、本発明の実施形態に係る半導体装置の一例を示す図であり、図1aは概略斜視図、図1bは図1aのX1-X1線の概略断面図である。半導体装置1は、図1aに示すように、実装基板3と、実装基板3に搭載された半導体チップ2とを備えている。また、図1bに示すように、半導体チップ2の実装基板3側の表面主面には、マトリクス状に配置された複数のバンプ5が形成されている。実装基板3上には、電極パッド図示せずがバンプ5に対応する位置に形成されている。バンプ5と電極パッドとが接続されて、半導体チップ2が実装基板3の上にフリップチップ実装されている。なお、ソースドレイン、及びそれらと接続する配線を有する層間絶縁膜などからなる回路面は、半導体チップ2の主面側に配置され、バンプ5と電気的に接続している。バンプ5の材料としては、例えばSn-2.3Ag組成のはんだなどが好適であるが、他の組成のはんだやはんだ以外の金属材料を用いることができる。また、Cuを有するピラーなどを備えたバンプ形態を採用することもできる。また、実装基板3は、その裏面に、Sn-3Ag-0.5Cu等の素材からなるBGABallGridArrayと呼ばれるはんだボール6を備える。実装基板3は、はんだボール6により他の実装基板に2次実装される。本実施形態の半導体装置1では、実装基板3と半導体チップ2との間に樹脂などの材料からなるアンダーフィル4が充填されている。半導体チップ2の周囲のアンダーフィル4は、半導体チップ2の外側に向かって傾斜するフィレットを形成している。アンダーフィル4は、半導体チップ2を実装基板3にフリップチップ実装するフリップチップボンディング工程の後、乾燥により吸湿水分を除去し、アンダーフィル4を塗布する塗布工程において供給、形成される。通常は、半導体チップ2の一辺もしくは二辺に同時にアンダーフィル樹脂を滴下し、滴下されたアンダーフィル樹脂が毛細管現象によって実装基板3と半導体チップ2との間に充填される。この塗布工程の後、所定のプロファイルを持った加熱工程を経ることでアンダーフィル樹脂が硬化し、接着性、強度、硬度を備えたアンダーフィル4が形成される。アンダーフィル樹脂を硬化する加熱工程の具体的なプロファイルは、アンダーフィル樹脂の特性やパッケージ仕様に応じて定められる。例えば、アンダーフィル樹脂を105°Cで2時間加熱して半硬化させた後に、150°Cで更に2時間加熱し本硬化させてもよい。このように、半導体チップ2と実装基板3との間隙に充填されるアンダーフィル4により、バンプ接合部周辺構造や半導体チップ2の回路面が保護される。図2は、本実施形態に係る半導体装置の半導体チップ上に形成される代表的なバンプの概略断面図である。図2に示すように、Siなどの半導体材料を有する基板11の上に例えばAlからなる電極パッド10が形成されている。なお、基板11内には、ソースドレイン、及びそれらと接続する配線を有する絶縁層ソースドレインの上側に配置が形成されているが、図示を省略している。なお、配線と電極パッド10とは電気的に接続している。基板11及び電極パッド10の周縁部を覆うように、例えば窒化ケイ素Si3N4からなる第1保護膜9が形成されている。第1保護膜9は、電極パッド10の一部を露出する第1開口部を有している。第1保護膜9の上に、第1保護膜9の第1開口部を含む位置に第2開口部を有する第2保護膜7が形成されている。第2保護膜7を形成する工程は以下の通りである。まず、例えばスピンナを用いて、電極パッド10及び第1保護膜9の上に、ポリイミドを均一に塗布する。その後、続けて、プリベーク70°Cで50秒、90°Cで50秒及び105°Cで110秒を行う。その後に、所定の開口部を形成できるパターンに露光する。次に、現像前ベーク80°Cで50秒を行う。その後に、現像及びキュア140°Cで170秒及び350°Cで3600秒を順次行うことにより、開口部を有する第2保護膜7が形成できる。なお、第2保護膜7は、ポリイミドに代えてベンゾオキサゾール又はシリコン系の樹脂材料等を用いてもよい。第2保護膜7の開口部には、1×103mm~7×103mm程度の厚みを持つアンダーバリアメタル8が形成されている。一般的に、アンダーバリアメタル8は電極パッド10とその上部に形成されるバンプ5との間の接合強度を高めるメタル層として形成される。アンダーバリアメタル8の材質としては、例えば、ニッケルNiからなるものが挙げられるが、これに限定するものではない。また、アンダーバリアメタル8はスパッタや蒸着等により形成されてもよいし、あるいはめっき方式により形成されてもよい。更に、アンダーバリアメタル8上に形成されるバンプ5は、はんだめっきの方法により形成することができる。例えば、スパッタ法でシード層を付け、フォトレジストを塗布、フォトリソグラフィ工程でバンプ部のみを開口させる。その後、ウェハをめっき液の中に浸漬し、はんだを析出させる。また、バンプ5は、ボールマウント法により形成してもよい。ボールマウント法では、まずアンダーバリアメタル8と対応する位置に開口部を有する厚さが0.02mm~0.04mm程度の金属板からなる印刷マスクを準備する。Si基板11のバンプ形成面の全体を印刷マスクによって覆った後、ゴム製又は金属製のスキージを用いて、アンダーバリアメタル8の表面にフラックスを印刷する。次に、アンダーバリアメタル8と対応する位置に開口部を有する搭載マスクを用いて、フラックスが印刷されたアンダーバリアメタル8の上にバンプ材料を設ける。次に、バンプ材料が設けられたSi基板11を熱処理して、バンプ材料を溶融することによりバンプ材料をアンダーバリアメタル8と接合する。上記プロセスにおいて、アンダーバリアメタル8の上に印刷したフラックスは、バンプ材料の保持及び再溶解リフロー時における酸化膜の除去の2つの機能を主に有する。このため、フラックスは、ロジン系又は水溶性フラックス等を用いることができる。特に、ハロゲンフリータイプのロジン系フラックスを用いることが好ましい。バンプ材料は、錫、銀及び銅等のはんだ材料からなるはんだボール等が好ましいが、他の組成の材料を用いてもよい。バンプ材料の大きさは、径が0.07mm~0.125mm程度であることが好ましいが、これに限定されない。また、電極パッド10、第1保護膜9、第2保護膜7、及びアンダーバリアメタル8を含むバンプ5周辺構造は様々なバリエーションが可能であり、上記の構造に限定されない。各電極パッド10上にバンプ5を形成する際には、電極パッド10上の残渣や酸化膜をスパッタリング等で清浄、除去した上で、アンダーバリアメタル8を形成し、続いてバンプ5を形成することが好ましい。電極パッド10の清浄、除去処理が不十分であると、バンプ5周辺構造の接続信頼性の低下や機能不良などの不具合が発生する可能性がある。電極パッド10上の残渣や酸化膜の洗浄、除去の方法としては、例えば、アルゴンプラズマで電極パッド10を深さ方向に100~300Å程度エッチングすることが好ましい。電極パッド10のエッチングに代えて、アンダーバリアメタル8のエッチングを施してもよい。あるいは電極パッド10のエッチングと共に、アンダーバリアメタル8のエッチングを施してもよい。またエッチング方法やエッチング量の設定値は、対象部材や前後工程、保管環境等に応じて、選択すればよく、上記の方法や設定値に限定されるものではない。図3及び図4は、本実施形態に係る半導体装置の半導体チップ上に形成されたバンプの配列の一例を示す概略平面図である。図3及び図4に示すように、半導体チップ2の表面主面には、複数のバンプ5がX方向第1の方向及びX方向に直交するY方向第2の方向に沿って2種類のピッチでマトリクス状に形成されている。図3及び図4は、約3.2mm×約3.2mmの半導体チップ2の表面に、バンプ5が約160μmと約240μmの2種類のピッチで混在して配置された例を示している。ここで、バンプ5は、半導体チップ2の中心部において幅広のピッチバンプ5が第3のバンプと第4のバンプを有するときの、第3のバンプと第4のバンプとの間の距離で配置され、半導体チップ2の外周部において幅狭のピッチバンプ5が第1のバンプと第2のバンプを有するときの、第1のバンプと第2のバンプとの間の距離で配置されている。なお、半導体チップ2のサイズ、バンプ5のピッチ、バンプ5の配置の形態等は、これに限定されない。また、図3は、半導体チップ2の外周部に、検査用の周辺パッド12が配置されている例を示している。また、集積回路が形成された半導体チップ2を含む半導体装置において、外部回路とのインタフェース機能を備える入出力セルI/Oセル13が半導体チップ2の外周部に配置される場合がある。図4は、半導体チップ2の外周部にこうしたI/Oセル13が配置された例を示している。なお、検査用の周辺パッドと入出力セルとが混在していても構わない。その場合、例えば、検査用の周辺パッドがより外側に配置されることが考えられる。また、図示しないが、検査用の周辺パッドの外側に、シールリングの一部が配置されていてもよい。シールリングは、半導体チップ2を囲うように配置され、ダイシング時の機械的衝撃や外界雰囲気の影響から半導体チップ2の回路形成領域を保護する役割を果たす。以下、主に図3aに例示する半導体チップ2を用いて、本実施形態を説明する。上記のように、半導体装置1においては、バンプ接合部周辺にかかる応力はチップ中心から離れるほど大きくなり、チップコーナー部では最も大きくなる傾向がある。そこで、チップコーナー部における半導体チップ2と実装基板3との接合強度を高め、半導体チップ2と実装基板3との間の電気的な接続信頼性の低下を防止する必要がある。そのためには、4箇所のチップコーナー部に存在する最外バンプ及びそれぞれの最近接バンプがX方向及びY方向それぞれにおいて、最小ピッチで配置されることが好ましい。ここで、最外バンプとはチップ中心から見て最も外側チップ中心から最も遠い位置に配置されたバンプである。また、最近接バンプとは、対象バンプから最も近い位置に配置されたバンプである。例えば、図3aに例示する半導体チップ2の各チップコーナー部では、最外バンプ及びそれぞれの最近接バンプを含む4列×4行の16個のバンプ5が最小ピッチで配置されている。このようなバンプ5の配置によりチップコーナー部の接合強度を高めることができる。また、仮にチップコーナー部における接合部に損傷が発生したとしても、半導体装置の機能が不良とならないようにする必要がある。そのために、4箇所のチップコーナー部における最外バンプは半導体チップ2内部の集積回路と電気的に接続されないダミーバンプ52としておくことが好ましい。ただし、ダミーバンプ52は4箇所のチップコーナー部における最外バンプだけに限定するものではなく、それ以外の位置にも適宜追加形成してもよい。また、図3及び図4では、バンプ5のピッチは2種類としたが3種類以上としてもよい。各チップコーナー部におけるダミーバンプ52としては、図3aに示すように、バンプ配列のマトリクスのコーナーに配置されたダミーバンプ52a第1ダミーバンプと、マトリクスのコーナーとX方向に隣接する位置に配置されたダミーバンプ52b第2ダミーバンプと、マトリクスのコーナーとY方向に隣接した位置に配置されたダミーバンプ52c第3ダミーバンプの3つのダミーバンプとしてもよい。また、図3bに示すように、チップコーナー部におけるダミーバンプ52を、ダミーバンプ52b及びダミーバンプ52cの2つのダミーバンプとしてもよい。あるいは、図3cに示すように、チップコーナー部におけるダミーバンプ52を、ダミーバンプ52bと、ダミーバンプ52cと、マトリクスのコーナーと斜め方向に隣接したダミーバンプ52dの3つのダミーバンプとしてもよい。上記のように、電気的な接続信頼性が最も低いチップコーナー部の最外バンプを含むバンプ5をダミーバンプ52とすることで、これらのバンプ5の電気接続性が損なわれた場合でも半導体装置の機能不良とならない。ところで、前述したように、各電極パッド10上にバンプ5を形成する工程において、電極パッド10の清浄、除去処理が不十分であると、バンプ周辺構造の接続信頼性や機能不良といった不具合が発生する可能性がある。そのため、洗浄、除去処理が有効に施されているかどうかを工程の中で適宜確認することは非常に重要となる。そのための手段として、ケルビン接続構造を構成する複数バンプ間で4端子測定を実施し、対象となるバンプ5における電極パッド10とバンプ5頂部間の抵抗値を確認する方法がある。例えば、通常であれば上記抵抗値が1mΩのところ、あるタイミングで100mΩと検出された場合、その時点でのバンプ形成工程に何らかの異常が存在すると考えられる。特に、上記抵抗値に直接的に影響を与える電極パッド10の清浄、除去処理工程に異常が発生した可能性が高い。バンプ形成工程で異常が発生した状態のまま、フリップ実装工程を継続すると、最終的にバンプ周辺構造の接続信頼性の低下や機能不良といった不具合が発生する。このような不具合の発生を事前に防止し、常に正常な半導体チップ2をフリップチップ実装工程に供給するために、上記抵抗値を適宜確認することが重要である。一方で、上記のように電極パッド10とバンプ5頂部間の抵抗値を確認する際、ケルビン接続構造を形成するバンプ5にはそれぞれプローブが接触する。そのため、バンプ5及びバンプ5の下地構造にクラック等の物理的な影響が発生し易い。この影響を避けるために、半導体チップ2内部の集積回路に接続されないダミーバンプ52を、ケルビン接続構造を構成するバンプ5として活用することが好ましい。すなわち、ダミーバンプ52を半導体チップ2と実装基板3との接続補強用としてだけでなく、電極パッド10とバンプ5頂部間の接続抵抗測定用としても活用することが好ましい。なお、半導体チップ2における4箇所のチップコーナー部のうち、少なくとも1箇所において、ダミーバンプ52を含むケルビン接続構造が形成されていればよい。図5は、ケルビン接続構造を用いた4端子測定法の原理を説明するための図である。なお、図5では、電極パッド10とダミーバンプ52a頂部間の抵抗値を測定する場合を示す。図5aに示すように、ダミーバンプ52a及び52bのそれぞれの頂部に電流プローブ31a及び31bが接触され、ダミーバンプ52a頂部から電極パッド10を経由してダミーバンプ52b頂部に至る経路33に電流Iinを流す。一方、ダミーバンプ52a及び52cのそれぞれの頂部に電圧プローブ32a及び32bが接触され、ダミーバンプ52a頂部から電極パッド10を経由してダミーバンプ52c頂部に至る経路34において発生する電圧Voutを測定する。電極パッド10とダミーバンプ52a頂部間の抵抗Rは、電圧Voutと電流Iinの関係からオームの法則によって容易に求めることができる。図6は、本実施形態に係る半導体装置の半導体チップにケルビン接続構造を構成する配線の一例を示す概略断面図である。図6に示すように、ケルビン接続構造を構成する2つの隣接する電極パッド10は、例えば電極パッド10の下地層である銅などの材料からなる配線層15により接続されている。ケルビン接続構造を構成する配線の材質や構造はこれに限るものでなく、例えば、電極パッド10と同一層に電極パッド10を構成するAlで配線してもよい。なお、ケルビン接続構造を構成する配線も、これら回路接続用バンプ51に通じる配線と同様の配線層、配線材料で形成することが好ましい。これにより、配線経路やそれを形成する工程の簡素化が可能となる。なお、ケルビン接続構造を構成する配線としては、上記以外に、電極パッド10の直下層より更に内部の配線層を活用することも可能である。なお、回路接続用バンプ51のバンプ周辺構造とダミーバンプ52のバンプ周辺構造を同一にするのが好ましい。これにより、回路接続用バンプ51とダミーバンプ52との間で、半導体チップ2と実装基板3との接合強度の差異を発生させないようにすることができる。その結果、信頼性の高い半導体装置を得られる。そのために、バンプ5、アンダーバリアメタル8及び電極パッド10の材料仕様が、回路接続用バンプ51とダミーバンプ52で同一であることが好ましい。また、電極パッド10とアンダーバリアメタル8の界面からバンプ5頂部に至る平面的及び立体的寸法仕様も、回路接続用バンプ51とダミーバンプ52で同一であることが好ましい。一方、図3aに示すように、半導体チップ2の外周部には、検査用の周辺パッド12が配置されている。バンプ用電極パッド10と検査用の周辺パッド12は、例えば図7に示すように電極パッド10の下地層である銅配線層15により接続されている。配線の材質や構造はこれに限るものでなく、バンプ用電極パッド10と検査用の周辺パッド12は、電極パッド10と同一層に電極パッド10を構成するAlで接続されもよい。あるいは、バンプ用電極パッド10と検査用の周辺パッド12は、電極パッド10の直下層より更に内部の配線層により接続されてもよい。図8は、図3aに示す半導体チップ2の右上チップコーナー部に形成されたケルビン接続構造の一例を示す概略平面図である。図8では、チップコーナー部に3つのダミーバンプ52a、52b、52cが配置されている。ダミーバンプ52aとダミーバンプ52b及びダミーバンプ52aとダミーバンプ52cとがそれぞれ配線16a及び配線16bにより接続されて、ケルビン接続構造が形成されている。以下、配線16aと配線16bを区別しない場合は、配線16と呼ぶ。このようなケルビン接続構造を形成すると、上記4端子法によりダミーバンプ52aのバンプ頂部から電極パッド間の抵抗値を計測することができる。上記のように、ケルビン接続構造を構成する配線16は、電極パッド10以下の配線層に形成されるので実際には見えない。図8では、便宜上、ケルビン接続構造の平面的な存在位置を示すため、強調して表記している。また、ケルビン接続構造以外の配線については、記載を省略している。半導体チップ2の配線構造によっては、ダミーバンプ52を含むケルビン接続構造が、回路接続用バンプ51に通じる配線の形成に制約を与える場合がある。すなわち、半導体チップ2のチップコーナー部において、ケルビン接続構造の外側半導体チップ2の周辺部にバンプ用以外のパッド12またはI/Oセル13が配置されている。これらと回路接続用バンプ51を接続する際、ケルビン接続構造の配線16が邪魔をして同一層での配線が困難となる。そのため、バンプ用以外のパッド12またはI/Oセル13と回路接続用バンプ51とを接続する配線は、ケルビン接続構造の配線16とは異なる層を通す必要がある。そのために、例えば図9に例示するようなケルビン接続構造が考えられる。図9では、ダミーバンプ52aとダミーバンプ52bとを接続する配線16aが半導体チップ2のチップ中心から見て、バンプ用以外のパッド12の外周部を通るよう形成されている。なお、配線16aがI/Oセルの外周部を通るように形成されていてもよい。ここで、ダミーバンプ52aとダミーバンプ52cとを接続する配線16bが、パッド12の外周部を通るよう形成されてもよい。このようにすることで、ダミーバンプ52によってケルビン接続構造を形成しながら、バンプ用以外のパッド12に通じる配線17もケルビン接続構造を構成する配線16と同一の層に形成することができる。また、チップエッジ近傍領域を有効活用できるという利点もある。図9b及びcは、図9aのA-A線の概略断面図である。図9bに示す例では、ケルビン接続構造を構成する配線16は、電極パッド10と同一層で形成され、バンプ用以外のパッド12に通じる配線17も配線16と同一層で形成されている。一方、図9cに示す例では、ケルビン接続構造を構成する配線16は、電極パッド10の直下層に形成され、バンプ用以外のパッド12に通じる配線17もこれと同一層で形成されている。図10は、本実施形態のケルビン接続構造の別の構成例を示す概略平面図である。図10のダミーバンプ52の配置は図9と同じである。図10では、ダミーバンプ52aはダミーバンプ52cと配線16aにより接続されており、ダミーバンプ52cは隣接する回路接続用バンプ51cと配線16bにより接続されている。そして、残りのダミーバンプ52bには配線が施されていない。このように、ダミーバンプ52と回路接続用バンプ51でケルビン接続構造を構成し、特定のダミーバンプ例えば、ダミーバンプ52cのバンプ頂部から電極パッド間の抵抗値を計測することが可能となる。ここで、ダミーバンプ52aとダミーバンプ52b、及びダミーバンプ52bと隣接する回路接続用バンプ51bを配線16で接続してケルビン接続構造を形成してもよい。すなわち、この例では、ダミーバンプ52b及びダミーバンプ52cのいずれか一方が、ダミーバンプ52a及び隣接する回路接続用バンプ51と配線16により接続されてケルビン接続構造が形成される。更に、図11に示すようなケルビン接続構造を形成することも可能である。図11は、図3bに示す半導体チップ2の右上チップコーナー部に形成されたケルビン接続構造の一例を示す概略平面図である。図11では、チップコーナー部に2つのダミーバンプ52b、52cが配置されている。図11aでは、ダミーバンプ52bとダミーバンプ52cとが配線16aにより接続され、ダミーバンプ52bと隣接する回路接続用バンプ51bとが配線16bにより接続されて、ケルビン接続構造が形成されている。そして、2つのダミーバンプ52bとダミーバンプ52cとを接続する配線16aは半導体チップ2のチップ中心から見て、バンプ用以外のパッド12の外周部を通るよう形成されている。また、図11bに示すように、回路接続用バンプ51cに代えて回路接続用バンプ51dを用いてケルビン接続構造を形成してもよい。さらには、図示していないが、ダミーバンプ52bとダミーバンプ52cが配線16aにより接続され、ダミーバンプ52cと隣接する回路接続用バンプ51cまたは回路接続用バンプ51dが配線16bにより接続されて、ケルビン接続構造が形成されてもよい。すなわち、この例では、ダミーバンプ52bとダミーバンプ52cとが配線16aにより接続され、ダミーバンプ52b及びダミーバンプ52cのいずれか一方が、隣接する回路接続用バンプ51と配線16bにより接続されてケルビン接続構造が形成される。このように、ダミーバンプ52を2バンプとすることで、バンプ配列のマトリクスのコーナー最外バンプに該当する位置にバンプ5を配置する必要がない。これにより、熱サイクルなどによる応力が最も集中するチップコーナー部において、バンプ配列のマトリクスのコーナーにバンプを配置しないことにより、チップコーナー部の接合部損傷による半導体装置の機能不良リスクを低減できる。なお、上記のようなケルビン接続構造において、ダミーバンプ52と接続される回路接続用バンプは、ダミーバンプ52の最近接バンプであることが好ましい。このようにすれば、ケルビン接続構造を構成する配線16の長さを最小化できる。また、半導体チップ2内の各種パッドやI/Oセル、またはそれに通じる配線の配置の自由度を高めることができる。また、ケルビン接続構造を図12に示すように形成することも可能である。図12は、図3cに示す半導体チップ2の右上チップコーナー部に形成されたケルビン接続構造の一例を示す概略平面図である。図12では、チップコーナー部に3つのダミーバンプ52b、52c、52dが配置されている。ここでは、ダミーバンプ52dとダミーバンプ52b及びダミーバンプ52dとダミーバンプ52cとがそれぞれ配線16a及び配線16bにより接続されて、ケルビン接続構造が形成されている。このようにすれば、ケルビン接続構造が形成されたチップコーナー部において、2つのダミーバンプ52が配置される図11a、bと比較して、仮にチップコーナー部の破壊が発生した場合でも機能不良リスクを低減できる。更に、図13に示すようなケルビン接続構造を形成することも可能である。図13では、ダミーバンプ52の配置は図12と同じである。図13では、ダミーバンプ52bとダミーバンプ52cとが配線16aにより接続され、ダミーバンプ52bとダミーバンプ52dとが配線16bにより接続されて、ケルビン接続構造が形成されている。また、図示していないが、ダミーバンプ52bとダミーバンプ52cとが配線16aにより接続され、ダミーバンプ52cとダミーバンプ52dとが配線16bにより接続されて、ケルビン接続構造が形成されてもよい。すなわち、この例では、ダミーバンプ52bとダミーバンプ52cとが配線16aにより接続され、ダミーバンプ52b及びダミーバンプ52cのいずれか一方が、ダミーバンプ52dと配線16bにより接続されてケルビン接続構造が形成される。そして、ダミーバンプ52bとダミーバンプ52cとを接続する配線16aは、半導体チップ2のチップ中心から見て、バンプ用以外のパッド12の外周部を通るよう配線されている。このような場合も、やはりケルビン接続構造を構成する配線16とバンプ用以外のパッド12に通じる配線17を同一層で形成することが可能となる。また、図14は、半導体チップ2の外縁部近傍にシールリング18を備えた例を示す。図14a及びbのケルビン接続構造は、それぞれ図9及び図13のケルビン接続構造と同じである。図14に示すように、ケルビン接続構造が形成されたチップコーナー部において、半導体チップ2のチップ中心から見て、バンプ用以外のパッド12またはI/Oセル13の外周部を通るよう形成された配線16aは、シールリング18よりも内周部に位置することが好ましい。別の言い方をすると、配線16aは、バンプ用以外のパッド12またはI/Oセル13とシールリング18の間を通過するように位置することが好ましい。このようにすれば、ウェハダイシング時に生じ得るダイシング断面のクラックや欠け起因の外界影響からケルビン接続構造を構成する配線16を保護できる。その結果、特定のダミーバンプ例えば、ダミーバンプ52aまたはダミーバンプ52dのバンプ頂部から電極パッド間の抵抗値計測を確実に実施できる。なお、ケルビン接続構造が形成されたチップコーナー部においては、ケルビン接続構造を構成する配線16a、16bの少なくとも1つが、ケルビン接続構造以外の配線に比べて大きな幅を持つことが好ましい。ケルビン接続構造を用いて、対象となるバンプにおける電極パッドとバンプ頂部間の抵抗値を測定する際、電圧プローブと電流プローブを所定バンプ上に直接接触させることが一般的である。ケルビン接続構造を構成する配線16a、16bの少なくとも1つが、ケルビン接続構造以外の配線に比べて大きな幅を持つよう形成すれば、ケルビン接続構造及びこれを構成するバンプの存在箇所を容易に視認できる。また、こうしたケルビン接続構造の視認性を更に上げる方法の一例を、図15に示す。図15に示すように、ケルビン接続構造が形成されたチップコーナー部において、ケルビン接続構造を構成する配線16aの一部又は全部の上層に保護膜を形成しない、保護膜開口部19を有する。そして、この保護膜開口部19からケルビン接続構造の配線16aの露出部分20が確認できるようにしている。ところで、高密度実装を実現するために、半導体チップ2は図1に示すようなフリップチップ実装されていることが好ましい。上述したように、本実施形態のバンプ配置によれば、チップコーナー部の半導体チップ2と実装基板3との接合強度を高めると共に、仮にチップコーナー部の接合部に損傷が発生したとしても、半導体装置の機能不良リスクを低減することができる。このような構成では、半導体チップ内部の層間絶縁膜を構成する絶縁膜として、低誘電率膜low-k膜又は低誘電率膜よりも更に誘電率が低い超低誘電率膜Extremelylow-kELK膜を積極的に用いることも可能となる。すなわち、これらの材料は、LSIの高速化及び低消費電力化を実現する一方で、層間絶縁膜としては機械的に脆弱であるという課題があるが、本実施形態を適用すれば、この課題を解決できる。ここで、低誘電率膜とは、シリコン酸化膜比誘電率が3.5~4.0程度に比べて低誘電率の膜であり、比誘電率が2.7~3.0程度のものである例えば、SiOF膜。また、超低誘電率膜は更に誘電率が低い膜であって、比誘電率が2.7程度以下ものである例えば、SiCOH膜。ただし、これらの数値はあくまで一例であり、これらには限定されるものではない。なお、半導体チップ2と実装基板3との間の電気的な接続信頼性低下のリスクを更に低減する方法を図16に示す。図16は、本実施形態に係る半導体装置の他の例を示す図であり、図16aは概略斜視図、図16bは、図16aのX2-X2線の概略断面図である。図16に示すように、フリップチップ実装を用いた半導体装置1は、半導体チップ2の上面に放熱板21を搭載してもよい。これにより、半導体チップ2を効率的に放熱するとこができるとともに、半導体装置1全体の反りを低減し、接続信頼性低下のリスクを効果的に低減できる。更に、フリップチップ実装を用いた半導体装置1が他の実装基板に実装された場合の接続信頼性を高めるための方法を図17に示す。図17は、本実施形態に係る半導体装置の他の例を示す図であり、図17aは概略斜視図、図17bは、図17aのX3-X3線の概略断面図である。図17に示すように、放熱板21は、放熱板21の搭載面から平面視した際、放熱板21と実装基板3の接着部位22が、実装基板3の裏面に多数存在するはんだボール6の最外周列と一部重なるように形成することが好ましい。これにより、半導体装置1全体の反りを更に低減し、半導体チップ2と実装基板3との間の電気的な接続信頼性低下のリスクを更に低減できる。また、半導体装置1が他の実装基板に実装された場合の接続信頼性を高めることができる。以上説明したように、本発明によれば、フリップチップ実装に用いられる半導体装置において、熱サイクルなどによる応力が最も集中するチップコーナー部で、半導体チップと実装基板との接合強度を高めることができる。また、仮にチップコーナー部の接合部に損傷が発生したとしても、半導体装置の機能不良のリスクを低減できる。さらに、チップコーナー部において半導体チップと実装基板との電気接続性を前工程で確認でき、信頼性の高い半導体装置を提供できる。