一端が直流電源に接続される第1スイッチと、負荷回路に接続される出力端子と、前記第1スイッチの他端と前記出力端子との間に接続されるコイルと、前記コイルと前記出力端子との間に一端が接続され、他端が基準電位端子に接続される平滑用キャパシタと、入力部が前記基準電位端子に接続され、出力部が前記第1スイッチと前記コイルとの接続部に接続される整流素子と、前記コイルに並列に接続される第2スイッチと、前記出力端子の電圧に基づき、前記第1スイッチのオン/オフを制御する第1制御部と、前記出力端子の電圧が所定の電圧まで上昇すると、前記第1制御部による制御に割り込んで前記第1スイッチをオフにするとともに、前記第2スイッチのオン/オフを制御する第2制御部とを含む、DC-DCコンバータ。前記第2制御部は、入力電圧に対する出力信号の第1ヒステリシス特性を有し、前記出力端子の電圧に応じた比較結果を表す第1出力信号を出力する第1比較部と、入力電圧に対する出力信号の第2ヒステリシス特性を有し、前記出力端子の電圧に応じた比較結果を表す第2出力信号を出力する第2比較部とを有し、前記第1ヒステリシス特性は、前記所定の電圧をプラス側の第1閾値として有し、前記第2ヒステリシスのプラス側の第2閾値は、前記プラス側の第1閾値より小さく、前記第2ヒステリシス特性のマイナス側の第2閾値は、絶対値で前記第1ヒステリシス特性のマイナス側の第1閾値より小さく、前記出力端子の電圧が前記プラス側の第1閾値まで上昇すると、前記第1比較部の第1出力信号の信号レベルを反転させることにより前記第1スイッチをオフにするとともに、前記出力端子の電圧が前記プラス側の第2閾値と前記マイナス側の第2閾値に達して前記第2比較部の第2出力信号が反転することにより前記第2スイッチのオン/オフを制御する、請求項1記載のDC-DCコンバータ。前記第2制御部は、一方の入力部が前記主制御部の出力部に接続され、他方の入力部が否定演算部を介して前記第1比較部の出力部に接続され、出力部が前記第1スイッチの制御端子に接続される第1論理積回路と、一方の入力部が前記第1比較部の出力部に接続され、他方の入力部が前記第2比較部の出力部に接続され、出力部が前記第2スイッチの制御端子に接続される第2論理積回路とをさらに有し、前記出力端子の電圧が前記プラス側の第1閾値まで上昇すると、前記第1比較部の第1出力信号の信号レベルの反転により前記第1論理積回路の出力を反転させて前記第1スイッチをオフにするとともに、前記出力端子の電圧が前記プラス側の第2閾値と前記マイナス側の第2閾値とに達して前記第2比較部の第2出力信号が反転することにより、前記第2出力信号により前記第2論理積回路の出力を制御して前記第2スイッチのオン/オフを制御する、請求項2記載のDC-DCコンバータ。前記第2制御部は、前記出力端子の電圧が所定の電圧まで上昇すると、比較結果を表す第1出力信号を反転して出力する第1比較器と、前記出力端子の電圧が前記所定の電圧よりも低い第2所定電圧まで上昇すると、比較結果を表す第2出力信号を反転して出力する第2比較部と、前記第1比較器から出力される第1出力信号を保持して出力する第1ラッチ回路と、前記第2比較器から出力される第2出力信号を保持して出力する第2ラッチ回路と、前記第2比較部の出力部と前記第1ラッチ回路のリセット端子の間に挿入される第1遅延部と、前記第2比較部の出力部と前記第2ラッチ回路のリセット端子の間に挿入される第2遅延部とを有し、前記第1遅延部による第1遅延時間は、前記第2遅延部による第2遅延時間よりも長く、前記出力端子の電圧が前記所定の電圧まで上昇することによって反転した前記第1出力信号が前記第1ラッチ回路によって保持されると、前記第1遅延部によって遅延される前記第2出力信号によって前記第1ラッチ回路がリセットされるまで、前記第1ラッチ回路が保持する前記反転した第1出力信号で前記第1スイッチをオフにするとともに、前記出力端子の電圧が前記第2所定電圧まで上昇することによって反転した前記第2出力信号が前記第2ラッチ回路によって保持されると、前記第2遅延部によって遅延される前記反転した第2出力信号によって前記第2ラッチ回路がリセットされるまで、前記第2ラッチ回路が保持する前記反転した第2出力信号で前記第2スイッチをオンにする、請求項1記載のDC-DCコンバータ。前記第2制御部は、一方の入力部が前記主制御部の出力部に接続され、他方の入力部が否定演算部を介して前記第1ラッチ回路の出力部に接続され、出力部が前記第1スイッチの制御端子に接続される第1論理積回路と、一方の入力部が前記第1ラッチ回路の出力部に接続され、他方の入力部が前記第2ラッチ回路の出力部に接続され、出力部が前記第2スイッチの制御端子に接続される第2論理積回路とをさらに有し、前記第1ラッチ回路が保持する前記反転した第1出力信号で前記第1論理積回路の出力を反転させて前記第1スイッチをオフにするとともに、前記第2ラッチ回路が保持する前記反転した第2出力信号で前記第2論理積回路の出力を制御して前記第2スイッチのオン/オフを制御する、請求項4記載のDC-DCコンバータ。請求項1乃至5のいずれか一項に記載のDC-DCコンバータと、前記出力端子に接続され、前記出力端子から電力供給を受ける演算処理装置とを含む、電子装置。ところで、従来のDC-DCコンバータは、過電圧の検出時に抵抗回路を介してコイルの電磁エネルギを放出しているため、電力効率が悪いという問題があった。また、出力電圧を低下させるためには抵抗回路が必要であり、抵抗回路を備えないと電圧を効率的に低下させることが困難になるという問題があった。このように、従来のDC-DCコンバータには、過電圧を効率的に抑制できないという課題があった。そこで、過電圧を効率的に抑制できるDC-DCコンバータ、及び、電子装置を提供することを目的とする。本発明の実施の形態のDC-DCコンバータは、一端が直流電源に接続される第1スイッチと、負荷回路に接続される出力端子と、前記第1スイッチの他端と前記出力端子との間に接続されるコイルと、前記コイルと前記出力端子との間に一端が接続され、他端が基準電位端子に接続される平滑用キャパシタと、入力部が前記基準電位端子に接続され、出力部が前記第1スイッチと前記コイルとの接続部に接続される整流素子と、前記コイルに並列に接続される第2スイッチと、前記出力端子の電圧に基づき、前記第1スイッチのオン/オフを制御する第1制御部と、前記出力端子の電圧が所定の電圧まで上昇すると、前記第1制御部による制御に割り込んで前記第1スイッチをオフにするとともに、前記第2スイッチのオン/オフを制御する第2制御部とを含む。過電圧を効率的に抑制できるDC-DCコンバータ、及び、電子装置を提供することができる。以下、本発明のDC-DCコンバータ、及び、電子装置を適用した実施の形態について説明する。実施の形態のDC-DCコンバータ、及び、電子装置について説明する前に、まず、図1及び図2を用いて、比較例のDC-DCコンバータの問題点について説明する。図1は、比較例のDC-DCコンバータを示す回路図である。比較例のDC-DCコンバータ1は、入力端子10A、10B、メインスイッチ20、コイル30、平滑用キャパシタ40、同期整流トランジスタ50、出力端子60A、60B、及び制御部70を含む。入力端子10A、10Bは、DC-DCコンバータ1に直流電圧を入力する直流電源80を接続するための端子である。入力端子10Aは直流電源80の正極性端子に接続され、入力端子10Bは直流電源80の負極性端子に接続される。入力端子10Bは設置されている。メインスイッチ20は、入力端子10Aとコイル30との間に接続されている。メインスイッチ20は、制御部70によってPWMPulseWidthModulation駆動されることによってオン/オフの制御が行われ、コイル30に供給する電圧を調整するために設けられている。メインスイッチ20は、例えば、トランジスタであればよい。図1には、メインスイッチ20をスイッチの記号で示すため、メインスイッチ20の制御端子典型的にはベースを図示しないが、メインスイッチ20の制御端子は制御部70のコンパレータ72の出力端子に接続されている。コイル30は、スイッチ20と出力端子60Aとの間に接続されている。コイル30は、スイッチ20がオンのときに直流電源80から電流が供給されると、自己誘導によって直流電源80の出力電圧を打ち消す誘導起電力を発生させるために設けられている。平滑用キャパシタ40は、一端がコイル30と出力端子60Aの間に接続され、他端が入力端子10Bと出力端子60Bとの間に接続されている。平滑用キャパシタ40は、出力端子60A、60Bから出力される電圧を平滑化するために設けられている。同期整流トランジスタ50は、スイッチ51及び整流ダイオード52を有する。スイッチ51は、制御部70によってPWM駆動される。スイッチ51のオン/オフは、メインスイッチ20のオン/オフとは逆位相で行われる。このため、スイッチ51には制御部70のインバータ74を介してPWM信号が供給される。スイッチ51は、例えば、トランジスタであればよい。図1には、スイッチ51をスイッチの記号で示すため、スイッチ51の制御端子典型的にはベースを図示しないが、スイッチ51の制御端子は制御部70のインバータ74を介してコンパレータ72の出力端子に接続されている。出力端子60A、60Bは、負荷回路90を接続し、負荷回路90に電力を供給するための端子である。出力端子60Aは、コイル30と平滑用キャパシタ40の接続部に接続されており、正極性端子である。出力端子60Bは接地されている。出力端子60Bは、正極性端子と対をなす負極性端子であるとともに、基準電位に保持される基準電位端子である。出力端子60A、60Bから出力される電圧は、入力端子10A、10Bに入力される電圧を降圧した電圧である。制御部70は、オペアンプ71、コンパレータ72、ランプ波発生器73、インバータ74、抵抗器R1、R2、R3、R4、及びキャパシタC1を有する。制御部70は、DC-DCコンバータ1の出力端子60A、60Bから出力される出力電圧を監視し、フィードバック制御を行うことにより、DC-DCコンバータ1の出力電圧が目標の出力電圧になるように、スイッチ20をPWM駆動する。抵抗器R1、R2は直列に接続された分圧抵抗器であり、抵抗器R1の一端図1中の上側の端子は出力端子60Aに接続されている。抵抗器R1の他端図1中の下側の端子は抵抗器R2の一端図1中の上側の端子に接続されている。抵抗器R2の他端図1中の下側の端子は接地されている。抵抗器R3は、抵抗器R1、R2の中点と、オペアンプ71の反転入力端子との間に接続されている。キャパシタC1及び抵抗器R4は、直列接続された状態でオペアンプ71の反転入力端子と出力端子との間に帰還接続されている。オペアンプ71は、反転入力端子が抵抗器R3及び分圧用の抵抗器R1、R2を介して出力端子60Aに接続されており、非反転入力端子には、参照電圧Vrefが入力されている。オペアンプ71の出力端子は、コンパレータ72の非反転入力端子に接続されている。オペアンプ71は、非反転入力端子に入力される参照電圧Vrefと、反転入力端子に入力される電圧との差を表す出力信号を出力する。コンパレータ72は、反転入力端子がランプ波発生器73に接続されており、非反転入力端子がオペアンプ71の出力端子に接続されている。コンパレータ72の出力端子は、メインスイッチ20の制御端子と、インバータ74の入力端子とに接続されている。コンパレータ72は、オペアンプ71から非反転入力端子に入力される電圧と、ランプ波発生器73から反転入力端子に入力される電圧とを比較し、比較結果に応じたデューティ比のPWM信号をスイッチ20の制御端子に入力する。ランプ波発生器73は、出力端子がコンパレータ72の反転入力端子に接続されており、ランプ波形の電圧をコンパレータ72の反転入力端子に入力する。インバータ74は、入力端子がコンパレータ72の出力端子に接続され、出力端子が同期整流トランジスタ50のスイッチ51の制御端子に接続されている。直流電源80は、直流電圧を出力する電源であり、例えば、DC-DCコンバータ1が携帯電話端末機又はデジタルカメラ等の携帯型の電子装置に組み込まれる場合には、直流電源80は、電子装置のバッテリである。直流電源80は、例えば、リチウム電池であればよい。負荷回路90は、DC-DCコンバータ1から供給される直流電力によって駆動される装置である。例えば、上述のようにDC-DCコンバータ1が携帯電話端末機又はデジタルカメラ等の携帯型の電子装置に組み込まれる場合には、負荷回路90は、電子装置に含まれるCPUCentralProcessingUnit:中央演算処理装置、又は、通信処理、画像処理等を行う処理装置である。負荷回路90は、動作状況によって必要とする電流量が変動する。これは負荷回路90の抵抗値が変動するからである。このため、図1には負荷回路90を可変抵抗器として示す。以上のような比較例のDC-DCコンバータ1は、直流電源80の電圧値を降圧して負荷回路90に供給している。これは、直流電源80の出力電圧値よりも負荷回路90が必要とする電圧値の方が低いためである。図2Aは、比較例のDC-DCコンバータ1のコイル30に流れるコイル電流ILの時間変化を表す特性図であり、図2Bは、比較例のDC-DCコンバータ1の出力端子60Aの出力電圧Voutの時間変化を表す特性図である。出力電圧Voutは、出力端子60Bの電圧0Vに対する出力端子60Aの電圧を表す。図2A及び図2Bに示すように、時刻t=0から時刻t=0.6までは、コイル電流ILがIL1で、出力電圧Voutは目標値Vtである。出力電圧Voutの目標値はVtに保たれているため、時刻t=0から時刻t=0.6までは、DC-DCコンバータ1は、目標値に等しい出力電圧Voutを出力している状態である。時刻t=0.6において、負荷回路90の抵抗値が急激に増大したとする。これは、例えば、負荷回路90がCPUである場合は、CPUの演算量が急激に減った場合に相当する。負荷回路90の抵抗値の変動により、図2Aに示すようにコイル電流ILは急激に減少し、出力電圧Voutは急激に上昇し、過電圧が生じる。ここで、過電圧とは、負荷回路90に供給されるDC-DCコンバータ1の出力電圧Voutが負荷回路90にとって過大になり、負荷回路90の定格耐圧を上回ってしまうことをいう。このような過電圧は、負荷回路90の抵抗値が急激に増大した場合に、コイル電流ILを直ちに減少させることができないために、出力電圧Voutが急激に上昇することによって生じる場合がある。出力電圧Voutは、時刻t=0.7で最大になった後、制御部70が出力電圧Voutに基づくフィードバック制御によりメインスイッチ20をPWM駆動するデューティ比を制御するため、時間の経過に伴って次第に収束し、時刻t=3あたりで過電圧が生じる前の元の電圧値に戻る。このとき、コイル電流ILも同様に、過電圧が生じる前の元の電流値に戻る。以上のように、比較例のDC-DCコンバータ1では、負荷回路90の抵抗値が急激に増大すると、過電圧が生じる場合があるという問題があった。また、過電圧が生じた後に出力電圧Voutが収束するまでに時間がかかり、出力電圧Voutの収束が遅いという問題があった。過電圧は、負荷回路90の破損に繋がる可能性があるため、抑制する必要があり、出力電圧Voutを早く収束させることが必要である。また、従来のDC-DCコンバータのように、過電圧の発生時に抵抗回路を介してコイルの電磁エネルギを放出すると、電力効率が悪いため、効率的に過電圧を抑制することが望ましい。以上のように、比較例及び従来のDC-DCコンバータでは、過電圧を効率的に抑制できないという問題があった。このため、以下で説明する実施の形態1、2では、上述の問題点を解決したDC-DCコンバータ、及び、電子装置を提供することを目的とする。以下、実施の形態1、2のDC-DCコンバータ、及び、電子装置について説明する。<実施の形態1>図3は、実施の形態1のDC-DCコンバータ100を含む携帯電話端末機500を示す図であり、Aは斜視透視図、Bは携帯電話端末機500に含まれる基板504を示す図である。図3Aに示すように、携帯電話端末機500の筐体501の外面には、表示部502及び操作部503が設けられており、筐体501の内部には、破線で示す基板504が収納されている。ここで、携帯電話端末機500は電子装置の一例であり、基板504は、回路基板の一例である。筐体501は、樹脂製又は金属製の筐体であり、表示部502及び操作部503を設置するための開口部を有する。表示部502は、例えば、文字、数字、画像等を表示できる液晶パネルであればよい。また、操作部503は、テンキーに加え、携帯電話端末機500の機能を選択するための種々の選択キーを含む。なお、携帯電話端末機500は、近接通信装置赤外線通信装置、電子マネー用の通信装置等又はカメラ等の付属装置を含んでもよい。また、図3Bに示す基板504は、例えばFR4ガラス布基材エポキシ樹脂基板であり、表面504Aには銅箔をパターニングすることにより配線部505、506が形成されている。配線部505、506は、電子機器の駆動に必要な各種信号の伝送経路又は電力の供給路等となるものである。配線部505、506は、例えば、レジストを用いたエッチング処理によってパターニングされている。なお、図3Bには、基板504の表面に形成される配線部505、506を示すが、基板504は複数の配線部を有する積層基板であり、内層に電源用の配線部を含む。基板504には、携帯電話端末機500で通話等の通信を行うために必要なアンテナ511、RF通信部512、ADコンバータ513、ベースバンド処理部514、及びCPUチップ515、及びDC-DCコンバータ100が実装されている。アンテナ511、RF通信部512、ADコンバータ513、ベースバンド処理部514、及びCPUチップ515は、例えば、半田ボールによって配線部505に接続されることにより、基板504に実装されている。また、DC-DCコンバータ100は、基板504の表面504Aに実装されている。DC-DCコンバータ100は、配線部506を通じて基板504の裏面側に配設される直流電源80に接続されるとともに、内層の電源用の配線部を通じて、RF通信部512、ADコンバータ513、ベースバンド処理部514、及びCPUチップ515に接続されている。直流電源80から出力される直流電力は、DC-DCコンバータ100で降圧され、基板504の内層の電源用の配線部を通じて、RF通信部512、ADコンバータ513、ベースバンド処理部514、及びCPUチップ515に供給される。なお、RF通信部512、ADコンバータ513、ベースバンド処理部514、及びCPUチップ515のそれぞれが必要とする電圧が異なる場合は、DC-DCコンバータ100で降圧した後に、図示しないコンバータ等によって、さらに電圧変換が行われる。アンテナ511で受信された通話用の信号は、RF通信部512でフィルタ処理等が行われた後に、ADコンバータ513でデジタル信号に変換される。ADコンバータ513から出力されるデジタル信号は、ベースバンド処理部514でベースバンド処理が行われた後に、CPUチップ515を介して、図示しないスピーカから音声として出力される。基板504として用いるFR4は、一般に、複数の絶縁層を積層し、各絶縁層の間層間、積層構造の最上面、及び積層構造の最下面にパターニングされた銅箔を有する。また、基板504は、配線部505、506を形成でき、回路を搭載することのできる誘電体製の基板であれば、FR4以外の基板であってもよい。また、配線部505、506は、電力損失が小さく、導電率が高い金属であれば銅Cu以外の金属例えば、アルミニウムAl等であってもよい。なお、図3には、電子装置の一例として携帯電話端末機500を示したが、電子装置は、携帯電話端末機500に限定されず、例えば、スマートフォンの端末機、デジタルカメラ等であってもよい。また、電子装置は、PCPersonalComputer又はサーバ等であってもよい。PC又はサーバ等の内部で直流電力を降圧する場合に実施の形態1のDC-DCコンバータ100を用いてもよい。次に、図4を用いて、実施の形態1のDC-DCコンバータ100について説明する。図4は、実施の形態1のDC-DCコンバータ100を示す回路図である。以下の説明において、比較例のDC-DCコンバータ1の構成要素と同様の構成要素には同一符号を付し、その説明を省略する。実施の形態1のDC-DCコンバータ100は、入力端子10A、10B、メインスイッチ20、コイル30、平滑用キャパシタ40、同期整流トランジスタ50、出力端子60A、60B、制御部70、スイッチ110、及び補助制御部120を含む。実施の形態1のDC-DCコンバータ100の制御部70は、比較例の制御部70のようにインバータ74図1参照を含まない。詳細は後述するが、実施の形態1のDC-DCコンバータ100は、比較例の制御部70のインバータ74に相当するインバータ127を補助制御部120に含む。実施の形態1のDC-DCコンバータ100の制御部70の動作は、比較例のDC-DCコンバータ1の制御部70の動作と同様であるため、実施の形態1では、制御部70として説明する。実施の形態1では、一例として、DC-DCコンバータ100が降圧した電力をCPUチップ515図3参照に供給するものとする。すなわち、図4に示す負荷回路80は、図3に示すCPUチップ515であることとする。ここで、メインスイッチ20は、第1スイッチの一例である。メインスイッチ20は、制御端子に入力される制御信号が0の場合はオフ開放になり、1の場合はオン閉成になる。同期整流トランジスタ50は、整流素子の一例である。制御部70は、第1制御部の一例である。スイッチ110は、第2スイッチの一例である。補助制御部120は、第2制御部の一例である。スイッチ110は、コイル30に並列に接続される。スイッチ110は、補助制御部120によってオン/オフが制御される。スイッチ110は、例えば、トランジスタであればよい。図4には、スイッチ110をスイッチの記号で示すため、スイッチ110の制御端子典型的にはベースを図示しないが、スイッチ110の制御端子は補助制御部120のAND回路123の出力端子に接続されている。スイッチ110は、制御端子に入力される制御信号が0の場合はオフ開放になり、1の場合はオン閉成になる。なお、スイッチ110のオン/オフの動作の詳細については後述する。なお、スイッチ110の右側の端子とコイル30の右側の端子との接続点をノードAと称し、ノードAと出力端子60Aとの間に流れる電流を出力電流Ioutと称す。出力電流Ioutの向きは、図4中に矢印で示す方向を正とする。補助制御部120は、ヒステリシスコンパレータ121、122、AND論理積回路123、124、インバータ125、126、127、及びセレクタ128を含む。ヒステリシスコンパレータ121は、入力端子が出力端子60Aに接続されており、出力側に否定演算部121Aを有する。ここでは、否定演算部121Aを含めてヒステリシスコンパレータ121として取り扱うことする。このため、ヒステリシスコンパレータ121の出力端子とは、否定演算部121Aを含めたヒステリシスコンパレータ121の出力端子であり、否定演算部121Aの出力側にあることとする。また、ヒステリシスコンパレータ121の出力信号とは、否定演算部121Aから出力される出力信号であることとする。ヒステリシスコンパレータ121の出力端子は、AND回路123の他方の入力端子図4中の下側の入力端子、インバータ125の入力端子、及びセレクタ128の選択信号入力端子Sに接続されている。ヒステリシスコンパレータ121は、入力端子への入力電圧に対する出力信号のヒステリシス特性を有する。ヒステリシスコンパレータ121のヒステリシス特性は、DC-DCコンバータ100の出力端子60Aから出力される電圧の目標値Vtに対して、目標値±2に相当する閾値を有する。ここで、目標値Vtより2高い閾値をVt2と表し、目標値Vtより2低い閾値をVt-2と表す。Vt2は、ヒステリシスコンパレータ121のプラス側の閾値であり、DC-DCコンバータ100の出力端子60Aから出力される電圧の目標値Vtに対して、目標値2の値に相当する。また、Vt-2は、ヒステリシスコンパレータ121のマイナス側の閾値であり、DC-DCコンバータ100の出力端子60Aから出力される電圧の目標値Vtに対して、目標値-2の値に相当する。すなわち、ヒステリシスコンパレータ121の出力信号は、出力端子60Aから入力端子に入力する電圧がVt2以上になると、Hレベル1からLレベル0に反転する。また、ヒステリシスコンパレータ121の出力信号は、出力端子60Aから入力端子に入力する電圧がVt-2以下になると、Lレベル0からHレベル1に反転する。ヒステリシスコンパレータ121のヒステリシス特性は、第1ヒステリシス特性の一例である。ヒステリシスコンパレータ122は、入力端子が出力端子60Aに接続されており、出力端子がAND回路124の他方の入力端子図4中の下側の入力端子に接続されている。ヒステリシスコンパレータ122は、入力端子への入力電圧に対する出力信号のヒステリシス特性を有する。ヒステリシスコンパレータ122のヒステリシス特性は、DC-DCコンバータ100の出力端子60Aから出力される電圧の目標値Vtに対して、目標値±1の閾値を有する。ここで、目標値Vtより1高い閾値をVt1と表し、目標値Vtより1低い閾値をVt-1と表す。Vt1は、ヒステリシスコンパレータ122のプラス側の閾値であり、DC-DCコンバータ100の出力端子60Aから出力される電圧の目標値Vtに対して、目標値1の値に相当する。Vt-1は、ヒステリシスコンパレータ122のマイナス側の閾値であり、DC-DCコンバータ100の出力端子60Aから出力される電圧の目標値Vtに対して、目標値-1の値に相当する。このため、ヒステリシスコンパレータ122の出力信号は、出力端子60Aから入力端子に入力する電圧がVt1以上になると、Hレベル1からLレベル0に反転する。また、ヒステリシスコンパレータ122の出力信号は、出力端子60Aから入力端子に入力する電圧がVt-1以下になると、Lレベル0からHレベル1に反転する。ヒステリシスコンパレータ122のヒステリシス特性は、第2ヒステリシス特性の一例である。AND回路123は、一方の入力端子図4中の上側の入力端子に制御部70のコンパレータ72の出力端子が接続され、他方の入力端子図4中の下側の入力端子にヒステリシスコンパレータ121の出力端子が接続されている。AND回路123の出力端子は、メインスイッチ20の制御端子に接続されている。AND回路124は、一方の入力端子図4中の上側の入力端子にインバータ125を介してヒステリシスコンパレータ121の出力端子が接続され、他方の入力端子図4中の下側の入力端子にヒステリシスコンパレータ122の出力端子が接続されている。AND回路124の出力端子は、スイッチ110の制御端子と、インバータ126の入力端子とに接続されている。インバータ125は、ヒステリシスコンパレータ121の出力端子と、AND回路124の一方の入力端子図4中の上側の入力端子との間に接続されている。インバータ126は、入力端子がAND回路124の出力端子に接続され、出力端子がセレクタ128の入力端子Bに接続されている。インバータ127は、入力端子が制御部70のコンパレータ72の出力端子に接続され、出力端子がセレクタ128の入力端子Aに接続されている。インバータ127は、比較例のDC-DCコンバータ1図1参照の制御部70のインバータ74に相当する。このため、実施の形態1のDC-DCコンバータ100の制御部70は、比較例のようにインバータ74図1参照を含まない。セレクタ128は、入力端子Aがインバータ127の出力端子に接続され、入力端子Bがインバータ126の出力端子に接続されている。また、セレクタ128は、選択信号入力端子Sがヒステリシスコンパレータ121の出力端子に接続され、出力端子が同期整流トランジスタ50のスイッチ51の制御端子に接続されている。セレクタ128は、ヒステリシスコンパレータ121から選択信号入力端子Sに選択信号として入力されるヒステリシスコンパレータ121の出力信号がHレベル1のときに入力端子Aに入力される信号を選択して出力端子から出力する。また、セレクタ128は、ヒステリシスコンパレータ121から選択信号入力端子Sに選択信号として入力されるヒステリシスコンパレータ121の出力信号がLレベル0のときに入力端子Bに入力される信号を選択して出力端子から出力する。出力端子60Aから出力される出力電圧Voutがヒステリシスコンパレータ121の±2の範囲に収まっている間は、ヒステリシスコンパレータ121の出力信号はHレベル1であるため、選択信号入力端子SにはHレベル1の信号が入力される。このため、セレクタ128は、入力端子Aにインバータ127から入力される信号をスイッチ51の制御端子に出力する。この結果、出力端子60Aから出力される出力電圧がヒステリシスコンパレータ121の±2の範囲に収まっている間は、比較例と同様に、スイッチ51のオン/オフは、メインスイッチ20のオン/オフとは逆位相で行われる。また、出力端子60Aから出力される出力電圧Voutがヒステリシスコンパレータ121の2の閾値以上になると、ヒステリシスコンパレータ121の出力信号がLレベル0になる。このため、選択信号入力端子SにLレベル0の信号が入力されることにより、セレクタ128は入力端子Bに入力する信号を選択してスイッチ51の制御端子に出力する。AND回路124の出力端子は、スイッチ110の制御端子に接続されるとともに、インバータ126を介してセレクタ128の入力端子Bに接続されている。このため、スイッチ110とスイッチ51は、逆位相でオン/オフが行われることになる。詳細は後述するが、出力端子60Aの出力電圧Voutがヒステリシスコンパレータ121の2の閾値以上になった後に、出力電圧Voutが低下し始めると、出力電圧Voutがヒステリシスコンパレータ122の1の閾値と-1の閾値に到達する度に、AND回路124の出力信号は反転する。このため、出力電圧Voutがヒステリシスコンパレータ122の1の閾値と-1の閾値に到達する度に、スイッチ110とスイッチ51は、逆位相でオン/オフが行われることになる。次に、図5A、Bを用いて、ヒステリシスコンパレータ121及び122の回路構成について説明する。図5Aは、実施の形態1のDC-DCコンバータ100のヒステリシスコンパレータ121の内部構成を示す図であり、図5Bは、ヒステリシスコンパレータ121のヒステリシス特性を示す図である。ヒステリシスコンパレータ121、122は、ヒステリシス特性のプラス側及びマイナス側の閾値と、否定演算部121Aの有無とが異なるだけで内部構成は同様であるため、ここではヒステリシスコンパレータ121について説明する。なお、ヒステリシスコンパレータ122の回路構成は、図5に示すヒステリシスコンパレータ121から否定演算部121Aを取り除いたものである。図5Aに示すように、ヒステリシスコンパレータ121は、入力端子300、コンパレータ301、302、RSラッチ回路303、否定演算部121A、及び出力端子304を有する。なお、入力端子300は、出力端子60A図4参照に接続される。入力端子300は、コンパレータ301の非反転入力端子と、コンパレータ302の反転入力端子に接続されている。コンパレータ301は、非反転入力端子に入力端子300が接続され、反転入力端子に参照電圧Vref1が入力され、出力端子がRSラッチ回路303のSSet端子に接続されている。参照電圧Vref1は、ヒステリシスコンパレータ121のプラス側の閾値であり、DC-DCコンバータ100の出力端子60Aから出力される電圧の目標値Vtに対して、目標値2の値に相当するVt2である。コンパレータ301は、入力端子300に入力される電圧がVt2以上になると、Hレベル1の出力信号を出力する。コンパレータ302は、反転入力端子に入力端子300が接続され、非反転入力端子に参照電圧Vref1-が入力され、出力端子がRSラッチ回路303のRReset端子に接続されている。参照電圧Vref1-は、ヒステリシスコンパレータ121のマイナス側の閾値であり、DC-DCコンバータ100の出力端子60Aから出力される電圧の目標値Vtに対して、目標値-2の値に相当するVt-2である。コンパレータ302は、入力端子300に入力される電圧がVt-2以下になると、Hレベル1の出力信号を出力する。RSラッチ回路303は、コンパレータ301からS端子にHレベル1の出力信号が入力されると、Q端子からHレベル1の出力信号を出力する。このとき、Q端子から出力される出力信号は否定演算部121Aで反転されるので、出力端子304からはLレベル0の出力信号が出力される。RSラッチ回路303は、コンパレータ302からR端子にHレベル1の出力信号が入力されると、Q端子から出力する出力信号の信号レベルをLレベル0にリセットする。この結果、Q端子から出力される出力信号は否定演算部121Aで反転され、出力端子304からはHレベル1の出力信号が出力される。以上のように、ヒステリシスコンパレータ121は、入力端子300に入力される電圧がVt2以上になると、Lレベル0の出力信号を出力端子304から出力する。一方、ヒステリシスコンパレータ121は、入力端子300に入力される電圧がVt-2以下になると、Hレベル1の出力信号を出力端子304から出力する。この結果、ヒステリシスコンパレータ121のヒステリシス特性は、図5Bに示すように、入力電圧がVt2以上になると、Lレベル0の出力信号を出力し、入力電圧がVt-2以下になると、Hレベル1の出力信号を出力する特性になる。また、ここでは図5A、Bを用いてヒステリシスコンパレータ121のヒステリシス特性について説明したが、ヒステリシスコンパレータ122は、コンパレータ301、302の閾値と、否定演算部121Aを含まない点が異なるだけであり、同様に動作する。すなわち、ヒステリシスコンパレータ122では、コンパレータ301、302には閾値参照電圧Vref2、Vref2-は、それぞれ、Vt1とVt-1である。このため、ヒステリシスコンパレータ122は、入力電圧がVt1以上になると、Hレベル1の出力信号を出力し、入力電圧がVt-1以下になると、Lレベル0の出力信号を出力する。次に、負荷回路90の抵抗値が急激に増大した場合におけるDC-DCコンバータ100の動作について説明する。負荷回路90の抵抗値が急激に増大して出力端子60Aの電圧が上昇し、ヒステリシスコンパレータ121の出力信号がLレベル0になり、ヒステリシスコンパレータ122の出力信号がHレベル1になったとする。ヒステリシスコンパレータ121の出力信号がLレベル0になると、AND回路123の出力は、制御部70の出力信号の値によらずに0になるので、メインスイッチ20はオフになる。すなわち、制御部70によるメインスイッチ20のオン/オフ制御に補助制御部120が割り込んで、メインスイッチ20を強制的にオフにさせることになる。また、AND回路124の一方の入力端子図4中の上側の入力端子にはインバータ125を介して1が入力され、他方の入力端子図4中の下側の入力端子にはヒステリシスコンパレータ122から1が入力される。このため、AND回路124の出力は1となり、スイッチ110はオンにされる。また、このとき、ヒステリシスコンパレータ121の出力信号はLレベル0であり、セレクタ128は入力端子Bへの入力信号を出力するため、スイッチ51はオフになる。従って、上述のように負荷回路90の抵抗値が急激に増大した場合には、メインスイッチ20がオフになり、スイッチ110はオンになり、スイッチ51はオフになる。メインスイッチ20がオフにされると、出力端子60Aは直流電源80から切り離される。また、スイッチ110がオンにされるとともにスイッチ51がオフにされると、コイル30に蓄積されていた電磁エネルギによる電流は、コイル30とスイッチ110とを含むループに流れる。このため、スイッチ110がオンにされているときに電磁エネルギの損失は殆ど生じず、また、コイル30から出力端子60Aには電流は流れず、コイル30に蓄積された電磁エネルギは出力端子60Aには供給されない。以上より、上述のように負荷回路90の抵抗値が急激に増大して、メインスイッチ20がオフになるとともに、スイッチ110がオンになり、かつ、スイッチ51がオフになると、出力端子60Aには直流電源80からもコイル30からも電力が供給されないため、出力電圧Voutは低下する。すなわち、出力電圧Voutは、Vt2に達した時点で出力端子60Aへの電力供給がなくなることによって低下し始めるため、過電圧が抑制される。また、このとき、コイル30に蓄積されていた電磁エネルギによる電流は、コイル30とスイッチ110とを含むループに流れるため、電磁エネルギの損失は殆ど生じず、コイル電流は一定になる。その後、出力電圧Voutが低下すると、ヒステリシスコンパレータ121の出力信号よりも先にヒステリシスコンパレータ122の出力信号が反転する。これは、ヒステリシスコンパレータ121のヒステリシス特性±2よりも、ヒステリシスコンパレータ122のヒステリシス特性±1の方が小さいからである。従って、出力電圧VoutがVt-1に低下した時点で、ヒステリシスコンパレータ122の出力信号は、Lレベル0に反転する。なお、ヒステリシスコンパレータ121の出力信号は、Lレベル0に保持される。これにより、AND回路123の出力は0を保持し、AND回路124の出力は0に反転する。従って、メインスイッチ20はオフの状態に保持され、スイッチ110はオフに切り替わり、スイッチ51がオンに切り替わる。メインスイッチ20がオフの状態では、出力端子60Aと直流電源80とは切り離された状態である。しかしながら、スイッチ110がオフになるとともにスイッチ51がオンになることにより、コイル30に蓄積されている電磁エネルギによる電流は、平滑用キャパシタ40、出力端子60A、負荷回路90、出力端子60B、及び同期整流トランジスタ50を含むループに流れる図4中において時計回りに流れる。このため、出力電流Ioutが流れ、出力端子60Aを経て負荷回路90に電流が供給されることにより、出力端子60Aの出力電圧Voutは上昇する。また、出力電流Ioutは、負荷回路90によって消費される。そして、出力電圧VoutがVt1に達すると、ヒステリシスコンパレータ122の出力信号がHレベル1に反転するため、AND回路124の出力信号は1に反転する。これにより、スイッチ110は再びオンになるとともにスイッチ51がオフになる。スイッチ110がオンになるとともにスイッチ51がオフになると、コイル電流はコイル30とスイッチ110を含むループに流れるため、出力端子60Aにはコイル30から電力は供給されなくなる。また、このとき、ヒステリシスコンパレータ121の出力信号はLレベル0のままであり、AND回路123の出力信号は0であり、メインスイッチ20はオフの状態が保持される。従って、出力電圧VoutがVt1に達したときには、出力端子60Aには直流電源80からもコイル30からも電力供給はなく、出力電圧Voutは再び低下する。従って、出力端子60Aの出力電圧Voutがヒステリシスコンパレータ122のプラス側の閾値Vt1と、マイナス側の閾値Vt-1とに達する度に、ヒステリシスコンパレータ122の出力信号のみが反転を繰り返すことになる。従って、メインスイッチ20がオフに保持された状態で、スイッチ110及びスイッチ51のオン/オフが切り替えられることになる。スイッチ110とスイッチ51は、上述のように逆位相でオン/オフが行われる。この結果、スイッチ110のオン/オフを繰り返しながら、コイル30に蓄積された電磁エネルギによる電流は、スイッチ110がオフの時に負荷回路90で消費され、出力電流Ioutは低下し続ける。そして、負荷回路90に供給される出力電流Ioutが負荷回路90にとって不足する状態になったときに、出力電圧Voutがヒステリシスコンパレータ121のマイナス側の閾値Vt-2以下になると、メインスイッチ20がオンにされて通常状態に復帰する。以上により、負荷回路90の抵抗値が急激に増大すると、メインスイッチ20がオフにされた状態で、スイッチ110のオン/オフが繰り返されることにより、過電圧が抑制されるとともに、コイル30に蓄積された電磁エネルギは、負荷回路90によって消費される。コイル30に蓄積された電磁エネルギが負荷回路90によって消費されることによって過電圧が抑制されるため、過電圧が効率的に抑制されることになる。次に、図6及び図7のシミュレーション結果を用いて、負荷回路90の抵抗値が増大した場合のDC-DCコンバータ100の出力電流Iout図4参照と、出力端子60Aの出力電圧Voutについて説明する。図6Aは、実施の形態1のDC-DCコンバータ100の出力電流Ioutの時間変化を示す特性図であり、図6Bは、実施の形態1のDC-DCコンバータ100の出力端子60Aの出力電圧Voutの時間変化を示す特性図である。図7A、Bは、それぞれ、図6A、Bに示す特性のスケールを縮小して、さらに長期間にわたる変化の様子を示す特性図である。なお、図7Aでは、実施の形態1のDC-DCコンバータ100を比較例のDC-DCコンバータ1と比べるために、実施の形態1の出力電流Ioutを破線で示し、比較例のコイル電流ILを実線で示す。同様に、図7Bでは、実施の形態1の出力電圧Voutを破線で示し、比較例の出力電圧Voutを実線で示す。比較例と同様に時刻t=0.6で負荷回路90の抵抗値が急激に増大すると、図6Bに示すように、出力電圧Voutは、ヒステリシスコンパレータ121のプラス側の閾値Vt2に達した後に、Vt1とVt-1の間で上下動を繰り返している。Vt1はヒステリシスコンパレータ122のプラス側の閾値であり、Vt-1はヒステリシスコンパレータ122のマイナス側の閾値である。すなわち、出力電圧Voutは、ヒステリシスコンパレータ122のコンパレータ301、302の参照電圧Vref2、Vref2-の間で上下動を繰り返している。また、出力電圧Voutがヒステリシスコンパレータ122のコンパレータ301、302の参照電圧Vref2、Vref2-の間で上下に変動することにより、スイッチ110のオン/オフが繰り返し行われる。このため、図6Aに示すように、時刻t=0.6で負荷回路90の抵抗値が急激に増大すると、実施の形態1の出力電流Ioutは、スイッチ110のオン/オフにより、非常に短い時間で流れる状態と流れない状態が切り替わりながら、時刻t=1.2辺りまでに電流値自体が低下してゆく。このように出力電流Ioutが低下するのは、メインスイッチ20がオフにされた状態で、スイッチ110のオン/オフが繰り返し行われることにより、コイル30に蓄積された電磁エネルギが負荷回路90によって消費されるからである。出力電流Ioutが十分に低下し、時刻t=1.2を過ぎた辺りで出力電圧VoutがVt-2まで低下すると、ヒステリシスコンパレータ121の出力信号がHレベル1に切り替わる。これにより、AND回路123の出力は、制御部70が出力する制御信号によって切り替えられる状態になる。すなわち、補助制御部120による割り込み制御は行われない状態になる。これにより、DC-DCコンバータ100は、制御部70によってメインスイッチ20のオン/オフが行われる通常動作の状態に復帰する。次に、図7A、Bを用いて、負荷回路90の抵抗値が急激に増大した場合における実施の形態1のDC-DCコンバータ100図4参照の動作と、比較例のDC-DCコンバータ1図1参照の動作とを比較する。負荷回路90の抵抗値の急激な増大は、時刻t=0.6で生じていることとする。図7Bに示すように、実施の形態1の出力電圧Voutは、時刻t=0.6の後に大きく変動することはなく、目標値Vtにほぼ保たれている。これは、上述したように、ヒステリシスコンパレータ121のプラス側の閾値Vt2に達した後は、ヒステリシスコンパレータ122のプラス側の閾値Vt1とマイナス側の閾値Vt-2との間で上下動を繰り返している状態である。出力電圧Voutは、時刻t=2あたりでは、目標値Vtで一定になっている。これは、制御部70によるメインスイッチ20のオン/オフの制御が行われ、DC-DCコンバータ100の出力電圧Voutの目標値Vtに保持されている状態を表している。また、図7Aに示すように、出力電流Ioutは、時刻t=0.06から徐々に低下し、時刻t=2辺りでは、略一定になっている。これは、制御部70によるメインスイッチ20のオン/オフの制御が行われ、DC-DCコンバータ100の出力電圧Voutの目標値Vtに保持されている状態を表している。これに対して、比較例の出力電圧Voutは、時刻t=0.7辺りで大幅に上昇し、過電圧が生じている。以上より、実施の形態1の出力電圧Voutは、比較例の出力電圧Voutに比べると、変動が大幅に抑制されていることが分かる。次に、図8A、B、Cを用いて、実施の形態1のDC-DCコンバータ100における出力電流Ioutとコイル電流ILとの関係について説明する。実施の形態1のDC-DCコンバータ100におけるコイル電流ILは、コイル30に流れる電流である。図8は、実施の形態1のDC-DCコンバータ100における出力電流Ioutとコイル電流ILとの関係を示す図である。図8Aは、図7Aにおける時刻t=0.9からt=1.2までの期間を横軸方向に拡大して出力電流Ioutを示す図である。図8Bは、図8Aと同一の期間におけるコイル電流ILの波形を示し、図8Cは、図8Aに示す出力電流Ioutと、図8Bに示すコイル電流ILとを重ねて示す図である。図8Aに示すように、出力電流Ioutは、振幅が減衰しながらスイッチ110のオン/オフによりパルス状に流れている。各パルスにおいて、電流値は時間の経過とともに減少するため、右肩下がりのパルスになっている。また、コイル30図4参照に蓄積された電磁エネルギは、時間の経過とともに負荷回路90で消費されて減少し、これにより、出力電圧Voutがヒステリシスコンパレータ122の閾値Vt±1に達するのに要する時間が徐々に長くなる。このため、時間の経過とともに、出力電流Ioutのパルス幅が長くなっている。また、図8Bに示すように、コイル30図4参照には、スイッチ110図4がオンのときもオフのときもコイル電流ILが流れるため、コイル電流ILの波形は、時間の経過とともに減少する波形になる。また、コイル電流ILは、スイッチ110がオンの期間出力電流Ioutがゼロになる期間には、コイル30とスイッチ110とを含むループに通流するため、殆ど電力損失が生じない。このため、図8Cに示すように、スイッチ110がオンの期間出力電流Ioutがゼロになる期間には、コイル電流ILは略一定となっている。従って、図8Bに示すように、コイル電流ILは、スイッチ110がオンの期間出力電流Ioutがゼロになる期間には略一定となり、スイッチ110がオフの期間出力電流Ioutが流れる期間に減少する特性となる。スイッチ110がオンの期間出力電流Ioutがゼロになる期間にコイル電流ILが略一定になるのは、コイル30とスイッチ110とを含むループに通流することによって殆ど電力損失が生じないためである。また、スイッチ110がオフの期間出力電流Ioutが流れる期間にコイル電流ILが減少するのは、負荷回路90図4参照に電流が供給されることにより、コイル30に蓄積された電磁エネルギが負荷回路90で消費されるためである。以上より、実施の形態1のDC-DCコンバータ100によれば、過電圧を効率的に抑制できる。なお、以上では、ヒステリシスコンパレータ121のヒステリシス特性の閾値がVt±2で、ヒステリシスコンパレータ121のヒステリシス特性の閾値がVt±1である形態について説明した。しかしながら、ヒステリシスコンパレータ121のヒステリシス特性の閾値の方がヒステリシスコンパレータ122のヒステリシス特性の閾値より大きければ、ヒステリシスコンパレータ121、122のヒステリシス特性の閾値はこれらの値に限定されない。ヒステリシスコンパレータ121のヒステリシス特性のプラス側の閾値は、負荷回路90の抵抗値が急激に上昇した際に、出力電圧Voutの上限を決める値であるため、負荷回路90の定格耐圧との関係で設定すればよい。また、ヒステリシスコンパレータ121のヒステリシス特性のマイナス側の閾値は、補助制御部120による制御を終了させて、制御部70による通常動作に復帰する際の出力電圧Voutを決める値であるため、負荷回路90の種類等に応じて設定すればよい。また、ヒステリシスコンパレータ122のヒステリシス特性の閾値は、コイル30に蓄積された電磁エネルギを負荷回路90に供給して出力電圧Voutを低下させる際に、スイッチ110のオン/オフの制御のタイミングを決定する値である。このため、ヒステリシスコンパレータ122のヒステリシス特性の閾値は、負荷回路90の種類等に応じて設定すればよい。また、整流素子として、スイッチ51及び整流ダイオード52を有する同期整流トランジスタ50を用いる形態について説明したが、整流素子は同期整流トランジスタ50に限定されず、例えば、整流ダイオードを単独で用いてもよい。また、補助制御部120がヒステリシスコンパレータ121、122、AND論理積回路123、124、及びインバータ125を有する形態について説明したが、同様の動作が可能であれば、補助制御部120の回路構成は、図4に示す回路構成に限定されない。また、制御部70がオペアンプ71、コンパレータ72、ランプ波発生器73、抵抗器R1、R2、R3、R4、及びキャパシタC1を有する形態について説明したが、同様の動作が可能であれば、制御部70の回路構成は、図4に示す回路構成に限定されない。<実施の形態2>図9は、実施の形態2のDC-DCコンバータ200の回路構成を示す図である。実施の形態2のDC-DCコンバータ200は、補助制御部220の回路構成が実施の形態1のDC-DCコンバータ100と異なる。補助制御部220は、回路201、202、AND回路123、124、インバータ125、126、127、及びセレクタ128を含む。補助制御部220は、実施の形態1の補助制御部120のヒステリシスコンパレータ121、122図4、図5参照の代わりに、回路201、202を有する。回路201は、コンパレータ301A、RSラッチ回路303A、及びタイマー211を有する。回路202は、コンパレータ301B、RSラッチ回路303B、及び遅延素子212を有する。回路201のコンパレータ301A及びRSラッチ回路303Aは、実施の形態1のヒステリシスコンパレータ121のコンパレータ301及びRSラッチ回路303図5参照と同様である。回路202のコンパレータ301B及びRSラッチ回路303Bは、実施の形態1のヒステリシスコンパレータ122のコンパレータ301及びRSラッチ回路303と同様である。回路201のコンパレータ301Aは、非反転入力端子が出力端子60Aに接続され、反転入力端子に参照電圧Vref1が入力され、出力端子がRSラッチ回路303のS端子に接続されている。参照電圧Vref1は、DC-DCコンバータ200の出力端子60Aから出力される電圧の目標値Vtに対して、目標値2の値に相当するVt2である。コンパレータ301Aは、非反転入力端子に入力される電圧がVt2以上になると、Hレベル1の出力信号を出力する。RSラッチ回路303Aは、S端子にコンパレータ301Aの出力端子が接続され、R端子にタイマー211の出力端子が接続される。タイマー211の入力端子は、遅延素子212を介して、コンパレータ301Bの出力端子に接続されている。また、RSラッチ回路303Aは、Q端子に接続される否定演算部121Aを有する。RSラッチ回路303Aの否定演算部121Aの出力端子は、AND回路123の他方の入力端子図9中の下側の入力端子に接続されると共に、インバータ125を介してAND回路124の一方の入力端子図9中の上側の入力端子に接続されている。ここで、否定演算部121AはRSラッチ回路303Aに含まれるものとし、RSラッチ回路303Aの出力信号とは、Q端子から否定演算部121Aで反転されて出力される出力信号を表すこととする。RSラッチ回路303Aは、コンパレータ301AからS端子にHレベル1の出力信号が入力されると、Lレベル0の出力信号を出力する。また、RSラッチ回路303Aは、タイマー211からHレベル1の出力信号がR端子に入力されると、出力信号をリセットしてHレベル1にする。なお、タイマー211の回路構成と動作については、図10乃至図12を用いて後述するが、実施の形態2では、補助制御部220による割り込み制御を終了させて、メインスイッチ20のオン/オフを制御部70による通常動作に復帰させる際にタイマー211を用いる。回路202のコンパレータ301Bは、非反転入力端子が出力端子60Aに接続され、反転入力端子に参照電圧Vref2が入力されている。また、コンパレータ301Bは、出力端子がRSラッチ回路303BのS端子と、遅延素子212の入力端子に接続されている。遅延素子212の出力端子は、RSラッチ回路303BのR端子と、タイマー211の入力端子に接続されている。遅延素子212は、バッファを直列接続した回路である。参照電圧Vref2は、DC-DCコンバータ200の出力端子60Aから出力される電圧の目標値Vtに対して、目標値1の値に相当するVt1である。コンパレータ301Bは、非反転入力端子に入力される電圧がVt1以上になると、Hレベル1の出力信号を出力する。RSラッチ回路303Bは、コンパレータ301BからS端子にHレベル1の出力信号が入力されると、Q端子からHレベル1の出力信号を出力する。また、RSラッチ回路303Bは、遅延素子212からHレベル1の出力信号がR端子に入力されると、Q端子から出力する出力信号をLレベル0にリセットする。RSラッチ回路303BのR端子には、遅延素子212を介してコンパレータ301Bの出力信号が入力される。このため、RSラッチ回路303BのQ端子から出力される出力信号は、コンパレータ301BからS端子にHレベル1の出力信号が入力された後に遅延素子212による遅延時間の経過後にLレベル0にリセットされる。ここで、実施の形態2のDC-DCコンバータ200において、出力端子60Aの出力電圧Voutが上昇してVt1に達すると、コンパレータ301Bの出力がHレベル1になり、RSラッチ回路303Bの出力信号はHレベル1になる。また、出力電圧Voutがさらに上昇してVt2に達すると、コンパレータ301Aの出力電圧がHレベル1になり、RSラッチ回路303Aの出力信号はLレベル0になる。RSラッチ回路303Aの出力信号がLレベル0になると、AND回路123の出力が0になり、メインスイッチ20がオフになる。すなわち、補助制御部220の制御信号が制御部70の制御信号に割り込み、メインスイッチ20が強制的にオフになる。また、このとき、AND回路124には、インバータ125を介してHレベル1の出力信号が入力されるとともに、ラッチ回路303BからHレベルの出力信号が入力されるため、AND回路124の出力信号はHレベル1になり、スイッチ110がオンにされるとともにスイッチ51がオフにされる。メインスイッチ20がオフにされて直流電源80から出力端子60Aへの電力供給が遮断されるとともに、スイッチ110がオンにされてコイル30に蓄積された電磁エネルギによる電流がコイル30とスイッチ110とを含むループに流れる。この結果、出力端子60Aには電力が供給されない状態になり、出力端子60Aの出力電圧Voutは低下する。この後に、遅延素子212を介してRSラッチ回路303BのR端子にHレベル1の信号が入力されると、RSラッチ回路303Bの出力信号はLレベル0にリセットされ、AND回路124の出力信号は0になり、スイッチ110はオフにされるとともにスイッチ51はオンにされる。このような動作は、実施の形態1のDC-DCコンバータ100のヒステリシスコンパレータ122のプラス側の閾値1とマイナス側の閾値-1によるスイッチ110及びスイッチ51のオン/オフの制御と同様である。スイッチ110とスイッチ51とは逆位相でオン/オフが行われる。このため、実施の形態2のDC-DCコンバータ200では、遅延素子212の遅延時間を、出力電圧Voutが実施の形態1におけるプラス側の閾値Vt1からマイナス側の閾値Vt-1に低下する時間と同等の時間に設定すればよい。実施の形態1のDC-DCコンバータ100では、スイッチ110がオンになり、出力電圧Voutがマイナス側の閾値Vt-1に低下するのに要する時間は、補助制御部120による割り込み制御が行われている間は略一定である。従って、遅延素子212の遅延時間は、例えば、実施の形態1のDC-DCコンバータ100において、スイッチ110がオンになる時間と同一の時間に設定すればよい。遅延素子212の遅延時間は、直列接続するバッファの各々における遅延時間と、直列接続するバッファの段数とによって調整することができる。次に、図10乃至図12を用いて、タイマー211の回路構成と動作について説明する。図10は、実施の形態2のDC-DCコンバータ200のタイマー211に設定される基準時間Tを示す図である。上述のように、実施の形態2では、補助制御部220による割り込み制御を終了させて、メインスイッチ20のオン/オフを制御部70による通常動作に復帰させる際に、タイマー211を用いる。図10に示す特性は、補助制御部220図9参照による割り込み制御から、制御部70による通常動作への復帰する際の出力電圧Voutの波形と、タイマー211の基準時間Tを表す。実施の形態2のDC-DCコンバータ200は、実施の形態1のDC-DCコンバータ100と同様に動作するため、DC-DCコンバータ200の出力電圧Voutの波形は、実施の形態1の補助制御部120図4参照による割り込み制御による出力電圧Voutの波形と同様である。図10には、補助制御部220図9参照による割り込み制御から、制御部70による通常動作への復帰する際の出力電圧Voutの波形を拡大して示す。実施の形態2では、ヒステリシスコンパレータ121のマイナス側の閾値-2を用いる代わりに、タイマー211の基準時間Tを用いて、補助制御部220による割り込み制御を終了させて、メインスイッチ20のオン/オフを制御部70による通常動作に復帰させる。図10に示すように、出力電圧Voutは、スイッチ110のオン/オフによって上下変動を繰り返し、コイル30に蓄積された電磁エネルギが徐々に少なくなる。上述したように、コンパレータ301Bの出力信号がHレベル1になり、RSラッチ回路303BのQ端子からHレベル1の出力信号がAND回路124に入力されると、スイッチ110はオンになる。また、コンパレータ301Bの出力信号がHレベル1になった後に、遅延素子212から出力されるHレベル1の出力信号がRSラッチ回路303AのR端子に入力されると、コンパレータ301Bの出力信号がLレベル0にリセットされることにより、スイッチ110はオフになる。実施の形態2では、スイッチ110がオンである期間は、遅延素子212の遅延時間によって決まり、補助制御部220による割り込み制御が行われている間は一定である。スイッチ110がオンである間は、出力電圧Voutは低下する。また、補助制御部220による割り込み制御が行われている間は、時間の経過に伴ってコイル30に蓄積した電磁エネルギが徐々に消費されるため、出力電圧Voutが上昇するのに要する時間は徐々に長くなる。すなわち、スイッチ110がオフである時間は、徐々に長くなる。例えば、図10に示すように、スイッチ110がオフである期間は、期間t1~t2、期間t3~t4、期間t5~t6と徐々に長くなる。そして、負荷回路90に供給される出力電流Ioutが負荷回路90にとって不足する状態になると、例えば、時刻t7以降のように、スイッチ110がオフである期間は、それまでの期間t1~t2、期間t3~t4、期間t5~t6よりも、さらに長くなる。このため、負荷回路90に供給される出力電流Ioutが負荷回路90にとって不足する状態になったときに、スイッチ110がオフである期間が長くなっていることを検出できるように、タイマー211の基準時間Tを設定すればよい。具体的には、出力電圧Voutがコンパレータ301Bの閾値Vref21に復帰するまでに要する最大の期間t5~t6よりも長い時間に、基準時間Tを設定し、スイッチ110がオフである期間が基準時間Tよりも長くなった場合に、補助制御部220による割り込み制御を終了すればよい。これにより、実施の形態2のDC-DCコンバータ200において、負荷回路90に供給される出力電流Ioutが負荷回路90にとって不足する状態になったときに、実施の形態1と同様に、メインスイッチ20のオン/オフの制御を制御部70による通常動作に復帰させることができる。次に、図11を用いて、実施の形態2のDC-DCコンバータ200のタイマー211の回路構成について説明する。図11Aは、実施の形態2のDC-DCコンバータ200のタイマー211の回路構成を示す図であり、図11Bは、実施の形態2のDC-DCコンバータ200のタイマー211内の位相検出器403の回路構成を示す図である。図11Aに示すように、タイマー211は、入力端子401、遅延素子402、位相検出器403、及び出力端子404を有する。入力端子401は、入力側が遅延素子212図4参照の出力端子に接続されている。入力端子401の出力側は、遅延素子402を介して位相検出器403の遅延入力端子に接続されるとともに、位相検出器403の入力端子に接続されている。遅延素子402は、入力端子401と、位相検出器403の遅延入力端子との間に挿入されている。遅延素子402は、タイマー211の基準時間Tとなる遅延時間を入力信号に加えるために配設されている。遅延素子402の遅延時間は、タイマー211の基準時間Tである。位相検出器403は、入力端子、遅延入力端子、及び出力端子を有する。位相検出器403の遅延入力端子には、入力端子に入力される入力信号よりも、遅延素子402による遅延時間分だけ遅延が加えられた入力信号が入力される。位相検出器403は、入力端子への入力信号がHレベル1である期間と、遅延入力端子への入力信号がHレベル1である期間とに重複がある場合に、出力端子からHレベル1の出力信号を出力する。出力端子404はRSラッチ回路303AのR端子に接続されている。遅延素子404は、バッファが直列接続されたものである。図11Bに示すように、位相検出器403は、入力端子、遅延入力端子、出力端子、インバータ410、Dフリップフロップ411、412、AND回路413、NOR否定論理和回路414、及びバッファ415を有する。インバータ410は、入力端子が入力端子に接続され、出力端子がDフリップフロップ411のクロック入力端子CLKと、NOR回路414の一方の入力端子図11B中の左側の入力端子とに接続されている。Dフリップフロップ411のデータ入力端子Dには、データ1が入力されており、出力端子Qは、AND回路413の一方の入力端子図11B中の左側の入力端子に接続されている。クロック入力端子CLKには、インバータ410を介して入力端子が接続されている。クリヤ端子CLRは、バッファ415の出力端子に接続されている。なお、出力端子Qは、ターミネートされている。Dフリップフロップ411は、クロック入力端子CLKにHレベル1が入力されるとデータ入力端子Dの1を出力端子Qに反映する。また、Dフリップフロップ411は、クリヤ端子CLRに0が入力されると、出力端子Qの値を0にクリヤする。Dフリップフロップ412のデータ入力端子Dには、データ1が入力されており、出力端子Qは、AND回路413の他方の入力端子図11B中の右側の入力端子に接続されている。クロック入力端子CLKは、遅延入力端子に接続されている。クリヤ端子CLRは、バッファ415の出力端子に接続されている。なお、出力端子Qは、ターミネートされている。Dフリップフロップ412は、クロック入力端子CLKにHレベル1が入力されるとデータ入力端子Dの1を出力端子Qに反映する。また、Dフリップフロップ412は、クリヤ端子CLRに0が入力されると、出力端子Qの値を0にクリヤする。このような位相検出器403において、入力端子にLレベル0が入力されている間は、NOR回路414に1が入力されるため、NOR回路414の出力は、遅延入力端子の値によらずに0になる。このため、Dフリップフロップ412のクリヤ端子CLRに0が入力され、Dフリップフロップ412の出力端子Qの値はクリヤされて0になり、出力端子はLレベル0の出力信号を出力する。従って、入力端子にLレベル0が入力されている間に、遅延入力端子にHレベル1が入力されても、Dフリップフロップ412の出力端子Qからは0が出力され、出力端子はLレベル0の出力信号を出力する。すなわち、入力端子に入力される入力信号がHレベル1に立ち上がり、その後、Lレベル0に立ち下がった後に、遅延入力端子に入力される入力信号がHレベル1に立ち上がると、出力端子から出力される出力信号は、Lレベル0に保持される。また、入力端子にHレベル1が入力されると、インバータ410から出力されるLレベル0の信号がNOR回路414に入力されるため、NOR回路414の出力信号のレベルは、AND回路413の出力信号のレベルに依存することになる。Dフリップフロップ411、412の出力端子Qの値がクリヤされて共に0である状態において、入力端子にHレベル1が入力されるとともに、遅延入力端子がHレベル1になったとする。この結果、インバータ410の出力信号は0になり、AND回路413の出力は0になり、出力端子はHレベル1の出力信号を出力する。インバータ410の出力信号が0で、AND回路413の出力が0であると、NOR回路414の出力は1になるため、クリヤ端子CLRに1が入力され、Dフリップフロップ411、412の出力端子Qの値はクリヤされない。すなわち、出力端子はHレベル1に保持される。その後、入力端子にLレベル0が入力されると、NOR回路414の出力が0となり、クリヤ端子CLRに0が入力され、Dフリップフロップ411、412の出力端子Qの値はクリヤされる。この結果、Dフリップフロップ412の出力端子Qからは0が出力され、出力端子はLレベル0の出力信号を出力する。以上より、入力端子にHレベル1が入力されている間に、遅延入力端子にHレベル1が入力されると、出力端子はHレベル1になる。そして、その後、入力端子にLレベル0が入力されると、出力端子はLレベル0の出力信号を出力することになる。次に、図12A、Bを用いて、実施の形態2のDC-DCコンバータ200のタイマー211の動作について説明する。図12A、Bは、実施の形態2のDC-DCコンバータ200のタイマー211に含まれる位相検出器403における入力端子への入力信号、遅延入力端子への入力信号、及び出力端子からの出力信号の動作波形を示すタイミングチャートである。図12A、Bにおいて、位相検出器403の遅延入力端子には、入力端子に入力される入力信号よりも、遅延素子402による遅延時間Tだけ遅延が加えられた入力信号が入力される。図12Aに示すように、出力端子の出力信号は、時刻t10で入力端子の入力信号がHレベル1になり、時刻t11で遅延入力端子の入力信号がHレベル1になったときに、矢印Aで示すようにHレベル1になる。入力端子の入力信号がHレベル1になっている間に遅延入力端子の入力信号がHレベル1になることにより、出力端子の出力信号は矢印Aで示すようにHレベル1になっている。また、時刻t12で入力端子の入力信号がLレベル0になると、矢印Bで示すように、出力端子の出力信号がLレベル0になる。一方、図12Bでは、時刻t20で入力端子の入力信号がHレベル1になり、時刻t21でLレベル0に立ち下がった後に、時刻t22で遅延入力端子の入力信号がHレベル1になると、出力端子の出力信号はLレベル0に保持される。入力端子の入力信号がHレベル1になってから遅延時間Tが経過してLレベル0に立ち下がった後に、遅延入力端子の入力信号がHレベル1になっているため、出力端子の出力信号はLレベル0になっている。図12A、Bに示す入力端子の入力信号と、遅延入力端子の入力信号は、コンパレータ301Bの出力信号であり、スイッチ110をオフにするAND回路124の出力信号のレベルを決定する信号である。このため、スイッチ110がオフになっている時間が、遅延素子402の遅延時間として与えられるタイマー211の基準時間Tよりも長くなったときに、メインスイッチ20のオン/オフの制御を制御部70による通常動作に復帰させる。以上により、実施の形態2のDC-DCコンバータ200は、実施の形態1のDC-DCコンバータ100と同様に動作し、過電圧を効率的に抑制することができる。また、実施の形態2のDC-DCコンバータ200は、実施の形態1のヒステリシスコンパレータ121、122の代わりに、タイマー211、遅延素子212等を含む構成で、実施の形態1のDC-DCコンバータ100と同様の動作を実現できる。また、タイマー211の基準時間Tの最適化して短縮することにより、補助制御部220による割り込み制御から、制御部70による通常動作への復帰を早めることもできる。また、実施の形態1のヒステリシスコンパレータ121、122には、それぞれ、2つのコンパレータ301、302図5参照が必要であるが、実施の形態2のDC-DCコンバータ200は、2つのコンパレータ301A、301Bで回路を実現できる。このため、実施の形態2のDC-DCコンバータ200は、実施の形態1のDC-DCコンバータ100よりも、低消費電力化を図ることができる。以上、本発明の例示的な実施の形態のDC-DCコンバータ、及び、電子装置について説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。以上の実施の形態に関し、さらに以下の付記を開示する。付記1一端が直流電源に接続される第1スイッチと、負荷回路に接続される出力端子と、前記第1スイッチの他端と前記出力端子との間に接続されるコイルと、前記コイルと前記出力端子との間に一端が接続され、他端が基準電位端子に接続される平滑用キャパシタと、入力部が前記基準電位端子に接続され、出力部が前記第1スイッチと前記コイルとの接続部に接続される整流素子と、前記コイルに並列に接続される第2スイッチと、前記出力端子の電圧に基づき、前記第1スイッチのオン/オフを制御する第1制御部と、前記出力端子の電圧が所定の電圧まで上昇すると、前記第1制御部による制御に割り込んで前記第1スイッチをオフにするとともに、前記第2スイッチのオン/オフを制御する第2制御部とを含む、DC-DCコンバータ。付記2前記第2制御部は、入力電圧に対する出力信号の第1ヒステリシス特性を有し、前記出力端子の電圧に応じた比較結果を表す第1出力信号を出力する第1比較部と、入力電圧に対する出力信号の第2ヒステリシス特性を有し、前記出力端子の電圧に応じた比較結果を表す第2出力信号を出力する第2比較部とを有し、前記第1ヒステリシス特性は、前記所定の電圧をプラス側の第1閾値として有し、前記第2ヒステリシスのプラス側の第2閾値は、前記プラス側の第1閾値より小さく、前記第2ヒステリシス特性のマイナス側の第2閾値は、絶対値で前記第1ヒステリシス特性のマイナス側の第1閾値より小さく、前記出力端子の電圧が前記プラス側の第1閾値まで上昇すると、前記第1比較部の第1出力信号の信号レベルを反転させることにより前記第1スイッチをオフにするとともに、前記出力端子の電圧が前記プラス側の第2閾値と前記マイナス側の第2閾値に達して前記第2比較部の第2出力信号が反転することにより前記第2スイッチのオン/オフを制御する、付記1記載のDC-DCコンバータ。付記3前記第2制御部は、一方の入力部が前記主制御部の出力部に接続され、他方の入力部が否定演算部を介して前記第1比較部の出力部に接続され、出力部が前記第1スイッチの制御端子に接続される第1論理積回路と、一方の入力部が前記第1比較部の出力部に接続され、他方の入力部が前記第2比較部の出力部に接続され、出力部が前記第2スイッチの制御端子に接続される第2論理積回路とをさらに有し、前記出力端子の電圧が前記プラス側の第1閾値まで上昇すると、前記第1比較部の第1出力信号の信号レベルの反転により前記第1論理積回路の出力を反転させて前記第1スイッチをオフにするとともに、前記出力端子の電圧が前記プラス側の第2閾値と前記マイナス側の第2閾値とに達して前記第2比較部の第2出力信号が反転することにより、前記第2出力信号により前記第2論理積回路の出力を制御して前記第2スイッチのオン/オフを制御する、付記2記載のDC-DCコンバータ。付記4前記第2制御部は、前記出力端子の電圧が所定の電圧まで上昇すると、比較結果を表す第1出力信号を反転して出力する第1比較器と、前記出力端子の電圧が前記所定の電圧よりも低い第2所定電圧まで上昇すると、比較結果を表す第2出力信号を反転して出力する第2比較部と、前記第1比較器から出力される第1出力信号を保持して出力する第1ラッチ回路と、前記第2比較器から出力される第2出力信号を保持して出力する第2ラッチ回路と、前記第2比較部の出力部と前記第1ラッチ回路のリセット端子の間に挿入される第1遅延部と、前記第2比較部の出力部と前記第2ラッチ回路のリセット端子の間に挿入される第2遅延部とを有し、前記第1遅延部による第1遅延時間は、前記第2遅延部による第2遅延時間よりも長く、前記出力端子の電圧が前記所定の電圧まで上昇することによって反転した前記第1出力信号が前記第1ラッチ回路によって保持されると、前記第1遅延部によって遅延される前記第2出力信号によって前記第1ラッチ回路がリセットされるまで、前記第1ラッチ回路が保持する前記反転した第1出力信号で前記第1スイッチをオフにするとともに、前記出力端子の電圧が前記第2所定電圧まで上昇することによって反転した前記第2出力信号が前記第2ラッチ回路によって保持されると、前記第2遅延部によって遅延される前記反転した第2出力信号によって前記第2ラッチ回路がリセットされるまで、前記第2ラッチ回路が保持する前記反転した第2出力信号で前記第2スイッチをオンにする、付記1記載のDC-DCコンバータ。付記5前記第2制御部は、一方の入力部が前記主制御部の出力部に接続され、他方の入力部が否定演算部を介して前記第1ラッチ回路の出力部に接続され、出力部が前記第1スイッチの制御端子に接続される第1論理積回路と、一方の入力部が前記第1ラッチ回路の出力部に接続され、他方の入力部が前記第2ラッチ回路の出力部に接続され、出力部が前記第2スイッチの制御端子に接続される第2論理積回路とをさらに有し、前記第1ラッチ回路が保持する前記反転した第1出力信号で前記第1論理積回路の出力を反転させて前記第1スイッチをオフにするとともに、前記第2ラッチ回路が保持する前記反転した第2出力信号で前記第2論理積回路の出力を制御して前記第2スイッチのオン/オフを制御する、付記4記載のDC-DCコンバータ。付記6付記1乃至5のいずれか一項に記載のDC-DCコンバータと、前記出力端子に接続され、前記出力端子から電力供給を受ける演算処理装置とを含む、電子装置。