"半導体装置の動作方法であって、可変抵抗素子が第1抵抗から第2抵抗にスイッチングされるように、少なくとも1つのリセットパルス電圧を印加することによって、第1データを書き込む段階と、前記可変抵抗素子が、前記第2抵抗から前記第1抵抗にスイッチングされるように、少なくとも1つのセットパルス電圧を印加することによって、第2データを書き込む段階と、を含み、前記少なくとも1つのセットパルス電圧の大きさは、前記少なくとも1つのリセットパルス電圧の大きさより小さく、前記第2抵抗は、前記第1抵抗より大きいことを特徴とする半導体装置の動作方法。前記少なくとも1つのリセットパルス電圧の大きさは、前記少なくとも1つのセットパルス電圧の大きさの少なくとも2倍以上であることを特徴とする請求項1に記載の半導体装置の動作方法。前記少なくとも1つのリセットパルス電圧の極性は、前記少なくとも1つのセットパルス電圧の極性と、互いに反対であることを特徴とする請求項1に記載の半導体装置の動作方法。前記少なくとも1つのリセットパルス電圧は、複数のリセットパルス電圧であることを特徴とする請求項1に記載の半導体装置の動作方法。前記第2抵抗は、前記第1抵抗の20倍ないし100倍以上の抵抗を有することを特徴とする請求項1に記載の半導体装置の動作方法。前記第1データを書き込む段階は、前記可変抵抗素子が、前記第2抵抗から第3抵抗にスイッチングされるように、前記少なくとも1つのリセットパルス電圧を印加した後、少なくとも1つの第2リセットパルス電圧を印加する段階をさらに含み、前記第3抵抗は、前記第2抵抗より大きいことを特徴とする請求項1に記載の半導体装置の動作方法。前記少なくとも1つのリセットパルス電圧の極性は、前記少なくとも1つのセットパルス電圧と、前記少なくとも1つの第2リセットパルス電圧との極性と、互いに反対であることを特徴とする請求項6に記載の半導体装置の動作方法。前記少なくとも1つのセットパルス電圧の大きさは、前記少なくとも1つの第2リセットパルス電圧の大きさより大きいことを特徴とする請求項6に記載の半導体装置の動作方法。前記少なくとも1つのリセットパルス電圧及び前記少なくとも1つの第2リセットパルス電圧のうち少なくとも一つは、複数のパルス電圧であることを特徴とする請求項6に記載の半導体装置の動作方法。前記少なくとも1つのリセットパルス電圧は、複数のリセットパルス電圧であり、前記少なくとも1つの第2リセットパルス電圧は、複数の第2リセットパルス電圧であることを特徴とする請求項6に記載の半導体装置の動作方法。前記第1データを書き込む段階は、前記少なくとも1つの第2リセットパルス電圧を印加した後、1つの第3リセットパルス電圧及び1つの第4リセットパルス電圧を連続して印加する段階をさらに含み、前記第3リセットパルス電圧は、前記少なくとも1つのリセットパルス電圧と同じ大きさ及び極性を有し、前記第4リセットパルス電圧は、前記少なくとも1つの第2リセットパルス電圧と同じ大きさ及び極性を有し、前記少なくとも1つのリセットパルス電圧は、1つのリセットパルス電圧であり、前記少なくとも1つの第2リセットパルス電圧は、1つの第2リセットパルス電圧であることを特徴とする請求項6に記載の半導体装置の動作方法。前記第3抵抗は、前記第1抵抗の20倍ないし1,000倍以上の抵抗を有することを特徴とする請求項6に記載の半導体装置の動作方法。半導体装置の動作方法であって、可変抵抗素子をリセットさせるために、少なくとも1つの第1リセットパルス電圧及び少なくとも1つの第2リセットパルス電圧を連続して印加することによって、第1データを書き込む段階と、前記可変抵抗素子をセットさせるために、少なくとも1つのセットパルス電圧を印加することによって、第2データを書き込む段階と、を含み、前記少なくとも1つの第1リセットパルス電圧の印加は、前記可変抵抗素子を、第1抵抗状態から第2抵抗状態にスイッチングさせ、前記少なくとも1つの第2リセットパルス電圧の印加は、前記可変抵抗素子を、前記第2抵抗状態から第3抵抗状態にスイッチングさせ、前記第3抵抗状態の抵抗は、前記第2抵抗状態の抵抗より大きく、前記少なくとも1つのセットパルス電圧の印加は、前記可変抵抗素子を、前記第3抵抗状態から前記第1抵抗状態にスイッチングさせ、前記第2抵抗状態の抵抗は、前記第1抵抗状態の抵抗より大きいことを特徴とする半導体装置の動作方法。前記少なくとも1つの第1リセットパルス電圧の極性は、前記少なくとも1つのセットパルス電圧と、前記少なくとも1つの第2リセットパルス電圧との極性と、互いに反対であることを特徴とする請求項13に記載の半導体装置の動作方法。前記少なくとも1つの第1リセットパルス電圧の大きさは、前記少なくとも1つのセットパルス電圧の大きさより大きく、前記少なくとも1つの第2リセットパルス電圧の大きさは、前記少なくとも1つのセットパルス電圧の大きさより小さいことを特徴とする請求項13に記載の半導体装置の動作方法。前記少なくとも1つの第1リセットパルス電圧及び前記少なくとも1つの第2リセットパルス電圧のうち少なくとも一つは、複数のパルス電圧であることを特徴とする請求項13に記載の半導体装置の動作方法。前記少なくとも1つの第1リセットパルス電圧及び前記少なくとも1つの第2リセットパルス電圧を連続して印加することによって、前記第1データを書き込む段階で、前記少なくとも1つの第1リセットパルスは、前記少なくとも1つの第2リセットパルスより先に印加され、前記少なくとも1つの第1リセットパルスは、複数の第1リセットパルスであり、前記少なくとも1つの第2リセットパルスは、複数の第2リセットパルスであることを特徴とする請求項13に記載の半導体装置の動作方法。前記第1データを書き込む段階は、前記少なくとも1つの第2リセットパルス電圧を印加した後、1つの第3リセットパルス電圧及び1つの第4リセットパルス電圧を連続して印加する段階をさらに含み、前記第3リセットパルス電圧は、前記少なくとも1つの第1リセットパルス電圧と同じ大きさ及び極性を有し、前記第4リセットパルス電圧は、前記少なくとも1つの第2リセットパルス電圧と同じ大きさ及び極性を有し、前記少なくとも1つの第1リセットパルス電圧は、1つの第1リセットパルス電圧であり、前記少なくとも1つの第2リセットパルス電圧は、1つの第2リセットパルス電圧であり、前記1つの第2リセットパルス電圧は、前記1つの第1リセットパルス電圧より遅く印加されることを特徴とする請求項13に記載の半導体装置の動作方法。前記第3抵抗状態の抵抗は、前記第1抵抗状態の抵抗の20倍ないし1,000倍以上の抵抗を有することを特徴とする請求項13に記載の半導体装置の動作方法。第1電極と、第2電極と、前記第1電極と前記第2電極との間に配され、第1リセットパルス電圧が印加されれば、第1抵抗から第2抵抗にスイッチングされ、第2リセットパルス電圧が印加されれば、前記第2抵抗から第3抵抗にスイッチングされ、セットパルス電圧が印加されれば、前記第3抵抗から前記第1抵抗にスイッチングされる可変抵抗物質層と、を含み、前記第3抵抗は、前記第2抵抗より大きく、前記第2抵抗は、前記第1抵抗より大きいことを特徴とする可変抵抗素子。前記第1リセットパルス電圧の大きさは、前記セットパルス電圧の大きさの2倍以上であることを特徴とする請求項20に記載の可変抵抗素子。前記第1リセットパルス電圧の極性は、前記セットパルス電圧及び前記第2リセットパルス電圧の極性と、互いに反対であることを特徴とする請求項20に記載の可変抵抗素子。前記第1リセットパルス電圧の大きさは、前記セットパルス電圧の大きさより大きく、前記第2リセットパルス電圧の大きさは、前記セットパルス電圧の大きさより小さいことを特徴とする請求項20に記載の可変抵抗素子。第1リセットパルス電圧が印加されれば、第1抵抗状態から第2抵抗状態にスイッチングされ、第2リセットパルス電圧が印加されれば、前記第2抵抗状態から第3抵抗状態に変化し、セットパルス電圧が印加されれば、前記第3抵抗状態から前記第1抵抗状態に変化する可変抵抗素子と、前記可変抵抗素子に直列に連結された選択素子と、を含み、前記第3抵抗状態は、前記第2抵抗状態より抵抗が大きく、前記第2抵抗状態は、前記第1抵抗状態より抵抗が大きいことを特徴とする半導体装置。前記第1リセットパルス電圧の大きさは、前記セットパルス電圧の大きさの2倍以上であることを特徴とする請求項24に記載の半導体装置。前記第1リセットパルス電圧の極性は、前記セットパルス電圧及び前記第2リセットパルス電圧の極性と、互いに反対であることを特徴とする請求項24に記載の半導体装置。前記第1リセットパルス電圧の大きさは、前記セットパルス電圧の大きさより大きく、前記第2リセットパルス電圧の大きさは、前記セットパルス電圧の大きさより小さいことを特徴とする請求項24に記載の半導体装置。前記第1リセットパルス電圧及び第2リセットパルス電圧が連続して印加されれば、第1データが書き込まれ、前記セットパルス電圧が印加されれば、第2データが書き込まれることを特徴とする請求項24に記載の半導体装置。前記選択素子は、トランジスタ及びダイオードのうち一つであることを特徴とする請求項24に記載の半導体装置。電子システムの動作方法であって、請求項1から請求項12のうちいずれか1項に記載の半導体装置の動作方法を含み、前記電子システムは、プロセッサ、メモリ部、入出力部及びインターフェース部を含み、前記メモリ部は、前記半導体装置を含むことを特徴とする電子システムの動作方法。メモリカードの動作方法であって、請求項13から請求項19のうちいずれか1項に記載の半導体装置の動作方法を含み、前記メモリカードは、コントローラ及びメモリ部を含み、前記メモリ部は、前記メモリ装置を含むことを特徴とするメモリカードの動作方法。コントローラと、請求項20から請求項23のうちいずれか1項に記載の可変抵抗素子を含むメモリ部と、を含むメモリカード。コントローラと、請求項24から請求項29のうちいずれか1項に記載の半導体装置を含むメモリ部と、を含むメモリカード。プロセッサと、請求項24から請求項29のうちいずれか1項に記載の半導体装置を含むメモリ部と、入出力装置と、インターフェース部と、を含む電子システム。本発明が解決しようとする課題は、可変抵抗素子で、高抵抗状態と低抵抗状態との抵抗差を大きくすることにより、可変抵抗素子を含む半導体装置の信頼性を向上させられる可変抵抗素子、該可変抵抗素子を含む半導体装置及び該半導体装置の動作方法を提供するところにある。前記課題を解決するための本発明の一実施形態による半導体装置の動作方法は、可変抵抗素子が第1抵抗から第2抵抗にスイッチングswitchingされるように、少なくとも1つのリセットパルス電圧を印加することによって、第1データを書き込む段階と、前記可変抵抗素子が前記第2抵抗から前記第1抵抗にスイッチングされるように、少なくとも1つのセットパルス電圧を印加することによって、第2データを書き込む段階と、を含み、前記少なくとも1つのセットパルス電圧の大きさは、前記少なくとも1つのリセットパルス電圧の大きさより小さく、前記第2抵抗は、前記第1抵抗より大きい。一部実施形態において、前記少なくとも1つのリセットパルス電圧の大きさは、前記少なくとも1つのセットパルス電圧の大きさの少なくとも2倍以上でありうる。一部実施形態において、前記少なくとも1つのリセットパルス電圧の極性は、前記少なくとも1つのセットパルス電圧の極性と、互いに反対でありうる。一部実施形態において、前記少なくとも1つのリセットパルス電圧は、複数のリセットパルス電圧でありうる。一部実施形態において、前記第2抵抗は、前記第1抵抗の20倍ないし100倍以上の抵抗を有することができる。一部実施形態において、前記第1データを書き込む段階は、前記可変抵抗素子が、前記第2抵抗から第3抵抗にスイッチングされるように、前記少なくとも1つのリセットパルス電圧を印加した後、少なくとも1つの第2リセットパルス電圧を印加する段階をさらに含み、前記第3抵抗は、前記第2抵抗より大きいものである。一部実施形態において、前記少なくとも1つのリセットパルス電圧の極性は、前記少なくとも1つのセットパルス電圧と、前記少なくとも1つの第2リセットパルス電圧との極性と、互いに反対でありうる。一部実施形態において、前記少なくとも1つのセットパルス電圧の大きさは、前記少なくとも1つの第2リセットパルス電圧の大きさより大きいものである。一部実施形態において、前記少なくとも1つのリセットパルス電圧及び前記少なくとも1つの第2リセットパルス電圧のうち少なくとも一つは、複数のパルス電圧でありうる。一部実施形態において、前記少なくとも1つのリセットパルス電圧は、複数のリセットパルス電圧であり、前記少なくとも1つの第2リセットパルス電圧は、複数の第2リセットパルス電圧でありうる。一部実施形態において、前記第1データを書き込む段階は、前記少なくとも1つの第2リセットパルス電圧を印加した後、1つの第3リセットパルス電圧及び1つの第4リセットパルス電圧を連続して印加する段階をさらに含み、前記第3リセットパルス電圧は、前記少なくとも1つのリセットパルス電圧と同じ大きさ及び極性を有し、前記第4リセットパルス電圧は、前記少なくとも1つの第2リセットパルス電圧と同じ大きさ及び極性を有し、前記少なくとも1つのリセットパルス電圧は、1つのリセットパルス電圧であり、前記少なくとも1つの第2リセットパルス電圧は、1つの第2リセットパルス電圧でありうる。一部実施形態において、前記第3抵抗は、前記第1抵抗の20倍ないし1,000倍以上の抵抗を有することができる。また、前記課題を解決するための本発明の他の実施形態による半導体装置の動作方法は、可変抵抗素子をリセットさせるために、少なくとも1つの第1リセットパルス電圧及び少なくとも1つの第2リセットパルス電圧を連続して印加することによって、第1データを書き込む段階と、前記可変抵抗素子をセットさせるために、少なくとも1つのセットパルス電圧を印加することによって、第2データを書き込む段階と、を含み、前記少なくとも1つの第1リセットパルス電圧の印加は、前記可変抵抗素子を、第1抵抗状態から第2抵抗状態にスイッチングさせ、前記少なくとも1つの第2リセットパルス電圧の印加は、前記可変抵抗素子を、前記第2抵抗状態から第3抵抗状態にスイッチングさせ、前記第3抵抗状態の抵抗は、前記第2抵抗状態の抵抗より大きく、前記少なくとも1つのセットパルス電圧の印加は、前記可変抵抗素子を、前記第3抵抗状態から前記第1抵抗状態にスイッチングさせ、前記第2抵抗状態の抵抗は、前記第1抵抗状態の抵抗より大きい。一部実施形態において、前記少なくとも1つの第1リセットパルス電圧の極性は、前記少なくとも1つのセットパルス電圧と、前記少なくとも1つの第2リセットパルス電圧との極性と、互いに反対でありうる。一部実施形態において、前記少なくとも1つの第1リセットパルス電圧の大きさは、前記少なくとも1つのセットパルス電圧の大きさより大きく、前記少なくとも1つの第2リセットパルス電圧の大きさは、前記少なくとも1つのセットパルス電圧の大きさより小さいものである。一部実施形態において、前記少なくとも1つの第1リセットパルス電圧及び前記少なくとも1つの第2リセットパルス電圧のうち少なくとも一つは、複数のパルス電圧でありうる。一部実施形態において、前記少なくとも1つの第1リセットパルス電圧及び前記少なくとも1つの第2リセットパルス電圧を連続して印加することによって、前記第1データを書き込む段階で、前記少なくとも1つの第1リセットパルスは、前記少なくとも1つの第2リセットパルスより先に印加され、前記少なくとも1つの第1リセットパルスは、複数の第1リセットパルスであり、前記少なくとも1つの第2リセットパルスは、複数の第2リセットパルスでありうる。一部実施形態において、前記第1データを書き込む段階は、前記少なくとも1つの第2リセットパルス電圧を印加した後、1つの第3リセットパルス電圧及び1つの第4リセットパルス電圧を連続して印加する段階をさらに含み、前記第3リセットパルス電圧は、前記少なくとも1つの第1リセットパルス電圧と同じ大きさ及び極性を有し、前記第4リセットパルス電圧は、前記少なくとも1つの第2リセットパルス電圧と同じ大きさ及び極性を有し、前記少なくとも1つの第1リセットパルス電圧は、1つの第1リセットパルス電圧であり、前記少なくとも1つの第2リセットパルス電圧は、1つの第2リセットパルス電圧であり、前記1つの第2リセットパルス電圧は、前記1つの第1リセットパルス電圧より遅く印加されうる。一部実施形態において、前記第3抵抗状態の抵抗は、前記第1抵抗状態の抵抗の20倍ないし1,000倍以上の抵抗を有することができる。また、前記課題を解決するための本発明の一実施形態による可変抵抗素子は第1電極と、第2電極と、前記第1電極と前記第2電極との間に配され、第1リセットパルス電圧が印加されれば、第1抵抗から第2抵抗にスイッチングされ、第2リセットパルス電圧が印加されれば、前記第2抵抗から第3抵抗にスイッチングされ、セットパルス電圧が印加されれば、前記第3抵抗から前記第1抵抗にスイッチングされる可変抵抗物質層を含み、前記第3抵抗は、前記第2抵抗より大きく、前記第2抵抗は、前記第1抵抗より大きい。一部実施形態において、前記第1リセットパルス電圧の大きさは、前記セットパルス電圧の大きさの2倍以上でありうる。一部実施形態において、前記第1リセットパルス電圧の極性は、前記セットパルス電圧及び前記第2リセットパルス電圧の極性と、互いに反対でありうる。一部実施形態において、前記第1リセットパルス電圧の大きさは、前記セットパルス電圧の大きさより大きく、前記第2リセットパルス電圧の大きさは、前記セットパルス電圧の大きさより小さいものである。また、前記課題を解決するための本発明の一実施形態による半導体装置は、第1リセットパルス電圧が印加されれば、第1抵抗状態から第2抵抗状態にスイッチングされ、第2リセットパルス電圧が印加されれば、前記第2抵抗状態から第3抵抗状態に変化し、セットパルス電圧が印加されれば、前記第3抵抗状態から前記第1抵抗状態に変化する可変抵抗素子と、前記可変抵抗素子に直列に連結された選択素子を含み、前記第3抵抗状態は、前記第2抵抗状態より抵抗が大きく、前記第2抵抗状態は、前記第1抵抗状態より抵抗が大きい。一部実施形態において、前記第1リセットパルス電圧の大きさは、前記セットパルス電圧の大きさの2倍以上でありうる。一部実施形態において、前記第1リセットパルス電圧の極性は、前記セットパルス電圧及び前記第2リセットパルス電圧の極性と、互いに反対でありうる。一部実施形態において、前記第1リセットパルス電圧の大きさは、前記セットパルス電圧の大きさより大きく、前記第2リセットパルス電圧の大きさは、前記セットパルス電圧の大きさより小さいものである。一部実施形態において、前記第1リセットパルス電圧及び第2リセットパルス電圧が連続して印加されれば、第1データが書き込まれ、前記セットパルス電圧が印加されれば、第2データが書き込まれる。一部実施形態において、前記選択素子は、トランジスタ及びダイオードのうち一つでありうる。また、前記課題を解決するための本発明の一実施形態による電子システムの動作方法は、前述の半導体装置の動作方法を含み、前記電子システムは、プロセッサ、メモリ部、入出力部及びインターフェース部を含み、前記メモリ部は、前記半導体装置を含む。また、前記課題を解決するための本発明の一実施形態によるメモリカードの動作方法は、前述の半導体装置の動作方法を含み、前記メモリカードは、コントローラ及びメモリ部を含み、前記メモリ部は、前記メモリ装置を含む。また、前記課題を解決するための本発明の一実施形態によるメモリカードは、コントローラと、前述の可変抵抗素子と、を含む。また、前記課題を解決するための本発明の一実施形態によるメモリカードは、コントローラと、前述の半導体装置とを含むメモリ部と、を含む。また、前記課題を解決するための本発明の一実施形態による電子システムは、プロセッサと、前述の半導体装置を含むメモリ部と、入出力装置と、インターフェース部と、を含む。本発明によれば、非対称的なセットパルス電圧とリセットパルス電圧とを利用することによって、可変抵抗素子を含む半導体装置の信頼性を向上させ、これにより、半導体装置のビットエラー率biterrorrateを低下させることができる。具体的には、セットパルス電圧の大きさより大きいリセットパルス電圧を可変抵抗素子に印加することによって、高抵抗状態のオフ抵抗と低抵抗状態のオン抵抗との差を大きく増加させることができる。また、第1リセットパルス電圧と第2リセットパルス電圧とを順次に可変抵抗素子に印加することによって、高抵抗状態のオフ抵抗と低抵抗状態のオン抵抗との差をさらに大きく増加させることができる。以下、添付した図面を参照しつつ、本発明による望ましい実施形態について説明することによって、本発明について詳細に説明する。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、互いに異なる多様な形態で具現されるものであり、本実施形態は、本発明の開示を完全なものにするものであり、当業者に発明の範疇を完全に知らせるために提供されるのである。図面で構成要素は、説明の便宜のために、その大きさが誇張されていることもある。以下で詳述する本発明の実施形態で利用される用語は、当該技術分野で一般的に知られている意味を有することができる。例えば、少なくとも一つは、最小限一つ、すなわち、一つまたはそれ以上の数を意味し、一つまたは複数とも、同じ意味で使われうる。図1は、本発明の一実施形態による可変抵抗素子を概略的に示す断面図である。図1を参照すれば、可変抵抗素子10は、第1電極11、可変抵抗物質層12及び第2電極13を含み、可変抵抗物質層12は、第1電極11と第2電極13との間に形成されうる。他の実施形態で、可変抵抗素子10は、第1電極11上、及び/または可変抵抗物質層12上に、バッファ層図示せずをさらに含むこともできる。第1電極11及び第2電極13は、導電性物質を含むことができるが、例えば、耐酸化性金属膜oxidationresistantmetallayerまたはポリシリコン膜を含むことができる。例えば、耐酸化性金属膜は、イリジウムIr、白金Pt、イリジウム酸化物IrO、チタン窒化物TiN、チタンアルミニウム窒化物TiAlN、タングステンW、モリブデンMo、ルテニウムRu及びルテニウム酸化物RuOのうち少なくとも一つを含むことができ、耐酸化性金属膜は、例えば、バッファ層図示せずを形成した後に適用されうる。本実施形態で、第1電極11及び第2電極13は、可変抵抗物質層12の上下にそれぞれ配されるが、第1電極11及び第2電極13の配置は、その用語に限定されるものではない。他の実施形態で、第1電極11及び第2電極13は、可変抵抗物質層12の左右にそれぞれ配されもする。可変抵抗物質層12は、ペロブスカイトperovskite系酸化物及び/または遷移金属酸化物を含むことができる。例えば、ペロブスカイト系酸化物としては、Pr1-xCaxMnO3、La1-xCaxMnO3、SrZrO3/SrTiO3、CrTiO3及び/またはPbZr,TiO3/Zn1-xCdxSなどがあり、遷移金属は、ニッケル、ニオビウム、チタン、ジルコニウム、ハフニウム、コバルト、鉄、銅、マンガン、亜鉛及び/またはクロムなどがある。このとき、可変抵抗物質層12は、第1電極11と第2電極13とに印加される電圧差によって抵抗が変化し、これによって、高抵抗状態または低抵抗状態に区分されうる。従って、可変抵抗素子10は、可変抵抗物質層12の抵抗状態によって、データ0またはデータ1を記憶する不揮発性メモリ素子のような半導体装置として利用されうる。また、可変抵抗素子10は、論理ゲートに含まれ、ロジック回路にも利用され、このとき、ロジック回路の面積を減らすことができ、これにより、集積度を向上させることができる。本実施形態で、データ0は、高抵抗状態の場合に対応し、データ1は、低抵抗状態の場合に対応するものと決定される。このとき、可変抵抗素子10に、データ0を書き込む動作は、消去動作及び/またはリセットreset動作ということができ、データ1を書き込む動作は、プログラム動作及び/またはセットset動作ということができる。しかし、他の実施形態で、データ1が高抵抗状態に対応し、データ0が低抵抗状態に対応するものであると決定されもする。図2は、図1の可変抵抗素子の理想的な電流電圧特性を示すグラフである。図2を参照すれば、X軸は、電圧変化を示し、Y軸は、線形linearスケールで表現された電流変化を示す。このとき、X軸に示された電圧は、可変抵抗素子10の第1電極11と第2電極13とに印加される電圧の差であり、具体的には、第1電極11の電圧を基準とするときの第2電極13の電圧である。可変抵抗素子10は、正の臨界電圧が印加されれば、低抵抗状態から高抵抗状態にスイッチングswitchingされ、これにより、可変抵抗素子10には電流がほとんど流れない。このように、可変抵抗素子10が低抵抗状態から高抵抗状態にスイッチングされることをリセットといい、このときの正の臨界電圧をリセット電圧Vresetという。一方、可変抵抗素子10は、負の臨界電圧が印加されれば、高抵抗状態から低抵抗状態にスイッチングされ、これにより、可変抵抗素子10には、電流が流れうる。このように、可変抵抗素子10が高抵抗状態から低抵抗状態にスイッチングされることをセットといい、このときの負の臨界電圧をセット電圧Vsetという。ここで、リセット電圧Vresetとセット電圧Vsetは、互いに反対になる極性を有することができ、このように、リセット電圧Vresetとセット電圧Vsetとが逆極性になる可変抵抗素子10を、両極性bipolar可変抵抗素子という。本実施形態で、可変抵抗素子10のリセット電圧Vresetは正の値を有し、セット電圧Vsetは、負の値を有する。しかし、本発明はこれに限定されるものではなく、他の実施形態で、可変抵抗素子10の可変抵抗物質層12に含まれた物質の種類によっては、リセット電圧Vresetは、負の値を有し、セット電圧Vsetは、正の値を有することもできる。図3は、図1の可変抵抗素子の実際的な電流電圧特性を示すグラフである。図3を参照すれば、X軸は電圧変化を示し、Y軸はログlogスケールで表現された電流変化を示す。このとき、X軸に示された電圧は、可変抵抗素子10の第1電極11と第2電極13とに印加される電圧の差であり、具体的には、第1電極11の電圧を基準とするときに、第2電極13の電圧である。参照符号31は、100mV間隔で電圧を変化させ、各電圧の印加時間が第1時間である場合の可変抵抗素子10の電流変化を示し、参照符号32は、50mV間隔で電圧を変化させ、各電圧の印加時間が前記第1時間より長い第2時間である場合の可変抵抗素子10の電流変化を示す。まず、参照符号31について述べれば、A領域で電流は、約1/10に大きく減少し、これによって、可変抵抗素子10は、低抵抗状態から第1高抵抗状態にスイッチングされうる。ここで、第1高抵抗状態は、低抵抗状態より高い抵抗を有する。このように、可変抵抗素子10を低抵抗状態から第1高抵抗状態にスイッチングさせる電圧を第1電圧といい、本実施形態で第1電圧は、約2Vである。このとき、第1電圧は、リセット電圧であるといえる。次に、参照符号31について述べれば、B領域で電流は、大きく増加し、これによって、可変抵抗素子10は、第1高抵抗状態から低抵抗状態にスイッチングされうる。このように、可変抵抗素子10を第1高抵抗状態から低抵抗状態にスイッチングさせる電圧を第2電圧といい、本実施形態で第2電圧は、約-1.5Vである。このとき、第2電圧は、セット電圧であるといえる。次に、参照符号32について述べれば、C領域で電流は、約1/100に大きく減少し、これによって、可変抵抗素子10は、第1高抵抗状態から第2高抵抗状態にスイッチングされうる。ここで、第2抵抗状態は、第1抵抗状態より高い抵抗を有する。このように、可変抵抗素子10を第1高抵抗状態から第2高抵抗状態にスイッチングさせる電圧を第3電圧といい、本実施形態で、第3電圧は、約-0.5Vである。前述の通り、本実施形態によれば、可変抵抗素子10で高抵抗状態は、第1高抵抗状態または第2高抵抗状態に区分され、これによって、可変抵抗素子10は、印加される電圧によって、低抵抗状態、第1高抵抗状態または第2高抵抗状態を有する。例えば、第1高抵抗状態は、低抵抗状態に比べて約10倍以上の抵抗を有し、第2高抵抗状態は、低抵抗状態に比べて約1,000倍以上の抵抗を有することができる。図3に図示された可変抵抗素子10の電流電圧特性を基にして、可変抵抗素子10を低抵抗状態から高抵抗状態にスイッチングさせるためのリセットパルス電圧、及び可変抵抗素子10を高抵抗状態から低抵抗状態にスイッチングさせるためのセットパルス電圧が決定されうる。可変抵抗素子10にリセットパルス電圧が印加されれば、可変抵抗素子10には、データ0が書き込まれ、可変抵抗素子10は、データ消去できる。また、可変抵抗素子10に、セットパルス電圧が印加されれば、可変抵抗素子10には、データ1が書き込まれ、可変抵抗素子10は、プログラムされうる。図4は、図1の可変抵抗素子に印加される動作パルスの一例を示すグラフである。図4を参照すれば、X軸は、時間を示し、Y軸は、電圧を示す。本例で、セットパルス電圧Psetは、約-3Vであり、リセットパルス電圧Presetは、約3Vであり、読み取りパルス電圧Preadは、約0.5Vである。ここで、各パルスのパルス幅は、互いに異なり、例えば、セットパルス電圧Psetは、約1μsの間印加され、リセットパルス電圧Presetは、約10μsの間印加されうる。このように、セットパルス電圧Psetとリセットパルス電圧Presetは、互いに対称的な形状を有し、具体的には、セットパルス電圧Psetとリセットパルス電圧Presetは、同じ大きさを有し例えば、同じ絶対値の電圧、互いに異なる極性を有することができる。セットパルス電圧Psetは、図3の第2電圧を基にして決定されるが、具体的には、第2電圧の大きさ以上の大きさを有し、第2電圧と同じ極性を有することができる。リセットパルス電圧Presetは、図3の第1電圧を基にして決定されるが、具体的には、第1電圧の大きさ以上の大きさを有し、第1電圧と同じ極性を有することができる。図5は、図4による動作パルスを印加した場合、可変抵抗素子に流れる電流変化を示すグラフである。図5を参照すれば、X軸は、スイッチング回数を示し、Y軸は、ログスケールで表現された電流変化を示す。このとき、スイッチングは、可変抵抗素子10の抵抗変化を意味するが、具体的には、低抵抗状態から高抵抗状態にスイッチングされ、あるいは高抵抗状態から低抵抗状態にスイッチングされることを意味する。セットパルス電圧Psetが印加されれば、可変抵抗素子10は、高抵抗状態から低抵抗状態にスイッチングされるので、データ1が書き込まれたと見ることができ、この場合、可変抵抗素子10に流れる電流は、約10-4Aほどである。リセットパルス電圧Presetが印加されれば、可変抵抗素子10は、低抵抗状態から高抵抗状態にスイッチングされるので、データ0が書き込まれたと見ることができ、この場合、可変抵抗素子10に流れる電流は、約10-5Aほどである。従って、可変抵抗素子10にデータ1が書き込まれた場合、可変抵抗素子10の抵抗をオンon抵抗といい、データ0が書き込まれた場合、可変抵抗素子10の抵抗をオフoff抵抗という場合、オン抵抗とオフ抵抗との比onoffratioは、約10ほどである。図6は、図4による動作パルスを印加した場合、可変抵抗素子の抵抗分布を概略的に示すグラフである。図6を参照すれば、X軸は、可変抵抗素子10の抵抗を示し、Y軸は、可変抵抗素子10の分布を示す。可変抵抗素子10は、低抵抗状態61または高抵抗状態62を有することができるが、本例で、オン抵抗とオフ抵抗との比は、約10ほどであり、オン抵抗とオフ抵抗との比が大きくない。従って、データ0が書き込まれた可変抵抗素子10のうち一部の抵抗は、データ1が書き込まれた可変抵抗素子10のうち一部の抵抗と同一になりうる。この場合、可変抵抗素子10の信頼性が確保されえないので、可変抵抗素子10は、不揮発性メモリ装置のような半導体装置として利用され難い。図7は、図1の可変抵抗素子に印加される動作パルスの他の例を示すグラフである。図7を参照すれば、X軸は、時間を示し、Y軸は、電圧を示す。本例で、セットパルス電圧Psetは、約-3Vであり、リセットパルス電圧Presetは、約6.5Vであり、読み取りパルス電圧Preadは、約0.5Vである。このように、セットパルス電圧Psetとリセットパルス電圧Presetは、互いに非対称的な形状を有し、具体的には、リセットパルス電圧Presetの大きさは、セットパルス電圧Psetの大きさより大きく、リセットパルス電圧Presetとセットパルス電圧Psetは、互いに異なる極性を有することができる。セットパルス電圧Psetは、図3に図示された第2電圧を基に決定されるが、具体的には、第2電圧の大きさ以上の大きさを有し、第2電圧と同じ極性を有することができる。リセットパルス電圧Presetは、図3に図示された第1電圧を基に決定されるが、具体的には、第1電圧の大きさ以上の大きさを有し、第1電圧と同じ極性を有することができる。さらに詳細には、リセットパルス電圧Presetの大きさは、第1電圧の大きさの2倍以上と決定されうる。これにより、リセットパルス電圧Presetの大きさは、セットパルス電圧Psetの大きさの2倍以上でありうる。このように、リセットパルス電圧Presetの大きさを大きく決定することによって、可変抵抗物質層12で、酸素拡散によって、短時間にリセット現象がなされうるので、可変抵抗素子10は、さらに早く低抵抗状態から高抵抗状態にスイッチングされうる。他の実施形態で、リセットパルス電圧Presetは、少なくとも2回以上印加され、少なくとも2回以上のリセットパルス電圧Presetが印加された後、読み取りパルス電圧Preadが印加されうる。さらに他の実施形態で、リセットパルス電圧Presetと読み取りパルス電圧Preadは、交互に反復して印加されもする。実施形態で、リセットパルス電圧Preset及びセットパルス電圧Psetは、連続して何回も印加されもする。図8は、図7による動作パルスを印加した場合、可変抵抗素子に流れる電流変化を示すグラフである。図8を参照すれば、X軸は、スイッチング回数を示し、Y軸は、ログスケールで表現された電流を示す。参照符号81は、低抵抗状態を示し、参照符号82は、高抵抗状態を示す。低抵抗状態の電流は、高抵抗状態の電流に比べて、約20倍ないし約100倍以上でありうる。図5で、低抵抗状態の電流が高抵抗状態の電流に比べて、約10倍であった点に照らして見るとき、本実施形態による場合、高抵抗状態の抵抗と低抵抗状態の抵抗との差を増大させるので、可変抵抗素子の信頼性を向上させることができる。図9は、図1の可変抵抗素子に印加される動作パルスのさらに他の例を示すグラフである。図9を参照すれば、X軸は、時間を示し、Y軸は、電圧を示す。本例で、セットパルス電圧Psetは、約-3Vであり、第1リセットパルス電圧Preset1は、約6.5Vであり、第2リセットパルス電圧Preset2は、約-0.6Vであり、読み取りパルス電圧Preadは、約0.5Vである。このように、リセットパルス電圧は、第1リセットパルス電圧Preset1及び第2リセットパルス電圧Preset2を含み、第1リセットパルス電圧Preset1と第2リセットパルス電圧Preset2は、互いに反対になる極性を有することができる。このとき、セットパルス電圧Psetと第1リセットパルス電圧Preset1は、互いに非対称的な形状を有し、具体的には、第1リセットパルス電圧Preset1の大きさは、セットパルス電圧Psetの大きさより大きく、第1リセットパルス電圧Preset1とセットパルス電圧Psetは互いに異なる極性を有することができる。さらに、第2リセットパルス電圧Preset2の大きさは、セットパルス電圧Psetの大きさより小さく、第2リセットパルス電圧Preset2はセットパルス電圧Psetと同じ極性を有することができる。セットパルス電圧Psetは、図3に図示された第2電圧を基に決定されるが、具体的には、第2電圧の大きさ以上の大きさを有し、第2電圧と同じ極性を有することができる。第1リセットパルス電圧Preset1は、図3に図示された第1電圧を基に決定されるが、具体的には、第1電圧の大きさ以上の大きさを有し、第1電圧と同じ極性を有することができる。本実施形態で、第1リセットパルス電圧Preset1の大きさは、第1電圧の大きさの2倍以上と決定されうる。これによって、第1リセットパルス電圧Preset1の大きさは、セットパルス電圧Psetの大きさの2倍以上でありうる。このように、第1リセットパルス電圧Preset1の大きさを大きく決定することによって、可変抵抗物質層12で、酸素拡散によって、短時間にリセット現象がなされうるので、可変抵抗素子10は、さらに早く低抵抗状態から高抵抗状態にスイッチングされうる。第2リセットパルス電圧Preset2は、図3に図示された第3電圧を基に決定されるが、具体的には、第3電圧の大きさ以上の大きさを有し、第3電圧と同じ極性を有することができる。本実施形態で、第2リセットパルス電圧Preset2の大きさは、第3電圧の大きさと実質的に類似して決定されうる。図3の例で、可変抵抗素子10は、約-0.5Vと約-1.2Vとの間で、第2高抵抗状態を有することができるので、第2リセットパルス電圧Preset2は、約-0.5Vないし約-1.2Vのレベルを有することができる。他の実施形態で、第2リセットパルス電圧Preset2は、少なくとも2回以上印加され、少なくとも2回以上の第2リセットパルス電圧Preset2が印加された後、読み取りパルス電圧Preadが印加されうる。さらに他の実施形態で、第1リセットパルス電圧Preset1は、少なくとも2回以上印加され、少なくとも2回以上の第1リセットパルス電圧Preset1が印加された後、第2リセットパルス電圧Preset2が少なくとも2回以上印加され、少なくとも2回以上の第2リセットパルス電圧Preset2が印加された後、読み取りパルス電圧Preadが印加されうる。さらに他の実施形態で、第1リセットパルス電圧Preset1と第2リセットパルス電圧Preset2は、互いに交互に反復して印加されもする。さらに他の実施形態で、リセットパルス電圧Preset及びセットパルス電圧Psetは連続して何回も印加されもする。図10は、図9による動作パルスを印加した場合、可変抵抗素子に流れる電流変化を示すグラフである。図10を参照すれば、X軸は、スイッチング回数を示し、Y軸は、ログスケールで表現された電流を示す。参照符号101は、低抵抗状態を示し、参照符号102は、高抵抗状態を示す。低抵抗状態の電流は、高抵抗状態の電流に比べて、約20倍ないし約1,000倍以上でありうる。図5で、低抵抗状態の電流が高抵抗状態の電流に比べて、約10倍であり、図8で、低抵抗状態の電流が高抵抗状態の電流に比べて、約100倍であった点に照らして見るとき、本実施形態による場合、高抵抗状態の抵抗と低抵抗状態の抵抗との差をさらに増大させるので、可変抵抗素子のさらなる信頼性を向上させることができる。図11は、図9による動作パルスを印加した場合、可変抵抗素子の抵抗を示すグラフである。図11を参照すれば、X軸は、スイッチング回数を示し、Y軸は、ログスケールで表現された抵抗を示す。参照符号の黒い四角は、低抵抗状態LRを示し、参照符号の黒いひし形は、高抵抗状態HRを示す。高抵抗状態の抵抗は、低抵抗状態の抵抗に比べて、約1,000倍以上でありうる。さらに、高抵抗状態で、最も低い抵抗であっても、低抵抗状態の抵抗に比べて、約18.9倍である。従って、図4に図示されているように、セットパルス電圧とリセットパルス電圧とを対称的に印加した場合に比べて、本実施形態によって、セットパルス電圧と第1リセットパルス電圧とを非対称的に印加し、第2リセットパルス電圧をさらに印加することによって、高抵抗状態と低抵抗状態との抵抗差がはるかに大きくなったことが分かる。図12は、図9による動作パルスを印加した場合、可変抵抗素子の抵抗分布を概略的に示すグラフである。図12を参照すれば、X軸は、可変抵抗素子10の抵抗を示し、Y軸は、可変抵抗素子10の分布を示す。可変抵抗素子10は、低抵抗状態121または高抵抗状態122を有することができるが、本例で、オン抵抗とオフ抵抗との比は、約1,000ほどである。従って、データ0が書き込まれた可変抵抗素子10のうち一部の抵抗が、データ1が書き込まれた可変抵抗素子10のうち一部の抵抗と同一になる可能性は、ほとんどないことが分かる。この場合、可変抵抗素子10の信頼性が確保されうるので、可変抵抗素子10は、不揮発性メモリ装置のような半導体装置として利用され、不揮発性メモリ装置のビットエラー率を低下させることができる。図13は、図1の可変抵抗素子を含む半導体装置の第1例を示す回路図である。図13を参照すれば、半導体装置は、例えば、不揮発性メモリ装置であり、不揮発性メモリ装置の単位セルMC1は、可変抵抗素子R及びダイオードDを含む。ここで、可変抵抗素子Rは、図1に図示された可変抵抗素子10と実質的に同一に具現されうる。可変抵抗素子Rの一端は、ビットラインBLに連結され、他端は、ダイオードDに連結される。ダイオードDは、双方向に動作可能であり、ワードラインWLに印加される電圧によって、単位セルMC1に対する選択動作を遂行することができる。図14は、図1の可変抵抗素子を含む半導体装置の第2例を示す回路図である。図14を参照すれば、半導体装置は、例えば、不揮発性メモリ装置であり、不揮発性メモリ装置の単位セルMC2は、可変抵抗素子R及びアクセストランジスタTを含む。ここで、可変抵抗素子Rは、図1に図示された可変抵抗素子10と実質的に同一に具現されうる。可変抵抗素子Rの一端は、ビットラインBLに連結され、他端は、アクセストランジスタTに連結される。アクセストランジスタTは、ワードラインWLに連結されるゲート、可変抵抗素子Rの他端に連結されるドレイン、及びソースラインSLに連結されるソースを有する。このとき、アクセストランジスタTは、ワードラインWLに印加される電圧によってオン/オフになり、単位セルMC2に対する選択動作を遂行することができる。図15は、図14の半導体装置を示す断面図である。図15を参照すれば、半導体基板100の所定領域に、素子分離膜105が提供されて活性領域を限定する。活性領域内に、互いに離隔されたドレイン領域110及びソース領域115が提供される。ドレイン領域110及びソース領域115間の活性領域上には、ゲート絶縁膜120が配され、ゲート絶縁膜120上には、ゲート電極125が配される。このとき、ゲート電極125は、延びてワードラインの役割を行い、あるいはワードラインと連結されうる。かようなゲート電極125、ドレイン領域110及びソース領域115は、アクセストランジスタTを構成する。アクセストランジスタT上には、第1層間絶縁膜130が形成され、第1層間絶縁膜130内には、第1コンタクトプラグCP1及び第2コンタクトプラグCP2が形成される。ソース領域115は、第1コンタクトプラグCP1によって、ソースライン135に連結され、ドレイン領域110は、第2コンタクトプラグCP2によって、第1電極140に連結されうる。第1層間絶縁膜130上には、第2層間絶縁膜160が形成され、第2層間絶縁膜160内の一部領域には、第1電極140、可変抵抗物質層145及び第2電極150が順次に形成される。第2電極150は、第3コンタクトプラグCP3を介して、ビットライン170と連結されうる。かような第1電極140、可変抵抗物質層145及び第2電極150は、可変抵抗素子Rを構成し、可変抵抗素子Rは、図1の可変抵抗素子10に対応する。一実施形態で、可変抵抗素子Rに、リセット電圧の大きさ以上のレベルを有する第1リセットパルス電圧が印加される場合には、低抵抗状態から高抵抗状態にスイッチングされてデータ0が書き込まれ、セット電圧の大きさ以上のレベルを有するセットパルス電圧が印加される場合には、高抵抗状態から低抵抗状態にスイッチングされてデータ1が書き込まれる。このとき、高抵抗状態の抵抗は、低抵抗状態の抵抗の約20倍ないし約100倍でありうる。他の実施形態で、可変抵抗素子Rに、第1リセットパルス電圧と第2リセットパルス電圧とが順次に印加される場合には、低抵抗状態から高抵抗状態にスイッチングされてデータ0が書き込まれ、セット電圧の大きさ以上のレベルを有するセットパルス電圧が印加される場合には、高抵抗状態から低抵抗状態にスイッチングされてデータ1が書き込まれる。ここで、第2リセットパルス電圧は、第1リセットパルス電圧と反対になる極性を有し、セットパルス電圧と同じ極性を有することができ、セットパルス電圧の大きさより小さいものである。このとき、高抵抗状態の抵抗は、低抵抗状態の抵抗の約20倍ないし約1,000倍でありうる。図16は、本発明の一実施形態による半導体装置の動作方法を示すフローチャートである。図16を参照すれば、半導体装置は、例えば、不揮発性メモリ装置であり、不揮発性メモリ装置の動作方法は、図13及び図14に図示された不揮発性メモリ装置で、抵抗変化によるプログラム方法/消去方法に対応する。図13及び図14に図示された不揮発性メモリ装置は、図1に図示された可変抵抗素子を含むので、図1ないし図15で詳述した内容は、本実施形態にも適用されうる。段階1610で、データ1を書き込むために、可変抵抗素子にセットパルス電圧を印加する。ここで、セットパルス電圧は、セット電圧の大きさ以上であり、セット電圧と同じ極性を有することができる。例えば、セット電圧は、図3に図示された第2電圧でありうる。可変抵抗素子にセットパルス電圧が印加されれば、可変抵抗素子は、高抵抗状態から低抵抗状態にスイッチングされ、これによって、データ1が書き込まれ、換言すれば、不揮発性メモリ装置がプログラムされうる。段階1620で、データ0を書き込むために、セットパルス電圧より大きい第1リセットパルス電圧を印加する。ここで、第1リセットパルス電圧は、リセット電圧の大きさ以上であり、リセット電圧と同じ極性を有することができる。さらに、第1リセットパルス電圧は、リセット電圧の大きさの2倍以上であり、これによって、第1リセットパルス電圧の大きさは、セットパルス電圧の大きさの2倍以上でありうる。例えば、リセット電圧は、図3に図示された第1電圧でありうる。可変抵抗素子に第1リセットパルス電圧が印加されれば、可変抵抗素子は、低抵抗状態から高抵抗状態にスイッチングされ、これによって、データ0が書き込まれ、換言すれば、不揮発性メモリ装置がデータ消去されうる。このように、非対称的なセットパルス電圧及び第1リセットパルス電圧を利用することによって、低抵抗状態の抵抗と高抵抗状態との抵抗差を増大させることができ、これによって、可変抵抗素子の信頼性を向上させることができる。段階1630で、データ0を書き込むために、第2リセットパルス電圧を印加する。ここで、第2リセットパルス電圧は、第1リセットパルス電圧と反対になる極性、すなわち、セットパルス電圧と同じ極性を有し、第2リセットパルス電圧の大きさは、セットパルス電圧の大きさより小さいものである。例えば、第2リセットパルス電圧は、図3に図示された第3電圧を基にして決定されうる。可変抵抗素子に第2リセットパルス電圧が印加されれば、可変抵抗素子は、高抵抗状態からさらに抵抗が高い超高抵抗状態にスイッチングされうる。このとき、段階1630は、選択的に遂行されうる。このように、順次に印加される第1リセットパルス電圧と第2リセットパルス電圧とを利用することによって、低抵抗状態の抵抗と高抵抗状態との抵抗差をさらに増大させ、これによって、可変抵抗素子の信頼性を向上させることができる。しかし、段階1630が、選択的に遂行されず、段階1620だけが遂行されても、従来の可変抵抗素子に比べて、低抵抗状態の抵抗と高抵抗状態との抵抗差を増大させることができる。本実施形態では、抵抗変化素子にリセットパルス電圧が印加される場合には、データ0が書き込まれ、抵抗変化素子にセットパルス電圧が印加される場合には、データ1が書き込まれる。しかし、他の実施形態では、抵抗変化素子にセットパルス電圧が印加される場合には、データ0が書き込まれ、抵抗変化素子にリセットパルス電圧が印加される場合には、データ1が書き込まれることも可能である。以上、図13ないし図16は、本発明の一実施形態による可変抵抗素子を含む半導体装置の一例であり、不揮発性メモリ装置について詳細に説明した。しかし、本発明の一実施形態による可変抵抗素子は、論理ゲートに含まれてロジック回路にも適用され、このとき、ロジック回路の面積を減らし、集積度を向上させることができる。具体的には、本発明の一実施形態による可変抵抗素子は、メモリスタmemristorに適用されうる。従って、メモリスタの動作方法、図16に図示された半導体装置の動作と実質的に類似して具現されうる。ここで、メモリスタとは、電流の方向と量とを記憶し、記憶された電流の方向と量とによって抵抗が変化する特性を有する素子を示す。図17は、本発明の一実施形態によるメモリカードを示す概略図である。図17を参照すれば、メモリカード1700は、制御器1710とメモリ1720とを含むが、制御器1710とメモリ1720は、電気的な信号を交換するように配されうる。例えば、制御器1710から命令を送れば、メモリ1720は、データを制御器1710に伝送できる。メモリ1720は、図1ないし図16に例示された実施形態のうちいずれか一つによる可変抵抗素子を含む不揮発性メモリ装置を含むことができる。かようなメモリカード1700は、多様な種類のカード、例えば、メモリスティックカードmemorystickcard、スマートメディアカードSM:smartmediacard、セキュアデジタルカードSD:securedigital、ミニセキュアデジタルカードminiSD:minisecuredigitalcard及び/またはマルチメディアカードMMC:multimediacardのようなメモリ装置に利用されうる。図18は、本発明の一実施形態による電子システムを概略的に示すブロック図である。図18を参照すれば、電子システム1800は、プロセッサ1810、メモリ1820、入出力装置1830及びインターフェース1840を含むことができる。電子システム1800は、モバイルシステム、または情報を伝送したり伝送されたりするシステムでありうる。前記モバイルシステムは、PDApersonaldigitalassistant、携帯用コンピュータportablecomputer、ウェブタブレットwebtablet、無線電話wirelessphone、携帯電話mobilephone、デジタルミュージックプレーヤdigitalmusicplayerまたはメモリカードmemorycardでありうる。プロセッサ1810は、プログラムを実行し、電子システム1800を制御する役割を行うことができる。ここで、プロセッサ1810は、例えば、マイクロプロセッサmicroprocessor、デジタル信号処理器digitalsignalprocessor、マイクロコントローラmicrocontroller、またはこれらと類似した装置でありうる。入出力装置1830は、電子システム1800のデータを入力または出力するのに利用されうる。電子システム1800は、入出力装置1830を利用して、外部装置、例えば、パソコンまたはネットワークに連結され、外部装置と互いにデータを交換できる。ここで、入出力装置1830は、例えば、キーパッドkeypad、キーボードkeyboardまたは表示装置displayでありうる。メモリ1820は、プロセッサ1810の動作のためのコード及び/またはデータを保存し、かつ/またはプロセッサ1810で処理されたデータを保存することができる。ここで、メモリ1820は、図1ないし図16に例示された実施形態のうちいずれか一つによる可変抵抗素子を含む不揮発性メモリ装置を含むことができる。インターフェース1840は、電子システム1800と外部の他の装置とのデータ伝送通路でありうる。プロセッサ1810、メモリ1830、入出力装置1830及びインターフェース1840は、バス1850を介して互いに通信されうる。例えば、電子システム1800は、携帯電話、MP3プレーヤ、ナビゲーションnavigation、携帯用マルチメディア再生機PMP:portablemultimediaplayer、固状ディスクSSD:solidstatedrive及び/または家電製品householdappliancesに利用されうる。以上で説明した本発明が、前述の実施形態及び添付された図面に限定されるものではなく、本発明の技術的思想を外れない範囲内で、さまざまな置換、変形及び変更が可能であるということは、本発明が属する技術分野で当業者であるならば、明白であろう。"