画像を記録材に形成する画像形成部と、算術演算および論理演算を行う演算モジュールと、当該演算モジュールの演算結果に基づいて予め定められた機能を実行する実行手段と、初期化信号を受信すると当該実行手段による機能の実行を停止する停止手段と、当該初期化信号が解除されると当該実行手段を初期化する初期化手段とを備える機能モジュールと、前記初期化信号を送信する初期化信号送信手段とを備え、前記画像形成部を制御する制御部とを備える画像形成装置。論理演算または算術演算を実行する演算モジュールと、前記演算モジュールの演算結果に基づいて予め定められた機能を実行する実行手段と、初期化信号を受信すると当該実行手段による機能の実行を停止する停止手段と、当該初期化信号が解除されると当該実行手段を初期化する初期化手段とを備える機能モジュールと、前記初期化信号を送信する初期化信号送信手段とを備える情報処理装置。前記機能モジュールが、前記実行手段を初期化するためのデータを保持する記憶手段をさらに備えることを特徴とする請求項2に記載の情報処理装置。前記記憶手段が、MRAM、FeRAM、PRAM、ReRAM等の読み書き可能な不揮発性メモリであることを特徴とする請求項3に記載の情報処理装置。前記機能モジュールと前記演算モジュールとを接続するように設けられ、当該機能モジュールにおける前記実行手段の初期化が完了したことを当該演算モジュールに通報する通報信号線をさらに備えることを特徴とする請求項2ないし4のいずれか1項に記載の情報処理装置。前記機能モジュールの前記実行手段および前記演算モジュールは、当該機能モジュールが前記初期化信号を受信すると動作状態から停止状態に移行し、当該機能モジュールにおける当該実行手段の初期化が完了したことを前記通報信号線により通報されると停止状態から動作状態に移行することを特徴とする請求項5に記載の情報処理装置。前記実行手段が初期化によって設定される初期状態は、当該実行手段が初めて動作可能になったときの状態または当該実行手段の実行を再開するために実行が中断したときの状態であることを特徴とする請求項2ないし6のいずれか1項に記載の情報処理装置。前記演算モジュールが、命令を実行する命令実行手段と、前記初期化信号を受信すると当該命令実行手段を初期化する他の初期化手段とをさらに備え、前記演算モジュールと前記機能モジュールとを接続するように設けられ、当該演算モジュールにおける前記命令実行手段の初期化が完了し、且つ当該機能モジュールの前記実行手段の初期化が完了したとき、当該演算モジュールおよび当該機能モジュールの動作を許可する許可信号線をさらに備えることを特徴とする請求項2に記載の情報処理装置。予め定められた機能を実行する実行手段と、初期化信号を受信すると前記実行手段の動作を停止する停止手段と、前記初期化信号が解除されると前記実行手段を初期化する初期化手段とを備える機能モジュール。前記実行手段を初期化するためのデータを保持する記憶手段をさらに備えることを特徴とする請求項9に記載の機能モジュール。前記記憶手段が、MRAM、FeRAM、PRAM、ReRAM等の読み書き可能な不揮発性メモリであることを特徴とする請求項10に記載の機能モジュール。ところで、機能モジュールを備える情報処理装置では、動作可能な状態に立ち上げるためには機能モジュールについても初期化リセットを行うことが必要である。そして、機能モジュールの初期化を速やかに行い、情報処理装置が動作可能になるまでの所要時間立ち上がり時間を短くすることが求められている。本発明は、動作可能になるまでの所要時間を短くした情報処理装置等を提供することを目的とする。請求項1に記載の発明は、画像を記録材に形成する画像形成部と、算術演算および論理演算を行う演算モジュールと、当該演算モジュールの演算結果に基づいて予め定められた機能を実行する実行手段と、初期化信号を受信すると当該実行手段による機能の実行を停止する停止手段と、当該初期化信号が解除されると当該実行手段を初期化する初期化手段とを備える機能モジュールと、前記初期化信号を送信する初期化信号送信手段とを備え、前記画像形成部を制御する制御部とを備える画像形成装置である。請求項2に記載の発明は、論理演算または算術演算を実行する演算モジュールと、前記演算モジュールの演算結果に基づいて予め定められた機能を実行する実行手段と、初期化信号を受信すると当該実行手段による機能の実行を停止する停止手段と、当該初期化信号が解除されると当該実行手段を初期化する初期化手段とを備える機能モジュールと、前記初期化信号を送信する初期化信号送信手段とを備える情報処理装置である。請求項3に記載の発明は、前記機能モジュールが、前記実行手段を初期化するためのデータを保持する記憶手段をさらに備えることを特徴とする請求項2に記載の情報処理装置である。請求項4に記載の発明は、前記記憶手段が、MRAM、FeRAM、PRAM、ReRAM等の読み書き可能な不揮発性メモリであることを特徴とする請求項3に記載の情報処理装置である。請求項5に記載の発明は、前記機能モジュールと前記演算モジュールとを接続するように設けられ、当該機能モジュールにおける前記実行手段の初期化が完了したことを当該演算モジュールに通報する通報信号線をさらに備えることを特徴とする請求項2ないし4のいずれか1項に記載の情報処理装置である。請求項6に記載の発明は、前記機能モジュールの前記実行手段および前記演算モジュールは、当該機能モジュールが前記初期化信号を受信すると動作状態から停止状態に移行し、当該機能モジュールにおける当該実行手段の初期化が完了したことを前記通報信号線により通報されると停止状態から動作状態に移行することを特徴とする請求項5に記載の情報処理装置である。請求項7に記載の発明は、前記実行手段が初期化によって設定される初期状態は、当該実行手段が初めて動作可能になったときの状態または当該実行手段の実行を再開するために実行が中断したときの状態であることを特徴とする請求項2ないし6のいずれか1項に記載の情報処理装置である。請求項8に記載の発明は、前記演算モジュールが、命令を実行する命令実行手段と、前記初期化信号を受信すると当該命令実行手段を初期化する他の初期化手段とをさらに備え、前記演算モジュールと前記機能モジュールとを接続するように設けられ、当該演算モジュールにおける前記命令実行手段の初期化が完了し、且つ当該機能モジュールの前記実行手段の初期化が完了したとき、当該演算モジュールおよび当該機能モジュールの動作を許可する許可信号線をさらに備えることを特徴とする請求項2に記載の情報処理装置である。請求項9に記載の発明は、予め定められた機能を実行する実行手段と、初期化信号を受信すると前記実行手段の動作を停止する停止手段と、前記初期化信号が解除されると前記実行手段を初期化する初期化手段とを備える機能モジュールである。請求項10に記載の発明は、前記実行手段を初期化するためのデータを保持する記憶手段をさらに備えることを特徴とする請求項9に記載の機能モジュールである。請求項11に記載の発明は、前記記憶手段が、MRAM、FeRAM、PRAM、ReRAM等の読み書き可能な不揮発性メモリであることを特徴とする請求項10に記載の機能モジュールである。請求項1の発明によれば、本構成を備えない場合に比べ、画像形成装置の立ち上げにかかる所要時間を短くできる。請求項2の発明によれば、初期化手段を備えない場合に比べ、情報処理装置が動作可能になるまでの所要時間を短くできる。請求項3、4の発明によれば、本構成を備えない場合に比べ、情報処理装置が動作可能になるまでの所要時間をさらに短くできる。請求項5の発明によれば、本構成を備えない場合に比べ、情報処理装置の立ち上げにおける待ち時間を抑制できる。請求項6の発明によれば、本構成を備えない場合に比べ、不安定な動作を抑制できる。請求項7の発明によれば、本構成を備えない場合に比べ、動作を再開させる状態が選択できる。請求項8の発明によれば、本構成を備えない場合に比べ、CPUと機能モジュールとを並行して初期化できる。請求項9の発明によれば、本構成を備えない場合に比べ、機能モジュールが安定な状態で初期化できる。請求項10、11の発明によれば、本構成を備えない場合に比べ、機能モジュールの初期化の所要時間を短くできる。以下、添付図面を参照して、本発明の実施の形態について詳細に説明する。[第1の実施の形態]情報処理装置1図1は、第1の実施の形態が適用される情報処理装置1の全体構成の一例を示した図である。情報処理装置1は、論理演算および算術演算を行うALUAlithmeticLogicalUnit:論理算術演算ユニットなどを備えた演算モジュールの一例としての中央演算処理装置以下ではCPUと表記する。10、CPU10の演算結果に基づいて、予め定められた機能を実行する機能モジュール20、読み書き可能なメインメモリ30、データ、アドレス、命令コマンドなどを転送するバス40、機能モジュール20を初期化する指示である初期化信号/RSTを送信する初期化信号送信手段の一例としての初期化信号送信ユニット50を備えている。そして、初期化信号送信ユニット50は、初期化信号51/RSTを送信する初期化信号送信端子51/RSTを備えている。また、機能モジュール20は、初期化信号51/RSTを受信する初期化信号受信端子26/RSTおよびビジー信号27/BUSYを発信するビジー信号送信端子27/BUSYを備えている。さらに、CPU10は、初期化信号11/RSTを受信する初期化信号受信端子11/RSTを備えている。なお、/RSTなどの/は、そのあとに続く記号アルファベットなどの上にあるものアッパーバーとし、記号アルファベットなどで示される信号が負論理であることを示す。また、端子例えば、初期化信号送信端子51/RSTとその端子に送受信される信号例えば、初期化信号51/RSTとを区別しないで同じ番号で表記する。機能モジュール20の例については、情報処理装置1を制御部とする装置の一例としての画像形成装置100後述する図7において説明する。次に、情報処理装置1における接続関係を説明する。CPU10、機能モジュール20、メインメモリ30は、データ、アドレス、命令などを双方向に送受信可能なように、バス40に接続されている。すなわち、CPU10、機能モジュール20、メインメモリ30は、バス40に並列に接続され、バス40を介してデータ、アドレス、命令などを相互に送受信可能になっている。初期化信号送信ユニット50の初期化信号送信端子51/RSTは、機能モジュール20の初期化信号受信端子26/RSTに初期化信号線41を介して接続されている。つまり、初期化信号送信ユニット50が初期化信号送信端子51/RSTから送信した初期化信号51/RSTは、機能モジュール20の初期化信号受信端子26/RSTによって受信される。機能モジュール20のビジー信号送信端子27/BUSYとCPU10の初期化信号受信端子11/RSTとは、通報信号線の一例としてのビジー信号線42で接続されている。つまり、機能モジュール20がビジー信号送信端子27/BUSYから送信したビジー信号/BUSYは、CPU10の初期化信号受信端子11/RSTに初期化信号11/RSTとして受信される。また、ビジー信号線42は、電流制限抵抗Rを介して、電源電位Vddに接続されている。なお、図1では、上記の信号の流れを矢印で示している。機能モジュール20次に、機能モジュール20の構成を説明する。図2は、機能モジュール20の構成の一例を示した図である。機能モジュール20は、予め定められた機能を実行する実行手段の一例としての実行部21、実行部21を初期状態に設定する初期化手段の一例としての初期化部22、実行部21を初期状態に設定するためのデータを保持する記憶手段の一例としての不揮発性メモリ23を備えている。さらに、機能モジュール20は、オープンドレインバッファ24とインバータ25とを備えている。なお、実行部21は実行を停止する停止手段の一例でもある。実行部21、初期化部22は、シーケンサ、カウンタ、レジスタなどを含む論理回路から構成されている。実行部21は、初期化信号受信端子211/RSTおよびイネーブル信号受信端子212/ENを備えている。初期化部22は、初期化信号受信端子221/RSTおよびビジー信号送信端子222/BUSYを備えている。不揮発性メモリ23は、1/0で表されたデータを記憶する機能を有している。そして、不揮発性とは、電力が供給されている間はもとより電力の供給がない場合であっても、データを保持することをいう。なお、機能モジュール20の実行部21、初期化部22はレジスタなどを有し、電力が供給されているときはデータを保持するが、電力が供給されていないときはデータが失われる揮発性である。CPU10およびメインメモリ30も揮発性であるとする。そして、オープンドレインバッファ24は、入力信号が0ここでは、後述するLに対応する。の時には0Lを出力し、入力信号が1ここでは、後述するHに対応する。の時にはハイインピーダンス高抵抗状態Hi-Zと表記する。になる。一方、インバータ25は、入力信号と極性が反転した信号を出力する。機能モジュール20実行部21、初期化部22、不揮発性メモリ23、オープンドレインバッファ24、インバータ25は、シリコン等で構成された1つの半導体チップ例えば、ASIC特定用途向け集積回路、ApplicationSpecificIntegratedCircuitとして構成されてもよい。また、実行部21、初期化部22、不揮発性メモリ23、オープンドレインバッファ24、インバータ25を組み合わせて構成した複数の半導体チップであってもよい。また、実行部21、初期化部22または不揮発性メモリ23が、分割されて構成されてもよい。機能モジュール20における接続関係を説明する。機能モジュール20の実行部21と初期化部22とは、データ、アドレス、命令などを双方向に転送可能に接続されている。同様に、初期化部22と不揮発性メモリ23とは、データ、アドレス、命令などを双方向に転送可能に接続されている。そして、機能モジュール20の初期化信号受信端子26/RSTは、実行部21の初期化信号受信端子211/RSTと初期化部22の初期化信号受信端子221/RSTとに並列に接続されている。つまり、初期化信号送信ユニット50から送信された初期化信号51/RSTは、実行部21と初期化部22に並列に送信される。一方、初期化部22のビジー信号送信端子222/BUSYは、オープンドレインバッファ24を介して、機能モジュール20のビジー信号送信端子27/BUSYに接続されている。すなわち、ビジー信号222/BUSYが0Lのときは、ビジー信号27/BUSYも0Lになる。しかし、ビジー信号222/BUSYが1Hのときは、オープンドレインバッファ24の出力端子はHi-Zになるので、ビジー信号27/BUSYはビジー信号線42の状態により設定される。また、オープンドレインバッファ24の出力端子は、インバータ25を介して実行部21に設けられたイネーブル信号受信端子212/ENに接続されている。つまり、初期化部22から発信されたビジー信号222/BUSYが0Lのときは、イネーブル信号212/ENは1Hになり、初期化部22から発信されたビジー信号222/BUSYが1Hのときは、イネーブル信号212/ENはビジー信号線42の状態により設定される。なお、機能モジュール20では、実行部21がバス40と接続されている。情報処理装置1の機能モジュール20は、実行部21を初期状態に設定する初期化部22を備えている。すなわち、機能モジュール20は、CPU10による制御によらず、初期状態に設定できる機能を有している。ここで、初期状態とは、実行部21が初めて動作可能になったときの状態リセット後の状態であってもよく、実行部21の実行が中断されたとき、動作を再開したい状態であってもよい。実行が中断されたときの例としては、情報処理装置1がオフになる直前の実行部21の状態が上げられる。そして、機能モジュール20は、初期化信号送信ユニット50からの初期化信号51/RSTを受信する後述するようにネゲートからアサートになると、実行部21は動作状態から停止状態に移行し、初期化部22は実行部21を初期状態に設定するための処理を開始可能な状態に移行する。そして、初期化信号51/RSTが解除されるアサートからネゲートに移行すると、初期化部22は実行部21を初期状態に設定するための処理初期化を実行するようになっている。すなわち、初期化信号51/RSTがアサートであるとき、機能モジュール20の実行部21は動作を停止している。これは、電源が投入されて規定の電圧に上昇し切らない間に機能モジュール20が動作を開始することを抑制するためである。また、電源投入後に安定な動作状態になるまで暫く待たなければならない部品例えば、水晶発振器がある場合には、安定な動作状態になるまで待つためである。これにより、機能モジュール20の不安定な動作が抑制される。CPU10でも同様である。また、初期化信号51/RSTがアサートからネゲートになったときに行われる初期化は、機能モジュール20の実行部21を動作可能な状態にすることをいい、例えば、フリップフロップを予め定められた状態にセットプリセットすること、レジスタに予め定められたデータをセットするなどの処理が含まれる。また、位相同期回路PLL、PhaseLockedLoopが含まれる場合には、PLLは電源の投入時に停止状態にあるので、停止状態を解除し、発振が安定PLLロックしたらクロックドライバの出力をイネーブルにする。このように、初期化には、手順を踏んで動作可能な状態にする処理も含まれる。なお、初期化信号/RSTがアサートであるとは、信号の極性によらず初期化信号/RSTが有効な状態アクティブにあることをいう。一方、初期化信号/RSTが無効な状態インアクティブにあることをネゲート無効という。他の信号においても同様で、信号の極性を問わないで、信号が有効であるときがアサート、信号が無効であるときがネゲートである。ここでは、一例として電圧レベルが高い状態Hをネゲートとし、低い状態Lをアサートとする負論理で示す。また、0がアサートに対応し、1がネゲートに対応する。そして、電源電位VddはHに対応する。次に、ビジー信号/BUSYおよびイネーブル信号/ENについて説明する。ビジー信号/BUSYがアサートであるとは、ビジー信号/BUSYを送信する回路初期化部22などが他の回路実行部21などに、新たな動作の準備が整っていないことを示す。例えば、初期化部22からのビジー信号222/BUSYがアサートであると、初期化部22が実行部21への初期化を実行中で、初期化が完了していないことを示す。そして、ビジー信号222/BUSYがネゲートになると、初期化部22は実行部21の初期化を完了し、実行部21への新たな実行指示が受付可能な状態にあることを示す。さらに、イネーブル信号/ENがアサートであるとは、イネーブル信号/ENを受信した回路が動作することを許可され、動作状態イネーブルになることを示す。例えば、実行部21が受信するイネーブル信号212/ENがアサートであると、実行部21は動作状態イネーブルにある。そして、イネーブル信号212/ENがネゲートであると、実行部21は停止状態ディセーブルになる。初期化部22がシーケンサなどのハードウエアで構成され、機能モジュール20の実行部21を初期状態に設定する初期化をハードウエア制御で行うと、初期化に要する時間が短くなる所要時間が短い。しかし、機能モジュール20の初期化をソフトウエアによる制御ソフトウエア制御で行ってもよい。機能モジュール20の動作次に、機能モジュール20の動作を説明する。図3は、機能モジュール20の動作を説明するフローチャートである。ここでは、初期化信号送信ユニット50からの初期化信号51/RSTがアサートになってからの機能モジュール20の動作を説明する。すなわち、Resetからの動作を説明する。以下、図1、2を参照しつつ、図3のフローチャートを説明する。初期化信号51/RSTがアサートになると、図1に示すように、機能モジュール20の初期化信号26/RSTがアサートになる。そして、図2に示すように、機能モジュール20の実行部21の初期化信号211/RSTおよび初期化部22の初期化信号221/RSTがアサートになる。すると、実行部21は動作状態から停止状態に移行し、初期化部22は実行部21を初期状態に設定するための処理を開始可能な状態に移行するステップ101。このとき、初期化部22のビジー信号222/BUSYがアサートになると、前述したように、イネーブル信号212/ENがネゲートになる。そして、初期化信号51/RSTが解除されるアサートからネゲートに移行するのを待つステップ102。なお、初期化信号51/RSTがアサートである期間は予め定められている。すなわち、前述したように、電源が投入されて規定の電圧に上昇しきらない間に機能モジュール20が動作を開始することを抑制したり、水晶発振器などが電源投入後に安定な動作状態になるまで待ったりするためである。次に、初期化信号51/RSTが解除されるアサートからネゲートに移行すると、初期化部22は実行部21を初期状態に設定するための処理初期化を実行するステップ103。そして、実行部21の初期化が終了するのを待つステップ104。実行部21の初期化が終了すると、初期化部22が動作を停止し、ビジー信号222/BUSYがアサートからネゲートに移行する。すると、オープンドレインバッファ24の出力端子がHi-Zになる。このとき、図1で示したように、ビジー信号線42は、電流制限抵抗Rを介して、電源電位Vddに接続されているので、ビジー信号27/BUSYはアサートからネゲートに移行する。よって、イネーブル信号212/ENはネゲートからアサートに移行するステップ105。初期化信号送信ユニット50からの初期化信号51/RSTがネゲートである間は、実行部21は実行を継続する。しかし、初期化信号51/RSTがネゲートからアサートになると、ステップ101に戻るステップ106。図4は、第1の実施の形態における情報処理装置1の動作を説明するタイミングチャートである。図4では、初期化信号51/RST、ビジー信号線42図4の説明では/BUSYを付記する。、機能モジュール20のイネーブル信号212/ENの出力レベル、機能モジュール20の実行部21およびCPU10の状態を示している。なお、初期化信号51/RST、ビジー信号線42/BUSY、イネーブル信号212/ENについては、アサートの状態をアサートと表記した。表記していない部分はネゲートである。また、時刻t1から時刻t4へと時間が経過するとする。なお、時刻t3は後述する図6、13、15との整合を図るために設けている。以下、図1、2、3を参照しつつ、図4のタイミングチャートを説明する。時刻t1において、初期化信号送信ユニット50からの初期化信号51/RSTがネゲートからアサートになるHからLになるとする。初めに、時刻t1の直前の状態を説明する。時刻t1の直前では、CPU10および機能モジュール20の実行部21は動作状態にあるとする。この状態を説明する。時刻t1の直前では、初期化信号51/RSTはネゲートHである。前述したように、初期化部22のビジー信号222/BUSYはネゲートHであるので、機能モジュール20のオープンドレインバッファ24の出力端子はHi-Zとなる。よって、機能モジュール20のビジー信号27/BUSYはHi-Zである。しかし、ビジー信号線42/BUSYは、電流制限抵抗Rを介して、電源電位Vddに接続されている。これにより、イネーブル信号212/ENはアサートLになる。すなわち、機能モジュール20の実行部21は動作状態にある。また、ビジー信号線42/BUSYはHであるので、CPU10の初期化信号11/RSTもネゲートである。よって、CPU10も動作状態である。時刻t1において、初期化信号51/RSTがネゲートからアサートHからLに移行すると、初期化部22のビジー信号222/BUSYがアサートになるHからLになる図3のステップ101。すると、オープンドレインバッファ24の出力端子がLになって、機能モジュール20のビジー信号27/BUSYがHi-ZからLに移行する。すると、ビジー信号線42/BUSYがHからLに移行する。これにより、イネーブル信号212/ENがアサートからネゲートに移行するLからHになる。よって、機能モジュール20の実行部21は停止状態になる。ビジー信号線42/BUSYはCPU10の初期化信号受信端子11/RSTに接続されている。ビジー信号線42/BUSYがHからLに移行すると、CPU10の初期化信号11/RSTがネゲートからアサートに移行し、CPU10が動作状態から停止状態に移行する。次に、時刻t2において初期化信号51/RSTがネゲートLからHになると、初期化部22による実行部21の初期化が開始されるステップ103。そして、時刻t4で初期化部22による実行部21の初期化が完了すると、初期化部22の送信するビジー信号27/BUSYがLからHi-Zに移行する。これにより、ビジー信号線42/BUSYがLからHに移行し、イネーブル信号212/ENがネゲートからアサートHからLに移行するステップ105。そして、実行部21が停止状態から動作状態に移行する。さらに、ビジー信号線42がLからHに移行することで、CPU10の初期化信号11/RSTもアサートからネゲートになる。これにより、CPU10の実行が許可され、動作状態になる。すなわち、情報処理装置1が動作可能な状態になる。ここで、不揮発性メモリ23について説明する。不揮発性メモリ23は、実行部21が初めて動作可能になったときの状態リセット後の状態に設定するデータを保持してもよく、実行部21の実行が中断されたときの状態であって、その状態から動作を再開したい状態のデータを保持してもよい。例えば、不揮発性メモリ23は、情報処理装置1のオフになる直前における実行部21の状態のデータレジスタおよびカウンタなどのデータ、シーケンサ、フリップフロップなどの状態に関するデータを保持する。初期化部22が、実行部21が初めて動作可能になったときの状態リセット後の状態に設定するデータを読み出して、実行部21を初期化する場合には、機能モジュール20実行部21は初めて動作可能になったときの状態リセット後の状態で動作可能になる。一方、初期化部22が、情報処理装置1のオフになる直前における実行部21の状態のデータを読み出して、実行部21を初期化する場合には、機能モジュール20実行部21は情報処理装置1がオフになる直前の状態実行が中断したときの状態から動作が可能になる実行を再開する。なお、機能モジュール20を初期化状態に設定するデータの場合には、データは読み出せればよく、不揮発性メモリ23はROMリードオンリーメモリで構成されていてもよい。一方、機能モジュール20をオフになる直前の状態から再開させるには、不揮発性メモリ23は、オフになる直前の実行部21の状態を示すデータを保持退避し、オフになっても保持し続けていることが必要となる。よって、不揮発性メモリ23は、読み書き可能な不揮発性のメモリであることが必要となる。ここで、不揮発性とは、電力の供給がある場合に加え、電力の供給がなくなった場合においても、情報1/0を保持する保持し続ける記憶機能をいう。そして、オフになる直前の実行部21の状態を示すデータの書き込み退避は、オフになる直前に行ってもよく、実行部21の状態が変化するタイミング毎に行ってもよい。実行部21の状態が変化するタイミング毎に行う場合には、オフにする直前に書き込みを行わないで、情報処理装置1をオフにしてよい。しかし、実行部21の状態が変化するタイミング毎に行う場合には、読み書き可能な不揮発性メモリ23は、高速に読み書きできる不揮発性記憶素子を用いることが好ましい。これにより、書き込み時間による機能モジュール20や情報処理装置1の処理速度の低下が抑制される。高速に読み書きできる不揮発性記憶素子としては、磁気メモリmagnetoresistiveRAM:MRAMと表示する。、強誘電体メモリferroelectricRAM:FeRAMと表記する。、相変化メモリphasechangeRAM:PRAMと表記する。、抵抗メモリresistanceRAM:ReRAMと表記する。等がある。MRAMは、2枚の磁性積層膜をトンネル磁気抵抗膜で挟み、重ねた磁性積層膜の磁化のなす相対角度によりトンネル磁気抵抗膜の抵抗が変化する磁気抵抗magnetoresistive:MR効果を用いて情報1/0を保持する。FeRAMは、PZTPbZr、TiO3などの強誘電体の分極を用いて情報1/0を保持する。PRAMは、カルコゲナイドの相変化にともなう抵抗変化により情報1/0を保持する。ReRAMは、電圧の印加による電気抵抗の大きな変化CERcolossalelectro-resistance効果を利用し、抵抗変化により情報1/0を保持する。これらの不揮発性記憶素子MRAM、FeRAM、PRAM、ReRAMは、DRAM、SRAMと同様に半導体基板上にセルをマトリクス状に高密度に配置でき、一体形成された駆動回路により高速な読み書きができる。さらに、書き換え回数の制限が原理的にない、または書き換え可能な回数が極めて大きい以下では、書き換え回数の制限が小さいと表記する。このため、これらの不揮発性記憶素子MRAM、FeRAM、PRAM、ReRAM等は、不揮発性メモリ23に適用しやすい。なお、不揮発性記憶素子には、MOSトランジスタのゲート電極フローティングゲートに蓄積した電荷の有無により情報1/0を保持するフラッシュメモリ、EEPROMElectricallyErasableProgrammableROMなどもある。フラッシュメモリおよびEEPROMは、電気的に状態1/0の読み書きができるが、前述の不揮発性記憶素子MRAM、FeRAM、PRAM、ReRAM等に比べ、読み書きの速度、特に書き込みの速度が遅い。そして、フラッシュメモリ、EEPROMは、書き換え回数に制限がある。これらのフラッシュメモリおよびEEPROMを、不揮発性メモリ23に適用してもよい。また、不揮発性メモリ23の代わりに、DRAM、SRAMなどの揮発性メモリを使用してもよい。揮発性メモリを使用する場合には、初期化の前に初期化に必要なデータを情報処理装置1のメインメモリ30から読み出して、書き込めばよい。以上説明したように、第1の実施の形態の情報処理装置1では、初期化信号送信ユニット50から送信された初期化信号51/RSTがアサートになると、機能モジュール20が動作を停止動作状態から停止状態へ移行し、それに伴いCPU10も動作を停止動作状態から停止状態へ移行する。そして、機能モジュール20が、初期状態に初期化されると、CPU10が動作状態になる。これにより、CPU10、機能モジュール20を含む情報処理装置1が立ち上がる停止状態から動作状態になる。そして、機能モジュール20のビジー信号27/BUSYをCPU10の初期化信号11/RSTとしているので、機能モジュール20の初期化が終わり、ビジー信号27/BUSYがネゲートになると、CPU10が動作状態になる。これにより、機能モジュール20の初期化の終了とCPU10の動作開始との間に不要な待ち時間オーバヘッドが発生することが抑制される。すなわち、情報処理装置1は、初期化信号51/RSTがアサートになってから動作可能になるまでの立ち上げに要する時間が短い。また、機能モジュール20は初期化部22を備えているので、機能モジュール20の初期化にCPU10の制御を必要としない。そして、機能モジュール20の初期化部22による実行部21の初期化をハードウエア制御で行うと、ソフトウエアを用いたソフトウエア制御で行う場合に比べ、機能モジュール20の初期化に要する所要時間をさらに短くすることができる。なお、初期化信号送信ユニット50からの初期化信号51/RSTの送信は、情報処理装置1がオンになった電源が投入されたときに、送信されるようにするのが好ましい。このとき、初期状態への設定またはオフになる直前の状態からの再開のいずれかを選択できるようにしてもよい。また、ボタン等が押されることで、初期化信号送信ユニット50から初期化信号51/RSTが送信されてもよい。このときも、初期状態への設定またはボタン等が押される直前の状態からの再開のいずれかを選択できるようにしてもよい。[第2の実施の形態]第1の実施の形態の情報処理装置1は、機能モジュール20を1つ備えていた。第2の実施の形態の情報処理装置1は、複数の機能モジュール20-1~20-nnは整数を備えている。情報処理装置1図5は、第2の実施の形態が適用される情報処理装置1の全体構成の一例を示した図である。情報処理装置1は、CPU10、機能モジュール20-1~20-n、メインメモリ30、バス40、初期化信号送信ユニット50を備えている。なお、機能モジュール20-1~20-nをそれぞれ区別しないときは、機能モジュール20と表記する。機能モジュール20-1~20-nは、バス40にデータ、アドレス、命令などを双方向に送受信可能に並列に接続されている。また、初期化信号送信ユニット50の初期化信号送信端子51/RSTは、初期化信号線41を介して、機能モジュール20-1~20-nのそれぞれの初期化信号受信端子26/RSTに並列に接続されている。そして、機能モジュール20-1~20-nのそれぞれのビジー信号送信端子27/BUSYは、ビジー信号線42に並列に接続されている。そして、ビジー信号線42の一端は、CPU10の初期化信号受信端子11/RSTに接続されている。また、ビジー信号線42の他端は、電流制限抵抗Rを介して、電源電位Vddに接続されている。第2の実施の形態の機能モジュール20-1~20-nは、図2に示した第1の実施の形態の機能モジュール20と同様の構成を有し、図3のフローチャートで示したのと同様に動作する。よって、機能モジュール20-1~20-nについての説明を省略する。次に、第2の実施の形態が適用される情報処理装置1の動作を説明する。図6は、第2の実施の形態が適用される情報処理装置1の動作を説明するタイミングチャートである。ここでは、第1の実施の形態の図4と同様に、時刻t1において初期化信号送信ユニット50が初期化信号51/RSTをネゲートからアサートにする場合について説明する。図6では、初期化信号51/RST、ビジー信号線42図6の説明では/BUSYを付記する。の出力レベル、機能モジュール20-1~20-nのそれぞれの実行部21の状態およびビジー信号27/BUSYの出力レベル、CPU10の状態を示している。なお、時刻t1から時刻t4へと時間が経過するとする。この時刻t1~時刻t4は図4と同じである。時刻t1の直前の状態は、第1の実施の形態と同様に、CPU10および機能モジュール20-1~20-nの実行部21は動作状態にある。一方、機能モジュール20-1~20-nのそれぞれの初期化部22は停止状態にある。初期化信号送信ユニット50から機能モジュール20-1~20-nのそれぞれの初期化信号受信端子26/RSTに送信される初期化信号51/RSTはネゲートHである。このとき、機能モジュール20-1~20-nの初期化部22のビジー信号222/BUSYはHである。よって、オープンドレインバッファ24の出力端子はHi-Zである。これにより、機能モジュール20-1~20-nのそれぞれのビジー信号27/BUSYはともにHi-Zである。しかし、ビジー信号線42/BUSYは、電流制限抵抗Rを介して電源電位Vddに接続されているので、ネゲートであり、機能モジュール20-1~20-nのそれぞれのイネーブル信号212/ENはアサートである。そして、ビジー信号線42/BUSYの一端が接続されたCPU10の初期化信号11/RSTもHネゲートになっている。また、機能モジュール20の実行部21のイネーブル信号212/ENはLアサートになっている。すなわち、時刻t1の直前においては、CPU10、および機能モジュール20-1~20-nのそれぞれの実行部21は動作状態にある。そして、機能モジュール20-1~20-nの初期化部22は停止状態にある。さて、時刻t1で、初期化信号送信ユニット50からの初期化信号51/RSTがネゲートからアサートになるHからLになると、機能モジュール20-1~20-nの実行部21が動作状態から停止状態に移行する。そして、機能モジュール20-1~20-nのそれぞれのビジー信号27/BUSYがHi-ZからLに移行する。これにより、ビジー信号線42/BUSYがHからLに移行する。そして、CPU10の初期化信号11/RSTがHからLに移行して、ネゲートからアサートになり、CPU10が動作状態から停止状態に移行する。次に、時刻t2において初期化信号51/RSTがアサートからネゲートLからHになると、それぞれの機能モジュール20-1~20-nにおいて初期化部22による実行部21の初期化が並行して開始される。そして、時刻t3で、最も初期化の所要時間が短い機能モジュール20-1の初期化が完了する。すると、図2において説明したように、機能モジュール20-1の初期化部22のビジー信号222/BUSYがネゲートHになる。これにより、機能モジュール20-1のオープンドレインバッファ24の出力端子がLからHi-Zになって、ビジー信号27/BUSYはHi-Zになる。しかし、他の機能モジュール20-2~20-nは初期化が完了していないため、機能モジュール20-2~20-nのビジー信号27/BUSYはLである。このため、ビジー信号線42/BUSYがLに維持され、機能モジュール20-1のビジー信号27/BUSYはHになることができずLを維持する。すると、機能モジュール20-1のイネーブル信号212/ENもHでネゲートを維持する。つまり、機能モジュール20-1の実行部21は、時刻t3で初期化が完了するが、時刻t3から後述する時刻t4までの間は停止状態にある。ビジー信号線42/BUSYは、機能モジュール20-1~20-nのうち1つでも初期化状態であるとLに設定されるようになっている。すなわち、機能モジュール20-1~20-nが1つでも初期化状態にあると、Lを出力するビジー信号送信端子27/BUSYがビジー信号線42をLに引き込むようになっている。時刻t3において、他の機能モジュール20-2~20-nは、初期化を継続している。そして、CPU10は停止状態を継続する。そして、時刻t4で、最も初期化の所要時間が長い機能モジュール20-2の初期化が完了する。すると、機能モジュール20-2の機能モジュール20-2のビジー信号27/BUSYがHi-Zになる。これまで、機能モジュール20-2のビジー信号27/BUSYがLであることで、ビジー信号線42/BUSYをLに引き込んでいた。しかし、機能モジュール20-2の初期化の完了とともにLに引き込まなくなり、ビジー信号線42/BUSYがLからHに移行する。これにより、すべての機能モジュール20-1~20-nのビジー信号27/RSTがHi-Zに移行し、ビジー信号線42/BUSYがLからHに移行する。そして、すべての機能モジュール20-1~20-nのイネーブル信号212/ENがネゲートからアサートに移行して、すべての機能モジュール20-1~20-nが動作状態になる。また、時刻t4において、ビジー信号線42/BUSYがLからHに移行すると、CPU10の初期化信号11/RSTがLからHに移行し、アサートからネゲートになる。そして、CPU10が停止状態から動作状態に移行する。これにより、情報処理装置1が動作可能な状態になる。以上説明したように、複数の機能モジュール20-1~20-nを備える第2の実施の形態の情報処理装置1では、初期化信号送信ユニット50からの初期化信号51/RSTがアサートになる図6の時刻t1と、CPU10および機能モジュール20-1~20-nが並行して停止状態になり、初期化信号51/RSTがネゲートになる時刻t2と、機能モジュール20-1~20-nの初期化が並行して開始される。そして、すべての機能モジュール20-1~20-nの初期化が完了するタイミング時刻t4で、CPU10および機能モジュール20-1~20-nが停止状態から動作状態に移行する。機能モジュール20-1~20-nは、それぞれが実行部21、初期化部22、不揮発性メモリ23を備えているので、初期化信号受信端子26の初期化信号51/RSTがネゲートからアサートになると、動作状態から停止状態に移行し、初期化信号51/RSTがアサートからネゲートになるとそれぞれが個別に初期化を実行する。すなわち、機能モジュール20-1~20-nの初期化は、CPU10の制御を必要とせず、並行して行われる。一方、機能モジュール20-1~20-nのそれぞれが初期化部22と実行部21を初期化するデータを保持する不揮発性メモリ23とを備えない場合には、機能モジュール20-1~20-nのそれぞれの初期化は、ソフトウエア処理によりCPU10がシーケンシャル順に行うことになる。すなわち、第2の実施の形態の情報処理装置1は、機能モジュール20-1~20-nが初期化部22および不揮発性メモリ23を備えず、初期化をソフトウエア処理により順に行う情報処理装置1に比べ、初期化を短い時間で行うことができる。そして、第2の実施の形態の情報処理装置1では、ビジー信号線42/BUSYがネゲートになることにより、最も初期化の所要時間が長い機能モジュール20-x1≦x≦nの整数の初期化の完了とともに、CPU10が動作状態になる。このことにより、機能モジュール20-1~20-nの初期化終了とCPU10の動作開始との間に不要な待ち時間オーバヘッドが生じることを抑制している。一方、機能モジュール20-1~20-nのそれぞれの初期化の終了をCPU10から問い合わせポーリングする場合には、機能モジュール20-xの初期化が終了してから、CPU10がポーリングを実行するまでの時間が不要な待ち時間オーバヘッドとなってしまう。すなわち、第2の実施の形態の情報処理装置1では、機能モジュール20-1~20-nは並行して初期化が行われるとともに、機能モジュール20-1~20-nの初期化の終了とともにCPU10が動作状態になる。よって、初期化信号51/RSTがアサートになってから動作可能になるまでの立ち上がり時間が短い。なお、初期化信号51/RSTおよび不揮発性メモリ23の保持するデータについては、第1の実施の形態で説明したのと同様であるので説明を省略する。画像形成装置100次に、第2の実施の形態の情報処理装置1を画像形成装置100の制御部として構成する場合を説明する。図7は、画像形成装置100の構成の一例を示す図である。画像形成装置100は、制御部としての情報処理装置1と、ボタンなどユーザが指示を与えるためのUIユーザインターフェイス部120、プリンタなどの画像形成部130、スキャナなどの画像読取部140、通信回線200後述する図8参照とデータなどの送受信を行う送受信部150を備えている。そして、制御部としての情報処理装置1は、4つの機能モジュール20-1~20-4を備えている。機能モジュール20-1はUI部120を制御する機能を有するUI制御モジュール、機能モジュール20-2は画像形成部130を制御する機能を有する画像形成制御モジュール、機能モジュール20-3は画像読取部140を制御する機能を有する画像読取制御モジュール、機能モジュール20-4は送受信部150を制御する機能を有する送受信制御モジュールである。画像形成装置100の説明においては、機能モジュール20-1~20-4を、それぞれUI制御モジュール20-1、画像形成制御モジュール20-2、画像読取制御モジュール20-3、送受信制御モジュール20-4と読み替える。UI部120はUI制御モジュール20-1に、画像形成部130は画像形成制御モジュール20-2に、画像読取部140は画像読取制御モジュール20-3に、送受信部150は送受信制御モジュール20-4に、それぞれデータ、命令などを送受信可能に接続されている。UI部120は、例えばボタンやタッチパネルなどで構成された入力機器であって、ユーザからの指示が入力される。そして、UI制御モジュール20-1は、UI部120に入力されたユーザの指示をCPU10に送信し、CPU10からの命令を受信し、UI部120がユーザの指示に対応した応答入力画面などの切り替えをするように制御する。画像形成部130は、LEDなどにより感光体ドラムに潜像を書き込み、潜像をトナーで現像して紙などの記録材に転写する方式のプリンタでもよく、インクジェットなどで記録材に像を形成する方式のプリンタであってもよい。そして、画像形成制御モジュール20-2は、メインメモリ30内の画像データを画像形成部130に送信したり、画像形成部130から動作状態に関するデータを受信してCPU10に送信したりする。画像読取部140は、画像が記録された記録材に対向させた受光素子アレイをスキャンさせる方式の画像読取機器であってもよく、CCDなどの撮像素子で画像を読み取る方式の撮像機器であってもよい。そして、画像読取制御モジュール20-3は、CPU10と画像読取部140との間にあって、CPU10から画像読取部140の読み取り条件などを設定するデータを受信して画像読取部140に送信したり、画像読取部140が読み取った画像データを受信してメインメモリ30に送信したりする。送受信部150は、通信回線200を介してコンピュータ300またはファクシミリ装置400から送信された画像などのデータを受信する後述する図8参照。送受信制御モジュール20-4は、送受信部150が受信したデータをCPU10やメインメモリ30に送信する。また、送受信部150は、通信回線200に接続されたコンピュータ300またはファクシミリ装置400に、画像読取部140が読み取った画像などのデータを、送受信制御モジュール20-4を介して送信する。図8は、画像形成装置100と通信回線200に接続された機器との関係を説明した図である。画像形成装置100は、送受信部150を介して、インターネット、電話網などの通信回線200に接続されている。そして、通信回線200には、コンピュータ300、ファクシミリ装置400、サーバ500などが接続されている。図7および図8を参照して、画像形成装置100の基本的な動作を説明する。画像形成装置100は、画像読取部140から読み取った画像を、画像形成部130により記録材に印刷する。また、画像形成装置100は、通信回線200を介して、画像形成装置100の外部に置かれたコンピュータ300、ファクシミリ装置400またはサーバ500から送信された画像などのデータを画像形成部130により記録材に印刷する。一方、画像形成装置100は、画像読取部140が読み取った画像などのデータを、送受信部150から通信回線200を介して画像形成装置100の外部に置かれたコンピュータ300および/またはファクシミリ装置400に送信する。このような画像形成装置100は、使用されないときは通電されていないことが好ましい。例えば、電源からの電力の供給が全くない完全停止状態または節電のために一部の機能を停止させた待機スリープ状態に設定される。そして、使用しようとするときに、これらの完全停止状態または待機状態から、速やかに動作可能動作状態になることが望ましい。また、使用している間に、不具合が認められたとき、速やかに初期リセット状態に設定されることが望ましい。このため、図7に示すように、第2の実施の形態における情報処理装置1を、画像形成装置100の制御部とすると、UI制御モジュール20-1、画像形成制御モジュール20-2、画像読取制御モジュール20-3、送受信制御モジュール20-4は、初期化信号51/RSTを並行して受信しアサートになり、初期化信号51/RSTが解除されるネゲートになると並行して実行部21の初期化を実行するので、順に初期化がされる場合に比べ、初期化信号51/RSTを受信してからアサートになってから短い時間で動作可能な状態になる。[第3の実施の形態]第1の実施の形態および第2の実施の形態の情報処理装置1では、機能モジュール2020-1~20-nが不揮発性メモリ23を備えていた。第3の実施の形態では、機能モジュール2020-1~20-nが不揮発性メモリ23を備えず、機能モジュール2020-1~20-nの外部に不揮発性メモリ63を備えている。情報処理装置1図9は、第3の実施の形態が適用される情報処理装置1の全体構成の一例を示した図である。第3の実施の形態の情報処理装置1では、CPU10、機能モジュール60-1~60-n、メインメモリ30、不揮発性メモリ63および初期化信号送信ユニット50を備えている。不揮発性メモリ63は、バス40にデータが送受信可能なように接続されている。不揮発性メモリ63を除いて、他の構成は、第1の実施の形態の情報処理装置1と同様であるので、説明を省略する。図10は、機能モジュール60-1~60-nの構成の一例を示した図である。機能モジュール60-1~60-nは、図2に示した第1の実施の形態の機能モジュール20から不揮発性メモリ23を除いた構成である。そして、実行部21および初期化部22がバス40にデータなどを入出力可能に接続されている。他の構成は、第1の実施の形態における機能モジュール20と同様であるので、詳細な説明を省略する。なお、機能モジュール60-1~60-nをそれぞれ区別しないときは、機能モジュール60と表記する。次に、図9および図10を参照して、機能モジュール60の動作を説明する。第3の実施の形態の機能モジュール60は、第1の実施の形態で説明した図3のフローチャートのステップ103の初期化部22による実行部21の初期化の手順が異なる。第1の実施の形態で説明した機能モジュール20では、初期化部22は機能モジュール20の不揮発性メモリ23から実行部21の初期化に用いるデータを読み出して、実行部21を初期化していた。これに対して、第3の実施の形態における機能モジュール60-1~60-nでは、バス40に接続された不揮発性メモリ63から、機能モジュール60-1~60-nのそれぞれの実行部21を初期化するデータを、バス40を介して読み出す。このため、機能モジュール60-1~60-nの初期化部22は、バス40に接続されている。なお、不揮発性メモリ63は、機能モジュール60-1~60-nのそれぞれに対応するデータを異なるアドレスの領域に保持し、アドレスによってデータを選択するようになっている。上記した事項を除くと、第3の実施の形態における情報処理装置1は、第2の実施の形態で説明したのと同様であるので、説明を省略する。なお、図9では、情報処理装置1はn個の機能モジュール60-1~60-nを備えるとしたが、第1の実施の形態の情報処理装置1と同様に1個の機能モジュール60を備えてもよい。そして、すべての機能モジュール60-1~60-nの実行部21を初期化するデータを不揮発性メモリ63に保持するとしたが、一部の機能モジュール60であってもよい。また、機能モジュール60を複数の組に分け、それぞれの組に対応した複数の不揮発性メモリ63を備えてもよい。そして、不揮発性メモリ23を備えた機能モジュール20図2参照と不揮発性メモリ23を備えない機能モジュール60とを混在させてもよい。さらに、図9のメインメモリ30に破線で示すように、メインメモリ30が不揮発性メインメモリ31と揮発性メインメモリ32とで構成され、不揮発性メインメモリ31のすべてまたは一部を、機能モジュール60-1~60-nの実行部21を初期化するデータを保持する不揮発性メモリ63としてもよい。ここで、不揮発性メインメモリ31がオペレーションシステムOS、プログラム、テキスト、定数、変数などを保持し、揮発性メインメモリ32が作業領域ワークエリアとして一時的に使用するデータなどを保持すると、情報処理装置1をオフにしたのち再びオンになったとき、OS、プログラムなどを再度ロードする必要がない。よって、情報処理装置1は、短い時間で動作状態になる。なお、OSを必要としない場合もある。また、メインメモリ30が不揮発性メインメモリ31で構成され、揮発性メインメモリ32を備えないとしてもよい。なお、不揮発性メインメモリ31は、前述した高速な読み書きができ、書き換え回数の制限が小さい不揮発性記憶素子MRAM、FeRAM、PRAM、ReRAM等で構成されているのが好ましい。また、第3の実施の形態における情報処理装置1を制御部として、第2の実施の形態で説明した画像形成装置に用いてもよい。第3の実施の形態の情報処理装置1では機能モジュール60-1~60-nに不揮発性メモリ23を含まないことにより、機能モジュール60-1~60-nが製造しやすい。[第4の実施の形態]第1の実施の形態、第2の実施の形態、第3の実施の形態における情報処理装置1図1、図5、図9では、機能モジュール20または60のビジー信号/BUSYが、CPU10の初期化信号受信端子11/RSTに送信されていた。このため、図4、図6のタイミングチャートに示したように、すべての機能モジュール20の実行部21の設定が完了したのちに、CPU10が動作状態になる。ここで、CPU10も初期化が必要な場合には、機能モジュール20の実行部21の初期化が完了してから、CPU10の初期化を行うことになる。すなわち、機能モジュール20の実行部21の初期化とCPU10の初期化とがシーケンシャルで順に行われることになる。これに対して、第4の実施の形態の情報処理装置1では、CPU10の初期化と機能モジュール20の実行部21の初期化とを並行して行う。情報処理装置1図11は、第4の実施の形態が適用される情報処理装置1の全体構成の一例を示した図である。情報処理装置1は、CPU10、機能モジュール20、メインメモリ30、バス40、初期化信号送信ユニット50を備えている。CPU10は、初期化信号送信ユニット50からの初期化信号51/RSTを受信する初期化信号受信端子11/RSTと、ビジー信号を送信するビジー信号送信端子12/BUSYとを備えている。そして、初期化信号送信ユニット50の初期化信号送信端子51/RSTが、初期化信号線41を介して、CPU10の初期化信号受信端子11/RSTと、機能モジュール20の初期化信号受信端子26/RSTとに並列に接続されている。さらに、CPU10のビジー信号送信端子12/BUSYと、機能モジュール20のビジー信号送信端子27/BUSYとが、許可信号線の一例としてのビジー信号線42に接続されている。そして、ビジー信号線42は、電流制限抵抗Rを介して電源電位Vddに接続されている。図12は、第4の実施の形態におけるCPU10の構成を示した図である。CPU10は、命令処理部や読み出し/書き込み実行部や算術演算部などからなり、命令を実行する命令実行手段の一例としての命令実行部13、命令実行部13を初期状態に設定する他の初期化手段の一例としての初期化部14、命令実行部13を初期状態に設定するためのデータを保持する不揮発性メモリ15を備えている。さらに、CPU10は、オープンドレインバッファ16とインバータ17とを備えている。命令実行部13、初期化部14は、シーケンサ、カウンタ、レジスタなどを含む論理回路から構成されている。命令実行部13は、初期化信号受信端子131/RSTおよびイネーブル信号受信端子132/ENを備えている。初期化部14は、初期化信号受信端子141/RSTおよびビジー信号送信端子142/BUSYを備えている。不揮発性メモリ15、オープンドレインバッファ16、インバータ17は、図2の不揮発性メモリ23、オープンドレインバッファ24、インバータ25と同様であるので説明を省略する。CPU10における接続関係を説明する。CPU10の命令実行部13と初期化部14とは、データ、アドレス、命令などを双方向に転送可能に接続されている。同様に、初期化部14と不揮発性メモリ15とは、データ、アドレス、命令などを双方向に転送可能に接続されている。そして、CPU10の初期化信号受信端子11/RSTは、命令実行部13の初期化信号受信端子131/RSTと初期化部14の初期化信号受信端子141/RSTとに並列に接続されている。つまり、初期化信号送信ユニット50から送信された初期化信号51/RSTは、命令実行部13と初期化部14に並列に送信される。一方、初期化部14のビジー信号送信端子142/BUSYは、オープンドレインバッファ16を介して、CPU10のビジー信号送信端子12/BUSYに接続されている。また、オープンドレインバッファ16の出力端子は、インバータ17を介して命令実行部13に設けられたイネーブル信号受信端子132/ENに接続されている。つまり、初期化部14から発信されたビジー信号142/BUSYがアサートLのときは、オープンドレインバッファ16の出力端子がLであって、CPU10のビジー信号12/BUSYがアサートLになる。また、ビジー信号142/BUSYがネゲートHのときは、オープンドレインバッファ16の出力端子はHi-Zであって、CPU10のビジー信号12/BUSYはHi-Zになる。なお、CPU10では、命令実行部13がバス40と接続されている。以上説明したように、第4の実施の形態におけるCPU10の構成は、図2で説明した機能モジュール20と同様であって、機能モジュール20の実行部21を命令実行部13に、初期化部22を初期化部14に、不揮発性メモリ23を不揮発性メモリ15に、オープンドレインバッファ24をオープンドレインバッファ16に、インバータ25をインバータ17に置き換えたものである。他の符号についても同様である。よって、初期化信号送信ユニット50から送信される初期化信号51/RSTがアサートになってからのCPU10の初期化は、図3に示した機能モジュール20の初期化と同様である。よって、詳細な説明を省略する。一方、機能モジュール20は、第1の実施の形態において図2で示した構成と同様である。次に、第4の実施の形態における情報処理装置1の動作を説明する。図13は第4の実施の形態における情報処理装置1の動作を説明するタイミングチャートである。ここでは、第1の実施の形態の図4と同様に、時刻t1において初期化信号送信ユニット50が送信する初期化信号51/RSTがアサートになる場合について説明する。図13では、初期化信号51/RST、ビジー信号線42図13の説明では/BUSYを付記する。の出力レベル、機能モジュール20の実行部21の状態およびビジー信号27/BUSYの出力レベル、CPU10の命令実行部13の状態およびビジー信号12/BUSYの出力レベルを示している。なお、時刻t1から時刻t4へと時間が経過するとする。この時刻t1~時刻t4は図4と同じである。時刻t1の直前の状態は、CPU10の命令実行部13および機能モジュール20の実行部21は動作状態にある。すなわち、初期化信号送信ユニット50からCPU10の初期化信号受信端子11ならびに機能モジュール20の初期化信号受信端子26/RSTに送信される初期化信号51/RST、CPU10の送信するビジー信号12/BUSYならびに機能モジュール20の送信するビジー信号27/BUSYはともにHi-Zである。しかし、ビジー信号線42/BUSYは、電流制限抵抗Rを介して電源電位Vddに接続されているので、Hである。これにより、CPU10におけるイネーブル信号132/ENならびに機能モジュール20におけるイネーブル信号212/ENはアサートである。すなわち、時刻t1の直前においては、CPU10の命令実行部13および機能モジュール20の実行部21は動作状態にあって、機能モジュール20の初期化部22は停止状態にある。さて、時刻t1で、初期化信号送信ユニット50からの初期化信号51/RSTがネゲートからアサートHからLになると、CPU10の命令実行部13および機能モジュール20の実行部21が動作状態から停止状態に移行する。そして、CPU10のビジー信号12/BUSYおよび機能モジュール20のビジー信号27/BUSYがネゲートからアサートHi-ZからLになる。さらに、ビジー信号線42がHからLになる。次に、時刻t2において初期化信号51/RSTがアサートからネゲートLからHになると、CPU10における初期化部14による命令実行部13の初期化と機能モジュール20における初期化部22による実行部21の初期化とが並行して開始される。そして、時刻t3で、機能モジュール20の初期化が完了すると、図2において説明したように、機能モジュール20の初期化部22のビジー信号送信端子222/BUSYがネゲートHになる。これにより、機能モジュール20のビジー信号27/BUSYがHi-Zになる。しかし、CPU10の命令実行部13は初期化が完了していないため、ビジー信号12/BUSYはLに維持される。このため、ビジー信号線42がLに維持されたままとなる。すると、機能モジュール20のイネーブル信号212/ENもHでネゲートを維持する。つまり、機能モジュール20の実行部21は、時刻t3で初期化が完了するが、イネーブル信号212/ENがネゲートであるので、時刻t3から後述する時刻t4までの間は停止状態にある。そして、時刻t4において、CPU10の命令実行部13の初期化が完了すると、CPU10の初期化部14のビジー信号142/BUSYがLからHになる。そして、CPU10のビジー信号12/BUSYがLからHi-Zになる。すると、CPU10のビジー信号12/BUSYおよび機能モジュール20のビジー信号27/BUSYがともにHi-Zになって、ビジー信号線42/BUSYがHになる。これにより、CPU10の命令実行部13のイネーブル信号132/ENおよび機能モジュール20の実行部21のイネーブル信号212/ENがネゲートからアサートHからLになる。そして、CPU10の命令実行部13および機能モジュール20の実行部21が停止状態から動作状態に移行する。すなわち、情報処理装置1が動作可能な状態になる。ここでは、機能モジュール20の実行部21の初期化の所要時間が、CPU10の命令実行部13の初期化の所要時間より短いとしたが、逆の場合であっても同様である。すなわち、CPU10または機能モジュール20の一方が初期化中であると、ビジー信号線42は、Lに引き込まれた状態となって、初期化が終わっていても他方は停止状態となる。そして、CPU10および機能モジュール20の両方の初期化が完了したタイミングで、CPU10および機能モジュール20の両方が並行して停止状態から動作状態に移行する。第4の実施の形態の情報処理装置1では、CPU10の命令実行部13の初期化と機能モジュール20の実行部21の初期化とが並行して実施されるので、機能モジュール20の実行部21の初期化の完了後にCPU10の初期化が行われる場合に比べ、情報処理装置1の初期化信号51/RSTがネゲートになってから動作可能になるまでの所要時間が短くなる。また、CPU10の初期化と機能モジュール20の実行部21の初期化とのうち、所要時間が長い方の初期化が完了すると、ビジー信号線42/BUSYがLからHになって、CPU10および機能モジュール20の動作が開始する。よって、CPU10の初期化と機能モジュール20の実行部21の初期化の完了と、CPU10および機能モジュール20の動作の開始との間に、不要な待ち時間オーバヘッドが発生するのが抑制される。なお、第3の実施の形態と同様に、機能モジュール20が不揮発性メモリ23を備えない機能モジュール60であって、バス40にデータなどが入出力可能に接続された不揮発性メモリ63を備えていてもよい。また、メインメモリ30に不揮発性メインメモリ31を備えて、不揮発性メモリ63と兼ねていてもよい。[第5の実施の形態]第4の実施の形態の情報処理装置1は、機能モジュール20を1つ備えていた。第5の実施の形態の情報処理装置1では、第2の実施の形態と同様に、複数の機能モジュール20-1~20-nを備えている。情報処理装置1図14は、第5の実施の形態が適用される情報処理装置1の全体構成の一例を示した図である。情報処理装置1は、CPU10、機能モジュール20-1~20-n、メインメモリ30、バス40、初期化信号送信ユニット50を備えている。CPU10は、第4の実施の形態において図12に示した構成と同様である。機能モジュール20は、第1の実施の形態において図2に示した構成と同様である。そして、初期化信号送信ユニット50の初期化信号送信端子51/RSTが、初期化信号線41に接続されている。そして、CPU10の初期化信号受信端子11/RSTと、機能モジュール20-1~20-nの初期化信号受信端子26/RSTとが並列に初期化信号線41に接続されている。さらに、CPU10のビジー信号送信端子12/BUSYと、機能モジュール20-1~20-nのビジー信号送信端子27/BUSYとが、ビジー信号線42に接続されている。そして、ビジー信号線42は、電流制限抵抗Rを介して、電源電位Vddに接続されている。次に、第5の実施の形態における情報処理装置1の動作を説明する。図15は第5の実施の形態における情報処理装置1の動作を説明するタイミングチャートである。ここでは、第2の実施の形態の図6と同様に、時刻t1において初期化信号送信ユニット50が初期化信号51/RSTをネゲートからアサートにする場合について説明する。図15では、初期化信号51/RST、ビジー信号線42図15の説明では/BUSYを付記する。、機能モジュール20-1~20-nの実行部21の状態およびビジー信号27/BUSYの出力レベル、CPU10の命令実行部13の状態およびビジー信号12/BUSYの出力レベルを示している。なお、時刻t1から時刻t4へと時間が経過するとする。この時刻t1~時刻t4は図6と同じである。時刻t1の直前の状態は、第1の実施の形態と同様に、CPU10の命令実行部13および機能モジュール20-1~20-nのそれぞれの実行部21は動作状態にある。すなわち、初期化信号送信ユニット50からの初期化信号51/RSTはネゲートHであるので、CPU10の初期化信号11/RSTならびに機能モジュール20-1~20-nの初期化信号26/RSTはHである。すると、CPU10の初期化部14のビジー信号12/BUSYおよび機能モジュール20-1~20-nのそれぞれの初期化部22のビジー信号27/BUSYは、Hi-Zになっている。ビジー信号線42/BUSYは、電流制限抵抗Rを介して電源電位Vddに接続されているので、CPU10におけるイネーブル信号132/EN図12参照および機能モジュール20-1~20-nにおけるイネーブル信号212/EN図2参照はLアサートになっている。すなわち、時刻t1の直前においては、CPU10の命令実行部13および機能モジュール20-1~20-nのそれぞれの実行部21は動作状態にあって、CPU10の初期化部14および機能モジュール20-1~20-nの初期化部22は停止状態にある。さて、時刻t1で、初期化信号送信ユニット50からの初期化信号51/RSTがネゲートからアサートHからLになると、CPU10の命令実行部13および機能モジュール20-1~20-nの実行部21が動作状態から停止状態に移行する。そして、CPU10のビジー信号12/BUSYおよび機能モジュール20-1~20-nのそれぞれのビジー信号27/BUSYがHi-ZからLになる。そして、ビジー信号線42がHからLになる。すると、CPU10におけるイネーブル信号132/ENおよび機能モジュール20-1~20-nにおけるイネーブル信号212/ENはアサートからネゲートLからHに移行する。これにより、CPU10の命令実行部13および機能モジュール20-1~20-nのそれぞれの実行部21は動作状態から停止状態になる。次に、時刻t2において初期化信号/RSTが解除されるネゲートLからHになると、CPU10の命令実行部13の初期化と機能モジュール20-1~20-nにおける初期化部22による実行部21の初期化とが並行して開始される。そして、時刻t3で、初期化の所要時間が最も短い機能モジュール20-1の初期化が完了すると、図2において説明したように、機能モジュール20-1の初期化部22のビジー信号222/BUSYがネゲートになる。これにより、機能モジュール20-1のビジー信号27/BUSYがLからHi-Zになる。しかし、CPU10および他の機能モジュール20-2~20-nは初期化が完了していないため、CPU10のビジー信号12/BUSYおよび機能モジュール20-2~20-nのビジー信号27/BUSYはLに維持される。このため、ビジー信号線42/BUSYはLに維持されたままとなる。すると、機能モジュール20-1のイネーブル信号212/ENもHでネゲートを維持する。つまり、機能モジュール20-1の実行部21は、時刻t3で初期化が完了するが、イネーブル信号222/ENがネゲートであるので、時刻t3から後述する時刻t4までの間は停止状態にある。そして、時刻t4において、設定時間の最も長い機能モジュール20-2の初期化が完了する。なお、CPU10の命令実行部13は、時刻t3と時刻t4との間の時刻において、初期化が完了し、機能モジュール20-1と同様に停止状態になっている。他の機能モジュール20-3~20-nも同様である。さて、設定時間の最も長い機能モジュール20-2の初期化が完了すると、CPU10のビジー信号12/BUSYおよび機能モジュール20-1~20-nのいずれのビジー信号27/BUSYもHi-Zとなる。これにより、ビジー信号線42/BUSYがLからHになる。そして、CPU10のイネーブル信号132/ENおよび機能モジュール20-1~20-nのそれぞれのイネーブル信号212/ENがアサートになる。これにより、CPU10および機能モジュール20-1~20-nが停止状態から動作状態に移行する。すなわち、情報処理装置1が動作可能な状態になる。ここでは、機能モジュール20-1の実行部21の初期化の所要時間が最も短く、機能モジュール20-2の実行部21の初期化の所要時間が最も長いとした。CPU10の命令実行部13の初期化の所要時間が最も短くてもよく、最も長くてもよい。すなわち、CPU10の命令実行部13または機能モジュール20-1~20-nの実行部21いずれかが初期化中であると、ビジー信号線42/BUSYは、Lに引き込まれた状態となっている。このため、CPU10または機能モジュール20-1~20-nのいずれかの初期化が終わっていても停止状態となっている。そして、CPU10および機能モジュール20-1~20-nのすべての初期化が完了した時点で、CPU10および機能モジュール20-1~20-nのすべてが並行して動作状態に移行する。第5の実施の形態の情報処理装置1では、CPU10の命令実行部13の初期化と機能モジュール20-1~20-nのそれぞれの実行部21の初期化とが並行して実施されるので、機能モジュール20-1~20-nの実行部21のすべての初期化の完了後にCPU10の初期化が行われる場合に比べ、情報処理装置1が動作可能になるまでの所要時間立ち上がり時間が短くなる。また、CPU10の命令実行部13の初期化と機能モジュール20-1~20-nのそれぞれの実行部21の初期化とのうち、最も所要時間が長い初期化が完了すると、ビジー信号線42がLからHになる。これにより、CPU10および機能モジュール20-1~20-nの動作が開始するので、不要な待ち時間オーバヘッドの発生が抑制されている。なお、第3の実施の形態と同様に、機能モジュール20-1~20-nが不揮発性メモリ23を備えない機能モジュール60-1~60-nであって、バス40にデータなどが入出力可能に接続された不揮発性メモリ63を備えていてもよい。また、メインメモリ30に不揮発性メインメモリ31を備えて、不揮発性メモリ63と兼ねていてもよい。さらに、第5の実施の形態の情報処理装置1を第2の実施の形態で示した画像形成装置100の制御部として用いてもよい。なお、第5の実施の形態の情報処理装置1において、CPU10のビジー信号送信端子12/BUSYをIOポート不図示に接続した構成としてもよい。CPU10のIOポートは、機能モジュール20-1~20-nのIOポート不図示と接続されている。初期化信号51/RSTが解除されたアサートからネゲートになったとき、CPU10がソフトウエアを起動する。そして、ソフトウエアの起動が完了すると、IOポートへのビジー信号/BUSYを解除ネゲートし、機能モジュール20-1~20-nへのアクセスを許可すると同時に、ソフトウエアがIOポートのビジー信号/BUSYの状態を監視し、ビジー信号/BUSYが解除ネゲートされるのを確認してから機能モジュール20-1~20-nを使用するソフトウエアを起動するように構成する。このようにすることで、ソフトウエアを起動する時間が短縮される。