エンベロープ信号を生成するように構成された第1の回路ブロックと、位相変調された信号を生成するように構成された第2の回路ブロックと、前記エンベロープ信号および前記位相変調された信号に基づいて、ディジタル変調された信号を生成するように構成された第3の回路ブロックと、前記ディジタル変調された信号を増幅して、出力信号を生成するように構成された第4の回路ブロックとを備える装置。前記第3の回路ブロックは、複数の利得状態を有する増幅器を備え、前記増幅器は、前記エンベロープ信号および前記位相変調された信号を受信して、前記ディジタル変調された信号を生成するように構成されている請求項1に記載の装置。前記増幅器は、前記位相変調された信号を、前記エンベロープ信号によって決定される異なる利得で増幅して、前記ディジタル変調された信号を生成するように構成されている請求項2に記載の装置。前記第3の回路ブロックは、前記エンベロープ信号および前記位相変調された信号を受信して、前記ディジタル変調された信号を生成するように構成された少なくとも1つの排他的論理和XORゲートを備える請求項1に記載の装置。前記第4の回路ブロックは、少なくとも1つの増幅段を有するD級増幅器を備える請求項1に記載の装置。各増幅段は、1対のトランジスタを備え、各トランジスタは、前記ディジタル変調された信号に基づいてオンおよびオフに切り換わる請求項5に記載の装置。各増幅段は、1対の金属酸化膜半導体電界効果トランジスタMOSFETを備え、各MOSFETは、前記ディジタル変調された信号に基づいてオンおよびオフに切り換わる請求項5に記載の装置。前記D級増幅器への供給電圧を生成するように構成された電圧レギュレータをさらに備える請求項5に記載の装置。前記第1の回路ブロックは、デルタ-シグマΣΔ変調器を備える請求項1に記載の装置。前記ΣΔ変調器は、送信周波数と受信周波数との差に対応する周波数に位置する少なくとも1つのゼロをもつ雑音伝達関数を有する請求項9に記載の装置。前記ΣΔ変調器は、プログラム可能な雑音伝達関数を有する請求項9に記載の装置。前記第1の回路ブロックは、送信周波数と受信周波数との差に対応する周波数に位置する少なくとも1つのゼロをもつ雑音伝達関数を有するディジタルフィルタを備える請求項1に記載の装置。前記第2の回路ブロックは、位相変調位相同期ループPLLを備え、前記位相変調PLLは、前記位相変調PLLによって変えられた位相を有するVCO信号を得るために、電圧制御発振器VCOを位相変調するように構成されている請求項1に記載の装置。前記第2の回路ブロックは、前記VCO信号を増幅して、前記位相変調された信号を提供するように構成された飽和バッファをさらに備える請求項13に記載の装置。前記位相変調PLLは、前記VCO信号の周波数を分周して、分周されたVCO信号を提供するように構成されたマルチモジュラスディバイダを備える請求項13に記載の装置。前記位相変調PLLは、変調信号を受信して、前記マルチモジュラスディバイダの制御信号を提供するように構成されたデルタ-シグマ変調器をさらに備える請求項15に記載の装置。前記位相変調PLLは、無線周波数RFチャネルの少なくとも1つの値を、前記ΣΔ変調器からの出力と加算して、前記マルチモジュラスディバイダの制御信号を生成するように構成された少なくとも1つの加算器をさらに備える請求項16に記載の装置。前記位相変調PLLは、前記分周されたVCO信号の位相をリファレンス信号の位相と比較して、複数ビットの分解能を有する検波器出力信号を提供するように構成された位相検波器をさらに備える請求項15に記載の装置。前記位相変調PLLは、前記検波器出力信号をフィルタリングして、ループフィルタ出力信号を提供するように構成されたループフィルタと、前記ループフィルタ出力信号に基づいて前記VCOの制御信号を生成するように構成されたデルタ-シグマディジタル-アナログ変換器とをさらに備える請求項18に記載の装置。前記位相変調PLLは、前記ループフィルタ出力信号を補間して、補間された信号を生成するように構成された補間器をさらに備え、前記ΣΔDACは、前記補間された信号に基づいて前記VCOの前記制御信号を生成するように構成されている請求項19に記載の装置。同相信号および直交信号を受信し、デカルト座標から極座標への変換を行い、振幅信号および位相信号を生成するように構成された第5の回路ブロックをさらに備える装置であって、前記第1の回路ブロックは、前記振幅信号に基づいて前記エンベロープ信号を生成するように構成され、前記第2の回路ブロックは、前記位相信号に基づいて前記位相変調された信号を生成するように構成されている請求項1に記載の装置。前記第5の回路ブロックは、前記同相信号および前記直交信号に基づいて前記振幅信号および前記位相信号を生成するように構成された座標回転ディジタルコンピュータプロセッサを備える請求項21に記載の装置。前記第5の回路ブロックは、ルックアップテーブルを備える請求項21に記載の装置。同相データサンプルおよび直交データサンプルのアップサンプリングを行い、前記同相信号および前記直交信号を提供するように構成された補間器をさらに備える請求項21に記載の装置。集積回路のプロセス変動、温度変化、またはこれらの組み合わせに対応するように前記VCOの周波数を較正するのに使用される制御を生成するように構成されたVCO較正ユニットをさらに備える請求項13に記載の装置。前記出力信号は、符号分割多元接続CDMAシステムに対する無線周波数RFの変調された信号である請求項1に記載の装置。前記出力信号は、グローバルシステムフォーモバイルコミュニケーションズGSMシステムに対する無線周波数RFの変調された信号である請求項1に記載の装置。エンベロープ信号を生成するように構成された第1の回路ブロックと、位相変調された信号を生成するように構成された第2の回路ブロックと、前記エンベロープ信号および前記位相された変調信号に基づいて、ディジタル変調された信号を生成するように構成された第3の回路ブロックと、前記ディジタル変調された信号を増幅して、出力信号を生成するように構成された第4の回路ブロックとを備える集積回路。前記第3の回路ブロックは、前記エンベロープ信号および前記位相変調された信号を受信して、前記ディジタル変調された信号を生成するように構成された少なくとも1つの排他的論理和XORゲートを備える請求項28に記載の集積回路。前記第4の回路ブロックは、少なくとも1つの増幅段を有するD級増幅器を備える請求項28に記載の集積回路。同相信号および直交信号を受信し、デカルト座標から極座標への変換を行い、振幅信号および位相信号を生成するように構成された第5の回路ブロックをさらに備える装置であって、前記第1の回路ブロックは、前記振幅信号に基づいて前記エンベロープ信号を生成するように構成され、前記第2の回路ブロックは、前記位相信号に基づいて前記位相変調された信号を生成するように構成されている請求項28に記載の集積回路。エンベロープ信号を生成する手段と、位相変調された信号を生成する手段と、前記エンベロープ信号および前記位相変調された信号に基づいて、ディジタル変調された信号を生成する手段と、前記ディジタル変調された信号を増幅して、出力信号を生成する手段とを備える装置。同相信号および直交信号に基づいて、振幅信号および位相信号を生成する手段をさらに備える請求項32に記載の装置。同相信号および直交信号を受信し、デカルト座標から極座標への変換を行い、振幅信号および位相信号を生成するように構成された第1の回路ブロックと、デルタ-シグマ変調器を備え、前記振幅信号に基づいてエンベロープ信号を生成するように構成された第2の回路ブロックと、位相変調位相同期ループPLLを備え、前記位相信号に基づいて、位相変調された信号を生成するように構成された第3の回路ブロックと、前記エンベロープ信号および前記位相変調された信号に基づいて、ディジタル変調された信号を生成するように構成された第4の回路ブロックと、D級増幅器を備え、前記ディジタル変調された信号を増幅して、出力信号を生成するように構成された第5の回路ブロックとを備える装置。前記第4の回路ブロックは、前記エンベロープ信号および前記位相変調された信号を受信して、前記ディジタル変調された信号を生成するように構成された少なくとも1つの排他的論理和XORゲートを備える請求項34に記載の装置。前記第5の回路ブロックは、少なくとも1つの増幅段を有するD級増幅器を備え、各増幅段は、1対の金属酸化膜半導体電界効果トランジスタMOSFETを備え、各MOSFETは、前記ディジタル変調された信号に基づいてオンおよびオフに切り換わる請求項34に記載の装置。図1は、アナログ送信機120を備える無線機器100のブロック図を示す。ディジタル信号プロセッサDSP110は、送信されるトラヒックデータを処理し、同相Iデータストリームおよび直交Qデータストリームを提供し、IデータストリームおよびQデータストリームは、それぞれIt信号およびQt信号として表され、なお、tはサンプル周期を示す。送信機120内で、Iデータストリームは、DAC122aによってIアナログ信号に変換され、フィルタ124aによってフィルタリングされて、ディジタル-アナログ変換で生じる虚像imageが除去され、増幅器Amp126aによって増幅され、I変調信号を生成する。同様に、Qデータストリームも、DAC122bによってQアナログ信号に変換され、フィルタ124bによってフィルタリングされ、増幅器126bによって増幅され、Q変調信号を生成する。直交変調器130は、それぞれ増幅器126aおよび増幅器126bからI変調信号およびQ変調信号を、LO発生器140からILO信号およびQLO信号を受信する。ILO信号およびQLO信号は、位相が互いに90度ずれている。直交変調器130内では、混合器132aはI変調信号でILO信号を変調し、混合器132bはQ変調信号でQLO信号を変調し、加算器134は、混合器132aの出力と混合器132bの出力とを組み合わせて、変調された信号を生成する。次に、変調された信号は、可変利得増幅器VGA160によって増幅され、帯域フィルタ170によってフィルタリングされ、さらに、電力増幅器PA180によって増幅され、RF出力信号を生成する。RF出力信号は、デュプレクサD182を経由して、アンテナ184から送信される。LO発生器140は、VCO152およびスプリッタ154を含む。VCO152は、所望のRF周波数でLO信号を発生する。スプリッタ154は、LO信号を受信して、混合器132aおよび132bに対してILO信号およびQLO信号をそれぞれ生成する。各LO信号は、所望の基本周波数を有する周期信号である。PLL150は、コントローラ/プロセッサ112からの所望のRFチャネルと、温度補償水晶発振器TCXO156からのリファレンス信号と、VCO152からのLO信号とを受信する。PLL150は、RF出力信号の中心が所望のRF周波数になるように、VCO152の周波数および/または位相を調節する制御信号を生成する。図1は、RFで直接に変調を行って、所望のRF周波数の変調された信号を生成する直接変換送信機を示している。スーパーヘテロダイン送信機図1には図示せずは、中間周波数IFで変調を行い、次に、IFの変調された信号をRFに周波数アップコンバートする。一般に、送信機は、1段または複数段の増幅器、フィルタ、混合器、などを使って、信号処理および変調を行い得る。図1に示されているアナログ送信機では、様々なアナログ回路ブロックが、変調および信号処理に使用される。これらのアナログ回路ブロックは、上述のように、性能、電力、およびコストに関して望ましくない特性を有することもある。図2は、ディジタル送信機220aを備える無線機器200aのブロック図を示す。DSP210は、送信されるトラヒックデータを処理し、IデータストリームItおよびQデータストリームQtを提供する。送信機220a内では、デカルト座標-極座標変換器Cartesiantopolarconverter230は、IデータストリームおよびQデータストリームを受信し、データサンプルをデカルト座標から極座標に変換し、振幅信号Mtおよび位相信号θtを提供する。振幅信号は、IデータストリームおよびQデータストリームのエンベロープenvelopeを表す。振幅パスまたは振幅回路ブロックにおいて、乗算器232は、振幅信号Mtに電力制御値を掛け、調整されたscaled振幅信号Rtを提供する。ΣΔ変調器240は、調整された振幅信号Rtをエンベロープ信号Etに変換する。Etは、調整された振幅信号よりも少ないビット数であるが、より高いレートを有する。例えば、調整された振幅信号Rtは、サンプリングレートfsで複数Nビットを有し、エンベロープ信号Etは、サンプリングレートfsの複数K倍で1ビットを有し得る。位相パスまたは位相回路ブロックにおいて、微分器242は、位相信号θtを微分して、変調信号Stを提供する。変調信号Stは、ItおよびQtの周波数成分に関連する。微分器242は、差分方程式を実施し、St=θt-θt-1のような変調信号を生成することができ、なお、θtおよびθt-1は2つの連続するサンプル周期の位相値である。位相変調PLL250は、変調信号Stと、VCO252からのVCO信号Vtと、TCXO256からのリファレンス信号Yrefと、コントローラ/プロセッサ212からの所望のRFチャネルとを受信する。PLL250は、VCO252の位相をSt信号に基づいて変調し、VCO信号が所望の位相変調を含むようにする。飽和バッファ254は、VCO信号を増幅してバッファし、変調信号Stによって決定されるゼロ交差および一定のエンベロープを有する位相変調された信号Ptを提供する。出力パスにおいて、排他的論理和XORユニット260は、位相変調された信号Ptにエンベロープ信号Etを掛け、ディジタル変調された信号Xtを提供する。Xt信号は、St信号によって決定される位相と、Et信号によって決定されるエンベロープとを有する。D級増幅器270は、ディジタル変調された信号を効率よく増幅し、増幅された信号Atを提供する。電圧レギュレータ272は、電源電圧Vbatを受け取り、D級増幅器270への供給電圧Vampを発生する。電力増幅器280は、D級増幅器270の出力を増幅して、RF出力信号を提供し、RF出力信号は、デュプレクサ282を経由して、アンテナ284から送信される。コントローラ/プロセッサ212は、無線機器200a内のDSP210および他の回路ブロックの動作を制御する。メモリ214は、コントローラ/プロセッサ212によって使用されるデータおよびプログラムコードを格納し、図2に示されているようにコントローラ/プロセッサ212の外部に構成されても、コントローラ/プロセッサの内部に構成されてもよい。図3は、ディジタル送信機220bを備える無線機器200bのブロック図を示す。DSP210は、トラヒックデータを処理し、サンプリングレートfsでIデータストリームItおよびQデータストリームQtを提供する。送信機220b内で、補間器228は、IサンプルおよびQサンプルを、サンプリングレートfsから、より高いレートfhにアップサンプリングし、このより高いレートでIサンプルおよびQサンプルを提供する。デカルト座標-極座標変換器230は、より高いレートのIサンプルおよびQサンプルを受信して、デカルト座標から極座標に変換し、振幅信号Mtおよび位相信号θtを提供する。振幅パスにおいて、乗算器232は、振幅信号Mtに電力制御値を掛け、調整された振幅信号Rtを提供する。有限インパルス応答FIRフィルタ234は、調整された振幅信号Rtをフィルタリングし、Mビットの分解能を有するエンベロープ信号Etを提供する。なお、Mは任意の値とする。FIRフィルタ234は、受信周波数における帯域外雑音のほとんどないエンベロープ信号Etを生成する。位相パスにおいて、微分器242、位相変調PLL250、およびVCO252は、図2の送信機220aについて上述したのと同様に動作する。減衰器256は、VCO信号を減衰させ、位相変調された信号Ptを提供する。Ptは、変調信号Stによって決定されるゼロ交差および一定のエンベロープを有する。出力パスにおいて、複数状態増幅器274は、位相変調された信号Ptを、エンベロープ信号Etによって選択される異なる利得で増幅する。所望のエンベロープは、エンベロープ信号Etを用いてより高いレートfhで増幅器274の利得を調整することによって得ることができる。電力増幅器280は、増幅器274の出力を増幅して、RF出力信号を提供し、RF出力信号は、デュプレクサ282を経由して、アンテナ284から送信される。ディジタル送信機220aおよび220b内の回路ブロックの多く例えば、補間器228、デカルト座標-極座標変換器230、乗算器232、FIRフィルタ234、ΣΔ変調器240、微分器242、PLL250、XORユニット260は、ディジタル回路ブロックとして実施されてもよい。ディジタル送信機220aおよび220b内の他の回路ブロック例えば、飽和バッファ254、減衰器256、D級増幅器270、複数状態増幅器274は、本質的にディジタルである。したがって、DSP210、コントローラ/プロセッサ212、メモリ214、並びにディジタル送信機220aおよび220bの大部分おそらく、VCO252とTCXO256以外は、コストを低減し、信頼性を高めるために、特定用途向けICASIC内に構成されてもよい。また、これらの回路ブロックのディジタル性により、図1のアナログ送信機120よりも改善された性能、低減された電力消費、および/または低減されたコストがもたらされ得る。ディジタル送信機220aおよび220b内の主要な回路ブロックは、以下でさらに詳細に説明される。デカルト座標-極座標変換器230は、様々なやり方で実施され得る。一実施形態では、デカルト座標-極座標変換器230は、各サンプル周期ごとにIデータサンプルおよびQデータサンプルを受信して、これらのデータサンプルの振幅および位相を提供するルックアップテーブルである。このルックアップテーブルは、入力量および出力量に対して所望の分解能を達成するのに十分なビット数を用いて実施され得る。別の実施形態では、デカルト座標-極座標変換器230は、CORDICプロセッサを用いて実施される。CORDICプロセッサは、単純なシフトおよび加算/減算ハードウェアを使って、振幅および位相のような三角関数の高速ハードウェア計算を可能にする反復アルゴリズムを実施する。複素数Dは、D=IjQに複素数Ckを掛けることによって、90度まで回転させることができ、Ckは、Ck=1±jBkの形を有し、なお、Bk=2-kであり、kは、k=0、1、2、として定義される指数である。Ck=1jBkである場合には、Dは反時計回りに回転させられ、回転結果は以下のように表され得る。Yre=I-BkQ=I-2-kQ式1aYim=QBkI=Q2-kI式1bCk=1-jBkである場合には、Dは時計回りに回転させられ、回転結果は以下のように表され得る。Yre=IBkQ=I2-kQ式2aYim=Q-BkI=Q-2-kI式2bCkとの掛け算による式集合1におけるDの反時計回り回転と式集合2におけるDの時計回り回転とは、aIおよびQの両方をkビット位置をシフトし、bシフトされたIにシフトされたQを加算/シフトされたIからシフトされたQを減算してYreを得て、cシフトされたQにシフトされたIを加算/シフトされたQからシフトされたIを減算してYimを得ることによって達成され得る。回転を行うのに掛け算は不要である。Ckの位相は、θk=∠Ck=-arctanBkである。kの各値について、θkは、θk-1の半分よりわずかに大きい。Dを反時計回りおよび/または時計回りに、次々とより小さい位相を用いて回転させることを、回転させられたDの位相がゼロに接近し、回転させられたDがほぼx軸上に位置するまで、繰り返すことによって、Dの振幅および位相を求めることができる。位相変数θtotalはゼロに初期設定され、回転させられたDを表す変数Dk=IkjQkは、D0=Dとして初期設定される。k=0から開始される各反復ごとに、Dkは、1Qkが正である場合には正の位相、または2Qkが負である場合には負の位相を有するとみなされる。Dkの位相が負である場合、式集合1に示されているように、DkにCk=1jBkを掛けることによって、Dkは、反時計回りにθkだけ回転させられる。逆に、Dkの位相が正である場合、式集合2に示されているように、DkにCk=1-jBkを掛けることによって、Dkは、時計回りにθkだけ回転させられる。θtotalは、Dkが反時計回りに回転させられる場合には、θkだけ、Dkが時計回りに回転させられる場合には、-θkだけ更新される。θtotalは、Dkの位相を消去するために、Dの位相に加算されるか、またはDの位相から減算される累積位相を表す。より多くの反復が行われるのに従って、最終結果はより正確になる。すべての反復が完了した後、Dkの位相は0に近くなるはずであり、Dkの虚数部はほぼ0になるはずであり、Dkの実数部は、CORDIC利得によって調整されたDの振幅に等しくなる。CORDIC利得は、k=0では1.1412であり、kの値が大きくなるに従って、1.646743507に漸近的に接近する。θtotalの最終値は、Dkの位相を消去する総位相回転である。θtotalは、符号ビットのシーケンス、z1z2z3で表されてもよく、θkがθtotalから減算された場合には、zk=1であり、θkがθtotalに加算された場合には、zk=-1である。D=IjQの振幅および位相の計算は、以下のように行われ得る。まず、変数は、k=0、I0=I、Q0=Q、およびθtotalk=0として初期設定される。CORDIC計算の1回の反復は、以下のように表すことができる。Ik1=Ikzk2-kQk式3bQk1=Qk-zk2-kIk式3cθk=arctan2-k式3dθtotalk1=θtotalk-zkθk式3ek=k1式3f式3bおよび式3cでは、IkjQkの位相が正であり、zk=1である場合、反時計回り回転が行われ、IkjQkの位相が負であり、zk=-1である場合、時計回り回転が行われる。すべての反復が完了した後、振幅は、M=Ik1として設定され、位相は、θ=θtotalk1として設定される。CORDIC利得による調整は、別の回路ブロックによって行われてもよい。図4は、CORDICプロセッサ230aのブロック図を示し、これは、図2および図3のデカルト座標-極座標変換器230の一実施形態である。CORDICプロセッサ230aは、サンプル周期tにおけるデータサンプルItとQtとの各対の振幅Mtおよび位相θtを決定する。データサンプルの対ごとに、位相アキュムレータACC440はゼロに初期設定され、シーケンサ450は指数kを進んで、CORDICプロセッサ230a内のユニットに適切な制御を提供する。マルチプレクサMux412aは、第1の入力においてデータサンプルItを、第2の入力において遅延素子420aからIkを受信し、k=0の場合には、その出力にItを提供し、k>0の場合には、その出力にIkを提供する。マルチプレクサ412aの出力は、現在の反復に対してIkである。ビットシフタ414aは、Ikを左にkビットシフトし、シフトされたIkを提供する。マルチプレクサ412bは、第1の入力においてデータサンプルQtを、第2の入力において遅延素子420bからQkを受信し、k=0の場合には、その出力にQtを提供し、k>0の場合には、その出力にQkを提供する。マルチプレクサ412bの出力は、現在の反復に対してQkである。ビットシフタ414bは、Qkを左にkビットシフトし、シフトされたQkを提供する。符号検出器420は、Qkの符号を検出し、式3aに示されているように、符号ビットzkを提供する。乗算器416aは、シフトされたIkに符号ビットzkを掛ける。乗算器416bは、シフトされたQkに符号ビットzkを掛ける。加算器418aは、乗算器416bの出力をIkと加算し、現在の反復に対してIk1を提供する。これは、次の反復に対するIkでもある。加算器418bは、Qkから乗算器416aの出力を減算し、現在の反復としてQk1を提供する。これは、次の反復に対するQkでもある。遅延素子420aおよび420bは、加算器418aおよび418bの出力をそれぞれ受信する。位相ルックアップテーブル434は、現在の反復に対して位相θkを提供する。乗算器436は、位相θkに符号ビットzkを掛ける。加算器438は、式3eに示されているように、乗算器436の出力とアキュムレータ440の出力とを加算し、累算された位相をアキュムレータ440に提供する。すべての反復が完了した後、スイッチ430は、振幅MtとしてIk1を提供し、アキュムレータ440は、ItおよびQtのサンプル対の位相θtとして、格納された値を提供する。図5Aは、ΣΔ変調器240aのブロック図を示し、これは、図2のΣΔ変調器240の一実施形態である。ΣΔ変調器240aは、サンプリングレートfsでNビットのRt信号を受信し、このサンプリングレートの複数K倍でLビットのEt信号を提供する。なお、一般に、N>1、N>L≧1、およびK>1である。Kは、オーバーサンプリング比であり、4、8、16、32、または何か別の値に等しいとすることができる。Lは、Et信号のビット数であり、1、2、または何か別のビット数に等しいものとすることができる。ΣΔ変調器240a内では、Rt信号は、調整ユニット512によってA1の利得で調整され、Et信号は、調整ユニット514によってA2の利得で調整される。加算器516は、調整ユニット512の出力と514の出力とを加算する。フィルタ部518は、伝達関数Gzを用いて加算器516の出力をフィルタリングする。Lビット量子化器520は、フィルタ部518の出力を量子化し、Et信号としてLビット出力を提供する。ΣΔ変調器240a内の各ユニットは、サンプリングレートのK倍で動作し、Rt信号の各入力値に対して、Et信号のK個の出力値を提供する。フィルタ伝達関数Gzと、利得A1およびA2とは、ΣΔ変調器240aの全体的な伝達関数を決定する。例えば、ΣΔ変調器240aは、Gz=1/z1の場合には、1次ΣΔ変調器とすることができ、Gz=1/z21の場合には、2次ΣΔ変調器とすることができる。なお、zは、1/Kサンプル周期の遅延を表す。図5Bは、ΣΔ変調器240bのブロック図を示し、これは、図2のΣΔ変調器240の別の実施形態である。ΣΔ変調器240b内では、Rt信号は、調整ユニット542によってA1の利得で調整され、Et信号は、調整ユニット544および554によってA2およびA4の利得でそれぞれ調整される。加算器546は、調整ユニット542の出力と544の出力とを加算する。フィルタ部548は、伝達関数G1zを用いて加算器546の出力をフィルタリングする。調整ユニット552は、フィルタ部548の出力をA3の利得で調整する。加算器556は、調整ユニット552の出力と554の出力とを加算する。フィルタ部558は、伝達関数G2zを用いて加算器556の出力をフィルタリングする。Lビット量子化器560は、フィルタ部558の出力を量子化し、Et信号としてLビットの出力を提供する。フィルタ伝達関数G1zおよびG2zと利得A1乃至A4とが、ΣΔ変調器240bの全体的な伝達関数を決定する。例えば、ΣΔ変調器240bは、G1z=G2z=1/z1の場合には、2次ΣΔ変調器とすることができ、G1z=G2z=1/z21の場合には、4次ΣΔ変調器とすることができる。図5Aおよび5Bは、ΣΔ変調器240の2つの実施形態を示す。一般に、ΣΔ変調器240は、いかなるアーキテクチャ、段数、次数、出力ビット数L、およびオーバーサンプリング比Kを用いて実施されてもよい。段数が多く、次数が高く、Lの値が大きいほど、複雑度が増し、安定性がより疑わしくなる。簡単にするために図1および図2には示されていないが、無線機器内の送信機および受信機は、基地局との全二重通信をサポートするために両方が同時にアクティブなることがある。無線機器と基地局との間の経路損失が大きい場合には、送信機からのRF出力信号レベルは非常に大きく、受信機へのRF入力信号レベルは非常に小さくなり得る。ΣΔ変調器240の雑音伝達関数は、送信機から受信機へのフィードスルー雑音ができる限り低減されるように設計されてもよい。図5Cに、ディジタル送信機220aのエンベロープパスにおけるΣΔ変調器240の雑音伝達関数の例を示す。この実施形態では、1つ以上のゼロが、DCに置かれ、1つ以上のゼロが、送信周波数帯域と受信周波数帯域との間の間隔である周波数fspに置かれる。また、fspは、二重間隔duplexspacingとも呼ばれ、セルラ帯域では45MHzに等しく、PCS帯域では80MHzに等しい。周波数fspにおける1つ以上のゼロは、この周波数におけるΣΔ変調器240からの量子化雑音を減衰させ、そのため、受信機は、送信機から少量のフィードスルー雑音を観測する。一般に、ΣΔ変調器240に対して様々な雑音伝達関数を使って、Et信号に対する所望のノイズシェーピングを達成し、一方で受信機へのフィードスルー雑音を低減することができる。例えば、ΣΔ変調器240が低次例えば、2次であり、および/または少数の出力ビット例えば、L=1を有する場合、1つ以上のゼロが二重間隔fspに配置される。逆に、ΣΔ変調器240が高次例えば、4次であり、および/またはより多くの出力ビット例えば、L=2または3を有する場合、DCにゼロを配置することによって、フィードスルー雑音の十分な減衰が達成され、これによって安定性が改善され得る。また、雑音伝達関数は、例えば、異なる周波数帯域、異なる通信標準、異なる動作環境、などに対してプログラム可能であり得る。図6Aは、FIRフィルタ234aのブロック図を示し、これは、図3のFIRフィルタ234の一実施形態である。FIRフィルタ234aは、送信周波数と受信周波数とが45MHz離れたセルラ帯域に使用され得る。FIRフィルタ234aは、直列で結合された遅延素子612aおよび612bを含む。各遅延素子612は、より高いレートfhで1クロックサイクルの遅延を提供する。遅延素子612aの入力は、調整された振幅信号Rtを受信する。加算器614は、遅延素子612aの入力と遅延素子612bの出力とを受信し、これら2つの入力信号を加算し、エンベロープ信号Etを提供する。FIRフィルタ234aは、以下の伝達関数を有する。Hcz=1Z-2式4図6Bは、fh/4にノッチを有するFIRフィルタ234aの伝達関数Hczを示す。サンプリングレートfsは、チップレートfcの4または8倍とすることができ、これは、cdma2000では1.2288Mcpsである。より高いレートfhは、チップレートの16×9=144倍、すなわちfh=176.94MHzとすることができる。この場合、ノッチは44.23MHzに位置する。ノッチの位置は、FIRフィルタ234aの周波数応答によって決定され、より高いレートfhを調整することによって変更され得る。一実施形態では、PCS帯域において、FIRフィルタ234にHpz=1Z-1の伝達関数が使用され、同じより高いレートfh=176.94MHzも使用される。この組み合わせは、fh/2=88.47MHzでノッチを提供する。上述の伝達関数は、FIRフィルタ234の実施を簡略化している。また、別の伝達関数を使って、エンベロープ信号Etに対する所望の帯域外減衰を達成してもよい。一実施形態では、エンベロープ信号Etのノイズシェーピングは行われず、エンベロープ信号Etは増幅器274に直接提供される。増幅器274は、エンベロープ信号EtのDACを含み、DACのゼロ次のホールド性holdnatureによって、さらなるフィルタリングが提供される。図7は、デュアルポート位相変調PLL250aのブロック図を示し、これは、図2および図3のPLL250の一実施形態である。この実施形態では、マルチモジュラスディバイダMMD750は、VCO252からVCO信号Vtを受信し、VCO信号の周波数を係数Utによって分周し、分周されたVCO信号Ydivを提供する。分周比dividerratioUtは、所望のRFチャネルの周波数fchと、リファレンス信号Yrefの周波数frefと、変調信号Stとによって決定され、すなわち、Ut=fch/frefStである。位相検波器710は、リファレンス信号Yrefと分周されたVCO信号Ydivとを受信し、2つの信号の位相を比較し、2つの信号間の検波された位相差/誤差に比例する検波器出力信号を提供する。ループフィルタ720は、伝達関数Hzで検波器出力信号をフィルタリングし、ループフィルタ出力信号を提供する。ループフィルタ720は、量子化雑音を除去し、さらに、ループダイナミックスを設定する。加算器722は、ループフィルタ出力信号とSt信号とを加算する。補間器730は、加算器722の出力に補間を行い、より高いレートとより高い分解能とを有する補間された信号を提供する。ΣΔDAC740は、補間された信号を、Bビットの分解能を有するVCO制御信号に変換する。なお、B≧1である。分周されたVCO信号の位相がリファレンス信号の位相にロックされるように、VCO制御信号はVCO252の位相を調整する。リファレンス信号周波数に対する所望のRFチャネル周波数の比は、整数部Wと小数部Fとについて与えられることができ、すなわち、fch/fref=WF/2Qである。なお、QをΣΔ変調器754のビット数とする。加算器752は、St信号と小数部Fとを加算する。ΣΔ変調器754は、加算器752の出力を受信して、より少ないビット数であるがより高速な出力を提供する。加算器756は、ΣΔ変調器754の出力と整数部Wとを加算し、マルチモジュラスディバイダ750に分周比Utを提供する。ディバイダ750は、VCO信号の各サイクルごとに1ずつ増分する高速カウンタを含む。高速カウンタがUtに達するたびに、ディバイダ750は、分周されたVCO信号に対してパルスを発生し、カウンタをゼロにリセットする。デュアルポート位相変調PLL250aでは、ΣΔ変調器754によって低域通過変調が適用され、ループフィルタ720の後の加算器722によって高域通過変調が適用される。ItデータストリームおよびQtデータストリームの帯域幅は、システムによって決定され、cdma2000ではおよそ620KHzである。信号帯域幅は、デカルト座標-極座標変換によって拡張される。PLL250aの帯域幅は、ループフィルタ720によって決定され、通常は、所望の雑音フィルタリングおよびループダイナミックスを達成するように例えば、約80KHzに制限される。別々のパスを介して高域通過変調と低域通過変調とを適用することによって、PLL250aは、PLLの帯域幅より広い信号帯域幅でVCO252を変調することができる。ループフィルタ720およびΣΔ変調器754の伝達関数は、St信号に所望の全体的な応答を提供するように設計される。PLL250aにおいて、ΣΔ変調器754は、図5AのΣΔ変調器240a、図5BのΣΔ変調器240b、または他の何らかのΣΔ変調器設計を用いて実施されてもよい。ΣΔDAC740は、量子化器520をDACに置き換えたΣΔ変調器240a、量子化器560をDACに置き換えたΣΔ変調器240b、または他の何らかのΣΔDAC設計を用いて実施されてもよい。図7は、位相変調PLLの特定の一実施形態を示し、位相変調PLLは別の設計で実施されてもよい。例えば、補間器730は用いなくてもよい、ΣΔDAC740はVCO252にBビットのディジタル制御を提供するΣΔ変調器であってもよい、変調は1つのポートを介して行われてもよい、などである。さらに、図7は、VCO252を較正するのに使用されるVCO較正ユニット770も示している。VCO較正ユニット770は、リファレンス信号および分周されたVCO信号を受信して、VCO252に対するVCO較正制御VCOCalを提供する。VCOCal制御は、集積回路ICのプロセス変動、温度変化、および/または電源変動に対応するように、VCO252の動作を調整する。例えば、VCOCal制御は、所望のVCO周波数が、ΣΔDAC740からのVCO制御の中程度の値で得られるように、VCO252内の適切な数の同調コンデンサのスイッチをオンにしてもよい。図8は、マルチビット位相検波器710aのブロック図を示し、これは、図7の位相検波器710の一実施形態である。この実施形態では、位相検波器710aは、リファレンス信号Yrefの位相を分周されたVCO信号Ydivの位相と比較し、複数Zビットの分解能で検波された位相差を提供する。位相検波器710aは、2Z遅延素子810a乃至810z、2ZDフリップフロップ812a乃至812z、および温度計-2値変換器814を含む。遅延素子810a乃至810zは直列で結合され、遅延素子810aは、分周されたVCO信号Ydivを受信する。遅延素子810a乃至810zは、分周されたVCO信号の時間分解能にほぼ等しい総遅延を提供する。例えば、マルチモジュラスディバイダ750が、図7に示されているようにVCO周波数で動作する場合、分周されたVCO信号は、1VCOサイクルの時間分解能を有する。VCO252が約4GHzの周波数を有する場合、1VCOサイクルは、約250ピコ秒psであり、各遅延素子810は、約250/2Zpsの遅延を提供する。Dフリップフロップ812a乃至812zのD入力は、それぞれ、遅延素子810a乃至810zの出力に結合され、これらのクロック入力はリファレンス信号Yrefを受信する。各Dフリップフロップ812は、それぞれの遅延素子810から出力信号をサンプリングし、変換器814にサンプリング出力を提供する。分周されたVCO信号がリファレンス信号に位相同期すると、リファレンス信号の各サイクルごとに、Dフリップフロップ812の約半分は、ロジックハイlogichighを出力し、残りのDフリップフロップはロジックローlogiclowを出力する。ロジックハイのDフリップフロップの数対ロジックローのDフリップフロップの数は、リファレンス信号と分周されたVCO信号との間の位相誤差を示す。この位相誤差は、1/2ZVCOサイクルの分解能を有する。変換器814は、Dフリップフロップ812a乃至812zから2Z出力を受信し、この2Z出力をZビットの2進値に変換し、これらのZビットの2進値を、Yref信号とYdiv信号との間の検波された位相誤差として提供する。一般に、位相検波器710は、任意のビット数の分解能で設計されてもよい。例えば、Zは、所望の分解能に応じて8以上とすることができ、また、所望の分解能は、ディジタル送信機が使用されるシステムに依存し得る。図9Aは、1ビットXORユニット260aおよび1ビットD級増幅器270aのブロック図を示し、これらは、それぞれ、図2のXORユニット260およびD級増幅器270の一実施形態である。この実施形態において、XORユニット260aは、1ビットのエンベロープ信号Etおよび1ビットの位相変調された信号Ptを受信する1つのXORゲート910で構成されている。XORゲート910は、これら2つの入力信号の排他的論理和を取り、1ビットのディジタル変調された信号Xtを提供する。位相変調された信号Ptは、位相信号θtによって決定されるゼロ交差および一定のエンベロープを有する。エンベロープ信号Etは、出力信号レベルを表す0と1とのシーケンスを含み、1のパーセンテージが高いほど大きい出力信号レベルに対応し、0のパーセンテージが高いほど小さい出力信号レベルに対応する。ディジタル変調された信号Xtは、位相変調された信号Ptによって決定されるゼロ交差と、エンベロープ信号Etによって決定される論理値とを有する。D級増幅器270aは、ドライバ回路920と、金属酸化膜半導体電界効果トランジスタMOSFET930および932とを含む。ドライバ回路920は、1ビットのディジタル変調された信号Xtを受信して、MOSFET930および932に2つの制御信号を提供する。MOSFET930は、Vamp供給電圧に結合されたドレインと、ドライバ回路920から第1の制御信号を受信するゲートと、MOSFET932のドレインに結合されて、さらに、増幅された信号Atを駆動するソースとを有する。MOSFET932は、増幅された信号Atを駆動するドレインと、ドライバ回路920から第2の制御信号を受信するゲートと、回路接地VSSに結合されたソースとを有する。D級増幅器270aは、オン状態とオフ状態とを効率よく切り換える。オン状態では、MOSFET930がオンになり、At信号を駆動し、MOSFET932がオフになる。オフ状態では、MOSFET932がオンになり、At信号により電流を低減しsink、MOSFET930がオフになる。ドライバ回路920は、1任意の所与の瞬間に1つのみのMOSFETがオンになり、2一方のMOSFETによるオンからオフへの遷移が、他方のMOSFETによるオフからオンへの遷移と時間的にほぼ整合するように、2つの制御信号を生成する。図9Bは、MビットXORユニット260bおよびMビットD級増幅器270bのブロック図を示し、これらは、それぞれ、図2のXORユニット260およびD級増幅器270の別の実施形態である。XORユニット260bは、1ビットの位相変調された信号PtおよびMビットのエンベロープ信号Etを受信し、Mビットのディジタル変調された信号Xtを生成する。なお、M>1。Mビットのエンベロープ信号Etは、E1t乃至EMtで表されている。Mビットのディジタル変調された信号Xtは、X1t乃至XMtで表されている。図9Bに示されている実施形態では、XORユニット260bは、M個のXORゲート910a乃至910mで構成されている。各XORゲート910ii=a、mは、1ビットの位相変調された信号Pt、および1ビットのエンベロープ信号、すなわちEitを受信する。各XORゲート910iは、これら2つの入力信号の排他的論理和を取り、1ビットのディジタル変調された信号、すなわちXitを提供する。D級増幅器270bは、M個のドライバ回路920a乃至920m、およびM対のMOSFET930aおよび932a乃至930mおよび932mを含む。ディジタル変調された信号Xtの各ビットに対して、1つのドライバ回路と1対のMOSFETとが設けられている。各ビットiなお、i=a、mに対して、ドライバ回路920iとMOSFET930iおよび932iとが、図9Aで上述したように結合されている。MOSFET930aおよび932aは、最下位ビットLSBのためのものであり、1の正規化チャネル幅を有する。より上位のビットのための後続の各MOSFET対は、前のMOSFET対の幅の2倍の正規化幅を有する。MOSFET930mおよび932mは、最上位ビットMSBのためのものであり、2M-1の正規化幅を有する。したがって、M対のMOSFETは、異なる駆動能力を有する。各ドライバ回路920iは、1ビットのディジタル変調された信号、すなわちXitを受信し、MOSFET930iおよび932iに2つの制御信号を提供する。したがって、各MOSFET対930iおよび932iは、ディジタル変調された信号のそれぞれのビットによってオンとオフとになる。全M対のMOSFET対930aおよび932a乃至930mおよび932mの出力は、一緒に結合され、増幅された信号Atを駆動する。一般に、XORユニット260は、位相変調された信号Ptにエンベロープ信号Etをディジタル的に掛ける。図9Aおよび9Bに示されているように、XORユニット260は、1つ以上のXORゲートを用いて実施されてもよい。また、PtとEtとの乗算は、別のタイプの乗算器、例えば、混合器、ギルバートセル型乗算器などを用いて達成されてもよい。D級増幅器270は、ディジタル変調された信号Xtの増幅を行い、電力効率がよい。また、別のタイプおよび級classの増幅器を使って、ディジタル変調された信号を増幅してもよい。図2に戻って、電圧レギュレータ272は、D級増幅器270の供給電圧Vampを発生させるのに使用され得る。電圧レギュレータ272は、より高い電源電圧Vbatを受け取って、D級増幅器270に対してより低い増幅器供給電圧Vampを発生させ得る。電圧レギュレータ272は、電力効率を向上させるのに使用され得る。また、D級増幅器270からの最大出力信号レベルは、増幅器供給電圧Vampによって決定されるため、電圧レギュレータ272は、電力制御に使用することもできる。また、電圧レギュレータ272は省かれてもよい。図10は、複数状態増幅器274aの回路図を示し、これは、図3の増幅器274の一実施形態である。増幅器274aは、図3のFIRフィルタ234からのMビットのエンベロープ信号Etによって選択され得る2M個の利得状態を有する。増幅器274aは、M対のカスケード結合されたNチャネルFETN-FET1012aおよび1014a乃至1012mおよび1014mを含む。下位のN-FET1014a乃至1014mのソースは、回路接地に結合されており、これらのゲートは、減衰器256から位相変調された信号Ptを受信し、これらのドレインは、それぞれ、上位のN-FET1012a乃至1012mのソースに結合されている。N-FET1012a乃至1012mのゲートは、Mビットのエンベロープ信号Etを受信し、これらのドレインは、ドレイン相互に、さらに加算ノードAに結合されている。インピーダンス整合素子1016は、ノードAと電源VDDとの間に結合されている。インピーダンス整合素子1018は、ノードAと増幅器274aの出力との間に結合されている。素子1016および1018は、外部負荷インピーダンスのインピーダンス整合を提供し、インダクタ、コンデンサ、抵抗器、などを備えていてもよい。M対のN-FETは、図10に示すように2値加重されてもよい。この場合、N-FET1012aおよび1014aは、N-FET1012bおよび1014bの半分のサイズであり、N-FET1012bおよび1014bは、1012cおよび1014cの半分のサイズであり、1012cおよび1014cは、1012dおよび1014dの半分のサイズであり、以下同様である。また、2M個の利得状態の整合を向上させるために、Mビットの一部例えば、所定数の上位のビットまたは全部に、同サイズの温度計加重のN-FETが使用されてもよい。増幅器274aは、以下のように動作する。各ビットiなお、i=a、mについて、Eitがロジックハイにある場合、N-FET1012iはオンになり、N-FET1014iのドレイン電流は、加算ノードAに、したがって増幅器出力に送られる。逆に、Eitがロジックローにある場合、N-FET1012iはオフになり、N-FET1014iのドレイン電流は、加算ノードAに流れるのを妨げられる。N-FET1014a乃至1014mは、飽和領域で動作するようにサイズ調整される。N-FET1014a乃至1014mのゲートは、一定の振幅を有する位相変調された信号Ptを受信するため、N-FET1014a乃至1014mの直線性は重要ではない。本明細書で説明しているディジタル送信機は、位相偏移変調phaseshiftkeyingPSK、2位相偏移変調binaryPSKBPSK、4位相偏移変調quadraturePSKQPSK、直交振幅変調quadratureamplitudemodulationQAM、連続位相変調continuousphasemodulationCPM、ガウス型最小偏移変調GaussianminimumshiftkeyingGMSK、直交周波数分割多重orthogonalfrequencydivisionmultiplexOFDM、インターリーブ周波数分割多元接続interleavedFDMAIFDMA、局所的IFDMAlocalizedIFDMALFDMA、などを含むこれらに限定されない、様々なシングルキャリアおよびマルチキャリアの変調技術に使用され得る。これらの変調技術は、当分野で周知である。また、ディジタル送信機は、様々なシステムおよび用途に使用され得る。例えば、ディジタル送信機は、符号分割多元接続codedivisionmultipleaccessCDMAシステム、時分割多元接続timedivisionmultipleaccessTDMAシステム、周波数分割多元接続frequencydivisionmultipleaccessFDMAシステム、直交周波数分割多元接続orthogonalfrequencydivisionmultipleaccessOFDMAシステム、グローバルシステムフォーモバイルコミュニケーションズGlobalSystemforMobileCommunicationsGSM登録商標システム、多入力多出力multipleinputmultipleoutputMIMOシステム、無線LANlocalareanetwork、などといった無線通信システムにおいて使用され得る。CDMAシステムは、cmda2000、広帯域CDMAW-CDMA、または他の何らかの無線接続技術を利用してもよい。また、ディジタル送信機は、例えば、824乃至894MHzのセルラ帯域、1850乃至1990MHzのパーソナル通信システムPCS帯域、1710乃至1880MHzのディジタルセルラシステムDCS帯域、890乃至960MHzのGSM900帯域、1920乃至2170MHzのIMT-2000InternationalMobileTelecommunications2000帯域、411乃至493MHzのCDMA450帯域、832乃至925MHzのJCDMA帯域、1750乃至1870MHzのKPCS帯域、などといった様々な周波数帯域にも使用され得る。VCO252は、例えば、セルラ帯域の4倍、PCS帯域の2倍、などの、所望のRFチャネルの周波数の1倍または複数倍で動作してもよい。ディジタル送信機は、1つ以上の集積回路integratedcircuitIC、特定用途向け集積回路applicationspecificintegratedcircuitASIC、ディジタル信号プロセッサdigitalsignalprocessorDSP、ディジタル信号処理装置digitalsignalprocessingdeviceDSPD、プログラマブルロジックデバイスprogrammablelogicdevicePLD、フィールドプログラマブルゲートアレイfieldprogrammablegatearrayFPGA、および/または本明細書で説明されている機能を実行するように設計された他の電子デバイス内に構成されてもよい。また、ディジタル送信機は、相補形金属酸化膜半導体complementarymetaloxidesemiconductorCMOS、N-MOS、P-MOS、バイポーラCMOSBi-CMOS、バイポーラ、などといった様々なICプロセス技術で製造されてもよい。CMOS技術では、同じICダイ上にN-FETデバイスおよびP-FETデバイスの両方を製造することができるが、N-MOS技術では、N-FETデバイスだけしか製造することができず、P-MOS技術では、P-FETデバイスだけしか製造することができない。ディジタル送信機は、任意のデバイスサイズ技術130ナノメートルnm、65nm、30nm、などを使って製造されてもよい。ディジタル送信機は、一般に、ICプロセス技術の形状がより小型化するに従ってより有利になる。開示された実施形態の以上の説明は、当業者が本発明を製作し、または使用することを可能にするために提示されている。これらの実施形態への様々な変更は、当業者には容易に明らかになり、本明細書で定義されている一般的な原理は、本発明の精神または範囲を逸脱することなく、別の実施形態にも適用され得る。したがって、本発明は、本明細書に示されている実施形態に限定すべきではなく、本発明には、本明細書で開示する原理および新規の特徴に矛盾しない最も広い範囲が許容されるべきである。