半導体層5及び金属層7を備える半導体構造を製造するための方法であって、a欠陥及び/又は転位11a、11b、11cを含む半導体層5を準備するステップと、b前記欠陥及び/又は転位11a、11b、11cの1つ以上の位置で材料を除去し、それによって、前記半導体層5内に穴13a、13b、13cを形成するステップと、c前記穴13a、13b、13cを不動態化するステップと、d前記半導体層5の上に前記金属層7を設けるステップと、を含む、方法。前記不動態化するステップcは、前記穴を誘電材料15で少なくとも部分的に充填するステップを含む、請求項1に記載の方法。前記材料を除去するステップbは、前記欠陥及び/又は転位11a、11b、11cの1つ以上の位置で優先的に前記半導体層5の表面をエッチングするステップを含む、請求項1又は2に記載の方法。前記誘電材料15は、シリコン酸化物、シリコン窒化物及びそれらの混合物のいずれか1つから選択される、請求項2又は3に記載の方法。前記誘電材料15は、ステップbにおいて形成された前記穴13a、13b、13cを完全に充填する、請求項2~4のいずれか一項に記載の方法。ステップcの後かつステップdの前に、前記半導体層5の前記表面を研磨するステップeを更に含む、請求項1~5のいずれか一項に記載の方法。前記金属層は、物理気相成長PVD、スパッタリング及び化学気相成長のいずれか1つによって設けられる、請求項1~6のいずれか一項に記載の方法。前記半導体層5は、GaN、シリコン、ストレインドシリコン、ゲルマニウム、SiGe、又はIII‐V材料、III/N材料、GaN、InGaN、AlGaN、AlGaInN等のような二元若しくは三元若しくは四元合金のいずれか1つから選択され、前記金属層は、Al、Au、Pt、クロム、パラジウム、タングステン、モリブデン又はそれらと同じものからのシリサイド、多結晶若しくは非結晶材料、及びそれらの合金又は組み合わせのいずれか1つから選択される、請求項7に記載の方法。半導体層5と、前記半導体層5の上に設けられた金属層7と、を備える半導体構造であって、誘電材料15で少なくとも部分的に充填された穴が、前記半導体層5内に存在している、半導体構造。前記金属層7は前記半導体層5上に設けられ、前記穴は前記金属層7との界面まで延びる、請求項9に記載の半導体構造。前記誘電材料15は、シリコン酸化物、シリコン窒化物及びそれらの混合物のいずれか1つから選択される、請求項9又は10に記載の半導体構造。前記穴は、前記誘電材料15で完全に充填される、請求項9~11のいずれか一項に記載の半導体構造。前記誘電材料で充填された前記穴は、前記半導体層における転位及び/又は欠陥の頂部上に配置される、請求項9~11のいずれか一項に記載の半導体構造。請求項9~13のいずれか一項に記載の前記半導体構造、特に、ショットキーダイオードを使用するデバイス。図1a~図1eは、本発明の第1の実施形態に係る半導体構造を製造するための方法を例示する。図1aは、出発半導体構造1の断面図を例示する。半導体構造1は、基板3と、基板3の上に設けられた半導体層5と、を備える。バッファ層などのような更なる層が、基板3と半導体層5との間に存在してもよい。この実施形態における基板3は、半導体層5のエピタキシャル成長のための出発材料として働き、例えば、SiC若しくはサファイア基板等である。半導体層5は、半導体材料、好適にはGaNでできているが、また、シリコン、ストレインドシリコン、ゲルマニウム、SiGe又は例えばIII-V材料、III/N材料、GaN、InGaN、AlGaN、AlGaInN等のような二元若しくは三元若しくは四元合金などででき得る。半導体層5は、エピタキシャル成長工程によって、基板3の上に設けられ得、或いは、そうではない場合には、例えば、層転写及び同様のものによって、基板3の上に設けられ得る。層転写の場合には、半導体層5は、SmartCut登録商標技術に従うイオン種の注入によってバルク基板から切り離され得、基板3に接着され得る。半導体層5はまた、転写の前に種基板上のエピタキシーによって成長されてもよい。ある変形によれば、基板3はまた、種層として使用されることになる転写されたGaN層を備えるサファイア基板に対応する、GaNOS基板のような、転写された層を備える基板とすることもできる。この種の基板は、所望の特性、例えば電気若しくは熱伝導率などに応じて、転写された層と基板との間の接着層として金属層又は隔離層を備えることができる。基板3はまた、テンプレート基板、例えば薄いGaN層がサファイア基板の上に成長されたサファイア基板とすることもできる。この実施形態では、半導体層5は、n型又はp型ドーパントでドープされる。半導体層5は、用途に応じて、低い又は高い投与量のドーパントでドープされ得る。図1aに例示されるような半導体層5は、複数の欠陥及び/又は転位11a~11cを含む。半導体層5における欠陥及び/又は転位11a~11cは、基板3若しくは種基板の材料に対する結晶格子不整合或いは異なる熱膨張係数に起因し得る。本発明のある実施形態では、欠陥及び/又は転位11b~11dは、例えば、基板3の材料と半導体層5の材料との間の結晶並びに/或いは物理特性不整合に起因して、基板3と半導体層5との間の付近における領域3aで発生し得、欠陥11aは、ループ転位に起因して発生し得る。欠陥及び/又は転位11a~11dは、半導体層5の表面まで半導体層5の厚さ方向に沿って続き得る並びに/或いは広がり得る。欠陥及び/又は転位11a~11dは、典型的には、半導体層5の露出された表面13まで延びる。露出された表面13は、典型的には、GaNなどのIII‐N材料の場合、1×107cm-2までの表面欠陥及び/又は転位密度を有する。Si又はGe材料の場合、あるいはSi1yGey合金、ここで、y>0.2の場合、欠陥密度は、1×106cm-2よりも少ない。しかしながら、これらの値は、以下に説明されることになるように、層5の厚さに強く依存する。本発明は、実際には層の厚さと相関関係にある一定の転位密度よりも少ないことが興味対象である。実際、層の厚さに応じて、エッチングすることによって形成される穴のサイズは、多かれ少なかれ重要であり、穴の全体は半導体の総表面をカバーすることができ、その結果、半導体材料を再度見付けるために一定の高さまで材料を研磨する必要があることになる。典型的には、層が500nmの厚さを有するGaNであるとき、エッチング後の穴は、約1μmの直径を有する。この場合において、GaN層への不必要な研磨を防止するようにGaN材料を表面13で有するために、材料は、1e7/cm2より少ない転位密度を呈するべきである。層が100nmの厚さを有する場合、穴は、200nmの寸法を有することになり、転位密度は、1e8/cm2までになり得る。欠陥密度は、典型的には、原子間力顕微鏡法、光学顕微鏡法、走査電子顕微鏡法及び透過電子顕微鏡法を含む当技術分野において既知の方法によって測定される。本実施形態によれば、欠陥密度を測定するための好適な方法は、透過電子顕微鏡法TEMによるものである。そのような欠陥及び/又は転位11a~11dは、例えば、降伏電圧、漏れ電流に関して半導体デバイス構造1の性能を妨害し、更に、露出された表面13の品質に悪影響を及ぼす。図1bは、半導体層5の露出された表面13から出発して材料を除去するステップを例示する。材料は、欠陥及び/又は転位11a~11dの1つ以上の位置で除去される。材料は、例えばIII‐N及びシリコン材料の場合、例えば、HClなどを使用する選択的又は優先的エッチングによって、除去され得る。そのようなエッチングは、露出された表面13の上に複数のエッチングされた領域13a~13dを生成する。本発明のある実施形態によれば、材料除去ステップは、欠陥及び/又は転位11a~11dが露出された表面13の付近から除去されるまで少なくとも実行される。それ故、高電界領域は、本質的に欠陥及び/又は転位が無い。これは、ブレークスルー電圧特性及び漏れ電流特性が最適化されるので、半導体デバイスの性能の改善をもたらす。領域13a~13dを形成するためにエッチングを受けて露出された表面13は、次いで、更なるデバイス製造ステップのために保護被覆されることになる。図1cは、領域13a~13dを誘電体層又は誘電材料15で充填するステップを例示する。ある変形によれば、充填は部分的であり得る。穴を充填するために、誘電体15は、領域13a~13cが誘電材料15で少なくとも部分的に充填されるように、露出された表面13上に堆積される。誘電材料の充填は、穴の表面開口を塞ぐように、また、穴の壁の任意の露出された部分を覆うように半導体層5の露出された表面13上に誘電材料を、化学気相成長CVD、プラズマ促進化学気相成長PECVD、低圧化学気相成長LPCVDのいずれか1つを使用して堆積することによって、或いは、そうではない場合には、置くことによって、実行され得る。この実施形態では、誘電材料15は、用途に応じて、シリコン酸化物、シリコン窒化物及びそれらの混合物のいずれか1つから選択され得る。本発明のこの実施形態では、図1cに例示されるように、誘電材料15は、領域13a~13cを完全に充填する。その上、この実施形態における誘電材料15は、領域13a~13dを完全に充填するだけではなくて、厚さDまで半導体層5の上にもまた設けられる。厚さDは、光学的な偏光解析法及び同様のものなどの任意の既知の技法によって判断され得る。本実施形態によれば、厚さDは、半導体層5の表面13の高さを少なくとも取り戻すために、少なくとも図1cに示される穴の深さに実質的に等しい。図1dは、誘電材料15の表面17を研磨するステップを例示する。誘電材料15は、化学的機械研磨CMPなどの任意の従来の技法を使用して研磨される。誘電材料15は、半導体層5の上の余剰な誘電材料が除去されるように、また、領域13a~13dが残りの誘電材料15’によって充填されたままであるように、研磨される。半導体デバイス構造1の表面は、表面が、欠陥及び/又は転位11a~11dの無い並びに余剰な誘電材料の無い領域を含むように、研磨される。余剰な誘電材料は、露出された表面13上に堆積された誘電材料の部分ではあるが、穴の表面開口を塞がない誘電材料の部分に関するものである。余剰な誘電材料は、研磨ステップの間に除去される。表面平滑化工程はまた、露出された表面13上でも実行され得る。研磨ステップ後で金属層7の堆積前の表面13の最終的な粗さは、例えば、5×5マイクロメートルのスキャン上で、GaNのようなIII‐N材料の場合には約数ナノメートルであり、Si、SiGe材料の場合には1nmよりも小さい。半導体構造1’は、図1dに例示されるように、半導体層5を通って延びる領域13a~13dからの欠陥及び/又は転位の除去に起因して、図1aに例示された半導体構造1に比べると、より少ない欠陥及び/又は転位を有する。更に、半導体構造1’は、誘電材料15を用いる半導体層5の表面の不動態化に起因して改善された電気的品質を有する。図1eは、欠陥の無い半導体層5の上に金属層7を設け、それによって、半導体‐金属接合を形成するステップを例示する。保護被覆穴を有することで、半導体層と金属層との間の界面領域における漏れ電流が低減され得、特に、その界面の付近で、改善された降伏電圧特性が取得され得る。本発明によれば、半導体構造は、半導体層5及び金属層7が半導体‐金属接合を形成するショットキー障壁ダイオードを備える。それ故、このショットキーダイオードを用いて、漏れ電流は低減され得、それによって、改善された高電界特性を備えるデバイスを可能にする。好適には、金属層7は、Al、Au、Pt、クロム、パラジウム、タングステン、モリブデン又はそれらと同じものからのシリサイド、例えばSiPt2、及びそれらの合金又は組み合わせ、並びに半導体材料に対する適切なショットキー障壁及び付着力を有する他の金属のいずれか1つから選択され得る。金属層はまた、多結晶又は非結晶材料とすることもできる。金属層は、例えば、物理気相成長PVD、スパッタリング、化学気相成長CVD及び同様のものによって、堆積され得る。好適には、基板3は、半導体層5から除去されるか切り離され、また、その基板3がその後の用途について適正な特性を呈さない場合、再生される。種々の実施形態の個々の特徴は、発明の実施形態の更なる変形に到達するように互いに独立して組み合わされ得る。本発明の実施形態は、金属層が設けられる前に半導体層の表面から欠陥及び/又は転位が除去されるときに、降伏電圧に関して改善された性能が観測され得るという利点をもたらす。更に、漏れ電流の低減は、金属層と半導体層との間の界面の付近で観測され得る。