差動入力段と、出力増幅段と、電流制御回路と、入力端子と、出力端子と、第1乃至第4の電源端子と、を備えた出力回路であって、前記差動入力段は、前記入力端子の入力信号と前記出力端子の出力信号を差動で入力するトランジスタ対を備えた第1の差動対と、前記第1の差動対を駆動する第1の電流源と、前記第1の電源端子と第1及び第2のノード間に接続され、前記第1の差動対の出力電流を受ける第1導電型のトランジスタ対を含む第1のカレントミラーと、前記第2の電源端子と第3及び第4のノード間に接続された第2導電型のトランジスタ対を含む第2のカレントミラーと、前記第1のカレントミラーの入力が接続された前記第2のノードと前記第2のカレントミラーの入力が接続された前記第4のノード間に接続された第1の連絡回路と、前記第1のカレントミラーの出力が接続された前記第1のノードと前記第2のカレントミラーの出力が接続された前記第3のノード間に接続された第2の連絡回路と、を備え、前記出力増幅段は、前記第3の電源端子と前記出力端子との間に接続され、制御端子が前記第1のノードに接続された第1導電型の第1のトランジスタと、前記第4の電源端子と前記出力端子との間に接続され、制御端子が前記第3のノードに接続された第2導電型の第2のトランジスタと、を備え、前記電流制御回路は、前記第1の電源端子と前記第2のカレントミラーの間に接続される第2の電流源を有し、前記入力端子の入力電圧と前記出力端子の出力電圧を比較し、前記入力電圧が前記出力電圧よりも予め定められた第1の所定値以上高いか否かに応じて、前記第2の電流源を活性化させて前記第2の電流源からの電流を前記第2のカレントミラーの入力側の電流に結合させるか、前記第2の電流源を非活性化させる、ように切替制御する第1の回路と、前記第2の電源端子と前記第1のカレントミラーの間に接続される第3の電流源を有し、前記入力端子の入力電圧と前記出力端子の出力電圧を比較し、前記入力電圧が前記出力電圧よりも予め定められた第2の所定値以上低いか否かに応じて、前記第3の電流源を活性化させて前記第3の電流源からの電流を前記第1のカレントミラーの入力側の電流に結合させるか、前記第3の電流源を非活性化させる、ように切替制御する第2の回路と、のうち少なくとも一方を含む、ことを特徴とする出力回路。前記電流制御回路において、前記第1の回路が、前記第1の電源端子と前記第2のカレントミラーの入力側の所定のノードとの間に直列形態に接続される前記第2の電流源と第1のスイッチを備え、前記第1のスイッチは、前記入力電圧が前記出力電圧よりも前記第1の所定値以上高いか否かに応じて、それぞれオンとオフに設定され、前記第2の回路が、前記第2の電源端子と前記第1のカレントミラーの入力側の所定のノードとの間に直列形態に接続される前記第3の電流源と第2のスイッチを備え、前記第2のスイッチは、前記入力電圧が前記出力電圧より前記第2の所定値以上低いか否かに応じて、それぞれオンとオフに設定される、ことを特徴とする請求項1記載の出力回路。前記電流制御回路において、前記第1の回路が、前記第1の電源端子に一端が共通に接続された前記第1の負荷素子及び前記第2の電流源と、前記出力端子に接続された第1端子と、前記第1の負荷素子の他端に接続された第2端子と、前記入力端子に接続された制御端子を有する第2導電型の第3のトランジスタと、前記第2の電流源の他端に接続された第1端子と、前記第2のカレントミラーの入力側の予め定められたノードに接続された第2端子と、前記第1の負荷素子の他端と前記第3のトランジスタの第2端子との接続点に接続された制御端子とを有する第1導電型の第4のトランジスタと、を備え、前記第2の回路が、前記第2の電源端子に一端が共通に接続された前記第2の負荷素子及び前記第3の電流源と、前記出力端子に接続された第1端子と、前記第2の負荷素子の他端に接続された第2端子と、前記入力端子に接続された制御端子を有する第1導電型の第5のトランジスタと、前記第3の電流源の他端に接続された第1端子と、前記第1のカレントミラーの入力側の予め定められたノードに接続された第2端子と、前記第2の負荷素子の他端と前記第5のトランジスタの第2端子との接続点に接続された制御端子とを有する第2導電型の第6のトランジスタと、を備えている、ことを特徴とする請求項1記載の出力回路。差動入力段と、出力増幅段と、電流制御回路と、入力端子と、出力端子と、第1乃至第4の電源端子を備えた出力回路であって、前記差動入力段は、前記入力端子の入力信号と前記出力端子の出力信号を差動で入力するトランジスタ対を備えた第1の差動対と、前記第1の差動対を駆動する第1の電流源と、前記第1の電源端子と第1及び第2のノード間に接続され、前記第1の差動対の出力電流を受ける第1導電型のトランジスタ対を含む第1のカレントミラーと、前記第2の電源端子と第3及び第4のノード間に接続された第2導電型のトランジスタ対を含む第2のカレントミラーと、前記第1のカレントミラーの入力が接続された前記第2のノードと前記第2のカレントミラーの入力が接続された前記第4のノード間に接続された第1の連絡回路と、前記第1のカレントミラーの出力が接続された前記第1のノードと前記第2のカレントミラーの出力が接続された前記第3のノード間に接続された第2の連絡回路と、を備え、前記出力増幅段は、前記第3の電源端子と前記出力端子との間に接続され、制御端子が前記第1のノードに接続された第1導電型の第1のトランジスタと、前記出力端子と前記第4の電源端子との間に接続され、制御端子が前記第3のノードに接続された第2導電型の第2のトランジスタと、を備え、前記電流制御回路は、前記第1の電源端子に一端が共通に接続された前記第1の負荷素子及び第2の電流源と、前記出力端子に接続された第1端子と、前記第1の負荷素子の他端に接続された第2端子と、前記入力端子に接続された制御端子を有する第2導電型の第3のトランジスタと、前記第2の電流源の他端に接続された第1端子と、前記第2のカレントミラーの入力側の予め定められたノードに接続された第2端子と、前記第1の負荷素子の他端と前記第3のトランジスタの第2端子との接続点に接続された制御端子とを有する第1導電型の第4のトランジスタと、前記第2の電源端子に一端が共通に接続された前記第2の負荷素子及び第3の電流源と、前記出力端子に接続された第1端子と、前記第2の負荷素子の他端に接続された第2端子と、前記入力端子に接続された制御端子とを有する第1導電型の第5のトランジスタと、前記第3の電流源の他端に接続された第1端子と、前記第1のカレントミラーの入力側の予め定められたノードに接続された第2端子と、前記第2の負荷素子の他端と前記第5のトランジスタの第2端子との接続点に接続された制御端子とを有する第2導電型の第6のトランジスタと、を含む、ことを特徴とする出力回路。前記第1のカレントミラーが、前記第1導電型のトランジスタ対として、前記第1の電源端子に第1端子が共通に接続され、制御端子同士が接続された第1導電型の1段目のトランジスタ対と、第1導電型の前記1段目のトランジスタ対の第2端子に第1端子がそれぞれ接続され、第2端子が前記第1のノードと前記第2のノードとにそれぞれ接続され、制御端子同士が接続された第1導電型の2段目のトランジスタ対と、を備え、前記第2のノードに接続する第1導電型の前記2段目のトランジスタ対の一方のトランジスタの第2端子は、第1導電型の前記1段目トランジスタ対の制御端子に接続され、前記第1の差動対の出力対は、第1導電型の前記1段目のトランジスタ対と前記2段目のトランジスタ対の接続点対にそれぞれ接続されている、ことを特徴とする請求項1乃至4のいずれか1項に記載の出力回路。前記第2のカレントミラーが、前記第2導電型のトランジスタ対として、前記第2の電源端子に第1端子が共通に接続され、制御端子同士が接続された第2導電型の1段目トランジスタ対と、第2導電型の前記1段目のトランジスタ対の第2端子に第1端子がそれぞれ接続され、第2端子が前記第3のノードと前記第4のノードとにそれぞれ接続され、制御端子同士が接続された第2導電型の2段目のトランジスタ対と、備え、前記第4のノードに接続する前記第2導電型の前記2段目のトランジスタ対の一方のトランジスタの第2端子は、前記第2導電型の前記1段目のトランジスタ対の制御端子に接続されている、ことを特徴とする請求項1乃至5のいずれか1項に記載の出力回路。前記差動入力段は、入力対が前記第1の差動対の入力対と共通接続され、出力対が前記第2のカレントミラーの入力側と出力側の所定のノードにそれぞれ接続された前記第1の差動対と逆導電型のトランジスタ対を備えた第2の差動対と、前記第2の差動対を駆動する第4の電流源と、をさらに備えている、ことを特徴とする請求項1乃至4のいずれか1項に記載の出力回路。前記第1のカレントミラーが、前記第1導電型のトランジスタ対として、前記第1の電源端子に第1端子が共通に接続され、制御端子同士が接続された第1導電型の1段目のトランジスタ対と、第1導電型の前記1段目のトランジスタ対の第2端子に第1端子がそれぞれ接続され、第2端子が前記第1のノードと前記第2のノードとにそれぞれ接続され、制御端子同士が接続された第1導電型の2段目のトランジスタ対と、を備え、前記第2のノードに接続する第1導電型の前記2段目のトランジスタ対の一方のトランジスタの第2端子は、第1導電型の前記1段目のトランジスタ対の制御端子に接続され、前記第1の差動対の出力対は、第1導電型の前記1段目のトランジスタ対と前記2段目のトランジスタ対の接続点対にそれぞれ接続され、前記第2のカレントミラーが、前記第2導電型のトランジスタ対として、前記第2の電源端子に第1端子が共通に接続され、制御端子同士が接続された第2導電型の1段目のトランジスタ対と、第2導電型の前記1段目のトランジスタ対の第2端子に第1端子がそれぞれ接続され、第2端子が、前記第3のノードと前記第4のノードとにそれぞれ接続され、制御端同士子が接続された第2導電型の2段目のトランジスタ対と、備え、前記第4のノードに接続する第2導電型の前記2段目のトランジスタ対の一方のトランジスタの第2端子は、第2導電型の前記1段目のトランジスタ対の制御端子に接続され、前記第2の差動対の出力対は、第2導電型の前記1段目のトランジスタ対と前記2段目のトランジスタ対の接続点対にそれぞれ接続されている、ことを特徴とする請求項7記載の出力回路。前記第1導電型の第4のトランジスタの第2端子が、前記第2のカレントミラーの入力が接続する前記第4のノードに接続され、前記第2導電型の第6のトランジスタの第2端子が、前記第1のカレントミラーの入力が接続する前記第2のノードに接続されている、ことを特徴とする請求項3乃至8のいずれか1項に記載の出力回路。前記第1導電型の第4のトランジスタの第2端子が、前記第4のノードに接続する第2導電型の前記2段目のトランジスタ対の一方のトランジスタの第1端子に接続されている、ことを特徴とする請求項6又は8記載の出力回路。前記第2導電型の第6のトランジスタの第2端子が、前記第2のノードに接続する第1導電型の前記2段目のトランジスタ対の一方のトランジスタの第1端子に接続されている、ことを特徴とする請求項5又は8記載の出力回路。前記第1及び第2の負荷素子が、それぞれ、電流源を含む、ことを特徴とする請求項3又は4記載の出力回路。前記第1及び第2の負荷素子が、それぞれダイオードを含む、ことを特徴とする請求項3又は4記載の出力回路。前記第1及び第2の負荷素子が、それぞれ抵抗素子を含む、ことを特徴とする請求項3又は4記載の出力回路。前記入力端子に加えて、N-1個だし、Nは2以上の整数の入力端子をさらに備え、前記差動入力段が、前記第1の差動対及び前記第1の電流源に加えて、前記第1の差動対と出力対が共通に接続された、前記第1の差動対と同一極性のN-1個の差動対と、前記N-1個の差動対をそれぞれ駆動するN-1個の電流源と、をさらに備え、前記第1の差動対の入力対の一方は前記入力端子に接続され、前記N-1個の差動対の入力対の一方は前記N-1個の入力端子にそれぞれ接続され、前記N-1個の差動対の入力対の他方は、前記第1の差動対の入力対の他方とともに共通に前記出力端子に接続されている、ことを特徴とする請求項1又は4記載の出力回路。前記第1の差動対のトランジスタ対が第1導電型である、ことを特徴とする請求項1、4、7、15のいずれか1項に記載の出力回路。前記第1の差動対のトランジスタ対が第2導電型である、ことを特徴とする請求項1、4、7、15のいずれか1項に記載の出力回路。前記第1の連絡回路が、電流源を備え、前記第2の連絡回路が、前記第1のノードと前記第3のノード間に接続され制御端子に第1のバイアス電圧を受ける第1導電型のトランジスタと、前記第1のノードと前記第3のノード間に接続され制御端子に第2のバイアス電圧を受ける第2導電型のトランジスタと、を備えている、ことを特徴とする請求項1又は4記載の出力回路。参照電圧を受け、入力された映像データをデコードして前記映像データに対応する電圧を出力するデコーダと、前記デコーダの出力電圧を入力端子より受け、出力端子がデータ線に接続される出力回路であって、請求項1乃至18のいずれか1項に記載の出力回路と、を備えたデータドライバ。請求項19記載のデータドライバを備えた表示装置。差動入力段と、出力増幅段と、電流制御回路と、入力端子と、出力端子、第1乃至第4の電源端子と、を備えた出力回路であって、前記差動入力段は、前記入力端子の入力信号と前記出力端子の出力信号を差動で入力するトランジスタ対を備えた第1の差動対と、前記第1の差動対を駆動する第1の電流源と、前記第1の電源端子と第1及び第2のノード間に接続され、前記第1の差動対の出力電流を受ける第1導電型のトランジスタ対を含む第1のカレントミラーと、前記第2の電源端子と第3及び第4のノード間に接続された第2導電型のトランジスタ対を含む第2のカレントミラーと、前記第1のカレントミラーの入力が接続された前記第2のノードと前記第2のカレントミラーの入力が接続された前記第4のノード間に接続された第1の連絡回路と、前記第1のカレントミラーの出力が接続された前記第1のノードと前記第2のカレントミラーの出力が接続された前記第3のノード間に接続された第2の連絡回路と、を備え、前記出力増幅段は、前記第3の電源端子と前記出力端子との間に接続され、制御端子が前記第1のノードに接続された第1導電型の第1のトランジスタと、前記第4の電源端子と前記出力端子との間に接続され、制御端子が前記第3のノードに接続された第2導電型の第2のトランジスタと、を備え、前記電流制御回路は、前記第1の電源端子と前記第1のカレントミラーの間に接続される第2の電流源を有し、前記入力端子の入力電圧と前記出力端子の出力電圧を比較し、前記入力電圧が前記出力電圧よりも予め定められた第1の所定値以上高いか否かに応じて、前記第2の電流源を活性化させて前記第2の電流源からの電流を前記第1のカレントミラーの入力側の電流に結合させるか、前記第2の電流源を非活性化させる、ように切替制御する第1の回路と、前記第2の電源端子と前記第2のカレントミラーの間に接続される第3の電流源を有し、前記入力端子の入力電圧と前記出力端子の出力電圧を比較し、前記入力電圧が前記出力電圧よりも予め定められた第2の所定値以上低いか否かに応じて、前記第3の電流源を活性化させて前記第3の電流源からの電流を前記第2のカレントミラーの入力側の電流に結合させるか、前記第3の電流源を非活性化させる、ように切替制御する第2の回路と、のうち少なくとも一方を含む、ことを特徴とする出力回路。前記電流制御回路において、前記第1の回路が、前記第1の電源端子と前記第1のカレントミラーの入力側の所定のノードとの間に直列形態に接続される前記第2の電流源と第1のスイッチを備え、前記第1のスイッチは、前記入力電圧が前記出力電圧よりも前記第1の所定値以上高いか否かに応じて、それぞれオンとオフに設定され、前記第2の回路が、前記第2の電源端子と前記第2のカレントミラーの入力側の所定のノードとの間に直列形態に接続される前記第3の電流源と第2のスイッチを備え、前記第2のスイッチは、前記入力電圧が前記出力電圧より前記第2の所定値以上低いか否かに応じて、それぞれオンとオフに設定される、ことを特徴とする請求項21記載の出力回路。前記電流制御回路において、前記第1の回路が、前記第1の電源端子に一端が共通に接続された前記第1の負荷素子及び前記第2の電流源と、前記出力端子に接続された第1端子と、前記第1の負荷素子の他端に接続された第2端子と、前記入力端子に接続された制御端子とを有する第2導電型の第3のトランジスタと、前記第2の電流源の他端に接続された第1端子と、前記第1のカレントミラーの入力側の予め定められたノードに接続された第2端子と、前記第1の負荷素子の他端と前記第3のトランジスタの第2端子との接続点に接続された制御端子とを有する第1導電型の第4のトランジスタと、を備え、前記第2の回路が、前記第2の電源端子に一端が共通に接続された前記第2の負荷素子及び前記第3の電流源と、前記出力端子に接続された第1端子と、前記第2の負荷素子の他端に接続された第2端子と、前記入力端子に接続された制御端子とを有する第1導電型の第5のトランジスタと、前記第3の電流源の他端に接続された第1端子と、前記第2のカレントミラーの入力側の予め定められたノードに接続された第2端子と、前記第2の負荷素子の他端と前記第5のトランジスタの第2端子との接続点に接続された制御端子とを有する第2導電型の第6のトランジスタと、を備えている、ことを特徴とする請求項21記載の出力回路。差動入力段と、出力増幅段と、電流制御回路と、入力端子と、出力端子と、第1乃至第4の電源端子と、を備えた出力回路であって、前記差動入力段は、前記入力端子の入力信号と前記出力端子の出力信号を差動で入力するトランジスタ対を備えた第1の差動対と、前記第1の差動対を駆動する第1の電流源と、前記第1の電源端子と第1及び第2のノード間に接続され、前記第1の差動対の出力電流を受ける第1導電型のトランジスタ対を含む第1のカレントミラーと、前記第2の電源端子と第3及び第4のノード間に接続された第2導電型のトランジスタ対を含む第2のカレントミラーと、前記第1のカレントミラーの入力が接続された前記第2のノードと前記第2のカレントミラーの入力が接続された前記第4のノード間に接続された第1の連絡回路と、前記第1のカレントミラーの出力が接続された前記第1のノードと前記第2のカレントミラーの出力が接続された前記第3のノード間に接続された第2の連絡回路と、を備え、前記出力増幅段は、前記第3の電源端子と前記出力端子との間に接続され、制御端子が前記第1のノードに接続された第1導電型の第1のトランジスタと、前記出力端子と前記第4の電源端子との間に接続され、制御端子が前記第3のノードに接続された第2導電型の第2のトランジスタと、を備え、前記電流制御回路は、前記第1の電源端子に一端が共通に接続された前記第1の負荷素子及び第2の電流源と、前記出力端子に接続された第1端子と、前記第1の負荷素子の他端に接続された第2端子と、前記入力端子に接続された制御端子を有する第2導電型の第3のトランジスタと、前記第2の電流源の他端に接続された第1端子と、前記第1のカレントミラーの入力側の予め定められたノードに接続された第2端子と、前記第1の負荷素子の他端と前記第3のトランジスタの第2端子との接続点に接続された制御端子とを有する第1導電型の第4のトランジスタと、前記第2の電源端子に一端が共通に接続された前記第2の負荷素子及び第3の電流源と、前記出力端子に接続された第1端子と、前記第2の負荷素子の他端に接続された第2端子と、前記入力端子に接続された制御端子を有する第1導電型の第5のトランジスタと、前記第3の電流源の他端に接続された第1端子と、前記第2のカレントミラーの入力側の予め定められたノードに接続された第2端子と、前記第2の負荷素子の他端と前記第5のトランジスタの第2端子との接続点に接続された制御端子とを有する第2導電型の第6のトランジスタと、を含む、ことを特徴とする出力回路。前記第1のカレントミラーが、前記第1導電型のトランジスタ対として、前記第1の電源端子に第1端子が共通に接続され、制御端子同士が接続された第1導電型の1段目のトランジスタ対と、第1導電型の前記1段目のトランジスタ対の第2端子に第1端子がそれぞれ接続され、第2端子が前記第1のノードと前記第2のノードとにそれぞれ接続され、制御端子同士が接続された第1導電型の2段目のトランジスタ対と、を備え、前記第2のノードに接続する第1導電型の前記2段目のトランジスタ対の一方のトランジスタの第2端子は、第1導電型の前記1段目のトランジスタ対の制御端子に接続され、前記第1の差動対の出力対は、第1導電型の前記1段目のトランジスタ対と前記2段目のトランジスタ対の接続点対にそれぞれ接続されている、ことを特徴とする請求項21乃至24のいずれか1項に記載の出力回路。前記第2のカレントミラーが、前記第2導電型のトランジスタ対として、前記第2の電源端子に第1端子が共通に接続され、制御端子同士が接続された第2導電型の1段目のトランジスタ対と、第2導電型の前記1段目のトランジスタ対の第2端子に第1端子がそれぞれ接続され、第2端子が、前記第3のノードと前記第4のノードとにそれぞれ接続され、制御端子同士が接続された第2導電型の2段目のトランジスタ対と、備え、前記第4のノードに接続する前記第2導電型の前記2段目のトランジスタ対の一方のトランジスタの第2端子は、前記第2導電型の前記1段目のトランジスタ対の制御端子に接続されている、ことを特徴とする請求項21乃至25のいずれか1項に記載の出力回路。前記差動入力段は、入力対が前記第1の差動対の入力対と共通接続され、出力対が前記第2のカレントミラーの入力側と出力側の所定のノードにそれぞれ接続された前記第1の差動対と逆導電型のトランジスタ対を備えた第2の差動対と、前記第2の差動対を駆動する第4の電流源と、をさらに備えている、ことを特徴とする請求項21乃至24のいずれか1項に記載の出力回路。前記第1のカレントミラーが、前記第1導電型のトランジスタ対として、前記第1の電源端子に第1端子が共通に接続され、制御端子同士が接続された第1導電型の1段目のトランジスタ対と、第1導電型の前記1段目のトランジスタ対の第2端子に第1端子がそれぞれ接続され、第2端子が前記第1のノードと前記第2のノードとにそれぞれ接続され、制御端子同士が接続された第1導電型の2段目のトランジスタ対と、を備え、前記第2のノードに接続する第1導電型の前記2段目のトランジスタ対の一方のトランジスタの第2端子は、第1導電型の前記1段目のトランジスタ対の制御端子に接続され、前記第1の差動対の出力対は、第1導電型の前記1段目のトランジスタ対と前記2段目のトランジスタ対の接続点対にそれぞれ接続され、前記第2のカレントミラーが、前記第2導電型のトランジスタ対として、前記第2の電源端子に第1端子が共通に接続され、制御端子同士が接続された第2導電型の1段目のトランジスタ対と、第2導電型の前記1段目のトランジスタ対の第2端子に第1端子がそれぞれ接続され、第2端子が、前記第3のノードと前記第4のノードとにそれぞれ接続され、制御端同士子が接続された第2導電型の2段目のトランジスタ対と、備え、前記第4のノードに接続する第2導電型の前記2段目のトランジスタ対の一方のトランジスタの第2端子は、第2導電型の前記1段目のトランジスタ対の制御端子に接続され、前記第2の差動対の出力対は、第2導電型の前記1段目のトランジスタ対と前記2段目のトランジスタ対の接続点対にそれぞれ接続されている、ことを特徴とする請求項27記載の出力回路。前記第1導電型の第4のトランジスタの第2端子が、前記第1のカレントミラーの入力が接続する前記第2のノードに接続され、前記第2導電型の第6のトランジスタの第2端子が、前記第2のカレントミラーの入力が接続する前記第4のノードに接続されている、ことを特徴とする請求項3乃至7のいずれか1項に記載の出力回路。前記第1導電型の第4のトランジスタの第2端子が、前記第2のノードに接続する第1導電型の前記2段目のトランジスタ対の一方のトランジスタの第1端子に接続されている、ことを特徴とする請求項25又は28記載の出力回路。前記第2導電型の第6のトランジスタの第2端子が、前記第4のノードに接続する第2導電型の前記2段目のトランジスタ対の一方のトランジスタの第1端子に接続されている、ことを特徴とする請求項26又は28記載の出力回路。前記第1及び第2の負荷素子が、それぞれ、電流源を含む、ことを特徴とする請求項23又は24記載の出力回路。前記第1及び第2の負荷素子が、それぞれダイオードを含む、ことを特徴とする請求項23又は24記載の出力回路。前記第1及び第2の負荷素子が、それぞれ抵抗素子を含む、ことを特徴とする請求項23又は24記載の出力回路。前記入力端子に加えて、N-1個だし、Nは2以上の整数の入力端子をさらに備え、前記差動入力段が、前記第1の差動対及び前記第1の電流源に加えて、前記第1の差動対と出力対が共通に接続された、前記第1の差動対と同一極性のN-1個の差動対と、前記N-1個の差動対をそれぞれ駆動するN-1個の電流源と、をさらに備え、前記第1の差動対の入力対の一方は前記入力端子に接続され、前記N-1個の差動対の入力対の一方は前記N-1個の入力端子にそれぞれ接続され、前記N-1個の差動対の入力対の他方は、前記第1の差動対の入力対の他方と共通に前記出力端子に接続されている、ことを特徴とする請求項21又は24記載の出力回路。前記第1の差動対のトランジスタ対が第1導電型である、ことを特徴とする請求項21、24、27、35のいずれか1項に記載の出力回路。前記第1の差動対のトランジスタ対が第2導電型である、ことを特徴とする請求項21、24、27、35のいずれか1項に記載の出力回路。前記第1の連絡回路が、前記第2のノードと前記第4のノード間に並列に接続され、制御端子に第1のバイアス電圧と第2のバイアス電圧をそれぞれ受ける、第1導電型のトランジスタ及び第2導電型のトランジスタと、を備え、前記第2の連絡回路が、前記第1のノードと前記第3のノード間に並列に接続され、制御端子に第3のバイアス電圧と第4のバイアス電圧をそれぞれ受ける、第1導電型のトランジスタ及び第2導電型のトランジスタと、を備えている、ことを特徴とする請求項21又は24記載の出力回路。参照電圧を受け、入力された映像データをデコードして前記映像データに対応する電圧を出力するデコーダと、前記デコーダの出力電圧を入力端子より受け、出力端子がデータ線に接続される出力回路であって、請求項21乃至38のいずれか1項に記載の出力回路と、を備えたデータドライバ。請求項39記載のデータドライバを備えた表示装置。差動入力段と、出力増幅段と、電流制御回路と、入力端子と、出力端子と、第1乃至第4の電源端子と、を備えた出力回路であって、前記差動入力段は、前記入力端子の入力電圧と前記出力端子の出力電圧を差動で入力するトランジスタ対を備えた第1の差動対と、前記第1の差動対を駆動する第1の電流源と、前記第1の電源端子と第1及び第2のノード間に接続され、前記第1の差動対の出力電流を受ける第1導電型のトランジスタ対を含む第1のカレントミラーと、前記第2の電源端子と第3及び第4のノード間に接続された第2導電型のトランジスタ対を含む第2のカレントミラーと、前記第1のカレントミラーの入力が接続された前記第2のノードと前記第2のカレントミラーの入力が接続された前記第4のノード間に接続された第1の浮遊電流源回路と、前記第1のカレントミラーの出力が接続された前記第1のノードと前記第2のカレントミラーの出力が接続された前記第3のノード間に接続された第2の浮遊電流源回路と、を備え、前記出力増幅段は、前記第3の電源端子と前記出力端子との間に接続され、制御端子が前記第1のノードに接続された第1導電型の第1のトランジスタと、前記第4の電源端子と前記出力端子との間に接続され、制御端子が前記第3のノードに接続された第2導電型の第2のトランジスタと、を備え、前記電流制御回路は、前記第1の電源端子に接続される第2の電流源を有し、前記出力端子の出力電圧と前記第1の電源端子の電圧との電圧差が、前記入力端子の入力電圧と前記第1の電源端子の電圧との電圧差と比較して、予め定められた第1の所定値より大きいか否かに応じて、前記第2の電流源を活性化させて前記第2の電流源からの電流を、前記第1の浮遊電流源回路へ入力される側の電流又は前記第1の浮遊電流源回路から出力される側の電流の一方の電流に結合させるか、前記第2の電流源を非活性化させる、ように切替制御する第1の回路と、前記第2の電源端子間に接続される第3の電流源を有し、前記出力端子の出力電圧と前記第2の電源端子の電圧との電圧差が、前記入力端子の入力電圧と前記第2の電源端子の電圧との電圧差と比較して、予め定められた第2の所定値より大きいか否かに応じて、前記第3の電流源を活性化させて前記第3の電流源からの電流を、前記第1の浮遊電流源回路へ入力される側の電流又は前記第1の浮遊電流源回路から出力される側の電流の他方の電流に結合させるか、前記第3の電流源を非活性化させる、ように切替制御する第2の回路と、のうち少なくとも一方を含む、ことを特徴とする出力回路。以下に関連技術の分析を与える。図25に示す回路においては、出力端子OUTの電圧が急速に変化すると、位相補償容量83又は位相補償容量84の容量性カップリングにより、出力段80に、大きな貫通電流が流れる、という問題がある今回、本願発明者の分析により解明された課題。以下説明する。差動入力段50からの出力電流に応じた出力段80のトランジスタ81、82のゲート電圧の変化に関して、出力端子OUTの充電時には、出力段80のトランジスタ81、82のゲート電圧ノードN11、N13の電圧は、共に引き下げられる作用が生じ、位相補償容量83、84も出力端子電圧の変化に応じて、充放電が行われる。一方、出力端子OUTの放電時には、出力段80のトランジスタ81、82のゲート電圧ノードN11、N13の電圧は、共に、引き上げられる作用が生じ、位相補償容量83、84も出力端子電圧の変化に応じて充放電が行われる。しかし、制御回路90のNMOSトランジスタ93-1のオンによるPMOSトランジスタ94-7のオン動作、又は、PMOSトランジスタ93-2のオンによるNMOSトランジスタ94-8のオン動作による、出力段80のPMOSトランジスタ81又はNMOSトランジスタ82のゲートノードN11又はN13の電圧の変化は、差動入力段50からの出力電流に応じた出力段80のPMOSトランジスタ81、NMOSトランジスタ82のゲート電圧の変化よりも速く、出力段80のトランジスタ81、82の一方のゲート電圧変化のみしか作用しない差動入力段50からの出力電流に応じた出力端子の充電放電におけるトランジスタ81、82のゲート電圧が共に引き下げられる、あるいは共に引き上げられるという作用は生じない。このため、出力端子の充電時には、出力端子電圧の急速な変化に位相補償容量84の充放電が追随できず、位相補償容量84の容量性カップリングにより、出力段80のNMOSトランジスタ82のゲート電位N13の電位が上昇し、NMOSトランジスタ82がオンし導通し、出力段80のPMOSトランジスタ81、NMOSトランジスタ82に貫通電流が流れる。また、出力端子の放電時には、出力端子電圧の急速な変化に位相補償容量83の充放電が追随できず、位相補償容量83の容量性カップリングにより、出力段80のPMOSトランジスタ81のゲート電位が低下し、PMOSトランジスタ81がオンし、出力段80のPMOSトランジスタ81、NMOSトランジスタ82に貫通電流が流れる。このような貫通電流の発生を防ぐため、図25に示すように、出力段80のPMOSトランジスタ81、NMOSトランジスタ82のゲート電圧の変化に応じて動作する出力補助回路100が設けられている。例えば、入力端子INの電圧が出力端子OUTの電圧に対して、VDD側へ大きく変化するとき、制御回路90が動作して、出力段80のPMOSトランジスタ81のゲート電位が引き下げられ、出力端子OUTは、急速に入力端子INの電圧に近づけられる。出力端子OUTの急速な電圧上昇に伴い、位相補償容量84の容量性カップリングにより、出力段80のNMOSトランジスタ82のゲート電圧も上昇しようとする。図25において、仮に、出力補助回路100が存在しない場合、出力段80のNMOSトランジスタ82のゲート電圧が大きく上昇すると、出力段80には、電源VDDからVSSへ大きな貫通電流が発生することになる。これに対して、出力段80のPMOSトランジスタ81のゲート電位が引き下げられるとき、出力補助回路100のPMOSトランジスタ111がオンし、NMOSトランジスタ115のゲート電位を引き上げ、NMOSトランジスタ115ドレインが出力段80のトランジスタ82のゲートに接続され、ソースがダイオード接続されたNMOSトランジスタ116を介してVSSに接続されるをオンさせ、出力段80のNMOSトランジスタ82のゲート電位の上昇を抑えるように作用する。これにより、出力段80のNMOSトランジスタ82のオン導通は抑制され、出力段80の貫通電流を抑制する。一方、入力端子INの電圧がVSS側へ大きく変化するときには、出力段80のNMOSトランジスタ82のゲート電位が引き上げられるとき、出力補助回路100のNMOSトランジスタ112がオンし、PMOSトランジスタ114のゲート電位を下げ、Pchトランジスタ114をオンさせトランジスタ114はドレインが出力段80のPMOSのトランジスタ81のゲートに接続され、ソースがダイオード接続されたPMOSトランジスタ113を介して電源VDDに接続される、容量83の容量性カップリングによる出力段80のPMOSトランジスタ81のゲートの低下を抑制し、出力段80のPMOSトランジスタ81のオン導通は抑制され、出力段80の貫通電流を抑制する。また、出力補助回路100は、出力端子の充電及び放電に対応して出力段トランジスタ81、82のゲート電圧がそれぞれ変化したときに、差動入力段50の補助電流源53、54を活性化させるNMOSトランジスタ65-9、PMOSトランジスタ66-10を備えている。補助電流源53、54が活性化されると、容量83、84の充放電が加速される。すなわち、図25では、制御回路90及び出力補助回路100の動作に応じて、出力端子の充電時にトランジスタ65、66-10がオンとなり、差動入力段50の補助電流源53、54が共に活性化され、出力端子の放電時にトランジスタ66、65-9がオンとなり、差動入力段50の補助電流源53、54が共に活性化される。次に、図23を参照して、表示用データドライバの出力レンジについて説明する。なお、図23は、参考技術の課題を説明するために本願発明者により作成された図面である。図23Aは、LCDドライバの出力レンジを表す。VDD、VSSはそれぞれ高位側電源電圧、低位側電源電圧を表すVSSは一般にグランド電位=0V。LCDドライバは、電源電圧VDD及びVSSの中間付近の対向基板電極のコモン電圧COMに対して正極高電位側と負極低電位側の極性反転駆動を行う。図23Bは、アクティブマトリクス駆動電圧プログラム型のOLEDドライバの出力レンジを表す。OLEDドライバはLCDのような極性反転駆動はない。図23Bでは、出力レンジが、VSSVdif~VDDである例が示されている。電位差Vdifは、表示パネルに形成されたOLED素子が発光するに必要な電極間電位差や、OLED素子に供給する電流を制御する表示パネル上のトランジスタの閾値電圧による。図23Aの正極出力レンジを駆動するデータドライバの出力回路差動増幅器、及び、図23Bの出力レンジを駆動するデータドライバの出力回路差動増幅器は、共に出力レンジが高電位側のため、Pch差動段をもたないN型差動入力段のみの差動増幅器で駆動することも可能である。また、図23Aの負極出力レンジを駆動するデータドライバの出力回路差動増幅器は、出力レンジが低電位側のため、N型差動入力段をもたないPch差動段のみの差動増幅器で駆動することも可能である。差動段の導電型がPch又はNchの一方だけにできれば、差動増幅器を構成するトランジスタ数が削減され省面積低コストの効果がある。しかしながら、差動段の導電型がPch又はNchの一方だけの差動増幅器は、充電時及び放電時のデータ線駆動波形のスルーレートの対称性立ち上がり波形と立下り波形の単位時間当たりの出力電圧の変化量の符号が対称で絶対値が同等となることの実現が難しい。例えば、図25の出力回路において、P型差動入力段60A差動対61、62、電流源51を削除した場合、回路60Cは、補助電流源53の電流供給先P型差動入力段60Aがなくなるため、機能しなくなる。これにより、差動入力段50は、N型差動入力段60B及び第2補助電流源部60Dの作用のみとなる。このときN型差動入力段60Bの出力電流は、N型差動入力段60Bの差動対の一方のNMOSトランジスタ63のドレインノードN11に接続される出力段80のPMOSトランジスタ81のゲートや容量83には直接的に作用するが、ノードN13に接続される出力段80のNMOSトランジスタ82のゲートや容量84には、NMOSトランジスタ63のドレインノードN11とノードN13の間の抵抗74を介することで、間接的に作用する。したがって、N型差動入力段60Bの出力電流による増幅作用が充電と放電で非対称な作用となる。このためデータ線駆動波形は、立ち上がりと立ち下りで非対称になり易い。以上の分析から、上記した関連技術は、制御回路90、差動入力段50の補助電流源53、54や出力補助回路100の付加により、出力段の貫通電流を抑制して高スルーレート化することはできるが、追加のトランジスタの数が多く、面積が増加し、コストが大となる。また、差動段を単一導電型の構成とした場合、負荷容量出力端子に接続される容量性負荷の充電及び放電における駆動電圧波形の対称性の実現が難しい。したがって、本発明の目的は、高速動作に対応可能とし、消費電力を抑制可能とした出力回路と、該出力回路を備えたデータドライバ、及び、表示装置を提供することにある。また、本発明は、上記目的を達成するとともに、差動段を単一導電型に簡素化した構成においても、負荷容量の充電及び放電における出力電圧波形の対称性を実現する出力回路、及び該出力回路を備えたデータドライバ、及び表示装置を提供することにある。本発明によれば、特にこれらに制限されるものでないが、概略以下の構成とされる。なお、各要素の括弧内の参照符号は、あくまで本発明の理解を容易とするために、図面に対応させて付したものであり、本発明を限定するためのものとして解釈すべきものでないことは勿論である。本発明によれば、差動入力段170、130、140、150、160と、出力増幅段110と、電流制御回路120と、入力端子1と、出力端子2、第1乃至第4電源端子E1~E4を備えた出力回路が提供される。前記差動入力段は、第1の電流源113と、第1の電流源113で駆動され、入力端子1の入力信号VIと出力端子2の出力信号VOを差動で入力するトランジスタ対を備えた第1の差動対111、112と、第1電源端子E1と第1及び第2のノードN1、N2間に接続され、前記第1の差動対の出力電流を受ける第1導電型の第1のカレントミラー130と、第2電源端子E2と第3及び第4のノードN3、N4間に接続された第2導電型の第2のカレントミラー140と、前記第1のカレントミラーの入力が接続された前記第2のノードN2と前記第2のカレントミラーの入力が接続された前記第4のノードN4間に接続された第1の連絡回路150と、前記第1のカレントミラーの出力が接続された前記第1のノードN1と前記第2のカレントミラーの出力が接続された前記第3のノードN3間に接続された第2の連絡回路160と、を備えている。出力増幅段110は、第3電源端子E3と出力端子2と間に接続され、制御端子が前記第1のノードN1に接続された第1導電型の第1のトランジスタ101と、前記出力端子2と第4電源端子E4間に接続され、制御端子が前記第3のノードN3に接続された第2導電型N型の第2のトランジスタ102と、を備えている。本発明において、電流制御回路120は、前記第1の電源端子E1に接続された第2の電流源123を備え、前記出力端子2の出力電圧VOと前記第1の電源端子の電圧との電圧差が、前記入力端子1の前記入力電圧VIと前記第1の電源端子の電圧との電圧差と比較して、予め設定された第1の所定値トランジスタ103の閾値電圧より大きいか否かに応じて、前記第2の電流源123を活性化させて前記第2の電流源123からの電流I5を、前記第1の連絡回路150への入力側の電流、又は、前記第1の連絡回路150から出力される側の電流の一方の電流に加算結合させるか、前記第2の電流源123を非活性化させる、ように切替制御する第1の回路103、105、121と、前記第2電源端子E2に接続された第3の電流源124を備え、前記出力端子2の出力電圧VOと前記第2の電源端子の電圧との電圧差が、前記入力端子1の前記入力電圧V1と前記第2の電源端子の電圧との電圧差と比較して、予め定められた第2の所定値トランジスタ104の閾値電圧絶対値より大きいか否かに応じて、前記第3の電流源124を活性化させて前記第3の電流源124からの電流を、前記第1の連絡回路150への入力側の電流、又は、前記第1の連絡回路150から出力される側の電流の他方の電流に加算結合させるか、前記第3の電流源124を非活性させる、ように切替制御する第2の回路104、122、106と、のうち少なくとも一方を含む。本発明において、前記電流制御回路120は、前記第1電源端子E1に一端が接続された前記第1の負荷素子及び第2の電流源121、123と、前記出力端子2に接続された第1端子と、前記第1の負荷素子121の他端に接続された第2端子と、前記入力端子1に接続された制御端子を有する第2導電型の第3のトランジスタ103と、前記第2の電流源123の他端に接続された第1端子と、前記第2のカレントミラー140の入力側の予め定められたノードノードN4又はN4に第2端子が接続するトランジスタ143の第1端子に接続された第2端子と、前記第1の負荷素子121の他端と前記第3のトランジスタ103の第2端子との接続点3に接続された制御端子を有する第1導電型の第4のトランジスタ105と、前記第2の電源E2に一端が接続された前記第2の負荷素子及び第3の電流源122、124と、前記出力端子2に接続された第1端子と、前記第2の負荷素子122の他端に接続された第2端子と、前記入力端子1に接続された制御端子を有する第1導電型の第5のトランジスタ104と、前記第3の電流源124の他端に接続された第1端子と、前記第1のカレントミラー130の入力側の予め定められたノードノードN2又はN2に第2端子が接続するトランジスタ133の第1端子に接続された第2端子と、前記第2の負荷素子122の他端と前記第5のトランジスタ104の第2端子との接続点4に接続された制御端子を有する第2導電型の第6のトランジスタ106と、を備える。あるいは、前記電流制御回路120は、前記第1の電源端子E1に一端が接続された前記第1の負荷素子及び第2の電流源121、123と、前記出力端子2に接続された第1端子と、前記第1の負荷素子121の他端に接続された第2端子と、前記入力端子1に接続された制御端子とを有する第2導電型の第3のトランジスタ103と、前記第2の電流源123の他端に接続された第1端子と、前記第1のカレントミラー130の入力側の予め定められたノードノードN2又はN2に第2端子が接続するトランジスタ133の第1端子に接続された第2端子と、前記第1の負荷素子121の他端と前記第3のトランジスタ103の第2端子との接続点3に接続された制御端子とを有する第1導電型の第4のトランジスタ105と、前記第2の電源端子E2に一端が接続された前記第2の負荷素子及び第3の電流源122、124と、前記出力端子2に接続された第1端子と、前記第2の負荷素子122の他端に接続された第2端子と、前記入力端子1に接続された制御端子とを有する第1導電型の第5のトランジスタ104と、前記第3の電流源124の他端に接続された第1端子と、前記第2のカレントミラー140の入力側の予め定められたノードノードN4又はN4に第2端子が接続するトランジスタ143の第1端子に接続された第2端子と、前記第2の負荷素子122の他端と前記第5のトランジスタ104の第2端子との接続点4に接続された制御端子とを有する第2導電型の第6のトランジスタ106と、を備える。本発明によれば、該出力回路を含む表示装置のデータドライバ、該データドライバを備えた表示装置が提供される。本発明によれば、高速動作に対応可能とし、消費電力を抑制可能としている。また、本発明によれば、差動段を単一導電型に簡素化した構成においても、充電及び放電における出力電圧波形の対称性を実現することができる。本発明の実施形態について図面を参照して以下に説明する。本発明の態様MODESの一つにおいて、出力回路は、信号を入力する入力端子1と、信号を出力する出力端子2と、差動入力段170、130、140、150、160と、出力増幅段110と、電流制御回路120を備えている。差動入力段は、入力端子1の入力信号VIと出力端子2の出力信号VOを差動で入力する第1の差動段170と、第1電源端子E1と、第1及び第2のノードN1、N2間にそれぞれ接続された第1導電型P型の二つのトランジスタを有し、第1及び第2のノードN1、N2に第1の差動段170の出力対の出力電流を受ける第1のカレントミラー130と、第2電源端子E2と、第3及び第4のノードN3、N4間にそれぞれ接続された第2導電型N型の二つのトランジスタを有する第2のカレントミラー140と、第1のカレントミラー130の入力が接続された第2のノードN2と第2のカレントミラー140の入力が接続された第4のノードN4間に接続された第1の浮遊電流源回路150と、第1のカレントミラー130の出力が接続された第1のノードN1と第2のカレントミラー140の出力が接続された第3のノードN3間に接続された第2の浮遊電流源回路160と、を備える。出力増幅段110は、第3電源端子E3と出力端子2間に接続され、制御端子が第1のノードN1に接続された第1導電型P型の第1のトランジスタ101と、第4電源端子E4と出力端子2間に接続され、制御端子が第3のノードN3に接続された第2導電型N型の第2のトランジスタ102と、を備える。電流制御回路120は、出力端子2に接続された第1端子ソース端子と、入力端子1に接続された制御端子ゲート端子を有する第2導電型N型の第3のトランジスタ103と、第1電源端子E1と第3のトランジスタ103の第2端子ドレイン端子との間に接続された第1の負荷素子121と、出力端子2に接続された第1端子ソース端子と、入力端子1に接続された制御端子ゲート端子を有する第1導電型P型の第4のトランジスタ104と、第2電源端子E2と第4のトランジスタ104の第2端子ドレイン端子との間に接続された第2の負荷素子122と、第1電源端子E1と、第2のカレントミラーの入力側の予め定められたノードノードN4又はN4に第2端子ドレイン端子が接続するトランジスタ143の第1端子ソース端子間に直列形態で接続された第2の電流源123及び第1導電型P型の第5のトランジスタ105と、第2電源端子E2と第1のカレントミラーの入力側の予め定められたノードノードN2又はN2に第2端子ドレイン端子が接続するトランジスタ133の第1端子ソース端子間に直列形態で接続された第3の電流源124及び第2導電型N型の第6のトランジスタ106と、を備えている。第5のトランジスタ105の制御端子ゲート端子は、第3のトランジスタ103と第1の負荷素子121との接続点3に接続されている。第6のトランジスタ106の制御端子ゲート端子は第4のトランジスタ104と第2の負荷素子122との接続点4に接続されている。あるいは、電流制御回路120は、出力端子2に接続された第1端子ソース端子と、入力端子1に接続された制御端子ゲート端子を有する第2導電型N型の第3のトランジスタ103と、第1の電源端子E1と第3のトランジスタ103の第2端子ドレイン端子との間に接続された第1の負荷素子121と、出力端子2に接続された第1端子ソース端子と、入力端子1に接続された制御端子ゲート端子を有する第1導電型P型の第4のトランジスタ104と、第2の電源端子E2と第4のトランジスタ104の第2端子ドレイン端子との間に接続された第2の負荷素子122と、第1の電源端子E1と第1のカレントミラーの入力側の予め定められたノードノードN2又はN2に第2端子ドレイン端子が接続するトランジスタ133の第1端子ソース端子間に直列形態に接続された第2の電流源123及び第1導電型P型の第5のトランジスタ105と、第2の電源端子E2と第2のカレントミラーの入力側の予め定められたノードノードN4又はN4に第2端子ドレイン端子が接続するトランジスタ143の第1端子ソース端子間に直列形態に接続された第3の電流源124及び第2導電型N型の第6のトランジスタ106と、を備え、第5のトランジスタ105の制御端子ゲート端子は第3のトランジスタ103と第1の負荷素子121との接続点3に接続され、第6のトランジスタ106の制御端子ゲート端子は、第4のトランジスタ104と第2の負荷素子122との接続点4に接続されている。以下、いくつかの実施例に即して説明する。なお、実施例1~9は特願2010-130848号の発明の詳細な説明の実施例1~9、実施例10~18は特願2010-130849号の発明の詳細な説明の実施例1~9、実施例19は特願2010-130848号、特願2010-130849号の発明の詳細な説明の実施例10、実施例20は、特願2010-130848号、特願2010-130849号の発明の詳細な説明の実施例11に記載された事項である。<実施例1>図1は、本発明の第1の実施例の出力回路の構成を示す図である。本実施例において、出力回路は、好ましくは、配線負荷を駆動する。入力端子1の入力電圧VIと出力端子2の出力電圧VOを差動で受ける差動入力段と、差動入力段の第1及び第2の出力ノードN1、N3を受けプッシュプル動作して入力電圧VIに応じた出力電圧VOを出力端子2より出力する出力増幅段110と、入力電圧VIと出力電圧VOとの電位差を検出して、該電位差に応じてカレントミラー130又は140の電流制御を行う電流制御回路120を備える。図1に示すように、本実施例において、出力端子2が差動段170の反転入力端子に帰還され、出力電圧VOが、差動段170の非反転入力端子の入力電圧VIに同相で追従変化するボルテージフォロワとして構成されている以下の各実施例も同様とされる。差動入力段は、第1の差動段170と、第1のカレントミラーPchカレントミラー130と、第2のカレントミラーNchカレントミラー140と、第1及び第2の連絡回路150、160を備える。第1の差動段170は、ソースが結合され、ゲートが入力電圧VIが供給される入力端子1と出力電圧VOが出力される出力端子2にそれぞれ接続されたNchトランジスタ対差動トランジスタ対112、111と、一端が第5の電源端子E5に接続され、他端がNch差動トランジスタ対112、111の結合されたソースに接続された電流源113を備えている。第1のカレントミラー130は、高位側の電源電圧を与える第1の電源端子E1にソースが共通接続され、ドレインがそれぞれ第1ノードN1、第2ノードN2にそれぞれ接続されたPchトランジスタ対132、131を備えている。Pchトランジスタ対132、131はゲート同士が接続され、Pchトランジスタ131のドレインノードであるノードN2に接続される。第1、第2ノードN1、N2は、それぞれ、カレントミラー130の出力と入力とされる。Nch差動トランジスタ対112、111のドレインノード差動対の出力対は第1、第2ノードN1、N2にそれぞれ接続されている。PchMOSトランジスタ、NchMOSトランジスタをPchトランジスタ、Nchトランジスタと略記する。第2のカレントミラー140は、低位側電源電圧を与える第2の電源端子E2にソースが共通接続され、ドレインが第3ノードN3、第4ノードN4にそれぞれ接続されたNchトランジスタ対142、141を備えている。Nchトランジスタ対142、141はゲートは共通接続され、Nchトランジスタ141のドレインノードである第4ノードN4に接続されている。ノード対N3、N4は、それぞれNchカレントミラー140の出力と入力とされる。第1の連絡回路150は、第1のカレントミラー130の入力ノードであるノードN2と、第2のカレントミラー140の入力ノードであるノードN4間に接続された浮遊電流源151よりなる浮遊電流源回路で構成される。以後、第1の連絡回路150は第1の浮遊電流源回路150と記す。第2の連絡回路160は、第1のカレントミラー130の出力ノードであるノードN1と、第2のカレントミラー140の出力ノードであるノードN3間に、並列に接続されたPchトランジスタ152及びNchトランジスタ153よりなる浮遊電流源回路で構成される。Pchトランジスタ152及びNchトランジスタ153のゲートには、バイアス電圧BP2、BN2がそれぞれ供給される。以後、第2の連絡回路160は第2の浮遊電流源回路160と記す。第1の浮遊電流源回路150は、例えば、第2の浮遊電流源回路160と同様の、並列に接続されたPchトランジスタ及びNchトランジスタよりなる浮遊電流源で構成してもよい。あるいは、それぞれのゲートにバイアス電圧が供給され、カレントミラー130、140の入力ノードノードN2、N4間に直列に接続されるNchトランジスタ及びPchトランジスタよりなる浮遊電流源で構成してもよい。後者の構成の場合、カレントミラー130、140の入力ノードノードN2、N4間の電流はほぼ定電流に制御される。出力増幅段110は、出力用の高位側電源電圧を与える第3の電源端子E3と出力端子2間に接続され、ゲートが差動入力段のノードN1に接続されたPchトランジスタ101と、出力用の低位側電源電圧を与える第4の電源端子E4と出力端子2間に接続され、ゲートが差動入力段のノードN3に接続されたNchトランジスタ102と、を有する。なお、E1とE3が共通の電源VDDに接続され、E2とE4は共通の電源GND等に接続されている構成としてもよい。電源については後述される。電流制御回路120は、ソース同士が接続されて出力端子2に接続され、ゲート同士が接続されて入力端子1に接続されたNchトランジスタ103及びPchトランジスタ104を有する。また、Nchトランジスタ103のドレイン端子と第1の電源端子E1との間に接続された負荷素子として電流源121を有する。Pchトランジスタ104のドレイン端子と第2の電源端子E2との間に接続された負荷素子として電流源122を有する。さらに、第1の電源端子E1と差動入力段のノードN4間に直列形態で接続された電流源123及びPchトランジスタ105を備えている。さらに、第2の電源端子E2と差動入力段のノードN2間に直列形態で接続された電流源124及びNchトランジスタ106を備える。Pchトランジスタ105のゲートは、Nchトランジスタ103と電流源121の接続点3に接続されている。Nchトランジスタ106のゲートは、Pchトランジスタ104と電流源122の接続点4に接続されている。なお、図1において、Pchトランジスタ105のソースを第1の電源端子E1に接続し、電流源121をPchトランジスタ105のドレインとノードN4間に接続する構成としてもよい。Nchトランジスタ106のソースを第2の電源端子E2に接続し、電流源124をNchトランジスタ106のドレインとノードN2間に接続する構成としてもよい。後に説明する実施例も同様である。あるいは、Pchトランジスタ105を削除し、電流源123を、ノード3の電位を制御信号として、その活性、非活性化活性化時電流出力、非活性化時、電流停止を制御する構成としてもよい。同様に、Nchトランジスタ106を削除し、電流源124を、ノード4の電位を制御信号として、その活性、非活性化活性化時電流出力、非活性化時、電流停止を制御する構成としてもよい。なお、負荷素子は、電流源に制限されるものでなく、トランジスタ103又は104の動作に応じてノード3又は4の電位を変動させ、電流源123、124それぞれの活性化と非活性化の切替え可能な素子であればよい。具体的には、負荷素子をなす電流源121、122は、抵抗素子やダイオードに置き換えてもよい。負荷素子をダイオードで構成した例は、第7の実施例として後に説明される。図1において、電流制御回路120は、入力端子1の入力電圧VIが出力端子2の出力電圧VOに対して大きく変化するときに動作し、差動入力段の第2のカレントミラー140の入力側の電流Nchトランジスタ141のドレイン電流に、ノードN4から電流源123の電流I5ソース電流を結合して電流値を増加させることにより、出力端子2の充電動作を加速させる。あるいは、電流制御回路120は、差動入力段の第1のカレントミラー130の入力側の電流Pchトランジスタ131のドレイン電流にノードN2から電流源124の電流I6シンク電流を結合して電流値を増加させることにより、出力端子2の放電動作を加速させる。図1に示した出力回路の動作について以下に説明する。なお、出力安定状態における電流源113、123、124の電流をI1、I5、I6とし、浮遊電流源151の電流をI3、浮遊電流源152、153の合計電流をI4=I3とする。また入力電圧VIはステップ電圧とする。はじめに、電流制御回路120以外の出力回路の動作を説明する。入力端子1の入力電圧VIが出力端子2の出力電圧VOに対して、第1の電源端子E1高電圧側へ大きく変化したとき、Nch差動対のトランジスタ111、112はそれぞれオフ非導通、オン導通となり、出力安定状態時すなわち出力電圧VO=入力電圧VIで平衡時に比べ、Pchカレントミラー130の入力端ノードN2からNch差動対へ流れる電流トランジスタ111のドレイン電流は減少し、Pchカレントミラー130の出力端ノードN1からNch差動対へ流れる電流トランジスタ112のドレイン電流は増加し、Nch差動対のトランジスタ111、112のドレイン電流の電流値の差が大きくなる。Nch差動対のトランジスタ111のドレイン電流の減少により、ダイオード接続されたPchトランジスタ131のドレイン電流は減少し、それに対応してPchトランジスタ131のゲートソース間電圧絶対値が小さくなるため、Pchトランジスタ131のゲート電位は上昇する。これにより、Pchトランジスタ131とゲートが共通接続されたPchトランジスタ132のドレイン電流も減少する。また、Pchトランジスタ132のドレイン電流が減少し、Pchトランジスタ132のドレインノードN1からNch差動対側へ引き抜かれる電流トランジスタ112のドレイン電流が増加する。このため、ノードN1に対する放電作用が生じ、ノードN1の電位は低下する。ノードN1の電位の低下により、浮遊電流源152、153のPchトランジスタ152ゲート電圧=電圧BP2では、そのゲートソース間電圧絶対値が小さくなり、Pchトランジスタ152のドレイン電流は減少する。一方、Nchカレントミラー140の出力電流Nchトランジスタ142のドレイン電流は、浮遊電流源151の電流I3を折り返した電流となっており、出力安定状態とほぼ同程度に保持される。このため、Pchトランジスタ152のドレイン電流が減少し、Nchトランジスタ142のドレイン電流は変わらないため、Nchトランジスタ142のドレインノードN3に対する放電作用が生じる。このため、Nchトランジスタ142のドレインノードN3の電位は低下する。なお、Nchトランジスタ142のドレインノードN3の電位の低下により、浮遊電流源152、153のNchトランジスタ153のゲートソース間電圧が拡大するため、Nchトランジスタ153の電流値が増加し、ノードN1の電位は更に低下する。この結果、ノードN1の電位の低下により、出力増幅段110のPchトランジスタ101のゲートソース間電圧ノードN1と第3の電源電圧E3間の差電圧の絶対値が拡大し、出力増幅段110のPchトランジスタ101による、第3の電源端子E3から出力端子2への充電電流が増加する。一方、ノードN3の電位の低下により、出力増幅段110のNchトランジスタ102のゲートソース間電圧が減少し、出力増幅段110のNchトランジスタ102による出力端子2から第4の電源端子E4への放電電流は減少する。これにより、出力端子2の出力電圧VOは上昇する。そして、出力電圧VOが入力電圧VI付近に近づくと、Nch差動対のトランジスタ111、112の電流値の差は小さくなり、Pchカレントミラー130や浮遊電流源152、153の各ノード電位や各トランジスタの電流は平衡状態へと回復していく。そして、出力電圧VOが入力電圧VIに到達すると、出力安定状態となる。一方、入力端子1の入力電圧VIが出力端子2の出力電圧VOに対して第2の電源端子E2低電圧の電源電圧側へ大きく変化したとき、Nch差動トランジスタ対のトランジスタ111、112は、それぞれオン、オフとなり、出力安定状態時に比べ、カレントミラー130の入力端ノードN2からNch差動対へ流れる電流=トランジスタ111のドレイン電流は増加し、Pchカレントミラー130の出力端ノードN1からNch差動対へ流れる電流=トランジスタ112のドレイン電流は減少し、Nch差動対のトランジスタ111、112のドレイン電流の電流値の差が大きくなる。Nch差動対のトランジスタ111のドレイン電流の増加により、ダイオード接続されたPchトランジスタ131のドレイン電流は増加し、それに対応してPchトランジスタ131のゲートソース間電圧絶対値が増加するため、Pchトランジスタ131のゲート電位は低下する。これにより、Pchトランジスタ131とゲートが共通接続されたPchトランジスタ132のドレイン電流も増加する。また、Pchトランジスタ132のドレイン電流が増加し、Pchトランジスタ132のドレインノードN1からNch差動対側へ引き抜かれる電流=トランジスタ112のドレイン電流が減少するため、Pchトランジスタ132のドレインノードN1に対する充電作用が生じる。このため、ノードN1の電位は上昇する。ノードN1の電位上昇により、浮遊電流源152、153のPchトランジスタ152のゲートソース間電圧絶対値が拡大し、Pchトランジスタ152に流れる電流が増加する。一方、Nchカレントミラー140の出力電流Nchトランジスタ142のドレイン電流は、浮遊電流源151の電流I3を折り返した電流となっており、出力安定状態とほぼ同程度に保持される。このためNchトランジスタ142のドレインノードN3の電位は、Pchトランジスタ152に流れる電流が増加し、Nchトランジスタ142のドレイン電流は変わらないため、ノードN3に対する充電作用が生じる。このため、ノードN3の電位は上昇する。この結果、ノードN1の電位の上昇により、出力増幅段110のPchトランジスタ101のゲートソース間電圧絶対値が減少し、出力増幅段110のPchトランジスタ101による、第3の電源端子E3から出力端子2への充電電流が減少する。一方、ノードN3の電位上昇により、出力増幅段110のNchトランジスタ102のゲートソース間電圧が拡大し、出力増幅段110のNchトランジスタ102による出力端子2から第4の電源端子E4への放電電流が増加する。これにより、出力端子2の出力電圧VOは低下する。そして、出力電圧VOが入力電圧VI付近に近づくと、Nch差動対のトランジスタ111、112の電流値の差は小さくなり、Pchカレントミラー130や浮遊電流源152、153の各ノード電位や各トランジスタの電流は平衡状態へと回復していく。そして、出力電圧VOが入力電圧VIに到達すると、出力安定状態となる。次に、電流制御回路120の動作を説明する。電流制御回路120の動作は、電流制御回路120の制御を受けない通常の差動増幅動作への追加の作用となる。入力端子1の入力電圧VIが出力端子2の出力電圧VOに対して、第1の電源端子E1高電圧側へ大きく変化し、Nchトランジスタ103のゲートソース間電圧が、その閾値電圧Vtnを超えたときたとき、すなわち、出力電圧VOと第1の電源端子E1の電圧VE1との電圧差が、入力電圧VIと第1の電源端子E1の電圧VE1との電圧差と比較して、Nchトランジスタ103の閾値電圧Vtnを超えたときVI-VO>Vtn>0、Nchトランジスタ103はオンする。このため、Nchトランジスタ103のドレインと電流源121の接続点3の電圧が第1の電源端子E1の電圧から出力電圧VO側に引き下げられ、接続点3にゲートが接続されたPchトランジスタ105がオンとなる。これにより、電流源123の電流I5が、オン状態のPchトランジスタ105を介して、Nchカレントミラー140の入力端ノードN4に供給される。このとき、Pchトランジスタ104はオフ状態とされ、Pchトランジスタ104のドレインと電流源122の接続点4の電圧は第2の電源端子E2の電圧とされ、接続点4にゲートが接続されたNchトランジスタ106はオフ状態とされる。なお、図1の出力回路は、電流制御回路120の制御を受けない通常の差動増幅動作において、上記で説明したように、入力電圧VIが出力電圧VOに対して、電源端子E1高電圧側へ大きく変化したとき、Nch差動対の出力電流の変化Nchトランジスタ111、112のドレイン電流の減少及び増加により、ノードN1、N3の電位が引き下げられ、出力増幅段110のトランジスタ101、102による出力端子2の充電作用が生じる。この出力端子2の充電作用に加えて、電流制御回路120の電流源123の電流I5がノードN4に供給されると、Nchカレントミラー140の入力電流Nchトランジスタ141のドレイン電流が増加する。このため、Nchカレントミラー140の出力電流Nchトランジスタ142のドレイン電流も増加し、ノードN3に対する放電作用が更に強まる。このためノードN3の電位は、低下する。また、ノードN3の電位低下により、浮遊電流源152、153のNchトランジスタ153のゲートソース間電圧が拡大し、Nchトランジスタ153に流れるドレイン電流が増加するため、ノードN1に対する放電作用が更に強まる。このため、ノードN1の電位も低下する。この結果、ノードN1、N3の電位低下が促進され、出力増幅段110のPchトランジスタ101のゲートソース間電圧絶対値が更に拡大し、出力増幅段110のNchトランジスタ102のゲートソース間電圧は速やかに減少し、出力端子2の出力電圧VOの上昇が速くなる。すなわち、電流制御回路120から供給される電流I5が、第1の浮遊電流源回路150から出力される側の電流に結合され、Nchカレントミラー140の入力電流に加算されることにより、出力端子2の充電動作が加速され、出力電圧VOの上昇が速くなる。なお、出力信号VOが入力電圧VIに近づき、その電圧差Nchトランジスタ103のゲートソース間電圧がNchトランジスタ103の閾値電圧以下に小さくなると、すなわち、出力電圧VOと第1の電源端子電圧VE1との電圧差が、入力電圧VIと第1の電源端子電圧VE1との電圧差と比較して、Nchトランジスタ103の閾値電圧Vtn以下に小さくなるとVI-VO≦Vtn、Nchトランジスタ103はオフ非導通となり、接続点3の電圧が上昇し、その結果、Pchトランジスタ105がオフとなる。このため、ノードN4への電流源123からの電流I5の供給は停止され、出力端子2の充電加速作用も停止される。この後は、上記で説明した、電流制御回路120の作用を受けない通常の差動増幅動作に移行して出力端子2の充電動作が行われ、出力電圧VOが入力電圧VIに到達すると、出力安定状態となる。一方、入力端子1の入力電圧VIが出力端子2の出力電圧VOに対して第2の電源端子E2低電圧側へ大きく変化し、Pchトランジスタ104のゲートソース間電圧の絶対値が、その閾値電圧絶対値を超えたとき、すなわち、出力電圧VOと第2の電源端子E2の電圧VE2との電圧差が、入力電圧VIと第2の電源端子E2の電圧VE2との電圧差と比較して、Pchトランジスタ104の閾値電圧Vtpの絶対値を超えたときVI-VO<Vtp<0、すなわち、|VI-VO|>|Vtp|、Pchトランジスタ104がオンとなる。Pchトランジスタ104のオンにより、接続点4の電圧Nchトランジスタ106のゲート電圧が引き上げられ、Nchトランジスタ106がオンとなる。これにより、電流源124の電流I6が、シンク電流として、Pchカレントミラー130の入力端ノードN2から電流制御回路120側へ吸い込まれる。このとき、Nchトランジスタ103はオフ状態とされ、接続点3は第1の電源端子E1の電圧とされ、Pchトランジスタ105はオフ状態とされる。なお、図1の出力回路は、電流制御回路120の制御を受けない通常の差動増幅動作において、上記で説明したように、入力電圧VIが出力電圧VOに対して電源端子E2低電圧側へ大きく変化したとき、Nch差動対の出力電流の変化Nchトランジスタ111、112のドレイン電流の増加及び減少により、ノードN1、N3の電位が引き上げられ、出力増幅段110のトランジスタ101、102による出力端子2の放電作用が生じる。この出力端子2の放電作用に加えて、電流制御回路120により、電流源124の電流I6がノードN2からの吸い込まれると、Pchカレントミラー130のPchトランジスタ131の入力電流の電流値は増加する。このため、Pchカレントミラー130の出力電流Pchトランジスタ132のドレイン電流も増加し、ノードN1に対する充電作用が更に強まる。このため、ノードN1の電位は上昇する。また、ノードN1の電位上昇により、浮遊電流源152、153のPchトランジスタ152のゲートソース間電圧絶対値が拡大し、Pchトランジスタ152に流れるドレイン電流が増加するため、ノードN3に対する充電作用が更に強まる。このため、ノードN3の電位も上昇する。この結果、ノードN1、N3の電位上昇が促進され、出力増幅段110のPchトランジスタ101のゲートソース間電圧絶対値は速やかに減少し、出力増幅段110のNchトランジスタ102のゲートソース間電圧は更に拡大し、出力端子2の出力電圧VOの低下が速くなる。すなわち、電流制御回路120の電流源124の電流I6シンク電流が、第1の浮遊電流源回路150へ入力される側の電流に結合され、Pchカレントミラー130の入力電流に加算されることにより、出力端子2の放電動作が加速され、出力電圧VOの低下が速くなる。なお、出力信号VOが入力電圧VIに近づき、その電圧差絶対値がPchトランジスタ104の閾値電圧絶対値以下に小さくなると、すなわち、出力電圧VOと第2の電源端子電圧VE2との電圧差が、入力電圧VIと第2の電源端子電圧VE2との電圧差と比較して、Pchトランジスタ104の閾値電圧Vtpの絶対値以下に小さくなると|VI-VO|≦|Vtp|、Pchトランジスタ104はオフとなり、接続点4の電圧が低下して、Nchトランジスタ106がオフとなり、ノードN4からの吸い込み電流I6は停止され、出力端子2の放電加速作用も停止される。この後は、上記で説明した、電流制御回路120の作用を受けない通常の差動増幅動作に移行して出力端子2の放電動作が行われ、出力電圧VOが入力電圧VIに到達すると、出力安定状態となる。以上より、電流制御回路120は、入力電圧VIと出力信号VOの電圧差が大きいときに動作して、出力端子2の充電動作又は放電動作を加速させ、出力電圧VOが入力電圧VIに近づくと自動的に停止する。入力電圧VIの変化が小さく、入力電圧VIと出力信号VOの電圧差がNchトランジスタ103の閾値電圧又はPchトランジスタ104の閾値電圧絶対値以下のときは、電流制御回路120は動作しない。なお、トランジスタ103、104は十分小さいサイズの素子としてよく、入力端子1に接続されているトランジスタ103、104のゲート寄生容量を小さく抑え、図1の出力回路の入力容量の増加が最小限に抑えられることが好ましい。<放電時と充電時の出力電圧波形の対称性と面積>次に、本実施例における、出力電圧波形について説明する。なお、入力電圧VIが第2の電源端子E2低電圧側へ大きく変化したときの電流制御回路120の電流I6の作用は、Pchカレントミラー130131、132の入力側の電流を増加させる作用である。この作用は、Nch差動対112、111の駆動電流I1が、トランジスタ111に流れてPchカレントミラー130131、132の入力側の電流を増加させる作用と同じである。すなわち、電流制御回路120の電流I6は、Nch差動対112、111による増幅作用と同等の作用がある。一方、入力電圧VIが第1の電源端子E1高電圧側へ大きく変化したときの電流制御回路120の電流I5の作用は、Nchカレントミラー140141、142の入力側の電流を増加させる作用である。この作用は、Pch差動対がある場合と同等の作用とみなすことができる。したがって、電流制御回路120が動作している間の出力端子2の充電動作及び放電動作は、Nch差動対とPch差動対を共に備えた差動増幅器の動作と同等とみなせる。したがって、図1において、Nch差動対を駆動する電流源の電流I1を考慮して、電流制御回路120の電流源123、124の電流I5、I6を調整することにより、Nch差動対と、Pch差動対を共に備えた差動増幅器と同等動作が可能であり、充電時と放電時の出力電圧波形の対称性が容易に実現できる。なお、図1の実施例によれば、差動入力段の差動対を単一導電型で構成できることにより、素子数が削減されて面積も削減できる。<位相補償容量>次に本実施例における位相補償容量について説明する。図1に示した実施例において、帰還接続構成における出力安定性を確保するため、位相補償容量を設けてもよい。図1において、位相補償容量は、例えば、出力端子2と出力増幅段110のPchトランジスタ101とNchトランジスタ102の一方ノードN1又はN3又は両方のゲートノードN1及びN3と間に設けることができる。位相補償容量の接続に応じて、電流制御回路120の電流源123、124の電流I5、I6を調整することで、位相補償容量の速やかな充放電を実現し、充電時と放電時の出力電圧波形の対称性も実現できる。<駆動速度、消費電力>次に、本実施例における駆動速度、消費電力について説明する。図1の実施例では、入力電圧VIが出力電圧VOに対して大きく変化したときに、電流制御回路120が動作して充電動作及び放電動作が加速される。充電加速及び放電加速の期間は、出力電圧VOが大きく変化する間だけであり、データ出力期間に対して十分に短期間のため、電流制御回路120の動作による消費電力の増加は十分小さい。入力電圧VIの変化が小さい場合や、出力電圧VOが入力電圧VIへ到達した後は、電流制御回路120は停止している。したがって、出力安定状態におけるアイドリング電流電流I1、I3、I4及び出力増幅段110のPchトランジスタ101、102の電流を小さくして静消費電力を抑えても、出力端子2の高速充電、高速放電が可能でデータ線負荷の高速駆動が実現できる。このため、図1の出力回路は低消費電力、高速駆動が実現できる。<電源端子の供給電圧>次に、本実施例における電源端子の供給電圧について説明する。例えば図1の構成を、図23BのOLEDドライバの出力レンジを駆動する出力回路として用いる場合には、第1、第3の電源端子E1、E3の電源電圧は共に高位側電源電圧VDD、第2、第4、第5の電源端子E2、E4、E5の電源電圧は共に低位側電源電圧VSSとすることができる。一方、図1の構成を、図23AのLCDドライバの正極及び負極出力レンジを駆動する出力回路として用いる場合には、OLEDドライバ用出力回路と同様に、第1、第3の電源端子E1、E3の電源電圧は共に高位側電源電圧VDD、第2、第4、第5の電源端子E2、E4、E5の電源電圧は共に低位側電源電圧VSSとすることができる。また、コモン電圧COM付近の正極出力レンジの下限に対応した電源電圧VML、負極出力レンジの上限に対応した電源電圧VMHが更に供給される場合もある。このとき、正極出力レンジを駆動する出力回路の場合には、第1、第3の電源端子E1、E3の電源電圧は共にVDD、第2、第4の電源端子E2、E4の電源電圧は共にVML、第5の電源端子E5の電源電圧はVSSとしてもよい。特に、流れる電流が大きい出力増幅段110の第3、第4の電源端子E4、E4間の電源電圧差を小さくすることで、電流×電圧に依存する消費電力が低減され、発熱抑制効果もある。なお、N型差動入力段170の電流源113に接続されている第5の電源端子E5の電源電圧に関して、N型差動入力段170の動作範囲下限は、第5の電源端子E5からNch差動トランジスタ対112、111の閾値電圧分高い電圧となる。Nch差動トランジスタ対112、111の閾値電圧がある程度大きい場合でも、第5の電源端子E5をVSSとすれば、VML~VDDの正極出力レンジの駆動に支障はない。Nch差動トランジスタ対112、111の閾値電圧がほぼゼロ付近の場合には、第5の電源端子E5をVMLとしてもよいことは勿論である。また、第1、第3の電源端子E1、E3の電源電圧は共にVDD、第2、第5の電源端子E2、E5の電源電圧は共にVSS、第4の電源端子E4の電源電圧のみVMLとしてもよい。なお、図1では、電流制御回路120の第1、第2の電源端子をE1、E2としているが、カレントミラー130、140の電源端子と分離して、出力増幅段110の第3、第4の電源端子E4、E4に合わせることも可能である。<本実施例と関連技術との比較>以下に、図1の本実施例の電流制御回路120と、図25に示した関連技術とを比較して説明する。図1の電流制御回路120と、図25の制御回路90のトランジスタ93-1、93-2、電流源91、92、及び差動入力段50のトランジスタ65、66、65-9、66-10、補助電流源53、54とは、いずれも、入力電圧が大きく変化したときに動作して、電流を供給又は吸い込む作用を有する。しかしながら、両者は電流の供給及び吸い込み作用の接続先が異なる。図25の出力回路では、Nch差動対63、64及びPch差動対61、62の駆動電流を増加させるように接続されている。このため、出力電圧波形の対称性を実現するには、差動入力段がNch差動対とPch差動対を共に備えた出力回路でなければならない。一方、図1の実施例において、電流制御回路120の電流源123、124は、それぞれの電流I5、I6がカレントミラー130、140の入力側の電流に結合されて電流値を増加させるように接続され、入力電圧が大きく変化したときに動作して、Nch差動対及びPch差動対と同等の増幅作用を行う。このため、差動入力段を一方の導電型の差動対のみの構成でも、出力電圧波形の対称性を実現するのが容易である。さらに、図1の実施例では、差動対を単一導電型で構成できることにより、素子数の削減、面積の削減、差動対の静消費電流の削減を実現することができる。また、図1の実施例では、電流制御回路120からの追加電流I5、I6が、差動対を介さずに、カレントミラー130、140の入力電流に加算されるため、差動トランジスタのオン抵抗の影響等を受けず、充電加速及び放電加速の応答特性も優れる。また、図1の実施例では、電流制御回路120による出力端子2の充電加速及び放電加速の各動作において、位相補償容量の容量性カップリングによる出力増幅段110の貫通電流はほとんど生じない。これは、電流制御回路120からの電流I5又はI6によるカレントミラー130又は140の出力電流の増加により、出力増幅段110のトランジスタ101、102のゲートノードN1、N3の電圧変化が加速されると同時に、位相補償容量例えば、出力端子2と出力増幅段110のPchトランジスタ101とNchトランジスタ102の一方ノードN1又はN3又は両方のゲートノードN1及びN3と間に設けた場合の充放電も加速されるためである。したがって、図1では、図25の出力補助回路100のような貫通電流を抑えるための追加回路は必要としない。<実施例2>次に本発明の第2の実施例を説明する。図2は、本発明の第2の実施例の出力回路の構成を示す図である。図2の出力回路は、図1のカレントミラー130、140を、低電圧カスコードカレントミラー130’、140’に変更したものである。図2の出力回路も、図1と同様に、入力電圧VIと出力電圧VOを差動で受ける差動入力段と、差動入力段の第1及び第2の出力ノードN1、N3を受けプッシュプル動作して入力電圧VIに応じた出力電圧VOを出力端子2より出力する出力増幅段110と、入力電圧VIと出力電圧VOとの電位差を検出して、該電位差に応じて、カレントミラー130’又は140’の電流制御を行う電流制御回路120を備える。カレントミラー130’、140’の構成以外は図1と同様である。差動入力段は、第1の差動段170と、Pchのカレントミラー130’と、Nchのカレントミラー140’と、第1及び第2の浮遊電流源回路150、160を備える。以下では、カレントミラー130’、140’の構成について説明し、第1の差動段170、第1及び第2の浮遊電流源回路150、160、電流制御回路120の構成の詳細説明は省略する。Pchのカレントミラー130’は、第1の電源端子E1とノード対N1、N2間に接続された低電圧カスコードカレントミラーで構成されている。具体的には、ゲートが共通接続され、ソースが第1の電源端子E1に共通接続された1段目のPchトランジスタ対132、131と、ゲートが共通接続されてバイアス電圧BP1を受け、ソースが1段目のPchトランジスタ対132、131のドレインにそれぞれ接続され、ドレインがノード対N1、N2に接続された2段目のPchトランジスタ対134、133と、で構成される。1段目のPchトランジスタ対132、131の共通接続ゲートはノードN2に接続されている。ノード対N1、N2は、それぞれPchカレントミラー130’の出力と入力とされる。第1の差動段170のNch差動トランジスタ対112、111の出力対は、Pchトランジスタ132、134の接続点ノードN5とPchトランジスタ131、133の接続点ノードN6に接続されている。Nchのカレントミラー140’は、第2の電源端子E2とノード対N3、N4間に接続された低電圧カスコードカレントミラーで構成される。具体的には、ゲートが共通接続され、ソースが第2の電源端子E2に共通接続された1段目のNchトランジスタ対142、141と、ゲートが共通接続されてバイアス電圧BN1を受け、ソースが1段目のNchトランジスタ対142、141のドレインにそれぞれ接続され、ドレインがノード対N3、N4に接続された2段目のNchトランジスタ対144、143と、で構成される。1段目のNchトランジスタ対142、141の共通接続ゲートはノードN4に接続されている。ノード対N3、N4は、それぞれNchカレントミラー140’の出力と入力とされる。電流制御回路120の電流源123は、トランジスタ105を介してNchカレントミラー140’の入力端ノードN4に接続され、電流源124は、トランジスタ106を介してPchカレントミラー130’の入力端ノードN2に接続されている。図2に示した出力回路の動作について以下に説明する。まず、電流制御回路120以外の出力回路の動作を説明する。入力端子1の入力電圧VIが出力端子2の出力電圧VOに対して第1の電源端子E1高電圧側へ大きく変化したとき、Nch差動対のトランジスタ111、112は、それぞれオフ、オンとなり、出力安定状態時に比べ、カレントミラー130’の入力側のPchトランジスタ131、133の接続点ノードN6からNch差動対へ流れる電流=トランジスタ111のドレイン電流は減少し、Pchカレントミラー130’の出力側のPchトランジスタ132、134の接続点ノードN5からNch差動対へ流れる電流=トランジスタ112のドレイン電流は増加し、Nch差動対のトランジスタ111、112のドレイン電流の電流値の差が大きくなる。Nch差動対のトランジスタ111のドレイン電流の減少により、Pchトランジスタ131のドレイン電流は減少する。このため、Pchトランジスタ131のドレインソース間電圧ノードN6と第1の電源端子E1間の差電圧の絶対値を小さくする作用を生じるが、Pchトランジスタ133のゲートソース間電圧電圧BP1とノードN6間の差電圧の絶対値が増加する。このため、Pchトランジスタ133のドレインノードN2の充電作用が生じる。結果として、Pchトランジスタ131のドレイン電流の減少に対応して、Pchトランジスタ133のドレインノードN2の電位が上昇する。一方、Pchトランジスタ131と共にゲートがノードN2に共通接続されたPchトランジスタ132のドレイン電流も減少する。このとき、Pchトランジスタ132、134の接続点ノードN5の電位は、Pchトランジスタ132のドレイン電流が減少し、Nch差動対側へ引き抜かれるトランジスタ112のドレイン電流が増加するため、ノードN5に対する放電作用が生じて、低下する。これにより、Pchトランジスタ134のゲートソース間電圧絶対値が減少し、ノードN1に供給するPchトランジスタ134のドレイン電流が減少する。このため、ノードN1に対する放電作用が生じ、ノードN1の電位は低下する。ノードN1の電位の低下により、浮遊電流源152、153のPchトランジスタ152に流れる電流が減少する。一方、Nchカレントミラー140’の出力電流Nchトランジスタ142、144のドレイン電流は、浮遊電流源151の電流I3のミラー電流となっており、出力安定状態とほぼ同程度に保持される。Pchトランジスタ152のドレイン電流が減少し、Nchトランジスタ144のドレイン電流は変わらないため、Nchトランジスタ144のドレインノードN3に対する放電作用が生じ、Nchトランジスタ144のドレインノードN3の電位は低下する。なお、Nchトランジスタ144のドレインノードN3の電位の低下により、浮遊電流源152、153のNchトランジスタ153のゲートソース間電圧が拡大する。このため、Nchトランジスタ153の電流値が増加し、ノードN1の電位は更に低下する。この結果、ノードN1の電位の低下により、出力増幅段110のPchトランジスタ101のゲートソース間電圧絶対値が拡大し、出力増幅段110のPchトランジスタ101による、第3の電源端子E3から出力端子2への充電電流が増加する。一方、ノードN3の電位の低下により、出力増幅段110のNchトランジスタ102のゲートソース間電圧が減少し、出力増幅段110のNchトランジスタ102による出力端子2から第4の電源端子E4への放電電流は減少する。これにより、出力端子2の出力電圧VOは上昇する。そして、出力電圧VOが入力電圧VI付近に近づくと、Nch差動対のトランジスタ111、112の電流値の差は小さくなり、Pchカレントミラー130や浮遊電流源152、153の各ノード電位や各トランジスタの電流は平衡状態へと回復していく。そして、出力電圧VOが入力電圧VIに到達すると、出力安定状態となる。一方、入力端子1の入力電圧VIが出力端子2の出力電圧VOに対して第2の電源端子E2低電圧側へ大きく変化したとき、Nch差動対のトランジスタ111、112は、それぞれオン、オフとなり、出力安定状態時に比べ、カレントミラー130’の入力側のPchトランジスタ131、133の接続点ノードN6からNch差動対へ流れる電流=トランジスタ111のドレイン電流は増加し、Pchカレントミラー130’の出力側のPchトランジスタ132、134の接続点ノードN5からNch差動対へ流れる電流=トランジスタ112のドレイン電流は減少し、Nch差動対のトランジスタ111、112のドレイン電流の電流値の差が大きくなる。Nch差動対のトランジスタ111のドレイン電流が増加することにより、Pchトランジスタ131のドレイン電流は増加する。このため、Pchトランジスタ131のドレインソース間電圧絶対値の拡大作用を生じるが、Pchトランジスタ133のゲートソース間電圧絶対値が減少するため、Pchトランジスタ133のドレインノードN2に放電作用が生じる。結果として、Pchトランジスタ131のドレイン電流の増加に対応してPchトランジスタ133のドレインノードN2の電位が低下する。一方、Pchトランジスタ131と共にゲートがノードN2に共通接続されたPchトランジスタ132のドレイン電流も増加する。このとき、Pchトランジスタ132、134の接続点ノードN5の電位は、Pchトランジスタ132のドレイン電流が増加し、ノードN5からNch差動対側へ引き抜かれる電流=トランジスタ112のドレイン電流が減少するため、ノードN5に対する充電作用が生じて上昇する。これにより、Pchトランジスタ134のゲートソース間電圧絶対値が拡大し、ノードN1に供給するPchトランジスタ134のドレイン電流が増加する。このため、ノードN1に対する充電作用を生じ、ノードN1の電位は上昇する。ノードN1の電位の上昇により、浮遊電流源152、153のPchトランジスタ152のゲートソース間電圧絶対値が拡大し、Pchトランジスタ152に流れる電流が増加する。一方、Nchカレントミラー140’の出力電流Nchトランジスタ142、144のドレイン電流は、浮遊電流源151の電流I3のミラー電流となっており、出力安定状態とほぼ同程度に保持される。Nchトランジスタ144のドレインノードN3の電位は、Pchトランジスタ152のドレイン電流が増加し、Nchトランジスタ144のドレイン電流は変わらないため、ノードN3に対する充電作用が生じる。このため、ノードN3の電位は上昇する。この結果、ノードN1の電位の上昇により、出力増幅段110のPchトランジスタ101のゲートソース間電圧ノードN1と第3の電源電圧E3間の差電圧の絶対値が減少し、出力増幅段110のPchトランジスタ101による、第3の電源端子E3から出力端子2への充電電流が減少する。一方、ノードN3の電位上昇により、出力増幅段110のNchトランジスタ102のゲートソース間電圧が拡大し、出力増幅段110のNchトランジスタ102による出力端子2から第4の電源端子E4への放電電流は増加する。これにより、出力端子2の出力電圧VOは低下する。そして、出力電圧VOが入力電圧VI付近に近づくと、Nch差動対のトランジスタ111、112の電流値の差は小さくなり、Pchカレントミラー130’や浮遊電流源152、153の各ノード電位や各トランジスタの電流は平衡状態へと回復していく。そして、出力電圧VOが入力電圧VIに到達すると、出力安定状態となる。次に、電流制御回路120の動作を簡単に説明する。電流制御回路120の動作は、電流制御回路120の制御を受けない通常の差動増幅動作への追加の作用となる。電流制御回路120の構成及び詳細な動作は図1での説明と同様である。すなわち、電流制御回路120は、入力電圧VIが出力電圧VOに対して第1の電源端子E1高電圧側へ大きく変化したとき、電流源123の電流I5をNchカレントミラー140’の入力端ノードN4に供給する。なお、図2の出力回路は、電流制御回路120の制御を受けない通常の差動増幅動作において、上記で説明したように、入力電圧VIが出力電圧VOに対して、電源端子E1高電圧側へ大きく変化したとき、Nch差動対の出力電流の変化Nchトランジスタ111、112のドレイン電流の減少及び増加により、ノードN1、N3の電位が引き下げられ、出力増幅段110のトランジスタ101、102による出力端子2の充電作用が生じる。この出力端子2の充電作用に加えて、電流制御回路120により、電流源123の電流I5がノードN4に供給されると、Nchカレントミラー140’の入力電流Nchトランジスタ141、143のドレイン電流が増加する。これにより、Nchカレントミラー140’の出力電流Nchトランジスタ142、144のドレイン電流も増加し、ノードN3に対する放電作用が更に強まる。このため、ノードN3の電位は低下する。また、ノードN3の電位低下により、浮遊電流源152、153のNchトランジスタ153のゲートソース間電圧が拡大し、Nchトランジスタ153に流れる電流が増加するため、ノードN1に対する放電作用が更に強まる。このため、ノードN1の電位も低下する。この結果、ノードN1、N3の電位低下が促進され、出力増幅段110のPchトランジスタ101のゲートソース間電圧絶対値が更に拡大し、出力増幅段110のNchトランジスタ102のゲートソース間電圧は速やかに減少し、出力端子2の出力電圧VOの上昇が速くなる。すなわち、電流制御回路120から供給される電流I5が、Nchカレントミラー140’の入力電流に加算されることにより、出力端子2の充電動作が加速され、出力電圧VOの上昇が速くなる。一方、電流制御回路120は、入力電圧VIが出力電圧VOに対して第2の電源端子E2低電圧側へ大きく変化したとき、電流源124の電流I6をPchカレントミラー130’の入力端ノードN2から吸い込む。なお、図2の出力回路は、電流制御回路120の制御を受けない通常の差動増幅動作において、上記で説明したように、入力電圧VIが出力電圧VOに対して電源端子E2低電圧側へ大きく変化したとき、Nch差動対の出力電流の変化Nchトランジスタ111、112のドレイン電流の増加及び減少により、ノードN1、N3の電位が引き上げられ、出力増幅段110のトランジスタ101、102による出力端子2の放電作用が生じる。この出力端子2の放電作用に加えて、電流制御回路120により、電流源124の電流I6がノードN2から吸い込まれると、Pchカレントミラー130’の入力電流Pchトランジスタ131、133のドレイン電流が増加する。これにより、Pchカレントミラー130’の出力電流Pchトランジスタ132、134のドレイン電流も増加し、ノードN1に対する充電作用が更に強まる。このため、ノードN1の電位は上昇する。また、ノードN1の電位上昇により、浮遊電流源152、153のPchトランジスタ152のゲートソース間電圧絶対値が拡大し、Pchトランジスタ152に流れるドレイン電流が増加するため、ノードN3に対する充電作用が更に強まる。このため、ノードN3の電位も上昇する。この結果、ノードN1、N3の電位上昇が促進され、出力増幅段110のPchトランジスタ101のゲートソース間電圧絶対値は速やかに減少し、出力増幅段110のNchトランジスタ102のゲートソース間電圧は更に拡大し、出力端子2の出力電圧VOの低下が速くなる。すなわち、電流制御回路120の吸い込み電流I6が、Pchカレントミラー130’の入力電流に加算されることにより、出力端子2の放電動作が加速され、出力電圧VOの低下が速くなる。なお、出力端子2の充電時、放電時ともに、出力信号VOが入力電圧VIに近づき、その電圧差がNchトランジスタ103、Pchトランジスタ104の閾値電圧絶対値以下に小さくなると、Nchトランジスタ103、Pchトランジスタ104はオフとなり、ノードN4への電流I5の供給、又は、ノードN2からの電流I6の吸い込みは停止され、出力端子2の充電又は放電の加速作用も停止される。この後は、電流制御回路120の制御を受けない通常の差動増幅動作に移行し、出力電圧VOが入力電圧VIに到達すると、出力安定状態となる。以上のように、図2の出力回路においても、電流制御回路120は、入力電圧VIと出力信号VOの電圧差が大きいときに動作して、出力端子2の充電動作又は放電動作を加速させ、出力電圧VOが入力電圧VIに近づくと自動的に停止する。なお、入力電圧VIの変化が小さく、入力電圧VIと出力信号VOとの電圧差の絶対値が、Nchトランジスタ103の閾値電圧Vtn又はPchトランジスタ104の閾値電圧絶対値=|Vtp|以下のときはすなわち、|VI-VO|≦|Vtn|、又は、|VI-VO|≦|Vtp|、電流制御回路120は動作しない。また、図1と同様に、電流制御回路120が動作している間の出力端子2の充電動作及び放電動作は、Nch差動対とPch差動対を共に備えた差動増幅器と同等動作のため、充電時と放電時の出力電圧波形の対称性が容易に実現できる。なお、図2の出力回路において、帰還接続構成における出力安定性を確保するため、位相補償容量を設けてもよい。図2において、位相補償容量は、例えば、Pchトランジスタ132、134の接続点ノードN5と出力端子2の間や、Nchトランジスタ142、144の接続点ノードN7と出力端子2の間の一方又は両方に設けることができる。あるいは、出力増幅段110のNchトランジスタ101、Pchトランジスタ102の一方ノードN1又はN3又は両方のゲートノードN1及びN3と出力端子2の間に設けてもよい。位相補償容量の接続に応じて、電流制御回路120の電流源123、124の電流I5、I6を調整することで、位相補償容量の速やかな充放電を実現し、充電時と放電時の出力電圧波形の対称性が実現できる。また、図2の出力回路は、差動入力段の差動対を単一導電型で構成できることにより、素子数が削減され、面積も削減することができる。また、図1と同様に、出力増幅段110の貫通電流を抑制する追加回路も必要ない。さらに、図2の出力回路は、アイドリング電流電流I1、I3、I4及び出力増幅段110のPchトランジスタ101、102の電流を小さくして静消費電力を抑えても、電流制御回路120の作用により高速動作が可能であるため、低消費電力、高速駆動が実現できる。本実施例において、各電源端子に供給される電源電圧については、図1と同様であり、図1における説明が参照される。<実施例3>次に本発明の第3の実施例を説明する。図3は、本発明の第3の実施例の出力回路の構成を示す図である。図3の出力回路は、図2の出力回路において電流制御回路120の接続先を変更した構成である。図3において、電流制御回路120の電流源123は、Pchトランジスタ105を介してNchカレントミラー140’のトランジスタ141、143の接続点ノードN8に接続されている。電流源124は、Nchトランジスタ106を介してPchカレントミラー130’のトランジスタ131、133の接続点ノードN6に接続されている。その他の構成は図2と同様である。図2と同様に図3においても、電流制御回路120の制御を受けない通常の差動増幅動作では、入力電圧VIが出力電圧VOに対して、電源端子E1高電圧側へ大きく変化したとき、ノードN1、N3の電位が引き下げられ、出力増幅段110のトランジスタ101、102による出力端子2の充電作用が生じる。この出力端子2の充電作用に加えて、電流制御回路120より、電流源123の電流I5がノードN8に供給されると、Nchカレントミラー140’の入力側の電流Nchトランジスタ141のドレイン電流が増加する。このときNchトランジスタ141のドレインソース間電圧の拡大作用を生じるが、Nchトランジスタ143のゲートソース間電圧が減少するため、Nchトランジスタ143のドレインノードN4に対して充電作用が生じ、結果として、Nchトランジスタ141のドレイン電流の増加に対応して、Nchトランジスタ143のドレインノードN4の電位が上昇する。このため、Nchトランジスタ141とゲートが共通接続されたNchトランジスタ142のドレイン電流も増加し、Nchカレントミラー140’の出力電流Nchトランジスタ142、144のドレイン電流が増加する。このNchカレントミラー140’の出力電流の増加作用は、図2において、電流制御回路120の電流源123の電流I5がノードN4に供給された場合と同じ作用であり、ノードN3、N1の電位は、強い放電作用によって引き下げられることになる。したがって、図2と同様に、出力端子2の充電動作が加速される。また、図3において、電流制御回路120の制御を受けない通常の差動増幅動作では、入力電圧VIが出力電圧VOに対して電源端子E2低電圧側へ大きく変化したとき、ノードN1、N3の電位が引き上げられ、出力増幅段110のトランジスタ101、102による出力端子2の放電作用が生じる。この出力端子2の放電作用に加えて、電流制御回路120より電流源124の電流I6がノードN6から吸い込まれると、Pchカレントミラー130’の入力側の電流トランジスタ131のドレイン電流が増加する。このときPchトランジスタ131のドレインソース間電圧絶対値の拡大作用を生じるが、Pchトランジスタ133のゲートソース間電圧絶対値が減少するため、Pchトランジスタ133のドレインノードN2に対して放電作用が生じ、結果として、Pchトランジスタ131のドレイン電流の増加に対応してPchトランジスタ133のドレインノードN2の電位が低下する。このため、Pchトランジスタ131とゲートが共通接続されたPchトランジスタ132のドレイン電流も増加し、Pchカレントミラー130’の出力電流Pchトランジスタ132、134のドレイン電流が増加する。このPchカレントミラー130’の出力電流の増加作用は、図2において、電流制御回路120の電流源124の電流I6がノードN2から吸い込まれた場合と同じ作用であり、ノードN1、N3の電位は、強い充電作用により引き上げられることになる。したがって、図2と同様に、出力端子2の放電動作が加速される。以上より、図3の出力回路は、図2と同等作用であり、図2と同様の特性となる。なお、図2と図3の出力回路は、電流制御回路120の電流源123、124からの電流をカレントミラー130’、140’の入力側の電流に結合する位置が異なるが、どちらもカレントミラー130’、140’の入力側の電流を増加させる作用により、出力端子2の充電動作及び放電動作の加速を実現している。<実施例4>次に本発明の第4の実施例を説明する。図4は、本発明の第4の実施例の出力回路の構成を示す図である。図4の出力回路は、図1の出力回路において、Pch差動段を第2の差動段180として追加し、入力ダイナミックレンジを拡大したものである。すなわち、図4において、第2の差動段180は、ソースが共通接続されたPchトランジスタ115、114Pch差動トランジスタ対と、Pch差動トランジスタ対115、114の共通ソースと第6の電源端子E6間に接続された電流源116を備えている。Pch差動トランジスタ対115、114のゲートは、Nch差動トランジスタ対112、111のゲートとそれぞれ共通接続され、Pch差動トランジスタ対115、114の出力対ドレイン対はそれぞれノード対N3、N4と接続されている。図4の出力回路は、Nch差動対及びPch差動対を共に備えた構成に、電流制御回路120が付加された出力回路である。図1の出力回路と比較した場合、素子数削減による省面積効果は劣るが、電流制御回路120を備えたことにより、図1と同様に出力端子2の充電動作及び放電動作の高速化が可能になる。そして、図1と同様に負荷駆動速度を維持したままアイドリング電流を抑制して静消費電力化が可能になる。なお、図4の出力回路の電流制御回路120と、図25の関連技術の制御回路90トランジスタ93-1、93-2、電流源91、92、及び差動入力段50のトランジスタ65、66、65-9、66-10、補助電流源53、54とは、追加電流の供給及び吸い込み作用の接続先が異なる。図4の電流制御回路120は、追加電流電流I5、I6の接続先をカレントミラー130、140の入力側の電流の増加に寄与する接続点ノードN2、N4としており、図25のような差動トランジスタのオン抵抗の影響を受けないため、追加電流電流I5、I6に対する充電加速及び放電加速の応答特性が優れる。<実施例5>次に本発明の第5の実施例を説明する。図5は、本発明の第5の実施例の出力回路の構成を示す図である。図5の出力回路は、図2の出力回路において、第2の差動段180が追加された構成である。第2の差動段180は、Pch差動トランジスタ対115、114と、Pch差動トランジスタ対115、114を駆動する電流源116で構成される。Pch差動トランジスタ対115、114のゲートはNch差動トランジスタ対112、111のゲートとそれぞれ共通接続されている。Pch差動トランジスタ対115、114の出力対ドレイン対はそれぞれノード対N7、N8と接続されている。図5の出力回路は、Nch差動対及びPch差動対を共に備えた構成に、電流制御回路120が付加された出力回路である。電流制御回路120以外の構成は、図25に示した特許文献1特開2007-208316号公報が参照される。図5の出力回路は、図2の出力回路と比較して、素子数削減による省面積効果はないが、電流制御回路120を備えたことにより、図2と同様に出力端子2の充電動作及び放電動作の高速化が可能になる。また、図2と同様に負荷駆動速度を維持したままアイドリング電流を抑制して静消費電力化が可能になる。電流制御回路120は、追加電流電流I5、I6の接続先をカレントミラー130、140の入力側の電流の増加に寄与する接続点ノードN2、N4としており、追加電流電流I5、I6に対する充電加速及び放電加速の応答特性が優れる。なお、本発明の第3の実施例の変形例として、図3の出力回路に、第2の差動段180を追加することもできる。この場合も、図5の出力回路と同等の性能を有する。<実施例6>次に本発明の第6の実施例を説明する。図6は、本発明の第6の実施例の出力回路の構成を示す図である。図6の出力回路は、図1の出力回路において、第1の差動段170を削除し、代わりに、図4に示した第2の差動段180を備えた構成である。第2の差動段180は、ソースが共通接続され、ゲートが入力電圧VIが供給される入力端子1と出力電圧VOが出力される出力端子2にそれぞれ接続されたPch差動トランジスタ対115、114と、第6の電源端子E6とPch差動トランジスタ対115、114の共通ソース間に接続された電流源116を備えている。Pch差動トランジスタ対115、114の出力対ドレイン対はそれぞれノード対N3、N4と接続されている。図6の出力回路は、差動段の作用がNch差動対からPch差動対の作用に変わっただけであり、電流制御回路120構成及びその作用は、図1と同様である。したがって、図1の出力回路と同様の性能を有する。なお、図6の出力回路における電源端子の供給電圧について説明する。例えば図6の構成を、図23AのLCDドライバの負極出力レンジを駆動する出力回路として用いる場合には、第1、第3、第6の電源端子E1、E3、E6の電源電圧は共に高位側電源電圧VDD、第2、第4の電源端子E2、E4の電源電圧は共に低位側電源電圧VSSとすることができる。また、負極出力レンジを駆動する出力回路として用いる場合で、コモン電圧COM付近の負極出力レンジの上限に対応した電源電圧VMHが供給される場合には、第1、第3の電源端子E1、E3の電源電圧は共にVMH、第2、第4の電源端子E2、E4の電源電圧は共にVSS、第6の電源端子E6の電源電圧はVDDとしてもよい。特に、流れる電流が大きい出力増幅段110の第3、第4の電源端子E4、E4間の電源電圧差を小さくすることで、電流×電圧に依存する消費電力が低減され、発熱抑制効果もある。なお、P型差動入力段180の電流源116に接続されている第6の電源端子E6の電源電圧に関して、P型差動入力段180の動作範囲上限は、第6の電源端子E6からPch差動トランジスタ対115、114の閾値電圧の絶対値分低い電圧となる。Pch差動トランジスタ対115、114の閾値電圧の絶対値がある程度大きい場合でも、第6の電源端子E6をVDDとすれば、VMH~VSSの負極出力レンジの駆動に支障はない。Pch差動トランジスタ対115、114の閾値電圧がほぼゼロ付近の場合には、第6の電源端子E6をVMHとしてもよいことは勿論である。また、第1、第6の電源端子E1、E6の電源電圧は共にVDD、第2、第4の電源端子E2、E4は共にVSS、第3の電源端子E3の電源電圧のみVMHとしてもよい。なお、図2、図3に示した第2、第3の実施例の変形例として、第6の実施例と同様、第1の差動段170を第2の差動段180に置き換え、差動対の導電型を変更することが可能である。<実施例7>次に本発明の第7の実施例を説明する。図7は、本発明の第7の実施例の出力回路の構成を示す図である。図7の出力回路は、図1の出力回路において、電流制御回路120を一部変更した構成である。図7の電流制御回路120では、図1の電流源121をダイオード接続のPchトランジスタ121に置き換え、電流源122をダイオード接続のNchトランジスタ122に置き換えている。電流制御回路120において、ダイオード接続のPchトランジスタ負荷素子121は、Nchトランジスタ103がオフしたときに、Pchトランジスタ105のゲート接続点3を第1の電源端子E1高電圧側へ変化させ、カレントミラー140の入力側の電流への電流I5の加算を停止させる作用を担っている。また、ダイオード接続のNchトランジスタ負荷素子122は、Pchトランジスタ104がオフしたときに、Nchトランジスタ106のゲート接続点4を第2の電源端子E2低電圧側へ変化させ、カレントミラー130の入力側の電流への電流I6の加算を停止させる作用を担っている。図1の電流制御回路120は、負荷素子121、122を電流源で構成しているが、図7のようなダイオード接続のトランジスタで構成しても、同様の作用を実現できる。このとき、ダイオード接続のトランジスタ121、122は、トランジスタ105、106よりも、それぞれ閾値電圧絶対値が小さくなるように構成される。また、図示しないが、負荷素子121、122を抵抗素子で構成してもよい。なお、電流制御回路120において、負荷素子121、122を、電流源からダイオード接続トランジスタへ変更した構成は、図1~図6の各実施例の出力回路の電流制御回路120にも適用できる。<実施例8>次に本発明の第8の実施例を説明する。図8は、本発明の第8の実施例の出力回路の構成を示す図である。図8の出力回路は、図1の出力回路において、同一導電型の差動段を複数個N個170-1、170-2、...、170-N備えた構成である。図8を参照すると、差動入力段は、電流源113_1で駆動され、入力電圧VI_1、出力電圧VOを差動入力するNch差動トランジスタ対112_1、111_1、電流源113_2で駆動され、入力電圧VI_2、出力電圧VOを差動入力するNch差動トランジスタ対112_2、111_2、...、電流源113_Nで駆動され、入力電圧VI_N、出力電圧VOを差動入力するNch差動トランジスタ対112_N、111_Nを備え、各差動トランジスタ対の第1出力同士がノードN1に共通接続され、第2出力同士がノードN2に共通接続されている。差動対のトランジスタ対をなすトランジスタ同士のサイズを等しく、且つ、それぞれを駆動する電流源の電流値を等しくした場合、N個の入力電圧VI_1、VI-2、...、VI-Nに対して、出力端子2の出力電圧VOとして、N個の入力電圧の平均電圧VO={VI-1VI-2...VI-N}/Nが出力される。電流制御回路120のトランジスタ103、104の共通接続されたゲートは、N個の入力端子1-1~1-Nのうちの入力電圧VI_1を受ける入力端子1-1に接続されている。図8の出力回路においても、電流制御回路120は、入力電圧VI-1と出力電圧VOの電圧差が大きいときに動作して、出力端子2の充電動作又は放電動作を加速させる作用を有する。なお、N個の入力電圧VI_1、VI-2、...、VI-N間の電圧差は、N個の差動対をなすトランジスタの閾値電圧より十分小さいことが好ましい。図8に示した第8の実施例と同様に、図2~図7の各実施例の出力回路において、同一導電型の差動段を複数個備えた構成に変更することができる。<実施例9>次に本発明の第9の実施例を説明する。図9は、本発明の第9の実施例の出力回路の構成を示す図である。図9の出力回路は、図2の出力回路において、Nchカレントミラー140’を削除し、代わりに、図1に示したNchカレントミラー140を備えた構成である。Nchカレントミラー140’とNchカレントミラー140はどちらも同様の作用を有しており置換が可能である。なお、図3の出力回路においても、Nchカレントミラー140’を図1のNchカレントミラー140に置換することができる。但し、その場合には、電流制御回路120の電流源123の電流I5はノードN4に供給される。また、第1の差動段170の代わりに第2の差動段180のみを備え、カレントミラーが低電圧カスコードカレントミラー130’、140’で構成された出力回路については、Pchカレントミラー130’図2、図3をPchカレントミラー130図1に置換することができる。<実施例10>次に本発明の第10の実施例を説明する。図10は、本発明の第10の実施例の出力回路の構成を示す図である。図10の出力回路も図1と同様に、入力電圧VIと出力電圧VOを差動で受ける差動入力段と、差動入力段の第1及び第2の出力ノードN1、N3を受けプッシュプル動作して入力電圧VIに応じた出力電圧VOを出力端子2より出力する出力増幅段110と、入力電圧VIと出力電圧VOとの電位差を検出して、該電位差に応じてカレントミラー130又は140の電流制御を行う電流制御回路を備えている。図10の出力回路は、図1の出力回路において電流制御回路120の接続先を変更し、第1の浮遊電流源回路150を変更した構成である。差動入力段の第1の差動段170、第1のカレントミラーPchカレントミラー130、第2のカレントミラーNchカレントミラー140、第2の浮遊電流源回路160、及び、出力増幅段110の構成は図1と同様である。図10の電流制御回路は、電流源123の電流I5ソース電流を、第1の浮遊電流源回路150を介して第2のカレントミラー140の入力側の電流Nchトランジスタ141のドレイン電流に加算結合して電流値を増加させることにより、出力端子2の充電動作を加速させる構成とされる。あるいは、電流源124の電流I6シンク電流を、第1の浮遊電流源回路150を介して第1のカレントミラー130の入力側の電流Pchトランジスタ131のドレイン電流に加算結合して電流値を増加させることにより、出力端子2の放電動作を加速させる構成とされる。このような第1の浮遊電流源回路150を介してカレントミラー130の入力側の電流を増加させる電流制御回路を電流制御回路120’とする。電流制御回路120’に好適な第1の浮遊電流源回路150として、図10の第1の浮遊電流源回路150は、ノードN2、N4間に並列接続されたPchトランジスタ154及びNchトランジスタ155よりなる浮遊電流源で構成され、Pchトランジスタ154、155のそれぞれのゲートにはバイアス電圧BP3、BN3が供給される。電流制御回路120’に対応する第1の浮遊電流源回路150は、ノードN2又はノードN4の電位変動によりノードN2、N4間の電流が変動する浮遊電流源回路で構成される。電流制御回路120’は、図1の電流制御回路120と接続先が異なるだけで構成素子は同じである。したがって電流制御回路120’の素子番号は、便宜上、図1の電流制御回路120と同じ素子番号を用いる。電流制御回路120との相違点としては、電流制御回路120’において、Pchトランジスタ105が、第1の電源端子E1と差動入力段のノードN2間に電流源123と直列形態で接続され、Nchトランジスタ106が、第2の電源端子E2と差動入力段のノードN4間に電流源124と直列形態で接続される。なお、電流制御回路120と同様に、Pchトランジスタ105と電流源123の接続順、及び、Nchトランジスタ106と電流源124の接続順が入れ替わってもよい。また、電流制御回路120’についても、図1の電流制御回路120において可能な素子の置き換えが適用できる。図10において、電流制御回路120’は、入力端子1の入力電圧VIが出力端子2の出力電圧VOに対して大きく変化するときに動作して、VI-VO>Vtn>0ただし、VtnはNchトランジスタ103の閾値電圧のとき、差動入力段のPchカレントミラー130の入力端ノードN2に、電流源123からの電流I5を供給する。電流I5は、第1の浮遊電流源回路150へ入力される側の電流に結合され、第1の浮遊電流源回路150を介してNchカレントミラー140の入力電流に加算され、この結果、出力端子2の充電動作を加速させる。電流制御回路120’は、入力端子1の入力電圧VIが出力端子2の出力電圧VOに対して低電位側に大きく変化し、VI-VO<Vtp<0ただし、VtpはPchトランジスタ104の閾値電圧のとき、差動入力段のNchカレントミラー140の入力端ノードN4から電流源124の電流I6を引き抜くシンク電流をノードN4に供給する。電流I6は、第1の浮遊電流源回路150から出力される側の電流に結合され、第1の浮遊電流源回路150を介してPchカレントミラー140の入力電流に加算結合され、この結果、出力端子2の放電動作を加速させる。図10に示した本実施例の出力回路の動作について以下に説明する。なお、出力安定状態における電流源113、123、124の電流をI1、I5、I6とし、浮遊電流源154、155の合計電流をI3、浮遊電流源152、153の合計電流をI4=I3とする。また入力電圧VIはステップ電圧とする。図10の出力回路において、電流制御回路120’の制御を受けない通常の差動増幅動作は、入力電圧VIが出力電圧VOに対して、第1の電源端子E1高電圧側へ大きく変化したとき、ノードN1とN3の電位が低下し、出力増幅段110による出力端子2の充電作用が生じる。また、入力電圧VIが出力電圧VOに対して第2の電源端子E2低電圧側へ大きく変化したとき、ノードN1とN3の電位が上昇し、出力増幅段110による出力端子2の放電作用が生じる。このときの動作は、図1の出力回路における、電流制御回路120の制御を受けない通常の差動増幅動作と同じであり、詳細は図1の説明が参照される。次に、電流制御回路120’の動作を説明する。電流制御回路120’の動作は、電流制御回路120’の制御を受けない通常の差動増幅動作への追加の作用となる。入力端子1の入力電圧VIが出力端子2の出力電圧VOに対して第1の電源端子E1高電圧側へ大きく変化し、Nchトランジスタ103のゲートソース間電圧が、その閾値電圧Vtnを超えたときたとき、すなわち、出力電圧VOと第1の電源端子E1の電圧VE1との電圧差が、入力電圧VIと第1の電源端子E1の電圧VE1との電圧差と比較して、Nchトランジスタ103の閾値電圧Vtnを超えたときVI-VO>Vtn>0、Nchトランジスタ103がオンとなり、Nchトランジスタ103のドレインと電流源121の接続点3の電圧が引き下げられ、Pchトランジスタ105がオンとなる。これにより、電流源123の電流I5が、オン状態のPchトランジスタ105を介して、Pchカレントミラー130の入力端ノードN2に供給される。このとき、Pchトランジスタ104はオフ状態とされ、Pchトランジスタ104のドレインと電流源122の接続点4の電圧は、第2の電源端子E2の電圧とされ、Nchトランジスタ106はオフ状態とされる。なお、図10の出力回路は、電流制御回路120’の制御を受けない通常の差動増幅動作において、入力電圧VIが出力電圧VOに対して、第1の電源端子E1高電圧側へ大きく変化したとき、Nch差動対の出力電流の変化Nchトランジスタ111、112のドレイン電流の減少及び増加により、ノードN1とN3の電位が低下し、出力増幅段110による出力端子2の充電作用が生じる。この差動増幅動作に加えて、電流制御回路120’において、電流源123の電流I5がノードN2に供給されると、ノードN2の電位が上昇し、浮遊電流源154、155のPchトランジスタ154のゲートソース間電圧絶対値が拡大する。このため、電流I5は、Pchトランジスタ154を介してノードN4に供給され、Nchカレントミラー140の入力電流Nchトランジスタ141のドレイン電流が増加する。このとき、Nchトランジスタ141、142の共通ゲートノードN4の電位が上昇し、Nchカレントミラー140の出力電流Nchトランジスタ142のドレイン電流が増加する。これにより、ノードN3に対する放電作用が強まり、ノードN3の電位は更に低下する。また、ノードN3の電位の低下により、浮遊電流源152、153のNchトランジスタ153のゲートソース間電圧が拡大し、Nchトランジスタ153に流れるドレイン電流が増加する。これにより、ノードN1に対する放電作用も強まり、ノードN1の電位も更に低下する。また、電流源123の電流I5がノードN2に供給され、ノードN2の電位が上昇すると、ノードN2にゲートが共通接続されたPchトランジスタ131、132のゲートソース間電圧絶対値が減少し、Pchカレントミラー130の出力電流Pchトランジスタ132のドレイン電流が減少する。したがって、ノードN1の電位の低下は、Pchカレントミラー130の出力電流の減少によっても後押しされる。この結果、ノードN1とN3の電位の低下が促進され、出力増幅段110のPchトランジスタ101のゲートソース間電圧絶対値が更に拡大し、出力増幅段110のNchトランジスタ102のゲートソース間電圧は速やかに減少し、出力端子2の出力電圧VOの上昇が速くなる。すなわち、電流制御回路120’より、電流源123の電流I5が、Pchカレントミラー130の入力端ノードN2から浮遊電流源154、155へ流れる電流Pchカレントミラー130の入力側の電流に結合され、浮遊電流源154、155を介して、Nchカレントミラー140の入力電流に加算結合されることにより、出力端子2の充電動作が加速され、出力電圧VOの上昇が速くなる。なお、出力信号VOが入力電圧VIに近づき、その電圧差がNchトランジスタ103の閾値電圧以下に小さくなると、すなわち、出力電圧VOと第1の電源端子電圧VE1との電圧差が、入力電圧VIと第1の電源端子電圧VE1との電圧差と比較して、Nchトランジスタ103の閾値電圧Vtn以下に小さくなるとVI-VO≦Vtn、Nchトランジスタ103はオフとなり、接続点3の電位が上昇して、Pchトランジスタ105がオフとなり、ノードN2への電流I5の供給は停止され、出力端子2の充電加速作用も停止される。この後は、電流制御回路120’の制御を受けない通常の差動増幅動作に移行して出力端子2の充電動作が行われ、出力電圧VOが入力電圧VIに到達すると出力安定状態となる。一方、入力端子1の入力電圧VIが出力端子2の出力電圧VOに対して第2の電源端子E2低電圧側へ大きく変化し、Pchトランジスタ104のゲートソース間電圧の絶対値が、その閾値電圧絶対値を超えたとき、すなわち、出力電圧VOと第2の電源端子E2の電圧VE2との電圧差が、入力電圧VIと第2の電源端子E2の電圧VE2との電圧差と比較して、Pchトランジスタ104の閾値電圧Vtpの絶対値を超えたときVI-VO<Vtp<0、すなわち、|VI-VO|>|Vtp|、Pchトランジスタ104がオンとなり、接続点4の電圧が引き上げられ、Nchトランジスタ106がオンとなる。これにより、電流源124の電流I6シンク電流がNchカレントミラー130の入力端ノードN4から電流制御回路120’側へ吸い込まれる。このとき、Nchトランジスタ103はオフとされ、接続点3は第1の電源端子E1の電圧とされ、Pchトランジスタ105はオフとされる。なお、図10の出力回路は、電流制御回路120’の制御を受けない通常の差動増幅動作において、入力電圧VIが出力電圧VOに対して第2の電源端子E2低電圧側へ大きく変化したとき、Nch差動対の出力電流の変化Nchトランジスタ111、112のドレイン電流の増加及び減少により、ノードN1とN3の電位が上昇し、出力増幅段110による出力端子2の放電作用が生じる。この差動増幅動作に加えて、電流制御回路120’の電流源124の電流I6がノードN4から吸い込まれると、ノードN4の電位が低下し、浮遊電流源154、155のNchトランジスタ155のゲートソース間電圧が拡大する。このため、電流I6が、Nchトランジスタ155を介してノードN2から吸い込まれ、Pchカレントミラー130の入力電流Pchトランジスタ131のドレイン電流が増加する。このとき、Pchトランジスタ131、132の共通ゲートノードN2の電位が低下し、Pchカレントミラー130の出力電流Pchトランジスタ132のドレイン電流が増加する。これにより、ノードN1に対する充電作用が強まり、ノードN1の電位は更に上昇する。また、ノードN1の電位の上昇により、浮遊電流源152、153のPchトランジスタ152のゲートソース間電圧が拡大し、Pchトランジスタ152に流れるドレイン電流が増加する。これにより、ノードN3に対する充電作用が強まり、ノードN3の電位も更に上昇する。また、電流源124の電流I6がノードN4から吸い込まれ、ノードN4の電位が低下すると、ノードN4にゲートが共通接続されたNchトランジスタ141、142のゲートソース間電圧が減少し、Nchカレントミラー140の出力電流Nchトランジスタ142のドレイン電流が減少する。したがって、ノードN3の電位の上昇は、Nchカレントミラー140の出力電流の減少によっても後押しされる。この結果、ノードN1とN3の電位の上昇が促進され、出力増幅段110のPchトランジスタ101のゲートソース間電圧絶対値は速やかに減少し、出力増幅段110のNchトランジスタ102のゲートソース間電圧は更に拡大し、出力端子2の出力電圧VOの低下が速くなる。すなわち、電流制御回路120’より、電流源124の電流I6が、浮遊電流源154、155からNchカレントミラー140の入力端ノードN4へ流れる電流Nchカレントミラー140の入力側の電流にシンク電流として結合され、浮遊電流源154、155を介して、Pchカレントミラー130の入力電流に加算されることにより、出力端子2の放電動作が加速され、出力電圧VOの低下が速くなる。なお、出力信号VOが入力電圧VIに近づき、その電圧差絶対値がPchトランジスタ104の閾値電圧絶対値以下に小さくなると、すなわち、出力電圧VOと第2の電源端子電圧VE2との電圧差が、入力電圧VIと第2の電源端子電圧VE2との電圧差と比較して、Pchトランジスタ104の閾値電圧Vtpの絶対値以下に小さくなると|VI-VO|≦|Vtp|、Pchトランジスタ104はオフとなり、接続点4の電圧が低下して、Nchトランジスタ106がオフとなり、ノードN4からの吸い込み電流I6は停止され、出力端子2の放電加速作用も停止される。この後は、上記で説明した、電流制御回路120’の制御を受けない通常の差動増幅動作に移行して出力端子2の放電動作が行われ、出力電圧VOが入力電圧VIに到達すると出力安定状態となる。以上より、電流制御回路120’は、入力電圧VIと出力信号VOの電圧差が大きいときに動作して、出力端子2の充電動作又は放電動作を加速させ、出力電圧VOが入力電圧VIに近づくと自動的に停止する。なお、入力電圧VIの変化が小さく、入力電圧VIと出力信号VOの電圧差がトランジスタ103又は104の閾値電圧絶対値以下のときは、電流制御回路120’は動作しない。また、図1と同様に、電流制御回路120’が動作している間の出力端子2の充電動作及び放電動作は、Nch差動対とPch差動対を共に備えた差動増幅器と同等動作のため、充電時と放電時の出力電圧波形の対称性が容易に実現できる。なお、図10の出力回路において、帰還接続構成における出力安定性を確保するため、位相補償容量を設けてもよい。図10において、位相補償容量は、例えば、出力増幅段110のPchトランジスタ101、102の一方ノードN1又はN3又は両方のゲートノードN1及びN3と、出力端子2との間に設けてもよい。位相補償容量の接続に応じて、電流制御回路120’の電流源123、124の電流I5、I6を調整することで、位相補償容量の速やかな充放電を実現し、充電時と放電時の出力電圧波形の対称性が実現できる。また、図10の出力回路は、差動入力段の差動対を単一導電型で構成できることにより、素子数が削減され、回路面積も削減することができる。また、アイドリング電流電流I1、I3、I4及び出力増幅段110のPchトランジスタ101、102の電流を小さくして静消費電力を抑えても、電流制御回路120’の制御により、高速動作が可能であるため、低消費電力、高速駆動を実現することができる。また、図10の出力回路の各電源端子に供給される電源電圧については、図1と同様の設定や変更が可能である。例えば図10の回路を、図23BのOLEDドライバの出力レンジを駆動する出力回路として用いることや、図23AのLCDドライバの出力レンジを駆動する出力回路として用いることも可能である。電源電圧の設定例の詳細は図1の説明が参照される。また、電流制御回路120’の第1、第2の電源端子の設定例についても、図1の電流制御回路120の場合と同様である。<実施例11>次に本発明の第11の実施例を説明する。図11は、本発明の第11の実施例の出力回路の構成を示す図である。図11の出力回路は、図10のカレントミラー130、140を、それぞれ図2と同様の低電圧カスコードカレントミラー130’、140’に変更した構成である。電流制御回路は、図10と同様に、第1の浮遊電流源回路150を介してカレントミラー130’又は140’の入力電流を増加させる電流制御回路120’を備える。カレントミラー130’、140’について、図2と同一の要素、素子には同一の参照符号が付され、電流制御回路120’について、図10と同一の要素、素子には同一の参照符号が付されている。図11の出力回路の動作について以下に説明する。図11の出力回路において、電流制御回路120’の制御を受けない通常の差動増幅動作は、入力電圧VIが出力電圧VOに対して、第1の電源端子E1高電圧側へ大きく変化したとき、ノードN1とN3の電位が低下し、出力増幅段110による出力端子2の充電作用が生じる。また、入力電圧VIが出力電圧VOに対して第2の電源端子E2低電圧側へ大きく変化したとき、ノードN1とN3の電位が上昇し、出力増幅段110による出力端子2の放電作用が生じる。このときの動作は、図2の出力回路における、電流制御回路120の制御を受けない通常の差動増幅動作と同じであり、詳細は図2の説明が参照される。次に、電流制御回路120’の動作を簡単に説明する。電流制御回路120’の動作は、電流制御回路120’の制御を受けない通常の差動増幅動作への追加の作用となる。電流制御回路120’の構成及び詳細な動作は図10での説明と同様である。すなわち電流制御回路120’は、入力電圧VIが出力電圧VOに対して第1の電源端子E1高電圧側へ大きく変化したとき、電流源123の電流I5をPchカレントミラー130の入力端ノードN2に供給する。なお、図11の出力回路は、電流制御回路120’の制御を受けない通常の差動増幅動作において、入力電圧VIが出力電圧VOに対して、第1の電源端子E1高電圧側へ大きく変化したとき、Nch差動対の出力電流の変化Nchトランジスタ111、112のドレイン電流の減少及び増加により、ノードN1とN3の電位が低下し、出力増幅段110による出力端子2の充電作用が生じる。この差動増幅動作に加えて、電流制御回路120’により、電流源123の電流I5がノードN2に供給されると、ノードN2の電位が上昇し、浮遊電流源154、155のPchトランジスタ154のゲートソース間電圧絶対値が拡大する。このため、電流I5は、Pchトランジスタ154を介してノードN4に供給され、Nchカレントミラー140’の入力電流Nchトランジスタ141、143のドレイン電流が増加する。このとき、Nchトランジスタ141、142の共通ゲートノードN4の電位が上昇し、Nchカレントミラー140’の出力電流Nchトランジスタ142、144のドレイン電流が増加する。これにより、ノードN3に対する放電作用が強まり、ノードN3の電位は更に低下する。また、ノードN3の電位低下により、浮遊電流源152、153のNchトランジスタ153のゲートソース間電圧が拡大し、Nchトランジスタ153に流れるドレイン電流が増加する。これにより、ノードN1に対する放電作用が強まり、ノードN1の電位も更に低下する。また、電流源123の電流I5が、ノードN2に供給され、ノードN2の電圧が上昇すると、ノードN2にゲートが共通接続されたPchトランジスタ131、132のゲートソース間電圧絶対値が減少し、Pchトランジスタ131、132のドレイン電流が減少する。したがって、ノードN1の電位の低下は、Pchカレントミラー130’の出力電流Pchトランジスタ131、132のドレイン電流の減少によっても後押しされる。この結果、ノードN1とN3の電位の低下が促進され、出力増幅段110のPchトランジスタ101のゲートソース間電圧絶対値が更に拡大し、出力増幅段110のNchトランジスタ102のゲートソース間電圧は速やかに減少し、出力端子2の出力電圧VOの上昇が速くなる。すなわち、電流制御回路120’より、電流源123の電流I5が、Pchカレントミラー130’の入力端ノードN2から浮遊電流源154、155へ流れる電流Pchカレントミラー130’の入力側の電流に結合され、浮遊電流源154、155を介して、Nchカレントミラー140’の入力電流に加算されることにより、出力端子2の充電動作が加速され、出力電圧VOの上昇が速くなる。一方、電流制御回路120’は、入力電圧VIが出力電圧VOに対して第2の電源端子E2低電圧側へ大きく変化したとき、電流源124の電流I6をNchカレントミラー140’の入力端ノードN4から吸い込む。なお、図11の出力回路は、電流制御回路120’の制御を受けない通常の差動増幅動作において、入力電圧VIが出力電圧VOに対して、第2の電源端子E2低電圧側へ大きく変化したとき、Nch差動対の出力電流の変化Nchトランジスタ111、112のドレイン電流の増加及び減少により、ノードN1とN3の電位が上昇し、出力増幅段110による出力端子2の放電作用が生じる。この差動増幅動作に加えて、電流制御回路120’により、電流源124の電流I6がノードN4から吸い込まれると、ノードN4の電圧が低下し、浮遊電流源154、155のNchトランジスタ155のゲートソース間電圧が拡大する。このため、電流I6が、Nchトランジスタ155を介してノードN2から吸い込まれ、Pchカレントミラー130’の入力電流Pchトランジスタ131、133のドレイン電流が増加する。このとき、Pchトランジスタ131、132の共通ゲートノードN2の電位が低下し、Pchカレントミラー130’の出力電流Nchトランジスタ142、144のドレイン電流が増加する。これにより、ノードN1に対する充電作用が強まり、ノードN1の電位は更に上昇する。また、ノードN1の電位上昇により、浮遊電流源152、153のPchトランジスタ152のゲートソース間電圧絶対値が拡大し、Pchトランジスタ152に流れるドレイン電流が増加する。これにより、ノードN3に対する充電作用が強まり、ノードN3の電位も更に上昇する。また、電流源124の電流I6がノードN4から吸い込まれ、ノードN4の電位が低下すると、ノードN4にゲートが共通接続されたNchトランジスタ141、142のゲートソース間電圧が減少し、Nchカレントミラー140’の出力電流Nchトランジスタ142、144のドレイン電流が減少する。したがって、ノードN3の電位の上昇は、Nchカレントミラー140’の出力電流の減少によっても後押しされる。この結果、ノードN1とN3の電位上昇が促進され、出力増幅段110のPchトランジスタ101のゲートソース間電圧絶対値は速やかに減少し、出力増幅段110のNchトランジスタ102のゲートソース間電圧は更に拡大し、出力端子2の出力電圧VOの低下が速くなる。すなわち、電流制御回路120’より、電流源124の電流I6が、浮遊電流源154、155からNchカレントミラー140’の入力端ノードN4へ流れる電流Nchカレントミラー140’の入力側の電流にシンク電流として結合され、浮遊電流源154、155を介して、Pchカレントミラー130’の入力電流に加算されることにより、出力端子2の放電動作が加速され、出力電圧VOの低下が速くなる。なお、出力端子2の充電時、放電時ともに、出力信号VOが入力電圧VIに近づき、その電圧差がNchトランジスタ103、Pchトランジスタ104の閾値電圧絶対値よりも小さくなると、Nchトランジスタ103、Pchトランジスタ104はオフとなり、ノードN2への電流I5の供給、又は、ノードN4からの電流I6の吸い込みは停止され、出力端子2の充電又は放電の加速作用も停止される。この後は、電流制御回路120’の制御を受けない通常の差動増幅動作に移行して、出力電圧VOが入力電圧VIに到達すると出力安定状態となる。以上のように、図11の出力回路においても、電流制御回路120’は、入力電圧VIと出力信号VOの電圧差が大きいときに動作して、出力端子2の充電動作又は放電動作を加速させ、出力電圧VOが入力電圧VIに近づくと自動的に停止する。なお、入力電圧VIの変化が小さく、入力電圧VIと出力信号VOの電圧差がトランジスタ103又は104の閾値電圧絶対値以下のときは、電流制御回路120’は動作しない。また、図10と同様に、電流制御回路120’が動作している間の出力端子2の充電動作及び放電動作は、Nch差動対とPch差動対を共に備えた差動増幅器と同等動作のため、充電時と放電時の出力電圧波形の対称性が容易に実現できる。なお、図11の出力回路において、帰還接続構成における出力安定性を確保するため、位相補償容量を設けてもよい。図11において、位相補償容量は、例えば、Pchトランジスタ132、134の接続点ノードN5と出力端子2間や、Nchトランジスタ142、144の接続点ノードN7と出力端子2との間の一方又は両方に設けることができる。あるいは出力増幅段110のPchトランジスタ101、102の一方ノードN1又はN3又は両方のゲートノードN1及びN3との間に設けてもよい。位相補償容量の接続に応じて、電流制御回路120’の電流源123、124の電流I5、I6を調整することで、位相補償容量の速やかな充放電を実現し、充電時と放電時の出力電圧波形の対称性が実現できる。また、図11の出力回路は、差動入力段の差動対を単一導電型で構成できることにより、素子数が削減され、回路面積も削減することができる。また、アイドリング電流電流I1、I3、I4及び出力増幅段110のPchトランジスタ101、102の電流を小さくして静消費電力を抑えても、電流制御回路120’の制御により、高速動作が可能であるため、低消費電力、高速駆動を実現することができる。各電源端子に供給される電源電圧については、図1と同様の設定又は変更が可能であり、図1の説明が参照される。<実施例12>次に本発明の第12の実施例を説明する。図12は、本発明の第12の実施例の出力回路の構成を示す図である。なお、図12において、図11と同一の要素、素子には同一の参照符号が付されている。図12の出力回路は、図11の出力回路において電流制御回路120’の接続先を変更した構成である。又は、図12の出力回路は、図3の出力回路において電流制御回路120を電流制御回路120’に置き換えた構成である。図12において、電流制御回路120’の電流源123は、Pchトランジスタ105を介してPchカレントミラー130’のトランジスタ131、133の接続点ノードN6に接続され、電流源124は、Nchトランジスタ106を介してNchカレントミラー140’のトランジスタ141、143の接続点ノードN8に接続される。その他の構成は図11と同様である。図11と同様に図12においても、電流制御回路120’の制御を受けない通常の差動増幅動作では、入力電圧VIが出力電圧VOに対して、第1の電源端子E1高電圧側へ大きく変化したとき、ノードN1とN3の電位が低下し、出力増幅段110による出力端子2の充電作用が生じる。この差動増幅動作に加えて、電流制御回路120’より、電流源123の電流I5がノードN6に供給されると、ノードN6の電位が上昇し、Pchトランジスタ133のゲートソース間電圧が拡大する。このため、電流I5はPchトランジスタ133を介してノードN2に供給され、ノードN2の電位が上昇する。また、ノードN2の電位の上昇により、浮遊電流源154、155のPchトランジスタ154のゲートソース間電圧絶対値が拡大する。これにより、電流I5は、Pchトランジスタ154を介してノードN4に供給され、Nchカレントミラー140’の入力電流Nchトランジスタ141、143のドレイン電流が増加する。すなわち、ノードN6への電流I5の供給は、図11のノードN2への電流I5の供給と同様の作用となる。したがって、出力端子2の充電動作が加速される。また、図12において、電流制御回路120’の制御を受けない通常の差動増幅動作では、入力電圧VIが出力電圧VOに対して第2の電源端子E2低電圧側へ大きく変化したとき、ノードN1とN3の電位が上昇し、出力増幅段110による出力端子2の放電作用が生じる。この差動増幅動作に加えて、電流源124の電流I6がノードN8から吸い込まれると、ノードN8の電位が低下し、Nchトランジスタ143のゲートソース間電圧が拡大する。このため、ノードN4からNchトランジスタ143を介して電流I6が吸い込まれ、ノードN4の電位が低下する。また、ノードN4の電位の低下により、浮遊電流源154、155のNchトランジスタ155のゲートソース間電圧が拡大する。このため、電流I6が、Nchトランジスタ155を介してノードN2から吸い込まれ、Pchカレントミラー130’の入力電流Pchトランジスタ131、133のドレイン電流が増加する。すなわち、ノードN8からの電流I6の吸い込みは、図11のノードN4からの電流I6の吸い込みと同様の作用となる。したがって、出力端子2の放電動作が加速される。以上より、図12の出力回路は、図11と同等作用であり、図11と同様の特性となる。なお、図11と図12の出力回路は、電流制御回路120’の電流源123、124からの電流I5、I6をカレントミラー130’、140’の入力側の電流に結合する位置が異なるが、どちらも電流結合した位置から浮遊電流源154、155を介した反対側のカレントミラーの入力側の電流を増加させる作用により、出力端子2の充電動作及び放電動作の加速を実現している。<実施例13>次に本発明の第13の実施例を説明する。図13は、本発明の第13の実施例の出力回路の構成を示す図である。なお、図13において、図10と同一の要素、素子には同一の参照符号が付されている。図13の出力回路は、図10の出力回路において、Pch差動段を第2の差動段180として追加し、入力ダイナミックレンジを拡大したものである。なお図13の出力回路は、図4の出力回路において電流制御回路120を電流制御回路120’に置き換えた構成でもある。第2の差動段180は、図4の差動段180と同じ構成及び同じ接続で、図4の説明が参照される。図13の出力回路は、Nch差動対及びPch差動対を共に備えた構成に、電流制御回路120が付加された出力回路である。図10の出力回路と比較して、素子数削減による省面積効果はないが、電流制御回路120’を備えたことにより、出力端子2の充電動作及び放電動作の高速化が可能になる。そして、図10と同様に負荷駆動速度を維持したままアイドリング電流を抑制して静消費電力の低減が可能になる。なお、図13の出力回路の電流制御回路120’と、図25の関連技術の制御回路90トランジスタ93-1、93-2、電流源91、92、及び差動入力段50のトランジスタ65、66、補助電流源53、54とは、追加電流の供給及び吸い込み作用の接続先が異なる。図13の電流制御回路120’は、追加電流電流I5、I6の接続先をカレントミラー130、140の入力側端子ノードN2、N4としている。<実施例14>次に本発明の第14の実施例を説明する。図14は、本発明の第14の実施例の出力回路の構成を示す図である。なお、図14において、図11と同一の要素、素子には同一の参照符号が付されている。図14の出力回路は、図11の出力回路において、Pch差動段を第2の差動段180として追加し、入力ダイナミックレンジを拡大したものである。なお図14の出力回路は、図5の出力回路において電流制御回路120を電流制御回路120’に置き換えた構成でもある。第2の差動段180は、図5の差動段180と同じ構成及び同じ接続で、図5の説明が参照される。図14の出力回路は、Nch差動対及びPch差動対を共に備えた構成に、電流制御回路120’が付加された出力回路である。電流制御回路120’以外の構成は、特許文献2特開平06-326529号公報の図1が参照される。特許文献2の図1の差動増幅器に対応し、出力端子を反転入力端子へ帰還接続したボルテージフォロワの構成である。図13の出力回路は、図11の出力回路と比較して、素子数削減による省面積効果はないが、電流制御回路120’を備えたことにより、出力端子2の充電動作及び放電動作の高速化が可能になる。また、図11と同様に負荷駆動速度を維持したままアイドリング電流を抑制して静消費電力の低減が可能になる。電流制御回路120’は、追加電流電流I5、I6の接続先をカレントミラー130、140の入力側端子ノードN2、N4としている。なお、本発明の第12の実施例の変形例として、図12の出力回路に、第2の差動段180を追加することもできる。この場合、図14の出力回路と同等の性能を有する。<実施例15>次に本発明の第15の実施例を説明する。図15は、本発明の第15の実施例の出力回路の構成を示す図である。なお、図15において、図10と同一の要素、素子には同一の参照符号が付されている。図15の出力回路は、図10の出力回路において、第1の差動段170を第2の差動段180に置き換えた構成である。又は、図15の出力回路は、図6の出力回路において電流制御回路120を電流制御回路120’に置き換えた構成である。第2の差動段180は、図6の差動段180と同じ構成及び同じ接続で、図6の説明が参照される。図15の出力回路は、差動段の作用がNch差動対からPch差動対の作用に変わるだけで、電流制御回路120’の作用は、図10と同様である。したがって、本実施例も図10の出力回路と同様の性能を有する。なお、図15の出力回路における各電源端子の供給電圧については、図6と同様の設定や変更が可能である。例えば図15の構成を、図23AのLCDドライバの負極出力レンジを駆動する出力回路として用いることも可能である。電源電圧の設定例の詳細は図6の説明が参照される。また、図11、図12に示した第11、第12の実施例の変形例として、第15の実施例と同様、第1の差動段170を第2の差動段180に置き換え、差動対の導電型を変更することが可能である。<実施例16>次に本発明の第16の実施例を説明する。図16は、本発明の第16の実施例の出力回路の構成を示す図である。なお、図16において、図11と同一の要素、素子には同一の参照符号が付されている。図16の出力回路は、図11の出力回路において、電流制御回路120’を一部変更した構成である。図16の電流制御回路120’では、図10の電流源121をダイオード接続のPchトランジスタ121に置き換え、電流源122をダイオード接続のNchトランジスタ122に置き換えている。また、図16の出力回路は、図7の出力回路において電流制御回路120を電流制御回路120’に置き換えた構成でもある。図16の電流制御回路120’において、負荷素子121は、トランジスタ103がオフしたときに、トランジスタ105のゲート接続点3を第1の電源端子E1高電圧側へ変化させ、カレントミラー140の入力側の電流への電流I5の加算を停止させる作用を担っている。また、負荷素子122は、トランジスタ104がオフしたときに、トランジスタ106のゲート接続点4を第2の電源端子E2低電圧側へ変化させ、カレントミラー130の入力側の電流への電流I6の加算を停止させる作用を担っている。図10の電流制御回路120’は、負荷素子121、122を電流源とした構成であるが、図16のようなダイオード接続トランジスタで構成しても同様の作用を実現できる。このとき、ダイオード接続のトランジスタ121、122は、トランジスタ105、106よりも、それぞれ閾値電圧絶対値が小さくなるように構成される。また、図示しないが、負荷素子121、122を抵抗素子で構成してもよい。なお、電流制御回路120’において、負荷素子121、122を電流源からダイオード接続のトランジスタへ変更した構成は、図10~図15の出力回路の電流制御回路120’にも適用できる。<実施例17>次に本発明の第17の実施例を説明する。図17は、本発明の第17の実施例の出力回路の構成を示す図である。なお、図17において、図10と同一の要素、素子には同一の参照符号が付されている。図17の出力回路は、図10の出力回路において、同一導電型の差動段を複数個N個170-1、170-2、...、170-N備えた構成である。また、図17の出力回路は、図8の出力回路において電流制御回路120を電流制御回路120’に置き換えた構成でもある。複数個170-1、170-2、...、170-Nの差動段は図8と同じ構成で、図8の説明が参照される。図17の出力回路においても、N個の入力電圧VI-1、VI-2、...、VI-Nに対して、出力端子2の出力電圧VOとして、N個の入力電圧の平均電圧VO=VI-1VI-2...VI-N/Nを出力することができる。図17の出力回路においても、電流制御回路120’は、入力電圧VI-1と出力電圧VOの電圧差が大きいときに動作して、出力端子2の充電動作又は放電動作を加速させる作用を有する。なお、N個の入力電圧VI_1、VI-2、...、VI-N間の電圧差は、N個の差動対をなすトランジスタの閾値電圧より十分小さいことが好ましい。図17と同様に、図11~図16の出力回路において、同一導電型の差動段を複数個備えた構成に変更することができる。<実施例18>次に本発明の第18の実施例を説明する。図18は、本発明の第18の実施例の出力回路の構成を示す図である。図18の出力回路は、図11の出力回路において、Nchカレントミラー140’を削除し、代わりに、図10に示したNchカレントミラー140を備えた構成である。Nchカレントミラー140’とNchカレントミラー140は同様の作用を有しており、置き換えが可能である。なお、図12の出力回路においても、Nchカレントミラー140’を図10のNchカレントミラー140に置換することができる。但し、その場合には、電流制御回路120’の電流源124の電流I6はノードN4に供給される。また、第1の差動段170の代わりに、第2の差動段180のみを備え、カレントミラーが低電圧カスコードカレントミラー130’、140’で構成された出力回路については、Pchカレントミラー130’図11、図12をPchカレントミラー130図10に置換してもよい。<実施例19>次に本発明の第19の実施例を説明する。本実施例では、本発明に係る出力回路を回路シミュレーションした。図19及び図20は、本発明の第19の実施例として、回路シミュレーションに用いた出力回路の構成を示す図である。図19及び図20の構成は、それぞれ図2及び図11に示した出力回路において、位相補償容量C1が、Nchカレントミラー140’のNchトランジスタ142、144の接続点ノードN7と出力端子2間に接続されている。図19及び図20には、図示されないが、出力端子2には、データ線相当の負荷回路が接続されている回路シミュレーションでは負荷回路を接続した状態でシミュレーションを行った。図21は、図19の出力回路における出力端子2の出力波形図のシミュレーション結果過渡解析結果を示す図である。第1、第3の電源端子E1、E3の電源電圧は13.5V、第2、第4、第5の電源端子E2、E4、E5の電源電圧は0Vとしている。入力電圧VIは図示していないが、1.5V-12Vのステップ信号で、時刻t0で1.5Vから12V、又は、12Vから1.5Vへ変化している。図21の出力波形VO_1は、入力電圧VIの1.5Vから12Vへの変化立ち上がりに対応しており、出力波形VO_2は、入力電圧VIの12Vから1.5Vへの変化立下りに対応している。出力波形VO_1、VO_2ともに、時刻t0から時刻taの間に電流制御回路120が動作したことにより、電圧変化が加速されて、出力波形の傾きが大きくなっている。時刻ta以降は、電流制御回路120が停止し、通常の差動増幅動作に移行して変化している。なお、出力波形VO_1、VO_2の振幅に対して電流制御回路120が動作する電圧範囲時間t0-taの電圧変動範囲は、主に電流制御回路120のトランジスタ103、104の基板バイアス効果を含む閾値電圧の大きさに依存する。トランジスタ103、104の基板バイアス効果を含む閾値電圧を小さくすれば、電流制御回路120が動作する電圧範囲が広がり、電圧変化の加速期間も広がる。図21の出力波形VO_1、VO_2より、図19の電流制御回路120による出力端子2の充電動作及び放電動作の加速効果が確認された。なお、図20の出力回路における出力端子2の出力波形図のシミュレーション結果過渡解析結果についても、電流制御回路120’の電流I5、I6の調整により、図21の出力波形とVO_1、VO_2とほぼ同等の波形が実現できた。このため、図20の電流制御回路120’による出力端子2の充電動作及び放電動作の加速効果も確認された。また、差動段が単一導電型で構成され、位相補償容量C1も非対称な接続であっても、出力端子2の充電時及び放電時の波形対称性も実現できることが確認された。<実施例20>図22は、本発明の第20の実施例の表示装置のデータドライバの要部構成を示す図である。図22を参照すると、例えば図24Aのデータドライバ980に対応している。図22を参照すると、このデータドライバは、シフトレジスタ801と、データレジスタ/ラッチ802と、レベルシフト回路群レベルシフタ群803と、参照電圧発生回路804と、デコーダ回路群805と、出力回路群806と、を含んで構成される。出力回路群806の各出力回路は、図1乃至図21を参照して説明した各実施例の出力回路を用いることができる。出力回路群806は、出力数に対応して、出力回路を複数個備えている。シフトレジスタ801は、スタートパルスとクロック信号CLKに基づき、データラッチのタイミングを決定する。データレジスタ/ラッチ802は、シフトレジスタ801で決定されたタイミングに基づいて、入力された映像デジタルデータを各出力単位のデジタルデータ信号に展開し、所定の出力数毎ラッチし、制御信号に応じて、レベルシフト回路群803に出力する。レベルシフト回路群803は、データレジスタ/ラッチ802から出力される各出力単位のデジタルデータ信号を低振幅信号から高振幅信号にレベル変換して、デコーダ回路群805に出力する。デコーダ回路群805は、各出力毎に、参照電圧発生回路804で生成された参照電圧群から、レベル変換されたデジタルデータ信号に応じた参照電圧を選択する。出力回路群806は、各出力毎に、デコーダ回路群805の対応するデコーダで選択された一つ又は複数の参照電圧を入力し、その参照電圧に対応した階調信号を増幅出力する。出力回路群806の出力端子群は表示装置のデータ線に接続されている。シフトレジスタ801及びデータレジスタ/ラッチ802はロジック回路で、一般に低電圧例えば0V~3.3Vで構成され、対応する電源電圧が供給されている。レベルシフタ群803、デコーダ回路群805及び出力回路群806は、一般に表示素子を駆動するのに必要な高電圧例えば0VVSS~18VVDDで構成され、対応する電源電圧が供給されている。図1乃至図21を参照して説明した各実施例、実施例の出力回路は、出力回路の出力端子に接続するデータ線の充電動作及び放電動作が加速され、充電時及び放電時の波形対称性が実現可能とされており、さらに面積、消費電力の縮減に好適とされるため、表示装置のデータドライバの出力回路群806の各出力回路として好適な構成とされている。本実施例によれば、低消費電力で高速駆動が可能なデータドライバ、表示装置を実現可能としている。なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示請求の範囲を含むの枠内において、さらにその基本的技術思想に基づいて、実施例ないし実施例の変更調整が可能である。例えば、本発明で用いた電流源は、ソースに所定の電源が供給され、ゲートに所定のバイアス電圧が供給されるトランジスタとしてよい。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。上記実施形態の全部又は一部は以下のように付記されるただし、下記に限定されない。なお、特許請求の範囲の請求項1-20は特願2010-130848号の請求項1-20に対応し付記31-50、請求項21-40は特願2010-130849号の請求項1-20に対応する付記51-70。請求項41は、請求項1と請求項21を包括した請求項である付記1。付記1差動入力段と、出力増幅段と、電流制御回路と、入力端子と、出力端子と、第1乃至第4の電源端子と、を備えた出力回路であって、前記差動入力段は、前記入力端子の入力電圧と前記出力端子の出力電圧を差動で入力するトランジスタ対を備えた第1の差動対と、前記第1の差動対を駆動する第1の電流源と、前記第1の電源端子と第1及び第2のノード間に接続され、前記第1の差動対の出力電流を受ける第1導電型のトランジスタ対を含む第1のカレントミラーと、前記第2の電源端子と第3及び第4のノード間に接続された第2導電型のトランジスタ対を含む第2のカレントミラーと、前記第1のカレントミラーの入力が接続された前記第2のノードと前記第2のカレントミラーの入力が接続された前記第4のノード間に接続された第1の浮遊電流源回路と、前記第1のカレントミラーの出力が接続された前記第1のノードと前記第2のカレントミラーの出力が接続された前記第3のノード間に接続された第2の浮遊電流源回路と、を備え、前記出力増幅段は、前記第3の電源端子と前記出力端子との間に接続され、制御端子が前記第1のノードに接続された第1導電型の第1のトランジスタと、前記第4の電源端子と前記出力端子との間に接続され、制御端子が前記第3のノードに接続された第2導電型の第2のトランジスタと、を備え、前記電流制御回路は、前記第1の電源端子に接続される第2の電流源を有し、前記出力端子の出力電圧と前記第1の電源端子の電圧との電圧差が、前記入力端子の入力電圧と前記第1の電源端子の電圧との電圧差と比較して、予め定められた第1の所定値より大きいか否かに応じて、前記第2の電流源を活性化させて前記第2の電流源からの電流を、前記第1の浮遊電流源回路へ入力される側の電流、又は前記第1の浮遊電流源回路から出力される側の電流の一方の電流に結合させるか、前記第2の電流源を非活性化させる、ように切替制御する第1の回路と、前記第2の電源端子間に接続される第3の電流源を有し、前記出力端子の出力電圧と前記第2の電源端子の電圧との電圧差が、前記入力端子の入力電圧と前記第2の電源端子の電圧との電圧差と比較して、予め定められた第2の所定値より大きいか否かに応じて、前記第3の電流源を活性化させて前記第3の電流源からの電流を、前記第1の浮遊電流源回路へ入力される側の電流、又は前記第1の浮遊電流源回路から出力される側の電流の他方の電流に結合させるか、前記第3の電流源を非活性化させる、ように切替制御する第2の回路と、のうち少なくとも一方を含む、ことを特徴とする出力回路。付記2前記電流制御回路において、前記第1の回路が、前記第1の電源端子と前記第2のカレントミラーの間に接続される前記第2の電流源を有し、前記出力端子の出力電圧と前記第1の電源端子の電圧との電圧差が、前記入力端子の入力電圧と前記第1の電源端子の電圧との電圧差と比較して、予め定められた第1の所定値より大きいか否かに応じて、前記第2の電流源を活性化させて前記第2の電流源からの電流を前記第2のカレントミラーの入力側の電流に結合させるか、前記第2の電流源を非活性化させる、ように切替制御し、前記第2の回路が、前記第2の電源端子と前記第1のカレントミラーの間に接続される前記第3の電流源を有し、前記出力端子の出力電圧と前記第2の電源端子の電圧との電圧差が、前記入力端子の入力電圧と前記第2の電源端子の電圧との電圧差と比較して、予め定められた第2の所定値より大きいか否かに応じて、前記第3の電流源を活性化させて前記第3の電流源からの電流を前記第1のカレントミラーの入力側の電流に結合させるか、前記第3の電流源を非活性化させる、ように切替制御する、ことを特徴とする付記1記載の出力回路。付記3前記電流制御回路において、前記第1の回路が、前記第1の電源端子と前記第2のカレントミラーの入力側の所定のノードとの間に直列形態に接続される前記第2の電流源と第1のスイッチを備え、前記第1のスイッチは、前記出力電圧と前記第1の電源端子の電圧との電圧差が、前記入力電圧と前記第1の電源端子の電圧との電圧差と比較して、前記第1の所定値より大きいか否かに応じて、それぞれオンとオフに設定され、前記第2の回路が、前記第2の電源端子と前記第1のカレントミラーの入力側の所定のノードとの間に直列形態に接続される前記第3の電流源と第2のスイッチを備え、前記第2のスイッチは、前記出力電圧と前記第2の電源端子の電圧との電圧差が、前記入力電圧と前記第2の電源端子の電圧との電圧差と比較して、前記第2の所定値より大きいか否かに応じて、それぞれオンとオフに設定される、ことを特徴とする付記2記載の出力回路。付記4前記電流制御回路において、前記第1の回路が、前記第1の電源端子に一端が共通に接続された第1の負荷素子及び前記第2の電流源と、前記出力端子に接続された第1端子と、前記第1の負荷素子の他端に接続された第2端子と、前記入力端子に接続された制御端子を有する第2導電型の第3のトランジスタと、前記第2の電流源の他端に接続された第1端子と、前記第2のカレントミラーの入力側の予め定められたノードに接続された第2端子と、前記第1の負荷素子の他端と前記第3のトランジスタの第2端子との接続点に接続された制御端子とを有する第1導電型の第4のトランジスタと、を備え、前記第2の回路が、前記第2の電源端子に一端が共通に接続された第2の負荷素子及び前記第3の電流源と、前記出力端子に接続された第1端子と、前記第2の負荷素子の他端に接続された第2端子と、前記入力端子に接続された制御端子を有する第1導電型の第5のトランジスタと、前記第3の電流源の他端に接続された第1端子と、前記第1のカレントミラーの入力側の予め定められたノードに接続された第2端子と、前記第2の負荷素子の他端と前記第5のトランジスタの第2端子との接続点に接続された制御端子とを有する第2導電型の第6のトランジスタと、を備えている、ことを特徴とする付記2記載の出力回路。付記5前記第1のカレントミラーが、前記第1導電型のトランジスタ対として、前記第1の電源端子に第1端子が共通に接続され、制御端子同士が接続された第1導電型の1段目のトランジスタ対と、第1導電型の前記1段目のトランジスタ対の第2端子に第1端子がそれぞれ接続され、第2端子が前記第1のノードと前記第2のノードとにそれぞれ接続され、制御端子同士が接続された第1導電型の2段目のトランジスタ対と、を備え、前記第2のノードに接続する第1導電型の前記2段目のトランジスタ対の一方のトランジスタの第2端子は、第1導電型の前記1段目トランジスタ対の制御端子に接続され、前記第1の差動対の出力対は、第1導電型の前記1段目のトランジスタ対と前記2段目のトランジスタ対の接続点対にそれぞれ接続されている、ことを特徴とする付記1乃至4のいずれか1に記載の出力回路。付記6前記第2のカレントミラーが、前記第2導電型のトランジスタ対として、前記第2の電源端子に第1端子が共通に接続され、制御端子同士が接続された第2導電型の1段目トランジスタ対と、第2導電型の前記1段目のトランジスタ対の第2端子に第1端子がそれぞれ接続され、第2端子が前記第3のノードと前記第4のノードとにそれぞれ接続され、制御端子同士が接続された第2導電型の2段目のトランジスタ対と、備え、前記第4のノードに接続する前記第2導電型の前記2段目のトランジスタ対の一方のトランジスタの第2端子は、前記第2導電型の前記1段目のトランジスタ対の制御端子に接続されている、ことを特徴とする付記1乃至5のいずれか1に記載の出力回路。付記7前記差動入力段は、入力対が前記第1の差動対の入力対と共通接続され、出力対が前記第2のカレントミラーの入力側と出力側の所定のノードにそれぞれ接続された前記第1の差動対と逆導電型のトランジスタ対を備えた第2の差動対と、前記第2の差動対を駆動する第4の電流源と、をさらに備えている、ことを特徴とする付記1乃至4のいずれか1に記載の出力回路。付記8前記第1のカレントミラーが、前記第1導電型のトランジスタ対として、前記第1の電源端子に第1端子が共通に接続され、制御端子同士が接続された第1導電型の1段目のトランジスタ対と、第1導電型の前記1段目のトランジスタ対の第2端子に第1端子がそれぞれ接続され、第2端子が前記第1のノードと前記第2のノードとにそれぞれ接続され、制御端子同士が接続された第1導電型の2段目のトランジスタ対と、を備え、前記第2のノードに接続する第1導電型の前記2段目のトランジスタ対の一方のトランジスタの第2端子は、第1導電型の前記1段目のトランジスタ対の制御端子に接続され、前記第1の差動対の出力対は、第1導電型の前記1段目のトランジスタ対と前記2段目のトランジスタ対の接続点対にそれぞれ接続され、前記第2のカレントミラーが、前記第2導電型のトランジスタ対として、前記第2の電源端子に第1端子が共通に接続され、制御端子同士が接続された第2導電型の1段目のトランジスタ対と、第2導電型の前記1段目のトランジスタ対の第2端子に第1端子がそれぞれ接続され、第2端子が、前記第3のノードと前記第4のノードとにそれぞれ接続され、制御端同士子が接続された第2導電型の2段目のトランジスタ対と、備え、前記第4のノードに接続する第2導電型の前記2段目のトランジスタ対の一方のトランジスタの第2端子は、第2導電型の前記1段目のトランジスタ対の制御端子に接続され、前記第2の差動対の出力対は、第2導電型の前記1段目のトランジスタ対と前記2段目のトランジスタ対の接続点対にそれぞれ接続されている、ことを特徴とする付記7記載の出力回路。付記9前記第1導電型の第4のトランジスタの第2端子が、前記第2のカレントミラーの入力が接続する前記第4のノードに接続され、前記第2導電型の第6のトランジスタの第2端子が、前記第1のカレントミラーの入力が接続する前記第2のノードに接続されている、ことを特徴とする付記4乃至8のいずれか1に記載の出力回路。付記10前記第1導電型の第4のトランジスタの第2端子が、前記第4のノードに接続する第2導電型の前記2段目のトランジスタ対の一方のトランジスタの第1端子に接続されている、ことを特徴とする付記6又は8記載の出力回路。付記11前記第2導電型の第6のトランジスタの第2端子が、前記第2のノードに接続する第1導電型の前記2段目のトランジスタ対の一方のトランジスタの第1端子に接続されている、ことを特徴とする付記5又は8記載の出力回路。付記12前記第1の浮遊電流源回路が、電流源を備え、前記第2の浮遊電流源回路が、前記第1のノードと前記第3のノード間に接続され制御端子に第1のバイアス電圧を受ける第1導電型のトランジスタと、前記第1のノードと前記第3のノード間に接続され制御端子に第2のバイアス電圧を受ける第2導電型のトランジスタと、を備えている、ことを特徴とする付記1又は2記載の出力回路。付記13前記電流制御回路において、前記第1の回路が、前記第1の電源端子と前記第1のカレントミラーの間に接続される前記第2の電流源を有し、前記出力端子の出力電圧と前記第1の電源端子の電圧との電圧差が、前記入力端子の入力電圧と前記第1の電源端子の電圧との電圧差と比較して、予め定められた第1の所定値より大きいか否かに応じて、前記第2の電流源を活性化させて前記第2の電流源からの電流を前記第1のカレントミラーの入力側の電流に結合させるか、前記第2の電流源を非活性化させる、ように切替制御し、前記第2の回路が、前記第2の電源端子と前記第2のカレントミラーの間に接続される前記第3の電流源を有し、前記出力端子の出力電圧と前記第2の電源端子の電圧との電圧差が、前記入力端子の入力電圧と前記第2の電源端子の電圧との電圧差と比較して、予め定められた第2の所定値より大きいか否かに応じて、前記第3の電流源を活性化させて前記第3の電流源からの電流を前記第2のカレントミラーの入力側の電流に結合させるか、前記第3の電流源を非活性化させる、ように切替制御する、ことを特徴とする付記1記載の出力回路。付記14前記電流制御回路において、前記第1の回路が、前記第1の電源端子と前記第1のカレントミラーの入力側の所定のノードとの間に直列形態に接続される前記第2の電流源と第1のスイッチを備え、前記第1のスイッチは、前記出力電圧と前記第1の電源端子の電圧との電圧差が、前記入力電圧と前記第1の電源端子の電圧との電圧差と比較して、前記第1の所定値より大きいか否かに応じて、それぞれオンとオフに設定され、前記第2の回路が、前記第2の電源端子と前記第2のカレントミラーの入力側の所定のノードとの間に直列形態に接続される前記第3の電流源と第2のスイッチを備え、前記第2のスイッチは、前記出力電圧と前記第2の電源端子の電圧との電圧差が、前記入力電圧と前記第2の電源端子の電圧との電圧差と比較して、前記第2の所定値より大きいか否かに応じて、それぞれオンとオフに設定される、ことを特徴とする付記13記載の出力回路。付記15前記電流制御回路において、前記第1の回路が、前記第1の電源端子に一端が共通に接続された第1の負荷素子及び前記第2の電流源と、前記出力端子に接続された第1端子と、前記第1の負荷素子の他端に接続された第2端子と、前記入力端子に接続された制御端子とを有する第2導電型の第3のトランジスタと、前記第2の電流源の他端に接続された第1端子と、前記第1のカレントミラーの入力側の予め定められたノードに接続された第2端子と、前記第1の負荷素子の他端と前記第3のトランジスタの第2端子との接続点に接続された制御端子とを有する第1導電型の第4のトランジスタと、を備え、前記第2の回路が、前記第2の電源端子に一端が共通に接続された前記第2の負荷素子及び前記第3の電流源と、前記出力端子に接続された第1端子と、前記第2の負荷素子の他端に接続された第2端子と、前記入力端子に接続された制御端子とを有する第1導電型の第5のトランジスタと、前記第3の電流源の他端に接続された第1端子と、前記第2のカレントミラーの入力側の予め定められたノードに接続された第2端子と、前記第2の負荷素子の他端と前記第5のトランジスタの第2端子との接続点に接続された制御端子とを有する第2導電型の第6のトランジスタと、を備えている、ことを特徴とする付記13記載の出力回路。付記16前記第1のカレントミラーが、前記第1導電型のトランジスタ対として、前記第1の電源端子に第1端子が共通に接続され、制御端子同士が接続された第1導電型の1段目のトランジスタ対と、第1導電型の前記1段目のトランジスタ対の第2端子に第1端子がそれぞれ接続され、第2端子が前記第1のノードと前記第2のノードとにそれぞれ接続され、制御端子同士が接続された第1導電型の2段目のトランジスタ対と、を備え、前記第2のノードに接続する第1導電型の前記2段目のトランジスタ対の一方のトランジスタの第2端子は、第1導電型の前記1段目のトランジスタ対の制御端子に接続され、前記第1の差動対の出力対は、第1導電型の前記1段目のトランジスタ対と前記2段目のトランジスタ対の接続点対にそれぞれ接続されている、ことを特徴とする付記13乃至15のいずれか1に記載の出力回路。付記17前記第2のカレントミラーが、前記第2導電型のトランジスタ対として、前記第2の電源端子に第1端子が共通に接続され、制御端子同士が接続された第2導電型の1段目のトランジスタ対と、第2導電型の前記1段目のトランジスタ対の第2端子に第1端子がそれぞれ接続され、第2端子が、前記第3のノードと前記第4のノードとにそれぞれ接続され、制御端子同士が接続された第2導電型の2段目のトランジスタ対と、備え、前記第4のノードに接続する前記第2導電型の前記2段目のトランジスタ対の一方のトランジスタの第2端子は、前記第2導電型の前記1段目のトランジスタ対の制御端子に接続されている、ことを特徴とする付記13乃至16のいずれか1に記載の出力回路。付記18前記差動入力段は、入力対が前記第1の差動対の入力対と共通接続され、出力対が前記第2のカレントミラーの入力側と出力側の所定のノードにそれぞれ接続された前記第1の差動対と逆導電型のトランジスタ対を備えた第2の差動対と、前記第2の差動対を駆動する第4の電流源と、をさらに備えている、ことを特徴とする付記13乃至15に記載の出力回路。付記19前記第1のカレントミラーが、前記第1導電型のトランジスタ対として、前記第1の電源端子に第1端子が共通に接続され、制御端子同士が接続された第1導電型の1段目のトランジスタ対と、第1導電型の前記1段目のトランジスタ対の第2端子に第1端子がそれぞれ接続され、第2端子が前記第1のノードと前記第2のノードとにそれぞれ接続され、制御端子同士が接続された第1導電型の2段目のトランジスタ対と、を備え、前記第2のノードに接続する第1導電型の前記2段目のトランジスタ対の一方のトランジスタの第2端子は、第1導電型の前記1段目のトランジスタ対の制御端子に接続され、前記第1の差動対の出力対は、第1導電型の前記1段目のトランジスタ対と前記2段目のトランジスタ対の接続点対にそれぞれ接続され、前記第2のカレントミラーが、前記第2導電型のトランジスタ対として、前記第2の電源端子に第1端子が共通に接続され、制御端子同士が接続された第2導電型の1段目のトランジスタ対と、第2導電型の前記1段目のトランジスタ対の第2端子に第1端子がそれぞれ接続され、第2端子が、前記第3のノードと前記第4のノードとにそれぞれ接続され、制御端同士子が接続された第2導電型の2段目のトランジスタ対と、備え、前記第4のノードに接続する第2導電型の前記2段目のトランジスタ対の一方のトランジスタの第2端子は、第2導電型の前記1段目のトランジスタ対の制御端子に接続され、前記第2の差動対の出力対は、第2導電型の前記1段目のトランジスタ対と前記2段目のトランジスタ対の接続点対にそれぞれ接続されている、ことを特徴とする付記18記載の出力回路。付記20前記第1導電型の第4のトランジスタの第2端子が、前記第1のカレントミラーの入力が接続する前記第2のノードに接続され、前記第2導電型の第6のトランジスタの第2端子が、前記第2のカレントミラーの入力が接続する前記第4のノードに接続されている、ことを特徴とする付記15乃至19のいずれか1に記載の出力回路。付記21前記第1導電型の第4のトランジスタの第2端子が、前記第2のノードに接続する第1導電型の前記2段目のトランジスタ対の一方のトランジスタの第1端子に接続されている、ことを特徴とする付記16又は19記載の出力回路。付記22前記第2導電型の第6のトランジスタの第2端子が、前記第4のノードに接続する第2導電型の前記2段目のトランジスタ対の一方のトランジスタの第1端子に接続されている、ことを特徴とする付記17又は19記載の出力回路。付記23前記第1及び第2の負荷素子が、それぞれ、電流源を含む、ことを特徴とする付記4又は14に記載の出力回路。付記24前記第1及び第2の負荷素子が、それぞれダイオードを含む、ことを特徴とする付記4又は14に記載の出力回路。付記25前記第1及び第2の負荷素子が、それぞれ抵抗素子を含む、ことを特徴とする付記4又は14に記載の出力回路。付記26前記入力端子に加えて、N-1個だし、Nは2以上の整数の入力端子をさらに備え、前記差動入力段が、前記第1の差動対及び前記第1の電流源に加えて、前記第1の差動対と出力対が共通に接続された、前記第1の差動対と同一極性のN-1個の差動対と、前記N-1個の差動対をそれぞれ駆動するN-1個の電流源と、をさらに備え、前記第1の差動対の入力対の一方は前記入力端子に接続され、前記N-1個の差動対の入力対の一方は前記N-1個の入力端子にそれぞれ接続され、前記N-1個の差動対の入力対の他方は、前記第1の差動対の入力対の他方と共通に前記出力端子に接続されている、ことを特徴とする付記4又は14に記載の出力回路。付記27前記第1の差動対のトランジスタ対が第1導電型である、ことを特徴とする付記1、2、7、13、15、18、26のいずれか1に記載の出力回路。付記28前記第1の差動対のトランジスタ対が第2導電型である、ことを特徴とする付記1、2、7、13、15、18、26のいずれか1に記載の出力回路。付記29前記第1の浮遊電流源回路が、前記第2のノードと前記第4のノード間に並列に接続され、制御端子に第1のバイアス電圧と第2のバイアス電圧をそれぞれ受ける、第1導電型のトランジスタ及び第2導電型のトランジスタと、を備え、前記第2の浮遊電流源回路が、前記第1のノードと前記第3のノード間に並列に接続され、制御端子に第3のバイアス電圧と第4のバイアス電圧をそれぞれ受ける、第1導電型のトランジスタ及び第2導電型のトランジスタと、を備えている、ことを特徴とする付記13又は15記載の出力回路。付記30参照電圧を受け、入力された映像データをデコードして前記映像データに対応する電圧を出力するデコーダと、前記デコーダの出力電圧を入力端子より受け、出力端子がデータ線に接続される出力回路であって、付記1乃至28のいずれか1に記載の出力回路と、を備えたデータドライバ、あるいは、該データドライバを備えた表示装置。付記31差動入力段と、出力増幅段と、電流制御回路と、入力端子と、出力端子と、第1乃至第4の電源端子と、を備えた出力回路であって、前記差動入力段は、前記入力端子の入力電圧と前記出力端子の出力電圧を差動で入力するトランジスタ対を備えた第1の差動対と、前記第1の差動対を駆動する第1の電流源と、前記第1の電源端子と第1及び第2のノード間に接続され、前記第1の差動対の出力電流を受ける第1導電型のトランジスタ対を含む第1のカレントミラーと、前記第2の電源端子と第3及び第4のノード間に接続された第2導電型のトランジスタ対を含む第2のカレントミラーと、前記第1のカレントミラーの入力が接続された前記第2のノードと前記第2のカレントミラーの入力が接続された前記第4のノード間に接続された第1の浮遊電流源回路と、前記第1のカレントミラーの出力が接続された前記第1のノードと前記第2のカレントミラーの出力が接続された前記第3のノード間に接続された第2の浮遊電流源回路と、を備え、前記出力増幅段は、前記第3の電源端子と前記出力端子との間に接続され、制御端子が前記第1のノードに接続された第1導電型の第1のトランジスタと、前記第4の電源端子と前記出力端子との間に接続され、制御端子が前記第3のノードに接続された第2導電型の第2のトランジスタと、を備え、前記電流制御回路は、前記第1の電源端子と前記第2のカレントミラーの間に接続される第2の電流源を有し、前記入力端子の入力電圧と前記出力端子の出力電圧を比較し、前記入力電圧が前記出力電圧よりも予め定められた第1の所定値以上高いか否かに応じて、前記第2の電流源を活性化させて前記第2の電流源からの電流を前記第2のカレントミラーの入力側の電流に結合させるか、前記第2の電流源を非活性化させる、ように切替制御する第1の回路と、前記第2の電源端子と前記第1のカレントミラーの間に接続される第3の電流源を有し、前記入力端子の入力電圧と前記出力端子の出力電圧を比較し、前記入力電圧が前記出力電圧よりも予め定められた第2の所定値以上低いか否かに応じて、前記第3の電流源を活性化させて前記第3の電流源からの電流を前記第1のカレントミラーの入力側の電流に結合させるか、前記第3の電流源を非活性化させる、ように切替制御する第2の回路と、のうち少なくとも一方を含む、ことを特徴とする出力回路。付記32前記電流制御回路において、前記第1の回路が、前記第1の電源端子と前記第2のカレントミラーの入力側の所定のノードとの間に直列形態に接続される前記第2の電流源と第1のスイッチを備え、前記第1のスイッチは、前記入力電圧が前記出力電圧よりも前記第1の所定値以上高いか否かに応じて、それぞれオンとオフに設定され、前記第2の回路が、前記第2の電源端子と前記第1のカレントミラーの入力側の所定のノードとの間に直列形態に接続される前記第3の電流源と第2のスイッチを備え、前記第2のスイッチは、前記入力電圧が前記出力電圧より前記第2の所定値以上低いか否かに応じて、それぞれオンとオフに設定される、ことを特徴とする付記31記載の出力回路。付記33前記電流制御回路において、前記第1の回路が、前記第1の電源端子に一端が共通に接続された前記第1の負荷素子及び前記第2の電流源と、前記出力端子に接続された第1端子と、前記第1の負荷素子の他端に接続された第2端子と、前記入力端子に接続された制御端子を有する第2導電型の第3のトランジスタと、前記第2の電流源の他端に接続された第1端子と、前記第2のカレントミラーの入力側の予め定められたノードに接続された第2端子と、前記第1の負荷素子の他端と前記第3のトランジスタの第2端子との接続点に接続された制御端子とを有する第1導電型の第4のトランジスタと、を備え、前記第2の回路が、前記第2の電源端子に一端が共通に接続された前記第2の負荷素子及び前記第3の電流源と、前記出力端子に接続された第1端子と、前記第2の負荷素子の他端に接続された第2端子と、前記入力端子に接続された制御端子を有する第1導電型の第5のトランジスタと、前記第3の電流源の他端に接続された第1端子と、前記第1のカレントミラーの入力側の予め定められたノードに接続された第2端子と、前記第2の負荷素子の他端と前記第5のトランジスタの第2端子との接続点に接続された制御端子とを有する第2導電型の第6のトランジスタと、を備えている、ことを特徴とする付記31記載の出力回路。付記34差動入力段と、出力増幅段と、電流制御回路と、入力端子と、出力端子と、第1乃至第4の電源端子を備えた出力回路であって、前記差動入力段は、前記入力端子の入力信号と前記出力端子の出力信号を差動で入力するトランジスタ対を備えた第1の差動対と、前記第1の差動対を駆動する第1の電流源と、前記第1の電源端子と第1及び第2のノード間に接続され、前記第1の差動対の出力電流を受ける第1導電型のトランジスタ対を含む第1のカレントミラーと、前記第2の電源端子と第3及び第4のノード間に接続された第2導電型のトランジスタ対を含む第2のカレントミラーと、前記第1のカレントミラーの入力が接続された前記第2のノードと前記第2のカレントミラーの入力が接続された前記第4のノード間に接続された第1の浮遊電流源回路と、前記第1のカレントミラーの出力が接続された前記第1のノードと前記第2のカレントミラーの出力が接続された前記第3のノード間に接続された第2の浮遊電流源回路と、を備え、前記出力増幅段は、前記第3の電源端子と前記出力端子との間に接続され、制御端子が前記第1のノードに接続された第1導電型の第1のトランジスタと、前記出力端子と前記第4の電源端子との間に接続され、制御端子が前記第3のノードに接続された第2導電型の第2のトランジスタと、を備え、前記電流制御回路は、前記第1の電源端子に一端が共通に接続された前記第1の負荷素子及び第2の電流源と、前記出力端子に接続された第1端子と、前記第1の負荷素子の他端に接続された第2端子と、前記入力端子に接続された制御端子を有する第2導電型の第3のトランジスタと、前記第2の電流源の他端に接続された第1端子と、前記第2のカレントミラーの入力側の予め定められたノードに接続された第2端子と、前記第1の負荷素子の他端と前記第3のトランジスタの第2端子との接続点に接続された制御端子とを有する第1導電型の第4のトランジスタと、前記第2の電源端子に一端が共通に接続された前記第2の負荷素子及び第3の電流源と、前記出力端子に接続された第1端子と、前記第2の負荷素子の他端に接続された第2端子と、前記入力端子に接続された制御端子とを有する第1導電型の第5のトランジスタと、前記第3の電流源の他端に接続された第1端子と、前記第1のカレントミラーの入力側の予め定められたノードに接続された第2端子と、前記第2の負荷素子の他端と前記第5のトランジスタの第2端子との接続点に接続された制御端子とを有する第2導電型の第6のトランジスタと、を含む、ことを特徴とする出力回路。付記35前記第1のカレントミラーが、前記第1導電型のトランジスタ対として、前記第1の電源端子に第1端子が共通に接続され、制御端子同士が接続された第1導電型の1段目のトランジスタ対と、第1導電型の前記1段目のトランジスタ対の第2端子に第1端子がそれぞれ接続され、第2端子が前記第1のノードと前記第2のノードとにそれぞれ接続され、制御端子同士が接続された第1導電型の2段目のトランジスタ対と、を備え、前記第2のノードに接続する第1導電型の前記2段目のトランジスタ対の一方のトランジスタの第2端子は、第1導電型の前記1段目トランジスタ対の制御端子に接続され、前記第1の差動対の出力対は、第1導電型の前記1段目のトランジスタ対と前記2段目のトランジスタ対の接続点対にそれぞれ接続されている、ことを特徴とする付記31乃至34のいずれか1に記載の出力回路。付記36前記第2のカレントミラーが、前記第2導電型のトランジスタ対として、前記第2の電源端子に第1端子が共通に接続され、制御端子同士が接続された第2導電型の1段目トランジスタ対と、第2導電型の前記1段目のトランジスタ対の第2端子に第1端子がそれぞれ接続され、第2端子が前記第3のノードと前記第4のノードとにそれぞれ接続され、制御端子同士が接続された第2導電型の2段目のトランジスタ対と、備え、前記第4のノードに接続する前記第2導電型の前記2段目のトランジスタ対の一方のトランジスタの第2端子は、前記第2導電型の前記1段目のトランジスタ対の制御端子に接続されている、ことを特徴とする付記31乃至35のいずれか1に記載の出力回路。付記37前記差動入力段は、入力対が前記第1の差動対の入力対と共通接続され、出力対が前記第2のカレントミラーの入力側と出力側の所定のノードにそれぞれ接続された前記第1の差動対と逆導電型のトランジスタ対を備えた第2の差動対と、前記第2の差動対を駆動する第4の電流源と、をさらに備えている、ことを特徴とする付記31乃至34のいずれか1に記載の出力回路。付記38前記第1のカレントミラーが、前記第1導電型のトランジスタ対として、前記第1の電源端子に第1端子が共通に接続され、制御端子同士が接続された第1導電型の1段目のトランジスタ対と、第1導電型の前記1段目のトランジスタ対の第2端子に第1端子がそれぞれ接続され、第2端子が前記第1のノードと前記第2のノードとにそれぞれ接続され、制御端子同士が接続された第1導電型の2段目のトランジスタ対と、を備え、前記第2のノードに接続する第1導電型の前記2段目のトランジスタ対の一方のトランジスタの第2端子は、第1導電型の前記1段目のトランジスタ対の制御端子に接続され、前記第1の差動対の出力対は、第1導電型の前記1段目のトランジスタ対と前記2段目のトランジスタ対の接続点対にそれぞれ接続され、前記第2のカレントミラーが、前記第2導電型のトランジスタ対として、前記第2の電源端子に第1端子が共通に接続され、制御端子同士が接続された第2導電型の1段目のトランジスタ対と、第2導電型の前記1段目のトランジスタ対の第2端子に第1端子がそれぞれ接続され、第2端子が、前記第3のノードと前記第4のノードとにそれぞれ接続され、制御端同士子が接続された第2導電型の2段目のトランジスタ対と、備え、前記第4のノードに接続する第2導電型の前記2段目のトランジスタ対の一方のトランジスタの第2端子は、第2導電型の前記1段目のトランジスタ対の制御端子に接続され、前記第2の差動対の出力対は、第2導電型の前記1段目のトランジスタ対と前記2段目のトランジスタ対の接続点対にそれぞれ接続されている、ことを特徴とする付記37記載の出力回路。付記39前記第1導電型の第4のトランジスタの第2端子が、前記第2のカレントミラーの入力が接続する前記第4のノードに接続され、前記第2導電型の第6のトランジスタの第2端子が、前記第1のカレントミラーの入力が接続する前記第2のノードに接続されている、ことを特徴とする付記33乃至38のいずれか1に記載の出力回路。付記40前記第1導電型の第4のトランジスタの第2端子が、前記第4のノードに接続する第2導電型の前記2段目のトランジスタ対の一方のトランジスタの第1端子に接続されている、ことを特徴とする付記36又は38記載の出力回路。付記41前記第2導電型の第6のトランジスタの第2端子が、前記第2のノードに接続する第1導電型の前記2段目のトランジスタ対の一方のトランジスタの第1端子に接続されている、ことを特徴とする付記35又は38記載の出力回路。付記42前記第1及び第2の負荷素子が、それぞれ、電流源を含む、ことを特徴とする付記33又は34記載の出力回路。付記43前記第1及び第2の負荷素子が、それぞれダイオードを含む、ことを特徴とする付記33又は34記載の出力回路。付記44前記第1及び第2の負荷素子が、それぞれ抵抗素子を含む、ことを特徴とする付記33又は34記載の出力回路。付記45前記入力端子に加えて、N-1個だし、Nは2以上の整数の入力端子をさらに備え、前記差動入力段が、前記第1の差動対及び前記第1の電流源に加えて、前記第1の差動対と出力対が共通に接続された、前記第1の差動対と同一極性のN-1個の差動対と、前記N-1個の差動対をそれぞれ駆動するN-1個の電流源と、をさらに備え、前記第1の差動対の入力対の一方は前記入力端子に接続され、前記N-1個の差動対の入力対の一方は前記N-1個の入力端子にそれぞれ接続され、前記N-1個の差動対の入力対の他方は、前記第1の差動対の入力対の他方とともに共通に前記出力端子に接続されている、ことを特徴とする付記31又は34記載の出力回路。付記46前記第1の差動対のトランジスタ対が第1導電型である、ことを特徴とする付記31、34、37、45のいずれか1に記載の出力回路。付記47前記第1の差動対のトランジスタ対が第2導電型である、ことを特徴とする付記31、34、37、45のいずれか1に記載の出力回路。付記48前記第1の浮遊電流源回路が、電流源を備え、前記第2の浮遊電流源回路が、前記第1のノードと前記第3のノード間に接続され制御端子に第1のバイアス電圧を受ける第1導電型のトランジスタと、前記第1のノードと前記第3のノード間に接続され制御端子に第2のバイアス電圧を受ける第2導電型のトランジスタと、を備えている、ことを特徴とする付記31又は34記載の出力回路。付記49参照電圧を受け、入力された映像データをデコードして前記映像データに対応する電圧を出力するデコーダと、前記デコーダの出力電圧を入力端子より受け、出力端子がデータ線に接続される出力回路であって、付記31乃至48のいずれか1に記載の出力回路と、を備えたデータドライバ。付記50付記49記載のデータドライバを備えた表示装置。付記51差動入力段と、出力増幅段と、電流制御回路と、入力端子と、出力端子、第1乃至第4の電源端子と、を備えた出力回路であって、前記差動入力段は、前記入力端子の入力信号と前記出力端子の出力信号を差動で入力するトランジスタ対を備えた第1の差動対と、前記第1の差動対を駆動する第1の電流源と、前記第1の電源端子と第1及び第2のノード間に接続され、前記第1の差動対の出力電流を受ける第1導電型のトランジスタ対を含む第1のカレントミラーと、前記第2の電源端子と第3及び第4のノード間に接続された第2導電型のトランジスタ対を含む第2のカレントミラーと、前記第1のカレントミラーの入力が接続された前記第2のノードと前記第2のカレントミラーの入力が接続された前記第4のノード間に接続された第1の浮遊電流源回路と、前記第1のカレントミラーの出力が接続された前記第1のノードと前記第2のカレントミラーの出力が接続された前記第3のノード間に接続された第2の浮遊電流源回路と、を備え、前記出力増幅段は、前記第3の電源端子と前記出力端子との間に接続され、制御端子が前記第1のノードに接続された第1導電型の第1のトランジスタと、前記第4の電源端子と前記出力端子との間に接続され、制御端子が前記第3のノードに接続された第2導電型の第2のトランジスタと、を備え、前記電流制御回路は、前記第1の電源端子と前記第1のカレントミラーの間に接続される第2の電流源を有し、前記入力端子の入力電圧と前記出力端子の出力電圧を比較し、前記入力電圧が前記出力電圧よりも予め定められた第1の所定値以上高いか否かに応じて、前記第2の電流源を活性化させて前記第2の電流源からの電流を前記第1のカレントミラーの入力側の電流に結合させるか、前記第2の電流源を非活性化させる、ように切替制御する第1の回路と、前記第2の電源端子と前記第2のカレントミラーの間に接続される第3の電流源を有し、前記入力端子の入力電圧と前記出力端子の出力電圧を比較し、前記入力電圧が前記出力電圧よりも予め定められた第2の所定値以上低いか否かに応じて、前記第3の電流源を活性化させて前記第3の電流源からの電流を前記第2のカレントミラーの入力側の電流に結合させるか、前記第3の電流源を非活性化させる、ように切替制御する第2の回路と、のうち少なくとも一方を含む、ことを特徴とする出力回路。付記52前記電流制御回路において、前記第1の回路が、前記第1の電源端子と前記第1のカレントミラーの入力側の所定のノードとの間に直列形態に接続される前記第2の電流源と第1のスイッチを備え、前記第1のスイッチは、前記入力電圧が前記出力電圧よりも前記第1の所定値以上高いか否かに応じて、それぞれオンとオフに設定され、前記第2の回路が、前記第2の電源端子と前記第2のカレントミラーの入力側の所定のノードとの間に直列形態に接続される前記第3の電流源と第2のスイッチを備え、前記第2のスイッチは、前記入力電圧が前記出力電圧より前記第2の所定値以上低いか否かに応じて、それぞれオンとオフに設定される、ことを特徴とする付記51記載の出力回路。付記53前記電流制御回路において、前記第1の回路が、前記第1の電源端子に一端が共通に接続された前記第1の負荷素子及び前記第2の電流源と、前記出力端子に接続された第1端子と、前記第1の負荷素子の他端に接続された第2端子と、前記入力端子に接続された制御端子とを有する第2導電型の第3のトランジスタと、前記第2の電流源の他端に接続された第1端子と、前記第1のカレントミラーの入力側の予め定められたノードに接続された第2端子と、前記第1の負荷素子の他端と前記第3のトランジスタの第2端子との接続点に接続された制御端子とを有する第1導電型の第4のトランジスタと、を備え、前記第2の回路が、前記第2の電源端子に一端が共通に接続された前記第2の負荷素子及び前記第3の電流源と、前記出力端子に接続された第1端子と、前記第2の負荷素子の他端に接続された第2端子と、前記入力端子に接続された制御端子とを有する第1導電型の第5のトランジスタと、前記第3の電流源の他端に接続された第1端子と、前記第2のカレントミラーの入力側の予め定められたノードに接続された第2端子と、前記第2の負荷素子の他端と前記第5のトランジスタの第2端子との接続点に接続された制御端子とを有する第2導電型の第6のトランジスタと、を備えている、ことを特徴とする付記51記載の出力回路。付記54差動入力段と、出力増幅段と、電流制御回路と、入力端子と、出力端子と、第1乃至第4の電源端子と、を備えた出力回路であって、前記差動入力段は、前記入力端子の入力信号と前記出力端子の出力信号を差動で入力するトランジスタ対を備えた第1の差動対と、前記第1の差動対を駆動する第1の電流源と、前記第1の電源端子と第1及び第2のノード間に接続され、前記第1の差動対の出力電流を受ける第1導電型のトランジスタ対を含む第1のカレントミラーと、前記第2の電源端子と第3及び第4のノード間に接続された第2導電型のトランジスタ対を含む第2のカレントミラーと、前記第1のカレントミラーの入力が接続された前記第2のノードと前記第2のカレントミラーの入力が接続された前記第4のノード間に接続された第1の浮遊電流源回路と、前記第1のカレントミラーの出力が接続された前記第1のノードと前記第2のカレントミラーの出力が接続された前記第3のノード間に接続された第2の浮遊電流源回路と、を備え、前記出力増幅段は、前記第3の電源端子と前記出力端子との間に接続され、制御端子が前記第1のノードに接続された第1導電型の第1のトランジスタと、前記出力端子と前記第4の電源端子との間に接続され、制御端子が前記第3のノードに接続された第2導電型の第2のトランジスタと、を備え、前記電流制御回路は、前記第1の電源端子に一端が共通に接続された前記第1の負荷素子及び第2の電流源と、前記出力端子に接続された第1端子と、前記第1の負荷素子の他端に接続された第2端子と、前記入力端子に接続された制御端子を有する第2導電型の第3のトランジスタと、前記第2の電流源の他端に接続された第1端子と、前記第1のカレントミラーの入力側の予め定められたノードに接続された第2端子と、前記第1の負荷素子の他端と前記第3のトランジスタの第2端子との接続点に接続された制御端子とを有する第1導電型の第4のトランジスタと、前記第2の電源端子に一端が共通に接続された前記第2の負荷素子及び第3の電流源と、前記出力端子に接続された第1端子と、前記第2の負荷素子の他端に接続された第2端子と、前記入力端子に接続された制御端子を有する第1導電型の第5のトランジスタと、前記第3の電流源の他端に接続された第1端子と、前記第2のカレントミラーの入力側の予め定められたノードに接続された第2端子と、前記第2の負荷素子の他端と前記第5のトランジスタの第2端子との接続点に接続された制御端子とを有する第2導電型の第6のトランジスタと、を含む、ことを特徴とする出力回路。付記55前記第1のカレントミラーが、前記第1導電型のトランジスタ対として、前記第1の電源端子に第1端子が共通に接続され、制御端子同士が接続された第1導電型の1段目のトランジスタ対と、第1導電型の前記1段目のトランジスタ対の第2端子に第1端子がそれぞれ接続され、第2端子が前記第1のノードと前記第2のノードとにそれぞれ接続され、制御端子同士が接続された第1導電型の2段目のトランジスタ対と、を備え、前記第2のノードに接続する第1導電型の前記2段目のトランジスタ対の一方のトランジスタの第2端子は、第1導電型の前記1段目のトランジスタ対の制御端子に接続され、前記第1の差動対の出力対は、第1導電型の前記1段目のトランジスタ対と前記2段目のトランジスタ対の接続点対にそれぞれ接続されている、ことを特徴とする付記51乃至54のいずれか1に記載の出力回路。付記56前記第2のカレントミラーが、前記第2導電型のトランジスタ対として、前記第2の電源端子に第1端子が共通に接続され、制御端子同士が接続された第2導電型の1段目のトランジスタ対と、第2導電型の前記1段目のトランジスタ対の第2端子に第1端子がそれぞれ接続され、第2端子が、前記第3のノードと前記第4のノードとにそれぞれ接続され、制御端子同士が接続された第2導電型の2段目のトランジスタ対と、備え、前記第4のノードに接続する前記第2導電型の前記2段目のトランジスタ対の一方のトランジスタの第2端子は、前記第2導電型の前記1段目のトランジスタ対の制御端子に接続されている、ことを特徴とする付記51乃至55のいずれか1に記載の出力回路。付記57前記差動入力段は、入力対が前記第1の差動対の入力対と共通接続され、出力対が前記第2のカレントミラーの入力側と出力側の所定のノードにそれぞれ接続された前記第1の差動対と逆導電型のトランジスタ対を備えた第2の差動対と、前記第2の差動対を駆動する第4の電流源と、をさらに備えている、ことを特徴とする付記51乃至54のいずれか1に記載の出力回路。付記58前記第1のカレントミラーが、前記第1導電型のトランジスタ対として、前記第1の電源端子に第1端子が共通に接続され、制御端子同士が接続された第1導電型の1段目のトランジスタ対と、第1導電型の前記1段目のトランジスタ対の第2端子に第1端子がそれぞれ接続され、第2端子が前記第1のノードと前記第2のノードとにそれぞれ接続され、制御端子同士が接続された第1導電型の2段目のトランジスタ対と、を備え、前記第2のノードに接続する第1導電型の前記2段目のトランジスタ対の一方のトランジスタの第2端子は、第1導電型の前記1段目のトランジスタ対の制御端子に接続され、前記第1の差動対の出力対は、第1導電型の前記1段目のトランジスタ対と前記2段目のトランジスタ対の接続点対にそれぞれ接続され、前記第2のカレントミラーが、前記第2導電型のトランジスタ対として、前記第2の電源端子に第1端子が共通に接続され、制御端子同士が接続された第2導電型の1段目のトランジスタ対と、第2導電型の前記1段目のトランジスタ対の第2端子に第1端子がそれぞれ接続され、第2端子が、前記第3のノードと前記第4のノードとにそれぞれ接続され、制御端同士子が接続された第2導電型の2段目のトランジスタ対と、備え、前記第4のノードに接続する第2導電型の前記2段目のトランジスタ対の一方のトランジスタの第2端子は、第2導電型の前記1段目のトランジスタ対の制御端子に接続され、前記第2の差動対の出力対は、第2導電型の前記1段目のトランジスタ対と前記2段目のトランジスタ対の接続点対にそれぞれ接続されている、ことを特徴とする付記57記載の出力回路。付記59前記第1導電型の第4のトランジスタの第2端子が、前記第1のカレントミラーの入力が接続する前記第2のノードに接続され、前記第2導電型の第6のトランジスタの第2端子が、前記第2のカレントミラーの入力が接続する前記第4のノードに接続されている、ことを特徴とする付記53乃至57のいずれか1に記載の出力回路。付記60前記第1導電型の第4のトランジスタの第2端子が、前記第2のノードに接続する第1導電型の前記2段目のトランジスタ対の一方のトランジスタの第1端子に接続されている、ことを特徴とする付記55又は58記載の出力回路。付記61前記第2導電型の第6のトランジスタの第2端子が、前記第4のノードに接続する第2導電型の前記2段目のトランジスタ対の一方のトランジスタの第1端子に接続されている、ことを特徴とする付記56又は58記載の出力回路。付記62前記第1及び第2の負荷素子が、それぞれ、電流源を含む、ことを特徴とする付記53又は54記載の出力回路。付記63前記第1及び第2の負荷素子が、それぞれダイオードを含む、ことを特徴とする付記53又は54記載の出力回路。付記64前記第1及び第2の負荷素子が、それぞれ抵抗素子を含む、ことを特徴とする付記53又は54記載の出力回路。付記65前記入力端子に加えて、N-1個だし、Nは2以上の整数の入力端子をさらに備え、前記差動入力段が、前記第1の差動対及び前記第1の電流源に加えて、前記第1の差動対と出力対が共通に接続された、前記第1の差動対と同一極性のN-1個の差動対と、前記N-1個の差動対をそれぞれ駆動するN-1個の電流源と、をさらに備え、前記第1の差動対の入力対の一方は前記入力端子に接続され、前記N-1個の差動対の入力対の一方は前記N-1個の入力端子にそれぞれ接続され、前記N-1個の差動対の入力対の他方は、前記第1の差動対の入力対の他方と共通に前記出力端子に接続されている、ことを特徴とする付記51又は54記載の出力回路。付記66前記第1の差動対のトランジスタ対が第1導電型である、ことを特徴とする付記51、54、57、65のいずれか1に記載の出力回路。付記67前記第1の差動対のトランジスタ対が第2導電型である、ことを特徴とする付記51、54、57、65のいずれか1に記載の出力回路。付記68前記第1の浮遊電流源回路が、前記第2のノードと前記第4のノード間に並列に接続され、制御端子に第1のバイアス電圧と第2のバイアス電圧をそれぞれ受ける、第1導電型のトランジスタ及び第2導電型のトランジスタと、を備え、前記第2の浮遊電流源回路が、前記第1のノードと前記第3のノード間に並列に接続され、制御端子に第3のバイアス電圧と第4のバイアス電圧をそれぞれ受ける、第1導電型のトランジスタ及び第2導電型のトランジスタと、を備えている、ことを特徴とする付記51又は54記載の出力回路。付記69参照電圧を受け、入力された映像データをデコードして前記映像データに対応する電圧を出力するデコーダと、前記デコーダの出力電圧を入力端子より受け、出力端子がデータ線に接続される出力回路であって、付記51乃至68のいずれか1に記載の出力回路と、を備えたデータドライバ。付記70付記69記載のデータドライバを備えた表示装置。