所定の機能を備える回路と、前記回路に供給されるクロック信号を生成するクロック生成回路と、前記クロック生成回路を制御するクロック制御回路と、前記クロック制御回路が前記クロック生成回路を制御するタイミングを通知する通知信号を生成する通知信号生成回路と、を備える、半導体装置。前記通知信号に応じて前記回路に供給される電源電圧が調整される、請求項1に記載の半導体装置。前記回路に供給される電源を制御する電源制御回路を更に備え、前記通知信号生成回路は、前記電源制御回路における制御のタイミングを通知する通知信号を生成する、請求項1または2に記載の半導体装置。前記通知信号は、前記回路における動作電流が増加することを通知するための信号である、請求項1乃至3のいずれか一項に記載の半導体装置。前記通知信号生成回路は、前記回路に供給されるクロック信号の周波数が所定の周波数よりも高くなるように前記クロック制御回路が前記クロック生成回路を制御する際に、前記通知信号を生成する、請求項1乃至4のいずれか一項に記載の半導体装置。前記通知信号生成回路は、前記回路に前記クロック信号が供給されるように前記クロック制御回路が前記クロック生成回路を制御する際に、前記通知信号を生成する、請求項1乃至4のいずれか一項に記載の半導体装置。前記通知信号生成回路は、前記回路に電源が供給されるように前記電源制御回路が前記回路を制御する際に、前記通知信号を生成する、請求項3または4のいずれか一項に記載の半導体装置。前記通知信号生成回路は、前記回路に前記クロック信号が供給されるように前記クロック制御回路が前記クロック生成回路を制御するタイミング、および前記回路に電源が供給されるように前記電源制御回路が前記回路を制御するタイミングの少なくとも一方のタイミングにおいて前記通知信号を生成する、請求項3または4に記載の半導体装置。前記クロック制御回路は第1のステートマシンを備え、前記通知信号生成回路は、前記第1のステートマシンの状態に応じて前記通知信号を生成する、請求項1乃至8のいずれか一項に記載の半導体装置。前記通知信号生成回路は、前記回路に供給するクロック信号の周波数を所定の周波数よりも高くする処理を前記第1のステートマシンが実施する期間において前記通知信号を生成する、請求項9に記載の半導体装置。前記通知信号生成回路は、前記回路に前記クロック信号を供給する処理を前記第1のステートマシンが実施する期間において前記通知信号を生成する、請求項9に記載の半導体装置。前記電源制御回路は第2のステートマシンを備え、前記通知信号生成回路は、前記第2のステートマシンの状態に応じて前記通知信号を生成する、請求項3乃至11のいずれか一項に記載の半導体装置。前記通知信号生成回路は、前記回路に電源が供給される処理を前記第2のステートマシンが実施する期間において前記通知信号を生成する、請求項12に記載の半導体装置。前記回路は、CPUおよびキャッシュメモリを含むプロセッサと、前記CPUが前記キャッシュメモリにアクセスする回数を検出し、当該アクセス回数に基づき前記プロセッサにおける予想消費電流量を算出するメモリアクセス検出部と、を備え、前記クロック制御回路は、前記算出された予想消費電流量が所定の基準値を超えた場合、前記回路に供給するクロック信号の周波数が低減するように前記クロック生成回路を制御する、請求項1乃至13のいずれか一項に記載の半導体装置。所定の機能を備える回路と、前記回路に供給される電源を制御する電源制御回路と、前記電源制御回路における制御のタイミングを通知する通知信号を生成する通知信号生成回路と、を備える、半導体装置。前記通知信号に応じて前記回路に供給される電源電圧が調整される、請求項15に記載の半導体装置。前記通知信号生成回路は、前記回路に電源が供給されるように前記電源制御回路が前記回路を制御する際に、前記通知信号を生成する、請求項15または16に記載の半導体装置。前記電源制御回路は第2のステートマシンを備え、前記通知信号生成回路は、前記第2のステートマシンの状態に応じて前記通知信号を生成する、請求項15乃至17のいずれか一項に記載の半導体装置。前記通知信号生成回路は、前記回路に電源が供給される処理を前記第2のステートマシンが実施する期間において前記通知信号を生成する、請求項18に記載の半導体装置。前記回路に電源電圧を供給する第1の端子と、前記通知信号が供給される第2の端子と、を更に有する、請求項1乃至19のいずれか一項に記載の半導体装置。請求項1乃至20のいずれか一項に記載の半導体装置と、前記半導体装置に電源を供給する電源供給装置と、を備えるシステム。前記電源供給装置は、前記通知信号として活性状態の信号が供給された期間、前記半導体集積装置に供給する電源の電圧を増加させる、請求項21に記載のシステム。本願の発明者等は、半導体装置および当該半導体装置を含むシステムの開発を行う際にさまざまな課題を見出した。本発明の課題の一つは、安定した動作を実現可能な半導体装置および当該半導体装置を含むシステムを提供することである。本明細書に開示される一つの態様は半導体装置を含み、当該半導体装置は通知信号生成回路を有する。本明細書に開示される他の態様は、前記通知信号生成回路を有する半導体回路と、当該半導体装置に電源を供給する電源供給装置を含むシステムである。本発明により、安定した動作を実現可能な半導体装置および当該半導体装置を含むシステムを提供することができる。<実施の形態1>半導体装置が搭載される電子装置以下、図面を参照して本発明の実施の形態について説明する。まず、本発明の実施の形態について詳細な説明を行う前に、本発明にかかる半導体装置が搭載される電子装置について説明する。この電子装置は、例えば、携帯電話、スマートフォン、携帯ゲーム端末、タブレット端末、ノートPCPersonalComputer等の通信機能を有する無線通信端末である。図1は、本発明にかかる半導体装置が搭載される無線通信端末の一例を示す外観図である。図1では、無線通信端末の一例として折り畳み式の携帯電話端末を示している。図1aは、折り畳み式携帯電話端末としての無線通信端末500の閉状態折り畳み状態を示している。図1bは、無線通信端末500の開状態を示している。無線通信端末500は、第1の筐体501と第2の筐体502がヒンジ503を介して連結された構造を有する。図1a及びbの例では、第1の筐体501には複数の操作ボタンが配置されている。一方、第2の筐体502は、2つのディスプレイデバイス20A及び30Aと、2つのカメラデバイス20B及び30Bを有する。ディスプレイデバイス20A及び30Aは、LCDLiquidcrystaldisplay、又はOLEDOrganiclightemittingdiodeディスプレイ等である。ディスプレイデバイス20Aは、その表示面が第2の筐体502の内側の主面前面に位置するように配置されている。つまり、ディスプレイデバイス20Aは、開状態とされた端末500をユーザーが操作する際に当該ユーザーによって視認されるメインディスプレイである。一方、ディスプレイデバイス30Aは、その表示面が第2の筐体502の外側の主面背面に位置するように配置されたサブディスプレイである。カメラデバイス20Bは、そのレンズユニットが第2の筐体502の外側の主面背面に位置するように配置されたメインカメラである。一方、カメラデバイス30Bは、そのレンズユニットが第2の筐体502の内側の主面前面に位置するように配置されたサブカメラである。続いて、図2を参照して、本発明にかかる半導体装置が搭載される電子装置無線通信端末の構成について説明する。図2に示すように、電子装置600は、アプリケーションプロセッサ601、ベースバンドプロセッサ602、RFRadioFrequencyサブシステム603、メモリ604、バッテリ605、パワーマネージメントICIntegratedCircuit606、表示部607、カメラ部608、操作入力部609、オーディオIC610、マイク611、スピーカ612を含む。アプリケーションプロセッサ601は、メモリ604に格納されたプログラムを読み出して、電子装置600の各種機能を実現するための処理を行う。例えば、アプリケーションプロセッサ601は、メモリ604からOSOperatingSystemプログラムを読み出し、このOSプログラムを実行する。ベースバンドプロセッサ602は、電子端末が送受信するデータに対して符号化例えば、畳み込み符号やターボ符号等の誤り訂正符号化処理又は復号化処理等を含むベースバンド処理を行う。より具体的には、ベースバンドプロセッサ602は、送信データをアプリケーションプロセッサ601から受け取り、受け取った送信データに対して符号化処理を施して、RFサブシステム603に送信する。また、ベースバンドプロセッサ602は、RFサブシステム603から受信データを受け取り、受け取った受信データに対して復号化処理を施してアプリケーションプロセッサ601に送信する。RFサブシステム603は、電子端末600が送受信するデータに対する変調処理又は復調処理を行う。より具体的には、RFサブシステム603は、ベースバンドプロセッサ602から受け取った送信データを搬送波により変調処理して送信信号を生成し、アンテナを介して送信信号を出力する。また、RFサブシステム603は、アンテナを介して受信信号を受信し、受信信号を搬送波により復調処理して受信データを生成し、当該受信データをベースバンドプロセッサ602に送信する。メモリ604は、アプリケーションプロセッサ601により利用されるプログラム及びデータを格納する。また、メモリ604は、電源が遮断されても記憶したデータを保持する不揮発性メモリと、電源が遮断された場合に記憶したデータがクリアされる揮発性メモリを含む。バッテリ605は、電池であり、電子装置600が外部電源によらずに動作する場合に利用される。なお、電子装置600は、外部電源が接続されている場合においてもバッテリ605の電源を利用しても良い。また、バッテリ605は、二次電池を利用することが好ましい。パワーマネージメントIC606は、バッテリ605又は外部電源に基づき内部電源を生成する。この内部電源は、電子装置600の各ブロックに与えられる。このとき、パワーマネージメントIC606は、内部電源の供給を受けるブロック毎に内部電源の電圧を制御する。パワーマネージメントIC606は、アプリケーションプロセッサ601からの指示に基づき内部電源の電圧制御を行う。さらに、パワーマネージメントIC606は、ブロックごとに内部電源の供給と遮断とを制御することもできる。また、パワーマネージメントIC606は、外部電源の供給がある場合、バッテリ605への充電制御も行う。表示部607は、例えば、液晶表示装置であって、アプリケーションプロセッサ601における処理に従い様々な画像を表示する。表示部607において表示される画像には、ユーザーが電子装置600に動作指示を与えるユーザーインタフェース画像、カメラ画像、動画等が表される。カメラ部608は、アプリケーションプロセッサからの指示に従い、画像を取得する。操作入力部609は、ユーザーが操作して電子装置600に操作指示を与えるユーザーインタフェースである。オーディオIC610は、アプリケーションプロセッサ601から送信される音声データをデコードしてスピーカ612を駆動すると共に、マイク611から得た音声情報をエンコードして音声データを生成し、当該音声データをアプリケーションプロセッサ601に出力する。半導体装置の構成次に、本実施の形態にかかる半導体装置について説明する。図3は、実施の形態1にかかる半導体装置1および電源供給装置2を含むシステムを示すブロック図である。ここで、図3に示す半導体装置1は、例えば図2に示すアプリケーションプロセッサ601に対応し、図3に示す電源供給装置2は図2に示すパワーマネージメントIC606に対応している。図3に示す半導体装置1は、DSPDigitalSignalProcessing3、CPU4、マルチメディア回路5、内部電源制御回路8、クロック制御回路9、クロック生成回路10、および通知信号生成回路11を有する。ここで、DSP3、CPU4、およびマルチメディア回路5は、所定の機能を有する回路である。また、半導体装置1は、例えばSoCである。DSP3は、デジタル信号を処理するためのプロセッサである。DSP3は、特定の演算処理を高速に実施するためのプロセッサであり、例えば携帯電話に搭載されている場合は、音声信号の変調や復調等の処理に用いられる。DSP3には、電源供給装置2から端子17を介して高電位側の電源電圧が供給される。また、DSP3は、スイッチであるトランジスタTr1を介して低電位側の電源例えば、グランドに接続されている。すなわち、トランジスタTr1がオン状態導通状態となった場合、DSP3に電源が供給される。DSP3に供給される電源のオンオフ、つまりトランジスタTr1のオンオフは、内部電源制御回路8から出力される制御信号CTRDSPによって制御される。DSP3にはクロック生成回路10から出力されたクロック信号CLKDSPが供給される。DSP3は内部バスA12と接続されており、内部バスA12や他の内部バス内部バスB、C等を介して、他の回路にデータを出力し、また他の回路からデータを受け取ることができる。なお、内部バスA12には、クロック生成回路10から出力されたクロック信号CLKBUSAが供給される。CPU4は、様々な演算処理を実施するためのプロセッサである。CPU4には、電源供給装置2から端子17を介して高電位側の電源電圧が供給される。また、CPU4は、スイッチであるトランジスタTr2を介して低電位側の電源に接続されている。すなわち、トランジスタTr2がオン状態導通状態となった場合、CPU4に電源が供給される。CPU4に供給される電源のオンオフ、つまりトランジスタTr2のオンオフは、内部電源制御回路8から出力される制御信号CTRCPUによって制御される。CPU4にはクロック生成回路10から出力されたクロック信号CLKCPUが供給される。CPU4は内部バスA12と接続されており、内部バスA12や他の内部バス内部バスB、C等を介して、他の回路にデータを出力し、また他の回路からデータを受け取ることができる。マルチメディア回路5は、画像処理等に用いられる回路であり、マルチメディアCPU6とマルチメディアモジュール7とを備える。マルチメディア回路5つまり、マルチメディアCPU6とマルチメディアモジュール7とを含む電源供給領域には、電源供給装置2から端子17を介して高電位側の電源電圧が供給される。また、マルチメディア回路5は、スイッチであるトランジスタTr3を介して低電位側の電源に接続されている。すなわち、トランジスタTr3がオン状態導通状態となった場合、マルチメディア回路5に電源が供給される。マルチメディア回路5に供給される電源のオンオフ、つまりトランジスタTr3のオンオフは、内部電源制御回路8から出力される制御信号CTRMMによって制御される。マルチメディアCPU6には、クロック生成回路10から出力されたクロック信号CLKMMCPUが供給される。マルチメディアモジュール7には、クロック生成回路10から出力されたクロック信号CLKMMMが供給される。また、マルチメディアCPU6およびマルチメディアモジュール7は、内部バスB13を介して互いに接続されている。内部バスB13は、バスブリッジ35を介して内部バスA12と接続されている。マルチメディアCPU6とマルチメディアモジュール7は、内部バスB13や他の内部バス内部バスA、C等を介して、他の回路にデータを出力し、また他の回路からデータを受け取ることができる。なお、内部バスB13には、クロック生成回路10から出力されたクロック信号CLKBUSBが供給される。CPU周辺回路15は、CPU4により利用される回路である。CPU周辺回路15としては、例えば、タイマユニット、ウォッチドッグタイマユニット、DMADirectMemoryAccessユニット、低電圧検出ユニット、パワーオンリセットPORユニット等が挙げられる。CPU周辺回路15は、内部バスC14と接続されている。CPU周辺回路15がCPU4に割り込み要求をする場合、CPU周辺回路15は割り込み制御回路16に割り込み信号IPINTRを出力する。割り込み制御回路16は、外部から端子18を介して供給された割り込み信号TMLINTRと、CPU周辺回路15から出力された割り込み信号IPINTRとを入力し、CPU4、内部電源制御回路8、およびクロック制御回路9に割り込み信号INTRを出力する。つまり、割り込み制御回路16は、割り込み信号TMLINTRおよび割り込み信号IPINTRの少なくとも一方が供給されたタイミングで、CPU4、内部電源制御回路8、およびクロック制御回路9に割り込み信号INTRを出力する。CPU4に割り込み信号INTRが供給されると、CPU4に電源およびクロック信号が供給される。内部電源制御回路電源制御回路8は、半導体装置1が備えるDSP3、CPU4、およびマルチメディア回路5の電源のオンオフを制御するための回路である。内部電源制御回路8は、内部バスC14と接続されている。また、内部バスC14は内部バスA12と接続されている。なお、内部バスC14には、クロック生成回路10から出力されたクロック信号CLKBUSCが供給される。図4は、本実施の形態にかかる半導体装置1が備える内部電源制御回路8、クロック制御回路9、クロック生成回路10、および通知信号生成回路11の詳細を示すブロック図である。図4に示すように、内部電源制御回路8はレジスタ31とステートマシンPWR32第2のステートマシンとを備える。ステートマシンPWR32は、レジスタ31に設定された命令またはCPU割り込み信号INTRに応じて、DSP3、CPU4、およびマルチメディア回路5それぞれの電源のオンオフを制御する。レジスタ31に命令を設定する際は、例えば、CPU4が内部バスA12および内部バスC14を介してレジスタ31に命令を書き込む。レジスタ31は設定された命令に応じて、DSP3、CPU4、およびマルチメディア回路5の電源を制御するための状態設定信号SETSTATEをステートマシンPWR32に出力する。ステートマシンPWR32は、DSP3の電源を制御する際に、制御信号CTRDSPおよび電源リセット信号RESETDSPをDSP3に出力し、クロック要求信号CLKREQDSPをクロック制御回路9に出力する。また、ステートマシンPWR32は、CPU4の電源を制御する際に、制御信号CTRCPUおよび電源リセット信号RESETCPUをCPU4に出力し、クロック要求信号CLKREQCPUをクロック制御回路9に出力する。また、ステートマシンPWR32は、マルチメディア回路5の電源を制御する際に、制御信号CTRMMおよび電源リセット信号RESETMMをマルチメディア回路5に出力し、クロック要求信号CLKREQMMをクロック制御回路9に出力する。更に、ステートマシンPWR32は、ステートマシンPWR32がDSP3に対して電源供給処理を実施している期間を示す信号PRDDSPON、ステートマシンPWR32がCPU4に対して電源供給処理を実施している期間を示す信号PRDCPUON、およびステートマシンPWR32がマルチメディア回路5に対して電源供給処理を実施している期間を示す信号PRDMMONを、通知信号生成回路11に出力する。ステートマシンPWR32は、DSP3、CPU4、およびマルチメディア回路5の電源のオンオフを制御するために、電源供給処理、電源停止処理、アイドル状態の3つの状態をとることができる。例えば、CPU4の電源をオン状態とする場合は、アイドル状態→CPU電源供給処理→アイドル状態の順に遷移する。一方、CPU4の電源をオフ状態とする場合は、アイドル状態→CPU電源停止処理→アイドル状態の順に遷移する。具体的に説明すると、例えば、CPU4の電源をオン状態とする場合、ステートマシンPWR32はアイドル状態からCPU電源供給処理状態へと遷移し、CPU電源供給処理を実施する図12のタイミングチャート参照。このとき、ステートマシンPWR32は、CPU4にクロック信号CLKCPUが供給されるように、クロック要求信号CLKREQCPUをクロック制御回路9に出力する。また、ステートマシンPWR32は、CPU4の電源をオン状態とするために、CPU4と接続されているトランジスタTr2のゲートに制御信号CTRCPUを出力する。更に、ステートマシンPWR32は、CPU4に電源リセット信号RESETCPUをアサートする。そして、CPU4に供給されるクロック信号が安定したタイミングで、ステートマシンPWR32はCPU4にアサートされていた電源リセット信号RESETCPUを解除するつまり、ロウレベルにする。電源リセット信号RESETCPUがロウレベルになると、ステートマシンPWR32は再びアイドル状態となる。このとき、CPU4には電源電圧およびクロック信号CLKCPUが供給されている。また、ステートマシンPWR32がCPU4に対して電源供給処理を実施している間、ステートマシンPWR32は通知信号生成回路11に電源供給処理の期間を示す信号PRDCPUONを出力する。なお、DSP3およびマルチメディア回路5の電源をオン状態とする場合についても上記処理と同様である。クロック制御回路9は、クロック生成回路10を制御するための回路である。クロック制御回路9は、内部バスC14と接続されている。図4に示すように、クロック制御回路9は、レジスタ41~43と、ステートマシンCLK44第1のステートマシンとを備える。ステートマシンCLK44は、レジスタ41に格納されているPLL設定信号SETPLL、レジスタ42に格納されている分周器設定信号SETDIV、レジスタ43に格納されている停止設定信号SETSTP、CPU割り込み信号INTR、および内部電源制御回路8から出力されたクロック要求信号CLKREQDSP、CLKREQCPU、CLKREQMMを入力する。例えば、レジスタ41~43に格納されているPLL設定信号SETPLL、分周器設定信号SETDIV、および停止設定信号SETSTPはそれぞれ、CPU4が内部バスA12および内部バスC14を介してレジスタ41~43にアクセスすることで書き込むことができる。ここで、PLL設定信号SETPLLは、PLL回路51のオンオフを設定するための信号である。分周器設定信号SETDIVは、分周器53の分周比を設定するための信号である。停止設定信号SETSTPは、DSP3、CPU4、マルチメディア回路5、および内部バス12~14へのクロック信号の供給/停止を設定するための信号である。また、ステートマシンCLK44は、PLL回路51にPLL制御信号CTRPLLを出力し、セレクタ52にクロック選択信号SELCLKを出力し、分周器53に分周制御信号CTRDIVを出力し、停止制御回路54に停止制御信号CTRSTPを出力する。ステートマシンCLK44は、DSP3、CPU4、およびマルチメディア回路5や各内部バス12~14に供給されるクロック信号を制御するために、クロック周波数変更処理、クロック供給処理、クロック停止処理、アイドル状態の4つの状態をとることができる。例えば、クロック生成回路10から出力されるクロック信号の周波数を変更する場合、ステートマシンCLK44は、アイドル状態→クロック周波数変更処理→アイドル状態の順に遷移する。また、クロック生成回路10からクロック信号を出力する場合、ステートマシンCLK44は、アイドル状態→クロック供給処理→アイドル状態の順に遷移する。一方、クロック生成回路10から出力されるクロック信号を停止する場合クロック生成回路10で生成されたクロック信号を停止制御回路54を用いて停止する場合、ステートマシンCLK44は、アイドル状態→クロック停止処理→アイドル状態の順に遷移する。ステートマシンCLK44は、ステートマシンCLK44がクロック周波数変更処理を実施している期間を示す信号PRDFRQを通知信号生成回路11に出力する。また、ステートマシンCLK44は、ステートマシンCLK44がクロック供給処理を実施している期間を示す信号PRDCLKを通知信号生成回路11に出力する。クロック生成回路10は、半導体装置1が備えるDSP3、CPU4、マルチメディア回路5、および各内部バス12~14に供給されるクロック信号を生成するための回路である。図4に示すように、クロック生成回路10は、PLL回路51、セレクタ52、分周器53、および停止制御回路54を有する。PLL回路51は、外部の発振回路等から出力された入力クロック信号CLKINを端子19を介して入力する。PLL回路51のオンオフは、クロック制御回路9から出力されたPLL制御信号CTRPLLに基づき制御される。PLL制御信号CTRPLLがハイレベルの場合、PLL回路51はオン状態となり、所定の周波数の信号を生成し、生成された信号をセレクタ52に出力する。一方、PLL制御信号CTRPLLがロウレベルの場合、PLL回路51はオフ状態となる。また、PLL回路51のオンオフは、レジスタ41から出力されるPLL設定信号SETPLLに基づき設定される。セレクタ52は、クロック選択信号SELCLKに応じてPLL回路51の出力または入力クロック信号CLKINを選択し、選択された信号を信号CLKDIVINとして分周器53に出力する。分周器53は、分周制御信号CTRDIVに応じて信号CLKDIVINを分周し、分周後の信号を停止制御回路54に出力する。分周器53の分周比は、レジスタ42から出力される分周器設定信号SETDIVに基づき設定される。停止制御回路54は、停止制御信号CTRSTPに応じて、分周器53から出力されたクロック信号を、DSP3、CPU4、マルチメディア回路5、および各内部バス12~14に供給するか否かを制御する回路である。各回路3~5および各内部バス12~14へのクロック信号の供給/停止は、レジスタ43から出力される停止設定信号SETSTPを用いて設定される。なお、クロック生成回路10の停止制御回路54から出力されるクロック信号を内部クロック信号ともいう。また、DSP3、CPU4、マルチメディア回路5、および各内部バス12~14を含む回路を、以下では半導体装置1の内部回路ともいう。通知信号生成回路11は、通知信号NTCSIGを生成する。通知信号NTCSIGは、クロック制御回路9がクロック生成回路10を制御するタイミングを通知する信号である。また、通知信号NTCSIGは、内部電源制御回路8における制御のタイミングを通知する信号である。すなわち、通知信号生成回路11は、内部電源制御回路8から出力された信号PRDDSPON、PRDCPUON、PRDMMONと、クロック制御回路9から出力された信号PRDCLK、PRDFRQに基づき、通知信号NTCSIGを生成し、生成された通知信号NTCSIGを端子20に出力する。図5は、通知信号生成回路11の詳細を示すブロック図である。図5に示すように、通知信号生成回路11は、レジスタ60、AND1~AND5、およびOR1を備える。AND1の一方の入力にはレジスタ60から出力された信号が供給され、他方の入力には内部電源制御回路8から出力された信号PRDDSPONが供給され、AND1の出力はOR1に供給される。AND2の一方の入力にはレジスタ60から出力された信号が供給され、他方の入力には内部電源制御回路8から出力された信号PRDCPUONが供給され、AND2の出力はOR1に供給される。AND3の一方の入力にはレジスタ60から出力された信号が供給され、他方の入力には内部電源制御回路8から出力された信号PRDMMONが供給され、AND3の出力はOR1に供給される。AND4の一方の入力にはレジスタ60から出力された信号が供給され、他方の入力にはクロック制御回路9から出力された信号PRDFRQが供給され、AND4の出力はOR1に供給される。AND5の一方の入力にはレジスタ60から出力された信号が供給され、他方の入力にはクロック制御回路9から出力された信号PRDCLKが供給され、AND5の出力はOR1に供給される。OR1はAND1~AND5から出力された信号の論理和を、通知信号NTCSIGとして出力する。レジスタ60には、AND1~AND5が通知信号NTCSIGに対応する信号を出力することを許可するか否かに関する情報が格納されている。例えば、内部電源制御回路8のステートマシンPWR32は、ステートマシンPWR32がDSP3に対して電源供給処理を実施している期間、信号PRDDSPONとして活性状態の信号典型的にはハイレベルの信号。以下では、ハイレベルの信号を活性状態の信号として説明する。をAND1の他方の入力に出力する。そして、AND1が通知信号NTCSIGに対応する信号を出力することが許可されている場合、AND1の一方の入力にハイレベルの信号が供給されるようにレジスタ60を設定する。この場合、AND1は、信号PRDDSPONがハイレベルの間、ハイレベルの信号をOR1に出力する。このとき、OR1からハイレベルの通知信号NTCSIGが出力される。一方、AND1が通知信号NTCSIGに対応する信号を出力することが許可されていない場合、AND1の一方の入力にロウレベルの信号が供給されるようにレジスタ60を設定する。この場合、AND1は、信号PRDDSPONがハイレベルであっても、ロウレベルの信号をOR1に出力する。よって、AND1からは通知信号NTCSIGに対応する信号は出力されない。AND2~AND5についてもAND1と同様である。つまり、レジスタ60とAND1~AND5を設けることで、信号PRDDSPON、PRDCPUON、PRDMMON、PRDFRQ、PRDCLKの中から、通知信号NTCSIGを生成するための要因として使用する信号を選択することができる。AND1~AND5が通知信号NTCSIGに対応する信号を出力することを許可するか否かに関する情報は、例えば、CPU4が内部バスA12および内部バスC14を介してレジスタ60にアクセスすることで書き込むことができる。電源供給装置次に、電源供給装置2について説明する。電源供給装置2は、レギュレータ21と電圧設定回路22とを有する。電源供給装置2は、例えば電源用のLSIである。レギュレータ21は、電圧設定回路22から出力された制御信号に応じて、端子24に出力する電圧を調整することができる。レギュレータ21から出力された電源は、端子24を介して半導体装置1の端子17VDDINに供給される。電圧設定回路22は、半導体装置1の端子20から端子23に供給された通知信号NTCSIGに応じて、レギュレータ21から出力される電圧を調整する。具体的には、電圧設定回路22は、通知信号NTCSIGがロウレベルの場合は、レギュレータ21から通常設定された電圧が出力されるように、レギュレータ21の電圧を設定する。一方、通知信号NTCSIGがハイレベルの場合つまり半導体装置1において動作電流が増加する期間を含む期間、レギュレータ21から出力される電圧が通常設定された電圧よりも高い電圧となるように、レギュレータ21の電圧を設定する。例えば、電圧設定回路22は、通知信号NTCSIGがハイレベルとなる期間において、半導体装置1が正常に動作する程度の高い電圧をレギュレータ21が出力するように、レギュレータ21の電圧を設定する。また、半導体装置1の端子17と電源供給装置2の端子24との間には、バイパスコンデンサC1が設けられている。なお、半導体装置1と電源供給装置2は同一チップに形成してもよく、また別チップに形成してもよい。半導体装置1と電源供給装置2とが別チップに形成されている場合は、半導体チップ半導体装置1の端子20は、外部のチップ電源供給装置2と接続するための外部端子となる。半導体装置の動作例A次に、本実施の形態にかかる半導体装置1の動作の一例について説明する。図6は本実施の形態にかかる半導体装置1の動作を示すタイミングチャートである。図6に示すタイミングチャートは、半導体装置1の内部クロック信号が低速から高速に変化する場合を示している。タイミングt1よりも前においては、クロック制御回路9のレジスタ41からロウレベルのPLL設定信号SETPLLが出力されている。このとき、PLL制御信号CTRPLLはロウレベルであるので、クロック生成回路10のPLL回路51はオフ状態となっている。また、セレクタ52は、クロック選択信号SELCLKがロウレベルであるので、入力クロック信号CLKINを選択し、入力クロック信号CLKINを分周器入力クロック信号CLKDIVINとして分周器53に出力している。分周器53は、分周器入力クロック信号CLKDIVINを分周する例えば、分周比を2とする。そして、分周後の信号は、内部クロック信号として半導体装置1の内部回路に供給されている。図6に示す例では、例えばCPU4の電源がオン状態であり、DSP3およびマルチメディア回路5がオフ状態であるものとする。なお、この場合、内部クロック信号は低速であるので、半導体装置1はスリープ状態となっている。その後、クロック制御回路9のレジスタ41に、内部クロック信号を低速から高速に切り替える命令が書き込まれると、タイミングt1において、レジスタ41はステートマシンCLK44にハイレベルのPLL設定信号SETPLLを出力する。ハイレベルのPLL設定信号SETPLLが供給されたステートマシンCLK44は、タイミングt2において、アイドル状態からクロック周波数変更処理へと遷移する。このとき、ステートマシンCLK44は、クロック周波数変更処理を実施している期間を示すハイレベルの信号PRDFRQを通知信号生成回路11に出力する。ハイレベルの信号PRDFRQが供給された通知信号生成回路11は、ハイレベルの通知信号NTCSIGを端子20に出力する。このとき、図5に示すAND4の一方の入力には、レジスタ60からハイレベルの信号が供給されている。端子20に出力されたハイレベルの通知信号NTCSIGは、電源供給装置2の端子23を介して電圧設定回路22に供給される。そして、電圧設定回路22は、タイミングt3において、レギュレータ21から出力される電圧が通常設定された電圧よりも高い電圧となるように、レギュレータ21の電圧を設定する。これにより、半導体装置1の入力電圧VDDINが増加する。このとき、電圧設定回路22は、内部クロック信号が低速から高速に変化した際に生じる半導体装置1の電圧降下時の内部電圧が、半導体装置1の最低動作電圧Vminよりも高い電圧となるように、レギュレータ21の電圧を設定する。ここで、半導体装置1の最低動作電圧Vminとは、半導体装置1の内部回路を構成する素子例えば、トランジスタが正常に動作する電圧の最小値である。タイミングt2においてアイドル状態からクロック周波数変更処理へと遷移したステートマシンCLK44は、クロック周波数変更処理を実施するために、PLL回路51にハイレベルのPLL制御信号CTRPLLを出力する。これにより、PLL回路51はオン状態となる。そして、PLL回路51がオン状態となってから所定の時間が経過し、PLL回路51が安定状態となったタイミングt4において、ステートマシンCLK44はセレクタ52にハイレベルのクロック選択信号SELCLKを出力する。ハイレベルのクロック選択信号SELCLKが供給されたセレクタ52は、PLL回路51の出力を選択する。その後、タイミングt5において、半導体装置1の内部クロック信号が高速のクロック信号所定の周波数よりも高いクロック信号となる。半導体装置1の内部クロック信号が高速のクロック信号となることで、半導体装置1の動作電流図6の例では、CPU4における動作電流が増加する。この動作電流の増加により、半導体装置1の内部電圧図6の例では、CPU4における電源電圧VDDCPUが低下する。しかし、このとき半導体装置1の入力電圧VDDINは、通常設定されている電圧よりも高い電圧に設定されているので、半導体装置1の内部電圧VDDCPUが半導体装置1の最低動作電圧Vmin以下とはならない。よって、半導体装置1は正常に動作することができる。タイミングt6において、ステートマシンCLK44のクロック周波数変更処理が終了し、ステートマシンCLK44はアイドル状態となる。このとき、ステートマシンCLK44は、クロック周波数変更処理が終了したので、ロウレベルの信号PRDFRQを通知信号生成回路11に出力する。ロウレベルの信号PRDFRQが供給された通知信号生成回路11は、ロウレベルの通知信号NTCSIGを端子20に出力する。通知信号NTCSIGがロウレベルとなったので、電源供給装置2の電圧設定回路22は、タイミングt7において、レギュレータ21から出力される電圧が通常設定された電圧となるように、レギュレータ21の電圧を設定する。これにより、半導体装置1の入力電圧VDDINが通常の電圧となる。半導体装置の動作例B続いて、本実施の形態にかかる半導体装置1の動作の他の例について説明する。図7は本実施の形態にかかる半導体装置の動作を示すタイミングチャートである。図7に示すタイミングチャートは、半導体装置1の内部クロック信号が停止状態から供給状態に復帰する場合を示している。なお、この場合、タイミングt11よりも前の初期状態において、PLL回路51がオン状態となっており、セレクタ52がPLL回路51の出力を選択し、分周器53が停止制御回路54に高速のクロック信号を出力している。しかし、停止制御信号CTRSTPはロウレベルであるので、停止制御回路54は、半導体装置1の内部回路に分周器53から出力されたクロック信号を供給していない。よって、初期状態においてPLL回路51はオン状態であるが、CPU4には内部クロック信号が供給されていないので、CPU4はスリープ状態となっている。タイミングt11においてCPU割り込み信号INTRがハイレベルになると、ステートマシンCLK44は、タイミングt12において、アイドル状態からクロック供給処理へと遷移する。このとき、ステートマシンCLK44は、クロック供給処理を実施している期間を示すハイレベルの信号PRDCLKを通知信号生成回路11に出力する。ハイレベルの信号PRDCLKが供給された通知信号生成回路11は、ハイレベルの通知信号NTCSIGを端子20に出力する。このとき、図5に示すAND5の一方の入力には、レジスタ60からハイレベルの信号が供給されている。端子20に出力されたハイレベルの通知信号NTCSIGは、電源供給装置2の端子23を介して電圧設定回路22に供給される。そして、電圧設定回路22は、タイミングt13において、レギュレータ21から出力される電圧が通常設定された電圧よりも高い電圧となるように、レギュレータ21の電圧を設定する。これにより、半導体装置1の入力電圧VDDINが増加する。そして、ステートマシンCLK44は、クロック供給処理を実施するために、タイミングt14において、クロック生成回路10の停止制御回路54にハイレベルの停止制御信号CTRSTPを出力する。停止制御信号CTRSTPがハイレベルになると、停止制御回路54は、タイミングt15において、分周器53から出力された内部クロック信号をCPU4を含む半導体装置1の内部回路に供給する。CPU4に内部クロック信号が供給されると、CPU4の動作電流が増加する。この動作電流の増加により、CPU4の内部電圧VDDCPUが低下する。しかし、このとき半導体装置1の入力電圧VDDINは、通常設定されている電圧よりも高い電圧に設定されているので、CPU4の内部電圧VDDCPUがCPU4の最低動作電圧Vmin以下とはならない。よって、CPU4は正常に動作することができる。タイミングt16において、ステートマシンCLK44のクロック供給処理が終了し、ステートマシンCLK44はアイドル状態となる。このとき、ステートマシンCLK44は、クロック供給処理が終了したので、ロウレベルの信号PRDCLKを通知信号生成回路11に出力する。ロウレベルの信号PRDCLKが供給された通知信号生成回路11は、ロウレベルの通知信号NTCSIGを端子20に出力する。通知信号NTCSIGがロウレベルとなったので、電源供給装置2の電圧設定回路22は、タイミングt17において、レギュレータ21から出力される電圧が通常設定された電圧となるように、レギュレータ21の電圧を設定する。これにより、半導体装置1の入力電圧VDDINが通常の電圧となる。比較例A次に、本実施の形態にかかる発明の比較例について説明する。図8は、半導体装置および電源供給装置を含むシステムの比較例を示すブロック図である。図9は、図8に示した半導体装置101が備える内部電源制御回路8、クロック制御回路9、およびクロック生成回路10の詳細を示すブロック図である。図8および図9に示した半導体装置101および電源供給装置102を含むシステムは、通知信号生成回路11を備えていない点、および電圧設定回路22が通知信号NTCSIGに基づきレギュレータ21の電圧を設定しない点が、図3に示した本実施の形態にかかる半導体装置1および電源供給装置2を含むシステムと異なる。これ以外は、図3に示した半導体装置1および電源供給装置2を含むシステムと同様であるので、同一の構成要素には同一の符号を付し、重複した説明は省略する。すなわち、図8に示した半導体装置101は、通知信号生成回路11を備えていないので、半導体装置101において内部電圧が増加することを通知する通知信号NTCSIGを生成することができない。まず、本実施の形態にかかる発明の比較例として、図8に示した半導体装置101の動作の一例について説明する。図10は、図8に示した半導体装置101の動作を示すタイミングチャートである。図10に示すタイミングチャートは、半導体装置101の内部クロック信号が低速から高速に変化する場合を示している。なお、図10に示すタイミングチャートは、図6に示したタイミングチャートに対応しており、通知信号NTCSIGが生成されない点、および入力電圧VDDINが通常設定されている電圧よりも高い電圧に設定されない点が、図6に示したタイミングチャートと異なっている。図10に示すタイミングt101よりも前においては、図6に示した場合と同様に、PLL制御信号CTRPLLがロウレベルであるので、クロック生成回路10のPLL回路51はオフ状態となっている。また、セレクタ52は、クロック選択信号SELCLKがロウレベルであるので、入力クロック信号CLKINを選択し、入力クロック信号CLKINを分周器入力クロック信号CLKDIVINとして分周器53に出力している。分周器53は、分周器入力クロック信号CLKDIVINを分周する例えば、分周比を2とする。そして、分周後の信号は、内部クロック信号として半導体装置101の内部回路に供給されている。なお、この場合、内部クロック信号は低速であるので、半導体装置101はスリープ状態となっている。そして、タイミングt101において、レジスタ41はステートマシンCLK44にハイレベルのPLL設定信号SETPLLを出力する。ステートマシンCLK44は、タイミングt102において、アイドル状態からクロック周波数変更処理へと遷移する。クロック周波数変更処理へと遷移したステートマシンCLK44は、クロック周波数変更処理を実施するために、PLL回路51にハイレベルのPLL制御信号CTRPLLを出力する。これにより、PLL回路51はオン状態となる。そして、PLL回路51がオン状態となってから所定の時間が経過し、PLL回路51が安定状態となったタイミングt103において、ステートマシンCLK44はセレクタ52にハイレベルのクロック選択信号SELCLKを出力する。ハイレベルのクロック選択信号SELCLKが供給されたセレクタ52は、PLL回路51の出力を選択する。その後、タイミングt104において、半導体装置101の内部クロック信号が高速のクロック信号となる。半導体装置101の内部クロック信号が高速のクロック信号となることで、CPU4における動作電流が増加する。この動作電流の増加により、CPU4の内部電圧VDDCPUが低下する。このため、CPU4の内部電圧VDDCPUが一時的にCPU4の最低動作電圧Vmin以下となり、CPU4の動作が不安定となる。その後、タイミングt105において、ステートマシンCLK44のクロック周波数変更処理が終了し、ステートマシンCLK44はアイドル状態となる。比較例B続いて、本実施の形態にかかる発明の比較例として、図8に示した半導体装置101の動作の他の例について説明する。図11は、図8に示した半導体装置101の動作を示すタイミングチャートである。図11に示すタイミングチャートは、半導体装置101の内部クロック信号が停止状態から供給状態に復帰する場合を示している。なお、図11に示すタイミングチャートは、図7に示したタイミングチャートに対応しており、通知信号NTCSIGが生成されない点、および入力電圧VDDINが通常設定されている電圧よりも高い電圧に設定されない点が、図7に示したタイミングチャートと異なっている。図11に示す例では、タイミングt111よりも前の初期状態において、PLL回路51がオン状態となっており、セレクタ52がPLL回路51の出力を選択し、分周器53が停止制御回路54に高速のクロック信号を出力している。しかし、停止制御信号CTRSTPはロウレベルであるので、停止制御回路54は、半導体装置101の内部回路に分周器53から出力されたクロック信号を供給していない。よって、初期状態ではPLL回路51はオン状態であるが、CPU4には内部クロック信号が供給されていないので、CPU4はスリープ状態となっている。タイミングt111においてCPU割り込み信号INTRがハイレベルになると、ステートマシンCLK44は、タイミングt112において、アイドル状態からクロック供給処理へと遷移する。そして、タイミングt113において、ステートマシンCLK44は、クロック供給処理を実施するために、クロック生成回路10の停止制御回路54にハイレベルの停止制御信号CTRSTPを出力する。停止制御信号CTRSTPがハイレベルとなると、停止制御回路54は、タイミングt114において、分周器53から出力された内部クロック信号をCPU4を含む半導体装置101の内部回路に供給する。CPU4に内部クロック信号が供給されると、CPU4の動作電流が増加する。この動作電流の増加により、CPU4の内部電圧VDDCPUが低下する。このため、CPU4の内部電圧VDDCPUが一時的にCPU4の最低動作電圧Vmin以下となり、CPU4の動作が不安定となる。その後、タイミングt115において、ステートマシンCLK44のクロック供給処理が終了し、ステートマシンCLK44はアイドル状態となる。図8に示した半導体装置101および電源供給装置102を含むシステムでは、半導体装置101における急激な動作電流の上昇に対して、例えば端子17と端子24との間にバイパスコンデンサC1を設けることで、対応することができる。しかしながら、図8に示した半導体装置101では、半導体装置101の内部回路における抵抗成分やインダクタンス成分の影響特に、DSP3、CPU4、およびマルチメディア回路5のそれぞれと、端子17との間の配線における抵抗成分やインダクタンス成分の影響により、急激に動作電流が上昇した後、電力供給量を増加させるまでに遅延が生じるという問題があった。また、半導体装置101における急激な動作電流の上昇に対して、例えば半導体装置101における急激な動作電流の上昇を検出した後、電源供給装置102の電力供給を増加させることで、一時的に電流供給量を増加させて対応することができる。すなわち、電源供給装置に、電流供給能力が小さく電源供給装置自体の消費電力も小さい第1の動作状態と、電流供給能力が大きく電源供給装置自体の電力消費も前者に比べると大きい第2の動作状態とを設け、半導体装置において動作電流が増加した際に、第1の動作状態から第2の動作状態に自動的に切り替えることもできる。しかしながら、電源供給装置が第1の動作状態から第2の動作状態に遷移するのは、半導体装置において動作電流が増加したことを検出した後となる。このため、動作電流の検出に時間がかかる場合や、検出後に電源供給装置から半導体装置に電力を供給するまでに時間がかかる場合は、半導体装置への電力供給が間に合わないという問題があった。このように、半導体装置において動作電流が急激に増加した場合、半導体装置への電力供給量を所定の時間内に増加させないと、半導体装置の内部回路における電圧降下が大きくなる。そして、この電圧降下により半導体装置の入力電圧がトランジスタの最低動作電圧Vminよりも低くなると、半導体装置が誤動作するという問題があった。これに対して本実施の形態にかかる半導体装置1では、通知信号生成回路11を設け、半導体装置1の内部回路において動作電流が増加することを通知する通知信号NTCSIGを生成している。このため、半導体装置1の内部回路において動作電流が増加することを事前に検知することができる。よって、半導体装置1の動作電流が急激に上昇した場合であっても、半導体装置1に供給される電力を、遅延することなく増加させることができる。また、通知信号NTCSIGを端子20から出力することで、外部に設けられた電源供給装置2に対して、半導体装置1における動作電流の増加を通知することができる。また、電源供給装置2に電圧設定回路22を設け、当該電圧設定回路22を用いて、通知信号NTCSIGが活性状態の間、レギュレータ21の電圧を高く設定することで、半導体装置1の入力電圧を必要な時にだけ高くすることができる。また、本実施の形態にかかる半導体装置1の通知信号生成回路11は、クロック制御回路9のステートマシンCLK44の処理に応じて通知信号NTCSIGを生成することができる。すなわち、ステートマシンCLK44のクロック周波数変更処理半導体装置1の内部クロック信号を低速から高速に変化させる処理、クロック供給処理半導体装置1への内部クロック信号の供給を開始する処理と同期して、活性状態の通知信号NTCSIGを生成することができる。このように、ステートマシンCLK44の処理に応じて活性状態の通知信号NTCSIGを生成することで、通知信号NTCSIGを正確かつ容易に生成することができる。以上で説明した本実施の形態にかかる発明により、安定した動作を実現可能な半導体装置および当該半導体装置を含むシステムを提供することができる。<実施の形態2>次に、本発明の実施の形態2について説明する。実施の形態1では、半導体装置1のクロック制御回路9を用いて、内部クロック信号の供給を制御している場合の動作について説明した図6、図7参照。本実施の形態では、半導体装置1のクロック制御回路9を用いて内部クロック信号の供給を制御すると共に、内部電源制御回路8を用いてDSP3、CPU4、マルチメディア回路5の電源を制御する場合について説明する。なお、本実施の形態で用いられる半導体装置および電源供給装置を含むシステムは、実施の形態1で説明した半導体装置1および電源供給装置2を含むシステム図3~図5と同様であるので、重複した説明は省略する。半導体装置の動作例C本実施の形態にかかる半導体装置1の動作の一例について説明する。図12は本実施の形態にかかる半導体装置の動作を示すタイミングチャートである。図12に示すタイミングチャートは、内部電源制御回路8がCPU4の電源をオン状態とし、更にクロック制御回路9が内部クロック信号を停止状態から供給状態にする場合を示している。タイミングt21よりも前の初期状態では、PLL回路51はオン状態となっており、セレクタ52はPLL回路51の出力を選択し、分周器53は停止制御回路54に高速のクロック信号を出力している。しかし、停止制御信号CTRSTPがロウレベルであるので、停止制御回路54は、半導体装置1の内部回路に分周器53から出力されたクロック信号を供給していない。タイミングt21においてCPU割り込み信号INTRがハイレベルになると、ステートマシンCLK44は、タイミングt22において、アイドル状態からクロック供給処理へと遷移する。このとき、ステートマシンCLK44は、クロック供給処理を実施している期間を示すハイレベルの信号PRDCLKを通知信号生成回路11に出力する。また、タイミングt21においてCPU割り込み信号INTRがハイレベルになると、ステートマシンPWR32は、タイミングt22において、アイドル状態から電源供給処理へと遷移する。このとき、ステートマシンPWR32は、電源供給処理を実施している期間を示すハイレベルの信号PRDCPUONを通知信号生成回路11に出力する。ハイレベルの信号PRDCLKおよび信号PRDCPUONが供給された通知信号生成回路11は、ハイレベルの通知信号NTCSIGを端子20に出力する。このとき、図5に示すAND2の一方の入力およびAND5の一方の入力にはそれぞれ、レジスタ60からハイレベルの信号が供給されている。端子20に出力されたハイレベルの通知信号NTCSIGは、電源供給装置2の端子23を介して電圧設定回路22に供給される。そして、電圧設定回路22は、タイミングt23において、レギュレータ21から出力される電圧が通常設定された電圧よりも高い電圧となるように、レギュレータ21の電圧を設定する。これにより、半導体装置1の入力電圧VDDINが増加する。なお、図12では、ステートマシンCLK44がクロック供給処理へと遷移するタイミングと、ステートマシンPWR32が電源供給処理へと遷移するタイミングとが同時タイミングt22である場合について説明した。しかし、これらのタイミングは互いに異なるタイミングとなってもよい。この場合、ステートマシンCLK44およびステートマシンPWR32のうち、先に遷移した方のステートマシンが通知信号生成回路11にハイレベルの信号を出力するタイミングにおいて、通知信号生成回路11からハイレベルの通知信号NTCSIGが出力される。タイミングt22で電源供給処理へと遷移したステートマシンPWR32は、CPU4にクロック信号CLKCPUが供給されるように、ハイレベルのクロック要求信号CLKREQCPUをクロック制御回路9のステートマシンCLK44に出力する。また、ステートマシンPWR32は、CPU4の電源をオン状態とするために、CPU4と接続されているトランジスタTr2のゲートにハイレベルの制御信号CTRCPUを出力する。ハイレベルの制御信号CTRCPUが供給されると、CPU4の低電位側の電源電位VSSCPUは、タイミングt24から徐々に低下し始め、所定の時間経過後に低電位側の電源電圧VSSCPUは動作可能な電位VSSとなる。また、CPU4の低電位側の電源電位VSSCPUが低下しはじめるタイミングt24から、CPU4の動作電流が徐々に上昇しはじめる。また、ハイレベルのクロック要求信号CLKREQCPUが供給されたステートマシンCLK44は、クロック供給処理を実施するために、タイミングt25において、クロック生成回路10の停止制御回路54にハイレベルの停止制御信号CTRSTPを出力する。停止制御信号CTRSTPがハイレベルとなると、停止制御回路54は、タイミングt26において、分周器53から出力されたクロック信号を、CPU4を含む半導体装置1の内部回路に供給する。このとき、ステートマシンPWR32は、CPU4が誤動作しないように、CPU4にハイレベルの電源リセット信号RESETCPUをアサートしている。リセット中は、例えばCPU4の全てのクロックゲーティングが解除され、初期化のために全てのフリップフロップに内部クロック信号が供給される。このため、CPU4の動作電流が増加する。この動作電流の増加により、CPU4の内部電圧VDDCPUが低下する。しかし、このとき半導体装置1の入力電圧VDDINは、通常設定されている電圧よりも高い電圧に設定されているので、CPU4の内部電圧VDDCPUがCPU4の最低動作電圧Vmin以下とはならない。よって、CPU4は正常に初期化される。そして、CPU4の初期化処理が終了したタイミングt27においてつまり、初期化期間経過後、ステートマシンPWR32は、CPU4にアサートされていた電源リセット信号RESETCPUを解除するつまり、ロウレベルにする。電源リセット信号RESETCPUがロウレベルになると、ステートマシンPWR32は再びアイドル状態となる。このとき、ステートマシンPWR32は、電源供給処理が終了したので、ロウレベルの信号PRDCPUONを通知信号生成回路11に出力する。また、タイミングt27において、ステートマシンCLK44のクロック供給処理が終了し、ステートマシンCLK44はアイドル状態となる。このとき、ステートマシンCLK44は、クロック供給処理が終了したので、ロウレベルの信号PRDCLKを通知信号生成回路11に出力する。ロウレベルの信号PRDCPUONおよび信号PRDCLKが供給された通知信号生成回路11は、ロウレベルの通知信号NTCSIGを端子20に出力する。通知信号NTCSIGがロウレベルとなったので、電源供給装置2の電圧設定回路22は、タイミングt28において、レギュレータ21から出力される電圧が通常設定された電圧となるように、レギュレータ21の電圧を設定する。これにより、半導体装置1の入力電圧VDDINが通常の電圧となる。なお、図12では、ステートマシンCLK44がアイドル状態へと遷移するタイミングと、ステートマシンPWR32がアイドル状態へと遷移するタイミングとが同時タイミングt27である場合について説明した。しかし、これらのタイミングは互いに異なるタイミングとなってもよい。この場合、ステートマシンCLK44およびステートマシンPWR32のうち、後に遷移した方のステートマシンが通知信号生成回路11にロウレベルの信号を出力するタイミングにおいて、通知信号生成回路11からロウレベルの通知信号NTCSIGが出力される。半導体装置の動作例D続いて、本実施の形態にかかる半導体装置1の動作の他の例について説明する。図13は本実施の形態にかかる半導体装置の動作を示すタイミングチャートである。図13に示すタイミングチャートは、内部電源制御回路8がマルチメディア回路5の電源をオン状態とし、更にクロック制御回路9が内部クロック信号を停止状態から供給状態にする場合を示している。タイミングt31よりも前の初期状態では、PLL回路51はオン状態となっており、セレクタ52はPLL回路51の出力を選択し、分周器53は停止制御回路54に高速のクロック信号を出力している。しかし、停止制御信号CTRSTPはロウレベルであるので、停止制御回路54は、半導体装置1の内部回路に分周器53から出力されたクロック信号を供給していない。タイミングt31において、マルチメディア回路5をオン状態とする内部電源状態設定信号SETSTATEが供給されると、ステートマシンPWR32は、タイミングt32において、アイドル状態から電源供給処理へと遷移する。このとき、ステートマシンPWR32は、電源供給処理を実施している期間を示すハイレベルの信号PRDMMONを通知信号生成回路11に出力する。ハイレベルの信号PRDMMONが供給された通知信号生成回路11は、ハイレベルの通知信号NTCSIGを端子20に出力する。このとき、図5に示すAND3の一方の入力には、レジスタ60からハイレベルの信号が供給されている。端子20に出力されたハイレベルの通知信号NTCSIGは、電源供給装置2の端子23を介して電圧設定回路22に供給される。そして、電圧設定回路22は、タイミングt33において、レギュレータ21から出力される電圧が通常設定された電圧よりも高い電圧となるように、レギュレータ21の電圧を設定する。これにより、半導体装置1の入力電圧VDDINが増加する。タイミングt32で電源供給処理へと遷移したステートマシンPWR32は、マルチメディアCPU6、マルチメディアモジュール7、および内部バスB13にそれぞれ、クロック信号CLKMMCPU、クロック信号CLKMMM、およびクロック信号CLKBUSBが供給されるように、ハイレベルのクロック要求信号CLKREQMMをクロック制御回路9のステートマシンCLK44に出力する。ハイレベルのクロック要求信号CLKREQMMが供給されると、ステートマシンCLK44は、アイドル状態からクロック供給処理へと遷移する。このとき、ステートマシンCLK44は、クロック供給処理を実施している期間を示すハイレベルの信号PRDCLKを通知信号生成回路11に出力する。なお、この時点で、通知信号生成回路11は、既にハイレベルの通知信号NTCSIGを端子20に出力している。また、ステートマシンPWR32は、マルチメディア回路5の電源をオン状態とするために、マルチメディア回路5と接続されているトランジスタTr3のゲートにハイレベルの制御信号CTRMMを出力する。ハイレベルの制御信号CTRMMが供給されると、マルチメディア回路5の低電位側の電源電位VSSMMは、タイミングt34から徐々に低下し始め、所定の時間経過後に低電位側の電源電圧VSSMMは動作可能な電位VSSとなる。また、マルチメディア回路5の低電位側の電源電位VSSMMが低下しはじめるタイミングt34から、マルチメディア回路5の動作電流が徐々に上昇しはじめる。また、ハイレベルのクロック要求信号CLKREQMMが供給されたステートマシンCLK44は、クロック供給処理を実施するために、タイミングt35において、クロック生成回路10の停止制御回路54にハイレベルの停止制御信号CTRSTPを出力する。停止制御信号CTRSTPがハイレベルとなると、停止制御回路54は、タイミングt36において、マルチメディア回路5を含む半導体装置1の内部回路に、分周器53から出力されたクロック信号を供給する。このとき、ステートマシンPWR32は、マルチメディア回路5が誤動作しないように、マルチメディア回路5にハイレベルの電源リセット信号RESETMMをアサートしている。リセット中は、例えばマルチメディア回路5の全てのクロックゲーティングが解除され、初期化のために全てのフリップフロップに内部クロック信号が供給される。このため、マルチメディア回路5の動作電流が増加する。この動作電流の増加により、マルチメディア回路5の内部電圧VDDMMが低下する。しかし、このとき半導体装置1の入力電圧VDDINは、通常設定されている電圧よりも高い電圧に設定されているので、マルチメディア回路5の内部電圧VDDMMがマルチメディア回路5の最低動作電圧Vmin以下とはならない。よって、マルチメディア回路5は正常に初期化される。そして、マルチメディア回路5の初期化処理が終了したタイミングt37においてつまり、初期化期間経過後、ステートマシンPWR32は、マルチメディア回路5にアサートされていた電源リセット信号RESETMMを解除するつまり、ロウレベルにする。電源リセット信号RESETMMがロウレベルになると、ステートマシンPWR32は再びアイドル状態となる。このとき、ステートマシンPWR32は、電源供給処理が終了したので、ロウレベルの信号PRDMMONを通知信号生成回路11に出力する。また、タイミングt37において、ステートマシンCLK44のクロック供給処理が終了し、ステートマシンCLK44はアイドル状態となる。このとき、ステートマシンCLK44は、クロック供給処理が終了したので、ロウレベルの信号PRDCLKを通知信号生成回路11に出力する。ロウレベルの信号PRDMMONおよび信号PRDCLKが供給された通知信号生成回路11は、ロウレベルの通知信号NTCSIGを端子20に出力する。通知信号NTCSIGがロウレベルとなったので、電源供給装置2の電圧設定回路22は、タイミングt38において、レギュレータ21から出力される電圧が通常設定された電圧となるように、レギュレータ21の電圧を設定する。これにより、半導体装置1の入力電圧VDDINが通常の電圧となる。なお、図13では、ステートマシンCLK44がアイドル状態へと遷移するタイミングと、ステートマシンPWR32がアイドル状態へと遷移するタイミングとが同時タイミングt37である場合について説明した。しかし、これらのタイミングは互いに異なるタイミングとなってもよい。この場合、ステートマシンCLK44およびステートマシンPWR32のうち、後に遷移した方のステートマシンが通知信号生成回路11にロウレベルの信号を出力するタイミングにおいて、通知信号生成回路11からロウレベルの通知信号NTCSIGが出力される。次に、本実施の形態にかかる発明の比較例について説明する。なお、以下で説明する比較例は、図8に示した半導体装置および電源供給装置を含むシステム実施の形態1参照の動作を示している。比較例Cまず、本実施の形態にかかる発明の比較例として、図8に示した半導体装置の動作の一例について説明する。図14は、図8に示した半導体装置の動作を示すタイミングチャートである。図14に示すタイミングチャートは、内部電源制御回路8がCPU4の電源をオン状態とし、更にクロック制御回路9が内部クロック信号を停止状態から供給状態にする場合を示している。なお、図14に示すタイミングチャートは、図12に示したタイミングチャートに対応しており、通知信号NTCSIGが生成されない点、および入力電圧VDDINが通常設定されている電圧よりも高い電圧に設定されない点が、図12に示したタイミングチャートと異なっている。タイミングt121よりも前の初期状態では、PLL回路51はオン状態となっており、セレクタ52はPLL回路51の出力を選択し、分周器53は停止制御回路54に高速のクロック信号を出力している。しかし、停止制御信号CTRSTPはロウレベルであるので、停止制御回路54は、半導体装置101の内部回路に分周器53から出力されたクロック信号を供給していない。タイミングt121においてCPU割り込み信号INTRがハイレベルになると、ステートマシンCLK44は、タイミングt122において、アイドル状態からクロック供給処理へと遷移する。また、タイミングt121においてCPU割り込み信号INTRがハイレベルになると、ステートマシンPWR32は、タイミングt122において、アイドル状態から電源供給処理へと遷移する。タイミングt122で電源供給処理へと遷移したステートマシンPWR32は、CPU4にクロック信号CLKCPUが供給されるように、ハイレベルのクロック要求信号CLKREQCPUをクロック制御回路9のステートマシンCLK44に出力する。また、ステートマシンPWR32は、CPU4の電源をオン状態とするために、CPU4と接続されているトランジスタTr2のゲートにハイレベルの制御信号CTRCPUを出力する。ハイレベルの制御信号CTRCPUが供給されると、CPU4の低電位側の電源電位VSSCPUは、タイミングt123から徐々に低下し始め、所定の時間経過後に低電位側の電源電圧VSSCPUは動作可能な電位VSSとなる。また、CPU4の低電位側の電源電位VSSCPUが低下しはじめるタイミングt123から、CPU4の動作電流が徐々に上昇しはじめる。また、ハイレベルのクロック要求信号CLKREQCPUが供給されたステートマシンCLK44は、クロック供給処理を実施するために、タイミングt124において、クロック生成回路10の停止制御回路54にハイレベルの停止制御信号CTRSTPを出力する。停止制御信号CTRSTPがハイレベルとなると、停止制御回路54は、タイミングt125において、分周器53から出力されたクロック信号を、CPU4を含む半導体装置1の内部回路に供給する。このとき、ステートマシンPWR32は、CPU4が誤動作しないように、CPU4にハイレベルの電源リセット信号RESETCPUをアサートしている。リセット中は、例えばCPU4の全てのクロックゲーティングが解除され、初期化のために全てのフリップフロップに内部クロック信号が供給される。これにより、CPU4の動作電流が増加する。この動作電流の増加により、CPU4の内部電圧VDDCPUが低下する。このため、CPU4の内部電圧VDDCPUがCPU4の最低動作電圧Vmin以下となり、初期化処理が正常に実施されない。そして、CPU4の初期化処理が終了したタイミングt126においてつまり、初期化期間経過後、ステートマシンPWR32は、CPU4にアサートされていた電源リセット信号RESETCPUを解除するつまり、ロウレベルにする。電源リセット信号RESETCPUがロウレベルになると、ステートマシンPWR32は再びアイドル状態となる。比較例D続いて、本実施の形態にかかる発明の比較例として、図8に示した半導体装置の動作の他の例について説明する。図15は、図8に示した半導体装置の動作を示すタイミングチャートである。図15に示すタイミングチャートは、内部電源制御回路8がマルチメディア回路5の電源をオン状態とし、更にクロック制御回路9が内部クロック信号を停止状態から供給状態にする場合を示している。なお、図15に示すタイミングチャートは、図13に示したタイミングチャートに対応しており、通知信号NTCSIGが生成されない点、および入力電圧VDDINが通常設定されている電圧よりも高い電圧に設定されない点が、図13に示したタイミングチャートと異なっている。タイミングt131よりも前の初期状態では、PLL回路51はオン状態となっており、セレクタ52はPLL回路51の出力を選択し、分周器53は停止制御回路54に高速のクロック信号を出力している。しかし、停止制御信号CTRSTPはロウレベルであるので、停止制御回路54は、半導体装置101の内部回路に分周器53から出力されたクロック信号を供給していない。タイミングt131において、マルチメディア回路5をオン状態とする内部電源状態設定信号SETSTATEが供給されると、ステートマシンPWR32は、タイミングt132において、アイドル状態から電源供給処理へと遷移する。タイミングt132で電源供給処理へと遷移したステートマシンPWR32は、マルチメディアCPU6、マルチメディアモジュール7、および内部バスB13にそれぞれ、クロック信号CLKMMCPU、クロック信号CLKMMM、およびクロック信号CLKBUSBが供給されるように、ハイレベルのクロック要求信号CLKREQMMをクロック制御回路9のステートマシンCLK44に出力する。ハイレベルのクロック要求信号CLKREQMMが供給されると、ステートマシンCLK44は、アイドル状態からクロック供給処理へと遷移する。また、ステートマシンPWR32は、マルチメディア回路5の電源をオン状態とするために、マルチメディア回路5と接続されているトランジスタTr3のゲートにハイレベルの制御信号CTRMMを出力する。ハイレベルの制御信号CTRMMが供給されると、マルチメディア回路5の低電位側の電源電位VSSMMは、タイミングt133から徐々に低下し始め、所定の時間経過後に低電位側の電源電圧VSSMMは動作可能な電位VSSとなる。また、マルチメディア回路5の低電位側の電源電位VSSMMが低下しはじめるタイミングt133から、マルチメディア回路5の動作電流が徐々に上昇しはじめる。また、ハイレベルのクロック要求信号CLKREQMMが供給されたステートマシンCLK44は、クロック供給処理を実施するために、タイミングt134において、クロック生成回路10の停止制御回路54にハイレベルの停止制御信号CTRSTPを出力する。停止制御信号CTRSTPがハイレベルとなると、停止制御回路54は、タイミングt135において、マルチメディア回路5を含む半導体装置101の内部回路に、分周器53から出力されたクロック信号を供給する。このとき、ステートマシンPWR32は、マルチメディア回路5が誤動作しないように、マルチメディア回路5にハイレベルの電源リセット信号RESETMMをアサートしている。リセット中は、例えばマルチメディア回路5の全てのクロックゲーティングが解除され、初期化のために全てのフリップフロップに内部クロック信号が供給される。これにより、マルチメディア回路5の動作電流が増加する。この動作電流の増加により、マルチメディア回路5の内部電圧VDDMMが低下する。このため、マルチメディア回路5の内部電圧VDDMMがマルチメディア回路5の最低動作電圧Vmin以下となり、初期化処理が正常に実施されない。そして、マルチメディア回路5の初期化処理が終了したタイミングt136においてつまり、初期化期間経過後、ステートマシンPWR32は、マルチメディア回路5にアサートされていた電源リセット信号RESETMMを解除するつまり、ロウレベルにする。電源リセット信号RESETMMがロウレベルになると、ステートマシンPWR32は再びアイドル状態となる。図8に示した半導体装置101および電源供給装置102を含むシステムでは、例えば図14、図15に示したように、CPU4やマルチメディア回路5に内部クロック信号が供給されると、CPU4やマルチメディア回路5の動作電流が増加する。そして、この動作電流の増加により、CPU4やマルチメディア回路5の内部電圧VDDCPU、VDDMMが低下する。このため、CPU4やマルチメディア回路5の内部電圧VDDCPU、VDDMMが一時的にCPU4やマルチメディア回路5の最低動作電圧Vmin以下となり、CPU4やマルチメディア回路5が正常に初期化されないという問題があった。これに対して本実施の形態にかかる半導体装置1では、通知信号生成回路11を設け、半導体装置1の内部回路において動作電流が増加することを通知する通知信号NTCSIGを生成している。このため、半導体装置1の内部回路において動作電流が増加することを事前に検知することができる。よって、半導体装置1の動作電流が急激に上昇した場合であっても、半導体装置1に供給される電力を、遅延することなく増加させることができ、半導体装置1の内部回路を正常に初期化することができる。また、本実施の形態にかかる半導体装置1の通知信号生成回路11は、内部電源制御回路8のステートマシンPWR32の処理に応じて通知信号NTCSIGを生成することができる。すなわち、ステートマシンPWR32のDSP3に対する電源供給処理、CPU4に対する電源供給処理、または、マルチメディア回路5に対する電源供給処理と同期して、活性状態の通知信号NTCSIGを生成することができる。このように、ステートマシンPWR32の処理に応じて活性状態の通知信号NTCSIGを生成することで、通知信号NTCSIGを正確かつ容易に生成することができる。なお、その他の効果については実施の形態1と同様である。また、図12ではCPU4がオフ状態からオン状態となる場合を例として説明し、図13ではマルチメディア回路5がオフ状態からオン状態となる場合を例として説明したが、DSP3がオフ状態からオン状態となる場合についても、これらと同様である。以上で説明した本実施の形態にかかる発明により、安定した動作を実現可能な半導体装置および当該半導体装置を含むシステムを提供することができる。<実施の形態3>次に、本発明の実施の形態3について説明する。実施の形態1では、半導体装置1のクロック制御回路9を用いて、内部クロック信号の供給を制御している場合の動作について説明した図6、図7参照。また、実施の形態2では、半導体装置1のクロック制御回路9を用いて内部クロック信号の供給を制御すると共に、内部電源制御回路8を用いてDSP3、CPU4、マルチメディア回路5の電源を制御する場合の動作について説明した図12、図13参照。本実施の形態では、半導体装置1の内部電源制御回路8を用いてDSP3、CPU4、マルチメディア回路5の電源を制御する場合の動作について説明する。なお、本実施の形態で用いられる半導体装置および電源供給装置を含むシステムは、実施の形態1で説明した半導体装置1および電源供給装置2を含むシステム図3~図5と同様であるので、重複した説明は省略する。半導体装置の動作例E本実施の形態にかかる半導体装置1の動作の一例について説明する。図16は本実施の形態にかかる半導体装置の動作を示すタイミングチャートである。図16に示すタイミングチャートは、内部電源制御回路8がマルチメディア回路5の電源をオン状態とする場合を示している。タイミングt41よりも前の初期状態では、PLL回路51はオン状態となっており、セレクタ52はPLL回路51の出力を選択し、分周器53は停止制御回路54に高速のクロック信号を出力している。そして、停止制御信号CTRSTPはハイレベルであるので、停止制御回路54は半導体装置1の内部回路に分周器53から出力された内部クロック信号を供給している。このとき、クロック制御回路9のステートマシンCLK44はアイドル状態となっている。また、マルチメディア回路5の電源はオフ状態となっている。タイミングt41において、マルチメディア回路5をオン状態とする内部電源状態設定信号SETSTATEが供給されると、ステートマシンPWR32は、タイミングt42において、アイドル状態から電源供給処理へと遷移する。このとき、ステートマシンPWR42は、電源供給処理を実施している期間を示すハイレベルの信号PRDMMONを通知信号生成回路11に出力する。ハイレベルの信号PRDMMONが供給された通知信号生成回路11は、ハイレベルの通知信号NTCSIGを端子20に出力する。このとき、図5に示すAND3の一方の入力には、レジスタ60からハイレベルの信号が供給されている。端子20に出力されたハイレベルの通知信号NTCSIGは、電源供給装置2の端子23を介して電圧設定回路22に供給される。そして、電圧設定回路22は、タイミングt43において、レギュレータ21から出力される電圧が通常設定された電圧よりも高い電圧となるように、レギュレータ21の電圧を設定する。これにより、半導体装置1の入力電圧VDDINが増加する。また、ステートマシンPWR32は、マルチメディア回路5の電源をオン状態とするために、マルチメディア回路5と接続されているトランジスタTr3のゲートにハイレベルの制御信号CTRMMを出力する。ハイレベルの制御信号CTRMMが供給されると、マルチメディア回路5の低電位側の電源電位VSSMMは、タイミングt44から徐々に低下し始め、所定の時間が経過したタイミングt45において低電位側の電源電圧VSSMMは動作可能な電位VSSとなる。このとき、マルチメディア回路5には高速の内部クロック信号が供給される。また、ステートマシンPWR32は、マルチメディア回路5が誤動作しないように、マルチメディア回路5にハイレベルの電源リセット信号RESETMMをアサートしている。リセット中は、例えばマルチメディア回路5の全てのクロックゲーティングが解除され、初期化のために全てのフリップフロップに内部クロック信号が供給される。このため、マルチメディア回路5の動作電流が増加する。この動作電流の増加により、マルチメディア回路5の内部電圧VDDMMが低下する。しかし、このとき半導体装置1の入力電圧VDDINは、通常設定されている電圧よりも高い電圧に設定されているので、マルチメディア回路5の内部電圧VDDMMがマルチメディア回路5の最低動作電圧Vmin以下とはならない。よって、マルチメディア回路5は正常に初期化される。そして、マルチメディア回路5の初期化処理が終了したタイミングt46においてつまり、初期化期間経過後、ステートマシンPWR32は、マルチメディア回路5にアサートされていた電源リセット信号RESETMMを解除するつまり、ロウレベルにする。電源リセット信号RESETMMがロウレベルになると、ステートマシンPWR32は再びアイドル状態となる。このとき、ステートマシンPWR32は、電源供給処理が終了したので、ロウレベルの信号PRDMMONを通知信号生成回路11に出力する。ロウレベルの信号PRDMMONが供給された通知信号生成回路11は、ロウレベルの通知信号NTCSIGを端子20に出力する。通知信号NTCSIGがロウレベルとなったので、電源供給装置2の電圧設定回路22は、タイミングt47において、レギュレータ21から出力される電圧が通常設定された電圧となるように、レギュレータ21の電圧を設定する。これにより、半導体装置1の入力電圧VDDINが通常の電圧となる。比較例E次に、本実施の形態にかかる発明の比較例について説明する。なお、以下で説明する比較例は、図8に示した半導体装置および電源供給装置を含むシステム実施の形態1参照の動作を示している。図17は、図8に示した半導体装置の動作を示すタイミングチャートである。図17に示すタイミングチャートは、内部電源制御回路8がマルチメディア回路5の電源をオン状態とする場合を示している。なお、図17に示すタイミングチャートは、図16に示したタイミングチャートに対応しており、通知信号NTCSIGが生成されない点、および入力電圧VDDINが通常設定されている電圧よりも高い電圧に設定されない点が、図16に示したタイミングチャートと異なっている。タイミングt141よりも前の初期状態では、PLL回路51はオン状態となっており、セレクタ52はPLL回路51の出力を選択し、分周器53は停止制御回路54に高速のクロック信号を出力している。そして、停止制御信号CTRSTPがハイレベルであるので、停止制御回路54は半導体装置101内の内部回路に分周器53から出力された内部クロック信号を供給している。このとき、クロック制御回路9のステートマシンCLK44はアイドル状態となっている。また、マルチメディア回路5の電源はオフ状態となっている。タイミングt141において、マルチメディア回路5をオン状態とする内部電源状態設定信号SETSTATEが供給されると、ステートマシンPWR32は、タイミングt142において、アイドル状態から電源供給処理へと遷移する。その後、ステートマシンPWR32は、マルチメディア回路5の電源をオン状態とするために、マルチメディア回路5と接続されているトランジスタTr3のゲートにハイレベルの制御信号CTRMMを出力する。ハイレベルの制御信号CTRMMが供給されると、マルチメディア回路5の低電位側の電源電位VSSMMは、タイミングt143から徐々に低下し始め、所定の時間が経過したタイミングt144において低電位側の電源電圧VSSMMは動作可能な電位VSSとなる。このとき、ステートマシンPWR32は、マルチメディア回路5が誤動作しないように、マルチメディア回路5にハイレベルの電源リセット信号RESETMMをアサートしている。リセット中は、例えばマルチメディア回路5の全てのクロックゲーティングが解除され、初期化のために全てのフリップフロップに内部クロック信号が供給される。これにより、マルチメディア回路5の動作電流が増加する。この動作電流の増加により、マルチメディア回路5の内部電圧VDDMMが低下する。このため、マルチメディア回路5の内部電圧VDDMMがマルチメディア回路5の最低動作電圧Vmin以下となり、初期化処理が正常に実施されない。そして、マルチメディア回路5の初期化処理が終了したタイミングt145においてつまり、初期化期間経過後、ステートマシンPWR32は、マルチメディア回路5にアサートされていた電源リセット信号RESETMMを解除するつまり、ロウレベルにする。電源リセット信号RESETMMがロウレベルになると、ステートマシンPWR32は再びアイドル状態となる。図8に示した半導体装置101および電源供給装置102を含むシステムでは、図17に示したように、マルチメディア回路5がオン状態となるとマルチメディア回路5の動作電流が増加する。そして、この動作電流の増加により、マルチメディア回路5の内部電圧VDDMMが低下する。このため、マルチメディア回路5の内部電圧VDDMMがマルチメディア回路5の最低動作電圧Vmin以下となり、マルチメディア回路5が正常に初期化されないという問題があった。これに対して本実施の形態にかかる半導体装置1では、通知信号生成回路11を設け、半導体装置1の内部回路において動作電流が増加することを通知する通知信号NTCSIGを生成している。このため、半導体装置1の内部回路において動作電流が増加することを事前に検知することができる。よって、半導体装置1の動作電流が急激に上昇した場合であっても、半導体装置1に供給される電力を、遅延することなく増加させることができ、半導体装置1の内部回路を正常に初期化することができる。また、本実施の形態にかかる半導体装置1の通知信号生成回路11は、内部電源制御回路8のステートマシンPWR32の処理に応じて通知信号NTCSIGを生成することができる。すなわち、ステートマシンPWR32のDSP3に対する電源供給処理、CPU4に対する電源供給処理、または、マルチメディア回路5に対する電源供給処理と同期して、活性状態の通知信号NTCSIGを生成することができる。このように、ステートマシンPWR32の処理に応じて活性状態の通知信号NTCSIGを生成することで、通知信号NTCSIGを正確かつ容易に生成することができる。なお、その他の効果については実施の形態1と同様である。また、図16ではマルチメディア回路5がオフ状態からオン状態となる場合を例として説明したが、DSP3やCPU4がオフ状態からオン状態となる場合についても同様である。以上で説明した本実施の形態にかかる発明により、安定した動作を実現可能な半導体装置および当該半導体装置を含むシステムを提供することができる。<実施の形態4>次に、本発明の実施の形態4について説明する。図18は、実施の形態4にかかる半導体装置81および電源供給装置2を含むシステムを示すブロック図である。本実施の形態にかかる半導体装置81は、所定の機能を有する回路としてマルチコアプロセッサ91およびメモリアクセス検出部92を備える点が、実施の形態1にかかる半導体装置1と異なる。これ以外は、実施の形態1にかかる半導体装置および電源供給装置2を含むシステムと同様であるので、同一の構成要素には同一の符号を付し、重複した説明は省略する。図18に示すように、半導体装置81のCPU電源領域90には、CPUおよびキャッシュメモリを含むプロセッサ91例えば、マルチコアプロセッサと、CPUがキャッシュメモリにアクセスする回数を検出し、当該アクセス回数に基づきプロセッサにおける予想消費電流量を算出するメモリアクセス検出部92と、が設けられている。例えば、マルチコアプロセッサ91は、複数のコア、コア毎に設けられた1次キャッシュ、および複数のコアに共有される2次キャッシュを備え、様々な演算処理を実施する。CPU電源領域90つまり、マルチコアプロセッサ91およびメモリアクセス検出部92には、電源供給装置2から端子17を介して高電位側の電源電圧VDDが供給される。また、CPU電源領域90は、スイッチであるトランジスタTr2を介して低電位側の電源例えば、グランドに接続されている。すなわち、トランジスタTr2がオン状態導通状態となった場合、マルチコアプロセッサ91およびメモリアクセス検出部92に電源が供給される。CPU電源領域90に供給される電源のオンオフ、つまりトランジスタTr2のオンオフは、内部電源制御回路8から出力される制御信号CTRCPUによって制御される。また、マルチコアプロセッサ91にはクロック生成回路10から出力されたクロック信号CLKCPUが供給される。マルチコアプロセッサ91は、内部バスA12を介して、他の回路とのデータ送受信が可能である。メモリアクセス検出部92は、マルチコアプロセッサ91内の各コアが1次キャッシュおよび2次キャッシュへアクセスする際に出力されるアクセス信号cenの活性化回数アクセス回数、つまり活性化率を検出する。例えば、各コアの1次キャッシュおよび2次キャッシュへのアクセスは、マルチコアプロセッサ91内に設けられたメモリコントローラで制御されており、アクセス信号cenはこのメモリコントローラから出力される。そして、メモリアクセス検出部92は、アクセス信号cenの活性化回数アクセス回数に基づきマルチコアプロセッサ91における予想消費電流量を算出する。このとき、メモリアクセス検出部92は、アクセス信号cenの活性化率から予想消費電流量を算出してもよい。この予想消費電流量が所定の基準値を超えた場合、メモリアクセス検出部92は、マルチコアプロセッサ91に供給されるクロック信号CLKCPUの周波数の低減を要求するための要求信号psreq1をクロック制御回路9に出力する。また、この予想消費電流量の変化量が所定の基準値を超えた場合も、メモリアクセス検出部92は、マルチコアプロセッサ91に供給されるクロック信号CLKCPUの周波数の低減を要求するための要求信号psreq2をクロック制御回路9に出力する。内部電源制御回路8は、CPU電源領域90の電源のオンオフを制御するための制御信号CTRCPUをトランジスタTr2のゲートに出力する。また、マルチコアプロセッサ91へのクロック供給を要求するクロック要求信号CLKREQCPUをクロック制御回路9に出力する。クロック制御回路9は、定期的に、メモリアクセス検出部92に活性化回数や活性化率を検出させるための実行信号checkをメモリアクセス検出部92に出力する。また、クロック制御回路9は、メモリアクセス検出部92から出力された要求信号psreq1やpsreq2に応じた分周制御信号CTRDIVをクロック生成回路10に出力する。さらに、クロック制御回路9は、内部電源制御回路8から出力されたクロック要求信号CLKREQCPUに応じた停止制御信号CTRSTPをクロック生成回路10に出力する。つまり、内部電源制御回路8からクロック要求信号CLKREQCPUが出力された場合、クロック制御回路9は、クロック信号CLKCPUの停止を解除する停止制御信号CTRSTPを出力する。これにより、クロック生成回路10はクロック信号CLKCPUの出力を開始する。クロック生成回路10は、クロック制御回路9から出力された分周制御信号CTRDIVに基づいて、マルチコアプロセッサ91へ供給されるクロック信号CLKCPUの周波数を変更することができる。さらに、クロック生成回路10は、クロック制御回路10から出力された停止制御信号CTRSTPに基づいて、各クロック信号の出力を停止もしくは開始する。なお、クロック制御回路9およびクロック生成回路10の構成および動作は、基本的に実施の形態1乃至3の場合と同様である。CPU周辺回路15は、マルチコアプロセッサ91により利用される回路である。CPU周辺回路15としては、例えば、タイマユニット、ウォッチドッグタイマユニット、DMADirectMemoryAccessユニット、低電圧検出ユニット、パワーオンリセットPORユニット等が挙げられる。CPU周辺回路15は、内部バスC14と接続されている。このように、本実施の形態にかかる半導体装置81は、各コアから各メモリ領域へのアクセス回数を検出し、マルチコアプロセッサ91の消費電流量を予想することができるメモリアクセス検出部92を備えている。そのため、この予想消費電流量もしくはその変化量が所定の基準値を超えた場合、自動的にマルチコアプロセッサ91へ供給されるクロック信号CLKCPUの周波数を低減することができる。従って、許容電流量を超えることによる誤動作を防止することができる。ここで、本実施の形態では、プロセッサが、マルチコアプロセッサであるが、当然のことながら、本実施の形態にかかる発明はシングルコアプロセッサに適用することも可能である。マルチコアプロセッサでは、複数のコアの稼働率が同時に高くなるケースはまれである。そのため、このようなケースに合わせて許容電流量を大きくするのは、大型化やコストアップにつながり、好ましくない。本実施の形態では、許容電流量を大きくすることなく、複数のコアの稼働率が同時に高くなる場合にのみ、プロセッサへ供給するクロック信号の周波数を一時的に低減することができる。すなわち、本実施の形態にかかる発明は、マルチコアプロセッサ用途に好適であるといえる。以上、本発明を上記実施形態に即して説明したが、上記実施形態の構成にのみ限定されるものではなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得る各種変形、修正、組み合わせを含むことは勿論である。