基板と、前記基板上に設けられた薄膜トランジスタおよび容量素子とを備えた半導体装置であって、前記薄膜トランジスタは、チャネル領域と、前記チャネル領域の両側にそれぞれ位置する第1コンタクト領域および第2コンタクト領域とを有する島状の酸化物半導体層と、前記酸化物半導体層の少なくともチャネル領域と重なるように配置されたゲート配線と、前記ゲート配線と前記酸化物半導体層との間に形成されたゲート絶縁層と、前記第1コンタクト領域と電気的に接続されたソース配線と、前記第2コンタクト領域と電気的に接続されたドレイン配線とを含み、前記容量素子は、前記ゲート配線と同一の導電膜から形成された第1電極と、前記ソース配線と同一の導電膜から形成された第2電極と、前記第1および第2電極との間に位置する誘電体層とを含み、前記ゲート絶縁層は、前記酸化物半導体層と接し、酸化物を含む第1絶縁膜と、前記第1絶縁膜よりも前記ゲート電極側に配置され、前記第1絶縁膜よりも高い誘電率を有する第2絶縁膜とを含む積層構造を有し、前記誘電体層は、前記第2絶縁膜を含み、かつ、前記第1絶縁膜を含まない半導体装置。前記第1絶縁膜は前記酸化物半導体層の下方に位置し、前記基板の上方から見て、前記酸化物半導体層と略同じ島状のパターンを有している請求項1に記載の半導体装置。前記ゲート配線は、前記酸化物半導体層の前記基板側に配置されており、前記酸化物半導体層の少なくとも前記チャネル領域を覆うエッチストップをさらに備える請求項1または2に記載の半導体装置。前記エッチストップおよび前記第1絶縁膜には、前記第2絶縁膜に達する開口部が形成されており、前記第2電極は、前記開口部内で前記第2絶縁膜と接する請求項3に記載の半導体装置。前記薄膜トランジスタおよび前記容量素子の上に設けられた第1層間絶縁層と、前記第1層間絶縁層上に設けられた第2層間絶縁層とをさらに備え、前記第1層間絶縁層は、酸化物を含む下層膜と、前記下層膜の上に配置された上層膜とを含む積層構造を有している請求項1から4のいずれかに記載の半導体装置。前記第2層間絶縁層上に設けられた導電層をさらに備え、前記導電層は、前記容量素子の前記第1または前記第2電極と電気的に接続されている請求項5に記載の半導体装置。前記第2絶縁膜の厚さは、前記第1絶縁膜の厚さの1倍より大きく、かつ、5倍以下である請求項1から6のいずれかに記載の半導体装置。前記第1絶縁膜は酸化シリコン膜であり、前記第2絶縁膜は窒化シリコン膜である請求項1から7のいずれかに記載の半導体装置。請求項1から8のいずれかに記載の半導体装置の製造方法であって、A基板上にゲート配線および容量素子の第1電極を形成する工程と、B前記ゲート配線および前記第1電極が形成された基板の上に、第2絶縁膜、第1絶縁膜および酸化物半導体膜をこの順で堆積する工程と、C前記酸化物半導体膜をパターニングして、島状の酸化物半導体層を得る工程と、D前記第1絶縁膜のうち前記第1電極上に位置する部分を除去して、前記第2絶縁膜の表面を露出する工程とE前記酸化物半導体層上および前記第2絶縁膜の露出した表面上に金属膜を形成し、これをパターニングして、ソースおよびドレイン配線と容量素子の第2電極とを得る工程とを包含する半導体装置の製造方法。前記工程Dにおいて、前記酸化物半導体層をマスクとして、前記第1絶縁膜をエッチングする請求項9に記載の半導体装置の製造方法。前記工程Cの後に、前記酸化物半導体層および前記第1絶縁膜上にエッチストップを形成する工程F1と、前記エッチストップのパターニングを行う工程F2とをさらに包含し、前記工程Dは、前記工程F2と同時に行われ、前記工程DおよびF2において、前記エッチストップのうち前記酸化物半導体層の第1および第2コンタクト領域となる領域上に位置する部分を除去するとともに、前記エッチストップおよび前記第1絶縁膜のうち前記第1電極の上に位置する部分を除去して、前記第2絶縁膜を露出する請求項9に記載の半導体装置の製造方法。前記第1絶縁膜はシリコン酸化膜であり、前記第2絶縁膜は窒化シリコン膜である請求項9から11のいずれかに記載の半導体装置の製造方法。本発明者が検討したところ、従来のシリコンTFTと同様の構造を有する酸化物半導体TFTを製造すると、次のような問題がある。シリコンTFTでは、通常、ゲート絶縁膜として、誘電率の高い窒化シリコンSiNx膜が用いられる。SiNx膜は、例えばプラズマ化学的気相成長PECVD法によって形成される。酸化物半導体TFTにおいて、シリコンTFTと同様に、PECVD法によって、SiNx膜からなるゲート絶縁膜を酸化物半導体層上に形成するとボトムゲート構造、酸化物半導体層が水素プラズマに晒されるために、酸化物半導体の還元反応が生じやすくなる。この結果、酸化物半導体層に、酸素欠損によってキャリア電子が生じて、酸化物半導体層の抵抗が低くなるおそれがある。また、SiNx膜は、その成膜プロセスに起因して水素を含みやすい。このため、酸化物半導体TFTがボトムゲート構造を有する場合のみでなく、トップゲート構造を有する場合でも、SiNx膜と接するように酸化物半導体層が配置されていると、酸化物半導体層に酸素欠損による劣化低抵抗化が生じるおそれがある。上記の問題を避けるために、ゲート絶縁膜として酸化シリコンSiO2膜を用いることが考えられる。SiO2膜は、例えばCVD法によって形成され、形成時に酸化物半導体層が水素プラズマに晒されることはない。また、SiO2膜中には、SiNx膜ほど多くの水素を含んでいないため、上述したような問題が生じない。その上、SiO2膜に含まれる酸素によって、酸化物半導体層の酸素欠損の一部を回復させることも可能である。しかし、SiO2膜の誘電率ε約4はSiNx膜の誘電率約7~8よりも低いので、SiO2膜を用いる場合には、ゲート容量=εS/dを確保するために、ゲート絶縁膜の厚さdを従来よりも小さくするか、素子サイズゲート電極面積Sを大きくする必要がある。ゲート絶縁膜の厚さdを小さくすると、トンネル電流によるゲートリーク電流の増加や絶縁破壊を引き起こす要因となる。また、ゲート絶縁膜の厚さのばらつき膜厚の差が従来と同程度であっても、その影響は相対的に大きくなるので、基板内で素子性能の均一性を確保することが難しくなる。一方、ゲート電極面積Sを大きくすると、素子の集積度の低下や液晶表示装置の開口率の低下を引き起こすおそれがある。これに対し、特許文献1および2では、ゲート絶縁膜として、SiO2膜およびSiN膜からなる積層膜を用いている。これにより、酸化物半導体層とSiNx膜とが接触することを防止できるので、酸化物半導体層の劣化を抑制できる。また、SiO2膜のみをゲート絶縁膜として用いる場合よりも、ゲート容量の低下を抑制できる。しかしながら、例えば液晶表示装置のアクティブマトリクス基板を形成する場合、上記積層膜をゲート絶縁膜として用いると、次のような問題が生じる。一般に、液晶表示装置のアクティブマトリクス基板では、画素毎に液晶容量と並列に補助容量CS容量が設けられる。CS容量の誘電体層としては、通常、ゲート絶縁膜と同一の膜から形成された絶縁層が用いられる。製造工程数を増大させることなく、同一基板上にTFTとCS容量とを形成するためである。このようなアクティブマトリクス基板において、特許文献1、2に開示されたような2層構造のゲート絶縁膜を用いると、CS容量の誘電体層も同様の2層構造となり、十分な容量値を確保できないおそれがある。本発明は、上記課題を解決するためになされたものであり、その主な目的は、酸化物半導体薄膜トランジスタを備えた半導体装置において、CS容量などの容量素子の容量値を低下させることなく、酸化物半導体層の酸素欠損による劣化を抑制することにある。本発明の半導体装置は、基板と、前記基板上に設けられた薄膜トランジスタおよび容量素子とを備えた半導体装置であって、前記薄膜トランジスタは、チャネル領域と、前記チャネル領域の両側にそれぞれ位置する第1コンタクト領域および第2コンタクト領域とを有する島状の酸化物半導体層と、前記酸化物半導体層の少なくともチャネル領域と重なるように配置されたゲート配線と、前記ゲート配線と前記酸化物半導体層との間に形成されたゲート絶縁層と、前記第1コンタクト領域と電気的に接続されたソース配線と、前記第2コンタクト領域と電気的に接続されたドレイン配線とを含み、前記容量素子は、前記ゲート配線と同一の導電膜から形成された第1電極と、前記ソース配線と同一の導電膜から形成された第2電極と、前記第1および第2電極との間に位置する誘電体層とを含み、前記ゲート絶縁層は、前記酸化物半導体層と接し、酸化物を含む第1絶縁膜と、前記第1絶縁膜よりも前記ゲート電極側に配置され、前記第1絶縁膜よりも高い誘電率を有する第2絶縁膜とを含む積層構造を有し、前記誘電体層は、前記第2絶縁膜を含み、かつ、前記第1絶縁膜を含まない。ある好ましい実施形態において、前記第1絶縁膜は前記酸化物半導体層の下方に位置し、前記基板の上方から見て、前記酸化物半導体層と略同じ島状のパターンを有している。ある好ましい実施形態において、前記ゲート配線は、前記酸化物半導体層の前記基板側に配置されており、前記酸化物半導体層の少なくとも前記チャネル領域を覆うエッチストップをさらに備える。ある好ましい実施形態において、前記エッチストップおよび前記第1絶縁膜には、前記第2絶縁膜に達する開口部が形成されており、前記第2電極は、前記開口部内で前記第2絶縁膜と接する。ある好ましい実施形態において、前記薄膜トランジスタおよび前記容量素子の上に設けられた第1層間絶縁層と、前記第1層間絶縁層上に設けられた第2層間絶縁層とをさらに備え、前記第1層間絶縁層は、酸化物を含む下層膜と、前記下層膜の上に配置された上層膜とを含む積層構造を有している。前記第2層間絶縁層上に設けられた導電層をさらに備え、前記導電層は、前記容量素子の前記第1または前記第2電極と電気的に接続されていてもよい。ある好ましい実施形態において、前記第2絶縁膜の厚さは、前記第1絶縁膜の厚さの1倍より大きく、かつ、5倍以下である。前記第1絶縁膜は酸化シリコン膜であり、前記第2絶縁膜は窒化シリコン膜であってもよい。本発明の半導体装置の製造方法は、上記の半導体装置の製造方法であって、A基板上にゲート配線および容量素子の第1電極を形成する工程と、B前記ゲート配線および前記第1電極が形成された基板の上に、第2絶縁膜、第1絶縁膜および酸化物半導体膜をこの順で堆積する工程と、C前記酸化物半導体膜をパターニングして、島状の酸化物半導体層を得る工程と、D前記第1絶縁膜のうち前記第1電極上に位置する部分を除去して、前記第2絶縁膜の表面を露出する工程と、E前記酸化物半導体層上および前記第2絶縁膜の露出した表面上に金属膜を形成し、これをパターニングして、ソースおよびドレイン配線と容量素子の第2電極とを得る工程とを包含する。ある好ましい実施形態において、前記工程Dにおいて、前記酸化物半導体層をマスクとして、前記第1絶縁膜をエッチングする。ある好ましい実施形態において、前記工程Cの後に、前記酸化物半導体層および前記第1絶縁膜上にエッチストップを形成する工程F1と、前記エッチストップのパターニングを行う工程F2とをさらに包含し、前記工程Dは、前記工程F2と同時に行われ、前記工程DおよびF2において、前記エッチストップのうち前記酸化物半導体層の第1および第2コンタクト領域となる領域上に位置する部分を除去するとともに、前記エッチストップおよび前記第1絶縁膜のうち前記第1電極の上に位置する部分を除去して、前記第2絶縁膜を露出する。前記第1絶縁膜はシリコン酸化膜であり、前記第2絶縁膜は窒化シリコン膜であってもよい。本発明によると、酸化物半導体TFTを備える半導体装置において、容量素子の容量値の低下を抑えつつ、酸化物半導体層に酸素欠損が生じることによる酸化物半導体層の劣化低抵抗化を抑制できる。また、上記半導体装置を、製造工程を複雑にすることなく製造できる。第1の実施形態以下、図面を参照しながら、本発明による半導体装置の第1の実施形態を説明する。本実施形態の半導体装置は、酸化物半導体からなる活性層を有する薄膜トランジスタ酸化物半導体TFTと、酸化物半導体TFTと同一基板上に形成された容量素子ここではCS容量とを備える。なお、本実施形態の半導体装置は、酸化物半導体TFTおよび容量素子を少なくとも1つずつ備えていればよく、アクティブマトリクス基板、各種表示装置、電子機器などを広く含む。ここでは、酸化物半導体TFTをスイッチング素子として備えるTFT基板を例に説明する。本実施形態のTFT基板は、液晶表示装置に好適に用いられ得る。図1は、本実施形態の半導体装置1000の平面図である。本実施形態の半導体装置TFT基板1000は、複数の画素部101を含む表示領域100と、表示領域以外の領域に形成された端子配置領域200とを有している。各画素部101には、画素の列方向に沿って延びるソース配線13asと、画素の行方向に沿って延びるゲート配線3aおよびCS容量配線3bと、酸化物半導体TFT103と、CS容量105とが設けられている。ゲート配線3aおよびCS容量配線3bは、同一の導電膜から形成されている。酸化物半導体TFT103は、ソース配線13asとゲート配線3aとが交差する点の近傍に配置されている。また、CS容量105は、CS容量配線3b上に形成されている。端子配置領域200には、ゲート配線3aまたはソース配線13asを外部配線と接続するための複数の端子部201が設けられている。ソース配線13asは、表示領域100の端部まで延びソース接続配線13cと呼ぶ。、ソースゲート接続部107において、ゲート配線3aと同一膜から形成された配線ゲート接続配線と呼ぶ。3cと電気的に接続される。本実施形態では、ソース接続配線13cとゲート接続配線3cとは、画素電極19と同一の膜から形成された導電層19cを介して接続される。ゲート接続配線3cはさらに端子配置領域200まで延びて、端子部ソース端子201において外部配線と接続される。一方、図示しないが、ゲート配線3aは、端子配置領域200まで延びて、端子部ゲート端子において外部配線と接続される。酸化物半導体TFT103の酸化物半導体層7は、ソース配線13asおよびドレイン配線13adとそれぞれ接続されている。また、ドレイン配線13adは、CS容量配線3b上まで延設されて、CS容量105の上部電極13bとして機能する。上部電極13bは、CS容量105上で、画素電極19と接続されている。次いで、酸化物半導体TFT103、CS容量105およびソースゲート接続部107の断面構造を説明する。図2aは、半導体装置1000の酸化物半導体TFT103およびCS容量105の断面図であり、図1におけるI-I’線に沿った断面を示している。図2bは、ソースゲート接続部107の断面図であり、図1におけるII-II’線に沿った断面を示している。CS容量105およびソースゲート接続部107は、何れも、同一の基板1の上に形成されている。図2aに示すように、酸化物半導体TFT103は、基板1の上に設けられたゲート配線3aと、ゲート配線3aを覆うゲート絶縁層5と、ゲート絶縁層5上に形成された島状の酸化物半導体層7とを備えている。酸化物半導体層7は、例えばIn-Ga-Zn-O系半導体IGZO層である。ゲート絶縁層5は、酸化物半導体層7と接する酸化シリコン膜SiO2膜5Aと、SiO2膜5Aのゲート配線3a側に配置された窒化シリコン膜SiNx膜5Bとを含む積層構造を有している。本実施形態では、SiO2膜5Aは酸化物半導体層7と同時にエッチングして形成されており、酸化物半導体層7と略同じパターンを有している。酸化物半導体層7の上面は、ソース配線13asおよびドレイン配線13adと電気的に接続されている。本明細書では、酸化物半導体層7のうちソース配線13asと接する領域7sを第1コンタクト領域、ドレイン配線13adと接する領域7dを第2コンタクト領域という。また、酸化物半導体層7のうちゲート配線3aとオーバーラップし、かつ、第1コンタクト領域7sと第2コンタクト領域7dとの間に位置する領域7cがチャネル領域となる。酸化物半導体TFT103は、ソース配線13asおよびドレイン配線13adの上に形成された層間絶縁層20で覆われている。層間絶縁層20の構造および材料は特に限定しない。本実施形態における層間絶縁層20は、第1層間絶縁層パッシベーション膜20Aと、第1層間絶縁層20Aの上に形成された第2層間絶縁層20Bとを含んでいる。第1層間絶縁層20Aは、例えばSiO2膜からなる下層膜20A1と、SiNx膜からなる上層膜20A2との積層構造を有している。なお、第1層間絶縁層20Aは例えばSiNx膜またはSiO2膜の単層であってもよい。第2層間絶縁層20Bは、例えば樹脂層であってもよい。第2層間絶縁層20Bの上面は略平坦であることが好ましい。CS容量105は、基板1の上に設けられたCS容量配線3bと、SiNx膜5Bを介してCS容量配線3bと重なるように配置された上部電極13bと、これらの電極3b、13bの間に位置する誘電体層とを備えている。誘電体層は、ゲート絶縁層5のうちSiNx膜5Bから構成され、SiO2膜5Aは含まない。CS容量配線3bはゲート配線3aと同一の導電膜から形成され、上部電極13bはソースおよびドレイン配線13as、13adと同一の導電膜から形成されている。ここでは、ドレイン配線13adがCS容量配線3b上まで延設されて、上部電極13bとして機能する。上部電極13bの上面は、層間絶縁層20に形成されたコンタクトホール25内で、画素電極19と接している。また、図2bに示すように、ソースゲート接続部107では、ゲート接続配線3cと、ゲート接続配線3cの上にSiNx膜5Bを介して配置されたソース接続配線13cとが、画素電極19と同一の導電膜から形成された導電層19cによって電気的に接続されている。具体的には、ゲート接続配線3cは、ゲート絶縁層5のSiNx膜5Bと層間絶縁層20とに設けられたコンタクトホール26内で導電層19cと接している。また、ソース接続配線13cは、層間絶縁層20に形成されたコンタクトホール27内で導電層19cと接している。本実施形態では、コンタクトホール26および27は、エッチングにより同時に形成され、コンタクトホール同士が接続して1つの開口部を形成している。なお、これらのコンタクトホール26、27は別個の開口部を形成していてもよいが、図示するようにコンタクトホール26、27を接続して1つの開口部を形成すると、ソースゲート接続部107の面積を低減できるので好ましい。本実施形態の半導体装置1000によると、以下のような利点が得られる。本実施形態では、SiO2膜5Aと、SiO2膜5Aよりも誘電率の高いSiNx膜5Bとを含む積層構造を有するゲート絶縁層5を用いる。ゲート絶縁層5を構成する絶縁膜のうちSiO2膜5Aのみが酸化物半導体層7と接し、SiNx膜5Bは酸化物半導体層7と接触しない。従って、SiNx膜5Bの形成時に酸化物半導体層7にダメージを与えることを防止できる。また、SiNx膜5Bと酸化物半導体層7とが接することによって酸化物半導体層7に酸素欠損が生じることを抑制できる。さらに、SiO2膜5Aは、酸化物半導体層7にダメージを与えることなく形成でき、その上、SiO2膜5Aに含まれる酸素によって、酸化物半導体層7の酸素欠損を回復させることができるので、酸素欠損をより効果的に低減できる。また、本実施形態におけるゲート絶縁層5は、SiO2膜5Aよりも誘電率の高いSiNx膜5Bを含んでいる。このため、ゲート絶縁層5全体として十分な誘電率を有することが可能になり、十分なゲート容量を確保できる。従って、ゲート容量を確保する目的でゲート絶縁層5を薄くしたり、素子サイズを増大させる必要がなくなり、ゲートリーク電流の増加や絶縁破壊、集積度の低下などを抑制できる。さらに、従来の半導体装置では、通常、ゲート絶縁層をCS容量の誘電体層として用いるが、本実施形態では、ゲート絶縁層5のうち誘電率の高いSiNx膜5Bのみを、CS容量105の誘電体層として用いる。このため、ゲート絶縁層5の全体を誘電体層として用いる場合よりも、SiO2膜5Aの厚さの分だけ誘電体層を薄くできるので、CS容量の容量値を増加させることができる。なお、本明細書では、ゲート絶縁層5のうち酸化物半導体層7と接する層本実施形態ではSiO2膜5Aを第1絶縁膜と呼ぶこともある。第1絶縁膜は、好ましくはSiO2膜であるが、他の酸化物膜例えばAl2O3、HfO2、ZrO2、La2O3、CeO2であっても、上記と同様の効果が得られる。また、ゲート絶縁層5のうち第1絶縁膜よりもゲート側に位置する層本実施形態ではSiNx膜5Bを第2絶縁膜と呼ぶこともある。第2絶縁膜は、好ましくは第1絶縁膜よりも高い誘電率を有する絶縁膜であり、SiNx膜の他、HfSiOx、HfAlOxであっても、上記と同様の効果が得られる。このように、本実施形態によると、酸化物半導体TFT103において、ゲート絶縁層5全体としての誘電率の低下を抑えつつ、酸化物半導体層7に酸素欠損が生じることを抑制できるとともに、CS容量105において十分な容量値を確保できる。さらに、SiO2膜はSiNx膜よりもエッチングレートが低いので、SiO2膜のみからなるゲート絶縁層を形成すると、生産効率が大幅に低下するという問題がある。これに対し、本実施形態によると、ゲート絶縁層5のうち酸化物半導体層7側に位置する層のみにSiO2膜を用いるので、SiO2膜のエッチングレートに起因する生産効率の低下を最小限に抑えることが可能となる。SiO2膜5AはSiNx膜5Bよりも薄いことが好ましい。これにより、酸化物半導体層7の劣化を抑制しつつ、十分なゲート容量をより確実に確保できる。また、生産効率の低下をより効果的に抑制できる。SiO2膜5Aの厚さは例えば10nm以上であることが好ましく、より好ましくは20nm以上、例えば50nmである。これにより、SiNx膜5Bの形成工程における水素プラズマや形成後のSiNx膜5Bに含まれる水素によって酸化物半導体層7が還元されることを、より効果的に抑制できる。一方、SiO2膜5Aが厚すぎると、ゲート絶縁層5のゲート容量が低下し、チャネル層を形成できないおそれがある。さらに、SiO2膜5Aのエッチングレートが低いことから、生産効率を大幅に低下させるおそれもある。このため、SiO2膜5Aの厚さは400nm以下であることが好ましい。SiNx膜5Bの厚さは、より確実に絶縁破壊を防止するためには、例えば100nm以上であることが好ましく、例えば325nmである。また、ゲート絶縁層5の電気的容量の低下を抑えるためには、1000nm以下であることが好ましい。SiNx膜5Bの厚さは、SiO2膜5Aの厚さより大きく、かつ、SiO2膜5Aの厚さの5倍以下であることが好ましい。例えばSiNx膜5Bの厚さとSiO2膜5Aの厚さとの比は2:1である。これにより、ゲート容量を確保しつつ、酸素欠損に起因する酸化物半導体層7の劣化を抑制できる。従って、ゲート絶縁層5の信頼性をより高めることが可能になる。本実施形態における第1層間絶縁層20Aは、酸化物半導体層7の上面と接する下層膜20A1としてSiO2膜、上層膜20A2としてSiNx膜を含んでいる。これにより、酸化物半導体層7の上面がSiNx膜と接触しないので、SiNx膜によって酸化物半導体層7に酸素欠損が生じることを抑制できる。また、層間絶縁層20としてSiO2膜の単層を用いる場合よりも、SiO2膜のエッチングレートが低いことによる生産効率の低下を最小限に抑えることができる。層間絶縁層20の構造は上記の構造に限定されない。ただし、酸化物半導体層7の劣化をより効果的に抑制するためには、少なくとも層間絶縁層20のうち酸化物半導体層7側に位置する部分図示する例では、酸化物半導体層7と接する部分はSiO2膜であることが好ましい。層間絶縁層20では、SiO2膜を用いることによる誘電率の低下は問題とはならないので、第1層間絶縁層20AはSiO2膜の単層であってもよい。本実施形態の半導体装置1000は、CS容量105の代わりに、例えば画素電極の容量結合用の容量などの他の容量素子を備えていてもよい。この場合でも、容量素子は、ゲート配線3aと同一の導電膜から形成された電極と、ソース配線13asと同一の導電膜から形成された電極と、それらの電極の間に設けられた誘電体層とを備える。誘電体層は、ゲート絶縁層5のうち第1絶縁膜ここではSiO2膜5Aを含まず、第2絶縁膜ここではSiNx膜5Bから構成されていればよい。これにより、酸化物半導体TFT103と共通のプロセスを利用して、十分な容量値を有する容量素子を形成できる。また、本実施形態の半導体装置1000は、少なくとも、酸化物半導体TFT103と、CS容量105のような容量素子とを同一基板1上に備えていればよい。本実施形態におけるソースゲート接続部107の構成は上述した構成に限定されない。また、本実施形態は、ソースゲート接続部107を備えていなくてもよい。次に、本実施形態の半導体装置1000の製造方法の一例を説明する。図3a~c、図4a~cおよび図5は、それぞれ、基板1上に、酸化物半導体TFT103、CS容量105およびソースゲート接続部107を形成する方法を説明するための工程断面図である。まず、図3aに示すように、ガラス基板などの基板1において、酸化物半導体TFTを形成しようとする領域以下、TFT形成領域51、CS容量を形成しようとする領域以下、CS容量形成領域52およびソースゲート接続部を形成しようとする領域以下、接続部形成領域53に、それぞれ、ゲート配線3a、CS容量配線3bおよびゲート接続配線3cを形成する。ゲート配線3a、CS容量配線3bおよびゲート接続配線3cは、スパッタ法などにより基板1上に導電膜を形成した後、フォトリソグラフィにより導電膜をパターニングすることによって形成できる。導電膜として、例えばTi/Al/TiN膜厚さ:例えば100nm以上500nm以下を用いることができる。続いて、図3bに示すように、ゲート配線3a、CS容量配線3bおよびゲート接続配線3cを覆うように、第1絶縁膜として、SiNx膜5Bを形成する。次いで、TFT形成領域51において、SiNx膜5B上に、第2絶縁膜としてSiO2膜5Aを形成した後、SiO2膜5A上に島状の酸化物半導体層7を形成する。SiNx膜5Bは、例えばプラズマCVDによって形成される。SiNx膜5Bの厚さは例えば325nmである。SiO2膜5Aは、例えばCVD法によって形成され、その厚さは例えば50nmである。酸化物半導体層7は以下のようにして形成できる。まず、スパッタ法を用いて、例えば厚さが10nm以上300nm以下のIn-Ga-Zn-O系半導体IGZO膜をSiO2膜5Aの上に形成する。この後、フォトリソグラフィにより、IGZO膜の所定の領域を覆うレジストマスク図示せずを形成する。次いで、IGZO膜のうちレジストマスクで覆われていない部分をウェットエッチングにより除去する。この後、レジストマスクを剥離する。このようにして、島状の酸化物半導体層7を得る。なお、IGZO膜の代わりに、他の酸化物半導体膜を用いて酸化物半導体層7を形成してもよい。例えばZn-O系半導体ZnO膜、In-Zn-O系半導体IZO膜、Zn-Ti-O系半導体ZTO膜、Cd-Ge-O系半導体膜、Cd-Pb-O系半導体膜などを用いてもよい。酸化物半導体膜として、アモルファス酸化物半導体膜を用いることが好ましい。低温で製造でき、かつ、高い移動度を実現できるからである。次いで、図3cに示すように、酸化物半導体層7をマスクとして、ウェットエッチングによりSiO2膜5Aのパターニングを行う。続いて、図4aに示すように、TFT形成領域51にソースおよびドレイン配線13as、13ad、CS容量形成領域52に上部電極13b、接続部形成領域53にソース接続配線13cを形成する。ソースおよびドレイン配線13as、13adは、酸化物半導体層7の上面と接するように配置される。また、上部電極13bは、CS容量配線3bとSiNx膜5Bを介して重なるように配置される。ソース接続配線13cは、SiNx膜5Bを介して、ゲート接続配線3cと部分的に重なるように配置される。ソースおよびドレイン配線13as、13ad、上部電極13bおよびソース接続配線13cは、例えばスパッタ法により金属膜を堆積し、この金属膜をパターニングすることによって形成できる。金属膜のパターニングは、例えば公知のフォトリソグラフィにより行ってもよい。具体的には、金属膜上にレジストマスクを形成し、これを用いて金属膜をエッチングここではドライエッチングする。図示するように、金属膜のエッチングの際に、酸化物半導体層7の一部もエッチングされる場合がある。この後、レジストマスクを剥離する。次いで、図4bに示すように、ソースおよびドレイン配線13as、13ad、上部電極13bおよびソース接続配線13cの上に、層間絶縁層20を設ける。ここでは、第1層間絶縁層20Aとして、CVD法によりSiO2膜厚さ:例えば200nmを形成する。次いで、第1層間絶縁層20Aの上に、例えばポジ型の感光性樹脂膜を用いて第2層間絶縁層20B厚さ:例えば3μmを形成する。なお、図示していないが、例えばSiO2膜厚さ:例えば50nmおよびSiNx膜厚さ:例えば150nmをこの順で堆積させることにより、積層構造を有する第1層間絶縁層20A図2を形成してもよい。この後、第2層間絶縁層20Bのパターニングを行う。具体的には、フォトマスクを介して第2層間絶縁層20Bに光を照射して、第2層間絶縁層20Bのうち露光された部分、ここでは上部電極13b上およびゲート接続配線3c上に位置する部分に開口を形成する。次いで、パターニングした第2層間絶縁層20Bをマスクとして用いて、第1層間絶縁層20AおよびSiNx膜5Bのエッチングを行う。このようにして、図4cに示すように、CS容量形成領域52では、層間絶縁層20に、上部電極13bの上面に達するコンタクトホール25が形成される。接続部形成領域53では、第1層間絶縁層20Aと、SiNx膜5Bのうちソース接続配線13cで覆われていない部分とがエッチングされる。SiNx膜5Bのうちソース接続配線13cの下に位置する部分は、ソース接続配線13cがマスクとなるので、エッチングされない。このようにして、1回のエッチング工程で、ソース接続配線13cを露出するコンタクトホール27と、ゲート接続配線3cを露出するコンタクトホール26とが形成される。続いて、図5に示すように、画素電極19および導電層19cを形成する。ここでは、層間絶縁層20の上およびコンタクトホール25、26、27内に、例えばスパッタ法により導電膜を堆積する。導電膜として、例えばITOインジウム錫酸化物膜厚さ:50~200nmなどの透明導電膜を用いてもよい。次いで、フォトリソグラフィにより導電膜をパターニングすることにより、画素電極19および導電層19cが得られる。画素電極19は、ドレイン配線13adと電気的に接続され、かつ、コンタクトホール25内で上部電極13bと接するように配置される。導電層19cは、コンタクトホール26内でゲート接続配線3cと接し、かつ、コンタクトホール27内でソース接続配線13cと接するように配置される。このようにして、TFT形成領域51に酸化物半導体TFT103、CS容量形成領域52にCS容量105、接続部形成領域53にソースゲート接続部107が形成される。第2の実施形態以下、本発明による半導体装置の第2の実施形態を説明する。本実施形態は、酸化物半導体層7上に、チャネル領域を保護するためのエッチストップ9を有している。図6aは、本実施形態の半導体装置2000における酸化物半導体TFT203およびCS容量205の断面図である。図6bは、ソースゲート接続部207の断面図である。簡単のため、図1および図2と同様の構成要素には同じ参照符号を付し、説明を省略する。なお、半導体装置2000の平面図は、図1に示す平面図と同様であるため、省略する。本実施形態における酸化物半導体TFT203では、図6aに示すように、酸化物半導体層7の上面のうちチャネル領域7cとなる部分と接するようにエッチストップ9が形成されている。ソースおよびドレイン配線13as、13adは、それぞれ、エッチストップ9に形成された開口部内で酸化物半導体層7の第1、第2コンタクト領域7s、7dと接している。なお、エッチストップ9は、酸化物半導体層7の上面のうち少なくともチャネル領域7cと接するように形成されていればよい。ただし、酸化物半導体層7の酸素欠損による劣化をより効果的に抑制するためには、図示するように、酸化物半導体層7の上面第1、第2コンタクト領域7s、7d以外および側面全体がエッチストップ9で覆われていることが好ましい。CS容量205は、図2aに示すCS容量105と同様に、CS容量配線3bと、CS容量配線3b上にSiNx膜5Bを介して配置された上部電極13bとを有している。ただし、本実施形態では、上部電極13bは、SiO2膜5Aおよびエッチストップ9に形成された開口部内でSiNx膜5Bと接している。図6bに示すように、ソースゲート接続部207では、ゲート接続配線3cとソース接続配線13cとが導電層19cによって電気的に接続されている。具体的には、ソース接続配線13cは、SiO2膜5Aおよびエッチストップ9に形成されたコンタクトホール37内に設けられており、層間絶縁層20に形成されたコンタクトホール37内で導電層19cと接している。また、ゲート接続配線3cは、SiNx膜5B、SiO2膜5A、エッチストップ9および層間絶縁層20に形成されたコンタクトホール36内で、導電層19cと接している。図6aおよびbには図示していないが、第1層間絶縁層20Aは、図2を参照しながら前述したように、SiO2膜を下層膜とし、SiNx膜を上層膜とする積層構造を有していてもよい。あるいは、SiO2膜やSiNx膜の単層であってもよい。図6に示す例のように、第1層間絶縁層20Aと酸化物半導体層7とが直接接触しないように構成されている場合には、第1層間絶縁層20AはSiO2膜などの酸化物膜を含んでいなくてもよい。本実施形態によると、前述の実施形態と同様に、酸化物半導体TFT203では、ゲート絶縁層5をSiO2膜5AとSiNx膜5Bとの2層構造とし、かつ、酸化物半導体層7とSiNx膜5Bとが接しないので、ゲート絶縁層5全体として厚さおよび誘電率を確保しつつ、酸化物半導体層7の劣化を抑制できる。一方、CS容量205では、ゲート絶縁層5のうちSiNx膜5Bのみを誘電体層として利用するので、十分な容量値を確保できる。また、酸化物半導体層7の少なくともチャネル領域7cをエッチストップ9で保護するので、特にソースおよびドレイン配線のエッチング工程において、酸化物半導体層7に対するプロセスダメージを抑えることができる。従って、酸化物半導体層7の劣化低抵抗化をより効果的に抑制できる。エッチストップ9は、絶縁膜であればよいが、SiO2膜などの酸化物膜を用いることが好ましい。酸化物膜を用いると、酸化物半導体層7に酸素欠損が生じた場合に、酸化物膜に含まれる酸素によって酸素欠損を回復することが可能となるので、酸化物半導体層7の酸素欠損をより効果的に低減できる。さらに、後述するように、エッチストップ9をエッチングする際に、SiO2膜5Aのエッチングも同時に行うことができる。従って、製造工程で使用するマスク枚数を増加させることなく、酸化物半導体TFT203のゲート絶縁層を2層構造とし、かつ、CS容量205の誘電体層を単層構造とすることが可能である。次に、本実施形態の半導体装置2000の製造方法の一例を説明する。まず、図7a~c、図8a~cおよび図9は、それぞれ、基板1上に、酸化物半導体TFT203、CS容量205およびソースゲート接続部207を形成する方法を説明するための工程断面図である。簡単のため、図3~図5と同様の構成要素には同じ参照符号を付し、説明を省略する。まず、図7aに示すように、ガラス基板などの基板1において、TFT形成領域51、CS容量形成領域52および接続部形成領域53に、それぞれ、ゲート配線3a、CS容量配線3bおよびゲート接続配線3cを形成する。ゲート配線3a、CS容量配線3bおよびゲート接続配線3cの形成方法は、図3aを参照しながら前述した方法と同様であってもよい。続いて、図7bに示すように、ゲート配線3a、CS容量配線3bおよびゲート接続配線3cを覆うように、SiNx膜5BおよびSiO2膜5Aをこの順で形成する。次いで、TFT形成領域51において、SiO2膜5A上に、島状の酸化物半導体層7を形成する。SiNx膜5B、SiO2膜5Aおよび酸化物半導体層7の形成方法は、図3bを参照しながら前述した方法と同様であってもよい。次いで、図7cに示すように、酸化物半導体層7およびSiO2膜5A上にエッチストップ9を堆積する。この後、エッチストップ9およびSiO2膜5Aのパターニングを行う。これにより、TFT形成領域51において、エッチストップ9に、酸化物半導体層7のうちコンタクト領域となる領域ソース配線やドレイン配線と接続される領域を露出するコンタクトホール41、42を形成する。また、CS容量および接続部形成領域52、53において、エッチストップ9およびSiO2膜5Aに、SiNx膜5Bを露出する開口部44、45を形成する。エッチストップ9およびSiO2膜5Aは同時にエッチングされるので、基板1の上方から見て、開口部44、45におけるエッチストップ9およびSiO2膜5Aの端面は略一致している。エッチストップ9として、ここではSiO2膜厚さ:100nmを用いる。このように、SiO2膜5Aのパターニングを、エッチストップ9のパターニング工程を利用して行うと、製造工程数マスク枚数を増加させることなく、SiO2膜5AのうちCS容量形成領域52に位置する部分をエッチングできるので好ましい。続いて、エッチストップ9上、コンタクトホール41、42内、および開口部44、45内に例えばスパッタ法により金属膜例えばAl/Ti膜を堆積する。この後、金属膜をパターニングすることによって、図8aに示すように、TFT形成領域51にソースおよびドレイン配線13as、13ad、CS容量形成領域52に上部電極13b、接続部形成領域53にソース接続配線13cを形成する。金属膜のパターニングは、例えばドライエッチングで行う。ソースおよびドレイン配線13as、13adは、それぞれ、コンタクトホール41、42内で酸化物半導体層7の上面と接するように配置される。また、上部電極13bは、開口部44内に、CS容量配線3bとSiNx膜5Bを介して重なるように配置される。ソース接続配線13cは、開口部45内に、SiNx膜5Bを介して、ゲート接続配線3cと部分的に重なるように配置される。次いで、図8bに示すように、ソースおよびドレイン配線13as、13ad、上部電極13bおよびソース接続配線13cの上に、層間絶縁層20を設ける。ここでは、層間絶縁層20として、前述の実施形態と同様の方法で、第1層間絶縁層20A例えばSiO2膜および第2層間絶縁層20B例えばポジ型の感光性樹脂膜をこの順で形成する。この後、フォトマスクを介して第2層間絶縁層20Bに光を照射する。これにより、第2層間絶縁層20Bのうち露光された部分、ここでは上部電極13b上およびゲート接続配線3c上に位置する部分に開口が形成される。次いで、パターニングした第2層間絶縁層20Bをマスクとして用いて、第1層間絶縁層20AおよびSiNx膜5Bのエッチングを行う。このようにして、図8cに示すように、CS容量形成領域52では、第1層間絶縁層20Aがエッチングされて、上部電極13bを露出するコンタクトホール35が形成される。接続部形成領域53では、第1層間絶縁層20Aと、SiNx膜5Bのうちソース接続配線13cで覆われていない部分とがエッチングされる。SiNx膜5Bのうちソース接続配線13cの下に位置する部分は、ソース接続配線13cがマスクとなるので、エッチングされない。このようにして、1回のエッチング工程で、ソース接続配線13cを露出するコンタクトホール37と、ゲート接続配線3cを露出するコンタクトホール36とが形成される。続いて、図9に示すように、画素電極19および導電層19cを形成する。ここでは、層間絶縁層20の上およびコンタクトホール35、36、37内に、例えばスパッタ法により導電膜を堆積し、これをパターニングする。導電膜として、例えばITO膜厚さ:50~200nmを用いることができる。本実施形態でも、画素電極19は、ドレイン配線13adと電気的に接続され、かつ、コンタクトホール35内で上部電極13bと接する。導電層19cは、コンタクトホール36内でゲート接続配線3cと接し、かつ、コンタクトホール37内でソース接続配線13cと接する。このようにして、TFT形成領域51に酸化物半導体TFT203、CS容量形成領域52にCS容量205、接続部形成領域53にソースゲート接続部207を形成する。上記方法によると、エッチストップ9のパターニング工程において、SiO2膜5Aのパターニングを同時に行い、SiO2膜5Aの所定領域を除去する。従って、製造工程数を増加させることなく、SiO2膜5AおよびSiNx膜5Bを含むゲート絶縁層5を形成するにもかかわらず、ゲート絶縁層5のうちSiNx膜5BのみをCS容量205の誘電体層として利用することが可能となる。なお、本実施形態でも、図3~図5を参照しながら前述した方法と同様に、酸化物半導体層7のパターニング工程でSiO2膜5Aのパターニングを同時に行ってもよい。その他のプロセスは、上記方法と同様である。この場合、図17aおよびbに示すように、エッチングストップ9を有し、かつ、SiO2膜5Aが酸化物半導体層7の下方にのみ配置された半導体装置が得られる。第3の実施形態以下、本発明による半導体装置の第3の実施形態を説明する。本実施形態では、ソースゲート接続部において、ゲート接続配線3cとソース接続配線13cとが直接接する点で、図1および図2を参照しながら前述した半導体装置1000と異なっている。図10aは、本実施形態の半導体装置3000における酸化物半導体TFT303およびCS容量305の断面図である。図10bは、ソースゲート接続部307の断面図である。簡単のため、図1および図2と同様の構成要素には同じ参照符号を付し、説明を省略する。本実施形態における酸化物半導体TFT303およびCS容量305は、図1および図2に示す半導体装置1000の酸化物半導体TFT103およびCS容量105と同様の構成を有している。一方、ソースゲート接続部307は、図10bに示すように、ゲート接続配線3cとソース接続配線13cとが、SiNx膜5Bに形成されたコンタクトホール61内で接続される。ソース接続配線13cの上面は層間絶縁層20で覆われている。本実施形態でも、前述の実施形態と同様に、酸化物半導体TFT303では、ゲート絶縁層5の電気的容量を確保しつつ、酸化物半導体層7の劣化を抑制でき、CS容量305では、誘電体層としてSiNx膜5Bのみを用いるので、十分な容量値を確保できる。また、ソースゲート接続部307では、ソース接続配線13cとゲート接続配線3cとを直接接触させるので、透明導電膜などを介して接続させる場合よりも、コンタクト抵抗をより低減できる。次に、本実施形態の半導体装置3000の製造方法の一例を説明する。まず、図11a~cおよび図12a、bは、それぞれ、基板1上に、酸化物半導体TFT303、CS容量305およびソースゲート接続部307を形成する方法を説明するための工程断面図である。簡単のため、図3~図5と同様の構成要素には同じ参照符号を付し、説明を省略する。まず、図11aに示すように、ガラス基板などの基板1おいて、TFT形成領域51、CS容量形成領域52および接続部形成領域53に、それぞれ、ゲート配線3a、CS容量配線3bおよびゲート接続配線3cを形成する。続いて、ゲート配線3a、CS容量配線3bおよびゲート接続配線3cを覆うように、SiNx膜5BおよびSiO2膜5Aをこの順で形成する。次いで、SiO2膜5A上に酸化物半導体膜を形成し、エッチングにより島状の酸化物半導体層7を得る。酸化物半導体膜のエッチングの際に、SiO2膜5Aも同時にエッチングする。これらの配線、絶縁膜および酸化物半導体層の形成方法は、図3a~cを参照しながら前述した方法と同様である。次いで、図11bに示すように、接続部形成領域53において、SiNx膜5Bに、ゲート接続配線3cを露出するコンタクトホール61を形成する。コンタクトホール61は、公知のフォトリソグラフィにより形成され得る。この後、酸化物半導体層7およびSiNx膜5B上と、コンタクトホール61内とに、例えばスパッタ法により金属膜を堆積する。この後、金属膜をパターニングすることによって、図11cに示すように、TFT形成領域51にソースおよびドレイン配線13as、13ad、CS容量形成領域52に上部電極13b、接続部形成領域53にソース接続配線13cを形成する。ソース接続配線13cは、コンタクトホール61内でゲート接続配線3cと接する。次いで、図12aに示すように、ソースおよびドレイン配線13as、13ad、上部電極13bおよびソース接続配線13cの上に、層間絶縁層20を設ける。ここでは、層間絶縁層20として、前述の実施形態と同様の方法で、第1層間絶縁層20A例えばSiO2膜および第2層間絶縁層20B例えばポジ型の感光性樹脂膜をこの順で形成する。なお、第1層間絶縁層20Aとして、SiO2膜を下層膜、SiNx膜を上層膜とする積層膜図2参照を形成してもよい。この後、図12bに示すように、層間絶縁層20にコンタクトホール65を形成し、層間絶縁層20の上およびコンタクトホール65内に画素電極19を設ける。具体的には、感光性樹脂膜である第2層間絶縁層20Bをパターニングし、これをマスクとして、第1層間絶縁層20AおよびSiNx膜5Bのエッチングを行う。これにより、CS容量形成領域52では、第1層間絶縁層20Aがエッチングされて、上部電極13bを露出するコンタクトホール65が形成される。続いて、層間絶縁層20上およびコンタクトホール65内に、例えばスパッタ法により導電膜を堆積し、これをパターニングすることにより、画素電極19を得る。本実施形態でも、画素電極19は、ドレイン配線13adと電気的に接続され、かつ、コンタクトホール65内で上部電極13bと接する。このようにして、TFT形成領域51に酸化物半導体TFT303、CS容量形成領域52にCS容量305、接続部形成領域53にソースゲート接続部307が形成される。なお、本実施形態ではエッチストップを形成していないが、図6を参照しながら前述したように、酸化物半導体層7上にエッチストップ9を設けてもよい。この場合、図7~図9を参照しながら前述した方法において、エッチストップ9およびSiO2膜5Aのパターニング図7cを行った後、接続部形成領域53において、SiNx膜5Bにゲート接続配線3cを露出するコンタクトホール61を形成すれば、その後の工程で、ゲート接続配線3cと直接接するようにソース接続配線13cを形成できる。本実施形態の半導体装置3000は、基板1上に、ソース配線13asと外部配線とを接続するソース端子部や、ゲート配線3aと外部配線とを接続するゲート端子部を備えていてもよい。第1~第3の実施形態で説明した製造方法のフローを表1に示す。表1では、フォト工程の回数がわかるように、フォト工程に番号を付している。例えば、実施形態1の方法によると、5回のフォト工程5枚のフォトマスクを使用、および6回のエッチングを行う。従って、従来の例えば5枚マスクのプロセスと比べて、マスク枚数フォト工程数を増加させることなく、酸化物半導体層の劣化を抑制するとともにCS容量の容量値を確保できる。本発明は、酸化物半導体TFTおよびCS容量を備える種々の半導体装置に適用され得る。酸化物半導体TFTの構成は、上述の第1~第3の実施形態で説明した構成に限定されない。図13~図15は、酸化物半導体TFTの他の例を示す断面図である。図13に示す酸化物半導体TFT403では、酸化物半導体層7は、ソースドレイン配線13as、13adの上に形成されている。また、図14に示す酸化物半導体TFT503のように、エッチストップとしてTi膜を用いることもできる。酸化物半導体TFT503では、酸化物半導体層7をTi膜71で覆った後、Ti膜71上にソースドレイン配線13as、13adを形成している。続いて、Ti膜71のうちチャネル領域上に位置する部分のみを酸化して絶縁体TiOx72とし、ソースとドレインとを分離している。さらに、図15に示す酸化物半導体TFT603のように、エッチストップ9を酸化物半導体層7のチャネル領域を含む領域上のみに配置してもよい。図13~図15に示す何れの例でも、ゲート絶縁層5は、上述の実施形態と同様に、SiNx膜5Bと、その上に形成されたSiO2膜5Aとを有しており、このうちSiO2膜5Aのみが酸化物半導体層7と接している。また、図示していないが、層間絶縁層20は、前述の実施形態と同様に、酸化シリコン膜を含む第1層間絶縁層と、その上に形成された第2層間絶縁層とを含んでいてもよい。第1層間絶縁層20Aが酸化物半導体層7と接する場合には、少なくとも酸化物半導体層7と接する部分は酸化シリコン膜から構成されていることが好ましい。これにより、酸化物半導体層7に酸素欠損による劣化が生じることを抑制できる。図14および図15に示す例では、酸化物半導体層7をエッチングする際にSiO2膜5Aもエッチングされており、基板1の上方から見て、酸化物半導体層7とSiO2膜5Aとは略同じパターンを有するが、本実施形態の構成はこの例に限定されない。SiO2膜5Aのエッチングは、ソースドレイン配線およびCS容量の上部電極となる金属膜を堆積する前に行われればよく、酸化物半導体層7のエッチングの際に行われなくてもよい。その場合には、基板1の上方から見た酸化物半導体層7とSiO2膜5Aとのパターンは互いに異なる。図示しないが、酸化物半導体TFT403、503、603と同一基板上には、CS容量およびソースゲート接続部が形成されている。CS容量ではゲート絶縁層5のうちSiNx膜5Bのみを誘電体層として利用する。CS容量およびソースゲート接続部の構成は、図2を参照しながら前述した構成と同様であってもよい。本発明における酸化物半導体TFTは、トップゲート構造を有していてもよい。図16は、トップゲート構造を有する酸化物半導体TFTを含む半導体装置4000の断面図である。簡単のため、図1~図15と同様の構成要素には同じ参照符号を付し、説明を省略する。半導体装置4000は、酸化物半導体TFT703およびCS容量705を有している。酸化物半導体TFT703は、基板1上に形成されたソースおよびドレイン配線13as、13adと、これらの配線13as、13adと接するように配置された酸化物半導体層7と、ゲート配線3aと、ゲート配線3aと酸化物半導体層7との間に形成されたゲート絶縁層5と、ゲート配線3aを覆う層間絶縁層20とを備えている。ゲート絶縁層5は、酸化物半導体層7と接するSiO2膜5Aと、SiO2膜5A上に形成されたSiNx膜5Bとを含む積層構造2層構造を有している。この例では、SiO2膜5Aは、酸化物半導体層7と同時にパターニングされている。層間絶縁層20は、酸化物半導体層7と接しないので、必ずしもSiO2膜を含んでいなくてもよい。例えば、SiNx膜からなる第1層間絶縁層と、その上に形成された、樹脂膜からなる第2層間絶縁層とを有していてもよい。CS容量705は、ソースドレイン配線13as、13adと同一の膜から形成されたCS容量配線13b’と、ゲート配線3aと同一の膜から形成された上部電極3b’と、その間に位置する誘電体層とを備えている。前述の実施形態と同様に、ゲート絶縁層5のうちSiNx膜5Bのみが誘電体層を構成している。このように、トップゲート構造を有する酸化物半導体TFT703では、積層構造を有するゲート絶縁層5を形成し、ゲート絶縁層5の最も酸化物半導体層7側最下層にSiO2膜5Aを配置するとともに、SiO2膜5A上にSiNx膜などの誘電率の高い膜を形成する。また、CS容量705の誘電体層としては、ゲート絶縁層5の上層にあるSiNx膜を利用する。これにより、前述の実施形態と同様に、ゲート絶縁層5の電気容量およびCS容量の容量値を十分確保しつつ、酸化物半導体層7の劣化を抑制できる。