"出力信号の帰還電圧と基準電圧との差電圧を増幅して出力する誤差増幅器と、前記帰還電圧が前記基準電圧より高く設定された過電圧閾値を超えた場合にスキップ信号を出力する過電圧比較器と、前記誤差増幅器の出力電圧に基づいてパルス幅を設定された最小値以上で変化させて前記DC-DCコンバータ動作を行うスイッチング素子を駆動するパルス駆動信号を生成するとともに、該パルス駆動信号のパルスを前記過電圧比較器のスキップ信号によってスキップするパルス幅変調信号生成回路と、前記パルス幅変調信号生成回路から出力される前記パルス駆動信号のパルス幅が前記最小値であるか否かを検出してパルス幅検出信号を出力するパルス幅検出部と、該パルス幅検出部から前記パルス駆動信号のパルス幅が前記最小値であることを示すパルス幅検出信号が出力されたときに、前記過電圧閾値を、該パルス駆動信号のパルス幅が前記最小値ではないときの前記過電圧閾値より低下させる過電圧閾値制御部とを備えたことを特徴とするDC-DCコンバータの制御装置。前記過電圧閾値制御部は、前記パルス駆動信号のパルス幅が前記最小値ではないときに選択される第1の過電圧閾値を出力する第1の過電圧閾値出力部と、該第1の過電圧閾値出力部の第1の過電圧閾値より低い第2の過電圧閾値を出力する第2の過電圧閾値出力部と、前記パルス幅検出部のパルス幅検出信号に基づいて前記第1の過電圧閾値出力部又は前記第2の過電圧閾値出力部の出力を選択する閾値選択部とを備えていることを特徴とする請求項1に記載のDC-DCコンバータの制御装置。前記パルス幅変調信号生成回路は、前記誤差増幅器の出力電圧をパルス幅変調基礎信号に変換するパルス幅変調信号形成回路と、該パルス幅変調信号形成回路の出力信号と前記過電圧比較器から出力されるスキップ信号との論理積信号を出力する論理積回路と、該論理積回路の論理積信号に基づいてパルス幅が前記最小値以上となる前記パルス駆動信号を出力する駆動信号出力部とを備えていることを特徴とする請求項1又は2に記載のDC-DCコンバータの制御装置。前記パルス幅検出部は、前記誤差増幅器の出力電圧が前記パルス幅変調信号生成回路で前記パルス駆動信号のパルス幅を前記最小値とする電圧以下であるか否かを検出してパルス幅検出信号を出力するように構成されていることを特徴とする請求項1乃至3の何れか1項に記載にDC-DCコンバータの制御装置。前記駆動信号出力部は、前記論理積回路の出力信号がクロック入力端子に入力されるとともに、データ端子に正の電源が入力されたD型フリップフロップ回路を備え、該D型フリップフロップ回路の出力端子から前記パルス駆動信号が出力され、反転出力端子から出力される反転出力が立ち下がり遅延回路に供給され、前記論理積回路の出力信号及び前記立ち下がり遅延回路の遅延出力がノアゲートに入力され、該ノアゲートの出力が前記D型フリップフロップ回路のクリア端子に入力された構成を有することを特徴とする請求項3に記載のDC-DCコンバータの制御装置。前記パルス幅検出部は、前記立ち下がり遅延回路の遅延出力がデータ入力端子に、前記論理積回路の出力信号の反転信号がクロック端子に入力されたD型フリップフロップ回路で構成され、前記D型フリップフロップ回路の反転出力端子からパルス幅検出信号を出力するように構成されていることを特徴とする請求項5に記載のDC-DCコンバータの制御装置。誤差増幅器105の誤差電圧Veaがある程度高く、パルス幅が最小値Tminに達していない場合でも、例えば負荷がマイクロプロセッサなどの大規模集積回路で当該負荷がスタンバイモードに切り替える場合などのように、負荷電流が急減することがある。この場合、誤差増幅器105の誤差電圧Veaの低下が間に合わず、出力電圧Voutが上昇して、帰還電圧Vdが過電圧閾値Vref2を越えると、過電圧比較器106から出力されるスキップ信号Vskpがハイレベルに反転し、スイッチング素子102のスイッチングが停止される。この結果、帰還電圧Vdが過電圧閾値Vref2を超えないように、出力電圧Voutの上昇が抑えられる。そして、誤差増幅器105の誤差電圧Veaは、帰還電圧Vdと基準電圧Vrefの差に応じた速さで低下し、誤差増幅器105の誤差電圧Veaが負荷電流に応じた所定値の近傍まで低下すると、誤差増幅器105による通常の出力電圧制御に復帰する。この場合、付加電圧ΔVが小さいと、帰還電圧Vdが低い値に制限されるため、誤差電圧Veaの低下が遅くなり、誤差増幅器105による制御に復帰するまでの時間が長くなってしまう。したがって、付加電圧ΔVは、出力電圧Voutの上昇を許容値に抑えられる範囲において、高く設定することが望ましいすなわち、従来技術には、付加電圧ΔVを小さく設定すると、パルス幅がTminに達し、出力電圧Voutが過電圧比較器106により制御されるような軽負荷状態において、出力電圧Voutと目標値との誤差を小さくすることが可能になるが、定常状態において出力電圧Voutが誤差増幅器105によって制御されるような重負荷時には、過渡時の過電圧保護として過電圧比較器106が動作した後、誤差増幅器105による制御への復帰が遅くなる。一方、付加電圧ΔVを大きく設定した場合には、この逆となるため、軽負荷における出力電圧精度の向上と、重負荷における過電圧保護動作後の速やかな通常制御への復帰を共に実現することができないという課題がある。また、上記特許文献1に記載された従来例にあっては、誤差増幅器の出力電圧に基づきスイッチングパルスをスキップさせているので、上記のように負荷が急変して出力電圧Voutが急上昇する場合には対応できない。そのため、過電圧保護回路を別途設けることが必須となってしまう。従い、スイッチングパルスをスキップさせる停止させるという機能が誤差増幅器と過電圧保護回路とで二重に設けられることになり、回路規模が大きくなってしまうとともに、両者の出力が異なる場合にどう調整するか、という課題が生じてしまう。そこで、本発明は、上述した従来例の未解決の課題に着目してなされたものであり、スイッチングパルスのスキップを、誤差増幅器の出力には拠らず、過電圧保護回路の出力によって行うとともに、軽負荷における出力電圧精度の向上と重負荷における過電圧保護動作後の速やかな通常制御への復帰とを共に実現することができるDC-DCコンバータの制御装置を提供することを目的としている。上述した目的を達成するために、本発明の一形態に係るDC-DCコンバータの制御装置は、出力信号の帰還電圧と基準電圧との差電圧を増幅して出力する誤差増幅器と、前記帰還電圧が前記基準電圧より高く設定された過電圧閾値を超えた場合にスキップ信号を出力する過電圧比較器と、前記誤差増幅器の出力電圧に基づいてパルス幅を設定された最小値以上で変化させて前記DC-DCコンバータ動作を行うスイッチング素子を駆動するパルス駆動信号を生成するとともに、該パルス駆動信号のパルスを前記過電圧比較器のスキップ信号によってスキップするパルス幅変調信号生成回路と、前記パルス幅変調信号生成回路から出力される前記パルス駆動信号のパルス幅が前記最小値であるか否かを検出してパルス幅検出信号を出力するパルス幅検出部と、該パルス幅検出部から前記パルス駆動信号のパルス幅が前記最小値であることを示すパルス幅検出信号が出力されたときに、前記過電圧閾値を、該パルス駆動信号のパルス幅が前記最小値ではないときの前記過電圧閾値より低下させる過電圧閾値制御部とを備えたことを特徴としている。また、本発明の他の形態によるDC-DCコンバータの制御装置は、前記過電圧閾値制御部は、前記パルス駆動信号のパルス幅が前記最小値ではないときに選択される第1の過電圧閾値を出力する第1の過電圧閾値出力部と、該第1の過電圧閾値出力部の第1の過電圧閾値より低い第2の過電圧閾値を出力する第2の過電圧閾値出力部と、前記パルス幅検出部のパルス幅検出信号に基づいて前記第1の過電圧閾値出力部又は前記第2の過電圧閾値出力部の出力を選択する閾値選択部とを備えていることを特徴としている。さらに、本発明の他の形態に係るDC-DCコンバータの制御装置は、前記パルス幅変調信号生成回路は、前記誤差増幅器の出力電圧をパルス幅変調基礎信号に変換するパルス幅変調信号形成回路と、該パルス幅変調信号形成回路の出力信号と前記過電圧比較器から出力されるスキップ信号との論理積信号を出力する論理積回路と、該論理積回路の論理積信号に基づいてパルス幅が前記最小値以上となる前記パルス駆動信号を出力する駆動信号出力部とを備えていることを特徴としている。さらにまた、本発明の他の形態に係るDC-DCコンバータの制御装置は、前記パルス幅検出部は、前記誤差増幅器の出力電圧が前記パルス幅変調信号生成回路で前記パルス駆動信号のパルス幅を前記最小値とする電圧以下であるか否かを検出してパルス幅検出信号を出力するように構成されていることを特徴としている。また、本発明の他の形態に係るDC-DCコンバータの制御装置は、前記駆動信号出力部は、前記論理積回路の出力信号がクロック入力端子に入力されるとともに、データ端子に正の電源が入力されたD型フリップフロップ回路を備え、該D型フリップフロップ回路の出力端子から前記パルス駆動信号が出力され、反転出力端子から出力される反転出力が立ち下がり遅延回路に供給され、前記論理積回路の出力信号及び前記立ち下がり遅延回路の遅延出力がノアゲートに入力され、該ノアゲートの出力が前記D型フリップフロップ回路のクリア端子に入力された構成を有することを特徴としている。さらに、本発明の他の形態に係るDC-DCコンバータの制御装置は、前記パルス幅検出部は、前記立ち下がり遅延回路の遅延出力がデータ入力端子に、前記論理積回路の出力信号の反転信号がクロック端子に入力されたD型フリップフロップ回路で構成され、前記D型フリップフロップ回路の反転出力端子からパルス幅検出信号を出力するように構成されていることを特徴としている。本発明によれば、パルス幅変調信号生成回路から出力されるパルス駆動信号のパルス幅が最小値であるときに、過電圧比較器で誤差増幅器の出力信号と比較する過電圧閾値を、パルス駆動信号のパルス幅が最小値以外であるときの過電圧閾値より低下させるようにしたので、軽負荷時には、小さな誤差で出力電圧制御を行って出力電圧を安定させて制御精度を向上させ、重負荷時には過電圧保護として動作し、過電圧保護動作後速やかに誤差増幅器による通常制御へと復帰することができるDC-DCコンバータの制御装置を提供することができる。以下、本発明の実施形態を図面に基づいて説明する。図1は、本発明に係るDC-DCコンバータの制御装置の第1実施形態を示すブロック図である。図中、1はチョッパ方式のDC-DCコンバータ部であって、このDC-DCコンバータ部1は、チョークコイルLを有する。このチョークコイルLは、その一端が例えばMOS電界効果トランジスタ等で構成されるスイッチング素子2を介して正の電源3に接続され、他端が出力端子4に接続されている。そして、スイッチング素子2及びチョークコイルLとの接続点と接地との間に帰還用ダイオードDがそのアノードを接地側として接続されている。また、チョークコイルLと出力端子4との接続点と接地との間に平滑用コンデンサCが接続されている。このDC-DCコンバータ部1では、スイッチング素子2が後述する制御装置10からのパルス駆動信号Vdrvによってオンオフ制御される。スイッチング素子2がオン状態であるときに、直流電源3から出力端子4に流れる電流によりチョークコイルLにエネルギーが蓄えられ、スイッチング素子2がオン状態からオフ状態となったときにチョークコイルLは蓄えたエネルギーを放出して、電流変化を妨げる向きに起電力を発生し誘導電流を流すことにより直流電流が得られ、この直流電流が平滑用コンデンサCで平滑化されて出力端子4に出力される。そして、DC-DCコンバータ部1のスイッチング素子2が制御装置10によって駆動制御される。この制御装置10は、平滑用コンデンサCの端子電圧が分圧抵抗Rd1及びRd2で分圧されて帰還電圧Vdが形成され、この帰還電圧Vdが誤差増幅器11の反転入力端子に入力される。この誤差増幅器11の非反転入力端子には、基準電圧源12から第1の基準電圧Vrefが供給されている。そして、誤差増幅器11は、帰還電圧Vdと第1の基準電圧Vrefとの差電圧を増幅した誤差電圧Veaを出力する。また、帰還電圧Vdは過電圧比較器13の非反転入力端子にも入力され、この過電圧比較器13の反転入力端子に、過電圧閾値制御部14から出力される過電圧閾値Vtoが入力されている。この過電圧比較器13では、帰還電圧Vdが過電圧閾値Vto未満であるときにはローレベルのスキップ信号Vskpを出力し、帰還電圧Vdが過電圧閾値Vto以上であるときにハイレベルのスキップ信号Vskpを出力する。また、過電圧閾値制御部14は、基準電圧源12から出力される基準電圧Vrefが入力されている。この過電圧閾値制御部14は、基準電圧Vrefに前述した従来例と同様の付加電圧ΔVに相当する付加電圧ΔV1を加算して後述するパルス駆動信号Vdrvのパルス幅が最小値ではない通常時の第1の過電圧閾値Vto1を形成する直流電源で構成される第1の過電圧閾値出力部15と、パルス幅が最小値となっているときに基準電圧Vrefに付加電圧ΔV1より低い付加電圧ΔV2を加算して第2の過電圧閾値Vto2を形成する直流電源で構成される第2の過電圧閾値出力部16と、第1及び第2の過電圧閾値出力部15及び16から出力される第1の過電圧閾値Vto1及び第2の過電圧閾値Vto2を選択して過電圧閾値Vtoとして過電圧比較器13の反転入力端子に供給する閾値選択部としての選択スイッチ17とを備えている。ここで、選択スイッチ17は後述するパルス幅検出部23から入力される選択信号Vselがハイレベルであるときに過電圧閾値Vto1を選択し、ローレベルであるときに過電圧閾値Vto2を選択する。そして、誤差増幅器11から出力される誤差電圧Veaと過電圧比較器13から出力されるスキップ信号Vskpとがパルス幅変調PWM信号生成回路18に供給されている。このパルス幅変調信号生成回路18は、図2に示すように、誤差増幅器11から出力される誤差電圧Veaが入力され、この誤差電圧Veaに基づいて図2のブロック内に示す特性線図のうち誤差電圧Veaに比例して増加する部分に相当するパルス幅変調基礎信号を出力するパルス幅変調信号形成回路19と、一方の入力側にパルス幅変調信号形成回路19から出力されるパルス幅変調基礎信号が、他方の入力側に過電圧比較器13から出力されるスキップ信号Vskpがインバータ20で論理反転されてそれぞれ入力される論理積回路21と、論理積回路21の出力に基づきパルス駆動信号Vdrvを生成出力する延長回路22とで構成されている。パルス幅変調信号形成回路19の出力であるパルス幅変調基礎信号は最小パルス幅が最小オン時間Tminより短くなる信号なので、延長回路22はこの信号に最小オン時間Tminを設定して最小パルス幅をTminまで延長させてパルス駆動信号Vdrvにする回路である。延長回路22の構成例については、図4により後述する。そして、延長回路22の出力信号であるパルス駆動信号VdrvがDC-DCコンバータ部1のスイッチング素子2に供給される。ここで、スキップ信号Vskpがローレベルのとき、誤差増幅器11の誤差電圧Veaに対するパルス駆動信号Vdrvのオン時間Tonは、図1のパルス幅変調信号生成回路18内に記載した特性線図に示されるものとなる。この特性線図は、誤差電圧Veaが0から設定電圧Vea1に達するまでの間はオン時間Tonが最小オン時間Tminを維持し、誤差電圧Veaが設定電圧Vea1を超えると誤差電圧Veaの増加に正比例してオン時間Tonが増加するように設定されている。オン時間Tonに基づいてパルス幅変調信号であるパルス駆動信号Vdrvが形成されるので、オン時間Tonが最小オン時間Tminに設定されたときにパルス幅変調信号であるパルス駆動信号Vdrvのパルス幅が最小値となり、オン時間Tonが最小オン時間Tminを超えるとパルス駆動信号Vdrvのパルス幅も増加する。なお、スキップ信号Vskpがハイレベルのとき、パルス駆動信号Vdrvはローレベルのままとなり、スイッチング素子2はオフのままとなる。また、誤差増幅器11から出力される誤差電圧Veaは、パルス幅検出部23にも供給されている。このパルス幅検出部23は、非反転入力端子に誤差増幅器11らか出力される誤差電圧Veaが入力され、反転入力端子にパルス幅変調信号形成回路19の特性線図における設定電圧Vea1に設定された下限閾値電圧Vlimが入力された比較器24で構成されている。比較器24は、誤差電圧Veaが下限閾値電圧Vlim=Vea1を超えているときにハイレベルの選択信号Vselを過電圧閾値制御部14の選択スイッチ17に出力し、誤差電圧Veaが下限閾値電圧Vlim以下であるときにローレベルの選択信号Vselを過電圧閾値制御部14の選択スイッチ17に出力する。次に、上記第1の実施形態の動作を説明する。今、DC-DCコンバータ部1の出力端子4に接続されている負荷が中負荷又は重負荷の場合には、通常、誤差増幅器11から出力される誤差電圧Veaは設定電圧Vea1より高い電圧となっている。このため、パルス幅変調信号生成回路18から出力されるパルス駆動信号Vdrvのオン時間Tonは最小オン時間Tminよりも大きくなっている。一方、誤差増幅器11から出力される誤差電圧Veaがパルス幅検出部23の比較器24にも供給され、この比較器24で、誤差電圧Veaが下限閾値電圧Vlimを超えているので、ハイレベルの選択信号Vselが過電圧閾値制御部14の選択スイッチ17に供給される。このため、選択スイッチ17で第1の過電圧閾値出力部15から出力される通常時の過電圧閾値Vto1が選択されて、これが過電圧閾値Vtoとして過電圧比較器13の反転入力端子に供給される。この状態で、帰還電圧Vdが過電圧閾値Vto未満であるときには、過電圧比較器13から出力されるスキップ信号Vskpがローレベルとなる。このスキップ信号Vskpがパルス幅変調信号生成回路18のインバータ20で反転されてハイレベルとなって論理積回路21の一方の入力側に供給される。このため、パルス幅変調信号形成回路19から出力される比較的パルス幅の広いパルス幅変調基礎信号がそのままパルス駆動信号Vdrvとしてパルス幅変調信号生成回路18から出力され、このパルス駆動信号VdrvがDC-DCコンバータ部1のスイッチング素子2に供給される。このため、スイッチング素子2からオン状態のパルス幅が広いパルス信号がチョークコイルLに供給されるので、出力端子4の出力電圧Voutが目標値に維持される。この中重負荷状態で、負荷が急に軽くなって、出力電圧Voutがオーバーシュートする状態となると、これに応じて帰還電圧Vdも高くなって過電圧閾値Vto1を超えることになる。このため、過電圧比較器13から出力されるスキップ信号Vskpがハイレベルとなり、パルス幅変調信号生成回路18のインバータ20によって反転されてローレベルとなって論理積回路21に供給される。したがって、パルス幅変調信号生成回路18においてパルス幅変調信号形成回路19から出力されるパルス幅の広いパルス幅変調基礎信号がスキップされることになり、パルス駆動信号がオフ状態となる。このため、DC-DCコンバータ部1のスイッチング素子2がオフ状態となり、出力端子4の出力電圧Voutが低下し、帰還電圧Vdも緩やかに低下する。そして、帰還電圧Vdが過電圧閾値Vto1以下に低下すると、過電圧比較器13から出力されるスキップ信号Vskpがローレベルに復帰し、パルス幅変調信号生成回路18からのパルス駆動信号Vdrvの出力が再開される。このパルス駆動信号Vdrvの出力が再開された時点で、再びオーバーシュートが発生すると、再度スキップ信号Vskpがハイレベルとなって、パルス幅変調信号生成回路18でパルス駆動信号Vdrvの出力が停止される。上記動作を繰り返すうちに、誤差電圧Veaが所定値まで低下し、当該誤差電圧Veaに基づくパルス駆動信号Vdrvによってスイッチング素子2がオンオフしてもオーバーシュートが起こらなくなると、再び、誤差増幅器11による制御へと移行する。このとき、過電圧閾値Vtoが比較的高い通常時の過電圧閾値Vto1に設定されているので、スイッチング素子のオン動作がスキップされる期間が長くなり、誤差電圧Veaの低下を速め、出力電圧Voutの静定を速めることができる。この中重負荷状態から、負荷が軽くなって軽負荷状態となって誤差増幅器11から出力される誤差電圧Veaが低下し、設定電圧Vea1以下となると、パルス幅変調信号生成回路18から出力されるパルス駆動信号Vdrvのパルス幅が最小値Tminに設定される。このように、誤差電圧Veaが設定電圧Vea1以下となると、パルス幅検出部23の比較器24で誤差電圧Veaが下限閾値電圧Vlim以下となる。このため、比較器24から出力される選択信号Vselがローレベルとなり、過電圧閾値制御部14の選択スイッチ17において第2の過電圧閾値出力部16から出力される前述した中重負荷時の過電圧閾値Vto1より低い過電圧閾値Vto2が選択され、これが過電圧閾値Vtoとして過電圧比較器13の反転入力端子に供給される。この軽負荷状態でのパルス幅が最小値で動作される場合には、誤差増幅器11から出力される誤差電圧Veaが下がっても、パルス駆動信号Vdrvのパルス幅は最小値Tminに維持されて下がることはないため、出力電圧Voutが上昇することになる。しかしながら、過電圧比較器13の反転入力端子に供給される過電圧閾値Vtoが通常時の過電圧閾値Vto1より小さい値の過電圧閾値Vto2に設定されているので、Vd>Vto2となると、過電圧比較器13からハイレベルのスキップ信号Vskpが出力され、このスキップ信号Vskpがインバータ20で反転されて論理積回路21に供給される。このため、パルス駆動信号Vdrvがスキップされ、DC-DCコンバータ部1のスイッチング素子2がオフ状態となり、出力電圧Voutが低下される。その後、帰還電圧Vdが過電圧閾値Vto2を超えるVd<Vto2、となると、再度パルス駆動信号Vdrvの出力が再開される。過電圧閾値Vto2が通常時の過電圧閾値Vto1に比較して小さい値に設定されているので、以上の動作を繰り返すことで出力電圧Voutの変動幅を小さくして目標値に近づけることができる。したがって、中重負荷時には、過電圧閾値Vtoを通常の大きな値の過電圧閾値Vto1とすることにより通常の過電圧保護回路として動作し、過電圧保護動作への移行や通常制御への復帰を速やかに実行するとともに、軽負荷時には小さな誤差を実現できるオンオフ制御的な制御を行って出力電圧を安定させて制御精度を向上させることができる。次に、本発明の第2の実施形態を図3~図5により説明する。図3は、本発明の第2の実施形態に係るDC-DCコンバータの制御装置を示すブロック図である。また、図4は図3のパルス幅変調信号生成回路の具体的構成を示すブロック図であり、図5は図4に示す回路の動作を説明するための信号波形図タイミングチャートである。この第2の実施形態では、パルス幅変調信号形成回路19から出力されるパルス幅変調基礎信号のパルス幅が最小値Tminより小さくなっていることをパルス幅変調信号生成回路18側で検出するようにしたものである。また、延長回路22の構成例を示すものでもある。すなわち、第2の実施形態に係る図3においては、前述した第1の実施形態におけるパルス幅検出部23が省略され、これに代えて、パルス幅変調信号生成回路18内に後述するパルス幅検出部36が設けられ、このパルス幅変調信号生成回路18から選択信号Vselが過電圧閾値制御部14に出力されていることを除いては前述した第1の実施形態と同様の構成を有し、図1との対応部分には同一符号を付し、その詳細説明はこれを省略する。ここで、パルス幅変調信号生成回路18は、図4に示すように、前述した第1の実施形態と同様に、パルス幅変調信号形成回路19、インバータ20及び論理積回路21を有するとともに、論理積回路21の出力信号Vp1がD型フリップフロップ回路32のクロック入力端子に供給されている。このD型フリップフロップ回路32は、データ入力端子Dに所定電圧の直流電源の直流電圧が入力され、出力端子Qからパルス駆動信号Vdrvが出力され、反転出力端子Qbから出力される反転パルス駆動信号Vp2が立ち下がり遅延回路33に出力される。この立ち下がり遅延回路33では、反転パルス駆動信号Vp2の立ち下がりを前述した第1実施形態における最小オン時間Tminだけ遅延させる。逆に言うと、パルス幅変調信号生成回路18は、この立ち下がり遅延回路33の遅延時間が最小オン時間Tminとなる回路構成となっている。この立ち下がり遅延回路33から出力される遅延信号Vp3は、一方の入力側に論理積回路21の出力信号Vp1が入力されたノア回路34の他方の入力側に供給されている。このノア回路34の出力信号Vp4がD型フリップフロップ回路32のクリア端子に供給されている。また、立ち下がり遅延回路33から出力される遅延信号Vp3と論理積回路21の出力信号Vp1とがパルス幅検出部36に入力されている。このパルス幅検出部36は、立ち下がり遅延回路33から出力される遅延信号Vp3がデータ入力端子Dに入力され、クロック端子に論理積回路21の出力信号Vp1がインバータ37で反転されて入力されるD型フリップフロップ回路38を有する。そして、D型フリップフロップ回路38の反転出力端子Qbから選択信号Vselが前述した過電圧閾値制御部14の選択スイッチ17に出力される。次に、上記第2の実施形態の動作を説明する。今、DC-DCコンバータ部1の出力端子4に接続された負荷が中重負荷状態では、これに応じて誤差増幅器11から出力される誤差電圧Veaが設定電圧Vea1より高い電圧となり、オン時間Tonが比較的長くなり、パルス幅変調信号生成回路18のパルス幅変調信号形成回路19から出力されるパルス幅変調基礎信号のオン状態のパルス幅が比較的広くなる。このとき、帰還電圧Vdが過電圧閾値Vto1より小さいものとすると、過電圧比較器13から出力されるスキップ信号Vskpがローレベルとなる。このため、パルス幅変調信号生成回路18では、スキップ信号Vskpがインバータ20で反転されてハイレベルとなり、これが論理積回路21に供給されるので、この論理積回路21から上述したパルス幅変調基礎信号がそのまま出力信号Vp1として出力される。この論理積回路21の出力信号Vp1は、図5aに示すように、オン状態のパルス幅が比較的広いパルス形状となる。この出力信号Vp1がD型フリップフロップ回路32のクロック入力端子に入力されるので、出力信号Vp1の立ち上がり時点t1で、D型フリップフロップ回路32の出力端子Qから出力されるパルス駆動信号Vdrvが図5cに示すように立ち上がってハイレベルとなる。これに応じてD型フリップフロップ回路32の反転出力端子Qbから出力される反転パルス駆動信号Vp2が図5dに示すように、時点t1で立ち下がってローレベルとなる。この反転パルス駆動信号Vp2が立ち下がり遅延回路33に供給されるので、この立ち下がり遅延回路33から出力される遅延信号Vp3は、図5eに示すように、時点t1から最小オン時間Tminだけ遅れた時点t2で立ち下がってローレベルとなる。その後、時点t3で論理積回路21から出力されるパルス幅変調基礎信号に基づく出力信号Vp1が立ち下がってローレベルとなると、これに応じてインバータ37から出力される反転出力信号Vp1bが図5bに示すように立ち上がってハイレベルとなる。反転出力信号Vp1bが立ち上がると、これをクロック信号とするD型フリップフロップ回路38が、立ち下がり遅延回路33から出力される遅延信号Vp3を読み込む。この遅延信号Vp3は、図5eに示すように時点t3においてローレベルとなっているので、D型フリップフロップ回路38の反転出力端子Qbから出力される選択信号Vselは、図5gに示すように、時点t3以前の出力と同じハイレベルを維持し、この選択信号Vselが過電圧閾値制御部14の選択スイッチ17に出力される。このため、過電圧閾値制御部14の選択スイッチ17は第1の過電圧閾値出力部15から出力される通常時の過電圧閾値Vto1を選択して過電圧閾値Vtoとして過電圧比較器13の反転入力側に供給する。このため、前述した第1の実施形態と同様に、出力端子4の出力電圧Voutを中重負荷において目標値に維持することができる。一方、時点t3では、図5eに示すように、遅延信号Vp3がローレベルとなっているとともに、図5aに示すように、論理積回路21の出力信号Vp1が立ち下がってローレベルとなることから、図5fに示すように、ノア回路34から出力される出力信号Vp4が立ち上がってハイレベルとなる。この出力信号Vp4がD型フリップフロップ回路32のクリア端子に入力されるので、このD型フリップフロップ回路32がクリアされて、出力端子Qから出力されるパルス駆動信号Vdrvが図5cに示すように立ち下がってローレベルとなり、反転出力端子Qbから出力される反転パルス駆動信号Vp2が図5dに示すように立ち上がってハイレベルとなる。立ち下がり遅延回路33から出力される遅延信号Vp3は立ち上がりについては遅延されないので、遅延信号Vp3はこのタイミングで図5eに示すように立ち上がってハイレベルとなる。ノア回路34では入力される遅延信号Vp3がハイレベルとなるので、ノア回路34の出力信号Vp4は、図5fに示すように、ハイレベルとなってから短時間でローレベルに復帰する。その後、再度パルス幅変調信号形成回路19から出力されるパルス幅変調基礎信号がハイレベルに立ち上がると、時点t1~t3の動作を繰り返して、ローレベルの選択信号Vselを出力するとともに、出力電圧Voutに応じたパルス幅のパルス駆動信号VdrvをDC-DCコンバータ部1のスイッチング素子2に出力して、出力電圧Voutを目標値に維持する。この中重負荷状態で、急に負荷が軽くなって出力電圧Voutが上昇し、これに伴って帰還電圧Vdが上昇することにより、過電圧閾値Vto1を超える過電圧状態となると、過電圧比較器13から出力されるスキップ信号Vskpがハイレベルとなる。このため、パルス幅変調信号生成回路18のインバータ20の出力信号がローレベルとなることにより、論理積回路21からパルス幅変調信号形成回路19で形成したパルス幅変調基礎信号の出力が停止される。これと同時に、D型フリップフロップ回路32の出力端子Qから出力されるパルス駆動信号Vdrvがハイレベルであるときには、反転出力端子Qbから出力される反転パルス駆動信号Vp2がローレベルであるので、立ち下がり遅延回路33から出力される遅延信号Vp3は立ち上がり遅延時にはハイレベルであるが遅延時間経過後にはローレベルとなる。このため、遅延信号Vp3がハイレベルであるときにはこれがローレベルとなった時点で、ノア回路34からハイレベルの出力信号Vp4が出力される。また、遅延信号Vp3がローレベルであるときには論理積回路21の出力信号Vp1がローレベルとなった時点で、ノア回路34からハイレベルの出力信号Vp4が出力される。いずれの場合でも、ハイレベルの出力信号Vp4がD型フリップフロップ回路32のクリア端子に入力されるので、このD型フリップフロップ回路32がクリアされて、パルス駆動信号Vdrvがローレベルとなる。したがって、DC-DCコンバータ部1のスイッチング素子2がオフ状態となって出力電圧Voutが低下される。また、スキップ信号Vskpがハイレベルとなったときに、D型フリップフロップ回路32の出力端子Qから出力されるパルス駆動信号Vdrvがローレベルであるときには、反転出力端子Qbから出力される反転パルス駆動信号Vpがハイレベルであり、立ち下がり遅延回路33の出力もハイレベルとなる。このため、ノア回路34の出力はローレベルを維持してD型フリップフロップ回路32がクリアされないが、D型フリップフロップ回路32から出力されるパルス駆動信号Vdrvがローレベルを維持するので、DC-DCコンバータ部1のスイッチング素子2がオフ状態を継続し出力電圧Voutが低下される。そして、出力電圧Voutが低下して、帰還電圧Vdが過電圧閾値Vto1以下となると過電圧比較器13から出力されるスキップ信号Vskpがローレベルに復帰して、パルス幅変調信号生成回路18の論理積回路21からパルス幅変調基礎信号が出力され、D型フリップフロップ回路32の出力端子Qからパルス駆動信号Vdrvが出力される状態に復帰される。一方、出力端子4に接続された負荷が軽負荷状態となって、誤差増幅器11から出力される誤差電圧Veaが設定電圧Vea1より小さくなると、パルス幅変調信号生成回路18のパルス幅変調信号形成回路19から出力されるパルス幅変調基礎信号のオン時間1周期中にハイレベルとなっている時間が最小オン時間Tminより短くなる。この状態で、パルス幅変調信号生成回路18の論理積回路21から出力される出力信号Vp1が、図5aに示すように、時点t11でローレベルから立ち上がってハイレベルとなると、その反転出力信号Vp1bは、図5bに示すように、ハイレベルから立ち下がってローレベルとなる。そして、論理積回路21の出力信号Vp1が立ち上がることにより、D型フリップフリップ回路32の出力端子Qから出力されるパルス駆動信号Vdrvが図5cに示すように立ち上がってハイレベルとなり、反転出力端子Qbから出力される反転パルス駆動信号Vp2は図5dに示すようにハイレベルから立ち下がってローレベルとなる。このため、立ち下がり遅延回路33では、遅延信号Vp3が、図5eに示すように、最小オン時間Tminが経過した時点t13でハイレベルから立ち下がってローレベルとなる。しかしながら、パルス幅変調信号形成回路19から出力されるパルス幅変調基礎信号のオン幅ハイレベルとなっている時間は、最小オン時間Tmimより短いことから、論理積回路21から出力される出力信号Vp1は、図5aに示すように、遅延信号Vp3が立ち下がる前の時点t12でハイレベルからローレベルに立ち下がり、出力信号Vp1をインバータ37で反転した反転出力信号Vp1bは図5bに示すように時点t12でローレベルから立ち上がってハイレベルとなる。このため、パルス幅検出部36のD型フリップフロップ回路38では、時点t12でハイレベルの遅延信号Vp3を読み込んで保持することになり、反転出力端子Qbから出力される選択信号Vselは、図5gに示すように、ハイレベルから立ち下がってローレベルとなる。そして、選択信号Vselが過電圧閾値制御部14の選択スイッチ17に供給されるので、この選択スイッチ17でパルス幅が最小値となったときの、通常時の過電圧閾値Vto1より小さい過電圧閾値Vto2を選択し、この過電圧閾値Vto2を過電圧閾値Vtoとして過電圧比較器13の反転入力端子に供給する。その後、立ち下がり遅延回路33の遅延時間Tminが経過して時点t13で遅延信号Vp3がローレベルとなり、このとき論理積回路21の出力信号Vp1はローレベルであるので、ノア回路34の出力信号Vp4が図5fに示すようにハイレベルになり、D型フリップフロップ回路32がクリアされる。D型フリップフロップ回路32がクリアされると、反転出力端子Qbから出力される反転パルス駆動信号Vp2およびそれを受けた遅延信号Vp3がハイレベルに戻り、ノア回路34の出力信号Vp4はローレベルに戻る。従い、このときの遅延信号Vp3はローレベルの短パルス信号となり、ノア回路34の出力信号Vp4はハイレベルの短パルス信号となる。この軽負荷状態でのパルス幅が最小値で動作される場合には、誤差増幅器11から出力される誤差電圧Veaが下がっても、一度ハイレベルになったパルス駆動信号Vdrvは、遅延時間Tminが経過して立ち下がり遅延回路33の遅延信号Vp3がローレベルになるまでハイレベルを保持する。これにより、軽負荷において、パルス駆動信号Vdrvに最小オン時間Tmimが設定付加される。すなわち、D型フリップフリップ回路32,立ち下がり遅延回路33およびノア回路34が前述の延長回路22を構成している。このように、パルス駆動信号Vdrvのパルス幅が軽負荷においても最小値Tmin以下に下がることはないため、出力電圧Voutが上昇することになる。しかしながら、過電圧比較器13の反転入力端子に供給される過電圧閾値Vtoが通常時の過電圧閾値Vto1より小さい値の過電圧閾値Vto2に設定されているので、Vd>Vto2となると、過電圧比較器13からハイレベルのスキップ信号Vskpが出力され、このスキップ信号Vskpがインバータ20で反転されて論理積回路21に供給される。このため、論理積回路21で、パルス幅変調基礎信号がスキップされとともに、D型フリップフロップ回路32の出力端子Qから出力されるパルス駆動信号Vdrvがローレベルとなるか又はローレベルを維持する。このため、DC-DCコンバータ部1のスイッチング素子2がオフ状態となり、出力電圧Voutが低下される。その後、帰還電圧Vdが過電圧閾値Vto2を超えると、再度パルス駆動信号Vdrvの出力が再開される。以上の動作を繰り返すことで出力電圧Voutを小さい電圧に維持することができる。このとき、過電圧閾値Vto2が通常時の過電圧閾値Vto1に比較して小さい値に設定されているので、出力電圧Voutの変動幅を小さくして目標値に近づけることができる。その後、時点t21で中重負荷状態に復帰すると、前述した時点t1~t3と同様の動作が行われ、時点t23で、選択信号Vselがハイレベルに復帰される。これによって、過電圧閾値制御部14の選択スイッチ17で通常時の過電圧閾値Vto1が選択されて過電圧比較器13の反転入力端子に供給される。したがって、中重負荷時には、過電圧閾値Vtoを通常の大きな値の過電圧閾値Vto1とすることにより通常の過電圧保護として動作し、過電圧保護動作後速やかに誤差増幅器による通常制御へと復帰させ、軽負荷時には小さな誤差で出力電圧制御を行って出力電圧を安定させて制御精度を向上させることができる。なお、上記第1及び第2の実施形態においては、第1及び第2の過電圧閾値出力部15及び16で基準電圧Vrefに直流電源の付加電圧ΔV1及びΔV2を加えて、第1の過電圧閾値Vto1及び第2の過電圧閾値Vto2を形成する場合について説明したが、これに限定されるものではなく、基準電圧源12とは切り離して個別の直流電圧源を適用するようにしてもよい。あるいは、付加電圧ΔV1及びΔV2は、過電圧比較器13に入力オフセット電圧を持たせることにより実現してもよい。また、上記第1及び第2の実施形態においては、本発明をチョッパ形のDC-DCコンバータに適用した場合について説明したが、これに限定されるものではなく、チョークコイルLの一端を直流電源の正極側に直接接続し、チョークコイルの他端をダイオードを介して出力端子に接続し、チョークコイル及びダイオード間の接続点と直流電源の負極側との間にスイッチング素子を接続するブースト形のDC-DCコンバータや他の構成のDC-DCコンバータにも本発明を適用することができる。"