"直列接続された複数のメモリトランジスタを備えたメモリ装置で用いられる選択トランジスタであって、半導体基板上に形成されたトンネル絶縁層と、前記トンネル絶縁層上に形成された電荷蓄積層と、前記電荷蓄積層上に形成され、アルゴンをソースガスとするガスクラスタイオンビームが照射されたブロッキング絶縁層と、前記ブロッキング絶縁層上に形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板中に形成されたソース/ドレイン領域と、を具備することを特徴とする選択トランジスタ。前記ブロッキング絶縁層は、酸化アルミニウムからなることを特徴とする請求項1記載の選択トランジスタ。直列接続された複数のメモリトランジスタを備えたメモリ装置で用いられる選択トランジスタの作成方法であって、半導体基板上にトンネル絶縁層を形成する工程と、前記トンネル絶縁層上に電荷蓄積層を形成する工程と、前記電荷蓄積層上にブロッキング絶縁層を形成する工程と、アルゴンをソースガスとするガスクラスタイオンビームを前記ブロッキング絶縁層に照射する工程と、前記ブロッキング絶縁層上にゲート電極を形成する工程と、前記ゲート電極の両側の前記半導体基板中にソース/ドレイン領域を形成する工程と、を具備することを特徴とする選択トランジスタの作成方法。前記ブロッキング絶縁層は、酸化アルミニウムからなることを特徴とする請求項3記載の選択トランジスタの作成方法。直列接続された複数のメモリトランジスタ及び前記直列接続された複数のメモリトランジスタの両端に設けられた選択トランジスタを備えたメモリ装置であって、前記メモリトランジスタ及び前記選択トランジスタは、半導体基板上に形成されたトンネル絶縁層と、前記トンネル絶縁層上に形成された電荷蓄積層と、前記電荷蓄積層上に形成されたブロッキング絶縁層と、前記ブロッキング絶縁層上に形成されたゲート電極と、前記ゲート電極の両側の半導体基板中に形成されたソース/ドレイン領域と、を各々具備し、前記選択トランジスタが具備する前記ブロッキング絶縁層には、アルゴンをソースガスとするガスクラスタイオンビームが照射されていることを特徴とするメモリ装置。前記ブロッキング絶縁層は、酸化アルミニウムからなることを特徴とする請求項5記載のメモリ装置。直列接続された複数のメモリトランジスタ及び前記直列接続された複数のメモリトランジスタの両端に設けられた選択トランジスタを備えたメモリ装置の製造方法であって、半導体基板上にトンネル絶縁層を形成する工程と、前記トンネル絶縁層上に電荷蓄積層を形成する工程と、前記電荷蓄積層上にブロッキング絶縁層を形成する工程と、前記選択トランジスタが形成される領域の前記ブロッキング絶縁層へアルゴンをソースガスとするガスクラスタイオンビームを選択的に照射する工程と、前記ブロッキング絶縁層上にゲート電極を形成する工程と、積層された前記トンネル絶縁層から前記ゲート電極をパターニングする工程と、前記パターニングされた前記ゲート電極の両側の前記半導体基板中にソース/ドレイン領域を形成する工程と、を具備することを特徴とするメモリ装置の製造方法。前記ブロッキング絶縁層は、酸化アルミニウムからなることを特徴とする請求項7記載のメモリ装置の製造方法。しかしながら、上記提案方法では、Vfbのシフトは小さくできるものの、電荷トラップによるVfbの変動自体を防止することはできない。また、メモリトランジスタと選択トランジスタの構造は、全く同じではなく、半導体基板上にトンネル絶縁層及び電荷蓄積層を形成した後、選択トランジスタが形成される領域から電荷蓄積層を除去する工程が必要となる。本発明は、上記の事情に対処してなされたもので、少ない工程数で製造でき、フラットバンド電圧のシフトを抑制できる選択トランジスタ、選択トランジスタの作成方法、メモリ装置及びメモリ装置の製造方法を提供することを目的とする。本発明の選択トランジスタの一態様は、直列接続された複数のメモリトランジスタを備えたメモリ装置で用いられる選択トランジスタであって、半導体基板上に形成されたトンネル絶縁層と、トンネル絶縁層上に形成された電荷蓄積層と、電荷蓄積層上に形成され、アルゴンをソースガスとするガスクラスタイオンビームが照射されたブロッキング絶縁層と、ブロッキング絶縁層上に形成されたゲート電極と、ゲート電極の両側の半導体基板中に形成されたソース/ドレイン領域と、を具備することを特徴とする。本発明の選択トランジスタの作成方法の一態様は、直列接続された複数のメモリトランジスタを備えたメモリ装置で用いられる選択トランジスタの作成方法であって、半導体基板上にトンネル絶縁層を形成する工程と、トンネル絶縁層上に電荷蓄積層を形成する工程と、電荷蓄積層上にブロッキング絶縁層を形成する工程と、アルゴンをソースガスとするガスクラスタイオンビームをブロッキング絶縁層に照射する工程と、ブロッキング絶縁層上にゲート電極を形成する工程と、ゲート電極の両側の半導体基板中にソース/ドレイン領域を形成する工程と、を具備することを特徴とする。本発明のメモリ装置の一態様は、直列接続された複数のメモリトランジスタ及び直列接続された複数のメモリトランジスタの両端に設けられた選択トランジスタを備えたメモリ装置であって、メモリトランジスタ及び選択トランジスタは、半導体基板上に形成されたトンネル絶縁層と、トンネル絶縁層上に形成された電荷蓄積層と、電荷蓄積層上に形成されたブロッキング絶縁層と、ブロッキング絶縁層上に形成されたゲート電極と、ゲート電極の両側の半導体基板中に形成されたソース/ドレイン領域と、を各々具備し、選択トランジスタが具備するブロッキング絶縁層には、アルゴンをソースガスとするガスクラスタイオンビームが照射されていることを特徴とする。本発明のメモリ装置の製造方法の一態様は、直列接続された複数のメモリトランジスタ及び直列接続された複数のメモリトランジスタの両端に設けられた選択トランジスタを備えたメモリ装置の製造方法であって、半導体基板上にトンネル絶縁層を形成する工程と、トンネル絶縁層上に電荷蓄積層を形成する工程と、電荷蓄積層上にブロッキング絶縁層を形成する工程と、選択トランジスタが形成される領域のブロッキング絶縁層へアルゴンをソースガスとするガスクラスタイオンビームを選択的に照射する工程と、ブロッキング絶縁層上にゲート電極を形成する工程と、積層されたトンネル絶縁層からゲート電極をパターニングする工程と、パターニングされたゲート電極の両側の半導体基板中にソース/ドレイン領域を形成する工程と、を具備することを特徴とする。本発明によれば、少ない工程数で製造でき、フラットバンド電圧のシフトを抑制できる選択トランジスタ、選択トランジスタの作成方法、メモリ装置及びメモリ装置の製造方法を提供できる。以下、本発明の詳細を、図面を参照して説明する。図1は、本発明の一実施形態に係るメモリ装置1の概略構成及び等価回路を示した図である。図2は、図1の線分A-Aでの断面図である。以下、図1,図2を参照して、本実施形態に係るメモリ装置1の構成について説明する。なお、本実施形態では、メモリ装置1として、MONOS型のNANDフラッシュメモリについて説明する。メモリ装置1は、半導体基板100上に形成されたメモリトランジスタMT1~MTm及び選択トランジスタSTD,STSを備える。メモリトランジスタMT1~MTmは、直列に接続されている。選択トランジスタSTD,STSは、直列接続されたメモリトランジスタMT1~MTmの両端に各々形成されている。なお、mは、2nを満たす数字であるn:通常は4~5の値をとる。メモリトランジスタMT1~MTmは、トンネル絶縁層101、電荷蓄積層102、ブロッキング絶縁層103A及びゲート電極104が同順に積層された構造を有する。また、選択トランジスタSTD,STSは、トンネル絶縁層101、電荷蓄積層102、ブロッキング絶縁層103B及びゲート電極104が同順に積層された構造を有する。このように、メモリトランジスタMT1~MTm及び選択トランジスタSTD,STSは、略同一の構造を有するが、選択トランジスタSTD,STSのブロッキング絶縁層103Bは、アルゴンArをソースガスとするGCIBgasclusterionbeamが照射されて改質されている点が、メモリトランジスタMT1~MTmのブロッキング絶縁層103Aと異なる。本実施形態では、トンネル絶縁層101、電荷蓄積層102及びブロッキング絶縁層103A,103Bは、それぞれ酸化シリコン層以下、SiO2層と称する、窒化シリコン層以下、Si3N4層と称する及び酸化アルミニウム層以下、Al2O3層と称するから形成されている。また、ゲート電極104は、窒化チタン層以下、TiN層と称する/タングステン層以下、W層と称する/窒化チタン層以下、TiN層と称するを同順に積層した構造を有する。図3A~図3Cは、図1のメモリ装置1の製造方法の工程を示すフローチャートである。以下、図3A~図3Cを参照してメモリ装置1の製造方法を説明する。工程a初めに、半導体基板100上に、SiO2層からなる素子分離領域を形成する図3Aa参照。この素子分離領域の形成は、公知の方法、例えば、Si3N4層をマスクとして選択的に半導体基板を酸化し、素子間にSiO2層を形成するLOCOS法localoxidationofsiliconや、半導体基板の分離領域にドライエッチングにより浅い溝を形成し、CVDchemicalvapordepositionによりSiO2層を堆積した後、溝以外の部分に堆積したSiO2層をCMPchemicalmechanicalpolishingにより除去するSTI法shallowtrenchisolationなどを用いることができる。なお、図3Aaでは、素子分離領域の図示を省略している。工程b素子分離領域を形成した半導体基板100上にトンネル絶縁層101としてSiO2層を形成する図3Ab参照。SiO2層は、半導体基板100を熱酸化させて形成してもよいし、CVDでSiO2を堆積させて形成してもよい。工程c工程bで形成したSiO2層上に電荷蓄積層102としてのSi3N4層を形成する図3Ac参照。Si3N4層は、CVDでSi3N4を堆積させて形成する。工程d工程cで形成したSi3N4層上にブロッキング絶縁層103AとしてのAl2O3層を形成する図3Bd参照。Al2O3層は、PVDphysicalvapordeposition、CVDの他、ALDatomiclayerdepositionやMBEmolecularbeamepitaxy等によりAl2O3を堆積させて形成する。工程e選択トランジスタSTD,STSを形成する領域Bに形成されたAl2O3層に選択的にアルゴンArをソースガスとするGCIBを照射する図3Be参照。具体的には、工程dで形成したAl2O3層上にフォトレジスト202を塗布した後、プリベイクを行い、露光する。ポジ型のフォトレジストを使用する場合、感光した部分が溶解するため、選択トランジスタSTD,STSを形成する領域Bのみを露光する。また、ネガ型のフォトレジストを使用する場合、感光した部分が残るため、メモリトランジスタMT1~MTmを形成する領域Aを露光する。露光後、フォトレジスト202を現像して選択トランジスタSTD,STSを形成する領域Bのフォトレジストを剥離する。なお、フォトレジスト202は、スピンコーター又は吹き付けで塗布し、露光は、ステッパー又はスキャナーで行う。次に、アルゴンArをソースガスとするGCIBを照射する。フォトレジスト202により、選択トランジスタSTD,STSを形成する領域Bに形成されたAl2O3層に選択的にアルゴンArをソースガスとするGCIBが照射される。なお、GCIBを用いると、数個から数千個のAr原子が結合したクラスタとして照射されるため、深さ方向への侵入距離は短い。フォトレジスト202は、通常、数百nmの厚みがあるので、フォトレジスト202が存在する領域メモリトランジスタMT1~MTmを形成する領域BのAl2O3層へのアルゴンArをソースガスとするGCIBの照射は問題とはならない。この工程eで、選択トランジスタSTD,STSを形成する領域BのAl2O3層が改質されてブロッキング絶縁層103Bとなる。工程fフォトレジスト202を剥離する図3Bf参照。フォトレジスト202は、通常アッシャーを用いたドライプロセスで剥離するが、ウェットプロセスにより剥離してもよい。工程gAl2O3層上に、ゲート電極104としてのTiN層/W層/TiN層を同順に積層する図3Cg参照。TiN層及びW層は、PVD、CVDの他、ALDやMBE等により形成する。工程hゲート電極104となるTiN層/W層/TiN層を積層後、公知のリソグラフィー技術及びエッチング技術により、工程a~工程gで積層された層を所望の構造にパターニングする図3Ch参照。工程iパターニング後、半導体基板100がp型であればヒ素As等のn型ドーパントを、半導体基板100がn型であればホウ素B等のn型ドーパントをそれぞれイオン注入した後、熱処理を施し、メモリトランジスタMT1~MTm及び選択トランジスタSTD,STSの両側に各々ソース/ドレイン領域を形成する図3Ci参照。その後、周知の方法で配線等を形成して本実施形態のメモリ装置1が形成される。トンネル絶縁層101として、SiO2以外にもSiON酸化窒化シリコン、Al2O3、HfO2酸化ハフニウム、ZrO2酸化ジルコニウム、Ta2O5酸化タンタル、Y2O3酸化イットリウム等の高誘電率膜を使用できる。電荷蓄積層102として、Si3N4以外にもAl2O3、HfO2、ZrO2、Ta2O5、Y2O3等の高誘電率膜を使用できる。ゲート電極104として、TiN/W/TiNの積層構造以外にもPoly-Siポリシリコン膜、TaN窒化タンタル膜、金属膜W,Pt等等の単一層または積層構造としてもよい。次に、実施例1、比較例1~3の作成手順及びその評価結果について記載する。実施例1実施形態の工程a~工程cと同様にして、P型半導体基板上にSiO2層、Si3N4層及びAl2O3層をそれぞれ4nm、7nm及び15nm形成した。次に、実施形態の工程d~工程fと同様にして、選択トランジスタSTD,STSを形成する領域のAl2O3層へアルゴンArをソースガスとするGCIBを照射した。GCIBは、実質的な加速電圧が3kV程度となるようにAl2O3層へ照射した。また、Arのドーズdose量は、1E14atoms/cm2である。次に、実施形態の工程g~工程iと同様にして、Al2O3層上に、ゲート電極となるTiN層/W層/TiN層を同順に積層して形成した後、パターニングを行い、ゲート電極の両側の半導体基板100中にヒ素Asをイオン注入した後、熱処理を施し、メモリトランジスタMT1~MTm及び選択トランジスタSTD,STSの両側に各々ソース/ドレイン領域を形成した。最後に、ゲート電極及びソース/ドレイン領域への配線を形成して実施例1のメモリ装置を形成した。比較例1比較例1では、選択トランジスタSTD,STSを形成する領域のAl2O3層へ酸素OをソースガスとするGCIBを照射して、酸素Oをドープした点が実施例1と異なる。その他の構成は、実施例1と同じである。比較例2比較例2では、選択トランジスタSTD,STSを形成する領域のAl2O3層へアルゴンArを、GCIBを使用せずにイオン注入した点が実施例1と異なる。その他の構成は、実施例1と同じである。比較例3比較例3では、選択トランジスタSTD,STSを形成する領域のAl2O3層へのドープを行わずに、ゲート電極を形成した点が実施例1と異なる。その他の構成は、実施例1と同じである。図4は、上記のようにして形成したメモリ装置における選択トランジスタSTDのフラットバンド電圧Vfbの変化を調べた結果である。図4の縦軸及び横軸は、それぞれフラットバンド電圧Vfb及び書込み電圧Vprgmである。図4から明らかなように、比較例1~3に係る選択トランジスタは、書込み電圧Vprgmの上昇と共に、フラットバンド電圧Vfbが上昇しているのがわかる。一方、実施例1に係る選択トランジスタは、書込み電圧Vprgmが上昇してもVfbが略ゼロのまま一定であることがわかる。これは、アルゴンArをソースガスとするGCIBを照射することにより、Al2O3層が改質されるためと考えられる。以上のように、実施例のメモリ装置によれば、アルゴンArをソースガスとするGCIBをブロッキング絶縁層に照射することで、選択トランジスタのフラットバンド電圧の変動を抑制できるので、メモリトランジスタと選択トランジスタの構造を略同じにすることができる。このため、メモリ装置の製造工程数及びTATturnaroundtimeの増加を抑制できる。以上、本発明を各実施形態について説明したが、本発明は、上述した各実施形態に限定されるものではなく、各種の変形が可能であることは勿論である。例えば、上述の実施形態では、ブロッキング絶縁層へArをドープする際にフォトレジストをマスクとして使用したが、他の材料で形成した膜Si3N4膜やSiO2膜等をマスクとしてもよい。"