"基板上にゲート電極を形成する工程と、前記ゲート電極上にゲート絶縁膜を介して設けられると共に、半導体層と、ソースドレイン電極および画素電極のうちの少なくとも一方と、平坦化膜と、画素分離膜とを有する積層膜を、フォトリソグラフィ技術を用いて形成する積層膜形成工程と、前記積層膜形成工程の後、有機電界発光層を含む機能層と共通電極とをこの順に形成する工程とを含み、前記積層膜形成工程では、前記積層膜のうちの少なくとも一部において2層以上を一括してパターニングする表示装置の製造方法。前記積層膜形成工程において使用されるフォトマスクが3枚である請求項1に記載の表示装置の製造方法。前記積層膜形成工程は、前記積層膜として、前記ゲート電極の側から順に、前記半導体層、第1保護膜、前記平坦化膜、前記ソースドレイン電極および前記画素分離膜を成膜すると共に、前記半導体層上に前記第1保護膜を成膜した後、前記第1保護膜と前記半導体層とを第1のフォトマスクを用いてパターニングする工程と、前記平坦化膜を成膜した後、成膜した平坦化膜を、少なくとも発光領域に対応する第1領域に第1開口を有する第2のフォトマスクを用いてパターニングする工程と、パターニングされた平坦化膜をマスクとして、前記第1保護膜をエッチングすることにより前記第1領域における半導体層を露出させる工程と、前記第1保護膜をエッチングした後、前記ソースドレイン電極および前記画素分離膜をこの順に成膜した後、成膜した画素分離膜を、少なくとも前記第1領域に開口を有する第3のフォトマスクを用いてパターニングする工程と、パターニングされた画素分離膜をマスクとして前記ソースドレイン電極をエッチングすることにより前記第1領域における半導体層を露出させる工程とを含む請求項2に記載の表示装置の製造方法。前記第1保護膜および前記半導体層をパターニングした後であって前記平坦化膜を成膜する前に、第2保護膜を成膜する工程を更に含み、パターニングした平坦化膜をマスクとして、前記第1保護膜と共に前記第2保護膜をエッチングする請求項3に記載の表示装置の製造方法。前記ゲート電極を形成する工程では、前記基板上のトランジスタ部に対応する第2領域に前記ゲート電極を形成すると共に、容量部に対応する第3領域および配線部に対応する第4領域にわたって電極層を形成し、前記積層膜形成工程において、前記第1のフォトマスクを用いたパターニングの際に、前記第4領域における前記第1保護膜および前記半導体層を除去し、前記平坦化膜をマスクとして用いたエッチングの際に、前記第2領域および前記第3領域では、前記第1保護膜および前記第2保護膜を除去して前記半導体層を露出させる一方、前記第4領域では、前記第2保護膜および前記ゲート絶縁膜を除去して前記電極層を露出させる請求項4に記載の表示装置の製造方法。前記積層膜形成工程において、前記半導体層として酸化物半導体を用い、前記第3のフォトマスクを用いたパターニング工程の後、前記第1領域における半導体層に対し低抵抗化処理を施す請求項3に記載の表示装置の製造方法。前記積層膜形成工程において、前記画素分離膜および前記ソースドレイン電極をパターニングした後、前記画素分離膜をリフローする請求項3に記載の表示装置の製造方法。前記積層膜形成工程において使用されるフォトマスクが4枚である請求項1に記載の表示装置の製造方法。前記積層膜形成工程は、前記積層膜として、前記ゲート電極の側から順に、前記半導体層、第1保護膜、前記平坦化膜、前記ソースドレイン電極および前記画素分離膜を成膜すると共に、前記半導体層上に前記第1保護膜を成膜した後、前記第1保護膜と前記半導体層とを第1のフォトマスクを用いてパターニングする工程と、前記平坦化膜を成膜した後、成膜した平坦化膜を第2のフォトマスクを用いてパターニングする工程と、パターニングされた平坦化膜をマスクとして前記第1保護膜をエッチングする工程と、前記第1保護膜をエッチングした後に、前記ソースドレイン電極を成膜し、成膜したソースドレイン電極を、第3のフォトマスクを用いてパターニングする工程と、前記画素分離膜を成膜し、成膜した画素分離膜を、少なくとも発光領域に対応する領域に開口を有する第4のフォトマスクを用いてパターニングする工程とを含む請求項8に記載の表示装置の製造方法。前記積層膜形成工程において使用されるフォトマスクが5枚である請求項1に記載の表示装置の製造方法。前記積層膜形成工程は、前記積層膜として、前記ゲート電極の側から順に、前記半導体層、第1保護膜、前記ソースドレイン電極、前記平坦化膜、前記画素電極および前記画素分離膜を成膜すると共に、前記半導体層上に前記第1保護膜を成膜した後、前記第1保護膜を第1のフォトマスクを用いてパターニングする工程と、前記ソースドレイン電極を成膜した後、前記ソースドレイン電極を、第2のフォトマスクを用いてパターニングする工程と、前記平坦化膜を成膜した後、成膜した平坦化膜を第3のフォトマスクを用いてパターニングする工程と、前記画素電極を成膜した後、成膜した画素電極を第4のフォトマスクを用いてパターニングする工程と、前記画素分離膜を成膜した後、成膜した画素分離膜を第5のフォトマスクを用いてパターニングする工程とを含む請求項10に記載の表示装置の製造方法。前記積層膜形成工程において使用されるフォトマスクが6枚である請求項1に記載の表示装置の製造方法。前記積層膜形成工程は、前記積層膜として、前記ゲート電極の側から順に、前記半導体層、第1保護膜、第3保護膜、前記ソースドレイン電極、前記平坦化膜、前記画素電極および前記画素分離膜を成膜すると共に、前記第1保護膜を成膜した後、前記第1保護膜と前記半導体層とを第1のフォトマスクを用いてパターニングする工程と、前記第3保護膜を成膜した後、前記第3保護膜と前記第1保護膜とを第2のフォトマスクを用いてパターニングする工程と、前記ソースドレイン電極を成膜した後、前記ソースドレイン電極を、第3のフォトマスクを用いてパターニングする工程と、前記平坦化膜を成膜した後、成膜した平坦化膜を第4のフォトマスクを用いてパターニングする工程と、前記画素電極を成膜した後、成膜した画素電極を第5のフォトマスクを用いてパターニングする工程と、前記画素分離膜を成膜した後、成膜した画素分離膜を第6のフォトマスクを用いてパターニングする工程とを含む請求項12に記載の表示装置の製造方法。基板上に設けられたゲート電極と、前記ゲート電極上にゲート絶縁膜を介して設けられると共に、半導体層と、ソースドレイン電極および画素電極のうちの少なくとも一方と、平坦化膜と、画素分離膜とを有する積層膜と、前記積層膜の画素分離膜上に設けられ、有機電界発光層を含む機能層と、前記機能層上に設けられた共通電極とを備え、前記積層膜の少なくとも一部に、2層以上を貫通する開口が設けられている表示装置。前記ゲート電極の側から順に、前記半導体層、前記平坦化膜、前記ソースドレイン電極および前記画素分離膜を少なくとも備え、前記ソースドレイン電極が前記画素電極を兼ねている請求項14に記載の表示装置。前記ゲート電極の側から順に、前記半導体層、前記平坦化膜、前記ソースドレイン電極および前記画素分離膜を少なくとも備え、前記基板上の発光領域に対応する第1領域において、前記半導体層の一部が前記平坦膜から露出すると共に、この半導体層の露出部分が前記画素電極を兼ねている請求項14に記載の表示装置。前記半導体層と前記平坦化膜との間に、シリコン酸化物、シリコン窒化物およびシリコン酸窒化物のうちの少なくとも一種よりなる第1保護膜を備えた請求項15または16に記載の表示装置。前記第1保護膜と前記平坦化膜との間に、酸化アルミニウムよりなる第2保護膜を備えた請求項17に記載の表示装置。前記基板上のトランジスタ部に対応する第2領域に前記ゲート電極が設けられると共に、容量部に対応する第3領域および配線部に対応する第4領域にわたって電極層が設けられ、前記ソースドレイン電極は、前記第2領域および前記第3領域では、前記平坦化膜、前記第2保護膜および前記第1保護膜を貫通する開口において前記半導体層に接して設けられ、前記第4領域では、前記平坦化膜、前記第2保護膜および前記ゲート絶縁膜を貫通する開口において前記電極層に接して設けられている請求項18に記載の表示装置。基板上に設けられたゲート電極と、前記ゲート電極上にゲート絶縁膜を介して設けられると共に、半導体層と、ソースドレイン電極および画素電極のうちの少なくとも一方と、平坦化膜と、画素分離膜とを有する積層膜と、前記積層膜の画素分離膜上に設けられ、有機電界発光層を含む機能層と、前記機能層上に設けられた共通電極とを備え、前記積層膜の少なくとも一部に、2層以上を貫通する開口が設けられている表示装置を有する電子機器。上記のようなフォトリソグラフィ技術を利用した製造プロセスでは、各層のパターンが予め描画されたフォトマスクを使用する。ところが、基板上にまずTFTや容量素子を形成した後、これらを平坦化膜によってコートし、この平坦化膜上に画素電極や画素分離膜をそれぞれパターン形成する。このため、各層のパターニング毎に異なるフォトマスクが必要である。また、パターニングの度にフォトレジストなどの使用材料を要し、また塗布、露光、現像、ポストベークなどの工程を経るため、成膜工程数が増え、コスト高となる。本発明はかかる問題点に鑑みてなされたもので、その目的は、低コストかつ簡易なプロセスで製造することが可能な表示装置およびその製造方法ならびに電子機器を提供することにある。本発明の表示装置の製造方法は、基板上にゲート電極を形成する工程と、ゲート電極上にゲート絶縁膜を介して設けられ、半導体層と、ソースドレイン電極および画素電極のうちの少なくとも一方と、平坦化膜と、画素分離膜とを有する積層膜を、フォトリソグラフィ技術を用いて形成する積層膜形成工程と、積層膜形成工程の後、有機電界発光層を含む機能層と共通電極とをこの順に形成する工程とを含むものである。積層膜形成工程では、積層膜のうちの少なくとも一部において2層以上を一括してパターニングする。本発明の表示装置の製造方法では、基板上にゲート電極を形成した後、積層膜形成工程において、ゲート電極上にゲート絶縁膜を介して、半導体層と、ソースドレイン電極および画素電極のうちの少なくとも一方と、平坦化膜と、画素分離膜とを有する積層膜を、フォトリソグラフィ技術を用いて形成する。この後、有機電界発光層を含む機能層と共通電極とをこの順に形成することにより表示装置を形成する。積層膜形成工程では、積層膜のうちの少なくとも一部において2層以上を一括してパターニングすることにより、各層毎にパターニングする場合に比べ、使用するフォトマスクの枚数が減る。また、フォトレジストなどの使用材料が少なくなり、工程数も削減される。本発明の表示装置は、基板上に設けられたゲート電極と、ゲート電極上にゲート絶縁膜を介して設けられると共に、半導体層と、ソースドレイン電極および画素電極のうちの少なくとも一方と、平坦化膜と、画素分離膜とを有する積層膜と、積層膜の画素分離膜上に設けられ、有機電界発光層を含む機能層と、機能層上に設けられた共通電極とを備えたものである。積層膜の少なくとも一部に、2層以上を貫通する開口が設けられている。本発明の電子機器は、上記本発明の表示装置を備えたものである。本発明の表示装置の製造方法によれば、基板上にゲート電極を形成した後、ゲート電極上にゲート絶縁膜を介して、半導体層と、ソースドレイン電極および画素電極のうちの少なくとも一方と、平坦化膜と、画素分離膜とを有する積層膜を、フォトリソグラフィ技術を用いて形成する。この後、有機電界発光層を含む機能層と共通電極とをこの順に形成することにより、表示装置を製造可能である。積層膜のうちの少なくとも一部において2層以上を一括してパターニングするようにしたので、フォトマスク、フォトレジストなどの使用部材を減らし、工程数を削減することができる。よって、低コストかつ簡易なプロセスでの製造が可能となる。本発明の表示装置によれば、基板上にゲート電極を有すると共に、このゲート電極上にゲート絶縁膜を介して、半導体層と、ソースドレイン電極および画素電極のうちの少なくとも一方と、平坦化膜と、画素分離膜とを有する積層膜を設け、この積層膜が、それらの少なくとも一部に、2層以上を貫通する開口を有している。これにより、製造プロセスにおいて、フォトマスク、フォトレジストなどの使用部材を減らし、工程数を削減することができる。よって、低コストかつ簡易なプロセスでの製造が可能となる。以下、本発明の実施の形態について図面を参照して詳細に説明する。尚、説明は以下の順序で行う。1.第1の実施の形態駆動用基板形成工程において計5枚のフォトマスクを用いた例TFTのソースドレインを画素電極として利用2.第2の実施の形態駆動用基板形成工程において4枚のフォトマスクを用いた例TFTの半導体層を画素電極として利用3.第3の実施の形態駆動用基板形成工程において6枚のフォトマスクを用いた例4.第4の実施の形態駆動用基板形成工程において7枚のフォトマスクを用いた例5.適用例モジュール,電子機器の例<第1の実施の形態>[表示装置1Aの構成]図1は、本発明の第1の実施の形態に係る表示装置1Aの断面構造を表すものである。表示装置1Aは、例えばアクティブマトリクス型の有機ELディスプレイであり、マトリクス状に配列する複数の画素を有する。但し、図1には、1画素に対応する領域のみを示している。表示装置1Aは、駆動用基板11A上に、有機EL層を含む機能層20、共通電極21および保護層22を備え、保護層22上には封止基板23が図示しない接着層によって貼り合わせられている。機能層20において、後述の画素分離膜19の開口H4に対応する領域が発光部10Aとなっている。この表示装置1Aの発光方式は、いわゆるトップエミッション方式上面発光方式であってもよいし、ボトムエミッション方式下面発光方式であってもよい。駆動用基板11Aでは、画素毎に、基板11上に、画素駆動用のトランジスタ部10B、容量部10Cおよび配線コンタクト部10Dが設けられている。これらのトランジスタ部10B、容量部10Cおよび配線コンタクト部10Dの具体的な構成については後述する。機能層20は、有機EL層を含むものであり、駆動電流の印加によって発光を生じるものである。機能層20は、例えば基板11側から順に正孔注入層,正孔輸送層,有機EL層および電子輸送層いずれも図示せず等を積層したものである。有機EL層は、電界をかけることにより電子と正孔との再結合が起こり、光を発生するものである。この有機EL層の構成材料は、一般的な低分子または高分子有機材料であればよく、特に限定されない。また、例えば赤、緑、青の各色の発光層が画素毎に塗り分けられていてもよいし、白色発光層が基板全面にわたって設けられていてもよい。正孔注入層は、正孔注入効率を高めると共に、リークを防止するために設けられる。正孔輸送層は、有機EL層への正孔輸送効率を高めるためのものである。これらの有機EL層以外の層は必要に応じて設けられていればよい。共通電極21は、例えばカソードとして機能するものであり、金属導電膜により構成されている。例えば、表示装置1Aがボトムエミッション方式である場合には、反射性を有する金属膜、具体的には、アルミニウムAl,マグネシウムMg,カルシウムCaおよびナトリウムNaのうちの少なくとも1種からなる単体金属、またはこれらのうちの少なくとも1種を含む合金よりなる単層膜、あるいはそれらのうちの2種以上を積層した多層膜からなる。あるいは、表示装置1Aがトップエミッション方式である場合には、ITO等の透明導電膜が用いられる。この共通電極21は、アノード本実施の形態では、後述のソースドレイン電極層18と絶縁された状態で機能層20上に形成され、各画素に共通して設けられている。保護層22は、絶縁性材料または導電性材料のいずれにより構成されていてもよい。絶縁性材料としては、例えばアモルファスシリコンa-Si,アモルファス炭化シリコンa-SiC,アモルファス窒化シリコンa-Si1xNx、アモルファスカーボンa-C等が挙げられる。封止基板23は、例えば、石英、ガラス、金属箔、シリコンまたはプラスチックなどの板材である。但し、トップエミッション方式の場合には、ガラスやプラスチックなどの透明基板により構成され、また図示しないカラーフィルタや遮光膜などが設けられていてもよい。[駆動用基板11Aの詳細構成]駆動用基板11Aは、上述のように、トランジスタ部10B、容量部10Cおよび配線コンタクト部10Dを有している。本実施の形態では、詳細は後述するが、これらのトランジスタ部10B、容量部10Cおよび配線コンタクト部10Dが、基板11上に、フォトリソグラフィ技術を用いた薄膜形成プロセスによりパターン形成されている。基板11は、例えば、石英、ガラス、金属箔、シリコンまたはプラスチック等の板材からなる。但し、ボトムエミッション方式の場合には、ガラスやプラスチックなどの透明基板により構成されている。トランジスタ部10Bトランジスタ部10Bは、例えば後述の画素駆動回路50aにおけるサンプリング用トランジスタ5Aまたは駆動トランジスタ5Bに相当するものであり、逆スタガ構造を有するいわゆるボトムゲート型のTFTである。トランジスタ部10Bでは、基板11上に、ゲート電極12aが配設され、このゲート電極12a上には、ゲート絶縁膜13を間にして、半導体層14が設けられている。半導体層14上には、第1保護膜15、第2保護膜16および平坦化膜17がこの順に積層されている。これらの第1保護膜15、第2保護膜16および平坦化膜17には、平坦化膜17の表面から半導体層14の表面まで平坦化膜17、第2保護膜16および第1保護膜15を貫通するコンタクトホールH3開口が設けられ、平坦化膜17上には、そのコンタクトホールH3を埋め込むように、ソースドレイン電極層18ソースドレイン電極18aが形成されている。これらのうち、半導体層14、第1保護膜15、第2保護膜16、平坦化膜17、ソースドレイン電極層18および画素分離膜19からなる積層膜24が、本発明における積層膜の一具体例となっている。ゲート電極12aは、トランジスタ部10Bに印加されるゲート電圧Vgによって半導体層14中のキャリア密度を制御すると共に、電位を供給する配線としての機能を有するものである。このゲート電極12aは、例えばモリブデンMo,チタンTi,アルミニウムAl,銀Agおよび銅Cuのうちの1種からなる単体もしくは合金、もしくはこれらのうちの2種以上からなる積層膜である。具体的には、アルミニウムや銀などの低抵抗材料よりなる金属層をモリブデンまたはチタンにより挟み込んだ積層構造や、アルミニウムとネオジウムNdとの合金AlNd合金が挙げられる。このゲート電極12aは、あるいはITO酸化インジウム錫、AZOアルミニウムドープ酸化亜鉛およびGZOガリウムドープ酸化亜鉛等の透明導電膜から構成されていてもよい。ゲート絶縁膜13は、例えばシリコン酸化膜SiO2、シリコン窒化膜SiNおよびシリコン窒化酸化膜SiONのうちの1種よりなる単層膜、または2種以上よりなる積層膜である。半導体層14は、ゲート電圧の印加によりチャネルを形成するものであり、例えばインジウムIn,ガリウムGaおよび亜鉛Znのうちの少なくとも1種を含む酸化物半導体よりなる。このような酸化物半導体としては、例えば、酸化インジウムガリウム亜鉛IGZO,InGaZnOが挙げられる。この酸化物半導体膜14の厚みは、例えば20nm~100nmである。第1保護膜15は、例えばシリコン酸化膜、シリコン窒化膜およびシリコン窒化酸化膜のうちの1種よりなる単層膜、または2種以上よりなる積層膜である。この第1保護膜15は、半導体層14の損傷を防止する機能を有している。この第2保護膜15を設けることにより、半導体層14の特性を長期的に安定して保持することが可能となる。第2保護膜16は、例えば酸化アルミニウムAl2O3よりなり、半導体層14への外気例えば水素の混入を抑制する機能を有している。この第2保護膜16は、また、製造プロセスにおいて、酸素原子を貯蔵し、これを半導体層14へ供給する機能を有している。平坦化膜17は、例えばポリイミドまたはアクリル系樹脂よりなり、基板11の全面に渡って形成されている。但し、上述のように、この平坦化膜17と、第1保護膜15および第2保護膜16には、ソースドレイン電極層18と半導体層14との電気的接続を確保するためのコンタクトホールH3が設けられている。ソースドレイン電極層18は、上記ゲート電極12aにおいて列挙したものと同様の金属または透明導電膜により構成され、トランジスタ部10B、容量部10Cおよび配線コンタクト部10Dのそれぞれに、分断されて配設されている。本実施の形態では、トランジスタ部10Bに対応する領域に配置されたソースドレイン電極18aが、ソースまたはドレインとして機能すると共に、表示用の画素電極例えばアノード電極として機能するようになっている。即ち、ソースドレイン電極18aが、平坦化膜17上において、発光部10Aに対応する領域まで延在して設けられており、画素分離膜19の開口H4において、機能層20と接している。本実施の形態では、熱による変形を防ぐため、ソースドレイン電極18aの最表面はAlNd合金からなる金属膜が設けられていることが望ましい。容量部10C容量部10Cは、例えば後述の画素駆動回路50aにおける保持容量素子5Cとして機能するものである。この容量部10Cでは、基板11上に、電極層12bが配設され、この電極層12b上にゲート絶縁膜13を介して半導体層14が設けられている。電極層12bは、上記トランジスタ部10Bにおけるゲート電極12aと同層に、例えば同一工程においてパターン形成される電極であり、ゲート絶縁膜13および半導体層14は、トランジスタ部10Bから連続して形成されている。この半導体層14上には、第1保護膜15、第2保護膜16および平坦化膜17を貫通するコンタクトホールH2が設けられている。このコンタクトホールH2を埋め込むように少なくともコンタクトホールH2の底面を覆うように、ソースドレイン電極層18における容量部10Cに対応する部分電極層18bが形成されている。これにより、電極層18bおよび半導体層14と、電極層12bとの間にゲート絶縁膜13を挟み込んでなる容量素子が形成される。尚、この容量部10Cは、画素毎に設けられるが、各画素において容量形成領域の占有率画素の開口実質的な発光領域に対する占有率が約40以下となっていることが望ましい。配線コンタクト部10D配線コンタクト部10Dでは、基板11上において、電極層12bが、容量部10Bに対応する領域から延在して設けられている。配線コンタクト部10Dは、この電極層12b上に、ゲート絶縁膜13、第2保護膜16および平坦化膜17を貫通するコンタクトホールH1が設けられている。電極層12b上には、そのコンタクトホールH1を埋め込むように、ソースドレイン電極層18における配線コンタクト部10Dに対応する部分電極層18cが形成されている。上記のように、本実施の形態では、ソースドレイン電極層18が平坦化膜17上に設けられるが、このソースドレイン電極層18上には、ソースドレイン電極18aに対向して開口H4を有する画素分離膜19が形成されている。画素分離膜19は、例えばポリイミドまたはアクリル系樹脂などの感光性を有する樹脂材料により構成されている。[製造方法]上記のような表示装置1Aは、例えば次のようにして作製することができる。まず、駆動用基板11Aゲート電極12aおよび積層膜24を、フォトリソグラフィ技術を用いてパターン形成する。例えば、各膜材料を成膜した後、フォトレジストの塗布、プリベーク、フォトマスクを用いた露光、現像、ポストベーク、エッチングウェットまたはドライおよびフォトレジスト剥離等の各工程を経て、各膜のパターニングを行う。本実施の形態では、そのようなフォトリソグラフィプロセスにおいて使用するフォトマスクの枚数が計5枚となっている。詳細には、ゲート電極12a電極層12bのパターニング用として、1枚のフォトマスクM1を使用し、積層膜24半導体層14、第1保護膜15、第2保護膜16、平坦化膜17、ソースドレイン電極層18および画素分離膜19のパターニング用として計4枚のフォトマスクM2~M5を使用する。具体的には、以下のような手順で駆動用基板11Aを作製する。即ち、まず、基板11の全面に、上述したゲート電極材料を例えばスパッタ法により成膜した後、フォトリソグラフィ法により、図示しないフォトマスクM1を使用してパターニングを行う。具体的には、図2Aに示したように、基板11上の選択的な領域トランジスタ部10Bに対応する領域10B1にゲート電極12a、容量部10C,配線コンタクト部10Dに対応する領域10C1,10D1にわたって、電極層12bを一括して形成する。次いで、図2Bに示したように、ゲート電極12a,電極層12bを形成した基板11上の全面に渡って、例えばCVDChemicalVaporDeposition;化学気相成長法により、ゲート絶縁膜13を成膜する。この際、原料ガスとしては、ゲート絶縁膜13としてシリコン窒化膜を形成する場合には、シランSiH4、アンモニアNH3、窒素を含む混合ガスを用いる。あるいは、ゲート絶縁膜13としてシリコン酸化膜を形成する場合には、シランおよび一酸化二窒素N2Oを含む混合ガスを用いる。続いて、ゲート絶縁膜13上に、半導体層14を、例えばスパッタ法により成膜する。具体的には、半導体層14としてIGZOを用いる場合には、IGZOのセラミックをターゲットとした反応性スパッタを行う。この際、例えばDCスパッタ装置において、チャンバー内を所定の真空度となるまで排気した後、ターゲットおよび基板11を配置し、例えばアルゴンArと酸素O2の混合ガスを導入してプラズマ放電させる。続いて、半導体層14上に、例えばCVD法により上述した材料よりなる第1保護膜15を成膜する。次いで、図3Aに示したように、フォトリソグラフィ法により図示しないフォトマスクM2を使用して、第1保護膜15および半導体層14を一括してパターニングする。この際、配線コンタクト部10Dに対応する領域10D1において、ゲート絶縁膜13の表面を露出させる。即ち、領域10D1において、第1保護膜15と半導体層14とを貫通するコンタクトホールH1aを形成する。続いて、図3Bに示したように、上述した材料よりなる第2保護膜16を、例えばスパッタ法により基板11の全面にわたって成膜した後、続けて平坦化膜17を例えばスピンコート法またはスリットコート法により、基板11の全面にわたって塗布形成する。次いで、図4に示したように、フォトリソグラフィ法により図示しないフォトマスクM3を使用して、平坦化膜17をパターニングする。この際、トランジスタ部10Bに対応する領域10B1にはコンタクトホールH3bを、容量部10Cに対応する領域10C1にはコンタクトホールH2bを、それぞれ形成し、第2保護膜16の表面を露出させる。他方、平坦化膜17の配線コンタクト部10Dに対応する領域10D1にも、コンタクトホールH1b形成し、第2保護膜16の表面を露出させる。即ち、領域10B1,10C1,10D1において、次工程においてマスク開口として機能するコンタクトホールH1b,H2b,H3bを形成する。続いて、図5に示したように、パターニングした平坦化膜17をマスクとして、例えばドライエッチングを行うことにより、領域10B1,10C1では、第2保護膜16および第1保護膜15の選択的な領域を一括除去し、半導体層14の表面を露出させる。これにより、平坦化膜17、第2保護膜16および第1保護膜15を貫通するコンタクトホールH2,H3がそれぞれ形成される。一方、領域10D1では、第2保護膜16およびゲート絶縁膜13の選択的な領域を一括除去し、電極層12bの表面を露出させる。これにより、平坦化膜17、第2保護膜16およびゲート絶縁膜13を貫通するコンタクトホールH1が形成される。尚、この際のエッチング選択性としては、例えば、半導体層14と第1保護膜15との間において20以上、電極層12bとゲート絶縁膜13との間において3以上であることが望ましい。次いで、コンタクトホールH1~H3形成後の平坦化膜17上の全面にわたって、かつコンタクトホールH1~H3の底面を覆うように、例えばスパッタ法により上述した材料を堆積させることにより、ソースドレイン電極層18を成膜する。この後、図6に示したように、フォトリソグラフィ法により図示しないフォトマスクM4を使用して、ソースドレイン電極層18を、パターニングする。具体的には、ソースドレイン電極層18を、領域10B1,10C1,10D1毎に分離すると共に、所望の形状となるように成形する。これにより、トランジスタ部10B、容量部10Cおよび配線コンタクト部10Dがそれぞれ基板1上に形成される。続いて、ソースドレイン電極層18上に、基板11の全面にわたって、上述した材料よりなる画素分離膜19を例えばコート法により成膜する。この後、図7に示したように、フォトリソグラフィ法により図示しないフォトマスクM5を使用して、画素分離膜19をパターニングする。具体的には、発光部10Aに対応する領域10A1アノード電極として機能するソースドレイン電極18aに対向する領域に開口H4を形成する。このようにして、駆動用基板11Aを作製する。この後、駆動用基板11A上に機能層20を例えば真空蒸着法により成膜した後、上述した材料よりなる共通電極21を例えばスパッタ法により成膜する。続いて、保護層22を成膜した後、この保護層22上に封止基板23を貼り合わせることにより、図1に示した表示装置1Aを完成する。[作用、効果]表示装置1Aでは、R,G,Bの各画素に、各色の映像信号に応じた駆動電流が印加されると、アノードとしてのソースドレイン電極層18およびカソードとしての共通電極21を通じて、機能層20に電子および正孔が注入される。これらの電子および正孔は、機能層20に含まれる有機EL層においてそれぞれ再結合され、発光光を生じる。このようにして、表示装置1Aでは、R,G,Bのフルカラーの映像表示がなされる。本実施の形態では、このような表示装置1A駆動用基板11Aの製造プロセスにおいて、基板11上にゲート電極12a,電極層12bを形成した後、このゲート電極12a上に、ゲート絶縁膜13を介して、半導体層14、第1保護膜15、第2保護膜16、平坦化膜17、ソースドレイン電極層18および画素分離膜19を有する積層膜24を、フォトリソグラフィ技術を用いて形成する。この後、有機EL層を含む機能層20と共通電極21とをこの順に形成する。積層膜24の形成工程において、積層膜24のうちの少なくとも一部において2層以上を一括してパターニングする。ここでは、例えばフォトマスクM2を用いて、第1保護膜15および半導体層14を一括パターニングしている。また、パターニング後の平坦化膜17をマスクとして、領域10B1,10C1では第2保護膜16および第1保護膜15を、領域10D1では、第2保護膜16およびゲート絶縁膜13を、それぞれ一括パターニングし、コンタクトホールH1~H3を形成する。また、この一括パターニングにより形成したコンタクトホールH3を利用して、ソースドレイン電極層18を平坦化膜17上に成膜することにより、ソースドレイン電極層18をアノード電極として利用することができる。他方、コンタクトホールH2,H3を利用して、画素駆動に必要な容量部10Bや配線コンタクト部10Cを、トランジスタ部10Bの成膜工程と同工程において形成することができる。ここで、図8~13に、本実施の形態の比較例として、フォトリソグラフィプロセスにおいて9枚のフォトマスクを使用した駆動用基板の作製方法について工程順に示す。即ち、比較例では、ゲート電極形成の際に1枚のフォトマスクを使用し、半導体層から画素分離膜を形成するまでの工程において、計8枚のフォトマスクを使用する。具体的には、基板101上の選択的な領域に、図示しないフォトマスクM101を用いてゲート電極102a,電極層102bを形成した後、ゲート絶縁膜103、半導体層104および第1保護膜105を順次成膜する。この後、図8Aに示したように、図示しないフォトマスクM102を用いて第1保護膜105を島状にパターニングした後、続いて、図8Bに示したように、図示しないフォトマスクM103を用いて半導体層104を島状にパターニングする。続いて、図9Aに示したように、図示しないフォトマスクM104を用いてゲート絶縁膜103をパターニングした後、続いて、ソースドレイン電極106を成膜した後、図9Bに示したように、図示しないフォトマスクM105を用いてソースドレイン電極106をパターニングする。次いで、第2保護膜107を成膜した後、図10に示したように、図示しないフォトマスクM106を用いて第2保護膜107をパターニングする。続いて、基板全面にわたって平坦化膜108を成膜した後、図11に示したように、図示しないフォトマスクM107を用いて平坦化膜108をパターニングし、ソースドレイン電極106に通じるコンタクトホールH101を形成する。続いて、このコンタクトホールH101を埋め込むように、アノード電極109を成膜した後、図12に示したように、図示しないフォトマスクM108を用いてアノード電極109をパターニングする。最後に、基板全面にわたって画素分離膜110を成膜した後、図13に示したように、図示しないフォトマスクM109を用いて画素分離膜110をパターニングし、発光領域を区画する開口H102を形成する。上記比較例では、駆動用基板を作製する際には、各膜毎にフォトリソグラフィ法によるパターニングを行うため、フォトマスク枚数が9枚と多くなり、フォトレジストなどの使用材料も増え、コスト高となる。また、成膜工程数も増加してしまう。これに対し、本実施の形態では、積層膜24における各層の構成や順序を工夫することにより、フォトリソグラフィを用いたパターニング回数を少なくすることができる。図14に、本実施の形態で説明したように、5枚のフォトマスクを用いて作製した駆動用基板11Aにおけるトランジスタ部10Bにおける電圧電流特性ゲート電圧Vgと駆動電流Idとの関係について示す。このように、ソースドレイン電極層18および平坦化層17などの積層順序を入れ替えて形成した場合であっても、半導体層14上に第1保護膜15および第2保護膜16を有する構造エッチストッパ層を有する構造であるため、信頼性の高いTFTが形成できている。以上説明したように、本実施の形態では、積層膜24の形成工程において、積層膜24のうちの少なくとも2層以上を一括してパターニングする。ここでは、例えばフォトマスクM2を用いて、第1保護膜15および半導体層14を一括パターニングしている。また、平坦化膜17をマスクとしてエッチングを行うことにより、領域10B1,10C1,10D1に、コンタクトホールH1~H3を一括形成する。これにより、製造プロセスにおいて、フォトマスク、フォトレジストなどの使用部材を減らし、工程数を削減することができる。よって、低コストかつ簡易なプロセスでの製造が可能となる。<第2の実施の形態>次に、本発明の第2の実施の形態に係る表示装置表示装置1Bについて説明する。以下では、上記第1の実施の形態に係る表示装置1Aと同様の構成要素については同一の符号を付し、適宜説明を省略する。[表示装置1Bの構成]図15は、表示装置1Bの断面構造を表すものである。表示装置1Bは、上記第1の実施の形態の表示装置1Aと同様、アクティブマトリクス型の有機ELディスプレイであり、駆動用基板11B上に、機能層20、共通電極21、保護層22および封止基板23が設けられている。また、機能層20において、後述の画素分離膜19Aの開口H4に対応する領域が発光部30Aとなっている。本実施の形態においても、駆動用基板11Bでは、画素毎に、基板11上に、画素駆動用のトランジスタ部10B、容量部10Cおよび配線コンタクト部10Dが設けられている。また、これらのトランジスタ部10B、容量部10Cおよび配線コンタクト部10Dが、基板11上に、フォトリソグラフィ技術を用いた薄膜形成プロセスによりパターン形成されている。また、積層膜24において、トランジスタ部10B,容量部10Cには、平坦化膜17A、第2保護膜16および第1保護膜15を貫通するコンタクトホールH3,H2が設けられ、配線コンタクト部10Dには、平坦化膜17A、第2保護膜16およびゲート絶縁膜13を貫通するコンタクトホールH1が設けられている。また、ソースドレイン電極層18が、平坦化膜17A上において、これらのコンタクトホールH1~H3を埋め込むように形成された構造を有している。但し、本実施の形態では、発光部30Aに対応する領域において、半導体層14の一部14aが平坦化膜17Aおよび画素分離膜19Aから露出しており、この露出した半導体層14上に機能層20が接して設けられている。即ち、本実施の形態では、半導体層14の領域14aが、表示用の画素電極例えばアノード電極として機能するようになっている。領域14aには、低抵抗化処理が施されたものであり、これにより、画素電極として適した抵抗値を示すようになっている。尚、ソースドレイン電極層18は、上記第1の実施の形態と同様、トランジスタ部10B、容量部10Cおよび配線コンタクト部10Dのそれぞれに、分断されて配設されるが、本実施の形態では、発光部30Aに対応する領域において後述のパターニング工程により除去されている。また、表示装置1Bにおける発光方式は、上記第1の実施の形態と同様、トップエミッション方式であってもよいし、ボトムエミッション方式であってもよい。但し、トップエミッション方式の場合には、反射電極としては、ゲート電極12a電極層12bを利用する。この場合、ゲート電極12aとしては、AlNd合金を積層するとよい。あるいは、ボトムエミッション方式の場合には、ゲート電極12a電極層12bをできるだけ発光部30Aから回避した画素設計とするのがよい。尚、ボトムエミッション方式の場合、酸化物半導体の有する透明性を活用することができ、基板11の下方から問題なく発光光を取り出すことができる。[製造方法]上記のような表示装置1Bは、例えば次のようにして作製することができる。まず、駆動用基板11Bゲート電極12aおよび積層膜24を、上述のようなフォトリソグラフィ技術を用いてパターン形成する。但し、本実施の形態では、そのようなフォトリソグラフィプロセスにおいて使用するフォトマスクの枚数が計4枚となっている。詳細には、ゲート電極12a電極層12bのパターニング用として、1枚のフォトマスクM1を使用し、積層膜24半導体層14、第1保護膜15、第2保護膜16、平坦化膜17A、ソースドレイン電極層18および画素分離膜19Aのパターニング用として計3枚のフォトマスクM2,M3A,M4Aを使用する。具体的には、以下のような手順で駆動用基板11Bを作製する。即ち、まず、上記第1の実施の形態と同様にして、フォトリソグラフィ法により、図示しないフォトマスクM1を使用してゲート電極12a電極層12bをパターン形成する。続いて、上記第1の実施の形態と同様にして、ゲート絶縁膜13、半導体層14、第1保護膜15を順に成膜する。この後、上記第1の実施の形態と同様にして、フォトリソグラフィ法により図示しないフォトマスクM2を使用して、第1保護膜15および半導体層14を一括パターニングすることにより、領域10D1に、コンタクトホールH1aを形成する。続いて、上記第1の実施の形態と同様にして、第2保護膜16および平坦化膜17Aを基板11の全面にわたって塗布形成する。この後、図16に示したように、フォトリソグラフィ法により図示しないフォトマスクM3Aを使用して、平坦化膜17Aをパターニングする。この際、上記第1の実施の形態と同様トランジスタ部10Bに対応する領域10B1にはコンタクトホールH3bを形成し、第2保護膜16の表面を露出させる。また、平坦化膜17Aの配線コンタクト部10Dに対応する領域10D1にも、コンタクトホールH1bを形成し、第2保護膜16の表面を露出させる。他方、容量部10Cに対応する領域10C1および発光部30Aに対応する領域30A1に渡って、コンタクトホールH5bを形成する。即ち、領域10B1,10C1,10D1,30A1において、次工程においてマスク開口として機能するコンタクトホールH1b,H5b,H3bを形成する。続いて、図17に示したように、パターニングした平坦化膜17Aをマスクとして、例えばドライエッチングを行うことにより、領域10B1,10C1,30A1では、第2保護膜16および第1保護膜15の選択的な領域を一括除去し、半導体層14の表面を露出させる。これにより、平坦化膜17A、第2保護膜16および第1保護膜15を貫通するコンタクトホールH3,H5がそれぞれ形成される。一方、領域10D1には、上記第1の実施の形態と同様、第2保護膜16およびゲート絶縁膜13を貫通するコンタクトホールH1が形成される。次いで、図18に示したように、コンタクトホールH1,H3,H5形成後の平坦化膜17A上の全面にわたって、かつコンタクトホールH1,H3,H5の底面を覆うように、例えばスパッタ法により上述した材料を堆積させることにより、ソースドレイン電極層18を成膜する。続いて、このソースドレイン電極層18上に、基板11の全面にわたって、上述した材料よりなる画素分離膜19Aを例えばコート法により成膜する。続いて、図19に示したように、フォトリソグラフィ法により図示しないフォトマスクM4Aを使用して、画素分離膜19Aをパターニングする。具体的には、発光部30A1に対応する領域30A1に開口H4を形成すると共に、領域10B1に分離溝H6a、領域10C1と領域10D1との間に分離溝H6bを形成する。続いて、図20に示したように、パターニングした画素分離膜19Aをマスクとして、例えばウェットエッチングを行うことにより、ソースドレイン電極層18における開口H4に対応する領域30A1と、分離溝H6a,H6bにそれぞれ対応する領域とを選択的に除去する。即ち、領域30A1において半導体層14が露出すると共に、ソースドレイン電極層18が所定箇所で分断される。これにより、トランジスタ部10B、容量部10Cおよび配線コンタクト部10Dがそれぞれ基板11上に形成される。尚、このような画素分離膜19Aをマスクとして用いたソースドレイン電極層18のパターニング後には、画素分離膜19Aの分離溝H6a,H6b付近の領域では、エッチングの影響を受けて、いわゆるオーバーハング形状図20中に拡大して示したように、ソースドレイン電極18aの端部に覆い被さるような形状e1となる。このようなオーバーハング形状は、そのまま残すようにしてもよく、この場合、機能層20蒸着時における、画素間リークが発生しにくくなる。あるいは、ソースドレイン電極層18のパターニング後、画素分離膜19Aをリフローすることにより、分離溝H6a,H6bを埋め込むように画素分離膜19Aを平坦化膜17上へ密着させる。これにより、有機材料劣化発光層のカバレッジ異常に起因するアノードおよびカソード間の短絡も含むの要因となる電極端を絶縁材料で覆うことができ、信頼性が向上する。ここでは、このようなリフローを行った場合を例に挙げている。続いて、図21に示したように、露出した半導体層14の一部を低抵抗化する処理を施す。具体的には、反応ガスとして、Ar,H2またはNH3を用いたプラズマ処理により、例えばシート抵抗値が5kΩ/sq.以下となるまで低抵抗化することが望ましい。ここで、図22に、Arプラズマ処理を施した場合の処理時間とシート抵抗値との関係を示す。このように、1E3[kΩ/sq.]まで、低抵抗化がなされた。これにより、半導体層14の露出部分14aをアノード電極として機能させることが可能となる。このようにして、駆動基板11Bを作製する。この後、駆動用基板11B上に、上記第1の実施の形態と同様、機能層20、共通電極21および保護層22を順に成膜した後、この保護層22上に封止基板23を貼り合わせることにより、図15に示した表示装置1Bを完成する。[作用、効果]上述のように、本実施の形態では、表示装置1B駆動用基板11Bの製造プロセスにおいて、基板11上にゲート電極12a,電極層12bを形成した後、このゲート電極12a上に、ゲート絶縁膜13を介して、半導体層14、第1保護膜15、第2保護膜16、平坦化膜17A、ソースドレイン電極層18および画素分離膜19を有する積層膜24を、フォトリソグラフィ技術を用いて形成する。この後、有機EL層を含む機能層20と共通電極21とをこの順に形成する。積層膜24の形成工程において、積層膜24のうちの少なくとも一部において2層以上を一括してパターニングする。ここでは、例えば、上記第1の実施の形態と同様、フォトマスクM2を用いて、第1保護膜15および半導体層14を一括パターニングする。また、パターニング後の平坦化膜17Aをマスクとして、領域10B1,30A1,10C1では、第2保護膜16および第1保護膜15を、領域10D1では、第2保護膜16およびゲート絶縁膜13を、それぞれ一括パターニングし、コンタクトホールH1,H3,H5を形成する。また、この一括パターニングにより形成したコンタクトホールH5において、半導体層14の一部を露出させ、この露出部分に低抵抗化処理を施すことにより、半導体層14の一部14aをアノード電極として利用することができる。更に、コンタクトホールH5の一部およびコンタクトホールH3を利用して、画素駆動に必要な容量部10Bや配線コンタクト部10Cを、トランジスタ部10Bの成膜工程と同工程において形成することができる。即ち、本実施の形態においても、積層膜24における各層の構成や順序を工夫することにより、上述の比較例に比べ、フォトリソグラフィを用いたパターニング回数を少なくすることができる。これにより、フォトマスク、フォトレジストなどの使用部材を減らし、工程数を削減することができる。よって、低コストかつ簡易なプロセスでの製造が可能となる。<第3の実施の形態>次に、本発明の第3の実施の形態に係る表示装置表示装置1Cについて説明する。以下では、上記第1の実施の形態に係る表示装置1Aと同様の構成要素については同一の符号を付し、適宜説明を省略する。[表示装置1Cの構成]図23は、表示装置1Cの断面構造を表すものである。表示装置1Cは、上記第1の実施の形態の表示装置1Aと同様、アクティブマトリクス型の有機ELディスプレイであり、駆動用基板11C上に、機能層20、共通電極21、保護層22および封止基板23が設けられたものである。また、機能層20において、画素分離膜19の開口H4に対応する領域が発光部31Aとなっている。表示装置1Cにおける発光方式は、上記第1の実施の形態と同様、トップエミッション方式であってもよいし、ボトムエミッション方式であってもよい。本実施の形態においても、駆動用基板11Cでは、画素毎に、基板11上に、画素駆動用のトランジスタ部10Bおよび容量部10Cが設けられている。また、これらのトランジスタ部10Bおよび容量部10Cが、基板11上に、フォトリソグラフィ技術を用いた薄膜形成プロセスによりパターン形成されている。尚、ここでは、配線コンタクト部を図示していないが、後述の平坦化膜17Bをマスクとしたエッチングの際に電極層12bの表面までエッチングしてコンタクトホールを設け、このコンタクトホールを埋め込むように、アノード電極25を形成することにより、配線コンタクト部を形成可能である。但し、本実施の形態では、積層膜24において、第1保護膜15上に、ソースドレイン電極層18eおよび第2保護膜16がこの順に設けられており、この第2保護膜16上に平坦化膜17Bが形成された構造を有している。また、この平坦化膜17B上には、ソースドレイン電極層18eと電気的に接続されたアノード電極25が別途配設されている。このアノード電極25上に画素分離膜19の開口H4が形成されている。[製造方法]上記のような表示装置1Cは、例えば次のようにして作製することができる。まず、駆動用基板11Cゲート電極12aおよび積層膜24を、上述のようなフォトリソグラフィ技術を用いてパターン形成する。但し、本実施の形態では、そのようなフォトリソグラフィプロセスにおいて使用するフォトマスクの枚数が計6枚となっている。詳細には、ゲート電極12a電極層12bのパターニング用として、1枚のフォトマスクM1を使用し、積層膜24半導体層14、第1保護膜15、ソースドレイン電極層18e、第2保護膜16、平坦化膜17B、アノード電極25および画素分離膜19のパターニング用として計5枚のフォトマスクM2B~M6Bを使用する。具体的には、以下のような手順で駆動用基板11Cを作製する。即ち、まず、上記第1の実施の形態と同様にして、フォトリソグラフィ法により、図示しないフォトマスクM1を使用してゲート電極12a電極層12bをパターン形成する。続いて、上記第1の実施の形態と同様にして、ゲート絶縁膜13、半導体層14、第1保護膜15を順に成膜する。この後、図24Aに示したように、フォトリソグラフィ法により図示しないフォトマスクM2Bを使用して、第1保護膜15をパターニングする。続いて、ソースドレイン電極層18eを成膜した後、図24Bに示したように、図示しないフォトマスクM3Bを用いて、ソースドレイン電極層18eおよび半導体層14を一括してパターニングし、電極層12bに対応する領域に、貫通孔H7aを形成する。この後、図25に示したように、基板全面にわたって第2保護膜16および平坦化膜17Bを上述した手法により順に成膜する。続いて、図26に示したように、図示しないフォトマスクM4Bを用いて平坦化膜17Bをパターニングし、次工程においてマスク開口となるコンタクトホールH8aを形成する。次いで、図27に示したように、パターニングした平坦化膜17Bをマスクとして、第2保護膜16をエッチングする。これにより、ソースドレイン電極層18eの表面を露出させ、アノード電極25との電気的接続を確保するためのコンタクトホールH8を形成する。続いて、形成したコンタクトホールH8を埋め込むように、アノード電極25を成膜した後、図28に示したように、図示しないフォトマスクM5Bを用いてアノード電極25をパターニングする。この後、基板全面にわたって画素分離膜19を成膜した後、図29に示したように、図示しないフォトマスクM6Bを用いて画素分離膜19をパターニングし、発光領域を区画する開口H4を形成する。このようにして駆動用基板11Cを作製する。この後、上記第1の実施の形態と同様にして、駆動用基板11C上に機能層20、共通電極21および保護層22を順に成膜した後、この保護層22上に封止基板23を貼り合わせることにより、図23に示した表示装置1Cを完成する。[作用、効果]上述のように、本実施の形態では、表示装置1C駆動用基板11Cの製造プロセスにおいて、基板11上にゲート電極12a,電極層12bを形成した後、このゲート電極12a上に、ゲート絶縁膜13を介して、半導体層14、第1保護膜15、ソースドレイン電極層18e、第2保護膜16、平坦化膜17B、アノード電極25および画素分離膜19を有する積層膜24を、フォトリソグラフィ技術を用いて形成する。この後、有機EL層を含む機能層20と共通電極21とをこの順に形成する。積層膜24の形成工程では、少なくとも一部において2層以上を一括してパターニングする。ここでは、例えば、フォトマスクM3Bを用いて、ソースドレイン電極層18eおよび半導体層14を一括パターニングするソースドレイン電極層18eおよび半導体層14を貫通する貫通孔H7aを形成する。即ち、本実施の形態においても、積層膜24における各層の構成や順序を工夫することにより、上述の比較例に比べ、フォトリソグラフィを用いたパターニング回数を少なくすることができる。これにより、フォトマスク、フォトレジストなどの使用部材を減らし、工程数を削減することができる。よって、低コストかつ簡易なプロセスでの製造が可能となる。<第4の実施の形態>次に、本発明の第4の実施の形態に係る表示装置表示装置1Dについて説明する。以下では、上記第1,第3の実施の形態に係る表示装置1A,1Cと同様の構成要素については同一の符号を付し、適宜説明を省略する。[表示装置1Dの構成]図30は、表示装置1Dの断面構造を表すものである。表示装置1Dは、上記第1の実施の形態の表示装置1Aと同様、アクティブマトリクス型の有機ELディスプレイであり、駆動用基板11D上に、機能層20、共通電極21、保護層22および封止基板23が設けられたものである。また、機能層20において、画素分離膜19の開口H4に対応する領域が発光部31Aとなっている。表示装置1Dにおける発光方式は、上記第1の実施の形態と同様、トップエミッション方式であってもよいし、ボトムエミッション方式であってもよい。本実施の形態においても、画素毎に、基板11上に、画素駆動用のトランジスタ部10B、容量部10Cおよび配線コンタクト部10Dが設けられている。また、これらのトランジスタ部10B、容量部10Cおよび配線コンタクト部10Dが、基板11上に、フォトリソグラフィ技術を用いた薄膜形成プロセスによりパターン形成されている。但し、本実施の形態では、積層膜24において、半導体層14上に、2層の第1保護膜15a,15bが設けられ、第1保護膜15b上にソースドレイン電極層18eおよび第2保護膜16がこの順に設けられている。この第2保護膜16上には、平坦化膜17Bが形成されており、平坦化膜17B上には、ソースドレイン電極層18eと電気的に接続されたアノード電極25が別途配設されている。このアノード電極25上に画素分離膜19の開口H4が形成されている。第1保護膜15a,15bは、上記第1の実施の形態における第1保護膜15と同様、シリコン酸化物等により構成されている。[製造方法]上記のような表示装置1Dは、例えば次のようにして作製することができる。まず、駆動用基板11Dゲート電極12aおよび積層膜24を、上述のようなフォトリソグラフィ技術を用いてパターン形成する。但し、本実施の形態では、そのようなフォトリソグラフィプロセスにおいて使用するフォトマスクの枚数が計7枚となっている。詳細には、ゲート電極12a電極層12bのパターニング用として、1枚のフォトマスクM1を使用し、積層膜24半導体層14、第1保護膜15a,15b、ソースドレイン電極層18e、第2保護膜16、平坦化膜17B、アノード電極25および画素分離膜19のパターニング用として計6枚のフォトマスクM2C~M7Cを使用する。具体的には、以下のような手順で駆動用基板11Dを作製する。即ち、まず、上記第1の実施の形態と同様にして、フォトリソグラフィ法により、図示しないフォトマスクM1を使用してゲート電極12a電極層12bをパターン形成する。続いて、上記第1の実施の形態と同様にして、ゲート絶縁膜13および半導体層14を順に成膜する。この後、第1保護膜15aを例えばCVD法により成膜した後、図31Aに示したように、フォトリソグラフィ法により図示しないフォトマスクM2Cを使用して、第1保護膜15aおよび半導体層14を一括してパターニングする。これにより、配線コンタクト部10Dに対応する領域10D1に、コンタクトホールH1aを形成する。次いで、図31Bに示したように、基板全面にわたって第1保護膜15bを例えばCVD法により成膜する。この後、図32Aに示したように、図示しないフォトマスクM3Cを用いて、第1保護膜15a,15bを一括してパターニングする。この際、領域10D1では、第1保護膜15bとゲート絶縁膜13とを一括してパターニングし、貫通孔H1cを形成する。続いて、ソースドレイン電極層18eを成膜した後、図32Bに示したように、図示しないフォトマスクM4Cを用いて、ソースドレイン電極層18eをパターニングして、領域10B1,10C1,10D1毎に分断することにより、トランジスタ部10B、容量部10Cおよび配線コンタクト部10Dが形成される。この後、図33に示したように、基板全面にわたって第2保護膜16および平坦化膜17Bを上述した手法により順に成膜する。続いて、図34に示したように、図示しないフォトマスクM5Cを用いて平坦化膜17Bをパターニングし、次工程においてマスク開口となるコンタクトホールH8aを形成する。次いで、図35に示したように、パターニングした平坦化膜17Bをマスクとして、第2保護膜16をエッチングする。これにより、ソースドレイン電極層18eの表面を露出させ、アノード電極25との電気的接続を確保するためのコンタクトホールH8を形成する。続いて、形成したコンタクトホールH8を埋め込むように、アノード電極25を成膜した後、図36に示したように、図示しないフォトマスクM6Cを用いてアノード電極25をパターニングする。この後、基板全面にわたって画素分離膜19を成膜した後、図37に示したように、図示しないフォトマスクM7Cを用いて画素分離膜19をパターニングし、発光領域を区画する開口H4を形成する。このようにして駆動用基板11Dを作製する。この後、上記第1の実施の形態と同様にして、駆動用基板11D上に機能層20、共通電極21および保護層22を順に成膜した後、この保護層22上に封止基板23を貼り合わせることにより、図30に示した表示装置1Dを完成する。[作用、効果]上述のように、本実施の形態では、表示装置1D駆動用基板11Dの製造プロセスにおいて、基板11上にゲート電極12a,電極層12bを形成した後、このゲート電極12a上に、ゲート絶縁膜13を介して、半導体層14、第1保護膜15a,15b、ソースドレイン電極層18e、第2保護膜16、平坦化膜17B、アノード電極25および画素分離膜19を有する積層膜24を、フォトリソグラフィ技術を用いて形成する。この後、有機EL層を含む機能層20と共通電極21とをこの順に形成する。積層膜24の形成工程では、少なくとも一部において2層以上を一括してパターニングする。ここでは、例えば、フォトマスクM2Cを用いて、第1保護膜15aおよび半導体層14を一括パターニングする。これにより、領域10D1において、第1保護膜15aおよび半導体層14を貫通するコンタクトホールH1aを形成する。また、この後、フォトマスクM3Cを用いて、領域10D1において、第1保護膜15bとゲート絶縁膜13とを一括パターニングすることにより、コンタクトホールH1cを形成する。即ち、本実施の形態においても、積層膜24における各層の構成や順序を工夫することにより、上述の比較例に比べ、フォトリソグラフィを用いたパターニング回数を少なくすることができる。これにより、フォトマスク、フォトレジストなどの使用部材を減らし、工程数を削減することができる。よって、低コストかつ簡易なプロセスでの製造が可能となる。[表示装置の構成、画素回路構成]次に、上記第1~第4の実施の形態に係る表示装置1A~1D以下、単に表示装置というの全体構成および画素回路構成について説明する。図38は、有機ELディスプレイとして用いられる表示装置の周辺回路を含む全体構成を表すものである。このように、例えば基板11上には、有機EL素子を含む複数の画素PXLCがマトリクス状に配置されてなる表示領域50が形成され、この表示領域50の周辺に、信号線駆動回路としての水平セレクタHSEL51と、走査線駆動回路としてのライトスキャナWSCN52と、電源線駆動回路としての電源スキャナDSCN53とが設けられている。表示領域50において、列方向には複数整数n個の信号線DTL1~DTLnが配置され、行方向には、複数整数m個の走査線WSL1~WSLmおよび電源線DSL1~DSLmがそれぞれ配置されている。また、各信号線DTLと各走査線WSLとの交差点に、各画素PXLCR、G、Bに対応する画素のいずれか1つが設けられている。各信号線DTLは水平セレクタ51に接続され、この水平セレクタ51から各信号線DTLへ映像信号が供給されるようになっている。各走査線WSLはライトスキャナ52に接続され、このライトスキャナ52から各走査線WSLへ走査信号選択パルスが供給されるようになっている。各電源線DSLは電源スキャナ53に接続され、この電源スキャナ53から各電源線DSLへ電源信号制御パルスが供給されるようになっている。図39は、画素PXLCにおける具体的な回路構成例を表したものである。各画素PXLCは、有機EL素子5Dを含む画素回路50aを有している。この画素回路50aは、サンプリング用トランジスタ5Aおよび駆動用トランジスタ5Bと、保持容量素子5Cと、有機EL素子5Dとを有するアクティブ型の駆動回路である。これらのうち、トランジスタ5Aまたはトランジスタ5Bが、上記実施の形態等のトランジスタ部10Bに相当し、保持容量素子5Cが、上記実施の形態等の容量部10Cに相当する。サンプリング用トランジスタ5Aは、そのゲートが対応する走査線WSLに接続され、そのソースおよびドレインのうちの一方が対応する信号線DTLに接続され、他方が駆動用トランジスタ5Bのゲートに接続されている。駆動用トランジスタ5Bは、そのドレインが対応する電源線DSLに接続され、ソースが有機EL素子5Dのアノードに接続されている。また、この有機EL素子5Dのカソードは、接地配線5Hに接続されている。なお、この接地配線5Hは、全ての画素PXLCに対して共通に配線されている。保持容量素子5Cは、駆動用トランジスタ5Bのソースとゲートとの間に配置されている。サンプリング用トランジスタ5Aは、走査線WSLから供給される走査信号選択パルスに応じて導通することにより、信号線DTLから供給される映像信号の信号電位をサンプリングし、保持容量素子5Cに保持するものである。駆動用トランジスタ5Bは、所定の第1電位図示せずに設定された電源線DSLから電流の供給を受け、保持容量素子5Cに保持された信号電位に応じて、駆動電流を有機EL素子5Dへ供給するものである。有機EL素子5Dは、この駆動用トランジスタ5Bから供給された駆動電流により、映像信号の信号電位に応じた輝度で発光するようになっている。このような回路構成では、走査線WSLから供給される走査信号選択パルスに応じてサンプリング用トランジスタ5Aが導通することにより、信号線DTLから供給された映像信号の信号電位がサンプリングされ、保持容量素子5Cに保持される。また、上記第1電位に設定された電源線DSLから駆動用トランジスタ5Bへ電流が供給され、保持容量素子5Cに保持された信号電位に応じて、駆動電流が有機EL素子5D赤色、緑色および青色の各有機EL素子へ供給される。そして、各有機EL素子5Dは、供給された駆動電流により、映像信号の信号電位に応じた輝度で発光する。これにより、表示装置において、映像信号に基づく映像表示がなされる。<適用例>以下、上記のような表示装置表示装置1A~1Dの電子機器への適用例について説明する。電子機器としては、例えばテレビジョン装置,デジタルカメラ,ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置あるいはビデオカメラ等が挙げられる。言い換えると、上記表示装置は、外部から入力された映像信号あるいは内部で生成した映像信号を、画像あるいは映像として表示するあらゆる分野の電子機器に適用することが可能である。モジュール上記表示装置は、例えば図40に示したようなモジュールとして、後述の適用例1~5などの種々の電子機器に組み込まれる。このモジュールは、例えば、基板11の一辺に、封止用基板60から露出した領域210を設け、この露出した領域210に、水平セレクタ51、ライトスキャナ52および電源スキャナ53の配線を延長して外部接続端子図示せずを形成したものである。この外部接続端子には、信号の入出力のためのフレキシブルプリント配線基板FPC;FlexiblePrintedCircuit220が設けられていてもよい。適用例1図41は、テレビジョン装置の外観を表したものである。このテレビジョン装置は、例えば、フロントパネル310およびフィルターガラス320を含む映像表示画面部300を有しており、この映像表示画面部300が上記表示装置に相当する。適用例2図42は、デジタルカメラの外観を表したものである。このデジタルカメラは、例えば、フラッシュ用の発光部410、表示部420、メニュースイッチ430およびシャッターボタン440を有しており、この表示部420が上記表示装置に相当する。適用例3図43は、ノート型パーソナルコンピュータの外観を表したものである。このノート型パーソナルコンピュータは、例えば、本体510,文字等の入力操作のためのキーボード520および画像を表示する表示部530を有しており、この表示部530が上記表示装置に相当する。適用例4図44は、ビデオカメラの外観を表したものである。このビデオカメラは、例えば、本体部610,この本体部610の前方側面に設けられた被写体撮影用のレンズ620,撮影時のスタート/ストップスイッチ630および表示部640を有している。この表示部640が上記表示装置に相当する。適用例5図45は、携帯電話機の外観を表したものである。この携帯電話機は、例えば上側筐体710と下側筐体720とを連結部ヒンジ部730で連結したものであり、ディスプレイ740,サブディスプレイ750,ピクチャーライト760およびカメラ770を有している。そして、これらのうちのディスプレイ740またはサブディスプレイ750が、上記表示装置に相当する。以上、実施の形態を挙げて本発明を説明したが、本発明はこれらの実施の形態に限定されず、種々の変形が可能である。例えば、上記実施の形態では、ボトムゲート構造のTFTにおいて、第1保護膜15を有する構造を例に挙げて説明したが、この第1保護膜15は必ずしも設けられていなくともよい。また、上記実施の形態では、駆動用基板をパターニング形成する際、4~7枚のフォトマスク積層膜24の形成工程では3~6枚のフォトマスクを使用する場合を例に挙げたが、マスク枚数は8枚積層膜24の形成工程におけるマスク枚数が7枚であってもよい。例えば、図8~13に示した比較例に係る製造プロセスにおいて、平坦化膜をマスクとして利用して保護膜107をエッチングすることにより、比較例の製造プロセスよりもフォトマスクを1枚分減らすことができる。"