1ビットに対応する抵抗値Rの第1抵抗及び抵抗値2Rの第2抵抗を備えたR-2Rラダー抵抗回路であって、前記第1抵抗及び前記第2抵抗は、1列に並んでいる複数の単位抵抗により構成され、前記R-2Rラダー抵抗回路は、前記複数の単位抵抗が並設されて構成されており、前記第1抵抗に含まれる1つの単位抵抗が前記R-2Rラダー抵抗回路の一端に配置され、当該単位抵抗と前記第1抵抗に含まれる他の単位抵抗との間に前記第2抵抗に含まれる単位抵抗が1つ以上配置されている、R-2Rラダー抵抗回路。前記第1抵抗に含まれる2つの単位抵抗の間には、前記第2抵抗に含まれる全ての単位抵抗が配置されている、請求項1に記載のR-2Rラダー抵抗回路。前記第1抵抗は、3つ以上の単位抵抗により構成される、請求項1又は2に記載のR-2Rラダー抵抗回路。請求項1ないし3のいずれか一項に記載のR-2Rラダー抵抗回路を備える、R-2Rラダー抵抗型のD/A変換器。1ビットに対応する抵抗値Rの第1抵抗及び抵抗値2Rの第2抵抗を備えたR-2Rラダー抵抗回路の製造方法であって、前記第1抵抗及び前記第2抵抗を構成する複数の単位抵抗を生成し、前記第1抵抗に含まれる1つの単位抵抗が前記R-2Rラダー抵抗回路の一端に配置され、当該単位抵抗と前記第1抵抗に含まれる他の単位抵抗との間に前記第2抵抗に含まれる単位抵抗が1つ以上配置されているように、前記複数の単位抵抗を1列に並設して前記R-2Rラダー抵抗回路を構成する、R-2Rラダー抵抗回路。特許文献1においては、抵抗の配置位置に応じてばらつきが一定の割合で変化するような場合を考慮している。換言すれば、抵抗のばらつきが位置に応じてほぼ線形に変化する場合を考慮している。そのような抵抗のばらつきの例を、図1aにおいて示す。図1aは、抵抗のばらつきの位置依存性を説明するグラフである。図1aにおいて、横軸は抵抗の位置、縦軸は抵抗のばらつきを示す値である。図1aにおける外側とは、抵抗が一列に並んでいる場合における列のどちらかの端の側を意味している。内側とは、抵抗の列における中央付近を意味している。位置nは、対象としている抵抗が、最も外側の抵抗からn個目の位置にあることを示している。図1aは、外側からn-1個目の抵抗2R/2のばらつきが最大であり、n個目の抵抗R、n1個目の抵抗2R/2の順に、ばらつきが一定の割合で減少することを示している。なお、抵抗2R/2は、2つで抵抗2Rを構成する単位抵抗である。この抵抗2Rと抵抗Rは、1ビット分のビット抵抗部を構成する。図1aにおいて、抵抗2Rを構成する単位抵抗2つのばらつきは相殺され、抵抗Rのばらつきと同じ値を示す。しかしながら、抵抗のばらつきが、内側から外側に向かって、線形ではなく急激に大きくなるような傾きを有する場合が想定される。そのような抵抗のばらつきの例を、図1bにおいて示す。図1bも、抵抗のばらつきの位置依存性を説明するグラフである。図1bにおいて、外側からn-1個目の抵抗2R/2のばらつきは、外側からn個目の抵抗R、外側からn1個目の抵抗2R/2のばらつきと比較すると、線形ではない急激な増大を示している。このような抵抗のばらつきの位置依存性は、実測により確認されている。そのような場合、図19及び図20において示した特許文献1にかかるラダー抵抗回路のレイアウトでは、抵抗2Rにおいて、ばらつきを相殺することができない。それにより、抵抗Rと抵抗2Rとの抵抗比を1:2に近付けることができなくなり、D/A変換器の変換精度が悪化してしまうことが考えられる。特許文献2にかかるR-2Rラダー抵抗回路においては、前述の通り、ビット抵抗部を構成する抵抗Rと抵抗2Rとにおいて、抵抗R及び抵抗2Rを構成する単位抵抗はまとまって配置されている。そのため、図1bに示すような抵抗のばらつきがある場合、外側に設けられた抵抗2Rは、内側に設けられた抵抗Rと比較して、顕著にばらつきが大きくなってしまう。そのため、抵抗Rと抵抗2Rとの抵抗比を1:2に近付けることができない。特許文献3にかかるR-2Rラダー抵抗回路においては、前述の通り、抵抗Rが内側に配置され、抵抗2Rが外側に配置されている。そのため、図1bに示すような抵抗のばらつきがある場合、抵抗2Rのばらつきは抵抗Rのばらつきと比較して格段に大きくなってしまう。そのため、抵抗Rと抵抗2Rとの抵抗比を1:2に近付けることができない。特許文献4にかかるD/A変換器において、抵抗Rは、同じビット抵抗部を構成する抵抗2Rに挟まれて配置されている。さらに、特許文献4においては、抵抗のばらつきは一定の割合で変化することを想定している。以上から、図1bに示したような抵抗のばらつきにおいて、抵抗Rと抵抗2Rとの抵抗比を1:2に近付けることができない。以上から、本願の発明者は、以下に示す課題を見出した。特許文献1~4に開示された技術では、抵抗のばらつきが抵抗の列の位置に依存して急激に変化するような場合、ビット抵抗部において、抵抗Rと抵抗2Rとの抵抗比を1:2に近付けることができない。そのため、R-2Rラダー抵抗型のD/A変換器において、D/A変換精度の悪化を抑制することができない可能性が考えられる。本発明にかかるR-2Rラダー抵抗回路は、1ビットに対応する抵抗値Rの第1抵抗及び抵抗値2Rの第2抵抗を備える。前記第1抵抗及び前記第2抵抗は、1列に並んでいる複数の単位抵抗により構成され、前記R-2Rラダー抵抗回路は、前記複数の単位抵抗が並設されて構成されている。前記第1抵抗に含まれる1つの単位抵抗が前記R-2Rラダー抵抗回路の一端に配置され、当該単位抵抗と前記第1抵抗に含まれる他の単位抵抗との間に前記第2抵抗に含まれる単位抵抗が1つ以上配置されている。このような構成により、単位抵抗のばらつきが単位抵抗の位置に依存して急激に変化するような場合でも、前記第1抵抗に含まれる単位抵抗の1つがばらつきの最も大きい位置に配置されているため、組を構成する第1抵抗のばらつきと、第2抵抗のばらつきとの差を抑制することができる。そのため、D/A変換精度の悪化を抑制することができる。本発明にかかるR-2Rラダー抵抗回路の製造方法は、1ビットに対応する抵抗値Rの第1抵抗及び抵抗値2Rの第2抵抗を備えるR-2Rラダー抵抗回路の製造方法である。前記第1抵抗及び前記第2抵抗を構成する複数の単位抵抗を生成し、前記第1抵抗に含まれる1つの単位抵抗が前記R-2Rラダー抵抗回路の一端に配置され、当該単位抵抗と前記第1抵抗に含まれる他の単位抵抗との間に前記第2抵抗に含まれる単位抵抗が1つ以上配置されているように、前記複数の単位抵抗を1列に並設して前記R-2Rラダー抵抗回路を構成する。このような方法により、単位抵抗のばらつきが単位抵抗の位置に依存して急激に変化するような場合でも、前記第1抵抗に含まれる単位抵抗の1つがばらつきの最も大きい位置に配置されているため、組を構成する第1抵抗のばらつきと、第2抵抗のばらつきとの差を抑制することができる。そのため、D/A変換精度の悪化を抑制することができる。本発明により、抵抗Rと抵抗2Rとの抵抗比を1:2に近付けることにより、D/A変換精度の悪化を抑制することを可能にするR-2Rラダー抵抗回路、そのR-2Rラダー抵抗回路を備えるD/A変換器及びR-2Rラダー抵抗回路の製造方法を提供することができる。実施の形態1本実施の形態にかかるR-2Rラダー抵抗回路は、抵抗値R/2の単位抵抗により構成される抵抗R及び抵抗2Rのペアを備える。ビット抵抗部は、このペアをなす抵抗R及び抵抗2Rにより構成されており、単位抵抗を一列に並べることにより形成される。このビット抵抗部の列において、抵抗Rを構成する単位抵抗を1つずつ両端に配置し、抵抗2Rを構成する単位抵抗4つをその間に配置する。これにより、抵抗Rと抵抗2Rとのばらつきの差を抑制することができ、R-2Rラダー抵抗回路を用いたD/A変換の精度悪化を抑制することができる。以下、図面を参照して本発明の実施の形態について説明する。図2は、本実施形態にかかる3ビットのR-2Rラダー抵抗型D/A変換器である。R-2Rラダー抵抗型D/A変換器1は、R-2Rラダー抵抗回路10、スイッチ部20を備える。R-2Rラダー抵抗回路10は、抵抗12、13、14、15、16、17を備える。R-2Rラダー抵抗回路10は、接地電圧又は図示しない電圧源から入力される基準電圧Vrefに応じて、出力端子からアナログ出力電圧Voutを出力する。抵抗12、14、16、17は抵抗値2Rの抵抗であり、抵抗13、15は抵抗値Rの抵抗である。R-2Rラダー抵抗回路10は、抵抗Rと、抵抗2Rとがラダー状に接続されている。以下、具体的な接続構成について述べる。出力端子には、抵抗12の一端と抵抗13との一端が接続される。ここで抵抗12及び13は、並列に接続されている。抵抗12の他端には、スイッチ23が接続される。抵抗13の他端には、抵抗14の一端と抵抗15との一端が接続される。ここで抵抗14及び15は、並列に接続されている。抵抗14の他端には、スイッチ22が接続される。抵抗15の他端には、抵抗16の一端と抵抗17との一端が接続される。ここで抵抗16及び17は、並列に接続されている。抵抗16の他端には、スイッチ21が接続される。抵抗17には、信号線を介して、基準電圧Vrefが入力される。抵抗12及び13は、1ビット分のラダー抵抗部を構成する。同様に抵抗14及び15も、1ビット分のラダー抵抗部を構成する。なお、最上位ビットのデジタル入力信号を受け持つ抵抗12及び13を合わせて、最上位ビット抵抗部11とする。スイッチ部20は、スイッチ21、スイッチ22、スイッチ23を備える。スイッチ部20には、デジタル信号のビット数分、スイッチが設けられている。スイッチ21、22、23の一端は、抵抗12、14、16にそれぞれ接続されている。他端には、信号線を介して、基準電圧Vref及び接地電圧が入力される。スイッチ21~23は、図示しない信号源からの制御信号により、スイッチのオン又はオフを切り替える。例えば、スイッチ21がオンの場合には、抵抗16の他端には基準電圧Vrefが入力される。スイッチ21がオフの場合には、抵抗16の他端には接地電圧が入力される。スイッチ22、23についても同様である。図3は、図2のR-2Rラダー抵抗回路10を、最上位ビット抵抗部11及び合成抵抗18で示した等価回路の図である。等価回路30における合成抵抗18は、図2における下位ビット側の抵抗14~17を合成した抵抗値Rの抵抗である。なお、合成抵抗18は、下位ビット側を見たときの合成抵抗ともいう。ここで、スイッチ21、22、23の状態に応じて、0又は1をとるデジタル値の変数D0、D1、D2を設定する以下、任意のD0、D1、D2をDとする。。スイッチに基準電圧Vrefが出力されているときDは1であり、接地電圧GNDが出力されているときDは0である。合成抵抗18の一端には、出力電圧V1として、が入力される。抵抗12の一端には、出力電圧V2として、V2=Vref×D2式2が入力される。等価回路30において、最上位ビット抵抗部11の抵抗12、抵抗13及び下位ビット側を見たときの合成抵抗18を流れる電流をIとすると、である。以上から、出力電圧Voutは、となる。ここから、出力電圧Voutは、抵抗の分圧比xx=2R/R2R合成抵抗R式5に依存する。抵抗のばらつきがないとすれば、分圧比=0.5分子と分母の比が1:2である。しかし、実際には抵抗のばらつきにより、分圧比がずれる。この分圧比のずれが、D/A変換器の変換精度を悪化させる原因となる。従って、抵抗ばらつきに対して分圧比のずれ誤差を小さくすることが、D/A変換器の変換精度の向上のためには重要となる。抵抗12、抵抗13において、ばらつきを考慮した抵抗値をそれぞれR、2Rとすると、分圧比xはx=2R/R2R合成抵抗R式6である。なお、合成抵抗17の抵抗値Rは簡単のため、ばらつきを考慮していない。式5及び式6より、ばらつきによる分圧比の誤差yは、として求められる。図4は、本実施形態におけるR-2Rラダー抵抗回路10のレイアウトパターンを示す。R-2Rラダー抵抗回路10は、図2で示した抵抗12、14、16、17を4分割した単位抵抗抵抗領域及び抵抗13、15を2分割した単位抵抗を備える。抵抗12は、単位抵抗121、122、123及び124により構成される。抵抗13は、単位抵抗131及び132により構成される。抵抗14は、単位抵抗141、142、143及び144により構成される。抵抗15は、単位抵抗151及び152により構成される。抵抗16は、単位抵抗161、162、163及び164により構成される。抵抗17は、単位抵抗171、172、173及び174により構成される。最上位ビット抵抗部11は、単位抵抗121~124及び131、132により構成される。各単位抵抗は、同じ単位抵抗値R/2を有し、横に一列に並んで配置されている。最上位ビット抵抗部11は、R-2Rラダー抵抗回路10中の一列に並んだ単位回路において、列の端図4中の左端に配置されている。さらに、単位抵抗121~124は、単位抵抗131及び抵抗132で挟まれるように配置されている。つまり、抵抗値Rの抵抗13を構成する単位抵抗131は、R-2Rラダー抵抗回路10の最も外側に配置されている。単位抵抗121~124は、単位抵抗131の内側に配置されている。単位抵抗132は、単位抵抗124の内側最上位ビット抵抗部11において最も内側に配置されている。なお、外側はR-2Rラダー抵抗回路10の単位抵抗の列における外側のことを示し、内側はR-2Rラダー抵抗回路10の単位抵抗の列における内側のことを示す。以降も同様である。以下、抵抗ばらつきの位置依存性が、図1bのように外側において急激に大きくなるような傾きを有する場合に、分圧比の誤差yがどのようになるかを検討する。ここでは、内側から外側にいくにつれて、ばらつきがA倍ずつ増加するようなばらつきの位置依存性を仮定する。具体的には、端からn番目の抵抗のばらつきは、A-nで表される。ここで、Aは1より大きな任意の定数を表している。このようなばらつきを考慮した場合の、図4における単位抵抗131、121~124、132の各抵抗値は、単位抵抗131:1A-1×R/2式8単位抵抗121:1A-2×2R/4式9単位抵抗122:1A-3×2R/4式10単位抵抗123:1A-4×2R/4式11単位抵抗124:1A-5×2R/4式12単位抵抗132:1A-6×R/2式13で表される。よって、最上位ビット抵抗部11の抵抗13及び12のばらつきを考慮した抵抗値をそれぞれR、2Rとすると、R及び2Rはとなる。式15のδRは、抵抗値Rの抵抗を構成する単位抵抗のばらつきの合計を表し、式17のδ2Rは、抵抗値2Rの抵抗を構成する単位抵抗のばらつきの合計を表している。このときの分圧比xは、式6、式14及び式16から、と求められる。分圧比の誤差yは、式7及び式18から、と求められる。式19より、分圧比の誤差yは元の抵抗値によらずAの値によって決まる。本実施形態にかかるR-2Rラダー抵抗回路10において、分圧比の誤差は、抵抗値2Rを有する抵抗12のばらつきA-2A-3A-4A-5と、抵抗値Rを有する抵抗13のばらつきA-1A-6との差に依存する。図5は、図19及び図20において示した回路構成において、抵抗R及び抵抗2Rを、本実施形態と同じ単位抵抗R/2で構成したものを示している。以下、計算を行い、図5に示す回路構成における分圧比の誤差yについて説明する。最上位ビット抵抗部11が備える抵抗Rのばらつきを考慮した抵抗値をR、抵抗2Rのばらつきを考慮した抵抗値を2Rとすると、R及び2Rはとなる。式6、式20及び式22から、抵抗の分圧比xは、と求められる。分圧比の誤差yは、式7及び式24から、となる。式19及び式25より、図4に示した回路構成、図5に示した回路構成ともに、分圧比の誤差yはと求められる。ここから、抵抗2Rのばらつきδ2Rと抵抗RのばらつきδRとの差式26の分子が小さいほど、分圧比の誤差yが小さくなる。図4に示した回路配置のレイアウトにおいては、列の一番端に抵抗131を配置している。そのため、式26におけるδRの値が大きくなる。しかし、列の端から2本目~5本目に抵抗121~124を配置することにより、δ2Rの値をδRの値に、より近づけることができる。そのため、式26の分子の値を、図5に示した回路配置のレイアウトに比較して、小さくすることができる。その結果、分圧比の誤差yの絶対値を小さくすることができる。図6のグラフにて、図4に示した回路配置のレイアウトと、図5に示した回路配置のレイアウトとにおいて分圧比の誤差yの比較計算を行った結果を示す。図6中において、縦軸は分圧比の誤差y、横軸はAの値を表している。実線で示したグラフは、図4に示した回路配置のレイアウトにおいて、式19により計算したyを示すグラフである。点線で示したグラフは、図5に示した回路配置のレイアウトにおいて、式25により計算したyを示すグラフである。図7は、図6の縦軸を絶対値で表現したものである。図4に示した回路配置のレイアウトでは、図5に示した回路配置のレイアウトと比較すると、Aの値にかかわらず、分圧比の誤差yの絶対値が小さくなっている。このように、本実施形態のR-2Rラダー抵抗回路10の最上位ビット部11においては、抵抗Rを構成する2つの単位抵抗を1つずつ両端に配置し、抵抗2Rを構成する4つの単位抵抗をその間に配置するように並べている。単位抵抗の抵抗値は全て同じである。このようなレイアウトをとることにより、抵抗のばらつきが内側から外側に向かって急激に大きくなるように変化するような場合でも、抵抗Rのばらつきと、抵抗2Rのばらつきとの差を小さくすることができる。これにより、変換精度に影響を与える抵抗分圧比の誤差を小さくすることが可能となり、前述の問題を解決する事ができる。一般的には、使用される抵抗の両端にダミー抵抗を配置することにより、使用される抵抗の精度向上を実現することもある。図4に示した回路配置のレイアウトにおける抵抗の精度が、ダミー抵抗を配置した従来の回路配置のレイアウトと同様の精度でよいのであれば、R-2Rラダー抵抗回路10においてダミー抵抗を置く必要がなくなる。これにより、回路全体の面積を小さくできるという効果もある。実施の形態2本実施の形態にかかるR-2Rラダー抵抗回路においては、抵抗R及び抵抗2Rを、抵抗値R/3の単位抵抗で構成している。最上位ビット部11においては、抵抗Rを構成する単位抵抗3つを列の両端及び真ん中に配置する。抵抗2Rを構成する単位抵抗6つは、抵抗Rを構成する単位抵抗同士の間に、3つずつ配置する。これにより、抵抗Rと抵抗2Rとのばらつきの差を抑制することができ、R-2Rラダー抵抗回路を用いたD/A変換の精度悪化を抑制することができる。以下、図面を参照して本発明の実施の形態について説明する。本実施形態にかかるR-2Rラダー抵抗型D/A変換器1は、図2と同様であるため、説明を省略する。図8は、本実施形態におけるR-2Rラダー抵抗回路10のレイアウトパターンにおいて、最上位ビット抵抗部11を抜粋したものを示す。R-2Rラダー抵抗回路10は、抵抗12、14、16、17をそれぞれ6分割した単位抵抗と、抵抗13、15をそれぞれ3分割した単位抵抗とを備える。抵抗12は、単位抵抗221、222、223、224、225及び226により構成される。抵抗13は、単位抵抗231、232及び233により構成される。まとめると、最上位ビット抵抗部11は、単位抵抗221~226及び231~233により構成される。図2に示した抵抗14~17も、同様に単位抵抗により構成される。各単位抵抗は、同じ単位抵抗値R/3を有し、横に一列に並んで配置されている。最上位ビット抵抗部11は、R-2Rラダー抵抗回路10中の単位抵抗の列において、端に配置されている。さらに、単位抵抗221~223は単位抵抗231及び単位抵抗232で挟まれるように配置され、単位抵抗224~226は単位抵抗232及び単位抵抗233で挟まれるように配置されている。言いかえれば、抵抗値Rの抵抗13を構成する単位抵抗231は、R-2Rラダー抵抗回路10の最も外側に配置され、単位抵抗221~226は、その内側に配置されている。単位抵抗233は、単位抵抗226の内側最上位ビット抵抗部11において最も内側に配置されている。単位抵抗222は、最上位ビット抵抗部11の単位抵抗の列の真ん中に配置されている。以下、抵抗ばらつきの位置依存性が実施の形態1に示したような依存性を有する場合に、抵抗分圧比の誤差がどのようになるかを検討する。このようなばらつきを考慮した場合の、図8における単位抵抗225、226、233の各抵抗値は、単位抵抗225:1A-7×2R/6式27単位抵抗226:1A-8×2R/6式28単位抵抗233:1A-9×R/3式29で表される。なお、単位抵抗221~224、231、232におけるばらつきは、式8~式13と同様のAの依存性を有するため、説明を省略する。図8において、最上位ビット抵抗部11の抵抗13及び12のばらつきを考慮した抵抗値をそれぞれR、2Rとすると、R及び2Rは、と計算できる。ここから、R、2R及び下位ビット側を見たときの合成抵抗による分圧比xを求めると、となる。下位ビット側を見たときの合成抵抗の抵抗値は、実施の形態1と同様、ばらつきを考慮せずRとしている。よって分圧比の誤差yは、と求められる。次に、図19及び図20において示した回路構成において、抵抗R及び抵抗2Rを単位抵抗R/3で構成した場合を考慮する。回路構成のレイアウトは、図9に示した通りになる。その場合、上述の通り分圧比の誤差yを求めると、となる。図8に示したR-2Rラダー抵抗回路10のレイアウトにおいては、最上位ビット部11の列の一番両端及び真ん中に抵抗13を構成する単位抵抗3つを配置している。これにより、当該3つの単位抵抗によるばらつきの寄与と、抵抗12を構成する6つの単位抵抗によるばらつきの寄与とを、図9に示した回路配置のレイアウトと比較して、より同じ値に近づけることができる。その結果、分圧比誤差の絶対値を小さくすることができる。以下、図8に示した回路配置のレイアウトと、図9に示した回路配置のレイアウトとで分圧比誤差の比較計算を行った結果を、図10及び図11に示す。図10及び図11における各種説明は、図6及び図7と同様であるため、説明を省略する。なお、図10及び図11において実線で示したグラフは、図8に示した回路配置のレイアウトにおいて、式33により計算したyを示すグラフである。点線で示したグラフは、図9に示した回路配置のレイアウトにおいて、式34により計算したyを示すグラフである。図11において、図8に示した回路配置のレイアウトにおける分圧比の誤差yの絶対値は、Aの値にかかわらず、図9に示した回路配置のレイアウトにおける分圧比の誤差yの絶対値と比較すると小さくなっている。実施の形態3本実施の形態にかかるR-2Rラダー抵抗回路においては、抵抗R及び抵抗2Rを、抵抗値R/4の単位抵抗で構成している。抵抗Rを構成する単位抵抗、抵抗2Rを構成する単位抵抗の配置方法は、実施の形態2とほぼ同様である。これにより、抵抗Rと抵抗2Rとのばらつきの差を抑制することができ、R-2Rラダー抵抗回路を用いたD/A変換の精度悪化を抑制することができる。以下、図面を参照して本発明の実施の形態について説明する。本実施形態にかかるR-2Rラダー抵抗型D/A変換器1は、図2と同様であるため、説明を省略する。図12は、本実施形態におけるR-2Rラダー抵抗回路10のレイアウトパターンにおいて、最上位ビット抵抗部11を抜粋したものを示す。R-2Rラダー抵抗回路10は、抵抗12、14、16、17をそれぞれ8分割した単位抵抗、抵抗13、15をそれぞれ4分割した単位抵抗を備える。抵抗12は、単位抵抗321、322、323、324、325、326、327及び328により構成される。抵抗13は、単位抵抗331、332、333及び334により構成される。まとめると、最上位ビット抵抗部11は、単位抵抗321~328及び331~334により構成される。同様に、図2に示した抵抗14~17も、単位抵抗により構成される。各単位抵抗は、同じ単位抵抗値R/4を有し、横に一列に並んで配置されている。最上位ビット抵抗部11は、R-2Rラダー抵抗回路10中の一列に並んだ単位回路において、列の端に配置されている。さらに、単位抵抗321~324は単位抵抗331及び単位抵抗332で挟まれるように配置され、単位抵抗325~328は単位抵抗333及び単位抵抗334で挟まれるように配置されている。言いかえれば、抵抗値Rの抵抗13を構成する単位抵抗331は、R-2Rラダー抵抗回路10の最も外側に配置され、単位抵抗321~328は、その内側に配置されている。単位抵抗334は、単位抵抗328の内側最上位ビット抵抗部11において最も内側に配置されている。単位抵抗332、333は、最上位ビット抵抗部11の列の真ん中に配置されている。以下、抵抗ばらつきの位置依存性が実施の形態1に示したような依存性を有する場合に、抵抗分圧比の誤差がどのようになるかを検討する。このようなばらつきを考慮した場合の、図8における単位抵抗327、328、334の各抵抗値は、単位抵抗327:1A-10×2R/8式35単位抵抗328:1A-11×2R/8式36単位抵抗334:1A-12×R/4式37で表される。なお、単位抵抗321~326、331~333におけるばらつきは、式8~式13、式27~式29と同様のAの依存性を有するため、説明を省略する。図12において、最上位ビット抵抗部11の抵抗13及び12のばらつきを考慮した抵抗値をそれぞれR、2Rとすると、R及び2Rは、と計算できる。ここから、R、2R及び下位ビット側を見たときの合成抵抗による分圧比xを求めると、となる。下位ビット側を見たときの合成抵抗の抵抗値は、実施の形態1と同様、ばらつきを考慮せずRとしている。よって分圧比の誤差yは、と求められる。次に、図19及び図20において示した回路構成において、抵抗R及び抵抗2Rを単位抵抗R/4で構成した場合を考慮する。回路構成のレイアウトは、図13に示した通りになる。その場合、上述の通り分圧比の誤差yを求めると、となる。図12に示したR-2Rラダー抵抗回路10のレイアウトにおいては、最上位ビット部11の列の一番両端及び真ん中に抵抗13を構成する単位抵抗4つを配置している。これにより、当該4つの単位抵抗によるばらつきの寄与と、抵抗12を構成する8つの単位抵抗によるばらつきの寄与とを、図13に示した回路配置のレイアウトと比較して、より同じ値に近づけることができる。その結果、分圧比誤差の絶対値を小さくすることができる。以下、図12に示した回路配置のレイアウトと、図13に示した回路配置のレイアウトとで分圧比誤差の比較計算を行った結果を、図14及び図15に示す。図14及び図15における各種説明は、図6及び図7と同様であるため、説明を省略する。なお、図14及び図15において実線で示したグラフは、図12に示した回路配置のレイアウトにおいて、式41により計算したyを示すグラフである。点線で示したグラフは、図15に示した回路配置のレイアウトにおいて、式42により計算したyを示すグラフである。図12に示した回路配置のレイアウトにおける分圧比の誤差yの絶対値は、図13に示した回路配置のレイアウトにおける分圧比の誤差yの絶対値と比較すると、Aの値にかかわらず小さくなっていることが分かる。実施の形態4本実施の形態にかかるR-2Rラダー抵抗回路においては、抵抗R及び抵抗2Rを、抵抗値R/2の単位抵抗で構成している。最上位ビット抵抗部11において、抵抗Rを構成する単位抵抗は、外側の端に1つ、最上位ビット抵抗部11を構成する列の真ん中に1つ、それぞれ配置する。抵抗2Rを構成する単位抵抗4つのうち2つは、抵抗Rを構成する単位抵抗同士の間に配置する。残り2つの単位抵抗は、最上位ビット抵抗部11において、最も内側に配置する。このように単位抵抗を配置しても、抵抗Rと抵抗2Rとのばらつきの差を抑制することができ、R-2Rラダー抵抗回路を用いたD/A変換の精度悪化を抑制することができる。以下、図面を参照して本発明の実施の形態について説明する。本実施形態にかかるR-2Rラダー抵抗型D/A変換器1は、図2と同様であるため、説明を省略する。図16は、本実施形態におけるR-2Rラダー抵抗回路10のレイアウトパターンにおいて、最上位ビット抵抗部11を抜粋したものを示す。R-2Rラダー抵抗回路10は、抵抗12、14、16、17をそれぞれ4分割した単位抵抗、抵抗13、15をそれぞれ2分割した単位抵抗を備える。抵抗12は、単位抵抗421、422、423、424により構成される。抵抗13は、単位抵抗431、432により構成される。まとめると、最上位ビット抵抗部11は、単位抵抗421~424及び431、432により構成される。同様に、図2に示した抵抗14~17も、単位抵抗により構成される。各単位抵抗は、同じ単位抵抗値R/2を有し、横に一列に並んで配置されている。最上位ビット抵抗部11は、R-2Rラダー抵抗回路10中の一列に並んだ単位回路において、列の端に配置されている。さらに、単位抵抗421~422は単位抵抗431及び単位抵抗432で挟まれるように配置され、単位抵抗423~424は単位抵抗432の内側に配置されている。言いかえれば、抵抗値Rの抵抗13を構成する単位抵抗431は、R-2Rラダー抵抗回路10の最も外側に配置され、単位抵抗421、422は、その内側に配置されている。実施の形態1と異なるのは、最上位ビット抵抗部11の最も内側には、抵抗値Rの抵抗13を構成する単位抵抗432ではなく、抵抗値2Rの抵抗12を構成する単位抵抗424が配置されている点である。抵抗値Rの抵抗13を構成する単位抵抗432は、外側から4番目に配置されている。抵抗13を構成する単位抵抗同士の間には、抵抗12の全体ではなく、抵抗12の一部分図16では半分が配置されている。以上から、本実施の形態は、実施の形態1の変形ともいえる。図16において、最上位ビット抵抗部11の抵抗13及び12のばらつきを考慮した抵抗値をそれぞれR、2Rとすると、R及び2Rは、と計算できる。ここから、R、2R及び下位ビット側を見たときの合成抵抗による分圧比xを求めると、となる。下位ビット側を見たときの合成抵抗の抵抗値は、実施の形態1と同様、ばらつきを考慮せずRとしている。よって分圧比の誤差yは、と求められる。次に、図19及び図20において示した回路構成において、抵抗値Rの抵抗及び抵抗値2Rの抵抗を単位抵抗R/2で構成した場合を考慮する。回路構成のレイアウトは、図5に示した通りである。分圧比の誤差yは、式25に示した通りとなる。図16に示したR-2Rラダー抵抗回路10のレイアウトにおいては、列の外側の端及び真ん中に抵抗13を構成する単位抵抗2つを配置している。これにより、当該2つの単位抵抗によるばらつきの寄与と、抵抗12を構成する4つの単位抵抗のばらつきの寄与とを、図5に示した回路配置のレイアウトと比較して、より同じ値に近づけることができる。その結果、分圧比の誤差yの絶対値を小さくすることができる。以下、図16に示した回路配置のレイアウトと、図5に示した回路配置のレイアウトとで、分圧比誤差の比較計算を行った結果を示すグラフを図17及び図18に示す。図17及び図18における各種説明は、図6及び図7と同様であるため、説明を省略する。なお、図17及び図18において実線で示したグラフは、図16に示した回路配置のレイアウトにおいて、式46により計算したyを示すグラフである。点線で示したグラフは、図5に示した回路配置のレイアウトにおいて、式47により計算したyを示すグラフである。図18において、Aの値にかかわらず、図16に示した回路配置のレイアウトにおける分圧比の誤差yは、図5に示した回路配置のレイアウトにおける分圧比の誤差yと比較すると、小さくなっている。以上、実施の形態1~4において、抵抗ばらつきが起こっても精度の高い出力が得られるR-2Rラダー抵抗回路のレイアウト例を示した。しかしながら、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば実施の形態1において、単位抵抗132は、最上位ビット部11の最も内側ではなく、内側から2番目等の位置に配置されてもよい。単位抵抗131がR-2Rラダー抵抗回路10の最も外側にあり、単位抵抗131と単位抵抗132との間に抵抗2Rを構成する単位抵抗121~124が1本以上挟まれるように配置されていれば、単位抵抗132は他の位置に配置されていてもよい。以上は、実施の形態2~4においても同様である。このようにしても、上述の実施の形態1~4に記載した効果を奏することができる。実施の形態2において、単位抵抗232は、最上位ビット部11の列の真ん中ではなく、真ん中からずらした位置に配置されてもよい。実施の形態3においても同様である。このようにしても、上述の実施の形態2、3に記載した効果を奏することができる。実施の形態1~4において、R-2Rラダー抵抗回路10は、単位抵抗を一列に並べて配置した。しかし、R-2Rラダー抵抗回路10は、抵抗Rと抵抗2Rのペアを有する各ビット抵抗部のみにおいて、単位抵抗が一列に並んでいる構成でもよい。つまり、R-2Rラダー抵抗回路10全体において、単位抵抗が一列に並んでいなくともよい。実施の形態1~4においては、最上位ビット抵抗部11における単位抵抗の回路配置のレイアウトを示した。しかし、最上位ビット抵抗部に限らず、他のビット抵抗部において、同様の回路配置のレイアウトをしてもよい。または、他のビット抵抗部は、実施の形態1~4に示したような回路配置をしなくてもよい。例えば、特許文献1に記載されたように、抵抗2Rにより抵抗Rを挟むようにして他のビット抵抗部を構成してもよい。なお、実施の形態1に示したR-2Rラダー抵抗回路は、次のようにして製造することができる。まず、抵抗12及び抵抗13を構成する複数の単位抵抗を生成する。次に、抵抗13に含まれる1つの単位抵抗がR-2Rラダー抵抗回路の一端に配置され、当該単位抵抗と抵抗13に含まれる他の単位抵抗との間に抵抗12に含まれる単位抵抗が全て配置されているように、前記複数の単位抵抗を1列に並設して前記R-2Rラダー抵抗回路を構成する。このようにして、実施の形態1に示したR-2Rラダー抵抗回路を製造する。なお、R-2Rラダー抵抗回路の一端に配置された抵抗13に含まれる単位抵抗と、抵抗13に含まれる他の単位抵抗との間には、抵抗12に含まれる単位抵抗が全て配置されていなくともよく、抵抗12に含まれる単位抵抗が1つ以上配置されていてもよい。これにより、実施の形態2~4に示したR-2Rラダー抵抗回路を製造することができる。