半導体基板上に設けられた複数の活性領域の各々の上にゲート電極を形成した後、前記活性領域及び前記ゲート電極に不純物を選択的に注入することで前記半導体基板上にN型又はP型トランジスタを形成する素子形成工程を備えた半導体装置の製造方法であって、前記素子形成工程は、前記複数の活性領域の内、表面チャネル領域において、前記P型トランジスタを形成する位置を覆うとともに前記N型トランジスタを形成する位置を露出させ、且つ、埋め込みチャネル領域において、前記N型トランジスタを形成する位置の内の前記ゲート電極を覆いながらその他の位置を露出させるとともに、前記P型トランジスタを形成する位置の内の前記ゲート電極を露出させるようにレジストパターンを形成し、次いで、該レジストパターンをマスクとして、前記レジストパターンから露出した前記活性領域及びゲート電極にN型不純物を注入することで、前記活性領域上にN型ソース/ドレイン領域を形成するとともに、露出した前記ゲート電極をN型化するN型化工程と、前記複数の活性領域の内、表面チャネル領域において、前記N型トランジスタを形成する位置を覆うとともに前記P型トランジスタを形成する位置を露出させ、且つ、埋め込みチャネル領域において、前記P型トランジスタを形成する位置の内の前記ゲート電極を覆いながらその他の位置を露出させるとともに、前記N型トランジスタを形成する位置の内の前記ゲート電極を露出させるようにレジストパターンを形成し、次いで、該レジストパターンをマスクとして、前記レジストパターンから露出した前記活性領域及びゲート電極にP型不純物を注入することで、前記活性領域上にP型ソース/ドレイン領域を形成するとともに、露出した前記ゲート電極をP型化するP型化工程と、を少なくとも含むことを特徴とする半導体装置の製造方法。前記素子形成工程は、さらに、前記半導体基板の表面及び前記ゲート電極を覆うように、Co又はTiからなる金属膜をスパッタリング法で形成する薄膜スパッタ工程を含み、前記N型化工程及び前記P型化工程は、前記レジストパターンを形成した後、前記N型不純物又は前記P型不純物をイオン注入した後、前記金属膜を形成することで、当該箇所において自己整合的に前記N型ソース/ドレイン領域又は前記P型ソース/ドレイン領域を形成させるとともに、前記ゲート電極をN型化又はP型化するサリサイドプロセスとされていることを特徴とする請求項1に記載の半導体装置の製造方法。前記半導体基板がシリコン基板であり、前記ゲート電極がポリシリコンであることを特徴とする請求項1又は請求項2に記載の半導体装置の製造方法。前記N型及びP型トランジスタ構造がMOSトランジスタ構造であることを特徴とする請求項1~請求項3の何れか1項に記載の半導体装置の製造方法。本発明は上記課題に鑑みてなされたものであり、工程を増加させることなく、表面チャネル型及び埋め込みチャネル型のトランジスタを同時に形成することが可能な、ノイズ特性及び生産性に優れた半導体装置の製造方法を提供することを目的とする。本発明者等は、上述のような、N型トランジスタ及びP型トランジスタが、表面チャネル型と埋め込みチャネル型とで隣接して設けられた構成の半導体装置を製造するにあたり、そのプロセスについて鋭意検討を行った。この結果、不純物を打ち分ける際に形成するレジストのパターン形状を適正化して、この打ち分け工程を行うことで、表面チャネル型と埋め込みチャネル型のトランジスタを、従来と同法による同一工程で形成できることを知見した。これにより、工程を増加させることなく、ノイズ特性に優れた半導体装置を効率良く生産できることを見出し、本発明を完成させた。すなわち、本発明に係る半導体装置は、半導体基板上に設けられた複数の活性領域の各々の上にゲート電極を形成した後、前記活性領域及び前記ゲート電極に不純物を選択的に注入することで前記半導体基板上にN型又はP型トランジスタを形成する素子形成工程を備えた半導体装置の製造方法であって、前記素子形成工程は、前記複数の活性領域の内、表面チャネル領域において、前記P型トランジスタを形成する位置を覆うとともに前記N型トランジスタを形成する位置を露出させ、且つ、埋め込みチャネル領域において、前記N型トランジスタを形成する位置の内の前記ゲート電極を覆いながらその他の位置を露出させるとともに、前記P型トランジスタを形成する位置の内の前記ゲート電極を露出させるようにレジストパターンを形成し、次いで、該レジストパターンをマスクとして、前記レジストパターンから露出した前記活性領域及びゲート電極にN型不純物を注入することで、前記活性領域上にN型ソース/ドレイン領域を形成するとともに、露出した前記ゲート電極をN型化するN型化工程と、前記複数の活性領域の内、表面チャネル領域において、前記N型トランジスタを形成する位置を覆うとともに前記P型トランジスタを形成する位置を露出させ、且つ、埋め込みチャネル領域において、前記P型トランジスタを形成する位置の内の前記ゲート電極を覆いながらその他の位置を露出させるとともに、前記N型トランジスタを形成する位置の内の前記ゲート電極を露出させるようにレジストパターンを形成し、次いで、該レジストパターンをマスクとして、前記レジストパターンから露出した前記活性領域及びゲート電極にP型不純物を注入することで、前記活性領域上にP型ソース/ドレイン領域を形成するとともに、露出した前記ゲート電極をP型化するP型化工程と、を少なくとも含むことを特徴とする。また、本発明に係る半導体装置の製造方法は、上記において、前記素子形成工程が、さらに、前記半導体基板の表面及び前記ゲート電極を覆うように、Co又はTiからなる金属膜をスパッタリング法で形成する薄膜スパッタ工程を含み、前記N型化工程及び前記P型化工程後に、金属膜をスパッタリングし、アニール処理を行うことで、当該箇所において自己整合的に前記N型ソース/ドレイン領域又は前記P型ソース/ドレイン領域を形成させるとともに、前記ゲート電極をN型化又はP型化するサリサイドプロセスとされている方法とすることができる。また、本発明に係る半導体装置の製造方法は、上記において、前記半導体基板がシリコン基板であり、前記ゲート電極がポリシリコンである方法とすることができる。また、本発明に係る半導体装置の製造方法は、上記において、前記N型及びP型トランジスタ構造がMOSトランジスタ構造である方法とすることができる。上記本発明に係る半導体装置の製造方法によれば、半導体基板上にN型又はP型トランジスタ構造を形成する素子形成工程において、不純物を打ち分ける際に形成するレジストパターンの形状を上記構成で適正化し、このレジストパターンをマスクとして、半導体基板上においてN型又はP型不純物を選択的に注入するN型化工程及びP型化工程を備えているので、表面チャネル型と埋め込みチャネル型のトランジスタを、従来と同法による同一工程で形成することができる。従って、工程を増加させることなく、表面チャネル型及び埋め込みチャネル型のトランジスタを同時に形成することが可能となる。本発明に係る半導体装置の製造方法によれば、上記構成の如く、適正形状のレジストパターンをマスクとしてN型又はP型不純物を選択的に注入するN型化工程及びP型化工程を備えているので、表面チャネル型と埋め込みチャネル型のトランジスタを同一工程で形成することができる。従って、ノイズ特性に優れた半導体装置を、工程を増加させることなく高い生産効率で製造することが可能となる。以下に、本発明の実施形態である半導体装置の製造方法について、図1~4を適宜参照しながら説明する。なお、以下の説明において参照する図は、半導体装置等の構成を説明するためのものであり、図示される各部の大きさや厚さ、寸法等は、実際の半導体装置等の寸法関係と異なる場合がある。図1は、本実施形態の半導体装置の製造方法によって得られる半導体装置の一例を示す断面模式図である。図1に示す半導体装置1は、半導体基板11上に、表面チャネル型のN型トランジスタ10AとP型トランジスタ10B、並びに、埋め込みチャネル型のN型トランジスタ10CとP型トランジスタ10Dとが備えられて概略構成されている。また、半導体装置1は、これら各トランジスタの間が、複数の活性領域20A、20B、20C、20Dを区画する素子分離領域30によって素子分離されている。また、半導体装置1において、半導体基板11上には、ポリシリコンからなり、各トランジスタに設けられるゲート電極12A、12B、12C、12Dが形成されている。図1に示す例では、表面チャネル型のN型トランジスタ10Aにゲート電極12A、P型トランジスタ10Bにゲート電極12Bが形成され、埋め込みチャネル型のN型トランジスタ10Cにゲート電極12C、P型トランジスタ10Dにゲート電極12Dが形成されている。また、これらゲート電極12A、12B、12C、12Dの各々の側面には、サイドウォール13a、13b、13c、13dが形成されている。本実施形態の半導体装置1は、各々の活性領域20A~20Dにおいて、N型又はP型のソース/ドレイン領域が形成されている。図1に示す例では、表面チャネル型のN型トランジスタ10A活性領域20AにおいてN型ソース/ドレイン領域ソース/ドレイン領域21が形成され、P型トランジスタ10B活性領域20BにおいてP型ソース/ドレイン領域ソース/ドレイン領域22が形成されている。また、埋め込みチャネル型のN型トランジスタ10C活性領域20CにおいてはN型ソース/ドレイン領域ソース/ドレイン領域23が形成され、P型トランジスタ10D活性領域20DにおいてはP型ソース/ドレイン領域ソース/ドレイン領域24が形成されている。また、表面チャネル型のN型トランジスタ10Aに設けられたゲート電極12A、並びに、埋め込みチャネル型のP型トランジスタ10Dに設けられたゲート電極12Dは、N型の電極とされている。また、表面チャネル型のP型トランジスタ10Bに設けられたゲート電極12B、並びに、埋め込みチャネル型のN型トランジスタ10Cに設けられたゲート電極12Cは、P型の電極とされている。また、N型トランジスタ10A、10Cにおける活性領域20A、20Cの、ゲート電極12A、12Cの下の領域は、ゲート電極12A、12Cに閾値電圧以上の印加を加えることによって、N-型チャネル領域25、27が形成される。このとき、形成されるチャネルタイプN-型と、ゲート電極のタイプが同タイプのもの電極12A:N型の電極は、表面チャネル型のN型トランジスタとなり、別タイプのもの電極12C:P型の電極は、埋め込みチャネル型のN型トランジスタとなる。P型トランジスタ10B、10Dにおける活性領域20B、20Dの、ゲート電極12B、12Dの下の領域は、ゲート電極12B、12Dに閾値電圧以下の-印加を加えることによって、P-型チャネル領域26、28が形成される。このとき、形成されるチャネルタイプP-型と、ゲート電極のタイプが同タイプのもの電極12B:P型の電極は、表面チャネル型のP型トランジスタとなり、別タイプのもの電極12D:N型の電極は、埋め込みチャネル型のP型トランジスタとなる。また、図1に示す例においては、上記のN型トランジスタ10A、10C、P型トランジスタ10B、10Dが形成された半導体基板11上を覆うように、シリコン酸化膜等からなる層間絶縁膜15が形成されている。半導体装置1は、上記構成により、MOSトランジスタ構造のN型又はP型トランジスタ構造が複数備えられた構成とされている。次に、図1に示す本実施形態の半導体装置1を製造する方法について、図1~図4を参照しながら詳述する。本実施形態の半導体装置1の製造方法は、半導体基板11上に複数の活性領域20A、20B、20C、20Dを区画する素子分離領域30を形成し、複数の活性領域20A、20B、20C、20Dの各々の上にゲート電極12A、12B、12C、12Dを形成する工程の後、活性領域20及びゲート電極12に不純物を選択的に注入することで半導体基板11上にN型又はP型トランジスタ構造を形成する素子形成工程を備えた方法である。この素子形成工程は、図2に示すように、まず、レジストパターン40をマスクとして、レジストパターン40から露出した活性領域表面チャネル領域20A、活性領域埋め込みチャネル領域20C及びゲート電極12DにN型不純物を注入することで、活性領域20A、20C上にN型ソース/ドレイン領域21、23を形成するとともに、露出したゲート電極12A、12DをN型化する、N型化工程を備える。さらに、素子形成工程は、図3に示すように、レジストパターン50をマスクとして、レジストパターン50から露出した活性領域表面チャネル領域20B、活性領域埋め込みチャネル領域20D及びゲート電極12CにP型不純物を注入することで、活性領域20B、20D上にP型ソース/ドレイン領域22、24を形成するとともに、露出したゲート電極12B、12CをP型化するP型化工程を備える。なお、本実施形態では、レジストパターン40及びレジストパターン50を形成するにあたり、ゲート電極12A~12Dが露出する部分のレジストエッジが、サイドウォール13a~13d上に配置されるようにパターン形成を行うことがより好ましい。このように、レジストパターン40及びレジストパターン50における、ゲート電極12A~12Dを露出させる部分のレジストエッジを、サイドウォール13a~13d上に配置することで、N型又はP型の不純物を打ち分け注入する際の精度が高められる。本実施形態においては、上記のN型化工程及びP型化工程からなる素子形成工程が備えられることにより、通常の表面チャネル型トランジスタを形成する工程と同一の工程で、選択的に埋め込みチャネル型トランジスタを形成することができる。また、工程を増加させることなく、N型及びP型のそれぞれのトランジスタを、表面チャネル型並びに埋め込みチャネル型の各々で形成することが可能となる。これにより、例えば、オペアンプ等のアナログ回路が構成されてなる半導体装置を製造する場合に本発明を適用することにより、4種類のトランジスタを所望の位置、且つ、適材適所で配置することができるので、回路特性素子特性が高められるとともに、回路設計の自由度も向上する。一例として、N受け側、P受け側のそれぞれのオペアンプについて、入力段は表面チャネル型トランジスタ、カレントミラー段は埋め込みチャネル型トランジスタとして構成することにより、ノイズ特性に優れ、入力範囲の広いアナログ回路が実現できる。そして、本実施形態の製造方法においては、上述のようなN型トランジスタ10A、10C、P型トランジスタ10B、10Dが形成された半導体基板11上を覆うように、絶縁膜15を形成する。この絶縁膜15としては、従来公知のシリコン酸化膜等を用いることができ、CVD法等の方法を用いて形成することができる。その後、この絶縁膜15中に、図示略の貫通電極を形成し、さらに、絶縁膜15上に図示略の配線層を形成することにより、図1に示すような、MOSトランジスタ構造を有するN型トランジスタ10A、10C並びにP型トランジスタ10B、10Dが備えられた半導体装置1が得られる。また、本実施形態では、必要に応じて、さらに、絶縁膜15上に各種素子構造を積層することが可能である。なお、本発明の製造方法においては、上述した素子形成工程を、以下に説明するようなサリサイド自己整合的に作られるシリサイドプロセスを適用した工程とすることができる。具体的には、図4に示すように、上記手順の素子形成工程において、さらに、半導体基板11の表面及びゲート電極12A~12D、並びに、サイドウォール13a~13dを覆うように、Co又はTiからなる金属膜14をスパッタリング法で形成する薄膜スパッタ工程及びアニール工程を含む。また、上記スパッタ及びアニール工程は、N型化工程及びP型化工程の終わった後、その処理を行う。このようなサリサイドプロセスを適用することにより、それぞれのタイプのソース/ドレイン領域、ゲート電極を自己整合的にシリサイド化することが出来る。活性領域20A、20C上は、金属膜14をなす金属元素と半導体基板11をなすシリコンとの合金を自己整合的に生成させることで、N型ソース/ドレイン領域21、23をシリサイド化する。同様に、ゲート電極12A、12Dにおいて、金属膜14をなす金属元素とゲート電極材料であるシリコンとの合金を自己整合的に生成させることで、これらゲート電極12A、12Dをシリサイド化する。また、活性領域20B、20D上に、金属膜14をなす金属元素と半導体基板11をなすシリコンとの合金を自己整合的に生成させることで、P型ソース/ドレイン領域22、24をシリサイド化する。同様に、ゲート電極12B、12Cにおいて、金属膜14をなす金属元素とゲート電極材料であるシリコンとの合金を自己整合的に生成させることで、これらゲート電極12B、12Cをシリサイド化する。本発明においては、素子形成工程において、上記したサリサイドプロセスを適用することにより、より微細化された半導体装置を製造する場合においても、従来の方法で製造した場合に較べて、素子特性に優れた半導体装置を高い生産性で製造することが可能となる。また、金属膜14をなす金属元素としては、上記したCo又はTiに限らず、シリコンとの間で自己整合的に合金を形成可能な金属であれば、特に限定されないが、上記した作用が効果的に得られる点から、Co又はTiを用いることが最も好ましい。以上説明したような、本発明に係る半導体装置1の製造方法によれば、上記構成の如く、半導体基板11上にN型又はP型トランジスタ構造を形成する素子形成工程において、不純物を打ち分ける際に形成するレジストパターン40、50の形状を適正化し、このレジストパターン40、50をマスクとして、半導体基板11上においてN型又はP型不純物を選択的に注入するN型化工程及びP型化工程を備えている。これにより、表面チャネル型と埋め込みチャネル型のトランジスタを、従来と同法による同一工程で形成することができる。従って、工程を増加させることなく、表面チャネル型及び埋め込みチャネル型のトランジスタを同時に形成することができるので、ノイズ特性に優れた半導体装置を、高い生産効率で製造することが可能となる。また、N型不純物又はP型不純物をイオン注入した後に、半導体基板11の表面及びゲート電極12A~12Dを覆うように、Co又はTiからなる金属膜14をスパッタリング法で形成する薄膜スパッタ工程を含むことにより、自己整合的にN型ソース/ドレイン領域21、23又はP型ソース/ドレイン領域22、24を形成させるとともに、ゲート電極12A、12DをN型化し、ゲート電極12B、12CをP型化するサリサイドプロセスを適用することで、より微細化された半導体装置を製造する際においても、優れた素子特性と高い生産性が実現できる。また、半導体基板11がシリコン基板であり、ゲート電極12A~12Dがポリシリコンである方法とすることで、特に、シリサイドプロセスを適用した場合に、活性領域及びゲート電極を効果的にN型化又はP型化することが可能となる。また、N型及びP型トランジスタ構造がMOSトランジスタ構造である方法とすることで、素子特性に優れた半導体装置1を高い生産性で製造することができる。