"半導体構造の上面領域に島状の絶縁膜を形成する工程と、前記絶縁膜の上面領域に配列された複数の凸状導電部を形成する工程と、前記複数の凸状導電部を熱酸化して複数の凸状絶縁部を形成する工程と、前記複数の凸状絶縁部と前記絶縁膜とを被覆するように層間絶縁膜を堆積させる工程とを備えることを特徴とする半導体装置の製造方法。請求項1に記載の半導体装置の製造方法であって、前記絶縁膜の当該上面領域に前記複数の凸状導電部と並ぶように下部配線層を形成する工程をさらに備え、前記下部配線層と前記複数の凸状導電部とは同一工程で形成されることを特徴とする半導体装置の製造方法。請求項2に記載の半導体装置の製造方法であって、前記複数の凸状導電部を形成する当該工程は、前記半導体構造と前記絶縁膜との上に導電性材料層を成膜する工程と、前記導電性材料層を半導体リソグラフィとエッチングとでパターニングする工程とを含むことを特徴とする半導体装置の製造方法。請求項2または3に記載の半導体装置の製造方法であって、前記層間絶縁膜上にレジストパターンを形成する工程と、前記レジストパターンをマスクとして前記層間絶縁膜を選択的にエッチングすることにより前記層間絶縁膜にコンタクトホールを形成する工程と、前記コンタクトホールに導電性材料を埋設してコンタクトプラグを形成する工程と、前記層間絶縁膜上に前記コンタクトプラグを介して前記下部配線層と電気的に接続される上部配線層を形成する工程とをさらに備えることを特徴とする半導体装置の製造方法。請求項4に記載の半導体装置の製造方法であって、前記半導体構造の上面の面内方向における前記絶縁膜の一端の近傍で前記半導体構造の上面にゲート絶縁膜を成膜する工程をさらに備え、前記下部配線層は、前記ゲート絶縁膜の上面領域から前記絶縁膜の当該上面領域にまで延在するゲート電極であり、前記上部配線層は、前記ゲート電極の延在方向に沿って前記複数の凸状絶縁部の直上の領域に張り出すように形成されることを特徴とする半導体装置の製造方法。請求項5に記載の半導体装置の製造方法であって、前記層間絶縁膜を堆積させる工程の前に、前記半導体構造の当該上面付近にN型またはP型の不純物イオンを選択的に導入し、当該導入された不純物イオンを熱処理で活性化させてソース領域及びドレイン領域を形成する工程をさらに備え、前記ソース領域及びドレイン領域を形成する当該工程では、前記複数の凸状絶縁部の未酸化部分が熱酸化されることを特徴とする半導体装置の製造方法。請求項1から6のうちのいずれか1項に記載の半導体装置の製造方法であって、前記層間絶縁膜を熱処理でリフローさせる工程をさらに備え、前記層間絶縁膜を熱処理でリフローさせる当該工程では、前記複数の凸状絶縁部の未酸化部分が熱酸化されることを特徴とする半導体装置の製造方法。請求項1から7のうちのいずれか1項に記載の半導体装置の製造方法であって、前記複数の凸状導電部は、当該複数の凸状導電部の上端がストライプ状をなすように形成されることを特徴とする半導体装置の製造方法。請求項1から8に記載の半導体装置の製造方法であって、前記各凸状導電部の横方向の幅は、0.1μm以下であることを特徴とする半導体装置の製造方法。請求項1から9のうちのいずれか1項に記載の半導体装置の製造方法であって、前記層間絶縁膜は、CVD法により形成されることを特徴とする半導体装置の製造方法。請求項10に記載の半導体装置の製造方法であって、前記層間絶縁膜の厚さは、1.0μm以上であることを特徴とする半導体装置の製造方法。半導体構造と、前記半導体構造の上面領域に形成された島状の絶縁膜と、前記絶縁膜の上面領域に配列された複数の凸状絶縁部と、前記絶縁膜と前記複数の凸状絶縁部とを被覆する層間絶縁膜とを備えることを特徴とする半導体装置。請求項12に記載の半導体装置であって、前記絶縁膜の当該上面領域に前記複数の凸状絶縁部と並んで形成され、前記層間絶縁膜により被覆されている下部配線層をさらに備え、前記複数の凸状絶縁部は、前記下部配線層を構成する導電性材料と同じ材料の酸化物からなることを特徴とする半導体装置。請求項13に記載の半導体装置であって、前記半導体構造の上面の面内方向における前記絶縁膜の一端の近傍で前記半導体構造の上面に形成されたゲート絶縁膜と、前記層間絶縁膜上に形成された上部配線層とをさらに備え、前記下部配線層は、前記ゲート絶縁膜の上面領域から前記絶縁膜の当該上面領域にまで延在するゲート電極であり、前記上部配線層は、前記層間絶縁膜内に埋設されたコンタクトプラグを介して前記下部配線層と電気的に接続されており、且つ、前記ゲート電極の延在方向に沿って前記複数の凸状絶縁部の直上の領域に張り出すように形成されていることを特徴とする半導体装置。フィールド酸化膜の下方の領域での電界強度を緩和させる一つの方法は、フィールド酸化膜上の層間絶縁膜の厚さを増大させることである。しかしながら、層間絶縁膜の厚さを増大させると、プロセス条件を大幅に見直す必要が生じ、これに伴うコスト増が発生するという問題がある。たとえば、層間絶縁膜の厚さを増大させると、この層間絶縁膜に形成されるコンタクトホールのアスペクト比コンタクトホールの直径に対する深さの比率が高くなるので、コンタクトホールの未開口を回避するために、層間絶縁膜の成膜のプロセス条件や、コンタクトホール形成のためのフォトリソグラフィやエッチングのプロセス条件を見直す必要がある。また、高アスペクト比のコンタクトホール内に段差被覆性ステップカバレッジの良好な膜を形成するためにプロセス条件を見直す必要も生ずる。上記に鑑みて本発明の目的は、プロセス条件の大幅な見直しを行うことなく耐圧性能などの電気的特性を向上させることができる半導体装置及びその製造方法を提供することである。本発明の第1の態様による半導体装置の製造方法は、半導体構造の上面領域に島状の絶縁膜を形成する工程と、前記絶縁膜の上面領域に配列された複数の凸状導電部を形成する工程と、前記複数の凸状導電部を熱酸化して複数の凸状絶縁部を形成する工程と、前記複数の凸状絶縁部と前記絶縁膜とを被覆するように層間絶縁膜を堆積させる工程とを備えることを特徴とする。本発明の第2の態様による半導体装置は、半導体構造と、前記半導体構造の上面領域に形成された島状の絶縁膜と、前記絶縁膜の上面領域に配列された複数の凸状絶縁部と、前記絶縁膜と前記複数の凸状絶縁部とを被覆する層間絶縁膜とを備えることを特徴とする。本発明によれば、島状の絶縁膜の上面領域に複数の凸状絶縁部が配列されており、層間絶縁膜はこれら凸状絶縁膜を被覆するので、平坦度の高い層間絶縁膜を形成することができる。したがって、半導体装置の電気的特性を向上させることができる。以下、本発明に係る種々の実施の形態について図面を参照しつつ説明する。実施の形態1.図3は、本発明に係る実施の形態1の半導体装置1の構成を概略的に示す断面図である。図3に示される半導体装置1は、横型二重拡散構造を有するNチャネル型のLDMOSLaterallyDoubleDiffusedMetalOxideSemiconductorである。図中のX軸方向は、半導体装置1を構成するP型半導体基板11の上面主面の面内方向に平行な横方向であり、Z軸方向は、半導体装置1の厚み方向であり且つX軸方向に垂直な方向である。また、Y軸方向は、X軸方向とZ軸方向の双方と垂直な方向である。図3に示される半導体装置1は、半導体構造であるP型半導体基板11の内部に横方向X軸方向に互いに対向するN型ウェル領域12とP型ウェル領域13とを有している。N型ウェル領域12は、リンや砒素などのN型不純物が拡散されたN型領域であり、P型ウェル領域13は、ボロンなどのP型不純物が拡散されたP型領域である。また、P型半導体基板11の上面近傍には、P型ウェル領域13に囲まれるソース領域15とボディコンタクト領域17とが互いに隣接して形成されている。ソース領域15は、リンや砒素などのN型不純物が比較的高濃度に拡散されたN型領域であり、ボディコンタクト領域17は、ボロンなどのP型不純物が比較的高濃度に拡散されたP型領域である。さらに、P型半導体基板11の上面近傍には、N型ウェル領域12に囲まれたドレイン領域16が形成されている。ドレイン領域16は、リンや砒素などのN型不純物が比較的高濃度に拡散されたN型領域である。P型半導体基板11としては、シリコン基板を使用することができるが、これに限定されず、たとえば、エピタキシャル成長層を有する半導体構造、あるいは、内部に埋め込み絶縁膜を有するSOISiliconOnInsulator基板を使用してもよい。P型半導体基板11の上面領域には、LOCOS法により形成された島状のフィールド絶縁膜20が存在する。このフィールド絶縁膜20の横方向一端近傍においてP型半導体基板11の上面にゲート絶縁膜21が形成されている。本実施の形態では、ゲート絶縁膜21は、P型半導体基板11の表面を熱酸化することで形成されるが、これに代えてCVDChemicalVaporDeposition法により高誘電率材料からなるゲート絶縁膜21を成膜してもよい。また、ゲート絶縁膜21の上面領域からフィールド絶縁膜20の上面領域までポリシリコンなどのゲート電極下部配線層22が延在している。図3に示されるように、ゲート電極22はフィールド絶縁膜20の上に張り出すように形成されているので、ゲート電極22の下方域の電界強度を緩和させるフィールドプレートとして機能する。また、フィールド絶縁膜20の上面領域には、酸化ダミーパターン23がゲート電極22と並んで形成されている。後述するように、この酸化ダミーパターン23は、フィールド絶縁膜20の上面領域に立設された複数の凸状絶縁部で構成される。これら凸状絶縁部は、ゲート電極22を構成する導電性材料と同じ材料の熱酸化物からなる。上記したゲート電極22、酸化ダミーパターン23及びP型半導体基板11を被覆するようにシリコン酸化膜などの層間絶縁膜26が形成されている。この層間絶縁膜26上には、アルミニウムや銅などの上部配線層41,42,43が形成されている。これら上部配線層41,42,43のうち上部配線層41は、層間絶縁膜26のコンタクトホール26aに埋設されたコンタクトプラグ31を介してソース領域15及びボディコンタクト領域17の双方と電気的に接続され、上部配線層42は、層間絶縁膜26のコンタクトホール26bに埋設されたコンタクトプラグ32を介してゲート電極22と電気的に接続され、上部配線層43は、層間絶縁膜26のコンタクトホール26cに埋設されたコンタクトプラグ33を介してドレイン領域16と電気的に接続されている。そして、層間絶縁膜26と上部配線層41,42,43とを被覆し保護するパッシベーション膜45が形成されている。パッシベーション膜45は、たとえば、プラズマCVD法によりシリコン窒化膜を成膜することで形成することができる。図3に示されるように、上部配線層42は、ゲート電極22の延在方向X軸方向に沿って酸化ダミーパターン23の直上の領域に張り出すように形成されているので、ゲート電極22の下方域の電界強度を緩和させるフィールドプレートとして機能する。図1の従来のLDMOS構造と比べると、酸化ダミーパターン23の存在により、フィールド絶縁膜20上における層間絶縁膜26の上面の平坦度が向上するので、上部配線層42の配線容量のバラツキを抑制することができる。また、図1の従来のLDMOS構造と比べると、フィールド絶縁膜20と上部配線層42との間の絶縁膜の膜厚すなわち、酸化ダミーパターン23と層間絶縁膜26とを含む絶縁膜の膜厚を局所的に大きくすることができるので、フィールド絶縁膜20の下方域の電界強度を緩和させることができる。しかも、当該絶縁膜の膜厚の大きさは、コンタクトホール26a,26b,26cの形成領域にほとんど影響を与えることのない局所的なものである。したがって、酸化ダミーパターン23を持たない構造と比べて、プロセス条件の見直しを最小限に抑制しつつ耐圧性能などの電気的特性を向上させることができる。次に、上記半導体装置1の製造方法について説明する。図4~図6、図7A,B、図8A,B、図9及び図10は、実施の形態1の半導体装置1の製造工程の例を示すための図である。ここで、図4~図6、図7A、図8A、図9及び図10は、各工程で得られる半導体構造の断面図であり、図7Bは、図7Aの上面視図平面図であり、図8Bは、図8Aの上面視図平面図である。まず、P型半導体基板11を用意し、このP型半導体基板11に対して、N型ウェル領域12を形成するためのリンなどのN型不純物を選択的にイオン注入する。その後、LOCOS法によりこのP型半導体基板11の表面にフィールド絶縁膜20を形成する。具体的には、P型半導体基板11上に窒化膜パターン図示せずを形成し、この窒化膜パターンをマスクとしてP型半導体基板11の露出面を高温で熱酸化することでフィールド絶縁膜20を形成することができる。フィールド絶縁膜20を形成する際に、イオン注入されたN型不純物が縦方向と横方向とに拡散することで図4のN型ウェル領域12が形成される。次に、図4の構造上にレジストパターン図示せずを形成し、このレジストパターンをマスクとしてボロンなどのP型不純物をP型半導体基板11にイオン注入して図5のP型ウェル領域13を形成する。次に、図6に示されるように、たとえば減圧CVD法により、全面に亘って、リンが高濃度にドープされたポリシリコンからなる導電性材料層22Pを成膜する。さらに、フォトリソグラフィやEUVExtremeUltraVioletリソグラフィなどの半導体リソグラフィによりこの導電性材料層22P上にレジストパターン25を形成する。そして、このレジストパターン25をマスクとしてドライエッチングを行うことで、図7A,Bに示されるようなゲート電極22とダミーパターン23Pとを形成することができる。ゲート電極22は、たとえば、0.3μm~0.5μm程度の厚さと数μm程度の横方向幅X軸方向の幅とを持つように形成されればよい。ダミーパターン23Pは、図7Aに示されるようにフィールド絶縁膜20の上面領域に規則的に配列された多数の凸状導電部230P,230P,...で構成される。これら凸状導電部230P,230P,...の上端は、図7Bに示されるようにストライプ状をなし、各凸状導電部230PがX軸方向に0.05μm~0.1μm程度の極小幅を有する。凸状導電部230PのX軸方向のピッチ間隔は0.5μm~1.0μm程度である。次に、図7A,Bのゲート電極22の表面とダミーパターン23PとP型半導体基板11の露出面とを熱酸化する。この結果、図8Aに示されるようにゲート電極22の表面とP型半導体基板11の上面とに薄い酸化膜24が形成される。同時に、図7A,Bの凸状導電部230P,230P,...が熱酸化することにより凸状絶縁部230,230,...からなる酸化ダミーパターン23が形成される。熱酸化としては、900°C~千数百°C程度の高温の酸素雰囲気下でドライ酸化を実行すればよいが、ドライ酸化に代えてウエット酸化を実行してもよい。半導体装置1の電気的特性に影響を与えないためには、凸状導電部230P,230P,...は完全に酸化されることが望ましい。凸状導電部230Pの完全酸化条件は、シミュレーションによりたとえば以下のようになることが確認された。厚さ0.48μmと幅0.1μmとを有する凸状導電部230Pの場合:温度900°Cのドライ酸素雰囲気下で処理時間が600分~800分、温度950°Cのドライ酸素雰囲気下で処理時間が250分~450分、温度1000°Cのドライ酸素雰囲気下で処理時間が100分~250分。厚さ0.30μmと幅0.1μmとを有する凸状導電部230Pの場合:温度900°Cのドライ酸素雰囲気下で処理時間が400分~600分、温度950°Cのドライ酸素雰囲気下で処理時間が150分~350分、温度1000°Cのドライ酸素雰囲気下で処理時間が50分~150分。上記熱酸化の実行後は、図8A,Bの構造上にフォトリソグラフィでソース領域及びドレイン領域用の開口部を持つレジストパターン図示せずを形成し、このレジストパターンをマスクとして、酸化膜24を介してリンや砒素などのN型不純物を高濃度でイオン注入する。次いで、このレジストパターンは除去される。さらに、フォトリソグラフィでボディコンタクト領域用の開口部を持つ別のレジストパターン図示せずを形成し、このレジストパターンをマスクとして、酸化膜24を介してボロンなどのP型不純物を高濃度でイオン注入する。次いで、このレジストパターンは除去される。その後、800°C~千数百度程度の高温で熱処理たとえば、ドライ酸化を行うことでイオン注入されたN型不純物とP型不純物とを活性化させる。この結果、図9に示されるようにN型のソース領域15、N型のドレイン領域16及びP型のボディコンタクト領域17が形成される。ここで、凸状絶縁部230,230,...に未酸化部分が残存していたとしても、N型不純物とP型不純物とが熱処理で活性化される際に、当該未酸化部分を酸化させることができる。次に、図9の構造上に、たとえば常圧CVD法により、シリコン酸化膜などの絶縁材料層を堆積させる。たとえば、シランSiH4と酸素O2やホスフィンPH3とを原料ガスとし、300°C~500°C程度の温度で常圧CVDを実行して絶縁材料層を形成すればよい。あるいは、TEOStetraethoxysilaneガスを原料ガスとして絶縁材料層を形成してもよい。次いで、たとえば800°C~千数百度程度の高温で熱処理を行うことによりこの絶縁材料層をリフローさせて図10の絶縁材料膜26Pを形成する。ここで、凸状絶縁部230,230,...に未酸化部分が残存していたとしても、リフロー処理の際に当該未酸化部分を酸化させることができる。絶縁材料膜26Pは、たとえば1.0μm~2.0μm程度の範囲内の膜厚を持つように形成されればよい。特に、絶縁材料膜26Pの厚みを1.0μm以上とすれば、酸化ダミーパターン23上の絶縁材料膜26Pの上面の平坦度を高くすることができる。次いで、図10に示されるように、フォトリソグラフィにより絶縁材料膜26P上にレジストパターン28を形成し、このレジストパターン28をマスクとしてドライエッチングを実行することで図3のコンタクトホール26a~26cを持つ層間絶縁膜26が形成される。その後、たとえばCVD法により、これらコンタクトホール26a~26c内にタングステンなどの導電性材料を埋設してコンタクトプラグ31~33を形成する。さらに上部配線層41~43とパッシベーション膜45とを順に形成する。その結果、図3の半導体装置1が完成する。上記した実施の形態1に係る製造方法は、フィールド絶縁膜20の上面領域に多数の凸状絶縁部230,230,...からなる酸化ダミーパターン23を形成する工程を備えている。このため、フィールド絶縁膜20と上部配線層42との間の絶縁膜の膜厚すなわち、酸化ダミーパターン23と層間絶縁膜26との合計の膜厚を局所的に大きくすることができる。これにより、フィールド絶縁膜20の直下の領域の電界強度を緩和させることができる。よって、フィールドプレート効果を増大させるために、図11に示すように上部配線層42の配線長Lgを大きくして上部配線層42をドレイン領域16側にさらに張り出すように形成しても、パッシベーション膜45の上面の蓄積電荷に起因してフィールド絶縁膜20の直下で電界集中領域が発生することを回避することができる。しかも、フィールド絶縁膜20上の絶縁膜の厚膜化は、コンタクトホール26a,26b,26cの形成領域における層間絶縁膜26の厚さにほとんど影響を与えることのない局所的なものなので、プロセス条件の見直しをほとんど行わずに済むという利点がある。さらに、本実施の形態の層間絶縁膜26はCVD法で形成されるので、層間絶縁膜26の上面形状は層間絶縁膜26の下地の影響を受けやすい。このため、フィールド絶縁膜20上に規則的に配列された多数の凸状絶縁部230を設けることにより、層間絶縁膜26の局所的な厚膜化とともに層間絶縁膜26の上面の平坦度を向上させることができる。したがって、上部配線層42の配線容量のバラツキを抑制することができる。以上に説明したように本実施の形態に係る製造方法は、酸化ダミーパターン23を形成しない場合と比べると、プロセス条件の大幅な見直しを行うことなく耐圧性能などの電気的特性を向上させることができる。実施の形態2.フィールド絶縁膜20上に酸化ダミーパターン23を形成する工程は、LDMOS構造に限定されず、他の半導体構造に適用することが可能である。図12は、本発明の実施の形態2の半導体装置の製造工程の一部を概略的に示す断面図である。図12に示される半導体構造は、半導体基板11Mと、フィールド絶縁膜20Mと、複数のゲート電極22A,22B,22Cと、酸化ダミーパターン23A,23B,23Cとを有する。フィールド絶縁膜20Mの上面領域には、ゲート電極22A,22Bと酸化ダミーパターン23A,23B,23Cとが形成されている。これらゲート電極22A,22Bと酸化ダミーパターン23A,23B,23Cとは、実施の形態1のゲート電極22及び酸化ダミーパターン23と同様の工程で形成されたものである。また、ゲート電極22A,22Bと酸化ダミーパターン23A,23B,23Cとを被覆する層間絶縁膜26Mが形成されており、層間絶縁膜26Mは、複数のコンタクトホール27a,27b,27c,27dを有する。これらコンタクトホール27a,27b,27c,27dは、レジストパターン28Mをマスクとしたドライエッチングにより形成されたものである。コンタクトホール27a,27b,27c,27dには、それぞれコンタクトプラグ図示せずを埋設することができる。一方、図13は、酸化ダミーパターン23A,23B,23Cを形成しない場合の半導体装置の製造工程の一部を概略的に示す図である。図13の構造では、図12の場合と同様に、半導体基板11M上のフィールド絶縁膜20Mの上面領域に複数のゲート電極22A,22Bが形成されているが、酸化ダミーパターンが形成されていない。このため、ゲート電極22A,22Bを被覆する層間絶縁膜260の上面の平坦度は、図12の層間絶縁膜26Mの上面の平坦度よりも低い。平坦度の低い下地の上にレジストパターン280をフォトリソグラフィで形成した場合、レジストパターン280の寸法精度が低くなるという問題がある。かかる問題を回避するには、たとえば、CMPChemicalMechanicalPolishingなどの平坦化工程により層間絶縁膜260の上面を平坦化した後に、レジストパターン280を形成すればよいが、平坦化工程の採用により製造コストが増大する。これに対し、本実施の形態では、平坦化工程を使用せずに層間絶縁膜26Mの上面を平坦化することができ、レジストパターン28Mの寸法精度の低下を抑制することができる。実施の形態3.図14は、本発明の実施の形態3の半導体装置の構造を概略的に示す断面図である。図14の構造では、半導体基板11K上のフィールド絶縁膜20Kの上面領域に複数の凸状絶縁部からなる酸化ダミーパターン23Dが形成されている。この酸化ダミーパターン23Dは、実施の形態1の酸化ダミーパターン23と同様の工程で形成される。また、酸化ダミーパターン23Dを被覆する層間絶縁膜26Kが形成されており、この層間絶縁膜26K上に上部配線層40が横方向に延在している。一方、図15は、酸化ダミーパターンを形成しない場合の半導体装置の構造を概略的に示す図である。図15の構造では、半導体基板11K上のフィールド絶縁膜20Kの上面領域に酸化ダミーパターンが形成されていない。このため、フィールド絶縁膜20Kを被覆する層間絶縁膜261の上面の平坦度は、図14の層間絶縁膜26Kの上面の平坦度よりも低い。このような平坦度の低い層間絶縁膜261上に形成された上部配線層400の配線容量Ca,Cb,Ccにはバラツキが生じて電気的特性を劣化させるという問題がある。かかる問題を回避するには、CMPなどの平坦化工程により層間絶縁膜261の上面を平坦化した後に、上部配線層400を形成すればよいが、平坦化工程の採用により製造コストが増大する。これに対し、本実施の形態では、平坦化工程を使用せずに層間絶縁膜26Kの上面を平坦化することができ、配線容量のバラツキを抑制することができる。実施の形態1~3の変形例.以上、図面を参照して本発明の種々の実施の形態について述べたが、これらは本発明の例示であり、上記以外の様々な形態を採用することもできる。たとえば、図7B及び図8Bに示したように、ダミーパターン23Pと酸化ダミーパターン23は、ストライプ状に形成されているが、この形状に限定されるものではない。たとえば、ダミーパターン23Pが複数の柱状導電部で構成されてもよい。また、図3に示した半導体装置1は、Nチャネル型のLDMOS構造を有するが、本発明はこれに限定されるものではない。P型半導体基板11、N型ウェル領域12、P型ウェル領域13、ソース領域15、ドレイン領域16及びボディコンタクト領域17の導電型を逆の導電型に変更することで、Pチャネル型LDMOS構造を有する半導体装置を構成することもできる。また、上記酸化ダミーパターン23を用いた構成は、LDMOS構造だけでなく、他の種類の高電圧動作の半導体装置に適用することが可能である。"