"第1、第2及び第3の入出力端子と、前記第1の入出力端子と前記第2の入出力端子との間に接続された第1のスイッチング素子と、前記第3の入出力端子と接地点との間に接続された第2のスイッチング素子と、前記第1の入出力端子と前記第3の入出力端子との間に接続された第3のスイッチング素子と、前記第2の入出力端子と接地点との間に接続された第4のスイッチング素子と、前記第1及び第2のスイッチング素子の制御端子に接続された第1の制御電圧印加端子と、前記第3及び第4のスイッチング素子の制御端子に接続された第2の制御電圧印加端子と、前記第1及び第2のスイッチング素子の前記制御端子と前記第1の制御電圧印加端子との間にそれぞれ接続された第1及び第2の抵抗と、前記第1及び第2の抵抗にそれぞれ並列に接続され、カソードが前記第1の制御電圧印加端子に接続された第1及び第2のダイオードとを備えることを特徴とするスイッチ回路。前記第3及び第4のスイッチング素子の前記制御端子と前記第2の制御電圧印加端子との間にそれぞれ接続された第3及び第4の抵抗と、前記第3及び第4の抵抗にそれぞれ並列に接続され、カソードが前記第2の制御電圧印加端子に接続された第3及び第4のダイオードとを更に備えることを特徴とする請求項1に記載のスイッチ回路。前記第1及び第2の抵抗にそれぞれ並列に接続され、前記第1及び第2のダイオードにそれぞれ直列に接続された第1及び第2のインダクタを更に備えることを特徴とする請求項1に記載のスイッチ回路。前記第1、第2、第3及び第4の抵抗にそれぞれ並列に接続され、前記第1、第2、第3及び第4のダイオードにそれぞれ直列に接続された前記第1、第2、第3及び第4のインダクタを更に備えることを特徴とする請求項2に記載のスイッチ回路。前記第1及び第2のダイオードと接地点との間にそれぞれ直列に接続され、前記スイッチ回路を通る信号の1/4波長の長さを持つ第1及び第2の伝送線路と、前記第1及び第2の伝送線路にそれぞれ直列に接続された第1及び第2の容量とを更に備えることを特徴とする請求項1に記載のスイッチ回路。前記第1、第2、第3及び第4のダイオードと接地点との間にそれぞれ直列に接続され、前記スイッチ回路を通る信号の1/4波長の長さを持つ第1、第2、第3及び第4の伝送線路と、前記第1、第2、第3及び第4の伝送線路にそれぞれ直列に接続された第1、第2、第3及び第4の容量とを更に備えることを特徴とする請求項2に記載のスイッチ回路。第1、第2及び第3の入出力端子と、前記第1の入出力端子と前記第2の入出力端子との間に接続された第1のスイッチング素子と、前記第3の入出力端子と接地点との間に接続された第2のスイッチング素子と、前記第1の入出力端子と前記第3の入出力端子との間に接続された第3のスイッチング素子と、前記第2の入出力端子と接地点との間に接続された第4のスイッチング素子と、前記第1及び第2のスイッチング素子の制御端子に接続された第1の制御電圧印加端子と、前記第3及び第4のスイッチング素子の制御端子に接続された第2の制御電圧印加端子と、前記第1及び第2のスイッチング素子の前記制御端子の接続点と前記第1の制御電圧印加端子との間に接続された第1の抵抗と、前記第1の抵抗に並列に接続され、カソードが前記第1の制御電圧印加端子に接続された第1のダイオードとを備えることを特徴とするスイッチ回路。前記第3及び第4のスイッチング素子の前記制御端子の接続点と前記第2の制御電圧印加端子との間に接続された第2の抵抗と、前記第2の抵抗に並列に接続され、カソードが前記第2の制御電圧印加端子に接続された第2のダイオードとを備えることを特徴とする請求項7に記載のスイッチ回路。前記第1の抵抗に並列に接続され、前記第1のダイオードに直列に接続されたインダクタを更に備えることを特徴とする請求項7に記載のスイッチ回路。前記第1及び第2の抵抗にそれぞれ並列に接続され、前記第1及び第2のダイオードにそれぞれ直列に接続された第1及び第2のインダクタを更に備えることを特徴とする請求項8に記載のスイッチ回路。スイッチSWの耐電力が低いと以下のような問題が生じる。即ち、図17において送信器S1から高い電力がスイッチSWの端子P3へ入力される場合、スイッチSWのオフ側の端子P1,P2を介して送信信号が受信器J1へ入力される。このため、送信電力が低下し、かつスイッチSWによる受信器J1の保護機能が低下する。同様に、図18ではスイッチSWによる信号切替精度が低下し、図19では受信器J1の保護機能が低下する。また、各システムにおいてスイッチSWの機能自体を低下させる恐れがある。各スイッチング素子を多段に接続し、その素子間の電位を制御することにより、耐電力を向上させたスイッチも提案されている例えば、特許文献2参照。しかし、回路規模が大きくなり、回路構成が複雑になるという問題があった。本発明は、上述のような課題を解決するためになされたもので、その目的は簡易な回路構成によりオフ側の耐電力を向上させることができるスイッチ回路を得るものである。本発明に係るスイッチ回路は、第1、第2及び第3の入出力端子と、前記第1の入出力端子と前記第2の入出力端子との間に接続された第1のスイッチング素子と、前記第3の入出力端子と接地点との間に接続された第2のスイッチング素子と、前記第1の入出力端子と前記第3の入出力端子との間に接続された第3のスイッチング素子と、前記第2の入出力端子と接地点との間に接続された第4のスイッチング素子と、前記第1及び第2のスイッチング素子の制御端子に接続された第1の制御電圧印加端子と、前記第3及び第4のスイッチング素子の制御端子に接続された第2の制御電圧印加端子と、前記第1及び第2のスイッチング素子の前記制御端子と前記第1の制御電圧印加端子との間にそれぞれ接続された第1及び第2の抵抗と、前記第1及び第2の抵抗にそれぞれ並列に接続され、カソードが前記第1の制御電圧印加端子に接続された第1及び第2のダイオードとを備えることを特徴とする。本発明により、簡易な回路構成によりオフ側の耐電力を向上させることができる。本発明の実施の形態に係るスイッチ回路について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。実施の形態1.図1は、本発明の実施の形態1に係るスイッチ回路を示す図である。トランジスタT1,T2,T3,T4はスイッチング素子として用いられる電界効果トランジスタである。制御電圧印加端子V1,V2はスイッチを切り換える制御電圧を印加する端子である。抵抗R1a,R1b,R2a,R2b,R3a,R4aは各トランジスタのゲートに接続される数kΩ以上のアイソレーション抵抗である。トランジスタT1が入出力端子P1と入出力端子P2との間に接続されている。トランジスタT2が入出力端子P3と接地点との間に接続されている。トランジスタT3が入出力端子P1と入出力端子P3との間に接続されている。トランジスタT4が入出力端子P2と接地点との間に接続されている。制御電圧印加端子V1がトランジスタT1,T2のゲートに接続されている。制御電圧印加端子V2がトランジスタT3,T4のゲートに接続されている。抵抗R1a,R1bがトランジスタT1のゲートと制御電圧印加端子V1との間に直列に接続されている。抵抗R2a,R2bがトランジスタT2のゲートと制御電圧印加端子V1との間に直列に接続されている。抵抗R3aがトランジスタT3のゲートと制御電圧印加端子V2との間に接続され、抵抗R4aがトランジスタT4のゲートと制御電圧印加端子V2との間に接続されている。ダイオードD1,D2が抵抗R1b,R2bにそれぞれ並列に接続され、ダイオードD1,D2のカソードが制御電圧印加端子V1に接続されている。続いてスイッチ回路の動作を説明する。スイッチ回路を図17のシステムに使用する場合、入出力端子P1はアンテナANTに接続され、入出力端子P2は受信器J1に接続され、入出力端子P3は送信器S1に接続される。送信時には制御電圧印加端子V2に0V、制御電圧印加端子V1にトランジスタのピンチオフ電圧Vp以下となるオフ電圧Vcを印加し、トランジスタT3,T4をオン、トランジスタT1、T2をオフとし、入出力端子P3から入出力端子P1へ信号を通過させる。スイッチ回路を図18のシステムに使用する場合、入出力端子P1は受信器J1に接続され、入出力端子P2,P3はアンテナANTに接続される。制御電圧印加端子V1,V2に印加する電圧によりトランジスタT1,T2,T3,T4をオン、オフさせることによりアンテナANTからの信号を切替える。スイッチ回路を図19のシステムに使用する場合、入出力端子P1がサーキュレータCIRに接続され、入出力端子P2は受信器J1に接続され、入出力端子P3は送信器S1に接続される。送信時には制御電圧印加端子V2に0V、制御電圧印加端子V1にオフ電圧Vcを印加することにより、入出力端子P1から入出力端子P3へ信号を通過させ、受信器J1を保護する。続いて本実施の形態の効果を比較例と比較して説明する。図2は、比較例に係るスイッチ回路を示す図である。実施の形態1の抵抗R1b,R2b及びダイオードD1,D2が存在しない。比較例に係るスイッチ回路の耐電力Pmaxは次式で示される。Pmax=2Vc-Vp2/Zo1ここで、特性インピーダンスZoは通常は50Ωである。ここで、スイッチ回路に入力された信号の電力が小さい場合、オフ状態のトランジスタT1,T2にゲート電流Igはほとんど流れることなく、制御電圧印加端子V1に印加したオフ電圧Vcとほぼ等しい電圧がトランジスタT1,T2のゲートに印加される。図3は、電力の大きい信号が入力した場合の比較例に係るスイッチ回路の動作を示す図である。スイッチ回路に入力された信号の電力が大きい場合、オフ状態のトランジスタT1,T2のゲート電流Igが増大し、ゲート部の抵抗R1a,R2aに流れるため、トランジスタT1,T2のゲートに印加される制御電圧Vc’が変動する。制御電圧Vc’は次式で示される。Vc’=Vc-RIg2ここでRは抵抗R1a,R2aの抵抗値である。この制御電圧Vc’の変動のため、スイッチ回路の耐電力が低下してしまう。図4は、電力の大きい信号が入力した場合の本発明の実施の形態1に係るスイッチ回路の動作を示す図である。A点の電圧は制御電圧Vcと等しい。ゲート電流Igの増加により、抵抗R1bの両端A点とC点の間に電圧降下が発生する。この電圧がダイオードD1の順方向電圧を超えると、ゲート電流IgがダイオードD1を流れるため、それ以上の電圧降下は生じない。ゆえに、トランジスタT1の制御電圧点Bの電圧は次式で示される。VcR1aR1bIg>VcR1aIgφb3ここで、φbはダイオードD1の順方向電圧である。上式3を満たすように抵抗R1bの抵抗値を選択すれば、トランジスタT1の制御電圧の変動を小さくすることができる。よって、簡易な回路構成によりオフ側の耐電力を向上させることができる。図5は、実施の形態1と比較例のスイッチ回路について耐電力を計算した結果を示す図である。トランジスタとしてSiC基板上に形成したGaNトランジスタを用い、R1a=0.5kΩ、R1b=1.5kΩ、φb=0.8V、Vc=-30V、Vp=-2Vとした。比較例の耐電力は43dBmであるのに対して、本実施の形態の耐電力は44.5dBmに向上した。図6は、本発明の実施の形態1に係るスイッチ回路の変形例を示す図である。ダイオードD1の代わりに直列に接続されたダイオードD1a,D1bを用い、ダイオードD2の代わりに直列に接続されたダイオードD2a,D2bを用いている。このようにダイオードを2段とすることにより、ダイオードの順方向電圧が2倍となり、システムに対応した耐電力値の調整が可能となる。なお、ダイオードを3段以上にしてもよい。実施の形態2.図7は、本発明の実施の形態2に係るスイッチ回路を示す図である。実施の形態1の構成に加えて、抵抗R3b,R4bがトランジスタT3,T4のゲートと制御電圧印加端子V2との間にそれぞれ接続されている。ダイオードD3,D4が抵抗R3b,R4bにそれぞれ並列に接続され、ダイオードD3,D4のカソードが制御電圧印加端子V2に接続されている。本実施の形態では、スイッチの両方のパスのトランジスタのゲート抵抗の一部に並列にダイオードを配置している。このスイッチ回路を図18のシステムに使用した場合、受信時の複数のアンテナからの高電力信号に対して耐電力性が向上する。この結果、スイッチ回路による信号切替精度の低下を防ぐことができる。図8は、本発明の実施の形態2に係るスイッチ回路の変形例を示す図である。ダイオードD3の代わりに直列に接続されたダイオードD3a,D3bを用い、ダイオードD4の代わりに直列に接続されたダイオードD4a,D4bを用いている。このようにダイオードを2段とすることにより、ダイオードの順方向電圧が2倍となり、システムに対応した耐電力値の調整が可能となる。なお、ダイオードを3段以上にしてもよい。実施の形態3.図9は、本発明の実施の形態3に係るスイッチ回路を示す図である。実施の形態1の構成に加えて、チョークインダクタL1,L2が抵抗R1b,R2bにそれぞれ並列に接続され、ダイオードD1,D2にそれぞれ直列に接続されている。ここで、ゲート電流がダイオードD1,D2に流れることにより、並列に接続されている抵抗R1b,R2bがショートする。この際のインピーダンスの低下をチョークインダクタL1,L2が防ぐため、アイソレーション機能を保持することができる。実施の形態4.図10は、本発明の実施の形態4に係るスイッチ回路を示す図である。実施の形態2の構成に加えて、チョークインダクタL1,L2,L3,L4が抵抗R1,R2,R3,R4にそれぞれ並列に接続され、ダイオードD1,D2,D3,D4にそれぞれ直列に接続されている。これにより、実施の形態2,3の効果を得ることができる。実施の形態5.図11は、本発明の実施の形態5に係るスイッチ回路を示す図である。スイッチ回路を通る信号の1/4波長の長さを持つ伝送線路TL1,TL2が、ダイオードD1,D2と接地点との間にそれぞれ直列に接続されている。容量C1,C2が伝送線路TL1,TL2にそれぞれ直列に接続されている。即ち、本実施の形態では、実施の形態3のインダクタを、送信信号の1/4波長の伝送線路と容量で置換えている。これにより、回路の小型化が図れる。実施の形態6.図12は、本発明の実施の形態6に係るスイッチ回路を示す図である。スイッチ回路を通る信号の1/4波長の長さを持つ伝送線路TL1,TL2,TL3,TL4が、ダイオードD1,D2,D3,D4と接地点との間にそれぞれ直列に接続されている。容量C1,C2,C3,C4が伝送線路TL1,TL2,TL3,TL4にそれぞれ直列に接続されている。即ち、本実施の形態では、実施の形態4のインダクタを、送信信号の1/4波長の伝送線路と容量で置換えている。これにより、回路の小型化が図れる。実施の形態7.図13は、本発明の実施の形態7に係るスイッチ回路を示す図である。実施の形態1の抵抗R1b,R2b及びダイオードD1,D2の代わりに、抵抗R12及びダイオードD12が設けられている。抵抗R12は、トランジスタT1,T2のゲートの接続点と制御電圧印加端子V1との間に接続されている。ダイオードD12は、抵抗R12に並列に接続され、ダイオードD12のカソードが制御電圧印加端子V1に接続されている。これにより、ゲート抵抗の一部に流れる高入力電力時のゲート電流が2倍共通に接続したトランジスタの数となるため、高入力電力に対して制御電圧の変動を更に抑制することができる。実施の形態8.図14は、本発明の実施の形態8に係るスイッチ回路を示す図である。実施の形態7の構成に加えて、抵抗R34及びダイオードD34が設けられている。抵抗R34は、トランジスタT3,T4のゲートの接続点と制御電圧印加端子V2との間に接続されている。ダイオードD34は、抵抗R34に並列に接続され、ダイオードD34のカソードが制御電圧印加端子V2に接続されている。本実施の形態では、スイッチの両方のパスのトランジスタのゲート抵抗の一部に並列にダイオードを配置している。このスイッチ回路を図18のシステムに使用した場合、受信時の複数のアンテナからの高電力信号に対して耐電力性が向上する。この結果、スイッチ回路による信号切替精度の低下を防ぐことができる。また、実施の形態7の効果も得ることができる。実施の形態9.図15は、本発明の実施の形態9に係るスイッチ回路を示す図である。実施の形態7の構成に加えて、チョークインダクタL12が、抵抗R12に並列に接続され、ダイオードD12に直列に接続されている。抵抗R12がショートする際のインピーダンスの低下をチョークインダクタL12が防ぐため、アイソレーション機能を保持することができる。実施の形態10.図16は、本発明の実施の形態10に係るスイッチ回路を示す図である。実施の形態8の構成に加えて、チョークインダクタL12,L34が、抵抗R12,R34にそれぞれ並列に接続され、ダイオードD12,D34にそれぞれ直列に接続されている。抵抗R12,R34がショートする際のインピーダンスの低下をチョークインダクタL12,L34が防ぐため、アイソレーション機能を保持することができる。上記の実施の形態1~10において、トランジスタは、GaAs基板、Si基板、GaNonSiC基板、又はGaNonSi基板などの半絶縁基板上に形成することができる。また、実施の形態1~10のスイッチ回路は、トランジスタのみならず、整合回路、ゲート抵抗、ダイオード、チョークインダクタ、伝送線路、MIM容量を半絶縁基板上に形成したモノリシックマイクロ波集積回路MMICとしてもよい。これにより更に小型集積化が可能となる。また、実施の形態1~10のスイッチ回路は送受信モジュールに適用することができる。"