ヘテロ接合を有するGaN系積層体と、上記GaN系積層体上に形成されているフィンガー状のドレイン電極と、上記GaN系積層体上に、上記ドレイン電極に対して、上記ドレイン電極がフィンガー状に延在している方向である長手方向と交差する方向に隣り合うように形成されていると共に上記長手方向に延在しているフィンガー状のソース電極と、平面視において、上記ドレイン電極とソース電極との間に形成されたゲート電極とを備え、上記ソース電極の長手方向の長さが上記ドレイン電極の長手方向の長さと同じ長さであるか、もしくは、上記ソース電極の長手方向の長さが上記ドレイン電極の長手方向の長さよりも短く、かつ、上記ソース電極の長手方向の一端から上記長手方向と直交する短手方向に伸ばした仮想線が、上記ドレイン電極と接しているか、もしくは上記ドレイン電極と交差しており、上記ソース電極の長手方向の他端から上記長手方向と直交する短手方向に伸ばした仮想線が、上記ドレイン電極と接しているか、もしくは上記ドレイン電極と交差していることを特徴とするヘテロ接合電界効果トランジスタ。請求項1に記載のヘテロ接合電界効果トランジスタにおいて、上記GaN系積層体上に形成された絶縁層と、上記絶縁層上に形成されたソース配線とを備え、上記ソース電極は、上記絶縁層に形成されたスルーホールを経由して上記ソース配線に電気的に接続されていることを特徴とするヘテロ接合電界効果トランジスタ。請求項2に記載のヘテロ接合電界効果トランジスタにおいて、上記フィンガー状のドレイン電極および上記フィンガー状のソース電極をそれぞれ複数備え、上記複数のフィンガー状のドレイン電極と上記複数のフィンガー状のソース電極とが上記長手方向と交差する方向に交互に配置されており、さらに、上記絶縁層上に形成されたドレイン配線を備え、上記ドレイン電極は、上記絶縁層に形成されたスルーホールを経由して上記ドレイン配線に電気的に接続されていることを特徴とするヘテロ接合電界効果トランジスタ。請求項1から3のいずれか1つに記載のヘテロ接合電界効果トランジスタにおいて、上記ゲート電極は、平面視において、上記フィンガー状のドレイン電極と上記フィンガー状のソース電極との間で長手方向に延在していると共に上記ドレイン電極の長手方向の端部を囲むように延在していることを特徴とするヘテロ接合電界効果トランジスタ。請求項1から4のいずれか1つに記載のヘテロ接合電界効果トランジスタにおいて、上記フィンガー状のソース電極の長手方向の端に長手方向外側に隣接する領域の下のGaN系積層体に、2次元電子ガスが存在していない2次元電子ガス除去領域が形成されていることを特徴とするヘテロ接合電界効果トランジスタ。ところで、近年、GaN系HFETにおいて、オフ時の静的な耐圧として、600V以上の高耐圧のものが得られている。この静的なオフ耐圧は、ノーマリオンのGaN系HFETにおいて、ゲート電極に-10Vを印加し続けているオフ状態において、ソース電極に0Vを印加すると共にドレイン電極に印加する電圧が何ボルトのときに絶縁破壊に至るのかを表す。この静的なオフ耐圧における絶縁破壊は、図13に示すソース電極フィンガー303とドレイン電極フィンガー306とが対向する領域で発生している。ところが、本発明者らは、GaN系FETを検討して行くうちに、短絡耐量と関連するスイッチング動作時の動的な耐圧がオフ時の静的な耐圧の3分の1乃至4分の1である問題に直面した。具体的には、ノーマリオンのGaN系HFETにおいて、ソース電極に印加する電圧を0とし、ドレイン電極に印加する電圧を電圧Xとして、ゲート電極に-10を加えているオフ状態から、パルス幅5μ秒で0Vのパルス波を1パルスだけゲート電極に印加して、オンさせ、素子が破壊するか否かを観察する実験を行なった。上記ドレイン電極に印加する電圧Xは、例えば、100V110V120V...等のように、10Vずつ増加させ、それぞれのドレイン印加電圧Xにおいて、上記実験を行ない、絶縁破壊に至る電圧Xを測定した。なお、この明細書では、上記パルス波印加による実験で求めた絶縁破壊電圧Xをダイナミック耐圧と言う。このダイナミック耐圧実験の結果、静的なオフ時の耐圧が600Vであるにもかかわらず、動的な耐圧である上記ダイナミック耐圧が、静的なオフ時の耐圧の4分の1に低下しているという予想外の現象が生じていることが判明した。この実験後のサンプルを解析したところ、ドレイン電極の端部で絶縁破壊が起こっていることが観察された。図13に例示するように、ドレイン電極フィンガー306の端部306Aとソース接続部305との間隔は、ドレイン電極フィンガー306とソース電極フィンガー303とが対向する間隔よりも長いことから、上記ドレイン電極の端部で絶縁破壊が発生するのは予想外であった。そこで、本発明者らは、上記静的なオフ耐圧に対する動的な耐圧である上記ダイナミック耐圧の低下について様々な検討を行なった結果、次のように、推定した。すなわち、ゲート電極にパルス波を印加したときのスイッチング動作による電界の時間的変化の影響によって、図13に矢印Yで例示するように、局所的に電流が集中し、ドレイン電極の端部での絶縁破壊が起こっていると考えられた。つまり、上記ダイナミック耐圧の低下は、スイッチング時の電流集中が影響していると考えられた。そこで、この発明の課題は、動的な耐圧であるダイナミック耐圧の低下を抑制できるGaN系のHFETを提供することにある。本発明者らは、上記ダイナミック耐圧の低下の問題に対して様々な検討を行なった結果、上述のようにドレイン電極の端部に電子流が集中していることが、低下の要因ではないかと推察し、ドレイン電極端部への電子流の集中を抑制する構造を発明し、この発明の構造によって、ダイナミック耐圧の低下抑制に有効な結果が得られた。すなわち、この発明の電界効果トランジスタは、ヘテロ接合を有するGaN系積層体と、上記GaN系積層体上に形成されているフィンガー状のドレイン電極と、上記GaN系積層体上に、上記ドレイン電極に対して、上記ドレイン電極がフィンガー状に延在している方向である長手方向と交差する方向に隣り合うように形成されていると共に上記長手方向に延在しているフィンガー状のソース電極と、平面視において、上記ドレイン電極とソース電極との間に形成されたゲート電極とを備え、上記ソース電極の長手方向の長さが上記ドレイン電極の長手方向の長さと同じ長さであるか、もしくは、上記ソース電極の長手方向の長さが上記ドレイン電極の長手方向の長さよりも短く、かつ、上記ソース電極の長手方向の一端から上記長手方向と直交する短手方向に伸ばした仮想線が、上記ドレイン電極と接しているか、もしくは上記ドレイン電極と交差しており、上記ソース電極の長手方向の他端から上記長手方向と直交する短手方向に伸ばした仮想線が、上記ドレイン電極と接しているか、もしくは上記ドレイン電極と交差していることを特徴としている。この発明によれば、上記ソース電極の長手方向の長さが上記ドレイン電極の長手方向の長さと等しいか、もしくは、上記ソース電極の長手方向の長さが上記ドレイン電極の長手方向の長さ未満で、かつ、上記ソース電極の長手方向の一端と他端から上記長手方向と直交する短手方向に伸ばした仮想線が上記ドレイン電極と接しているか、もしくは上記ドレイン電極と交差している。このような本発明の構成によれば、理論的な確かな根拠は不明であるが、具体的な事実として、上記ダイナミック耐圧の低下を抑制できることが判明した。本発明のように、上記ソース電極の長手方向の両端が上記ドレイン電極の長手方向の両端よりも長手方向外方へ突出していない構成によれば、スイッチング時の動的な電界変動によって上記ソース電極の端部から上記ドレイン電極の端部へ向かって電子流が集中しにくくなるからであると想像される。これに対し、ソース電極の長手方向の長さがドレイン電極の長手方向の長さよりも長い場合のように、ソース電極の長手方向の両端もしくは一端がドレイン電極の長手方向の両端よりも長手方向外方へ突出している場合には、本発明の構成に比べて、上記ダイナミック耐圧が著しく低下していることが判明した。また、一実施形態では、上記GaN系積層体上に形成された絶縁層と、上記絶縁層上に形成されたソース配線とを備え、上記ソース電極は、上記絶縁層に形成されたスルーホールを経由して上記ソース配線に電気的に接続されている。この実施形態によれば、上記ソース電極上に上記スルーホールを介して電気的に接続されたソース配線を配置している立体的構造によって、チップ面積の縮小を図れる。また、一実施形態では、上記フィンガー状のドレイン電極および上記フィンガー状のソース電極をそれぞれ複数備え、上記複数のフィンガー状のドレイン電極と上記複数のフィンガー状のソース電極とが上記長手方向と交差する方向に交互に配置されており、さらに、上記絶縁層上に形成されたドレイン配線を備え、上記ドレイン電極は、上記絶縁層に形成されたスルーホールを経由して上記ドレイン配線に電気的に接続されている。この実施形態によれば、上記ドレイン電極ソース電極上にスルーホールを介して電気的に接続されたドレイン配線ソース配線を配置している立体的構造によって、チップ面積の縮小を図れると共に、上記フィンガー状のドレイン電極および上記フィンガー状のソース電極をそれぞれ複数備えることで、大電流動作が可能となる。しかも、上記フィンガー状のドレイン電極およびソース電極を複数備える場合に、上述の上記ソース電極の長手方向の両端が上記ドレイン電極の長手方向の両端よりも長手方向外方へ突出していない構成により、スイッチング時の動的な電界変動によって、両側のソース電極の端部から中央のドレイン電極の端部への電子流の集中が起こりにくくなるから、著しく、ダイナミック耐圧を向上できる。また、一実施形態では、上記ゲート電極は、平面視において、上記フィンガー状のドレイン電極と上記フィンガー状のソース電極との間で長手方向に延在していると共に上記ドレイン電極の長手方向の端部を囲むように延在している。この実施形態によれば、上記ゲート電極は上記ドレイン電極の長手方向の端部を囲むように延在しているので、上記オフ耐圧試験時にドレイン電極の端部への電界の集中を抑制でき、静的なオフ耐圧の向上を図れる。また、一実施形態では、上記フィンガー状のソース電極の長手方向の端に長手方向外側に隣接する領域の下のGaN系積層体に、2次元電子ガスが存在していない2次元電子ガス除去領域が形成されている。この実施形態によれば、上記ソース電極の長手方向の端に隣接して上記2次元電子ガス除去領域が形成されているので、上記ダイナミック耐圧試験時に上記ソース電極の端部から上記ドレイン電極の端部へ向かって電子流が集中しにくくなって、動的な耐圧の向上を図れる。なお、本明細書において、上記フィンガー状のソース電極の長手方向の端に長手方向外側に隣接する領域とは、上記フィンガー状のソース電極の長手方向の端に長手方向外側に間隙を挟むことなく接している領域、または、上記フィンガー状のソース電極の長手方向の端に長手方向外側に僅かな間隙を隔てて隣り合う領域を意味している。この僅かな間隙は、例えば、20μm以下であり、例えば、上記2次元電子ガス除去領域は上記GaN系積層体にリセスを形成し、あるいは、不純物を注入して製造することが可能である。この発明の電界効果トランジスタでは、ソース電極の長手方向の長さがドレイン電極の長手方向の長さと同じであるか短く、ソース電極の長手方向の両端がドレイン電極の長手方向の両端よりも長手方向外方へ突出していないという構成により、動的な耐圧であるダイナミック耐圧を向上することができる。以下、この発明を図示の実施の形態により詳細に説明する。図1は、この発明の第1実施形態であるGaNHFETの平面模式図である。また、図2は、図1のB-B線断面を示す図である。また、図3は、図1のA-A線断面を示す図である。図2図3に示すように、この第1実施形態は、Si基板1上に、アンドープGaN層2アンドープAlGaN層3を形成している。アンドープGaN層2とアンドープAlGaN層3がヘテロ接合を有するGaN系積層体5を構成している。上記アンドープGaN層2とアンドープAlGaN層3との界面に2DEG6が発生する。また、上記GaN系積層体5上には、保護膜7、層間絶縁膜8が順次形成されている。上記保護膜7の材料としては、例えば、ここでは、SiNを用いたが、SiO2、Al2O3などを用いてもよい。また、上記層間絶縁膜8の材料としては、例えば、ここでは、ポリイミドを用いたが、SOGやBPSGなどの絶縁材料を用いてもよい。また、上記SiN保護膜7の膜厚は、ここでは、一例として、150nmとしたが、20nm~250nmの範囲で設定してもよい。また、上記GaN系積層体5には、アンドープGaN層2に達するリセスが形成され、このリセスにドレイン電極11とソース電極12がオーミック電極として形成されている。このドレイン電極11とソース電極12は、一例として、Ti層Al層TiN層が順に積層されたTiAlTiN電極とした。また、上記保護膜7には開口が形成され、この開口にゲート電極13が形成されている。このゲート電極13は、例えば、TiNで作製され、アンドープAlGaN層3とショットキー接合するショットキー電極として形成されている。また、図2に示すように、上記層間絶縁膜8上にドレイン配線15が形成されている。上記層間絶縁膜8には、スルーホール17が形成され、このスルーホール17を通して、上記ドレイン配線15がドレイン電極11に電気的に接続されている。また、図3に示すように、上記層間絶縁膜8上にソース配線20が形成されている。上記層間絶縁膜8には、スルーホール18が形成され、このスルーホール18を通して、上記ソース配線20がソース電極12に電気的に接続されている。上記ドレイン配線15ソース配線20としては、Ti/AuまたはTi/Alなどを用いている。図1に示すように、この実施形態は、3本のフィンガー状のドレイン電極11と4本のフィンガー状のソース電極12を備えている。上記ドレイン電極11と上記ソース電極12は、上記ドレイン電極11ソース電極12がフィンガー状に長手方向に延在している方向と直交する短手方向に予め定められた間隔を隔てて交互に配置されている。また、上記ドレイン電極11と上記ソース電極12は、互いに略平行に延在している。また、この実施形態では、各ソース電極12の長手方向の長さL2と各ドレイン電極11の長手方向の長さL1とが同じ長さである。また、上記ソース電極12の長手方向の両端12A12Bから上記長手方向と直交する短手方向に伸ばした仮想線M1M2が上記ドレイン電極11の端11A11Bと接している。つまり、上記ソース電極12の長手方向の端12A12Bの長手方向の位置は、上記ドレイン電極11の長手方向の端11A11Bの長手方向の位置と一致している。また、上記ゲート電極13は、平面視において、上記フィンガー状のドレイン電極11と上記フィンガー状のソース電極12との間で長手方向に延在している長手方向延在部13Aと湾曲部13B13Cとを有している。この湾曲部13Bは、平面視において、ドレイン電極11の端11Aを囲むように延在しており、ドレイン電極11を挟んで隣り合う2つの長手方向延在部13Aの一端に連なっている。また、上記湾曲部13Cは、平面視において、ドレイン電極11の端11Bを囲むように延在しており、ドレイン電極11を挟んで隣り合う2つの長手方向延在部13Aの他端に連なっている。また、上記2つの長手方向延在部13Aと湾曲部13Bと湾曲部13Cとが構成する環状部は、上記長手方向に延在する枝部13Dに連なり、この枝部13Dは上記長手方向と直交する方向に延在している連接部13Eに連なっている。図1に示すように、上記ゲート電極13の各長手方向延在部13Aは、ソース電極12との間の短手方向の距離がドレイン電極11との間の短手方向の距離よりも短い。上記構成のGaNHFETは、ノーマリオンタイプであり、上記ゲート電極13に負電圧を印加することで、オフされる。次に、図12に、本実施形態のGaNHFETと比較例のGaNHFETとの耐圧実験結果を示す。この比較例は、図11に示すように、ソース電極12に替えてソース電極212を備える点だけが、本実施形態と異なる。すなわち、この比較例では、ソース電極212は、ソース電極12に相当する長手方向延在部212Aと、この長手方向延在部212Aの長手方向の一端から上記ゲート電極13の湾曲部13Bを囲むように延在している湾曲部212Bと上記長手方向延在部212Aの長手方向の他端から上記ゲート電極13の湾曲部13Cを囲むように延在している湾曲部212Cとを有している。この比較例において、ドレイン電極11とソース電極212の長手方向延在部212Aとの間の短手方向の距離D1とドレイン電極11の端11Aと上記ソース電極12の湾曲部212Bとの間の長手方向の距離D2との比は、1:1.5であり、ドレイン電極11の端11Aと上記ソース電極212の湾曲部212Bとの間の長手方向の距離D2は、ドレイン電極11とソース電極212の長手方向延在部212Aとの間の短手方向の距離D1の15倍もある。この比較例のGaNHFETの静的なオフ耐圧は、図12に示すように、600Vであった。なお、この静的なオフ耐圧は、ゲート電極13に-10Vを印加し続けているオフ状態において、ソース電極212に0Vを印加すると共にドレイン電極11に何ボルトの電圧を印加したときに短絡に至るのかを表す。この静的なオフ耐圧では、ソース電極212の長手方向延在部212Aとドレイン電極11との間で短絡が発生していた。一方、この比較例のダイナミック耐圧は、150Vであり、静的なオフ耐圧600Vの4分の1まで低下していた。上記ダイナミック耐圧は、前述した通り、ソース電極に印加する電圧を0とし、ドレイン電極に印加する電圧を電圧Xとして、ゲート電極に-10を加えているオン状態から、パルス幅5μ秒で0Vのパルス波を1パルスだけゲート電極に印加して、オンさせ、素子が破壊するか否かを観察する実験を行なうことで求める。上記ドレイン電極に印加する電圧Xは、例えば、100V110V120V...等のように、10Vずつ増加させ、それぞれのドレイン印加電圧Xにおいて、上記実験を行ない、短絡に至る電圧Xを測定した。上記比較例においては、上記実験の結果、静的なオフ時の耐圧が600Vであるにもかかわらず、動的な耐圧である上記ダイナミック耐圧が、静的なオフ時の耐圧の4分の1に低下しているという予想外の現象が生じていることが判明した。この実験後のサンプルを解析したところ、ドレイン電極11の端11A11Bの部分で絶縁破壊が起こっていることが観察された。上記比較例における上記静的なオフ耐圧に対する上記ダイナミック耐圧の低下については、次のように、推定される。すなわち、ゲート電極13にパルス波を印加したときのスイッチング動作による電界の時間的変化によって、局所的に電流が集中し、ドレイン電極11の端11A11Bの部分での絶縁破壊が起こっていると考えられる。つまり、この耐圧低下は、スイッチング時の動的な電界変動が影響していると想像される。これに対して、この実施形態のGaNHFETのダイナミック耐圧は、250Vであり、上記比較例のダイナミック耐圧150Vに比べて、60以上向上していた。また、この実施形態の静的なオフ耐圧は、600Vであり、上記比較例と同じであった。したがって、この第1実施形態によれば、上記ダイナミック耐圧の低下を抑制できることが判明した。その理由は、本実施形態によれば、上記ソース電極12の長手方向の両端12A12Bが上記ドレイン電極11の長手方向の両端11A11Bよりも長手方向外方へ突出していない構成により、上記ソース電極12から上記ドレイン電極11の端11A11Bへ向かって電子流が集中することを回避できるからであると想像される。また、この実施形態によれば、上記ゲート電極13は、湾曲部13B13Cにより、上記ドレイン電極11の長手方向の端11A11Bを囲むように延在しているので、オフ耐圧試験時にドレイン電極11の端部11A11Bへの電界の集中を抑制できて、静的なオフ耐圧の向上を図れる。特に、この実施形態では、フィンガー状のドレイン電極11およびソース電極12を複数備えるので、上述の上記ソース電極12の長手方向の両端12A12Bが上記ドレイン電極11の長手方向の両端11A11Bよりも長手方向外方へ突出していない構成により、スイッチング時の動的な電界変動によって、両側のソース電極12から中央のドレイン電極11の端部への電子流の集中が起こりにくくなるから、著しく、ダイナミック耐圧を向上できる。尚、上記第1実施形態では、各ソース電極12の長手方向の長さL2を各ドレイン電極11の長手方向の長さL1と同じ長さにすると共に各ソース電極12の長手方向の端12A12Bの長手方向の位置を上記ドレイン電極11の長手方向の端11A11Bの長手方向の位置と一致させたが、上記ソース電極12の長手方向の長さを上記ドレイン電極11の長手方向の長さよりも短くしてもよい。この場合、上記ソース電極12の長手方向の両端12A12Bから上記長手方向と直交する短手方向に伸ばした仮想線が上記ドレイン電極11と交差するようにソース電極とドレイン電極を配置する。また、上記ソース電極12の長手方向の長さを上記ドレイン電極11の長手方向の長さよりも短くした場合に、上記ソース電極12の長手方向の両端12A12Bのうちの一方から上記短手方向に伸ばした仮想線がドレイン電極11の長手方向の端に接していて、両端12A12Bのうちの他方から上記短手方向に伸ばした仮想線がドレイン電極11に交差していてもよい。図4は、この発明の第2実施形態であるGaNHFETの平面模式図である。また、図5は、図4のC-C線断面を示す図である。また、図6は、図4のD-D線断面を示す図である。図5図6に示すように、この第2実施形態は、Si基板51上に、アンドープGaN層52アンドープAlGaN層53を形成している。アンドープGaN層52とアンドープAlGaN層53がヘテロ接合を有するGaN系積層体55を構成している。上記アンドープGaN層52とアンドープAlGaN層53との界面に2DEG56が発生する。また、上記GaN系積層体55上には、保護膜57、層間絶縁膜58が順次形成されている。上記保護膜57の材料としては、ここでは、例えば、SiNとしたが、SiO2、Al2O3などを用いてもよい。また、上記層間絶縁膜58の材料としては、ここでは、例えば、ポリイミドを用いたが、SOGやBPSGなどの絶縁材料を用いてもよい。また、上記SiN保護膜57の膜厚は、一例として、150nmとしたが、20nm~250nmの範囲で設定してもよい。また、上記GaN系積層体55には、アンドープGaN層52に達するリセスが形成され、このリセスにドレイン電極61とソース電極62がオーミック電極として形成されている。このドレイン電極61とソース電極62は、一例として、Ti層Al層TiN層が順に積層されたTiAlTiN電極とした。また、上記保護膜57には開口が形成され、この開口にゲート電極63が形成されている。このゲート電極63は、例えば、TiNで作製され、アンドープAlGaN層53とショットキー接合するショットキー電極として形成されている。また、図5に示すように、上記層間絶縁膜58上にドレイン配線65が形成されている。上記層間絶縁膜58には、スルーホール67が形成され、このスルーホール67を通して、上記ドレイン配線65がドレイン電極61に電気的に接続されている。また、上記保護膜57上には、もう1つのドレイン配線72が形成され、このドレイン配線72は層間絶縁膜58に形成されたスルーホール71を通して上記ドレイン配線65に電気的に接続されている。また、図6に示すように、上記層間絶縁膜58上にソース配線73が形成されている。上記層間絶縁膜58には、スルーホール68が形成され、このスルーホール68を通して、上記ソース配線73がソース電極62に電気的に接続されている。また、上記保護膜57上には、もう1つのソース配線75が形成され、このソース配線75は層間絶縁膜58に形成されたスルーホール76を通して上記ソース配線73に電気的に接続されている。上記ドレイン配線6572ソース配線7375としては、Ti/AuまたはTi/Alなどを用いている。図4に示すように、この実施形態は、3本のフィンガー状のドレイン電極61と4本のフィンガー状のソース電極62を備えている。上記ドレイン電極61と上記ソース電極62は、上記ドレイン電極61ソース電極62がフィンガー状に長手方向に延在している方向と直交する短手方向に予め定められた間隔を隔てて交互に配置されている。また、上記ドレイン電極61と上記ソース電極62は、互いに略平行に延在している。また、この実施形態では、各ソース電極62の長手方向の長さL52が各ドレイン電極61の長手方向の長さL51よりも短い。そして、上記ソース電極62の長手方向の端62A62Bから上記長手方向と直交する短手方向に伸ばした仮想線M21M22が上記ドレイン電極61と交差している。つまり、上記ドレイン電極61の長手方向の両端61A61Bは、上記ソース電極62の長手方向の端62A62Bの長手方向の位置よりも長手方向外方へ突出している。また、上記ゲート電極63は、平面視において、上記フィンガー状のドレイン電極61と上記フィンガー状のソース電極62との間で長手方向に延在している長手方向延在部63Aと湾曲部63Bおよび短手方向延在部63Cを有している。この湾曲部63Bは、ドレイン電極61の端61Aを囲むように延在しており、ドレイン電極61を挟んで隣り合う2つの長手方向延在部63Aの一端に連なっている。また、上記短手方向延在部63Cは、各ドレイン電極61の端61Bと所定間隔を隔てて短手方向に延在しており、各長手方向延在部63Aの他端に接続されている。図4に示すように、上記ゲート電極63の各長手方向延在部63Aは、ソース電極62との間の短手方向の距離がドレイン電極61との間の短手方向の距離よりも短い。上記構成のGaNHFETは、ノーマリオンタイプであり、上記ゲート電極13に負電圧を印加することで、オフされる。この第2実施形態のGaNHFETの耐圧実験結果は、前述の第1実施形態のGaNHFETよりも向上し、静的なオフ耐圧が600Vで、ダイナミック耐圧が260Vであり、図11に示す上記比較例のダイナミック耐圧150Vに比べて、70以上向上していた。したがって、本実施形態によれば、上記ダイナミック耐圧の低下を抑制できることが判明した。その理由は、この第2実施形態の構成によれば、上記ソース電極62の長手方向の両端62A62Bが上記ドレイン電極61の長手方向の両端61A61Bよりも長手方向内方へ引っ込んでいる構成により、上記ソース電極62から上記ドレイン電極61の端61A61Bへ向かって電子流が集中することを回避できるからであると想像される。また、この実施形態によれば、上記ゲート電極63は、湾曲部63B短手方向延在部63Cにより、上記ドレイン電極61の長手方向の端61A61Bを囲むように延在しているので、オフ耐圧試験時にドレイン電極61の端61A61Bへの電界の集中を抑制できて、静的なオフ耐圧の向上を図れると考えられる。特に、この実施形態では、フィンガー状のドレイン電極61およびソース電極62を複数備えるので、上述の上記ソース電極62の長手方向の両端62A62Bが上記ドレイン電極61の長手方向の両端61A61Bよりも長手方向外方へ突出していない構成により、スイッチング時の動的な電界変動によって、両側のソース電極62から中央のドレイン電極61の端部への電子流の集中が起こりにくくなるから、著しく、ダイナミック耐圧を向上できる。尚、上記第2実施形態では、上記ソース電極62の長手方向の端62A62Bから短手方向に伸ばした仮想線M21M22の両方が上記ドレイン電極61と交差するように、ソース電極62を配置したが、上記ソース電極62の両端62A62Bのうちの一方から短手方向に伸ばした仮想線がドレイン電極61と交差する一方、両端62A62Bのうちの他方から短手方向に伸ばした仮想線がドレイン電極61の長手方向の端61Aまたは端61Bに接するように、ソース電極62を配置してもよい。上記第2実施形態において、各ソース電極62の長手方向の長さL52を各ドレイン電極61の長手方向の長さL51と同じ長さにすると共に各ソース電極62の長手方向の端62A62Bの長手方向の位置を上記ドレイン電極61の長手方向の端61A61Bの長手方向の位置と一致させてもよい。図7は、この発明の第3実施形態であるGaNHFETの平面模式図である。また、図8は、図7のE-E線断面を示す図である。また、図9は、図7のF-F線断面を示す図である。図8図9に示すように、この第3実施形態は、Si基板81上に、アンドープGaN層82アンドープAlGaN層83を形成している。アンドープGaN層82とアンドープAlGaN層83がヘテロ接合を有するGaN系積層体85を構成している。上記アンドープGaN層82とアンドープAlGaN層83との界面に2DEG86が発生する。また、上記GaN系積層体85上には、保護膜87、層間絶縁膜88が順次形成されている。上記保護膜87の材料としては、ここでは、例えば、SiNとしたが、SiO2、Al2O3などを用いてもよい。また、上記層間絶縁膜88の材料としては、例えば、ここでは、ポリイミドを用いたが、SOGやBPSGなどの絶縁材料を用いてもよい。また、上記SiN保護膜87の膜厚は、ここでは、一例として、150nmとしたが、20nm~250nmの範囲で設定してもよい。また、上記GaN系積層体85には、アンドープGaN層82に達するリセスが形成され、このリセスにドレイン電極91とソース電極92がオーミック電極として形成されている。このドレイン電極91とソース電極92は、一例として、Ti層Al層TiN層が順に積層されたTiAlTiN電極とした。また、上記保護膜87には開口が形成され、この開口にゲート電極93が形成されている。このゲート電極93は、例えば、TiNで作製され、アンドープAlGaN層83とショットキー接合するショットキー電極として形成されている。また、図8に示すように、上記層間絶縁膜88上にドレイン配線95が形成されている。上記層間絶縁膜88には、スルーホール97が形成され、このスルーホール97を通して、上記ドレイン配線95がドレイン電極91に電気的に接続されている。また、図9に示すように、上記層間絶縁膜88上にソース配線103が形成されている。上記層間絶縁膜88には、スルーホール98が形成され、このスルーホール98を通して、上記ソース配線103がソース電極92に電気的に接続されている。上記ドレイン配線95ソース配線103としては、Ti/AuまたはTi/Alなどを用いている。また、図7に示すように、この第3実施形態は、3本のフィンガー状のドレイン電極91と4本のフィンガー状のソース電極92を備えている。上記ドレイン電極91と上記ソース電極92は、上記ドレイン電極91ソース電極92がフィンガー状に長手方向に延在している方向と直交する短手方向に予め定められた間隔を隔てて交互に配置されている。また、上記ドレイン電極91と上記ソース電極92は、互いに略平行に延在している。また、図7に示すように、この実施形態では、各ソース電極92の長手方向の長さL92と各ドレイン電極91の長手方向の長さL91とが同じ長さである。また、上記ソース電極92の長手方向の両端92A92Bから上記長手方向と直交する短手方向に伸ばした仮想線M31M32が上記ドレイン電極91の両端91A91Bと接している。つまり、上記ソース電極92の長手方向の端92A92Bの長手方向の位置は、上記ドレイン電極91の長手方向の端91A91Bの長手方向の位置と一致している。また、各ドレイン電極91の両端91A91Bは、長手方向外方へ凸の湾曲形状である。また、上記ゲート電極93は、上記フィンガー状のドレイン電極91と上記フィンガー状のソース電極92との間で長手方向に延在している長手方向延在部93Aと湾曲部93B93Cとを有している。この湾曲部93Bは、ドレイン電極91の端91Aを囲むように延在しており、ドレイン電極91を挟んで隣り合う2つの長手方向延在部93Aの一端に連なっている。また、上記湾曲部93Cは、ドレイン電極91の端91Bを囲むように延在しており、ドレイン電極91を挟んで隣り合う2つの長手方向延在部93Aの他端に連なっている。また、上記2つの長手方向延在部93Aと湾曲部93Bと湾曲部93Cとが構成する環状部は、上記長手方向に延在する枝部93Dに連なり、この枝部93Dは上記長手方向と直交する方向に延在している連接部93Eに連なっている。図7に示すように、上記ゲート電極93の各長手方向延在部93Aは、ソース電極92との間の短手方向の距離がドレイン電極91との間の短手方向の距離よりも短い。さらに、この実施形態では、図7に示すように、上記ゲート電極93の湾曲部93B93Cに対して外周側へ僅かな間隙を隔てていると共に上記ソース電極92の両端92A92Bに対して長手方向外方へ僅かな間隙を隔てて2次元電子ガス除去領域111111Aが形成されている。この僅かな間隙は、例えば、20μm以下である。上記2次元電子ガス除去領域111111Aは、上記GaN系積層体85に後述するリセスを形成することによって形成している。上記2次元電子ガス除去領域111は、上記ソース電極92の端92A近傍から長手方向外方へ向かって末広がりに広がっていると共にゲート電極93の湾曲部93Bに沿って延在している。また、上記2次元電子ガス除去領域111Aは、上記ソース電極92の端92B近傍から長手方向外方へ向かって末広がりに広がっていると共にゲート電極93の湾曲部93Cに沿って延在している。この2次元電子ガス除去領域111では、図8に示すように、ゲート電極93の湾曲部93Bに対して外周側へ隣接していると共にアンドープGaN層82に達するリセス108を形成することにより、2次元電子ガス86が除去されている。このリセス108は、図9に示すように、上記ソース電極92の端92Aに対して長手方向外方へ隣接している。また、上記ソース電極92の端92Bに対して長手方向外方へ隣接していると共にアンドープGaN層82に達するリセス109を形成することにより、2次元電子ガス86が除去されて上記2次元電子ガス除去領域111Aが形成されている。上記構成のGaNHFETは、ノーマリオンタイプであり、上記ゲート電極13に負電圧を印加することで、オフされる。この第3実施形態のGaNHFETの耐圧実験結果は、静的なオフ耐圧が600Vで、ダイナミック耐圧が300Vであり、図11に示す上記比較例のダイナミック耐圧150Vに比べて、100以上向上していた。このように、この第3実施形態によれば、前述の第1実施形態よりもダイナミック耐圧が50V向上していた。その理由は、上記2次元電子ガス除去領域111を形成すると共に上記ドレイン電極91の両端91A91Bを湾曲形状としたことにより、ダイナミック耐圧試験時にドレイン電極91の端91A91Bへの電子流の集中をより抑制できたためと考えられる。特に、この実施形態では、フィンガー状のドレイン電極91およびソース電極92を複数備えるので、上述の上記ソース電極92の長手方向の両端92A92Bが上記ドレイン電極91の長手方向の両端91A91Bよりも長手方向外方へ突出していない構成により、スイッチング時の動的な電界変動によって、両側のソース電極92の端部から中央のドレイン電極91の端部への電子流の集中が起こりにくくなるから、著しく、ダイナミック耐圧を向上できる。なお、上記第3実施形態において、ソース電極92の長手方向の長さをドレイン電極91の長手方向の長さよりも短くしてもよい。この場合、ソース電極92の長手方向の両端92A92Bから上記長手方向と直交する短手方向に伸ばした仮想線がドレイン電極91と交差するようにソース電極92とドレイン電極91を配置する。また、上記ソース電極92の長手方向の長さを上記ドレイン電極91の長手方向の長さよりも短くした場合に、上記ソース電極92の長手方向の両端92A92Bのうちの一方から上記短手方向に伸ばした仮想線がドレイン電極91の長手方向の端に接していて、両端92A92Bのうちの他方から上記短手方向に伸ばした仮想線がドレイン電極91に交差していてもよい。また、上記第3実施形態では、図7に示すように、上記ゲート電極93の湾曲部93B93Cに対して外周側へ僅かな間隙を隔てていると共に上記ソース電極92の両端92A92Bに対して長手方向外方へ僅かな間隙を隔てて2次元電子ガス除去領域111を形成したが、図10に示すように、上記ソース電極92の両端92A92Bに対して長手方向外方へ僅かな間隙を隔てて2次元電子ガス除去領域151152を形成してもよい。この2次元電子ガス除去領域151152は、上記ソース電極92の短手方向の寸法とほぼ同様の短手方向寸法を有し、ほぼ四角形状である。このような四角形状の2次元電子ガス除去領域151152を有する場合にも、上記ソース電極92の両端92A92Bから上記ドレイン電極91の両端91A91Bへの電流パスが形成されることが抑制されると考えられ、ダイナミック耐圧の向上を図れる。なお、上記ソース電極92の両端92A92Bの長手方向に隣接する領域下の2次元電子ガス除去領域151152だけでなく、ドレイン電極91の両端91A91Bに隣接する領域下にも2次元電子ガス除去領域を形成してもよい。また、上記ソース電極92またはドレイン電極91の長手方向の片方の端だけに長手方向に隣接する領域下に2次元電子ガス除去領域を形成してもよい。また、上記第3実施形態では、アンドープGaN層82に達するリセス108109を形成することで上記2次元電子ガス除去領域111111Aを形成したが、上記リセス108109を形成する替わりに上記領域のGaN系積層体85に、ホウ素または鉄等の不純物を注入することで、上記2次元電子ガス除去領域111111Aを形成してもよい。なお、上記ソース電極92の両端92A92Bの長手方向に隣接する領域下の2次元電子ガス除去領域151152だけでなく、ドレイン電極91の両端91A91Bに隣接する領域下にも2次元電子ガス除去領域を形成してもよい。また、上記ソース電極92ドレイン電極91の長手方向の片方の端だけに長手方向に隣接する領域下に2次元電子ガス除去領域を形成してもよい。また、上記2次元電子ガス除去領域111は、上記ゲート電極93の湾曲部93B93Cに対して外周側へ間隙を隔てることなく隣り合っていてもよく、上記2次元電子ガス除去領域111111Aは、上記ソース電極92の両端92A92Bに対して長手方向外方へ間隙を隔てることなく隣り合っていてもよい。本明細書において、2次元電子ガス除去領域がソース電極やゲート電極に隣接しているとは、間隙を隔てることなく隣り合っている場合と、上記僅かな間隙を隔てて隣り合っている場合とを含んでいる。尚、上記第1~第3実施形態において、フィンガー状のドレイン電極116191を3本備え、フィンガー状のソース電極126292を4本備えたが、フィンガー状のドレイン電極を2本備え、フィンガー状のソース電極を3本備えて、ドレイン電極とソース電極を長手方向と交差する短手方向に交互に配置してもよい。また、フィンガー状のドレイン電極を1本備え、フィンガー状のソース電極62を2本備えてもよく、フィンガー状のドレイン電極を3本以上備え、フィンガー状のドレイン電極を4本以上備えて、ドレイン電極とソース電極を上記短手方向に交互に配置してもよい。また、上記第1~第3実施形態では、ゲート電極136393が各フィンガー状ドレイン電極116197を環状に取り囲む構造としたが、湾曲部13B63B93Bは必ずしも有していなくてもよい。もっとも、ゲート電極136393が湾曲部13B63B93Bを有することで、ダイナミック耐圧試験時にドレイン電極116191の端11A61A91Aへの電子流の集中を抑制できて、動的な耐圧の向上を図れる。また、上記第1~第3実施形態において、基板15181をSi基板としたが、Si基板に限らず、サファイヤ基板やSiC基板を用いてもよく、サファイヤ基板やSiC基板上に窒化物半導体層を成長させてもよいし、GaN基板にAlGaN層を成長させる等のように、Ga系半導体からなる基板上にGa系半導体層を成長させてもよい。また、適宜、バッファ層を基板と各層間に形成してもよい。また、アンドープGaN層25282とアンドープAlGaN層35383との間に、AlNで作製したヘテロ改善層を形成してもよい。また、上記アンドープAlGaN層35383上にGaNキャップ層を形成してもよい。また、上記第1~第3実施形態では、アンドープGaN層に達するリセスを形成し、このリセスにドレイン電極とソース電極をオーミック電極として形成したが、上記リセスを形成せずに上記アンドープGaN層上のアンドープAlGaN層上にドレイン電極とソース電極を形成し、アンドープAlGaN層の層厚を薄くすることでドレイン電極とソース電極がオーミック電極になるようにしてもよい。また、上記第1~第3実施形態では、ゲート電極136393をTiNで作製したが、WNで作製してもよい。また、ゲート電極をTiAuやNiAuで作製してもよい。また、上記第1~第3実施形態では、このドレイン電極116191とソース電極126292は、一例として、TiAlTiN電極としたが、TiAl電極としてもよく、HfAl電極としてもよく、TiAlCuTiN電極としてもよい。また、上記ドレイン電極ソース電極としては、TiAlまたはHfAl上にNiAuを積層したものとしてもよく、TiAlまたはHfAl上にPtAuを積層したものとしてもよく、TiAlまたはHfAl上にAuを積層したものとしてもよい。また、上記第1~第3実施形態では、保護膜75787をSiNで作製したが、SiO2、Al2O3などで作製してもよく、SiN膜上にSiO2膜を積層した積層膜としてもよい。また、この発明の電界効果トランジスタにおけるGaN系積層体は、AlXInYGa1-X-YNで表されるGaN系半導体層を含むものでもよい。すなわち、GaN系積層体は、AlGaN、GaN、InGaN等を含むものでもよい。また、ノーマリオンタイプのHFETについて説明したがノーマリオフタイプでも同様の効果が得られる。またショットキーゲートで説明したが絶縁ゲート構造でも構わない。この発明の具体的な実施の形態について説明したが、この発明は上記実施形態に限定されるものではなく、この発明の範囲内で種々変更して実施することができる。