"第1抵抗とコンデンサとが直列接続されて、電源入力端子とアース間に接続されている直列回路と、前記第1抵抗と前記コンデンサとの接続点にカソードが接続され、アノードがアースされたツェナーダイオードと、前記電源入力端子にコレクタが接続され、前記電源出力端子にエミッタが接続され、前記第1抵抗と前記コンデンサとの接続点がベースに接続されているトランジスタと、を備えることを特徴とするサージ電圧保護回路。第1抵抗とコンデンサとが直列接続されて、電源入力端子とアース間に接続されている第1直列回路と、第2抵抗と第3抵抗とが直列接続されて、電源出力端子とアース間に接続されている第2直列回路と、前記第1抵抗と前記コンデンサとの接続点にコレクタが接続され、アノードがアースされたツェナーダイオードのカソードがエミッタに接続され、前記第2抵抗と前記第3抵抗との接続点がベースに接続されている第1トランジスタと、前記電源入力端子にコレクタが接続され、前記電源出力端子にエミッタが接続され、前記第1抵抗と前記コンデンサとの接続点がベースに接続されている第2トランジスタと、を備えることを特徴とするサージ電圧保護回路。上記したように、従来のサージ電圧保護回路100においては、サージ電圧が印加された際にサージ電圧からツェナー電圧を差し引いた高電圧が抵抗R100の両端に印加されることから、抵抗R100およびツェナーダイオードZD100には大きな電流が流れるようになる。このため、許容電力の大きな抵抗R100を使用する必要があると共に、許容電流の大きなツェナーダイオードZD100を使用する必要があるという問題点があった。また、従来のサージ電圧保護回路100では、電源のリップル成分を除去することができず、従来のリップル除去回路200では、サージ電圧を有効に制限することができないという問題点があった。そこで、本発明は、許容電力の大きな抵抗や許容電流の大きなツェナーダイオードを必要とすることなくサージ電圧から保護することができると共に、リップル成分を除去することができるサージ電圧保護回路を提供することを目的としている。本発明のサージ電圧保護回路は、第1抵抗とコンデンサとが直列接続されて、電源入力端子とアース間に接続されている直列回路と、前記第1抵抗と前記コンデンサとの接続点にカソードが接続され、アノードがアースされたツェナーダイオードと、前記電源入力端子にコレクタが接続され、前記電源出力端子にエミッタが接続され、前記第1抵抗と前記コンデンサとの接続点がベースに接続されているトランジスタとを備えることを最も主要な特徴としている。本発明によれば、サージ電圧が印加された際に回路に流れる電流を大きく減少させることができることから、回路部品にかかる負荷が小さく出来るため、回路部品を小型化することができコストダウンを図ることができるようになる。また、第1抵抗とコンデンサとによってローパスフィルタが構成され、コンデンサの両端電圧からはリップル成分が抑圧されるようになり、電源出力端子からリップル成分が除去された出力電圧が出力されるようになる。本発明の実施例のサージ電圧保護回路の回路構成を示す回路図を図1に示す。図1に示す本発明にかかるサージ電圧保護回路1は、車載用電子機器をサージ電圧から保護するために電源側に設けられる回路とされている。図1に示すサージ電圧保護回路1は、直流電圧が印加される電源入力端子INと負荷が接続される電源出力端子OUTとの間に直列にダーリントン接続された第2トランジスタTR2と第3トランジスタTR3が接続されている。この場合、電源入力端子INにTR2およびTR3のコレクタに接続され、TR2のエミッタがTR3のベースに接続されて、TR3のエミッタが電源出力端子OUTに接続されている。また、電源入力端子INとアースとの間に抵抗R1と第1トランジスタTR1とツェナーダイオードZD1が直列接続されている。この場合、抵抗R1の一端が電源入力端子INに接続され、抵抗R1の他端がTR1のコレクタに接続され、TR1のエミッタにツェナーダイオードZD1のカソードが接続されて、ツェナーダイオードZD1のアノードがアースに接続されている。また、電源出力端子OUTから出力される出力電圧を分圧する電源出力端子OUTとアース間に接続された抵抗R2と抵抗R3の直列回路の中点に、TR1のベースは接続されている。さらに、抵抗R1はTR2のコレクタ-ベース間に接続されており、TR2のベースと接続されている抵抗R1の他端にコンデンサC1の一端が接続されて、コンデンサC1の他端はアースされている。なお、TR1,TR2,TR3はNPN型のバイポーラジャンクショントランジスタであって、シリコントランジスタとされている。このように回路構成された本発明にかかるサージ電圧保護回路1においては、抵抗R1とコンデンサC1とによって時定数が決定されるローパスフィルタが構成され、コンデンサC1はリップル成分に対してインピーダンスが低いことから、コンデンサC1の両端電圧からはリップル成分が抑圧されるようになる。このため、TR2のベース電圧からはリップル成分が除去されていることから、TR3のベース電圧となるTR2のエミッタ電圧からもリップル成分が除去されて、TR3のエミッタが接続されている電源出力端子OUTからリップル成分が除去された出力電圧が出力されるようになる。また、電源出力端子OUTから出力される出力電圧を抵抗R2と抵抗R3で分圧した分圧電圧Vdivが、ツェナーダイオードZD1のツェナー電圧Vzd1より低い場合はTR1は非導通となっている。すなわち、定常状態の入力電圧が電源入力端子INに入力されている場合は、TR1は非導通となっている。ここで、電源入力端子INにサージ電圧が印加されて、電源出力端子OUTの出力電圧が上昇していくと上記分圧電圧VdivがツェナーダイオードZD1のツェナー電圧Vzd1を超えるようになる。これにより、TR1が導通してエミッタに接続されているツェナーダイオードZD1に電流が流れるようになる。この場合、TR1が導通するとTR1のエミッタ電圧はツェナー電圧Vzd1に固定されるが、TR1のコレクタ電圧は降下していき、これに伴い、TR2のベース電圧およびエミッタ電圧が降下していくことから、TR3のエミッタ電圧も降下していく。しかし、上記分圧電圧VdivがツェナーダイオードZD1のツェナー電圧Vzd1より低くなると、TR1が非道通となるため上記分圧電圧Vdivがツェナー電圧Vzd1にほぼ等しくなるように、TR1によりTR2,TR3が制御されるようになる。この制御が行われることにより、電源出力端子OUTの出力電圧は、ツェナー電圧Vzd1にTR1のベース-エミッタ間電圧Vbe約0.7Vを加算し、抵抗R2と抵抗R3の分圧比の逆数を乗算した電圧値に制限されるようになる。これにより、電源入力端子INにサージ電圧が印加されても電源出力端子OUTからはサージ電圧が制限されて出力されるようになる。なお、R1-TR1-ZD1の直列回路に流れる電流は、ツェナーダイオードZD1が動作する電流で良いことから、抵抗R1の値を数十kΩないし数百kΩとすることができるので、サージ電圧が印加された場合にもサージ電圧保護回路1に流れる電流を小さくすることができる。これにより、回路部品を小型化することができコストダウンを図ることができる。次に、本発明にかかるサージ電圧保護回路1を具現化したサージ電圧保護回路2の回路構成を図2に示す。図2に示す他のサージ電圧保護回路2は、サージ電圧保護回路1を具現化した回路とされており、図1に示すサージ電圧保護回路1において電源入力端子INとアース間に不要高周波成分を除去するコンデンサC2,C3を接続すると共に、電源出力端子OUTとアース間に負荷とされる抵抗RLを接続している。このサージ電圧保護回路2の各素子の値の一例を挙げると、コンデンサC1は約0.1μF、コンデンサC2は約0.01μF、抵抗R1は約100kΩ、ツェナーダイオードZD1のツェナー電圧Vzd1は約6.2V、コンデンサC1は約1μF、抵抗R2は約240kΩ、抵抗R3は約100kΩとされ、負荷とされる抵抗RLは約200Ωとされている。このように構成されたサージ電圧保護回路2において、リップル成分を除去できると共にサージ電圧を制限できることは、上記したサージ電圧保護回路1と同様とされている。そこで、図2に示すサージ電圧保護回路2においてサージ電圧JASOD0019457A1種が電源入力端子INに印加された場合に、電源出力端子OUTから出力される出力電圧波形Vout2のシミュレーション結果を図3に示す。図3を参照すると、約0.1秒経過するまでは約10Vの出力電圧となる通常電圧が電源入力端子INに供給されている。そして、約0.1秒経過すると約72Vのピーク電圧まで急激に立ち上がり、その後は急速に下降していき約0.45秒後に通常電圧に復帰するサージ電圧が電源入力端子INに印加される。このサージ電圧は、図3にVinとして示す波形で示されている。このような波形のサージ電圧が図2に示すサージ電圧保護回路2の電源入力端子INに印加されると、電源出力端子OUTから出力される出力電圧は、図3に示すようにサージ電圧よりやや遅れて上昇するが、その後はほぼ一定電圧に制限された出力電圧波形Vout2とされる。この場合、ZD1のツェナー電圧Vzd1が約6.2Vとされ、抵抗R2と抵抗R3の分圧比が約0.29とされていることから、ほぼ一定電圧に制限された出力電圧波形Vout2の最大電圧値は図示するように約23.8Vとなる。なお、サージ電圧保護回路2においては、サージ電圧が入力された際に、ツェナーダイオードZD1のツェナー電圧Vzd1と抵抗R2,R3の分圧比に対応した出力電圧に制限されるが、ツェナーダイオードZD1のツェナー電圧Vzd1は、通常時に電源出力端子OUTから出力される出力電圧に抵抗R2,R3の分圧比を乗算した電圧値より高くする必要がある。しかし、ツェナー電圧Vzd1を高くし過ぎると制限される出力電圧も高くなることから、電源出力端子OUTに接続されている負荷である電子機器に悪影響を与えるおそれがある。そこで、これらを考慮してツェナー電圧Vzd1を決定するのが好適となる。なお、図3に対比して示す出力電圧波形Vout1は従来のサージ電圧保護回路から出力される出力電圧の波形であり、サージ電圧は制限されている。この出力電圧波形Vout1は、図6に示す従来のサージ電圧保護回路100を具現化した図7に示す従来のサージ電圧保護回路101においてサージ電圧JASOD0019457A1種が電源入力端子INに印加された場合に、電源出力端子OUTから出力される出力電圧波形のシミュレーション結果とされている。図7に示す従来のサージ電圧保護回路101において、抵抗R100は約15Ωとされ、ZD100のツェナー電圧は約22Vとされ、電源出力端子OUTとアース間に約0.1μFとされたコンデンサC101および約0.01μFとされたコンデンサC102が並列接続されている。また、電源出力端子OUTとアース間には約200Ωの負荷とされる抵抗RLが接続されている。この場合、ZD100のツェナー電圧が約22Vとされていることから、出力電圧波形Vout1の最大電圧値は図示するように約22Vに制限されることになる。次に、サージ電圧JASOD0019457A1種が電源入力端子INに印加された場合において、図2に示すサージ電圧保護回路2に流れる電流波形I2のシミュレーション結果を、図7に示す従来のサージ電圧保護回路101に流れる電流波形I1のシミュレーション結果と対比して図4に示す。なお、電流波形I2と電流波形I1は電源入力端子INから電源出力端子OUTに向かって流れる電流の波形である。図4を参照すると、図3にVinとして示すサージ電圧が図7に示す従来のサージ電圧保護回路101の電源入力端子INに印加されると、電源入力端子INから流れる電流波形I1はサージ電圧Vinに同期して約0.1秒後に約3.2Aのピーク電流に達し、その後は下降していき約0.3秒後にほぼ通常電流に復帰するようになる。このピーク電流から通常電流分を差し引いた最大電流がZD100に流れることから、ZD100はピーク電流である約3.2A以上の大きな許容電流のツェナーダイオードを使用する必要がある。また、抵抗R100にはピーク電流が流れる際に瞬間的ではあるが約150Wの電力が消費されることから、この消費電力に耐える大きな許容電力の抵抗を使用する必要がある。これに対して、図4を参照すると、図3にVinとして示すサージ電圧が図2に示す本発明にかかるサージ電圧保護回路2の電源入力端子INに印加されると、電源入力端子INに流れる電流波形I2はサージ電圧Vinに同期してゆっくり上昇してほぼ一定となるが、上昇する電流は数十mAのわずかな電流となり、約0.45秒後に通常電流に復帰するようになる。このように、サージ電圧が印加されても電流波形I2の上昇分はわずかな電流となることから、ZD1は小さな許容電流のツェナーダイオードを使用することができる。また、サージ電圧が印加されても大きな電力を消費する素子が存在しないことから、大きな許容電力の素子を使用する必要もない。次に、本発明の他の実施例のサージ電圧保護回路3の回路構成を図5に示す。図5に示す本発明の他の実施例のサージ電圧保護回路3は、図1に示すサージ電圧保護回路1において、TR1を省略して抵抗R1の他端に直接ツェナーダイオードZD1のカソードを接続している。さらに、抵抗R2と抵抗R3の分圧回路も省略している。このように回路構成された他の実施例のサージ電圧保護回路3においては、抵抗R1とコンデンサC1とによって時定数が決定されるローパスフィルタが構成され、コンデンサC1の両端電圧からはリップル成分が除去されるようになる。このため、電源出力端子OUTからリップル成分が除去された出力電圧が出力されるようになる。また、電源入力端子INに通常の電圧が入力されている場合は、ツェナーダイオードZD1のツェナー電圧Vzd1より通常の電圧が低いことから、ツェナーダイオードZD1には電流が流れず、サージ電圧保護回路3はリップル除去回路として動作している。ここで、電源入力端子INにサージ電圧が印加されて、電源入力端子INの入力電圧がツェナーダイオードZD1のツェナー電圧Vzd1を超えるようになるとツェナーダイオードZD1に電流が流れるようになり、TR2のベース電圧はツェナー電圧Vzd1で固定される。これに伴い、TR2のエミッタ電圧はツェナー電圧Vzd1にTR2のベース-エミッタ間電圧Vbe約0.7Vを加算した電圧で固定される。TR2のエミッタはTR3のベースに接続されていることから、TR3のエミッタ電圧はTR2のエミッタ電圧にTR1のベース-エミッタ間電圧Vbe約0.7Vを加算した電圧で固定される。この結果、電源出力端子OUTから出力される出力電圧は、サージ電圧が印加されてもツェナー電圧Vzd1にTR2のベース-エミッタ間電圧Vbe約0.7VとTR1のベース-エミッタ間電圧Vbe約0.7Vを加算した電圧に制限されることになる。サージ電圧保護回路3にサージ電圧が入力された場合の出力電圧波形は図3に示すVout2とほぼ同様となり、流れる電流波形は図4に示すI2とほぼ同様となる。なお、ツェナーダイオードZD1のツェナー電圧Vzd1は、通常時に電源出力端子OUTから出力される出力電圧より高くする必要がある。しかし、ツェナー電圧Vzd1を高くし過ぎると制限される出力電圧も高くなることから、電源出力端子OUTに接続されている負荷である電子機器に悪影響を与えるおそれがある。そこで、これらを考慮してツェナー電圧Vzd1を決定するのが好適となる。"