第1ビット線に接続されている第1記憶素子及び第2ビット線に接続されている第2記憶素子を各々が含む複数のメモリセルを有する半導体メモリであって、前記メモリセルの1つから前記第1及び第2ビット線各々を介して読み出された読出信号同士の差分に基づいて前記メモリセルから読み出されたデータの値を判定して暫定読出データを得るデータ判定部と、前記第1及び第2ビット線に共に電流が流れているか否かを検出することにより前記メモリセルの1つがデータ消去状態にあるか否かを示す消去状態検出信号を生成する消去状態検出部と、前記消去状態検出信号が前記データ消去状態を示さない場合には前記暫定読出データを前記メモリセルの1つからの読出データとして出力する一方、前記消去状態検出信号が前記データ消去状態を示す場合には固定のデータ値を前記読出データとして出力する読出データ出力部と、を有することを特徴とする半導体メモリ。前記データ判定部は、前記第1及び第2ビット線各々を介して読み出された読出信号同士の差分を増幅して差分信号を得る差動増幅回路と、前記差分信号を2値化したものを前記暫定読出データとする2値化回路と、を含み、前記読出データ出力部は、前記前記暫定読出データと前記消去状態検出信号との論理和を求めこの論理和結果を前記読出データとして出力することを特徴とする請求項1記載の半導体メモリ。前記第1及び第2ビット線各々をプリチャージ期間に亘りプリチャージするプリチャージ部を更に備え、前記消去状態検出部は、前記プリチャージ期間中は非活性状態にあり前記プリチャージ期間の終了直後に活性状態に遷移して前記第1及び第2ビット線に共に電流が流れているか否かの検出動作を開始することを特徴とする請求項1又は2記載の半導体メモリ。本発明は、読み出しデータの精度を高めることが可能な半導体メモリを提供することを目的とする。本発明による半導体メモリは、第1ビット線に接続されている第1記憶素子及び第2ビット線に接続されている第2記憶素子を各々が含む複数のメモリセルを有する半導体メモリであって、前記メモリセルの1つから前記第1及び第2ビット線各々を介して読み出された読出信号同士の差分に基づいて前記メモリセルから読み出されたデータの値を判定して暫定読出データを得るデータ判定部と、前記第1及び第2ビット線に共に電流が流れているか否かを検出することにより前記メモリセルの1つがデータ消去状態にあるか否かを示す消去状態検出信号を生成する消去状態検出部と、前記消去状態検出信号が前記データ消去状態を示さない場合には前記暫定読出データを前記メモリセルの1つからの読出データとして出力する一方、前記消去状態検出信号が前記データ消去状態を示す場合には固定のデータ値を前記読出データとして出力する読出データ出力部と、を有する。本発明においては、メモリセルから第1及び第2ビット線を介して読み出された読出信号同士の差分に基づき読出データの値を判定するにあたり、上記第1及び第2ビット線に共に電流が流れている場合にはメモリセルがデータ消去状態にあると判断し、この際、上記の如く判定したデータの値に拘わらず固定のデータ値を読出データとして出力するようにしている。よって、読み出し時において第1及び第2ビット線に共に電流が送出されてしまうという、データ消去状態にあるメモリセルからでも、精度良くその状態を示す読出データ信号を生成することが可能となる。本発明に係る半導体メモリは、メモリセルTCから第1及び第2ビット線BL、BLCを介して読み出された読出信号同士の差分に基づき暫定的な読出データの値RDを判定しつつ8、上記第1及び第2ビット線に共に電流が流れているか否かを検出することによりメモリセルがデータ消去状態にあるか否かを検出する9。この際、メモリセルがデータ消去状態では無い場合には、上記した暫定的な読出データの値をそのまま読出データとして出力する一方、メモリセルがデータ消去状態である場合には固定のデータ値を読出データとして出力する10。以下、図面を参照して本発明の実施形態について説明する。図1は、本発明による半導体メモリの概略構成を示すブロック図である。図1において、メモリセルブロック1には、ワード線WL0~WLnと、夫々一対のビット線BL0、BLV0~BLm、BLVmとが交叉して形成されており、一対のビット線及びワード線の交叉部にメモリセルTC00~TCmnが配置されている。図2は、各メモリセルTCの内部構成の一例を示す回路図である。図2において、メモリセルTCは、夫々がnチャネル型のMOSFETMetalOxideSemiconductorFieldEffectTransistorである、第1の記憶素子としてのトランジスタQ1及び第2の記憶素子としてのトランジスタQ2から構成される。トランジスタQ1及びQ2各々のソース端子には接地電位GNDが印加されており、各々のゲート端子にはワード線WLが接続されている。また、トランジスタQ1のドレイン端子には第1のビット線としてのビット線BLが接続されており、トランジスタQ2のドレイン端子には第2のビット線としてのビット線BLVが接続されている。ここで、ワード線WLに論理レベル1のワード線選択信号を供給しつつビット線BLVを接地電位に設定し、ビット線BLに書込電圧を印加すると、トランジスタQ1及びQ2の内のQ1のみがオン状態となり、このトランジスタQ1側に電荷が蓄積される。かかる状態でワード線WLに論理レベル1のワード線選択信号を供給すると、トランジスタQ1及びQ2の内で電荷が蓄積されていない方、つまりトランジスタQ2のみがオン状態となりビット線BLVに電流が送出される。尚、電荷が蓄積されたトランジスタQ1の方はオフ状態となり、ビット線BLには電流が送出されない。この状態が、論理レベル1のデータが書き込まれた状態である。一方、ワード線WLに論理レベル1のワード線選択信号を供給しつつビット線BLを接地電位に設定し、ビット線BLVに書込電圧を印加すると、トランジスタQ1及びQ2の内のQ2のみがオン状態となり、このトランジスタQ2側に電荷が蓄積される。かかる状態でワード線WLに論理レベル1のワード線選択信号を供給すると、トランジスタQ1及びQ2の内で電荷が蓄積されていない方、つまりトランジスタQ1のみがオン状態となりビット線BLに電流が送出される。尚、電荷が蓄積されたトランジスタQ2の方はオフ状態となり、ビット線BLVには電流が送出されない。この状態が、論理レベル0のデータが書き込まれた状態である。入力バッファ部2は、入力データ信号として、書込対象となるデータ以下、書込データと称する及びその書き込み番地を示すアドレスデータが供給された場合には、これらを取り込んで記憶する。この際、入力バッファ部2は、かかるアドレスデータをロウデコーダ3に供給すると共にアドレスデータ及び書込データをカラムデコーダ4に供給する。また、入力バッファ部2は、入力データ信号として、読み出すべきデータの番地を示すアドレスデータが供給された場合には、このアドレスデータを一旦、取り込んで記憶し、これをロウデコーダ3及びカラムデコーダ4に供給する。ロウデコーダ3は、ワード線WL0~WLnの内で上記したアドレスデータによって示される番地に対応したワード線WLにはこのワード線WLを選択状態に設定すべき論理レベル1のワード線選択信号を供給し、それ以外のワード線WLの各々にはワード線WLを非選択状態に設定させるべき論理レベル0のワード線選択信号を供給する。カラムデコーダ4は、一対のビット線BL0、BLV0~BLm、BLVm各々の内から、上記したアドレスデータによって示される番地に対応した一対のビット線BL及びBLVを選択すべきビット線選択信号をビット線選択部6に供給する。コントロール部5は、上記した如きアドレスデータが供給される度、或いはアドレスデータの値が変化する度に、図3に示す如きプリチャージ期間PTに亘り論理レベル0となるパルス状のプリチャージ信号prebを生成してプリチャージ部7に供給する。また、コントロール部5は、プリチャージ信号prebによるパルスの印加直後、つまり図3に示す如きプリチャージ信号prebが論理レベル0の状態から論理レベル1の状態への遷移に応じて、論理レベル1の状態から論理レベル0の状態に遷移する活性化信号sennを生成してデータ判定部8に供給する。ビット線選択部6は、一対のビット線BL0、BLV0~BLm、BLVmの内から、上記したビット線選択信号によって示される一対のビット線BL及びBLVを選択し、この選択したビット線BL及びBLVと、一対の出力線IO及びIOVとを電気的に接続する。これにより、ビット線選択部6は、選択したビット線BL及びBLV上に夫々読み出された読出信号を一対の出力線IO及びIOVを介してデータ判定部8及び消去状態検出部9に供給する。プリチャージ部7は、夫々がpチャネル型のMOSFETである2つのトランジスタ71及び72から構成される。トランジスタ71及び72各々のソース端子には電源電圧VDDが印加されており、各々のゲート端子にはプリチャージ信号prebが供給されている。また、トランジスタ71のドレイン端子は出力線IOに接続されており、トランジスタ72のドレイン端子が出力線IOVに接続されている。トランジスタ71及び72は、プリチャージ信号prebが論理レベル0の状態にある間にのみオン状態となり、電源電圧VDDを一対の出力線IO及びIOVに印加するという、いわゆるプリチャージ動作を行う。かかるプリチャージ動作により、図3に示す如く出力線IO及びIOV各々上の電圧が論理レベル1に対応したレベルまで上昇する。データ判定部8は、コントロール部5から供給された論理レベル0の活性化信号sennに応じて動作活性状態となり、ビット線BL及びBLVを介して出力線IO及びIOVの各々上に送出された読出信号同士の差分を示す差分信号後述するを生成する。そして、データ判定部8は、この差分信号を2値化したものを、メモリセルTCから読み出されたデータの暫定値を示す暫定読出データRDとしてオアゲート10に供給する。要するに、データ判定部8は、メモリセルTCからビット線BL及びBLV各々を介して読み出された読出信号同士の差分に基づいて、このメモリセルTCから読み出されたデータの暫定値を判定し、その暫定値を示す暫定読出データRDを生成するのである。図4は、データ判定部8の内部構成の一例を示す回路図である。図4に示すように、データ判定部8は、夫々pチャネル型のMOSFETであるトランジスタ81~85、及び夫々がnチャネル型のMOSFETであるトランジスタ86~88からなる差動増幅回路と、2値化回路としてのバッファ89から構成される。図4において、トランジスタ81のソース端子には電源電圧VDDが印加されており、そのゲート端子には上記した活性化信号sennが供給されている。トランジスタ81のドレイン端子にはトランジスタ82及び83各々のソース端子が接続されている。トランジスタ82のゲート端子には出力線IOVが接続されており、そのドレイン端子にはトランジスタ84のソース端子及びトランジスタ86のドレイン端子が接続されている。トランジスタ83のゲート端子には出力線IOが接続されており、そのドレイン端子にはトランジスタ85及び86各々のソース端子が接続されている。トランジスタ86のゲート端子には活性化信号sennが供給されている。トランジスタ84のゲート端子には活性化信号sennが供給されており、そのドレイン端子にはトランジスタ87のドレイン端子及びトランジスタ88のゲート端子が夫々接続されている。トランジスタ85のゲート端子には活性化信号sennが供給されており、そのドレイン端子にはトランジスタ88のドレイン端子及びトランジスタ87のゲート端子が夫々接続されている。トランジスタ87及び88のソース端子には接地電位GNDが印加されている。トランジスタ85及び88各々のドレイン端子同士の接続点はバッファ89の入力端子に接続されている。バッファ89は、かかる接続点上の信号レベルが2値判定閾値よりも高い場合には論理レベル1、低い場合には論理レベル0を示すデータを暫定読出データRDとしてオアゲート10に供給する。図4に示す如きデータ判定部8の構成では、活性化信号sennが論理レベル1の状態にある間は、トランジスタ81がオフ状態、トランジスタ86がオン状態に設定される。これにより、トランジスタ82及び83への電源電圧VDDの供給が遮断され、且つトランジスタ82及び83各々のドレイン端子同士が短絡した状態となるので、データ判定部8は非活性状態となる。その後、活性化信号sennが論理レベル1から論理レベル0の状態に遷移すると、トランジスタ81を介してトランジスタ82及び83各々に電源電圧VDDの供給が開始されると共に、トランジスタ82及び83各々のドレイン端子同士の短絡状態が解除される。これにより、出力線IOVを介してトランジスタ82のゲート端子に供給された信号のレベルと、出力線IOを介してトランジスタ83のゲート端子に供給された信号のレベルとの差分を増幅した信号が差分信号Sとしてトランジスタ85及び88各々のドレイン端子同士の接続点から送出される。バッファ89は、この差分信号Sを2値化したものを暫定読出データRDとしてオアゲート10に供給する。例えば、論理レベル1のデータが書き込まれているメモリセルTCからデータの読み出しを行うと、一対のビット線BL及びBLVの内のBLV側にのみ電流が送出され、この送出電流に対応した信号が出力線IOVを介してデータ判定部8に供給される。この際、出力線IOVには電流が送出され、出力線IOからは電流の送出が為されない状態になり、出力線IOV上の信号レベルと出力線IO上の信号レベルとに正極性の差異が生じる。よって、データ判定部8は、両者の差分値に基づき2値判定閾値よりも高いレベルを有する、論理レベル1に対応した暫定読出データRDを生成する。一方、論理レベル0のデータが書き込まれているメモリセルTCからデータの読み出しを行うと、一対のビット線BL及びBLVの内のBL側にのみ電流が送出され、この送出電流に対応した信号が出力線IOを介してデータ判定部8に供給される。この際、出力線IOには電流が送出され、出力線IOVからは電流の送出が為されない状態になることから、出力線IOV上の信号レベルと出力線IO上の信号レベルとに負極性の差異が生じる。よって、データ判定部8は、両者の差分値に基づき2値判定閾値よりも低いレベルを有する論理レベル0に対応した暫定読出データRDを生成する。消去状態検出部9は、活性化信号sennがデータ判定部8の動作を活性化させることを示す論理レベル0の状態にある間だけ、一対の出力線IO及びIOVの各々に流れる電流の状態に基づきメモリセルTCがデータ消去状態にあるか否かを検出する。そして、消去状態検出部9は、メモリセルTCがデータ消去状態にあるか否かを示す消去状態検出信号ednをオアゲート10に供給する。尚、メモリセルTCのデータ消去状態とは、メモリセルTCにデータが書き込まれた後、そのデータが消去されたが故に、メモリセルTCのトランジスタQ1及びQ2各々の残留電荷の量が共に0となっている状態である。この際、データ消去状態にあるメモリセルTCからデータの読み出しを行うと、一対の出力線IO及びIOV上には共に電流が送出される。一方、データが書き込まれた状態にあるメモリセルTCからデータの読み出しを行うと、一対の出力線IO及びIOVの内の一方の出力線にだけ電流が送出される。図5は、消去状態検出部9の内部構成の一例を示す回路図である。図5に示すように、消去状態検出部9は、夫々pチャネル型のMOSFETであるトランジスタ91~93、夫々nチャネル型のMOSFETであるトランジスタ94、95、及びアンドゲート96を備える。図5において、トランジスタ91のソース端子には電源電圧VDDが印加されており、そのゲート端子には上記した活性化信号sennが供給されている。トランジスタ91のドレイン端子にはトランジスタ92及び93各々のソース端子が接続されている。トランジスタ92のゲート端子には一対の出力線IO及びIOVの内のIOVが接続されており、そのドレイン端子にはトランジスタ94のドレイン端子が接続されている。トランジスタ94のソース端子には接地電位GNDが印加されており、そのゲート端子には活性化信号sennが供給されている。トランジスタ93のゲート端子には一対の出力線IO及びIOVの内のIOが接続されており、そのドレイン端子にはトランジスタ95のドレイン端子が接続されている。トランジスタ95のソース端子には接地電位GNDが印加されており、そのゲート端子には活性化信号sennが供給されている。トランジスタ93及び95各々のドレイン端子同士を接続する接続点と、アンドゲート96の第1入力端と、が接続されている。トランジスタ92及び94各々のドレイン端子同士を接続する接続点と、アンドゲート96の第2入力端と、が接続されている。アンドゲート96は、その第1入力端子に供給された信号と第2入力端子に供給された信号との論理積を求め、その論理積結果をメモリセルTCが消去状態にあるか否かを示す消去状態検出信号ednとしてオアゲート10に供給する。図5に示す如き消去状態検出部9の構成では、活性化信号sennが論理レベル1の状態にある間はトランジスタ94及び95が共にオン状態に設定される。これにより、アンドゲート96の第1及び第2入力端には、共に接地電位GNDに対応した論理レベル0の信号が供給される。よって、この間、アンドゲート96は、論理レベル1を示す消去状態検出信号ednを生成する。その後、活性化信号sennが論理レベル1から論理レベル0の状態に遷移すると、トランジスタ91を介してトランジスタ92及び93各々に電源電圧VDDの供給が開始される。これにより、トランジスタ93は、ビット線BLを介して出力線IOに流れ込んだ電流に対応した検出信号eをアンドゲート96の第1入力端子に供給する。この際、出力線IO上に電流が流れている場合には、それに伴いトランジスタ93のドレイン端子上には論理レベル1に対応したレベルを有する検出信号eが送出される。一方、出力線IO上に電流が流れていない場合には、トランジスタ93のドレイン端子上には論理レベル0に対応した接地電位GNDを有する検出信号eが送出される。この間、トランジスタ92は、出力線IOVに流れる電流に対応した検出信号enをアンドゲート96の第2入力端子に供給する。この際、出力線IOV上に電流が流れている場合には、それに伴いトランジスタ92のドレイン端子上には論理レベル1に対応したレベルを有する検出信号enが送出される。一方、出力線IOV上に電流が流れていない場合には、トランジスタ92のドレイン端子上には論理レベル0に対応した接地電位GNDを有する検出信号enが送出される。よって、アンドゲート96は、上記検出信号e及びenが共に論理レベル1である場合、つまり一対の出力線IO及びIOV上に共に電流が流れている場合にだけ、メモリセルTCが消去状態にあることを示す論理レベル1の消去状態検出信号ednを生成し、これをオアゲート10に供給する。尚、上記検出信号e及びenの内の一方が論理レベル0である場合、つまりメモリセルTCがデータ書き込み済み状態にある場合には、アンドゲート96は、メモリセルTCが消去状態にはないことを示す論理レベル0の消去状態検出信号ednを生成しこれをオアゲート10に供給する。オアゲート10は、データ判定部8から供給された暫定読出データRDと、消去状態検出部9から供給された消去状態検出信号ednとの論理和を求め、その論理和結果を、メモリセルTCから読み出されたデータの値を示す読出データ信号として送出する。すなわち、オアゲート10は、メモリセルTCが消去状態には無いことを示す論理レベル0の消去状態検出信号ednが供給されている場合には、暫定読出データRDをそのまま読出データ信号として出力する。一方、メモリセルTCが消去状態にあることを示す論理レベル1の消去状態検出信号ednが供給されている場合には、オアゲート10は、暫定読出データRDの値に拘わらず、消去状態検出信号ednにて示される論理レベル1を有する読出データ信号を出力する。次に、上記した半導体メモリによるデータの読み出し動作について、データが書き込まれた状態にあるメモリセルTCからデータを読み出す場合の動作と、データ消去状態にあるメモリセルTCからデータを読み出す場合の動作とに分けて説明する。図6aは、データが書き込まれた状態にあるメモリセルTCからデータを読み出す場合の動作を示すタイムチャートである。図6aに示すように、コントロール部5から供給された論理レベル0のプリチャージ信号prebに応じて、先ず、プリチャージ部7が一対の出力線IO及びIOVを個別にプリチャージする。かかるプリチャージ動作により、図6aに示す如く出力線IO及びIOV各々上の電圧が論理レベル1に対応したレベルまで上昇する。また、出力線IO及びIOV各々の電圧上昇に伴い、ビット線選択部6によって選択された一対のビット線BL及びBLV上の電圧も上昇する。次に、コントロール部5から供給された論理レベル0の活性化信号sennに応じてデータ判定部8が動作を開始する。そして、ロウデコーダ3から論理レベル1のワード線選択信号が供給されると、データ書き込み済みのメモリセルTCに接続されている一対のビット線BL及びBLVの内の一方のビット線側だけに電流が送出される。尚、図6aでは、ビット線BL及びBLVの内のBL側だけに電流が送出され、それに伴いビット線BL及び出力線IO上の電圧が徐々に低下している状態を示している。この際、ビット線BLVには電流が送出されないので、図6aに示すようにビット線BLV及び出力線IOV上の電圧は変化しない。このように、一対の出力線OV及びIOVの内のIOVの方には電流が送出されていないことから、消去状態検出部9は、図6aに示す如き論理レベル0の消去状態検出信号ednをオアゲート10に供給する。これにより、オアゲート10は、データ判定部8から供給された暫定読出データRDを、そのままメモリセルTCから読み出されたデータを示す読出データ信号として送出する。一方、図6bは、データ消去状態にあるメモリセルTCからデータを読み出す場合の動作を示すタイムチャートである。図6bに示すように、コントロール部5から供給された論理レベル0のプリチャージ信号prebに応じて、先ず、プリチャージ部7が一対の出力線IO及びIOVを個別にプリチャージする。かかるプリチャージ動作により、図6bに示す如く出力線IO及びIOV各々上の電圧が論理レベル1に対応したレベルまで上昇する。また、出力線IO及びIOV各々の電圧上昇に伴い、ビット線選択部6によって選択された一対のビット線BL及びBLV上の電圧も夫々上昇する。次に、コントロール部5から供給された論理レベル0の活性化信号sennに応じてデータ判定部8が動作を開始する。そして、ロウデコーダ3から論理レベル1のワード線選択信号が供給されると、データ消去済みの状態にあるメモリセルTCに接続されている一対のビット線BL及びBLVの双方に電流が送出され、それに伴いビット線BL及びBLV、並びに出力線IO及びIOV上の電圧が徐々に低下する。尚、このように、一対の出力線OV及びIOVの双方に電流が送出されていることから、データ判定部8の出力結果、つまり暫定読出データRDが不安定になる虞がある。ここで、消去状態検出部9は、図6bに示す如き論理レベル0から論理レベル1に遷移する消去状態検出信号ednをオアゲート10に供給する。これにより、オアゲート10は、データ判定部8から供給された暫定読出データRDに拘わらず、読出データとして論理レベル1を示す読出データ信号を出力する。以上の如く、図1に示す半導体メモリでは、消去状態検出部9により、読み出し対象となっているメモリセルTCに接続されているビット線BL及びBLV上に電流が送出されているか否かを出力線IO及びIOVを介して検出することにより、メモリセルTCがデータ消去状態にあるか否かを検出する。ここで、メモリセルTCがデータ消去状態には無いと検出された場合、つまりメモリセルTCにデータが書き込まれた状態にある場合には、読出データ出力部としてのオアゲート10により、データ判定部8で得られた暫定読出データRDをそのまま読出データ信号として出力する。一方、メモリセルTCがデータ消去状態にある場合には、上記した暫定読出データRDに拘わらず、所定の固定データ値例えば論理レベル1を示す読出データ信号を出力するようにしている。よって、その読み出し時においてメモリセルに接続されている一対のビット線BL、BLVに共に電流が送出されてしまうという、データ消去状態にあるメモリセルからでも、安定して正しい読出データ信号を生成することが可能となる。