"第1基準電位Vddlおよび第3基準電位Vssが供給されて動作する回路から出力された互いに相補的な第1入力信号および第2入力信号を入力し、これら第1入力信号および第2入力信号のハイレベルの電圧値より大きいハイレベルの電圧値を有する互いに相補的な第1出力信号および第2出力信号を生成して、これら第1出力信号および第2出力信号の双方または何れか一方を、第2基準電位Vddhおよび第3基準電位Vssが供給されて動作する回路へ出力するレベルシフト回路であってただし、Vddh>Vddl>Vss、前記第1入力信号が入力される第1入力端子と、前記第2入力信号が入力される第2入力端子と、前記第1出力信号が現れる第1ノードと、前記第2出力信号が現れる第2ノードと、第2基準電位Vddhが入力されるソース端子と、前記第2ノードに接続されたドレイン端子と、前記第1ノードに接続されたゲート端子とを有する第1PMOSトランジスタと、第2基準電位Vddhが入力されるソース端子と、前記第1ノードに接続されたドレイン端子と、前記第2ノードに接続されたゲート端子とを有する第2PMOSトランジスタと、第3基準電位Vssが入力されるソース端子と、前記第2ノードに接続されたドレイン端子と、前記第1入力端子に接続されたゲート端子とを有する第1NMOSトランジスタと、第3基準電位Vssが入力されるソース端子と、前記第1ノードに接続されたドレイン端子と、前記第2入力端子に接続されたゲート端子とを有する第2NMOSトランジスタと、第2基準電位Vddhが入力されるドレイン端子と、前記第2ノードに接続されたソース端子と、前記第2入力端子に接続されたゲート端子とを有する第3NMOSトランジスタと、第2基準電位Vddhが入力されるドレイン端子と、前記第1ノードに接続されたソース端子と、前記第1入力端子に接続されたゲート端子とを有する第4NMOSトランジスタと、を備えることを特徴とするレベルシフト回路。前記第1ノードに現れる第1出力信号を論理反転した信号を出力端子から出力する第1バッファ回路を更に備え、前記第1バッファ回路が、第2基準電位Vddhと第3基準電位Vssとの間に直列的に順に接続されたバッファ用PMOSトランジスタおよびバッファ用NMOSトランジスタを含み、前記バッファ用PMOSトランジスタおよび前記バッファ用NMOSトランジスタそれぞれのドレイン端子が前記出力端子に接続され、前記バッファ用PMOSトランジスタのゲート端子に前記第1ノードが接続され、前記バッファ用NMOSトランジスタのゲート端子に前記第1入力信号が入力される、ことを特徴とする請求項1に記載のレベルシフト回路。前記第1ノードに現れる第1出力信号を論理反転した信号を出力端子から出力する第1バッファ回路を更に備え、前記第1バッファ回路が、第2基準電位Vddhと第3基準電位Vssとの間に直列的に順に接続されたバッファ用第1PMOSトランジスタ,バッファ用第2PMOSトランジスタおよびバッファ用NMOSトランジスタを含み、前記バッファ用第2PMOSトランジスタおよび前記バッファ用NMOSトランジスタそれぞれのドレイン端子が前記出力端子に接続され、前記バッファ用第1PMOSトランジスタおよび前記バッファ用第2PMOSトランジスタのうち何れか一方のゲート端子に前記第1ノードが接続されるとともに他方のゲート端子に前記第1入力信号が入力され、前記バッファ用NMOSトランジスタのゲート端子に前記第1入力信号が入力される、ことを特徴とする請求項1に記載のレベルシフト回路。前記第1NMOSトランジスタのゲート端子に入力される第1入力信号に対し、前記第1バッファ回路に入力される第1入力信号に遅延を与える第1遅延回路を更に備える、ことを特徴とする請求項2または3に記載のレベルシフト回路。前記第2ノードに現れる第2出力信号を論理反転した信号を出力端子から出力する第2バッファ回路を更に備え、前記第2バッファ回路が、第2基準電位Vddhと第3基準電位Vssとの間に直列的に順に接続されたバッファ用PMOSトランジスタおよびバッファ用NMOSトランジスタを含み、前記バッファ用PMOSトランジスタおよび前記バッファ用NMOSトランジスタそれぞれのドレイン端子が前記出力端子に接続され、前記バッファ用PMOSトランジスタのゲート端子に前記第2ノードが接続され、前記バッファ用NMOSトランジスタのゲート端子に前記第2入力信号が入力される、ことを特徴とする請求項1~4の何れか1項に記載のレベルシフト回路。前記第2ノードに現れる第2出力信号を論理反転した信号を出力端子から出力する第2バッファ回路を更に備え、前記第2バッファ回路が、第2基準電位Vddhと第3基準電位Vssとの間に直列的に順に接続されたバッファ用第1PMOSトランジスタ,バッファ用第2PMOSトランジスタおよびバッファ用NMOSトランジスタを含み、前記バッファ用第2PMOSトランジスタおよび前記バッファ用NMOSトランジスタそれぞれのドレイン端子が前記出力端子に接続され、前記バッファ用第1PMOSトランジスタおよび前記バッファ用第2PMOSトランジスタのうち何れか一方のゲート端子に前記第2ノードが接続されるとともに他方のゲート端子に前記第2入力信号が入力され、前記バッファ用NMOSトランジスタのゲート端子に前記第2入力信号が入力される、ことを特徴とする請求項1~4の何れか1項に記載のレベルシフト回路。前記第2NMOSトランジスタのゲート端子に入力される第2入力信号に対し、前記第2バッファ回路に入力される第2入力信号に遅延を与える第2遅延回路を更に備える、ことを特徴とする請求項5または6に記載のレベルシフト回路。しかしながら、基本的な構成に加えて上記のような第3NMOSトランジスタおよび第4NMOSトランジスタを備えるレベルシフト回路は、必ずしも期待したような消費電力低減および速度向上が可能ではないことを、本発明者は見出した。本発明は、このような本発明者の知見に基づいて上記問題点を解消する為になされたものであり、更なる消費電力低減および速度向上が可能なレベルシフト回路を提供することを目的とする。本発明のレベルシフト回路は、第1基準電位Vddlおよび第3基準電位Vssが供給されて動作する回路から出力された互いに相補的な第1入力信号および第2入力信号を入力し、これら第1入力信号および第2入力信号のハイレベルの電圧値より大きいハイレベルの電圧値を有する互いに相補的な第1出力信号および第2出力信号を生成して、これら第1出力信号および第2出力信号の双方または何れか一方を、第2基準電位Vddhおよび第3基準電位Vssが供給されて動作する回路へ出力するレベルシフト回路である。ただし、Vddh>Vddl>Vssである。本発明のレベルシフト回路は、第1入力信号が入力される第1入力端子と、第2入力信号が入力される第2入力端子と、第1出力信号が現れる第1ノードと、第2出力信号が現れる第2ノードと、第2基準電位Vddhが入力されるソース端子と、第2ノードに接続されたドレイン端子と、第1ノードに接続されたゲート端子とを有する第1PMOSトランジスタと、第2基準電位Vddhが入力されるソース端子と、第1ノードに接続されたドレイン端子と、第2ノードに接続されたゲート端子とを有する第2PMOSトランジスタと、第3基準電位Vssが入力されるソース端子と、第2ノードに接続されたドレイン端子と、第1入力端子に接続されたゲート端子とを有する第1NMOSトランジスタと、第3基準電位Vssが入力されるソース端子と、第1ノードに接続されたドレイン端子と、第2入力端子に接続されたゲート端子とを有する第2NMOSトランジスタと、第2基準電位Vddhが入力されるドレイン端子と、第2ノードに接続されたソース端子と、第2入力端子に接続されたゲート端子とを有する第3NMOSトランジスタと、第2基準電位Vddhが入力されるドレイン端子と、第1ノードに接続されたソース端子と、第1入力端子に接続されたゲート端子とを有する第4NMOSトランジスタと、を備えることを特徴とする。本発明のレベルシフト回路は、第1ノードに現れる第1出力信号を論理反転した信号を出力端子から出力する第1バッファ回路を更に備えていてもよい。第1バッファ回路は、第2基準電位Vddhと第3基準電位Vssとの間に直列的に順に接続されたバッファ用PMOSトランジスタおよびバッファ用NMOSトランジスタを含み、バッファ用PMOSトランジスタおよびバッファ用NMOSトランジスタそれぞれのドレイン端子が出力端子に接続され、バッファ用PMOSトランジスタのゲート端子に第1ノードが接続され、バッファ用NMOSトランジスタのゲート端子に第1入力信号が入力されるのが好適である。或いは、第1バッファ回路は、第2基準電位Vddhと第3基準電位Vssとの間に直列的に順に接続されたバッファ用第1PMOSトランジスタ,バッファ用第2PMOSトランジスタおよびバッファ用NMOSトランジスタを含み、バッファ用第2PMOSトランジスタおよびバッファ用NMOSトランジスタそれぞれのドレイン端子が出力端子に接続され、バッファ用第1PMOSトランジスタおよびバッファ用第2PMOSトランジスタのうち何れか一方のゲート端子に第1ノードが接続されるとともに他方のゲート端子に第1入力信号が入力され、バッファ用NMOSトランジスタのゲート端子に第1入力信号が入力されるのも好適である。この場合、本発明のレベルシフト回路は、第1NMOSトランジスタのゲート端子に入力される第1入力信号に対し、第1バッファ回路に入力される第1入力信号に遅延を与える第1遅延回路を更に備えるのも好適である。本発明のレベルシフト回路は、第2ノードに現れる第2出力信号を論理反転した信号を出力端子から出力する第2バッファ回路を更に備えていてもよい。第2バッファ回路は、第2基準電位Vddhと第3基準電位Vssとの間に直列的に順に接続されたバッファ用PMOSトランジスタおよびバッファ用NMOSトランジスタを含み、バッファ用PMOSトランジスタおよびバッファ用NMOSトランジスタそれぞれのドレイン端子が出力端子に接続され、バッファ用PMOSトランジスタのゲート端子に第2ノードが接続され、バッファ用NMOSトランジスタのゲート端子に第2入力信号が入力されるのが好適である。或いは、第2バッファ回路は、第2基準電位Vddhと第3基準電位Vssとの間に直列的に順に接続されたバッファ用第1PMOSトランジスタ,バッファ用第2PMOSトランジスタおよびバッファ用NMOSトランジスタを含み、バッファ用第2PMOSトランジスタおよびバッファ用NMOSトランジスタそれぞれのドレイン端子が出力端子に接続され、バッファ用第1PMOSトランジスタおよびバッファ用第2PMOSトランジスタのうち何れか一方のゲート端子に第2ノードが接続されるとともに他方のゲート端子に第2入力信号が入力され、バッファ用NMOSトランジスタのゲート端子に第2入力信号が入力されるのも好適である。この場合、本発明のレベルシフト回路は、第2NMOSトランジスタのゲート端子に入力される第2入力信号に対し、第2バッファ回路に入力される第2入力信号に遅延を与える第2遅延回路を更に備えるのも好適である。本発明のレベルシフト回路は消費電力低減および速度向上が可能となる。以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。また、初めに比較例のレベルシフト回路について説明した後に、実施形態のレベルシフト回路について説明する。第1比較例図1は、第1比較例のレベルシフト回路1Aの構成を示す図である。この図には、レベルシフト回路1Aの他に、第1基準電位Vddlおよび第3基準電位Vssが供給されて動作する第1入力回路3および第2入力回路4も示されている。レベルシフト回路1Aは、第1入力端子11、第2入力端子12、第1出力端子21、第2出力端子22、第1PMOSトランジスタ31、第2PMOSトランジスタ32、第1NMOSトランジスタ41および第2NMOSトランジスタ42を備える。レベルシフト回路1Aは、第1基準電位Vddlおよび第3基準電位Vssが供給されて動作する回路3,4から出力された互いに相補的な第1入力信号Sipおよび第2入力信号Sinを入力端子11,12に入力する。レベルシフト回路1Aは、これら第1入力信号Sipおよび第2入力信号Sinのハイレベルの電圧値より大きいハイレベルの電圧値を有する互いに相補的な第1出力信号Sopおよび第2出力信号Sonを生成する。そして、レベルシフト回路1Aは、これら第1出力信号Sopおよび第2出力信号Sonの双方または何れか一方を、第2基準電位Vddhおよび第3基準電位Vssが供給されて動作する回路へ出力端子21,22から出力する。第1出力信号Sopおよび第2出力信号Sonのローレベルの電圧値は、第1入力信号Sipおよび第2入力信号Sinのローレベルの電圧値と等しい。ただし、Vddh>Vddl>Vssである。第1入力端子11は、第1入力回路3から出力された第1入力信号Sipを入力する。第2入力端子12は、第2入力回路4から出力された第2入力信号Sinを入力する。第1入力信号Sipおよび第2入力信号Sinは、互いに相補的な関係にあり、一方がハイレベルであるとき、他方がローレベルである。第1出力端子21は第1出力信号Sopを出力する。第2出力端子22は第2出力信号Sonを入力する。第1出力信号Sopおよび第2出力信号Sonは、互いに相補的な関係にあり、一方がハイレベルであるとき、他方がローレベルである。第1PMOSトランジスタ31は、第2基準電位Vddhが入力されるソース端子と、第2ノードN2に接続されたドレイン端子と、第1ノードN1に接続されたゲート端子とを有する。第2PMOSトランジスタ32は、第2基準電位Vddhが入力されるソース端子と、第1ノードN1に接続されたドレイン端子と、第2ノードN2に接続されたゲート端子とを有する。第1NMOSトランジスタ41は、第3基準電位Vssが入力されるソース端子と、第2ノードN2に接続されたドレイン端子と、第1入力端子11に接続されたゲート端子とを有する。第2NMOSトランジスタ42は、第3基準電位Vssが入力されるソース端子と、第1ノードN1に接続されたドレイン端子と、第2入力端子12に接続されたゲート端子とを有する。第1ノードN1には第1出力信号Sopが現れ、この第1ノードN1に第1出力端子21が接続されている。第2ノードN2には第2出力信号Sonが現れ、この第2ノードN2に第2出力端子22が接続されている。すなわち、第1出力端子21は第1出力信号Sopを出力することができ、第2出力端子22は第2出力信号Sonを出力することができる。このように構成される第1比較例のレベルシフト回路1Aでは、第1入力端子11に入力される第1入力信号SipがハイレベルVddlであって、第2入力端子12に入力される第2入力信号SinがローレベルVssであるとき、第1NMOSトランジスタ41はオン状態であり、第2NMOSトランジスタ42はオフ状態である。さらに、このとき、第1PMOSトランジスタ31はオフ状態であり、第2PMOSトランジスタ32はオン状態である。したがって、このとき、第1出力端子21から出力される第1出力信号SopはハイレベルVddhであり、第2出力端子22から出力される第2出力信号SonはローレベルVssである。逆に、第1入力端子11に入力される第1入力信号SipがローレベルVssであって、第2入力端子12に入力される第2入力信号SinがハイレベルVddlであるとき、第1NMOSトランジスタ41はオフ状態であり、第2NMOSトランジスタ42はオン状態である。さらに、このとき、第1PMOSトランジスタ31はオン状態であり、第2PMOSトランジスタ32はオフ状態である。したがって、このとき、第1出力端子21から出力される第1出力信号SopはローレベルVssであり、第2出力端子22から出力される第2出力信号SonはハイレベルVddhである。ただし、第1出力信号Sopおよび第2出力信号Sonのハイレベル/ローレベルの変化のタイミングは、第1入力信号Sipおよび第2入力信号Sinのハイレベル/ローレベルの変化のタイミングより遅れる。また、第1出力信号Sopおよび第2出力信号Sonそれぞれのローレベルからハイレベルへの変化は、ハイレベルからローレベルへの変化と比べて遅い。この現象の原因は以下のとおりである。NMOSトランジスタ41,42は入力信号Sip,Sonにより直接に駆動されてオン状態/オフ状態の変化を生じるのに対して、PMOSトランジスタ31,32はNMOSトランジスタ41,42のドレイン端子の電位の変化を受けてオン状態/オフ状態の変化を生じる。このことから、第1入力信号Sipのローレベルからハイレベルへの変化の際に、第1PMOSトランジスタ31および第1NMOSトランジスタ41の双方が同時にオン状態となる期間が存在する。この期間では、直列的に接続された第1PMOSトランジスタ31および第1NMOSトランジスタ41に貫通電流が流れる。この貫通電流は消費電力増大の要因となる。第1PMOSトランジスタ31のドレイン端子と第1NMOSトランジスタ41のドレイン端子との接続点第2ノードN2に寄生容量が存在することから、貫通電流が流れることにより寄生容量が充電され、これが速度向上を妨げる要因となる。第2入力信号Sinのローレベルからハイレベルへの変化の際にも、第2PMOSトランジスタ32および第2NMOSトランジスタ42の双方が同時にオン状態となる期間が存在するので、上記と同様の現象が生じる。このように、第1比較例のレベルシフト回路1Aは、消費電力が大きく速度の向上が困難であるという問題点を有している。このような問題点の解消を図る為の構成として、次に説明する第2比較例のレベルシフト回路1Bの構成が考えられる。第2比較例図2は、第2比較例のレベルシフト回路1Bの構成を示す図である。図1に示された第1比較例のレベルシフト回路1Aの構成と比較すると、この図2に示される第2比較例のレベルシフト回路1Bは、第3NMOSトランジスタ43および第4NMOSトランジスタ44を更に備える点で相違する。第3NMOSトランジスタ43は、第1基準電位Vddlが入力されるドレイン端子と、第2ノードN2に接続されたソース端子と、第2入力端子12に接続されたゲート端子とを有する。第4NMOSトランジスタ44は、第1基準電位Vddlが入力されるドレイン端子と、第1ノードN1に接続されたソース端子と、第1入力端子11に接続されたゲート端子とを有する。このように構成される第2比較例のレベルシフト回路1Bでは、第1入力信号Sipがローレベルからハイレベルへ変化すると、第4NMOSトランジスタ44がオン状態となって、第1ノードN1すなわち第1出力端子21に現れる第1出力信号Sopがハイレベルとなる。また、このとき、第1NMOSトランジスタ41がオン状態となって、第1PMOSトランジスタ31のドレイン端子の電位が低くなるとともに、第4NMOSトランジスタ44もオン状態となって、第1PMOSトランジスタ31のゲート端子の電位が高くなるので、第1PMOSトランジスタ31がオフ状態となり、第2ノードN2すなわち第2出力端子22に現れる第1出力信号Sonがローレベルとなる。なお、第4NMOSトランジスタ44は、ソース端子の電位が高くなるに従って、ゲート端子とソース端子との間の電位が閾値電圧より低くなるので、やがてオフ状態になる。第2入力信号Sinがローレベルからハイレベルへ変化する際も同様である。このように、第2比較例のレベルシフト回路1Bは、入力信号Sip,Sonにより直接に駆動されるNMOSトランジスタ43,44を備えることにより、直列的に接続された第1PMOSトランジスタ31および第1NMOSトランジスタ41の双方が同時にオン状態となる期間が短縮され、また、直列的に接続された第2PMOSトランジスタ32および第2NMOSトランジスタ42の双方が同時にオン状態となる期間が短縮される。したがって、第1比較例のレベルシフト回路1Aと比較すると、第2比較例のレベルシフト回路1Bは、速度の向上が可能であり、また、消費電力の低減が可能である。しかしながら、第2比較例のレベルシフト回路1Bの構成であっても消費電力低減および速度向上は充分ではない。以下に説明する実施形態のレベルシフト回路2A~2Eは更なる消費電力低減および速度向上が可能なものである。第1実施形態図3は、第1実施形態のレベルシフト回路2Aの構成を示す図である。図2に示された第2比較例のレベルシフト回路1Bと比較すると、この図3に示される第1実施形態のレベルシフト回路2Aは、第3NMOSトランジスタ43および第4NMOSトランジスタ44それぞれのドレイン端子に入力される電位の点で相違する。すなわち、第2比較例のレベルシフト回路1Bでは、NMOSトランジスタ43,44のドレイン端子に入力される電位は、入力端子11,12に接続される前段の回路3,4に供給される第1基準電位Vddlであった。これに対して、第1実施形態のレベルシフト回路2Aでは、NMOSトランジスタ43,44のドレイン端子に入力される電位は、出力端子21,22に接続される後段の回路に供給される第2基準電位Vddhである。第1実施形態のレベルシフト回路2Aは、第2比較例のレベルシフト回路1Bと略同様に動作をすることができる。ただし、第1実施形態のレベルシフト回路2Aは、第1基準電位Vddlより高い第2基準電位VddhがNMOSトランジスタ43,44のドレイン端子に入力されるので、NMOSトランジスタ43,44のオン状態時の電流量が多い。NMOSトランジスタ43,44によって出力電圧を直接ハイレベルへドライブできると共に、PMOSトランジスタ3132のゲートを第2基準電位Vddhへドライブできるため、貫通電流を小さくすることができる。したがって、第2比較例のレベルシフト回路1Bと比べて、第1実施形態のレベルシフト回路2Aは、更なる消費電力低減および速度向上が可能である。第2実施形態図4は、第2実施形態のレベルシフト回路2Bの構成を示す図である。図3に示された第1実施形態のレベルシフト回路2Aと比較すると、この図4に示される第2実施形態のレベルシフト回路2Bは、第1バッファ回路50Bおよび第2バッファ回路60Bを更に備える点で相違する。第1バッファ回路50Bは、第1ノードN1に現れる第1出力信号Sopを論理反転した信号Sopを第1出力端子21から出力する。第1バッファ回路50Bは、第2基準電位Vddhと第3基準電位Vssとの間に直列的に順に接続されたPMOSトランジスタ51およびNMOSトランジスタ53を含む。PMOSトランジスタ51およびNMOSトランジスタ53それぞれのドレイン端子は第1出力端子21に接続されている。PMOSトランジスタ51のゲート端子に第1ノードN1が接続されている。また、NMOSトランジスタ53のゲート端子に第1入力信号Sipが入力される。第2バッファ回路60Bは、第2ノードN2に現れる第2出力信号Sonを論理反転した信号Sonを第2出力端子22から出力する。第2バッファ回路60Bは、第2基準電位Vddhと第3基準電位Vssとの間に直列的に順に接続されたPMOSトランジスタ61およびNMOSトランジスタ63を含む。PMOSトランジスタ61およびNMOSトランジスタ63それぞれのドレイン端子は第2出力端子22に接続されている。PMOSトランジスタ61のゲート端子に第2ノードN2が接続されている。また、NMOSトランジスタ63のゲート端子に第2入力信号Sinが入力される。本実施形態では、第1バッファ回路50Bは実質的にインバータ回路の機能を有する。ただし、PMOSトランジスタ51のゲート端子に第1ノードN1の第1出力信号Sopが入力されるのに対して、NMOSトランジスタ53のゲート端子に第1入力信号Sipが直接に入力される。これにより、第1バッファ回路50Bの出力を高速に変化させることができる。第2バッファ回路60Bについても同様である。また、PMOSトランジスタ51およびNMOSトランジスタ53それぞれのゲート端子が第1ノードN1に接続される場合すなわち、通常のインバータ回路の構成の場合と比較して、本実施形態では、第1ノードN1に接続されるトランジスタの個数が少なくなるので、第1ノードN1の第1出力信号Sopを高速に変化させることができる。第2バッファ回路60Bについても同様である。第3実施形態図5は、第3実施形態のレベルシフト回路2Cの構成を示す図である。図4に示された第2実施形態のレベルシフト回路2Bと比較すると、この図5に示される第3実施形態のレベルシフト回路2Cは、第1バッファ回路50Bに替えて第1バッファ回路50Cを備える点で相違し、また、第2バッファ回路60Bに替えて第2バッファ回路60Cを備える点で相違する。第1バッファ回路50Cは、第1ノードN1に現れる第1出力信号Sopを論理反転した信号Sopを第1出力端子21から出力する。第1バッファ回路50Cは、第2基準電位Vddhと第3基準電位Vssとの間に直列的に順に接続されたPMOSトランジスタ51,PMOSトランジスタ52およびNMOSトランジスタ53を含む。PMOSトランジスタ52およびNMOSトランジスタ53それぞれのドレイン端子は第1出力端子21に接続されている。PMOSトランジスタ51のゲート端子に第1ノードN1が接続されている。PMOSトランジスタ52のゲート端子に第1入力信号Sipが入力される。また、NMOSトランジスタ53のゲート端子に第1入力信号Sipが入力される。第2バッファ回路60Cは、第2ノードN2に現れる第2出力信号Sonを論理反転した信号Sonを第2出力端子22から出力する。第2バッファ回路60Cは、第2基準電位Vddhと第3基準電位Vssとの間に直列的に順に接続されたPMOSトランジスタ61,PMOSトランジスタ62およびNMOSトランジスタ63を含む。PMOSトランジスタ62およびNMOSトランジスタ63それぞれのドレイン端子は第2出力端子22に接続されている。PMOSトランジスタ61のゲート端子に第2ノードN2が接続されている。PMOSトランジスタ62のゲート端子に第2入力信号Sinが入力される。また、NMOSトランジスタ63のゲート端子に第2入力信号Sinが入力される。第2実施形態における第1バッファ回路50Bと同様に、本実施形態でも第1バッファ回路50Cは実質的にインバータ回路の機能を有する。ただし、第2実施形態における第1バッファ回路50Bと比較すると、本実施形態における第1バッファ回路50Cは、PMOSトランジスタ51と第1出力端子21との間にPMOSトランジスタ52が設けられ、PMOSトランジスタ52およびNMOSトランジスタ53それぞれのゲート端子に第1入力信号Sipが直接に入力される。第2実施形態における第2バッファ回路60Bと同様に、本実施形態でも第2バッファ回路60Cは実質的にインバータ回路の機能を有する。ただし、第2実施形態における第2バッファ回路60Bと比較すると、本実施形態における第2バッファ回路60Cは、PMOSトランジスタ61と第2出力端子22との間にPMOSトランジスタ62が設けられ、PMOSトランジスタ62およびNMOSトランジスタ63それぞれのゲート端子に第2入力信号Sinが直接に入力される。第2実施形態では、第1ノードN1の第1出力信号Sopのレベル遷移が遅い場合にPMOSトランジスタ51の状態遷移が遅く、その一方でNMOSトランジスタ53の状態遷移が早いので、第1バッファ回路50Bに貫通電流が発生する。これに対して、本実施形態では、第1入力信号Sipが直接にゲート端子に入力されるPMOSトランジスタ52が挿入されていることにより、第1バッファ回路50Cの貫通電流を抑制することができ、第1バッファ回路50Cの出力値を高速に変化させることができる。第2バッファ回路60Cについても同様である。第4実施形態図6は、第4実施形態のレベルシフト回路2Dの構成を示す図である。図5に示された第3実施形態のレベルシフト回路2Cと比較すると、この図6に示される第4実施形態のレベルシフト回路2Dは、第1バッファ回路50Cに替えて第1バッファ回路50Dを備える点で相違し、また、第2バッファ回路60Cに替えて第2バッファ回路60Dを備える点で相違する。第3実施形態における第1バッファ回路50Cと比較すると、本実施形態における第1バッファ回路50Dは、PMOSトランジスタ51およびPMOSトランジスタ52の配置が逆になっている点で相違する。第3実施形態における第2バッファ回路60Cと比較すると、本実施形態における第2バッファ回路60Dは、PMOSトランジスタ61およびPMOSトランジスタ62の配置が逆になっている点で相違する。本実施形態のレベルシフト回路2Dは、第3実施形態の場合と同様に動作する。ただし、本実施形態では、第1バッファ回路50Dにおいて、PMOSトランジスタ51およびPMOSトランジスタ52のうち第2基準電位Vddh側にあるPMOSトランジスタ52のゲート電位が早く確定し、第1ノードN1に接続されるPMOSトランジスタ51は第1出力端子21に近いので、第1バッファ回路50Dの出力値を高速に変化させることができる。第2バッファ回路60Dについても同様である。第5実施形態図7は、第5実施形態のレベルシフト回路2Eの構成を示す図である。図6に示された第4実施形態のレベルシフト回路2Dと比較すると、この図7に示される第5実施形態のレベルシフト回路2Eは、第1遅延回路70および第2遅延回路80を更に備える点で相違する。本実施形態における第1バッファ回路50Eは、第4実施形態における第1バッファ回路50Dと同じ構成を有する。本実施形態における第2バッファ回路60Eは、第4実施形態における第2バッファ回路60Dと同じ構成を有する。第1遅延回路70は、第1NMOSトランジスタ41のゲート端子に入力される第1入力信号Sipに対し、第1バッファ回路50Eに入力される第1入力信号Sipに遅延を与える。第2遅延回路80は、第2NMOSトランジスタ42のゲート端子に入力される第2入力信号Sinに対し、第2バッファ回路60Eに入力される第2入力信号Sinに遅延を与える。第4実施形態では、バッファ回路50D,60Dに入力される入力信号Sip,Sinのレベル遷移が早すぎる場合があるが、本実施形態では、遅延回路70,80が設けられていることにより、バッファ回路50E,60Eに入力される入力信号Sip,Sinのレベル遷移のタイミングが最適化される。変形例本発明は、上記実施形態に限定されるものではなく、種々の変形が可能である。例えば、第2~第5の実施形態において第1バッファ回路および第2バッファ回路の双方が設けられたが、レベルシフト回路の後段に接続される回路の構成によっては、第1バッファ回路および第2バッファ回路のうち何れか一方のみが設けられてもよい。また、第5実施形態において設けられた遅延回路70,80は、第2~第4の実施形態においても設けられてもよい。"