半導体基板上に第1ゲート絶縁膜を介して形成された第1ゲート電極と、前記第1ゲート電極上にゲート間絶縁膜を介して形成された第2ゲート電極とを有したセルトランジスタと、前記セルトランジスタを第1素子分離溝によって分離し当該第1素子分離溝内に当該セルトランジスタを電気的に分離するように埋込まれた第1素子分離絶縁層と、を備えたメモリセル領域と、前記半導体基板上に第2ゲート絶縁膜を介して形成された第1導電膜と、前記第1導電膜上に前記ゲート間絶縁膜に形成された開口を通じて前記第1導電膜に接触する第2導電膜とを備える第3ゲート電極を有した高電圧トランジスタと、前記高電圧トランジスタを第2素子分離溝によって分離し当該第2素子分離溝内に当該高電圧トランジスタを電気的に分離するように埋込まれた第2素子分離絶縁層と、を備えた周辺領域とを備え、前記メモリセル領域の第1素子分離絶縁層は、当該メモリセル領域の第1素子分離溝内に第1の酸化膜を埋め込んで構成され、前記第1の酸化膜の上面は前記半導体基板の上面と前記第1ゲート電極の上面との間に存在するように構成され、前記周辺領域の第2素子分離絶縁層は、前記周辺領域の第2素子分離溝内の全体に埋込まれると共にその上面が前記半導体基板の上面の上方に突出した前記第1の酸化膜と、前記第1の酸化膜上に積層され、その上面が前記第1導電膜の上面より上方に突出している第2の酸化膜とで構成されていることを特徴とする不揮発性半導体記憶装置。前記周辺領域の第2の酸化膜は、前記メモリセル領域に形成されることなく前記周辺領域の素子分離溝の第1の酸化膜上に形成されることを特徴とする請求項1記載の不揮発性半導体記憶装置。前記メモリセル領域の第1素子分離溝および前記周辺領域の第2素子分離溝の内面に沿って形成された第3の酸化膜を備えることを特徴とする請求項1または2記載の不揮発性半導体記憶装置。前記第1の酸化膜はポリシラザンにより形成され、前記メモリセル領域の第1素子分離溝および前記周辺領域の第2素子分離溝の内面に沿う前記第3の酸化膜の内側に形成されることを特徴とする請求項1から3のうち一つに記載の不揮発性半導体記憶装置。半導体基板のメモリセル領域に第1ゲート絶縁膜を介して浮遊ゲート電極用の第1導電膜を形成すると共に、前記半導体基板の周辺領域に第2ゲート絶縁膜を介して第1導電膜を形成する工程と、前記第1導電膜、前記第1ゲート絶縁膜、前記第2ゲート絶縁膜、前記半導体基板の上部に素子分離溝を形成する工程と、前記素子分離溝内に第1の酸化膜を形成する工程と、前記メモリセル領域および前記周辺領域の前記第1の酸化膜および前記第1導電膜上にゲート間絶縁膜を形成する工程と、前記ゲート間絶縁膜上に制御ゲート電極用の第2導電膜を形成する工程と、前記周辺領域において、前記第2導電膜、前記ゲート間絶縁膜、および前記第1導電膜に開口溝を形成すると共に前記第1の酸化膜上に形成された前記第2導電膜、前記ゲート間絶縁膜、および一部の前記第1導電膜を除去する工程と、前記周辺領域において、前記第2導電膜の除去領域上に第2の酸化膜を形成する工程と、前記周辺領域において、前記ゲート間絶縁膜の開口領域の内面に形成された第2の酸化膜を除去する工程と、前記周辺領域において、前記ゲート間絶縁膜の開口領域を通じて第3導電膜を形成することで前記第1導電膜および前記第2導電膜を電気的に導通接続する工程とを備えたことを特徴とする不揮発性半導体記憶装置の製造方法。クラックや結晶欠陥の発生なしに高電圧トランジスタの素子領域間の耐圧を確保できるようにした不揮発性半導体記憶装置およびその製造方法を提供する。実施形態に係る不揮発性半導体記憶装置は、セルトランジスタと第1素子分離絶縁層とを備えたメモリセル領域と、高電圧トランジスタと第2素子分離絶縁層とを備えた周辺領域とを備えている。セルトランジスタは、半導体基板上に第1ゲート絶縁膜を介して形成された第1ゲート電極と、第1ゲート電極上にゲート間絶縁膜を介して形成された第2ゲート電極とを有している。第1素子分離絶縁層は、セルトランジスタを第1素子分離溝によって分離し当該第1素子分離溝内に埋め込まれることにより当該セルトランジスタを電気的に分離する。高電圧トランジスタは、半導体基板上に第2ゲート絶縁膜を介して形成された第1導電膜と、第1導電膜上にゲート間絶縁膜に形成された開口を通じて第1導電膜に接触する第2導電膜とを備える第3ゲート電極を有している。第2素子分離絶縁層は、高電圧トランジスタを第2素子分離溝によって分離し当該第2素子分離溝内に埋め込まれることにより当該高電圧トランジスタを電気的に分離する。メモリセル領域の第1素子分離絶縁層は、当該メモリセル領域の第1素子分離溝内に第1の酸化膜を埋め込んで構成され、第1の酸化膜の上面が前記半導体基板の上面と前記第1ゲート電極の上面との間に存在するように構成されている。また、周辺領域の第2素子分離絶縁層は、周辺領域の第2素子分離溝内の全体に埋め込まれると共にその上面が半導体基板の上面より上方に突出した第1の酸化膜と、当該第1の酸化膜上に積層され、その上面が第1導電膜の上面より上方に突出している第2の酸化膜とで構成されている。実施形態に係る不揮発性半導体記憶装置の製造方法は、半導体基板のメモリセル領域に第1ゲート絶縁膜を介して浮遊ゲート電極用の第1導電膜を形成すると共に、半導体基板の周辺領域に第2ゲート絶縁膜を介して第1導電膜を形成する工程を備える。第1導電膜、第1ゲート絶縁膜、第2ゲート絶縁膜、半導体基板の上部に素子分離溝を形成する工程と、素子分離溝内に第1の酸化膜を形成する工程と、メモリセル領域および周辺領域の第1の酸化膜および第1導電膜上にゲート間絶縁膜を形成する工程と、ゲート間絶縁膜上に制御ゲート電極用の第2導電膜を形成する工程とを備える。また、周辺領域において、第2導電膜、ゲート間絶縁膜、および第1導電膜に開口溝を形成すると共に第1の酸化膜上に形成された第2導電膜、ゲート間絶縁膜、および一部の第1導電膜を除去する工程と、周辺領域において、第2導電膜の除去領域上に第2の酸化膜を形成する工程と、周辺領域において、ゲート間絶縁膜の開口領域の内面に形成された第2の酸化膜を除去する工程と、周辺領域において、ゲート間絶縁膜の開口領域を通じて第3導電膜を形成することで第1導電膜および第2導電膜を電気的に導通接続する工程とを備えている。以下、一実施形態として、NAND型フラッシュメモリ装置に適用した場合について図面を参照しながら説明する。尚、以下の図面の記載において、同一又は類似の部分は同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる場合があることに留意する。図1は、NAND型フラッシュメモリ装置の電気的構成をブロック図によって概略的に示している。この図1に示すように、NAND型フラッシュメモリ装置1は、多数のメモリセルをマトリクス状に配設して構成されたメモリセルアレイArと、このメモリセルアレイArの各メモリセルの読出/書込/消去を行う周辺回路PCとを備えており、その他図示しない入出力インタフェース回路などを備えて構成される。尚、メモリセルアレイArはメモリセル領域M内に形成され、周辺回路PCは周辺領域P内に形成される。メモリセル領域M内のメモリセルアレイArは、セルユニットUCが多数配設されることによって構成されている。セルユニットUCは、ビット線BL側にそれぞれ接続された選択ゲートトランジスタSTDと、ソース線SL側に接続された選択ゲートトランジスタSTSと、これら2個の選択ゲートトランジスタSTD-STS間に直列接続された複数のセルトランジスタMTとを備える。直列接続されるトランジスタの個数は何個でも良いが、2のkkは正の整数乗個例えば64=m個に1~4個程度のダミーメモリセルトランジスタを加えた数が、データ長の観点から望ましい。これらセルユニットUCは行方向図1中左右方向にn列並列に配列され、これによって1つのブロックが構成されている。メモリセルアレイArは、ブロックのセルユニットUCが列方向図1中上下方向に複数配列されることによって構成されている。尚、図1には、説明の簡略化のため1つのブロックのみ示している。周辺領域Pの周辺回路PCは、メモリセル領域MのメモリセルアレイArの周囲に配置されている。周辺回路PCは、アドレスデコーダADC、センスアンプSA、チャージポンプにより構成された昇圧回路BS、および転送トランジスタ部WTBなどから構成されている。アドレスデコーダADCは、昇圧回路BSを介して転送トランジスタ部WTBに接続されている。アドレスデコーダADCは、外部からアドレス信号が与えられると、対応するブロックを選択する選択信号SELを出力する。昇圧回路BSは、外部から駆動電圧が供給され、これを昇圧して転送ゲート線TGを介して転送ゲートトランジスタWTGD、WTGSおよびWTにゲート電圧を与える。転送トランジスタ部WTBは、選択ゲートトランジスタSTDに対応して設けられた転送ゲートトランジスタWTGDと、選択ゲートトランジスタSTSに対応して設けられた転送ゲートトランジスタWTGSと、各セルトランジスタMTに対応してそれぞれ設けられたワード線転送ゲートトランジスタWTとを備える。転送ゲートトランジスタWTGDは、ドレイン/ソースのうち一方が選択ゲートドライバ線SG2に接続されており、他方が選択ゲート線SGLDに接続されている。転送ゲートトランジスタWTGSは、ドレイン/ソースのうち一方が選択ゲートドライバ線SG1に接続されており、他方が選択ゲート線SGLSに接続されている。また、ワード線転送ゲートトランジスタWTは、ドレイン/ソースのうち一方がワード線駆動信号線WDLにそれぞれ接続されており、他方がメモリセルアレイArメモリセル領域M内に設けられるワード線WLにそれぞれ接続されている。選択ゲートトランジスタSTDは、行方向に配列された複数のセルユニットUCのゲート電極同士が選択ゲート線SGLDにより共通に接続されている。同様に、選択ゲートトランジスタSTSも、行方向に配列された複数のセルユニットUCのゲート電極同士が選択ゲート線SGLSにより共通に接続されている。各選択ゲートトランジスタSTSのソースはソース線SLに共通接続されている。セルトランジスタMTは、行方向に配列された複数のセルユニットUCの対応するゲート電極同士がワード線WLにより共通に接続されている。各転送ゲートトランジスタWTGD、WTGS、WTは、ゲート電極同士が転送ゲート線TGにより共通に接続され、昇圧回路BSに接続されている。センスアンプSAは、各ビット線BLに接続されており、データの読出時に当該データを一時的に保存するラッチ回路を接続している。次に、上記電気的構成の平面的なレイアウトパターンについて図2a、bを参照して説明する。図2aはメモリセル領域の一部として、選択ゲートトランジスタSTDと隣接するブロックの選択ゲートトランジスタSTDが配置された部分を含んだレイアウトパターンを示す平面図である。半導体基板例えばシリコン基板2に、素子分離のためにSTIshallowtrenchisolation構造を採用した素子分離領域BBが図2a中列方向に沿って複数本形成されている。これらの素子分離領域BBは、行方向に所定間隔で配置され、これにより素子領域AAが分離形成されている。セルトランジスタMTの各ゲート電極MGを接続するワード線WLは、素子領域AAと直交するように図2a中行方向に沿って複数本形成されている。また、選択ゲートトランジスタの選択ゲート線SGLDは、ワード線WLに隣接する位置に図2中行方向に沿って形成されている。一対の選択ゲート線SGLD間の素子領域AA上にはビット線コンタクトCBがそれぞれ形成されている。ワード線WLと交差する素子領域AA上にはセルトランジスタMTの各ゲート電極MGが形成され、選択ゲート線SGLDと交差する素子領域AA上には選択ゲートトランジスタSTDのゲート電極SGが形成されている。図2bは周辺領域の高電圧トランジスタの一部のレイアウトパターンを示す平面図である。周辺領域Pに形成されるトランジスタとしては、図1の構成で説明した転送ゲートトランジスタWTGD、WTGS、WTによる高電圧例えば20V駆動の高電圧トランジスタに加えて、図示しない低電圧数V駆動の低電圧トランジスタがある。図2bには示していないが、周辺領域には、同様にして作りこまれる回路素子として容量性素子や抵抗素子などが構成される。図2bにおいては、転送ゲートトランジスタWTを高電圧トランジスタの一例として示している。転送ゲートトランジスタWTは、半導体基板2にSTIShallowTrenchIsolation構造を採用した素子分離領域BBaが矩形状をなす素子領域AAaを囲うように形成されており、他の転送ゲートトランジスタWTの素子領域AAaとの間が素子分離領域BBaにより分離されている。転送ゲート線TGとなるゲート電極PGは、素子領域AAaの上方を横切って縁部に位置する素子分離領域BBaに架け渡されるように形成されている。図3a~図3bは、それぞれ図2a中切断線3A-3A、3B-3Bで切断した部分の模式的な縦断側面図を示している。図3aは、メモリセル領域MのセルトランジスタMTのワード線WLに沿って素子領域AAaを横切るように切断した断面図を示している。図3bは、メモリセル領域Mの素子領域AAに沿ってセルトランジスタMTのゲート電極MGの部分を横切るように切断した断面を示している。図4a~図4bは、それぞれ図2b中切断線4A-4A、4B-4Bで切断した部分の模式的な縦断側面図を示している。図4aは、転送ゲートトランジスタWTの素子領域AAaを横切るように切断した断面を示している。図4bは、転送ゲートトランジスタWTのゲート電極PGを横切るように切断した断面を示している。なお、図2aのビット線コンタクトCBは図3に示す断面図では省略しており、図2bに示す素子領域AAaの周辺コンタクトCPは図4に示す断面図では省略してある。図3a、図3bはメモリセル領域Mの概略的構成を示しているが、半導体基板2の表層部分には素子分離溝5が第1素子分離溝として形成され、その素子分離溝5内に素子分離絶縁層6が埋め込まれることにより素子分離領域BBが構成されている。これにより、素子領域AAが、半導体基板2の表層部に素子分離領域BBにより分離形成される。素子分離絶縁層6は、素子分離溝5の内面に沿って形成された第3の酸化膜としてのHTOHighTemperatureOxideによる酸化膜6aと、この酸化膜6aの内側に埋込形成された塗布型の酸化膜6b第1の酸化膜:例えばポリシラザンとを積層して構成される。この素子分離絶縁層6は、半導体基板2の所定深さまで埋込形成されると共に当該半導体基板2の上面より上方に突出して構成される。素子領域AAの上面上にはゲート絶縁膜3が形成されている。ゲート絶縁膜3の上面上にはセルトランジスタMTの各ゲート電極MGが形成されている。各ゲート電極MGは、半導体基板2上に列方向に所定間隔を存して形成されており、それらのゲート電極MG-MG間の半導体基板2の表層部にはソース/ドレイン領域に相当する不純物拡散領域2aが形成されている。ゲート電極MGは、複数膜の積層構造であり、ゲート絶縁膜3の上面上に、第1ゲート電極としての導電膜4、ゲート間絶縁膜7、第2ゲート電極としての導電膜8、導電膜9、導電膜10を順次積層した構成とされている。メモリセル領域Mにおいて、導電膜4は浮遊ゲート電極FGとして機能し、第2導電膜を構成する導電膜8、9および10は制御ゲート電極CGとして機能する。導電膜4は、多結晶シリコン膜あるいは非晶質シリコン膜などの導電性の膜である。ゲート間絶縁膜7は、例えばONOoxidenitrideoxide膜やNONONnitrideoxidenitrideoxidenitride膜などにより形成されている。導電膜8および9は、多結晶シリコン膜あるいは非晶質シリコン膜などの導電膜により構成されている。また、導電膜10は、例えばニッケルNiやコバルトCoなどの金属でシリサイド化したシリサイド層である。制御ゲート電極CG導電膜8、9、10が浮遊ゲート電極FG導電膜4の上面および上側面に対向するように形成されている。素子分離絶縁層6は、その上面が導電膜4の上面より低く下面より高くなるように形成されている。ゲート間絶縁膜7は、素子分離絶縁層6の上面、導電膜4の側面上部および上面上に沿って形成されている。導電膜8は、素子分離絶縁層6の直上方におけるゲート間絶縁膜7の上面上に構成されている。なお、図3bには示していないが、ゲート電極MG-MG間には、TEOStetraethylorthosilicate酸化膜などの層間絶縁膜図示せずが埋込み形成されている。次に、図4aおよび図4bに示す周辺領域Pの転送ゲートトランジスタWTのゲート電極PGの構造について説明する。周辺領域Pにおいて、半導体基板2の表層部には、素子分離溝5第2素子分離溝に相当が形成されている。周辺領域Pの半導体基板2の素子分離溝5内には第2素子分離絶縁層16が埋め込まれており、これにより素子分離領域BBaが構成される。周辺領域Pにおける半導体基板2の表層部が素子分離領域BBaにより島状に分離され、素子領域AAaが設けられることになる。周辺領域Pの第2素子分離絶縁層16は、その下層部がメモリセル領域Mの素子分離絶縁層6と同様に酸化膜HTO膜6aと酸化膜6bの積層構造であり、さらに酸化膜6b上にはさらに酸化膜6cを積層して構成されている。なお、図4bに示す断面では、酸化膜6b上に酸化膜6cが積層されていないが、積層されていても良い。第2素子分離絶縁層16を構成する酸化膜6aおよび6bの上面は半導体基板2の上面より上方に突出して構成され、その上面が第1導電膜4の上面より低く下面より高く存在している。また、酸化膜6cは、導電膜4、ゲート間絶縁膜7および導電膜8の脇に位置して酸化膜6aおよび6b上に構成されており、この酸化膜6cの上面は導電膜8の上面より低く下面よりも高く存在している。酸化膜6bは、酸化膜6cに比較して応力が高い。したがって、酸化膜6cは酸化膜6bに比較して結晶欠陥が発生しにくい膜によって形成される。そして、転送ゲートトランジスタWTの素子領域AAaの上面上にはメモリセル領域Mの第1ゲート絶縁膜3に代わる第2ゲート絶縁膜13が形成されている。このゲート絶縁膜13はメモリセル領域Mのゲート絶縁膜3よりも膜厚が厚い。ゲート絶縁膜13の上面上には導電膜4が形成されており、さらに導電膜4の上面上にはゲート間絶縁膜7が形成されている。ゲート間絶縁膜7の上面上には導電膜8が形成されている。図4aに示すように、導電膜8の側部、ゲート間絶縁膜7の側部および導電膜4の上側端部は、導電膜4の下側面から中心側に一部欠落した構造に構成されている。また、導電膜8、ゲート間絶縁膜7および導電膜4の上部にはその中央に開口溝Kが形成されており、これらの開口溝Kには導電膜9が埋め込まれている。なお、この開口溝Kは、図2bに示すように、ゲート電極PGの延伸方向に沿って形成されている。したがって、導電膜4、8および9は構造的に接触することで実質的に電気的導通状態に形成されている。そして、導電膜9の上面上には導電膜10が形成されている。これにより、転送ゲートトランジスタWTのゲート電極PGが、半導体基板2上にゲート絶縁膜13を介して導電膜4、ゲート間絶縁膜7、導電膜8、9および10を具備して構成される。図4bに示すように、ソース/ドレイン領域となるLDDLightlydopeddrain構造を形成する不純物拡散領域2bが形成されており、ゲート電極PGと共に転送ゲートトランジスタWTが構成されている。なお、図3a~図3bには図示していないが、メモリセル領域Mにはゲート電極MGの他に図1に示した選択ゲートトランジスタSTD、STSが形成されており、その選択ゲート電極は、前記したゲート電極PGと同様に、ゲート間絶縁膜7に開口溝Kが形成された状態において導電膜4と導電膜9とが電気的に導通するように構成されている。また、上記した半導体構造は製造上の途中段階のものであり、前述した構成の他、ビット線コンタクトCB、ソース線コンタクト、その上層における多層配線構造、周辺領域Pにおける各種回路構造などが構成されることによってNAND型のフラッシュメモリ装置1が構成される。要するに、本実施形態のNAND型のフラッシュメモリ装置は、次に示す特徴的な構造を備える。セルトランジスタMTと第1素子分離絶縁層6とを備えたメモリセル領域Mと、転送ゲートトランジスタWTと第2素子分離絶縁層16とを備えた周辺領域Pとを備える。セルトランジスタMTは、半導体基板2上にゲート絶縁膜3を介して形成された浮遊ゲート電極FGと、当該浮遊ゲート電極FG上にゲート間絶縁膜7を介して形成された制御ゲート電極CGとを有する。第1素子分離絶縁層6は、セルトランジスタMTを素子分離溝5により分離し当該素子分離溝5内に当該セルトランジスタMTを分離するように埋め込まれている。転送ゲートトランジスタWTは、半導体基板2上にゲート絶縁膜3を介して形成された導電膜4と、導電膜4上にゲート間絶縁膜7に形成された開口溝Kを通じて導電膜4に接触する導電膜9とを備えるゲート電極PGを有している。第2素子分離絶縁層16は、転送ゲートトランジスタWTを第2素子分離溝5によって分離し当該第2素子分離溝5内に酸化膜6a、6bが埋め込まれることにより転送ゲートトランジスタWTを電気的に分離する。メモリセル領域Mの第1素子分離絶縁層6は、当該メモリセル領域Mの第1素子分離溝5内に酸化膜6a、6bを埋込んで構成され、その上面が半導体基板2の上面より上方に突出して構成されると共に酸化膜6a、6bによりその上面が浮遊ゲート電極FGの上面よりも低く構成されている。また、周辺領域Pの第2素子分離絶縁層16は、酸化膜6bが周辺領域Pの素子分離溝5内のほぼ全体に埋め込まれると共にその上面が半導体基板2の上面の上方に突出して構成され、第2素子分離絶縁層16の酸化膜6cはその上面が導電膜4の上面より上方に突出して構成されている。したがって、第2素子分離絶縁層16の厚さが厚く形成されることになるため、転送ゲートトランジスタWTの素子領域AAa間の耐圧の向上を図ることができる。酸化膜6bはポリシラザンにより構成されているため素子分離領域BBaの応力が高くなる傾向にあるが、当該酸化膜6b上にはプラズマCVD法により構成された酸化膜6cが堆積されているため、応力を低くしながら周辺領域P内の第2素子分離絶縁層16を構成でき所望の特性の素子分離領域BBaを構成できる。なお、酸化膜6cは周辺領域Pの酸化膜6b上のみに形成されている。したがって、酸化膜6cはメモリセル領域Mに形成されることなく周辺領域Pの素子分離溝5の第1の酸化膜6b上に形成されるため、メモリセル領域M内の素子特性には素子特性の悪影響が及ぼされない。また、酸化膜6aが、酸化膜6bの下側に位置して素子分離溝5の内面に沿って形成されている。前述構成の製造方法の一例について図5a~図5cないし図19a~図19cを参照しながら説明する。なお、本実施形態の説明では特徴部分を中心に説明するが、一般的な工程であれば各工程間に他の工程を追加しても良いし、必要なければ工程を削除しても良い。また、以下に示す各工程は実用的に可能であれば必要に応じて入れ替えても良い。aを付した図5aないし図19aは、図3aに対応した各製造段階における縦断面構造を模式的に示しており、bを付した図5bないし図19bは、図3bに対応した各製造段階における縦断面構造を模式的に示している。さらに、cを付した図5aないし図19cは、図4aに対応した各製造段階における縦断面構造を模式的に示している。図5a~図5cに示すように、半導体基板2の上面に、周辺領域Pにおいてシリコン酸化膜からなる第2ゲート絶縁膜13を形成し、その後、メモリセル領域Mにおいてシリコン酸化膜からなる第1ゲート絶縁膜3を形成する。なお、第2ゲート絶縁膜13については、その膜厚を第1ゲート絶縁膜3の膜厚よりも厚く形成する。次に、ゲート絶縁膜3の上に導電膜第1導電膜に相当4として不純物がドープされた非晶質シリコンまたは多結晶シリコンを減圧CVD化学気相成長法により所定膜厚で形成し、続いて、導電膜4の上面上に加工用マスクとしてのシリコン窒化膜12を形成する。次に、図6a~図6cに示すように、シリコン窒化膜12の上面上にフォトレジスト14を塗布してフォトリソグラフィ技術によりパターニングする。次に、図7a~図7cに示すように、例えばRIE法による異方性エッチング処理を施すことによりシリコン窒化膜12、導電膜4、ゲート絶縁膜3、半導体基板2の表層部を除去することで素子分離溝5を形成する。この工程では、メモリセル領域Mにおいて図6aおよび図6bの掲載面の直交方向に沿って素子分離溝5を形成することで素子領域AAを区画すると共に、周辺領域Pにおいては、半導体基板2の表層部について島状の素子領域AAaに形成する。このとき、図7aおよび図7cに示すように、メモリセル領域Mの素子分離溝5第1素子分離溝と周辺領域Pの素子分離溝5第2素子分離溝とが同時に形成される。次に、図8a~図8cに示すように、メモリセル領域Mおよび周辺領域Pの各素子分離溝5の全体を埋込むように酸化膜6aおよび6bを順次形成する。このとき、まず、LP-CVD法によりHTO膜として酸化膜6aを形成する。この時点で形成される酸化膜6aは、メモリセル領域Mおよび周辺領域Pの素子分離溝5の内面に沿って形成されると共に、ゲート絶縁膜3および13の側面、第1導電膜4の側面、シリコン窒化膜12の側面および上面に沿って形成される。そして、この酸化膜6aの上に塗布型絶縁膜となる酸化膜6b塗布膜、SOGSpinOnGlassを形成する。この酸化膜6bは、例えば過水素化シラザンポリマーを有機溶媒に溶解してポリマー溶液を生成し、そのポリマー溶液を半導体基板2上に均一に塗布し、その後ポリマー溶液から不純物を除去することでシリコン酸化膜に転換することで形成する。以下、この製法による塗布型酸化膜をポリシラザンという。次に、図9a~図9cに示すように、酸化膜6aおよび6bをシリコン窒化膜12の上面の位置までCMPChemicalMechanicalPolishing法により平坦化処理する。次に、図10a~図10cに示すように、酸化膜6aおよび6bをRIE法またはウェットエッチング処理を行うことでメモリセル領域Mにおける酸化膜6aおよび6bの上面をエッチバックし酸化膜6aおよび6bの上面高さを所望の高さに調整する。前述したように、制御ゲート電極CG導電膜8、9、10が浮遊ゲート電極FG導電膜4に対向するように形成されるが、この処理は、浮遊ゲート電極FGと制御ゲート電極CGの対向面積を拡大するために行われ、周辺領域Pにおいても同様に酸化膜6aおよび6bの上部をエッチング処理する。次に、図11a~図11cに示すように、リン酸によるウェットエッチング処理によりシリコン窒化膜12を除去する。次に、図12a~図12cに示すように、LP-CVD法によりONO膜をゲート間絶縁膜7として形成する。なお、ONO膜の成膜前後にラジカル窒化処理を施すことでNONON膜としても良い。次に、図13a~図13cに示すように、リンPがドープされた多結晶シリコンをLP-CVD法を用いて堆積することで導電膜8を形成する。次に、図14a~図14cに示すように、フォトレジスト14を塗布し所望パターンにパターニングする。このフォトレジスト14のパターニングは、周辺領域Pのゲート電極PGのゲート間絶縁膜7のほぼ中央に開口溝Kを形成するため行われるものであり、フォトレジスト14は当該開口溝Kの形成予定領域の上方に溝を有するようにパターニングされる。また、このフォトレジスト14のパターニングは、周辺領域Pの酸化膜6aおよび6b素子分離領域BBaの直上方における導電膜8を除去するために行われるものであり、この素子分離領域BBaの直上方における導電膜8上のフォトレジストはパターニング段階にて取り除かれる。次に、図15a~図15cに示すように、当該フォトレジスト14をマスクとして、周辺領域PにおいてRIE法により導電膜8、ゲート間絶縁膜7、導電膜4の上部一部を除去する。図15cに示すように、周辺領域Pの導電膜8およびゲート間絶縁膜7には開口溝Kが形成される。また、このとき、酸化膜6aおよび6bの上方で且つ導電膜4の側方に位置するゲート間絶縁膜7、導電膜8が同時に除去処理されることになる。この後、フォトレジスト14をアッシングにより除去処理する。次に、図16a~図16cに示すように、プラズマCVD法により、酸化膜6cシリコン酸化膜を堆積させる。このとき、導電膜8、ゲート間絶縁膜7および導電膜4に形成された開口溝Kを通じて酸化膜6cが入り込み、当該導電膜8、ゲート間絶縁膜7および導電膜4の開口溝Kの内側に付着する。このとき、開口溝Kに形成された酸化膜6cは薄いため、空隙Zが当該酸化膜6cの内側に形成される。次に、図17a~図17cに示すように、導電膜8をストッパとしてCMP法により酸化膜6cを導電膜8の上面が露出するまで平坦化する。このとき、周辺領域Pにおいては、酸化膜6cが酸化膜6aおよび6b上に残留することになるが、メモリセル領域Mにおいては、導電膜8上の酸化膜6cが全て除去処理されることになる。次に、図18a~図18cに示すように、ウェットエッチング処理により開口溝K内に堆積して付着した酸化膜6cを除去処理する。このとき、酸化膜6aおよび6b上に堆積した酸化膜6cの上部がわずかに除去処理される。次に、図19a~図19cに示すように、LP-CVD法によりリンがドープされた多結晶シリコンを堆積させる。この後、図3a~図3b、図4a~図4bのうち特に図3b、図4bに示すように、リソグラフィ処理および異方性エッチング処理により各積層膜4、7~9を分断処理する。この場合、導電膜4、8、9と酸化膜6cとの間で高選択性を有するエッチング処理条件としなければ、図4bに示すように酸化膜6cが除去処理されるが、逆に高選択性を有する条件でエッチング処理すれば酸化膜6cを残留形成できる。次に、メモリセル領域Mの積層膜4、7~9間および周辺領域Pのゲート電極PGの脇にリンPなどの不純物を浅くイオンインプランテーション処理する。この不純物導入領域は後に熱処理されることによりソース/ドレイン領域による不純物拡散領域2aとなる。各積層膜4、7~9間に層間絶縁膜図示せずを堆積した後、導電膜9を構成するシリコンの上部をシリサイド化して導電膜10を形成する。導電膜10のシリサイド化プロセスに用いる金属材料によっては、積層膜4、7~9上に金属シリサイドを第4導電膜10として形成した後に当該積層膜4、7~10を分断処理しても良い。すなわちプロセス順序を入れ替えてもよい。この後、各種層間絶縁膜、不純物拡散領域2b、ビット線コンタクトCB、ソース線コンタクト、多層配線構造などを形成することでNAND型のフラッシュメモリ装置1を構成できる。要するに、本実施形態のNAND型のフラッシュメモリ装置の製造方法は、次に示す特徴的な製造工程を備える。半導体基板2のメモリセル領域Mにおいて、第1ゲート絶縁膜3を介して浮遊ゲート電極FG用の導電膜4を形成すると共に、周辺領域Pにおいて、第2ゲート絶縁膜13を介して導電膜4を形成する。導電膜4、ゲート絶縁膜3、13、半導体基板2の上部に素子分離溝5を形成する。素子分離溝5内に酸化膜6bを形成する。メモリセル領域Mおよび周辺領域Pの酸化膜6bおよび導電膜4上にゲート間絶縁膜7を形成する。次にゲート間絶縁膜7上に制御ゲート電極CG用の導電膜8を形成する。次に、周辺領域Pにおいては、導電膜8およびゲート間絶縁膜7に開口すると共に第2素子分離絶縁層16を構成する酸化膜6b上に形成された導電膜8、ゲート間絶縁膜7を除去処理する。このとき同時に、導電膜4の一部を除去する。次に、導電膜8の除去領域上に酸化膜6cを形成する。このとき同時に酸化膜6cがゲート間絶縁膜7の開口領域の内面に形成される。次に、ゲート間絶縁膜7の開口領域の内面の酸化膜6cを除去する。次に、ゲート間絶縁膜7の開口領域を通じて導電膜9を形成することで、導電膜4、8、9を電気的に導通接続する。すると、ゲート間絶縁膜7の開口領域内に酸化膜6cが残留することがなくなり、各導電膜4、8、9間の接触不具合を防止することができ、周辺領域Pにおける第2素子分離絶縁層16の構造を所望の特性に形成できる。他の実施形態以下に示す変形または拡張が可能である。NAND型フラッシュメモリ装置以外に、NOR型フラッシュメモリ装置などメモリセル領域と周辺回路領域とを備える不揮発性半導体記憶装置に適用できる。選択ゲートトランジスタSTS-セルトランジスタMT、選択ゲートトランジスタSTD-セルトランジスタMT間にダミートランジスタを介在して構成しても良い。酸化膜6bをポリシラザンにより形成した実施形態を示したが、他のSOGSpinOnGlass膜や、選択成長法により形成された膜を酸化膜として適用しても良い。酸化膜6bとして選択成長による酸化膜を適用したときには、酸化膜6aは形成しなくても良い。開口溝Kは導電膜4および9間が接触できれば何れの形態の開口溝であっても良い。本発明のいくつかの実施形態を説明したが、各実施形態に示した構成、各種条件に限定されることはなく、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。