入力信号と基準信号とを入力する第1の差動対と、前記第1の差動対のそれぞれ負荷となる第1及び第2のトランジスタと、を含む第1の入力回路を備え、前記第1の入力回路の出力側となる前記第1のトランジスタは、前記第2のトランジスタに比べてゲート幅を長くしたことを特徴とする半導体装置。前記第1及び第2のトランジスタは、第1のカレントミラー回路を構成し、前記第1のトランジスタは、前記第1のカレントミラー回路の出力側に配置され、前記第2のトランジスタは、前記第1のカレントミラー回路のダイオード接続側に配置されることを特徴とする請求項1記載の半導体装置。前記第1の差動対は、供給される電流源が遮断可能となるように構成されることを特徴とする請求項1記載の半導体装置。前記入力信号と前記基準信号とを入力する第2の差動対と、前記第2の差動対のそれぞれ負荷となる第3及び第4のトランジスタと、を含む第2の入力回路と、前記第1及び第2の差動対のいずれか一方の出力信号を選択して出力する選択回路と、をさらに備え、前記第2の入力回路の出力側となる前記第3のトランジスタは、前記第4のトランジスタと同一のサイズであることを特徴とする請求項1記載の半導体装置。前記第3及び第4のトランジスタは、第2のカレントミラー回路を構成し、前記第3のトランジスタは、前記第2のカレントミラー回路の出力側に配置され、前記第4のトランジスタは、前記第2のカレントミラー回路のダイオード接続側に配置されることを特徴とする請求項4記載の半導体装置。前記第2の差動対は、供給される電流源が遮断可能となるように構成されることを特徴とする請求項4記載の半導体装置。半導体記憶装置を含み、前記半導体記憶装置は、半導体記憶装置における、読み書きに係る制御信号、動作タイミングに係るクロック信号、書き込みに係るデータ信号のいずれかの信号を前記入力信号として入力する前記第1の入力回路を備えることを特徴とする請求項1記載の半導体装置。請求項7記載の半導体記憶装置は、請求項4記載の第2の入力回路および選択回路をさらに備えることを特徴とする半導体装置。複数の前記半導体記憶装置と、インタフェースチップと、複数の前記半導体記憶装置および前記インタフェースチップを搭載する積層基板と、を備え、前記半導体記憶装置と前記インタフェースチップ間のいずれかの信号に係る配線の少なくとも一部が前記半導体記憶装置内に設けられたビアホールを介して配線されることを特徴とする請求項7または8記載の半導体装置。少なくとも一つの半導体チップをインタフェースチップと積層して形成される積層型半導体装置であって、前記半導体チップと外部との信号のやり取りを行なう前記インタフェースチップは、リファレンス電圧であるVrefから±80mV~±100mVの振幅の入力信号を増幅することができるよう構成された第1の入力回路を備えていることを特徴とする積層型半導体装置。前記第1の入力回路は、入力信号と基準信号とを入力する第1の差動対と、前記第1の差動対のそれぞれ負荷となる第1及び第2のトランジスタと、を備え、前記第1の入力回路の出力側となる前記第1のトランジスタは、前記第2のトランジスタに比べてゲート幅を長く構成されたことを特徴とする請求項10記載の積層型半導体装置。前記第1及び第2のトランジスタは、第1のカレントミラー回路を構成し、前記第1のトランジスタは、前記第1のカレントミラー回路の出力側に配置され、前記第2のトランジスタは、前記第1のカレントミラー回路のダイオード接続側に配置されることを特徴とする請求項11記載の積層型半導体装置。前記第1の差動対は、供給される電流源が遮断可能となるように構成されることを特徴とする請求項11記載の積層型半導体装置。前記入力信号と前記基準信号とを入力する第2の差動対と、前記第2の差動対のそれぞれ負荷となる第3及び第4のトランジスタと、を含む第2の入力回路と、前記第1及び第2の差動対のいずれか一方の出力信号を選択して出力する選択回路と、をさらに備え、前記第2の入力回路の出力側となる前記第3のトランジスタは、前記第4のトランジスタと同一のサイズであることを特徴とする請求項11記載の積層型半導体装置。前記第3及び第4のトランジスタは、第2のカレントミラー回路を構成し、前記第3のトランジスタは、前記第2のカレントミラー回路の出力側に配置され、前記第4のトランジスタは、前記第2のカレントミラー回路のダイオード接続側に配置されることを特徴とする請求項14記載の積層型半導体装置。前記第2の差動対は、供給される電流源が遮断可能となるように構成されることを特徴とする請求項14記載の積層型半導体装置。以下の分析は本発明において与えられる。従来のメモリシステムにおける等価回路を図10Aに示す。ここでは、3つのスロットを有するメモリシステムを駆動する場合の等価回路であり、それぞれのスロットにおいてODTOnDieTerminationが適切に設定されている場合を示す。図10Bは、スロット1におけるアイパターンを示す。このようなシステムにおいて、アイパターンは、信号が高速になればなるほど、符号間干渉、クロストーク、ジッタ等によって劣化する。ところで、従来のメモリシステムは、メモリチップのI/Oの仕様を満たすように入力信号のACレベルリファレンス電圧Vrefに対して±150mVが規定されてしまい、信号の高速化に伴って入力信号のACレベル±150mVを確保することが徐々に困難となってしまう。本発明の1つのアスペクト側面に係る半導体装置は、入力信号と基準信号とを入力する第1の差動対と、第1の差動対のそれぞれ負荷となる第1及び第2のトランジスタと、を含む第1の入力回路を備え、第1の入力回路の出力側となる第1のトランジスタは、第2のトランジスタに比べてゲート幅を長くする。本発明の他のアスペクト側面に係る積層型半導体装置は、少なくとも一つの半導体チップをインタフェースチップと積層して形成される積層型半導体装置であって、半導体チップと外部との信号のやり取りを行なうインタフェースチップは、リファレンス電圧であるVrefから±80mV~±100mVの振幅の入力信号を増幅することができるよう構成された第1の入力回路を備えている。本発明によれば、信号伝送のより高速化が図られる。以下、本発明を実施するための形態について、概説する。なお、以下の概説に付記した図面参照符号は、専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。本発明の一実施形態に係る半導体装置は、入力信号と基準信号とを入力する第1の差動対図1のQ3、Q4が相当と、第1の差動対のそれぞれ負荷となる第1及び第2のトランジスタ図1のQ2、Q1と、を含む第1の入力回路を備え、第1の入力回路の出力側となる第1のトランジスタは、第2のトランジスタに比べてゲート幅を長くする。半導体装置において、第1及び第2のトランジスタは、第1のカレントミラー回路を構成し、第1のトランジスタは、第1のカレントミラー回路の出力側に配置され、第2のトランジスタは、第1のカレントミラー回路のダイオード接続側に配置されるようにしてもよい。半導体装置において、第1の差動対は、供給される電流源図1のQ5が相当が遮断可能となるように構成されてもよい。半導体装置において、入力信号と基準信号とを入力する第2の差動対図9のQ3a、Q4aが相当と、第2の差動対のそれぞれ負荷となる第3及び第4のトランジスタ図9のQ2a、Q1aと、を含む第2の入力回路と、第1及び第2の差動対のいずれか一方の出力信号を選択して出力する選択回路図9の8が相当と、をさらに備え、第2の入力回路の出力側となる第3のトランジスタは、第4のトランジスタと同一のサイズであってもよい。半導体装置において、第3及び第4のトランジスタは、第2のカレントミラー回路を構成し、第3のトランジスタは、第2のカレントミラー回路の出力側に配置され、第4のトランジスタは、第2のカレントミラー回路のダイオード接続側に配置されてもよい。半導体装置において、第2の差動対は、供給される電流源図9のQ5aが相当が遮断可能となるように構成されてもよい。半導体装置において、半導体記憶装置を含み、半導体記憶装置は、半導体記憶装置における、読み書きに係る制御信号、動作タイミングに係るクロック信号、書き込みに係るデータ信号のいずれかの信号を入力信号として入力する第1の入力回路を備えるようにしてもよい。半導体装置において、上記の半導体記憶装置は、上記の第2の入力回路および選択回路をさらに備えるようにしてもよい。半導体装置において、複数の半導体記憶装置と、インタフェースチップと、複数の半導体記憶装置およびインタフェースチップを搭載する積層基板と、を備え、半導体記憶装置とインタフェースチップ間のいずれかの信号に係る配線の少なくとも一部が半導体記憶装置内に設けられたビアホールを介して配線されるようにしてもよい。以上のような半導体装置によれば、入力回路を低振幅のACレベルを有するように構成して信号伝送のより高速化が図られる。以下、実施例に即し、図面を参照して詳しく説明する。図1は、本発明の第1の実施例に係る入力回路の回路図である。図1において、入力回路5は、PMOSトランジスタQ1、Q2、NMOSトランジスタQ3~Q5を備える。PMOSトランジスタQ1は、ソースを電源VDDに接続し、ゲートとドレインを共通にNMOSトランジスタQ3のドレインに接続する。PMOSトランジスタQ2は、ソースを電源VDDに接続し、ゲートをPMOSトランジスタQ1のゲートに接続し、ドレインをNMOSトランジスタQ4のドレインに接続する。このようなPMOSトランジスタQ1、Q2は、PMOSトランジスタQ1がダイオード接続されたカレントミラー回路を構成する。NMOSトランジスタQ3は、ゲートに基準信号Vrefが供給され、ソースをNMOSトランジスタQ5のドレインに接続する。NMOSトランジスタQ4は、ドレインから出力信号Voutを出力し、ゲートに入力信号Vinが供給され、ソースをNMOSトランジスタQ5のドレインに接続する。NMOSトランジスタQ5は、ゲートにバイアス信号PWDNが供給され、ソースを接地する。このようなNMOSトランジスタQ3、Q4は、PMOSトランジスタQ1、Q2を負荷とし、NMOSトランジスタQ5を電流源とする差動対を構成し、基準信号Vrefと入力信号Vinの電圧差を増幅し、出力信号Voutとして出力する。ここで、PMOSトランジスタQ2のゲート幅WサイズをPMOSトランジスタQ1に比べて大きくなるように構成する。このような構成によれば、入力回路5の電圧増幅度が上がり、図2の特性Bのような急峻な傾きの入出力特性Vin-Vout特性が得られる。即ち、低振幅のACレベル図2の例ではVrefに対して±100mVに対応した入力回路5が実現される。なお、図2の特性Aは、通常のDIMMDualInlineMemoryModule等に用いられるACレベル±150mVの入力回路の入出力特性であって、PMOSトランジスタQ1、Q2を同一のサイズで構成した場合の入出力特性に相当する。また、この入力回路5を使用しない場合は、低消費電力化のために、バイアス信号PWDNをLowレベル接地レベルにすることで入力回路5のVDD電流を遮断する0にすることができる。なお、以上のような入力回路5は、インタフェース部として論理回路のプロセスを用いることが可能であり、低振幅のACレベルを有するように構成することは容易である。次に、以上のような入力回路5を備える半導体装置の構成について説明する。図3は、本発明の第1の実施例に係るメモリシステムの構成の例を示す図である。図3において、メモリシステムは、基板Interposer40上に、絶縁物である基板28を備え、基板28上に、4個のメモリチップDRAMcore10と、4個のメモリチップ10と外部とのインタフェースを司るインタフェースチップ20とを備える。メモリチップ10およびインタフェースチップ20は、他のチップとの接続のための配線部としてビアTSV12をチップ内を貫通するように備え、さらにチップ間の接続のためのビア接続部としてバンプ14を備える。メモリチップ10同士、あるいはメモリチップ10とインタフェースチップ20とは、直列的に接続されるビア12およびバンプ14を介して配線される。また、基板40は、外部との接続のためのボール状のバンプ44と、インタフェースチップ20のバンプ14とを接続するための配線42とを備える。ここではメモリチップ10は、4枚を積層した場合を例として示すが、2枚、あるいは8枚等自由に積層される。例えば、2GbのメモリチップDRAM10が4枚積層されている場合、メモリシステムは、一つの8GbのDRAM、あるいは、2Gbの4ランクのDRAM、あるいは、4Gbの2ランクのDRAMとして機能する。メモリチップ10としてTSVを備えるDRAM以下、TSVDRAM10と称すは、外部からの負荷としてインタフェースチップ20しか見えないので、何層の積層になっても負荷はインタフェースチップ20のみであるLoad=1と表す。これに対し、通常の積層DRAMの場合、データ信号系DQ系も制御信号系CA系において積層分の負荷が増える。つまり、4層の積層なら4倍程度になる。従って、負荷の重さの点で、TSVDRAMで構成する効果は高い。次に、RDIMMRegisteredDualInlineMemoryModuleを構成する例について説明する。図4は、RDIMMの構成の例を示す図である。図4において、メモリシステムは、基板30に、9個のTSVDRAM10とレジスタ22を備え、メモリコントローラ50に接続される。レジスタ22は、PLLの機能を含み、CA信号コマンドアドレス信号、CK信号クロック信号、CK信号逆相のクロック信号を時間的に整合させて9個のTSVDRAM10に分配する。このような構成のメモリシステムにおいて、DQデータは、それぞれのTSVDRAM10とメモリコントローラ50間で直接やり取りを行う必要に応じて整合抵抗が挿入されても良い。TSVDRAM10からの読出し時には、TSVDRAM10からDQ信号とDQS信号を同位相で出力し、メモリコントローラ50でDQS信号を90度遅らせて、遅れたDQS信号の立ち上り、あるいは立ち下がりでDQデータをラッチする。TSVDRAM10への書込み時には、メモリコントローラ50から、DQS信号をDQ信号に対して90度遅らせて出力し、TSVDRAM10において遅れたDQS信号の立ち上り、あるいは、立ち下りでDQデータをラッチする。一方、CA系、CK系に関して、レジスタ22からデジーチェーンFly-bytopologyで各TSVDRAM10に信号が供給される。従って、ランク数が多くなる場合でも、負荷が重くならないというTSVDRAMの効果に加えてACレベルも低振幅で良いので、DQ系のみならずCA系、CK系において更に高速化が達成される。次に、他のRDIMMを構成する例について説明する。図5は、RDIMMの構成の他の例を示す図である。図5において、メモリシステムは、基板30に、72個のTSVDRAM10とレジスタ22を備える。ここではメモリコントローラ50の図示を省略し、簡単化のためにCA系のみ示している。図5Aに示すように、CA信号は、レジスタ22から右方向に出力され、さらに上下に分岐された配線を介して8箇所のTSVDRAMに伝達される。また、レジスタ22から左方向に出力され、さらに上下に分岐された配線を介して10箇所のTSVDRAMに伝達される。各TSVDRAMは、図5Bの断面図に示すように、4積層に配置されるTSVDRAMを用いて構成される。図5Bから分かるように、各トレースに関し、2個のインタフェースチップ24が負荷となって接続され、負荷は2である。このように、TSVDRAMを用いると負荷が軽くなり、高速化の効果がある。その上でAC振幅が小さいので更に高速化が達成できる。なお、図示を省略したCK系も同様である。したがって、ACレベルが低いTSVDRAMを用いると、RDIMMシステムのスピードを上げることが可能となる。次に、LRDIMMLoadReducedDualInlineMemoryModuleを構成する例について説明する。図6は、LRDIMMの構成の例を示す図である。図6において、メモリシステムは、基板30に、9個のTSVDRAM10とメモリバッファ26を備え、メモリコントローラ50に接続される。メモリバッファ26は、CA信号、CK信号、CK信号、DQ信号、DQS信号、DQS信号をバッファリングして9個のTSVDRAM10に分配する。このような構成のメモリシステムにおいて、TSVDRAM10のDQデータと直接やり取りするのはメモリバッファ26となる。TSVDRAM10からの読出し時には、TSVDRAM10からDQ信号とDQS信号を同位相で出力し、メモリバッファ26でDQS信号を90度遅らせて、遅れたDQS信号の立ち上り、あるいは立ち下がりでDQデータをラッチする。TSVDRAM10への書込み時は、メモリバッファ26から、DQS信号をDQ信号に対して90度遅らせて出力し、TSVDRAM10において遅れたDQS信号の立ち上り、あるいは、立ち下りでDQデータをラッチする。メモリバッファ26とメモリコントローラ50間も同様にDQ信号の授受を行う。LRDIMMでは、CA系、CK系に関して、メモリバッファ26からデジーチェーンFly-bytopologyで各TSVDRAM10に信号が供給される。DQ系は、1対1ポイントツーポイント、PointtoPointtopologyでTSVDRAM10と信号の授受を行う。従って、ランク数が多くなる場合であっても、負荷が重くならないというTSVDRAMの効果に加えてACレベルも低振幅で良いので、メモリバッファ26のCA系、CK系、DQ系において更に高速化が達成される。次に、他のLRDIMMを構成する例について説明する。図7は、LRDIMMの構成の他の例を示す図である。図7において、メモリシステムは、基板30に、72個のTSVDRAM10とメモリバッファ26を備える。ここではメモリコントローラ50の図示を省略し、簡単化のためにDQ系のみ示している。図7Aに示すように、DQ信号、DQS信号、DQS信号に係る配線は、メモリバッファ26とそれぞれのTSVDRAM10とが1対1で接続される。各TSVDRAMは、図7Bの断面図に示すように、4積層に配置されるTSVDRAMを用いて構成される。図7Bから分かるように、各トレースに関し、2個のインタフェース回路24が負荷となって接続され、DRAM部の負荷は2である。このように、TSVDRAMを用いると負荷が軽くなり、高速化の効果がある。その上でAC振幅が小さいので更に高速化が達成できる。さらに、8積層のTSVDRAMを構成すれば、DRAM部の負荷は1になり更に高速化が可能である。図8は、図7に示したLRDIMMの構成の他の例におけるCA系を示す図である。図8のCA系は、図5のレジスタ22に替えてメモリバッファ26を備える点を除き図5と同様である。図8Bから分かるように、各トレースに関し、2個のインタフェースチップ24が負荷となって接続され、DRAM部の負荷は2である。このように、TSVDRAMを用いると負荷が軽くなり、高速化の効果がある。その上でAC振幅が小さいので更に高速化が達成できる。図示していないCK系についても同様である。以上のように、ACレベルが低いTSVDRAMを用いると、LRDIMMのスピードを上げることが可能となる。図9は、本発明の第2の実施例に係る入力回路の回路図である。図9において、図1と同一の符号は、同一物を表し、その説明を省略する。本実施例の入力回路は、図1に示した入力回路第1の入力回路5に対し、さらに同一構造の第2の入力回路5aと、切り替え回路8と、をさらに備える。入力回路5aにおけるPMOSトランジスタQ1a、Q2a、NMOSトランジスタQ3a~Q5aは、入力回路5におけるPMOSトランジスタQ1、Q2、NMOSトランジスタQ3~Q5のそれぞれと同様に接続される。ただし、PMOSトランジスタQ2aは、PMOSトランジスタQ1aと同一のサイズとする。また、NMOSトランジスタQ5は、ゲートにバイアス信号PWDNが供給され、NMOSトランジスタQ5aは、ゲートにバイアス信号PWDNaが供給される。切り替え回路8は、入力回路5の出力信号Vout_bと入力回路5aの出力信号Vout_aのどちらか一方を選択し、出力信号Voutとして出力する。低電力重視のために場合によっては、従来通りのVIH/VILACレベルが必要な場合も考えられる。本実施例の入力回路は、このような要求にも応えられるものである。即ち、低ACレベル入力回路部である入力回路5と通常ACレベル入力回路部である入力回路5aとを備え、用途に応じてバイアス信号PWDNa、PWDNの一方をLowレベルとして入力回路5、5aの一方のみを活性化させる。例えば、従来通りのVIH/VILACレベルが必要な場合は、バイアス信号PWDNaを適正なバイアスレベルとし、入力回路5aを活性化させる一方で、バイアス信号PWDNをLowレベルにして電流源であるNMOSトランジスタQ5を遮断状態とし、入力回路5を非活性化とすれば良い。一方の入力回路が非活性化した場合に他方の入力回路の出力に対して影響を与えない程度に高インピーダンスとなるならば、切り替え回路8は、単なるノードであっても良い。以上のような入力回路によれば、入力信号のACレベルが図2に示すような例えば±150mVと±100mVとの双方である場合に対応して入出力特性を切り替えることができる。したがって、より汎用性のあるインタフェースを有するメモリデバイスを実現することができる。なお、本発明の入力回路によれば、ACレベルが±80mVの入力信号も入力可能である。なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示請求の範囲を含むの枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ、ないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。