"第1分岐部と第2分岐部とを有する送信回路を有し、前記第1分岐部は、前記第2分岐部が非作動である時に、作動して出力アナログ信号を送信し、前記第2分岐部は、前記第1分岐部が非作動である時に、作動して前記出力アナログ信号を送信し、前記出力アナログ信号を送信するように作動すべき前記第1分岐部又は前記第2分岐部の選択は、前記送信回路が受信する入力2値信号の値に基づいている、装置。前記送信回路は、電圧モードドライバベースのプッシュプルソース直列終端送信機を有する、請求項1記載の装置。前記第1分岐部は、第1トランジスタのオン抵抗、前記第1トランジスタに接続される第1抵抗器、第2トランジスタのオン抵抗及び前記第2トランジスタに接続される第2抵抗器によって与えられる第1抵抗と、前記第1抵抗器及び前記第2抵抗器に接続される少なくとも1つの回路要素によって与えられる第2抵抗と、を有する、請求項1記載の装置。前記第2分岐部は、第3トランジスタのオン抵抗、前記第3トランジスタに接続される第3抵抗器、第4トランジスタのオン抵抗、及び前記第4トランジスタに接続される第4抵抗器によって与えられる第3抵抗を有する、請求項3記載の装置。前記第2分岐部は、前記第3抵抗器及び前記第4抵抗器にさらに接続される少なくとも1つの回路要素によって与えられる前記第2抵抗を有する、請求項4記載の装置。前記出力アナログ信号のレベルは、前記第1抵抗又は前記第3抵抗と前記第2抵抗とに基づいている、請求項4又は5項記載の装置。前記第1トランジスタ、前記第2トランジスタ、前記第3トランジスタ、及び前記第4トランジスタは、該トランジスタの夫々を作動又は非作動にするための各制御信号を夫々受信する各制御端子を有し、前記各制御信号は、前記入力2値信号のビット値に基づいた値を持つ、請求項4~6のいずれか1項に記載の装置。前記第1トランジスタ及び前記第3トランジスタは、P型金属酸化半導体トランジスタを含み、前記第2トランジスタ及び前記第4トランジスタは、N型金属酸化半導体トランジスタを含む、請求項4~6のいずれか1項に記載の装置。前記第2抵抗を与える前記少なくとも1つの回路要素は、少なくとも1つのトランジスタに接続された少なくとも一つの抵抗器を有し、前記少なくとも1つのトランジスタは、該トランジスタを作動又は非作動にさせる制御信号を受信する制御端子を有し、前記制御信号は、前記第1トランジスタ、前記第2トランジスタ、前記第3トランジスタ、及び前記第4トランジスタの前記各制御端子に与えられる前記各制御信号の関係に基づいた値を持つ、請求項7に記載の装置。作動すべき前記第1分岐部又は前記第2分岐部の選択は、前記入力2値信号の極性に基づいており、前記極性は、前記入力2値信号の少なくとも1つのビットによって示される、請求項1に記載の装置。さらに、複数のセルを有し、前記複数のセルはそれぞれあるタイプの前記送信回路を含み、前記各タイプの送信回路は、夫々の抵抗値を持つ第1分岐部及び第2分岐部を有し、前記複数のセルの前記夫々の抵抗値は、前記出力アナログ信号のレベルの決定に集合的に寄与する、請求項1に記載の装置。前記第1分岐部の少なくも1つの脚部と、前記第2分岐部の少なくとも1つの脚部とは、抵抗器を共有する、請求項1記載の装置。送信回路により、入力2値信号を受信する工程と、第2分岐部が非作動である時に、出力アナログ信号を送信する、第1分岐部を作動させる工程と、前記第1分岐部が非作動である時に、前記出力アナログ信号を送信する、前記第2分岐部を作動させる工程と、を有し、前記出力アナログ信号を送信するように作動すべき前記第1分岐部又は前記第2分岐部の選択は、前記送信回路が受信した前記入力2値信号のビット値に基づいている、方法。さらに、前記第1分岐部と前記第2分岐部の第1抵抗又は第3抵抗と第2抵抗とに応じた前記出力アナログ信号のレベルを生成する工程を有し、前記第1分岐部は、第1トランジスタのオン抵抗、前記第1トランジスタに接続される第1抵抗器、第2トランジスタのオン抵抗、及び前記第2トランジスタに接続される第2抵抗器によって与えられる前記第1抵抗と、前記第1抵抗器及び前記第2抵抗器とに接続される少なくとも1つの回路要素によって与えられる前記第2抵抗とを有し、前記第2分岐部は、第3トランジスタのオン抵抗、前記第3トランジスタに接続される第3抵抗器、第4トランジスタのオン抵抗、及び前記第4トランジスタに接続される第4抵抗器によって与えられる前記第3抵抗と、前記第3抵抗器及び前記第4抵抗器にさらに接続される少なくとも1つの回路要素によって与えられる前記第2抵抗と、を有する、請求項13記載の方法。さらに、前記1トランジスタ、前記第2トランジスタ、前記第3トランジスタ、及び前記第4トランジスタに、該トランジスタの夫々を作動又は非作動にするための各制御信号を与える工程を有し、前記各制御信号は、前記入力2値信号のビット値に基づいた値を持つ、請求項14記載の方法。前記第2抵抗を与える前記少なくとも1つの回路要素は、少なくとも1つのトランジスタに接続された少なくとも一つの抵抗を有し、前記少なくとも1つのトランジスタは、該トランジスタの夫々を作動又は非作動にするための制御信号を受信する制御端子を有し、前記制御信号は、前記1トランジスタ、前記第2トランジスタ、前記第3トランジスタ、及び前記第4トランジスタの前記各制御端子に与えられる前記各制御信号の関係に基づいた値を持つ、請求項15に記載の方法。作動すべき前記第1分岐部又は前記第2分岐部の選択は、前記入力2値信号の極性に基づいており、前記極性は、前記入力2値信号の少なくとも1つのビットによって示されている、請求項13に記載の方法。さらに、複数のセルは夫々あるタイプの前記送信回路を含み、前記各タイプの送信回路は、前記出力アナログ信号のレベルに影響を与えるそれぞれの抵抗値を持つ第1分岐部及び第2分岐部を有し、方法は、さらに、前記出力アナログ信号のレベルを集合的に決定する1又は複数のセルを選択する工程を有する、請求項13に記載の方法。出力アナログ信号を送信する送信機と、前記送信機に含まれ、第1分岐部と第2分岐部とを有する、送信回路とを有し、前記第1分岐部は、前記第2分岐部が非作動である時に、入力2値信号の値に基づいて、選択的に作動して出力アナログ信号を送信し、前記第2分岐部は、前記第1分岐部が非作動である時に、前記入力2値信号の値に基づいて、選択的に作動して前記出力アナログ信号を送信し、前記出力アナログ信号は、前記入力2値信号から変換される、システム。電流経路は、それぞれ前記第1分岐部及び前記第2分岐部が交差配置である、請求項19記載のシステム。前記第1分岐部と前記第2分岐部は1つの集積回路上に形成される、請求項19記載のシステム。前記出力アナログ信号の電圧が減少した場合、前記送信回路による電流消費量のレベルが減少する、請求項19記載のシステム。さらに、前記送信機によって送信された前記出力アナログ信号を受信する受信機を有する、請求項19記載のシステム。しかし、上述のような典型的なSST送信機では、出力電圧を生成しているにも係わらず、2つの回路分岐部に常に電流がVCCから接地へ流れているという欠点がある。ここでNビットDACを利用すると、作成される出力電圧が低いほど、より2つの分岐部で損失する電流がより大きくなる。例えば、1/2xVCCの出力電圧を作成するために、2つの分岐部での抵抗器の値がR1=50Ω、R2=無限大高いであり、終端抵抗Rrx=100ΩでVCC=1Vと仮定したときの電流値が5mAとなる。その代わりに、顕著に低い1/31VCCの出力電圧を生成するとき、R1とR2とに並列に接続した際の合成抵抗R1//R2=100Ωとなるように、例えば、R1=1550/16Ω、R2=1550/15が必要となる。しかしながら、このような出力電圧の減少した値は、9.579mAと高い電流消費量の合計に換算される。したがって、平均化した出力電圧に対応する電流消費は、出力電圧の増幅と逆相関にあることが明らかになる。出力電圧の増幅が小さいほど、出力電圧を生成するために必要な電流量が大きくなる。この大きい電流により、特に低電圧を一般的に利用するアプリケーションにおいて、電力消費量を不利に増加させることがあった。そこで、本発明は上記事情に鑑み、上記課題を解決した、電圧出力の増幅が減少するにつれて、送信機の電流消費を削減することができる、送信機の提供を目的とする。上記課題を解決するため、本発明は以下のような手段を有する。一態様では、装置において、第1分岐部と第2分岐部とを有する送信回路を有し、前記第1分岐部は、前記第2分岐部が非作動である時に、作動して出力アナログ信号を送信し、前記第2分岐部は、前記第1分岐部が非作動である時に、作動して前記出力アナログ信号を送信し、前記出力アナログ信号を送信するよう作動すべき前記第1分岐部又は前記第2分岐部の選択は、前記送信回路が受信する入力2値信号の値に基づいている。一態様によれば、電圧出力の増幅が減少するにつれて、送信機の電流消費を削減することができる。以下、消費電流を少なくできる送信回路の複数の実施形態について下記説明する。以下の詳細な説明では、本発明の十分な理解を提供するために、複数の特定の詳細が示される。しかし、本発明は、これらの特定の詳細なしに実施され得ることが当業者によりわかる。他の場合にも、本発明を曖昧にしないように、周知の方法、手順、構成要素及び回路は、詳細に記載されていない。また、本明細書において、本発明の一実施形態またはある実施形態と呼ぶものは、実施形態に関連する特定の特徴、構造及び特性が、少なくとも本発明の実施形態の一つに含まれていることを意味する。それゆえ、本明細書中の様々な箇所で使用されている一実施形態においてという表現は、必ずしも同一の実施形態を指していない。さらに、特定の性質、構造、又は特徴は、1又は複数の実施形態において適切な方法で組み合わせることも可能である。本発明のある実施形態では、例えば、電圧出力の増幅が減少するにつれて、送信機の電力消費を削減できる電圧モードドライバVMDベースのプッシュプルソース直列SST送信機等である、送信機を提供する。送信機は、第1分岐部と第2分岐部とを有する送信回路を有している。前記第2分岐部が非作動である時に、前記第1分岐部が作動して出力アナログ信号を送信し、そしてその反対もある。前記第1分岐部又は前記第2分岐部の選択的に作動及び非作動にするために、入力2値信号の1又は複数のビット値が利用される。本発明の複数の実施形態のおける送信回路の特徴は、低出力低電圧増幅の間、電流が固有値で節約されていることである。ある実施形態では、例えば、様々な時の半増幅モードを用いたピーシーアイエクスプレスPCIe伝送など、フル増幅が必要とされていない時又は許されていない状況においてのリンクの電力量の最適化というシリアルリンクの実装に、上記特徴を利用する。更に、正確に同じ送信機は、電源の不利益を受けずに、他のケースのために使われるのではなく、電力最大のケースに利用できるので、上記低消費電流という特徴は、複数のプロコトル、デザインの再利用に、役立たせることができる。本願において、本発明のある実施形態の装置図1参照は、第1分岐部102と第2分岐部104とを有する送信回路100を有し、前記第1分岐部102は、前記第2分岐部104が非作動である時に、作動して出力アナログ信号出力電圧を送信し、前記第2分岐部104は、前記第1分岐部102が非作動である時に、作動して前記出力アナログ信号を送信し、前記出力アナログ信号を送信するよう作動すべき前記第1分岐部102又は前記第2分岐部104の選択は、前記送信回路が受信する入力2値信号例えば、の値に基づいている。ある実施形態の装置において、前記送信回路100は、電圧モードドライバベースのプッシュプルソース直列終端送信機を有する。ある実施形態の装置において図1、図2参照、前記第1分岐部は、第1トランジスタ202のオン抵抗、前記第1トランジスタ202に接続される第1抵抗器204、第2トランジスタ208のオン抵抗、及び前記第2トランジスタ208に接続される第2抵抗器206によって与えられる第1抵抗と、前記第1抵抗器204及び前記第2抵抗器206に接続される少なくとも1つの回路要素によって与えられる第2抵抗R2と、を有する。ある実施形態の装置において図1、図2参照、前記第2分岐部は、第3トランジスタ210のオン抵抗、前記第3トランジスタ210に接続される第3抵抗器212、第4トランジスタ216のオン抵抗、及び前記第4トランジスタ216に接続される第4抵抗器214によって与えられる第3抵抗R1を有する。ある実施形態の装置において図1、図2参照、前記第2分岐部は、前記第3抵抗器212及び前記第4抵抗器214にさらに接続される少なくとも1つの回路要素によって与えられる前記第2抵抗R2を有する。ある実施形態の装置において、前記出力アナログ信号のレベルは、前記第1抵抗又は前記第3抵抗と前記第2抵抗とに基づいている。ある実施形態の装置において図2、図3参照、前記第1トランジスタ202、前記第2トランジスタ208、前記第3トランジスタ210、及び前記第4トランジスタ216は、該トランジスタの夫々を作動又は非作動にするための各制御信号RN、RP、LN、LPを夫々受信する各制御端子ゲート端子を有し、前記各制御信号は、前記入力2値信号のビット値に基づいた値を持っている。ある実施形態の装置において、前記第1トランジスタ及び前記第3トランジスタは、P型金属酸化半導体トランジスタを含み、前記第2トランジスタ及び前記第4トランジスタは、N型金属酸化半導体トランジスタを含む。ある実施形態の装置において図3参照、前記第2抵抗を与える前記少なくとも1つの回路要素は、少なくとも1つのトランジスタ304、302、306、300に接続された少なくとも一つの抵抗器220、224を有し、前記少なくとも1つのトランジスタは、該トランジスタを作動又は非作動にさせる制御信号を受信する制御端子ゲート端子を有し、前記制御信号は、前記第1トランジスタ202、前記第2トランジスタ206、前記第3トランジスタ210、及び前記第4トランジスタ216の前記各制御端子に与えられる前記各制御信号の関係に基づいた値を持っている。ある実施形態の装置において、作動すべき前記第1分岐部又は前記第2分岐部の選択は、前記入力2値信号の極性陽極タイプ、陰極タイプに基づいており、前記極性は、前記入力2値信号の少なくとも1つのビットによって示される。ある実施形態において図2参照、装置は、さらに、複数のセルを有し、前記複数のセルはそれぞれあるタイプの前記送信回路を含み、前記各タイプの送信回路は、夫々の抵抗値を持つ第1分岐部及び第2分岐部を有し、前記複数のセルの前記夫々の抵抗値は、前記出力アナログ信号のレベルの決定に集合的に寄与する。ある実施形態の装置において図4参照、前記第1分岐部の少なくも1つの脚部と、前記第2分岐部の少なくとも1つの脚部とは、抵抗器400、402を共有する。ある実施形態図1参照において、方法は、送信回路100により、入力2値信号を受信する工程と、第2分岐部104が非作動である時に、出力アナログ信号を送信する、第1分岐部を作動させる工程と、前記第1分岐部が非作動である時に、前記出力アナログ信号を送信する、前記第2分岐部を作動させる工程と、を有しており、前記出力アナログ信号を送信するように作動すべき前記第1分岐部又は前記第2分岐部の選択は、前記送信回路が受信した前記入力2値信号のビット値に基づいている。ある実施形態図2、図3参照において、方法は、さらに、前記第1分岐部と前記第2分岐部の第1抵抗又は第3抵抗と第2抵抗とに応じた前記出力アナログ信号のレベルを生成する工程を有する。そして、前記第1分岐部は、第1トランジスタ202のオン抵抗、前記第1トランジスタに接続される第1抵抗器204、第2トランジスタ208のオン抵抗、及び前記第2トランジスタに接続される第2抵抗器206によって与えられる前記第1抵抗R1と、前記第1抵抗器204及び前記第2抵抗器206とに接続される少なくとも1つの回路要素によって与えられる前記第2抵抗とを有し、前記第2分岐部は、第3トランジスタ210のオン抵抗、前記第3トランジスタに接続される第3抵抗器212、第4トランジスタ216のオン抵抗、及び前記第4トランジスタに接続される第4抵抗器214によって与えられる前記第3抵抗と、前記第3抵抗器及び前記第4抵抗器にさらに接続される少なくとも1つの回路要素によって与えられる前記第2抵抗と、を有する。ある実施形態において図2、図3参照、方法はさらに、前記1トランジスタ、前記第2トランジスタ、前記第3トランジスタ、及び前記第4トランジスタに、該トランジスタの夫々を作動又は非作動にするための各制御信号RN、RP、LN、LPを与える工程を有し、前記各制御信号は、前記入力2値信号のビット値に基づいた値を持つ。ある実施形態の方法において図2参照、前記第2抵抗を与える前記少なくとも1つの回路要素は、少なくとも1つのトランジスタに接続された少なくとも一つの抵抗を有し、前記少なくとも1つのトランジスタは、該トランジスタの夫々を作動又は非作動にするための制御信号を受信する制御端子を有し、前記制御信号は、前記1トランジスタ、前記第2トランジスタ、前記第3トランジスタ、及び前記第4トランジスタの前記各制御端子に与えられる前記各制御信号の関係に基づいた値を持つ。ある実施形態の方法において、作動すべき前記第1分岐部又は前記第2分岐部の選択は、前記入力2値信号の極性に基づいており、前記極性は、前記入力2値信号の少なくとも1つのビットによって示されている。ある実施形態の方法において図2参照、さらに、複数のセルは夫々あるタイプの前記送信回路を含み、前記各タイプの送信回路は、前記出力アナログ信号のレベルに影響を与えるそれぞれの抵抗値を持つ第1分岐部及び第2分岐部を有し、この方法はさらに、前記出力アナログ信号のレベルを集合的に決定する1又は複数のセルを選択する工程を有する。本発明のある実施形態のシステムにおいて図1参照、出力アナログ信号を送信する送信機と、前記送信機に含まれ、第1分岐部と第2分岐部とを有する送信回路とを有し、前記第1分岐部は、前記第2分岐部が非作動である時に、入力2値信号の値に基づいて、選択的に作動して出力アナログ信号を送信し、前記第2分岐部は、前記第1分岐部が非作動である時に、前記入力2値信号の値に基づいて、選択的に作動して前記出力アナログ信号を送信し、前記出力アナログ信号は、前記入力2値信号から変換される。ある実施形態のシステムにおいて、電流経路はそれぞれ前記第1分岐部及び前記第2分岐部が交差配置である。ある実施形態のシステムにおいて、前記第1分岐部と前記第2分岐部は1つの集積回路上に形成される。ある実施形態のシステムにおいて、前記出力アナログ信号の電圧が減少した場合、前記送信回路による電流消費量のレベルが減少する。ある実施形態のシステムにおいて、前記送信機によって送信された前記出力アナログ信号を受信する受信機を有する。図1は、ある実施形態の送信回路100を示す。送信回路100は、ある実施形態では、プッシュプル電源シリーズ端子電源送信機を含み、電源例えばVCC及び接地端子に接続された、第1回路分岐部第1分岐部102と第2回路分岐部第2分岐部104とを有する構造を含む。第1回路分岐部102と第2回路分岐部は、他方の分岐部が電流を通さず非作動である間、一方の回路分岐部が電流を抵抗R2に通す作動中であるような、交差配置である。詳しくは、ある実施形態では、第1回路分岐部102は、抵抗R2に接続され、さらに1/2R1の抵抗値を持つ抵抗108に接続される、1/2R1の抵抗値を持つ抵抗106を有している。第1回路分岐部102が作動していて第2回路分岐部104が非作動である場合は、電流I1は抵抗106とその後電流I2で示される抵抗R2を流れ、そして抵抗106を流れる。第2回路分岐部104は、抵抗R2に接続され、さらに1/2R1の抵抗値を持つ抵抗112に接続される、1/2R1の抵抗値を持つ抵抗110を有している。第2回路分岐部104が作動して、第1回路分岐部102が非作動である場合、電流I1は、抵抗R110とその後電流値I2で示される抵抗R2を流れ、そして抵抗112を流れる。受信機の終端抵抗Rrxは、抵抗R2に並列に接続されるとして、そして電流Irxが通るとして、破線によって表されている。終端抵抗Rrxを有する受信器は、送信回路11の相対的に近傍、例えば同じ基板上に、配置することができる、或いは、もっと地理的に離れた場所、例えば、他端や、優先ネットワークなどに配置されてもよい。テブナン等価回路114が図1に示されており、等価電圧Veqは、抵抗R1と抵抗R2とを並列に接続させた抵抗値R//R2を持つ抵抗116と、終端抵抗Rrxとに直列に接続されている。本実施形態において、Veqの値はVeq=VCC×R2/R1R2で表される。従って、この式に基づいて抵抗R1とR2の値を変更することで、ある実施形態では、送信回路100の出力抵抗値を終端抵抗Rrxと等しく維持している間、終端抵抗Rrxの電圧を変更することが可能になる。図1で示される構造や、2つの分岐部が両方同時に電流を運ぶ上述の従来技術との比較において、送信回路100においていつでも1つの分岐部のみ第1分岐部102又は第2分岐部104のどちらかが作動するので、信号を送信するDACプロセスの期間の電流消費量を劇的に減らす。例えば、1/2VCCの出力を生成すると、送信回路100は、終端抵抗Rrx=100Ω、VCC=1V、R1=100Ω、R2=無限大高抵抗の5mAを利用する、そして、もし同一の又はより低い出力電圧を生成する場合、電流消費がより少なくなる。例えば、1/30VCCと低い出力電圧を生成すると、送信回路100はR1=1500/1Ω、R2=1500/14Ωを与えることで、R1とR2とを並列接続した抵抗値R1//R2=100に換算でき、644.4μAの電力消費量を与える。ある実施形態では、送信回路100が5ビットのDACを用いて実行されると、2N-2の出力電圧レベル例えば30の異なる電圧レベルが生成され、生成した30レベルのすべての平均電流消費量は、例えば、わずか3.846mAである。平均電流消費量が8.330mAの上述した従来のSST送信機と比較して、本実施形態の送信回路100は、同じ出力電圧増幅で、類似の解2N-1出力電圧レベルと比較して2N-2の出力電圧レベルを達成しつつ、平均電流消費量は半分よりも少ない。ある実施形態では、図1の等価電圧Veqで表される、出力電圧を生成している時の、第1回路分岐部102と第2回路分岐部104の作動及び非作動の切り替えを行うため、相補型金属酸化半導体CMOS技術が利用される。並列に接続されたセルであって、DACへ入力される入力2値コードに基づいて選択可能なセルの、複数の回路脚部CMOSトランジスタや抵抗の組み合わせを含むに配置されたR1及びR2の値が適切に選択されることにより、出力電圧の様々なレベル例えば、上述のように5ビットDACのため30の異なる出力レベルが生成できる。図2はこのような例を実行する図を示す。図2はある実施形態に係るユニットセル200の送信回路100を示す。それぞれのユニとセル200はあるタイプの送信回路100を有し、DACのビット数Nに応じた1又は複数のユニットセル200が設けられている。SGN、BIT3、BIT2、BIT1、BIT0の符号付き形状の入力2値シーケンスとして受信する5ビットDACのために図2の例は与えられ、そこで、最も特徴的なビットMSBは、出力電圧の値のサインsign,SGN又は極性、又は絶対値を表す他のビットを表す。それゆえ、5ビットDACの入力2値の両極端の値は1_1111と0_1111とである。図2に示された5ビットDACの場合では、15個のユニットセル200がありし、そして夫々のセルは出力電力の陽極タイプ及び陰極タイプ反対の極での電圧を与えることが可能であるため、合計30の出力電圧が与えられる25-2=30。図2の実施形態では、各分岐部の抵抗値はCMOSトランジスタのON/OFF抵抗とそれに接続された1又は複数の抵抗器の抵抗値の合計である。それゆえ、第1分岐部102のために図2を関連付けて図1を読むと、第1トランジスタ202のON抵抗に直列接続される第1抵抗器204により、抵抗値1/2R1を持つ第1抵抗106が与えられ、第2トランジスタ208のON抵抗に直列接続される第2抵抗器206により、抵抗値R1/2を持つ抵抗108が与えられる。抵抗106と抵抗108によって与えられる抵抗値が第1抵抗となる。さらに、第2分岐部104のための図2を関連付けて図1を読むと、第3トランジスタ210のON抵抗に直列接続される第3抵抗器212とにより、抵抗値1/2R1を持つ抵抗110が与えられ、第4トランジスタ216のON抵抗に直列接続される第4抵抗器214により、抵抗値R1/2を持つ抵抗112が与えられる。抵抗110と抵抗112によって与えられる抵抗値が第3抵抗となる。ある実施形態では、第1トランジスタ202がP型MOSトランジスタPMOSを含み、第2トランジスタ208はN型MOSトランジスタNMOS、第3トランジスタ210がPMOSトランジスタを含み、そして第4トランジスタ216はNMOSトランジスタを含む。ある実施形態では、第1分岐部102及び第2分岐部104の中で追加の抵抗値を与える抵抗第2抵抗R2は、少なくとも1つの回路要素によって与えられる。1つの回路要素とは、例えば図2では、抵抗器220、NMOSトランジスタ222のON抵抗に直列接続されるPMOSトランジスタ218のON抵抗、及び抵抗器224の直列配置を通るもの等である。夫々の送信回路100の様々な抵抗器の値は1つのセル200から他のセル200へ変化するので、それぞれのセルあるタイプのセル200に異なる出力電圧それぞれのタイプの出力電圧を与えることが可能になる。図2の図形226は、上述した一例として、5ビットDACのための30個のセルの接続や他との接合を示す。上記に渡って説明したように、送信回路100は、同じ送信回路内に二つ分岐部が作動しているのではなく、作動している1つの分岐部に出力電圧を与える。それゆえ、仮に、いずれか特定のセル200で第1分岐部102が作動している場合、そのセル200の第2分岐部104は逆に非作動であるという、交差配置である。さらに、ある実施形態では、R1//R2=100Ωという関係を保つため、第1分岐部102又は第2分岐部104がどちらも作動していない場合のみ、中央の抵抗R2第2抵抗が作動している。ある実施形態では、DACによって受信された入力2値数、シークアンス、配列、及び信号に基づいて、1特定のセルのどちらの分岐部が作動又は非作動しているかという選択、及び2出力電圧レベルの特定の1つを与えるべき選択をする1又は複数のセル200はどれかという選択は実行できる。入力2値信号のビットのビット数が、図2のCMOSトランジスタの例えば各ゲート端子などの各制御端子に入力される各制御信号を形成しうる。そして/或いは、他の値は、入力2値信号のビット値から導き出され、導き出された値もまた、CMOSトランジスタの各制御端子への入力として与えられる。他方の分岐部が非作動である間、一方の分岐部を作動させるというスイッチングの特徴を与えるため、ビット値及び/又は導き出された値は、様々なCMOSトランジスタを作動又は非作動にする、2値の1又は0の値である。ある1つの実施形態として、作動すべき分岐部を1つ選択する実施形態に、入力2値シーケンスのMSBのサインSGN信号が利用される。例えば、SGN信号が2値のうち1である場合第2分岐部104が非作動であるに、第1分岐部102を作動させ、SGN信号が2値のうち0である場合第1分岐部102が非作動であるに、第2分岐部104を作動させる。それゆえ、入力2値信号の極性が第1分岐部102又は第2分岐部104を選択するある実施形態に利用される。作動又は非作動である分岐部を内部に有し、特定の1の出力可能電圧を与えるべき1又は複数のセル200を選択するため、MSBのサインSGNの単独で又は組み合わせて、入力2値シーケンスの他のビットが利用される。いずれかの最適な論理又は他の方法技術を、様々な分岐部、トランジスタ、セル等の選択、作動に利用することができる。そして、本願では、上述のような論理、方法技術の単独での利用に限られない。例示した実施形態の動作の詳細のよりよい理解のために、公知の論理、方法技術を利用することもできる。図2に示された特定の実施形態として、第1トランジスタ202は制御端子の値又は信号RNを受信し、第2トランジスタ208は、制御端子の値又は信号RPを受信し、第3トランジスタ210は制御端子の値又は信号LPを受信し、第4トランジスタ216は制御端子の値又は信号LPを受信し、トランジスタ218は制御端子の値又は信号CNを受信し、そしてトランジスタ222が制御端子の値又は信号CPを受信する。ある実施形態の値RN、RP、LN、及びLPは入力2値信号のビット値から導かれ、複数のバスやライン228を介してセル200の送信回路100へ与えられる。図2の5ビットDACの例のため、サインSGNと入力シークアンスの0-3ビットに基づいて、制御信号RN、RP、LP、LN、CP及びCNの値を決定するため、下記の式が利用される。LP[X]=SGNBIT[X]:1’b0RP=SGN1’b0:BITXLN[X]=LP[X]RN[X]=RP[X]X=[3:0]CP[X]=LP[X]RP[X]LPの反転とRPの反転のAND論理を表すCN[X]=CP[X]上記の式は下記LPとRPのために表される。もし、符号ビットが論理1である場合、LP[X]は、BIT[X]であると仮定すると、他方の値は論理0となる。同時に、もし符号ビットが論理1であり、RP[X]が論理0であると仮定すると、その他方についての、BIT[X]、LN[X],CP[X]の値はそれぞれ、LP[X],RP[X]CP[X]の値の反転値記号を使用するになる。特定の入力2値シーケンスが1_0011の場合の、5ビットDACのために与えられるビット数の一例を示す。SGN=1;BIT[3]=0;BIT[2]=0;BIT[1]=1;BIT[0]=1,LP[3]=0;LP[2]=0;LP[1]=1;LP[0]=1LN[3]=1;LN[2]=1;LN[1]=0;LN[0]=0RP[3]=0;RP[2]=0;RP[1]=0;RP[0]=0RN[3]=1;RN[2]=1;RN[1]=1;RN[0]=1CP[3]=1;CP[2]=1;CP[1]=0;CP[0]=0CN[3]=0;CN[2]=0;CN[1]=1;CN[0]=1ここで、LP[X]=1及びLN[X]=0であると、各ユニット200の第4トランジスタ216、第3トランジスタ210を閉じる。LP[X]=0及びLN[X]=1であると、第3、第4トランジスタ216と210とを代わりに開ける。続いて、RP[X],RN[X]によって同じ要件Considerationが第2、第1トランジスタ208と202とに与えられ、CP[X]、CN[X]によって同じ要件がトランジスタ222と218とに与えられる。この例において、抵抗器204,206、212、214、220の値が750Ωで上記式であるとするとき、15セルを並列に組み合わせることによる抵抗器のネットワークを削減することで、送信回路100の出力電圧の総計が計算できる。図2の図形226にて、8つ接続されたセルによって、BIT[3]は8セルを図に示すように平等に駆動する。そしてそれぞれのセル200において、第4、第3トランジスタ216と210をオープンの状態にすると、第2分岐部104の抵抗器212と214からのR1図1参照への寄与がない。第2、第1トランジスタ208と202をオープンの状態にすると、第1分岐部102の抵抗器204と206からの第1抵抗R1図1参照への寄与がない。そして、トランジスタ218と222を閉じると、図1参照の8つの抵抗器220と224に並列に接続された第2抵抗R2への寄与は187.5Ω750750/8=187.5Ωとなる。BIT[2]、BIT1[1]、及びBIT[0]への要件が与えられる。いったんそれぞれのBIT[X]のためのR1及びR2の相対値が計算されると、図1のVeqの式によって出力電圧値の総計が計算できる。この例においては、BIT[2]は、R1へ寄与せず、R2へ375Ω与える。BIT[1]は、R1へ750Ω与え、R2へ寄与しない。そして、最後にBIT[0]は、R1へ1500Ω与え、R2へは寄与しない。R1への総計寄与はBIT[X]すべての寄与と合い等しくparallelであり、値は500Ωとなる。R2のための、並列寄与の総計は、125Ωである。図1に示されたVegへの均等化に基づいて、等価出力抵抗はR1とR2との並列抵抗値100Ωであり、出力電圧VegがVCC×0.2倍であり、例えばVCCが1Vのときは0.2Vとなる。そのほかの入力2値信号のためのビットの組み合わせを与えると、出力電圧Veqは様々な値をとることができる。図3は、それぞれのセル200の他の実施形態に係る送信回路100を示す。この実施形態は、抵抗第2抵抗R2は、PMOSトランジスタ302に直列接続されたPMOSトランジスタ300と、NMOSトランジスタ306に直列接続されたNMOSトランジスタ304との並列配列に直列接続された抵抗器220と抵抗器224によって実現され、それぞれのトランジスタがON抵抗と高抵抗ΩのOFF抵抗を有している、という点を除いて、実施的に図2の実施形態と同一である。接続交点TXPとTXNはセル200の共通交点である。第1分岐部102図1が作動している場合の動作として、図2を参照して電流は、ON作動状態のPMOSトランジスタ第1トランジジスタ202、第1抵抗器204、抵抗器220、ON作動状態のPMOSトランジスタ300と302とNMOSトランジスタ304と306、抵抗器224、第2抵抗器206、そしてON作動状態のPMOSトランジスタ第2トランジスタ208を通る。第2分岐部104が作動している場合の動作として、電流は、ON作動状態のPMOSトランジスタ第3トランジスタ210、第3抵抗器212、ON作動状態のNMOSトランジスタ306と304とPMOSトランジスタ302と300、抵抗器220、第4抵抗器214、そしてON作動状態のPMOSトランジスタ第4トランジスタ216を通る。図4は、さらに他の実施形態に係る送信回路100を示す。図4の実施形態では、図4の実施形態が共有抵抗を有していることを除いて、同じ符号を付したものは一般的に図3の実施形態と同様の構成要素を有する。この実施形態の例として、第1分岐部102の上脚部が、第2分岐部104の下脚部と、抵抗器400を共有する。同様にして、第2分岐部104の上脚部が、第1分岐部102の上脚部と、抵抗器402を共有する。この配置では、物理的に同じ抵抗器400と402とを用いているので、出力信号の上昇下降時間が同じである。さらに、共有された抵抗器は、打ち消し合うか、もしくは、プロセスの不釣り合いによっておこる抵抗値の変動を取り除く。さらには、構成要素の数の削減の観点から、集積回路の物的財産がより効率的に利用できる。ここで説明される送信回路の実施形態は、たくさんの実装Implemetationやアプリケーションで利用される。例えば、スマートフォン、ネットトップ、タブレットを含む携帯装置や他の携帯インターネット装置MIDs、が、低電源経路として設計される。図5は、様々な実施形態の送信回路及び送信方法を実現しうる、例示的なコンピューターシステム500を示す。図5に示すように、コンピューターシステム500は電源ユニット502、多数のプロセッサ又はプロセッサコア504、プロセッサが読み取り可能でプロセッサが実行可能な指示命令508を保存したシステムメモリ506、該指示508をさらに保存可能な大容量記憶装置510、及び通信インターフェース512を有する。本願の目的では、プロセッサ及びプロセッサコアという用語は、異なることが明確に要求されない限り、同意に扱われる。本願の様々な実施形態では、少なくとも1つのプロセッサ504が、送信回路100に与える入力2値信号を作成する、又は作成させる。1又は複数の大容量記憶装置510又はメモリ506は、実体的な、固定の、コンピュータが読み取り可能な装置例えば、ディスケット、ハードディスク、コンパクトデスク読み取り専用メモリCDROM、ハードウエア記録ユニット等を含む。コンピューターシステムはさらに、例えば、キーボード、表示画面、カーソル制御などの入出力装置I/O装置514を有する。様々な実施形態において、又は、単独の例として、入出力装置514は、対応する単数又は複数のセル200のそれぞれの送信回路100を有している。送信回路100及び対応するセル200は、代わりに又は追加的に、コンピューターシステム500の他の場所に位置しており、集積回路の一部又はすべてを含む。図5の様々な構成要素は、1又は複数のバスで表されているシステムバス516によって互いに接続されている。複数のバスの場合、構成要素は、複数のバスブリッジにより架橋されている図示なし。データはシステムバス516介して、入出力装置514、例えば、対応するセル200の送信回路100とプロセッサ504の間等を通る。システムメモリ506と大容量記憶装置510は、動作システム、ファームウエアモジュール又はドライバ、アプリケーション等を実行するプログラミング指示の作業コピーや永久コピーを記憶するのに用いられ、ここで、まとめて508として示す。プログラミング指示の永久コピーは、工場又は現地で、例えば、コンパクトデスク等の配布媒体を介して、又は配布サーバーからの通信インターフェース512を介して、永久記憶装置に入れられる。様々な実施形態に関して、コンピューターシステム500の1又は複数の表された構成要素は、キーボード、LCDスクリーン、不揮発性メモリポート、複数のアンテナ、グラフィクスプロセッサ、アプリケーションプロセッサ、スピーカー、又はカメラを含む他の関連する装置要素を含むことができる。コンピューターシステム500の様々な構成要素の残りの構成は公知であるため、説明を省略する。要約書の内容を含む本出願の実施形態と明細書の説明と図は、厳格に排他的又は限定的に表すことを意図したものではない。ここで特定の実施形態や例が例示した目的のために記載されている場合、様々は変形例が適用可能である。例えば、上述において、様々な実施形態である構成要素の構成及び接続が信号のHIGH/LOWで記載されている内容は、信号の立ち上がり/立ち下がりエッジ、インバータによる信号の反転、及びP型トランジスタ又はN型トランジスタ等に対応させることができる。他の実施形態において、N型トランジスタをP型トランジスタの代わりに用いたり、ある信号を反転させたり、ある変化を立ち上がりエッジの代わりに立ち下がりエッジを用いて引き起こしたりさせたり又はその反対などを、他の構成例として与えることができる。このような変形は上記説明の範囲内におさまるものであり、上述の詳細の説明を踏まえて、前述の又は他の改変が可能である。特許請求項で利用された用語は、上述の特定の実施形態の構造に限られない。"