配置領域を複数の領域に分割し、前記複数の領域に配置されている各クロック素子間の遅延余裕度の初期値を計算し、前記領域毎に相対遅延目標値を設定し、前記領域毎に設定されている前記相対遅延目標値に近くなるように、前記各クロック素子に相対遅延値を割り当て、前記各クロック素子の位置と前記各クロック素子に割り当てられた前記相対遅延値とに基づき前記クロック素子を含むクラスタを生成し、前記クラスタ毎にバッファを挿入し、前記クラスタに含まれる前記クロック素子に割り当てられた前記相対遅延値に基づく値を、前記クラスタに挿入された前記バッファに割り当て、前記バッファに割り当てられた前記相対遅延値に基づく値を満たすように前記バッファの配線を実施する、半導体集積回路の設計方法。前記各クロック素子に割り当てられた相対遅延値と、当該クロック素子が配置されている領域に設定されている相対遅延目標値との差が閾値以下となるまで、前記相対遅延目標値の設定および前記相対遅延値の割り当てを繰り返す、請求項1に記載の半導体集積回路の設計方法。前記各クロック素子に割り当てられた相対遅延値と、当該クロック素子が配置されている領域に設定されている相対遅延目標値との差が前記閾値よりも大きく、且つ前記相対遅延目標値の設定および前記相対遅延値の割り当ての繰り返し回数が所定の回数を超えた場合、再度、前記配置領域を複数の領域に分割する、請求項2に記載の半導体集積回路の設計方法。前記相対遅延目標値の設定および前記相対遅延値の割り当てを所定の回数繰り返す、請求項1に記載の半導体集積回路の設計方法。前記相対遅延値を割り当てる際に、タイミング違反を起こさない範囲で、dn1=dntn-dn×αここで、tnnは繰り返しの回数を示し、初期値はn=0とするは前記領域に割り当てられた相対遅延目標値、dnは前記領域に配置された各クロック素子の平均相対遅延値、αは0以上のパラメータであるの式で算出されるdn1に近い値を割り当てる、請求項1乃至4のいずれか一項に記載の半導体集積回路の設計方法。前記相対遅延目標値を再設定する際に、tn1=tndn1×β-tn×γここで、tnnは繰り返しの回数を示し、初期値はn=0とするは前記領域に割り当てられた相対遅延目標値、dn1は前記領域に配置された各クロック素子の平均相対遅延値、βは1以上のパラメータ、γは0以上のパラメータであるの式で算出された値を前記相対遅延目標値として再設定する、請求項1乃至5のいずれか一項に記載の半導体集積回路の設計方法。前記相対遅延値を割り当てる際に、前記クロック素子が配置されている前記領域の前記相対遅延目標値に基づき、当該クロック素子に相対遅延値を割り当て、前記クロック素子に前記相対遅延値を割り当てた後に、各クロック素子間の遅延余裕度を再計算し、当該遅延余裕度の値に基づき前記相対遅延値の割り当てがタイミング違反を起こしていないか検証する、請求項1乃至6のいずれか一項に記載の半導体集積回路の設計方法。前記タイミング違反の検証は、前記再計算された遅延余裕度の値が所定の値以上であるか検証することで実施される、請求項7に記載の半導体集積回路の設計方法。前記クラスタ毎にバッファを挿入する際、前記各クラスタの重心にバッファを挿入する、請求項1乃至8のいずれか一項に記載の半導体集積回路の設計方法。前記バッファに、前記相対遅延値に基づく値として、前記クラスタに含まれる前記クロック素子に割り当てられた前記相対遅延値の平均値を割り当てる、請求項1乃至9のいずれか一項に記載の半導体集積回路の設計方法。前記バッファの配線を実施する際に、前記バッファに割り当てられた前記相対遅延値に基づく値を満たすように新たにバッファを挿入する、請求項1乃至10のいずれか一項に記載の半導体集積回路の設計方法。前記バッファの配線を実施した後に、前記各クロック素子間のデータ転送タイミングに違反がないか検証し、タイミング違反が存在する場合は前記バッファのサイズを調整する、請求項1乃至11のいずれか一項に記載の半導体集積回路の設計方法。配置領域を複数の領域に分割する配置領域分割部と、前記複数の領域に配置されている各クロック素子間の遅延余裕度の初期値を計算する遅延余裕度計算部と、前記領域毎に相対遅延目標値を設定する相対遅延目標値設定部と、前記領域毎に設定されている前記相対遅延目標値に近くなるように、前記各クロック素子に相対遅延値を割り当てる相対遅延値割り当て部と、前記各クロック素子の位置と前記各クロック素子に割り当てられた前記相対遅延値とに基づき前記クロック素子を含むクラスタを生成するクラスタ生成部と、前記クラスタ毎にバッファを挿入するバッファ挿入部と、前記クラスタに含まれる前記クロック素子に割り当てられた前記相対遅延値に基づく値を、前記クラスタに挿入された前記バッファに割り当てるバッファ設定部と、前記バッファに割り当てられた前記相対遅延値に基づく値を満たすように前記バッファの配線を実施するバッファ配線部と、を備える半導体集積回路の設計装置。前記半導体集積回路の設計装置の設計対象となる、クロック素子と論理ゲートとを含む半導体集積回路の設計情報を受け付ける半導体集積回路情報受付部を更に備える、請求項13に記載の半導体集積回路の設計装置。前記バッファの配線を実施した後に、前記各クロック素子間のデータ転送タイミングに違反がないか検証し、タイミング違反が存在する場合は前記バッファのサイズを調整するバッファサイズ調整部を更に備える、請求項13または14に記載の半導体集積回路の設計装置。配置領域を複数の領域に分割し、前記複数の領域に配置されている各クロック素子間の遅延余裕度の初期値を計算し、前記領域毎に相対遅延目標値を設定し、前記領域毎に設定されている前記相対遅延目標値に近くなるように、前記各クロック素子に相対遅延値を割り当て、前記各クロック素子の位置と前記各クロック素子に割り当てられた前記相対遅延値とに基づき前記クロック素子を含むクラスタを生成し、前記クラスタ毎にバッファを挿入し、前記クラスタに含まれる前記クロック素子に割り当てられた前記相対遅延値に基づく値を、前記クラスタに挿入された前記バッファに割り当て、前記バッファに割り当てられた前記相対遅延値に基づく値を満たすように前記バッファの配線を実施する、処理をコンピュータに実行させるための半導体集積回路の設計プログラム。前記バッファの配線を実施した後に、前記各クロック素子間のデータ転送タイミングに違反がないか検証し、タイミング違反が存在する場合は前記バッファのサイズを調整する、請求項16に記載の半導体集積回路の設計プログラム。半導体集積回路では、同じタイミングで動作するクロック素子、つまりクロック供給源クロックソースからの遅延が同じクロック素子の数が多いと、半導体集積回路におけるピーク電力が増加する。このピーク電力を削減するためには、タイミング制約を満たした範囲で、クロック供給源から各クロック素子への遅延をばらつかせる必要がある。しかしながら、半導体集積回路のピーク電力を削減するためにクロックスキューを意図的に設定するためには、クロック供給源と各クロック素子との間にバッファ遅延調整素子を設ける必要がある。このバッファの数は、クロックスキューを調整するクロック素子の数が多くなると増加するという問題があった。本発明にかかる半導体集積回路の設計方法は、配置領域を複数の領域に分割し、前記複数の領域に配置されている各クロック素子間の遅延余裕度の初期値を計算し、前記領域毎に相対遅延目標値を設定し、前記領域毎に設定されている前記相対遅延目標値に近くなるように、前記各クロック素子に相対遅延値を割り当て、前記各クロック素子の位置と前記各クロック素子に割り当てられた前記相対遅延値とに基づき前記クロック素子を含むクラスタを生成し、前記クラスタ毎にバッファを挿入し、前記クラスタに含まれる前記クロック素子に割り当てられた前記相対遅延値に基づく値を、前記クラスタに挿入された前記バッファに割り当て、前記バッファに割り当てられた前記相対遅延値に基づく値を満たすように前記バッファの配線を実施する。本発明にかかる半導体集積回路の設計装置は、配置領域を複数の領域に分割する配置領域分割部と、前記複数の領域に配置されている各クロック素子間の遅延余裕度の初期値を計算する遅延余裕度計算部と、前記領域毎に相対遅延目標値を設定する相対遅延目標値設定部と、前記領域毎に設定されている前記相対遅延目標値に近くなるように、前記各クロック素子に相対遅延値を割り当てる相対遅延値割り当て部と、前記各クロック素子の位置と前記各クロック素子に割り当てられた前記相対遅延値とに基づき前記クロック素子を含むクラスタを生成するクラスタ生成部と、前記クラスタ毎にバッファを挿入するバッファ挿入部と、前記クラスタに含まれる前記クロック素子に割り当てられた前記相対遅延値に基づく値を、前記クラスタに挿入された前記バッファに割り当てるバッファ設定部と、前記バッファに割り当てられた前記相対遅延値に基づく値を満たすように前記バッファの配線を実施するバッファ配線部と、を備える。本発明にかかる半導体集積回路の設計プログラムは、配置領域を複数の領域に分割し、前記複数の領域に配置されている各クロック素子間の遅延余裕度の初期値を計算し、前記領域毎に相対遅延目標値を設定し、前記領域毎に設定されている前記相対遅延目標値に近くなるように、前記各クロック素子に相対遅延値を割り当て、前記各クロック素子の位置と前記各クロック素子に割り当てられた前記相対遅延値とに基づき前記クロック素子を含むクラスタを生成し、前記クラスタ毎にバッファを挿入し、前記クラスタに含まれる前記クロック素子に割り当てられた前記相対遅延値に基づく値を、前記クラスタに挿入された前記バッファに割り当て、前記バッファに割り当てられた前記相対遅延値に基づく値を満たすように前記バッファの配線を実施する、処理をコンピュータに実行させるための半導体集積回路の設計プログラムである。本実施の形態にかかる半導体集積回路の設計方法、設計装置、およびプログラムでは、配置領域を複数の領域に分割し、領域毎に相対遅延目標値を設定し、この相対遅延目標値に近くなるように、各クロック素子に相対遅延値を割り当てている。よって、位置的に近いクロック素子に、近い相対遅延値を割り当てることができるため、クロックスケジューリングを少ないバッファで実現することができる。本発明により、バッファの数を増加させることなく半導体集積回路のピーク電力を削減可能な半導体集積回路の設計方法、設計装置、およびプログラムを提供することができる。実施の形態1以下、図面を参照して本発明の実施の形態について説明する。図1は、本発明の実施の形態1にかかる半導体集積回路の設計方法を説明するためのフローチャートである。背景技術で説明したように、半導体集積回路のピーク電力を削減するためにクロックスキューを意図的に設定するつまり、各クロック素子における遅延をばらつかせるためには、クロック供給源クロックソースと各クロック素子との間にバッファ遅延調整素子を設ける必要がある。このバッファの数は、クロックスキューを調整するクロック素子の数が多くなると増加するという問題があった。本実施の形態にかかる半導体集積回路の設計方法では、配置領域を複数の領域に分割しステップS1、複数の領域に配置されている各クロック素子間の遅延余裕度の初期値を計算しステップS2、領域毎に相対遅延目標値を設定しステップS3、領域毎に設定されている相対遅延目標値に近くなるように、各クロック素子に相対遅延値を割り当てステップS4、各クロック素子の位置と各クロック素子に割り当てられた相対遅延値とに基づきクロック素子を含むクラスタを生成しステップS6、クラスタ毎にバッファを挿入しステップS7、クラスタに含まれるクロック素子に割り当てられた相対遅延値に基づく値を、クラスタに挿入されたバッファに割り当てステップS8、バッファに割り当てられた相対遅延値に基づく値を満たすようにバッファの配線を実施しているステップS9。このように、本実施の形態にかかる半導体集積回路の設計方法では、配置領域を複数の領域に分割し、領域毎に相対遅延目標値を設定し、この相対遅延目標値に近くなるように、各クロック素子に相対遅延値を割り当てている。よって、位置的に近いクロック素子に、近い相対遅延値を割り当てることができるため、クロックスケジューリングを少ないバッファで実現することができる。したがって、バッファの数を増加させることなく半導体集積回路のピーク電力を削減可能な半導体集積回路の設計方法を提供することができる。以下で、本実施の形態にかかる発明について詳細に説明する。本実施の形態にかかる半導体集積回路の設計方法では、図1に示す処理を開始するまでに、クロック素子と論理ゲートとを含む半導体集積回路の配置配線設計が一旦完了しておりただし、タイミング制約違反が存在する可能性はある、各クロック素子の配置が確定または推定可能な状況にあるものとする。図2は、本実施の形態にかかる半導体集積回路の設計方法を実施する前におけるクロック素子の配置を示す図であり、本実施の形態における設計対象を示している。本実施の形態では、クロック素子として12個のフリップフロップFF1~FF12が配置されている場合を例に説明するが、クロック素子の数は任意に設定することができる。図2に示すように、クロック素子FF1~FF12は配置領域10に配置されている。また、各クロック素子FF1~FF12は、1つ以上のクロック素子と互いに、直接、あるいは、論理ゲート群を介して、データ転送可能に接続されている。なお、各クロック素子FF1~FF12間の接続については、図示を省略している。本実施の形態では、図1に示す半導体集積回路の設計方法を用いて、配置領域10に配置されているクロック素子FF1~FF12に対してクロックスケジューリングを実施する。まず、図3に示すように、配置領域10を複数の領域11~14に分割するステップS1。分割された領域11にはFF1~FF3が含まれ、分割された領域12にはFF4~FF6が含まれ、分割された領域13にはFF7~FF9が含まれ、分割された領域14にはFF10~FF12が含まれている。図3に示す例では、配置領域10を格子状に分割しているが、配置領域10を分割する際の形状はどのような形状であってもよい。次に、複数の領域11~14に配置されている各クロック素子FF1~FF12間の遅延余裕度の初期値を計算するステップS2。遅延余裕度slackの初期値は下記を用いて計算することができる。slacku→v=TcycleIv-IumaxTpdu→v式1ここで、slacku→vはクロック素子uとクロック素子vとの間の遅延余裕度、Tcycleは供給されるクロックの周期、Iuはクロック素子uに割り当てられる相対遅延値、Ivはクロック素子vに割り当てられる相対遅延値、Tpdu→vはクロック素子uとクロック素子vとの間の遅延データ転送遅延、maxTpdu→vはTpdu→vの最大値である。なお、クロック素子に相対遅延を割り当てるとは、クロック供給源から出力されたクロックがクロック素子に到達するタイミングを所定時間遅らせることを意味しており、相対遅延値とはその遅延値を示している。例えば、Tcycle=10nsec、IuとIvの初期値を0、Tpdu→vを8nsecとした場合、クロック素子uとクロック素子vとの間の遅延余裕度の初期値は、式1よりslacku→v=2となる。このようにして、互いに接続されている各クロック素子FF1~FF12間の遅延余裕度の初期値を計算する。なお、以下に示す例では、クロックの周期Tcycle=10nsecとして説明する。次に、各領域11~14に相対遅延目標値を設定するステップS3。ここで、相対遅延目標値とは、各領域11~14に存在するクロック素子に割り当てられる相対遅延値の目標値である。この相対遅延目標値を設定することで、位置的に近いクロック素子に、近い相対遅延値を割り当てることができる。相対遅延目標値の初期値は、全てのクロック素子FF1~FF12間の最大遅延余裕度をsとした時に、{-s、s}の範囲内でランダムに割り当てることができる。図4は、各領域11~14に相対遅延目標値図では、目標値と記載するを設定した一例を示す図である。図4に示すように、領域11と領域14には相対遅延目標値として1nsecを設定し、領域12と領域13には相対遅延目標値として-1nsecを設定している。なお、図4では単位nsecを省略して示しており、以降の図とその説明においても適宜単位nsecを省略する。次に、各領域11~14に設定されている相対遅延目標値に近くなるように、各クロック素子FF1~FF12に相対遅延値を割り当てるステップS4。例えば、各クロック素子FF1~FF12に割り当てられる相対遅延値として、タイミング違反を起こさない範囲で以下の式2のdn1に近い値が割り当てられる。dn1=dntn-dn×α式2ここで、tnnは繰り返しの回数を示し、初期値はn=0とするは属する領域に割り当てられた相対遅延目標値、dnは属する領域に配置された各クロック素子の平均相対遅延値、αは0以上のパラメータである。なお、dはクロック素子に割り当てられる相対遅延値そのものを意味し、dは同一領域に配置されたクロック素子の相対遅延値の平均値を意味するものとする。また、各クロック素子FF1~FF12に相対遅延値を割り当てる順序は任意である。例えば、領域11に配置されている各クロック素子FF1~3に相対遅延値を割り当てる場合、t0=1、d0=0各クロック素子の相対遅延値の初期値は0であるため、平均相対遅延値も0となるであるので、式2より、d1=αとなる。よって、領域11に配置されている各クロック素子FF1~3には、タイミング違反を起こさない範囲でd1=αに近い値が割り当てられる。ここで、αは0以上のパラメータであり、換言するとd1の値の範囲を決定するためのパラメータである。すなわち、αの値が大きい程、d1の値の範囲が広くなる。また、タイミング違反を起こさないように相対遅延値を割り当てる場合について、図5を用いて説明する。図5では、領域11に配置されているクロック素子FF1、領域12に配置されているクロック素子FF6、領域13に配置されているクロック素子FF8、および領域14に配置されているクロック素子FF10を例に説明する。ここで、例えばFF1→FF6→FF10→FF8の順にデータが転送され、また、FF1→FF8の順にデータが転送されるものとする。図5aに示すように、初期状態においてFF1、FF6、FF8、およびFF10の相対遅延値はそれぞれ0に設定されている。また、FF1とFF6との間の遅延余裕度slack、FF1とFF8との間の遅延余裕度、FF6とFF10との間の遅延余裕度、FF10とFF8との間の遅延余裕度は、それぞれslack=2である。各遅延余裕度は上記の式1を用いて求めることができる。なお、この場合もTcycle=10nsecとし、各クロック素子間のデータ転送遅延をTpd=8nsecとする。タイミング違反を起こさないように相対遅延値を割り当てるとは、各クロック素子間の遅延余裕度slackが0よりも小さくならないように各クロック素子に相対遅延値を割り当てることを意味する。FF1が配置されている領域11の相対遅延目標値は1である。よって、図5aにおけるFF1の相対遅延値0は、相対遅延目標値1よりも小さい。また、上記式2よりd1=ααは0以上である。よって、図5bに示すように、FF1の相対遅延値としてd=1を割り当てる。このとき、FF1とFF6との間の遅延余裕度は、式1よりslack=1となる。同様に、FF1とFF8との間の遅延余裕度は、式1よりslack=1となる。FF6が配置されている領域12の相対遅延目標値は-1である。よって、図5bにおけるFF6の相対遅延値0は、相対遅延目標値-1よりも大きい。また、上記式2よりd1=-ααは0以上である。よって、図5cに示すように、FF6の相対遅延値としてd=-1を割り当てる。このとき、FF1とFF6との間の遅延余裕度は、式1よりslack=0となる。同様に、FF6とFF10との間の遅延余裕度は、式1よりslack=3となる。FF10が配置されている領域14の相対遅延目標値は1である。よって、図5cにおけるFF10の相対遅延値0は、相対遅延目標値1よりも小さい。また、上記式2よりd1=ααは0以上である。よって、図5dに示すように、FF10の相対遅延値としてd=1を割り当てる。このとき、FF6とFF10との間の遅延余裕度は、式1よりslack=4となる。同様に、FF10とFF8との間の遅延余裕度は、式1よりslack=1となる。FF8が配置されている領域13の相対遅延目標値は-1である。よって、図5dにおけるFF8の相対遅延値0は、相対遅延目標値-1よりも大きい。また、上記式2よりd1=-ααは0以上である。よって、図5eに示すように、FF8の相対遅延値としてd=-1を割り当てる。このとき、FF1とFF8との間の遅延余裕度は、式1よりslack=0となる。同様に、FF10とFF8との間の遅延余裕度は、式1よりslack=0となる。このように、1クロック素子が配置されている領域の相対遅延目標値に基づき、当該クロック素子に相対遅延値を割り当て、2クロック素子に相対遅延値を割り当てた後に、各クロック素子間の遅延余裕度slackを再計算し、3当該遅延余裕度の値に基づき相対遅延値の割り当てがタイミング違反を起こしていないか検証することで、タイミング違反を起こさないように相対遅延値を割り当てることができる。ここで、タイミング違反の検証は、例えば遅延余裕度slackの値が所定の値例えば0以上であるか判断することで検証することができる。図6は、上記方法を用いて各領域11~14に配置されている各クロック素子FF1~FF12に相対遅延値を割り当てた例を示す図である。図6に示すように、各領域11~14に配置されている各クロック素子FF1~FF12に割り当てられた相対遅延値は、各領域11~14に設定された相対遅延目標値に近い値となっている。次に、各クロック素子に割り当てられた相対遅延値と、当該クロック素子が配置されている領域に設定されている相対遅延目標値との差が閾値以下であるか検証するステップS5。例えば、図6の領域11に配置されたクロック素子FF1の相対遅延値はd=1である。このとき、相対遅延目標値1との差は0となり、この差が設定された閾値と比較される。また、領域11に配置されたクロック素子FF2の相対遅延値はd=0である。このとき、相対遅延目標値1との差は1となり、この差が設定された閾値と比較される。以降、同様に各クロック素子に割り当てられた相対遅延値と、当該クロック素子が配置されている領域に設定されている相対遅延目標値との差が各々、閾値と比較される。このとき、相対遅延値として、領域内に配置された各クロック素子に割り当てられた相対遅延値の平均値を用いてもよい。例えば、図6の領域11に配置された各クロック素子の相対遅延値の平均値は、d=0.33である。このとき、相対遅延目標値1との差は0.67となり、この差と設定された閾値とを比較してもよい。割り当てられた相対遅延値と、設定された相対遅延目標値との差が閾値以下である場合ステップS5、Yesは、ステップ6へ進む。一方、割り当てられた相対遅延値と、設定された相対遅延目標値との差が閾値以下でない場合ステップS5、Noは、相対遅延目標値の設定ステップS3および相対遅延値の割り当てステップS4を繰り返す。ここで、閾値は任意に設定することができる。例えば、閾値を小さい値に設定すると相対遅延値と相対遅延目標値との差が小さくなり、回路設計の精度が向上する。一方、閾値を比較的大きい値に設定すると相対遅延値と相対遅延目標値との差が比較的大きくなり回路設計の精度は低下するが、相対遅延目標値の設定ステップS3および相対遅延値の割り当てステップS4の繰り返し回数を少なくすることができる。なお、ステップ5は、例えば、相対遅延目標値の設定ステップS3および相対遅延値の割り当てステップS4を所定の回数繰り返したか否かを判断するステップであってもよい。このように、ステップ3とステップ4の繰り返し回数で判断することで、相対遅延目標値の設定ステップS3および相対遅延値の割り当てステップS4の繰り返し回数を所定の回数で終了することができる。次に、相対遅延目標値の設定ステップS3および相対遅延値の割り当てステップS4を繰り返す場合について説明する。相対遅延目標値を再設定する場合ステップS3、例えば次の式3を用いて各領域の相対遅延目標値を再設定する。tn1=tndn1×β-tn×γ式3ここで、tnnは繰り返しの回数を示し、初期値はn=0とするは属する領域に割り当てられた相対遅延目標値、dn1は属する領域に配置された各クロック素子の平均相対遅延値、βは1以上のパラメータ、γは0以上のパラメータである。βは1以上のパラメータであり、ステップS3とステップS4の繰り返し回数が増えるにつれて1に近づく。換言すると、βはtn1のγに対する変化量を決定するパラメータであり、βの値が大きい程、γに対するtn1の変化量が大きくなる。また、γは0以上のパラメータであり、換言するとtn1の値の大きさを決定するためのパラメータである。すなわち、γの値が大きい程、tn1の値が大きくなる。例えば、領域13の相対遅延目標値を再設定する場合、現在の相対遅延目標値はt0=-1、d1=-2-1-2/3=-1.7であるので、式3よりn=0とする、t1=-1-1.7×β1×γとなる。よって、式3から求めたt1の値を考慮し、領域13の相対遅延目標値を-3に再設定することができる。他の領域についても同様に式3を用いて相対遅延目標値を再設定することができる。図7は、各領域11~14に相対遅延目標値を再設定した一例を示す図である。図7に示すように、領域11の相対遅延目標値は1nsecのままである。一方、領域12の相対遅延目標値は-1nsecから-2nsecに再設定されている。領域13の相対遅延目標値は-1nsecから-3nsecに再設定されている。領域14の相対遅延目標値は1nsecから2nsecに再設定されている。相対遅延目標値を再設定した後、各クロック素子に相対遅延値を再度割り当てるステップS4。相対遅延値を再度割り当てる方法については、上記で説明したステップS4の場合と同様であるので重複した説明は省略する。図8は、各領域11~14に配置されている各クロック素子FF1~FF12に相対遅延値を再度割り当てた例を示す図である。図8に示した、各領域11~14に配置されている各クロック素子FF1~FF12に割り当てられた相対遅延値は、図6に示した場合よりも、各領域11~14に設定された相対遅延目標値に近い値となっている。例えば、図8では、FF2の相対遅延値が相対遅延目標値と同一の値1となっている。また、FF7~FF9の相対遅延値が相対遅延目標値と同一の値-3となっている。次に、各クロック素子の位置と各クロック素子に割り当てられた相対遅延値とに基づきクロック素子を含むクラスタを生成するステップS6。図9は、クラスタ生成の一例を示す図である。図9に示すように、比較的位置が近く、且つ相対遅延値が同一のクロック素子同士がクラスタを形成している。つまり、FF1およびFF2がクラスタ21を形成し、FF4およびFF5がクラスタ22を形成し、FF3、FF6、およびFF10がクラスタ23を形成し、FF7、FF8、およびFF9がクラスタ24を形成し、FF11およびFF12がクラスタ25を形成している。次に、ステップS6で生成されたクラスタ毎にバッファを挿入するステップS7。図10は、バッファ挿入の一例を示す図である。図10に示すように、各クラスタ21~25にバッファ31~35がそれぞれ挿入される。クラスタにバッファを挿入する際、クラスタの重心にバッファを挿入してもよい。ここでクラスタの重心とは、例えば、クラスタを構成するクロック素子が2つの場合は、クロック素子同士を結んだ直線の中心点である。また、クラスタを構成するクロック素子が3つの場合は、3つのクロック素子を頂点とした三角形の重心である。次に、クラスタに含まれるクロック素子に割り当てられた相対遅延値に基づく値を、クラスタに挿入されたバッファに割り当てるステップS8。ここで、クラスタに含まれるクロック素子に割り当てられた相対遅延値に基づく値とは、クラスタに含まれるクロック素子に割り当てられた相対遅延値の平均値や当該平均値近傍の値である。例えば、図10に示したクラスタ21に挿入されたバッファ31には、クラスタ21に含まれるFF1とFF2の相対遅延値の平均値であるd=1が割り当てられる。クラスタ22に挿入されたバッファ32には、クラスタ22に含まれるFF4とFF5の相対遅延値の平均値であるd=-2が割り当てられる。クラスタ23に挿入されたバッファ33には、クラスタ23に含まれるFF3、FF6、およびFF10の相対遅延値の平均値であるd=0が割り当てられる。クラスタ24に挿入されたバッファ34には、クラスタ24に含まれるFF7、FF8、およびFF9の相対遅延値の平均値であるd=-3が割り当てられる。クラスタ25に挿入されたバッファ35には、クラスタ25に含まれるFF11とFF12の相対遅延値の平均値であるd=2が割り当てられる。次に、バッファ31~35に割り当てられた相対遅延値に基づく値を満たすようにバッファの配線を実施するステップS9。図11は、バッファ31~35の配線を実施した場合の例を示す図である。図11に示すように、クロック供給源41から供給されたクロックは、バッファ36、37、31を介してクロック素子FF1およびFF2に供給される。クロック供給源41から供給されたクロックは、バッファ36、32を介してクロック素子FF4およびFF5に供給される。クロック供給源41から供給されたクロックは、バッファ36、33を介してクロック素子FF3、FF6、およびFF10に供給される。クロック供給源41から供給されたクロックは、バッファ36、34を介してクロック素子FF7、FF8、およびFF9に供給される。クロック供給源41から供給されたクロックは、バッファ36、38、35を介してクロック素子FF11およびFF12に供給される。図11では、バッファ31~35の配線を実施する際に、新たにバッファ36、37、38を配置している。このように、新たにバッファ36、37、38を配置することでバッファ31~35に到達するクロックのタイミングを調整することができ、バッファ31~35に割り当てられた相対遅延値に基づく値を満たすようにバッファ31~35の配線を実施することができる。なお、相対遅延値に基づく値を満たすようにバッファ31~35の配線を実施することができる場合は、新たにバッファを配置する必要はない。次に、各クロック素子FF1~FF12間のデータ転送タイミングに違反がないか検証し、タイミング違反が存在する場合はバッファ31~38のサイズを調整するステップ10。なお、ステップ10は必須のステップではなく、適宜省略してもよい。図12は、バッファサイズの調整を実施した場合の例を示す図である。図11において、例えばバッファ34の駆動能力が小さすぎるためクロック素子FF7~FF9に供給されるクロックに遅延が生じてタイミング違反が発生していたとする。この場合、図12に示すようにバッファ34の駆動能力を強化することで、クロック素子FF7~FF9におけるタイミング違反を解消することができる。また、図11において、例えばバッファ35の駆動能力が大きすぎるためクロック素子FF11、FF12に供給されるクロックにタイミング違反が発生していたとする。この場合、図12に示すようにバッファ35の駆動能力を低減することで、クロック素子FF11、FF12におけるタイミング違反を解消することができる。なお、この場合はバッファ35の代わりにバッファ38の駆動能力を低減してもタイミング違反を解消することができる。以上で説明したように、本実施の形態にかかる半導体集積回路の設計方法では、配置領域を複数の領域に分割し、領域毎に相対遅延目標値を設定し、この相対遅延目標値に近くなるように、各クロック素子に相対遅延値を割り当てている。よって、位置的に近いクロック素子に、近い相対遅延値を割り当てることができるため、クロックスケジューリングを少ないバッファで実現することができる。特に、本実施の形態にかかる半導体集積回路の設計方法では、相対遅延目標値の設定ステップS3と相対遅延値の割り当てステップS4を、双方の結果を参照しながら繰り返している。つまり、相対遅延目標値の設定ステップS3では、上記式3に示したように各クロック素子の平均相対遅延値dn1を参照し、相対遅延値の割り当てステップS4では、上記式2に示したように相対遅延目標値tnを参照している。これにより、割り当てられた相対遅延値と設定された相対遅延目標値との差が小さくなるようにクロックスケジューリングを実施することができる。次に、本実施の形態にかかる半導体集積回路の設計装置について説明する。図13は、本実施の形態にかかる半導体集積回路の設計装置を示す図である。図13に示すように半導体集積回路の設計装置は、半導体集積回路の設計装置の設計対象となる、クロック素子と論理ゲートとを含む半導体集積回路の設計情報チップ情報を受け付ける半導体集積回路情報受付部51を備える。半導体集積回路情報受付部51はチップ情報記憶部50に、クロック素子と論理ゲートとを含む半導体集積回路の設計情報を出力する。チップ情報記憶部50は、半導体集積回路情報受付部51から出力されたクロック素子と論理ゲートとを含む半導体集積回路の設計情報を格納する。本実施の形態にかかる半導体集積回路の設計装置は、チップ情報記憶部50に格納されている半導体集積回路の設計情報に対して処理を行なう下記の構成要素を備える。すなわち、本実施の形態にかかる半導体集積回路の設計装置は、配置領域を複数の領域に分割する配置領域分割部52と、複数の領域に配置されている各クロック素子間の遅延余裕度の初期値を計算する遅延余裕度計算部53と、領域毎に相対遅延目標値を設定する相対遅延目標値設定部54と、領域毎に設定されている相対遅延目標値に近くなるように、各クロック素子に相対遅延値を割り当てる相対遅延値割り当て部55と、各クロック素子の位置と各クロック素子に割り当てられた相対遅延値とに基づきクロック素子を含むクラスタを生成するクラスタ生成部56と、クラスタ毎にバッファを挿入するバッファ挿入部57と、クラスタに含まれる前記クロック素子に割り当てられた相対遅延値に基づく値を、クラスタに挿入されたバッファに割り当てるバッファ設定部58と、バッファに割り当てられた相対遅延値に基づく値を満たすようにバッファの配線を実施するバッファ配線部59と、を備える。本実施の形態にかかる半導体集積回路の設計装置は更に、バッファの配線を実施した後に、各クロック素子間のデータ転送タイミングに違反がないか検証し、タイミング違反が存在する場合はバッファのサイズを調整するバッファサイズ調整部60を備えていてもよい。例えば、チップ情報記憶部50としてコンピュータが備えるメモリを用いることができる。また、上記処理図1の各ステップに示した処理を実施するためのプログラムを、コンピュータが備えるCPUで動作させることで、上記半導体集積回路の設計装置を構成することができる。なお、本実施の形態にかかる半導体集積回路の設計装置およびプログラムの詳細については、上記で説明した半導体集積回路の設計方法と同様であるので重複した説明は省略する。以上で説明したように、本実施の形態にかかる発明により、バッファの数を増加させることなく半導体集積回路のピーク電力を削減可能な半導体集積回路の設計方法、設計装置、およびプログラムを提供することができる。実施の形態2次に、本発明の実施の形態2について説明する。図14は、本実施の形態にかかる半導体集積回路の設計方法を説明するためのフローチャートである。本実施の形態では、図14におけるステップS5が実施の形態1図1参照の場合と異なる。これ以外は実施の形態1の場合と同様であるので、同一の構成要素については同一の符号を付し重複した説明は省略する。本実施の形態にかかる半導体集積回路の設計方法では、ステップ5において、各クロック素子に割り当てられた相対遅延値と、当該クロック素子が配置されている領域に設定されている相対遅延目標値との差が閾値以下であるか検証する。そして、割り当てられた相対遅延値と、設定された相対遅延目標値との差が閾値以下である場合ステップS5、Yesは、実施の形態1と同様にステップ6へ進む。一方、割り当てられた相対遅延値と、設定された相対遅延目標値との差が閾値以下でない場合ステップS5、Noは、ステップS1に戻り、再度、配置領域を複数の領域に分割する。この場合、例えばステップS4で割り当てられた相対遅延値が比較的近いクロック素子同士が同一の領域に含まれるように配置領域を分割する。また、再度配置領域を分割した後のステップS2については、最初のステップS2の処理において既に各クロック素子間の遅延余裕度の初期値が得られているので適宜省略してもよい。その後、相対遅延目標値の設定ステップS3および相対遅延値の割り当てステップS4を繰り返す。各ステップの詳細については、実施の形態1の場合と同様であるので重複した説明は省略する。なお、本実施の形態にかかる半導体集積回路の設計方法と実施の形態1にかかる半導体集積回路の設計方法とを組み合わせてもよい。例えば、実施の形態1のように、割り当てられた相対遅延値と、設定された相対遅延目標値との差が閾値よりも大きくステップS5、No、且つ、相対遅延目標値の設定ステップS3および相対遅延値の割り当てステップS4の繰り返し回数が所定の回数を超えた場合に、ステップS1に戻り、再度、配置領域を複数の領域に分割してもよい。実施の形態1において、相対遅延目標値の設定ステップS3および相対遅延値の割り当てステップS4の繰り返し回数が所定の回数を超えていることは、割り当てられた相対遅延値が相対遅延目標値に収束していないことを意味する。この場合は、本実施の形態のように、ステップS1に戻り、再度、配置領域を複数の領域に分割し直すことで、クロック素子に割り当てられる相対遅延値を相対遅延目標値に収束させることができる。本実施の形態にかかる発明においても、バッファの数を増加させることなく半導体集積回路のピーク電力を削減可能な半導体集積回路の設計方法、設計装置、およびプログラムを提供することができる。以上、本発明を上記実施形態に即して説明したが、上記実施形態の構成にのみ限定されるものではなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得る各種変形、修正、組み合わせを含むことは勿論である。