"液晶セルを含むメモリ内蔵の画素が行列状に配置された表示装置における各画素を駆動する駆動回路であって、階調データの各ビットに対応し、かつ対応ビットの重みに応じた期間となる複数のサブフィールドで1フレーム期間を分割するとともに、期間の相対的に長い1または複数のサブフィールドを、期間の相対的に短いサブフィールドの期間と等しい期間に分割することにより複数の分割サブフィールドを生成する分割部と、互いに隣接する2つの画素に対応する階調データのビット配列が異なっている場合には、階調を維持した上で、一方の画素に対応する階調データのビット配列に対して、他方の画素に対応する階調データのビット配列に近づける補正を行う補正部と、各サブフィールドおよび各分割サブフィールドに対応するビットに従って画素の液晶セルをオンまたはオフすることで、1フレーム期間中のオン期間またはオフ期間の割合を制御するオンオフ期間制御部とを含む駆動回路。前記補正部は、階調を維持した上で、一方の画素に対応する階調データのビット配列を、他方の画素に対応する階調データのビット配列に近づけた後、依然として双方のビット配列が異なっている部分がある場合には、階調の高い方の階調データを、階調がより高くなるように補正する請求項1に記載の駆動回路。前記補正部は、フレームごとに、全画素に対応する階調データに対して、全画素共通の補正値を加算するとともに、補正値を周期的に変更する請求項1に記載の駆動回路。液晶セルを含むメモリ内蔵の画素が行列状に配置された表示領域と、各画素を駆動する駆動回路とを備え、前記駆動回路は、階調データの各ビットに対応し、かつ対応ビットの重みに応じた期間となる複数のサブフィールドで1フレーム期間を分割するとともに、期間の相対的に長い1または複数のサブフィールドを、期間の相対的に短いサブフィールドの期間と等しい期間に分割することにより複数の分割サブフィールドを生成する分割部と、互いに隣接する2つの画素に対応する階調データのビット配列が異なっている場合には、階調を維持した上で、一方の画素に対応する階調データのビット配列に対して、他方の画素に対応する階調データのビット配列に近づける補正を行う補正部と、各サブフィールドおよび各分割サブフィールドに対応するビットに従って画素の液晶セルをオンまたはオフすることで、1フレーム期間中のオン期間またはオフ期間の割合を制御するオンオフ期間制御部とを有する表示装置。液晶セルを含むメモリ内蔵の画素が行列状に配置された表示装置の駆動方法であって、階調データの各ビットに対応し、かつ対応ビットの重みに応じた期間となる複数のサブフィールドで1フレーム期間を分割するとともに、期間の相対的に長い1または複数のサブフィールドを、期間の相対的に短いサブフィールドの期間と等しい期間に分割することにより複数の分割サブフィールドを生成する分割ステップと、互いに隣接する2つの画素に対応する階調データのビット配列が異なっている場合には、階調を維持した上で、一方の画素に対応する階調データのビット配列に対して、他方の画素に対応する階調データのビット配列に近づける補正を行う補正ステップと、各サブフィールドおよび各分割サブフィールドに対応するビットに従って画素の液晶セルをオンまたはオフすることで、1フレーム期間中のオン期間またはオフ期間の割合を制御するオンオフ期間制御ステップとを含む表示装置の駆動方法。ところで、図22に示したように、階調のわずかな違いで白黒の位相が反転するような階調表示法が用いられている場合には、隣接する画素間に、横電界による液晶乱れが生じることがある。例えば、図24A,Bに示したように、垂直方向にグラデーションとなっている映像以下、単にグラデーション映像と称する。が表示されている場合、白黒の位相が反転する画素間に、液晶乱れが生じる。この液晶乱れは、例えば、図24Bに示したような黒い筋L1となって観察者に視認される。このような黒い筋L1は、映像品質を著しく損なう。本技術はかかる問題点に鑑みてなされたものであり、その第1の目的は、液晶乱れの生じにくい駆動回路およびそれを備えた表示装置を提供することにある。また、第2の目的は、液晶乱れの生じにくい表示装置の駆動方法を提供することにある。本技術による駆動回路は、液晶セルを含むメモリ内蔵の画素が行列状に配置された表示装置における各画素を駆動する回路である。駆動回路は、分割部と、補正部と、オンオフ期間制御部とを含んでいる。分割部は、階調データの各ビットに対応し、かつ対応ビットの重みに応じた期間となる複数のサブフィールドで1フレーム期間を分割するようになっている。分割部は、また、期間の相対的に長い1または複数のサブフィールドを、期間の相対的に短いサブフィールドの期間と等しい期間に分割することにより複数の分割サブフィールドを生成するようになっている。補正部は、互いに隣接する2つの画素に対応する階調データのビット配列が異なっている場合には、階調を維持した上で、一方の画素に対応する階調データのビット配列に対して、他方の画素に対応する階調データのビット配列に近づける補正を行うようになっている。オンオフ期間制御部は、各サブフィールドおよび各分割サブフィールドに対応するビットに従って画素の液晶セルをオンまたはオフすることで、1フレーム期間中のオン期間またはオフ期間の割合を制御するようになっている。本技術による表示装置は、液晶セルを含むメモリ内蔵の画素が行列状に配置された表示領域と、各画素を駆動する駆動回路とを備えている。この表示装置において、駆動回路は、上記の分割部と同一の構成要素の分割部と、上記の補正部と同一の構成要素の補正部と、上記のオンオフ期間制御部と同一の構成要素のオンオフ期間制御部とを備えている。本技術による表示装置の駆動方法は、液晶セルを含むメモリ内蔵の画素が行列状に配置された表示装置の駆動方法である。この駆動方法は、以下の3つのステップを含んでいる。A階調データの各ビットに対応し、かつ対応ビットの重みに応じた期間となる複数のサブフィールドで1フレーム期間を分割するとともに、期間の相対的に長い1または複数のサブフィールドを、期間の相対的に短いサブフィールドの期間と等しい期間に分割することにより複数の分割サブフィールドを生成する分割ステップB互いに隣接する2つの画素に対応する階調データのビット配列が異なっている場合には、階調を維持した上で、一方の画素に対応する階調データのビット配列に対して、他方の画素に対応する階調データのビット配列に近づける補正を行う補正ステップC各サブフィールドおよび各分割サブフィールドに対応するビットに従って画素の液晶セルをオンまたはオフすることで、1フレーム期間中のオン期間またはオフ期間の割合を制御するオンオフ期間制御ステップ本技術による駆動回路、表示装置、および表示装置の駆動方法では、期間の相対的に長い1または複数のサブフィールドが、期間の相対的に短いサブフィールドの期間と等しい期間に分割される。さらに、互いに隣接する2つの画素に対応する階調データのビット配列が異なっている場合には、階調を維持した上で、一方の画素に対応する階調データのビット配列に対して、他方の画素に対応する階調データのビット配列に近づける補正が行われる。これにより、互いに隣接する2つの画素に対応する階調データのビット配列が互いに異なる箇所の割合を少なくすることが可能である。本技術による駆動回路、表示装置、および表示装置の駆動方法によれば、互いに隣接する2つの画素に対応する階調データのビット配列が互いに異なる箇所の割合を少なくするようにしたので、液晶乱れを生じにくくすることができる。その結果、高い映像品質を得ることができる。以下、発明を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。1.実施の形態表示装置2.変形例表示装置<1.実施の形態>[構成]図1は、本技術による一実施の形態に係る表示装置1の概略構成を表したものである。この表示装置1は、表示パネル10と、表示パネル10を駆動する周辺回路20とを備えている。表示パネル10表示パネル10は、行方向に延在する複数の走査線WSLと、列方向に延在する複数のデータ線DTLとを有しており、走査線WSLとデータ線DTLとが互いに交差する箇所に対応して画素11を有している。表示パネル10内の複数の画素11は、表示パネル10の画素領域10A全面に渡って行方向および列方向に2次元配置されている。画素11は、表示パネル10上の画面を構成する最小単位の点に対応するものである。表示パネル10がカラー表示パネルである場合には、画素11は、例えば赤、緑または青などの単色の光を発する副画素に相当し、表示パネル10がモノクロ表示パネルである場合には、画素11は、単色光例えば白色光を発する画素に相当する。画素11は、図示しないが、電気光学素子を含むメモリ内蔵の画素である。電気光学素子の種類としては、液晶セルが挙げられる。メモリの種類としては、例えば、SRAMStaticRandomAccessMemoryやDRAMDynamicRandomAccessMemoryなどが挙げられる。画素11は、対応する1本の走査線WSLが選択されたとき、対応するデータ線DTLに供給された信号データビットの書込みに応じて発光状態または消光状態となり、その後、当該走査線WSLが非選択となっても、書込みによる発光状態または消光状態が継続するようになっている。そのため、周辺回路20は、画素11が発光状態となっている期間点灯期間、または画素11が消光状態となっている期間消灯期間の、1フレーム期間における割合を制御することにより、階調表示を実現している。画素11の点灯期間または消灯期間の単位としてサブフィールドという概念がある。サブフィールドとは、画素11の階調を規定する階調データの各ビットに対応し、かつ当該対応ビットの重みに応じた期間の単位を指している。一般に、例えば、5ビットからなる階調データによって32階調を表現する場合、例えば、図22に示したように、例えば数ms幅の1ビットのデータを単位として、期間の比が1:2:4:8:16の5つのデータが用意され、これら5つのデータの組み合わせにより32階調が表現される。上記の階調表示法では、図2Aに示したように、階調データの各ビット1bit~5bitに対応し、かつ対応ビットの重みに応じた期間となるサブフィールドSF1~SF5で、信号データが規定される。本実施の形態では、さらに、画素11の点灯期間または消灯期間の単位として、期間の相対的に長いつまり高階調側のサブフィールドに対して分割サブフィールドが適用されている。分割サブフィールドとは、期間の相対的に長いサブフィールドを、期間の相対的に短いサブフィールドの期間と等しい期間に分割することにより生成される断片化されたサブフィールドを指している。例えば、図2Bに示したように、階調データの4ビット目および5ビット目に対応するサブフィールドSF4,SF5が、サブフィールドSF4よりも期間の相対的に短いサブフィールドSF3の期間と等しい期間に分割されている。これにより、サブフィールドSF4から、2つの分割サブフィールドSF4-1,SF4-2が生成され、サブフィールドSF5から、4つの分割サブフィールドSF5-1,SF5-2,SF5-3,SF5-4が生成されている。分割サブフィールドSF4-1,SF4-2,SF5-1,SF5-2,SF5-3,SF5-4の期間は、低階調側のサブフィールドSF1,SF2の期間よりも長くなっており、信号データにおいて最も長い期間となっている。ここで、分割サブフィールドに対応するビットは、分割サブフィールドの分割元のサブフィールドに対応するビットと等しくなっている。例えば、分割サブフィールドSF4-1,SF4-2に対応するビットは、サブフィールドSF4に対応するビットと等しくなっている。同様に、分割サブフィールドSF5-1,SF5-2,SF5-3,SF5-4に対応するビットは、サブフィールドSF5に対応するビットと等しくなっている。本実施の形態では、例えば、5ビットによって32階調が表現された階調データ図22参照が入力された場合、例えば、図3に示したように、例えば数ms幅の1ビットのデータを単位として、期間の比が4:4:4:4:1:2:4:4:4の9つのデータが用意され、これら9つのデータの組み合わせにより32階調が表現される。このとき、先頭から2番目の期間および8番目の期間が、分割サブフィールドSF4-1,SF4-2に対応する期間である。また、先頭から1番目の期間、3番目の期間、7番目の期間および9番目の期間が、分割サブフィールドSF5-1,SF5-2,SF5-3,SF5-4に対応する期間である。この階調表示法では、図22に示した階調表示法と比べて、互いに隣接する2つの画素における階調のわずかな違いで、白黒の境界が長い時間に渡って固定される度合いが少なくなっている。上記の階調表示法では、少なくとも一部の分割サブフィールドが、1フレーム期間内において分割前とは異なる区間に配置されている。さらに、各分割サブフィールドは、互いに隣接する分割サブフィールドの分割元のサブフィールドが互いに異なるように配置されている。例えば、図2Bに示したように、サブフィールドSF4から生成された分割サブフィールドSF4-1は、サブフィールドSF5から生成された分割サブフィールドSF5-1,SF5-2に隣接して配置されている。また、サブフィールドSF4から生成された分割サブフィールドSF4-2は、サブフィールドSF5から生成された分割サブフィールドSF5-3,SF5-4に隣接して配置されている。同様に、サブフィールドSF5から生成された分割サブフィールドSF5-1は、信号データの先頭に配置されており、かつサブフィールドSF4から生成された分割サブフィールドSF4-1に隣接して配置されている。また、サブフィールドSF5から生成された分割サブフィールドSF5-2は、サブフィールドSF4から生成された分割サブフィールドSF4-1と、分割されていないサブフィールドSF3とに隣接して配置されている。また、サブフィールドSF5から生成された分割サブフィールドSF5-3は、サブフィールドSF4から生成された分割サブフィールドSF4-2と、分割されていないサブフィールドSF2とに隣接して配置されている。また、サブフィールドSF5から生成された分割サブフィールドSF5-4は、信号データの最後尾に配置されており、かつサブフィールドSF4から生成された分割サブフィールドSF4-2に隣接して配置されている。一部の分割サブフィールドは1フレーム期間の期初寄りに配置されていることが好ましい。例えば、図2Bに示したように、サブフィールドSF5から生成された分割サブフィールドSF5-1が1フレーム期間信号データの先頭に配置されている。さらに、例えば、図2Bに示したように、サブフィールドSF4から生成された分割サブフィールドSF4-1が1フレーム期間信号データの先頭から2番目に配置されている。1F中のサブフィールドおよび分割サブフィールドの並びは、所定のルールに従って入れ替えられている。具体的には、互いに隣接する2つの画素11に対応する階調データのビット配列が互いに異なっている場合には、階調を維持した上で、一方の画素11に対応する階調データのビット配列に対して、他方の画素11に対応する階調データのビット配列に近づける補正がなされる。例えば、図4Aに示したように、信号データが、先頭から順に、SF5-1、SF4-1、SF5-2、SF3、SF1、SF2、SF5-3、SF4-2、およびSF5-4の順番で規定されているとする。さらに、画素Aに対応する階調が15となっており、画素Aに隣接する画素Bに対応する階調が16となっているときに、画素Aおよび画素Bに対応する階調データが、図3の階調表示法に従って規定されているとする。このとき、サブフィールドSF4-1,SF3において、画素Aおよび画素Bのビットの位相白黒の位相が互いに異なっている。具体的には、サブフィールドSF4-1において、画素Aのビットが0黒となっており、画素Bのビットが1白となっている。さらに、サブフィールドSF3において、画素Aのビットが1白となっており、画素Bのビットが0黒となっている。このように、互いに隣接する2つの画素11に対応する階調データの各ビットの位相が互いに異なっている場合には、画素Aに対応する階調データのビット配列に対して、画素Bに対応する階調データのビット配列に近づける補正がなされる。例えば、図4Bに示したように、画素Aに対応する階調データのビット配列において、サブフィールドSF4-1に対応するビットと、サブフィールドSF4-1と同じ期間を有するサブフィールドSF3に対応するビットとが互いに入れ替えられる。これにより、サブフィールドSF4-1,SF3において、画素Aおよび画素Bのビットの位相白黒の位相が互いに等しくなる。その結果、画素Aの階調を維持した上で、画素Aに対応する階調データのビット配列を、画素Bに対応する階調データのビット配列に近づけることができる。なお、各分割サブフィールドは、互いに隣接する分割サブフィールドの分割元のサブフィールドが互いに等しくなるように配置されていてもよい。例えば、図5A,Bに示したように、サブフィールドSF4から生成された分割サブフィールドSF4-1,SF4-2が、サブフィールドSF4の位置に配置されている。さらに、例えば、図5A,Bに示したように、サブフィールドSF5から生成された分割サブフィールドSF5-1,SF5-2,SF5-3,SF5-4が、サブフィールドSF5の位置に配置されている。この場合に、例えば、5ビットによって32階調が表現された階調データ図22参照が入力された場合、例えば、図6に示したように、例えば数ms幅の1ビットのデータを単位として、期間の比が1:2:4:4:4:4:4:4:4の9つのデータが用意され、これら9つのデータの組み合わせにより32階調が表現される。このとき、先頭から4番目の期間および5番目の期間が、分割サブフィールドSF4-1,SF4-2に対応する期間である。また、先頭から6番目の期間、7番目の期間、8番目の期間および9番目の期間が、分割サブフィールドSF5-1,SF5-2,SF5-3,SF5-4に対応する期間である。この階調表示法では、白黒の境界が長い時間に渡って固定される度合いが図22に示した階調表示法における度合いと等しくなっている。しかし、図6の階調表示法では、高階調側において分割サブフィールドが適用されているので、後述する入れ替えを行うことにより、白黒の境界が長い時間に渡って固定される度合いを、図22に示した階調表示法における度合いよりも低くすることができる。1F中のサブフィールドおよび分割サブフィールドの並びは、所定のルールに従って入れ替えられている。具体的には、互いに隣接する2つの画素11に対応する階調データの各ビットの位相が互いに異なっている場合には、階調を維持した上で、一方の画素11に対応する階調データのビット配列に対して、他方の画素11に対応する階調データのビット配列に近づける補正がなされる。例えば、図7Aに示したように、信号データが、先頭から順に、SF1、SF2、SF3、SF4-1、SF4-2、SF5-1、SF5-2、SF5-3、およびSF5-4の順番で規定されているとする。さらに、画素Aに対応する階調が15となっており、画素Aに隣接する画素Bに対応する階調が16となっているときに、画素Aおよび画素Bに対応する階調データが、図6の階調表示法に従って規定されているとする。このとき、サブフィールドSF3、SF4-1、SF4-2、SF5-1、SF5-2、SF5-3において、画素Aおよび画素Bのビットの位相白黒の位相が互いに異なっている。具体的には、サブフィールドSF3、SF4-1、SF4-2において、画素Aのビットが1白となっており、画素Bのビットが0黒となっている。さらに、サブフィールドSF5-1、SF5-2、SF5-3において、画素Aのビットが0黒となっており、画素Bのビットが1白となっている。このように、互いに隣接する2つの画素11に対応する階調データの各ビットの位相が互いに異なっている場合には、画素Aに対応する階調データのビット配列に対して、画素Bに対応する階調データのビット配列に近づける補正がなされる。例えば、図7Bに示したように、画素Aに対応する階調データのビット配列において、サブフィールドSF3、SF4-1、SF4-2に対応するビットと、サブフィールドSF3、SF4-1、SF4-2と同じ期間を有するサブフィールドSF5-1、SF5-2、SF5-3に対応するビットとが互いに入れ替えられる。これにより、サブフィールドSF3、SF4-1、SF4-2、SF5-1、SF5-2、SF5-3において、画素Aおよび画素Bのビットの位相白黒の位相が互いに等しくなる。その結果、画素Aの階調を維持した上で、画素Aに対応する階調データのビット配列を、画素Bに対応する階調データのビット配列に近づけることができるので、液晶乱れが低減される。次に、外部から入力された階調データのビット配列を、図4Bや図7Bに例示したようなビット配列に補正する簡易な方法について説明する。図8は、外部から入力された階調データのビット配列を所望のビット配列に補正する手順の流れを表したものである。図9は、垂直方向にグラデーションが生じている階調データが入力されたときの上記補正の一例を表したものである。図10は、図9における階調データを模式的に表したものである。まず、階調データが外部から入力されたときに、その階調データが所定のメモリに格納されるS101。例えば、図9A,図10Aに示したように、5ビットによって32階調が表現された階調データが外部から入力されたとき、その階調データが所定のメモリに格納される。次に、メモリから階調データが読出され、階調データの高ビット側のサブフィールドが、階調データの低ビット側のサブフィールドの期間と同じ期間の分割サブフィールドに分割されるS102。例えば、図9B,図10Bに示したように、階調データの4ビット目のサブフィールドが、階調データの3ビット目のサブフィールドの期間と同じ期間で2つの分割サブフィールドに分割される。さらに、階調データの5ビット目のサブフィールドが、階調データの3ビット目のサブフィールドの期間と同じ期間で4つの分割サブフィールドに分割される。次に、最も期間の長いサブフィールドおよび分割サブフィールドに対応するビットの並びが、1白は1白同士が、0黒は0黒同士が互いに隣接するように並び替えられるS103。例えば、図9B,C,図10B,Cに示したように、分割後の階調データのうち、最も期間の長いサブフィールドおよび分割サブフィールドであるSF3~SF5-4に対応するビットの並びが、1白が低ビット側でまとまるとともに0黒が高ビット側でまとまるように、並び替えられる。なお、図11B,C,図12B,Cに示したように、分割後の階調データのうち、最も期間の長いサブフィールドおよび分割サブフィールドであるSF3~SF5-4に対応するビットの並びが、1白が高ビット側でまとまるとともに0黒が低ビット側でまとまるように、並び替えられてもよい。その結果、図13A,Bに示したように、例えば、ライン17に属する画素Aに対応する階調データのビット配列が、ライン16に属するとともに画素Aに隣接する画素Bに対応する階調データのビット配列に近づく。また、図14A,Bに示したように、例えば、ライン16に属する画素Aに対応する階調データのビット配列が、ライン17に属するとともに画素Aに隣接する画素Bに対応する階調データのビット配列に近づく。周辺回路20次に、周辺回路20の構成についての説明を行う。周辺回路20は、例えば、図1に示したように、変換回路30、コントローラ40、垂直駆動回路50および水平駆動回路60を有している。コントローラ40は、図示しない上位装置から供給される同期信号20Bから、変換回路30、垂直駆動回路50、および水平駆動回路60の動作タイミングを制御する制御信号40A,40B,40Cを生成するものである。同期信号20Bとしては、例えば、垂直同期信号、水平同期信号、ドットクロック信号などが挙げられる。制御信号40A,40B,40Cとしては、例えば、クロック信号、ラッチ信号、フレーム開始信号、サブフィールド開始信号などが挙げられる。変換回路30は、例えば、図15に示したように、フレームメモリ31、書込回路32、読出回路33およびデコーダ34を含んでいる。フレームメモリ31は、少なくとも表示領域10Aの解像度よりも多い記憶容量を有する映像表示用メモリであり、例えば、行アドレスと、列アドレスと、行アドレスおよび列アドレスと関連付けられた各画素11の階調データとを記憶することができるようになっている。書込回路32は、同期信号20B利用して、映像信号20Aの書込アドレスWadを生成するとともに、同期信号20Bに同期してフレームメモリ31に出力するようになっている。書込みアドレスWadは、例えば、行アドレスおよび列アドレスを含んでいる。読出回路33は、制御信号40Aに基づいて、読出アドレスRadを生成し、フレームメモリ31に出力するようになっている。デコーダ34は、フレームメモリ31から出力された階調データを信号データ30Aとして出力するようになっている。垂直駆動回路50は、水平駆動回路60から入力される制御信号60A後述と、制御信号40Cから特定されるアドレスデータとに基づいて、各画素11を行単位で選択するための走査パルスを走査線WSLに出力するようになっている。垂直駆動回路50は、例えば、図16A~Dに示したように、SF5-1,SF4-1,SF5-2,SF3,SF1,SF2,SF5-3,SF4-2,SF5-4の並び順および期間に対応して、各走査線WSLに選択パルスを順次出力するようになっている。なお、垂直駆動回路50は、例えば、図17A~Dに示したように、SF1,SF2,SF3,SF4-1,SF4-2,SF5-1,SF5-2,SF5-3,SF5-4の並び順および期間に対応して、各走査線WSLに選択パルスを順次出力するようになっていてもよい。水平駆動回路60は、制御信号40Bと、信号データ30Aとに基づいて、画素11の電気光学素子をオンまたはオフすることで、1F中のオン期間またはオフ期間の割合を段階的に制御するようになっている。水平駆動回路60は、信号データ30Aの高ビット側のサブフィールドを、信号データ30Aの低ビット側のサブフィールドの期間と同じ期間の分割サブフィールドに分割するようになっている図8のS102。水平駆動回路60は、信号データ30Aとして、5ビットによって32階調が表現された階調データ図22A参照が入力された場合、例えば、図2Bに示したように、階調データの4ビット目および5ビット目に対応するサブフィールドSF4,SF5を、サブフィールドSF4よりも期間の相対的に短いサブフィールドSF3の期間と等しい期間に分割するようになっている。これにより、サブフィールドSF4から、2つの分割サブフィールドSF4-1,SF4-2が生成され、サブフィールドSF5から、4つの分割サブフィールドSF5-1,SF5-2,SF5-3,SF5-4が生成される。次に、水平駆動回路60は、少なくとも一部の分割サブフィールドを、1フレーム期間内において分割前とは異なる区間に配置するようになっている。さらに、水平駆動回路60は、各分割サブフィールドを、互いに隣接する分割サブフィールドの分割元のサブフィールドが互いに異なるように配置するようになっている。このとき、水平駆動回路60は、例えば、図2Bに示したように、サブフィールドSF1,SF2,SF3および分割サブフィールドSF4-1,SF4-2,SF5-1,SF5-2,SF5-3,SF5-4を、SF5-1,SF4-1,SF5-2,SF3,SF1,SF2,SF5-3,SF4-2,SF5-4の順に配置するようになっている。このとき、水平駆動回路60が、一部の分割サブフィールドを1フレーム期間の期初寄りに配置するようになっていることが好ましい。水平駆動回路60は、例えば、図2Bに示したように、分割サブフィールドSF5-1を1フレーム期間信号データの先頭に配置するようになっている。水平駆動回路60は、さらに、例えば、図2Bに示したように、分割サブフィールドSF4-1を1フレーム期間信号データの先頭から2番目に配置するようになっている。水平駆動回路60は、1F中のサブフィールドおよび分割サブフィールドの並びを所定のルールに従って入れ替えるようになっている図8のS103。具体的には、水平駆動回路60は、互いに隣接する2つの画素11に対応する階調データのビット配列が互いに異なっている場合には、階調を維持した上で、一方の画素11に対応する階調データのビット配列に対して、他方の画素11に対応する階調データのビット配列に近づける補正を行うようになっている。水平駆動回路60は、例えば、図4A,Bに示したように、画素Aに対応する階調データのビット配列に対して、画素Bに対応する階調データのビット配列に近づける補正を行うようになっている。水平駆動回路60は、例えば、図4A,Bに示したように、画素Aに対応する階調データのビット配列において、サブフィールドSF4-1に対応するビットと、サブフィールドSF4-1と同じ期間を有するサブフィールドSF3に対応するビットとを互いに入れ替えるようになっている。これにより、サブフィールドSF4-1,SF3において、画素Aおよび画素Bのビットの位相白黒の位相が互いに等しくなる。その結果、画素Aの階調を維持した上で、画素Aに対応する階調データのビット配列を、画素Bに対応する階調データのビット配列に近づけることができる。水平駆動回路60は、例えば、図7A,Bに示したように、画素Aに対応する階調データのビット配列に対して、画素Bに対応する階調データのビット配列に近づける補正を行うようになっていてもよい。水平駆動回路60は、例えば、図7A,Bに示したように、画素Aに対応する階調データのビット配列において、サブフィールドSF3、SF4-1、SF4-2に対応するビットと、サブフィールドSF3、SF4-1、SF4-2と同じ期間を有するサブフィールドSF5-1、SF5-2、SF5-3に対応するビットとを互いに入れ替えるようになっていてもよい。これにより、サブフィールドSF3、SF4-1、SF4-2、SF5-1、SF5-2、SF5-3において、画素Aおよび画素Bのビットの位相白黒の位相が互いに等しくなる。その結果、画素Aの階調を維持した上で、画素Aに対応する階調データのビット配列が、画素Bに対応する階調データのビット配列に近づく。なお、水平駆動回路60は、以下に説明する方法で信号データ30Aのビット配列を、図4Bや図7Bに例示したようなビット配列に補正するようになっていてもよい。具体的には、水平駆動回路60は、信号データ30Aが外部から入力されたときに、その信号データ30Aを所定のメモリに格納するようになっている図8のS101。水平駆動回路60は、例えば、図9A,図10Aに示したように、5ビットによって32階調が表現された階調データが信号データ30Aとして外部から入力されたとき、その信号データ30Aを所定のメモリに格納するようになっている。次に、水平駆動回路60は、所定のタイミングで、メモリから信号データ30Aを読出し、信号データ30Aの高ビット側のサブフィールドを、信号データ30Aの低ビット側のサブフィールドの期間と同じ期間の分割サブフィールドに分割するようになっている図8のS102。水平駆動回路60は、例えば、図9B,図10Bに示したように信号データ30Aの4ビット目のサブフィールドを、信号データ30Aの3ビット目のサブフィールドの期間と同じ期間で2つの分割サブフィールドに分割するようになっている。さらに、水平駆動回路60は、信号データ30Aの5ビット目のサブフィールドを、信号データ30Aの3ビット目のサブフィールドの期間と同じ期間で4つの分割サブフィールドに分割するようになっている。次に、水平駆動回路60は、最も期間の長いサブフィールドおよび分割サブフィールドに対応するビットの並びを、1白は1白同士が、0黒は0黒同士が互いに隣接するように並び替えるようになっている図8のS103。水平駆動回路60は、例えば、図9B,C,図10B,Cに示したように、分割後の信号データ30Aのうち、最も期間の長いサブフィールドおよび分割サブフィールドであるSF3~SF5-4に対応するビットの並びを、1白が低ビット側でまとまるとともに0黒が高ビット側でまとまるように、並び替えるようになっている。なお、水平駆動回路60は、図11B,C,図12B,Cに示したように、分割後の信号データ30Aのうち、最も期間の長いサブフィールドおよび分割サブフィールドであるSF3~SF5-4に対応するビットの並びを、1白が高ビット側でまとまるとともに0黒が低ビット側でまとまるように、並び替えるようになっていてもよい。これにより、図13A,Bに示したように、例えば、ライン17に属する画素Aに対応する信号データ30Aのビット配列が、ライン16に属するとともに画素Aに隣接する画素Bに対応する信号データ30Aのビット配列に近づく。また、図14A,Bに示したように、例えば、ライン16に属する画素Aに対応する信号データ30Aのビット配列が、ライン17に属するとともに画素Aに隣接する画素Bに対応する信号データ30Aのビット配列に近づく。水平駆動回路60は、補正後の信号データ30Aを、補正後の信号データ30Aのサブフィールドおよび分割サブフィールドの並び順および期間に対応して、各データ線DTLに出力するようになっている。水平駆動回路60は、例えば、図16Aに示したように、補正後の信号データ30Aを、SF5-1,SF4-1,SF5-2,SF3,SF1,SF2,SF5-3,SF4-2,SF5-4の並び順および期間に対応して、各データ線DTLに出力するようになっている。なお、水平駆動回路60は、例えば、図17Aに示したように、補正後の信号データ30Aを、SF1,SF2,SF3,SF4-1,SF4-2,SF5-1,SF5-2,SF5-3,SF5-4の並び順および期間に対応して、各データ線DTLに出力するようになっていてもよい。また、水平駆動回路60は、補正後の信号データ30Aのサブフィールドおよび分割サブフィールドの並び順および期間に対応した制御信号60Aを垂直駆動回路50に出力するようになっている。効果次に、従来の一般的なデジタル駆動と対比しつつ、本実施の形態の表示装置1の効果について説明する。従来の一般的なPWMのデジタル駆動では、5ビット32階調の場合を例にとると、例えば、図22に示したような階調表示法が用いられる。具体的には、図22に示したように、例えば数ms幅の1ビットのデータを単位として、期間の比が1:2:4:8:16の5つのデータを用意し、これら5つのデータの組み合わせにより32階調が表現される。図23は、従来の一般的なデジタル駆動における順次走査の信号データと、走査線に印加される選択パルスとの関係を表したものである。ここでは、説明の都合上、走査線が3本の場合を示している。図23からわかるように、従来の一般的なデジタル駆動の表示装置では、階調データの各ビット本例では、1bit~5bitに対応し、かつ対応ビットの重みに応じた期間となるサブフィールドSF1~SF5で1フレーム期間1Fが分割されている。そして、各サブフィールドSF1~SF5に対応するビットに従って画素の電気光学素子がオンまたはオフされることで、1F中のオン期間またはオフ期間の割合が段階的に制御される。さらに、走査線を介した画素へのデータ書込みは、サブフィールドSF1~SF5ごとに線順次走査で行われる。ところで、図22に示したように、階調のわずかな違いで白黒の位相が反転するような階調表示法が用いられている場合には、隣接する画素間に、横電界による液晶乱れが生じることがある。例えば、図24A,Bに示したように、垂直方向にグラデーションとなっている映像以下、単にグラデーション映像と称する。が表示されている場合、白黒の位相が反転する画素間に、液晶乱れが生じる。この液晶乱れは、例えば、図24Bに示したような黒い筋L1となって観察者に視認される。このような黒い筋L1は、映像品質を著しく損なう。一方、本実施の形態では、画素11の点灯期間または消灯期間の単位として、期間の相対的に長いつまり高階調側のサブフィールドに対して分割サブフィールドが適用される。つまり、期間の相対的に長い1または複数のサブフィールドが、期間の相対的に短いサブフィールドの期間と等しい期間に分割される。さらに、互いに隣接する2つの画素11に対応する階調データのビット配列が異なっている場合には、階調を維持した上で、一方の画素11に対応する階調データのビット配列に対して、他方の画素11に対応する階調データのビット配列に近づける補正が行われる。これにより、互いに隣接する2つの画素11に対応する階調データのビット配列が互いに異なる箇所の割合を少なくすることができるので、液晶乱れを生じにくくすることができる。その結果、高い映像品質を得ることができる。<2.変形例>変形例1ところで、上述したように、階調を維持した上で、一方の画素11に対応する階調データのビット配列に対して、他方の画素11に対応する階調データのビット配列に近づける補正がなされた後、依然として位相が異なっている部分が残ることがある。図18Aは、図4Bを引き移したものであり、上述の補正後に依然として位相が異なっている部分を破線で囲んだものである。図18Bは、図7Bを引き移したものであり、上述の補正後に依然として位相が異なっている部分を破線で囲んだものである。図18A,Bに示したように、位相が異なっている部分が残留している場合には、その残留量によっては、視認できる程度に液晶乱れが生じてしまうことがある。その場合には、必要に応じて、階調の高い方の階調データが、階調がより高くなるように補正される。例えば、図18Cに示した例では、画素Bの方が画素Aよりも階調が高いので、画素Aに対応する階調データが、階調がより高くなるように補正される。これにより、液晶乱れが低減されるので、高い映像品質を得ることができる。次に、上記の追加補正の具体例について説明する。図19は、上記実施の形態において既に補正がなされた後の信号データ30A以下、単に信号データ30Aと称する。のビット配列を、さらに所望のビット配列に補正する手順の流れを表したものである。図20は、信号データ30Aが垂直方向にグラデーションが生じている階調データとなっているときの上記の追加補正の一例を表したものである。まず、水平駆動回路60は、信号データ30Aにおいて互いに隣り合う2つの画素に対応する階調データにおいて、互いに共通するサブフィールドおよび分割サブフィールドごとに、位相差の有無を検出するS201。ここで、位相差とは、ビットの相違、または白黒の相違を指している。その結果、水平駆動回路60は、位相差が無いと検出した場合には、上記の追加補正を行わず、終了する。一方、水平駆動回路60は、例えば、図20Aに示したように、位相差があると検出した場合には、階調の高い方の階調データに対する補正値を作成するS202。水平駆動回路60は、例えば、図20Bに示したように、補正値として、階調レベルが1の階調データを作成する。なお、補正値は、常に、階調レベルが1の階調データとは限らない。その後、水平駆動回路60は、階調の高い方の階調データの階調を補正するS203。水平駆動回路60は、例えば、図20Cに示したように、階調の高い方の階調データに対して、階調レベルが1の階調データを加算する。これにより、階調の高い方の階調データが、階調がより高くなるように補正される。これにより、液晶乱れが低減し、あるいは階調の高い方の画素の階調が高くなり、液晶乱れの輝度低下と相殺されて液晶乱れが目立たなくなるので、高い映像品質を得ることができる。変形例2また、上記実施の形態または変形例1において、水平駆動回路60は、フレームごとに、全画素に対応する信号データ30Aに対して、全画素共通の補正値を加算するとともに、補正値を周期的に変更するようにしてもよい。例えば、図21A~Cに示したように、水平駆動回路60は、フレームごとに、全画素に対応する信号データ30Aに対して、100000000階調レベルを1上げる階調データ100000000階調レベルを1上げる階調データ-010000000階調レベルを-3下げる階調データ100000000階調レベルを1上げる階調データを、順番にかつ繰り返し加算するようにしてもよい。このようにした場合には、図21Cに示したように、液晶乱れによって生じる筋L1が映像表示面内で経時的に所定の振幅で振動するので、観察者によって筋L1が視認されにくくなる。これにより、高い映像品質を得ることができる。以上、実施の形態および変形例を挙げて本技術を説明したが、本技術は上記実施の形態等に限定されるものではなく、種々変形が可能である。例えば、上記実施の形態等では、変換回路30、垂直駆動回路50および水平駆動回路60の駆動をコントローラ40が制御していたが、他の回路がこれらの駆動を制御するようにしてもよい。また、変換回路30、垂直駆動回路50および水平駆動回路60の制御は、ハードウェア回路で行われていてもよいし、ソフトウェアプログラムで行われていてもよい。また、例えば、本技術は以下のような構成を取ることができる。1液晶セルを含むメモリ内蔵の画素が行列状に配置された表示装置における各画素を駆動する駆動回路であって、階調データの各ビットに対応し、かつ対応ビットの重みに応じた期間となる複数のサブフィールドで1フレーム期間を分割するとともに、期間の相対的に長い1または複数のサブフィールドを、期間の相対的に短いサブフィールドの期間と等しい期間に分割することにより複数の分割サブフィールドを生成する分割部と、互いに隣接する2つの画素に対応する階調データのビット配列が異なっている場合には、階調を維持した上で、一方の画素に対応する階調データのビット配列に対して、他方の画素に対応する階調データのビット配列に近づける補正を行う補正部と、各サブフィールドおよび各分割サブフィールドに対応するビットに従って画素の液晶セルをオンまたはオフすることで、1フレーム期間中のオン期間またはオフ期間の割合を制御するオンオフ期間制御部とを含む駆動回路。2前記補正部は、階調を維持した上で、一方の画素に対応する階調データのビット配列を、他方の画素に対応する階調データのビット配列に近づけた後、依然として双方のビット配列が異なっている部分がある場合には、階調の高い方の階調データを、階調がより高くなるように補正する1に記載の駆動回路。3前記補正部は、フレームごとに、全画素に対応する階調データに対して、全画素共通の補正値を加算するとともに、補正値を周期的に変更する1または2に記載の駆動回路。4液晶セルを含むメモリ内蔵の画素が行列状に配置された表示領域と、各画素を駆動する駆動回路とを備え、前記駆動回路は、階調データの各ビットに対応し、かつ対応ビットの重みに応じた期間となる複数のサブフィールドで1フレーム期間を分割するとともに、期間の相対的に長い1または複数のサブフィールドを、期間の相対的に短いサブフィールドの期間と等しい期間に分割することにより複数の分割サブフィールドを生成する分割部と、互いに隣接する2つの画素に対応する階調データのビット配列が異なっている場合には、階調を維持した上で、一方の画素に対応する階調データのビット配列に対して、他方の画素に対応する階調データのビット配列に近づける補正を行う補正部と、各サブフィールドおよび各分割サブフィールドに対応するビットに従って画素の液晶セルをオンまたはオフすることで、1フレーム期間中のオン期間またはオフ期間の割合を制御するオンオフ期間制御部とを有する表示装置。5液晶セルを含むメモリ内蔵の画素が行列状に配置された表示装置の駆動方法であって、階調データの各ビットに対応し、かつ対応ビットの重みに応じた期間となる複数のサブフィールドで1フレーム期間を分割するとともに、期間の相対的に長い1または複数のサブフィールドを、期間の相対的に短いサブフィールドの期間と等しい期間に分割することにより複数の分割サブフィールドを生成する分割ステップと、互いに隣接する2つの画素に対応する階調データのビット配列が異なっている場合には、階調を維持した上で、一方の画素に対応する階調データのビット配列に対して、他方の画素に対応する階調データのビット配列に近づける補正を行う補正ステップと、各サブフィールドおよび各分割サブフィールドに対応するビットに従って画素の液晶セルをオンまたはオフすることで、1フレーム期間中のオン期間またはオフ期間の割合を制御するオンオフ期間制御ステップとを含む表示装置の駆動方法。"