前段からの信号を反転して後段に伝達する第1遅延素子と、後段からの信号を反転して前段に伝達し、または前段からの信号を反転した遅延信号を反転して前段に伝達する第2遅延素子とを含む直列に接続された複数の遅延段と、奇数段目および偶数段目の前記遅延段において、前段からの信号を受けてから前記遅延信号を経て前記第2遅延素子から信号が出力されるまでの伝搬遅延時間をそれぞれ検出する検出回路と、前記検出回路の検出結果に基づいて、奇数段目および偶数段目の前記遅延段の前記伝搬遅延時間を互いに等しくする調整回路とを備え、前記遅延段の1つは、制御信号に応じて前記第2遅延素子を介して前記遅延信号を前段に伝達する折り返し遅延段として動作し、前記折り返し遅延段より前段側の前記遅延段は、信号を前記第1遅延素子により後段に伝達し、かつ前記折り返し遅延段により折り返された後段からの信号を前記第2遅延素子により前段に伝達する伝達遅延段として動作することを特徴とする遅延回路。前記遅延段は、前段からの信号を反転して遅延させて前記遅延信号を生成し、生成した前記遅延信号を前記制御信号に応じて前記第2遅延素子に伝達する第3遅延素子を備え、前記調整回路は、前記検出結果に基づいて、奇数段目または偶数段目の遅延段の前記第3遅延素子の遅延時間の調整をすることを特徴とする請求項1に記載の遅延回路。前記調整回路は、前記検出結果に基づいて、奇数段目または偶数段目の前記遅延段の前記第3遅延素子に供給される電源電圧を変えることで、前記第3遅延素子の遅延時間の調整をすることを特徴とする請求項2に記載の遅延回路。前記検出回路は、奇数段目および偶数段目の前記遅延段の前記伝搬遅延時間の差を示すアナログ値を出力し、前記調整回路は、前記アナログ値をデジタル値に変換する変換部と、変換されたデジタル値に基づいて前記電源電圧を生成する生成部とを備えていることを特徴とする請求項3に記載の遅延回路。奇数段目または偶数段目の前記遅延段の前記第3遅延素子は、一端が前記遅延信号の伝達経路に接続され、他端で制御電圧を受ける可変容量素子を含み、前記調整回路は、前記検出結果に基づいて、前記制御電圧を変えることで、前記第3遅延素子の遅延時間の調整をすることを特徴とする請求項2に記載の遅延回路。奇数段目または偶数段目の前記遅延段の前記第3遅延素子は、一端がスイッチを介して前記遅延信号の伝達経路に接続され、他端が電圧線に接続される複数の容量素子を含み、前記調整回路は、前記検出結果に基づいて、前記スイッチを制御し、信号の伝達経路に接続される前記容量素子の数を変えることで、前記第3遅延素子の遅延時間の調整をすることを特徴とする請求項2に記載の遅延回路。検出回路は、前記遅延段と同じ回路を有し、折り返し遅延段として動作する1つのレプリカ遅延段を有し、基準信号を遅延させて第1信号を出力する第1レプリカ回路と、伝達遅延段および折り返し遅延段としてそれぞれ動作する2つの前記レプリカ遅延段を有し、前記基準信号を遅延させて第2信号を出力する第2レプリカ回路と、伝達遅延段として動作する2つの前記レプリカ遅延段および折り返し遅延段として動作する1つの前記レプリカ遅延段を有し、前記基準信号を遅延させて第3信号を出力する第3レプリカ回路と前記第1信号と前記第2信号との位相差および前記第2信号と前記第3信号との位相差を検出し、2つの位相差に応じた制御電圧を生成する遅延モニタ回路とを備えていることを特徴とする請求項1ないし請求項6に記載の遅延回路。請求項1ないし請求項7のいずれか1項に記載の遅延回路と、クロック信号を受け、受けたクロック信号を第1クロック信号として前記遅延回路に出力する入力回路と、前記遅延回路から出力される第2クロック信号に同期して信号を出力する出力回路とを含む半導体集積回路を備えていることを特徴とするシステム。前記半導体集積回路は、前記入力回路および前記出力回路の遅延時間の合計と同じ遅延時間を有し、前記第2クロック信号を遅延させて第3クロック信号として出力するダミー回路と、前記第1クロック信号と前記第3クロック信号との位相を比較する比較回路と、前記第3クロック信号の位相を前記第1クロック信号の位相に合わせるために、前記比較回路による比較結果に基づいて、前記遅延回路の遅延時間を変更する制御回路とを備えていることを特徴とする請求項8に記載のシステム。前記半導体集積回路は、遅延時間の単位変化量が相対的に大きい第1遅延回路として動作する前記遅延回路から出力される第2クロック信号を遅延させ、前記制御回路により遅延時間が変更され、遅延時間の単位変化量が前記第1遅延回路の前記遅延段の遅延時間より小さい第2遅延回路を備え、前記出力回路および前記ダミー回路は、前記第2遅延回路から出力されるクロック信号を前記第2クロック信号として受け、前記制御回路は、前記第2クロック信号の遅延時間を増やすときに、前記第2遅延回路による遅延時間の増加量が前記遅延段の遅延時間に到達したときに、前記第2遅延回路の遅延時間を前記遅延段の遅延時間分減らし、前記第1遅延回路で使用する前記遅延段を1つ増やし、前記第2クロック信号の遅延時間を減らすときに、前記第2遅延回路による遅延時間の減少量が前記遅延段の遅延時間に到達したときに、前記第2遅延回路の遅延時間を前記遅延段の遅延時間分増やし、前記第1遅延回路で使用する前記遅延段を1つ減らすことを特徴とする請求項9に記載のシステム。遅延回路内の遅延段がインバータ等の反転回路を用いて形成されるとき、奇数段目の遅延段の遅延時間と偶数段目の遅延段の遅延時間は、互いに異なる場合がある。また反転回路が複数の入力端子を有するゲート回路を用いて形成されるとき、入力端子により遅延時間が異なる場合がある。奇数段目と偶数段目の遅延段の遅延時間が異なると、信号を通過する遅延段の数を切り換えるときに、遅延時間の増加量および減少量が一定にならない。この結果、高い精度を有する遅延回路を形成できないという問題がある。本発明の目的は、複数の遅延段が直列に接続される遅延回路において、遅延段の数を切り換えるときの遅延時間の増加量および減少量を一定にすることで、高い精度を有する遅延回路を形成することである。本発明の一形態では、遅延回路は、前段からの信号を反転して後段に伝達する第1遅延素子と、後段からの信号を反転して前段に伝達し、または前段からの信号を反転した遅延信号を反転して前段に伝達する第2遅延素子とを含む直列に接続された複数の遅延段と、奇数段目および偶数段目の遅延段において、前段からの信号を受けてから遅延信号を経て第2遅延素子から信号が出力されるまでの伝搬遅延時間をそれぞれ検出する検出回路と、検出回路の検出結果に基づいて、奇数段目および偶数段目の遅延段の伝搬遅延時間を互いに等しくする調整回路とを備え、遅延段の1つは、制御信号に応じて第2遅延素子を介して遅延信号を前段に伝達する折り返し遅延段として動作し、折り返し遅延段より前段側の遅延段は、信号を第1遅延素子により後段に伝達し、かつ折り返し遅延段により折り返された後段からの信号を第2遅延素子により前段に伝達する伝達遅延段として動作する。奇数段目と偶数段目の折り返し遅延段の伝搬遅延時間を互いに等しくすることで、遅延段の段数の切り換えによる遅延時間の増加量および減少量を常に等しくでき、高い精度を有する遅延回路を形成できる。以下、図面を用いて実施形態を説明する。図1は、一実施形態における遅延回路DELAYの例を示している。遅延回路DELAYは、直列に接続されたn個の遅延段DLYDLY1、DLY2、、DLYnを含む可変遅延回路VDLY、検出回路DETおよび調整回路ADJを有している。遅延段DLY1-DLYnは、互いに同じ回路であり、遅延素子D1、D2をそれぞれ有している。遅延素子D1は、前段からの信号の論理レベルを反転して遅延させ後段に伝達する。遅延素子D2は、後段からの信号の論理レベルを反転して遅延させ前段に伝達する。あるいは、遅延素子D2は、前段からの信号の論理レベルを反転して遅延させた遅延信号DSDS1、DS2、、DSnを受け、遅延信号DSの論理レベルを反転して遅延させ前段に伝達する。なお、遅延素子D1、D2に示すインバータの回路記号は、入力端子で受けた信号を反転して出力端子から出力することを示している。各遅延段DLY1-DLYnは、対応する制御信号ENEN1-ENnのいずれかが第1レベルのときに後段からの信号を反転して前段に伝達し、対応する制御信号ENが第1レベルと異なる第2レベルのときに遅延信号DSを反転して前段に伝達する。すなわち、遅延素子D2は、対応する制御信号ENのレベルに応じて、2つの入力端子でそれぞれ受ける信号の1つを選択する。例えば、制御信号EN4が第2レベル、制御信号EN4以外の制御信号ENが第1レベルに設定されているとき、クロック信号CKiは、遅延段DLY1-DLY4の4つの遅延素子D1と、遅延段DLY1-DLY4の4つの遅延素子D2に順に伝達される。太い矢印は、このときのクロック信号CKiの伝達経路を示している。そして、遅延段DLY1-DLY4により遅延されたクロック信号CKiは、クロック信号CKoとして可変遅延回路VDLYから出力される。遅延信号DSを遅延させて前段に折り返す遅延段DLYこの例ではDLY4は、折り返し遅延段として動作する。折り返し遅延段より前段側の遅延段DLYこの例ではDLY1-DLY3は、信号を遅延素子D1により前段から後段に伝達し、かつ折り返し遅延段により折り返された信号を遅延素子D2により後段から前段に伝達する伝達遅延段として動作する。図1では、遅延信号DSは遅延素子D1から出力されているが、例えば、図2に示すように、遅延素子D1と同じ遅延時間を有し、前段からの信号を反転して遅延させ遅延信号DSを生成する別の遅延素子D3が、各遅延段DLYに形成されてもよい。初段の遅延段DLY1において、遅延素子D1は、例えばクロック信号CKiを信号として受け、遅延素子D2は、クロック信号CKiを遅延させたクロック信号CKoを出力する。なお、可変遅延回路VDLYに入力される信号は、クロック信号CKiに限定されず、制御信号やデータ信号でもよい。検出回路DETは、奇数段目および偶数段目の遅延段DLYにおいて、前段からの信号を受けてから遅延信号DSの伝達経路を経て遅延素子D2から信号が出力されるまでの伝搬遅延時間をそれぞれ検出する。この伝搬遅延時間は、後述する折り返し遅延段として動作する遅延段DLYの遅延時間である。例えば、検出回路DETは、奇数段目および偶数段目の遅延段DLYとそれぞれ同じ回路構成を有する複数の遅延段を含み、信号が1段目、2段目、3段目でそれぞれ折り返す3つレプリカ回路を有している。3つレプリカ回路は、遅延段DLYの回路構成が異なることを除き、後述する図5と同様である。そして、検出回路DETは、図5と同様に、3つのレプリカ回路に共通の基準信号を供給し、2つのレプリカ回路からの出力信号の位相差をそれぞれ測定することで、奇数段目および偶数段目の遅延段DLYの伝搬遅延時間を検出する。具体的には、2段目で折り返される出力信号と1段目で折り返される出力信号の時間差は、偶数段目の遅延段DLYの伝搬遅延時間を示し、3段目で折り返される出力信号と2段目で折り返される出力信号の時間差は、奇数段目の遅延段DLYの伝搬遅延時間を示す。調整回路ADJは、検出回路DETの検出結果に基づいて、可変遅延回路VDLYおよび検出回路DETの偶数段目の遅延段DLYに遅延調整信号DADJを出力し、伝搬遅延時間を調整する。検出回路DETは、奇数段目の遅延段DLYの伝搬遅延時間と、遅延時間が調整された偶数段目の遅延段DLYの伝搬遅延時間とを再び検出する。調整回路ADJは、検出回路DETの新たな検出結果に基づいて、可変遅延回路VDLYおよび検出回路DETの偶数段目の遅延段DLYに遅延調整信号DADJを出力する。これを繰り返すことで、偶数段目の遅延段DLYの伝搬遅延時間と奇数段目の遅延段DLYの伝搬遅延時間は互いに等しくなる。伝搬遅延時間は、前段からの信号を受けてから遅延信号DSの伝達経路を経て遅延素子D2から信号が出力されるまでの時間である。例えば、可変遅延回路VDLYの遅延段DLYの遅延素子D2および検出回路DETの遅延段DLYの遅延素子D2は、遅延信号DSが伝達される経路の負荷容量値または抵抗値を変えるために、負荷容量値が可変な可変容量素子または抵抗値が可変な可変抵抗素子を有している。伝搬遅延時間は、負荷容量値または抵抗値を変えることで調整される。調整回路ADJは、可変遅延回路VDLYおよび検出回路DETの偶数段目の遅延段DLYにおける可変容量素子の容量値または可変抵抗素子の抵抗値を変えるためにデジタル値やアナログ電圧を遅延調整信号DADJとして出力する。可変遅延回路VDLYおよび検出回路DETにおいて、奇数段目の遅延段DLYの可変容量素子または可変抵抗素子には、固定のデジタル値やアナログ電圧が供給される。なお、調整回路ADJは、検出回路DETの検出結果に基づいて、奇数段目の遅延段DLYを制御して伝搬遅延時間を調整してもよい。この場合、遅延調整信号DADJは、検出回路DETおよび可変遅延回路VDLY内の奇数段目の遅延段DLYに出力される。また、検出回路DETは、可変遅延回路VDLY内の遅延段DLYの伝搬遅延時間を直接検出してもよい。例えば、検出回路DETは、第2レベルの制御信号ENを受ける遅延段DLYが折り返し遅延段と認識し、折り返し遅延段に入力される信号と折り返し遅延段から出力される信号の位相差に基づいて伝搬遅延時間を検出する。この際、奇数番号の制御信号ENが第2レベルのとき、奇数段目の遅延段の伝搬遅延時間が検出される。偶数番号の制御信号ENが第2レベルのとき、偶数段目の遅延段の伝搬遅延時間が検出される。一般に、複数の入力端子を有する遅延素子D2は、信号を受ける入力端子により遅延時間が異なる。例えば、NANDゲートやNORゲートでは、直列に接続されるトランジスタを有しており、電源端子に近いトランジスタのゲートで受ける信号の伝搬遅延時間は、電源端子から遠いトランジスタのゲートで受ける信号の伝搬遅延時間より長い。さらに、信号の論理レベルを反転して出力するインバータ等の回路では、信号の立ち上がりエッジに対する伝搬遅延時間と、信号の立ち下がりエッジに対する伝搬遅延時間とは互いに異なる場合がある。例えば、CMOSインバータでは、ハイレベルを受けているときにnMOSトランジスタに電流が流れ、ロウレベルを受けているときにpMOSトランジスタに電流が流れる。このため、トランジスタの製造誤差により、立ち上がりエッジと立ち下がりエッジの伝搬遅延時間が互いに異なる場合がある。図2は、遅延回路DELAYの別の例を示している。図2に示す遅延回路DELAYの各遅延段DLY1-DLYnは、遅延素子D1と同じ遅延時間を有し、前段からの信号を反転して遅延させ遅延信号DSを生成する遅延素子D3を有している。すなわち、折り返し遅延段の信号の伝達経路は、遅延素子D3、D2を含む。遅延段DLY1-DLYnは、互いに同じ回路である。例えば、検出回路DETに形成される3つのレプリカ回路は、遅延段DLYの回路構成が異なることを除き、後述する図6と同様である。調整回路ADJは、検出回路DETの検出結果に基づいて、可変遅延回路VDLYおよび検出回路DETの偶数段目の遅延段DLYの遅延素子D3に遅延調整信号DADJを出力し、伝搬遅延時間を調整する。例えば、遅延調整信号DADJは、DC電圧であり、可変遅延回路VDLYおよび検出回路DETの偶数段目の遅延段DLYの遅延素子D3の電源端子に供給され、遅延素子D3の遅延時間を調整する。可変遅延回路VDLYおよび検出回路DETにおいて、遅延素子D1、D2の電源端子と、奇数段目の遅延段DLYの遅延素子D3の電源端子とには、電源電圧が供給される。あるいは、負荷容量値が可変な可変容量素子または抵抗値が可変な可変抵抗素子が、可変遅延回路VDLYおよび検出回路DETの遅延段DLYの遅延素子D3から出力される遅延信号DSの伝達経路に接続されている。このとき、調整回路ADJは、偶数段目の遅延段DLYの可変容量素子の容量値または可変抵抗素子の抵抗値を変えるために、デジタル値やアナログ電圧を遅延調整信号DADJとして出力する。可変遅延回路VDLYおよび検出回路DETの奇数段目の遅延段DLYの可変容量素子または可変抵抗素子には、固定のデジタル値やアナログ電圧が供給される。なお、調整回路ADJは、検出回路DETの検出結果に基づいて、奇数段目の遅延段DLYを制御して伝搬遅延時間を調整してもよい。この場合、遅延調整信号DADJは、検出回路DETおよび可変遅延回路VDLY内の奇数段目の遅延段DLYに出力される。また、検出回路DETは、可変遅延回路VDLY内の遅延段DLYの伝搬遅延時間を直接検出してもよい。図2に示す遅延回路DELAYの動作は、折り返し遅延段として動作する遅延段DLYにおいて、信号が、遅延素子D1、D2ではなく、遅延素子D3、D2を経由して出力されることを除き、図1に示す遅延回路DELAYの動作と同じである。この場合にも、偶数段目の折り返し遅延段の伝搬遅延時間と奇数段目の折り返し遅延段の伝搬遅延時間とを互いに等しくすることで、遅延段DLYの段数の切り換えによる遅延時間の増加量および減少量を常に等しくできる。図3は、図1および図2に示した遅延回路DELAYの動作の例を示している。図3では、使用する遅延段DLYが1段から5段の間で切り換えられるときの遅延時間の変化を示している。遅延時間は、クロック信号CKiが可変遅延回路VDLYに入力されてからクロックCKoが可変遅延回路VDLYから出力されるまでの時間であり、例えば、クロック信号CKiの立ち上がりからクロック信号CKoの立ち上がりエッジまでの時間である。符号HF、LF、HS、LSは、各遅延素子D1、D2またはD3の遅延時間を示している。符号HF、HSのHHighは、ハイレベルの信号が各遅延素子D1-D3に入力されること示す。符号LF、LSのLLowは、ロウレベルの信号が各遅延素子D1-D3に入力されること示す。符号HF、LFのFFastは、信号が遅延時間の短い経路に対応する入力端子に入力されることを示す。折り返し遅延段の遅延素子D2における符号HS、LSのSSlowは、信号が遅延時間の長い経路に対応する入力端子に入力されることを示す。遅延時間の長短は、遅延信号DSおよび後段からの信号を複数の入力端子でそれぞれ受ける遅延素子D2で発生する。この例では、遅延素子D2において、遅延信号DSを受ける入力端子に対応する経路は遅延時間が長く、後段からの信号を受ける入力端子に対応する経路は遅延時間が短い。折り返し遅延段での遅延時間HFLSおよび遅延時間LFHSは、前段から信号を受けてから遅延信号DSの伝達経路を経て遅延素子D2から信号が出力されるまでの伝搬遅延時間である。例えば、遅延段DLY1のみが使用されるときの可変遅延回路VDLYの遅延時間は、HFLSであり、遅延段DLY1、DLY2が使用されるときの可変遅延回路VDLYの遅延時間は、HFLFHSLFである。このため、遅延段DLY1、DLY2を使用するときの遅延時間とDLY1を使用するときの遅延時間との差、すなわち、遅延段DLY2の追加または削除により増加または減少する伝搬遅延時間は、HFLFHSLF-HFLSになる。遅延段DLY3、DLY4、DLY5の追加または削除により増加または減少する伝搬遅延時間も、図3に示すように、遅延時間の差として求めることができる。図3より、偶数段目の遅延段DLY2、DLY4の追加または削除により増加または減少する伝搬遅延時間は、式1になる。奇数段目の遅延段DLY3、DLY5の追加または削除により増加または減少する伝搬遅延時間は式2になる。偶数段目の伝搬遅延時間=HFLFHSLF-HFLS......1奇数段目の伝搬遅延時間=LFHFLSHF-LFHS......2式1、2において、偶数段目の折り返し遅延段の伝搬遅延時間LFHSと奇数段目の折り返し遅延段の伝搬遅延時間HFLSとが互いに等しいとき、伝搬遅延時間は、ともにHFLFになる。すなわち、検出回路DETと調整回路ADJの動作により、偶数段目および奇数段目の折り返し遅延段の伝搬遅延時間を互いに等しくすることで、遅延段DLYの段数の切り換えによる遅延時間の増加量および減少量を常に等しくできる。遅延時間HF、LFは、遅延時間の和HFLFとしてペアで存在する。このため、遅延時間HF、LFが互いに異なる場合にも、折り返し遅延段の伝搬遅延時間の調整に影響しない。なお、クロック信号CKiの立ち下がりエッジが可変遅延回路VDLY内を伝搬するとき、図3において、HFはLFになり、LFはHFになり、LSはHSになり、HSはLSになる。このため、クロック信号CKiの立ち下がりエッジが可変遅延回路VDLY内を伝搬されるときも、伝搬遅延時間LFHS、HFLSを互いに等しくすることで、遅延段DLYの段数の切り換えによる遅延時間の増加量および減少量を常に等しくできる。以上、この実施形態では、奇数段目と偶数段目の折り返し遅延段の伝搬遅延時間を互いに等しくすることで、遅延段DLYの段数の切り換えによる遅延時間の増加量および減少量を常に等しくでき、高い精度を有する遅延回路DELAYを形成できる。遅延段DLYが折り返し遅延段として動作するときに信号を伝達する専用の遅延素子D3を形成することで、調整回路ADJによる遅延時間の調整を容易に実施できる。例えば、遅延素子D3の電源端子に可変のDC電圧を供給することで、遅延時間を容易に調整できる。あるいは、遅延段DLYが折り返し遅延段として動作するときに生成される専用の遅延信号DSの伝達経路に、可変容量素子または可変抵抗素子を接続することで、遅延時間を容易に調整できる。図4は、別の実施形態における遅延回路DELAYの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、遅延段DLY1-DLYn、検出回路DETおよび調整回路ADJの回路構成が上述した実施形態と相違している。遅延段DLY1-DLYn、検出回路DETおよび調整回路ADJの接続関係は、上述した実施形態と同じである。可変遅延回路VDLYの各遅延段DLYDLY1-DLYnは、互いに同じ回路であり、遅延素子D1、D2、D3として2入力のNANDゲートを有している。初段の遅延段DLY1において、遅延素子D1は、例えばクロック信号CKiを信号として受け、遅延素子D2は、クロック信号CKiを遅延させたクロック信号CKoを出力する。各NANDゲートにおいて、符号FFastの入力端子で受ける信号が出力端子から出力されるまでの遅延時間は短いことを示し、符号SSlowの入力端子で受ける信号が出力端子から出力されるまでの遅延時間は長いことを示す。遅延時間の相違については、図6で説明する。各遅延段DLYにおいて、入力端子IN1で受ける前段からの信号は、遅延素子D1、D3の入力端子Fに供給される。遅延素子D1の入力端子Sは、制御信号ENEN1、EN2、、ENnのレベルを反転した信号を受ける。遅延素子D1は、制御信号ENがロウレベルのときに動作し、入力端子Fで受ける信号を反転して遅延させて出力端子OUT1に出力する。遅延素子D3の入力端子Sは、制御信号ENを受ける。遅延素子D3は、制御信号ENがハイレベルのときに動作し、入力端子Fで受ける信号を反転して遅延させ、遅延信号DSDS1、DS2、、DSnとして遅延素子D2の入力端子Sに出力する。偶数段目の遅延段DLYの遅延素子D3は、遅延調整信号VevenDC電圧を電源端子で受け、遅延調整信号Vevenの電圧値に応じて遅延時間を変更する。遅延段DLY2の遅延素子D1、D2、インバータおよび他の遅延段DLY1、DLY3、、DLYnの遅延素子D1、D2、D3、インバータは、電源電圧を受けて動作する。遅延素子D3の出力端子と遅延素子D2の入力端子Sとの間に直列に配置された2つのインバータは、遅延素子D2に供給される信号の波形を整形する機能を有する。波形の整形が不要な場合、これ等2つのインバータは配置されなくもよい。遅延素子D2は、入力端子Sで受ける遅延信号DSまたは入力端子IN2を介して受ける後段からの信号を反転して遅延させ、出力端子OUT2を介して前段に出力する。検出回路DETは、レプリカ遅延回路RPDLYおよび遅延モニタ回路DMONを有している。レプリカ遅延回路RPDLYは、基準クロック信号CKrefを受ける3つのレプリカ回路を有しており、遅延時間が互いに異なる3つのクロック信号CLK1、CLK2、CLK3を生成する。レプリカ遅延回路RPDLYにおいて、偶数段目の遅延段DLY2の遅延素子D3図5は、遅延調整信号Vevenを電源端子で受ける。遅延モニタ回路DMONは、クロック信号CLK1、CLK2の位相差遅延時間およびクロック信号CLK2、CLK3の位相差遅延時間を検出し、検出結果を2つの位相差の大小関係を示す制御電圧VOUTとして調整回路ADJに出力する。遅延モニタ回路DMONの例は、図7に示す。調整回路ADJは、制御電圧VOUTに応じて、レプリカ遅延回路RPDLYおよび可変遅延回路VDLYに供給する調整電圧Vevenを生成する。調整回路ADJの例は、図8に示す。なお、調整電圧Vevenは、遅延素子D3の接地端子に供給されてもよい。このとき、遅延素子D3の遅延時間は、調整電圧Vevenが高いときに長くなり、調整電圧Vevenが低いときに短くなる。検出回路DETおよび調整回路ADJによる遅延時間の調整により、クロック信号CLK1、CLK2の位相差とクロック信号CLK2、CLK3の位相差とは互いに等しくなる。2つの位相差が等しいときに生成される調整電圧Vevenにより、可変遅延回路VDLYにおける奇数段目の遅延段DLYと偶数段目の遅延段DLYの遅延時間とは互いに等しくなる。これにより、遅延段DLYの段数の切り換えによる遅延時間の増加量および減少量を常に等しくできる。図5は、図4に示したレプリカ遅延回路RPDLYの例を示している。レプリカ遅延回路RPDLYは、共通の基準クロック信号CKrefを受ける3つのレプリカ回路RP1、RP2、RP3を有している。レプリカ回路RP1は、図4に示した遅延段DLY1と同じ回路により形成されている。レプリカ回路RP2は、図4に示した遅延段DLY1、DLY2と同じ回路により形成されている。レプリカ回路RP3は、図4に示した遅延段DLY1-DLY3と同じ回路により形成されている。偶数段目の遅延段DLY2の遅延素子D3は、調整電圧Vevenを受けて動作する。遅延段DLY2の遅延素子D1、D2、インバータおよび他の遅延段DLY1、DLY3の遅延素子D1、D2、D3、インバータは、電源電圧を受けて動作する。折り返し遅延段として動作する最終の遅延段DLYは、制御端子ENでハイレベルHの制御信号ENを受ける。伝達遅延段として動作する遅延段DLYは、制御端子ENでロウレベルLの制御信号ENを受ける。遅延段DLY1-DLY3に示した太線は、基準クロック信号CKrefの伝達経路を示している。各レプリカ回路RP1-RP3は、基準クロック信号CKrefを最終の遅延段DLYDLY1-DLY3のいずれかで折り返し、クロック信号CLKCLK1-CLK3のいずれかを生成する。すなわち、レプリカ回路RP1-RP3は、図4に示した可変遅延回路VDLYが1段、2段および3段の遅延段DLYを使用して動作するときとそれぞれ同じ動作をする。各レプリカ回路RP1-RP3の動作は、図3において、遅延素子D3の遅延時間が遅延素子D3の出力に接続されたインバータ列の遅延時間を含むことを除き、使用段数が1段、2段および3段のときの動作と同じである。クロック信号CLK1-CLK3は、図3の1段-3段が使用されるときのクロック信号CKoとそれぞれ同じタイミングで出力される。クロック信号CLK1、CLK2の位相差は、偶数段目の遅延段DLY2の追加または削除により増加または減少する伝搬遅延時間を示す。クロック信号CLK2、CLK3の位相差は、奇数段目の遅延段DLY3の追加または削除により増加または減少する伝搬遅延時間を示す。なお、基準クロック信号CKrefの周期は、図7に示す遅延モニタ回路DMONを正しく動作させるために、遅延段DLYの遅延時間の2倍より長ければよい。図6は、図4および図5に示した遅延段DLYのNANDゲートの例を示している。遅延素子D1、D2のNANDゲートおよび奇数段目の遅延素子D3のNANDゲートは、電源線VDDに接続されている。偶数段目の遅延素子D3のNANDゲートは、調整電圧線Vevenに接続されている。NANDゲートは、電源線VDDまたは調整電圧線Vevenと出力端子OUTとの間に並列に配置されたpMOSトランジスタP1、P2と、出力端子OUTと接地線VSSとの間に直列に配置されたnMOSトランジスタN1、N2とを有している。pMOSトランジスタP1およびnMOSトランジスタN1のゲートは、入力端子Fに接続されている。pMOSトランジスタP2およびnMOSトランジスタN2のゲートは、入力端子Sに接続されている。入力端子Sは出力端子OUTから遠いnMOSトランジスタN2のゲートに接続され、入力端子Fは、出力端子OUTに近いnMOSトランジスタN1のゲートに接続されている。このため、入力端子Sで立ち上がりエッジを受けてから出力端子OUTがロウレベルに変化するまでの時間は、入力端子Fで立ち上がりエッジを受けてから出力端子OUTがロウレベルに変化するまでの時間より長い。図7は、図4に示した遅延モニタ回路DMONの例を示している。遅延モニタ回路DMONは、位相検出部PDETおよびチャージポンプ部CPMPを有している。位相検出部PDETは、クロック信号CLK1、CLK2を受けるフリップフロップ対DFFと、クロック信号CLK2、CLK3を受けるフリップフロップ対DFFと、各フリップフロップ対DFFのリセット端子RSに接続されたAND回路とを有している。各フリップフロップDFFのデータ端子Dは、電源線VDDに接続されている。各AND回路は、対応するフリップフロップ対DFFの出力端子Qがともにハイレベルのときに、フリップフロップ対DFFをリセットするためにハイレベルを出力する。クロック信号CLK1、CLK2を受けるフリップフロップ対DFFにおいて、クロック信号CLK1を受けるフリップフロップDFFは、出力端子Qから制御信号PDdownを出力する。出力端子Qは正論理の端子である。制御信号PDdownは、クロック信号CLK1が立ち上がってからクロック信号CLK2の立ち上がるまで、ハイレベルに設定される。すなわち、制御信号PDdownのハイレベル期間は、クロック信号CLK1、CLK2の位相差を示す。クロック信号CLK2、CLK3を受けるフリップフロップ対DFFにおいて、クロック信号CLK2を受けるフリップフロップDFFは、出力端子QXから制御信号PDupを出力する。出力端子QXは負論理の端子である。制御信号PDupは、クロック信号CLK2が立ち上がってからクロック信号CLK3の立ち上がるまで、ロウレベルに設定される。すなわち、制御信号PDupのロウレベル期間は、クロック信号CLK2、CLK3の位相差を示す。チャージポンプ部CPMPは、電源線VDDと接地線VSSとの間に直列に配置される電流源CS1、pMOSトランジスタP3、nMOSトランジスタN3、電流源CS2と、出力端子VOUTと接地線VSSとの間に配置される容量素子C1とを有している。出力端子VOUTは、pMOSトランジスタP3のドレインおよびnMOSトランジスタN3のドレインに接続されている。pMOSトランジスタP3は、制御信号PDupがロウレベルの期間に、容量素子C1を充電するためにオンする。nMOSトランジスタN3は、制御信号PDdownがハイレベルの期間に、容量素子C1を放電するためにオンする。容量素子C1は、平滑容量として機能し、制御信号PDupのロウレベル期間と制御信号PDdownのハイレベル期間の長さに応じて、出力端子OUTに制御電圧VOUTを生成する。制御電圧VOUTは、クロック信号CLK1、CLK2の位相差がクロック信号CLK2、CLK3の位相差より小さいときに高くなり、クロック信号CLK1、CLK2の位相差がクロック信号CLK2、CLK3の位相差より大きいときに低くなる。図8は、図4に示した調整回路ADJの例を示している。調整回路ADJは、差増増幅器AMPと、電源線VDDと接地線VSSとの間に直列に配置されるnMOSトランジスタN4、pMOSトランジスタP4、抵抗素子R1とを有している。差動増幅器AMPおよびnMOSトランジスタN4は、レギュレータとして動作し、pMOSトランジスタP4のソースに基準電圧Vrefと同じ定電圧を生成する。pMOSトランジスタP4は、ゲートで受ける制御電圧VOUTが高いときにオン抵抗ソース、ドレイン間抵抗が高くなり、ゲートで受ける制御電圧VOUTが低いときにオン抵抗が低くなる。すなわち、pMOSトランジスタP4は、制御電圧VOUTに応じて抵抗値が変化する可変抵抗素子VRESとして機能する。調整回路ADJの出力端子Vevenは、pMOSトランジスタP4と抵抗素子R1との間に接続されている。そして、調整回路ADJは、制御電圧VOUTが高いときに、図4および図5に示した可変遅延回路VDLYおよび検出回路DETの偶数段目の遅延段DLYの遅延素子D3の遅延時間を長くするために調整電圧Vevenを低くする。調整回路ADJは、制御電圧VOUTが低いときに、可変遅延回路VDLYおよび検出回路DETの偶数段目の遅延段DLYの遅延素子D3の遅延時間を短くするために調整電圧Vevenを高くする。図9は、図4に示した遅延回路DELAYの動作の例を示している。図5に示したレプリカ遅延回路RPDLYのレプリカ回路RP1-RP3は、基準クロック信号CKrefを遅延させてクロック信号CLK1-CLK3を生成する。この例では、折り返し遅延段として動作するレプリカ回路RP2の遅延段DLY2の遅延時間は、折り返し遅延段として動作するレプリカ回路RP3の遅延段DLY3の遅延時間より短い。すなわち、図3に示した伝搬遅延時間LFHSは、伝搬遅延時間HFLSより短い。このとき、制御信号PDdownのパルス幅PW1は、制御信号PDupのパルス幅PW2より小さい。チャージポンプ部CPMPは、パルス幅PW1の小さい制御信号PDdownとパルス幅PW2の大きい制御信号PDupとを受け、制御電圧VOUTを上昇させる。図8に示した調整回路ADJは、制御電圧VOUTの上昇に応じて可変抵抗素子VRESの抵抗値RVRESを上昇させ、調整電圧Vevenを下降させる。これにより、可変遅延回路VDLYおよびレプリカ遅延回路RPDLYにおいて、折り返し遅延段として動作する偶数段目の遅延段DLYDLY2等の遅延時間は長くなる。折り返し遅延段の遅延時間が長くなることで、制御信号PDdownのパルス幅PW1は大きくなる。これにより、チャージポンプ部CPMPは制御電圧VOUTをさらに上昇させ、調整回路ADJは調整電圧Vevenをさらに下降させる。制御電圧VOUTの上昇、抵抗値RVRESの上昇および調整電圧Vevenの下降は、パルス幅PW1、PW2が等しくなり、折り返し遅延段として動作する偶数段目と奇数段目の遅延段DLYの遅延時間が等しくなるまで行われる。これにより、図3に示した伝搬遅延時間LFHSと伝搬遅延時間HFLSとは互いに等しくなり、遅延段DLYの段数の切り換えによる遅延時間の増加量および減少量は等しくなる。図9とは逆に、制御信号PDdownのパルス幅PW1が制御信号PDupのパルス幅PW2より大きいときLFHS>HFLS、制御電圧VOUTは下降し、抵抗値RVRESは下降し、調整電圧Vevenは上昇する。これにより、可変遅延回路VDLYおよびレプリカ遅延回路RPDLYにおいて、折り返し遅延段として動作する偶数段目の遅延段DLYDLY2等の遅延時間は短くなる。そして、パルス幅PW1、PW2が等しくなり、折り返し遅延段として動作する偶数段目と奇数段目の遅延段DLYの遅延時間が等しくなりLFHS=HFLS、遅延段DLYの段数の切り換えによる遅延時間の増加量および減少量は等しくなる。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、偶数段目と奇数段目の遅延段DLYの遅延時間は、可変遅延回路VDLYの遅延段DLYと同じ遅延時間を有するレプリカ遅延回路RPDLYを用いて検出される。これにより、遅延時間を検出するための信号線等の負荷を可変遅延回路VDLYに追加することなく、遅延時間を検出でき、高い精度を有する遅延回路DELAYを形成できる。図10は、別の実施形態における遅延回路DELAYの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、調整回路ADJは、制御電圧VOUTに応じて、レプリカ遅延回路RPDLYおよび可変遅延回路VDLYにおける奇数段目の遅延段DLYの遅延素子D3に供給する調整電圧Voddを生成する。このため、遅延段DLY1-DLYnおよび検出回路DETの回路構成が上述した実施形態と相違している。遅延段DLY1-DLYn、検出回路DETおよび調整回路ADJの接続関係は、調整回路ADJが調整電圧Vevenではなく調整電圧Voddを出力することを除き、上述した実施形態と同じである。可変遅延回路VDLYは、調整電圧Voddを奇数段目の遅延段DLYDLY1、DLY3等の遅延素子D3の電源端子で受けている。偶数段目の遅延段DLYDLY2、DLYn等の遅延素子D3の電源端子は、電源電圧を受けている。すなわち、この実施形態では、折り返し遅延段として動作する奇数段目の遅延段DLYの遅延時間が、調整電圧Voddに応じて調整される。可変遅延回路VDLYのその他の構成は、図4に示した可変遅延回路VDLYと同じである。図11は、図10に示したレプリカ遅延回路RPDLYの例を示している。レプリカ遅延回路RPDLYは、調整電圧Voddを奇数段目の遅延段DLY1、DLY3の遅延素子D3の電源端子で受けている。偶数段目の遅延段DLY2の遅延素子D3の電源端子は、電源電圧を受けている。すなわち、この実施形態では、折り返し遅延段として動作する奇数段目の遅延段DLY1またはDLY3の遅延時間が、調整電圧Voddに応じて調整される。レプリカ遅延回路RPDLYのその他の構成は、図5に示したレプリカ遅延回路RPDLYと同じである。図12は、図10に示した遅延モニタ回路DMONの例を示している。この実施形態では、制御信号PDupは、クロック信号CLK1を受けるフリップフロップDFFの出力端子QXから出力される。制御信号PDdownは、クロック信号CLK2-CLK3を受けるフリップフロップ対DFFにおいて、クロック信号CLK2を受けるフリップフロップDFFの出力端子Qから出力される。遅延モニタ回路DMONのその他の構成は、図7に示した遅延モニタ回路DMONと同じである。位相検出部PDETは、クロック信号CLK1、CLK2の位相差と同じパルス幅を有する制御信号PDupを生成し、クロック信号CLK2、CLK3の位相差と同じパルス幅を有する制御信号PDdownを生成する。チャージポンプ部CPMPは、クロック信号CLK1、CLK2の位相差がクロック信号CLK2、CLK3の位相差より小さいときに制御電圧VOUTを低くする。チャージポンプ部CPMPは、クロック信号CLK1、CLK2の位相差がクロック信号CLK2、CLK3の位相差より大きいときに制御電圧VOUTを高くする。位相差と制御電圧VOUTの変化方向の関係は、図7と逆である。図13は、図10に示した遅延回路DELAYの動作の例を示している。図9と同じ動作については、詳細な説明は省略する。図13では、図9と同様に、折り返し遅延段として動作するレプリカ回路RP2の遅延段DLY2の遅延時間は、折り返し遅延段として動作するレプリカ回路RP3の遅延段DLY3の遅延時間より短い。すなわち、図3に示した伝搬遅延時間LFHSは、伝搬遅延時間HFLSより短い。但し、図9と逆に、制御信号PDupのパルス幅PW2は、レプリカ回路RP2の遅延段DLY2の遅延時間を示し、制御信号PDdownのパルス幅PW1は、レプリカ回路RP3の遅延段DLY3の遅延時間を示す。パルス幅PW2がパルス幅PW1より小さいとき、制御電圧VOUTは低くなり、抵抗値RVRESは下降し、調整電圧Voddは上昇する。調整電圧Voddの上昇により、可変遅延回路VDLYおよびレプリカ遅延回路RPDLYにおいて、折り返し遅延段として動作する奇数段目の遅延段DLYDLY1、DLY3等の遅延時間は短くなる。制御電圧VOUTの下降、抵抗値RVRESの下降および調整電圧Voddの上昇は、折り返し遅延段として動作する奇数段目の遅延段DLYの遅延時間が折り返し遅延段として動作する偶数段目の遅延段DLYの遅延時間と等しくなるまで行われる。これにより、図3に示した伝搬遅延時間LFHSと伝搬遅延時間HFLSとは互いに等しくなり、遅延段DLYの段数の切り換えによる遅延時間の増加量および減少量は等しくなる。図13とは逆に、制御信号PDupのパルス幅PW2が制御信号PDdownのパルス幅PW1より大きいときLFHS>HFLS、制御電圧VOUTは上昇し、抵抗値RVRESは上昇し、調整電圧Voddは下降する。これにより、可変遅延回路VDLYおよびレプリカ遅延回路RPDLYにおいて、折り返し遅延段として動作する奇数段目の遅延段DLYDLY1、DLY3等の遅延時間は長くなる。そして、折り返し遅延段として動作する奇数段目の遅延段DLYの遅延時間は、折り返し遅延段として動作する偶数段目の遅延段DLYの遅延時間と等しくなりLFHS=HFLS、遅延段DLYの段数の切り換えによる遅延時間の増加量および減少量は等しくなる。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。図14は、別の実施形態における遅延回路DELAYの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、可変遅延回路VDLYおよびレプリカ遅延回路RPDLYにおける偶数段目の遅延段DLYは、容量素子C2を有している。容量素子C2は、nMOSトランジスタのソースおよびドレインを互いに接続することで形成されるバラクタであり、ゲートを遅延素子D3の出力に接続し、ソースおよびドレインを電圧線Vevenに接続している。可変遅延回路VDLYおよびレプリカ遅延回路RPDLYの構成は、容量素子C2が追加されることを除き、図4に示した可変遅延回路VDLYおよび図5に示したレプリカ遅延回路RPDLYと同じである。遅延モニタ回路DMONおよび調整回路ADJは、生成される調整電圧Vevenの値が異なることを除き、図7および図8に示した遅延モニタ回路DMONおよび調整回路ADJと同じである。図15は、図14に示した容量素子C2が接続された遅延素子D3の遅延時間の変化の例を示している。容量素子C2の特性は、バラクタの特性と同じであり、容量値は、調整電圧Vevenが低くなると大きくなり、調整電圧Vevenが高くなると小さくなる。容量値が大きくなると遅延素子D3の出力に接続される負荷は大きくなり、遅延素子D3の遅延時間は長くなる。容量値が小さくなると遅延素子D3の出力に接続される負荷は小さくなり、遅延素子D3の遅延時間は短くなる。ここで、遅延素子D3の遅延時間は、遅延素子D3に信号が入力されてから遅延信号DSの論理レベルが変化するまでの時間である。容量素子C2の容量値に応じて遅延素子D3の遅延時間を調整することで、遅延素子D3の電源電圧を変化させることに比べて、遅延時間の調整範囲を大きくでき、遅延時間の制御を容易にできる。図16は、図14に示した遅延回路DELAYの動作の例を示している。図9と同じ動作については、詳細な説明は省略する。図16の波形は、容量素子C2の容量値の変化を示す波形を除き、図9と同様である。パルス幅PW1がパルス幅PW2より小さいとき、折り返し遅延段として動作する偶数段目の遅延段DLYの伝搬遅延時間は、折り返し遅延段として動作する奇数段目の遅延段DLYの伝搬遅延時間より短い。遅延回路DELAYは、パルス幅PW1をパルス幅PW2と等しくするために、制御電圧VOUTを上昇させ、抵抗値RVRESを上昇させ、調整電圧Vevenを下降させる。調整電圧Vevenの下降により容量素子C2の容量値は上昇し、遅延素子D3の出力に接続される負荷は大きくなる。これにより、折り返し遅延段として動作する偶数段目の遅延段DLYにおいて、遅延素子D3の遅延時間は長くなり、伝搬遅延時間LFHSと伝搬遅延時間HFLSとの差は小さくなる。すなわち、図9と同じ遅延制御が行われる。なお、図10から図13に示した実施形態と同様に、可変遅延回路VDLYおよびレプリカ遅延回路RPDLYにおける奇数段目の遅延段DLYの遅延素子D3の遅延時間を調整してもよい。このとき、容量素子C2は、可変遅延回路VDLYおよびレプリカ遅延回路RPDLYにおける奇数段目の遅延段DLYの遅延素子D3の出力に接続される。遅延モニタ回路DMONの構成は、図12と同様である。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、容量素子C2の容量値に応じて遅延素子D3の遅延時間を調整することで、遅延素子D3の電源電圧を変化させることに比べて、遅延時間の調整範囲を大きくでき、遅延時間の制御を容易にできる。遅延素子D1、D2、D3の電源線を共通にできるため、遅延段DLYのレイアウト面積を小さくできる。図17は、別の実施形態における調整回路ADJの例を示している。遅延回路DELAYにおいて、調整回路ADJを除く構成は、図9と同様である。例えば、検出回路DETおよび可変遅延回路VDLYは、図9と同じである。調整回路ADJは、アナログデジタル変換器ADC、フリップフロップFF1、コンパレータCMP、セレクタSEL、加算器ADD、フリップフロップFF2およびデジタルアナログ変換器DACを有している。アナログデジタル変換器ADCは、クロック信号CLKopに同期して制御電圧VOUTの値をデジタル値DIG0に変換する。クロック信号CLKopは、調整回路ADJを動作させるための動作クロックである。フリップフロップFFは、クロック信号CLKopを遅延させたクロック信号CLKop1に同期してデジタル値DIG0を保持し、保持している値をデジタル値DIG1としてコンパレータCMPに出力する。コンパレータCMPは、アナログデジタル変換器ADCから出力されるデジタル値DIG0と、フリップフロップFF1に保持されている1サイクル前のデジタル値DIG1と比較し、比較結果をセレクタSELに出力する。例えば、コンパレータCMPは、制御電圧VOUTが上昇し、デジタル値DIG0がデジタル値DIG1より大きいとき、論理1を出力する。コンパレータCMPは、制御電圧VOUTが下降し、デジタル値DIG0がデジタル値DIG1より小さいとき、論理0を出力する。セレクタSELは、制御電圧VOUTが上昇し、コンパレータCMPから論理1を受けるとき、-1を加算器ADDに出力する。セレクタSELは、制御電圧VOUTが下降し、コンパレータCMPから論理0を受けるとき、1を加算器ADDに出力する。加算器ADDは、入力端子I1で受けるフリップフロップFF2からの値と入力端子I1で受けるセレクタSELからの値とを加算し、加算結果をフリップフロップFF2に出力する。加算器ADDの出力値は、制御電圧VOUTが上昇するときに減少し、制御電圧VOUTが下降するときに増加する。フリップフロップFF2は、クロック信号CLKop1を遅延させたクロック信号CLKop2に同期して、加算器ADDから出力される値を保持し、保持している値を加算器ADDおよびデジタルアナログ変換器DACに出力する。アナログデジタル変換器ADC、フリップフロップFF1、FF2を、順次遅らせたクロック信号CLKop、CLKop1、CLKop2に同期して動作することで、1クロックサイクル毎に調整電圧Vevenを生成できる。デジタルアナログ変換器DACは、フリップフロップFF2に保持されている値に応じて調整電圧Vevenを生成する。調整電圧Vevenは、制御電圧VOUTが上昇するときに低くなり、制御電圧VOUTが下降するときに高くなる。これにより、図17に示す調整回路ADJを用いて、図9と同じ動作が実現される。制御電圧VOUTの上昇、下降に応じて加算器ADDの出力を減少、増加することで、所望の範囲のデジタル値を、制御電圧VOUTの範囲と関係なく加算器ADDから出力できる。さらに、セレクタSELで受ける値を-1、1以外にすることで、加算器ADDの減少単位および増加単位を変更できる。これにより、制御電圧VOUTのレンジを可変遅延回路VDLYの特性に合わせた調整電圧Vevenのレンジに容易に変換でき、簡易な回路で高い精度の調整電圧Vevenを生成できる。図18は、図17に示した調整回路ADJを有する遅延回路DELAYの動作の例を示している。図9と同じ動作については、詳細な説明は省略する。図18の波形は、クロック信号CLKopおよび調整電圧Vevenの波形を除き、図9と同様である。例えば、クロック信号CLKopは、基準クロック信号CKrefと同じ周期を有しており、位相がほぼ反転している。調整回路ADJのアナログデジタル変換器ADC、フリップフロップFF1、FF2は、クロック信号CLKop、CLKop1、CLKop2に同期して順に動作する。そして、調整回路ADJは、クロックサイクル毎に制御電圧VOUTに応じて調整電圧Vevenを生成する。調整電圧Vevenの変化方向は、図9と同じである。なお、図10から図13に示した実施形態と同様に、可変遅延回路VDLYおよびレプリカ遅延回路RPDLYにおける奇数段目の遅延段DLYの遅延素子D3の遅延時間を調整してもよい。このとき、デジタルアナログ変換器DACは、調整電圧Vevenの代わりに調整電圧Voddを出力する。遅延モニタ回路DMONの構成は、図12と同様である。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、制御電圧VOUTのレンジを可変遅延回路VDLYの特性に合わせた調整電圧Vevenのレンジに容易に変換でき、簡易な回路で高い精度の調整電圧Vevenを生成できる。この結果、高い精度を有する遅延回路DELAYを形成できる。図19は、別の実施形態における遅延回路DELAYの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、可変遅延回路VDLYおよびレプリカ遅延回路RPDLYにおける偶数段目の遅延段DLYは、遅延信号線DSDS2等に接続に接続された可変容量回路VCを有している。可変容量回路VCの容量値は、調整回路ADJから出力されるデジタル値D2-D0に応じて変化する。可変遅延回路VDLYおよびレプリカ遅延回路RPDLYの構成は、可変容量回路VCが追加されることを除き、図4に示した可変遅延回路VDLYおよび図5に示したレプリカ遅延回路RPDLYと同じである。遅延モニタ回路DMONは、図7と同じである。調整回路ADJは、調整電圧Vevenの代わりにデジタル値D2-D0を生成する。図20は、図19に示した調整回路ADJの例を示している。調整回路ADJは、図17に示した調整回路ADJからデジタルアナログ変換器DACを削除して形成されている。また、セレクタSELは、制御電圧VOUTが上昇し、コンパレータCMPから論理1を受けるとき、1を加算器ADDに出力し、制御電圧VOUTが下降し、コンパレータCMPから論理0を受けるとき、-1を加算器ADDに出力する。すなわち、セレクタSELは、図17に示したセレクタSELに比べて1と-1を逆に出力する。調整回路ADJのその他の構成は、図17と同様である。この実施形態のセレクタSELの動作は、図17に示したセレクタSELの動作と逆である。このため、加算器ADDの出力値は、制御電圧VOUTが上昇するときに増加し、制御電圧VOUTが下降するときに減少する。フリップフロップFF2は、加算器ADDの出力値を、クロック信号CLKop2に同期してデジタル値D2-D0として出力する。デジタル値D2は上位ビットであり、デジタル値D0は下位ビットである。図21は、図19に示した可変容量回路VCの例を示している。可変容量回路VCは、遅延信号線DSDS2等と接地線VSSとの間に直列に接続されたスイッチSWSW2、SW1、SW0および容量素子CAPCAP4、CAP2、CAP1を有している。各スイッチSWは、nMOSトランジスタで形成され、ゲートでデジタル値D2、D1またはD0を受ける。容量素子CAP4に接続されたスイッチSW2は、デジタル値D2が論理1のときにオンし、遅延信号線DSを容量素子CAP4に接続する。同様に、容量素子CAP2に接続されたスイッチSW1は、デジタル値D1が論理1のときにオンし、容量素子CAP1に接続されたスイッチSW0は、デジタル値D0が論理1のときにオンする。容量素子CAP4、CAP2、CAP1の容量値の比は、符号の数値の比と同じであり、4:2:1である。これにより、デジタル値D2-D0に応じて、遅延信号線DSに付加される容量値を、容量素子CAP1の容量値の0倍から7倍までの整数倍で変化できる。すなわち、デジタル的に動作する可変容量回路VC等を使用して、遅延回路DELAYの遅延段DLYの遅延時間を調整できる。なお、図10から図13に示した実施形態と同様に、可変遅延回路VDLYおよびレプリカ遅延回路RPDLYにおける奇数段目の遅延段DLYの遅延素子D3の遅延時間を調整してもよい。このとき、可変容量回路VCは、可変遅延回路VDLYおよびレプリカ遅延回路RPDLYにおける奇数段目の遅延段DLYの遅延素子D3の出力に接続される。遅延モニタ回路DMONの構成は、図12と同様である。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、デジタル的に動作する可変容量回路VC等を使用して遅延段DLYの遅延時間を調整することで、高い精度を有する遅延回路DELAYを形成できる。図22は、別の実施形態における遅延モニタ回路DMONの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の遅延モニタ回路DMONは、図7に示した遅延モニタ回路DMONにアナログデジタル変換器ADCおよびデコーダDECを追加している。アナログデジタル変換器ADCは、例えば、図18に示したクロック信号CLKop等に同期して、制御電圧VOUTをデジタル値に変換する。デコーダDECは、デジタル値をデコードしてデジタル値D7-D0を出力する。デジタル値D7-D0は、制御電圧VOUTが高いほど論理1の数が多く、制御電圧VOUTが低いほど論理1の数が少ない。このように、遅延モニタ回路DMONは、制御電圧VOUTに応じたデジタル値D7-D0を生成して調整回路ADJ図23に出力する機能を有している。遅延回路DELAYにおいて、遅延モニタ回路DMONおよび調整回路ADJを除く構成は、図4と同様である。なお、図23に示す抵抗素子R2の少なくも1つをnMOSトランジスタN4と調整電圧Vevenの生成ノードとの間に接続するために、デジタル値D7-D0の1つは、制御電圧VOUTが最も高いときにも論理0に設定される。図23は、図22に示した遅延モニタ回路DMONを有する遅延回路DELAYに形成される調整回路ADJの例を示している。調整回路ADJは、図8に示した調整回路ADJの可変抵抗素子VRESの代わりに可変抵抗素子VRES2を有している。可変抵抗素子VRES2は、nMOSトランジスタN4と調整電圧Vevenの生成ノードとの間に並列に配置された8組のスイッチSWSW10、SW11、、SW17および抵抗素子R2のペアを有している。各スイッチSWおよび抵抗素子R2は、nMOSトランジスタN4と調整電圧Vevenの生成ノードとの間に直列に接続されている。8個の抵抗素子R2の抵抗値は、互いに同じである。各スイッチSWは、pMOSトランジスタで形成され、ゲートでデジタル値D0-D7をそれぞれ受ける。各スイッチSW10-SW17は、対応するデジタル値D0-D7が論理0のときにオンする。可変抵抗素子VRES2は、制御電圧VOUTが高く、論理1のデジタル値D0-D7の数が多いほど抵抗値が高くなり、制御電圧VOUTが低く、論理1のデジタル値D0-D7の数が少ないほど抵抗値が低くなる。これにより、調整電圧Vevenは、制御電圧VOUTが高いときに低くなり、制御電圧VOUTが低いときに高くなり、図9と同様の動作ができる。すなわち、デジタル的に動作する調整回路ADJを使用して、遅延回路DELAYの遅延段DLYの遅延時間を調整できる。なお、図10から図13に示した実施形態と同様に、可変遅延回路VDLYおよびレプリカ遅延回路RPDLYにおける奇数段目の遅延段DLYの遅延素子D3の遅延時間を調整してもよい。このとき、アナログデジタル変換器ADCおよびデコーダDECは、図12に示した遅延モニタ回路DMONに追加される。図23に示した調整回路ADJは、調整電圧Vevenの代わりに調整電圧Voddを出力する。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、デジタル的に動作する調整回路ADJを使用して遅延段DLYの遅延時間を調整することで、高い精度を有する遅延回路DELAYを形成できる。図24は、上述した遅延回路DELAYが搭載されるシステムSYSの例を示している。例えば、システムSYSは、DLLDelayLockedLoop回路と、入力バッファIBUF、内部回路INCKTおよび出力バッファOBUFを有する半導体集積回路LSIを有している。二重の四角印は、半導体集積回路LSIの外部端子を示している。半導体集積回路LSIがDRAMDynamicRandomAccessMemory等の半導体メモリのとき、システムSYSは、半導体集積回路LSI半導体メモリの動作を制御するために、アドレス信号、コマンド信号等を半導体メモリに出力するメモリコントローラを含んでもよい。入力バッファIBUFは、クロック信号CLKを受け、クロック信号CLK1をDLL回路に出力する。DLL回路は、上述した遅延回路DELAY、ダミー遅延回路DMY、位相比較回路PCMPおよび遅延制御回路DLYCNTを有している。遅延回路DELAYは、クロック信号CLK1を遅延させてクロック信号CLK2として出力する。ダミー遅延回路DMYは、クロック信号CLK2を、入力バッファIBUFおよび出力バッファOBUFの遅延時間分遅らせ、クロック信号CLK3として出力する。位相比較回路PCMPは、クロック信号CLK1、CLK3の位相を比較し、位相差を遅延制御回路DLYCNTに出力する。遅延制御回路DLYCNTは、クロック信号CLK1、CLK3の位相差がなくなるように制御信号EN1-ENnを生成し、遅延回路DELAYの遅延時間を調整する。出力バッファOBUFは、クロック信号CLK3に同期して内部回路INCKTからのデータ信号DTを出力する。位相比較回路PCMPで比較するクロック信号CLK1、CLK3の位相が一致しているとき、クロック信号CLKの1周期は、入力バッファIBUF、遅延回路DELAYおよび出力バッファOBUFの遅延時間の合計と同じになる。これにより、データDTは、クロック信号CLKに同期して出力バッファOBUFから出力される。図25は、上述した遅延回路DELAYが搭載されるシステムSYSの別の例を示している。図24と同じ要素については、詳細な説明は省略する。図25に示す半導体集積回路LSIは、遅延回路DELAYの出力にファイン遅延回路FDLYが接続され、クロック信号CLK2はファイン遅延回路FDLYから出力される。ファイン遅延回路FDLYによる遅延時間の単位変化量は、遅延回路DELAYによる遅延時間の単位変化量より小さい。ここで、単位変化量は、遅延制御回路DLYCNTにより切り換え可能な遅延時間の最小値である。遅延回路DELAYは、クロック信号CLK2の遅延時間を大まかに調整するコース遅延回路CDLYとして動作する。遅延制御回路DLYCNTは、遅延回路DELAYの遅延時間を調整するために制御信号EN1-ENnを出力し、ファイン遅延回路FDLYの遅延時間を調整するために制御信号CCNTを出力する。図26は、図25に示したシステムSYSに搭載される遅延回路DELAYおよびファイン遅延回路FDLYの動作の例を示している。この例では、図25に示したクロック信号CLK2を生成するために、奇数段目の遅延段DLY1と偶数段目の遅延段DLY2が使用され、さらに、ファイン遅延回路FDLYを用いて、遅延時間の微調整が行われる。この例では、説明を簡単にするために、ファイン遅延回路FDLYによる遅延時間の単位変化量0.1は、遅延回路DELAYコース遅延回路CDLYによる遅延時間の単位変化量1.0の10分の1とする。例えば、ファイン遅延回路FDLYの遅延時間が0.7、0.8、0.9と増えると、トータルの遅延時間は2.7、2.8、2.9と増える。さらに遅延時間の増加が必要なとき、遅延制御回路DLYCNTは、ファイン遅延回路FDLYの遅延時間を0に戻し、奇数段目の遅延段DLY3を追加して遅延回路DELAYの遅延時間を1.0増やす。これにより、トータルの遅延時間は3.0になる。さらに遅延時間の増加が必要なとき、遅延制御回路DLYCNTは、ファイン遅延回路FDLYの遅延時間を0.1ずつ増やしていく。上述した実施形態の遅延回路DELAYでは、検出回路DETおよび調整回路ADJにより、奇数段目と偶数段目の遅延段DLYの遅延時間は等しく設定されている。このため、遅延回路DELAYコース遅延回路CDLYとファイン遅延回路FDLYとにより遅延時間を調整する場合にも、遅延時間は、0.1ずつ増加または減少する。図27は、別の遅延回路の動作の例を示している。この遅延回路は、図1や図4等に示した検出回路DETおよび調整回路ADJを持たない。例えば、奇数段目の遅延段DLYの遅延時間0.8は、偶数段目の遅延段DLYの遅延時間1.0より短い。図27の遅延回路では、例えば、ファイン遅延回路FDLYの遅延時間が0.7、0.8、0.9と増え、さらに遅延時間の増加が必要なとき、遅延制御回路DLYCNTは、ファイン遅延回路FDLYの遅延時間を0に戻し、奇数段目の遅延段DLY3を追加する。このとき、遅延段DLY3の追加により増加される遅延時間は0.8であり、トータルの遅延時間は、2.7から2.6に減少してしまう。同様に、遅延時間が減少し、遅延段DLY3が切り離されるとき、トータルの遅延時間は2.6から2.7に増加してしまう。この結果、遅延時間の調整は正しくできない。以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。