出力ノードに一端が接続される複数のキャパシターを有するキャパシターアレイ部と、前記キャパシターアレイ部の前記複数のキャパシターの他端に接続され入力デジタルデータに応じてスイッチ制御される複数のスイッチ素子を有するスイッチアレイ部と、前記スイッチアレイ部のスイッチ制御を行う制御回路と、を含み、前記キャパシターアレイ部には、前記複数のキャパシターとして、第1型キャパシターと、前記第1型キャパシターとは容量値が異なる第2型キャパシターとが設けられ、前記制御回路は、前記入力デジタルデータの各ビットに対する前記第1型キャパシターと前記第2型キャパシターの割り当てを動的に変化させるスイッチ制御を、前記スイッチアレイ部に対して行うことを特徴とするD/A変換回路。請求項1において、前記制御回路は、第1のカウンターと、第2のカウンターと、前記第1のカウンターからの第1のカウント値に基づいて、前記入力デジタルデータの各ビットに対する前記第1型キャパシターの割り当てを決定する第1の割り当て決定回路と、前記第2のカウンターからの第2のカウント値に基づいて、前記入力デジタルデータの各ビットに対する前記第2型キャパシターの割り当てを決定する第2の割り当て決定回路を含むことを特徴とするD/A変換回路。請求項2において、前記第1のカウンターの総カウント数を第1の総カウント数とし、前記第2のカウンターの総カウント数を第2の総カウント数とした場合に、前記第1のカウンターと前記第2のカウンターは、前記第1の総カウント数と前記第2の総カウント数が異なるカウンターであることを特徴とするD/A変換回路。請求項3において、前記第1のカウンターと前記第2のカウンターは、前記第1の総カウント数と前記第2の総カウント数の最大公約数が1となるカウンターであることを特徴とするD/A変換回路。請求項2乃至4のいずれかにおいて、前記第1のカウンターは、Iカウントごとにカウント更新状態が変更され、前記第2のカウンターは、JカウントIとJは異なる整数ごとにカウント更新状態が変更されることを特徴とするD/A変換回路。請求項5において、前記第1のカウンターは、前記Iカウントごとにカウント値のインクリメント値又はデクリメント値が変更され、前記第2のカウンターは、前記Jカウントごとにカウント値のインクリメント値又はデクリメント値が変更されることを特徴とするD/A変換回路。請求項5又は6において、前記Iと前記Jとが異なる素数に設定されていることを特徴とするD/A変換回路。請求項1乃至7のいずれかにおいて、前記第1型キャパシターは、M個のユニットキャパシターにより構成されるキャパシターであり、前記第2型キャパシターは、N個MとNは異なる整数のユニットキャパシターにより構成されるキャパシターであることを特徴とするD/A変換回路。請求項1乃至8のいずれかにおいて、前記キャパシターアレイ部として、非反転側の前記出力ノードに一端が接続される複数のキャパシターを有する非反転側キャパシターアレイ部と、反転側の前記出力ノードに一端が接続される複数のキャパシターを有する反転側キャパシターアレイ部とが設けられ、前記スイッチアレイ部として、前記非反転側キャパシターアレイ部の前記複数のキャパシターの他端に接続され前記入力デジタルデータに応じてスイッチ制御される複数のスイッチ素子を有する非反転側スイッチアレイ部と、前記反転側キャパシターアレイ部の前記複数のキャパシターの他端に接続され前記入力デジタルデータに応じてスイッチ制御される複数のスイッチ素子を有する反転側スイッチアレイ部とが設けられ、前記制御回路は、前記入力デジタルデータの各ビットに対する前記第1型キャパシターと前記第2型キャパシターの割り当てを動的に変化させるスイッチ制御を、前記非反転側スイッチアレイ部及び前記反転側スイッチアレイ部に対して行うことを特徴とするD/A変換回路。請求項9において、前記制御回路は、前記非反転側スイッチアレイ部に対しては、前記入力デジタルデータの各ビットに対する前記第1型キャパシターと前記第2型キャパシターの割り当てが、第1の割り当てパターンになるスイッチ制御を行い、前記反転側スイッチアレイ部に対しては、前記入力デジタルデータの各ビットに対する前記第1型キャパシターと前記第2型キャパシターの割り当てが、前記第1の割り当てパターンとは異なる第2の割り当てパターンになるスイッチ制御を行うことを特徴とするD/A変換回路。請求項1乃至10のいずれかに記載のD/A変換回路と、前記D/A変換回路の前記出力ノードの信号と、入力信号のサンプリング信号との比較処理を行う比較回路とを含むことを特徴とするA/D変換回路。請求項1乃至10のいずれかに記載のD/A変換回路を含むことを特徴とする電子機器。請求項11に記載のA/D変換回路を含むことを特徴とする電子機器。本発明の幾つかの態様によれば、見かけ上の容量比精度を高めて変換精度を向上できるD/A変換回路、及びこれを含むA/D変換回路、電子機器等を提供できる。本発明の一態様は、出力ノードに一端が接続される複数のキャパシターを有するキャパシターアレイ部と、前記キャパシターアレイ部の前記複数のキャパシターの他端に接続され入力デジタルデータに応じてスイッチ制御される複数のスイッチ素子を有するスイッチアレイ部と、前記スイッチアレイ部のスイッチ制御を行う制御回路とを含み、前記キャパシターアレイ部には、前記複数のキャパシターとして、第1型キャパシターと、前記第1型キャパシターとは容量値が異なる第2型キャパシターとが設けられ、前記制御回路は、前記入力デジタルデータの各ビットに対する前記第1型キャパシターと前記第2型キャパシターの割り当てを動的に変化させるスイッチ制御を、前記スイッチアレイ部に対して行うD/A変換回路に関係する。本発明の一態様によれば、キャパシターアレイ部の複数のキャパシターとして、容量値が互いに異なる第1型キャパシターと第2型キャパシターが設けられる。そして入力デジタルデータの各ビットに対する第1型キャパシターと第2型キャパシターの割り当てを動的に変化させるスイッチ制御が、スイッチアレイ部に対して行われる。このようにすれば、第1型キャパシターと第2型キャパシターの組み合わせにより、割り当てパターンの数を増やすことができ、キャパシターアレイ部でのキャパシターの見かけ上の容量比精度を、より高めることが可能になる。これにより変換精度の向上を図れる。またキャパシターアレイ部を例えば第1型キャパシターと第2型キャパシターのいずれか一方のみにより構成する場合に比べて、スイッチアレイ部のレイアウト面積の縮小化等も実現することが可能になる。また本発明の一態様では、前記制御回路は、第1のカウンターと、第2のカウンターと、前記第1のカウンターからの第1のカウント値に基づいて、前記入力デジタルデータの各ビットに対する前記第1型キャパシターの割り当てを決定する第1の割り当て決定回路と、前記第2のカウンターからの第2のカウント値に基づいて、前記入力デジタルデータの各ビットに対する前記第2型キャパシターの割り当てを決定する第2の割り当て決定回路を含んでもよい。このようにすれば、例えば第1のカウント値と第2のカウント値により決まる数の割り当てパターンで、入力デジタルデータの各ビットに対する第1型キャパシターと第2型キャパシターの割り当てを動的に変化させることが可能になる。また本発明の一態様では、前記第1のカウンターの総カウント数を第1の総カウント数とし、前記第2のカウンターの総カウント数を第2の総カウント数とした場合に、前記第1のカウンターと前記第2のカウンターは、前記第1の総カウント数と前記第2の総カウント数が異なるカウンターであってもよい。このように第1、第2の総カウント数を異ならせることで、割り当てパターンの数を更に増やすことが可能になる。また本発明の一態様では、前記第1のカウンターと前記第2のカウンターは、前記第1の総カウント数と前記第2の総カウント数の最大公約数が1となるカウンターであってもよい。このようにすれば、割り当てパターンの数を、例えば第1の総カウント数と第2の総カウント数を乗算した数に設定することが可能になる。また本発明の一態様では、前記第1のカウンターは、Iカウントごとにカウント更新状態が変更され、前記第2のカウンターは、JカウントIとJは異なる整数ごとにカウント更新状態が変更されてもよい。このようにすれば、第1のカウンターと第2のカウンターが、異なるタイミングでそのカウント更新状態が変更されるようになるため、組み合わせパターンのランダム性等を向上できる。また本発明の一態様では、前記第1のカウンターは、前記Iカウントごとにカウント値のインクリメント値又はデクリメント値が変更され、前記第2のカウンターは、前記Jカウントごとにカウント値のインクリメント値又はデクリメント値が変更されてもよい。このようにすれば、第1、第2のカウンターのインクリメント値又はデクリメント値を変更することで、第1のカウンターと第2のカウンターが、異なるタイミングでそのカウント更新状態が変更されるようになる。また本発明の一態様では、前記Iと前記Jとが異なる素数に設定されていてもよい。このようにIとJを異なる素数にすれば、組み合わせパターンのランダム性が更に高まることを期待できる。また本発明の一態様では、前記第1型キャパシターは、M個のユニットキャパシターにより構成されるキャパシターであり、前記第2型キャパシターは、N個MとNは異なる整数のユニットキャパシターにより構成されるキャパシターであってもよい。このように第1型キャパシター、第2型キャパシターをユニットキャパシターにより構成すれば、容量比精度を維持しながら、異なる容量値の第1型キャパシター、第2型キャパシターを実現できるようになる。また本発明の一態様では、前記キャパシターアレイ部として、非反転側の前記出力ノードに一端が接続される複数のキャパシターを有する非反転側キャパシターアレイ部と、反転側の前記出力ノードに一端が接続される複数のキャパシターを有する反転側キャパシターアレイ部とが設けられ、前記スイッチアレイ部として、前記非反転側キャパシターアレイ部の前記複数のキャパシターの他端に接続され前記入力デジタルデータに応じてスイッチ制御される複数のスイッチ素子を有する非反転側スイッチアレイ部と、前記反転側キャパシターアレイ部の前記複数のキャパシターの他端に接続され前記入力デジタルデータに応じてスイッチ制御される複数のスイッチ素子を有する反転側スイッチアレイ部とが設けられ、前記制御回路は、前記入力デジタルデータの各ビットに対する前記第1型キャパシターと前記第2型キャパシターの割り当てを動的に変化させるスイッチ制御を、前記非反転側スイッチアレイ部及び前記反転側スイッチアレイ部に対して行ってもよい。このようにすれば、全差動型のD/A変換回路において、入力デジタルデータの各ビットに対する第1型キャパシターと第2型キャパシターの割り当てを動的に変化させるスイッチ制御を実現できるようになる。また本発明の一態様では、前記制御回路は、前記非反転側スイッチアレイ部に対しては、前記入力デジタルデータの各ビットに対する前記第1型キャパシターと前記第2型キャパシターの割り当てが、第1の割り当てパターンになるスイッチ制御を行い、前記反転側スイッチアレイ部に対しては、前記入力デジタルデータの各ビットに対する前記第1型キャパシターと前記第2型キャパシターの割り当てが、前記第1の割り当てパターンとは異なる第2の割り当てパターンになるスイッチ制御を行ってもよい。このようにすれば、非反転側と反転側とで割り当てパターンが異なるようになるため、ランダム性を高めることなどが可能になり、見かけ上の容量比精度の向上等を図れる。また本発明の他の態様は、上記のいずれかに記載のD/A変換回路と、前記D/A変換回路の前記出力ノードの信号と、入力信号のサンプリング信号との比較処理を行う比較回路とを含むA/D変換回路に関係する。また本発明の他の態様は、上記のいずれかに記載のD/A変換回路を含む電子機器に関係する。また本発明の他の態様は、上記に記載のA/D変換回路を含む電子機器に関係する。以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。1.構成図1に本実施形態のD/A変換回路が用いられるA/D変換回路の構成例を示す。このA/D変換回路は、D/A変換回路DAC、比較回路10、制御回路20を含む。またS/Hサンプルホールド回路30を含むことができる。なお、以下では本実施形態のD/A変換回路を、逐次比較型のA/D変換回路に適用した場合を主に例とり説明するが、本実施形態はこれに限定されない。例えば本実施形態のD/A変換回路を、図1とは異なる構成のA/D変換回路に適用したり、A/D変換回路以外の回路例えばプログラマブルゲインアンプ回路等に適用するなどの種々の変形実施が可能である。また本実施形態のD/A変換回路を逐次比較型のA/D変換回路に適用した場合に、そのA/D変換回路の構成も図1の構成には限定されず、その一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。制御回路20は、比較回路10からの比較結果信号CPQによりレジスター値が設定される逐次比較レジスターSARSuccessiveApproximationRegisterを有し、逐次比較用データRDA入力デジタルデータを出力する。D/A変換回路DACは、制御回路20からの逐次比較用データRDAをD/A変換して、逐次比較用データRDAに対応するD/A変換信号DQを出力する。比較回路10は、コンパレーター例えばラッチ型コンパレーターにより実現され、例えば信号SINと信号DQの比較処理を行う。制御回路20は逐次比較レジスターSARを有する。そして比較回路10が、MSBのビットからLSBのビットに至るまでの逐次比較処理を行った場合に、各ビットにおける比較処理結果1、0が、逐次比較レジスターSARの各レジスター値として記憶される。制御回路20は、A/D変換回路の各回路ブロックの制御処理も行う。例えば制御回路20は制御信号SSWを出力して、D/A変換回路DACに含まれるスイッチ素子スイッチアレイ部のスイッチ制御オンオフ制御を行う。D/A変換回路DACは、制御回路20からの逐次比較用データRDAのD/A変換を行う。そして逐次比較用データRDAに対応するD/A出力信号DQRDAをD/A変換したアナログ信号を出力する。S/Hサンプルホールド回路30は、A/D変換の対象となる入力信号VINをサンプルホールドする回路である。なお本実施形態では電荷再分配型のD/A変換回路DACを用いているため、図1のS/H回路30の機能は、実際にはD/A変換回路DACにより実現される。図2に本実施形態のD/A変換回路及びこれを含むA/D変換回路の詳細な第1の構成例を示す。電荷再分配型のD/A変換回路DACは、キャパシターアレイ部40と、スイッチアレイ部50と、スイッチアレイ部50のスイッチ制御を行う制御回路20を含む。またサンプリング期間において出力ノードNCをGNDAGNDに設定するためのスイッチ素子SSを含むことができる。キャパシターアレイ部40は、出力ノードNC比較ノードに一端が接続される複数のキャパシターCA1~CA6広義にはCA1~CAnを有する。DACの分解能をn=6ビットとすると、これらのn=6個のキャパシターCA1~CA6は、1:2:4:8:16:32というようにバイナリーに重み付けされており、これにより6ビットのDACが実現される。またキャパシターアレイ部40にはダミーキャパシターCDMが設けられている。スイッチアレイ部50は、キャパシターアレイ部40の複数のキャパシターCA1~CA6の他端に接続される複数のスイッチ素子SA1~SA6広義にはSA1~SAnを有する。またダミーキャパシターCDMに接続されるダミーキャパシター用のスイッチ素子SDMを含むことができる。スイッチ素子SA1~SA6は、DACの入力デジタルデータ逐次比較用データRDAに応じてスイッチ制御される。即ち制御回路20からの制御信号SSWに基づきスイッチ制御される。なおノードNC比較ノード、サンプリングノードは、比較回路10の第1の入力端子反転入力端子に接続されるノードであり、比較回路10の第2の入力端子非反転入力端子はGNDに設定される。そして、後に詳述するようにキャパシターアレイ部40には、第1型キャパシターと、第1型キャパシターとは容量値が異なる第2型キャパシターとが設けられる。そして制御回路20は、DACの入力デジタルデータの各ビットに対する第1型キャパシターと第2型キャパシターの割り当てを動的に変化させるスイッチ制御を、スイッチアレイ部50に対して行う。即ち、DEMDynamicElementMatchingのスイッチ制御を行う。このようなDEMのスイッチ制御を行うことで、キャパシターアレイ部40のキャパシターの組み合わせパターンにランダム性を持たせることが可能になり、キャパシターアレイ部40のキャパシターでの見かけ上の容量比精度を向上できる。図3に本実施形態のD/A変換回路及びこれを含むA/D変換回路の詳細な第2の構成例を示す。図3のD/A変換回路DACは、第1のD/A変換部DAC1と、第1の直列キャパシターCS1と、第2のD/A変換部DAC2と、スイッチ制御を行う制御回路20を含む。またサンプリング期間においてノードNCをGNDAGNDに設定するためのスイッチ素子SS1を含むことができる。第1のD/A変換部DAC1は、出力ノードNC比較ノードに接続される。直列キャパシターCS1は、出力ノードNCと第1のノードN1との間に設けられる。第2のD/A変換部DAC2は、第1のノードN1に接続される。第1のD/A変換部DAC1は、第1のキャパシターアレイ部41と第1のスイッチアレイ部51を含む。第1のキャパシターアレイ部41は、出力ノードNCに一端が接続される複数のキャパシターCA1~CA6CA1~CAnを有する。これらのキャパシターCA1~CA6は、1:2:4:8:16:32というようにバイナリーに重み付けされている。また第1のキャパシターアレイ部41にはダミーキャパシターCDMが設けられている。第1のスイッチアレイ部51は、第1のキャパシターアレイ部41の複数のキャパシターCA1~CA6の他端に接続される複数のスイッチ素子SA1~SA6SA1~SAnを有する。またダミーキャパシターCDMに接続されるダミーキャパシター用のスイッチ素子SDMを含むことができる。スイッチ素子SA1~SA6は、DACの入力デジタルデータの上位側ビットD4~D9に応じてスイッチ制御される。即ち制御回路20からの制御信号SSW1に基づきスイッチ制御される。第2のD/A変換部DAC2は、第2のキャパシターアレイ部42と第2のスイッチアレイ部52を含む。第2のキャパシターアレイ部42は、第1のノードN1に一端が接続される複数のキャパシターCB1~CB4広義にはCB1~CBmを有する。これらのキャパシターCB1~CB4は、1:2:4:8というようにバイナリーに重み付けされている。第2のスイッチアレイ部52は、第2のキャパシターアレイ部42の複数のキャパシターCB1~CB4の他端に接続される複数のスイッチ素子SB1~SB4広義にはSB1~SBmを有する。スイッチ素子SB1~SB4は、DACの入力デジタルデータの下位側ビットD0~D3に応じてスイッチ制御される。即ち制御回路20からの制御信号SSW2に基づきスイッチ制御される。なお、第1のノードN1に対して第3の直列キャパシターの一端を接続し、この第3の直列キャパシターの他端側に、キャパシターアレイ部42、スイッチアレイ部52と同様の構成のキャパシターアレイ部、スイッチアレイ部を設けてもよい。そして本実施形態では、制御回路20は、DACの入力デジタルデータの各ビットビット5~ビット10、D4~D9に対するキャパシターの割り当てを動的に変化させるスイッチ制御を、第1のスイッチアレイ部51に対して行う。このようなDEMのスイッチ制御を行うことで、第1のキャパシターアレイ部41のキャパシターの組み合わせパターンにランダム性を持たせることが可能になり、第1のキャパシターアレイ部41のキャパシターでの見かけ上の容量比精度を向上できる。図3のA/D変換回路では、サンプリング期間において、スイッチ素子SS1がオンになり、ノードNCがGNDに設定される。またスイッチ素子SA1~SA6、SB1~SB4を介して、キャパシターCA1~CA6、CB1~CB4の他端が入力信号VINの電圧レベルに設定される。これにより入力信号VINのサンプリングが行われる。そしてスイッチ素子SS1がオフすると、そのタイミングでの入力信号VINの電圧がホールドされる。なおサンプリング期間では、ダミーキャパシター用のスイッチ素子SDMを介して、ダミーキャパシターCDMの他端がVINの電圧レベルに設定される。次に、A/D変換の逐次比較期間になると、ダミーキャパシターCDMの他端はGNDに設定され、入力デジタルデータ逐次比較用データの各ビットに基づいて、第1のスイッチアレイ部51のスイッチ素子SA1~SA6、第2のスイッチアレイ部52のスイッチ素子SB1~SB4がスイッチ制御され、キャパシターCA1~CA6、CB1~CB4の他端はVREF又はGNDに設定される。例えば、DACの分解能をp=mn=46=10ビットとする。するとp=10ビットの入力デジタルデータ逐次比較用データが1000000000である場合には、入力デジタルデータのMSBに対応するキャパシターCA6の他端は基準電圧VREFに設定される。また、他のキャパシターCA5~CA1、CB4~CB1の他端はGNDに設定される。また入力デジタルデータが1000001000である場合には、MSBに対応するキャパシターCA6と、ビット4に対応するCB4の他端はVREFに設定される。また、他のキャパシターCA5~CA1、CB3~CB1の他端はGNDに設定される。そして逐次比較期間では、最上位ビットであるMSBから順次、逐次比較処理が行われる。具体的には、キャパシターCA1~CA6、CB1~CB4の他端を、スイッチ素子SA1~SA6、SB1~SB4を用いて、DACの入力デジタルデータに応じて、基準電圧VREFもしくはGNDに接続されるかを切り替える。これより比較回路10の反転入力端子のノードNCの電圧は、DACの出力値からVINのサンプリング電圧を引いた電圧になる。そして比較回路10は、ノードNCの電圧とGNDを比較し、その結果を比較結果信号CPQとして制御回路20に出力する。これにより逐次比較によるA/D変換が実現される。2.DEM手法次に本実施形態のDEMダイナミックエレメントマッチング手法の詳細について説明する。図4に、図3の上位ビット側の第1のキャパシターアレイ部41、第1のスイッチアレイ部51図2のキャパシターアレイ部40、スイッチアレイ部50と、制御回路20の詳細な構成例を示す。キャパシターアレイ部41は、第1型キャパシター1C1~1C15と、第2型キャパシター3C1~3C16を有する。第2型キャパシター3C1~3C16は、第1型キャパシター1C1~1C15とは容量値が異なっており、例えば第1型キャパシター1C1~1C15の3倍広義には整数倍の容量値になっている。そして第1型キャパシター1C1~1C15、第2型キャパシター3C1~3C16の一端は出力ノードNCに接続される。スイッチアレイ部51は、スイッチ素子SWX1~SWX15、SWY1~SWY16を有する。これらのスイッチ素子SWX1~SWX15、SWY1~SWY16は、第1型キャパシター1C1~1C15、第2型キャパシター3C1~3C16の他端に接続される。そして、スイッチ素子SWX1~SWX15、SWY1~SWY16は、入力デジタルデータの上位ビット側ビット5~ビット10であるD4~D9により生成された信号DX1~DX15、DY1~DY16に基づいて、スイッチ制御される。具体的にはスイッチ素子SWX1~SWX15、SWY1~SWY16は、サンプリング期間においては、第1型キャパシター1C1~1C15、第2型キャパシター3C1~3C16の他端を、入力信号VINに接続する。またスイッチ素子SWX1~SWX15、SWY1~SWY16は、逐次比較期間変換期間変換期間においては、第1型キャパシター1C1~1C15、第2型キャパシター3C1~3C16の他端を、VREF又はGNDに接続する。例えば信号DX1~DX15、DY1~DY16の論理レベルが1である場合には基準電圧VREFに接続し、信号DX1~DX15、DY1~DY16の論理レベルが0である場合にはGNDに接続する。制御回路20は、第1、第2の割り当て決定回路21、22と、第1、第2のカウンター23、24を含む。第1のカウンター23は、カウント処理を行って、第1のカウント値CTXを第1の割り当て決定回路21に出力する。第1の割り当て決定回路21は、第1のカウンター23からの第1のカウント値CTXに基づいて、入力デジタルデータD4~D9の各ビットビット5~ビット10に対する第1型キャパシター1C1~1C15の割り当てを決定する処理を行う。第2のカウンター24は、カウント処理を行って、第2のカウント値CTYを第2の割り当て決定回路22に出力する。第2の割り当て決定回路22は、第2のカウンター24からの第2のカウント値CTYに基づいて、入力デジタルデータD4~D9の各ビットビット5~ビット10に対する第2型キャパシター3C1~3C16の割り当てを決定する処理を行う。このように第1、第2の割り当て決定回路21、22が、入力デジタルデータの各ビットへの第1型キャパシター1C1~1C15、第2型キャパシター3C1~3C16の割り当て決定処理を行うことで、キャパシターアレイ部41のキャパシターのDEMが実現される。これらの第1、第2の割り当て決定回路21、22による割り当て決定処理は、例えば入力デジタルデータD4~D9を用いたビットローテーション処理により実現できる。なお、第1のカウンター23の総カウント数を第1の総カウント数とし、第2のカウンター24の総カウント数を第2の総カウント数とした場合に、第1、第2のカウンター23、24は、第1、第2の総カウント数が異なるカウンターである。具体的には、第1、第2のカウンター23、24は、第1、第2の総カウント数の最大公約数が1となるカウンターである。例えば第1のカウンター23の第1の総カウント数は15であり、第2のカウンター24の第2の総カウント数は16である。そして、第1の総カウント数=15と第2の総カウント数=16は、その最大公約数が1になっている。なお、第1、第2の総カウント数は15、16には限定されず、少なくとも異なる総カウント数であればよく、望ましくはその最大公約数が1になる総カウント数であればよい。次に、本実施形態のDEM手法について図5A~図6Bを用いて詳細に説明する。なお以下では、第1型キャパシター1C1~1C15を、適宜、1Cと総称し、第2型キャパシター3C1~3C16を、適宜、3Cと総称する。図5Aに、入力デジタルデータの各ビット5~10への第1型キャパシター1C、第2型キャパシター3Cの割り当て数の例を示す。前述したように、第2型キャパシター3Cの容量値は、第1型キャパシター1Cの容量値の3倍になっている。例えば入力デジタルデータのビット5D4には、1個の第1型キャパシター1Cが割り当てられる。同様に、ビット6、7D5、D6には、各々、2個、4個の第1型キャパシター1Cが割り当てられる。これにより、1:2:4というようにバイナリーに重み付けされた図3のキャパシターCA1、CA2、CA3が実現される。即ち、キャパシターCA1、CA2、CA3は、図5Aのビット5、6、7に対応し、各々、1個、2個、4個の第1型キャパシター1Cにより実現される。入力デジタルデータのビット8D7には、2個の第1型キャパシター1Cと2個の第2型キャパシター3Cが割り当てられる。同様にビット9D8には、4個の第1型キャパシター1Cと4個の第2型キャパシター3Cが割り当てられ、ビット10D9には、2個の第1型キャパシター1Cと10個の第2型キャパシター3Cが割り当てられる。これにより、8:16:32というようにバイナリーに重み付けされたキャパシターCA4、CA5、CA6が実現される。即ち、キャパシターCA4、CA5、CA6は、各々、図5Aのビット8、9、10に対応し、CA4、CA5、CA6の各キャパシターは、2個と2個、4個と4個、2個と10個というような第1型キャパシター1Cと第2型キャパシター3Cのペアーにより実現される。なお図5Aでは、第2型キャパシター3Cが第1型キャパシター1Cの3倍の容量値を有するキャパシターである場合について示したが、本実施形態はこれに限定されない。例えば図5Bでは、第2型キャパシター6Cは第1型キャパシター1Cの6倍の容量値を有するキャパシターになっており、図5Bには、この場合の入力デジタルデータの各ビット5~10への第1型キャパシター1C、第2型キャパシター6Cの割り当て数の例が示されている。図5Bの割り当てによっても、1:2:4:8:16:32というようにバイナリーに重み付けされたキャパシターアレイ部41のキャパシターCA1、CA2、CA3、CA4、CA5、CA6を実現できる。図6Aは、図4の第1の割り当て決定回路21の動作を説明する図である。第1の割り当て決定回路21は、0、1、214というように順次インクリメントされる第1のカウンター23からのカウント値CTXに基づいて、信号DX1~DX15を生成して、スイッチアレイ部51に出力する。例えばカウント値CTX=0の場合には、信号DX1によって、図4の第1型キャパシター1C1は、図6Aに示すように入力デジタルデータのビット5D4に割り当てられる。具体的には、信号DX1により制御されるスイッチ素子SWX1は、入力デジタルデータのビット5が1である場合には第1型キャパシター1C1の他端に基準電圧VREFを接続し、0である場合には1C1の他端にGNDを接続する。またカウント値CTX=0の場合に、信号DX2、DX3によって、図4の第1型キャパシター1C2、1C3は、図6Aに示すように入力デジタルデータのビット6D5に割り当てられる。具体的には、信号DX2、DX3により制御されるスイッチ素子SWX2、SWX3は、入力デジタルデータのビット6が1である場合には1C2、1C3の他端にVREFを接続し、0である場合には1C2、1C3の他端にGNDを接続する。同様に、カウント値CTX=0の場合に、信号DX4~DX7、DX8~DX9、DX10~DX13、DX14~DX15によって、第1型キャパシター1C4~1C7、1C8~1C9、1C10~1C13、1C14~1C15は、各々、入力デジタルデータのビット7、8、9、10に割り当てられる。以上のようにすることで、図5Aに示すようなビット5~10への第1型キャパシター1Cの割り当てが実現される。そして、カウント値CTXがインクリメントされると、入力デジタルデータの各ビットに対する第1型キャパシター1Cの割り当て状態が変化する。即ち図6Aに示すように、カウント値CTXがインクリメントされるごとに、DX1~DX15による各ビットへの第1型キャパシター1Cの割り当て状態DX1~DX15の信号状態が、順次左方向にシフトして行き、これにより入力デジタルデータの各ビットに対する第1型キャパシター1Cの割り当てが動的に変化するようになる。例えば図6Aに示すようにカウント値CTX=1の場合には、信号DX1、DX2によって、第1型キャパシター1C1、1C2は入力デジタルデータのビット6に割り当てられる。即ちカウント値CTX=0の場合には、1C1はビット5に割り当てられていたが、カウント値がCTX=1にインクリメントされると、1C1はビット6に割り当てられるようになる。またカウント値CTX=1の場合には、信号DX3~DX6によって、第1型キャパシター1C3~1C6は入力デジタルデータのビット7に割り当てられる。即ちカウント値CTX=0の場合には、1C3はビット6に割り当てられていたが、カウント値がCTX=1にインクリメントされると、1C3はビット7に割り当てられるようになる。そして、カウント値がCTX=1からCTX1=2にインクリメントされると、今度は、信号DX1によって1C1がビット6に割り当てられ、信号DX2~DX5によって1C2~1C5がビット7に割り当てられるようになる。従って、入力デジタルデータの各ビットに対する第1型キャパシター1Cの割り当てが動的に変化し、DEMが実現されるようになる。即ち、第1型キャパシター1C1~1C15が入力デジタルデータの上位側のビット5~10に対して均等に使用されるようになるため、見かけ上の容量比精度を向上できる。図6Bは、図4の第2の割り当て決定回路22の動作を説明する図である。第2の割り当て決定回路22は、0、1、215というように順次インクリメントされる第2のカウンター24からのカウント値CTYに基づいて、信号DY1~DY16を生成して、スイッチアレイ部51に出力する。例えばカウント値CTY=0の場合には、信号DY1、DY2によって、第2型キャパシター3C1、3C2は入力デジタルデータのビット8に割り当てられる。具体的には、信号DY1、DY2により制御されるスイッチ素子SWY1、SWY2は、入力デジタルデータのビット8が1である場合には第2型キャパシター3C1、3C2の他端に基準電圧VREFを接続し、0である場合には3C1、3C2の他端にGNDを接続する。そして、カウント値CTYがインクリメントされると、入力デジタルデータの各ビットに対する第2型キャパシター3Cの割り当て状態が変化する。即ち図6Bに示すように、カウント値CTYがインクリメントされるごとに、DY1~DY16による各ビットへの第2型キャパシター3Cの割り当て状態DY1~DX16の信号状態が、順次左方向にシフトして行き、これにより入力デジタルデータの各ビットに対する第2型キャパシター3Cの割り当てが動的に変化するようになる。例えば図6Bに示すようにカウント値CTY=1の場合には、信号DY1によって第2型キャパシター3C1はビット8に割り当てれ、信号DY2~DY5によって、第2型キャパシター3C2~3C5はビット9に割り当てられる。即ちカウント値CTY=0の場合には、3C2はビット8に割り当てられていたが、カウント値がCTY=1にインクリメントされると、3C2はビット9に割り当てられるようになる。従って、入力デジタルデータの各ビットに対する第2型キャパシター3Cの割り当てが動的に変化し、DEMが実現されるようになる。図7に制御回路20の更に詳細な構成例を示す。図7では、第1、第2のカウンター23、24に対応して、第1、第2の素数カウンター25、26が更に設けられている。図7に示すように第1のカウンター23は、総カウント数が15のカウンターであり、第2のカウンター24は、総カウント数が16のカウンターである。一方、第1の素数カウンター25は、総カウント数が素数である11のカウンターであり、第2の素数カウンター26は、総カウント数が素数である13のカウンターである。そして第1のカウンター23は、第1の素数カウンター25からの更新信号SIXに基づいてカウント更新状態が変更される。例えば図6Aでは第1のカウンター23のカウント値CTXは1ずつインクリメントしており、インクリメント値=1になっている。これに対して、第1の素数カウンター25からの更新信号SIXがアクティブ例えば論理レベル1になると、カウント値CTXのインクリメント値が1から2に変更され、第1のカウンター23は、そのカウント更新状態が変更される。即ち、第1の素数カウンター25の総カウント数はI=11であるため、第1のカウンター23は、I=11カウントごとに、そのカウント更新状態が変更されるようになる。つまり、第1のカウンター23は、I=11カウントごとにカウント値CTXのインクリメント値又はデクリメント値が変更される。また図6Bでは第2のカウンター24のカウント値CTYは1ずつインクリメントしており、インクリメント値=1になっている。これに対して、第2の素数カウンター26からの更新信号SIYがアクティブになると、カウント値CTYのインクリメント値が1から2に変更され、第2のカウンター24は、そのカウント更新状態が変更される。即ち、第2の素数カウンター26の総カウント数はJ=13であるため、第2のカウンター24は、J=13カウントごとに、そのカウント更新状態が変更されるようになる。つまり、第2のカウンター24は、J=13カウントごとにカウント値のインクリメント値又はデクリメント値が変更される。ここで、素数カウンター25、26の総カウント数であるIとJは異なる整数である。更に望ましくはIとJは異なる素数に設定される。このようにすることで、DEMにおける割り当てパターンのランダム性を増すことが可能になる。なお図7では、第1のカウンター23のカウント更新状態をI=11カウントごとに変更し、第2のカウンター24のカウント更新状態をJ=13カウントごとに変更するために、第1、第2のカウンター23、24のカウント値CTX、CTYのインクリメント値又はデクリメント値をI、Jカウントごとに変更しているが、本実施形態はこれに限定されない。例えば更新状態の変更手法としては、I、Jカウントごとに第1、第2のカウンター23、24のカウント値CTX、CTYを0にリセットするなどの種々の変形実施が可能である。また図7では、I=11、J=13になっているが、本実施形態はこれに限定されない。例えばIとJは異なる整数であればよく、更に望ましくは異なる素数であればよい。図8A~図8Cに第1型キャパシター1C、第2型キャパシター3Cの構成例を示す。図8Aに示すように、第1型キャパシター1Cは、M=1個のユニットキャパシターUXにより構成される。一方、図8Bに示すように、第2型キャパシター3Cは、N=3個のユニットキャパシターUY1~UY3より構成される。そして半導体チップ上には例えば図8Cのような配置で、第1型キャパシター1C、第2型キャパシター3Cがレイアウト配置されることになる。このように第1型キャパシター1C、第2型キャパシター3Cをユニットキャパシターにより構成すれば、容量比精度を維持しながら、異なる容量値の第1型キャパシター、第2型キャパシターを実現できるようになる。例えば第1型キャパシターと第2型キャパシターの容量比を整数倍にすることなどが可能になる。なお、第1型キャパシター、第2型キャパシターのユニットキャパシター数M、Nは、異なる整数であれば十分であり、M=1、N=3には限定されない。以上のように本実施形態によれば、入力デジタルデータの各ビットに対する第1型キャパシター1C、第2型キャパシター3Cの割り当てを動的に変化させるDEMのスイッチ制御が、図3の第1のスイッチアレイ部51や図2のスイッチアレイ部50に対して行われる。これにより第1型キャパシター1C、第2型キャパシター3Cが例えば全ビットに対して均等に使用されるようになるため、第1のキャパシターアレイ部41やキャパシターアレイ部40でのキャパシターの見かけ上の容量比精度を向上できる。また図4に示すように、キャパシターアレイ部41には、容量値の異なる第1型キャパシター1C、第2型キャパシター3Cが設けられる。このようにすれば、例えば第1型キャパシター1Cだけを用いてDEMの割り当てを行う手法に比べて、DEMの割り当てパターン数を増やすことが可能になり、ランダム性が高まるため、DEMの効果を更に向上できる。例えば図6A、図6Bでは、第1型キャパシターC1についての15個の割り当てパターンと、第2型キャパシター3Cについての16個の割り当てパターンが設定され、15と16の最大公約数は1である。従って、第1型キャパシター1Cと第2型キャパシター3Cの組み合わせにより、15×16=240個の割り当てパターンを設定でき、DEMの割り当てパターン数が増えるため、DEMの効果を向上できる。この場合に、図7に示すような第1、第2の素数カウンター25、26を設けて、第1、第2のカウンター23、24の更新状態を変更すれば、割り当てパターンについてのランダム性が更に高まることを期待でき、DEMの効果の向上を期待できるようになる。特にオーバーサンプリングによるA/D変換を行った場合には、A/D変換回路の後段に接続される平均化フィルターなどにより、ランダム性が平滑化され、変換精度を向上することが可能になる。また、キャパシターアレイ部41を第1型キャパシター1Cだけにより構成した場合には、63個の第1型キャパシター1Cを設ける必要がある。従って、第1型キャパシター1Cに接続されるスイッチ素子についても63個分設ける必要が生じ、ICのレイアウト面積が大規模化してしまう。この点、キャパシターアレイ部41を、容量値の異なる第1型キャパシター1C、第2型キャパシター3Cにより構成すれば、例えば図4に示すように1516=31個のスイッチ素子SWX1~SWX15、SWY1~SWY16を設けるだけで済む。従って、キャパシターアレイ部41を第1型キャパシター1Cだけにより構成した場合に比べて、ICのレイアウト面積を縮小できる。また図3では、入力デジタルデータの上位ビット側のDAC1に対してDEMのスイッチ制御が行われる。具体的には、下位ビット側のDAC2に対してはDEMのスイッチ制御ではない通常のスイッチ制御が行われる一方で、入力デジタルデータの上位ビット側のDAC1に対してDEMのスイッチ制御が行われる。このようにすることで、ICのレイアウト面積の増加を抑制しながら、容量比精度を高めて、変換精度を向上できる。例えば図3の構成の容量型DACにおいては、下位ビットに比べて上位ビットの方が容量比精度の要求が高い。即ち図3のように直列キャパシターCS1を設ける構成では、上位ビット側のDAC1のキャパシターCA1と、下位ビット側のDAC2のキャパシターCB1は例えば同じ容量値になっている。従って、キャパシターCA1についての容量比精度のバラツキとキャパシターCB1についての容量比精度のバラツキは同等となる。しかしながら、CA1は上位ビット側のキャパシターであるため、下位ビット側のCB1と同程度の容量比精度のバラツキがCA1に生じると、変換精度が著しく低下してしまう。この点、図3では、上位ビット側のキャパシターCA1~CA6に対するスイッチ制御として、DEMのスイッチ制御が行われるため、キャパシターCA1~CA6についての見かけ上の容量比精度が、下位ビット側のキャパシターCB1~CB4に比べて高くなる。従って、ICのレイアウト面積の大規模化を抑制しながら、変換精度を向上することが可能になる。3.コードシフト次に本実施形態のコードシフト手法について説明する。図9にコードシフト手法を実現できるA/D変換回路の構成例を示す。図9では、図1の構成に対して、第1のサブD/A変換部SDAC1、補正部80、コードデータ生成部90の構成要素が追加されている。第1のサブD/A変換部SDAC1は、コードデータCDAをD/A変換する。そしてコードデータCDAに対応するコード信号SCDCDAをD/A変換した信号を出力する。ここでコードデータCDAは時間的に変化するデータ所定タイミング毎に変化するデジタルデータである。具体的には所定のデータ範囲内において、1又は複数回のA/D変換タイミング毎に異なった値になるデータである。なおこの場合のデータ範囲は、第1のデジタルデータを上限値とし、第2のデジタルデータを下限値とする範囲である。A/D変換タイミングは、例えばデジタルデータをアナログ信号に変換する各A/D変換期間に対応するタイミングである。コードデータ生成部90は、コードデータCDAを生成してサブD/A変換部SDAC1に出力する。例えば所定データ範囲内において、1又は複数回のA/D変換タイミング毎に異なった値になるコードデータCDAを出力する。具体的には逐次比較用データの下位ビットデータのデータ範囲内において、1又は複数回のA/D変換タイミング毎に異なった値になるコードデータCDAを出力する。補正部80は補正処理を行う。具体的には、コードデータCDAを用いたコードシフトによりダイナミックレンジが減少するのを防止するための補正処理を行う。この補正部80は情報レジスター84を有する。そして図9では、比較回路10は、入力信号VINのサンプリング信号SINVINをサンプルホールドした信号とコード信号SCDの加算信号SADDと、D/A出力信号DQとを比較する処理を行う。具体的には比較回路10は、第1の入力端子に入力される加算信号SADD加算電圧と第2の入力端子に入力されるD/A出力信号DQD/A変換電圧を比較する。なお、図9では説明を簡単にするために、電荷再分配型以外の場合に適用される構成例を示しているが、電荷再分配型の場合は、実際には、比較回路10は、サンプリング信号SINと、D/A出力信号DQとコード信号SCDの加算信号とを比較する処理を行うことになる。例えば信号SINのサンプリング電圧と、信号DQとSCDの加算電圧を比較する。そして制御回路20は、逐次比較レジスターSARからの逐次比較結果データQDA最終的なデータとコードデータCDAとに基づき求められる出力データDOUTを、入力信号VINのA/D変換データとして出力する。例えば制御回路20は、図9のようにサンプリング信号SINとコード信号SCDの加算信号SADDと、D/A出力信号DQとの比較処理が行われる場合には、逐次比較レジスターSARの逐次比較結果データQDAからコードデータCDAを減算する処理を行う。なお、電荷再分配型では、サンプリング信号SINと、D/A出力信号DQとコード信号SCDの加算信号との比較処理が行われるため、制御回路20は、逐次比較結果データQDAにコードデータCDAを加算する処理を行うことになる。また補正部80は、コードデータCDAを用いたコードシフトにより逐次比較結果データQDAがオーバーフローするのを補正防止する補正処理を行う。ここでコードデータによるコードシフトとは、入力信号のサンプリング信号とコード信号の加算処理を行うこと或いはD/A出力信号とコード信号の加算処理を行うことで、逐次比較結果データが、入力信号に対応するデータから高電位側又は低電位側にシフトすることである。例えば補正部80は、コードデータCDAを補正することで当該補正処理を行う。そして補正指示信号SDRをコードデータ生成部90に出力する。具体的には、前回のA/D変換での逐次比較結果データである前回逐次比較結果データに基づきコードデータCDA今回のコードデータを補正することで補正処理を行う。なお、この補正処理は、コードデータCDAを補正する処理には限定されず、逐次比較結果データQDAがオーバーフローするのを補正できるものであれば種々の変形実施が可能である。また前回逐次比較結果データに加えて、コードデータCDAの符号等を判定して、補正処理を行ってもよい。そして本実施形態では、入力信号VINの電圧とD/A出力信号DQの電圧が等しくなるように逐次比較動作を行うことで、最終的な逐次比較結果データQDAが取得される。そして、取得された逐次比較結果データQDAからコードデータCDAを減算したデータが、入力信号VINをA/D変換したデータDOUTとして出力される。例えば図1のようにコードシフトを行わない構成のA/D変換回路では、図10Aに示すように、DNLの誤差等が原因で特定のコードでミッシングコードが発生する。例えばDNLが1LSBを超えると、出力コードが存在しないコードが発生するというミッシングコードの現象が生じる。この点、コードシフト手法を用いれば、このようなミッシングコードが発生したとしても、時間的に変化するコードデータCDAの信号SCDを、サンプリング信号SINに加算することで、図10Bに示すようなコードシフトが行われる。なお図10Bの実線はコードシフト後の特性を表すものであり、破線はコードシフト前の特性を表すものである。即ち、コードシフト手法では、1又は複数回のA/D変換タイミング毎にコードデータCDAを異なった値にすることで、図10Bに示すように、ミッシングコードが発生するコードの場所が1又は複数回のA/D変換タイミング毎に変化する。例えば00010000のコードでミッシングコードが発生したとしても、その場所が、00010001や00010010や00001111の場所にシフトする。この結果、長い時間範囲で見ると、図10Cに示すようにDNLやINLが改善され、ミッシングコードの現象が生じない良好な特性を得ることができる。即ち、ある特定のコードで発生していたDNL特性の悪化ミッシングコードを、時間的に変化するコードデータCDAにより周囲のコードに拡散させることで、特性の改善を図っている。図11に本実施形態のD/A変換回路及びこれを含むA/D変換回路の詳細な第3の構成例を示す。この第3の構成例は図9~図10Cで説明したコードシフト手法を行う場合の詳細な構成例である。図11では、図3の構成に加えて、第2の直列キャパシターCS2と、第1のサブD/A変換部SDAC1の構成要素が追加されている。なお図9のMDACが図11のDAC1、DAC2に相当する。第1のサブD/A変換部SDAC1は、第1のサブD/A用キャパシターアレイ部43と、第1のサブD/A用スイッチアレイ部53を有する。第1のサブD/A用キャパシターアレイ部43は、第2のノードN2に一端が接続される複数のキャパシターCC1~CC4を有する。これらのキャパシターCC1~CC4は、1:2:4:8というようにバイナリーに重み付けされている。第1のサブD/A用スイッチアレイ部53は、第1のサブD/A用のキャパシターアレイ部43の複数のキャパシターCC1~CC4の他端に接続される複数のスイッチ素子SC1~SC4を有する。図9のコードデータ生成部90は、第1のサブD/A変換部SDAC1に対してコードデータCDAを出力し、このコードデータCDAに基づいてスイッチ素子SC1~SC4はスイッチ制御される。例えばコードデータ生成部90は、逐次比較用データRDA入力デジタルデータの下位ビットデータのデータ範囲内において、1又は複数回のA/D変換タイミング毎に異なった値になるデータを、コードデータCDAとして出力する。具体的には8ビットのA/D変換の場合には、逐次比較用データRDAの下位の4ビットのデータ範囲内において、コードデータCDAを変化させる。例えば0000~1111のデータ範囲内或いは0000~1111よりも狭いデータ範囲内においてコードデータCDAをランダムに変化させて、サブD/A変換部SDAC1のスイッチアレイ部53のスイッチ素子SC1~SC4をスイッチ制御する。このときD/A変換部DAC2のスイッチアレイ部52のスイッチ素子SB1~SB4も、逐次比較用データRDAの下位の4ビットのデータによりスイッチ制御される。このように、コードデータCDAを変化させる範囲を、DAC2のスイッチ素子SB1~SB4をスイッチ制御する逐次比較用データRDAのデータ範囲内に設定することで、ミッシングコードの発生を効果的に防止できる。なお、D/A変換回路DACの最小分解能LSBに相当する電圧、量子化電圧をRS1とし、サブD/A変換部SDAC1の最小分解能をRS2としたとする。この場合に図11ではRS2=RS1になっている。具体的には例えば直列キャパシターCS1とCS2の容量値は同一ほぼ同一になっており、DACのLSBに相当するキャパシターCB1の容量値と、SDAC1のLSBに相当するキャパシターCC1の容量値も同一ほぼ同一になっている。即ちサブD/A変換部SDAC1は、D/A変換回路DACの最小分解能RS1LSB未満のノイズ電圧ではなく、ノイズ電圧よりも大きなコード電圧を出力している。このようにすることで図10Bに示すようなコードシフトを実現できる。なおRS2=RS1には限定されず、RS2≧RS1であってもよい。図12A~図13Bは本実施形態のDEM手法及びコードシフト手法の効果を説明するシミュレーション結果である。図12AはDEM及びコードシフトを共にオフ、図12BはDEMをオン、コードシフトをオフ、図13AはDEMをオフ、コードシフトをオン、図13BはDEM及びコードシフトを共にオンにした場合のシミュレーション結果である。図12BのFFTの結果に示すように、DEMをオンにすることで、高調波成分を大幅に低減できる。一方、コードシフトは高調波成分の低減にはあまり効果がない。また図13AのDNL、INLの結果に示すように、コードシフトをオンにすることで、DNL特性などの静特性を改善できる。即ちDEMはAC特性に対して改善効果が得られ、コードシフトはDNL等の静特性に対して改善効果が得られる。従って、図13Bに示すようDEM及びコードシフトの両方をオンにすることで、AC特性及び静特性の両方を改善することが可能になる。4.全差動型図14に本実施形態の全差動型のD/A変換回路及びこれを含むA/D変換回路の構成例を示す。図14の構成例は、比較回路10と、比較回路10の非反転入力端子に接続されるメインのD/A変換部DAC1P、DAC2Pと、反転入力端子に接続されるメインのD/A変換部DAC1N、DAC2Nを含む。また、比較回路10の非反転入力端子に接続されるコードシフト用のサブD/A変換部SDAC1Pと、反転入力端子に接続されるコードシフト用のサブD/A変換部SDAC1Nを含む。非反転側正側のメインのDAC1P、DAC2P及び反転側負側のメインのDAC1N、DAC2Nの構成は、図11のメインのDAC1、DAC2と同様に、キャパシターアレイ部とスイッチアレイ部を含む。そしてDAC1P、DAC2Pには、差動信号を構成する非反転側正側の入力信号PINが入力され、DAC1N、DAC2Nには、差動信号を構成する反転側負側の入力信号NINが入力される。そしてサンプリング期間では、DAC1PのノードNCPは、スイッチ素子SS1Pによりコモン電圧中間電圧VCMに設定される。またDAC1NのノードNCNは、スイッチ素子SS1Nによりコモン電圧VCMに設定される。またサンプリング期間では、DAC1Pのスイッチ素子SA1P~SA6P、DAC2Pのスイッチ素子SB1P~SB4Pの一端は、差動信号の非反転側の信号PINに接続される。またDAC1Nのスイッチ素子SA1N~SA6N、DAC2Nのスイッチ素子SB1N~SB4Nの一端は、差動信号の反転側の信号NINに接続される。一方、逐次比較期間では、DAC1Pのスイッチ素子SA1P~SA6P、DAC2Pのスイッチ素子SB1P~SB4Pの一端は、逐次比較用データの対応するビットが1である場合にはVREFに接続され、0である場合にはGNDに接続される。これに対して、DAC1Nのスイッチ素子SA1N~SA6N、DAC2Nのスイッチ素子SB1N~SB4Nの一端は、逐次比較用データの対応するビットが1である場合にはGNDに接続され、0である場合にはVREFに接続される。非反転側のコードシフト用のサブD/A変換部SDAC1P及び反転側のコードシフト用のサブD/A変換部SDAC1Nは、図11のコードシフト用のSDAC1と同様に、キャパシターアレイ部とスイッチアレイ部を含む。そしてサンプリング期間では、SDAC1Pのスイッチ素子SC1P~SC4P及びSDAC1Nのスイッチ素子SC1N~SC4Nの一端はVCMに接続される。一方、逐次比較期間では、SDAC1Pのスイッチ素子SC1P~SC4Pの一端は、コードデータの対応するビットが1である場合にはVREFに接続され、0である場合にはGNDに接続される。これに対して、SDAC1Nのスイッチ素子SC1N~SC4Nの一端は、コードデータの対応するビットが1である場合にはGNDに接続され、0である場合にはVREFに接続される。以上の図14の全差動型の構成では、キャパシターアレイ部として、非反転側の出力ノードNCPに一端が接続される複数のキャパシターを有する非反転側キャパシターアレイ部CA1P~CA6P等が設けられる。また反転側の出力ノードNCNに一端が接続される複数のキャパシターを有する反転側キャパシターアレイ部CA1N~CA6N等が設けられる。またスイッチアレイ部として、非反転側キャパシターアレイ部の複数のキャパシターの他端に接続され入力デジタルデータに応じてスイッチ制御される複数のスイッチ素子を有する非反転側スイッチアレイ部SA1P~SA6P等が設けられる。また反転側キャパシターアレイ部の複数のキャパシターの他端に接続され入力デジタルデータに応じてスイッチ制御される複数のスイッチ素子を有する反転側スイッチアレイ部SA1N~SA6N等が設けられる。そしてこのような全差動型の構成においても、制御回路20は、入力デジタルデータの各ビットに対する第1型キャパシターと第2型キャパシターの割り当てを動的に変化させるスイッチ制御を、非反転側スイッチアレイ部SA1P~SA6P等及び反転側スイッチアレイ部SA1N~SA6N等に対して行うことになる。更に具体的には全差動型の構成では、制御回路20は、非反転側スイッチアレイ部に対しては、入力デジタルデータの各ビットに対する第1型キャパシターと第2型キャパシターの割り当てが、第1の割り当てパターンになるスイッチ制御を行う。また制御回路20は、反転側スイッチアレイ部に対しては、入力デジタルデータの各ビットに対する第1型キャパシターと第2型キャパシターの割り当てが、第1の割り当てパターンとは異なる第2の割り当てパターンになるスイッチ制御を行う。例えば図15に全差動型の場合の制御回路20の構成例を示す。図15では、非反転側の第1、第2の割り当て決定回路21P、22P、第1、第2のカウンター23P、24P、第1、第2の素数カウンター25P、26Pが設けられる。そして第1、第2の素数カウンター25P、26Pは、第1、第2のカウンター23P、24Pに対して非反転側用の更新信号SIXP、SIYPを出力する、また第1、第2のカウンター23P、24Pは、第1、第2の割り当て決定回路21P、22Pに対して、非反転側用のカウント値CTXP、CTYPを出力する。そして第1、第2の割り当て決定回路21P、22Pは、上位ビット側のD/A変換部DAC1Pに対して、非反転側用の割り当て信号DX1P~DX15P、DY1P~DY16Pを出力する。また図15では、反転側の第1、第2の割り当て決定回路21N、22N、第1、第2のカウンター23N、24N、第1、第2の素数カウンター25N、26Nが設けられる。そして第1、第2の素数カウンター25N、26Nは、第1、第2のカウンター23N、24Nに対して反転側用の更新信号SIXN、SIYNを出力する、また第1、第2のカウンター23N、24Nは、第1、第2の割り当て決定回路21N、22Nに対して、反転側用のカウント値CTXN、CTYNを出力する。そして第1、第2の割り当て決定回路21N、22Nは、上位ビット側のD/A変換部DAC1Nに対して、反転側用の割り当て信号DX1N~DX15N、DY1N~DY16Nを出力する。このように非反転側と反転側において、独立に、割り当て決定回路、カウンター、素数カウンターを設けることで、非反転側と反転側において、独立に、DEMのスイッチ制御を行うことが可能になる。これにより、非反転側においては、入力デジタルデータの各ビットに対する第1型キャパシターと第2型キャパシターの割り当てが、第1の割り当てパターンになるスイッチ制御を行う一方で、反転側においては、第1の割り当てパターンとは異なる第2の割り当てパターンになるスイッチ制御を行うことが可能になる。例えば非反転側では、図6A、図6Bに示すような第1の割り当てパターンでのDEMのスイッチ制御を行うようにする。一方、反転側では、図6A、図6Bとは異なる第2の割り当てパターンでのDEMのスイッチ制御を行うようにする。これは例えば図15において、非反転側の第1、第2の素数カウンター25P、26Pの総カウント数と、反転側の第1、第2の素数カウンター25N、26Nの総カウント数を異ならせることで実現できる。或いは、非反転側の第1、第2のカウンター23P、24Pの総カウント数と、反転側の第1、第2のカウンター23N、24Nの総カウント数を異ならせることで実現してもよい。このようにすることで、非反転側と反転側とで割り当てパターンが異なるようになるため、ランダム性が高まり、DEMの効果の更なる向上を図ることが可能になる。5.電子機器図16に本実施形態のA/D変換回路D/A変換回路を含む電子機器の構成例を示す。この電子機器は、センサー510、検出回路520、A/D変換回路530D/A変換回路、処理部540を含む。なおこれらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。例えば検出回路520、A/D変換回路530、処理部540は集積回路装置により実現できる。図16の電子機器としては、例えば生体計測機器脈拍計、歩数計等、携帯型情報端末、映像機器デジタルカメラ、ビデオカメラ、時計などの種々の機器を想定できる。センサー510は、ジャイロセンサー、加速度センサー、フォトセンサー、圧力センサー等であって、電子機器の用途に応じた様々なセンサーが用いられる。検出回路520はセンサー510から出力されるセンサー信号を増幅して、所望信号を抽出する。またA/D変換回路530は検出回路520からの検出信号所望信号をデジタルデータに変換して、処理部540へ出力する。処理部540は、A/D変換回路530からのデジタルデータに対して必要なデジタル信号処理を実行する。また処理部540は、検出回路520のゲイン制御等を行ってもよい。ここで処理部540で行われるデジタル信号処理としては、センサー信号から適正な所望信号を抽出するための高速フーリエ変換等の種々の処理を想定できる。なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。またD/A変換回路、A/D変換回路、電子機器の構成動作や、D/A変換手法、A/D変換手法、DEM手法、コードシフト手法等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。例えば本実施形態では、メインのDACが2段構成である場合の例を示したが、3段以上の構成であってもよい。