"第1電源電圧を供給する第1電源パッドと、第2電源電圧を供給する第2電源パッドと、信号の入力又は出力を行う信号パッドと、前記第1電源パッドに対応して設けられた第1電源セルと、前記第2電源パッドに対応して設けられた第2電源セルと、前記信号パッドに対応して設けられた入出力セルと、前記第1電源パッドから供給された第1電源電圧を供給する第1電源線と、前記第2電源パッドから供給された第2電源電圧を供給する第2電源線とを有し、前記入出力セルは、信号の入力又は出力を行う回路、静電保護回路及び前記第1電源線と第2電源線との間に設けられた第1MOSFETを有し、前記第1電源セルは、前記第1電源パッドでの正の静電気に応答して前記入出力セルに設けられた前記第1MOSFETを一時的にオン状態にさせる時定数回路、前記第1電源パッドに向かう電流を流す一方向性素子を有し、前記第2電源セルは、前記第2電源パッドでの正の静電気に応答して前記入出力セルに設けられた前記第1MOSFETを一時的にオン状態にさせる時定数回路、前記第2電源パッドに向かう電流を流す一方向性素子を有し、前記第1MOSFETのゲートとウェルは前記時定数回路と接続される半導体集積回路装置。請求項1に記載の半導体集積回路装置において、前記第1乃至第2電源セルと前記入出力セルは、複数個がワイヤボンディングに対応した規則的なピッチで複数個が配置される半導体集積回路装置。請求項2に記載の半導体集積回路装置において、前記第1及び第2電源セルは、前記第1電源線と第2電源線との間に前記時定数回路に用いられるMOSFETと同等の素子サイズの第2MOSFETを有する半導体集積回路装置。請求項3に記載の半導体集積回路装置はさらに、前記第1電源線と第2電源線との間に設けられ、前記時定数回路により制御される第3MOSFETを含む第1保護セルを有し、前記ワイヤボンディングに対応した規則的なピッチを維持しつつ、前記電源セル又は入出力セル間に前記第1保護セルが配置された半導体集積回路装置。請求項4に記載の半導体集積回路装置はさらに、前記第1電源線と第2電源線との間に設けられ、前記時定数回路により制御される第4MOSFETを含む第2保護セルを有し、前記チップ角部に前記2保護セルが配置された半導体集積回路装置。マイクロコンピュータ機能を持つ半導体集積回路装置の高機能化等により外部端子数は数百個のように多くされる。電源端子は、電源インピーダンスを小さくするために同じ電源電圧を複数の電源端子を通して供給させる必要がある。例えば、前記のような半導体集積回路装置では、全端子数のほぼ10程度を電源端子が占めることになる。近年、先端プロセスにおいては信号の入出力セルの縮小化が進んでいるのに比較して、電源セルにはESDサージを逃がすためのESD保護素子が配置されているため入出力セルよりも大きなサイズになってしまう。図9には、本願発明に先立って本願発明者おいて検討された半導体集積回路装置の概略レイアウト図が示されている。電源セルGCNMOSは、サージ電圧を検出する時定数回路CRと、かかるサージ電圧を高速に放電させるために大きなサイズにされたNMOSNチャネルMOSFETとで構成され、入出力セルIOよりも大きなサイズになってしまう。そして、電源インピーダンスを均等に小さくする必要から、電源セルGCNMOSは、複数の入出力セルIO毎に分散して配置させることが必要である。このため、サイズの異なる入出力セルIOと電源セルGCNMOSが図9に示しように混在して配置されることとなり、電源セルGCNMOSの両側でパッドPADのピッチが前記電源セルGCNMOSの大きさに対応して広くなる。本願発明者においては、前述のように入出力セルIOと電源セルGCNMOSとを異なるサイズにしたなら、PAD側からみたときに大きなサイズにされる電源セルGCNMOSの両側で大きなスペースd1が生じて配置可能なPAD数が制限されてしまうという問題の生じることを見出した。つまり、本願発明者においては、ほぼ同じサイズのセルとしたなら、入出力セルIO間の間隔d2のようにPAD間が小さくなり、その分PAD数を多くできることに気が付いたのである。この発明の目的は、ESD保護回路を設けつつ、外部端子数を効率よく配置できる半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。半導体集積回路装置は、第1、第2電源電圧を供給それぞれ供給する第1、第2電源パッドにそれぞれ対応して設けられた第1、第2電源セルと、信号の入力又は出力を行う第1信号パッドに対応して設けられた入出力セルと、第1電源パッドから供給された第1電源電圧を供給する第1電源線と、第2電源パッドから供給された第2電源電圧を供給する第2電源線とを有する。入出力セルは、信号の入力又は出力を行う回路、静電保護回路及び第1電源線と第2電源線との間に設けられた第1MOSFETを有する。第1電源セルは、第1電源パッドでの正の静電気に応答して入出力セルに設けられた第1MOSFETを一時的にオン状態にさせる時定数回路、第1電源パッドに向かう電流を流す一方向性素子を有する。第2電源セルは、第2電源パッドでの正の静電気に応答して入出力セルに設けられた第1MOSFETを一時的にオン状態にさせる時定数回路、第2電源パッドに向かう電流を流す一方向性素子を有する。第1MOSFETのゲートとウェルは時定数回路と接続される。入出力セルに電源パッドに発生したサージ電圧を放電させる第1MOSFETを分散配置して電源セルのサイズを入出力セルと同等に小さくして外部端子を効率よく配置することができる。この発明をより詳細に説明するために、添付の図面に従ってこれを説明する。図1には、この発明に係る半導体集積回路装置の一実施例の入出力回路部の回路図が示されている。図1には、2つの入出力セルIOセルと1つの電源セルが代表として例示的に示されている。1つのIOセルは、入出力端子DQ0に出力信号を伝えるPチャネル型出力MOSFETQ1及びNチャネル出力MOSFETQ2と、入出力端子DQ0から入力された入力信号を受ける入力回路IBと、ESD保護回路を構成するダイオードD1、D2及び抵抗R1,R2とを含んでいる。ダイオードD1は、入出力端子DQから電源線VCCQに向かうサージ電流を流し、ダイオードD2は、回路の接地電位線VSSQから外部端子DQ0に向かうサージ電流を流すようにされる。抵抗R1,R2は、MOSFETQ1、Q2及び入力回路IBを構成するMOSFETの保護素子としての役割を果たす。この実施例では、IOセルに電源端子VCCQ等によるサージ電圧を放電させるためのMOSFETQ3が設けられる。このMOSFETQ3は、そのサイズが小さく形成されている。これにより、IOセルの占有面積は、実質的に大きくならないようにされている。入出力端子DQnに対応したIOセルを含んで他のIOセルも前記同様な構成とされる。すなわち、本願発明に係る半導体集積回路装置に設けられるIOセルのそれぞれにおいては、それぞれに対応した入出力端子DQ0~DQnnは正の整数におけるサージ電圧を放電させるダイオードD1,D2等に加えて、電源端子VCCQ等によるサージ電圧を放電させるMOSFETが、MOSFETQ3のように分割され、かつそれぞれのIOセルに分散されて設けられる。電源端子VCCQに対応した電源セルは、電源端子VCCQの正のサージ電圧を検出するための時定数回路GCが設けられる。また、電源端子VCCQに負のサージ電圧を放電させるためのダイオードD3が設けられる。このダイオードD3は、接地線VSSQから電源端子VCCQに向かうようサージ電流を流す。図示しないけれども、回路の接地端子VSSQに対応した電源セルも、同様な構成にされる。そして、電源端子VCCQ及び接地端子VSSQに対応した時定数回路GCの出力線GTDV及びWLDVと、図示しない時定数回路GCの出力線GTDV及びWLDVとそれぞれ共通に接続されて、IOセルに設けられたMOSFETQ3等のゲートとウェルに接続される。図2には、電源セルの一実施例の回路図が示されている。時定数回路GCは、抵抗R3とキャパシタC1からなる積分回路から構成される。キャパシタC1のチャージ電圧は、インバータ回路INV1,INV2の入力端子に供給される。これらのインバータ回路INV1及びINV2の出力端子は、出力線GTDV及びWLDVに接続される。これらのインバータ回路INV1及びINV2は、VCCQから動作電圧を受けて動作する。例えば、電源端子VCCQに正のサージ電圧が発生した時、インバータ回路INV1及びINV2にはVCCQから動作電圧が供給され、入力端子には時定数回路により遅れてサージ電圧に対応したハイレベルが伝えられる。したがって、インバータ回路INV1及びINV2は、電源端子VCCQに正のサージ電圧が発生した時からキャパシタC1のチャージ電圧がインバータ回路の論理しきい値電圧に到達するまでの間ハイレベルを維持し、IOセルに分散して設けられたMOSFETQ3等をオン状態にしてサージ電圧を放電させる。図3には、電源セルの一実施例の具体的回路図が示されている。電源端子VCCQと接地端子VSSQとの間には、直列形成されたPチャネルMOSFETQ10が図2の抵抗R3として設けられる。図2のキャパシタC1は、MOSFETQ11のゲート容量で構成される。つまり、MOSFETQ11のソース,ドレイン及びウェルは、回路の接地端子VSSQに接続され、ゲートが抵抗素子R3の一端に対応したMOSFETQ10のドレインと接続される。図2のインバータ回路INV1は、PチャネルMOSFETQ12とNチャネルMOSFETQ13から構成される。図2のインバータ回路INV2は、PチャネルMOSFETQ14とNチャネルMOSFETQ15から構成される。これらのMOSFETQ12~Q15のゲートは、共通に接続されてキャパシタC1としてのMOSFETQ11のゲートと接続される。MOSFETQ12とQ13からなるCMOSインバータ回路の出力端子は、出力線GTDVに接続される。MOSFETQ14とQ15からなるCMOSインバータ回路の出力端子は、出力線WLDVに接続される。そして、2つのインバータ回路の出力端子と接地端子VSSQとの間には、プルダウン用の抵抗R10,R11が設けられる。MOSFETQ10~Q15は、そのゲート絶縁膜が厚く形成される等により、高耐圧構造とされる。出力線GTDVにゲートが接続されるMOSFETQ3等も、同様に高耐圧構造とされる。図4A及び図4Bは、IOセルに設けられたMOSFETの動作説明図である。図4Aは、MOSFETの回路記号が示され、図4BにはMOSFETの素子構造と寄生素子とが示されている。このMOSFETは、ゲートGとウェルWELLに出力線GTDVとWLDVが接続されて、サージ電圧により共にハイレベルにされる。したがって、MOSFETとして電流を流すことの他、n型のドレインDをコレクタCとし、p型のウェルをベースBとし、n型のソースSをエミッタEとする寄生トランジスタが構成されて、サージ電流を流すようにされる。これにより、ウェルWELLをソースと同電位としてMOSFETとしてのみサージ電流を流すよりも、ウェル電位WELLの制御によって寄生トランジスタも動作させることができ、より大きな電流を流すようにすることができる。図5には、電源セルの他の一実施例の回路図が示されている。この実施例は、半導体集積回路装置の内部回路用の低電圧VDDを供給する電源セルに向けられている。この電源セルは、そのサイズがIOセルのサイズに比べて大きくならない範囲で、例えばIOセルに設けられるMOSFETQ3と同程度のMOSFETQ4が追加される。これにより、電源セル自体でもサージ電流を流すようにすることができる。この構成は、図2の実施例のように、入出力回路用の電源端子VCCQの電源セルにも同様に適用することができる。図6には、この発明に係る半導体集積回路装置の一実施例のレイアウト図が示されている。この実施例の半導体集積回路装置LSIチップは、チップ周辺に入出力回路が配置され、チップ中央部に内部回路が設けられる。特に制限されないが、内部回路は、内部回路1と内部回路2のような2つの回路に分けられる。入出力回路は、チップ周辺部には、複数の外部端子に対応した複数の入出力回路セルが配置される。電源インピーダンスの低減と安定化等のために複数の入出力回路セルに対して複数の電源セルが配置される。同図において、電源セルは、入出力回路と区別するために斜線を付して示している。この電源セルは、入出力回路用の動作電圧VCCQ,VSSQと、内部回路用の動作電圧VDD,VSSとがある。図6での入出力回路セルは、図1のように入出力回路IOとNチャネルMOSFETが設けられる。それ故、入出力回路セルは、IONMOSのように表している。電源セルは、時定数回路GCにより構成される。これにより、電源セルと入出力回路セルのサイズがほぼ同じとなり、それに対応して設けられる入出力端子DQと電源端子VCCQ,VSSQ及び内部回路用の電源端子VDD,VSSのピッチをほぼ一定の狭いピッチd2にすることができ、図9の構成のような無駄な空間が生じないから半導体集積回路装置LSIチップ回路を構成するチップサイズを小さくすることができる。逆にいうなら、外部端子数を増加させることができる。内部回路1と内部回路2については、内部回路1と2を取り囲むように配置された電源供給線VDD,VSSに対して、時定数回路GCから出力される駆動信号GTDV,WLDVで動作するMOSFETが設けられる。図6では、このMOSFETをNMOSのように黒塗りで示している。特に制限されないが、このNMOSに対応して、バッファアンプBAとしてのインバータ回路が設けられる。このバッファアンプは、出力線GTDV,WLDVからの駆動信号を増幅してMNOSのスイッチング動作を速くするようにする。特に制限されないが、内部回路に対応したNMOSは、IOセルに設けられるNMOSと異なり、内部回路を構成するMOSFETと同等のゲート耐圧を持つMOSFETが用いられる。図7には、この発明に係る半導体集積回路装置の他の一実施例のレイアウト図が示されている。この実施例の半導体集積回路装置LSIチップは、チップ周辺の角部でのボンディングパッドの配列ピッチが粗くなることに着目し、そこにサージ電圧を放電させるNチャネルMOSFETを設けるようにする。つまり、図7に点線で示したようなMNOSセルを用意しておいて、チップの角部でのボンディングパッドPADの間隔がd3のように粗くなる部分に適宜にMNOSセルを配置させるというものである。ボンディングパッドPADのピッチを粗くするのは、チップ角部において斜めに配置される隣同士のワイヤの間隔を維持するために必要となるからである。前述のようにNMOSセルを用意した場合には、IOセルに設けられるNチャネルMOSFETのサイズをその分小さくするように利用することもできる。図8には、この発明に係る半導体集積回路装置の他の一実施例のレイアウト図が示されている。この実施例の半導体集積回路装置LSIチップは、チップ周辺の角部がIOセルや電源セルが設けられないデッドスペースであることに着目し、そこにサージ電圧を放電させるNチャネルMOSFETを設けるようにする。つまり、図8に点線で示したようなNMOSセルを用意しておいて、チップの角部にかかるNMOSセルを配置させるというものである。前述のようにNMOSセルを用意した場合には、IOセルに設けられるNチャネルMOSFETのサイズをその分小さくするように利用することもできる。また、図7のNMOSセルも組み合わせるようにしてもよい。以上本発明者によってなされた発明を、実施形態に基づき具体的に説明したが、本発明は、前述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、MOSFETQ3のウェルをソースと接続し、時定数回路GCのインバータ回路INV2を省略してもよい。回路の接地電位端子VSSQとVSSと2種類がある場合、サージ保護回路としてVSSQからVSSに向かうサージ電流を流すダイオード、逆にVSSからVSSQに向かうサージ電流を流すダイオードが設けられる。これらのダイオードは、半導体チップ上に適宜に設けられればよい。また、ボンディング規則によりパッドピッチが前記図7のd3のように広くなる部分に、MOSFETQ3等の駆動信号を増幅するバッファアンプを設ける構成としてもよい。さらに、3以上の電源電圧を外部端子から供給するものに同様に適用することができる。"