主表面を有する半導体基板と、前記半導体基板の前記主表面に形成された1対のソース/ドレイン領域と、前記1対のソース/ドレイン領域に挟まれる領域上であって、前記主表面に接するように形成されたゲート絶縁膜と、前記ゲート絶縁膜の上面に接するように形成されたゲート電極とを備え、前記1対のソース/ドレイン領域の一方から他方へ向かう方向の前記ゲート電極の長さは45nm未満であり、前記ゲート絶縁膜は反強誘電体膜を有する、半導体装置。前記ゲート絶縁膜は、PbIn05Nb05O3、NbNaO3、ZrPbO3、TiZrLaPbO3、TiZrPbO3、NH4H2PO4、およびNH4H2AsO4からなる群から選択される少なくとも1つからなる、請求項1に記載の半導体装置。前記ゲート絶縁膜の厚みは2nm以上50nm未満である、請求項1または2に記載の半導体装置。前記ゲート電極の前記長さに対する、前記ゲート絶縁膜および前記ゲート電極を含むゲート部分の厚みのアスペクト比は2以上4未満である、請求項1~3のいずれかに記載の半導体装置。前記半導体基板の前記主表面に形成される容量用不純物領域と、前記容量用不純物領域上に形成された容量用誘電体膜と、前記容量用誘電体膜上に形成され、かつ前記容量用不純物領域との間で容量を形成するための容量用電極とをさらに備え、前記容量用誘電体膜は反強誘電体膜を有する、請求項1~4のいずれかに記載の半導体装置。前記容量用誘電体膜は、PbIn05Nb05O3、NbNaO3、ZrPbO3、TiZrLaPbO3、TiZrPbO3、NH4H2PO4、およびNH4H2AsO4からなる群から選択される少なくとも1つからなる、請求項5に記載の半導体装置。前記半導体基板の前記主表面に形成される可変容量用不純物領域と、前記可変容量用不純物領域上に形成された可変容量用誘電体膜と、前記可変容量用誘電体膜上に形成され、かつ前記可変容量用不純物領域との間で可変容量を形成するための可変容量用電極とをさらに備え、前記可変容量用誘電体膜は、反強誘電体膜を有する、請求項1~6のいずれかに記載の半導体装置。前記可変容量用誘電体膜は、PbIn05Nb05O3、NbNaO3、ZrPbO3、TiZrLaPbO3、TiZrPbO3、NH4H2PO4、およびNH4H2AsO4からなる群から選択される少なくとも1つからなる、請求項7に記載の半導体装置。特開2001-332125号公報および特開平11-204744号公報に開示される強誘電体は誘電率が高い。このため、強誘電体をトランジスタのゲート絶縁膜に用いた場合、トランジスタの微細化の際に当該ゲート絶縁膜を厚く形成しても、ゲート電極をON状態にしたときにチャネル領域を形成してチャネルに電流を流すなどトランジスタとしての機能を高めることができる。しかし強誘電体のゲート絶縁膜は、ゲート電極をON状態からOFF状態に切り替えた場合においてもヒステリシスと呼ばれる現象により自発分極が残る。このため、ON状態のときに形成されたチャネルが消滅せずに残存して、当該チャネルに電流が流れる可能性がある。特開2008-205284号公報に開示される有機FETは、チャネル長が50μmでゲート絶縁膜の膜厚が50nm以上である。このため、上記公報に開示される技術は、いわゆる28nm世代の微細化されたトランジスタに適用することを想定していない。特開2001-222884号公報および特開2000-243090号公報においても、微細化されたトランジスタを背景とした開示がなされていない。本発明は上記の問題に鑑みなされたものである。その目的は、半導体集積回路の微細化に伴い非常に短くなったゲート長を有するトランジスタにおいて、ゲート絶縁膜におけるリーク電流の発生を抑制し、トランジスタとしての機能を高めることが可能な半導体装置を提供することである。本発明の一実施例による半導体装置は以下の構成を備えている。上記半導体装置は、主表面を有する半導体基板と、半導体基板の主表面に形成された1対のソース/ドレイン領域と、1対のソース/ドレイン領域に挟まれる領域上であって、主表面に接するように形成されたゲート絶縁膜と、ゲート絶縁膜の上面に接するように形成されたゲート電極とを備える。上記1対のソース/ドレイン領域の一方から他方へ向かう方向のゲート電極の長さは45nm未満である。ゲート絶縁膜は反強誘電体膜を有する。本実施例によれば、ゲート電極が45nm未満と非常に短くなった半導体装置において、強誘電体と同等に高い誘電率を有する反強誘電体膜を有するゲート絶縁膜が形成される。このためゲート電極がON状態の際には誘電率ゲート絶縁膜にリーク電流が流れることを抑制できる程度にゲート絶縁膜を厚くすることができ、ゲート電極がOFF状態の際に活性領域のチャネルを消滅させることができるためゲート絶縁膜およびソース領域とドレイン領域との間におけるリーク電流を低減することができる。したがって当該半導体装置のトランジスタとしての機能を高めることができる。以下、本発明の実施の形態について図に基づいて説明する。実施の形態1まず、本実施の形態としてチップ状態の半導体装置について説明する。図1を参照して、本実施の形態に係る半導体集積回路が形成された半導体チップCHPには、スクライブ領域1とモジュール領域2とが形成されている。スクライブ領域1は半導体チップCHPの平面視における端部に形成されており、モジュール領域2はスクライブ領域1に囲まれるように、半導体チップCHPの平面視における中央部に形成されている。モジュール領域2は、入出力回路IOと、アナログ回路と、ロジック回路と、RAMRandomAccessMemoryと、ROMReadOnlyMemoryとを有している。入出力回路IOは、電源回路とロジック回路などとの間で電気信号を入出力する回路である。アナログ回路は、アナログ信号を用いて演算する回路であり、ロジック回路とは論理回路などの制御回路を有しており、デジタル信号を用いて演算する回路である。RAMおよびROMは、当該回路に情報を読み書きするためのメモリである。半導体チップCHPは、以下の手順により形成される。製品の要求仕様に基づき、論理設計、レイアウト設計、マスク作成を経てマスク原版が作成される。このマスク原版のパターンが通常の写真製版技術を用いて半導体ウェハの主表面上のフォトレジストに転写される。次に当該フォトレジストのパターンをマスクとして、通常のエッチング技術を行なうことにより、層間絶縁層、ゲート電極、コンタクトホール、多層配線などが微細加工される。また上記の方法の他に、たとえば通常のイオン注入技術を用いることにより、不純物領域などが形成される。たとえば上記のロジック回路には、MISMetalInsulatorSemiconductorトランジスタと呼ばれる電界効果トランジスタが形成される。図2A、Bを参照して、本実施の形態の第1例におけるMISトランジスタは、たとえばシリコン単結晶からなる半導体基板SUBに設けられており、たとえばトレンチ分離構造STIよりなる素子分離構造により他の素子と電気的に互いに分離されている。半導体基板SUB内のp型不純物領域PR1上には、n型分離層NISOが形成されている。このn型分離層NISO上には、n型ウェル領域NWと、p型ウェル領域PWとが形成されている。図2Aの平面図において、n型ウェル領域NWはp型ウェル領域PWの周囲を取り囲むように形成されている。またトレンチ分離構造STIにより、トランジスタ形成用の活性領域AAとコンタクト用の活性領域AAとが分離されている。図2Bを参照して、コンタクト用の活性領域AAコンタクト領域におけるp型ウェル領域PWの表面には、p領域HPRが形成されている。このp領域HPRは、p型ウェル領域PWにおける電位を固定するためのコンタクト領域として機能する。トランジスタ用の活性領域AAMISトランジスタ領域におけるp型ウェル領域PWの表面には、nチャネルMISトランジスタ以下、nMISトランジスタと称するTRが形成されている。このnMISトランジスタTRは、1対のn型ソース/ドレイン領域SDと、1対のp型領域PRと、ゲート絶縁膜GIと、ゲート電極GEとを有している。1対のn型ソース/ドレイン領域SDは、トランジスタ用の活性領域AAMISトランジスタ領域におけるp型ウェル領域PWの表面において、互いに間隔をあけて配置されている。1対のn型ソース/ドレイン領域SDの各々は、LDDLightlyDopedDrain構造を有しており、n領域HNRとn領域LNRとからなっている。n領域LNRはいわゆるLDDとしてのn型不純物領域である。またn領域LNRの下にはp型領域PRが形成されている。p型領域PRはポケットと呼ばれ、ソース領域とドレイン領域との間でのMISトランジスタのいわゆるパンチスルー現象を抑制するために形成されるp型不純物領域である。1対のソース/ドレイン領域SDに挟まれる領域上には、半導体基板SUBの一方の主表面に接するように、MISトランジスタのゲート絶縁膜GIが形成されている。このゲート絶縁膜GIの上面に接するように、たとえば多結晶シリコンからなるゲート電極GEが形成されている。ゲート電極GEは、図2Aの平面図の上下方向すなわち図2Bの断面図の紙面奥行き方向に延在している。ゲート絶縁膜GIとゲート電極GEとの積層構造の側壁には、たとえばシリコン酸化膜、シリコン窒化膜などからなる側壁絶縁層SWが形成されている。p領域HPRおよびn領域HNRの表面には、たとえばCoSi2またはNiSi2からなるシリサイド層SCが形成されていてもよい。シリサイド層SCは高融点を有する遷移金属であるコバルトまたはニッケルが半導体基板SUBのシリコンと反応することにより形成される。図2Bに示すようにゲート電極GEの上面上にはシリサイド層SCが形成されてもよいが、図2Cに示すようにシリサイド層SCが形成されていなくてもよい。図2Bと図2Cとはゲート電極GEの上面上におけるシリサイド層SCの有無においてのみ異なっており、他の点においては同様である。このため図2Cにおいて図2Bと同一の要素については同一の符号を付しその説明を繰り返さない。図2Bにおけるゲート絶縁膜GIとゲート電極GEとシリサイド層SCとの積層構造はMISトランジスタのゲート部分GPを構成する。同様に図2Cにおけるゲート絶縁膜GIとゲート電極GEとの積層構造はMISトランジスタのゲート部分GPを構成する。再び図2A、Bを参照して、p領域HPRおよびn領域HNRの各々の上面に接するように導電層T1が形成されており、導電層T1の上面に接するように配線M1が形成されている。導電層T1はたとえばタングステンからなり、配線M1とシリサイド層SCとを電気的に接続している。導電層T1とシリサイド層SCとが互いに接する面はコンタクトCTを構成している。なお図2Aの平面図においては配線M1の図示が省略されている。配線M1はたとえば銅などの導電材料と、その導電材料の側部および底部を覆うバリアメタルBRLとを有している。図2におけるMISトランジスタの1対のソース/ドレイン領域SDの一方から他方へ向かう方向のゲート電極GEの長さLは45nm未満である。この長さLは28nm未満であることが好ましい。このゲート電極GEの長さは、ゲート部分GP全体の長さLに相当する。ゲート電極GEゲート部分GPの長さLに対する、ゲート部分GP全体の厚み高さHのアスペクト比H/Lは2以上4未満であることが好ましい。また隣接する1対のゲート部分GPの間隔G図4参照はたとえば65nmとすることが好ましい。本実施の形態に係るMISトランジスタにおけるゲート絶縁膜GIの厚みtは2nm以上50nm未満であることが好ましい。またゲート絶縁膜GIはいわゆる反強誘電体膜を有している。反強誘電体AntiFerroElectricMaterialとは、結晶中の2つの部分格子が反対方向反平行の誘電分極を持ち、それらが打ち消しあうために結晶全体としての自発的な分極がゼロになっている誘電体であり、電場の変化に対してダブルヒステリシスを示す。具体的にはゲート絶縁膜は、PbIn05Nb05O3、NbNaO3、ジルコン酸鉛ZrPbO3、チタン酸ジルコン酸ランタン鉛TiZrLaPbO3、チタン酸ジルコン酸鉛TiZrPbO3、NH4H2PO4、およびNH4H2AsO4からなる群から選択される少なくとも1つからなることが好ましい。たとえばゲート絶縁膜GIとしてPbIn05Nb05O3からなる反強誘電体膜を有する場合、当該反強誘電体膜にはBサイトにインジウムInとニオブNbとが約1:1の割合で含まれている。このために価数と格子との配列周期の競合が解消される。その結果、インジウムとニオブとの秩序度Bサイトランダムネスを熱処理によって変えることができ、その誘電特性をリラクサー的な振る舞いから強誘電体的または反強誘電体的な振る舞いへと変化させることができる。NbNaO3、ジルコン酸鉛ZrPbO3、チタン酸ジルコン酸ランタン鉛TiZrLaPbO3およびチタン酸ジルコン酸鉛TiZrPbO3は、基本的にペロブスカイト構造なので熱に強い。これらの材料はたとえばゲートファースト方式またはゲートラスト方式により形成することができる。一方、ゲート絶縁膜GIとしてNH4H2PO4およびNH4H2AsO4を用いる場合には、まずたとえば多結晶シリコンからなる仮のゲート電極GEを形成し、半導体基板SUBの内部への不純物の注入および当該不純物の熱拡散を行なった後に、改めて真のゲート電極GEを形成するゲートラスト方式を用いて形成することが好ましい。図3A、Bを参照して、本実施の形態の第2例におけるMISトランジスタは、図2に示すMISトランジスタと比較して、半導体基板SUBの一方の主表面に形成されるウェル領域と、ソース/ドレイン領域とに含まれる不純物の導電型が異なっている。すなわち1対のp領域HPRとp領域LPRとからなる不純物領域は、それぞれp型MISトランジスタのソース/ドレイン領域SDとして機能する。またp領域LPRの下にはポケットとしてのn型領域NRが形成されている。図3と図2とは上記の点においてのみ異なっており、他の点においては同様である。このため図3において図2と同一の要素については同一の符号を付しその説明を繰り返さない。図4を参照して、図2および図4における側壁絶縁層SWは、たとえばシリコン酸化膜OFとシリコン窒化膜NFとが順に積層して堆積された構成であることが好ましい。次に、図5~図9を用いて、本実施の形態の作用効果について説明する。図5Aに示すグラフの横軸はMISトランジスタのゲート絶縁膜GIの厚み方向に印加される電界Eの強さを示しており、グラフの縦軸はゲート絶縁膜GIの厚み方向における自発分極Pの強さを示している。図5Aにおいては電界E、分極Pともにその向きを正または負の値で表わしている。図5Aにおける電界Eの値が0および0に近い状態は、図5Bに示すようにMISトランジスタのソース領域とドレイン領域とに挟まれた領域1対のLDDとしてのn領域LNRに挟まれた領域にチャネルが形成されないOFF状態である。図5Aにおける電界Eの値が0から正または負の方向に大きく離れた状態は、図5Cに示すようにMISトランジスタのソース領域とドレイン領域とに挟まれた領域1対のLDDとしてのn領域LNRに挟まれた領域にチャネルCNLが形成されたON状態である。図5CのON状態は、ゲート絶縁膜GIの内部における分極P図5A参照の絶対値が大きくなることによりゲート絶縁膜GIの下部にチャネルCNLが形成された状態である。図5Aを参照して、たとえば電界Eおよび分極Pの値がいずれも0であるOFF状態から、電界Eを正または負のいずれかの方向に、その絶対値が大きくなるように変化させる。すなわちゲート電極GEに正または負のいずれかの電圧を印加する。このとき分極Pの絶対値は電界Eの値に応じて徐々に増加するが、閾値th1において分極Pの絶対値が急激に大きくなり、チャネルCNLが形成されたON状態となる。またON状態から電界Eの絶対値が小さくなるように変化させると、分極Pの絶対値は電界Eの値に応じて徐々に増加するが、閾値th2において分極Pの絶対値が急激に小さくなり、チャネルCNLが消滅したOFF状態となる。このようにMISトランジスタをON状態に切り替えるためには、電界Eの絶対値をある程度大きくする必要があり、MISトランジスタをOFF状態に切り替えるためには、電界Eの絶対値をある程度小さくする必要がある。このため反強誘電体膜を有するMISトランジスタは、図5Aに示すいわゆるダブルヒステリシス特性を有する。上記のダブルヒステリシス特性を示す回路として、たとえばシュミットトリガーと呼ばれる回路がある。シュミットトリガーSchmittTrigger回路とは、いわゆるフリップフロップ回路の一種である。具体的にはシュミットトリガー回路とは、入力電圧に対して上限値と下限値との2つの閾値レベルを持ち、これらの値より入力が高くなるか、あるいは低くなるによって、状態が変化するフリップフロップ回路のことである。単一のシュミットトリガー回路は図6Aに示す回路図で表わされる。これはより詳細には図6Bに示す等価回路で表わされる。シュミットトリガー回路は、単一のNOT回路3aと、上記NOT回路3aと反対向きのNOT回路3aおよび抵抗4が直列に繋がった構成とが並列に繋がった構成を有する回路である。シュミットトリガー回路は、入力波形を波形の整った方形波に整形したい場合アナログ的デジタル信号の波形整形用によく用いられている。アナログ的デジタル信号の波形整形とは、たとえば緩やかに変化するが上下を繰り返したり、ノイズを含んだり、ゆっくりした変化の入力を、急峻な方形波に変換することである。デジタル回路といえども、実際には瞬時に0と1が変わるのではなく、時間がかかる。インバータに0→1の信号を入れた場合、入力がある閾値を越えた瞬間に出力は1→0に変わる。実際には、温度、電源電圧の変動などの要因でこの閾値自体が微妙に変化している。一方で入力電圧側も瞬時ではなく時間をかけて徐々に変わる。このため出力は1→0に変わった直後に再び1になる。つまり、1→0→1→0の様に何度か変化してチャタリングから最終的に0になる。このような動作を回避する目的でシュミットトリガー回路を用いることができる。シュミットトリガー回路は、実際にはノイズが乗りやすい外部入力を取り込む回路である。また、アナログの入力信号をデジタル的な方形波に変換するとき、通常コンパレータの入力部にこの構成を使う。この場合にシュミットトリガー回路を用いずに入力信号を入力すると、ソフトが0と1の時の処理を繰り返してしまい、機器の誤動作につながる。特に入力信号に大きなノイズが含まれるときに、普通にコンパレータに入れると、立ち上がり部分が細かく何度もON状態とOFF状態とを繰り返す波形になる。またシュミットトリガー回路は、ノイズに強いことで知られており、ソフトエラー対策としてよく用いられている。従来のシュミットトリガー回路を構成するには、2個または3個のバイポーラトランジスタと抵抗素子が必要であるが、本発明による反強誘電体をゲート絶縁膜に用いたトランジスタでは、MISトランジスタ1個でシュミットトリガー回路と同じ特性を出し、置き換えることができる。このようにすれば、半導体集積回路の面積縮小に効果的であり、半導体集積回路の信頼性も向上する。再度図5を参照して、本実施の形態の反強誘電体を含むゲート絶縁膜GIを有するMISトランジスタは、ON状態の際には反強誘電体が有する強い誘電率により、ゲート絶縁膜GIを含むMIS積層構造の静電容量を高くし、MISトランジスタの電界効果を高めることができる。その結果、ソース領域とドレイン領域とに挟まれた領域にチャネルCNLが形成されるため、図5C中に矢印で示す電流を流すことができる。ゲート絶縁膜GIの誘電率が高いため、ゲート絶縁膜GIを厚くしてもMIS積層構造の静電容量の低下を抑制することができる。ゲート絶縁膜GIを厚くたとえば2nm以上にすることにより、ON状態時にゲート絶縁膜GIを厚み方向に流れる図中に矢印で示すリーク電流の発生を抑制することができる。したがって、半導体集積回路の微細化が進み、ゲート電極GEの長さが45nm未満たとえばいわゆる28nm世代となった場合においても、ゲート絶縁膜GIの厚みを2nm以上とすることができ、その結果、ON状態時にゲート絶縁膜GIを厚み方向に流れるリーク電流の発生を抑制することができる。さらに、OFF状態からON状態に切り替えるためには相当大きな電界Eを印加する必要があるため、当該トランジスタが誤ってON状態になるなどの不具合を抑制することができる。一方OFF状態の際には、ゲート絶縁膜GIにおける分極Pの値は小さくなるため、チャネルCNLが形成されない。このためOFF状態時にソース領域からドレイン領域へ誤ってリーク電流が流れるなどの不具合を抑制することができる。ON状態からOFF状態に切り替えるためには電界Eを相当小さくする必要があるため、当該トランジスタが誤ってOFF状態になるなどの不具合を抑制することができる。以上の観点から、本実施の形態の反強誘電体を含むゲート絶縁膜GIを有する、ゲート電極の長さが45nm未満に微細化されたMISトランジスタは、ON状態時には確実にチャネルを形成して、ゲート絶縁膜GIにリーク電流が発生しないように駆動電流を流すことができる。また当該MISトランジスタはOFF状態時には確実にチャネルを消滅させて、ソース領域からドレイン領域へのリーク電流の発生を抑制することができる。したがって当該MISトランジスタは、ソフトエラーを抑制する効果を高めることができる。なおゲート絶縁膜の厚みを50nm未満とすることにより、たとえばいわゆる28nm世代のMISトランジスタのゲート電極の長さL図4参照に対するゲート部分GPの厚みH図4参照のアスペクト比を2以上4未満とすることができる。このようにすれば、ゲート部分PEの側壁に形成される側壁絶縁層SWが化学的機械的研磨される際にストレスにより損壊する可能性を低減することができる。図7Aは、基本的に本実施の形態と同様の構成を有するが、シリコン酸化膜などのいわゆる常誘電体膜を有するゲート絶縁膜PEIが形成されたMISトランジスタにおける、図5Aと同様のゲート絶縁膜PEIの電界と分極との関係を示す。図7Bは、図7Aの常誘電体膜を有するMISトランジスタのOFF状態を示し、図7Cは、図7Aの常誘電体膜を有するMISトランジスタのON状態を示す。図7A~Cを参照して、ゲート絶縁膜PEIに印加される電界Eの絶対値が小さいときには、ゲート絶縁膜PEIにおける分極Pの値も小さいため、チャネルは形成されずOFF状態となる。ゲート絶縁膜PEIに印加される電界Eの絶対値にほぼ比例して、ゲート絶縁膜PEIにおける分極Pの値が大きくなり、チャネルCNLが形成されてON状態となる。電界Eの値が漸次大きくなる際に図7Aのグラフが描く曲線と、電界Eの値が漸次小さくなる際の当該曲線とのずれは小さく、いわゆるヒステリシス特性は小さい。ただし常誘電体膜の誘電率は比較的小さいため、特に半導体集積回路の微細化によりゲート電極GEが短くなった場合にMIS積層構造の静電容量を高くするためにはゲート絶縁膜PEIを薄くする必要がある。ゲート絶縁膜PEIが原子数個分の厚みにまで薄くなれば、ON状態、OFF状態のいずれにおいてもゲート電極GEに印加される電圧に起因して、ゲート絶縁膜PEIを厚み方向に流れる図中に矢印で示すリーク電流が増加する可能性がある。図8Aは、基本的に本実施の形態と同様の構成を有するが、常誘電体よりも誘電率が高いいわゆる高誘電体膜を有するゲート絶縁膜HKIが形成されたMISトランジスタにおける、図5Aと同様のゲート絶縁膜HKIの電界と分極との関係を示す。図8Bは、図8Aの高誘電体膜を有するMISトランジスタのOFF状態を示し、図8Cは、図8Aの高誘電体膜を有するMISトランジスタのON状態を示す。常誘電体よりも誘電率が高い高誘電体膜を用いることにより、MIS積層構造の静電容量を増加することができるため、ゲート絶縁膜PEIに比べてゲート絶縁膜HKIを厚くすることができる。その結果、ゲート絶縁膜PEIに比べてゲート絶縁膜HKIの厚み方向に流れるリーク電流を低減することができる。しかしMIS積層構造における、多結晶シリコンからなるゲート電極GEとゲート絶縁膜HKIとの界面接触面における不具合が発生しやすいため、MISトランジスタの動作電圧が上昇する可能性があるという問題がある。図9Aは、基本的に本実施の形態と同様の構成を有するが、常誘電体よりも誘電率が高いいわゆる強誘電体膜を有するゲート絶縁膜FEIが形成されたMISトランジスタにおける、図5Aと同様のゲート絶縁膜HKIの電界と分極との関係を示す。図9Bは、図9Aの強誘電体膜を有するMISトランジスタのOFF状態を示し、図9Cは、図9Aの強誘電体膜を有するMISトランジスタのON状態を示す。常誘電体よりも誘電率が高い強誘電体膜を用いることにより、ゲート絶縁膜FEIを厚くし、ゲート絶縁膜FEIを厚み方向に流れる図中に矢印で示すリーク電流を低減することができる。しかし図9Aに示すように、強誘電体膜はヒステリシス特性が強いため、たとえば大きな電界Eを印加してトランジスタをON状態にした後に電界Eを0にしてトランジスタをOFF状態に切り替えても、分極Pが低下せずに残留する。このため図9Bに示すように、トランジスタがOFF状態のときにおいてもチャネルCNLが残存するため、ソース領域からドレイン領域へリーク電流が発生する可能性がある。本実施の形態のように反強誘電体膜を有するゲート絶縁膜GIを用いたMISトランジスタは、上記の各問題の発生を抑制することができる。実施の形態2本実施の形態は、実施の形態1と比較して、容量が形成されている点において異なっている。以下、本実施の形態の構成について説明する。図10および図11を参照して、本実施の形態の第1例においては、図2A、Bに示すMISトランジスタが形成される半導体基板SUBに、さらにMIS容量と呼ばれる容量素子が形成されている。すなわち図10および図11における左側の領域は、それぞれ図2Aおよび図2Bに示すMISトランジスタが形成される領域と同様であり、これにさらに図10および図11における右側の領域がMIS容量の領域として形成されている。半導体基板SUB内の、MIS容量が形成される領域におけるp型不純物領域PR1上には、n型分離層NISOが形成されている。このn型分離層NISO上には、n型ウェル領域NWと、p型ウェル領域PWとが形成されている。図10の平面図において、n型ウェル領域NWはp型ウェル領域PWの周囲を取り囲むように形成されている。またトレンチ分離構造STIにより他の素子と電気的に分離されている。図10の平面図において、トレンチ分離構造STIに挟まれたn型ウェル領域NWおよびp型ウェル領域PW内の半導体基板SUBの表面には複数たとえば3つの活性領域AAが形成されている。図10における外側の活性領域AAは、活性領域AAと上方の配線との接続を容易にするため、活性領域AAは平面視において矩形状で中空を有するように形成されているが、図10における中央の活性領域AAは中空を有さない矩形状となっている。このように活性領域AAの平面形状は任意である。またトレンチ分離構造STIにより、外側の活性領域AAと内側の活性領域AAとが分離されている。図11は、図10に示す折れ曲がったXI-XI線に沿う部分における構成を示している。図11を参照して、コンタクト用の活性領域AAコンタクト領域におけるp型ウェル領域PWの表面には、p領域HPRが形成されており、コンタクト用の活性領域AAコンタクト領域におけるn型ウェル領域NWの表面には、n領域HNRが形成されている。このp領域HPRおよびn領域HNRは、それぞれp型ウェル領域PWまたはn型ウェル領域NWにおける電位を固定するためのコンタクト領域として機能する。容量用の活性領域AAMIS容量領域におけるp型ウェル領域PWの表面には、MIS容量MCが形成されている。このMIS容量MCは、容量用不純物領域CDと、容量用誘電体膜CIと、容量用電極CEと、シリサイド層SCと、1対の側壁絶縁層SWとを有している。容量用不純物領域CDは、MIS容量領域の活性領域AAにおけるp型ウェル領域PWの表面に形成されている。MIS容量領域の活性領域AAにおけるp型ウェル領域PWの表面は、容量用不純物領域CDと隣接するように、n領域HNRおよびシリサイド層SCが形成されている。このn領域HNRおよびシリサイド層SCは、コンタクトCTおよび導電層T1を介在して配線M1と電気的に接続するために配置される。容量用不純物領域CD上には容量用誘電体膜CIが形成されている。この容量用誘電体膜CIの上面に接するように、たとえば多結晶シリコンからなる容量用電極CEが形成されている。容量用誘電体膜CIおよび容量用電極CEは、容量用不純物領域CDとの間で容量素子MIS容量MCを形成する。容量用電極CEは図10の中央の活性領域AAの一部と平面視において重なるように形成された矩形状の電極である。容量用誘電体膜CIと容量用電極CEとの積層構造の側壁には、たとえばシリコン酸化膜、シリコン窒化膜などからなる側壁絶縁層SWが形成されている。p領域HPRおよびn領域HNRの表面には、たとえばCoSi2またはNiSi2からなるシリサイド層SCが形成されていてもよい。図11に示すように容量用電極CEの上面上にもシリサイド層SCが形成されてもよいが、容量用電極CEの上面上にはシリサイド層SCが形成されなくてもよい。図11における容量用誘電体膜CIと容量用電極CEとシリサイド層SCとの積層構造はMIS容量MCの容量部分CPを構成する。またMISトランジスタの形成される領域と同様に、導電層T1および配線M1が形成されているが、図10においては配線M1の図示が省略されている。図12および図13を参照して、本実施の形態の第2例におけるMIS容量MCは、図10および図11に示すn型分離層NISOとp型ウェル領域PWとが形成されておらず、たとえば図の内側の容量用不純物領域CDは、半導体基板SUBのp型不純物領域PR1の内部に直接形成されている。図12および図13と図10および図11とは上記の点においてのみ異なっており、他の点においては同様である。このため図12および図13において図10および図11と同一の要素については同一の符号を付しその説明を繰り返さない。図14および図15を参照して、本実施の形態の第3例におけるMIS容量MCは、図10および図11に示すMIS容量MCと比較して、半導体基板SUBの一方の主表面に形成されるウェル領域と、MIS容量領域およびコンタクト領域とに含まれる不純物の導電型が異なっている。具体的には、図15において、図11のMIS容量領域および周囲のコンタクト領域におけるn型ウェル領域NWの領域にはp型ウェル領域PWが、p型ウェル領域PWの領域にはn型ウェル領域NWが、それぞれ形成されている。また図15において、図11のMIS容量領域および周囲のコンタクト領域におけるn領域HNRの領域にはp領域HPRが、p領域HPRの領域にはn領域HNRが、それぞれ形成されている。図14および図15と図10および図11とは上記の点においてのみ異なっており、他の点においては同様である。このため図14および図15において図10および図11と同一の要素については同一の符号を付しその説明を繰り返さない。なお図10~図15においてはいずれも図2に示すMISトランジスタが形成された半導体基板SUBにMIS容量MCが形成されているが、たとえば図3に示すMISトランジスタが形成された半導体基板SUBにMIS容量MCが形成されてもよい。本実施の形態に係るMIS容量MCにおける容量用誘電体膜CIはいわゆる反強誘電体膜を有することが好ましい。具体的には容量用誘電体膜は、PbIn05Nb05O3、NbNaO3、ジルコン酸鉛ZrPbO3、チタン酸ジルコン酸ランタン鉛TiZrLaPbO3、チタン酸ジルコン酸鉛TiZrPbO3、NH4H2PO4、およびNH4H2AsO4からなる群から選択される少なくとも1つからなることが好ましい。本実施の形態の構成は、実施の形態1の構成と比較して、以上の点において異なっており、他の点においては実施の形態1と同様であるため、同一の要素については同一の符号を付しその説明を繰り返さない。次に、本実施の形態の作用効果について説明する。本実施の形態は、実施の形態1の作用効果に加えて以下の効果を有する。本実施の形態においては、MISトランジスタと併せて用いられるMIS容量MCが、反強誘電体膜を有する。このため当該MIS容量素子がON状態となり反強誘電体膜を有する容量用誘電体膜CIに強い電界が印加されると、反強誘電体の強い誘電率により、容量用誘電体膜CIの自発分極が大きくなる。したがってMIS容量MCにはより多くの電荷を高速に充電できる。逆に当該MIS容量素子がOFF状態となれば、反強誘電体の有するダブルヒステリシス特性により、容量用誘電体膜CIの自発分極は小さくなり、MIS容量MCに溜まった電荷を高速に放電できる。したがって、反強誘電体膜を容量用誘電体膜CIとして用いることにより、高速充放電が可能なMIS容量素子を提供することができる。たとえば常誘電体膜を有するMIS容量は、常誘電体膜の誘電率が小さいため、上記の充放電の動作が遅くなる可能性がある。またたとえば強誘電体膜を有するMIS容量は、そのヒステリシス特性により、MIS容量をOFF状態にしても当該強誘電体膜の自発分極が小さくならず、スムーズな放電がなされなくなる可能性がある。本発明の実施の形態2は、以上に述べた各点についてのみ、本発明の実施の形態1と異なる。すなわち、本発明の実施の形態2について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態1に順ずる。実施の形態3本実施の形態は、実施の形態1と比較して、可変容量が形成されている点において異なっている。以下、本実施の形態の構成について説明する。図16および図17を参照して、本実施の形態の第1例においては、図2A、Bに示すMISトランジスタが形成される半導体基板SUBに、さらにバラクタ容量と呼ばれる可変容量素子が形成されている。すなわち図16および図17における左側の領域は、それぞれ図2Aおよび図2Bに示すMISトランジスタが形成される領域と同様であり、これにさらに図10および図11における右側の領域がMIS容量の領域として形成されている。半導体基板SUB内の、バラクタ容量が形成される領域におけるp型不純物領域PR1上には、n型ウェル領域NWと、p型ウェル領域PWとが形成されている。図17の断面図において、半導体基板SUBの主表面に沿う方向に関してn型ウェル領域NWとp型ウェル領域PWとが交互に配置されている。またトレンチ分離構造STIにより、バラクタ容量形成用の活性領域AAとコンタクト用の活性領域AAとが分離されている。図17を参照して、コンタクト用の活性領域AAコンタクト領域におけるp型ウェル領域PWの表面には、p領域HPRが形成されている。このp領域HPRは、p型ウェル領域PWにおける電位を固定するためのコンタクト領域として機能する。バラクタ容量用の活性領域AAバラクタ容量領域におけるn型ウェル領域NWの表面には、バラクタ容量VCが形成されている。このバラクタ容量VCは、1対のn領域HNRおよびシリサイド層SCと、可変容量用誘電体膜VCIと、可変容量用電極VCEと、シリサイド層SCと、1対の側壁絶縁層SWとを有している。1対のn領域HNRおよびシリサイド層SCは、バラクタ容量領域の活性領域AAにおけるn型ウェル領域NWの表面において、互いに間隔をあけて配置されている。このn領域HNRおよびシリサイド層SCは、コンタクトCTおよび導電層T1を介在して配線M1と電気的に接続するために配置される。図17の断面図において1対のn領域HNRに挟まれた、n型ウェル領域NWの一部の空乏層領域DEPは、当該バラクタ容量がON状態の際に印加される電圧に応じて空乏層が形成される領域である。n型ウェル領域NWのうち空乏層領域DEPの下の領域は、可変容量用不純物領域として機能する。すなわち上記可変容量用不純物領域の上には、空乏層領域DEPを挟んで、可変容量用誘電体膜VCIが形成されている。この可変容量用誘電体膜VCIの上面に接するように、たとえばp型の不純物を有する多結晶シリコンからなる可変容量用電極VCEが形成されている。可変容量用電極VCEと可変容量用不純物領域とが可変容量用誘電体膜VCIを挟むように配置されることにより、可変容量バラクタ容量が形成される。バラクタ容量とは、電圧を逆方向に印加した場合に、当該電圧の値に応じて容量の値が大きく変化する容量素子である。バラクタ容量においては、可変容量用不純物領域と可変容量用電極VCEとにおいて、含まれる不純物の濃度が図の上下方向厚み方向に関してたとえば概ね線形変化する。可変容量用不純物領域と可変容量用電極VCEとにおける不純物の濃度勾配を利用して、可変容量用不純物領域と可変容量用電極VCEとに挟まれた可変容量用誘電体膜VCIの直下のn型ウェル領域NW内の空乏層領域DEPに形成される空乏層の厚みを変化させ、容量の値を変化させる。バラクタ容量が形成される領域においては、MISトランジスタが形成される領域と同様に、たとえば可変容量用誘電体膜VCIと可変容量用電極VCEとの積層構造の側壁には側壁絶縁層SWが形成されてもよい。またたとえばp領域HPRおよびn領域HNRの表面、および可変容量用電極VCEの上面上には、シリサイド層SCが形成されてもよい。図17における可変容量用誘電体膜VCIと可変容量用電極VCEとシリサイド層SCとの積層構造はバラクタ容量の可変容量部分VCPを構成する。またバラクタ容量の可変容量部分VCPと平面視に重なる領域においても配線M1が形成され、当該配線M1と可変容量部分VCPとが導電層T1により電気的に接続されてもよい。さらに図16および図17に示す領域の平面視における外周の近傍にはn型分離層NISOが形成されてもよい。図16および図17の構成は、実施の形態2の図10および図11の構成と比較して、以上の点において異なっており、他の点においては図10と同様であるため、同一の要素については同一の符号を付しその説明を繰り返さない。図18および図19を参照して、本実施の形態の第2例におけるバラクタ容量は、図16および図17に示すバラクタ容量と比較して、半導体基板SUBの一方の主表面に形成されるウェル領域と、バラクタ容量領域およびコンタクト領域とに含まれる不純物の導電型が異なっている。そのため半導体基板SUBとウェル領域とに挟まれるようにn型分離層NISOが形成されている。具体的には、図19において、図17のバラクタ容量領域を構成するn型ウェル領域NWの領域にはp型ウェル領域PWが、図17のコンタクト領域を構成するp型ウェル領域PWの領域にはn型ウェル領域NWが、それぞれ形成されている。また図19において、図17のバラクタ容量領域および周囲のコンタクト領域におけるn領域HNRの領域にはp領域HPRが、p領域HPRの領域にはn領域HNRが、それぞれ形成されている。図18および図19と図16および図17とは上記の点においてのみ異なっており、他の点においては同様である。このため図18および図19において図16および図17と同一の要素については同一の符号を付しその説明を繰り返さない。図16~図17および図18~図19に示す構成のほか、本実施の形態に係るバラクタ容量は、たとえば図11に示すMIS容量と同様に、p型の不純物を含む半導体基板SUBの内部に直接形成されてもよい。また図16~図19においてはいずれも図2に示すMISトランジスタが形成された半導体基板SUBにバラクタ容量が形成されているが、たとえば図3に示すMISトランジスタが形成された半導体基板SUBにバラクタ容量が形成されてもよい。本実施の形態に係るバラクタ容量における可変容量用誘電体膜VCIはいわゆる反強誘電体膜を有することが好ましい。具体的には可変容量用誘電体膜は、PbIn05Nb05O3、NbNaO3、ジルコン酸鉛ZrPbO3、チタン酸ジルコン酸ランタン鉛TiZrLaPbO3、チタン酸ジルコン酸鉛TiZrPbO3、NH4H2PO4、およびNH4H2AsO4からなる群から選択される少なくとも1つからなることが好ましい。本実施の形態の構成は、実施の形態1の構成と比較して、以上の点において異なっており、他の点においては実施の形態1と同様であるため、同一の要素については同一の符号を付しその説明を繰り返さない。次に、本実施の形態の作用効果について説明する。本実施の形態は、実施の形態1の作用効果に加えて以下の効果を有する。本実施の形態においては、MISトランジスタと併せて用いられるバラクタ容量が、反強誘電体膜を有する。このため当該バラクタ容量素子がON状態となり反強誘電体膜を有する可変容量用誘電体膜VCIに強い電界が印加されると、反強誘電体の強い誘電率により、可変容量用誘電体膜VCIの自発分極が大きくなる。したがってバラクタ容量にはより多くの電荷を高速に充電できる。逆に当該バラクタ容量素子がOFF状態となれば、反強誘電体の有するダブルヒステリシス特性により、可変容量用誘電体膜VCIの自発分極は小さくなり、バラクタ容量に溜まった電荷を高速に放電できる。したがって、反強誘電体膜を可変容量用誘電体膜VCIとして用いることにより、高速充放電が可能なバラクタ容量素子を提供することができる。たとえば常誘電体膜を有するバラクタ容量は、常誘電体膜の誘電率が小さいため、上記の充放電の動作が遅くなる可能性がある。またたとえば強誘電体膜を有するバラクタ容量は、そのヒステリシス特性により、バラクタ容量をOFF状態にしても当該強誘電体膜の自発分極が小さくならず、スムーズな放電がなされなくなる可能性がある。本発明の実施の形態3は、以上に述べた各点についてのみ、本発明の実施の形態1および実施の形態2と異なる。すなわち、本発明の実施の形態3について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態1および実施の形態2に順ずる。なお以上においてはすべてp型のp型不純物領域PR1を有する半導体基板SUBが用いられているが、n型のn型不純物領域を有する半導体基板SUBが用いられてもよい。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。