第1方向に第1幅を有し第1方向に交差する第2方向に沿って延出した主画素電極と、第1方向に第1幅よりも大きい第2幅をおいて向かい合う第1エッジ及び第2エッジを有し前記主画素電極と電気的に接続された副画素電極と、前記主画素電極を挟んだ両側で第2方向に沿って延出し前記第1エッジ及び前記第2エッジの少なくとも一方と向かい合う位置で途切れた第1主共通電極と、第1方向に沿って延出し前記第1主共通電極と電気的に接続された第1副共通電極と、を備えた第1基板と、前記第1主共通電極に対向し第2方向に沿って延出するとともに前記第1主共通電極と電気的に接続された第2主共通電極を備えた第2基板と、前記第1基板と前記第2基板との間に保持された液晶層と、を備えたことを特徴とする液晶表示装置。前記第1エッジから前記主画素電極までの第1方向に沿った第1距離は、前記第2エッジから前記主画素電極までの第1方向に沿った第2距離よりも小さいことを特徴とする請求項1に記載の液晶表示装置。前記第1主共通電極は、前記第1エッジと向かい合い、前記第2エッジと向かい合う位置で途切れていることを特徴とする請求項1または2に記載の液晶表示装置。第1方向に沿って延出した第1ゲート配線及び第2ゲート配線と、前記第1ゲート配線と前記第2ゲート配線との間において第1方向に沿って延出した補助容量線と、第1方向に交差する第2方向に沿って延出した第1ソース配線及び第2ソース配線と、前記第1ソース配線と前記第2ソース配線との間において第2方向に沿って延出した主画素電極と、前記補助容量線と対向し前記主画素電極と電気的に接続された副画素電極と、前記第1ソース配線及び前記第2ソース配線のそれぞれと対向し第2方向に沿って延出するとともに前記補助容量線と前記第1ソース配線との第1交差部及び前記補助容量線と前記第2ソース配線との第2交差部の少なくとも一方で途切れた第1主共通電極と、前記第1ゲート配線及び前記第2ゲート配線のそれぞれと対向し第1方向に沿って延出するとともに前記第1主共通電極と電気的に接続された第1副共通電極と、を備えた第1基板と、前記第1主共通電極に対向し第2方向に沿って延出するとともに前記第1主共通電極と電気的に接続された第2主共通電極を備えた第2基板と、前記第1基板と前記第2基板との間に保持された液晶層と、を備えたことを特徴とする液晶表示装置。前記第1交差部から前記副画素電極までの第1方向に沿った第1距離は、前記第2交差部から前記副主画素電極までの第1方向に沿った第2距離よりも大きいことを特徴とする請求項4に記載の液晶表示装置。前記第1主共通電極は、前記第1交差部と対向し、前記第2交差部で途切れていることを特徴とする請求項4または5に記載の液晶表示装置。前記主画素電極は第1方向に第1幅を有し、前記副画素電極は第1方向に第1幅よりも大きい第2幅を有することを特徴とする請求項4乃至6のいずれか1項に記載の液晶表示装置。第1方向に沿って延出した補助容量線と、第1方向に交差する第2方向に沿って延出したソース配線と、前記ソース配線に接続されたスイッチング素子と、前記スイッチング素子に接続されたドレイン電極と、前記ソース配線及び前記ドレイン電極を覆う絶縁膜と、第2方向に沿って延出し前記絶縁膜上に配置されコンタクトホールを介して前記ドレイン電極と接続された副画素電極と、前記副画素電極と電気的に接続された主画素電極と、第2方向に沿って延出するとともに前記補助容量線と前記ソース配線との交差部に途切れた間隙部を有する第1主共通電極と、第1方向に沿って延出するとともに前記第1主共通電極と電気的に接続された第1副共通電極と、を備えた第1基板と、前記第1主共通電極に対向し第2方向に沿って延出するとともに前記第1主共通電極と電気的に接続された第2主共通電極を備えた第2基板と、前記第1基板と前記第2基板との間に保持された液晶層と、を備え、前記コンタクトホールの中心は、前記第1主画素電極のセンターラインと前記間隙部と間に配置されたことを特徴とする液晶表示装置。前記主画素電極からその両側に位置する前記第1主共通電極までの距離は略同等であることを特徴とする請求項1乃至8のいずれか1項に記載の液晶表示装置。前記第1主共通電極は、前記主画素電極と並んだ位置で第1方向に第1線幅を有し、前記副画素電極と並んだ位置で第1方向に第1線幅よりも小さい第2線幅を有することを特徴とする請求項1乃至9のいずれか1項に記載の液晶表示装置。前記副画素電極及び前記第1主共通電極は、同一絶縁膜の上面に形成されたことを特徴とする請求項1乃至10のいずれか1項に記載の液晶表示装置。前記第2基板は、さらに、前記第1副共通電極と対向し前記第2主共通電極と電気的に接続された第2副共通電極を備えたことを特徴とする請求項1乃至11のいずれか1項に記載の液晶表示装置。本実施形態の目的は、表示品位の劣化を抑制することが可能な液晶表示装置を提供することにある。本実施形態によれば、第1方向に第1幅を有し第1方向に交差する第2方向に沿って延出した主画素電極と、第1方向に第1幅よりも大きい第2幅をおいて向かい合う第1エッジ及び第2エッジを有し前記主画素電極と電気的に接続された副画素電極と、前記主画素電極を挟んだ両側で第2方向に沿って延出し前記第1エッジ及び前記第2エッジの少なくとも一方と向かい合う位置で途切れた第1主共通電極と、第1方向に沿って延出し前記第1主共通電極と電気的に接続された第1副共通電極と、を備えた第1基板と、前記第1主共通電極に対向し第2方向に沿って延出するとともに前記第1主共通電極と電気的に接続された第2主共通電極を備えた第2基板と、前記第1基板と前記第2基板との間に保持された液晶層と、を備えたことを特徴とする液晶表示装置が提供される。本実施形態によれば、第1方向に沿って延出した第1ゲート配線及び第2ゲート配線と、前記第1ゲート配線と前記第2ゲート配線との間において第1方向に沿って延出した補助容量線と、第1方向に交差する第2方向に沿って延出した第1ソース配線及び第2ソース配線と、前記第1ソース配線と前記第2ソース配線との間において第2方向に沿って延出した主画素電極と、前記補助容量線と対向し前記主画素電極と電気的に接続された副画素電極と、前記第1ソース配線及び前記第2ソース配線のそれぞれと対向し第2方向に沿って延出するとともに前記補助容量線と前記第1ソース配線との第1交差部及び前記補助容量線と前記第2ソース配線との第2交差部の少なくとも一方で途切れた第1主共通電極と、前記第1ゲート配線及び前記第2ゲート配線のそれぞれと対向し第1方向に沿って延出するとともに前記第1主共通電極と電気的に接続された第1副共通電極と、を備えた第1基板と、前記第1主共通電極に対向し第2方向に沿って延出するとともに前記第1主共通電極と電気的に接続された第2主共通電極を備えた第2基板と、前記第1基板と前記第2基板との間に保持された液晶層と、を備えたことを特徴とする液晶表示装置が提供される。本実施形態によれば、第1方向に沿って延出した補助容量線と、第1方向に交差する第2方向に沿って延出したソース配線と、前記ソース配線に接続されたスイッチング素子と、前記スイッチング素子に接続されたドレイン電極と、前記ソース配線及び前記ドレイン電極を覆う絶縁膜と、第2方向に沿って延出し前記絶縁膜上に配置されコンタクトホールを介して前記ドレイン電極と接続された副画素電極と、前記副画素電極と電気的に接続された主画素電極と、第2方向に沿って延出するとともに前記補助容量線と前記ソース配線との交差部に途切れた間隙部を有する第1主共通電極と、第1方向に沿って延出するとともに前記第1主共通電極と電気的に接続された第1副共通電極と、を備えた第1基板と、前記第1主共通電極に対向し第2方向に沿って延出するとともに前記第1主共通電極と電気的に接続された第2主共通電極を備えた第2基板と、前記第1基板と前記第2基板との間に保持された液晶層と、を備え、前記コンタクトホールの中心は、前記第1主画素電極のセンターラインと前記間隙部と間に配置されたことを特徴とする液晶表示装置が提供される。以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。図1は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。すなわち、液晶表示装置は、アクティブマトリクスタイプの液晶表示パネルLPNを備えている。液晶表示パネルLPNは、第1基板であるアレイ基板ARと、アレイ基板ARに対向して配置された第2基板である対向基板CTと、これらのアレイ基板ARと対向基板CTとの間に保持された液晶層LQと、を備えている。このような液晶表示パネルLPNは、画像を表示するアクティブエリアACTを備えている。このアクティブエリアACTは、m×n個のマトリクス状に配置された複数の画素PXによって構成されている但し、m及びnは正の整数である。液晶表示パネルLPNは、アクティブエリアACTにおいて、n本のゲート配線GG1~Gn、n本の補助容量線CC1~Cn、m本のソース配線SS1~Smなどを備えている。ゲート配線G及び補助容量線Cは、例えば、第1方向Xに沿って略直線的に延出している。これらのゲート配線G及び補助容量線Cは、第1方向Xに交差する第2方向Yに沿って交互に並列配置されている。ここでは、第1方向Xと第2方向Yとは互いに略直交している。ソース配線Sは、ゲート配線G及び補助容量線Cと交差している。ソース配線Sは、第2方向Yに沿って略直線的に延出している。なお、ゲート配線G、補助容量線C、及び、ソース配線Sは、必ずしも直線的に延出していなくても良く、それらの一部が屈曲していてもよい。各ゲート配線Gは、アクティブエリアACTの外側に引き出され、ゲートドライバGDに接続されている。各ソース配線Sは、アクティブエリアACTの外側に引き出され、ソースドライバSDに接続されている。これらのゲートドライバGD及びソースドライバSDの少なくとも一部は、例えば、アレイ基板ARに形成され、コントローラを内蔵した駆動ICチップ2と接続されている。各画素PXは、スイッチング素子SW、画素電極PE、共通電極CEなどを備えている。保持容量Csは、例えば補助容量線Cと画素電極PEとの間に形成される。補助容量線Cは、補助容量電圧が印加される電圧印加部VCSと電気的に接続されている。なお、本実施形態においては、液晶表示パネルLPNは、画素電極PEがアレイ基板ARに形成される一方で共通電極CEの少なくとも一部が対向基板CTに形成された構成であり、これらの画素電極PEと共通電極CEとの間に形成される電界を主に利用して液晶層LQの液晶分子をスイッチングする。画素電極PEと共通電極CEとの間に形成される電界は、第1方向Xと第2方向Yとで規定されるX-Y平面あるいは基板主面に対してわずかに傾いた斜め電界あるいは、基板主面にほぼ平行な横電界である。スイッチング素子SWは、例えば、nチャネル薄膜トランジスタTFTによって構成されている。このスイッチング素子SWは、ゲート配線G及びソース配線Sと電気的に接続されている。このようなスイッチング素子SWは、トップゲート型あるいはボトムゲート型のいずれであっても良い。また、スイッチング素子SWの半導体層は、例えば、ポリシリコンによって形成されているが、アモルファスシリコンによって形成されていても良い。画素電極PEは、各画素PXに配置され、スイッチング素子SWに電気的に接続されている。共通電極CEは、液晶層LQを介して複数の画素PXの画素電極PEに対して共通に配置されている。このような画素電極PE及び共通電極CEは、例えば、インジウムティンオキサイドITOやインジウムジンクオキサイドIZOなどの光透過性を有する導電材料によって形成されているが、アルミニウムなどの他の金属材料によって形成されても良い。アレイ基板ARは、共通電極CEに電圧を印加するための給電部VSを備えている。この給電部VSは、例えば、アクティブエリアACTの外側に形成されている。共通電極CEは、アクティブエリアACTの外側に引き出され、図示しない導電部材を介して、給電部VSと電気的に接続されている。図2は、図1に示したアレイ基板ARを対向基板側から見たときの一画素PXの構造例を概略的に示す平面図である。ここでは、X-Y平面における平面図を示している。アレイ基板ARは、画素電極PEを備えるとともに、共通電極CEの一部を備えている。図示した画素PXは、破線で示したように、第1方向Xに沿った長さが第2方向Yに沿った長さよりも短い長方形状である。ゲート配線G1及びゲート配線G2は、第1方向Xに沿って延出している。補助容量線C1は、隣接するゲート配線G1とゲート配線G2との間に配置され、第1方向Xに沿って延出している。ソース配線S1及びソース配線S2は、第2方向Yに沿って延出している。画素電極PEは、隣接するソース配線S1とソース配線S2との間に配置されている。また、この画素電極PEは、ゲート配線G1とゲート配線G2との間に位置している。図示した例では、画素PXにおいて、ソース配線S1は左側端部に配置され、ソース配線S2は右側端部に配置されている。厳密には、ソース配線S1は当該画素PXとその左側に隣接する画素との境界に跨って配置され、ソース配線S2は当該画素PXとその右側に隣接する画素との境界に跨って配置されている。また、画素PXにおいて、ゲート配線G1は上側端部に配置され、ゲート配線G2は下側端部に配置されている。厳密には、ゲート配線G1は当該画素PXとその上側に隣接する画素との境界に跨って配置され、ゲート配線G2は当該画素PXとその下側に隣接する画素との境界に跨って配置されている。補助容量線C1は、画素の略中央部に配置されている。この補助容量線C1とソース配線S1とが交差する領域を第1交差部CR1とし、補助容量線C1とソース配線S2とが交差する領域を第2交差部CR2とする。これらの第1交差部CR1及び第2交差部CR2は、図中に斜線で示した領域である。スイッチング素子SWは、図示した例では、ゲート配線G1及びソース配線S1に電気的に接続されている。このスイッチング素子SWは、ゲート配線G1とソース配線S1の交点に設けられている。スイッチング素子SWのゲート電極WGはゲート配線G1と電気的に接続され、ソース電極WSはソース配線S1と電気的に接続され、ドレイン電極WDはソース配線S1及び補助容量線C1に沿って延長され、補助容量線C1と重なる領域に形成されたコンタクトホールCHを介して画素電極PEと電気的に接続されている。このようなスイッチング素子SWは、ソース配線S1及び補助容量線C1と重なる領域に設けられ、ソース配線S1及び補助容量線C1と重なる領域からほとんどはみ出すことはなく、表示に寄与する開口部の面積の低減を抑制している。画素電極PEは、互いに電気的に接続された主画素電極PA及び副画素電極PBを備えている。主画素電極PAは、ソース配線S1とソース配線S2との間において副画素電極PBから画素PXの上側端部付近及び下側端部付近まで第2方向Yに沿って直線的に延出している。このような主画素電極PAは、第1方向Xに沿って略同一の幅W1を有する帯状に形成されている。副画素電極PBは、補助容量線C1と対向する領域に位置し、コンタクトホールCHを介してスイッチング素子SWのドレイン電極WDと電気的に接続されている。この副画素電極PBは、第1方向Xに沿って主画素電極PAの幅W1よりも大きい幅W2を有している。すなわち、副画素電極PBは、幅W2をおいて対向する第1エッジE1及び第2エッジE2を有している。これらの第1エッジE1及び第2エッジE2は、第2方向Yに沿って延出している。第1エッジE1は、ソース配線S1と向かい合う側に位置している。第2エッジE2は、ソース配線S2と向かい合う側に位置している。この副画素電極PBは、第1交差部CR1と第2交差部CR2との間に位置している。図示した例では、主画素電極PAが画素PXの中央部に位置しているのに対して、副画素電極PBは、画素PXの中央部よりもソース配線S2の側に偏在している。副画素電極PBの第1エッジE1から主画素電極PAまでの第1方向Xに沿った距離D1は、副画素電極PBの第2エッジE2から主画素電極PAまでの第1方向Xに沿った距離D2よりも小さい。共通電極CEは、アレイ基板ARに第1主共通電極CA1及び第1副共通電極CB1を備えている。これらの第1主共通電極CA1及び第1副共通電極CB1は、互いに電気的に接続されている。第1主共通電極CA1は、X-Y平面内において、主画素電極PAを挟んだ両側で主画素電極PAと略平行な第2方向Yに沿って直線的に延出している。あるいは、第1主共通電極CA1は、ソース配線Sとそれぞれ対向するとともに主画素電極PAと略平行に延出している。このような第1主共通電極CA1は、第1方向Xに沿って略同一の幅を有する帯状に形成されている。但し、図示した例では、第1主共通電極CA1は、主画素電極PAと並んだ位置で第1方向Xに沿って線幅W11を有しているのに対して、副画素電極PBに並んだ位置では第1方向Xに沿って線幅W11よりも小さい線幅W12を有している。また、このような第1主共通電極CA1は、副画素電極PBを挟んだ両側において、第1エッジE1及び第2エッジE2の少なくとも一方と対向する位置で途切れている。つまり、第1主共通電極CA1は、第1交差部CR1及び第2交差部CR2の少なくとも一方で途切れている。図示した例では、第1主共通電極CA1は、第1方向Xに間隔をおいて2本平行に並んでおり、画素PXの左右両端部にそれぞれ配置されている。以下では、これらの第1主共通電極CA1を区別するために、図中の左側の第1主共通電極をCAL1と称し、図中の右側の第1主共通電極をCAR1と称する。第1主共通電極CAL1は、第1エッジE1と向かい合い、途中で途切れることなくソース配線S1と対向している。つまり、第1主共通電極CAL1は、第1交差部CR1と対向している。第1主共通電極CAR1は、第2エッジE2と向かい合う位置で途切れ、その他の位置ではソース配線S2と対向している。つまり、画素PX内において、第1主共通電極CAR1には、第2交差部CR2で途切れた領域である間隙部KGが存在している。画素PXにおいて、第1主共通電極CAL1は左側端部に配置され、第1主共通電極CAR1は右側端部に配置されている。厳密には、第1主共通電極CAL1は当該画素PXとその左側に隣接する画素との境界に跨って配置され、第1主共通電極CAR1は当該画素PXとその右側に隣接する画素との境界に跨って配置されている。第1副共通電極CB1は、X-Y平面内において、画素電極PEを挟んだ両側で副画素電極PBと略平行な第1方向Xに沿って直線的に延出している。あるいは、第1副共通電極CB1は、ゲート配線Gとそれぞれ対向するとともに副画素電極PBと略平行に延出している。このような第1副共通電極CB1は、帯状に形成されている。第1副共通電極CB1の第2方向Yに沿った幅については、必ずしも一定でなくても良い。また、この第1副共通電極CB1は、第1主共通電極CA1と一体的あるいは連続的に形成され、第1主共通電極CA1と電気的に接続されている。図示した例では、第1副共通電極CB1は、第2方向Yに間隔をおいて2本平行に並んでおり、画素PXの上下両端部にそれぞれ配置されている。以下では、これらの第1副共通電極CB1を区別するために、図中の上側の第1副共通電極をCBU1と称し、図中の下側の第1副共通電極をCBB1と称する。第1副共通電極CBU1は、途中で途切れることなくゲート配線G1と対向している。第1副共通電極CBB1は、途中で途切れることなくゲート配線G2と対向している。画素PXにおいて、第1副共通電極CBU1は上側端部に配置され、第1副共通電極CBB1は下側端部に配置されている。厳密には、第1副共通電極CBU1は当該画素PXとその上側に隣接する画素との境界に跨って配置され、第1副共通電極CBB1は当該画素PXとその下側に隣接する画素との境界に跨って配置されている。画素電極PEと共通電極CEとの位置関係に着目すると、以下の関係が言える。X-Y平面内において、主画素電極PAと第1主共通電極CA1とは、第1方向Xに沿って交互に配置されている。これらの主画素電極PAと第1主共通電極CA1とは、互いに略平行に配置されている。このとき、X-Y平面内において、第1主共通電極CA1のいずれも画素電極PEとは重ならない。すなわち、隣接する第1主共通電極CAL1及び第1主共通電極CAR1の間には、1本の主画素電極PAが位置している。換言すると、第1主共通電極CAL1及び第1主共通電極CAR1は、主画素電極PAを挟んだ両側に配置されている。あるいは、主画素電極PAは、第1主共通電極CAL1と第1主共通電極CAR1との間に配置されている。このため、第1主共通電極CAL1、主画素電極PA、及び、第1主共通電極CAR1は、第1方向Xに沿ってこの順に配置されている。これらの主画素電極PAと第1主共通電極CA1との第1方向Xに沿った間隔は略一定である。すなわち、第1主共通電極CAL1と主画素電極PAとの第1方向Xに沿った間隔D11は、第1主共通電極CAR1と主画素電極PAとの第1方向Xに沿った間隔D12と略同等である。また、X-Y平面内において、副画素電極PBと第1副共通電極CB1とは、第2方向Xに沿って交互に配置されている。これらの副画素電極PBと第1副共通電極CB1とは、互いに略平行に配置されている。このとき、X-Y平面内において、第1副共通電極CB1のいずれも画素電極PEとは重ならない。すなわち、隣接する第1副共通電極CBU1及び第1副共通電極CBB1の間には、1本の副画素電極PBが位置している。換言すると、第1副共通電極CBU1及び第1副共通電極CBB1は、副画素電極PBを挟んだ両側に配置されている。あるいは、副画素電極PBは、第1副共通電極CBU1と第1副共通電極CBB1との間に配置されている。このため、第1副共通電極CBB1、副画素電極PB、及び、第1副共通電極CBU1は、第2方向Yに沿ってこの順に配置されている。この副画素電極PBから第1交差部CR1あるいは、ソース配線S1のエッジまでの第1方向Xに沿った間隔D21は、副画素電極PBから第2交差部CR2あるいは、ソース配線S2のエッジまでの第1方向Xに沿った間隔D22よりも大きい。すなわち、副画素電極PBは、間隙部KG側に近接するように配置され、第1主共通電極CAL1の第1交差部CR1からは遠ざかるように配置されている。また、副画素電極PBとスイッチング素子SWのドレイン電極を接続させるためのコンタクトホールCHは、補助容量線C1と重なる領域において間隙部KG寄りに配置されている。つまり、コンタクトホールCHの中心Oは、主画素電極PAのセンターラインCLから間隙部KGの方向にずれて配置されている。上述のように副画素電極PBを配置すると、副画素電極PBと第1主共通電極CAL1等のように同層で異なる電気信号をもつ電極間のショートを防止することが出来る。すなわち、間隙部KGを設けることにより、画素電極と共通電極との間隔に余裕を持たせることができるため製造歩留まりが向上する。特に画素PXの間隔が狭くなる高精細において、製造上の理由によりコンタクトホールCHを画素PXの大きさに従い小さくすることが出来ない場合には、コンタクトホールCHが画素PXに占める割合は大きくなる。また、ドレイン電極と画素電極PEとの接触抵抗の低減し電極の腐食を防止するために、コンタクトホールCHは画素電極PEによって覆われることが必要である。したがって、副画素電極PBの大きさの最小寸法はコンタクトホールCHの大きさによって制限される。このため、副画素電極PBと第1主共通電極CAL1の間隔が十分に余裕を持っていないと、副画素電極PBと第1主共通電極CAL1が製造時にエッチングが十分になされずショートする虞がある。しかしならが、本実施形態によれば、コンタクトホールCHの中心を画素PXのセンターラインと間隙部KGの間に配置する。これにより、副画素電極PBがコンタクトホールCHを覆っても、共通電極CA1と画素電極PEの間にはショートを回避する十分な間隔をもつことが可能となる。図3は、図1に示した対向基板CTにおける一画素PXの構造例を概略的に示す平面図である。ここでは、X-Y平面における平面図を示している。なお、ここでは、説明に必要な構成のみを図示し、また、アレイ基板に備えられた画素電極PEと、第1主共通電極CA1及び第1副共通電極CB1とを破線で示している。共通電極CEは、対向基板CTに第2主共通電極CA2及び第2副共通電極CB2を備えている。これらの第2主共通電極CA2及び第2副共通電極CB2は、互いに電気的に接続されている。また、これらの第2主共通電極CA2及び第2副共通電極CB2は、例えば、アクティブエリアの外側などにおいて、アレイ基板に備えられた第1主共通電極CA1及び第1副共通電極CB1と電気的に接続されている。第2主共通電極CA2は、X-Y平面内において、主画素電極PAを挟んだ両側で主画素電極PAと略平行な第2方向Yに沿って直線的に延出している。あるいは、第2主共通電極CA2は、第1主共通電極CA1とそれぞれ対向するとともに主画素電極PAと略平行に延出している。このような第2主共通電極CA2は、第1方向Xに沿って略同一の幅を有する帯状に形成されている。図示した例では、第2主共通電極CA2は、第1方向Xに間隔をおいて2本平行に並んでおり、画素PXの左右両端部にそれぞれ配置されている。以下では、これらの第2主共通電極CA2を区別するために、図中の左側の第2主共通電極をCAL2と称し、図中の右側の第2主共通電極をCAR2と称する。第2主共通電極CAL2は、途中で途切れることなく第1主共通電極CAL1と対向している。第2主共通電極CAR2は、途中で途切れることなく第1主共通電極CAR1と対向している。画素PXにおいて、第2主共通電極CAL2は左側端部に配置され、第2主共通電極CAR2は右側端部に配置されている。厳密には、第2主共通電極CAL2は当該画素PXとその左側に隣接する画素との境界に跨って配置され、第2主共通電極CAR2は当該画素PXとその右側に隣接する画素との境界に跨って配置されている。第2副共通電極CB2は、X-Y平面内において、画素電極PEを挟んだ両側で副画素電極PBと略平行な第1方向Xに沿って直線的に延出している。あるいは、第2副共通電極CB2は、第1副共通電極CB1とそれぞれ対向するとともに副画素電極PBと略平行に延出している。このような第2副共通電極CB2は、第2方向Yに沿って略同一の幅を有する帯状に形成されている。また、この第2副共通電極CB2は、第2主共通電極CA2と一体的あるいは連続的に形成され、第2主共通電極CA2と電気的に接続されている。つまり、対向基板CTにおいては、共通電極CEは格子状に形成されている。図示した例では、第2副共通電極CB2は、第2方向Yに間隔をおいて2本平行に並んでおり、画素PXの上下両端部にそれぞれ配置されている。以下では、これらの第2副共通電極CB2を区別するために、図中の上側の第2副共通電極をCBU2と称し、図中の下側の第2副共通電極をCBB2と称する。第2副共通電極CBU2は、途中で途切れることなく第1副共通電極CBU1と対向している。第2副共通電極CBB2は、途中で途切れることなく第1副共通電極CBB2と対向している。画素PXにおいて、第2副共通電極CBU2は上側端部に配置され、第2副共通電極CBB2は下側端部に配置されている。厳密には、第2副共通電極CBU2は当該画素PXとその上側に隣接する画素との境界に跨って配置され、第2副共通電極CBB2は当該画素PXとその下側に隣接する画素との境界に跨って配置されている。図4は、図2のA-A線で切断した液晶表示パネルLPNの断面構造を概略的に示す断面図である。なお、ここでは、説明に必要な箇所のみを図示している。液晶表示パネルLPNを構成するアレイ基板ARの背面側には、バックライト4が配置されている。バックライト4としては、種々の形態が適用可能であり、また、光源として発光ダイオードLEDを利用したものや冷陰極管CCFLを利用したものなどのいずれでも適用可能であり、詳細な構造については説明を省略する。アレイ基板ARは、光透過性を有する第1絶縁基板10を用いて形成されている。第1方向Xに延在した補助容量線C1は、第1絶縁膜11の上に形成され、第2絶縁膜12によって覆われている。なお、図示しないゲート配線も同様に、第1絶縁膜11と第2絶縁膜12との間に形成されている。スイッチング素子のドレイン電極WD、ソース配線S1及びソース配線S2は、第2絶縁膜12の上に形成され、第3絶縁膜13によって覆われている。ドレイン電極WDは、ソース配線S1及びソース配線S2から離間し、これらの間に位置している。第3絶縁膜13には、ドレイン電極WDまで貫通したコンタクトホールCHが形成されている。画素電極の副画素電極PBや、共通電極の第1主共通電極CAL1及び第1主共通電極CAR1などは、同一絶縁膜の上面、すなわち、第3絶縁膜13の上面に形成されているが、それぞれ離間している。副画素電極PBは、コンタクトホールCHに延在し、ドレイン電極WDと電気的に接続されている。このような副画素電極PBは、隣接するソース配線S1及びソース配線S2のそれぞれの直上の位置よりもそれらの内側に位置しているが、ソース配線S2に近接している。つまり、副画素電極PBは、ソース配線S1の直上に位置する第1主共通電極CAL1と、ソース配線S2の直上に位置する第1主共通電極CAR1との間に位置しているが、第1主共通電極CAR1に近接している。ところが、第1主共通電極CAR1は、図中に破線で示したように、副画素電極PBの第2エッジE2と向かい合う位置では途切れている。第1配向膜AL1は、アレイ基板ARの対向基板CTと対向する面に配置され、アクティブエリアACTの略全体に亘って延在している。この第1配向膜AL1は、画素電極の副画素電極PBや共通電極の第1主共通電極CAL1及び第1主共通電極CAR1などを覆っており、第3絶縁膜13の上にも配置されている。このような第1配向膜AL1は、水平配向性を示す材料によって形成されている。対向基板CTは、光透過性を有する第2絶縁基板20を用いて形成されている。この対向基板CTは、ブラックマトリクスBM、カラーフィルタCF、オーバーコート層OC、共通電極CE、第2配向膜AL2などを備えている。ブラックマトリクスBMは、各画素PXを区画し、画素電極PEと対向する開口部APを形成する。すなわち、ブラックマトリクスBMは、ソース配線S、ゲート配線、補助容量線、スイッチング素子などの配線部に対向するように配置されている。ここでは、ブラックマトリクスBMは、第2方向Yに沿って延出した部分のみが図示されているが、第1方向Xに沿って延出した部分を備えていても良い。このブラックマトリクスBMは、第2絶縁基板20のアレイ基板ARに対向する内面20Aに配置されている。カラーフィルタCFは、各画素PXに対応して配置されている。すなわち、カラーフィルタCFは、第2絶縁基板20の内面20Aにおける開口部APに配置されるとともに、その一部がブラックマトリクスBMに乗り上げている。第1方向Xに隣接する画素PXにそれぞれ配置されたカラーフィルタCFは、互いに色が異なる。例えば、カラーフィルタCFは、赤色、青色、緑色といった3原色にそれぞれ着色された樹脂材料によって形成されている。赤色に着色された樹脂材料からなる赤色カラーフィルタは、赤色画素に対応して配置されている。青色に着色された樹脂材料からなる青色カラーフィルタは、青色画素に対応して配置されている。緑色に着色された樹脂材料からなる緑色カラーフィルタは、緑色画素に対応して配置されている。これらのカラーフィルタCF同士の境界は、ブラックマトリクスBMと重なる位置にある。オーバーコート層OCは、カラーフィルタCFを覆っている。このオーバーコート層OCは、カラーフィルタCFの表面の凹凸の影響を緩和する。共通電極の第2主共通電極CAL2及び第2主共通電極CAR2などは、オーバーコート層OCのアレイ基板ARと対向する側に形成されている。第2主共通電極CAL2は、第1主共通電極CAL1の直上に位置している。第2主共通電極CAR2は、第1主共通電極CAR1の直上に位置している。第2配向膜AL2は、対向基板CTのアレイ基板ARと対向する面に配置され、アクティブエリアACTの略全体に亘って延在している。この第2配向膜AL2は、共通電極の第2主共通電極CAL2及び第2主共通電極CAR2やオーバーコート層OCなどを覆っている。このような第2配向膜AL2は、水平配向性を示す材料によって形成されている。これらの第1配向膜AL1及び第2配向膜AL2には、液晶層LQの液晶分子を初期配向させるための配向処理例えば、ラビング処理や光配向処理がなされている。第1配向膜AL1が液晶分子を初期配向させる第1配向処理方向PD1、及び、第2配向膜AL2が液晶分子を初期配向させる第2配向処理方向PD2は、ともに平行であって、互いに逆向きあるいは同じ向きである。例えば、これらの第1配向処理方向PD1及び第2配向処理方向PD2は、図3に示したように、第2方向Yと略平行であって、同じ向きである。上述したようなアレイ基板ARと対向基板CTとは、それぞれの第1配向膜AL1及び第2配向膜AL2が対向するように配置されている。このとき、アレイ基板ARの第1配向膜AL1と対向基板CTの第2配向膜AL2との間には、例えば、樹脂材料によって一方の基板に一体的に形成された柱状スペーサが配置され、これにより、所定のセルギャップ、例えば2~7μmのセルギャップが形成される。アレイ基板ARと対向基板CTとは、所定のセルギャップが形成された状態で、アクティブエリアACTの外側のシール材によって貼り合わせられている。液晶層LQは、アレイ基板ARと対向基板CTとの間に形成されたセルギャップに保持され、第1配向膜AL1と第2配向膜AL2との間に配置されている。このような液晶層LQは、例えば、誘電率異方性が正ポジ型の液晶材料によって構成されている。アレイ基板ARの外面、つまり、アレイ基板ARを構成する第1絶縁基板10の外面10Bには、第1光学素子OD1が接着剤などにより貼付されている。この第1光学素子OD1は、液晶表示パネルLPNのバックライト4と対向する側に位置しており、バックライト4から液晶表示パネルLPNに入射する入射光の偏光状態を制御する。この第1光学素子OD1は、第1偏光軸あるいは第1吸収軸AX1を有する第1偏光板PL1を含んでいる。対向基板CTの外面、つまり、対向基板CTを構成する第2絶縁基板20の外面20Bには、第2光学素子OD2が接着剤などにより貼付されている。この第2光学素子OD2は、液晶表示パネルLPNの表示面側に位置しており、液晶表示パネルLPNから出射した出射光の偏光状態を制御する。この第2光学素子OD2は、第2偏光軸あるいは第2吸収軸AX2を有する第2偏光板PL2を含んでいる。第1偏光板PL1の第1偏光軸AX1と、第2偏光板PL2の第2偏光軸AX2とは、例えば、直交する位置関係クロスニコルにある。このとき、一方の偏光板は、例えば、その偏光軸が液晶分子の初期配向方向つまり第1配向処理方向PD1あるいは第2配向処理方向PD2と平行または直交するように配置されている。初期配向方向が第2方向Yと平行である場合、一方の偏光板の偏光軸は、第2方向Xと平行、あるいは、第1方向Xと平行である。図3において、aで示した例では、第1偏光板PL1は、その第1偏光軸AX1が液晶分子LMの初期配向方向第2方向Yに対して直交するつまり、第1方向Xに平行となるように配置され、また、第2偏光板PL2は、その第2偏光軸AX2が液晶分子LMの初期配向方向に対して平行となるつまり、第2方向Yと平行となるように配置されている。また、図3において、bで示した例では、第2偏光板PL2は、その第2偏光軸AX2が液晶分子LMの初期配向方向第2方向Yに対して直交するつまり、第1方向Xに平行となるように配置され、また、第1偏光板PL1は、その第1偏光軸AX1が液晶分子LMの初期配向方向に対して平行となるつまり、第2方向Yと平行となるように配置されている。次に、上記構成の液晶表示パネルLPNの動作について、図2乃至図4を参照しながら説明する。すなわち、液晶層LQに電圧が印加されていない状態、つまり、画素電極PEと共通電極CEとの間に電位差あるいは電界が形成されていない状態OFF時には、液晶層LQの液晶分子LMは、その長軸が第1配向膜AL1の第1配向処理方向PD1及び第2配向膜AL2の第2配向処理方向PD2を向くように配向している。このようなOFF時が初期配向状態に相当し、OFF時の液晶分子LMの配向方向が初期配向方向に相当する。なお、厳密には、液晶分子LMは、X-Y平面に平行に配向しているとは限らず、プレチルトしている場合が多い。このため、ここでの液晶分子LMの初期配向方向とは、OFF時の液晶分子LMの長軸をX-Y平面に正射影した方向である。以下では、説明を簡略にするために、液晶分子LMは、X-Y平面に平行に配向しているものとし、X-Y平面と平行な面内で回転するものとして説明する。ここでは、第1配向処理方向PD1及び第2配向処理方向PD2は、ともに第2方向Yと略平行な方向である。OFF時においては、液晶分子LMは、図3に破線で示したように、その長軸が第2方向Yと略平行な方向に初期配向する。つまり、液晶分子LMの初期配向方向は、第2方向Yと平行あるいは、第2方向Yに対して0°である。図示した例のように、第1配向処理方向PD1及び第2配向処理方向PD2が平行且つ同じ向きである場合、液晶層LQの断面において、液晶分子LMは、液晶層LQの中間部付近で略水平プレチルト角が略ゼロに配向し、ここを境界として第1配向膜AL1の近傍及び第2配向膜AL2の近傍において対称となるようなプレチルト角を持って配向するスプレイ配向。なお、第1配向処理方向PD1及び第2配向処理方向PD2が互いに平行且つ逆向きである場合、液晶層LQの断面において、液晶分子LMは、第1配向膜AL1の近傍、第2配向膜AL2の近傍、及び、液晶層LQの中間部において略均一なプレチルト角を持って配向するホモジニアス配向。バックライト4からのバックライト光は、その一部が第1偏光板PL1を透過し、液晶表示パネルLPNに入射する。液晶表示パネルLPNに入射した光の偏光状態は、液晶層LQを通過する際に液晶分子LMの配向状態によって異なる。OFF時においては、液晶層LQを通過した光は、第2偏光板PL2によって吸収される黒表示。一方、液晶層LQに電圧が印加された状態、つまり、画素電極PEと共通電極CEとの間に電位差あるいは電界が形成された状態ON時では、画素電極PEと共通電極CEとの間に基板と略平行な横電界あるいは斜め電界が形成される。液晶分子LMは、電界の影響を受け、その長軸が図中の実線で示したようにX-Y平面と略平行な平面内で回転する。図3に示した例では、画素電極PEと第2主共通電極CAL2及び第2副共通電極CBB2とで囲まれた領域内の液晶分子LMは、第2方向Yに対して時計回りに回転し、図中の左下を向くように配向する。画素電極PEと第2主共通電極CAR2及び第2副共通電極CBB2とで囲まれた領域内の液晶分子LMは、第2方向Yに対して反時計回りに回転し、図中の右下を向くように配向する。画素電極PEと第2主共通電極CAL2及び第2副共通電極CBU2とで囲まれた領域内の液晶分子LMは、第2方向Yに対して反時計回りに回転し、図中の左上を向くように配向する。画素電極PEと第2主共通電極CAR2及び第2副共通電極CBU2とで囲まれた領域内の液晶分子LMは、第2方向Yに対して時計回りに回転し、図中の右上を向くように配向する。このように、各画素PXにおいて、画素電極PEと共通電極CEとの間に電界が形成された状態では、液晶分子LMの配向方向は、画素電極PEと重なる位置を境界として複数の方向に分かれ、それぞれの配向方向でドメインを形成する。つまり、一画素PXには、複数のドメインが形成される。このようなON時には、バックライト4から液晶表示パネルLPNに入射したバックライト光は、その一部が第1偏光板PL1を透過し、液晶表示パネルLPNに入射する。液晶層LQに入射したバックライト光は、その偏光状態が変化する。このようなON時においては、液晶層LQを通過した少なくとも一部の光は、第2偏光板PL2を透過する白表示。本実施形態によれば、アレイ基板ARは、主画素電極PAを挟んだ両側に位置するとともに副画素電極PBを挟んだ両側のうちの少なくとも一方で途切れた第1主共通電極CA1を備えている。このため、副画素電極PBの第1方向Xに沿った幅が拡大したり、画素PXの第1方向Xに沿った幅が縮小したりした場合であっても、画素電位となる副画素電極PBとコモン電位の第1主共通電極CA1との水平電極間距離を十分に確保することが可能となる。したがって、画素電極PEと共通電極CEとのショートに起因した表示不良の発生を抑制することが可能となる。また、第1方向Xに沿った画素ピッチを低減した狭画素ピッチに対応することが可能となり、高精細化が可能となる。また、第1主共通電極CA1がソース配線Sと対向するため、ソース配線Sからの不所望な電界を遮蔽することが可能となる。このため、ソース配線Sから液晶層LQに対して不所望なバイアスが印加されることを抑制することができ、クロストーク例えば、当該画素PXが黒を表示する画素電位に設定されている状態で、当該画素PXに接続されたソース配線に白を表示する画素電位が供給されたときに、当該画素PXの一部から光漏れが生じて輝度の上昇を招く現象などの表示不良の発生を抑制することが可能となる。したがって、表示品位の良好な液晶表示装置を提供することができる。なお、ソース配線Sからの電界の遮蔽性能を向上するために、第1主共通電極CA1の第1方向Xに沿った幅は、ソース配線Sの第1方向Xに沿った幅よりも大きく設定されることが望ましい。また、第1副共通電極CB1がゲート配線Gと対向するため、ゲート配線Gからの不所望な電界を遮蔽することが可能となる。このため、ゲート配線Gから液晶層LQに対して不所望なバイアスが印加されることを抑制することができ、焼きツキなどの表示不良の発生、さらには、液晶分子の配向不良に起因した光漏れの発生を抑制することが可能となる。したがって、表示品位の良好な液晶表示装置を提供することができる。なお、ゲート配線Gからの電界の遮蔽性能を向上するために、第1副共通電極CB1の第2方向Yに沿った幅は、ゲート配線Gの第2方向Yに沿った幅よりも大きく設定されることが望ましい。また、これらの第1主共通電極CA1及び第1副共通電極CB1は、互いに電気的に接続され、略格子状に形成されているため、冗長性を向上することが可能となる。したがって、アレイ基板ARに備えられた共通電極CEの一部で断線が発生したとしても、各画素PXに安定してコモン電位を供給することが可能となり、表示不良の発生を抑制することが可能となる。さらに、アレイ基板ARに備えられた第1主共通電極CA1及び第1副共通電極CB1が互いに電気的に接続されているため、第1方向Xに隣接する各画素、及び、第2方向Yに隣接する各画素に対して同一のコモン電位を供給することが可能となるとともに、ゲート配線G及びソース配線Sからの電界の影響を受けにくく、HV反転駆動やVライン反転駆動など、共通電極に印加されるコモン電位がDCとなる駆動方法を適用した場合に、表示不良の発生を抑制することが可能となる。また、本実施形態によれば、画素電極PEと共通電極CEとの間の電極間隙において高い透過率が得られるため、一画素あたりの透過率を十分に高くするためには、画素電極PEと主共通電極CAL及び主共通電極CARとの間の電極間距離を拡大することで対応することが可能となる。また、画素ピッチが異なる製品仕様に対しては、電極間距離を変更するつまり、画素PXの略中央に配置された主画素電極PAに対して主共通電極CAの配置位置を変更することで、透過率分布のピーク条件を利用することが可能となる。つまり、本実施形態の表示モードにおいては、比較的画素ピッチが大きな低解像度の製品仕様から比較的画素ピッチが小さい高解像度の製品仕様まで、微細な電極加工を必ずしも必要とせず、電極間距離の設定により種々の画素ピッチの製品を提供することが可能となる。したがって、高透過率且つ高解像度の要求を容易に実現することが可能となる。また、本実施形態によれば、ブラックマトリクスBMと重なる領域で透過率が十分に低下している。これは、共通電極CEの位置よりも当該画素の外側に電界の漏れが発生せず、また、ブラックマトリクスBMを挟んで隣接する画素間で不所望な横電界が生じないため、ブラックマトリクスBMと重なる領域の液晶分子がOFF時あるいは黒表示時と同様に初期配向状態を保っているためである。したがって、隣接する画素間でカラーフィルタの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。また、アレイ基板ARと対向基板CTとの合わせずれが生じた際に、画素電極PEを挟んだ両側の共通電極CEとの電極間距離に差が生じることがある。しかしながら、このような合わせずれは、全ての画素PXに共通に生じるため、画素PX間での電界分布に相違はなく、画像の表示に及ぼす影響はきわめて小さい。また、例えアレイ基板ARと対向基板CTとの間で合わせズレが生じたとしても、隣接する画素への不所望な電界の漏れを抑制することが可能となる。このため、隣接する画素間でカラーフィルタの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。また、本実施形態によれば、第1主共通電極CA1はそれぞれソース配線Sと対向し、第2主共通電極CA2は第1主共通電極CA1と対向している。つまり、ソース配線S、第1主共通電極CA1、及び、第2主共通電極CA2は、液晶表示パネルLPNの法線方向に沿ってこの順に並んでいる。このような構成の場合には、第1主共通電極CA1及び第2主共通電極CA2がソース配線Sの上方の位置よりも画素電極PEの側に配置された場合と比較して、開口部APを拡大することができ、画素PXの透過率を向上することが可能となる。また、第1主共通電極CA1及び第2主共通電極CA2がソース配線Sの上方の位置よりも画素電極PEの側に配置された場合と比較して、画素電極PEと第1主共通電極CA1及び第2主共通電極CA2との間の電極間距離を拡大することが可能となり、より水平に近い横電界を形成することが可能となる。このため、従来の構成であるIPSモード等の利点である広視野角化も維持することが可能となる。また、本実施形態によれば、一画素内に複数のドメインを形成することが可能となる。このため、複数の方向で視野角を光学的に補償することができ、広視野角化が可能となる。なお、上記の例では、液晶分子LMの初期配向方向が第2方向Yと平行である場合について説明したが、液晶分子LMの初期配向方向は、図3に示したように、第2方向Yを斜めに交差する斜め方向Dであっても良い。ここで、第2方向Yに対する初期配向方向Dのなす角度θ1は、0°より大きく45°より小さい角度である。なお、このなす角度θ1については、5°~30°程度、より望ましくは20°以下とすることが液晶分子LMの配向制御の観点で極めて有効である。つまり、液晶分子LMの初期配向方向は、第2方向Yに対して0°乃至20°の範囲内の方向と略平行であることが望ましい。また、上記の例では、液晶層LQが正ポジ型の誘電率異方性を有する液晶材料によって構成された場合について説明したが、液晶層LQは、誘電率異方性が負ネガ型の液晶材料によって構成されていても良い。但し、詳しい説明は省略するが、誘電率異方性が正負逆となる関係上、ネガ型液晶材料の場合、上記したなす角度θ1が45°~90°、望ましくは70°以上とすることが好ましい。なお、ON時においても、画素電極PE上あるいは共通電極CE上では、横電界がほとんど形成されないあるいは、液晶分子LMを駆動するのに十分な電界が形成されないため、液晶分子LMは、OFF時と同様に初期配向方向からほとんど動かない。このため、画素電極PE及び共通電極CEがITOなどの光透過性の導電材料によって形成されていても、これらの領域ではバックライト光がほとんど透過せず、ON時において表示にほとんど寄与しない。したがって、画素電極PE及び共通電極CEは、必ずしも透明な導電材料によって形成される必要はなく、アルミニウムや銀、銅などの導電材料を用いて形成しても良い。本実施形態において、画素PXの構造は、図2及び図3に示した例に限定されるものではない。また、本実施形態においては、共通電極CEを構成する第2副共通電極CB2を省略しても良い。以下に、より具体的な例について説明する。図5は、アレイ基板ARにおけるアクティブエリアACTの構造例を概略的に示す平面図である。ここでは、X-Y平面における平面図を示している。図示した例は、青色画素PXB1、赤色画素PXR1、緑色画素PXG1、青色画素PXB2、赤色画素PXR2がこの順に第1方向Xに沿って並んでいる場合に相当する。各画素に配置された画素電極PEは左上がりの斜線で示し、共通電極CEを構成する第1主共通電極CA1及び第1副共通電極CB1は右上がりの斜線で示している。青色画素PXB1に着目すると、副画素電極PBは、画素中央部よりも図中の左側に偏在している。画素電極PEの右側に位置する第1主共通電極CA1は途切れることなく第2方向Yに延出しているのに対して、画素電極PEの左側に位置する第1主共通電極CA1は副画素電極PBと向かい合う位置で途切れた間隙部KGが設けられている。他の青色画素PXB2や、第2方向Yに隣接する青色画素についても同様である。赤色画素PXR1に着目すると、副画素電極PBは、画素中央部よりも図中の右側に偏在している。画素電極PEの左側に位置する第1主共通電極CA1は途切れることなく第2方向Yに延出しているのに対して、画素電極PEの右側に位置する第1主共通電極CA1は副画素電極PBと向かい合う位置で途切れている。すなわち、画素電極PEの右側に位置する第1主共通電極CA1は副画素電極PBと向かい合う位置に間隙部KGが設けられている。他の赤色画素PXR2や、第2方向Yに隣接する赤色画素についても同様である。緑色画素PXG1に着目すると、副画素電極PBは、画素の略中央部に位置している。画素電極PEの両側に位置する第1主共通電極CA1は副画素電極PBと向かい合う位置で途切れている。すなわち、第1主共通電極CA1には間隙部KGが設けられている。図示していないが、他の緑色画素についても同様である。つまり、図示した例では、赤色画素と緑色画素との間、及び、緑色画素と青色画素との間の第1主共通電極CA1は、各副画素電極PBと向かい合う位置で途切れている。これにより、各副画素電極PBと第1主共通電極CA1との間の第1方向Xに沿った水平電極間距離を十分に確保することが可能となる。一方で、赤色画素と青色画素との間の第1主共通電極CA1は、アクティブエリアACTにおいて途切れることなく第2方向Yに沿って直線的に延出している。これにより、アレイ基板ARに備えられた共通電極の第1主共通電極CA1と第1副共通電極CB1とがアクティブエリアACT内で電気的に接続され、冗長化が可能となる。また、特定の色画素間、つまり、赤色画素と青色画素との間で第1主共通電極CA1を延出し、第2方向Yに沿って隣接する画素間の第1副共通電極CB1を電気的に接続している。赤色や青色は、緑色と比較して比視感度が低いため、例えこれらの特定の色画素で表示ムラが発生したとしても、視認性が低く、表示品位に与える影響を低減することが可能となる。図6は、アレイ基板ARにおけるアクティブエリアACTの別の構造例を概略的に示す平面図である。ここでは、X-Y平面における平面図を示している。図示した例は、青色画素PXB1、赤色画素PXR1、緑色画素PXG1、青色画素PXB2、赤色画素PXR2がこの順に第1方向Xに沿って並んでいる場合に相当する。各画素に配置された画素電極PEは左上がりの斜線で示し、共通電極CEを構成する第1主共通電極CA1及び第1副共通電極CB1は右上がりの斜線で示している。赤色画素PXR1と緑色画素PXG1に着目すると、赤色画素PXR1の画素電極PEの左側、及び、緑色画素PXG1の画素電極PEの右側に位置する第1主共通電極CA1は途切れることなく第2方向Yに延出しているのに対して、赤色画素PXR1と緑色画素PXG1の画素電極PEの間に位置する第1主共通電極CA1は副画素電極PBと向かい合う位置で途切れた間隙部KGを設けている。また、赤色画素PXR1と緑色画素PXG1の副画素電極PBは、画素中央部よりも図中の間隙部KGの方向に偏在している。この間隙部KGは、ソース配線Sの1本置きに設けられている。言い換えれば、隣接する2画素に1つの間隙部KGが存在する。このように間隙部KGを配置すると、画素電極PEと間隙部KGとの距離よりも画素電極PEと共通電極CA1との間の距離を大きくすることができるために、製造上生じる電極間のショートを抑制する効果が生じる。図7は、アレイ基板ARにおけるアクティブエリアACTの別の構造例を概略的に示す平面図である。ここでは、X-Y平面における平面図を示している。画素PXの間隔に対してコンタクトホールCHが大きい場合には、コンタクトホールCHを画素PXのセンターラインから間隙部KGの方向にずらして配置する。言い換えれば、画素PXのセンターラインと間隙部KGの間にコンタクトホールの中心を配置する。あるいは、隣接する画素において間隙部KGを挟んだコンタクトホールCH間の距離は、隣接する画素において共通電極を挟んだコンタクトホールCH間の距離よりも小さくなるように、コンタクトホールを配置する。このようにコンタクトホールCHを配置することによって、画素電極PEがコンタクトホールCHのすべてを覆っても、エッチングが不十分な場合に生じる製造時の共通電極CA1と画素電極PEの間のショートを回避することができる。以上説明したように、本実施形態によれば、表示品位の劣化を抑制することが可能な液晶表示装置を提供することが可能となる。なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。