"半導体層上に、第1絶縁層を形成する工程と、第1領域における前記第1絶縁層上に、表面に酸化膜が形成された第1導電層を形成する工程と、前記第1領域における前記酸化膜上および前記第1領域と異なる第2領域における前記第1絶縁層上に、第2導電層を形成する工程と、前記第2導電層上に、第2絶縁層を形成する工程と、前記第2絶縁層上に、第3導電層を形成する工程と、前記第1領域における前記第3導電層および前記第2絶縁層の一部をエッチングにより貫通させて前記第2導電層を露出させる工程と、前記第2導電層および前記第3導電層の表面に形成された第1自然酸化膜を除去する工程と、前記第3導電層上および前記第1領域における前記第2導電層上に、第4導電層を形成する工程と、前記第4導電層上に金属層を形成して熱処理することにより、前記第4導電層、前記第3導電層、および前記第1領域における前記第2導電層をシリサイド化する工程と、を具備することを特徴とする半導体装置の製造方法。前記酸化膜は、酸素雰囲気で熱処理またはアッシングすることにより形成されたSiO2膜を含むことを特徴とする請求項1に記載の半導体装置の製造方法。前記酸化膜は、第2自然酸化膜を含むことを特徴とする請求項1に記載の半導体装置の製造方法。前記酸化膜の膜厚は、1nm以上3nm以下であることを特徴とする請求項1に記載の半導体装置の製造方法。前記第1自然酸化膜の除去は、水素アニールにより行われることを特徴とする請求項1に記載の半導体装置の製造方法。前記水素アニールは、350°C以上で行われることを特徴とする請求項1に記載の半導体装置の製造方法。前記第1自然酸化膜の除去は、逆スパッタリングにより行われることを特徴とする請求項1に記載の半導体装置の製造方法。前記金属層は、Ni、Co、Ti、またはWを含むことを特徴とする請求項1に記載の半導体装置の製造方法。半導体層と、前記半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された第1導電膜と、前記第1導電膜上に形成された酸化膜と、前記酸化膜上に形成された下側ゲート電極と、前記下側ゲート電極上に形成され、開口部を有するゲート間絶縁膜と、前記ゲート間絶縁膜上に形成され、前記開口部を介して前記下側ゲート電極と接する上側ゲート電極と、を具備し、前記下側ゲート電極および前記上側ゲート電極は、シリサイド化されていることを特徴とする半導体装置。メモリセル特性の向上、およびトランジスタ特性の劣化の抑制を図る半導体装置およびその製造方法を提供する。本実施形態によれば、半導体装置の製造方法が提供される。前記半導体装置の製造方法においては、半導体層上に、第1絶縁膜を形成する。第1領域における前記第1絶縁膜上に、表面に酸化膜が形成された第1導電膜を形成する。前記第1領域における前記第1導電膜上および前記第1領域と異なる第2領域における前記第1絶縁膜上に、第2導電膜を形成する。前記第2導電膜上に、第2絶縁膜を形成する。前記第2絶縁膜上に、第3導電膜を形成する。前記第1領域における前記第3導電膜および前記第2絶縁膜の一部をエッチングにより貫通させて前記第2導電膜を露出させる。前記第2導電膜および前記第3導電膜の表面に形成された第1自然酸化膜を除去する。前記第3導電膜上および前記第1領域における前記第2導電膜上に、第4導電膜を形成する。前記第4導電膜上に金属層を形成して熱処理することにより、前記第4導電膜、前記第3導電膜、および前記第1領域における前記第2導電膜をシリサイド化する。NAND型フラッシュメモリにおいて、メモリセルおよびトランジスタは、以下のように製造される。まず、シリコンSi、またはゲルマニウム含有シリコンSi-Geの基板上に、ゲート絶縁膜およびトンネル絶縁膜となる絶縁層が形成される。次に、浮遊ゲート電極および下側ゲート電極となる第1アモルファスシリコンa-Si層が形成され、熱処理によって第1ポリシリコンpoly-Si層となる。次に、メモリセル領域においてリソグラフィ技術およびRIEReactiveIonEtching技術を用いて第1ポリシリコン層が加工された後、第1ポリシリコン層の表面にゲート間絶縁膜IPD:InterPolyDielectricが形成される。次に、制御ゲート電極および上側ゲート電極となる第2アモルファスシリコン層が形成される。その後、選択トランジスタ領域において第2アモルファスシリコン層およびゲート間絶縁膜の一部が貫通するように加工される。次に、第2アモルファスシリコン層上に、第2アモルファスシリコン層と一体化して制御ゲート電極および上側ゲート電極となる第3アモルファスシリコン層が形成され、熱処理によって第2アモルファスシリコン層および第3アモルファスシリコン層が第2ポリシリコン層および第3ポリシリコン層となる。そして、金属層が成膜され、熱処理によって上部側から金属原子とpoly-Siとを反応させてシリサイド層が形成される。上記製造方法では、第2ポリシリコン層上に自然酸化膜が形成されたまま第3ポリシリコン層が形成される。このため、上部側からの金属拡散が第2ポリシリコン層と第3ポリシリコン層との界面の自然酸化膜で抑制され、下側の第2ポリシリコン層がシリサイド化されず、制御ゲート電極の低抵抗化が困難になる。この問題は、第2ポリシリコン層と第3ポリシリコン層界面の自然酸化膜を除去した後に、制御ゲート電極全体をフルシリサイド化することによって解決することができる。しかし、この場合、選択トランジスタおよび周辺回路のトランジスタにおいて下側ゲート電極までシリサイド化されてしまう。下側ゲート電極において、金属拡散シリサイド化が進行してゲート絶縁膜まで達すると、シリサイドがゲート絶縁膜に接触する部分とポリシリコンがゲート絶縁膜に接触する部分とが混在した構造となる。この場合、ポリシリコン部分とシリサイド部分とで閾値ばらつきが生じてデバイス性能の劣化を引き起こしてしまう。これに対し、本実施形態は、メモリセルの制御ゲート電極およびトランジスタのゲート電極のシリサイド化を制御することにより、上記問題を解決するものである。本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。また、重複する説明は、必要に応じて行う。<実施形態>図1乃至図23を用いて、本実施形態に係る半導体装置について説明する。本実施形態では、メモリセルMCの制御ゲート電極ワード線34aをシリサイド化する半導体装置の製造方法において、制御ゲート電極34aとして複数のポリシリコン層25,27を分割して形成する際に生じる自然酸化膜23を除去する。これにより、制御ゲート電極34aのフルシリサイド化を容易にし、メモリセルMCにおける制御ゲート電極34aの低抵抗化を図ることができる。また、トランジスタTrのゲート電極34b内にシリサイド形成時の金属拡散を抑制する酸化膜15を形成する。これにより、ゲート絶縁膜11bに接するポリシリコン層18のシリサイド化を抑制し、トランジスタTrにおける閾値ばらつきを低減することができる。以下に、本実施形態に係る半導体装置について詳説する。[構造]まず、図1を用いて、本実施形態に係る半導体装置の構造について説明する。図1は、本実施形態に係る半導体装置の構造を示す断面図である。より具体的には、図1aはメモリセル領域におけるチャネル幅方向に沿った断面図であり、図1bはメモリセル領域におけるチャネル長方向に沿った断面図であり、図1cはトランジスタ領域におけるチャネル長方向に沿った断面図である。ここで、メモリセル領域とはメモリセルが形成される領域であり、トランジスタ領域とは選択トランジスタが形成される領域および周辺回路におけるトランジスタが形成される領域のいずれも含むものである。図1aおよびbに示すように、メモリセル領域において半導体装置は、チャネル幅方向およびチャネル長方向にマトリクス状に配置される複数のメモリセルMCを備える。図1aに示すように、チャネル幅方向に沿った断面において、複数のメモリセルMCは素子領域AA:ActiveAreaに形成され、互いに素子分離絶縁膜20で構成される素子分離領域STI:ShallowTrenchIsolationによって区画される。また、図1bに示すように、チャネル長方向に沿った断面において、複数のメモリセルMCは、その側面に形成された絶縁膜29aによって互いに絶縁分離される。メモリセルMCは、半導体層10上に順に形成されたトンネル絶縁膜11a、浮遊ゲート電極19a、ゲート間絶縁膜21a、およびワード線となる制御ゲート電極34aで構成される。半導体層10は、例えばシリコン基板であるが、これに限らず、ゲルマニウムを含有するシリコン基板でもよい。また、半導体層10は、SOISiliconOnInsulating基板でもよい。図1aに示すように、半導体層10は、素子領域と素子分離領域とで段差を有する。より具体的には、半導体層10は、素子領域において上段面を有し、素子分離領域において下段面を有する。すなわち、半導体層10は、素子分離領域において溝を有する。また、半導体層10内には、図示せぬソース/ドレイン拡散層が形成され、その間にチャネルが形成される。このチャネルは、後述する浮遊ゲート電極19aの下部に形成される。トンネル絶縁膜11aは、半導体層10上に形成される。トンネル絶縁膜11aは、例えばSiO2膜またはSiN膜、もしくはこれらの積層膜で構成される。図1bに示すように、チャネル長方向に沿った断面において、トンネル絶縁膜11aは、隣接するメモリセルMC間で連続して形成されてもよいが、メモリセルMC毎に分離されてもよい。浮遊ゲート電極19aは、トンネル絶縁膜11a上に形成される。浮遊ゲート電極19aは、例えばポリシリコンで構成される。この浮遊ゲート電極19aは、電荷蓄積層として機能する。ゲート間絶縁膜21aは、浮遊ゲート電極19aと後述する制御ゲート電極34aとの間に形成される。言い換えると、ゲート間絶縁膜21aは、浮遊ゲート電極19a上かつ制御ゲート電極34a下に形成される。これにより、チャネル幅方向に並ぶ複数のメモリセルMCの浮遊ゲート電極19aは、互いに絶縁分離される。制御ゲート電極34aは、ゲート間絶縁膜21a上に形成される。本実施形態において、制御ゲート電極34aは、ゲート間絶縁膜21a上に形成されたシリサイド層31aと、シリサイド層31a上に形成されたシリサイド層32aとで構成される。これらシリサイド層31aとシリサイド層32aとは、同材料で構成され、互いに接して形成される。すなわち、シリサイド層31aおよびシリサイド層32aは、電気的に接続され、一体化している。シリサイド層31aおよびシリサイド層32aは、その全体が例えばNiニッケルシリサイド、Coコバルトシリサイド、Tiチタンシリサイド、またはWタングステンシリサイドで構成されるフルシリサイド構造である。図1cに示すように、トランジスタ領域において半導体装置は、複数のトランジスタTrを備える。チャネル長方向に沿った断面において、複数のトランジスタTrは、その側面に形成された絶縁膜29bによって互いに絶縁分離される。トランジスタTrは、半導体層10上に順に形成されたゲート絶縁膜11bおよびゲート電極34bで構成される。半導体層10内には、図示せぬソース/ドレイン拡散層が形成され、その間にチャネルが形成される。このチャネルは、後述するゲート電極34bの下部に形成される。ゲート絶縁膜11bは、半導体層10上に形成される。ゲート絶縁膜11bは、例えばSiO2膜またはSiN膜、もしくはこれらの積層膜で構成される。図1bに示すように、チャネル長方向に沿った断面において、ゲート絶縁膜11bは、隣接するトランジスタTr間で連続して形成されてもよいが、トランジスタTr毎に分離されてもよい。ゲート電極34bは、ゲート絶縁膜11b上に形成される。このゲート電極34bは、ポリシリコン層18、酸化膜15、シリサイド層31b,32b,33b、およびゲート間絶縁膜21bで構成される。ポリシリコン層18は、ゲート絶縁膜11b上に形成される。ポリシリコン層18の膜厚は、例えば20nm以上100nm以下程度である。酸化膜15は、ポリシリコン層18上に形成される。この酸化膜15についての詳細は後述する。シリサイド層33bは、酸化膜15上に形成される。シリサイド層33bは、メモリセル領域における浮遊ゲート19aと同時に形成されたポリシリコンがシリサイド化された層である。シリサイド層33bは、その全体が例えばNiシリサイド、Coシリサイド、Tiシリサイド、またはWシリサイドで構成されるフルシリサイド構造である。ゲート間絶縁膜21bは、シリサイド層33b上に形成される。ゲート間絶縁膜21bは、メモリセル領域におけるゲート間絶縁膜21aと同時に形成され、同材料で構成される。また、ゲート間絶縁膜21aは、チャネル長方向における中央部に、上面から下面まで貫通する開口部を有する。シリサイド層31bは、ゲート間絶縁膜21b上に形成される。シリサイド層31bは、メモリセル領域におけるシリサイド層31aと同時に形成され、同材料で構成される。すなわち、シリサイド層31bは、その全体が例えばNiシリサイド、Coシリサイド、Tiシリサイド、またはWシリサイドで構成されるフルシリサイド構造である。また、シリサイド層31bは、チャネル長方向における中央部に、上面から下面まで貫通する開口部を有する。シリサイド層31bにおける開口部とゲート間絶縁膜21aにおける開口部とは、同位置に形成される。この開口部は、シリサイド層33bの上部側まで達する。言い換えると、シリサイド層33bは、チャネル長方向における中央部でかつ上部側に溝を有する。シリサイド層32bは、シリサイド層31b上に形成される。シリサイド層32bは、メモリセル領域におけるシリサイド層32aと同時に形成され、同材料で構成される。すなわち、シリサイド層32bは、その全体が例えばNiシリサイド、Coシリサイド、Tiシリサイド、またはWシリサイドで構成されるフルシリサイド構造である。このシリサイド層32bは、シリサイド層31bおよびゲート間絶縁膜21bの開口部内、シリサイド層33bの溝内にも形成される。また、シリサイド層32bとシリサイド層31b、シリサイド層32bとシリサイド層33bとは、同材料で構成され、互いに接して形成される。すなわち、シリサイド層32bとシリサイド層31b、シリサイド層32bとシリサイド層33bとは、電気的に接続され、一体化している。ゲート電極34bにおいて、シリサイド層33bは下側ゲート電極と称され、シリサイド層31b,32bは上側ゲート電極と称される。これら上側ゲート電極と下側ゲート電極とは、ゲート間絶縁膜21bに形成された開口部を介して接して形成される。本実施形態において、ゲート電極34b内において、ポリシリコン層18の表面上に酸化膜18が形成される。より具体的には、酸化膜15は、ポリシリコン層18と下側ゲート電極シリサイド層33bとの間に形成される。言い換えると、酸化膜15は、ポリシリコン層18上でかつ下側ゲート電極下に形成される。酸化膜15は、ポリシリコン層18が大気中に露出することによりその表面に形成される自然酸化膜でもよいし、後述する製造方法によって形成されるSiO2膜でもよい。酸化膜15の膜厚は、例えば1nm以上3nm以下程度である。酸化膜15の膜厚の下限は、シリサイド形成工程における金属拡散の抑制を考慮したものである。すなわち、酸化膜15の膜厚が1nm以上であれば、シリサイド工程においてポリシリコン層18への金属拡散を十分に防止することができる。一方、酸化膜15の膜厚の上限は、ポリシリコン層18とシリサイド層33bとの電気的な導通を考慮したものである。酸化膜15の膜厚が3nm以下になると、酸化膜15における電気伝導機構がFNFowlerNordheimトンネル電流から直接トンネル電流へと移行し、急激にリーク電流が増大する。すなわち、酸化膜15の膜厚が3nm以下であれば、ポリシリコン層18とシリサイド層33bとが電気的に導通し、シリサイド化した上側ゲート電極および下側ゲート電極もトランジスタTrのゲート電極として十分に機能することができる。なお、酸化膜15の膜厚は、上記範囲に限定されず、金属拡散を抑制できる範囲で小さくしてもよく、またポリシリコン層18とシリサイド層33bとが電気的に導通する範囲で大きくしてもよい。また、酸化膜15は、ゲート電極34b内において、より下側に位置することが望ましい。すなわち、ポリシリコン層18の膜厚は、より小さいほうが望ましい。これにより、ゲート電極34bにおいて、シリサイド化される領域シリサイド層31b,32b,33bが占める割合を大きくすることができる。したがって、トランジスタTrのゲート電極34bの低抵抗化を図ることができ、トランジスタ特性の向上を図ることができる。[製造方法]次に、図2乃至図23を用いて、本実施形態に係る半導体装置の製造方法について説明する。図2乃至図23は、本実施形態に係る半導体装置の製造工程を示す断面図である。より具体的には、図2a乃至図23aはメモリセル領域におけるチャネル幅方向に沿った断面図であり、図2b乃至図23bはメモリセル領域におけるチャネル長方向に沿った断面図であり、図2c乃至図23cはトランジスタ領域におけるチャネル長方向に沿った断面図である。まず、図2a乃至cに示すように、例えばシリコン基板、またはゲルマニウムを含有するシリコン基板で構成される半導体層10上に、絶縁層11が形成される。絶縁層11は、例えばSiO2膜またはSiN膜、もしくはこれらの積層膜で構成される。次に、図3a乃至cに示すように、メモリセル領域およびトランジスタ領域における絶縁層11上に、マスク材12が形成される。マスク材12は、後述するウェットエッチング工程において絶縁層11に対して選択比を有する材料であり、例えば塗布法および熱処理により形成されるポリシラザン系のSiO2膜PSZ-SiO2膜で構成される。次に、図4a乃至cに示すように、例えばウェットエッチングにより、トランジスタ領域におけるマスク材12が除去される。これにより、トランジスタ領域における絶縁層11が露出する。このとき、メモリセル領域におけるマスク材12は、残存する。次に、図5a乃至cに示すように、メモリセル領域におけるマスク材12上、およびトランジスタ領域における絶縁層11上に、アモルファスシリコンa-Si層13が形成される。このアモルファスシリコン層13は、平坦性に優れている。アモルファスシリコン層13の膜厚は、例えば20nm以上100nm以下程度である。次に、図6a乃至cに示すように、メモリセル領域およびトランジスタ領域におけるアモルファスシリコン層13上に、マスク材14が形成される。マスク材14は、後述するウェットエッチング工程において絶縁層11に対して選択比を有する材料であり、例えば塗布法および熱処理により形成されるポリシラザン系のSiO2膜PSZ-SiO2膜で構成される。次に、図7a乃至cに示すように、マスク材14をパターニングすることにより、メモリセル領域におけるマスク材14が除去され、トランジスタ領域におけるマスク材14が残存する。次に、図8a乃至cに示すように、例えばRIEReactiveIonEtchingにより、メモリセル領域におけるアモルファスシリコン層13が除去される。次に、図9a乃至cに示すように、例えばウェットエッチングにより、メモリセル領域におけるマスク材12およびトランジスタ領域におけるマスク材14が除去される。このようにして、トランジスタ領域における絶縁層11上のみに、アモルファスシリコン層13が形成される。このとき、上記工程では、メモリセル領域において、絶縁層11上にマスク材12を介してアモルファスシリコン層13を形成した後、アモルファスシリコン層13およびマスク材12を除去する。これは、アモルファスシリコン層13の除去がその下地膜への表面ダメージが大きいRIEにより行われる一方、マスク材12の除去が表面ダメージの小さいウェットエッチングで行われるためである。すなわち、メモリセル領域において、マスク材12を介さずにアモルファスシリコン層13を絶縁層11の直上に形成させた後、RIEにより除去する場合、絶縁層11の表面にダメージが生じる。この絶縁層11はトンネル絶縁膜となるため、表面にダメージが生じることでその特性が劣化してしまう。これに対して、本例では、絶縁層11上にマスク材12を介してアモルファスシリコン層13を形成することで、アモルファスシリコン層13の除去による絶縁層11へのダメージを防ぐことができる。また、その後のマスク材12の除去はウェットエッチングであるため、絶縁層11へのダメージは最小限に抑えることができる。なお、メモリセル領域において、絶縁層11の表面に対するRIEによるダメージが小さい場合やそのダメージによって絶縁層11の機能に影響が出ない場合は、マスク材12を介することなくアモルファスシリコン層13を絶縁層11上に形成した後、RIEにより除去してもよい。次に、図10a乃至cに示すように、例えば酸素雰囲気で熱処理またはアッシングにより、トランジスタ領域におけるアモルファスシリコン層13上に、酸化膜15が形成される。酸化膜15は、例えばSiO2膜で構成される。酸化膜15の膜厚は、1nm以上3nm以下程度である。なお、酸化膜15の膜厚は、上記範囲に限定されず、後述するシリサイド形成工程における金属拡散を抑制できる範囲で小さく、また後述するポリシリコン層18とシリサイド層33bとが電気的に導通する範囲で大きくてよい。なお、酸化膜15は、熱処理またはアッシングに限らず、CVDChemicalVaporDeposition法やALDAtomicLayerDeposition法で形成されてもよい。また、酸化膜15は、上記方法より形成されるSiO2膜に限らず、アモルファスシリコン層13の表面を大気中に露出することにより形成される自然酸化膜であってもよい。次に、図11a乃至cに示すように、メモリセル領域における絶縁層11上、およびトランジスタ領域における酸化膜15上に、アモルファスシリコン層16が形成される。次に、図12a乃至cに示すように、メモリセル領域およびトランジスタ領域におけるアモルファスシリコン層16に対して熱処理を行うことにより、アモルファスシリコン層16を結晶化させる。これにより、アモルファスシリコン層16がポリシリコン層19となる。これと同時に、この熱処理による高温の熱履歴により、トランジスタ領域におけるアモルファスシリコン層13も結晶化する。これにより、アモルファスシリコン層13がポリシリコン層18となる。なお、アモルファスシリコン層16が形成される前に、アモルファスシリコン層13に対して熱処理を行い、ポリシリコン層18を形成してもよい。次に、図13a乃至cに示すように、リソグラフィおよびRIEにより、メモリセル領域におけるポリシリコン層19、絶縁層11、および半導体層10がチャネル長方向に沿ってパターニングされる。これにより、ポリシリコン層19、絶縁層11、および半導体層10にチャネル長方向に沿ったSTI溝が形成される。その後、STI溝に素子分離絶縁膜20が形成され、素子領域とそれを区画する素子分離領域とが形成される。次に、メモリセル領域およびトランジスタ領域におけるポリシリコン層19上に、ゲート間絶縁膜21が形成される。このとき、ゲート間絶縁膜21は、メモリセル領域においては、ポリシリコン層19の上面上、側面上および素子分離絶縁膜20上に形成される。次に、図14a乃至cに示すように、メモリセル領域およびトランジスタ領域におけるゲート間絶縁膜21上に、アモルファスシリコン層22が形成される。このとき、アモルファスシリコン層22の表面が大気中に露出することにより、その表面上に自然酸化膜23が形成される。次に、図15a乃至cに示すように、自然酸化膜23を介してアモルファスシリコン層22上に、マスク材14が形成される。その後、マスク材14をパターニングすることにより、トランジスタ領域におけるマスク材14の一部が除去される。このマスク材を用いて、例えばRIEにより、トランジスタ領域におけるアモルファスシリコン層22、およびゲート間絶縁膜21の一部を上面から下面まで貫通する開口部が形成される。この開口部は、ポリシリコン層19の上部側まで達する。言い換えると、ポリシリコン層19の一部の上部側に溝が形成される。これらトランジスタ領域におけるアモルファスシリコン層22およびゲート間絶縁膜21に形成される開口部、およびポリシリコン層19に形成される溝は、後に形成されるトランジスタにおいてチャネル長方向における中央部に位置する。このとき、開口部および溝内の露出したポリシリコン層19およびアモルファスシリコン層22の表面上に自然酸化膜23が形成される。次に、図16a乃至cに示すように、高真空中における水素アニールにより、メモリセル領域およびトランジスタ領域における自然酸化膜23が除去される。すなわち、メモリセル領域におけるアモルファスシリコン層22、およびトランジスタ領域におけるポリシリコン層19およびアモルファスシリコン層22の表面が露出する。このとき、水素アニールの温度は、350°C以上で行われる。この温度は、自然酸化膜23の除去のために必要な下限温度である。このとき、この熱処理水素アニールによる高温の熱履歴により、メモリセル領域およびトランジスタ領域におけるアモルファスシリコン層22が結晶化する。これにより、アモルファスシリコン層22がポリシリコン層25となる。次に、図17a乃至cに示すように、前工程のinsituにおいて、メモリセル領域におけるポリシリコン層25上、およびトランジスタ領域におけるポリシリコン層25上、ポリシリコン層19上に、アモルファスシリコン層26が形成される。このとき、トランジスタ領域において、開口部および溝内を埋め込むようにアモルファスシリコン層26が形成される。また、前工程のinsitu、例えば同一チャンバー、または同一装置内における高真空搬送による別チャンバーにて行うことで、ポリシリコン層25およびアモルファスシリコン層26上に自然酸化膜は形成されない。次に、図18a乃至cに示すように、メモリセル領域およびトランジスタ領域におけるアモルファスシリコン層26上に、マスク材28が形成される。マスク材28は、例えばSiNで構成される。このとき、このSiNの成膜による高温の熱履歴により、メモリセル領域およびトランジスタ領域におけるアモルファスシリコン層26が結晶化する。これにより、アモルファスシリコン層26がポリシリコン層27となる。次に、マスク材28を用いたリソグラフィおよびRIEにより、メモリセル領域およびトランジスタ領域におけるポリシリコン配線加工が行われる。より具体的には、メモリセル領域におけるポリシリコン層27、ポリシリコン層25、ゲート間絶縁膜21、ポリシリコン層19、およびトランジスタ領域おけるポリシリコン層27、ポリシリコン層25、ゲート間絶縁膜21、ポリシリコン層19、酸化膜15、ポリシリコン層18がチャネル幅方向に沿ってパターニングされる。これにより、メモリセル領域において、パターニングされたポリシリコン層27a、ポリシリコン層25a、ゲート間絶縁膜21a、およびポリシリコン層浮遊ゲート電極19aが形成され、トンネル絶縁膜11aの表面が露出する。また、トランジスタ領域において、パターニングされたポリシリコン層27b、ポリシリコン層25b、ゲート間絶縁膜21b、ポリシリコン層19b、酸化膜15、およびポリシリコン層18が形成され、ゲート絶縁膜11bの表面が露出する。次に、図20a乃至cに示すように、メモリセル領域およびトランジスタ領域におけるパターニングされたポリシリコン配線間を覆うように、絶縁膜29a,29bが形成される。より具体的には、メモリセル領域において、ポリシリコン層27a、ポリシリコン層25a、ゲート間絶縁膜21a、およびポリシリコン層19aの側面上、およびマスク材28の上面上に、絶縁膜29aが形成される。また、トランジスタ領域において、ポリシリコン層27b、ポリシリコン層25b、ゲート間絶縁膜21b、ポリシリコン層19b、酸化膜15、およびポリシリコン層18の側面上、およびマスク材28の上面上に、絶縁膜29bが形成される。次に、図21a乃至cに示すように、RIE、ウェットエッチング、またはCMPChemicalMechanicalPolishingにより、メモリセル領域およびトランジスタ領域における絶縁膜29a,29bの上部側の一部、およびマスク材28が除去される。これにより、メモリセル領域におけるポリシリコン層27a、およびトランジスタ領域におけるポリシリコン層27bの上面、および上部側の側面が露出する。なお、このとき、少なくともポリシリコン層27aおよびポリシリコン層27bの上面が露出すればよい。次に、図22a乃至cに示すように、メモリセル領域における露出したポリシリコン層27a上に金属層30aが形成され、トランジスタ領域における露出したポリシリコン層27b上に金属層30bが形成される。金属層30a,30bは、例えばNi、Co、Ti、またはWで構成されるが、これに限らず、ポリシリコンとシリサイドを形成し得る金属材料であればよい。次に、図23a乃至cに示すように、メモリセル領域およびトランジスタ領域において、熱処理が行われる。これにより、メモリセル領域において、金属層30aと、ポリシリコン層27a,25aとが反応する。また、トランジスタ領域において、金属層30bと、ポリシリコン層27b,25b,19bとが反応する。すなわち、メモリセル領域において金属層30aを構成する金属原子が上部側からポリシリコン層27a,25a内に拡散し、トランジスタ領域において金属層30bを構成する金属原子が上部側からポリシリコン層27b,25b,19b内に拡散する。これにより、メモリセル領域におけるポリシリコン層27a,25aがそれぞれシリサイド層32a,31aとなり、トランジスタ領域におけるポリシリコン層27b,25b,19bがそれぞれシリサイド層32b,31b,33bとなる。このとき、メモリセル領域において、ポリシリコン層19a上にゲート間絶縁膜21aが形成されているため、ポリシリコン層19aはシリサイド化されない。すなわち、制御ゲート電極34aはシリサイド化されるが、浮遊ゲート電極19aはシリサイド化されない。一方、トランジスタ領域において、ゲート間絶縁膜21bには開口部が形成されている。このため、ポリシリコン層19bもシリサイド化される。すなわち、上側ゲート電極および下側ゲート電極がシリサイド化される。ここで、本実施形態では、トランジスタ領域において、ゲート絶縁膜11bの直上に形成されたポリシリコン層18上に、酸化膜15が形成されている。この酸化膜15が所望の膜厚例えば、1nm以上の膜厚を有することにより、上部側からポリシリコン層18への金属拡散を抑制することができる。すなわち、酸化膜15は、金属拡散に対するバリア膜として機能する。その後、図1に示すように、例えばウェットエッチングにより、メモリセル領域およびトランジスタ領域における未反応の金属層30a,30bが除去され、全面に図示せぬ層間絶縁膜が形成される。このようにして、本実施形態に係るメモリセルMCおよびトランジスタTrが形成される。なお、本例において、自然酸化膜23の除去は水素アニールにより行われたが、これに限らない。水素アニールの代わりに、例えば逆スパッタリングにより行われてもよい。逆スパッタリングは、Arアルゴン等のプラズマ粒子をターゲットである自然酸化膜23に衝突させることで、自然酸化膜23を除去する方法である。水素アニールは自然酸化膜23の下地膜へのダメージを小さくすることができるのに対して、逆スパッタリングは低温で行うことができる。メモリセルMCおよびトランジスタTrの耐性を考慮して、いずれかの方法を適宜選択することができる。また、逆スパッタリングは、水素アニールよりも低温で行われる。このため、自然酸化膜23の除去を逆スパッタリングで行う場合、メモリセル領域およびトランジスタ領域におけるアモルファスシリコン層22は結晶化しない。このとき、アモルファスシリコン層22は、アモルファスシリコン層26と同時に結晶化される。すなわち、アモルファスシリコン層22は、SiNの成膜マスク材28の形成による高温の熱履歴により、結晶化されてポリシリコン層25となる。[効果]上記実施形態によれば、メモリセルMCの制御ゲート電極34aをシリサイド化する半導体装置の製造方法において、制御ゲート電極34aとなる複数のポリシリコン層25,27を形成する際にその界面に生じる自然酸化膜23を除去する。これにより、ポリシリコン層25,27のフルシリサイド化を容易にし、メモリセルMCにおける制御ゲート電極34aの低抵抗化を図ることができる。また、本実施形態では、メモリセルMCの制御ゲート電極34aをシリサイド化する際、トランジスタTrのゲート電極34bを構成するポリシリコン層19b,25b,27bもシリサイド化され、シリサイド層33b,31b,32bが形成される。このとき、ゲート絶縁膜11bの直上に形成されたポリシリコン層18上に金属拡散に対するバリア層として機能する酸化膜15が形成されている。これにより、ゲート絶縁膜11bに接するポリシリコン層18のシリサイド化を抑制することができる。すなわち、ゲート絶縁膜11bに接するゲート電極34bポリシリコン層18の一部がシリサイド化することを抑制し、トランジスタTrにおける閾値ばらつきを低減することができる。その他、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。"