"半導体基板上に、ゲート絶縁膜、第1ゲート電極膜、ゲート間絶縁膜、第2ゲート電極を構成するシリコン層、および、キャップ膜を順に形成する工程と、前記キャップ膜、前記第2ゲート電極のシリコン層、前記ゲート間絶縁膜、前記第1ゲート電極膜を複数に分断することにより、前記第2ゲート電極のシリコン層、前記ゲート間絶縁膜、前記第1ゲート電極膜によりメモリセルトランジスタの積層ゲート電極および複数の選択ゲート電極の積層ゲート電極を形成する工程と、上端が前記キャップ膜と前記第2ゲート電極のシリコン層との接触界面にほぼ一致するか前記接触界面より低くなるように前記メモリセルトランジスタの積層ゲート電極間および選択ゲート電極の積層ゲート電極間に積層ゲート間絶縁膜を形成する工程と、前記メモリセルトランジスタの積層ゲート電極上、前記メモリセルトランジスタの積層ゲート電極間の積層ゲート間絶縁膜上、前記複数の選択ゲート電極間に渡り、前記キャップ膜との間で低選択のエッチング処理が可能なライナー膜を形成する工程と、前記選択ゲート電極間のライナー膜上に、前記ライナー膜および前記キャップ膜との間で高選択なエッチング処理が可能な第1の絶縁膜を形成する工程と、前記ライナー膜をストッパとして前記第1の絶縁膜を平坦化する工程と、前記第1の絶縁膜に対して高選択条件下において前記ライナー膜および前記キャップ膜をエッチング処理して前記第2ゲート電極のシリコン層の上面を露出させる工程と、前記第1の絶縁膜および前記積層ゲート間絶縁膜を前記第2ゲート電極のシリコン層に対して高選択条件化でエッチングして前記第1の絶縁膜の上面を前記第2ゲート電極の上面高さとほぼ一致させる工程と、前記第2ゲート電極のシリコン層を金属によりシリサイド化したシリサイド層を形成する工程と、前記複数の積層ゲート電極の第2ゲート電極のシリサイド層上に第2の絶縁膜を介してバリア絶縁膜を形成する工程と、前記バリア絶縁膜上に層間絶縁膜を形成し、前記層間絶縁膜、前記第2の絶縁膜、前記バリア絶縁膜、前記第1の絶縁膜、及び、前記ライナー膜を前記半導体基板に至るまで貫通するコンタクトホールを形成し、当該コンタクトホール内にコンタクトプラグを形成する工程とを備えたことを特徴とする不揮発性半導体記憶装置の製造方法。前記第1の絶縁膜としてBPSG膜を適用すると共に前記ライナー膜および前記キャップ膜としてそれぞれシリコン窒化膜を適用し、前記第1の絶縁膜を形成した後にリフロー処理する工程をさらに備えたことを特徴とする請求項1記載の不揮発性半導体記憶装置の製造方法。前記選択ゲート電極の積層ゲート電極間に積層ゲート間絶縁膜を形成するときには、上端が前記キャップ膜と前記第2ゲート電極のシリコン層との接触界面より低くなるように積層ゲート間絶縁膜を形成し、前記ライナー膜を形成するときには、前記積層ゲート間絶縁膜の上端と前記接触界面との間の高さに相当する膜厚で形成し、前記ライナー膜および前記キャップ膜をエッチング処理して前記第2ゲート電極のシリコン層の上面を露出させるときには、前記第2ゲート電極のシリコン層の上側面に沿って形成されたライナー膜を除去することで当該シリコン層の上側面を露出させることを特徴とする請求項1または2記載の不揮発性半導体記憶装置の製造方法。前記第1の絶縁膜としてNSG膜を適用すると共に前記ライナー膜および前記キャップ膜としてそれぞれシリコン窒化膜を適用することを特徴とする請求項1記載の不揮発性半導体記憶装置の製造方法。半導体基板と、前記半導体基板上にゲート絶縁膜を介して第1ゲート電極、ゲート間絶縁膜、シリサイド層を備える第2ゲート電極を順に積層して形成されたメモリセルトランジスタの積層ゲート電極と、前記メモリセルトランジスタの積層ゲート電極に隣接して複数構成され、前記第1ゲート電極、前記ゲート間絶縁膜、前記シリサイド層を備える第2ゲート電極と同一材質が積層されることにより形成された複数の選択ゲートトランジスタの積層ゲート電極と、前記複数の選択ゲートトランジスタの積層ゲート電極間に、その上面が前記複数の選択ゲートトランジスタの積層ゲート電極の第2ゲート電極の上面より低く形成された選択ゲート電極間絶縁膜と、前記複数の選択ゲートトランジスタの積層ゲート電極間の前記選択ゲート電極間絶縁膜上および前記半導体基板上に、その上面が前記複数の選択ゲートトランジスタの積層ゲート電極の第2ゲート電極の上面とほぼ一致する高さに形成されたライナー膜と、前記ライナー膜上、前記選択ゲートトランジスタの積層ゲート電極上に沿って形成され、前記選択ゲートトランジスタの積層ゲート電極上方における上面高さと当該積層ゲート電極間における上面高さとがほぼ同じ高さに形成された第1層間絶縁膜と、前記第1層間絶縁膜上に形成され、前記選択ゲートトランジスタの積層ゲート電極上方における上面高さと当該積層ゲート電極間における上面高さとがほぼ同一高さに形成されたバリア絶縁膜と、前記バリア絶縁膜上に形成された第2層間絶縁膜と、前記第2層間絶縁膜、前記バリア絶縁膜、前記第1層間絶縁膜、および前記選択ゲート電極間絶縁膜を貫通して形成されたコンタクトプラグとを備えたことを特徴とする不揮発性半導体記憶装置。ライナー膜をストッパ膜とした平坦化処理工程を設けることなく層間絶縁膜の段差を解消できるようにした不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置を提供する。実施形態に係る不揮発性半導体記憶装置の製造方法は、半導体基板上に、ゲート絶縁膜、第1ゲート電極膜、ゲート間絶縁膜、第2ゲート電極を構成するシリコン層、および、キャップ膜を順に形成する工程と、前記キャップ膜、前記第2ゲート電極のシリコン層、前記ゲート間絶縁膜、前記第1ゲート電極膜を複数に分断することにより、前記第2ゲート電極のシリコン層、前記ゲート間絶縁膜、前記第1ゲート電極膜によりメモリセルトランジスタの積層ゲート電極および複数の選択ゲート電極の積層ゲート電極を形成する工程と、上端が前記キャップ膜と前記第2ゲート電極のシリコン層との接触界面にほぼ一致するか前記接触界面より低くなるように前記メモリセルトランジスタの積層ゲート電極間および選択ゲート電極の積層ゲート電極間に積層ゲート間絶縁膜を形成する工程と、前記メモリセルトランジスタの積層ゲート電極上、前記メモリセルトランジスタの積層ゲート電極間の積層ゲート間絶縁膜上、前記複数の選択ゲート電極間に渡り、前記キャップ膜との間で低選択のエッチング処理が可能なライナー膜を形成する工程と、前記選択ゲート電極間のライナー膜上に、前記ライナー膜および前記キャップ膜との間で高選択なエッチング処理が可能な第1の絶縁膜を形成する工程と、前記ライナー膜をストッパとして前記第1の絶縁膜を平坦化する工程と、前記第1の絶縁膜に対して高選択条件下において前記ライナー膜および前記キャップ膜をエッチング処理して前記第2ゲート電極のシリコン層の上面を露出させる工程と、前記第1の絶縁膜および前記積層ゲート間絶縁膜を前記第2ゲート電極のシリコン層に対して高選択条件化でエッチングして前記第1の絶縁膜の上面を前記第2ゲート電極の上面高さとほぼ一致させる工程と、前記第2ゲート電極のシリコン層を金属によりシリサイド化したシリサイド層を形成する工程と、前記複数の積層ゲート電極の第2ゲート電極のシリサイド層上に第2の絶縁膜を介してバリア絶縁膜を形成する工程と、前記バリア絶縁膜上に層間絶縁膜を形成し、前記層間絶縁膜、前記第2の絶縁膜、前記バリア絶縁膜、前記第1の絶縁膜、及び、前記ライナー膜を前記半導体基板に至るまで貫通するコンタクトホールを形成し、当該コンタクトホール内にコンタクトプラグを形成する工程とを備えている。また、実施形態に係る不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して第1ゲート電極、ゲート間絶縁膜、シリサイド層を備える第2ゲート電極を順に積層して形成されたメモリセルトランジスタの積層ゲート電極と、前記メモリセルトランジスタの積層ゲート電極に隣接して複数構成され、前記第1ゲート電極、前記ゲート間絶縁膜、前記シリサイド層を備える第2ゲート電極と同一材質が積層されることにより形成された複数の選択ゲートトランジスタの積層ゲート電極と、前記複数の選択ゲートトランジスタの積層ゲート電極間に、その上面が前記複数の選択ゲートトランジスタの積層ゲート電極の第2ゲート電極の上面より低く形成された選択ゲート電極間絶縁膜と、前記複数の選択ゲートトランジスタの積層ゲート電極間の前記選択ゲート電極間絶縁膜上および前記半導体基板上に、その上面が前記複数の選択ゲートトランジスタの積層ゲート電極の第2ゲート電極の上面とほぼ一致する高さに形成されたライナー膜と、前記ライナー膜上、前記選択ゲートトランジスタの積層ゲート電極上に沿って形成され、前記選択ゲートトランジスタの積層ゲート電極上方における上面高さと当該積層ゲート電極間における上面高さとがほぼ同じ高さに形成された第1層間絶縁膜と、前記第1層間絶縁膜上に形成され、前記選択ゲートトランジスタの積層ゲート電極上方における上面高さと当該積層ゲート電極間における上面高さとがほぼ同一高さに形成されたバリア絶縁膜と、前記バリア絶縁膜上に形成された第2層間絶縁膜と、前記第2層間絶縁膜、前記バリア絶縁膜、前記第1層間絶縁膜、および前記選択ゲート電極間絶縁膜を貫通して形成されたコンタクトプラグとを備える。第1実施形態以下、不揮発性半導体記憶装置をNAND型のフラッシュメモリ装置に適用した場合の第1実施形態について図1ないし図19を参照して説明する。尚、各実施形態において、実質的に同一の構成部位には同一の符号を付し、説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。まず、本実施形態のNAND型のフラッシュメモリ装置の構造について説明する。図1は、NAND型のフラッシュメモリ装置1のメモリセル領域に形成されるメモリセルアレイの一部の等価回路図を示している。NAND型フラッシュメモリ装置1は、そのメモリセルアレイ内に、2個の選択ゲートトランジスタTrs1、Trs2と、当該選択ゲートトランジスタTrs1、Trs2間に対して直列接続された複数個例えば64個のメモリセルトランジスタTrmとを有するNANDセルユニットSUが行列状に形成されている。NANDセルユニットSU内において、複数個のメモリセルトランジスタTrmは隣接するもの同士でソース/ドレイン領域を共用している。図1中のX方向ワード線方向に相当に配列されたメモリセルトランジスタTrmは、ワード線WLにより共通接続されている。また、図1中X方向に配列された選択ゲートトランジスタTrs1は選択ゲート線SGL1で共通接続され、選択ゲートトランジスタTrs2は選択ゲート線SGL2で共通接続されている。選択ゲートトランジスタTrs1のドレイン領域にはビット線コンタクトCBが接続されている。このビット線コンタクトCBは、図1中X方向に直交するY方向ゲート長方向に相当に延びるビット線BLに接続されている。また、選択ゲートトランジスタTrs2はソース領域を介して図1中X方向に延びるソース線SLに接続されている。図2は、メモリセル領域の一部のレイアウトパターンを平面図により示している。この図2に示すように、半導体基板としてのシリコン基板1には、図2中Y方向に沿ってそれぞれ延びる複数の素子分離領域Sb例えばSTIshallowtrenchisolationが形成されている。これらの素子分離領域Sbは、図2中、X方向に所定間隔で複数形成されている。これにより、活性領域Saが図2中のY方向に沿って延伸して形成されることになり、複数の活性領域SaがX方向に分離して形成されている。ワード線WLは、活性領域Saと直交する方向図2中X方向に沿って延伸して構成される。ワード線WLは、図2中Y方向に所定間隔で複数本形成されている。ワード線WLと交差する活性領域Sa上には、メモリセルトランジスタTrmのゲート電極MGメモリセルゲート電極:図3参照が形成されている。Y方向に隣接した複数個のメモリセルトランジスタTrmはNAND列を構成するが、当該NAND列のY方向両端には、それぞれ選択ゲートトランジスタTrs1、Trs2が構成されている。選択ゲートトランジスタTrs1は、X方向に複数設けられており、複数の選択ゲートトランジスタTrs1の選択ゲート電極は選択ゲート線SGL1により電気的に接続されている。選択ゲート線SGL1と交差する活性領域Sa上には、メモリセルトランジスタTrs1の選択ゲート電極SG図3参照が構成されている。選択ゲートトランジスタTrs2は、X方向に複数設けられており、複数の選択ゲートトランジスタTrs2の選択ゲート電極は選択ゲート線SGL2により電気的に接続されている。選択ゲート線SGL2と交差する活性領域Sa上には、選択ゲート電極SG図3参照が構成されている。Y方向に隣接するNANDセルユニットSU-SUの選択ゲートトランジスタTrs1-Trs1間にはビット線コンタクト領域が構成されている。このビット線コンタクト領域にはビット線コンタクトCBが構成されている。ビット線コンタクトCBは隣接する選択ゲートトランジスタTrs1-Trs1間の活性領域Sa上に1つずつ形成されている。図2に示すように、X方向の奇数本目の活性領域Sa上に形成されたビット線コンタクトCBaは、そのY方向位置がブロックBkのセルユニットSUの選択ゲート線SGL1側に近接して配置されている。また、X方向の偶数本目の活性領域Sa上の形成されたビット線コンタクトCBbは、そのY方向位置がブロックBk1のセルユニットSUの選択ゲート線SGL1側に近接して配置されている。したがって、ビット線コンタクトCBa,CBbは、隣接する2本の活性領域Sa上においてY方向にずらして配置されており、これにより所謂千鳥配置の態様とされている。これにより、互いに隣接する2本の活性領域Sa、Sbのそれぞれのビット線コンタクトCBa,CBb間の長距離化が図られている。図示しないが、一対の選択ゲート線SGL2-SGL2間の活性領域Sa上にはソース線コンタクトがそれぞれ形成されている。図3aは、図2のA-A線に沿う断面構造を模式的に示しており、図3bは、図2のB-B線に沿う断面構造を模式的に示している。図3aには、一対の選択ゲートトランジスタTrs1,Trs1、当該選択ゲートトランジスタTrs1-Trs1間のビット線コンタクトプラグCBの周辺断面構造を模式的に示しており、図3bには、複数のメモリセルトランジスタTrmの周辺断面構造について模式的に示している。これらの図3aおよび図3bに示すように、半導体基板2上にはゲート絶縁膜3が形成されている。半導体基板2は例えばp型のシリコン基板により形成されている。またゲート絶縁膜3は例えばシリコン酸化膜により形成され、メモリセルトランジスタTrm、選択ゲートトランジスタTrs1の形成領域におけるシリコン基板2の上面上に渡って形成されている。なお、このゲート絶縁膜3はビット線コンタクトCBa,CBbの脇周辺では半導体基板2上に形成されていない。メモリセルトランジスタTrmは、当該ゲート絶縁膜3上に形成された積層ゲート電極メモリセルゲート電極MGと、ソース/ドレイン領域2aとを含む。メモリセルゲート電極MGは、ゲート絶縁膜3上に形成された不純物がドープされた多結晶シリコン層以下、シリコン層4からなる浮遊ゲート電極FGと、浮遊ゲート電極FG上に形成されたゲート間絶縁膜5と、ゲート間絶縁膜5上に形成された制御ゲート電極CGとを含む。ソース/ドレイン領域2aは積層ゲート電極MGの脇のシリコン基板2の表層に位置して形成されている。ゲート間絶縁膜5は、浮遊ゲート電極FGと制御ゲート電極CGとの間に位置した絶縁膜であり、インターポリ絶縁膜、導電層間絶縁膜、電極間絶縁膜と考慮しても良い。このゲート間絶縁膜5としては、例えばシリコン酸化膜/シリコン窒化膜/シリコン酸化膜の積層構造の膜所謂ONO膜を適用している。制御ゲート電極CGは、不純物がドープされた多結晶シリコン層以下、シリコン層6と、このシリコン層6上に形成されたシリサイド層7とを含む。シリサイド層7はシリコン層7の上部をコバルトCo、ニッケルNiなどの低抵抗化金属によりシリサイド化した層として構成されている。本実施形態ではシリサイド層7としてはニッケルシリサイドNiSiを適用する。図3bに示すように、メモリセルトランジスタTrmはY方向に複数隣接して形成されているが、メモリセルトランジスタTrmに隣接して選択ゲートトランジスタTrs1が形成されている。この選択ゲートトランジスタTrs1の積層ゲート電極選択ゲート電極SGDは、メモリセルトランジスタTrmの積層ゲート電極メモリセルゲート電極MGとほぼ同様の構造であり、シリコン層4、ゲート間絶縁膜5、シリコン層6、シリサイド層7を積層した構造となっているが、ゲート間絶縁膜5のほぼ中央に位置して貫通孔が形成されており、シリコン層4および6間を構造的に接触させることでゲート電極MG内のゲート間絶縁膜5としての構成を無効化している。なお、選択ゲートトランジスタTrs2の積層ゲート電極選択ゲート電極も積層ゲート電極SGDと同様の構造により構成されている。さて、メモリセルトランジスタTrmの積層ゲート電極MGと選択ゲートトランジスタTrs1の積層ゲート電極SGDとはY方向に並設されており、これらの積層ゲート電極MG、SGDは互いにY方向に電気的に分離されている。積層ゲート電極MG-MG間、積層ゲート電極MG-SGD間には、それぞれ、その下側にシリコン酸化膜8、9が層間絶縁膜として構成されている。また、積層ゲート電極SGD-SGD間には、シリコン酸化膜8,9が層間絶縁膜として構成されると共に、その中間部には、シリコン窒化膜10とBPSG膜11とが形成されている。シリコン酸化膜12は、これらの積層ゲート電極MG、SGDおよびシリコン酸化膜8、9およびシリコン窒化膜10およびBPSG膜11上に渡り形成されている。また、シリコン窒化膜13がシリコン酸化膜12の上に形成されている。この層間絶縁膜14がシリコン窒化膜13の上に形成されている。積層ゲート電極MG-MG間の膜構造を説明する。シリコン酸化膜8が積層ゲート電極MGの下側壁面およびゲート絶縁膜3の上面に沿って形成されている。このシリコン酸化膜8は、LP-CVD法を用いて成膜されたHTOHighTemperatureOxide膜であり、シリコン酸化膜9は、TEOSガスを用いたLP-CVD法により形成されている。シリコン酸化膜9は、このシリコン酸化膜8の内側に埋込み形成されている。これらのシリコン酸化膜8、9はその上面がシリコン層6とシリサイド層7との界面より上方で且つシリサイド層7の上面より下方に位置して構成されている。積層ゲート電極MG-SGD間の膜構造を説明する。シリコン酸化膜8が積層ゲート電極SGDの下側壁面に沿って形成されている。このシリコン酸化膜8はゲート絶縁膜3の上面上に沿ってビット線コンタクトCBa、CBbの形成領域側に向けて延伸形成されている。シリコン酸化膜9は、シリコン酸化膜8の上面上および側面脇に位置して形成されている。シリコン酸化膜9は、その上端位置9aが積層ゲート電極SGDを構成するシリサイド層7の上面高さにほぼ一致して形成され、その上側面が上端位置9aからビット線コンタクトCBa,CBbの形成領域側に向けて上側方に湾曲して形成されている。また、これらのシリコン酸化膜8,9は積層ゲート電極SGDの上側壁直脇に位置して一部欠落した状態に形成されている。シリコン窒化膜10がシリコン酸化膜9の湾曲面上に沿って形成され、ビット線コンタクトCBa,CBbの形成領域内では、半導体基板2の上面上に直に接触して形成されている。このシリコン窒化膜10上にはBPSG膜11が埋込み形成されている。このBPSG膜11は、シリコン窒化膜10の湾曲面上に形成されており、BPSG膜11は、その上面高さがシリサイド層7の上面高さとほぼ一致するように形成されている。このBPSG膜11上にはシリコン酸化膜12が形成されている。このシリコン酸化膜12はビット線コンタクトCBa,CBbの形成領域における上面高さとシリサイド層7の直上方における上面高さとがほぼ一致するように形成されている。なお、後述するように、層間絶縁膜14は数百nm高さで成膜されるが、BPSG膜11の上面高さとシリサイド層7の上面高さとの間は層間絶縁膜14の高さの数程度の誤差が存在して高さが一致するように形成されても良い。このシリコン酸化膜12上にはシリコン窒化膜13が形成されている。このシリコン窒化膜13は膜成膜時の不要物例えば炭素、水素をバリアするバリア性を有する膜でありバリア絶縁膜として機能する。シリコン窒化膜13の上には層間絶縁膜14が形成されている。この層間絶縁膜14は、例えばTEOSによるシリコン酸化膜により数百nm例えば500nm~600nmの高さで形成されている。ビット線コンタクトCBa,CBbは、これらの層間絶縁膜14、シリコン窒化膜13、シリコン酸化膜12、BPSG膜11、シリコン窒化膜10を貫通するように形成されている。これらのビット線コンタクトCBa,CBbは、タングステンWをバリアメタル膜により被覆したコンタクトにより構成されている。前記構成の製造方法の一例について図4aおよび図4bないし図19aおよび図19bを参照しながら説明する。なお、本実施形態の説明では特徴部分を中心に説明するが、一般的な工程であれば各工程間に他の工程を追加しても良いし、必要なければ工程を削除しても良い。また、各工程は実用的に可能であれば必要に応じて入れ替えても良い。aを付した図4aないし図19aは、図3aに対応した各製造段階における縦断面構造を模式的に示しており、bを付した図4bないし図19bは、図3bに対応した各製造段階における縦断面構造を模式的に示している。図4に示すように、半導体基板2上にゲート絶縁膜3を形成する。本実施形態では、半導体基板2をp型のシリコン基板により形成しているため、シリコン基板の上面を熱酸化処理することでシリコン酸化膜を形成する。次に、浮遊ゲート電極FG用の材料となるシリコン層4について減圧CVD化学気相成長法により成膜する。このとき不純物としてはn型の不純物であるリンPが用いられる。その後、図示しないが、シリコン層4および半導体基板2の上部をフォトリソグラフィ技術およびエッチング技術により図4の掲載面に対して垂直方向に分断し、当該分断領域内に素子分離絶縁膜図示せずを埋込むことで活性領域Saを複数に分断し素子分離領域Sbを形成する。次に、シリコン層4上にLP-CVD法によりONO膜などを形成することでゲート間絶縁膜5を形成する。次に、ゲート間絶縁膜5上にCVD法によりシリコン層6を形成する。次に、シリコン層6上にCVD法によりシリコン窒化膜15をキャップ膜として形成する。次に、図5に示すように、このシリコン窒化膜15上にドライエッチング加工のハードマスクとなるシリコン酸化膜図示せずを成膜した後、フォトレジスト図示せずを塗布し、当該フォトレジストをフォトリソグラフィ技術によりパターニングする。そして、これらのパターンをマスクとしてハードマスクをパターニングした後、当該ハードマスクをマスクとしてシリコン窒化膜15を異方性エッチング例えばRIE法によりエッチング処理する。次いで、シリコン層6、ゲート間絶縁膜5、シリコン層4を異方性エッチング処理することで、ゲート電極MG、SGDの基層部分積層ゲート電極に相当を分断処理する。これにより、図5に示すような構造が得られる。なお、この製造段階においてゲート絶縁膜3を同時に除去処理しても良い。次に、図6に示すように、LP-CVD法によりシリコン酸化膜8HTO膜を形成する。このシリコン酸化膜8は、ゲート絶縁膜3の上面上、シリコン層4の側面上、ゲート間絶縁膜5の側面上、シリコン層6の側面上、シリコン窒化膜15の上面上に沿って形成される。次に、各ゲート電極MG、SGDの基層部分積層ゲート電極をマスクとして半導体基板2の表層に既存のイオン注入法により不純物n型の場合例えばリンをイオン注入する。その後には、不純物の活性化に必要な熱処理を施すことにより拡散層をソース/ドレイン領域2aとして自己整合的に形成する。なお、このときメモリセル領域における拡散層のみ示しているが、実際の不揮発性半導体記憶装置にはメモリセルを駆動するための周辺回路が設けられており、当該周辺回路の動作に必要なトランジスタの拡散層を形成する工程も本工程と同時に行われる。次に、図7に示すように、ゲート電極MG-SGDの積層ゲート電極間、ゲート電極MG-MGの積層ゲート電極間内にTEOSガスを用いたLP-CVD法によりシリコン酸化膜9を形成する。次に、図8に示すように、シリコン酸化膜9をシリコン窒化膜15の上面および側面が露出するまでRIE法により異方性エッチング処理し、シリコン酸化膜9の上端9aの位置をシリコン窒化膜15とシリコン層7との接触界面にほぼ一致させる。これにより、シリコン窒化膜15の側壁脇にシリコン酸化膜8、9積層ゲート間絶縁膜を残留させないようにしている。このとき、選択ゲート電極SGD-SGDの積層ゲート電極間の距離がゲート電極SGD-MGの積層ゲート電極間の距離や、ゲート電極MG-MGの積層ゲート電極間の距離よりも広く形成されるため、シリコン酸化膜8、9は、その積層構造が各ゲート電極SGD,SGDの積層ゲート電極の側壁に沿って残留し、その上面が上側方に湾曲した湾曲面に形成されることになる。また、これらのシリコン酸化膜8、9は、選択ゲート電極SGD-SGDの積層ゲート電極間のほぼ中央領域では全てエッチング処理されることになり半導体基板2の表面が露出する。次に、選択ゲート電極SGD-SGDの積層ゲート電極間のシリコン酸化膜8、9の内側に不純物n型の場合、例えばリンを高濃度イオン注入する。その後には、不純物の活性化に必要な熱処理を施すことによりコンタクト用の高濃度不純物導入領域となる拡散層を形成する。次に、図9に示すように、シリコン酸化膜8、9のそれぞれの上面上および側面上湾曲面上、シリコン窒化膜15の上面上および側面上、半導体基板2の上面上に沿ってCVD法によりシリコン窒化膜10をバリア絶縁膜、ライナー膜として形成する。このバリア絶縁膜は、メモリセル間絶縁膜とエッチングレートが異なる膜にすると良い。このとき、シリコン層6の上面より上方には、シリコン窒化膜15、10が互いに同質の膜により積層される。次に、図10に示すように、シリコン窒化膜10の上にBPSG膜11を成膜し、約800°Cで熱処理しBPSG膜11をリフローさせる。次に、図11に示すように、CMP処理を行いBPSG膜11の表面を平坦化処理する。このとき、シリコン窒化膜10がCMP処理のストッパとしての役割を果たすことになり、CMP処理による平坦化の制御性を向上させる。次に、図12に示すように、シリコン酸化膜8、9に対して高選択性を有する条件下でシリコン窒化膜15、10を全面エッチバック処理し、シリコン窒化膜15をシリコン層6上から除去しシリコン層6の上面上を露出させる。これにより、シリコン酸化膜8、9の上端位置をシリコン層6の上面の位置とほぼ一致させる。次に、図13に示すように、シリコン層6に対して高選択性を有する条件下で例えばRIE法による全面エッチバック処理を行うことでシリコン酸化膜8、9の上部、及びBPSG膜11の上部を除去する。このとき、メモリセルゲート電極MG-MG間、SGD-MG間のシリコン酸化膜8、9と同様に、選択ゲート電極SGD-SGD間ではBPSG膜11がシリコン酸化膜系であるため、シリコン酸化膜8、9の上部と原理的には同じ膜厚図13のXcell=XsgだけBPSG膜11の上部もエッチング除去される。このとき最終的に、選択ゲート電極SGD-SGDの積層ゲート電極間のBPSG膜11の上面高さを、シリコン層6の上面高さとほぼ一致する高さとなるように形成する図13の符号Z参照。そのため、選択ゲート電極SGD-SGD間のBPSG膜11は、メモリセルゲート電極MG-MG間のシリコン酸化膜8、9の上面を処理する図12に示すタイミングにおいてBPSG膜11の上面高さをシリコン層6の上面高さよりも高さXsgだけ高く形成すると良い。さらに遡ると、図11に示すタイミングにおいて、選択ゲート電極SGD-SGD間のBPSG膜11に対して高選択条件下でゲート電極MG-MG間上のシリコン窒化膜10および15を異方性エッチング処理するときには、ゲート電極MG-MG間のエッチング高さがZcellとなるのに対し、選択ゲート電極SGD-SGD間のエッチング高さがZsgとなるため、BPSG膜11に対して高選択性を有する条件の選択比がZsg/Zcellで定められる。このエッチング選択比は、ゲート電極MG-MG間におけるシリコン酸化膜8および9のエッチング量およびマスク材であるシリコン窒化膜15および10の膜厚により決定される。これらの選択比は適宜設定すれば良い。次に、図14に示すように、コバルトCoまたはニッケルNiによる金属7aをスパッタによりシリコン層6の上面および上側面に沿って形成する。この後、図15に示すように、RTARapidThermalAnnealの熱処理を行うことで当該金属によるシリサイド層7を形成させる。この場合、金属7aとシリコン層6との界面の洗浄度がシリサイド形成において重要であるため、金属7aのスパッタ処理の前に、ウェットエッチング処理またはドライエッチング処理によりシリコン層6の表面の洗浄を行うと良い。この後、未反応のまま残留した金属7aを硫酸過水硫酸過酸化水素水処理によって除去する。その後、更にRTA技術を用いて熱処理を行うことでシリサイド層7の安定化を行う。なお、シリサイド層7の構成膜厚は、主に金属7aの膜厚、金属7aとシリコン層6との接触面積、熱処理工程の温度、時間などのパラメータにより決定され、電気抵抗を低減するためにはシリサイド層7をより厚く形成すると良い。金属7aおよびシリコン層6の接触面積を増加させるためには、事前に行われるメモリセルゲート電極MG-MG間、MG-SGD間のメモリセル間絶縁膜シリコン酸化膜8、9の落し込み量エッチング量を増加させると良い。例えば、ニッケルシリサイドはシリコンより膨張することが知られており、形成後のシリサイド層7の膜厚は形成前のシリコン層6の膜厚よりもわずかに増加する。このため、シリサイド層7は、その上面高さが反応前のシリコン層6の高さよりもわずかに高く形成される。図面例えば図3、図15上では同一高さに描いている。本実施形態では、このシリサイド層7の上面高さをシリコン酸化膜8の上面高さとほぼ同一高さに形成するため、処理マージンを考慮し、シリサイド層7の形成膜厚およびシリコン酸化膜8および9のエッチング処理量などを調整すると良い。次に、図16に示すように、シリコン酸化膜8、9の上面上、シリサイド層7の上面上および側面上、シリコン窒化膜10の上面上、BPSG膜11の上面上に沿ってシリコン酸化膜12を形成する。次に、図17に示すように、シリコン酸化膜12上にシリコン窒化膜13を形成する。このシリコン窒化膜13は、シリサイドの形成には熱処理温度と大きく関係し一般的にはシリサイド形成温度以上の処理を行うことができない。このため、例えば550°Cの温度条件下でLP-CVD法によりシリコン窒化膜13を成膜する。このシリコン窒化膜13は、ビット線コンタクトCBa、CBbを形成する際に行われる異方性エッチングRIE法のストッパ膜、および、後工程の膜製膜時の不要物例えば炭素、水素をバリアするバリア絶縁膜として形成する。次に、図18に示すように、シリコン窒化膜13上に層間絶縁膜14をシリコン酸化膜により形成する。次に、図19に示すように、フォトレジスト16を塗布しビット線コンタクトCBa、CBbの形成領域内にコンタクトホールを形成するためのレジストパターンを形成し、当該パターンをマスクとして半導体基板2の上面まで貫通するコンタクトホールを形成する。次に、図3に示すように、コンタクトホール内にビット線コンタクトCBa、CBbを埋込む。その後、ビット線コンタクトCBa、CBb上に多層配線構造を構成することでNAND型のフラッシュメモリ装置1を形成できる。本実施形態によれば、次に示す製造方法上の特徴を備える。半導体基板2上に、ゲート絶縁膜3、シリコン層4、ゲート間絶縁膜5、シリコン層6、及び、シリコン窒化膜15を順に形成する。次に、シリコン窒化膜15、シリコン層6、ゲート間絶縁膜5、シリコン層4を複数に分断することにより、シリコン層6、ゲート間絶縁膜5、シリコン層4によりメモリセルトランジスタTrmの積層ゲート電極、および、複数の選択ゲート電極Trs1の積層ゲート電極を形成する。次に、シリコン窒化膜15の側壁脇にシリコン酸化膜8、9を残留させることなくメモリセルトランジスタTrmの積層ゲート電極間に積層ゲート間絶縁膜を形成する。メモリセルトランジスタTrmの積層ゲート電極上、メモリセルトランジスタTrmの積層ゲート電極間のシリコン酸化膜8および9上、複数の選択ゲート電極Trs1間に渡り、シリコン窒化膜15との間で低選択なエッチング処理が可能なシリコン窒化膜10を形成する。選択ゲート電極SGD-SGD間のシリコン窒化膜10上に、シリコン窒化膜10及びシリコン窒化膜15との間で高選択なエッチング処理が可能なBPSG膜11を形成する。BPSG膜11に対して高選択条件においてシリコン窒化膜10および15をエッチング処理することで、シリコン層6の上面を露出させると共にBPSG膜11の上面高さをシリコン層6の上面高さとほぼ一致する高さに形成する。シリコン層6の上にシリサイド層7を形成する。選択ゲート電極SGDおよびメモリセルゲート電極MGのシリサイド層7、7間、メモリセルゲート電極MG-MG間にシリコン酸化膜12を埋込む。次に、このシリコン酸化膜12の上にシリコン窒化膜13を形成する。次に、シリコン窒化膜13上に層間絶縁膜14を形成する。層間絶縁膜14、シリコン窒化膜13、シリコン酸化膜12、BPSG膜11、シリコン窒化膜10を貫通するコンタクトホールを形成する。そして、コンタクトホール内にビット線コンタクトCBa、CBbの材料を埋込み形成する。このように形成することで、BPSG膜11の上面高さとシリコン層6シリサイド層7の上面高さとを図13の符号Zに示すようにほぼ一致するように形成でき、シリコン酸化膜12を介してシリコン窒化膜13を積層した時点において、ビット線コンタクトCBa、CBbの形成領域およびその周辺領域に渡り、シリコン窒化膜13の上面位置を選択ゲート電極SGDの上方におけるシリコン窒化膜13の上面位置とほぼ一致するように形成できる。選択ゲート電極SGD-SGD間のビット線コンタクト形成領域およびその周辺においてシリコン窒化膜13の上に別途他の絶縁膜等を埋込んだ後に平坦化処理を行う必要がなくなる。これにより、シリサイド工程後にシリサイド層7に近接して形成するシリコン窒化膜13をCMP処理用のストッパ膜として形成する必要がなくなる。すなわち、シリコン窒化膜13は、前述したパリア絶縁膜として機能させるように形成できると共に、コンタクトホール形成時の異方性エッチング処理のコンタクトホールストッパ膜として機能するように形成すれば良い。したがって、シリコン窒化膜13を高温条件下で形成する必要がなくなり、低温条件例えば550°Cにて形成したとしても信頼性を確保できる。平坦化処理工程を削減できる。本実施形態では、シリコン酸化膜8、9積層ゲート間絶縁膜をシリコン窒化膜15および10の上面上まで形成した後、シリコン窒化膜15とシリコン層6との界面までエッチング処理している。シリコン窒化膜10を成膜するときに、シリコン層6の上面上にてシリコン窒化膜15と同質で膜形成するため、シリコン層6の上面上を露出処理したときにはシリコン窒化膜15の側壁脇には膜が残留しない。その後、シリコン酸化膜8、9積層ゲート間絶縁膜をBPSG膜11と同時にエッチング処理した後には、BPSG膜11の上面高さとシリコン層6の上面高さとをほぼ一致させることができると共にシリコン層6の上部脇を露出させることができる。したがって、その後、シリコン層6の上部をシリサイド化したシリサイド層7を形成したとしても、その高さを十分確保でき、低抵抗化を実現できる。さらに、その後、シリコン酸化膜12を形成し、当該シリコン酸化膜12上にシリコン窒化膜13を形成したとしても、選択ゲート電極SGD-SGD間、選択ゲート電極SGD上、選択ゲート電極SGD-メモリセルゲート電極MG間、メモリセルゲート電極MG上に渡りほぼ一致する高さに形成することができ、上面バラツキを低減できる。したがって、平坦化処理工程を設けることなく、選択ゲート電極SGD上、メモリセルゲート電極MG上の段差を解消できる。第2実施形態図20ないし図31は、第2実施形態の説明を示している。図20は、図3に代わる図面を示している。前述実施形態と異なるところは、前述実施形態ではシリコン酸化膜9aの上端位置をシリサイド層7の上面上端位置とほぼ一致するように形成しているのに対し、本実施形態では、シリコン窒化膜10aの上端位置をメモリセルゲート電極MGのシリサイド層7またはシリサイド化前のシリコン層6の上面上端位置とほぼ一致するように形成しているところにある。図20に示すように、シリコン窒化膜10の上端10aの位置が、シリサイド層7の上面高さ位置にほぼ一致するように形成されている。また、シリコン酸化膜9の上端9aの高さがシリコン窒化膜10の上端10aの高さよりもシリコン窒化膜10の成膜膜厚分だけ低く形成されている。また、BPSG膜11の上面高さがメモリセルゲート電極MGのシリサイド層7の上面高さまたはシリサイド化前のシリコン層6の上面高さとほぼ一致するように形成されている。その他の構成は前述実施形態とほぼ同様である。前記構成の製造方法について、図21ないし図31を参照しながら説明する。なお、前述実施形態における図7に示す工程までは同一工程であるため、その説明を省略する。図7に示すようにシリコン酸化膜9を形成した後、図21に示すように、シリコン酸化膜9をシリコン窒化膜15の上面および側面が露出すると共にシリコン層6の上部側面が露出するまでRIE法により異方性エッチング処理し、シリコン酸化膜9の上端9aの位置をシリコン層6の上面よりも下方でシリコン層6の下面よりも上方の高さ位置に形成する。なお、シリコン酸化膜8の上端の位置は、シリコン層6の上面よりも下方で且つゲート間絶縁膜5よりも上方に位置するように形成される。次に、図22に示すように、シリコン酸化膜8および9の上面上、側面上およびシリコン層6の上側面およびシリコン窒化膜15の上面上、側面上に沿ってCVD法によりシリコン窒化膜10をバリア絶縁膜、ライナー膜として形成する。次に、図23に示すように、シリコン窒化膜10の上にBPSG膜11を成膜し、約800°Cで熱処理しBPSG膜11をリフローさせる。次に、図24に示すように、CMP処理を行いBPSG膜11の表面を平坦化処理する。このとき、シリコン窒化膜10がCMP処理のストッパとしての役割を果たす。次に、図25に示すように、BPSG膜11に対して高選択性を有する条件下で例えばRIE法による全面エッチバック処理を行うことでシリコン窒化膜10および15を除去処理する。このときのメモリセルゲート電極MG-MG間のシリコン窒化膜10および15は、BPSG膜11に対して高選択条件下でエッチング処理されるため、シリコン窒化膜10および15のエッチング量エッチング処理高さZcell2は、BPSG膜11のエッチング量エッチング処理高さZsg2に比較して高くなる。また、このときのシリコン窒化膜10の上端10aは露出したシリコン層6の上面の高さとほぼ同一高さとなり、また、シリコン酸化膜9の上端9aは、シリコン層6の上面高さよりもシリコン窒化膜10の成膜膜厚分だけ低く形成される。次に、図26に示すように、シリコン層6に対して高選択性を有する条件下で例えばRIE法による全面エッチバック処理を行い、シリコン酸化膜8および9の上面をエッチング処理する。このとき、シリコン酸化膜8および9のエッチング量エッチング処理高さXcell2は、BPSG膜11のエッチング量エッチング処理高さXsg2とほぼ同等量となる。このとき、選択ゲート電極SGD-SGDの積層ゲート電極間のBPSG膜11の上面高さを、シリコン層6の上面高さとほぼ一致する高さとなるように形成する図26の符号Z2参照。そのため、選択ゲート電極SGD-SGD間のBPSG膜11は、メモリセルゲート電極MG-MG間のシリコン酸化膜8、9の上面を処理する図25に示すタイミングにおいてBPSG膜11の上面高さをシリコン層6の上面高さよりも高さXsg2だけ高く形成すると良い。さらに遡ると、図24に示すタイミングにおいて、選択ゲート電極SGD-SGD間のBPSG膜11に対して高選択性を有する条件下でゲート電極MG-MG間上のシリコン窒化膜10および15を異方性エッチング処理するときには、ゲート電極MG-MG間のエッチング高さがZcell2となるのに対し、選択ゲート電極SGD-SGD間のBPSG膜11のエッチング高さがZsg2となるため、これらの選択比がZsg2/Zcell2で定められる。このエッチング選択比は、ゲート電極MG-MG間のエッチング量およびマスク材であるシリコン窒化膜15および10の膜厚により決定される。これらの選択比は適宜設定すれば良い。なお、前述実施形態に比較して本実施形態では、BPSG膜11のエッチング高さに対するシリコン窒化膜10および15のエッチング高さの割合Zcell2/Zsg2を大きくすることができ、したがって、エッチング選択比をより高選択となる条件にてエッチング処理できる。また、その後のシリコン酸化膜8および9のエッチング量を少なくできる。そして、極狭なメモリセルゲート電極MG-MG間のシリコン酸化膜8および9をエッチング処理する場合であってもエッチングプロセスが容易となる。次に、図26に示すように、BPSG膜11の上面高さをシリコン層6の上面高さとほぼ一致する高さに形成した後、図27に示すように、前記のエッチング処理により露出したシリコン層6の上面および上側面に沿って金属7aをスパッタ処理する。この後、図28に示すように、RTAの熱処理を行うことで当該金属7aによるシリサイド層7を成長させる。次に、図29に示すように、シリコン酸化膜8、9の上面上、シリサイド層7の上面上および側面上、シリコン窒化膜10のエッチング露出側面上、BPSG膜11の上面上に沿ってシリコン酸化膜12を形成する。すると、シリコン酸化膜12は、その上面上がビット線コンタクトCBa,CBbの形成領域および選択ゲート電極SGD-SGDの上に沿ってほぼ一致する高さに形成されるようになる。次に、図30に示すように、シリコン酸化膜12の上にシリコン窒化膜13を形成する。次に、図31に示すように、シリコン窒化膜13上に層間絶縁膜14をシリコン酸化膜により形成する。この後、フォトレジスト16を塗布しビット線コンタクトCBa、CBbの形成領域内にコンタクトホールを形成するためのレジストパターンを形成し、当該パターンをマスクとして半導体基板2の上面まで貫通するコンタクトホールを形成する。次に、図20に示すように、コンタクトホール内にビット線コンタクトCBa、CBbを埋込む。その後、ビット線コンタクトCBa、CBb上に多相配線構造を構成することでNAND型のフラッシュメモリ装置1を形成できる。本実施形態によれば、前述実施形態に示した特徴を備えると共に、シリコン酸化膜8、9の上面位置を、シリコン窒化膜15の下面とシリコン層6の上面との間の界面下のシリコン窒化膜10の膜厚分だけ下方に位置するようにエッチング処理しているので、BPSG膜11に対してシリコン窒化膜10および15のエッチング選択比を大きくしたエッチング条件を採用することができ、最終的にシリコン酸化膜8および9の上面のエッチング処理量Xcell2を少なくすることができ、極狭なゲート電極MG-MGの積層ゲート電極の間隔であっても容易にエッチング処理できる。第3実施形態第3実施形態は、BPSG膜11に代えてNSGNondopedSilicateGlass膜を形成するところを特徴としている。前述実施形態において、BPSG膜11を形成するときにはリフロー処理を行うが、NSG膜を形成するときにはリフロー処理を行わない。NSG膜を適用したときには、NSG膜には不純物が添加されていないためシリコン窒化膜とNSG膜とで選択比を高くしやすい。この場合、容易にエッチング処理できる。その他の実施形態選択ゲートトランジスタTrs1とメモリセルトランジスタTrmとの間にダミートランジスタが必要に応じて設けられた形態に適用しても良い。NAND型のフラッシュメモリ装置1に適用したが、NOR型のフラッシュメモリ装置、EEPROM等にも適用できる。本発明のいくつかの実施形態を説明したが、各実施形態に示した構成、各種条件に限定されることはなく、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"