"少なくとも一つの差動増幅器を有する差動増幅回路であって、前記少なくとも一つの差動増幅器は、第1及び第2の電源と、制御電極に一方入力信号及び他方入力信号を受け、一方電極が共通に接続される一方及び他方差動トランジスタと、前記一方及び他方差動トランジスタの一方電極と前記第2の電源との間に介挿される差動動作用定電流源と、一方電極が共通に前記第1の電源に接続され、他方電極及び制御電極が共通接続され、他方電極が第1及び第2の出力部に接続される第1及び第2のトランジスタと、一方電極が前記第1の電源に接続され、他方電極が前記第1及び第2の出力部に接続される第3及び第4のトランジスタと、前記一方入力信号及び前記他方入力信号の同相入力時において、前記第1及び第2の出力部の電位が予め設定した基準出力コモン電圧になるように、前記第3及び第4のトランジスタの制御電極に制御信号を出力する出力コモン電圧制御部とを含み、前記基準出力コモン電圧は、前記一方入力信号及び前記他方入力信号間の電位差である入力電位差が0のバランス状態時に、前記第1の電源から供給される第1の電源電圧と前記基準出力コモン電圧との差の絶対値が、前記第3及び第4のトランジスタの閾値電圧を下回る基準条件を満足するように設定される、差動増幅回路。請求項1記載の差動増幅回路であって、前記出力コモン電圧制御部は、一方電極が前記第1の電源に接続され、他方電極及び制御電極が共通接続され、他方電極がレプリカ用出力部となる第1のレプリカ用トランジスタと、一方電極が前記第1の電源に接続され、他方電極が前記レプリカ用出力部に接続される第2のレプリカ用トランジスタと、他方電極が前記レプリカ用出力部に接続され、制御電極にレプリカ用基準電圧を受けるレプリカ差動トランジスタと、前記レプリカ差動トランジスタの一方電極と前記第2の電源との間に設けられるレプリカ動作用定電流源とを含み、前記第1及び第2のレプリカ用トランジスタ並びに前記レプリカ差動トランジスタは前記第1及び第3のトランジスタ並びに前記一方差動トランジスタと等価に構成され、前記出力コモン電圧制御部は、前記レプリカ用出力部より得られる電位と前記基準出力コモン電圧とが一致するように前記第2のレプリカ用トランジスタの制御電極並びに前記第3及び第4のトランジスタの制御電極に制御信号を出力するコンパレータをさらに含む、差動増幅回路。請求項1あるいは請求項2に記載の差動増幅回路を備え、前記一方入力信号及び前記他方入力信号はアナログの入力電圧を含み、前記差動増幅回路における前記少なくとも一つの差動増幅器による増幅結果に基づきデジタル信号を生成するデジタル信号生成部をさらに備える、A/D変換器。図13で示した差動増幅器30では、出力コモン電圧以下、Voutcmと称するがダイオード接続されたPMOSトランジスタMP31及びMP32のゲートソース間電圧電圧Vgsで決定される。なお、出力コモン電圧Voutcmとは、入力電圧Vinと基準電圧Vrefとが等しい入力電位差VinD=0同相入力時にノードN1及びノードN2に現れる出力電圧Voutn及び出力電圧Voutp=Voutnを意味する。差動増幅器30における出力コモン電圧Voutcmは、PMOSトランジスタMP31及びMP32の閾値電圧をVtp、オーバードライブ電圧をVeffpとすると、以下の式で表される。出力コモン電圧VoutcmがPMOSトランジスタMP31及びMP32の閾値電圧Vtpで制限されており、電源電圧Vddとして低い電圧を用いなければならない場合には、上記式により、出力コモン電圧Voutcmも低い値となる。その結果、差動対をなすNMOSトランジスタMN31及びMN32のドレインソース間電圧Vdsがオーバードライブ電圧Veffを下回り飽和領域から外れ、差動増幅段の速度性能を劣化させる恐れが生じるという問題点があった。このように、差動対をなすNMOSトランジスタMN31及びMN32のオーバードライブ電圧Veffの電源電圧Vddに占める割合が大きくなると、NMOSトランジスタMN31及びMN32の飽和領域動作に課せられるDCバイアス条件は厳しくなる。すなわち、電源電圧Vddが比較的低い状況下で、ダイオード接続されたトランジスタを負荷として用いると、電源電圧Vddに対するPMOSトランジスタMP31及びMP32の閾値電圧Vtpの占める割合も大きくなる。このため、出力コモン電圧Voutcmが低くあるいは高く差動対がPチャネルトランジスタで構成する場合なりすぎて、NMOSトランジスタMN31及びMN32のうち、一方のトランジスタのドレインソース間電圧Vdsがオーバードライブ電圧Veffを下回るようなバイアス条件となってしまう。その結果、NMOSトランジスタMN31及びMN32の飽和領域動作からはずれ、著しい速度性能の劣化を引き起こす可能性が高くなる問題点があった。この発明は上記問題点を解決するためになされたもので、電源電圧が比較的小さい場合においても、性能劣化を起こさず、かつオーバードライブリカバリ可能な差動増幅回路及び当該差動増幅回路を含むA/D変換器を得ることを目的とする。この発明の一実施の形態の差動増幅回路によれば、増幅度合調整部を構成する第1及び第2の負荷用トランジスタを第3及び第4の負荷用トランジスタに対して並列に設ける。そして、出力コモン電圧制御部より、一方及び他方差動トランジスタの制御電極に入力される一方入力信号及び他方入力信号の同相入力時において、差動出力が得られる第1及び第2の出力部の電位が予め設定した基準出力コモン電圧になるように、第3及び第4の負荷用トランジスタの制御電極に制御信号を出力する。この基準出力コモン電圧は、同相入力時に、第1及び第2の負荷用トランジスタがオフ状態になる基準条件を満足するように設定される。この実施の形態によれば、上記基準条件を満足させて基準出力コモン電圧を設定して小振幅信号入力時には第1及び第2の負荷用トランジスタが共にオフする第1の動作により、比較的大きな増幅率の増幅動作を実現することができる。その結果、この実施の形態の差動増幅回路を高速動作させることができる。また、この実施の形態の差動増幅回路は、大振幅信号入力時には第1及び第2の負荷用トランジスタの一方がオンすることによる第2の動作により、クランプ効果を発揮させることにより、差動出力が大きくなりすぎないように抑制している。その結果、この実施の形態の差動増幅回路を高速動作させることができる。<発明の原理>構成図1はこの発明の原理となる差動増幅回路の概略構成を示す説明図である。同図に示すように、差動増幅回路20は一対の差動対トランジスタNMOSトランジスタMN1及びMN2を有する。一方及び他方差動トランジスタであるNMOSトランジスタMN1及びMN2のソース共通端子であるノードN3と接地電位Vss第2の電源との間に差動動作用定電流源である定電流源3が設けられる。定電流源3はノードN3,接地電位Vss間に定電流Issを供給する。また、NMOSトランジスタMN1のドレインであるノードN1第1の出力部と電源Vdd第1の電源との間に増幅度合調整部1及び負荷素子11が互いに並列に介挿され、NMOSトランジスタMN2のドレインであるノードN2第2の出力部と電源Vddとの間に増幅度合調整部2及び負荷素子12が互いに並列に介挿される。すなわち、増幅度合調整部1及び2は負荷素子11及び12に対応して設けられる。増幅度合調整部1及び2は、第1及び第2の負荷部である負荷素子11及び12の両端の電位差端子間電圧が予め設定された閾値電圧より小さい時にオフし両端の間がオープン状態となり、上記端子間電圧が上記閾値電圧より大きい時にオンする。増幅度合調整部1及び2は、オン状態時に上記端子間電圧が広がり過ぎないように、すなわち、差動増幅回路20の増幅度合がオフ状態時により低下するように働く。上記閾値電圧は、差動増幅回路20の出力コモン電圧Voutcmを調整し、入力電圧Vinと基準電圧Vrefとが等しい入力状態以下、入力バランス状態と称する時に必ずオフ状態となるように設定される。差動増幅回路20の出力抵抗Routは、NMOSトランジスタMN1及びMN2のドレインソース間抵抗Rdsが無視できると仮定すると、負荷素子11及び12の端子間抵抗となる。負荷素子11及び12としては両端子間の抵抗成分が所望の出力抵抗を実現可能であれば、パッシブ素子でもアクティブ素子でも構わない。そして、NMOSトランジスタMN1のゲートには入力電圧Vin一方入力信号が付与され、NMOSトランジスタMN2のゲートには基準電圧Vref他方入力信号が付与される。動作このような構成において、差動対をなすNMOSトランジスタMN1及びMN2のゲートに付与される入力電圧Vinと基準電圧Vrefとの入力電位差VinDが増幅され、ノードN1より出力電圧Voutnが得られ、ノードN2より出力電圧Voutpが得られる。出力電圧Voutpと出力電圧Voutnとの電位差である出力電圧Vout=Voutp-Voutnが入力電圧Vinと基準電圧Vrefとの電位差を増幅して得られる出力電位差となる。この際、差動増幅回路20の出力コモン電圧Voutcmは、負荷素子11及び12を流れる電流1/2Issと、出力抵抗Routによって、以下の式で表される。ただし、差動増幅回路20は、増幅度合調整部1及び2のオン,オフにより以下に示す2種類の動作を行う。図2は入力電位差VinDと増幅調整電流IAとの関係を示すグラフである。また、図3は入力電位差VinDと出力電圧Voutとの関係を示すグラフである。なお、増幅調整電流IAとは増幅度合調整部1及び2を流れる電流を意味する。また、前述したように、出力電圧Voutは出力電圧Voutpと出力電圧Voutnとの差分Voutp-Voutnを意味し、入力電位差VinDは入力電圧Vinと基準電圧Vrefとの差分Vin-Vrefを意味する。図2に示すように、入力電位差VinDが閾値電圧VXに達するまでは、増幅度合調整部1及び2はオフするため、増幅度合調整部1及び2に増幅調整電流IAはほとんど流れない。すなわち、差動増幅回路20は入力バランス状態ではオフし、増幅度合調整部1及び2が存在しない場合と等価な動作をする。その結果、図3に示すように、入力電位差VinDが閾値電圧VXに達するまでは、入力電位差VinDに対する出力電圧Voutの関係を示す増幅調整有り変化L1は増幅調整無し変化L2と同様に線形関係となる第1の動作を実行する。上記第1の動作は、増幅度合調整部1及び2が入力バランス状態でオフするように、定電流Iss及び出力抵抗Routを選択することによって、必ず入力バランス状態入力電位差VinD=0Vでは必ず増幅度合調整部1及び2はオープン状態となり増幅調整電流IAは流れず、出力電圧Voutp及び出力電圧Voutnには影響を及ぼさない。一方、図2に示すように、入力電位差VinDが閾値電圧VXを超えると、増幅度合調整部1及び2のうち一方はオンするため、オン状態の増幅度合調整部12に増幅調整電流IAが流れ出す。その結果、増幅度合調整部1及び負荷素子11からなる合成抵抗成分は負荷素子11のみの抵抗成分より低下する現象、及び増幅度合調整部2及び負荷素子12からなる合成抵抗成分は負荷素子12のみの抵抗成分より低下する現象のうち、一方の現象が発生する。したがって、図3に示すように、入力電位差VinDが閾値電圧VXを超えると、入力電位差VinDに対する出力電圧Voutの関係を示す増幅調整有り変化L1は増幅調整無し変化L2よりも増幅率が低下した非線形な関係となる第2の動作を実行する。すなわち、増幅度合調整部1及び2のうち一方がオン状態となることにより、差動増幅回路20の増幅度合は低下する。上記第2の動作は、入力電位差VinDが閾値電圧VXを超える大振幅入力時では、増幅度合調整部1及び2の一方がオンすることになる。以下、増幅度合調整部1がオンしたと仮定して説明する。増幅度合調整部1において増幅調整電流IAが流れ始め、出力電圧Voutnは増幅度合調整部1が存在しない場合と比較して高い電位となる。これは、大振幅入力時に差動増幅段の差動出力である出力電圧Voutに対するクランプ効果となる。なお、正確には入力電位差VinDが閾値電圧VXを上回るとき、電源電圧Vddと出力電圧Voutpとの電位差あるいは電源電圧Vddと出力電圧Voutnとの電位差が所定の出力閾値電圧を上回ることにより、上記第1の動作から上記第2の動作に切り替わる。差動増幅回路20を含むコンパレータを高速動作させるためには、小振幅信号入力時にはその差動出力を大きく増幅し微小な入力電位差を判定する必要がある。差動増幅回路20は、増幅度合調整部1及び2は共にオフすることによる上記第1の動作により、比較的大きな増幅率の増幅動作を実現することができる。一方、大振幅信号入力時には、オーバードライブリカバリのために差動出力が大きくなりすぎないようにすることが望まれる。差動増幅回路20は、増幅度合調整部1及び2の一方がオンすることによる第2の動作により、差動増幅回路20の増幅度合を抑制する上記クランプ効果を発揮させることによりコンパレータの高速動作を可能とする効果を奏する。このように、本願発明は、増幅度合調整部1及び2により、入力電圧Vinと基準電圧Vrefとの電位差である入力電位差VinDが閾値電圧VXを超えたとき、動作状態となり差動増幅回路20の増幅度合を低下させることができるため、電源電圧が比較的小さい場合においても性能劣化を起こさず、かつオーバードライブリカバリ可能な差動増幅回路を得ることができる。図4は、図1で示した差動増幅回路20を利用したA/D変換器の構成例を示す説明図である。図4では、nビットフラッシュ型A/D変換器の構成を示している。同図に示すA/D変換器は基準電圧設定部65、プリアンプ部61、ラッチ部63及びエンコーダ64から構成される。基準電圧設定部65は基準電圧VRT,基準電圧VRB間に直列に接続された複数2n-2個の抵抗ラダーRRより構成される。プリアンプ部61は並列に設けられる複数2n-1個のプリアンプPAより構成される。ラッチ部33は複数のプリアンプPAに対応して設けられる複数2n-1個のラッチ回路LTより構成される。プリアンプPAは、共通に入力されるアナログ入力信号Vinを正入力に受け、基準電圧設定部65よりで生成される基準電圧Vrefを負入力に受ける。図1で示した本願発明の差動増幅回路20はこのプリアンプPAとして用いられる。基準電圧設定部65より得られる基準電圧Vrefは、基準電圧VRT~基準電圧VRB<VRT間に直列に設けられる複数の抵抗ラダーRRの抵抗比によって、複数種類の電圧のうちいずれかとなる。各プリアンプPA差動増幅回路20は、正入力より得られる入力電圧Vinと負入力より得られる基準電圧Vrefとの電位差を増幅して正出力及び負出力より正出力信号及び負出力信号を後段のラッチLTに出力する。プリアンプPAの後段に設けられるラッチLTは、対応するプリアンプPAの出力正出力信号及び負出力信号に基づき0,1を判定し、その判定結果0,1を温度計符号D63として出力する。プリアンプPAとラッチLTとによってコンパレータを構成することになる。このように、2n-1個のプリアンプPAの後段に配置されたラッチLTから出力される判定結果が、2n-1ビットの温度計符号D63として次段に設けられるエンコーダ64に付与される。エンコーダ64は、2n-1ビットの温度計符号D63に基づき、nビットのバイナリ―信号に変換し、バイナリの出力データD64として出力する。このように、本願発明の差動増幅回路をA/D変換器のプリアンプPAに用いることにより、プリアンプPAは小振幅信号入力時には差動出力を大きく増幅し微小な入力電位差を判定し、大振幅信号入力時にはり差動出力が大きくなりすぎず良好なオーバードライブリカバリを発揮する差動増幅動作を行うことができる。その結果、本願発明の差動増幅回路を有するA/D変換器は比較的低い電源電圧で動作させても良好なA/D変換特性を発揮することができる。<実施の形態1>図5はこの発明の実施の形態1である差動増幅回路の構成を示す説明図である。同図に示すように、実施の形態1の差動増幅回路21は差動増幅器DA0、レプリカ回路4及びコンパレータ5から構成される。差動増幅器DA0は一対の差動対トランジスタNMOSトランジスタMN1及びMN2を有する。NMOSトランジスタMN1及びMN2のソース共通端子であるノードN3と接地電位Vssとの間に定電流源3が設けられる。また、NMOSトランジスタMN1のドレインであるノードN1と電源Vddとの間にPMOSトランジスタMP1及びMP3が互いに並列に介挿され、NMOSトランジスタMN2のドレインであるノードN2と電源Vddとの間にPMOSトランジスタMP2及びMP4が互いに並列に介挿される。このように、PMOSトランジスタMP1~MP4が第1~第4の負荷用トランジスタとして電源電圧Vdd,ノードN1あるいはノードN2間に設けられる。PMOSトランジスタMP1はゲート,ドレイン共通にダイオード接続され、ソースに電源電圧Vddを受け、ドレインがノードN1に接続される。PMOSトランジスタMP3はソースに電源電圧Vddを受け、ドレインがノードN1に接続される。PMOSトランジスタMP2はゲート,ドレイン共通にダイオード接続され、ソースに電源電圧Vddを受け、ドレインがノードN2に接続される。PMOSトランジスタMP4はソースに電源電圧Vddを受け、ドレインがノードN2に接続される。PMOSトランジスタMP3及びMP4のゲートにはコンパレータ5の出力信号S5がバイアス電圧として付与される。PMOSトランジスタMP3及びMP4は図1の負荷素子11及び12として機能し、PMOSトランジスタMP1及びMP2は図1の増幅度合調整部1及び2として機能する。レプリカ回路4はPMOSトランジスタMP1r、PMOSトランジスタMP3r、NMOSトランジスタMN1r及び定電流源3rから構成される。第1及び第2のレプリカ負荷用トランジスタであるPMOSトランジスタMP1r及びMP3rはPMOSトランジスタMP1及びMP3と等価なサイズトランジスタサイズ等、特性がすべて同一で形成される。同様にして、レプリカ差動トランジスタであるNMOSトランジスタMN1rはNMOSトランジスタMN1と等価なサイズで形成される。また、レプリカ動作用定電流源である定電流源3rは定電流源3の定電流Issの半分の1/2Issの定電流を供給する。コンパレータ5の正入力に接続されるノードN12と電源電圧Vddとの間にPMOSトランジスタMP1r及びMP3rが並列に設けられる。PMOSトランジスタMP1rはゲート,ドレイン共通にダイオード接続され、ソースに電源電圧Vddを受け、ドレインがノードN12に接続される。PMOSトランジスタMP3rはソースに電源電圧Vddを受け、ドレインがノードN1に接続され、ゲートにコンパレータ5からの出力信号S5を受ける。一方、ノードN12,接地電位Vss間にNMOSトランジスタMN1r及び定電流源3rが直列に設けられる。NMOSトランジスタMN1rのドレインはノードN12に接続され、ゲートに基準電圧Vrefを受ける。そして、NMOSトランジスタMN1rと接地電位Vssとの間に定電流源3rが設けられる。コンパレータ5は正入力がノードN12に接続され、負入力に基準出力コモン電圧Voutcmidealを受ける。そして、コンパレータ5の出力信号S5がPMOSトランジスタMP3及びMP4のゲートと共にPMOSトランジスタMP3rのゲートに付与される。レプリカ回路4及びコンパレータ5によりノードN12の電位V12が基準出力コモン電圧Voutcmidealに一致するように、出力信号S5がPMOSトランジスタMP3rのゲートに付与される。このように、レプリカ回路4及びコンパレータ5では、レプリカ回路4の出力コモン電圧である電位V12を検出し、電位V12が基準出力コモン電圧Voutcmidealと一致するように、組まれたフィードバックループによってバイアス電圧となる出力信号S5が調節される。したがって、PMOSトランジスタMP3及びMP4のゲートに付与されるコンパレータ5からの出力信号S5によって、差動増幅器DA0の同相入力時における出力コモン電圧Voutcmは基準出力コモン電圧Voutcmidealになるように制御される。すなわち、入力電位差VinD=0のバランス状態時同相入力時の差動増幅回路21の出力電圧Voutp及び出力電圧Voutnは共に基準出力コモン電圧Voutcmidealに設定される。その際、電源電圧Vddと出力コモン電圧Voutcmとの電位差がダイオード接続されたPMOSトランジスタMP1及びMP2の閾値電圧Vthよりも低い値となるように、基準出力コモン電圧Voutcmidealを設定する。すなわち、{Vdd-Voutcmideal<Vth}という基準条件を満足するように、基準出力コモン電圧Voutcmidealの値が設定される。このような構成において、上記基準条件を満足させて基準出力コモン電圧Voutcmidealを設定することにより、ダイオード接続されたPMOSトランジスタMP1及びMP2は、入力バランス状態では必ずオフ状態となり、PMOSトランジスタMP1及びMP2には電流は流れない。このため、入力バランス状態を含む小振幅信号入力時にはPMOSトランジスタMP1及びMP2はほとんど出力電位に影響せず、差動増幅器DA0の出力コモン電圧Voutcmはゲートに出力信号S5が付与されたPMOSトランジスタMP3及びMP4のオン抵抗のみで決定され、その出力コモン電圧Voutcmは基準出力コモン電圧Voutcmidealとほぼ同じ値となる。このように、レプリカ回路4及びコンパレータ5はPMOSトランジスタMP3及びMP4に対する出力コモン電圧制御部として機能する。上記基準条件を一般化した場合を想定し、PMOSトランジスタMP1,MP2に相当するP型あるいはN型のトランジスタの閾値電圧をVTとし、電源電圧Vddに相当する電圧をVC通常、電源電圧Vddあるいは接地電位Vssとする。この場合、基準出力コモン電圧Voutcmidealは、入力電位差VinD=0のバランス状態時に、{|VC-Voutcmideal|<VT}が基準条件となる。この基準条件を満足させることにより、入力電位差VinDが0のバランス状態時には、上記P型あるいはN型のトランジスタをオフさせることができる。負荷として受動素子を用いる場合には、温度、電源電圧等の条件が変化することに応じて、出力コモン電圧Voutcmが変動してしまう。しかし、実施の形態1では、差動増幅器DA0の一部と等価に構成されるレプリカ回路4のノードN12より得られる基準出力電圧と基準出力コモン電圧Voutcmidealとの比較結果に基づくコンパレータ5の出力信号S5による制御を行うことにより、上述した条件が変化しても、出力コモン電圧Voutcmを理想の値に保つことが可能となる。さらに、小振幅信号入力時には、ダイオード接続トランジスタであるPMOSトランジスタMP1及びMP2はオフ状態となっているため、PMOSトランジスタMP1及びMP2のチャネル領域に反転層が形成されず出力ノードの寄生容量PMOSトランジスタMP1及びMP2のゲート,ソース間容量も従来回路と比較して小さくなり、高速化が期待できる。小振幅信号入力時には、差動増幅器DA0の出力抵抗Routは、NMOSトランジスタMN1及びMN2のドレインソース間抵抗Rdsが無視できると仮定すると、PMOSトランジスタMP3及びMP4のドレインソース間抵抗Rdsとなる。一方、大振幅信号入力時には出力ノードであるノードN1及びノードN2のうち、一方のノードにおいて、{Vdd-VoutpVoutn>Vth}というオン条件が成立することになる。その結果、PMOSトランジスタMP1及びMP2のうち、上記オン条件を満足したトランジスタがオン状態となる。ノードN1及びノードN2のうち、オン状態のトランジスタ側のノードでは、当該トランジスタがオン状態となることによりクランプ効果が発揮される結果、ノードにおける電位の下がりが、ダイオード接続トランジスタMP1,MP2を有しない構成と比較して抑えられる。このように、PMOSトランジスタMP1あるいはMP2がオンすることによるクランプ効果によって、差動増幅器DA0の増幅度合が抑えられ、オーバードライブリカバリの高速化が期待できる効果を奏する。実施の形態1の差動増幅回路21は、上記基準条件を満足させて基準出力コモン電圧Voutcmidealを設定して小振幅信号入力時にはPMOSトランジスタMP1及びMP2が共にオフする第1の動作により、比較的大きな増幅率の増幅動作を実現することができる。その結果、差動増幅回路21において、差動増幅段を構成するNMOSトランジスタMN1及びMN2が線形領域に陥ることを極力回避し、差動増幅段の速度性能劣化を防ぐことができるため、差動増幅回路21を含むコンパレータを高速動作させることができる。また、実施の形態1の差動増幅回路21は、大振幅信号入力時にはPMOSトランジスタMP1及びMP2の一方がオンすることによる第2の動作により、上記クランプ効果を発揮させることにより、差動出力が大きくなりすぎないように抑制している。その結果、差動増幅回路21を高速動作させることができる。<実施の形態2>図6はこの発明の実施の形態2となる差動増幅回路の構成を示す説明図である。同図に示すように、差動増幅回路22はn個n≧2の差動増幅段DA1~DAn、レプリカ回路6及びコンパレータ7から構成される。差動増幅段DA1~DAnはそれぞれ図5で示した実施の形態1の差動増幅器DA0と等価の構成を呈している。ただし、差動増幅段DA1~DAnそれぞれに入力される基準電圧Vrefはラダー抵抗等で生成された基準電圧であり、最小基準電圧VRBと最大基準電圧VRTとの間で、差動増幅段DA1~DAnにかけて段階的に大きく小さくなるようにそれぞれ異なる値に設定される。例えば、図4で示したA/D変換器において、プリアンプPAとして差動増幅回路22が用いられる場合、複数のプリアンプPA差動増幅回路22は、基準電圧設定部65によって最大基準電圧VRT~最小基準電圧VRB間において段階的に異なる値に設定される複数の基準電圧に対応して並列に設けられる。このように、n個の差動増幅段DA1~DAnは、異なる参照電圧を受けるフラッシュ型A/D変換器の比較器プリアンプラッチのプリアンプとして用いられるケースが考えられる。なお、差動増幅段DA1~DAnそれぞれの構成及び動作は実施の形態1の差動増幅器DA0と同様であるため説明は省略する。レプリカ回路6は実施の形態1のレプリカ回路4と同様、PMOSトランジスタMP1r、PMOSトランジスタMP3r、NMOSトランジスタMN1r及び定電流源3rから構成される。その構成及び動作は実施の形態1のレプリカ回路4と同様であるため、説明を省略する。ただし、NMOSトランジスタMN1rのゲートには基準電圧Vrefmが付与される。基準電圧Vrefmは最大基準電圧VRTと最小基準電圧VRBとの間の所定の中間電圧に設定される。コンパレータ7は正入力がノードN12に接続され、負入力にレプリカ回路6より基準出力コモン電圧Voutcmidealを受ける。そして、コンパレータ7の出力信号S7が差動増幅段DA1~DAnそれぞれのPMOSトランジスタMP3及びMP4のゲートと共にPMOSトランジスタMP3rのゲートに共通に付与される。レプリカ回路6及びコンパレータ7によりノードN12の電位V12が基準出力コモン電圧Voutcmidealに一致するように、出力信号S7がPMOSトランジスタMP3rのゲートに付与される。したがって、差動増幅段DA1~DAnそれぞれのPMOSトランジスタMP3及びMP4のゲートに付与される出力信号S7によって、差動増幅段DA1~DAnそれぞれの出力コモン電圧Voutcmは基準出力コモン電圧Voutcmidealになるように制御される。このように、レプリカ回路6及びコンパレータ7では、レプリカ回路6の出力コモン電圧である電位V12を検出し、電位V12が基準出力コモン電圧Voutcmidealと一致するように、組まれたフィードバックループによってバイアス電圧となる出力信号S7が調節される。その際、差動増幅段DA1~DAnそれぞれにおけるダイオード接続されたPMOSトランジスタMP1及びMP2の閾値電圧Vthよりも、電源電圧Vddと出力コモン電圧Voutcmとの電位差低い値となるように、基準出力コモン電圧Voutcmidealを設定する。すなわち、{Vdd-Voutcmideal<Vth}という基準条件を満足するように、基準出力コモン電圧Voutcmidealの値が設定される。このような構成において、上記基準条件を満足させて基準出力コモン電圧Voutcmidealを設定することにより、差動増幅段DA1~DAnそれぞれにおいてダイオード接続されたPMOSトランジスタMP1及びMP2は、入力バランス状態では必ずオフ状態となり、PMOSトランジスタMP1及びMP2には電流は流れない。このため、入力バランス状態を含む小振幅信号入力時には差動増幅段DA1~DAnそれぞれのPMOSトランジスタMP1及びMP2はほとんど出力電位に影響しない。したがって、差動増幅段DA1~DAnそれぞれの出力コモン電圧Voutcmはゲートに出力信号S7が付与されたPMOSトランジスタMP3及びMP4のオン抵抗のみで決定され、その出力コモン電圧Voutcmは基準出力コモン電圧Voutcmidealとほぼ同じ値となる。このように、差動増幅段DA1~DAnそれぞれと等価なレプリカ回路6とコンパレータ7とにより得られる出力信号S7に基づく制御を行うことにより、諸々の条件が変化しても、出力コモン電圧Voutcmを理想の値に保つことが可能となる。小振幅信号入力時には、差動増幅段DA1~DAnの出力抵抗Routは、NMOSトランジスタMN1及びMN2のドレインソース間抵抗Rdsが無視できると仮定すると、PMOSトランジスタMP3及びMP4のドレインソース間抵抗Rdsとなる。出力抵抗Routが低い値となるように、差動増幅段DA1~DAnそれぞれのトランジスタサイズW/Lを大きくしたり、トランスコンダクタンスを大きくしたりする方が望ましい。一方、大振幅信号入力時には、実施の形態1の差動増幅器DA0の場合と同様、差動増幅段DA1~DAnそれぞれのPMOSトランジスタMP1あるいはMP2がオンすることによるクランプ効果によって、差動増幅段DA1~DAnを有するコンパレータのオーバードライブリカバリの高速化が期待できる効果を奏する。実施の形態2の差動増幅回路22は、小振幅信号入力時には差動増幅段DA1~DAnそれぞれにおいてPMOSトランジスタMP1及びMP2は共にオフすることによる第1の動作により、比較的大きな増幅率の増幅動作を実現することができる。その結果、差動増幅回路22を含むコンパレータを高速動作させることができる。また、実施の形態2の差動増幅回路22は、大振幅信号入力時には差動増幅段DA1~DAnそれぞれのPMOSトランジスタMP1及びMP2の一方がオンすることによる第2の動作により、上記クランプ効果を発揮させることにより、差動出力が大きくなりすぎないように抑制している。その結果、差動増幅回路22を含むコンパレータの高速動作させることができる。また、実施の形態2の差動増幅回路22は実施の形態1の差動増幅回路21と比較して以下の優位性を有している。差動増幅回路21の場合、一つの差動増幅器DA0に対して一つのレプリカ回路4及びコンパレータ5を設ける構成である。一方、実施の形態2の差動増幅回路22は、n個の差動増幅段DA1~DAnに対して一つのレプリカ回路6及びコンパレータ7を設ける構成である。したがって、n個の差動増幅器差動増幅段を設ける場合、実施の形態2の差動増幅回路22は実施の形態1の差動増幅回路21に比べ、n-1個分のコンパレータ5及びレプリカ回路6の回路規模の縮小を図ることができる効果を奏する。なお、実施の形態2では、差動増幅段DA1~DAnに対して代表的なレプリカ回路6基準電圧Vrefmが入力されるレプリカ回路に基づきコンパレータ7より出力信号S7を共通バイアス電圧として用いている。このため、差動増幅段DA1~DAn間での出力コモン電圧Voutcmの変動が懸念される。そこで、そのような変動幅を極力抑えるために、上述したように、可能な限り出力抵抗Routが小さくなるようにトランジスタサイズ等を設定している。<実施の形態3>図7はこの発明の実施の形態3である差動増幅回路の構成を示す説明図である。同図に示すように、差動増幅回路23はn個n≧2の4入力構成の差動増幅段WDA1~WDAn、レプリカ回路6及びコンパレータ7から構成される。同図に示すように、差動増幅段WDA1~WDAnはそれぞれ二対の差動対トランジスタNMOSトランジスタMN11及びMN12の組とNMOSトランジスタMN13及びMN14の組を有する。NMOSトランジスタMN11及びMN12第1の一方及び他方差動トランジスタのソースの共通端子であるノードN13と接地電位Vssとの間に定電流源13が設けられる。定電流源13は定電流Issを供給する。また、NMOSトランジスタMN11のドレインであるノードN1と電源Vddとの間に、実施の形態1の差動増幅器DA0実施の形態2の差動増幅段DA1~DAnと同様、PMOSトランジスタMP1及びMP3が並列に設けられる。NMOSトランジスタMN12のドレインであるノードN2と電源Vddとの間に、実施の形態1の差動増幅器DA0と同様、PMOSトランジスタMP2及びMP4が並列に設けられる。NMOSトランジスタMN11のゲート第1正入力には入力電圧Vinp第1一方入力信号が付与され、NMOSトランジスタMN12のゲート電極第1負入力には基準電圧Vrefp第1他方入力信号が付与される。NMOSトランジスタMN13及びMN14第2の一方及び他方差動トランジスタのソースの共通端子であるノードN14と接地電位Vssとの間に定電流源14が設けられる。定電流源14は定電流Issを供給する。また、NMOSトランジスタMN13のドレインはノードN1に接続され、NMOSトランジスタMN14のドレインはノードN2に接続される。NMOSトランジスタMN13のゲート第2正入力には基準電圧Vrefn第2一方入力信号が付与され、NMOSトランジスタMN14のゲート第2負入力には入力電圧Vinn第2他方入力信号が付与される。なお、入力電圧Vinpと入力電圧Vinnとは以下の式~式の関係を有する。式における入力電圧Vinp,入力電圧Vinnは入力電圧Vinp及び入力電圧Vinnの経時変化を意味する。このような構成において、差動対をなすNMOSトランジスタMN11及びMN12のゲートに付与される入力電圧Vinpと基準電圧Vrefpとの電位差と、差動対をなすNMOSトランジスタMN13及びMN14のゲートに付与される基準電圧Vrefnと入力電圧Vinnとの電位差とが増幅される。その結果、差動増幅段WDA1~WDAnそれぞれのノードN1より負の出力電圧Voutnが得られ、ノードN2より正の出力電圧Voutpが得られる。なお、差動増幅段WDA1~WDAnそれぞれに入力される基準電圧Vrefは、実施の形態2の差動増幅段DA1~DAnの場合と同様、差動増幅段WDA1~WDAnにかけて段階的に大きく小さくなるようにそれぞれ異なる値に設定される。すなわち、差動増幅段WDA1~WDAnは例えば異なる参照電圧を受けるフラッシュ型A/D変換器の比較器のプリアンプとして用いられる。レプリカ回路6及びコンパレータ7の構成及び動作は図6で示した実施の形態2と同様である。ただし、定電流源3rは差動増幅段WDA1~WDAnに適合させるべく定電流Issを供給している。したがって、差動増幅段WDA1~WDAnそれぞれのPMOSトランジスタMP3及びMP4のゲートに付与される出力信号S7によって、差動増幅段WDA1~WDAnそれぞれの出力コモン電圧Voutcmは基準出力コモン電圧Voutcmidealになるように制御される。このように、レプリカ回路6及びコンパレータ7では、レプリカ回路6の出力コモン電圧である電位V12を検出し、電位V12が基準出力コモン電圧Voutcmidealと一致するように、組まれたフィードバックループによってバイアス電圧となる出力信号S7が調節される。その際、電源電圧Vddと出力コモン電圧Voutcmとの電位差がダイオード接続された差動増幅段WDA1~WDAnそれぞれのPMOSトランジスタMP1及びMP2の閾値電圧Vthよりも低い値となるように、基準出力コモン電圧Voutcmidealを設定する。すなわち、{Vdd-Voutcmideal<Vth}という基準条件を満足するように、基準出力コモン電圧Voutcmidealの値が設定される。このような構成において、上記基準条件を満足させて基準出力コモン電圧Voutcmidealを設定することにより、差動増幅段WDA1~WDAnそれぞれにおいてダイオード接続されたPMOSトランジスタMP1及びMP2は、入力バランス状態ではオフ状態となり、PMOSトランジスタMP1及びMP2には電流は流れない。このため、小振幅信号入力時には差動増幅段WDA1~WDAnそれぞれのPMOSトランジスタMP1及びMP2はほとんど出力電位に影響せず、差動増幅段WDA1~WDAnそれぞれの出力コモン電圧Voutcmはゲートに出力信号S7が付与されたPMOSトランジスタMP3及びMP4のオン抵抗のみで決定され、その出力コモン電圧Voutcmは基準出力コモン電圧Voutcmidealとほぼ同じ値となる。このように、実施の形態3の差動増幅回路23は、差動増幅段WDA1~WDAnそれぞれと等価なレプリカ回路6及びコンパレータ7より得られる出力信号S7に基づく制御を行うことにより、諸々の条件が変化しても、出力コモン電圧Voutcmを理想の値に保つことが可能となる。小振幅信号入力時には、差動増幅段WDA1~WDAnの出力抵抗Routは、NMOSトランジスタMN1及びMN2のドレインソース間抵抗Rdsが無視できると仮定すると、PMOSトランジスタMP3及びMP4のドレインソース間抵抗Rdsとなる。出力抵抗Routが低い値となるように、差動増幅段WDA1~WDAnそれぞれのトランジスタサイズW/Lを大きくしたり、トランスコンダクタンスを大きくしたりする方が望ましい。一方、大振幅信号入力時には、実施の形態2の差動増幅段DA1~DAnと同様、差動増幅段WDA1~WDAnそれぞれのPMOSトランジスタMP1あるいはMP2によるクランプ効果によって、差動増幅段WDA1~WDAnを有するコンパレータのオーバードライブリカバリの高速化が期待できる効果を奏する。実施の形態3の差動増幅回路23は、小振幅信号入力時には差動増幅段WDA1~WDAnそれぞれにおいてPMOSトランジスタMP1及びMP2は共にオフすることによる第1の動作により、比較的大きな増幅率の増幅動作を実現することができる。その結果、差動増幅回路23を高速動作させることができる。また、実施の形態3の差動増幅回路23は、大振幅信号入力時には差動増幅段WDA1~WDAnそれぞれのPMOSトランジスタMP1及びMP2の一方がオンすることによる第2の動作により、上記クランプ効果を発揮させることにより、差動出力が大きくなりすぎないように抑制している。その結果、差動増幅回路23を含むコンパレータの高速動作させることができる。また、実施の形態3の差動増幅回路23は実施の形態2の差動増幅回路22と同様、n個の差動増幅器差動増幅段を設ける場合、実施の形態3の差動増幅回路23は実施の形態1の差動増幅回路21に比べ、n-1個分のコンパレータ5及びレプリカ回路6の回路規模の縮小を図ることができる効果を奏する。さらに、実施の形態3の差動増幅回路23は、4入力の差動増幅段WDA1~WDAnを用いているため、2入力の差動増幅段DA1~DAnを用いた差動増幅回路22に比べ、入力振幅を2倍に拡げることができるため、DCバイアス設計が困難となる低電圧動作時においても精度良く増幅動作を行う効果を奏する。なお、実施の形態3の差動増幅回路23は、実施の形態2の差動増幅回路22の2入力差動増幅段DA1~DAnに置き換えて4入力の差動増幅段WDA1~WDAnを設けた構成をしましたが、同様にして、実施の形態1の差動増幅回路21の2入力の差動増幅器DA0に置き換えて4入力の差動増幅器を設ける構成も勿論考えられる。<実施の形態4>図8はこの発明の実施の形態4である差動増幅回路の構成を示す説明図である。同図に示すように、差動増幅回路24はn個n≧2の4入力構成の差動増幅段WDA1~WDAn、レプリカ回路6及びコンパレータ7から構成される。同図に示すように、実施の形態4の差動増幅回路24は、差動増幅段WDA1~WDAnはそれぞれにおいて、ノードN1,ノードN2間にスイッチ8を設けたことを特徴としている。スイッチ8は、図示しないクロック信号で制御され、差動増幅段WDA1~WDAnそれぞれの増幅期間の初期一定期間はスイッチ8がオン状態となりノードN1,ノードN2間を短絡し、残りの期間はスイッチ8がオフ状態となり、ノードN1,ノードN2間を電気的に独立した状態にする。なお、他の構成は図7で示した実施の形態3と同様であるため、説明を省略する。実施の形態4の差動増幅回路24は、実施の形態3の差動増幅回路23と同様の効果を奏するとともに、さらに、以下の効果を奏する。実施の形態4の差動増幅回路24は、差動増幅段WDA1~WDAnそれぞれの増幅期間の初期一定期間はスイッチ8によって出力ノードであるノードN1,N2間を短絡することができる。したがって、大振幅信号入力時に出力が大きく開いた状態出力電圧Voutが大きくなった状態からのリカバリーを加速させることになり、オーバードライブリカバリの高速化を図ることができるという効果を奏する。なお、スイッチ8は実施の形態1の差動増幅器DA0、実施の形態2の2入力の差動増幅段DA1~DAnのノードN1,ノードN2間に設けることができ、この場合においても、同様にオーバードライブリカバリの高速化を図ることができるという効果を奏する。<実施の形態5>図9はこの発明の実施の形態5である差動増幅回路の構成を示す説明図である。同図に示すように、差動増幅回路25はn個n≧2の4入力構成の差動増幅段WDA1~WDAn、レプリカ回路6、コンパレータ7、アベレージング終端回路15,16、並びにアベレージング抵抗RAp及び抵抗RAnから構成される。同図に示すように、アベレージング終端回路15,16間において、直列に接続された複数のアベレージング抵抗RAp及び複数のアベレージング抵抗RAnが設けられる。複数のアベレージング抵抗RApは、差動増幅段WDA1~WDAnのうち隣接する差動増幅段WDAk,WDAk1k=1~n-1のいずれかの正出力であるノードN2,N2間に一つの割合で設けられる。同様にして、複数のアベレージング抵抗RAnは、差動増幅段WDA1~WDAnのうち隣接する差動増幅段WDAk,WDAk1の負出力であるノードN1,N1間に一つの割合で設けられる。図4で示したA/D変換器を例に挙げれば、プリアンプ部61のプリアンプPAを差動増幅回路25で構成した場合、隣接するプリアンプPAの正出力間にアベレージング抵抗RApが設けられ、隣接するプリアンプPAの負出力間にアベレージング抵抗RAnが設けられることになる。なお、他の構成は図8で示した実施の形態4と同様であるため、説明を省略する。実施の形態5の差動増幅回路25は、実施の形態4の差動増幅回路24と同様の効果を奏するともに、さらに、以下の効果を奏する。実施の形態5の差動増幅回路25は、アベレージング終端回路15,16間に複数のアベレージング抵抗RAp及びアベレージング抵抗RAnが設けられことによるアベレージングが採用されている。このため、デバイスミスマッチに起因するオフセット電流を平均化し、実施の形態4の差動増幅回路24と比較してランダムオフセットの影響を緩和することができる効果を奏する。なお、アベレージングの詳細については、例えば、HPanandAAAbidiSpatialFilteringinFlashADConvertersIEEETransCircuitsandSystemIIAnlogandDigitalSignalProcessingpp424463Aug2003等に開示されている。また、実施の形態5では図9で示した実施の形態4の構成にアベレージング抵抗RAp,RAn及びアベレージング終端回路15,16を設けた構成を示したが、同様にして図8で示した実施の形態3の構成にも設けることができることは勿論である。また、図7で示した実施の形態2の複数の差動増幅段DA1~DAnのうち隣接する差動増幅段の正出力間及び負出力間にも設けることも勿論可能である。<実施の形態6>図10はこの発明の実施の形態6である差動増幅回路の構成を示す説明図である。同図に示すように、差動増幅回路26はn個n≧2の4入力構成の差動増幅段WDA1~WDAn、レプリカ回路6、コンパレータ7、アベレージング終端回路15,16、アベレージング抵抗RAp及び抵抗RAn、並びに基準出力コモン電圧生成回路51から構成される。同図に示すように、基準出力コモン電圧生成回路51は電源電圧Vdd,接地電位Vss間に直列に設けられた負荷素子17及び定電流源18より構成される。負荷素子17の一端は電源電圧Vddを受け、他端と接地電位Vssとの間に定電流源18が設けられる。そして、負荷素子17,定電流源18間のノードN51より得られる電圧を基準出力コモン電圧Voutcmidealとして生成している。なお、他の構成は図9で示した実施の形態5と同様であるため、説明を省略する。実施の形態6の差動増幅回路26は、実施の形態5の差動増幅回路25と同様の効果を奏するとおおに、さらに、以下の効果を奏する。基準出力コモン電圧Voutcmidealは、温度、電源電圧Vdd、プロセスばらつきが発生しても、電位差Vdd-Voutcmidealが一定となることが理想とされる。差動増幅回路26の基準出力コモン電圧生成回路51では、上記電位差Vdd-Voutcmidealは、負荷素子17の抵抗値と、定電流源18の定電流値とにより決定されるため、電源電圧Vdd変動しても電位差Vdd-Voutcmidealを一定に保つことができる効果を奏する。なお、実施の形態6の基準出力コモン電圧生成回路51は、図9で示した実施の形態5の構成上で実現したが、同様にして、実施の形態1~実施の形態4の出力コモン電圧Voutcmの生成用に用いることは勿論可能である。<実施の形態7>図11はこの発明の実施の形態7である差動増幅回路の構成を示す説明図である。同図に示すように、差動増幅回路27はn個n≧2の4入力構成の差動増幅段WDA1~WDAn、レプリカ回路6、コンパレータ7、アベレージング終端回路15,16、アベレージング抵抗RAp及び抵抗RAn、並びに基準出力コモン電圧生成回路52から構成される。同図に示すように、基準出力コモン電圧生成回路52は電源電圧Vdd,接地電位Vss間に直列抵抗群19が設けられる。直列抵抗群19は、直列に接続された複数の抵抗Rcmより構成され、複数の抵抗Rcmのうち所定の抵抗Rcm,Rcm間のノードN52より得られる電圧を基準出力コモン電圧Voutcmidealとして生成している。なお、他の構成は図9で示した実施の形態5と同様であるため、説明を省略する。実施の形態7の差動増幅回路27は、実施の形態5の差動増幅回路25と同様の効果を奏するとともに、さらに、以下の効果を奏する。基準出力コモン電圧Voutcmidealは、温度、電源電圧Vdd、プロセスばらつきが発生しても、電位差Vdd-Voutcmidealが一定となることが理想とされる。差動増幅回路27の基準出力コモン電圧生成回路52では、電源電圧Vddの抵抗Rcmによる抵抗分圧で基準出力コモン電圧Voutcmidealを生成しているため、電源電圧Vddが変動すると、電位差Vdd-Voutcmidealも変動してしまう。しかし、プロセス変動や、温度特性により各抵抗Rcmの抵抗値が変動しても、抵抗分圧で生成される基準出力コモン電圧Voutcmidealの値は変動しない。すなわち、実施の形態7の差動増幅回路27は、基準出力コモン電圧生成回路52内の各抵抗Rcmが変動しても電位差Vdd-Voutcmidealを一定に保つことができる効果を奏する。この効果は、抵抗Rcmの抵抗値の変動による電位差Vdd-Voutcmidealの変動量が電源電圧Vddの変動による上記変動量を上回る場合に有効である。なお、実施の形態7の基準出力コモン電圧生成回路52は、図9で示した実施の形態5の構成上で実現したが、同様にして、実施の形態1~実施の形態4の出力コモン電圧Voutcmの生成用に用いることは勿論可能である。<実施の形態8>図12はこの発明の実施の形態8である差動増幅回路の構成を示す説明図である。同図に示すように、差動増幅回路28はn個n≧2の4入力構成の差動増幅段WDA1~WDAn、レプリカ回路9及びコンパレータ7から構成される。同図に示すように、実施の形態8の差動増幅回路28は、差動増幅段WDA1~WDAnはそれぞれにおいて、電源電圧Vdd,ノードN1間において、PMOSトランジスタMP1及びMP3と並列に定電流源41を設け、電源電圧Vdd,ノードN2間において、PMOSトランジスタMP1及びMP4と並列に定電流源42を設けている。定電流源41は差動対をなるNMOSトランジスタMN11及びMN12を流れる電流量の一部をバイパスする働きを有する。同様にして、定電流源42は差動対をなるNMOSトランジスタMN13及びMN14を流れる電流量の一部をバイパスする働きを有する。なお、他の構成は、図8で示した実施の形態4と同様であるため、説明を省略する。一方、レプリカ回路9は、電源電圧Vdd,ノードN12間において、PMOSトランジスタMP1r及びMP3rと並列に定電流源43を設けている。定電流源43はNMOSトランジスタMN1rを流れる電流をバイパスする働きを有する。他の構成は図8で示した実施の形態4のレプリカ回路6と同様であるため説明を省略する。実施の形態8の差動増幅回路28は、実施の形態3の差動増幅回路23と同様の効果を奏するとともに、さらに、以下の効果を奏する。実施の形態8の差動増幅回路28は、追加された定電流源41,42によって、差動増幅段WDA1~WDAnそれぞれの差動対に流れる電流の一部をバイパスすることにより、負荷となるゲートにバイアスされたPMOSトランジスタMP3及びMP4を流れる電流を調節することができる。すなわち、定電流源41,42の追加によって、差動増幅段の出力抵抗、出力コモン電圧Voutcmとは、独立して差動対を流れる電流を設定することができる。また、レプリカ回路9においても、定電流源41,42と等価な定電流源43を設けることにより、定電流源41,42を有する差動増幅段WDA1~WDAnそれぞれとの等価性を維持することができる。なお、実施の形態8では、図9で示した実施の形態5の差動増幅回路25に定電流源41~43を設けた構成を示したが同様にして、実施の形態1~実施の形態4の差動増幅回路21~24,実施の形態6及び実施の形態7の差動増幅回路26及び差動増幅回路27に定電流源41~43を設けることができるのは勿論である。"