"第1及び第2のトランジスタで構成される差動回路部と、前記第1及び第2のトランジスタからそれぞれ分岐して接続される第3及び第4のトランジスタを有し、前記第3又は第4のトランジスタの一方がオンするとき当該オンしたトランジスタに接続している側の前記第1又は第2のトランジスタが流す電流の一部を吸引するセレクタ回路部と、前記セレクタ回路部の前記第3及び第4のトランジスタに対してそれぞれ並列に接続され、前記差動回路部の出力に応じて前記第3又は第4のトランジスタの何れか一方をオンさせるときに他方をオフさせる2つの増幅回路と、を有することを特徴とするコンパレータ。前記2つの増幅回路は、前記差動回路部の差動出力を前記セレクタ回路部の前記第3及び第4のトランジスタをそれぞれ駆動可能な電圧レベルに変換する2つの差増増幅回路として構成されていることを特徴とする請求項1に記載のコンパレータ。近年、スイッチング電圧の低電圧化や高速化に対応するため、微小なヒステリシス電圧で動作する高精度のコンパレータが望まれている。一般にヒステリシス電圧を微小に設定すると、セレクタ回路のゲート容量による微小電流が無視できなくなり、ヒステリシス電圧が安定しない。ヒステリシス電圧が安定していなければ、スイッチ動作のタイミングにずれが生じたり、出力にチャタリングが発生したりする場合がある。そこで本発明の目的は、安定したヒステリシス特性を有するコンパレータを提供することにある。[1]本発明は、上記目的を達成するため、第1及び第2のトランジスタで構成される差動回路部と、前記第1及び第2のトランジスタからそれぞれ分岐して接続される第3及び第4のトランジスタを有し、前記第3又は第4のトランジスタの一方がオンするとき当該オンしたトランジスタに接続している側の前記第1又は第2のトランジスタが流す電流の一部を吸引するセレクタ回路部と、前記セレクタ回路部の前記第3及び第4のトランジスタに対してそれぞれ並列に接続され、前記差動回路部の出力に応じて前記第3又は第4のトランジスタの何れか一方をオンさせるときに他方をオフさせる2つの増幅回路と、を有することを特徴とするコンパレータを提供する。[2]また、前記2つの増幅回路は、前記差動回路部の差動出力を前記セレクタ回路部の前記第3及び第4のトランジスタをそれぞれ駆動可能な電圧レベルに変換する2つの差増増幅回路として構成されていることを特徴とする上記[1]に記載のコンパレータであってもよい。本発明のコンパレータによれば、微小なヒステリシス電圧を安定して維持することができる。[コンパレータの回路構成]図1は、本発明の実施の形態によるコンパレータ1のブロック図である。図2は、図1のブロック図に対応してコンパレータ1のより具体的な実施例を示す電気回路図である。図1に示されるように、コンパレータ1は、一対の差動入力トランジスタT1,T2を有してなる差動回路部10と、差動回路部10にヒステリシスを付加するためのセレクタ回路部20と、差動回路部10の出力を電圧変換してセレクタ回路部20を駆動するレベル変換増幅部30と、出力バッファ回路40とを備えている。コンパレータ1の差動回路部10には、非反転入力端子11を介してプラス側の入力電圧Vpが印加され、反転入力端子12を介してマイナス側の入力電圧Vnが印加される。そして、これら入力電圧Vp,Vnを比較した差Vp-Vnに基づく信号出力電圧Voが出力端子41から出力される。差動回路部10は、一対の差動入力トランジスタT1,T2と、定電流源13と、負荷14、15を備えている。差動回路部10に備えられる差動入力トランジスタT1,T2は、互いに同一の特性を有する例えばpMOSトランジスタにより構成される。差動入力トランジスタT1,T2の各ソースには、電流供給型の定電流源13が接続される。また、差動入力トランジスタT1,T2の各ドレインには、負荷14,15が接続される。負荷14,15は、図2に示されるように例えばnMOSトランジスタT5,T6のゲートとドレインが短絡し、後述するレベル変換増幅部30とカレントミラーの関係を有するアクティブ負荷としてそれぞれ構成される。なお、差動回路部10の差動入力トランジスタT1,T2としては、図に示したMOSFETでなくてもラテラル型pnpトランジスタを使用することができる。差動入力部にラテラル型pnpトランジスタを使用することにより、MOSFETの場合に比較して逆耐圧特性がより向上する。また、pnpトランジスタのようなバイポーラトランジスタを差動入力部に使用する場合には、入力インピーダンスを上げ高い増幅率を確保するため差動入力トランジスタをダーリントン接続することもできる。更には、GNDに接続される電流吸い込み型の定電流源図示略を用いて、nMOSトランジスタ又はnpnトランジスタにより差動入力部を構成することもできる。図2はpMOS差動での構成であるが、差動入力はnMOSタイプでも構成可能であり、nMOS差動としたときの回路図を図3に示す。セレクタ回路部20は、2つのnMOSトランジスタT3,T4と定電流回路21とを備えている。nMOSトランジスタT3,T4は互いにソース結合しており、各ソースには電流吸い込み型の定電流回路21が接続される。このセレクタ回路部20は、後述するレベル変換増幅部30を介して差動回路部10からバイアス電流Ibを吸引するように接続され、差動回路部10の出力に応じて2つのトランジスタT3,T4の何れか一方がオンするときに他方がオフする、いわゆるコンプリメンタリに動作する。これにより、差動入力トランジスタT1,T2が流すドレイン電流Id1,Id2の一部を吸引するバイアス電流Ib1,Ib2を相互に切り換え、差動回路部10の出力に応じて差動回路部10の閾値電圧を変動させるヒステリシス特性を付与している。コンパレータ1の閾値電圧が変動する電圧幅であるヒステリシス幅は、セレクタ回路部20の定電流回路21が流す一定のバイアス電流Ibにより決定される。このバイアス電流Ibを供給する定電流回路21は、図2示されるように例えば定電流源22及びnMOSトランジスタT7,T8からなるカレントミラー回路により構成される。レベル変換増幅部30は、セレクタ回路部20のnMOSトランジスタT3を駆動する第1の増幅回路31と、セレクタ回路部20のnMOSトランジスタT4を駆動する第2の増幅回路32とを備えている。第1及び第2の増幅回路31,32は、差動回路部10の差動出力をそれぞれ並列に増幅してセレクタ回路部20の各nMOSトランジスタT3,T4のゲートに供給するように構成されている。図1に示される第1の増幅回路31は、差動回路部10の反転動作出力を、セレクタ回路部20のnMOSトランジスタT3を駆動できる電圧レベルに変換する定電圧駆動型の差動増幅回路として構成される。同様に第2の増幅回路32は、差動回路部10の非反転動作出力を、セレクタ回路部20のnMOSトランジスタT4を駆動できる電圧レベルに変換する定電圧駆動型の差動増幅回路として構成される。なお、ここで、差動回路部10の非反転動作出力とは、非反転差動入力Vp側のpMOSトランジスタT1のドレイン電位V1に対する反転差動入力Vn側のpMOSトランジスタT2のドレイン電位V2の差V2-V1の極性を有する出力をいう。また、反転動作出力とは、反転差動入力Vn側のpMOSトランジスタT2のドレイン電位V2に対する非反転差動入力Vp側のpMOSトランジスタT1のドレイン電位V1の差V1-V2の極性を有する出力をいう。より詳細には、第1の増幅回路31は、例えば図2に示される2つの差動入力用のnMOSトランジスタT9,T10と、これらnMOSトランジスタT9,T10の負荷であり互いにカレントミラー回路を構成するpMOSトランジスタT11,T12とを備えている。第1の差動入力用のトランジスタであるnMOSトランジスタT9のゲートには、差動回路部10のpMOSトランジスタT2のドレイン電位V2ノードN2が印加される。第2の差動入力用のトランジスタであるnMOSトランジスタT10のゲートには、差動回路部10のpMOSトランジスタT1のドレイン電位V1ノードN1が印加される。そして、第1の増幅回路31の出力であるnMOSトランジスタT10のドレイン電位V3ノードN3がセレクタ回路部20のnMOSトランジスタT3のゲートに印加される。また、第2の増幅回路32は、2つの差動入力用のnMOSトランジスタT13,T14と、これらnMOSトランジスタT13,T14の負荷であり互いにカレントミラー回路を構成するpMOSトランジスタT15,T16とを備えている。第2の増幅回路32における第1の差動入力用のnMOSトランジスタT13のゲートには、差動回路部10のpMOSトランジスタT1のドレイン電位V1ノードN1が印加される。第2の差動入力用のトランジスタであるnMOSトランジスタT14のゲートには、差動回路部10のpMOSトランジスタT2のドレイン電位V2ノードN2が印加される。そして、第2の増幅回路32の出力であるnMOSトランジスタT14のドレイン電位V4ノードN4がセレクタ回路部20のnMOSトランジスタT4のゲートに印加される。このように、セレクタ回路部20の各nMOSトランジスタT3,T4に対し並列に配置された第1及び第2の増幅回路31,32がnMOSトランジスタT3,T4を同時にオンオフ動作させることにより、従来の直列型のCMOSインバータによるものに比較してコンパレータ1の閾値電圧のシフト変動を少なくしている。また、差動増幅回路として構成される第1及び第2の増幅回路31,32がnMOSトランジスタT3,T4のゲート負荷容量を電流補償して駆動することで、定電流回路21からの一定のバイアス電流Ibを確実に差動回路部10から吸引することができる。これにより、従来のCMOSインバータ駆動よりもヒステリシス幅の変動を抑えている。出力バッファ回路40は、例えば図2に示されるように、pMOSトランジスタT17及びnMOSトランジスタT18からなるCMOSインバータ回路により構成される。本実施の形態では、第2の増幅回路32の出力段に設けられるnMOSトランジスタT14のドレインがpMOSトランジスタT17及びnMOSトランジスタT18の各ゲートに接続される。このように、出力バッファ回路40は、第2の増幅回路32の出力を反転させて電流増幅することで、入力電圧の差Vp-Vnに基づく出力電圧Voを出力端子41に生じさせる。[コンパレータの回路動作]次にコンパレータ1の回路動作について説明する。図4は、コンパレータ1のヒステリシス動作特性をグラフで示す図である。図4において、横軸は非反転入力電圧に対する反転入力電圧の差Vp-Vnであり、縦軸はコンパレータ1の出力電圧Voである。例えば反転入力端子12に入力電圧Vnとして一定の基準電圧を印加し、非反転入力端子11に基準電圧入力電圧Vnよりも高い入力電圧Vpを印加すると、非反転入力側の差動入力トランジスタT1のドレイン電流Id1よりも反転入力側の差動入力トランジスタT2のドレイン電流Id2の方が多く流れる。このとき、第1の増幅回路31では、第1の差動入力用のnMOSトランジスタT9のゲート電位V2の方が第2の差動入力用のnMOSトランジスタT10のゲート電位V1よりも高くなるため、これらの差動出力であるnMOSトランジスタT10のドレイン電位V3がHレベル電源Vcに近い電位になる。その一方で、第2の増幅回路32では、第1の差動入力用のnMOSトランジスタT13のゲート電位V1よりも第2の差動入力用のnMOSトランジスタT14のゲート電位V2の方が高くなるため、nMOSトランジスタT14がオンしてドレイン電位V4がLレベルGNDに近い電位になる。よって、pMOSトランジスタT17及びnMOSトランジスタT18からなる出力バッファ回路CMOSインバータ回路40でnMOSトランジスタT14のドレイン電位V4が反転増幅されたHレベルの出力信号Voが出力端子41に生じることとなる。コンパレータ1がこのHレベルの出力状態のときには、セレクタ回路部20の2つのnMOSトランジスタT3,T4のうちゲート電位がHレベル側のトランジスタT3がオンし、ゲート電位がLレベル側のトランジスタT4がオフする。したがって、差動入力トランジスタT1が流すドレイン電流Id1からトランジスタT3を介してバイアス電流Ib1=Ibが吸引される。非反転入力端子11に印加する入力電圧Vpを次第に低い電圧に下げていくと、差動回路部10の差動入力トランジスタT1のドレイン電流Id1が増加し、差動入力トランジスタT2のドレイン電流Id2が減少する。そして、基準電圧Vnに対する入力電圧Vpが第1の閾値電圧Vh1のときVp-Vn=Vh1、差動回路部10が平衡状態Id1-Ib1=Id2となり、2つの差動入力トランジスタT1,T2のドレイン電位V1,V2が同電位となる。そして、基準電圧Vnに対する入力電圧Vpが第1の閾値電圧Vh1よりも更に低くなると、第1の増幅回路31では、nMOSトランジスタT9のゲート電位V2よりも第2の差動入力用のnMOSトランジスタT10のゲート電位V1ほうが高くなり、nMOSトランジスタT10がオンしてドレイン電位V3がLレベルになる。その一方で、第2の増幅回路32では、第1の差動入力用のnMOSトランジスタT13のゲート電位V1の方が第2の差動入力用のnMOSトランジスタT14のゲート電位V2よりも高くなるため、これらの差動出力であるnMOSトランジスタT14のドレイン電位V4がHレベルになる。よって、pMOSトランジスタT17及びnMOSトランジスタT18からなる出力バッファ回路40でnMOSトランジスタT14のドレイン電位V4が反転増幅されたLレベルの出力信号Voが出力端子41に生じることとなる。コンパレータ1がこのLレベルの出力状態のときには、セレクタ回路部20のnMOSトランジスタT4がオンしている。したがって、差動入力トランジスタT2が流すドレイン電流Id2からトランジスタT4を介してバイアス電流Ib2=Ibが吸引される。続いて非反転入力端子11に印加する入力電圧Vpを次第に上げていくと、差動回路部10の差動入力トランジスタT1のドレイン電流Id1が減少し、差動入力トランジスタT2のドレイン電流Id2が増加する。そして、基準電圧Vnに対する入力電圧Vpが第2の閾値電圧Vh2のときVp-Vn=Vh2、差動回路部10が平衡状態Id1=Id2-Ib2となり、2つの差動入力トランジスタT1,T2のドレイン電位V1,V2が同電位となる。そして、基準電圧Vnに対する入力電圧Vpが第2の閾値電圧Vh2よりも更に高くなると、nMOSトランジスタT14がオンしドレイン電位V4がLレベルになるとともに、pMOSトランジスタT17及びnMOSトランジスタT18からなる出力バッファ回路40でドレイン電位V4が反転増幅されたHレベルの出力信号Voが出力端子41に生じることとなる。以上のようにして、コンパレータ1は、第1及び第2の閾値電圧Vh1,Vh2のヒステリシス特性を有して、入力電圧Vp,Vnを比較した差Vp-Vnに基づく信号出力電圧Voを出力端子41から出力する。[本発明の実施の形態による効果]本発明の実施の形態と比較するため例えば図5には、従来のコンパレータの回路構成を示すブロック図が示される。図5によると従来のコンパレータは、一対の差動トランジスタT21,T22を有する差動回路部110と、各差動トランジスタT21,T22が流す電流の一部からバイアス電流を吸引することでヒステリシス特性を付与するセレクタ回路部120と、差動回路部110の出力に応じてセレクタ回路部120が流すバイアス電流を切り換える2つのインバータ回路131,132とを備えている。これに対し、本実施の形態のコンパレータ1は、セレクタ回路部20のnMOSトランジスタT3,T4に対し並列に配置された第1及び第2の増幅回路31,32がnMOSトランジスタT3,T4を同時にオンオフ動作させるように構成されている。このため、図5に示される直列に接続されたインバータ回路131,132がセレクタ回路部20のトランジスタT23,T24をそれぞれ切り換える場合と比較して、その切り換えのタイミングの差が少なくなる。したがって、バイアス電流Ibが切り換わるタイミングの差により生じる閾値電圧のシフト変動を従来よりも少なくすることができる。また、本実施の形態のコンパレータ1では、第1及び第2の増幅回路31,32がセレクタ回路部20のnMOSトランジスタT3,T4のゲート負荷容量を電流補償しながら駆動するため、従来のインバータ回路131,132による場合に比較して一定のバイアス電流Ibを確実に差動回路部10から吸引することができる。したがって、微小なヒステリシス電圧を設定しても、従来よりもヒステリシス幅の変動を抑えることができる。以上より本実施の形態によれば、微小なヒステリシス電圧を設定してもヒステリシス電圧閾値電圧を安定して維持することができる。したがって、微小なヒステリシス電圧で安定動作する高精度のコンパレータを提供することができる。以上、本発明に好適な実施の形態を説明したが、本発明はこの実施の形態に限定されるものではなく、その要旨を変更しない範囲内で種々の変形が可能である。"