"ゲート又はベースが制御入力端子に接続されソース又はエミッタが第2の電源端子に接続された第1の導電型の第1のトランジスタと、該第1のトランジスタのドレイン又はコレクタと第1の電源端子との間に接続された第1の抵抗と、ソース又はエミッタとドレイン又はコレクタが該第1の抵抗の両端に接続された第2の導電型の第2のトランジスタと、該第2のトランジスタのゲート又はベースとソース又はエミッタ間に接続された第2の抵抗と、ソース又はエミッタが前記第2のトランジスタのゲート又はベースに接続され、ゲート又はベースが前記第2のトランジスタのドレイン又はコレクタが接続され、ドレイン又はコレクタが負荷回路に接続された第2の導電型の第3のトランジスタとを備え、前記第3のトランジスタのゲート又はベースを制御出力端子に接続したことを特徴とするイネーブル信号生成回路。請求項1に記載のイネーブル信号生成回路において、前記第1のトランジスタの前記第2の電源端子との間に定電流源回路を接続したことを特徴とするイネーブル信号生成回路。請求項1又は2に記載のイネーブル信号生成回路において、前記第1のトランジスタのゲート又はベースと前記第2の電源端子の間に第1のツェナーダイオードを接続し、前記第2のトランジスタのソースドレイン又はエミッタコレクタ間に第2のツェナーダイオードを接続したことを特徴とするイネーブル信号生成回路。しかしながら、図4のイネーブル信号生成回路では、トランジスタMP32の閾値電圧、抵抗R32,R33の抵抗値のバラツキ、温度変化等によって、制御出力端子32に出力するイネーブル信号の電位が定まらず、後段のイネーブル回路を確実に制御できないことがあり、これを防ぐ回路定数選定が困難となる。また、制御出力端子32からイネーブル信号を出力している間は、トランジスタMN31がオンしており、抵抗R32,R33を経由して電流が流れ続け、この電流は電源VDDの電圧が高くなると増大し、消費電力が増大する。本発明の目的は、後段のイネーブル回路を確実に制御でき、また電源電圧が高くなっても消費電流が増大しないようにしたイネーブル信号生成回路を提供することである。上記目的を達成するために、請求項1にかかる発明のイネーブル信号生成回路は、ゲート又はベースが制御入力端子に接続されソース又はエミッタが第2の電源端子に接続された第1の導電型の第1のトランジスタと、該第1のトランジスタのドレイン又はコレクタと第1の電源端子との間に接続された第1の抵抗と、ソース又はエミッタとドレイン又はコレクタが該第1の抵抗の両端に接続された第2の導電型の第2のトランジスタと、該第2のトランジスタのゲート又はベースとソース又はエミッタ間に接続された第2の抵抗と、ソース又はエミッタが前記第2のトランジスタのゲート又はベースに接続され、ゲート又はベースが前記第2のトランジスタのドレイン又はコレクタが接続され、ドレイン又はコレクタが負荷回路に接続された第2の導電型の第3のトランジスタとを備え、前記第3のトランジスタのゲート又はベースを制御出力端子に接続したことを特徴とする。請求項2にかかる発明は、請求項1に記載のイネーブル信号生成回路において、前記第1のトランジスタの前記第2の電源端子との間に定電流源回路を接続したことを特徴とする。請求項3にかかる発明は、請求項1又は2に記載のイネーブル信号生成回路において、前記第1のトランジスタのゲート又はベースと前記第2の電源端子の間に第1のツェナーダイオードを接続し、前記第2のトランジスタのソースドレイン又はエミッタコレクタ間に第2のツェナーダイオードを接続したことを特徴とする。本発明によれば、制御出力端子から出力するイネーブル信号の電圧が、第2のトランジスタと第3のトランジスタによってクランプされ、その第2、第3のトランジスタをPMOSトランジスタで構成した場合は、VDD-2Vgsのイネーブル信号を出力することができる。このため、このイネーブル信号を入力するハイサイド側回路のイネーブル回路をPMOSトランジスタで構成すれば、確実にそのPMOSトランジスタのオン/オフを制御できる。また、そのイネーブル回路のトランジスタを第2、第3のトランジスタと同じ素子で形成すれば、製造バラツキや温度特性も同じに推移するので、そのバラツキや温度変化の影響を受けにくくなる。また、第1のトランジスタに定電流源回路を接続すれば、第1のトランジスタに流れる電流はその定電流源によって安定化されているので、電源電圧が増大しても消費電流が増すことが防止される。図1に本発明の実施例のイネーブル信号生成回路を示す。1は制御入力端子であり、保護抵抗R1を介してNMOSトランジスタMN1のゲートに接続されている。このトランジスタMN1のソースと接地との間には、ソースとゲートを共通接続したデプレッション型のNMOSトランジスタMN2が、定電流源回路として接続されている。また、トランジスタNM1のドレインと電源VDDとの間には、抵抗R2が接続され、その抵抗R2の両端間に、PMOSトランジスタMP1のソース、ドレインが接続されている。また、このトランジスタMMP1のゲートと電源VDDとの間には抵抗R3が接続されている。また、このトランジスタMP1のゲート、ドレインにはPMOSトランジスタMP2のソース、ゲートが接続され、そのトランジスタMP2のゲートが制御出力端子2に接続され、ドレインに負荷回路3が接続されている。ツェナーダイオードD1はトランジスタMN1,MN2の保護用、ツェナーダイオードD2はトランジスタMP1の保護用である。トランジスタMN1,MP1,MP2は高耐圧用、トランジスタMN2は低耐圧用である。なお、本実施例では、請求項に記載の第1のトランジスタをトランジスタMN1で、第2のトランジスタをトランジスタMP1で、第3のトランジスタをトランジスタMP2で、それぞれ実現している。また、請求項に記載の第1の抵抗を抵抗R2で、第2の抵抗を抵抗R3で、それぞれ実現している。さて、本実施例のイネーブル信号生成回路は、トランジスタMP1,MP2と抵抗R3とによって電圧クランプ回路が構成されている。したがって、制御入力端子1がHにセットされたときは、トランジスタMN1,MN2がオンして、制御出力端子2の電圧が一旦低下し、トランジスタMP2がオンする。これにより抵抗R3に電流が流れることによって、トランジスタMP1のゲート電位が低下し、そのトランジスタMP1がオンする。このため、トランジスタMP1,MP2のゲートソース間電圧をそれぞれVgsとすると、制御出力端子2には、VDD-2Vgsの電圧にクランプされたイネーブル信号が現れる。よって、例えば図2のハイサイド側回路13のイネーブル回路12に、トランジスタMP2の閾値電圧程度の閾値電圧のPMOSトランジスタを設けておけば、そのイネーブル回路12に、このイネーブル信号の電圧VDD-2Vgsを入力させることで、当該閾値電圧のPMOSトランジスタを確実にオンさせ、ハイサイド側回路13をイネーブル制御することが可能となる。なお、負荷回路3に、トランジスタMP2がオンしたときにローサイド側用イネーブル信号を生成する回路を構成しておけば、その負荷回路3からローサイド側用イネーブル信号をイネーブル回路15に出力させることができる。このときは、図2のイネーブル回路12,15に同時にイネーブル信号が入力して、同時に出力回路11,14がイネーブル制御される。また、本実施例のイネーブル信号生成回路は、トランジスタMN1のドレイン電流をトランジスタMN2によって定電流化しているので、電源VDDの電圧が例え高くなった場合であっても、そのドレイン電流は増大せず、消費電流増大を回避することができる。なお、以上の実施例では、MOSトランジスタを使用した場合について説明したが、バイポーラトランジスタを使用した場合でも同様に実施できる。この場合は、PMOSトランジスタをNPNトランジスタにNMOSトランジスタをPNPトランジスタに置き換え、ソースをエミッタに、ドレインをコレクタに、ゲートをベースに置き換えればよい。"