下記を具備する、第1の集積回路と第2の集積回路との間にインタフェース信号を発生する回路、基準信号を供給するように構成された基準回路と、前記第1の集積回路に実装され、かつ前記基準回路に作動するように結合されるインタフェース回路、該インタフェース回路は前記基準信号およびデータ入力を受信し、かつそれに応じて前記インタフェース信号を発生するように構成されている、前記第2の集積回路に実装され、かつ前記基準回路に作動するように結合される回路要素、該回路要素は前記インタフェース信号を受信し、かつ応答中出力信号を供給するように構成されている。前記基準回路が前記第2の集積回路に実装される請求項1の回路。前記インタフェース信号が差動電流信号である請求項1の回路。さらに、差動電流信号間に結合された少なくとも1つのキャパシタを含む請求項3の回路。前記インタフェース信号が、直交送信機のアナログ同相Iあるいは直交Qベースバンド信号を示している請求項1の回路。前記基準信号はバンドギャップ電圧に関連した電圧である請求項1の回路。前記基準信号は基準電圧および抵抗器から発生される電流である請求項1の回路。前記出力信号は電圧信号であり、かつ前記抵抗器は前記第1および第2の集積回路の外側にある請求項7の回路。出力信号は電流信号であり、かつ前記抵抗器は前記第2の集積回路に実装されている請求項7の回路。前記インタフェース回路は、前記基準信号を受信し、かつ2つあるいはそれ以上のミラー経路を備えるように構成された電流ミラーと、前記電流ミラーに結合されているスイッチアレイとを含み、前記スイッチングアレイは、前記データ入力を受信および復号化し、選択されたミラー経路のセットからの電流を前記スイッチアレイの出力に向ける請求項7の回路。前記データ入力は少なくとも4ビットの分解能を含む請求項1の回路。前記データ入力は少なくとも8ビットの分解能を含む請求項11の回路。前記インタフェース回路は、2つあるいはそれ以上の過サンプリング比だけ過サンプリングされる請求項1の回路。前記過サンプリング比が16あるいはそれ以上である請求項13の回路。前記回路要素が可変利得増幅器VGAである請求項1の回路。前記回路要素が変調器である請求項1の回路。前記変調器は、インタフェース信号に結合された一対の電流源と、一対の交差結合された差動増幅器とを含み、各差動増幅器はそれぞれの電流源に結合され、前記差動増幅器は、キャリア信号を受信し、かつ部分的には前記キャリア信号およびインタフェース信号に基づいて前記出力信号を発生するように構成されている請求項16の回路。前記変調器の各電流源が前記基準信号に関連するバイアス電流を供給することを特徴とする請求項17の回路。請求項1の回路を具備する送信機。請求項1の回路を具備するCDMAセルラ電話送信機。下記を具備する送信機の回路、第1の集積回路に実装された第1のインタフェース回路、該第1のインタフエース回路は第一のデータ入力を受信し、第1の差動電流信号を供給するように構成されている、第2の集積回路に実装され、かつ作動するように前記第1のインタフェース回路に結合される変調器、前記変調器は第1の差動電流信号およびキャリア信号を受信し、かつそれに応答して出力信号を発生するように構成される。さらに、下記を具備する請求項21の回路、前記第1の集積回路に実装された第2のインタフェース回路、前記第2のインタフェース回路は、第2のデータ入力を受信し、かつ第2の差動電流信号を供給するように構成される、前記変調器は、さらに前記第2の差動電流信号を受信し、前記第2の差動電流信号に応答して前記出力信号を発生するように構成される。前記第1および第2のデータ入力が直交送信機の同相Iおよび直交Qベースバンド信号に対応する請求項22の回路。さらに、前記第1および第2の差動電流信号の各々の間に結合されているキャパシタを含む請求項22の回路。前記第1および第2のデータ入力の各々が8ビットあるいはそれ以上の分解能を有する請求項22の回路。前記第1および第2のインタフェース回路が、前記第1および第2のデータ入力の速度に対して過サンプリング速度で作動されることを特徴とする請求項22の回路。前記過サンプリング速度が16あるいはそれ以上である請求項26の回路。さらに下記を具備する請求項21の回路、前記第2の集積回路に実装され、かつ基準信号を供給するように構成される基準回路、前記第1のインタフェース回路は、前記基準回路に結合し、かつさらに前記基準信号を受信し、一部が前記基準信号に基づいて前記第1の差動電流信号を発生するように構成される。前記基準信号が基準電圧に基づいて発生される電流である請求項28の回路。前記第1のインタフェース回路は、前記基準信号を受信し、かつ2つあるいはそれ以上のミラー経路を備えるように構成された電流ミラーと、前記電流ミラーに結合されたスイッチアレイとを含み、前記スイッチングアレイは、前記第1のデータ入力を受信し、かつ復号化し、選択ミラー経路のセットからの電流をスイッチアレイの出力に向けるように構成される、請求項29の回路。下記を具備する、第1の集積回路からのインタフェース信号を第2の集積回路に供給する方法、基準信号を発生する、前記基準信号を前記第1の集積回路に供給する、データ入力を前記第1の集積回路で受信する、該データ入力および該基準信号に一部基づいて該第1の集積回路で前記インタフェース信号を発生する、前記第1の集積回路からの前記インタフェース信号を前記第2の集積回路に供給する、前記インタフェース信号を前記第2の集積回路で受信する、第二の集積回路で回路要素からの出力信号を発生する、ここで該出力信号は該インタフェース信号あるいは抵抗比に少なくとも一部基づいている。前記基準信号は基準電圧から発生される電流である請求項31の方法。前記インタフェース信号は差動電流信号である請求項31の方法。さらに、前記インタフェース信号をフィルタリングすることを具備する請求項31の方法。さらに、前記基準信号に関連した信号を前記回路要素に供給することを具備し、ここで前記出力信号はさらに、該基準信号に関連した信号に一部基づいて発生される、請求項31の方法。下記を具備するセルラ電話の送信機、第1の集積回路に実装され、かつディジタル同相Iおよび直交Qベースバンド信号を供給するように構成されているディジタルプロセッサ、前記第1の集積回路に実装され、かつ前記ディジタルプロセッサに結合された第1および第2のインタフェース回路、各インタフェース回路はそれぞれのディジタルベースバンド信号を受信し、かつアナログベースバンド信号を供給するように構成され、各量子化アナログベースバンド信号は、少なくとも4ビットの分解能を含み、かつ差動電流信号として実現されている、第2の集積回路に実装され、かつ第1および第2のインタフェース回路に作動するように結合される変調器、前記変調器はアナログベースバンドを受信し、かつキャリア信号で変調し、変調出力信号を供給する。さらに、前記第2の集積回路に実装され、かつ基準信号を供給するように構成された基準回路を含み、ここで、各インタフェース回路は前記基準回路に結合し、かつさらに前記基準信号を受信するように構成され、かつ前記アナログベースバンド信号は基準信号に一部基づいてさらに発生される、請求項36の送信機。