"半導体基板と、前記半導体基板上に設けられ、積層された複数のメモリセルを含むメモリセルアレイと、前記複数のメモリセルと電気的に接続されて平行に配列された複数のビット線と、ビット線接続配線を介して前記ビット線と接続された複数のセンスアンプとを備え、前記ビット線接続配線は、隣接するNNは2以上の整数本ごとに1つのグループとし、前記センスアンプは、前記ビット線接続配線が延びる第1方向にはNよりも小さい数で、且つ前記第1方向と交差する第2方向には前記グループ間のピッチよりも小さいピッチで配列されていることを特徴とする半導体記憶装置。前記第1方向に延びる前記センスアンプの列のうち一部の列は、隣接する2つのグループに属するビット線接続配線に接続されるセンスアンプを含むことを特徴とする請求項1記載の半導体記憶装置。前記センスアンプは、前記グループの配列ピッチの2/3のピッチで配列され、互いに隣接する第1のグループ及び第2のグループに対応して第1、第2及び第3のセンスアンプ列が配列され、前記第1のグループに含まれるビット線接続配線は、前記第1のセンスアンプ列に含まれるセンスアンプに接続されると共に前記第2のセンスアンプ列に含まれるセンスアンプのうちの半分のセンスアンプに接続され、前記第2のグループに含まれるビット線は、前記第2のセンスアンプ列に含まれるセンスアンプのうちの残りの半分のセンスアンプに接続されると共に前記第3のセンスアンプ列に含まれるセンスアンプに接続されていることを特徴とする請求項1又は2記載の半導体記憶装置。前記第2方向に配列されたセンスアンプは、各グループの対応する2つの位置のビット線接続配線に接続され、前記各グループの対応する位置のビット線接続配線に接続されたセンスアンプを同時に活性化するための前記第2方向に延びる制御信号線と、前記センスアンプから読み出されたデータを転送する前記第1方向に延びる出力信号線を更に備えることを特徴とする請求項1~3のいずれか1項記載の半導体記憶装置。前記制御信号線は、前記第1方向に隣接するセンスアンプの間に配線され、前記制御信号線の一方の側の前記第2方向に配列されたセンスアンプが接続されるビット線接続配線の前記グループにおける位置の1つと、前記制御信号線の他方の側の前記第2方向に配列されたセンスアンプが接続されるビット線接続配線の前記グループにおける位置の1つとが同じ位置に設定されていることを特徴とする請求項4記載の半導体記憶装置。前記制御信号線を切り替える切替信号線を更に備え、前記切替信号線によって切り換えられた制御信号線は、第1方向の異なるセンスアンプに接続されていることを特徴とする請求項5記載の半導体記憶装置。本実施形態は、半導体記憶装置の集積化を図ることが可能な半導体記憶装置を提供する。実施形態に係る半導体記憶装置は、半導体基板と半導体基板上に設けられ、積層された複数のメモリセルを含むメモリセルアレイと、複数のメモリセルと電気的に接続されて平行に配列された複数のビット線と、ビット線接続配線を介してビット線と接続された複数のセンスアンプとを備え、ビット線接続配線は、隣接するNNは2以上の整数本ごとに1つのグループとし、センスアンプは、ビット線接続配線が延びる第1方向にはNよりも小さい数で、且つ前記第1方向と交差する第2方向には前記グループ間のピッチよりも小さいピッチで配列されている。以下、図面を参照して、本発明に係る半導体記憶装置の実施形態について説明する。[第1の実施形態][全体構成]先ず、図1を参照して、第1の実施形態に係る半導体記憶装置の全体構成について説明する。図1は、第1の実施形態に係る半導体記憶装置の構成を示すブロック図である。第1の実施形態に係る半導体記憶装置は、図1に示すように、メモリセルアレイ11を有する。メモリセルアレイ11は図2に示すように、ロウ方向に配列された複数のメモリセルブロックユニットMBUを含み、メモリブロックユニットMBUは複数のメモリセルブロックMBを備える。メモリブロックユニットMBUに含まれる複数のメモリセルブロックMBは、カラム方向ビット線BLの延びる方向に配列される。メモリブロックユニットMBU内の全てのメモリブロックMBは、ビット線BLを共有する。又、全てのメモリブロックユニットMBUについて、ソース線SLが共通に接続されている。複数のメモリセルブロックMBは、ロウ方向に延びた複数のワード線WL及び複数の選択ゲート線SGD,SGSに接続される。ワード線WLは、ロウデコーダ12に接続される。選択ゲート線SGD,SGSは、ロウデコーダ13に接続される。また、ビット線BLは、センスアンプ14を介してカラムデコーダ15に接続される。ロウデコーダ12は、アドレスプリデコーダ16から出力されたロウアドレスに基づいてワード線WLを選択し、選択されたワード線WL及び非選択のワード線WLに対して、それぞれワード線ドライバ17で生成された電圧を印加する。ロウデコーダ13は、アドレスプリデコーダ16から出力されたロウアドレスに基づいて活性化するメモリセルユニットMU図3に対応したソース側選択ゲート線SGS及びドレイン側選択ゲートソース線SGDを選択する。ロウデコーダ13は、選択されたソース側選択ゲート線SGS及びドレイン側選択ゲートソース線SGDに対して、選択ゲート線ドライバ18で生成されたゲート電圧を印加する。カラムデコーダ15は、アドレスプリデコーダ16から出力されたカラムアドレス信号をデコードし、データの入出力制御を行う。センスアンプ14は、カラムデコーダ15によって選択されたビット線BLのデータをセンスし、ラッチする。コントローラ19は、図示しないアドレスコマンドレジスタから読み出し書き込み消去動作等を実行する信号を受けて、所定のシーケンスに従って、コア動作に必要な種々の電圧を発生する図示しない内部電圧発生回路を制御する。尚、ロウデコーダ12、13、センスアンプ14、カラムデコーダ15等の周辺回路はメモリセルアレイ11の直下に形成することが可能である。[メモリセルアレイ]次に、図3~図5を参照して、メモリセルアレイ11の構成について説明する。図3はメモリセルアレイ11の一つのメモリセルブロックMBの一部を示す回路図である。メモリセルブロックMBは、図3に示すように、マトリクス状に配列された複数のメモリユニットMUを有する。メモリユニットMUの一端は、ビット線BLに接続され、他端はソース線SLに共通に接続される。メモリユニットMUは、メモリストリングMS、その両端に設けられたソース側選択トランジスタSSTr及びドレイン側選択トランジスタSDTrを有する。ここで、メモリストリングMSは、直列接続された複数のメモリトランジスタMTr1~MTr8、及びメモリトランジスタMTr4,MTr5の間に接続されたバックゲートトランジスタBTrを有する。メモリトランジスタMTr1~MTr8は、例えば半導体ボディ側面にゲート絶縁膜を介在して形成された電荷蓄積層例えば絶縁膜と、電荷蓄積層の側面に形成された絶縁膜電荷蓄積層より誘電率の高い絶縁膜と、この絶縁膜側面に形成された制御ゲートとを有するMONOS構造である。メモリトランジスタMTr1~MTr8は、この電荷蓄積層に電荷を蓄積させることで、そのしきい値電圧を変化させる。その結果、メモリトランジスタMTr1~MTr8は、それぞれこのしきい値電圧に対応した情報を記憶する。メモリブロックMBにおいて、ロウ方向に配列されたメモリトランジスタMTrjのゲートは、ロウ方向に延びるワード線WLjに共通に接続される。また、1つのメモリブロックMBにおいて、各メモリユニットMUの対応するメモリトランジスタMTrjに接続されたワード線WLjは共通接続される。また、メモリユニットMUのバックゲートトランジスタBTrのゲートは、バックゲートBGTに共通接続される。メモリブロックMBにおいて、ロウ方向に配列された各ドレイン側選択トランジスタSDTrのゲートは、ロウ方向に延びるドレイン側選択ゲート線SGDに共通接続される。また、メモリブロックMBにおいて、ロウ方向に一列に配列された各ソース側選択トランジスタSSTrのゲートは、ロウ方向に延びるソース側選択ゲート線SGSに共通接続される。次に、図4を参照して、第1実施形態に係るメモリセルアレイ11の構造について説明する。図4はメモリセルアレイ11の一部の構成を示す斜視図である。メモリセルアレイ11は、図4に示すように、半導体基板20の上にバックゲートトランジスタBTr両端ソース端、ドレイン端が垂直方向の上方に延びるU字型の柱状の半導体層30を備える。半導体層30は、カラム方向及びロウ方向に複数マトリクス状に配列される。半導体層30は、図5にその断面の一部を拡大して示すように、柱状の半導体ボディ31と、その側面を覆うトンネル絶縁層32、電荷蓄積層33及びブロック絶縁層34とにより構成される。即ち、半導体ボディー31をトンネル絶縁層32が取り囲み、トンネル絶縁層32を電荷蓄積層33が取り囲み、電荷蓄積層33をブロック絶縁層34が取り囲む。又、ブロック絶縁層34をワード線WLが更に取り囲む。トンネル絶縁層32及びブロック絶縁層34としては、例えば酸化シリコンSiO2等を用いることができる。電荷蓄積層33としては、例えば窒化シリコンSiN等を用いることができる。半導体基板20の上にはバックゲートBGTが配置される。バックゲートトランジスタBTrは、このバックゲートBGTと半導体層30の折り返し部とで形成される。ここで、折り返し部について図4を用いて説明する。半導体層30は、第1の柱状部分30A、第2柱状部分30B、折り返し部分30Cを有する。折り返し部は、この図4の30Cを指す。一方の柱状の半導体層30Aの周囲には、半導体基板20側から垂直方向上方にかけて、ワード線WL4,WL3,WL2,WL1及びソース側選択ゲート線SGSを形成する導電層が絶縁層を介してこの順に積層される。これら導電層が半導体層30の側面に接続される。また、他方の柱状の半導体層30Bの周囲には、半導体基板20側から垂直方向上方にかけて、ワード線WL5,WL6,WL7,WL8及びドレイン側選択ゲート線SGDを形成する導電層が絶縁層を介してこの順に積層されており、これら導電層が半導体層30の側面に接続される。これにより、メモリセルMTr1~8は、ワード線WL1~8を制御ゲート、U字型の半導体ボディー31をチャネルボディーとして形成される。又、ソース側選択ゲート線SGS、ドレイン側選択ゲート線SGD及びバックゲートBGTをゲートとして、U字型半導体層30をボディーとして、それぞれソース側選択ゲートトランジスタSSTr、ドレイン側選択ゲートトランジスタSDTr及びバックゲートトランジスタBTrを構成する。即ち、メモリセルMTr1~8及びバックゲートトランジスタBTrは積層方向を長手方向としてメモリストリングMSを構成する。又、メモリストリングMS、ドレイン側選択ゲートトランジスタSDTr及びソース側選択ゲートトランジスタSSTrは、メモリユニットMUを構成する。メモリユニットMUのソース側、即ち半導体層30の一方の端部はソース線SLに接続される。メモリユニットMUのドレイン側、即ち半導体層30の他方の端部はビット線コンタクトBCを介してビット線BLに接続される。[センスアンプ]次に、本実施形態に係る半導体記憶装置のセンスアンプ14の配置について、比較例と対比しつつ説明する。センスアンプ14は、例えば図6に示すように、メモリセルアレイ11の直下の半導体基板20に形成することができる。ビット線BLと、センスアンプ14に形成されるビット線接続配線BMとは、例えば垂直ビアコンタクトVCにより接続される。なお、センスアンプ14は、メモリセルアレイ11の直下ではなく、メモリセルアレイ11の側面近傍の外側に配置しても良い。次に、本実施形態の半導体記憶装置におけるセンスアンプ14の配置例を比較例と比較して説明する。図7は、比較例に係るセンスアンプ14の配置例を示す平面図である。各ビット線BLに接続されるビット線接続配線BMは、カラム方向第1方向に延びてそれぞれ1つのセンスアンプ14に接続される。センスアンプ14のロウ方向第2方向の幅は、ビット線接続配線BMのロウ方向のピッチよりも広くなる。そこで、N本この例ではN=16のビット線接続配線BMで1つのビット線グループBGを構成し、センスアンプ14をカラム方向にN個並べる。ロウ方向に並ぶN本のビット線接続配線BMは、それぞれが接続されるセンスアンプ14までカラム方向に順次延長されてセンスアンプ14と接続される。比較例においては、センスアンプ14のカラム方向の配列数N=16は、ビット線グループBGを構成するビット線接続配線BMの本数N=16と等しい。ここで、ビット線接続配線BMのロウ方向の配列ピッチは、ビット線BL、すなわちピラー状の半導体層30のロウ方向のピッチによって決定される。従って、半導体層30のピッチに比べてセンスアンプ14のデザインルールによって決まるピッチの方が小さい場合、比較例のセンスアンプ14のレイアウトではスペースに無駄が生じることになる。そこで、この実施形態では、例えば図8に示すように、センスアンプ14内のトランジスタTrのピッチAを、図9に示すように、2/3Aピッチまで縮小する。図10は、このようにトランジスタのピッチを2/3に縮小した本実施形態に係る半導体記憶装置のセンスアンプ14の配置を示している。即ち、本実施形態においては、センスアンプ14のロウ方向のピッチをビット線グループBGのピッチの2/3とし、2つのビット線グループBGに対して3列のセンスアンプ14が対応する。ここで、各センスアンプ14に付されている番号i-jは、i番目のビット線グループBGiのj番目のビット線接続配線BMjに接続されるセンスアンプ14であることを示している。この配置例では、図中左から1列目に11個のセンスアンプ0-0~0-10が配列され、左から2列目に10個のセンスアンプ0-11~0-15及び1-11~1-15が配列され、左から3列目に11個のセンスアンプ1-0~1-10が配列される。左から4列目以降も同様の配列となる。カラム方向に隣接するセンスアンプ14間に、制御信号線Tier<j>が配線される。この制御信号線Tier<j>は、センスアンプ14を活性化するための信号線であり、ロウ方向に延びる。また、ロウ方向に隣接するセンスアンプ14間に、出力信号線DBUS<i>が配線される。この出力信号線DBUS<i>は、読み出されたデータを図示しない出力バッファに転送する機能を有する。図11は、制御信号線Tier<j>、出力信号線DBUS<i>及び各センスアンプ14の関係を示す回路図である。制御信号線Tier<j>は、センスアンプi-ji=0,1,2,3,...を同時に活性化するための制御信号である。また、出力信号線DBUS<i>は、センスアンプi-jj=1~16の出力と接続される。これにより制御信号線Tier<j>の活性化によりセンスアンプi-jから出力されたデータは、出力信号線DBUS<i>を介して出力される。この例では、図10に示すように、カラム方向に並ぶセンスアンプ14が、上から1番目は、0-0,0-11,1-0,2-0,2-11,3-0,...、上から2番目は、0-1,0-12,1-1,2-1,2-12,3-1,...となる。したがって、上から1番目と2番目の間には、図11に示すように、4本の制御信号線Tier<0>,Tier<1>,Tier<11>,Tier<12>が配線されることになる。本実施形態によれば、カラム方向のセンスアンプ14の数が16個から11個に減り、カラム方向の高さを31程度削減することができる。したがって、本実施形態によれば、デッドスペースを有効に活用し、センスアンプ14の占める面積を削減することが可能となる。[第2の実施の形態]次に、第2の実施形態に係る半導体記憶装置について、図12を参照して説明する。本実施形態に係る半導体記憶装置は基本的には第1実施形態と同様であるが、センスアンプ14の配置が異なる。第2の実施形態では、図12に示すように、図中左から1列目のカラム方向のセンスアンプ14の列が、0-0,0-1,0-3,0-4,0-6,0-7,...,0-10のように、3つおきにセンスアンプ0-2,0-5,0-8,0-11,0-14を抜いて配列される。抜いたセンスアンプ14は、左から2列目のセンスアンプ14の列に1つおきに配列される。左から3列目のセンスアンプ14の列も1列目のセンスアンプ14の列と同様の配置がなされる。3列目のセンスアンプ14の列で抜いたセンスアンプ1-2,1-5,1-8,1-11,1-14は、2列目のセンスアンプ14の列に1列目から飛ばされたセンスアンプ14と交互に配列される。これにより、センスアンプ14は、上から1番目は、カラム方向に0-0,1-2,1-0,2-0,3-2,3-0、...のように配列され、上から2番目は、カラム方向に0-1,0-2,1-1,2-1,2-2,3-1、...のように配列されることになる。第2の実施形態によれば、左から2列目のセンスアンプ14の列で、上から1番目の制御信号線Tierを挟んだ両側のセンスアンプ14が、共に2番目i-2のビット線接続配線BMに接続されるセンスアンプ14となる。換言すると、ロウ方向の1行目のセンスアンプ14と、2行目のセンスアンプ14は、0番目、1番目及び2番目のいずれかのビット線接続配線BMに接続されるセンスアップ14となる。このため、上から1番目と2番目のセンスアンプ14の間には、3本の制御信号線Tier<0>,Tier<1>,Tier<2>を配線すれば足り、第1の実施形態におけるセンスアンプ14間の制御信号線の本数である4本に対して1本分削減することができる。このため、本実施形態によれば、第1の実施形態の効果に加え、全体的に制御信号線を21本から16本に削減することができ、更なるセンスアンプ14の面積の削減が可能である。[第3の実施の形態]次に、第3の実施形態に係る半導体記憶装置について、図13を参照して説明する。本実施形態に係る半導体記憶装置は、3列のセンスアンプ14を単位とした場合、左のセンスアンプ14の列の配置は、第2の実施形態と同様であるが、それ以外のセンスアンプ14の配置が第2の実施形態と異なる。本実施形態においては、図13に示すように、図中左から3列目のカラム方向のセンスアンプ14の列が、1-1,1-2,1-4,1-5,1-7,1-8,...,1-14のように、3つおきにセンスアンプ1-0,1-3,1-6,1-9,1-12,1-15を抜いて形成される。これらの抜いたセンスアンプ14は、左から2列目のセンスアンプ14の列に1つおきに配列される。この実施形態では、左から1列目と2列目のセンスアンプ14が11個、3列目のセンスアンプ14が10個となる。この実施形態においても、制御信号線Tierを介してカラム方向に隣接する奇数番目のセンスアンプ14と偶数番目のセンスアンプ14は、3種類のビット線接続配線BMとしか接続されていないので、センスアンプ14間に配置された制御信号線Tierの本数は3本で足りる。このため、第1及び第2の実施形態と同様の効果を奏する。[第4の実施形態]次に、第4の実施形態に係る半導体記憶装置について、図14を参照して説明する。第4の実施形態は、第3実施形態における3列単位のセンスアンプ14の配列パターンを偶数単位では反転させたミラーパターンとなる。したがって、図14において、左から1列目から3列目までは、第3の実施形態と同様であるが、4列目から6列目までは、第3の実施形態のセンスアンプ14の配置を左右反転させたパターンとなる。本実施形態によれば、例えば1行目の3列目と4列目のセンスアンプが1-1、2-1となり、2行目の2列目~5列目のセンスアンプが0-2、1-2、2-2、3-2となる。この様に、本実施形態によれば、異なるビット線グループBGの同一のビット線接続配線BMに接続されるセンスアンプ14がロウ方向に連続する。従って、図15に示すように、共通の制御信号線Tierが接続されるセンスアンプ14が近くにまとまることになるので、隣接するセンスアンプ14間でコンタクトを共通化することが可能となり、制御信号線Tierの配線が更に容易になるという効果を有する。又、この様な構成によれば、配線容量及びコンタクトの専有部分の面積が減少する為、高速動作が可能になる。[第5の実施形態]次に、第5の実施形態に係る半導体記憶装置について、図16~18を参照して説明する。本実施形態は、センスアンプ14の配置については、第3の実施形態と同様である。本実施形態では、図16に示すように、第3の実施形態における制御信号線Tier<3,4,5>,Tier<9,10,11>,Tier<15>を省略し、その代わりに切替信号線Tier_plus3を配線する。図17は、制御信号線Tier<0,1,2>から切替信号線Tier_plus3によって制御信号線Tier<0,1,2>及びTier<3,4,5>を生成するデコード回路を示す回路図である。このデコード回路は、切替信号線Tier_plus3がLレベルのときに、インバータIV1の出力がHレベルになり、ゲート回路G0,G1,G2がオン状態になって制御信号線Tier<0,1,2>が選択される。他方、切替信号線Tier_plus3がHレベルのときに、ゲート回路G3,G4,G5がオン状態になって制御信号線Tier<3,4,5>が選択される。このデコード回路は、センスアンプ14のいずれかに形成される。図18は、他のデコード回路を示す回路図である。このデコード回路は、切替信号線Tier_plus3がLレベルの時に、インバータIV2の出力がHレベルになって、転送ゲートTG1を開き、制御信号線Tier<0>の信号を出力側に転送する。この時、閉じたままの転送ゲートTG2の出力例がフローティング状態にならないようにトランジスタTr2でプルダウンする。切替信号線Tier_plus3がHレベルの時には、転送ゲートTG1が閉じ、転送ゲートTG2が開き、制御信号線Tier<3>の信号を出力側に転送する。トランジスタTr1は転送ゲートTG1の出力側をプルダウンする。制御信号線Tier<1,2,4,5>は図示していないが、同様に制御される。本実施形態によれば、制御信号線Tierの本数が第2の実施形態~第4の実施形態では、16本であったのに対し、12本に減らすことができ、更にセンスアンプ14の面積の削減が可能である。なお、本実施形態では、切替信号線Tier_plus3をカラム方向に分散させて3本設けているので、配線の引き回しが容易になるが、切替信号線Tier_plus3は、配線の引き回しの問題がなければ、1本でも良い。これにより、切替信号線Tier_plus3の本数を削減することで、よりセンスアンプ14の面積の削減が可能である。[第6の実施形態]図19は、第6の実施形態に係る半導体記憶装置のセンスアンプ14の配置を示す図である。本実施形態は、第5の実施形態のセンスアンプ14の配置を図14に示した第4の実施形態のセンスアンプ14の配置と同じにしたものである。この実施形態によれば、第4及び第5の実施形態と同様の効果を奏する。[その他の実施形態]本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。例えば、上記の実施形態においては16本のビット線接続配線BMで1つのビット線グループBGを構成し、カラム方向の2つのビット線グループBGに対して3列のセンスアンプ14の列を対応させているが、本発明はこれに限定されるものでなく、隣接するNNは2以上の整数本のビット線接続配線BMで1つのビット線グループBGを構成し、センスアンプ14は、カラム方向にはNよりも小さい数で、且つロウ方向には、ビット線グループの配列ピッチよりも小さいピッチで配置されていれば、本数、ピッチは任意である。しかし、隣接する2つのビット線グループの幅の中に3列以上のセンスアンプの列が形成されることが望ましい。また、上記の実施形態はPype型の半導体記憶装置に関するものであるが、本発明はメモリストリングMSのチャネルボディーとしてピラー半導体を用いるI型の半導体記憶装置の他、2次元配列された他の形態のメモリセルアレイを用いた半導体記憶装置にも当然適用可能である。本実施形態において示した回路構成等も当然に適宜変更可能である。これら実施形態やその変形は、発明の範囲に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。"