以下の工程を含むことを特徴とする半導体装置の製造方法:a上面、前記上面に形成された複数のボンディングリード、前記上面とは反対側の下面、前記下面に形成され、かつ前記複数のボンディングリードとそれぞれ電気的に接続される複数のバンプランド、および前記複数のバンプランドのそれぞれを露出するように前記下面を覆う絶縁膜を有するデバイス領域と、平面視において前記デバイス領域の外側にそれぞれ形成された不良解析用パターンおよび位置決め用パターンとを備えた配線基板を準備する工程;b前記配線基板の前記デバイス領域における前記上面に半導体チップを搭載する工程;c前記工程bの後、前記複数のバンプランドのそれぞれに半田材を配置する工程;d前記工程cの後、前記位置決め用パターンに基づいて切断箇所を特定し、前記デバイス領域を前記切断箇所に沿って前記配線基板から分離することにより、組立体を取得する工程;e前記工程dの後、取得した前記組立体の外観を検査する工程;f前記工程eの後、取得した前記組立体をテストピンを有するテスト用ソケット内に収納して検査を行う工程;ここで、前記工程eにおいて、取得した前記組立体から前記不良解析用パターンが確認された場合は、前記組立体を不良品と認定する。平面視において、前記バンプランドの周縁部は前記絶縁膜で覆われており、前記不良解析用パターンは、前記絶縁膜に形成された開口部であることを特徴とする請求項1記載の半導体装置の製造方法。平面視において、前記バンプランドの周縁部は前記絶縁膜から露出しており、前記不良解析用パターンは、前記絶縁膜に形成された開口部から露出する導体層であることを特徴とする請求項1記載の半導体装置の製造方法。前記位置決め用パターンは、前記配線基板に形成された孔であることを特徴とする請求項1記載の半導体装置の製造方法。前記半導体チップは、複数のボンディングパッドおよび集積回路が形成された表面、および前記表面と反対側の裏面を有し、前記工程bでは、前記半導体チップの前記裏面と前記配線基板の前記上面とが接着剤を介して接合されることを特徴とする請求項1記載の半導体装置の製造方法。前記工程aは、前記複数のボンディングリードおよび前記複数のバンプランドのそれぞれの表面に電解メッキ法でメッキ層を形成する工程を含むことを特徴とする請求項1記載の半導体装置の製造方法。前記工程dでは、切断金型を用いて前記デバイス領域を前記配線基板から分離することを特徴とする請求項1記載の半導体装置の製造方法。前記不良解析用パターンの平面形状は、L字形であることを特徴とする請求項1記載の半導体装置の製造方法。前記工程bにおいて、前記複数のバンプランドのそれぞれに接続する前記半田材は、半田ボールであることを特徴とする請求項1記載の半導体装置の製造方法。前記デバイス領域の外縁から前記不良解析用パターンまでの距離は、前記組立体の外形を基準とした前記バンプランドの位置ずれ量の最大許容範囲に等しいことを特徴とする請求項1記載の半導体装置の製造方法。前記デバイス領域の外縁から前記不良解析用パターンまでの距離は、互いに隣り合う前記バンプランドのそれぞれの表面に接続される前記半田材の間隔の2分の1であることを特徴とする請求項1記載の半導体装置の製造方法。前記配線基板は、複数の前記デバイス領域を有しており、前記不良解析用パターンおよび前記位置決め用パターンは、複数の前記デバイス領域のそれぞれの外側に形成されることを特徴とする請求項1記載の半導体装置の製造方法。半田材を介して実装基板に搭載される半導体装置であって、かつ以下の工程を含むことを特徴とする半導体装置の製造方法:a上面、前記上面に形成された複数のボンディングリード、前記上面とは反対側の下面、前記下面に形成され、かつ前記複数のボンディングリードとそれぞれ電気的に接続される複数のバンプランド、および前記複数のバンプランドのそれぞれを露出するように前記下面を覆う絶縁膜を有するデバイス領域と、平面視において前記デバイス領域の外側に形成された不良解析用パターンと、平面視において前記デバイス領域の外側に形成された位置決め用パターンと備えた配線基板を準備する工程;b前記配線基板の前記デバイス領域における前記上面に半導体チップを搭載する工程;c前記工程bの後、前記複数のバンプランドのそれぞれに半田材を配置する工程;d前記工程cの後、前記位置決め用パターンに基づいて切断箇所を特定し、前記配線基板から前記デバイス領域を分離することにより、組立体を取得する工程;e前記工程dの後、取得した前記組立体の外観を検査する工程;ここで、前記工程eにおいて、取得した前記組立体から前記不良解析用パターンが確認された場合は、前記組立体を不良品と認定する。配線基板を用いる半導体装置の製造方法の一例として、前記特許文献1のように、複数の配線基板領域を有する大型配線基板基板フレームをパンチ切断金型で打ち抜くことによって、配線基板を個片化する方法がある。特許文献1に記載された個片化方法では、打ち抜き箇所を特定するために、あらかじめ大型配線基板に位置決め位置合わせの基準となるパターン例えば孔を形成しておき、このパターンを基準にして大型配線基板を打ち抜くことにより、配線基板を個片化している。ところが、一般に配線基板を用いた半導体装置の製造工程では、製造装置と配線基板との間に位置ずれの問題が発生し易い。例えば特許文献1に記載された製造方法では、配線基板の打ち抜き箇所を特定する際の基準となるパターンでさえもが、本来形成されるべき位置からずれ、本来の切断箇所とは異なる部分を切断してしまうことがある。その結果、個片化された配線基板に形成される電極パッドバンプランドの位置も、個片化された配線基板半導体装置の外形を基準とした場合、所定の位置からずれてしまうことになる。なお、バンプランドの位置が配線基板の外形を基準とした所定の位置からずれてしまうと、配線基板から個片化した取得した半導体装置の検査工程において、半導体装置に形成された半田ボール半田材にテスト用ソケット内のテスト端子ピンを接触させることが困難となる。また、完成した半導体装置を実装基板に実装した際、実装基板上の本来配置搭載される領域から半導体装置の一部がはみ出てしまい、隣に配置された他の電子部品と接触する、あるいは隣に配置される他の電子部品の実装の妨げになるといった問題が発生する。本発明の目的は、バンプランドが所定の位置から大きく許容範囲を超える量ずれた不良の半導体装置を容易に特定排除することのできる技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。本発明の好ましい実施の形態である半導体装置の製造方法は、a上面、前記上面に形成された複数のボンディングリード、前記上面とは反対側の下面、前記下面に形成され、かつ前記複数のボンディングリードとそれぞれ電気的に接続される複数のバンプランド、および前記複数のバンプランドのそれぞれを露出するように前記下面を覆う絶縁膜を有するデバイス領域と、平面視において前記デバイス領域の外側にそれぞれ形成された不良解析用パターンおよび位置決め用パターンとを備えた配線基板を準備する工程;b前記配線基板の前記デバイス領域における前記上面に半導体チップを搭載する工程;c前記工程bの後、前記複数のバンプランドのそれぞれに半田材を配置する工程;d前記工程cの後、前記位置決め用パターンに基づいて切断箇所を特定し、前記デバイス領域を前記切断箇所に沿って前記配線基板から分離することにより、組立体を取得する工程;e前記工程dの後、取得した前記組立体の外観を検査する工程;f前記工程eの後、取得した前記組立体をテストピンを有するテスト用ソケット内に収納して検査を行う工程;を含み、前記工程eにおいて、取得した前記組立体から前記不良解析用パターンが確認された場合は、前記組立体を不良品と認定するものである。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。配線基板から分離された組立体の外観検査によって、不良解析用パターンの有無を確認することにより、組立体に形成されたバンプランドの位置ずれ量が許容範囲を超えた不良の組立体を容易に検出することが可能となる。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。さらに、実施の形態を説明する図面においては、構成を分かり易くするために、平面図であってもハッチングを付す場合や、断面図であってもハッチングを省略する場合がある。実施の形態1図1は、本実施の形態によるBGAの製造工程を示すフロー図、図2は、BGAの製造に用いる大型配線基板の全体平面図、図3aは、図2の一部デバイス領域2個分を示す平面図、図3bは、図3aのA-A線断面図である。図2および図3に示す大型配線基板10は、平面形状が長方形の基材11と、この基材11の両面上面および下面に貼り付けた銅箔12とで構成される両面銅張積層板である。基材11は、例えば耐熱性ガラス布にエポキシ樹脂を含浸させた絶縁材で構成されている。図2および図3aにおいて、二点鎖線で示す矩形のデバイス領域13は、後の工程でBGAの配線基板となる領域を示す設計上の領域である。図2に示すように、大型配線基板10は、4つのデバイス領域13を有しているので、この大型配線基板10から4個のBGAを取得することができる。大型配線基板10を使ってBGAを製造するには、まず、図4a、bに示すように、ドリルを用いた孔明け加工により、大型配線基板10の各デバイス領域13の内側に複数のビアホール14を形成し、各デバイス領域13の外側に位置決め孔位置決め用パターン15を形成する。各デバイス領域13に形成されるビアホール14は、次の工程で大型配線基板10の上面に形成する電極パッドボンディングリードと下面に形成する電極パッドバンプランドとを電気的に接続するための接続孔である。なお、実際の大型配線基板10の製造工程では、各デバイス領域13に多数数十個~数百個のビアホール14を形成するが、ここでは図面を見易くするために、各デバイス領域13に形成するビアホール14の数を4個とする。各デバイス領域13の外側に形成される位置決め孔15は、後述する大型配線基板10の切断工程で大型配線基板10を切断金型に位置決めする際に使用されるガイド孔である。大型配線基板10に形成する位置決め孔15の数は、切断金型の構造等に依存するので特に限定はできないが、ここでは、各デバイス領域13の外側に2個の位置決め孔15を形成する。位置決め孔15の開口径は、通常、デバイス領域13の内側に形成されるビアホール14の開口径よりも大きい。上記位置決め孔15は、後述するワイヤボンディング工程やモールド工程で大型配線基板10をボンディング装置やモールド金型に位置決めする際のガイド孔として使用することもできる。また、大型配線基板10を一つの工程から次の工程に搬送する際の送り孔として用することもできる。これらのガイド孔や送り孔は、デバイス領域13の外側に位置決め孔15とは別途に形成することもできる。ドリルを用いて大型配線基板10にビアホール14と位置決め孔15とを形成する上記の工程では、全てのビアホール14および全ての位置決め孔15をそれぞれ一括して同時に形成するのではなく、1個ずつ形成する。具体的には、例えば図5aに示すように、1つのデバイス領域13の内側に4個のビアホール14を1個ずつ形成し、続いて図5bに示すように、隣接するデバイス領域13の内側に4個のビアホール14を1個ずつ形成する。このようにして、4つのデバイス領域13のそれぞれに4個のビアホール14を形成する。次に、図6aに示すように、1つのデバイス領域13の外側に2個の位置決め孔15を1個ずつ形成し、続いて図6bに示すように、隣接するデバイス領域13の外側に2個の位置決め孔15を1個ずつ形成する。このようにして、4つのデバイス領域13のそれぞれの外側に2個の位置決め孔15を形成する。なお、ビアホール14と位置決め孔15は、いずれを先に形成してもよい。ドリルを用いて位置決め孔15を1個ずつ形成する上記の孔明け工程では、大型配線基板10に対するドリルの位置ずれ等に起因して、位置決め孔15の位置にばらつきが生じ、場合によっては位置ずれ量が許容限界を超えてしまうこともある。前述したように、位置決め孔15は、大型配線基板10を切断金型に位置決めする際に使用されるガイド孔である。そのため、デバイス領域13とその外側に形成された位置決め孔15との間に位置ずれが生じた場合には、大型配線基板10を切断してBGAを個片化した際、デバイス領域13の外形を基準としてレイアウトされた電極パッド後述の位置が配線基板の外形に対してずれてしまうことになる。従って、位置決め孔15は、デバイス領域13の外形を基準として所定の位置に精度良く形成することが要求される。次に、図7a、bに示すように、フォトリソグラフィ技術を用いて大型配線基板10の上面の銅箔12をパターニングすることにより、各デバイス領域13の内側にボンディングリード電極パッド12Aおよび配線12Bを形成し、各デバイス領域13の外側にメッキ用の給電線12Cを形成する。上記配線12Bは、その一端がボンディングリード12Aに電気的に接続され、かつ、その他端がビアホール14の開口端を囲むように形成される。また、配線12Bの他端には、給電線12Cが電気的に接続される。すなわち、ボンディングリード12A、配線12Bおよび給電線12Cは、一体に形成される。次に、図8a、b、cに示すように、フォトリソグラフィ技術を用いて大型配線基板10の下面の銅箔12をパターニングすることにより、各デバイス領域13の内側にバンプランド電極パッド12Dおよび配線12Eを形成し、各デバイス領域13の外側にメッキ用の給電線12Fを形成する。上記配線12Eは、その一端がバンプランド12Dに電気的に接続され、かつ、その他端がビアホール14の開口端を囲むように形成される。また、配線12Eの他端には、給電線12Fが電気的に接続される。すなわち、バンプランド12D、配線12Eおよび給電線12Fは、一体に形成される。なお、実際の大型配線基板10の製造工程では、各デバイス領域13に多数数十個~数百個のボンディングリード12Aおよびバンプランド12Dを形成するが、ここでは図面を見易くするために、各デバイス領域13に形成するボンディングリード12Aおよびバンプランド12Dの数をそれぞれ4個とする。次に、図9に示すように、無電解メッキ法を用いてビアホール14の内部に銅メッキ層16を形成する。これにより、大型配線基板10の上面の導体層ボンディングリード12A、配線12B、給電線12Cと下面の導体層バンプランド12D、配線12E、給電線12Fとがビアホール14を介して電気的に接続される。次に、図10に示すように、大型配線基板10の上面にソルダレジスト膜絶縁膜17を塗布した後、フォトリソグラフィ技術を用いてソルダレジスト膜17をパターニングすることにより、各デバイス領域13の内側のボンディングリード12Aと各デバイス領域13の外側の位置決め孔15とをそれぞれ露出させる。また、図11に示すように、大型配線基板10の下面にソルダレジスト膜17を塗布した後、フォトリソグラフィ技術を用いてソルダレジスト膜17をパターニングすることにより、各デバイス領域13の内側のバンプランド12Dと各デバイス領域13の外側の位置決め孔15とをそれぞれ露出させる。本実施の形態では、バンプランド12Dの上部を覆うソルダレジスト膜17を除去してバンプランド12Dの表面を露出させる際、ソルダレジスト膜17の開口径をバンプランド12Dの開口径よりも小さくする、いわゆるSMD方式を用いる。この場合、実際にバンプランド12Dとして機能するのは、ソルダレジスト膜17の開口から露出した部分のみとなり、ソルダレジスト膜17で覆われたバンプランド12Dの周縁部は、バンプランド12Dとして機能しない。バンプランド12Dの表面には、後述する工程で半田ボールが接続されるが、上記のSMD方式を用いてバンプランド12Dの表面を露出させた場合、半田ボールの中心は、ソルダレジスト膜17の開口径の中心と一致する。また、本実施の形態では、大型配線基板10の下面のソルダレジスト膜17をパターニングしてバンプランド12Dおよび位置決め孔15を露出させる上記の工程において、各デバイス領域13の外側のソルダレジスト膜17を同時に除去し、各デバイス領域13の四隅近傍に不良解析用パターンレジスト開口20を形成する。不良解析用パターン20の平面形状は、例えばL字形である。上記不良解析用パターン20は、大型配線基板10を切断してBGAを個片化した後の外観検査工程後述において、BGAの配線基板が大型配線基板10のデバイス領域13の外縁に沿って正確に切断されたか否かを判定するために使用される。上記不良解析用パターン20は、各デバイス領域13の外側において、導体層給電線12Fが配置されていない箇所に形成される。従って、不良解析用パターン20の内側には、大型配線基板10の基材11のみが露出しており、導体層は露出していない。なお、実際の大型配線基板10では、各デバイス領域13に高密度に導体層が形成されるため、導体層が形成された領域に不良解析用パターン20を配置すると、不良解析用パターン20の内側に露出した導体層同士が大型配線基板10を切断した際の切断面において短絡する恐れがある。しかし、導体層が配置されていない領域に不良解析用パターン20を形成した場合は、このような問題を回避することができる。前述したように、不良解析用パターン20は、ソルダレジスト膜17をパターニングしてバンプランド12Dおよび位置決め孔15を露出させる工程で同時に形成される。すなわち、不良解析用パターン20、バンプランド12Dおよび位置決め孔15のそれぞれの開口パターンは、同一のフォトマスクに形成されたパターンである。従って、不良解析用パターン20とバンプランド12Dとの間には、原則として互いの位置にずれが生じることはない。図12に示すように、不良解析用パターン20は、デバイス領域13の外縁から距離Lだけ離れた位置に配置される。この距離Lは、大型配線基板10から個片化されたBGAの外形を基準としたバンプランド12Dの位置ずれ量の最大許容範囲に等しくなるように設定されている。バンプランド12Dの表面には、後述する工程で半田ボールが接続されるが、BGAの外形に対する半田ボールの中心の位置ずれ量の最大許容範囲は、JEITA規格またはJEDEC規格によって定められている。従って、上記の距離Lは、JEITA規格またはJEDEC規格で定められた半田ボールの位置ずれ量の最大許容範囲に等しく、例えばボールピッチが0.8mmで、かつ、後述するように樹脂封止体26が個別に形成されたフランジタイプの半導体装置BGAの最大許容範囲は、JEITA規格の場合ではφ0.2mm、JEDEC規格ではφ0.15mmである。なお、JEITA規格については、図33に示すように、複数のデバイス領域13を一括して樹脂封止することで形成される直方体タイプの半導体装置の最大許容範囲が、フランジタイプの半導体装置の最大許容範囲と異なっている。また、実際の大型配線基板10では、各デバイス領域13に数十個~数百個の半田ボールが接続されるが、このような多数の半田ボールが接続される場合、上記の距離Lは、互いに隣り合う2個のバンプランド12Dのそれぞれの表面に接続される2個の半田ボールの間隔の2分の1程度となる。次に、大型配線基板10の上面に形成されたボンディングリード12Aの表面、および大型配線基板10の下面に形成されたボンディングリード12Aの表面にそれぞれメッキ層図示省略を形成する。ここでは、給電線12C、12Fを通じて各デバイス領域13の内側の導体層配線12B、12E、ボンディングリード12A、バンプランド12Dに電流を流す電解メッキ法を用い、ソルダレジスト膜17で覆われていない領域の導体層ボンディングリード12A、バンプランド12Dの表面のみにメッキ層を形成する。上記メッキ層は、ニッケルNiと金Auの積層膜からなる。ボンディングリード12Aの表面の金メッキ層は、後の工程でボンディングリード12Aの表面に接続される金ワイヤとボンディングリード12Aとを金Au-金Au接合させるために形成される。また、バンプランド12Dの表面の金メッキ層は、後の工程でバンプランド12Dの表面に接続される半田ボールの濡れ性を向上させるために形成される。次に、図13に示すように、大型配線基板10をルータ加工することにより、各デバイス領域13の外縁と重なる領域の一部に、平面形状が矩形のスリットホール貫通孔21を形成する。スリットホール21を形成する目的の一つは、各デバイス領域13の内側に形成された導体層配線12B、12E、ボンディングリード12A、バンプランド12Dを不要となった給電線12C、12Fから電気的に分離することにある。これにより、各デバイス領域13の内側に形成された導体層配線12B、12E、ボンディングリード12A、バンプランド12Dの導通試験をデバイス領域13単位で行うことが可能となる。また、各デバイス領域13の外縁と重なる領域の一部にスリットホール21を形成することにより、後の工程で大型配線基板10を切断する際の作業性が向上する。なお、本実施の形態では、スリットホール21によりソルダレジスト膜17、基材11および導体層を除去することについて説明したが、デバイス領域13単位で導通試験を行うためには、少なくとも導体層の一部を除去することで、各ボンディングリード12Aおよび各バンプランド12Dのそれぞれが給電線12Fから分離されていればよいため、分離手段としては、スリットホール21に限らず、ソルダレジスト膜17および導体層配線12B、12Eのみを除去するような溝凹部であってもよい。次に、図14におよび図15図14bの拡大図に示すように、大型配線基板10の上面の各デバイス領域13に接着剤22を介してチップ23を搭載する。矩形の単結晶シリコン基板からなるチップ23は、複数のボンディングパッド電極パッド24および図示しない集積回路が形成された表面デバイス面と反対側の裏面を大型配線基板10の上面と対向させた状態でデバイス領域13の中央部に搭載される。次に、図16に示すように、大型配線基板10の上面に形成されたボンディングリード12Aと、チップ23の表面のボンディングパッド24とを金ワイヤ25によって電気的に接続する。金ワイヤ25のボンディングは、例えば熱と超音波とを併用するボールボンディング法を用いて行う。次に、図17に示すように、大型配線基板10の上面の各デバイス領域13に搭載されたチップ23を樹脂封止体26によって個別に封止する。樹脂封止体26によるチップ23の封止は、大型配線基板10をトランスファモールド方式の金型図示省略に装着して行う。樹脂封止体26は、例えばシリコンフィラーを添加した熱硬化性エポキシ樹脂で構成される。次に、図18に示すように、大型配線基板10の下面の各デバイス領域13に形成されたバンプランド12Dの表面に半田ボール27を接続する。半田ボール27は、例えば錫Sn単体、または錫に少量のビスマスBi、亜鉛Zn、銀Ag、銅Cuのいずれか、あるいはこれらのうちの2種以上を添加した錫合金などで構成される。バンプランド12Dの表面に半田ボール27を接続するには、例えばボール状に成形した半田材をバンプランド12Dの表面に搭載した後、大型配線基板10を加熱して半田材をリフローさせる。このようにすると、バンプランド12Dの表面に接続された半田ボール27は、その中心がバンプランド12Dの表面を覆うソルダレジスト膜17の開口径の中心と一致するように、自己整合で位置決めされる。ここまでの工程により、大型配線基板10の組み立て工程が完了する。次に、上記大型配線基板10を切断してBGAを個片化するために、大型配線基板10を図19に示す切断金型パンチ金型30に装着する。図19に示すように、切断金型30は、2本の位置決めピン31が設けられたダイ32と、これらの位置決めピン31が挿入される2個のピン穴33を備えたパンチ34とで構成されている。パンチ34の外形寸法は、大型配線基板10のデバイス領域13の外形寸法と同一である。従って、このパンチ34を使って大型配線基板10を切断することにより、デバイス領域13と同一の外形寸法を有するBGAが取得される。大型配線基板10を切断金型30に装着するには、図20に示すように、大型配線基板10の下面を上に向けた状態で2個の位置決め孔15のそれぞれにダイ32のピン31を挿入した後、図21に示すように、ダイ32とパンチ34とで大型配線基板10を上下方向から挟み込む。次に、図22に示すように、パンチ34を押し下げ、大型配線基板10をデバイス領域13単位で切断することにより、大型配線基板10から1個のBGA40を取得する。このとき切断分離された大型配線基板10は、BGA40の配線基板を構成する。次に、図23に示すように、ダイ32およびパンチ34を初期位置に戻し、続いて、図24に示すように、ダイ32の位置決めピン31をパンチ34のピン穴33から抜き取った後、図25に示すように、BGA40を切断金型30から取り出す。このようにして、切断金型30に装着された大型配線基板10をデバイス領域13単位で順次切断することにより、大型配線基板10から4個のBGA組立体40を取得する。図19~図25を用いて説明したように、切断金型30を使って大型配線基板10を切断する工程では、大型配線基板10を切断金型30に装着する際、大型配線基板10の各デバイス領域13の外側に形成された2個の位置決め孔15をダイ32のピン31を挿入する図20。すなわち、大型配線基板10の位置決め孔15は、大型配線基板10をデバイス領域13単位で切断する際のガイド孔として使用される。そのため、大型配線基板10の所定のデバイス領域13とその外側の位置決め孔15との間に位置ずれが生じている場合は、大型配線基板10を切断金型30に装着した際、そのデバイス領域13とパンチ34との間に位置ずれが生じる。従って、この場合は、大型配線基板10をデバイス領域13の外縁に沿って正確に切断することができなくなるので、BGA40のバンプランド12Dに接続された半田ボール27の位置がBGA40の外形に対してずれてしまうことになる。そして、BGA40の外形に対する半田ボール27の位置ずれ量が、前述したJEITA規格またはJEDEC規格で定められた最大許容範囲を超えている場合、このBGA40は不良品となる。そこで、本実施の形態では、次の外観検査工程において、BGA40の外形に対する半田ボール27の位置ずれ量が、JEITA規格またはJEDEC規格で定められた最大許容範囲を超えているか否かを判定する。前述したように、大型配線基板10の各デバイス領域13の外側には、デバイス領域13の外縁から距離Lだけ離れた位置に不良解析用パターン20が形成される図12。そして、この距離Lは、JEITA規格またはJEDEC規格で定められた最大許容範囲に等しくなるように設定されている。また、上記不良解析用パターン20は、大型配線基板10の下面に塗布したソルダレジスト膜17をパターニングしてバンプランド12Dを露出させる工程で同時に形成するため、不良解析用パターン20とバンプランド12Dおよびバンプランド12Dに接続される半田ボール27との間の位置ずれ量は0である。そこで、外観検査工程では、BGA40の下面を観察する。そして、例えば図26に示すように、ソルダレジスト膜17が除去されて基材11が露出している箇所が確認された場合、すなわち大型配線基板10のデバイス領域13の外側に配置された不良解析用パターン20の一部がBGA40の配線基板に残った場合は、BGA40の外形に対する半田ボール27の位置ずれ量も、距離L、すなわちJEITA規格またはJEDEC規格で定められた最大許容範囲を超えたと判断することができるため、このBGA40を不良品と認定する。また、BGA40の下面を観察したとき、例えば図27に示すように、半田ボール27が接続されたバンプランド12Dの表面を除く領域の全体がソルダレジスト膜17で覆われている場合、すなわちBGA40の下面に不良解析用パターン20が存在しない場合は、BGA40の外形に対する半田ボール27の位置ずれ量が距離L、すなわちJEITA規格またはJEDEC規格で定められた最大許容範囲より小さいと判断することができるので、その他の外観不良がない限り、このBGA40を外観検査工程での良品と認定する。このように、本実施の形態によれば、外観検査工程においてBGA40の下面を観察することにより、半田ボール27の位置ずれ量が最大許容範囲を超えた不良のBGA40を容易に検出することができる。次に、上記外観検査工程で良品と認定されたBGA40の電気特性検査を行う。この電気特性検査は、例えば図28に示すようなテスト用ソケット50にBGA40を収納して行う。テスト用ソケット50は、ソケット本体51と、ソケット本体51の上部に開閉可能に取り付けられたキャップ52とを備えている。また、ソケット本体51には、複数個のボール接続用テストピン53が内蔵されている。ボール接続用テストピン53は、BGA40の配線基板のバンプランド12Dに接続された半田ボール27と接触する円柱状のプローブ針である。ボール接続用テストピン53は、コイルバネの弾性力によってピンガイド54内を上下動するポゴピンPOGOpin構造を有しており、その下端部は、ソケット本体51に内蔵された図示しないコンタクトプローブに接続されている。ボール接続用テストピン53が収容されたピンガイド54の内壁面の上端部は、その下方の部分よりも隙間が広くなっており、半田ボール27が挿入されるボールガイド部として機能する。ボール接続用テストピン53の先端部上端部の形状は、球状の半田ボール27と多点で接触する、いわゆるクラウン形状になっている。ボール接続用テストピン53の先端部の形状をこのようにした場合は、球状の半田ボール27との接触点接触面積が増えるので、ボール接続用テストピン53の先端部を半田ボール27の表面に確実に接触させることができる。なお、図に示したボール接続用テストピン53の先端部は、半田ボール27と2点で接触する形状になっているが、半田ボール27と3点以上で接触する形状であってもよいことは勿論である。上記テスト用ソケット50を使用してBGA40の電気特性検査を行う際は、図29に示すように、BGA40をソケット本体51の上面に位置決めする。そして、キャップ51の下面に設けられた凸部55をBGA40の上面に押し付けることによって、BGA40をソケット本体51の上面に固定する。本実施の形態では、この電気特性検査工程に先立つ外観検査工程において、半田ボール27の位置ずれ量が大きいBGA40を不良品として取り除いているので、テスト用ソケット50に装着されたBGA40の下面の半田ボール27をボール接続用テストピン53の先端部と確実に接触させることができる。次に、この状態でBGA40に対する各種の電気特性検査を行う。この電気特性検査には、例えばBGA40の配線基板に搭載されたチップ23からボール接続用テストピン53に至る配線経路の導通/非導通を確認する検査、チップ23に対するAC/DCテスト、チップ102から半田ボール27に至る配線経路の導通/非導通を確認する検査などが含まれる。このようにして、前述の大型配線基板10から取得した複数個のBGA40のうち、前述の外観検査工程で良品と認定されたBGA40の電気特性検査を行い、良品のBGA40のを選別することにより、BGA40の製造工程が完了する。前述の外観検査工程で良品と認定されたBGA40は、BGA40の外形に対する半田ボール27の位置ずれ量が小さい。そのため、図30に示すように、半田ボール27を介してBGA40を電子機器の実装基板マザーボード41に実装した際、実装基板41の本来の搭載位置に精度よく実装することができ、隣に配置される他の電子部品と接触したり、隣に配置される他の電子部品の実装を妨げたりすることがない。なお、本実施の形態では、ドリルを用いて大型配線基板10にビアホール14と位置決め孔15とを形成する工程図4~図6に示す工程において、位置決め孔15をデバイス領域13毎に順番に形成したが、複数のデバイス領域13の外側に同時に位置決め孔15を形成してもよい。本実施の形態では、位置決め孔15をデバイス領域13毎に順番に形成するからこそ、位置決め孔15が所定の位置からずれると説明したが、複数のデバイス領域13のそれぞれに対応する複数の位置決め孔15を同時に形成する場合においても、位置決め孔15の形成のために使用する装置に大型配線基板10を設置する際に大型配線基板10の位置がずれた場合には、デバイス領域13と位置決め孔15との間に位置ずれが生じる。しかしながら、本実施の形態のように、不良品を判別する手段不良解析用パターン20を大型配線基板10に設けておくことにより、複数の位置決め孔15を同時に形成する場合においても、半田ボール27の位置ずれが生じた不良品を確実に特定することができる。また、大型配線基板10と加工装置との間に位置ずれが生じなかったとしても、切断工程において使用する加工手段装置の加工精度誤差により、個片化されたBGA40が不良品となる恐れもある。しかし、本実施の形態によれば、デバイス領域13の外側に不良品を識別するためのパターン本実施の形態では、レジスト開口で構成された不良解析用パターンを設けているため、このような課題が発生したとしても、不良品を確実に特定することができる。本実施の形態では、デバイス領域13の四隅の近傍に平面形状がL字形の不良解析用パターン20を形成したが、不良解析用パターン20の平面形状はL字形以外であってもよい。また、不良解析用パターン20の平面形状がL字形である場合には、デバイス領域13の四隅のうち、4か所全てに形成するのではなく、図31に示すように、対角線上に位置する2か所互いに対向する2つの角部の近傍に形成してもよい。さらに、不良解析用パターン20の平面形状が長方形のような直線状のパターンである場合には、デバイス領域13のコーナー部近傍ではなく、図32に示すように、各辺スリットホール21が形成される位置に配置してもよい。本実施の形態では、大型配線基板10の各デバイス領域13の4辺にスリットホール21を形成したが、例えば無電解メッキ法を用いてボンディングリード12Aおよびバンプランド12Dの表面にメッキ層を形成する場合は、給電線12C、12Fが不要となるので、スリットホール21を設けなくともよい。実施の形態2前記実施の形態1では、大型配線基板10の下面に塗布したソルダレジスト膜17をパターニングしてバンプランド12Dおよび位置決め孔15を露出させる際、各デバイス領域13の外側のソルダレジスト膜17を同時に除去することによって不良解析用パターンレジスト開口20を形成した。これは、ソルダレジスト膜17をパターニングしてバンプランド12Dを露出させる工程で同時に形成した不良解析用パターン20は、バンプランド12Dおよびバンプランド12Dの表面に接続される半田ボール27との間の位置ずれ量が0であることを利用したものである。しかしながら、この方法は、バンプランド12Dの上部を覆うソルダレジスト膜17を除去してバンプランド12Dの表面を露出させる際に、ソルダレジスト膜17の開口径をバンプランド12Dの開口径よりも小さくするSMD方式を用いる場合においてのみ適用できる方法であり、ソルダレジスト膜17の開口径をバンプランド12Dの開口径よりも大きくする、いわゆるNSMD方式を用いる場合には、適用することができない。すなわち、ソルダレジスト膜17の開口径をバンプランド12Dの開口径よりも大きくするNSMD方式を用いる場合には、バンプランド12Dに接続される半田ボール27の中心が常にバンプランド12Dの中心と一致することになる。そのため、ソルダレジスト膜17をパターニングしてバンプランド12Dを露出させる工程で使用するフォトマスクに合わせずれが生じた場合には、ソルダレジスト膜17の開口径の中心とバンプランド12Dの中心、すなわちソルダレジスト膜17の開口径の中心と半田ボール27の中心との間に位置ずれが生じることになる。このように、NSMD方式を用いる場合には、ソルダレジスト膜17をパターニングしてバンプランド12Dを露出させる工程で同時に形成される不良解析用パターン20とバンプランド12Dおよびバンプランド12Dに接続される半田ボール27との間の位置ずれ量が0にならないので、この不良解析用パターン20をBGA40の外形に対する半田ボール27の位置ずれの判定に利用することができない。そこで、バンプランド12Dの上部のソルダレジスト膜17を除去してバンプランド12Dの表面を露出させる際にNSMD方式を用いる場合には、例えば図34に示すように、大型配線基板10の下面の銅箔12をパターニングして各デバイス領域13の内側にバンプランド12Dおよび配線12Eを形成し、各デバイス領域13の外側にメッキ用の給電線12Fを形成する工程実施の形態1の図8に示す工程において、各デバイス領域13の外側に銅箔12で構成された不良解析用パターン導体パターン28を形成する。不良解析用パターン28の平面形状は、例えばL字形であり、その位置は、例えば各デバイス領域13の四隅近傍である。バンプランド12Dおよび配線12Eと同時に形成される不良解析用パターン28は、バンプランド12Dとの間の位置ずれ量が0である。従って、後の工程でバンプランド12Dの表面に接続される半田ボール27と不良解析用パターン28との間の位置ずれ量も0となる。また、図35に示すように、不良解析用パターン28は、前記実施の形態1の不良解析用パターン20と同じように、デバイス領域13の外縁から距離Lだけ離れた位置に配置される。この距離Lは、大型配線基板10から個片化されたBGAの配線基板の外形を基準としたバンプランド12Dの位置ずれ量の最大許容範囲、すなわちJEITA規格またはJEDEC規格で定められた半田ボールの位置ずれ量の最大許容範囲に等しい。図36に示すように、大型配線基板10の下面に塗布したソルダレジスト膜17をパターニングしてバンプランド12Dおよび位置決め孔15を露出させる工程実施の形態1の図11に示す工程では、ソルダレジスト膜17の開口径をバンプランド12Dの開口径よりも大きく形成する。また、この工程では、不良解析用パターン28の上部を覆うソルダレジスト膜17も除去し、不良解析用パターン28の表面を露出させる。BGA40の外観検査工程では、BGA40の下面を観察する。そして、例えば図37に示すように、導体層が露出していることが確認された場合、すなわち不良解析用パターン28の一部が残っていることが確認された場合は、BGA40の外形に対する半田ボール27の位置ずれ量が、JEITA規格またはJEDEC規格で定められた最大許容範囲を超えたと判断し、このBGA40を不良品と認定する。他方、BGA40の下面を観察し、導体層が露出していないことが確認された場合は、BGA40の外形に対する半田ボール27の位置ずれ量が上記の最大許容範囲よりも小さいと判断し、その他の外観不良がない限り、このBGA40を外観検査工程での良品と認定する。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。前記実施の形態では、配線基板のバンプランドに接続する外部接続端子として半田ボールを使用するBGAについて説明したが、バンプランドに接続する外部接続端子として平坦な半田材を使用するLGAなどに適用することもできる。前記実施の形態では、大型配線基板として両面銅張積層板を使用したが、4層配線基板あるいは6層配線基板など、より多層の配線層を有する配線基板を使用してもよい。なお、4層以上の配線層を有する大型配線基板を使用した場合、不良解析用パターンの内側に露出するのは基材コア材ではなく、基材の表面に配置形成された絶縁層である。前記実施の形態では、大型配線基板からBGAを個片化する際、切断金型パンチ金型を用いて大型配線基板を切断したが、ブレードを用いたダイシング方式で大型配線基板を切断してもよい。また、この場合は、デバイス領域毎に位置決め孔位置決めパターンを形成しなくともよい。前記実施の形態では、切断工程において大型配線基板の切断箇所を特定するための位置合わせ用のパターンとして、デバイス領域の外側に設けた位置決め孔位置決め用パターンを使用したが、金属配線などの導体層を用いて位置決め用パターンを形成してもよい。但し、使用する金属配線は、配線の形成工程、あるいはレジスト開口の形成工程とは異なる工程で形成されたものであることを前提とする。また、位置決め孔の代わりに金属配線を使用する場合は、カメラ撮像手段を用いて位置合わせを行うものとする。