方法であって、集積回路チップのための活性層を形成することであり、前記活性層が能動素子層及び金属インターコネクト層を含む、活性層を形成すること、前記活性層の上にトラップリッチ層を形成すること、を含む方法。前記トラップリッチ層を、注入損傷、放射線損傷、及び機械的損傷のうちの1つによって形成することをさらに含む、請求項1に記載の方法。前記活性層の形成後に前記トラップリッチ層を形成することをさらに含む、請求項1に記載の方法。前記活性層を半導体ウェハに形成すること、前記トラップリッチ層をハンドルウェハに形成すること、前記ハンドルウェハを前記半導体ウェハに結合すること、をさらに含む、請求項1に記載の方法。前記ハンドルウェハ上に結合層を形成すること、前記結合層の形成後に前記トラップリッチ層を形成すること、をさらに含む、請求項4に記載の方法。前記ハンドルウェハを前記半導体ウェハの頂部側に結合すること、前記半導体ウェハの背面側の半導体基板の少なくとも一部を除去すること、をさらに含む、請求項4に記載の方法。前記ハンドルウェハを前記半導体ウェハに結合する前に前記ハンドルウェハに前記トラップリッチ層を形成することをさらに含む、請求項4に記載の方法。第2の活性層を前記ハンドルウェハに形成すること、前記トラップリッチ層を前記第2の活性層の下の前記ハンドルウェハに形成すること、前記ハンドルウェハを前記半導体ウェハの頂部側に結合すること、をさらに含む、請求項4に記載の方法。前記トラップリッチ層を前記ハンドルウェハに形成することが、第2のハンドルウェハを前記ハンドルウェハの頂部側に結合すること、前記ハンドルウェハの背面側の基板の少なくとも一部を除去すること、前記トラップリッチ層を第3のハンドルウェハに形成すること、第3のハンドルウェハを前記ハンドルウェハの前記背面側に結合すること、をさらに含む、請求項8に記載の方法。放射線損傷によって前記トラップリッチ層を形成するために前記ハンドルウェハに放射線照射することをさらに含む、請求項4に記載の方法。前記ハンドルウェハ上に結合層を形成すること、前記結合層の形成後に前記トラップリッチ層を形成するために前記ハンドルウェハに放射線照射すること、をさらに含む、請求項10に記載の方法。複数のウェハが一緒に放射線照射されるバッチプロセスで前記トラップリッチ層を形成するために前記ハンドルウェハに放射線照射することをさらに含む、請求項10に記載の方法。前記活性層の形成後に前記ハンドルウェハを前記半導体ウェハに結合することをさらに含む、請求項4に記載の方法。前記活性層及び前記トラップリッチ層を半導体ウェハに形成すること、及び、前記トラップリッチ層の上の前記半導体ウェハにハンドルウェハを結合することをさらに含む、請求項1に記載の方法。集積回路チップであって、能動素子層及び金属インターコネクト層を含む活性層と、前記活性層の上に位置するトラップリッチ層と、を備える集積回路チップ。前記トラップリッチ層が、注入損傷、放射線損傷、及び機械的損傷のうちの1つによって形成される、請求項15に記載の集積回路チップ。前記活性層の形成後に前記トラップリッチ層が前記集積回路チップに付加されることをさらに含む、請求項15に記載の集積回路チップ。前記活性層を備える半導体ウェハと、前記半導体ウェハに結合されたハンドルウェハであり、前記トラップリッチ層を備えるハンドルウェハと、をさらに備える、請求項15に記載の集積回路チップ。前記ハンドルウェハが結合層をさらに備え、前記結合層の形成後に前記トラップリッチ層が形成される、請求項18に記載の集積回路チップ。前記ハンドルウェハが前記半導体ウェハの頂部側に結合され、半導体基板の少なくとも一部が前記半導体ウェハの背面側から除去されている、請求項18に記載の集積回路チップ。前記ハンドルウェハが前記半導体ウェハに結合される前に前記トラップリッチ層が前記ハンドルウェハに形成される、請求項18に記載の集積回路チップ。前記ハンドルウェハが第2の活性層をさらに備え、前記トラップリッチ層が前記ハンドルウェハにおける前記第2の活性層よりも下にあり、前記ハンドルウェハが前記半導体ウェハの頂部側に結合される、請求項18に記載の集積回路チップ。前記トラップリッチ層が前記ハンドルウェハの背面側に結合された第2のハンドルウェハに形成される、請求項22に記載の集積回路チップ。放射線損傷によって前記トラップリッチ層が前記ハンドルウェハに形成される、請求項18に記載の集積回路チップ。前記ハンドルウェハが結合層をさらに備え、前記結合層の形成後に放射線損傷によって前記トラップリッチ層が形成される、請求項24に記載の集積回路チップ。複数のウェハが一緒に放射線照射されるバッチプロセスで前記トラップリッチ層を形成するために前記ハンドルウェハが放射線照射される、請求項24に記載の集積回路チップ。前記活性層の形成後に前記ハンドルウェハが前記半導体ウェハに結合される、請求項18に記載の集積回路チップ。前記活性層及び前記トラップリッチ層を備える半導体ウェハと、前記トラップリッチ層の上の前記半導体ウェハに結合されるハンドルウェハと、をさらに備える、請求項15に記載の集積回路チップ。集積回路チップであって、活性層を有する半導体ウェハであり、前記活性層が能動素子層及び金属インターコネクト層を含む、半導体ウェハと、前記活性層の形成後に前記半導体ウェハの頂部側に結合されるハンドルウェハであり、前記半導体ウェハに結合される前に形成されたトラップリッチ層を有する、ハンドルウェハと、を備える集積回路チップ。前記前述の活性層が第1の活性層であり、前記ハンドルウェハがさらに第2の活性層を有し、前記第2の活性層が第2の能動素子層及び第2の金属インターコネクト層を含み、前記トラップリッチ層が前記第1の活性層と前記第2活性層との間にある、請求項29に記載の集積回路チップ。消費者需要は、RFデバイスの品質及び性能に対する制約を厳しくし続ける。これらの制約は、RF回路によって生成されデコードされる信号の、必要とされる直線性及び正確さに直接影響する。他の要件のうち、回路の1つの部分における信号は、回路の別の部分における信号に影響しない及びこれを劣化させないようでなければならない。この影響は、クロストークと呼ばれる。回路内の或る寄生経路のインピーダンスは、RF回路において信号を搬送するのに用いられる周波数で最小に達する傾向があるので、クロストークの軽減は、RF通信回路にとって決定的に重要である。これらの同じ寄生経路は異なる信号を搬送する回路内のノードを接続するので、クロストークの問題は、RF用途にとって特に問題がある。加えて、回路内の信号が曝される場合がある寄生容量は信号に依存しないことが決定的に重要である。信号に依存する誤差を校正で除去することは難しく、こうした誤差は本質的に非線形であるため、この要件は極めて重要である。電子回路におけるクロストークの問題への1つの解決策は、高抵抗率基板の使用である。図1を参照すると、基板層101の抵抗の増加は、基板を通る寄生経路のインピーダンスを増加した基板抵抗をもたない場合のインピーダンスよりも高く維持することによってクロストークを減少させる。基板層101に用いられる材料は、典型的に、基板層101が絶縁体の特徴のうちの幾つかをもつように非常に軽くドープされたシリコンを含む。高抵抗率基板の使用は、RF通信回路のためのSOI構造体の利点をおよそ2桁の周波数の大きさだけ伸ばせることが分かった。高抵抗率基板は、それらがSOIプロセスで用いられるときの基板損失を減少させることができるが、それらは寄生表面伝導と呼ばれる別の現象の影響を非常に受けやすい。寄生表面伝導の問題と可能性のある解決策は、再び図1を参照して説明することができる。既に述べたように、典型的な高抵抗率基板デバイス絶縁体層102は二酸化ケイ素であり、基板層101は高抵抗率シリコンである。寄生表面伝導の問題は、基板層101を形成する軽くドープされたシリコンは電気力線fieldlinesを終端させることができるが、活性層103の信号電圧によって電荷キャリアが影響を受けるため、基板層101の薄い表面領域110が反転又は蓄積領域になる可能性があるという事実に由来する。領域110において電荷キャリアが変位される度合いは、活性層103における信号によって直接変化する。結果として、活性層によって見られる場合の基板層101と活性層103との間の接合部の容量は、印加された電圧に依存する。この容量は、結果的に非線形性及び付随する信号純度の損失をもたらす。加えて、印加された電圧は、基板層101の側のこの境界面を反転させ、基板層101が高抵抗率であるという事実にもかかわらず電荷が横方向に非常に容易に動くことができる領域110内のチャネル状の層をもたらすことがある。したがって、この影響はまた、RF通信回路における信号を劣化させるクロストークにつながることがある。チャネル状の層110の望ましくない生成の問題への解決策は、通例、領域110内の基板層101の頂部に沿ってトラップリッチ層を形成することである。トラップリッチ層は領域110における電荷キャリアのキャリア寿命を著しく低下させるので、このトラップリッチ層の存在は寄生表面伝導に効果的に対抗する。キャリアは遠くに移動できないので、したがって、基板層101の実効抵抗が保たれ、活性層103によって見られる場合の容量は、活性層103における信号ほどには左右されない。領域110におけるトラップリッチ層に伴う問題は、しかしながら、活性層103における構造体を形成するための後続する加工よりも前にトラップリッチ層が形成されるときに、これらの後続する加工ステップがトラップリッチ層を劣化させる可能性があることである。半導体デバイスの加工、特に、活性層103における能動素子の製造は、一般に、1000°Cから1100°Cまでの温度で行われる高温加工を含む。半導体構造体の高温加工は、半導体結晶格子における欠陥をアニールするように作用する。この効果は、通例、電気回路の電気特性を強化するために使用される。しかしながら、通常の用途とは逆に、アモルファス又は多結晶シリコン結晶パターンから形成されるトラップリッチ層の性能は、欠陥部がアニールで除去されるときにトラップの数が減少するので、実際には低下する。開示される発明の例となる実施形態への参照がここで詳細に行われ、その1つ又は複数の例は添付の図面で例証される。各例は、本技術を限定するものとしてではなく本技術の説明のために提供される。実際には、その精神及び範囲から逸脱することなく本技術に修正及び変形を行うことができることが当業者には明らかであろう。例えば、1つの実施形態の一部として例証され又は説明される特徴は、さらなる実施形態をもたらすために別の実施形態と共に用いられてもよい。したがって、本発明の主題は、添付の請求項及びそれらの均等物の範囲内のすべてのこうした修正及び変形を包含することを意図される。本発明の実施形態は、一般に、寄生表面伝導を抑制し、ICチップの1つ又は複数の活性層に形成されたデバイスのRF性能を強化する。本発明の幾つかの実施形態は、層転写された構造体を層転写された構造体のハンドルウェハにおけるトラップリッチ層と共に使用することによってそれらの有益な結果を達成する。本発明の幾つかの実施形態では、基板は、活性層から伝統的なSOI構造体よりも大きい度合いに遠くに動かされ、これにより、基板損失の影響を低減させる。本発明の幾つかの実施形態では、トラップリッチ層は、活性層加工例えばCMOSプロセスなどが完了した後で導入され、これにより、トラップリッチ層の有効性を保ち、ICチップ全体の一体性の崩壊を最小にする。本発明の幾つかの実施形態は、活性層に形成されたデバイスの電気性能を改善し、所与の潜在的有効性に関するトラップリッチ層の有効性を改善し、ICチップ全体の製造欠陥の可能性を最小にする。本発明の幾つかの実施形態は、図2を参照して説明することができる。図2は、ICチップの一部の中の構造体200を示す。構造体200は、後述するようにウェハ結合技術又は層転写技術によって形成されてもよい。したがって、構造体200は、一般に、半導体ウェハ202に結合されたハンドルウェハ201を備える。構造体200は、したがって層転写構造体として言及することができる。半導体ウェハ202は、一般に、絶縁体層204と接触している底部側を有する活性層203を備える。半導体ウェハ202は、随意的に別の絶縁体層図示せずによってキャップされる。ハンドルウェハ201は、一般に、ハンドル基板層205及び結合層206を備える。活性層203は、一般に、能動素子層207及びメタライゼーション又は金属インターコネクト層208を含み、これはさらに、その中に回路が形成された後に存在するドーパント、誘電体、ポリシリコン、金属配線、パッシベーション、及び他の層、材料及び/又はコンポーネントの組合せを概して含む。回路は、金属配線209例えば金属インターコネクト層208におけると、レジスタ、キャパシタ、及びインダクタのような受動素子と、トランジスタ210例えば能動素子層207におけるのような能動素子とを含んでもよい。結合層206は、一般に、活性層203を分離し及び保護するのに用いられる1つ又は複数の絶縁体層及びパッシベーション層の組合せとすることができる。結合層206は、ウェハ結合又は層転写処理中にハンドルウェハ201の底部露出面211を半導体ウェハ202の頂部露出面212に結合するのに用いられる材料であってもよい。代替的実施形態では、結合層206は、ウェハ結合又は層転写の前に、ハンドルウェハ201に付加するのではなく半導体ウェハ202に付加される。幾つかの実施形態では、結合層206は、酸化物層をもたらすために化学気相堆積CVD又は熱酸化によって形成される。実施形態に応じて、本明細書に記載される場合の結合層206は、トラップリッチ層214の前又は後に形成されてもよい。結合層206がトラップリッチ層214の前に形成される場合、結合層206の形成に関連した熱に起因してトラップリッチ層214の利点は僅かに蝕まれるであろう。しかしながら、単一のCVD又は熱酸化プロセスは、フル能動素子加工がそうであるほど多くはトラップ密度を減少させないであろう。半導体ウェハ202は、従来のセミコンダクタオンインシュレータSOIウェハこの場合、絶縁体層204は埋設酸化物又は他の適切な絶縁体又は誘電体材料として形成される、又は従来のバルク半導体ウェハこの場合、絶縁体層204は、所望に応じて注入される、堆積される、成長させられる、などであってもよい。ハンドルウェハ201を半導体ウェハ202に結合する前に、半導体ウェハ202の基板の中に又は上に活性層203の構造体が形成される。結合後に、絶縁体層204の背面213が露出されるように、絶縁体層204の下のオリジナルの半導体基板図示せずの一部が除去される。下にある基板が除去されると、ハンドルウェハ201は、活性層203におけるデバイス又は構造体の電気特徴を保護する及び保つのに必要な、必要とされる安定化力を提供する。加えて、さらなるメタライゼーション又はインターコネクト配線図示せずが、絶縁体層204を通して延び、活性層203におけるコンポーネントへの背面側電気接続のために絶縁体層204の背面側213に堆積されてもよい。図2を参照して説明される構成の有利な態様は、結果として得られる構造体200の基板すなわちハンドル基板層205が、従来のSOI又はバルク半導体構造体でよりも活性層203からさらに遠いことである。この特徴は、一般に、結合層206がこうした従来の構造体の絶縁体層絶縁体層204と同様よりも厚いことによる結果である。ハンドル基板層205は活性層203から比較的遠く離れているので、寄生経路及び非線形容量の影響が顕著に小さくなる。結合層206を絶縁体層204よりも厚くできることには多くの理由がある。例えば、絶縁体層204は高品質絶縁体層であり、厚い高品質絶縁体を形成するには、一般に時間及び費用がひどくかかる。また、こうした絶縁体層例えば204の厚さが増加するのに伴い、半導体ウェハ又はICチップにおける異なる層間の異なる熱膨張係数に起因するウェハの反りがより喫緊の課題となるので、絶縁体層204は比較的薄く保たれてもよい。約1マイクロメートルμmを超える絶縁体層の厚さについては、この影響は、通常の半導体製造技術を用いて容易に軽減させることができない。その最大厚さに対するこれらの及び他の制約に起因して、絶縁体層204を任意に厚くすることはできない。代わりに、絶縁体層204の典型的な厚さは約0.1~約1μmであろう。一方、本発明の幾つかの実施形態に係る結合層206の典型的な厚さは、数マイクロメートルの厚さであってもよい。図2を参照して説明される層転写構造体200は、一般に、標準SOI構造体と比べた場合に、非線形基板容量及び基板損失に起因する問題がより少ない。しかしながら、従来の層転写デバイスは、ハンドルウェハ例えば201における基板例えばハンドル基板層205の存在に起因する基板損失に依然として悩まされることがある。これらの現象への構造体200の抵抗を増加させるために、活性層203の上の結合層206に概して隣接するハンドル基板層205内にトラップリッチ層214が提供されてもよい。本明細書で及び添付の請求項で用いられる場合のトラップリッチ層という用語は、一般に、高密度の電気的に活性なキャリアトラップを有する層を指す。図2で例証されるように、トラップリッチ層214は結合層206と接触する状態とすることができ、結合層206は活性層203と接触する状態とすることができる。この構成は、他の方法ではハンドル基板層205と結合層206との境界面で起こるであろうキャリアの移動を抑制することによって、寄生基板伝導及び基板損失の影響を効果的になくすであろう。一般に、トラップリッチ層214内のより高いトラップ密度は、非線形寄生容量及び寄生表面伝導を最小にすることのより大きな効果につながる。本発明の幾つかの実施形態では、トラップリッチ層214は、1011cm-2eV-1を超えるトラップ密度を有する。活性層203に構造体を形成するのに必要な加工後にトラップリッチ層214が形成される実施形態はトラップリッチ層214の熱劣化に悩まされないので、これらの実施形態は、一般に、従来技術では典型的であるよりも高いトラップ密度を形成する、より簡単又はより効率的な方法を可能にする。本発明の種々の実施形態では、トラップリッチ層214は様々な形態で提供される。幾つかの例となる実施形態では、トラップリッチ層214は、ハンドルウェハ201が半導体ウェハ202に結合される前にハンドル基板層205の表面上に高抵抗率材料を堆積させることを通じて形成される。堆積される材料は、多結晶半導体材料又は多結晶シリコンとすることができる可能性があり、ハンドル基板層205は、高い抵抗率を有するように非常に軽くドープされたシリコンとすることができる可能性がある。代替的実施形態では、トラップリッチ層214は、ハンドル基板層205に損傷した領域をもたらすためにハンドル基板層205への高エネルギー粒子例えば希ガス、シリコン、酸素、炭素、ゲルマニウムなどの注入を通じて形成される。注入は、既に存在する結合層206がある状態で行うこともできるし、又はない状態で行うこともできる。しかしながら、結合層206の幾つかの材料例えば酸化物は注入を妨げることがあるため、注入は、一般に、結合層206がない方がより容易である。一方、結合層206が熱酸化物材料である場合、トラップリッチ層214に対する注入後の結合層206の形成からの熱がトラップリッチ層214を劣化させる可能性がある。この場合、熱酸化後に注入がなされる。例えば、約1000Åの熱酸化物を通したアルゴンの注入は、約1E15/cm2及び約240keVエネルギーで行うことができる可能性がある。結果として生じるシリコン基板の損傷は、一般に、シリコン表面からおよそ2000Åの深さに延びるであろう。注入される粒子は、アルゴン又はシリコン又は他の適切なイオンとすることができる可能性があり、ハンドル基板層205は、高い抵抗率を有するように非常に軽くドープされたシリコンとすることができる可能性がある。アルゴンは、比較的大きい質量を有し、そのため実質的な損傷を及ぼすことになるが、これはまた不活性であるため、いかなる期待されない副作用も引き起こさないので、有益に使用することができる可能性がある。一方、ケイ素は、ケイ素がハンドル基板層205のシリコン結晶構造を崩壊させることになるがいかなる他の副作用も有さないという点で、同様の理由で被注入材料として用いることができる可能性がある。酸素又は炭素は、それらが、幾つかのSi結合をダングリングのまま残す状態でシリコン結晶格子を崩壊させるSi-O結合又はSi-C結合の形成に起因して、後続する熱アニーリングに関して比較的安定したトラップ密度を形成することができるので、注入のために有益に用いることができる可能性がある。加えて、十分な線量及び後続する熱アニーリングにより、O原子が合体し始めて、SiOx析出物を形成する可能性があり、これはシリコン格子における安定したトラップサイトを形成するであろう。加えて、ハンドルウェハ201の底面211又は結合層206が付加される前の、以前の底面から、表面211からの所望の最大深さ又は距離にトラップリッチ層214を形成するために、多くの注入エネルギーを用いることができる。また、線量は、ほぼ一定のトラップ密度対深さをもたらすためにエネルギーと共に変化させることもできる。結果的にほぼ一定の損傷プロフィール対深さをもたらす2つの一連の注入の例として、1E15/cm2及び240keVでのアルゴンの注入に後続して、3E14/cm2及び60keVでのアルゴンの第2の注入を行うことができる。この一連の注入は、一般に、結果的に、シリコン表面から約3000Aの深さまでほぼ一定の損傷プロフィールをもたらすであろう。さらに、注入は、注入ビームからの自己加熱に起因する損傷の自己アニーリングを防ぐために、低いビーム電流及び/又は裏側ウェハ冷却で行うことができる。他の代替的実施形態では、トラップリッチ層214は、ハンドルウェハ201全体からなる。例えば、本発明の幾つかの実施形態では、ハンドルウェハ201は、高抵抗率ポリシリコンからなり、そのためトラップリッチ層204は、ハンドルウェハ201のすべての範囲を通して延びる。これらの代替的実施形態は、ポリシリコンウェハが単結晶シリコンウェハよりも高価でないため及びトラップがハンドルウェハ201全体の厚さにわたって位置することになるため、優れた性能及び低コストの有利な特徴を呈するであろう。幾つかの実施形態は、ガンマ線、X線、又は他の適切な高エネルギー粒子源例えば半導体格子損傷を引き起こすことができるMeV電子、プロトン、又は他の高エネルギー粒子のような比較的高エネルギーのイオン化放射線への暴露によってハンドルウェハ201に放射線照射することでハンドルウェハ201全体にわたってトラップリッチ層214を形成する。こうした放射線は、半導体格子への損傷を引き起こし、結果的にトラップを生じることができる。適切なガンマ線源は、例えばコバルト60であってもよい。放射線を用いることの利点は、放射線がハンドルウェハ201全体を通して容易に貫入し、これにより、ハンドルウェハ201のバルク全体にわたってトラップを形成することである。この特徴は、ハンドルウェハ201の厚さ全体にわたって単位体積あたりのトラップ密度を比較的一定にし、望ましい単位ウェハ表面積あたりの高度に集積されたトラップ密度をもたらすことができる。1つの代替は、トラップの表面層だけが形成されるように、基板層205の中にあまり深く貫入することができない低エネルギー放射線をハンドルウェハ201の表面に照射することである。放射線照射の別の利点は、その上に以前に堆積されたほとんどあらゆるタイプの表面フィルムをもつハンドルウェハに対してこれを行うことができることである。したがって、結合層206は、例えば、ハンドルウェハ201の表面211に既に存在することができる。ガンマ線の高い貫入深さに起因して、例えば、ほとんどの放射線は、結合層206を通過して基板層205に入るであろう。この特徴は、結合層206の堆積又は熱成長後にトラップリッチ層214が生成されることを可能にする。結合層206の堆積又は成長後のトラップ生成の付加的な利点は、SiとSiOxとの境界面に境界面トラップが生成されて、基板層205の結合面に付加的なトラップ層が生じる可能性があることである。この表面にトラップの層を有することは、抵抗性の基板層205の中深くではなくこの表面での電気力線の終端を提供し、あまり損失性ではない電荷/電界終端システムを形成することによって有益となる可能性がある。熱酸化後にトラップリッチ層214を形成することの別の利点は、熱酸化が、高温及び長い時間を必要とし、結果的に以前に生成されたトラップのアニーリング及び劣化をもたらすことがあり、これは高いトラップ密度の一般的目標に反するということである。また、結合層206はCVDによって形成することができる可能性があるが、幾つかの場合には、結合層206に関する熱で成長した酸化物は、CVD酸化物よりも望ましい特性を有する可能性がある。トラップ形成を誘起するための放射線照射の別の利点は、高い貫入深さ例えばガンマ線ののため、ウェハのボックス全体典型的に1つにボックスに25のウェハをバッチとして放射線照射できることであり、これは時間と資金を節約する。また、ウェハボックスは、放射線がボックスに貫入する可能性があるので、放射線照射処理中は封止されたままとすることができ、これにより、ウェハの潜在的な汚染を防ぐ。この特徴はまた、クリーンルームではなく産業環境で暴露が行われることを可能にし、これにより、コストを減らし、処理のために用いることができる製作所の数を増やすことができる。バルク半導体ウェハに加えて、SOIウェハに対して放射線照射技術を用いることができる可能性がある。しかしながら、SOIウェハの頂部半導体層は過度に損傷される可能性がある。急速な上面アニーリングは、頂部半導体層への損傷の幾らかを修復できる可能性がある。しかしながら、こうしたアニーリングは、頂部半導体層のCMOSプロセスが既に行われている場合には許容可能でない場合がある。一方、頂部半導体層においてなされたデバイスへの損傷が許容可能ではなかった場合、後続する修復アニールなしにCMOSプロセス後にトラップ生成をもたらすことができる可能性がある。この選択肢は、CMOSプロセスの前にSOIウェハにトラップリッチ層をもたらすことよりも簡単であり且つあまり高価でない可能性がある。放射線照射はまた、実効抵抗率の全体的な増加をもたらすために、他のトラップ発生機構と組み合わせて用いることができる可能性がある。例えば、注入後に、トラップリッチ層をもつウェハは、第2のウェハに結合する前に放射線照射することができる可能性がある。幾つかの実施形態は、結合層206が形成される前にハンドル基板層205の表面上に及ぼされる機械的損傷方法によってトラップリッチ層214を生じてもよい同様の機械的損傷方法は外部ゲッタリングextrinsicgetteringの目的で半導体ウェハ製造業者によってしばしば行われる。損傷は、ハンドル基板層205の表面を金属又はセラミックブラシでブラッシングすること、硬い材料の小さいボールをハンドル基板層205の表面上に衝突させること、又はハンドル基板層205の表面を研削することのような幾つかの方法のうちのいずれかによって引き起こされてもよい。結合層206は、次いで、ハンドルウェハ201の表面上に堆積させ、半導体ウェハ202の頂部露出面212への適正な融着を可能にするために化学機械研磨CMPで平坦化させることができる。代替的に、液体接着剤結合剤をハンドルウェハ201の表面上に塗布し、該液体にハンドルウェハ201の結合面211をハンドル基板層205の機械的に粗くされた表面よりも滑らかにさせることができる。幾つかの実施形態では、トラップリッチ層214は半導体ウェハ202に結合されるハンドルウェハ201の一部なので、トラップリッチ層214は、一般に、活性層203におけるほとんどの又はすべての構造体が形成された後で半導体ウェハ202に付加される。その結果、前述の従来技術とは異なり、活性層203における構造体を形成するのに用いられる加工又は製作方法は、一般に、トラップリッチ層214に影響しない。本発明の種々の実施形態では、結合層206は様々な形態で提供される。例えば、幾つかの実施形態では、結合層206は、ハンドルウェハ201及び半導体ウェハ202に最初に別々に結合された2つの絶縁体材料層からなる。幾つかの代替的実施形態では、トラップリッチ層214は、半導体ウェハ202の上面上に存在し、ハンドルウェハ201に直接結合されてもよい。この場合、結合層206は完全に存在しない。代替的に、トラップリッチ層214は、半導体ウェハ202上に存在し、適切な結合層206によって覆われてもよい。この場合、トラップリッチ層214は活性層203と結合層206との間にある。幾つかの実施形態では、結合層206は、二酸化ケイ素又はあらゆる他の適切なタイプの絶縁体を含む。他の実施形態では、結合層206は、パッシベーション層及び/又は他の補助層を含む。本発明の種々の実施形態では、活性層203は様々な形態で提供することができる。幾つかの実施形態では、活性層203は、トランジスタ210、例えば金属酸化物半導体MOSデバイス、バイポーラデバイス、垂直拡散MOSverticaldiffusedMOSVDMOSパワーデバイスなどの種々の適切な組み合わせのうちの1つ又は複数を収容する。種々の形態のトランジスタ210は、一般に、ゲート領域215及び本体/チャネル領域216を備える。本発明の幾つかの実施形態では、ゲート領域215は、本体/チャネル領域216とトラップリッチ層214との間にある。また、本発明の幾つかの実施形態では、金属インターコネクト層208の金属配線209は、本体/チャネル領域216とトラップリッチ層214との間にある。これらの実施形態は、一般に、能動素子層207例えばトランジスタ210における能動素子のソース、ドレイン、及びチャネルを形成する能動素子材料がハンドル基板層205からさらに分離され図1の能動素子層104及び基板層101と比べて、これにより、前述のように能動素子のRF性能を改善するという点で有利な特徴を呈する。前述の有利な特徴は、能動素子層207が活性層203の底部にあり、活性領域が金属インターコネクト層208における金属の最下位の層にだけ接触する実施形態において強化される。本発明の他の実施形態では、金属インターコネクト層208の一部又はすべては、例えば半導体ウェハ202のオリジナルの下にある基板材料が除去され又はシンニングされた後で、絶縁体層204の下に付加される。この場合、能動素子層207は、ハンドル基板層205から前述の実施形態ほど遠くに分離されない。しかしながら、結合層206の厚さは、図1の能動素子層104及び基板層101と比べて能動素子層207とハンドル基板層205との間のより大きな有益な分離を保証するように選ばれてもよい。本発明の幾つかの実施形態では、単一の構造体200は、複数のトラップリッチ層を備える。例えば、構造体200は、トラップリッチ層214に加えて、絶縁体層204の下のトラップリッチ層を備えることができる可能性がある。この付加的なトラップリッチ層は、前述の従来技術に従って又は図5を参照して下記で説明される実施形態に従って形成されてもよい。別の例では、単一の構造体200は、上にあるトラップリッチ層214に加えて、トラップリッチ層によって分離される複数の活性層203又は能動素子層207を備えることができる可能性がある。前述のような層間クロストークの軽減に加えて、これらの実施形態は、一般に、異なる活性層203に位置する信号間の分離を改善する付加的な有利な特徴を呈する。この特徴は、これらのデバイスと能動素子層単数又は複数207における能動素子との間の良好な分離を提供することが望まれるので、インダクタのような受動素子が活性層203のうちの1つに位置する状況では特に重要である。したがって、トラップリッチ層単数又は複数によってなされる改善された分離は、付加的に、受動素子を能動素子例えばトランジスタ210にさらに近づけて、所与の望ましい分離度を依然として維持しながら寄生容量を減少させることを可能にすることができる。本発明の幾つかの実施形態は、図3を参照して説明することができる。図3は、信号処理回路の多数の層を有する構造体300を示す。構造体300は、一般に、ウェハ結合又は層転写技術によって一緒に結合される半導体ウェハ301及びハンドル又は第2の半導体ウェハ302を含む。半導体ウェハ301は、一般に、活性層303、絶縁体例えば酸化物又は他の誘電体層304、及び基板層305を含む。半導体ウェハ301は、随意的に別の絶縁体層図示せずによってキャップされる。活性層303は、一般に、能動素子層306及びメタライゼーション又は金属インターコネクト層307を含む。したがって活性層303はまた、一般に、能動素子層306における1つ又は複数の能動素子例えばトランジスタ308及び金属インターコネクト層307における金属配線309のような信号処理回路を含む。ハンドルウェハ302は、一般に、活性層310、結合層311、トラップリッチ層312、並びに下にある及び上にある絶縁体例えば酸化物又は他の誘電体層313及び314を含む。活性層310は、一般に、能動素子層315及びメタライゼーション又は金属インターコネクト層316を含む。したがって活性層310はまた、一般に、能動素子層315における1つ又は複数の能動素子例えばトランジスタ317及び金属インターコネクト層316における金属配線318のような信号処理回路を含む。ハンドルウェハ302は、したがって、この実施形態では第2の半導体ウェハである。種々の実施形態によれば、トラップリッチ層312は、活性層303及び310の一方又は両方の形成後に形成される。加えて、トラップリッチ層312は、半導体ウェハ301の上側で2つのウェハ301及び302の間に挟まれる。さらに、所望の構成又は実装の要件に応じて、トラップリッチ層312は、特徴のうちのいずれか1つ又は複数を有してもよく、トラップリッチ層214図2に関して本明細書に記載の技術のうちのいずれかによって形成されてもよい。幾つかの実施形態では、ハンドルウェハ302は、SOI又はバルク半導体ウェハから形成される。したがって、幾つかの実施形態では、活性層310を形成する前にハンドルウェハ302の半導体基板内にトラップリッチ層312が形成される。この場合、しかしながら、その後の活性層310における構造体の形成が、前述のようにトラップリッチ層312を劣化させる可能性がある。しかしながら、トラップリッチ層312は活性層303の形成後にハンドルウェハ302の一部として半導体ウェハ301に付加されるので、半導体ウェハ301における活性層303の形成は、一般に、トラップリッチ層312に影響しない。他の実施形態では、活性層310の形成後にトラップリッチ層312が形成される。例えば、トラップリッチ層312は、例えば、付加的なハンドルウェハ図示せずがハンドルウェハ302の頂部に結合され、絶縁体層313を露出するために下にある半導体基板が除去され又はシンニングされた後で絶縁体層313の底面上に堆積される高抵抗率材料であってもよい。代替的に、下にある半導体基板は十分に除去されず、前述のように下にある半導体基板に損傷した領域をもたらすために、例えば高エネルギー粒子の注入によって、下にある半導体基板の残りの部分にトラップリッチ層312が形成される。付加的なハンドルウェハは、その後、ハンドルウェハ302が半導体ウェハ301に結合される前又は後のいずれかに除去される。これらの実施形態の変形において、付加的なハンドルウェハは随意的なものであり、又は上にある絶縁体層314は付加的なハンドルウェハをハンドルウェハ302に結合するのに用いられる結合層の一部として発生する。いずれの場合にも、活性層303の形成後にトラップリッチ層312がハンドルウェハ302の一部として半導体ウェハ301に付加されるので、半導体ウェハ301における活性層303の形成は、一般に、トラップリッチ層312に影響しない。他の代替的実施形態では、付加的なハンドルウェハは、半導体ウェハ301及びハンドルウェハ302の結合直後はハンドルウェハ302に取り付けられたままであり、次いで、付加的なハンドルウェハ又は基板層305のいずれかが除去され又はシンニングされる。他の代替的実施形態では、トラップリッチ層312は、活性層310の形成後に層転写技術によってハンドルウェハ302に付加される図5を参照して後述される二層転写技術参照。したがって、トラップリッチ層312は、別のハンドルウェハにおける層として又はそのすべての範囲として形成される。他のハンドルウェハは、次いで、例えば結合層として働く絶縁体層313他のハンドルウェハ又はハンドルウェハ302のいずれかの上に形成されると共にハンドルウェハ302に結合される。次いで、トラップリッチ層312がハンドルウェハ302の一部として残る状態で、他のハンドルウェハのあらゆる不要な厚さが除去される。加えて、結合層311は、トラップリッチ層302をハンドルウェハ302に結合する前にトラップリッチ層312と一緒に他のハンドルウェハに形成されてもよく、又は結合層311は、こうした結合の後で及び随意的に他のハンドルウェハのあらゆる不要な厚さの除去後にトラップリッチ層312上に形成されてもよい。これらの実施形態のうちの幾つかは、一般に、他のハンドルウェハにおけるトラップリッチ層312を形成するために、低コストポリシリコンウェハの使用、又は放射線損傷技術の使用を可能にする。いずれの場合にも、活性層303の形成後にトラップリッチ層312がハンドルウェハ302の一部として半導体ウェハ301に付加されるので、半導体ウェハ301における活性層303の形成は、一般に、トラップリッチ層312に影響しない。他の実施形態では、トラップリッチ層312は、活性層303が形成された後で、しかし半導体ウェハ301及びハンドルウェハ302が一緒に結合される前にハンドルウェハ302にではなく半導体ウェハ301に付加される。この場合、結合層311は絶縁層であり、絶縁層313は結合層である。加えて、活性層310は、活性層303又は310のいずれもトラップリッチ層312に影響しないように、結合する前に形成されてもよい。結合層311は、一般に、活性層303及び310を分離し及び保護するのに用いられる1つ又は複数の絶縁体層及びパッシベーション層の組合せとすることができる。結合層311はまた、ウェハ結合又は層転写処理中にハンドルウェハ302の底部露出面319を半導体ウェハ301の頂部露出面320に結合するのに用いられる材料であってもよい。幾つかの実施形態では、結合層311は、後述するようにハンドルウェハ302から材料例えば下にある基板層の一部又はすべてを除去するときに用いられるエッチストップ層を備える。他の実施形態では、結合層311は、後述するようにハンドルウェハ302が半導体ウェハ301に結合するための準備をされたときに十分に除去されなかったハンドルウェハ302の基板材料を備える。別の代替的実施形態では、結合層311は、ウェハ結合又は層転写の前に、ハンドルウェハ302に付加されるのではなく半導体ウェハ301に付加される。幾つかの実施形態では、ハンドルウェハ302の活性層310における信号処理回路は、金属インターコネクト層307及び316における金属配線309及び318の間の金属コンタクト321によって形成される金属-金属結合を通じて半導体ウェハ301の活性層303における信号処理回路に接続される。金属コンタクト321は、したがって、従来のCMOSメタライゼーションプロセスによって形成されるスタックされた金属層であってもよい。トラップリッチ層312を通した接続はその有効性を僅かに減少させる可能性があるが、前述のようにトラップリッチ層の使用から生じる利点はこの構造体300によって依然として実現されるであろう。本発明の種々の実施形態では、トラップリッチ層312のいずれかの側にあるウェハ301及び302は、様々な特徴を呈してもよい。本発明の幾つかの実施形態では、活性層310は、RF信号処理のために用いられるインダクタのような受動素子からなる。絶縁体層313及び314は、活性層310における信号処理デバイスを分離することを意図して絶縁体材料及びパッシベーション材料から構成されてもよい。また、本発明の幾つかの実施形態では、他の信号処理回路を有する付加的な層例えば付加的なハンドルウェハがハンドルウェハ302の上に重ねられてもよい。こうした付加的な層のそれぞれは、付加的な層と下にある構造体300の残りとの間に挟まれる付加的なトラップリッチ層例えばトラップリッチ層312と同様を有してもよい。本発明の幾つかの実施形態は、図4を参照して説明することができる。図4は、一般に、要素401~420例えば、図3のそれぞれ要素301~320と同様の説明を有するが必ずしもこれらと同一である必要はないのうちの複数の信号処理回路層を有する層転写構造体400を示す。トラップリッチ層412は、一般に、要素303、310、及び312に関して前述のように活性層403及び410の間に挟まれる。トラップリッチ層412は、所望の構成又は実装の要件に応じて、特徴のうちのいずれか1つ又は複数を有してもよく、トラップリッチ層214又は312に関して本明細書に記載の技術のうちのいずれかによって形成されてもよい。加えて、図4における複数の信号処理回路層は、半導体貫通ビアthroughsemiconductorvia:TSVコンタクト421を用いて、それぞれスタックされたウェハ401及び402の金属インターコネクト層407及び416内の金属配線409及び418の間で接続されてもよい。TSVコンタクト421は、それにTSVコンタクト421を電気的に接続することができる存在するメタライゼーションを含めて、必要に応じてスタックされたウェハ401及び402の複数の層を通してエッチダウンすることができる。例えば、TSVコンタクト421は、横方向コンタクト例えば金属配線418の1つ又は複数の部分を通してハンドル又は第2の半導体ウェハ402の活性層410における回路に、及び底部コンタクト例えば金属配線409の1つ又は複数の部分を通して半導体ウェハ401の活性層403における回路につながる。横方向コンタクト418の機能は、活性層410における金属側壁又はプラットフォームを用いて実装することができる。TSVコンタクト421は、一般に、付加的なトラップリッチ層が各付加的な活性層及び下にある活性層の間に挟まれた状態で、半導体ウェハ401の上に重なるハンドルウェハ402と同様の様態で活性層410の上に重ねられてもよい付加的な活性層の例えば付加的なハンドルウェハの比較的容易な接続を可能にする。加えて、既に述べたように、構造体400は、活性層410における信号処理回路を分離する一助となる可能性がある絶縁体層414によってキャップされてもよい。絶縁体層414は、パッシベーション及び絶縁体材料の層を含んでもよい。本発明の幾つかの実施形態は、図5を参照して説明することができる。図5は、ハンドルウェハ502に結合される半導体ウェハ501を一般に有する層転写構造体500を示す。半導体ウェハ501は、一般に、活性層503及び絶縁体例えば酸化物又は他の誘電体層504を有する。活性層503は、一般に、能動素子層505及びメタライゼーション又は金属インターコネクト層506を含む。能動素子層505は、一般に、種々のタイプのトランジスタのような種々の能動素子507を有する。加えて、金属インターコネクト層506は、一般に、金属配線508を有する。さらに、金属インターコネクト層506の頂部上に絶縁キャップ層図示せずが形成されてもよい。ハンドルウェハ502は、一般に、結合層509及び基板層510を有する。基板層510は、その中にトラップリッチ層511を含んでもよい。トラップリッチ層511は、所望の構成又は実装の要件に応じて適切な又は許容可能な場合に、特徴のうちのいずれか1つ又は複数を有してもよく、トラップリッチ層214、312、又は412に関して本明細書に記載の技術のうちのいずれかによって形成されてもよい。加えて、トラップリッチ層511は、基板層510の一部だけ図示のように又は基板層510全体を含んでもよい。結合層509は、所望の構成又は実装の要件に応じて適切な又は許容可能な場合に、特徴のうちのいずれか1つ又は複数を有してもよく、結合層206、311、又は411に関して本明細書に記載の技術のうちのいずれかによって形成されてもよい。結合層509は、一般に、ハンドルウェハ502の上面512を半導体ウェハ501の底面513に結合する。代替として、結合層509は、ハンドルウェハ502上にではなく半導体ウェハ501の底面513上に形成されてもよい。幾つかの実施形態では、構造体500は、二層転写又はウェハ結合技術によって形成される。この場合、活性層503における構造体を形成するほとんどの又はすべての加工の後で、半導体ウェハ501の上面514に一時的ハンドルウェハ図示せずが結合される。一時的ハンドルウェハは、一般に、絶縁体層504の下にある半導体層図示せずの一部又はすべてを除去することができるように半導体ウェハ501に対する構造的支持を提供する。次いで、ハンドルウェハ502は半導体ウェハ501の底面513に結合され、一時的ハンドルウェハの一部又はすべてが除去される。一時的ハンドルウェハのあらゆる残りの部分は、例えば、金属インターコネクト層506の頂部上の絶縁キャップ層図示せずを形成してもよい。図5に係る実施形態の一般的結果は、図2、図3、及び図4に係る実施形態よりも構造体500が従来技術の構造体100図1とのより大きな類似性をもつことである。この類似性は、一般に、活性層503の上ではなく下の、トラップリッチ層511の位置決めに関係する。しかしながら、製作技術における差異は、従来技術の構造体100と比べて構造体500に関する幾つかの有利な差異を可能にする。例えば、活性層503の形成後にハンドルウェハ502が半導体ウェハ501に結合されるので、トラップリッチ層511は、一般に、活性層503における構造体の形成によって影響されない。したがって、一般に、あらゆる後続する加工に起因して領域110における従来技術のトラップリッチ層が受ける劣化のリスクよりもトラップリッチ層511が受ける劣化のリスクはかなり低い。加えて、図2の絶縁体層204及び結合層206に関して前述したように、結合層509は、一般に、絶縁体層504よりもかなり厚い絶縁材料で作製することができる。結合層509の比較的大きい厚さは、一般に、図1の能動素子層104と基板層101との分離と比べて能動素子層505と基板層510との間のより大きい有益な分離を保証する。したがって、基板層510は能動素子層505から比較的遠く離れているので、寄生経路及び非線形容量の影響は従来技術の構造体100のものに比べて顕著に減らされる。構造体500の付加的な利点もまた明らかとなるであろう。図5に係る幾つかの実施形態の幾つかの変形では、構造体500は、一般に、図3又は図4の構造体300又は400を形成するためのプロセスにおける中間構造体である。この場合、基板層510はシンニングされ又は除去され、別の活性層例えば303又は403を有する別の半導体ウェハ例えば301又は401に結合することに備えて、その底面に結合層例えば311又は411が形成される。活性層503は、したがって、活性層310又は410のいずれかである。加えて、トラップリッチ層511は、したがって、トラップリッチ層312又は412のいずれかであり、活性層303及び310又は403及び410の後で形成される。トラップリッチ層511は、したがって、活性層303及び310又は403及び410のいずれかの形成によって影響されない。従来技術では、ウェハにデバイス及び材料層を形成し、ウェハの頂部上に支持体を取り付け、デバイス及び材料層の下にあるウェハの部分を除去し又はシンニングし、基板をウェハの底部に結合し、頂部に設置された支持体を除去する試みがなされている。底部に設置された基板は、その結合面上に絶縁体層窒化ケイ素又はケイ素酸化物のようなを有し、絶縁体層の下に深いレベルのトラッピングサイトをもつ高抵抗率シリコン基板を形成するAu、Ag、又はLiドープシリコンを含む。しかしながら、トラップリッチ層511を形成するための本明細書に記載の技術は、一般に、この従来技術で可能であるよりも顕著に高いトラップ密度をもたらす。したがって、図5に係る実施形態は、この従来技術を上回るこの顕著な利点を有する。また、Au、Ag、及びLiは、一般に、ほとんどすべての半導体製作施設における有害な汚染物質であると考えられる。したがって、他のプロセスへの交差汚染に対する懸念から、これらの元素がドープされたウェハがほとんどの施設で加工されることは一般に望ましくない。本発明の幾つかの実施形態は、図6を参照して説明することができる。図6は、ハンドルウェハ602に結合される半導体ウェハ601を一般に有する層転写構造体600を示す。半導体ウェハ601は、一般に、活性層603、下にある及び上にある絶縁体例えば酸化物又は他の誘電体層604及び605、並びにトラップリッチ層606を有する。活性層603は、一般に、能動素子層607及びメタライゼーション又は金属インターコネクト層608を含む。能動素子層607は、一般に、種々のタイプのトランジスタのような種々の能動素子609を有する。加えて、金属インターコネクト層608は、一般に、金属配線609を有する。さらに、トラップリッチ層606の頂部上に絶縁キャップ層図示せずが形成されてもよい。トラップリッチ層606は、所望の構成又は実装の要件に応じて適切な又は許容可能な場合に、特徴のうちのいずれか1つ又は複数を有してもよく、トラップリッチ層214、312、412、又は511に関して本明細書に記載の技術のうちのいずれかによって形成されてもよい。ハンドルウェハ602は、一般に、基板層611及び結合層612を有する。結合層612は、所望の構成又は実装の要件に応じて適切な又は許容可能な場合に、特徴のうちのいずれか1つ又は複数を有してもよく、結合層206、311、411、又は509に関して本明細書に記載の技術のうちのいずれかによって形成されてもよい。結合層612は、一般に、ハンドルウェハ602の底面613を半導体ウェハ601の上面614に結合する。代替として、結合層612は、ハンドルウェハ602上にではなく半導体ウェハ601の上面614上に形成されてもよい。トラップリッチ層606は、一般に、半導体ウェハ601の活性層603とハンドルウェハ602の基板層611との間にある。加えて、トラップリッチ層606は、活性層603のほとんどの又はすべての構造体の後で形成され、そのためトラップリッチ層606は、一般に、活性層603における構造体の形成によって影響されない。したがって、トラップリッチ層606がハンドルウェハ602上にではなく半導体ウェハ601上に形成される場合であっても、一般に、あらゆる後続する加工に起因して領域110における従来技術のトラップリッチ層が受ける劣化のリスクよりもトラップリッチ層606が受ける劣化のリスクはかなり低い。図7は、本発明の幾つかの実施形態に係る例えば図2又は図6の構造体200又は600と同様の集積回路チップの少なくとも一部を製作するためのプロセス700に関するフローチャートを示す。しかしながら、特定のプロセス700が単に例証する目的で示されること、及び他の実施形態具体的に述べた代替的実施形態に加えてが他の個々のステップ又はステップの異なる順序又は組み合わせと共に他のプロセス又は複数のプロセスを含んでもよく、依然として本発明の範囲内であることが理解される。開始すると701で、702で半導体ウェハ202又は601が用意される。半導体ウェハ202又は601がSOIウェハである場合、用意702でのは、単純に標準SOIウェハを提供してもよい。半導体ウェハ202又は601がバルク半導体ウェハである場合、用意702でのは、例えばエピタキシャル成長法又はイオン注入法によってバルク半導体ウェハ202又は601に埋設P層をもたらすことを含んでもよい。エピタキシャル法は、P-又はN-基板上にP材料の層をエピタキシャルに堆積することを含んでもよい。次いで、軽くドープされたシリコンの層が、能動素子層として用いるためにエピタキシャルに堆積されてもよい。この層は、活性層203又は603における構造体を形成するための加工が終わるまでにP層からの上方拡散が能動素子層207又は807に達しないように十分に厚くされてもよい。一方、イオン注入法は、バルク半導体ウェハの表面への高線量、高エネルギーのイオン例えばホウ素などの注入を行い、活性層203又は603に構造体を形成するための加工中に能動素子層207又は607までは拡散しないようにするのに十分なだけ深くに埋設P層を形成することを含んでもよい。703で、半導体ウェハ202又は601における一組の能動素子をもつ回路をもたらすために活性層203又は603が形成される。SOIウェハに関しては、活性層203又は603は、標準SOIプロセスを用いて製造されてもよい。バルク半導体ウェハに関しては、活性層203又は603は、能動素子層の下に形成された上述のP層のようなその後の基板除去のためのエッチストップを提供するプロセスで形成されてもよい。加えて、半導体ウェハ202又は601の上面の化学機械研磨が随意的に行われる。図6に係る実施形態に関して、活性層603の形成後に活性層603の上の半導体ウェハ601上にトラップリッチ層606が形成される704で。加えて、絶縁体例えば酸化物又は他の誘電体層605が事前に形成されてもよい。また、トラップリッチ層606の上に付加的な誘電体/酸化物層図示せずが形成されてもよい。トラップリッチ層606、絶縁体層605、及び付加的な誘電体/酸化物層は、活性層603の上に堆積され又はエピタキシャル成長させられてもよく、又は別のハンドルウェハから層転写技術によって付加されてもよい。トラップリッチ層606が層転写技術によって付加される場合、トラップリッチ層606及びあらゆる隣接する誘電体又は絶縁体層を形成するために他のハンドルウェハが別々に加工される。この場合、例えば、トラップリッチ層606は、基板上の誘電体上の多結晶半導体であってもよく、又は基板上の誘電体上の損傷した単結晶頂部半導体であってもよい。他のハンドルウェハを半導体ウェハ601に結合した後で、例えば半導体基板材料の除去に関して本明細書に記載のように、他のハンドルウェハの基板が除去されてもよい。トラップリッチ層606の下にあった誘電体層は随意的に定位置に残される。加えて、他のハンドルウェハの半導体基板の除去後に露出された上面上に随意的に別の誘電体層が堆積される。半導体ウェハ202又は601をハンドルウェハ201又は602に結合するために直接結合がその後行われる場合、半導体ウェハ202又は601の上面は、703又は704の後で平坦化されてもよい。一方、接着剤結合が行われる場合、平坦化は必要ではない場合がある。702~704とは別に、705でハンドルウェハ201又は602が用意される。こうした用意は、706での結合層206又は612の形成を含んでもよく、図2に係る実施形態に関して、前述のようにあらゆる適切な方法による又はあらゆる適切な順序での707でのトラップリッチ層214の形成を含んでもよい。708で、ハンドルウェハ201又は602が半導体ウェハ202又は601の上面に結合される。結合は、所与の状況に関して適宜、直接酸化物-酸化物結合、接着剤結合、アノード結合、低温ガラスフリット結合、分子結合、静電結合などであってもよい。図2に係る実施形態に関して、したがって、トラップリッチ層214は半導体ウェハ202における活性層203の形成前、形成中、又は形成後のあらゆる時点でハンドルウェハ201に形成されてもよいが、トラップリッチ層214は活性層203の形成後までは構造体200に付加されない。709で、半導体ウェハ202又は601のオリジナルの下にある、又は背面の、部分例えば半導体基板が実質的に除去され又はシンニングされる。半導体基板のほとんどは背面研削によって除去することができる。半導体基板の最後の部分は、少なくとも能動素子層207又は607又はこれがオリジナルの半導体ウェハ202又は601の一部である場合には絶縁体層204又は604を残した状態で、ウェットエッチング、選択的化学機械研磨CMP、ドライエッチングなどによって除去することができる。バルク半導体ウェハを用いる実施形態に関しては、P材料例えばEDP、KOH、又はTMAHに対して非常に選択的なウェット化学エッチングを用いて、オリジナルの下にある基板がP層前述のまで除去される。エッチングは、化学的又は電気化学的のいずれかとすることができる。加えて、P層は、随意的に、研削、研磨、CMP、ドライエッチング、又は非選択的ウェットエッチングのあらゆる組み合わせを用いて除去される。P層は、ほんの数ミクロンの厚さとなり、そのため、半導体ウェハ202又は601が機械的に薄くされた場合、残っている比較的薄い例えば1μm未満半導体フィルムの非常に良好な一様性を達成することができる。さらに、709で種々の層又は材料を除去/シンニングした後で、水分及びイオン汚染の進入に起因する影響を低減させるために、新たに露出された表面上にパッシベーション誘電体層単数又は複数が随意的に堆積される。710で、あらゆる上面側接続部又は背面側接続部例えば、所望に応じて頂部及び底部電極及びコンタクトなどに関するパターン形成されたコンタクト及びメタライゼーションが形成される。711で、種々のパッシベーション堆積技術が行われ、パッド開口部が形成され、そのためICチップ全体が、一般に、バンプ、ピラー、又は他の加工後メタライゼーションを備えて完成されることができる。プロセス700は、次いで、712で終わる。図8は、本発明の幾つかの実施形態に係る例えば図3又は図4の構造体300又は400と同様の集積回路チップの少なくとも一部を製作するためのプロセス800に関するフローチャートを示す。しかしながら、特定のプロセス800が単に例証する目的で示されること、及び他の実施形態具体的に述べた代替的実施形態に加えてが他の個々のステップ又はステップの異なる順序又は組み合わせと共に他のプロセス又は複数のプロセスを含んでもよく、依然として本発明の範囲内であることが理解される。開始すると801で、802で半導体ウェハ301又は401が用意され、803で活性層303又は403が形成される。例えば、802及び803は、SOIウェハ又はバルク半導体ウェハに関して前述したように、それぞれ702及び703と同様であってもよい。この点で、半導体ウェハ301又は401とハンドルウェハ302又は402例えば、金属コンタクト321を介するとの間で電気接続がなされる場合、半導体ウェハ301又は401は、頂部誘電体表面と同一平面の金属表面に露出された金属を有する。随意的に、後述するようにトラップリッチ層312又は412をハンドル又は第2の半導体ウェハ302又は402に形成するのではなく、トラップリッチ層312又は412は、704でのトラップリッチ層606の形成と同様に、前述のように半導体ウェハ301又は401の頂部上に形成されてもよい804で。この場合、活性層303又は403がトラップリッチ層312又は412よりも前に形成されるので、トラップリッチ層312又は412は、活性層303又は403を形成するプロセスによって影響されない。加えて、活性層310又は410が半導体ウェハ301又は401に結合する前にハンドルウェハ302又は402に形成されるので、トラップリッチ層312又は412はまた、活性層310又は410を形成するプロセスによって影響されない。トラップリッチ層312又は412が層転写技術によって付加される場合804で、トラップリッチ層312又は412及びあらゆる隣接する誘電体又は絶縁体層を形成するために別のハンドルウェハが別個に加工される。この場合、例えば、トラップリッチ層312又は412は、基板上の誘電体上の多結晶半導体であってもよく、又は基板上の誘電体上の損傷した単結晶頂部半導体であってもよい。他のハンドルウェハを半導体ウェハ301又は401に結合した後で、例えば、半導体基板材料の除去に関して本明細書に記載のように、他のハンドルウェハの基板が除去されてもよい。トラップリッチ層312又は412の下にあった誘電体層は随意的に定位置に残される。加えて、他のハンドルウェハの半導体基板の除去後に、露出された上面上に随意的に別の誘電体層が堆積される。802~804とは別に、SOIウェハ又はバルク半導体ウェハに関して前述したように、例えば702又は802と同様に、805でハンドルウェハ302又は402が用意される。804でトラップリッチ層312又は412が形成されない場合、トラップリッチ層312又は412は活性層310又は410よりも下にあるので、トラップリッチ層312又は412は、807での活性層310又は410の形成前に806で随意的に形成されてもよい。活性層303又は403がハンドルウェハ302又は402に結合する前に半導体ウェハ301又は401に形成されるので、トラップリッチ層312又は412は、活性層303又は403を形成するプロセスによって影響されない。しかしながら、活性層310又は410のその後の形成はトラップリッチ層312又は412を劣化させる可能性があるので、810で後述するように、トラップリッチ層312又は412は、807での活性層310又は410の形成後にハンドルウェハ302又は402の背面から形成されてもよい。活性層310又は410は807で形成される。活性層310又は410は、状況又は実施形態に応じて、能動素子、受動素子、又はこの両方を有してもよい。活性層310又は410又は全体としてハンドルウェハ302又は402は、活性層303又は403又は全体として半導体ウェハ301又は401と同様の又は異なる一連の材料層を有してもよい。加えて、活性層310又は410は、活性層303又は403を形成するのに用いられるウェハ又はプロセスのタイプに関係なく、SOIウェハ例えば、基板、埋設酸化物、及びデバイス半導体材料を含む層型のプロセス、又はバルク半導体ウェハ例えば、軽くドープされた基板、表面でPドープされた半導体層、及びデバイス半導体材料を含む層型のプロセスに基づいていてもよい。少なくとも807での活性層310又は410の形成後に、及び随意的に806でのトラップリッチ層312又は412の形成後に、808で第2のハンドルウェハ図示せずがハンドルウェハ302又は402の上面に結合される。第2のハンドルウェハは、状況又は実施形態に応じて恒久的又は一時的なものであってもよい。809で、ハンドルウェハ302又は402のオリジナルの下にある、又は背面の、部分例えば半導体基板が実質的に除去され又はシンニングされる。幾つかの点で、この除去は、上記の709と類似していてもよい。半導体基板のほとんどは背面研削によって除去することができる。半導体基板の最後の部分は、ウェットエッチング、選択的化学機械研磨CMP、ドライエッチングなどによって除去することができる。残っている半導体材料の厚さが重要なパラメータではない場合、機械的停止で十分である可能性がある。トラップリッチ層312又は412又は結合層311又は411が806でハンドルウェハ302又は402に既に形成されている場合、この点で下にある部分の除去/シンニングが止まる。一方、トラップリッチ層312又は412が既に存在しない場合、除去/シンニングは、少なくとも能動素子層315又は415又はこれがオリジナルのハンドルウェハ302又は402の一部である場合には絶縁体層313又は413で止まる。トラップリッチ層312又は412が804又は806で形成されていない場合、810でトラップリッチ層312又は412が形成されてもよい。この場合、ハンドルウェハ302又は、402の下にある部分が除去され又はシンニングされているので、トラップリッチ層312又は412はハンドルウェハ302又は402の背面に形成することができる。トラップリッチ層312又は412は、したがって、あらゆる適切な方法によって形成されてもよい。トラップリッチ層312又は412が図5に関して説明したような二層転写又はウェハ結合技術によって形成される場合、下にある基板層510はハンドルウェハ302又は402が半導体ウェハ301又は401に結合される前に除去され又はシンニングされてもよい。加えて、この場合、トラップリッチ層312又は412がハンドルウェハ302又は402に付加される前に活性層310又は410が形成されるので、トラップリッチ層312又は412は、活性層310又は410を形成するプロセスによって影響されない。さらに、活性層303又は403がハンドルウェハ302又は402に結合する前に半導体ウェハ301又は401に形成されるので、トラップリッチ層312又は412はまた、活性層303又は403を形成するプロセスによって影響されない。ハンドルウェハ302又は402及び半導体ウェハ301又は401を結合する前に、結合層311又は411は、ハンドルウェハ302又は402の背面側又は半導体ウェハ301又は401の頂部側に形成されてもよい。加えて、半導体ウェハ301又は401とハンドルウェハ302又は402との間に電気接続がなされる場合例えば金属コンタクト321を介して、底部誘電体表面と同一平面の金属表面を形成するためにハンドルウェハ302又は402の背面が加工される。ハンドルウェハ302又は402は、次いで、811で半導体ウェハ301又は401に結合される。半導体ウェハ301又は401とハンドルウェハ302又は402との間に電気接続がなされる場合、結合は、金属と金属、並びに誘電体と誘電体であってもよい。812で、第2のハンドルウェハがハンドルウェハ302又は402の頂部側から除去されてもよい。しかしながら、構造体300又は400のための背面電気コンタクト例えば、はんだボール、バンプ、ピラーなどを有することが望まれる場合、第2のハンドルウェハは定位置に恒久的に残されてもよく、絶縁体層305又は405の下にある部分は除去され又はシンニングされてもよい813で。プロセス800は、構造体300又は400の上に付加的な活性層をスタックするために805~812を随意的に繰り返してもよい。付加的な活性層のそれぞれは、それと先行する下にある活性層との間にトラップリッチ層を有してもよい。加えて、2つの他の活性層の間の活性層は、2つの他の活性層のうちの少なくとも1つに電気的に接続するために、金属コンタクト321又はTSVコンタクト421を有してもよい。814で、あらゆる上面側接続部又は背面側接続部例えば所望に応じて頂部又は底部電極及びコンタクトなどのためのパターン形成されたコンタクト及びメタライゼーションが形成される。幾つかの実施形態では、材料層はまた、露出された上面又は背面から活性層403又は410のうちの一方を通して他の活性層410又は403まで随意的にエッチングされてもよく、これにより、深い穴又はトレンチを通して金属インターコネクト層407又は416における金属例えば金属側壁及び/又はシェルフを露出する。TSVコンタクト421を形成して活性層403及び410を一緒に相互接続し、随意的に構造体400の外部のソースから活性層403及び/又は410への電気接続を提供するために、穴又はトレンチに金属が充填されてもよい。815で、種々のパッシベーション堆積技術が行われ、パッド開口部が形成され、そのため、ICチップ全体が、一般に、バンプ、ピラー、又は他の加工後メタライゼーションを備えて完成させることができる。プロセス800は、次いで、816で終わる。前述の本発明の幾つかの実施形態は、トラップリッチ層214、312、412、511、又は606の効率が、一般に、さらなる半導体加工によって低減されないという点で有利な態様を呈する。前述のように、本発明の具体的実施形態では、トラップリッチ層214、312、412、511、又は606は、半導体ウェハ202、301、401、501、又は601の上面上に形成され、又は、半導体ウェハ202、301、401、501、又は601が活性層加工を受けた後でハンドルウェハ201、302、402、502、又は602によって提供される。活性層加工が完了した後でトラップリッチ層214、312、412、511、又は606を導入することによって、トラップリッチ層214、312、412、511、又は606の有効性がより大きい度合いに保たれる。結合プロセスは、増加した温度を時々必要とすることになるが、これらのプロセスは、典型的に200°C~400°Cの温度を必要とするだけであり、これはトラップリッチ層214、312、412、511、又は606に存在するトラップの数に対して非常に良い影響を有するであろう。前述の本発明の幾つかの実施形態は、トラップリッチ層214、312、412、511、又は606が絶縁体層204、304、313、404、413、504、又は604及び活性層203、303、310、403、410、503、又は603の生産及び組成に干渉しないという点で有利な態様を呈する。従来技術の手法例えば図1では、トラップリッチ層例えば領域110におけるが絶縁体層102の下に形成され、絶縁体層102は、次いで、領域110におけるトラップリッチ層の頂部上に成長させられ又は堆積される。絶縁体層の一様性は、構造体全体の活性層における能動素子の性能にとって決定的に重要である。また、絶縁体層の一様性は、層転写される構造体に用いられる場合に構造体全体の表面の平坦度に影響することになり、構造体全体の表面の平坦度はウェハ結合にとって重要である。絶縁体層に課される厳しい制約に起因して、トラップリッチ層はまた、極めて平坦でなければならず、又はトラップリッチ層の上に形成される際の絶縁体層における凹凸を補正するために他のかなりの製造プロセスが採用されなければならない。加えて、絶縁体層のピンホールは、活性層におけるデバイスの性能に対するそれらの影響の点で破滅的である可能性がある。後の段階でのトラップリッチ層の導入は、これらの懸念の両方をなくす。第1に、結合層の一様性は、絶縁体層の一様性と比べて活性層における回路の性能に対して非常に小さい影響を有し、そのため、これらの2つの層に関連して用いられる製造プロセスは、従来技術と比べて著しく緩和される可能性がある。加えて、トラップリッチ層が結合層の一部であるあらゆる絶縁層にピンホールを生じる場合、それらは、半導体ウェハの上面がまた一般にその中に位置する回路を遮蔽することになる絶縁体の中にカバーされるため、回路に影響しないであろう。本発明の幾つかの実施形態では、複数のトラップリッチ層を有する構造体をもたらすためにプロセス700又は800の変形を用いることができる。複数のトラップリッチ層をもつ構造体をもたらすのに用いられるプロセスフローは、前述のものと非常に類似したものとすることができる。本発明の幾つかの実施形態では、プロセス700又は800は、絶縁体層204、304、404、又は604の下にトラップリッチ層を有する半導体ウェハを提供することで始まることができる。結果として、最後の層転写された構造体200、300、400、又は600は、頂部側又は中間トラップリッチ層214、312、412、又は608及び背面側トラップリッチ層図示せずを有するであろう。本発明の実施形態が主にその具体的実施形態に関して説明されているが、他の変形が可能である。本明細書で提示される構成の代わりに又はこれに加えて、説明されたシステムの種々の構成が用いられてもよい。例えば、付加的なパッシベーション層及び絶縁層を説明された層の間の適切な場所に配置することができる可能性がある。別の例として、シリコン基板を概して参照して構成が説明されたが、シリコンの代わりにいかなるタイプの半導体材料を用いることもできる可能性がある。上記の説明は単なる例であって、本発明を限定することを意図されないことが当業者には分かるであろう。本発明が単一のウェハ上で実装されるシステムに限定されることを示すものは本開示の中にない。本発明が特定の形態の半導体加工を必要とするシステム又は集積回路に限定されることを示すものは本開示の中にない。一般に、提示されるいずれの図も、1つの可能な構成を示すことだけを意図され、多くの変形が可能である。当業者はまた、本発明と整合性のある方法及びシステムが、半導体構造体の電気性能を改善することに関係したあらゆる用途を包含する広範な用途で用いるのに適することが分かるであろう。本明細書は本発明の具体的実施形態に関して詳細に説明しているが、上記の理解を得れば、これらの実施形態の変更、変形、及び均等物を容易に想起できることが当業者には理解されるであろう。本発明へのこれらの及び他の修正及び変形は、より具体的に添付の請求項に記載される本発明の精神及び範囲から逸脱することなく当業者によってなされ得る。