被エッチング部材上に第1の塗布膜を成膜する工程と、前記第1の塗布膜をパターニングすることによって、サイドウォールコアを形成する工程と、前記サイドウォールコアの少なくとも側面を覆う第1の層を成膜する工程と、前記第1の層上に第2の塗布膜を成膜する工程と、前記第2の塗布膜をエッチングすることによって、前記第1の層の凹部を覆う埋込マスクを形成する工程と、前記第1の層をエッチングすることにより、前記サイドウォールコアまたは前記埋込マスクと重ならない前記被エッチング部材を露出させる工程と、を備えることを特徴とする半導体装置の製造方法。前記第1の塗布膜を形成する工程は、有機反射防止膜をスピン塗布する工程を含むことを特徴とする請求項1に記載の半導体装置の製造方法。前記第2の塗布膜を形成する工程は、有機反射防止膜をスピン塗布する工程を含むことを特徴とする請求項1又は2に記載の半導体装置の製造方法。前記第1の層を成膜する工程をALD法により行うことを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置の製造方法。前記被エッチング部材は下部ハードマスク及び上部ハードマスクを含み、前記被エッチング部材を露出させる工程においては、前記第1の層及び前記上部ハードマスクをエッチングすることにより、前記サイドウォールコアまたは前記埋込マスクと重ならない前記下部ハードマスクを露出させることを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置の製造方法。前記上部ハードマスクは、シリコン酸化膜、シリコン窒化膜又はこれらの混合膜を含み、前記第1の塗布膜を形成する工程においては、前記上部ハードマスクと接触するよう前記第1の塗布膜を成膜することを特徴とする請求項5に記載の半導体装置の製造方法。前記上部ハードマスクは、前記下部ハードマスク側に位置する第1の上部ハードマスクと、前記第1の上部ハードマスク上に設けられ前記第1の上部ハードマスクとはエッチングレートの異なる第2の上部ハードマスクとを含み、前記被エッチング部材を露出させる工程は、前記第1の層及び前記第2の上部ハードマスクをエッチングすることにより、前記下部ハードマスクを露出させることなく、前記サイドウォールコアまたは前記埋込マスクと重ならない前記第1の上部ハードマスクを露出させる工程と、露出している前記第1の上部ハードマスクをエッチバックすることにより、前記下部ハードマスクを露出させる工程と、を含むことを特徴とする請求項6に記載の半導体装置の製造方法。前記被エッチング部材を露出させた後、前記被エッチング部材上に第3の塗布膜を成膜する工程と、前記第3の塗布膜をパターニングすることによって、前記サイドウォールコアが形成されている第1の領域内及び前記サイドウォールコアが形成されていない第2の領域内に、それぞれ第1及び第2のパターンを形成する工程と、前記第1及び第2のパターンをマスクとして前記上部ハードマスクをエッチングすることにより、前記下部ハードマスクを露出させる工程と、前記第1及び第2のパターンを除去した後、前記上部ハードマスクを用いて前記下部ハードマスクをエッチングする工程と、をさらに備えることを特徴とする請求項5乃至7のいずれか一項に記載の半導体装置の製造方法。前記第2の塗布膜を成膜した後、前記埋込マスクを形成する前に、前記第2の塗布膜をパターニングすることによって、前記サイドウォールコアが形成されている第1の領域内及び前記サイドウォールコアが形成されていない第2の領域内に、それぞれ第1及び第2のパターンを形成する工程と、前記第1及び第2のパターンをマスクとして前記第1の層をエッチングすることにより、前記第1の塗布膜を露出させる工程と、をさらに備え、前記第1の塗布膜を露出させた後、前記第1及び2の塗布膜をエッチングすることによって、前記埋込マスクを形成することを特徴とする請求項5乃至7のいずれか一項に記載の半導体装置の製造方法。前記第1のパターンは前記第1の領域内の非加工領域を覆うことなく、加工領域を全て覆うことを特徴とする請求項8又は9に記載の半導体装置の製造方法。前記サイドウォールコアを形成する工程においては、前記加工領域から前記非加工領域に亘って第1の方向に延在するライン状のサイドウォールコアを前記第1の方向と直交する第2の方向に平行に複数形成することを特徴とする請求項10に記載の半導体装置の製造方法。前記第1の層の膜厚は、前記サイドウォールコアの前記第2の方向における幅と等しいことを特徴とする請求項11に記載の半導体装置の製造方法。前記第1の領域がメモリセルアレイ領域であり、前記第2の領域が周辺回路領域であることを特徴とする請求項8乃至12のいずれか一項に記載の半導体装置の製造方法。前記サイドウォールコアを形成する工程においては、それぞれがライン状であり、かつ互いに平行に配置された複数のサイドウォールコアを第1の領域内に形成するとともに、前記第1の領域を囲むランドを形成し、前記第1の領域のうち、少なくとも前記複数のサイドウォールコアの配列方向の両端にダミースペースが設けられることを特徴とする請求項1に記載の半導体装置の製造方法。前記サイドウォールコアを形成するために用いるレジストをパターンニングする際に用いるフォトマスクのうち前記ダミースペースに対応する領域に、解像限界未満のパターン幅を有する補助パターンを設けることを特徴とする請求項14に記載の半導体装置の製造方法。前記ダミースペースの前記配列方向の幅は、前記サイドウォールコアの間のスペースの前記配列方向の幅より広いことを特徴とする請求項14又は15に記載の半導体装置の製造方法。前記第1の領域のうち、前記配列方向と直角な方向の両端にもダミースペースが設けられることを特徴とする請求項14乃至16のいずれか一項に記載の半導体装置の製造方法。前記第1の層は前記ランドの内側側面も覆い、前記埋込マスクを形成する工程は、前記ランドの前記内側側面に形成された前記第1の層と垂直方向に見て重複する領域を覆い、かつ前記第1の領域内の加工領域を覆わないマスクパターンを形成する工程と、前記マスクパターンをマスクとして用いて前記第2の塗布膜をエッチバックすることにより、前記加工領域内の前記第1の層を露出させる工程とを含むことを特徴とする請求項14乃至17のいずれか一項に記載の半導体装置の製造方法。特許文献1では、第1のマスクパターン、第2のマスクパターンの材料として、特に微細な高アスペクト比の溝内にも埋設が可能であり、シリコン酸化膜などの他の膜とのエッチングレート比の確保が容易なポリシリコン膜が利用されている。しかしながら、ポリシリコン膜の成膜温度は550°Cと比較的高いことから、ハードマスク層と被エッチング部材との界面で主として応力起因の剥がれが生じるという問題がある。アモルファスカーボン層をパターニングするためのハードマスクとしてシリコン窒化膜を用いる場合、剥がれの問題が特に顕著である。上記課題を解決するため、本発明による半導体装置の製造方法は、被エッチング部材上に第1の塗布膜を成膜する工程と、前記第1の塗布膜をパターニングすることによって、サイドウォールコアを形成する工程と、前記サイドウォールコアの少なくとも側面を覆う第1の層を成膜する工程と、前記第1の層上に第2の塗布膜を成膜する工程と、前記第2の塗布膜をエッチングすることによって、前記第1の層の凹部を覆う埋込マスクを形成する工程と、前記第1の層をエッチングすることにより、前記サイドウォールコアまたは前記埋込マスクと重ならない前記被エッチング部材を露出させる工程と、を備えることを特徴とする。本発明によれば、サイドウォールコア及び埋込マスクの材料として塗布膜を用いていることから、サイドウォールコアや埋込マスクを十分に低い温度で成膜することが可能となる。これにより、従来生じていたハードマスク層と被エッチング部材との界面での剥離が生じにくくなる。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。なお、本発明の詳細な説明に用いた添付図面の種々の表示された部分の寸法は、任意に拡大縮小されており、図示された表示の実際のあるいは相対的な寸法を示唆するものではない。まず、本発明による製造方法を適用するのに好適な半導体装置の一例であるPRAMPhaseChangeRAMデバイスについて簡単に説明する。図1はPRAMのメモリセルアレイの一例を示す回路図である。図1に示すように、PRAMのメモリセルアレイは、複数のワード線WL及び複数のビット線BLを有している。複数のワード線WLと複数のビット線BLとは互いに直交して配列され、各交点にはメモリセルMCが設けられている。メモリセルMCは相変化材料デバイスPSとダイオードDとの直列回路よりなり、相変化材料デバイスPSの一端はビット線BLに、ダイオードDの一端はワード線WLにそれぞれ接続されている。相変化材料デバイスPSは、互いに異なる電気抵抗値を有し、かつ可逆的に遷移可能な安定な2つの状態を持ちうるデバイスで、その電気抵抗値を検出することでプログラムされた情報を読み出すことができる。メモリセルMCは、非選択時にはダイオードDが逆バイアスされて非導通状態に制御される。また、選択時にはビット線BLが高電位、ワード線WLが低電位に制御されることでダイオードDは導通状態に制御され、相変化材料デバイスPSに電流が流れ、その電気抵抗値が検出される。図2a、bは、それぞれPRAMメモリセルのワード線WL方向、ビット線BL方向の側面断面図であり、3ビットのメモリセルが示されている。図2に示すように、P型シリコン基板80に形成されたN型不純物拡散層82はワード線WLを構成し、隣接するワード線WLは酸化シリコン層81により分離されている。シリコン基板80上に形成され、絶縁層89により互いに分離された複数のシリコンピラーそれぞれにはN型不純物拡散層82とP型不純物拡散層83が形成され、これらによってダイオードDが形成されている。ヒータ電極85と上部電極88に挟まれた相変化材料層87は相変化材料デバイスPSを構成しており、金属プラグ84を介してダイオードDと直列接続されている。上部電極88はワード線WLと直交する方向に延在しており、複数のメモリセルと共通接続されるビット線BLとして機能する。相変化材料層87は劣化防止用保護絶縁膜91を介して層間絶縁膜92により覆われている。ヒータ電極85は絶縁層90に形成された開口内壁に形成された絶縁層86により径を小さく規制されて形成され、高い電流密度が得られるようになっている。次に例示したPRAMの製造プロセスについて簡単に説明する。図3~図5は、例示したPRAMの製造プロセスを示す図であって、図3a~図5aは平面図、図3b~図5bはX-X断面図、図3c~図5cはY-Y断面図である。まず、PRAMの製造ではP型シリコン基板を用意し、図3a~cに示すようにアモルファスカーボンハードマスク93を用いてシリコン基板80を200nmエッチングすることにより、X方向ワード線WLの延伸方向に延在する分離用溝80bを形成する。ここで分離用溝80bを形成するためのアモルファスカーボンハードマスク93の平面パターンは、X方向に延在する幅25nmのスペースパターンパターン明部がY方向ビット線BLの延伸方向に50nmのピッチで配列されたものである。これにより、メモリセルアレイ領域のシリコン基板表面に分離用溝80bを形成することができる。一方、メモリセルアレイ領域以外の周辺回路領域図示せずには、目合わせモニタマークなど一部を除いて溝を形成しない。したがって、周辺回路領域のシリコン基板表面はアモルファスカーボンハードマスク93で覆われ、パターン暗部を呈する。次に、酸化シリコン層をCVD法で厚く成膜して、分離用溝80bを埋めた後、これをエッチバックすることによりワード線WL分離用酸化シリコン層81を形成する。次に、分離用溝80bと直交し、Y方向に延在する幅25nmのスペースパターンがX方向に50nmピッチで配列されたハードマスクパターンを形成する。このハードマスクパターンを用いてアモルファスカーボンハードマスク93をエッチングすることで、図4a~cに示すような25×25nmの島状のアモルファスカーボンハードマスクパターンアレイが得られる。このアモルファスカーボンハードマスク93を用いてシリコン基板80を例えば100nmエッチングすることで、シリコンピラー80aが形成される。次にシリコン基板80にリンなどのN型不純物をイオン注入する。溝底部が露出したシリコン基板表面に注入されたリンは、注入後の熱処理で活性化され、シリコン基板中を拡散することでシリコンピラー80a下方に達する。これにより、X方向に延在するN型不純物拡散層82、すなわちワード線WLが形成される。次に、図5a~cに示すように、シリコン基板80の表面に絶縁層89を成膜した後に金属プラグ用開口89aを形成する。シリコンピラー80aにはP型不純物を導入し、P型不純物拡散層83を形成することでPNダイオードDを形成する。ここで、金属プラグ用開口89a形成用のハードマスクの平面パターンは例えば24×24nmで、X方向、Y方向共に50nmピッチで配列されており、X方向、Y方向のピッチが等しく、隣接する開口部の距離が等しい。メモリセルアレイ領域以外の周辺回路領域は、目合わせモニタマークなど一部を除いて開口部を形成しないので、ハードマスクでシリコン基板表面を覆いパターン暗部とする。以降の工程は図示しないが、引き続き、金属プラグ84、ヒータ電極85、相変化材料層87、上部電極88を順次形成した後、一般の半導体装置と同様、層間絶縁膜、金属配線等の形成工程を経て、図2に示したPRAMが完成する。メモリセルアレイ領域に形成される上部電極88は、Y方向に延在する幅25nmのラインパターンがX方向に50nmのピッチで配列されたものである。一方、メモリセルアレイ領域以外の周辺回路領域には、目合わせモニタマークや周辺回路用配線パターンなど、より疎な任意の寸法形状を有するパターンが形成される。次に、本発明による半導体装置の製造方法、特にハードマスクを用いて上部電極88を加工する方法についてより詳細に説明する。図6~図19は、本発明の第1の実施形態による半導体装置の製造プロセスを説明するための図である。ここでは、先に例示したPRAMの製造プロセスのうち、上部電極88の形成工程について説明する。本実施形態による半導体装置の製造プロセスでは、図6a、b及び図7a、bに示すように、まずシリコン基板1の上に配線層2、アモルファスカーボン膜3、シリコン酸窒化膜4、塗布膜5を順次形成する。本実施形態によるシリコン基板1は、未加工のシリコン基板ではなく、不純物拡散層、絶縁膜、金属膜等の各機能層が形成されたものである。配線層2は、上部電極88として加工される被加工層であり、導電膜としてのタングステン膜2a及びその保護膜としてのシリコン窒化膜2bを順次成膜してなる二層膜である。シリコン窒化膜2bは200nmの厚さを有している。導電膜の材料はタングステンに限定されず、窒化チタン、アルミニウム、ドープドシリコン等を用いることができる。保護膜もシリコン窒化膜2bに限定されず、また導電膜によっては保護膜自体を省略することも可能である。アモルファスカーボン膜3は、配線層2のパターニングに用いる下部ハードマスク材料であり、200nmの厚さを有している。アモルファスカーボン膜3は、ハードマスクとしてのエッチング耐性に優れ、被エッチング材料の自由度を向上させることができるという利点を有している。また、アッシングによる除去が可能な膜であり、被エッチング材料をエッチングした後、基板や配線に損傷を与えることなく除去できるという利点を有している。シリコン酸窒化膜4は、アモルファスカーボン膜3のパターニングに用いる上部ハードマスク材料であり、30nmの厚さを有している。シリコン酸窒化膜4はCVD法により形成することができる。このハードマスク材料は、アモルファスカーボン膜3の表面が損傷しないように保護する保護膜としての役割と、アモルファスカーボン膜3をエッチングするための上部ハードマスクとしての機能とを有している。塗布膜5は、サイドウォールスペーサを形成する際のコアパターンサイドウォールコアとなるものであり、有機反射防止膜5a及びシリコン含有有機膜5bを順次成膜してなる二層膜である。有機反射防止膜5aは、下地表面の反射率を制御する役割を果たすほか、下地の凹部を埋めたときの表面の平坦化、さらには下地のエッチング加工の際のマスクとしての機能増強材料として利用される。シリコン含有有機膜5bは、フォトレジストをマスクとして使用した場合のエッチング耐性を補強する目的のものであり、例えば40のシリコン含有率を有している。有機反射防止膜5aは200nm、シリコン含有有機膜5bは30nmの厚さをそれぞれ有している。有機反射防止膜5a及びシリコン含有有機膜5bはともに、スピン塗布法によって常温から200°Cまでの温度範囲内で成膜されることができる。その後、塗布膜5をパターニングするためのレジストパターン6を形成する。レジストパターン6は、例えばArF用フォトレジスト膜をスピン塗布法により形成した後、ArF液浸露光装置を用いてフォトレジスト膜をパターニングすることにより形成される。フォトレジスト膜の成膜は、上記塗布膜5と同様、常温から約200°Cまでの温度範囲内で行うことができる。本実施形態によるレジストパターン6は、メモリセルアレイ領域第1の領域1Aに形成された複数ここでは3つの細長い開口部6aを有している。開口部6aは、リソグラフィー解像限界未満の寸法を有する微細なラインアンドスペースパターンの形成に必要なサイドウォールスペーサを形成するためのものであり、例えば、フォトリソグラフィーの最小加工寸法F=50nmとするとき、開口部6aの間隔ライン幅L1=50nm、開口部6aの幅スペース幅S1=50nmとする。各開口部6aはいずれも等しい幅を持ち、X方向に等ピッチで配列される。よって、X方向には、開口部6aとレジストラインパターン6bが交互に繰り返して並ぶように形成され、これによりラインアンドスペースパターンが形成される。開口部6aの幅は広すぎないことが好ましい。開口部6aに基づいて形成されるシリコン酸化膜の溝内には後述する埋込マスクパターンが塗布膜で形成されるため、開口部6aの幅が広いと塗布液が十分に溜まらず、その結果、埋込マスクパターンの膜厚が不足し、下地面が意図せずにエッチングされるなどの問題が生じるからである。次に、図8a、b及び図9a、bに示すように、レジストパターン6をマスクとして塗布膜5を異方性エッチングすることにより、レジストパターン6を塗布膜5に転写する。エッチングは、シリコン酸窒化膜4に対して選択比がとれる条件下で行い、酸素O2、一酸化炭素COを含むエッチングガスを用いてシリコン含有有機膜5b及び有機反射防止膜5aを除去し、引き続き、水素H2、窒素N2を含むエッチングガスを用いて残渣を除去する。これにより、開口部6aの下には有機反射防止膜5a及びシリコン含有有機膜5bを貫通する開口部5cが形成され、シリコン酸窒化膜4の表面が露出する。塗布膜5のエッチングでは、塗布膜5の開口部5cの側壁を一様に後退させるスリミング処理も実施される。ここでは塗布膜5の側壁を12.5nm後退させて、ライン幅L1=50nm、スペース幅S1=50nmからなるパターンを、ライン幅L2=25nm、スペース幅S2=75nmに変更する。L2:S2=1:3に制御する理由は、後の工程で幅75nmの開口部5cの内側面に厚さ約25nmのサイドウォールスペーサを形成し、隣接するサイドウォールスペーサの間隔を約25nmとするためである。次に、図10a、b及び図11a~cに示すように、開口部5cが設けられた塗布膜5上にコンフォーマルな犠牲膜、例えばシリコン酸化膜7を一様に成膜する。シリコン酸化膜7はリソグラフィー解像限界未満の寸法を有する微細パターンの形成に使用される。シリコン酸化膜7の形成は、有機反射防止膜5a及びシリコン含有有機膜5bの耐熱温度よりも低い温度で行われ、且つ開口部5cの段差に対するステップカバレッジが良くなるように行われる。本実施形態によるシリコン酸化膜7は、ALDAtomicLayerDeposition法を用いて200°C以下、好ましくは50°C以下の温度で成膜される。なお、犠牲膜はシリコン酸化膜に限定されず、200°C以下の低温で形成可能であり、ステップカバレッジに優れ、有機膜に対してエッチング選択比がとれる材料であればよい。シリコン酸化膜7は、開口部5c内が完全に埋め込まれることがないような膜厚で形成する。開口部5cの側壁に形成されるシリコン酸化膜7の厚さL3=25nm=サイドウォールコアのライン幅L2とすることで、塗布膜5の開口部5c内には、幅S3=25nmのシリコン酸化膜7の凹部7aが形成される。すなわち、塗布膜5によるサイドウォールコア5dの幅L2、シリコン酸化膜7によるサイドウォールスペーサの幅L3、シリコン酸化膜7を埋め込んだ後に形成される凹部7aの幅S3はすべて等しくなる。従来のリソグラフィー解像限界未満のパターン形成では、一様なシリコン酸化膜7をエッチバックすることでサイドウォールスペーサを形成し、このサイドウォールスペーサをマスクとしてリソグラフィー解像限界未満のマスクパターンをさらに形成し、この微細マスクパターンを用いて下地層がパターニングされる。しかし、本実施形態においてはシリコン酸化膜7を直ちにエッチバックせず、後述する有機反射防止膜8の埋め込み後にシリコン酸化膜7をエッチングするため、シリコン酸化膜7が独立したサイドウォールスペーサとして加工されることはない。しかし、本実施形態ではシリコン酸化膜7をエッチバックしたときにサイドウォールスペーサとなる部分、つまりコアパターンの側面を覆う部分をサイドウォールスペーサと呼ぶものとする。次に、図12a、b及び図13a~cに示すように、シリコン酸化膜7上に有機反射防止膜8を成膜し、シリコン酸化膜7の凹部7a内に有機反射防止膜8を埋め込む。有機反射防止膜8の膜厚は、凹部7a内を完全に埋めることができる限りにおいて特に限定されないが、例えば100nmとすることができる。凹部7a内への埋設材は有機反射防止膜に限定されず、例えばレジスト膜などを用いてもよい。ただし、凹部7aによる窪みの部分で平坦性が損なわれることがないよう、平坦性が良好な材料であることが好ましい。有機反射防止膜8はスピン塗布法によって常温から約200°Cまでの温度範囲内で成膜することができるが、下地の有機反射防止膜5a及びシリコン含有有機膜5bの耐熱温度よりも低い温度で成膜することが必要である。次に、図14a、b及び図15a~cに示すように、シリコン酸化膜7上の有機反射防止膜8をエッチバックすることでシリコン酸化膜7の凹部7a内にのみ有機反射防止膜8を残存させる。エッチングガスとしては、酸素O2と一酸化炭素COを含むガスを用いることができる。有機反射防止膜8は、凹部7aの幅方向X方向の全幅に亘って埋め込まれているので、有機反射防止膜8による埋込マスクパターンのX方向の幅は、凹部7aの幅と等しい。上述したように有機反射防止膜8の平坦性が良好である場合には、各凹部7a内に形成される埋込マスクパターンの高さは等しくなり、ウェーハ面内で均一なパターンを形成することができる。次に、図16a、b及び図17a~cに示すように、開口部から露出するシリコン酸化膜7のサイドウォールスペーサを異方性エッチングにより除去する。エッチングは、有機反射防止膜8及び有機反射防止膜5aに対するエッチング選択比が取れる条件を用いて行う。エッチングガスには、四フッ化炭素CF4、一酸化炭素CO、アルゴンArを含むガスを用いることができる。このエッチングによりシリコン含有有機膜5bが除去されると共に、サイドウォールスペーサの直下にあるシリコン酸窒化膜4もシリコン酸化膜7と一緒に除去され、アモルファスカーボン膜3の表面が露出する。シリコン酸化膜7の凹部7a内には有機反射防止膜8が埋め込まれているので、有機反射防止膜8の直下にあるシリコン酸化膜7及びシリコン酸窒化膜4は除去されず、サイドウォールスペーサと上面露出部分のみが除去されることになる。このパターニング方法によれば、シリコン酸化膜7をエッチバックしてサイドウォールスペーサを実際に形成する場合よりも幅精度を高めることができる。次に、図18a、b及び図19a~cに示すように、有機反射防止膜8及び有機反射防止膜5aを異方性エッチングにより除去し、シリコン酸窒化膜4を露出させる。エッチングは、シリコン酸窒化膜4に対して選択比が取れる条件を用いて行う。エッチングガスには、水素H2、窒素N2を含むガスを用いることができる。このとき、有機反射防止膜8の直下にあるシリコン酸化膜7は除去されずに残存する。また、凹部5eから露出するアモルファスカーボン膜3の表面も一緒にエッチングされ、アモルファスカーボン膜3の露出面には図示のように凹部3aが形成される。アモルファスカーボン膜3の露出面に形成される凹部3aの側壁面は、基板面に対して垂直であることが好ましい。アモルファスカーボン膜3には、ラインアンドスペースパターンを寸法通りに転写することが必要だからである。つまり、下部ハードマスク材料であるアモルファスカーボン膜3へのラインアンドスペースパターンの転写は、本工程においてアモルファスカーボン膜3が上部の深さの途中までエッチングされた後、新たな塗布膜をマスクとしてアモルファスカーボン膜3を完全にエッチングして初めて完了する。このような工程においては、ラインアンドスペースパターンは高精度に転写される必要がある。上記のように、サイドウォールコアは、ダブルパターニングプロセスの途中で複数のエッチング工程にさらされ、膜減りが生じるため、成膜時には膜減りを考慮した膜厚、具体的には200nm程度の膜厚が必要である。仮に、シリコン系材料膜を用いてこのような膜厚のサイドウォールコアを形成すると、アモルファスカーボン膜3とその上のシリコン酸窒化膜4の界面、又はアモルファスカーボン膜3とその下の配線層2との界面で膜剥がれが生じる可能性がある。これは、アモルファスカーボン膜3とシリコン系材料膜との密着性が弱く、シリコン酸窒化膜4のストレスが大きくなっていることが原因である。シリコン系材料膜であっても、比較的薄い膜厚、好ましくは100nm程度以下の膜厚であれば上記問題を回避することができるが、この場合はダブルパターニングプロセスを経たときに膜厚が不足することになる。このような理由から、本実施形態ではサイドウォールコアの材料膜として有機膜を用いている。スピン塗布法で形成した有機膜はストレスを殆どもたないことから、アモルファスカーボン膜3とシリコン酸窒化膜4との密着性に対して有効に作用する。スピン塗布法で形成された有機膜の耐熱温度は低いため、その上に形成されるサイドウォールスペーサの犠牲膜や埋込マスクパターンは、耐熱温度よりも低い温度で形成する必要がある。そのため、埋込マスクパターンにはサイドウォールコアと同様の有機膜が用いられる。また、犠牲膜の材料としては、有機膜に対してエッチング選択比が取れ、さらにステップカバレッジに優れたシリコン酸化膜を用い、犠牲膜の形成は、ALD法によって200°C以下の温度で行う。シリコン酸化膜の膜厚は、微細な開口部を形成するような薄い膜厚、例えば25nm程度であるため、大きなストレスは生じにくく、アモルファスカーボン膜の剥がれを抑制することができる。上部ハードマスクであるシリコン酸窒化膜4に形成されたパターンは、Y方向に延びる2本のラインパターンがその両端で繋がるループパターンである。最終的には互いに分離された独立の配線として形成する必要があり、そのためには、ループパターンのY方向の両端部をラインパターンから分離させる必要がある。また、シリコン酸窒化膜4のループパターンはダブルパターニング法を用いて形成されるが、ダブルパターニング法では規則性が少ない周辺回路のパターンを一緒に形成することが難しい。以下の工程は、ループパターンのY方向の端部をエッチングにより除去してラインパターンのY方向の端部を画定させると共に、上部ハードマスクに周辺配線パターンを加える方法を示すものである。次に、図20a、b及び図21a~cに示すように、パターニングされたシリコン酸窒化膜4を含むシリコン基板1の全面に有機反射防止膜9a、シリコン含有有機膜9bからなる二層の塗布膜9を形成する。有機反射防止膜9aは200nm、シリコン含有有機膜9bは30nmの厚さをそれぞれ有している。有機反射防止膜9a及びシリコン含有有機膜9bはともにスピン塗布法によって常温から200°Cまでの温度範囲内で成膜することができる。その後、塗布膜9をパターニングするためのレジストパターン10を形成する。レジストパターン10は、例えばArF用のフォトレジスト膜をスピン塗布法により形成した後、ArF液浸露光装置を用いてフォトレジスト膜をパターニングすることにより形成される。フォトレジスト膜の成膜は、有機反射防止膜9a及びシリコン含有有機膜9bの耐熱温度よりも低い温度で行う必要がある。本実施形態によるレジストパターン10は、メモリセルアレイ領域第1の領域1A内のループパターンのラインアンドスペース部分を覆うアレイ保護パターン10Aと、周辺回路領域第2の領域1B内の配線形成領域を覆う周辺配線パターン10Bとを有している。ループパターンのラインアンドスペース部分はアレイ保護パターン10Aに覆われているが、ループの両端部は覆われていない。ここで、メモリセルアレイ領域1A内のループパターンのラインアンドスペース部分は加工領域であり、メモリセルアレイ領域1A内の他の部分ループの両端部を含むは非加工領域である。つまり、アレイ保護パターン10Aは、メモリセルアレイ領域1A内の非加工領域を覆うことなく、加工領域を全て覆っている。また、ライン状のサイドウォールコアは、加工領域から非加工領域に亘ってY方向に延在し、Y方向と直交するX方向に平行に複数形成されている。次に、図22a、b及び図23a~cに示すように、レジストパターン10をマスクとして塗布膜9を異方性エッチングすることにより、レジストパターン10を塗布膜9に転写する。エッチングは、シリコン酸窒化膜4及びシリコン酸化膜7に対してエッチング選択比が取れる条件下で行い、酸素O2、一酸化炭素COを含むエッチングガスを用いてシリコン含有有機膜5b及び有機反射防止膜5aを除去し、引き続き、水素H2、窒素N2を含むエッチングガスを用いて残渣を除去する。これにより、塗布膜9を構成する有機反射防止膜9a及びシリコン含有有機膜9bは一緒にエッチングされ、下地のシリコン酸窒化膜4が露出する。次に、図24a、b及び図25a~cに示すように、塗布膜9をマスクとして異方性エッチングすることにより、シリコン酸窒化膜4及びシリコン酸化膜7を除去する。エッチングには四フッ化炭素CF4、一酸化炭素CO、アルゴンArを含むエッチングガスを用い、有機反射防止膜9a及びアモルファスカーボン膜3に対してエッチング選択比が取れる条件下で行う。このエッチングにおいてマスクの表面を構成するシリコン含有有機膜9bは除去されるので、アレイ保護パターン10Aと周辺配線パターン10Bは有機反射防止膜9aで覆われ、それ以外の領域にはアモルファスカーボン膜3が露出した状態となる。このエッチング工程において、ループパターンのY方向の両端部周辺のシリコン酸窒化膜4は除去され、シリコン酸化膜7のラインパターンの左右にそれぞれ位置するシリコン酸窒化膜4の第1ラインマスクと第2ラインマスクは互いに分離される。これにより、有機反射防止膜9aで覆われたアレイ保護領域内には、Y方向に延びるシリコン酸化膜7のラインパターンとY方向に延びるシリコン酸窒化膜4のラインパターンとが交互に配置されたラインアンドスペースパターンが形成される。また、周辺配線領域内のシリコン酸窒化膜4には周辺配線パターンが形成される。シリコン酸窒化膜4上で合成されたこれらのパターンは、最終的に形成される配線パターンの原型となるものである。次に、図26a、b及び図27a~cに示すように、シリコン酸化膜7及びシリコン酸窒化膜4をマスクとして異方性エッチングすることにより、アモルファスカーボン膜3を除去する。このとき、アモルファスカーボン膜3と一緒に有機反射防止膜9aも除去される。エッチングは、シリコン酸化膜7及びシリコン酸窒化膜4に対してエッチング選択比が取れる条件を用いて行う。エッチングでは、酸素O2、一酸化炭素COを含むエッチングガスを用いて有機反射防止膜9a及びアモルファスカーボン膜3を除去した後、引き続き、水素H2、窒素N2を含むエッチングガスを用いて残渣を除去することにより行うことができる。このエッチング工程により、上部ハードマスクであるシリコン酸窒化膜4のパターンが下部ハードマスクのアモルファスカーボン膜3に転写される。これにより、サイドウォールスペーサを用いてフォトリソグラフィー解像限界未満の寸法に加工されたラインアンドスペースパターンと、目合わせモニタマークで例示される任意の寸法を有するパターンとがアモルファスカーボン膜3に転写され、メモリセルアレイ領域1A及び周辺回路領域1Bに共通のハードマスクが完成する。次に、図28a、b及び図29a~cに示すように、アモルファスカーボン膜3をマスクとしてシリコン窒化膜2bを異方性エッチングし、パターンをシリコン窒化膜2bに転写する。エッチングには、四フッ化炭素CF4、一酸化炭素CO、アルゴンArを含むエッチングガスを用い、シリコン窒化膜2bに対するエッチング選択比が取れる条件下で行う。このエッチングにより、タングステン膜2aの表面が露出し、アモルファスカーボン膜3上に形成されていたシリコン酸化膜7及びシリコン酸窒化膜4は除去される。引き続き、シリコン窒化膜2bをマスクとしてタングステン膜2aを異方性エッチングし、パターンをタングステン膜2aに転写する。エッチングは、下地のシリコン基板1の表層に対するエッチング選択比が取れる条件を用いて行う。最後に、図30a、b及び図31a~cに示すように、アモルファスカーボン膜3を、酸素ガスを用いたプラズマアッシングにより除去する。アッシングによる配線の寸法変動はほとんど生じないので、ラインアンドスペースパターンとしては当初に形成した配線長が確保される。ダブルパターニング法によるパターンが形成された下部ハードマスクはアモルファスカーボン膜3からなるため、配線材や基板に損傷を与えることなく、アッシングによって容易に除去することができる。また、アッシングプロセスのコストは安価であるため、ハードマスクの除去を安価に行うことができるという利点も有する。以上により、メモリセルアレイ領域1Aには、最小加工寸法の倍密度のラインアンドスペースパターンが形成され、周辺回路領域1Bには目合わせモニタマーク等の周辺配線パターンが形成される。以上説明したように、本実施形態では、アモルファスカーボン膜3及びシリコン酸窒化膜4からなる被エッチング部材上に有機反射防止膜5a及びシリコン含有有機膜5bからなる塗布膜5第1の塗布膜をスピン塗布法により成膜し、塗布膜5をパターニングすることによってサイドウォールコアを形成し、サイドウォールコアの少なくとも側面を覆うシリコン酸化膜7第1の層を成膜し、シリコン酸化膜7上に有機反射防止膜8第2の塗布膜をスピン塗布法により成膜し、有機反射防止膜8をエッチングすることによって、シリコン酸化膜7の凹部7aを覆う埋込マスクを形成し、シリコン酸化膜7をエッチングすることにより、サイドウォールコアまたは埋込マスクと重ならない被エッチング部材を露出させ、被エッチング部材をエッチングすることでフォトリソグラフィー解像限界未満のパターンを得ることができる。また、本実施形態では、被エッチング部材上に有機反射防止膜9a及び第2シリコン含有有機膜9bからなる塗布膜9第3の塗布膜をスピン塗布法により成膜し、塗布膜9をパターニングすることによって、サイドウォールコアが形成されているメモリセルアレイ領域1A第1の領域内及び前記サイドウォールコアが形成されていない周辺回路領域1B第2の領域内に、それぞれ第1及び第2のパターンを形成し、第1及び第2のパターンをマスクとしてシリコン酸窒化膜4をエッチングすることにより、アモルファスカーボン膜3を露出させ、第1及び第2のパターンを除去した後、シリコン酸窒化膜4を用いてアモルファスカーボン膜3をエッチングするので、メモリセルアレイ領域1Aに形成されたループパターンをループカットするためのパターニングの際に、周辺回路領域1Bのパターンを形成することができる。これにより、シリコン酸化膜7のエッチング工程でフォトリソグラフィー解像限界未満のパターンと任意の寸法形状を有するパターンとを同時に確定させることができることから、両パターンを簡単に合成できると共に、ループ形状の一部の切断加工も極めて簡単に行うことができる。また、本実施形態では、シリコン基板1上に、配線層2、アモルファスカーボン膜3、シリコン酸窒化膜4を順次成膜した後、サイドウォールコア用の有機膜有機反射防止膜5aをスピン塗布法で形成し、さらにシリコン酸化膜7の凹部7a内に埋め込まれる埋込マスク材料も有機膜有機反射防止膜8であり、スピン塗布法で形成しているので、550°Cを超す高温処理を避けることができ、常温で成膜可能な塗布膜を適用することができる。これにより、アモルファスカーボン膜3とシリコン酸窒化膜4との界面に生じる応力起因の剥がれを抑制することができる。また、サイドウォールスペーサ形成用のシリコン酸化膜7の成膜にALD法を適用しているので、シリコン酸化膜7を常温で成膜することができ、上述の剥がれを抑制することができる。また、本実施形態では、サイドウォールコアの有機反射防止膜5a上にシリコン酸化膜7を成膜した後、シリコン酸化膜7のエッチバック工程を経ることなく、埋込マスク用の有機反射防止膜8を成膜するものであり、上部ハードマスクであるシリコン酸窒化膜4が露出することがないことを利用し、それぞれの膜材料及びエッチング条件を選ぶことで、シリコン酸化膜7のエッチングと一緒にシリコン酸窒化膜4もエッチングすることができる。すなわち、シリコン酸化膜7のエッチングから上部ハードマスクへのパターン転写までを一気に完了させて工程を短縮することができる。次に、図32~図35を参照しながら、上記第1の実施形態の変形例について詳細に説明する。図32a、b~図35a、bは、上記第1の実施形態の変形例による半導体装置の製造プロセスを示す略断面図である。なお、図32a、図32bは第1の実施形態の図6、図16にそれぞれ対応しており、図33a、図33b、図34a、図34bは、第1の実施形態の図18、図20、図22、図24にそれぞれ対応している。図32aに示すように、本実施形態は、上部ハードマスクがシリコン酸窒化膜4の単層膜ではなく、シリコン窒化膜4a及びシリコン酸化膜4bからなる二層膜であることを特徴としている。第1の実施形態では、サイドウォールスペーサ用シリコン酸化膜7のエッチバック工程図16参照において上部ハードマスクであるシリコン酸窒化膜4もパターニングされ、アモルファスカーボン膜3の表面が露出するので、その後の有機反射防止膜5aの除去工程図17参照でアモルファスカーボン膜3の露出面がエッチングされてしまう。しかし、本実施形態においては、図32bに示すように、サイドウォールスペーサ用シリコン酸化膜7のエッチバック工程において上部ハードマスクのうちシリコン酸化膜4bのみがパターニングされ、シリコン窒化膜4aはパターニングされない。そのため、アモルファスカーボン膜3は露出せず、その表面はシリコン窒化膜4aで覆われたままである。したがって、図33aに示す有機反射防止膜5a及び有機反射防止膜8の除去工程においてアモルファスカーボン膜3はエッチングされず保護される。次に、ループパターンのY方向の端部をエッチングにより除去してラインパターンのY方向の端部を画定させると共に、上部ハードマスクに周辺配線パターンを加える工程を実施するため、図33bに示すように、パターニングされたシリコン酸化膜4bを含むシリコン基板1の全面に有機反射防止膜9a及びフォトレジスト膜によるレジストパターン10を形成する。第1の実施形態と異なり、本実施形態では有機反射防止膜9aの表面にシリコン含有有機膜9bが形成されていないが、アモルファスカーボン膜3がシリコン窒化膜4aで覆われているので、レジストパターン10の形成のやり直しを行った場合でもアモルファスカーボン膜3の意図しないエッチングを防止することができる。したがって、塗布膜の成膜工程を簡素化することができ、製造コストの低減を図ることができる。次に、図34aに示すように、レジストパターン10をマスクとして有機反射防止膜9aを異方性エッチングすることにより、レジストパターン10を有機反射防止膜9aに転写する。これにより、塗布膜を構成する有機反射防止膜9aはエッチングされ、下地のシリコン酸化膜4bが露出する。次に、図34bに示すように、有機反射防止膜9aをマスクとして異方性エッチングすることにより、シリコン酸化膜4bを除去する。このエッチング工程において、ループパターンのY方向の両端部周辺のシリコン酸化膜4bは除去され、シリコン酸化膜7のラインパターンの左右にそれぞれ位置するシリコン酸化膜4bの第1ラインマスクと第2ラインマスクは互いに分離される。これにより、有機反射防止膜9aで覆われたアレイ保護領域内には、Y方向に延びるシリコン酸化膜7のラインパターンとY方向に延びるシリコン酸化膜4bのラインパターンが交互に配置されたラインアンドスペースパターンが形成される。また、周辺配線領域内のシリコン酸化膜4bには周辺配線パターンが形成される。シリコン酸化膜4b上で合成されたこれらのパターンは、最終的に形成される配線パターンの原型となるものである。次に、図35aに示すように、シリコン酸化膜4bをマスクとして異方性エッチングすることによりシリコン窒化膜4a及び有機反射防止膜9aを除去し、さらに図35bに示すように、シリコン窒化膜4bをマスクとして異方性エッチングすることにより、アモルファスカーボン膜3を除去する。その後、シリコン窒化膜2b及びタングステン膜2aを異方性エッチングする工程等、第1の実施形態と同様の工程を経て、本実施形態による半導体装置が完成する。このように、本変形例によれば、上部ハードマスクをシリコン窒化膜4a及びシリコン酸化膜4bからなる二層膜としたので、アモルファスカーボン膜3に意図しない凹部が形成されることがない。したがって、メモリセルアレイ領域1A内の溝の深さを浅くすることができ、溝が形成された半導体基板表面への均一な塗布がより容易になり、より有利である。次に、本発明の第2の実施形態による半導体装置の製造プロセスについて詳細に説明する。第2の実施形態では、埋込マスクとして用いる有機反射防止膜を、周辺配線パターンの形成及びループパターンの一部切断用パターンの形成の際にも利用することを特徴としている。図6に示す成膜工程から図8に示すシリコン酸化膜7の形成工程までは第1の実施形態と同様であるため、詳細な説明は省略する。次に、図36a、b及び図37a~cに示すように、基板の全面に有機反射防止膜9a、シリコン含有有機膜9bからなる二層の塗布膜9を形成する。有機反射防止膜9aは200nm、シリコン含有有機膜9bは30nmの厚さをそれぞれ有している。有機反射防止膜9a及びシリコン含有有機膜9bはスピン塗布法により形成することができる。これらの成膜は、常温から200°Cまでの温度範囲内で行うことができるが、下層に形成されている有機反射防止膜5a及びシリコン含有有機膜5bの耐熱温度よりも低い温度で形成する必要がある。その後、塗布膜9をパターニングするためのレジストパターン10を形成する。レジストパターン10は、例えばArF用フォトレジスト膜をスピン塗布法により形成した後、ArF液浸露光装置を用いてフォトレジスト膜をパターニングすることにより形成される。フォトレジスト膜の成膜は、上記塗布膜5と同様、常温から約200°Cまでの温度範囲内で行うことができるが、有機反射防止膜9a及びシリコン含有有機膜9bの耐熱温度よりも低い温度で形成する必要がある。本実施形態によるレジストパターンは、メモリセルアレイ領域第1の領域1A内のループパターンのラインアンドスペース部分を覆うアレイ保護パターン10Aと、周辺回路領域第2の領域1B内の配線形成領域を覆う周辺配線パターン10Bとを有している。ループパターンのラインアンドスペース部分はアレイ保護パターン10Aに覆われているが、ループパターンのY方向の両端部は覆われていない。次に、図38a、b及び図39a~cに示すように、レジストパターン10をマスクとして塗布膜9を異方性エッチングすることにより、レジストパターン10を塗布膜9に転写する。エッチングは、シリコン酸化膜7に対してエッチング選択比が取れる条件下で行い、酸素O2、一酸化炭素COを含むエッチングガスを用いてシリコン含有有機膜5b及び有機反射防止膜5aを除去し、引き続き、水素H2、窒素N2を含むエッチングガスを用いて残渣を除去する。これにより、塗布膜9を構成する有機反射防止膜9a及びシリコン含有有機膜9bは一緒にエッチングされ、下地のシリコン酸化膜7が露出する。次に、図40a、b及び図41a~cに示すように、塗布膜9をマスクとして異方性エッチングすることにより、シリコン酸化膜7を除去する。エッチングは、有機反射防止膜9a及びアモルファスカーボン膜3に対してエッチング選択比が取れる条件を用いて行う。エッチングガスには四フッ化炭素CF4、一酸化炭素CO、アルゴンArを含むガスを用いることができる。このエッチングによって、マスクの表面層を構成するシリコン含有有機膜9bは除去され、さらに第2シリコン含有有機膜5bも除去されるので、アレイ保護パターン10Aと周辺配線パターン10Bは有機反射防止膜9aで覆われ、それ以外の領域には有機反射防止膜5aが露出する。さらに、図41a及びbに示すように、シリコン酸化膜7の直下にあるシリコン酸窒化膜4も除去され、これによりアモルファスカーボン膜3の一部も露出する。次に、図42a、b及び図43a~cに示すように、有機反射防止膜9aをエッチバックすることでシリコン酸化膜7の凹部7a内にのみ有機反射防止膜9aを残存させる。エッチングガスとしては、酸素O2と一酸化炭素COを含むガスを用いることができる。有機反射防止膜8は、凹部7aの幅方向X方向の全幅に亘って埋め込まれているので、有機反射防止膜8による埋込マスクパターンのX方向の幅は、凹部7aの幅と等しい。上述したように有機反射防止膜8の平坦性が良好である場合には、各凹部7a内に形成される埋込マスクパターンの高さは等しくなり、ウェーハ面内で均一なパターンを形成することができる。このエッチバック工程は、シリコン酸化膜7をマスクとして有機反射防止膜5aを除去し、下地のシリコン酸窒化膜4を露出させる工程を兼ねている。また、図43a及びbに示すように、シリコン酸窒化膜4に覆われていないアモルファスカーボン膜3の一部がエッチングされ、アモルファスカーボン膜3の露出面には凹部が形成される。次に、図44a、b及び図45a~cに示すように、開口部から露出するシリコン酸化膜7のサイドウォールスペーサを異方性エッチングにより除去する。エッチングは、有機反射防止膜9a及び有機反射防止膜5aに対するエッチング選択比が取れる条件を用いて行う。エッチングガスには、四フッ化炭素CF4、一酸化炭素CO、アルゴンArを含むガスを用いることができる。このエッチングによりシリコン含有有機膜5bが除去されると共に、サイドウォールスペーサの直下にあるシリコン酸窒化膜4もシリコン酸化膜7と一緒に除去され、アモルファスカーボン膜3の表面がさらに露出する。シリコン酸化膜7の凹部7a内には有機反射防止膜9aが埋め込まれているので、有機反射防止膜9aの直下にあるシリコン酸化膜7及びシリコン酸窒化膜4は除去されず、サイドウォールスペーサと上面露出部分のみが除去されることになる。このパターニング方法によれば、シリコン酸化膜7をエッチバックしてサイドウォールスペーサを実際に形成する場合よりも幅精度を高めることができる。次に、図46a、b及び図47a~cに示すように、シリコン酸化膜7及びシリコン酸窒化膜4をマスクとして異方性エッチングすることにより、アモルファスカーボン膜3を除去する。このとき、アモルファスカーボン膜3と一緒に有機反射防止膜9aも除去される。エッチングは、シリコン酸化膜7及びシリコン酸窒化膜4に対してエッチング選択比が取れる条件を用いて行う。エッチングでは、酸素O2、一酸化炭素COを含むエッチングガスを用いて有機反射防止膜9a及びアモルファスカーボン膜3を除去した後、引き続き、水素H2、窒素N2を含むエッチングガスを用いて残渣を除去することにより行うことができる。次に、第1の実施形態の図28a、b及び図29a~cに示したように、アモルファスカーボン膜3をマスクとしてシリコン窒化膜2bを異方性エッチングし、パターンをシリコン窒化膜2bに転写する。エッチングには、四フッ化炭素CF4、一酸化炭素CO、アルゴンArを含むエッチングガスを用い、タングステン膜2aに対するエッチング選択比が取れる条件下で行う。このエッチングにより、タングステン膜2aの表面が露出し、アモルファスカーボン膜3上に形成されていたシリコン酸化膜7及びシリコン酸窒化膜4は除去される。引き続き、シリコン窒化膜2bをマスクとしてタングステン膜2aを異方性エッチングし、パターンをタングステン膜2aに転写する。エッチングは、下地のシリコン基板1の表層に対するエッチング選択比が取れる条件を用いて行う。最後に、第1の実施形態の図30a、b及び図31a~cに示したように、アモルファスカーボン膜3を、酸素ガスを用いたプラズマアッシングにより除去する。アッシングによる配線の寸法変動はほとんど生じないので、当ラインアンドスペースパターンとしては当初に形成した配線長が確保される。ダブルパターニング法によるパターンが形成された下部ハードマスクはアモルファスカーボン膜3からなるため、配線材や基板に損傷を与えることなく、アッシングによって容易に除去することができる。また、アッシングプロセスのコストは安価であるため、ハードマスクの除去を安価に行うことができるという利点も有する。以上により、メモリセルアレイ領域1Aには、最小加工寸法の倍密度のラインアンドスペースパターンが形成され、周辺回路領域1Bには目合わせモニタマーク等の周辺配線パターンが形成される。以上説明したように、本実施形態では、埋込マスクとして用いる有機反射防止膜9aを、周辺パターンの形成及びループ形状の一部切断分離用パターンの形成の際にも利用するので、第1の実施形態による作用効果に加えて、製造工程を短縮することができ、製造コストの削減を図ることができる。また、周辺パターン及びループ形状の一部切断分離用パターン形成の後に埋込マスクを形成することから、サイドウォールコアを構成する有機反射防止膜5a及び埋込マスクを構成する有機反射防止膜9aの除去と同時にアモルファスカーボン膜3をパターニングすることができ、製造工程をさらに短縮することができる。次に、本発明の第3の実施形態による半導体装置の製造プロセスについて詳細に説明する。第3の実施形態は、メモリセルアレイ領域1AのX方向両端開口部5cとサイドウォールコア5dからなるラインアンドスペースパターンと、後述するランド5gとの間の領域にダミースペース5f後述を設ける点で第1及び第2の実施形態と相違している。詳しくは後述するが、ダミースペース5fは、有機反射防止膜9aの膜厚がラインアンドスペースパターン上、特にメモリセルアレイ領域1Aの周辺領域で厚くなることを抑制するために設けられるものである。有機反射防止膜9aの膜厚が変化するとできあがりのパターン幅が変化する傾向があるため、ダミースペース5fによりパターン幅のばらつきを抑える効果が得られる。本実施形態では、第1及び第2の実施形態で説明したようなビット線パターンではなく、トレンチパターンを形成する例について説明する。ダミースペース5fを用いる場合、ダミースペース5fの外側側面後述するランド5gの内側側面にもシリコン酸化膜7が成膜される。これをサイドウォールコア5dの側面に形成されたシリコン酸化膜7と同様にエッチングすると、ランド5g側面のシリコン酸化膜7に対応する位置にもトレンチができてしまう。本実施形態では、これを防止するため、ランド5g側面のシリコン酸化膜7と垂直方向に見て重複する領域を覆うマスクパターン後述するレジストパターン11を形成してから、有機反射防止膜9aをエッチバックするようにしている。以下、第1及び第2の実施形態との相違点を中心に、詳しく説明する。図48~図54は、本実施形態による半導体装置の製造方法を説明するための図であり、各図のaは平面図、各図のbは、対応するaのX2-X2断面図である。なお、各図には、上述したメモリセルアレイ領域1Aに相当する領域と、メモリセルアレイ領域1Aを囲むランド5gを形成する領域とを示しており、周辺回路領域1Bは示していない。本実施形態による半導体装置の製造プロセスでは、図48a、bに示すように、まずシリコン基板1の上にアモルファスカーボン膜3、シリコン酸窒化膜4、塗布膜5有機反射防止膜5a及びシリコン含有有機膜5bを順次形成する。本実施形態によるシリコン基板1は、未加工のシリコン基板であってもよいし、不純物拡散層、絶縁膜、金属膜等の各機能層が形成されたものとしてもよい。第1及び第2の実施形態とは違って配線層2を形成していないが、これは、ラインアンドスペースパターンではなくトレンチパターンの形成を目的としているためである。各膜の具体的な構成構成材料、膜厚、成膜条件等は第1の実施形態で説明した通りであるので、詳しい説明は省略する。塗布膜5を形成したら次に、図48a、bに示すように、塗布膜5をパターニングするためのレジストパターン6を形成する。レジストパターン6の構成材料、膜厚、成膜条件等も、第1の実施形態で説明した通りである。本実施形態によるレジストパターン6は、メモリセルアレイ領域1Aの加工領域トレンチパターンを形成する領域12内に第1の実施形態と同様のラインアンドスペースパターン開口部6aとレジストラインパターン6bを有する他、メモリセルアレイ領域1Aを囲むランドパターン6dを有する。ランドパターン6dはメモリセルアレイ領域1Aの外周に沿って形成される。開口部6a及びレジストラインパターン6bはそれぞれY方向に延設され、X方向に交互にP2=100nmのピッチで配列される。開口部6a及びレジストラインパターン6bは加工領域12外にも延設されており、レジストラインパターン6bのY方向両端部でランドパターン6dと接続している。ラインアンドスペースパターンのX方向の両端に位置する2つのレジストラインパターン6bとランドパターン6dとの間には、S4=500nmのダミースペース6cが設けられる。次に、図49a、bに示すように、レジストパターン6をマスクとして塗布膜5を異方性エッチングすることにより、レジストパターン6を塗布膜5に転写する。エッチング条件等は第1の実施形態と同様でよい。また、スリミング処理も第1の実施形態と同様に行う。その結果、塗布膜5には、ライン幅L3=25nm、スペース幅S5=75nmからなるラインアンドスペースパターンが転写され、開口部5cとサイドウォールコア5dとが形成される。また、ダミースペース6c及びランドパターン6dに対応する位置にはそれぞれ、ダミースペース5f及びランド5gが形成される。ダミースペース5fのX方向の幅は、開口部5cのX方向の幅より広くなっている。次に、図50a、bに示すように、露出面を覆うシリコン酸化膜7を成膜する。具体的な構成材料、膜厚、成膜条件等は、第1の実施形態で説明した通りである。シリコン酸化膜7は、サイドウォールコア5dの露出面及びシリコン酸窒化膜4の露出面に加え、ランド5gの露出面にも形成される。シリコン酸化膜7を成膜した後には、有機反射防止膜9aを成膜する。有機反射防止膜9aの具体的な構成材料、膜厚、成膜条件等も、第1の実施形態で説明した通りである。なお、本実施形態ではシリコン含有有機膜9bを用いていないが、フォトレジストをマスクとして使用した場合のエッチング耐性を補強する必要がある場合には、第1及び第2の実施形態と同様、シリコン含有有機膜9bを用いることとしてもよい。ここで、有機反射防止膜9aの成膜に用いるスピン塗布法によれば、ランド5gのような比較的広い面積を有するパターン暗部が存在する場合、図50bにも示すように、その部分及びその近傍において、有機反射防止膜9aの膜厚ここではシリコン酸窒化膜4からの高さが厚くなる。本実施形態では、メモリセルアレイ領域1AのX方向両端にダミースペース5fを設けていることから、このような膜厚差が、開口部5cとサイドウォールコア5dからなるラインアンドスペースパターン上にも生ずることが抑制される。つまり、有機反射防止膜9aの膜厚がラインアンドスペースパターン上、特にメモリセルアレイ領域1Aの周辺領域で厚くなることが抑制される。有機反射防止膜9aを成膜したら、次にレジストパターン11マスクパターンを形成する。レジストパターン11は、図50a、bに示すように、ダミーコア5fの内側側面に形成されたシリコン酸化膜7と垂直方向に見て重複する領域を覆い、かつ加工領域12を覆わないように形成する。なお、図50aでは、加工領域12の外周を示す破線とレジストパターン11の内周を示す実線とを少しずらして描いているが、これは図面の見易さのための措置であり、実際にはこれらは重なっていてよい。後掲する各図でも同様である。レジストパターン11の構成材料、膜厚、成膜条件等は、第1及び第2の実施形態で説明したレジストパターン10と同様でよい。次に、図51a、bに示すように、レジストパターン11をマスクとして有機反射防止膜9aをエッチバックする。このエッチングは、シリコン酸化膜7、有機反射防止膜9a、及びシリコン含有有機膜5bのエッチングレートが互いにほぼ等しく、かつこれらのエッチングレートがレジストパターン11のエッチングレートに対して十分高くなる条件を用いて行う。これにより、有機反射防止膜9aと同時にシリコン酸化膜7及びシリコン含有有機膜5bもエッチングされ、加工領域12では、シリコン酸化膜7が表面に露出することになる。一方で、垂直方向から見てレジストパターン11と重なる領域では、シリコン酸化膜7が表面に露出することはない。次に、図52a、bに示すように、ドライエッチング法によりシリコン酸化膜7をエッチングする。このエッチングは、有機反射防止膜9a及び有機反射防止膜5aに対するエッチング選択比が取れる条件を用いて行う。具体的なエッチング条件は、第2の実施形態においてアモルファスカーボン膜3の表面を露出させる場合に用いた条件と同様でよい。このエッチングでは、シリコン酸窒化膜4のうち、垂直方向に見てサイドウォールスペーサここでのエッチングによる除去されるシリコン酸化膜7と重なる部分も同時にエッチングされる。これにより、シリコン酸窒化膜4に、P3=50nmのピッチのラインアンドスペースパターンが転写される。次に、ラインアンドスペースパターンが転写されたシリコン酸窒化膜4をマスクとして異方性のドライエッチングを行うことにより、図53a、bに示すように、アモルファスカーボン膜3にラインアンドスペースパターンを転写する。このとき、アモルファスカーボン膜3と一緒に有機反射防止膜9a及び有機反射防止膜5aも除去される。具体的なエッチング条件は、第2の実施形態においてアモルファスカーボン膜3を除去する場合に用いた条件と同様でよい。次に、アモルファスカーボン膜3をマスクとするドライエッチングにより、図54a、bに示すように、下地のシリコン基板1をエッチングする。このエッチングは、シリコン基板1、シリコン酸窒化膜4、及びシリコン酸化膜7のエッチングレートが、アモルファスカーボン膜3のエッチングレートに対して十分高くなる条件を用いて行う。これにより、シリコン基板1の表面のうち加工領域12に相当する領域にはラインアンドスペースパターンが転写され、アモルファスカーボン膜3上に形成されていたシリコン酸化膜7及びシリコン酸窒化膜4は除去される。最後に、第2の実施形態と同様、酸素ガスを用いたプラズマアッシングによりアモルファスカーボン膜3を除去する。以上により、加工領域12には、最小加工寸法の倍密度のトレンチパターンが形成される。以上説明したように、本実施形態による半導体装置の製造方法によれば、ハードマスク層アモルファスカーボン膜3と被エッチング部材シリコン基板1との界面での剥離が生じにくくなるという効果に加え、メモリセルアレイ領域1AのX方向両端にダミースペース5fを設けたことにより、有機反射防止膜9aの膜厚がラインアンドスペースパターン上、特にメモリセルアレイ領域1Aの周辺領域で厚くなることを抑制できるという効果が得られる。また、加工領域12内のシリコン酸化膜7を露出させるにあたり、ランド5gの内側側面に形成されたシリコン酸化膜7と垂直方向に見て重複する領域を覆い、かつ加工領域12を覆わないレジストパターン11を用いたので、その後のシリコン酸化膜7をエッチングする工程で、加工領域12外のシリコン酸化膜7を残存させることが可能になっている。したがって、加工領域12外にトレンチパターンが形成されることが防止されている。また、上記のようなレジストパターン11を有機反射防止膜9aの形成直後に形成しているので、加工領域12外のシリコン酸化膜7を残存させる処理と、加工領域12内にラインアンドスペースパターンを形成する処理とを、一度の工程で行うことができる。したがって、所望のトレンチパターンを少ないプロセスステップで形成することが実現されている。以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。例えば、上記各実施形態においては、微細パターン形成用レジスト膜として、有機反射防止膜、シリコン含有有機膜、通常のフォトレジスト膜よりなる3層よりなるマルチレイヤレジスト膜を用いているが、単層レジスト膜を用いてもよい。また、上記各実施形態においては、コアパターンとして単純な矩形パターンを挙げたが、任意の形状を有するコアパターンを用いても全く同様に実施可能である。ただし、この場合でもサイドウォールスペーサの幅は一定であることが必要である。また、上記各実施形態においては、周辺回路領域1Bに形成されるパターンとして目合わせモニタマークを挙げているが、周辺回路領域1Bには、サイドウォールスペーサハードマスクのパターン幅に制限されることなく任意の寸法形状を有するパターンを形成することが可能である。また、上記第3の実施形態では、メモリセルアレイ領域1AのX方向両端にダミースペース5fを設けたが、Y方向両端にも同様のダミースペース5fを設けてもよい。図55及び図56は、それぞれ図48a及び図49aに対応する半導体装置の平面図である。図55は、このようなダミースペース5fを設けるためのレジストパターン6を示し、図56は、図55に示すレジストパターン6を用いて形成された塗布膜5を示している。このようなダミースペース5fを設けることで、Y方向に沿った塗布膜厚のばらつきも抑制することができる。また、上記第3の実施形態では、メモリセルアレイ領域1AのX方向の各端に1つずつダミースペース5fを設けたが、各端にそれぞれ複数のダミースペース5fを設けてもよい。例えば、図49に示した2つのダミースペース5fをそれぞれ複数個に分割することとしてもよい。ラインアンドスペースパターンと同じピッチで配列された複数のダミースペース5fを設けることで、ラインアンドスペースパターンを形成する際に広い焦点深度が得られ、結果として良好なパターン形成が可能となる。また、レジストパターン6の材料としてポジ型レジストを用いる場合、レジストパターン6をパターニングする際に用いるフォトマスクのうちダミースペース6cに相当する部分パターン明部に、解像限界未満の非解像補助パターン暗部レジストパターン6に転写されないパターンを配置してもよい。図57は、このような非解像補助パターン暗部Maを有するフォトマスクMの平面図を示している。同図の例では、ラインアンドスペースパターンと平行に、直線状の非解像補助パターン暗部Maを複数本ずつ配置している。こうすることで、ラインアンドスペースパターンを形成する際に広い焦点深度が得られ、結果として良好なパターン形成が可能となる。以上、第3の実施形態についてポジ型レジストを用いる場合について説明したが、ネガ型レジストを用いる場合には、フォトマスクのスペース部をパターン部に置き換え、明暗を逆にすることで同様の効果が得られる。すなわち、ラインアンドスペースパターンに隣接する領域に、結果的にはパターン形成に寄与しない凹部を形成することで、ラインアンドスペースパターン上に塗布した塗布膜の膜厚を均一にすることができる。