"画像データの一部の画素値と、該画像データの一部とは異なる部分の画素値とを比較する比較手段と、前記比較手段による比較の結果に応じて、前記画像データに非線形処理を施す非線形処理手段とを有し、前記非線形処理手段は、前記比較手段による比較の結果、前記画像データの一部の画素値と、該画像データの一部とは異なる部分の画素値とが同じである場合、前記画像データの一部と、該画像データの一部とは異なる部分とに同じ非線形処理を施す画像処理装置。前記画像データの画素値と、該画素値に前記非線形処理手段による非線形処理が施された後の画素値とを予め対応付けて記憶する記憶手段をさらに有し、前記非線形処理手段は、前記比較手段による比較の結果、前記画像データの一部の画素値と、該画像データの一部とは異なる部分の画素値とが同じである場合、前記画像データの一部の画素値及び該画像データの一部とは異なる部分の画素値を、前記記憶手段に記憶された対応付けにおいてこれらの画素値に対応付けられる非線形処理後の画素値に置き換える請求項1に記載の画像処理装置。前記非線形処理部による非線形処理は、階調補正である請求項1又は2に記載の画像処理装置。画像データの一部の画素値と、該画像データの一部とは異なる部分の画素値とを比較する比較手段と、前記比較手段による比較の結果に応じて、前記画像データに非線形処理を施す非線形処理手段と、前記非線形処理手段によって非線形処理が施された画像データを記録媒体に出力する出力手段とを有し、前記非線形処理手段は、前記比較手段による比較の結果、前記画像データの一部の画素値と、該画像データの一部とは異なる部分の画素値とが同じである場合、前記画像データの一部と、該画像データの一部とは異なる部分とに同じ非線形処理を施す画像形成装置。コンピュータを備える画像処理装置において、画像データの一部の画素値と、該画像データの一部とは異なる部分の画素値とを比較する比較ステップと、前記比較の結果に応じて、前記画像データに非線形処理を施す非線形処理ステップとを前記コンピュータに実行させ、前記非線形処理ステップは、前記比較の結果、前記画像データの一部の画素値と、該画像データの一部とは異なる部分の画素値とが同じである場合、前記画像データの一部と、該画像データの一部とは異なる部分とに同じ非線形処理を施すプログラム。本発明の目的は、画像データに対する非線形処理の効率を向上させることができる画像処理装置、画像形成装置及びプログラムを提供することである。画像処理装置上記目的を達成するために、本発明に係る画像処理装置は、画像データの一部の画素値と、該画像データの一部とは異なる部分の画素値とを比較する比較手段と、前記比較手段による比較の結果に応じて、前記画像データに非線形処理を施す非線形処理手段とを有し、前記非線形処理手段は、前記比較手段による比較の結果、前記画像データの一部の画素値と、該画像データの一部とは異なる部分の画素値とが同じである場合、前記画像データの一部と、該画像データの一部とは異なる部分とに同じ非線形処理を施す。好適には、前記画像データの画素値と、該画素値に前記非線形処理手段による非線形処理が施された後の画素値とを予め対応付けて記憶する記憶手段をさらに有し、前記非線形処理手段は、前記比較手段による比較の結果、前記画像データの一部の画素値と、該画像データの一部とは異なる部分の画素値とが同じである場合、前記画像データの一部の画素値及び該画像データの一部とは異なる部分の画素値を、前記記憶手段に記憶された対応付けにおいてこれらの画素値に対応付けられる非線形処理後の画素値に置き換える。好適には、前記非線形処理部による非線形処理は、階調補正である。画像形成装置また、本発明に係る画像形成装置は、画像データの一部の画素値と、該画像データの一部とは異なる部分の画素値とを比較する比較手段と、前記比較手段による比較の結果に応じて、前記画像データに非線形処理を施す非線形処理手段と、前記非線形処理手段によって非線形処理が施された画像データを記録媒体に出力する出力手段とを有し、前記非線形処理手段は、前記比較手段による比較の結果、前記画像データの一部の画素値と、該画像データの一部とは異なる部分の画素値とが同じである場合、前記画像データの一部と、該画像データの一部とは異なる部分とに同じ非線形処理を施す。プログラムまた、本発明に係るプログラムは、コンピュータを備える画像処理装置において、コンピュータを備える画像処理装置において、画像データの一部の画素値と、該画像データの一部とは異なる部分の画素値とを比較する比較ステップと、前記比較の結果に応じて、前記画像データに非線形処理を施す非線形処理ステップとを前記コンピュータに実行させ、前記非線形処理ステップは、前記比較の結果、前記画像データの一部の画素値と、該画像データの一部とは異なる部分の画素値とが同じである場合、前記画像データの一部と、該画像データの一部とは異なる部分とに同じ非線形処理を施す。請求項1に係る本発明によれば、本構成を有しない場合に比べ、画像データに対する非線形処理の効率を向上させることができる画像処理装置を提供することができる。請求項2に係る本発明によれば、本構成を有しない場合に比べ、予め記憶された対応付けに基づく非線形処理の効率を向上させることができる画像処理装置を提供することができる。請求項3に係る本発明によれば、本構成を有しない場合に比べ、階調補正の効率を向上させることができる画像処理装置を提供することができる。請求項4に係る本発明によれば、本構成を有しない場合に比べ、画像データに対する非線形処理の効率を向上させることができる画像形成装置を提供することができる。請求項5に係る本発明によれば、本構成を有しない場合に比べ、画像データに対する非線形処理の効率を向上させることができるプログラムを提供することができる。以下、本発明の実施形態を説明する。なお、以下の説明は本発明を実施するのにあたっての一例に過ぎず、本発明が以下に説明される事項に限定されるわけではなく、必要に応じて適宜変更可能である。例えば、以下、画像処理は、トーン再現曲線TRC;ToneReproductionCurveを用いる階調補正であるとして説明しているが、これ以外の非線形処理であってもかまわない。また、画像データの画素ごとに階調補正がなされるものとして説明しているが、これ以外の単位で例えば、複数の画素からなる画素群ごとに階調補正がなされてもかまわない。図1は、本発明の実施形態に係る画像処理装置1を示す図である。図1に示すように、本発明の実施形態に係る画像処理装置1は、画像処理部100、マーキングエンジン制御部102及びマーキングエンジン104を有する。このような構成により、画像処理装置1は、画像データに画像処理を施し、記録用紙上にプリントする。画像処理部100は、例えば、プロセッサなどを備える制御基板である。画像処理部100は、LANケーブルなどにより通信可能に接続されたクライアントPC2から画像データを受け取り、画像処理を施す。画像処理が施された画像データは、ケーブルなどにより通信可能に接続された又は、画像処理部100と直接接続されたマーキングエンジン制御部102に送信される。なお、画像処理部100の詳細は後述する。マーキングエンジン制御部102は、例えば、プロセッサなどを備える制御基板である。マーキングエンジン制御部102は、画像処理部100から画像処理済みの画像データを受け取り、画像処理済みの画像データが記録用紙にプリントされるよう、マーキングエンジン104を制御する。マーキングエンジン104は、例えば、直接転写方式のデジタルカラープリンタであり、露光装置106、画像形成ユニット108、用紙搬送ベルト110及び定着器112を備える。露光装置106は、帯電した感光体ドラム114の表面に向けてLEDを照射して、感光体ドラム114の表面に静電潜像を形成する。画像形成ユニット108は、静電潜像を形成してトナー像を担持させる像担持体である感光体ドラム114、感光体ドラム114の表面を一様に帯電する帯電器116、カラー画像を構成する色ごとに設けられた現像ロール118YYellow;イエロー、118MMagenta;マゼンタ、118CCyan;シアン及び118KblacK;ブラック、及び、感光体ドラム114の表面に形成されたトナー像を記録用紙に転写させる転写ロール120を備える。画像形成ユニット108は、現像ロール118Y、118M、118C及び118Kから、出力画像に応じたトナーを感光体ドラム114に供給し、感光体ドラム114の表面の静電潜像からトナー像を作像し、記録用紙上に、順次、転写する。用紙搬送ベルト110は、感光体ドラム114及び転写ロール120によって形成される転写位置に対して、記録用紙を搬送する。定着器112は、記録用紙上に転写されたトナー像を定着させる。次に、図1の画像処理部100をさらに説明する。図2は、画像処理部100の回路構成を示す図である。図2に示すように、画像処理部100において、メインメモリ12とグローバルプロセッサGP14とが、メインメモリバス16を介して接続されるとともに、グローバルプロセッサ14とプロセッサエレメントPE180からなるプロセッサ群18とが、データメモリバス20及び制御信号バス22を介して接続される。nは1以上の整数であって、nが常に同じ数を示すとは限らない。以下の各図において、実質的に同じ構成部分には、同じ符号が付される。以下、プロセッサエレメント180-1~180-nなど、複数存在しうる構成部分のいずれかが、特定されずに示される場合には、単にプロセッサエレメント180などと略記されることがある。メインメモリ12メインメモリ12は、例えば、RAMReadAccessMemoryなどの記憶装置であり、図1のクライアントPC2などから受け取った画像データ、画像処理プログラム24、ルックアップテーブルLUT;Look-UpTable及び変換順などを記憶する。ここで、LUTは、画像処理前の画素値と画像処理後の画素値とを対応付ける。具体的には、画像処理前の画素値をアドレスポインタとしてLUTにアクセスし、画像処理前の画素値に対応する画像処理後の画素値を求め、画像処理前の画素値を画像処理後の画素値に置き換えることにより、画像処理が実現される。以下、このようにLUTを用いた画像処理をLUT変換と記載する。また、変換順は、プロセッサエレメント180がLUTにアクセスし、LUT変換前の画素値に対応するLUT変換後の画素値を求め、LUT変換前の画素値をLUT変換後の画素値に置き換える順である。LUT及び変換順は、予め、管理者などによって作成され、メインメモリ12に記憶される。画像処理プログラム24の詳細は後述するが、ここで、画像処理は、例えば、トーン再現曲線TRC;ToneReproductionCurveを用いる階調補正である。TRCは、図1のマーキングエンジン104による階調再現性を表し、具体的には、マーキングエンジン104に対する入力濃度値網点画像の場合、入力画像のドット面積率Cinと、入力濃度値に基づいてマーキングエンジン104がプリントする出力画像の濃度値Doutとの関係を示す曲線である。TRCは非線形であるので、TRCを用いる階調補正は非線形処理となる。一般的に、非線形処理はプログラムが非常に複雑になるため、非線形処理前のデータと非線形処理後のデータとを対応付けたLUTを予め作成し、非線形処理前のデータをLUT変換することにより、非線形処理後のデータを取得することが多い。グローバルプロセッサ14グローバルプロセッサ14は、メインメモリ12に記憶された画像処理プログラム24を実行することにより、画像処理部100を制御して、メインメモリ12に記憶された画像データに対する画像処理の効率を向上させる。プロセッサエレメント180プロセッサ群18は、複数のプロセッサエレメント180からなり、SIMDSingleInstructionMiltipleDataを実現する。つまり、複数のプロセッサエレメント180は、複数のデータそれぞれに対して1つの命令を実行する。ここでは、複数のプロセッサエレメント180は、複数のデータそれぞれをLUT変換する。例えば、プロセッサエレメント180-1は、画素Aの画素値をLUT変換し、プロセッサエレメント180-2は、画素Bの画素値をLUT変換する。図3は、図2のグローバルプロセッサ14のハードウェア構成を示すブロック図である。図3に示すように、グローバルプロセッサ14は、メモリコントローラ140、データメモリ142、プログラムメモリ144、レジスタ146、命令デコーダ148及び実行ユニット150によって構成される。メモリコントローラ140は、図2の各種バスメインメモリバス16、データメモリバス20及び制御信号バス22を介して、図2のメインメモリ12及びプロセッサエレメント180との間でなされるデータのやりとりを制御する。メモリコントローラ140による制御の結果、データメモリ142には、メインメモリ12からのLUT及び画像データが格納され、プログラムメモリ144には、メインメモリ12からの画像処理プログラム24が格納される。また、後述するように、制御信号及びイネーブル信号がプロセッサエレメント180に送信される。レジスタ146は、例えば、汎用レジスタ及び制御レジスタであり、画像処理プログラム24などのプログラムを実行するうえで必要なグローバルプロセッサ14の状態を保持する。命令デコーダ148は、プログラムメモリ144から、画像処理プログラム24などのプログラムに含まれる命令を読み出し、グローバルプロセッサ14及びプロセッサエレメント180が実行可能な信号以下制御信号に変換する。制御信号の一部は実行ユニット150に出力され、残りの制御信号はメモリコントローラ140などを介してプロセッサエレメント180に送信される。実行ユニット150は、例えば、ALUArithmaticLogicUnitであり、制御信号を解釈し、実際に演算を行う。具体的には、実行ユニット150は、制御信号に基づいて、LUTアドレスの出力を制御し、イネーブル信号を生成する。LUTアドレス出力制御及びイネーブル信号生成の詳細は後述するが、生成されたイネーブル信号は、メモリコントローラ140などを介してプロセッサエレメント180に送信される。図4は、図2のプロセッサエレメント180のハードウェア構成を示すブロック図である。図4に示すように、プロセッサエレメント180は、レジスタ182及び実行ユニット184によって構成される。レジスタ182は、図3のレジスタ146と同様、汎用レジスタ及び制御レジスタであり、画像処理プログラム24などのプログラムを実行するうえで必要なプロセッサエレメント180の状態を保持する。実行ユニット184は、図3の実行ユニット150と同様、例えば、ALUであり、制御信号を解釈し、実際に演算を行う。具体的には、実行ユニット184は、グローバルプロセッサ14からの制御信号に基づいて、LUTアドレスをグローバルプロセッサ14に送信するとともに、グローバルプロセッサ14からのイネーブル信号に応じて画素値をLUT変換する。なお、LUTアドレス送信及びLUT変換の詳細は後述する。図5A~5Dは、図2のグローバルプロセッサ14及びプロセッサ群18によって実現される機能をさらに説明するための図である。具体的には、グローバルプロセッサ14内の実行ユニット150図3によるLUTアドレス制御及びイネーブル信号生成並びにプロセッサエレメント180内の実行ユニット184図4によるLUTアドレス送信及びLUT変換を説明する。LUTアドレス出力制御、イネーブル信号生成、LUTアドレス送信及びLUT変換は、それぞれ、図5Aに示すLUTアドレス出力制御部152、イネーブル信号生成部154、LUTアドレス送信部186及びLUT変換部188として実現される。イネーブル信号生成部154は、XOR回路156及び検知回路158によって構成される。図5AのLUTアドレス送信部186、XOR回路156及び検知回路158は、プロセッサエレメント180にそれぞれ対応して設けられる。LUTアドレス送信部186図5Bに示すように、LUTアドレス送信部186は、プロセッサエレメント180のLUTアドレスをLUTアドレス出力制御部152及びイネーブル信号生成部154に送信する。ここでは、プロセッサエレメント180のLUTアドレスとして、グローバルプロセッサ14内のデータメモリ142図3から読み出されてプロセッサエレメント180に保持されているLUT変換前の画素値が使われるものとする。LUTアドレス出力制御部152図5Cに示すように、LUTアドレス出力制御部152は、図2のメインメモリ12に記憶された変換順及び検知回路158からのイネーブル信号の状態に基づいて、LUTアドレス送信部186からのLUTアドレスをXOR回路156に出力する。上述したように、LUTアドレス送信部186及びXOR回路156は、プロセッサエレメント180にそれぞれ対応しているので、変換順がプロセッサエレメント180-1、プロセッサエレメント180-2、プロセッサエレメント180-3、プロセッサエレメント180-4である場合、LUTアドレス出力制御部152は、プロセッサエレメント180-1のLUTアドレス、プロセッサエレメント180-2のLUTアドレス、プロセッサエレメント180-3のLUTアドレス、プロセッサエレメント180-4のLUTアドレスを順にXOR回路156に出力する。ただし、LUTアドレス出力制御部152は、ハイhighのイネーブル信号を出力済みの検知回路158がある場合、この検知回路158に対応するプロセッサエレメント180のLUTアドレスについては、出力をスキップする。例えば、LUTアドレス出力制御部152がプロセッサエレメント180-1のLUTアドレスを出力した際、プロセッサエレメント180-3に対応する検知回路158-3からハイのイネーブル信号が出力された場合、LUTアドレス出力制御部152は、プロセッサエレメント180-3のLUTアドレスの出力をスキップして、プロセッサエレメント180-4のLUTアドレスを出力する。さらに、LUTアドレス出力制御部152は、すべてのプロセッサエレメント180のLUTアドレスについて、出力又は出力のスキップが終了した場合には、イネーブル信号の状態をすべてローLowにするイネーブルクリア信号を検知回路158に出力する。イネーブル信号生成部154イネーブル信号生成部154は、上述したように、XOR回路156及び検知回路158によって構成される。図5B及び図5Cに示すように、XOR回路156には、LUTアドレス送信部186からLUTアドレスが入力されるとともに、LUTアドレス出力制御部152からLUTアドレスが順に入力される。XOR回路156は、入力されたLUTアドレスの異同に応じた値を出力する。例えば、XOR回路156は、LUTアドレス送信部186からのLUTアドレスがLUTアドレス出力制御部152からのLUTアドレスと同じである場合には0を出力し、異なる場合には1を出力する。検知回路158は、XOR回路156からの出力に応じた状態のイネーブル信号を出力する。例えば、図5Dに示すように、XOR回路156-1から0が出力された場合には、検知回路158-1は、ハイのイネーブル信号をLUTアドレス出力制御部152に出力するとともに、LUT変換部188に送信する。一方、XOR回路156-nから1が出力された場合には、検知回路158-nは、ローのイネーブル信号をLUTアドレス出力制御部152に出力する。さらに、検知回路158は、LUTアドレス出力制御部152からイネーブルクリア信号が出力された場合には、イネーブル信号の状態をローにする。つまり、イネーブル信号の初期状態がローとなるようにする。LUT変換部188LUT変換部188は、検知回路158からハイのイネーブル信号が送信された場合、グローバルプロセッサ14内のデータメモリ142図3に格納されたLUTにアクセスし、プロセッサエレメント180に保持されているLUT変換前の画素値に対応するLUT変換後の画素値を求める。さらに、LUT変換部188は、プロセッサエレメント180に保持されているLUT変換前の画素値をLUT変換後の画素値に置き換えるとともに、グローバルプロセッサ14内のデータメモリ142に格納されているLUT変換前の画素値をLUT変換後の画素値に置き換える。なお、複数の検知回路158からハイのイネーブル信号が送信された場合、LUT変換部188は、複数の検知回路158に対応する複数のプロセッサエレメント180に保持されているLUT変換前の画素値を一括してLUT変換後の画素値に置き換える。例えば、検知回路158-1,158-2からハイのイネーブル信号が送信された場合、LUT変換部188は、検知回路158-1に対応するプロセッサエレメント180-1に保持されているLUT変換前の画素値及び検知回路158-2に対応するプロセッサエレメント180-2に保持されているLUT変換前の画素値を一括してLUT変換後の画素値に置き換える。このように、複数の検知回路158からハイのイネーブル信号が送信された場合、つまり、LUTアドレスとしてのLUT変換前の画素値において同じ値が存在する場合には、一括してLUT変換することにより、画像処理にかかる負荷を軽減することができ、画像処理の効率を向上させることができる。図6は、画像処理プログラム24の処理を示すフローチャートである。上述したように、画像処理プログラム24は、図2のグローバルプロセッサ14及びプロセッサエレメント180によって実行される。図6に示すように、ステップ100S100において、図2のメインメモリ12に記憶されたLUTは、グローバルプロセッサ14内のデータメモリ142図3に格納される。図1のクライアントPC2から入力され、メインメモリ12に記憶された画像データもまた、データメモリ142に格納される。ステップ102S102において、プロセッサエレメント180は、ステップ100においてデータメモリ142に格納された画像データの画素値を保持する。ステップ104S104において、プロセッサエレメント180内のLUTアドレス送信部186図5A等は、ステップ102において保持した画素値を、プロセッサエレメント180のLUTアドレスとして、グローバルプロセッサ14内のLUTアドレス出力制御部152及びXOR回路156図5A等に送信する。換言すると、LUTアドレス送信部186は、対応するプロセッサエレメント180が保持する画素値を、対応するプロセッサエレメント180のLUTアドレスとして、LUTアドレス出力制御部152及びXOR回路156に送信する。ステップ106S106において、グローバルプロセッサ14は、プロセッサエレメント180の序数i1≦i≦n,nはプロセッサエレメント180の総数を設定する。以下、プロセッサエレメント180-1~180-nそれぞれについて、メインメモリ12に記憶された変換順に、ステップ108~120の処理が繰り返されるものとする。ここでは、メインメモリ12に記憶された変換順は、プロセッサエレメント180-1、プロセッサエレメント180-2、、プロセッサエレメント180-nの順であるものとする。よって、ステップ104において、iは、変換順が最も早いプロセッサエレメント180の序数である1に設定される。ステップ108S108において、LUTアドレス出力制御部152は、プロセッサエレメント180-iのLUTアドレスをXOR回路156に出力するか否かを判定する。具体的には、プロセッサエレメント180-iに対応する検知回路158-iからハイのイネーブル信号が出力済みの場合には、プロセッサエレメント180-iのLUTアドレスを出力しないと判定し、ハイのイネーブル信号がまだ出力されていない場合には、プロセッサエレメント180-iのLUTアドレスを出力すると判定する。プロセッサエレメント180-iのLUTアドレスを出力する場合には、ステップ110の処理に進み、出力しない場合には、ステップ118の処理に進む。ステップ110S110において、LUTアドレス出力制御部152は、プロセッサエレメント180-iのLUTアドレスをXOR回路156に出力する。ステップ112S112において、XOR回路156は、ステップ102において送信されたプロセッサエレメント180のLUTアドレスとステップ110において出力されたプロセッサエレメント180-iのLUTアドレスとを比較した結果に応じて、0又は1をグローバルプロセッサ14内の検知回路158図5A等に出力する。ステップ114S114において、検知回路158は、ステップ110における出力内容に応じたイネーブル信号を出力する。ステップ116S116において、LUT変換部188は、ステップ100においてデータメモリ142に格納されたLUTにアクセスし、ステップ114においてハイのイネーブル信号を出力した検知回路158に対応するプロセッサエレメント180について、ステップ102において内部に保持された画素値をLUT変換するとともに、ステップ100においてデータメモリ142に格納された画素値をLUT変換する。ステップ118S118において、グローバルプロセッサ14は、ステップ106において設定したiをインクリメントする。ステップ120S120において、グローバルプロセッサ14は、ステップ118においてインクリメントしたiがnに達したか否かを判定する。iがnに達した場合には、ステップ122の処理に進み、iがnに達していない場合には、ステップ108の処理に戻る。ステップ122S122において、LUTアドレス出力制御部152は、イネーブル信号の状態をすべてローにするイネーブルクリア信号を検知回路158に出力する。以下、図6を参照して説明した画像処理プログラム24の処理を、具体例を用いて説明する。図2のメインメモリ12に記憶された変換順は、プロセッサエレメント180-1、プロセッサエレメント180-2、プロセッサエレメント180-3、プロセッサエレメント180-4の順であり、これらのプロセッサエレメント180-1~180-4には、それぞれ、AA、B4、AA、00という画素値が保持されるものとする。また、プロセッサエレメント180-1~180-4に対応して、LUTアドレス送信部186-1~186-4、XOR回路156-1~156-4及び検知回路158-1~158-4が設けられるものとする。LUTアドレス送信LUTアドレス送信部186-1は、プロセッサエレメント180-1が保持する画素値AAをLUTアドレスとしてLUTアドレス出力制御部152及びXOR回路156-1に送信する。他のLUTアドレス送信部186-2~186-4についても同様に、プロセッサエレメント180-2~180-4が保持する画素値をLUTアドレスとしてLUTアドレス出力制御部152及びXOR回路156-2~156-4に送信する。LUTアドレス出力制御1LUTアドレス出力制御部152は、LUTアドレス送信部186-1によって送信されたLUTアドレスAAをXOR回路156-1~156-4に出力するか否かを判定する。LUTアドレス送信部186-1に対応する検知回路158-1はまだハイのイネーブル信号を出力していないので、LUTアドレス出力制御部152は、LUTアドレスAAをXOR回路156-1~156-4に出力する。イネーブル信号生成1XOR回路156-1は、LUTアドレス送信部186-1によって送信されたLUTアドレスAAとLUTアドレス出力制御部152によって送信されたLUTアドレスAAとを比較し、LUTアドレスが同じであるので、0を出力する。XOR回路156-2は、LUTアドレス送信部186-2によって送信されたLUTアドレスB4とLUTアドレス出力制御部152によって送信されたLUTアドレスAAとを比較し、LUTアドレスが異なるので、1を出力する。XOR回路156-3は、LUTアドレス送信部186-3によって送信されたLUTアドレスAAとLUTアドレス出力制御部152によって送信されたLUTアドレスAAとを比較し、LUTアドレスが同じであるので、0を出力する。XOR回路156-4は、LUTアドレス送信部186-4によって送信されたLUTアドレス00とLUTアドレス出力制御部152によって送信されたLUTアドレスAAとを比較し、LUTアドレスが異なるので、1を出力する。検知回路158-1は、XOR回路156-1からの出力が0であるので、ハイのイネーブル信号をLUTアドレス出力制御部152に出力するとともに、LUT変換部188に送信する。検知回路158-2は、XOR回路156-2からの出力が1であるので、ローのイネーブル信号をLUTアドレス出力制御部152に出力する。検知回路158-3は、XOR回路156-3からの出力が0であるので、ハイのイネーブル信号をLUTアドレス出力制御部152に出力するとともに、LUT変換部188に送信する。検知回路158-4は、XOR回路156-4からの出力が1であるので、ローのイネーブル信号をLUTアドレス出力制御部152に出力する。LUT変換1LUT変換部188は、ハイのイネーブル信号を出力した検知回路158-1,158-3に対応するプロセッサエレメント180-1,180-3内に保持された画素値AAを一括してLUT変換する。LUTアドレス出力制御2LUTアドレス出力制御部152は、LUTアドレス送信部186-2によって送信されたLUTアドレスB4をXOR回路156-1~156-4に出力するか否かを判定する。LUTアドレス送信部186-2に対応する検知回路158-2はまだハイのイネーブル信号を出力していないので、LUTアドレス出力制御部152は、LUTアドレスB4をXOR回路156-1~156-4に出力する。イネーブル信号生成2XOR回路156-1は、LUTアドレス送信部186-1によって送信されたLUTアドレスAAとLUTアドレス出力制御部152によって送信されたLUTアドレスB4とを比較し、LUTアドレスが異なるので、1を出力する。XOR回路156-2は、LUTアドレス送信部186-2によって送信されたLUTアドレスB4とLUTアドレス出力制御部152によって送信されたLUTアドレスB4とを比較し、LUTアドレスが同じであるので、0を出力する。XOR回路156-3は、LUTアドレス送信部186-3によって送信されたLUTアドレスAAとLUTアドレス出力制御部152によって送信されたLUTアドレスB4とを比較し、LUTアドレスが異なるので、1を出力する。XOR回路156-4は、LUTアドレス送信部186-4によって送信されたLUTアドレス00とLUTアドレス出力制御部152によって送信されたLUTアドレスB4とを比較し、LUTアドレスが異なるので、1を出力する。検知回路158-1は、XOR回路156-1からの出力が1であるので、ローのイネーブル信号をLUTアドレス出力制御部152に出力する。検知回路158-2は、XOR回路156-2からの出力が0であるので、ハイのイネーブル信号をLUTアドレス出力制御部152に出力するとともに、LUT変換部188に送信する。検知回路158-3は、XOR回路156-3からの出力が1であるので、ローのイネーブル信号をLUTアドレス出力制御部152に出力する。検知回路158-4は、XOR回路156-4からの出力が1であるので、ローのイネーブル信号をLUTアドレス出力制御部152に出力する。LUT変換2LUT変換部188は、ハイのイネーブル信号を出力した検知回路158-2に対応するプロセッサエレメント180-2内に保持された画素値B4をLUT変換する。LUTアドレス出力制御3LUTアドレス出力制御部152は、LUTアドレス送信部186-3によって送信されたLUTアドレスAAをXOR回路156-1~156-4に出力するか否かを判定する。LUTアドレス送信部186-3に対応する検知回路158-3はハイのイネーブル信号を出力済みなので、LUTアドレス出力制御部152は、LUTアドレスAAのXOR回路156-1~156-4への出力をスキップする。LUTアドレス出力制御4LUTアドレス出力制御部152は、LUTアドレス送信部186-4によって送信されたLUTアドレス00をXOR回路156-1~156-4に出力するか否かを判定する。LUTアドレス送信部186-4に対応する検知回路158-4はまだハイのイネーブル信号を出力していないので、LUTアドレス出力制御部152は、LUTアドレス00をXOR回路156-1~156-4に出力する。イネーブル信号生成3XOR回路156-1は、LUTアドレス送信部186-1によって送信されたLUTアドレスAAとLUTアドレス出力制御部152によって送信されたLUTアドレス00とを比較し、LUTアドレスが異なるので、1を出力する。XOR回路156-2は、LUTアドレス送信部186-2によって送信されたLUTアドレスB4とLUTアドレス出力制御部152によって送信されたLUTアドレス00とを比較し、LUTアドレスが異なるので、1を出力する。XOR回路156-3は、LUTアドレス送信部186-3によって送信されたLUTアドレスAAとLUTアドレス出力制御部152によって送信されたLUTアドレス00とを比較し、LUTアドレスが異なるので、1を出力する。XOR回路156-4は、LUTアドレス送信部186-4によって送信されたLUTアドレス00とLUTアドレス出力制御部152によって送信されたLUTアドレス00とを比較し、LUTアドレスが同じであるので、0を出力する。検知回路158-1は、XOR回路156-1からの出力が1であるので、ローのイネーブル信号をLUTアドレス出力制御部152に出力する。検知回路158-2は、XOR回路156-2からの出力が1であるので、ローのイネーブル信号をLUTアドレス出力制御部152に出力する。検知回路158-3は、XOR回路156-3からの出力が1であるので、ローのイネーブル信号をLUTアドレス出力制御部152に出力する。検知回路158-4は、XOR回路156-4からの出力が0であるので、ハイのイネーブル信号をLUTアドレス出力制御部152に出力するとともに、LUT変換部188に送信する。LUT変換3LUT変換部188は、ハイのイネーブル信号を出力した検知回路158-4に対応するプロセッサエレメント180-4内に保持された画素値00をLUT変換する。"