入力された単相交流電圧を整流して昇圧するAC/DCコンバータ部を備える昇圧型PFC制御装置であって、前記AC/DCコンバータ部は、ブリッジ接続された複数の交流スイッチ部と、前記単相交流電圧の印加に応じて流れる双方向電流に応じた磁気エネルギーを蓄える昇圧用コイルと、前記昇圧用コイルに蓄えられた前記磁気エネルギーに対応した電荷を蓄える平滑用コンデンサと、前記複数の交流スイッチ部のオンオフ状態を制御することにより前記双方向電流の電流径路を切り換えて、前記昇圧用コイルへの前記磁気エネルギーの蓄積と前記平滑用コンデンサへの電荷蓄積とを交互に行わせるドライブロジック回路とを備え、前記複数の交流スイッチ部の各々は、ゲート端子とドレイン端子とソース端子とを有し、1ソース電圧に対するゲート電圧であるゲート-ソース間電圧が閾値電圧より高い場合に、ドレイン-ソース間電圧の極性に応じて前記ドレイン端子から前記ソース端子へ、または、前記ソース端子から前記ドレイン端子へ電流を流し、2前記ゲート-ソース間電圧が前記閾値電圧以下の場合に、前記ドレイン端子から前記ソース端子に流れる電流を遮断し、ドレイン電圧に対するゲート電圧が前記閾値電圧以上になると前記ソース端子から前記ドレイン端子へ電流を流すスイッチング素子で構成される昇圧型PFC制御装置。前記複数の交流スイッチ部は、第1~第4の前記スイッチング素子を備え、前記昇圧用コイルの第1の電極は、前記単相交流電圧が印加される第1交流端子に接続され、前記第1のスイッチング素子のドレイン端子と前記第3のスイッチング素子のドレイン端子とは、前記平滑用コンデンサの第1の電極に接続され、前記第2のスイッチング素子のソース端子と前記第4のスイッチング素子のソース端子とは、前記平滑用コンデンサの第2の電極に接続され、前記第1のスイッチング素子のソース端子と前記第2のスイッチング素子のドレイン端子とは、前記昇圧用コイルの第2の電極に接続され、前記第3のスイッチング素子のソース端子と前記第4のスイッチング素子のドレイン端子とは、前記単相交流電圧が印加される第2交流端子に接続され、前記第1~第4のスイッチング素子のゲート端子は、前記ドライブロジック回路から出力される制御信号をレベルシフトする各々のプリドライブ回路に接続されており、前記ドライブロジック回路は、前記第1のスイッチング素子と前記第2のスイッチング素子とが、または、前記第3のスイッチング素子と前記第4のスイッチング素子とが同時にオン状態とならないように制御する請求項1に記載の昇圧型PFC制御装置。前記ドライブロジック回路は、さらに、前記単相交流電圧を出力する交流電源と前記AC/DCコンバータ部との間に流れる電流が略零の場合には、前記複数の交流スイッチ部のうち少なくとも1つの交流スイッチ部を構成する前記スイッチング素子の前記ゲート-ソース間電圧が前記閾値電圧以下になるように前記スイッチング素子のゲート信号を制御する請求項1に記載の昇圧型PFC制御装置。前記複数の交流スイッチ部のうち少なくとも2個の交流スイッチ部は、ソース端子同士またはドレイン端子同士が直列接続された2つの前記スイッチング素子で構成される請求項1に記載の昇圧型PFC制御装置。前記スイッチング素子は、半導体基板の上に形成された複数の窒化物半導体層からなる積層体と、前記積層体の上に形成された前記ゲート端子と、前記ゲート端子を挟んで両側方に形成された前記ドレイン端子及び前記ソース端子とを備える請求項1~4のうちいずれか1項に記載の昇圧型PFC制御装置。しかしながら、前述した従来の昇圧型PFC制御装置500は、ダイオードD1またはD2の順方向電圧VFとシリコン系半導体からなるスイッチング素子T1~T4の寄生ダイオードの順方向電圧VFPとによる電圧降下による損失が発生するという課題を有している。さらに、シリコン系半導体からなるスイッチング素子T1~T4の寄生ダイオードのリカバリー電流により、スイッチング素子T1~T4のターンオン動作時のスイッチング損失が大きいという課題を有している。また、スイッチング損失はPFC制御装置のスイッチング周波数に比例して増大する。その為、磁気誘導手段504のサイズを小さくする為にスイッチング周波数を上げることは、上記スイッチング損失の増大を招く。本発明は、上記課題に鑑み、PFC制御装置内の消費電力の大部分を占めるスイッチング素子の寄生ダイオードとダイオードD1及びD2を無くして低消費電力化及び小型化を実現する昇圧型PFC制御装置を提供することを目的とする。上記の課題を解決するために、本発明の一態様に係る昇圧型PFC制御装置は、入力された単相交流電圧を整流して昇圧するAC/DCコンバータ部を備える昇圧型PFC制御装置であって、前記AC/DCコンバータ部は、ブリッジ接続された複数の交流スイッチ部と、前記単相交流電圧の印加に応じて流れる双方向電流に応じた磁気エネルギーを蓄える昇圧用コイルと、前記昇圧用コイルに蓄えられた前記磁気エネルギーに対応した電荷を蓄える平滑用コンデンサと、前記複数の交流スイッチ部のオンオフ状態を制御することにより前記双方向電流の電流径路を切り換えて、前記昇圧用コイルへの前記磁気エネルギーの蓄積と前記平滑用コンデンサへの電荷蓄積とを交互に行わせるドライブロジック回路とを備え、前記複数の交流スイッチ部の各々は、ゲート端子とドレイン端子とソース端子とを有し、1ソース電圧に対するゲート電圧であるゲート-ソース間電圧が閾値電圧より高い場合に、ドレイン-ソース間電圧の極性に応じて前記ドレイン端子から前記ソース端子へ、または、前記ソース端子から前記ドレイン端子へ電流を流し、2前記ゲート-ソース間電圧が前記閾値電圧以下の場合に、前記ドレイン端子から前記ソース端子に流れる電流を遮断し、ドレイン電圧に対するゲート電圧が前記閾値電圧以上になると前記ソース端子から前記ドレイン端子へ電流を流すスイッチング素子で構成されることを特徴とするものである。上記構成によれば、AC/DCコンバータ部にダイオードが不要であり、また交流スイッチ部を構成するスイッチング素子には寄生ダイオードも無く、ダイオードの順方向電圧の電圧降下による消費電力を無くすことができる。また、従来には存在した寄生ダイオードのリカバリー電流によるスイッチング損失もなくなるので、大幅に消費電力を削減した昇圧型PFC制御装置が実現できる。また、本発明の他の態様は、前記複数の交流スイッチ部は、第1~第4の前記スイッチング素子を備え、前記昇圧用コイルの第1の電極は、前記単相交流電圧が印加される第1交流端子に接続され、前記第1のスイッチング素子のドレイン端子と前記第3のスイッチング素子のドレイン端子とは、前記平滑用コンデンサの第1の電極に接続され、前記第2のスイッチング素子のソース端子と前記第4のスイッチング素子のソース端子とは、前記平滑用コンデンサの第2の電極に接続され、前記第1のスイッチング素子のソース端子と前記第2のスイッチング素子のドレイン端子とは、前記昇圧用コイルの第2の電極に接続され、前記第3のスイッチング素子のソース端子と前記第4のスイッチング素子のドレイン端子とは、前記単相交流電圧が印加される第2交流端子に接続され、前記第1~第4のスイッチング素子のゲート端子は、前記ドライブロジック回路から出力される制御信号をレベルシフトする各々のプリドライブ回路に接続されており、前記ドライブロジック回路は、前記第1のスイッチング素子と前記第2のスイッチング素子とが、または、前記第3のスイッチング素子と前記第4のスイッチング素子とが同時にオン状態とならないように制御してもよい。これによれば、AC/DCコンバータ部は、4つの双方向スイッチング素子がブリッジ接続された基本的なブリッジ回路で構成される。よって、AC/DCコンバータ部は、簡潔かつ高効率に双方向電流の電流パスを制御して昇圧することが可能となる。また、本発明の他の態様は、前記ドライブロジック回路は、さらに、前記単相交流電圧を出力する交流電源と前記AC/DCコンバータ部との間に流れる電流が略零の場合には、前記複数の交流スイッチ部のうち少なくとも1つの交流スイッチ部を構成する前記スイッチング素子の前記ゲート-ソース間電圧が前記閾値電圧以下になるように前記スイッチング素子のゲート信号を制御することが好ましい。これにより、昇圧コイルに流れる電流が略零の場合は、昇圧用コイルの磁気エネルギーが無くなっても、昇圧型PFC制御装置の出力側から入力交流電源へ電流が逆流しないようにすることが可能となる。また、本発明の他の態様は、前記複数の交流スイッチ部のうち少なくとも2個の交流スイッチ部は、ソース端子同士またはドレイン端子同士が直列接続された2つの前記スイッチング素子で構成されてもよい。これによれば、上述した昇圧型PFC制御装置と同様に、従来の昇圧型PFC制御装置の整流昇圧動作を維持しつつ消費電力を低減することができる。さらには、高入力耐圧性を有する昇圧型PFC制御装置が実現できる。また、この昇圧型PFC制御装置は、入力交流電圧源から、当該昇圧型PFC制御装置の出力端子とGND端子との間に接続される負荷を完全に切り離すことも可能である。また、本発明の他の態様は、前記スイッチング素子は、半導体基板の上に形成された複数の窒化物半導体層からなる積層体と、前記積層体の上に形成された前記ゲート端子と、前記ゲート端子を挟んで両側方に形成された前記ドレイン端子及び前記ソース端子とを備えることが望ましい。上記スイッチング素子は、一般的に、窒化ガリウム半導体を用いたヘテロ接合電界効果トランジスタとして知られていて、GaNトランジスタと呼ばれている。上記GaNトランジスタは、ゲート/ソース間電圧がある閾値電圧より高い場合にFET特性と逆FET特性を有し、且つ、ゲート/ソース間電圧が当該閾値電圧以下の場合に逆導通特性を有し、また、高耐圧特性を有する双方向スイッチング素子ともなり、FET特性及び逆FET特性において非常に低いオン抵抗値のFETトランジスタでもある。また、シリコン系半導体素子のような少数キャリア効果がなく、リカバリー電流によるスイッチング損失増大の影響もほとんど無い。従って、本発明の昇圧型PFC制御装置が有する双方向スイッチング素子としてGaNトランジスタを用いることで、より低消費電力の昇圧型PFC制御装置が実現できる。また、スイッチング損失の低減によりスイッチング周波数を上げることが可能となり、これにより昇圧用コイルのサイズを小さくでき、結果的に装置の小型化が可能となる。本発明によれば、ダイオード及びスイッチング素子の寄生ダイオードの無い昇圧型PFC制御装置を提供することができる。従来の昇圧型PFC制御装置の消費電力は、ダイオード及びスイッチング素子の寄生ダイオードによるものが大きいが、本発明では消費電力を大幅に削減できる。また、昇圧型PFC制御装置が有するPFC制御部は、従来の昇圧型PFC制御装置の有する制御部をそのまま用いることができるので、従来の昇圧型PFC制御装置から本発明の昇圧型PFC制御装置への置き換えが容易である。以下に、本発明に係る昇圧型PFC制御装置について、順次、好適な実施の形態を、添付の図面を参照しつつ詳細に説明する。なお、本発明は、以下の実施の形態に記載した具体的な構成に限定されるものではなく、実施の形態において説明する技術的思想と同様の技術的思想及び当技術分野における技術常識に基づいて構成されるものを含むものである。実施の形態図1は、本発明の実施の形態に係る昇圧型PFC制御装置の回路ブロック図である。同図に記載された昇圧型PFC制御装置100は、AC/DCコンバータ部30と、電流検出素子3と、第2誤差増幅器9と、乗算回路10と、第2絶対値回路11と、PWMコンパレータ12と、のこぎり波発振器14と、差動増幅器17と、基準電圧源18と、第1誤差増幅器19と、コンパレータ20と、第1絶対値回路21とを備える。また、AC/DCコンバータ部30は、入力交流電源1から入力された交流電圧を整流して昇圧する機能を有し、昇圧用コイル4と、平滑用コンデンサ7と、交流スイッチS1~S4と、4つのプリドライブ回路51と、3つの電源52と、ドライブロジック回路53とを備える。AC/DCコンバータ部30を除くブロック構成は、図13に示された従来の昇圧型PFC制御装置500のブロック構成と同じである。よって、本発明の実施の形態おける説明では、AC/DCコンバータ部30を中心に説明をする。AC/DCコンバータ部30では、図13に示されたシリコン系半導体スイッチング素子T1及びT2が、それぞれ、双方向スイッチング素子である交流スイッチS1及びS2に置き換えられている。また、図13に示されたダイオードD1及びD2が、双方向スイッチング素子を用いた交流スイッチS3及びS4に置き換えられている。交流スイッチS1~S4は、以下のようにブリッジ接続されている。昇圧用コイル4の第1の電極である入力側電極は、単相の入力交流電圧が印加される第1交流端子に接続され、交流スイッチS1のドレイン端子と交流スイッチS3のドレイン端子とは、平滑用コンデンサ7の第1の電極に接続され、交流スイッチS2のソース端子と交流スイッチS4のソース端子とは、平滑用コンデンサ7の第2の電極である接地電極に接続され、交流スイッチS1のソース端子と交流スイッチS2のドレイン端子とは、昇圧用コイル4の第2の電極である出力側電極に接続され、交流スイッチS3のソース端子と交流スイッチS4のドレイン端子とは、入力交流電圧が印加される第2交流端子に接続されている。また、交流スイッチS1~S4のゲート端子は、それぞれ、ドライブロジック回路53から出力される制御信号をレベルシフトする各々のプリドライブ回路51に接続されている。昇圧用コイル4は、単相の入力交流電圧の印加に応じて流れる双方向電流に応じた磁気エネルギーを蓄える。平滑用コンデンサ7は、昇圧用コイル4に蓄えられた磁気エネルギーに対応した電荷を蓄える。ここで、双方向スイッチング素子の特性について説明する。双方向スイッチング素子は、図2A、図2B、及び図2Cに示されたI-V特性を持つ双方向スイッチング素子である。以下にこの特性について説明する。図2Aは、本発明に用いる双方向スイッチング素子のFET特性を表すI-V特性図である。また、図2Bは、本発明に用いる双方向スイッチング素子の逆FET特性を表すI-V特性図である。また、図2Cは、本発明に用いる双方向スイッチング素子の逆導通特性を表すI-V特性図である。上記双方向スイッチング素子は、ゲート端子と、ドレイン端子と、ソース端子とを有し、ソース端子電圧に対するゲート端子電圧の差分電圧であるゲート/ソース間電圧Vgsが、閾値電圧Vthより高い場合に、ドレイン端子とソース端子間の差分電圧VDSの極性に応じてドレイン端子からソース端子へ電流IDSを流し、または、ソース端子からドレイン端子へ電流IDSを流すことができる。図2A及び図2Bでは、ゲート/ソース間電圧Vgsが閾値電圧Vthより高いことによりスイッチング素子がオン動作状態となっている場合の、電流IDSと差分電圧VDSとの関係を表している。電流IDSはドレイン端子からソース端子へ流れる場合を正の値とする。上記I-V特性は、MOSFETのI-V特性のように3極管領域と飽和領域とを有する。3極管領域とは、VDSがゼロ電圧からある電圧値に達するまでのゼロ電圧近傍の領域であり、飽和領域とは、VDSが変化してもIDSがあまり変化しない定電流特性に類似した特性を示す領域である。3極管領域では、I-V特性に直線性がありIDSに対するVDSの傾きを、スイッチング素子のオン抵抗Ronとして定義できる。3極管領域におけるオン抵抗Ronは、飽和領域におけるオン抵抗に比べ十分小さい。この3極管領域における双方向スイッチング素子の特性が、交流スイッチS1~S4の動作特性として重要であり、以下の説明では3極管領域の特性について限定する。図2Aは、VDSが正の場合、つまりドレイン電圧がソース電圧より高い場合のI-V特性図である。このI-V特性図からわかるようにIDSは正の値となり、電流はドレイン端子からソース端子へ流れる。図2Aに表されたI-V特性を、FET特性と呼ぶことにする。また、図2Bは、VDSが負の場合、つまりドレイン電圧がソース電圧より低い場合のI-V特性図である。このI-V特性図からわかるようにIDSは負の値となり、電流はソース端子からドレイン端子へ流れる。図2Bに表されたI-V特性を、逆FET特性と呼ぶことにする。上記双方向スイッチング素子は、ゲート/ソース間電圧Vgsが閾値電圧Vthより低い場合、ドレイン端子からソース端子へは電流IDSを流せない。但し、双方向スイッチング素子は、ゲート/ソース間電圧Vgsが閾値電圧Vthより低い場合でも、ゲート端子電圧に対してドレイン端子電圧が低く、且つこの差電圧Vgs-VDSが閾値電圧Vthより高い場合には、ソース端子からドレイン端子に電流IDSを流すことができる。この特性を逆導通特性と呼ぶことにする。図2Cは、この逆導通特性を示したI-V特性図である。図2Cからわかるように、Vgs=0Vの状態すなわちゲート端子とソース端子とがショートしたような状態では、ソース端子をアノードとしドレイン端子をカソードとして順方向電圧が閾値電圧VthであるダイオードのI-V特性と同じである。以上のように、図2A、図2B及び図2Cからわかることは、双方向スイッチング素子は、ゲート/ソース間電圧Vgsが閾値電圧Vth以上であれば、FET動作及び逆FET動作をし、オン抵抗値Ronを持つ抵抗と見なすことができる。一方、ゲート/ソース間電圧Vgsが閾値電圧Vth以下であれば、逆導通特性による動作をし、ソース端子をアノードとしドレイン端子をカソードとするダイオードと見なせる。このダイオードの順方向電圧はVth-Vgsとなる。今後、本発明の実施の形態においては、双方向スイッチング素子を以下のように等価変換する。1ゲート/ソース間電圧Vgsが閾値電圧Vthより高い状態の双方向スイッチング素子のオン動作状態では、該スイッチング素子をオン抵抗値Ronの抵抗と見なす。2ゲート端子とソース端子とを短絡した双方向スイッチング素子のオフ動作状態では、該スイッチング素子を、ソース端子をアノードとしドレイン端子をカソードとするダイオードと見なす。図2Dは、スイッチング素子のオン動作状態における等価変換を説明する図であり、図2Eは、スイッチング素子のオフ動作状態における等価変換を説明する図である。次に、AC/DCコンバータ部30が有するドライブロジック回路53について説明する。図3Aは、本発明の実施の形態に係るドライブロジック回路53の回路ブロック図であり、図3Bは、本発明の実施の形態に係るドライブロジック回路53の内部信号の動作タイミングチャートである。図3Aに記載されたドライブロジック回路53は、PWM信号を入力し、交流スイッチS1及びS2の一方をPWM駆動させるためのLPWM信号を生成し、交流スイッチS1及びS2の他方をPWM駆動させるためのUPWM信号を生成する。ここで、PWM信号は、図1に示されたPWMコンパレータ12から出力された信号であり、昇圧動作をPWM制御するための信号である。上記LPWM信号により、上記交流スイッチS1及びS2の一方は昇圧動作のために昇圧用コイル4を駆動し、上記UPWM信号により、上記交流スイッチS1及びS2の他方は、上記交流スイッチS1及びS2の一方と同期動作する。図3Bからわかるように、LPWM信号は、昇圧動作をPWM制御する為のPWM信号と同じ波形であるが、ある遅延時間DTだけPWM信号から遅延している。同じくUPWM信号は、LPWM信号とは逆極性の信号であり、UPWM信号とLPWM信号とが同時にLowである区間を遅延時間DTだけ設けるように波形生成されている。この2つの信号が同時にLowである区間をデッドタイムとよぶことにする。このデッドタイムにより2つの交流スイッチS1及びS2は、正常動作している限りは、同時にオン動作状態になることは在り得なくなる。結果的には、交流スイッチS1及びS2が共にオン動作状態することで昇圧型PFC制御装置の出力とGNDとが短絡状態となってしまう、いわゆる交流スイッチS1及びS2の貫通状態に陥ることが回避される。そして、昇圧用コイル4に蓄えられたエネルギーにより流れる電流は、LPWM信号とUPWM信号により、交流スイッチS1及びS2のスイッチング動作を経由して、平滑用コンデンサ7に移され安定した昇圧動作が実現される。この昇圧動作において、交流スイッチS1またはS2は、前述した等価変換の規則により、デッドタイムの区間は勿論、デッドタイム区間だけでなくUPWM信号がLowである区間も昇圧用ダイオードとして動作し、UPWM信号がHighである区間は、オン抵抗値Ronを有する抵抗として動作する。交流スイッチS1及びS2が昇圧用ダイオードとして動作している間で電流が流れる区間は、デッドタイム区間だけの非常に短い時間だけである。従って、従来の昇圧型PFC制御装置のスイッチング素子T1及びT2に比べ、交流スイッチS1及びS2の消費電力は非常に小さくなる。ドライブロジック回路53の4つ出力信号G_S1~G_S4は、4つの交流スイッチS1~S4を制御する。図3Bのタイミング波形図のように、出力信号G_S1及びG_S2には、LPWM信号またはUPWM信号が出力され、出力信号G_S3及びG_S4には、HighまたはLowレベルの信号が出力される。なお、図3Bに記載されたDIR信号は、図1からわかるように、入力交流電源1の交流出力が昇圧用コイル4に正電圧を印加する場合にはHighレベル信号となり、交流出力が昇圧用コイル4に負電圧を印加する場合にはLowレベル信号となる。図4Aは、入力交流電源の電圧極性が正の場合における、実施の形態に係るAC/DCコンバータ部の昇圧動作の電流パスを表す図であり、図4Bは、入力交流電源の電圧極性が負の場合における、実施の形態に係るAC/DCコンバータ部の昇圧動作の電流パスを表す図である。図4A及び図4Bに記載された昇圧動作は、図3Aに示されたドライブロジック回路53がPWM動作をすることにより実現されるものである。ここで、入力交流電源1の電圧極性の正または負に依存せず、平滑用コンデンサ7には、常に昇圧用コイル4の磁気エネルギーによって電流が流れ、出力電圧Voが昇圧されることを説明する。入力交流電源1が正極性の時には、DIR信号がHighレベルであり、図3Bのタイミング波形図から、交流スイッチS2が昇圧用コイル4を駆動するためのLPWM信号を受け、交流スイッチS1がUPWM信号を受ける。交流スイッチS3はLowレベル信号を受け、交流スイッチS4はHighレベル信号を受ける。交流スイッチS1~S4は、これらの信号を受け、図4Aに表された動作状態となる。なお、図4A及び図4Bでは、LPWM信号は昇圧用PWM動作を制御するPWM信号として記述しており、同期信号であるUPWM信号はPWM信号の反転信号を意味するバー付きのPWM信号として記述している。図4Aでは、交流スイッチS2がPWM動作をして昇圧用コイル4を駆動し、交流スイッチS1がPWM動作の反転した動作状態となり、交流スイッチS4がオン抵抗Ronを有する抵抗として働き電流を流し、交流スイッチS3はオフ動作状態のため等価回路的にはダイオードと見なせるが電流が流れない状態となっている。交流スイッチS2がPWM動作でオン動作状態の時は、図4Aの経路aにて昇圧用コイル4を励磁させる電流が流れる。一方、交流スイッチS2がPWM動作でオフ動作状態の時は、昇圧用コイル4に蓄えられた磁気エネルギーにより、図4Aの経路bにて電流が交流スイッチS1を経由して流れ、平滑用コンデンサ7の接地されていない端子から電流が充電され昇圧型PFC制御装置100の出力電圧Voが昇圧されていく。交流スイッチS2及びS1の同期動作したPWM動作では、前述のデッドタイム区間が設けられてあり、交流スイッチS1及びS2が貫通状態に陥ることはない。デッドタイム区間の非常に短い時間では、交流スイッチS1は昇圧用ダイオードとして働く。交流スイッチS2がオンからオフ動作状態になると、昇圧用コイル4に蓄えられた磁気エネルギーにより、昇圧用コイル4の電流は、デッドタイム区間では交流スイッチS1を昇圧用ダイオードとして、また、交流スイッチS1がオン動作状態では、交流スイッチS1を、オン抵抗Ronを有する抵抗として、交流スイッチS1を経由して図4Aの経路bにて平滑用コンデンサ7の接地されていない端子へ流入する。これに対して、入力交流電源1が負極性の時には、DIR信号がLowレベルであり、図3Bのタイミング波形図から、入力交流電源1が正極性の場合と比べて交流スイッチS2及びS1の動きが逆となり、また交流スイッチS4及びS3の動きが逆となることが判る。図4Bでは、交流スイッチS1がPWM動作をして昇圧用コイル4を駆動し、交流スイッチS2がPWM動作の反転した動作状態となり、交流スイッチS3がオン抵抗Ronを有する抵抗として働き電流を流し、交流スイッチS4はオフ動作状態のため等価回路的にはダイオードと見なせるが電流が流れない状態となっている。交流スイッチS1がPWM動作でオン動作状態の時は、図4Bの経路aにて昇圧用コイル4を励磁させる電流が流れる。一方、交流スイッチS1がPWM動作でオフ動作状態の時は、昇圧用コイル4に蓄えられた磁気エネルギーにより、図4Bの経路bにて電流が交流スイッチS2を経由して流れ、平滑用コンデンサ7の接地されていない端子から電流が充電され昇圧型PFC制御装置100の出力電圧Voが昇圧されていく。この場合においても、交流スイッチS1及びS2の同期動作したPWM動作では、前述のデッドタイム区間が設けてあり、入力交流電源1が正極性である時の交流スイッチS1と同じ動作を交流スイッチS2が行い、昇圧用コイル4の電流は交流スイッチS2を経由して経路bで平滑用コンデンサ7の接地されていない端子へ流入する。つまり、ドライブロジック回路53は、交流スイッチS1~S4のオンオフ状態を制御することにより、双方向電流の電流径路を切り換えて、昇圧用コイル4への磁気エネルギーの蓄積と平滑用コンデンサ7への電荷蓄積とを交互に行わせる。以上の動作より、入力交流電源1の電圧極性が正であっても負であっても平滑用コンデンサ7の接地されていない端子には、常に昇圧用コイル4の磁気エネルギーによって電流が流れ、出力電圧Voは昇圧されることが判る。従って、図1に示された昇圧型PFC制御装置100は、整流ダイオードブリッジが無いにもかかわらず、入力交流電源1の交流電圧を整流し昇圧する機能を有することがわかる。また、図1に示された昇圧用コイル4に流れる電流が略零の状態では、図3Aに示されたヒステリシス比較器が、電流検出素子3の出力信号を第2絶対値回路11で正の電圧信号に変換した信号Scと、比較基準電圧VRBとを比較することにより、電流がほとんど流れていないことを検出する。Highレベルのゲート信号を受けてオン抵抗値Ronを有する抵抗として動作している交流スイッチS1またはS2は、上記ヒステリシス比較器のゼロ電流検出動作により、そのゲート信号をHighレベルからLowレベルに変化させられることで、ダイオード動作へと変化する。この機能は、昇圧用コイル4に流れる電流が略零の場合、昇圧用コイル4に蓄えられた磁気的なエネルギーがなくなるために、出力側から交流スイッチと昇圧用コイル4を介して入力交流電源1に電流が逆流することを回避するためのものである。なお、昇圧用コイル4にて電流が流れなくなると、昇圧用コイル4の両端電圧がリンギング現象を起こすことがある。この場合は、図3Aに図示されていないが、ヒステリシス比較器の出力信号がLowレベルになるとある一定期間Lowレベルを維持する機能を、ヒステリシス比較器の後段に追加すればよい。以上、本発明の実施の形態に係る昇圧型PFC制御装置100により、ダイオードが無く、またスイッチング素子の寄生ダイオードも無い昇圧型PFC制御装置が実現される。従来の昇圧型PFC制御装置の消費電力において、ダイオードとスイッチング素子の寄生ダイオードとが影響する導通損失とスイッチング損失とが、装置全体の電力損失に対して大きな比重を占めていた。これに対して、本発明に係る昇圧型PFC制御装置では、ダイオードとスイッチング素子の寄生ダイオードとを無くしたことで、従来の整流及び昇圧動作を維持しつつ消費電力を大幅に削減できる。また、交流スイッチとして用いられる双方向スイッチング素子は、寄生ダイオードを持たず、そのため、寄生ダイオードによるリカバリー電流が無い。これにより、スイッチング周波数を上げても昇圧型PFC制御装置のスイッチング損失の大幅な増加はなく、スイッチング周波数を上げて昇圧用コイル4を小さくすることが可能となる。また、昇圧型PFC制御装置が有するPFC制御部は、従来からの昇圧型PFC制御装置の制御部をそのまま用いることができるので、従来の昇圧型PFC制御装置から本発明の昇圧型PFC制御装置の置き換えも容易にできる。なお、上述したスイッチング素子は、半導体基板の上に形成された窒化物半導体層からなる積層体と、当該積層体の上に互いに間隔をおいて形成されたドレイン端子及びソース端子と、当該ドレイン端子及びソース端子の間に形成されたゲート端子とを備えることを特徴とするものであってもよい。このスイッチング素子について、図5を用いて説明する。図5は、本発明の昇圧型PFC制御装置が有する双方向スイッチング素子の断面図の一例である。同図に記載された双方向スイッチング素子は、半導体基板の上に形成された窒化物半導体からなるノーマリオフ型のヘテロ接合FETである。具体的には、上記スイッチング素子は、シリコン基板201の上にバッファ層202を介して半導体層の積層体203が形成されることにより実現される。バッファ層202は、窒化アルミニウムと窒化ガリウムとが交互に積層されたものである。積層体203は、アンドープ窒化ガリウム層204の上にn型窒化アルミニウムガリウム層205が形成されたもので、この2つの層の間のヘテロ界面近傍には2次元電子ガスと呼ばれるキャリア濃度の高いFETのチャンネル領域が生成される。積層体203の上に、ソース端子とドレイン端子とを形成するために、チャンネル領域とオーミック接合するするソース端子用オーミック電極206aとドレイン端子用オーミック電極206bと配線210とが配置される。ソース端子用オーミック電極206aとドレイン端子用オーミック電極206bとの間の領域では、FET特性を制御するp型半導体層であるコントロール層209がn型窒化アルミニウムガリウム層205の上に形成される。コントロール層209の上にはゲート電極208が形成され、コントロール層209とはオーミック接触している。このゲート電極208に与えられる電気信号により、ノーマリオフ型のヘテロ接合FET、すなわち、双方向型のスイッチング素子のドレイン端子とソース端子の間に流れる電流が制御される。図5において、ドレイン端子用オーミック電極206bからゲート電極208までの距離が、ソース端子用オーミック電極206aからゲート電極208までの距離より長いのは、ドレイン端子とゲート端子間の耐圧のほうがソース端子とゲート端子間の耐圧より大きいことが要求されるためである。図5のように形成された双方向型のスイッチング素子は、GaNトランジスタと呼ばれ、IGBTのように高耐圧で大電流駆動することができるデバイスである。また、IGBTの電流電圧特性におけるPN接合によるオフセット電圧を持たずに、図2A及び図2Bで示したような双方に電流を流す特性を有する。さらに、デバイスのチップ面積に対してオン抵抗成分Ronが非常に小さい。加えて、上記GaNトランジスタは、図2Cに示した逆導通特性をも有する。上述した特性に加え、GaNトランジスタは、少数キャリアによる蓄積効果がほとんどなく、IGBTや他のシリコン系半導体素子のようなターンオフ時のテール電流効果もほとんどない。故に、上記GaNトランジスタを双方向スイッチング素子として用いた交流スイッチで構成されたAC/DCコンバータ部30は、その非常に小さなオン抵抗値Ronによる導通損失の低減と少数キャリア蓄積効果がほとんど無いことによるスイッチング損失の低減により、消費電力を大幅に小さくできる。また、上記双方向型のスイッチング素子にGaNトランジスタを適用することで、リカバリー電流によるスイッチング損失増大の影響もほとんど無く、スイッチング損失の低減によりスイッチング周波数を上げることが可能となり、これにより昇圧用コイル4のサイズを小さくでき、結果的に装置の小型化が可能となる。従って、本発明の実施の形態に係る昇圧型PFC制御装置100の双方向スイッチング素子としてGaNトランジスタを用いることで、より低消費電力の昇圧型PFC制御装置が実現できる。図6は、本発明の実施の形態の第1の変形例に係る昇圧型PFC制御装置の回路ブロック図である。同図に記載された昇圧型PFC制御装置150は、図1に記載された昇圧型PFC制御装置100と比較して、AC/DCコンバータ部31の交流スイッチの一部が構成として異なる。以下、図1に記載された昇圧型PFC制御装置100と同じ点は説明を省略し、異なる点のみ説明する。交流スイッチS2及びS4は、それぞれ、ドレイン端子同士が直列接続された2つの双方向スイッチング素子で構成されている。この構成により、交流スイッチの耐圧を上げることが可能となり、より高入力耐圧の昇圧型PFC制御装置が実現できる。また、昇圧型PFC制御装置150では、図示されているOFF信号にLowレベルの信号を与えることにより、昇圧型PFC制御装置150の入力交流電源1から出力側を切り離すことができる。図7Aは、入力交流電源の電圧極性が正の場合における、実施の形態の第1の変形例に係る交流スイッチの状態を表す等価回路図であり、図7Bは、入力交流電源の電圧極性が負の場合における、実施の形態の第1の変形例に係る交流スイッチの状態を表す等価回路図である。図7A及び図7Bでは、PWMコンパレータ12の出力であるPWM信号はLowレベルで、OFF信号もLowレベルとしている。なお、本変形例では、交流スイッチS2及びS4を、それぞれ、2つの双方向スイッチング素子の直列接続により構成されるものとしたが、交流スイッチS1及びS3に当該直列接続された2つの双方向スイッチング素子を適用し、交流スイッチS2及びS4を通常の交流スイッチとしてもよい。また、本変形例に係る交流スイッチS2及びS4は、2つの双方スイッチング素子の各ドレイン端子が接続された構成としているが、ソース端子同士が接続された形で直列接続されたものでもよい。図8Aは、本発明の実施の形態の第2の変形例のドライブロジック回路63の回路ブロック図であり、図8Bは、本発明の実施の形態の第2の変形例のドライブロジック回路63の内部信号の動作タイミングチャートである。図8Aに記載されたドライブロジック回路63は、PWM信号を入力し、交流スイッチS2及びS4の一方をPWM駆動させるためのLPWM信号を生成し、交流スイッチS1及びS3の一方をPWM駆動させるためのUPWM信号を生成する。ここで、PWM信号は、図1に示されたPWMコンパレータ12から出力された信号であり、昇圧動作をPWM制御するための信号である。上記LPWM信号により、上記交流スイッチS2及びS4の一方は昇圧動作のために昇圧用コイル4を駆動し、上記UPWM信号により、上記交流スイッチS1及びS3の一方は、上記交流スイッチS2及びS4の一方と同期動作する。図8Bからわかるように、PWM信号、UPWM信号及びLPWM信号の関係は、図3Bで説明した関係と同じである。この2つの信号が同時にLowである区間をデッドタイムと呼ぶことにする。UPWM信号及びLPWM信号が同時にLowであるデッドタイムにより、2つの交流スイッチS1及びS2、または、交流スイッチS3及びS4が、正常動作している限りは、同時にオン動作状態になることは在り得なくなる。結果的には、交流スイッチS1及びS2、または、交流スイッチS3及びS4が共にオン動作状態することで昇圧型PFC制御装置200の出力とGNDとが短絡状態となってしまう、いわゆる貫通状態に陥るこが回避される。そして、昇圧用コイル4に蓄えられたエネルギーにより流れる電流は、S2またはS4がLPWM信号によりスイッチング動作をすることで、交流スイッチS1またはS3のUPWM信号によるスイッチング動作を経由して、平滑用コンデンサ7に移され安定した昇圧動作が実現される。この昇圧動作において、UPWM信号でスイッチング動作する交流スイッチS3またはS4は、前述した等価変換の規則により、デッドタイムの区間は勿論、デッドタイム区間だけでなくUPWM信号がLowである区間も昇圧用ダイオードとして動作し、UPWM信号がHighである区間は、オン抵抗値Ronを有する抵抗として動作する。交流スイッチS1及びS3が昇圧用ダイオードとして動作している間で電流が流れる区間は、デッドタイム区間だけの非常に短い時間だけである。従って、従来の昇圧型PFC制御装置のスイッチング素子T3及びT4に比べ、交流スイッチS1及びS3の消費電力は非常に小さくなる。ドライブロジック回路63の出力は実施の形態のものと同じく4つある。各出力信号G_S1~G_S4は、それぞれ、交流スイッチS1~S4を制御する。図8Bのタイミング波形図のように、出力信号G_S2及びG_S4には、LPWM信号またはHighレベルの信号が出力され、出力信号G_S1及びG_S3には、UPWM信号またはLowレベルの信号が出力される。なお、図8Bに記載されたDIR信号は、図1からわかるように、入力交流電源1の交流出力が昇圧用コイル4に正電圧を印加する場合にはHighレベル信号となり、交流出力が昇圧用コイル4に負電圧を印加する場合にはLowレベル信号となる。図9Aは、入力交流電源の電圧極性が正の場合のAC/DCコンバータ部の昇圧動作の電流パスを表す図であり、図9Bは、入力交流電源の電圧極性が負の場合のAC/DCコンバータ部の昇圧動作の電流パスを表す図である。図9A及び図9Bに記載された昇圧動作は、図8Aに示されたドライブロジック回路63がPWM動作をすることにより実現されるものである。ここで、入力交流電源1の電圧極性の正または負に依存せず、平滑用コンデンサ7には、常に昇圧用コイル4の磁気エネルギーによって電流が流れ、出力電圧Voが昇圧されることを説明する。入力交流電源1が正極性の時には、DIR信号がLowレベルであり、図8Bのタイミング波形図から、交流スイッチS2が昇圧用コイル4を駆動するためのLPWM信号を受け、交流スイッチS1がUPWM信号を受ける。交流スイッチS3はLowレベル信号を受け、交流スイッチS4はHighレベル信号を受ける。交流スイッチS1~S4は、これらの信号を受け、図9Aに表された動作状態となる。なお、図9A及び図9Bでは、LPWM信号は昇圧用PWM動作を制御するPWM信号として記述しており、同期信号であるUPWM信号はPWM信号の反転信号を意味するバー付きのPWM信号として記述している。図9Aでは、交流スイッチS2がPWM動作をして昇圧用コイル4を駆動し、交流スイッチS1がPWM動作の反転した動作状態となる。交流スイッチS4はオン抵抗Ronを有する抵抗として電流を流し、交流スイッチS3はオフ動作状態のため等価回路的にはダイオードと見なせるが電流が流れない状態となっている。交流スイッチS2がPWM動作でオン動作状態の時は、図9Aの経路aにて昇圧用コイル4を励磁させる電流が流れる。一方、交流スイッチS2がPWM動作でオフ動作状態の時は、昇圧用コイル4に蓄えられた磁気エネルギーにより、図9Aの経路bにて電流が交流スイッチS1を経由して流れ、平滑用コンデンサ7の接地されていない端子から電流が充電され昇圧型PFC制御装置200の出力電圧Voが昇圧されていく。交流スイッチS2及びS1の同期動作したPWM動作では、前述のデッドタイム期間が設けられており、交流スイッチS2及びS1が貫通状態に陥ることはない。交流スイッチS2がオンからオフ動作状態になると、昇圧用コイル4に蓄えられた磁気エネルギーにより、昇圧用コイル4の電流は、デッドタイム期間では交流スイッチS1を昇圧用ダイオードとして、また、交流スイッチS1がオン動作状態では、交流スイッチS1を、オン抵抗Ronを有する抵抗として、交流スイッチS1を経由して図9Aの経路bにて平滑用コンデンサ7の接地されていない端子へ流入する。これに対して、入力交流電源1が負極性の時には、DIR信号がHighレベルであり、図8Bのタイミング波形図から、入力交流電源1が正極性の場合と比べて交流スイッチS2及びS4の動きが逆となり、また、交流スイッチS1及びS3の動きが逆となることが判る。図9Bでは、交流スイッチS4がPWM動作をして昇圧用コイル4を駆動し、交流スイッチS3がPWM動作の反転した動作状態となり、交流スイッチS2がオン抵抗Ronを有する抵抗として電流を流し、交流スイッチS1はオフ動作状態のため等価回路的にはダイオードと見なせるが電流が流れない状態となっている。交流スイッチS4がPWM動作でオン動作状態の時は、図9Bの経路aにて昇圧用コイル4を励磁させる電流が流れる。一方、交流スイッチS4がPWM動作でオフ動作状態の時は、昇圧用コイル4に蓄えられた磁気エネルギーにより、図9Bの経路bにて電流が交流スイッチS3を経由して流れ、平滑用コンデンサ7の接地されていない端子から電流が充電され昇圧型PFC制御装置200の出力電圧Voが昇圧されていく。この場合においても、交流スイッチS4及びS3の同期動作したPWM動作では、前述のデッドタイム区間が設けてあり、入力交流電源1が正極性である時の交流スイッチS1と同じ動作を交流スイッチS3が行い、昇圧用コイル4の電流は交流スイッチS3を経由して経路bで平滑用コンデンサ7の接地されていない端子へ流入する。以上の動作より、入力交流電源1の電圧極性が正であっても負であっても平滑用コンデンサ7の接地されていない端子には、常に昇圧用コイル4の磁気エネルギーによって電流が流れ、出力電圧Voは昇圧されることが判る。従って、図1のドライブロジック回路53を実施形態のもう一つの変形例のドライブロジック回路63に置き換えても、結果的に同じ昇圧動作を実現していることがわかる。また、図1に示された昇圧用コイル4に流れる電流が略零の状態では、図8Aに示されたヒステリシス比較器が、電流検出素子3の出力信号を第2絶対値回路11で正の電圧信号に変換した信号Scと、比較基準電圧VRBとを比較することにより、電流がほとんどないことを検出する。また、図8Bのように、LPWM信号で昇圧用コイル4をスイッチング駆動している交流スイッチS2またはS4に対してUPWM信号により同期動作している交流スイッチS1またはS3は、上記ヒステリシス比較器のゼロ電流検出動作により、そのゲート信号をLowレベルに変化させられ、交流スイッチS1またはS3はダイオード動作へと変化する。この機能は、昇圧用コイル4に流れる電流が略零の場合、昇圧用コイル4に蓄えられた磁気的なエネルギーがなくなるために、出力側から交流スイッチと昇圧用コイル4を介して入力交流電源1に電流が逆流することを回避するためのものである。なお、昇圧用コイル4にて電流が流れなくなると、昇圧用コイル4の両端電圧がリンギング現象を起こすことがある。この場合は、図8Aに図示されていないが、ヒステリシス比較器の出力信号がLowレベルになるとある一定期間Lowレベルを維持する機能を、ヒステリシス比較器の後段に追加すればよい。以上、本発明の実施の形態の第2の変形例のドライブロジック回路63により、ダイオードが無く、またスイッチング素子の寄生ダイオードも無い昇圧型PFC制御装置が実現される。比較例以下では、本発明の実施の形態及びその変形例に対する比較例について説明する。図10は、比較例に係る昇圧型PFC制御装置の回路ブロック図である。同図に記載された昇圧型PFC制御装置300は、整流ダイオードブリッジのない昇圧型PFC回路である。本比較例に係る昇圧型PFC制御装置300は、図13に記載された特許文献1の昇圧型PFC制御装置500が有している、昇圧動作のために180度位相をずらしてスイッチング動作を2回行うための仕組み一対のスイッチング素子T3及びT4と高域阻止フィルタ502とが除外されている。また、昇圧型PFC制御装置500が有している、スイッチング動作を行う一対のスイッチング素子T1及びT2は、n形MOSFET等のシリコン系半導体のスイッチング素子T5及びT6に置き換えられ、且つ、スイッチング素子T5及びT6を駆動するためのレベルシフト機能を有するプリドライブ回路51と電源52とが付加されている。以後、図13を基に、整流ダイオードブリッジのない昇圧型PFC制御装置300の動作及び課題を説明する。図10において、第1誤差増幅器19は昇圧型PFC制御装置300の出力電圧Voと出力電圧を設定する基準電圧源18の電圧値Vrefとの差分に比例した誤差電圧Veを生成する。差動増幅器17及び第1絶対値回路21により入力交流電源1の交流電圧を全波整流した電圧と相似形に波形生成された電圧信号Vinaが生成される。乗算回路10は、VeとVinaとを乗算して、電流制御指令値となる電圧信号Irefを生成する。この電圧信号Irefは、誤差電圧Veに比例し、且つ、入力交流電源1の交流電圧を全波整流した電圧波形と相似形のVinaと同じ脈動波形となる。一方で、スイッチング素子T5及びT6のスイッチング動作により、入力交流電源1から昇圧用コイル4に流れる電流は、電流検出素子3により検出され、第2絶対値回路11により正の値の電圧値信号に波形整形された電流波形信号Scに変換される。電流波形信号Scは、第2誤差増幅器9、PWMコンパレータ12、のこぎり波発振器14、スイッチング素子T5又はT6、昇圧用コイル4、ダイオードD1又はD2、平滑用コンデンサ7、出力負荷8、電流検出素子3、及び第2絶対値回路11により構成される電流制御負帰還ループにより、電圧信号Irefに追従するように制御され、当該Irefとほぼ同じ値となる。電圧信号Irefは、入力交流電源1の交流電圧を全波整流した電圧波形と相似形の脈動波形であるため、電流波形信号ScがIrefに追従するということは、入力交流電源1の交流電圧と入力交流電源1の交流電流とがほぼ同位相でかつほぼ同波形となるということである。従って、入力交流電源の力率はほぼ1となる。また、誤差電圧Veは、出力電圧Voと電圧信号Vrefとの差分が第1誤差増幅器19により増幅された電圧である。第1誤差増幅器19と乗算回路10と上述した電流制御負帰還ループとで構成されるPFC制御ループにより、第1誤差増幅器19の出力である誤差電圧Veは有限の値となるように制御される。誤差電圧Veは第1誤差増幅器19のゲインをAとすると、下記の式で記述される。Ve=A×Vref-Vo式1従って、誤差電圧Veが有限の値であることは、第1誤差増幅器19のゲインAが十分に大きく設定されていれば、Vref=Voとなる。つまり昇圧型PFC制御装置300の出力電圧VoはVrefによって決まる固定電圧値となる。以上の説明からわかるように、本比較例に係る昇圧型PFC制御装置300では、その出力電圧Voは基準電圧の電圧値Vrefで設定された所望の電圧を維持しながら、入力交流電源の力率をほぼ1にできる高入力力率の昇圧型AC/DCコンバータが実現される。また、差動増幅器17、コンパレータ20、NOT論理回路13、2つのAND論理回路16、スイッチング素子T5及びT6、及びダイオードD1及びD2により、整流ダイオードブリッジを用いない整流昇圧スイッチング動作が実現できている。以下、この点について説明する。コンパレータ20が差動増幅器17の出力信号を比較することで、入力交流電源1の交流電圧の極性が判断されるこの入力交流電源1の交流電圧の極性は、昇圧用コイル4に対して入力交流電源1が正の電圧を印加する時に、正の極性とする。交流電圧の極性が正であればコンパレータ20の出力信号はHighレベルとなり、交流電圧の極性が負であれば出力はLowとなる。コンパレータ20の出力信号を受けて、NOT論理回路13と2つのAND論理回路16は、入力交流電圧の極性が正であれば、昇圧用スイッチング動作の為にPWMコンパレータ12から出力されるPWM信号でスイッチング素子T6をPWM駆動させ、スイッチング素子T5のゲート電圧をLowレベルにしてスイッチング素子T5をオフさせる。同様に、NOT論理回路13及び2つのAND論理回路16は、入力交流電圧の極性が負であれば、PWM信号でスイッチング素子T5をPWM駆動させ、スイッチング素子T6のゲート電圧をLowレベルにしてスイッチング素子T6をオフさせる。図11Aは、比較例に係る入力交流電源の電圧極性が正の場合におけるスイッチング素子の状態を表す等価回路図であり、図11Bは、比較例に係る入力交流電源の電圧極性が負の場合におけるスイッチング素子の状態を表す等価回路図である。つまり、図11A及び図11Bは、入力交流電源1の電圧極性が正の場合と負の場合とで、コンパレータ20、NOT論理回路13、及び2つのAND論理回路16の動作によるPWM動作によって、どのようにして昇圧動作がなされるかを説明する図である。スイッチング素子T6がPWM動作でオン動作状態の時は、図11Aの経路aにて昇圧用コイル4を励磁させる電流が流れる。また、スイッチング素子T6がPWM動作でオフ動作をする時は、図11Aの経路bにて昇圧用コイル4に蓄えられた磁気エネルギーにより電流が流れ、平滑用コンデンサ7の接地されていない端子から電流が充電され昇圧型PFC制御装置300の出力電圧Voが昇圧される。なお、スイッチング素子T5及びT6は、n型MOSFET等のシリコン系半導体のスイッチング素子であるため、図10に示されたように、ソース端子とドレイン端子との間に寄生ダイオードが存在している。よって、図11Aのように、経路bにて昇圧用コイル4の磁気エネルギーにより発生する電流は、スイッチング素子T5の寄生ダイオードを経由して流れる。一方、スイッチング素子T5がPWM動作でオン動作状態の時は、図11Bの経路aにて昇圧用コイル4を励磁させる電流が流れる。また、スイッチング素子T5がPWM動作でオフ動作をする時は、図11Bの経路bにて昇圧用コイル4に蓄えられた磁気エネルギーにより電流が流れ、この場合でも平滑用コンデンサ7の接地されていない端子から電流が充電され昇圧型PFC制御装置300の出力電圧Voが昇圧される。よって、図11Bのように、経路bにて昇圧用コイル4の磁気エネルギーにより流れる電流は、スイッチング素子T6の寄生ダイオードを経由して流れる。しかしながら、上記比較例に係る昇圧型PFC制御装置300では、以下の2つの課題がある。1ダイオードD1またはD2の順方向電圧VFと、スイッチング素子T5またはT6の寄生ダイオードの順方向電圧VFPとによる電圧降下による損失が発生する。2スイッチング素子T5またはT6の寄生ダイオードのリカバリー電流により、スイッチング素子T5またはT6のターンオン動作時のスイッチング損失が大きい。この2点の課題について説明する。まず、ダイオードの順方向電圧VF及び寄生ダイオードの順方向電圧VFPに関する課題1について説明する。入力交流電源1の交流電圧が正の場合、の図11Aの経路aにて電流が流れるときには、ダイオードD2の順方向電圧VFが発生する。また、図11Aの経路bにて電流が流れるときには、ダイオードD2の順方向電圧VFに加え、オフ動作状態のスイッチング素子T5の順方向電圧VFPによる電圧降下が発生する。これらの電圧降下とこれらのダイオードに流れる電流とによって、ダイオードD2及びスイッチング素子T5に消費電力、すなわち損失が発生する。同様に、入力交流電源1の交流電圧が負の場合、図11Bの経路aにて電流が流れるときは、ダイオードD1の順方向電圧VFが発生し、図11Bの経路bにて電流が流れるときは、ダイオードD1の順方向電圧VF及びスイッチング素子T6の順方向電圧VFPによる電圧降下が発生し、ダイオードD1及びスイッチング素子T6に損失が発生する。電流が定常的に流れることによる素子の消費電力は、導通損失と呼ばれる。スイッチング素子T5またはT6がオン動作状態で電流が流れた場合の導通損失は、スイッチング素子の電流が流れるチャンネル部の抵抗今後はこの抵抗をオン抵抗と呼ぶが小さいために、ダイオードの順方向電圧VFまたはVFPの電圧降下による導通損失に比べ非常に小さなものとなる。従って、図11A及び図11Bに示された電流経路からわかるように、従来の昇圧型PFC制御装置の導通損失の大部分はダイオードの順方向電圧VF及びVFPによるものであることがわかる。つまり、比較例に係る昇圧型PFC制御装置300のダイオードD1及びD2と、スイッチング素子T5及びT6の寄生ダイオードをなくすことができれば、昇圧型PFC制御装置300の導通損失を大幅に削減できる。次に、スイッチング損失の課題2について説明する。スイッチング素子T5及びT6のソース端子とドレイン端子の間に存在する寄生ダイオードのアノードはスイッチング素子のソースに、また、寄生ダイオードのカソードはスイッチング素子のドレインに存在する。図11Aでは、スイッチング素子T5がオフ動作状態のとき、また、図11Bでは、スイッチング素子T6がオフ動作状態のとき、各経路bにて電流が流れる場合に、寄生ダイオードのアノードからカソードに電流が流れている。この時、上記寄生ダイオードにはダイオード内の少数キャリア蓄積効果によるリカバリー電流成分が発生する。その結果、スイッチング素子T5及びT6の一方がオフ動作状態で寄生ダイオードに電流が流れている経路b状態から、スイッチング素子T5及びT6の他方がターンオンして経路aの状態にて電流が流れる始める時に、スイッチング素子T5及びT6の他方は、ターンオン動作により、昇圧用コイル4を駆動するための電流だけでなく、不要な寄生ダイオードのリカバリー電流をも駆動する。図12Aは、比較例に係る入力交流電源の電圧極性が正の場合におけるスイッチング素子の過渡特性を表す図であり、図12Bは、比較例に係る入力交流電源の電圧極性が負の場合におけるスイッチング素子の過渡特性を表す図である。図12Aのように、スイッチング素子T6を流れる電流IDST6には、状態bから状態aの変化であるターンオン動作により、昇圧用コイル4の駆動電流IL4に加えスイッチング素子T5の寄生ダイオードのリカバリー電流が重畳される。一方、図12Bのように、スイッチング素子T5を流れる電流IDST5には、状態bから状態aの変化であるターンオン動作により、昇圧用コイル4の駆動電流IL4に加えスイッチング素子T6の寄生ダイオードのリカバリー電流が重畳される。上記リカバリー電流は、無視できない大きなもので、スイッチング素子のスイッチング動作時の消費電力を意味するスイッチング損失の増大に影響を及ぼす。このスイッチング損失は、昇圧型PFC制御装置のスイッチング周波数に比例して増大する。その為、昇圧用コイル4のサイズを小さくする目的で、スイッチング周波数を上げることは、スイッチング素子のスイッチング損失の増大を招く。つまり、本比較例に係る昇圧型PFC制御装置300では、将来的に昇圧コイルを小型化することが困難である。また現状の問題としても、かなり大きなスイッチング損失が発生するために電流連続モードでの昇圧型PFC制御装置としては適切なものでない。この昇圧方式を使用する適切な条件は、電流が流れていない時にスイッチング素子がスイッチング動作する、いわゆるソフトスイッチングを前提にした条件でければならない。つまりこの昇圧方式では、PFC制御方法について制限がある。以上のように、本比較例に係る昇圧型PFC制御装置300では、スイッチング素子の寄生ダイオードが、当該寄生ダイオード自身の順方向電圧VFによる消費電力の増大に関与しているだけでなく、異なるスイッチング素子のスイッチング損失にも影響を及ぼすという問題を有している。まとめ実施の形態及びその変形例で説明したように、本発明に係る昇圧型PFC制御装置は、入力された単相交流電圧を整流して昇圧するAC/DCコンバータ部を備え、当該AC/DCコンバータ部は、ブリッジ接続された複数の交流スイッチ部と、単相交流電圧の印加に応じて流れる双方向電流に応じた磁気エネルギーを蓄える昇圧用コイルと、当該昇圧用コイルに蓄えられた磁気エネルギーに対応した電荷を蓄える平滑用コンデンサと、複数の交流スイッチ部のオンオフ状態を制御することにより双方向電流の電流径路を切り換えて、昇圧用コイルへの磁気エネルギーの蓄積と平滑用コンデンサへの電荷蓄積とを交互に行わせるドライブロジック回路とを備え、複数の交流スイッチ部の各々は、ゲート端子とドレイン端子とソース端子とを有し、1ソース端子電圧に対するゲート端子電圧の差分電圧であるゲート/ソース間電圧が閾値電圧より高い場合に、ドレイン/ソース間電圧の極性に応じてドレイン端子からソース端子へ、または、ソース端子からドレイン端子へ電流を流すことができるFET特性及び逆FET特性を有し、2且つ、ゲート/ソース間電圧が上記閾値電圧以下の場合に、ドレイン端子からソース端子への電流は遮断されるがドレイン端子電圧を基準にしてゲート端子電圧が上記閾値電圧以上になるとソース端子からドレイン端子に電流を流すことができる逆導通特性を有する、双方向スイッチング素子で構成される。この構成によれば、AC/DCコンバータ部にダイオードが不要であり、またスイッチング素子には寄生ダイオードも無く、ダイオードの順方向電圧の電圧降下による消費電力を無くすことができる。また、スイッチング素子の寄生ダイオードのリカバリー電流によるスイッチング損失もなくなるので、大幅に消費電力を削減した昇圧型PFC制御装置が実現できる。また、上記双方向の電流径路を制御する昇圧用PFC制御部は、従来の昇圧型PFC制御装置の昇圧用PFC制御部をそのまま用いることができ、昇圧型PFC制御装置としての制御動作は従来のものとほとんど同じとなる。また、ドライブロジック回路は、AC/DCコンバータ部と入力交流電源との間に流れる電流が略零の場合には、当該電流がないことを検出するヒステリシス比較器からの制御信号を受けて、複数の交流スイッチ部のうち少なくとも1つの交流スイッチ部のゲート/ソース間電圧が閾値電圧以下になるように制御をする。これにより、昇圧コイルに流れる電流が略零の場合は、昇圧用コイルの磁気エネルギーが無くなっても、昇圧型PFC制御装置の出力側から入力交流電源へ電流が逆流しないようにすることが可能となる。また、実施の形態の第1の変形例によれば、複数の交流スイッチ部のうち少なくとも2個の交流スイッチ部は、ソース端子同士またはドレイン端子同士が直列接続された2つの双方向スイッチング素子で構成される。これによれば、上述した昇圧型PFC制御装置と同様に、従来の昇圧型PFC制御装置の整流昇圧動作を維持しつつ消費電力を低減することができる。さらには、高入力耐圧性を有する昇圧型PFC制御装置が実現できる。また、この昇圧型PFC制御装置は、入力交流電圧源から、当該PFC制御装置の出力端子とGND端子との間に接続される負荷を完全に切り離すことも可能である。また、実施の形態及びその変形例に係る昇圧型PFC制御装置において、双方向のスイッチング素子は、半導体基板の上に形成された窒化物半導体層からなる積層体と、当該積層体の上に形成されたゲート端子と、当該ゲート端子を挟んで両側方に形成されたドレイン端子及びソース端子とを備える。この双方向のスイッチング素子は、一般的に、窒化ガリウム半導体を用いたヘテロ接合電界効果トランジスタとして知られていて、GaNトランジスタと呼ばれている。上記GaNトランジスタは、上記のゲート/ソース間電圧がある閾値電圧より高い場合にFET特性と逆FET特性を有し、且つ、ゲート/ソース間電圧が当該閾値電圧以下の場合に逆導通特性を有し、また、高耐圧特性を有する双方向スイッチング素子ともなり、FET特性及び逆FET特性において非常に低いオン抵抗値のFETトランジスタでもある。また、シリコン系半導体素子のような少数キャリア効果がなく、リカバリー電流によるスイッチング損失増大の影響もほとんど無い。従って、本発明の昇圧型PFC制御装置が有する双方向のスイッチング素子としてGaNトランジスタを用いることで、より低消費電力の昇圧型PFC制御装置が実現できる。以上、本発明の昇圧型PFC制御装置について、実施の形態に基づいて説明してきたが、本発明に係る昇圧型PFC制御装置は、上記実施の形態及びその変形例に限定されるものではない。実施の形態及びその変形例における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態及びその変形例に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る昇圧型PFC制御装置を内蔵した各種機器も本発明に含まれる。