所定パルス幅のパルス信号を生成するパルス信号生成部と、前記パルス信号のデューティ比を制御するデューティ比調節部と、を有する信号整形装置であり、前記パルス信号生成部は、クロック信号が入力されるフリップフロップ回路と、前記フリップフロップ回路の出力信号を遅延させて当該遅延量に応じたパルス幅を有する単相のパルス信号を出力する遅延回路と、を備え、前記デューティ比調節部は、前記遅延回路から出力される単相のパルス信号を互いに極性が反転した第1パルス信号と第2パルス信号からなる差動パルス信号に変換し、前記第1パルス信号の平均電圧と前記第2パルス信号の平均電圧との差に基づいて、前記パルス信号が目標のデューティ比になるように前記遅延回路の遅延量を制御することを特徴とする信号整形装置。所定パルス幅のパルス信号を生成する複数のパルス信号生成部と、前記複数のパルス信号生成部の入力段に設けられ、クロック信号を供給すべきパルス信号生成部をバンド選択信号に基づいて選択するデマルチプレクサと、前記複数のパルス信号生成部の出力段に設けられ、パルス信号を取り出すべきパルス信号生成部を前記バンド選択信号に基づいて選択するマルチプレクサと、前記マルチプレクサで選択されたパルス信号生成部において生成されるパルス信号のデューティ比を制御するデューティ比調節部と、を有する信号整形装置であり、前記各パルス信号生成部は、クロック信号が入力されるフリップフロップ回路と、前記フリップフロップ回路の出力信号を遅延させて当該遅延量に応じたパルス幅を有する単相のパルス信号を出力する遅延回路と、を備え、前記デューティ比調節部は、前記遅延回路から出力される単相のパルス信号を互いに極性が反転した第1パルス信号と第2パルス信号からなる差動パルス信号に変換し、前記第1パルス信号の平均電圧と前記第2パルス信号の平均電圧との差に基づいて、前記パルス信号が目標のデューティ比になるように前記遅延回路の遅延量を制御し、前記複数のパルス信号生成部を組み合わせて動作可能周波数範囲を広帯域化したことを特徴とする信号整形装置。前記デューティ比調節部は、前記第1パルス信号の平均電圧と前記第2パルス信号の平均電圧との差が所定値となるように、前記遅延回路の遅延量を制御することを特徴とする請求項1または請求項2に記載の信号整形装置。前記デューティ比調節部は、前記第1パルス信号の平均電圧と前記第2パルス信号の平均電圧との差がゼロとなるように、前記遅延回路の遅延量を制御することを特徴とする請求項3に記載の信号整形装置。前記遅延回路は、入力される電圧に応じて遅延量が調整される電圧制御ディレイラインで構成されたことを特徴とする請求項1から請求項4のいずれかに記載の信号整形装置。前記デューティ比調節部は、前記パルス信号生成部からの単相のパルス信号を第1パルス信号と第2パルス信号からなる差動パルス信号に変換する単相差動変換回路と、前記単相差動変換回路の出力を平均化して、前記第1パルス信号の平均電圧と前記第2パルス信号の平均電圧とを出力する差動チャージポンプ回路と、前記差動チャージポンプ回路の出力を用いて、前記第1パルス信号の平均電圧と前記第2パルス信号の平均電圧との差に対応する電圧を前記遅延回路の遅延量を制御するデューティ比制御信号として出力するデューティ比制御信号出力部と、を有することを特徴とする請求項1から請求項5のいずれかに記載の信号整形装置。前記単相差動変換回路の後段に、前記単相差動変換回路の出力から同相成分を除去する同相成分除去回路を有することを特徴とする請求項6に記載の信号整形装置。ところで、信号整形装置は、図10に示されるようにパルス信号生成部21とデューティ比幅調節部22とを備えた構成が考えられる。パルス信号生成部21では、Dフリップフロップ回路201がクロック信号を整形してQ出力を生成する。Dフリップフロップ回路201のQ出力は、遅延回路202によって遅延されて任意パルス幅のパルス信号となる。一方、制御パルス信号生成回路203は、パルス信号の立ち下がりタイミングに同期して制御パルス信号を生成し、OR回路204を通じてDフリップフロップ回路201のセット端子setに供給する。デューティ比幅調節部22では、位相比較回路PFD回路211がクロック信号の位相とパルス信号の位相とを比較し、比較結果をチャージポンプ回路212に出力する。チャージポンプ回路212は、位相比較回路211の比較結果に応じた電荷を蓄積する。ローパスフィルタ回路213は、チャージポンプ回路212の蓄積電荷を積分した電圧を遅延回路202に出力する。図11は、デューティ比調節部22に用いられる位相比較回路211の構成例を示す模式図である。位相比較回路211において、一方のDフリップフロップ回路221のクロック端子ckにはクロック信号が入力され、他方のDフリップフロップ回路222のクロック端子ckにはパルス信号が入力される。Dフリップフロップ回路221、222は、入力されたクロック信号およびパルス信号を用いてQ出力を生成する。Dフリップフロップ回路221、222のQ出力は、AND回路223を通じて遅延回路224に入力され、遅延回路224の出力は、リセット信号として二つのDフリップフロップ回路221、222のR端子に入力される。このように、信号整形装置2をパルス信号生成部21とデューティ比幅調節部22とを備えて構成した場合、位相比較回路211においてクロック信号とパルス信号との位相を比較し、比較結果に基づいてパルス信号を整形する。しかしながら、位相比較回路211は、遅延回路による遅延を利用しているため、高速動作には限界がある。このため、位相比較回路211を含む信号整形装置2も高速動作には適さず、その動作周波数が制限されてしまうという問題がある。また、クロック信号を元に生成されるパルス信号は、Dフリップフロップ回路201や制御パルス信号生成回路203、OR回路204などにおける遅延分だけクロック信号に対して遅延している。このため、クロック信号とパルス信号との位相差を比較し、比較結果に基づいてパルス信号を整形する信号整形装置2では、パルス信号の遅延分だけデューティ比の調節に誤差が生じてしまう。つまり、高い精度でデューティ比を調節することが難しいという問題が生じる。また、パルス信号の遅延量は信号周波数に関わらず一定であるため、当該誤差の影響は周波数が高くなるにつれて大きくなってしまう。本発明はかかる点に鑑みてなされたものであり、高いクロック周波数に対応した高速動作が可能であると共に、高い精度でデューティ比を調節できる信号整形装置を提供することを目的とする。本発明の信号整形装置は、所定パルス幅のパルス信号を生成するパルス信号生成部と、前記パルス信号のデューティ比を制御するデューティ比調節部と、を有する信号整形装置であり、前記パルス信号生成部は、クロック信号が入力されるフリップフロップ回路と、前記フリップフロップ回路の出力信号を遅延させて当該遅延量に応じたパルス幅を有する単相のパルス信号を出力する遅延回路と、を備え、前記デューティ比調節部は、前記遅延回路から出力される単相のパルス信号を互いに極性が反転した第1パルス信号と第2パルス信号からなる差動パルス信号に変換し、前記第1パルス信号の平均電圧と前記第2パルス信号の平均電圧との差に基づいて、前記パルス信号が目標のデューティ比になるように前記遅延回路の遅延量を制御することを特徴とする。この構成によれば、デューティ比の調節に位相比較回路を用いないため、位相比較回路に起因する信号の遅延が生じない。つまり、位相比較回路の信号遅延による動作周波数の制限が存在しない。このため、十分に高いクロック周波数に対応可能である。また、パルス信号からデューティ比制御信号を生成しているため、クロック信号とパルス信号とを用いて制御信号を生成する場合のようにパルス信号の遅延に起因する誤差が発生しない。このため、高い精度でデューティ比を調節できる。当該誤差の影響は、高い周波数において特に顕著となる。このため、当該構成は、高い周波数領域の信号を用いる場合に極めて有効である。本発明の信号整形装置は、所定パルス幅のパルス信号を生成する複数のパルス信号生成部と、前記複数のパルス信号生成部の入力段に設けられ、クロック信号を供給すべきパルス信号生成部をバンド選択信号に基づいて選択するデマルチプレクサと、前記複数のパルス信号生成部の出力段に設けられ、パルス信号を取り出すべきパルス信号生成部を前記バンド選択信号に基づいて選択するマルチプレクサと、前記マルチプレクサで選択されたパルス信号生成部において生成されるパルス信号のデューティ比を制御するデューティ比調節部と、を有する信号整形装置であり、前記各パルス信号生成部は、クロック信号が入力されるフリップフロップ回路と、前記フリップフロップ回路の出力信号を遅延させて当該遅延量に応じたパルス幅を有する単相のパルス信号を出力する遅延回路と、を備え、前記デューティ比調節部は、前記遅延回路から出力される単相のパルス信号を互いに極性が反転した第1パルス信号と第2パルス信号からなる差動パルス信号に変換し、前記第1パルス信号の平均電圧と前記第2パルス信号の平均電圧との差に基づいて、前記パルス信号が目標のデューティ比になるように前記遅延回路の遅延量を制御し、前記複数のパルス信号生成部を組み合わせて動作可能周波数範囲を広帯域化したことを特徴とする。この構成によれば、デューティ比の調節に位相比較回路を用いないため、位相比較回路に起因する信号の遅延が生じない。つまり、位相比較回路の信号遅延による動作周波数の制限が存在しない。このため、十分に高いクロック周波数に対応可能である。また、パルス信号からデューティ比制御信号を生成しているため、クロック信号とパルス信号とを用いて制御信号を生成する場合のようにパルス信号の遅延に起因する誤差が発生しない。このため、高い精度でデューティ比を調節できる。また、並列に配置された複数のパルス信号生成部を有しているため、クロック信号の周波数に適したパルス信号生成部を用いて、デューティ比が調節されたパルス信号を得ることができる。このため、十分に広い周波数範囲においてパルス信号を生成することが可能である。本発明の信号整形装置において、デューティ比調節部は、前記第1パルス信号の平均電圧と前記第2パルス信号の平均電圧との差が所定値となるように、前記遅延回路の遅延量を制御しても良い。また、本発明の信号整形装置において、前記デューティ比調節部は、前記第1パルス信号の平均電圧と前記第2パルス信号の平均電圧との差がゼロとなるように、前記遅延回路の遅延量を制御しても良い。また、本発明の信号整形装置において、前記遅延回路は、入力される電圧に応じて遅延量が調整される電圧制御ディレイラインで構成されても良い。本発明の信号整形装置において、前記デューティ比調節部は、前記パルス信号生成部からの単相のパルス信号を第1パルス信号と第2パルス信号からなる差動パルス信号に変換する単相差動変換回路と、前記単相差動変換回路の出力を平均化して、前記第1パルス信号の平均電圧と前記第2パルス信号の平均電圧とを出力する差動チャージポンプ回路と、前記差動チャージポンプ回路の出力を用いて、前記第1パルス信号の平均電圧と前記第2パルス信号の平均電圧との差に対応する電圧を前記遅延回路の遅延量を制御するデューティ比制御信号として出力するデューティ比制御信号出力部と、を有しても良い。本発明の信号整形装置において、前記単相差動変換回路の後段に、前記単相差動変換回路の出力から同相成分を除去する同相成分除去回路を有しても良い。本発明によれば、高いクロック周波数に対応した高速動作が可能であると共に、高い精度でデューティ比を調節できる信号整形装置が提供される。図1は、本発明の一実施の形態に係る信号整形装置の構成例を示すブロック図である。本実施の形態に係る信号整形装置1は、クロック信号を整形してデューティ比が50のパルス信号を生成するパルス信号生成部11と、パルス信号生成部11からのパルス信号を用いてパルス信号のデューティ比制御に用いられる制御信号デューティ比制御信号を生成するデューティ比調節部12と、を有する。パルス信号生成部11は、クロック信号に対応する矩形波を生成するDフリップフロップ回路101と、デューティ比制御信号に応じてDフリップフロップ回路101のQ出力を遅延させる遅延回路102とを備える。遅延回路102の出力は目的とするパルス信号となる。また、パルス信号生成部11は、遅延回路102の出力であるパルス信号から制御パルス信号を生成してDフリップフロップ回路101に供給する制御パルス信号生成部103を有する。制御パルス信号生成部103は、パルス信号を用いて制御パルス信号を生成する制御パルス信号生成回路104と、制御パルス信号生成回路104の出力である制御パルス信号、またはトリガー信号をDフリップフロップ回路101に供給するOR回路105と、を含む。デューティ比調節部12は、パルス信号を取り込んで電圧信号であるデューティ比制御信号を生成する。このデューティ比調節部12は、パルス信号生成部11の出力である単相のパルス信号を用いて反転関係にある二つのパルス信号差動のパルス信号を生成する単相差動変換回路111を有する。以下、差動のパルス信号の一方を第1パルス信号といい、第1パルス信号と反転関係にある他方を第2パルス信号という。また、デューティ比調節部12は、単相差動変換回路111の出力である差動のパルス信号から同相成分を除去する同相成分除去回路112と、同相成分除去回路112で同相成分の除去された第1パルス信号の電圧の平均値、同じく同相成分の除去された第2パルス信号の電圧の平均値を生成する差動チャージポンプ回路113とを有する。差動チャージポンプ回路113の出力端にはデューティ比制御信号出力部114が接続される。デューティ比制御信号出力部114は、差動チャージポンプ回路113から出力される2つの平均値を用いて、2つの平均値の差に対応する電圧をデューティ比制御信号として生成する。デューティ比制御信号出力部114は、差動チャージポンプ回路113から出力される2つの平均値を積分するローパスフィルタ回路115と、ローパスフィルタ回路115の2つの出力電圧の差を増幅すると共に電流に変換する電圧電流変換回路116と、電圧電流変換回路116の出力電流を電圧に変換するローパスフィルタ回路117と、を含んで構成される。Dフリップフロップ回路101のクロック端子ckには入力信号であるクロック信号が入力され、セット端子setには制御パルス信号生成部103において生成される制御パルス信号が入力され、D端子にはDフリップフロップ回路101の出力を立ち下げるために用いられる基準電圧例えば、接地電圧GNDが供給される。また、Dフリップフロップ回路101は、クロック信号の立ち上がりエッジに同期して基準電圧をQ端子から出力する。つまり、Dフリップフロップ回路101は、クロック信号の立ち上がりエッジに同期してQ出力を立ち下げるように動作する。遅延回路102は、Dフリップフロップ回路101のQ出力を、デューティ比50のパルス信号が得られるようにデューティ比制御信号の電圧値に応じて遅延させる。デューティ比制御信号の電圧値は、遅延回路102の遅延量を制御することによりデューティ比が50のパルス信号を得られるように変動するため、遅延回路102の出力として、目的とするデューティ比が50のパルス信号を得ることができる。遅延回路102としては、例えば、入力されるデューティ比制御信号の電圧値に応じて遅延量が調整される電圧制御ディレイラインが用いられる。制御パルス信号生成回路104は、遅延回路102の出力の立ち下がりのタイミングに同期して短いパルス幅の制御パルス信号を生成する。Dフリップフロップ回路101は、当該制御パルス信号に応じてQ出力を立ち上げる。なお、Dフリップフロップ回路101のQ出力は、トリガー信号によって強制的に立ち上げられることもある。単相差動変換回路111は、パルス信号生成部11の出力である単相のパルス信号を用いて反転関係にある第1パルス信号と第2パルス信号とを生成する。ここで、単相差動変換回路111は、図2aに示されるように、例えば、インバータ回路を組み合わせて構成することができる。このため、図2bに示される第1パルス信号、および図2cに示される第2パルス信号のように、インバータ回路の遅延などに起因して厳密に反転された差動のパルス信号が得られず、差動のパルス信号が同相成分を含んでしまうことがある。同相成分除去回路112は、上述のような第1パルス信号および第2パルス信号中の同相成分を除去して出力する。同相成分除去回路112としては、例えば、フェーズブレンディング回路を適用することができる。なお、同相成分除去回路112の上述のような機能から、第1パルス信号および第2パルス信号中における同相成分が問題とならない場合には、同相成分除去回路112は省略しても良い。差動チャージポンプ回路113は、単相差動変換回路111の出力同相成分除去回路112を有する場合には同相成分除去回路112の出力を平均化して第1パルス信号の電圧の平均値と第2パルス信号の電圧の平均値とを出力する。これら2つの平均値は、第1パルス信号と第2パルス信号のデューティ比を反映した値になる。デューティ比制御信号出力部114は、差動チャージポンプ回路113の出力である2つの平均値を用い、その差に対応する電圧を生成して、デューティ比制御信号として遅延回路102に出力する。このようにして生成されるデューティ比制御信号は、現在のパルス信号のデューティ比を反映した電圧値を有する。また、デューティ比制御信号は、遅延回路102の遅延量制御によりデューティ比50のパルス信号が得られるように変動する。以下、信号整形装置1の動作について図3および図4を参照して説明する。なお、以下の説明においては簡単のため、電圧によって表現される信号はすべて、高電圧側を電源電圧Vddとし、低電圧側を接地電圧GND0Vとして説明する。ただし、本発明はこれに限定されない。また、本実施の形態において図面に示される信号波形は、理解を容易にするための模式的なものに過ぎず、特に言及する場合を除き、信号遅延などの細部については考慮していない。図3aは、クロック信号の信号波形の例を示す波形図であり、図3bは、Dフリップフロップ回路101のQ出力の信号波形の例を示す波形図である。図3a、bに示されるように、クロック信号が立ち上がる時刻t1において、Dフリップフロップ回路101のQ出力は立ち下げられる。図3cは、遅延回路102から出力されるパルス信号の波形図である。図3cに示されるように、Dフリップフロップ回路101のQ出力が立ち下がる時刻t1から時間Δt1だけ遅延した時刻t1 ́において、遅延回路102の出力であるパルス信号は立ち下げられる。図3dは、制御パルス信号生成回路104で生成される制御パルス信号の波形図である。図3dに示されるように、遅延回路102の出力であるパルス信号の立ち下がりタイミングにおいて、制御パルス信号生成回路104は制御パルス信号を立ち上げる。時刻t1 ́において、上述の制御パルス信号がDフリップフロップ回路101に入力されると、Dフリップフロップ回路101は、制御パルス信号のパルスに同期してQ出力を立ち上げる図3b参照。図4aは、単相差動変換回路111の出力である第1パルス信号の信号波形の例を示す模式図であり、図4bは、単相差動変換回路111の出力である第2パルス信号の信号波形の例を示す模式図である。図4a、bに示されるように、時刻t1~t2の期間では、パルス信号のデューティ比が50でない例えば、A。この場合、第1パルス信号のデューティ比はAとなり、第2パルス信号のデューティ比は100-Aとなる。このように、第1パルス信号と第2パルス信号とは、パルス信号のデューティ比を反映した互いに反転の関係にある信号である。図4cは、差動チャージポンプ回路113の出力である第1パルス信号の平均値の例を示す波形図であり、図4dは、差動チャージポンプ回路113の出力である第2パルス信号の平均値の例を示す波形図である。第1パルス信号および第2パルス信号はパルス信号のデューティ比を反映した信号であるから、第1パルス信号の電圧の平均値および第2パルス信号の電圧の平均値も、パルス信号のデューティ比を反映した値になる。図4c、dに示されるように、パルス信号のデューティ比がAである時刻t1~t2の期間では、第1パルス信号側の平均値はVdd×A/100となり、第2パルス信号側の平均値はVdd×100-A/100となる。図4eは、デューティ比制御信号出力部114の出力波形の例を示す波形図である。図4eに示される時刻t1~t2の期間のように、パルス信号のデューティ比が50より高い場合、第1パルス信号側の平均値と第2パルス信号側の平均値との差差電圧は正または負となる。このような場合、デューティ比制御信号出力部114は、基準値より高い電圧値のデューティ比制御信号を出力して、遅延回路102の遅延量を基準値より増大させる。すると、時刻t2から時間Δt2だけ遅延した時刻t2 ́において、遅延回路102の出力であるパルス信号は立ち下げられ、デューティ比がより50に近づいたパルス信号が生成される図3c参照。上記動作を繰り返すことにより、所定時間後の時刻tn-1~tnの期間において、デューティ比50のパルス信号が得られる。なお、ここでは、生成されるパルス信号のデューティ比が50より高い場合について説明しているが、それ以外の場合も同様である。例えば、パルス信号のデューティ比が50より低い場合、第1パルス信号側の平均値と第2パルス信号側の平均値との差差電圧は負または正となる。このような場合、デューティ比制御信号出力部114は、基準値より低い電圧値のデューティ比制御信号を出力して、遅延回路102の遅延量を基準値より減少させる。また、図3cに示される時刻tn-1~tnの期間のように、パルス信号のデューティ比が50の場合、例えば、第1パルス信号側の平均値と第2パルス信号側の平均値との差差電圧はゼロとなる。この場合、デューティ比制御信号出力部114は、電圧値が基準値に等しいデューティ比制御信号を出力して遅延回路102の遅延量を基準値に合わせる。以上のように、本実施の形態に係る信号整形装置1は、第1パルス信号の平均値と第2パルス信号の平均値との差をゼロとするようなフィードバック動作によって、デューティ比50のパルス信号を得ている。このように、パルス信号のデューティ比に依存する第1パルス信号の平均値と第2パルス信号の平均値との差を用いることによって、パルス信号のデューティ比を50に制御することができる。なお、上記のデューティ比制御信号として用いることができるのは、第1パルス信号の平均電圧と第2パルス信号の平均電圧との差に対応する電圧に限られない。第1パルス信号や第2パルス信号からデューティ比に関する情報を抽出し、デューティ比制御信号として用いても良い。デューティ比制御信号出力部114の構成は、用いるデューティ比制御信号に応じて適宜変更することが可能である。上述した信号整形装置1の回路構成をモデルとして、生成されるパルス波形の計算機シミュレーションを行った。図5は、クロック信号のデューティ比を20とした場合のシミュレーション結果を示すグラフであり、図6は、クロック信号のデューティ比を50とした場合のシミュレーション結果を示すグラフであり、図7は、クロック信号のデューティ比を80とした場合のシミュレーション結果を示すグラフである。また、図5から図7において、aはクロック信号の波形を、bは目的とするデューティ比に整形されたパルス信号の波形を、cは差動チャージポンプ回路113の出力波形を、dはデューティ比制御信号出力部114からのデューティ比制御信号を、それぞれ示す。なお、クロック信号の周波数は3.2GHzとした。図5から図7のc、dから分かるように、動作開始直後例えば、0ns~200nsのタイミングにおいては、差動チャージポンプ回路113の第1パルス信号側の出力と第2パルス信号側の出力との間に差が存在し、デューティ比制御信号出力部114からの出力電圧は基準値より高くなっている。一方で、時間経過とともに差動チャージポンプ回路113の第1パルス信号出力と第2パルス信号出力との差は小さくなり、デューティ比制御信号出力部114からの出力電圧は基準値に収束する。例えば、300ns以降のタイミングにおいては、差動チャージポンプ回路113の第1パルス信号出力と第2パルス信号出力との間に差はほとんど存在せず、デューティ比制御信号出力部114からのフィードバック信号は基準値で安定している。また、図5bに示されるように、クロック信号のデューティ比が20の場合には、パルス信号のデューティ比はほぼ50で安定し、図6bに示されるように、クロック信号のデューティ比が50の場合にも、パルス信号のデューティ比はほぼ50で安定し、図7bに示されるように、クロック信号のデューティ比が80の場合にも、パルス信号のデューティ比はほぼ50で安定している。このように、信号整形装置1を用いることで、クロック信号のデューティ比がどのような値であっても、概ね目的とするデューティ比のパルス信号が得られることが分かる。以上説明したように、信号整形装置1は、デューティ比の制御にクロック信号とパルス信号との位相を比較する位相比較回路を用いていないため、位相比較回路に起因する信号の遅延が生じない。つまり、位相比較回路の信号遅延による動作周波数の制限が存在しないため、十分に高いクロック周波数高速のクロック信号に対応可能である。また、パルス信号を用いてデューティ比制御信号を生成しているため、クロック信号とパルス信号とを用いてデューティ比を制御する場合のようにパルス信号の遅延に起因する制御誤差が発生しない。このため、高い精度でデューティ比を調節できる。上述の制御誤差の影響は、高い周波数において特に顕著となるため、信号整形装置1は、高い周波数領域の信号を用いる場合に極めて有効である。ここで、パルス信号生成部11における遅延回路の遅延量可変範囲がターゲット遅延量に対して1/2以下または1.5倍以上とすると、逓倍周波数でロックする恐れがある。そのため、パルス信号生成部11の遅延量可変範囲を広げて動作可能なクロック周波数範囲を広くすることは難しい。図8は、動作周波数範囲を広くすることのできる信号整形装置の概略的な構成例を示している。図8に示される信号整形装置1は、デマルチプレクサ13と、複数のパルス信号生成部11-1~11-nと、マルチプレクサ14と、デューティ比調節部12と、を有する。図8に示すように、複数のパルス信号生成部11-1~11-nを並列に設けることにより、個々のパルス信号生成部11-1~11-nの遅延量は大きくなくても、全体では遅延量可変範囲が拡大され、動作可能なクロック周波数範囲を広くすることができる。デマルチプレクサ13は、クロック信号の周波数に対応したバンド選択信号によってパルス信号生成部11-1~11-nの1つを選択する。バンド選択信号は、PLL回路などによりクロック信号を用いて生成される。パルス信号生成部11は、図1に示されるパルス信号生成部11と同じ構成遅延量であるが、図9に示されるように、複数のパルス信号生成部11-1~11-nの動作可能周波数範囲が互いにずれるように設定されている。同図に示すように、パルス信号生成部11-1~11-nの動作可能周波数範囲は、隣接するパルス信号生成部間で僅かに重複しており、連続した広い動作可能周波数を実現している。このように、動作可能周波数範囲が重複することで、複数のパルス信号生成部11のいずれかを選択して用いて広い周波数範囲に対応することができる。なお、複数のパルス信号生成部11-1~11-nの動作可能周波数範囲は、必ずしも重複していなくて良い。使用される周波数帯域があらかじめ決まっている場合など、連続的な周波数範囲に対応する必要がない場合には、隣接する動作可能周波数範囲は重複せずに離散的であっても良い。デューティ比調節部12は、図1に示されるデューティ比調節部12と同様に構成されている。マルチプレクサ14がデマルチプレクサ13と連動して対象となるパルス信号生成部11を切り替える。デューティ比調節部12は、マルチプレクサ14からのパルス信号を用いてデューティ比制御信号を生成する。デューティ比調節部12からのデューティ比制御信号は、マルチプレクサ14がデマルチプレクサ13で選択されているパルス信号生成部11に入力される。また、マルチプレクサ14は、バンド選択信号によって選択されたパルス信号生成部11のパルス信号を、信号整形装置1のパルス信号として出力する。以上、図8に示されるように、複数のパルス信号生成部11-1~11-nの動作可能周波数範囲を連接して大きな動作可能周波数範囲を実現したので、1つのパルス信号生成部11の遅延量では対応できないような広い周波数範囲においても、パルス信号を生成することが可能である。以上のように、本発明の信号整形装置1は、デューティ比の調節に位相比較回路を用いていないため、位相比較回路に起因する信号の遅延が生じない。つまり、位相比較回路の信号遅延による動作周波数の制限が存在しない。このため、十分に高いクロック周波数高速のクロック信号に対応可能である。また、遅延回路のパルス信号を用いてデューティ比制御信号を生成しているため、クロック信号とパルス信号とを用いてデューティ比を制御する場合のようにパルス信号の遅延に起因する制御誤差が発生しない。このため、高い精度でデューティ比を調節できる。上述の制御誤差の影響は、高い周波数において特に顕著となるため、信号整形装置1は、高い周波数領域の信号を用いる場合に極めて有効である。また、動作可能周波数範囲が異なる複数のパルス信号生成部を有する構成とすることにより、クロック信号の周波数に適したパルス信号生成部11を選択してデューティ比を調節することができる。このため、1つのパルス信号生成部11では対応できないような広い周波数範囲においてパルス信号を生成することが可能である。なお、本発明は上記実施の形態の記載に限定されず、その効果が発揮される態様で適宜変更して実施することができる。