"第1及び第2の出力ノードと、ゲートに前記第2の出力ノードが接続され、ソースに第1の電圧が印加され、ドレインに前記第1の出力ノードが接続される第1のPチャネルFETと、ゲートに前記第1の出力ノードが接続され、ソースに前記第1の電圧が印加され、ドレインに前記第2の出力ノードが接続される第2のPチャネルFETと、制御ゲートに第1のワード線が接続され、ソースに前記第1の電圧よりも低い第2の電圧が印加され、ドレインに前記第1の出力ノードが接続され、記憶層に不揮発的に記憶されるデータにより閾値が変化する第1のNチャネルFETと、制御ゲートに第2のワード線が接続され、ソースに前記第2の電圧が印加され、ドレインに前記第2の出力ノードが接続され、記憶層に不揮発的に記憶されるデータにより閾値が変化する第2のNチャネルFETとを具備する不揮発性コンフィギュレーションメモリ。前記第1及び第2のワード線のうちの1つに書き込み電圧を印加することにより、前記第1及び第2のNチャネルFETの記憶層に相補データを書き込む制御回路をさらに具備する請求項1に記載の不揮発性コンフィギュレーションメモリ。前記第1及び第2のNチャネルFETが形成されるP型ウェルをさらに具備し、前記P型ウェルに第3の電圧が印加される請求項1又は2に記載の不揮発性コンフィギュレーションメモリ。第1及び第2の出力ノードと、ゲートに前記第2の出力ノードが接続され、ソースに第1の電圧が印加され、ドレインに前記第1の出力ノードが接続される第1のPチャネルFETと、ゲートに前記第1の出力ノードが接続され、ソースに前記第1の電圧が印加され、ドレインに前記第2の出力ノードが接続される第2のPチャネルFETと、制御ゲートにワード線が接続され、ソースに前記第1の電圧よりも低い第2の電圧が印加され、ドレインに前記第1の出力ノードが接続され、記憶層に不揮発的に記憶されるデータにより閾値が変化する第1のNチャネルFETと、ゲートに前記第1の出力ノードが接続され、ソースに前記第1の電圧よりも低い第3の電圧が印加され、ドレインに前記第2の出力ノードが接続される第2のNチャネルFETとを具備する不揮発性コンフィギュレーションメモリ。前記ワード線に書き込み電圧を印加することにより、前記第1のNチャネルFETの記憶層にデータを書き込む制御回路をさらに具備する請求項4に記載の不揮発性コンフィギュレーションメモリ。前記第1のNチャネルFETが形成されるP型ウェルをさらに具備し、前記P型ウェルに第4の電圧が印加される請求項4又は5に記載の不揮発性コンフィギュレーションメモリ。前記第1及び第2の出力ノードの間に接続され、両者の電圧をイコライズするFETをさらに具備する請求項1乃至6のいずれか1項に記載の不揮発性コンフィギュレーションメモリ。請求項1に記載の不揮発性コンフィギュレーションメモリと、前記第1及び第2のワード線に読み出し電圧を印加することにより、前記第1及び第2のNチャネルFETに不揮発的に記憶されたデータを読み出し、これを前記第1及び第2のPチャネルFET及び前記第1及び第2のNチャネルFETからなるメモリセルに揮発的に記憶する制御回路と、前記メモリセルのデータに基づいて複数の入力信号のうちの1つを選択的に出力する選択回路とを具備する不揮発性マルチプレクサ。請求項4に記載の不揮発性コンフィギュレーションメモリと、前記ワード線に読み出し電圧を印加することにより、前記第1のNチャネルFETに不揮発的に記憶されたデータを読み出し、これを前記第1及び第2のPチャネルFET及び前記第1及び第2のNチャネルFETからなるメモリセルに揮発的に記憶する制御回路と、前記メモリセルのデータに基づいて複数の入力信号のうちの1つを選択的に出力する選択回路とを具備する不揮発性マルチプレクサ。請求項1又は4に記載の不揮発性コンフィギュレーションメモリを、選択情報を保持するメモリとして用いるルックアップテーブル。請求項1又は4に記載の不揮発性コンフィギュレーションメモリを、選択情報を保持するメモリとして用いるFPGA。実施形態は、低消費電力及び小面積の不揮発性コンフィギュレーションメモリを提案する。実施形態によれば、不揮発性コンフィギュレーションメモリは、第1及び第2の出力ノードと、ゲートに前記第2の出力ノードが接続され、ソースに第1の電圧が印加され、ドレインに前記第1の出力ノードが接続される第1のPチャネルFETと、ゲートに前記第1の出力ノードが接続され、ソースに前記第1の電圧が印加され、ドレインに前記第2の出力ノードが接続される第2のPチャネルFETと、制御ゲートに第1のワード線が接続され、ソースに前記第1の電圧よりも低い第2の電圧が印加され、ドレインに前記第1の出力ノードが接続され、記憶層に不揮発的に記憶されるデータにより閾値が変化する第1のNチャネルFETと、制御ゲートに第2のワード線が接続され、ソースに前記第2の電圧が印加され、ドレインに前記第2の出力ノードが接続され、記憶層に不揮発的に記憶されるデータにより閾値が変化する第2のNチャネルFETとを備える。以下、図面を参照しながら実施形態を説明する。[基本構成]実施形態の不揮発性コンフィギュレーションメモリは、2個のインバーターがクロスカップルされた揮発性メモリセルSRAMセルにおいて、これらインバーターのうちの少なくとも1個を、1個のPチャネルFETと1個の不揮発性メモリ例えば、フラッシュメモリとにより構成するものである。これにより、メモリセルからの出力信号をフルスイングさせることができ、低消費電力な不揮発性コンフィギュレーションメモリを実現する。また、実施形態の不揮発性コンフィギュレーションメモリは、コンベンショナルなSRAMセルと異なり、転送トランジスタアクセス用NチャネルFETが不要であり、結果として、4個のトランジスタにより構成される。しかも、不揮発性メモリの制御ゲートが、クロスカップルされた2個のインバーターからなる揮発性メモリセルの出力ノードに接続されない。これは、不揮発性メモリにデータを書き込むときに、不揮発性メモリの制御ゲートのみに書き込み電圧高電圧が印加され、PチャネルFETのゲート電極には、この書き込み電圧が印加されないことを意味する。このため、PチャネルFETを、書き込み電圧で破壊されない高耐圧型にする必要がなく、結果として、小面積の不揮発性コンフィギュレーションメモリを実現できる。[第1の実施例]第1の実施例は、不揮発性コンフィギュレーションメモリに関する。図1は、第1の実施例を示している。この不揮発性コンフィギュレーションメモリは、クロスカップルされた2個のインバーター揮発性メモリセルから構成される。この揮発性メモリセルからは、第1及び第2の出力ノードD11,D12により、正信号と反転信号を並行して取り出すことが可能である。第1のPチャネルMOSトランジスタM11のゲートは、第2の出力ノードD12に接続され、ソースは、第1の電圧が印加される第1の電圧ノード例えば、電源電圧ノードV11に接続され、ドレインは、第1の出力ノードD11に接続される。第2のPチャネルMOSトランジスタM12のゲートは、第1の出力ノードD11に接続され、ソースは、第1の電圧ノードV11に接続され、ドレインは、第2の出力ノードD12に接続される。第1及び第2のNチャネルMOSトランジスタF11,F12は、それぞれ、制御ゲートとゲート絶縁層との間に記憶層を有し、その記憶層に不揮発的に記憶されるデータにより閾値が変化する不揮発性メモリである。第1のNチャネルMOSトランジスタF11の制御ゲートは、第1のワード線WL11に接続され、ソースは、第1の電圧よりも低い第2の電圧が印加される第2の電圧ノード例えば、接地電圧ノードBL11に接続され、ドレインは、第1の出力ノードD11に接続される。第2のNチャネルMOSトランジスタF12の制御ゲートは、第2のワード線WL12に接続され、ソースは、第2の電圧ノードBL11に接続され、ドレインは、第2の出力ノードD12に接続される。第1及び第2のNチャネルMOSトランジスタ不揮発性メモリF11,F12としては、例えば、記憶層に、電気的にフローティング状態の浮遊ゲート又は電荷を局所的にトラップする電荷蓄積層を備えるフラッシュメモリを用いることができる。また、記憶層に抵抗変化素子を用いた新規メモリを不揮発性メモリとすることも可能である。この揮発性メモリセルSRAMセルの特徴は、第1及び第2のNチャネルMOSトランジスタF11,F12に不揮発性メモリを用いると共に、第1のNチャネルMOSトランジスタF11の制御ゲートを第2の出力ノードD12に接続せず、かつ、第2のNチャネルMOSトランジスタF12の制御ゲートを第1の出力ノードD11に接続しない点にある。また、第1及び第2のNチャネルMOSトランジスタ不揮発性メモリF11,F12に対するデータ消去/データ書き込みを考慮し、それらが形成されるP型ウェル領域P-wellは、所定の電圧が印加される第3の電圧ノードPW11に接続される。以上のような構成によれば、第1及び第2のPチャネルMOSトランジスタM11,M12を不揮発性メモリとしないことにより、メモリセルからの出力信号をフルスイング例えば、接地電圧0V~電源電圧Vddさせることができ、低消費電力な不揮発性コンフィギュレーションメモリを実現できる。また、不揮発性メモリにデータを書き込むときに、不揮発性メモリの制御ゲートのみに書き込み電圧高電圧が印加され、第1及び第2のPチャネルMOSトランジスタM11,M12のゲート電極には、この書き込み電圧が印加されないため、小面積の不揮発性コンフィギュレーションメモリを実現できる。尚、図2に示すように、第1及び第2の出力ノードD11,D12の間に、両者の電圧をイコライズするMOSトランジスタE11を接続してもよい。MOSトランジスタE11のゲートには、イコライズ信号EQが入力される。MOSトランジスタE11は、例えば、不揮発性メモリからデータを読み出す前に、予め、第1及び第2の出力ノードD11,D12の電圧をイコライズする機能を有する。また、上述の不揮発性コンフィギュレーションメモリを構成するMOSトランジスタは、一例であり、これを、ゲート、ソース及びドレインを有するFETFieldEffecttransistorに一般化することは可能である。次に、第1及び第2のNチャネルMOSトランジスタ不揮発性メモリF11,F12に対するデータ消去/データ書き込みについて説明する。まず、第1及び第2のNチャネルMOSトランジスタF11,F12の閾値状態の例を説明する。例えば、図3の制御ゲート電圧とドレイン電流との関係に示すように、閾値が低い状態を消去状態とし、閾値が高い状態を書き込み状態とする。不揮発性メモリが浮遊ゲートを有するフラッシュメモリの場合、消去状態は、記憶層から電子が引き抜かれた状態のことを意味し、書き込み状態は、記憶層に電子が入っている状態のことを意味する。消去状態と書き込み状態の閾値の大小関係は、消去状態<書込み状態であることから、制御ゲートに同じ電圧を加えた場合、消去状態と書き込み状態の抵抗値の大小関係は、消去状態<書込み状態となる。以上のような閾値関係のとき、第1及び第2のNチャネルMOSトランジスタ不揮発性メモリF11,F12に対するデータ消去は、例えば、第1及び第2のワード線WL11,WL2に接地電圧Vgndを印加し、第3の電圧ノードP型ウェル領域P-wellPW11に消去電圧正の高電圧、例えば、18VVeraを印加することにより行なう。この時、第1及び第2の電圧ノードV11,BL11は、例えば、フローティング状態にしておく。これにより、第1及び第2のNチャネルMOSトランジスタF11,F12の記憶層から電子が引き抜かれ、両者は、消去状態になる。また、第1及び第2のNチャネルMOSトランジスタ不揮発性メモリF11,F12に対するデータ書き込みは、第1及び第2のNチャネルMOSトランジスタF11,F12の一方を書き込み状態にし、他方を消去状態にすることにより実行される。即ち、第1及び第2のNチャネルMOSトランジスタF11,F12の記憶層に相補データを書き込むことによりデータ書き込みが行われる。例えば、第1のワード線WL11に書き込み電圧正の高電圧、例えば、18VVpgmを印加し、第2のワード線WL12に接地電圧Vgndを印加し、第3の電圧ノードP型ウェル領域P-wellPW11に接地電圧Vgndを印加すると、第1のNチャネルMOSトランジスタF11の記憶層に電子が注入され、それは、書き込み状態になる。即ち、第1のNチャネルMOSトランジスタF11のみに対してデータ書き込みが実行され、第2のNチャネルMOSトランジスタF12は、消去状態を維持する。尚、第1及び第2の電圧ノードV11,BL11は、例えば、フローティング状態にしておく。以上の動作により、第1及び第2のNチャネルMOSトランジスタ不揮発性メモリF11,F12に対するデータ消去/データ書き込みが行われる。[第2の実施例]第2の実施例も、不揮発性コンフィギュレーションメモリに関する。図4は、第2の実施例を示している。第2の実施例は、第1の実施例と比べると、クロスカップルされた2個のインバーターのうちの1個を、1個のPチャネルMOSトランジスタと1個の不揮発性メモリ例えば、フラッシュメモリとにより構成する点に特徴を有する。第1のPチャネルMOSトランジスタM11のゲートは、第2の出力ノードD12に接続され、ソースは、第1の電圧が印加される第1の電圧ノード例えば、電源電圧ノードV11に接続され、ドレインは、第1の出力ノードD11に接続される。第2のPチャネルMOSトランジスタM12のゲートは、第1の出力ノードD11に接続され、ソースは、第1の電圧ノードV11に接続され、ドレインは、第2の出力ノードD12に接続される。第1のNチャネルMOSトランジスタF11は、制御ゲートとゲート絶縁層との間に記憶層を有し、その記憶層に不揮発的に記憶されるデータにより閾値が変化する不揮発性メモリである。第1のNチャネルMOSトランジスタF11の制御ゲートは、ワード線WL11が接続され、ソースは、第1の電圧よりも低い第2の電圧が印加される第2の電圧ノード例えば、接地電圧ノードBL11に接続され、ドレインは、第1の出力ノードD11に接続される。第2のNチャネルMOSトランジスタM13のゲートは、第1の出力ノードD11に接続され、ソースは、第1の電圧よりも低い第2の電圧が印加される第4の電圧ノード例えば、接地電圧ノードBL12に接続され、ドレインは、第2の出力ノードD12に接続される。第1のNチャネルMOSトランジスタ不揮発性メモリF11としては、例えば、記憶層に、電気的にフローティング状態の浮遊ゲート又は電荷を局所的にトラップする電荷蓄積層を備えるフラッシュメモリを用いることができる。また、記憶層に抵抗変化素子を用いた新規メモリを不揮発性メモリとすることも可能である。この揮発性メモリセルSRAMセルの特徴は、第1のNチャネルMOSトランジスタF11に不揮発性メモリを用いると共に、第1のNチャネルMOSトランジスタF11の制御ゲートを第2の出力ノードD12に接続しない点にある。また、第1のNチャネルMOSトランジスタ不揮発性メモリF11に対するデータ消去/データ書き込みを考慮し、それが形成されるP型ウェル領域P-wellは、所定の電圧が印加される第3の電圧ノードPW11に接続される。以上のような構成によれば、第1及び第2のPチャネルMOSトランジスタM11,M12を不揮発性メモリとしないことにより、メモリセルからの出力信号をフルスイング例えば、接地電圧0V~電源電圧Vddさせることができ、低消費電力な不揮発性コンフィギュレーションメモリを実現できる。また、不揮発性メモリにデータを書き込むときに、不揮発性メモリの制御ゲートのみに書き込み電圧高電圧が印加され、第1及び第2のPチャネルMOSトランジスタM11,M12並びに第2のNチャネルMOSトランジスタM13のゲート電極には、この書き込み電圧が印加されないため、小面積の不揮発性コンフィギュレーションメモリを実現できる。尚、図5に示すように、第1及び第2の出力ノードD11,D12の間に、両者の電圧をイコライズするMOSトランジスタE11を接続してもよい。MOSトランジスタE11のゲートには、イコライズ信号EQが入力される。MOSトランジスタE11は、例えば、不揮発性メモリからデータを読み出す前に、予め、第1及び第2の出力ノードD11,D12の電圧をイコライズする機能を有する。また、上述の不揮発性コンフィギュレーションメモリを構成するMOSトランジスタは、一例であり、これを、ゲート、ソース及びドレインを有するFETに一般化することは可能である。次に、第1のNチャネルMOSトランジスタ不揮発性メモリF11に対するデータ消去/データ書き込みについて説明する。まず、第1のNチャネルMOSトランジスタF11の閾値状態の例を説明する。例えば、図6の制御ゲート電圧とドレイン電流との関係に示すように、閾値が低い状態を消去状態とし、閾値が高い状態を書き込み状態とする。不揮発性メモリが浮遊ゲートを有するフラッシュメモリの場合、消去状態は、記憶層から電子が引き抜かれた状態のことを意味し、書き込み状態は、記憶層に電子が入っている状態のことを意味する。消去状態と書き込み状態の閾値の大小関係は、消去状態<書込み状態であることから、第2のNチャネルMOSトランジスタM13の閾値ゲート電圧とドレイン電流との関係を、第1のNチャネルMOSトランジスタF11の消去状態と書き込み状態との間に設定する。即ち、第1のNチャネルMOSトランジスタF11の消去状態と書き込み状態の抵抗値並びに第2のNチャネルMOSトランジスタM13の抵抗値との大小関係は、消去状態F11<M13の抵抗値<書込み状態F12となる。以上のような閾値関係のとき、第1のNチャネルMOSトランジスタ不揮発性メモリF11に対するデータ消去は、例えば、ワード線WL11に接地電圧Vgndを印加し、第3の電圧ノードP型ウェル領域P-wellPW11に消去電圧正の高電圧、例えば、18VVeraを印加することにより行なう。この時、第1、第2及び第4の電圧ノードV11,BL11,BL12は、例えば、フローティング状態にしておく。これにより、第1のNチャネルMOSトランジスタF11の記憶層から電子が引き抜かれ、両者は、消去状態になる。また、第1のNチャネルMOSトランジスタ不揮発性メモリF11に対するデータ書き込みは、例えば、ワード線WL11に書き込み電圧正の高電圧、例えば、18VVpgmを印加し、第3の電圧ノードP型ウェル領域P-wellPW11に接地電圧Vgndを印加することにより行なう。この時、第1、第2及び第4の電圧ノードV11,BL11,BL12は、例えば、フローティング状態にしておく。これにより、第1のNチャネルMOSトランジスタF11の記憶層に電子が注入され、それは、書き込み状態になる。以上の動作により、第1のNチャネルMOSトランジスタ不揮発性メモリF11に対するデータ消去/データ書き込みが行われる。[第3の実施例]第3の実施例は、上述の第1及び第2の実施例に係わる不揮発性コンフィギュレーションメモリの適用例に関する。第1及び第2の実施例の不揮発性コンフィギュレーションメモリは、例えば、FPGA内のマルチプレクサのコンフィギュレーションメモリに適用することができる。図7は、FPGAのレイアウトの例を示している。FPGA11は、主に、I/O部12、ロジック部L、配線部13、及び、DSPブロックRAM部14から構成される。FPGAチップ11の外周に沿ってI/O部12が配置され、チップの大部分は、ロジック部Lと配線部13とで占められている。配線部13は、ロジック部L内の複数のロジックブロックBKに対する配線を行なう。尚、DSPブロックRAM部14は、省略することも可能であるが、一般的には、それを備えている製品のほうが多く存在する。図8は、図7のロジック部Lと配線部13との関係を示している。配線部13からの入力信号I0,I1は、ロジック部L内のロジックブロックBKに入力され、ロジックブロックBKの出力信号Oは、配線部13内の信号線Y6,Y7に出力される。ロジックブロックBKは、例えば、第1及び第2の実施例に係わる不揮発性コンフィギュレーションメモリメモリセルMCからのデータ例えば、正信号のみにより制御される。配線部13内のマルチプレクサMUXは、例えば、信号線Y0~Y5からの入力信号を選択的に出力する。マルチプレクサMUXは、第1及び第2の実施例に係わる不揮発性コンフィギュレーションメモリメモリセルMCからのデータ例えば、正信号とその反転信号により制御される。図9乃至図12は、それぞれ、不揮発性コンフィギュレーションメモリとマルチプレクサの例を示している。図9及び図10の例は、第1の実施例の不揮発性コンフィギュレーションメモリメモリセルMCと、その出力により制御される2入力マルチプレクサMUXからなるシステムである。メモリセルMCの構成については、既に第1の実施例で説明したので、ここでは省略する。2入力マルチプレクサMUXは、2つの入力信号A,Bのうちの1つを出力信号Yとして出力する。2つの入力信号A,Bのいずれを選択するかは、メモリセルMCからのデータ正信号S0とその反転信号S1により制御される。ここで、NチャネルMOSトランジスタ不揮発性メモリF11,F12からのデータ読み出しは、例えば、第1の電圧ノードV11を電源電圧に設定し、第2の電圧ノードBL11を接地電圧に設定した状態で、第1及び第2のワード線WL11,WL12に読み出し電圧Vreadを印加することにより行なう。読み出し電圧Vreadは、NチャネルMOSトランジスタF11,F12が消去状態のときに大きな電流を流し、NチャネルMOSトランジスタF11,F12が書き込み状態のときにほとんど電流を流さない値に設定される。これにより、第1及び第2の出力ノードD11,D12のうちの一方は、H例えば、電源電圧となり、他方は、L例えば、接地電圧となる。このように、第1及び第2のNチャネルMOSトランジスタF11,F12に不揮発的に記憶されたデータを読み出し、これを第1及び第2のPチャネルMOSトランジスタM11,M12及び第1及び第2のNチャネルMOSトランジスタF11,F12からなるメモリセルMCに揮発的に記憶する。尚、本例では、2入力マルチプレクサMUX内のパストランジスタT0,T1は、それぞれ、1個のNチャネルMOSトランジスタにより構成されるが、これに代えて、例えば、1個のPチャネルMOSトランジスタと、1個のNチャネルMOSトランジスタとからなるトランスファーゲートを用いてもよい。図11及び図12の例は、第2の実施例の不揮発性コンフィギュレーションメモリメモリセルMCと、その出力により制御される2入力マルチプレクサMUXからなるシステムである。メモリセルMCの構成については、既に第2の実施例で説明したので、ここでは省略する。2入力マルチプレクサMUXは、2つの入力信号A,Bのうちの1つを出力信号Yとして出力する。2つの入力信号A,Bのいずれを選択するかは、メモリセルMCからのデータ正信号S0とその反転信号S1により制御される。ここで、NチャネルMOSトランジスタ不揮発性メモリF11からのデータ読み出しは、例えば、第1の電圧ノードV11を電源電圧に設定し、第2の電圧ノードBL11を接地電圧に設定した状態で、ワード線WL11に読み出し電圧Vreadを印加することにより行なう。読み出し電圧Vreadは、NチャネルMOSトランジスタF11が消去状態のときに大きな電流を流し、NチャネルMOSトランジスタF11が書き込み状態のときにほとんど電流を流さない値に設定される。これにより、第1及び第2の出力ノードD11,D12のうちの一方は、H例えば、電源電圧となり、他方は、L例えば、接地電圧となる。このように、第1のNチャネルMOSトランジスタF11に不揮発的に記憶されたデータを読み出し、これを第1及び第2のPチャネルMOSトランジスタM11,M12及び第1及び第2のNチャネルMOSトランジスタF11,F12からなるメモリセルMCに揮発的に記憶する。尚、本例では、2入力マルチプレクサMUX内のパストランジスタT0,T1は、それぞれ、1個のNチャネルMOSトランジスタにより構成されるが、これに代えて、例えば、1個のPチャネルMOSトランジスタと、1個のNチャネルMOSトランジスタとからなるトランスファーゲートを用いてもよい。以上の例は、不揮発性コンフィギュレーションメモリから読み出される相補信号を用いる例であるが、不揮発性コンフィギュレーションメモリからの正信号のみを用いるシステムを構成することも可能である。例えば、図13に示す例では、第2の実施例の不揮発性コンフィギュレーションメモリメモリセルMCと、その出力正信号のみにより制御される4入力マルチプレクサMUXとからなるシステムを構成する。メモリセルMCの構成については、既に第2の実施例で説明したので、ここでは省略する。4入力マルチプレクサMUXは、4つの入力信号A,B,C,Dのうちの1つを出力信号Yとして出力する。4つの入力信号A,B,C,Dのいずれを選択するかは、メモリセルMCからのデータ正信号のみS0,S1,S2,S3により制御される。尚、本例では、4入力マルチプレクサMUX内のパストランジスタT0,T1,T2,T3は、それぞれ、1個のNチャネルMOSトランジスタにより構成されるが、これに代えて、例えば、1個のPチャネルMOSトランジスタと、1個のNチャネルMOSトランジスタとからなるトランスファーゲートを用いてもよい。図14は、FPGAのロジック部を構成するロジックブロックの例を示している。ロジックブロックBKは、例えば、ルックアップテーブルLUTと、フリップフロップD-FFと、マルチプレクサMUXとから構成される。ルックアップテーブルLUTは、トランスファーゲートTと、コンフィギュレーションメモリMCとにより構成され、コンフィギュレーションメモリMCのデータに応じて論理ゲートを実現する回路である。ルックアップテーブルLUTの出力信号は、直接、マルチプレクサMUXに入力される経路入力Aと、フリップフロップD-FFを経由して、マルチプレクサMUXに入力される経路入力Bとに分けられる。そして、マルチプレクサMUXは、この2つの入力信号のうちの1つを選択的に出力する。図15は、ルックアップテーブルの例を示している。コンフィギュレーションメモリMCをルックアップテーブルLUTに用いる場合、コンフィギュレーションメモリMCの第1及び第2の出力ノードのうちの片方だけを使用し、それを、ルックアップテーブルLUT内のトランスファーゲートTのソースドレインに接続してもよい。即ち、上述の第1及び第2の実施例に係わる不揮発性コンフィギュレーションメモリは、ルックアップテーブルLUTのコンフィギュレーションメモリとしても使用するのに非常に望ましい。コンフィギュレーションメモリに対するデータ読み出し/データ書き込み/データ消去については、既に、説明済みであるため、ここでは省略する。[第4の実施例]第4の実施例は、複数の不揮発性コンフィギュレーションメモリメモリセルをアレー状に配置したときのレイアウト及び動作方法に関する。図16は、第1の実施例に係わるメモリセルを用いてメモリセルアレーを構成した場合の回路図を示している。メモリセルMCの第1のワード線WL11a,WL11b及び第2のワード線WL12a,WL12bは、第1の方向に延び、制御回路21に接続される。制御回路21は、第1及び第2のNチャネルMOSトランジスタ不揮発性メモリF11,F12に対する読み出し/書き込み/消去において、第1のワード線WL11a,WL11b及び第2のワード線WL12a,WL12bの電圧を制御する。メモリセルMCの第1の電圧ノード例えば、電源線V11、第2の電圧ノード例えば、接地線BL11及び第3の電圧ノードウェル電圧線PW11は、第1の方向に交差する第2の方向に延び、制御回路22に接続される。制御回路22は、第1及び第2のNチャネルMOSトランジスタ不揮発性メモリF11,F12に対する読み出し/書き込み/消去において、第1の電圧ノードV11、第2の電圧ノードBL11及び第3の電圧ノードPW11の電圧を制御する。次に、読み出し/書き込み/消去について説明する。まず、消去動作及び書き込み動作について説明する。消去動作及び書き込み動作を行う前に、PチャネルMOSトランジスタM11M12が形成されるN型半導体基板N型ウェル領域を含むの電圧を、予め、フローティング状態にしておくことにより、それらのゲート絶縁層に高電圧が印加されるのを防ぐことができる。データ消去は、複数のメモリセルMCに対して一括して行なう。即ち、第1のワード線WL11a,WL11b及び第2のワード線WL12a,WL12bに接地電圧Vgndを印加し、第3の電圧ノードPW11に消去電圧正の高電圧、例えば、18VVeraを印加する。この時、第1及び第2の電圧ノードV11,BL11は、例えば、フローティング状態にしておく。これにより、メモリセルMC内の第1及び第2のNチャネルMOSトランジスタF11,F12の記憶層から電子が引き抜かれ、両者は、消去状態になる。データ書き込みは、メモリセルMCごとに個別に行なう。ここでは、図16の左側のメモリセルMCについて書き込みを行なう例について説明する。また、書き込みデータは、H=1とする。Hとは、メモリセルMCからの正信号第1の出力ノードD11がHになる状態をいうものとする。例えば、第1のワード線選択ワード線WL11aに書き込み電圧正の高電圧、例えば、18VVpgmを印加し、第2のワード線非選択ワード線WL12aに接地電圧Vgndを印加し、第3の電圧ノードPW11に接地電圧Vgndを印加する。また、第1のワード線非選択ワード線WL11b、第2のワード線非選択ワード線WL12bに接地電圧Vgndを印加する。この時、第1及び第2の電圧ノードV11,BL11は、例えば、フローティング状態にしておく。これにより、図16の左側のメモリセルMC内の第1のNチャネルMOSトランジスタF11の記憶層に電子が注入され、それは、書き込み状態になる。読み出しは、例えば、第1の電圧ノードV11を電源電圧に設定し、第2の電圧ノードBL11を接地電圧に設定した状態で、第1及び第2のワード線WL11a,WL12aに読み出し電圧例えば、2VVreadを印加することにより行なう。読み出し電圧Vreadは、第1及び第2のNチャネルMOSトランジスタF11,F12が消去状態のときに大きな電流を流し、第1及び第2のNチャネルMOSトランジスタF11,F12が書き込み状態のときにほとんど電流を流さない値に設定される。本例では、第1のNチャネルMOSトランジスタF11が書き込み状態閾値が高い状態であるため、第1の出力ノードD11の電圧は、第1の電圧ノードV11からの充電により次第に高くなり、第2の出力ノードD12の電圧は、第2の電圧ノードBL11への放電により低い状態を維持する。従って、第1の出力ノードD11は、H例えば、電源電圧となり、第2の出力ノードD12は、L例えば、接地電圧となる。このように、第1及び第2のNチャネルMOSトランジスタF11,F12に不揮発的に記憶されたデータを読み出し、これを第1及び第2のPチャネルMOSトランジスタM11,M12及び第1及び第2のNチャネルMOSトランジスタF11,F12からなるメモリセルMCに揮発的に記憶する。そして、メモリセルMCからのデータ正信号S0及びその反転信号S1を用いて、マルチプレクサMUXを制御する。図17は、第2の実施例に係わるメモリセルを用いてメモリセルアレーを構成した場合の回路図を示している。メモリセルMCのワード線WL11a,WL11bは、第1の方向に延び、制御回路21に接続される。制御回路21は、第1のNチャネルMOSトランジスタ不揮発性メモリF11に対する読み出し/書き込み/消去において、ワード線WL11a,WL11bの電圧を制御する。メモリセルMCの第1の電圧ノード例えば、電源線V11、第2の電圧ノード例えば、接地線BL11及び第3の電圧ノードウェル電圧線PW11は、第1の方向に交差する第2の方向に延び、制御回路22に接続される。制御回路22は、第1のNチャネルMOSトランジスタ不揮発性メモリF11に対する読み出し/書き込み/消去において、第1の電圧ノードV11、第2の電圧ノードBL11及び第3の電圧ノードPW11の電圧を制御する。次に、読み出し/書き込み/消去について説明する。まず、消去動作及び書き込み動作について説明する。消去動作及び書き込み動作を行う前に、PチャネルMOSトランジスタM11M12が形成されるN型半導体基板N型ウェル領域を含むの電圧を、予め、フローティング状態にしておくことにより、それらのゲート絶縁層に高電圧が印加されるのを防ぐことができる。データ消去は、複数のメモリセルMCに対して一括して行なう。即ち、ワード線WL11a,WL11bに接地電圧Vgndを印加し、第3の電圧ノードPW11に消去電圧正の高電圧、例えば、18VVeraを印加する。この時、第1及び第2の電圧ノードV11,BL11は、例えば、フローティング状態にしておく。これにより、メモリセルMC内の第1のNチャネルMOSトランジスタF11の記憶層から電子が引き抜かれ、それは、消去状態になる。データ書き込みは、メモリセルMCごとに個別に行なう。ここでは、図16の左側のメモリセルMCについて書き込みを行なう例について説明する。また、書き込みデータは、H=1とする。例えば、ワード線選択ワード線WL11aに書き込み電圧正の高電圧、例えば、18VVpgmを印加し、第3の電圧ノードPW11に接地電圧Vgndを印加する。また、ワード線非選択ワード線WL11bに接地電圧Vgndを印加する。この時、第1及び第2の電圧ノードV11,BL11は、例えば、フローティング状態にしておく。これにより、図16の左側のメモリセルMC内の第1のNチャネルMOSトランジスタF11の記憶層に電子が注入され、それは、書き込み状態になる。読み出しは、例えば、第1の電圧ノードV11を電源電圧に設定し、第2の電圧ノードBL11を接地電圧に設定した状態で、ワード線WL11aに読み出し電圧例えば、2VVreadを印加することにより行なう。本例では、第1のNチャネルMOSトランジスタF11が書き込み状態閾値が高い状態であるため、第1の出力ノードD11の電圧は、第1の電圧ノードV11からの充電により次第に高くなり、第2の出力ノードD12の電圧は、第2の電圧ノードBL11への放電により低い状態を維持する。従って、第1の出力ノードD11は、H例えば、電源電圧となり、第2の出力ノードD12は、L例えば、接地電圧となる。このように、第1のNチャネルMOSトランジスタF11に不揮発的に記憶されたデータを読み出し、これを第1及び第2のPチャネルMOSトランジスタM11,M12及び第1及び第2のNチャネルMOSトランジスタF11,F12からなるメモリセルMCに揮発的に記憶する。そして、メモリセルMCからのデータ正信号S0及びその反転信号S1を用いて、マルチプレクサMUXを制御する。図18は、図16のメモリセルアレーの変形例である。このメモリセルアレーの特徴は、第1の方向に並ぶ複数の不揮発性コンフィギュレーションメモリメモリセルMCについて、第2及び第3の電圧ノードBL11,PW11の共有化と、第1及び第2のNチャネルMOSトランジスタ不揮発性メモリを形成するP型ウェル領域P-wellの共有化を図った点にある。この場合、第1の方向に並ぶ2つのメモリセルMCは、互いに対称にレイアウトされているのが望ましい。尚、図17のメモリセルアレーについても、図18の構成のように、第1の方向に並ぶ複数のメモリセルMCについて、第2及び第3の電圧ノードBL11,PW11の共有化と、第1及び第2のNチャネルMOSトランジスタ不揮発性メモリを形成するP型ウェル領域P-wellの共有化を図ってもよい。[むすび]実施形態によれば、低消費電力及び小面積の不揮発性コンフィギュレーションメモリを実現できる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"