"第1導電型の第1のウェルと前記第1導電型とは逆の第2導電型の第2のウェルとが形成された半導体基板と、前記第2のウェル中に形成され、前記第2の導電型を有し、第1の端から第2の端まで延在し、前記第2の端が前記第2のウェルのうち、前記第1のウェルに対面する端面に一致するチャネル領域と、前記第2のウェル中、前記チャネル領域の前記第1の端に接して形成され前記第1導電型を有するソースエクステンション領域と、前記第1のウェル中に、前記第2のウェルから離間して、下端の深さが前記第1のウェルの下端よりも浅くなるように形成された埋込絶縁膜領域と、前記半導体基板中、前記第2のウェルと前記埋込絶縁膜領域の間に形成されたオフセット領域と、前記第1のウェル中、前記埋込絶縁膜に対して前記オフセット領域とは反対の側に形成された、前記第1導電型を有するドレインエクステンション領域と、前記半導体基板上に、前記チャネル領域を覆い、さらに前記オフセット領域および前記埋込絶縁膜領域を覆って形成されたゲート電極構造と、を備え、前記ゲート電極構造は、前記半導体基板上に、前記チャネル領域を覆い、さらに前記オフセット領域および前記埋込絶縁膜領域を覆って形成されたゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極とを含み、前記オフセット領域の少なくとも一部には、前記半導体基板表面に沿って、前記第1導電型の不純物元素を前記第1のウェルよりも高濃度に含む領域が形成されていることを特徴とするMOSトランジスタ。前記第1導電型の不純物元素を前記第1のウェルよりも高濃度に含む領域は、前記埋込絶縁膜領域の下端よりも浅く形成されていることを特徴とする請求項1記載のMOSトランジスタ。前記第1のウェルと前記第2のウェルとは前記半導体基板中において接していることを特徴とする請求項1または2記載のMOSトランジスタ。前記第2のウェルは前記第1のウェル中に形成されていることを特徴とする請求項1~3のうちいずれか一項記載のMOSトランジスタ。前記第1のウェルは前記第2のウェル中に形成されていることを特徴とする請求項1~3のうちいずれか一項記載のMOSトランジスタ。前記第2のウェルは前記第1のウェルの外に、前記第1のウェルから離間して形成されていることを特徴とする請求項1または2記載のMOSトランジスタ。前記第1導電型の不純物元素を前記第1のウェルよりも高濃度に含む領域は、前記オフセット領域中において、前記埋込絶縁膜領域に接する第1の端部から前記第2のウェルに接する第2の端部まで延在することを特徴とする請求項1~6のうち、いずれか一項記載のMOSトランジスタ。前記第1導電型の不純物元素を前記第1のウェルよりも高濃度に含む領域は、前記オフセット領域中、前記埋込絶縁膜領域に接する第1の端部から前記第2のウェルに向かって延在し、その際前記第1の端部に対向する第2の端部は、前記第2のウェルから離間していることを特徴とする請求項1~6のうち、いずれか一項記載のMOSトランジスタ。前記第1の導電型の不純物元素を前記第1のウェルよりも高濃度に含む領域では、前記第1導電型の不純物元素の濃度が、前記埋込絶縁膜の下端から前記半導体基板の表面まで略一定であることを特徴とする請求項1~8のうち、いずれか一項記載のMOSトランジスタ。前記半導体基板上にはSTI構造の素子分離領域が形成されており、前記埋込絶縁膜の下端の深さは前記素子分離領域の下端の深さと同じであることを特徴とする請求項1~9のうち、いずれか一項記載のMOSトランジスタ。半導体基板上にSTI構造の素子分離領域により第1の素子領域と第2の素子領域とを、前記第1の素子領域には、前記素子分離領域の一部を構成する埋込絶縁膜が含まれるように形成する工程と、前記半導体基板中、前記第1および第2の素子領域に第1導電型の不純物元素をイオン注入し、前記第1および第2の素子領域に前記第1導電型の第1のウェルを、前記第1の素子領域においては前記第1のウェルが少なくとも前記埋込絶縁膜を含むように、また前記第1のウェルの下端の深さが前記埋込絶縁膜下端の深さよりも深くなるように形成する工程と、前記半導体基板中、前記第1の素子領域に、前記第1導電型とは逆の第2導電型の不純物元素を、前記埋込絶縁膜から離間してイオン注入し、前記第1の素子領域中に前記第2導電型の第2のウェルを、前記第2のウェルの下端の深さが前記埋込絶縁膜下端の深さよりも深くなるように形成する工程と、前記半導体基板中、前記第1の素子領域および第2の素子領域に、前記第1の素子領域においては前記埋込絶縁膜下端よりも浅い部分において前記第1導電型の不純物元素を追加イオン注入し、前記半導体基板のうち前記第2のウェルと前記埋込絶縁膜との間のオフセット領域の少なくとも一部に、前記埋込絶縁膜下端よりも浅く、前記第1導電型の不純物元素を前記第1のウェルよりも高濃度で含む高濃度領域を、また同時に前記第2の素子領域において前記第1導電型の不純物元素を前記第1のウェルよりも高濃度で含むチャネルドープ領域を形成する工程と、前記第1の素子領域においては前記半導体基板上、前記第1のウェルから前記オフセット領域を超えて前記埋込絶縁膜の一部までを覆う第1のゲート電極を、その下の第1のゲート絶縁膜を介して、また前記第2の素子領域においては前記第1のウェル上に第2のゲート電極を、その下の第2のゲート絶縁膜を介して形成する工程と、を含むことを特徴とする半導体集積回路装置の製造方法。半導体基板上にSTI構造の素子分離領域により第1の素子領域と第2の素子領域とを、前記第1の素子領域には、前記素子分離領域の一部を構成する埋込絶縁膜が含まれるように形成する工程と、前記半導体基板中、前記第1および第2の素子領域に第1導電型の不純物元素をイオン注入し、前記第1および第2の素子領域に前記第1導電型の第1のウェルを、前記第1の素子領域においては前記第1のウェルが少なくとも前記第1の埋込絶縁膜を含むように、また前記第1のウェルの下端の深さが前記第1の埋込絶縁膜の下端の深さよりも深くなるように形成する工程と、前記半導体基板中、前記第1の素子領域におよび第2の素子領域に、前記第1導電型とは逆の第2導電型の不純物元素を、前記第1の素子領域においては前記埋込絶縁膜を含むようにイオン注入し、前記第1および第2の素子領域中に前記第2導電型の第2のウェルを、前記第2のウェルの下端の深さが前記埋込絶縁膜下端の深さよりも深くなるように形成する工程と、前記半導体基板中、前記第1の素子領域および第2の素子領域に、前記第1の素子領域においては前記埋込絶縁膜下端よりも浅い部分において前記第1導電型の不純物元素を追加イオン注入し、前記半導体基板のうち前記第1のウェルと第2のウェルの境から前記埋込絶縁膜までの間のオフセット領域の少なくとも一部に、前記埋込絶縁膜下端よりも浅く、前記第1導電型の不純物元素を前記第1のウェルよりも高濃度で含む高濃度領域を、また同時に前記第2の素子領域において前記第1導電型の不純物元素を前記第1のウェルよりも高濃度で含むチャネルドープ領域を形成する工程と、前記第1の素子領域においては前記半導体基板上、前記第1のウェルから前記オフセット領域を超えて前記埋込絶縁膜の一部までを覆う第1のゲート電極を、その下の第1のゲート絶縁膜を介して、また前記第2の素子領域においては前記第1のウェル上に第2のゲート電極を、その下の第2のゲート絶縁膜を介して形成する工程と、を含むことを特徴とする半導体集積回路装置の製造方法。前記高濃度領域を形成する工程は、前記第1の素子領域のうち、前記第1のオフセット領域の少なくとも一部を露出する第1のレジストパターンをマスクに前記追加イオン注入を行うことにより実行されることを特徴とする請求項11または12記載の半導体集積回路装置の製造方法。特許文献1,2には、トランジスタの耐圧を向上させるため、ゲート電極のドレイン端においてゲート絶縁膜の膜厚を増大させる構造が記載されており、特に特許文献2には、ゲート絶縁膜の下にSTI構造の素子分離領域と同様な絶縁膜の埋込領域を形成することにより、実効的にゲート絶縁膜の膜厚を増大させた構造が記載されている。一方、このようなLDMOS構造の高電圧MOSトランジスタでは、同時にオン抵抗の低減が望まれており、またさらに高電圧で動作できるように耐圧のさらなる向上が望まれている。一の実施形態によればMOSトランジスタは、第1導電型の第1のウェルと前記第1導電型とは逆の第2導電型の第2のウェルとが形成された半導体基板と、前記第2のウェル中に形成され、前記第2の導電型を有し、第1の端と第2の端とを有し、前記第2の端が前記第2のウェルのうち、前記第1のウェルに対面する端面に一致するチャネル領域と、前記第2のウェル中、前記チャネル領域の前記第1の端に接して形成され前記第1導電型を有するソースエクステンション領域と、前記第1のウェル中に、前記第2のウェルから離間して形成された埋込絶縁膜領域と、前記半導体基板中、前記第2のウェルと前記埋込絶縁膜領域の間に形成されたオフセット領域と、前記第1のウェル中、前記埋込絶縁膜に対して前記オフセット領域とは反対の側に形成された、前記第1導電型を有するドレインエクステンション領域と、前記半導体基板上に、前記チャネル領域を覆い、さらに前記オフセット領域および前記埋込絶縁膜領域を覆って形成されたゲート電極構造と、を備え、前記ゲート電極構造は、前記半導体基板上に、前記チャネル領域を覆い、さらに前記オフセット領域および前記埋込絶縁膜領域を覆って形成されたゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極とを含み、前記オフセット領域の少なくとも一部には、前記半導体基板表面に沿って前記第1導電型の不純物元素を、前記第1のウェルよりも高濃度に含む領域が形成されている。他の実施形態によれば半導体集積回路装置の製造方法は、半導体基板上にSTI構造の素子分離領域により第1の素子領域と第2の素子領域とを、前記第1の素子領域には、前記素子分離領域の一部を構成する埋込絶縁膜が含まれるように形成する工程と、前記半導体基板中、前記第1および第2の素子領域に第1導電型の不純物元素をイオン注入し、前記第1および第2の素子領域に前記第1導電型の第1のウェルを、前記第1の素子領域においては前記第1のウェルが少なくとも前記埋込絶縁膜を含むように、また前記第1のウェルの下端の深さが前記埋込絶縁膜下端の深さよりも深くなるように形成する工程と、前記半導体基板中、前記第1の素子領域に、前記第1導電型とは逆の第2導電型の不純物元素を、前記埋込絶縁膜から離間してまたは前記埋込絶縁膜を含むようにイオン注入し、前記第1の素子領域中に前記第2導電型の第2のウェルを、前記第2のウェルの下端の深さが前記埋込絶縁膜下端の深さよりも深くなるように形成する工程と、前記半導体基板中、前記第1の素子領域および第2の素子領域に、前記第1の素子領域においては前記埋込絶縁膜下端よりも浅い部分において前記第1導電型の不純物元素を追加イオン注入し、前記半導体基板のうち前記第2のウェルと前記埋込絶縁膜との間、あるいは前記第1および第2のウェルの境から前記埋込絶縁膜までの間のオフセット領域の少なくとも一部に、前記埋込絶縁膜下端よりも浅く、前記第1導電型の不純物元素を前記第1のウェルよりも高濃度で含む高濃度領域を、また同時に前記第2の素子領域において前記第1導電型の不純物元素を前記第1のウェルよりも高濃度で含むチャネルドープ領域を形成する工程と、前記第1の素子領域においては前記半導体基板上、前記第1のウェルから前記オフセット領域を超えて前記埋込絶縁膜の一部までを覆う第1のゲート電極を、その下の第1のゲート絶縁膜を介して、また前記第2の素子領域においては前記第1のウェル上に第2のゲート電極を、その下の第2のゲート絶縁膜を介して形成する工程と、を含む。上記実施形態によれば、前記オフセット領域の少なくとも一部において第1導電型キャリアの濃度を、前記半導体基板表面に沿って、前記第1のウェルよりも増大させることにより、耐圧の劣化を抑制しつつ、MOSトランジスタのオン抵抗を低減させることが可能となる。[第1の実施形態]図1Aは第1の実施形態によるnチャネル高電圧MOSランジスタ10Nの構成を示す平面図、図1Bは図1A中、線A-A’に沿った断面図である。図1Aおよび図1Bを参照するに、例えば100面などの平坦な主面を有するp型あるいはn型のシリコン基板11中にはSTI型の素子分離領域11Iにより素子領域11Aが画成されており、前記シリコン基板11中には前記素子領域11Aを含むようにn型の第1のウェル11NWが、前記素子分離領域11Iの下端より深くまで形成されている。さらに前記シリコン基板11中には前記素子領域11Aにp型の第2のウェル11PWが、前記第1のウェル11NWに含まれて、前記素子分離領域11Iの下端を超える深さに形成されており、その結果図示の例では、前記平坦な主面において前記第1のウェル11NWと第2のウェル11PWとが隣接して配置されている。すなわち本実施形態のnチャネル高電圧MOSトランジスタ10Nは、いわゆるLDMOS構造を有している。前記第2のウェル11PW中には前記シリコン基板11の平坦な主面沿いに、前記第1のウェル11NWと前記第2のウェル11PWとの境界面に接して、p型のチャネル領域11CHが、0.4μmのチャネル長CLで形成されている。前記チャネル領域11CHはMOSトランジスタのしきい値調整のためp型不純物元素を高濃度に導入、すなわちチャネルドープされてその第1の端からその第2の端まで前記0.4μmの長さにわたり延在するが、以下の説明では、前記チャネル領域11CHの第1の端は前記第1のウェルと第2のウェルの境界面から遠い側に位置し、一方前記第2の端は、第2のウェル11PWと前記第1のウェル11NWの境界面に一致して位置するものとする。さらに前記素子領域11Aにおいては前記第2のウェル11PW中に、前記チャネル領域の第1の端に接してn型のソースエクステンション領域11aが形成されており、一方前記第1のウェル11NW中には、前記第1のウェル11PWとの接合面から長さLが例えば1.0μmのオフセット領域11offを介して埋め込み絶縁膜11Oxが、前記STI型の素子分離領域11Iと同様に、図示の例では同じ深さに形成されており、前記埋込絶縁膜11Oxの、前記第2のウェル11PWから遠い側の端部に接して、n型のドレインエクステンション領域11bが形成されている。さらに前記シリコン基板11には前記平坦な主面上に、前記チャネル領域11CH、オフセット領域11offおよび埋込絶縁膜11Oxの一部を覆って、ゲート絶縁膜12Gとn型のポリシリコンゲート電極13Gよりなるゲート電極構造が形成されている。ここで前記埋込絶縁膜11Oxは前記シリコン基板11の平坦な主面と略一致する主面を有し、前記ゲート絶縁膜12Gの直下において、その実効的な膜厚を増加させるように作用する。一方前記オフセット領域11offは前記チャネル領域11CHの第2の端に接して、前記第1のウェル11NWのうち前記埋込絶縁膜11Oxの直下の領域とともに、前記チャネル領域11CHを通過した電子がドリフトによりドレインエクステンション領域11bまで移動するドリフト領域11drfを形成する。さらに図1Bに示すように前記ゲート電極13Gにはソースエクステンション領域11aの側に側壁絶縁膜13SW1が、またドレインエクステンション領域11bの側に側壁絶縁膜13SW2が形成され、前記第2のウェル11PW中、前記ポリシリコンゲート電極13Gから見て前記側壁絶縁膜13SW1の外側にn型のソース領域11cが形成される。また前記ドレインエクステンション領域11b中にはn型のドレイン領域11dが形成される。さらに前記素子分離領域11I中には前記素子領域11Aの外側において前記第2のウェル11PWを露出する開口部11Tが形成され、前記開口部11Tには基板バイアスのため、p型にドープされたコンタクト領域11tapが形成される。前記コンタクト領域11tap,前記ソース領域11c,前記ドレイン領域11dおよび前記ゲート電極13Gの表面には、シリサイド層11Ts,11Ss,11Dsおよび11Gsが、それぞれコンタクト抵抗の低減のために形成される。図1Aの平面図に示すように前記コンタクト領域11tapにはビアプラグ14Tが、前記シリサイド層11Tsにコンタクトして形成されており、また前記ソース領域11cにはビアプラグ14Sが前記シリサイド層11Ssにコンタクトして形成されている。同様にドレイン領域11dにおいてはビアプラグ14Dが前記シリサイド層11Dsにコンタクトして形成されており、図示は省略するが同様なビアプラグがゲート電極13Gにも、シリサイド層13Gsにコンタクトして形成されている。その際本実施形態では、特に図1Bのオフセット領域11offの表面部分にn型の不純物元素を、後で説明する追加イオン注入により導入し、オフセット領域11offの導電性を増大させている。次に前記図1A,図1Bの高耐圧MOSトランジスタ10Nの動作を、図2を参照しながら説明する。前記高電圧MOSトランジスタ10Nでは、前記ソース領域11cを接地しドレイン領域11dに例えば40Vあるいは50Vの電源電圧を印加し、さらにこの状態で前記ゲート電極13Gに適当なゲート電圧を印加して前記高電圧MOSトランジスタを導通させた場合、前記ソース領域11cからは電子がキャリアとして放出され、図2中に矢印で示したように前記チャネル領域11CHを通過した後ドレイン領域11dにて回収されるが、前記ソース領域11cから放出され前記チャネル領域11CHを通過した電子は、ドレイン領域11dに到達するまでに前記オフセット領域11offを通過し、さらに前記n型のドリフト領域11Drfを、前記埋込絶縁膜11Oxの下を迂回して長い距離移動して通過する必要がある。このため、前記ドレイン領域11dに高電圧を印加した場合であっても、このような電子の移動経路に沿って顕著な電圧降下が発生し、前記チャネル領域11CHのドレイン側端における電界集中を低減することが可能である。また本実施形態の高電圧MOSトランジスタでは、このように同じ素子面積、すなわちソース-ドレイン間距離でも、ソース領域11cからドレイン領域11dまでのキャリア経路が迂回路の分だけ増大する結果、高電圧MOSトランジスタの素子面積Aをその分だけ低減することができる。このため高電圧MOSトランジスタの導通損失の性能指標として使われるRonAの値を低減させることができる。ただしここでRonはオン抵抗を、Aは素子面積を表す。本実施形態による高電圧MOSトランジスタ10Nでは、前記オフセット領域11offにおいてn型不純物元素による前記追加イオン注入によりドープ濃度を増加させていることに注意すべきである。このリンの追加イオン注入は、前記n型ウェル11NWを形成するためのリンのイオン注入とは別に、前記オフセット領域11offを含むシリコン基板11のうち、特に前記埋込絶縁膜11Oxの下端に達しない深さで行われるイオン注入である。このような追加イオン注入の結果、前記オフセット領域11offの電気抵抗が減少し、トランジスタ10Nのオン抵抗Ronを効果的に低減することができる。図3Aは本実施形態において、前記オフセット領域11offの表面にリンPを追加イオン注入した場合の、前記シリコン基板11中におけるリンの深さ方向Y方向および水平方向X方向への二次元的な分布をシミュレーションで求めた図、図3Bは、図3A中、破線D1に対応した、シリコン基板11中におけるリンの深さ方向Y方向への一次元的な濃度分布を示す図である。一方図4Aは、このようなオフセット領域11off表面部分へのリンの追加イオン注入を行わない本実施形態の比較対照例における、同様なリンの二次元的な分布を示す図、図4Bは、図4A中、破線D2に対応した、シリコン基板11中におけるリンの一次元的な濃度分布を示す図である。図3Aおよび図4Aには前記第2のウェル11PWと第1のウェル11NWの実際の境となるpn接合面が重ねて示されている。図3Aおよび図4A中、水平距離Xはソース領域11cとドレイン領域11dを結ぶ方向上での距離を示している。図4Aを参照するに、前記オフセット領域11offの表面部分へのリンの追加イオン注入を行わない比較対照例の場合、前記pn接合面が埋込絶縁膜11Oxに寄って形成されており、従って前記チャネル領域11CHを通過したキャリアである電子が図2に示した経路に沿って前記埋込絶縁膜11Oxの下に潜り込む際の経路が狭窄されるのがわかる。また図4Bよりわかるように、前記オフセット領域11offの表面部分へのリンの追加イオン注入を行わない比較対照例の場合、前記オフセット領域11offの表面部分においてリンの濃度が急激に低下する。これに対し、図3Aおよび図3Bに示すように、前記オフセット領域11offの表面部分にリンの追加イオン注入を、前記第1のウェル11NWを形成するためのイオン注入に追加して行った本実施形態の場合には、前記pn接合の位置が前記埋込絶縁膜11Oxから離れ、前記チャネル領域11CHを通過したキャリアである電子が図2に示した経路に沿って前記埋込絶縁膜11Oxの下に潜り込む際の経路が拡がることがわかる。図3Aおよび図3Bの例では、前記シリコン基板11の表面におけるPの濃度が、上記の追加イオン注入の結果、前記オフセット領域11offにおいて1016cm3を超えていることがわかる。ただし図3A,図3B、および図4A,図4Bのシミュレーションでは、前記第1のウェル11NWはリンをp-型のシリコン基板11中に2MeVの加速電圧下、3.0×1012cm2のドーズ量で、次いで500keVの加速電圧下、2.0×1012cm2のドーズ量でイオン注入することにより、約2.5μmの深さに形成されており、また前記図3A,図3Bのシミュレーションにおいて、前記リンの追加イオン注入は、前記シリコン基板11の前面に、15keVの加速電圧下、1×1012cm2のドーズ量で行っている。また図3A,図3B、図4A,図4Bのシミュレーションにおいては前記第2のウェル11PWが、前記シリコン基板11中にボロンを400keVの加速電圧下、1×1013cm2のドーズ量で、次いで150keVの加速電圧下、5×1012cm2のドーズ量でイオン注入することにより、約1.5μmの深さに形成されており、前記第2のウェル11PWの表面部分には、さらにボロンを15keVの加速電圧下、1×1013cm2のドーズ量でイオン注入することにより、前記チャネル領域11CHに対応してチャネルドープがなされている。ただし前記図3A,図3B、図4A,図4Bには、ボロンの分布は示されていない。さらに図3A,図3B、図4A,図4Bのシミュレーションにおいて、前記ソースエクステンション領域11aおよびドレインエクステンション領域11bは、Pを30keVの加速電圧下、5×1013cm2のドーズ量でイオン注入することにより、また前記ソース領域11cおよびドレイン領域11dは、Pを2keVの加速電圧下、2×1015cm2のドーズ量でイオン注入することにより、約0.05μm~0.1μmの深さまで形成される。さらに前記図3A,図3B、図4A,図4Bのシミュレーションにおいて、前記埋込絶縁膜11Oxは400nmの深さに形成されており、図3A,図4Aの断面において約0.7μmの幅を有している。また前記ゲート電極13Gは、図3A,図4Aの断面において150nmの厚さと1.5μmの幅を有している。図5A,図5Bは、本実施形態の高電圧MOSトランジスタ10Nにおいて、ソース領域11cを接地しドレイン領域に35Vの電源電圧を印加し、さらにゲート電極13Gに0Vのゲート電圧を印加してトランジスタをオフ状態とした場合の、シリコン基板11中におけるインパクトイオン化の発生率の二次元分布をシミュレーションにより求めた結果を示しており、図5Aは図3Aのシミュレーションに対応しており図5Bは図4Bのシミュレーションに対応している。図5Aおよび図5Bを参照するに、前記オフセット領域11offの表面部分にリンの追加イオン注入を行った本実施形態の方が、このようなリンの追加イオン注入を行わない比較対照例と比べてpn接合面p/nの前記埋込絶縁膜11Oxからの距離が顕著に増加しており、また空乏層端D-edgeの埋込絶縁膜11Oxからの距離もやや増大しているのがわかる。図5Aおよび図5Bには、前記シリコン基板11中におけるインパクトイオン化率を等高線で示しているが、図5Aおよび図5Bのいずれの場合でも、前記埋込絶縁膜11Oxのうち、前記オフセット領域11offから連続する角部11Ocの近傍において顕著なインパクトイオン化が生じており、シリコン基板11中のこのような部分において電界集中が生じているのがわかるが、図5Aの場合の方が図5Bの場合に比べてインパクトイオン化率が減少しており、前記オフセット領域11offの表面部分に追加イオン注入を行うことにより、前記角部11Ocにおける電界集中を軽減することができるのがわかる。これは前記空乏層端D-edgeが前記オフセット領域11offの表面部分への追加イオン注入により、ソース領域側へとやや移動することによるものと考えられる。すなわち本実施形態による高電圧MOSトランジスタでは、前記オフセット領域11offの電気抵抗が低減されることによりオン抵抗Ronが低減され、また埋込絶縁膜11Oxの角部11Ocにおける電界集中が緩和されることにより耐圧特性が向上する。あるいは、少なくとも耐圧特性の劣化は回避される。図6は、前記図3A,図3Bの高電圧MOSトランジスタと図4A,図4Bの高電圧トランジスタとで、オン抵抗Ronおよびオフ耐圧BVdsを比較した結果を示す。このうち試料Aは前記追加イオン注入を、先にも述べたようにリンを15keVの加速電圧下、1×1012cm2のドーズ量でイオン注入することにより行った場合を、試料Bは前記追加イオン注入を、ヒ素Asを26keVの加速電圧下、1×1012cm2のドーズ量でイオン注入することにより行った場合を表している。図6を参照するに、本実施形態の試料Aおよび試料Bでは、オン抵抗Ronが、このようなオフセット領域11offの表面部分への追加イオン注入を行わなかった比較対照例に比べて減少しており、その減少の程度は、リンを上記条件で追加イオン注入した試料Aの方が、ヒ素を追加イオン注入した試料Bよりも大きい。一方オフ耐圧BVdsについてみると、やはり試料Aおよび試料Bの方が比較対照例よりも向上しているが、向上の程度は、試料Bの方が試料Aの方よりも大きくなっている。図7は、先に説明したトランジスタの導通損失の性能指標RonAとオフ耐圧BVdsの関係を示す。図7を参照するに、先に説明した比較対照例ではオフ耐圧BVdsの値が増加するにつれて性能指標RonAの値も増加するトレンドが見られるが、本実施形態の試料Aおよび試料Bの半導体装置は、同じオフ耐圧BVdsで比較してもより小さい性能指標RonAを示すことがわかる。このように本実施形態ではLDMOS構造の高電圧MOSトランジスタにおいて、オフセット領域11offの表面部分を第1のウェルと同じ導電型で追加イオン注入することにより、オフ耐圧BVdsを維持あるいは向上させつつ、オン抵抗Ronを低減することが可能となる。なお本実施形態において、前記オフセット領域11offの表面部分への追加イオン注入が、15keVの加速電圧下、1×1012cm2のドーズ量でのリンのイオン注入、あるいは26keVの加速電圧下、1×1012cm2のドーズ量でのヒ素のイオン注入に限定されるものでないことは明らかである。以下では、上記オフセット領域11offの表面部分への追加イオン注入条件の好ましい範囲について検討する。再び図3Bを参照するに、本実施形態では前記オフセット領域11offのうち、深さが400nm以下の表面部分においてリンの濃度が約1016cm3となっていることがわかる。すなわち本実施形態では、前記リンの追加イオン注入により、前記オフセット領域11offの深さが400nm以下の表面部分において、図4Bに示すような追加イオン注入を行わなかった場合に生じるリン濃度の低下を補償している。またその際、前記追加イオン注入を、深さが400nm以下の表面部分に限定することにより、図5A,図5Bのシミュレーション結果で示されるような、インパクトイオン化が発生しやすい埋込絶縁膜11Oxの角部11Oc直下における電気抵抗の低減を回避している。図8Aおよび図8Bは、前記オフセット領域11offへの追加イオン注入条件とオフ耐圧BVdsとの関係を示す図である。図8A中、縦軸はオフ耐圧BVdsを、横軸は前記追加イオン注入の際のドーズ量を示す。図8Aにおいて、加速電圧は15keVとしている。図8Aを参照するに、追加イオン注入の際のリンのドーズ量が約1.0×1012cm2の場合にオフ耐圧BVdsは36.1Vの最大値をとり、ドーズ量をさらに増やすと緩やかに減少するのがわかる。しかしドーズ量を、3.0×1012cm2の値を超えて約5.0×1012cm2まで増加させると、オフ耐圧BVdsの値は約32Vまで急激に低下し、このことから、追加イオン注入の際のドーズ量の上限値は約3.0×1012cm2であると判断される。またこの場合の深さ400nmでのリンの濃度は、約2.5×1016cm3となる。図3Bおよび図4Bを参照するに、このリンの濃度は、追加イオン注入を行わなかった場合の深さ400nmでのリンの濃度とほぼ同じであり、追加イオン注入により、深さ400nm、すなわち埋込絶縁膜11Oxの下端におけるリンの濃度の実質的な増加は生じていないことがわかる。一方、前記ドーズ量を5.0×1012cm2とした場合の深さ400nmでのリン濃度は、2.75×1016cm3となる。次に図8Bを参照する。図8B中、縦軸はオフ耐圧BVdsを、横軸は前記追加イオン注入の際の加速電圧を示す。図8Bにおいて、ドーズ量は1×1015cm2としている。図8Bよりわかるように加速電圧はリンのイオン注入の場合100keVまでは35V以上のオフ耐圧を実現できているが、100keVを超えて200keVまで増加した場合には、オフ耐圧は35Vを下回ってしまう。このことから、追加イオン注入の際の加速電圧は、リンの場合100keV未満とするのが好ましいことがわかる。なお上記の説明はリンの追加イオン注入の場合についてのものであったが、追加イオン注入にヒ素を使った場合でも、ドーズ量および濃度については、同様の制約が成立する。なお以上の説明ではnチャネル高電圧MOSトランジスタ10Nをチャネル長CLが0.4μmでオフセット長Lが1.0μmの場合について説明したが、本実施形態は上記の特定のサイズに限定されるものではなく、チャネル長CLは0.4μm~0.8μmの範囲に設定することができ、またオフセット長Lも0.6μm~1.4μmの範囲に設定することができる。オフセット長Lが0.6μmを下回るとチャネル領域11CHを通過した電流に対して十分な幅の経路を確保できなくなり、オン抵抗Ronが上昇してしまう。またオフセット長Lが1.4μmを超えると、やはりオン抵抗Ronが上昇してしまう。このためオフセット長Lは上記の通り、0.6μm~1.4μmの範囲に設定するのが好ましい。またチャネル長CLを0.4μmよりも小さくすると、短チャネル効果効果が顕著となり、一方0.8μmを超えて増大させると、オン抵抗Ronが増加してしまうので、前記チャネル長CLも、上記の通り0.4μm~0.8μmの範囲とするのが好ましい。さらに前記埋込絶縁膜11Oxは、STI構造の素子分離領域11Iと同時に、同じ深さに形成するのが好ましい。同様にして、pチャネル高電圧MOSトランジスタ10Pを形成することができる。nチャネル高電圧MOSトランジスタ10Nおよびpチャネル高電圧MOSトランジスタ10Pの製造工程を以下に図9A~図9Iの工程断面図を参照しながら説明する。ただし以下の説明では、前記nチャネル高電圧MOSトランジスタ10Nおよびpチャネル高電圧MOSトランジスタ10Pは、同一のシリコン基板11上のそれぞれの素子領域11Aおよび11B上に形成されている。図9Aを参照するに、前記nチャネル高電圧MOSトランジスタ10Nに対応して前記シリコン基板11上にはSTI型の素子分離領域11Iにより素子領域11Aが画成されており、また前記pチャネル高電圧MOSトランジスタ10Pに対応して前記シリコン基板11上には前記素子分離領域11Iにより素子領域11Bが画成されている。前記素子分離領域11Iは、その一部として前記素子領域11Aおよび11Bの各々に埋込絶縁膜11Oxを含んでおり、前記埋込絶縁膜11Oxは、前記STI構造の素子分離絶縁膜11Iと同じく、前記シリコン基板11の表面から測って下端部が400nmの深さを有するように形成されている。さらに図9Aの工程では、前記シリコン基板11の前記素子領域11Aおよび11Bを含む全面にリンを例えば2MeVの加速電圧下、2×1012cm2のドーズ量で、次いで例えば500keVの加速電圧下、2×102cm2のドーズ量でイオン注入することにより、前記素子領域11Aおよび11Bのいずれにおいてもn型ウェル11NWを、前記シリコン基板11の表面から前記埋込絶縁膜11Oxの下端よりも深い位置に達するように形成する。すなわち前記n型ウェル11NWの下端は前記埋込絶縁膜11Oxの下端よりも深い位置に形成されている。さらに図9Bの工程において図9Aの状態のシリコン基板11上に、前記素子領域11Bの全面を覆い、前記素子領域11Aのうち、前記nチャネル高電圧MOSトランジスタ10Nのオフセット領域11offとなる部分,埋込絶縁膜11Oxおよびドレイン領域11dとなる部分を露出するレジストパターンR1を形成し、前記レジストパターンR1をマスクにリンを先に説明したように100keV未満の加速電圧下、3×1012cm2以下のドーズ量、例えば15keVの加速電圧下、2×1012cm2のドーズ量で追加イオン注入し、前記オフセット領域11の表面部分、およびドレイン領域11dが形成される領域をn型にドープし、n型の追加注入領域11Nを形成する。後で説明するように、前記n型の追加注入領域11Nは、その下端の深さが前記埋込絶縁膜11Oxの下端よりも浅くなるように形成される。次に図9Cの工程において前記シリコン基板11上に、前記素子領域11Aのうち、前記nチャネル高電圧MOSトランジスタ10Nのp型ウェル11PWが形成される領域、および前記素子領域11Bのうち、前記pチャネル高電圧MOSトランジスタ10Pで同様なp型ウェル11PWが形成される領域を露出するレジストパターンR2を形成し、前記レジストパターンをマスクに前記シリコン基板11中にボロンのイオン注入を、例えば400keVの加速電圧下、1×1013cm2のドーズ量で、次いで150keVの加速電圧下、5×1012cm2のドーズ量で、さらに15keVの加速電圧下、1×1013cm2のドーズ量で実行し、前記p型ウェル11PWを前記シリコン基板11中、前記素子領域11Aおよび11Bにおいて、前記埋込絶縁膜11Oxよりも深く、かつそれぞれのn型ウェル11NWに含まれるように形成する。すなわち前記p型ウェル11PWの下端の深さは前記埋込絶縁膜11Oxの下端よりも深く、しかし前記n型ウェル11NWの下端を超えないような深さに形成されている。さらに図9Dの工程において、前記シリコン基板11上に前記素子領域11Aを覆い、前記素子領域11Bのうち、前記pチャネルMOSトランジスタ10Pのオフセット領域11off、埋込絶縁膜11Oxおよびドレイン領域11dとなる領域を露出するレジストパターンR3を形成し、前記レジストパターンR3をマスクにボロンを2keVの加速電圧下、1×1013cm2のドーズ量で追加のイオン注入を行い、前記オフセット領域11offの表面部分および前記pチャネルMOSトランジスタ10Pのドレイン領域に、p型の追加イオン注入領域11Pを形成する。次に図9Eの工程において前記図9Dの構造上に例えば膜厚が15nmの熱酸化膜と膜厚が150nmのポリシリコン膜とを順次形成し、さらに前記ポリシリコン膜をパターニングすることにより、前記素子領域11Aにおいては前記p型ウェル11PWから前記オフセット領域11offを超えてさらに前記埋込絶縁膜11Oxの一部まで連続して覆い前記素子領域11Bにおいては前記n型ウェル11NWから前記オフセット領域11offを超えてさらに前記埋込絶縁膜11Oxの一部まで連続して覆う、ゲート絶縁膜12Gおよびポリシリコンゲート電極パターン13Gを形成する。さらに図9Eの工程では前記ポリシリコンゲート電極パターン13Gをマスクに、前記素子領域11AにはリンイオンPあるいはヒ素イオンAsを、また前記素子領域11BにはボロンイオンBを、それぞれのレジストパターンR4AおよびR4Bをマスクに、別々にイオン注入し、前記素子領域11Aにおいては前記ポリシリコンゲート電極パターン13Gに隣接してn型のソースエクステンション領域11aを、また前記ポリシリコンゲート電極パターン13Gに対して前記ソースエクステンション領域11aとは反対の側にn型のドレインエクステンション領域11bを、前記素子領域11Bにおいては前記ポリシリコンゲート電極パターン13Gに隣接してp型のソースエクステンション領域11aを、また前記ポリシリコンゲート電極パターン13Gに対して前記ソースエクステンション領域11aとは反対の側にp型のドレインエクステンション領域11bを、それぞれ形成する。前記図9Eの工程において、前記素子領域11Aにイオン注入している間は、前記素子領域11Bのうち、コンタクト領域11tapが形成される部分を除く全面、および前記素子領域11Aのうちコンタクト領域11tapが形成される部分が、前記レジストパターンR4Aにより保護されている。また前記図9Eの工程において、前記素子領域11Bにイオン注入している間は、前記素子領域11Aのうちコンタクト領域11tapが形成される部分を除く全面、および前記素子領域11Bのうちコンタクト領域11tapが形成される部分が、前記レジストパターンR4Bにより保護されている。その結果、前記素子領域11Aではn型の前記ソースエクステンション領域11aに隣接してp型のコンタクト領域11eが前記コンタクト領域11tapのために形成され、また前記素子領域11Bではp型の前記ソースエクステンション領域11aに隣接してn型のコンタクト領域11eが前記コンタクト領域11tapのために形成される。次に図9Fの工程において前記素子領域11Aおよび11Bのそれぞれにおいてポリシリコンゲート電極パターン13Gのソース側およびドレイン側の側壁面に側壁絶縁膜13SW1および13SW2がそれぞれ形成され、図9Gの工程において前記ポリシリコンゲート電極パターン13Gをマスクに、前記素子領域11AにリンイオンPあるいはヒ素イオンAsを、また前記素子領域11BにボロンイオンBを、それぞれのレジストパターンR5AおよびR5Bをマスクに、別々にイオン注入し、前記素子領域11Aにおいては前記ポリシリコンゲート電極パターン13Gから見て前記側壁絶縁膜13SW1の外側に、n型の前記ソースエクステンション領域11aに重畳してn型のソース領域11cを、また前記n型のドレインエクステンション領域11bに重畳してn型のドレイン領域11を形成する。同様に前記素子領域11Bにおいては前記ポリシリコンゲート電極パターン13Gから見て前記側壁絶縁膜13SW1の外側に、前記p型のソースエクステンション領域11aに重畳してp型のソース領域11cを、また前記p型のドレインエクステンション領域11bに重畳してp型のドレイン領域11を形成する。また図9Gの工程では前記素子領域11Aへのn型ソース領域11cおよびn型ドレイン領域11dの形成の際に前記素子領域11Aではポリシリコンゲート電極パターン13Gもn型にドープされる。同様に前記素子領域11Bへのp型ソース領域11cおよびp型ドレイン領域11dの形成の際に素子領域11Bにおいては前記ポリシリコンゲート電極パターン13Gがp型にドープされる。前記図9Gの工程において、前記素子領域11Aにイオン注入している間は、前記素子領域11Bのうち、コンタクト領域11tapが形成される部分を除く全面、および前記素子領域11Aのうちコンタクト領域11tapが形成される部分が、前記レジストパターンR5Aにより保護されている。また前記図9Gの工程において、前記素子領域11Bにイオン注入している間は、前記素子領域11Aのうちコンタクト領域11tapが形成される部分を除く全面、および前記素子領域11Bのうちコンタクト領域11tapが形成される部分が、前記レジストパターンR4Bにより保護されている。その結果、前記素子領域11Aではn型の前記ソースエクステンション領域11aに隣接してp型のコンタクト領域11tapが基板バイアスのために形成され、また前記素子領域11Bではp型の前記ソースエクステンション領域11aに隣接してn型のコンタクト領域11tapが基板バイアスのために形成される。さらに図9Hの工程では前記図9Gの構造に対してサリサイド法によるシリサイド形成が行われ、その結果、前記素子領域11Aにおいてはn型ソース領域11c上にソースシリサイド層11Ssが、n型ドレイン領域11d上にドレインシリサイド層11Dsが、またn型ポリシリコンゲート電極パターン13G上にシリサイド層13Gsが、それぞれ形成される。また同時に前記素子領域11Bにおいてはp型ソース領域11c上にソースシリサイド層11Ssが、p型ドレイン領域11d上にドレインシリサイド層11Dsが、またp型ポリシリコンゲート電極パターン13G上にシリサイド層13Gsが、それぞれ形成される。図9Hの例では、素子領域11Aおよび11Bのいずれにおいても、前記ソースシリサイド層11Ssがコンタクト領域11tapのシリサイド層を兼用している。さらに図9Iの工程では前記図9Hの構造上に層間絶縁膜14が前記素子領域11Aおよび11Bを覆って形成され、前記層間絶縁膜中14中には前記素子領域11Aのn型ソース領域11cおよびp型コンタクト領域11tapに前記ソースシリサイド層11Ssを介して電気的にコンタクトしてビアプラグ14Aが形成され、また前記素子領域11Aのn型ドレイン領域11dに前記ドレインシリサイド層11Dsを介して電気的にコンタクトしてビアプラグ14Bが形成されている。さらに前記層間絶縁膜14中には前記素子領域11Bのp型ソース領域11cおよびn型コンタクト領域11tapに前記ソースシリサイド層11Ssを介して電気的にコンタクトしてビアプラグ14Cが形成されており、また前記素子領域11Bのp型ドレイン領域11dにドレインシリサイド層11Dsに電気的にコンタクトしてビアプラグ14Dが、それぞれ形成される。なお本実施形態において前記オフセット領域11offへの追加イオン注入は図1Bの断面図において前記p型ウェル11PWから埋込絶縁膜11Oxまでの間のオフセット領域11offの全領域にわたり行う必要はなく、図10の変形例に示すように埋込絶縁膜11Oxの側から限られた範囲にのみ行うことも可能である。ただし図10は前記nチャネル高電圧MOSトランジスタ10Nの一変形例によるnチャネル高電圧MOSトランジスタ10NAの、図1Bと同様な断面図を示している。このように前記追加イオン注入を埋込絶縁膜11Oxの側から限られた範囲にのみ行うことにより、図10中に破線で囲んで示すp型ウェル11PWとn型のオフセット領域11offのp/n接合面近傍における不純物元素濃度を低減することができ、このような接合面における電界集中を緩和することができる。[第2の実施形態]図11A~図11Bは、第2の実施形態によるnチャネル高電圧MOSトランジスタ20Nおよびpチャネル高電圧MOSトランジスタ20Pの製造方法を説明する工程断面図である。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。図11Aを参照するに、素子領域11Aにはその全面にわたり、前記素子領域11BをレジストパターンR21で保護した状態でn型の第1のウェル11NWが、リンを最初2MeVの加速電圧下、2×1012cm2のドーズ量で、次いで500keVの加速電圧下、2×1012cm2のドーズ量でイオン注入することにより形成されているが、図11Aの工程では、前記素子領域11Aの全面にリンをさらに15keVの加速電圧下、1×1012cm2のドーズ量で追加イオン注入することにより、前記素子領域11Aのうち、前記シリコン基板11の表面からの深さで400nm未満の表面部分にリンの追加注入領域11Nが形成されている。ただし本実施形態において、上記イオン注入の順序は任意であり、特に前記15keVの加速電圧下、1×1012cm2のドーズ量での追加のイオン注入を最後に行わなければならないわけではない。次に本実施形態では図11Bの工程において、前記素子領域11Aおよび11Bにおいて前記シリコン基板11中に、レジストパターンR22をマスクにボロンを最初は400keVの加速電圧下、1×1013cm2のドーズ量で、次いで150keVの加速電圧下、5×1012cm2のドーズ量でイオン注入することにより、前記素子領域11Aおよび11Bにおいて前記p型ウェル11PWを形成する。さらに図11Bの工程では最後に15keVの加速電圧下、2.3×1013cm2のドーズ量で追加イオン注入することにより、前記素子領域11Bにおいては形成されたp型ウェル11PWのうち、n型ウェル11NWと埋込絶縁膜11Oxとの間のオフセット領域11offの表面部分にp型の追加注入領域11Pを形成すると同時に、素子領域11Aにおいて前記p型ウェル11PWの表面部分にも前記p型の追加注入領域11PAを形成する。前記p型ウェル11PWの表面部分におけるp型の追加注入領域11PAは、前記素子領域11Aに形成されるnチャネル高電圧MOSトランジスタのしきい値制御のためのものである。本実施形態においても、図11A,図11Bの工程において前記オフセット領域11offに形成されるn型追加イオン注入領域11Nあるいはp型追加イオン注入領域の深さが埋込絶縁膜11Ox下端の深さ、従ってSTI型の素子分離絶縁膜11Iの下端の深さに達することはない。さらに図11Bの工程の後、先に図9E~図9Iで説明した工程と同様な工程を行うことにより、図12に示すnチャネル高電圧MOSトランジスタ20Nおよびpチャネル高電圧MOSトランジスタ20Pが得られる。このように本実施形態では、素子領域11AのnチャネルMOSトランジスタ20Nのオフセット領域11offにn型追加注入領域11Nが形成されており、素子領域11BのpチャネルMOSトランジスタ20PAのオフセット領域11offにp型領域11Pが形成されている。またnチャネルMOSトランジスタ20Nのチャネル領域にp型領域11PAがチャネルドープ領域として形成されている。本実施形態によれば、図11Aの追加イオン注入工程において、マスクプロセスを省略できるため、マスクの位置ずれに伴う問題の発生を回避でき、高耐圧MOSトランジスタの製造工程が簡素化されるとともに、特性のばらつきを抑制することが可能となる。本実施形態では、図11Bの工程におけるボロンのドーズ量を、p型ウェル11PWの表面部分において、先にリンの導入により形成されているn型追加ドープ領域11Nが打ち消され、逆にp型のしきい値制御領域が形成されるように、図11Aにおけるリンのドーズ量よりも増加させていることに注意すべきである。なお本実施形態の図11Aの工程において前記リンのイオン注入を、図13Aに示すように素子領域11Aのみならず素子領域11Bの全面にも行うことが可能である。図13Aおよび図13Bは、図11Aおよび図11Bの一変形例によるnチャネル高電圧MOSトランジスタ20NAおよびpチャネル高電圧MOSトランジスタ20PAの製造工程をの一部を示している。図13Aを参照するに本実施形態では素子領域11Aおよび11Bのn型ウェル11NWの表面部分にリンの追加イオン注入領域11Nが形成されるが、図13Bのボロンのイオン注入工程においてボロンのドーズ量を十分大きくすることにより、素子領域11Aのみならず、先に形成されていたn型の追加注入領域11Nの導電型を素子領域11Bにおいてもp型に反転させることができ、その結果、素子領域11Aのn型ウェル11NWの表面部分にp型のしきい値調整注入領域11PAを、また素子領域11Bのオフセット領域11offおよびドレイン領域に対応する領域にp型の追加注入領域11PBを形成することが可能である。そこで前記図13Bの工程の後、先に図9E~図9Iで説明した工程と同様な工程を行うことにより、図14に示すnチャネル高電圧MOSトランジスタ20NAおよびpチャネル高電圧MOSトランジスタ20PAが得られる。本変形例では、素子領域11AのnチャネルMOSトランジスタ20NAのオフセット領域11offにn型追加注入領域11Nが形成されており、素子領域11BのpチャネルMOSトランジスタ20PAのオフセット領域11offにp型領域11PBが形成されている。またnチャネルMOSトランジスタ20NAのチャネル領域にp型領域11PAがチャネルドープ領域として形成されており、pチャネルMOSトランジスタ20PAのチャネル領域にn型領域11Nがチャネルドープ領域として形成されている。本変形例によれば、図13Aの追加イオン注入工程において、マスクプロセスを省略できるため、マスクの位置ずれに伴う問題の発生を回避でき、高耐圧MOSトランジスタの製造工程が簡素化されるとともに、特性のばらつきを抑制することが可能となる。[第3の実施形態]次にnチャネル高電圧MOSトランジスタ30Nおよびpチャネル高電圧MOSトランジスタ30Pを、同じシリコン基板上に同時に通常の、より低電圧で動作するnチャネルMOSトランジスタ30NMおよびpチャネルMOSトランジスタ30PMを形成する半導体集積回路装置の製造方法について、図15A~図15Hを参照しながら説明する。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。図15Aを参照するに、p型あるいはn型のシリコン基板11上には前記素子領域11A,11Bの他に、通常の、より低電圧で動作するnチャネルMOSトランジスタ30NMおよびpチャネルMOSトランジスタ30PMのための素子領域11C,11Dが、前記素子分離領域11Iにより、それぞれ画成されている。さらに図15Aの工程では、前記シリコン基板11中にリンを最初2MeVの加速電圧下、2×1012cm2のドーズ量で、次いで500keVの加速電圧下、2×1012cm2のドーズ量でイオン注入を行うことにより、前記素子領域11A~11Dにおいて、前記素子分離領域11Iよりも深くn型ウェル11NWを形成する。ただし本実施形態においても、上記イオン注入の順序は任意である。次に図15Bの工程において、前記素子領域11Aにおいて前記オフセット領域11offとなる領域、および前記素子領域11Dを除き、前記シリコン基板11の表面をレジストパターンR31により保護し、前記レジストパターンR31をマスクにリンを15keVの加速電圧下、1×1012cm2のドーズ量で追加イオン注入することにより、前記素子領域11Aのオフセット領域11offの表面部分にn型の追加注入領域11Nを、また前記素子領域11Dにおいて表面部分にn型のチャネルドープ領域11VtNを形成する。先の実施形態と同様、前記表面部分の深さは素子領域11Aにおいても素子領域11Dにおいても、前記素子分離領域11Iの下端に達することはない。次に図15Cの工程において前記素子領域11Aおよび11Bのうちp型ウェル11PWの形成領域および素子領域11Cを除き、前記シリコン基板11の表面をレジストパターンR32で覆い、前記レジストパターンR32をマスクにボロンを最初は400keVの加速電圧下、1×1013cm2のドーズ量で、次いで150keVの加速電圧下、5×1012cm2のドーズ量で、さらに15keVの加速電圧下、1×1013cm2のドーズ量でイオン注入を行い、前記素子領域11Aおよび11B、さらに素子領域11Dにp型ウェル11PWを、それぞれのn型ウェル11NWに含まれるように形成する。次に図15Dの工程において前記シリコン基板11の表面を、前記素子領域11Bに形成されるpチャネル高電圧MOSトランジスタ30Pのオフセット領域11offに対応する領域および前記素子領域11Cを除きレジストパターンR33により覆い、前記レジストパターンR33をマスクにボロンを2keVの加速電圧下、1×1013cm2のドーズ量で追加イオン注入し、前記素子領域11Bのオフセット領域11offの表面部分にp型の追加注入領域11Pを、また前記素子領域11Cにp型のチャネルドープ領域11VtPを形成する。本実施形態においても、前記表面部分の深さは素子領域11Aにおいても素子領域11Dにおいても、前記素子分離領域11Iの下端に達することはない。次に図15Eの工程において前記図9Dの構造上に例えば膜厚が15nmの熱酸化膜と膜厚が150nmのポリシリコン膜とを順次形成し、さらに前記ポリシリコン膜をパターニングすることにより、前記素子領域11Aにおいては前記p型ウェル11PWから前記オフセット領域11offを超えてさらに前記埋込絶縁膜11Oxの一部まで連続して覆うゲート絶縁膜12GAおよびポリシリコンゲート電極パターン13GAを、前記素子領域11Bにおいては前記n型ウェル11NWから前記オフセット領域11offを超えてさらに前記埋込絶縁膜11Oxの一部まで連続して覆う、ゲート絶縁膜12GBおよびポリシリコンゲート電極パターン13GBを、さらに前記素子領域11Cにおいてはゲート絶縁膜パターン12GCおよびポリシリコンゲート電極パタ―ン13GCを、また前記素子領域11Dにおいてはゲート絶縁膜パターン12GDおよびポリシリコンゲート電極パタ―ン13GDを、それぞれ形成する。さらに図15Eの工程では前記素子領域11Aおよび素子領域11Cに、前記ポリシリコンゲート電極パターン13GAおよび13GC、および素子領域11Bおよび11Dを覆うレジストパターンR4Aをマスクに、リンイオンPあるいはヒ素イオンAsをイオン注入し、また前記素子領域11Bおよび素子領域11Dには前記ポリシリコンゲート電極パターン13GBおよび13GD、および前記素子領域11Aおよび11Cを覆うレジストパターンR4BをマスクにボロンイオンBをイオン注入し、前記素子領域11Aにおいては前記ポリシリコンゲート電極パターン13GAに隣接してn型のソースエクステンション領域11aを、また前記ポリシリコンゲート電極パターン13GAに対して前記ソースエクステンション領域11aとは反対の側にn型のドレインエクステンション領域11bを、前記素子領域11Bにおいては前記ポリシリコンゲート電極パターン13GBに隣接してp型のソースエクステンション領域11aを、また前記ポリシリコンゲート電極パターン13GBに対して前記ソースエクステンション領域11aとは反対の側にp型のドレインエクステンション領域11bを、前記素子領域11Cにおいては前記ポリシリコンゲート電極パターン13GCの両側にn型のソースエクステンション領域11fおよびドレインエクステンション領域11gを、前記素子領域11Dにおいては前記ポリシリコン電極パターン13GDの両側にp型のソースエクステンション領域11hおよびドレインエクステンション領域11iを、それぞれ形成する。なお前記図15Eの工程において、前記素子領域11Aにイオン注入している間は、前記素子領域11Bのうち、コンタクト領域11tapが形成される部分を除く全面、および前記素子領域11Aのうちコンタクト領域11tapが形成される部分が、前記レジストパターンR4Aにより保護されていることに注意すべきである。また前記図15Eの工程において、前記素子領域11Bにイオン注入している間は、前記素子領域11Aのうちコンタクト領域11tapが形成される部分を除く全面、および前記素子領域11Bのうちコンタクト領域11tapが形成される部分が、前記レジストパターンR4Bにより保護されていることに注意すべきである。その結果、前記素子領域11Aではn型の前記ソースエクステンション領域11aに隣接してp型のコンタクト領域11eが前記コンタクト領域11tapのために形成され、また前記素子領域11Bではp型の前記ソースエクステンション領域11aに隣接してn型のコンタクト領域11eが前記コンタクト領域11tapのために形成される。次に図15Fの工程において前記素子領域11A~11Dのそれぞれにおいてポリシリコンゲート電極パターン13GA~13GDのソース側およびドレイン側の側壁面に側壁絶縁膜13SW1および13SW2がそれぞれ形成され、さらに図15Gの工程において前記素子領域11Aおよび素子領域11Cに、前記ポリシリコンゲート電極パターン13GAおよび13GC、および素子領域11Bおよび11Dを覆うレジストパターンR5Aをマスクに、リンイオンPあるいはヒ素イオンAsをイオン注入し、また前記素子領域11Bおよび素子領域11Dには前記ポリシリコンゲート電極パターン13GBおよび13GD、および前記素子領域11Aおよび11Cを覆うレジストパターンR5BをマスクにボロンイオンBをイオン注入し、前記素子領域11Aにおいては前記ポリシリコンゲート電極パターン13GAに隣接してn型のソース領域11cを、前記ポリシリコンゲート電極パターン13GAに対して前記ソース領域11cとは反対の側にn型のドレインエクステンション領域11dを、前記素子領域11Bにおいては前記ポリシリコンゲート電極パターン13GBに隣接してp型のソース領域11cを、また前記ポリシリコンゲート電極パターン13GBに対して前記ソース領域11cとは反対の側にp型のドレイン領域11dを、前記素子領域11Cにおいては前記ポリシリコンゲート電極パターン13GCの両側で側壁絶縁膜13SW1,13SW2の外側にn型のソース領域11jおよびドレイン領域11kを、前記素子領域11Dにおいては前記ポリシリコン電極パターン13GDの両側で側壁絶縁膜13SW1,13SW2の外側にp型のソース領域11lおよびドレイン領域11mを、それぞれ形成する。なお前記図15Gの工程において、前記素子領域11Aにイオン注入している間は、前記素子領域11Bのうち、コンタクト領域11tapが形成される部分を除く全面、および前記素子領域11Aのうちコンタクト領域11tapが形成される部分が、前記レジストパターンR5Aにより保護されていることに注意すべきである。また前記図15Gの工程において、前記素子領域11Bにイオン注入している間は、前記素子領域11Aのうちコンタクト領域11tapが形成される部分を除く全面、および前記素子領域11Bのうちコンタクト領域11tapが形成される部分が、前記レジストパターンR5Bにより保護されていることに注意すべきである。その結果、前記素子領域11Aではn型の前記ソース領域11cに隣接してp型のコンタクト領域11tapが前記p型のコンタクト領域11eに重畳して形成され、また前記素子領域11Bではp型の前記ソース領域11dに隣接してn型のコンタクト領域11tapが、前記n型のコンタクト領域11eに重畳して形成される。さらに図15Hの工程では前記図15Gの構造に対してサリサイド法によるシリサイド形成が行われ、その結果、前記素子領域11Aにおいてはn型ソース領域11c上にソースシリサイド層11Ssが、n型ドレイン領域11d上にドレインシリサイド層11Dsが、またn型ポリシリコンゲート電極パターン13GA上にシリサイド層13Gsが、それぞれ形成される。また同時に前記素子領域11Bにおいてはp型ソース領域11c上にソースシリサイド層11Ssが、p型ドレイン領域11d上にドレインシリサイド層11Dsが、またp型ポリシリコンゲート電極パターン13GB上にシリサイド層13Gsが、それぞれ形成される。同様に前記素子領域11Cにおいてはn型ソース領域11j上にソースシリサイド層11jsが、n型ドレイン領域11k上にドレインシリサイド層11ksが、またn型ポリシリコンゲート電極パターン13GC上にシリサイド層13GCsが、それぞれ形成される。さらに前記素子領域11Dにおいてはp型ソース領域11l上にソースシリサイド層11lsが、p型ドレイン領域11m上にドレインシリサイド層11msが、またp型ポリシリコンゲート電極パターン13GD上にシリサイド層13GDsが、それぞれ形成される。図15Hの例では、素子領域11Aおよび11Bのいずれにおいても、前記ソースシリサイド層11Ssがコンタクト領域11tapのシリサイド層を兼用している。さらに図15Iの工程では前記図15Hの構造上に層間絶縁膜14が前記素子領域11A~11Dを覆って形成され、前記層間絶縁膜中14中には前記素子領域11Aのn型ソース領域11cおよびp型コンタクト領域11tapに前記ソースシリサイド層11Ssを介して電気的にコンタクトしてビアプラグ14Aが形成され、また前記素子領域11Aのn型ドレイン領域11dに前記ドレインシリサイド層11Dsを介して電気的にコンタクトしてビアプラグ14Bが形成されている。さらに前記層間絶縁膜14中には前記素子領域11Bのp型ソース領域11cおよびn型コンタクト領域11tapに前記ソースシリサイド層11Ssを介して電気的にコンタクトしてビアプラグ14Cが形成されており、また前記素子領域11Bのp型ドレイン領域11dにドレインシリサイド層11Dsに電気的にコンタクトしてビアプラグ14Dが、それぞれ形成される。さらに図15Hの工程では、前記層間絶縁膜14中にビアプラグ14Eが、前記素子領域11C中の前記n型ソース領域11jにシリサイド層11jsを介して電気的にコンタクトして、ビアプラグ14Fが、前記素子領域11C中の前記n型ドレイン領域11kにシリサイド層11ksを介して電気的にコンタクトして、ビアプラグ14Gが、前記素子領域11D中の前記p型ソース領域11lにシリサイド層11lsを介して電気的にコンタクトして、ビアプラグ14Hが、前記素子領域11D中の前記p型ドレイン領域11mにシリサイド層11msを介して電気的にコンタクトして、それぞれ形成される。本実施形態によれば、前記素子領域11Aにおけるオフセット領域11offの表面部分へのリンの追加イオン注入が素子領域11Dにおけるチャネルドープと兼用され、また前記素子領域11Bにおけるオフセット領域11offの表面部分へのボロンの追加イオン注入が素子領域11Cにおけるチャネルドープと兼用されるため、工程の増加は生じない。[第4の実施形態]なお本実施形態において、前記図15Bの工程における前記素子領域11AへのレジストパターンR31の形成を、先の図11Aの実施形態と同様に省略することも可能である。図16A~図16Cは、このような前記図15Bの工程における素子領域11AへのレジストパターンR31の形成を省略した第4の実施形態による半導体集積回路装置の製造工程の一部を示す工程断面図である。本実施形態では図15Aに対応する図16Aの工程においてシリコン基板11上に素子分離領域11Iにより素子領域11A,11B,11Cおよび11Dを、それぞれnチャネル高電圧MOSトランジスタ40N、pチャネル高電圧MOSトランジスタ40P、より低電圧で動作する通常のnチャネルMOSトランジスタ40NMおよびpチャネルMOSトランジスタ40PMに対応して形成し、それぞれの素子領域11A~11Dにn型ウェル11NWを形成する。次に図16Bの工程において前記素子領域11Bおよび11CをレジストパターンR41により覆った状態で前記素子領域11Aおよび素子領域11Dにリンイオンを例えば15keVの加速電圧下、1×1012cm2のドーズ量で追加イオン注入し、前記素子領域11Aにおいては前記n型ウェル11NWの表面部分にn型領域11Nを、また前記素子領域11Dにおいてはn型ウェル11NWの表面部分にn型領域11VtNを形成する。ここで前記n型領域11VtNは素子領域11Dに形成されるpチャネルMOSトランジスタ40PMのチャネルドープ領域となる。さらに図16Cの工程において前記素子領域11Aおよび11BのレジストパターンR42をマスクに前記シリコン基板11中にボロンを400keVの加速電圧下、1×1013cm2のドーズ量、次いで150keVの加速電圧下、5×1012cm2のドーズ量で、さらに15keVの加速電圧下、1.2×1013cm2のドーズ量でイオン注入し、前記素子領域11Aにおいてはn型ウェル11NW中にp型ウェル11PWを、また前記p型ウェル11PWの表面部分にp型領域11PAを形成する。ここで前記p型領域11PAは前記素子領域11Aに形成されるnチャネル高電圧MOSトランジスタのチャネルドープ領域となる。前記p型ウェル11PWの形成に伴い前記素子領域11Aにおいては前記p型ウェル11PWに隣接して前記n型領域11Nにより前記nチャネル高電圧MOSトランジスタ40Nのオフセット領域11offが、前記素子領域11Bにおいては前記p型ウェル11PW中に、前記n型ウェル11NWに隣接して、pチャネル高電圧MOSトランジスタ40Pのオフセット領域11offが形成される。また前記素子領域11Cにおいてもn型ウェル11NW中にp型ウェル11PWが形成される。また図16Cの工程では同時に前記素子領域11Bにおいて前記pチャネル高電圧MOSトランジスタ40Pのオフセット領域11offの表面部分およびドレイン領域に対応する部分にp型領域11Pが形成され、また素子領域11Cにおいて前記n型ウェル11NW中にp型ウェル11PWが形成される。さらに素子領域11Cではこのようにして形成されたp型ウェル11PWの表面部分に、p型領域11VtPが形成される。ここで前記p型領域11VtPは前記nチャネルMOSトランジスタ40NMのチャネルドープ領域となる。さらに本実施形態では前記図16Cの工程に引き続き、先に説明した図15E~図15Iまでの工程が実行され、前記素子領域11A~11Dにそれぞれ対応して、図17に示す構造のnチャネル高電圧MOSトランジスタ40N,pチャネル高電圧MOSトランジスタ40P,nチャネルMOSトランジスタ40NMおよびpチャネルMOSトランジスタ40PMが得られる。図17においてpチャネル高電圧MOSトランジスタ40P,nチャネルMOSトランジスタ40NMおよびpチャネルMOSトランジスタ40PMは、先のpチャネル高電圧MOSトランジスタ30P,nチャネルMOSトランジスタ30NMおよびpチャネルMOSトランジスタ30PMと同じであるが、nチャネル高電圧MOSトランジスタ40Nにおいては、チャネル領域にp型領域11PAがチャネルドープ領域として形成されている点で、nチャネル高電圧MOSトランジスタ30Nと相違している。本実施形態においても、図16Bの工程において素子領域11AにレジストパターンR41を形成する必要がなく、レジストパターンのずれによるトランジスタ特性の変動の問題を回避することができ、また半導体装置の製造工程を簡素化することができる。[第5の実施形態]以上の各実施形態では、高電圧nチャネルMOSトランジスタおよび高電圧pチャネルMOSトランジスタにおいてp型ウェル11PWがn型ウェル11NWに含まれる構成を例に説明していたが、本実施形態ではオフセット領域11offがドープされて導電性が増加しているため、図18に示すようにシリコン基板11表面においてn型ウェル11NWとp型ウェル11PWとが離間しているような場合でも、高電圧nチャネルMOSトランジスタ50Nおよび高電圧pチャネルMOSトランジスタ50Pを構成することが可能である。ただし図18中、先に説明した部分には同一の参照符号を付し、説明を省略する。図18を参照するに、素子領域11Aではn型ウェル11NWとp型ウェル11PWの間にp-型あるいはn-型のシリコン基板11が介在しているが、n型にドープされたオフセット領域11offがp型ウェル11PWから埋込絶縁膜11Oxまで延在しているため、p型ウェル11PW中のチャネル領域11CHを通過した電子は低抵抗のオフセット領域11offを通過し、埋込絶縁膜11Oxの下を通って先に図2で説明したのと同様な経路をたどってn型のドレイン領域11dに到達する。その結果、nチャネル高電圧MOSトランジスタ50Nのオン抵抗Ronは、他の実施形態と同様に低減される。また素子領域11Bに形成されるpチャネル高電圧MOSトランジスタ50Pにおいても、p型にドープされたオフセット領域11offがn型ウェル11NWから埋込絶縁膜11Oxまで延在しているため、n型ウェル11NW中のチャネル領域11CHを通過した正孔は低抵抗のオフセット領域11offを通過し、埋込絶縁膜11Oxの下を通って先に図2で説明したのと同様な経路をたどってp型のドレイン領域11dに到達する。その結果、pチャネル高電圧MOSトランジスタ50Pのオン抵抗Ronも、他の実施形態と同様に低減される。図19A~図19Eは、図18の半導体集積回路装置の製造工程の一部を示す工程断面図である。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。素子領域11Aには前記nチャネル高電圧MOSトランジスタ50Nが、素子領域11Bには前記pチャネル高電圧MOSトランジスタ50Pが、素子領域11Cには前記MOSトランジスタ30Nと同様な通常のnチャネルMOSトランジスタ50NMが、さらに素子領域11Dには前記MOSトランジスタ30Pと同様な通常のpチャネルMOSトランジスタ50PMが、それぞれ形成される。図19Aを参照するに本実施形態では先に素子領域11A~11Dにリンが最初2MeVの加速電圧下、2×1012cm2のドーズ量で、次いで500keVの加速電圧下、2×1012cm2のドーズ量でイオン注入され、前記n型ウェル11NWがそれぞれの素子領域に形成される。次に図19Bの工程において前記素子領域11Aおよび11B、さらに素子領域11Cにボロンを400keVの加速電圧下、1×1013cm2のドーズ量で、次いで150keVの加速電圧下、5×1012cm2のドーズ量で、さらに15keVの加速電圧下、1×1013cm2のドーズ量でイオン注入し、前記素子領域11Aおよび11Bにおいては先に形成されているn型ウェル11NWの外側に、また素子領域11Cにおいてはn型ウェル11NWに含まれるように、p型ウェル11PWを形成する。さらに図19Cの工程において前記素子領域11Bおよび素子領域11CをレジストパターンR52で保護し、さらに前記レジストパターンR52をマスクに素子領域11Aおよび11Dにリンを15keVの加速電圧下、1×1012cm2のドーズ量でイオン注入し、素子領域11Aにおいては前記オフセット領域11offの表面部分およびドレイン領域となる領域にn型領域11Nを、また素子領域11Dにおいてn型ウェル11Dの表面部分にn型のしきい値注入領域11VtNをそれぞれ形成する。さらに図19Dの工程において前記素子領域11Aおよび素子領域11DをレジストパターンR53で保護し、さらに前記レジストパターンR53をマスクに素子領域11Aおよび11Dにリンを15keVの加速電圧下、1×1012cm2のドーズ量でイオン注入し、素子領域11Bにおいては前記オフセット領域11offの表面部分およびドレイン領域となる領域にp型領域11Pを、また素子領域11Cにおいてp型ウェル11Cの表面部分にp型のしきい値注入領域11VtNをそれぞれ形成する。さらに図19Eの工程において前記素子領域11A~11D上にポリシリコンゲート電極パターン13GA~13GDおよびゲート絶縁膜パターン12GA~12GDを形成し、さらに図15E~図15Iで説明したのと同様の工程を行うことにより、図18の構造が得られる。以上の各実施形態において、n型とp型を入れ替えることも可能である。以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形変更が可能である。付記1第1導電型の第1のウェルと前記第1導電型とは逆の第2導電型の第2のウェルとが形成された半導体基板と、前記第2のウェル中に形成され、前記第2の導電型を有し、第1の端から第2の端まで延在し、前記第2の端が前記第2のウェルのうち、前記第1のウェルに対面する端面に一致するチャネル領域と、前記第2のウェル中、前記チャネル領域の前記第1の端に接して形成され前記第1導電型を有するソースエクステンション領域と、前記第1のウェル中に、前記第2のウェルから離間して、下端の深さが前記第1のウェルの下端よりも浅くなるように形成された埋込絶縁膜領域と、前記半導体基板中、前記第2のウェルと前記埋込絶縁膜領域の間に形成されたオフセット領域と、前記第1のウェル中、前記埋込絶縁膜に対して前記オフセット領域とは反対の側に形成された、前記第1導電型を有するドレインエクステンション領域と、前記半導体基板上に、前記チャネル領域を覆い、さらに前記オフセット領域および前記埋込絶縁膜領域を覆って形成されたゲート電極構造と、を備え、前記ゲート電極構造は、前記半導体基板上に、前記チャネル領域を覆い、さらに前記オフセット領域および前記埋込絶縁膜領域を覆って形成されたゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極とを含み、前記オフセット領域の少なくとも一部には、前記半導体基板表面に沿って、前記第1導電型の不純物元素を前記第1のウェルよりも高濃度に含む領域が形成されていることを特徴とするMOSトランジスタ。付記2前記第1導電型の不純物元素を前記第1のウェルよりも高濃度に含む領域は、前記埋込絶縁膜領域の下端よりも浅く形成されていることを特徴とする付記1記載のMOSトランジスタ。付記3前記第1のウェルと前記第2のウェルとは前記半導体基板中において接していることを特徴とする付記1または2記載のMOSトランジスタ。付記4前記第2のウェルは前記第1のウェル中に形成されていることを特徴とする付記1~3のうちいずれか一項記載のMOSトランジスタ。付記5前記第1のウェルは前記第2のウェル中に形成されていることを特徴とする付記1~3のうちいずれか一項記載のMOSトランジスタ。付記6前記第2のウェルは前記第1のウェルの外に、前記第1のウェルから離間して形成されていることを特徴とする付記1または2記載のMOSトランジスタ。付記7前記第1導電型の不純物元素を前記第1のウェルよりも高濃度に含む領域は、前記オフセット領域中において、前記埋込絶縁膜領域に接する第1の端部から前記第2のウェルに接する第2の端部まで延在することを特徴とする付記1~6のうち、いずれか一項記載のMOSトランジスタ。付記8前記第1導電型の不純物元素を前記第1のウェルよりも高濃度に含む領域は、前記オフセット領域中、前記埋込絶縁膜領域に接する第1の端部から前記第2のウェルに向かって延在し、その際前記第1の端部に対向する第2の端部は、前記第2のウェルから離間していることを特徴とする付記1~6のうち、いずれか一項記載のMOSトランジスタ。付記9前記第1の導電型の不純物元素を前記第1のウェルよりも高濃度に含む領域では、前記第1導電型の不純物元素の濃度が、前記埋込絶縁膜の下端から前記半導体基板の表面まで略一定であることを特徴とする付記1~8のうち、いずれか一項記載のMOSトランジスタ。付記10前記半導体基板上にはSTI構造の素子分離領域が形成されており、前記埋込絶縁膜の下端の深さは前記素子分離領域の下端の深さと同じであることを特徴とする付記1~9のうち、いずれか一項記載のMOSトランジスタ。付記11半導体基板上にSTI構造の素子分離領域により第1の素子領域と第2の素子領域とを、前記第1の素子領域には、前記素子分離領域の一部を構成する埋込絶縁膜が含まれるように形成する工程と、前記半導体基板中、前記第1および第2の素子領域に第1導電型の不純物元素をイオン注入し、前記第1および第2の素子領域に前記第1導電型の第1のウェルを、前記第1の素子領域においては前記第1のウェルが少なくとも前記埋込絶縁膜を含むように、また前記第1のウェルの下端の深さが前記埋込絶縁膜下端の深さよりも深くなるように形成する工程と、前記半導体基板中、前記第1の素子領域に、前記第1導電型とは逆の第2導電型の不純物元素を、前記埋込絶縁膜から離間してイオン注入し、前記第1の素子領域中に前記第2導電型の第2のウェルを、前記第2のウェルの下端の深さが前記埋込絶縁膜下端の深さよりも深くなるように形成する工程と、前記半導体基板中、前記第1の素子領域および第2の素子領域に、前記第1の素子領域においては前記埋込絶縁膜下端よりも浅い部分において前記第1導電型の不純物元素を追加イオン注入し、前記半導体基板のうち前記第2のウェルと前記埋込絶縁膜との間のオフセット領域の少なくとも一部に、前記埋込絶縁膜下端よりも浅く、前記第1導電型の不純物元素を前記第1のウェルよりも高濃度で含む高濃度領域を、また同時に前記第2の素子領域において前記第1導電型の不純物元素を前記第1のウェルよりも高濃度で含むチャネルドープ領域を形成する工程と、前記第1の素子領域においては前記半導体基板上、前記第1のウェルから前記オフセット領域を超えて前記埋込絶縁膜の一部までを覆う第1のゲート電極を、その下の第1のゲート絶縁膜を介して、また前記第2の素子領域においては前記第1のウェル上に第2のゲート電極を、その下の第2のゲート絶縁膜を介して形成する工程と、を含むことを特徴とする半導体集積回路装置の製造方法。付記12半導体基板上にSTI構造の素子分離領域により第1の素子領域と第2の素子領域とを、前記第1の素子領域には、前記素子分離領域の一部を構成する埋込絶縁膜が含まれるように形成する工程と、前記半導体基板中、前記第1および第2の素子領域に第1導電型の不純物元素をイオン注入し、前記第1および第2の素子領域に前記第1導電型の第1のウェルを、前記第1の素子領域においては前記第1のウェルが少なくとも前記第1の埋込絶縁膜を含むように、また前記第1のウェルの下端の深さが前記第1の埋込絶縁膜の下端の深さよりも深くなるように形成する工程と、前記半導体基板中、前記第1の素子領域におよび第2の素子領域に、前記第1導電型とは逆の第2導電型の不純物元素を、前記第1の素子領域においては前記埋込絶縁膜を含むようにイオン注入し、前記第1および第2の素子領域中に前記第2導電型の第2のウェルを、前記第2のウェルの下端の深さが前記埋込絶縁膜下端の深さよりも深くなるように形成する工程と、前記半導体基板中、前記第1の素子領域および第2の素子領域に、前記第1の素子領域においては前記埋込絶縁膜下端よりも浅い部分において前記第1導電型の不純物元素を追加イオン注入し、前記半導体基板のうち前記第1のウェルと第2のウェルの境から前記埋込絶縁膜までの間のオフセット領域の少なくとも一部に、前記埋込絶縁膜下端よりも浅く、前記第1導電型の不純物元素を前記第1のウェルよりも高濃度で含む高濃度領域を、また同時に前記第2の素子領域において前記第1導電型の不純物元素を前記第1のウェルよりも高濃度で含むチャネルドープ領域を形成する工程と、前記第1の素子領域においては前記半導体基板上、前記第1のウェルから前記オフセット領域を超えて前記埋込絶縁膜の一部までを覆う第1のゲート電極を、その下の第1のゲート絶縁膜を介して、また前記第2の素子領域においては前記第1のウェル上に第2のゲート電極を、その下の第2のゲート絶縁膜を介して形成する工程と、を含むことを特徴とする半導体集積回路装置の製造方法。付記13前記高濃度領域を形成する工程は、前記第1の素子領域のうち、前記第1のオフセット領域の少なくとも一部を露出する第1のレジストパターンをマスクに前記追加イオン注入を行うことにより実行されることを特徴とする付記11または12記載の半導体集積回路装置の製造方法。付記14前記第2のウェルを形成する工程は、前記第1の素子領域のうち少なくとも前記第1のオフセット領域および前記第2の素子領域を第2のレジストパターンにより保護した状態で実行されることを特徴とする付記11記載の半導体集積回路装置の製造方法。付記15前記第2のウェルを形成する工程は、前記第1の素子領域のうち少なくとも前記第1のオフセット領域を第2のレジストパターンにより保護した状態で実行され、前記第2の素子領域にも前記第2のウェルが形成されることを特徴とする付記12記載の半導体集積回路装置の製造方法。付記16前記高濃度領域を形成する工程は、前記第1の素子領域および第2の素子領域の全面に前記第2導電型の不純物元素をイオン注入することにより実行され、前記第2のウェルを形成する工程は、前記第1の素子領域のうち少なくとも前記第1のオフセット領域および前記第2の素子領域を第2のレジストパターンにより保護した状態で実行され、その際前記第2のウェルを形成する工程では、前記第2導電型の不純物元素が、前記高濃度領域を形成する工程において前記第2のウェルの表面部分に前記第1の不純物元素により形成される第1導電型領域を打ち消して第2導電型領域を形成するのに十分な濃度で導入されることを特徴とする付記11または12記載の半導体集積回路装置の製造方法。"