其々に対応するデータを保持する複数のメモリセル、及び、前記複数のメモリセルのデータを第1の電圧に基づいて其々増幅する複数のセンスアンプ、を含む第1の領域と、前記第1の電圧を第2の電圧に基づいて生成する第1の電源生成回路を含み、前記第1の領域の一辺に沿って設けられた第2の領域と、を備える半導体装置であって、前記第2の電圧は、前記第1の領域上を、前記第1の領域の一辺に平行な第1の方向に延在する第1の電源配線を経由して前記第1の電源生成回路に供給されることを特徴とする半導体装置。前記第2の領域上には、前記第2の電圧を前記第1の電源生成回路に供給するための電源配線であって、前記第1の電源配線と平行な電源配線は延在していない請求項1に記載の半導体装置。前記第1及び第2の領域の間に配置されるカラムデコーダと、前記第1の領域の一辺に垂直な他の一辺に沿って配置されるロウデコーダと、を更に備える請求項1又は2に記載の半導体装置。前記第2の領域は、さらに、前記複数のセンスアンプの増幅に用いられる第3の電圧を第4の電圧に基づいて生成する第2の電源生成回路を含み、前記第4の電圧は、前記第1の領域上を、前記第1の方向に延在する第2の電源配線を経由して前記第2の電源生成回路に供給される請求項1乃至3のいずれか一項に記載の半導体装置。前記第1の電源生成回路は、少なくとも1以上の第1の電圧制御部と、前記第1の電圧制御部により活性状態及び非活性状態が定まる複数の第1の電圧出力部と、を含み、前記第2の電源生成回路は、少なくとも1以上の第2の電圧制御部と、前記第2の電圧制御部により活性状態及び非活性状態が定まる複数の第2の電圧出力部と、を含む請求項4に記載の半導体装置。前記第1の電源生成回路は、前記第1の電圧制御部を複数含み、前記第2の電源生成回路は、前記第2の電圧制御部を複数含む請求項4又は5に記載の半導体装置。前記第1の電源配線は、前記カラムデコーダが形成される領域上を前記第1の方向に延在する請求項3乃至6のいずれか一項に記載の半導体装置。前記第1の領域は、前記複数のメモリセルが其々に割り当てられる複数のメモリセル領域と、前記複数のセンスアンプ其々に割り当てられる複数のセンスアンプ領域と、複数のサブワードドライバが其々に割り当てられる複数のサブワードドライバ領域とを含み、前記複数のセンスアンプの其々に対応するセンスアンプ電源回路は、前記複数のセンスアンプ領域及び前記複数のサブワードドライバ領域に其々囲まれる複数の交差領域に其々設けられ、前記第1及び第3の電圧は、前記交差領域から前記第1の方向と直交する第2の方向に延在する第2及び第3の電源配線を経由して前記センスアンプ電源回路に供給される請求項4乃至7のいずれか一項に記載の半導体装置。前記第1の領域は、前記複数のメモリセルが其々に割り当てられる複数のメモリセル領域と、前記複数のセンスアンプ其々に割り当てられる複数のセンスアンプ領域と、複数のサブワードドライバが其々に割り当てられる複数のサブワードドライバ領域とを含み、前記複数のセンスアンプの其々に対応するセンスアンプ電源回路は、前記複数のセンスアンプ領域及び前記複数のサブワードドライバ領域に其々囲まれる複数の交差領域に其々設けられ、前記第1の電圧は、前記交差領域から前記第1の方向と直交する第2の方向に延在する第2の電源配線を経由して前記センスアンプ電源回路に供給されると共に、前記第3の電圧は、前記第2の方向に延在する第3の電源配線を経由して前記センスアンプ電源回路に供給され、前記第2の電源配線は、前記第2の方向の第1のセンスアンプ列に対して延在し、前記第3の電源配線は、前記第1のセンスアンプ列と隣接する第2のセンスアンプ列に対して延在する請求項4乃至7のいずれか一項に記載の半導体装置。前記第1の領域は、前記複数のメモリセルが其々に割り当てられる複数のメモリセル領域と、前記複数のセンスアンプ其々に割り当てられる複数のセンスアンプ領域と、複数のサブワードドライバが其々に割り当てられる複数のサブワードドライバ領域とを含み、前記複数のセンスアンプの其々に対応するセンスアンプ電源回路は、前記複数のセンスアンプ領域及び前記複数のサブワードドライバ領域に其々囲まれる複数の交差領域に其々設けられ、前記第1及び第3の電圧は、前記交差領域から前記第1の方向と直交する第2の方向に延在する第2及び第3の電源配線を経由して前記センスアンプ電源回路に供給され、前記第2及び第3の電源配線は、前記第2の方向のセンスアンプ列であって、少なくても1列以上の前記センスアンプ列に対して延在する請求項4乃至7のいずれか一項に記載の半導体装置。前記第1の領域は、前記複数のメモリセルが其々に割り当てられる複数のメモリセル領域と、前記複数のセンスアンプ其々に割り当てられる複数のセンスアンプ領域と、複数のサブワードドライバが其々に割り当てられる複数のサブワードドライバ領域とを含み、前記複数のセンスアンプの其々に対応するセンスアンプ電源回路は、前記複数のセンスアンプ領域及び前記複数のサブワードドライバ領域に其々囲まれる複数の交差領域に其々設けられ、前記複数の第1及び第2の電圧出力部は、前記第2の領域に代えて、前記複数の交差領域に配置される請求項5乃至7のいずれか一項に記載の半導体装置。其々に対応するデータを保持する複数のメモリセルと、前記複数のメモリセルのデータをアレイ電圧及びオーバードライブ電圧に基づいて其々増幅する複数のセンスアンプと、複数のサブワードドライバと、前記複数のセンスアンプ其々に割り当てられる複数のセンスアンプ領域と前記複数のサブワードドライバ其々に割り当てられる複数のサブワードドライバ領域に其々囲まれる複数の交差領域に設けられ、前記複数のセンスアンプに電源を供給する複数のセンスアンプ電源回路と、を含むメモリセルアレイ領域と、前記アレイ電圧を第1の周辺電圧に基づいて生成するアレイ電圧生成回路と、前記オーバードライブ電圧を第2の周辺電圧に基づいて生成するオーバードライブ電圧生成回路と、を含み、前記メモリセルアレイ領域の一辺に沿って設けられたアンプ領域と、を備える半導体装置であって、前記第1の周辺電圧は、前記メモリセルアレイ上を、前記メモリセルアレイ領域の一辺に平行な第1の方向に延在する第1の電源配線を経由して前記アレイ電圧生成回路に供給されると共に、前記第2の周辺電圧は、前記メモリセルアレイ上を、前記第1の方向に延在する第2の電源配線を経由して前記オーバードライブ電圧生成回路に供給され、さらに、前記アレイ電圧生成回路は、少なくとも1以上のアレイ電圧制御部と、前記アレイ電圧制御部により活性状態及び非活性状態が定まる複数のアレイ電圧出力部と、を含み、前記オーバードライブ電圧生成回路は、少なくとも1以上のオーバードライブ電圧制御部と、前記オーバードライブ電圧制御部により活性状態及び非活性状態が定まる複数のオーバードライブ電圧出力部と、を含み、前記アレイ電圧及びオーバードライブ電圧は、前記交差領域から前記第1の方向と直交する第2の方向に延在するアレイ電源配線及びオーバードライブ電源配線を経由して前記センスアンプ電源回路に供給されることを特徴とする半導体装置。なお、上記先行技術文献の各開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明の観点からなされたものである。半導体装置には、複数のメモリセルが存在し、各メモリセルに対応して、センスアンプも複数存在する。センスアンプとセンスアンプ用の電源回路はアレイ領域と呼ばれる領域に配置される。さらに、センスアンプ電源回路に供給する電圧を生成する回路は、アンプ領域と呼ばれる領域に配置される。このアンプ領域に配置された電圧生成回路に供給する電圧を生成する回路は、半導体装置の外周に配置されることが多い。図3は、これらの電源生成回路についての関係の一例を示す図である。図3に示すように、半導体装置の内部アレイ領域に点在するセンスアンプに電源を供給するための配線は、半導体装置の外周からアンプ領域を経由し、センスアンプ電源回路まで延在している。このように、アンプ領域には、半導体装置の外周からの配線と、各センスアンプ電源回路に向かう配線と、が存在することになる。なお、半導体装置のレイアウト及びアンプ領域についての詳細は後述する。上述のような理由から、アンプ領域は、回路素子のサイズよりも各種の配線のための領域の方が広い状態となっている。アンプ領域の面積が増加してしまうと、半導体装置のチップサイズが増加してしまう。特に、アンプ領域が複数段積まれると、1つのアンプ領域の面積は、その段数に比例してチップサイズに影響を及ぼすことになる。以上のとおり、センスアンプを含んだ半導体装置には解決すべき問題点が存在する。そのため、チップサイズの削減を実現する半導体装置が、望まれる。本発明の第1の視点によれば、其々に対応するデータを保持する複数のメモリセル、及び、前記複数のメモリセルのデータを第1の電圧に基づいて其々増幅する複数のセンスアンプ、を含む第1の領域と、前記第1の電圧を第2の電圧に基づいて生成する第1の電源生成回路を含み、前記第1の領域の一辺に沿って設けられた第2の領域と、を備える半導体装置であって、前記第2の電圧は、前記第1の領域上を、前記第1の領域の一辺に平行な第1の方向に延在する第1の電源配線を経由して前記第1の電源生成回路に供給される半導体装置が提供される。本発明の第2の視点によれば、其々に対応するデータを保持する複数のメモリセルと、前記複数のメモリセルのデータをアレイ電圧及びオーバードライブ電圧に基づいて其々増幅する複数のセンスアンプと、複数のサブワードドライバと、前記複数のセンスアンプ其々に割り当てられる複数のセンスアンプ領域と前記複数のサブワードドライバ其々に割り当てられる複数のサブワードドライバ領域に其々囲まれる複数の交差領域に設けられ、前記複数のセンスアンプに電源を供給する複数のセンスアンプ電源回路と、を含むメモリセルアレイ領域と、前記アレイ電圧を第1の周辺電圧に基づいて生成するアレイ電圧生成回路と、前記オーバードライブ電圧を第2の周辺電圧に基づいて生成するオーバードライブ電圧生成回路と、を含み、前記メモリセルアレイ領域の一辺に沿って設けられたアンプ領域と、を備える半導体装置であって、前記第1の周辺電圧は、前記メモリセルアレイ上を、前記メモリセルアレイ領域の一辺に平行な第1の方向に延在する第1の電源配線を経由して前記アレイ電圧生成回路に供給されると共に、前記第2の周辺電圧は、前記メモリセルアレイ上を、前記第1の方向に延在する第2の電源配線を経由して前記オーバードライブ電圧生成回路に供給され、さらに、前記アレイ電圧生成回路は、少なくとも1以上のアレイ電圧制御部と、前記アレイ電圧制御部により活性状態及び非活性状態が定まる複数のアレイ電圧出力部と、を含み、前記オーバードライブ電圧生成回路は、少なくとも1以上のオーバードライブ電圧制御部と、前記オーバードライブ電圧制御部により活性状態及び非活性状態が定まる複数のオーバードライブ電圧出力部と、を含み、前記アレイ電圧及びオーバードライブ電圧は、前記交差領域から前記第1の方向と直交する第2の方向に延在するアレイ電源配線及びオーバードライブ電源配線を経由して前記センスアンプ電源回路に供給される半導体装置が提供される。本発明の各視点によれば、チップサイズの削減を実現する半導体装置が、提供される。初めに、図1を用いて一実施形態の概要について説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、本発明を図示の態様に限定することを意図するものではない。上述のように、半導体装置のアンプ領域は、回路素子のサイズよりも各種の配線のための領域が広い状態となっており、半導体装置のチップサイズを削減する際の妨げになっている。そのため、アンプ領域を縮小し、チップサイズの削減を実現する半導体装置が、望まれる。そこで、一例として図1に示す半導体装置を提供する。図1に示す半導体装置は、其々に対応するデータを保持する複数のメモリセル、及び、複数のメモリセルのデータを第1の電圧に基づいて其々増幅する複数のセンスアンプ、を含む第1の領域と、第1の電圧を第2の電圧に基づいて発生する第1の電源生成回路を含み、第1の領域の一辺に沿って設けられた第2の領域と、を備えている。さらに、第2の電圧は、第1の領域上を、第1の領域の一辺に平行な第1の方向に延在する第1の電源配線を経由して第1の電源生成回路に供給される。図1に示すように、第1の電源生成回路に対して第2の電圧を供給する際に必要な第1の電源配線を、第2の領域例えば、アンプ領域ではなく、第1の領域例えば、メモリセルアレイ領域で延在させる。その結果、第2の領域における配線の占める割合が低下し、第2の領域アンプ領域を縮小化できる。従って、半導体装置のチップサイズの削減が実現できる。次に、半導体装置のレイアウト及びアンプ領域の詳細について説明する。初めに、半導体装置の概略について説明する。図4は、半導体装置1の全体構成の一例を示す図である。半導体装置1は、コマンド端子/RAS、/CAS、/WEと、リセット端子/RSTと、アドレス端子ADDと、電源端子VDD、VSSと、クロック端子CK、/CKと、データ端子DQ等の端子を備えている。図4に示す半導体装置1は、内部電源生成回路10と、クロック入力回路11と、DLL回路12と、タイミングジェネレータ13と、コマンド入力回路14と、コマンドデコード回路15と、モードレジスタ16と、リフレッシュ制御回路17と、アドレス入力回路18と、アドレスラッチ回路19と、FIFO回路20と、入出力バッファ21と、アレイ領域200から構成されている。内部電源生成回路10は、半導体装置1の内部において使用する電圧VODPP、VPERIA、VPERIを生成する。電圧VODPPは、オーバードライブ電圧VODを生成するために使用する電圧であり、電圧VPERIAは、アレイ電圧VARYを生成するための電圧である。電圧VOD、又は、電圧VARYが上述の第1の電圧に相当し、電圧VODPP、又は、電圧VPERIAが第2の電圧に相当する。なお、電圧VPERIAは、電圧VARYの生成に限らず、周辺回路の動作にも使用する電圧である。電圧VPERIは電圧VPERIAと同様に、周辺回路の動作に使用される電圧である。クロック入力回路11は、内部から入力される差動クロックCK、/CKを受け付け、単相クロックCLKINを出力する。DLL回路12は、単相クロックCLKINを遅延させることで、内部クロックLCLKを生成する。タイミングジェネレータ13は、半導体装置1の内部で使用する制御信号の同期を取るための信号を生成する。半導体装置1に対するコマンドは、コマンド端子を介して、コマンド入力回路14により受け付けられる。具体的には、ロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS及びライトイネーブル信号/WE等で構成するコマンドが入力される。これらの信号によって構成されるコマンドは、コマンドデコード回路15によってデコードされ、デコード結果は、モードレジスタ16、アレイ領域200に出力される。モードレジスタ16は、外部から発行されるモードレジスタセットMRSコマンドで定まる半導体装置1の動作モードを保持する。リフレッシュ制御回路17は、外部からリフレッシュコマンドを受け付けた場合に、メモリセルのリフレッシュ動作を制御する。外部から発行されたアドレス信号は、アドレス入力回路18により受け付けられ、アドレスラッチ回路19においてラッチされる。アドレス信号は、モードレジスタ16及びアレイ領域200内のカラムデコーダ及びロウデコーダに供給される。アレイ領域200については、半導体装置1のレイアウトと共に後述する。データの読み込み動作時には、選択されたメモリセルから読み出されたリードデータはFIFO回路20及び入出力バッファ21を介して、データ端子DQから出力される。データの書き込み動作時においては、データ端子DQに入力されたライトデータは入出力バッファ21及びFIFO回路20を介して、選択されたメモリセルに書き込まれる。次に、半導体装置1のレイアウトについて説明する。図5は、半導体装置1のレイアウトの一例を示す図である。半導体装置1には、アドレス端子ADD等が接続されるアドレス側周辺領域100、メモリセルアレイ、カラムデコーダ等から構成されるアレイ領域200、データ端子DQ等が接続されるデータ側周辺領域300、センター周辺領域400、の各領域がレイアウトされている。アドレス側周辺領域100には、アドレス端子ADD等と接続するためのパッド103が複数存在する。さらに、アドレス側周辺領域100には、VODPP電圧生成回路101と、VPERIA電圧生成回路102と、が複数存在する。VODPP電圧生成回路101及びVPERIA電圧生成回路102は、内部電源生成回路10の一部を構成する回路である。VODPP電圧生成回路101が生成する電圧VODPPは、上述の電圧VODを生成する回路に供給される。VPERIA電圧生成回路102が生成する電圧VPERIAは、電圧VARYを生成する回路に供給される。なお、上述のように、電圧VPERIAは周辺回路の動作にも使用される電圧である。従って、周辺回路が配置されるセンター周辺領域400の近辺にも、VPERIA電圧生成回路102を配置する必要がある。また、データ側周辺領域300にも、アドレス側周辺領域100と同様に、VODPP電圧生成回路101と、VPERIA電圧生成回路102と、パッド103と、が複数存在する。図6は、図5におけるアレイ領域200の一部点線で囲まれた部分を拡大した際の一例を示す図である。図6に示すように、アレイ領域200は、メモリセルアレイ領域201と、カラムデコーダ領域202と、ロウデコーダ領域203と、アンプ領域204を含んで構成されている。メモリセルアレイ領域201には、複数のメモリセルアレイMATと、メモリセルアレイMATに対応したセンスアンプSAと、メモリセルアレイMATに対応したサブワードドライバSWDと、が含まれている。アンプ領域204には、複数のリードライトアンプRWAMPと、VOD/VARY電圧生成回路210が含まれている。VOD/VARY電圧生成回路210は、アドレス側周辺領域100又はデータ側周辺領域300に配置されたVODPP電圧生成回路101及びVPERIA電圧生成回路102が出力する電圧VODPPと電圧VPERIAを受け付ける。VOD/VARY電圧生成回路210は、VOD制御信号VOD_EN1及びVOD_EN2の活性化に基づき、電圧VODを出力する。同様に、VARY制御信号VARY_EN1及びVARY_EN2の活性化に基づき、電圧VARYを出力する。電圧VODと電圧VARYは、センスアンプSA用の電源回路に供給される。センスアンプSA用の電源回路は、サブワードドライバSWDが配置される領域とセンスアンプSAが配置される領域が交差する領域以下、交差領域と呼ぶに配置される。図6では、交差領域は灰色の領域として示している。ここで、メモリセルアレイ領域201の各所に存在するセンスアンプSA用の電源回路に、電圧VODと電圧VARYを供給するために必要な配線を考える。上述のように、VOD/VARY電圧生成回路210は、VODPP電圧生成回路101とVPERIA電圧生成回路102と接続されている必要がある。そのため、両回路を接続する配線が必要になる。VOD/VARY電圧生成回路210とVODPP電圧生成回路101と、を接続する配線をL1とする。VOD/VARY電圧生成回路210とVPERIA電圧生成回路102と、を接続する配線をL2とする。図6では、配線L1及びL2が、VOD/VARY電圧生成回路210までアンプ領域204を延在している。なお、図6を含めて図面に配線名を記す際には、電圧又は信号の直後の括弧の中に配線名を記載することとする。次に、VOD/VARY電圧生成回路210と各センスアンプSA用の電源回路を接続する配線を考える。VOD/VARY電圧生成回路210が出力する電圧VODを各センスアンプSA用の電源回路に供給する配線を配線L7、VOD/VARY電圧生成回路210が出力する電圧VARYを各センスアンプSA用の電源回路に供給する配線を配線L8とする。配線L7及びL8は、アンプ領域204を水平方向に延在し、各交差領域の直下から垂直方向にメモリセルアレイ領域201を延在する。このようにして、各交差領域内にあるセンスアンプSA用の電源回路に電圧VOD及び電圧VARYを供給する。また、センスアンプSA用の電源回路に電圧を供給するためには、VOD制御信号VOD_EN1用の配線L3、VOD制御信号VOD_EN2用の配線L4、VARY制御信号VARY_EN1用の配線L5、VARY制御信号VARY_EN2用の配線L6といった各制御信号用の配線も必要になる。さらに、アンプ領域204には、上記以外の配線以外にも各リードライトアンプRWAMPと接続される読み出し、又は、書き込み用の信号等が配線される。このように、アンプ領域204の水平方向には、多数の配線が延在している。そのため、アンプ領域204は、回路素子のサイズよりも各種の配線のための領域が広い状態にある。アンプ領域204の面積が増加すると、半導体装置のチップサイズが増加してしまう。特に、図5に示すように、アンプ領域204が複数段図5では、3段積まれると、1つのアンプ領域204の大きさは、その段数に比例してチップサイズに影響を及ぼすことになる。[第1の実施形態]次に、本発明の第1の実施形態について、図面を用いてより詳細に説明する。本発明の第1の実施形態に係る半導体装置2の全体構成及びレイアウトは、半導体装置1の全体構成及びレイアウトと同一とする。そのため、半導体装置2について、図4及び図5に相当する説明は省略する。図7は、図5におけるアレイ領域200の一部点線で囲まれた部分を拡大した際の一例を示す図である。図7は、半導体装置1の図6に相当する図面である。図7において、図6と同一の構成要素には同一の符号を付し、説明を省略する。図7と図6の相違点は、メモリセルアレイ領域201における配線のレイアウト、及び、アンプ領域204の内部構成である。なお、図7のアンプ領域204にも複数のリードライトアンプRWAMPが含まれるが、図面作成上の都合から省略している図7以降の図面において同じ。図7のアンプ領域204には、VOD電圧制御部30と、VARY電圧制御部40と、複数のVOD電圧出力部31と、複数のVARY電圧出力部41が含まれている。図8は、VOD電圧制御部30の内部構成の一例を示す図である。VOD電圧制御部30は、レベルシフト部301とレベル比較部302から構成されている。VOD制御信号VOD_EN1及びVOD_EN2の電圧レベルは、電圧VPERIと同じレベルである。電圧VPERIのレベルは、電圧VODPPよりも低いレベルであるので、レベルシフト部301において、両信号を電圧VODPPレベルにレベルシフトする。同時に、レベルシフト部301では、VOD制御信号VOD_EN1及びVOD_EN2が活性化状態であれば、レベル比較部302にバイアス電圧を供給することで、レベル比較部302を動作活性化させる。レベル比較部302は、電圧VODのリファレンス電圧RVODのレベルと、実際の電圧VODのレベルを比較する。比較した結果、リファレンス電圧RVODのレベルが電圧VODのレベルよりも低ければRVOD<VOD、VOD出力制御信号VOD_CNTを活性化する。リファレンス電圧RVODのレベルが電圧VODのレベル以上であればRVOD≧VOD、VOD出力制御信号VOD_CNTを非活性化する。図9は、VOD電圧出力部31の回路構成の一例を示す図である。VOD電圧出力部31は、Pチャンネル型MOSトランジスタによって構成されている。Pチャンネル型MOSトランジスタのソース端子は、電圧VODPPに接続されており、ゲート端子によりVOD出力制御信号VOD_CNTを受け付ける。さらに、ドレイン電圧を電圧VODとして出力する。図10は、VARY電圧制御部40の内部構成の一例を示す図である。VARY電圧制御部40は、レベル比較部401から構成されている。レベル比較部401は、VARY制御信号VARY_EN1及びVARY_EN2によって活性化され、電圧VARYのリファレンス電圧RVARYのレベルと、実際の電圧VARYのレベルを比較する。比較した結果、リファレンス電圧RVARYのレベルが電圧VARYのレベルよりも低ければRVARY<VARY、VARY出力制御信号VARY_CNTを活性化する。リファレンス電圧RVARYのレベルが電圧VARYのレベル以上であればRVARY≧VARY、VARY出力制御信号VARY_CNTを非活性化する。ここで、VOD電圧制御部30とは異なり、VARY電圧制御部40においてレベルシフト部が不要なのは、電圧VPERIは電圧VARYより高い電圧のためである。なお、本実施形態における各電圧の高低は、VARY<VPERIA=VPERI<VOD<VODPPといった関係にある。図11は、VARY電圧出力部41の回路構成の一例を示す図である。VARY電圧出力部41は、VOD電圧出力部31と同様にPチャンネル型MOSトランジスタにより構成されている。VARY電圧出力部41は、VARY出力制御信号VARY_CNTを受け付け、電圧VARYを出力する。次に、図7を参照しつつ、メモリセルアレイ領域201及びアンプ領域204における配線のレイアウトについて説明する。初めに、メモリセルアレイ領域201のレイアウトについて説明する。メモリセルアレイ領域201では、水平方向から電圧VODPP及び電圧VPERIAの配線L1及びL2が、メモリセルアレイ領域201を横切るように延在している。さらに、配線L1及びL2は、アンプ領域204に向かって垂直方向に延在している。配線L1及びL2は、最終的に、各VOD電圧出力部31及びVARY電圧出力部41に接続される。また、VOD電圧出力部31からメモリセルアレイ領域201に向かって、電圧VODの配線L7が延在している。配線L7は、各交差領域内のセンスアンプSA用の電源回路と接続される。同様に、VARY電圧出力部41からメモリセルアレイ領域201に向かって、電圧VARYの配線L8が延在している。配線L8も、交差領域内のセンスアンプSAの電源回路と接続される。さらに、電圧VODPPの配線L1、電圧VPERIAの配線L2、電圧VODの配線L7、電圧VARYの配線L8、の各配線はマトリクス状に接続されている。各配線をマトリクス状に接続することで、各配線は並列化され、抵抗値が低下する。即ち、各配線をマトリクス状にすることで、メモリセルアレイ領域201内の電源配線を強化している。また、図7において、メモリセルアレイ領域201を水平方向に延在する配線L1及びL2として、2系統示しているが、これに限定する趣旨ではない。水平方向を延在する配線L1及びL2は、少なくても1系統存在すれば良い。但し、上述のように、メモリセルアレイ領域201を延在する配線L1及びL2の本数を増やし、マトリクス状に接続することで電源配線を強化できる。続いて、アンプ領域204の配線レイアウトについて説明する。図7のアンプ領域204では、図6と同様に、VOD制御信号VOD_EN1用の配線L3、VOD制御信号VOD_EN2用の配線L4、VARY制御信号VARY_EN1用の配線L5、VARY制御信号VARY_EN2用の配線L6が配線される。これらの配線L3~L6は、VOD電圧制御部30及びVARY電圧制御部40までアンプ領域204の水平方向を延在している。さらに、VOD出力制御信号VOD_CNT用の配線L9とVARY出力制御信号VARY_CNT用の配線L10が、其々アンプ領域204を水平方向に延在している。次に、図7を参照して、半導体装置1の動作について説明する。上述のように、VOD制御信号VOD_EN1及びVOD_EN2が活性化した際に、リファレンス電圧RVODがVOD電圧よりも低い場合には、VOD出力制御信号VOD_CNTがVOD電圧制御部30から出力される。すると、アンプ領域204に存在する各VOD電圧出力部31から電圧VODが出力される。電圧VODは、交差領域内にあるセンスアンプSA用の電源回路に供給され、センスアンプSAの動作を可能にする。電圧VARYも同様に、VARY制御信号VARY_EN1及びVARY_EN2が活性化することで、交差領域内にあるセンスアンプSA用の電源回路に電圧VARYが供給される。なお、図7では、VOD電圧制御部30及びVARY電圧制御部40は近接して配置されているものとして図示しているが、VOD電圧制御部30及びVARY電圧制御部40は分離して配置しても良い。以上のように、電圧VODを生成する回路をVOD電圧制御部30と複数のVOD電圧出力部31に分離し、さらに、各VOD電圧出力部31をアンプ領域204内で分散させて配置する。このVOD電圧出力部31に供給すべき電圧VODPPの配線L1は、アンプ領域204の水平方向には延在しておらず、メモリセルアレイ領域201の水平方向及び垂直方向で延在する。その結果、アンプ領域204の水平方向を延在する電圧VODPPの配線L1は不要になる。即ち、電圧VODPP及び電圧VPERIAは、アンプ領域204において局所的に使用される図6のVOD/VARY電圧生成回路210において使用のみであり、これらの電圧を供給するために必要な配線をアンプ領域204からメモリセルアレイ領域201に移動させている。同様に、電圧VARYを生成する回路をVARY電圧制御部40と複数のVARY電圧出力部41に分離し、各VARY電圧出力部41をアンプ領域204内で分散させることで、アンプ領域204の水平方向を延在する電圧VPERIAの配線L2は不要になる。図12は、図6に示すアンプ領域204の水平方向の配線を模式化した際の一例を示す図である。図13は、本実施形態に係る半導体装置2のアンプ領域204の水平方向の配線を模式化した際の一例を示す図である。図12及び図13を比較すると、半導体装置2のアンプ領域204において、電圧VODPP、電圧VPERIA、電圧VOD及び電圧VARY、に関する配線L1、L2、L7、L8が不要になることが分かる。但し、半導体装置2のアンプ領域204の水平方向には、VOD出力制御信号VOD_CNT用の配線L9とVARY出力制御信号VARY_CNT用の配線L10が追加されている。ここで、半導体装置には、信号伝達用の信号配線と電源電圧を供給するための電源配線が存在する。信号配線と電源配線の幅を比較すると、電源配線の方が圧倒的に広い。電源配線の方が広い理由は、電源配線の抵抗を低くするためである。電源配線が低抵抗であるならば、ノイズに対する耐性の向上、電圧降下による回路誤動作防止、配置する場所に依存する回路特性のばらつきの抑制、等の効果が期待できるためである。より具体的には、電源配線は、信号配線よりも数倍~数十倍広いことが多い。従って、制御信号用の配線信号配線が2本増えたとしても、電源配線が4本減少すれば、アンプ領域において配線が占める割合を大幅に減少させることができる。その結果、アンプ領域の面積が減少し、半導体装置のチップサイズを削減することができる。[第2の実施形態]続いて、第2の実施形態について図面を参照して詳細に説明する。本発明の第2の実施形態に係る半導体装置3の全体構成及びレイアウトは、半導体装置1の全体構成及びレイアウトと同一とする。そのため、半導体装置3について、図4及び図5に相当する説明は省略する。図14は、図5におけるアレイ領域200の一部点線で囲まれた部分を拡大した際の一例を示す図である。図14は、第1の実施形態に係る半導体装置2の説明に用いた図7に相当する図面である。図14において、図7と同一の構成要素には同一の符号を付し、説明を省略する。半導体装置2と半導体装置3の相違点は、アンプ領域204に複数のVOD電圧制御部30とVARY電圧制御部40を備える点である。VOD電圧制御部30とVARY電圧制御部40を複数の制御部に分離することで、制御部1つあたりのサイズを小さくすることができる。アンプ領域は、各列にリードライトアンプRWAMPが必要になること等から同じ機能ブロックが繰り返しレイアウトされる。同じ機能ブロックが繰り返しレイアウトされている中に、大きな制御部VOD電圧制御部30及びVARY電圧制御部40を配置すると、アンプ領域204全体のバランスが崩れてしまう場合がある。しかし、本実施形態に係る半導体装置3のように、制御部を分離して配置することで1つあたりの制御部のサイズは小さくなる。その結果、アンプ領域204におけるレイアウトのバランスを崩すことがない。同時に、設計自由度も向上する。[第3の実施形態]続いて、第3の実施形態について図面を参照して詳細に説明する。本発明の第3の実施形態に係る半導体装置4の全体構成及びレイアウトは、半導体装置1の全体構成及びレイアウトと同一とする。そのため、半導体装置4について、図4及び図5に相当する説明は省略する。図15は、図5におけるアレイ領域200の一部点線で囲まれた部分を拡大した際の一例を示す図である。図15は、第1の実施形態に係る半導体装置2の説明に用いた図7に相当する図面である。図15において、図7と同一の構成要素には同一の符号を付し、説明を省略する。半導体装置2と半導体装置4の相違点は、メモリセルアレイ領域201を水平方向に延在していた電圧VODPPの配線L1及び電圧VPERIAの配線L2を、カラムデコーダ領域202の水平方向に延在させている点である。カラムデコーダ領域202に存在する他の電源配線を細くする必要がなく他の電源配線を高抵抗化する必要がなく、配線L1及びL2を延在させる余地がカラムデコーダ領域202に存在すれば、カラムデコーダ領域202とアンプ領域204は近接しているため、配線L1及びL2を低抵抗化することができる。[第4の実施形態]続いて、第4の実施形態について図面を参照して詳細に説明する。本発明の第4の実施形態に係る半導体装置5の全体構成及びレイアウトは、半導体装置1の全体構成及びレイアウトと同一とする。そのため、半導体装置5について、図4及び図5に相当する説明は省略する。図16は、図5におけるアレイ領域200の一部点線で囲まれた部分を拡大した際の一例を示す図である。図16は、第1の実施形態に係る半導体装置2の説明に用いた図7に相当する図面である。図16において、図7と同一の構成要素には同一の符号を付し、説明を省略する。半導体装置2と半導体装置5の相違点は、VOD電圧出力部31及びVARY電圧出力部41の配置が異なる点である。半導体装置2図7では、各センスアンプ列にVOD電圧出力部31とVARY電圧出力部41を其々配置していたが、半導体装置5図16では、VOD電圧出力部31とVARY電圧出力部41を其々交互に配置している。図16に示す配置では、メモリセルアレイ領域201の垂直方向を延在する電圧VODPPの配線L1及び電圧VPERIAの配線L2についても、交互に配線すれば良く、配線L1及びL2の幅を広げることができる。その結果、アドレス側周辺領域100又は、データ側周辺領域300に配置されているVODPP電圧生成回路101からVOD電圧出力部31までの配線L1を低抵抗化することができる。VPERIA電圧生成回路102からVARY電圧出力部41までの配線L2についても同様に低抵抗化できる。配線L1及びL2が低抵抗となるため、各電源生成回路からの電源供給が安定し、半導体装置5の特性が向上する。なお、本実施形態に係る半導体装置5のように、必ずしも各センスアンプ列に対してVOD電圧出力部31及びVARY電圧出力部41が配置していなくても良い理由は、メモリセルアレイ領域201において、電圧VODの配線L7と電圧VARYの配線L8が互いに接続されているためである。[第5の実施形態]続いて、第5の実施形態について図面を参照して詳細に説明する。本発明の第5の実施形態に係る半導体装置6の全体構成及びレイアウトは、半導体装置1の全体構成及びレイアウトと同一とする。そのため、半導体装置6について、図4及び図5に相当する説明は省略する。図17は、図5におけるアレイ領域200の一部点線で囲まれた部分を拡大した際の一例を示す図である。図17は、第1の実施形態に係る半導体装置2の説明に用いた図7に相当する図面である。図17において、図7と同一の構成要素には同一の符号を付し、説明を省略する。半導体装置2と半導体装置6の相違点は、VOD電圧出力部31及びVARY電圧出力部41の配置が異なる点である。半導体装置2図7では、各センスアンプ列にVOD電圧出力部31とVARY電圧出力部41を配置していたが、半導体装置6図17では、VOD電圧出力部31及びVARY電圧出力部41を配置しない列が存在する。そのため、アンプ領域204で必要とする素子数を減らすことができ、アンプ領域204のさらなる小面積化、又は、他の素子を配置すること、が可能になる。[第6の実施形態]続いて、第6の実施形態について図面を参照して詳細に説明する。本発明の第6の実施形態に係る半導体装置7の全体構成及びレイアウトは、半導体装置1の全体構成及びレイアウトと同一とする。そのため、半導体装置7について、図4及び図5に相当する説明は省略する。図18は、図5におけるアレイ領域200の一部点線で囲まれた部分を拡大した際の一例を示す図である。図18は、第1の実施形態に係る半導体装置2の説明に用いた図7に相当する図面である。図18において、図7と同一の構成要素には同一の符号を付し、説明を省略する。半導体装置2と半導体装置7の相違点は、アンプ領域204に存在するVOD電圧出力部31及びVARY電圧出力部41を構成する素子を、メモリセルアレイ領域201内の交差領域に分散させている点である。そのため、VOD出力制御信号VOD_CNTとVARY出力制御信号VARY_CNTの配線L9及びL10は、メモリセルアレイ領域201の垂直方向を延在し、各交差領域と接続される。また、電圧VODPPの配線L1と電圧VPERIAの配線L2も、各交差領域と接続される。このように、VOD電圧出力部31とVARY電圧出力部41を交差領域内に分散することで、電圧VODの生成回路電圧VARYの生成回路と、電圧VOD電圧VARYを消費する回路を近づけることができるため、電圧VODの配線L7と電圧VARYの配線L8の幅をより狭くすることができる。その結果、各交差領域内において、VOD電圧出力部31及びVARY電圧出力部41の構成素子トランジスタを配置する余地があれば、さらなる電源配線の低抵抗化が実現できる。なお、引用した上記の特許文献等の各開示は、本書に引用をもって繰り込むものとする。本発明の全開示請求の範囲を含むの枠内において、さらにその基本的技術思想に基づいて、実施形態の変更調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。例えば、各実施形態の説明において、半導体装置のレイアウトは所謂エッジパッド型のレイアウトとして説明したが、チップの中央にパッド列が存在するセンターパッド型のレイアウトであっても良い。