"共振ゲートとソース電極およびドレイン電極とを備える半導体FETであって、前記共振ゲートは、1つまたは複数の予め決められた周波数で電磁的に共振することを特徴とする半導体FET。前記共振ゲートは、共振ゲートセグメントと直列または並列に接続される、一体式に構築されるリアクティブ素子を含むことを特徴とする請求項1に記載のFET。前記リアクティブ素子は、セラミック誘電体を含むことを特徴とする請求項2に記載のFET。前記誘電体は、-40°Cから120°Cまでの温度範囲に渡って≦±1で変わる誘電特性を有することを特徴とする請求項3に記載のFET。前記共振ゲートの全体的な入力キャパシタンスを減らす集中キャパシタンスを形成するために、1つまたは複数の共振ゲートセグメントと直列に電気接続される複数の埋込み式容量回路素子をさらに含むことを特徴とする請求項1に記載のFET。前記共振ゲートは、互いに反応的に結合する隣接して位置決めされたセグメントを有することを特徴とする請求項1に記載のFET。前記共振ゲートの隣接して位置決めされるセグメント間のリアクティブ結合に影響を与えるように一体式に構築される誘電体をさらに備えることを特徴とする請求項6に記載のFET。前記共振ゲートは、細長い共振伝送線路を形成することを特徴とする請求項1に記載のFET。前記共振ゲートのセグメントと共同して前記細長い共振伝送線路を形成するために、前記共振ゲート内に一体式に構築されるリアクティブ素子および抵抗素子をさらに備え、前記細長い伝送線路は、予め決められた1つまたは複数の周波数において共振することを特徴とする請求項8に記載のFET。前記抵抗素子は、前記共振伝送線路を終端処理するために位置決めされることを特徴とする請求項9に記載のFET。前記共振ゲート内部の1つまたは複数の抵抗素子は、前記共振ゲートの帯域幅を制御するように適合化されることを特徴とする請求項9に記載のFET。ゲート電極は、ゲート幅対ゲート長比≧100を有することを特徴とする請求項1に記載のFET。前記ゲート幅対ゲート長比は、千対1、1万対1、10万対1または100万対1の何れかより大きいことを特徴とする請求項1に記載のFET。前記共振ゲートは、蛇行路を有するように構築されることを特徴とする請求項1に記載のFET。前記蛇行路は、前記共振ゲートの隣接するセグメント間の電磁結合を誘導することを特徴とする請求項13に記載のFET。前記蛇行路はフラクタル幾何学に従うことを特徴とする請求項14に記載のFET。前記FETと共にモノリシック構造体に集積される電力管理モジュールをさらに備えることを特徴とする請求項1に記載のFET。前記集積されるFETおよびモノリシック電力管理モジュールは、シリコン、シリコンゲルマニウムまたはIII-V族化合物半導体上に形成されることを特徴とする請求項1に記載のFET。前記FETは、DDMOS、超接合もしくはIGBT縦型FETまたは表面FETであることを特徴とする請求項1に記載のFET。請求項1に記載のFETを備えることを特徴とする電力管理モジュール。前記共振ゲートの共振周波数は、前記電力管理モジュールにおいて使用されるスイッチング周波数に一致することを特徴とする請求項22に記載の電力管理モジュール。請求項1に記載のFETを備えることを特徴とするシリコンキャリア。本出願は、2011年6月24日に出願されたdeRochemontの縦型FET電力モジュールを有する半導体キャリアと題する米国特許出願第13/168,922号deRochemont‘922号、および2011年6月17日に出願されたdeRochemontの周波数選択性ダイポールアンテナと題する米国特許出願第13/163,654号deRochemont‘654号との同時係属出願であり、これらは参照により本明細書に含まれる。本出願は、所望の周波数または所望の周波数範囲においてパワーFETを共振性にするために、トランジスタゲート構造体内に受動素子および/または高い誘電密度のエレクトロセラミック素子を組み入れることを教示している。一つの対応出願deRochemont‘922号は、高電流レベルを変調するために、蛇行巻線により有効化される共振三次元ゲート構造体を用いて高効率の電力管理システムを半導体キャリア上にモノリシック構造体として完全集積するための手段を教示している。もう一つの対応出願deRochemont‘654号は、導電素子を、容量または誘導負荷の局所化領域を引き起こすように折り畳み、折り畳まれた導体の長さに沿った局所化リアクティブ負荷の組み合わせが分散ネットワークフィルタを形成するようにすることで、導電素子を蛇行巻線として形成するための方法を教示している。前記出願は次いで、こうして形成される2つの鏡像蛇行素子が選択周波数に渡って共振性であるダイポールアンテナとしてどのように機能するかを示している。また、対応出願であるdeRochemont‘654号は、局所化リアクティブ負荷の結合強度を高める、またはより精確に調整するために、局所化リアクティブ負荷領域内に厳密公差のエレクトロセラミック材料を挿入することも教示している。現行出願は、2010年11月3日に出願されたdeRochemontの完全集積型シリコンキャリアにおける量子ドット電界効果トランジスタおよびその製造方法と題する米国仮出願第61/409,846号明細書deRochemont‘846号との同時係属出願でもあり、前記出願は参照により本明細書に含まれる。現行出願は、参照により、2006年6月30日に出願されたdeRochemontの電気素子および製造方法と題する米国特許出願第11/479,159号明細書‘159号出願、2007年1月6日に出願されたdeRochemontの電力管理モジュールと題する米国特許出願第11/620,042号明細書‘042号出願、2010年7月26日に出願されたdeRochemontおよびKovacsの液体化学堆積プロセス装置および実施形態と題する米国特許出願第12/843,112号明細書‘112号出願および2011年6月2日に出願されたdeRochemontの表面FETを有するモノリシックDC/DC電力管理モジュールと題する米国特許出願第13/152,222号明細書‘222号出願に含まれる全ての内容を組み入れるものである。‘159号出願は、LCD法が、厳密公差の受動ネットワークを備えるモノリシック集積回路をどのように製造するかを開示している。‘042号出願は、液体化学堆積LCD法が、調整可能なインダクタコイルを備えるモノリシック集積電力管理モジュールをどのように製造するかを開示している。‘112号出願は、LCD法の適用において使用される好適な装置を開示している。‘222号出願は、表面FETを含む低損失電力管理回路のモノリシックな集積化を教示している。本発明は、所望の周波数または周波数帯において共振ゲート信号応答を生成するために、LCD製造方法を適用して電界効果トランジスタのゲート構造体内に厳密公差の受動回路素子を集積する。大電流の変調は、典型的には、ゲートキャパシタンスを高める大型のゲート構造体を必要とし、これによりスイッチング速度が下がる。大型のゲート構造体は、より多くのエネルギーをゲートに印加してゲートの下に集まる電荷を押し退けることにより、より高速で切換されることが可能である。しかしながら、大型ゲートの下の大量の電荷の押し退けは、多くの最新のマイクロエレクトロニックアプリケーションにおいて所望のスイッチング速度を達成するためにソースからドレインに送られるエネルギーより多いエネルギーを、ゲート電極に印加することを必要とする。この逆説により、デバイスの効率はマイナスになる。本発明の固有の目的の1つは、任意に大きいゲート構造体を有するFETにおいて、任意に高い周波数スイッチング速度で出力されるFET電力を変調することにある。さらなる目的の1つは、RLC回路を形成すべくゲート内に抵抗性、容量性および誘導性素子を埋め込むことによって高速/高電流電力管理デバイスを生成し、トランジスタゲートをゲート共振状態下で動作できるようにすることにある。ゲートの共振においては、埋め込まれたインダクタンスがゲートおよび任意の埋め込まれたキャパシタのリアクタンスを中和することから、スイッチング応答はたやすい。後にさらに論じるように、ゲート構造体内に埋め込まれる受動回路素子は、ゲートの表面積および内部キャパシタンスに関わらず、ゲートの共振周波数応答を所望の任意のスイッチング速度またはスイッチング周波数帯に整合させるべく調整するために使用される。この共振周波数応答は、ゲート構造体内で選択ロケーションに位置決めされる埋め込まれた受動回路素子の性能値を精確に調整する厳密公差の高密度誘電体を埋め込むことによって達成される。これにより、共振トランジスタゲートは、デバイス内の導体の抵抗およびパターニングのみを制限要素として、パワーFETが任意に大きい電流を管理できるようにする。デバイス導電素子の形状および元素化学は、高信頼動作を保証するために、抵抗損失およびエレクトロマイグレーションを最小限に抑えるように選択されるべきである。LCD製造方法は、原子レベルの化学的均一性および化学量論的精度を有する組成的に複雑かつ不整合な材料が半導体基板表面上の選択された部位に集積されることを可能にする。LCDにより使用されるプロセス温度≦400°Cは、半導体基板内に埋め込まれる能動素子のドーパントプロファイルを変えない。また、これらの低い堆積温度は、LCD堆積物の微細構造がナノスケールの大きさに制限されることも可能にする。ナノスケールの微細構造制御は、可変温度でも安定したままである機能特性を有するエレクトロセラミック組成物を生成するための必要条件である。組み合わされたこれらの属性は、複雑なエレクトロセラミックが、受動回路の集積化を経済的に実行可能なものにするために必要な性能臨界公差を保持する、より高性能の受動素子へと形成されることを可能にする。LCD製造技術は、受動素子の動作性能値が、半導体基板内に埋め込まれる能動回路を妨害することなく、標準動作温度に渡ってその所望の性能の±1内に保持されるように保証することにより、受動素子のモノリシックな集積化を有効化する。本発明は主として、半導体表面に受動素子または誘電素子としてエレクトロセラミックを配置することにより製造される共振トランジスタゲート構造体の形成に関する。本発明は、半導体基板内の特定のドーピング構造に依存せず、よって、ある特定のアプリケーションに適用される場合、1つのドーピングプロファイルと他のドーピングプロファイルとの相対性により達成される場合もある限界利得の制限なしに、現在知られている任意かつ全てのFET接合ドーピングパターンまたは任意の企図されるパワーFETドーピング構造に適用されることが可能である。次に、図1A、図1B、図1C、図1Dおよび図2A、図2B、図2Cを参照して、本発明の主要な実施形態を例示する。図1A、図1B、図1Cは、‘222号出願に記述されている方法に類似する方法を用いて、p型半導体10の表面上に形成されるトロイダルインダクタまたは変圧器コイル3と、コントローラ回路5と、埋込みダイオード7と、出力キャパシタ9とから成るモノリシック電力管理モジュール1を描いている。この特定の例では、共振ゲート表面FET11は、ソース電極13とドレイン電極15との間の電流の流れを変調する。ソース電極は、変圧器コイル3と電気連通している。ドレイン電極15は、p型半導体10の裏側でバイア16を介して電気接地に接触する。共振ゲート表面FET11は、モノリシック構造体がその上に形成されるp型半導体10内に埋め込まれるn型ソース拡散領域21とドレイン拡散領域23との間かつこれらの上に、表面ゲート構造体セグメント19を形成することによって生成される。ゲート電極25に印加される電圧は、p型半導体10におけるゲート絶縁体29の直下に導電チャネル27を形成し、これにより電流は、n型ソース拡散領域21とドレイン拡散領域23との間を通ることができるようになる。LCD法は、表面ゲート構造体セグメント19間に導入される1つまたは複数の埋込み抵抗素子31、埋込みキャパシタ素子33および埋込みインダクタ素子35を備える受動素子を埋め込むために使用される。埋め込まれる受動素子は、直列接続で描かれているが、所与の設計による必要に応じて、表面ゲート構造体セグメント19に対して互いに直列および/または並列に形成されてもよい。埋め込まれる受動素子31、33、35は、表面ゲート構造体セグメント19と組み合わせて、ゲートを共振伝送線路に変換するために使用される。ゲート信号周波数応答は、所望の周波数または周波数範囲においてゲート信号を共振させるために、RLC集中回路または分散ネットワークのフィルタ技術を用いて受動素子31、33、35値の組み合わせを選択することにより調整される。図1Bにおける断面A-A’に示されているもの等のソース電極13とドレイン電極15との間の電流を変調する表面ゲート構造体セグメント19は、集中RLC回路解析では容量素子として扱われる。図1Dは、図1Cに示されている共振ゲート表面FET11の回路略図であり、ゲート構造体セグメント19A、19B、19Cおよび埋め込まれる様々な受動素子31、33、35が、直列に電気的相互接続されるとどのように伝送線路40を形成するかを示している。共振伝送線路40は、1つまたは複数の共振伝送線路セグメント42A、42B、42C、42Dより成ってもよく、これらは直列に電気接続される。後にさらに詳しく論じるように、ゲート構造体セグメント19Cが回路から省略され、かつ回路素子19A、19Bおよび回路素子33が単一の集中キャパシタに低減されれば、共振特性は、閉じた方程式を用いてより単純に導出されることが可能である。共振ゲート表面FET11は、図1Dに示されているような直列に接続される共振伝送線路40を用いて形成される必要はない。後にさらに詳しく例示するように、共振伝送線路は、埋め込まれる様々な受動素子31、33、35を並列に接続することによって形成されることも可能である。このような接続は、埋め込まれる様々な受動素子31、33、35のうちの1つの電極をソース電極13と、または互いに電気接触して配置し、残りの電極をゲート構造体セグメント19と電気接触させることによって行われてもよい。本明細書において、本発明は、共振伝送線路または共振伝送線路セグメントを形成する埋込み受動素子31、33、35を直列または並列に電気接続する構成の全ての可能性を包含すると理解される。図2A、図2B、図2Cは、deRochemont‘922号に記述されている方法に類似する方法を用いて、電子的にパターン化された多層半導体58上に形成されるトロイダルインダクタまたは変圧器コイル51と、コントローラ回路53と、埋込みダイオード55と、出力キャパシタ57とから成る代替のモノリシック電力管理モジュール50を描いている。本例では、ソース電極63の下に位置決めされかつソース電極63から絶縁される共振ゲート縦型FET59が、ドレイン電極61とソース電極63との間の電流の流れを変調する。ソース電極63は、変圧器コイル51と電気連通している。図2Bは、図示を明確にするためにソース電極63を取り外して描いた、共振ゲート縦型FET59の近接平面図である。共振ゲート縦型FET59は、縦型ゲート構造体セグメント72間に受動素子抵抗器65、キャパシタ67、69および/またはインダクタ71を挿入することによって形成される。図2Cには、縦型ゲート構造体セグメント72が、断面図B-B’で示されている。共振ゲート縦型FET59の全素子は、後に論じるように受動素子への接地接触が必要とされない限り、非晶質シリカ封止剤図示を明確にするために示されていないによってソース電極63から電気絶縁される。また、縦型ゲート構造体セグメント72は、複数の並行するソース電極間に、ソース電極63がゲート構造体不図示にオーバーレイしない構成で配置される場合もある。概して、縦型FETは、ドレイン電極61と、高ドープ通常、1018cm-3から>1019cm-3までの範囲の電荷キャリア密度でドープされた半導体材料を備えるドレイン層73と、半導体材料および設計上の考察事項に依存して1010cm-3から<1017cm-3までの範囲の電荷キャリア密度を有する低ドープ通常、n型の真性半導体層75とから成る。真性半導体層75は、能動接合部を生成するために、バリア拡散領域77において反対型通常、p型のドーパントで選択的にドープされる。拡散領域77は、溝型に掘られても、代替設計として、超接合不図示を形成するために使用されるピラー形にされてもよい。同様に、ドレイン層73は、従来の二重拡散接合DDMOSFETを形成するためのn型であっても、絶縁ゲートバイポーラトランジスタIGBTを形成するためのp型であってもよい。ソース拡散領域79通常、電荷キャリア密度>1017cm-3を有するn型は、ソース電極63とのオーム接触を確立するために形成される。ゲート電極81に印加される電圧は、ソース電極63とドレイン層73との間の電流の流れ85を変調するために、バリア拡散領域77内でゲート構造体セグメント72のゲート絶縁体84の直下に導電チャネル83を形成する。共振ゲート縦型FET59において、LCD法は、1つまたは複数の抵抗素子65、キャパシタ素子67、69およびインダクタ素子71を備える受動素子を、縦型ゲート構造体セグメント72間の選択ロケーションに挿入するために使用される。受動素子および直列または並列に関わらずその電気的相互接続の性能値は、RLC集中回路または分散ネットワークフィルタ解析の方法を用いて、ゲートを、所望の周波数または周波数帯で最適化共振される周波数応答を有する共振伝送線路として動作させるように選択される。図2Cにおける断面B-B’に示されているもの等のソース電極63とドレイン層73との間の電流を変調する縦型ゲート構造体セグメント72は、集中RLC回路/分散ネットワーク解析では容量素子として扱われる。縦型ゲート構造体セグメント72および挿入される受動素子65、67、69、71は通常、図示を明確にするために諸図には描かれていない、好ましくは非晶質シリカ絶縁物である絶縁物質で封止される。さらに、受動素子65、67、69、71は、単純に見せるために等しい円弧角度で位置決めされた直列素子として描かれているが、ほとんどの機能設計は、受動素子65、67、69、71が直列および/または並列に構成されかつ共振ゲート縦型FET59により一貫したアーク長単位で離隔されることを必要とする。共振ゲート縦型FET59の共振特性は、図1Dに描かれている方法に類似し、かつ後にさらに詳しく論じる方法を用いて決定されることになる。次に、図3A-図3Gを参照して、共振ゲートFET11、59を形成する受動素子をさらに分かりやすく示す。共振ゲートトランジスタの各ゲート構造体セグメント19、72は、アクティブな直列キャパシタとしてモデル化されている。これは図3Aに描かれており、アクティブな直列キャパシタ100は、ボトム電極を備える電気的にパターン化された半導体表面104からゲート酸化膜106によって分離される導電ゲート電極102から成る。アクティブな直列キャパシタ100は、1つまたは複数の受動直列キャパシタ33、67に直列に加えられる。図3Bには、埋込み直列キャパシタ110の適切な構造が描かれている。埋込み直列キャパシタ110は、共振ゲートトランジスタ11、59の入力キャパシタンスを最小限に抑えかつ他の設計目的に整合するように選択される性能値を有する。埋込み直列キャパシタ110は、アクティブな直列キャパシタ100の導電ゲート電極102Aと電気連通している上部電極112を有する。上部電極112は、下部電極114から厳密公差誘電体116によって分離されている。下部電極112は、共振ゲートトランジスタ11、59の次のアクティブな直列キャパシタ100の導電ゲート電極102Bと電気連通し、または設計が正当化する通りに、共振回路を形成する別の受動素子または導電素子に電気連通する。図2Bは、共振ゲート縦型FET59における直列キャパシタ67を、弧状ゲート電極の外円周部分を内円周セグメントと電気接続するために使用される素子として描いているが、外円周セグメントを共振ゲートトランジスタの内円周セグメントと接続するためには、任意の受動調整素子またはアクティブな直列キャパシタ100の一部分が使用されてもよい。所定の設計基準は、埋込み並列キャパシタ120図3Cに示されているが共振ゲートFET11、59内に加えられることを要求する場合がある。埋込み並列キャパシタ120は、アクティブな直列キャパシタ100のゲート電極124と電気連通する信号電極122を堆積することによって構築される。共振ゲート縦型FET59において、接地電極125は、同時に電気接地として機能するオーバーレイされるソース電極63と電気接触状態であるように、封止用誘電体不図示を持たない露出部分126を有する。接地電極125は、共振ゲート表面FET11においてソース電極に直に接続される。信号電極122は、接地電極126から厳密公差誘電体128によって分離されている。特定の設計が要求する通り、抵抗素子27、65またはインダクタ素子31、71または他の容量素子67との並列接続を、類似方法を用いて、共振ゲートトランジスタ11、59と共に埋め込まれる。場合により、接地電極126は、共振ゲートトランジスタ11、59の他の素子と電気連通されてもよい。代表的な埋込みインダクタ素子31、71図3Dおよび図3Eに示されているは、磁心誘電体134の周りに巻かれる巻線132から成る埋込みコイル130を備えてもよい。巻線の反対側の両端は、アクティブな直列キャパシタのゲート電極136A、136Bと電気連通し、または、特定の設計が正当化する通りに並列に接続される場合には他の受動素子または接地電極と電気連通する。あるいは、埋込みインダクタ素子31、71は、パターン化半導体143上に堆積される曲がった導体セグメント142から成る線形または螺旋形の埋込みインダクタ140を備えてもよい。線形または螺旋形の埋込みインダクタ140は、場合により、磁気誘電体である場合もそうでない場合もある誘電体144上に置かれてもよい。線形または螺旋形インダクタの反対側の両端は、アクティブな直列キャパシタの電極146A、146Bとの電気連通、または、特定の設計が正当化する通りに並列に接続される場合には他の受動素子または接地電極との電気連通を保持する。代表的な埋込み抵抗素子150図3Fに示されているは、概してアクティブな直列キャパシタのゲート電極1546A、154Bと電気連通するか、または、特定の設計が正当化する通りに並列に接続される場合には他の受動素子または接地電極と電気連通する電極152A、152Bから成る。電極152A、152Bは、好ましくは厳密公差の抵抗物質で構成される抵抗誘電素子156によって分離される。後に論じるトランジスタ共振応答の臨界鈍化に関連する理由から、図3Gに示されているように、抵抗素子を終端処理用埋込み抵抗器160として構成することは、本発明の好適な一実施形態である。終端処理用埋込み抵抗器160は、ゲート構造体セグメント19、71のゲート電極37、87と電気連通する電極162と、電極162と終端処理用電極166との間に挿入される、好ましくは厳密公差エレクトロセラミック抵抗素子である抵抗素子164とを備える。共振ゲートトランジスタの全ての素子およびこれから導出される電力管理モジュールの場合がそうであるように、終端処理用抵抗器は、好ましくは非晶質シリカ絶縁物である絶縁体視覚的明確さのために図示されていないによって封止されてもよい。したがって、終端処理用電極166は、共振ゲート縦型FET59のオーバーレイされるソース電極63と電気接触する露出表面168も含むべきである。あるいは、露出表面168は、共振ゲート表面FET11デバイス内のソース電極13と直に電気接触することになる。さらに、デバイスを作動する間に誘電体内のすぐに拡散する場合もある任意の素子が半導体内に移行することを防止するために、受動素子の誘電体と半導体基板との間にバリア層不図示を挿入することが推奨される。On抵抗は、抵抗が高いほど多くの熱が発生し、これが適切に管理されなければ、チャネル領域においてトランジスタ性能を低下させることになるより高い温度が生成されることに起因して、全てのパワーFETにとって極めて重要な動作パラメータである。標準的な縦型FETのOn抵抗RONは、チャネル抵抗RChとドレイン抵抗RDrainとの和であり、数学的には、を用いて特徴づけられる。式中、Lgateはゲートの長さであり、Wgateはゲートの幅であり、Cgateはゲートのキャパシタンスであり、μelecは、真性半導体層68の電子移動度であり、VGおよびVGSshは各々、ゲート電圧およびゲート-ソース短絡電圧であり、κは、電極ジオメトリに関連する形態係数であり、かつ、ρDrainは、真性半導体層68および直列に追加されるドレイン層69の抵抗率である。ゲートの長さLgateは、断面図で見ると、図2C図1Bに描かれているように、ゲート電極の幅87表面FETの場合は37である。同様に、ゲートの幅Wgateは、図1Bおよび図2Cに提供された断面図における平面に対して上下に広がり、共振トランジスタゲート内に含まれる全てのアクティブなゲート構造体セグメント7219を組み合わせた幅の総合計である。本発明は、RONを重大な2方法で低減する。細長いゲート幅は、インダクタコイルまたはトロイダルコイル3、51のドーナツ穴の中に周状に巻かれることが可能である。外円周領域内で巻かれる共振ゲート縦型FET59の各弧状セグメントは、内側の弧状セグメントに電気的に接続されることが可能である。ゲート内の共振作用は、伸張された最も端のゲートがこうして構成されることを可能にし、よって本発明の一態様は、共振ゲート縦型FET59を形成する少なくとも1つの、好ましくは2つ以上の周方向ループを有することである。ゲート構造体セグメント19、72は、当然ながら、半導体基板層内に埋められる、または拡散される周状のパターン化されたドーピングプロファイルを覆って形成される。本発明のこのモデル表示は、図示による視覚化をより容易にするために、30μmのゲート長さLgateおよび1メートルのゲート幅Wgateを有するFETゲート電極を描いている。同様に、1μm以下のゲート長さLgateおよび30メートル以上のゲート幅Wgateを有するFETゲート電極を備えることも容易に可能である。本発明のある具体的な実施形態は、ゲート幅Wgateがゲート長さLgateより少なくとも2桁は大きい、好ましくは6桁を超える大きさである、即ち、102≦Wgate/Lgate、好ましくは106≦Wgate/Lgateであるゲート電極構造体を確立する。式1a、式1bを参照すると、本発明において記述されるゲートジオメトリが、比Wgate/Lgateに反比例するそのチャネル抵抗RCh成分を減らすことによって、On抵抗RONのかなりの低減を有効化することは極めて明白である。例えば、Wgate/Lgateが106であるゲートジオメトリは、Wgate/Lgate=1であるゲート電極のチャネル抵抗の百万分の1を有する。ソース電極63の形態係数κは、真性半導体層75の厚さのソース電極表面積に対する比率であることから、ドレイン抵抗RDrainに対応する低減がある。ソース電極63の中心にドーナツ穴不図示が存在する場合、その総表面積は、外半径によりスパンされる面積から内半径によりスパンされる面積を減算したものとして、または、A=πRout-Rin2式2として決定され、ここで、中心に穴がない場合、Rin=0である。通常、真性半導体層75の厚さは5μm5×10-4cm以下である。ソース電極が約1cmの外半径を有し、内半径が0.4cmである場合、真性半導体75の層厚さを5μmであると仮定すると、ドーナツの総表面積は2.51cm2であり、形態係数κ=2×10-4となる。層厚さを2μmまで減らすことができ、かつソース電極がドーナツ穴なしで半径2cmまで広げられる設計では、形態係数はκ=1.6×10-5になる。結果的に、システム全体を半導体上に完全に集積することにより、より大きい経済的価値を半導体リアルエステートに追加して有効化されるソース電極63の大幅に拡張されたサイズは、On抵抗RONを劇的に低減する。拡張されるソース電極、およびその下で伸張されるゲート幅はシステム損失を減らし、よって、このより大きいシステムに冷却材ループ等の追加的なシステムコストを組み込む必要性が低減される。この1つの完全集積型回路によって高まる全体効率は、電力管理システムが最終的に適用され得る電気モータ、無線基地局または電源分配回路網等の多様なシステムのコストを下げ、かつ本質的価値を高める。また、これらの概念は、ハンドヘルド式無線機器等の低電力システムにも、デバイスの規模をこれらのシステムの低電力要件に合わせて減らすことにより適用されてもよい。伸張されるゲート幅の欠点は、ゲートキャパシタンスCgateも高まることである。より高いゲートキャパシタンスはチャネル抵抗RChを減らすが、より高いゲートキャパシタンスCgateは、ゲートのスイッチング速度も下げる。ゲートスイッチング速度の低下は、より大きいインダクタンス値およびキャパシタンス値が回路に組み込まれる必要があり、大型コンポーネントの組込みが必要となることから、望ましくない。したがって、本発明の追加的な態様は、伸張されたゲート幅Cgateを保持しながらゲートの入力キャパシタンスCINgateを最小限に抑えるために、厳密公差のLCD受動素子をそのゲート電極に直列または並列に集積することである。後にさらに詳しく説明するように、ゲートの入力キャパシタンスは、追加的なキャパシタ素子を、それ自体がキャパシタとして機能するゲート電極と共に直列に追加することによって最小化されることが可能である。キャパシタが直列で追加される場合、伝送線路の入力キャパシタンスは、本発明のさらなる態様は、好ましくは厳密公差受動素子である受動素子を、ゲート電極を所望のスイッチング速度fswitchで共振する臨界鈍化伝送線路として機能させるような方法で、配列することである。LCD製造方法によって有効化される低損失厳密素子公差は、高Q伝送線路構造の構築を可能にする。電力管理制御トポロジーが時間ベースのスイッチングモードを用いる場合は、共振ゲート電極を、狭い通過帯域を有するように調整することが好ましい。しかしながら、制御トポロジーが周波数ベースのスイッチングモードを利用する場合は、共振ゲート電極を、特定の周波数を制御トポロジーに重ね合わせる帯域幅を有するように調整することが好ましい。先に述べたように、伝送線路および複数の直列キャパシタから成る回路は、より狭い瞬時帯域幅という犠牲の下に低減されたキャパシタンスを有する。したがって、共振ゲートトランジスタ11、59内に、ゲート信号がより広い瞬時帯域幅を保有しかつ式3で定義されるようなインダクタ素子35、71のインダクタンスおよびゲート構造体セグメント19、72と埋込みキャパシタ33、67、69との合計キャパシタンスにより予め決められた所望のスイッチング周波数fswitchにおいて共振するインダクタ素子35、71を導入することが望ましい。次に、図4A、図4Bを参照して、トランジスタの共振ゲート内に受動素子を埋め込むことによる共振回路の調整を例示する。図4Aは、受動素子を直列に埋め込むことによって構築される共振RLC回路を示している。共振直列RLC回路170は、電流172を、直列接続で構成される抵抗素子174R、誘導素子176Lおよび容量素子178Cを介して駆動する電圧源171から成る。埋め込まれる受動素子174、176、178の順序はシーケンスが変わってもよく、実際に、式3に従ってゲートの入力キャパシタンスを減らすために、複数のアクティブな直列キャパシタ100および埋込み直列キャパシタ110等の複数の素子を互いに連続して含んでもよい。同様に、受動素子174、176、178は、共振伝送線路セグメント42A、42B、42C、42Dを形成する共振直列RLC回路170を形成するように直列に埋め込まれてもよく、よって複数の共振伝送線路セグメントは、図1Cおよび図1Dに描かれているように、共振トランジスタゲート11、59を形成するように直列に接続される。また、共振RLC回路は、図4Bに描かれているように、受動回路素子を並列に埋め込むことによって構築されてもよい。共振並列RLC回路180は、電流182を、並列接続で構成される抵抗素子184R、誘導素子186Lおよび容量素子188Cを介して駆動する電圧源181から成る。並列回路は、終端処理用抵抗器190Rも含んでもよい。埋め込まれる受動素子184、186、188の順序はシーケンスが変わってもよく、実際に、ゲートのキャパシタンスを調整するために、複数のアクティブな直列キャパシタ100および埋込み並列キャパシタ120等の複数の素子を互いに連続して含んでもよい。同様に、受動素子184、186、188は、事実上共振伝送線路セグメントを形成する共振直列RLC回路180を形成するように並列に埋め込まれてもよく、よって複数の共振伝送線路セグメントは、共振トランジスタゲート11、59を形成するように直列に接続される。伝送線路ならびにインダクタおよびキャパシタを含む回路は、直列または並列で共振特性を表示する。結果的に得られる共振伝送線路はスイッチング周波数fswitchにおいて共振することが効果的ではあるが、共振は、適切に鈍化されなければ悪影響を引き起こす可能性がある。RLC回路の特性解は、その自然共振周波数ω0、および減衰係数ζに関連して、x=Aest式4aとして表され、ここで、であり、かつ回路の自然周波数ω0は、によって決定され、xは、直列RLC回路が考察される場合にはゲート電圧に適用され、並列RLC回路の場合にはソース電流に適用される。能動素子および受動素子内に導電電極素子を含む抵抗素子は、回路への鈍化力として作用する。並列RLC回路では、減衰係数は、によって与えられ、かつ直列RLC回路では、減衰係数は、によって与えられる。セットリング時間を最小限にするために、共振ゲートトランジスタ11、59はスイッチング周波数で臨界的に減衰されるべく調整されることが望ましい場合が多い。RLC回路では、ζ>ω0のときに過剰な鈍化が発生し、典型的には、セットリング時間が長くなって大規模な定常状態エラーが生じる。鈍化不足は、ζ<ω0のときに発生し、信号を鳴らし、かつ所望の期間より長い時間に渡って減衰する発振を有する傾向がある。臨界鈍化は、ζ=ω0のときに発生する。ゲート電極を形成する能動および受動素子内の導電素子の抵抗は、臨界鈍化の達成には不十分である場合が多い。このような場合には、共振ゲートトランジスタ11、59内に抵抗素子31、66を導入することが望ましい。これらの回路における電力を管理するために周波数ベースの制御トポロジーが適用される場合には、ゲート電極の周波数帯域幅を広げることが得策である。帯域幅は、LCR回路における減衰係数に比例し、よって単位ヘルツで、によって与えられる。多くの例では、設計目標として、図3Gに示されているように、終端抵抗器160を用いて共振ゲートトランジスタ11、59に余分な抵抗を追加することにより、帯域幅を広げることが望ましい。終端抵抗器160は、共振ゲート縦型FET59内の最も内側の周方向ゲート構造体セグメント71の終端162に付着され、または、共振ゲート表面FET11を終端処理するために使用される。これは、接地ソース電極と電気接触する厳密公差誘電体または導電体であってもよい抵抗素子164から成る。共振ゲート縦型FETの場合、抵抗素子164は終端処理用電極166と電気連通し、終端処理用電極166は、終端処理用電極166がオーバーレイするソース電極63と電気接触することができるように任意の絶縁物質不図示から突き出す部分168を有する。共振ゲートトランジスタは、単純な直列専用および並列専用集中回路から構築される必要はない。これらの単純な回路は、閉解析式に縮約され得ることから、簡易な式を見込んでいる。そこで、数値的方法は、図5Cに示されているように、複数の共振伝送線路セグメント内に直列および並列接続で構成される複数の埋込み受動素子を含む、より複雑な構造で共振周波数応答を決定する手段を提供する。さらに、共振ゲートトランジスタ11、59の物理的構造がゲート信号の電磁波長に比肩し得る大きさを有するに足る周波数においては、複数のこのようなセグメントの中の個々の共振伝送線路セグメントが、伝送線路遅延の責任を負いかつ全体回路内により良いインピーダンス整合を提供する多様な調整を有することが必要となる場合がある。次に、図5A~図5Fを参照して、単純化された組立て技術によりコスト低減をもたらすという利点を有する代替共振ゲートトランジスタを例示する。本発明のこの実施形態は、同時係属出願であるdeRochemontの‘922号および‘654号のエレメントを組み込んでいる。図5Aは、半導体202上に形成される、トロイダルインダクタコイル204と、埋込みダイオード206と、コントローラ回路208と、出力キャパシタ210とを備えるモノリシック電力管理モジュール200の斜視図である。モノリシック電力管理モジュール200は、誘電負荷蛇行共振ゲートトランジスタ212を明らかにするために、そのソース電極を取り外して示されている。図5Aは、この実施形態を縦型パワーFETに適用して描いているが、後に概説する原理は、これまでに述べたものに類似する方法を用いて共振ゲート表面にも適用されることが可能である。図5Bには、図5Aの近接平面図が示されている。誘電負荷蛇行共振ゲートトランジスタ212は、ゲートフィード214を介して供給される信号によって変調され、かつ終端処理用抵抗器160を備える場合がある一次終端216を有する。蛇行共振ゲートトランジスタ212は、所望の周波数または周波数帯において共振を確立するために互いに電磁結合する複数の線形ゲートセグメント218および/または弧状ゲートセグメント220から成ってもよい。一次ゲートセグメント221ここでは、誘電負荷蛇行共振ゲートトランジスタ212の外部を周方向に横切る弧状セグメントとして示されているは、ゲートフィード214を一次終端216に直に接続する。一次ゲートセグメント221は、一次ゲートセグメントとは異なる経路に沿って蛇行ゲートを広げるために、追加のゲートセグメント224A、224B、224C、224Dを分離する1つまたは複数の主たる分岐点222も含んでもよい。追加のゲートセグメント224A、224B、224C、224Dは各々、1つまたは複数の追加の分岐点226B、226Cを有してもよく、追加の分岐点226B、226Cは、終端処理用抵抗器160を含む場合も含まない場合もある二次終端点228Aを有する追加の蛇行ゲートセグメントを分離する。後述するように、各追加のゲートセグメント224A、224B、224C、224D内を横切られる蛇行路内の電磁結合は、トランジスタの共振特性を確立する。これらの経路は、フラクタル幾何学の適用により生成される経路を含む、想像できる任意の経路を形成してもよい。図5Cは、電流ベクトルアラインメントに依存する好適な電磁結合方法の詳細図である。矢印は、分岐された蛇行路に沿って流れる際のゲート信号の瞬時電流ベクトル230を表す。誘導性リアクティブ負荷は、瞬時電流ベクトル230が追加のゲートセグメント224A内の隣接するゲート部分と平行なベクトルアラインメント232A、232C、232Dを有する分岐された蛇行路に沿って発生する。また、隣接する追加のゲートセグメント224B、224Cを備える部分に沿って、平行なベクトルアラインメント232B、232Eも確立されてよい。容量性リアクティブ負荷は、瞬時電流ベクトル230が追加のゲートセグメント224A内の反平行な反対方向ベクトルアラインメント234A、234Bを有する分岐された蛇行路に沿って発生する。また、隣接する追加のゲートセグメント224B、224Cを備える部分に沿って、反平行なベクトルアラインメント不図示も確立されてよい。接地平面がない場合に、平行する2つのワイヤセグメント間の誘導結合により発生するインダクタンスは、によって与えられることが可能である。ここで、lは結合の長さであり、dはワイヤ間の間隙であり、rはワイヤの半径であって、単位は全てメートルであり、μ0は自由空間透磁率であり、μrは平行するワイヤを分離する物質の透磁率である。同様に、接地平面がない場合に、平行する2つのワイヤセグメント間の容量結合により発生するキャパシタンスは、によって与えられることが可能である。ここで、lは結合の長さであり、dはワイヤ間の間隙であり、rはワイヤの半径であって、単位は全てメートルであり、ε0は自由空間の誘電率であり、εrは平行するワイヤを分離する物質の比誘電率である。式6および式7は、リアクティブ負荷誘導性または容量性の強度を、隣接するゲートセグメントの同一直線上にある部分間に位置決めされる物質の結合の長さl電磁結合されたゲートセグメントの物理的分離および誘電密度μr、εrと線形的に相関する。したがって、誘電負荷蛇行共振ゲートトランジスタ212の共振特性を調整するために、LCD法を用いて隣接するゲートセグメントの同一直線上にある部分に厳密公差誘電体を挿入することは、本発明の明確な実施形態である。LCD法は、μr>10を有する高透磁率の誘電負荷236を、平行な瞬時電流ベクトルアラインメント232A、232B、232C、232D、232D所望される場合を示す隣接するゲートセグメント間のスペーシング内に挿入し、かつεr≧10を有する高誘電率の誘電負荷238を、反平行な瞬時電流ベクトルアラインメント234A、234B所望される場合を示す隣接するゲートセグメント間のスペーシング内に挿入することによって、ゲートの共振応答を調整するために使用される。図5Dは、図5Cに示されている追加のゲートセグメント224Aの蛇行路に沿って導かれる平行および反平行な電流ベクトルアラインメントにより発生する局所化リアクティブ負荷に対応するRLC回路線図を描いている。図5Dは、全ての二次終端点228において終端処理用抵抗器160が使用されることを想定している。図5Eは、分岐された追加のゲートセグメント224A、224B、224C、224Dが全て図5Bに示されているように並行する電気接続で構成されかつ一次終端216が抵抗器で終端処理される場合の、誘電負荷蛇行ゲートトランジスタのRLC回路線図を描いている。この技術は、単純な回路配置でかなり複雑な共振RLC回路を容易に構築することを可能にする。図5Dに示されている回路の複雑さは、ゲートの共振周波数応答を決定するために数値的方法を必要とするが、この技術は、所望の周波数または周波数範囲において動作する共振トランジスタゲートを精確に調整することにおいて、より大きい制御を提供する複雑な回路を構築するための単純化された構築方法を提供する。より高い調整精度は、結合されるゲートセグメント内の誘電負荷を、可変誘電密度を有する異なる物質が挿入される複数のサブセグメント238A、238B、238C、238D、238Eに分配することによって達成される。誘電負荷の追加は、FETの構成を変える。誘電負荷蛇行共振ゲートトランジスタ212の誘電的に負荷されていないセグメントは、図1D、図2Cに従って構築されてもよい。誘電負荷の追加は、能動接合部およびオーバーレイするソース電極の配置を押し退ける。図5Fは、FETとして動作するように構成される誘電負荷蛇行共振ゲートトランジスタ212のC-C’断面図を描いている。図5Fは、図5A~図5Cに示されていないソース電極240を追加している。縦型FETとして構成される場合、誘電負荷蛇行共振ゲートトランジスタ212は、標準的な縦型FETと同じ半導体層状構造を用いる。これは、ドレイン電極242と、半導体ドレイン層244と、能動接合部を形成するpドープ領域248およびソース電極240とのオーム接触を形成するnドープ領域250を有する真性n型半導体層246とから成る。ゲート電極252A、252Bに印加される電圧は、ゲート酸化膜256直下の導電チャネル254A、254Bを変調し、これもまた、ゲート電極252A、252Bをソース電極240から絶縁する。誘電負荷258は、並行するゲート電極252A、252B間に挿入される。誘電負荷258の目的は、並行するゲート電極252A、252B間の電磁結合を強化することにあり、よって、誘電負荷258直下の半導体材料は不活性である。必要であれば、誘電負荷258の元素成分が半導体層内に拡散することを防止するために、誘電負荷258と真性n型半導体層246との間にバリア物質不図示が挿入されてもよい。本発明の最後の実施形態は、共振ゲートトランジスタを備えるモノリシック電力管理モジュールを、先に概説した任意の方法を用いて半導体チップキャリア上に集積する。図6は、半導体基板304上に搭載される複数の半導体ダイ302A、302B、302C、302D、302A’、302B’、302C’、302D’を電気的に相互接続するチップキャリア300を描いている。半導体基板304の表面上には、共振ゲートトランジスタ306を有するパワーFETを含む少なくとも1つのモノリシック電力管理モジュールが形成される。追加の能動および受動回路もまた、半導体基板304内に埋め込まれても、半導体基板304上に形成されてもよい。スイッチング速度は電子移動度によって制約されることから、シリコンの場合、これは、μelec=1,300cm2-V-1sec-1である。したがって、シリコンゲルマニウムSiGe、ゲルマニウムGe、ガリウム砒素GaAsまたは他のIII-V族化合物半導体等の半導体、またはアプリケーションが正当化する場合にはモノリシック電力管理モジュール306内でシリコンSiより高い電子移動度を有するII-VI族化合物半導体等の半導体を利用することが望ましい。以上が、開示した実施形態を参照した本発明の例示的な説明である。開示された実施形態に対しては、当業者により、添付の特許請求の範囲に規定された本発明の範囲を逸脱することなく、様々な修正および変更が行われてもよい。"