"半導体基板と、前記半導体基板の表面に配置された複数のセルトランジスタと、それぞれ前記複数のセルトランジスタに対応し、前記複数のセルトランジスタが配置された前記半導体基板の表面内の領域と平面的に見て重複する領域に設けられる複数のセルキャパシタとを備え、前記複数のセルキャパシタは、平面的に見て互いに重複する領域に形成されることを特徴とする半導体記憶装置。前記半導体基板の法線方向に積層される複数の下部電極と、前記複数のセルキャパシタに共通な上部電極と、前記複数の下部電極と前記上部電極の間に設けられる容量絶縁膜とを備え、前記複数のセルキャパシタはそれぞれ、前記複数の下部電極のうちのひとつと、前記上部電極と、該下部電極と該上部電極との間に設けられる前記容量絶縁膜とによって構成されることを特徴とする請求項1に記載の半導体記憶装置。前記上部電極は、前記法線方向と平行に延設される垂直部分と、それぞれ前記半導体基板の表面と平行に延設される複数の水平部分とを有し、前記複数の下部電極と前記複数の水平部分とは、前記法線方向に交互に、前記容量絶縁膜を挟んで積層され、前記複数の水平部分は、前記垂直部分を介して、互いに電気的に接続することを特徴とする請求項2に記載の半導体記憶装置。それぞれ前記複数の下部電極を貫いて前記法線方向に延設され、下端で前記複数のセルトランジスタのうちのひとつと電気的に接続する複数のコンタクトプラグと、前記複数のコンタクトプラグそれぞれと前記複数の下部電極との間に設けられる絶縁膜とをさらに備え、前記絶縁膜は、前記複数の下部電極の中から前記コンタクトプラグごとに選択される前記下部電極と、該コンタクトプラグとを電気的に接続するための開口部を有し、前記選択される下部電極は、対応する前記コンタクトプラグが下端で電気的に接続する前記セルトランジスタに対応する前記セルキャパシタを構成する前記下部電極であることを特徴とする請求項2又は3に記載の半導体記憶装置。複数のセルトランジスタと、互いに絶縁された複数の下部電極層と、容量絶縁膜を介して前記複数の下部電極層を覆う上部電極と、前記複数のセルトランジスタをそれぞれ互いに異なる前記下部電極層に接続する複数のコンタクトプラグとを備えることを特徴とする半導体記憶装置。それぞれ前記複数のセルトランジスタに対応する複数のセルキャパシタを備え、前記複数のセルキャパシタはそれぞれ、前記複数の下部電極層のうちのひとつと、前記上部電極と、該下部電極層と該上部電極との間に設けられる前記容量絶縁膜とによって構成されることを特徴とする請求項5に記載の半導体記憶装置。平面内に並べて配置された複数のセルトランジスタを含むセルトランジスタ層を半導体基板上に形成する工程と、前記セルトランジスタ層の上面に、複数の絶縁層と、それぞれ前記セルトランジスタに対応する複数の下部電極とが交互に積層した積層構造体を形成する工程と、前記積層構造体に、前記セルトランジスタごとに、底面に該セルトランジスタが電気的に露出する複数の第1のスルーホールを形成する工程と、前記複数の第1のスルーホールそれぞれの内壁に、前記複数の下部電極のうち前記第1のスルーホールごとに異なるひとつを露出させる開口部を有するサイドウォール絶縁膜を形成する工程と、前記サイドウォール絶縁膜の形成後、前記複数の第1のスルーホール内に導電材料を埋め込むことにより、前記セルトランジスタごとに、前記下部電極のうちのひとつと該セルトランジスタとを電気的に接続する複数のコンタクトプラグを形成する工程と、前記積層構造体に、第2のスルーホールを形成する工程と、前記第2のスルーホールを介してエッチャントを導入することにより、前記絶縁層を除去する工程と、前記第2のスルーホール内に露出した前記複数の導電層の表面に容量絶縁膜を形成する工程と、前記第2のスルーホール内部と前記複数の下部電極の間の領域とを埋める上部電極を形成する工程とを備えることを特徴とする半導体記憶装置の製造方法。前記第1のスルーホールを形成する工程では、前記開口部により露出される前記下部電極より上に位置する上側部分の直径をそれ以外の下側部分の直径より大きくすることで、前記第1のスルーホールの内壁に段差を形成し、前記サイドウォール絶縁膜を形成する工程では、前記第1のスルーホールの内壁に絶縁膜を形成した後異方性エッチングを行って前記段差の上面を露出させることで、前記開口部を形成することを特徴とする請求項7に記載の半導体記憶装置の製造方法。前記積層構造体を形成する工程は、前記セルトランジスタごとに、対応する前記下部電極の上面に接する前記絶縁層のうち、平面的に見て該セルトランジスタと重複する領域に形成された部分にレーザーを照射する工程を含み、前記第1のスルーホールを形成する工程では、前記レーザーの照射により変質した前記絶縁層及び前記下部電極の少なくとも一方をストッパとするエッチングにより前記上側部分を形成し、該上側部分の内壁にサイドウォール絶縁膜を形成した後該上側部分の底面をさらにエッチングすることで、前記下側部分を形成することを特徴とする請求項8に記載の半導体記憶装置の製造方法。前記複数の下部電極はそれぞれ、前記第2のスルーホールにより互いに絶縁された複数の部分に分離されることを特徴とする請求項7乃至9のいずれか一項に記載の半導体記憶装置の製造方法。しかしながら、縦型キャパシタには、高くなればなるほど加工マージンが小さくなり、歩留まりが悪くなってしまうという問題がある。そのため、縦型キャパシタは、DRAMをDRAMとして動作させるために必要な最低限の容量を確保する観点からは有用である一方、容量に余裕を持たせることには不向きである。つまり、DRAMでは、セルキャパシタの容量に余裕を持たせることがリフレッシュ特性を向上するために有効であるが、歩留まり確保の観点から、縦型キャパシタの容量にそのような余裕を持たせることは難しい。また、キャパシタでは一般に、必要な特性を確保するために、上部電極と下部電極の対向方向と垂直な方向の各電極の膜厚を一定値以上とする必要がある。縦型キャパシタでは、このような各電極の膜厚は水平方向の膜厚となるが、水平方向の膜厚はセル面積によって制限されることから、セルトランジスタの微細化が一層進展すると、上記一定値以上の膜厚を確保することが難しくなり、そもそも縦型キャパシタを採用すること自体困難になると予想される。本発明による半導体記憶装置は、半導体基板と、前記半導体基板の表面に配置された複数のセルトランジスタと、それぞれ前記複数のセルトランジスタに対応し、前記複数のセルトランジスタが配置された前記半導体基板の表面内の領域と平面的に見て重複する領域に設けられる複数のセルキャパシタとを備え、前記複数のセルキャパシタは、平面的に見て互いに重複する領域に形成されることを特徴とする。本発明の他の一側面による半導体記憶装置は、複数のセルトランジスタと、互いに絶縁された複数の下部電極層と、容量絶縁膜を介して前記複数の下部電極層を覆う上部電極と、前記複数のセルトランジスタをそれぞれ互いに異なる前記下部電極層に接続する複数のコンタクトプラグとを備えることを特徴とする。本発明による半導体記憶装置の製造方法は、平面内に並べて配置された複数のセルトランジスタを含むセルトランジスタ層を半導体基板上に形成する工程と、前記セルトランジスタ層の上面に、複数の絶縁層と、それぞれ前記セルトランジスタに対応する複数の下部電極とが交互に積層した積層構造体を形成する工程と、前記積層構造体に、前記セルトランジスタごとに、底面に該セルトランジスタが電気的に露出する複数の第1のスルーホールを形成する工程と、前記複数の第1のスルーホールそれぞれの内壁に、前記複数の下部電極のうち前記第1のスルーホールごとに異なるひとつを露出させる開口部を有するサイドウォール絶縁膜を形成する工程と、前記サイドウォール絶縁膜の形成後、前記複数の第1のスルーホール内に導電材料を埋め込むことにより、前記セルトランジスタごとに、前記下部電極のうちのひとつと該セルトランジスタとを電気的に接続する複数のコンタクトプラグを形成する工程と、前記積層構造体に、第2のスルーホールを形成する工程と、前記第2のスルーホールを介してエッチャントを導入することにより、前記絶縁層を除去する工程と、前記第2のスルーホール内に露出した前記複数の導電層の表面に容量絶縁膜を形成する工程と、前記第2のスルーホール内部と前記複数の下部電極の間の領域とを埋める上部電極を形成する工程とを備えることを特徴とする。本発明によれば、複数のセルキャパシタが平面的に見て互いに重複する領域に形成されることから、セルトランジスタとセルキャパシタの積層構造を採用する半導体記憶装置において、割当可能面積をセル面積より大きくすることが可能になる。したがって、メモリセルエリアの総面積を低減できるという積層構造のメリットを維持しつつ、セルキャパシタの容量に余裕を持たせることが可能になる。また、本発明によるセルキャパシタでは、上部電極と下部電極の対向方向が主に垂直方向となる。したがって、必要な特性を確保するために一定値以上としなければならない膜厚は、上部電極と下部電極の垂直方向の膜厚となる。この膜厚はセル面積によって制限されないので、セルトランジスタの微細化が一層進展しても、従来の縦型トランジスタに比べて容易に必要な特性を確保することが可能になる。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図1は、本発明の好ましい実施の形態による半導体記憶装置1の略平面図である。図1では、後述する各種の構成要素を透過的に表している。また、図2a及び図2bはそれぞれ、図1に示したA-A線、B-B線に対応する半導体記憶装置1の略断面図である。半導体記憶装置1は、セルトランジスタとセルキャパシタとによってメモリセルが構成されるDRAMである。図1には、メモリセルエリアの一部分の略平面図を示している。同図に示すように、半導体記憶装置1は、図示したy方向ワード線方向に延伸する複数のワード線WLと、図示したx方向ビット線方向に延伸する複数のビット線BLとを備えている。各ワード線WLは等間隔で配置されており、2本おきにダミーワード線DWLとされている。各ビット線BLは、後述する容量コンタクトプラグ21を避けるために蛇行しながら、全体としてx方向に延伸している。各ビット線BLも等間隔で配置される。メモリセルは、ワード線WLとビット線BLの交点ごとに1個の割合で設けられる。図2abに示すように、半導体記憶装置1は、シリコン基板半導体基板2を備えており、その表面には素子分離領域ShallowTrenchIsolation3が設けられている。素子分離領域3はシリコン基板2の表面に埋設されたシリコン酸化膜によって構成されており、これにより、シリコン基板2の表面には、活性領域ARがマトリクス状に区画されている。各活性領域ARは、隣接する2本のワード線WL1,WL2と平面的に見て重複する位置に区画される。活性領域AR内には、これら2本のワード線WL1,WL2をそれぞれゲート電極とする2つのセルトランジスタが配置される。以下では、ワード線WL1をゲート電極とするトランジスタを第1のセルトランジスタT1といい、ワード線WL2をゲート電極とするトランジスタを第2のセルトランジスタT2という。図1に示すように、シリコン基板2の表面には、複数の第1のセルトランジスタT1及び複数の第2のセルトランジスタT2がそれぞれy方向に列をなして配置され、第1のセルトランジスタT1の例と第2のセルトランジスタT2の列とがx方向に交互に並んで配置される。各ワード線WL1,WL2は、図2aに示すように、シリコン基板2の表面より少し上の部分に配線される。ワード線WL1,WL2それぞれとシリコン基板2の表面との間には、ゲート絶縁膜8が配置される。ワード線WLの構成材料としてはポリシリコン膜又はタングステンなどの金属材料が好適であり、ゲート絶縁膜8の構成材料としてはシリコン酸化膜が好適である。各活性領域AR内のシリコン基板2の表面のうち、2本のワード線WL1,WL2の両側に当たる領域には不純物拡散層6が形成され、ワード線WL1とワード線WL2の間に当たる領域には不純物拡散層7が形成される。これら不純物拡散層6,7は、シリコン基板2の表面に、シリコン基板2中の不純物とは反対の導電型を有する不純物をイオン注入することによって形成される。ワード線WL1の両側に位置する不純物拡散層6,7は、第1のセルトランジスタT1のソース及びドレインの一方又は他方となり、ワード線WL2の両側に位置する不純物拡散層6,7は、第2のセルトランジスタT2のソース及びドレインの一方又は他方となる。以上の構成により、例えばワード線WL1が活性化すると、ワード線WL1の両側に位置する不純物拡散層6,7の間に位置するシリコン基板2の表面にチャネルが生じ、第1のセルトランジスタT1がオンとなる。ワード線WL2についても同様である。こうして、ワード線WLの活性化により、ビット線BLとセルキャパシタとが接続される。シリコン基板2の全面は、図2abに示すように、層間絶縁膜4,5によって覆われている。層間絶縁膜4,5は、具体的にはシリコン酸化膜によって構成することが好適である。層間絶縁膜4はワード線WLの上面を覆う膜厚で形成される。層間絶縁膜5は層間絶縁膜4の上面に形成されており、ビット線BLは層間絶縁膜5の内部に設けられる。層間絶縁膜4,5には、不純物拡散層6を上層に引き出すための容量コンタクトプラグ21と、不純物拡散層7を層間絶縁膜5内のビット線BLと電気的に接続するためのビット線コンタクトプラグ22とが設けられる。各コンタクトプラグは、層間絶縁膜4,5にスルーホールを設け、その内部にポリシリコン膜又はタングステンなどの金属材料などからなる導電材料を埋め込むことによって形成される。層間絶縁膜5の上面には、DRAMのセルキャパシタが形成される。セルキャパシタはセルトランジスタごとに設けられるが、半導体装置1では、各セルトランジスタの真上の領域ではなく、図1に示す領域Cと平面的に見て重複する領域内に広がって設けられる。以下、半導体記憶装置1におけるセルキャパシタの構成について、詳しく説明する。初めに、電気的な接続関係について説明する。図3は、領域C内のセルトランジスタと、これらのセルトランジスタに対応するセルキャパシタの電気的な接続関係を示す回路図である。領域Cはシリコン基板2の表面に区画される領域であり、その内部を、図1に示すように、ダミーワード線DWLを挟んで隣接する2本のワード線WL1,WL2と、9本のビット線BL-1~9とが通過している。図3に示すように、ワード線WL1とビット線BL-nn=1~9の交点には、セルトランジスタT1-nが配置される。セルトランジスタT1-nの制御端子ゲートはワード線WL1に、一方の被制御端子ソース又はドレインの一方はビット線BL-nに接続される。また、セルトランジスタT1-nの他方の被制御端子ソース又はドレインの他方は、セルキャパシタC1-nを介して、接地電位が供給される電源配線に接続される。同様に、ワード線WL2とビット線BL-nn=1~9の交点には、セルトランジスタT2-nが配置される。セルトランジスタT2-nの制御端子はワード線WL2に、一方の被制御端子はビット線BL-nに接続される。また、セルトランジスタT2-nの他方の被制御端子は、セルキャパシタC2-nを介して、接地電位が供給される電源配線に接続される。このように、本実施の形態では、領域Cには9×2=18個のセルトランジスタが含まれる。以下では、これを前提として説明を進めるが、本発明において領域Cに含まれるべきセルトランジスタの数は18個に限られるものではなく、複数のセルトランジスタが含まれればよい。図4は、各セルキャパシタの下部電極11を模式的に示した立体構造図である。同図に示すように、半導体記憶装置1では、18個のセルキャパシタC1-1~9,C2-1~9それぞれの下部電極11下部電極層が、図示したz方向シリコン基板2の法線方向に積層される。各下部電極11の積層順は、下から順に、セルキャパシタC2-1,C1-1,C2-2,C1-2,C2-3,,C2-9,C1-9の各下部電極となる。ただし、同図では、18個の下部電極11のうち下から5個分のみを示し、その他については記載を省略している。各下部電極11の外周は、領域Cの外周と平面的に見て一致している。また、半導体記憶装置1は、セルキャパシタごとにコンタクトプラグ14を備えている。各コンタクトプラグ14は、積層された18個の下部電極11を貫いてx方向に延設されている。図4に示した各コンタクトプラグ14及び各下部電極11の網掛け部分は、これらが電気的に接続している部分を示している。この網掛け部分から理解されるように、各コンタクトプラグ14は、18個の下部電極11のうち、対応するセルキャパシタの下部電極11のみと電気的に接続する。例えば、セルキャパシタC1-1に対応するコンタクトプラグ14は、セルキャパシタC1-1に対応する下部電極11下から2番目の下部電極11のみと電気的に接続し、他の下部電極11とは接続しない。同様に、セルキャパシタC2-1に対応するコンタクトプラグ14は、セルキャパシタC2-1に対応する下部電極11一番下の下部電極11のみと電気的に接続し、他の下部電極11とは接続しない。各コンタクトプラグ14の下端は、対応するセルキャパシタに対応するセルトランジスタの他方の被制御端子と電気的に接続する。具体的には、セルキャパシタC1-nに対応するコンタクトプラグ14は、セルトランジスタT1-nの他方の被制御端子と電気的に接続する。同様に、セルキャパシタC2-nに対応するコンタクトプラグ14は、セルトランジスタT2-nの他方の被制御端子と電気的に接続する。以上のように、各セルトランジスタの他方の被制御端子と各セルキャパシタの下部電極11とは、下部電極11を貫いて設けられるコンタクトプラグ14により互いに接続される。図2abに戻る。図2abに示すように、半導体記憶装置1では、層間絶縁膜5の上面に積層構造体10が設けられる。積層構造体10は、上述した各下部電極11、各コンタクトプラグ14の他、セルキャパシタの上部電極12及び容量絶縁膜13を備えて構成される。上部電極12は、メモリセルエリア内のすべての下部電極11に共通に設けられる。具体的には、上部電極12は、z方向に延設される垂直部分12aと、それぞれシリコン基板2の表面と平行に延設される複数の水平部分12bとを有している。各下部電極11と各水平部分12bとは、図2aに示すように、z方向に交互に積層される。垂直部分12aは領域Cの間の領域に設置され、各水平部分12bを互いに電気的に接続するとともに、領域C間で下部電極11を分離する役割も果たしている。容量絶縁膜13は、上部電極12と各下部電極11の間と、各コンタクトプラグ14の上端と上部電極12の間とに設けられる。これにより、各下部電極11が互いに絶縁されるとともに、上部電極12と各下部電極11が容量絶縁膜13を挟んで対向し、これらの間にセルキャパシタが構成される。つまり、領域C内において、複数ここでは18個のセルキャパシタが平面的に見て互いに重複する領域に形成される。本実施の形態によるセルキャパシタにおける上部電極12と下部電極11の対向方向は、図2abからも明らかなように、主として垂直方向となる。各コンタクトプラグ14の下端は、図2abに示すように、容量コンタクトプラグ21の上端と接している。これにより、図4を参照して説明したように、各セルトランジスタの他方の被制御端子と各コンタクトプラグ14との電気的な接続が実現される。また、各コンタクトプラグ14の側面には、開口部15aを有する絶縁膜15が設けられる。絶縁膜15は、各コンタクトプラグ14と各下部電極11及び上部電極12との絶縁を実現する一方、開口部15aによって、各コンタクトプラグ14と下部電極11との電気的な接続も実現している。開口部15aは、コンタクトプラグ14ごとに対応するセルキャパシタの下部電極11の位置に設けられており、これにより、図4を参照して説明したような各コンタクトプラグ14と下部電極11の接続各コンタクトプラグ14は対応するセルキャパシタの下部電極11のみと電気的に接続し、他の下部電極11とは接続しない。が実現されている。以上説明したように、半導体記憶装置1では、複数のセルキャパシタが領域Cと平面的に見て重複する領域に、互いに重複して形成される。したがって、割当可能面積セルキャパシタ1個当たりに割り当て可能なxy平面内の面積が領域Cのxy平面内の面積と同程度に広がることになるので、セルトランジスタとセルキャパシタの積層構造を採用する半導体記憶装置において、割当可能面積をセル面積セルトランジスタ1個当たりのxy平面内の面積より大きくすることが可能になっている。したがって、メモリセルエリアの総面積を低減できるという積層構造のメリットを維持しつつ、セルキャパシタの容量に余裕を持たせることが可能になる。また、半導体記憶装置1では、必要な特性を確保するために一定値以上としなければならない各電極の膜厚対向方向の膜厚は垂直方向の膜厚となり、これはセル面積によって制限されない。したがって、セルトランジスタの微細化が一層進展しても、従来の縦型トランジスタに比べて容易に必要な特性を確保することが可能になる。次に、本実施の形態による半導体記憶装置1の製造方法について、図5~図20を参照しながら説明する。各図のabはそれぞれ、製造途中における半導体記憶装置1の、図2abに対応する略断面図である。まず、図5に示すように、シリコン基板2を用意し、その表面に、上述したセルトランジスタT1,T2、容量コンタクトプラグ21、ビット線コンタクトプラグ22、ワード線WL、ビット線BLなどを含むセルトランジスタ層を形成する。セルトランジスタ層の具体的な形成方法は、従来のDRAMの製造方法と同様でよい。なお、ここではセルトランジスタT1,T2としてプレーナ型のMOSトランジスタを用いているが、シリコンピラーを利用する縦型のトランジスタを用いてもよいし、MISトランジスタやバイポーラトランジスタなど他の種類のトランジスタとしてもよい。セルトランジスタT1,T2の導電型Pチャンネル型MOS、Nチャンネル型MOSなどについても特に限定されない。次に、図6に示すように、層間絶縁膜5の上面に、シリコン窒化膜からなる絶縁膜30を形成する。そして、絶縁膜30の上面にさらに、図6~図10に示すように、下部電極11となる導電膜31とシリコン酸化膜からなる絶縁膜32絶縁層とを交互に積層し、図10に示す積層構造体10を形成する。各層の膜厚については、通常は、導電膜31が10nm程度、絶縁膜32が20nmとすることが好ましいが、これらの値はセルキャパシタに要求される特性によって適宜調整される。ただし、最上層の絶縁膜32は加工の際の保護膜となるので、図10に示すように、他より厚め、具体的には50nm程度とすることが好ましい。導電膜31及び絶縁膜32を積層していく際、図6~図9に示すように、セルトランジスタごとに、対応する下部電極11となる導電膜31の上面に接する絶縁膜32のうち、平面的に見て該セルトランジスタと重複する領域に形成された部分にレーザーを照射する。こうしてレーザーを照射された領域にかかる絶縁膜32は局所的に高密度化デンシファイされる。また、高密度化した絶縁膜32の直下に位置する導電膜31は、アモルファス状態から結晶状態に変化する。以下では、こうして変質した絶縁膜32及び導電膜31を、まとめて変質層40と称する。次に、セルトランジスタごとに、底面に該セルトランジスタが電気的に露出する複数の第1のスルーホール33図13を形成する。以下、第1のスルーホール33の形成方法について、図11~図13を参照しながら詳しく説明する。初めに、図示しないマスクパターンを用いて、図11に示すように、上面から変質層40にあたる部分までをエッチングする。つまり、変質層40をストッパとして用いるエッチングを行う。このようなエッチングは、高密度化された絶縁膜32又は結晶状態の導電膜31に対するエッチングレートが他の部分に比べて小さくなるようなエッチングを行うことで実現できる。これにより、図11に示すように、第1のスルーホール33の上側部分後に形成する開口部15aより上側の部分が形成される。次に、シリコン基板2の全面にシリコン窒化膜を成膜し、エッチバックを行う。これにより、図12に示すように、第1のスルーホール33の内壁に、シリコン窒化膜からなるサイドウォール絶縁膜34が形成される。そしてさらに、シリコン基板2の全面にシリコン酸化膜を成膜し、エッチバックを行う。これにより、図12に示すように、サイドウォール絶縁膜35の内側にさらに、シリコン酸化膜からなるサイドウォール絶縁膜35が形成される。次に、サイドウォール絶縁膜34,35をマスクとする異方性エッチングを行う。これにより、図13に示すように、第1のスルーホール33の残りの部分下側部分が形成される。こうして形成された第1のスルーホール33の底面には、対応するセルトランジスタの容量コンタクトプラグ21の上面が露出する。したがって、対応するセルトランジスタが電気的に露出することになる。以上のようにして第1のスルーホール33を形成することにより、各第1のスルーホール33では、上側部分の直径が下側部分の直径より大きくなる。つまり、各第1のスルーホール33の内壁には、変質層40にあたる部分に段差が形成される。さて、第1のスルーホール33を形成したら次に、等方性のウエットエッチングを行う。これにより、図14に示すように、サイドウォール絶縁膜35と、第1のスルーホール33の下側部分に露出している絶縁膜32の一部とが除去される。この際のエッチング時間は、導電膜31が、図14に示すように絶縁膜32の露出面から少し突出する程度に設定することが好ましい。また、この工程により、上述した段差の上面に導電膜31が露出する。次に、シリコン基板2の全面にシリコン窒化膜を成膜する。この成膜は、図15に示すように、上記段差を含む第1のスルーホール33の内壁全面がシリコン窒化膜36によって覆われる程度まで行う。次に、異方性のドライエッチングを行うことで、平坦部のシリコン窒化膜36をエッチバックする。エッチバック後に残ったシリコン窒化膜36は上述した絶縁膜15となる。この工程により、図16に示すように、段差部分では絶縁膜15に開口部15aが形成され、導電膜31が第1のスルーホール33内に露出する。その他の内壁についてはシリコン窒化膜36で覆われた状態が維持されるので、段差部分以外で導電膜31が第1のスルーホール33内に露出することはない。また、第1のスルーホール33の底面には、容量コンタクトプラグ21の上面が露出する。次に、第1のスルーホール33内に金属膜やポリシリコンなどの導電材料を埋め込む。これにより、図17に示すように、セルトランジスタの他方の被制御端子と電気的に接続するコンタクトプラグ14が形成される。形成されたコンタクトプラグ14は、開口部15aにおいて、導電膜31とも導通する。次に、リソグラフィ技術を用いて、図18に示すように、領域Cのパターンをレジスタ37に転写する。そして、このレジスタ37をマスクとして用いて、領域Cと平面的に見て重複する領域以外の領域の絶縁膜32と導電膜31とを順次エッチングすることにより、積層構造体10を上面から絶縁膜30まで貫く第2のスルーホール38を形成する。こうして第2のスルーホール38を設けたことにより、導電膜31は領域Cごとの部分互いに絶縁された部分に分離される。分離された各部分は、それぞれが上述した下部電極11となる。次に、第2のスルーホール38を介してエッチャントを導入し、シリコン酸化膜のウエットエッチングを行う。これにより、図19に示すように、下部電極11間の絶縁膜32を除去する。次に、下部電極11の表面を含む露出面に5nm程度のシリコン酸化膜を成膜する。これにより、図20に示すように、容量絶縁膜13が形成される。容量絶縁膜13を形成したら、次に金属膜やポリシリコンなどの導電材料を成膜して上面を研磨することにより、図2に示した上部電極12を形成する。以上の工程により、領域Cと平面的に見て重複する領域に広がった下部電極11を有するセルキャパシタを備えるメモリセルが完成する。その後は、図示しない周辺回路用のトランジスタや配線を形成することで、製品としてのDRAMが完成する。以上説明したように、本実施の形態による半導体記憶装置1の製造方法によれば、複数のセルキャパシタが平面的に見て互いに重複する領域に形成された半導体記憶装置1を製造することが可能になる。以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。"