"それぞれ入力トランジスタ又は出力トランジスタのいずれかである偶数個のトランジスタと、前記偶数個のトランジスタのベース及びエミッタを辿るループであって、ベース-エミッタ接合が形成するダイオードの向きの正逆が当該ループ上にて同数であるトランスリニアループを形成する電気的な接続手段と、前記入力トランジスタのエミッタに接続され、それぞれに入力電流を供給する電流入力手段と、前記出力トランジスタのエミッタに接続され、制御信号に応じて当該エミッタに発生する電流及び電位を調節する調節手段と、前記出力トランジスタのエミッタに生じる電流に基づいて出力電流を取り出す電流出力手段と、を有し、前記接続手段は、入力端子を前記トランスリニアループ上にて前記ダイオードの向きが正方向である前記トランジスタのエミッタと、逆方向である前記トランジスタのエミッタとに接続され、かつ出力端子を前記調節手段に接続されて、当該エミッタ間を仮想短絡により電位平衡させる演算増幅器を有すること、を特徴とするトランスリニア回路。請求項1に記載のトランスリニア回路において、前記電流出力手段は、前記制御信号により前記調節手段と共通に制御されて前記調節手段に流れる電流を複製する電流複製手段を有すること、を特徴とするトランスリニア回路。請求項1又は請求項2に記載のトランスリニア回路において、前記トランジスタは、ダーリントン接続をなす第1及び第2の前記入力トランジスタと、ダーリントン接続をなす第3の前記入力トランジスタ及び前記出力トランジスタとの4個からなり、前記電流入力手段は、前記第kの入力トランジスタk=1,2,3のエミッタに入力電流Ikを供給し、前記電流出力手段は、前記出力トランジスタのエミッタに生じる電流I1I2/I3を前記出力電流として取り出すこと、を特徴とするトランスリニア回路。請求項1又は請求項2に記載のトランスリニア回路において、前記トランジスタは、ダーリントン接続をなす第1及び第2の前記入力トランジスタと、ダーリントン接続をなす第3の前記入力トランジスタ及び前記出力トランジスタとの4個からなり、前記電流入力手段は、前記第1の入力トランジスタのエミッタに入力電流I1I3を供給し、前記第2の入力トランジスタのエミッタに入力電流I2I3を供給し、前記第3の入力トランジスタのエミッタに入力電流I3を供給し、前記電流出力手段は、前記出力トランジスタのエミッタに前記調節手段と並列に接続され電流I1I2を供給する電流供給手段と、前記調節手段に流れる、前記出力トランジスタのエミッタに生じる電流と当該電流I1I2との差分電流を取り出し、前記電流I3と合成して電流I1I2/I3に応じた出力電流を取り出す手段と、を有することを特徴とするトランスリニア回路。一般的に、CMOSComplementaryMetalOxideSemiconductor相補型金属酸化膜半導体プロセスで作られる半導体集積回路IntegratedCircuit:ICは、バイポーラプロセスで作られるICより低消費電力で、また集積密度の向上が容易である。しかし、上述のようにトランスリニア原理はバイポーラトランジスタの特性を利用しているので、トランスリニア回路を内蔵するICは標準的なCMOSプロセスでは製造されない。そのため、ICを構成する回路がトランスリニア回路以外にCMOSで構成可能な回路部分を含んでいても、当該ICは基本的にはバイポーラプロセスを用いて製造され、消費電力や集積密度に関するCMOSプロセスのメリットを享有できないという問題があった。ここで、Bi-CMOSBipolarComplementaryMetalOxideSemiconductorプロセスを用いれば、バイポーラトランジスタを用いたトランスリニア回路とその他のCMOS回路とを同一半導体基板上に形成することができる。しかし、構造の異なるバイポーラトランジスタとCMOSとを同じ基板上に形成するBi-CMOSプロセスは標準的なCMOSプロセスと比較して工程が多く、かつ複雑であるため、製造コストが増加するという問題が生じる。本発明は上記問題点を解決するためになされたものであり、CMOSプロセスによって半導体装置として構成可能なトランスリニア回路を提供することを目的とする。本発明に係るトランスリニア回路は、それぞれ入力トランジスタ又は出力トランジスタのいずれかである偶数個のトランジスタと、前記偶数個のトランジスタのベース及びエミッタを辿るループであって、ベース-エミッタ接合が形成するダイオードの向きの正逆が当該ループ上にて同数であるトランスリニアループを形成する電気的な接続手段と、前記入力トランジスタのエミッタに接続され、それぞれに入力電流を供給する電流入力手段と、前記出力トランジスタのエミッタに接続され、制御信号に応じて当該エミッタに発生する電流及び電位を調節する調節手段と、前記出力トランジスタのエミッタに生じる電流に基づいて出力電流を取り出す電流出力手段と、を有し、前記接続手段は、入力端子を前記トランスリニアループ上にて前記ダイオードの向きが正方向である前記トランジスタのエミッタと、逆方向である前記トランジスタのエミッタとに接続され、かつ出力端子を前記調節手段に接続されて、当該エミッタ間を仮想短絡により電位平衡させる演算増幅器を有する。他の本発明に係るトランスリニア回路においては、前記電流出力手段は、前記制御信号により前記調節手段と共通に制御されて前記調節手段に流れる電流を複製する電流複製手段を有する。別の本発明に係るトランスリニア回路においては、前記トランジスタは、ダーリントン接続をなす第1及び第2の前記入力トランジスタと、ダーリントン接続をなす第3の前記入力トランジスタ及び前記出力トランジスタとの4個からなり、前記電流入力手段は、前記第kの入力トランジスタk=1,2,3のエミッタに入力電流Ikを供給し、前記電流出力手段は、前記出力トランジスタのエミッタに生じる電流I1I2/I3を前記出力電流として取り出す。さらに別の本発明に係るトランスリニア回路においては、前記トランジスタは、ダーリントン接続をなす第1及び第2の前記入力トランジスタと、ダーリントン接続をなす第3の前記入力トランジスタ及び前記出力トランジスタとの4個からなり、前記電流入力手段は、前記第1の入力トランジスタのエミッタに入力電流I1I3を供給し、前記第2の入力トランジスタのエミッタに入力電流I2I3を供給し、前記第3の入力トランジスタのエミッタに入力電流I3を供給し、前記電流出力手段は、前記出力トランジスタのエミッタに前記調節手段と並列に接続され電流I1I2を供給する電流供給手段と、前記調節手段に流れる、前記出力トランジスタのエミッタに生じる電流と当該電流I1I2との差分電流を取り出し、前記電流I3と合成して電流I1I2/I3に応じた出力電流を取り出す手段と、を有する。CMOSプロセスにおいてはバイポーラトランジスタを、当該プロセスにて副産物として半導体基板に生じる寄生トランジスタの構造を利用して形成できる。当該バイポーラトランジスタは半導体基板をコレクタとする構造であるので、これを用いてトランスリニア回路を構成しようとするとトランスリニアループを構成する各トランジスタのコレクタが共通電位となるという制約を受ける。本発明によれば当該制約の下でトランスリニア回路を構成することができる。以下、本発明の実施の形態以下実施形態というについて、図面に基づいて説明する。図1は実施形態に係る物理量センサである振動型のジャイロスコープ30の概略のブロック構成図である。ジャイロスコープ30は、センサ素子32、駆動回路34、及び検出回路36を含んで構成される。センサ素子32は、水晶等の圧電体からなる振動子40、互いに対をなす駆動電極42,44、及び互いに対をなす検出電極46,48からなる。駆動電極42,44は駆動回路34からの発振信号を振動子40に印加して、逆圧電効果により振動子40を励振する。励振された振動子40は角速度が加わるとコリオリ力により振動を生じ、圧電効果により電荷を生じる。検出電極46,48は当該振動により生じた電荷を電流として取り出し、検出回路36へ出力する。駆動回路34は電流電圧変換回路以下、I/V変換回路50及び増幅部52を有し、振動子40と共に帰還型発振回路を構成し所定周波数の発振信号である駆動信号を生成する。駆動回路34は駆動信号S1を振動子40の駆動電極42に印加し、振動子40の振動に応じて駆動電極44から流れ出す電流をモニタして、駆動信号の振幅をフィードバック制御する。I/V変換回路50は、駆動電極44から流れ出す帰還電流S2を入力され、電流電圧変換を行って増幅部52へ帰還信号S3として出力する。増幅部52は可変利得増幅回路54及び自動利得制御AGC部56を備える。AGC部56は帰還信号S3の振幅に応じた直流のモニタ電圧Viを生成し、モニタ電圧Viと参照信号とに基づいて、発振回路の励振レベルを安定させるように可変利得増幅回路54の利得を制御する信号S4を生成する。本実施形態のAGC部56は、参照信号として参照電圧生成回路58から入力される参照電圧Vrefを用い、モニタ電圧Viと参照電圧Vrefとの差に基づいて信号S4を生成する。なお、参照信号として電流信号を用いる構成とすることもでき、その場合、当該電流信号を発振信号の振幅に応じた参照電流Irefとして、後述する同期検波回路72にて利用することができる。可変利得増幅回路54はAGC部56からの制御信号S4によって利得を制御され、当該利得で帰還信号S3を増幅する。検出回路36は、検出増幅部70、同期検波回路72、増幅回路74及びLPF76を有し、センサ素子32が出力する検出信号S5,S6を信号処理して、検出対象とする物理量である角速度に応じた出力信号を生成する。検出増幅部70は、検出電極46,48に接続され、それらから入力される検出信号S5,S6をそれぞれ電圧値に変換する。また、検出増幅部70は差動増幅回路を備え、電圧に変換された検出信号S5,S6に対して差動増幅を行う。同期検波回路72は検出増幅部70の出力信号S7増幅信号Xを入力され、駆動回路34の発振信号Yに基づいて同期検波を行い、検波出力S8を生成する。本実施形態では駆動回路34の発振信号YとしてI/V変換回路50から出力される帰還信号S3を用い、当該信号S3を位相調整して同期検波回路72に入力する。同期検波回路72は後述するように、参照電圧生成回路58から入力される参照電圧Vrefを利用する。増幅回路74は同期検波回路72の検波出力S8を増幅して出力する。LPF76は増幅回路74の出力信号から高周波成分をカットして、振動子40に印加される角速度に応じた電気信号である角速度出力S9を抽出し出力端子78から出力する。駆動回路34、検出回路36はシリコン基板等を用いたICとして形成される。当該ICには、上述した出力端子78の他に、駆動回路34を駆動電極42,44に接続するための端子又はパッド80,82及び、検出回路36を検出電極46,48に接続するための端子又はパッド84,86が設けられる。また、参照電圧Vrefを入力するための制御端子88も設けられる。参照電圧生成回路58は、電源電圧から電圧供給を受け、当該電源電圧に依存しない参照電圧Vrefを生成する。図2はAGC部56の構成例を示す概略の模式的な回路図である。AGC部56は実効値回路100及び制御電圧生成回路102を有する。実効値回路100は、帰還信号S3を入力され、その振幅に応じた直流のモニタ電圧Viとして、帰還信号S3の実効値電圧を生成する。制御電圧生成回路102はモニタ電圧Viと参照電圧Vrefとの差に基づいて制御信号S4を生成する。制御電圧生成回路102は例えば、演算増幅器104を用いた反転増幅回路からなる。演算増幅器104の反転入力端子-は、実効値回路100との間に入力抵抗Riを接続され、演算増幅器104の出力端子との間に帰還抵抗Rfを接続され、また参照電圧Vrefの入力端子との間に抵抗Rrefを接続される。演算増幅器104の非反転入力端子は接地される。演算増幅器104の出力端子から出力される制御信号S4の電圧をVoと表すと、反転入力端子-でのキルヒホッフの電流保存則から次式が成り立つ。Vi/RiVref/Rref=-Vo/Rf3通常、RfはRi、Rrefに比べて十分に大きいことから3式の右辺を0と見なせば、3式は、励振レベルを示すモニタ電圧Viが実質的に|Vref|に比例し、発振回路の励振レベルがVrefを基準として設定されることを示している。なお、参照信号として参照電流Irefとするを用いる場合の制御電圧生成回路102の構成は、図2に示す、演算増幅器104の反転入力端子-に抵抗Rrefを介して参照電圧Vrefを印加する構成に代えて、反転入力端子-に参照電流Irefを供給する構成とする。Irefは反転入力端子-から引き込む向きに供給し、実効値回路100から反転入力端子-に流れ込む電流を相殺するように構成する。上述のように参照電圧生成回路58は参照電圧Vrefを一定に保つように設計されるが、実際にはVrefは温度や電源電圧の変動や回路の経年変化などに起因して変化する。この参照電圧Vrefの変動は、駆動信号の信号レベルを変動させ、それに応じてセンサ素子32の検出信号S5,S6の信号レベルが変化し、さらには角速度出力S9の信号レベルが変化する。本実施形態の同期検波回路72は、この基準信号であるべき参照電圧Vrefや参照電流といった参照信号の変動によって生じる角速度出力S9の変動を低減する。図3は同期検波回路72の概略のブロック構成図である。同期検波回路72は電圧-電流変換回路以下、V/I変換回路110a,110b,110c、トランスリニア回路112、及びI/V変換回路114を有する。既に述べたように、同期検波回路72は検出増幅部70からの増幅信号X、駆動回路34からの発振信号Y、及び参照電圧生成回路58からの参照電圧Vrefを入力される。V/I変換回路110a,110b,110cはそれぞれ信号X,Y,Vrefを入力され、それら電圧信号X,Y,Vrefを電流信号Ix,Iy,Irefに変換してトランスリニア回路112へ入力する。本実施形態のトランスリニア回路112は、センサ素子32の検出信号に応じた電流信号Ix、駆動回路34の発振信号に応じた電流信号Iy及び発振信号の振幅に応じた参照電流Irefを入力され、次式で表される出力電流Ioutを生成して出力する。Iout=IxIy/Iref4I/V変換回路114はトランスリニア回路112の出力電流Ioutを電圧信号Voutに変換し検波出力S8として増幅回路74へ出力する。トランスリニア回路112を構成するバイポーラトランジスタはCMOSプロセスで形成する。図4は、当該バイポーラトランジスタの構造を示す模式図であり、半導体基板に垂直な断面が示されている。図4にはICを形成する半導体基板が、n型不純物を導入されn型導電性第1導電型を与えられたn型サブストレート以下、n-sub200である例を示している。n-sub200の表面にp型不純物を導入されp型導電性第2導電型とされた半導体領域であるpウェルp-well202が形成される。さらにpウェル202内にn型領域204が形成される。これによりn-sub200をコレクタC、pウェル202をベースB、n型領域204をエミッタEとするnpn型トランジスタが形成される。ちなみに、CMOSプロセスにおいてpウェル202はn型MOSトランジスタのチャネルとなる領域を形成する工程により形成され、具体的にはpウェル202を形成する領域に開口を有するマスクをフォトレジスト等で形成してp型不純物をイオン注入熱拡散することにより形成される。n型領域204はnチャネルMOSトランジスタのソース、ドレインの拡散層領域を形成する工程により形成され、具体的にはマスクを形成した後、n型不純物をイオン注入して形成される。このCMOSプロセスで形成されるバイポーラトランジスタはコレクタが基板電位Vsubに固定される。n型基板に対してはVsubは正電位Vとすることができる。図5はCMOSプロセスで作られる上述のバイポーラトランジスタを用いたトランスリニア回路112の一例の基本構成を示す回路図である。トランスリニア回路112は電源V,V-を供給されて動作する。それら電源の電位はV>V-とする。このトランスリニア回路112は4つのトランジスタQ1~Q4からなるトランスリニアループを有する。図5の構成ではトランジスタQ1~Q3はトランスリニア回路112の外部から入力電流を供給される入力トランジスタであり、Q4は出力電流を発生する出力トランジスタである。各トランジスタQ1~Q4のコレクタは上述のようにn-sub200であり、共通の電位Vsubに設定される。そのため、各トランジスタQ1~Q4のコレクタは入力電流の供給や出力電流の取り出しには利用することができないという制約を課される。トランスリニア回路112はトランジスタQ1~Q3のエミッタに入力電流を供給する電流入力手段として電流源I1~I3を有する。図5に示す回路では、電流源I1~I3はそれぞれV/I変換回路110a,110b,110cの出力電流を用いて電流Ix,Iy,IrefをトランジスタQ1~Q3のエミッタに供給する。ここでは電流源I1~I3はベースからエミッタへ向かうように入力電流を供給する。例えば、V/I変換回路110cが生成する電流IrefがV/I変換回路110cへ流れ込む向きである場合には、電流源I3としてQ3のエミッタにV/I変換回路110cの出力端を接続すればよい。一方、IrefがV/I変換回路110cから流れ出る向きである場合には、当該電流を例えば、カレントミラー回路を用いて、Q3のエミッタと所定の負電圧の電源V-とを結ぶ経路に複製する。他の入力電流Ix,Iyについても同様に構成される。トランスリニア回路112はトランジスタQ4のエミッタに生じる電流を出力電流Ioutとして取り出す。IoutはI/V変換回路114に入力される。Q1及びQ3のベースはn-sub200に接続され、Q1のエミッタとQ2のベースが例えば基板上に形成される配線により接続され、Q3のエミッタとQ4のベースが同様に配線により接続される。すなわちQ1及びQ2はダーリントン接続を構成し、Q3及びQ4もダーリントン接続を構成する。ここで、Q1~Q4は全てnpn型であり、このように同じタイプのトランジスタで構成されるトランスリニアループ上には、ダイオードの向きが正方向であるトランジスタのエミッタと逆方向であるトランジスタのエミッタとを接続する個所が生じる。本実施形態では、Q2とQ4との接続が当該個所に当たる。すなわち、トランスリニア回路112のトランスループを完成するには、Q2のエミッタとQ4のエミッタとを接続し同電位とする必要がある。しかし、Q2のエミッタは入力電流Iyを供給する電流入力手段に接続され、Q4のエミッタからは出力電流Ioutを取り出すので単純にQ2,Q4のエミッタ間を接続することができない。本トランスリニア回路112はこの部分の接続手段を演算増幅器210を用いた回路で構成する。具体的には、演算増幅器210は反転入力端子-をQ2のエミッタに接続され、非反転入力端子をQ4のエミッタに接続される。また、出力トランジスタであるQ4のエミッタに生じる出力電流Iout及びエミッタ電位を調節する調節手段として、nチャネルMOSトランジスタM1をQ4のエミッタと電源V-との間に接続する。M1はドレインをQ4のエミッタに、またソースを電源V-に接続され、ゲートを演算増幅器210の出力端子に接続される。演算増幅器210はQ2,Q4のエミッタ間を仮想短絡して電位平衡させる。これによりトランスリニアループが形成される。当該ループにおいて、ベース-エミッタ接合の向きはQ1,Q2の組とQ3,Q4の組とで逆であるので、トランスリニア原理により上記4式が成り立つ。演算増幅器210はQ2,Q4のエミッタ間を同電位に保つと共に、M1を制御してトランスリニアループに関して上記4式が成立するようにQ4のエミッタ電位を設定する。Q4のエミッタから流れ出してM1のドレイン-ソース間に流れる電流Ioutは、演算増幅器210の出力電圧によりM1と同様にゲート電位を制御されるnチャネルMOSトランジスタM2に複製される。M2はソースを電源V-に接続され、ドレインをI/V変換回路114に接続される。I/V変換回路114は複製されたIoutを電圧信号Voutに変換し検波出力S8として増幅回路74へ出力する。なお、上述の構成ではQ4のエミッタに生じる電流IoutをM1、M2からなるカレントミラー回路で折り返してI/V変換回路114に入力することで、I/V変換回路114の出力電圧Voutを正にすることができる。ここで、M1のソースにI/V変換回路114の入力端子を接続してIoutを電圧に変換することもできる。上述のトランスリニア回路112は、バイポーラプロセスやBi-CMOSプロセスではなく標準的なCMOSプロセスで製造可能である。よって、検出回路36、又は駆動回路34及び検出回路36を内蔵するICをCMOSプロセスで製造可能とし、消費電力の低減、集積密度向上及び製造コストの低減を図ることが可能となる。ちなみに、センサ素子32の検出信号は駆動回路34によるセンサ素子32の励振レベルに比例する。3式に関して説明したように駆動信号S1の励振レベルはVrefに基本的に比例する。つまり、増幅信号X、発振信号Yに応じた電流Ix,Iyの積IxIyはVrefの二乗に比例するが、本実施形態の同期検波回路72は、トランスリニア回路112を用いて、Vrefに比例するIrefで除算した結果をIoutとして取り出す。すなわち、IoutはVrefに単純につまり一乗で比例する。よって、このIoutに基づいて得られる角速度出力S9は従来の発振信号Yを乗じる同期検波よりも参照電圧Vrefの誤差の影響を受けにくい。また、トランスリニア回路112で電流信号Ixに乗算される電流Iyは発振信号の波形に従って変化する信号である。すなわち、Iyは基本的には基本振動モードの正弦波に応じた波形であり、同期検波回路72は機械的な外来振動により振動子40に励起され得る高次の振動モードをの成分を検出しにくい。よって、角速度出力S9は外来振動の影響を受けにくい。このように、トランスリニア回路112を用いた同期検波回路72は、参照電圧Vrefの誤差の影響を低減し、かつ高次振動モードによるノイズを低減できるので、角速度出力の精度向上が図れる。さて、実際には同期検波回路72は4象限動作可能に構成される。すなわち、増幅信号X及び発振信号Yの符号にかかわらずトランジスタQ1,Q2のコレクタ電流の向きは一定として、同期検波回路72を信号X,Yの位相にかかわらず常時動作させる。図6は、図5に示すトランスリニア回路112を4象限動作可能とした構成を示す回路図である。図5の回路に対する図6の回路の相違点は、V/I変換回路110a~110cにて生成される入力電流Ix,Iy,Irefのトランスリニア回路112への入力の仕方、及びI/V変換回路114への電流Ioutの出力の仕方にある。Q1のエミッタに接続する電流源I1はIxIrefを供給し、Q2のコレクタに接続する電流源I2はIyIrefを供給する。4象限動作させるために、IrefはIxIref>0及びIyIref>0となるように設定される。Q3のエミッタに接続する電流源I3は図5と同様、Irefを供給する。各入力電流IxIref,IyIref及びIrefはV/I変換回路110a~110cの出力電流を用いて生成され、例えば、カレントミラー回路を用いて電流源I1~I3の位置に複製される。Q4のコレクタ電流をIηと表すとトランスリニア原理により次式が成り立つ。IxIrefIyIref=IηIref54式及び5式から次式が導かれる。Iη=IoutIxIyIref6すなわち、Iηは4式で示すIoutに電流IxIyIrefが重畳された電流となる。Q3のエミッタと電源V-との間にはトランジスタM1に並列に電流供給手段として電流源I5が接続される。電流源I5は電流IxIyをトランジスタQ4のエミッタに供給する。電流源I5は電流源I1~I3と同様、Q4のベースからエミッタへ向かうように電流を供給する。これにより、M1は演算増幅器210によって電流IoutIrefを流すように制御される。なお、Irefを加算することによりIoutIref>0とすることができ、Ioutの極性にかかわらずM1にIoutに応じて変化する電流が流れ、4象限動作を可能にできる。M1の電流はM2に複製され、M2はI/V変換回路114の入力端子から電流IoutIrefを引き込む。I/V変換回路114の入力端子はトランジスタM2に加え、電流Irefを当該入力端子に送り込む電流源I4を接続される。I/V変換回路114は、トランジスタM2による電流と電流源I4による電流とを合成して得られる電流Ioutを入力され、その出力端子にIoutに応じた電圧信号Voutを出力する。ここで、トランスリニアループを構成するトランジスタ群の中で、出力電流を得るトランジスタは自由に選択できる。例えば、図5及び図6の回路構成ではQ1~Q3に入力電流を供給し、Q4から出力電流を取り出したが、当該回路のQ1~Q4のうちQ3から出力電流を取り出す構成とすることもできる。図7は当該構成のトランスリニア回路112の回路図であり、図6の構成と同様、4象限動作可能な構成を示している。図7の回路では、図6の回路においてQ4のエミッタに接続されていた電流源I5及びトランジスタM1がQ3のエミッタに接続され、また、図6の回路においてQ3のエミッタに接続されていた電流源I3がQ4のエミッタに接続される。この回路においても、Q2,Q4のエミッタ間に接続された演算増幅器210は、それらエミッタを同電位に設定すると共に、これにより完成されるトランスリニアループにおけるトランスリニア原理が成立するようにM1を制御する。よって、Q3のコレクタ電流Iηについて6式が成り立ち、図6の回路と同様にしてI/V変換回路114からVoutを得ることができる。上述のように、図6,図7の構成によっても、図5の回路に関して説明した本発明の効果を有する同期検波回路72を実現できる。なお、本発明は、上述した実施形態に限定されるものではなく、種々の変形が可能である。例えば、図5~図7のトランスリニア回路112はn型基板上に形成するnpn型トランジスタを用いた例を説明したが、CMOSプロセスを用いて同様に、p型基板上にpnp型トランジスタを形成でき、当該pnp型トランジスタを用いてトランスリニア回路112を構成することができる。また、トランスリニア回路112は本発明を適用したトランスリニア回路の例に過ぎず、例えば、他のアナログ演算を行う構成を有したトランスリニア回路にも本発明を適用することができる。例えば、トランスリニアループを構成するトランジスタの数は4個以上であってもよく、またエミッタ同士が接続される電位平衡個所も2個所以上であってもよい。図8は、本発明の実施形態であるトランスリニア回路の他の例の概略の回路図である。このトランスリニア回路220は図5に示したトランスリニア回路112と似た構成であるので図5の回路と同様の構成要素には同一の符号を付し、以下、相違点を中心に説明する。このトランスリニア回路220においてはQ1,Q2が入力トランジスタであり、Q3,Q4が出力トランジスタである。入力トランジスタQ1のエミッタには入力電流Ix、またQ2のエミッタには入力電流Iyが供給される。出力トランジスタQ3,Q4それぞれのエミッタと電源V-との間には、Q3,Q4のエミッタに生じる出力電流及びそれらエミッタ電位を調節する調節手段として、nチャネルMOSトランジスタM0,M1が接続される。M0,M1は共にゲートを演算増幅器210の出力端子に接続され、これによりQ3,Q4のエミッタ電流は同じになるように制御される。当該エミッタ電流をIoutと表す。電流Ioutは演算増幅器210の出力電圧によりM0,M1と同様にゲート電位を制御されるnチャネルMOSトランジスタM2に複製され、出力電流として取り出される。例えば、出力電流IoutはI/V変換回路により電圧信号Voutに変換されて出力される。このトランスリニア回路220に1式を適用すると、Iout2=IxIyとなる。すなわち、トランスリニア回路220はIxとIyとの積の平方根を演算してIoutとして出力する回路である。"