"予め特定の位相ずれた2ビットのパラレルデータを排他的論理和演算してシリアルデータを出力する送信データ生成部を有することを特徴とするデータ送信機。前記2ビットのパラレルデータは、予め0.5ユニットインターバル~1.5ユニットインターバルの範囲で位相がずれている、ことを特徴とする請求項1に記載のデータ送信機。前記送信データ生成部には、上位のコーディングにより初期値が設定される、ことを特徴とする請求項1または請求項2に記載のデータ送信機。データ送信機から排他的論理和演算して送られたシリアルデータにおける任意の第1データと、該第1データの1ビット直前に排他的論理和演算を行った第2データとの排他的論理和演算を行って受信データを生成する受信データ生成部を有する、ことを特徴とするデータ受信機。請求項1乃至請求項3のいずれか1項に記載のデータ送信機と、請求項4に記載のデータ受信機と、前記データ送信機からの前記シリアルデータを前記データ受信機に供給する伝送線路と、を有することを特徴とするデータ送受信システム。前述したように、例えば、データ送信機でパラレルデータをシリアルデータに変換し、そのシリアルデータを、伝送線路を介してデータ受信機で受け取ってパラレルデータに変換するデータ送受信システムでは、タイミングの制約が厳しい。具体的に、例えば、20Gb/sbpsを超えるような高速信号伝送を行う場合、データ送信機における最終段の2:1マルチプレクサのクロックと、その前段の4:2マルチプレクサのクロックとのタイミング調整位相制御が難しい。すなわち、データ送信機側の最終段のマルチプレクサのタイミング設計は、タイミングの制約が厳しくて設計自由度が低いといった問題がある。一実施形態によれば、予め特定の位相ずれた2ビットのパラレルデータを排他的論理和演算してシリアルデータを出力する送信データ生成部を有することを特徴とするデータ送信機が提供される。開示のデータ送信機,データ受信機およびデータ送受信システムは、消費電流および占有面積の増加を抑えて、設計自由度の向上および高速データ伝送を行うことができるという効果を奏する。まず、データ送信機,データ受信機およびデータ送受信システムの実施例を詳述する前に、データ送受信システムの一例およびその問題点を、図1~図5を参照して説明する。図1は、データ送受信システムの一例を示すブロック図であり、例えば、20Gbpsの高速信号伝送システムを示すものである。図1において、参照符号101はデータ送信機、102は伝送線路、そして、103はデータ受信機を示す。データ送受信システムは、例えば、N個のパラレルデータをシリアルデータに変換して伝送線路102へ出力するデータ送信機101、その伝送線路102を介して受信したシリアルデータをパラレルデータに復元するデータ受信機103を有する。データ送信機101は、例えば、N:2マルチプレクサMUX111,2:1マルチプレクサ112,クロック発生回路113およびドライバ114を有する。クロック発生回路113は、マルチプレクサ111および112に対して、それぞれ適切なクロックを発生して供給する。N:2マルチプレクサ111は、データレートf0のN入力データから、データレートf1の2出力データを生成する。ここで、N×f0=2×f1の関係がある。すなわち、マルチプレクサ111は、N個のパラレルデータを2つのパラレルデータに変換する。また、2:1マルチプレクサ112は、データレートf1の2入力データから、データレートf2のシリアルデータを生成する。ここで、2×f1=N×f0=1×f2の関係がある。すなわち、マルチプレクサ112は、2個のパラレルデータを1つのシリアルデータに変換する。そして、ドライバ114は、マルチプレクサ112からのシリアルデータを駆動して、伝送線路102を介したデータ受信機103へのデータ伝送を行う。ここで、伝送線路102としては、データ送信機101およびデータ受信機102が設けられた対象に従って、例えば、LSIチップ間のボード上の配線、或いは、1つのチップ内における回路ブロック間の配線といった様々なものがあり得る。データ受信機103は、例えば、M個の判定回路ラッチ131-1~131-M,クロック発生回路132,デマルチプレクサDEMUX133およびクロックおよびデータ復元CDR:ClockandDataRecovery部134を有する。各判定回路131-1~131-Mは、例えば、クロック発生回路132からのクロックに従って、受信波形の遷移のタイミングおよびデータアイのセンタのタイミングでデータ判定を行う。さらに、デマルチプレクサ133は、判定回路131-1~131-Mの出力を受け取り、シリアルデータをより低速のデータレートのパラレルデータに変換してCDR部134に供給する。CDR部134では、例えば、受信データ波形をサンプルしたデジタルデータから最適な受信タイミングを抽出し、クロックの発生および位相調整を行うクロック発生回路132の遅延量を調整する。このようにして、判定回路131-1~131-Mの動作タイミングを最適なものとする。なお、伝送線路102による波形劣化の程度が大きい場合には、例えば、等化回路を設ける場合もある。ところで、データ送信機101では、送信波形を生成するために、複数のマルチプレクサ111,112間でデータを受け渡す必要がある。ここで、各マルチプレクサ111,112は、異なる周波数のクロックで動作するため、それら複数のクロックの位相を調整しなければならない。すなわち、後述するように、例えば、データ遅延量t2とクロック遅延量t1を適切に調整して、セットアップ/ホールドを十分に満たす必要がある。図2は、図1に示すデータ送受信システムにおけるデータ送信機を示すブロック図であり、N=8のときのN:2マルチプレクサ111および2:1マルチプレクサ112、並びに、前段のレベルコンバータ110を示すものである。図2に示されるように、N:28:2マルチプレクサ111は、8:4マルチプレクサ111-1および4:2マルチプレクサ111-2を含む。レベルコンバータ110は、例えば、CMOSレベルの8ビットパラレルのデータ入力をCMLCurrentModeLogicレベルの信号に変換する。レベルコンバータ110の出力は、例えば、バッファBF00を介してマルチプレクサ1118:4マルチプレクサ111-1へ供給される。また、8:4マルチプレクサ111-1の出力は、例えば、バッファBF01を介して4:2マルチプレクサ111-2へ供給される。さらに、4:2マルチプレクサ111-2の出力は、例えば、バッファBF16~BF19を介して、2:1マルチプレクサ120へ供給される。ここで、データ送信機101の最終段では、例えば、20Gbpsといった高速のクロックを使用するため、タイミング調整が難しくなる。なお、図2において、参照符号DIV10は、1/2周波数ディバイダ分周器を示す。図3および図4は、図2に示すデータ送信機における課題を説明するための図である。図3において、図2中のバッファBF11~BF14,BF16~BF19,並びに,BF21およびBF22は、それぞれバッファBF1a,BF1b並びにBF2としてまとめられている。図3に示されるように、例えば、4:2マルチプレクサ111-2と2:1マルチプレクサ120間のデータの受け渡しを正常に行うためには、遅延時間t1およびt2の遅延量を調整しなければならない。この遅延量の調整位相調整は、通常、バッファBF1a,BF1b,BF2の挿入により行われる。すなわち、遅延時間t1には、バッファBF1およびBF2等の遅延が含まれ、また、遅延時間t2には、バッファBF10~BF19および分周器DIV10等の遅延が含まれる。そして、これら遅延時間t2およびt1を調整し、t2-t1が、例えば、半導体の製造プロセス,使用する温度や電圧の変動PVT変動に対して、t0≦t2-t1≦t01UIを満たすt0が存在しなければならない。ここで、1UIは、1ユニットインターバルUnitIntervalを示し、例えば、10Gbpsのデータであれば、100psec1ビット周期が1UIに相当する。なお、t0は、設計上決まる固定値であるが、例えば、PVT変動依存性が大きい場合、遅延の変化量が1UIを超えてしまう場合がある。具体的に、図4に示されるように、半導体の製造プロセスpおよびnチャネル型MOSトランジスタの動作速度がSSSlowSlowのとき閾値電圧は高く、例えば、VDD=1.08Vになり、また、FFFastFastのとき閾値電圧は低く、例えば、VDD=1.26Vになる。さらに、半導体の製造プロセスがTTTypicalTypicalのとき、例えば、VDD=1.20Vになる。ここで、遅延の変化量t1-t2が1UIを超えるのは、例えば、温度が高くなるほど生じ易くなる。また、高速動作するN:2マルチプレクサ1114:2マルチプレクサ111-2と2:1マルチプレクサ112との間では、1UIが非常に小さいため、遅延の変化量が1UIを超える虞が大きくなる。具体的に、例えば、20Gbpsの場合、1UI=50psecになり、より低速動作のマルチプレクサ間よりも、遅延の変化量が1UIを超える状況になり易い。このように、半導体の製造プロセスの変動により、最終段のマルチプレクサ112では、遅延の変化量が1UIを超えて誤ったデータを送信する虞がある。図5は、データ送受信システムにおけるデータ送信機の他の例を示すブロック図である。図5と上述した図3との比較から明らかなように、図5に示すデータ送信機は、図3のデータ送信機に対して、フェーズインターポレータ位相調整回路115および制御回路50が追加されている。すなわち、図5に示すデータ送信機は、周波数を1/2とする分周器DIV10の後段のクロックパスに、自動的に適切な遅延量を実現するための位相調整回路115を設けるようになっている。ここで、位相調整回路115は、例えば、ノードn0の位相を検出する位相検出器52,2:1マルチプレクサ51およびフィルタ53を有する制御回路50により帰還制御される。これにより、4:2マルチプレクサ111-2は、位相調整回路115により適切な遅延量が与えられたクロックCK1に従って、4ビットのパラレルデータdin1から2ビットのパラレルデータdin2を出力する。そして、最終段の2:1マルチプレクサ120は、4:2マルチプレクサ111-2から出力される適切に位相調整された2ビットのパラレルデータdin2を受け取り、クロックCK2に従って各データアイの中央で選択して、シリアルデータdoutを出力する。この図5に示すデータ送信機は、図1におけるデータ送信機よりも高速なデータ送信が可能であるが、例えば、位相調整回路115および制御回路50を設けることにより、消費電流の増大と共に、占有面積も増大することになる。以上のように、マルチプレクサ間のタイミング、特に、最終段の2:1マルチプレクサとその前段の4:2マルチプレクサとの間のタイミングを保証するには、複数のバッファを挿入し、或いは、位相調整回路を挿入することにより、遅延量を適切に制御している。しかしながら、複数のバッファや位相調整回路およびその制御回路の挿入は、消費電流および占有面積の増大を来すことになる。また、データ送信機の最終段のマルチプレクサは、タイミングの制約が厳しいため、タイミング設計が困難になり、設計自由度の低下を招くことにもなる。以下、データ送信機,データ受信機およびデータ送受信システムの実施例を、添付図面を参照して詳述する。図6は、本実施例に係るデータ送受信システムの一例を示すブロック図である。図6において、参照符号1はデータ送信機、2は伝送線路、そして、3はデータ受信機を示す。本実施例のデータ送受信システムは、例えば、N個のパラレルデータをシリアルデータに変換して伝送線路2へ出力するデータ送信機1、その伝送線路2を介して受信したシリアルデータをパラレルデータに復元するデータ受信機3を有する。データ送信機1は、例えば、N:2マルチプレクサMUX11,排他的論理和XOR回路12および出力ドライバ13を有する。ここで、送信データ生成部10は、XOR回路12および出力ドライバ13を有する。排他的論理和回路12は、N:2マルチプレクサ11からの予め特定の位相ずれた2ビットのパラレルデータを排他的論理和演算XOR演算してシリアルデータに反感する。出力ドライバ13は、排他的論理和回路12からのシリアルデータを増幅して伝送線路2へ出力する。ここで、排他的論理和回路12に供給される2ビットのパラレルデータは、例えば、予め0.5UIユニットインターバル~1.5UIの位相がずれており、好ましくは、予めほぼ1UIだけ位相がずれている。データ受信機3は、フリップフロップ31,33と、排他的論理和XOR回路32と、デマルチプレクサ並びにクロックおよびデータ復元回路DEMUXCDR34を有する。ここで、受信データ生成部30は、フリップフロップ31,33およびXOR回路32を有する。なお、データ送信機1およびデータ受信機3には予め初期値が設定され、その初期値に基づいて順次排他的論理和演算を行い、2ビットのパラレルデータからシリアルデータの生成、並びに、シリアルデータから受信データの生成を行う。データ受信機3では、フリップフロップ31により任意の第1データXnを判定し、その第1データXnと、該第1データXnの1ビット直前に排他的論理和演算を行った第2データYn1との排他的論理和演算を行って受信データYnを生成する。ここで、第2データYn1は、XOR回路32の出力をフリップフロップ33で1クロック時間だけ遅延して出力される。そして、現在の受信データYnは、XOR回路32により、第1データXnと第2データYn1との排他的論理和演算の結果として得られる。なお、受信データYnは、DEMUXCDR34によりデマルチプレクスされ、所定ビットのパラレルデータに変換して出力される。以上において、データ送信機1における送信データの初期値は、予めデータ受信機3側で認識する必要があるため、初期化シーケンス中に初期値の設定を行う。なお、データ受信機3のデコード回路は、XOR回路32であるため、図1~図5を参照して説明したデータ送信機1における遅延量制御のための回路に比べて、消費電力および占有面積は大幅に小さくなる。図7は、図6に示すデータ送受信システムにおけるデータ送信機の一例を示すブロック図であり、また、図8は、図7に示すデータ送信機に対応する一般的なデータ送信機を示すブロック図である。さらに、図9は、図7および図8に示すデータ送信機の動作を比較して説明するためのタイミング図である。まず、図7に示されるように、本実施例のデータ送信機1において、4ビットのパラレルデータd0~d3を2ビットのパラレルデータD0,D1に変換する4:2マルチプレクサは、2つのセレクタ11-1,11-2を有する。セレクタ11-1および11-2は、クロックCLKを分周器14で分周2分周したクロックにより制御される。このようにして得られた2ビットのパラレルデータD0,D1は、XOR回路12に供給されて排他的論理和演算が行われ、シリアルデータOUT1に変換される。このXOR回路12から出力されるシリアルデータOUT1は、出力ドライバ13により増幅されて伝送線路2へ出力される。一方、図8に示されるように、一般的なデータ送信機101において、4ビットのパラレルデータd0~d3を2ビットのパラレルデータD0,D1に変換する4:2マルチプレクサは、2つのセレクタ111-21,111-22を有する。セレクタ111-21および111-22は、クロックCLKを分周器116で分周したクロックにより制御される。このようにして得られた2ビットのパラレルデータD0,D1は、データD0がラッチ121,122を介してセレクタ126の一方の入力へ供給され、また、データD1がラッチ123~125を介してセレクタ126の他方の入力へ供給される。そして、セレクタ126は、クロックCLKに応じてラッチ122の出力またはラッチ125の出力を選択し、出力ドライバ114を介して出力データOUT2を伝送線路102へ出力する。なお、奇数段のラッチ121,123および125は、例えば、クロックの立ち下がりタイミングでデータを取り込み、また、偶数段のラッチ122および124は、例えば、クロックの立ち上がりタイミングでデータを取り込むようになっている。図9に示されるように、図7のデータ送信機1送信データ生成部10は、例えば、予め1UIだけ位相がずれた2ビットのパラレルデータD0,D1<0,1>,<1,2>,...の排他的論理和演算を行ってシリアルデータOUT1を生成する。そして、図7のデータ送信機1からのシリアルデータOUT1は、データ受信機3受信データの生成部30により処理されて元のデータDoutが得られる。ここで、送信データ生成部10に供給される2ビットのパラレルデータD0,D1は、1UIだけ位相がずれているのが好ましいが、例えば、0.5UI~1.5UIの範囲であれば、送信データ生成部10によりシリアルデータに変換することができる。一方、図8のデータ送信機101は、2ビットのパラレルデータD0,D1<1>,<2>,...を2:1マルチプレクサ112でシリアルデータOUT2に変換し、そのままデータ受信機103へ出力することになる。なお、図8のデータ送信機101における課題は、図1~図5を参照して詳述した通りである。本実施例によれば、データ送信機における最終段の2:1マルチプレクサを設ける必要がないため、例えば、その前段の4:2マルチプレクサのクロックとのタイミング調整を不要とすることができ、設計自由度を向上させることができる。また、例えば、データ送信機側の位相調整回路が不要になるため、消費電力を低減することが可能になる。すなわち、本実施例によれば、設計自由度を向上して高速データ伝送を行うことができ、さらに、回路規模を低減して消費電力を削減することも可能になる。図10~図12は、図7に示すデータ送信機における送信データ生成部の例を示す回路図であり、差動の排他的論理和回路XOR回路12と出力ドライバ13を纏めた回路、すなわち、排他的論理和演算機能を兼ねた出力ドライバの例を示すものである。ここで、図10~図12のそれぞれに示す回路は、Y=/AB/BA、および、/Y=/A/BBAを実現する。なお、A,/AおよびB,/Bは、2ビットパラレルの差動の入力データD0およびD1を示し、また、Y,/Yは、シリアルに変換された差動の出力データを示す。図10に示す回路は、2つのシングルエンドの回路に対して、差動の2ビットのパラレルデータA,/A,B,/Bを与え、排他的論理和演算された差動のシリアルデータY,/Yを出力するようになっている。図11に示す回路は、XOR回路12および出力ドライバ13を、CMLCurrentModeLogic回路として構成した例であり、また、図12は、LVDSLowVoltageDifferentialSignal回路として構成した例である。なお、本実施例のデータ送受信システムで使用する信号は、必ずしも差動である必要はなく、シングルエンドの信号であってもよい。また、XOR回路12および出力ドライバ13は、図10~図12に示す回路に限定されるものではなく、様々な回路を適用することができるのはいうまでもない。図13は、図6に示すデータ送受信システムにおけるデータ受信機の変形例を示すブロック図であり、また、図14は、図13に示すデータ受信機の動作を説明するためのタイミング図である。図6において、受信機3は、フリップフロップ31,33およびXOR回路32の1組の処理回路により、伝送線路2を介して送られてきたデータを再生しているが、図13に示す変形例では、インターリーブ制御された4組の処理回路によりデータを再生する。ここで、フリップフロップ310~313は、それぞれ図6におけるフリップフロップ31に対応し、また、XOR回路320~323は、それぞれ図6におけるXOR回路32に対応する。なお、フリップフロップ310~313に入力されるクロックCK0~CK3は、互いに90°だけ位相がずれた四相クロックとされ、インターリーブ動作を行うようになっている。なお、図6では、1ビット直前に排他的論理和演算を行った第2データYn1を得るために、フリップフロップ33を設けていたが、図13では、隣接するXOR回路の出力を利用する。すなわち、XOR回路320は、フリップフロップ310の出力信号M0およびXOR回路323の出力信号を受け取って排他的論理和演算を行う。また、XOR回路321は、フリップフロップ311の出力信号M1およびXOR回路320の出力信号を受け取って排他的論理和演算を行う。さらに、XOR回路322は、フリップフロップ312の出力信号M2およびXOR回路321の出力信号を受け取って排他的論理和演算を行う。そして、XOR回路323は、フリップフロップ313の出力信号M3およびXOR回路322の出力信号を受け取って排他的論理和演算を行う。XOR回路320は、フリップフロップ330および332を介して出力D0を出力し、また、XOR回路321は、フリップフロップ331および333を介して出力D1を出力する。ここで、フリップフロップ330および331のクロック端子には、例えば、フリップフロップ311を制御するクロックCK1が入力される。さらに、XOR回路322は、フリップフロップ334を介して出力D2を出力し、また、XOR回路323は、フリップフロップ335を介して出力D3を出力する。ここで、フリップフロップ332~335のクロック端子には、例えば、フリップフロップ313を制御するクロックCK3が入力される。以上により、図14に示されるように、フリップフロップ332~335からは、位相が90°異なり、入力データDinの1/4倍のビットレートの出力データD0~D3が出力されることになる。なお、図14において、N0およびN1は、フリップフロップ330および331の出力を示している。ここで、インターリーブ動作を利用した構成は、四相クロックで制御される4組の処理回路に限定されず、例えば、反転論理の二相クロックで制御される2組の処理回路、或いは、八相クロックで制御される8組の処理回路等であってもよいのはもちろんである。図15は、本実施例のデータ送受信システムの処理動作を説明するためのフローチャート図であり、また、図16は、本実施例のデータ送受信システムにおける初期値の設定を説明するためのブロック図である。まず、ステップST1において、データ送受信システムの動作が開始すると、ステップST2に進んで、データ送信機1から初期化信号を、伝送線路2を介して受信機3へ送信して、ステップST3に進む。ステップST3では、データ受信機3のCDRDEMUXCDR34を初期化して、ステップST4に進む。ステップステップST4では、データ受信機3のデータ初期化を行う。本実施例のデータ送受信システムにおいて、データ送信機1の最終段では、2ビットのパラレルデータから排他的論理和演算を行ってシリアルデータを生成し、そのシリアルデータを、伝送線路2を介してデータ受信機3へ伝送する。そのため、データ受信機3では、データ送信機から排他的論理和演算して送られたシリアルデータから正しいデータを再生するために、データの初期化を行う必要がある。これは、データ受信機3では、受け取ったシリアルデータにおける任意の第1データと、その第1データの1ビット直前に排他的論理和演算を行った第2データとの排他的論理和演算を行って受信データを生成するため、初期値のデータが必要になる。そこで、図16に示されるように、例えば、データ送信機1送信データ生成部10およびデータ受信機3受信データ生成部30のマクロ外に、コーダ41およびデコーダ42を設け、それぞれ上位のコーディングにより初期値のデータ設定を行う。また、初期値のデータ設定は、例えば、I/O回路の内部に専用の初期化レジスタを設け、その初期化レジスタを使用して行うこともでき、様々な変形が可能である。そして、ステップST5に進んで、通常動作を開始する。すなわち、データ送信機1の送信データ生成部10は、予め特定の位相ずれた2ビットのパラレルデータを排他的論理和演算してシリアルデータを出力する。さらに、データ受信機3は、受け取ったシリアルデータにおける任意の第1データと、その第1データの1ビット直前に排他的論理和演算を行った第2データとの排他的論理和演算を行って受信データを生成する。ここで、図15では、ステップST6においてパリティーチェックを行い、誤りを発見した場合には、ステップST2に戻るようになっている。これは、データ受信機3で再生されるデータは、1ビットの誤りがあると、それ以降、誤りが続くことになるため、例えば、CRCCyclicRedundancyCheck:巡回冗長検査等の対策を行うようになっている。ただし、例えば、高速のI/O回路では、通常、CRC機能を搭載しているため、オーバヘッドにはならない。以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。付記1予め特定の位相ずれた2ビットのパラレルデータを排他的論理和演算してシリアルデータを出力する送信データ生成部を有することを特徴とするデータ送信機。付記2前記2ビットのパラレルデータは、予め0.5ユニットインターバル~1.5ユニットインターバルの範囲で位相がずれている、ことを特徴とする付記1に記載のデータ送信機。付記3前記2ビットのパラレルデータは、予めほぼ1ユニットインターバルだけ位相がずれている、ことを特徴とする付記2に記載のデータ送信機。付記4前記送信データ生成部には、上位のコーディングにより初期値が設定される、ことを特徴とする付記1乃至付記3のいずれか1項に記載のデータ送信機。付記5前記送信データ生成部は、4:2マルチプレクサの出力を受け取る、ことを特徴とする付記1乃至付記4のいずれか1項に記載のデータ送信機。付記6前記送信データ生成部は、排他的論理和演算機能を兼ねた出力ドライバである、ことを特徴とする付記1乃至付記5のいずれか1項に記載のデータ送信機。付記7前記出力ドライバは、差動形式のドライバである、ことを特徴とする付記6に記載のデータ送信機。付記8データ送信機から排他的論理和演算して送られたシリアルデータにおける任意の第1データと、該第1データの1ビット直前に排他的論理和演算を行った第2データとの排他的論理和演算を行って受信データを生成する受信データ生成部を有する、ことを特徴とするデータ受信機。付記9前記受信データ生成部には、上位のコーディングにより初期値が設定される、ことを特徴とする付記8に記載のデータ受信機。付記10付記1乃至付記7のいずれか1項に記載のデータ送信機と、付記8または付記9に記載のデータ受信機と、前記データ送信機からの前記シリアルデータを前記データ受信機に供給する伝送線路と、を有することを特徴とするデータ送受信システム。"