"ノーマリオフ型の半導体装置であって、ヘテロ接合を構成する半導体層と、前記半導体層の表面部に形成されている第1リセス部と、前記半導体層の表面部に形成されており、前記第1リセス部よりも浅い第2リセス部と、前記第1リセス部に形成されているとともに前記第2リセス部の少なくとも一部にも形成されており、平面視したときに、前記第1リセス部から伸びて前記第2リセス部の前記少なくとも一部を覆うゲート部と、を備えており、前記半導体層は、第1半導体層と、前記第1半導体層上に設けられているとともに前記第1半導体層よりもバンドギャップが広い第2半導体層とを有しており、前記第2リセス部は、前記第2半導体層を貫通しておらず、前記第1リセス部に形成された前記ゲート部の下方には第1チャネル部が形成されており、前記第2リセス部に形成された前記ゲート部の下方には第2チャネル部が形成されており、前記第2チャネル部は、前記第1チャネル部よりも電流経路の上流側に配置されている上流側第2チャネル部を有する半導体装置。前記第1リセス部と前記第2リセス部の間に、非リセス部が存在する請求項1に記載の半導体装置。前記半導体層の材料が窒化物半導体である請求項1又は2に記載の半導体装置。特許文献1に対応する半導体装置600では、ゲート部605のゲート電極606がリセス部のみに形成されており、図示602Aに示される部分にはゲート電極606が配置されていない。このため、半導体装置600のゲート部605にオン電圧が印加されても、その部分のチャネル密度が極めて低く、オン抵抗が大きいという問題がある。一方、特許文献2に対応する半導体装置700では、ゲート部705のゲート電極706がリセス部及び非リセス部の一部に形成されており、上記問題は改善される。しかしながら、半導体装置700では、第2半導体層714の厚い部分が空乏化し難いことから、ゲート部705のドレイン側端部702Aに過大な電界がかかり、耐圧が低いという問題がある。上記したように、リセス部を形成して第2半導体層に薄い部分と厚い部分を設ける技術では、ゲート部の形態によってオン抵抗の増大又は耐圧の低下が問題となる。本明細書に開示する技術は、ヘテロ接合を構成する半導体層を備えるノーマリオフ型の半導体装置において、オン抵抗の増大と耐圧の低下の双方を抑制する技術を提供することを目的とする。本明細書で開示される半導体装置では、ヘテロ接合面を有する第2半導体層に厚みが薄い部分と厚い部分の他に、厚みが中間の部分がさらに形成されており、ゲート部の端部がその厚みが中間の部分に配置されていることを特徴としている。具体的には、第2半導体層の表面部に第2のリセス部を形成することで、第2半導体層に厚みが中間の部分が形成される。ゲート部は、第2半導体層の厚みの薄い部分を覆うとともに、端部が厚みが中間の部分に配置されている。厚みが中間の部分では、厚みが薄い部分よりもヘテロ接合面の2次元電子ガス層のキャリア密度が高い。このため、ゲート部の端部が厚みが薄い部分に配置される場合に比して、オン抵抗の増大が抑制される。さらに、厚みが中間の部分は、厚みが厚い部分よりもヘテロ接合面の2次元電子ガス層のキャリア密度が低く、空乏化され易い。このため、ゲート部の端部における電界が緩和され、耐圧の低下も抑制される。このように、本明細書で開示される半導体装置では、第2半導体層が、ノーマリオフ動作を実現するための厚みが薄い部分と、オン抵抗を低下させるための厚みが厚い部分の他に、ゲート部の端部に対応した厚みが中間の部分を備えていることで、オン抵抗の増大と耐圧の低下の双方を改善することができる。本明細書で開示する半導体装置は、ノーマリオフ型の半導体装置であって、ヘテロ接合を構成する半導体層と、第1リセス部と、第2リセス部と、ゲート部とを備えている。第1リセス部は、半導体層の表面部に形成されている。第2リセス部は、半導体層の表面部に形成されており、第1リセス部よりも浅い。ゲート部は、第1リセス部に形成されているとともに、第2リセス部の少なくとも一部にも形成されている。このため、ゲート部は、平面視したときに、第1リセス部から伸びて第2リセス部の少なくとも一部を覆うように形成されている。半導体層は、第1半導体層と、第1半導体層上に設けられているとともに第1半導体層よりもバンドギャップが広い第2半導体層とを有している。第1リセス部は、第2半導体層を貫通して第1半導体層に達していてもよく、第2半導体層を貫通していなくてもよい。第2リセス部は、第2半導体層を貫通していない。第1リセス部に形成されているゲート部の下方には第1チャネル部が形成されている。第2リセス部に形成されているゲート部の下方には第2チャネル部が形成されている。第2チャネル部は、第1チャネル部よりも電流経路の上流側に配置されている上流側第2チャネル部を有する。上記の半導体装置では、第2リセス部が形成されており、その第2リセス部の底面は第2半導体層の表面と第1リセス部の底面の間に位置している。このため、上記の半導体装置では、第1リセス部が形成されている部分が第2半導体層の厚みが薄い部分であり、第2リセス部が形成されている部分が第2半導体層の厚みが中間の部分であり、非リセス部が第2半導体層の厚みが厚い部分である。上記の半導体装置では、ゲート部の端部が第2リセス部に配置されている。このため、上記の半導体装置では、オン抵抗の増大と耐圧の低下の双方を改善することができる。第1リセス部と第2リセス部の間に、非リセス部が存在していてもよい。すなわち、半導体装置を平面視したときに、第1リセス部と第2リセス部が離れていてもよい。リセス部は、半導体層の表面に開口を有するマスクを形成した後、開口部をエッチングすることにより形成される。エッチング深さの誤差を少なくするためには、第1リセス部と第2リセス部を各々1回のエッチングで形成することが好ましい。第1リセス部と第2リセス部を各々1回のエッチングで形成する場合、第1リセス部に対応するマスクを形成して開口部から露出する半導体層の表面部をエッチングする工程と、第2リセス部に対応するマスクを形成して開口部から露出する半導体層の表面部をエッチングする工程を実施する。なお、第1リセス部を形成する工程と第2リセス部を形成する工程の順序はどちらが先でも構わない。例えば、第1リセス部を形成した後に第2リセス部を形成する場合、先に形成された第1リセス部がさらにエッチングされないように、第1リセス部は第2リセス部を形成する際のマスクで覆う必要がある。このとき、第1リセス部に隣接して第2リセス部を形成しようとすると、第2リセス部に対応するマスクの位置合わせが困難となる。例えば、第2リセス部に対応するマスクが位置ずれし、第1リセス部の底面の一部が露出すると、第2リセス部を形成するときに第1リセス部の底面の一部もエッチングされてしまう。このような事態を避けるためには、第1リセス部が第2リセス部に対応するマスクで確実に覆われるように、第2リセス部に対応するマスクを第1リセス部から十分に離れた位置まで延在して形成し、第2リセス部に対応するマスクの位置ずれを許容するのが望ましい。この場合、第1リセス部と第2リセス部の間に、非リセス部が形成されることとなる。すなわち、第1リセス部と第2リセス部の間に非リセス部が存在する形態の半導体装置は、第1リセス部と第2リセス部が独立した工程で製造されたことを反映しており、その結果、形成されている第1リセス部と第2リセス部のエッチング深さは所望の深さに正確に一致している。なお、第1リセス部と第2リセス部の間の非リセス部にはゲート部が配置されており、そのゲート部の下方には2次元電子ガス層が形成されるので、第1リセス部と第2リセス部の間のオン抵抗の増大が抑制される。半導体層には、様々な材料を用いることができる。例えば、半導体層の材料には窒化物半導体を用いてもよい。本明細書で開示する技術によると、オン抵抗の増大を抑制しつつ、耐圧の低下が抑制された半導体装置を実現することができる。第1実施形態図1に示すように、半導体装置100は、半導体層16と、ドレイン電極18と、ソース電極10と、ゲート部5を備えている。半導体層16は、窒化ガリウムGaNを材料とするi型の第1半導体層12と、窒化アルミニウムガリウムAl0.25Ga0.75Nを材料とするi型の第2半導体層14を備えている。第1半導体層12と第2半導体層14によりへテロ接合が構成されている。第1半導体層12の厚みT12はおよそ4μmであり、第2半導体層14の厚みT14はおよそ25nmである。半導体層16の表面部には、第1リセス部8と第2リセス部4が形成されている。第1リセス部8は第2リセス部4内に位置しており、第1リセス部8のドレイン電極18側の側面が第2リセス部4に連続しており、第1リセス部8のソース電極10側の側面も第2リセス部4に連続している。第1リセス部8の深さD8はおよそ35nmであり、第2リセス部4の深さD4はおよそ15nmである。第1リセス部8は第2半導体層14を貫通しており、その底面は第1半導体層12内に位置する。第2リセス部4は第2半導体層14を貫通しておらず、その底面が第2半導体層14内に位置する。第2リセス部4の底面は、第2半導体層14の表面と第1リセス部8の底面の間に位置している。第2リセス部4が形成されている範囲C2a及びC2bでは、第2半導体層14の厚みはおよそ10nmである。ドレイン電極18とソース電極10は、ゲート部5を挟んで離れた位置に設けられており、各々半導体層16の表面に電気的に接続している。ドレイン電極18は電源の高電圧側に接続されており、ソース電極10は接地されている。ゲート部5はゲート電極6とゲート絶縁膜2を有しており、ゲート電極6がゲート絶縁膜2を介して第1リセス部8の全体と第2リセス部4の一部に対向している。ゲート部5のドレイン側端部6dは、第2リセス部4に位置している。ゲート部5のソース側端部6sも、第2リセス部4に位置している。ゲート部5は、第1リセス部8から伸びて第2リセス部4の一部まで連続している。半導体装置100を平面視すると、ゲート部5が、第1リセス部8の全体を覆うとともに、第1リセス部8から伸びて第2リセス部4の一部を覆う格好となる。半導体層16内に形成される電子のチャネルについて説明する。第1リセス部8に対応する範囲C1では、半導体層16がヘテロ接合面を有していない。そのため、範囲C1では、半導体層16にバンドギャップの相違による2次元電子ガス層が形成されない。範囲C1では、ゲート部5のゲート電極6に正のオン電圧が印加されると、ゲート絶縁膜2の周囲の半導体層16に電子が蓄積され、蓄積層が形成される。以下の説明では、範囲C1の半導体層16を第1チャネル部C1と称す。ゲート部5にオン電圧が印加されていないときは、ゲート部5の電圧は接地電圧となり、第1チャネル部C1に蓄積層が形成されず、第1チャネル部C1を電子が移動することができない。半導体装置100は、ノーマリオフ型の半導体装置である。なお、第1リセス部8の深さD8は、第2半導体層14の厚みT14より浅くてもよい。この場合、第1チャネル部C1に第1半導体層12と第2半導体層14のヘテロ界面が現れる。この場合の第1リセス部8の深さD8は、ゲート部5のゲート電極6にオフ電圧接地電圧が印加されたときに第1チャネル部C1に2次元電子ガス層が形成されず、ゲート部5のゲート電極6にオン電圧が印加されたときにだけ第1チャネル部C1に2次元電子ガス層形成される深さであればよい。第2リセス部4は、ゲート部5が対向していない範囲C2aと、ゲート部5が対向している範囲C2bを備えている。第2リセス部の深さは、ゲート部5が浮遊の状態で2次元電子ガス層が形成されるように調整されている。そのため、範囲C2aと範囲C2bには、ドレイン電圧が高くない限り2次元電子ガス層が形成される。すなわち、ゲート部5にオン電圧が印加され、ドレイン電極18からソース電極10に向けて電流が流れているときドレイン電圧は低いだけでなく、ゲート部5にオフ電圧が印加されている場合でも、ドレイン電極18に高電圧が印加されていない場合には2次元電子ガス層が形成される。そのため、半導体装置100のオン状態において、ゲート電圧が印加されない範囲C2aにも2次元電子ガス層が形成される。また、範囲C2aと範囲C2bでは、ゲート部5にオフ電圧接地電圧が印加され、ドレイン電極18に高電圧が印加されると2次元電子ガス層が消失する。そのため、範囲C2aと範囲C2bでは、ゲート部5にオフ電圧が印加され、ドレイン電極18とソース電極10の間に電位差が生じると、半導体層16のヘテロ接合面が空乏化される。以下の説明では、範囲C2a及び範囲C2bの半導体層16を第2チャネル部C2と称す。第2チャネル部C2は、第1チャネル部C1よりもドレイン電極18側電流経路の上流側に位置する上流側第2チャネル部C2uと、第1チャネル部C1よりもソース電極10側電流経路の下流側に位置する下流側第2チャネル部C2lとに区別することができる。上記したように、範囲C2第2チャネル部は、ゲート部5にオン電圧が印加されているときには2次元電子ガス層が形成され、ゲート部5にオフ電圧が印加され、ドレイン電極18に高電圧が印加されているときには2次元電子ガス層が消失する。すなわち、第2リセス部4の深さD4は、ゲート部5にオン電圧が印加されたときに第2チャネル部C2に2次元電子ガス層が形成され、ゲート部5にオフ電圧が印加され、ドレイン電極18に高電圧が印加されたときに第2チャネル部C2の2次元電子ガス層が空乏化する深さであればよい。そのような深さであれば、第2リセス部4は、階段状に複数の深さを有していてもよい。なお、ドレイン電極18に高電圧が印加されているとは、ドレイン電圧が、ドレイン電極18に電圧が印加されていないときに第2チャネル部C2の2次元電子ガス層を空乏化することができるゲート電圧の絶対値である状態のことをいう。具体的にいうと、上記したように、第2チャネル部C2には、ドレイン電圧が高くない限り2次元電子ガス層が形成される。ドレイン電圧を高くすることなく第2チャネル部C2の2次元電子ガス層を消失させるためには、ゲート部5に負の電圧を印加しなくてはいけない。この負の電圧は、第2リセス部4の閾値電圧と評価することができる。ドレイン電圧がこのような大きさに達している状態を、ドレイン電極18に高電圧が印加されているという。すなわち、ドレイン電圧が、第2リセス部4の閾値電圧の絶対値の電圧以上に達していることを、ドレイン電極18に高電圧が印加されているという。非リセス部C3は、第1リセス部8及び第2リセス部4が形成されていない。非リセス部C3には濃い濃度の2次元電子ガス層が形成されるので、半導体装置100のチャネル抵抗を小さくすることができる。なお、第2半導体層14の厚みT14が厚くなるほど、2次元電子ガス層の濃度が濃くなり、チャネル抵抗が小さくなる。以下の説明では非リセス部C3を第3チャネル部C3と称す。第3チャネル部C3には、低抵抗のチャネルが形成される。ゲート部5に正のオン電圧を印加すると、第1チャネル部C1,第2チャネル部C2に電子のチャネルが形成される。そのため、ゲート部5に正のオン電圧を印加すると、電流が、ドレイン電極18からソース電極10に向けて矢印20の方向に流れる。ドレイン電極18からソース電極10までの間に低抵抗のチャネルが連続するので、半導体装置100のオン抵抗は小さい。ゲート部5に印加している電圧をオフすると、ゲート部5の電圧は接地電圧になる。第1チャネル部C1に形成されていたチャネルか消失し、さらにドレイン電圧が上昇し、第2チャネル部C2の2次元電子ガス層が空乏化される。空乏層は、ゲート部5からドレイン電極18に向けて伸びるので、第2チャネル部C2だけでなく第3チャネル部C3の一部も空乏化される。これにより、ゲート部5のドレイン側端部6dに高電界がかかることを抑制することができる。第1リセス部8よりも電流経路の上流側において、ゲート部5のドレイン側端部6dは、第2リセス部4内に位置している。第2チャネル部C2の2次元電子ガス層が空乏化されるので、ゲート部5に高電界がかかることを抑制することができる。上記したように、ゲート部5は、第1リセス部8から伸びて第2リセス部4の一部まで連続している。そのため、半導体装置100は、図20に示す従来の半導体装置600の範囲602Aように、チャネル密度が極めて小さい範囲が存在しない。半導体装置100は、オン抵抗が増大することを抑制することができる。また、ゲート電極6のドレイン側端部6dが、第2リセス部4内に位置しており、第3チャネル部C3の半導体層16には対向していない。そのため、半導体装置100は、図21に示す従来の半導体装置700の範囲702Aように、ゲート部5のドレイン電極18側端部に過大な電界がかかることもない。半導体装置100は、ゲート部5が破壊されることを抑制できるので、高耐圧を実現することができる。図1では、第1リセス部8よりも電流経路の下流側、すなわち、第1リセス部8よりもソース電極10側にも第2リセス部4が形成されている。ゲート電極6のソース側端部6sは、第2リセス部4内に位置している。半導体装置100をオフしたときには、ソース電極10とゲート部5の電圧は接地電圧であり、両者の間に電界が生じることはない。そのため、ソース側端部6sは、非リセス部に形成されていてもよい。なお、第2リセス部4は、第1リセス部8よりも電流経路の上流側にのみ形成されていてもよい。すなわち、上流側第2チャネル部C2uが形成されていれば、下流側第2チャネル部C2lは形成されていなくてもよい。なお、第2リセス部4の第2半導体層14の厚みが薄すぎると、第2チャネル部C2に2次元電子ガス層が形成されない。特に、範囲C2aには、ゲート部5が対向していないので、ゲート部5にオン電圧を印加しても蓄積層が形成されにくい。また、第2リセス部4の第2半導体層14の厚みが厚すぎると、半導体装置100をオフしたときに、第2チャネル部C2が空乏化しない。特に、半導体装置100をオフしたときにゲート絶縁膜2と第2半導体層14の間にホールが蓄積されていると、第2チャネル部C2がより空乏化しにくくなる。上記した不具合を生じさせないために、第2半導体層14の材料としてAl0.25Ga0.75Nを利用する場合、第2リセス部4の第2半導体層14の厚みは、4~16nmであればよい。第2半導体層14の厚みがこの範囲内であれば、第2チャネル部C2に2次元電子ガス層が形成され、半導体装置100をオフしたときに第2チャネル部C2が空乏化する。なお、第2リセス部4の第2半導体層14の厚みは、10~15nmであることが特に好ましい。半導体装置100の製造方法を説明する。図2に示すように、第1半導体層12上に第2半導体層14が積層された半導体層16を用意し、フォトリソグラフィー技術を用いて半導体層16の表面に開口40aを有するマスク層40を形成する。開口40aの幅は、第1リセス部8の幅図1の範囲C1に相当する。次いで、図3に示すように、ドライエッチング技術を用いて、開口40aが形成された部分の半導体層16を異方性エッチングし、リセス42を形成する。エッチング深さD42は、第1リセス部8の深さD8と第2リセス部4の深さD4図1を参照の差である。マスク層40を除去した後、図4に示すように、フォトリソグラフィー技術を用いて半導体層16の表面に開口44aを有するマスク層44を形成する。開口44aの幅は、第1リセス部8と第2リセス部4を合わせた幅図1の範囲C1と範囲C2に相当する。次いで、図5に示すように、ドライエッチング技術を用いて、開口44aが形成された部分の半導体層16を異方性エッチングする。エッチング深さは、第2リセス部4の深さD4である。これにより、第1リセス部8と第2リセス部4が形成される。マスク層44aを除去した後、図6に示すように、半導体層16の表面に開口2a及び2bを有する絶縁膜2を形成する。開口2aはドレイン電極18を形成する位置に相当し、開口2bはソース電極10を形成する位置に相当する図1を参照。その後、第1リセス部8から第2リセス部4の一部まで伸びているゲート電極6、ドレイン電極18及びソース電極10を形成することにより、図1に示す半導体装置100が完成する。半導体装置100の他の製造方法を説明する。図7に示すように、第1半導体層12上に第2半導体層14が積層された半導体層16を用意し、フォトリソグラフィー技術を用いて半導体層16の表面に開口46aを有するマスク層46を形成する。開口46aの幅は、第1リセス部8と第2リセス部4を合わせた幅に相当する。次いで、図8に示すように、ドライエッチング技術を用いて、開口46aが形成された部分の半導体層16を異方性エッチングしてリセス48を形成する。エッチング深さD48は、第2リセス部4の深さD4と同じである。マスク層46を除去した後、図9に示すように、フォトリソグラフィー技術を用いて半導体層16の表面に開口50aを有するマスク層50を形成する。開口50aの幅は、第1リセス部8の幅に相当する。次いで、図10に示すように、ドライエッチング技術を用いて、開口50aが形成された部分の半導体層16を異方性エッチングする。エッチング深さは、第1リセス部8の深さD8と第2リセス部4の深さD4の差である。これにより、第1リセス部8と第2リセス部4が形成される。その後の工程は、図6以降の工程と同じなので省略する。第2実施形態図11に示すように、半導体装置200は、第1リセス部8と第2リセス部4が離れた位置に形成されている。第1リセス部8と第2リセス部4の間には、リセスが形成されていない非リセス部C3が介在している。半導体装置200では、第1リセス部8に対してドレイン電極18側にのみ第2リセス部4が形成されている。そのため、半導体装置200は、下流側第2チャネル部を有しておらず、上流側第2チャネル部C2C2uだけを有している。第1リセス部8からドレイン電極18側に伸びるゲート部205は、第1リセス部8と第2リセス部4の間の非リセス部C3を超えて、第2リセス部4にまで至っている。ゲート電極206のドレイン側端部206dは第2リセス部4に位置している。半導体装置200では、第1リセス部8よりもソース電極10側には第2リセス部が形成されていない。ゲート電極206のソース側端部206sは非リセス部C3に位置している。半導体装置200をオフしたときにソース電極10とゲート部205の間に電界が生じることがないので、ソース側端部206sは非リセス部C3に形成されていてもよい。ゲート電極206のドレイン側端部206dが第2リセス部4に位置していれば、ゲート部205に過大な電界が加わることを抑制することができる。なお、半導体装置200の他の構成について、半導体装置100と実質的に同じ構成には、同じ参照番号又は下二桁が同じ参照番号を付すことにより説明を省略する。以下に半導体装置200の製造方法を説明する。まず、図12に示すように、第1半導体層12上に第2半導体層214が積層された半導体層216を用意し、フォトリソグラフィー技術を用いて半導体層216の表面に開口60aを有するマスク層60を形成する。開口60aの位置及び幅は、第2リセス部4の位置及び幅図11の範囲C2に相当する。その後、ドライエッチング技術を用いて、開口60aが形成された部分の半導体層216を異方性エッチングし、深さD4の第2リセス部4を形成する。この段階で、図11の第2リセス部4が完成する。マスク層60を除去した後、図13に示すように、フォトリソグラフィー技術を用いて半導体層216の表面に開口62aを有するマスク層62を形成する。開口62aの位置及び幅は、第1リセス部8の位置及び幅図11の範囲C1に相当する。マスク層62は、第2リセス部4の底面だけでなく、少なくとも第2リセス部4の近傍の半導体層216の表面にも形成する。これにより、開口62aの位置がずれても、第2リセス部4の底面を確実にマスク層62で被覆することができる。その後、ドライエッチング技術を用いて、開口62aが形成された部分の半導体層216を異方性エッチングし、深さD8の第1リセス部8を形成する。この段階で、図11の第1リセス部8が完成する。その後の工程は、半導体装置100と実質的に同じなので省略する。上記製造方法で説明したように、半導体装置200は、各々1回のドライエッチングで第1リセス部8と第2リセス部4を形成することができる。そのため、第1リセス部8及び第2リセス部4の深さを所望する深さに調整しやすい。それに対して、半導体装置100は、第1リセス部8と第2リセス部4が連続しているので、少なくとも第1リセス部8はドライエッチングを2回行うことが必要である。半導体装置100を製造するときに、半導体層16の表面に形成するマスク層の位置及び幅を正確に制御すれば、各々1回のドライエッチングで第1リセス部8と第2リセス部4を形成することができると思われるかもしれない。しかしながら、マスク層の位置が僅かにでもずれると、先にエッチングしたリセス部の底面にマスク層が形成されなくなってしまう。例えば第2リセス部4を形成した後に第1リセス部8を形成する場合、第2リセス部4を形成した後に、第2リセス部4の底面をマスク層で完全に被覆しつつ、第2リセス部4に隣接する部分に第1リセス部8を形成するための開口を位置させることは非常に難しい。そのため、第1リセス部8と第2リセス部4が連続している場合は、上記製造方法で説明したように、少なくとも第1リセス部8はドライエッチングを2回行うことが必要である。それにより、第1リセス部8には、2回分のエッチング誤差が含まれる。半導体装置200は、各々1回のドライエッチングで第1リセス部8と第2リセス部4を形成することができるので、第1リセス部8と第2リセス部4の深さをより正確にすることができる。第3実施形態図14に示すように、半導体装置300は縦型の半導体装置であり、半導体層315の裏面にドレイン電極318が形成されており、半導体層315の表面にソース電極310が形成されている。電流は、矢印20のように、ドレイン電極318からソース電極310に向けて縦方向に流れる。ドレイン電極318の材料は、チタンTi及びアルミニウムAlである。ドレイン電極318の表面には、窒化ガリウムを材料とするn型のドレイン層322が設けられている。ドレイン層322の不純物として酸素Oが用いられており、その不純物濃度はおよそ3×1018cm-3である。ドレイン層322の表面に、窒化ガリウムを材料とするn型のドリフト層324が設けられている。ドリフト層324の不純物としてシリコンが用いられており、その不純物濃度はおよそ1×1016cm-3である。ドリフト層324の表面に、窒化ガリウムを材料とするp型のボディ層328が分散して設けられている。ボディ層328の不純物としてマグネシウムMgが用いられており、その不純物濃度はおよそ1×1019cm-3である。隣接するボディ層328の隙間326及びボディ層328の表面の一部に、窒化ガリウムを材料とするi型の第1半導体層312が設けられている。ボディ層328の表面側のうちの第1半導体層312が形成されていない部分に、ボディコンタクト領域330が形成されている。ボディコンタクト領域330の材料は、ニッケルNiと金Auである。第1半導体層312の表面には、窒化アルミニウムガリウムを材料とする第2半導体層314が形成されている。第1半導体層312と第2半導体層314が、ヘテロ接合を構成する半導体層316を形成している。第2半導体層314は、i型のi型半導体領域314bとn型不純物を高濃度に含むn型半導体領域314aを備えている。n型半導体領域314aの不純物濃度は3×1018cm-3である。n型半導体領域314aは、第2半導体層314にシリコンをイオン注入して形成したものである。n型半導体領域314aは、第1半導体層312と第2半導体層314のヘテロ界面を越えて、第1半導体層312の内部にまで形成されていてもよい。ソース電極310が、n型半導体領域314a及びボディコンタクト領域330に電気的に接続している。半導体層316の表面に、第1リセス部308と第2リセス部304が形成されている。ゲート部305はゲート電極306とゲート絶縁膜302を有しており、ゲート電極306が、ゲート絶縁膜302を介して第1リセス部308と第2リセス部304に対向している。電流経路20の上流側において、ゲート電極306のドレイン側端部306dは第2リセス部304に位置している。よって、半導体装置300も、オン抵抗を高くすることなく、耐圧の低下を抑制することができる。半導体装置300についても、半導体装置100と実質的に同じ構成には、同じ参照番号又は下二桁が同じ参照番号を付すことにより説明を省略する。第4実施形態図15に示すように、半導体装置400は縦型の半導体装置である。半導体装置400では、ソース電極410が半導体層415の裏面に形成されており、ドレイン電極418が半導体層415の表面に形成されている。そのため、半導体装置400では、電流が矢印20の方向に流れる。半導体装置400は、半導体層416の表面に第1リセス部408と第2リセス部404を有している。電流経路20の上流側において、ゲート電極406のドレイン側端部406dは第2リセス部404に位置している。よって、半導体装置400も、オン抵抗を高くすることなく、耐圧の低下を抑制することができる。なお、半導体装置400の他の構成については、半導体装置300に付した参照番号と下二桁が同じ参照番号を付すことにより説明を省略する。以下に、第2リセス部4における第2半導体層14の適切な厚みと、第2半導体層14の材料である窒化アルミニウムガリウムAlxGa1-xNに含まれるアルミニウムの組成比との関係についてのシミュレーション結果を説明する。シミュレーションは、図16に示すモデルで行った。第1半導体層12の材料はGaNとした。図16は、半導体装置100の第2チャネル部C2に相当し、第2半導体層14とゲート絶縁膜2の間にホール7が蓄積されている状態を示す。上記したように、第2半導体層14の厚みが厚すぎると、半導体装置をオフしたときに、ヘテロ界面に形成された2次元電子ガス層を空乏化することができない。特に、半導体装置をオフしたときにゲート絶縁膜2と第2半導体層14の間にホール7が蓄積されていると、ヘテロ界面がより空乏化しにくくなる。ゲート絶縁膜2と第2半導体層14の間にホール7が蓄積された場合でもヘテロ界面に形成された2次元電子ガス層が空乏化する厚みt1cmは、下記式1で示される。EAlGaNは閾値におけるヘテロ界面でのAlGaNの電界強度V/cmを示し、eは電子の電荷Cを示し、NAはAlGaN層第2半導体層中のアクセプタ濃度cm-3を示し、ε0は真空の誘電率F/cmを示し、εAlGaNはAlGaNの比誘電率を示し、ΔEcは伝導帯オフセットeVを示し、EGはAlGaNのバンドギャップエネルギーeVを示している。第2リセス部における第2半導体層の厚みが上記式1を満足すれば、半導体装置をオフしたときに、ゲート部が対向している半導体層のヘテロ界面が空乏化する。EAlGaNは下記式2で示される。QintはAlGaNとGaNの界面の固定電荷量cm-2を示し、EGaNは閾値におけるヘテロ界面でのGaNの電界強度V/cmを示している。EGaNは下記式3で示される。NTはGaN層中の不純物密度cm-3を示し、ETは伝導帯からGaN層中の不純物準位までの差eVを示している。ここで、AlGaN層中のアクセプタ濃度NAを1×1016cm-3とし、GaN層中の不純物密度NTを1×1017cm-3とし、伝導帯からGaN層中の不純物準位までの差ETを1eVとし、AlGaN中のAl組成比をxとしたときの、上記式1の近似式を下記式4に示す。なお、この場合、Qint、EG及びΔEcは、各々以下のように示される。Qint=5.5×1013x-1.5×1012EG=2.43x×3.37ΔEc=1.74x×0.01上記したように、第2リセス部4の第2半導体層14の厚みが薄すぎると、ゲート部5が対抗していない範囲2Cの半導体層16のヘテロ界面に2次元電子ガス層が形成されない図1を参照。範囲2Cのヘテロ界面に2次元電子ガス層が形成される第2半導体層14の厚みt2cmは、下記式5で示される。φBはAlGaN表面でのフェルミピニング準位eVを示す。第2リセス部の第2半導体層の厚みが上記式5を満足すれば、ゲート部5が対向していない範囲2C半導体層16のヘテロ界面に2次元電子ガス層が形成される。下記式6は、AlGaN層中のアクセプタ濃度NAを1×1016cm-3とし、GaN層中の不純物密度NTを1×1017cm-3とし、伝導帯からGaN層中の不純物準位までの差ETを1eVとし、AlGaN中のAl組成比をxとしたときの、上記式5の近似式を示す。図17は、上記式4と式6から作成した曲線を示す。グラフの横軸は第2半導体層14窒化アルミニウムガリウム層中のアルミニウム組成比を示しており、縦軸は第2半導体層14の厚みnmを示している。曲線70は上記式4の結果を示し、曲線72は上記式6の結果を示す。上記したように、第2半導体層14の厚みは、ゲート部5の状態に係らずドレイン電圧が高くない限り2次元電子ガス層が形成され、ゲート部5にオフ電圧が印加され、ドレイン電圧が高くなった状態で空乏化するように調整されていることが必要である。そのため、第2リセス部4の第2半導体層14の厚みは、曲線70よりも下方で曲線72よりも上方、すなわち、曲線70と曲線72に挟まれた範囲であればよい。例えば、アルミニウム組成比が25の場合、第2半導体層14の厚みは4~16nmであればよい。図18は、半導体装置100について、第2リセス部4における第2半導体層14の厚みを変化させたときの耐圧の変化を示す。グラフの横軸はゲート部5とドレイン電極18の間の距離μmを示しており、縦軸は半導体装置100の耐圧Vを示している。曲線80は第2半導体層14の厚みが5nmのときの結果を示し、曲線82は第2半導体層14の厚みが10nmのときの結果を示し、曲線84は第2半導体層14の厚みが25nmのときの結果を示す。曲線84に示すように、第2半導体層14の厚みが厚くなりすぎると、ゲート-ドレイン間の距離を長くしても耐圧が高くならない。これは、ゲート部5にオフ電圧を印加し、ドレイン電極に高電圧を印加ドレイン電圧を高くしたときに、ヘテロ界面に形成されていた2次元電子ガス層が消失しないことを示している。それに対して、曲線80,82に示すように、第2半導体層14の厚みを薄くすると、ゲート部5にオフ電圧を印加したときに、ヘテロ界面に形成されていた2次元電子ガス層が消失する。その結果、ゲート-ドレイン間の距離に応じて半導体装置100の耐圧は向上する。ゲート-ドレイン間の距離を調整することにより、半導体装置100の耐圧を所望するレベルに調整することができる。以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項に記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数の目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。"