"シリアルデータ構成の受信データからそれに同期した受信クロックを生成するシリアルデータ通信装置のDPLL回路であって、複数回路を縦続接続した構成で、受信データをソースクロックでサンプリングして各回路で同期化した受信データを生成するデータシフト回路と、前記データシフト回路の一対の回路からのシリアルデータ出力から受信データの変化点を検出する排他的論理和回路と、受信データの変化点から次の変化点までを最大カウント値としてソースクロックをカウントするカウンタと、前記カウンタのカウント値が予め設定したカウント値に一致したときにソースクロックの1周期期間の一致判定パルスを受信クロックとして出力する一致判定回路を備えたことを特徴とするシリアルデータ通信装置のDPLL回路。前記データシフト回路、排他的論理和回路、カウンタおよび一致判定回路をPLCプログラマブルロジックコントローラで設計構成し、前記カウンタの最大カウント値および一致判定回路に予め設定するカウント値をシリアルデータ通信装置の通信速度とソースクロックの関係で設計構成することを特徴とする請求項1に記載のシリアルデータ通信装置のDPLL回路。従来のDPLL回路において、受信データをサンプリングしてデータの中心点に受信クロックが正確に位置する補正微調整を得るには、受信データを十分に高い周波数のクロックでサンプリングする必要がある。このため、前記のように、DPLL回路のソースクロックには、例えば、受信データのボーレートの16倍などのものが必要となるため、シリアルデータの通信速度が100Mbpsなどの高速の場合にそれに対応できるDPLL回路の実現が難しくなる。特に、PLCプログラマブルロジックコントローラで設計構成するシリアルデータ通信装置ではソースクロック生成回路などの高速回路の設計が難しくなる。また、従来のDPLL回路は、カウンタ2と位相調整回路3を使った受信クロックの補正制御が複雑になってPLCによる回路設計を難しくし、さらには、受信データのジッタをどこまで許容できるかを明確にすることが難しくなる。本発明の目的は、PLCで設計構成するシリアルデータ通信の高速化を容易にし、しかも受信データのジッタ許容範囲を明確にできるシリアルデータ通信装置のDPLL回路を提供することにある。本発明は、前記の課題を解決するため、受信データからソースクロックで同期を取った複数段のシリアルデータを生成し、一対のシリアルデータから受信データの変化点を検出し、変化点から次の変化点までをソースクロックをカウントし、カウンタのカウント値が予め設定したカウント値に一致したときに受信クロックとして出力するようにしたもので、以下の構成を特徴とする。1シリアルデータ構成の受信データからそれに同期した受信クロックを生成するシリアルデータ通信装置のDPLL回路であって、複数回路を縦続接続した構成で、受信データをソースクロックでサンプリングして各回路で同期化した受信データを生成するデータシフト回路と、前記データシフト回路の一対の回路からのシリアルデータ出力から受信データの変化点を検出する排他的論理和回路と、受信データの変化点から次の変化点までを最大カウント値としてソースクロックをカウントするカウンタと、前記カウンタのカウント値が予め設定したカウント値に一致したときにソースクロックの1周期期間の一致判定パルスを受信クロックとして出力する一致判定回路を備えたことを特徴とする。2前記データシフト回路、排他的論理和回路、カウンタおよび一致判定回路をPLCプログラマブルロジックコントローラで設計構成し、前記カウンタの最大カウント値および一致判定回路に予め設定するカウント値をシリアルデータ通信装置の通信速度とソースクロックの関係で設計構成することを特徴とする。以上のとおり、本発明によれば、受信データからソースクロックで同期を取った複数段のシリアルデータを生成し、一対のシリアルデータから受信データの変化点を検出し、変化点から次の変化点までをソースクロックをカウントし、カウンタのカウント値が予め設定したカウント値に一致したときに受信クロックとして出力するようにしたため、PLCで設計構成するシリアルデータ通信の高速化を容易にし、しかも受信データのジッタ許容範囲を明確にできる。具体的には、受信クロックの同期化にはカウンタの計数動作と論理判定のみになり、PLCで設計構成するシリアルデータ通信の高速化が容易になる。受信データのボーレートに対して周波数を下げたソースクロックによって受信クロックの同期化が可能となり、シンプルなDPLL回路で従来回路以上の性能を実現できる。DPLL回路をシンプルにしたことで、ジッタ許容値のワーストケースを明確に数値化することができる。1DPLL回路の構成図1は、本発明の実施形態を示すDPLL回路の構成図である。同図は、トランスミッタTMから受信する受信データRXDをサンプリングしたシリアルデータRXD_S3、およびシリアルデータRXD_S3と同期した受信クロックSPXCを生成するDPLL回路10と、このシリアルデータの転送制御を行うハイレベルデータリンクコントローラモジュールHDLC-IP20で構成する。これらのDPLL回路10とHDLC-IP20は、PLCプログラマブルロジックコントローラで設計構成することができる。DPLL回路10は、受信データRXDを入力とする3回路縦続接続のデータシフト回路DS1~DS3によってソースクロックCLKで同期を取ったシリアルデータRXD_S1、RXD_S2、RXD_S3を生成し、シリアルデータRXD_S1はメタステーブル除去用とし、シリアルデータRXD_S2とRXD_S3は受信データRXDの変化点EVENT_DETの検出用とし、さらにシリアルデータRXD_S3はDPLL回路10の受信データ出力とする。排他的論理和回路EX_ORは、一対のデータシフト回路からのシリアルデータRXD_S2とRXD_S3から受信データの変化点EVENT_DETを検出する。カウンタDPLCNTは、変化点EVENT_DETが変化した時点から次の変化点までを最大カウント値nとして以下の条件でソースクロックCLKをカウントする。aCLKによりカウンタ値をインクリメントbEVENT_DETが検出された場合にカウント値をクリアcDPLCNTが最大カウント値nに達した場合にカウント値をクリア一致判定回路ANDは、カウンタDPLCNTのカウント値が予め設定した値n/2に一致したときに、ソースクロックCLKの1周期期間の一致判定パルス出力を得、このパルス出力を受信クロックSRXCとして出力する。HDLC-IP20は、例えば、20Mbpsのデータ転送速度を有し、シリアルデータRXD_S3をこれと同期したDPLLクロック受信クロックのタイミングで取得し、その受信データの同期化や再生転送をする。なお、HDLC-IP20は、必要に応じて、2種類のCRCチェックのサポートや各種符号NRZ/NRZI/FM0/FM1にも対応可能とし、各種エラーの割込み要求、および、DMAインタフェース機能を設ける。したがって、受信クロックの同期化にはカウンタの計数動作と論理判定のみになり、PLCで設計構成するシリアルデータ通信の高速化が容易になる。2受信クロックの生成動作図2は、図1における各回路の信号波形例を示し、最大カウント値nの場合である。受信データRXDに対し、シリアルデータRXD_S1~RXD_S3は前段のものから順次1クロックだけシフトして追従し、カウンタDPLCNTのカウント値nで、シリアルデータRXD_S2がHレベルに立ち上がった時点からシリアルデータRXD_S3が立ち上がる時点までを受信データRXDの変化点EVENT_DETとして検出する。このタイミングを最大カウント値nとしてカウントを開始するカウンタDPLCNTの2進出力Q0~QXが予め設定するカウント値n/2に達したときに、一致判定回路ANDに一致判定を得、この判定信号として受信クロックSRXCを得る。なお、カウンタDPLCNTは、下記の表で示すように、その最大カウント値nをシリアルデータ通信装置の通信速度とソースクロックCLKの関係で回路設計者が決定する。したがって、受信データのボーレートに対して周波数を下げたソースクロックによって受信クロックの同期化が可能となり、シンプルなDPLL回路で従来回路以上の性能を実現できる。3DPLL動作の具体例図3は、通信速度10Mbps,ソースクロック100MHzの場合で、受信データRXDに歪みが無い場合の動作タイムチャートを示す。この場合、最大カウント値n=10であるため、受信クロックSRXCはカウント値n=5のときにHレベルとなり、カウント値n=10またはEVENT_DETがHレベルの場合にDPLCNTがクリアされる。4受信データのジッタ許容値図1のDPLL回路は、受信データRXDが歪んだ場合についても問題なく受信データRXD_S3と受信クロックSRXCの抽出が可能である。最大カウント値nとすると、許容できるジッタの最大値、最小値は以下の式1で求められる。例えば、図3の条件通信速度:10Mbps、CLK:100MHz、n=10の場合、上記の1式より±40のジッタが許容される。受信データRXDが±40歪んだ場合について動作タイムチャート例を図4に示す。5高速通信の実現前記のように、図1のDPLL回路で実現される通信速度は、ソースクロックとジッタの許容値によって定まる。ソースクロックCLKは回路の最大動作周波数fmaxによって上限が異なるため、適用するシステムに依存する。ジッタの許容値もシステムごとに異なるが、一般的には5、10、または20が使用され、実用的な上限値としては20ジッタが通常使用される。したがって、一概にどこまでの高速通信が可能かを明示するのは困難であるが、ジッタ許容値を25に設定した場合、本方式では、1式より最大カウント値n=4とすることが可能であると言える。この時の動作を図5に示す。このことから、従来の方式が通常ボーレートの16倍から32倍のソースクロックを必要としたのに対し、本実施形態では4倍の高速化が実現可能となる。"