"表面及び裏面を有するドレイン層と、前記ドレイン層の表面から内部にかけて、前記ドレイン層に選択的に設けられたドリフト領域と、前記ドリフト領域の表面から内部にかけて、前記ドリフト領域に選択的に設けられたベース領域と、前記ベース領域の表面から内部にかけて、前記ベース領域に選択的に設けられたソース領域と、前記ソース領域又は前記ドレイン層の少なくとも一方の表面から内部にかけて、前記ソース領域又は前記ドレイン層の少なくとも一方に選択的に設けられた第1,第2の金属層と、前記ドレイン層の表面に対して略平行な方向に、前記ソース領域の一部から、前記ソース領域の少なくとも一部に隣接するベース領域を貫通して、前記ドリフト領域の一部にまで到達するトレンチ状のゲート電極と、前記第1の金属層に接続されたソース電極と、前記ドレイン層又は前記第2の金属層に接続されたドレイン電極と、を備える半導体素子。前記第1の金属層が、前記ベース領域の少なくとも一部にまで延伸している請求項1に記載の半導体素子。前記ゲート電極が、金属材料からなる請求項1又は請求項2に記載の半導体素子。前記ドリフト領域の表面で、かつ、前記ドレイン層表面から離れた位置に選択的に設けられ、前記ベース領域の不純物濃度よりも高い濃度の不純物が含まれたコンタクト領域をさらに備える請求項1乃至請求項3のいずれか1項に記載の半導体素子。前記ドレイン層の表面から内部にかけて、前記ドレイン層に設けられた絶縁層をさらに備える請求項4に記載の半導体素子。前記コンタクト領域の裏面を含む平面と、前記絶縁層の裏面を含む平面とが、前記平面に対して垂直方向に離れている請求項5に記載の半導体素子。前記ドレイン層、前記ドリフト領域及び前記ソース領域が第1導電形であり、前記ベース領域が第2導電形である請求項1乃至請求項3のいずれか1項に記載の半導体素子。前記ドレイン層、前記ドリフト領域及び前記ソース領域が第1導電形であり、前記ベース領域及び前記コンタクト領域が第2導電形である請求項4乃至請求項6のいずれか1項に記載の半導体素子。前記ドレイン層、前記ドリフト領域及び前記ソース領域が第2導電形であり、前記ベース領域が第1導電形である請求項1乃至請求項3のいずれか1項に記載の半導体素子。前記ドレイン層、前記ドリフト領域及び前記ソース領域が第2導電形であり、前記ベース領域及び前記コンタクト領域が第1導電形である請求項4乃至請求項6のいずれか1項に記載の半導体素子。表面及び裏面を有するドレイン層に、前記ドレイン層の表面から前記表面に対して垂直方向に第1のトレンチを選択的に形成する工程と、前記第1のトレンチ内に、ドリフト領域、ベース領域及びソース領域を同順に形成する工程と、前記ドレイン層の表面に対して略平行な方向に、前記ソース領域の一部から、前記ソース領域の少なくとも一部に隣接するベース領域を貫通して、前記ドリフト領域の一部にまで到達する第2のトレンチを形成する工程と、前記第2のトレンチ内にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の表面にゲート電極を形成する工程と、前記ソース領域又は前記ソース領域の少なくとも一方の表面に、前記ソース領域又は前記ソース領域の少なくとも一方の表面から内部にかけて第3第4のトレンチを選択的に形成する工程と、前記第3,第4のトレンチ内の少なくともに一方に、第1,第2の金属層を形成する工程と、前記第1の金属層に電気的に接続されるソース電極を形成する工程と、前記ドレイン層又は前記第2の金属層に電気的に接続されるドレイン電極を形成する工程と、を有する半導体素子の製造方法。前記第3のトレンチは、前記ソース領域及びベース領域の表面に、前記ソース領域及びベース領域の表面から内部にかけて選択的に形成されている請求項11に記載の半導体素子の製造方法。前記第3,第4のトレンチを、同一の工程で形成する請求項11又は請求項12に記載の半導体素子の製造方法。前記第1,第2の金属層を、同一の工程で形成する請求項11乃至請求項13のいずれか1項に記載の半導体素子の製造方法。前記ドリフト領域の表面で、かつ、前記ドレイン層表面から離れた位置に選択的に不純物をドープして、前記ベース領域の不純物濃度よりも高い濃度の不純物が含まれたコンタクト領域を形成する工程をさらに有する請求項11乃至請求項14のいずれか1項に記載の半導体素子の製造方法。前記第1のトレンチを形成する前に、前記ドレイン層の表面に選択的に絶縁膜を形成する工程をさらに有し、前記第1のトレンチは、前記絶縁膜が形成される領域以外の領域に形成される請求項15に記載の半導体素子の製造方法。しかしながら、チャネル領域が半導体基板の主面に対して垂直な方向に形成した場合、ソース抵抗及びドレイン抵抗が上昇してしまうという問題がある。このため、半導体素子のオン抵抗を十分に低減することができなかった。本発明の実施形態は、3次元形の半導体素子において、オン抵抗をより効果的に低減できる半導体素子及び半導体素子の製造方法を提供する。実施形態の半導体素子は、表面及び裏面を有するドレイン層と、ドレイン層の表面から内部にかけて、ドレイン層に選択的に設けられたドリフト領域と、ドリフト領域の表面から内部にかけて、ドリフト領域に選択的に設けられたベース領域と、ベース領域の表面から内部にかけて、ベース領域に選択的に設けられたソース領域と、ソース領域又はドレイン層の少なくとも一方の表面から内部にかけて、ソース領域又はドレイン層の少なくとも一方に選択的に設けられた第1,第2の金属層と、ドレイン層の表面に対して略平行な方向に、ソース領域の一部から、ソース領域の少なくとも一部に隣接するベース領域を貫通して、ドリフト領域の一部にまで到達するトレンチ状のゲート電極と、第1の金属層に接続されたソース電極と、ドレイン層又は第2の金属層に接続されたドレイン電極と、を備える。以下、図面を参照して、各実施形態について説明するが、後述するソース電極が形成されている面を表面とし、該表面に対向する面を裏面と定義する。第1の実施形態図1は、第1の実施形態に係る半導体装置100の要部斜視模式図である。第1の実施形態に係る半導体装置100は、複数の半導体素子1を備える。図2は、第1の実施形態に係る半導体装置100が備える半導体素子1の要部模式図である。図2aは、半導体素子1の要部斜視模式図、図2bは、図2aのX-Yの位置における断面模式図である。図3は、第1の実施形態に係る半導体装置100の要部平面模式図である。なお、図1、図2a及び図3では、後述するドレイン電極40及びソース電極41の図示を省略している。半導体素子1の構造半導体素子1は、3次元形のMOSFETである。図2に示すように、半導体素子1は、n形第1導電形のドレイン層10と、ドリフト領域11と、p形第2導電形のベース領域12と、n形第1導電形のソース領域13と、金属層14と、ゲート絶縁膜20と、ゲート電極21と、ドレイン電極40と、ソース電極41と、ビア電極45と、層間絶縁膜46とを備えている。ドリフト領域11は、ドレイン層10表面から内部にかけて選択的に形成されている。なお、ドレイン層10中に含まれるn形不純物濃度は、ドリフト領域11中に含まれるn形不純物濃度よりも高くなっている。p形のベース領域12は、ドリフト領域11表面から内部にかけて選択的に形成されている。ソース領域13は、ベース領域12表面から内部にかけて選択的に形成されている。金属層14は、ソース領域13表面から内部にかけて選択的に形成されている。ゲート電極21は、ベース領域12を挟んで、ソース領域13の一部からドリフト領域11の一部の表面から内部にかけて、ゲート絶縁膜20を介して選択的に形成されている。ゲート電極21は、トレンチ状であり、ドレイン層10の主面に対して略垂直な方向に形成されている。すなわち、ゲート電極21は、ソース領域13の一部から、ソース領域13に隣接するベース領域12を貫通して、ドリフト領域11の一部にまで到達している。ゲート絶縁膜20の下端は、ベース領域12の下端及びソース領域13の下端の間に位置する。ドレイン電極40は、ドレイン層10にビア電極45を介して接続されている。ソース電極41は、ベース領域12及びソース領域13の金属層14にビア電極45を介して接続されている。また、ドレイン電極40とドレイン層10との間、ソース電極41と、ドリフト領域11、ベース領域12及びソース領域13との間には層間絶縁膜46が介在する。図3に示すように、半導体装置100の平面における、ドリフト領域11、ベース領域12、及びゲート電極21の配置は、ソース領域13を中心として、線対称になっている。半導体装置100は、図3に示すユニットが、ドレイン層10の主面に対し平行な方向に周期的に配列している。ドレイン層10、ドリフト領域11、ベース領域12、ソース領域13の主成分は、例えば、シリコンSi等の半導体である。金属層14の材質は、ソース領域13よりも抵抗が低い金属、例えば、タングステンWである。ゲート電極21の材質は、例えば、ポリシリコンPoly-Siである。ゲート絶縁膜20、層間絶縁膜46及び絶縁層50の材質は、例えば、酸化シリコンSiO2である。ドレイン電極40及びソース電極41の材質は、例えば、銅Cu、アルミニウムAlである。半導体素子1の製造工程図4A~図4Eは、第1の実施形態に係る半導体素子1の製造工程の説明図である。以下、図4A~図4Eを参照して半導体素子1の製造工程について説明する。マスク形成工程:図4Aa参照先ず、半導体基板半導体ウェーハであるドレイン層10を準備する。ドレイン層10の不純物濃度は、例えば、1×1018cm-3以上である。続いて、ドレイン層10の表面の一部が露出するように選択的にマスク91を形成する。マスク91の材質は、例えば、酸化シリコンSiO2である。エッチング工程:図4Ab参照次に、図4Abに示すように、マスク91から露出したドレイン層10に選択的にエッチング処理を施す。これにより、ドレイン層10の表面から内部にかけてトレンチ10tが形成される。ドリフト領域11形成工程:図4Ba参照トレンチ10tの内部に、エピタキシャル成長法によって、n形のドリフト領域11を形成する。ドリフト領域11の不純物濃度は、例えば、1×1012cm-3~1×1013cm-3である。これにより、ドレイン層10の表面から内部にかけてドリフト領域11が形成される。ドリフト領域11の成長については途中で中断し、ドリフト領域11内に残ったトレンチ10t内に、エピタキシャル成長法によって、p形のベース領域12を形成する。これにより、ドリフト領域11の表面から内部にかけてベース領域12が形成される。ベース領域12の成長を途中で中断し、ベース領域12内に残ったトレンチ10t内に、エピタキシャル成長法によって、n形のソース領域13を形成する。これにより、ベース領域12の表面から内部にかけてソース領域13が選択的に形成される。その後、ドリフト領域11、ベース領域12及びソース領域13の表面にCMPChemicalMechanicalPolishing研磨を施し、ドリフト領域11、ベース領域12及びソース領域13の表面を平坦にする。マスク91は、このCMP研磨により除去される。マスク形成工程:図4Bb参照次に、図4Bbに示すように、ドリフト領域11、ベース領域12及びソース領域13の表面の一部が露出するように選択的にマスク92を形成する。マスク92の材質は、例えば、酸化シリコンSiO2である。トレンチ形成工程:図4Ca参照次に、図4Caに示すように、マスク92から開口されたドリフト領域11、ベース領域12及びソース領域13のそれぞれの一部に選択的なエッチング処理を施す。これにより、ドリフト領域11、ベース領域12及びソース領域13のそれぞれの一部にトレンチ20tが形成される。ゲート形成工程:図4Cb参照続いて、トレンチ20t内を高温下で、酸化性雰囲気に晒す。これにより、トレンチ20tの側面及び底面にゲート絶縁膜20が形成される。続いて、トレンチ20t内に、ゲート絶縁膜20を介して、CVDChemicalVaporDepositionによってゲート電極21を形成する。これにより、ベース領域12を挟んだドリフト領域11からソース領域13の一部の表面から内部にかけて、トレンチ状のゲート電極21が選択的に形成される。ゲート電極21を形成した後、マスク92は除去される。マスク形成工程:図4Da参照次に、ソース領域13の表面の一部が露出するように選択的にマスク93を形成する。マスク93の材質は、例えば、酸化シリコンSiO2である。トレンチ形成工程:図4Db参照次に、図4Dbに示すように、マスク93から開口されたソース領域13の一部に選択的なエッチング処理を施す。これにより、ソース領域13の一部にトレンチ14tが形成される。金属層形成工程:図4E参照続いて、トレンチ14t内に、金属層14を形成する。金属層14の形成は、埋め込み性及びバリアメタルが不要である等の観点からW-CVDタングステンCVDを用いるのが好ましいが、これに限定されない。埋め込み性が確保されるのであれば、例えば、Al-CVDやPVDを用いても構わない。これにより、ソース領域13の一部の表面から内部にかけて、トレンチ状の金属層14が選択的に形成される。金属層14を形成した後、マスク93は除去される。この後、図2bに示すように、ドレイン層10、ドリフト領域11、ベース領域12、ソース領域13及び金属層14上に層間絶縁膜46を形成する。その後、層間絶縁膜46に形成したビアホールをタングステンW等の金属材料で埋めてビア電極45を形成する。その後、層間絶縁膜46及びビア電極45上にドレイン電極40及びソース電極41を形成する。以上のように、第1の実施形態に係る半導体素子1では、ソース領域13表面から内部にかけて選択的に金属層14を形成し、該金属層14にソース電極41を接続している。金属層14を設けることにより、ソース領域13の電気抵抗ソース抵抗を低減することができる。その結果、半導体素子1のオン抵抗を効果的に低減することができる。なお、図4A~図4Eを参照して説明した半導体素子1の製造工程では、ゲート電極21を形成した後に金属層14を形成しているが、金属層14を形成した後にゲート電極21を形成してもよい。また、ドレイン電極40は、図5に示すように半導体素子1の裏面側に形成してもよい。第2の実施形態図6は、第2の実施形態に係る半導体素子2の要部斜視模式図である。図6aは、半導体素子2の要部斜視模式図、図6bは、図6aのX-Yの位置における断面模式図である。以下、図6を参照して、第2の実施形態に係る半導体素子2の構造について説明するが、図2~図4Eで説明した構成と同じ構成については、同一の符号を付して重複した説明を省略する。なお、図6aでは、ドレイン電極40及びソース電極41の図示を省略している。半導体素子2の構造半導体素子2は、3次元形のMOSFETである。図6に示すように、半導体素子2は、ドレイン層10表面から内部にかけて選択的に形成された金属層15をさらに備えている。金属層15を設けることにより、ドレイン層10の電気抵抗ドレイン抵抗を低減することができる。その結果、半導体素子2のオン抵抗をさらに低減することができる。その他の構造は、図3を参照して説明した半導体素子1の構造と同じである。半導体素子2の製造工程図7A及び図7Bは、第2の実施形態に係る半導体素子2の製造工程の説明図である。以下、図7A及び図7Bを参照して半導体素子2の製造工程について説明するが、図4Cbを参照して説明したゲート電極21を形成する工程までは、半導体素子1の製造工程と同じである。このため、この第2の実施形態では、ゲート電極21を形成した後の製造工程について説明する。また、図2~図4Eで説明した構成と同じ構成については、同一の符号を付して重複した説明を省略する。マスク形成工程:図7Aa参照次に、図7Aaに示すように、ソース領域13及びドレイン層10の表面の一部が露出するように選択的にマスク94を形成する。マスク94の材質は、例えば、酸化シリコンSiO2である。トレンチ形成工程:図7Ab参照次に、図7Abに示すように、マスク94から開口されたソース領域13及びドレイン層10の一部に選択的なエッチング処理を施す。これにより、ソース領域13の一部及びドレイン層10の一部に、それぞれトレンチ14t及びトレンチ15tが形成される。金属層形成工程:図7B参照続いて、トレンチ14t及びトレンチ15t内に、金属層14及び金属層15を形成する。金属層14及び金属層15の形成は、埋め込み性及びバリアメタルが不要である等の観点からW-CVDタングステンCVDを用いるのが好ましいが、これに限定されない。埋め込み性が確保されるのであれば、例えば、Al-CVDやPVDを用いても構わない。これにより、ソース領域13及びドレイン層10の一部の表面から内部にかけて、トレンチ状の金属層14及び金属層15が選択的に形成される。金属層14及び金属層15を形成した後、マスク94は除去される。この後、図6bに示すように、ドレイン層10、ドリフト領域11、ベース領域12、ソース領域13、金属層14及び金属層15上に層間絶縁膜46を形成する。その後、層間絶縁膜46に形成したビアホールをタングステンW等の金属材料で埋めてビア電極45を形成する。その後、層間絶縁膜46及びビア電極45上にドレイン電極40及びソース電極41を形成する。以上のように、第2の実施形態に係る半導体素子2では、ソース領域13表面から内部にかけて選択的に金属層14を形成し、該金属層14にソース電極41を接続していることに加え、ドレイン層10表面から内部にかけて選択的に金属層15を形成し、該金属層15にドレイン電極40を接続している。金属層15を設けることにより、ドレイン層10の電気抵抗ドレイン抵抗を低減することができる。その結果、半導体素子2のオン抵抗をさらに低減することができる。また、ソース領域13の金属層14と、ドレイン層10の金属層15とを同時、つまり同一の工程で形成しているので、金属層14と金属層15を別々の工程で形成する場合に比べて半導体素子2の製造工程数を削減することができる。その他の効果は、第1の実施形態に係る半導体素子1と同じである。なお、金属層14と金属層15を別々の工程で形成する場合、金属層14及び金属層15の深さ方向に対する長さを同一とする必要はない。また、第1の実施形態に係る半導体素子1と同様に、金属層14及び金属層15を形成した後にゲート電極21を形成してもよい。また、ドレイン電極40は、図8に示すように半導体素子2の裏面側に形成してもよい。第3の実施形態図9は、第3の実施形態に係る半導体素子3の要部斜視模式図である。図9aは、半導体素子3の要部斜視模式図、図9bは、図9aのX-Yの位置における断面模式図である。以下、図9を参照して、第3の実施形態に係る半導体素子3の構造について説明するが、図2~図7Bで説明した構成と同じ構成については、同一の符号を付して重複した説明を省略する。なお、図9aでは、ドレイン電極40及びソース電極41の図示を省略している。半導体素子3の構造半導体素子3は、3次元形のMOSFETである。図9に示すように、半導体素子3は、ソース領域13の表面から内部にかけて選択的に形成された金属層14Aがベース領域12の一部まで延伸している。このため、ソース領域13とベース領域12とが電気的に接続され、ベース領域12をソース領域13と同電位に固定することができる。その結果、図9bに示すようにベース領域12表面上にビア電極を設ける必要がなくなる。その他の構造は、図6を参照して説明した半導体素子2の構造と同じである。半導体素子3の製造工程図10A及び図10Bは、第3の実施形態に係る半導体素子3の製造工程の説明図である。以下、図10A及び図10Bを参照して半導体素子3の製造工程について説明するが、図4Cbを参照して説明したゲート電極21を形成する工程までは、半導体素子1の製造工程と同じである。このため、この第3の実施形態では、ゲート電極21を形成した後の製造工程について説明する。また、図2~図7Bで説明した構成と同じ構成については、同一の符号を付して重複した説明を省略する。マスク形成工程:図10Aa参照次に、図10Aaに示すように、ソース領域13、ベース領域12及びドレイン層10の表面の一部が露出するように選択的にマスク95を形成する。マスク95の材質は、例えば、酸化シリコンSiO2である。トレンチ形成工程:図10Ab参照次に、図10Abに示すように、マスク95から開口されたソース領域13、ベース領域12及びドレイン層10の一部に選択的なエッチング処理を施す。これにより、ソース領域13、ベース領域12及びドレイン層10の一部に、それぞれトレンチ14At及びトレンチ15tが形成される。金属層形成工程:図10B参照続いて、トレンチ14At及びトレンチ15t内に、金属層14A及び金属層15を形成する。金属層14A及び金属層15の形成は、埋め込み性及びバリアメタルが不要である等の観点からW-CVDタングステンCVDを用いるのが好ましいが、これに限定されない。埋め込み性が確保されるのであれば、例えば、Al-CVDやPVDを用いても構わない。これにより、ソース領域13及びベース領域12の一部の表面から内部にかけてトレンチ状の金属層14Aが形成され、ドレイン層10の一部の表面から内部にかけて金属層15が選択的に形成される。金属層14A及び金属層15を形成した後、マスク95は除去される。この後、図11に示すように、ドレイン層10、ドリフト領域11、ベース領域12、ソース領域13、金属層14A及び金属層15上に層間絶縁膜46を形成する。その後、層間絶縁膜46に形成したビアホールをタングステンW等の金属材料で埋めてビア電極45を形成する。その後、層間絶縁膜46及びビア電極45上にドレイン電極40及びソース電極41を形成する。以上のように、第3の実施形態に係る半導体素子3では、ソース領域13の金属層14Aをベース領域12まで延伸して形成しているため、ソース領域13とベース領域12とが電気的に接続される。このように、ソース領域13とベース領域12とを電気的に接続することでベース領域12をソース領域13と同電位に固定することができる。この場合、ベース領域12又はソース領域13の両方にドレイン電極40を接続する必要がないためドレイン電極40のレイアウトの制約を低減することができる。その他の効果は、第1,第2の実施形態に係る半導体素子1,2と同じである。なお、第1の実施形態に係る半導体素子1と同様に、金属層14A及び金属層15を形成した後にゲート電極21を形成してもよい。また、ドレイン電極40は、図11に示すように半導体素子3の裏面側に形成してもよい。第4の実施形態図12は、第4の実施形態に係る半導体素子4の要部斜視模式図である。以下、図12を参照して、第4の実施形態に係る半導体素子4の構造について説明するが、図2~図10Bで説明した構成と同じ構成については、同一の符号を付して重複した説明を省略する。なお、図12では、ドレイン電極40及びソース電極41の図示を省略している。半導体素子4の構造半導体素子4は、3次元形のMOSFETである。第4の実施形態に係る半導体素子4は、図12に示すように金属材料例えば、タングステンWからなるゲート電極21Aを備えている。ゲート電極21Aを電気抵抗の低い金属材料で形成することで、ゲート抵抗を低減することができる。その結果、半導体素子4のスイッチング速度を向上することができる。半導体素子4の製造工程次に、半導体素子4の製造工程について説明するが、第3の実施形態に係る半導体素子3と、この第4の実施形態に係る半導体素子4との違いは、ゲート電極の材料ポリシリコンPoly-Siと金属の違いだけである。このため、この第4の実施形態では、ゲート電極21Aの製造工程についてのみ説明し、重複した説明を省略する。また、図2~図10Bで説明した構成と同じ構成については、同一の符号を付して重複した説明を省略する。図4Caを参照して説明したように、マスク92から開口されたドリフト領域11、ベース領域12、及びソース領域13のそれぞれの一部に選択的なエッチング処理を施し、トレンチ20tを形成する。その後、トレンチ20t内を高温下で、酸化性雰囲気に晒して、トレンチ20tの側面及び底面にゲート絶縁膜20を形成し、続いて、トレンチ20t内に、ゲート絶縁膜20を介して、例えば、W-CVDタングステンCVDによりゲート電極21Aを形成する。なお、ゲート電極21Aの形成は、埋め込み性及びバリアメタルが不要である等の観点からW-CVDを用いるのが好ましいが、これに限定されない。埋め込み性が確保されるのであれば、例えば、Al-CVDやPVDを用いても構わない。以上のように、第4の実施形態に係る半導体素子4は、ゲート電極21Aをポリシリコンに比べて電気抵抗の低い金属材料で形成しているので、ゲート抵抗を低減することができる。その結果、半導体素子4のスイッチング速度を向上することができる。その他の効果は、第1~第3の実施形態に係る半導体素子1~3と同じである。なお、図13に示すように、ドレイン電極40をドレイン層10の裏面側に形成してもよい。第5の実施形態図14は、第5の実施形態に係る半導体素子5の要部斜視模式図である。図14aは、半導体素子5の要部斜視模式図、図14bは、図14aのX-Yの位置における断面模式図である。以下、図14を参照して、第5の実施形態に係る半導体素子5の構造について説明するが、図2~図13で説明した構成と同じ構成については、同一の符号を付して重複した説明を省略する。なお、図14aでは、ドレイン電極40及びソース電極41の図示を省略している。半導体素子5の構造半導体素子5は、3次元形のMOSFETである。図14に示すように、半導体素子5には、ドレイン層10の上に絶縁層50が設けられている。また、半導体素子5には、ドリフト領域11の表面に、絶縁層50のすぐ隣に、絶縁層50の長手方向に沿ってp形第2導電形のコンタクト領域30が選択的に設けられている。コンタクト領域30は、ベース領域12に隣接している。コンタクト領域30の不純物濃度は、ベース領域12の不純物濃度よりも高い。コンタクト領域30は、例えば、半導体装置100内で発生するキャリア例えば、正孔をソース電極41に排出することが可能なキャリア抜き領域である。図14に示すように、半導体素子5では、p形のコンタクト領域30がn-形のドリフト領域11を介してn形のドレイン層10に接近して、距離Lの位置に配置されている。つまり、ソース電極41及びドレイン電極40間に、コンタクト領域30をp側、ドレイン層10をn側とするpnダイオード25がドレイン層10から距離Lの位置に形成される。半導体素子5の製造工程図15A~図15Cは、第5の実施形態に係る半導体素子5の製造工程の説明図である。以下、図15A~図15Cを参照して半導体素子5の製造工程について説明する。なお、図2~図12で説明した構成と同じ構成については、同一の符号を付して重複した説明を省略する。マスク形成工程:図15Aa参照先ず、半導体基板半導体ウェーハであるドレイン層10を準備する。ドレイン層10の不純物濃度は、例えば、1×1018cm-3以上である。続いて、ドレイン層10の表面の一部が露出するように選択的に絶縁層50を形成する。絶縁層50の材質は、酸化シリコンSiO2である。エッチング工程:図15Ab参照次に、図15Abに示すように、絶縁層50から開口されたドレイン層10に選択的にエッチング処理を施す。これにより、ドレイン層10の表面から内部にかけてトレンチ10tが形成される。ドリフト領域11形成工程:図15Ba参照トレンチ10tの内部に、エピタキシャル成長法によって、n形のドリフト領域11を形成する。ドリフト領域11の不純物濃度は、例えば、1×1012cm-3~1×1013cm-3である。これにより、ドレイン層10の表面から内部にかけてドリフト領域11が形成される。ドリフト領域11の成長については途中で中断し、ドリフト領域11内に残ったトレンチ10t内に、エピタキシャル成長法によって、p形のベース領域12を形成する。これにより、ドリフト領域11の表面から内部にかけてベース領域12が形成される。ベース領域12の成長を途中で中断し、ベース領域12内に残ったトレンチ10t内に、エピタキシャル成長法によって、n形のソース領域13を形成する。これにより、ベース領域12の表面から内部にかけてソース領域13が選択的に形成される。その後、ドリフト領域11、ベース領域12及びソース領域13の表面にCMPChemicalMechanicalPolishing研磨を施し、ドリフト領域11、ベース領域12及びソース領域13の表面が、絶縁膜50の表面と同じ高さとなるまで研磨する。ゲート電極21A及び金属層14A,15の形成工程:図15Bb参照その後、図15Bbに示すように、ゲート電極21A、金属層14A及び金属層15を形成する。なお、金属層14A及び金属層15の形成工程については、図10A及び図10Bを参照して説明した。また、ゲート電極21Aの成形工程については、図12を参照して説明した。このため、ゲート電極21A、金属層14A及び金属層15の形成工程については、重複した説明を省略する。マスク形成工程:図15Ca参照次に、図15Caに示すように、ドリフト領域11の一部の表面が露出するように選択的にマスク96を形成する。マスク96の材質は、例えば、酸化シリコンSiO2である。コンタクト領域形成工程:図15Cb参照続いて、表面が露出したドリフト領域11に、p形不純物例えば、ボロンBをイオン注入し、熱処理を行う。これにより、図15Cbに示すように、絶縁層50のすぐ隣に、絶縁層50の長手方向に沿って延在するコンタクト領域30が形成される。なお、マスク96は、イオン注入後に除去される。図16は、距離Lコンタクト領域30とドレイン層10間の距離と半導体素子の耐圧との関係を示す図である。なお、図16の横軸は、距離L、縦軸は、半導体素子5の素子耐圧Vである。ソース領域13/ベース領域12/ドリフト領域11における素子耐圧は、距離Lに依存しない。このため、図16のラインAに示すように、距離Lに対して素子耐圧Vの値が一定となる。一方、pnダイオード25がある場合、距離Lが短くなるほどpnダイオード25付近において正孔が発生し易くなり、pnダイオード25によるツェナー降伏が増す。このため、図16のラインBに示すように、距離Lが短くなるほど、素子耐圧Vは低下する。このように、半導体素子5においては、距離Lを調整することにより、ゲート電極21Aの下端部付近、あるいは、ベース領域12と、ドリフト領域11との接合界面においてアバランシェ降伏が発生する前に、pnダイオード25付近においてアバランシェ降伏を発生し易くすることができる。つまり、距離Lを調整することにより、アバランシェ降伏による正孔が発生する場所を、ゲート電極21の下端部付近、あるいは、ベース領域12とドリフト領域11との接合界面から、pnダイオード25付近に移行することができる。pnダイオード25付近において発生した正孔は、pnダイオード25近傍に設けられたコンタクト領域30を通じて、速やかにソース電極41側に排出される。半導体素子5では、pnダイオード25がベース領域12外に形成されているため、pnダイオード25付近において発生した正孔がベース領域12内に流入し難い構成になっている。このため、アバランシェ降伏によって発生した正孔がベース領域12内に流入し難くなり、寄生バイポーラトランジスタによるバイポーラアクションが抑制される。その結果、半導体素子5の素子耐圧が向上する。以上のように、第5の実施形態に係る半導体素子5は、ソース電極41とドレイン電極40と間に、コンタクト領域30をp側、ドレイン層10をn側とするpnダイオード25が形成しているので、半導体素子5の素子耐圧を向上することができる。また、コンタクト領域30を絶縁層50のすぐ隣に、絶縁層50の長手方向に沿って形成しているので、マスク96を形成する際の露光アライメントを行いやすくなる。その他の効果は、第1~第4の実施形態に係る半導体素子1~4と同じである。なお、図17に示すようにドレイン電極40をドレイン層10の裏面側に形成してもよい。第5の実施形態の変形例図18は、第5の実施形態の変形例に係る半導体素子6,7の要部模式図である。第5の実施形態に係る半導体素子5では、p形のコンタクト領域30を、絶縁層50のすぐ隣に、絶縁層50の長手方向に沿って延在するように形成したが、コンタクト領域30を形成する位置は、図14に示す位置に限られない。例えば、図18aに示すように、絶縁層50のから離れた位置に、絶縁層50の長手方向に沿って延在するようにコンタクト領域30を形成してもよく、図18bに示すように、絶縁層50の長手方向に対して略直交する方向にコンタクト領域30を形成するようにしてもよい。図18に示す位置にコンタクト領域30を形成した場合でも、コンタクト領域30をp側、ドレイン層10をn側とするpnダイオードが形成されるため半導体素子6、7の素子耐圧を向上することができる。その他の効果は、第1~第4の実施形態に係る半導体素子1~4の効果と同じである。なお、図18aに示す位置にコンタクト領域30を形成する場合は、絶縁層50を省略してもよい。その他の実施形態以上のように、本発明のいくつかの実施形態について説明したが、上記実施形態は、例として提示したものであり、発明の範囲を限定することを意図するものではない。上記実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を変更しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態や変形が、発明の範囲や要旨に含まれるのと同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。例えば、第1~第3の実施形に係る半導体素子1~3のゲート電極20を、第4の実施形態に係る半導体素子4のゲート電極21Aに置き換えてもよい。第5の実施形態に係る半導体素子5のゲート電極21Aを、第1~第3の実施形に係る半導体素子1~3のゲート電極20に置き換えてもよい。第2の実施形態に係る半導体素子2の金属層14を省略してもよい。第3の実施形態に係る半導体素子3の金属層15を省略してもよい。第3の実施形態に係る半導体素子3の金属層15を省略してもよい。第4の実施形態に係る半導体素子4の金属層14Aを、第1の実施形態に係る半導体素子1の金属層14に置き換えてもよい。第4の実施形態に係る半導体素子4の金属層14Aを省略してもよい。第4の実施形態に係る半導体素子4の金属層15を省略してもよい。第5の実施形態に係る半導体素子5の金属層14Aを第1の実施形態1に係る金属14に置き換えてもよい。第5の実施形態に係る半導体素子5の金属層14Aを省略してもよい。第5の実施形態に係る半導体素子5の金属層15を省略してもよい。また、第1~第4の実施形態に係る半導体素子1~4に、コンタクト領域30を形成するようにしてもよい。さらに、上記各実施形態では、n形のMOSFETを例に説明したが、p形のMOSFETであってもよい。この場合、ドレイン層10、ドリフト領域及びソース領域13がp形第2導電形、ベース領域12及びコンタクト領域30がn形第1導電形となる。"