"半導体基板と、前記半導体基板の上部および上方に設けられ、データを記憶する記憶素子およびセルトランジスタを含む複数のメモリセルと、前記メモリセルごとにそれぞれ素子分離され、前記半導体基板上において第1の方向に配列された複数のアクティブエリアであって、前記第1の方向とほぼ直交する第2の方向に隣接する前記アクティブエリアの配列間において、前記第1の方向に半ピッチずつずれて配置されている複数のアクティブエリアと、前記メモリセルの第1のメモリセルの前記記憶素子の一端を、該第1のメモリセルに対して前記第2の方向に隣接する第2のメモリセルの前記セルトランジスタとビット線とに接続する複数の上部電極とを備えた半導体記憶装置。前記複数のアクティブエリアは、それぞれ前記第1の方向に延伸した形状を有し、前記複数の上部電極は、それぞれ前記第2の方向に延伸した形状を有し、前記半導体基板の表面上方から見たときに、前記複数のアクティブエリアおよび前記複数の上部電極は、連続した矩形波形状または連続した階段形状に見えるように配置されることを特徴とする請求項1に記載の半導体記憶装置。前記複数の上部電極は、それぞれ前記第2の方向に延伸した形状を有し、前記第1の方向に隣接する2つの前記上部電極の端部は、前記第2の方向において揃って配置されていることを特徴とする請求項2に記載の半導体記憶装置。前記複数の上部電極は、それぞれ前記第2の方向に延伸した形状を有し、前記第1の方向に隣接する2つの前記上部電極は、前記第2の方向に半ピッチずつずれて配置されていることを特徴とする請求項2に記載の半導体記憶装置。複数のビット線と、複数のワード線と、互いに隣接する2本の前記ビット線間に直列に接続された記憶素子およびセルトランジスタを含む複数のメモリセルであって、前記2本のビット線間に接続された複数の前記メモリセルのそれぞれの前記セルトランジスタのゲートが互いに異なる前記ワード線に接続された複数のメモリセルとを備え、互いに隣接する複数の前記メモリセルの複数の前記記憶素子および複数の前記セルトランジスタは、交互に直列に接続されることを特徴とする半導体記憶装置。前記複数のメモリセルのうち第1のメモリセルの前記記憶素子は、該第1のメモリセルに隣接する第2のメモリセルの前記セルトランジスタに接続され、前記第2のメモリセルの前記記憶素子は、該第2のメモリセルにさらに隣接する第3のメモリセルの前記セルトランジスタに接続されていることを特徴とする請求項5に記載の半導体記憶装置。前記第1、前記第2および前記第3のメモリセルは、同一の前記ビット線対の間に接続されていることを特徴とする請求項6に記載の半導体記憶装置。前記第1、前記第2または前記第3のメモリセルからデータを読み出し、あるいは、前記第1、前記第2または前記第3のメモリセルへデータを書き込むとき、前記第1、前記第2および前記第3のメモリセルが接続された同一の前記ビット線対を介してデータを読み出し、あるいは、該ビット線対を介してデータを書き込むことを特徴とする請求項7に記載の半導体記憶装置。前記第1のメモリセルは、前記複数のビット線のうち第1のビット線と該第1のビット線に隣接する第2のビット線との間に接続されており、前記第2のメモリセルは、前記複数のビット線のうち前記第2のビット線と該第2のビット線に隣接する第3のビット線との間に接続されており、前記第3のメモリセルは、前記複数のビット線のうち前記第3のビット線と該第3のビット線に隣接する第4のビット線との間に接続されていることを特徴とする請求項6に記載の半導体記憶装置。前記第1のメモリセルからデータを読み出し、あるいは、前記第1のメモリセルへデータを書き込むとき、前記第1および前記第2のビット線の対を介してデータを読み出し、あるいは、該第1および該第2のビット線の対を介してデータを書き込み、前記第2のメモリセルからデータを読み出し、あるいは、前記第2のメモリセルへデータを書き込むとき、前記第2および前記第3のビット線の対を介してデータを読み出し、あるいは、該第2および該第3のビット線の対を介してデータを書き込み、前記第3のメモリセルからデータを読み出し、あるいは、前記第3のメモリセルへデータを書き込むとき、前記第3および前記第4のビット線の対を介してデータを読み出し、あるいは、該第3および該第4のビット線の対を介してデータを書き込むことを特徴とする請求項9に記載の半導体記憶装置。記憶素子の配置を均等にし、微細化および大容量化を実現可能な半導体記憶装置を提供する。本実施形態による半導体記憶装置は、複数のビット線と、複数のワード線と、互いに隣接する2本の前記ビット線間に直列に接続された記憶素子およびセルトランジスタを含む複数のメモリセルとを備える。2本のビット線間に接続された複数のメモリセルのそれぞれのセルトランジスタのゲートは、互いに異なるワード線に接続されている。互いに隣接する複数のメモリセルの複数の前記記憶素子および複数のセルトランジスタは、交互に直列に接続される。以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。第1の実施形態図1は、第1の実施形態に従ったMRAMのメモリセルアレイの構成例を示す概略図である。メモリセルアレイMCAは、マトリクス状に二次元配置された複数のメモリセルMCを含む。各メモリセルMCは、互いに隣接する2本のビット線対BLi、BLi1iは整数とワード線WLiとの交点に対応して配置されている。ビット線BLiは、第1の方向としてのカラム方向に延伸しており、ワード線WLiは、カラム方向に対して直交する第2の方向としてのロウ方向に延伸している。各メモリセルMCは、ビット線対BLi、BLi1の間に直列に接続されたMTJ素子およびセルトランジスタCTを含む。ビット線対BLi、BLi1の間に接続された複数のメモリセルMCのそれぞれのセルトランジスタCTのゲートは、互いに異なるワード線WLiに接続されている。例えば、第1から第6のメモリセルMC0~MC5のセルトランジスタCTのゲートは、それぞれワード線WL0~WL5に接続されている。さらに、本実施形態では、ビット線対BLi、BLi1の間に接続された複数のメモリセルMCiのうち第1のメモリセルMC0のMTJ素子は、第1のメモリセルMC0に隣接する第2のメモリセルMC1のセルトランジスタCTの一端ドレインまたはソースに接続されている。第2のメモリセルMC1のMTJ素子は、第2のメモリセルMC1にさらに隣接する第3のメモリセルMC2のセルトランジスタCTの一端ドレインまたはソースに接続されている。同様に、メモリセルMCiのMTJ素子は、メモリセルMCiにさらに隣接するメモリセルMCi1のセルトランジスタCTの一端ドレインまたはソースに接続されている。このように、本実施形態では、互いに隣接するビット線対BLi、BLi1の間に接続された複数のメモリセルMCiは、同一のビット線対BLi、BLi1の間に接続され、それぞれのMTJ素子とセルトランジスタCTとが交互に直列に接続されるように構成される。即ち、互いに隣接するビット線対BLi、BLi1の間において、MTJ素子およびセルトランジスタCTは、例えば、CT、MTJ、CT、MTJ、CT、MTJ、CT、MTJのような順番で交互に直列接続される。さらに、複数のメモリセルMCiのそれぞれセルトランジスタCTの一端は、iの順番で交互にビット線BLiまたはBLi1に接続される。即ち、メモリセルMC0のセルトランジスタCTの一端は、ビット線BL0に接続され、メモリセルMC1のセルトランジスタCTの一端は、ビット線BL1に接続され、メモリセルMC2のセルトランジスタCTの一端は、ビット線BL0に接続され、メモリセルMC3のセルトランジスタCTの一端は、ビット線BL1に接続されている。ビット線対BLi、BLi1のうち一方のビット線BLiは、センスアンプSAに接続されており、他方のビット線BLi1は、基準電位VSS例えば、グランドに接続されている。センスアンプSAは、ビット線BLiを介してMTJ素子に電流を流し、そのときにMTJ素子に流れるセル電流Icellと参照電流Irefとを比較する。これにより、センスアンプSAは、メモリセルMCiに格納されたデータの論理を検出する。互いにロウ方向に隣接する2つのメモリセルMCi、MCi1の各MTJ素子に流れる電流は互いに逆方向になる。例えば、メモリセルMC0を流れる電流は、セルトランジスタCTからMTJ素子に向かって流れる図2のA2参照が、メモリセルMC1を流れる電流は、MTJ素子からセルトランジスタCTに向かって流れる図2のA1参照。従って、本実施形態では、センスアンプSAは、メモリセルに対して双方向に流れる電流を検出する必要がある。この場合、センスアンプSAは、ビット線対BLi、BLi1の一方に接続されていればよい。従って、センスアンプSAとビット線BLとの接続構成が簡素化される。また、センスアンプSAは、ビット線対BLi、BLi1ごとに設ければ足りる。よって、センスアンプSAの個数を低減させることができる。これは、メモリのチップサイズの縮小化に繋がる。図2は、単一のメモリセルMCの構成および動作を示す説明図である。各メモリセルMCは、それぞれ記憶素子としての磁気トンネル接合素子MTJ素子MTJと、セルトランジスタCTとを含む。MTJ素子およびセルトランジスタCTは、ビット線BLiとビット線BLi1との間に直列に接続されている。図2では、セルトランジスタCTがビット線BLi側に配置され、MTJ素子がビット線BLi1側に配置されている。ただし、図1のMC1、MC3、MC5のように、MTJ素子がビット線BLi側に配置され、セルトランジスタCTがビット線BLi1側に配置されている場合もある。セルトランジスタCTのゲートは、ワード線WLに接続されている。TMRtunnelingmagnetoresistive効果を利用したMTJ素子は、2枚の強磁性層とこれらに挟まれた非磁性層絶縁薄膜とからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。MTJ素子は、2枚の強磁性層の磁化方向の相対関係によって、低抵抗状態と高抵抗状態とを取り得る。例えば、低抵抗状態をデータ0と定義し、高抵抗状態をデータ1と定義すれば、MTJ素子に1ビットデータを記録することができる。もちろん、低抵抗状態をデータ1と定義し、高抵抗状態をデータ0と定義してもよい。例えば、MTJ素子は、固定層、トンネルバリア層、記録層を順次積層して構成される。固定層Pおよび記録層Fは、強磁性体で構成されており、トンネルバリア層は、絶縁膜からなる。固定層Pは、磁化の向きが固定されている層であり、記録層Fは、磁化の向きが可変であり、その磁化の向きによってデータを記憶する。書込み時に矢印A1の向きに書き込み閾値以上の電流を流すと、固定層Pの磁化の向きに対して記録層Fのそれがアンチパラレル状態となり、高抵抗状態データ1となる。書込み時に矢印A2の向きに書き込み閾値以上の電流を流すと、固定層Pと記録層Fとのそれぞれの磁化の向きがパラレル状態となり、低抵抗状態データ0となる。このように、MTJ素子は、書き込み電流の方向によって異なるデータを書き込むことができる。尚、図2では固定層Pがビット線に、記録層FがセルトランジスタCTに接続された例を示したが、これとは逆に記録層がビット線に、固定層がセルトランジスタに接続された構成にしてもよい。その場合は、書き込まれるデータの極性が上記とは逆になる。読出し時には、メモリセルMC0、MC2、MC4において、矢印A2の向きに読み出し用電圧を印加すると、各メモリセル内のMTJ素子の抵抗状態に応じたセル電流Icellがビット線BL0を流れる。センスアンプSAは、セル電流Icellと参照電流Irefとを比較することによって、MTJ素子の論理状態を検出する。また、メモリセルMC1、MC3、MC5において、矢印A1の向きに読み出し用電圧を印加すると、各メモリセル内のMTJ素子の抵抗状態に応じたセル電流Icellがビット線BL0を流れる。センスアンプSAは、セル電流Icellと参照電流Irefとを比較することによって、MTJ素子の論理状態を検出する。図3は、データ読出し動作におけるワード線WLiの電圧およびセンスアンプイネーブル信号SAENの電圧を示すタイミング図である。例えば、ワード線WL0~WL3が順番に活性化される。ワード線WL0~WL3の活性化のタイミングに合せてセンスアンプイネーブル信号SAENも活性化されている。尚、ワード線の活性化後にセル電流が安定した後に、センスアンプイネーブル信号SAENを活性化することが望ましい。これにより、時点t0において、各カラムのセンスアンプSAは、ワード線WL0に接続された各カラムのメモリセルMCのデータを、ビット線BL0、BL2、BL4、BL6を介して検出する。時点t1において、各カラムのセンスアンプSAは、ワード線WL1に接続された各カラムのメモリセルMCのデータを、ビット線BL0、BL2、BL4、BL6を介して検出する。時点t2において、各カラムのセンスアンプSAは、ワード線WL2に接続された各カラムのメモリセルMCのデータを、ビット線BL0、BL2、BL4、BL6を介して検出する。さらに、時点t3において、各カラムのセンスアンプSAは、ワード線WL3に接続された各カラムのメモリセルMCのデータを、ビット線BL0、BL2、BL4、BL6を介して検出する。その後、センスアンプSAは、ワード線WL4、WL5に接続されたメモリセルMCのデータを順番に検出する。ワード線WLiを適宜選択的に駆動することによって、カラム方向に隣接する複数のメモリセルMC0~MC5のうち任意のメモリセルについて、同一のビット線対BL0、BL1を介してデータを読み出すことができる。尚、ここでは読出し動作について説明したが、書込み動作については、上記で図2を用いて説明したように、メモリセルMCに書き込みデータに応じた方向の書込み電流を流せばよい。レイアウト図4は、本実施形態によるメモリセルアレイMCAのレイアウトを示す平面図である。図5A~図5Dは、それぞれ図4のA-A線、B-B線、C-C線、D-D線に沿った断面図である。図6Aは、アクティブエリアAAおよびゲート電極GCワード線WLのレイアウトを示す平面図であり、図6Bは、上部電極UEおよびビアコンタクトV0のレイアウトを示す平面図である。さらに、図7Aは、MTJ素子および上部電極UEのレイアウトを示す平面図であり、図7Bは、上部電極UE、ビアコンタクトV1およびビット線BLのレイアウトを示す平面図である。尚、コンタクトプラグCB0及びCB1は図6及び図7には図示していないが、図5に示すようにV0とMTJの両方の下部に配置される。図4において、ビット線対BL2、BL3、および、ビット線対BL4、BL5に接続されたメモリセルMCの構成は、ビット線対BL0、BL1に接続されたメモリセルMCの構成と同様である。即ち、ビット線対BL0、BL1に接続されたメモリセルMCの構成が、ロウ方向に繰り返し形成されている。従って、ここでは、ビット線対BL0、BL1に関するメモリセルMCの構成を説明し、その他のビット線対に関するメモリセルMCの構成については省略する。複数のアクティブエリアAAは、半導体基板10上において、それぞれメモリセルMCごとにSTIShallowTrenchIsolationによって素子分離されている。即ち、セルトランジスタCTの拡散層ソースおよびドレインは、各メモリセルMC毎に個別に設けられており、隣接する複数のメモリセルMCのセルトランジスタCTとは拡散層を共有していない。複数のアクティブエリアAAは、第1の方向としてのカラム方向に配列されアクティブエリア列を構成している。カラム方向とほぼ直交する第2の方向としてのロウ方向に隣接する2つのアクティブエリア列において、アクティブエリアAAは、カラム方向に半ピッチずつずれて配置されている図6A参照。アクティブエリア列は、ビット線BLiに対応するので、アクティブエリアAAは、ビット線BLiごとに半ピッチずつずれて配置されていると換言してもよい。これは、図5Aと図5Bとを比較することによっても理解できる。このように、平面レイアウトにおいて、アクティブエリアAAは、千鳥状に配置されている。図5Aおよび図5Bに示すように、各アクティブエリアAAには、セルトランジスタCTが形成されている。セルトランジスタCTは、ゲート電極GCと、ゲート電極GCの下のチャネル部の両側に形成された拡散層20、21とを含む。セルトランジスタCTの一方の拡散層21は、コンタクトプラグCB1を介してMTJ素子の下端に接続されている。図4、図5Cおよび図5Dに示すように、一端がMJT素子の上端に接続された上部電極UEは、ロウ方向に延伸している。例えば、図5Cに示すように、ビット線BL1の下に設けられたMTJ素子に一端が接続された上部電極UEの他端は、ビット線BL1に隣接するビット線BL0の下に設けられたセルトランジスタCTの拡散層20に、ビアコンタクトV0およびコンタクトプラグCB0を介して接続される。あるいは、図5Dに示すように、ビット線BL0の下に設けられたMTJ素子に一端が接続された上部電極UEの他端は、ビット線BL0に隣接するビット線BL1の下に設けられたセルトランジスタCTの拡散層20に、ビアコンタクトV0およびコンタクトプラグCB0を介して接続される。さらに、上部電極UEの他端は、図5C、図5Dおよび図7Bに示すようにその上に設けられたビアコンタクトV1を介してビット線BL1に接続されている。図4、図5A~図5Dに示すように、アクティブエリアAAがビット線BLiごとにカラム方向に半ピッチずつずらされているので、上部電極UEは、ロウ方向にずらされていないにもかかわらず、ビット線BL0の下にあるMTJ素子の上端を、ビット線BL0に隣接するビット線BL1と該ビット線BL1の下にあるセルトランジスタCTの拡散層20とに電気的に接続することができる。図4および図6Aに示すように、アクティブエリアAAは、それぞれカラム方向に延伸した形状長方形または楕円形を有する。図6Bおよび図7Aに示すように上部電極UEは、それぞれロウ方向に延伸した形状長方形または楕円形を有する。半導体基板10の表面上方から見たときに、アクティブエリアAAおよび上部電極UEは、交互に連続して配置され、一方の端部が他方の端部に重複するように配置されている。この重複部分は、図4のMTJおよびV0、V1と表示された部分に相当する。また、本実施形態では、カラム方向に隣接する上部電極UEの端部は、図6Bおよび図7Aに示すようにロウ方向にはずれておらず揃って配置されている。従って、半導体基板10の表面上方から見たときに、ビット線対BL0、BL1に対応する複数のアクティブエリアAAおよび複数の上部電極UEは、ロウ方向に連続する矩形波形状に見える。以下、本実施形態のようなメモリセルアレイMCAの構成を矩形波型構成ともいう。以上のようなレイアウトにより、図1に示すメモリセルアレイMCAの等価回路が実現され得る。尚、上記ではビット線とワード線の配置ピッチが等しい場合の例を示したが、ビット線の配置ピッチとワード線の配置ピッチを異なる値に設定してもよい。本実施形態では、アクティブエリアAA、メモリセルMC、MTJ素子、セルトランジスタCT、ビアコンタクトV0、V1が半導体基板10表面上において千鳥状に配置される。これにより、MTJ素子を含むそれぞれの構成要素は、半導体基板10表面上において均等に配置される。尚、カラム方向に隣接するAAの切断箇所についても同様に千鳥状に配置されている。また、最も近くに隣接する2つのMTJ素子は、ロウ方向およびカラム方向に対して斜め方向ほぼ45度に配置され、互いに異なるビット線BLおよび互いに異なるワード線WLに対応して配置されている。例えば、ビット線配置ピッチとワード線配置ピッチが等しい場合は最近接MTJ素子同士の配置角度は45度となるため、隣接する2つのMTJ素子間の配置ピッチDMTJは、ビット線BLの配置ピッチワード線WLの配置ピッチLの√2倍にすることができる。Lが2FF=MinimumFeatureSizeとすれば、配置ピッチDMTJは、2√2FとLに対して√2倍に緩和できる。よって、本実施形態によるMRAMの製造において、リソグラフィおよび形状加工が容易になる。同様に、最も近くに隣接する2つのビアコンタクトV0またはV1も、ロウ方向およびカラム方向に対して斜め方向ほぼ45度に配置され、互いに異なるビット線BLおよび互いに異なるワード線WLに対応して配置されている。これにより、隣接する2つのビアコンタクトV0またはV1の配置ピッチもMTJ同様に、√2×Lになる。よって、本実施形態によるMRAMの製造において、リソグラフィおよび形状加工が容易になる。その結果、MRAMをさらに微細化することが可能となり、それに伴い、記憶容量をさらに大きくすることができる。本実施形態では、図5A~図5Dに示すように、第1の上部コンタクトとしてのビアコンタクトV1は、MTJ素子の上方に形成されておらず、下部コンタクトとしてのビアコンタクトV0の上方に上部電極UEを介して設けられている。これにより、ビアコンタクトV1の形成時におけるプロセスダメージからMTJ素子を保護することができる。第1の実施形態の変形例図8は、第1の実施形態の変形例に従ったMRAMのメモリセルアレイの構成例を示す概略図である。上記実施形態では、互いにロウ方向に隣接する2つのメモリセルMCi、MCi1の各MTJ素子に流す読み出し動作時のセル電流Icellは互いに逆方向図2のA1、A2である。これに対し、本変形例によるMRAMでは、複数のメモリセルMCの各MTJ素子に流れる読み出し時のセル電流Icellは、同一方向図2のA1またはA2のいずれかのみに流れる。従って、本変形例では、センスアンプSAは、メモリセルアレイMCAの両側に、各ビット線BLiに対応して設けられている。尚、メモリセルアレイMCの左側に設けられたセンスアンプをSALとし、その右側に設けられたセンスアンプをSARとする。また、センスアンプSAL、SARと基準電位VSSとの接続を切り替えるために、スイッチング素子SWAL、SWBL、SWARおよびSWALが設けられている。本変形例のメモリセルアレイMCA自体の構成矩形波型構成は、第1の実施形態のそれと同様でよい。スイッチング素子SWALは、ビット線BL1、BL3、BL5、BL7とVSSとの間に設けられている。スイッチング素子SWBLは、ビット線BL1、BL3、BL5、BL7とセンスアンプSALとの間に設けられている。スイッチング素子SWARは、ビット線BL0、BL2、BL4、BL6とセンスアンプSARとの間に設けられている。スイッチング素子SWBRは、ビット線BL0、BL2、BL4、BL6とVSSとの間に設けられている。図9は、ワード線WLi、センスアンプイネーブル信号SAENA、SAENB、および、スイッチイネーブル信号ENA、ENBの読出し時における動作の一例を示すタイミング図である。例えば、ワード線WL0~WL3が順番に活性化される。ワード線WL0、WL2の活性化のタイミングに合せて、スイッチイネーブル信号ENAおよびセンスアンプイネーブル信号SAENAも活性化されている。ワード線WL1、WL3の活性化のタイミングに合せて、スイッチイネーブル信号ENBおよびセンスアンプイネーブル信号SAENBも活性化されている。t0およびt2において、スイッチイネーブル信号ENAが活性化されることによって、ビット線BL0、BL2、BL4、BL6がそれぞれセンスアンプSARに接続され、ビット線BL1、BL3、BL5、BL7が基準電位VSSに接続される。センスアンプイネーブル信号SAENAが活性化されることによって、センスアンプSARが動作する。これにより、ワード線WL0、WL2に接続されたメモリセルMCにセル電流Icellが流れる。セル電極Icellの流れる方向は、図2のA2となる。t1およびt3において、スイッチイネーブル信号ENBが活性化されることによって、ビット線BL1、BL3、BL5、BL7がそれぞれセンスアンプSALに接続され、ビット線BL0、BL2、BL4、BL8が基準電位VSSに接続される。センスアンプイネーブル信号SAENBが活性化されることによって、センスアンプSALが動作する。これにより、ワード線WL1、WL3に接続されたメモリセルMCにセル電流Icellが流れる。セル電極Icellの流れる方向は、上記と同様に、図2のA2となる。このように、セル電流IcellがメモリセルMCを同一方向に流れることによって、例えば基板バイアス効果によるセルトランジスタのチャネル抵抗の変動分がなくなるため、読出しマージン1と0との信号差を大きくすることができる。尚、センスアンプSAL、SARが、ビット線BLに対応して設けられているため、センスアンプの配置個数、すなわちセンスアンプ形成領域の面積は第1の実施形態のそれよりも大きくなる。しかし、本変形例のメモリセルアレイMCAの構成は、第1の実施形態のそれと同様であるので、本変形例は、第1の実施形態のその他の効果を得ることができる。第2の実施形態図10は、第2の実施形態に従ったMRAMのメモリセルアレイの構成例を示す概略図である。第2の実施形態は、複数のメモリセルMCの配置において第1の実施形態と異なる。第1の実施形態では、図4に示すように半導体基板10の表面上方から見たときに、アクティブエリアAAおよび上部電極UEは、ロウ方向に連続する矩形波形状に見えるように配置されている。これに対し、第2の実施形態では、図11に示すように半導体基板10の表面上方から見たときに、上部電極UEは、ロウ方向とカラム方向に対して斜め方向に連続する階段形状に見えるように配置されている。以下、第2の実施形態によるメモリセルアレイMCAのような構成を階段型構成ともいう。第2の実施形態は、ビット線BLiおよびワード線WLiの配置、各メモリセルMCの構成において第1の実施形態と同様である。尚、ビット線の配置自体は同一であるが、便宜上、第2の実施形態におけるビット線BL0~BL6の呼称は、第1の実施形態のそれと異なっている。より詳細には、複数のメモリセルMCiのうち第1のメモリセルMC0のMTJ素子は、第1のメモリセルMC0に隣接する第2のメモリセルMC1のセルトランジスタCTの一端ドレインまたはソースに接続されている。第2のメモリセルMC1のMTJ素子は、第2のメモリセルMC1にさらに隣接する第3のメモリセルMC2のセルトランジスタCTに接続されている。同様に、メモリセルMCiのMTJ素子は、メモリセルMCiにさらに隣接するメモリセルMCi1のセルトランジスタCTに接続されている。さらに、第2の実施形態では、第1のメモリセルMC0は、第1のビット線BL0と第1のビット線BL0に隣接する第2のビット線BL1との間に接続されている。第2のメモリセルMC1は、第2のビット線BL1と第2のビット線BL1に隣接する第3のビット線BL2との間に接続されている。第3のメモリセルMC2は、第3のビット線BL2と第3のビット線BL2に隣接する第4のビット線BL3との間に接続されている。同様に、メモリセルMCiは、ビット線BLiとビット線BLiに隣接するビット線BLi1との間に接続されている。このように、本実施形態では、ビット線BLiを隣接するビット線BLi1へ並進させたときに、複数のメモリセルMCiのそれぞれのMTJ素子とセルトランジスタCTとが交互に直列に接続されている。即ち、ビット線BLiを隣接するビット線BLi1へ並進させたときに、MTJ素子およびセルトランジスタCTは、例えば、CT、MTJ、CT、MTJのような順番で交互に直列接続される。このように、互いに直列に接続された複数のメモリセルMCiは、それぞれ異なるビット線対BLi、BLi1間に接続され、さらに、互いに直列に接続された複数のメモリセルMCiは、それぞれ異なるワード線WLiに接続される。第2の実施形態のその他の構成は、第1の実施形態の対応する構成と同様でよい。従って、図10に示すセンスアンプSAは、メモリセルに対して双方向に流れる電流を検出する。この場合、センスアンプSAは、ビット線対BLi、BLi1の一方に接続されていればよいので、センスアンプSAとビット線BLとの接続構成が簡素化される。また、センスアンプSAは、ビット線対BLi、BLi1ごとに設ければ足りる。よって、センスアンプSAの個数を低減させることができる。データ読出し動作におけるワード線WLiの電圧およびセンスアンプイネーブル信号SAENの電圧を示すタイミングは、図3に示したものと同様でよい。従って、時点t0において、各カラムのセンスアンプSAは、ワード線WL0に接続された各カラムのメモリセルMCのデータを、ビット線BL1、BL3、BL5を介して検出する。このとき、読出し対象のメモリセルMCの両側に接続されるビット線対は、BL0,BL1、BL2,BL3、BL4,BL5である。時点t1において、各カラムのセンスアンプSAは、ワード線WL1に接続された各カラムのメモリセルMCのデータを、ビット線BL1、BL3、BL5を介して検出する。このとき、読出し対象のメモリセルMCの両側に接続されるビット線対は、BL1,BL2、BL3,BL4、BL5,BL6である。時点t2において、各カラムのセンスアンプSAは、ワード線WL2に接続された各カラムのメモリセルMCのデータを、ビット線BL1、BL3、BL5を介して検出する。このとき、読出し対象のメモリセルMCの両側に接続されるビット線対は、BL0,BL1、BL2,BL3、BL4,BL5である。さらに、時点t3において、各カラムのセンスアンプSAは、ワード線WL3に接続された各カラムのメモリセルMCのデータを、ビット線BL1、BL3、BL5を介して検出する。このとき、読出し対象のメモリセルMCの両側に接続されるビット線対は、BL1,BL2、BL3,BL4、BL5,BL6である。ワード線WL4、WL5に接続されたメモリセルMCのデータを検出する際は上述と同様に、ビット線対はBL0,BL1、BL2,BL3、BL4,BL5と、BL1,BL2、BL3,BL4、BL5,BL6とに交互に変更される。例えば、メモリセルMC0からデータを読み出し、あるいは、メモリセルMC0へデータを書き込むとき、ワード線WL0を活性化させる。そして、センスアンプSAはビット線対BL0、BL1を介してデータを読み出し、あるいは、書き込みデータに応じた方向の書き込み電流をビット線対BL0、BL1を介して流す。メモリセルMC1からデータを読み出すとき、ワード線WL1を活性化させる。そして、センスアンプSAは、ビット線対BL1、BL2を介してデータを読み出す。メモリセルMC2からデータを読み出すとき、ワード線WL2を活性化させる。そして、センスアンプSAは、ビット線対BL2、BL3を介してデータを読み出す。このように、第2の実施形態によるメモリは、ワード線WLiを適宜選択的に駆動することによって、直列に接続された複数のメモリセルMC0~MC5のうち任意のメモリセルから、データを読み出すことができる。このとき、メモリセルMC0~MC5のデータは、それぞれに対応するビット線対BL0、BL1、ビット線対BL1、BL2、ビット線対BL2、BL3、ビット線対BL3、BL4、ビット線対BL4、BL5、ビット線対BL5、BL6を介してセンスアンプSAへ伝達される。また、本実施形態によるMRAMは、ワード線WLiを適宜選択的に駆動することによって、メモリセルMC0~MC5のうち任意のメモリセルへデータを書き込むことができる。このとき、書込みデータは、メモリセルMC0~MC5のそれぞれに対応するビット線対BL0、BL1、ビット線対BL1、BL2、ビット線対BL2、BL3、ビット線対BL3、BL4、ビット線対BL4、BL5、ビット線対BL5、BL6を介してメモリセルMC0~MC5へ書き込まれる。レイアウト図11は、第2の実施形態によるメモリセルアレイMCAのレイアウトを示す平面図である。図12Aおよび図12Bは、それぞれ図11のC-C線およびD-D線に沿った断面図である。図11のA-A線およびB-B線に沿った断面図は、図5Aおよび図5Bと実質的に同様であるので、ここでは省略する。図13Aは、上部電極UEおよびビアコンタクトV0のレイアウトを示す平面図である。図13Bは、MTJ素子および上部電極UEのレイアウトを示す平面図であり、図13Cは、上部電極UE、ビアコンタクトV1およびビット線BLのレイアウトを示す平面図である。アクティブエリアAAおよびワード線WLのレイアウト図は、図6Aと同様であるので、ここでは省略する。また、コンタクトプラグCB0およびCB1についても第1の実施形態と同様である。第2の実施形態は、カラム方向に隣接する上部電極UEが互いにロウ方向に半ピッチずつずれている点で第1の実施形態と異なる。第2の実施形態の他の構成要素のレイアウトは、対応する第1の実施形態の構成要素のレイアウトと同様である。図13A~図13Cを参照すると、カラム方向に隣接する複数の上部電極UEが、互いにロウ方向に半ピッチずつずれていることが理解できる。即ち、平面レイアウトにおいて、上部電極UEも千鳥状に配置されている。またロウ方向に隣接する上部電極UEの切断箇所についても同様に千鳥状に配置されている。図11、図12Aおよび図12Bに示すように、一端がMJT素子の上端に接続された上部電極UEは、ロウ方向に延伸している。例えば、図12Aに示すように、ビット線BL1の下に設けられたMTJ素子に一端が接続された上部電極UEの他端は、ビット線BL1に隣接するビット線BL2の下に設けられたセルトランジスタCTの拡散層20に、ビアコンタクトV0およびコンタクトプラグCB0を介して接続される。あるいは、図12Bに示すように、ビット線BL0の下に設けられたMTJ素子に一端が接続された上部電極UEの他端は、ビット線BL0に隣接するビット線BL1の下に設けられたセルトランジスタCTの拡散層20に、ビアコンタクトV0およびコンタクトプラグCB0を介して接続される。さらに、上部電極UEの他端は、図12Aおよび図12Bに示すようにその上に設けられたビアコンタクトV1を介してビット線BL1に接続されている。図11、図12Aおよび図12Bに示すように、ロウ方向に隣接する複数のアクティブエリアAAがカラム方向に半ピッチずつずらされており、かつ、カラム方向に隣接する複数の上部電極UEがロウ方向に半ピッチずつずらされている。また、図11に示すように、アクティブエリアAAは、それぞれカラム方向に延伸した形状長方形または楕円形を有する。さらに、上部電極UEは、それぞれロウ方向に延伸した形状長方形または楕円形を有する。これにより、半導体基板10の表面上方から見たときに、アクティブエリアAAおよび上部電極UEは、交互に連続して配置され、一方の端部が他方の端部に重複するように配置されている。この重複部分は、図11のMTJおよびV0、V1と表示された部分に相当する。このような配置により、半導体基板10の表面上方から見たレイアウトにおいて、複数のアクティブエリアAAおよび複数の上部電極UEは、ロウ方向とカラム方向からほぼ45度傾斜する方向へ連続的に延伸する階段形状に見える。以上のようなレイアウトにより、図10に示すメモリセルアレイMCAの等価回路が実現され得る。尚、上記ではビット線とワード線の配置ピッチが等しい場合の例を示したが、ビット線の配置ピッチとワード線の配置ピッチを異なる値に設定してもよい。第2の実施形態もまた、MTJ素子を含むそれぞれの構成要素は、半導体基板10表面上において均等に配置される。第2の実施形態によるMTJ素子の配置は、第1の実施形態のそれと同様である。従って、第2の実施形態は、第1の実施形態と同様の効果を得ることができる。第2の実施形態の変形例図14は、第2の実施形態の変形例に従ったMRAMのメモリセルアレイの構成例を示す概略図である。本変形例は、第1の実施形態の変形例を第2の実施形態に適用した形態である。第2の実施形態では、隣接するカラムのメモリセルMCi、MCi1の各MTJ素子に流す読み出し動作時のセル電流Icellは互いに逆方向である。これに対し、本変形例によるMRAMでは、複数のメモリセルMCの各MTJ素子に流れる読み出し動作時のセル電流Icellは、同一方向に流れる。従って、本変形例では、センスアンプSAは、メモリセルアレイMCAの両側に、各ビット線BLiに対応して設けられている。尚、メモリセルアレイMCの左側に設けられたセンスアンプをSALとし、その右側に設けられたセンスアンプをSARとする。また、センスアンプSAL、SARと基準電位VSSとの接続を切り替えるために、スイッチング素子SWAL、SWBL、SWARおよびSWALが設けられている。本変形例のメモリセルアレイMCA自体の構成階段型構成は、第2の実施形態のそれと同様でよい。スイッチング素子SWALは、ビット線BL1、BL3、BL5とVSSとの間に設けられている。スイッチング素子SWBLは、ビット線BL1、BL3、BL5とセンスアンプSALとの間に設けられている。スイッチング素子SWARは、ビット線BL0、BL2、BL4、BL6とセンスアンプSARとの間に設けられている。スイッチング素子SWBRは、ビット線BL0、BL2、BL4、BL6とVSSとの間に設けられている。ワード線WLi、センスアンプイネーブル信号SAENA、SAENB、および、スイッチイネーブル信号ENA、ENBの読出し時におけるタイミング図は、図9に示すものと同様でよい。例えば、t0およびt2において、スイッチイネーブル信号ENAが活性化されることによって、ビット線BL0、BL2、BL4、BL6がそれぞれセンスアンプSARに接続され、ビット線BL1、BL3、BL5、BL7が基準電位VSSに接続される。センスアンプイネーブル信号SAENAが活性化されることによって、センスアンプSARが動作する。これにより、ワード線WL0、WL2に接続されたメモリセルMCにセル電流Icellが流れる。セル電極Icellの流れる方向は、図2のA2となる。ビット線対は、BL0,BL1、BL2,BL3、BL4,BL5となる。t1およびt3において、スイッチイネーブル信号ENBが活性化されることによって、ビット線BL1、BL3、BL5、BL7がそれぞれセンスアンプSALに接続され、ビット線BL0、BL2、BL4、BL8が基準電位VSSに接続される。センスアンプイネーブル信号SAENBが活性化されることによって、センスアンプSALが動作する。これにより、ワード線WL1、WL3に接続されたメモリセルMCにセル電流Icellが流れる。セル電極Icellの流れる方向は、上記と同様に、図2のA2となる。ビット線対は、BL1,BL2、BL3,BL4、BL5,BL6となる。このように、セル電流IcellがメモリセルMCを同一方向に流れることによって、例えば基板バイアス効果によるセルトランジスタのチャネル抵抗の変動分がなくなるため、読出しマージン1と0との信号差を大きくすることができる。尚、センスアンプSAL、SARが、ビット線BLに対応して設けられているため、センスアンプの配置個数、すなわちセンスアンプ形成領域の面積は第2の実施形態のそれよりも大きくなる。しかし、本変形例のメモリセルアレイMCAの構成は、第2の実施形態のそれと同様であるので、本変形例は、第2の実施形態のその他の効果を得ることができる。第3の実施形態図15A~図15Dは、第3の実施形態に従ったMRAMのメモリセルアレイMCAの断面図である。第3の実施形態では、ビアコンタクトV1がMTJ素子の上方に上部配線UEを介して設けられている点で第1の実施形態と異なる。第3の実施形態のその他の構成は、対応する第1の実施形態の構成と同様でよい。従って、図15A~図15Dは、それぞれ図4のA-A線、B-B線、C-C線、D-D線に沿った断面図に相当する。ただし、図4のビアコンタクトV1は、ビアコンタクトV0と重複せずに、MTJ素子と重複する。第3の実施形態のように、ビアコンタクトV1の位置をMTJ素子の上方に設けても、等価回路自体は、図1に示すものと同じである。従って、第3の実施形態は、第1の実施形態と同様の効果を得ることができる。さらに、第3の実施形態では、ビアコンタクトV1がMTJ素子の上方に設けられているため、第1の実施形態と比較して、MTJ素子とビット線BLとの間の寄生抵抗を上部電極UEの配線抵抗分だけ低下させることができる。MRAMはMTJ素子の抵抗値をデータとして検出するため、MTJ素子とビット線BLとの間の寄生抵抗の低減により読み出しマージンが向上する。第4の実施形態図16Aおよび図16Bは、第4の実施形態に従ったMRAMのメモリセルアレイMCAの断面図である。第4の実施形態では、ビアコンタクトV1がMTJ素子の上方に上部配線UEを介して設けられている点で第2の実施形態と異なる。第4の実施形態のその他の構成は、対応する第2の実施形態の構成と同様でよい。従って、図16Aおよび図16Bは、それぞれ図11のC-C線およびD-D線に沿った断面図に相当する。ただし、図11のビアコンタクトV1は、ビアコンタクトV0と重複せずに、MTJ素子と重複する。また、図11のA-A線およびB-B線に沿った断面に相当する図は、図15Aおよび図15Bと同様であるので、ここでは省略する。第4の実施形態のように、ビアコンタクトV1の位置をMTJ素子の上方に設けても、等価回路自体は、図10に示すものと同じである。従って、第4の実施形態は、第2の実施形態と同様の効果を得ることができる。さらに、第4の実施形態では、ビアコンタクトV1がMTJ素子の上方に設けられているため、第2の実施形態と比較して、MTJ素子とビット線BLとの間の寄生抵抗を上部電極UEの配線抵抗分だけ低下させることができる。MRAMはMTJ素子の抵抗値をデータとして検出するため、MTJ素子とビット線BLとの間の寄生抵抗の低減により読み出しマージンが向上する。第5の実施形態図17は、第5の実施形態に従ったMRAMのメモリセルアレイ、ローカルDQ線およびセンスアンプの構成例を示す概略図である。第5の実施形態では、n組nは整数のビット線対BLi、BLi1に対応する複数のメモリセルMCを1つのカラムブロックCBとして定義する。そして、ローカルDQ線LDQとセンスアンプSAは、カラムブロックCBごとに同時にnビットのデータにアクセスできるよう構成される。メモリセルアレイMCA自体の構成は、第1の実施形態におけるメモリセルアレイMCAの構成矩形波型構成と同様でよい。例えば、図17では、4組のビット線対BLi、BLi1に対応するメモリセルMCが各カラムブロックCBN-1、CBN、CBN1以下、単にカラムブロックCBともいうを構成している。Nは整数である。センスアンプSA_A0~SA_A3、SA_B0~SA_B3以下、単にセンスアンプSAともいうは、メモリセルアレイMCAの両側に4個ずつ配置されている。センスアンプSAとカラムブロックCBとの間には、ローカルDQ線LDQ_A0~LDQ_A3、LDQ_B0~LDQ_B3以下、単にローカルDQ線LDQともいうと、トランスファゲートXFER_A、XFER_B以下、単にトランスファゲートXFERともいうとが設けられている。トランスファゲートXFERは、ビット線BLとローカルDQ線LDQとの間に接続されており、カラム選択線CSLによってオン/オフ制御される。トランスファゲートXFERは、対応するカラムブロックCBが選択されたときに、その選択されたカラムブロックCBのビット線BLを、ローカルDQ線LDQを介してセンスアンプSAに接続する。ローカルDQ線LDQは、トランスファゲートXFERとセンスアンプSAとの間を接続し、あるいは、トランスファゲートXFERと基準電圧VSS設置電位との間を接続できるように構成されている。基準電圧VSSは、クランプ回路CLAMP_A、CLAMP_Bによって与えられる。例えば、センスアンプSA_Aiおよびクランプ回路CLAMP_Bは、制御信号ENBL_evenによって駆動される。一方センスアンプSA_Biおよびクランプ回路CLAMP_Aは、制御信号ENBL_oddによって駆動される。このような構成により、本実施形態によるMRAMは、複数のカラムブロックCBから1つのカラムブロックCBを選択的にローカルDQ線LDQに接続し、その選択カラムブロックCBのデータを読み出し、あるいは、選択カラムブロックへデータを書き込むことができる。例えば、カラム選択線CSLNによってカラムブロックCBNが選択されたと仮定する。この場合、カラム選択線CSLNによりカラムブロックCBNとセンスアンプSAとの間のトランスファゲートXFER_A、XFER_Bがオン状態なる。これにより、ビット線BL0、BL2、BL4、BL6がローカルDQ線LDQ_A0~3に接続され、ビット線BL1、BL3、BL5、BL7がローカルDQ線LDQ_B0~3に接続される。ワード線WL0、WL2、WL4のいずれかが選択された場合、制御信号ENBL_evenが活性化され、センスアンプSA_Aおよびクランプ回路CLAMP_Bが活性化される。これにより、ビット線BL0、BL2、BL4、BL6は、ローカルDQ線LDQ_A0~3を介してセンスアンプSA_Aに接続され、ビット線BL1、BL3、BL5、BL7は、ローカルDQ線LDQ_B0~3を介して基準電圧Vssに接続される。これにより、センスアンプSA_A0~SA_A3により読出し動作が実行される。ワード線WL1、WL3、WL5のいずれかが選択された場合、制御信号ENBL_oddが活性化され、センスアンプSA_Bおよびクランプ回路CLAMP_Aが活性化される。これにより、ビット線BL1、BL3、BL5、BL7は、ローカルDQ線LDQ_B0~3を介してセンスアンプSA_Bに接続され、ビット線BL0、BL2、BL4、BL6は、ローカルDQ線LDQ_A0~3を介して基準電圧Vssに接続される。これにより、センスアンプSA_B0~SA_B3により読出し動作が実行される。このように偶数番のワード線WLに接続されたメモリセルMCのデータは、センスアンプSA_Aiによって検出され、奇数番のワード線WLに接続されたメモリセルMCのデータは、センスアンプSA_Biによって検出される。センスアンプSAが複数のカラムブロックCBに共有されていることによって、センスアンプSAの総個数を削減することができる。これは、MRAMのチップサイズ縮小、すなわち低コスト化に繋がる。第6の実施形態図18は、第6の実施形態に従ったMRAMのメモリセルアレイ、ローカルDQ線およびセンスアンプの構成例を示す概略図である。第6の実施形態は、メモリセルアレイMCAが第2の実施形態のメモリセルアレイMCAの構成階段型構成である点で第5の実施形態と異なる。第6の実施形態のその他の構成は、対応する第5の実施形態の構成と同様でよい。従って、第6の実施形態におけるセンスアンプSAとカラムブロックCBとの間の接続関係は、第5の実施形態におけるそれと同じでよい。第6の実施形態では、読出しまたは書込み時に対となるビット線は、選択されるワード線WLによって変化する。それに伴い、カラムブロックCBとセンスアンプSAとの接続関係、並びに、カラムブロックCBと基準電圧VSSとの接続関係を変更すればよい。例えば、カラム選択線CSLNによってカラムブロックCBNが選択されたと仮定する。この場合、カラム選択線CSLNによりカラムブロックCBNとセンスアンプSAとの間のトランスファゲートXFER_A、XFER_Bがオン状態なる。これにより、ビット線BL1、BL3、BL5、BL7がローカルDQ線LDQ_A0~3に接続され、ビット線BL0、BL2、BL4、BL6がローカルDQ線LDQ_B0~3に接続される。ワード線WL0、WL2、WL4のいずれかが選択された場合、制御信号ENBL_evenが活性化され、センスアンプSA_Aおよびクランプ回路CLAMP_Bが活性化される。これにより、ビット線BL1、BL3、BL5、BL7は、ローカルDQ線LDQ_A0~3を介してセンスアンプSA_Aに接続され、ビット線BL0、BL2、BL4、BL6は、ローカルDQ線LDQ_B0~3を介して基準電圧Vssに接続される。これにより、センスアンプSA_A0~SA_A3により読出し動作が実行される。このとき、ビット線対は、BL1,BL2、BL3,BL4、BL5,BL6となる。ここで、非選択状態のカラムブロックCBについては、各ビット線BLの電位を基準電圧VSSに固定するか、もしくは、非選択カラムブロックCBに接続されているトランスファゲートXFER_Bをオン状態とする。ワード線WL1、WL3、WL5のいずれかが選択された場合、制御信号ENBL_oddが活性化され、センスアンプSA_Bおよびクランプ回路CLAMP_Aが活性化される。これにより、ビット線BL1、BL3、BL5、BL7は、ローカルDQ線LDQ_A0~3を介して基準電圧Vssに接続され、ビット線BL0、BL2、BL4、BL6は、ローカルDQ線LDQ_B0~3を介してセンスアンプSA_Bに接続される。これにより、センスアンプSA_B0~SA_B3により読出し動作が実行される。このとき、ビット線対は、BL0,BL1、BL2,BL3、BL4,BL5となる。ここで、非選択状態のカラムブロックCBについては,各ビット線BLの電位を基準電圧VSSに固定するか、もしくは、非選択カラムブロックCBに接続されているトランスファゲートXFER_Aをオン状態とする。センスアンプSAが複数のカラムブロックCBに共有されていることによって、センスアンプSAの総個数を削減することができる。これは、MRAMのチップサイズ縮小、すなわち低コスト化に繋がる。第5の実施形態の変形例図19は、第5の実施形態の変形例に従ったMRAMのメモリセルアレイ、ローカルDQ線、トランスファゲートXFERおよびセンスアンプの構成例を示す概略図である。本変形例によるMRAMは、ビット線対BLi、BLi1のうち一方をローカルDQ線LDQを介してセンスアンプSAに接続し、他方をローカルDQ線LDQを介することなく基準電圧VSSに接続するように構成されている。これにより、メモリセルアレイMCAの両側に設けられたセンスアンプSAが同時にデータを読み出すことができる。例えば、カラムブロックCBからnビットデータを読み出すとき、メモリセルアレイMCAの両側にn/2個ずつのセンスアンプSAを設ければよい。メモリセルアレイMCA自体の構成は、第1の実施形態におけるメモリセルアレイMCAの構成矩形波型構成と同様でよい。例えば、図19では4組のビット線対BLi、BLi1に対応する複数のメモリセルMCが各カラムブロックCBを構成しており、センスアンプSA_A、SA_B以下、単にセンスアンプSAともいうは、メモリセルアレイMCAの両側に2個ずつ配置されている。センスアンプSAとカラムブロックCBとの間には、ローカルDQ線LDQ_A、LDQ_B以下、単にローカルDQ線LDQともいうと、トランスファゲートXFER_A、XFER_B以下、単にトランスファゲートXFERともいうとが設けられている。トランスファゲートXFERは、ビット線BLとローカルDQ線LDQとの間に接続されており、カラム選択線CSLによってオン/オフ制御される。トランスファゲートXFERは、対応するカラムブロックCBが選択されたときに、その選択されたカラムブロックCBのビット線BLを、ローカルDQ線LDQを介してセンスアンプSAに接続する。あるいは、トランスファゲートXFERは、対応するカラムブロックCBが選択されたときに、その選択されたカラムブロックCBのビット線BLを、ローカルDQ線LDQを介することなく直接基準電圧VSSに接続する。センスアンプSAは、対応するローカルDQ線LDQに接続される。例えば、カラム選択線CSL_ANが活性化された場合、カラムブロックCBNの右側にあるセンスアンプSA_A0は、ローカルDQ線LDQ_Aを介してビット線BL0に接続され、センスアンプSA_A1は、ローカルDQ線LDQ_Aを介してビット線BL4に接続される。また、カラムブロックCBNの左側にあるセンスアンプSA_B0は、ローカルDQ線LDQ_Bを介してビット線BL7に接続され、センスアンプSA_B1は、ローカルDQ線LDQ_Bを介してビット線BL3に接続される。一方、ビット線BL1およびBL5はトランスファゲートXFER_Aを介して基準電圧VSSに接続され、ビット線BL2およびBL6はトランスファゲートXFER_Bを介して基準電圧VSSに接続される。これにより、センスアンプSA_A0、SA_A1、SA_B0、SA_B1は、それぞれビット線BL0、BL4、BL7、BL3を介してメモリセルMCのデータを検出する。つまり、4ビットデータを同時にセンスアンプSAで検出することができる。カラム選択線CSL_BNが活性化された場合、センスアンプSA_A0は、ローカルDQ線LDQ_Aを介してビット線BL2に接続され、センスアンプSA_A1は、ローカルDQ線LDQ_Aを介してビット線BL6に接続される。また、センスアンプSA_B0は、ローカルDQ線LDQ_Bを介してビット線BL5に接続され、センスアンプSA_B1は、ローカルDQ線LDQ_Bを介してビット線BL1に接続される。一方、ビット線BL0およびBL4はトランスファゲートXFER_Aを介して基準電圧VSSに接続され、ビット線BL3およびBL7はトランスファゲートXFER_Bを介して基準電圧VSSに接続される。これにより、センスアンプSA_A0、SA_A1、SA_B0、SA_B1は、それぞれビット線BL2、BL6、BL5、BL1を介してメモリセルMCのデータを検出する。この場合も、4ビットデータを同時にセンスアンプSAで検出することができる。例えば、MRAMは、偶数番のワード線WL0、WL2、WL4が選択された場合、カラム選択線CSL_ANを活性化させてデータを読み出す。MRAMは、奇数番のワード線WL1、WL3、WL5が選択された場合、カラム選択線CSL_BNを活性化させデータを読み出す。このように動作させることによって、セル電流Icellは、メモリセルMCに対して同一方向図2のA2に流れる。これにより前述の第1の実施形態の変形例と同様に、読み出しマージンを大きくすることができる。本変形例によれば、センスアンプSAが複数のカラムブロックCBに共有されていることによって、センスアンプSAの個数を低減させることができる。さらに、トランスファゲートXFERは、2つのビット線BLのうち一方を選択的にローカルDQ線LDQに接続する。従って、読出し時および書き込み時にカラムブロックCBの両側に配置されたローカルDQ線LDQを全てビット線BLに接続することができる。その結果、同時に読み出すデータのビット数に等しい個数のセンスアンプSAをカラムブロックCBの両側に配置すればよい。これは、MRAMのさらなるチップサイズの縮小化、すなわち低コスト化に繋がる。第6の実施形態の変形例図20は、第6の実施形態の変形例に従ったMRAMのメモリセルアレイ、ローカルDQ線、トランスファゲートXFERおよびセンスアンプの構成例を示す概略図である。本変形例は、第5の実施形態の変形例を第6の実施形態に適用したものである。第6の実施形態の変形例は、メモリセルアレイMCAが第2の実施形態のメモリセルアレイMCAの構成階段型構成である点で第5の実施形態の変形例と異なる。第6の実施形態の変形例のその他の構成は、対応する第5の実施形態の変形例の構成と同様でよい。従って、第6の実施形態の変形例におけるセンスアンプSAとカラムブロックCBとの間の接続関係は、第5の実施形態の変形例におけるそれと同じでよい。第6の実施形態の変形例では、読出しまたは書込み時に対となるビット線は、選択されるワード線WLによって変化する。それに伴い、カラムブロックCBとセンスアンプSAとの接続関係、並びに、カラムブロックCBと基準電圧VSSとの接続関係を変更すればよい。例えば、カラム選択線CSL_ANが活性化された場合、センスアンプSA_A0は、ローカルDQ線LDQ_Aを介してビット線BL7に接続され、センスアンプSA_A1は、ローカルDQ線LDQ_Aを介してビット線BL3に接続される。また、カラムブロックCBNの左側にあるセンスアンプSA_B0は、ローカルDQ線LDQ_Bを介してビット線BL0に接続され、センスアンプSA_B1は、ローカルDQ線LDQ_Bを介してビット線BL4に接続される。一方、ビット線BL1およびBL5はトランスファゲートXFER_Aを介して基準電圧VSSに接続され、ビット線BL2およびBL6はトランスファゲートXFER_Bを介して基準電圧VSSに接続される。ここで、非選択状態のカラムブロックCBについては,各ビット線BLの電位を基準電圧VSSに設定するか、もしくは、非選択カラムブロックCBに接続されているトランスファゲートXFER_Bをオン状態とする。これにより、センスアンプSA_A0、SA_A1、SA_B0、SA_B1は、それぞれビット線BL7、BL3、BL0、BL4を介してメモリセルMCのデータを検出する。つまり、4ビットデータを同時にセンスアンプSAで検出することができる。カラム選択線CSL_BNが活性化された場合、センスアンプSA_A0は、ローカルDQ線LDQ_Aを介してビット線BL5に接続され、センスアンプSA_A1は、ローカルDQ線LDQ_Aを介してビット線BL1に接続される。また、センスアンプSA_B0は、ローカルDQ線LDQ_Bを介してビット線BL2に接続され、センスアンプSA_B1は、ローカルDQ線LDQ_Bを介してビット線BL6に接続される。一方、ビット線BL3およびBL7はトランスファゲートXFER_Aを介して基準電圧VSSに接続され、ビット線BL0およびBL4はトランスファゲートXFER_Bを介して基準電圧VSSに接続される。ここで、非選択状態のカラムブロックCBについては,各ビット線BLの電位を基準電圧VSSに設定するか、もしくは、非選択カラムブロックCBに接続されているトランスファゲートXFER_Aをオン状態とする。これにより、センスアンプSA_A0、SA_A1、SA_B0、SA_B1は、それぞれビット線BL5、BL1、BL2、BL6を介してメモリセルMCのデータを検出する。この場合も、4ビットデータを同時にセンスアンプSAで検出することができる。例えば、MRAMは、奇数番のワード線WL1、WL3、WL5が選択された場合、カラム選択線CSL_ANを活性化させてデータを読み出す。これにより、ビット線対は、BL0,BL1、BL2,BL3、BL4,BL5となる。センスアンプSAは、ビット線BL7、BL3、BL0、BL4を介してデータを検出することができる。MRAMは、偶数番のワード線WL0、WL2、WL4が選択された場合、カラム選択線CSL_BNを活性化させてデータを読み出す。これにより、ビット線対は、BL1,BL2、BL3,BL4、BL5,BL6となる。センスアンプSAは、ビット線BL5、BL1、BL2、BL6を介してデータを検出することができる。第6の実施形態の変形例は、第5の実施形態の変形例と同様の効果を得ることができる。このように動作させることによって、セル電流Icellは、メモリセルMCに対して同一方向図2のA2に流れる。これにより前述の第二の実施形態の変形例と同様に、読み出しマージンを大きくすることができる。以上の実施形態において、主に読出し動作についてのみ説明したが、書込み動作については、上記で図2を用いて説明したように、メモリセルMCに書込みデータに応じた方向の書き込み電流を流せばよい。メモリセルMCを構成するセルトランジスタCTは、平面型MOSFETMetalOxideSemiconductorFieldEffectTransistor、所謂FinFET、DualChannel型FinFET、GAA型トランジスタ、SiNanowireトランジスタ等、どのようなトランジスタを用いてもよい。また、上記実施形態では、MRAMを例として記載したが、上記実施形態は、PCRAM、RRAM等の他の抵抗性記憶素子を用いた半導体記憶装置に適用することができる。"