半導体デバイスを製造する方法であって、ロジックNMOSトランジスタ、ロジックPMOSトランジスタ、I/ONMOSトランジスタ、及びI/OPMOSトランジスタのための隔離された領域を含む半導体基板を提供すること、前記I/ONMOSトランジスタのための閾値電圧VTを設定するように前記I/ONMOSトランジスタ領域にP型ドーパントを注入すること、前記I/OPMOSトランジスタのための閾値電圧VTを設定するように前記I/OPMOSトランジスタ領域にN型ドーパントを注入すること、前記I/ONMOSランジスタ領域及びI/OPMOSトランジスタ領域がマスクされた状態で、前記ロジックPMOSトランジスタ領域内にNウェル領域を形成するようにN型ドーパントを注入すること、及び前記I/ONMOSランジスタ領域及びI/OPMOSトランジスタ領域がマスクされた状態で、前記ロジックNMOSトランジスタ領域内にPウェル領域を形成するようにP型ドーパントを注入すること、を含む、方法。請求項1に記載の方法であって、前記I/ONMOSトランジスタの閾値電圧を設定するように前記I/ONMOSトランジスタ領域に前記P型ドーパントを注入することが、前記ロジックNMOSトランジスタ領域、前記ロジックPMOSトランジスタ領域、及び前記I/OPMOSトランジスタ領域にもP型ドーパントを注入する、方法。請求項2に記載の方法であって、前記I/OPMOSトランジスタ電圧VTを設定するように前記I/OPMOSトランジスタ領域に前記N型ドーパントを注入することが、前記ロジックNMOSトランジスタ領域にもN型ドーパントを注入する、方法。請求項3に記載の方法であって、前記I/OPMOSトランジスタ電圧VTを設定するように前記I/OPMOSトランジスタ領域に前記N型ドーパントを注入することが、前記I/ONMOSトランジスタ領域及び前記ロジックPMOSトランジスタ領域がマスクされた状態で成される、方法。請求項4に記載の方法であって、前記ロジックPMOSトランジスタ領域内に前記Nウェル領域を形成するように前記N型ドーパントを注入することが、前記ロジックNMOSトランジスタ領域、前記I/ONMOSトランジスタ領域、及び前記I/OPMOSトランジスタ領域がマスクされた状態で成される、方法。請求項5に記載の方法であって、前記ロジックNMOSトランジスタ領域内に前記Pウェル領域を形成するように前記P型ドーパントを注入することが、前記ロジックPMOSトランジスタ領域、前記I/ONMOSトランジスタ領域、及び前記I/OPMOSトランジスタ領域がマスクされた状態で成される、方法。請求項1に記載の方法であって、前記I/OPMOSトランジスタ電圧VTを設定するように前記I/OPMOSトランジスタ領域に前記N型ドーパントを注入することが、前記ロジックNMOSトランジスタ領域にもN型ドーパントを注入する、方法。請求項7に記載の方法であって、前記I/OPMOSトランジスタ電圧VTを設定するように前記I/OPMOSトランジスタ領域に前記N型ドーパントを注入することが、前記I/ONMOSトランジスタ領域及び前記ロジックPMOSトランジスタ領域がマスクされた状態で成される、方法。請求項1に記載の方法であって、前記I/OPMOSトランジスタ電圧VTを設定するように前記I/OPMOSトランジスタ領域に前記N型ドーパントを注入することが、前記ロジックNMOSトランジスタ領域内にもN型ドーパントを注入する、方法。請求項1に記載の方法であって、前記I/OPMOSトランジスタ電圧VTを設定するように前記I/OPMOSトランジスタ領域に前記N型ドーパントを注入することが、前記I/ONMOSトランジスタ領域及び前記ロジックPMOSトランジスタ領域がマスクされた状態で成される、方法。請求項1に記載の方法であって、前記ロジックPMOSトランジスタ領域内に前記Nウェル領域を形成するように前記N型ドーパントを注入することが、前記ロジックNMOSトランジスタ領域、前記I/ONMOSトランジスタ領域、及び前記I/OPMOSトランジスタ領域がマスクされた状態で成される、方法。請求項1に記載の方法であって、前記ロジックNMOSトランジスタ領域内に前記Pウェル領域を形成するように前記P型ドーパント注入することが、前記ロジックPMOSトランジスタ領域、前記I/ONMOSトランジスタ領域、及び前記I/OPMOSトランジスタ領域がマスクされた状態で成される、方法。記載される例示の実施例は、所望のI/Oトランジスタ閾値電圧を得るためデュアル供給電圧CMOSデバイスを製造するための方法を示す。デュアル供給電圧CMOSデバイスは、ロジックNMOSトランジスタ、ロジックPMOSトランジスタ、I/ONMOSトランジスタ、及びI/OPMOSトランジスタのための隔離された領域を含む半導体基板内に製造され得る。デュアル供給電圧CMOSデバイスの製造はまず、I/ONMOSトランジスタ及びI/OPMOSトランジスタの各々の閾値電圧VTを所望のレベルまで設定及び/又は調節することを含み得る。その後、I/ONMOSトランジスタ及びPMOSトランジスタがマスクされた状態で、これらのI/Oトランジスタの設定/調節されたVTに影響を与えることなく、ロジックNMOSトランジスタ及びロジックPMOSトランジスタが成形され得る。図1A~図1Dは、製造の種々の段階の一例の半導体デバイスを示す。比較のため、図2A~図2Dは、従来の製造プロセスの対応する段階の半導体デバイスを示す。図1Aに示すように、例示の製造プロセスが、例えばシリコン基板である、半導体基板110内の隔離構造120の形成で始まる。隔離構造120は、LOCOSシリコンの局所酸化酸化、シャロートレンチアイソレーションSTI、又はその他の隔離構造であり得る。図1A~図1Dは、代表的な例示の構造として、STI構造を示す。図1Aの基板110は、ロジックNMOSトランジスタ、ロジックPMOSトランジスタ、I/ONMOSトランジスタ、及びI/OPMOSトランジスタの1つ又は複数のための、隔離された領域を含み得る。開示したCMOSデバイスを形成するための後続の注入の間基板110の例示のシリコン表面を保護するため、薄いディスポーザブル酸化物層130が成長されてもよい。実施例では、I/ONMOSトランジスタにおいてI/ONMOSVT注入が実行されて、I/ONMOSトランジスタの閾値電圧VTを設定する。一実施例において、図1Aの140で、半導体基板110の各隔離された領域において、例えば、包括的Pウェルボロン注入である、包括的P型注入が実行される。例示の包括的P型注入は、I/ONMOSトランジスタの後に形成されるNウェルを、ロジックNMOSトランジスタのNウェルから隔離するためにも用いられ得る。I/ONMOSトランジスタ及びロジックNMOSトランジスタにおけるNウェル形成は、当業者に知られているような従来の手順を用いることができる。図1A及び図2Aの両方の場合において包括的P型基板注入140が実行され得るが、開示したデバイス図1A参照の注入量、エネルギー、及び/又は深さは、従来のデバイス図2A参照とは異なっていてもよいことに留意されたい。例えば、従来のI/ONMOSVT注入のための図2AのP型基板注入40は、約0.1V~約0.2Vで従来のI/ONMOSトランジスタの閾値電圧VTに設定するため、約300KeV~約500KeVのエネルギーで約1×e11atm/cm2~約1×e12atm/cm2の注入量のボロンを有し得る。これに対し、開示したI/ONMOSVTに対する図1Aの包括的P型基板注入140は、開示したI/ONMOSトランジスタのVTを所望のVTレベルに又はそのレベル近辺まで設定するように、約300KeV~約500KeVのエネルギーで約1×e12atm/cm2~約1×e13atm/cm2の注入量のボロンを有し得る。幾つかの実施例において、140での包括的P型注入により設定されたI/ONMOSトランジスタのVTを調節するように、付加的な表面P型注入が実行されてもよい。実施例において、I/ONMOSトランジスタの閾値電圧VTは、約0.2V~約1.0V、又は約0.2V~約0.7V、又は約0.3~約1.0Vの範囲の所望のレベルまで設定及び/又は調節され得る。図1Aに示すように、ロジックPMOSトランジスタ及び/又はI/OPMOSトランジスタもP型注入を受け得るが、これらのP型注入は、例えば、図1B及び図1Cに示すように、後続のN型注入で補償され得る。実施例において、例えば、I/OPMOSトランジスタにおけるI/OPMOSVT注入により、I/OPMOSトランジスタの閾値電圧VTが設定及び/又は調節され得る。一実施例において、図1Bに示すように、フォトレジスト150が堆積され、ロジックPMOSトランジスタ及びI/ONMOSトランジスタを覆うように、かつ、I/OPMOSトランジスタ及びロジックNMOSトランジスタを露出するように、パターニングされる。その後、I/OPMOSトランジスタ及びロジックNMOSトランジスタの露出された領域に、155でN型注入が適用される。その結果、従来のトリプルウェルCMOSプロセスにおいて実行されるのと同様に、ロジックNMOSトランジスタ内にディープNウェル即ち、DNウェルが形成され得る。実施例において、ディープNウェル注入は、軽い補償N型注入であり得、これは、その後続くロジックNMOSトランジスタにおける重いP型ウェル/チャネルストップ注入により補償され得る。従来のように既存のDNウェルマスクを用いることにより、フォトレジスト150は更に、I/OPMOSトランジスタにDNウェル形成を開口することもできる。これは、ロジックPMOSトランジスタ及びI/ONMOSトランジスタだけでなく従来のI/OPMOSトランジスタもフォトレジスト50により覆われ、ロジックNMOSトランジスタ内にDNウェルを形成するようにロジックNMOS領域のみを露出させる、図2Bに示す対応する従来の製造工程とは異なる。本明細書に開示するように、ディープNウェル注入は、I/OPMOSトランジスタのVTを所望のVTレベルまで設定するためのI/OPMOSVT注入であり得る。例えば、ディープNウェル注入は、約500KeV~約700KeVの範囲のエネルギーで1×e13atm/cm2~約2×e13atm/cm2の範囲の量で実行され得る。DNウェル注入は、I/OPMOSトランジスタを所望のVTまで設定するのに充分であるよう選択され得る。一方、このDNウェル注入は、I/ONMOSトランジスタ、ロジックPMOSトランジスタ、及び/又はロジックNMOSトランジスタを含むチップ内の他のトランジスタの閾値電圧に全く又はわずかしか影響を与えないよう充分に軽く選択され得る。例えば、I/OPMOSトランジスタ及びロジックNMOSトランジスタ図1B参照内にDNウェルを形成するために用いられる注入量は、その後ロジックNMOSトランジスタ内にPウェル及び/又はPチャネル図1D参照を形成するための注入量により著しく低くし得る。具体的には、図1Dに関連して後に説明するように、ロジックNMOS基板内の後続のPウェル形成は、約5×e12atm/cm2又はそれ以上の注入量を用いることができる。幾つかの実施例において、図1BのDNウェル注入により設定されるI/OPMOSトランジスタのVTを調節するように、付加的な表面N型注入が実行され得る。実施例において、I/OPMOSトランジスタの閾値電圧VTは、約-0.2V~約-1.0V、又は-0.2V~約-0.7V、又は-0.3V~約-1.0Vの範囲の所望のレベルまで設定及び/又は調節され得る。このようにして、I/ONMOSトランジスタ及びI/OPMOSトランジスタの各々のための閾値電圧VTは、如何なる付加的なマスクを用いることなく、望ましいレベルまで設定及び/又は調節され得る。各々適切なVTを備えたI/ONMOSトランジスタ及びI/OPMOSトランジスタはその後、開示したデュアル供給電圧CMOSデバイスのその後の形成の間、マスクされ得る。このように、ロジックトランジスタの形成及びVT制御は、I/Oトランジスタから離され得る。例えば、従来のマスキング及び注入プロセスにより、但し、例示として図1C~図1Dに示すように、I/Oトランジスタがマスクされた状態で、ロジックNMOS及びPMOSトランジスタ内にチャネル及びウェルを形成することができる。図1Cにおいて、フォトレジスト150を取り除いた後、別のフォトレジスト160が堆積され得、例えば、I/ONMOSトランジスタ、I/OPMOSトランジスタ、及びロジックNMOSトランジスタを覆うようにパターニングされる。フォトレジスト160は、ロジックPMOSトランジスタのP領域において標準的なNウェルパターニングを実行するように、ロジックPMOSトランジスタを露出させることができる。図2Cに示される従来の方式と比較されるように、ロジックPMOSトランジスタを形成するために標準のNウェルパターニングが実行されるとき、フォトレジスト60によりI/OPMOSトランジスタもNウェル注入に晒される。図1Dにおいて、図1CのNウェルパターニングのためのフォトレジスト160を取り除いた後、第3のフォトレジスト170が堆積され得、例えば、I/ONMOSトランジスタ、I/OPMOSトランジスタ、及びロジックPMOSトランジスタを覆うようにパターニングされ得る。フォトレジスト170は、ロジックNMOSトランジスタ内のディープNウェル領域において標準的なPウェルパターニングを実行するようにロジックNMOSを露出させることができる。比較のため、図2Dに示すフォトレジスト70を用いることにより従来のロジックNMOSトランジスタにおいてPウェルパターニングが実行されるとき、I/ONMOSトランジスタもPウェル注入に晒される。I/ONMOSトランジスタのこの露出は、既に設定又は調節されたI/ONMOSトランジスタの閾値電圧に影響を及ぼし得る。実施例では、開示されるデュアル電源CMOSデバイスの形成を完了するため、酸化物層130のロジックトランジスタに関連する部分がその後エッチングにより除かれる。ゲート誘電体、酸化物又は窒化された酸化物のいずれか、が成長され得る。ポリシリコン又は金属ゲートがその後形成され得る。一般的に、全てのゲートがポリシリコンの単一層であってよいが、PMOS及びNMOSゲートを形成するために、異なってドープされた層を用いることができる。実施例において、トランジスタの形成は、当業者に知られているように、チャネル注入、側壁スペーサ形成、ソース/ドレイン注入、ゲート上及びソース/ドレインエリア上のシリサイド形成、誘電体の堆積及び/又はメタライゼーションなどを含むよう継続され得る。実施例では、N型注入又はNウェル形成は、例えば、リン、シリコン、ゲルマニウム、セレン、硫黄、及び/又はテルルを含む種々のドーパントを用いることができ、P型注入又はPウェル形成は、例えば、ボロン、ベリリウム、ストロンチウム、バリウム、亜鉛、及び/又はマグネシウムを含むドーパントを用いることができる。その他のドーパントを用いることもできる。実施例において、N型及びP型領域の位置及び/又は形成順は、開示したCMOSデバイスとは逆にされてもよい。当業者であれば、他の多くの実施例及び変形が本願の特許請求の範囲に包含されること、及び、簡潔さ或いは平易さのため、特徴又は工程は、例示の実施例の文脈で説明したような特徴又は工程のすべて又はその幾つかを有する例示の実施例の文脈で説明したが、説明した一つ又は複数の特徴又は工程の異なる組み合わせを有する実施例も、本明細書に包含されることが理解されるであろう。