"ソース線と、nnは自然数本のビット線と、前記ソース線と前記ビット線との間に直列に接続された第1乃至第mmは自然数のメモリセルと、m1本のワード線と、第1及び第2の選択線と、ゲート電極が前記第1の選択線と電気的に接続された第1の選択トランジスタと、ゲート電極が前記第2の選択線と電気的に接続された第2の選択トランジスタと、を有し、前記メモリセルは、第1のゲート電極、第1のソース電極、及び第1のドレイン電極を有する第1のトランジスタと、第2のゲート電極、第2のソース電極、及び第2のドレイン電極を有する第2のトランジスタと、容量素子と、を有し、前記第1のトランジスタは半導体材料を含む基板に設けられ、前記第2のトランジスタは酸化物半導体層を含んで構成され、前記ソース線は、前記第2の選択トランジスタを介して、第mのメモリセルの前記第1のソース電極と電気的に接続され、前記ビット線は、前記第1の選択トランジスタを介して、第1のメモリセルの前記第1のドレイン電極と電気的に接続され、かつ第1のメモリセルの前記第2のドレイン電極と電気的に接続され、第1のワード線は、第1のメモリセルの前記第2のゲート電極と電気的に接続され、第kkは2以上m以下の自然数のワード線は、第kのメモリセルの前記第2のゲート電極と電気的に接続され、かつ第k-1のメモリセルの前記容量素子の電極の一方と電気的に接続され、第kのメモリセルの前記第1のドレイン電極は、第k-1の前記第1のソース電極と電気的に接続され、前記第mのメモリセルの前記第1のゲート電極と、前記第mのメモリセルの前記第2のソース電極と、前記第mのメモリセルの前記容量素子の電極の他方と、が電気的に接続されていることを特徴とする半導体装置。請求項1において、前記第1のトランジスタは、半導体材料を含む基板に設けられたチャネル形成領域と、前記チャネル形成領域を挟むように設けられた不純物領域と、前記チャネル形成領域上の第1のゲート絶縁層と、前記チャネル形成領域と重畳して、前記第1のゲート絶縁層上に設けられた第1のゲート電極と、を有することを特徴とする半導体装置。請求項1または2において、前記第2のトランジスタは、前記酸化物半導体層と電気的に接続される第2のソース電極及び第2のドレイン電極と、前記酸化物半導体層と重畳して設けられた第2のゲート電極と、前記酸化物半導体層と、前記第2のゲート電極との間に設けられた第2のゲート絶縁層と、を有することを特徴とする半導体装置。請求項1乃至3のいずれか一項において、前記第2のトランジスタは前記第1のトランジスタと導電型が異なることを特徴とする半導体装置。請求項4において、前記第2のトランジスタは、pチャネル型であることを特徴とする半導体装置。請求項1乃至5のいずれか一項において、前記半導体材料を含む基板は、単結晶半導体基板またはSOI基板であることを特徴とする半導体装置。請求項1乃至6のいずれか一項において、前記半導体材料はシリコンであることを特徴とする半導体装置。請求項1乃至7のいずれか一項において、前記酸化物半導体層は、In、Ga及びZn、またはIn、Sn及びZnを含む酸化物半導体材料で形成されていることを特徴とする半導体装置。上述の問題を鑑み、本発明の一態様は、電力が供給されない状況でも記憶内容の保持が可能で、配線数を削減することによって高集積化が図られた半導体装置を提供することを目的とする。開示する発明の一態様では、トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドギャップ半導体である酸化物半導体材料を用いて半導体装置を構成する。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間に渡って情報を保持することができる。本明細書で開示する本発明の一態様は、ソース線と、nnは自然数本のビット線と、ソース線とビット線との間に直列に接続された第1乃至第mmは自然数のメモリセルと、m1本のワード線と、第1及び第2の選択線と、ゲート電極が第1の選択線と電気的に接続された第1の選択トランジスタと、ゲート電極が第2の選択線と電気的に接続された第2の選択トランジスタと、を有し、メモリセルは、第1のゲート電極、第1のソース電極、及び第1のドレイン電極を有する第1のトランジスタと、第2のゲート電極、第2のソース電極、及び第2のドレイン電極を有する第2のトランジスタと、容量素子と、を有し、第1のトランジスタは半導体材料を含む基板に設けられ、第2のトランジスタは酸化物半導体層を含んで構成され、ソース線は、第2の選択トランジスタを介して、第mのメモリセルの第1のソース電極と電気的に接続され、ビット線は、第1の選択トランジスタを介して、第1のメモリセルの第1のドレイン電極と電気的に接続され、かつ第1のメモリセルの第2のドレイン電極と電気的に接続され、第1のワード線は、第1のメモリセルの第2のゲート電極と電気的に接続され、第kkは2以上m以下の自然数のワード線は、第kのメモリセルの第2のゲート電極と電気的に接続され、かつ第k-1のメモリセルの容量素子の電極の一方と電気的に接続され、第kのメモリセルの第1のドレイン電極は、第k-1の第1のソース電極と電気的に接続され、第mのメモリセルの第1のゲート電極と、第mのメモリセルの第2のソース電極と、第mのメモリセルの容量素子の電極の他方と、が電気的に接続されていることを特徴とする半導体装置である。なお、本明細書等における第1、第2、第3などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。第1のトランジスタは、半導体材料を含む基板に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けられた不純物領域と、チャネル形成領域上の第1のゲート絶縁層と、チャネル形成領域と重畳して、第1のゲート絶縁層上に設けられた第1のゲート電極を有する。第2のトランジスタは、酸化物半導体層と電気的に接続される第2のソース電極及び第2のドレイン電極と、酸化物半導体層と重畳して設けられた第2のゲート電極と、酸化物半導体層と、第2のゲート電極との間に設けられた第2のゲート絶縁層を有する。第1のトランジスタは第2のトランジスタと異なる導電型で形成される。酸化物半導体層を用いて形成される第2のトランジスタがnチャネル型の場合、第1のトランジスタはpチャネル型で形成する。半導体材料を含む基板は、単結晶半導体基板またはSOI基板とすることが好ましい。また、半導体材料を含む基板の半導体材料はシリコンであることが好ましい。また、酸化物半導体層は、In、Ga及びZn、またはIn、Sn及びZnを含む酸化物半導体材料で形成することが好ましい。なお、上記において、酸化物半導体を用いてトランジスタを構成することがあるが、開示する発明はこれに限定されない。酸化物半導体と同等のオフ電流特性が実現できる材料、例えば、炭化シリコンをはじめとするワイドギャップ材料より具体的には、例えば、エネルギーギャップEgが3eVより大きい半導体材料などを適用しても良い。酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合ただし、電位は固定されていることが望ましいであっても、長期にわたって記憶内容を保持することが可能である。また、シリコンなどの酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるため、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作例えば、情報の読み出し動作の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路論理回路、駆動回路などを好適に実現することが可能である。また、本発明の一態様の半導体装置では、配線数を削減することにより回路面積を縮小することができ、単位面積あたりの記憶容量を増加することができる。開示する発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。また、本明細書等において上や下の用語は、構成要素の位置関係が直上または直下であることを限定するものではない。例えば、ゲート絶縁層上のゲート電極の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。また、電極や配線の用語は、これらの構成要素を機能的に限定するものではない。例えば、電極は配線の一部として用いられることがあり、配線は電極の一部として用いられることがある。さらに、電極や配線の用語は、複数の電極や配線が一体となって形成されている場合なども含む。また、電気的に接続の文言には、何らかの電気的作用を有するものを介して接続されている意味も含まれる。ここで、何らかの電気的作用を有するものは、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、何らかの電気的作用を有するものには、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。実施の形態1本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成及び動作について、図面を参照して説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、OSの符号を併せて付す場合がある。図1は、本発明の一態様における半導体装置の回路構成の一例である。第1のトランジスタ160、第2のトランジスタ162、容量素子164を含む構成がメモリセル190であり、図1では、メモリセル190が1列あたりm個含まれる構成がn列ある例を示している。なお、m及びnは自然数である。ここで、第1のトランジスタ160は特に限定されない。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。また、第2のトランジスタ162には、例えば、酸化物半導体を用いたトランジスタが適用される。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、第2のトランジスタ162をオフ状態とすることで、第1のトランジスタ160のゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子164を有することにより、第1のトランジスタ160のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。第1のトランジスタ160は、第2のトランジスタ162と異なる導電型で形成される。酸化物半導体を用いて形成される第2のトランジスタがnチャネル型の場合、第1のトランジスタはpチャネル型で形成する。メモリセル190においては、第1のトランジスタ160のゲート電極と、第2のトランジスタ162のソース電極と容量素子164の電極の一方が電気的に接続されている。ビット線BL_1乃至BL_nに直交するワード線WL_1乃至WL_m1はm1本形成されており、第1の選択線SG1及び第2の選択線SG2のそれぞれが第1の選択トランジスタ180及び第2の選択トランジスタ182のゲート電極と接続されるように形成されている。ソース線SLは、第2の選択トランジスタ182を介して第mのメモリセルの第1のトランジスタのソース電極と電気的に接続され、ビット線は、第1の選択トランジスタ180を介して第1のメモリセルの第1のトランジスタのドレイン電極と電気的に接続されている。第1のワード線WL_1は、第1のメモリセルの第2のトランジスタ162のゲート電極と電気的に接続されている。また、第kkは2以上m以下の自然数のワード線は、第kのメモリセルの第2のトランジスタのゲート電極と電気的に接続されるとともに、第k-1のメモリセルの容量素子の電極の他方と電気的に接続されている。そして、第kのメモリセルの第1のトランジスタのドレイン電極は、第k-1のメモリセルの第1のトランジスタのソース電極と接続されることで、メモリセル190はソース線とビット線との間において電気的に接続される構成となる。次に、メモリセル190の基本的な回路構成及びその動作について、図2を参照して説明する。なお、ここでは、第1のトランジスタ160をpチャネル型、第2のトランジスタ162をnチャネル型とする。図2Aに示す半導体装置において、第1の配線L1と第1のトランジスタ160のドレイン電極またはソース電極及び、第2の配線L2と第1のトランジスタ160のソース電極またはドレイン電極は、電気的に接続されている。また、第3の配線L3と第2のトランジスタ162のドレイン電極またはソース電極は、電気的に接続され、第4の配線L4と第2のトランジスタ162のゲート電極は、電気的に接続されている。そして、第1のトランジスタ160のゲート電極、及び第2のトランジスタ162のソース電極またはドレイン電極は、容量素子164の電極の一方と電気的に接続され、第5の配線L5と容量素子164の電極の他方は電気的に接続されている。図2Aに示す半導体装置では、第1のトランジスタ160のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。はじめに、情報の書き込み及び保持について説明する。まず、第4の配線の電位を、第2のトランジスタ162がオン状態となる電位にして、第2のトランジスタ162をオン状態とする。これにより、第3の配線の電位が、第1のトランジスタ160のゲート電極、及び容量素子164に与えられる。すなわち、第1のトランジスタ160のゲート電極には、所定の電荷が与えられる書き込み。ここでは、異なる二つの電位を与える電荷以下、低電位を与える電荷を電荷QL、高電位を与える電荷を電荷QHというのいずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、第4の配線の電位を、第2のトランジスタ162がオフ状態となる電位にして、第2のトランジスタ162をオフ状態とすることにより、第1のトランジスタ160のゲート電極に与えられた電荷が保持される保持。酸化物半導体を用いて形成された第2のトランジスタ162のオフ電流は極めて小さいから、第1のトランジスタ160のゲート電極の電荷は長時間にわたって保持される。次に、情報の読み出しについて説明する。第1の配線に所定の電位定電位を与えた状態で、第5の配線に適切な電位読み出し電位を与えると、第1のトランジスタ160のゲート電極に保持された電荷量に応じて、第2の配線は異なる電位をとる。第1のトランジスタ160がpチャネル型である場合、第1のトランジスタ160のゲート電極にQHが与えられている場合の見かけのしきい値Vth_Hは、第1のトランジスタ160のゲート電極にQLが与えられている場合の見かけのしきい値Vth_Lより低くなるためである。ここで、見かけのしきい値とは、第1のトランジスタ160をオン状態とするために必要な第5の配線の電位をいうものとする。したがって、第5の配線の電位をVth_LとVth_Hの中間の電位V0とすることにより、第1のトランジスタ160のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいてQHが与えられた場合には、第5の配線の電位がV0>Vth_Hとなっても、第1のトランジスタ160はオフ状態のままである。QLが与えられた場合には、第5の配線の電位がV0<Vth_Lとなれば、第1のトランジスタ160はオン状態となる。このため、第2の配線の電位を見ることで、保持されている情報を読み出すことができる。なお、図1のようにメモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さない場合には、読み出しの対象ではないメモリセルの第5の配線に対して、ゲート電極の状態にかかわらず第1のトランジスタ160がオフ状態となるような電位、つまり、Vth_Lより大きい電位を与えればよい。または、ゲート電極の状態にかかわらず第1のトランジスタ160がオン状態となるような電位、つまり、Vth_Hより小さい電位を第5の配線に与えればよい。次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込み及び保持と同様に行われる。つまり、第4の配線の電位を、第2のトランジスタ162がオン状態となる電位にして、第2のトランジスタ162をオン状態とする。これにより、第3の配線の電位新たな情報に係る電位が、第1のトランジスタ160のゲート電極及び容量素子164に与えられる。その後、第4の配線の電位を、第2のトランジスタ162がオフ状態となる電位にして、第2のトランジスタ162をオフ状態とすることにより、第1のトランジスタ160のゲート電極は、新たな情報に係る電荷が与えられた状態となる。このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。なお、第2のトランジスタ162のソース電極またはドレイン電極は、第1のトランジスタ160のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。以下において、第2のトランジスタ162のドレイン電極またはソース電極と第1のトランジスタ160のゲート電極が電気的に接続される部位をノードFGと呼ぶ場合がある。第2のトランジスタ162がオフの場合、当該ノードFGは絶縁体中に埋設されたと見ることができ、ノードFGには電荷が保持される。酸化物半導体を用いた第2のトランジスタ162のオフ電流は、シリコン半導体で形成されるトランジスタの10万分の1以下であるため、第2のトランジスタ162のリークによる、ノードFGに蓄積された電荷の消失を無視することが可能である。つまり、酸化物半導体を用いた第2のトランジスタ162により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。例えば、第2のトランジスタ162の室温25°Cでのオフ電流が10zA1zAゼプトアンペアは1×10-21A以下であり、容量素子164の容量値が10fF程度である場合には、少なくとも104秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。また、開示する発明の半導体装置においては、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁層トンネル絶縁膜の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁層の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。図2Aに示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素が抵抗及び容量を含むものとして、図2Bのように考えることが可能である。つまり、図2Aでは、第1のトランジスタ160及び容量素子164が、それぞれ、抵抗及び容量を含んで構成されると考えていることになる。R1及びC1は、それぞれ、容量素子164の抵抗値及び容量値であり、抵抗値R1は、容量素子164を構成する絶縁層の抵抗値に相当する。また、R2及びC2は、それぞれ、第1のトランジスタ160の抵抗値及び容量値であり、抵抗値R2は第1のトランジスタ160がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値C2はいわゆるゲート容量ゲート電極と、ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形成領域との間に形成される容量の容量値に相当する。第2のトランジスタ162がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値実効抵抗とも呼ぶをROSとすると、第2のトランジスタ162のゲートリーク電流が十分に小さい条件において、R1及びR2が、R1≧ROSR1はROS以上、R2≧ROSR2はROS以上を満たす場合には、電荷の保持期間情報の保持期間ということもできるは、主として第2のトランジスタ162のオフ電流によって決定されることになる。逆に、当該条件を満たさない場合には、第2のトランジスタ162のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。第2のトランジスタ162のオフ電流以外のリーク電流例えば、第1のトランジスタ160におけるソース電極とゲート電極の間において生じるリーク電流等が大きいためである。このことから、本実施の形態において開示する半導体装置は、R1≧ROSR1はROS以上、及びR2≧ROSR2はROS以上の関係を満たすものであることが望ましいといえる。一方で、C1とC2は、C1≧C2C1はC2以上の関係を満たすことが望ましい。C1を大きくすることで、第5の配線によってノードFGの電位を制御する際に、第5の配線の電位を効率よくノードFGに与えることができるようになり、第5の配線に与える電位例えば、読み出しの電位と、非読み出しの電位間の電位差を低く抑えることができるためである。このように、上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、R1及びR2は、第1のトランジスタ160のゲート絶縁層や容量素子164の絶縁層によって制御できる。C1及びC2についても同様である。よって、ゲート絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。本実施の形態で示す半導体装置においては、ノードFGが、フラッシュメモリ等のフローティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施の形態のノードFGは、本質的に異なる特徴を有している。フラッシュメモリでは、コントロールゲートに印加される電位が高いため、その電位が、隣接するセルのフローティングゲートに影響を与えないように、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。一方、本実施の形態に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。また、高電界が不要であり、大型の周辺回路昇圧回路などが不要である点も、フラッシュメモリに対するアドバンテージである。例えば、本実施の形態に係るメモリセルに印加される電圧メモリセルの各電極に同時に印加される最大の電位と最小の電位の差の最大値は、2段階1ビットの情報を書き込む場合、一つのメモリセルにおいて、5V以下、好ましくは3V以下とすることができる。さらに、容量素子164を構成する絶縁層の比誘電率εr1と、第1のトランジスタ160を構成する絶縁層の比誘電率εr2とを異ならせる場合には、容量素子164を構成する絶縁層の面積S1と、第1のトランジスタ160においてゲート容量を構成する絶縁層の面積S2とが、2S2≧S12S2はS1以上、望ましくはS2≧S1S2はS1以上を満たしつつ、C1≧C2C1はC2以上を実現することが容易である。すなわち、容量素子164を構成する絶縁層の面積を小さくしつつ、C1≧C2を実現することが容易である。具体的には、例えば、容量素子164を構成する絶縁層においては、酸化ハフニウムなどのhigh-k材料でなる膜、または酸化ハフニウムなどのhigh-k材料でなる膜と酸化物半導体でなる膜との積層構造を採用してεr1を10以上、好ましくは15以上とし、ゲート容量を構成する絶縁層においては、酸化シリコンを採用して、εr2=3~4とすることができる。このような構成を併せて用いることで、開示する発明に係る半導体装置の、より一層の高集積化が可能である。なお、半導体装置の記憶容量を大きくするためには、高集積化以外に、多値化の手法を採ることもできる。例えば、メモリセルの一つに3段階以上の情報を書き込む構成とすることで、2段階1ビットの情報を書き込む場合と比較して記憶容量を増大させることができる。例えば、上述のような、低電位を与える電荷QL、高電位を与える電荷QHに加え、他の電位を与える電荷Qを第1のトランジスタのゲート電極に与えることで、多値化を実現することができる。次に、メモリセルをアレイ状に配置した半導体装置の動作について説明する。まず、メモリセルを構成するトランジスタをnチャネル型で形成した場合の動作方法の一例について説明する。図3に示す半導体装置は、メモリセル191をアレイ上に配置したNAND型のもので、メモリセル191が1列あたりm個含まれる構成がn列ある例を示している。なお、m及びnは自然数である。なお、メモリセル191は、メモリセル190と同等の構成であるが、第1のトランジスタ161がnチャネル型であることのみが異なる。1列目の第1のメモリセル191を用いて説明すると、図2Aにおける第1の配線L1は第1のビット線BL_1、第2の配線L2はソース線SL、第3の配線L3は第2のビット線BL_OS_1、第4の配線L4は第2のワード線WL_OS_1、第5の配線L5は第1のワード線WL_1にそれぞれ相当する。なお、ここでは一例として、ノードFGに電位V2電源電位VDDより低い電位または基準電位GND0Vのいずれかを与える場合について説明するが、ノードFGに与える電位の関係はこれに限られない。また、ノードFGに電位V2を与えた場合に保持されるデータをデータ1、ノードFGに基準電位GND0Vを与えた場合に保持されるデータをデータ0とする。まず、第1の選択線SG1の電位をGND0Vとし、第2の選択線SG2の電位をV1例えば、VDDとし、書き込み対象のメモリセル191に接続される第2のワード線WL_OSの電位をV3V2より高い電位、例えばVDDとしてメモリセル191を選択する。メモリセル191にデータ0を書き込む場合には、第2のビット線BL_OSにGNDを与え、メモリセル191にデータ1を書き込む場合には、第2のビット線BL_OSにV2を与える。ここでは第2のワード線WL_OSの電位をV3としているため、ノードFGにV2を与えることが可能である。データの保持は、保持対象のメモリセル191に接続される第2のワード線WL_OSの電位をGNDとすることにより行われる。第2のワード線WL_OSの電位をGNDに固定すると、ノードFGの電位は書き込み時の電位に固定される。つまり、ノードFGにデータ1であるV2が与えられている場合、ノードFGの電位はV2となり、ノードFGにデータ0であるGND0Vが与えられていれば、ノードFGの電位はGND0Vとなる。また、第2のワード線WL_OSにはGND0Vが与えられているため、データ1とデータ0のいずれが書き込まれた場合でも、第2のトランジスタ162はオフ状態となる。第2のトランジスタ162のオフ電流は極めて小さいから、第1のトランジスタ161のゲート電極の電荷は長時間にわたって保持される。データの読み出しは、読み出し対象のメモリセル191に接続される第1のワード線WLの電位をGND0Vとし、また、読み出し対象ではないメモリセル191に接続される第1のワード線WLの電位をV5例えば、VDDとし、かつ、第1の選択線SG1及び第2の選択線SG2の電位をV1とし、第1の選択トランジスタ181及び第2の選択トランジスタ183をオンすることにより行われる。また、第1のビット線BLには必要な電位V6例えば、VDD以下の電位を与えれば良い。読み出し対象のメモリセル191に接続される第1のワード線WLの電位をGND0Vとすると、読み出し対象のメモリセル191のノードFGにデータ1であるV2が与えられている場合、第1のトランジスタ161はオン状態となる。一方で、ノードFGにデータ0であるGND0Vが与えられていれば、第1のトランジスタ161はオフ状態となる。また、読み出し対象ではないメモリセル191に接続される第1のワード線WLの電位をV5とすると、読み出し対象ではないメモリセル191にデータ1が書き込まれている場合、または、データ0が書き込まれている場合のいずれにおいても、第1のトランジスタ161はオン状態となる。この様にして、保持されている情報を読み出すことができる。ここで、上記動作に係わる図3の半導体装置における配線数は、ワード線WL、WL_OSが2m本、ビット線BL、BL_OSが2n本、ソース線SLが1本、選択線SGが2本であり、ワード線とビット線だけでも1メモリセルあたり4本の配線を必要とする。従って、回路面積を縮小することができず、単位面積あたりの記憶容量を増加することが困難であった。次に、本発明の一態様である図1の半導体装置の動作について図4のタイミングチャートを用いて説明する。なお、図1の半導体装置における配線数は、ワード線WLがm1本、ビット線BLがn本、ソース線SLが1本、選択線SGが2本である。すなわち、書き込み用のワード線と読み出し用のワード線を共通化し、かつ書き込み用のビット線と読み出し用のビット線を共通化することにより配線数を削減したものである。なお、ここでは一例として、ノードFGに電位V1例えばVDDまたは基準電位GND0Vのいずれかを与える場合について説明するが、ノードFGに与える電位の関係はこれに限られない。また、ノードFGに電位V1を与えた場合に保持されるデータをデータ1、ノードFGに基準電位GND0Vを与えた場合に保持されるデータをデータ0とする。本実施の形態においては、説明を容易にするために1行1列目のメモリセルにデータ1、1行n列目のメモリセルにデータ0を書込む場合を説明する。まず、書き込み時には直列した第1のトランジスタ160が導通しないように第1の選択線SG1及び第2の選択線SG2の電位をV1とし、第1の選択トランジスタ180及び第2の選択トランジスタ182を確実にオフにする。書込み行のワード線WL_1の電位をV1、それ以外のワード線の電位をGNDとする。このとき、第2のトランジスタ162のしきい電圧Vth_OSが、V1>Vth_OS>0VGNDの関係を満たしているとすると、1行目の第2のトランジスタ162はオンし、それ以外の行の第2のトランジスタ162はオフする。ここで、1列目のビット線BL_1の電位をV1とし、n列目のビット線BL_nの電位をGNDとすることにより、1行1列目のノードFGの電位がV1、1行n列目のノードFGの電位が0Vになる。そして、ワード線WL_1の電位をGND0Vとし、1行目の第2のトランジスタ162をオフすれば、ノードFGの電位はそれぞれ保持される。また、ワード線WL_1にはGND0Vが与えられているため、データ1とデータ0のいずれが書き込まれた場合でも、第2のトランジスタ162はオフ状態となる。第2のトランジスタ162のオフ電流は極めて小さいから、第1のトランジスタ160のゲート電極の電荷は長時間にわたって保持される。次に、図4のタイミングチャートを用いて、1行目のメモリセルにおけるデータを読出す場合を説明する。まず、読出し時には直列した第1のトランジスタ160が導通するように、第1の選択線SG1及び第2の選択線SG2の電位をV2として、第1の選択トランジスタ180及び第2の選択トランジスタ182をオンする。そして、読出し行1行目の一つ下の行におけるワード線WL2の電位をV2とし、ワード線WL_1の電位を0VもしくはVth_OS以下の電位、それ以外のワード線の電位はV3とする。その結果、読出し行以外の全ての第1のトランジスタ160はメモリセルのデータ状態に依らずオンする。ここで、ワード線WL_1以外のワード線には、pチャネル型である第1のトランジスタ160を動作させるための負電位が印加される。従って、それぞれのワード線に接続されたnチャネル型の第2のトランジスタ162はオンせず、ノードFGの電位は保持される。一方、読出し行における第1のトランジスタ160の動作状態は、メモリセルに保持されたデータに依存する。すなわち、第1のトランジスタ160は、データ0が保持された1行n列目ではオンし、データ1が保持された1行1列目ではオフする。その結果、全てのビット線の電位をV1としたとき、電位0Vのソース線SLとビット線BL_nは通電し、ビット線BL_nの電位は0Vに収束する。また、ビット線BL_1では電位V1が保持される。この様にして、保持されている情報を読み出すことができる。ここで、第1のトランジスタ160は、ノーマリーオフゲート電圧が0V時にオフ状態のpチャネル型であり、保持容量の電位と一体としたときのしきい電圧が、データ0のときVth0、データ1のときVth1とすると、V3<Vth1<V2<Vth0<0Vの関係があるとする。また、図1から第1の選択線SG1及び第1の選択トランジスタ180、または、第2の選択線SG2及び第2の選択トランジスタ182の一組を省略する構成とすることもできる。この場合も、データの書き込み、保持、及び読み出しは、基本的に上述の動作と同様に行うことができる。以上により、図3の構成よりも信号線配線数を削減した構成においてもノードFGでのデータ保持及び読出しができる半導体装置の動作が示された。従って、本発明の一態様における半導体装置の構成を用いれば、回路面積を削減することができ、単位面積あたりの記憶容量を増加させることができる。なお、第2のトランジスタ162をメモリセル間で直列に接続することでもビット線を削減することはできるが、この場合はデータ書き換え時に全ビットの消去をしなければならない。一方、本発明の一態様における半導体装置の構成では、第2のトランジスタ162はメモリセル間で直列に接続されておらず、全ビット消去が不要で、ランダムアクセス性にすぐれ、消費電力を抑えることもできる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態2本実施の形態では、開示する発明の一態様に係る半導体装置の構成及びその作製方法について、図を参照して説明する。図5は、図1の回路図で示した半導体装置メモリセル190及び第1の選択トランジスタ180の構成の一例である。図5Aには、半導体装置の断面を、図5Bには、半導体装置の平面を、それぞれ示す。ここで、図5Aは、図5BのA1-A2における断面に相当する。また、図5Bにおいて、A1-A2に平行な方向が図1の回路図における列方向であり、A1-A2に垂直な方向が図1の回路図における行方向である。なお、図5Bは説明を容易にするために配線電極等を強調し、絶縁層等は省いて示してある。図5A、Bに示される半導体装置は、下部に第1の半導体材料を用いた第1のトランジスタ160、第1の選択トランジスタ180を有し、上部に第2の半導体材料を用いた第2のトランジスタ162を有するものである。なお、図5では、第1行目の第1のトランジスタ160及び第2のトランジスタ162を表示しているが、図1の回路図に示すように、第1行目から第m行目まで第1のトランジスタ160は、ソース電極ソース領域とドレイン電極ドレイン領域が直列に接続されている。ここで、第1の半導体材料と第2の半導体材料とは異なる材料とすることが望ましい。例えば、第1の半導体材料を酸化物半導体以外の半導体材料シリコンなどとし、第2の半導体材料を酸化物半導体とすることができる。単結晶シリコンなどの酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。なお、図1の回路構成から、第1のトランジスタ160はpチャネル型、第2のトランジスタ162はnチャネル型であるものとして説明するが、第1のトランジスタ160をnチャネル型、第2のトランジスタ162をpチャネル型としても動作させることができる。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分に低減することが可能な半導体材料を第2のトランジスタ162に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。図5における第1のトランジスタ160は、半導体材料例えば、シリコンなどを含む基板100に設けられたチャネル形成領域116a、チャネル形成領域116aを挟むように設けられた不純物領域120a及び不純物領域120b、不純物領域120a及び不純物領域120bに接する金属化合物領域124a及び金属化合物領域124b、チャネル形成領域116a上に設けられたゲート絶縁層108a、ゲート絶縁層108a上に設けられたゲート電極110aを含んで構成される。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載にはソース領域が、ドレイン電極との記載にはドレイン領域が、含まれうる。なお、本明細書中において、不純物領域120a、不純物領域120b及び後述する不純物領域120cをまとめて、不純物領域120と記載する場合がある。また、本明細書中において、金属化合物領域124a、金属化合物領域124b、及び後述する金属化合物領域124cをまとめて、金属化合物領域124と記載する場合がある。ここで、第1のトランジスタ160は、ソース領域またはドレイン領域として機能する不純物領域120及び金属化合物領域124を共有して、第1行目から第m行目まで直列に接続される。つまり、第k-1行目kは2以上m以下の自然数の第1のトランジスタ160のソース領域として機能する不純物領域120及び金属化合物領域124は、第k行目の第1のトランジスタ160のドレイン領域として機能することになる。このように、メモリセル190の第1のトランジスタ160を直列に接続することによって、各メモリセル190間で第1のトランジスタ160のソース領域及びドレイン領域を共有することができる。つまり、各メモリセル190において、第1のトランジスタ160のソース領域またはドレイン領域の一方を、開口部を設けて、配線158に別途接続する必要がない。よって、第1のトランジスタ160の平面レイアウトは、配線158と接続するための開口部を設ける必要がないので、後述する第2のトランジスタ162の平面レイアウトに容易に重ねることができ、メモリセル190の占有面積の低減を図ることができる。また、第1行目の第1のトランジスタ160は、第1の選択トランジスタ180を介してビット線BLと電気的に接続されるので、第1行目の第1のトランジスタ160のドレイン領域として機能する不純物領域120b及び金属化合物領域124bは、第1の選択トランジスタ180のソース領域として機能する。ここで、第1の選択トランジスタ180は、上述の第1のトランジスタ160と同様の構成とすることができる。つまり、第1の選択トランジスタ180は、半導体材料例えば、シリコンなどを含む基板100に設けられたチャネル形成領域116bと、チャネル形成領域116bを挟むように設けられた不純物領域120b及び不純物領域120cと、不純物領域120b及び不純物領域120cに接する金属化合物領域124b及び金属化合物領域124cと、チャネル形成領域116b上に設けられたゲート絶縁層108bと、ゲート絶縁層108b上に設けられたゲート電極110bと、を有する。なお、第1の選択トランジスタ180のゲート電極110bは、図1に示す回路図における、選択線SGとして機能する。なお、本明細書中において、チャネル形成領域116a及びチャネル形成領域116bをまとめて、チャネル形成領域116と記載する場合がある。また、本明細書中において、ゲート絶縁層108a及びゲート絶縁層108bをまとめて、ゲート絶縁層108と記載する場合がある。また、本明細書中において、ゲート電極110a及びゲート電極110bをまとめて、ゲート電極110と記載する場合がある。また、基板100上には第1のトランジスタ160及び第1の選択トランジスタ180を囲むように素子分離絶縁層106が設けられており、第1のトランジスタ160及び第1の選択トランジスタ180上に、ゲート電極110の上面を露出させるように絶縁層128が設けられている。なお、高集積化を実現するためには、図5に示すように第1のトランジスタ160がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、第1のトランジスタ160の特性を重視する場合には、ゲート電極110の側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域120を設けても良い。ここで、絶縁層128は、平坦性の良好な表面を有しているのが好ましく、例えば、絶縁層128の表面は、二乗平均平方根粗さRMSを1nm以下とすることが好ましい。図5における第2のトランジスタ162は、絶縁層128上に形成されたソース電極142a及びドレイン電極142bと、絶縁層128、ソース電極142a及びドレイン電極142bの一部と接する酸化物半導体層144と、酸化物半導体層144を覆うゲート絶縁層146と、ゲート絶縁層146上に酸化物半導体層144と重畳するように設けられたゲート電極148と、を有する。なお、ゲート電極148は、図1に示す回路図における、ワード線WLとして機能する。なお、図5において第2のトランジスタ162は、トップゲートボトムコンタクト型TGBC型の構成を示しているが、図示された構成に限定するものではない。例えば、トップゲートトップコンタクト型TGTC型、ボトムゲートボトムコンタクト型BGBC型、ボトムゲートトップコンタクト型BGTC型などの構成であっても良い。また、図示はしないがソース電極142aと酸化物半導体層144、及びドレイン電極142bと酸化物半導体層144のそれぞれの間にn型の導電型を有するバッファ層を設けても良い。該バッファ層を形成することで、ソース電極142aと酸化物半導体層144、ドレイン電極142bと酸化物半導体層144のそれぞれの間の接触抵抗を下げることができ、トランジスタのオン電流を増加させることができる。n型の導電型を有するバッファ層に用いることのできる代表的な材料としては、インジウム酸化物In-O系、インジウム錫酸化物In-Sn-O系、インジウム亜鉛酸化物In-Zn-O系、錫酸化物Sn-O系、亜鉛酸化物Zn-O系、錫亜鉛酸化物Sn-Zn-O系などの金属酸化物があり、それにアルミニウムAl、ガリウムGa、シリコンSiから選ばれた元素が一つ以上含まれていても良い。また、チタン酸化物Ti-O、チタンニオブ酸化物Ti-Nb-O系、モリブデン酸化物Mo-O系、タングステン酸化物W-O系、マグネシウム酸化物Mg-O系、カルシウム酸化物Ca-O系、ガリウム酸化物Ga-O系等を用いることができる。また、上記材料に窒素Nが含まれていても良い。ここで、酸化物半導体層144は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層144の水素濃度は5×1019atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下とする。なお、上述の酸化物半導体層144中の水素濃度は、二次イオン質量分析法SIMS:SecondaryIonMassSpectrometryで測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠損に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層144では、水素等のドナーに起因するキャリア密度が1×1012/cm3未満、望ましくは、1×1011/cm3未満、より望ましくは1.45×1010/cm3未満となる。また、例えば、室温25°Cでのオフ電流ここでは、単位チャネル幅1μmあたりの値は100zA1zAゼプトアンペアは1×10-21A以下、望ましくは10zA以下となる。このように、i型化真性化または実質的にi型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタを得ることができる。また、絶縁層128の表面であって酸化物半導体層144と接する領域は、その二乗平均平方根粗さRMSを1nm以下とすることが好ましい。このように、二乗平均平方根粗さRMSが1nm以下という極めて平坦な領域に第2のトランジスタ162のチャネル形成領域を設けることにより、第2のトランジスタ162が微細化される状況においても、短チャネル効果などの不具合を防止し、良好な特性を有する第2のトランジスタ162を提供することが可能である。図5における容量素子164は、ソース電極142a、酸化物半導体層144、ゲート絶縁層146、ゲート絶縁層146上の絶縁層150及び電極152を含んで構成される。すなわち、ソース電極142aは、容量素子164の一方の電極として機能し、電極152は、容量素子164の他方の電極として機能することになる。なお、容量素子164は、ゲート絶縁層146を含まない構成としてもよい。このような構成とすることにより、容量素子164の誘電体層は、酸化物半導体層144と絶縁層150で構成されることになるので、誘電体層の膜厚が低減され、容量素子164の静電容量を増加させることができる。ここで、第k-1行目kは2以上m以下の自然数の容量素子164の一方の電極は、第k-1行目の第2のトランジスタ162のソース電極142aなので、容量素子164の平面レイアウトは、第2のトランジスタ162の平面レイアウトに容易に重ねることができ、メモリセル190の占有面積の低減を図ることができる。また、電極152を絶縁層150上に形成することで、隣り合うメモリセル190のゲート電極148を最小限の配線間隔で形成し、且つ隣り合うメモリセル190のゲート電極148の間に電極152を形成することができる。これにより、メモリセル190の占有面積の低減を図ることができる。なお、電極152は、図1に示す回路図における、ワード線WLとして機能する。第2のトランジスタ162の上には、絶縁層150が設けられており、絶縁層150及び容量素子164の電極152上には絶縁層154が設けられている。そして、ゲート絶縁層146、絶縁層150、絶縁層154などに形成された開口には、電極156aが設けられ、絶縁層154上には電極156aと接続する配線158が形成される。また、ゲート絶縁層146、絶縁層150、絶縁層154などに形成された開口に設けられた電極156bと、電極142cと、絶縁層128に埋め込まれた電極126と、を介して配線158と第1の選択トランジスタ180のドレイン領域として機能する金属化合物領域124cとが電気的に接続される。ここで、配線158は、図1に示す回路における、ビット線BLとして機能する。以上のような構成とすることにより、第1のトランジスタ160、第2のトランジスタ162及び容量素子164からなる、メモリセル190の平面レイアウトの大きさを低減することができる。メモリセル190の平面レイアウトは、行方向の長さを、ビット線BLとして機能する配線158の最小限の配線幅と配線間隔の長さ程度まで小さくすることができ、列方向の長さは、ゲート電極148の最小限の配線幅、配線間隔の長さ及びコンタクトホール形成領域1個分程度まで小さくすることができる。このような平面レイアウトを採用することにより、図1に示す回路の高集積化を図ることができ、例えば、最小加工寸法をFとして、メモリセルの占有面積を6F2~18F2とすることが可能である。よって、半導体装置の単位面積あたりの記憶容量を増加させることができる。なお、開示する発明に係る半導体装置の構成は、図5に示されるものに限定されない。開示する発明の一態様の技術的思想は、酸化物半導体と、酸化物半導体以外の材料と、を用いた積層構造を形成する点にあるから、電極の接続関係等の詳細については、適宜変更することができる。次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部の第1のトランジスタ160及び第1の選択トランジスタ180の作製方法について説明し、その後、上部の第2のトランジスタ162及び容量素子164の作製方法について説明する。なお、第2のトランジスタ162については、図5に例示した構造のTGBC型の作製方法を説明するが、他の構造のトランジスタも同様の材料を用い、工程の順序を入れ替えることで作製することができる。まず、半導体材料を含む基板100を用意する。半導体材料を含む基板100としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用することができる。ここでは、半導体材料を含む基板100として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般にSOI基板は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含む概念として用いる。つまり、SOI基板が有する半導体層は、シリコン半導体層に限定されない。また、SOI基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。半導体材料を含む基板100として、特に、シリコンなどの単結晶半導体基板を用いる場合には、半導体装置の読み出し動作を高速化することができるため好適である。なお、トランジスタのしきい値電圧を制御するために、後に第1のトランジスタ160のチャネル形成領域116a及び第1の選択トランジスタ180のチャネル形成領域116bとなる領域に、不純物元素を添加しても良い。ここでは、pチャネル型である第1のトランジスタ160及び第1の選択トランジスタ180のしきい値電圧が負となるような導電性を付与する不純物元素を添加する。半導体材料がシリコンの場合、該導電性を付与する不純物には、例えば、リン、ヒ素、アンチモンなどがある。なお、不純物元素の添加後には、加熱処理を行い、不純物元素の活性化や不純物元素の添加時に生じる欠陥の改善等を図ることが望ましい。基板100上には、素子分離絶縁層を形成するためのマスクとなる保護層102を形成する図6A参照。保護層102としては、例えば、酸化シリコンや窒化シリコン、酸窒化シリコンなどを材料とする絶縁層を用いることができる。次に、上記の保護層102をマスクとしてエッチングを行い、保護層102に覆われていない領域露出している領域の基板100の一部を除去する。これにより他の半導体領域と分離された半導体領域104が形成される図6B参照。当該エッチングには、ドライエッチング法を用いるのが好適であるが、ウェットエッチング法を用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。次に、基板100を覆うように絶縁層を形成し、半導体領域104に重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層106を形成する。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成される。絶縁層の除去方法としては、CMP化学的機械的研磨処理などの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。なお、半導体領域104の形成後、または、素子分離絶縁層106の形成後には、上記保護層102を除去する。次に、半導体領域104の表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。該絶縁層は後のゲート絶縁層となるものであり、例えば、半導体領域104表面の熱処理熱酸化処理や熱窒化処理などによって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、ヘリウム、アルゴン、クリプトン、キセノンなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行うことができる。もちろん、CVD法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、酸化ガリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyNzx>0、y>0、z>0、窒素が添加されたハフニウムアルミネートHfAlxOyNzx>0、y>0、z>0等を含む単層構造または積層構造とすることが望ましい。また、絶縁層の厚さは、例えば、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、CVD法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。その後、絶縁層及び導電材料を含む層を選択的にエッチングして、ゲート絶縁層108ゲート絶縁層108a、ゲート絶縁層108b及びゲート電極110ゲート電極110a、ゲート電極110bを形成する図6C参照。次に、半導体領域104にホウ素BやアルミニウムAlなどを添加して、チャネル形成領域116チャネル形成領域116a、チャネル形成領域116b及び不純物領域120不純物領域120a、不純物領域120b、不純物領域120cを形成する図6D参照。なお、ここではp型トランジスタを形成するためにホウ素やアルミニウムを添加しているが、n型トランジスタを形成する場合には、リンPやヒ素Asなどの不純物元素を添加すればよい。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。なお、ゲート電極110の周囲にサイドウォール絶縁層を形成して、不純物元素が異なる濃度で添加された不純物領域を形成しても良い。次に、ゲート電極110、不純物領域120等を覆うように金属層122を形成する。金属層122は、真空蒸着法やスパッタ法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層122は、半導体領域104を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。次に、熱処理を施して、金属層122と半導体材料とを反応させる。これにより、不純物領域120不純物領域120a、不純物領域120b、不純物領域120cに接する金属化合物領域124金属化合物領域124a、金属化合物領域124b、金属化合物領域124cが形成される図7A参照。なお、ゲート電極110として多結晶シリコンなどを用いる場合には、ゲート電極110の金属層122と接触する部分にも、金属化合物領域が形成されることになる。上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物領域124を形成した後には、金属層122は除去する。次に、第1の選択トランジスタ180の金属化合物領域124c上に接するように電極126を形成する。電極126は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて導電層を形成した後、当該導電層を選択的にエッチングすることによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は、後述するソース電極142a、ドレイン電極142bなどと同様である。以上により、半導体材料を含む基板100を用いた第1のトランジスタ160及び第1の選択トランジスタ180が形成される図7B参照。このような第1のトランジスタ160は、高速動作が可能であるという特徴を有する。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。次に、上述の工程により形成された各構成を覆うように、絶縁層128を形成する図7C参照。絶縁層128は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層128に誘電率の低いlow-k材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層128には、これらの材料を用いた多孔質の絶縁層を適用しても良い。多孔質の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層128は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、絶縁層128を単層構造としているが、開示する発明の一態様はこれに限定されない。絶縁層128を2層以上の積層構造としても良い。その後、第2のトランジスタ162及び容量素子164の形成前の処理として、絶縁層128にCMP処理を施して、ゲート電極110a、ゲート電極110b及び電極126の上面を露出させる図7D参照。ゲート電極110の上面を露出させる処理としては、CMP処理の他にエッチング処理などを適用することも可能であるが、第2のトランジスタ162の特性を向上させるために、絶縁層128の表面は可能な限り平坦にしておくことが望ましく、例えば、絶縁層128の表面は、二乗平均平方根粗さRMSを1nm以下とすることが好ましい。なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層及び導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。次に、ゲート電極110、電極126、絶縁層128などの上に導電層を形成し、該導電層を選択的にエッチングして、ソース電極142a、ドレイン電極142b、電極142cを形成する図8A参照。導電層は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンからから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。導電層は、単層構造であっても良いし、2層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された2層構造、窒化チタン膜上にチタン膜が積層された2層構造、チタン膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極142a、ドレイン電極142b及び電極142cへの加工が容易であるというメリットがある。また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウムスズITOと略記する場合がある、酸化インジウム亜鉛、または、これらの金属酸化物材料にシリコン若しくはアルミニウムを含有させたものを用いることができる。なお、導電層のエッチングは、ドライエッチング、ウェットエッチングのいずれを用いて行っても良いが、微細化のためには、制御性の良いドライエッチングを用いるのが好適である。また、形成されるソース電極142a、及びドレイン電極142bがテーパー形状となるように行っても良い。テーパー角は、例えば、30°以上60°以下とすることができる。上部の第2のトランジスタ162のチャネル長Lは、ソース電極142a、及びドレイン電極142bの上端部の間隔によって決定される。なお、チャネル長Lが25nm未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数nm~数10nmと波長の短い超紫外線ExtremeUltravioletを用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長Lを、2μm未満、好ましくは10nm以上350nm0.35μm以下とすることも可能であり、回路の動作速度を高めることが可能である。なお、絶縁層128の上には、下地絶縁層として機能する絶縁層を設けても良い。当該絶縁層は、PVD法やCVD法などを用いて形成することができる。次に、ソース電極142aの上面、ドレイン電極142bの上面、及び絶縁層128の上面、の一部に接するように酸化物半導体層を形成した後、当該酸化物半導体層を選択的にエッチングして酸化物半導体層144を形成する図8B参照。用いる酸化物半導体としては、少なくともインジウムInあるいは亜鉛Znを含むことが好ましい。特にInとZnを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウムGaを有することが好ましい。また、スタビライザーとしてスズSnを有することが好ましい。また、スタビライザーとしてハフニウムHfを有することが好ましい。また、スタビライザーとしてアルミニウムAlを有することが好ましい。また、他のスタビライザーとして、ランタノイドである、ランタンLa、セリウムCe、プラセオジムPr、ネオジムNd、サマリウムSm、ユウロピウムEu、ガドリニウムGd、テルビウムTb、ジスプロシウムDy、ホルミウムHo、エルビウムEr、ツリウムTm、イッテルビウムYb、ルテチウムLuのいずれか一種あるいは複数種を有してもよい。例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるIn-Zn系酸化物、Sn-Zn系酸化物、Al-Zn系酸化物、Zn-Mg系酸化物、Sn-Mg系酸化物、In-Mg系酸化物、In-Ga系酸化物、三元系金属の酸化物であるIn-Ga-Zn系酸化物IGZOとも表記する、In-Al-Zn系酸化物、In-Sn-Zn系酸化物、Sn-Ga-Zn系酸化物、Al-Ga-Zn系酸化物、Sn-Al-Zn系酸化物、In-Hf-Zn系酸化物、In-La-Zn系酸化物、In-Ce-Zn系酸化物、In-Pr-Zn系酸化物、In-Nd-Zn系酸化物、In-Sm-Zn系酸化物、In-Eu-Zn系酸化物、In-Gd-Zn系酸化物、In-Tb-Zn系酸化物、In-Dy-Zn系酸化物、In-Ho-Zn系酸化物、In-Er-Zn系酸化物、In-Tm-Zn系酸化物、In-Yb-Zn系酸化物、In-Lu-Zn系酸化物、四元系金属の酸化物であるIn-Sn-Ga-Zn系酸化物、In-Hf-Ga-Zn系酸化物、In-Al-Ga-Zn系酸化物、In-Sn-Al-Zn系酸化物、In-Sn-Hf-Zn系酸化物、In-Hf-Al-Zn系酸化物を用いることができる。In-Ga-Zn系の酸化物半導体材料は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、かつ、電界効果移動度が高い特徴を有している。また、In-Sn-Zn系酸化物半導体材料を用いたトランジスタは、In-Ga-Zn系の酸化物半導体材料を用いたトランジスタよりも電界効果移動度を三倍以上にすることができ、かつ、しきい値電圧を正にしやすい特徴を有している。これらの半導体材料は、本発明の一態様における半導体装置を構成するトランジスタに用いることのできる好適な材料の一つである。なお、ここで、例えば、In-Ga-Zn系酸化物とは、InとGaとZnを主成分として有する酸化物という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素が入っていてもよい。また、酸化物半導体として、InMO3ZnOmm>0、且つ、mは整数でないで表記される材料を用いてもよい。なお、Mは、Ga、Fe、Mn及びCoから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、In3SnO5ZnOnn>0、且つ、nは整数で表記される材料を用いてもよい。例えば、In:Ga:Zn=1:1:1=1/3:1/3:1/3あるいはIn:Ga:Zn=2:2:1=2/5:2/5:1/5の原子数比のIn-Ga-Zn系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1:1:1=1/3:1/3:1/3、In:Sn:Zn=2:1:3=1/3:1/6:1/2あるいはIn:Sn:Zn=2:1:5=1/4:1/8:5/8の原子数比のIn-Sn-Zn系酸化物やその組成の近傍の酸化物を用いるとよい。しかし、これらに限られず、必要とする半導体特性移動度、しきい値、ばらつき等に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。例えば、In-Sn-Zn系酸化物では比較的容易に高い移動度が得られる。しかしながら、In-Ga-Zn系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。なお、例えば、In、Ga、Znの原子数比がIn:Ga:Zn=a:b:cabc=1である酸化物の組成が、原子数比がIn:Ga:Zn=A:B:CABC=1の酸化物の組成の近傍であるとは、a、b、cが、a―A2b―B2c―C2≦r2を満たすことをいい、rは、例えば、0.05とすればよい。他の酸化物でも同様である。酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さRaが1nm以下、好ましくは0.3nm以下、より好ましくは0.1nm以下の表面上に形成するとよい。なお、Raは、JISB0601で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、基準面から指定面までの偏差の絶対値を平均した値と表現でき、以下の式にて定義される。なお、上記において、S0は、測定面座標x1,y1x1,y2x2,y1x2,y2で表される4点によって囲まれる長方形の領域の面積を指し、Z0は測定面の平均高さを指す。Raは原子間力顕微鏡AFM:AtomicForceMicroscopeにて評価可能である。酸化物半導体層144をスパッタ法で作製するためのターゲットとしては、例えば、組成比として、In2O3:Ga2O3:ZnO=1:1:1[mol数比]の酸化物ターゲットを用いる。また、In2O3:Ga2O3:ZnO=1:1:2[mol数比]の酸化物ターゲットを用いてもよい。また、酸化物半導体としてIn-Zn-O系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、In:Zn=50:1~1:2mol数比に換算するとIn2O3:ZnO=25:1~1:4、好ましくはIn:Zn=20:1~1:1mol数比に換算するとIn2O3:ZnO=10:1~1:2、さらに好ましくはIn:Zn=15:1~1.5:1mol数比に換算するとIn2O3:ZnO=15:2~3:4とする。例えば、In-Zn系酸化物半導体の形成に用いるターゲットは、原子数比がIn:Zn:O=X:Y:Zのとき、Z>1.5XYとする。また、In-Sn-Zn系酸化物は、ITZOと呼ぶことができ、用いるターゲットの組成比は、In:Sn:Znが原子数比で、1:2:2、2:1:3、1:1:1、または20:45:35などとなる酸化物ターゲットを用いる。ここで酸化物半導体が結晶性を有する場合として、c軸配向し、かつab面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、c軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ab面においてはa軸またはb軸の向きが異なるc軸を中心に回転した結晶CAAC:CAxisAlignedCrystalともいう。を含む酸化物について説明する。CAACを含む酸化物とは、広義に、非単結晶であって、そのab面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつc軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物をいう。CAACは単結晶ではないが、非晶質のみから形成されているものでもない。また、CAACは結晶化した部分結晶部分を含むが、1つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。CAACに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、CAACを構成する個々の結晶部分のc軸は一定の方向例えば、CAACを支持する基板面、CAACの表面などに垂直な方向に揃っていてもよい。または、CAACを構成する個々の結晶部分のab面の法線は一定の方向例えば、CAACを支持する基板面、CAACの表面などに垂直な方向を向いていてもよい。CAACは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。このようなCAACの例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子または窒素原子の層状配列が認められる結晶を挙げることもできる。CAACに含まれる結晶構造の一例について図11乃至図13を用いて詳細に説明する。なお、特に断りがない限り、図11乃至図13は上方向をc軸方向とし、c軸方向と直交する面をab面とする。なお、単に上半分、下半分という場合、ab面を境にした場合の上半分、下半分をいう。また、図11において、丸で囲まれたOは4配位のOを示し、二重丸で囲まれたOは3配位のOを示す。図11Aに、1個の6配位のInと、Inに近接の6個の4配位の酸素原子以下4配位のOと、を有する構造を示す。ここでは、金属原子が1個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図11Aの構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図11Aの上半分および下半分にはそれぞれ3個ずつ4配位のOがある。図11Aに示す小グループは電荷が0である。図11Bに、1個の5配位のGaと、Gaに近接の3個の3配位の酸素原子以下3配位のOと、Gaに近接の2個の4配位のOと、を有する構造を示す。3配位のOは、いずれもab面に存在する。図11Bの上半分および下半分にはそれぞれ1個ずつ4配位のOがある。また、Inも5配位をとるため、図11Bに示す構造をとりうる。図11Bに示す小グループは電荷が0である。図11Cに、1個の4配位のZnと、Znに近接の4個の4配位のOと、を有する構造を示す。図11Cの上半分には1個の4配位のOがあり、下半分には3個の4配位のOがある。または、図11Cの上半分に3個の4配位のOがあり、下半分に1個の4配位のOがあってもよい。図11Cに示す小グループは電荷が0である。図11Dに、1個の6配位のSnと、Snに近接の6個の4配位のOと、を有する構造を示す。図11Dの上半分には3個の4配位のOがあり、下半分には3個の4配位のOがある。図11Dに示す小グループは電荷が1となる。図11Eに、2個のZnを含む小グループを示す。図11Eの上半分には1個の4配位のOがあり、下半分には1個の4配位のOがある。図11Eに示す小グループは電荷が-1となる。ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループユニットセルともいう。と呼ぶ。ここで、これらの小グループ同士が結合する規則について説明する。図11Aに示す6配位のInの上半分の3個のOは、下方向にそれぞれ3個の近接Inを有し、下半分の3個のOは、上方向にそれぞれ3個の近接Inを有する。5配位のGaの上半分の1個のOは、下方向に1個の近接Gaを有し、下半分の1個のOは、上方向に1個の近接Gaを有する。4配位のZnの上半分の1個のOは、下方向に1個の近接Znを有し、下半分の3個のOは、上方向にそれぞれ3個の近接Znを有する。このように、金属原子の上方向の4配位のOの数と、そのOの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の4配位のOの数と、そのOの上方向にある近接金属原子の数は等しい。Oは4配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は4になる。したがって、金属原子の上方向にある4配位のOの数と、別の金属原子の下方向にある4配位のOの数との和が4個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、6配位の金属原子InまたはSnが下半分の4配位のOを介して結合する場合、4配位のOが3個であるため、5配位の金属原子GaまたはIn、または4配位の金属原子Znのいずれかと結合することになる。これらの配位数を有する金属原子は、c軸方向において、4配位のOを介して結合する。また、このほかにも、層構造の合計の電荷が0となるように複数の小グループが結合して中グループを構成する。図12Aに、In-Sn-Zn-O系の層構造を構成する中グループのモデル図を示す。図12Bに、3つの中グループで構成される大グループを示す。なお、図12Cは、図12Bの層構造をc軸方向から観察した場合の原子配列を示す。図12Aにおいては、簡単のため、3配位のOは省略し、4配位のOは個数のみ示し、例えば、Snの上半分および下半分にはそれぞれ3個ずつ4配位のOがあることを丸枠の3として示している。同様に、図12Aにおいて、Inの上半分および下半分にはそれぞれ1個ずつ4配位のOがあり、丸枠の1として示している。また、同様に、図12Aにおいて、下半分には1個の4配位のOがあり、上半分には3個の4配位のOがあるZnと、上半分には1個の4配位のOがあり、下半分には3個の4配位のOがあるZnとを示している。図12Aにおいて、In-Sn-Zn-O系の層構造を構成する中グループは、上から順に4配位のOが3個ずつ上半分および下半分にあるSnが、4配位のOが1個ずつ上半分および下半分にあるInと結合し、そのInが、上半分に3個の4配位のOがあるZnと結合し、そのZnの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分および下半分にあるInと結合し、そのInが、上半分に1個の4配位のOがあるZn2個からなる小グループと結合し、この小グループの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分および下半分にあるSnと結合している構成である。この中グループが複数結合して大グループを構成する。ここで、3配位のOおよび4配位のOの場合、結合1本当たりの電荷はそれぞれ-0.667、-0.5と考えることができる。例えば、In6配位または5配位、Zn4配位、Sn5配位または6配位の電荷は、それぞれ3、2、4である。従って、Snを含む小グループは電荷が1となる。そのため、Snを含む層構造を形成するためには、電荷1を打ち消す電荷-1が必要となる。電荷-1をとる構造として、図11Eに示すように、2個のZnを含む小グループが挙げられる。例えば、Snを含む小グループが1個に対し、2個のZnを含む小グループが1個あれば、電荷が打ち消されるため、層構造の合計の電荷を0とすることができる。具体的には、図12Bに示した大グループが繰り返されることで、In-Sn-Zn-O系の結晶In2SnZn3O8を得ることができる。なお、得られるIn-Sn-Zn-O系の層構造は、In2SnZn2O7ZnOmmは0または自然数。とする組成式で表すことができる。また、このほかにも、四元系金属の酸化物であるIn-Sn-Ga-Zn系酸化物や、三元系金属の酸化物であるIn-Ga-Zn系酸化物IGZOとも表記する。、In-Al-Zn系酸化物、Sn-Ga-Zn系酸化物、Al-Ga-Zn系酸化物、Sn-Al-Zn系酸化物や、In-Hf-Zn系酸化物、In-La-Zn系酸化物、In-Ce-Zn系酸化物、In-Pr-Zn系酸化物、In-Nd-Zn系酸化物、In-Sm-Zn系酸化物、In-Eu-Zn系酸化物、In-Gd-Zn系酸化物、In-Tb-Zn系酸化物、In-Dy-Zn系酸化物、In-Ho-Zn系酸化物、In-Er-Zn系酸化物、In-Tm-Zn系酸化物、In-Yb-Zn系酸化物、In-Lu-Zn系酸化物や、二元系金属の酸化物であるIn-Zn系酸化物、Sn-Zn系酸化物、Al-Zn系酸化物、Zn-Mg系酸化物、Sn-Mg系酸化物、In-Mg系酸化物や、In-Ga系酸化物などを用いた場合も同様である。例えば、図13Aに、In-Ga-Zn-O系の層構造を構成する中グループのモデル図を示す。図13Aにおいて、In-Ga-Zn-O系の層構造を構成する中グループは、上から順に4配位のOが3個ずつ上半分および下半分にあるInが、4配位のOが1個上半分にあるZnと結合し、そのZnの下半分の3個の4配位のOを介して、4配位のOが1個ずつ上半分および下半分にあるGaと結合し、そのGaの下半分の1個の4配位のOを介して、4配位のOが3個ずつ上半分および下半分にあるInと結合している構成である。この中グループが複数結合して大グループを構成する。図13Bに3つの中グループで構成される大グループを示す。なお、図13Cは、図13Bの層構造をc軸方向から観察した場合の原子配列を示している。ここで、In6配位または5配位、Zn4配位、Ga5配位の電荷は、それぞれ3、2、3であるため、In、ZnおよびGaのいずれかを含む小グループは、電荷が0となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に0となる。また、In-Ga-Zn-O系の層構造を構成する中グループは、図13Aに示した中グループに限定されず、In、Ga、Znの配列が異なる中グループを組み合わせた大グループも取りうる。本実施の形態では、非晶質構造の酸化物半導体層144をIn-Ga-Zn系の金属酸化物ターゲットを用いるスパッタ法により形成することとする。また、その膜厚は、1nm以上50nm以下、好ましくは2nm以上20nm以下、より好ましくは3nm以上15nm以下とする。金属酸化物ターゲット中の金属酸化物の相対密度は80以上、好ましくは95以上、さらに好ましくは99.9以上である。相対密度の高い金属酸化物ターゲットを用いることにより、緻密な構造の酸化物半導体層を形成することが可能である。酸化物半導体層144の形成雰囲気は、希ガス代表的にはアルゴン雰囲気、酸素雰囲気、または、希ガス代表的にはアルゴンと酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度1ppm以下望ましくは濃度10ppb以下にまで除去された高純度ガス雰囲気を用いるのが好適である。酸化物半導体層144の形成の際には、例えば、減圧状態に保たれた処理室内に被処理物を保持し、被処理物の温度が100°C以上550°C未満、好ましくは200°C以上400°C以下となるように被処理物を熱する。または、酸化物半導体層144の形成の際の被処理物の温度は、室温15°C以上35°C以下としてもよい。そして、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層144を形成する。被処理物を熱しながら酸化物半導体層144を形成することにより、酸化物半導体層144に含まれる不純物を低減することができる。また、スパッタによる損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水などを除去することができるため、酸化物半導体層中の不純物濃度を低減できる。酸化物半導体層144の形成条件としては、例えば、被処理物とターゲットの間との距離が170mm、圧力が0.4Pa、直流DC電力が0.5kW、雰囲気が酸素酸素100雰囲気、またはアルゴンアルゴン100雰囲気、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流DC電源を用いると、ごみ成膜時に形成される粉状の物質などを低減でき、膜厚分布も均一となるため好ましい。酸化物半導体層144の厚さは、1nm以上50nm以下、好ましくは2nm以上20nm以下、より好ましくは3nm以上15nm以下とする。開示する発明に係る構成を採用することで、このような厚さの酸化物半導体層144を用いる場合であっても、微細化に伴う短チャネル効果を抑制することが可能である。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる。なお、図8Bに示すように、酸化物半導体層144のチャネル形成領域に相当する部分の断面形状を、平坦な形状とすることが好ましい。酸化物半導体層144のチャネル形成領域に相当する部分の断面形状を平坦な形状とすることにより、酸化物半導体層144の断面形状が平坦でない場合と比較して、リーク電流を低減することができる。なお、酸化物半導体層144をスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、形成面の付着物を除去しても良い。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。酸化物半導体層144の形成後には、酸化物半導体層144に対して熱処理第1の熱処理を行うことが望ましい。この第1の熱処理によって酸化物半導体層144中の、過剰な水素水や水酸基を含むを除去し、酸化物半導体層144の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。第1の熱処理の温度は、例えば、300°C以上550°C未満、好ましくは400°C以上500°C以下とする。熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、450°C、1時間の条件で行うことができる。この間、酸化物半導体層は大気に触れさせず、水や水素の混入が生じないようにする。熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、GRTAGasRapidThermalAnneal装置、LRTALampRapidThermalAnneal装置等のRTARapidThermalAnneal装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光電磁波の輻射により、被処理物を加熱する装置である。GRTA装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。例えば、第1の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すGRTA処理を行ってもよい。GRTA処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素を含むガスに切り替えることが好ましい。酸素を含む雰囲気において第1の熱処理を行うことで、酸化物半導体層を過酸素化状態とし、酸素欠損に起因するエネルギーギャップ中のドナー準位を低減することができるためである。なお、不活性ガス雰囲気としては、窒素、または希ガスヘリウム、ネオン、アルゴン等を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、6N99.9999以上、好ましくは7N99.99999以上すなわち、不純物濃度が1ppm以下、好ましくは0.1ppm以下とする。上記のように、熱処理によって不純物を低減し、過酸素化状態とすることでi型真性半導体またはi型に限りなく近い酸化物半導体層を得ることができ、極めて優れた特性のトランジスタを実現することができる。ところで、上述の熱処理第1の熱処理には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理、脱水素化処理、及び酸素を含む雰囲気中での熱処理は、酸化物半導体層144の形成後や後に形成するゲート絶縁層146の形成後、ゲート電極の形成後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理及び酸素を含む雰囲気中での熱処理は、一回に限らず複数回行っても良い。酸化物半導体層144のエッチングは、上記熱処理の前、または上記熱処理の後のいずれにおいて行っても良い。また、素子の微細化という観点からはドライエッチング法を用いるのが好適であるが、ウェットエッチング法を用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。なお、素子におけるリークなどが問題とならない場合には、酸化物半導体層を島状に加工しないで用いても良い。次に、酸化物半導体層144を覆うようにゲート絶縁層146を形成する。ゲート絶縁層146は、CVD法やスパッタ法等を用いて形成することができる。また、ゲート絶縁層146は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、酸化ガリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyNzx>0、y>0、z>0、窒素が添加されたハフニウムアルミネートHfAlxOyNzx>0、y>0、z>0、などを含むように形成するのが好適である。ゲート絶縁層146は、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層146に、酸化ハフニウム、酸化タンタル、酸化イットリウム、酸化ガリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyNzx>0、y>0、z>0、窒素が添加されたハフニウムアルミネートHfAlxOyNzx>0、y>0、z>0、などの高誘電率high-k材料を用いると良い。high-k材料をゲート絶縁層146に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。例えば、酸化ハフニウムは比誘電率が15程度であり、酸化シリコンの比誘電率の3~4と比較して非常に大きな値を有している。このような材料を用いることにより、酸化シリコン換算で15nm未満、好ましくは2nm以上10nm以下のゲート絶縁層を実現することも容易になる。なお、high-k材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。ゲート絶縁層146の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第2の熱処理を行うのが望ましい。熱処理の温度は、200°C以上450°C以下、望ましくは250°C以上350°C以下である。例えば、窒素雰囲気下で250°C、1時間の熱処理を行えばよい。第2の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層146が酸素を含む場合、酸化物半導体層144に酸素を供給し、該酸化物半導体層144の酸素欠損を補填して、i型真性半導体またはi型に限りなく近い酸化物半導体層を形成することもできる。なお、本実施の形態では、ゲート絶縁層146の形成後に第2の熱処理を行っているが、第2の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第2の熱処理を行っても良い。また、第1の熱処理に続けて第2の熱処理を行っても良いし、第1の熱処理に第2の熱処理を兼ねさせても良いし、第2の熱処理に第1の熱処理を兼ねさせても良い。上述のように、第1の熱処理と第2の熱処理の少なくとも一方を適用することで、酸化物半導体層144を、その主成分以外の不純物が極力含まれないように高純度化することができる。次に、ゲート絶縁層146上にゲート電極148を形成する図8C参照。ゲート電極148は、ゲート絶縁層146上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電極148となる導電層は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて形成することができる。詳細は、ソース電極142aまたはドレイン電極142bなどの場合と同様であり、これらの記載を参酌できる。以上により、高純度化された酸化物半導体層144を用いた第2のトランジスタ162が完成する。このようなトランジスタは、オフ電流が十分低減されているという特徴を有する。このため、当該トランジスタを書き込み用のトランジスタとして用いることで、長時間の電荷保持を行うことができる。次に、ゲート絶縁層146及びゲート電極148上に、絶縁層150を形成する。絶縁層150は、PVD法やCVD法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、または、GaxAl2-xO3y0≦x≦2、0<y<1、xは0以上2以下の値、yは0より大きく、1より小さい値で表される酸化アルミニウム、酸化ガリウム、酸化ガリウムアルミニウム等の無機絶縁材料を含む材料を用いて、単層または積層で形成することができる。なお、絶縁層150には、誘電率の低い材料や、誘電率の低い構造多孔質の構造などを用いることが望ましい。絶縁層150の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。なお、容量素子164に、ゲート絶縁層146を含まない構成とする場合は、絶縁層150を成膜する前に、ソース電極142a上の、容量素子164を形成する領域のゲート絶縁層146を除去すればよい。次に、ソース電極142aと重畳するように、絶縁層150上に電極152を形成する図8D参照。電極152は、ゲート電極148と同様の方法及び材料で形成することができるので、詳細は、上記ゲート電極148の記載を参酌することができる。以上により、容量素子164が完成する。次に、絶縁層150及び電極152上に、絶縁層154を形成する図9A参照。絶縁層154は、絶縁層150と同様に、PVD法やCVD法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて、単層または積層で形成することができる。なお、絶縁層154には、誘電率の低い材料や、誘電率の低い構造多孔質の構造などを用いることが望ましい。絶縁層154の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。なお、上記絶縁層154は、その表面が平坦になるように形成することが望ましい。表面が平坦になるように絶縁層154を形成することで、半導体装置を微細化した場合などにおいても、絶縁層154上に、電極や配線などを好適に形成することができるためである。なお、絶縁層154の平坦化は、CMP化学的機械的研磨などの方法を用いて行うことができる。次に、ゲート絶縁層146、絶縁層150、絶縁層154に、ドレイン電極142bにまで達する開口と、電極142cにまで達する開口とを形成する図9B参照。そして、該開口に電極156a及び電極156bを形成し、絶縁層154上に、電極156a及び電極156bに接する配線158を形成する図9C参照。当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。電極156a及び電極156bは、例えば、開口を含む領域にPVD法やCVD法などを用いて導電層を形成した後、エッチング処理やCMPといった方法を用いて、上記導電層の一部を除去することにより形成することができる。より具体的には、例えば、開口を含む領域にPVD法によりチタン膜を薄く形成し、CVD法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、PVD法により形成されるチタン膜は、被形成面の酸化膜自然酸化膜などを還元し、下部電極などここではドレイン電極142bとの接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。配線158は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて導電層を形成した後、当該導電層を選択的にエッチングすることによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は、ソース電極142aなどと同様である。なお、上記工程の後に、各種配線や電極などを形成しても良い。配線や電極は、いわゆるダマシン法や、デュアルダマシン法などの方法を用いて形成することができる。以上の工程より、図5に示すような構成の半導体装置を作製することができる。本実施の形態において示す第2のトランジスタ162では、酸化物半導体層144が高純度化されているため、その水素濃度は、5×1019atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下である。また、酸化物半導体層144のキャリア密度は、一般的なシリコンウェハにおけるキャリア密度1×1014/cm3程度と比較して、十分に小さい値例えば、1×1012/cm3未満、より好ましくは、1.45×1010/cm3未満をとる。そして、第2のトランジスタ162のオフ電流も十分に小さくなる。例えば、第2のトランジスタ162の室温25°Cでのオフ電流ここでは、単位チャネル幅1μmあたりの値は100zA1zAゼプトアンペアは1×10-21A以下、望ましくは10zA以下となる。このように高純度化され、真性化された酸化物半導体層144を用いることで、第2のトランジスタ162のオフ電流を十分に低減することが容易になる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態3酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Levinsonモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。半導体本来の移動度をμ0、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁粒界等が存在すると仮定すると、以下の式で表現できる。ここで、Eはポテンシャル障壁の高さであり、kがボルツマン定数、Tは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Levinsonモデルでは、以下の式で表される。ここで、eは電気素量、Nはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、nは単位面積当たりのチャネルに含まれるキャリア数、Coxは単位面積当たりの容量、Vgはゲート電圧、tはチャネルの厚さである。なお、厚さ30nm以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。線形領域におけるドレイン電流Idは、以下の式で表される。ここで、Lはチャネル長、Wはチャネル幅であり、ここでは、L=W=10μmである。また、Vdはドレイン電圧である。上式の両辺をVgで割り、更に両辺の対数を取ると、以下の式で表される。数5の右辺はVgの関数である。この式からわかるように、縦軸をlnId/Vg、横軸を1/Vgとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Nが求められる。すなわち、トランジスタのId―Vg特性から、欠陥密度を評価できる。酸化物半導体としては、インジウムIn、スズSn、亜鉛Znの比率が、In:Sn:Zn=1:1:1のものでは欠陥密度Nは1×1012/cm2程度である。このようにして求めた欠陥密度等をもとに数2および数3よりμ0=120cm2/Vsが導出される。欠陥のあるIn-Sn-Zn酸化物で測定される移動度は40cm2/Vs程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ0は120cm2/Vsとなると予想できる。ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁層との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁層界面からxだけ離れた場所における移動度μ1は、以下の式で表される。ここで、Dはゲート方向の電界、B、lは定数である。Bおよびlは、実際の測定結果より求めることができ、上記の測定結果からは、B=4.75×107cm/s、l=10nm界面散乱が及ぶ深さである。Dが増加するすなわち、ゲート電圧が高くなると数6の第2項が増加するため、移動度μ1は低下することがわかる。半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ2の計算結果を図14に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、SentaurusDeviceを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、2.8電子ボルト、4.7電子ボルト、15、15nmとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、5.5電子ボルト、4.6電子ボルト、4.6電子ボルトとした。また、ゲート絶縁層の厚さは100nm、比誘電率は4.1とした。チャネル長およびチャネル幅はともに10μm、ドレイン電圧Vdは0.1Vである。図14で示されるように、ゲート電圧1V強で移動度100cm2/Vs以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすることAtomicLayerFlatnessが望ましい。このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性の計算結果を図15乃至図17に示す。なお、計算に用いたトランジスタの断面構造を図18に示す。図18に示すトランジスタは酸化物半導体層にnの導電型を呈する半導体領域953aおよび半導体領域953cを有する。半導体領域953aおよび半導体領域953cの抵抗率は2×10-3Ωcmとする。図18Aに示すトランジスタは、下地絶縁層951と、下地絶縁層951に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物952の上に形成される。トランジスタは半導体領域953a、半導体領域953cと、それらに挟まれ、チャネル形成領域となる真性の半導体領域953bと、ゲート955を有する。ゲート955の幅を33nmとする。ゲート955と半導体領域953bの間には、ゲート絶縁層954を有し、また、ゲート955の両側面にはサイドウォール絶縁層956aおよびサイドウォール絶縁層956b、ゲート955の上部には、ゲート955と他の配線との短絡を防止するための絶縁物957を有する。サイドウォール絶縁層の幅は5nmとする。また、半導体領域953aおよび半導体領域953cに接して、ソース958aおよびドレイン958bを有する。なお、このトランジスタにおけるチャネル幅を40nmとする。図18Bに示すトランジスタは、下地絶縁層951と、酸化アルミニウムよりなる埋め込み絶縁物952の上に形成され、半導体領域953a、半導体領域953cと、それらに挟まれた真性の半導体領域953bと、幅33nmのゲート955とゲート絶縁層954とサイドウォール絶縁層956aおよびサイドウォール絶縁層956bと絶縁物957とソース958aおよびドレイン958bを有する点で図18Aに示すトランジスタと同じである。図18Aに示すトランジスタと図18Bに示すトランジスタの相違点は、サイドウォール絶縁層956aおよびサイドウォール絶縁層956bの下の半導体領域の導電型である。図18Aに示すトランジスタでは、サイドウォール絶縁層956aおよびサイドウォール絶縁層956bの下の半導体領域はnの導電型を呈する半導体領域953aおよび半導体領域953cであるが、図18Bに示すトランジスタでは、真性の半導体領域953bである。すなわち、図18Bに示す半導体層において、半導体領域953a半導体領域953cとゲート955がLoffだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Loffをオフセット長という。図から明らかなように、オフセット長は、サイドウォール絶縁層956aサイドウォール絶縁層956bの幅と同じである。その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、SentaurusDeviceを使用した。図15は、図18Aに示される構造のトランジスタのドレイン電流Id、実線および移動度μ、点線のゲート電圧Vg、ゲートとソースの電位差依存性を示す。ドレイン電流Idは、ドレイン電圧ドレインとソースの電位差を1Vとし、移動度μはドレイン電圧を0.1Vとして計算したものである。図15Aはゲート絶縁層の厚さを15nmとしたものであり、図15Bは10nmとしたものであり、図15Cは5nmとしたものである。ゲート絶縁層が薄くなるほど、特にオフ状態でのドレイン電流Idオフ電流が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Idオン電流には目立った変化が無い。ゲート電圧1V前後で、ドレイン電流はメモリ素子等で必要とされる10μAを超えることが示された。図16は、図18Bに示される構造のトランジスタで、オフセット長Loffを5nmとしたもののドレイン電流Id実線および移動度μ点線のゲート電圧Vg依存性を示す。ドレイン電流Idは、ドレイン電圧を1Vとし、移動度μはドレイン電圧を0.1Vとして計算したものである。図16Aはゲート絶縁層の厚さを15nmとしたものであり、図16Bは10nmとしたものであり、図16Cは5nmとしたものである。また、図17は、図18Bに示される構造のトランジスタで、オフセット長Loffを15nmとしたもののドレイン電流Id実線および移動度μ点線のゲート電圧依存性を示す。ドレイン電流Idは、ドレイン電圧を1Vとし、移動度μはドレイン電圧を0.1Vとして計算したものである。図17Aはゲート絶縁層の厚さを15nmとしたものであり、図17Bは10nmとしたものであり、図17Cは5nmとしたものである。いずれもゲート絶縁層が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。なお、移動度μのピークは、図15では80cm2/Vs程度であるが、図16では60cm2/Vs程度、図17では40cm2/Vs程度と、オフセット長Loffが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流もオフセット長Loffの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧1V前後で、ドレイン電流はメモリ素子等で必要とされる10μAを超えることが示された。In、Sn、Znを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体層を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で5atomic以上含まれる元素をいう。In、Sn、Znを主成分とする酸化物半導体層の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリオフ化させることが可能となる。例えば、図19A及至Cは、In、Sn、Znを主成分とし、チャネル長Lが3μm、チャネル幅Wが10μmである酸化物半導体層と、厚さ100nmのゲート絶縁層を用いたトランジスタの特性である。なお、Vdは10Vとした。図19Aは基板を意図的に加熱せずにスパッタリング法でIn、Sn、Znを主成分とする酸化物半導体層を形成したときのトランジスタ特性である。このとき電界効果移動度は18.8cm2/Vsecが得られている。一方、基板を意図的に加熱してIn、Sn、Znを主成分とする酸化物半導体層を形成すると電界効果移動度を向上させることが可能となる。図19Bは基板を200°Cに加熱してIn、Sn、Znを主成分とする酸化物半導体層を形成したときのトランジスタ特性を示すが、電界効果移動度は32.2cm2/Vsecが得られている。電界効果移動度は、In、Sn、Znを主成分とする酸化物半導体層を形成した後に熱処理をすることによって、さらに高めることができる。図19Cは、In、Sn、Znを主成分とする酸化物半導体層を200°Cでスパッタリング成膜した後、650°Cで熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は34.5cm2/Vsecが得られている。基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体層中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体層から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には100cm2/Vsecを超える電界効果移動度を実現することも可能になると推定される。In、Sn、Znを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。基板を意図的に加熱して成膜すること及び/又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリオフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたIn、Sn、Znを主成分とする酸化物半導体層をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体層を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリオフとなる方向に動き、このような傾向は図19Aと図19Bの対比からも確認することができる。なお、しきい値電圧はIn、Sn及びZnの比率を変えることによっても制御することが可能であり、組成比としてIn:Sn:Zn=2:1:3とすることでトランジスタのノーマリオフ化を期待することができる。また、ターゲットの組成比をIn:Sn:Zn=2:1:3とすることで結晶性の高い酸化物半導体層を得ることができる。意図的な基板加熱温度若しくは熱処理温度は、150°C以上、好ましくは200°C以上、より好ましくは400°C以上であり、より高温で成膜し或いは熱処理することでトランジスタのノーマリオフ化を図ることが可能となる。また、意図的に基板を加熱した成膜及び/又は成膜後に熱処理をすることで、ゲートバイアスストレスに対する安定性を高めることができる。例えば、2MV/cm、150°C、1時間印加の条件において、ドリフトがそれぞれ±1.5V未満、好ましくは1.0V未満を得ることができる。実際に、酸化物半導体層成膜後に加熱処理を行っていない試料1と、650°Cの加熱処理を行った試料2のトランジスタに対してBT試験を行った。まず基板温度を25°Cとし、Vdsを10Vとし、トランジスタのVg-Id特性の測定を行った。なお、Vdsはドレイン電圧ドレインとソースの電位差を示す。次に、基板温度を150°Cとし、Vdsを0.1Vとした。次に、ゲート絶縁層に印加される電界強度が2MV/cmとなるようにVgに20Vを印加し、そのまま1時間保持した。次に、Vgを0Vとした。次に、基板温度25°Cとし、Vdsを10Vとし、トランジスタのVg-Id測定を行った。これをプラスBT試験と呼ぶ。同様に、まず基板温度を25°Cとし、Vdsを10Vとし、トランジスタのVg-Id特性の測定を行った。次に、基板温度を150°Cとし、Vdsを0.1Vとした。次に、ゲート絶縁層に印加される電界強度が-2MV/cmとなるようにVgに-20Vを印加し、そのまま1時間保持した。次に、Vgを0Vとした。次に、基板温度25°Cとし、Vdsを10Vとし、トランジスタのVg-Id測定を行った。これをマイナスBT試験と呼ぶ。試料1のプラスBT試験の結果を図20Aに、マイナスBT試験の結果を図20Bに示す。また、試料2のプラスBT試験の結果を図21Aに、マイナスBT試験の結果を図21Bに示す。試料1のプラスBT試験およびマイナスBT試験によるしきい値電圧の変動は、それぞれ1.80Vおよび-0.42Vであった。また、試料2のプラスBT試験およびマイナスBT試験によるしきい値電圧の変動は、それぞれ0.79Vおよび0.76Vであった。試料1および試料2のいずれも、BT試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体層に注入する方法を適用しても良い。酸化物半導体中及び該酸化物半導体と接する膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は1×1016/cm3以上2×1020/cm3以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体層を得ることができる。例えば、組成比In:Sn:Zn=1:1:1のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体層は、X線回折XRD:X-RayDiffractionでハローパタンが観測される。この成膜された酸化物半導体層を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば650°Cの熱処理を行うことで、X線回折により明確な回折ピークを観測することができる。実際に、In-Sn-Zn-O膜のXRD分析を行った。XRD分析には、BrukerAXS社製X線回折装置D8ADVANCEを用い、Out-of-Plane法で測定した。XRD分析を行った試料として、試料Aおよび試料Bを用意した。以下に試料Aおよび試料Bの作製方法を説明する。脱水素化処理済みの石英基板上にIn-Sn-Zn-O膜を100nmの厚さで成膜した。In-Sn-Zn-O膜は、スパッタリング装置を用い、酸素雰囲気で電力を100WDCとして成膜した。ターゲットは、原子数比で、In:Sn:Zn=1:1:1のIn-Sn-Zn-Oターゲットを用いた。なお、成膜時の基板加熱温度は200°Cとした。このようにして作製した試料を試料Aとした。次に、試料Aと同様の方法で作製した試料に対し加熱処理を650°Cの温度で行った。加熱処理は、はじめに窒素雰囲気で1時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに1時間の加熱処理を行っている。このようにして作製した試料を試料Bとした。図22に試料Aおよび試料BのXRDスペクトルを示す。試料Aでは、結晶由来のピークが観測されなかったが、試料Bでは、2θが35deg近傍および37deg~38degに結晶由来のピークが観測された。このように、In、Sn、Znを主成分とする酸化物半導体は成膜時に意図的に加熱すること及び/又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリオフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を1aA/μm以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅1μmあたりの電流値を示す。図23に、トランジスタのオフ電流と測定時の基板温度絶対温度の逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に1000を掛けた数値1000/Tを横軸としている。具体的には、図23に示すように、基板温度が125°Cの場合には1aA/μm1×10-18A/μm以下、85°Cの場合には100zA/μm1×10-19A/μm以下、室温27°Cの場合には1zA/μm1×10-21A/μm以下にすることができる。好ましくは、125°Cにおいて0.1aA/μm1×10-19A/μm以下に、85°Cにおいて10zA/μm1×10-20A/μm以下に、室温において0.1zA/μm1×10-22A/μm以下にすることができる。もっとも、酸化物半導体層の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点-70°C以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。In、Sn、Znを主成分とする酸化物半導体は熱処理によって膜中の水分を除去することができるが、In、Ga、Znを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。また、酸化物半導体層成膜後に650°Cの加熱処理を行った試料Bを用いたトランジスタにおいて、基板温度と電気的特性の関係について評価した。測定に用いたトランジスタは、チャネル長Lが3μm、チャネル幅Wが10μm、Lovが0μm、dWが0μmである。なお、Vdsは10Vとした。なお、基板温度は-40°C、-25°C、25°C、75°C、125°Cおよび150°Cで行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をLovと呼び、酸化物半導体層に対する一対の電極のはみ出しをdWと呼ぶ。図24に、Id実線および電界効果移動度点線のVg依存性を示す。また、図25Aに基板温度としきい値電圧の関係を、図25Bに基板温度と電界効果移動度の関係を示す。図25Aより、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は-40°C~150°Cで1.09V~-0.23Vであった。また、図25Bより、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は-40°C~150°Cで36cm2/Vs~32cm2/Vsであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。上記のようなIn、Sn、Znを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を1aA/μm以下に保ちつつ、電界効果移動度を30cm2/Vsec以上、好ましくは40cm2/Vsec以上、より好ましくは60cm2/Vsec以上とし、LSIで要求されるオン電流の値を満たすことができる。例えば、L/W=33nm/40nmのFETで、ゲート電圧2.7V、ドレイン電圧1.0Vのとき12μA以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、Si半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態4本実施の形態では、In-Sn-Zn-O膜を酸化物半導体層に用いたトランジスタの一例について、図26などを用いて説明する。図26は、コプラナー型であるトップゲートトップコンタクト構造のトランジスタの上面図および断面図である。図26Aにトランジスタの上面図を示す。また、図26Bに図26Aの一点鎖線A-Bに対応する断面A-Bを示す。図26Bに示すトランジスタは、基板960と、基板960上に設けられた下地絶縁層961と、下地絶縁層961の周辺に設けられた保護絶縁膜962と、下地絶縁層961および保護絶縁膜962上に設けられた高抵抗領域963aおよび低抵抗領域963bを有する酸化物半導体層963と、酸化物半導体層963上に設けられたゲート絶縁層964と、ゲート絶縁層964を介して酸化物半導体層963と重畳して設けられたゲート電極965と、ゲート電極965の側面と接して設けられた側壁絶縁膜966と、少なくとも低抵抗領域963bと接して設けられた一対の電極967と、少なくとも酸化物半導体層963、ゲート電極965および一対の電極967を覆って設けられた層間絶縁層968と、層間絶縁層968に設けられた開口部を介して少なくとも一対の電極967の一方と接続して設けられた配線969と、を有する。なお、図示しないが、層間絶縁層968および配線969を覆って設けられた保護膜を有していても構わない。該保護膜を設けることで、層間絶縁層968の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。以上、本実施の形態に示すトランジスタは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態5本実施の形態では、上記とは異なるIn-Sn-Zn-O膜を酸化物半導体層に用いたトランジスタの他の一例について示す。図27は、本実施の形態で作製したトランジスタの構造を示す上面図および断面図である。図27Aはトランジスタの上面図である。また、図27Bは図27Aの一点鎖線A-Bに対応する断面図である。図27Bに示すトランジスタは、基板970と、基板970上に設けられた下地絶縁層971と、下地絶縁層971上に設けられた酸化物半導体層973と、酸化物半導体層973と接する一対の電極976と、酸化物半導体層973および一対の電極976上に設けられたゲート絶縁層974と、ゲート絶縁層974を介して酸化物半導体層973と重畳して設けられたゲート電極975と、ゲート絶縁層974およびゲート電極975を覆って設けられた層間絶縁層977と、層間絶縁層977に設けられた開口部を介して一対の電極976と接続する配線978と、層間絶縁層977および配線978を覆って設けられた保護膜979と、を有する。基板970としてはガラス基板を、下地絶縁層971としては酸化シリコン膜を、酸化物半導体層973としてはIn-Sn-Zn-O膜を、一対の電極976としてはタングステン膜を、ゲート絶縁層974としては酸化シリコン膜を、ゲート電極975としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁層977としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線978としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜979としてはポリイミド膜を、それぞれ用いた。なお、図27Aに示す構造のトランジスタにおいて、ゲート電極975と一対の電極976との重畳する幅をLovと呼ぶ。同様に、酸化物半導体層973に対する一対の電極976のはみ出しをdWと呼ぶ。以上、本実施の形態に示すトランジスタは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態6本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図10を用いて説明する。本実施の形態では、コンピュータ、携帯電話機携帯電話、携帯電話装置ともいう、携帯情報端末携帯型ゲーム機、音響再生装置なども含む、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置テレビ、またはテレビジョン受信機ともいうなどの電子機器に、上述の半導体装置を適用する場合について説明する。図10Aは、ノート型のパーソナルコンピュータであり、筐体701、筐体702、表示部703、キーボード704などによって構成されている。筐体701と筐体702の少なくとも一つには、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。図10Bは、携帯情報端末PDAであり、本体711には、表示部713と、外部インターフェイス715と、操作ボタン714等が設けられている。また、携帯情報端末を操作するスタイラス712などを備えている。本体711内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。図10Cは、電子ペーパーを実装した電子書籍であり、電子書籍720は、筐体721と筐体723の2つの筐体で構成されている。筐体721及び筐体723には、それぞれ表示部725及び表示部727が設けられている。筐体721と筐体723は、軸部737により接続されており、該軸部737を軸として開閉動作を行うことができる。また、筐体721は、電源731、操作キー733、スピーカー735などを備えている。筐体721、筐体723の少なくとも一つには、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。図10Dは、携帯電話機であり、筐体740と筐体741の2つの筐体で構成されている。さらに、筐体740と筐体741は、スライドし、図10Dのように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体741は、表示パネル742、スピーカー743、マイクロフォン744、操作キー745、ポインティングデバイス746、カメラ747、外部接続電極748などを備えている。また、筐体740は、携帯電話機の充電を行う太陽電池749、外部メモリスロット750などを備えている。また、アンテナは、筐体741に内蔵されている。筐体740と筐体741の少なくとも一つには、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。図10Eは、デジタルカメラであり、本体761、表示部767、接眼部763、操作スイッチ764、表示部765、バッテリー766などによって構成されている。本体761内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。図10Fは、テレビジョン装置であり、筐体771、表示部773、スタンド775などで構成されている。テレビジョン装置770の操作は、筐体771が備えるスイッチや、リモートコントローラ780により行うことができる。筐体771及びリモートコントローラ780には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。"