"第1メモリセルに接続される第1ワード線と、第2メモリセルに接続される第2ワード線と、第3メモリセルに接続される第3ワード線と、前記各メモリセルに対する書き込み動作を制御し、前記第1ワード線、前記第2ワード線、および前記第3ワード線と電気的に接続された電源回路を有する制御回路と、前記第1ワード線と前記電源回路の間に設けられた第1転送スイッチと、前記第2ワード線と前記電源回路の間に設けられた第2転送スイッチと、前記第3ワード線と前記電源回路の間に設けられた第3転送スイッチと、を具備し、前記制御回路は、前記第1メモリセルに対する書き込み動作において、前記電源回路を駆動し、第1時刻で、前記第1転送スイッチ、前記第2転送スイッチ、および前記第3転送スイッチをオンし、前記第1ワード線、前記第2ワード線、および前記第3ワード線に電流を供給し、前記第1ワード線、前記第2ワード線、および前記第3ワード線を昇圧させて、前記第1時刻後の第2時刻で、前記電源回路と前記第2ワード線との電気的な接続を切断して前記第2ワード線を浮遊状態とし、前記第2ワード線は第1書き込みパス電圧まで到達し前記第2時刻後の第3時刻で、前記電源回路と前記第3ワード線との電気的な接続を切断して前記第3ワード線を浮遊状態とし、前記第3ワード線は第2書き込みパス電圧まで到達することを特徴とする半導体記憶装置。前記第1ワード線と前記第2ワード線との間を接続し、前記第1ワード線および前記第2ワード線の電位をイコライズする第1イコライザスイッチと、前記第2ワード線と前記第3ワード線との間を接続し、前記第2ワード線および前記第3ワード線の電位をイコライズする第2イコライザスイッチと、をさらに具備し、前記制御回路は、前記第1書き込みパス電圧と前記第2書き込みパス電圧とが同じで、かつ、前記第2時刻と前記第3時刻とが同じ場合、前記第1メモリセルトランジスタの書き込み動作において、前記第1時刻に前記第1イコライザスイッチおよび前記第2イコライザスイッチをオンさせた後に前記第2時刻に前記第2イコライザスイッチをオンさせた状態で前記第1イコライザスイッチをオフさせて前記第2ワード線と前記第3ワード線とを接続した状態で浮遊状態にすることを特徴とする請求項1に記載の半導体記憶装置。前記制御回路は、書き込み動作中の前記第1ワード線の電圧を検出する電圧検出回路をさらに有し、前記第1メモリセルトランジスタの書き込み動作において、前記電圧検出回路によって前記第2ワード線が前記第1書き込みパス電圧レベルに達したことを検出することで前記第2時刻を設定し、前記第3ワード線が前記第2書き込みパス電圧レベルに達したことを検出することで前記第3時刻を設定することを特徴とする請求項1または請求項2に記載の半導体記憶装置。前記制御回路は、前記第1転送スイッチ、前記第2転送スイッチおよび前記第3転送スイッチのうちオン状態であるスイッチの数を検知する転送スイッチ制御回路をさらに有し、前記第1メモリセルトランジスタの書き込み動作において、前記転送スイッチ制御回路によって検知されたオン状態であるスイッチの数に応じて、前記第1ワード線の昇圧速度が一定になるように前記第1ワード線への前記電源回路による供給電流を可変にすることを特徴とする請求項1または請求項2に記載の半導体記憶装置。前記第1転送スイッチ、前記第2転送スイッチ、前記第3転送スイッチ、および前記第1イコライザスイッチ、前記第2イコライザスイッチは、MOSトランジスタで構成されることを特徴とする請求項2に記載の半導体記憶装置。第1メモリセルに接続される第1ワード線と、第2メモリセルに接続される第2ワード線と、前記各メモリセルに対する書き込み動作を制御し、前記第1ワード線および前記第2ワード線と電気的に接続された電源回路を有する制御回路と、前記第1ワード線と前記電源回路の間に設けられた第1転送スイッチと、前記第2ワード線と前記電源回路の間に設けられた第2転送スイッチと、を具備し、前記制御回路は、前記第1メモリセルに対する書き込み動作において、前記電源回路を駆動し、第1時刻で、前記第1転送スイッチおよび前記第2転送スイッチをオンし、前記第1ワード線および前記第2ワード線に電流を供給し、前記第1ワード線および前記第2ワード線を昇圧させて、前記第1時刻後の第2時刻で、前記電源回路と前記第2ワード線との電気的な接続を切断して前記第2ワード線を浮遊状態とし、前記第2ワード線は書き込みパス電圧まで到達することを特徴とする半導体記憶装置。回路面積の縮小を図る半導体記憶装置を提供する。本実施形態による半導体記憶装置は、第1メモリセルに接続される第1ワード線と、第2メモリセルに接続される第2ワード線と、各メモリセルに対する書き込み動作を制御し、第1ワード線および第2ワード線と電気的に接続された電源回路を有する制御回路と、第1ワード線と電源回路の間に設けられた第1転送スイッチと、第2ワード線と電源回路の間に設けられた第2転送スイッチと、を具備する。制御回路は、第1メモリセルに対する書き込み動作において、第1時刻で、第1転送スイッチおよび第2転送スイッチをオンし、第1ワード線および第2ワード線を昇圧させて、第1時刻後の第2時刻で、電源回路と第2ワード線との電気的な接続を切断して第2ワード線を浮遊状態とし、第2ワード線は書き込みパス電圧まで到達する。本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。<全体構成例>以下に、図1および図2を用いて本実施形態に係る半導体記憶装置NAND型フラッシュメモリの全体構成について説明する。図1は、本実施形態における半導体記憶装置の全体構成例を示すブロック図である。図1に示すように、半導体記憶装置は、制御回路2、ロウデコーダ3、カラムデコーダ4、センスアンプS/A5、およびメモリセルアレイ6を備えている。制御回路2は、ロウデコーダ3、カラムゲート4、センスアンプS/A5、およびメモリセルアレイ6に接続される。制御回路2は、これらを制御信号で制御する。また、制御回路2は、データの書き込み時にワード線やビット線の電圧を発生するとともに、ウェルに供給される電圧を発生する。この制御信号および制御電圧発生回路7は、例えばチャージポンプ回路のような昇圧回路を含み、プログラム電圧やその他の高電圧を生成することが可能である。ロウデコーダ3は、書き込み時、読み出し時および消去時にワード線を選択し、制御回路2より供給される電圧を選択したワード線に印加する。ロウデコーダ3の詳細については、図2を用いて後述する。カラムデコーダ4は、書き込み時、読み出し時および消去時にビット線を選択し、制御回路2より供給される電圧を選択したビット線に印加する。センスアンプS/A5は、メモリセルからビット線に読み出されたデータを増幅する。なお、センスアンプS/A5は、カラムデコーダ3と一体であってもよい。メモリセルアレイ6は、複数のブロックBLK0~BLKsを有する。この各ブロックBLK0~BLKsは、複数のメモリセルトランジスタを有する。メモリセルトランジスタは、複数のビット線とそれに交差する複数のワード線との交差位置と対応する箇所に設けられる。なお、以下の説明において、ブロックBLK0~BLKsを区別しない場合には、単にブロックBLKと称す場合がある。メモリセルアレイ6の詳細については、図2を用いて後述する。図2は、図1に示すロウデコーダ3およびメモリセルアレイ6を示す回路図である。なお、ここで、図1に示すカラムデコーダ4は省略している。まず、メモリセルアレイ6について説明する。図2に示すように、メモリセルアレイ6は複数のブロックBLK0~BLKsを備える。各ブロックBLKはロウ方向に並ぶ複数のNANDストリングメモリストリング61を備えている。各NANDストリング61は、カラム方向に電流経路が直列接続され、データ保持可能な複数の不揮発性のメモリセルトランジスタMT、それらの一端に接続された選択トランジスタST1、および他端に接続された選択トランジスタST2で構成されている。各NANDストリング61は、例えば64個のメモリセルトランジスタMTを有するが、128個、256個、512個等であってもよく、その数は限定されるものではない。メモリセルトランジスタMTは、p型半導体基板上にゲート絶縁膜を介在して形成された浮遊ゲート導電層と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んだFG構造である。なお、図示せぬ半導体基板上に、順に形成されたトンネル絶縁膜、電荷蓄積層、ブロック絶縁膜、およびワード線として機能するゲート電極で構成され、MONOS構造としてもよい。また、メモリセルトランジスタMTのドレインはビット線BLに電気的に接続され、ソースはソース線SLに電気的に接続されている。選択トランジスタST1は、ソース領域が直列接続された複数のメモリセルトランジスタMTの一端側のドレイン領域に接続され、ドレイン領域がビット線BLに接続されている。一方、選択トランジスタST2は、ドレイン領域が直列接続された複数のメモリセルトランジスタMTの他端側のソース領域に接続され、ソース領域がソース線SLに接続されている。なお、選択トランジスタST1、ST2は必ずしも両方必要ではなく、NANDストリング61を選択出来るのであればいずれか一方のみが設けられていてもよい。また、同一行にある複数のメモリセルトランジスタMTはワード線WL1~WLnのいずれかに共通接続され、同一行にある複数の選択トランジスタST1はセレクトゲート線SGD1に共通接続され、同一行にある複数の選択トランジスタST2はセレクトゲート線SGS1に共通接続されている。なお、以下の説明において、ワード線WL1~WLnを区別しない場合には、単にワード線WLと称す場合がある。また、同一のワード線WLに接続された複数のメモリセルトランジスタMTには一括してデータが書き込まれ、この単位をページと呼ぶ。さらに、複数のNANDストリング61において、ブロックBLK単位で一括してデータが消去される。次に、ロウデコーダ3について説明する。図2に示すように、ロウデコーダ3は、ブロックデコーダ30およびトランジスタ31乃至33を備えている。ブロックデコーダ30は、データの書き込み動作時、読み出し動作時、および消去時において指定されたブロックアドレスをデコードし、その結果に基づいてブロックBLKを選択する。より具体的には、ブロックデコーダ30は制御線TGを介して、選択されたメモリセルトランジスタMTが含まれるブロックBLKに対応するトランジスタ31乃至33を選択し、そのトランジスタ31乃至33をオン状態とする。このとき、ブロックデコーダ30からは、ブロック選択信号が出力される。ブロック選択信号とは、データの読み出し、書き込み、消去を行う際に、ロウデコーダ3が複数のブロックBLK0乃至BLKsのうちいずれかを選択する信号である。これにより、ロウデコーダ3は、選択されたブロックBLKに対応するメモリセルアレイ6のロウ方向を選択する。すなわち、ブロックデコーダ30から与えられる選択信号に基づいて、ロウデコーダ3はセレクトゲート線SGD1、SGS1、およびワード線WL1~WLnに対し、後述する電源回路21から与えられる電圧をそれぞれ印加する。このように、メモリセルアレイ6におけるワード線WL1~WLnはそれぞれ、ロウデコーダ3を介して制御ゲートCG1~CGnに接続され、制御ゲートCG1~CGnを介して電源回路21から電圧が供給される。なお、ここで、電源回路21は、図1に示す制御回路2に含まれるものである。また、以下の説明において、制御ゲートCG1~CGnを区別しない場合には、単に制御ゲートCGと称す場合がある。上記制御ゲートCG1~CGnおよび電源回路21については、後述する各実施形態において詳説する。<書き込み動作>以下に、本実施形態における半導体記憶装置の書き込み動作について説明する。ここでは、制御ゲートCG2ワード線WL2に接続されるメモリセルトランジスタMTにデータが書き込まれる場合について説明する。書き込み動作時、各制御ゲートCG1~CGnが最適な各電圧レベルに昇圧される。より具体的には、書き込み対象である制御ゲートCG2に書き込み電圧VPGMが印加され、非書き込み対象である制御ゲートCG1,CG3~CGnのそれぞれに書き込みパス電圧VUSELH,VUSEL,VUSELLVPGM>VUSELH>VUSEL>VUSELLのいずれかが印加される。すなわち、制御ゲートCG1,CG3~CGnには、それに接続されるメモリセルトランジスタMTの信頼性例えば、書き込み回数や消去回数等に応じて、異なる複数の書き込みパス電圧が印加され得る。制御ゲートCG2に書き込み電圧VPGMが印加されることで、制御ゲートCG2は書き込みが行われる電圧レベルVPGMまで昇圧される。これにより、制御ゲートCG2に接続されるメモリセルトランジスタMTにデータが書き込まれる。一方、制御ゲートCG1,CG3~CGnに書き込みパス電圧VUSELH,VUSEL,VUSELLのいずれかが印加されることで、制御ゲートCG1,CG3~CGnは書き込みが行われず、メモリセルトランジスタMTがオンする電圧レベルVUSELH,VUSEL,VUSELLのいずれかまで昇圧される。これにより、制御ゲートCG1,CG3~CGnに接続されるメモリセルトランジスタMTのチャネルがブーストされ、これらのメモリセルトランジスタMTへの誤書き込みを防止する。このとき、書き込みパス電圧は、1種類でもよい。しかし、ブースト効率は、非書き込み対象セルの閾値によって変化する。したがって、ブースト効率の低下を防止するため、上述したようにそのセルに応じた書き込みパス電圧が印加されることが望ましい。なお、3種類の書き込みパス電圧を用いる例を述べたが、2種類でもよく、また4種類以上でもよい。<第1の実施形態>以下に、図3および図4を用いて第1の実施形態に係る半導体記憶装置について説明する。第1の実施形態は、書き込み時における電源電圧を単一化し、この電源電圧に接続される制御ゲートにおけるスイッチのオン/オフのタイミングを制御することにより、書き込み対象の制御ゲートに書き込み電圧を印加し、非書き込み対象の制御ゲートに書き込みパス電圧を印加する例である。[回路構成および書き込み動作]図3は、第1の実施形態における半導体記憶装置を示す回路図である。なお、ここで、図2に示すセンスアンプS/A5、ロウデコーダ3の回路構成、およびメモリセルアレイ6の回路構成については省略し、特に電源回路21と制御ゲートCG1~CGnとの接続について示している。図3に示すように、制御ゲートCG1~CGnはそれぞれ、ロウデコーダ3を介してメモリセルアレイ6内のワード線WL1~WLnに接続される。また、制御ゲートCG1~CGnはそれぞれ、制御ゲートスイッチ転送スイッチCGSW1~CGSWnを介して電源回路21に接続されている。また、隣接する2つの制御ゲートCG間には寄生容量カップリング容量が生じている。なお、以下の説明において、制御ゲートスイッチCGSW1~CGSWnを区別しない場合には、単に制御ゲートスイッチCGSWと称す場合がある。また、隣接する2つのワード線WL間にも制御ゲートCG間と同様の寄生容量が生じているが、図3においては省略している。制御ゲートスイッチCGSW1~CGSWnはそれぞれ、制御回路2により独立して制御される。言い換えると、制御回路2は、任意のタイミングで各制御ゲートスイッチCGSW1~CGSWnのオン/オフを切り換えることができる。ここで、第1の実施形態において、制御ゲートCG1~CGnは全て、単一の電源回路21に接続されている。この電源回路21は、書き込み動作時に書き込み電圧VPGMを生成し、制御ゲートCG1~CGnを充電昇圧する。すなわち、隣接する2つの制御ゲートCG間のカップリング容量寄生容量を見越して制御ゲートスイッチCGSW1~CGSWnのオン/オフのタイミングを制御することにより、単一の電源回路21によって各制御ゲートCG1~CGnが適当な電圧レベルまで昇圧される。図4は、第1の実施形態における半導体記憶装置の書き込み動作を示すタイミングチャートである。なお、ここでは、制御ゲートCG2に接続されるメモリセルトランジスタMTにデータが書き込まれ、制御ゲートCG1,CG5~CGnが電圧レベルVUSELに昇圧され、制御ゲートCG3が電圧レベルVUSELHに昇圧され、制御ゲートCG4が電圧レベルVUSELLに昇圧される例について説明する。図4に示すように、まず、時刻t0において、制御ゲートスイッチCGSW1~CGSWnの全てがオンされる。これにより、制御ゲートCG1~CGnの全てにおいて、電源回路21による充電が開始する。次に、時刻t1において、制御ゲートスイッチCGSW4がオフされる。これにより、制御ゲートCG4が浮遊状態となる。このとき、制御ゲートCG4の電源回路21による直接的な充電は完了するが、制御ゲートCG4は隣接する制御ゲートCGのカップリング容量を介して制御ゲートCG2の昇圧が完了するまでカップリングノイズを受け続ける。この時刻t1は、制御ゲートCG4の電圧が、電圧VUSELL制御ゲートCG2が電圧レベルVPGMまで昇圧されるときに、制御ゲートCG4が到達する電圧から制御ゲートCG1等から受けるカップリングノイズによって昇圧される電圧を差し引いた電圧に到達した時刻を示す。制御ゲートCG2からのカップリングノイズに応じて、制御ゲートスイッチCGSW4の制御は行われる。すなわち、制御ゲートCG2が電圧レベルVPGMまで昇圧されるとき後述する時刻t4後に、制御ゲートCG4が電圧レベルVUSELLに昇圧されるようなタイミング時刻t1で制御ゲートスイッチCGSW4をオフするように制御する。次に、時刻t2において、制御ゲートスイッチCGSW1,CGSW5~CGSWnがオフされる。これにより、制御ゲートCG1,CG5~CGnが浮遊状態となる。このとき、制御ゲートCG1,CG5~CGnの電源回路21による直接的な充電は完了するが、制御ゲートCG1,CG5~CGnはそれぞれに隣接する制御ゲートCGのカップリング容量を介して制御ゲートCG2の昇圧が完了するまでカップリングノイズを受け続ける。この時刻t2は、制御ゲートCG1、CG5~CGnの電圧が、電圧VUSEL制御ゲートCG2が電圧レベルVPGMまで昇圧されるときに、制御ゲートCG1、CG5~CGnが到達する電圧から制御ゲートCG3等から受けるカップリングノイズによって昇圧される電圧を差し引いた電圧に到達した時刻を示す。上記制御ゲートCG4の場合と同様、制御ゲートCG2からのカップリングノイズに応じて、制御ゲートスイッチCGSW1,CGSW5~CGSWnの制御は行われる。すなわち、制御ゲートCG2が電圧レベルVPGMまで昇圧されるとき後述する時刻t4後に、制御ゲートCG1,CG5~CGnが電圧レベルVUSELに昇圧されるようなタイミング時刻t2で制御ゲートスイッチCGSW1,CGSW5~CGSWnをオフするように制御する。次に、時刻t3において、制御ゲートスイッチCGSW3がオフされる。これにより、制御ゲートCG3が浮遊状態となる。このとき、制御ゲートCG3の電源回路21による直接的な充電は完了するが、制御ゲートCG3は隣接する制御ゲートCGのカップリング容量を介して制御ゲートCG2の昇圧が完了するまでカップリングノイズを受け続ける。この時刻t3は、制御ゲートCG3の電圧が、電圧VUSELH制御ゲートCG2が電圧レベルVPGMまで昇圧されるときに、制御ゲートCG3が到達する電圧から制御ゲートCG2から受けるカップリングノイズによって昇圧される電圧を差し引いた電圧に到達した時刻を示す。上記制御ゲートCG4およびCG1,CG5~CGnの場合と同様、制御ゲートCG2からのカップリングノイズに応じて、制御ゲートスイッチCGSW3の制御は行われる。すなわち、制御ゲートCG2が電圧レベルVPGMまで昇圧されるとき後述する時刻t4後に、制御ゲートCG3が電圧レベルVUSELHに昇圧されるようなタイミング時刻t3で制御ゲートスイッチCGSW3をオフするように制御する。その後、時刻t4において、制御ゲートCG2が電圧レベルVPGMまで昇圧される。これに伴い、制御ゲートCG2からのカップリングノイズによる制御ゲートCG1,CG3~CGnの昇圧が完了する。すなわち、制御ゲートCG4が電圧レベルVUSELL、制御ゲートCG1,CG5~CGnがVUSEL、制御ゲートCG3がVUSELHにそれぞれ昇圧される。上述した制御ゲートスイッチCGSW1~CGSWnのオン/オフのタイミング制御は、制御回路2により制御され得る。また、時刻t1~t3のタイミングは、非書き込み対象の制御ゲートCGの昇圧される電圧レベルの大きさ、および書き込み対象の制御ゲートCGから非書き込み対象の制御ゲートCGへのカップリングノイズカップリング容量の大きさに応じて予め設定された時刻である。より具体的には、非書き込み対象の制御ゲートCGの昇圧される電圧レベルが大きい場合に時刻t0から時刻t1~t3までの時間は長くなり、小さい場合に短くなる。また、書き込み対象の制御ゲートCGから非書き込み対象の制御ゲートCGへのカップリングノイズが小さい場合に時刻t0から時刻t1~t3までの時間は長くなり、書き込み対象の制御ゲートCGから非書き込み対象の制御ゲートCGへのカップリングノイズが大きい場合に短くなる。[第1実施形態の効果]メモリセルの信頼性を向上させる一例として、書き込み時における非書き込みセルに対して、複数種類のワード線昇圧レベルを使い分ける方法がある。この複数種類のワード線昇圧レベルを生成するために、電源種類電源数が増加し、回路規模および回路面積が増大してしまう。しかし、上記第1の実施形態によれば、半導体記憶装置は、書き込み電圧VPGMを生成し、各制御ゲートCGに制御ゲートスイッチCGSWを介して接続される単一の電源回路21を有する。書き込み動作時において、この単一の電源回路21は、書き込み対象の制御ゲートCGを電圧レベルVPGMに昇圧し、非書き込み対象の制御ゲートCGを電圧レベルVUSELH,VUSEL,VUSELLのいずれかに昇圧させる。これは、非書き込み対象の制御ゲートCGの電圧レベルの昇圧において、電圧レベルの大きさおよび書き込み対象の制御ゲートCGからのカップリングノイズの大きさに応じて、制御ゲートスイッチCGSWのオン/オフのタイミングを制御する。その結果、単一化された電源回路21によって各制御ゲートCGを複数の電圧レベルに昇圧できる。したがって、メモリセルの信頼性を向上しつつ、電源種類を増加せずに、電源回路サイズの削減を図ることができる。また、これに伴い、必要となるスイッチも単一の電源回路21と制御ゲートCGとを接続する制御ゲートスイッチCGSWのみとなるため、スイッチ回路サイズも削減することができ、さらなる回路規模の縮小を図ることができる。<第2の実施形態>以下に、図5および図6を用いて第2の実施形態に係る半導体記憶装置について説明する。第2の実施形態は、第1の実施形態の変形例であり、制御ゲート間にイコライザを設けることにより、非書き込み対象の制御ゲートのカップリング比を書き込み対象の制御ゲートに対して大きくする例である。なお、第2の実施形態において、上記第1の実施形態と同様の点については説明を省略し、異なる点について説明する。[回路構成および書き込み動作]図5は、第2の実施形態における半導体記憶装置を示す回路図である。なお、ここで、図2に示すセンスアンプS/A5、ロウデコーダ3の回路構成、およびメモリセルアレイ6の回路構成については省略し、特に電源回路21と制御ゲートCG1~CGnとの接続について示している。図5に示すように、第2の実施形態において、第1の実施形態と異なる点は、制御ゲートCG間にイコライザとして機能するMOSトランジスタイコライザスイッチEQ1~EQnが接続されている点である。言い換えると、MOSトランジスタEQ1~EQnによって、各制御ゲートCGの電位をイコライズすることが可能である。また、制御ゲートCG1~CGnと電源回路21との間に、制御ゲートスイッチCGSW1~CGSWnとして、MOSトランジスタCGSW1~CGSWnが接続されている。なお、以下の説明において、MOSトランジスタCGSW1~CGSWnと制御ゲートスイッチCGSW1~CGSWnとは同義であり、MOSトランジスタCGSW1~CGSWnを区別しない場合には、単にMOSトランジスタCGSWと称す場合がある。また、MOSトランジスタEQ1~EQnを区別しない場合には、単にMOSトランジスタEQと称す場合がある。MOSトランジスタCGSW1~CGSWnの一端はそれぞれ制御ゲートCG1~CGnに接続され、他端はそれぞれ単一の電源回路21に接続されている。MOSトランジスタCGSW1~CGSWnはそれぞれ、制御信号VSW1~VSWnによってオン/オフ制御される。すなわち、制御信号VSW1~VSWnがHのとき、MOSトランジスタCGSW1~CGSWnはオンとなり、制御信号VSW1~VSWnがLのとき、MOSトランジスタCGSW1~CGSWnはオフとなる。MOSトランジスタCGSW1~CGSWnはそれぞれ、制御回路2により独立して制御される。言い換えると、制御回路2は、任意のタイミングで各MOSトランジスタCGSW1~CGSWnのオン/オフを切り換えることができる。ここで、制御信号VSW1~VSWnのH状態はVPGM転送ゲートトランジスタMOSトランジスタCGSW1~CGSWnの閾値とし、L状態はVSSとする。MOSトランジスタEQ1~EQnは、制御ゲートCG1~CGnを接続するように配置されている。より具体的には、MOSトランジスタEQ1の一端は制御ゲートCG1に接続され、他端は制御ゲートCG2に接続されている。このMOSトランジスタEQ1は、制御信号VEQ1によってオン/オフ制御される。すなわち、制御信号VEQ1がHのとき、MOSトランジスタEQ1はオンとなり、制御ゲートCG1の電位と制御ゲートCG2の電位がイコライズされる。また、MOSトランジスタEQ2~EQnもMOSトランジスタEQ1と同様の機能を有する。すなわち、MOSトランジスタEQ2は制御信号VEQ2のオン/オフ制御により制御ゲートCG2の電位と制御ゲートCG3の電位をイコライズし、MOSトランジスタEQ3は制御信号VEQ3のオン/オフ制御により制御ゲートCG4の電位と制御ゲートCG3の電位をイコライズし、、MOSトランジスタEQn-1は制御信号VEQn-1のオン/オフ制御により制御ゲートCGn-1の電位と制御ゲートCGnの電位をイコライズし、MOSトランジスタEQnは制御信号VEQnのオン/オフ制御により制御ゲートCGnの電位と制御ゲートCG1の電位をイコライズする。MOSトランジスタEQ1~EQnはそれぞれ、制御回路2により独立して制御される。言い換えると、制御回路2は、任意のタイミングで各MOSトランジスタEQ1~EQnのオン/オフを切り換えることができる。ここで、制御信号VEQ1~VEQnのH状態はVPGM転送ゲートトランジスタMOSトランジスタEQ1~EQnの閾値とし、L状態はVSSとする。図6は、第2の実施形態における半導体記憶装置の書き込み動作を示すタイミングチャートである。なお、ここでは、制御ゲートCG2に接続されるメモリセルトランジスタMTにデータが書き込まれ、制御ゲートCG1,CG4~CGnが電圧レベルVUSELに昇圧され、制御ゲートCG3が電圧レベルVUSELLに昇圧される例について説明する。また、図6における時刻t0~t3は、図4における時刻t0~t3と同様の時刻とは限らない。図6に示すように、まず、時刻t0において、制御信号VSW1~VSWnがHレベルに設定される。これにより、MOSトランジスタCGSW1~CGSWnの全てがオンされ、制御ゲートCG1~CGnの全てにおいて電源回路21による充電が開始する。このとき、制御信号VEQ1~VEQnは、予めHレベルに設定されている。すなわち、MOSトランジスタEQ1~EQnの全てがオンされ、制御ゲートCG1~CGnの電位がイコライズされている。なお、制御信号VEQ1~VEQnは、予めHレベルに設定されていなくても、時刻t0において制御信号VSW1~VSWnと同時にHレベルに設定されればよい。次に、時刻t1において、制御信号VSW3がLレベルに設定され、MOSトランジスタCGSW3がオフされる。同時に、制御信号VEQ2およびVEQ3もLレベルに設定され、MOSトランジスタEQ2およびEQ3がオフされる。これにより、制御ゲートCG3が浮遊状態となる。このとき、制御ゲートCG3の電源回路21による直接的な充電は完了するが、制御ゲートCG3は隣接する制御ゲートCGのカップリング容量を介して制御ゲートCG2の昇圧が完了するまでカップリングノイズを受け続ける。この時刻t1は、制御ゲートCG3の電圧が、電圧VUSELL制御ゲートCG2が電圧レベルVPGMまで昇圧されるときに、制御ゲートCG3が到達する電圧から制御ゲートCG1等から受けるカップリングノイズによって昇圧される電圧を差し引いた電圧に到達した時刻を示す。制御ゲートCG2からのカップリングノイズに応じて、MOSトランジスタCGSW3の制御は行われる。すなわち、制御ゲートCG2が電圧レベルVPGMまで昇圧されるとき後述する時刻t3後に、制御ゲートCG3が電圧レベルVUSELLに昇圧されるようなタイミング時刻t1でMOSトランジスタCGSW3をオフするように制御する。次に、時刻t2において、制御信号VSW1,VSW4~VSWnがLレベルに設定され、MOSトランジスタCGSW1,CGSW4~CGSWnがオフされる。同時に、制御信号VEQ1もLレベルに設定され、MOSトランジスタEQ1がオフされる。これにより、制御ゲートCG1,CG4~CGnが浮遊状態となる。このとき、制御ゲートCG1,CG4~CGnの電源回路21による直接的な充電は完了するが、制御ゲートCG2の昇圧が完了するまでカップリングノイズを受け続ける。この時刻t2は、制御ゲートCG1,CG4~CGnの電圧が、電圧VUSEL制御ゲートCG2が電圧レベルVPGMまで昇圧されるときに、制御ゲートCG1、CG4~CGnが到達する電圧から制御ゲートCG2から受けるカップリングノイズによって昇圧される電圧を差し引いた電圧に到達した時刻を示す。しかし、制御ゲートCG1,CG4~CGnは、互いに電位がイコライズされているため、制御ゲートCG2に対してカップリング比が大きくなる。このため、制御ゲートCG1,CG4~CGnへの制御ゲートCG2からのカップリングノイズは軽減される実質無視できる。すなわち、制御ゲートCG2からのカップリングノイズを考慮することなく、制御ゲートCG1,CG4~CGnが電圧レベルVUSELに昇圧されるようなタイミングでMOSトランジスタCGSW1,CGSW4~CGSWnをオフするように制御する。その後、時刻t3において、制御ゲートCG2が電圧レベルVPGMまで昇圧される。これに伴い、制御ゲートCG2からのカップリングノイズによる制御ゲートCG1,CG3~CGnの昇圧が完了する。すなわち、制御ゲートCG3がVUSELL、制御ゲートCG1,CG4~CGnがVUSELにそれぞれ昇圧される。上述した制御ゲートスイッチCGSW1~CGSWnのオン/オフのタイミング制御は、制御回路2により制御され得る。また、時刻t1~t2は、非書き込み対象の制御ゲートCGの昇圧される電圧レベルの大きさと、書き込み対象の制御ゲートCGから非書き込み対象の制御ゲートCGへのカップリングノイズカップリング容量の大きさと、に応じて予め設定された時刻である。ここで、時刻t2に関しては、制御ゲートCG1,CG4~CGnへのカップリングノイズの影響が小さいため、カップリングノイズを考慮することなく比較的容易に設定することができる時刻である。[効果]上記第2の実施形態によれば、第1の実施形態と同様の効果を得ることができる。さらに、第2の実施形態では、制御ゲートCG間にイコライザとして機能するMOSトランジスタEQが設けられている。これにより、書き込み動作時において、同じ電圧レベルに昇圧される非書き込み対象の制御ゲートCGの電位をイコライズすることができる。すなわち、イコライズされた複数の非書き込み対象の制御ゲートCGのカップリング比を書き込み対象の制御ゲートCGに対して大きくすることができ、カップリングノイズを実質的に無視することができる。したがって、第1の実施形態と比較して、MOSトランジスタCGSWのオン/オフのタイミングを容易に制御することができる。なお、第2の実施形態では、制御ゲートCG3のようにひとつだけ異なる電圧レベルに昇圧される場合は、第1の実施形態と同様の制御性である。しかし、同一の電圧レベルに充電される非書き込み対象の制御ゲートCGが2つ以上隣接する場合は、イコライザをオンする上記制御方法により、書き込み対象の制御ゲートCGに対するカップリング比を大きくすることができる。このため、カップリングノイズを減らし、制御性向上を図ることができる。また、全ての非書き込み対象の制御ゲートCGの電圧レベルが同一例えば、VUSELの場合は、全ての非書き込み対象の制御ゲートCGをイコライザで接続することで、書き込み対象の制御ゲートCGに対するカップリング比を最も大きくすることができ、さらなる制御性の向上を図ることができる。<第3の実施形態>以下に、図7および図8を用いて第3の実施形態に係る半導体記憶装置について説明する。第3の実施形態は、第2の実施形態の変形例であり、制御ゲートの電圧を検出することにより、MOSトランジスタCGSW1~CGSWnおよびMOSトランジスタEQ1~EQnのオン/オフのタイミング制御を行う例である。なお、第3の実施形態において、上記各実施形態と同様の点については説明を省略し、異なる点について説明する。[回路構成および書き込み動作]図7は、第3の実施形態における半導体記憶装置を示す回路図である。なお、ここで、図2に示すセンスアンプS/A5、ロウデコーダ3の回路構成、およびメモリセルアレイ6の回路構成については省略し、特に電源回路21と制御ゲートCG1~CGnとの接続について示している。図7に示すように、第3の実施形態において、第2の実施形態と異なる点は、制御ゲートCGに制御ゲート電圧検出回路22およびVSW/VEQ制御回路23が接続されている点である。なお、ここで、制御ゲート電圧検出回路22およびVSW/VEQ制御回路23は、図1に示す制御回路2に含まれるものである。制御ゲート電圧検出回路22は、抵抗R11、R12、R21およびR22と、オペアンプAMP1およびAMP2とで構成されている。抵抗R11の一端には、制御ゲートCG1が接続されている。抵抗R11の他端には、抵抗R12の一端が接続され、これらは互いに直列接続されている。抵抗R12の他端には、接地点が接続されている。抵抗R11およびR12の接続点であるノードMON1は、電圧比較回路AMP1のマイナス側入力端に接続されている。電圧比較回路AMP1のプラス側入力端には、参照電圧VREFが接続されている。すなわち、制御ゲートCG1の電圧は、抵抗R11およびR12により抵抗分割された後、電圧比較回路AMP1により参照電圧VREFと比較されて検出される。電圧比較回路AMP1において、ノードMON1の電圧が参照電圧VREFよりも大きければFLG信号1はLレベルとして出力され、小さければHレベルとして出力される。このFLG信号1は、電圧レベルVUSEL検出用の検出信号である。一方、抵抗R21の一端には、制御ゲートCG1が接続されている。抵抗R21の他端には、抵抗R22の一端が接続され、これらは互いに直列接続されている。抵抗R22の他端には、接地点が接続されている。抵抗R21およびR22の接続点であるノードMON2は、電圧比較回路AMP2のマイナス側入力端に接続されている。電圧比較回路AMP2のプラス側入力端には、参照電圧VREFが接続されている。すなわち、制御ゲートCG2の電圧は、抵抗R21およびR22により抵抗分割された後、電圧比較回路AMP2により参照電圧VREFと比較されて検出される。電圧比較回路AMP2において、ノードMON2の電圧が参照電圧VREFよりも大きければFLG信号2はLレベルとして出力され、小さければHレベルとして出力される。このFLG信号2は、電圧レベルVUSELL検出用の検出信号である。このように、R11およびR12の比によりノードMON1の電圧が決まり、R21およびR22の比によりノードMON2の電圧が決まる。また、VREFは定電圧である。すなわち、制御ゲートCG1の電圧をノードMON1およびノードMON2のそれぞれの電圧に抵抗分解して変えることにより、VUSELおよびVUSELLの検出レベルを変えることができる。言い換えると、電圧比較回路AMP1は制御ゲートCG1の電圧がVUSELを越えたか否かを検出する回路であり、電圧比較回路AMP2は制御ゲートCG1の電圧がVUSELLを越えたか否かを検出する回路である。なお、図7において、制御ゲート電圧検出回路22によって制御ゲートCG1の電圧を検出する例を示しているが、制御ゲート電圧検出回路22は、制御ゲートCG2~CGnに接続することも可能である。例えば、書き込み動作において、制御ゲート電圧検出回路22は、書き込み対象の制御ゲートCGの電圧を検出するように適宜接続され得る。すなわち、書き込み対象の制御ゲートCGの電圧を検出することで、それと同調して昇圧される非書き込み対象の制御ゲートCGの電圧を認知することができる。これにより、非書き込み対象の制御ゲートCGが所望の電圧レベルに昇圧された時点で、充電をとめることができる。VSW/VEQ制御回路23は、電圧比較回路AMP1および電圧比較回路AMP2の出力端のそれぞれに接続されている。すなわち、電圧比較回路AMP1および電圧比較回路AMP2から出力されるFLG信号1およびFLG信号2は、VSW/VEQ制御回路23に入力される。VSW/VEQ制御回路23は、FLG信号1およびFLG信号2に応じて、制御信号VSW1~VSWnおよび制御信号VEQ1~VEQnのHレベル/Lレベルを制御する。以下に、FLG信号1およびFLG信号2に応じたVSW/VEQ制御回路23による制御信号VSW1~VSWnおよび制御信号VEQ1~VEQnの制御について詳説する。図8は、第3の実施形態における半導体記憶装置の書き込み動作を示すタイミングチャートである。なお、ここでは、制御ゲートCG2に接続されるメモリセルトランジスタMTにデータが書き込まれ、制御ゲートCG1,CG4~CGnが電圧レベルVUSELに昇圧され、制御ゲートCG3が電圧レベルVUSELLに昇圧される例について説明する。また、図8における時刻t0~t3は、図4および図6における時刻t0~t3と同様の時刻とは限らない。図8に示すように、まず、時刻t0において、制御信号VSW1~VSWnがHレベルに設定される。これにより、MOSトランジスタCGSW1~CGSWnの全てがオンされ、制御ゲートCG1~CGnの全てにおいて電源回路21による充電が開始する。このとき、制御信号VEQ1~VEQnは、予めHレベルに設定されている。また、ノードMON1およびノードMON2の電圧が参照電圧VREFよりも小さいため、FLG信号1およびFLG信号2は、Hレベルに設定されている。次に、時刻t1において、電圧比較回路AMP2により電圧レベルVUSELL-VGBLが検出され、FLG信号2がLレベルに設定される。すなわち、ノードMON2の電圧が参照電圧VREFよりも大きくなる。これにより、VSW/VEQ制御回路23は、制御信号VSW3をLレベルに設定し、MOSトランジスタCGSW3をオフにする。なお、VGBLは時刻t1以降、カップリング容量により制御ゲートCG3が昇圧される電位差を見越して補正するための電圧であり、R21とR22の比によりその補正量を調整することができる。同時に、制御信号VEQ2およびVEQ3をLレベルに設定し、MOSトランジスタEQ2およびEQ3をオフにする。これにより、制御ゲートCG3が浮遊状態となる。すなわち、時刻t1は、制御ゲートCG3の電圧が、電圧VUSELL制御ゲートCG2が電圧レベルVPGMまで昇圧されるときに、制御ゲートCG3が到達する電圧から制御ゲートCG1等から受けるカップリングノイズによって昇圧される電圧を差し引いた電圧に到達した時刻を示す。次に、時刻t2において、電圧比較回路AMP1により電圧レベルVUSEL-VGBが検出され、FLG信号1がLレベルに設定される。すなわち、ノードMON1の電圧が参照電圧VREFよりも大きくなる。これにより、VSW/VEQ制御回路23は、制御信号VSW1,VSW4~VSWnをLレベルに設定し、MOSトランジスタCGSW3をオフにする。同時に、制御信号VEQ1もLレベルに設定され、MOSトランジスタEQ1がオフされる。これにより、制御ゲートCG1,CG4~CGnが浮遊状態となる。なお、VGBはt2以降、カップリング容量により制御ゲート1,CG4~CGnが昇圧される電位差を見越して補正するための電圧であり、R11とR12の比によりその補正量を調整することができる。すなわち、時刻t2は、制御ゲート1,CG4~CGnの電圧が、電圧VUSEL制御ゲートCG2が電圧レベルVPGMまで昇圧されるときに、制御ゲート1,CG4~CGnが到達する電圧から制御ゲートCG2から受けるカップリングノイズによって昇圧される電圧を差し引いた電圧に到達した時刻を示す。その後、時刻t3において、制御ゲートCG2が電圧レベルVPGMまで昇圧される。これに伴い、制御ゲートCG2からのカップリングノイズによる制御ゲートCG1,CG3~CGnの昇圧が完了する。上述した制御ゲートスイッチCGSW1~CGSWnのオン/オフのタイミング制御は、制御回路2に含まれる制御ゲート電圧検出回路22およびVSW/VEQ制御回路23により制御され得る。ここで、第3の実施形態において、時刻t1~t2は、制御ゲートCGの電圧レベルを検出しながら昇圧することにより設定される時刻である。すなわち、非書き込み対象の制御ゲートCGの電圧レベルが所望のレベルに達した際に、FLG信号1およびFLG信号2のHレベル/Lレベルに応じてMOSトランジスタCGSW1~CGSWnのオン/オフのタイミング制御が行われる。[効果]上記第3の実施形態によれば、第2の実施形態と同様の効果を得ることができる。さらに、第3の実施形態では、制御ゲート電圧検出回路22およびVSW/VEQ制御回路23が設けられている。これにより、書き込み動作時において、非書き込み対象の制御ゲートCGの電圧レベルを検出しながら昇圧させることができる。すなわち、非書き込み対象の制御ゲートCGの電圧レベルが実際に所望のレベルに達したことを判断したうえでMOSトランジスタCGSW1~CGSWnのオン/オフのタイミング制御を行うことができる。したがって、非書き込み対象の制御ゲートCGの電圧レベルの昇圧をより精度よく制御することができる。<第4の実施形態>以下に、図9および図10を用いて第4の実施形態に係る半導体記憶装置について説明する。第4の実施形態は、第2の実施形態の変形例である。第2の実施形態では、充電が完了するごとに制御ゲートが電源回路から随時切り離されていく。このため、電源回路に対する負荷容量が時々刻々と軽減していく。電源回路に対する負荷容量が軽減すると書き込み対象の制御ゲートCGが急激に昇圧されることになり、非書き込みの制御ゲートへの対するカップリングノイズの抑制が困難となる。これに対し、第4の実施形態では、充電される制御ゲートの数に応じた電源回路に対する負荷容量を検知し、この付加容量に応じて電源回路チャージポンプ等による電流供給を可変にする例である。なお、第4の実施形態において、上記各実施形態と同様の点については説明を省略し、異なる点について説明する。[回路構成および書き込み動作]図9は、第4の実施形態における半導体記憶装置を示す回路図である。なお、ここで、図2に示すセンスアンプS/A5、ロウデコーダ3の回路構成、およびメモリセルアレイ6の回路構成については省略し、特に電源回路21と制御ゲートCG1~CGnとの接続について示している。図9に示すように、第4の実施形態において、第2の実施形態と異なる点は、電源回路チャージポンプ21にVSW制御回路24およびクロック発生回路25が接続されている点である。なお、ここで、VSW制御回路24およびクロック発生回路25は、図1に示す制御回路2に含まれるものである。VSW制御回路24は、MOSトランジスタCGSW1~CGSWnのゲートに接続され、制御信号VSW1~VSWnのHレベル/Lレベルを制御する。より具体的には、VSW制御回路24は、書き込み動作時において、非書き込み対象の制御ゲートCGの昇圧される電圧レベルの大きさ、および書き込み対象の制御ゲートCGから非書き込み対象の制御ゲートCGへのカップリングノイズの大きさに応じて予め設定された時刻でオン/オフのタイミング制御を行う。このとき、VSW制御回路24は、MOSトランジスタCGSW1~CGSWnのうち、オンしている数を測定する。言い換えると、電源回路21によって充電されている制御ゲートCGの数を測定する。これにより、VSW制御回路24は、充電される制御ゲートCGの数に応じた電源回路21に対する負荷容量を検知する。例えば、電源回路21に対する負荷容量は、充電されている制御ゲートCGの数が多ければ増大し、少なければ減少する。VSW制御回路24は、このように検知した電源回路21に対する負荷容量に関する情報信号をクロック発生回路25に出力する。クロック発生回路25には、クロック発生回路25から出力された電源回路21に対する負荷容量に関する信号が入力される。クロック発生回路25は、電源回路21に対する負荷容量に関する信号に基づいて適当な周期のクロックを生成する。より具体的には、充電されている制御ゲートCGの数が多い電源回路21に対する負荷容量が大きい場合、クロック周期を早くする。一方、充電されている制御ゲートCGの数が少ない電源回路21に対する負荷容量が小さい場合、クロック周期を遅くする。電源回路21は、クロック発生回路25により生成されたクロックに応じて制御ゲートCG1~CGnに電流を供給し、これらを充電する。より具体的には、クロック発生回路25で生成されるクロック周期が早い場合、電源回路21から制御ゲートCG1~CGnに供給されるピーク電流が大きくなり、制御ゲートCG1~CGnは早く充電昇圧される。一方、クロック発生回路25で生成されるクロック周期が遅い場合、電源回路21から制御ゲートCG1~CGnに供給されるピーク電流が小さくなり、制御ゲートCG1~CGnは遅く充電昇圧される。図10は、第4の実施形態における半導体記憶装置の書き込み動作を示すタイミングチャートである。なお、ここでは、制御ゲートCG2に接続されるメモリセルトランジスタMTにデータが書き込まれ、制御ゲートCG1,CG4~CGnが電圧レベルVUSELに昇圧され、制御ゲートCG3が電圧レベルVUSELLに昇圧される例について説明する。また、図10における時刻t0~t3は、図4、図6および図8における時刻t0~t3と同様の時刻とは限らない。図10に示すように、まず、時刻t0において、制御信号VSW1~VSWnがHレベルに設定される。これにより、MOSトランジスタCGSW1~CGSWnの全てがオンされ、制御ゲートCG1~CGnの全てにおいて電源回路21による充電が開始する。このとき、VSW制御回路24により検知された電源回路21への負荷容量に基づいてクロック発生回路から第1周期を有する第1クロックが発生され、電源回路21は第1クロックに応じて電流を供給している。次に、時刻t1において、制御信号VSW3がLレベルに設定され、MOSトランジスタCGSW3がオフされる。同時に、制御信号VEQ2およびVEQ3もLレベルに設定され、MOSトランジスタEQ2およびEQ3がオフされる。これにより、制御ゲートCG3が浮遊状態となる。このとき、制御ゲートCG3の電源回路21による直接的な充電は完了するが、制御ゲートCG2の昇圧が完了するまでカップリングノイズを受け続ける。この時刻t1は、制御ゲートCG3の電圧が、電圧VUSEL制御ゲートCG2が電圧レベルVPGMまで昇圧されるときに、制御ゲートCG3が到達する電圧から制御ゲートCG1等から受けるカップリングノイズによって昇圧される電圧を差し引いた電圧に到達した時刻を示す。このとき、VSW制御回路24により検知された電源回路21への負荷容量に基づいてクロック発生回路から第2周期を有する第2クロックが発生され、電源回路21は第2クロックに応じて電流を供給する。この第2クロックは、第1クロックよりも周期の遅いクロックである。すなわち、電源回路21から供給される電流は、第1クロックが発生したときよりも小さくなる。しかし、電源回路21からの電流が供給される充電される制御ゲートCGの数は減少しているため、制御ゲートCGの昇圧速度は一定である。ここでは、その後制御ゲートCG1,CG2,CG4~CGnが昇圧される。次に、時刻t2において、制御信号VSW1,VSW4~VSWnがLレベルに設定され、MOSトランジスタCGSW1,CGSW4~CGSWnがオフされる。同時に、制御信号VEQ1もLレベルに設定され、MOSトランジスタEQ1がオフされる。これにより、制御ゲートCG1,CG4~CGnが浮遊状態となる。このとき、制御ゲートCG1,CG4~CGnの電源回路21による直接的な充電は完了するが、制御ゲートCG2の昇圧が完了するまでカップリングノイズを受け続ける。この時刻t2は、制御ゲートCG1,CG4~CGnの電圧が、電圧VUSEL制御ゲートCG2が電圧レベルVPGMまで昇圧されるときに、制御ゲートCG1、CG4~CGnが到達する電圧から制御ゲートCG2から受けるカップリングノイズによって昇圧される電圧を差し引いた電圧に到達した時刻を示す。このとき、VSW制御回路24により検知された電源回路21への負荷容量に基づいてクロック発生回路から第3周期を有する第3クロックが発生され、電源回路21は第3クロックに応じて電流を供給する。この第3クロックは、第2クロックよりも周期の遅いクロックである。すなわち、電源回路21から供給される電流は、第2クロックが発生したときよりも小さくなる。しかし、電源回路21からの電流が供給される充電される制御ゲートCGの数は減少しているため、制御ゲートCGの昇圧速度は一定である。ここでは、その後制御ゲートCG2のみが昇圧される。その後、時刻t3において、制御ゲートCG2が電圧レベルVPGMまで昇圧される。これに伴い、制御ゲートCG2からのカップリングノイズによる制御ゲートCG1,CG3~CGnの昇圧が完了する。すなわち、制御ゲートCG3がVUSELL、制御ゲートCG1,CG4~CGnがVUSELにそれぞれ昇圧される。上述した制御ゲートスイッチCGSW1~CGSWnのオン/オフのタイミング制御は、制御回路2に含まれるVSW制御回路24により制御され得る。ここで、第4の実施形態において、時刻t1~t2は、非書き込み対象の制御ゲートCGの昇圧される電圧レベルの大きさと、書き込み対象の制御ゲートCGから非書き込み対象の制御ゲートCGへのカップリングノイズカップリング容量の大きさと、に応じて予め設定された時刻である。[効果]上記第4の実施形態によれば、第2の実施形態と同様の効果を得ることができる。さらに、第4の実施形態では、VSW制御回路24およびクロック発生回路25が設けられている。これにより、書き込み動作時において、充電される制御ゲートCGの数に応じて、電源回路21による電流の供給を可変にすることができる。すなわち、書き込み対象の制御ゲートCGの昇圧速度を一定にしたまま、電圧レベルVPGMまで昇圧することができる。これにより、非書き込み対象の制御ゲートCGのMOSトランジスタCGSWをオフにした後、この非書き込み対象の制御ゲートCGに対する書き込み対象の制御ゲートCGからのカップリングノイズを容易に想定することができる。したがって、非書き込み対象のMOSトランジスタCGSW1~CGSWnのオン/オフのタイミング制御を容易に行うことができる。なお、本実施形態において、クロック発生回路25を用いて電源回路21から供給される電流を調整したが、電流の調整方法としてはこれに限らない。例えば、電源回路21としてチャージポンプを用いてもよい。より具体的には、チャージポンプにおいて、充電される制御ゲートCGの数に基づいてポンプの段数を動的に変化させる。これにより、供給される電流を可変にすることができ、書き込み対象の制御ゲートCGの昇圧速度を一定にすることができる。その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。"