"導電性を有する第1チップ搭載部と、第1主面および前記第1主面とは反対側の第1裏面を有し、前記第1裏面が前記第1チップ搭載部に接合された第1半導体チップと、第2チップ搭載部と、第2主面および前記第2主面とは反対側の第2裏面を有し、前記第2裏面が前記第2チップ搭載部に接合された第2半導体チップと、第1リード部と、前記第1および第2半導体チップと、前記第1および第2チップ搭載部の少なくとも一部と、前記第1リード部の少なくとも一部とを封止する封止部と、を有する半導体装置であって、前記第1半導体チップには、ドレイン同士が電気的に接続されかつゲート同士が電気的に接続された第1MOSFETおよび第2MOSFETが形成されており、前記第1MOSFETは、前記第1半導体チップの前記第1主面の第1領域に形成され、前記第2MOSFETは、前記第1MOSFETに流れる電流検出用の素子であり、かつ、前記第1半導体チップの前記第1主面の第2領域に形成されており、前記第1および第2MOSFETのゲートに電気的に接続された第1ゲートパッドと、前記第1MOSFETのソースに電気的に接続された第1ソースパッドと、前記第2MOSFETのソースに電気的に接続された第2ソースパッドとが、前記第1半導体チップの前記第1主面に形成され、前記第1および第2MOSFETのドレインに電気的に接続されたドレイン電極が、前記第1半導体チップの前記第1裏面に形成され、前記第1ソースパッドと前記第1リード部とが、導体板を介して電気的に接続されており、前記第1半導体チップの前記第1主面において、前記第2領域は前記第1領域よりも面積が小さく、平面視で、前記第2領域に前記導体板が重ならず、前記第2領域の三辺が前記導体板に囲まれるように、前記導体板が前記第1半導体チップの前記第1ソースパッドに接合されていることを特徴とする半導体装置。請求項1に記載の半導体装置において、前記第2半導体チップには、前記第1および第2MOSFETを制御する制御回路が形成されており、前記第1ゲートパッドおよび前記第2ソースパッドは、それぞれワイヤを介して前記第2半導体チップのパッドに電気的に接続されていることを特徴とする半導体装置。請求項2に記載の半導体装置において、前記第1半導体チップは、前記第1リード部と前記第2半導体チップとの間に配置され、前記第1半導体チップの前記第1主面は、前記第2半導体チップ側の第1のチップ辺と、前記第1のチップ辺に対向する第2のチップ辺とを有しており、前記第1半導体チップの前記第1主面において、前記第2領域は、前記第2のチップ辺よりも前記第1のチップ辺に近くなるように配置され、平面視で、前記導体板の前記第2半導体チップに対向する側の先端辺と前記第1のチップ辺との間の第1の距離は、前記第2領域と前記第1のチップ辺との間の第2の距離以下であることを特徴とする半導体装置。請求項3に記載の半導体装置において、前記第2領域よりも前記第2ソースパッドが、前記第1のチップ辺の近くに配置されていることを特徴とする半導体装置。請求項4に記載の半導体装置において、前記第2領域に形成された前記第2MOSFETのソース領域と前記第2ソースパッドとは、前記第1半導体チップに形成されたソース用配線を介して電気的に接続されていることを特徴とする半導体装置。請求項5に記載の半導体装置において、平面視で、前記第2領域の前記三辺以外の一辺と前記第1のチップ辺との間に前記導体板は位置していないことを特徴とする半導体装置。請求項6に記載の半導体装置において、平面視で、前記導体板は、前記第2半導体チップに対向する側において、前記第2半導体チップから遠ざかる方向に局所的に後退した後退部を有し、前記第2領域は、前記後退部内に配置されていることを特徴とする半導体装置。請求項7に記載の半導体装置において、平面視で、前記第2領域の前記三辺が前記第1ソースパッドに囲まれていることを特徴とする半導体装置。請求項8に記載の半導体装置において、平面視で、前記第2領域の前記三辺が、前記第1ソースパッドと前記導体板との接合部に囲まれていることを特徴とする半導体装置。請求項9に記載の半導体装置において、前記第1半導体チップは、導電性の第1接合材を介して前記第1チップ搭載部に接合されていることを特徴とする半導体装置。請求項10に記載の半導体装置において、前記第1接合材は半田からなることを特徴とする半導体装置。請求項11に記載の半導体装置において、前記導体板と前記第1チップ搭載部とは、同じ材料により形成されていることを特徴とする半導体装置。請求項12に記載の半導体装置において、前記導体板と前記第1チップ搭載部とは、銅または銅合金により形成されていることを特徴とする半導体装置。請求項13に記載の半導体装置において、前記導体板は、半田を介して前記第1半導体チップの前記第1ソースパッドに接合されていることを特徴とする半導体装置。請求項14に記載の半導体装置において、前記第1半導体チップの前記第1主面の第3領域には、第1MOSFETの発熱を検知するためのダイオードが形成されており、平面視において、前記第2領域および前記第3領域は、前記後退部内に配置されていることを特徴とする半導体装置。本発明者の検討によれば、次のことが分かった。スイッチ素子として、大電力を扱うことができるパワーMOSFETが利用されており、このパワーMOSFETが形成された半導体チップをパッケージ化することで、スイッチ用の半導体パッケージが得られる。例えば、このスイッチ素子としてのパワーMOSFETを電源と負荷との間に接続し、このパワーMOSFETのオンとオフとを切り換えることで、電源の出力電圧が負荷へ供給される状態と供給されない状態とを切り換えることができる。このスイッチ素子としてのパワーMOSFETが形成された半導体チップ内に、そのパワーMOSFETよりも小面積でかつそのパワーMOSFETに流れる電流を検知するためのセンスMOSFETを形成しておき、この半導体チップをチップ搭載部上に導電性の接合材を介して搭載し、封止することにより製造された半導体装置について検討を行った。この半導体装置は、パワーMOSFETに流れる電流をセンスMOSFETにより検知し、センスMOSFETを流れる電流に応じて、パワーMOSFETを制御する。例えば、センスMOSFETを流れる電流により、パワーMOSFETに過剰な電流が流れていると判断したときには、パワーMOSFETを強制的にオフして、半導体装置やそれを用いた電子装置を保護する。しかしながら、この半導体装置に対して熱ストレス例えば使用中の熱負荷や温度サイクル試験などが加わると、半導体チップとチップ搭載部との間に介在する導電性の接合材にクラックまたは剥離が発生する可能性がある。導電性の接合材において、クラックまたは剥離が発生した領域は、電流が通りにくく、電流の経路としてはほとんど機能できなくなる。パワーMOSFETに流れる電流とセンスMOSFETに流れる電流とは、所定の比率を有しているが、半導体チップとチップ搭載部との間に介在する導電性の接合材にクラックまたは剥離が発生すると、この比率が変動してしまい、パワーMOSFETに流れる電流をセンスMOSFETで検知する際の精度が低下する虞がある。これは、半導体装置の信頼性を低下させる。本発明の目的は、半導体装置の信頼性を向上させることができる技術を提供することにある。本発明の目的は、半導体装置の信頼性を向上させることができる技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。代表的な実施の形態における半導体装置は、導電性を有するチップ搭載部上に半導体チップが接合され、樹脂封止された半導体装置である。半導体チップには、メインMOSFETと、メインMOSFETよりも小面積でかつメインMOSFETに流れる電流を検知するためのセンスMOSFETとが形成されている。半導体チップの主面において、メインMOSFETのソース用パッドに導体板が接合されており、センスMOSFETが形成された領域は、平面視で、前記導体板が重なっておらず、前記センスMOSFETが形成された領域の三辺が前記導体板に囲まれるように、前記導体板が前記ソース用パッドに接合されている。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。代表的な実施の形態によれば、半導体装置の信頼性を向上させることができる。以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、本願においては、電界効果トランジスタをMOSFETMetalOxideSemiconductorFieldEffectTransistorまたは単にMOSと記載するが、ゲート絶縁膜として非酸化膜を除外するものではない。上述のMOSFETは、ゲート絶縁膜を酸化膜から形成する場合に限定するものではなく、ゲート絶縁膜を広く絶縁膜から形成するMISFETMetalInsulatorSemiconductorFieldEffectTransistorをも含むものと想定している。つまり、本明細書では、便宜上MOSFETという用語を使用しているが、このMOSFETは、MISFETをも含む意図の用語として本明細書では使用している。このため、以下の説明において、MOSFETをMISFETと置き換えることもできる。実施の形態1本発明の一実施の形態の半導体装置を図面を参照して説明する。<半導体装置半導体パッケージの構造について>図1は、本発明の一実施の形態である半導体装置PKGの上面図平面図であり、図2は、半導体装置PKGの下面図平面図であり、図3~図6は、半導体装置PKGの断面図であり、図7~図9は、半導体装置PKGの平面透視図上面図である。図7のA1-A1線の位置での半導体装置PKGの断面が図3にほぼ対応し、図7のA2-A2線の位置での半導体装置PKGの断面が図4にほぼ対応し、図7のA3-A3線の位置での半導体装置PKGの断面が図5にほぼ対応し、図7のA4-A4線の位置での半導体装置PKGの断面が図6にほぼ対応する。また、図7には、封止部MRを透視したときの半導体装置PKGの上面側の平面透視図が示されている。また、図8は、図7において、更に金属板MPLおよびボンディングワイヤBWを透視省略したときの半導体装置PKGの平面透視図上面図である。また、図9は、図8において、更に半導体チップCP1,CP2を透視省略したときの半導体装置PKGの平面透視図上面図である。なお、図4および図6は、後述のセンスMOS領域RG2を通る断面であるため、半導体チップCP1におけるセンスMOS領域RG2も図4および図6に示されている。本実施の形態の半導体装置PKGは、スイッチ用の電界効果トランジスタであるパワーMOSFET後述のパワーMOSFETQHに対応が形成された半導体チップCP1と、制御用の半導体チップCP2とを1つの半導体パッケージに集約パッケージングして、1つの半導体装置半導体パッケージPKGとしている。図1~図9に示される本実施の形態の半導体装置PKGは、半導体チップCP1,CP2と、半導体チップCP1,CP2をそれぞれ搭載するダイパッドチップ搭載部、タブDP1,DP2と、導電体によって形成された複数のリードLDと、これらを封止する封止部MRとを有している。封止部封止樹脂部MRは、例えば熱硬化性樹脂材料などの樹脂材料などからなり、フィラーなどを含むこともできる。例えば、フィラーを含むエポキシ樹脂などを用いて封止部MRを形成することができる。エポキシ系の樹脂以外にも、低応力化を図る等の理由から、例えばフェノール系硬化剤、シリコーンゴムおよびフィラー等が添加されたビフェニール系の熱硬化性樹脂を、封止部MRの材料として用いても良い。封止部MRは、一方の主面である上面表面MRaと、上面MRaの反対側の主面である下面裏面、底面MRbと、上面MRaおよび下面MRbに交差する側面MRc1,MRc2,MRc3,MRc4と、を有している。すなわち、封止部MRの外観は、上面MRa、下面MRbおよび側面MRc1,MRc2,MRc3,MRc4で囲まれた薄板状とされている。封止部MRの上面MRaおよび下面MRbの平面形状は、例えば矩形状に形成されており、この矩形平面矩形の角に丸みを帯びさせることもできる。封止部MRの上面MRaおよび下面MRbの平面形状を矩形とした場合には、封止部MRは、その厚さと交差する平面形状外形形状が矩形四角形となる。封止部MRの側面MRc1,MRc2,MRc3,MRc4のうち、側面MRc1と側面MRc3とが互いに対向し、側面MRc2と側面MRc4とが互いに対向し、側面MRc1と側面MRc2,MRc4とが互いに交差し、側面MRc3と側面MRc2,MRc4とが互いに交差している。複数のリードリード部LDは、導電体で構成されており、好ましくは銅Cuまたは銅合金などの金属材料からなる。複数のリードLDのそれぞれは、一部が封止部MR内に封止され、他の一部が封止部MRの側面から封止部MRの外部に突出している。以下では、リードLDのうちの封止部MR内に位置する部分をインナリード部と呼び、リードLDのうちの封止部MR外に位置する部分をアウタリード部と呼ぶものとする。なお、本実施の形態の半導体装置PKGは、各リードLDの一部アウタリード部が封止部MRの側面から突出した構造であり、以下ではこの構造に基づいて説明するが、この構造に限定されるものではなく、例えば、封止部MRの側面から各リードLDがほとんど突出せず、かつ封止部MRの下面MRbで各リードLDの一部が露出した構成QFN型の構成などを採用することもできる。複数のリードLDは、複数のリードLD1と複数のリードLD2とで構成されている。複数のリードLDのうちの複数のリードLD1は、封止部MRの側面MRc1側に配置されており、複数のリードLD1の各アウタリード部は、封止部MRの側面MRc1から封止部MR外に突出している。一方、複数のリードLDのうちの複数のリードLD2は、封止部MRの側面MRc3側に配置されており、複数のリードLD2の各アウタリード部は、封止部MRの側面MRc3から封止部MR外に突出している。各リードLDLD1,LD2のアウタリード部は、アウタリード部の端部近傍の下面が封止部MRの下面MRbとほぼ同一平面上に位置するように折り曲げ加工されている。リードLDLD1,LD2のアウタリード部は、半導体装置PKGの外部接続用端子部外部端子として機能する。また、図7~図9に示されるように、封止部MRの側面MRc1側に配置された複数のリードLD1のインナリード部は、封止部MR内において、互いに連結されて一体化されている。図3、図4および図7~図9からも分かるように、ダイパッドDP1とダイパッドDP2とは、ダイパッドDP1の一辺とダイパッドDP2の一辺とが沿うように、互いに所定の間隔を持って分離された状態で隣接して配置されており、封止部MRの側面MRc1に近い側にダイパッドDP1が配置され、封止部MRの側面MRc3に近い側にダイパッドDP2が配置されている。ダイパッドDP1は、半導体チップCP1を搭載するチップ搭載部であり、ダイパッドDP2は、半導体チップCP2を搭載するチップ搭載部である。半導体チップCP1と半導体チップCP2とでは、半導体チップCP1の方が大きい平面寸法面積が大きいことを反映して、ダイパッドDP1とダイパッドDP2とでは、半導体チップCP1を搭載するダイパッドDP1の方が大きい平面寸法面積が大きい。ダイパッドDP1およびダイパッドDP2間は、封止部MRを構成する樹脂材料で満たされており、ダイパッドDP1,DP2同士は電気的に絶縁されている。ダイパッドDP1,DP2の間にはリードLDは配置されておらず、ダイパッドDP1における封止部MRの側面MRc1側の辺ダイパッドDP2と対向する側とは反対側の辺に沿って複数のリードLD1が配置配列され、ダイパッドDP2における封止部MRの側面MRc3側の辺ダイパッドDP1と対向する側とは反対側の辺に沿って複数のリードLD2が配置配列されている。すなわち、ダイパッドDP1と封止部MRの側面MRc1との間に、封止部MRの側面MRc1に沿って、複数のリードLD1が配置配列され、ダイパッドDP2と封止部MRの側面MRc3との間に、封止部MRの側面MRc3に沿って、複数のリードLD2が配置配列されている。封止部MRの下面MRbでは、ダイパッドDP1,DP2の各下面裏面が露出されている。封止部MRの上面MRaでは、ダイパッドDP1,DP2は露出されていない。また、半導体装置PKGを製造する際に、ダイパッドDP1,DP2をリードフレームのフレーム枠などに連結していたことに起因して、封止部MRの側面MRc2と側面MRc4とにおいて、ダイパッドDP1,DP2の一部が露出されている。ダイパッドDP1,DP2は導電体で構成されており、好ましくは銅Cuまたは銅合金などの金属材料からなる。半導体装置PKGを構成するダイパッドDP1,DP2および複数のリードLDが同じ材料同じ金属材料で形成されていれば、より好ましい。これにより、ダイパッドDP1,DP2および複数のリードLDが連結されたリードフレームを作製しやすくなり、リードフレームを用いた半導体装置PKGの製造が容易になる。ダイパッドDP1の上面主面上には、半導体チップCP1が、その表面主面、上面を上に向け、かつ、その裏面下面をダイパッドDP1に向けた状態で搭載されている。ダイパッドDP2の上面主面上には、半導体チップCP2が、その表面主面、上面を上に向け、かつ、その裏面下面をダイパッドDP2に向けた状態で搭載されている。半導体チップCP1の裏面は、接着層接合材BD1を介してダイパッドDP1の上面に接着されて固定され、半導体チップCP2の裏面は、接着層接合材BD2を介してダイパッドDP2の上面に接着されて固定されている。半導体チップCP1,CP2は、封止部MR内に封止されており、封止部MRから露出されない。半導体チップCP1は、その裏面ダイパッドDP1に接着される側の主面に裏面電極BEが形成されている。このため、半導体チップCP1を接着するための接着層BD1は導電性を有しており、この導電性の接着層BD1を介して、半導体チップCP1の裏面電極BEがダイパッドDP1に接合されて固定されるとともに、電気的に接続されている。半導体チップCP1の裏面電極BEは、半導体チップCP1内に形成されたパワーMOSFET後述のパワーMOSFETQHに対応のドレインに電気的に接続されている。接着層BD1は、例えば銀Agペーストなどの導電性ペースト型の接着材、あるいは半田などからなる。一方、半導体チップCP2の裏面には裏面電極は形成されていない。このため、半導体チップCP2を接着するための接着層BD2は、導電性であっても絶縁性であってもよいが、接着層BD2を接着層BD1と同じ材料で形成すれば、半導体装置PKGの組立工程を簡略化することができる。半導体チップCP1,CP2は、例えば、単結晶シリコンなどからなる半導体基板半導体ウエハの主面に種々の半導体素子または半導体集積回路を形成した後、ダイシングなどにより半導体基板を各半導体チップに分離して製造したものである。半導体チップCP1,CP2は、その厚さと交差する平面形状が矩形四角形である。半導体チップCP1は半導体チップCP2よりも平面積が大きいが、この平面積の違いは、以下の理由からである。すなわち、半導体チップCP2は、半導体チップCP1のゲートを制御する制御回路などが形成されているが、半導体装置PKG全体の寸法を考慮して、できるだけ外形サイズを小さくしたい。これに対し、半導体チップCP1はパワーMOSFET後述のパワーMOSFETQHに対応が形成されているが、このパワーMOSFETでは、トランジスタ内に生じるオン抵抗をできるだけ低減したい。オン抵抗を低減するためには、単位トランジスタセル面積あたりのチャネル幅を広げることで実現できる。このため、半導体チップCP1の外形サイズは、半導体チップCP2の外形サイズよりも大きく形成されている。半導体チップCP1の表面主面、上面には、複数のパッド電極パッド、ボンディングパッド、端子PDが形成されている。なお、以下では、パッド電極を単にパッドと称する場合もある。半導体チップCP1のパッド電極PDの種類については、後で説明する。また、半導体チップCP2の表面主面、上面には、複数のパッド電極パッド、ボンディングパッド、端子PD2が形成されている。ここで、半導体チップCP1において、互いに反対側に位置する2つの主面のうち、複数のパッド電極PDが形成されている側の主面を半導体チップCP1の表面と呼び、この表面とは反対側でかつダイパッドDP1に対向する側の主面を半導体チップCP1の裏面と呼ぶものとする。同様に、半導体チップCP2において、互いに反対側に位置する2つの主面のうち、複数のパッド電極PD2が形成されている側の主面を半導体チップCP2の表面と呼び、この表面とは反対側でかつダイパッドDP2に対向する側の主面を半導体チップCP2の裏面と呼ぶものとする。半導体チップCP2の表面は、2つの長辺と、それよりも短い2つの短辺とを有する矩形状の平面形状を有しており、複数のパッド電極PD2は、半導体チップCP2の表面において、2つの長辺に沿って配列されている。半導体チップCP2のこの2つの長辺のうち、一方の長辺は半導体チップCP1と対向しており、他方の長辺は、複数のリードLD2と対向している。半導体チップCP1の複数のパッド電極PDは、大面積のパッド電極ボンディングパッドPDS1を含んでおり、パッド電極PDS1以外のパッド電極PDは、パッド電極PDS1よりも小面積とされている。パッド電極PDS1は、ソース用のパッド電極ボンディングパッドであり、半導体チップCP1内に形成されたパワーMOSFET後述のパワーMOSFETQHに対応のソース後述のソースS1に電気的に接続されている。半導体チップCP1の表面は、辺チップ辺SD1,SD2,SD3,SD4を有する矩形状の平面形状を有しており、半導体チップCP1の表面において、半導体チップCP2と対向する側の辺SD1に沿って、パッド電極PDS1以外のパッド電極PDが配置されており、半導体チップCP1の辺SD3ここで、半導体チップCP1において辺SD3は上記辺SD1に対向する辺であるは、複数のリードLD1と対向している。なお、半導体チップCP1の表面において、辺SD1と辺SD3とは互いに対向し、辺SD2と辺SD4とは互いに対向し、辺SD1と辺SD3とは互いに平行で、辺SD2と辺SD4とは互いに平行で、辺SD1は辺SD2,SD4と直交し、辺SD3は辺SD2,SD4と直交している。半導体チップCP1のパッド電極PDS1以外の複数のパッド電極PDと半導体チップCP2の複数のパッド電極PD2との間、および複数のリードLD2のインナリード部と半導体チップCP2の複数のパッド電極PD2との間が、導電性接続部材である複数のボンディングワイヤBWを介して電気的に接続されている。ボンディングワイヤBWは、導電性の接続部材であるが、より特定的には導電性のワイヤであり、好ましくは金Au線または銅Cu線またはアルミニウムAl線などの金属細線からなる。ボンディングワイヤBWは、封止部MR内に封止されており、封止部MRから露出されない。より具体的に説明すると、半導体チップCP2の複数のパッド電極PD2のうち、半導体チップCP2の表面において半導体チップCP1と対向する側の辺SD5に沿って配置された複数のパッド電極PD2が、半導体チップCP1の複数のパッド電極PDのうちの、パッド電極PDS1以外の複数のパッド電極PDとボンディングワイヤBWを介して電気的に接続されている。また、半導体チップCP2の複数のパッド電極PD2のうち、半導体チップCP2の表面において複数のリードLD2と対向する側の辺SD6に沿って配置された複数のパッド電極PD2が、複数のリードLD2のインナリード部とボンディングワイヤBWを介して電気的に接続されている。すなわち、各ボンディングワイヤBWの両端のうち、一方の端部は半導体チップCP2のパッド電極PD2に接続され、他方の端部は、半導体チップCP1のパッド電極PDまたはリードLD2のインナリード部に接続されている。なお、隣り合うリードLD2のインナリード部間と、リードLD2のインナリード部およびダイパッドDP2間とは、封止部MRを構成する材料により満たされている。半導体チップCP1のパッド電極PDS1は、金属板MPLを介してリードLD1と電気的に接続されている。すなわち、半導体チップCP1,CP2のパッド電極PD,PD2のうち、パッド電極PDS1には、ボンディングワイヤBWは接続されずに金属板MPLが接続され、パッド電極PDS1以外のパッド電極PD,PD2にボンディングワイヤBWが接続されている。金属板MPLは、封止部MR内に封止されており、封止部MRから露出されない。より具体的に説明すると図3~図6にも示されるように、金属板MPLの一方の端部は、半導体チップCP1のパッド電極PDS1に導電性の接着層接合材BD3を介して接合されて電気的に接続され、金属板MPLの他方の端部は、リードLD1のインナリード部に導電性の接着層接合材BD4を介して接合されて電気的に接続されている。金属板MPLを接合するのに用いた接着層接合材BD3,BD4は、導電性を有していることが必要であり、例えば銀ペーストのような導電性ペースト型接着材あるいは半田などを用いることができる。また、接着層接合材BD3,BD4を互いに同じ材料で形成すれば、半導体装置PKGの組立工程を簡略化することができる。金属板MPLは、例えば銅Cu、銅Cu合金、アルミニウムAlまたはアルミニウムAl合金のような導電性および熱伝導性の高い金属金属材料によって形成されている。加工しやすい、熱伝導性が高い、および比較的安価であるという点で、金属板MPLが銅Cuまたは銅Cu合金で形成されていれば、より好ましい。金属板MPLの幅は、ボンディングワイヤBWの幅直径よりも大きい広い。半導体チップCP1のソース用のパッド電極PDS1を、金属板MPLを通じて、リードLD1と電気的に接続しているため、半導体チップCP1のソース用のパッド電極PDS1とリードLD1とをワイヤによって接続する場合に比べて、半導体チップCP1に形成されているパワーMOSFET後述のパワーMOSFETQHに対応のオン抵抗を低減できる。このため、パッケージ抵抗を低減でき、導通損失を低減できる。また、金Auで形成されるワイヤに代えて、金よりも安価な金属材料で形成される金属板MPLを用いることにより、半導体装置PKGのコストを低減できる。また、図7に示されるように、各金属板MPLに開口部OPを設けることもできる。この開口部OPは、半導体装置PKGの製造工程組立工程中に、金属板MPLと半導体チップCP1のパッド電極PDS1との間を接合する接着層BD3の状態や量を開口部OPから観察したり、あるいは、各金属板MPLに生じる応力を緩和するために、設けられている。封止部MRの側面MRc1に複数のリードLD1が配置されているが、これら複数のリードLD1のインナリード部同士は封止部MR内で一体的に連結されて、そこに金属板MPLが上記接着層BD4を介して接続接合されている。図7~図9の場合は、封止部MRの側面MRc1に5つのリードLD1が配置されているが、それら5つのリードLD1のインナリード部同士が封止部MR内で一体的に連結されて、そこに金属板MPLが上記接着層BD4を介して接続接合されている。複数のリードLD1のインナリード部同士を連結したのは、これら複数のリードLD1が、いずれも半導体チップCP1のソース用のパッド電極PDS1に電気的に接続された端子、すなわち、半導体チップCP1内に形成された後述のパワーMOSFETQHのソースに電気的に接続された端子、として使用されるためである。複数のリードLD1のインナリード部同士を連結させたことにより、複数のリードLD1同士が分割されている場合よりも体積を増加させることができるので、パッケージ抵抗を低減でき、導通損失を低減できる。なお、リードLD1のインナリード部とダイパッドDP1との間は、封止部MRを構成する材料により満たされており、互いに電気的に絶縁されている。また、他の形態として、複数のリードLD1のインナリード部同士を、互いに連結させずに分離させることもでき、この場合、互いに分離された複数のインナリード部リードLD1のインナリード部に対して、金属板MPLを上記接着層BD4を介して接続接合すればよい。ダイパッドDP1,DP2の各下面裏面は封止部MRの下面MRbから露出されており、半導体チップCP1,CP2の動作時に発生した熱は、主に半導体チップCP1,CP2の裏面からダイパッドDP1,DP2を通じて外部に放熱される。このため、各ダイパッドDP1,DP2は、そこに搭載される各半導体チップCP1,CP2の面積よりも大きく形成されており、これにより、放熱性を向上させることができる。また、半導体チップCP1,CP2のうち、発熱量が大きいのは半導体チップCP1であるため、半導体チップCP2を搭載するダイパッドDP2の平面積よりも半導体チップCP1を搭載するダイパッドDP1の平面積を大きくしておくことで、半導体チップCP1の発熱を効率的に放熱することができるため、放熱特性を更に向上させることができる。図10は、本実施の形態の半導体装置PKGの変形例を示す平面透視図上面図であり、上記図9に対応するものである。上記図9と同様、図10においても、封止部MR、金属板MPL、ボンディングワイヤBWおよび半導体チップCP1,CP2を透視したときの、半導体装置PKGの上面側の平面透視図が示されている。図10に示される変形例の半導体装置PKGと上記図1~図9の半導体装置PKGとの相違点は、以下の点である。図10に示される変形例の半導体装置PKGでは、ダイパッドDP1,DP2、複数のリードLD1のインナリード部および複数のリードLD2のインナリード部に開口部OP1を形成している。この開口部OP1内は封止部MRを構成する材料により満たされている。開口部OP1を設けたことで、ダイパッドDP1,DP2およびリードLD1,LD2が封止部MRから抜け難くすることができる。また、半導体装置PKGを製造する際には、ダイパッドDP1,DP2および複数のリードLDが連結されたリードフレームを使用することができるが、この場合、ダイパッドDP1,DP2をリードフレームのフレーム枠に安定して連結するために、吊リードTLを追加することもできる。この吊リードTLは、封止部MR形成後に、封止部MRから突出する部分は切断されて除去されるが、封止部MR内の吊リードTLは残存する。図10には、封止部MR内に残存する吊リードTLが示されている。図10に示される変形例の半導体装置PKGの他の構成は、上記図1~図9の半導体装置PKGと同様であるので、ここではその説明は省略する。<半導体装置の実装例について>次に、図11は半導体装置PKGの実装例を示す断面図である。図11には、上記図3に対応する断面が示されている。半導体装置PKGを実装するための実装基板配線基板PWBの上面には、複数の端子TMLが形成されている。半導体装置PKGを実装基板PWBに実装するには、図11に示されるように、半導体装置PKGの各リードLDのアウタリード部と実装基板PWBの上面の各端子TMLとが、半田SLなどの導電性の接合材を介して接合されて電気的に接続される。この際、半導体装置PKGの封止部MRの下面MRbで露出するダイパッドDP1,DP2の各下面も実装基板PWBの上面の端子TMLと半田SLなどの導電性の接合材を介して接合されて電気的に接続される。半導体チップCP2が搭載されたダイパッドDP2の下面は、実装基板PWBの端子TMLに接続しなくともよいが、実装基板PWBの端子TMLに接続した場合には、半導体チップCP2から発生した熱をダイパッドDP2を経由して実装基板PWBに放熱することができる。一方、上述のように、半導体チップCP1の裏面電極BEが導電性の上記接着層BD1を介してダイパッドDP1に電気的に接続されているため、実装基板PWBの複数の端子TMLのうち、半導体チップCP1の裏面電極BEに接続すべき端子TML1を、半田SLなどの導電性の接合材を介して、封止部MRの下面MRbで露出するダイパッドDP1の下面に接続する。これにより、実装基板PWBの複数の端子TML1を、ダイパッドDP1を経由して半導体チップCP1の裏面電極BEに電気的に接続することができる。また、これに伴い、半導体チップCP1から発生した熱をダイパッドDP1を経由して実装基板PWBに放熱することも可能になる。このように、半導体装置PKGにおいて、各リードLDLD1,LD2のアウタリード部と、封止部MRの下面MRbで露出するダイパッドDP1とが、半導体装置PKGの外部接続用端子部外部端子として機能することができる。また、本実施の形態の半導体装置PKGを製造するには、例えば以下のような手法を用いることができる。すなわち、上記ダイパッドDP1,DP2および複数のリードLDが一体的に連結されたリードフレームを用意してから、ダイボンディング工程を行って、このリードフレームの上記ダイパッドDP1,DP2上に半導体チップCP1,CP2を接合材この接合材が上記接着層BD1,BD2となるを介して搭載して接合する。それから、ワイヤボンディング工程を行って、半導体チップCP1のパッド電極PDと半導体チップCP2のパッド電極PD2との間や半導体チップCP2のパッド電極PD2と上記リードLD2との間を上記ボンディングワイヤBWを介して接続する。そして、半導体チップCP1のソース用のパッド電極PDS1と上記リードLD1との間を上記金属板MPLを介して接続する。その後、モールド工程を行って、上記封止部MRを形成してから、上記ダイパッドDP1,DP2およびリードLDをリードフレームから切り離し切断し、リードLDのアウタリード部を折り曲げ加工することで、半導体装置PKGを製造することができる。<半導体装置の回路構成について>次に、半導体装置PKGの回路構成について説明する。図12は、半導体装置PKGの回路図回路ブロック図である。図12において、点線で囲まれた部分が半導体チップCP1で構成された部分であり、一点鎖線で囲まれた部分が半導体チップCP2で構成された部分であり、二点鎖線で囲まれた部分が半導体装置PKGで構成された部分である。図12に示されるように、半導体装置PKGは、スイッチ用の1つのパワーMOSFETMOSFET:MetalOxideSemiconductorFieldEffectTransistorQHと、パワーMOSFETQHに流れる電流を検知するためのセンスMOSFETQSと、制御回路CLCとを有している。制御回路CLCは、上記半導体チップCP2内に形成され、パワーMOSFETQHおよびセンスMOSFETQSは、半導体チップCP1内に形成されている。制御回路CLCは、駆動回路であるドライバ回路駆動回路DRを有している。ドライバ回路DRは、半導体装置PKGの外部の制御回路から制御回路CLCに供給されたパルス幅変調PulseWidthModulation:PWM信号などに応じて、パワーMOSFETQHのゲート端子の電位を制御し、パワーMOSFETQHの動作を制御する回路である。また、他の形態として、パルス幅変調PWM信号を生成する回路を制御回路CLC内に設けることもできる。ドライバ回路DRの出力は、パワーMOSFETQHのゲート端子に電気的に接続されており、ドライバ回路DRは、パワーMOSFETQHのドライバ回路駆動回路とみなすことができる。パワーMOSFETQHのゲートは、ドライバ回路DRに接続されており、このドライバ回路DRからパワーMOSFETQHのゲートにオン信号パワーMOSFETQHをオン状態とするゲート電圧を供給することでパワーMOSFETQHをオン状態とすることができるようになっている。ドライバ回路DRからパワーMOSFETQHのゲートにオン信号を供給することでパワーMOSFETQHがオン状態になると、電源BTの電圧がパワーMOSFETQHから出力されて負荷LAに供給される。ドライバ回路DRからパワーMOSFETQHのゲートにオフ信号を供給するあるいはオン信号の供給を停止することでパワーMOSFETQHがオフ状態になると、電源BTから負荷LAへの電圧の供給が停止される。このような半導体チップCP1のパワーMOSFETQHのオン/オフの制御は、半導体チップCP2の制御回路CLCドライバ回路DRによって行われる。このように、半導体装置PKGは、電源BTから負荷LAへの電圧の印加のオンオフの切換を行う、スイッチ用の半導体装置として機能することができる。また、半導体チップCP1のパワーMOSFETQHはスイッチ素子スイッチング素子として機能することができる。また、パワーMOSFETQHの出力が負荷LAに供給されるため、パワーMOSFETQHは出力回路とみなすこともできる。また、負荷LAとしては、スイッチ用の半導体装置PKGを介して電源BTに接続することが望まれる任意の電子装置または電子部品を適用することができる。また、半導体装置PKGの半導体チップCP1内には、電流検知用のセンスMOSFETQSが設けられている。パワーMOSFETQHに流れる電流はセンスMOSFETQSにより検知され、センスMOSFETQSを流れる電流に応じて、パワーMOSFETQHが制御される。例えば、センスMOSFETQSを流れる電流により、パワーMOSFETQHに過剰な電流が流れている規定値以上の電流が流れていると判断検知したときには、パワーMOSFETQHのゲート電圧を制御して、パワーMOSFETQHの電流を所定値以下に制限したり、あるいは、パワーMOSFETQHを強制的にオフしたりすることにより、半導体装置PKGやそれを用いた電子装置を保護することができる。センスMOSFETQSは、ドレインおよびゲートがパワーMOSFETQHと共通とされている。すなわち、パワーMOSFETQHのドレインとセンスMOSFETQSのドレインとは、半導体チップCP1の上記裏面電極BEに電気的に接続されているため、互いに電気的に接続されている。このため、半導体チップCP1の上記裏面電極BEは、パワーMOSFETQHおよびセンスMOSFETQSのドレイン用の裏面電極である。パワーMOSFETQHおよびセンスMOSFETQSのドレイン共通のドレインは、端子TE1上記ダイパッドDP1がこの端子TE1に対応しているに接続されて、センスMOSFETQSのドレインおよびパワーMOSFETQHのドレインに同じ電位が供給されるようになっている。端子TE1は、半導体装置PKGの外部に配置された電源バッテリBTと接続されている。また、センスMOSFETQSとパワーMOSFETQHとは、ゲート同士が電気的に接続されて共通とされており、この共通ゲートがドライバ回路DRに接続されて、ドライバ回路DRからセンスMOSFETQSのゲートおよびパワーMOSFETQHのゲートに同じゲート信号ゲート電圧が入力されるようになっている。一方、センスMOSFETQSのソースはパワーMOSFETQHのソースと共通ではなく、パワーMOSFETQHのソースとセンスMOSFETQSのソースとの間は短絡されていない。パワーMOSFETQHのソースは、端子TE2上記リードLD1がこの端子TE2に対応しているに接続され、この端子TE2には、半導体装置PKGの外部に配置された負荷LAに接続されている。すなわち、パワーMOSFETQHのソースは負荷LAに接続されている。一方、センスMOSFETQSのソースは、制御回路CLCに接続されている。具体的には、センスMOSFETQSのソースは、制御回路CLCに形成されているトランジスタpチャネル型MOSFETTRのソースに接続され、このトランジスタTRのドレインがコンパレータ回路CMPおよび抵抗基準抵抗RSTに接続されている。なお、図12において、符合のD1はパワーMOSFETQHのドレインを示し、符号のS1はパワーMOSFETQHのソースを示し、符合のD2はセンスMOSFETQSのドレインを示し、符号のS2はセンスMOSFETQSのソースを示している。センスMOSFETQSは、パワーMOSFETQHとともに、半導体チップCP1に形成されており、このセンスMOSFETQSは、半導体チップCP1内でパワーMOSFETQHとカレントミラー回路を構成するように形成され、例えば、パワーMOSFETQHの1/20000のサイズを備えている。このサイズ比は必要に応じて変更可能であるが、このサイズ比を1/20000として以下説明する。制御回路CLCはアンプ回路AMPおよびトランジスタTRを有しており、アンプ回路AMPの2個の入力ノードにそれぞれパワーMOSFETQHのソースとセンスMOSFETQSのソースが接続され、アンプ回路AMPの出力ノードによってトランジスタTRのゲートが駆動される。センスMOSFETQSは、パワーMOSFETQHに流れる電流Idhを検出するための素子であり、センスMOSFETQSには、センスMOSFETQSとパワーMOSFETQHのソース電圧が等しい場合に、前述したカレントミラー構成によって、電流Idhの所定の比率ここでは1/20000の電流が流れる。すなわち、パワーMOSFETQHに電流Idhが流れるとき、センスMOSFETQSに流れる電流Iseが電流Idhの1/20000となるすなわちIse=Idh/20000となるように、パワーMOSFETQHとセンスMOSFETQSとのサイズ比が設定されている。このセンスMOSFETQSとパワーMOSFETQHのソース電圧を等しくし、パワーMOSFETQHの電流Idhを高精度に検出するため、アンプ回路AMPおよびトランジスタTRが設けられている。トランジスタTRのドレインは、抵抗RSTに接続されており、この抵抗RSTは、電流電圧変換用の抵抗素子である。具体的には、抵抗RSTの一端にトランジスタTRのドレインが接続され、抵抗RSTの他端がグランド電位接地電位、0Vに接続されている。センスMOSFETQSのソースをトランジスタTRのソースに接続し、トランジスタTRのドレインに抵抗RSTを接続したことで、センスMOSFETQSを流れる電流値を、端子TE3の電圧値に変換することができるセンスMOSFETQSを流れる電流Iseが大きくなるほど端子TE3の電圧値が大きくなる、具体的には端子TE3の電圧値はセンスMOSFETQSを流れる電流Iseの値にほぼ比例する。ここで、端子TE3は、トランジスタTRのドレインと抵抗RSTとの間に位置しており、トランジスタTRのドレインが端子TE3に接続され、端子TE3が抵抗RSTの一端に接続されている抵抗RSTの他端はグランド電位に接続されている。抵抗RSTは、制御回路CLC内すなわち半導体チップCP2内に形成することができるが、他の形態として、抵抗RSTを半導体チップCP2の外部すなわち半導体装置PKGの外部に設けるすなわち抵抗RSTを外付け抵抗とすることも可能である。端子TE3の電圧は、制御回路CLC内のコンパレータ回路CMPによって所定の比較電圧V1と比較される。端子TE3の電圧値が比較電圧V1よりも大きいことがコンパレータ回路CMPによって検出されると、制御回路CLC内の過電流保護回路OCPが作動し、ドライバ回路DRを制御して、パワーMOSFETQHをオフ状態にするすなわちパワーMOSFETQHのゲートに入力するゲート信号をオフする。あるいは、パワーMOSFETQHの電流を所定値以下に低下させるすなわちパワーMOSFETQHのゲートに入力するゲート電圧を低下させる。つまり、パワーMOSFETQHに流れる電流IdhをセンスMOSFETQSによってセンスMOSFETQSに流れる電流Iseとして検知する。そして、端子TE3の電圧値が比較電圧V1よりも大きいと判別検出したときすなわちセンスMOSFETQSを流れる電流Iseが過大だと判別検出したときに、制御回路CLCは、パワーMOSFETQHをオフオフ状態、非道通状態にするか、あるいは、パワーMOSFETQHの電流を低下させる。これにより、パワーMOSFETQHに過大な電流が流れたときに、パワーMOSFETQHを強制的にオフするか、あるいは、パワーMOSFETQHの電流を低下させることができる。具体的には、パワーMOSFETQHの電流Idhの許容上限値Ilmの1/20000の電流がセンスMOSFETQSに流れたときすなわちIse=Ilm/20000となったときに、端子TE3の電圧が上記比較電圧V1となるように抵抗RSTの抵抗値を設定しておく。これにより、パワーMOSFETQHに許容上限値Ilm以上の電流が流れたときには、センスMOSFETQSにIlm/20000以上の電流が流れ、端子TE3の電圧が上記比較電圧V1以上となるため、制御回路CLCがパワーMOSFETQHを強制的にオフするか、あるいは、パワーMOSFETQHの電流を低下させる。これにより、パワーMOSFETQHに許容上限値Ilm以上の電流が流れるのを防止することができ、半導体装置PKGおよびそれを用いた電子装置の信頼性を向上させることができる。<半導体チップの構成について>次に、上記パワーMOSFETQHおよびセンスMOSFETQSが形成された半導体チップCP1の構成について説明する。図13~図15は、半導体チップCP1のチップレイアウトを示す平面図であり、図16は、半導体チップCP1の部分拡大平面図要部平面図であり、図17~図19は、半導体チップCP1の要部断面図である。このうち、図13は、半導体チップCP1の上面図に対応しており、半導体チップCP1の表面側すなわちパッド電極PDが形成された側の主面が示されている。なお、図13は平面図であるが、理解を簡単にするために、ボンディングパッドパッド電極PDG,PDS1,PDS2,PDS3,PDS4を含むパッド電極PDにハッチングを付してある。なお、理解を簡単にするために、図13にセンスMOS領域RG2も示してあるが、実際には、センスMOS領域RG2は半導体チップCP1の最上層保護膜上記保護膜12に対応に覆われている。図14は、平面図であるが、半導体チップCP1におけるメインMOS領域RG1およびセンスMOS領域RG2をハッチングを付して示し、また、ボンディングパッドパッド電極PDG,PDS1,PDS2,PDS3,PDS4を含むパッド電極PDの位置を点線で示してある。図15は、平面図であるが、半導体チップCP1におけるソース配線10S1,10S2のレイアウトをハッチングを付した領域で示し、また、ボンディングパッドパッド電極PDG,PDS1,PDS2,PDS3,PDS4を含むパッド電極PDの位置を点線で示してある。なお、図14および図15において点線で示したボンディングパッドパッド電極PDG,PDS1,PDS2,PDS3,PDS4を含むパッド電極PDの位置は、図13においてハッチングを付して示した領域に対応している。図16は、図13において二点鎖線で囲まれた領域20を拡大した部分拡大平面図であり、メインMOS領域RG1、センスMOS領域RG2、パッド電極PDS1,PDS4、ソース配線10S1,10S2のレイアウトが示されている。また、図17において、符号RG1で示された部分範囲がメインMOS領域RG1の要部断面図に対応し、図18において、符号RG2で示された部分範囲がセンスMOS領域RG2の要部断面図に対応している。また、図19は、図16のB1-B1線の断面図にほぼ対応している。上記パワーMOSFETQHは、半導体チップCP1を構成する半導体基板以下、単に基板という1の主面に形成されている。図17~図19に示されるように、基板1は、例えばヒ素Asが導入されたn型の単結晶シリコンなどからなる基板本体半導体基板、半導体ウエハ1aと、基板本体1aの主面上に形成された、例えばn-型のシリコン単結晶からなるエピタキシャル層半導体層1bと、を有している。このため、基板1は、いわゆるエピタキシャルウエハである。このエピタキシャル層1bの主面には、例えば酸化シリコンなどからなるフィールド絶縁膜素子分離領域2が形成されている。フィールド絶縁膜2は、酸化シリコンなどの絶縁体で形成れており、活性領域を規定画定するための素子分離領域として機能することができる。メインMOS領域RG1において、フィールド絶縁膜2とその下層のp型ウエルPWLとに囲まれた活性領域に、パワーMOSFETQHを構成する複数の単位トランジスタセルが形成されており、パワーMOSFETQHは、メインMOS領域RG1に設けられたこれら複数の単位トランジスタセルが並列に接続されることで形成されている。また、センスMOS領域RG2において、フィールド絶縁膜2とその下層のp型ウエルPWLとに囲まれた活性領域に、センスMOSFETQSを構成する複数の単位トランジスタセルが形成されており、センスMOSFETQSは、センスMOS領域RG2に設けられたこれら複数の単位トランジスタセルが並列に接続されることで形成されている。メインMOS領域RG1に形成される個々の単位トランジスタセルと、センスMOS領域RG2に形成される個々の単位トランジスタセルとは、基本的には同じ構造構成を有しているが、メインMOS領域RG1とセンスMOS領域RG2とは、その面積が相違しており、メインMOS領域RG1はセンスMOS領域RG2よりも面積が大きい。換言すれば、センスMOS領域RG2はメインMOS領域RG1よりも面積が小さい。このため、単位トランジスタセルの接続数は、パワーMOSFETQHとセンスMOSFETQSとで異なり、センスMOSFETQSを構成する並列接続された単位トランジスタセルの数は、パワーMOSFETQHを構成する並列接続された単位トランジスタセルの数よりも少ない。このため、センスMOSFETQSとパワーMOSFETQHとでソース電位が同じであれば、センスMOSFETQSには、パワーMOSFETQHに流れる電流よりも小さな電流が流れるようになっている。メインMOS領域RG1およびセンスMOS領域RG2の各単位トランジスタセルは、例えばトレンチゲート構造のnチャネル型のMOSFETで形成されている。上記基板本体1aおよびエピタキシャル層1bは、上記単位トランジスタセルのドレイン領域としての機能を有している。基板1半導体チップCP1の裏面裏面全体には、ドレイン用の裏面電極裏面ドレイン電極、ドレイン電極BEが形成されている。この裏面電極BEは、例えば基板1の裏面から順にチタンTi層、ニッケルNi層および金Au層を積み重ねて形成されている。上記半導体装置PKGにおいては、半導体チップCP1のこの裏面電極BEは、上記接着層BD1を介して上記ダイパッドDP1に接合されて電気的に接続される。また、メインMOS領域RG1およびセンスMOS領域RG2において、エピタキシャル層1b中に形成されたp型の半導体領域3は、上記単位トランジスタセルのチャネル形成領域としての機能を有している。さらに、そのp型の半導体領域3の上部に形成されたn型の半導体領域4は、上記単位トランジスタセルのソース領域としての機能を有している。従って、半導体領域4はソース用の半導体領域である。また、メインMOS領域RG1およびセンスMOS領域RG2において、基板1には、その主面から基板1の厚さ方向に延びる溝5が形成されている。溝5は、n型の半導体領域4の上面からn型の半導体領域4およびp型の半導体領域3を貫通し、その下層のエピタキシャル層1b中で終端するように形成されている。この溝5の底面および側面には、酸化シリコンなどからなるゲート絶縁膜6が形成されている。また、溝5内には、上記ゲート絶縁膜6を介してゲート電極7が埋め込まれている。ゲート電極7は、例えばn型不純物例えばリンが導入された多結晶シリコン膜からなる。ゲート電極7は、上記単位トランジスタセルのゲート電極としての機能を有している。フィールド絶縁膜2上の一部にも、ゲート電極7と同一層の導電性膜からなるゲート引き出し用の配線部7aが形成されており、ゲート電極7とゲート引き出し用の配線部7aとは、一体的に形成されて互いに電気的に接続されている。ゲート引き出し用の配線部7aは、それを覆う絶縁膜8に形成されたコンタクトホール開口部、貫通孔9aを通じてゲート配線10Gと電気的に接続されている。ゲート配線10Gは、メインMOS領域RG1に形成されている複数のゲート電極7にゲート引き出し用の配線部7aを通じて電気的に接続されるとともに、センスMOS領域RG2に形成されている複数のゲート電極7にゲート引き出し用の配線部7aを通じて電気的に接続されている。このため、ゲート配線10Gは、メインMOS領域RG1のゲート電極7すなわち上記パワーMOSFETQH用のゲート電極7とセンスMOS領域RG2のゲート電極7すなわち上記センスMOSFETQS用のゲート電極7とに、電気的に接続されている。一方、ソース配線10S1は、メインMOS領域RG1の絶縁膜8に形成されたコンタクトホール開口部、貫通孔9bを通じて、メインMOS領域RG1に形成されているソース用のn型の半導体領域4と電気的に接続されている。また、このソース配線10S1は、メインMOS領域RG1において、p型の半導体領域3の上部であってn型の半導体領域4の隣接間に形成されたp型の半導体領域11に電気的に接続され、これを通じてメインMOS領域RG1におけるチャネル形成用のp型の半導体領域3と電気的に接続されている。また、ソース配線10S2は、センスMOS領域RG2の絶縁膜8に形成されたコンタクトホール開口部、貫通孔9bを通じて、センスMOS領域RG2に形成されているソース用のn型の半導体領域4と電気的に接続されている。また、このソース配線10S2は、センスMOS領域RG2において、p型の半導体領域3の上部であってn型の半導体領域4の隣接間に形成されたp型の半導体領域11に電気的に接続され、これを通じてセンスMOS領域RG2におけるチャネル形成用のp型の半導体領域3と電気的に接続されている。ゲート配線10Gおよびソース配線10S1,10S2は、コンタクトホール9a,9bが形成された絶縁膜8上にコンタクトホール9a,9bを埋めるように導電体膜10を形成し、この導電体膜10をパターニングすることにより形成されている。すなわち、ゲート配線10Gおよびソース配線10S1,10S2は、パターニングされた導電体膜10により形成されている。また、パターニングされた導電体膜10を配線とみなすこともできる。導電体膜10は、金属膜からなり、好ましくはアルミニウム膜またはアルミニウム合金膜からなる。このため、ゲート配線10G、ソース配線10S1およびソース配線10S2は、同層の導電体膜10からなるが、互いに分離されている。導電体膜10ゲート配線10Gおよびソース配線10S,10S2を含むは、ポリイミド樹脂などからなる絶縁性の保護膜絶縁膜12により覆われている。すなわち、絶縁膜8上に、導電体膜10ゲート配線10Gおよびソース配線10S1,10S2を含むを覆うように、保護膜12が形成されている。この保護膜12は、半導体チップCP1の最上層の膜絶縁膜である。保護膜12には複数の開口部13が形成されており、各開口部13からは、導電体膜10の一部が露出されている。開口部13から露出する導電体膜10が、パッド電極ボンディングパッドとなっており、上記パッド電極PDG,PDS1,PDS2,PDS3,PDS4は、それぞれ開口部13から露出する導電体膜10により形成されている。すなわち、開口部13から露出するゲート配線10Gによって、上記パワーMOSFETQHおよびセンスMOSFETQSのゲート用のパッドパッド電極、ボンディングパッドPDGが形成されている。また、開口部13から露出するソース配線10S1によって、上記パワーMOSFETQHのソース用のパッドパッド電極、ボンディングパッドPDS1,PDS2,PDS3が形成されている。また、開口部13から露出するソース配線10S2によって、上記センスMOSFETQSのソース用のパッドパッド電極、ボンディングパッドPDS4が形成されている。上述のように上記パワーMOSFETQHのソース用のパッド電極PDS1,PDS2,PDS3は、最上層の保護膜12によって分離されているが、ソース配線10S1を通じて互いに電気的に接続されている。一方、ソース配線10S2は、ソース配線10S1とは分離されているため、センスMOSFETQSのソース用のパッド電極PDS4は、パワーMOSFETQHのソース用のパッド電極PDS1,PDS2,PDS3とは、短絡せずに電気的に分離されている。パッド電極PDS1,PDS2,PDS3,PDS4,PDGの表面にはすなわち開口部13の底部で露出する部分の導電体膜10上には、メッキ法などで金属層14を形成する場合もある。この金属層14は、例えば、下から順に形成された銅Cu膜とニッケルNi膜と金Au膜との積層膜や、あるいは、下から順に形成されたチタンTi膜とニッケルNi膜と金Au膜との積層膜などからなる。金属層14を形成したことにより、導電体膜10のアルミニウムの表面の酸化を抑制または防止することができる。半導体装置PKGにおいては、上記図3~図7からも分かるように、半導体チップCP1の複数のパッド電極PDのうち、パッド電極PDS1に金属板MPLが接合され、それ以外のパッド電極PDパッド電極PDG,PDS2,PDS3,PDS4を含むには、ボンディングワイヤBWが接続される。すなわち、半導体チップCP1のパッド電極PDS1は、金属板MPLを介してリードLD1と電気的に接続されている。また、半導体チップCP1のパッド電極PDGは、ボンディングワイヤBWを介して半導体チップCP2のパッド電極PD2と電気的に接続されている。また、半導体チップCP1のパッド電極PDS2は、ボンディングワイヤBWを介して半導体チップCP2のパッド電極PD2と電気的に接続されている。また、半導体チップCP1のパッド電極PDS3は、ボンディングワイヤBWを介して半導体チップCP2のパッド電極PD2と電気的に接続されている。また、半導体チップCP1のパッド電極PDS4は、ボンディングワイヤBWを介して半導体チップCP2のパッド電極PD2と電気的に接続されている。このような構成の半導体チップCP1においては、上記パワーMOSFETQHおよびセンスMOSFETQSの単位トランジスタの動作電流は、ドレイン用のエピタキシャル層1bとソース用のn型の半導体領域4との間をゲート電極7の側面すなわち、溝5の側面に沿って基板1の厚さ方向に流れるようになっている。すなわち、チャネルが半導体チップCP1の厚さ方向に沿って形成される。このように、半導体チップCP1は、トレンチ型ゲート構造を有する縦型のMOSFETが形成された半導体チップであり、上記パワーMOSFETQHおよびセンスMOSFETQSは、それぞれ、トレンチゲート型MISFETによって形成されている。ここで、縦型のMOSFETとは、ソースドレイン間の電流が、半導体基板基板1の厚さ方向半導体基板の主面に略垂直な方向に流れるMOSFETに対応する。<課題について>半導体チップCP1には、パワーMOSFETQHだけでなく、パワーMOSFETQHに流れる電流を検知するためのセンスMOSFETQSも形成されている。この半導体チップCP1をチップ搭載部である導電性のダイパッドDP1上に導電性の接合材接着層BD1を介して接合してから、ボンディングワイヤBWの接続と金属板MPLの接続とを行い、これを樹脂封止して、半導体装置PKGが形成されている。半導体チップCP1の裏面全体に裏面電極BEが形成されており、この半導体チップCP1の裏面電極BEとダイパッドDP1との間に、導電性の接合材接着層BD1を介して電流が流れる構成となっている。しかしながら、このような半導体装置に熱ストレス例えば使用中の熱負荷や温度サイクル試験などが加わると、半導体チップCP1とダイパッドDP1とを接合する接合材にクラックまたは剥離が発生し、このクラックまたは剥離により、センスMOSFETQSによるパワーMOSFETQHに流れる電流の検知精度が低下する虞があることを、本発明者は見出した。これについて、図20および図21を参照して以下に説明する。図20および図21は、課題の説明図であり、ダイパッドDP1上に、半導体チップCP1に相当する半導体チップCP101が、半田111を介して搭載されて接合され、更に半導体チップCP101に対するボンディングワイヤBWの接続と金属板MPL101の接続とが行われた状態が示されている。実際には、樹脂封止が行われて上記半導体装置PKGのような半導体装置半導体パッケージが形成されているが、図20および図21では、上記封止部MRについては図示を省略している。なお、図20および図21は、断面図であるが、図面を見やすくするために、メインMOS領域RG101およびセンスMOS領域RG102以外についてはハッチングを省略してある。図20において、半導体チップCP101の裏面全体に裏面電極BE101が形成されており、半導体チップCP101の裏面電極BE101とダイパッドDP1との間が半田111を介して接合されている。また、半導体チップCP101の表面には、上記パワーMOSFETQHのソース用のパッド電極PDS101と上記センスMOSFETQSのソース用のパッド電極PDS104とが形成されており、パッド電極PDS101には金属板MPL101が半田112を介して接合され、パッド電極PDS104にはボンディングワイヤBWが接続されている。また、半導体チップCP101には、上記パワーMOSFETQHが形成されたメインMOS領域RG101上記メインMOS領域RG1に対応するものと、上記センスMOSFETQSが形成されたセンスMOS領域RG102とが設けられている。ここで、裏面電極BE101は上記裏面電極BEに相当するものであり、パッド電極PDS101は上記パッド電極PDS1に相当するものであり、パッド電極PDS104は上記パッド電極PDS4に相当するものであり、金属板MPL101は上記金属板MPLに相当するものである。また、メインMOS領域RG101は上記メインMOS領域RG1に相当するものであり、センスMOS領域RG102は上記センスMOS領域RG2に相当するものであり、半田111は、上記接着層BD1に相当するものであり、半田112は、上記接着層BD3に相当するものである。また、半導体チップCP101においては、センスMOS領域RG102は、パッド電極PDS104と平面的に重なる位置すなわち半導体チップCP101の主面に平行な平面で見たときに重なる位置に形成されている。なお、図20および図21の半導体チップCP101と上記半導体チップCP1とでは、センスMOS領域RG2,RG102の位置が相違している。図20の場合、上記パワーMOSFETQHに流れる電流は、ダイパッドDP1から、半田111、裏面電極BE101、半導体チップCP101のメインMOS領域RG101に形成された上記パワーMOSFETQH、パッド電極PDS101、および半田112を介して金属板MPL101に流れる構成となっている。また、図20の場合、上記センスMOSFETQSに流れる電流は、ダイパッドDP1から、半田111、裏面電極BE101、半導体チップCP101のセンスMOS領域RG102に形成された上記センスMOSFETQS、およびパッド電極PDS104を介してボンディングワイヤBWに流れる構成となっている。しかしながら、熱ストレス例えば使用中の熱負荷や温度サイクル試験などが加わると、半田111にクラック以下、このクラックには符号113を付してクラック113と称するが発生する可能性がある。なお、剥離が発生する場合もあるが、本実施の形態では、剥離もクラックに含めて説明する。図21は、図20において、熱ストレスによって半田111にクラック113が発生した状態が示されている。半田111は、半導体チップCP101の裏面全体とダイパッドDP1の上面との間に介在し、クラック113は、半田111の周辺部外周部から発生して、内側方向内部方向に向かって進行する。クラック113が発生した領域は、電流が通りにくく、電流の経路としては機能できなくなる。このため、半田111にクラック113が発生し、このクラック113がセンスMOS領域RG102の下方にまで達すると、上記センスMOSFETQSに流れる電流の経路に、クラック113に起因した抵抗成分が加わってしまい、パワーMOSFETQHに流れる電流をセンスMOSFETQSで検知する際の精度が低下する虞がある。以下、これについて説明する。上記半導体チップCP1と図20および図21に示される半導体チップCP101とには、パワーMOSFETQHを構成するMOSFETが形成された領域であるメインMOS領域RG1,RG101と、センスMOSFETQSを構成するMOSFETが形成された領域であるセンスMOS領域RG2,RG102とが存在している。メインMOS領域RG1,RG101とセンスMOS領域RG2,RG102とは、面積が相違しているメインMOS領域の方がセンスMOS領域よりも面積が大きい。そして、パワーMOSFETQHに流れる電流とセンスMOSFETQSに流れる電流とが、所定の比率、例えば20000:1の比率となるように、半導体チップCP1,CP101におけるメインMOS領域RG1,RG101とセンスMOS領域RG2,RG102との面積比が設定されているものと仮定する。半田111にクラック113が発生し、このクラック113を避けて電流が流れる場合、メインMOS領域RG101はセンスMOS領域RG102よりも面積が大きく、半導体チップCP101のうちのかなりの面積を占めているため、電流がダイパッドDP1から半田111を経由してメインMOS領域RG101のトランジスタを流れる経路の抵抗は、クラック113の有無でそれほど影響を受けない。しかしながら、センスMOS領域RG102は、メインMOS領域RG101よりも面積がかなり小さく、図21に示されるようにセンスMOS領域RG102の下方にクラック113が延在していると、電流がダイパッドDP1から半田111を経由してセンスMOS領域RG102のトランジスタを流れる経路の抵抗は、クラック113を迂回して電流が流れる分、遠回りの経路となるため、抵抗値がかなり大きくなる。このため、図20のようにクラック113が発生していない場合には、センスMOSFETQSに流れる電流は、パワーMOSFETQHに流れる電流の1/20000であったものが、図21のようにセンスMOS領域RG102の下方にクラック113が延在していると、この電流比が崩れ、センスMOSFETQSに流れる電流は、パワーMOSFETQHに流れる電流の1/20000よりも小さくなってしまう。このため、本来は、センスMOSFETQSを流れる電流が、パワーMOSFETQHを流れる電流の1/20000であるように半導体チップCP101を設計しても、半田111に生じたクラック113が図21のようにセンスMOS領域RG102の下方にまで延在すると、センスMOSFETQSを流れる電流は、パワーMOSFETQHを流れる電流の1/20000よりも更に小さくなってしまう。このため、パワーMOSFETQHに流れる電流をセンスMOSFETQSで検知しようとしても、その精度が低下し、実際に流れている電流よりも低い電流として検知してしまう。従って、パワーMOSFETQHを流れる電流がある制限値を越えたか否かをセンスMOSFETQSで検知しようとする場合、クラック113が発生していなければセンスMOSFETQSで精度よく検知できるが、センスMOS領域RG2の下方にまで延在するようにクラック113が発生していると、センスMOSFETQSでうまく検知できず、パワーMOSFETQHを流れる電流がある制限値を越えた瞬間を見逃す虞がある。例えば、センスMOSFETQSを流れる電流が、クラック113無しのときにはパワーMOSFETQHを流れる電流の1/20000であったものが、クラック113の発生に起因して、パワーMOSFETQHを流れる電流の1/22000となった場合には、パワーMOSFETQHの電流が、制限値ではなく制限値の1.1倍を越えたときに、制限値越えをセンスMOSFETQSが検知することになる。このようなクラック113に起因してセンスMOSFETQSによるパワーMOSFETQHに流れる電流の検知精度が低下する現象は、センスMOS領域RG2の下方にクラック113が発生することで、促進される。これを防止するために、本実施の形態では、センスMOS領域RG2の下方にクラック113が発生しないように、後述のようにセンスMOS領域RG2と金属板MPLとの位置関係などを工夫している。なお、上記図20および図21を参照して説明したクラック113に起因した課題は、半導体チップCP101をダイパッドDP1にダイボンディングするための接合材ダイボンディング材が半田の場合に、特に顕著に発生するが、半田以外の導電性の接合材ダイボンディング材の場合にも生じ得る課題である。このため、本実施の形態は、半導体チップCP1をダイパッドDP1にダイボンディングするための接合材すなわち上記接着層BD1が、半田の場合に特に効果が大きいが、半田以外の導電性の接合材、例えば銀ペーストなどのペースト型導電性接合材の場合にも有効である。<半導体チップのレイアウトについて>次に、半導体チップCP1のチップレイアウトについて、図22~図25および上記図13~図16を参照しながら説明する。図22は、本実施の形態の半導体装置PKGの説明図であり、半導体チップCP1に金属板MPLが接合された状態を示す平面図上面図が示されている。図22において金属板MPLを透視除去すると、上記図13と同じ図になる。図22は、上記図7において半導体チップCP1および金属板MPLのみを拡大して示した図と言うこともでき、上記図13は、上記図8において半導体チップCP1のみを拡大して示した図と言うこともできる。なお、図22にセンスMOS領域RG2も示してあるが、実際には、センスMOS領域RG2は半導体チップCP1の最上層保護膜上記保護膜12に対応に覆われている。図23は、図22において二点鎖線で囲まれた領域20を拡大した部分拡大平面図であり、金属板MPL、センスMOS領域RG2、パッド電極PDS1およびパッド電極PDS4のレイアウトが示されている。図24および図25は、本実施の形態の半導体装置PKGの説明図であり、ダイパッドDP1上に、半導体チップCP1が接着層BD1を介して搭載されて接合され、更に半導体チップCP1に対するボンディングワイヤBWの接続と金属板MPLの接続とが行われた状態が示されている。実際には、樹脂封止が行われて封止部MRが形成されて上記図1~図9のような半導体装置PKGが形成されているが、図24および図25では、上記封止部MRについては図示を省略している。なお、図24および図25は、断面図であるが、図面を見やすくするために、メインMOS領域RG1およびセンスMOS領域RG2以外についてはハッチングを省略してある。また、図24は、上記図7および図22におけるA1-A1線の位置での断面図に対応し、図25は、上記図7および図22におけるA2-A2線の位置での断面図に対応しているため、図24は上記図3に相当し、図25は上記図4に相当している。また、図22において、上記図7におけるA3-A3線とA4-A4線と同じ位置に、A3-A3線とA4-A4線とを示している。このため、上記図5は、上記図7および図22におけるA3-A3線の位置での断面図に対応し、上記図6は、上記図7および図22におけるA4-A4線の位置での断面図に対応していると言うこともできる。なお、上記図7および図22におけるA2-A2線およびA4-A4線は、センスMOS領域RG2を通過しており横切っており、上記図7および図22におけるA1-A1線およびA3-A3線は、センスMOS領域RG2を通過していない横切っていない。本実施の形態の半導体チップCP1は、パワーMOSFETQHだけでなく、パワーMOSFETQHに流れる電流を検知するためのセンスMOSFETQSも形成されている。すなわち、本実施の形態の半導体チップCP1は、パワーMOSFETQHおよびセンスMOSFETQSが形成された半導体チップであり、上記図14などに示されるように、パワーMOSFETQHに対応する縦型のパワーMOSFETが形成されたメインMOS領域RG1と、センスMOSFETQSに対応する縦型のパワーMOSFETが形成されたセンスMOS領域RG2とを有している。半導体チップCP1の主面表面には、ソース用のパッド電極PDS1,PDS2,PDS3,PDS4およびゲート用のパッド電極PDGを含む複数のパッド電極PDが形成されているが、このうち、パッド電極PDS1には金属板MPLが接合接続され、パッド電極PDS1以外のパッド電極PDパッド電極PDS2,PDS3,PDS4,PDGを含むにはボンディングワイヤBWが接続される。金属板MPLとセンスMOS領域RG2との平面的な位置関係を見ると、図22および図23などにも示されるように、平面視において、金属板MPLとセンスMOS領域RG2とは重なっておらず、センスMOS領域RG2の三辺を金属板MPLが囲んでいる。すなわち、平面視において、センスMOS領域RG2は略矩形状の平面形状を有しており、矩形の四辺のうちの三辺センスMOS領域RG2の三辺が、金属板MPLに対向している。また、パッド電極PDS1とセンスMOS領域RG2との平面的な位置関係を見ると、図13、図16、図22および図23などにも示されるように、平面視において、パッド電極PDS1とセンスMOS領域RG2とは重なっておらず、パッド電極PDS1が、センスMOS領域RG2の三辺を囲んでおり、別の言い方をすると、センスMOS領域RG2の三辺が、パッド電極PDS1に対向している。金属板MPLは、半導体チップCP1のパッド電極PDS1に接合されており、具体的には、金属板MPLのうち、半導体チップCP1のパッド電極PDS1に平面的に平面視で重なっている部分が、そのパッド電極PDS1に導電性の接着層接合材BDを介して接合接続、接着されている。このため、平面視において、金属板MPLとパッド電極PDS1との接合部分接合領域とセンスMOS領域RG2とは重なっておらず、金属板MPLとパッド電極PDS1との接合部分接合領域が、センスMOS領域RG2の三辺を囲んでおり、別の言い方をすると、センスMOS領域RG2の三辺が、金属板MPLとパッド電極PDS1との接合部分接着層BDで接合された部分に対向している。なお、図23は平面図であるが、図23において、金属板MPLとパッド電極PDS1との接合部分接合領域MPLaを、ハッチングを付して示してある。なお、平面視と言うときは、半導体チップCP1の主面表面に平行な平面で見たときを意味するものとする。平面的に見てという場合も、平面視と同義である。このような位置関係を得るために、具体的に次のように半導体チップCP1および金属板MPLを設計する。まず、半導体チップCP1については、半導体チップCP1の辺SD1に対向するパッド電極PDS1の辺SD7より特定的には辺SD7のほぼ中央付近において、半導体チップCP1の辺SD1から遠ざかる方向に局所的部分的にパッド電極PDS1が後退した平面視で後退した領域である後退部パッド後退部、凹部、平面的な凹部21を設けておく。そして、この後退部21内にセンスMOS領域RG2を配置しておく図13、図22、図23など参照。一方、金属板MPLについては、半導体チップCP2側となる金属板MPLの先端辺辺SD8において、半導体チップCP2から遠ざかる方向に局所的部分的に後退した平面視で後退した領域である後退部金属板後退部、凹部、平面的な凹部22を設けておく。そして、この後退部22内にセンスMOS領域RG2が位置する配置されるように、金属板MPLをソース用のパッド電極PDS1に接合する。これにより、センスMOS領域RG2の三辺が、金属板MPLで囲まれ、また、パッド電極PDS1で囲まれ、また、金属板MPLとパッド電極PDS1との接合部分で囲まれた状態別の言い方をすると、センスMOS領域RG2の三辺が、金属板MPLに対向し、また、パッド電極PDS1に対向し、また、金属板MPLとパッド電極PDS1との接合部に対抗した状態を得ることができる。ここで、センスMOS領域RG2の前記三辺は、図23に符号23a,23b,23cを付して示された3つの辺23a,23b,23cである。このような状態とする理由は、ダイパッドDP1と半導体チップCP1とを接合する接着層BD1に上記クラック113に相当するクラックが発生したとしても、接着層BD1においてセンスMOS領域RG2の下方の位置に、そのクラックができるだけ延在しないようにするためである。これについて、図26を参照して説明する。図26は、半導体装置PKGの模式的な断面図であり、ダイパッドDP1上に接着層BD1を介して半導体チップCP1が搭載接合され、その半導体チップCP1のパッド電極PDS1に金属板MPLが接着層BD3で接合された状態が模式的に示されているが、封止部MRの図示は省略してある。なお、図26は断面図であるが、図面を見やすくするために、ハッチングは省略してある。図26において、金属板MPLとダイパッドDP1とで半導体チップCP1の上下を挟んでいる領域すなわち半導体チップCP1の上方に金属板MPLが存在する領域を、符号RG11を付して示し、金属板MPLとダイパッドDP1とで半導体チップCP1の上下を挟んでいない領域すなわち半導体チップCP1の上方に金属板MPLが存在しない領域を、符号RG12を付して示している。半導体チップCP1は、金属板MPLとダイパッドDP1とで上下に挟まれている。平面視で半導体チップCP1はダイパッドDP1の上面に内包されているため、半導体チップCP1全体の下方にはダイパッドDP1が存在している。しかしながら、半導体チップCP1の表面には、平面視で金属板MPLに重なる領域部分と重ならない領域部分とがあるため、半導体チップCP1の表面は、上方に金属板MPLが存在する領域すなわち金属板MPLが接合された領域と、上方に金属板MPLが存在しない領域すなわち金属板MPLが接合されていない領域とを有している。このため、平面視で、半導体チップCP1全体に相当する平面領域は、金属板MPLとダイパッドDP1とで半導体チップCP1の上下を挟んでいる領域RG11と、金属板MPLとダイパッドDP1とで半導体チップCP1の上下を挟んでいない領域RG12とを足したものとなる。半導体装置PKGに熱ストレス例えば使用中の熱負荷や温度サイクル試験などが加わると、半導体チップCP1とダイパッドDP1とを接合する接着層BD1にクラック上記クラック113に相当するクラックが発生する虞がある。接着層BD1にクラックが発生する主原因の一つは、熱ストレスが加わったときに、ダイパッドDP1の熱膨張率熱膨張係数と半導体チップCP1の熱膨張率との差に起因して、ダイパッドDP1の熱膨張量熱膨張距離と半導体チップCP1の熱膨張量熱膨張距離とが相違してしまい、半導体チップCP1とダイパッドDP1との間に介在する接着層BD1に応力が生じて接着層BD1にクラックが発生することである。具体的には、半導体チップ主としてSiからなるの熱膨張率よりも金属からなるダイパッドDP1の熱膨張率が大きいため、熱ストレスが加わった際に、ダイパッドDP1の熱膨張量は大きく、それに比べて半導体チップCP1の熱膨張量は小さいため、熱膨張量が相対的に大きなダイパッドDP1と熱膨張量が相対的に小さな半導体チップCP1との間に介在する接着層BD1に、大きな応力が発生してクラックが生じてしまう。しかしながら、金属板MPLとダイパッドDP1とで半導体チップCP1が上下に挟まれていない領域RG12すなわち半導体チップCP1の上方に金属板MPLが存在しない領域に比べて、金属板MPLとダイパッドDP1とで半導体チップCP1が上下に挟まれている領域RG11すなわち上方に金属板MPLが存在する領域では、接着層BD1におけるクラックが発生しにくいことが、本発明者の実験により確認された。これは、以下の理由によるものと考えられる。すなわち、半導体チップCP1のうち、金属板MPLとダイパッドDP1とで半導体チップCP1が上下に挟まれた領域RG11では、熱ストレスが加わると、半導体チップCP1は下側のダイパッドDP1によって熱膨張方向に引っ張られるだけでなく、上側の金属板MPLによっても熱膨張方向に引っ張られるため、領域RG12よりも領域RG11の方が、半導体チップCP1は熱膨張しやすくなるすなわち熱膨張量が大きくなる。このため、ダイパッドDP1と半導体チップCP1との熱膨張量の差は、領域RG12に比べて、領域RG11の方が、小さくなる。つまり、RG12に比べて、RG11の方が、ダイパッドDP1と半導体チップCP1との熱膨張量の差が小さくなり、それによって、接着層BD1に発生する応力も、RG12に比べてRG11の方が小さくなる。すなわち、半導体チップCP1よりも金属板MPLおよびダイパッドDP1の方が熱膨張率が大きいため、熱ストレスが加わったときに、領域RG11では、上側の金属板MPLと下側のダイパッドDP1との両方が半導体チップCP1を熱膨張方向に引っ張るように作用するため、領域RG12よりも領域RG11の方が、半導体チップCP1とダイパッドDP1との熱膨張量の差は小さくなり、接着層BD1に生じる応力も小さくなる。接着層BD1におけるクラックは、接着層BD1に生じる応力が大きい所で発生しやく、応力が小さいところでは発生しにくいため、領域RG12に比べて、領域RG11では、接着層BD1におけるクラックが発生しにくくなる。そこで、本実施の形態では、金属板MPLとダイパッドDP1とで半導体チップCP1の上下を挟んだ領域RG11すなわち上方に金属板MPLが存在する領域に準じる場所にセンスMOS領域RG2を配置し、それによって、センスMOS領域RG2の直下の接着層BD1にクラックが発生するのを抑制している。つまり、半導体チップCP1において、半導体チップCP1とダイパッドDP1との熱膨張量の差を小さくできる位置にセンスMOS領域RG2を配置し、それによって、センスMOS領域RG2の直下の接着層BD1にクラックが発生するのを抑制するのである。すなわち、上述したように、金属板MPLとセンスMOS領域RG2との平面的な位置関係を見ると、平面視において、センスMOS領域RG2の三辺23a,23b,23cを金属板MPLが囲んでいる別の言い方をすると、センスMOS領域RG2の三辺が金属板MPLに対向している。また、パッド電極PDS1とセンスMOS領域RG2との平面的な位置関係を見ると、平面視において、パッド電極PDS1が、センスMOS領域RG2の三辺23a,23b,23cを囲んでいる別の言い方をすると、センスMOS領域RG2の三辺がパッド電極PDS1に対向している。つまり、平面視において、金属板MPLとパッド電極PDS1との接合部分MPLaが、センスMOS領域RG2の三辺23a,23b,23cを囲んでいる別の言い方をすると、センスMOS領域RG2の三辺が、金属板MPLとパッド電極PDS1との接合部分に対向している。別の見方をすると、平面視において、センスMOS領域RG2から辺SD2に近づく方向この方向は辺SD1に平行と、センスMOS領域RG2から辺SD3に近づく方向この方向は辺SD1に垂直と、センスMOS領域RG2から辺SD4に近づく方向この方向は辺SD1に平行とには、パッド電極PDS1、金属板MPL、および金属板MPLとパッド電極PDS1との接合部分MPLaが存在している。また、センスMOS領域RG2の上方には、ソース配線10S1パワーMOSFETQH用のソース配線10S1ではなくソース配線10S2センスMOSFETQS用のソース配線10S2を配置する必要があるため、パワーMOSFETQHのソース用のパッド電極PDS1をセンスMOS領域RG2の直上領域にまで延在させることは困難である。このため、パワーMOSFETQHのソース用のパッド電極PDS1は、センスMOS領域RG2と平面視で重なっていない。このため、金属板MPLとパッド電極PDS1との接合部分MPLaは、センスMOS領域RG2と平面視で重なっておらず、また、金属板MPLも、センスMOS領域RG2と平面視で重なっていない。このようなセンスMOS領域RG2の配置位置は、上述した金属板MPLとダイパッドDP1とで半導体チップCP1の上下を挟んだ領域RG11に準じる場所であり、その下方の接着層BD1においてクラックが発生しにくい場所である。このため、このような位置にセンスMOS領域RG2を配置することにより、センスMOS領域RG2の直下の接着層BD1にクラックが発生するのを抑制または防止することができるつまり、接着層BD1におけるセンスMOS領域RG2の下方の位置に、上記クラック113に相当するクラックが形成されるのを抑制または防止することができる。これにより、上記クラック113に起因してセンスMOSFETQSによるパワーMOSFETQHに流れる電流の検知精度が低下するのを、抑制または防止できるようになるため、センスMOSFETQSによるパワーMOSFETQHに流れる電流の検知精度を向上させることができる。従って、半導体装置の信頼性を向上させることができる。また、センスMOSFETQSのソース用のパッド電極PDS4は、半導体チップCP1の主面において、内側よりも外周部辺SD1に近い位置に配置していた方が、ボンディングワイヤBWのような導電性部材を接続しやすくなる。このため、本実施の形態では、半導体チップCP1の主面表面において、センスMOS領域RG2とセンスMOSFETQSのソース用のパッド電極PDS4とを同じ平面位置上下で重なる位置に配置するのではなく、センスMOS領域RG2よりも、センスMOSFETQSのソース用のパッド電極PDS4を、外側辺SD1に近い側に配置している。換言すれば、半導体チップCP1の主面において、センスMOS領域RG2よりもパッド電極PDS4の方が、半導体チップCP1の主面の外周部辺SD1に近くなるように、センスMOS領域RG2およびパッド電極PDS4を配置している。つまり、半導体チップCP1の主面において、半導体チップCP1の主面の外周辺SD1からセンスMOS領域RG2までの距離間隔L1よりも、半導体チップCP1の主面の外周辺SD1からパッド電極PDS4までの距離間隔L2が小さく短くなるようにしているすなわちL1>L2、図23参照。つまり、本実施の形態では、半導体チップCP1の主面において、センスMOS領域RG2よりも、センスMOSFETQSのソース用のパッド電極PDS4の方が、半導体チップCP1の主面の辺SD1の近くに配置されているのである。なお、半導体チップCP1の主面において、2つの位置のどちらが外側に位置しているかを判別するには、半導体チップCP1の主面の外周からの距離間隔がより小さい方を、外側とみなすものとする。換言すれば、半導体チップCP1の主面において、2つの位置のどちらが内側に位置しているかを判別するには、半導体チップCP1の主面の外周からの距離間隔がより大きい方を、内側とみなすものとする。センスMOS領域RG2の配置位置を上述のようにしたことにより、接着層BD1におけるセンスMOS領域RG2の下方の位置にクラックが形成されるのを抑制または防止して、センスMOSFETQSによるパワーMOSFETQHに流れる電流の検知精度を向上させる。その上で、センスMOS領域RG2よりもパッド電極PDS4を外側に配置するすなわちセンスMOS領域RG2よりもパッド電極PDS4の方が辺SD1の近くに配置されることにより、センスMOSFETQSのソース用のパッド電極PDS4にボンディングワイヤBWのような導電性部材を接続しやすくすることができる。なお、センスMOS領域RG2に形成されたセンスMOSFETQSのソース領域センスMOS領域RG2の上記半導体領域4に対応と、センスMOSFETQSのソース用のパッド電極PDS4とは、半導体チップCP1内に形成された上記ソース配線ソース用配線10S2を介して通じて電気的に接続されている。また、平面視で、センスMOS領域RG2の前記三辺23a,23b,23c以外の一辺図23に示される辺23dと、半導体チップCP1の辺SD1との間には、パッド電極PDS1、金属板MPL、および金属板MPLとパッド電極PDS1との接合部分MPLaは位置して存在していない。別の見方をすると、平面視において、センスMOS領域RG2から辺SD1に近づく方向この方向は辺SD1に垂直には、パッド電極PDS1、金属板MPL、および金属板MPLとパッド電極PDS1との接合部分MPLaは存在していない。これにより、半導体チップCP1の主面において、センスMOS領域RG2から辺SD1に近づく方向にソース配線10S2を延在させることができるため、センスMOS領域RG2よりも、センスMOSFETQSのソース用のパッド電極PDS4を、辺SD1に近い側に、容易に配置することができる。また、半導体チップCP1は、リードLD1と半導体チップCP2との間に配置され、半導体チップCP1の主面表面は、半導体チップCP2側の辺チップ辺SD1と、この辺チップ辺SD1に対向する辺チップ辺SD3とを有している上記図7、図8参照。半導体チップCP1の主面表面において、センスMOS領域RG2は、辺SD3よりも辺SD1に近くなるように配置されているが、平面視で、金属板MPLの半導体チップCP2に対向する側の先端辺辺SD8と辺チップ辺SD1との間の距離間隔L3は、センスMOS領域RG2と辺チップ辺SD1との間の距離間隔L1以下となっているすなわちL1≧L3、図23参照。ここで、距離L1,L2,L3および後述の距離L4,L5は、辺SD1に垂直な方向に沿った距離に対応している。図27は、上記図20の構造の平面図であり、上記図22に相当する平面図が示されている。また、図28は、図27において二点鎖線で囲まれた領域120を拡大した部分拡大平面図であり、センスMOS領域RG102の位置を点線で示してある。図27および図28の場合、本実施の形態とは異なり、センスMOS領域RG102と半導体チップCP101の辺チップ辺SD101との間の距離L101が、金属板MPL101の先端辺SD108と半導体チップCP101の辺チップ辺SD101との間の距離L103よりも小さく短くなっているすなわちL101<L103。ここで、辺SD101は上記辺SD1に対応するものであり、先端辺SD108は上記先端辺SD8に対応するものである。半導体チップCP101の主面表面において、金属板MPL101の先端辺SD108よりも辺SD101側の領域は、金属板MPL101とダイパッドDP1とで半導体チップCP101が上下に挟まれた上記領域RG11から外れるため、この領域RG11に比べて、下方の上記半田111にクラックが発生しやすくなる。このため、図27および図28の場合センスMOS領域RG102と辺チップ辺SD101との間の距離L101が金属板MPL101の先端辺SD108と辺チップ辺SD101との間の距離L101よりも小さい場合には、センスMOS領域RG102の直下の上記半田111にクラックが発生しやすくなる。それに対して、本実施の形態では、平面視で、金属板MPLの先端辺SD8と半導体チップCP1の辺チップ辺SD1との間の距離L3が、センスMOS領域RG2と辺チップ辺SD1との間の距離L1以下となっているすなわちL3≦L1。つまり、本実施の形態では、半導体チップCP1の主面表面において、金属板MPLの先端辺SD8よりも内側の位置にセンスMOS領域RG2を配置している。これにより、センスMOS領域RG2が形成されている位置での半導体チップCP1とダイパッドDP1との熱膨張量の差を小さくすることができるため、センスMOS領域RG2の直下の接着層BD1にクラックが発生するのを、より的確に抑制または防止することができる。このため、センスMOSFETQSによるパワーMOSFETQHに流れる電流の検知精度をより的確に向上させることができ、半導体装置の信頼性をより的確に向上させることができる。また、本実施の形態は、半導体チップCP1を挟む金属板MPLとダイパッドDP1とが同じ材料により形成されていることが好ましい。これは、金属板MPLとダイパッドDP1とが同じ材料により形成されていれば、金属板MPLの熱膨張率熱膨張係数とダイパッドDP1の熱膨張率熱膨張係数とが同じになり、熱ストレスが加わったときに、上側の金属板MPLと下側のダイパッドDP1とが半導体チップCP1を熱膨張方向に同程度に引っ張るように作用するためである。これにより、センスMOS領域RG2の直下の接着層BD1にクラックが発生するのを抑制または防止する効果を、より的確に得ることができるようになる。このため、金属板MPLをアルミニウムAlまたはアルミニウムAl合金により形成する場合は、ダイパッドDP1も、金属板MPLと同じ材料であるアルミニウムAlまたはアルミニウムAl合金により形成することが好ましい。また、金属板MPLを銅Cuまたは銅Cu合金により形成する場合は、ダイパッドDP1も、金属板MPLと同じ材料である銅Cuまたは銅Cu合金により形成することが好ましい。加工しやすい、熱伝導性が高い、および比較的安価であるという点で、金属板MPLおよびダイパッドDP1の材料として、銅Cuまたは銅Cu合金は、特に好ましい。また、ダイパッドDP2およびリードLDもダイパッドDP1および金属板MPLと同じ材料により形成すれば、ダイパッドDP1、ダイパッドDP2およびリードLDをリードフレームを用いて形成できるため、半導体装置PKGの製造が容易になるので、更に好ましい。また、金属板MPLとダイパッドDP1とを同じ材料により形成するだけでなく、金属板MPLを半導体チップCP1のパッド電極PDS1に接合する接着層BD3を、半導体チップCP1をダイパッドDP1に接合する接着層BD1と同じ材料により形成すれば、更に好ましい。すなわち、半導体チップCP1をダイパッドDP1に接合する接着層BD1を半田にする場合は、金属板MPLを半導体チップCP1のパッド電極PDS1に接合する接着層BD3も半田にすることが好ましい。これにより、熱ストレスが加わったときに、上側の金属板MPLが半導体チップCP1を熱膨張方向に引っ張る作用と、下側のダイパッドDP1が半導体チップCP1を熱膨張方向に引っ張る作用とを、更に均等化することができるため、センスMOS領域RG2の直下の接着層BD1にクラックが発生するのを抑制または防止する効果を、更に的確に得ることができるようになる。次に、本実施の形態の種々の変形例について説明する。<半導体チップCP1の第1変形例について>第1変形例の半導体チップCP1を、以下、符号CP1aを付して半導体チップCP1aと称することとする。図29~図31は、半導体チップCP1aのチップレイアウトを示す平面図であり、それぞれ上記図13~図15に対応するものである。このうち、図29は、半導体チップCP1aの上面図に対応しており、半導体チップCP1aの表面側すなわちパッド電極PDが形成された側の主面が示されている。なお、図29は平面図であるが、理解を簡単にするために、ボンディングパッドパッド電極PDG,PDS1,PDS2,PDS3,PDS4,PDA,PDCを含むパッド電極PDにハッチングを付してある。なお、理解を簡単にするために、図29にセンスMOS領域RG2およびダイオード領域ダイオード形成領域RG3も示してあるが、実際には、センスMOS領域RG2およびダイオード領域RG3は半導体チップCP1の最上層保護膜上記保護膜12に対応に覆われている。図30は、平面図であるが、半導体チップCP1aにおけるメインMOS領域RG1、センスMOS領域RG2およびダイオード領域RG3をハッチングを付して示し、また、ボンディングパッドパッド電極PDG,PDS1,PDS2,PDS3,PDS4,PDA,PDCの位置を点線で示してある。図31は、平面図であるが、半導体チップCP1aにおけるソース配線10S1,10S2、アノード配線10Aおよびカソード配線10Cのレイアウトをハッチングを付した領域で示し、また、ボンディングパッドパッド電極PDG,PDS1,PDS2,PDS3,PDS4,PDA,PDCの位置を点線で示してある。なお、図30および図31において点線で示したボンディングパッドパッド電極PDG,PDS1,PDS2,PDS3,PDS4,PDA,PDCの位置は、図29においてハッチングを付して示した領域に対応している。また、図32は、半導体チップCP1aの部分拡大平面図要部平面図であり、図29において二点鎖線で囲まれた領域20aを拡大した部分拡大平面図であり、メインMOS領域RG1、センスMOS領域RG2、ダイオード領域RG3、パッド電極PDS1,PDS4,PDA,PDC、ソース配線10S1,10S2、アノード配線10Aおよびカソード配線10Cのレイアウトが示されている。図33は、半導体チップCP1aに金属板MPLが接合された状態を示す平面図上面図であり、上記図22に対応するものである。なお、図33にセンスMOS領域RG2およびダイオード領域RG3も示してあるが、実際には、センスMOS領域RG2およびダイオード領域RG3は半導体チップCP1aの最上層保護膜上記保護膜12に対応に覆われている。図34は、図33において二点鎖線で囲まれた領域20aを拡大した部分拡大平面図であり、上記図23に対応するものであり、金属板MPL、センスMOS領域RG2、ダイオード領域RG3およびパッド電極PDS1,PDS4,PDA,PDCのレイアウトが示されている。なお、図34は平面図であるが、図34において、金属板MPLとパッド電極PDS1との接合部分接合領域MPLaを、ハッチングを付して示してある。図35は、半導体チップCP1aの要部断面図であり、ダイオード領域RGをおよびパッド電極PDAを通る横切る断面が図示されている。半導体チップCP1aには、上記パワーMOSFETQHメインMOS領域RG1およびセンスMOSFETQSセンスMOS領域RG2だけでなく、温度検知用のダイオードダイオード素子も形成されており、このダイオードが形成された領域が、ダイオード領域RG3である。従って、半導体チップCP1aは、図30からも分かるように、上記パワーMOSFETQHが形成されたメインMOS領域RG1と、上記センスMOSFETQSが形成されたセンスMOS領域RG2と、温度検知用のダイオードダイオード素子が形成されたダイオード領域RG3とを有している。ダイオード領域RG3に形成されたダイオードは、パワーMOSFETQHの温度を検知するためのダイオード回路であり、パワーMOSFETQHの発熱を検知するためのダイオード回路とみなすこともでき、パワーMOSFETQHの温度発熱を検知可能とするために、半導体チップCP1においてパワーMOSFETQHの近傍に配置されている。ダイオード領域RG3に形成されたダイオードを、温度検知回路とみなすこともできる。ダイオード領域RG3に形成されたダイオードのアノードは、アノード配線10Aを介して、アノード用のパッド電極PDAと電気的に接続されており、ダイオード領域RG3に形成されたダイオードのカソードは、カソード配線10Cを介して、カソード用のパッド電極PDCと電気的に接続されている。アノード配線10Aおよびカソード配線10Cは、パターニングされた上記導電体膜10により形成されている。このため、アノード配線10Aおよびカソード配線10Cは、上記ソース配線10S1、上記ソース配線および上記ゲート配線10Gと同層の配線である。半導体チップCP1は、パッド電極として、ソース用のパッド電極PDS1,PDS2,PDS3,PDS4およびゲート用のパッド電極PDGに加えて、ダイオード領域RG3に形成されたダイオードのアノード用のパッド電極PDAと、ダイオード領域RG3に形成されたダイオードのカソード用のパッド電極PDCとを有している。アノード用のパッド電極PDAおよびカソード用のパッド電極PDCには、上記ボンディングワイヤBWが接続され、そのボンディングワイヤBWパッド電極PDAまたはパッド電極PDCに一端が接続された上記ボンディングワイヤBWの他端は半導体チップCP2のパッド電極PD2に接続されるを介して、上記半導体チップCP2に形成された制御回路CLCに電気的に接続される。ダイオードは、温度によって電圧-電流特性が変化するため、ダイオード領域RG3に形成されているダイオードの電圧-電流特性を検知モニタすることで、半導体チップCP1aにおけるこのダイオードの温度を検知することができる。このため、半導体チップCP1aにおいて、パワーMOSFETQHの近傍にダイオード領域RG3ダイオードを配置することで、パワーMOSFETQHの温度発熱をダイオードで検知することができる。例えば、ダイオード領域RG3に形成されているダイオードに一定電流を流した状態でそのダイオードの電圧アノードおよびカソード間の電圧を検知モニタし、この電圧値からそのダイオードの温度を知ることができる。つまり、ダイオードにおいて、一定電流を流したときの電圧は、温度が高くなるほど低くなるため、この電圧を利用してダイオードの温度を検知することができる。ダイオード領域RG3に形成されているダイオードへの定電流の供給およびそのダイオードの電圧アノードおよびカソード間の電圧の検知は、上記半導体チップCP2の制御回路CLCによって行うことができる。また、ダイオード領域RG3に形成されているダイオードに一定電圧を印加した状態でそのダイオードの電流アノードおよびカソード間の電流を検知モニタし、この電流値からそのダイオードの温度を知ることも可能である。このため、パワーMOSFETQHが過剰に発熱してダイオード領域RG3に形成されているダイオードの温度が所定の上限温度よりも高くなったときには、上記制御回路CLCの上記ドライバ回路DRがパワーMOSFETQHのゲートにオフ信号を供給するあるいはオン信号の供給を停止することでパワーMOSFETQHをオフ状態に切り換える。これにより、パワーMOSFETQHの過剰な発熱時には、これをダイオード領域RG3のダイオードによって検知して、パワーMOSFETQHを速やかにオフ状態に切り換えることができる。例えば、パワーMOSFETQHをオンにして上記電源BTから上記負荷LAに電圧を印加している状態でもしも上記負荷LAが短絡すると、パワーMOSFETQHに大電流通常動作時よりも大きな電流が流れてしまい、パワーMOSFETQHが過剰に発熱する。このパワーMOSFETQHの過剰な発熱による温度上昇を、ダイオード形成領域RG3に形成されているダイオードで検知することで、上記負荷LAが短絡したときには、パワーMOSFETQHを速やかにオフ状態に切り換えることができる。このように、半導体チップCP1aは、温度検知用のダイオードダイオード素子が形成されたダイオード領域RG3を有している。このダイオードダイオード領域RG3に形成されたダイオードは、図35に示されるようなPN接合を利用したダイオードDD1とすることができる。すなわち、図35に示されるように、ダイオード領域RG3において、フィールド絶縁膜素子分離領域2上にダイオード形成用の多結晶シリコン膜31が形成されている。この多結晶シリコン膜31は、n型不純物例えばリンが導入されたn型シリコン部分n型シリコン領域31aと、p型不純物例えばホウ素が導入されたp型シリコン部分p型シリコン領域31bとを有しており、n型シリコン部分31aとp型シリコン部分31bとは互いに隣接しており、p型シリコン部分31bとn型シリコン部分31aとの界面にPN接合が形成されている。多結晶シリコン膜31はゲート電極7やゲート引き出し用の配線部7aと同一層の導電性膜により形成することもできるが、多結晶シリコン膜31とゲート電極7およびゲート引き出し用の配線部7aとは互いに分離されており、電気的に接続されていない。p型シリコン部分31bとn型シリコン部分31aとの間界面にPN接合が形成されることにより、ダイオードDD1が形成されている。すなわち、ダイオード領域RG3に形成された多結晶シリコン膜31のp型シリコン部分31bがダイオードDD1のアノードとなり、ダイオード領域RG3に形成されたこの多結晶シリコン膜31のn型シリコン部分31aがダイオードDD1のカソードとなっている。アノード配線10Aは、絶縁膜8に形成されたコンタクトホール開口部、貫通孔9cを通じて多結晶シリコン膜31のp型シリコン部分31bと電気的に接続され、カソード配線10Cは、絶縁膜8に形成されたコンタクトホール開口部、貫通孔9dを通じて多結晶シリコン膜31のn型シリコン部分31aと電気的に接続されている。このアノード配線10Aおよびカソード配線10Cは、上記ゲート配線10G、ソース配線10S1,10S2と同層に形成されているすなわちパターニングされた上記導電体膜10により形成されている。そして、また、保護膜12の開口部13から露出するアノード配線10Aによって、上記ダイオードDD1のアノード用のパッド電極PDAが形成され、保護膜12の開口部13から露出するカソード配線10Cによって、上記ダイオードDD1のカソード用のパッド電極PDCが形成されている。上記半導体チップCP1においては、半導体チップCP1の辺SD1から遠ざかる方向に局所的部分的にパッド電極PDS1が後退した後退部21内にセンスMOS領域RG2を配置していたが、半導体チップCP1aでは、図29~図34からも分かるように、この後退部21内にセンスMOS領域RG2とダイオード領域RG3とを配置している。そして、金属板MPLの先端辺SD8の後退部22内にセンスMOS領域RG2およびダイオード領域RG3が位置する配置されるように、金属板MPLをソース用のパッド電極PDS1に接合する。このため、半導体チップCP1の代わりに半導体チップCP1aを用いた場合は、金属板MPLとセンスMOS領域RG2およびダイオード領域RG3との平面的な位置関係を見ると、平面視において、センスMOS領域RG2の三辺とダイオード領域RG3の三辺とを金属板MPLが囲んでいる別の言い方をすると、センスMOS領域RG2の三辺とダイオード領域RG3の三辺とが金属板MPLに対向している。また、パッド電極PDS1とセンスMOS領域RG2およびダイオード領域RG3との平面的な位置関係を見ると、平面視において、パッド電極PDS1が、センスMOS領域RG2の三辺とダイオード領域RG3の三辺とを囲んでいる別の言い方をすると、センスMOS領域RG2の三辺とダイオード領域RG3の三辺とがパッド電極PDS1に対向している。つまり、平面視において、金属板MPLとパッド電極PDS1との接合部分MPLaが、センスMOS領域RG2の三辺とダイオード領域RG3の三辺とを囲んでいる別の言い方をすると、センスMOS領域RG2の三辺とダイオード領域RG3の三辺とが、金属板MPLとパッド電極PDS1との接合部分に対向している。別の見方をすると、平面視において、センスMOS領域RG2から辺SD2に近づく方向この方向は辺SD1に平行と、センスMOS領域RG2から辺SD3に近づく方向この方向は辺SD1に垂直と、センスMOS領域RG2から辺SD4に近づく方向この方向は辺SD1に平行とには、パッド電極PDS1、金属板MPL、および金属板MPLとパッド電極PDS1との接合部分MPLaが存在している。また、平面視において、ダイオード領域RG3から辺SD2に近づく方向この方向は辺SD1に平行と、ダイオード領域RG3から辺SD3に近づく方向この方向は辺SD1に垂直と、ダイオード領域RG3から辺SD4に近づく方向この方向は辺SD1に平行とには、パッド電極PDS1、金属板MPL、および金属板MPLとパッド電極PDS1との接合部分MPLaが存在している。一方、平面視において、センスMOS領域RG2から辺SD1に近づく方向この方向は辺SD1に垂直には、パッド電極PDS1、金属板MPL、および金属板MPLとパッド電極PDS1との接合部分MPLaは存在していない。また、平面視において、ダイオード領域RG3から辺SD1に近づく方向この方向は辺SD1に垂直には、パッド電極PDS1、金属板MPL、および金属板MPLとパッド電極PDS1との接合部分MPLaは存在していない。また、半導体チップCP1の主面表面において、センスMOS領域RG2およびダイオード領域RG3は、辺SD3よりも辺SD1に近くなるように配置されている。そして、平面視で、金属板MPLの先端辺SD8と辺SD1との間の距離間隔L3は、センスMOS領域RG2と辺SD1との間の距離間隔L1以下で、かつ、ダイオード領域RG3と辺SD1との間の距離間隔L4以下となっているすなわちL1≧L3かつL4≧L3、図34参照。このようにすることで、上記半導体チップCP1を使用した場合と同様に、半導体チップCP1aを使用した場合でも、センスMOS領域RG2の直下の接着層BD1にクラックが発生するのを抑制または防止することができる。これにより、上記クラック113に起因してセンスMOSFETQSによるパワーMOSFETQHに流れる電流の検知精度が低下するのを、抑制または防止できるようになるため、センスMOSFETQSによるパワーMOSFETQHに流れる電流の検知精度を向上させることができる。従って、半導体装置の信頼性を向上させることができる。半導体チップCP1aを使用した場合には、更に、ダイオード領域RG3の直下の接着層BD1にクラックが発生するのを抑制または防止することができるつまり、接着層BD1におけるダイオード領域RG3の下方の位置に、上記クラック113に相当するクラックが形成されるのを抑制または防止することができる。これにより、接着層BD1の劣化に伴う抵抗増加を抑制できるという効果を得ることができる。また、半導体チップCP1aにおいては、ダイオード領域RG3よりも、アノード用のパッド電極PDAおよびカソード用のパッド電極PDCを、外側辺SD1に近い側に配置している。換言すれば、半導体チップCP1aの主面において、ダイオード領域RG3よりも、アノード用のパッド電極PDAおよびカソード用のパッド電極PDCの方が、半導体チップCP1aの主面の辺SD1の近くに配置されている。つまり、半導体チップCP1aの主面において、半導体チップCP1aの辺SD1からダイオード領域RG3までの距離間隔L4よりも、半導体チップCP1aの辺SD1からパッド電極PDAまでの距離間隔L5および半導体チップCP1aの辺SD1からパッド電極PDCまでの距離間隔L6が小さく短くなるようにしているすなわちL4>L5かつL4>L6、図34参照。これにより、アノード用のパッド電極PDAおよびカソード用のパッド電極PDCを、半導体チップCP1aの主面において、辺SD1に近い位置に配置できるため、ボンディングワイヤBWのような導電性部材をパッド電極PDA,PDCに接続しやすくなる。半導体チップCP1aの他の構成は、上記半導体チップCP1と基本的には同じであり、半導体チップCP1aを用いた半導体装置PKGの他の構成は、上記図1~図9の半導体装置PKGと基本的には同じであるので、ここではその説明は省略する。次に、第1変形例の半導体チップCP1aの更なる変形例について、図36および図37を参照して説明する。図36は、第1変形例の半導体チップCP1aの更なる変形例を示す平面図であり、上記図33に対応するものであり、半導体チップCP1aに金属板MPLが接合された状態が示されている。なお、図36にセンスMOS領域RG2およびダイオード領域RG3も示してあるが、実際には、センスMOS領域RG2およびダイオード領域RG3は半導体チップCP1aの最上層保護膜上記保護膜12に対応に覆われている。図37は、図36において二点鎖線で囲まれた領域20bを拡大した部分拡大平面図であり、上記図34に対応するものであり、金属板MPL、センスMOS領域RG2、ダイオード領域RG3およびパッド電極PDS1,PDS4,PDA,PDCのレイアウトが示されている。なお、図37は平面図であるが、図37において、金属板MPLとパッド電極PDS1との接合部分接合領域MPLaを、ハッチングを付して示してある。図33および図34の半導体チップCP1aと図36および図37の半導体チップCP1aとの相違点は、図33および図34の場合は、平面視で、センスMOS領域RG2とダイオード領域RG3との間にパッド電極PDS1および金属板MPLが延在していない配置されていないのに対して、図36および図37の場合は、平面視で、センスMOS領域RG2とダイオード領域RG3との間にパッド電極PDS1および金属板MPLが延在している配置されていることである。つまり、図33および図34の場合は、平面視で、センスMOS領域RG2とダイオード領域RG3との間に、パッド電極PDS1と金属板MPLとの接合部MPLaは延在していない配置されていないのに対して、図36および図37の場合は、平面視で、センスMOS領域RG2とダイオード領域RG3との間に、パッド電極PDS1と金属板MPLとの接合部MPLaが延在している配置されている。すなわち、図33および図34の場合は、パッド電極PDS1の辺SD7において、半導体チップCP1の辺SD1から遠ざかる方向に局所的にパッド電極PDS1が後退した1つの後退部21を設け、この同じ後退部21内にセンスMOS領域RG2とダイオード領域RG3とを配置していた。そして、金属板MPLについては、金属板MPLの先端辺SD8において、半導体チップCP2から遠ざかる方向に局所的に後退した1つの後退部22を設けておき、この後退部22内にセンスMOS領域RG2およびダイオード領域RG3が位置するように、金属板MPLをソース用のパッド電極PDS1に接合していた。一方、図36および図37の場合は、パッド電極PDS1の辺SD7において、半導体チップCP1の辺SD1から遠ざかる方向に局所的にパッド電極PDS1が後退した2つの後退部21,21aを設け、一方の後退部21内にセンスMOS領域RG2を配置し、他方の後退部21a内にダイオード領域RG3を配置している。そして、金属板MPLについては、金属板MPLの先端辺SD8において、半導体チップCP2から遠ざかる方向に局所的に後退した2つの後退部22,22aを設けておき、一方の後退部22内にセンスMOS領域RG2が位置し、他方の後退部22a内にダイオード領域RG3が位置するように、金属板MPLをソース用のパッド電極PDS1に接合している。図36および図37の場合も、他の構成については、上記図29~図34の場合と基本的には同じであるので、ここではその説明は省略する。図36および図37の場合は、平面視で、センスMOS領域RG2とダイオード領域RG3との間に、パッド電極PDS1および金属板MPLが延在している従ってパッド電極PDS1と金属板MPLとの接合部MPLaが延在しているため、センスMOS領域RG2の近くとダイオード領域RG3の近くとに、パッド電極PDS1と金属板MPLとの接合部MPLaを配置することができる。このため、図36および図37の場合は、図33および図34の場合よりも、センスMOS領域RG2およびダイオード領域RG3の直下の接着層BD1にクラックが発生するのを抑制または防止できる効果を、より高めることができる。一方、図33および図34の場合は、平面視で、センスMOS領域RG2とダイオード領域RG3との間に、パッド電極PDS1および金属板MPLが延在していないため、金属板の加工性という点で有利である。<半導体チップCP1の第2変形例について>第2変形例の半導体チップCP1を、以下、符号CP1bを付して半導体チップCP1bと称することとする。また、半導体チップCP1の代わりに半導体チップCP1bを用いた半導体装置PKGを、符号PKGbを付して半導体装置PKGbと称することとする。図38は、半導体装置PKGbの平面透視図上面図であり、封止部MRを透視したときの半導体装置PKGbの上面側の平面透視図が示されている。図39~図41は、半導体装置PKGbの断面図であり、図38のC1-C1線の位置での半導体装置PKGbの断面が図39にほぼ対応し、図38のC2-C2線の位置での半導体装置PKGbの断面が図40にほぼ対応し、図38のC3-C3線の位置での半導体装置PKGbの断面が図41にほぼ対応する。図42は、半導体チップCP1bに金属板MPL1,MPL2が接合された状態を示す平面図上面図であり、上記図22に相当している。図42は、図38において半導体チップCP1bおよび金属板MPL1,MPL2のみを拡大して示した図と言うこともできる。なお、図42にセンスMOS領域RG2a,RG2bも示してあるが、実際には、センスMOS領域RG2a,RG2bは半導体チップCP1bの最上層保護膜上記保護膜12に対応に覆われている。図43は、図42において二点鎖線で囲まれた領域20cを拡大した部分拡大平面図であり、上記図23に相当している。図43は平面図であるが、図43において、金属板MPL1とパッド電極PDS1との接合部分接合領域MPLaを、ハッチングを付して示してある。なお、図42において二点鎖線で囲まれた領域20dを拡大した部分拡大平面図も、図43と同じになる。図44は、半導体チップCP1bの部分拡大平面図要部平面図であり、上記図16に相当している。図44は、図43と同じ平面領域が示されているが、図44には、センスMOS領域RG2a、パッド電極PDS1a,PDS4a、ソース配線10S1,10S2のレイアウトが示されている。図45は、半導体装置PKGbの回路図回路ブロック図である。図45において、二点鎖線で囲まれた部分が半導体装置PKGbで構成された部分であり、符号RG21を付した点線で囲まれた部分が半導体チップCP1の第1MOSFET領域RG21で構成された部分であり、符号RG22を付した点線で囲まれた部分が半導体チップCP1の第2MOSFET領域RG22で構成された部分である。半導体装置PKGbは、2チャンネルの出力を有する半導体装置であり、半導体チップCP1bは、第1MOSFET領域RG21と第2MOSFET領域RG22とで構成されている。第1MOSFET領域RG21と第2MOSFET領域RG22とは、半導体チップCP1bの両側辺SD1に平行な方向の両側に並んで配置されており、素子分離用の絶縁膜上記フィールド絶縁膜2に対応などにより互いに電気的に分離されている。すなわち、平面的に見て、半導体チップCP1bの約半分が第1MOSFET領域RG21となり、残りの約半分が第2MOSFET領域RG22となっている。より具体的に説明すると、平面的に見て、半導体チップCP1bを半導体チップCP1bの対向する二辺SD2,SD4間で均等に2つの区画領域に分けたときに、一方が第1MOSFET領域RG21となり、他方が第2MOSFET領域RG22となっている。第1MOSFET領域RG21は、上記半導体チップCP1と基本的には同じ構造を有しており、また、第2MOSFET領域RG22も、上記半導体チップCP1と基本的には同じ構造を有している。つまり、半導体チップCP1bは、2つの上記半導体チップCP1を、辺SD2と辺SD4とで繋げて一体化したような構成を有している。第1MOSFET領域RG21と第2MOSFET領域RG22とは、基本的には同じ構成を有しているが、鏡面対称第1MOSFET領域RG21と第2MOSFET領域RG22との間の仮想的な境界線を挟んで鏡面対称の構成とすることもできる。半導体装置PKGbの回路構成は、図45からも分かるように、上記図12の回路構成を2系統有した回路構成となっている。半導体チップCP1bの第1MOSFET領域RG21には、スイッチ用の1つのパワーMOSFETQH以下これをパワーMOSFETQH1と称すると、このパワーMOSFETQH1に流れる電流を検知するためのセンスMOSFETQS以下これをセンスMOSFETQS1と称するとが形成されている。また、半導体チップCP1bの第2MOSFET領域RG22には、スイッチ用の1つのパワーMOSFETQH以下これをパワーMOSFETQH2と称すると、このパワーMOSFETQH2に流れる電流を検知するためのセンスMOSFETQS以下これをセンスMOSFETQS2と称するとが形成されている。半導体チップCP2には、半導体チップCP1bの第1MOSFET領域RG21に形成されたパワーMOSFETQH1およびセンスMOSFETQS1を制御する制御回路CLC1と、半導体チップCP1bの第2MOSFET領域RG22に形成されたパワーMOSFETQH2およびセンスMOSFETQS2を制御する制御回路CLC2とを有している。図45のパワーMOSFETQH1、センスMOSFETQS1および制御回路CLC1の回路構成は、上記図12のパワーMOSFETQH、センスMOSFETQSおよび制御回路CLCの回路構成と基本的には同じである。また、図45のパワーMOSFETQH2、センスMOSFETQS2および制御回路CLC2の回路構成は、上記図12のパワーMOSFETQH、センスMOSFETQSおよび制御回路CLCの回路構成と基本的には同じである。パワーMOSFETQH1のドレインとパワーMOSFETQH2のドレインとは、半導体チップCP1bの上記裏面電極BEに電気的に接続されているため、互いに電気的に接続されている。このため、半導体チップCP1bの上記裏面電極BEは、パワーMOSFETQH1,QH2のドレイン用の裏面電極である。パワーMOSFETQH1,QH2のドレイン共通のドレインは、半導体装置PKGbの外部に配置された電源バッテリなどBTと接続されている。一方、パワーMOSFETQH1のソースとパワーMOSFETQH2のソースとの間は短絡されておらず、パワーMOSFETQH1のソースは、半導体装置PKGbの外部に配置された負荷LA1に接続され、パワーMOSFETQH2のソースは、半導体装置PKGbの外部に配置された負荷LA2に接続されている。パワーMOSFETQH1のゲートは、制御回路CLC1のドライバ回路DRに接続され、パワーMOSFETQH2のゲートは、制御回路CLC2のドライバ回路DRに接続されている。制御回路CLC1のドライバ回路DRからパワーMOSFETQH1のゲートにオン信号を供給することでパワーMOSFETQH1がオン状態になると、電源BTの電圧がパワーMOSFETQH1から出力されて負荷LA1に供給される。制御回路CLC1のドライバ回路DRからパワーMOSFETQH1のゲートにオフ信号を供給するあるいはオン信号の供給を停止することでパワーMOSFETQH1がオフ状態になると、電源BTから負荷LA1への電圧の供給が停止される。また、制御回路CLC2のドライバ回路DRからパワーMOSFETQH2のゲートにオン信号を供給することでパワーMOSFETQH2がオン状態になると、電源BTの電圧がパワーMOSFETQH2から出力されて負荷LA2に供給される。制御回路CLC2のドライバ回路DRからパワーMOSFETQH2のゲートにオフ信号を供給するあるいはオン信号の供給を停止することでパワーMOSFETQH2がオフ状態になると、電源BTから負荷LA2への電圧の供給が停止される。パワーMOSFETQH1とパワーMOSFETQH2とは、制御回路CLC1,CLC2によって独立に制御されるため、パワーMOSFETQH1のオン/オフの切換と、パワーMOSFETQH2のオン/オフの切換とは、独立に制御することができる。このように、半導体装置PKGbは、電源BTから負荷LA1への電圧の印加のオンオフの切換と、電源BTから負荷LA2への電圧の印加のオンオフの切換とを行う、スイッチ用の半導体装置として機能することができる。また、半導体チップCP1は、2系統の出力回路すなわちパワーMOSFETQH1とパワーMOSFETQH2を有する半導体装置とみなすこともできる。負荷LA1,LA2としては、スイッチ用の半導体装置PKGbを介して電源BTに接続することが望まれる任意の電子装置または電子部品を適用することができる。この際、同じ電源BTに接続することが望まれる一対の電子装置または電子部品を負荷LA1,LA2として用いれば、半導体装置PKGbは特に有用である。また、構成がほぼ同じでかつ独立に制御することが望まれる一対の電子装置または電子部品を負荷LA1,LA2として用いれば、半導体装置PKGbは特に有用である。また、半導体装置PKGbの半導体チップCP1b内には、パワーMOSFETQH1の電流検知用のセンスMOSFETQS1とパワーMOSFETQH2の電流検知用のセンスMOSFETQS2とが設けられている。パワーMOSFETQH1およびセンスMOSFETQS1は、半導体チップCP1bの第1MOSFET領域RG21に形成され、パワーMOSFETQH2およびセンスMOSFETQS2は、半導体チップCP1bの第2MOSFET領域RG22に形成されている。具体的には、パワーMOSFETQH1は、半導体チップCP1bの第1MOSFET領域RG21の上記メインMOS領域RG1に形成され、センスMOSFETQS1は、半導体チップCP1bの第1MOSFET領域RG21の上記センスMOS領域RG2以下センスMOS領域RG2aと称するに形成されている。また、パワーMOSFETQH2は、半導体チップCP1bの第2MOSFET領域RG22の上記メインMOS領域RG1に形成され、センスMOSFETQS2は、半導体チップCP1bの第2MOSFET領域RG22の上記センスMOS領域RG2以下センスMOS領域RG2bと称するに形成されている。半導体チップCP1bの第1MOSFET領域RG21には、パワーMOSFETQH1のソース用のパッド電極PDS1以下パッド電極PDS1aと称すると、センスMOSFETQS1のソース用のパッド電極PDS4以下パッド電極PDS4aと称するが形成されている。また、半導体チップCP1bの第2MOSFET領域RG22には、パワーMOSFETQH2のソース用のパッド電極PDS1以下パッド電極PDS1bと称すると、センスMOSFETQS2のソース用のパッド電極PDS4以下パッド電極PDS4bと称するが形成されている。そして、図38~図42からも分かるように、パッド電極PDS1aには上記金属板MPLと同様の金属板MPL1が接続され、パッド電極PDS4aにはボンディングワイヤBWが接続され、パッド電極PDS1bには上記金属板MPLと同様の金属板MPL2が接続され、パッド電極PDS4bにはボンディングワイヤBWが接続されている。なお、図42では、上記パッド電極PDS2,PDS3は図示を省略しているが、第1MOSFET領域RG21と第2MOSFET領域RG22のそれぞれに、上記パッド電極PDS2,PDS3も形成されている。図38~図40に示されるように、金属板MPL1を介してリードLD1と半導体チップCP1bのパッド電極PDS1aとが電気的に接続され、金属板MPL2を介して他のリードLD1と半導体チップCP1bのパッド電極PDS1bとが電気的に接続されている。図38~図41の場合は、封止部MRの側面MRc1に5つのリードLD1が配置されているが、そのうち2つのリードLD1のインナリード部同士が封止部MR内で一体的に連結されて、そこに金属板MPL1が上記接着層BD4を介して接続され、他の2つのリードLD1のインナリード部同士が封止部MR内で一体的に連結されて、そこに金属板MPL2が上記接着層BD4を介して接続されている。但し、金属板MPL1が接続されたリードLD1すなわち金属板MPL1を通じて半導体チップCP1のパッド電極PDS1aに電気的に接続されたリードLD1と金属板MPL2が接続されたリードLD1すなわち金属板MPL2を通じて半導体チップCP1のパッド電極PDS1bに電気的に接続されたリードLD1とは連結されておらず、封止部MRを構成する樹脂材料によって分離されて電気的に絶縁されている。また、封止部MRの側面MRc1に複数のリードLD1が配置されているが、複数のリードLD1が、図38に示されるように、半導体チップCP1,CP2のいずれのパッド電極とも電気的に接続されていないダミーのリードLD1Dを含んでいてもよい。図44と図16を比較し、図43と図23を比較すると分かるように、半導体チップCP1bのセンスMOS領域RG2aとソース用のパッド電極PDS1aとの平面的な位置関係、センスMOS領域RG2aと金属板MPL1との平面的な位置関係、およびセンスMOS領域RG2aと金属板MPL1およびパッド電極PDS1aの接合部分との平面的な位置関係は、上記半導体チップCP1の場合図16および図23と同様である。また、センスMOS領域RG2aとソース用のパッド電極PDS4aとの平面的な位置関係も、上記半導体チップCP1の場合図16および図23と同様である。また、半導体チップCP1bのセンスMOS領域RG2bとソース用のパッド電極PDS1bとの平面的な位置関係、センスMOS領域RG2bと金属板MPL2との平面的な位置関係、およびセンスMOS領域RG2bと金属板MPL2およびパッド電極PDS1bの接合部分との平面的な位置関係は、上記半導体チップCP1の場合図16および図23と同様である。また、センスMOS領域RG2bとソース用のパッド電極PDS4bとの平面的な位置関係も、上記半導体チップCP1の場合図16および図23と同様である。一部を簡単に説明すれば、以下のようになる。すなわち、金属板MPL1とセンスMOS領域RG2aとの平面的な位置関係を見ると、平面視において、センスMOS領域RG2aの三辺を金属板MPL1が囲んでいる別の言い方をすると、センスMOS領域RG2aの三辺が金属板MPL1に対向している。また、パッド電極PDS1aとセンスMOS領域RG2aとの平面的な位置関係を見ると、平面視において、パッド電極PDS1aが、センスMOS領域RG2aの三辺を囲んでいる別の言い方をすると、センスMOS領域RG2aの三辺がパッド電極PDS1aに対向している。つまり、平面視において、金属板MPL1とパッド電極PDS1aとの接合部分が、センスMOS領域RG2aの三辺を囲んでいる別の言い方をすると、センスMOS領域RG2aの三辺が、金属板MPL1とパッド電極PDS1aとの接合部分に対向している。第2MOSFET領域RG22についても同様であり、金属板MPL2とセンスMOS領域RG2bとの平面的な位置関係を見ると、平面視において、センスMOS領域RG2bの三辺を金属板MPL2が囲んでいる別の言い方をすると、センスMOS領域RG2bの三辺が金属板MPL2に対向している。また、パッド電極PDS1bとセンスMOS領域RG2bとの平面的な位置関係を見ると、平面視において、パッド電極PDS1bが、センスMOS領域RG2bの三辺を囲んでいる別の言い方をすると、センスMOS領域RG2bの三辺がパッド電極PDS1bに対向している。つまり、平面視において、金属板MPL2とパッド電極PDS1bとの接合部分が、センスMOS領域RG2bの三辺を囲んでいる別の言い方をすると、センスMOS領域RG2bの三辺が、金属板MPL2とパッド電極PDS1bとの接合部分に対向している。このようにすることで、上記半導体チップCP1を使用した場合と同様に、半導体チップCP1bを使用した場合でも、センスMOS領域RG2a,RG2bの直下の接着層BD1にクラックが発生するのを抑制または防止することができる。これにより、上記クラック113に起因してセンスMOSFETQS1によるパワーMOSFETQH1に流れる電流の検知精度およびセンスMOSFETQS2によるパワーMOSFETQH2に流れる電流の検知精度が低下するのを、抑制または防止できるようになる。このため、センスMOSFETQS1によるパワーMOSFETQH1に流れる電流の検知精度を向上させることができ、また、センスMOSFETQS2によるパワーMOSFETQH2に流れる電流の検知精度を向上させることができる。従って、半導体装置の信頼性を向上させることができる。また、半導体チップCP1bの第1MOSFET領域RG21および第2MOSFET領域RG22のそれぞれにおいて、上記半導体チップCP1aと同様に、ダイオード領域RG3、アノード用のパッド電極PDAおよびカソード用のパッド電極PDCを設けることもできる。以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。"