第1のトランジスタと第2のトランジスタと容量素子とを含む複数のメモリセルと、ビット線選択回路と、ワード線選択回路と、前記第1のトランジスタのソース端子又はドレイン端子の一方となる第1端子と電気的に接続される第1のビット線と、前記第2のトランジスタのソース端子又はドレイン端子の一方となる第1端子と電気的に接続される第2のビット線と、前記容量素子の一方の端子と、前記第1のトランジスタのソース端子又はドレイン端子の他方となる第2端子と、前記第2のトランジスタのゲート端子と、が電気的に接続されるノードと、前記第1のトランジスタのゲート端子と電気的に接続される第1のワード線と、前記容量素子の一方の端子と電気的に接続される第2のワード線と、複数の第3のトランジスタのソース端子又はドレイン端子の一方となる第1端子に対して、段階的に変化する出力電圧を同時に供給し、且つ、前記出力電圧から選出された書き込み電圧が、前記第3のトランジスタのソース端子又はドレイン端子の他方となる第2端子のそれぞれにおいて確定した時に、前記出力電圧の供給を停止する電位制御回路と、制御回路により前記メモリセルに設定された閾値電圧と、前記第2のビット線の電圧とを比較して、読み出し電圧を出力する読み出し回路と、前記書き込み電圧が正確に読み出されるまで、前記第3のトランジスタのゲート端子に、前記第3のトランジスタを導通させる電圧を供給し続け、前記書き込み電圧が正確に読み出された後、前記第3のトランジスタのゲート端子に前記第3のトランジスタを非導通させる電圧を供給する比較判定回路と、を有することを特徴とする半導体装置。請求項1において、前記第1のトランジスタの半導体層は、酸化物半導体材料で構成されていることを特徴とする半導体装置。請求項1乃至請求項2のいずれか一において、前記第3のトランジスタの半導体層は、酸化物半導体材料で構成されていることを特徴とする半導体装置。請求項2又は請求項3のいずれか一において、前記酸化物半導体材料は、In、GaおよびZnを含むことを特徴とする半導体装置。NOR型半導体メモリ装置において、書き込み動作は、ワード線毎に行方向に順番に行われる。書き込み動作時の同一ワード線上のメモリセルの電位は、ビット線毎に列方向に順番に確定される。読み出し動作時の、同一ワード線上のメモリセルの電位もまた、ビット線毎に列方向に順番に判定される。書き込み動作時、同一ワード線上の全てのメモリセルの電位が確定されるまで、次のワード線の書き込み動作に進むことができず、当該電位を維持する必要がある。このように、NOR型半導体メモリ装置において、同一ワード線上の各メモリセルの電位を一括で確定できない事は、特に書き込み動作の高速化を妨げる要因となっている。また、NOR型半導体メモリ装置は、メモリセルが各ビット線に並列に接続されている構造を有する。閾値を多段階に設定する多値のNOR型半導体メモリ装置に至っては、複雑な制御回路もまた必要であり、NOR型半導体メモリ装置の高集積化は困難であるという問題がある。信頼性の高い多値のNOR型半導体メモリ装置を実現しようとする際、所望電位での正確な判定が行われることが極めて重要になる。加えて、消費電力を低減させるためには、電荷蓄積部フローティングノードに蓄積される電荷量の精密な制御も必要となる。従って、閾値ウィンドウ幅の適切な制御、及び高精度な書き込み動作と高精度な読み出し動作が求められるが、これらの両立は極めて難しい。上述の問題に鑑み、開示する発明の一態様では、同一ワード線上の各メモリセルの電位を一括で確定する事で、同一ワード線上の全メモリセルに所望の電荷が保持されるまでの時間を短縮させることを可能とした半導体メモリ装置を提供することを課題の一とする。また、集積度を向上させ、高精度な書き込み動作と高精度な読み出し動作を実現することで、消費電力を低減させ、信頼性を向上させた半導体メモリ装置を提供することを課題の一とする。また、酸化物半導体を用いたトランジスタ高い保持特性と良好なスイッチング特性を有するトランジスタを備えた、新たな特徴を有する半導体メモリ装置を提供することを課題の一とする。本発明の一態様は、第1のトランジスタと第2のトランジスタと容量素子とを含む複数のメモリセルと、ビット線選択回路と、ワード線選択回路と、第1のトランジスタのソース又はドレインの一方と電気的に接続される第1のビット線と、第2のトランジスタのソース又はドレインの一方と電気的に接続される第2のビット線と、容量素子の第1の端子と、第1のトランジスタのソース又はドレインの他方と、第2のトランジスタのゲートと、が電気的に接続されるノードと、第1のトランジスタのゲートと電気的に接続される第1のワード線と、容量素子の第2の端子と電気的に接続される第2のワード線と、複数の第3のトランジスタと、前記複数の第3のトランジスタのソース又はドレインに対して、段階的に変化する出力電圧を同時に供給し、且つ、第3のトランジスタのソース又はドレインの他方のそれぞれにおいて書き込み電圧が確定した時に、出力電圧の供給を停止する電位制御回路と、参照電圧と、第2のビット線の電圧と、を比較して、読み出し信号を出力する読み出し回路と、書き込み電圧が正確に読み出されるまで、第3のトランジスタのゲートに、第3のトランジスタを導通させる電圧を供給し続け、書き込み電圧が正確に読み出された後、第3のトランジスタのゲートに第3のトランジスタを非導通させる電圧を供給する比較判定回路と、を有することを特徴とする半導体メモリ装置である。また本発明の一態様において、第1のトランジスタの半導体層は、酸化物半導体材料で構成されていることを特徴とする半導体メモリ装置である。また本発明の一態様において、第3のトランジスタの半導体層は、酸化物半導体材料で構成されていることを特徴とする半導体メモリ装置である。また本発明の一態様において、酸化物半導体材料は、In、GaおよびZnを含んでいてもよい。また、本発明の一態様は、第1のトランジスタと、第2のトランジスタと、容量素子とを含む複数のメモリセルと、第1のトランジスタのソース又はドレインの一方と電気的に接続される第1のビット線と、第2のトランジスタのソース又はドレインの一方と電気的に接続される第2のビット線と、第1のトランジスタのゲートと電気的に接続される第1のワード線と、容量素子の端子と電気的に接続される第2のワード線と、電位制御回路と、複数の読み出し回路と、複数の比較判定回路と、スイッチング特性を有する複数の第3のトランジスタと、ビット線選択回路と、ワード線選択回路と、を有し、電位制御回路は、段階的に変化する出力電圧を複数の第3のトランジスタのソース又はドレインの一方へ同時に供給し、且つ、第3のトランジスタのソース又はドレインの他方のそれぞれにおいて書き込み電圧が確定した時に、出力電圧の供給を停止し、複数の読み出し回路は、参照電圧と、第2のビット線の電圧と、を比較して、読み出し信号を出力し、複数の比較判定回路は、書き込み電圧が正確に読み出されるまで、第3のトランジスタのゲートに、第3のトランジスタを導通させる電圧を供給し続け、書き込み電圧が正確に読み出された後、第3のトランジスタのゲートに第3のトランジスタを非導通させる電圧を供給することで、第1のビット線の電圧を確定しスイッチング特性を有する複数の第3のトランジスタは、第1のビット線の電圧を維持することを特徴とする半導体メモリ装置の駆動方法である。また、本明細書等において電極や配線の用語は、これらの構成要素を機能的に限定するものではない。例えば、電極は配線の一部として用いられることがあり、その逆もまた同様である。さらに、電極や配線の用語は、複数の電極や配線が一体となって形成されている場合なども含む。また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。なお、本明細書等において、電気的に接続には、何らかの電気的作用を有するものを介して接続されている場合が含まれる。ここで、何らかの電気的作用を有するものは、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、何らかの電気的作用を有するものには、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。また、本明細書では、マトリクスにおいて直交するとは、直角に交差するという意味だけではなく、物理的にはその他の角度であっても最も簡単に表現した回路図において直交する、という意味であり、マトリクスにおいて平行であるとは、2つの配線が物理的には交差するように設けられていても、最も簡単に表現した回路図において平行である、という意味である。開示する発明の一態様により、同一ワード線上の各メモリセルの電位を一括で確定する事で、同一ワード線上の全メモリセルに所望の電荷が保持されるまでの時間を短縮させることを可能とした半導体メモリ装置を得ることができる。また、集積度を向上させ、高精度な書き込み動作と高精度な読み出し動作を実現することで、消費電力を低減させ、信頼性を向上させた半導体メモリ装置を得ることができる。また、酸化物半導体を用いたトランジスタを備えた、新たな特徴を有する半導体メモリ装置を得ることができる。本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。なお、本明細書等における第1、第2、第3などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。実施の形態1本実施の形態では、開示する発明の一態様に係る半導体メモリ装置の回路構成およびその駆動方法について、図1乃至図4を参照して説明する。なお、開示する発明の一態様に係る半導体メモリ装置は、同一ワード線上の各メモリセルの電位を一括で確定する事を可能とした駆動方法を有するものである。はじめに、開示する発明の一態様に係る半導体メモリ装置の回路構成の一例について、図1を参照して説明する。なお図1は、当該半導体メモリ装置の全ての要素を図示しているものではなく、図示不可能な機器、及び複雑な周辺回路等は省略している。図1に示す半導体メモリ装置200は、複数の読み出し回路201と、複数の制御回路202と、電位制御回路203と、複数の比較判定回路403と、ビット線選択回路204と、ワード線選択回路205と、複数のトランジスタ206と、複数のワード線WLOと、複数のワード線WLと、複数のビット線BLOと、複数のビット線BLと、複数のメモリセル100がマトリクス状に配置されたメモリセルアレイ104と、を有する。メモリセル100は、トランジスタ101と、トランジスタ102と、容量素子103と、フローティングノード105と、を有する。トランジスタ206のソース端子又はドレイン端子の一方となる第1端子は、電位制御回路203と電気的に接続され、トランジスタ206のソース端子又はドレイン端子の他方となる第2端子は、ビット線選択回路204と電気的に接続され、トランジスタ206のゲート端子は、比較判定回路403の出力端子と電気的に接続されている。制御回路202の一方の端子及びビット線BLは、読み出し回路201の入力端子と電気的に接続されている。読み出し回路201の出力端子と比較判定回路403の入力端子とは、電気的に接続されている。ビット線選択回路204は、ビット線BLO及びビット線BLと電気的に接続され、ワード線選択回路205は、ワード線WLO及びワード線WLと電気的に接続され、制御回路202の他方の端子は、高電圧源端子207と電気的に接続されている。また、トランジスタ101のソース端子又はドレイン端子の一方となる第1端子は、ビット線BLOと電気的に接続され、トランジスタ101のソース端子又はドレイン端子の他方となる第2端子は、容量素子103の一方の端子及びトランジスタ102のゲート端子と電気的に接続され、トランジスタ101のゲート端子は、ワード線WLOと電気的に接続されている。トランジスタ102のソース端子又はドレイン端子の一方となる第1端子は、ビット線BLと電気的に接続され、トランジスタ206のソース端子又はドレイン端子の他方となる第2端子は、低電圧源端子208と電気的に接続されている。容量素子103の他方の端子は、ワード線WLと電気的に接続されている。トランジスタ101の半導体層には、酸化物半導体材料を用いることが好ましい。酸化物半導体材料としては、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるIn-Zn系酸化物、Sn-Zn系酸化物、Al-Zn系酸化物、Zn-Mg系酸化物、Sn-Mg系酸化物、In-Mg系酸化物、In-Ga系酸化物、三元系金属の酸化物であるIn-Ga-Zn系酸化物IGZOとも表記する、In-Al-Zn系酸化物、In-Sn-Zn系酸化物、In-Hf-Zn系酸化物、In-La-Zn系酸化物、In-Ce-Zn系酸化物、In-Pr-Zn系酸化物、In-Nd-Zn系酸化物、In-Sm-Zn系酸化物、In-Eu-Zn系酸化物、In-Gd-Zn系酸化物、In-Tb-Zn系酸化物、In-Dy-Zn系酸化物、In-Ho-Zn系酸化物、In-Er-Zn系酸化物、In-Tm-Zn系酸化物、In-Yb-Zn系酸化物、In-Lu-Zn系酸化物、Sn-Ga-Zn系酸化物、Al-Ga-Zn系酸化物、Sn-Al-Zn系酸化物、四元系金属の酸化物であるIn-Sn-Ga-Zn系酸化物、In-Hf-Ga-Zn系酸化物、In-Al-Ga-Zn系酸化物、In-Sn-Al-Zn系酸化物、In-Sn-Hf-Zn系酸化物、In-Hf-Al-Zn系酸化物を用いることができる。なお、ここで、例えば、In-Ga-Zn系酸化物とは、InとGaとZnを有する酸化物という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素が入っていてもよい。例えば、In:Ga:Zn=1:1:1=1/3:1/3:1/3あるいはIn:Ga:Zn=2:2:1=2/5:2/5:1/5の原子比のIn-Ga-Zn系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1:1:1=1/3:1/3:1/3、In:Sn:Zn=2:1:3=1/3:1/6:1/2あるいはIn:Sn:Zn=2:1:5=1/4:1/8:5/8の原子比のIn-Sn-Zn系酸化物やその組成の近傍の酸化物を用いるとよい。しかし、これらに限られず、必要とする半導体特性移動度、しきい値、ばらつき等に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。次に、開示する発明の一態様に係る半導体メモリ装置の駆動方法について、一例として、2値の場合の半導体メモリ装置の駆動方法について説明する。高電圧源端子207に、高電源電位Vddが供給され、低電圧源端子208に、基準電位Vgndが供給され、読み出し回路201の入力端子に、参照電位Vrefが供給されている。なおこの場合、参照電位Vrefは、高電源電位Vddの約半分となり、高電源電位Vdd>参照電位Vref>基準電位Vgndの関係を満たすものとする。書き込み動作の一例について説明する。まず、全てのワード線WLの電位、および、全てのビット線BLの電位を基準電位Vgndとする。全てのメモリセル100中のトランジスタ102は、導通していない。次いで、書き込みを行う行のワード線WLOの電位を、電位Vwとし、書き込みを行わない行のワード線WLOの電位を、基準電位Vgndとする。書き込みを行う行のメモリセル100中のトランジスタ101は、導通し、書き込みを行わない行のメモリセル100中のトランジスタ101は、導通していない。次いで、ビット線BLOの電位を段階的に変化させる。書き込みを行う列のビット線BLの電位が参照電位と等しくなったとき、書き込みを行う列のトランジスタ206はオフする。このとき、書き込みを行う列のビット線BLOの電位は電位Vaとなり、書き込みを行う列のフローティングノード105の電位もVaとなる。書き込みを行わない列のトランジスタ206はオフしたままなので、書き込みを行わない列のフローティングノード105の電位は基準電位Vgndである。この際、書き込みを行う列のビット線BLOの電位Vaと、書き込みを行わない列のビット線BLOの基準電位Vgndを一括で確定している。電位Vaの値は各メモリセルの特性に応じた値となっている。なお、電位Vaを調整する事で、フローティングノード105に蓄積される電荷量を制御することが可能である。電位Vaと基準電位Vgndとの差が大きければ、閾値ウィンドウ幅を広くすることができ、電位Vaと基準電位Vgndとの差が小さければ、閾値ウィンドウ幅を狭くすることができる。なお、閾値ウィンドウ幅とは、トランジスタ102が元々持っていた特性により決定される閾値電圧と、フローティングノード105に蓄積される電荷量により決定される閾値電圧との差である。また、トランジスタ101のソース端子又はドレイン端子の一方となる第1端子に供給する電位Vrampを段階的に変化上昇又は下降させ、推移させながら電位Vaを確定することで、電位Vaをより精密に制御することができる。次いで、書き込みを行う行のワード線WLOの電位を、基準電位Vgndとした後、全てのビット線BLOの電位を基準電位Vgndとする。全てのメモリセル100中のトランジスタ101は、導通していない。従って、フローティングノード105に蓄積された電荷は、フローティングノード105に閉じ込められ保持される。なお、トランジスタ101は、酸化物半導体を用いたトランジスタであるため、オフ電流が極めて小さい。従ってフローティングノード105に蓄積された電荷は、長時間にわたって保持される。読み出し動作の一例について説明する。まず、全てのワード線WLの電位を電位Vbとする。全てのメモリセル100中のトランジスタ102を、確実に導通させないためである。なお、電位Vbは、フローティングノード105に、電荷が蓄積されている状態においても、フローティングノード105に、電荷が蓄積されていない状態においても、トランジスタ102が導通しない電位に設定する。従って電位Vbは、少なくとも基準電位Vgndより低いことが好ましい。次いで、全てのビット線BLの電位を電位Vcとする。この時、全てのビット線BLにおいて電位Vcが浮遊した状態になる。読み出しを行う行のワード線WLの電位を、基準電位Vgndとし、読み出しを行わない行のワード線WLの電位は、電位Vbを維持させる。ビット線BLに接続されたトランジスタ102が導通する時、読み出しを行う列のビット線BLの電位は、電位Vcから、基準電位Vgndへと変化する。また、ビット線BLに接続されたトランジスタ102が導通しない時、読み出しを行う列のビット線BLの電位は、電位Vcを維持する。この際、ビット線BLの電位を一括で判定している。当該電位変化によって、書き込まれたデータの判定が可能になる。例えば、トランジスタ102が導通している状態を、1として読み出す、またトランジスタ102が導通していない状態を、0として読み出す、という判定が可能になる。当該半導体メモリ装置の構成によれば、各ビット線BLOの電位を一括で確定すると同時に、各ビット線BLOの電位を一括で判定する事が可能である。即ち同一ワード線上の各メモリセルの電位を一括で確定すると同時に、一括で判定する事が可能である。当該半導体メモリ装置の構成によれば、電位Vrampを段階的に変化させ、書き込まれたデータに対する読み出しの結果のデータの正誤を常に比較判定回路403で監視し、正確に読み出されるまで、電位Vrampの上昇又は下降を繰り返し、正確に読み出されたら、電位Vrampの上昇又は下降を停止する。つまり、書き込み動作と読み出し動作を同時に行えるため、書き込まれたデータ通りに、読み出されるべき特性となっているか否かを、同時に確認することができる。例えば、1として読み出されるべきデータが、0として誤認されてしまっても、その瞬間に、誤認に気づくことができる。従って結果的に、必ず書き込まれたデータ通りに、読み出しの結果のデータを得ることができる。このように、書き込み動作と同時に読み出し動作を行うことは、動作時間の短縮だけでなく、信頼性を向上させることにも繋がる。次に、電位制御回路203について図2を参照して説明する。電位制御回路203は、比較器300と、トランジスタ301と、複数の抵抗素子302と、制御部303と、端子304と、端子305と、高電圧源端子306と、を有する。端子304を電位Vr、端子305を電位Vramp、高電圧源端子306を電位Vddとする。電位制御回路203は、電位Vrampを段階的に変化上昇又は下降させ続け、推移させながら供給する機能、及び電位Vrampの供給を停止する機能を有する。電位Vrampを段階的に推移させるために、直列接続した抵抗素子302を利用し、抵抗分割を行っている。抵抗の段階的変化に伴って、電位Vrampの段階的な変化も可能になる。なお、電位制御回路203は、上述した機能と同様な機能を満たしていれば、回路構成は特に限定されない。電位制御回路は傾斜電圧生成回路ともいう。次に、読み出し回路201及び比較判定回路403について図3乃至図4を参照して説明する。図3Aは、読み出し回路201の全体、図3Bは、比較判定回路403を示し、図4は、読み出し回路201を構成する比較回路401及び論理変換回路402の詳細を示している。読み出し回路201は、入力端子410と、出力端子475と、比較回路401と、論理変換回路402と、を有する。なお、論理変換回路402は、4値以上の多値の半導体メモリ装置において、必要となる。本実施の形態では、2値の半導体メモリ装置の場合について、示しているため、論理変換回路402を、必要としない。比較回路401は、入力端子410と、コンパレータ460と、出力端子450と、を有する。なお、このコンパレータ460の数が、1つのメモリセルに記憶させる値の数となるので、例えば、2値の半導体メモリ装置の場合、コンパレータは1個、4値の半導体メモリ装置の場合、コンパレータは3個、多値の半導体メモリ装置の場合、コンパレータは2n-1個となる。これは、1つのメモリセルの閾値を、2n-1段階以上に設定しなければならないためである。本実施の形態では、2値の場合について、示しているため、コンパレータの数は、1個でよい。論理変換回路402は、ANDゲート471と、ANDゲート472と、インバータ473と、インバータ474と、入力端子470と、出力端子475と、を有する。比較判定回路403は、EXORゲート477と、EXORゲート478と、ORゲート479と、入力端子476と、出力端子420と、を有する。比較回路401は、ビット線BLの電位と、参照電位Vrefを比較し、得られた結果を論理変換回路402に、データ430として、出力端子450から出力する。論理変換回路402は、比較回路401から得られたデータ430を、0及び1のみで全てのデータ430の判定ができる状態に変換し、データ431として出力端子475から出力する。比較判定回路403は、ラッチデータ440を利用して、読み出し回路201から得られたデータ431の正誤を判定する。書き込まれたデータに対する読み出しの結果のデータが正であれば、トランジスタ206を非導通させるデータ500を出力端子420から出力する。書き込まれたデータに対する読み出しの結果のデータが誤であれば、トランジスタ206を導通させるデータ500を出力端子420から出力する。常にデータ431の正誤を監視し、正確に読み出されるまで、ビット線BLに電位を供給させ続け、正確に読み出されたら、電位の供給を停止させるデータを出力する。この比較判定回路403の機能によって、書き込み動作と読み出し動作の同時動作が可能になる。制御回路202は、常に当該NOR型半導体メモリ装置の状態を検出し、状態検出データ501を利用することによって、当該NOR型半導体メモリ装置に、所望の状態を与える役割を果たす。制御回路202に含まれるアルゴリズムにより、全体の状態を定義し、状態を検出し、状態を制御している。例えば、読み出し動作を行っている時や書き込み動作を行っている時は電圧をビット線BLに供給できる状態にし、休止状態の時は電圧をビット線BLに供給しない状態にする。なお、比較回路401、論理変換回路402、比較判定回路403、制御回路202は、上述した機能と同様な機能を満たしていれば、回路構成は特に限定されない。また、当該半導体メモリ装置200は、スイッチング特性を有するトランジスタ206を有する。当該半導体メモリ装置200が有する各トランジスタ206のソース端子又はドレイン端子の他方となる第2端子は、各ビット線BLOと電気的に接続されている一方で、各トランジスタ206のソース端子又はドレイン端子の一方となる第1端子は、1つの電位制御回路203と接続している。書き込まれたデータに対する読み出しの結果のデータが誤であれば、電位Vrampが所望の電位に達していないと比較判定回路403で判定され、出力端子420から出力されるデータ500は、トランジスタ206を導通させ続ける。また、書き込まれたデータに対する読み出しの結果のデータが正であれば、電位Vrampが所望の電位に達したと比較判定回路403で判定され、出力端子420から出力されるデータ500は、トランジスタ206を非導通させる。なお、電位制御回路203は、同一ワード線上の全メモリセルのビット線BLOの電位が所望電位に達する瞬間まで、各トランジスタ206のソース端子又はドレイン端子の一方となる第1端子に段階的に変化する電位を供給し続ける。また、電位制御回路203は、同一ワード線上の全メモリセルのビット線BLOの電位が所望電位に達し、全てのトランジスタ206が非導通した瞬間に、各トランジスタ206のソース端子又はドレイン端子の一方となる第1端子への電位の供給を停止する。この際、各トランジスタ206のソース端子又はドレイン端子の一方となる第1端子は、1つの電位制御回路203と接続しているため、同時に電位の供給及び停止が可能である。これより、各トランジスタ206のソース端子又はドレイン端子の他方となる第2端子は所望の電位を維持する。つまり、各トランジスタ206のソース端子又はドレイン端子の一方となる第1端子に、同時に電位の供給や停止が可能であり、かつ各ビット線BLOの電位は、各ビット線BLOの有するトランジスタ206の導通、非導通のみで決定できる。従って、同一ワード線上の各メモリセルの電位を一括で確定する事ができる。また、書き込み動作と同時に読み出し動作を行うこともできるので、同一ワード線上の各メモリセルの電位を一括で判定する事もできる。また確定電位を維持する時間も大幅に減少できる。当該半導体メモリ装置200では、確定電位の維持時間は、最大で、電位Vrampが、最も低い高い電位から最も高い低い電位へと推移した時間である。同一ワード線上の全てのメモリセルの電位が確定する時間まで、確定電位を維持せざるを得なかった従来の維持時間と比べると、その違いは顕著である。なお、トランジスタ206は、酸化物半導体を用いたトランジスタを用いれば、オフ電流が極めて小さく、良好なスイッチング特性が得られる。また極めて高い保持特性を有するため、トランジスタ206のソース端子又はドレイン端子の他方となる第2端子に維持される電位は極めて信頼性が高い。当該半導体メモリ装置を採用することで、同一ワード線上の各メモリセルの電位を一括で確定する事ができる。更に、書き込み動作と同時に読み出し動作を行うこともできるので、同一ワード線上の各メモリセルの電位を一括で判定する事もできる。また、電位を段階的に変化上昇又は下降させ続け、推移させながら所望の電位を確定すること、また、書き込まれたデータに対する読み出しの結果のデータの正誤を常に監視することが可能であるため、高精度な書き込み動作と高精度な読み出し動作を実現することができる。更に電位の精密な制御によって、当該半導体メモリ装置において最も動作効率の良い電位の供給や停止が可能であるため、消費電力を低減させ、信頼性を向上させることができる。次に、図5乃至図6を用いて、閾値ウィンドウ幅と、閾値電圧のバラツキについて説明する。図5乃至図6において、縦軸は電流値、横軸は電圧値を示している。一般に半導体メモリ装置は膨大な数のトランジスタ102を有する。各トランジスタ102は、それぞれ閾値電圧が異なり、閾値電圧のバラツキが存在する。従って、閾値電圧のバラツキを考慮して、各トランジスタ102の導通、非導通が切り替わるゲート端子の限界付近の動作効率の良い電位の供給や停止を、半導体メモリ装置に行うことが必要である。図5Aは、全てのトランジスタ102の閾値電圧のバラツキが全く存在しない理想的な状態を示した模式図である。このような状態であれば、トランジスタの導通、非導通が切り替わる電位を確定することは、容易である。しかし、実際には、図5B、図5Cのように、閾値電圧のバラツキが存在するため、トランジスタの導通、非導通が切り替わる電位を確定することは、難しい。なお、図5Bは、2値メモリ装置におけるデータ判定を幅600で行った場合、図5Cは、2値メモリ装置におけるデータ判定を幅601で行った場合を示す。図5Bに示すA及びA’の電位で、書き込まれたデータに対する読み出しの結果のデータの正誤判定を行った場合、確実に正しいデータが得られる。しかし、図5Cに示すB及びB’の電位で、書き込まれたデータに対する読み出しの結果のデータの正誤判定を行った場合であっても、確実に正しいデータが得られる。幅600は、幅601よりも広い。つまり、A及びA’の電位で、書き込まれたデータに対する読み出しの結果のデータの正誤判定を行う場合、B及びB’の電位で、書き込まれたデータに対する読み出しの結果のデータの正誤判定を行う場合よりも大きな電位を、半導体メモリ装置に与えることになる。各トランジスタ102の導通、非導通が切り替わるゲート端子の限界の電位B及びB’の電位で、正誤判定を行うことが望ましい。当該電位は、信頼性を低下させることなく、消費電力を低減させることができる、半導体メモリ装置にとって、最も動作効率の良い電位である。次に、閾値ウィンドウ幅について図6A乃至図6Cを用いて説明する。なお、図6Bは、4値メモリ装置における、データ判定を図5Bに示す幅600で行った場合、図6Cは、4値メモリ装置における、データ判定を図5Cに示す幅601で行った場合である。図6Aに示すように閾値ウィンドウ幅とは、トランジスタが元々持っていた特性により決定される閾値電圧C’と、電荷蓄積部フローティングノード105に蓄積される電荷量により決定される閾値電圧Cとの差603である。なお、フローティングノード105に蓄積される電荷量は、ビット線BLの電位により制御することが可能である。閾値ウィンドウ幅は、ある程度の幅を取る必要がある。特に閾値のバラツキが多い半導体メモリ装置において、閾値ウィンドウ幅が狭すぎると、バラツキ部分が重なってしまい、データ判定が正確に行われない。確実に正しいデータ判定が行われる電位における閾値ウィンドウ幅は、図6Bに示す幅606であり、確実に正しいデータ判定が行われるゲート端子の限界付近の電位における閾値ウィンドウ幅は、図6Cに示す幅607である。図6Bに示すようにデータ判定を図5Bに示す幅600で行った場合、全体の閾値ウィンドウ幅は、幅604になる。図6Cに示すようにデータ判定を図5Cに示す幅601で行った場合、全体の閾値ウィンドウ幅は、幅605になる。幅604は、幅605よりも広い。つまり、図6Bは、図6Cよりデータ判定の際、より大きな電位を、半導体メモリ装置に与えることになる。つまり、閾値を多段階に設定する多値半導体メモリ装置の場合、各トランジスタ102の導通、非導通が切り替わるゲート端子の限界の電位で、正誤判定を行うことがより重要になる。当該発明の半導体メモリ装置においては、半導体メモリ装置に搭載された全てのトランジスタ102の特性の閾値電圧のバラツキを考慮した、各トランジスタ102の導通、非導通が切り替わるゲート端子の限界の電位でのデータ判定が可能である。従って半導体メモリ装置に無駄な電位を与えることなく、高精度な書き込み動作と高精度な読み出し動作を行うことができる。これより消費電力を低減させ、信頼性を向上させた半導体メモリ装置が実現される。また、閾値を多段階に設定する多値半導体メモリ装置に至っても、各閾値のバラツキを、正確に認識できる。つまり多段階の閾値に対して、閾値ウィンドウ幅を最小限に抑えながら、所望電位での正確な判定を行うことが可能になる。従って、複雑な制御回路が必要ないため半導体メモリ装置の高集積化が実現できる。従って、同一ワード線上の各メモリセルの電位を一括で確定する事で、同一ワード線上の全メモリセルに所望の電荷が保持されるまでの時間を短縮させることを可能とした半導体メモリ装置を得ることができる。また、集積度を向上させ、高精度な書き込み動作と高精度な読み出し動作を実現することで、消費電力を低減させ、信頼性を向上させた半導体メモリ装置を得ることができる。また、酸化物半導体を用いたトランジスタを備えた、新たな特徴を有する半導体メモリ装置を得ることができる。