"アンテナと、前記アンテナに接続される高周波モジュールと、前記高周波モジュールに接続されるベースバンドLSIと、前記ベースバンドLSIに接続される第1のバスと、第2のバスと、半導体チップに形成されるマイクロプロセッサとを有し、前記マイクロプロセッサは、前記第1のバスに接続される第1のパッドと、前記第2のバスに接続される第2のパッドと、前記第1のバスと前記第2のバスの間に接続されるバイパスラインと、CPUを含む第1の回路ブロックと、第1の回路と第2の回路を含む第2の回路ブロックと、前記第1の回路ブロックと前記第2の回路の間に接続され、前記第1の回路ブロックがスタンバイモードとなる間、前記第2の回路へ入力される前記第1の回路ブロックの信号が遮断されるように前記第1の回路により制御される第3の回路とを含み、前記ベースバンドLSIは、前記第1の回路ブロックがスタンバイモードとなる期間、前記バイパスラインを用いて前記第2のバスへデータを供給することが可能とされる携帯電話。前記第2バスに接続される液晶表示パネルを更に備え、前記第1回路ブロックがスタンバイモードとなる期間、前記ベースバンドLSIは前記バイパスラインおよび前記第2バスを介して前記液晶表示パネルにデータを供給する請求項1に記載の携帯電話。アンテナと、前記アンテナに接続される高周波モジュールと、前記高周波モジュールに接続されるベースバンドLSIと、半導体チップに形成されるマイクロプロセッサとを有し、前記マイクロプロセッサは、前記ベースバンドLSIに接続される第1のパッドと、第2のパッドと、前記第1のパッドと前記第2のパッドの間に接続されるバイパスラインと、CPUを含む第1の回路ブロックと、第1の回路と第2の回路を含む第2の回路ブロックと、前記第1の回路ブロックと前記第2の回路の間に接続され、前記第1回路ブロックへの電圧源からの電圧供給が遮断される第1モードである時、前記第1の回路ブロックの信号の前記第2の回路への入力を遮断するように前記第1の回路により制御される第3の回路とを含み、前記第1の回路ブロックが前記第1モードとなる期間、前記ベースバンドLSIは、前記バイパスラインを用いて前記第2のパッドへデータを供給することが可能とされる携帯電話。液晶表示パネルを更に有し、前記第1回路ブロックが前記第1モードとなる期間、前記ベースバンドLSIは、前記バイパスラインおよび前記第2のパッドを介して前記液晶表示パネルへデータを供給する請求項3に記載の携帯電話。アンテナと、前記アンテナに接続される高周波モジュールと、前記高周波モジュールに接続される半導体集積回路とを有し、前記半導体集積回路は、マイクロプロセッサを含む第1の回路ブロックと、ベースバンド処理のための第2の回路ブロックと、前記第1回路ブロックへの電圧源からの電圧供給が遮断される第1モードである時、前記第1の回路ブロックの信号の前記第2の回路ブロックへの入力を遮断する第3の回路とを含む携帯電話。チップ内部を複数の回路ブロックに分割して動作させなくてもよい回路ブロックへの電源電圧の供給を遮断するようにした場合、消費電力の低減は可能であるが、電源が遮断された回路ブロックから出力される信号の状態が不定になる。そのため、このような信号を受ける側の回路ブロックが動作中であると回路が誤動作を起こすおそれがある。そこで、本発明者らは、各回路ブロックにインタフェース回路を設けて、電源電圧の供給が遮断された回路ブロックから入力された信号を上記インタフェース回路で遮断する方式について検討した。しかしながら、この方式にあっては、インタフェース回路を設けたい回路ブロックの設計変更が必要になるとともに、その変更は他の回路ブロックの状態を考慮して行なう必要があるため、設計が非常に複雑になる。また、電源電圧の供給が遮断される回路ブロックから供給される信号ごとにインタフェース回路を追加する必要があるため、回路面積が増加し、チップサイズを増大させてしまうという不具合があることが明らかとなった。この発明の目的は、回路の誤動作を防止しつつ一部の回路の電源電圧を遮断して消費電力を低減させることができる半導体集積回路技術を提供することにある。この発明の他の目的は、回路面積の増加を抑えつつ消費電力を低減させることができる半導体集積回路技術を提供することにある。この発明の他の目的は、僅かな回路の追加で消費電力を低減させることができる半導体集積回路技術を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。すなわち、チップ内部を複数の回路ブロックに分割するとともに、いずれかの回路ブロックは電源電圧が遮断されてその動作が停止可能に構成し、該動作停止可能な回路ブロックと他の回路ブロックとの間に、信号の伝達を遮断可能な信号ゲート手段と電源遮断直前の信号の状態を記憶可能な記憶手段とを含むブロック間インタフェース回路以下、単にインタフェース回路と称するを設けるようにしたものである。ここで、上記インタフェース回路は、動作停止可能な回路ブロックから他の回路ブロックへ出力される信号の経路上であって信号が分岐される前の位置に設けられるのが望ましい。上記した手段によれば、電源遮断直前の信号を記憶した状態で一部の回路ブロックの電源電圧を遮断できるため、信号を受ける側の回路ブロックの誤動作を防止しつつ消費電力を低減させることができる。また、信号を受ける側の回路ブロック内ではなく回路ブロック間にインタフェース回路を設けるため、回路ブロックは変更する必要がなく比較的少ない回路の追加、変更で消費電力を低減させることができる。さらに、電源が遮断されて動作停止する回路ブロックからの信号を受ける側の回路ブロックの入力部にインタフェース回路を設けると、その信号のファンアウト数が多い場合にはその数だけインタフェース回路が必要になるが、電源電圧の供給を遮断可能な回路ブロックから他の回路ブロックへ出力される信号の経路上であって信号が分岐される前の位置にインタフェース回路を設けることにより、インタフェース回路の数を最小限に抑えることができ、これによって回路面積の増加を抑えつつ消費電力を低減させることができるようになる。また、望ましくは、上記インタフェース回路には、上記記憶手段に記憶されている信号と電源が遮断されていた回路ブロックへの電源供給再開後に該回路ブロックから出力された信号とを比較する比較回路を設ける。これによって、電源が遮断されていた回路ブロックへの電源供給が再開された場合に、元の状態に復帰できたことを確認してからインタフェース回路内の信号ゲート手段を信号伝達可能な状態にさせることによって、電源復帰後に回路が誤動作を起こすのを回避することができる。本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。すなわち、本発明に従うと、電源遮断直前の信号を記憶した状態で一部の回路ブロックの電源電圧を遮断できるため、信号を受ける側の回路ブロックの誤動作を防止しつつ消費電力を低減させることができる。また、回路ブロック間にインタフェース回路を設けるため、回路ブロックは変更する必要がなく僅かな回路の追加、変更で消費電力を低減させることができる。さらに、電源を遮断可能な回路ブロックから他の回路ブロックへ出力される信号の経路上であって信号が分岐される前の位置にインタフェース回路が設けることにより、インタフェース回路の数を最小限に抑えることができ、これによって回路面積の増加を抑えつつ消費電力を低減させることができるようになる。以下、本発明の好適な実施例を図面に基づいて説明する。図1は、本発明を適用した半導体集積回路の第1の実施例の概略構成を示す。図1において、10は単結晶シリコンのような一個の半導体チップである。図1に示されているように、この実施例の半導体集積回路おいては、チップ内部が複数の回路ブロック11,12,13......に分割されている。この実施例では、これらの回路ブロックのうち回路ブロック11が動作停止可能な回路ブロックである。21は外部から供給される電源電圧Vccが印加される外部電源端子である。この電源端子21からの電源電圧を回路ブロック11へ供給する電源ライン22上には電源の供給を遮断可能な電源スイッチ23が設けられている。また、回路ブロック11から他の回路ブロック12,13......へ出力される信号DTの経路上であって信号の分岐点Nの前にはインタフェース回路30が設けられている。図1では配線が分岐されている例が示されているが、分岐点Nに複数のファンアウトを有するバッファや論理ゲートなどを配置して信号を分岐させるように構成しても良い。また、一般に半導体集積回路では、信号の分岐が1箇所のみでなく、次第に枝分かれするいわゆるツリー構造で行なわれる場合があるが、このような場合、2段目と3段目の間にインタフェース回路30をそれぞれ設けるようにしても良い。ただし、数の点では出力側の回路ブロック11に近い分岐点より前にインタフェース回路30を設けるのが最も望ましい。なお、図1にはインタフェース回路が1つだけしか示されていないが、回路ブロック11から他の回路ブロック12,13......へ出力される図示しない他の信号の経路上にも同様なインタフェース回路30が設けられている。また、この実施例では、特に制限されるものでないが、回路ブロック11からの電源遮断要求信号PCQを受けて上記電源スイッチ23をオフさせたり、インタフェース回路30を制御したりする制御信号CS1,CS2を生成するブロック間信号制御回路40が同一のチップ上に設けられている。インタフェース回路30は、例えばMOSFETからなるスイッチもしくは論理ゲートのような信号の伝達を可能にしたり遮断したりする信号ゲート手段31と、電源遮断直前の信号の状態ハイレベルかロウレベルかを記憶可能な記憶手段32と、該記憶手段32に記憶されているデータ信号DT’と電源が遮断されていた回路ブロックから電源供給再開後に出力されたデータ信号DTとを比較する信号比較回路33などから構成されている。この信号比較回路33の比較結果信号CDは、上記ブロック間信号制御回路40に供給される。上記記憶手段32はフリップフロップなどにより、また信号比較回路33はイクスクルーシブNORゲートなどによりそれぞれ構成することができる。この実施例によれば、電源遮断直前の信号を記憶した状態で一部の回路ブロック11の電源電圧を遮断できるため、記憶されている信号が遮断後も供給され続ける。そのため、信号を受ける側の回路ブロック12,13等の誤動作を防止しつつ消費電力を低減させることができる。また、この実施例に従うと、図1に示されているように、電源が遮断される回路ブロック11の出力端子に近い側にインタフェース回路30が設けられている。つまり、回路ブロック11から出力される信号が複数の回路ブロックに供給される場合に、その信号が分岐される分岐点Nの前にインタフェース回路30が設けられているため、信号を受ける回路ブロック12,13......の入り口にインタフェース回路を設ける場合に比べて回路の数を少なくすることができる。次に、図1の実施例の半導体集積回路における回路ブロック11への電源の遮断と、電源復帰動作の手順を、図2のフローチャートと図3および図4のタイミングチャートを用いて説明する。通常動作を行なっているときに、回路ブロック11において、例えば動作停止モード等が発生するとステップS1、回路ブロック11内のレジスタの値を例えばチップ外部のメモリに転送して格納するステップS2。なお、他の回路ブロック12や13内にメモリがあれば、そこへ退避するようにしても良い。この場合、その信号経路上には前述のようなインタフェース回路30は設けられていないものとする。その後、回路ブロック11は電源遮断要求信号PCQを例えばハイレベルにアサートしてブロック間信号制御回路40へ電源遮断を通知する図2のステップS3,図3のタイミングt1。すると、ブロック間信号制御回路40は制御信号CS2を例えばロウレベルに変化させてインタフェース回路30内の信号ゲート手段31を遮断状態に変化させる図2のステップS4,図3のタイミングt2。信号ゲート手段31が遮断状態にされると、回路ブロック11から出力される信号DTの直前の状態が記憶手段32に記憶される。続いて、ブロック間信号制御回路40は制御信号CS1を変化させて電源スイッチ23をオフさせる図2のステップS5,図3のタイミングt3。以上が、電源遮断時の制御である。この制御により、回路ブロック11から出力されるデータ信号DTの状態は、不定になるが、その前に記憶手段32に記憶され遮断後も供給され続けるためこのデータ信号DT’を受ける他の回路ブロック12、13等が誤動作することはない。電源復帰は、ブロック間信号制御回路40に対する回路ブロック11の電源投入要求信号POQがアサートされることにより、開始されるステップS6。この電源投入要求信号POQは、チップ外部から入力されるようにする場合もあるし、他の回路ブロック12や13等から入力されるようにすることもある。電源投入要求信号POQがアサートされると、ブロック間信号制御回路40は、制御信号CS1をハイレベルに変化させて電源スイッチ23をオンさせ、回路ブロック11ヘ電源電圧Vccを供給する図2のステップS7,図4のタイミングt4。すると、回路ブロック11では内部のレジスタ等の初期化が行なわれる。続いて、回路ブロック11は、チップ外部のメモリもしくは他の回路ブロック12や13内のメモリに退避していたレジスタの値を元のレジスタに戻すステップS8。これにより、回路ブロック11からは電源遮断直前に出力していたデータ信号DTが元の状態に戻る。また、ブロック間信号制御回路40への電源遮断要求信号PCQもロウレベルにネゲートされた状態になる。その後、ブロック間信号制御回路40は、インタフェース回路30内の比較回路33からの比較結果信号CDをチェックして、回路ブロック11から出力されたデータ信号DTと記憶手段32に記憶されていたデータ信号DT’の状態が同一か否か判定し、同一でないときはステップS7へ戻って回路ブロック11内を再度初期化するか所定のエラーと処理を行なうステップS9,S10。一方、データ信号DTとDT’が一致したときは、図4のタイミングt5のように比較結果信号CDがハイレベルに変化するので、これを受けてブロック間信号制御回路40が制御信号CS2をハイレベルに変化させて、インタフェース回路30内の信号ゲート手段31をオンさせる図2のステップS11,図4のタイミングt6。これによって、回路ブロック11が他の回路ブロック12,13と接続され、チップは通常動作に復帰する。以上、ブロック間信号制御回路40が回路ブロック11への電源遮断を制御するようにした実施例を説明したが、回路ブロック11の電源が他の回路ブロックと別個に外部から供給されるようにされていて、外部で回路ブロック11への電源遮断が行なわれるようにされた実施例にも適用することができる。次に、本発明の第2の実施例を、図5を用いて説明する。図5において、図1と同一の回路及び部位には同一の符号を付して重複した説明は省略する。50は外部電源装置である。第2の実施例は、電源スイッチ23A,23B,23Cを設けて、半導体チップ10上の複数の回路ブロック11,12,13への電源の供給をそれぞれ遮断できるようにしたものである。各回路ブロック11,12,13の周囲には特に制限されるものでないが、電源ラインが配置された電源ライン領域60A,60B,60Cが設けられ、その外側に図1に示されているインタフェース回路30を複数個並べたインタフェース領域30A,30B,30Cがそれぞれ設けられている。このように、インタフェース領域30A,30B,30Cは電源ライン領域60A,60B,60Cの外側に配置されるとともに、各インタフェース領域30A,30B,30Cのインタフェース回路を構成する素子と、対応する回路ブロック11,12,13を構成する素子とは、チップ表面の互いに電気的に分離されたウェル領域に形成される。従って、電源が遮断された回路ブロックはそのウェル領域への電位の供給も遮断することができ、これによってさらに消費電力を低減させることができる。上記インタフェース領域30A,30B,30Cに設けられている各インタフェース回路は、対応する回路ブロック11,12,13から出力される信号を遮断したり、記憶したりするもので、他の回路ブロックから入力される信号はそのまま通過させるように構成される。図5においては、インタフェース領域30A,30B,30Cが各回路ブロック11,12,13をそれぞれ囲繞するように設けられているが、各回路ブロック11,12,13の一部の辺に沿って設けられていても良い。この実施例では、電源スイッチ23A,23B,23Cにより回路ブロック11,12,13への電源の供給をそれぞれ遮断できるようにされているが、インタフェース領域30A,30B,30Cのインタフェース回路およびブロック間信号制御回路40には、外部電源装置50から常時電源が供給されるように構成されている。ブロック間信号制御回路40は、第1の実施例と同様に、インタフェース回路と電源スイッチ23A~23Cを制御する。この実施例によれば、電源遮断直前の信号を記憶した状態でいずれかの回路ブロックの電源電圧を任意に遮断できるため、他の回路ブロックの誤動作を防止しつつ消費電力を低減させることができる。2つの回路ブロックの電源を遮断するように構成することも可能である。次に、図6を用いて本発明をマイクロプロセッサに適用した場合の実施例と、このマイクロプロセッサを制御装置として用いた携帯電話のシステムの例を説明する。この実施例においては、特に制限されるものでないが、半導体チップ10の中央がメイン電源領域110とされ、このメイン電源領域110にCPU中央処理ユニットやキャッシュメモリなどチップのスタンバイモード時に電源の供給が遮断される回路が設けられている。また、このメイン電源領域110の周囲にサブ電源領域120が設けられ、このサブ電源領域120には図1に示されているインタフェース回路30と同様な回路およびブロック間信号制御回路40と同様な回路やCPUの周辺回路としての割込み処理回路70、タイマ回路80等が設けられている。これらの回路には、常時電源が供給される。なお、この実施例では、サブ電源領域120に設けられる回路のうちインタフェース回路30は、メイン電源領域110CPUコア部を囲むようにサブ電源領域120の最も内側チップの中央より部分に配置されている。また、特に制限されるものでないが、メイン電源領域110とサブ電源領域120との間には電源ライン領域60Aが、またサブ電源領域120とI/O電源領域130との間には電源ライン領域60Bがそれぞれ設けられ、各電源領域110と120の基板表面のウェル領域は電気的に分離されていている。さらに、この実施例においては、上記サブ電源領域120の外側であるチップ周縁部にI/O電源領域130が設けられ、このI/O電源領域130にはチップの外部端子であるパッドのうち信号の入出力に使用されるパッドに接続された入出力回路が配置されている。そして、この実施例の半導体チップには、I/O電源領域130とサブ電源領域120とメイン電源領域110に応じて3つの電源パッドPi,Ps,Pmが設けられ、I/O電源領域130には、I/O用電源パッドPiから内部回路の電源電圧よりも高い3.3Vのような電源電圧Vcc1が供給される。これは、チップ外部の他の装置との間でチップ内部よりも振幅の大きな信号で情報のやり取りを行なえるようにするためである。一方、サブ電源領域120とメイン電源領域110にはそれぞれ1.5Vのような電源電圧Vcc2とVcc3がそれぞれ供給される。内部回路の消費電力を押さえるためである。この実施例においては、メイン電源領域110のCPUからチップ外部の電源装置50に対して内部状態信号ISSが出力され、この内部状態信号ISSが電源を遮断しても良い状態になったことを示していると、外部電源装置50がブロック間信号制御回路40にスタンバイ信号SBYを供給してインタフェース回路の遮断を行なわせてからメイン電源領域110への電源を遮断するように構成されている。また、この電源遮断状態で、チップ外部からサブ電源領域120の割込み処理回路70に対して所定の割込み信号IRQが入力されると、割込み処理回路70がブロック間信号制御回路40に対して電源復帰要求信号POQを供給する。すると、ブロック間信号制御回路40は外部電源装置50に対してスタンバイ解除要求信号SRQを出力し、外部電源装置50はこのスタンバイ解除要求信号SRQを受けるとメイン電源領域110への電源電圧の供給を再開する。すると、CPUが内部のイニシャライズをしてから動作を再開する。一方、ブロック間信号制御回路40は、CPUのイニシャライズが終了するのを見計らってインタフェース回路30の導通制御を行なう。特に制限されるものでないが、この実施例のマイクロプロセッサを携帯電話機に使用する場合、チップは2つのバスBUS1,BUS2に接続される。一方のバスBUS1には液晶表示パネル210や記憶装置としてのRAMランダムアクセスメモリ220が接続される。また、他方のバスBUS2には、ベースバンド処理用のLSI230が接続され、さらにこのベースバンドLSI230とアンテナ240との間には高周波信号処理用の高周波モジュール250が接続される。さらに、この実施例のマイクロプロセッサチップには、CPUへの電源の供給が遮断されて動作停止状態になっている間に、CPUを介さずに直接ベースバンド処理用LSI230からの信号によって液晶表示パネル210の表示を変更できるようにするため、あるパッドP1に入力された外部信号をそのまま他のパッドP2からチップ外部へ出力させるためのバイパスラインBPSと、該バイパスラインの信号とCPUからの信号との切替えを行なうセレクタSELが設けられている。このセレクタSELの切替えは、前記ブロック間信号制御回路40がインタフェース回路30を遮断する信号を用いて行なうようにすることができる。図7には、上記実施例のマイクロプロセッサにおける本発明のブロック間信号の一例として、メイン電源領域110のCPUコア部からI/O電源領域130の入出力回路を介してチップ外部へ出力される信号の扱い方を示す。図7に示されているように、CPUからデータ信号DT1とその出力制御信号DS1が出力される場合、データ信号DT1と出力制御信号DS1はそれぞれインタフェース回路30の信号ゲート手段31A,31Bを介して記憶手段32A,32Bに一旦記憶される。I/O電源領域130の入出力回路は例えば入出力バッファとレベル変換回路とから構成されており、データ信号DT1は記憶手段32Aからレベル変換回路LS1に供給されて0-1.5Vのような振幅から0-3.3Vのような振幅に変換されて出力バッファBFFのデータ入力端子に供給される。一方、出力制御信号DS1は記憶手段32Bからレベル変換回路LS2に供給されて0-1.5Vのような振幅から0-3.3Vのような振幅に変換されて出力バッファBFFの制御端子に供給される。インタフェース回路30を設けないで、CPUからの信号を直接レベル変換回路LS1,LS2に供給して出力させるように構成されていると、CPUの電源が遮断されることにより、出力バッファBFFの出力信号が不定になるおそれがあるが、この実施例のように、インタフェース回路30が設けられ、記憶手段32A,32Bにより直前の信号状態が持されることにより、チップ外部へ出力される信号が不定になるのを防止することができ、他のチップひいてはシステム全体が誤動作するのを回避することができる。図8は、本発明を適用した半導体集積回路の第4の実施例を示す。この実施例は、内部回路を、動作モードに応じて電源が遮断される回路ブロック11と、常時電源が供給されて動作する回路ブロック12とがある場合に、入出力回路を各回路ブロックに応じて電源が遮断されるI/O部131と常時電源が供給されて動作するI/O部132とに分けるようにしたものである。回路ブロック11と回路ブロック12との間には、図1に示されているようなインタフェース回路30を複数個並べたインタフェース領域30Aが設けられている。また、動作モードに応じて電源が遮断される回路ブロック11から出力される信号のうち電源遮断時に出力する必要のないものは電源が遮断されるI/O部131に供給され、電源遮断中にも出力していたいものは常時電源が供給されて動作するI/O部132へインタフェース回路30を複数個並べたインタフェース領域30Bを介して供給されるように構成されている。なお、上記インタフェース領域30A,30B内のインタフェース回路30を制御するブロック間信号制御回路40は常時電源が供給される回路ブロック12の一部に設けられる。このような構成の半導体集積回路としては、例えば図6に示されているマイクロプロッサとベースバンド処理用LSI230を1チップ化し、マイクロプロセッサを動作停止させるように構成したものが考えられる。なお、この実施例においても、回路ブロック11への電源の遮断は外部電源装置50で行なうようにしている。そのため、回路ブロック12から電源制御信号PCQを外部電源装置50へ出力するように構成されているが、図1の実施例と同様にチップ内部に電源スイッチ23を設けて内部で電源を遮断するように構成することも可能である。以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、上記実施例におけるインタフェース回路30内の記憶手段32を直列にチェーン結合してシフトレジスタとして動作するスキャンパスを形成できるように構成しておいて、テスト時にこのスキャンパスを使ってチップ外部からLSIの内部にテストデータを入れてから回路ブロックを動作させ、回路ブロックの論理動作で変化した出力信号をインタフェース回路30内の記憶手段32に記憶させ、再びシフトレジスタとして動作させてチップ外部へ出力させるテスト回路を構成できるようにすることも可能である。以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるマイクロプロセッサに適用した場合について説明したが、本発明はそれに限定されるものでなく一部の回路の動作を停止させたい半導体集積回路一般に利用することができる。"