半導体基板上に設けられデータを記憶する複数のメモリセルを含むメモリセルアレイと、前記半導体基板上に設けられ前記メモリセルアレイを制御する周辺回路部と、前記複数のメモリセルおよび前記周辺回路部が形成されるアクティブエリア間に設けられた素子分離部と、前記周辺回路部における前記アクティブエリアの側面に設けられている側壁膜とを備えた半導体記憶装置。前記側壁膜は、前記周辺回路部における前記アクティブエリアの側面の下方に形成された微細トレンチを埋め込んでいることを特徴とする請求項1に記載の半導体記憶装置。前記周辺回路部における前記アクティブエリアの側面は、前記側壁膜の底部において段差または窪みを有することを特徴とする請求項1または請求項2に記載の半導体記憶装置。前記周辺回路部における前記素子分離部は、前記側壁膜の底部の段差または窪みよりも深く形成されていることを特徴とする請求項3に記載の半導体記憶装置。前記メモリセルアレイにおいて隣接する前記素子分離部間の間隔は、前記周辺回路部において隣接する前記素子分離部間の間隔よりも狭いことを特徴とする請求項1から請求項4のいずれかに記載の半導体記憶装置。半導体基板上に設けられデータを記憶する複数のメモリセルを含むメモリセルアレイと、前記半導体基板上に設けられ前記メモリセルアレイを制御する周辺回路部とを備えた半導体記憶装置の製造方法であって、半導体基板の上方にマスク材料を堆積し、前記マスク材料をアクティブエリアのパターンに加工し、前記マスク材料をマスクとして用いて前記半導体基板をエッチングしてトレンチを形成し、前記周辺回路部における前記トレンチの内側面を被覆し、かつ、該メモリセルアレイにおける前記トレンチの開口部を塞ぐようにスペーサ絶縁膜を堆積し、前記スペーサ絶縁膜をエッチングすることによって、前記周辺回路部における前記トレンチの内側面を被覆する前記スペーサ絶縁膜をスペーサとして残置させたまま、前記メモリセルアレイにおける前記スペーサ絶縁膜を除去し、前記トレンチ内に絶縁膜を充填することによって前記素子分離部を形成することを具備する半導体記憶装置の製造方法。前記周辺回路部における前記トレンチの内側面に前記スペーサを形成した後、前記半導体基板をさらにエッチングすることによって、前記トレンチの深さを調節することをさらに具備したことを特徴とする請求項6に記載の半導体記憶装置の製造方法。メモリセルアレイ領域および周辺回路領域の素子分離部の深さを調節しつつ、周辺回路領域の素子分離部に形成されるマイクロトレンチ形状の影響を抑制し、信頼性の高い半導体記憶装置を提供する。本実施形態による半導体記憶装置は、半導体基板上に設けられデータを記憶する複数のメモリセルを含むメモリセルアレイと、半導体基板上に設けられメモリセルアレイを制御する周辺回路部とを備えている。素子分離部は、複数のメモリセルおよび周辺回路部が形成されるアクティブエリア間に設けられている。側壁膜は、周辺回路部におけるアクティブエリアの側面に設けられている。以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。第1の実施形態図1は、本発明に係る第1の実施形態に従った半導体記憶装置の構成を示す図である。半導体記憶装置は、例えば、NAND型フラッシュメモリ以下、単にメモリとも言うである。メモリは、複数のメモリセルMCをマトリクス状に二次元配置したメモリセルアレイ1と、メモリセルアレイ1を制御する周辺回路領域2とを備えている。メモリセルアレイ1は、複数のブロックBLKを備え、各ブロックBLKは、複数のメモリセルユニット以下、単にセルユニットとも言うCUを備える。ブロックBLKは、データの消去単位である。セルユニットCUは、直列に接続された複数のメモリセルMCを備える。セルユニットCUの両端のメモリセルMCは、選択トランジスタSTに接続されている。一端のメモリセルMCは、選択トランジスタSTを介してビット線BLに接続されており、他端のメモリセルMCは、選択トランジスタSTを介してセルソースCELSRCに接続されている。ワード線WLは、ロウ方向に配列されたメモリセルMCのコントロールゲートCGに接続されている。選択ゲート線SGS、SGDは、選択トランジスタSTのゲートに接続されている。ワード線WLおよび選択ゲート線SGS、SGDは、ロウデコーダおよびワード線ドライバWLDにより駆動される。各ビット線BLは、選択トランジスタSTを介してセルユニットCUに接続されている。また、各ビット線BLは、センスアンプ回路SAに接続されている。尚、一つのワード線に接続された複数のメモリセルMCが、一括したデータ読出しおよびデータ書込みの単位であるページを構成する。選択ゲート線SGS、SGDが選択トランジスタSTを駆動することによって、セルユニットCUがビット線BLとセルソースCESRCとの間に接続される。そして、ワード線ドライバWLDが非選択ワード線WLを駆動することによって、選択メモリセルMC以外のメモリセルMCをオン状態にする。これにより、センスアンプSAがビット線BLを介して選択メモリセルMCに電圧を印加することができる。これにより、センスアンプSAは、選択メモリセルMCのデータを検出し、あるいは、選択メモリセルMCにデータを書き込むことができる。図2は、ビット線BLの延伸方向に沿ったメモリの断面図である。メモリセルMCおよび選択トランジスタSTは、半導体基板10上に形成されている。破線枠で示すセルユニットCUは、例えば拡散層40によって直列に接続された複数のメモリセルMCを備える。ビット線BLは、ドレイン側の選択トランジスタSTの一方の拡散層40aにビット線コンタクトBLCを介して接続されている。セルソースCELSRCは、ソース側の選択トランジスタSTの一方の拡散層40bにソース線コンタクトSLCを介して接続されている。ワード線WLとして機能するコントロールゲートCGおよびセルソースCELSRCは、ビット線BLと直交する方向図2の紙面に対して垂直方向ロウ方向に延伸している。ビット線BLの延伸方向カラム方向に隣接する複数のセルユニットCUは、ビット線コンタクトBLCまたはソース線コンタクトSLCのいずれかを共有している。図3A~図3Cは、ワード線WLの延伸方向に沿ったメモリセルアレイ領域および周辺回路領域の断面図である。図3AがメモリセルMCの断面図を示し、図3Bが周辺回路領域の低耐圧トランジスタTLVの断面図を示し、さらに、図3Cが周辺回路領域の高耐圧トランジスタTHVの断面図を示す。図3Aに示すように、ワード線WLの延伸方向ロウ方向に隣接するメモリセルMCは、素子分離部STIによって分離されている。素子分離部STIは、ロウ方向に隣接するアクティブエリアAA間に設けられている。アクティブエリアAAは、素子分離部STIとともにカラム方向に延伸しており、その表面上にメモリセルMCが形成される。各メモリセルMCは、拡散層40と、トンネル絶縁膜20aと、フローティングゲートFGと、ゲート絶縁膜30と、コントロールゲートCGワード線WLとを備えている。拡散層40は、図2に示すように半導体基板10のアクティブエリアAAの表面に形成されている。トンネル絶縁膜20aは、半導体基板10のアクティブエリアAA上に設けられている。フローティングゲートFGは、トンネル絶縁膜20a上に設けられており、ロウ方向およびカラム方向において各メモリセルMCごとに分離されている。ゲート絶縁膜IPDInterPolysiliconDielectric30は、フローティングゲートFGの上面および側面に形成さており、フローティングゲートFGとコントロールゲートCGとの間を分離している。コントロールゲートCGは、ゲート絶縁膜30を介して、フローティングゲートFGの上方および側方に設けられている。コントロールゲートCGは、ロウ方向に延伸しており、同一ページに含まれる複数のメモリセルMCに共有されている。また、コントロールゲートCGは、ワード線WLとしての機能も有する。コントロールゲートCG上には、層間絶縁膜ILDが設けられている。図3Bおよび図3Cに示すように、周辺回路領域の低耐圧トランジスタTLVおよび高耐圧トランジスタTHVは、ともにアクティブエリアAA上に形成されている。隣接するアクティブエリアAAは、素子分離部STIによって分離されている。低耐圧トランジスタTLVは、ゲート絶縁膜20bと、ゲート電極Gとを備えている。ゲート絶縁膜20aは、アクティブエリアAA上に設けられている。ゲート電極Gは、ゲート絶縁膜20a上に設けられている。絶縁膜30は、フローティングゲートの材料上において一部除去されている。これにより、フローティングゲートとコントロールゲートとは、電気的に接続されており、一体としてゲート電極Gを構成する。低耐圧トランジスタTLVと高耐圧トランジスタTHVとは、ゲート絶縁膜の厚みにおいて相違する。高耐圧トランジスタTHVのゲート絶縁膜20cは、低耐圧トランジスタTLVのゲート絶縁膜20bよりも厚く形成されている。高耐圧トランジスタTHVのその他の構成は、低耐圧トランジスタTLVの構成と同様でよい。図3Aから図3Cに示すように、アクティブエリアAA間には素子分離部STIが設けられている。素子分離部STIのトレンチ内には、絶縁膜例えば、シリコン酸化膜が充填されている。素子分離部STI内の絶縁膜は、CVD法および/または塗布によりトレンチ内に充填される。図3Aに示すようにメモリセルアレイの領域では、素子分離部STIのトレンチの内側面には、側壁膜スペーサが設けられていない。即ち、メモリセルアレイにおけるアクティブエリアAAの側面には、側壁膜が設けられていない。一方、図3Bおよび図3Bに示すように周辺回路領域の素子分離部STIのトレンチの内側面には、側壁膜スペーサ100が設けられている。即ち、周辺回路領域におけるアクティブエリアAAの側面には、側壁膜100が設けられている。メモリセルアレイ領域における素子分離部STIの幅アクティブエリアAA間の幅は、非常に微細化されており、周辺回路領域の素子分離部STIの幅アクティブエリアAA間の幅に比べて狭い。従って、メモリセルアレイ領域における素子分離部STIアクティブエリアAAの平面レイアウトの密度は、周辺回路領域における素子分離部STIアクティブエリアAAのそれと比べて高い。このように、メモリセルアレイ領域と周辺回路領域とにおいて、素子分離部STIおよびアクティブエリアAAの密度が相違すると、メモリセルアレイ領域および/または周辺回路領域において、平面レイアウトの粗密差に起因する形状差、あるいは、マイクロトレンチ構造が生じる。例えば、素子分離部STIアクティブエリアAAの密度が低い周辺回路領域では、メモリセルアレイ領域よりも素子分離部STIの深さが深くなり、マイクロトレンチ110がアクティブエリアAAと素子分離部STIとの境界部に形成される場合がある。マイクロトレンチ110は、アクティブエリアAAの側面の下方素子分離部STIの端部に形成された微細なトレンチである。素子分離部STIを埋め込むCVD膜および/または有機塗布膜がマイクロトレンチ110を含むSTI全体に充填されると、そのCVD膜または有機塗布膜の応力がマイクロトレンチ110に印加される。これは、アクティブエリアAAまたは素子分離部STIの欠陥に繋がり、メモリ全体の信頼性を損ねる可能性がある。これに対し、本実施形態では、CVD膜または有機塗布膜が素子分離部STIのトレンチを充填する前に、側壁膜100がアクティブエリアAAの側面を被覆し、かつ、マイクロトレンチ110を充填している。これにより、素子分離部STIのトレンチがCVD膜または有機塗布膜により充填される前に、マイクロトレンチ110が側壁膜100によって充填されるので、CVD膜または有機塗布膜による応力がマイクロトレンチ110に直接印加されない。また、周辺回路領域において、各素子分離部STIに充填されるCVD膜または有機塗布膜の量体積が少なくなり、周辺回路領域の素子分離部STIに印加される応力が低減する。その結果、周辺回路領域におけるアクティブエリアAAまたは素子分離部STIの欠陥を抑制し、メモリ全体の信頼性の向上に繋がる。図4から図7は、第1の実施形態によるメモリの製造方法を示す断面図である。図4から図7のAは、図3Aに示すメモリセルアレイ領域の断面に対応しており、図4から図7のBおよびCは、図3Bおよび図3Cに示す周辺回路領域の断面に対応している。まず、半導体基板例えば、シリコン基板10上にトンネル絶縁膜20a、ゲート絶縁膜20b、20cを形成する。トンネル絶縁膜20a、ゲート絶縁膜20b、20cは、例えば、シリコン酸化膜を用いる。次に、トンネル絶縁膜20a、ゲート絶縁膜20b、20c上にフローティングゲートFGの材料31を堆積する。フローティングゲートFGの材料31は、例えば、ポリシリコンを用いる。続いて、フローティングゲートFGの材料31上にキャップ材33を堆積する。キャップ材料33は、例えば、シリコン酸化膜、シリコン窒化膜を用いる。これにより、図4Aから図4Cに示す構造が得られる。メモリセルアレイ領域では、材料31は、後にフローティングゲートFGして機能する。一方、周辺回路領域では、材料31は、後にコントロールゲートCGと電気的に接続されるため、トランジスタTLV、THVのゲート電極Gとして機能する。次に、リソグラフィおよびRIEReactiveIonEtchingを用いてマスク材としてのキャップ材33をアクティブエリアAAのパターンに加工する。尚、キャップ材33とは別に、マスク材図示せずをキャップ材33上に堆積し、そのマスク材をアクティブエリアAAのパターンに加工してもよい。そして、キャップ材33またはマスク材をマスクとして用いて、フローティングゲートFGの材料31、トンネル絶縁膜20a、ゲート絶縁膜20b、20c、および、半導体基板10をRIE法でエッチングする。これにより、図5Aから図5Cに示すように、素子分離領域にトレンチTRm、TRpが同時に形成される。このとき、メモリセルアレイ領域と周辺回路領域とにおけるアクティブエリアAAのパターンの粗密差によって、周辺回路領域のトレンチTRpの端部にマイクロトレンチ110が形成されることがある。そこで、CVD法等を用いて、図6Bおよび図6Cに示すように、周辺回路領域におけるトレンチTRpの内側面を被覆するように絶縁膜スペーサ絶縁膜100を堆積する。このとき、図6Aに示すように、スペーサ絶縁膜100は、メモリセルアレイ領域におけるトレンチTRmの内側面を完全には被覆せず、トレンチTRmの開口部を閉塞するように堆積する。より詳細には、スペーサ絶縁膜100は、ロウ方向の開口幅の狭いメモリセルアレイ領域のトレンチTRmの内側面を完全には被覆せず、かつ、ロウ方向の開口幅の広い周辺回路領域のトレンチTRpの内側面を被覆することができるような被覆率の悪い条件で堆積される。被覆率を悪くするためには、例えば、CVD法において、高温もしくは高圧条件のもと、半導体基板10の温度を下げる。これによって、堆積される原子の移動を半導体基板10に達してから意図的に妨げ、堆積原子の供給を律速の状態にする。これにより、開口部の狭いトレンチTRmは、その内側面にスペーサ絶縁膜100が厚く堆積される前に、その開口部がスペーサ絶縁膜100によって閉塞される。開口部の広いトレンチTRpの内側面には、スペーサ絶縁膜100が堆積される。その結果、トレンチTRpの端部に形成されたマイクロトレンチ110は、スペーサ絶縁膜100によって充填される。スペーサ絶縁膜100は、例えば、シリコン酸化膜を用いる。スペーサ絶縁膜100の膜厚は、マイクロトレンチ110を埋め込むために充分な厚みでよい。マイクロトレンチ110の大きさおよび深さは、製造されるメモリのパターンデバイスの種類、トレンチTRm、TRpの深さ、および、製造ライン等によって異なるため一概に特定できない。従って、スペーサ絶縁膜100の膜厚は、製造されるデバイスおよび製造ライン等によって個別に設定すればよい。次に、RIE法を用いて、スペーサ絶縁膜100を異方的にエッチングすることによって、周辺回路領域におけるトレンチTRpの内側面を被覆するスペーサ絶縁膜100をスペーサとして残置させたまま、メモリセルアレイ領域におけるスペーサ絶縁膜100を除去する。これにより、図7Aに示すように、スペーサ絶縁膜100は、メモリセルアレイ領域から除去される。一方、図7Bおよび図7Cに示すように、スペーサ絶縁膜100は、周辺回路領域のアクティブエリアAAの側面に残置され、マイクロトレンチ110を充填した状態を維持する。以下、スペーサ絶縁膜100は、側壁膜100とも呼ぶ。上記スペーサ絶縁膜100のエッチングにおいて、トレンチTRpの底部の半導体基板10が抉られ、トレンチTRpの底部がガウジングを起こした形状になる場合がある。この形状は、素子分離部STIの端部の形状を滑らかにするので、素子分離部STIを充填する絶縁膜の応力を緩和するのに役立つ。フローティングゲートFGの材料31は、キャップ材33で被覆されているため、スペーサ絶縁膜100のエッチングにおいてダメージを受けない。その後、既知の工程を用いて、素子分離部STIを形成する。例えば、LP-CVDLowPressureCVD法、CVD法および塗布を用いて、トレンチTRm、TRp内に絶縁膜を充填し、あるいは、CVD法および塗布のみを用いて、トレンチTRm、TRp内に絶縁膜を充填してもよい。なお絶縁膜の充填に先立って、図示しないライナー絶縁膜を用いて、トレンチTRm、TRp内を薄く被覆しても構わない。ライナー絶縁膜の形成は、例えば、CVD法を用いてシリコン酸化膜を堆積し形成する。素子分離部STIをエッチングバックし、キャップ材33を除去した後、既知の方法を用いて、ゲート絶縁膜30、コントロールゲートCG、拡散層40、層間絶縁膜ILDおよび配線を形成することによって、図3Aから図3Cに示すメモリが完成する。本実施形態によれば、周辺回路領域のトレンチTRpを絶縁膜で充填する前に、側壁膜スペーサ100が、トレンチTRp内に形成されるマイクロトレンチ110を充填する。側壁膜100に残存する応力は、トレンチTRm、TRp内に充填される絶縁膜より小さい。これにより、周辺回路領域の素子分離部STIの端部における絶縁膜からの応力を緩和することができる。これは、素子分離部STIの端部における欠陥を抑制し、メモリの信頼性の向上に繋がる。また、周辺回路領域およびメモリセルアレイ領域において、素子分離部STIアクティブエリアAAのレイアウトパターンの密度の相違、素子分離部STIの深さの相違等によって、マイクロトレンチ110が形成されたとしても、側壁膜100が、マイクロトレンチ110を予め充填し、欠陥を抑制する。これにより、本実施形態は、周辺回路領域およびメモリセルアレイ領域におけるレイアウトパターン、および、素子分離部STIの深さ等を任意に設定することができる。例えば、周辺回路領域における素子分離部STIのマイクロトレンチ110に関わらず、メモリセルアレイ領域における素子分離部STIの深さを所望の深さに形成することができる。さらに、周辺回路領域における比較的体積の大きいトレンチTRpに側壁膜100を設け、メモリセルアレイ領域における比較的堆積の小さいトレンチTRmに側壁膜100を設けていない。これにより、トレンチTRp内に充填される絶縁膜の体積とトレンチTRm内に充填される絶縁膜の体積との差が小さくなる。即ち、周辺回路領域の素子分離部STIにかかる応力とメモリセルアレイ領域の素子分離部STIにかかる応力との差が小さくなる。これは、周辺回路領域およびメモリセルアレイ領域における素子分離部STIの粗密差を軽減し、これらの素子分離部STIを同時に形成することを可能にする。第2の実施形態図8Aから図8Cは、第2の実施形態によるワード線WLの延伸方向に沿ったメモリおよび周辺回路領域の断面図である。図8AがメモリセルMCの断面図を示し、図8Bが周辺回路領域の低耐圧トランジスタTLVの断面図を示し、図8Cが周辺回路領域の高耐圧トランジスタTHVの断面図を示す。第2の実施形態では、側壁膜100でマイクロトレンチ110を充填した後、さらに、素子分離部STIのトレンチTRp、TRmを深くするために、半導体基板10をエッチングしている。これにより、メモリセルアレイ領域および周辺回路領域における素子分離部STIの深さを所望の深さまで形成することができる。例えば、メモリセルアレイ領域のトレンチTRmの開口部が狭く、周辺回路領域のトレンチTRpの開口部が広い場合、トレンチTRmおよびトレンチTRpを同時に形成すると、メモリセルアレイ領域のトレンチTRpは、周辺回路領域のトレンチTRmよりも深く形成される。この場合、周辺回路領域のトレンチTRpにマイクロトレンチ110が形成されやすくなる。マイクロトレンチ110の形成を抑制するためには、逆にトレンチTRp、TRmを浅くすることが考えられる。しかし、この場合には、メモリセルアレイ領域のトレンチTRmが所望の深さまでエッチングできなくなる恐れがある。そこで、第2の実施形態では、側壁膜100でマイクロトレンチ110を充填した後、さらに、素子分離部STIのトレンチTRp、TRmを深くするために、半導体基板10を再度エッチングしている。従って、図8Bおよび図8Cに示すように、周辺回路領域におけるアクティブエリアAAの側面は、側壁膜100の底部において段差または窪みSTPを有している。そして、周辺回路領域における素子分離部STIは、側壁膜100の底部の段差または窪みSTPよりも深く形成されている。一方、図8Aに示すように、メモリセルアレイにおけるアクティブエリアAAの側面は、段差または窪みを有さない。第2の実施形態のその他の構成は、第1の実施形態の対応する構成と同様でよい。図9Aから図9Cは、第2の実施形態によるメモリの製造方法を示す断面図である。図4から図7を参照して説明した製造工程の後、さらに、トレンチTRm、TRpの底部の半導体基板10をエッチングする。即ち、スペーサ絶縁膜100でマイクロトレンチ110を充填した後、半導体基板10をさらにエッチングすることによって、トレンチTRm、TRpの深さを調節する。その後、既知の工程を用いて、素子分離部STIを形成する。例えば、LP-CVDLowPressureCVD法、CVD法および塗布を用いて、トレンチTRm、TRp内に絶縁膜を充填し、あるいは、CVD法および塗布のみを用いて、トレンチTRm、TRp内に絶縁膜を充填してもよい。素子分離部STIをエッチングバックし、キャップ材33を除去した後、既知の方法を用いて、ゲート絶縁膜30、コントロールゲートCG、拡散層40、層間絶縁膜ILDおよび配線を形成することによって、図8Aから図8Cに示すメモリが完成する。第2の実施形態は、第1の実施形態と同様の効果を有する。さらに、第2の実施形態では、側壁膜100の形成前と側壁膜100の形成後とに分けて、素子分離部STIのトレンチTRm、TRpを複数回エッチングしている。これにより、周辺回路領域の素子分離部STIにマイクロトレンチ110が形成されたとしても、周辺回路領域の素子分離部STIに欠陥が発生することを抑制しながらメモリセルアレイ領域の素子分離部STIおよび/または周辺回路領域の素子分離部STIの深さを所望の深さに形成することができる。上記、第1、第2の実施形態は、NAND型フラッシュメモリに関する形態であるが、上記実施形態は、STIのレイアウトについて粗密差を有する他のデバイスに適用することができる。