nビットカウンタを有するクロック分周回路であつて、所望の分周比1/mを選択するセレクタを有し、nビットカウンタが、分周比1/mに対応した加算数2n/mを加算してカウントする機能を有することを特徴とするクロック分周回路。ここで、n、mは正の整数で、n>2、m≧2、2n/2≧m。以上のような問題点から本願発明は、nビットカウンタを有するクロック分周回路において、分周された出力が、分周比によらず一定のタイミングで出力されるクロック分周回路を提供することを課題とする。本発明は係る課題に鑑みなされたものであり、請求項1の発明は、nビットカウンタを有するクロック分周回路であつて、所望の分周比1/mを選択するセレクタを有し、nビットカウンタが、分周比1/mに対応した加算数2n/mを加算してカウントする機能を有することを特徴とするクロック分周回路、としたものである。ここで、n、mは正の整数で、n>2、m≧2、2n/2≧m。本発明のクロック分周回路は以上のような構成であるので、nビットカウンタを有するクロック分周回路において、分周された出力が、分周比によらず一定のタイミングで出力されるクロック分周回路とすることができる。以下本発明を実施するための形態につき説明する。図1は、本発明のクロック分周回路の一例を模式的に示した説明図である。本発明のクロック分周回路1は、nビットカウンタ2を有する。そして、所望の分周比1/mを選択するセレクタ4を有し、nビットカウンタが、分周比1/mに対応した加算数2n/m3を加算してカウントする機能を有する。ここで、n、mは正の整数で、n>2、m≧2、2n/2≧mである。このような機能を有するので、分周された出力は、常に最上位のビットカウンタから出力され、分周比によらず、全て同じタイミングで出力される。このクロック分周回路の機能について、4ビット、16進のカウンタを有する分周回路を例として、以下に説明する。図2は、このような機能を有する回路を設計するためのVerilogHDLでの記述である。図で、各信号を、クロックCLK、リセットRSTN、分周選択1DIV-SEL0、分周選択2DIV-SEL1、分周回路の出力DIV-CK、とする。カウンタとして4ビット、16進のD-FFを用いた分周回路とする。分周選択の信号は、分周比を選択するもので、分周選択1DIV-SEL0、分周選択2DIV-SEL1がそれぞれ、0、00、11、01、1の場合、分周比1/2、1/4、1/8、1/16とする。クロック信号CLKは立ち上がりでカウンタの入力を有効とし、リセットRSTNは立下りでカウンタをリセットする。リセットRSTN信号が入力した場合は、立下りで各々のD-FFをクリアし出力を0とする。分周比1/2とするため、分周選択1DIV-SEL0、分周選択2DIV-SEL1を0、0として選択し、クロック信号が立ち上がる毎に加算数816進数を加算してカウントする。同様にして、分周比1/4とするため、分周選択1DIV-SEL0、分周選択2DIV-SEL1を0、1とし、クロック信号が立ち上がる毎に加算数416進数を加算してカウントする。同様にして、分周比1/8とするため、分周選択1DIV-SEL0、分周選択2DIV-SEL1を1、0として選択し、クロック信号が立ち上がる毎に加算数216進数を加算してカウントする。同様にして、分周比1/16とするため、分周選択1DIV-SEL0、分周選択2DIV-SEL1を1、1として選択し、クロック信号が立ち上がる毎に加算数116進数を加算してカウントする。分周された信号は、出力端子DIV-CKに出力する。このような条件で設計された回路の例を図3に示す。図で、D-FFおよびその入力、出力を、下位のビットからD-FF0、D0、Q0、D-FF1、D1、Q1、D-FF2、D2、Q2、D-FF3、D3、Q3とする。図では、分周選択1DIV-SEL0、分周選択2DIV-SEL1で分周比をデコードする。そして各分周比に応じた加算数が加算され、カウンタでカウントされる。なお、セレクタやカウンタの回路を図上では分離していない。この回路から、各分周比に応じたカウンタの入出力の関係を図4に示した。出力は全て最上位のビットに対応するD-FF3から出力される。これから、各分周比に応じてカウンタが動作し、分周された信号が出力されることが解る。この回路の論理シミュレーション結果を図5に示した。図5のa、b、c、dが、それぞれ分周比1/2、1/4、1/8、1/16に対応した結果である。図では、クロックCLKと分周回路の出力DIV-CKを示している。さらに、カウンタの出力COUNTも示しており、それぞれビット波形と共に加算された数も示している。1/2分周ではクロックの立ち上がりで816進数を加算しているので、0、8、0、8の繰り返し。1/4分周では4で加算しているので、0、4、8、c、0、4、8、c、と繰り返している。1/8では2で、0、2、4、6、8、a、c、e、0、2、4、。1/16では、1で、1、2、3、4、~d、e、f、0、1、2、3となっている。このように、図3の回路は、所望の分周比を選択するセレクタ機能を有し、4ビットカウンタが、分周比に対応した加算数を加算してカウントする機能を有するクロック分周回路となっている。以上で述べたように、本願発明のクロック分周回路では、各分周比に応じた出力が最上位のカウンタからそれぞれ出力されるので、分周比によらず一定のタイミングで出力されるクロック分周回路とすることができる。