"2値レベルの入力データの1ユニットインターバルのセンタ位相を挟む2個の入力データを選択するデータ選択回路と、前記データ選択回路により選択された入力データを補正する補正回路と、前記補正回路により補正された入力データを基に、入力データのレベルが遷移する位相を前記1ユニットインターバルのバウンダリ位相として検出する位相検出回路と、前記位相検出回路により検出されたバウンダリ位相を基に前記1ユニットインターバルのセンタ位相を演算する演算器と、前記センタ位相及び前記バウンダリ位相を基に、前記選択及び補正された2個の入力データのうちのいずれかのデータのレベルを判定して出力するデータ判定回路とを有し、前記データ選択回路は、前記演算器により演算されたセンタ位相を基に前記選択を行い、前記補正回路は、前記データ判定回路により出力された過去のデータのレベルに応じた補正値を基に前記補正を行うことを特徴とする受信回路。前記演算器は、ローパスフィルタを用いて平滑化された前記センタ位相を出力することを特徴とする請求項1記載の受信回路。前記補正回路は、複数の補正値を基に入力データの補正を行う複数の補正器を有し、前記位相検出回路は、前記複数の補正器により補正された入力データを基に、入力データのレベルが遷移する位相を前記1ユニットインターバルのバウンダリ位相としてそれぞれ検出する複数の位相検出器を有し、前記データ判定回路は、前記センタ位相及び前記複数の位相検出器により検出された複数のバウンダリ位相を基に、前記複数の補正器によりそれぞれ補正された2個の入力データのうちのいずれかのデータのレベルをそれぞれ判定して出力する複数のデータ判定器を有し、さらに、過去のデータのレベルに応じて、前記複数のデータ判定器により出力されたデータのレベルのうちのいずれかのデータのレベルを選択して出力する等化器選択回路を有することを特徴とする請求項1又は2記載の受信回路。前記位相検出回路は、さらに、入力データを基に、入力データのレベルが遷移する位相を前記1ユニットインターバルのバウンダリ位相として検出する第1の位相検出器を有し、前記演算器は、前記第1の位相検出器により検出されたバウンダリ位相を基に前記センタ位相を演算することを特徴とする請求項3記載の受信回路。さらに、前記等化器選択回路により出力される過去のデータのレベルに応じて、前記複数の位相検出器により検出された複数のバウンダリ位相のうちのいずれかのバウンダリ位相を選択して出力する位相選択回路を有し、前記演算器は、前記位相選択回路により出力されたバウンダリ位相を基に前記センタ位相を演算することを特徴とする請求項3記載の受信回路。前記演算器は、前記複数の位相検出器のうちのいずれか1個により検出されたバウンダリ位相を基に前記センタ位相を演算することを特徴とする請求項3記載の受信回路。前記位相検出回路は、入力データのレベルが特定の傾きで遷移すると仮定して、入力データのレベルが遷移する位相を検出し、さらに、入力データのレベルが前記特定の傾きで遷移するように入力データの等化処理を行って前記データ選択回路に出力する等化器を有することを特徴とする請求項1又は2記載の受信回路。本発明の目的は、少ないハードウェア量で高精度のデータ復元をすることができる受信回路を提供することである。受信回路は、2値レベルの入力データの1ユニットインターバルのセンタ位相を挟む2個の入力データを選択するデータ選択回路と、前記データ選択回路により選択された入力データを補正する補正回路と、前記補正回路により補正された入力データを基に、入力データのレベルが遷移する位相を前記1ユニットインターバルのバウンダリ位相として検出する位相検出回路と、前記位相検出回路により検出されたバウンダリ位相を基に前記1ユニットインターバルのセンタ位相を演算する演算器と、前記センタ位相及び前記バウンダリ位相を基に、前記選択及び補正された2個の入力データのうちのいずれかのデータのレベルを判定して出力するデータ判定回路とを有し、前記データ選択回路は、前記演算器により演算されたセンタ位相を基に前記選択を行い、前記補正回路は、前記データ判定回路により出力された過去のデータのレベルに応じた補正値を基に前記補正を行う。少ないハードウェア量で高精度のデータ復元をすることができ、省面積化及び省電力化を実現することができる。第1の実施形態図1は、第1の実施形態による受信回路の構成例を示す図である。受信回路は、例えば、LSIチップ間の信号伝送あるいは筐体内の複数の回路ブロック間での信号伝送、筐体間での信号伝送に用いられ、高速伝送が可能である。受信回路は、伝送線路を介して、送信回路から2値レベルのデータを入力する。受信回路は、クロックデータリカバリCDR:ClockDataRecovery回路を有し、入力データDiを基に出力データDoを復元する。判定帰還型等化器DFE:DecisionFeedbackEqualizer111は、補正回路105、位相検出回路106、データ判定回路107及び補正値発生回路108を有する。等化器101は、フィードフォワード等化器FFE:FeedForwardEqualizerであり、伝送線路の伝送特性に応じて、2値レベルの入力データDiを等化処理することにより、伝送線路による入力データ波形の歪みを除去する。サンプリング回路102は、送信回路のクロック信号とは非同期のクロック信号に同期して、等化器101により出力されるデータをサンプリングする。図2Aは、2値レベルの入力データDiの遷移を示す図である。1ユニットインターバル1UIは1ビットデータの持続時間であり、各ビットデータの1ユニットインターバルは略一定である。バウンダリ位相Pbは、1ユニットインターバル1UIの境界の位相であり、入力データDiのレベルが遷移可能な位相である。センタ位相Pcは、1ユニットインターバル1UIの中央の位相であり、バウンダリ位相Pbに対して0.5ユニットインターバルの位相差を有する。入力データDiは、NRZnonreturntozeroバイナリデータであり、伝送レートが例えば2.5Gビット/秒である。図1のサンプリング回路102は、例えば、1ユニットインターバル当たり2個のサンプルデータをサンリング2倍オーバーサンプリングする。アナログデジタル変換器103は、サンプリング回路102によりサンプリングされたデータをアナログからデジタルに変換する。例えば、アナログデジタル変換器103は、4ビットのアナログデジタル変換器であり、5Gサンプル/秒のサンプルレートでデジタルに変換する。データ選択回路104は、加算器110からセンタ位相Pcを入力し、アナログデジタル変換器103により変換されたデジタルのデータの1ユニットインターバルのセンタ位相Pcを挟む2個の入力データを選択する。補正回路105は、例えば加算器であり、補正値発生回路108から補正値を入力し、データ選択回路104により選択された入力データと補正値とを加算することにより、入力データを補正する。位相検出回路106は、補正回路105により補正された入力データを基に、入力データのレベルが遷移する位相を1ユニットインターバルのバウンダリ位相Pbとして検出する。ループフィルタ109は、ローパスフィルタであり、バウンダリ位相Pbを平滑化し、平滑化したバウンダリ位相を出力する。加算器110は、ループフィルタ109の出力信号と0.5ユニットインターバルとを加算し、1ユニットインターバルのセンタ位相Pcを出力する。なお、加算器110は、加算値が1ユニットインターバルより大きいときには、その加算値から1を引いた値を出力する。なお、ループフィルタ109は、加算器110の後段に設けてもよく、ローパスフィルタ109及び加算器110は、演算器を構成し、ローパスフィルタ109を用いて平滑化されたセンタ位相Pcを出力するものであればよい。データ判定回路107は、センタ位相Pc及びバウンダリ位相Pbを基に、選択回路104で選択され補正回路105で補正された2個の入力データのうちのいずれかのデータのレベルを判定して出力データDoとして出力する。例えば、データレベルが0より大きければ1のレベルのデータとして判定し、データレベルが0より小さければ-1のレベルのデータとして判定する。データ選択回路104は、加算器110により加算されたセンタ位相Pcを基に上記の選択を行う。補正値発生回路108は、データ判定回路107により出力された過去のデータのレベルに応じた補正値を生成する。例えば、補正値発生回路108は、補正値テーブルを有し、過去のデータが-1のときにはdの補正値を出力し、過去のデータが1のときには-dの補正値を出力する。なお、過去のデータは、1ビットでもよいし、2ビット以上でもよい。補正回路105は、データ選択回路104により選択された入力データと、補正値発生回路108により生成された補正値とを加算し、位相検出回路106に出力する。補正値発生回路108は、データ判定回路107の過去の出力データDoに応じて補正値を発生する。例えば、1タップの判定帰還型等化器111の場合は過去の1ビット分のデータDo、2タップの判定帰還型等化器111の場合は過去の2ビット分の出力データDoを使って補正値を発生させる。mタップの場合は2m通りの補正値を発生させる必要がある。補正値は、前もって決めた値を用いてもよいが、適応制御により最適な値を決めてもよい。図2Bは、図1の位相検出回路106によるバウンダリ位相Pbの検出方法を説明するための図である。入力データDiは、例えば1又は-1の2値レベルを有する。位相検出回路106は、例えば、隣接する2個の入力データa及びbを入力する。入力データaは、位相が0ユニットインターバルであり、レベルが0より小さい。入力データbは、位相が0.5ユニットインターバルであり、レベルが0より大きい。位相検出回路106は、入力データaから入力データbに遷移する間にレベルが0になる位相をバウンダリ位相Pbとして検出する。具体的には、位相検出回路106は、直線補間により、Pb=0.5×a/a-bを演算し、バウンダリ位相Pb[UI]を求める。なお、図2Bは、0~0.5ユニットインターバル間にバウンダリ位相Pbが存在する場合を例に説明した。0~0.5ユニットインターバル間にバウンダリ位相Pbが存在しない場合には、0.5~1ユニットインターバル間に存在するバウンダリ位相Pbを検出する。図3A及びBは、図1のデータ判定回路107のデータ判定方法を説明するための図である。図2Aに示すように、バウンダリ位相Pb付近は、データのレベルが遷移可能であるため、バウンダリ位相Pbの付近のデータを基にデータを復元することは好ましくない。これに対し、センタ位相Pcは、データのレベルが比較的安定している。したがって、データ判定回路107は、センタ位相Pc付近のデータを基にデータを復元することが好ましい。図3Aでは、センタ位相Pcを挟む2個の入力データが入力データb及びcであり、バウンダリ位相Pbが入力データb及びcの間にある。この場合、データ判定回路107は、センタ位相Pcがバウンダリ位相Pbより小さいときには、入力データbを2値判定し、1又は-1のデータを復元データとして出力する。これに対し、データ判定回路107は、センタ位相Pcがバウンダリ位相Pbより大きいときには、入力データcを2値判定し、1又は-1のデータを復元データとして出力する。図3Bでは、センタ位相Pcを挟む2個の入力データが入力データa及びbであり、バウンダリ位相Pbが入力データb及びcの間にある。この場合、入力データa及びbの判定レベルが同じであるので、データ判定回路107は、入力データa又はbのいずれかを2値判定し、1又は-1のデータを復元データとして出力する。また、データ判定回路107は、下記の方法により、高精度のデータ判定を行ってもよい。データ判定回路107は、図3Bのように、センタ位相Pcがバウンダリ位相Pbより小さいときには、入力データaを2値判定し、1又は-1のデータを復元データとして出力する。これに対し、データ判定回路107は、センタ位相Pcがバウンダリ位相Pbより大きいときには、入力データbを2値判定し、1又は-1のデータを復元データとして出力する。図4は、図1の補正回路105の補正方法を説明するための図である。データa、b及びcは、入力データ403をサンプリングしたデータである。補正回路105は、前回の1ユニットインターバル401のデータ過去のデータを基に、今回の1ユニットインターバル402のセンタ位相Pcを挟むデータb及びcに同じ補正値を加算することにより、符号間干渉を除去し、補正後のデータ404を出力する。データb及びcの補正値の大きさは同じである。図5は、図1の補正回路105の補正方法を説明するための他の図である。補正回路105は、補正前のデータb1及びc1にそれぞれ-dの補正値を加算することにより、補正後のデータb2及びc2を出力する。位相検出回路106の線形補間により、センタ位相Pcバウンダリ位相Pbを求める場合、サンプリング回路102の2倍オーバーサンプリングでは、インパルス応答が1ユニットインターバル幅の矩形波となる場合に線形補間が正確になる。線形補間が正確であるなら、区間の両端のデータb1及びc1に-dの同じ補正値を加算すれば、センタ位相Pcのデータに補正値を加算したことと同等になる。図6は、図1の位相検出回路106の他の位相検出方法を説明するための図である。データaは、位相が0ユニットインターバルのデータである。データbは、位相が1/2=0.5ユニットインターバルのデータである。例えば、データaのレベルは正値であり、データbのレベルは負値である。データa及びデータbの間の線形補間を行う。ここで、aはデータaのレベルを示し、bはデータbのレベルを示す。0[UI]のレベルはa、1/16[UI]のレベルは7ab/8、2/16[UI]のレベルは3ab/4、3/16[UI]のレベルは5a3b/8、4/16[UI]のレベルはab/2、5/16[UI]のレベルは3a5b/8、6/16[UI]のレベルはa3b/4、7/16[UI]のレベルはa7b/8、8/16[UI]のレベルはbである。位相検出回路106は、aと7ab/8の値の正負符号が違うときには、バウンダリ位相Pbが0~1/16[UI]の間に存在することを示す位相000をバウンダリ位相Pbとして出力する。また、位相検出回路106は、7ab/8と3ab/4の値の正負符号が違うときには、バウンダリ位相Pbが1/16~2/16[UI]の間に存在することを示す位相001をバウンダリ位相Pbとして出力する。また、位相検出回路106は、3ab/4と5a3b/8の値の正負符号が違うときには、バウンダリ位相Pbが2/16~3/16[UI]の間に存在することを示す位相010をバウンダリ位相Pbとして出力する。また、位相検出回路106は、5a3b/8とab/2の値の正負符号が違うときには、バウンダリ位相Pbが3/16~4/16[UI]の間に存在することを示す位相011をバウンダリ位相Pbとして出力する。また、位相検出回路106は、ab/2と3a5b/8の値の正負符号が違うときには、バウンダリ位相Pbが4/16~5/16[UI]の間に存在することを示す位相100をバウンダリ位相Pbとして出力する。また、位相検出回路106は、3a5b/8とa3b/4の値の正負符号が違うときには、バウンダリ位相Pbが5/16~6/16[UI]の間に存在することを示す位相101をバウンダリ位相Pbとして出力する。また、位相検出回路106は、a3b/4とa7b/8の値の正負符号が違うときには、バウンダリ位相Pbが6/16~7/16[UI]の間に存在することを示す位相110をバウンダリ位相Pbとして出力する。また、位相検出回路106は、a7b/8とbの値の正負符号が違うときには、バウンダリ位相Pbが7/16~8/16[UI]の間に存在することを示す位相111をバウンダリ位相Pbとして出力する。なお、0.5~1[UI]の間にバウンダリ位相Pbが存在する場合には、上記と同様に、0.5~1[UI]の間の線形補間によりバウンダリ位相Pbを検出することができる。図7は、図6の位相検出回路106を実現するための構成例を示す図である。乗算器701は、aを2倍し、2aを出力する。加算器702は、a及びbを加算し、abを出力する。乗算器703は、bを2倍し、2bを出力する。乗算器704は、2aを2倍し、4aを出力する。加算器705は、2a及びabを加算し、3abを出力する。乗算器706は、a2bを2倍し、2a2bを出力する。加算器707は、ab及び2bを加算し、a3bを出力する。乗算器708は、2bを2倍し、4bを出力する。加算器709は、4a及び3abを加算し、7abを出力する。加算器710は、3ab及び2a2bを加算し、5a3bを出力する。加算器711は、2a2b及びa3bを加算し、3a5bを出力する。加算器712は、a3b及び4bを加算し、a7bを出力する。検出器713は、上記の図6の方法により、a、7ab、5a3b、3a5b、a7b及びbの正負符号を基に、000~111のバウンダリ位相Pbを出力する。乗算器701,703,704,706,708は、ビットシフトにより2倍の乗算を行うことができる。また、検出器713は、正負符号ビット同士の排他的論理和演算により、正負符号の異同を検出することができる。図8は、図1のループフィルタ109の構成例を示す図である。ループフィルタ109は、2個の積分器を有する2次ローパスフィルタである。減算器801は、バウンダリ位相Pbから平均バウンダリ位相Paを減算して出力する。加算器802は、減算器801の出力値と遅延器803の出力値とを加算して出力する。遅延器803は、加算器802の出力値を1サンプルデータ分遅延して出力する。乗算器804は、遅延器803の出力値に係数kfを乗算して出力する。加算器805は、乗算器804の出力値と遅延器806の出力値とを加算して出力する。遅延器806は、加算器805の出力値を1サンプルデータ分遅延して出力する。乗算器807は、遅延器806の出力値に係数kpを乗算し、平均位相Paを減算器801及び加算器110図1に出力する。なお、バウンダリ位相Pbは、1[UI]を0~2m-1の整数で表し、加減算はmod2mで行う。すなわち、加減算は、位相が1[UI]を超えたときには1[UI]を引いた値にする。図1のように、アナログデジタル変換器103を用いた受信回路における回路規模と消費電力の問題を解決するには、等化処理及びデータ判定の方式を改善してアナログデジタル変換器103に必要とされるビット数を減らすのが有効である。例えば、高速なアナログデジタル変換器に使われるフラッシュFlash型アナログデジタル変換器の消費電力と面積は、必要なビット数が減ると、指数関数的に減少する1ビット減らすと半分になる。等化処理方式の改善で有効なのは、アナログ等化器101をアナログデジタル変換器103の前段に設置し、アナログデジタル変換器103の後段に判定帰還型等化器111を組み合わせることである。アナログ等化器101をアナログデジタル変換器103の前段に置く構成は、等化器101によりアナログデジタル変換器103の量子化ノイズが増幅されないため、アナログデジタル変換器103の所要ビット数を少なくできる利点がある。判定帰還型等化器111をアナログ等化器101の後段に配置すると、判定帰還型等化器111は信号に含まれるノイズ成分を増幅せずに信号レベルを復元できるため、アナログ等化器101の要求帯域を減らし、アナログデジタル変換器103の必要ビット数をさらに削減できる。本実施形態では、センタ位相Pcでの信号値を明示的に求める回路を使わず、補正回路105がデータ選択回路104により選択されたサンプルデータに補正値を加算することで、少ないハードウェア量で、センタ位相Pcでの信号値を求める判定帰還型等化器と同じ効果が得られる。判定帰還型等化器111を実装することで、等化処理の性能が向上し、受信回路の性能は向上する。図9は、受信回路のシミュレーション結果を示す図である。受信回路は、サンプリング回路102により、入力データに対して非同期のクロック信号でサンプリングを行う。横軸はジッタの周波数を示し、縦軸はジッタの振幅を示す。特性903は、図1の受信回路の特性を示す。特性902は、判定帰還型等化器111がない受信回路の特性を示す。特性901は、センタ位相Pcでの信号値を求める判定帰還型等化器を用いた受信回路の特性を示す。本実施形態の特性903は、判定帰還型等化器111がない受信回路の特性902に比べて高い高周波ジッタ耐性を持ち、センタ位相Pcでの信号値を求める判定帰還型等化器を用いた受信回路の特性901と同等の特性を有する。図10は、受信回路の他のシミュレーション結果を示す図である。横軸はジッタの周波数を示し、縦軸はジッタの振幅を示す。特性1003は、図1の受信回路の特性を示す。特性1002は、センタ位相Pcに応じた補正値で補正を行う補間型CDR回路の特性を示す。特性1001は、サンプリングクロック周波数の同期制御を行うトラッキング型CDR回路の特性を示す。本実施形態の特性1003は、特性1001及び1002に比べ、簡単は回路構成で、同等の性能を実現することができる。本実施形態は、判定帰還型等化器111を設けることにより等化特性が向上し、アナログデジタル変換器103のビット数が削減でき、センタ位相Pcでの信号値を求める回路が不要になることにより、受信回路のハードウェア量と消費電力を削減することが可能となる。第2の実施形態図11は、第2の実施形態による受信回路の構成例を示す図である。以下、本実施形態が第1の実施形態と異なる点を説明する。補正器105a及び105bは、図1の補正回路105に対応する。補正器105aは、加算器であり、データ選択回路104により選択された入力データにdの補正値を加算することにより補正後の入力データを出力する。補正器105bは、加算器であり、データ選択回路104により選択された入力データに-dの補正値を加算することにより補正後の入力データを出力する。位相検出器106a~106cは、図1の位相検出回路106に対応する。位相検出器106aは、補正器105aにより補正された入力データを基に、入力データのレベルが遷移する位相をバウンダリ位相Pbとして検出する。位相検出器106bは、補正器105bにより補正された入力データを基に、入力データのレベルが遷移する位相をバウンダリ位相Pbとして検出する。第1の位相検出器106cは、アナログデジタル変換器103により変換された入力データを基に、入力データのレベルが遷移する位相をバウンダリ位相Pbとして検出し、ループフィルタ109に出力する。ループフィルタ109は、第1の位相検出器106cにより検出されたバウンダリ位相Pbを平滑化したバウンダリ位相を出力する。加算器110は、ループフィルタ109により出力されるバウンダリ位相に0.5[UI]を加算し、センタ位相Pcを出力する。データ判定器107a及び107bは、図1のデータ判定回路107に対応する。データ判定器107aは、センタ位相Pc及び位相検出器106aにより検出されたバウンダリ位相Pbを基に、補正器105aにより補正された2個の入力データのうちのいずれかのデータのレベルを判定して出力する。データ判定器107bは、センタ位相Pc及び位相検出器106bにより検出されたバウンダリ位相Pbを基に、補正器105bにより補正された2個の入力データのうちのいずれかのデータのレベルを判定して出力する。等化器選択回路1101は、記憶部1102に記憶されている過去のデータのレベルに応じて、データ判定器107a及び107bにより出力されたデータのレベルのうちのいずれかのデータのレベルを選択して出力データDoを出力する。記憶部1102は、等化器選択回路1101が出力する1ビット又は複数ビットの過去のデータを記憶する。記憶部1102が1ビットの過去のデータを記憶する場合には、図11のように、2組みの補正器105a,105b、位相検出器106a,106b及びデータ判定器107a,107bを設ければよい。記憶部1102が2ビット以上の過去のデータを記憶する場合には、3組み以上の補正器105a,105b等、位相検出器106a,106b等及びデータ判定器107a,107b等を設ければよい。その場合、複数の補正器105a,105b等は、図1の補正回路105に対応し、複数の補正値を基に、選択回路104により選択された入力データの補正を行う。複数の位相検出器106a,106b等は、図1の位相検出回路106に対応し、複数の補正器105a,105b等により補正された入力データを基に、入力データのレベルが遷移する位相をバウンダリ位相Pbとしてそれぞれ検出する。複数のデータ判定器107a,107b等は、図1のデータ判定回路107に対応し、センタ位相Pc及び複数の位相検出器106a,106b等により検出された複数のバウンダリ位相Pbを基に、複数の補正器105a,105b等によりそれぞれ補正された2個の入力データのうちのいずれかのデータのレベルをそれぞれ判定して出力する。等化器選択回路1101は、記憶部1102に記憶されている過去のデータのレベルに応じて、複数のデータ判定器107a,107b等により出力されたデータのレベルのうちのいずれかのデータのレベルを選択して出力する。本実施形態は、過去のデータに応じて発生される補正値を帰還して入力データに加算するのではなく、予めすべての場合に対応する補正値を加算したデータを作り、これらのすべてのデータに対して位相検出及びデータ判定を行う。図11では、1タップの等化器の例を示すので、21=2個の補正値d及び-dを発生し、入力データに加算する。補正を加えた全てのデータに対応する判定値が出力された時点で、過去のデータの値に応じて適切な補正値を加算していた方のパスの出力を正しい判定値として選択し出力する。この選択は、データレートと同じ周波数で判定処理を行うフルレート設計の場合は、過去のデータにより2つの入力のうち1つを選択する選択回路で行う。図12Aは、本実施形態の受信回路の一部の構成例を示す図である。デマルチプレクサ1201は、上記のアナログデジタル変換器103及び選択回路104の間に設けられる。デマルチプレクサ1201は、1:16のデマルチプレクサであり、例えば312.5MHzのクロック周波数を用いて、アナログデジタル変換器103により出力されるシリアルデータを16ビット幅の並列デジタルデータに変換する。図12Bは、図11の等化器選択回路1101の構成例を示す図である。等化器選択回路1101は、セレクタ1202、フリップフリップ1203及びセレクタ1204を有し、mタップの等化器のデータをLビット並列で処理する。データ判定器107a,107b等の動作周波数がデータレート周波数の1/Lの場合、データ判定器107a,107b等はL個の並列ビットデータを出力する。L個のセレクタ1202は、m個の過去データ系列に対応して2m個の異なる補正値を加えた判定値の中から選択する。セレクタ1202を制御する過去データ系列には、注目しているビットより以前の判定値を使用するため、あるビットの判定値を次のビットが等化器の選択に使われるという判定値の伝搬が必要である。第3の実施形態図13は、第3の実施形態による受信回路の構成例を示す図である。以下、本実施形態が第2の実施形態と異なる点を説明する。本実施形態図13は、第2の実施形態図11に対して、第1の位相検出器106cの代わりに、位相選択回路1301を設けたものである。位相選択回路1301は、記憶部1102に記憶されている過去のデータのレベルに応じて、複数の位相検出器106a,106bにより検出された複数のバウンダリ位相Pbのうちのいずれかのバウンダリ位相を選択して出力する。ループフィルタ109は、位相選択回路1301により選択されたバウンダリ位相Pbを平滑化したバウンダリ位相を出力する。加算器110は、ループフィルタ109により出力されるバウンダリ位相に0.5[UI]を加算し、センタ位相Pcを出力する。位相選択回路1301は、等化器選択回路1101と同様に、記憶部1102に記憶されている過去のデータを基にバウンダリ位相を選択する。これにより、適切に補正されたデータに基づいて検出されたバウンダリ位相Pbをループフィルタ109に出力することができ、ループフィルタ109の出力精度が向上する利点がある。第4の実施形態図14は、第4の実施形態による受信回路の構成例を示す図である。以下、本実施形態が第2の実施形態と異なる点を説明する。本実施形態図14は、第2の実施形態図11に対して、第1の位相検出器106cを削除したものである。ループフィルタ109は、位相検出器106aにより検出されたバウンダリ位相Pbを平滑化したバウンダリ位相を出力する。加算器110は、ループフィルタ109により出力されるバウンダリ位相に0.5[UI]を加算し、センタ位相Pcを出力する。なお、ループフィルタ109は、位相検出器106aではなく、位相検出器106bにより検出されたバウンダリ位相Pbを入力するようにしてもよい。ループフィルタ109は、複数の位相検出器106a,106bのうちのいずれか1個により検出されたバウンダリ位相Pbを平滑化すればよい。本実施形態では、一定のバイアス偏りがかかったバウンダリ位相Pbがループフィルタ109に入力されるが、ループフィルタ109で平均を取ることにより、平均バウンダリ位相はほとんど偏りの無い値が得られることが実験的に証明されている。平均値に片寄りが得られない理由は、入力データの遷移が-1→1になる確率と1→-1になる確率がほぼ等しく、同じ過去のデータに対し、それぞれの場合で値が等しく正負符号の異なる位相ズレとなるからである。すなわち、平均すると偏りの無い平均位相が得られる。本実施形態は、第2の実施形態に比べて、使用する位相検出器の個数を減らすことができ、ハードウェア量が削減されるメリットがある。第5の実施形態図15は、第5の実施形態による受信回路の構成例を示す図である。以下、本実施形態が第2の実施形態と異なる点を説明する。本実施形態図15は、第2の実施形態図11に対して、等化器101の代わりに等化器1501を設け、イネーブル制御回路1503及び最小平均二乗LMS:LeastMeanSquare適応制御回路1502を追加したものである。イネーブル制御回路1503は、センタ位相Pcを基にイネーブル信号をLMS適応制御回路1502に出力する。LMS適用制御回路1502は、イネーブル信号が活性化状態の場合に、等化器1501のタップ係数及び補正値dを演算し、タップ係数を等化器1501に出力する。図16は、図15の位相検出器106a~106cの位相検出方法を説明するための図である。位相検出器106a~106cは、それぞれ、入力データaのレベルが特定の傾きSLで入力データbのレベルに遷移すると仮定して、入力データのレベルが遷移するバウンダリ位相Pbを検出する。aの絶対値|a|がbの絶対値|b|以下である場合には、バウンダリ位相Pbは、Pb=|a|/SLになる。これに対し、aの絶対値|a|がbの絶対値|b|より大きい場合には、バウンダリ位相Pbは、Pb=0.5[UI]-|b|/SLになる。なお、データ遷移の傾きが特定の傾きSLになるように、図15の等化器1501を制御する。等化器1501は、入力データのレベルが特定の傾きSLで遷移するように入力データDiの等化処理を行う。等化器1501の制御方法は、後述する。図17は、図15の等化器1501により制御された入力データの遷移を示す図である。入力データは、特定の傾きSLで遷移するようなダイヤモンド型の波形に制御されている。図15のイネーブル制御回路1503は、入力データが遷移するバウンダリ位相Pbを含む0.2[UI]の領域ではイネーブル信号を非活性化し、その他の境域1701ではイネーブル信号を活性化する。領域1701は、データ遷移波形が崩れていない領域であるので、LMS適応制御回路1502は、領域1701でのみ適応制御を行う。図18は、図15の等化器1501の構成例を示す図である。乗算器1801は、入力データDiにタップ係数c0を乗算して出力する。減算器1802は、乗算器1801の出力値から乗算器1804の出力値を減算してデータEQoを図15のサンプリング回路102に出力する。判定回路1803は、データEQoを2値判定し、1又は-1のデータを出力する。乗算器1804は、判定回路1803の出力値にタップ係数c1を乗算し、減算器1802に出力する。図19は、図15のLMS適応制御回路1502の構成例を示す図である。イネーブル信号CTLは、図15のイネーブル制御回路1503の出力信号である。期待値DEは、図18の判定回路1803の出力データであり、1又は-1のデータである。正負符号SIは、入力データDiの正負符号である。乗算器1902は、期待値DE及びイネーブル信号CTLを乗算して出力する。減算器1903は、乗算器1902の出力値からデータEQoを減算して誤差を出力する。乗算器1904は、減算器1903により出力される誤差と入力データDiを乗算して出力する。乗算器1909は、減算器1903により出力される誤差と正負符号SIを乗算して出力する。乗算器1905は、乗算器1904の出力値と係数μc0とを乗算して出力する。乗算器1910は、乗算器1909の出力値と係数μc1とを乗算して出力する。論理回路1901は、イネーブル信号CTLが0でないときには1を乗算器1906及び1911に出力し、イネーブル信号CTLが0であるときには0を乗算器1906及び1911に出力する。乗算器1906は、乗算器1905及び論理回路1901の出力値を乗算して出力する。乗算器1911は、乗算器1910及び論理回路1901の出力値を乗算して出力する。加算器1907は、乗算器1906及びフリップフロップ1908の出力値を加算し、タップ係数c0を図18の等化器に出力する。加算器1912は、乗算器1911及びフリップフロップ1913の出力値を加算し、タップ係数c1を図18の等化器に出力する。図18の等化器には、タップ係数c0及c1が設定される。フリップフロップ1908は、加算器1907により出力されるタップ係数c0を記憶する。フリップフロップ1913は、加算器1912により出力されるタップ係数c1を記憶する。本実施形態は、第2の実施形態に対して、位相検出器106a,106bの構成が異なり、LMS適応制御回路1502が付加されている点が異なる。位相検出器106a及び106bは、図16に示したように、バウンダリ位相Pbを特定の傾きSLから計算する。仮に、遷移時のデータ波形の傾きSLが一定であれば、サンプル値そのものが位相を表すので、位相検出器106a及び106bが大幅に簡単化する利点がある。ただし、この方法ではデータ遷移時の傾きが一定の傾きSLになることが必要なため、それをLMS適応制御回路1502の制御により行う。LMS適応制御回路1502は、LMSアルゴリズムを用いて、データEQoと望ましい期待値DEとの間の誤差が最小になるように、タップ係数c0及びc1を最適な方向に動かしていく。イネーブル制御回路1503は、LMS適応制御回路1502による制御を実施するかしないかをセンタ位相Pcに応じて決める。これは、位相の範囲によっては適応制御の精度が低くなる問題を避けるためである。例えば、バウンダリ位相Pbを含む0.2[UI]の領域で適応制御を行わず、それ以外の領域1701で適応制御を行うことで、安定な適応制御を行うことができる。図20は、本実施形態による受信回路のシミュレーション結果を示す図である。横軸はジッタの周波数を示し、縦軸はジッタの振幅を示す。特性2001は、図15の受信回路の特性を示す。特性2002は、通常の位相検出器及びLMSアルゴリズムを用いた受信回路の特性を示す。本実施形態の特性2001は、特性2002に比べ、位相検出器106a及び106bを簡略化しても、同等の特性を実現することができる。以上のように、第1~第5の実施形態によれば、少ないハードウェア量で判定帰還型等化器111を実装することが可能となる。その結果、等化処理の性能が上がり、より少ないアナログデジタル変換器103のビット数で、より大きなチャネル損失の補償ができる。また、補正値発生回路108は、位相に関係なく、所定の補正値を発生させるので、ハードウェア量を削減することができる。アナログデジタル変換器103及びデジタル回路のハードウェア量が減ることにより、受信回路の省面積化と省電力化を実現できるという効果がある。第1~第5の実施形態は、少ないハードウェア量で高精度のデータ復元をすることができ、省面積化及び省電力化を実現することができる。なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。"