a支持基板と、前記支持基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成されたシリコン層と、からなるSOI基板と、b前記支持基板の裏面に形成された裏面電極と、c前記SOI基板を貫通して前記裏面電極と電気的に接続された貫通電極と、d前記シリコン層に形成されたウェルと、e前記ウェル上に形成された電界効果トランジスタと、を備え、前記電界効果トランジスタは、e1前記ウェル内で互いに離間して形成されたソース領域およびドレイン領域と、e2前記ソース領域と前記ドレイン領域に挟まれたチャネル形成領域と、e3前記チャネル形成領域上に形成されたゲート絶縁膜と、e4前記ゲート絶縁膜上に形成されたゲート電極と、を有し、前記貫通電極と前記ソース領域が電気的に接続された半導体装置であって、前記支持基板の抵抗率は、前記ウェルの抵抗率よりも高いことを特徴とする半導体装置。請求項1に記載の半導体装置であって、前記支持基板は、導電型不純物が導入された半導体基板から形成されており、前記支持基板の不純物濃度は、前記ウェルの不純物濃度よりも低いことを特徴とする半導体装置。請求項1に記載の半導体装置であって、前記シリコン層の厚さは、前記埋め込み絶縁層の厚さよりも厚いことを特徴とする半導体装置。請求項3に記載の半導体装置であって、前記電界効果トランジスタは、LDMOSFETであることを特徴とする半導体装置。請求項1に記載の半導体装置であって、前記シリコン層の厚さは、前記埋め込み絶縁層の厚さよりも薄いことを特徴とする半導体装置。請求項5に記載の半導体装置であって、前記電界効果トランジスタは、MOSFETであることを特徴とする半導体装置。請求項1に記載の半導体装置であって、前記支持基板の厚さは、50μm以上125μm以下であることを特徴とする半導体装置。a支持基板と、前記支持基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成されたシリコン層と、からなるSOI基板と、b前記支持基板の裏面に形成された裏面電極と、c前記埋め込み絶縁層を貫通して前記支持基板に達し、かつ、前記支持基板を貫通しない埋め込み電極と、d前記シリコン層に形成されたウェルと、e前記ウェル上に形成された電界効果トランジスタと、を備え、前記電界効果トランジスタは、e1前記ウェル内で互いに離間して形成されたソース領域およびドレイン領域と、e2前記ソース領域と前記ドレイン領域に挟まれたチャネル形成領域と、e3前記チャネル形成領域上に形成されたゲート絶縁膜と、e4前記ゲート絶縁膜上に形成されたゲート電極と、を有し、前記埋め込み電極と前記ソース領域が電気的に接続された半導体装置であって、前記支持基板の抵抗率は、前記ウェルの抵抗率よりも低いことを特徴とする半導体装置。請求項8に記載の半導体装置であって、前記支持基板は、導電型不純物が導入された半導体基板から形成されており、前記支持基板の不純物濃度は、前記ウェルの不純物濃度よりも高いことを特徴とする半導体装置。半導体チップを含み、前記半導体チップは、a支持基板と、前記支持基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成されたシリコン層と、からなるSOI基板と、b前記埋め込み絶縁層を貫通して前記支持基板に達し、かつ、前記支持基板を貫通しない埋め込み電極と、c前記シリコン層に形成されたウェルと、d前記ウェル上に形成された電界効果トランジスタと、e前記半導体チップの表面に形成されたバンプ電極と、を備え、前記電界効果トランジスタは、d1前記ウェル内で互いに離間して形成されたソース領域およびドレイン領域と、d2前記ソース領域と前記ドレイン領域に挟まれたチャネル形成領域と、d3前記チャネル形成領域上に形成されたゲート絶縁膜と、d4前記ゲート絶縁膜上に形成されたゲート電極と、を有し、前記ソース領域は、前記バンプ電極と電気的に接続された半導体装置であって、前記支持基板の抵抗率は、前記ウェルの抵抗率よりも高いことを特徴とする半導体装置。請求項10に記載の半導体装置であって、前記支持基板は、導電型不純物が導入された半導体基板から形成されており、前記支持基板の不純物濃度は、前記ウェルの不純物濃度よりも低いことを特徴とする半導体装置。a支持基板と、前記支持基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成されたシリコン層と、からなるSOI基板を用意する工程と、b前記a工程後、前記シリコン層にウェルを形成する工程と、c前記b工程後、前記ウェル上にゲート絶縁膜を形成する工程と、d前記c工程後、前記ゲート絶縁膜上に導体膜を形成する工程と、e前記d工程後、前記導体膜をパターニングすることにより、ゲート電極を形成する工程と、f前記e工程後、前記ウェル内にソース領域およびドレイン領域を形成する工程と、g前記f工程後、前記ゲート電極上を含む前記SOI基板上に層間絶縁膜を形成する工程と、h前記g工程後、前記層間絶縁膜を貫通して前記ソース領域あるいは前記ドレイン領域に達するコンタクトホールを形成する工程と、i前記h工程後、前記層間絶縁膜から前記埋め込み絶縁層を貫通して前記支持基板に達する貫通電極用ビアを形成する工程と、j前記i工程後、前記コンタクトホールに導電性材料を埋め込むことによりプラグを形成するとともに、前記貫通電極用ビアに導電性材料を埋め込むことにより貫通電極を形成する工程と、k前記j工程後、前記層間絶縁膜上に複数の第1層配線を形成し、前記複数の第1層配線のうちの一部の配線で、前記ソース領域と電気的に接続される前記プラグと、前記貫通電極とを電気的に接続する工程と、l前記k工程後、前記支持基板を薄板化することにより、前記支持基板の裏面から前記貫通電極の底部を露出させる工程と、m前記l工程後、前記支持基板の裏面に裏面電極を形成し、前記裏面電極と前記貫通電極とを電気的に接続する工程と、を備え、前記支持基板の抵抗率は、前記ウェルの抵抗率よりも高いことを特徴とする半導体装置の製造方法。請求項12に記載の半導体装置の製造方法であって、前記支持基板は、導電型不純物が導入された半導体基板から形成されており、前記支持基板の不純物濃度は、前記ウェルの不純物濃度よりも低いことを特徴とする半導体装置の製造方法。a支持基板と、前記支持基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成されたシリコン層と、からなるSOI基板を用意する工程と、b前記a工程後、前記シリコン層にウェルを形成する工程と、c前記b工程後、前記ウェル上にゲート絶縁膜を形成する工程と、d前記c工程後、前記ゲート絶縁膜上に導体膜を形成する工程と、e前記d工程後、前記導体膜をパターニングすることにより、ゲート電極を形成する工程と、f前記e工程後、前記ウェル内にソース領域およびドレイン領域を形成する工程と、g前記f工程後、前記ゲート電極上を含む前記SOI基板上に層間絶縁膜を形成する工程と、h前記g工程後、前記層間絶縁膜を貫通して前記ソース領域あるいは前記ドレイン領域に達するコンタクトホールを形成する工程と、i前記h工程後、前記層間絶縁膜から前記埋め込み絶縁層を貫通して前記支持基板に達する埋め込み電極用ビアを形成する工程と、j前記i工程後、前記コンタクトホールに導電性材料を埋め込むことによりプラグを形成するとともに、前記埋め込み電極用ビアに導電性材料を埋め込むことにより埋め込み電極を形成する工程と、k前記j工程後、前記層間絶縁膜上に複数の第1層配線を形成し、前記複数の第1層配線のうちの一部の配線で、前記ソース領域と電気的に接続される前記プラグと、前記埋め込み電極とを電気的に接続する工程と、l前記k工程後、前記支持基板の裏面に、前記埋め込み電極とは電気的に接続されない裏面電極を形成する工程と、を備え、前記支持基板の抵抗率は、前記ウェルの抵抗率よりも低いことを特徴とする半導体装置の製造方法。請求項14に記載の半導体装置の製造方法であって、前記支持基板は、導電型不純物が導入された半導体基板から形成されており、前記支持基板の不純物濃度は、前記ウェルの不純物濃度よりも高いことを特徴とする半導体装置の製造方法。a支持基板と、前記支持基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成されたシリコン層と、からなるSOI基板を用意する工程と、b前記a工程後、前記シリコン層にウェルを形成する工程と、c前記b工程後、前記ウェル上にゲート絶縁膜を形成する工程と、d前記c工程後、前記ゲート絶縁膜上に導体膜を形成する工程と、e前記d工程後、前記導体膜をパターニングすることにより、ゲート電極を形成する工程と、f前記e工程後、前記ウェル内にソース領域およびドレイン領域を形成する工程と、g前記f工程後、前記ゲート電極上を含む前記SOI基板上に層間絶縁膜を形成する工程と、h前記g工程後、前記層間絶縁膜を貫通して前記ソース領域あるいは前記ドレイン領域に達するコンタクトホールを形成する工程と、i前記h工程後、前記層間絶縁膜から前記埋め込み絶縁層を貫通して前記支持基板に達する埋め込み電極用ビアを形成する工程と、j前記i工程後、前記コンタクトホールに導電性材料を埋め込むことによりプラグを形成するとともに、前記埋め込み電極用ビアに導電性材料を埋め込むことにより埋め込み電極を形成する工程と、k前記j工程後、前記層間絶縁膜上に複数の第1層配線を形成し、前記複数の第1層配線のうちの一部の配線で、前記ソース領域と電気的に接続される前記プラグと、前記埋め込み電極とを電気的に接続する工程と、l前記k工程後、前記複数の第1層配線の上方に、前記ソース領域と電気的に接続されるバンプ電極を形成する工程と、を備え、前記支持基板の抵抗率は、前記ウェルの抵抗率よりも高いことを特徴とする半導体装置の製造方法。請求項16に記載の半導体装置の製造方法であって、前記支持基板は、導電型不純物が導入された半導体基板から形成されており、前記支持基板の不純物濃度は、前記ウェルの不純物濃度よりも低いことを特徴とする半導体装置の製造方法。aベースバンド信号を処理するベースバンド部と、b前記ベースバンド部で処理された前記ベースバンド信号を送信信号に変調するRFIC部と、c前記RFIC部で変調された前記送信信号の電力を増幅する電力増幅器と、d前記電力増幅器で増幅された前記送信信号を送信するアンテナと、を備え、前記RFIC部は、さらに、前記アンテナで受信された受信信号を増幅し、増幅した前記受信信号を復調する機能を有する携帯電話機であって、前記電力増幅器を含む電力増幅モジュールは、e1配線基板と、e2前記配線基板上に搭載された半導体チップと、を有し、前記半導体チップは、e21支持基板と、前記支持基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成されたシリコン層と、からなるSOI基板と、e22前記支持基板の裏面に形成された裏面電極と、e23前記SOI基板を貫通して前記裏面電極と電気的に接続された貫通電極と、e24前記シリコン層に形成されたウェルと、e25前記ウェル上に形成された電界効果トランジスタと、を備え、前記電界効果トランジスタは、e251前記ウェル内で互いに離間して形成されたソース領域およびドレイン領域と、e252前記ソース領域と前記ドレイン領域に挟まれたチャネル形成領域と、e253前記チャネル形成領域上に形成されたゲート絶縁膜と、e254前記ゲート絶縁膜上に形成されたゲート電極と、を有し、前記貫通電極と前記ソース領域が電気的に接続されており、前記支持基板の抵抗率は、前記ウェルの抵抗率よりも高いことを特徴とする携帯電話機。aベースバンド信号を処理するベースバンド部と、b前記ベースバンド部で処理された前記ベースバンド信号を送信信号に変調するRFIC部と、c前記RFIC部で変調された前記送信信号の電力を増幅する電力増幅器と、d前記電力増幅器で増幅された前記送信信号を送信するアンテナと、を備え、前記RFIC部は、さらに、前記アンテナで受信された受信信号を増幅し、増幅した前記受信信号を復調する機能を有する携帯電話機であって、前記電力増幅器を含む電力増幅モジュールは、e1配線基板と、e2前記配線基板上に搭載された半導体チップと、を有し、前記半導体チップは、e21支持基板と、前記支持基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成されたシリコン層と、からなるSOI基板と、e22前記支持基板の裏面に形成された裏面電極と、e23前記埋め込み絶縁層を貫通して前記支持基板に達し、かつ、前記裏面電極とは電気的に接続されない埋め込み電極と、e24前記シリコン層に形成されたウェルと、e25前記ウェル上に形成された電界効果トランジスタと、を備え、前記電界効果トランジスタは、e251前記ウェル内で互いに離間して形成されたソース領域およびドレイン領域と、e252前記ソース領域と前記ドレイン領域に挟まれたチャネル形成領域と、e253前記チャネル形成領域上に形成されたゲート絶縁膜と、e254前記ゲート絶縁膜上に形成されたゲート電極と、を有し、前記貫通電極と前記ソース領域が電気的に接続されており、前記支持基板の抵抗率は、前記ウェルの抵抗率よりも低いことを特徴とする携帯電話機。aベースバンド信号を処理するベースバンド部と、b前記ベースバンド部で処理された前記ベースバンド信号を送信信号に変調するRFIC部と、c前記RFIC部で変調された前記送信信号の電力を増幅する電力増幅器と、d前記電力増幅器で増幅された前記送信信号を送信するアンテナと、を備え、前記RFIC部は、さらに、前記アンテナで受信された受信信号を増幅し、増幅した前記受信信号を復調する機能を有する携帯電話機であって、前記電力増幅器を含む電力増幅モジュールは、e1配線基板と、e2前記配線基板上に搭載された半導体チップと、を有し、前記半導体チップは、e21支持基板と、前記支持基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成されたシリコン層と、からなるSOI基板と、e22前記埋め込み絶縁層を貫通して前記支持基板に達し、かつ、前記支持基板を貫通しない埋め込み電極と、e23前記シリコン層に形成されたウェルと、e24前記ウェル上に形成された電界効果トランジスタと、e25前記半導体チップの表面に形成されたバンプ電極と、を備え、前記電界効果トランジスタは、e241前記ウェル内で互いに離間して形成されたソース領域およびドレイン領域と、e242前記ソース領域と前記ドレイン領域に挟まれたチャネル形成領域と、e243前記チャネル形成領域上に形成されたゲート絶縁膜と、e244前記ゲート絶縁膜上に形成されたゲート電極と、を有し、前記ソース領域は、前記バンプ電極と電気的に接続された半導体装置であって、前記支持基板の抵抗率は、前記ウェルの抵抗率よりも高いことを特徴とする携帯電話機。近年、GSMGlobalSystemforMobileCommunications登録商標方式、PCSPersonalCommunicationSystems方式、PDCPersonalDigitalCellular方式、およびCDMACodeDivisionMultipleAccess方式といった通信方式に代表される移動体通信機器例えば、携帯電話機が世界的に普及している。一般に、携帯電話機では、ベースバンド部で処理されたベースバンド信号をRFIC部で送信信号無線周波数信号に変調し、変調された送信信号の電力を電力増幅器で増幅する。そして、送信信号は、送信帯域を通過帯域とする送信フィルタを介して、アンテナから電波として放射される。一方、アンテナで受信された受信信号は、受信帯域を通過帯域とする受信フィルタを介して低雑音増幅器に入力される。そして、低雑音増幅器では、受信信号が増幅され、増幅された受信信号はRFIC部でベースバンド信号に復調される。その後、復調されたベースバンド信号はベースバンド部で処理される。このようにして、携帯電話機では、送受信が可能となっている。上述したように、携帯電話機では、送信信号の電力を増幅するために電力増幅器が使用される。この電力増幅器は、例えば、パワートランジスタとしてのLDMOSFETなどのアンプ用電界効果トランジスタ増幅用電界効果トランジスタを形成した半導体チップを有しており、この半導体チップが配線基板上に実装されて電力増幅器を含む電力増幅モジュールが形成されている。通常、電力増幅モジュールにおける重要項目として、1低消費電力化高効率化、2高利得化、3高出力化、4小型化が挙げられ、それぞれの項目を高性能化することが望まれている。中でも、携帯電話機は、多機能化が進み、携帯電話機に搭載される部品数が多くなり、搭載部品の小型化のニーズが高まっている。当然、携帯電話機に搭載される電力増幅モジュールの小型化要求を強く、これに対応することが重要となる。また、トレンドとして、携帯電話機の低消費電力化は必要不可欠であり、電力増幅モジュールの高効率化は最重要課題となっている。ここで、電力増幅モジュールの高効率化は、アンプ用電界効果トランジスタの高利得化によって実現することができるため、アンプ用電界効果トランジスタの高利得化を図ることが重要である。ここで、アンプ用電界効果トランジスタの高利得化とは、電力利得の向上を意味しており、電力利得とは、入力電力に対して如何に出力電力を大きくできるかということを示すものである。例えば、入力電力に対してより大きな出力電力を得ることができれば、電力利得が大きくなることを意味し、さらに、同じ入力電力に対して、電力利得が大きくなれば、電力の高効率化言い換えれば、低消費電力化を図ることができることに対応する。本発明の目的は、特に、電力増幅モジュールの構成要素であるアンプ用電界効果トランジスタにおける高利得化に着目して、半導体装置の性能向上を図ることができる技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。1代表的な実施の形態における半導体装置は、支持基板と、支持基板上に形成された埋め込み絶縁層と、埋め込み絶縁層上に形成されたシリコン層と、からなるSOI基板のシリコン層に形成されたウェル上にアンプ用電界効果トランジスタが形成されている。そして、さらに、SOI基板には、SOI基板を貫通する貫通電極が形成されており、この貫通電極によってアンプ用電界効果トランジスタのソース領域と、支持基板の裏面に形成された裏面電極が電気的に接続されている。このとき、支持基板の抵抗率は、ウェルの抵抗率よりも高くなっていることを特徴とするものである。2また、代表的な実施の形態における半導体装置は、貫通電極に代えて、埋め込み絶縁層を貫通して支持基板にまで達するが、支持基板を貫通せずに裏面電極と電気的に接続されていない埋め込み電極が形成されている。このとき、支持基板の抵抗率は、ウェルの抵抗率よりも低くなっていることを特徴とするものである。3さらに、代表的な実施の形態における半導体装置は、上述した埋め込み電極が形成されているとともに、半導体チップの表面に、アンプ用電界効果トランジスタのソース領域と電気的に接続されるバンプ電極が形成されている。ここで、支持基板の抵抗率は、ウェルの抵抗率よりも高くなっていることを特徴とするものである。4代表的な実施の形態における半導体装置の製造方法は、1に示す構造の半導体装置を製造する方法であり、SOI基板のシリコン層に形成されたウェル上にアンプ用電界効果トランジスタを形成する工程と、SOI基板を貫通し、かつ、アンプ用電界効果トランジスタのソース領域と電気的に接続される貫通電極を形成する工程と、を備える。そして、この貫通電極と電気的に接続される裏面電極を支持基板の裏面に形成する。ここで、支持基板の抵抗率は、ウェルの抵抗率よりも高いSOI基板を使用することを特徴とするものである。5また、代表的な実施の形態における半導体装置の製造方法は、2に示す構造の半導体装置を製造する方法であり、SOI基板のシリコン層に形成されたウェル上にアンプ用電界効果トランジスタを形成する工程と、SOI基板の埋め込み絶縁層を貫通して支持基板にまで達するが、支持基板を貫通せず、かつ、アンプ用電界効果トランジスタのソース領域と電気的に接続される埋め込み電極を形成する工程と、を備える。そして、この埋め込み電極と電気的に接続しないように支持基板の裏面に裏面電極を形成する。ここで、支持基板の抵抗率は、ウェルの抵抗率よりも低いSOI基板を使用することを特徴とするものである。6さらに、代表的な実施の形態における半導体装置の製造方法は、3に示す構造の半導体装置を製造する方法であり、SOI基板のシリコン層に形成されたウェル上にアンプ用電界効果トランジスタを形成する工程と、上述した埋め込み電極を形成する工程と、アンプ用電界効果トランジスタの上方に、アンプ用電界効果トランジスタのソース領域と電気的に接続されるバンプ電極を形成する工程と、を備える。ここで、支持基板の抵抗率は、ウェルの抵抗率よりも高いSOI基板を使用することを特徴とするものである。7また、代表的な実施の形態における携帯電話機は、アンプ用電界効果トランジスタを含む半導体チップを有し、この半導体チップを配線基板に搭載した電力増幅モジュールを備える。このとき、半導体チップには、上述した1~3の構造のいずれかが形成されていることを特徴とするものである。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。特に、電力増幅モジュールの構成要素であるアンプ用電界効果トランジスタの高利得化を実現することができ、これによって、半導体装置の性能向上を図ることができる。以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。実施の形態1<携帯電話機の構成および動作>図1は、携帯電話機の送受信部の構成を示すブロック図である。図1に示すように、携帯電話機1は、アプリケーションプロセッサ2、メモリ3、ベースバンド部4、RFIC5、電力増幅器6、SAWSurfaceAcousticWaveフィルタ7、アンテナスイッチ8およびアンテナ9を有している。アプリケーションプロセッサ2は、例えば、CPUCentralProcessingUnit、中央処理装置、画像処理部、音楽処理部等の複数の回路から構成され、携帯電話機1のアプリケーション機能を実現する機能を有している。具体的には、メモリ3から命令を読みだして解読し、解読した結果に基づいて各種の演算や制御することによりアプリケーション機能を実現している。メモリ3は、データを記憶する機能を有しており、例えば、アプリケーションプロセッサ2を動作させるプログラムや、アプリケーションプロセッサ2での処理データを記憶するように構成されている。また、メモリ3は、アプリケーションプロセッサ2だけでなく、ベースバンド部4ともアクセスできるようになっており、ベースバンド部4で処理されるデータの記憶にも使用できるようになっている。ベースバンド部4は、送信時には、操作部を介したユーザ通話者からの音声信号アナログ信号をデジタル処理してベースバンド信号を生成できるように構成されている。一方、受信時には、デジタル信号であるベースバンド信号から音声信号を生成できるように構成されている。RFIC5は、送信時にはベースバンド信号を変調して無線周波数の信号を生成し、受信時には、受信信号を復調してベースバンド信号を生成することができるように構成されている。電力増幅器6は、微弱な入力信号と相似な大電力の信号を電源から供給される電力で新たに生成して出力する回路である。SAWフィルタ7は、受信信号から所定の周波数帯の信号だけを通過させるように構成されている。アンテナスイッチ8は、携帯電話機1に入力される受信信号と携帯電話機1から出力される送信信号とを分離するためのものであり、アンテナ9は、電波を送受信するためのものである。携帯電話機1は、上記のように構成されており、以下に、その動作について簡単に説明する。まず、信号を送信する場合について説明する。ベースバンド部4で音声信号などのアナログ信号をデジタル処理することにより生成されたベースバンド信号は、RFIC5に入力する。RFIC5では、入力したベースバンド信号を、変調信号源およびミキサによって、無線周波数RFRadioFrequency周波数の信号に変換する。無線周波数に変換された信号は、RFIC5から電力増幅器6に出力される。電力増幅器6に入力した無線周波数の信号は、電力増幅器6で増幅された後、アンテナスイッチ8を介してアンテナ9より送信される。次に、信号を受信する場合について説明する。アンテナ9により受信された無線周波数の信号受信信号は、SAWフィルタ7を通過した後、RFIC5に入力する。RFIC5では、入力した受信信号を増幅した後、変調信号源およびミキサによって、周波数変換を行なう。そして、周波数変換された信号の検波が行なわれ、ベースバンド信号が抽出される。その後、このベースバンド信号は、RFIC5からベースバンド部4に出力される。このベースバンド信号がベースバンド部4で処理され、音声信号が出力される。上述したように、デジタル携帯電話機から信号を送信する際、電力増幅器6によって信号は増幅された後、アンテナスイッチ8を介してアンテナ9から出力される。<電力増幅器の回路ブロック構成>以下では、上述した電力増幅器6の回路ブロック構成について説明する。図2は、本実施の形態1における電力増幅器6の回路ブロックを示したものである。図2を参照しながら、電力増幅器6の回路ブロックについて説明する。図2において、電力増幅器6は、制御回路CU、複数の増幅部PALB1、PALB2および複数の増幅部PAHB1、PAHB2を有している。すなわち、図2に示す電力増幅器6は、低周波帯域の入力信号を増幅する増幅部PALB1および増幅部PALB2と、高周波帯域の入力信号を増幅する増幅部PAHB1および増幅部PAHB2を有している。そして、図2に示す電力増幅器6は、GSM方式とDCS方式およびCDMA方式に対応している。なお、制御回路CUは、例えば、MOSFETMetalOxideSemiconductorFieldEffectTransistorなどから構成され、増幅部PALB1、PALB2、PAHB1、PAHB2は、例えば、LDMOSFETなどから構成されている。具体的に、増幅部PALB1は、制御回路CUの制御に基づいて、低周波数帯域を利用したCDMA方式の入力信号を増幅するように構成されており、入力端子LBinから入力した入力信号を増幅するようになっている。そして、増幅部PALB1で増幅された増幅信号は、スイッチSW1を介して、出力端子LB1aout~LB1coutのいずれかから出力されるようになっている。一方、増幅部PALB2は、制御回路CUの制御に基づいて、低周波帯域を利用したGSMGlobalSystemforMobileCommunication方式の入力信号を増幅するように構成されており、入力端子LBinから入力した入力信号を増幅するようになっている。そして、増幅部PALB2で増幅された増幅信号は、出力端子LB2outから出力される。また、増幅部PAHB1は、制御回路CUの制御に基づいて、高周波帯域を利用したCDMA方式の入力信号を増幅するように構成されており、入力端子HBinから入力した入力信号を増幅するようになっている。そして、増幅部PAHB1で増幅された増幅信号は、スイッチSW2を介して、出力端子HB1aout~HB1coutのいずれかから出力されるようになっている。一方、増幅部PAHB2は、制御回路CUの制御に基づいて、高周波帯域を利用したDCSDigitalCommunicationSystem1800方式の入力信号を増幅するように構成されており、入力端子HBinから入力した入力信号を増幅するようになっている。そして、増幅部PAHB2で増幅された増幅信号は、出力端子HB2outから出力される。<増幅部の構成>続いて、図2に示す増幅部PALB1、PALB2、PAHB1、PAHB2の構成例について説明する。図3は、増幅部PALB2の構成例を示す図である。なお、図3には図示していないが、図2に示す増幅部PALB1、PAHB1、PAHB2も増幅部PALB2と同様の基本構成をしているため説明は省略する。図3に示すように、増幅部PALB2は、LDMOSFETからなる複数の増幅素子Q1~増幅素子Q3と、段間整合回路MN1~MN2とを有している。増幅素子Q1のゲート電極は、図示しない入力整合回路に接続されており、増幅素子Q1のドレイン電極は、段間整合回路MN1の入力と接続されている。そして、段間整合回路MN1の出力は、増幅素子Q2のゲート電極に接続されており、増幅素子Q2のドレイン電極は段間整合回路MN2の入力に接続されている。さらに、段間整合回路MN2の出力は、増幅素子Q3のゲート電極に接続されており、増幅素子Q3のドレイン電極は、図示しない出力整合回路と接続されている。増幅素子Q1~増幅素子Q3のドレイン電極は電源電位Vdd1に接続されており、増幅素子Q1~増幅素子Q3のソース電極はグランド電位に接続されている。具体的に、増幅素子Q1のソース電極はグランド電位GND1に接続され、増幅素子Q2のソース電極はグランド電位GND2に接続されている。同様に、増幅素子Q3のソース電極はグランド電位GND3に接続されている。一方、増幅素子Q1~増幅素子Q3のゲート電極は、制御回路CUと接続されている。このように構成されている増幅部PALB2においては、図示しない入力整合回路から出力された入力信号が増幅素子Q1に入力する。そして、増幅素子Q1では、制御回路CUからのバイアス電圧に基づいて入力信号を増幅して増幅信号を出力する。その後、増幅素子Q1で増幅された信号は、段間整合回路MN1を通って、増幅素子Q2に入力する。増幅素子Q2では、制御回路CUからのバイアス電圧に基づいて増幅素子Q1から出力された信号を増幅して出力する。その後、増幅素子Q2で増幅された信号は、段間整合回路MN2を通って、増幅素子Q3に入力する。増幅素子Q3では、制御回路CUからのバイアス電圧に基づいて増幅素子Q2から出力された信号を増幅して出力する。以上のようにして、増幅素子Q1~増幅素子Q3を有する増幅部PALB2から入力信号を増幅した増幅信号を出力することができる。<電力増幅器の実装構成>上述した電力増幅器6は、電力増幅モジュールとして実装構成されている。図4は、電力増幅モジュールHPAの実装構成を示す平面図である。図4に示すように、電力増幅モジュールHPAは、矩形形状をした配線基板WB上に、半導体チップCHP1、半導体チップCHP2Aおよび半導体チップCHP2Bと受動部品チップ部品SMDが搭載されている。半導体チップCHP1と受動部品SMDは、配線基板WBに形成された配線パターンによって電気的に接続されている。具体的に、半導体チップCHP1の表面に形成されているパッドPDと、配線基板WBに形成されている配線パターンは、例えば、金線などからなるワイヤWで接続されている。そして、受動部品SMDも配線基板WB上に形成されている配線パターンと接続されていることから、半導体チップCHP1と受動部品SMDとは、ワイヤWおよび配線パターンを介して電気的に接続されていることになる。受動部品SMDとしては、例えば、抵抗素子、インダクタ素子、あるいは、容量素子コンデンサなどを挙げることができる。同様に、半導体チップCHP2Aや半導体チップCHP2Bと受動部品SMDは、配線基板WBに形成された配線パターンによって電気的に接続されている。この半導体チップCHP2Aには、図2に示すスイッチSW1を構成するMOSFETなどが形成され、半導体チップCHP2Bには、図2に示すスイッチSW2を構成するMOSFETなどが形成されている。半導体チップCHP1には、電力増幅器6を構成するLDMOSFETなどが形成されており、このLDMOSFETのソース領域は、半導体チップCHP1の裏面と接続されている。このとき、配線基板WB上には、基準電位GND電位を供給するグランドパターンGNDパターンが形成されており、このグランドパターン上に半導体チップCHP1が搭載されている。このことから、配線基板WBのグランドパターンに印加される基準電位は、このグランドパターンと接続されている半導体チップCHP1の裏面を介してLDMOSFETのソース領域に供給されることがわかる。一方、LDMOSFETのドレイン領域は、半導体チップCHP1の内部に形成されている多層配線に接続され、最終的に、半導体チップCHP1の表面上面に形成されているパッドPDと電気的に接続されている。このため、LDMOSFETのドレイン領域は、多層配線を介してパッドPDと接続され、さらに、このパッドPDがワイヤWおよび配線パターンを介して、配線基板WB上に搭載されている受動部品SMDと接続されていることになる。ここで、配線基板WB上に搭載されている受動部品SMDは、出力整合回路やローパスフィルタを構成していることから、LDMOSFETのドレイン領域は、出力整合回路やローパスフィルタと電気的に接続されていることになる。つまり、LDMOSFETで増幅された増幅信号送信信号は、ドレイン領域から多層配線→パッドPD→ワイヤWを介して出力整合回路に入力され、その後、出力整合回路から出力された送信信号がローパスフィルタを通過した後、電力増幅モジュールHPAから出力されることになる。ここで、出力整合回路は、送信信号の反射を抑制して効率良く送信信号を伝達させる機能を有する回路であり、ローパスフィルタは、送信信号に含まれる高次高調波ノイズ成分を除去する機能を有する回路である。<従来のLDMOSFETのデバイス構造>次に、上述した電力増幅器6のデバイス構成について説明する。電力増幅器6は、例えば、半導体チップに形成されている。半導体チップ内または表層部分には、増幅部PALB1、PALB2、PAHB1、PAHB2を構成する半導体増幅素子例えばLDMOSFET、制御回路CUを構成する半導体素子MOSFETおよび段間整合回路MN1、MN2を構成する受動素子受動部品などが形成されている。このように、半導体チップには、電力増幅器6を構成する半導体素子が形成されている。半導体チップは、例えば、単結晶シリコンなどからなる半導体基板半導体ウェハに半導体集積回路を形成した後、必要に応じて半導体基板の裏面研削を行ってから、ダイシングなどにより半導体基板を各半導体チップに分離したものである。以下に、増幅部PALB1、PALB2、PAHB1、PAHB2を構成する半導体増幅素子パワートランジスタであるLDMOSFETのデバイス構造について説明する。まず、従来技術におけるLDMOSFETのデバイス構造について説明した後、従来技術におけるLDMOSFETの問題点を説明し、その後、その問題点を解決する工夫を施した本実施の形態1におけるLDMOSFETのデバイス構造について説明する。図5は、従来技術におけるLDMOSFETの断面構造を示す断面図である。図5において、p型のシリコン単結晶からなる半導体基板1S上には、p-型の半導体層からなるエピタキシャル層EPIが形成されている。そして、半導体基板1Sには、溝DTが形成されており、この溝DTには、例えばp型ポリシリコン膜が埋め込まれてp型打ち抜き層PLが形成されている。さらに、半導体基板1Sの表面には、p型ウェルPWLが形成されている。一方、半導体基板1Sの裏面には裏面電極BEが形成されている。次に、半導体基板1Sの表面には、ゲート絶縁膜GOXが形成されており、このゲート絶縁膜GOX上にゲート電極G1が形成されている。ゲート絶縁膜GOXは、例えば、薄い酸化シリコン膜などからなり、ゲート電極G1はポリシリコン膜から形成されている。そして、ゲート電極G1に整合して、n-型オフセットドレイン領域HNLDが形成されるとともに、n-型不純物拡散領域ELNUが形成されている。ゲート電極G1の両側の側壁には、サイドウォールSWが形成されている。そして、n-型オフセットドレイン領域HNLDに内包されるように、n型不純物拡散領域NDF1が形成されている。このn-型オフセットドレイン領域HNLDとn型不純物拡散領域NDF1によってドレイン領域が形成されることになる。同様に、n-型不純物拡散領域ELNUの外側には、n型不純物拡散領域NDF1が形成されている。このn型不純物拡散領域NDF1と上述したn-型不純物拡散領域ELNUによってソース領域が構成されることになる。そして、n型不純物拡散領域NDF1の外側にp型半導体領域PRが形成されている。このように構成されたLDMOSFET上には、窒化シリコン膜SNおよび酸化シリコン膜の積層膜からなる層間絶縁膜IL1が形成されており、この層間絶縁膜IL1を貫通するコンタクトホールが形成されている。このコンタクトホールには、例えばバリア膜とタングステン膜からなるプラグPLGが埋め込まれている。プラグPLGを形成した層間絶縁膜IL1上には、例えばアルミニウム膜からなる第1層配線L1が形成され、この第1層配線L1を覆うように酸化シリコン膜からなる層間絶縁膜IL2が形成されている。この層間絶縁膜IL2には、第1層配線L1へ貫通する接続孔が形成されており、この接続孔にプラグPLG2が埋め込まれている。そして、プラグPLG2を形成した層間絶縁膜IL2上には、第2層配線L2が形成されている。この第2層配線L2より上層には、必要に応じて他の配線層や層間絶縁膜が形成されるが、図5では省略する。なお、図5に示すLDMOSFETが複数個並列に接続されて、例えば、図3に示す増幅素子Q1、増幅素子Q2および増幅素子Q3が形成される。このように構成されている従来技術におけるLDMOSFETでは、図5に示すように、n型不純物拡散領域NDF1ソース領域が半導体基板1Sと電気的に接続されている。つまり、n型不純物拡散領域NDF1ソース領域は、プラグPLG→第1層配線L1→p型半導体領域PR→p型打ち抜き層PLを介して半導体基板1Sと電気的に接続されている。これにより、LDMOSFETにおいては、半導体基板1Sの裏面から基準電位GND電位をn型不純物拡散領域NDF1ソース領域に供給することができる。このことは、n型不純物拡散領域NDF1ソース領域に基準電位を供給するために、n型不純物拡散領域NDF1ソース領域を半導体チップの表面に形成されるパッドと多層配線を介して接続し、半導体チップが搭載される配線基板とパッドとをワイヤ金線で接続する必要がないことを意味する。すなわち、ワイヤを使用してn型不純物拡散領域NDF1ソース領域に基準電位GND電位を供給する場合、ワイヤによる寄生インダクタンスが生じ、電力増幅器6における電力利得が低下してしまうことになるのである。なぜなら、電力利得は、例えば、PG電力利得=fT/8π×rg×Cds×Zsで表されるからである。ここで、fTはカットオフ周波数、rgはゲート抵抗、Cdsはソース-ドレイン間容量、Zsはソースインピーダンスを示している。すなわち、電力利得の大きさは、LDMOSFETのn型不純物拡散領域NDF1ソース領域に接続されるインピーダンスソースインピーダンスの大きさに反比例するため、ワイヤによる寄生インダクタンスが発生すると、ソースインピーダンスが大きくなり、電力利得が低下してしまうからである。したがって、従来技術におけるLDMOSFETでは、n型不純物拡散領域NDF1ソース領域と半導体基板1Sとを電気的に接続することにより、半導体基板1Sの裏面からn型不純物拡散領域NDF1ソース領域に基準電位を供給する構成を取っている。この結果、n型不純物拡散領域NDF1ソース領域に基準電位を供給するために、寄生インダクタンスが大きくなるワイヤを使用する必要がなくなるので、従来技術におけるLDMOSFETによれば、ソースインピーダンスを小さくすることができる。このことから、従来技術におけるLDMOSFETによれば、電力利得の低下を抑制することができる。さらに、従来技術におけるLDMOSFETでは、半導体基板1Sに導入する導電型不純物の不純物濃度を高くしているため低抵抗~mΩcmとなっている。この構成により、ソース接続抵抗を下げることができるので、この観点からも、ソースインピーダンスを下げることができる。つまり、従来技術におけるLDMOSFETでは、n型不純物拡散領域NDF1ソース領域と半導体基板1Sとを電気的に接続する構成と、半導体基板1Sの不純物濃度を高濃度とする構成とを採用することにより、ソースインピーダンスを下げることができるため、電力利得の向上を図ることができるものである。<従来のLDMOSFETの問題点>このように従来技術におけるLDMOSFETでは、ソースインピーダンスを低減させて電力利得を向上させるために、n型不純物拡散領域NDF1ソース領域と半導体基板1Sとを電気的に接続する構成と、半導体基板1Sの不純物濃度を高濃度とする構成とを採用している。ところが、この構成では、逆に、ドレイン領域n-型オフセットドレイン領域HNLDとn型不純物拡散領域NDF1と半導体基板1Sとの間の寄生容量および半導体基板1Sの低抵抗化に起因して、電力利得の低下を招くことになる。以下に、この理由について説明する。例えば、図5において、ドレイン領域と半導体基板1Sとの間に着目する。まず、ドレイン領域n-型オフセットドレイン領域HNLDとn型不純物拡散領域NDF1はn型半導体領域であり、かつ、エピタキシャル層EPI半導体基板1Sはp型半導体領域である。したがって、ドレイン領域と半導体基板1Sとの境界領域にはpn接合が形成される。そして、pn接合の境界では空乏層が形成され、この空乏層が容量絶縁領域として機能することから、ドレイン領域と半導体基板1Sとの間に接合容量寄生容量が形成される。また、半導体基板1Sには抵抗が存在する。以上のことから、ドレイン領域と半導体基板1Sの間には、図6に示すような等価回路が形成されることになる。図6は、ドレイン領域と半導体基板1Sとの間の電気的な等価回路を示す図であり、ドレイン領域と半導体基板1Sの間には、直列に、接合容量Cjsと、半導体基板1Sに存在する抵抗RSが接続されることになる。ここで、ドレイン領域には高周波信号が伝搬するが、上述した接合容量Cjsが大きいと、接合容量Cjsは、高周波信号に対して短絡ショートしたように機能することから、周波数の大きな高周波信号は、ドレイン領域から接合容量Cjsを介して、半導体基板1Sに漏れ出やすくなる。さらに、半導体基板1Sの抵抗RSが小さいことから、高周波信号は減衰しにくい状態で半導体基板1Sに伝搬することになる。つまり、従来のLDMOSFETでは、接合容量Cjsが比較的大きいことと、半導体基板1Sの抵抗RSが小さいことによって、ドレイン領域を伝達する高周波信号が、半導体基板1S側に漏れ出やすくなるのである。つまり、従来技術におけるLDMOSFETでは、ソースインピーダンスを低減することによる電力利得の向上を図ることができる一方で、比較的大きな接合容量Cjsと低抵抗な半導体基板1Sによって、高周波信号の漏洩が大きくなり、これによって電力利得の低下を招くことになっているのである。すなわち、従来技術におけるLDMOSFETでは、ソースインピーダンスの低減と高周波信号の漏洩を両立させることができにくい構造となっており、LDMOSFETでの電力利得の向上を図ることができていない現状にある。<実施の形態1におけるLDMOSFETのデバイス構造>そこで、本実施の形態1では、ソースインピーダンスの低減と、高周波信号の漏洩の抑制とを両立できるような工夫を施している。以下に、この工夫を施した本実施の形態1におけるLDMOSFETのデバイス構造について、図面を参照しながら説明する。図7は、本実施の形態1におけるLDMOSFETのデバイス構造を示す断面図である。図7において、本実施の形態1におけるLDMOSFETは、まず、SOI基板上に形成されている。具体的に、SOI基板は、支持基板1HSと、この支持基板1HS上に形成された埋め込み絶縁層BOXと、この埋め込み絶縁層BOX上に形成されたシリコン層SOI層SIから形成されている。このシリコン層SIには、素子分離領域STIが形成されている。そして、この素子分離領域STIで区画された活性領域にp型ウェルPWが形成されており、このp型ウェルPW上にLDMOSFETが形成されている。本実施の形態1におけるLDMOSFETは、まず、SOI基板上にゲート絶縁膜GOXを有し、このゲート絶縁膜GOX上にゲート電極G1を有している。ゲート絶縁膜GOXは、例えば、酸化シリコン膜から形成されるが、酸化シリコン膜よりも誘電率の高い高誘電率膜から形成してもよい。例えば、ゲート絶縁膜GOXは、酸化ハフニウムに酸化ランタンを導入したハフニウム系絶縁膜から構成してもよい。ゲート電極G1は、ゲート絶縁膜GOX上に直接接触するように形成されたポリシリコン膜と、このポリシリコン膜の表面に形成されたシリサイド膜から形成されている。本実施の形態1では、ポリシリコン膜の表面に、ゲート電極G1の低抵抗化を図るため、シリサイド膜を形成している。このシリサイド膜は、例えば、ニッケルプラチナシリサイド膜、ニッケルシリサイド膜、チタンシリサイド膜、コバルトシリサイド膜、あるいは、プラチナシリサイド膜などから形成することができる。続いて、ゲート電極G1の両側の側壁には、例えば、サイドウォールSWが形成されており、このサイドウォールSWは、例えば、酸化シリコン膜から形成されている。ただし、サイドウォールSWの構成は、これに限らず、酸化シリコン膜の単層膜や窒化シリコン膜の単層膜、あるいは、酸化シリコン膜と窒化シリコン膜の積層膜から形成してもよい。p型ウェルPWには、ゲート電極G1に整合するように、n-型不純物拡散領域ELNUとn-型オフセットドレイン領域HNLDが形成されている。すなわち、p型ウェルPW内に離間してn-型不純物拡散領域ELNUとn-型オフセットドレイン領域HNLDが形成され、このn-型不純物拡散領域ELNUとn-型オフセットドレイン領域HNLDで挟まれた領域がチャネル形成領域となる。そして、このチャネル形成領域上にゲート絶縁膜GOXが形成されていることになる。続いて、n-型不純物拡散領域ELNUの外側領域ゲート電極G1から離れる側にn型不純物拡散領域NDF1が形成されており、このn型不純物拡散領域NDF1の表面にシリサイド膜が形成されている。このとき、n型不純物拡散領域NDF1の不純物濃度は、n-型不純物拡散領域ELNUの不純物濃度よりも大きくなっており、n-型不純物拡散領域ELNUとn型不純物拡散領域NDF1によってソース領域が形成される。そして、このソース領域の低抵抗化を図るため、n型不純物拡散領域NDF1の表面にシリサイド膜が形成されている。このシリサイド膜も、例えば、ニッケルプラチナシリサイド膜、ニッケルシリサイド膜、チタンシリサイド膜、コバルトシリサイド膜、あるいは、プラチナシリサイド膜などから形成することができる。一方、n-型オフセットドレイン領域HNLDに内包されるように、n型不純物拡散領域NDF1が形成されており、n型不純物拡散領域NDF1の不純物濃度は、n-型オフセットドレイン領域HNLDの不純物濃度よりも大きくなっている。このn-型オフセットドレイン領域HNLDとn型不純物拡散領域NDF1によってドレイン領域が形成されることになる。そして、n-型不純物拡散領域ELNUとn型不純物拡散領域NDF1からなるソース領域を内包するようにp型不純物拡散領域HPHが形成されている。このp型不純物拡散領域HPHの不純物濃度は、p型ウェルPWの不純物濃度よりも大きくなっている。このように構成された本実施の形態1におけるLDMOSFET上には、窒化シリコン膜SNおよび酸化シリコン膜の積層膜からなる層間絶縁膜IL1が形成されており、この層間絶縁膜IL1を貫通するコンタクトホールが形成されている。このコンタクトホールには、例えばバリア膜とタングステン膜からなるプラグPLGが埋め込まれている。プラグPLGを形成した層間絶縁膜IL1上には、例えばアルミニウム膜からなる第1層配線L1が形成され、この第1層配線L1を覆うように酸化シリコン膜からなる層間絶縁膜IL2が形成されている。この層間絶縁膜IL2には、第1層配線L1へ貫通する接続孔が形成されており、この接続孔にプラグPLG2が埋め込まれている。そして、プラグPLG2を形成した層間絶縁膜IL2上には、第2層配線L2が形成されている。この第2層配線L2より上層には、必要に応じて他の配線層や層間絶縁膜が形成されるが、図7では省略する。さらに、本実施の形態1におけるLDMOSFETでは、図7に示すように、n型不純物拡散領域NDF1ソース領域が支持基板1HSの裏面に形成されている裏面電極BEと電気的に接続されている。つまり、本実施の形態1では、n型不純物拡散領域NDF1ソース領域と電気的に接続される第1層配線L1と支持基板1HSの裏面とを接続する貫通電極TSVが設けられており、この貫通電極TSVは、層間絶縁膜IL1およびSOI基板を貫通するように構成されている。この貫通電極TSVによって、n型不純物拡散領域NDF1ソース領域は、プラグPLG→第1層配線L1→貫通電極TSVを介して支持基板1HSの裏面に形成されている裏面電極BEと電気的に接続されている。これにより、本実施の形態1におけるLDMOSFETにおいては、支持基板1HSの裏面に形成されている裏面電極BEから基準電位GND電位をn型不純物拡散領域NDF1ソース領域に供給することができるように構成されている。ここで、LDMOSFETでは、図7に示すように、ゲート電極G1を中心として、ソース領域とドレイン領域とが非対称構造となっている。具体的に、LDMOSFETでは、ドレイン領域の一部を構成するn-型オフセットドレイン領域HNLDが設けられている。これは、n型不純物拡散領域NDF1ドレイン領域の一部よりも不純物濃度の小さいn-型オフセットドレイン領域HNLDを設けることにより、ドレイン耐圧を向上できるからである。つまり、プラグPLGとのコンタクト抵抗を小さくするため、不純物濃度の大きなn型不純物拡散領域NDF1ドレイン領域の一部が形成されるが、不純物濃度の大きなn型不純物拡散領域NDF1ドレイン領域の一部では、ドレイン耐圧を確保することが困難となるため、n型不純物拡散領域NDF1ドレイン領域の一部を囲むように、n型不純物拡散領域NDF1ドレイン領域の一部よりも不純物濃度の小さいn-型オフセットドレイン領域HNLDを設けてドレイン耐圧を確保している。さらに、LDMOSFETでは、n-型不純物拡散領域ELNUとn型不純物拡散領域NDF1からなるソース領域を内包するようにp型不純物拡散領域HPHハロー領域、ポケット領域が形成されている。このp型不純物拡散領域HPHは、ソース領域とドレイン領域との間のパンチスルーを抑制する機能を有している。このp型不純物拡散領域HPHもソース領域とドレイン領域の間で非対称に形成されている。つまり、p型不純物拡散領域HPHは、ソース領域を内包するように形成されているが、ドレイン領域側では、n-型オフセットドレイン領域HNLDとも接しないように形成されている。これは、ドレイン耐圧を確保する観点およびホットキャリア耐性を向上させる観点を考慮したものである。つまり、p型不純物拡散領域HPHは、p型ウェルPWよりも不純物濃度が高い領域であるので、このp型不純物拡散領域HPHがn-型オフセットドレイン領域HNLDに接触するように構成すると、p型不純物拡散領域HPH側に形成される空乏層の幅が小さくなる。そして、ドレイン領域にドレイン電圧を印加した場合、p型不純物拡散領域HPHとn-型オフセットドレイン領域HNLDとの境界に形成されるドレイン領域近傍の空乏層にドレイン電圧の大部分が印加される。したがって、p型不純物拡散領域HPHがn-型オフセットドレイン領域HNLDに接触するように構成して、空乏層の幅が小さくなると、空乏層内の電界強度が高まることになる。この結果、この高電界によって電子が加速されて、ホットエレクトロンがチャネル形成領域のドレイン領域近傍で発生することになる。このようにして発生したホットエレクトロンは、正電位が印加されているゲート電極G1に引き付けられて、ゲート絶縁膜GOXに注入される。この場合、ゲート絶縁膜GOXに負電荷が蓄積されることになるから、LDMOSFETのしきい値電圧が上昇し、LDMOSFETの性能低下を引き起こすことになる。さらに、ゲート絶縁膜GOXに注入された電子は、なかなか抜け出ないため、LDMOSFETの性能低下が進行することになる。このことから、LDMOSFETでは、図7に示すように、p型不純物拡散領域HPHをn-型オフセットドレイン領域HNLDと接しないように構成して、高電界が発生しないように抑制している。これにより、高電界に起因するホットエレクトロンの発生を抑制することができる。また、LDMOSFETでは、図7に示すように、ソース領域側にだけシリサイド膜が形成されている。これは、ソース領域の低抵抗化を図るためである。つまり、電力利得の大きさは、LDMOSFETのn型不純物拡散領域NDF1ソース領域に接続されるインピーダンスソースインピーダンスの大きさに反比例する。このため、ソース領域のインピーダンスを低下させてLDMOSFETにおける電力利得を向上させる観点から、ソース領域を構成するn型不純物拡散領域NDF1の表面にシリサイド膜を形成してソース接続抵抗ソースインピーダンスを低減しているのである。<実施の形態1におけるLDMOSFETの特徴>続いて、本実施の形態1におけるLDMOSFETの特徴について説明する。まず、図7に示すように、本実施の形態1におけるLDMOSFETの第1特徴点は、SOI基板上にLDMOSFETを形成している点にある。これにより、本実施の形態1におけるLDMOSFETによれば、高周波信号の漏洩を抑制することができる。以下に、この理由について説明する。例えば、図7において、ドレイン領域と支持基板1HSとの間に着目する。まず、ドレイン領域n-型オフセットドレイン領域HNLDとn型不純物拡散領域NDF1はn型半導体領域であり、かつ、p型ウェルPWはp型半導体領域である。したがって、ドレイン領域とp型ウェルPWとの境界領域にはpn接合が形成される。そして、pn接合の境界では空乏層が形成され、この空乏層が容量絶縁領域として機能することから、ドレイン領域とp型ウェルPWとの間に接合容量寄生容量が形成される。一方、本実施の形態1では、SOI基板を使用していることから、p型ウェルPWと支持基板1HSとの間に埋め込み絶縁層BOXが形成されている。このため、p型ウェルPWおよび支持基板1HSを電極とし、かつ、埋め込み絶縁層BOXを容量絶縁膜とするSOI容量が形成されることになる。つまり、本実施の形態1におけるLDMOSFETでは、ドレイン領域と支持基板1HSとの間に接合容量とSOI容量が形成されることになる。そして、支持基板1HS自体は抵抗を有しているので、結局、ドレイン領域と支持基板1HSとの間には、図8に示すような等価回路が形成されることになる。図8は、ドレイン領域と支持基板1HSとの間の電気的な等価回路を示す図であり、ドレイン領域と支持基板1HSの間には、接合容量Cjsと、SOI容量CSOIと、抵抗RHSが直列接続されることになる。ここで、接合容量CjsとSOI容量CSOIとの合成容量について考える。まず、接合容量Cjsの容量絶縁膜は、ドレイン領域とp型ウェルPWとの境界領域に形成される空乏層の幅であり、この空乏層の幅は、例えば、70nm程度である。一方、SOI容量CSOIの容量絶縁膜は、埋め込み絶縁層BOXであり、この埋め込み絶縁膜BOXの膜厚は、例えば、400nm程度である。したがって、容量の静電容量値は、容量絶縁膜の膜厚に反比例することから、SOI容量CSOIの容量値は、接合容量Cjsの容量値よりも非常に小さくなる例えば1/6程度。そして、本実施の形態1では、SOI容量CSOIと接合容量Cjsが直列接続されていることから、その合成容量の容量値は、さらに小さくなる例えば、1/7程度。このように本実施の形態1では、ドレイン領域と支持基板1HSとの間に形成される寄生容量を充分に小さくすることができる。このことは、ドレイン領域と支持基板1HSとの間のリアクタンスが大きくなることを意味し、これにより、高周波信号の漏洩を抑制することができるのである。すなわち、ドレイン領域と支持基板1HSとの間に形成される寄生容量が大きくなればなるほど、この寄生容量は、高周波信号を通過しやすくなる。言い換えれば、ドレイン領域と支持基板1HSとの間に形成される寄生容量をできるだけ小さくすれば、高周波信号が寄生容量を通過しにくくなるので、高周波信号の漏洩を抑制することができるのである。つまり、図5に示す従来技術におけるLDMOSFETにおいて、図6に示すように、ドレイン領域と半導体基板1Sの間に形成される寄生容量は、接合容量Cjsであるため、寄生容量の容量値が大きくなり、高周波信号の漏洩が問題となる。これに対し、図7に示す本実施の形態1におけるLDMOSFETにおいて、図8に示すように、ドレイン領域と支持基板1HSの間に形成される寄生容量は、直列接続された接合容量Cjsと充分に小さなSOI容量CSOIの合成容量となるため、寄生容量の容量値をさらに小さくすることができる。この結果、本実施の形態1におけるLDMOSFETによれば、寄生容量の容量値を充分に小さくすることができることから、高周波信号の漏洩を抑制することができるのである。このように本実施の形態1における第1特徴点は、SOI基板にLDMOSFETを形成することにより、ドレイン領域と支持基板1HSの間に形成される寄生容量を充分に小さくする点にある。これにより、ドレイン領域から支持基板1HSへ高周波信号が漏洩することを抑制することができ、この結果、LDMOSFETでの電力利得を向上させることができる。さらに、本実施の形態1における第2特徴点は、支持基板1HSの抵抗率を高くしている点にある。つまり、図8に示す抵抗RHSの抵抗値を大きくしていることに本実施の形態1における第2特徴点がある。これにより、抵抗RHSで高周波信号を減衰させることができるため、支持基板1HSへの高周波信号の漏洩を抑制することができるのである。つまり、高周波信号においても、抵抗値の大きな抵抗を通過する場合のほうが、抵抗値の小さな抵抗を通過する場合よりも充分に減衰させることができるので、本実施の形態1のように、支持基板1HSの抵抗率を充分に大きくすることにより、高周波信号の漏洩を抑制することができる。具体的に、本実施の形態1では、支持基板1HSの抵抗率は、p型ウェルPWの抵抗率よりも高くなっている。例えば、p型ウェルPWの抵抗率は、10Ωcm~20Ωcmであるのに対し、支持基板1HSの抵抗率は、500Ωcm以上となっている。なお、支持基板1HSは、抵抗率が500Ωcm以上の様々な種類の基板を使用することができるが、例えば、導電型不純物を導入した半導体基板から支持基板1HSを構成する場合、支持基板1HSの不純物濃度は、p型ウェルPWの不純物濃度よりも低くなるように形成される。以上のように、本実施の形態1におけるLDMOSFETによれば、SOI基板を使用することによる寄生容量の低減第1特徴点と、支持基板1HSの高抵抗化第2特徴点による相乗効果により、ドレイン領域から支持基板1HSへの高周波信号の漏洩を充分に抑制することができる。このことから、本実施の形態1によるLDMOSFETによれば、電力利得の向上を図ることができる。上述したように、本実施の形態1におけるLDMOSFETでは、ドレイン領域から支持基板1HSへの高周波信号の漏洩を効果的に抑制する観点からの工夫点について説明したが、電力利得を向上させるためには、ソースインピーダンスの低減も有効である。本実施の形態1では、ソースインピーダンスを低減する観点からも工夫を施しているので、以下に、この工夫点について説明する。本実施の形態1における第3特徴点は、図7に示すように、n型不純物拡散領域NDF1ソース領域と電気的に接続される第1層配線L1と支持基板1HSの裏面に形成されている裏面電極BEとを接続する貫通電極TSVが設けられている点にある。この貫通電極TSVによって、n型不純物拡散領域NDF1ソース領域は、プラグPLG→第1層配線L1→貫通電極TSVを介して支持基板1HSの裏面に形成されている裏面電極BEと電気的に接続されていることになる。これにより、本実施の形態1におけるLDMOSFETにおいては、支持基板1HSの裏面に形成されている裏面電極BEから基準電位GND電位をn型不純物拡散領域NDF1ソース領域に供給することができる。つまり、本実施の形態1では、貫通電極TSVが層間絶縁膜IL1およびSOI基板を貫通するように構成されており、この貫通電極TSVによって、n型不純物拡散領域NDF1ソース領域が支持基板1HSの裏面に形成されている裏面電極と電気的に接続されている。このことは、n型不純物拡散領域NDF1ソース領域に基準電位を供給するために、n型不純物拡散領域NDF1ソース領域を半導体チップの表面に形成されるパッドと多層配線を介して接続し、半導体チップが搭載される配線基板とパッドとをワイヤ金線で接続する必要がないことを意味する。すなわち、ワイヤを使用してn型不純物拡散領域NDF1ソース領域に基準電位GND電位を供給する場合、ワイヤによる寄生インダクタンスが生じ、LDMOSFETにおける電力利得が低下してしまうことになる。なぜなら、電力利得は、例えば、PG電力利得=fT/8π×rg×Cds×Zsで表されるからである。ここで、fTはカットオフ周波数、rgはゲート抵抗、Cdsはソース-ドレイン間容量、Zsはソースインピーダンスを示している。すなわち、電力利得の大きさは、LDMOSFETのn型不純物拡散領域NDF1ソース領域に接続されるインピーダンスソースインピーダンスの大きさに反比例するため、ワイヤによる寄生インダクタンスが発生すると、ソースインピーダンスが大きくなり、電力利得が低下してしまうからである。したがって、本実施の形態1におけるLDMOSFETでは、貫通電極TSVによって、n型不純物拡散領域NDF1ソース領域と裏面電極BEとを電気的に接続することにより、支持基板1HSの裏面からn型不純物拡散領域NDF1ソース領域に基準電位を供給する構成を取っている。この結果、n型不純物拡散領域NDF1ソース領域に基準電位を供給するために、寄生インダクタンスが大きくなるワイヤを使用する必要がなくなるので、本実施の形態1におけるLDMOSFETによれば、ソースインピーダンスを小さくすることができる。このことから、本実施の形態1におけるLDMOSFETによれば、電力利得の低下を抑制することができる。ここで、図7に示す本実施の形態1における貫通電極TSVと、図5に示す従来技術におけるp型打ち抜き層PLとの相違点について説明する。まず、図5に示すp型打ち抜き層PLは、半導体基板1Sを貫通しておらず、半導体基板1Sの裏面に形成されている裏面電極BEとは直接接続されていない。これは、図5に示す従来技術におけるLDMOSFETでは、半導体基板1S自体が低抵抗~mΩcmとなっており、p型打ち抜き層PLを直接裏面電極BEに接続しなくてもソース接続抵抗を低減することができるからである。これに対し、本実施の形態1における貫通電極TSVは、SOI基板を貫通して、支持基板1HSの裏面に形成されている裏面電極BEと直接接続するように構成されている。これは、本実施の形態1では、高周波信号の漏洩を抑制する観点から、支持基板1HSが高抵抗500Ωcm以上となっているからである。すなわち、本実施の形態1において、貫通電極TSVを直接裏面電極BEに接続せずに、支持基板1HSの途中で終端するように構成する場合、支持基板1HSが高抵抗となっていることから、ソース接続抵抗が大きくなってしまう。この場合、ソース接続抵抗の増大によってソースインピーダンスが大きくなってしまい、電力利得の向上効果が小さくなる。そこで、本実施の形態1では、高周波信号の漏洩を抑制する観点から、支持基板1HSの抵抗率を高抵抗率とするとともに、貫通電極TSVを支持基板1HSの裏面に形成されている裏面電極BEと直接接触するように構成しているのである。これにより、支持基板1HSを高抵抗率としても、貫通電極TSVが、例えば、金膜などの低抵抗な金属膜からなる裏面電極BEと直接接続するように構成されるので、ソース接続抵抗を低減することができるのである。以上のように、本実施の形態1におけるLDMOSFETでは、SOI基板を使用することによる寄生容量の低減第1特徴点と、支持基板1HSの高抵抗化第2特徴点とを採用することにより、ドレイン領域から支持基板1HSへの高周波信号の漏洩を充分に抑制することができる。さらに、本実施の形態1では、n型不純物拡散領域NDF1ソース領域と電気的に接続される第1層配線L1と支持基板1HSの裏面に形成されている裏面電極BEとを接続する貫通電極TSVを設ける構成第3特徴点により、寄生インダクタンスおよびソース接続抵抗の低減、すなわち、ソースインピーダンスの低減を図ることができる。したがって、本実施の形態1におけるLDMOSFETによれば、従来技術ではトレードオフの関係にあった高周波信号の漏洩の抑制とソースインピーダンスの低減の両立を実現することができる。この結果、本実施の形態1によれば、高周波信号の漏洩の抑制による電力利得の向上と、ソースインピーダンスの低減による電力利得の向上を同時に実現できるため、従来技術に比べて高い電力利得を得ることができる。なお、本実施の形態1では、SOI基板を貫通するように貫通電極TSVを形成しているが、この貫通電極TSVを容易に形成する観点からは、SOI基板を構成する支持基板1HSの厚さが薄いほうが望ましい。しかし、支持基板1HSの厚さを薄くしすぎると、SOI基板に反りが発生してしまう問題点が顕在化しやすくなる。このため、SOI基板を構成する支持基板1HSの厚さは、貫通電極TSVを容易に形成する観点と、SOI基板に発生する反りを抑制する観点のバランスから決定することが望ましい。具体的に、貫通電極TSVを容易に形成する観点と、SOI基板に発生する反りを抑制する観点とを、ともに考慮すると、例えば、支持基板1HSの厚さは、50μm以上125μm以下であることが望ましい。また、本実施の形態1では、SOI基板上にLDMOSFETを形成しているが、SOI基板を構成する埋め込み絶縁層BOXの厚さに比べて、LDMOSFETが形成されるシリコン層SIの厚さが厚くなっている。これは、LDMOSFETにおけるドレイン耐圧を確保しやすくなるという点を考慮したものである。具体的に、埋め込み絶縁層BOXの厚さは、約400nmとなっているのに対し、シリコン層SIの厚さは、約1μm1000nmとなっている。次に、本実施の形態1におけるLDMOSFETのレイアウト構成例について説明する。図9は、本実施の形態1におけるLDMOSFETのSOI基板上の構成を示す図である。図9に示すように、SOI基板のシリコン層には素子分離領域STIが形成されており、この素子分離領域STIで区画された活性領域にLDMOSFETが形成されている。具体的に、SOI基板上に、LDMOSFETのゲート電極G1が形成されている。このゲート電極G1は、例えば、Y方向に延在するように形成されており、終端部でプラグを介して上層配線と接続されている。そして、このゲート電極G1のX方向における右側領域には、ドレイン領域図示せずと接続されるプラグPLGが形成されており、このプラグPLGと電気的に接続するように、プラグPLG上に第1層配線L1ドレイン配線が形成されている。一方、ゲート電極G1のX方向における左側領域には、ソース領域図示せずと接続されるプラグPLGが形成されており、このプラグPLGと電気的に接続するように、プラグPLG上に第1層配線L1ソース配線が形成されている。そして、この第1層配線L1上にプラグPLG2が形成されている。さらに、この第1層配線L1は、貫通電極TSVと接続されている。この貫通電極TSVは、SOI基板を貫通するように形成されている。貫通電極TSVの外形形状は、プラグPLGやプラグPLG2と同様に、矩形形状をしている。なお、本実施の形態1における貫通電極は、図9に示すように、1つの矩形形状の貫通電極TSVから構成される場合に限定されず、例えば、図10に示すように、矩形形状をした複数の貫通電極TSV1から構成することもできるし、図11に示すように、丸型形状をした複数の貫通電極TSV2から構成することもできる。特に、図10に示す貫通電極TSV1や図11に示す貫通電極TSV2は、トータルの表面積が大きくなるので、高周波信号が流れやすくなり、ソース接続抵抗を低減することができる。つまり、高周波信号は、導体の表面領域を流れることから表皮効果、貫通電極TSV1や貫通電極TSV2のように表面積を大きくすることにより、ソース接続抵抗を低減することができ、これによって、LDMOSFETにおける電力利得の向上を図ることができる。<実施の形態1における半導体装置の製造方法>本実施の形態1における半導体装置は上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。図面において、領域AR1~領域AR6を図示しながら説明する。具体的に、領域AR1は、LDMOSFET形成領域を示しており、領域AR2は、制御用nチャネル型MOSFET形成領域を示し、領域AR3は、制御用pチャネル型MOSFET形成領域を示している。また、領域AR4は、抵抗素子形成領域を示しており、領域AR5は、容量素子形成領域を示し、領域AR6は、インダクタ素子形成領域を示している。まず、図12に示すように、SOI基板を用意する。このSOI基板は、支持基板1HSと、この支持基板1HS上に形成された埋め込み絶縁層BOXと、この埋め込み絶縁層BOX上に形成されたシリコン層SIから形成されている。このとき、支持基板1HSの厚さは、例えば、50μm以上125μm以下であり、埋め込み絶縁層BOXの厚さは、約400nm程度となっている。また、シリコン層SIの厚さは、約1μm程度となっている。このことから、本実施の形態1で使用されるSOI基板においては、支持基板1HSの厚さ>シリコン層SIの厚さ>埋め込み絶縁層BOXの厚さの関係が成立している。このSOI基板において、支持基板1HSは、抵抗率が500Ωcm以上の様々な種類の基板を使用することができるが、例えば、導電型不純物を導入した半導体基板から構成することができる。また、埋め込み絶縁層BOXは、例えば、酸化シリコン層から形成することができ、シリコン層は、例えば、単結晶シリコン層から形成される。次に、図13に示すように、SOI基板のシリコン層SIに素子間を分離する素子分離領域STIを形成する。素子分離領域STIは、素子が互いに干渉しないようにするために設けられる。素子分離領域STIは、例えば、STIshallowtrenchisolation法を用いて形成することができる。例えば、STI法では、以下のようにして素子分離領域を形成している。すなわち、SOI基板のシリコン層SIにフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。そして、素子分離溝を埋め込むようにシリコン層SI上に酸化シリコン膜を形成し、その後、化学的機械的研磨法CMP;chemicalmechanicalpolishingにより、シリコン層SI上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ酸化シリコン膜を埋め込んだ素子分離領域STIを形成することができる。その後、素子分離領域STIを形成したシリコン層SI上に酸化シリコン膜スルー酸化膜OXを形成し、この酸化シリコン膜OX上にレジスト膜FR1を塗布する。そして、塗布したレジスト膜FR1に対して露光現像処理を施すことにより、レジスト膜FR1をパターニングする。パターニングは、容量素子形成領域である領域AR5を開口するように行なわれる。そして、このパターニングしたレジスト膜FR1をマスクとしたイオン注入法により、領域AR5のシリコン層SI内に、例えば、リンPなどのn型不純物を導入することにより、n型ウェルNWを形成する。続いて、パターニングしたレジスト膜FR1を除去した後、図14に示すように、酸化シリコン膜OX上にレジスト膜FR2を塗布し、塗布したレジスト膜FR2に対して露光現像処理を施すことにより、レジスト膜FR2をパターニングする。パターニングは、制御用pチャネル型MOSFET形成領域である領域AR3、および、容量素子形成領域である領域AR5を開口するように行なわれる。そして、このパターニングしたレジスト膜FR2をマスクとしたイオン注入法により、領域AR3および領域AR5のシリコン層SI内に、例えば、リンPなどのn型不純物を導入する。この結果、領域AR3にn型ウェルHNW1が形成され、領域AR5にn型ウェルHNW2が形成される。これにより、領域AR3では、制御用pチャネル型MOSFETのチャネル濃度が決定され、領域AR5では、容量素子の基板濃度が決定される。次に、パターニングしたレジスト膜FR2を除去した後、図15に示すように、酸化シリコン膜OX上にレジスト膜FR3を塗布し、塗布したレジスト膜FR3に対して露光現像処理を施すことにより、レジスト膜FR3をパターニングする。パターニングは、LDMOSFET形成領域である領域AR1、および、制御用nチャネル型MOSFET形成領域である領域AR2を開口するように行なわれる。そして、このパターニングしたレジスト膜FR3をマスクとしたイオン注入法により、領域AR1および領域AR2のシリコン層SI内に、例えば、ボロンBなどのp型不純物を導入する。この結果、領域AR1および領域AR2にp型ウェルPWが形成される。これにより、領域AR1においては、LDMOSFETのチャネル濃度が決定される。続いて、パターニングしたレジスト膜FR3を除去した後、図16に示すように、酸化シリコン膜OX上にレジスト膜FR4を塗布し、塗布したレジスト膜FR4に対して露光現像処理を施すことにより、レジスト膜FR4をパターニングする。パターニングは、制御用nチャネル型MOSFET形成領域である領域AR2を開口するように行なわれる。そして、このパターニングしたレジスト膜FR4をマスクとしたイオン注入法により、領域AR2のシリコン層SI内に、例えば、ボロンBなどのp型不純物を導入する。この結果、領域AR2にp型ウェルVLNが形成される。これにより、領域AR2においては、制御用nチャネル型MOSFETのチャネル濃度が決定される。次に、パターニングしたレジスト膜FR4および酸化シリコン膜OXを除去した後、図17に示すように、SOI基板上に、例えば、酸化シリコン膜からなるゲート絶縁膜GOXを形成する。そして、ゲート絶縁膜GOX上にポリシリコン膜PFを形成する。ここで、ゲート絶縁膜GOXを酸化シリコン膜から形成しているが、これに限らず、例えば、酸化シリコン膜よりも誘電率の高い高誘電率膜から形成してもよい。続いて、図18に示すように、ポリシリコン膜PF上にレジスト膜FR5を塗布した後、塗布したレジスト膜FR5に対して露光現像処理を施すことにより、レジスト膜FR5をパターニングする。パターニングは、LDMOSFET形成領域である領域AR1、制御用nチャネル型MOSFET形成領域である領域AR2、および、容量素子形成領域である領域AR5を開口するように行なわれる。そして、このパターニングしたレジスト膜FR5をマスクとしたイオン注入法により、領域AR1、領域AR2および領域AR5のポリシリコン膜PF内に、例えば、リンPなどのn型不純物を導入する。これにより、領域AR1、領域AR2および領域AR5に形成されているポリシリコン膜PF内にn型不純物が導入されてn型ポリシリコン膜PFNが形成される。次に、パターニングしたレジスト膜FR5を除去した後、図19に示すように、SOI基板上にレジスト膜FR6を塗布し、塗布したレジスト膜FR6に対して露光現像処理を施すことにより、レジスト膜FR6をパターニングする。パターニングは、制御用pチャネル型MOSFET形成領域である領域AR3を開口するように行なわれる。そして、このパターニングしたレジスト膜FR6をマスクとしたイオン注入法により、領域AR3のポリシリコン膜PF内に、例えば、ボロンBなどのp型不純物を導入する。これにより、領域AR3に形成されているポリシリコン膜PF内にp型不純物が導入されてp型ポリシリコン膜PFPが形成される。続いて、パターニングしたレジスト膜FR6を除去した後、図20に示すように、SOI基板上にキャップ絶縁膜HLDを形成し、このキャップ絶縁膜HLD上に反射防止膜BARCを形成する。キャップ絶縁膜HLDは、例えば、酸化シリコン膜から形成され、例えば、CVDChemicalVaporDepositionを使用することにより形成することができる。また、反射防止膜BARCは、例えば、酸窒化シリコン膜から形成され、例えば、CVD法を使用することにより形成することができる。その後、反射防止膜BARC上にレジスト膜FR7を塗布し、塗布したレジスト膜FR7に対して露光現像を施すことにより、レジスト膜FR7をパターニングする。パターニングは、ゲート電極形成領域、電極形成領域および抵抗素子形成領域にだけレジスト膜FR7が残存するように行なわれる。次に、パターニングしたレジスト膜FR7をマスクにしたエッチング技術により、図21に示すように、LDMOSFET形成領域である領域AR1にゲート電極G1を形成し、制御用nチャネル型MOSFET形成領域である領域AR2にゲート電極G2を形成する。同様に、制御用pチャネル型MOSFET形成領域である領域AR3にゲート電極G3を形成し、抵抗素子形成領域である領域AR4に抵抗素子RPを形成する。また、容量素子形成領域である領域AR5に電極EL1を形成する。このとき、ゲート電極G1~G3、抵抗素子RPおよび電極EL1上には、キャップ絶縁膜HLDと反射防止膜BARCが残存している。ゲート電極G1、ゲート電極G2および電極EL1は、n型ポリシリコン膜PFNから形成され、ゲート電極G3は、p型ポリシリコン膜PFPから形成される。また、抵抗素子RPは、ポリシリコン膜PFから形成される。ここで、制御用nチャネル型MOSFETのゲート電極G2は、ポリシリコン膜PF中にn型不純物が導入されたn型ポリシリコン膜PFNから形成されている。このため、ゲート電極G2の仕事関数値をシリコンの伝導帯近傍4.15eVの値にすることができるので、制御用nチャネル型MOSFETのしきい値電圧を低減することができる。一方、制御用pチャネル型MOSFETのゲート電極G3は、ポリシリコン膜PF中にp型不純物が導入されたp型ポリシリコン膜PFPから形成されている。このため、ゲート電極G3の仕事関数値をシリコンの価電子帯近傍5.15eVの値にすることができるので、制御用pチャネル型MOSFETのしきい値電圧を低減することができる。このように本実施の形態1では、制御用nチャネル型MOSFETと制御用pチャネル型MOSFETの両方でしきい値電圧を低減することができるデュアルゲート構造。続いて、図22に示すように、ゲート電極G1~G3、抵抗素子RPおよび電極EL1上に形成されている反射防止膜BARCを除去した後、SOI基板上にレジスト膜FR8を塗布する。そして、塗布したレジスト膜FR8に対して露光現像を施すことにより、レジスト膜FR8をパターニングする。パターニングは、領域AR1の一部ソース形成領域を開口するように行なわれる。その後、パターニングしたレジスト膜FR8をマスクにしたイオン注入法により、LDMOSFET形成領域である領域AR1の開口領域から露出するp型ウェルPW内に、砒素Asなどのn型不純物を導入する。これにより、n-型不純物拡散領域ELNUを形成することができる。このn-型不純物拡散領域ELNUは、ソース領域側のLDDLightlyDopedDrain構造直下の不純物濃度を調整するために設けられる領域であり、このn-型不純物拡散領域ELNUを独立して形成することにより、ソース領域の抵抗を独立して低減できる効果を得ることができる。次に、パターニングしたレジスト膜FR8を除去した後、図23に示すように、SOI基板上にレジスト膜FR9を塗布する。そして、塗布したレジスト膜FR9に対して露光現像を施すことにより、レジスト膜FR9をパターニングする。パターニングは、領域AR1の一部ドレイン形成領域を開口するように行なわれる。その後、パターニングしたレジスト膜FR9をマスクにしたイオン注入法により、LDMOSFET形成領域である領域AR1の開口領域から露出するp型ウェルPW内に、リンPなどのn型不純物を導入する。これにより、n-型オフセットドレイン領域HNLDを形成することができる。このn-型オフセットドレイン領域HNLDは、ドレイン領域側のLDDLightlyDopedDrain構造直下の不純物濃度を調整するために設けられる領域であり、このn-型オフセットドレイン領域HNLDを独立して形成することにより、ドレイン耐圧の設計が容易となる利点が得られる。続いて、パターニングしたレジスト膜FR9を除去した後、図24に示すように、SOI基板上にレジスト膜FR10を塗布する。そして、塗布したレジスト膜FR10に対して露光現像を施すことにより、レジスト膜FR10をパターニングする。パターニングは、領域AR1のソース形成領域側を開口するように行なわれる。その後、パターニングしたレジスト膜FR10をマスクにしたイオン注入法により、LDMOSFET形成領域である領域AR1の開口領域から露出する領域内に、ボロンBなどのp型不純物を導入する。これにより、p型不純物拡散領域HPHを形成することができる。このp型不純物拡散領域HPHは、ソース領域とドレイン領域間のパンチスルーを抑制するパンチスルーストッパ領域ハロー領域、ポケット領域として機能する。次に、パターニングしたレジスト膜FR10を除去した後、図25に示すように、SOI基板上にレジスト膜FR11を塗布する。そして、塗布したレジスト膜FR11に対して露光現像を施すことにより、レジスト膜FR11をパターニングする。パターニングは、制御用nチャネル型MOSFET形成領域である領域AR2の一部ソース形成領域およびドレイン形成領域と、容量素子形成領域である領域AR5の一部とを開口するように行なわれる。その後、パターニングしたレジスト膜FR11をマスクにしたイオン注入法により、制御用nチャネル型MOSFET形成領域である領域AR2の一部ソース形成領域およびドレイン形成領域と、容量素子形成領域である領域AR5の一部とにリンPなどのn型不純物を導入する。これにより、領域AR2においては、ゲート電極G2に整合した両側にn-型不純物拡散領域LNLD1を形成することができ、領域AR5においては、電極EL1に整合した両側にn-型不純物拡散領域LNLD2を形成することができる。ここで、n-型不純物拡散領域LNLD1は、LDD構造直下の不純物濃度を調整するために設けられる領域であり、このn-型不純物拡散領域LNLD1を設けることにより、耐圧とオン抵抗Ronが最適化される。一方、n-型不純物拡散領域LNLD2は、MOS容量の基板濃度を調整するために設けられる領域である。続いて、パターニングしたレジスト膜FR11を除去した後、図26に示すように、SOI基板上にレジスト膜FR12を塗布する。そして、塗布したレジスト膜FR12に対して露光現像を施すことにより、レジスト膜FR12をパターニングする。パターニングは、制御用pチャネル型MOSFET形成領域である領域AR3の一部ソース形成領域およびドレイン形成領域を開口するように行なわれる。その後、パターニングしたレジスト膜FR12をマスクにしたイオン注入法により、制御用pチャネル型MOSFET形成領域である領域AR3の一部ソース形成領域およびドレイン形成領域にフッ化ボロンBF2などのp型不純物を導入する。これにより、領域AR3においては、ゲート電極G3に整合した両側にp-型不純物拡散領域LPLDを形成することができる。このp-型不純物拡散領域LPLDは、LDD構造直下の不純物濃度を調整するために設けられる領域であり、このp-型不純物拡散領域LPLDを設けることにより、耐圧とオン抵抗Ronが最適化される。次に、パターニングしたレジスト膜FR12を除去した後、図27に示すように、SOI基板上に酸化シリコン膜などからなる絶縁膜を形成し、この絶縁膜に対して異方性ドライエッチングを施す。これにより、ゲート電極G1~G3、抵抗素子RPおよび電極EL1の両側の側壁にサイドウォールSWを形成することができる。このサイドウォールSWを形成することによって、LDD構造の寸法が決定される。続いて、SOI基板上にレジスト膜FR13を塗布した後、図28に示すように、塗布したレジスト膜FR13に対して露光現像を施すことにより、レジスト膜FR13をパターニングする。レジスト膜FR13のパターニングは、領域AR1のソース形成領域およびドレイン形成領域、領域AR2のソース形成領域およびドレイン形成領域、領域AR5の一部を開口するように行なわれる。その後、パターニングしたレジスト膜FR13をマスクにしたイオン注入法により、領域AR1のソース形成領域およびドレイン形成領域、領域AR2のソース形成領域およびドレイン形成領域、領域AR5の一部に砒素Asなどのn型不純物を導入する。これにより、領域AR1においては、ソース形成領域およびドレイン形成領域に、n型不純物拡散領域NDF1を形成することができる。この結果、領域AR1においては、n-型不純物拡散領域ELNUと、このn-型不純物拡散領域ELNUの外側に形成されたn型不純物拡散領域NDF1によりソース領域が形成され、n-型オフセットドレイン領域HNLDと、このn-型オフセットドレイン領域HNLDの外側に形成されたn型不純物拡散領域NDF1によりドレイン領域が形成される。同様に、領域AR2においては、ソース形成領域およびドレイン形成領域に、n型不純物拡散領域NDF2を形成することができる。この結果、領域AR2においては、左側に形成されたn-型不純物拡散領域LNLD1と、このn-型不純物拡散領域LNLD1の外側に形成されたn型不純物拡散領域NDF2によりソース領域が形成され、右側に形成されたn-型不純物拡散領域LNLD1と、このn-型不純物拡散領域LNLD1の外側に形成されたn型不純物拡散領域NDF2によりドレイン領域が形成される。また、領域AR5においても、サイドウォールSWに整合して、MOS容量の引出電極部となるn型不純物拡散領域NDF3が形成される。これらのn型不純物拡散領域NDF1~NDF3は、ソース領域およびドレイン領域、あるいは、MOS容量の引出電極部を高濃度化するために形成される。次に、パターニングしたレジスト膜FR13を除去した後、図29に示すように、SOI基板上にレジスト膜FR14を塗布する。そして、塗布したレジスト膜FR14に対して露光現像を施すことにより、レジスト膜FR14をパターニングする。パターニングは、領域AR3のソース形成領域およびドレイン形成領域を開口するように行なわれる。その後、パターニングしたレジスト膜FR14をマスクにしたイオン注入法により、領域AR3のソース形成領域およびドレイン形成領域にボロンBなどのp型不純物を導入する。これにより、領域AR3においては、ソース形成領域およびドレイン形成領域に、p型不純物拡散領域PDFを形成することができる。この結果、領域AR3においては、左側に形成されたp-型不純物拡散領域LPLDと、このp-型不純物拡散領域LPLDの外側に形成されたp型不純物拡散領域PDFによりソース領域が形成され、右側に形成されたp-型不純物拡散領域LPLDと、このp-型不純物拡散領域LPLDの外側に形成されたp型不純物拡散領域PDFによりドレイン領域が形成される。このp型不純物拡散領域PDFは、ソース領域およびドレイン領域を高濃度化するために形成される。続いて、パターニングしたレジスト膜FR14を除去した後、図30に示すように、SOI基板上にレジスト膜FR15を塗布する。そして、塗布したレジスト膜FR15に対して露光現像を施すことにより、レジスト膜FR15をパターニングする。パターニングは、領域AR4に形成されている抵抗素子RP上を開口するように行なわれる。その後、パターニングしたレジスト膜FR15をマスクにしたイオン注入法により、領域AR4に形成されている抵抗素子RP内にボロンBなどのp型不純物を導入する。これにより、抵抗素子RPの抵抗値が決定される。次に、パターニングしたレジスト膜FR15を除去し、ゲート電極G1~G3、電極EL1および抵抗素子RP上に形成されていたキャップ絶縁膜HLDを除去した後、図31に示すように、SOI基板上にレジスト膜FR16を塗布する。そして、塗布したレジスト膜FR16に対して露光現像を施すことにより、レジスト膜FR16をパターニングする。パターニングは、領域AR1に形成されているLDMOSFETのドレイン領域、および、領域AR4に形成されている抵抗素子RPの引出部以外の領域だけを覆うように行なわれる。その後、SOI基板上にコバルト膜を形成する。このとき、ゲート電極G1~G3、電極EL1および抵抗素子RPの一部に直接接するようにコバルト膜が形成される。同様に、領域AR1に形成されているソース領域を構成するn型不純物拡散領域NDF1、領域AR2に形成されているn型不純物拡散領域NDF2、領域AR3に形成されているp型不純物拡散領域PDF、領域AR4に形成されている抵抗素子RPの引出部、および、領域AR5に形成されているn型不純物拡散領域NDF3にもコバルト膜が直接接する。コバルト膜は、例えば、スパッタリング法を使用して形成することができる。そして、コバルト膜を形成した後、熱処理を施すことにより、図32に示すように、例えば、領域AR1においては、ゲート電極G1を構成するn型ポリシリコン膜PFNとコバルト膜を反応させて、コバルトシリサイド膜からなるシリサイド膜SLを形成する。これにより、ゲート電極G1は、n型ポリシリコン膜PFNとシリサイド膜SLの積層構造となる。シリサイド膜SLは、ゲート電極G1の低抵抗化のために形成される。同様に、領域AR1においては、上述した熱処理により、ソース領域を構成するn型不純物拡散領域NDF1の表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜からなるシリサイド膜SLが形成される。このため、ソース領域においても低抵抗化を図ることができる。同様に、例えば、領域AR2においては、ゲート電極G2を構成するn型ポリシリコン膜PFNとコバルト膜を反応させて、コバルトシリサイド膜からなるシリサイド膜SLを形成する。これにより、ゲート電極G2は、n型ポリシリコン膜PFNとシリサイド膜SLの積層構造となる。シリサイド膜SLは、ゲート電極G2の低抵抗化のために形成される。同様に、領域AR2においては、上述した熱処理により、n型不純物拡散領域NDF2の表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜からなるシリサイド膜SLが形成される。このため、ソース領域あるいはドレイン領域においても低抵抗化を図ることができる。また、例えば、領域AR3においては、ゲート電極G3を構成するp型ポリシリコン膜PFPとコバルト膜を反応させて、コバルトシリサイド膜からなるシリサイド膜SLを形成する。これにより、ゲート電極G3は、p型ポリシリコン膜PFPとシリサイド膜SLの積層構造となる。シリサイド膜SLは、ゲート電極G3の低抵抗化のために形成される。同様に、領域AR3においては、上述した熱処理により、p型不純物拡散領域PDFの表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜からなるシリサイド膜SLが形成される。このため、ソース領域あるいはドレイン領域においても低抵抗化を図ることができる。さらに、例えば、領域AR4においては、抵抗素子RPの引出部で、ポリシリコン膜とコバルト膜を反応させて、コバルトシリサイド膜からなるシリサイド膜SLが形成される。また、例えば、領域AR5においては、電極EL1を構成するn型ポリシリコン膜PFNとコバルト膜を反応させて、コバルトシリサイド膜からなるシリサイド膜SLを形成する。これにより、電極EL1は、n型ポリシリコン膜PFNとシリサイド膜SLの積層構造となる。シリサイド膜SLは、電極EL1の低抵抗化のために形成される。同様に、領域AR5においては、上述した熱処理により、n型不純物拡散領域NDF3の表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜からなるシリサイド膜SLが形成される。このため、MOS容量の引出電極部においても低抵抗化を図ることができる。そして、未反応のコバルト膜は、SOI基板上から除去される。なお、本実施の形態1では、コバルトシリサイド膜からなるシリサイド膜SLを形成するように構成しているが、例えば、コバルトシリサイド膜に代えてニッケルプラチナシリサイド膜、チタンシリサイド膜、ニッケルシリサイド膜、あるいは、プラチナシリサイド膜などからシリサイド膜SLを形成するようにしてもよい。以上のようにして、例えば、SOI基板の領域AR1にLDMOSFETを形成し、SOI基板の領域AR2に制御用nチャネル型MOSFETを形成することができる。また、SOI基板の領域AR3に制御用pチャネル型MOSFETを形成し、SOI基板の領域AR4に抵抗素子RPを形成することができる。さらに、SOI基板の領域AR5に容量素子MOS容量を形成することができる。次に、配線工程について図面を参照しながら説明する。図33に示すように、SOI基板の主面上に窒化シリコン膜SNを形成し、この窒化シリコン膜SN上に層間絶縁膜IL1を形成する。この層間絶縁膜IL1は、例えば、酸化シリコン膜から形成される。その後、層間絶縁膜IL1の表面を、例えばCMPChemicalMechanicalPolishing法を使用して平坦化する。続いて、図34に示すように、フォトリソグラフィ技術およびエッチング技術を使用して、層間絶縁膜IL1にコンタクトホールCNTを形成する。例えば、図34では、LDMOSFETのソース領域とドレイン領域、制御用nチャネル型MOSFETのソース領域とドレイン領域、制御用pチャネル型MOSFETのソース領域とドレイン領域、抵抗素子RPの引出部、および、容量素子の電極EL1に接続するコンタクトホールCNTが図示されている。なお、図34では、図示されていないが、ゲート電極G1~G3にもコンタクトホールCNTが接続される。次に、図35に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、領域AR1に形成されているLDMOSFETの横側に貫通電極用ビアVAを形成する。この貫通電極用ビアVAは、層間絶縁膜IL1、窒化シリコン膜SN、素子分離領域STI、シリコン層SI、および、埋め込み絶縁層BOXを貫通して、支持基板1HSに達するように形成される。その後、図36に示すように、コンタクトホールCNTの底面および内壁と貫通電極用ビアVAの底面および内壁とを含む層間絶縁膜IL1上に、チタン/窒化チタン膜チタン膜とこのチタン膜上に形成された窒化チタン膜を形成する。チタン/窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン/窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。そして、コンタクトホールCNTおよび貫通電極用ビアVAを埋め込むように、SOI基板の主面の全面にタングステン膜を形成する。このタングステン膜は、例えばCVD法を使用して形成することができる。そして、層間絶縁膜IL1上に形成された不要なチタン/窒化チタン膜およびタングステン膜を例えばCMP法で除去することにより、プラグPLGおよび貫通電極TSVを形成することができる。続いて、図37に示すように、プラグPLGおよび貫通電極TSVを形成した層間絶縁膜IL1上に、例えば、アルミニウム膜からなる金属膜MF1を形成し、この金属膜MF1上に窒化シリコン膜SN2を形成する。さらに、この窒化シリコン膜SN2上に窒化チタン膜TNを形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、窒化チタン膜TNをパターニングする。このパターニングされた窒化チタン膜TNは、MIMMetalInsulatorMetal容量の上部電極電極EL3となり、この窒化チタン膜TNの寸法形状によってMIM容量の容量値が決定される。次に、図38に示すように、窒化シリコン膜SN2を除去した後、フォトリソグラフィ技術およびエッチング技術を使用することにより、露出した金属膜MF1をパターニングする。これにより、層間絶縁膜IL1上に複数の第1層配線L1を形成することができる。これらの複数の第1層配線L1のうちの一部の第1層配線L1によって、LDMOSFETのソース領域と貫通電極TSVが電気的に接続される。具体的には、図38に示すように、領域AR1において、LDMOSFETのソース領域n型不純物拡散領域NDF1は、プラグPLG→第1層配線L1→貫通電極TSVの経路で貫通電極TSVと電気的に接続される。また、領域AR5においては、第1層配線L1と同層で電極EL2が形成される。これにより、領域AR5では、電極EL2と電極EL3と、これらの電極EL2と電極EL3で挟まれた窒化シリコン膜よりなる容量絶縁膜CILによって、MIM容量が形成される。続いて、図39に示すように、第1層配線L1およびMIM容量を形成した層間絶縁膜IL1上に、例えば、酸化シリコン膜からなる層間絶縁膜IL2を形成する。その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜IL2を貫通して、例えば、第1層配線L1に達するビアVA2を形成する。そして、図40に示すように、ビアVA2を埋め込むように、SOI基板の主面の全面にタングステン膜を形成する。このタングステン膜は、例えばCVD法を使用して形成することができる。そして、層間絶縁膜IL2上に形成された不要なチタン/窒化チタン膜およびタングステン膜を例えばCMP法で除去することにより、プラグPLG2を形成することができる。その後、プラグPLG2を形成した層間絶縁膜IL2上に、例えば、アルミニウム膜からなる金属膜を形成した後、フォトリソグラフィ技術およびエッチング技術を使用することにより、金属膜をパターニングする。これにより、層間絶縁膜IL2上に複数の第2層配線L2およびインダクタCOLを形成することができる。例えば、図40では、領域AR1~AR5に第2層配線L2が形成され、領域AR6にインダクタCOLが形成されている。次に、図41に示すように、第2層配線L2を形成した層間絶縁膜IL2上に、例えば、酸化シリコン膜からなる層間絶縁膜IL3を形成し、この層間絶縁膜IL3上に、例えば、窒化シリコン膜からなる表面保護膜パッシベーション膜PASを形成する。層間絶縁膜IL3を構成する酸化シリコン膜や、表面保護膜PASを構成する窒化シリコン膜は、例えば、CVD法を使用することにより形成することができる。その後、図42に示すように、支持基板1HSの裏面を研削する。具体的には、支持基板1HSの裏面から貫通電極TSVの底部が露出するまで裏面研削を実施する。そして、支持基板1HSの裏面に貫通電極TSVが露出した状態で、支持基板1HSの裏面に裏面電極BEを形成する。この裏面電極BEは、例えば、金膜から形成されており、例えば、蒸着法を使用することにより形成することができる。このようにして、本実施の形態1における半導体装置を製造することができる。以上のように、本実施の形態1におけるLDMOSFETでは、SOI基板を使用することによる寄生容量の低減第1特徴点と、支持基板1HSの高抵抗化第2特徴点とを採用することにより、ドレイン領域から支持基板1HSへの高周波信号の漏洩を充分に抑制することができる。さらに、本実施の形態1では、n型不純物拡散領域NDF1ソース領域と電気的に接続される第1層配線L1と支持基板1HSの裏面に形成されている裏面電極BEとを接続する貫通電極TSVを設ける構成第3特徴点により、寄生インダクタンスおよびソース接続抵抗の低減、すなわち、ソースインピーダンスの低減を図ることができる。したがって、本実施の形態1におけるLDMOSFETによれば、従来技術ではトレードオフの関係にあった高周波信号の漏洩の抑制とソースインピーダンスの低減の両立を実現することができる。この結果、本実施の形態1によれば、高周波信号の漏洩の抑制による電力利得の向上と、ソースインピーダンスの低減による電力利得の向上を同時に実現できるため、従来技術に比べて高い電力利得を得ることができる。実施の形態2前記実施の形態1では、シリコン層に形成されるウェルの抵抗率よりも抵抗率が高い支持基板1HSを含むSOI基板を使用して、このSOI基板のウェル上にLDMOSFETを形成し、かつ、LDMOSFETのソース領域と支持基板1HSの裏面に形成される裏面電極BEとを電気的に接続するための貫通電極TSVを設ける例について説明した。本実施の形態2では、ウェルの抵抗率よりも抵抗率が低い支持基板を含むSOI基板を使用し、かつ、SOI基板の埋め込み絶縁層を貫通して支持基板に達するが、支持基板を貫通しない埋め込み電極を設ける例について説明する。<実施の形態2におけるLDMOSFETのデバイス構造>本実施の形態2におけるLDMOSFETのデバイス構造は、図7に示す前記実施の形態1におけるLDMOSFETのデバイス構造とほぼ同様の構成をしているため、相違点を中心に説明する。図43は、本実施の形態2におけるLDMOSFETのデバイス構造を示す断面図である。図43において、本実施の形態2の特徴は、SOI基板を構成する支持基板1LSの抵抗率が低抵抗~mΩcmとなっている点と、埋め込み絶縁層BOXを貫通して支持基板1LSに達し、かつ、裏面電極BEとは電気的に接続されない埋め込み電極BREが設けられている点である。具体的に、本実施の形態2において、支持基板1LSの抵抗率は、LDMOSFETが形成されているp型ウェルPWの抵抗率よりも低抵抗率となっている。なお、支持基板1LSは、抵抗率が~mΩcmmΩのオーダの様々な種類の基板を使用することができるが、例えば、導電型不純物を導入した半導体基板から支持基板1LSを構成する場合、支持基板1LSの不純物濃度は、p型ウェルPWの不純物濃度よりも高くなるように形成される。まず、図44は、本実施の形態2において、ドレイン領域と支持基板1LSとの間の電気的な等価回路を示す図であり、ドレイン領域と支持基板1LSの間には、接合容量Cjsと、SOI容量CSOIと、抵抗RLSが直列接続されることになる。図43に示す本実施の形態2におけるLDMOSFETにおいて、図44に示すように、ドレイン領域と支持基板1LSの間に形成される寄生容量は、直列接続された接合容量Cjsと充分に小さなSOI容量CSOIの合成容量となるため、寄生容量の容量値をさらに小さくすることができる。つまり、本実施の形態2におけるLDMOSFETにおいても、前記実施の形態1におけるLDMOSFETと同様に、寄生容量の容量値を充分に小さくすることができることから、高周波信号の漏洩を抑制することができる。このように本実施の形態2においても、前記実施の形態1と同様に、SOI基板にLDMOSFETを形成することにより、ドレイン領域と支持基板1LSの間に形成される寄生容量を充分に小さくすることができる。これにより、ドレイン領域から支持基板1LSへ高周波信号が漏洩することを抑制することができ、この結果、LDMOSFETでの電力利得を向上させることができる。ここで、前記実施の形態1では、支持基板1HSの抵抗率を高くしている。つまり、前記実施の形態1では、支持基板1HSの抵抗RHSの抵抗値を大きくしている。これにより、前記実施の形態1によれば、抵抗RHSで高周波信号を減衰させることができるため、支持基板1HSへの高周波信号の漏洩を、さらに抑制することができる。これに対し、本実施の形態2では、支持基板1LSの抵抗率を低くしている。すなわち、本実施の形態2では、支持基板1LSの抵抗RLSの抵抗値が小さくなっている。したがって、本実施の形態2によれば、支持基板1LSの抵抗RLSによる高周波信号の減衰効果は弱まることになる。つまり、高周波信号の漏洩を効率良く減衰させるためには、前記実施の形態1にように、支持基板の抵抗値が大きい方が望ましいことになる。それにもかかわらず、本実施の形態2において、支持基板1LSの抵抗値を小さくしているのは、以下に示す理由による。図43に示すように、本実施の形態2では、前記実施の形態1のようにSOI基板を貫通して裏面電極BEと直接接続される貫通電極TSVではなく、埋め込み絶縁層BOXを貫通して支持基板1LSに達するが、裏面電極BEとは電気的に接続されない埋め込み電極BREを設けている。これは、貫通電極TSVを形成する場合、貫通電極TSVの深さが深くなるため、加工の技術的難易度が高くなるからである。これに対し、埋め込み電極BREの場合、貫通電極TSVよりも深さを浅くすることができるため、加工の技術的難易度が低くなる。つまり、本実施の形態2で、貫通電極TSVの代わりに埋め込み電極BREを使用しているのは、加工の容易性を考慮しているからである。ところが、加工の容易性を考慮して埋め込み電極BREを使用する場合に、支持基板1LSとして高抵抗基板を使用することにすると、埋め込み電極BREと裏面電極BEが直接接触していないため、LDMOSFETのソース領域は、プラグPLG→第1層配線L1→埋め込み電極BRE→高抵抗基板支持基板1LSを介して裏面電極BEと電気的に接続されることになる。つまり、LDMOSFETのソース領域と裏面電極BEとを接続する際のソース接続抵抗が大きくなってしまう。言い換えれば、ソースインピーダンスが大きくなってしまう。この場合、前記実施の形態1で説明したように、電力利得がソースインピーダンスに反比例することから、加工の容易性を考慮して埋め込み電極BREを使用する場合に、支持基板1LSとして高抵抗基板を使用すると、電力利得の低下を招くことになるのである。そこで、本実施の形態2のように、加工の容易性から埋め込み電極BREを使用する場合には、ソース接続抵抗ソースインピーダンスを低減する観点から、支持基板1LSを抵抗値の低い低抵抗基板から構成しているのである。以上のように、前記実施の形態1では、貫通電極TSVの加工困難性はあるものの、SOI基板を使用することによる寄生容量の低減と、支持基板1HSの高抵抗化とを採用することにより、ドレイン領域から支持基板1HSへの高周波信号の漏洩を効果的に抑制し、かつ、貫通電極TSVを採用することによるソースインピーダンスの低減を効果的に実現する技術的思想ということができる。これに対し、本実施の形態2では、埋め込み電極BREを採用することによる加工容易性の向上を図ることができるとともに、支持基板1LSの低抵抗化による高周波信号の漏洩は増加するものの、SOI基板を使用することによる寄生容量の低減により、高周波信号の漏洩を充分に抑制でき、かつ、ソースインピーダンスの低減を効果的に実現する技術的思想ということができる。<実施の形態2における半導体装置の製造方法>本実施の形態2における半導体装置は、上記のように構成されており、以下に、その製造方法について図面を参照しながら説明する。なお、本実施の形態2における半導体装置の製造方法は、前記実施の形態1における半導体装置の製造方法とほぼ同様の構成をしているため、主に相違点を中心に説明する。まず、図12~図34までは、前記実施の形態1と同様である。ここで、本実施の形態2で使用する支持基板1LSは、抵抗率が~mΩcmmΩのオーダ以下の様々な種類の基板を使用することができるが、例えば、導電型不純物を導入した半導体基板から構成することができる。続いて、図45に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、領域AR1に形成されているLDMOSFETの横側に埋め込み電極用ビアVA3を形成する。この埋め込み電極用ビアVA3は、層間絶縁膜IL1、窒化シリコン膜SN、素子分離領域STI、シリコン層SI、および、埋め込み絶縁層BOXを貫通して、支持基板1LSに達するように形成される。ここで、本実施の形態2で形成される埋め込み電極用ビアVA3の深さは、前記実施の形態1で形成される貫通電極用ビアVA図35参照の深さよりも浅くなっている。このため、本実施の形態2で形成される埋め込み電極用ビアVA3の加工性は、前記実施の形態1で形成される貫通電極用ビアVAの加工性よりも容易となる利点が得られる。次に、図46に示すように、コンタクトホールCNTの底面および内壁と、埋め込み電極用ビアVA3の底面および内壁とを含む層間絶縁膜IL1上に、チタン/窒化チタン膜チタン膜とこのチタン膜上に形成された窒化チタン膜を形成する。チタン/窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン/窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。そして、コンタクトホールCNTおよび埋め込み電極用ビアVA3を埋め込むように、SOI基板の主面の全面にタングステン膜を形成する。このタングステン膜は、例えばCVD法を使用して形成することができる。そして、層間絶縁膜IL1上に形成された不要なチタン/窒化チタン膜およびタングステン膜を例えばCMP法で除去することにより、プラグPLGおよび埋め込み電極BREを形成することができる。その後は、図37~図41までは、前記実施の形態1と同様である。そして、埋め込み電極BREの底面が支持基板1LSの裏面から露出しない状態で、支持基板1LSの裏面に、例えば、金膜からなる裏面電極BEを形成する。このようにして、本実施の形態2における半導体装置を製造することができる。実施の形態3本実施の形態3では、ウェルの抵抗率よりも抵抗率が高い支持基板を含むSOI基板を使用し、かつ、SOI基板の埋め込み絶縁層を貫通して支持基板に達するが、支持基板を貫通しない埋め込み電極を設けるとともに、半導体チップの表面にバンプ電極を設ける例について説明する。<実施の形態3におけるLDMOSFETのデバイス構造>本実施の形態3におけるLDMOSFETのデバイス構造は、図7に示す前記実施の形態1におけるLDMOSFETのデバイス構造とほぼ同様の構成をしているため、相違点を中心に説明する。図47は、本実施の形態3におけるLDMOSFETのデバイス構造を示す断面図である。図47において、本実施の形態3の特徴は、SOI基板を構成する支持基板1HSの抵抗率が高抵抗500Ωcm以上となっている点と、埋め込み絶縁層BOXを貫通して支持基板1HSに達し、かつ、支持基板1HSの裏面に達しない埋め込み電極BREが設けられている点と、半導体チップの表面にバンプ電極が設けられている点である。具体的に、本実施の形態3において、支持基板1HSの抵抗率は、LDMOSFETが形成されているp型ウェルの抵抗率よりも高抵抗率となっている。なお、支持基板1HSは、抵抗率が500Ωcm以上の様々な種類の基板を使用することができるが、例えば、導電型不純物を導入した半導体基板から支持基板1HSを構成する場合、支持基板1HSの不純物濃度は、p型ウェルPWの不純物濃度よりも低くなるように形成される。まず、図48は、本実施の形態3において、ドレイン領域と支持基板1HSとの間の電気的な等価回路を示す図であり、ドレイン領域と支持基板1HSの間には、接合容量Cjsと、SOI容量CSOIと、抵抗RHSが直列接続されることになる。図47に示す本実施の形態3におけるLDMOSFETにおいて、図48に示すように、ドレイン領域と支持基板1HSの間に形成される寄生容量は、直列接続された接合容量Cjsと充分に小さなSOI容量CSOIの合成容量となるため、寄生容量の容量値をさらに小さくすることができる。つまり、本実施の形態3におけるLDMOSFETにおいても、前記実施の形態1におけるLDMOSFETと同様に、寄生容量の容量値を充分に小さくすることができることから、高周波信号の漏洩を抑制することができる。このように本実施の形態3においても、前記実施の形態1と同様に、SOI基板にLDMOSFETを形成することにより、ドレイン領域と支持基板1HSの間に形成される寄生容量を充分に小さくすることができる。これにより、ドレイン領域から支持基板1HSへ高周波信号が漏洩することを抑制することができ、この結果、LDMOSFETでの電力利得を向上させることができる。さらに、本実施の形態3では、支持基板1HSの抵抗率を高くしている。つまり、図48に示す抵抗RHSの抵抗値を大きくしていることに本実施の形態3における特徴がある。これにより、抵抗RHSで高周波信号を減衰させることができるため、支持基板1HSへの高周波信号の漏洩を抑制することができるのである。つまり、高周波信号においても、抵抗値の大きな抵抗を通過する場合のほうが、抵抗値の小さな抵抗を通過する場合よりも充分に減衰させることができるので、本実施の形態3のように、支持基板1HSの抵抗率を充分に大きくすることにより、高周波信号の漏洩を抑制することができる。具体的に、本実施の形態3では、支持基板1HSの抵抗率は、p型ウェルPWの抵抗率よりも高くなっている。例えば、p型ウェルPWの抵抗率は、10Ωcm~20Ωcmであるのに対し、支持基板1HSの抵抗率は、500Ωcm以上となっている。このように、本実施の形態3におけるLDMOSFETにおいても、SOI基板を使用することによる寄生容量の低減と、支持基板1HSの高抵抗化とを採用することにより、ドレイン領域から支持基板1HSへの高周波信号の漏洩を充分に抑制することができる。一方、本実施の形態3では、図47に示すように、SOI基板を貫通して裏面電極BEと直接接続される貫通電極TSVではなく、埋め込み絶縁層BOXを貫通して支持基板1HSに達するが、支持基板1HSを貫通しない埋め込み電極BREを設けている。これは、貫通電極TSVを形成する場合、貫通電極TSVの深さが深くなるため、加工の技術的難易度が高くなるからである。これに対し、埋め込み電極BREの場合、貫通電極TSVよりも深さを浅くすることができるため、加工の技術的難易度が低くなる。つまり、本実施の形態3で、貫通電極TSVの代わりに埋め込み電極BREを使用しているのは、加工の容易性を考慮しているからである。ところが、加工の容易性を考慮して埋め込み電極BREを使用する場合に、支持基板1HSとして高抵抗基板を使用することにすると、例えば、支持基板1HSの裏面に裏面電極を形成して、この裏面電極からLDMOSFETのソース領域に基準電位を供給する構成を取ると、高抵抗な支持基板1HSによってソース接続抵抗が大きくなってしまう。言い換えれば、ソースインピーダンスが大きくなってしまう。この場合、前記実施の形態1で説明したように、電力利得がソースインピーダンスに反比例することから、加工の容易性を考慮して埋め込み電極BREを使用する場合に、支持基板1LSとして高抵抗基板を使用すると、電力利得の低下を招くことになるのである。そこで、本実施の形態3では、ドレイン領域から支持基板1HSへの高周波信号の漏洩を充分に抑制するため、支持基板1HSの高抵抗化を採用するとともに、加工容易性を考慮して貫通電極ではなく埋め込み電極を採用することを前提とする。そして、支持基板1HSの裏面からLDMOSFETのソース領域へ基準電位を供給する構成を取るのではなく、半導体チップの表面にバンプ電極を形成し、このバンプ電極からLDMOSFETのソース領域へ基準電位を供給する構成を採用している。図47に示すように、第1層配線L1が形成された層間絶縁膜IL1上に層間絶縁膜IL2が形成されており、この層間絶縁膜IL2を貫通して第1層配線L1に達するプラグPLG2が形成されている。そして、層間絶縁膜IL2上には、プラグPLG2と電気的に接続される第2層配線L2が形成されている。さらに、本実施の形態3では、第2層配線L2を形成した層間絶縁膜IL2を覆うように表面保護膜PASが形成されており、この表面保護膜PASに開口部が形成され、第2層配線L2の一部パッドが露出している。そして、この露出した第2層配線L2の一部パッド上に半球形状のバンプ電極BMPが形成されている。このバンプ電極BMPは、例えば、半田や金から形成される。このように構成されている本実施の形態3における半導体装置では、LDMOSFETのソース領域は、プラグPLG→第1層配線L1→プラグPLG2→第2層配線L2パッドを介してバンプ電極BMPと電気的に接続されることになる。ここで、図47に示すLDMOSFET、配線およびバンプ電極BMPを形成した半導体チップは、バンプ電極BMPによって配線基板と接続される。この場合、n型不純物拡散領域NDF1ソース領域に基準電位を供給するために、n型不純物拡散領域NDF1ソース領域を半導体チップの表面に形成されるパッドと多層配線を介して接続し、半導体チップが搭載される配線基板とパッドとをワイヤ金線で接続する必要がなくなる。すなわち、ワイヤを使用してn型不純物拡散領域NDF1ソース領域に基準電位GND電位を供給する場合、ワイヤによる寄生インダクタンスが生じ、LDMOSFETにおける電力利得が低下してしまうことになる。これに対し、本実施の形態3におけるLDMOSFETでは、バンプ電極BMPによって、n型不純物拡散領域NDF1ソース領域と配線基板とを電気的に接続することにより、バンプ電極BMPからn型不純物拡散領域NDF1ソース領域に基準電位を供給する構成を取っている。この結果、n型不純物拡散領域NDF1ソース領域に基準電位を供給するために、寄生インダクタンスが大きくなるワイヤを使用する必要がなくなるので、本実施の形態3におけるLDMOSFETによれば、ソースインピーダンスを小さくすることができる。このことから、本実施の形態3におけるLDMOSFETによれば、電力利得の低下を抑制することができるのである。このように、本実施の形態3では、ドレイン領域から支持基板1HSへの高周波信号の漏洩を充分に抑制するため、支持基板1HSの高抵抗化を採用するとともに、加工容易性を考慮して貫通電極ではなく埋め込み電極を採用している。これにより、電力利得の向上と加工容易性を両立させることができる。一方、この構造で、支持基板1HSの裏面からLDMOSFETのソース領域へ基準電位を供給する構成を取ると、ソース接続抵抗ソースインピーダンスが大きくなって、電力利得が低下してしまうが、本実施の形態3では、半導体チップの表面にバンプ電極BMPを形成し、このバンプ電極BMPからLDMOSFETのソース領域へ基準電位を供給する構成を採用しているので、ソースインピーダンスの増加を抑制することができ、この観点からも電力利得の向上を図ることができる。ここで、疑問となるのが、そもそも、バンプ電極BMPを使用して配線基板と半導体チップを接続する場合には、埋め込み電極BREが不要であるように考えられる点である。確かに、本実施の形態3では、LDMOSFETのソース領域に基準電位を供給する観点からは、埋め込み電極BREは不要であるように考えられるが、埋め込み電極BREには、別の機能があるのである。例えば、LDMOSFETからは熱が発生するが、本実施の形態3によれば、LDMOSFETのソース領域と埋め込み電極BREが接続されており、かつ、埋め込み電極BRE自体は、熱伝導率の良好な金属から構成されているので、LDMOSFETで発生した熱を、埋め込み電極BREを介して効率良く放散させることができるのである。すなわち、本実施の形態3において、埋め込み電極BREは、主に、LDMOSFETで発生した熱の放熱効率を向上させる機能を有しているのである。以上のように、本実施の形態3における半導体装置によれば、ドレイン領域から支持基板1HSへの高周波信号の漏洩を充分に抑制するため、支持基板1HSの高抵抗化を採用するとともに、加工容易性を考慮して貫通電極ではなく埋め込み電極BREを採用している。これにより、電力利得の向上と加工容易性を両立させることができるとともに、放熱効率の向上も図ることができる。一方、本実施の形態3では、半導体チップの表面にバンプ電極BMPを形成し、このバンプ電極BMPからLDMOSFETのソース領域へ基準電位を供給する構成を採用しているので、ソースインピーダンスの増加を抑制することができ、この観点からも電力利得の向上を図ることができる。特に、本実施の形態3では、半導体チップと配線基板との接続にワイヤを使用せずに、バンプ電極BMPを使用しているので、配線基板にワイヤ接続領域を確保する必要がなくなる。この結果、本実施の形態3によれば、半導体装置の小型化も実現することができる。<実施の形態3における半導体装置の製造方法>本実施の形態3における半導体装置は、上記のように構成されており、以下に、その製造方法について図面を参照しながら説明する。なお、本実施の形態3における半導体装置の製造方法は、前記実施の形態2における半導体装置の製造方法とほぼ同様の構成をしているため、主に相違点を中心に説明する。図49に示すように、第2層配線L2を形成した後、この第2層配線L2を形成した層間絶縁膜IL2上に、例えば、窒化シリコン膜からなる表面保護膜PASを形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、表面保護膜PASに開口部を形成する。この開口部の底部に第2層配線L2の一部パッドが露出する。続いて、図50に示すように、例えば、半田印刷法を使用することにより、表面保護膜PASに形成された開口部にバンプ電極BMPを形成する。その後、熱処理リフローを施すことにより、半球形状のバンプ電極BMPを形成する。このようにして、本実施の形態3における半導体装置を製造することができる。実施の形態4前記実施の形態1~3では、アンプ用電界効果トランジスタとして、LDMOSFETを使用する例について説明したが、本実施の形態4では、アンプ用電界効果トランジスタとして、MOSFETを使用する例について説明する。なお、アンプ用電界効果トランジスタとして使用されるMOSFETを本明細書では、RF-MOSFETと呼ぶことにする。<実施の形態4におけるRF-MOSFETのデバイス構造>図51は、本実施の形態4におけるRF-MOSFETのデバイス構造を示す断面図である。図51において、本実施の形態4におけるRF-MOSFETは、まず、SOI基板上に形成されている。具体的に、SOI基板は、支持基板1HSと、この支持基板1HS上に形成された埋め込み絶縁層BOXと、この埋め込み絶縁層BOX上に形成されたシリコン層SOI層SIから形成されている。このシリコン層SIには、素子分離領域STIが形成されている。そして、この素子分離領域STIで区画された活性領域にp型ウェルボディ領域PWが形成されており、このp型ウェルPW上にRF-MOSFETが形成されている。本実施の形態4におけるRF-MOSFETは、まず、SOI基板上にゲート絶縁膜GOXを有し、このゲート絶縁膜GOX上にゲート電極G1を有している。ゲート絶縁膜GOXは、例えば、酸化シリコン膜から形成されるが、酸化シリコン膜よりも誘電率の高い高誘電率膜から形成してもよい。例えば、ゲート絶縁膜GOXは、酸化ハフニウムに酸化ランタンを導入したハフニウム系絶縁膜から構成してもよい。ゲート電極G1は、ゲート絶縁膜GOX上に直接接触するように形成されたポリシリコン膜と、このポリシリコン膜の表面に形成されたシリサイド膜から形成されている。本実施の形態4では、ポリシリコン膜の表面に、ゲート電極G1の低抵抗化を図るため、シリサイド膜を形成している。このシリサイド膜は、例えば、ニッケルプラチナシリサイド膜、ニッケルシリサイド膜、チタンシリサイド膜、コバルトシリサイド膜、あるいは、プラチナシリサイド膜などから形成することができる。続いて、ゲート電極G1の両側の側壁には、例えば、サイドウォールSWが形成されており、このサイドウォールSWは、例えば、酸化シリコン膜から形成されている。ただし、サイドウォールSWの構成は、これに限らず、酸化シリコン膜の単層膜や窒化シリコン膜の単層膜、あるいは、酸化シリコン膜と窒化シリコン膜の積層膜から形成してもよい。p型ウェルPWには、ゲート電極G1に整合するように、一対のn-型不純物拡散領域LNLDが形成されている。すなわち、p型ウェルPW内に離間して、一対のn-型不純物拡散領域LNLDが形成され、この一対のn-型不純物拡散領域LNLDで挟まれた領域がチャネル形成領域となる。そして、このチャネル形成領域上にゲート絶縁膜GOXが形成されていることになる。続いて、n-型不純物拡散領域LNLDの外側領域ゲート電極G1から離れる側にn型不純物拡散領域NDF1が形成されており、このn型不純物拡散領域NDF1の表面にシリサイド膜が形成されている。このとき、n型不純物拡散領域NDF1の不純物濃度は、n-型不純物拡散領域LNLDの不純物濃度よりも大きくなっており、左側のn-型不純物拡散領域LNLDとn型不純物拡散領域NDF1によってソース領域が形成される。そして、このソース領域の低抵抗化を図るため、n型不純物拡散領域NDF1の表面にシリサイド膜が形成されている。同様に、右側のn-型不純物拡散領域LNLDとn型不純物拡散領域NDF1によってドレイン領域が形成される。そして、このドレイン領域の低抵抗化を図るため、n型不純物拡散領域NDF1の表面にシリサイド膜が形成されている。これらのシリサイド膜も、例えば、ニッケルプラチナシリサイド膜、ニッケルシリサイド膜、チタンシリサイド膜、コバルトシリサイド膜、あるいは、プラチナシリサイド膜などから形成することができる。このように構成された本実施の形態4におけるRF-MOSFET上には、窒化シリコン膜SNおよび酸化シリコン膜の積層膜からなる層間絶縁膜IL1が形成されており、この層間絶縁膜IL1を貫通するコンタクトホールが形成されている。このコンタクトホールには、例えばバリア膜とタングステン膜からなるプラグPLGが埋め込まれている。プラグPLGを形成した層間絶縁膜IL1上には、例えばアルミニウム膜からなる第1層配線L1が形成され、この第1層配線L1を覆うように酸化シリコン膜からなる層間絶縁膜IL2が形成されている。この層間絶縁膜IL2には、第1層配線L1へ貫通する接続孔が形成されており、この接続孔にプラグPLG2が埋め込まれている。そして、プラグPLG2を形成した層間絶縁膜IL2上には、第2層配線L2が形成されている。この第2層配線L2より上層には、必要に応じて他の配線層や層間絶縁膜が形成されるが、図51では省略する。さらに、本実施の形態4におけるRF-MOSFETでは、図51に示すように、n型不純物拡散領域NDF1ソース領域が支持基板1HSの裏面に形成されている裏面電極BEと電気的に接続されている。つまり、本実施の形態4では、n型不純物拡散領域NDF1ソース領域と電気的に接続される第1層配線L1と支持基板1HSの裏面とを接続する貫通電極TSVが設けられており、この貫通電極TSVは、層間絶縁膜IL1およびSOI基板を貫通するように構成されている。この貫通電極TSVによって、n型不純物拡散領域NDF1ソース領域は、プラグPLG→第1層配線L1→貫通電極TSVを介して支持基板1HSの裏面に形成されている裏面電極BEと電気的に接続されている。これにより、本実施の形態4におけるRF-MOSFETにおいては、支持基板1HSの裏面に形成されている裏面電極BEから基準電位GND電位をn型不純物拡散領域NDF1ソース領域に供給することができるように構成されている。<本実施の形態4におけるRF-MOSFETの特徴>本実施の形態4におけるRF-MOSFETの特徴について説明する。まず、図51に示すように、本実施の形態4におけるRF-MOSFETの特徴点は、SOI基板上にRF-MOSFETを形成している点にある。これにより、本実施の形態4におけるRF-MOSFETによれば、高周波信号の漏洩を抑制することができる。まず、図52は、本実施の形態4において、ドレイン領域と支持基板1HSとの間の電気的な等価回路を示す図であり、ドレイン領域と支持基板1HSの間には、接合容量Cjsと、SOI容量CSOIと、抵抗RHSが直列接続されることになる。このとき、本実施の形態4におけるRF-MOSFETでは、接合容量Cjsが充分に小さくなる。なぜなら、SOI基板上に形成されている本実施の形態4におけるRF-MOSFETが完全空乏型MOSFETとなっているからである。ここで、完全空乏型MOSFETとは、オン動作時にp型ウェルPWボディ領域全体が空乏化されるMOSFETとして定義される。本実施の形態4では、SOI基板上にRF-MOSFETを形成しているが、SOI基板において、埋め込み絶縁層BOXの厚さに比べて、シリコン層SIの厚さが充分に薄くなっている。この結果、まず、シリコン層SIに形成された素子分離領域STIが埋め込み絶縁層BOXにまで達して、RF-MOSFETが形成される活性領域が素子分離領域STIと埋め込み絶縁層BOXによって完全に分離される。そして、シリコン層SIにp型ウェルPWが形成され、このp型ウェルPW上にRF-MOSFETが形成されているが、シリコン層SIの厚さが充分に薄いため、本実施の形態4におけるRF-MOSFETは完全空乏型MOSFETとなる。ここで、完全空乏型MOSFETでは、p型ウェルPW全体が空乏化するため、ドレイン領域とp型ウェルPWの間に形成される接合容量が充分に小さくなるのである。さらに、図51に示す本実施の形態4におけるRF-MOSFETにおいて、図52に示すように、ドレイン領域と支持基板1HSの間に形成される寄生容量は、直列接続された接合容量Cjsと充分に小さなSOI容量CSOIの合成容量となるため、寄生容量の容量値をさらに小さくすることができるのである。つまり、本実施の形態4におけるRF-MOSFETにおいては、完全空乏化により接合容量Cjs自体が小さくなるとともに、寄生容量が、直列接続された接合容量Cjsと充分に小さなSOI容量CSOIの合成容量となり、寄生容量の容量値をさらに小さくすることができる。このことから、本実施の形態4におけるRF-MOSFETによれば、高周波信号の漏洩を充分に抑制することができるのである。このように本実施の形態4においては、完全空乏化により接合容量Cjs自体が小さくなることと、寄生容量が、直列接続された接合容量Cjsと充分に小さなSOI容量CSOIの合成容量となることとの相乗効果によって、ドレイン領域から支持基板1HSへ高周波信号が漏洩することを抑制することができ、この結果、RF-MOSFETでの電力利得を向上させることができる。さらに、本実施の形態4における特徴点は、支持基板1HSの抵抗率を高くしている点にある。これにより、抵抗RHSで高周波信号を減衰させることができるため、支持基板1HSへの高周波信号の漏洩を抑制することができるのである。つまり、高周波信号においても、抵抗値の大きな抵抗を通過する場合のほうが、抵抗値の小さな抵抗を通過する場合よりも充分に減衰させることができるので、本実施の形態4のように、支持基板1HSの抵抗率を充分に大きくすることにより、高周波信号の漏洩を抑制することができる。具体的に、本実施の形態4では、支持基板1HSの抵抗率は、p型ウェルPWの抵抗率よりも高くなっている。例えば、導電型不純物を導入した半導体基板から支持基板1HSを構成する場合、支持基板1HSの不純物濃度は、p型ウェルPWの不純物濃度よりも低くなるように形成される。以上のように、本実施の形態4におけるRF-MOSFETによれば、SOI基板を使用することによる寄生容量の低減と、支持基板1HSの高抵抗化による相乗効果により、ドレイン領域から支持基板1HSへの高周波信号の漏洩を充分に抑制することができる。このことから、本実施の形態4によるRF-MOSFETによれば、電力利得の向上を図ることができる。また、本実施の形態4では、n型不純物拡散領域NDF1ソース領域と電気的に接続される第1層配線L1と支持基板1HSの裏面に形成されている裏面電極BEとを接続する貫通電極TSVを設ける構成を取っているので、寄生インダクタンスおよびソース接続抵抗の低減、すなわち、ソースインピーダンスの低減を図ることができる。したがって、本実施の形態4におけるRF-MOSFETによれば、従来技術ではトレードオフの関係にあった高周波信号の漏洩の抑制とソースインピーダンスの低減の両立を実現することができる。この結果、本実施の形態4によれば、高周波信号の漏洩の抑制による電力利得の向上と、ソースインピーダンスの低減による電力利得の向上を同時に実現できるため、従来技術に比べて高い電力利得を得ることができる。<本実施の形態4における半導体装置の製造方法>本実施の形態4における半導体装置は上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。図面において、領域AR1~領域AR6を図示しながら説明する。具体的に、領域AR1は、RF-MOSFET形成領域を示しており、領域AR2は、制御用nチャネル型MOSFET形成領域を示し、領域AR3は、制御用pチャネル型MOSFET形成領域を示している。また、領域AR4は、抵抗素子形成領域を示しており、領域AR5は、容量素子形成領域を示し、領域AR6は、インダクタ素子形成領域を示している。まず、図53に示すように、SOI基板を用意する。このSOI基板は、支持基板1HSと、この支持基板1HS上に形成された埋め込み絶縁層BOXと、この埋め込み絶縁層BOX上に形成されたシリコン層SIから形成されている。このとき、支持基板1HSの厚さは、例えば、50μm以上125μm以下であり、埋め込み絶縁層BOXの厚さは、約400nm程度となっている。また、シリコン層SIの厚さは、埋め込み絶縁層BOXの厚さよりも薄くなっている。このことから、本実施の形態4で使用されるSOI基板においては、支持基板1HSの厚さ>埋め込み絶縁層BOXの厚さ>シリコン層SIの厚さの関係が成立している。このSOI基板において、支持基板1HSは、抵抗率が500Ωcm以上の様々な種類の基板を使用することができるが、例えば、導電型不純物を導入した半導体基板から構成することができる。また、埋め込み絶縁層BOXは、例えば、酸化シリコン層から形成することができ、シリコン層は、例えば、単結晶シリコン層から形成される。続いて、図54に示すように、SOI基板のシリコン層に素子分離領域STIを形成する。このとき、本実施の形態4では、素子分離領域STIが埋め込み絶縁層BOXに達するように形成される。これにより、完全分離型の素子分離領域STIを形成することができる。その後、フォトリソグラフィ技術およびイオン注入法を使用することにより、領域AR1にp型ウェルPWを形成し、領域AR2にp型ウェルVLNを形成し、領域AR3にn型ウェルHNW1を形成し、領域AR5にn型ウェルHNW2を形成する。そして、SOI基板上に、例えば、酸化シリコン膜からなるゲート絶縁膜GOXを形成した後、ゲート絶縁膜GOX上にポリシリコン膜、キャップ絶縁膜HLD、および反射防止膜BARCを順次形成する。次に、フォトリソグラフィ技術およびエッチング技術を使用することによりポリシリコン膜を加工して、ゲート電極G1~G3、抵抗素子RPおよび電極EL1を形成する。続いて、図55に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、領域AR1においては、ゲート電極G1に整合して、一対のn-型不純物拡散領域LNLDを形成する。同様に、領域AR2においては、ゲート電極G2に整合して、一対のn-型不純物拡散領域LNLD1を形成し、領域AR3においては、ゲート電極G3に整合して、一対のp-型不純物拡散領域LPLDを形成する。さらに、領域AR5においては、電極EL1に整合して、一対のn-型不純物拡散領域LNLD2を形成する。次に、図56に示すように、ゲート電極G1~G3、抵抗素子RPおよび電極EL1を形成したSOI基板上に酸化シリコン膜を形成し、この酸化シリコン膜に対して異方性ドライエッチングを施すことにより、サイドウォールSWを形成する。具体的に、ゲート電極G1~G3、抵抗素子RPおよび電極EL1のそれぞれの両側の側壁にサイドウォールSWが形成される。その後、フォトリソグラフィ技術およびイオン注入法を使用することにより、領域AR1においては、サイドウォールSWに整合して、一対のn型不純物拡散領域NDF1を形成する。同様に、領域AR2においては、サイドウォールSWに整合して、一対のn型不純物拡散領域NDF2を形成し、領域AR3においては、サイドウォールSWに整合して、一対のp型不純物拡散領域PDFを形成する。さらに、領域AR5においては、サイドウォールSWに整合して、一対のn型不純物拡散領域NDF3を形成する。続いて、図57に示すように、SOI基板上にコバルト膜を形成する。このとき、ゲート電極G1~G3、電極EL1および抵抗素子RPの一部に直接接するようにコバルト膜が形成される。同様に、領域AR1に形成されているn型不純物拡散領域NDF1、領域AR2に形成されているn型不純物拡散領域NDF2、領域AR3に形成されているp型不純物拡散領域PDF、領域AR4に形成されている抵抗素子RPの引出部、および、領域AR5に形成されているn型不純物拡散領域NDF3にもコバルト膜が直接接する。コバルト膜は、例えば、スパッタリング法を使用して形成することができる。そして、コバルト膜を形成した後、熱処理を施すことにより、コバルトシリサイド膜からなるシリサイド膜SLを形成する。具体的に、ゲート電極G1~G3、電極EL1および抵抗素子RPの一部にシリサイド膜SLが形成される。さらに、領域AR1においては、n型不純物拡散領域NDF1の表面にシリサイド膜SLが形成され、領域AR2においては、n型不純物拡散領域NDF2の表面にシリサイド膜SLが形成される。また、領域AR3においては、p型不純物拡散領域PDFの表面にシリサイド膜SLが形成され、領域AR4においては、抵抗素子RPの引出部にシリサイド膜SLが形成される。さらに、領域AR5においては、n型不純物拡散領域NDF3の表面にシリサイド膜SLが形成される。なお、本実施の形態4では、コバルトシリサイド膜からなるシリサイド膜SLを形成するように構成しているが、例えば、コバルトシリサイド膜に代えてニッケルプラチナシリサイド膜、チタンシリサイド膜、ニッケルシリサイド膜、あるいは、プラチナシリサイド膜などからシリサイド膜SLを形成するようにしてもよい。以上のようにして、例えば、SOI基板の領域AR1にRF-MOSFETを形成し、SOI基板の領域AR2に制御用nチャネル型MOSFETを形成することができる。また、SOI基板の領域AR3に制御用pチャネル型MOSFETを形成し、SOI基板の領域AR4に抵抗素子RPを形成することができる。さらに、SOI基板の領域AR5に容量素子MOS容量を形成することができる。次に、配線工程について図面を参照しながら説明する。図58に示すように、SOI基板の主面上に窒化シリコン膜SNを形成し、この窒化シリコン膜SN上に層間絶縁膜IL1を形成する。この層間絶縁膜IL1は、例えば、酸化シリコン膜から形成される。その後、層間絶縁膜IL1の表面を、例えばCMP法を使用して平坦化する。続いて、フォトリソグラフィ技術およびエッチング技術を使用して、層間絶縁膜IL1にコンタクトホールCNTを形成する。例えば、図58では、RF-MOSFETのソース領域とドレイン領域、制御用nチャネル型MOSFETのソース領域とドレイン領域、制御用pチャネル型MOSFETのソース領域とドレイン領域、抵抗素子RPの引出部、および、容量素子の電極EL1に接続するコンタクトホールCNTが図示されている。なお、図58では、図示されていないが、ゲート電極G1~G3にもコンタクトホールCNTが接続される。その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、領域AR1に形成されているRF-MOSFETの横側に貫通電極用ビアVAを形成する。この貫通電極用ビアVAは、層間絶縁膜IL1、窒化シリコン膜SN、素子分離領域STI、および、埋め込み絶縁層BOXを貫通して、支持基板1HSに達するように形成される。その後、図59に示すように、コンタクトホールCNTの底面および内壁と貫通電極用ビアVAの底面および内壁とを含む層間絶縁膜IL1上に、チタン/窒化チタン膜チタン膜とこのチタン膜上に形成された窒化チタン膜を形成する。チタン/窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン/窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。そして、コンタクトホールCNTおよび貫通電極用ビアVAを埋め込むように、SOI基板の主面の全面にタングステン膜を形成する。このタングステン膜は、例えばCVD法を使用して形成することができる。そして、層間絶縁膜IL1上に形成された不要なチタン/窒化チタン膜およびタングステン膜を例えばCMP法で除去することにより、プラグPLGおよび貫通電極TSVを形成することができる。その後は、例えば、図37~図42に示す前記実施の形態1と同様にして、例えば、図60に示すような配線構造を形成することができる。このようにして、本実施の形態4における半導体装置を製造することができる。以上のように、本実施の形態4におけるRF-MOSFETでは、SOI基板を使用することによる寄生容量の低減完全空乏型MOSFETの形成とSOI容量CSOIの直列付加による寄生容量の低減と、支持基板1HSの高抵抗化とを採用することにより、ドレイン領域から支持基板1HSへの高周波信号の漏洩を充分に抑制することができる。さらに、本実施の形態4では、n型不純物拡散領域NDF1ソース領域と電気的に接続される第1層配線L1と支持基板1HSの裏面に形成されている裏面電極BEとを接続する貫通電極TSVを設ける構成を取ることにより、寄生インダクタンスおよびソース接続抵抗の低減、すなわち、ソースインピーダンスの低減を図ることができる。したがって、本実施の形態4におけるRF-MOSFETによれば、従来技術ではトレードオフの関係にあった高周波信号の漏洩の抑制とソースインピーダンスの低減の両立を実現することができる。この結果、本実施の形態4によれば、高周波信号の漏洩の抑制による電力利得の向上と、ソースインピーダンスの低減による電力利得の向上を同時に実現できるため、従来技術に比べて高い電力利得を得ることができる。実施の形態5前記実施の形態4では、シリコン層に形成されるウェルの抵抗率よりも抵抗率が高い支持基板1HSを含むSOI基板を使用して、このSOI基板のウェル上にRF-MOSFETを形成し、かつ、RF-MOSFETのソース領域と支持基板1HSの裏面に形成される裏面電極BEとを電気的に接続するための貫通電極TSVを設ける例について説明した。本実施の形態5では、ウェルの抵抗率よりも抵抗率が低い支持基板を含むSOI基板を使用し、かつ、SOI基板の埋め込み絶縁層を貫通して支持基板に達するが、支持基板を貫通しない埋め込み電極を設ける例について説明する。<実施の形態5におけるRF-MOSFETのデバイス構造>本実施の形態5におけるRF-MOSFETのデバイス構造は、図51に示す前記実施の形態4におけるRF-MOSFETのデバイス構造とほぼ同様の構成をしているため、相違点を中心に説明する。図61は、本実施の形態5におけるRF-MOSFETのデバイス構造を示す断面図である。図61において、本実施の形態5の特徴は、SOI基板を構成する支持基板1LSの抵抗率が低抵抗~mΩcmとなっている点と、埋め込み絶縁層BOXを貫通して支持基板1LSに達し、かつ、裏面電極BEとは電気的に接続されない埋め込み電極BREが設けられている点である。具体的に、本実施の形態5において、支持基板1LSの抵抗率は、RF-MOSFETが形成されているp型ウェルPWの抵抗率よりも低抵抗率となっている。なお、支持基板1LSは、抵抗率が~mΩcmmΩのオーダの様々な種類の基板を使用することができるが、例えば、導電型不純物を導入した半導体基板から支持基板1LSを構成する場合、支持基板1LSの不純物濃度は、p型ウェルPWの不純物濃度よりも高くなるように形成される。まず、図62は、本実施の形態5において、ドレイン領域と支持基板1LSとの間の電気的な等価回路を示す図であり、ドレイン領域と支持基板1LSの間には、接合容量Cjsと、SOI容量CSOIと、抵抗RLSが直列接続されることになる。図61に示す本実施の形態5におけるRF-MOSFETにおいて、図62に示すように、ドレイン領域と支持基板1LSの間に形成される寄生容量は、直列接続された接合容量Cjsと充分に小さなSOI容量CSOIの合成容量となるため、寄生容量の容量値を小さくすることができるのである。つまり、本実施の形態5におけるRF-MOSFETにおいては、完全空乏化により接合容量Cjs自体が小さくなるとともに、寄生容量が、直列接続された接合容量Cjsと充分に小さなSOI容量CSOIの合成容量となり、寄生容量の容量値をさらに小さくすることができる。このことから、本実施の形態5におけるRF-MOSFETによれば、高周波信号の漏洩を充分に抑制することができるのである。このように本実施の形態5においては、完全空乏化により接合容量Cjs自体が小さくなることと、寄生容量が、直列接続された接合容量Cjsと充分に小さなSOI容量CSOIの合成容量となることとの相乗効果によって、ドレイン領域から支持基板1LSへ高周波信号が漏洩することを抑制することができ、この結果、RF-MOSFETでの電力利得を向上させることができる。また、本実施の形態5では、前記実施の形態4のようにSOI基板を貫通して裏面電極BEと直接接続される貫通電極TSVではなく、埋め込み絶縁層BOXを貫通して支持基板1LSに達するが、裏面電極BEとは電気的に接続されない埋め込み電極BREを設けている。これは、貫通電極TSVを形成する場合、貫通電極TSVの深さが深くなるため、加工の技術的難易度が高くなるからである。これに対し、埋め込み電極BREの場合、貫通電極TSVよりも深さを浅くすることができるため、加工の技術的難易度が低くなる。つまり、本実施の形態5で、貫通電極TSVの代わりに埋め込み電極BREを使用しているのは、加工の容易性を考慮しているからである。そして、本実施の形態5のように、加工の容易性から埋め込み電極BREを使用する場合には、ソース接続抵抗ソースインピーダンスを低減する観点から、支持基板1LSを抵抗値の低い低抵抗基板から構成している。以上のように、本実施の形態5では、埋め込み電極BREを採用することによる加工容易性の向上を図ることができるとともに、支持基板1LSの低抵抗化による高周波信号の漏洩は増加するものの、SOI基板を使用することによる寄生容量の低減完全空乏型MOSFETの形成とSOI容量CSOIの直列付加による寄生容量の低減により、高周波信号の漏洩を充分に抑制でき、かつ、ソースインピーダンスの低減を効果的に実現することができる。なお、本実施の形態5における半導体装置の製造方法は、前記実施の形態4における半導体装置の製造方法や前記実施の形態2における半導体装置の製造方法から類推可能であるため、省略する。実施の形態6本実施の形態6では、ウェルの抵抗率よりも抵抗率が高い支持基板を含むSOI基板を使用し、かつ、SOI基板の埋め込み絶縁層を貫通して支持基板に達するが、支持基板を貫通しない埋め込み電極を設けるとともに、半導体チップの表面にバンプ電極を設ける例について説明する。<実施の形態6におけるRF-MOSFETのデバイス構造>本実施の形態6におけるRF-MOSFETのデバイス構造は、図51に示す前記実施の形態4におけるRF-MOSFETのデバイス構造とほぼ同様の構成をしているため、相違点を中心に説明する。図63は、本実施の形態6におけるRF-MOSFETのデバイス構造を示す断面図である。図63において、本実施の形態6の特徴は、SOI基板を構成する支持基板1HSの抵抗率が高抵抗500Ωcm以上となっている点と、埋め込み絶縁層BOXを貫通して支持基板1HSに達し、かつ、支持基板1HSの裏面に達しない埋め込み電極BREが設けられている点と、半導体チップの表面にバンプ電極が設けられている点である。具体的に、本実施の形態6において、支持基板1HSの抵抗率は、RF-MOSFETが形成されているp型ウェルボディ領域の抵抗率よりも高抵抗率となっている。なお、支持基板1HSは、抵抗率が500Ωcm以上の様々な種類の基板を使用することができるが、例えば、導電型不純物を導入した半導体基板から支持基板1HSを構成する場合、支持基板1HSの不純物濃度は、p型ウェルPWの不純物濃度よりも低くなるように形成される。まず、図64は、本実施の形態6において、ドレイン領域と支持基板1HSとの間の電気的な等価回路を示す図であり、ドレイン領域と支持基板1HSの間には、接合容量Cjsと、SOI容量CSOIと、抵抗RHSが直列接続されることになる。図63に示す本実施の形態6におけるRF-MOSFETにおいて、図64に示すように、ドレイン領域と支持基板1HSの間に形成される寄生容量は、直列接続された接合容量Cjsと充分に小さなSOI容量CSOIの合成容量となるため、寄生容量の容量値を小さくすることができる。つまり、本実施の形態6におけるRF-MOSFETにおいては、完全空乏化により接合容量Cjs自体が小さくなるとともに、寄生容量が、直列接続された接合容量Cjsと充分に小さなSOI容量CSOIの合成容量となり、寄生容量の容量値をさらに小さくすることができる。このことから、本実施の形態6におけるRF-MOSFETによれば、高周波信号の漏洩を充分に抑制することができるのである。このように本実施の形態6においては、完全空乏化により接合容量Cjs自体が小さくなることと、寄生容量が、直列接続された接合容量Cjsと充分に小さなSOI容量CSOIの合成容量となることとの相乗効果によって、ドレイン領域から支持基板1HSへ高周波信号が漏洩することを抑制することができ、この結果、RF-MOSFETでの電力利得を向上させることができる。さらに、本実施の形態6では、支持基板1HSの抵抗率を高くしている。つまり、図64に示す抵抗RHSの抵抗値を大きくしていることに本実施の形態6における特徴がある。これにより、抵抗RHSで高周波信号を減衰させることができるため、支持基板1HSへの高周波信号の漏洩を抑制することができるのである。つまり、高周波信号においても、抵抗値の大きな抵抗を通過する場合のほうが、抵抗値の小さな抵抗を通過する場合よりも充分に減衰させることができるので、本実施の形態6のように、支持基板1HSの抵抗率を充分に大きくすることにより、高周波信号の漏洩を抑制することができる。具体的に、本実施の形態6では、支持基板1HSの抵抗率は、500Ωcm以上となっている。このように、本実施の形態6におけるRF-MOSFETにおいても、SOI基板を使用することによる寄生容量の低減完全空乏型MOSFETの形成とSOI容量CSOIの直列付加による寄生容量の低減と、支持基板1HSの高抵抗化とを採用することにより、ドレイン領域から支持基板1HSへの高周波信号の漏洩を充分に抑制することができる。また、本実施の形態6では、前記実施の形態4のようにSOI基板を貫通して裏面電極BEと直接接続される貫通電極TSVではなく、埋め込み絶縁層BOXを貫通して支持基板1HSに達するが、支持基板1HSの裏面に達しない埋め込み電極BREを設けている。これは、貫通電極TSVを形成する場合、貫通電極TSVの深さが深くなるため、加工の技術的難易度が高くなるからである。これに対し、埋め込み電極BREの場合、貫通電極TSVよりも深さを浅くすることができるため、加工の技術的難易度が低くなる。つまり、本実施の形態6で、貫通電極TSVの代わりに埋め込み電極BREを使用しているのは、加工の容易性を考慮しているからである。本実施の形態6では、ドレイン領域から支持基板1HSへの高周波信号の漏洩を充分に抑制するため、支持基板1HSの高抵抗化を採用するとともに、加工容易性を考慮して貫通電極ではなく埋め込み電極を採用することを前提とする。そして、支持基板1HSの裏面からLDMOSFETのソース領域へ基準電位を供給する構成を取るのではなく、半導体チップの表面にバンプ電極を形成し、このバンプ電極からLDMOSFETのソース領域へ基準電位を供給する構成を採用している。これにより、ソースインピーダンスの増加を抑制することができ、この観点からも電力利得の向上を図ることができる。以上のように、本実施の形態6における半導体装置によれば、ドレイン領域から支持基板1HSへの高周波信号の漏洩を充分に抑制するため、支持基板1HSの高抵抗化を採用するとともに、加工容易性を考慮して貫通電極ではなく埋め込み電極BREを採用している。これにより、電力利得の向上と加工容易性を両立させることができるとともに、放熱効率の向上も図ることができる。一方、本実施の形態6では、半導体チップの表面にバンプ電極BMPを形成し、このバンプ電極BMPからRF-MOSFETのソース領域へ基準電位を供給する構成を採用しているので、ソースインピーダンスの増加を抑制することができ、この観点からも電力利得の向上を図ることができる。特に、本実施の形態6では、半導体チップと配線基板との接続にワイヤを使用せずに、バンプ電極BMPを使用しているので、配線基板にワイヤ接続領域を確保する必要がなくなる。この結果、本実施の形態6によれば、半導体装置の小型化も実現することができる。なお、本実施の形態6における半導体装置の製造方法は、前記実施の形態4における半導体装置の製造方法や前記実施の形態3における半導体装置の製造方法から類推可能であるため、省略する。実施の形態7本実施の形態では、前記実施の形態1で説明したLDMOSFETと、前記実施の形態4で説明したRF-MOSFETとを同一のSOI基板に搭載する例について説明する。例えば、図2で説明したように、近年の電力増幅器6では、CDMA方式3G系の信号を増幅する増幅部PALB1と、GSM方式2G系の信号を増幅する増幅部PALB2とを搭載していることが多い。ここで、GSM方式2G系の出力電力は、約2W~3Wであり、比較的大きい一方、CDMA方式3G系の出力電力は。約1W程度であり比較的小さい。したがって、出力電力の大きなGSM方式2G系の増幅部PALB2には、耐圧の大きなLDMOSFETを使用し、出力電力の小さなCDMA方式3G系の増幅部PALB1には、RF-MOSFETを使用することが考えられる。したがって、同一の半導体チップにLDMOSFETとRF-MOSFETを搭載する構成が今後要求されるようになると考えられる。そこで、本実施の形態7では、前記実施の形態1で説明したLDMOSFETと、前記実施の形態4で説明したRF-MOSFETとを同一のSOI基板に搭載する例について説明する。図65は、本実施の形態7における半導体装置のデバイス構造を示す断面図であり、図65の左側領域にLDMOSFETが形成され、図65の右側領域にRF-MOSFETが形成されている。図65に示すLDMOSFETのデバイス構造は、図7に示す前記実施の形態1におけるLDMOSFETと同一である一方、図65に示すRF-MOSFETのデバイス構造は、基本的に、図51に示す前記実施の形態4におけるRF-MOSFETと同一であるが、若干の相違点がある。なお、図65において、LDMOSFETとRF-MOSFETの構成を区別するため、ゲート電極G1Aおよびゲート電極G1B、p型ウェルPWAおよびp型ウェルPWB、n型不純物拡散領域NDF1Aおよびn型不純物拡散領域NDF1B、貫通電極TSVAおよび貫通電極TSVBと区別して記載している。ここで、本実施の形態7で使用するSOI基板には、LDMOSFETを形成するため、埋め込み絶縁層BOXの厚さに比べてシリコン層SIの厚さが厚くなる。このため、同一のSOI基板に形成されるRF-MOSFETも、埋め込み絶縁層BOXよりも厚いシリコン層に形成されることになる。したがって、本実施の形態7におけるRF-MOSFETは、前記実施の形態4で説明したRF-MOSFETのように完全空乏型MOSFETにすることは困難であり、部分空乏型MOSFETとなる。この点が、本実施の形態7におけるRF-MOSFETと、前記実施の形態4におけるRF-MOSFETとの相違点である。本実施の形態7で形成されるRF-MOSFETは、部分空乏型MOSFETであるが、部分空乏型MOSFETとは、オン動作時に、p型ウェルPWB全体が空乏化するのではなく、一部分だけが空乏化するMOSFETとして定義される。この部分空乏型MOSFETでは、p型ウェルPWBのうち、空乏化しない領域が残存するため、ドレイン領域とこの空乏化しない領域との間に寄生容量が発生する。すなわち、部分空乏型MOSFETは、p型ウェルPW全体が空乏化するために寄生容量が充分小さくなる完全空乏型MOSFETよりも寄生容量が大きくなる。しかし、SOI基板では、ドレイン領域と支持基板1HSの間に形成される寄生容量は、直列接続された接合容量Cjsと充分に小さなSOI容量CSOIの合成容量となるため、寄生容量の容量値を小さくすることができるのである。つまり、本実施の形態7におけるRF-MOSFETのように、完全空乏型MOSFETではなく、部分空乏型MOSFETであっても、寄生容量が、直列接続された接合容量Cjsと充分に小さなSOI容量CSOIの合成容量となる結果、寄生容量の容量値を充分に小さくすることができるのである。このことから、本実施の形態7におけるRF-MOSFETによれば、高周波信号の漏洩を充分に抑制することができるのである。この本実施の形態7におけるRF-MOSFETのその他の構成は、前記実施の形態4におけるRF-MOSFETと同様の構成をしているため、本実施の形態7におけるRF-MOSFETにおいても、前記実施の形態4におけるRF-MOSFETと同様の効果を得ることができる。また、本実施の形態7におけるLDMOSFETは、前記実施の形態1におけるLDMOSFETと同様の構成をしているため、本実施の形態7におけるLDMOSFETも、前記実施の形態1におけるLDMOSFETと同様の効果を得ることができる。以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。前記実施の形態1~7では、SOI基板上に、LDMOSFETやRF-MOSFETに代表されるアンプ用電界効果トランジスタを形成するように構成している。ここで、例えば、図1に示すアンテナスイッチ8で使用されるスイッチング用電界効果トランジスタもSOI基板上に形成されたMOSFETから構成される。したがって、図1に示す電力増幅器6とアンテナスイッチ8とを統合したフロントエンドモジュールを構成する場合、同一のSOI基板に、電力増幅器6を構成するアンプ用電界効果トランジスタと、アンテナスイッチ8を構成するスイッチング用電界効果トランジスタを形成することも可能となる。この結果、本発明の技術的思想を応用することにより、フロントエンドモジュールの性能向上と小型化を実現することも可能となる。