SOI10及びドープされたポリ層20を通って、下にある絶縁体層18まで、複数のディープトレンチ24bと、前記複数のディープトレンチの群又はアレイを囲む1つ又は複数の分離トレンチ24aとを同時に形成することと、前記複数のディープトレンチ及び前記1つ又は複数の分離トレンチを絶縁体材料26でライニングすることと、前記複数のディープトレンチ及び前記1つ又は複数の分離トレンチを、前記絶縁体材料上の導電性材料28で充填することと、を含み、前記ディープトレンチはディープトレンチキャパシタ24b1を形成し、前記1つ又は複数の分離トレンチは、前記ディープトレンチキャパシタの少なくとも1つの群又はアレイを前記ディープトレンチキャパシタの別の群又はアレイから分離する1つ又は複数の分離プレート24a1を形成する、方法。前記絶縁体材料のライニングは成長酸化物である、請求項1に記載の方法。前記絶縁体材料のライニングは、窒化物又は高k誘電体の堆積物である、請求項1に記載の方法。前記導電性材料はポリ材料である、請求項1に記載の方法。前記ドープされたポリ層は、前記複数のディープトレンチ及び前記1つ又は複数の分離トレンチを形成する前に堆積される、請求項1に記載の方法。前記ドープされたポリ層は、nドープされたポリ層である、請求項5に記載の方法。前記SOIは、前記ドープされたポリ層に接合された絶縁体層12上に形成され、前記ドープされたポリ層は接合する前に堆積される、請求項1に記載の方法。前記ドープされたポリ層は、前記下にある基板16上に形成された、拡散バリア層として働く前記下にある絶縁体層上に堆積される、請求項7に記載の方法。前記ディープトレンチ及び前記1つ又は複数の分離トレンチは、前記ドープされたポリ層内で同じ深さまでエッチングされる、請求項8に記載の方法。前記ディープトレンチキャパシタは、トランジスタ30に接続され、前記1つ又は複数の分離プレートは、前記トランジスタから分離されたままである、請求項1に記載の方法。基板16上に絶縁体層18を形成することと、前記絶縁体層上にドープされたポリ層20を形成することと、シリコンオンインシュレータSOI基板12、14、10を前記ドープされたポリ層に接合することと、前記ドープされたポリ層及び前記SOI基板内に、複数のディープトレンチ24bと、前記複数のディープトレンチのアレイ又は群を囲む1つ又は複数の分離トレンチ24aとを形成することと、前記ディープトレンチ及び前記1つ又は複数の分離トレンチの側壁上に絶縁体層26を形成することと、前記絶縁体層の上に導電性材料28を形成することと、を含む方法。前記ディープトレンチは、ディープトレンチキャパシタ24b1を形成し、前記1つ又は複数の分離トレンチは、前記ディープトレンチキャパシタの前記アレイ又は群を互いに分離する1つ又は複数の分離プレート24a1を形成する、請求項11に記載の方法。前記ディープトレンチ及び前記1つ又は複数の分離トレンチは同時に形成される、請求項12に記載の方法。前記ディープトレンチ及び前記1つ又は複数の分離トレンチは、同じ深さまで形成され、前記絶縁体層及び前記導電材料で充填されたとき、ディープトレンチキャパシタの1つ又は複数のアレイと、前記ディープトレンチキャパシタの前記アレイを互いに分離させる、前記1つ又は複数の分離トレンチから形成された1つ又は複数の分離プレートとを含む、請求項13に記載の方法。前記ドープされたポリ層は、前記ディープトレンチ及び前記1つ又は複数の分離トレンチを形成する前に形成される、請求項11に記載の方法。前記絶縁体層は、前記ディープトレンチ及び前記1つ又は複数の分離トレンチの側壁上に同時に形成され、前記導電性材料は、前記ディープトレンチ及び前記1つ又は複数の分離トレンチ内の前記絶縁体層の上に同時に堆積される、請求項11に記載の方法。前記ドープされたポリ層は、拡散層として働く前記絶縁体層上に堆積されたnドープされたポリ層であり、前記nドープされたポリ層は、前記複数のディープトレンチ及び前記1つ又は複数の分離トレンチ、絶縁体層、並びに導電性材料を接合及び形成する前に堆積される、請求項11に記載の方法。SOI10及びnドープされたポリ層20内に形成され、前記nドープされたポリ層とトレンチ24b内に形成された導電性プレートとの間にあり、かつこれらと接触状態にある絶縁体材料26を含む、ディープトレンチキャパシタ24b1の1つ又は複数の群と、前記SOI及び前記nドープされたポリ層内に形成され、前記ディープトレンチキャパシタの1つ又は複数の群のうちの少なくとも1つを別の群から分離する、1つ又は複数のディープトレンチ分離構造体24a1と、を含む構造体。前記ディープトレンチ分離構造体は、前記nドープされたポリ層とトレンチ24a内に形成された導電性プレート28との間にあり、これらと接触状態にある、前記ディープトレンチキャパシタの1つ又は複数の群についてのものと同じである絶縁体材料を含む、請求項18に記載の構造体。前記ディープトレンチキャパシタの1つ又は複数の群、及びディープトレンチ分離構造体は、Si基板16上の拡散バリア層18と同じ深さまで延びる、請求項18に記載の構造体。コンピュータ支援設計システム内で処理されたとき、ディープトレンチキャパシタ24b1の機械実行可能表現を生成する要素を含む、機械可読データストレージ媒体上にコード化されたハードウェア記述言語HDL設計構造体990であって、SOI10及びnドープされたポリ層20内に形成され、前記nドープされたポリ層とトレンチ24b内に形成された導電性プレート28との間にあり、かつ、これらと接触状態にある絶縁体材料26を含む、ディープトレンチキャパシタ24b1の1つ又は複数の群と、前記SOI及び前記nドープされたポリ層内に形成され、前記ディープトレンチキャパシタの1つ又は複数の群のうちの少なくとも1つを別の群から分離する、1つ又は複数のディープトレンチ分離構造体24a1と、を含む設計構造体。前記設計構造体はネットリスト980を含む、請求項21に記載の設計構造体。前記設計構造体は、集積回路のレイアウトデータの交換のために用いられるデータ形式としてストレージ媒体上に常駐する、請求項21に記載の設計構造体。前記設計構造体は、プログラマブルゲートアレイ内に常駐する、請求項21に記載の設計構造体。さらに、前記ディープトレンチキャパシタの1つ又は複数の群及び前記ディープトレンチ分離構造体は、少なくとも、前記nドープされたポリ層及び前記導電性プレートに直接接触する絶縁体材料26を含む、請求項21に記載の設計構造体。従って、当技術分野において、ここで上述した欠陥及び制限を克服する必要性がある。本発明の第1の態様において、方法は、SOI及びドープされたポリ層を通って、下にある絶縁体層まで、複数のディープトレンチと、複数のディープトレンチの群又はアレイを囲む1つ又は複数の分離トレンチとを同時に形成することを含む。方法は、複数のディープトレンチ及び1つ又は複数の分離トレンチを絶縁体材料でライニングすることをさらに含む。方法は、複数のディープトレンチ及び1つ又は複数の分離トレンチを、絶縁体材料上の導電性材料で充填することをさらに含む。ディープトレンチはディープトレンチキャパシタを形成し、1つ又は複数の分離トレンチは、ディープトレンチキャパシタの少なくとも1つの群又はアレイを、ディープトレンチキャパシタの別の群又はアレイから分離する、1つ又は複数の分離プレートを形成する。本発明の別の態様において、方法は、基板上に絶縁体層を形成することを含む。方法は、絶縁体層上に、ドープされたポリ層を形成することをさらに含む。方法は、シリコンオンインシュレータSOI構造体をドープされたポリ層に接合することをさらに含む。方法は、ドープされたポリ層及びSOI構造体内に、複数のディープトレンチと、複数のディープトレンチのアレイ又は群を取り囲む1つ又は複数の分離トレンチとを形成することをさらに含む。方法は、ディープトレンチ及び1つ又は複数の分離トレンチの側壁上に、絶縁体層を形成することをさらに含む。方法は、絶縁体層の上に、導電性金属を形成することをさらに含む。本発明のさらに別の態様において、構造体は、SOI及びnドープされたポリ層内に形成された、ディープトレンチキャパシタの1つ又は複数の群を含む。ディープトレンチキャパシタは、nドープされたポリ層と、トレンチ内に形成された導電性プレートとの間にあり、かつ、これらと直接接触状態にある絶縁体材料を含む。構造体は、ディープトレンチキャパシタの1つ又は複数の群のうち少なくとも1つを別の群から分離する、SOI及びnドープされたポリ層内に形成された1つ又は複数のディープトレンチ分離構造体をさらに含む。本発明の別の態様において、集積回路を設計し、製造し、又は試験するための、機械可読ストレージ媒体内に有形に具体化された設計構造体が提供される。設計構造体は、本発明の構造体を含む。更に別の実施形態において、機械可読データストレージ媒体上にコード化されたハードウェア記述言語HDL設計構造体が、コンピュータ支援設計システム内で処理されたとき、本発明の構造体を含む分離したキャパシタ構造体ISCの機械実行可能表現を生成する要素を含む。更に別の実施形態において、ISCの機能的設計モデルを生成するための、コンピュータ支援設計システム内の方法が提供される。方法は、ISCの構造要素の機能的表現を生成することを含む。本発明は、以下の詳細な説明において、本発明の例示的な実施形態の限定されない例として、示される複数の図面を参照して説明される。本発明は、半導体構造体及びその製造方法に関し、より具体的には、分離したキャパシタを製造する方法、及び結果として得られる構造体に関する。さらに具体的には、本発明は、埋め込み分離プレートを用いてSOI上のeDRAMを製造する方法に向けられる。実施形態において、埋め込み分離プレートは、ポリシリコンプレートである。有利なことに、埋め込み分離プレートは、キャパシタの各アレイ又はグループ間の分離をもたらすと同時に、n-バンド間の漏れをなくす。本発明はまた、SOI内の不要な注入物をなくすだけではなく、従来の方法と比べてスケーリング能力も向上させる。例えば、本発明を用いることにより、小さなディープトレンチ開口部を通る注入に気にせずに、デバイスをスケーリングすることが可能である。図1は、本発明による出発構造体を示す。この出発構造体は、例えば、酸化物層12を有するドナー基板10を含む。実施形態において、ドナー基板10は、シリコンSOIである。酸化物12は、当業者には周知の熱酸化プロセスを用いて堆積させることができる。酸化物12は、約150nmの厚さを有することができるが、他の寸法も本発明によって意図される。図2は、イオン注入プロセスを示す。例えば、イオン注入プロセスは、層14を形成する、Hイオン注入プロセスである。図1及び図2の構造体は、当業者には周知の従来の構造体であり、従って、ここで更なる説明は必要としない。図3は、本発明による別の構造体及び処理ステップを示す。図3において、絶縁体層18が、基板16上に堆積される。絶縁体層18は、約1000Åの厚さを有することができるが、他の寸法も本発明によって意図される。実施形態において、絶縁体層18は、例えば、酸化物、窒化物、酸化ハフニウム、高k材料又は他の誘電体材料とすることができる。実施形態において、絶縁体層18は、ドーパントが下にある層内に拡散するのを防ぐための拡散バリア層として働く。ドープされたポリ層20が、絶縁体層18上に堆積される。実施形態において、ドープされたポリ層20は、従来の化学気相堆積プロセスを用いて堆積させることができるNポリ層である。ドープされたポリ層20は、約4ミクロンの厚さである。有利なことに、この厚さは、ディープトレンチを形成するのに十分な材料を提供すると同時に、ドープされたポリ層20がキャパシタのプレートとして機能できることを保証する。ドープされたポリ層20を用いることにより、従来の製造プロセスにおけるように、トレンチ構造体をドープする必要性がなくなる。また、ドープされたポリ層20を用いることにより、ディープトレンチ構造体内でドープするための更なる処理要件がないことから、構造体をより小さいノードにスケーリングするのが容易である。有利なことに、ドープされたポリ層20はまた、SOI層10における不要な注入物を防ぐ。図4において、従来の接合技術を用いて、図2及び図3の構造体が互いに接合される。例えば、図2の構造体を裏返して、例えば接着接合技術を用いて図3の構造体に接合することができる。従って、ドープされたポリ層20が形成された後、これを酸化物層12に直接接合することができる。図5において、従来の分割プロセスを用いてドナー基板10を分割し、SOI層10を形成する。図6において、従来のプロセスを用いて、SOI層10の上にフォトレジストマスク22を配置する。例えば、フォトレジストマスク22は、CVDプロセスを用いてSOI層10上に堆積されたパッド膜酸化物/窒化物の上にスピンコーティングを行うことにより堆積させることができる。実施形態において、次に、従来のリソグラフィプロセスを用いてフォトレジストマスク22をパターン形成する。例えば、フォトレジストマスク22を光に曝露し、内部に孔を開けることができる。この孔は、構造体内に形成されるトレンチに対応する。図7において、構造体にエッチングプロセスを施して、ディープトレンチ24a及び24bを同時に形成する。実施形態において、ディープトレンチ24aはディープトレンチ24bを囲み、これにより、ディープトレンチ24bが分離される。有利なことに、ディープトレンチ24aは、アレイ間の漏れを排除しながら、キャパシタの各アレイ又は群の間に分離構造体を提供する、埋め込み分離プレート又は、モート堀、moatを形成するために用いられる。このように、ディープトレンチ24bは、例えばeDRAMのようなキャパシタ構造体のための分離プレートとして形成することができる。ディープトレンチ24aは、十分な電気的絶縁を与えるために絶縁体層18まで延びるように形成すべきである。実施形態において、ディープトレンチ24bは、ポリ層内に形成すること図8、又は、最大容量のために絶縁体層18まで延ばすことができる。また、実施形態において、ディープトレンチ24a、24bは同時に形成されるので、ディープトレンチ24a、24bを同じ深さまでエッチングすることもできる。図9において、絶縁体材料26が、ディープトレンチ24a、24b内に準備される。より具体的には、ディープトレンチ24a、24bは、その側壁及び底部を含めて、絶縁体材料26で同時にライニングされる内側を覆われる。実施形態において、絶縁体材料26は、キャパシタを形成するために用いられる数ある他のタイプの周知の絶縁体材料の中でも、高k誘電体、窒化物又は酸化物とすることができる。実施形態において、例えば酸化物を熱成長させることができる。実施形態において、絶縁体材料26は、約100Åであるが、他の寸法も本発明によって企図される。絶縁体材料26の厚さにより、トレンチ24a、24bがピンチオフされるべきではない。図10において、例えば従来の堆積プロセスを用いて、トレンチ24a、24bが導電性材料28で同時に充填される。実施形態において、導電性材料は、トレンチキャパシタ24b1を形成するための導電性プレートとして働く、ポリシリコン層28である。絶縁体材料26は、ポリシリコン層28とドープされたポリ層20との間にあり、かつ、これらと直接接触状態にある。実施形態において、従来のエッチング液又は平坦化プロセスを用いて、SOI層10の表面上のあらゆる余分な導電性材料28を洗浄することができる。トレンチキャパシタ24b1は、分離モートとして働く分離プレート24a1に囲まれたままである。図11は、図10の構造体の上面図を示す。図11に示されるように、分離プレート24a1は、トレンチキャパシタ24b1を囲み、分離させる。実施形態において、分離プレート24a1は、トレンチキャパシタ24b1のいずれかの群又はアレイを囲み、分離させるように形成することができる。実施形態において、トレンチキャパシタ24b1は、トランジスタ30に電気的に接続される。図12は、半導体の設計、製造、及び/又は試験に用いられる設計プロセスのフロー図を示す。図12は、例えば、半導体IC論理の設計、シミュレーション、試験、レイアウト及び製造に用いられる例示的な設計フロー900のブロック図を示す。設計フロー900は、上で説明され、かつ、図1-図11に示される設計構造体及び/又はデバイスの論理的又は他の方法で機能的に等価な表現を作成するために、設計構造体又はデバイスを処理するためのプロセス、機械、及び/又は機構を含む。設計フロー900によって処理及び/又は作成される設計構造体を機械可読伝送又はストレージ媒体上でコード化して、データ処理システム上で実行又は他の方法で処理されたときに、ハードウェアコンポーネント、回路、デバイス又はシステムの論理的、構造的、機械的又は他の機能的に等価な表現を生成するデータ及び/又は命令を含むようにすることができる。機械は、これらに限定されるものではないが、回路、コンポーネント、デバイス、又はシステムを設計、製造又はシミュレートするといった、IC設計プロセスに用いられるどのような機械も含む。例えば、機械は、リソグラフィ機械、マスクを生成するための機械及び/又は機器例えば、eビームライタ、設計構造体をシミュレートするためのコンピュータ又は機器、製造プロセス又は試験プロセスの製造に用いられるいずれかの装置、又は設計構造体の機能的に等価な表現をいずれかの媒体にプログラミングするためのいずれかの機械例えば、プログラマブルゲートアレイをプログラミングするための機械を含むことができる。設計フロー900は、設計される表現のタイプに応じて変わり得る。例えば、特定用途向けICASICを構築するための設計フロー900は、標準的なコンポーネントを設計するための設計フロー900、又はプログラマブルアレイ、例えば、Altera登録商標社又はXilinx登録商標社から提供されているプログラマブルゲートアレイPGA又はフィールドプログラマブルゲートアレイFPGAに設計をインスタンス化するための設計フロー900とは異なることがある。図12は、好ましくは設計プロセス910によって処理される入力設計構造体920を含む、複数のこのような設計構造体を示す。設計構造体920は、設計プロセス910によって生成及び処理され、ハードウェアデバイスの論理的に等価な機能表現を生じる、論理的シミュレーション設計構造体とすることができる。設計構造体920はさらに、又は代替的に、設計プロセス910によって処理されたときに、ハードウェアデバイスの物理的構造の機能的表現を生成するデータ及び/又はプログラム命令を含むこともできる。機能的及び/又は構造的設計特徴のどちらを表現するのであれ、設計構造体920は、コア開発者/設計者によって実施されるような、電子的コンピュータ支援設計ECADを使用して生成することができる。機械可読データ伝送、ゲートアレイ、又はストレージ媒体上でコード化された場合、設計構造体920を設計プロセス910内の1つ又は複数のハードウェア及び/又はソフトウェアモジュールによってアクセス及び処理して、図1-図11に示されるもののような電子コンポーネント、回路、電子若しくは論理モジュール、装置、デバイス、又はシステムをシミュレートするか、又は他の方法で機能的に表現することができる。そのため、設計構造体920は、設計又はシミュレーションデータ処理システムによって処理されたときに回路又は他のレベルのハードウェア論理設計を機能的にシミュレートするか、又は他の方法で表現する、人間及び/又は機械可読のソースコード、コンパイルされた構造体、及びコンピュータ実行可能コード構造体を含む、ファイル又は他のデータ構造体を含むことができる。このようなデータ構造体は、ハードウェア記述言語HDL設計エンティティ、又は、Verilog及びVHDLのような低レベルHDL設計言語、及び/又はC若しくはCのような高レベル設計言語に適合する及び/又はそれと互換性のある他のデータ構造体を含むことができる。設計プロセス910は、設計構造体920のような設計構造体を含むことができるネットリスト980を生成するために、例えば図1-図11に示されるコンポーネント、回路、デバイス又は論理構造体の設計/シミュレーションの機能的等価物を合成、翻訳又はその他の方法で処理するためのハードウェア及び/又はソフトウェアモジュールを使用し、組み込むことが好ましい。ネットリスト980は、例えば、集積回路設計内の他の素子及び回路への接続を記述する配線、個別部品、論理ゲート、制御回路、I/Oデバイス、モデル等のリストを表す、コンパイルされた又は他の方法で処理されたデータ構造体を含むことができる。ネットリスト980は繰り返しプロセスを用いて合成することができ、このプロセスにおいて、ネットリスト980は、デバイスの設計仕様及びパラメータに応じて1回又は複数回再合成される。ここで説明された他の設計構造体のタイプと同様に、ネットリスト980を機械可読データストレージ媒体上に記録し、又はプロブラマブルゲートアレイにプログラムすることができる。媒体は、磁気又は光ディスクドライブのような不揮発性ストレージ媒体、プロブラマブルゲートアレイ、コンパクトフラッシュ、又は他のフラッシュメモリとすることができる。それに加えて、又は代替的に、媒体は、インターネット又は他のネットワーキングに適した手段を介してデータパケットを伝送し、中間的に格納することができる、システム又はキャッシュメモリ、バッファ領域、又は電気的若しくは光学的に伝導性のデバイス及び材料とすることができる。設計プロセス910は、ネットリスト980を含む様々な入力データ構造体のタイプを処理するためのハードウェア及びソフトウェアモジュールを含むことができる。このようなデータ構造体のタイプは、例えば、ライブラリ要素930内に常駐し、所与の製造技術例えば、異なる技術ノード32nm、45nm、90nm等についての、モデル、レイアウト及び符号表示を含む、一般的に用いられる要素、回路及びデバイスの組を含むことができる。データ構造体のタイプは、設計仕様940と、特性データ950と、検証データ960と、設計規則970と、入力試験パターン、出力試験結果及び他の試験情報を含むことができるテストデータファイル985とをさらに含むことができる。設計プロセス910は、例えば、応力分析、熱分析、機械イベントシミュレーション、鋳造、成形、ダイプレス形成等のような動作のためのプロセスシミュレーションのような標準的な機械設計プロセスをさらに含むことができる。機械設計の当業者であれば、本発明の範囲及び精神から逸脱することなく、設計プロセス910に用いられる可能な機械設計ツール及びアプリケーションの範囲を認識することができる。設計プロセス910はまた、タイミング分析、検証、設計規則照合、場所及びルート動作等のような標準的な回路設計プロセスを実行するためのモジュールを含むこともできる。設計プロセス910は、第2の設計構造体990を作成するために、HDLコンパイラ及びシミュレーションモデル構築ツールのような論理的及び物理的設計ツールを使用し、組み込んで、設計構造体920を、図示された支持データ構造体のうちの幾つか又は全てと共に、いずれかの付加的な機械設計又はデータ該当する場合と併せて処理する。設計構造体990は、機械的なデバイス及び構造体のデータの交換に用いられるデータ形式例えば、IGES、DXF、ParasolidXT、JT、DRG、又はこのような機械的設計構造体を格納又はレンダリングするのに適したその他のいずれかの形式で格納される情報でストレージ媒体又はプログラマブルゲートアレイ上に存在する。設計構造体920と同様に、設計構造体990は、好ましくは、1つ又は複数のファイル、データ構造体、又は他のコンピュータコード化データ又は命令を含み、これは、伝送又はデータストレージ媒体上に存在し、かつ、ECADシステムによって処理されると図1-図11に示される本発明の実施形態の1つ又は複数の論理的又はその他の方式で機能的に等価な形態を生成する。1つの実施形態において、設計構造体990は、例えば、図1-図11に示されるデバイスを機能的にシミュレートする、コンパイルされた実行可能なHDLシミュレーションモデルを含むことができる。設計構造体990はまた、集積回路のレイアウトデータの交換に用いられるデータ形式、及び/又は記号データ形式例えば、GDSIIGDS2、GL1、OASIS、マップファイル、又はこのような設計データ構造体を格納するためのその他のいずれかの適切な形式で格納される情報を使用することもできる。データ構造体990は、例えば、記号データ、マップファイル、試験データファイル、設計コンテンツファイル、製造データ、レイアウトパラメータ、配線、金属のレベル、ビア、形状、製造ラインを通じた経路指定のためのデータ、並びに、上記に説明され、図1-図11に示されるようなデバイス又は構造体を製造するために製造者又は他の設計者/開発者により要求される他のいずれかのデータといった情報を含むことができる。次に、設計構造体990はステージ995に進むことができ、そこで、例えば、設計構造体990は、テープに読み出されたり、製造のためにリリースされたり、マスク会社にリリースされたり、別の設計会社に送られたり、顧客に返送されたりする。上述した方法は、集積回路チップの製造に用いられる。結果として得られる集積回路チップは、未加工ウェハの形態ですなわち、複数のパッケージされていないチップを有する単一のウェハとして、むき出しのダイとして、又はパッケージされた形態で、製造業者により配布することができる。後者の場合には、チップは、単一チップパッケージマザーボード又は他のより高レベルのキャリアに取り付けられたリード線を有するプラスチックキャリアのような、又はマルチチップパッケージ表面相互接続部又は埋め込み相互接続部のいずれか一方又は両方を有するセラミックキャリアのようなに取り付けられる。いずれの場合にも、チップは、次に、他のチップ、別個の回路素子、及び/又は他の信号処理デバイスと統合されて、aマザーボードのような中間製品、又はb最終製品のいずれかの部品となる。最終製品は、おもちゃ及び他の低価格の用途から、ディスプレイ、キーボード又は他の入力装置、及び中央処理装置を有する高度なコンピュータ製品に至るまでの、集積回路チップを含んだ任意の製品とすることができる。本明細書で用いられる用語は、特定の実施形態を説明する目的のためのものにすぎず、本発明を限定することを意図するものではない。本明細書で用いられるとき、単数形1つのa、1つのan及びそのtheは、文脈が明らかにそうでないことを示していない限り、複数形も含むことが意図されている。本明細書で用いられるとき、含むcomprise及び/又は含んでいるcomprisingという用語は、提示された特徴、整数、ステップ、動作、要素、及び/又は構成要素が存在することを特定するものであるが、1つ又は複数の他の特徴、整数、ステップ、動作、要素、構成要素、及び/又はそれらのグループの存在又は追加を排除するものではないことがさらに理解されるであろう。特許請求の範囲における全ての手段又はステップと機能との組み合わせミーンズ又はステッププラスファンクション要素の対応する構造、材料、行為及び均等物は、該当する場合、その機能を、明確に特許請求されているように他の特許請求された要素と組み合わせて実行するための、いかなる構造、材料又は行為をも含むことが意図される。本発明の説明は、例示及び説明の目的で提示されたものであるが、網羅的であることを意図するものではなく、本発明を開示された形態に限定することを意図するものでもない。本発明の範囲及び精神から逸脱することのない多くの変更及び変形が、当業者には明らかであろう。実施形態は、本発明の原理及び実際の用途を最も良く説明するため、及び、当業者が本発明を種々の変更を有する種々の実施形態について企図される特定の使用に適したものとして理解することを可能にするために、選択及び記載された。従って、本発明に関する実施形態を説明してきたが、当業者であれば、本発明は、変更を伴って、かつ、添付の特許請求の範囲の精神及び範囲内で実施できることを理解するであろう。