"第1の回路と、前記第1の回路の特性を補正するための補正データを記憶する複数の光学ヒューズと、を備え、前記複数の光学ヒューズは、Y座標が異なるN個N≧2のラダーヒューズを含み、前記N個のラダーヒューズのそれぞれは、切断ポイントが一つのY座標と複数のX座標の交点にそれぞれ位置する複数の光学ヒューズで構成され、前記補正データが第1の範囲内にある場合には、それぞれが、少なくとも一つの光学ヒューズが切断されたN個のラダーヒューズの出力によって前記補正データの値が示され、前記補正データが第2の範囲内にある場合には、いずれの光学ヒューズも切断されていないM個1≦M<Nのラダーヒューズの出力と、少なくとも一つの光学ヒューズが切断されたN-M個のラダーヒューズの出力と、によって前記補正データの値が示される、半導体装置。前記第1の範囲は、前記第2の範囲よりも広い、請求項1に記載の半導体装置。前記M個のラダーヒューズは前記補正データの上位ビットに割り当てられ、前記N-M個のラダーヒューズは前記補正データの下位ビットに割り当てられている、請求項1又は2に記載の半導体装置。更に、前記補正データを構成する複数ビットのそれぞれを、前記M個のラダーヒューズに割り当てるか前記N-M個のラダーヒューズに割り当てるかを選択するスイッチ部を備える、請求項1乃至3のいずれか一項に記載の半導体装置。更に、前記スイッチ部を制御するROMを有する、請求項4に記載の半導体装置。前記M個のラダーヒューズを構成する複数の光学ヒューズの切断ポイントのX座標は、前記N-M個のラダーヒューズを構成する複数の光学ヒューズの切断ポイントのX座標に対してずれている、請求項1乃至5のいずれか一項に記載の半導体装置。更に、前記N個のラダーヒューズに対してそれぞれ設けられ、対応する光学ヒューズが切断されているか否かを判定する複数の第2の回路を備え、前記複数の第2の回路が示す判定結果が、前記補正データとして前記第1の回路に供給される、請求項1乃至6のいずれか一項に記載の半導体装置。前記複数の第2の回路は、それぞれ対応するラダーヒューズが含む複数の光学ヒューズがそれぞれ切断されているか否かを判定する複数の判定回路を含む、請求項7に記載の半導体装置。前記第1の回路は電圧生成回路であり、前記補正データは前記電圧生成回路から出力される電圧値を補正するためのデータである、請求項1乃至8のいずれか一項に記載の半導体装置。前記第1の回路は信号遅延回路であり、前記補正データは前記信号遅延回路に供給される信号の遅延量を補正するためのデータである、請求項1乃至8のいずれか一項に記載の半導体装置。しかしながら、レイアウトの制約上、これらの光学ヒューズを同一のY軸上に配置できないケースがあり、この場合には2以上のY軸上に光学ヒューズを分散配置する必要が生じる特許文献1参照。しかしながら、このような配置を行うと、例えば、量産段階では必要な調整範囲が4~6と狭いにも関わらず、切断すべき光学ヒューズのY座標が第1のY座標と第2のY座標の両方に分散することがあり、トリミング時間複数の光学ヒューズの総切断時間が長くなってしまう。本発明の一側面による半導体装置は、第1の回路と、前記第1の回路の特性を補正する補正データを記憶する複数の光学ヒューズと、を備え、前記複数の光学ヒューズは、切断ポイントが第1のY座標と複数のX座標の交点にそれぞれ位置する複数の光学ヒューズで構成される第1のラダーヒューズと、切断ポイントが第2のY座標と複数のX座標の交点にそれぞれ位置する複数の光学ヒューズで構成される第2のラダーヒューズと、を少なくとも含んで構成され、前記補正データが第1の範囲内にある場合には、少なくとも一つの光学ヒューズが切断された前記第1のラダーヒューズの出力と、少なくとも一つの光学ヒューズが切断された前記第2のラダーヒューズの出力と、によって前記補正データの値が示され、前記補正データが第2の範囲内にある場合には、いずれの光学ヒューズも切断されていない前記第1のラダーヒューズの出力と、少なくとも一つの光学ヒューズが切断された前記第2のラダーヒューズの出力と、によって前記補正データの値が示される。本発明の他の側面による半導体装置は、第1の回路と、前記第1の回路の特性を補正する補正データを記憶する複数の光学ヒューズと、を備え、前記複数の光学ヒューズは、Y座標が異なるN個N≧2のラダーヒューズを含み、前記N個のラダーヒューズのそれぞれは、切断ポイントが一つのY座標と複数のX座標の交点にそれぞれ位置する複数の光学ヒューズで構成され、前記補正データが第1の範囲内にある場合には、それぞれが、少なくとも一つの光学ヒューズが切断されたN個のラダーヒューズの出力によって前記補正データの値が示され、前記補正データが第2の範囲内にある場合には、いずれの光学ヒューズも切断されていないM個1≦M<Nのラダーヒューズの出力と、少なくとも一つの光学ヒューズが切断されたN-M個のラダーヒューズの出力と、によって前記補正データの値が示される。本発明の一側面による半導体装置の製造方法は、第1の回路の特性を補正する補正データが第1の範囲内にある場合には、Y座標を第1のY座標に固定したままレーザ照射位置をX方向にスキャンしながら第1のラダーヒューズに含まれる複数の光学ヒューズの少なくとも一つを切断し、更に、Y座標を第1のY座標から第2のY座標に移動し、Y座標を前記第2のY座標に固定したままレーザ照射位置をX方向にスキャンしながら第2のラダーヒューズに含まれる複数の光学ヒューズの少なくとも一つを切断し、よって、少なくとも第1及び第2のラダーヒューズを切断することによって、前記第1の回路の特性を前記第1の範囲内に補正し、前記補正データが第2の範囲内にある場合には、前記第1のラダーヒューズに含まれる複数の光学ヒューズのいずれも切断することなく、Y座標を前記第2のY座標に固定したままレーザ照射位置をX方向にスキャンしながら前記第2のラダーヒューズに含まれる複数の光学ヒューズの少なくとも一つを切断し、よって、少なくともレーザ照射位置を前記第1のY座標と前記第2のY座標の間で移動させることなく、前記第2のラダーヒューズのみを切断することによって、前記第1の回路の特性を前記第2の範囲内に補正する。本発明の他の側面による半導体装置の製造方法は、第1の回路の特性を補正する補正データが第1の範囲内にある場合には、レーザ照射位置のY座標をN回N≧1移動させて、複数のY座標のそれぞれにおいて、Y座標を固定したまま前記レーザ照射位置をX方向にスキャンしながら対応するラダーヒューズに含まれる複数の光学ヒューズの少なくとも一つを切断し、前記補正データが第2の範囲内にする場合には、前記レーザ照射位置のY座標をM回0≦M<N移動させて、1または複数のY座標のそれぞれにおいて、Y座標を固定したまま前記レーザ照射位置をX方向にスキャンしながら対応するラダーヒューズに含まれる複数の光学ヒューズの少なくとも一つを切断する。本発明によれば、補正データが第2の範囲内にある場合には、第1のラダーヒューズに対してレーザ照射する必要がない。このため、例えば、量産段階で必要となる調整範囲を第2のラダーヒューズに割り当てれば、レーザ照射位置または半導体装置半導体ウェハのY座標の移動回数を減少させることができ、トリミング時間複数の光学ヒューズの総切断時間を減少できる。本発明の課題を解決する技術思想コンセプトの代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。すなわち、互いにY座標の異なる第1及び第2のラダーヒューズに回路特性を補正するための補正データを記憶させるに際し、補正データを広い範囲で使用する必要がある場合には第1及び第2のラダーヒューズの両方を切断し、補正データを狭い範囲で使用する場合には第1のラダーヒューズを切断することなく、第2のラダーヒューズを切断することを技術思想とする。これにより、例えば、試作段階のように補正データを広い範囲で使用する必要がある場合には、第1及び第2のラダーヒューズの両方を切断することにより補正データの選択幅を十分に確保することができるとともに、量産段階のように補正データを殆ど狭い範囲でしか使用する必要がない場合には、第1のラダーヒューズを切断する必要がないことから、トリミング時間複数の光学ヒューズの総切断時間を短縮することが可能となる。図1は本発明の原理を説明するための図であり、図1aは光学ヒューズの模式的なレイアウトを示し、図1bは補正データの調整可能範囲を示している。図1aに示すように、本発明においては複数の光学ヒューズFが用いられ、その一部は第1のY座標Y1に配列された第1のラダーヒューズLFAを構成し、他の一部は第2のY座標Y2に配列された第2のラダーヒューズLFBを構成する。第1のラダーヒューズLFAを構成する各光学ヒューズFのX座標は互いに異なり、第2のラダーヒューズLFBを構成する各光学ヒューズFのX座標も互いに異なる。尚、本発明においてX座標とY座標は互いに直交する方向であれば足り、絶対的な方向を意味するものではない。これらの光学ヒューズFは、初期状態所謂半導体ウェハの前工程が終了した時点においては電気的に導通状態にある。そして、製造段階半導体ウェハの試験工程においてレーザ照射装置が光学ヒューズFにレーザ照射を行うと、電気的に非導通状態に遷移する。導通状態から非導通状態に遷移した光学ヒューズFは元の導通状態に戻すことはできない。したがって、1個の光学ヒューズFによって1ビットの情報を不可逆的且つ不揮発的に記憶することができる。光学ヒューズFによって記憶される情報は、当該半導体装置半導体ウェハから分割された複数のチップのそれぞれに含まれる所定の回路の回路特性を補正するための補正データである。つまり、製造段階試験工程において所定の回路の回路特性を測定し、その結果に基づいて光学ヒューズFに補正データをプログラムすることにより、当該回路が所望の特性に補正される。このようなレーザ照射による特性調整動作は、ヒューズトリミングと呼ばれる。尚、半導体ウェハを半導体装置と読み替えることもできる。ヒューズトリミングは、いわゆるオンザフライ方式で行われる。オンザフライ方式によるヒューズトリミングは、レーザ照射位置と半導体装置半導体ウェハとを互いに位置合わせアライメントした後に実行される。したがって、第1のラダーヒューズLFAに対してオンザフライ方式でトリミングを行う場合には、Y座標を第1のラダーヒューズLFAのY座標Y1に固定した状態で、レーザ照射位置をX軸方向に走査することにより、第1のラダーヒューズLFAを構成する複数の光学ヒューズFを選択的に切断する。同様に、第2のラダーヒューズLFBに対してオンザフライ方式でトリミングを行う場合には、Y座標を第2のラダーヒューズLFBのY座標Y2に固定した状態で、レーザ照射位置をX軸方向に走査することにより、第2のラダーヒューズLFBを構成する複数の光学ヒューズFを選択的に切断する。Y座標Y1からY座標Y2へオンザフライの座標を変更する回数が増大する場合、レーザ照射のスポット座標の精度を高めるために、再度アライメントを行うことが望ましい。尚、アライメントは、チップまたは半導体ウェハ上のアレイメントマークアライメント用のレイアウトパターンを基準としてレーザ照射装置と半導体ウェハを位置合わせすることにより行う。アライメント時においては、半導体ウェハを基準としてレーザ照射装置を移動しても良いし、レーザ照射装置を基準として半導体ウェハを移動しても良い。第1のラダーヒューズLFAは、補正データの調整可能範囲を広く設定する場合に使用する。具体的には、図1bに示すように、補正データの調整可能範囲をABCとする場合には、第1のラダーヒューズLFAと第2のラダーヒューズLFBの両方を使用する。この場合、補正データは±βの範囲で調整可能となる。これに対し、補正データの調整可能範囲をBに限定する場合には、第2のラダーヒューズLFBのみを使用する。この場合、補正データは±α但しα<βの範囲で調整可能となる。図1bにおいて0と表記されているのは、第1及び第2のラダーヒューズLFA,LFBのいずれも切断しない場合に得られる当該回路の特性値を意味し、理想的には設計値と一致する。しかしながら、0における特性値はプロセス条件などによってばらつくため、これを設計値に近づけるためにヒューズトリミングが行われる。ここで、第1例として、試作段階のように当該半導体装置の製造熟度が低い場合には、実際に得られる特性値と設計値との乖離が大きいことから、ヒューズトリミングによる補正データの調整可能範囲を広く設定する必要がある。この場合には、第1及び第2のラダーヒューズLFA,LFBの両方を使用する。これに対し、量産段階のように当該半導体装置の製造熟度が高い場合には、殆どの場合、実際に得られる特性値と設計値との乖離が小さいため、ヒューズトリミングによる補正データの調整可能範囲を広く設定する必要はなく、例えば補正データの調整可能範囲は±αで足りる。この場合には、第1のラダーヒューズLFAに対するヒューズトリミングを行うことなく、第2のラダーヒューズLFBに対してヒューズトリミングを行うだけでよい。また、第2例として、半導体ウェハ間または半導体ウェハのロット間の製造ばらつきによっても第1例と同様なことがいえる。例えば25枚の半導体ウェハで一つのロットが定義される。製造装置において半導体ウェハを処理するとき、製造装置内の半導体ウェハの位置によって、半導体ウェハ毎に特性が変化する。ロットにおいても同様である。このように、補正データの調整可能範囲が±αの範囲で良い場合、第2のラダーヒューズLFBに対するヒューズトリミングのみによって補正データが生成されるよう、補正データと光学ヒューズFとの関係を割り当てることにより、量産段階におけるトリミング時間複数の光学ヒューズの総切断時間を短縮することが可能となる。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図2は、本発明の好ましい実施形態による半導体装置10の全体構成を示すブロック図である。本実施形態による半導体装置10はDRAMであり、図2に示すようにメモリセルアレイ11を備えている。メモリセルアレイ11には、互いに交差する複数のワード線WLと複数のビット線BLが設けられており、その交点にメモリセルMCが配置されている。ワード線WLの選択はロウデコーダ12によって行われ、ビット線BLの選択はカラムデコーダ13によって行われる。ビット線BLは、センス回路14内の対応するセンスアンプSAにそれぞれ接続されており、カラムデコーダ13により選択されたビット線BLは、センスアンプSAを介してアンプ回路15に接続される。ロウデコーダ12、カラムデコーダ13、センス回路14及びアンプ回路15の動作は、アクセス制御回路20によって制御される。アクセス制御回路20には、アドレス端子21及びコマンド端子22を介してそれぞれ外部からアドレス信号ADD及びコマンド信号CMDが供給される。アクセス制御回路20は、アドレス信号ADD及びコマンド信号CMDを受け、これらに基づいてロウデコーダ12、カラムデコーダ13、センス回路14及びアンプ回路15を制御する。具体的には、コマンド信号CMDが半導体装置10のアクティブ動作を示している場合には、アドレス信号ADDはロウデコーダ12に供給される。これに応答して、ロウデコーダ12はアドレス信号ADDが示すワード線WLを選択し、これにより対応するメモリセルMCがそれぞれビット線BLに接続される。その後、アクセス制御回路20は、所定のタイミングでセンス回路14を活性化させる。一方、コマンド信号CMDが半導体装置10のリード動作又はライト動作を示している場合には、アドレス信号ADDはカラムデコーダ13に供給される。これに応答して、カラムデコーダ13はアドレス信号ADDが示すビット線BLをアンプ回路15に接続する。リード動作時においては、センスアンプSAを介してメモリセルアレイ11から読み出されたリードデータDQがアンプ回路15を介してデータ端子23から外部に出力される。また、ライト動作時においては、データ端子23を介して外部から供給されたリードデータDQがアンプ回路15及びセンスアンプSAを介してメモリセルMCに書き込まれる。これら各回路ブロックは、それぞれ所定の内部電圧を動作電源として使用する。これら内部電源は、図2に示す電源回路30によって生成される。電源回路30は、電源端子31,32を介してそれぞれ供給される外部電位VDD及び接地電位VSSを受け、これらに基づいて内部電圧VPP,VPE,VARYなどを生成する。尚、本明細書においてVDD,VPP,VPE,VARYとは、当該電位のレベルを示すほか、接地電位VSSに対する電位差電圧をも示す。例えば、VDDとは、外部電位VDDの電位レベルそのものを指すほか、接地電位VSSに対する電位差電圧をも示す。VPP,VPE,VARYについても同様である。本実施形態では、VPP>VDD>VPE≒VARYである。内部電位VPPは外部電位VDDを昇圧することによって生成され、内部電位VPE,VARYは外部電位VDDを降圧することによって生成される。内部電圧VPPは、主にロウデコーダ12において用いられる電圧である。ロウデコーダ12は、アドレス信号ADDに基づき選択したワード線WLをVPPレベルに駆動し、これによりメモリセルMCに含まれるセルトランジスタをオン導通させる。内部電圧VARYは、センス回路14において用いられる電圧である。センス回路14が活性化すると、ビット線対の一方をVARYレベル、他方をVSSレベルに駆動することにより、読み出されたリードデータの増幅を行う。内部電圧VPEは、アクセス制御回路20などの大部分の周辺回路の動作電圧として用いられる。これら周辺回路の動作電圧として外部電圧VDDよりも電圧の低い内部電圧VPEを用いることにより、半導体装置10の低消費電力化が図られている。電源回路30よって生成される各種内部電圧のレベルは、ヒューズ回路部100によって調整される。したがって、本実施形態における電源回路30は、ヒューズ回路部100によって特性が補正される第1の回路に相当する。以下の説明においては、電源回路30が生成する内部電圧VA図2には図示せずの調整動作について説明する。図3は、ヒューズ回路部100の構成を示す模式図である。図3に示すように、ヒューズ回路部100は、それぞれ複数の光学ヒューズからなる第1及び第2のラダーヒューズLFA,LFBと、各光学ヒューズの状態を判定する判定回路110と、判定回路110からの出力信号をデコードするデコーダ120とを備える。第1のラダーヒューズLFAは、第1のY座標Y1に配列された複数の光学ヒューズFA1,FA2によって構成され、第2のラダーヒューズLFBは第2のY座標Y2に配列された複数の光学ヒューズFB1,FB2によって構成される。各光学ヒューズの中心座標は、トリミング時における切断ポイントに相当する。したがって、第1のラダーヒューズLFAに対してトリミングを行う場合には、Y座標を第1のラダーヒューズLFAのY座標Y1に固定した状態で、レーザ照射位置をX軸方向に走査しながら、第1のラダーヒューズLFAを構成する複数の光学ヒューズFA1,FA2を選択的に切断する。同様に、第2のラダーヒューズLFBに対してトリミングを行う場合には、Y座標を第2のラダーヒューズLFBのY座標Y2に固定した状態で、レーザ照射位置をX軸方向に走査しながら、第2のラダーヒューズLFBを構成する複数の光学ヒューズFB1,FB2を選択的に切断する。本実施形態においては、第1のラダーヒューズLFAを構成する複数の光学ヒューズFA1,FA2の切断ポイントのX座標は、第2のラダーヒューズLFBを構成する複数の光学ヒューズFB1,FB2の切断ポイントのX座標に対してずれている。これにより、図3に示すように全体として光学ヒューズがジグザグにレイアウトされることになる。このようなレイアウトとすれば、第1のラダーヒューズLFAを構成する複数の光学ヒューズFA1,FA2と第2のラダーヒューズLFBを構成する複数の光学ヒューズFB1,FB2との距離を離すことができる。よって、複数の光学ヒューズFA1,FA2のピッチ、及び複数の光学ヒューズFB1,FB2のピッチを、それぞれ縮小できることから、ヒューズ回路部100の占有面積を縮小することが可能となる。但し、本発明においてこのようなジグザグのレイアウトとすることは必須ではない。各光学ヒューズは、一端がVSS配線に共通接続され、他端がそれぞれ対応する判定回路110に接続されている。VSS配線とは、接地電位VSSが供給される配線である。これにより各判定回路110へ入力されるヒューズ信号A1a~A4a,B1a~B4aは、対応する光学ヒューズが未切断状態であればVSSレベルとなり、対応する光学ヒューズFが切断されていればフローティング状態となる。各判定回路110には上記のヒューズ信号の他、プリチャージ信号PREが共通に供給されており、プリチャージ信号PREの変化によって対応する光学ヒューズが切断されているか否かを判定する。判定回路110によって生成される判定信号A1b~A4b,B1b~B4bは、デコーダ120に供給される。デコーダ120は、判定信号A1b~A4b,B1b~B4bをデコードすることによって選択信号SELを生成する。選択信号SELは図2に示す電源回路30に供給され、その値によって各種内部電圧のレベルを補正する。図4は、判定回路110の回路図である。図4に示す判定回路110は光学ヒューズFA1に対応する判定回路110であるが、他の光学ヒューズに対応する判定回路110も同じ回路構成を有している。図4に示すように、判定回路110は、ヒューズ信号A1aを受けて判定信号A1bを生成する2段のインバータ111,112と、VPE配線とインバータ111の入力ノードとの間に接続されたPチャンネル型のMOSトランジスタ113,114とを備えている。トランジスタ113のゲート電極にはプリチャージ信号PREが供給され、トランジスタ114のゲート電極にはインバータ111の出力信号が供給される。図5は、判定回路110の動作を説明するための動作波形図である。図5に示すように、時刻t1以前においてはプリチャージ信号PREがハイレベルであり、トランジスタ113はオフ状態である。このため、各ヒューズ信号A1a~A4a,B1a~B4aは、対応する光学ヒューズが未切断状態であればVSSレベルとなり、対応する光学ヒューズFが切断されていればフローティング状態となる。時刻t1においてプリチャージ信号PREがローレベルに変化すると、トランジスタ113がオンするため、各ヒューズ信号A1a~A4a,B1a~B4aのレベルは対応する光学ヒューズの切断状態に関わらずハイレベルVPERIにプリチャージされる。その後、時刻t2においてプリチャージ信号PREがハイレベルに戻ると、トランジスタ113は再びオフ状態となる。その結果、各ヒューズ信号A1a~A4a,B1a~B4aは、対応する光学ヒューズが未切断状態であればVSSレベルに戻る一方、対応する光学ヒューズFが切断されていればハイレベルVPERIを保持する。尚、ハイレベルVPERIは、内部電圧VPEであっても外部電位VDDであってもよい。各ヒューズ信号A1a~A4a,B1a~B4aのレベルは、判定回路110を構成するインバータ111及びトランジスタ114からなるラッチ回路によってラッチされ、判定信号A1b~A4b,B1b~B4bとして出力されることになる。判定信号A1b~A4b,B1b~B4bは、デコーダ120に供給される。図6は、デコーダ120の主要部の構成を示す回路図である。図6は、デコーダ120を構成する回路の一部として、判定信号A1b,B1b,B2bをデコードする回路部分を示しており、判定信号A1b,B1b,B2bの論理レベルの組み合わせによって8ビットの選択信号SEL0~SEL7のいずれか1ビットをハイレベルに活性化させる。図6においてBと表記された選択信号SEL0~SEL3は、判定信号A1bがローレベルである場合に活性化されうる信号群を示している。換言すれば、光学ヒューズFA1が未切断である場合に活性化されうる信号群である。この信号群Bによる電圧調整範囲は、図1bに示した調整可能範囲Bに対応する。これに対し、図6においてA又はCと表記された選択信号SEL4~SEL7は、判定信号A1bがハイレベルである場合に活性化されうる信号群を示している。換言すれば、光学ヒューズFA1が切断状態である場合に活性化されうる信号群である。これら信号群A及びCによる電圧調整範囲は、図1bに示した調整可能範囲A及びCにそれぞれ対応する。図7は、電源回路30の主要部の一部の構成を示す回路図である。図7は、電源回路30を構成する回路の一部として、所定の内部電圧VAを生成する回路部分を示している。この回路部分は、例えば電源回路30が有する周知なレギュレータ不図示を制御するオペアンプ不図示へ基準電圧として供給する内部電圧VAを示している。図7に示す回路部分は、電源電位VPE1と接地電位VSSとの間に直列接続された9個の抵抗素子R1~R9と、これら抵抗素子によって生成された内部電圧VPE11~VPE18のいずれか一つを選択するトランスファゲート200~207とを備える。電源電位VPE1は、図2の電源回路30が出力する内部電圧VPEに相当する。内部電圧VPE11のレベルは、次式で与えられる。内部電圧VPE15のレベルは、次式で与えられる。内部電圧VPE18のレベルは、次式で与えられる。他の内部電圧レベルも同様の式によって与えられ、その結果、内部電圧VPE11~VPE18の関係は、VPE11>VPE12VPE13VPE17>VPE18となる。抵抗素子R1~R9の抵抗値は任意である。一方、トランスファゲート200~207は、それぞれ対応する選択信号SEL0~SEL7に基づいて導通する。したがって、導通状態となるのはトランスファゲート200~207の中の一つのみであり、導通したトランスファゲートに対応する内部電圧VPE11~VPE18のいずれか一つが内部電圧VAとして出力されることになる。図8は、ヒューズを用いて行う内部電圧VAのレベル調整を説明するための模式図である。また、図9は、試作段階における内部電圧VAの調整可能範囲と量産段階における内部電圧VAの調整可能範囲との関係を説明するための模式図である。図8及び図9においてVAaと表記しているのが実際に得られる内部電圧VAの基準レベルであり、ハッチングで示されているのがトリミングによる電圧の調整量である。図8に示すように、トリミングによる電圧の調整幅をα1~-α2の範囲に設定する場合には、内部電圧VPE13~VPE16のいずれかが選択される。これに対し、トリミングによる電圧の調整幅をβ1~-β2の範囲に拡大する場合には、内部電圧VPE11~VPE18のいずれかが選択される。ここで、内部電圧VPE13~VPE16のいずれかを選択する場合、つまり調整幅をα1~-α2の範囲に設定する場合には、選択信号SEL0~SEL3のうち任意の選択信号を活性化できれば足り、他の選択信号SEL4~SEL7が活性化可能である必要はない。このことは、図6を用いて説明したとおり、使用する選択信号SEL0~SEL3が信号群Bに設定されることを意味するため、光学ヒューズFA1は必ず未切断状態で良いことになる。これにより、実際のトリミングにおいては、図3に示した第2のラダーヒューズLFBに対してトリミングを実行すれば足り、第1のラダーヒューズLFAに対してトリミングを実行する必要がなくなる。これに対し、内部電圧の選択可能範囲を内部電圧VPE11~VPE18に拡大する場合、つまり調整幅をβ1~-β2の範囲に拡大する場合には、プログラムすべき内容に応じて第1及び第2のラダーヒューズLFA,LFBの両方に対してトリミングを実行すればよい。このことは、3ビットの判定信号A1b,B1b,B2bのうち、判定信号A1bがバイナリ信号の上位ビットを構成し、判定信号B1b,B2bがバイナリ信号の下位ビットを構成することを意味する。したがって、例えば、試作段階のように半導体装置10の製造熟度が低い場合には、内部電圧VAの調整可能範囲を広く設定する必要があるため、第1及び第2のラダーヒューズLFA,LFBの両方を使用し、量産段階のように半導体装置10の製造熟度が高い場合には、第2のラダーヒューズLFBだけを使用すればよい。これにより、試作段階においては内部電圧VAの調整可能範囲を広く確保することができるとともに、量産段階のように内部電圧VAの調整可能範囲を限定可能である場合には、第1のラダーヒューズLFAを切断する必要がないことから、トリミング時間複数の光学ヒューズの総切断時間を短縮することが可能となる。尚、半導体ウェハの状態でトリミングを実施する場合を詳述する。半導体ウェハは、X方向及びY方向にマトリックス状に展開された複数のチップで構成される。複数のチップのそれぞれは、第1及び第2のラダーヒューズを含んでいる。半導体ウェハの状態で、複数のチップのすべてが試験される。レーザ照射装置は、試験後に、複数のチップの第1及び第2のラダーヒューズを、それぞれ対応する試験結果に基づいて切断する。半導体ウェハ上においてY軸を共通とするX方向に展開された複数のチップ第1のX列の試験結果補正データがすべて第2の範囲内であるとき、レーザ照射装置は第1のX列に対して第2のラダーヒューズのみを切断する。他方、第1のX列に含まれる少なくとも一つのチップの試験結果補正データが第1の範囲内を示すとき、レーザ照射装置は第1のX列に対し、第1のラダーヒューズが示すY軸へ移動して対応する前記少なくとも一つのチップが含む第1のラダーヒューズを切断し、その後、第2のラダーヒューズが示すY軸へ移動して第2のラダーヒューズを切断する。第2、第3のX列にそれぞれ展開する複数のチップに対しても、同様に処理する。図10は、変形例によるヒューズ回路部100aの回路図である。図10に示すヒューズ回路部100aは、判定回路110とデコーダ120との間にスイッチ部130が設けられている点において、図3に示したヒューズ回路部100と相違している。その他の点については、図3に示したヒューズ回路部100と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。スイッチ部130は、判定回路110から出力される判定信号の入れ替えを行う回路である。具体的には、判定信号Aib及び判定信号Bibiは1~4をそのまま判定信号Aic及び判定信号Bicとして出力するか、或いは、判定信号Bic及び判定信号Aicとして入れ替えて出力するかを選択する。図10に示す例では、判定信号A1b~A4b,B1b~B4bがすべてそのまま判定信号A1c~A4c,B1c~B4cとして出力されるよう設定された状態を示している。このようなスイッチ部130を設けることにより、デコーダ120に入力される判定信号A1c~A4c,B1c~B4cのそれぞれを第1のラダーヒューズLFAに割り当てるか第2のラダーヒューズLFBに割り当てるか切り替えることが可能となる。これにより、量産段階において例えば内部電圧VAの調整可能範囲を限定する場合、実際の限定範囲に応じてスイッチ部130の切り替えを行うことにより、どのような限定範囲であっても第1のラダーヒューズLFAの切断を不要とすることが可能となる。スイッチ部130の具体的な構成については特に限定されないが、マスクパターンの変更によってスイッチ部130の機能を実現することが可能である。この場合、試作段階から量産段階に移行する際に、調整可能範囲をどのように限定するかに応じてスイッチ部130を構成する配線層を変更すればよい。或いは、図11に示すヒューズ回路部100bのように、スイッチ部130を制御するROM回路140を設けても構わない。ROM回路140としては、電気的に書き込み可能なアンチヒューズ回路などを挙げることができる。ROM回路140を用いれば、マスクパターンの変更が不要となる。以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。例えば、上記実施形態では、補正の対象が内部電圧のレベルである場合を例に説明したが、本発明において、トリミングによる補正対象がこれに限定されるものではなく、他のパラメータを補正するためのトリミングに適用することも可能である。例えば、アクセス制御回路20内において、第1の信号と第2の信号の時間差遅延量を変更するトリミングに適用できる。一例として、第1の信号はワード線WLを活性する信号であり、第2の信号はセンスアンプSAを活性する信号である。第2の信号は、信号遅延回路によってその遅延量が調整される。また、上記実施形態では、補正データをバイナリ形式でプログラムする場合を例に説明したが、補正データのプログラムをバイナリ形式で行うことは必須でなく、光学ヒューズを1つ切断するごとに補正データが1ピッチ変化するようプログラムしても構わない。また、ヒューズ回路部100においては、判定回路110は、様々な回路形式でよい。更に、第1及び第2のラダーヒューズLFA,LFBに対して、一つの判定回路とすることも可能である。また、ROM回路140においては、アンチヒューズ回路に代えて、第2のラダーヒューズLFB内に、スイッチ部130を制御する光学ヒューズを更に設けても良い。第2のラダーヒューズLFBは、試作段階及び量産段階においても適用されるヒューズであるからである。また、オンザフライ方式においては、半導体ウェハ上においてY座標Y1が同一である第1及び第2のチップに対し、第1のチップに含まれる第2のラダーヒューズLFBと第2のチップに含まれる第2のラダーヒューズLFBとを連続的にプログラムすることができる。すなわち、チップごとにY座標の移動を行う必要はなく、例えばX方向へのスキャン及び光学ヒューズの切断を、X方向に展開される複数のチップに対して一括として実施することができる。また、上記実施形態では、Y軸が異なる2つのラダーヒューズを例に説明したが、3つ以上のラダーヒューズを用いても構わない。例えば、第1例として、Y軸が異なる3つのラダーヒューズ第1乃至第3のラダーヒューズを設け、試作段階では3つのラダーヒューズを切断し、量産段階では1つのラダーヒューズ第3のラダーヒューズまたは2つのラダーヒューズ第2及び第3のラダーヒューズを切断する。第2例として、4つのラダーヒューズ第1乃至第4のラダーヒューズを設け、試作段階では4つのラダーヒューズを切断し、量産段階では2つのラダーヒューズ第3及び第4のラダーヒューズを切断する。いずれにおいても、レーザ照射位置のY座標の移動を削減でき、トリミング時間複数の光学ヒューズの総切断時間を減少させることができる。第1及び第2の例においても、本願の技術範囲に含まれることは言うまでもない。また、オンザフライ方式によるヒューズトリミングは、半導体ウェハ上を基準固定としてレーザ照射位置を移動させる第1の方式でも良いし、レーザ照射位置を基準固定として半導体ウェハを移動させる第2の方式でも良い。例えばこの明細書において、レーザ照射位置をX方向にスキャンするという表現は、第1及び第2の方式は実質的に同じことを示している。よって、どちらの方式も本願の技術範囲に含まれることは言うまでもない。本願の技術思想は、光学ヒューズを有する半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、上記実施形態において開示する回路形式限られない。本発明の半導体装置の技術思想は、光学ヒューズを有する様々な半導体装置に適用することができる。例えば、CPUCentralProcessingUnit、MCUMicroControlUnit、DSPDigitalSignalProcessor、ASICApplicationSpecificIntegratedCircuit、ASSPApplicationSpecificStandardProduct、メモリMemory等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、SOCシステムオンチップ、MCPマルチチップパッケージやPOPパッケージオンパッケージなどが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。また、トランジスタとして電界効果トランジスタFieldEffectTransistorFETを用いる場合には、MOSMetalOxideSemiconductor以外にもMISMetalInsulatorSemiconductor、TFTThinFilmTransistor等の様々なFETに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。更に、NMOSトランジスタN型チャネルMOSトランジスタは、第1導電型のトランジスタ、PMOSトランジスタP型チャネルMOSトランジスタは、第2導電型のトランジスタの代表例である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。以下、本発明の態様の一部を付記として記載する。付記1第1の回路の特性を補正する補正データが第1の範囲内にある場合には、レーザ照射位置のY座標をN回N≧1移動させて、複数のY座標のそれぞれにおいて、Y座標を固定したまま前記レーザ照射位置をX方向にスキャンしながら対応するラダーヒューズに含まれる複数の光学ヒューズの少なくとも一つを切断し、前記補正データが第2の範囲内にある場合には、前記レーザ照射位置のY座標をM回0≦M<N移動させて、1または複数のY座標のそれぞれにおいて、Y座標を固定したまま前記レーザ照射位置をX方向にスキャンしながら対応するラダーヒューズに含まれる複数の光学ヒューズの少なくとも一つを切断する、半導体装置の製造方法。付記2前記第1の範囲は、前記第2の範囲よりも広い、付記1に記載の半導体装置の製造方法。付記3前記第1の回路をそれぞれ含む複数のチップが、半導体ウェハのX及びY方向に展開され、前記X方向へのスキャン及び前記光学ヒューズの切断は、前記X方向に展開される前記複数のチップに対して一括して実施する、付記1または2に記載の半導体装置の製造方法。付記4前記第1の回路をそれぞれ含む複数のチップが、半導体ウェハのX及びY方向に展開され、前記N回の移動及びM回の移動は、前記Y方向に展開される前記複数のチップのそれぞれにおいて実施する、付記1乃至3のいずれか一項に記載の半導体装置の製造方法。付記5第1の回路の特性を補正する補正データが第1の範囲内にある場合には、Y座標を第1のY座標に固定したままレーザ照射位置をX方向にスキャンしながら第1のラダーヒューズに含まれる複数の光学ヒューズの少なくとも一つを切断し、更に、Y座標を第1のY座標から第2のY座標に移動し、Y座標を前記第2のY座標に固定したままレーザ照射位置をX方向にスキャンしながら第2のラダーヒューズに含まれる複数の光学ヒューズの少なくとも一つを切断し、よって、少なくとも第1及び第2のラダーヒューズを切断することによって、前記第1の回路の特性を前記第1の範囲内に補正し、前記補正データが第2の範囲内にある場合には、前記第1のラダーヒューズに含まれる複数の光学ヒューズのいずれも切断することなく、Y座標を前記第2のY座標に固定したままレーザ照射位置をX方向にスキャンしながら前記第2のラダーヒューズに含まれる複数の光学ヒューズの少なくとも一つを切断し、よって、少なくともレーザ照射位置を前記第1のY座標と前記第2のY座標の間で移動させることなく、前記第2のラダーヒューズのみを切断することによって、前記第1の回路の特性を前記第2の範囲内に補正する、半導体装置の製造方法。付記6前記第1の範囲は、前記第2の範囲よりも広い、付記5に記載の半導体装置の製造方法。付記7第1の回路と、前記第1の回路の特性を補正する補正データを記憶する複数の光学ヒューズと、を備え、前記複数の光学ヒューズは、切断ポイントが第1のY座標と複数のX座標の交点にそれぞれ位置する複数の光学ヒューズで構成される第1のラダーヒューズと、切断ポイントが第2のY座標と複数のX座標の交点にそれぞれ位置する複数の光学ヒューズで構成される第2のラダーヒューズと、を少なくとも含んで構成され、前記補正データが第1の範囲内にある場合には、少なくとも一つの光学ヒューズが切断された前記第1のラダーヒューズの出力と、少なくとも一つの光学ヒューズが切断された前記第2のラダーヒューズの出力と、によって前記補正データの値が示され、前記補正データが第2の範囲内にある場合には、いずれの光学ヒューズも切断されていない前記第1のラダーヒューズの出力と、少なくとも一つの光学ヒューズが切断された前記第2のラダーヒューズの出力と、によって前記補正データの値が示される、半導体装置。付記8前記第1の範囲は、前記第2の範囲よりも広い、付記7に記載の半導体装置。付記9前記第1のラダーヒューズは、前記補正データの上位ビットに割り当てられ、前記第2のラダーヒューズは、前記補正データの下位ビットに割り当てられている、付記7又は8に記載の半導体装置。付記10更に、前記補正データを構成する複数ビットのそれぞれを、前記第1のラダーヒューズに割り当てるか前記第2のラダーヒューズに割り当てるかを選択するスイッチ部を備える、付記7乃至9のいずれか一項に記載の半導体装置。付記11更に、前記スイッチ部を制御するROMを有する、付記10に記載の半導体装置。付記12前記第1のラダーヒューズを構成する複数の光学ヒューズの切断ポイントのX座標は、前記第2のラダーヒューズを構成する複数の光学ヒューズの切断ポイントのX座標に対してずれている、付記7乃至11のいずれか一項に記載の半導体装置。付記13更に、前記第1及び第2のラダーヒューズを構成する複数の光学ヒューズに対してそれぞれ設けられ、対応する光学ヒューズが切断されているか否かを判定する複数の第2の回路を備え、前記複数の第2の回路が示す判定結果が、前記補正データとして前記第1の回路に供給される、付記7乃至12のいずれか一項に記載の半導体装置。付記14前記第1の回路は電圧生成回路であり、前記補正データは前記電圧生成回路から出力される電圧値を補正するためのデータである、付記7乃至13のいずれか一項に記載の半導体装置。"