"各々が、印加される電圧の極性に応じて可逆的に抵抗状態が変化する記憶素子と、駆動対象の記憶素子を選択するためのトランジスタとを有する複数のメモリセルと、前記複数のメモリセルに接続された、複数のワード線ならびに複数の第1および第2のビット線と、前記ワード線ならびに第1および第2のビット線に対して所定の電位を印加することにより、駆動対象の記憶素子の抵抗状態を、低抵抗状態と高抵抗状態との間で選択的に変化させる駆動部とを備え、前記駆動部は、一のワード線上に位置する第1の記憶素子に対して、その抵抗状態を前記高抵抗状態から前記低抵抗状態へと変化させるセット動作を行うと共に、前記一のワード線上に位置する第2の記憶素子に対して、その抵抗状態を前記低抵抗状態から前記高抵抗状態へと変化させるリセット動作を行う際に、前記一のワード線に対して所定のワード線電位を印加すると共に、前記第1の記憶素子に対応する前記第1および第2のビット線のうちの低電位側のビット線の電位が、前記第2の記憶素子に対応する前記低電位側のビット線の電位と比べて所定の電位差の分だけ高くなるように設定する記憶装置。前記駆動部は、前記第1の記憶素子に対応する前記第1および第2のビット線の間に、前記セット動作を行うための所定のセット電圧を、前記第2の記憶素子に対応する前記第1および第2のビット線の間に、前記リセット動作を行うための所定のリセット電圧を、それぞれ印加する請求項1に記載の記憶装置。前記所定の電位差が、前記記憶素子に対して前記リセット動作を行う際に設定されるリセット電位から、前記記憶素子に対して前記セット動作を行う際に設定されるセット電位を差し引いて得られる電位差である請求項1または請求項2に記載の記憶装置。前記所定のワード線電位が、前記リセット電位である請求項3に記載の記憶装置。前記メモリセルでは、前記ワード線が前記トランジスタのゲートに接続され、前記第1のビット線が、前記トランジスタにおけるソースおよびドレインのうちの一方側に接続され、前記第2のビット線が、前記記憶素子を介して、前記トランジスタにおけるソースおよびドレインのうちの他方側に接続されている請求項1または請求項2に記載の記憶装置。前記記憶素子は、第1電極、記憶層および第2電極をこの順に有し、前記記憶層では、前記第1電極と前記第2電極との間に印加される電圧の極性に応じて、可逆的に抵抗状態が変化する請求項1または請求項2に記載の記憶装置。前記記憶層は、前記第1電極側に設けられた抵抗変化層と、前記第2電極側に設けられたイオン源層とを有する請求項6に記載の記憶装置。前記記憶素子では、前記第1電極側に負電位が印加されると共に前記第2電極側に正電位が印加されると、前記イオン源層中のイオンが前記第1電極側に移動して前記抵抗変化層が低抵抗化することにより、前記セット動作が行われ、前記第1電極側に正電位が印加されると共に前記第2電極側に負電位が印加されると、前記イオン源層中のイオンが前記第2電極側に移動して前記抵抗変化層が高抵抗化することにより、前記リセット動作が行われる請求項7に記載の記憶装置。各々が、印加される電圧の極性に応じて可逆的に抵抗状態が変化する記憶素子と、駆動対象の記憶素子を選択するためのトランジスタとを有する複数のメモリセルと、前記複数のメモリセルに接続された複数のワード線ならびに複数の第1および第2のビット線とを備えた記憶装置を動作させる際に、一のワード線に対して所定のワード線電位を印加すると共に、前記一のワード線上に位置する第1の記憶素子に対応する前記第1および第2のビット線のうちの低電位側のビット線の電位が、前記一のワード線上に位置する第2の記憶素子に対応する前記低電位側のビット線の電位と比べて所定の電位差の分だけ高くなるように設定しつつ、前記第1および第2のビット線の間に所定の電圧を印加することにより、前記第1の記憶素子に対して、その抵抗状態を高抵抗状態から低抵抗状態へと変化させるセット動作を行うと共に、前記第2の記憶素子に対して、その抵抗状態を前記低抵抗状態から前記高抵抗状態へと変化させるリセット動作を行う記憶装置の動作方法。各々が、印加される電圧の極性に応じて可逆的に抵抗状態が変化する記憶素子と、駆動対象の記憶素子を選択するためのトランジスタとを有する複数のメモリセルと、固定の抵抗値を示す複数の抵抗素子と、前記複数のメモリセルに接続された、複数のワード線ならびに複数の第1および第2のビット線と、前記ワード線ならびに第1および第2のビット線に対して所定の電位を印加することにより、駆動対象の記憶素子の抵抗状態を、低抵抗状態と高抵抗状態との間で選択的に変化させる駆動部とを備え、前記メモリセルでは、前記ワード線が前記トランジスタのゲートに接続され、前記第1のビット線が、前記抵抗素子を介して、前記トランジスタにおけるソースおよびドレインのうちの一方側に接続され、前記第2のビット線が、前記記憶素子を介して、前記トランジスタにおけるソースおよびドレインのうちの他方側に接続されている記憶装置。前記抵抗素子の抵抗値は、前記記憶素子の前記低抵抗状態における抵抗値に略等しい請求項10に記載の記憶装置。前記駆動部は、一のワード線上に位置する第1の記憶素子に対して、その抵抗状態を前記高抵抗状態から前記低抵抗状態へと変化させるセット動作を行うと共に、前記一のワード線上に位置する第2の記憶素子に対して、その抵抗状態を前記低抵抗状態から前記高抵抗状態へと変化させるリセット動作を行う際に、前記一のワード線に対して所定のワード線電位を印加すると共に、前記第1の記憶素子に対応する前記第1および第2のビット線のうちの低電位側のビット線の電位と、前記第2の記憶素子に対応する前記低電位側のビット線の電位とが互いに等しくなるように設定しつつ、前記第1の記憶素子に対応する前記第1および第2のビット線の間に、前記セット動作を行うための所定のセット電圧を、前記第2の記憶素子に対応する前記第1および第2のビット線の間に、前記リセット動作を行うための所定のリセット電圧を、それぞれ印加する請求項10または請求項11に記載の記憶装置。前記所定のワード線電位が、前記記憶素子に対して前記リセット動作を行う際に設定されるリセット電位である請求項12に記載の記憶装置。前記第1の記憶素子に対して前記セット動作が行われるときに、前記リセット電位から前記記憶素子に対して前記セット動作を行う際に設定されるセット電位を差し引いて得られる電位差が、前記第1の記憶素子と前記トランジスタを介して接続された抵抗素子の両端間に生ずる請求項13に記載の記憶装置。前記第1のビット線と前記トランジスタにおけるソースおよびドレインのうちの一方側との接続部分に、前記抵抗素子が形成されている請求項10または請求項11に記載の記憶装置。前記接続部分が、結晶性半導体または非晶質半導体からなり、前記結晶性半導体または前記非晶質半導体における不純物濃度によって、前記抵抗素子の抵抗値が調整されている請求項15に記載の記憶装置。前記抵抗素子が、2つのメモリセル同士で共有化されている請求項10または請求項11に記載の記憶装置。前記記憶素子は、第1電極、記憶層および第2電極をこの順に有し、前記記憶層では、前記第1電極と前記第2電極との間に印加される電圧の極性に応じて、可逆的に抵抗状態が変化する請求項10または請求項11に記載の記憶装置。前記記憶層は、前記第1電極側に設けられた抵抗変化層と、前記第2電極側に設けられたイオン源層とを有する請求項18に記載の記憶装置。各々が、印加される電圧の極性に応じて可逆的に抵抗状態が変化する記憶素子と、駆動対象の記憶素子を選択するためのトランジスタとを有する複数のメモリセルと、固定の抵抗値を示す複数の抵抗素子と、前記複数のメモリセルに接続された複数のワード線ならびに複数の第1および第2のビット線とを備えると共に、前記メモリセルにおいて、前記ワード線が前記トランジスタのゲートに接続され、前記第1のビット線が前記抵抗素子を介して前記トランジスタにおけるソースおよびドレインのうちの一方側に接続され、前記第2のビット線が前記記憶素子を介して前記トランジスタにおけるソースおよびドレインのうちの他方側に接続されている記憶装置を動作させる際に、一のワード線に対して所定のワード線電位を印加すると共に、前記一のワード線上に位置する第1の記憶素子に対応する前記第1および第2のビット線のうちの低電位側のビット線の電位と、前記一のワード線上に位置する第2の記憶素子に対応する前記低電位側のビット線の電位とが互いに等しくなるように設定しつつ、前記第1の記憶素子に対応する前記第1および第2のビット線の間に、前記セット動作を行うための所定のセット電圧を、前記第2の記憶素子に対応する前記第1および第2のビット線の間に、前記リセット動作を行うための所定のリセット電圧を、それぞれ印加することにより、前記第1の記憶素子に対して、その抵抗状態を高抵抗状態から低抵抗状態へと変化させるセット動作を行うと共に、前記第2の記憶素子に対して、その抵抗状態を前記低抵抗状態から前記高抵抗状態へと変化させるリセット動作を行う記憶装置の動作方法。この特許文献1の記憶素子は、2つの電極の間に、ある金属を含むイオン導電体記憶層を挟む構造としたものである。この記憶素子では、2つの電極のいずれか一方にイオン導電体中に含まれる金属を含ませている。これにより、2つの電極間に電圧を印加した場合に、電極中に含まれる金属がイオン導電体中にイオンとして拡散し、イオン導電体の抵抗値あるいはキャパシタンス等の電気特性が変化するようになっている。ところで、上記したバイポーラ型の抵抗変化型記憶素子では一般に、高抵抗状態から低抵抗状態に変化させる動作セット動作の際に流れる電流と同程度の電流が逆方向に流れると、低抵抗状態から高抵抗状態へと変化する動作リセット動作がなされることが知られている。このような特性に起因して、上記した1T1R型の不揮発性メモリセルがアレイ化された記憶装置不揮発性メモリアレイでは、トランジスタのゲートワード線に印加される電圧ワード線電位が、セット動作時とリセット動作時とで異なる値となってしまう。このため、従来の不揮発性メモリアレイ記憶装置では、同一のワード線上に位置する任意の複数のメモリセルに対して、同時に並行してセット動作とリセット動作とを実行することができない。その結果、同一のワード線上でセット動作期間とリセット動作期間とを別々に割り当てる必要が生じ、記憶装置の動作速度を向上させるのが困難となっていた。本発明はかかる問題点に鑑みてなされたもので、その目的は、動作速度を向上させることが可能な記憶装置およびその動作方法を提供することにある。本発明の第1の記憶装置は、各々が、印加される電圧の極性に応じて可逆的に抵抗状態が変化する記憶素子と、駆動対象の記憶素子を選択するためのトランジスタとを有する複数のメモリセルと、複数のメモリセルに接続された複数のワード線ならびに複数の第1および第2のビット線と、ワード線ならびに第1および第2のビット線に対して所定の電位を印加することにより、駆動対象の記憶素子の抵抗状態を、低抵抗状態と高抵抗状態との間で選択的に変化させる駆動部とを備えたものである。この駆動部は、一のワード線上に位置する第1の記憶素子に対して、その抵抗状態を高抵抗状態から低抵抗状態へと変化させるセット動作を行うと共に、上記一のワード線上に位置する第2の記憶素子に対して、その抵抗状態を低抵抗状態から高抵抗状態へと変化させるリセット動作を行う際に、上記一のワード線に対して所定のワード線電位を印加すると共に、第1の記憶素子に対応する第1および第2のビット線のうちの低電位側のビット線の電位が、第2の記憶素子に対応する上記低電位側のビット線の電位と比べて所定の電位差の分だけ高くなるように設定する。本発明の第1の記憶装置の動作方法は、各々が、印加される電圧の極性に応じて可逆的に抵抗状態が変化する記憶素子と、駆動対象の記憶素子を選択するためのトランジスタとを有する複数のメモリセルと、複数のメモリセルに接続された複数のワード線ならびに複数の第1および第2のビット線とを備えた記憶装置を動作させる際に、一のワード線に対して所定のワード線電位を印加すると共に、上記一のワード線上に位置する第1の記憶素子に対応する第1および第2のビット線のうちの低電位側のビット線の電位が、上記一のワード線上に位置する第2の記憶素子に対応する上記低電位側のビット線の電位と比べて所定の電位差の分だけ高くなるように設定しつつ、第1および第2のビット線の間に所定の電圧を印加することにより、第1の記憶素子に対して、その抵抗状態を高抵抗状態から低抵抗状態へと変化させるセット動作を行うと共に、第2の記憶素子に対して、その抵抗状態を低抵抗状態から高抵抗状態へと変化させるリセット動作を行うようにしたものである。本発明の第1の記憶装置および第1の記憶装置の動作方法では、ワード線ならびに第1および第2のビット線に対して所定の電位が印加されることにより、駆動対象の記憶素子の抵抗状態が、低抵抗状態と高抵抗状態との間で選択的に変化する。ここで、一のワード線上に位置する第1の記憶素子に対してセット動作抵抗状態を高抵抗状態から低抵抗状態へと変化させる動作を行うと共に、上記一のワード線上に位置する第2の記憶素子に対してリセット動作抵抗状態を低抵抗状態から高抵抗状態へと変化させる動作を行う際には、上記一のワード線に対して所定のワード線電位が印加されると共に、第1の記憶素子に対応する第1および第2のビット線のうちの低電位側のビット線の電位が、第2の記憶素子に対応する上記低電位側のビット線の電位と比べて所定の電位差の分だけ高くなるように設定される。これにより、上記一のワード線に印加される電圧上記ワード線電位が、セット動作時第1の記憶素子側とリセット動作時第2の記憶素子側とで共通化される同一となる。その結果、同一のワード線上に位置する任意の複数のメモリセルに対して、同時に並行してセット動作とリセット動作とを実行することができるようになる。なお、記憶素子に対する書き込み動作および消去動作を、低抵抗化高抵抗状態から低抵抗状態への変化および高抵抗化低抵抗状態から高抵抗状態への変化のいずれに対応させるかは定義の問題であるが、本明細書では、低抵抗状態を書き込み状態、高抵抗状態を消去状態と定義する。本発明の第2の記憶装置は、各々が、印加される電圧の極性に応じて可逆的に抵抗状態が変化する記憶素子と、駆動対象の記憶素子を選択するためのトランジスタとを有する複数のメモリセルと、固定の抵抗値を示す複数の抵抗素子と、複数のメモリセルに接続された複数のワード線ならびに複数の第1および第2のビット線と、ワード線ならびに第1および第2のビット線に対して所定の電位を印加することにより、駆動対象の記憶素子の抵抗状態を、低抵抗状態と高抵抗状態との間で選択的に変化させる駆動部とを備えたものである。上記メモリセルでは、ワード線がトランジスタのゲートに接続され、第1のビット線が、抵抗素子を介してトランジスタにおけるソースおよびドレインのうちの一方側に接続され、第2のビット線が、記憶素子を介してトランジスタにおけるソースおよびドレインのうちの他方側に接続されている。本発明の第2の記憶装置の動作方法は、各々が、印加される電圧の極性に応じて可逆的に抵抗状態が変化する記憶素子と、駆動対象の記憶素子を選択するためのトランジスタとを有する複数のメモリセルと、固定の抵抗値を示す複数の抵抗素子と、複数のメモリセルに接続された複数のワード線ならびに複数の第1および第2のビット線とを備えると共に、メモリセルにおいて、ワード線がトランジスタのゲートに接続され、第1のビット線が抵抗素子を介してトランジスタにおけるソースおよびドレインのうちの一方側に接続され、第2のビット線が記憶素子を介してトランジスタにおけるソースおよびドレインのうちの他方側に接続されている記憶装置を動作させる際に、一のワード線に対して所定のワード線電位を印加すると共に、上記一のワード線上に位置する第1の記憶素子に対応する第1および第2のビット線のうちの低電位側のビット線の電位と、上記一のワード線上に位置する第2の記憶素子に対応する上記低電位側のビット線の電位とが互いに等しくなるように設定しつつ、第1の記憶素子に対応する第1および第2のビット線の間にセット動作を行うための所定のセット電圧を、第2の記憶素子に対応する第1および第2のビット線の間にリセット動作を行うための所定のリセット電圧をそれぞれ印加することにより、第1の記憶素子に対して、その抵抗状態を高抵抗状態から低抵抗状態へと変化させるセット動作を行うと共に、第2の記憶素子に対して、その抵抗状態を低抵抗状態から高抵抗状態へと変化させるリセット動作を行うようにしたものである。本発明の第2の記憶装置および第2の記憶装置の動作方法では、ワード線ならびに第1および第2のビット線に対して所定の電位が印加されることにより、駆動対象の記憶素子の抵抗状態が、低抵抗状態と高抵抗状態との間で選択的に変化する。ここで、上記メモリセルでは、ワード線がトランジスタのゲートに接続され、第1のビット線が、抵抗素子を介してトランジスタにおけるソースおよびドレインのうちの一方側に接続され、第2のビット線が、記憶素子を介してトランジスタにおけるソースおよびドレインのうちの他方側に接続されている。すなわち、メモリセル内では、トランジスタを基準として第1のビット線側抵抗素子側と第2のビット線側抵抗変化型の記憶素子側とで、対称な回路構成となる。これにより、例えば、一のワード線上に位置する第1の記憶素子に対してセット動作抵抗状態を高抵抗状態から低抵抗状態へと変化させる動作を行うと共に、上記一のワード線上に位置する第2の記憶素子に対してリセット動作抵抗状態を低抵抗状態から高抵抗状態へと変化させる動作を行う際に、上記一のワード線に印加される電圧ワード線電位が、セット動作時第1の記憶素子側とリセット動作時第2の記憶素子側とで共通化可能となる同一とすることが可能となる。その結果、同一のワード線上に位置する任意の複数のメモリセルに対して、同時に並行してセット動作とリセット動作とを実行することができるようになる。本発明の第1の記憶装置および第1の記憶装置の動作方法によれば、一のワード線上に位置する第1の記憶素子に対してセット動作を行うと共に上記一のワード線上に位置する第2の記憶素子に対してリセット動作を行う際に、上記一のワード線に対して所定のワード線電位を印加すると共に、第1の記憶素子に対応する上記低電位側のビット線の電位が、第2の記憶素子に対応する上記低電位側のビット線の電位と比べて所定の電位差の分だけ高くなるように設定するようにしたので、同一のワード線上に位置する任意の複数のメモリセルに対して、同時に並行してセット動作とリセット動作とを実行することができる。よって、記憶装置の動作速度を向上させることが可能となる。本発明の第2の記憶装置および第2の記憶装置の動作方法によれば、上記メモリセルにおいて、ワード線がトランジスタのゲートに接続され、第1のビット線が抵抗素子を介してトランジスタにおけるソースおよびドレインのうちの一方側に接続され、第2のビット線が記憶素子を介してトランジスタにおけるソースおよびドレインのうちの他方側に接続されているようにしたので、同一のワード線上に位置する任意の複数のメモリセルに対して、同時に並行してセット動作とリセット動作とを実行することができる。よって、記憶装置の動作速度を向上させることが可能となる。以下、本発明の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。1.第1の実施の形態セット動作側の記憶素子に対応するビット線電位が、リセット動作の記憶素子に対応するビット線電位と比べて高くなるように設定する例2.第2の実施の形態選択用のトランジスタを基準として記憶素子と反対側の位置に、固定の抵抗値を示す抵抗素子を設けた例3.変形例変形例1,2記憶素子の他の構成例その他の変形例<第1の実施の形態>[記憶装置1の構成]図1は、本発明の第1の実施の形態に係る記憶装置記憶装置1のブロック構成を表すものである。この記憶装置1は、複数のメモリセル20を有するメモリアレイ2と、ワード線駆動部31と、ビット線駆動部センスアンプ32とを備えている。これらのうち、ワード線駆動部31およびビット線駆動部センスアンプ32が、本発明における駆動部の一具体例に対応する。ワード線駆動部31は、行方向に平行して並んで配置された複数ここではmm:2以上の整数個のワード線WL1~WLmに対して、所定の電位後述するワード線電位を印加するものである。ビット線駆動センスアンプ部32は、列方向に平行して並んで配置された複数ここではm個のビット線BL11~BL1m第1のビット線および複数ここではm個のビット線BL21~BL2m第2のビット線に対してそれぞれ、所定の電位を印加するものである。これにより、ビット線BL11,BL21間,ビット線BL12,BL22間,...,ビット線BL1m,BL2m間においてそれぞれ、所定の電圧後述するセット電圧またはリセット電圧が印加されるようになっている。このビット線駆動センスアンプ部32はまた、上記したm個のビット線BL11~BL1m,BL21~2mを用いて、各メモリセル20から情報データの読み出し動作を行うと共に、内部のセンスアンプにおいて所定の信号増幅処理を行う機能も有している。なお、以下では、ビット線BL11~BL1mの総称としてビット線BL1を、ビット線BL21~2mの総称としてビット線BL2を、適宜用いるものとする。このようにして、ワード線駆動部31およびビット線駆動部センスアンプ32は、メモリアレイ2内の複数のメモリセル20の中から駆動対象動作対象となるメモリセル20を選択し、情報の書き込み動作、消去動作または読み出し動作を選択的に行うようになっている。[メモリアレイ2の構成]メモリアレイ2では、図1に示したように、複数のメモリセル20が行列状マトリクス状に配置されている。図2は、メモリアレイ2の回路構成例を表したものである。このメモリアレイ2では、各メモリセル20に対して、1つのワード線WLと、一対のビット線BL1,BL2とが接続されている。また、図2および図3に示したように、各メモリセル20は、1つの記憶素子21と、1つの選択トランジスタ22トランジスタとを有しており、いわゆる1T1R型の回路構成メモリセルとなっている。このメモリセル20では、ワード線WLがトランジスタ22のゲートに接続され、ビット線BL1が、ビットコンタクトBCを介して、トランジスタ22におけるソースおよびドレインのうちの一方側に接続されている。ビット線BL2は記憶素子21を介して、トランジスタ22におけるソースおよびドレインのうちの他方側ノードコンタクトNC側に接続されている。また、ここでは図2に示したように、ビットコンタクトBCが、ビット線BL1方向に沿った上下2つのメモリセル20同士で共有化共通化されている。これにより、メモリアレイ2の省面積化が図られている。ただし、このような構成には限られず、ビットコンタクトBCがメモリセル20ごとに個別に設けられているようにしてもよい。選択トランジスタ22は、駆動対象の記憶素子21を選択するためのトランジスタであり、例えばMOSMetalOxideSemiconductorトランジスタからなる。ただし、これには限られず、他の構造のトランジスタを用いてもよい。記憶素子21記憶素子21は、印加される電圧の極性に応じて可逆的に抵抗状態が変化する低抵抗状態と高抵抗状態との間で変化することを利用して、情報データの記憶書き込みおよび消去を行う素子である。この記憶素子21は、図4に断面図で示したように、下部電極211第1電極、記憶層212および上部電極213第2電極をこの順に有している。下部電極211は、トランジスタ22側ノードコンタクトNC側に設けられた電極である。この下部電極21は、半導体プロセスに用いられる配線材料、例えば、Wタングステン,WN窒化タングステン,窒化チタンTiN,窒化タンタルTaN等の金属または金属窒化物により構成されている。ただし、下部電極21の構成材料としては、これらには限られない。記憶層212は、上部電極213側に設けられたイオン源層212Bと、下部電極211側に設けられた抵抗変化層212Aとを有する積層構造となっている。この記憶層212では、詳細は後述するが、下部電極211と上部電極213との間に印加される電圧の極性に応じて、可逆的に抵抗状態が変化する低抵抗状態と高抵抗状態との間で変化するようになっている。イオン源層212Bは、陰イオン化するイオン伝導材料として、テルルTe,硫黄SおよびセレンSeのうち少なくとも1種のカルコゲン元素を含んでいる。また、イオン源層212Bは、陽イオン化可能な金属元素としてジルコニウムZrやハフニウムHfおよび/または銅Cu、更に消去時に酸化物を形成する元素としてアルミニウムAlおよび/またはゲルマニウムGeを含んでいる。具体的には、イオン源層212Bは、例えば、ZrTeAl、ZrTeAlGe、CuZrTeAl、CuTeGe、CuSiGeなどの組成のイオン源層材料により構成されている。なお、イオン源層212Bは、上記以外にも他の元素、例えばケイ素Siやホウ素Bを含んでいてもよい抵抗変化層212Aは、電気伝導上のバリアとして情報保持特性を安定化させる機能を有するものであり、イオン源層212Bよりも抵抗値の高い材料により構成されている。抵抗変化層212Aの構成材料としては、例えば、好ましくはGdガドリニウムなどの希土類元素、Al,Mgマグネシウム,Ta,SiシリコンおよびCuのうちの少なくとも1種を含む酸化物もしくは窒化物などが挙げられる。上部電極213は、下部電極211と同様に公知の半導体配線材料により構成されており、中でも、ポストアニールを経てもイオン源層212Bと反応しない安定な材料が好ましい。このような記憶素子21を用いて構成されたメモリアレイ2は、例えば図5に示したような平面構成となっている。また、このメモリアレイ2を図5中のII方向から見ると、例えば図6に示したような側面構成となっている。すなわち、メモリアレイ2は、例えば基板11上に、複数の平行なワード線WLと、複数の平行なビット線BL1と、複数の平行なビット線BL2とを有している。基板11は、例えばシリコンSi基板により構成され、その表面には、トランジスタ例えば、前述した選択トランジスタ22の拡散層活性領域11Aが設けられている。この拡散層11Aは、素子分離層11Bにより互いに分離されている。ワード線WLは、トランジスタのゲートを兼ねており、基板11上に、例えば図5において横方向に配置されている。ワード線WLの上面および側面は、絶縁層12Aにより覆われている。ビット線BL1,BL2はそれぞれ、ワード線WLに垂直な方向、例えば図5において縦方向に設けられている。このうち、ビット線BL1の上面および側面は、絶縁層12Bにより覆われている。隣接する2本のワード線WLの間には、ビットコンタクトBCが設けられている。ビットコンタクトBCでは、ビット線BL1と拡散層11Aとが接続されるようになっており、トランジスタのソースまたはドレインの一方を兼ねている。ビットコンタクトBCと拡散層11Aとの間には、接続プラグ13が設けられている。ビットコンタクトBCを挟んで隣接する2本のワード線WLのそれぞれを間にしてビットコンタクト電極BCと反対側には、ノードコンタクトNCが設けられている。ノードコンタクトNCでは、下部電極211と拡散層11Aとが接続されるようになっており、トランジスタのソースまたはドレインの他方を兼ねている。ノードコンタクトNCと拡散層11Aとの間には、接続プラグ14が設けられている。なお、ビットコンタクトBCは、隣接する2つのトランジスタにより共有される一方、ノードコンタクトNCは、各トランジスタに1つずつ設けられている。上記した記憶素子20における記憶層212の上面および側面は、絶縁層12Cにより覆われている。また、この記憶層のうちのイオン源層212Bと上部電極213との間には、接続プラグ15が設けられている。なお、記憶素子20における上部電極213は、前述したビット線BL2の一部を兼ねている。[記憶装置1の作用効果]1.基本動作この記憶装置1では、図1および図2に示したように、ワード線駆動部31が、m個のワード線WL1~WLmに対して所定の電位後述するワード線電位を印加する。また、それと共に、ビット線駆動センスアンプ部32が、m個のビット線BL11~BL1mおよびm個のビット線BL21~BL2mに対してそれぞれ、所定の電位を印加する。換言すると、ビット線BL11,BL21間,ビット線BL12,BL22間,...,ビット線BL1m,BL2m間にそれぞれ、所定の電圧後述するセット電圧またはリセット電圧を印加する。これにより、メモリアレイ2内の複数のメモリセル20の中から駆動対象動作対象となるメモリセル20が選択され、情報の書き込み動作、消去動作または読み出し動作が選択的に行われる。具体的には、各メモリセル20内の記憶素子21では、下部電極211と上部電極213との間に印加される電圧の極性に応じて、可逆的に記憶層212の抵抗状態が変化する低抵抗状態と高抵抗状態との間で変化する。これを利用して記憶素子21では、情報の書き込み動作または消去動作がなされる。一方、ビット線駆動センスアンプ部32は、m個のビット線BL11~BL1m,BL21~2mを用いて、駆動対象動作対象のメモリセル20内の記憶素子21から、情報の読み出し動作を行うと共に、内部のセンスアンプにおいて所定の信号増幅処理を行う。このようにして、記憶素子21から情報の読み出し動作がなされる。なお、駆動対象動作対象のメモリセル20記憶素子21を選択する際には、そのメモリセル20に接続されたワード線WLに対して所定の電位ワード線電位が印加されると共に、接続されたビット線BL1,BL2間に所定の電圧セット電圧またはリセット電圧が印加される。一方、駆動対象動作対象外のメモリセル20では、接続されたワード線WLに対してグランド電位例えば0Vが印加されると共に、接続されたビット線BL1,BL2がそれぞれ、フローティング状態あるはグランド電位0Vに設定される。ここで、図7および図8を参照して、情報の書き込み動作または消去動作に対応する、セット動作およびリセット動作について詳細に説明する。セット動作とは、記憶素子21具体的には記憶層212の抵抗状態を、高抵抗状態初期状態から低抵抗状態に変化させる低抵抗化する動作のことである。また、リセット動作とは、逆に、記憶素子21記憶層212の抵抗状態を、低抵抗状態から高抵抗状態に変化させる高抵抗化する動作のことである。具体的には、図7Aに示したセット動作時には、駆動対象のメモリセル20において、ワード線WL選択トランジスタ22のゲートに所定のワード線電位が印加される。また、それと共に、ビット線BL1,BL2のうちの低電位側ここでは選択トランジスタ22のソース側のビット線BL1の電位を基準として、ビット線BL1,BL2間に所定のセット電圧が印加される。すると、図7Aおよび図8A中に示したように、駆動対象の記憶素子21では、下部電極211側に負電位が、上部電極213側に正電位がそれぞれ印加されるすなわち、記憶素子21に対して正電圧が印加される。これにより、記憶層212において、イオン源層212Bから例えばCuおよび/またはZr,Alなどの陽イオンがイオン伝導し、下部電極211側で電子と結合して析出する。その結果、下部電極211と抵抗変化層212Aとの界面に、金属状態に還元された低抵抗のZrおよび/またはCu,Alなどの導電パスフィラメントが形成される。もしくは、抵抗変化層212Aの中に導電パスが形成される。よって、抵抗変化層212Aの抵抗値が低くなり低抵抗化し、初期状態の高抵抗状態から低抵抗状態へ変化する。このようにして、駆動対象の記憶素子21においてセット動作が行われる。なお、その後、正電圧を除去して記憶素子21に印加される電圧をなくしても、低抵抗状態が保持される。これにより、記憶素子21に情報が書き込まれたことになる。一方、図7Bに示したリセット動作時には、駆動対象のメモリセル20において、ワード線WL選択トランジスタ22のゲートに所定のワード線電位が印加される。また、それと共に、ビット線BL1,BL2のうちの低電位側ここでは選択トランジスタ22のソース側のビット線BL2の電位を基準として、ビット線BL1,BL2間に所定のリセット電圧が印加される。すると、図7Bおよび図8B中に示したように、駆動対象の記憶素子21では、下部電極211側に正電位が、上部電極213側に負電位がそれぞれ印加されるすなわち、記憶素子21に対して負電圧が印加される。これにより、上記したセット動作によって抵抗変化層212内に形成されていた導電パスのZrおよび/またはCu,Alが酸化してイオン化し、イオン源層212Bに溶解もしくはTe等と結合して、Cu2Te、CuTe等の化合物を形成する。すると、Zrおよび/またはCuによる導電パスが消滅、または減少して、抵抗値が高くなる高抵抗化する。あるいは、更にイオン源層212B中に存在するAlやGeなどの添加元素がアノード極上に酸化膜を形成して、高抵抗な状態へ変化する。このようにして、低抵抗状態から初期状態の高抵抗状態へと変化し、駆動対象の記憶素子21においてリセット動作が行われる。なお、その後、負電圧を除去して記憶素子21に印加される電圧をなくしても、高抵抗状態が保持される。これにより、記憶素子21に書き込まれた情報を消去することが可能になる。このようにして、このような過程セット動作およびリセット動作を繰り返すことにより、記憶素子21において、情報の書き込み、および書き込まれた情報の消去を繰り返し行うことができる。詳細には、例えば図9に示したようになる。この図9において、横軸は記憶素子21に印加される電圧Vの大きさおよび極性を、縦軸はそのときに記憶素子21に流れる電流Iを、それぞれ示す。最初に、記憶素子21が高抵抗状態であった場合初期状態には、記憶素子21に電圧を印加しても、電流Iはほとんど流れない。次いで、図中の矢印P21で示したように、記憶素子21に対して所定の閾値Vthを超えた正電圧が印加されると、記憶素子21は急激に電流が流れる状態低抵抗状態に遷移する。続いて、図中の矢印P22で示したように、印加電圧Vを0Vに戻しても、この低抵抗状態は保持される。そののち、図中の矢印P23で示したように、記憶素子21に対して所定の閾値電圧Vthを超えた負電圧が印加されると、記憶素子21は急激に電流が流れない状態高抵抗状態に遷移する。そして、その後は印加電圧Vを0Vに戻しても、この高抵抗状態が保持される。このように、記憶素子21に対して極性の異なる電圧を印加することにより、可逆的に抵抗値抵抗状態が変化することが分かる。また、例えば、抵抗値の高い状態高抵抗状態を0の情報に、抵抗値の低い状態低抵抗状態を1の情報に、それぞれ対応させると、以下のことも言える。すなわち、正電圧の印加による情報の記録過程で、0の情報から1の情報に変化させ、負電圧の印加による情報の消去過程で、1の情報から0の情報に変化させることができる。なお、記憶素子21に対する書き込み動作および消去動作を、低抵抗化高抵抗状態から低抵抗状態への変化および高抵抗化低抵抗状態から高抵抗状態への変化のいずれに対応させるかは定義の問題であるが、本明細書では、低抵抗状態を書き込み状態、高抵抗状態を消去状態と定義する。2.セット動作リセット動作の詳細について次に、図10および図11を参照して、本発明の特徴的部分の1つである、記憶装置1におけるセット動作およびリセット動作について、比較例と比較しつつ詳細に説明する。2-1.比較例まず、図10に示した比較例に係る従来の記憶装置におけるメモリセル102では、以下のようにして、駆動対象の記憶素子21メモリセル20においてセット動作およびリセット動作がなされる。具体的には、例えば図10Aに示したように、セット動作時には、駆動対象のメモリセル20に接続されたワード線WLここではワード線WLnに対して、セット動作用のワード線電位Vwlsetが印加される。また、駆動対象のメモリセル20に接続されたビット線BL1nに対して0Vが、ビット線BL2nに対してセット動作を行うための電圧セット電圧Vsetがそれぞれ印加されることにより、ビット線BL1n,BL2n間にセット電圧Vsetが印加される。これにより、図7A中に示したように、この駆動対象のメモリセル20では、選択トランジスタ22のゲートとソースと間にゲートソース間電圧Vgsset=Vwlsetが印加されると共に、記憶素子21に対して正電圧が印加され、前述したセット動作がなされる。一方、例えば図10Bに示したように、リセット動作時には、駆動対象のメモリセル20に接続されたワード線WLここではワード線WLnに対して、リセット動作用のワード線電位Vwlresetが印加される。また、駆動対象のメモリセル20に接続されたビット線BL1nに対してリセット動作を行うための電圧リセット電圧Vresetが、ビット線BL2nに対して0Vがそれぞれ印加されることにより、ビット線BL1n,BL2n間にリセット電圧Vresetが印加される。これにより、図7B中に示したように、この駆動対象のメモリセル20では、選択トランジスタ22のゲートとソースと間にゲートソース間電圧Vgsreset=Vwlreset-VncノードコンタクトNCの電位が印加されると共に、記憶素子21に対して負電圧が印加され、前述したリセット動作がなされる。ところで、例えば前述した図9に示したように、この記憶素子21では、セット動作の際に流れる電流と同程度の電流が逆方向に流れると、リセット動作がなされることが分かる。ここで、このようにセット動作時とリセット動作時とで、逆方向の電流を同程度の大きさで流そうとすると、メモリセル20の回路構成に起因して、比較例では以下の問題が生じてしまう。すなわち、まず、図7Aに示したように、セット動作時のゲートソース間電圧Vgssetは、ワード線WLに印加される電位ワード線電位Vwlsetとビット線BL1に印加される電位0Vとの差分に対応する。一方、図7Bに示したように、リセット動作時のゲートソース間電圧Vgsresetは、ワード線WLに印加される電位ワード線電位VwlresetとノードコンタクトNCにおける電位との差分に対応する。すなわち、セット動作時には選択トランジスタ22のソースが0Vビット線BL1の電位となっているのに対し、リセット動作時には、選択トランジスタ22のソースが0Vビット線BL2の電位となっていない。このため、セット動作時とリセット動作時とで、記憶素子21選択トランジスタ22に逆方向の電流を同程度の大きさで流そうとすると、必然的に、ワード線電位Vwlset<ワード線電位Vwlresetに設定されることになる。すなわち、選択トランジスタ22のゲートワード線WLに印加される電圧ワード線電位が、セット動作時とリセット動作時とで異なる値となってしまう。このことから、比較例の記憶装置では、同一のワード線WL上に位置する任意の複数のメモリセル20に対して、同時に並行してセット動作とリセット動作とを実行することができないことになる。よって、同一のワード線WL上でセット動作期間とリセット動作期間とを別々に割り当てる必要が生じ、記憶装置の動作速度を向上させるのが困難となる。2-2.実施例1これに対して本実施の形態の記憶装置1では、例えば図11に示した実施例実施例1のようにして、上記比較例における問題記憶装置の動作速度の問題を解決している。すなわち、以下のようにして、同一のワード線WL上に位置する複数ここでは2つのメモリセル20に対して、同時に並行してセット動作とリセット動作とを実行することを可能としている。以下、本実施の形態におけるセット動作およびリセット動作の詳細について説明する。なお、この実施例1では、ワード線WLn上に位置するメモリセル20nn第1の記憶素子に対してセット動作を行うと共に、同一のワード線WLn上に位置するメモリセル20n第2の記憶素子に対してリセット動作を行うものとする。まず、この実施例1では、セット動作の対象となるメモリセル20nnおよびリセット動作の対象となるメモリセル20nがそれぞれ共通して接続されたワード線WLnに対して、上記比較例におけるリセット動作用のワード線電位Vwlresetが印加される。すなわち、前述したように、ワード線電位Vwlset<ワード線電位Vwlresetの関係が成り立つことから、これら2つのワード線電位のうちの高電位のほうのワード線電位Vwlresetを、2つのメモリセル20nn,20nに対して共通して供給する。また、メモリセル20nに接続されたビット線BL1n1に対してリセット電圧Vresetが、ビット線BL2n1に対して0Vがそれぞれ印加されることにより、ビット線BL1,BL2間にリセット電圧Vresetが印加される。これにより、上記比較例と同様に、このリセット動作の対象となるメモリセル20nでは、選択トランジスタ22のゲートとソースと間にゲートソース間電圧Vgsreset=Vwlreset-Vncが印加されると共に、記憶素子21に対して正電圧が印加され、前述したリセット動作がなされる。一方、セット動作の対象となるメモリセル20nnに接続されたビット線BL1n,BL2nにはそれぞれ、以下の電位が印加される。すなわち、リセット動作用のワード線電位Vwlresetからセット動作用のワード線電位Vwlsetを差し引いて得られる電位差を、電位差Δ=Vwlreset-Vwlsetとすると、ビット線BL1nに対して電位差ΔVの分の電位が、ビット線BL2nに対してVsetΔVがそれぞれ印加される。換言すると、メモリセル20nnに接続されたビット線BL1n,BL2nのうちの低電位側のビット線BL1nの電位=ΔVが、メモリセル20nに接続されたビット線BL1,BL2のうちの低電位側のビット線BL2の電位=0Vと比べて、上記した電位差ΔVの分だけ高くなるように設定される。つまり、ワード線WLnの電位が、セット動作用のワード線電位Vwlsetに比べて電位差ΔVの分だけ高くなるように設定されているため、それに応じて、ビット線BL1n,BL2nの電位もそれぞれ、上記比較例のセット動作時と比べて電位差ΔVの分だけ高くなるように設定されている。これにより、上記比較例と同様に、ビット線BL1n,BL2n間にセット電圧Vsetが印加される。また、上記比較例と同様に、このセット動作の対象となるメモリセル20nnにおいて、選択トランジスタ22のゲートとソースと間にゲートソース間電圧Vgsset=Vwlreset-ΔVが印加されると共に、記憶素子21に対して正電圧が印加され、前述したセット動作がなされる。このようにして本実施の形態では、同一のワード線WLに印加される電圧ワード線電位Vwlresetが、セット動作時ここではメモリセル20nn側とリセット動作時ここではメモリセル20n側とで、共通化される同一となる。これにより、上記比較例とは異なり、同一のワード線WL上に位置する任意の複数のメモリセルに対して、同時に並行してセット動作とリセット動作とを実行することができるようになる。以上のように本実施の形態では、一のワード線WL上に位置する記憶素子20に対してセット動作を行うと共に上記一のワード線WL上に位置する記憶素子20に対してリセット動作を行う際に、上記一のワード線に対して所定のワード線電位Vwlresetを印加すると共に、セット動作側の記憶素子20に対応する低電位側のビット線BL1の電位が、リセット側の記憶素子20に対応する低電位側のビット線BL2の電位と比べて所定の電位差ΔVの分だけ高くなるように設定するようにしたので、同一のワード線WL上に位置する任意の複数のメモリセルに対して、同時に並行してセット動作とリセット動作とを実行することができる。よって、本実施の形態の記憶装置1では、上記比較例の記憶装置と比べ、動作速度を向上させることが可能となる。また、メモリセル20およびメモリアレイ2の回路構成自体は従来のものをそのまま用いることができるため、低コスト化を図る開発コストの上昇を抑えることも可能となる。<第2の実施の形態>続いて、本発明の第2の実施の形態について説明する。なお、上記第1の実施の形態における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。[記憶装置1Aの構成]図12は、第2の実施の形態に係る記憶装置記憶装置1Aのブロック構成を表すものである。本実施の形態の記憶装置1Aは、複数のメモリセル20Aを有するメモリアレイ2Aと、ワード線駆動部31と、ビット線駆動部センスアンプ32Aとを備えている。すなわち、この記憶装置1Aは、第1の実施の形態の記憶装置1において、メモリアレイ2の代わりにメモリアレイ2Aを設けると共に、ビット線駆動部センスアンプ32の代わりにビット線駆動部センスアンプ32Aを設けたものとなっており、他の構成は同様となっている。したがって、ここではワード線駆動部31およびビット線駆動部センスアンプ32Aが、本発明における駆動部の一具体例に対応している。ビット線駆動部センスアンプ32Aは、基本的な動作についてはビット線駆動部センスアンプ32と同様であるが、セット動作およびリセット動作の際にビット線BL1,BL2に印加する電位が、上記第1の実施の形態とは異なっている。なお、この印加する電位の詳細については後述する。[メモリアレイ2Aの構成]メモリアレイ2Aでは、メモリアレイ2と同様に、複数のメモリセル20Aが行列状マトリクス状に配置されている。図13は、メモリアレイ2Aの回路構成例を表したものである。このメモリアレイ2Aでは、メモリアレイ2と同様に、各メモリセル20Aに対して、1つのワード線WLと、一対のビット線BL1,BL2とが接続されている。ただし、メモリアレイ2Aにはメモリアレイ2とは異なり、後述する複数の固定抵抗素子23が配設されている。また、図13および図14に示したように、各メモリセル20Aは、メモリセル20と同様に、1つの記憶素子21と、1つの選択トランジスタ22トランジスタとを有しており、いわゆる1T1R型の回路構成メモリセルとなっている。ただし、このメモリセル20Aでは、上記した固定抵抗素子23との接続関係において、メモリセル20とは異なる回路構成となっている。すなわち、メモリセル20Aでは、ワード線WLがトランジスタ22のゲートに接続され、ビット線BL1が、ビットコンタクトBCおよび固定抵抗素子23を介して、トランジスタ22におけるソースおよびドレインのうちの一方側に接続されている。ビット線BL2は記憶素子21を介して、トランジスタ22におけるソースおよびドレインのうちの他方側ノードコンタクトNC側に接続されている。また、ここでは図13に示したように、ビットコンタクトBCに加えて固定抵抗素子23もが、ビット線BL1方向に沿った上下2つのメモリセル20同士で共有化共通化されている。これにより、メモリアレイ2の省面積化が図られている。ただし、このような構成には限られず、ビットコンタクトBCおよび固定抵抗素子23がそれぞれ、メモリセル20Aごとに個別に設けられているようにしてもよい。固定抵抗素子23は、固定の抵抗値を示す抵抗素子である。この固定の抵抗値は、例えば、記憶素子21の低抵抗状態における抵抗値と略等しく望ましくは等しくなっている。これは、前述したように記憶素子21では、セット動作時に流れる電流の大きさとリセット時に流れる電流の大きさとが同程度となるという特徴によるものである。なお、固定の抵抗値の具体的な値としては、例えば、10kΩ~500kΩ程度であることが望ましい。このような固定抵抗素子23は、例えば図15に示したメモリアレイ2Aの側面構成を参照すると、以下の部分に形成されている。すなわち、ビット線BL1とトランジスタ選択トランジスタ22におけるソースおよびドレインのうちの一方との接続部分である接続プラグ13Aに、固定抵抗素子23が形成されている。具体的には、この接続プラグ13Aは、結晶性半導体例えば、結晶性シリコンポリシリコン、またはアモルファス非晶質半導体例えば、アモルファスシリコンからなる。そして、これらの結晶性半導体またはアモルファス半導体における不純物例えば、リンPの濃度によって、固定抵抗素子23の抵抗値が調整されるようになっている。なお、これに対して、ノードコンタクトNCを構成する接続プラグ14は、例えばタングステンW等の金属からなる。[記憶装置1Aの作用効果]この記憶装置1Aでは、基本的には上記第1の実施の形態の記憶装置1と同様にして、情報データの書き込み動作、消去動作および読み取り動作がなされる。ただし、本実施の形態の記憶装置1Aでは、記憶装置1における手法とは異なる手法を用いて、同一のワード線WL上に位置する任意の複数のメモリセルに対して同時に並行してセット動作とリセット動作とを実行することを可能としている。以下、この手法について詳細に説明する。なお、以下説明する実施例2では、前述した実施例1と同様に、ワード線WLn上に位置するメモリセル20Annに対してセット動作を行うと共に、同一のワード線WLn上に位置するメモリセル20Anに対してリセット動作を行うものとする。まず、図16および図17に示した本実施の形態の実施例実施例2では、セット動作の対象となるメモリセル20Annおよびリセット動作の対象となるメモリセル20Anがそれぞれ共通して接続されたワード線WLnに対して、上記実施例1と同様にリセット動作用のワード線電位Vwlresetが印加される。また、上記実施例1と同様に、メモリセル20Anに接続されたビット線BL1n1に対してリセット電圧Vresetが、ビット線BL2n1に対して0Vがそれぞれ印加されることにより、ビット線BL1,BL2間にリセット電圧Vresetが印加される。これにより上記実施例1と同様に、図17Bに示したように、このリセット動作の対象となるメモリセル20Anでは、選択トランジスタ22のゲートとソースと間にゲートソース間電圧Vgsreset=Vwlreset-Vncが印加されると共に、記憶素子21に対して正電圧が印加され、前述したリセット動作がなされる。一方、セット動作の対象となるメモリセル20Annに接続されたビット線BL1n,BL2nにはそれぞれ、上記実施例1とは異なり、以下の電位が印加される。すなわち、上記比較例と同様に、ビット線BL1nに対して0Vが、ビット線BL2nに対してセット電圧Vsetがそれぞれ印加される。換言すると、メモリセル20Annに接続されたビット線BL1n,BL2nのうちの低電位側のビット線BL1nの電位=0Vと、メモリセル20Anに接続されたビット線BL1,BL2のうちの低電位側のビット線BL2の電位=0Vとが、互いに等しくなるように設定される。これにより、上記比較例および実施例1と同様に、ビット線BL1n,BL2n間にセット電圧Vsetが印加される。ただし、本実施の形態では、メモリアレイ2A内に、上記した固定抵抗素子23が設けられている。具体的には、メモリセル20A内において、選択トランジスタ22を基準として、ビット線BL1側固定抵抗素子23側とビット線BL2側記憶素子21側とで、左右対称な回路構成となっている。これにより、この実施例2では、セット動作の対象となるメモリセル20Annにおいて、セット動作の際に以下の作用が生ずる。すなわち、例えば図17Aに示したように、固定抵抗素子23の両端間選択トランジスタ22のソースとビットコンタクトBCとの間に、前述した電位差ΔV=Vwlreset-Vwlsetが自動的に生じるようになる。これにより、上記比較例および実施例1と同様に、このセット動作の対象となるメモリセル20Annにおいて、選択トランジスタ22のゲートとソースと間にゲートソース間電圧Vgsset=Vwlreset-ΔVが印加されると共に、記憶素子21に対して正電圧が印加され、前述したセット動作がなされる。なお、このような固定抵抗素子23を付加したことによるリセット動作への影響については、以下のことが言える。すなわち、例えば図17Bに示したように、リセット動作時には固定抵抗素子23は選択トランジスタ22のドレイン側に接続されることになるため、リセット動作時に流れる電流への影響は限りなく小さいと言える。このようにして本実施の形態においても、同一のワード線WLに印加される電圧ワード線電位Vwlresetが、セット動作時ここではメモリセル20Ann側とリセット動作時ここではメモリセル20An側とで、共通化される同一となる。これにより、上記第1の実施の形態と同様に、同一のワード線WL上に位置する任意の複数のメモリセルに対して、同時に並行してセット動作とリセット動作とを実行することができるようになる。以上のように本実施の形態では、メモリセル20Aにおいて、ワード線WLが選択トランジスタ22のゲートに接続され、ビット線BL1が固定抵抗素子23を介して選択トランジスタ22におけるソースおよびドレインのうちの一方側に接続され、ビット線BL2が記憶素子21を介して選択トランジスタ22におけるソースおよびドレインのうちの他方側に接続されているようにしたので、同一のワード線WL上に位置する任意の複数のメモリセルに対して、同時に並行してセット動作とリセット動作とを実行することができる。よって、本実施の形態の記憶装置1においても、上記比較例の記憶装置と比べ、動作速度を向上させることが可能となる。<変形例>続いて、上記第1および第2の実施の形態に共通の変形例変形例1,2について説明する。なお、これらの実施の形態における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。[変形例1]図18は、変形例1に係る記憶素子記憶素子21Aの断面構成を表したものである。本変形例の記憶素子21Aは、PCMPhaseChangeMemory:相変化型メモリにより構成されている。この記憶素子21Aは、下部電極211と上部電極213との間に、例えばGe2Sb2Te5などのGeSbTe合金よりなる記憶層214を有している。この記憶層214では、電流の印加により結晶状態と非晶質状態アモルファス状態との相変化を生じ、この相変化に伴って抵抗値抵抗状態が可逆的に変化するようになっている。本変形例の記憶素子21Aでは、下部電極211と上部電極213との間に正電圧または負電圧が印加されると、記憶層214が、高抵抗の非晶質状態から低抵抗の結晶状態へとまたは、低抵抗の結晶状態から高抵抗の非晶質状態へ変化する。このような過程を繰り返すことにより、記憶素子21Aに対して、情報の書き込み、および書き込まれた情報の消去を繰り返し行うことができる。[変形例2]図19は、変形例2に係る記憶素子記憶素子21Bの断面構成を表したものである。本変形例の記憶素子21Bは、ReRAMResistiveRandomAccessMemory:抵抗変化型メモリにより構成されている。記憶素子21Bは、下部電極211と上部電極213との間に、NiO,TiO2,PrCaMnO3などの酸化物よりなる記憶層215を有しており、この酸化物への電圧の印加により抵抗値抵抗状態が可逆的に変化するようになっている。本変形例の記憶素子21Bでは、下部電極211と上部電極213との間に正電圧または負電圧が印加されると、記憶層215が高抵抗状態から低抵抗状態へとまたは、低抵抗状態から高抵抗状態へ変化する。このような過程を繰り返すことにより、記憶素子21Bに対して、情報の書き込み、および書き込まれた情報の消去を繰り返し行うことができる。[その他の変形例]以上、実施の形態および変形例を挙げて本発明を説明したが、本発明はこれらの実施の形態等に限定されず、種々の変形が可能である。例えば、上記実施の形態等において説明した各層の材料などは限定されるものではなく、他の材料としてもよい。また、上記実施の形態等では、記憶素子21,21A,21Bおよび記録装置1A等の構成を具体的に挙げて説明したが、全ての層を備える必要はなく、また、他の層を更に備えていてもよい。更に、本発明に適用される記憶素子としては、上記実施の形態等で説明した記憶素子21,21A,21Bには限られず、印加される電圧の極性に応じて可逆的に抵抗状態が変化する記憶素子であれば、他の構成の記憶素子を用いるようにしてもよい。具体的には、例えば、MRAMMagnetoresistiveRandomAccessMemory:磁気抵抗メモリ等で用いられているMTJMagneticTunnelJunction:磁気トンネル接合や、遷移金属酸化物等の抵抗変化素子等の記憶素子を用いるようにしてもよい。"