入射放射線ヒットに応答して各々が電荷を発生させる複数の検出器セルからなる配列と複数の画像セル回路からなる配列とを含む画像セル配列を具備する、放射線撮像のための撮像素子であって、各画像セル回路がそれぞれの検出器セルと関連しており、前記画像セル回路の各々が、関連する前記検出器セルに入射する放射線ヒットのエネルギーに依存した値を有している入力信号を受信するように配列され、前記入力信号の値を上限しきい値および下限しきい値とそれぞれ比較するための第1および第2コンパレータを具備するしきい値回路と、前記関連する検出器セルに入射する複数の放射線ヒットを計数するための計数回路と、を具備し、前記計数回路はフリップフロップを具備し、前記フリップフロップは、ワンショット回路を介して前記第1コンパレータの出力と連結し、前記入力信号の値が上限しきい値を上回るか否かを示す第1出力信号を前記第1コンパレータから受信するデータ信号入力端子と、遅延回路を介して前記第2コンパレータの出力と連結し、前記入力信号の値が下限しきい値を上回るか否かを示す第2出力信号を前記第2コンパレータから受信するクロック入力端子と、を有し、前記計数回路は、受信した前記第1及び第2出力信号に基づいて、前記入力信号の値が前記上限しきい値から前記下限しきい値までの間に収まるか否かを判定するように配列され、前記フリップフロップは、前記計数回路に関連するカウンタに連結された出力端子を具備し、前記入力信号の値が前記上限しきい値から前記下限しきい値までの間に収まると判定される毎に、前記カウンタ内のカウント値が増加されることを特徴とする撮像素子。前記カウンタの出力がロード可能シフトレジスタに接続されており、画像セル回路の前記シフトレジスタが、前記配列におけるさらに別の画像セル回路のそれぞれのシフトレジスタとチェイン接続されていることを特徴とする、請求項1の撮像素子。前記画像セル回路の前記シフトレジスタが前記配列外の出力シフトレジスタ装置と接続されていることを特徴とする、請求項2の撮像素子。前記出力シフトレジスタがデュアルx-yの構成を具備していることを特徴とする、請求項3の撮像素子。前記画像セル配列が画素セル配列であることを特徴とする、請求項1乃至4のいずれかの撮像素子。請求項1乃至5のいずれかの撮像素子を具備する撮像システム。しかしながら、CCD撮像素子および特許文献3に記述されている方式の撮像素子には、個々の画素セルからの出力信号が読み出し時間の間のその画素セルにおける放射線強度の蓄積を表わしているという点で潜在的な短所がある。それは、エネルギーが変化する放射線ヒットの場合、放射線ヒットの計数が不正確になる可能性があることを意味している。例えば、比較的少数の高エネルギー放射線ヒットがより低エネルギーの多数の放射線ヒット例えば散乱した放射線ヒットと同じ出力信号をもたらすであろう。本発明は上記従来技術の問題を軽減しようとするものである。本発明の第1の態様によれば、放射線撮像のための撮像素子は、入射放射線に応答して電荷を発生させる検出器セルの配列と画像セル回路の配列とを含む撮像セル配列がもたらされ、各画像セル回路はそれぞれの検出器セルと連係しており、その画像セル回路は、連係する検出器セルに入射する複数の放射線ヒットを計数するための計数回路を具備している。各画像セルに対する各入射放射線ヒットを計数することにより、各画像セルに対する高い強度すなわち、高いヒット率のヒットであっても精度の高い計数を行なうことができる。本発明による素子の一例では、画像セルにおいて計数を行なうことと、計数前に信号を素子から読み出すことが必要な通常のパルス計数素子の場合よりもはるかに低い速度での読み出しを可能にすることとにより、読み出し帯域問題を回避している。本発明はまた画像セル配列の内容読み出しに必要な処理を単純化するものである。典型的には、これらの画像セルは二次元配列による画素となるであろう。しかし、画像セルは撮像ストリップ素子内のストリップセルにおけるストリップであることもできる。好ましくは画像セル回路は、関連する検出器セルで発生し入射放射線エネルギーに依存した値をもつ信号を受けるように接続されたしきい値回路を具備し、その計数回路は所定のエネルギー範囲内の放射線ヒットのみを計数するためそのしきい値回路に接続されている。各画像セルにおいて信号のしきい値処理を行なうことにより、必要なカウンタの記憶容量を少なくすることができ、また所望のエネルギーの放射線ヒットの数を高精度で記録することができる。選択された放射線エネルギーのみのヒットを記録することにより、例えば直接的な入射線のみを計数することができ、低いエネルギーしか有さないであろう散乱、反射または回折された放射線によるヒットの計数を避けることができる。この技術を用いることにより、画像の全体的な画質および解像度を大きく改善することが可能である。好ましくは、そのしきい値回路は、入力信号値を上及び下のしきい値とそれぞれ比較するための第1および第2のコンパレータを具備している。2つのコンパレータを使用することにより、上下の限界を有する範囲内の信号を識別することができる。単一しきい値のコンパレータを用いれば、そのしきい値を上回るか、または下回る信号を求めることが可能となるであろう。第1の実施例では、トリガ回路が第1および第2のコンパレータの出力に応答し、第1および第2のしきい値の間の値を有する入力信号に応答してカウンタの計数を増加させるようになっている。好ましくは、これは、遅延回路を介して第2のコンパレータの出力に接続されたクロック入力と、ワンショット回路を介して第1のコンパレータの出力に接続されたデータ信号入力と、カウンタに接続された出力とを有するフリップフロップを、トリガ回路に設けることにより実現される。画像蓄積プロセスを実質的に連続的なものにするため、カウンタの出力はロード可能シフトレジスタに接続可能になっている。画像セル回路のシフトレジスタは、配列におけるさらに別の画像セル回路のそれぞれのシフトレジスタとチェイン接続直列接続されている。別の実施例では、第1のカウンタが第1のコンパレータの出力に応答し、第2のカウンタが第2のコンパレータの出力に応答するものである。画像蓄積プロセスを実質的に連続的なものにするため、本実施例では第1のカウンタの出力は第1のロード可能シフトレジスタに接続され、第2のカウンタの出力は第2のロード可能シフトレジスタに接続されている。画像セル回路の第1および第2のロード可能シフトレジスタは相互に直列または場合によっては少なくとも部分的に並列に、かつ配列におけるさらに別の画像セル回路のシフトレジスタとチェイン接続されている。好ましくは画像セル回路のシフトレジスタは配列外の出力シフトレジスタ装置と接続されている。好ましくは出力シフトレジスタはデュアルx-yの構成を備えている。本発明は、前出の特許請求の範囲のいずれか1つによる撮像素子を具備する撮像システムを提供するものでもある。同様の要素が同様の参照符号を有している付属図面を参照しつつ、以下に本発明の例示的な実施例を例示のみを目的として説明する:図1は、本発明による撮像素子を用いた撮像システムの一例の略ブロック図である。この特定の実施例は、例えばX線放射などの高エネルギー放射線の撮像を目的としている。高エネルギー放射線とは、およそ1KeVを超えるエネルギーを有する放射線を意味するものである。しかし、本発明はX線などの高エネルギー放射線に限定されるものでは決してなく、後述のように半導体基板およびしきい値の適切な選択に応じて、例えばγ線、β線、α線、赤外放射線または光放射線など特定の放射線の検出に用いることができる。図1の撮像システム10は、放射線14に曝露した対象12の撮像を行なうように図示されている。本例では放射線は例えば上記のようなX線放射であってもよいが、別の手段としてγ線、β線またはα線の放射とすることもできる。対象12は例えば人体の一部であってもよい。撮像素子16は複数の画像セルここでは二次元画素配列による画素セル18を具備している。以下では、画素セルとして言及しているが、他の実施例では個々の画像セルが二次元配列内に画素以外の構成例えばストリップによる構成を備えていてもよいことは了解されよう。この撮像素子は高エネルギー入射放射線を直接検出し各画素セルにおいてその画素セルにおける入射放射線ヒットの数を累算するものである。この撮像素子は、各画素セルが画素検出器19と画素回路20とを具備している例えばシリコンの単一の半導体基板として構成することができる。別の方法として、撮像素子16を2枚の基板上に構成し、一方を検出器セルの配列とし一方を対応する画素回路20の配列として、これら基板を例えば従来のバンプ接着技術または他の適切な技術により相互に機械的に接続することもできる。図2は撮像素子16の一部分の略断面図である。本例において、撮像素子16は、バンプ接着材34により画像回路基板32に接続された画像検出器基板30を具備している。各画素セル18の画素検出器19は、バイアス電圧を印加する連続式電極36と画素セル18の検出領域を画定するための画素位置電極38とによって検出器基板30に形成されている。画像回路基板32上の対応する画素回路20は、電極38とすなわち画素検出器19と対応する位置に形成されている。画素回路20はバンプ接着材34により対応する電極38に電気的に接続されている。このようにして、入射放射線に応答して画素検出器19に電荷が発生すると、この電荷はバンプ接着材34を介して対応する画素回路20に通される。画素回路および画素検出器の実際の大きさは撮像素子の目的とされる用途に依存するであろうし、画素回路20の構成のために利用可能な後述する集積回路技術にも依存するであろう。現在の回路技術では、一部の用途で必要とされるであろう最小の画素検出器を得ることは不可能である。一般に、最小の画素サイズは現在の技術を用いると200マイクロメートル四方のオーダーである。しかし、回路製造技術において期待される進歩により、本願の教示および改良された回路製造技術を用いればこの最小サイズを大幅に縮小することが可能であると期待される。したがって、本発明は特定の画素画像サイズに限定されるものではない。上記のように、画素検出器および画素回路を単一の半導体基板上に一体的に構成することができる。このような実装は可能ではあるが、回路製造技術に関する本発明とは無関係の問題をもたらすものである。適切な回路製造技術を用いれば、本明細書に記述するような発明は、本明細書に記述されている二重基板技術とは異なる単一の半導体基板上への実装に関して完全に適用可能である。基板に関しては任意の適切な半導体材料を用いることができる。例えば、検出器基板および画像回路基板に関してシリコンを用いてもよい。他の半導体材料も使用可能である。例えば、検出器基板に関して、CdZnTe、CdTe、HgI2、InSb、GaAs、Ge、TlBr、SiおよびPbIから材料を選択することが可能である。図3は個々の画素回路20の略図である。画素検出器19は図3においてダイオードとして表わされている。画素回路20に対する入力50は画素検出器19と画素回路20との間のバンプ接着結線34に相当している。画素検出器19の検出領域に光子が光吸収されて電荷が生じるか、または荷電放射線が画素検出器19の検出領域をイオン化すると、電気パルスが画素検出器19からバンプ接着材34/50を経由して画素回路20のしきい値回路42へ流れる。しきい値回路42は入力パルスのピークを1個以上のしきい値と比較することにより入射放射線の強度を効果的に濾過する。しきい値回路42の出力は、しきい値回路により定義されるような1つ以上の所定の範囲内のパルス放射線ヒットを計数するための計数回路44に接続されている。計数回路は読出し目的のため他の一般的には隣接する画素回路の計数回路に接続されている。画素回路20に対するさまざまな入力には保留52、負荷54、許可56、リセット58およびクロック92の信号線と電圧供給線VddおよびVss図示せずが含まれる。図4は、図3に示したしきい値回路42の略ブロック図である。図4に示すように、入力ノード50すなわち画素検出器19に対するバンプ接着結線34には保護回路60が接続されている。この保護回路は過電圧値または不足電圧値によるダメージを防止するために設けられており、通常、ハイおよびローの供給線VddおよびVss図示せずに接続された2個のダイオードにより構成されている。保護回路60の出力は、デルタピークの電荷注入に比例したアナログ信号を生成する増幅/整形回路62に接続されている。好ましくは、増幅整形回路62は電荷増幅器の後に整形回路が続くことにより実装されている。整形時間は、画素上における最大信号速度に依存している。図4は、選択された整形時間内に漏洩電流が大きく変化する場合に必要な選択的な基線減算回路を示している。選択的に、基線がサンプリングされる時間を選択することができる。この場合、基線は通常の測定時間以外においてサンプリングされる。差動増幅器66は、コンパレータ68および70が真のピーク信号の高さを認識するように基線を減算する。第1および第2のコンパレータ68および70にはそれぞれ高および低のしきい値72および74が入力される。高および低のしきい値は、受容される信号振幅の上限および下限を表わすことができる。この場合、低しきい値を下回る信号ピークおよび高しきい値を上回る信号ピークは計数回路44によって除かれるであろう。ピーク信号値が高しきい値72を超える場合、第1コンパレータ68はロジック1を出力し、そうでない場合、ロジック0を出力する。同様に、ピーク信号値が低いしきい値74を超える場合、第2コンパレータ70はロジック1を出力し、そうでない場合、ロジック0を出力する。本実施例の比較出力値は1つの例となるのみであって本発明の他の実施例では比較の結果として他の値を出力可能であることが了解されよう。図5は、計数回路44の第1の例の略ブロック図である。整形パラメータおよび信号振幅に応じて、第1コンパレータ68からのハイの出力信号76は常に、第2コンパレータ70からのローの出力78よりもある時間だけ遅れて出現する。図5では、第1コンパレータ68からのハイの出力76は、許可信号56に応答するワンショット回路80に供給される。第2コンパレータ70からのローの出力78は遅延回路82に供給される。ローの出力78に遅延を加えることにより信号76および78の順序を逆転させることができ、その結果、Dフリップフロップ84のクロック入力Cにおいて遅延回路82から受容される信号は、フリップフロップ84のD入力に供給されるワンショット回路80の逆転した出力よりも常に遅れて出現するようになる。入力信号が高いしきい値72を超えなかった場合、フリップフロップ84の出力Qはハイにセットされるであろう。フリップフロップ84の出力Qは遅延86を経由してフリップフロップ84のリセット入力RESETに接続されており、遅延D2の後にフリップフロップをリセットしてフリップフロップ84のQ出力からの出力clk信号に関し最小限のパルス長を確保するようになっている。出力Qの遅延86へのフィードバックに代わる方法は、遅延回路82からの点線85により表わされている。図5にはDフリップフロップ84が示されているが、別の種類のフリップフロップも使用可能である。単一トリガのワンショット回路80の長さは、第2コンパレータ70からのローの出力信号78からのすべての信号振幅における立ち上がり端と一致するのに適したものである。フリップフロップ84の出力Qからの出力clkは非同期nビットカウンタ88に対する入力として供給される。使用されるカウンタの種類によって、カウンタ88からロード可能シフトレジスタ90へのnビット出力をラッチする前に許可信号56により計数を禁止することができる。その後、カウンタ88をリセットしてカウンタ88に計数の続行を許可することが可能である。さらに、クロック信号92に応じて画素回路からの読み出しを次の計数期間の間、実行させることができる。図5に示すトリガカウンタによる構成の全体的な動作は、高および低のしきい値72および74の間のエネルギーを有する放射線ヒットに応答して信号が受容されるたびごとにカウンタ88に計数を蓄積することである。計数回路に関する別の構成が図6に示されている。図6に示す別の計数回路では、高低の出力計数の双方が直接に得られる。この回路には図5の回路よりも多くの回路用面積と読み出し時間とを必要とするが、低い計数を高い計数から減算することによりしきい値の間の計数を直接読み出すことができ、また高い計数のみを計数することにより、高しきい値を上回る計数を出力することができる。したがって図6では、非同期nビットカウンタ94は第1コンパレータ68のハイの出力を直接受容するように接続されている。非同期nビットカウンタ96は第2コンパレータ70の出力78を直接受容するように接続されている。負荷信号54に応答して、第1および第2のロード可能シフトレジスタ98および100には、第1および第2の非同期nビットカウンタ94および96の内容をそれぞれ読み込むことができる。前記の例と同様、ロード可能シフトレジスタ98および100の内容は次の計数期間においてクロック信号92に応じて読み出すことができる。図7は、r桁およびs列による画像セルの二次元配列画素セル配列を表わす略ブロック図である。r×sの画素セルは、すべての画素に共通の負荷、リセット、許可、保留およびしきい値信号を発生させる制御論理ブロックに接続されている。これらの信号には実際には同一のものもあってよい。好ましくは高および低のしきい値は、受容される放射線ヒットに関する所望のエネルギー範囲を変更可能なように調整することができる。制御論理ブロックはVddおよびVssの供給電圧を受容し、これらの電圧をさらに画素配列32とシフトレジスタ104とに供給することができる。個々の画素セルの列に関するロード可能シフトレジスタ90または98および100は相互にチェイン状に接続されており、それにより、ある画素回路のロード可能シフトレジスタ90または98の直列入力46は隣接する画素回路のロード可能シフトレジスタ90または100の直列出力48に接続されるようになっている。このようにして、個々の画素セルからの出力は相互にチェイン状に接続され、nビットまたは第2のセットアップでは2×nビットシフトレジスタ104に接続された1個の長いシフトレジスタ本例では列ごとに1個のシフトレジスタを形成するようになっている。このレジスタは、s列のnビット2×nのデータを迅速に出力可能なようにデュアルx-yの記憶容量を備えている。各画素セルに対するクロックは、半導体基板上の画素配列の各列に関して同じ遅延経路を確保するためにシフトレジスタ104を経由して分配される。図8は、図7のシフトレジスタ104をさらに詳細に示している。このシフトレジスタは水平シフトレジスタステージDxyと高速垂直ロード可能シフトレジスタステージOxyとから形成されたデュアルx-yの構成を備えている。画素配列のそれぞれの列からの各ビットは、すべてのビットn/2×nが1個の画素セルのためにクロック出力された後に、垂直シフトレジスタに同時に読み込まれる。その後、以前のs列のデータが垂直に読み出されている間に、次の画素セルを読み出すことができる。Oxyで示した垂直シフトレジスタに関する共通の負荷信号は図8には示されていないことに留意すべきである。図1に戻ると、制御電子装置24は制御論理102とシフトレジスタ装置104との組合わせを具備していることが了解されよう。制御電子装置24は、矢印26で概略的に示される経路によって画像処理装置28に接続されている。このようにして、シフトレジスタ104からのデータ出力を画像処理装置28に供給することができる。画像処理装置28は、画素配列のそれぞれの画素に対するヒットの数を表わすディジタル値を蓄積するとともに配列内の各画素の位置を認識するデータ記憶装置を備えている。その結果、各画像は、画素値の二次元配列の表現として記憶させることができる。二次元配列は適切なデータベースによって記憶させることが可能である。画像処理装置28は、所与の画像すべての配列または画像の一部分画像配列の副標本を選択するようにデータベース内の記憶された画像データにアクセスすることができる。画像処理装置は、選択された画素位置に関して記憶された値を読み取って、そのデータの表現を矢印30で概略的に示される経路を介してディスプレイ32上に表示する。このデータは当然ながら、表示するのではなく、または表示するのに加えて印刷することができ、さらに処理操作を加えることもできる。バックグラウンドおよびノイズは、各画素の電荷の値から定数として減算することができる。このペデスタルおよび/またはバックグラウンドの減算は、画像取込みの前に空画像が得られる場合に可能となる。各画素に関しバックグラウンドの値を演繹し、それに応じて減算を行なうことが可能である。画像処理装置およびディスプレイの動作を制御するため、例えばキーボード、ポインティングデバイスなどの入力装置36を配設することができる。画像配列の特定の画像セルに対する放射線ヒットの正確な計数を行なうことのできる撮像素子および撮像システムを説明してきた。本発明の一例により、特許文献1に記述されているような蓄積方式の撮像素子の利点が実現可能となるものであり、その他の利点として、蓄積期間中に配列上の入射画素の電荷値を蓄積するのでなく、実際のヒット数を画素配列の各画素セルに記録するようになっている。これにより、読出しに関する不感時間をほとんどあるいはまったく伴わない高速読出しを可能にしながら非常に高精度の撮像を行なうことができる。各画素セル上へのしきい値回路の好適な配設によって、所望の入射エネルギーパラメータの範囲内にある放射線ヒットのみを計数するように画素回路を構成することができる。この結果、入力装置を調整して、所望のエネルギーの値または範囲を有する画像放射線のみを選択することが可能になる。このように本発明のこの好適な特徴による撮像素子によれば、散乱した放射線を排除して直接的な入射放射線のみを計数することができる。