"第1ソース/ドレイン電極と、第2ソース/ドレイン電極と、第1ゲート電極と、を有する第1導電型のスピンMOSFETである第1トランジスタと、前記第1トランジスタの前記第2ソース/ドレイン電極に接続された第3ソース/ドレイン電極と、第4ソース/ドレイン電極と、第2ゲート電極と、を有し、第1導電型のスピンMOSFETもしくは第1導電型のMOSFETのいずれかである第2トランジスタと、第5ソース/ドレイン電極と、第6ソース/ドレイン電極と、前記第1トランジスタの前記第2ソース/ドレイン電極に接続された第3ゲート電極と、を有し、pチャネルスピンMOSFETもしくはpチャネルMOSFETのいずれかである第3トランジスタと、前記第3トランジスタの前記第6ソース/ドレイン電極に接続された第7ソース/ドレイン電極と、第8ソース/ドレイン電極と、前記第1トランジスタの前記第2ソース/ドレイン電極に接続された第4ゲート電極と、を有し、nチャネルスピンMOSFETもしくはnチャネルMOSFETのいずれかである第4トランジスタと、前記第3トランジスタの前記第6ソース/ドレイン電極に接続された出力端子と、を備え、前記第3トランジスタと前記第4トランジスタはインバータ回路を構成し、前記インバータ回路においては前記第3トランジスタおよび前記第4トランジスタの少なくとも一方がスピンMOSFETであり、前記インバータ回路の出力は前記出力端子から出力されることを特徴とするメモリ回路。前記第1および第2トランジスタはnチャネルスピンMOSFETであり、前記第3トランジスタはpチャネルMOSFETであり、前記第4トランジスタはnチャネルスピンMOSFETであり、前記第1および第4トランジスタはともに高抵抗状態であるかまたは低抵抗状態であり、前記第1および第2トランジスタの一方は高抵抗状態であって他方は低抵抗状態であり、読出し時には、前記第3トランジスタの前記第5ソース/ドレイン電極は電源電圧Vddに接続され、前記第2トランジスタの前記第2ゲート電極および前記第4ソース/ドレイン電極、ならびに前記第4トランジスタの前記第8ソース/ドレイン電極は基準電圧GNDに接続され、前記第1トランジスタの前記第1ゲート電極および第1ソース/ドレイン電極は前記電源電圧の半分であるVdd/2以上の電圧Vopに接続されることを特徴とする請求項1記載のメモリ回路。前記第1および第2トランジスタはnチャネルスピンMOSFETであり、前記第3トランジスタはpチャネルスピンMOSFETであり、前記第4トランジスタはnチャネルスピンMOSFETであり、前記第1および第4トランジスタはともに高抵抗状態であるかまたは低抵抗状態であり、前記第1および第2トランジスタの一方は高抵抗状態であって他方は低抵抗状態であり、前記第3および第4トランジスタの一方は高抵抗状態であって他方は低抵抗状態であり、読出し時には、前記第3トランジスタの前記第5ソース/ドレイン電極は電源電圧Vddに接続され、前記第2トランジスタの前記第2ゲート電極および前記第4ソース/ドレイン電極、ならびに前記第4トランジスタの前記第8ソース/ドレイン電極は基準電圧GNDに接続され、前記第1トランジスタの前記第1ゲート電極および第1ソース/ドレイン電極は前記電源電圧の半分であるVdd/2以上の電圧Vopに接続されることを特徴とする請求項1記載のメモリ回路。前記第1および第4トランジスタはnチャネルスピンMOSFETであり、前記第2トランジスタはnチャネルMOSFETであり、前記第3トランジスタはpチャネルMOSFETであり、前記第1および第4トランジスタはともに高抵抗状態であるかまたは低抵抗状態であり、読出し時には、前記第3トランジスタの前記第5ソース/ドレイン電極は電源電圧Vddに接続され、前記第2トランジスタの前記第2ゲート電極および前記第4ソース/ドレイン電極、ならびに前記第4トランジスタの前記第8ソース/ドレイン電極は基準電圧GNDに接続され、前記第1トランジスタの前記第1ゲート電極および第1ソース/ドレイン電極は前記電源電圧の半分であるVdd/2以上の電圧Vopに接続されることを特徴とする請求項1記載のメモリ回路。前記第1トランジスタはnチャネルスピンMOSFETであり、前記第2トランジスタはnチャネルMOSFETであり、前記第3トランジスタはpチャネルスピンMOSFETであり、前記第4トランジスタはnチャネルスピンMOSFETであり、前記第1および第4トランジスタはともに高抵抗状態であるかまたは低抵抗状態であり、前記第3および第4トランジスタの一方は高抵抗状態であって他方は低抵抗状態であり、読出し時には、前記第3トランジスタの前記第5ソース/ドレイン電極は電源電圧Vddに接続され、前記第2トランジスタの前記第2ゲート電極および前記第4ソース/ドレイン電極、ならびに前記第4トランジスタの前記第8ソース/ドレイン電極は基準電圧GNDに接続され、前記第1トランジスタの前記第1ゲート電極および第1ソース/ドレイン電極は前記電源電圧の半分であるVdd/2以上の電圧Vopに接続されることを特徴とする請求項1記載のメモリ回路。前記第1および第2トランジスタはpチャネルスピンMOSFETであり、前記第3トランジスタはpチャネルスピンMOSFETであり、前記第4トランジスタはnチャネルMOSFETであり、前記第1および第3トランジスタはともに高抵抗状態であるかまたは低抵抗状態であり、前記第1および第2トランジスタの一方は高抵抗状態であって他方は低抵抗状態であり、読出し時には、前記第2トランジスタの第2ゲート電極および前記第4ソース/ドレイン電極、ならびに前記第3トランジスタの第5ソース/ドレイン電極は電源電圧Vddに接続され、前記第4トランジスタの前記第8ソース/ドレイン電極は基準電圧GNDに接続され、前記第1トランジスタの前記第1ゲート電極および第1ソース/ドレイン電極は前記電源電圧の半分であるVdd/2以下の電圧Vopに接続されることを特徴とする請求項1記載のメモリ回路。前記第1および第2トランジスタはpチャネルスピンMOSFETであり、前記第3トランジスタはpチャネルスピンMOSFETであり、前記第4トランジスタはnチャネルスピンMOSFETであり、前記第1および第3トランジスタはともに高抵抗状態であるかまたは低抵抗状態であり、前記第1および第2トランジスタの一方は高抵抗状態であって他方は低抵抗状態であり、前記第3および第4トランジスタの一方は高抵抗状態であって他方は低抵抗状態であり、読出し時には、前記第2トランジスタの第2ゲート電極および前記第4ソース/ドレイン電極、ならびに前記第3トランジスタの第5ソース/ドレイン電極は電源電圧Vddに接続され、前記第4トランジスタの前記第8ソース/ドレイン電極は基準電圧GNDに接続され、前記第1トランジスタの前記第1ゲート電極および第1ソース/ドレイン電極は前記電源電圧の半分であるVdd/2以下の電圧Vopに接続されることを特徴とする請求項1記載のメモリ回路。前記第1トランジスタはpチャネルスピンMOSFETであり、前記第2トランジスタはpチャネルMOSFETであり、前記第3トランジスタはpチャネルスピンMOSFETであり、前記第4トランジスタはnチャネルMOSFETであり、前記第1および第3トランジスタはともに高抵抗状態であるかまたは低抵抗状態であり、読出し時には、前記第2トランジスタの第2ゲート電極および前記第4ソース/ドレイン電極、ならびに前記第3トランジスタの第5ソース/ドレイン電極は電源電圧Vddに接続され、前記第4トランジスタの前記第8ソース/ドレイン電極は基準電圧GNDに接続され、前記第1トランジスタの前記第1ゲート電極および第1ソース/ドレイン電極は前記電源電圧の半分であるVdd/2以下の電圧Vopに接続されることを特徴とする請求項1記載のメモリ回路。前記第1トランジスタはpチャネルスピンMOSFETであり、前記第2トランジスタはpチャネルMOSFETであり、前記第3トランジスタはpチャネルスピンMOSFETであり、前記第4トランジスタはnチャネルスピンMOSFETであり、前記第1および第3トランジスタはともに高抵抗状態であるかまたは低抵抗状態であり、前記第3および第4トランジスタの一方は高抵抗状態であって他方は低抵抗状態であり、読出し時には、前記第2トランジスタの第2ゲート電極および前記第4ソース/ドレイン電極、ならびに前記第3トランジスタの第5ソース/ドレイン電極は電源電圧Vddに接続され、前記第4トランジスタの前記第8ソース/ドレイン電極は基準電圧GNDに接続され、前記第1トランジスタの前記第1ゲート電極および第1ソース/ドレイン電極は前記電源電圧の半分であるVdd/2以下の電圧Vopに接続されることを特徴とする請求項1記載のメモリ回路。前記第3トランジスタの前記第6ソース/ドレイン電極に接続されかつソース/ドレイン電極の一方である第9電極と、他方である第10電極と、ゲート電極とを有し、nチャネルMOSFETもしくはpチャネルMOSFETのいずれか一方である第5トランジスタを、更に備えていることを特徴とする請求項1乃至9のいずれかに記載のメモリ回路。請求項1乃至10のいずれかに記載のメモリ回路と、前記メモリ回路の出力端子にゲートが接続されたパストランジスタとを備えていることを特徴とするメモリ機能付きパストランジスタ回路。請求項11記載のメモリ機能付きパストランジスタ回路を複数個備えていることを特徴とするスイッチングボックス回路。請求項12記載のスイッチングボックス回路を複数個備えていることを特徴とするスイッチングブロック回路。請求項13記載のスイッチングブロック回路複数個と、複数のコネクションボックスと、複数のクラスタロジックブロックと、を備えていることを特徴とするフィールドプログラマブルゲートアレイ。半導体のCMOS技術によってメモリ回路を作製する場合、情報を記憶するメモリとして揮発性のSRAMが用いられる。SRAMは揮発性のため、待機時にも電源を切断できないため消費電力が大きくなる。また、SRAMは揮発性のために突然の電源の切断のときにメモリ情報が消失してしまう。大量のSRAMを使用している場合、動作をしていないときでもリーク電流による消費電力が大きくなってしまう。そのため、高集積化しにくい回路となる。更に、SRAMは電源を切ると情報が失われてしまう揮発性メモリであるため、電源投入をする毎に外部メモリに蓄えていた情報を書き込む必要がある。このため、電源投入時に手間と時間がかかるという課題がある。また、SRAMを用いた場合、電源切断時に情報を蓄えておくための外部メモリを確保しておく必要があり、外部メモリのために消費電力および容積が必要になるという課題がある。このため、システム全体での高集積化および低消費電力化を妨げる要因の一つとなっている。また、SRAMは1bitのメモリに対して素子6個を用いるので、面積が大きいという課題がある。また、LSIの動作速度は配線遅延が大きく影響するため、メモリとして面積が大きなSRAMを用いると回路の動作が低速となる。本発明が解決しようとする課題は、高速、不揮発性、かつ低消費電力のメモリ回路、メモリ機能付きパストランジスタ回路、スイッチングボックス回路、スイッチングブロック回路、およびフィールドプログラマブルゲートアレイを提供することである。本実施形態のメモリ回路は、第1ソース/ドレイン電極と、第2ソース/ドレイン電極と、第1ゲート電極と、を有する第1導電型のスピンMOSFETである第1トランジスタと、前記第1トランジスタの前記第2ソース/ドレイン電極に接続された第3ソース/ドレイン電極と、第4ソース/ドレイン電極と、第2ゲート電極と、を有し、第1導電型のスピンMOSFETもしくは第1導電型のMOSFETのいずれかである第2トランジスタと、第5ソース/ドレイン電極と、第6ソース/ドレイン電極と、前記第1トランジスタの前記第2ソース/ドレイン電極に接続された第3ゲート電極と、を有し、pチャネルスピンMOSFETもしくはpチャネルMOSFETのいずれかである第3トランジスタと、前記第3トランジスタの前記第6ソース/ドレイン電極に接続された第7ソース/ドレイン電極と、第8ソース/ドレイン電極と、前記第1トランジスタの前記第2ソース/ドレイン電極に接続された第4ゲート電極と、を有し、nチャネルスピンMOSFETもしくはnチャネルMOSFETのいずれかである第4トランジスタと、前記第3トランジスタの前記第6ソース/ドレイン電極に接続された出力端子と、を備え、前記第3トランジスタと前記第4トランジスタはインバータ回路を構成し、前記インバータ回路においては前記第3トランジスタおよび前記第4トランジスタの少なくとも一方がスピンMOSFETであり、前記インバータ回路の出力は前記出力端子から出力されることを特徴とする。以下に図面を参照して実施形態を詳細に説明する。ただし、図面は模式的なものであり、各部分の大きさ、各電圧の高さおよび各時間の長さ、部分間の大きさの比率、電圧間の比率、時間の間隔などは現実のものとは異なる。また、図面の相互間においても、同じ部分を指す場合であっても、互いの寸法や比率が異なって示されている部分もある。以下の実施形態によるメモリ回路は、不揮発性メモリとして、スピンMOSFETを用いる。そこで、スピンMOSFETについて説明する。スピンMOSFETとしてnチャネルスピンMOSFETを例にとって説明する。nチャネルスピンMOSFETの一般的な構成を図1に示す。このスピンMOSFETは、p型半導体領域101に離間してn型のソースおよびドレイン領域103a、103bが形成され、このソース領域103aとドレイン領域103bとの間のチャネル領域102上にゲート絶縁膜110が形成され、このゲート絶縁膜110上にゲート電極112が形成されている。このゲート電極112の側部には、絶縁体からなるゲート側壁115が設けられている。さらに、ソース領域103aおよびドレイン領域103b上にはソース電極120およびドレイン電極130がそれぞれ形成されている。ソース電極120は、ソース領域103a上に設けた、例えばMgOからなるトンネル絶縁膜121と、トンネル絶縁膜121上に設けられ磁化が不変の強磁性層を有する磁化固定層122とを備えている。ドレイン電極130は、ドレイン領域103b上に設けた、例えばMgOからなるトンネル絶縁膜131と、トンネル絶縁膜131上に設けられ磁化が可変の強磁性層を有する磁化自由層132とを備えている。なお、磁化が不変とは、書き込み電流を流した前後で磁化の向きが変わらないことを意味し、磁化が可変とは書き込み電流を流した前後で磁化の向きが逆になりうることを意味する。また、磁化固定層122および磁化自由層132の磁化の向きは共に膜面に垂直であってもよいし、共に膜面に平行であってもよい。なお、膜面とは強磁性層の上面を意味する。また、ソース領域103a上に磁化固定層122を設け、ドレイン領域103b上に磁化自由層132を設けたが、ソース領域103a上に磁化自由層132を設け、ドレイン領域103b上に磁化固定層122を設けてもよい。なお、ソース領域103aおよびドレイン領域103bに磁性半導体領域を用いることも可能である。この場合、トンネル絶縁膜121および131、強磁性層122および132は設けなくても構わない。このスピンMOSFETにおいて、ゲート電極112にゲート電圧を印加すると、スピン偏極された電子がソースからドレインに流れる。このスピンMOSFETにおいては、磁化固定層122および磁化自由層132の磁化の向きが、略平行な平行状態と略反平行な反平行状態の2つのスピン状態があり、それぞれの状態により、チャネル領域102を介した磁化固定層122および磁化自由層132間の抵抗値が異なる。磁化固定層122および磁化自由層132間の抵抗が低抵抗の場合を低抵抗状態と呼び、高抵抗の場合高抵抗状態と呼ぶ。低抵抗状態は磁化固定層122および磁化自由層132のスピン状態が平行状態の場合であり、高抵抗状態は磁化固定層122および磁化自由層132のスピン状態が反平行状態の場合である。磁化固定層122および磁化自由層132のスピン状態が略平行な場合と、略反平行な場合は、ソース-ドレイン間に書き込み電流を流して磁化自由層132のスピン状態を反転させない限り保持されるため、メモリ機能を有している。磁化自由層132の磁化の向きの反転は、ゲート電極112にゲート電圧を印加してスピンMOSFETをオン状態にし、ソース電極とドレイン電極との間にチャネル102を通して書き込み電流を流すことにより行うことができる。例えば、磁化自由層132の磁化の向きが磁化固定層122の磁化の向きと略反平行な場合には、磁化自由層132を有するドレイン電極130からチャネル102を通して磁化固定層122を有するソース電極120に電流を流す。この場合、電子の流れは電流の流れる方向と逆となるので、電子は磁化固定層122を有するソース電極120からチャネル102を通して磁化自由層132を有するドレイン電極130に流れる。このとき、電子は磁化固定層122によってスピン偏極され、このスピン偏極された電子がチャネル102を通して磁化自由層132に流れこむことによって、スピントルクが磁化自由層の磁化に作用し、磁化自由層の磁化の向きが磁化固定層の磁化の向きと略平行になる。一方、磁化自由層132の磁化の向きが磁化固定層122の磁化の向きと略平行な場合には、磁化固定層122を有するソース電極120からチャネル102を通して磁化自由層132を有するドレイン電極130に電流を流す。この場合、電子は、磁化自由層132を有するドレイン電極130からチャネル102を通して磁化固定層122を有するソース電極120に流れる。このとき、電子は磁化自由層132によってスピン偏極され、このスピン偏極された電子はチャネル102を通して磁化固定層122に流れる。磁化固定層122と同じ向きのスピンを有する電子は磁化固定層122を通過するが、磁化固定層122と逆向きのスピンを有する電子は磁化固定層122とトンネル絶縁膜121との界面で反射され、この反射された電子はチャネル102を通して磁化自由層132に蓄積され、磁化自由層132の磁化に逆向きのスピントルクを作用し、磁化自由層132の磁化の向きは、反転し、磁化固定層122の磁化の向きと略反平行になる。このように、スピンMOSFETには、磁化自由層132の磁化の向きを反転させるための電流、すなわち書き込み電流を発生させる書き込み電流発生回路が必要となる。この書き込み電流発生回路は、知られており、例えば、特許第4435236号公報に開示されている。なお、スピンMOSFETから抵抗を読み出す電流は、磁化自由層132の磁化の向きが反転しないように上記書き込み電流よりも小さい電流値が選ばれる。スピンMOSFETにおいては、書き込みの場合には、ソース電極およびドレイン電極の一方から他方に書き込み電流を流すので、ソース電極とドレイン電極が逆となる場合がある。このため、本明細書ではソース電極またはドレイン電極をソース/ドレイン電極と表記する。なお、より明確にするために、ソース電極およびドレイン電極の一方をソース/ドレイン電極の一方と表記し、ソース電極およびドレイン電極の他方をソース/ドレイン電極の他方と表記する場合もある。また、上記スピンMOSFETにおいては、磁化固定層および磁化自由層は、それぞれ単層の強磁性層であるとして説明したが、磁化固定層および磁化自由層の少なくとも一方が、複数の強磁性層とそれらの間に挟まれた非磁性層との積層構造を有していてもよい。この場合、磁化固定層および磁化自由層のそれぞれの磁化の向きは、それらが形成される半導体領域に最も近い強磁性層の磁化の向きであるとする。以下では、磁化固定層および磁化自由層は、それぞれ単層の強磁性層であるとして説明する。第1実施形態第1実施形態によるメモリ回路を図2に示す。この実施形態のメモリ回路1は、nチャネルスピンMOSFET10、12、16と、pチャネルMOSFET14と、を備えている。スピンMOSFET10は、ゲートが端子31に接続され、ソース/ドレイン電極の一方が端子33に接続され、他方が端子40に接続される。また、スピンMOSFET12は、ゲートが端子32に接続され、ソース/ドレイン電極の一方が端子40に接続され、他方が端子34に接続される。すなわち、スピンMOSFET10、12は直列に接続される。また、MOSFET14は、ゲート電極が端子40に接続され、ソース/ドレイン電極の一方が端子35に接続され、他方が端子37に接続される。スピンMOSFET16は、ゲート電極が端子40に接続され、ソース/ドレイン電極の一方が端子37に接続され、他方が端子36に接続される。したがって、MOSFET14とスピンMOSFET16は直列に接続されるとともに、ゲートが共通に端子40に接続されたインバータ回路を構成する。電気特性のバラツキを小さくするために、スピンMOSFET10と12は、同じ形状となるように設計し、3個のスピンMOSFET10、12、16は同一のプロセスで形成することがより好ましい。nチャネルスピンMOSFET10、12、16は、それぞれpウェルまたはp型半導体層に形成され、pチャネルMOSFET14はnウェルまたはn型半導体層に形成される。なお、本実施形態においては、スピンMOSFET10およびスピンMOSFET16は同じ抵抗状態、すなわち高抵抗状態および低抵抗状態のいずれか一方の抵抗状態としておき、スピンMOSFET12はスピンMOSFET10と反対の抵抗状態となるように設定する。この場合、スピンMOSFET10、12のそれぞれの磁化固定層および磁化自由層の接続方法に関して2種類存在する。一つの接続方法は、図3に示すように、スピンMOSFET10のソース/ドレイン以下、S/Dともいうの一方に設けられかつ端子33に接続される電極10aに含まれる磁性層は磁化固定層となり、S/Dの他方に設けられ端子40に接続する電極10bに含まれる磁性層は磁化自由層となる。また、スピンMOSFET12のS/Dの一方に設けられかつ端子40に接続する電極12aに含まれる磁性層は磁化自由層となり、S/Dの他方に設けられかつ端子34に接続する電極12bに含まれる磁性層は磁化固定層となる。すなわち、スピンMOSFET10、12のそれぞれの磁化自由層を含む電極が端子40に接続される。この場合において、スピンMOSFET10が高抵抗状態であり、スピンMOSFET12が低抵抗状態であるとする。言い換えれば、スピンMOSFET10の磁化固定層10aと磁化自由層10bの磁化の向きが略反平行で、スピンMOSFET12の磁化自由層12aと磁化固定層12bの磁化の向きが略平行であるとする。この状態において、スピンMOSFET10およびスピンMOSFET12を共にオン状態となるようにゲートに高い電圧を印加し、端子34からスピンMOSFET12、端子40、およびスピンMOSFET10を介して端子33に書込み電流を流すと、スピンMOSFET10は低抵抗状態に、スピンMOSFET12は高抵抗状態になる。その後、端子33からスピンMOSFET10、端子40、およびスピンMOSFET12を介して端子34に書込み電流を流すと、スピンMOSFET10は高抵抗状態に、スピンMOSFET12は低抵抗状態に変化する。また、スピンMOSFET16の抵抗状態を変化させる方法書込み方法については、後述する。なお、図3に示すように、スピンMOSFET10、12はそれぞれ、STIShallowTrenchIsolationによって素子分離されたpウェルに形成される。これらのpウェルは同一の基板上に形成される。図4に示すように、スピンMOSFET10のS/Dの一方に設けられかつ端子33に接続される電極10aに含まれる磁性層は磁化自由層となり、S/Dの他方に設けられ端子40に接続する電極10bに含まれる磁性層は磁化固定層となる。また、スピンMOSFET12のS/Dの一方に設けられかつ端子40に接続する電極12aに含まれる磁性層は磁化固定層となり、S/Dの他方に設けられかつ端子34に接続する電極12bに含まれる磁性層は磁化自由層となる。すなわち、スピンMOSFET10、12のそれぞれの磁化固定層を含む電極が端子40に接続される。この場合において、スピンMOSFET10が低抵抗状態であり、スピンMOSFET12が高抵抗状態であるとする。言い換えれば、スピンMOSFET10の磁化自由層10aと磁化固定層10bの磁化の向きが平行で、スピンMOSFET12の磁化固定層12aと磁化自由層12bの磁化の向きが反平行であるとする。この状態において、スピンMOSFET10およびスピンMOSFET12が共にオン状態となるようにゲートに高い電圧を印加し、端子34からスピンMOSFET12、端子40、およびスピンMOSFET10を介して端子33に書込み電流を流すと、スピンMOSFET10は高抵抗状態に、スピンMOSFET12は低抵抗状態に変化する。その後、端子33からスピンMOSFET10、端子40、およびスピンMOSFET12を介して端子34に書込み電流を流すと、スピンMOSFET10は低抵抗状態に、スピンMOSFET12は高抵抗状態に変化する。次に、第1実施形態のメモリ回路1の動作を図5および図6を参照して説明する。なお、以下の動作の説明においては、ソース電極、ドレイン電極、およびゲート電極をそれぞれソース、ドレイン、およびゲートともいう。読出し方法次に、第2実施形態のメモリ回路の読出し動作について説明する。まず、図5に示すように、端子31、33には動作電圧Vopを印加し、端子32、34、36には基準電圧GNDを印加し、端子35には電源電圧Vddを印加する。電源電圧Vddは、基準電圧GNDに対して、スピンMOSFET10、12、16の閾値電圧Vthよりも十分高い電圧とする。つまり、Vdd>VthGNDとする。また、スピンMOSFET10、12、16が形成されるそれぞれのpウェルには基準電圧GNDを印加し、MOSFET14が形成されるnウェルには電源電圧Vddを印加する。スピンMOSFET10とスピンMOSFET12との間の中間ノード端子40の電圧中間電圧をV1とし、端子37の電圧を出力電圧V2とする。また、動作電圧Vopを、電源電圧Vddの半分Vdd/2以上の高い電圧に設定する。本明細書においては、トランジスタ、すなわちスピンMOSFETまたはMOSFETのゲートとソース間の電圧Vgsが、トランジスタの閾値電圧Vthより低いとき、トランジスタはソースとドレイン間に電流がほとんど流れず、非常に高抵抗になる。この状態をオフ状態と定義する。トランジスタのゲートとソース間の電圧Vgsが、閾値電圧Vthより高いとき、トランジスタはソースとドレイン間が導通し、低抵抗になる。この状態をオン状態と定義する。この定義からnチャネルスピンMOSFET12はゲートに基準電圧GNDが印加されているので、オフ状態となる。スピンMOSFET10のゲートとソース間の電圧Vgs1は、Vgs1=Vop-V1となる。スピンMOSFET12はオフ状態のため、電圧V1は高電圧となり、ゲートとソース間の電圧Vgs1は低電圧となる。この電圧Vgs1が低いため、nチャネルスピンMOSFET10もオフ状態となる。この電圧V1は、ともにオフ状態であるスピンMOSFET10とスピンMOSFET12の抵抗値により決定される。スピンMOSFET10およびスピンMOSFET12の抵抗は、スピンMOSFETの磁化固定層および磁化自由層の磁化の向きに依存する。MOSFET14およびスピンMOSFET16はインバータ回路を構成し、中間ノード40の電圧V1がインバータ回路の入力電圧となり、端子37の電圧V2がインバータ回路の出力電圧となる。最初に、スピンMOSFET10およびスピンMOSFET16が高低状態で、スピンMOSFET12が低抵抗状態である場合を説明する。この場合、中間電圧V1が低電圧V1Lとなる。また、MOSFET14およびスピンMOSFET16から構成されるインバータ回路の入出力特性は、図6に示すグラフg1となる。このとき、入力電圧V1は低電圧V1Lとなるため、入力電圧V1および出力電圧V2は図6に示す動作点OP1となる。したがって、出力電圧V2は、電源電圧Vddに近い値となる。次に、スピンMOSFET10およびスピンMOSFET16が低抵抗状態で、スピンMOSFET12が高抵抗状態である場合を説明する。この場合、中間ノード40の電圧V1が高電圧V1Hとなる。そして、インバータ回路の入出力特性は、図6に示すグラフg2となる。このとき、入力電圧V1は高電圧V1Hとなるため、入力電圧V1および出力電圧V2は図6に示す動作点OP2となる。したがって、出力電圧V2は、基準電圧GNDに近い値となる。上述したように、図6に示すように、スピンMOSFET10、12、16の抵抗状態に依存して、出力電圧V2を、基準電圧GNDに近い値か、または電源電圧Vddに近い値のどちらかに安定させることができる。このように、第1実施形態では、スピンMOSFETの抵抗状態により、安定した2値の出力を得ることが可能となるため、不揮発性のメモリとしての動作をすることができる。なお、本実施形態においては、スピンMOSFET10とスピンMOSFET12はオフ状態のため、端子33から端子34に流れる電流は非常に小さい。そのため、スピンMOSFET10とスピンMOSFET12に起因する消費電力が非常に低い。また、MOSFET14と、スピンMOSFET16で構成されるインバータ回路は、スピンMOSFET16の特性により、動作点がVddもしくはGNDに近い値になるように設定される。そのため、インバータ回路の消費電力は、非常に低い。書込み方法次に、第1実施形態のメモリ回路における書込み方法を説明する。第1実施形態のメモリ回路の書込み方法は、スピン注入磁化反転法によりスピンMOSFETの抵抗状態の書込みを行う。スピン注入磁化反転では、スピンMOSFETのソースとドレイン間に、磁化が反転する電流反転電流ともいう以上の電流を流すことにより、抵抗状態を書き換えることができる。スピンMOSFET10およびスピンMOSFET12に書き込みを行う場合は、図7に示す電流経路51および図8に示す電流経路52に書込み電流を流すことにより行う。まず、図7に示す電流経路51に書込み電流を流す場合を説明する。端子31すなわちスピンMOSFET10のゲートに高電圧VH11、端子32すなわちスピンMOSFET12のゲートに高電圧VH12を印加し、スピンMOSFET10およびスピンMOSFET12をオン状態とする。端子33に電源電圧Vdd以上の高電圧VH13、端子34に基準電圧GND以下の低電圧VL14を印加し、端子33から端子34までの電流経路51に反転電流以上の大きな電流を流す。電流経路51に大きな電流を流すことにより、スピンMOSFET10及び12の抵抗状態を変化させることが出来る。次に、図8に示す電流経路52に書込み電流を流す場合を説明する。端子31に高電圧VH21、端子32に高電圧VH22を印加し、スピンMOSFET10およびスピンMOSFET12をオン状態とする。端子33に基準電圧GND以下の低電圧VL23、端子34に電源電圧Vdd以上の高電圧VH24を印加し、端子34から端子33に反転電流以上の大きな電流を流す。電流経路52に大きな電流を流すことにより、スピンMOSFET10及び12の抵抗状態を変化させることが出来る。また、スピンMOSFET16に書き込み行う場合は、図9に示す電流経路53および図10に示す電流経路54に書込み電流を流すことにより行う。まず、図9に示すように電流経路53に電流を流す場合を説明する。端子31に高電圧VH31、端子32に低電圧VL32を印加し、スピンMOSFET10をオン状態、スピンMOSFET12をオフ状態とする。端子35に電源電圧Vdd以上の高電圧VH35を印加し、端子36に基準電圧GND以下の低電圧VL36を印加する。印加する電圧VH35、VL36は、MOSFET14の閾値電圧をVth3、スピンMOSFET16の閾値電圧をVth4とすると、端子40の電圧V1が、VL36Vth4<V1<VH35-Vth3となるように端子33の電圧VH33を設定する。これにより、端子35から端子36に向かう電流経路53に大きな電流が流れる。電流経路53に大きな電流を流すことにより、スピンMOSFET16の抵抗状態を変化させることが出来る。次に、図10に示すように電流経路54に書込み電流を流す場合を説明する。端子31に高電圧VH41、端子32に低電圧VL42を印加し、スピンMOSFET10をオン状態、スピンMOSFET12をオフ状態とする。端子36に電源電圧Vdd以上の高電圧VH46を印加し、端子35基準電圧GND以下のVL45を印加する。印加する電圧VH46、VL45は、MOSFET14の閾値電圧をVth3、スピンMOSFET16の閾値電圧をVth4とすると、端子40の電圧V1がVL45Vth3<V1<VH46-Vth4となるように設定される。これにより、端子36から端子35に向かう電流経路54に大きな電流が流れる。電流経路54に大きな電流を流すことにより、スピンMOSFET16は低抵抗状態となるように、スピンMOSFET16の磁化固定層および磁化自由層の磁化が配置されている。本実施形態では、電流経路51に大きな電流を流すことにより、スピンMOSFET10が高抵抗状態となり、スピンMOSFET12が低抵抗状態となり、電流経路52に大きな電流を流すことにより、スピンMOSFET10が低抵抗状態となり、スピンMOSFET12が高抵抗状態となるように配置されている。スピンMOSFET10とスピンMOSFET12におけるソース電極/ドレイン電極の強磁性体の磁化は、電流経路51に大きな電流を流すことにより、スピンMOSFET10が低抵抗状態となり、スピンMOSFET12が高抵抗状態となり、電流経路52に大きな電流を流すことにより、スピンMOSFET10が高抵抗状態となり、スピンMOSFET12が低抵抗状態となるように配置しても構わない。本実施形態では、電流経路53に大きな電流を流すことにより、スピンMOSFET16が高抵抗状態となり、電流経路54に大きな電流を流すことにより、スピンMOSFET16が低抵抗状態となるように配置されている。スピンMOSFET16におけるソース電極/ドレイン電極の強磁性体の磁化は、電流経路53に大きな電流を流すことにより、スピンMOSFET16が低抵抗状態となり、電流経路54に大きな電流を流すことにより、スピンMOSFET16が高抵抗状態となるように、配置しても構わない。以上説明したように、第1実施形態のメモリ回路は4個のトランジスタ、すなわち3個のスピンMOSFET10、12、16およびMOSFET14で構成されている。このため、第1実施形態のメモリ回路はSRAMより少ないトランジスタ数でメモリを構成でき、小面積なメモリ回路を実現することができる。また、第1実施形態のメモリ回路は、小面積なメモリ回路を実現することが可能となるため、第1実施形態のメモリ回路を用いれば、LSIを高集積化することができるとともに、論理回路の配線遅延が小さくなり、高速な回路を実現することができる。第1実施形態においては、スピンMOSFETは、ソース/ドレインの一方から他方に書き込み電流を流すことにより、スピンMOSFET内の強磁性体の磁化を反転させる方式、すなわちスピン注入磁化反転Spintorquetransferswitching方式を用いている。しかし、スピンMOSFETの近い位置に配線を配置してこの配線に電流を流し、この配線を流れる電流によって誘起される磁場によってスピンMOSFET内の強磁性体の磁化を反転させるようにしてもよい。第1実施形態に用いたスピンMOSFETは、不揮発性のため、電源を切断しても抵抗状態は維持されている。このため、第1実施形態のメモリ回路を使用しないときには電源を切断することが可能となり、消費電力を低くすることができる。また、突然に電源が切断されてもメモリ情報が維持されているので、バックアップ用のメモリが不要となり、システム全体を小さくすることができる。また、第1実施形態においては、不揮発性メモリとして、スピンMOSFETを用いているので、書き換え耐性のあるメモリ回路を実現することができる。また、第1実施形態によれば、スピンMOSFETを同一プロセスにより作製することにより、電気特性のばらつきが非常に小さくすることが可能となり、高い歩留りの不揮発性メモリ回路を得ることができる。第1変形例次に、第1実施形態の第1変形例によるメモリ回路を図11に示す。この第1変形例のメモリ回路1Aは、図2に示す第1実施形態のメモリ回路1において、端子34と端子36を結線し、端子41とした構成となっている。この第1変形例のメモリ回路1Aは、図2に示す第1実施形態のメモリ回路1に比べて端子数が少なくなるので、より好ましい。この第1変形例も第1実施形態と同様に、高速、不揮発性、かつ低消費電力のメモリ回路を得ることができる。第2変形例次に、第1実施形態の第2変形例によるメモリ回路を図12に示す。この第2変形例のメモリ回路1Bは、図2に示す第1実施形態のメモリ回路1において、pチャネルMOSFET14をpチャネルスピンMOSFET14Aに置き換えた構成となっている。この場合、pチャネルスピンMOSFET14AおよびnチャネルスピンMOSFET16のうちの一方は高抵抗状態であり、他方は低抵抗状態に設定される。また、スピンMOSFET14AとスピンMOSFET16で構成されるインバータ回路は、スピンMOSFET14AおよびスピンMOSFET16の特性により、動作点がVddもしくはGNDに安定的に近い値になるように設定される。なお、読出し時には、各端子に印加される電圧は第1実施形態の場合と同様である。また、書込み方法は、スピンMOSFET16を書き込む手順で、スピンMOSFET14Aもほぼ同時に書き込むことができる。この第2変形例のように、pチャネルスピンMOSFET14Aを用いた場合、第1実施形態に比べてインバータ回路の消費電力が安定的に低くなるという、好ましい利点がある。この第2変形例も第1実施形態と同様に、高速、不揮発性、かつ低消費電力のメモリ回路を得ることができる。第3変形例次に、第1実施形態の第3変形例によるメモリ回路を図13に示す。この第3変形例のメモリ回路1Cは、図2に示す第1実施形態のメモリ回路1において、nチャネルスピンMOSFET12をnチャネルMOSFET12Aに置き換えた構成となっている。この第3変形例においても、読出し時には、各端子に印加される電圧は第1実施形態の場合と同様である。この第3変形例も第1実施形態と同様に、高速、不揮発性、かつ低消費電力のメモリ回路を得ることができる。第4変形例次に、第1実施形態の第4変形例によるメモリ回路を図14に示す。この第4変形例のメモリ回路1Dは、図12に示す第2変形例のメモリ回路1Bにおいて、nチャネルスピンMOSFET12をnチャネルMOSFET12Aに置き換えた構成となっている。この場合、pチャネルスピンMOSFET14AおよびnチャネルスピンMOSFET16のうちの一方は高抵抗状態であり、他方は低抵抗状態に設定される。なお、この第4変形例においても、読出し時には、各端子に印加される電圧は第2変形例の場合と同様である。この第4変形例も第2変形例と同様に、第1実施形態に比べてインバータ回路の消費電力が安定的に低くなるという、好ましい利点がある。この第4変形例も第1実施形態と同様に、高速、不揮発性、かつ低消費電力のメモリ回路を得ることができる。第5変形例次に、第1実施形態の第5変形例によるメモリ回路について図15を参照して説明する。この第5変形例のメモリ回路1Eは、図1に示す第1実施形態のメモリ回路1において、スピンMOSFET10の書込み方法を変えた構成となっている。図15に示すように、スピンMOSFET10が設けられているpウェルに接続されるpウェル端子42に高電圧を印加し、端子33に低電圧を印加することにより、電流経路55に書き込み電流を流し、スピンMOSFET10の磁化自由層の磁化を反転させることができる。第6変形例次に、第1実施形態の第6変形例によるメモリ回路について図16を参照して説明する。この第6変形例のメモリ回路1Fは、図1に示す第1実施形態のメモリ回路1において、スピンMOSFET12の書込み方法を変えた構成となっている。図16に示すように、スピンMOSFET12が設けられているpウェルに接続されるpウェル端子43に高電圧を印加し、端子34に低電圧を印加することにより、電流経路56に書き込み電流を流し、スピンMOSFET12の磁化自由層の磁化を反転させることができる。第7変形例次に、第1実施形態の第6変形例によるメモリ回路について図17を参照して説明する。この第7変形例のメモリ回路1Gは、図1に示す第1実施形態のメモリ回路1において、スピンMOSFET16の書込み方法を変えた構成となっている。図17に示すように、スピンMOSFET16が設けられているpウェルに接続されるpウェル端子44に高電圧を印加し、端子36に低電圧を印加することにより、電流経路57に書き込み電流を流し、スピンMOSFET16の磁化自由層の磁化を反転させることができる。第8変形例次に、第1実施形態の第8変形例によるメモリ回路について図18を参照して説明する。この第8変形例のメモリ回路1Hは、図12に示す第2変形例のメモリ回路1Bにおいて、スピンMOSFET14Aの書込み方法を変えた構成となっている。図18に示すように、スピンMOSFET14Aが設けられているnウェルに接続されるnウェル端子45に低電圧を印加し、端子35に高電圧を印加することにより、電流経路58に書き込み電流を流し、スピンMOSFET14Aの磁化自由層の磁化を反転させることができる。第9変形例次に、第1実施形態の第9変形例によるメモリ回路について図19を参照して説明する。この第9変形例のメモリ回路1Iは、図12に示す第2変形例のメモリ回路1Bにおいて、pチャネルスピンMOSFET14AおよびnチャネルスピンMOSFET16の書込み方法を変えた構成となっている。図19に示すように、pチャネルスピンMOSFET14Aが設けられているnウェルに接続されるnウェル端子45に低電圧を印加し、nチャネルスピンMOSFET16が設けられているpウェル端子44に高電圧を印加することにより、電流経路59に書き込み電流を流し、pチャネルスピンMOSFET14AおよびnチャネルスピンMOSFET16の少なくとも一方の磁化自由層の磁化を反転させることができる。第2実施形態次に、第2実施形態によるメモリ回路について図20乃至図21を参照して説明する。この第2実施形態のメモリ回路を図20に示す。この第2実施形態のメモリ回路2は、図2に示す第1実施形態のメモリ回路1において、端子37にソース/ドレイン電極の一方が接続され、他方が端子39に接続され、ゲートが端子38に接続されたnチャネルMOSFET18を新たに設けた構成となっている。このMOSFET18は、nチャネルスピンMOSFET16に書込みを行うために設けられている。この第2実施形態においては、読出し時に、端子38に低電圧を印加し、MOSFET18をオフ状態とする。スピンMOSFET16に書き込みを行う場合は、図21に示す電流経路60、すなわち端子36からスピンMOSFET16、MOSFET18を介して端子39に電流を流すことにより、行う。この書込み方法を以下に説明する。端子31に高電圧、端子32に低電圧、端子33に高電圧を印加することにより、端子40の電圧V1を高電圧とし、スピンMOSFET16をオン状態とする。なお、端子31に低電圧、端子32に高電圧、端子34に高電圧を印加することにより、端子40の電圧V1を高電圧とし、スピンMOSFET16をオン状態としても構わない。また、端子38に高電圧を印加し、MOSFET18をオン状態とする。端子36に電源電圧Vdd以上の高電圧、端子39に基準電圧GND以下の低電圧を印加し、電流経路60に正の電流を流すか、または端子36に基準電圧GND以下の低電圧、端子39に電源電圧Vdd以上の高電圧を印加し、電流経路60に負の電流上記正の電流と反対向きの電流を流す。これにより、端子36から端子39の電流経路60に、絶対値が大きな電流が流れる。電流経路60に正の電流を流すことにより、スピンMOSFET16が高抵抗状態となり、電流経路60に負の電流を流すことにより、スピンMOSFET16が低抵抗状態となるように、スピンMOSFET16の磁化固定層および磁化自由層を配置した。なお、電流経路60に正の電流を流すことにより、スピンMOSFET16が低抵抗状態となり、電流経路60に負の電流を流すことにより、スピンMOSFET16が高抵抗状態となるように、スピンMOSFET16の磁化固定層および磁化自由層を配置しても構わない。以上説明したように、第2実施形態によれば、3個のスピンMOSFETと、2個のMOSFETの計5個のトランジスタでメモリ回路が実現できるため、小面積のメモリ回路が可能となる。また、この第2実施形態も第1実施形態と同様に、高速、不揮発性、かつ低消費電力のメモリ回路を得ることができる。更に、第2実施形態によれば、スピンMOSFETを用いていることにより書き換え耐性のあるメモリ回路となる。また、第2実施形態によれば、スピンMOSFETを同一プロセスにより作製することにより、電気特性のばらつきが非常に小さくすることが可能となり、高い歩留りの不揮発性メモリ回路を得ることができる。第1変形例次に、第2実施形態の第1変形例によるメモリ回路を図22に示す。この第1変形例のメモリ回路2Aは、図20に示す第2実施形態のメモリ回路2において、pチャネルMOSFET14をpチャネルスピンMOSFET14Aに置き換えた構成となっている。この第1変形例において、pチャネルスピンMOSFET14Aへの書込みは、図22に示す書込み電流経路61に電流を流すことにより行う。以下に、この書込み方法を説明する。端子31に高電圧、端子32に低電圧、端子33に低電圧を印加することにより、端子40の電圧V1を低電圧とし、スピンMOSFET14Aをオン状態とする。もしくは、端子31に低電圧、端子32に高電圧、端子34に低電圧を印加することにより、端子40の電圧V1を低電圧とし、スピンMOSFET14Aをオン状態としても構わない。また、端子38に高電圧を印加し、MOSFET18をオン状態とする。端子35に電源電圧Vdd以上の高電圧、端子39に基準電圧GND以下の低電圧を印加し、電流経路61に正の電流を流すか、端子35に基準電圧GND以下の低電圧、端子39に電源電圧Vdd以上の高電圧を印加し、電流経路61に負の電流を流す。これにより、端子35から端子39の電流経路61に、絶対値が大きな電流が流れる。電流経路61に正の電流を流すことにより、スピンMOSFET14Aが低抵抗状態となり、電流経路61に負の電流を流すことにより、スピンMOSFET14Aが高抵抗状態となるように、スピンMOSFET14Aの磁化固定層および磁化自由層を配置する。もしくは、電流経路61に正の電流を流すことにより、スピンMOSFET14Aが高抵抗状態となり、電流経路61に負の電流を流すことにより、スピンMOSFET14Aが低抵抗状態となるように、スピンMOSFET14Aの磁化固定層および磁化自由層を配置しても構わない。この第1変形例も第2実施形態と同様の効果を得ることができる。第2変形例次に、第2実施形態の第2変形例によるメモリ回路を図23に示す。この第2変形例のメモリ回路2Bは、図20に示す第2実施形態のメモリ回路2において、nチャネルMOSFET18をpチャネルMOSFET18Aに置き換えた構成となっている。この第2変形例においては、メモリの読出し時は、端子38に高電圧を印加し、pチャネルMOSFET18Aをオフ状態とする以外は、第2実施形態と同様に行う。この第2変形例において、スピンMOSFET16への書込み方法を以下に述べる。この書込みは、図23に示す電流経路62に電流を流すことにより行う。まず、端子31に高電圧、端子32に低電圧、端子33に高電圧を印加することにより、端子40の電圧V1を高電圧とし、スピンMOSFET16をオン状態とする。もしくは、端子31に低電圧、端子32に高電圧、端子34に高電圧を印加することにより、端子40の電圧V1を高電圧とし、スピンMOSFET16をオン状態としても構わない。また、端子38に低電圧を印加し、MOSFET18Aをオン状態とする。更に、端子39に電源電圧Vdd以上の高電圧、端子36に基準電圧GND以下の低電圧を印加し、電流経路62に正の電流を流すか、端子39に基準電圧GND以下の低電圧、端子36に電源電圧Vdd以上の高電圧を印加し、電流経路62に負の電流を流す。これにより、端子39から端子36の電流経路62に、絶対値が大きな電流が流れる。なお、電流経路62に正の電流を流すことにより、スピンMOSFET16が高抵抗状態となり、電流経路62に負の電流を流すことにより、スピンMOSFET16が低抵抗状態となるように、スピンMOSFET16の磁化固定層および磁化自由層を配置する。もしくは、電流経路62に正の電流を流すことにより、スピンMOSFET16が低抵抗状態となり、電流経路62に負の電流を流すことにより、スピンMOSFET16が高抵抗状態となるように、スピンMOSFET16の磁化固定層および磁化自由層を配置する。この第2変形例も第2実施形態と同様の効果を得ることができる。第3変形例次に、第2実施形態の第3変形例によるメモリ回路を図24に示す。この第3変形例のメモリ回路2Cは、図20に示す第2実施形態のメモリ回路2において、pチャネルMOSFET14をpチャネルスピンMOSFET14Aに置き換えるとともに、nチャネルMOSFET18をpチャネルMOSFET18Aに置き換えた構成となっている。この第3変形例において、pチャネルスピンMOSFET14Aへの書込みは、図24に示す電流経路63に電流を流すことにより行う。この書込み方法を以下に説明する。まず、端子31に高電圧、端子32に低電圧、端子33に低電圧を印加することにより、端子40の電圧V1を低電圧とし、スピンMOSFET14Aをオン状態とする。もしくは、端子31に低電圧、端子32に高電圧、端子34に低電圧を印加することにより、端子40の電圧V1を低電圧とし、スピンMOSFET14Aをオン状態としても構わない。また、端子38に低電圧を印加し、pチャネルMOSFET18Aをオン状態とする。さらに、端子39に電源電圧Vdd以上の高電圧、端子35に基準電圧GND以下の低電圧を印加し、電流経路63に正の電流を流すか、端子39に基準電圧GND以下の低電圧、端子35に電源電圧Vdd以上の高電圧を印加し、電流経路63に負の電流を流す。これにより、端子39から端子35の電流経路63に絶対値が大きな電流が流れる。なお、電流経路63に正の電流を流すことにより、スピンMOSFET14Aが低抵抗状態となり、電流経路63に負の電流を流すことにより、スピンMOSFET14Aが高抵抗状態となるように、スピンMOSFET14Aの磁化固定層および磁化自由層を配置する。もしくは、電流経路63に正の電流を流すことにより、スピンMOSFET14Aが高抵抗状態となり、電流経路63に負の電流を流すことにより、スピンMOSFET14Aが低抵抗状態となるように、スピンMOSFET14Aの磁化固定層および磁化自由層を配置しても構わない。以上説明したように、この第3変形例も第2実施形態と同様の効果を得ることができる。第3実施形態次に、第3実施形態によるメモリ回路を図25に示す。この第3実施形態のメモリ回路3は、図2に示す第1実施形態のメモリ回路1において、nチャネルスピンMOSFET10、12をpチャネルスピンMOSFET10A、12Bに置き換えるとともにpチャネルMOSFET14をpチャネルスピンMOSFET14Aに置き換え、更にnチャネルスピンMOSFET16をnチャネルMOSFET16Aに置き換えた構成となっている。この第3実施形態においては、スピンMOSFET10AおよびスピンMOSFET14Aは同じ抵抗状態としておき、スピンMOSFET12BのスピンMOSFETはスピンMOSFET10Aと異なる抵抗状態となるように設定しておく。読出し方法読出し時の各端子の電圧は図26に示す通りとなっている。すなわち、端子32、34、35には電源電圧Vddを印加し、端子31および端子33には動作電圧Vopを印加する。動作電圧Vopは、電源電圧の半分Vdd/2以下の低い電圧に設定する。端子36には基準電圧GNDを印加する。MOSFET16Aが設けられているpウェルに接続されるpウェル端子には基準電圧GNDを印加する。また、スピンMOSFET10A、12B、14Aがそれぞれ設けられているnウェルに接続されるnウェル端子には電源電圧Vddを印加する。これにより、読出し時は、スピンMOSFET10A、12Bはオフ状態となり、非常に小さい電流しか流れない。そのため低消費電力で、スピンMOSFETの抵抗状態に依存して出力に電圧差を得ることができる。最初に、スピンMOSFET10AおよびスピンMOSFET14Aが低抵抗状態で、スピンMOSFET12Bが高抵抗状態である場合を説明する。この場合、ノード40の電圧V1が低電圧V1Lとなる。また、スピンMOSFET14AおよびMOSFET16Aから構成されるインバータ回路の入出力は、図27に示す入出力特性g3となる。この場合の入力電圧V1は低電圧V1Lとなるため、入力電圧V1および出力電圧V2は図27に示す動作点OP3となる。そして、出力電圧V2は、電源電圧Vddに近い値となる。次に、スピンMOSFET10AおよびスピンMOSFET14Aが高抵抗状態で、スピンMOSFET12Bが低抵抗状態の場合を説明する。この場合、ノード40の電圧V1が高電圧V1Hとなる。また、スピンMOSFET14AおよびMOSFET16Aから構成されるインバータの入出力は、図27に示す入出力特性g4となる。この場合、入力電圧V1は高電圧V1Hとなるため、入力電圧V1および出力電圧V2は図27に示す動作点OP4となる。そして、出力電圧V2は、基準電圧GNDに近い値となる。このように、スピンMOSFET14AおよびMOSFET16Aからなるインバータ回路を用いることにより、出力電圧V2の電圧を、基準電圧GNDに近い値か電源電圧Vddに近い値のどちらかに安定させることができる。第3実施形態では、スピンMOSFET10A、12B、14Aの抵抗状態により、安定した2値の出力を得ることが可能となるため、不揮発性のメモリとなる。書込み方法第3実施形態によるメモリ回路3の書込み方法を説明する。この第3実施形態では、スピン注入磁化反転によりスピンMOSFETへの書込みを行う。スピン注入磁化反転では、ソース-ドレイン間に反転電流以上の電流を流すことにより、スピンMOSFETの磁化自由層の磁化を反転させ、抵抗状態を変化させることができる。スピンMOSFET10AおよびスピンMOSFET12Bへの書込みは、図28に示す電流経路64および図29に示す電流経路65に電流を流すことにより行う。まず、図28に示すように電流経路64に電流を流す場合を説明する。端子31に低電圧VL111、端子32に低電圧VL112を印加し、スピンMOSFET10AおよびスピンMOSFET12Bをオン状態とする。端子33に基準電圧GND以下の低電圧VL113、端子34に電源電圧Vdd以上の高電圧VH114を印加し、端子34から端子33に大きな電流を流す。この場合、電流経路64に大きな電流を流すことにより、スピンMOSFET10Aは低抵抗状態となり、スピンMOSFET12Bが高抵抗状態となるように、スピンMOSFET10AおよびスピンMOSFET12Bの磁化固定層および磁化自由層の磁化が配置される。次に、図29に示すように電流経路65に電流を流す場合を説明する。端子31に低電圧VL121、端子32に低電圧VL122を印加し、スピンMOSFET10AおよびスピンMOSFET12Bをオン状態とする。端子33に電源電圧Vdd以上の高電圧VH123、端子34に基準電圧GND以下の低電圧VL124を印加し、端子33から端子34に大きな電流を流す。電流経路65に大きな電流を流すことにより、スピンMOSFET10Aは高抵抗状態となり、スピンMOSFET12Bが低抵抗状態となるように、スピンMOSFET10AおよびスピンMOSFET12Bの磁化固定層および磁化自由層の磁化が配置される。なお、電流経路64に大きな電流を流すことにより、スピンMOSFET10Aが高抵抗状態となり、スピンMOSFET12Bが低抵抗状態となり、電流経路65に大きな電流を流すことにより、スピンMOSFET10Aが低抵抗状態となり、スピンMOSFET12Bが高抵抗状態となるように、スピンMOSFET10AおよびスピンMOSFET12Bの磁化固定層および磁化自由層を配置しても構わない。次に、スピンMOSFET14Aへの書込みは、図30に示す電流経路66および図31に示す電流経路67に電流を流すことにより行う。まず、図30に示すように電流経路66に電流を流す場合を説明する。端子31に低電圧VL131、端子32に高電圧VH132を印加し、スピンMOSFET10Aをオン状態にし、スピンMOSFET12Bをオフ状態とする。端子35に電源電圧Vdd以上の高電圧VH135を印加し、端子36に基準電圧GND以下の低電圧VL136を印加する。スピンMOSFET14Aの閾値電圧をVth3、MOSFET16Aの閾値電圧をVth4とすると、端子40の電圧V1がVL136Vth4<V1<VH135-Vth3となるように、スピンMOSFET10Aのソース/ドレインの一方に接続される端子33に低電圧VL133を印加する。これにより、端子35から端子36の電流経路66に大きな電流が流れる。電流経路66に大きな電流を流すことにより、スピンMOSFET14Aは低抵抗状態となるように、スピンMOSFET14Aの磁化固定層および磁化自由層の磁化が配置される。次に、図31に示すように電流経路67に電流を流す場合を説明する。端子31に低電圧VL141、端子32に高電圧VH142を印加し、スピンMOSFET10Aをオン状態にし、スピンMOSFET12Bをオフ状態とする。端子36に電源電圧Vdd以上の高電圧VH146を印加し、端子35に基準電圧GND以下のVL145を印加する。スピンMOSFET14Aの閾値電圧をVth3、MOSFET16Aの閾値電圧をVth4とし、端子40の電圧V1がVL145Vth3<V1<VH146-Vth4となるように、端子31に低電圧VL143を印加する。これにより、端子36から端子35の電流経路67に大きな電流が流れる。電流経路67に大きな電流を流すことにより、スピンMOSFET14Aは高抵抗状態となるように、スピンMOSFET14Aの磁化固定層および磁化自由層の磁化が配置される。なお、電流経路66に大きな電流を流すことにより、スピンMOSFET14Aが高抵抗状態となり、電流経路67に大きな電流を流すことにより、スピンMOSFET14Aが低抵抗状態となるように、スピンMOSFET14Aの磁化固定層および磁化自由層を配置しても構わない。以上説明したように、第3実施形態によれば、4個のトランジスタ、すなわち3個のスピンMOSFETと、1個のMOSFETとでメモリ回路を構成することが可能となるので、小面積のメモリ回路を得ることができる。また、第3実施形態のメモリ回路は、小面積なメモリ回路を実現することが可能となるため、LSIを高集積化することができるとともに、論理回路の配線遅延が小さくなり、高速な回路を実現することができる。また、第3実施形態においては、スピンMOSFETは、ソース/ドレインの一方から他方に書き込み電流を流すことにより、スピンMOSFET内の強磁性体の磁化を反転させる方式、すなわちスピン注入磁化反転方式を用いている。しかし、スピンMOSFETの近い位置に配線を配置してこの配線に電流を流し、この配線を流れる電流によって誘起される磁場によってスピンMOSFET内の強磁性体の磁化を反転させるようにしてもよい。第3実施形態に用いたスピンMOSFETは、不揮発性のため、電源を切断しても抵抗状態は維持されている。このため、第3実施形態のメモリ回路を使用しないときには電源を切断することが可能となり、消費電力を低くすることができる。また、突然に電源が切断されてもメモリ情報が維持されているので、バックアップ用のメモリが不要となり、システム全体を小さくすることができる。また、第3実施形態においては、不揮発性メモリとして、スピンMOSFETを用いているので、書き換え耐性のあるメモリ回路を実現することができる。また、第3実施形態によれば、スピンMOSFETを同一プロセスにより作製することにより、電気特性のばらつきが非常に小さくすることが可能となり、高い歩留りの不揮発性メモリ回路を得ることができる。第1変形例次に、第3実施形態の第1変形例によるメモリ回路を図32に示す。この第1変形例のメモリ回路3Aは、図25に示す第3実施形態のメモリ回路3において、端子34と端子36を結線し、端子41とした構成となっている。この第1変形例のメモリ回路3Aは、図25に示す第3実施形態のメモリ回路3に比べて端子数が少なくなるので、より好ましい。また、この第1変形例も第3実施形態と同様に、高速、不揮発性、かつ低消費電力のメモリ回路を得ることができる。第2変形例次に、第3実施形態の第2変形例によるメモリ回路を図33に示す。この第2変形例のメモリ回路3Bは、図25に示す第3実施形態のメモリ回路3において、nチャネルMOSFET16AをnチャネルスピンMOSFET16に置き換えた構成となっている。この場合、pチャネルスピンMOSFET14AおよびnチャネルスピンMOSFET16のうちの一方は高抵抗状態であり、他方は低抵抗状態に設定される。また、スピンMOSFET14AとスピンMOSFET16で構成されるインバータ回路は、スピンMOSFET14A、16の特性により、動作点がVddもしくはGNDに安定的に近い値になるように設定される。そして、この第2変形例においては、読出し時に各端子に印加される電圧は、第3実施形態の場合と同じである。なお、この第2変形例においては、スピンMOSFET16への書込みは、スピンMOSFET14Aに書込みを行う手順で、ほぼ同時に行うことができる。また、nチャネルスピンMOSFET16を用いた場合、スピンMOSFET14A、16からなるインバータ回路の消費電力が安定的に低くなるという好ましい利点がある。また、この第2変形例も第3実施形態と同様に、高速、不揮発性、かつ低消費電力のメモリ回路を得ることができる。第3変形例次に、第3実施形態の第3変形例によるメモリ回路を図34に示す。この第3変形例のメモリ回路3Cは、図25に示す第3実施形態のメモリ回路3において、pチャネルスピンMOSFET12BをpチャネルMOSFET12Cに置き換えた構成となっている。この第3変形例においては、読出し時に各端子に印加される電圧は、第3実施形態の場合と同じである。この第3変形例も第3実施形態と同様に、高速、不揮発性、かつ低消費電力のメモリ回路を得ることができる。第4変形例次に、第3実施形態の第3変形例によるメモリ回路を図35に示す。この第3変形例のメモリ回路3Cは、図33に示す第2変形例のメモリ回路3Bにおいて、pチャネルスピンMOSFET12BをpチャネルMOSFET12Cに置き換えた構成となっている。この第4変形例においては、読出し時に各端子に印加される電圧は、第2変形例の場合と同じである。この第4変形例も第2変形例と同様に、高速、不揮発性、かつ低消費電力のメモリ回路を得ることができる。第5変形例次に、第3実施形態の第5変形例によるメモリ回路について図36を参照して説明する。この第5変形例のメモリ回路3Eは、図25に示す第3実施形態のメモリ回路3において、スピンMOSFET10Aの書込み方法を変えた構成となっている。図36に示すように、スピンMOSFET10Aが設けられているnウェルに接続されるnウェル端子47に低電圧を印加し、端子33に高電圧を印加することにより、電流経路68に書き込み電流を流し、スピンMOSFET10Aの磁化自由層の磁化を反転させる構成となっている。第6変形例次に、第3実施形態の第6変形例によるメモリ回路について図37を参照して説明する。この第6変形例のメモリ回路3Fは、図25に示す第3実施形態のメモリ回路3において、スピンMOSFET12Bの書込み方法を変えた構成となっている。図37に示すように、スピンMOSFET12Bが設けられているnウェルに接続されるnウェル端子48に低電圧を印加し、端子34に高電圧を印加することにより、電流経路69に書き込み電流を流し、スピンMOSFET12Bの磁化自由層の磁化を反転させる構成となっている。第7変形例次に、第3実施形態の第7変形例によるメモリ回路について図38を参照して説明する。この第7変形例のメモリ回路3Gは、図25に示す第3実施形態のメモリ回路3において、スピンMOSFET14Aの書込み方法を変えた構成となっている。図38に示すように、スピンMOSFET14Aが設けられているnウェルに接続されるnウェル端子45に低電圧を印加し、端子35に高電圧を印加することにより、電流経路58に書き込み電流を流し、スピンMOSFET14Aの磁化自由層の磁化を反転させる構成となっている。第8変形例次に、第3実施形態の第8変形例によるメモリ回路について図39を参照して説明する。この第7変形例のメモリ回路3Gは、図33に示す第3実施形態の第2変形例によるメモリ回路3Bにおいて、nチャネルスピンMOSFET16の書込み方法を変えた構成となっている。図39に示すように、nチャネルスピンMOSFET16が設けられているpウェルに接続されるpウェル端子44に低電圧を印加し、端子36に高電圧を印加することにより、電流経路57に書き込み電流を流し、スピンMOSFET16の磁化自由層の磁化を反転させる構成となっている。第9変形例次に、第3実施形態の第9変形例によるメモリ回路について図40を参照して説明する。この第9変形例のメモリ回路3Iは、図33に示す第2変形例のメモリ回路3Bにおいて、pチャネルスピンMOSFET14AおよびnチャネルスピンMOSFET16の書込み方法を変えた構成となっている。図40に示すように、pチャネルスピンMOSFET14Aが設けられているnウェルに接続されるnウェル端子45に低電圧を印加し、nチャネルスピンMOSFET16が設けられているpウェル端子44に高電圧を印加することにより、電流経路59に書き込み電流を流し、pチャネルスピンMOSFET14AおよびnチャネルスピンMOSFET16の少なくとも一方の磁化自由層の磁化を反転させる構成となっている。第4実施形態次に、第4実施形態によるメモリ回路について図41乃至図42を参照して説明する。この第4実施形態のメモリ回路を図41に示す。この第4実施形態のメモリ回路4は、図25に示す第3実施形態のメモリ回路3において、端子37にソース/ドレイン電極の一方が接続され、他方が端子39に接続され、ゲートが端子38に接続されたpチャネルMOSFET18Aを新たに設けた構成となっている。このMOSFET18Aは、pチャネルスピンMOSFET14Aに書込みを行うために設けられている。この第4実施形態においては、メモリの読出し時に、端子38に高電圧を印加し、MOSFET18Aをオフ状態とする。pチャネルスピンMOSFET14Aへの書込みは、図42に示す電流経路63に電流を流すことにより行う。すなわち、端子31に低電圧、端子32に高電圧、端子33に低電圧を印加することにより、端子40の電圧V1を低電圧とし、スピンMOSFET14Aをオン状態とする。なお、端子31に高電圧、端子32に低電圧、端子34に低電圧を印加することにより、端子40の電圧V1を低電圧とし、スピンMOSFET14Aをオン状態としても構わない。そして、端子38に低電圧を印加し、MOSFET18Aをオン状態とする。更に、端子39に電源電圧Vdd以上の高電圧、端子35に基準電圧GND以下の低電圧を印加し、電流経路63に正の電流を流すか、あるいは端子35に電源電圧Vdd以上の高電圧、端子39に基準電圧GND以下の低電圧を印加し、電流経路63に負の電流を流す。上記により、端子39から端子35の電流経路63に、絶対値が大きな電流が流れる。電流経路63に正の電流を流すことにより、スピンMOSFET14Aが低抵抗状態となり、電流経路63に負の電流を流すことにより、スピンMOSFET14Aが高抵抗状態となるように、スピンMOSFET14Aの磁化固定層および磁化自由層を配置する。なお、電流経路63に正の電流を流すことにより、スピンMOSFET14Aが高抵抗状態となり、電流経路63に負の電流を流すことにより、スピンMOSFET14Aが低抵抗状態となるように、スピンMOSFET14Aの磁化固定層および磁化自由層を配置しても構わない。以上説明したように、第4実施形態によれば、3個のスピンMOSFETと、2個のMOSFETの計5個のトランジスタでメモリ回路が実現できるため、小面積のメモリ回路が可能となる。また、この第4実施形態も第3実施形態と同様に、高速、不揮発性、かつ低消費電力のメモリ回路を得ることができる。更に、第4実施形態によれば、スピンMOSFETを用いていることにより書き換え耐性のあるメモリ回路となる。また、第4実施形態によれば、スピンMOSFETを同一プロセスにより作製することにより、電気特性のばらつきが非常に小さくすることが可能となり、高い歩留りの不揮発性メモリ回路を得ることができる。第1変形例次に、第4実施形態の第1変形例によるメモリ回路を図43に示す。この第1変形例のメモリ回路4Aは、図41に示す第4実施形態のメモリ回路4において、nチャネルMOSFET16AをnチャネルスピンMOSFET16に置き換えた構成となっている。この第1変形例においては、nチャネルスピンMOSFET16への書込みは、図43に示す電流経路62に電流を流すことにより行う。すなわち、端子31に低電圧、端子32に高電圧、端子33に高電圧を印加することにより、端子40の電圧V1を高電圧とし、スピンMOSFET16をオン状態とする。もしくは、端子31に高電圧、端子32に低電圧、端子34に高電圧を印加することにより、端子40の電圧V1を高電圧とし、スピンMOSFET16をオン状態としても構わない。そして、端子38に低電圧を印加し、MOSFET18Aをオン状態とする。更に、端子39に電源電圧Vdd以上の高電圧、端子36に基準電圧GND以下の低電圧を印加し、電流経路62に正の電流を流すか、端子39に基準電圧GND以下の低電圧、端子36に電源電圧Vdd以上の高電圧を印加し、電流経路62に負の電流を流す。これにより、端子39から端子36の電流経路62に、絶対値の大きな電流が流れる。電流経路62に正の電流を流すことにより、スピンMOSFET16が高抵抗状態となり、電流経路62に負の電流を流すことにより、スピンMOSFET16が低抵抗状態となるように、スピンMOSFET16の磁化固定層および磁化自由層を配置する。もしくは、電流経路62に正の電流を流すことにより、スピンMOSFET16が低抵抗状態となり、電流経路62に負の電流を流すことにより、スピンMOSFET16が高抵抗状態となるように、スピンMOSFET16の磁化固定層および磁化自由層を配置しても構わない。この第1変形例も第4実施形態と同様の効果を得ることができる。第2変形例次に、第4実施形態の第2変形例によるメモリ回路を図44に示す。この第2変形例のメモリ回路4Bは、図41に示す第4実施形態のメモリ回路4において、pチャネルMOSFET18AをnチャネルMOSFET18に置き換えた構成となっている。この第2変形例においては、読出し時に、端子38に低電圧を印加し、MOSFET18をオフ状態とする。この第2変形例のメモリ回路において、スピンMOSFET14Aへの書込みは、図44に示す電流経路61に電流を流すことにより行う。すなわち、端子31に低電圧、端子32に高電圧、端子33に低電圧を印加することにより、端子40の電圧V1を低電圧とし、スピンMOSFET14Aをオン状態とする。もしくは、端子31に高電圧、端子32に低電圧、端子34に低電圧を印加することにより、端子40の電圧V1を低電圧とし、スピンMOSFET14Aをオン状態としても構わない。そして、端子38に高電圧を印加し、MOSFET18をオン状態とする。更に、端子35に電源電圧Vdd以上の高電圧、端子39に基準電圧GND以下の低電圧を印加し、電流経路61に正の電流を流すか、端子35に基準電圧GND以下の低電圧、端子39に電源電圧Vdd以上の高電圧を印加し、電流経路61に負の電流を流す。これにより、端子39から端子35の電流経路61に、絶対値の大きな電流が流れる。電流経路61に正の電流を流すことにより、スピンMOSFET14Aが低抵抗状態となり、電流経路61に負の電流を流すことにより、スピンMOSFET14Aが高抵抗状態となるように、スピンMOSFETの磁化固定層および磁化自由層を配置する。もしくは、電流経路61に正の電流を流すことにより、スピンMOSFET14Aが高抵抗状態となり、電流経路61に負の電流を流すことにより、スピンMOSFET14Aが低抵抗状態となるように、スピンMOSFETの磁化固定層および磁化自由層を配置してもよい。この第3変形例も第4実施形態と同様の効果を得ることができる。第3変形例次に、第4実施形態の第3変形例によるメモリ回路を図45に示す。この第4変形例のメモリ回路4Cは、図44に示す第4実施形態の第3変形例によるメモリ回路4Bにおいて、nチャネルMOSFET16AをnチャネルスピンMOSFET16に置き換えた構成となっている。この第4変形例においては、スピンMOSFET16への書込は、図45に示す電流経路60に電流を流すことにより行う。すなわち、端子31に低電圧、端子2に高電圧、端子3に高電圧を印加することにより、端子40の電圧V1を高電圧とし、スピンMOSFET16をオン状態とする。もしくは、端子31に高電圧、端子32に低電圧、端子34に高電圧を印加することにより、端子40の電圧V1を高電圧とし、スピンMOSFET16をオン状態としても構わない。そして、端子38に高電圧を印加し、MOSFET18をオン状態とする。更に、端子36に電源電圧Vdd以上の高電圧、端子39に基準電圧GND以下の低電圧を印加し、電流経路60に正の電流を流すか、端子36に基準電圧GND以下の低電圧、端子39に電源電圧Vdd以上の高電圧を印加し、電流経路60に負の電流を流す。これにより、端子36から端子39の電流経路60に、絶対値の大きな電流が流れる。電流経路60に正の電流を流すことによりスピンMOSFET16が高抵抗状態となり、電流経路60に負の電流を流すことによりスピンMOSFET16が低抵抗状態となるように、スピンMOSFET16の磁化固定層および磁化自由層を配置する。もしくは、電流経路60に正の電流を流すことによりスピンMOSFET16が低抵抗状態となり、電流経路60に負の電流を流すことによりスピンMOSFET16が高抵抗状態となるようにスピンMOSFET16の磁化固定層および磁化自由層を配置しても構わない。この第3変形例も第4実施形態と同様の効果を得ることができる。第5実施形態次に、第5実施形態によるメモリ機能付きパストランジスタ回路を図46に示す。この第5実施形態によるメモリ機能付きパストランジスタ回路70は、メモリ回路72と、パストランジスタ74とを備えている。メモリ回路72は第1乃至第4実施形態およびその変形例のいずれかのメモリ回路であって、出力端子37を有している。この出力端子37は、第1乃至第4実施形態およびその変形例のいずれかのメモリ回路の端子37と同じものである。パストランジスタ74は本実施形態ではnチャネルMOSFETであるがpチャネルMOSFETを用いてもよい。このパストランジスタ74は、ゲートがメモリ回路72の出力端子37に接続され、ソース/ドレインの一方が第1入出力端子76に接続され、ソース/ドレインの他方が第2入出力端子78に接続されている。この第5実施形態のメモリ機能付きパストランジスタ回路70では、メモリ回路72内のスピンMOSFETの抵抗状態に依存してメモリ回路72の出力端子37の電位が高電圧または低電圧とすることが可能となるので、パストランジスタ74の入出力端子76と入出力端子78との間を、結線か断線の状態にすることができる。この第5実施形態によれば、小面積、不揮発性、かつ低消費電力のメモリ機能付きパストランジスタ回路を得ることができる。このため、この第5実施形態のメモリ機能付きパストランジスタ回路を用いれば、高速、低消費電力の再構成可能な論理回路を構成することができる。また、第5実施形態のメモリ機能付きパストランジスタ回路を用いれば、高速、かつ低消費電力のフィールドプログラマブルゲートアレイを構成することができる。更に、この第5実施形態のメモリ機能付きパストランジスタ回路を用いれば、高集積、かつ低消費電力の論理回路を構成することができる。この第5実施形態のメモリ機能付きパストランジスタ回路を用いれば、配線遅延が減ることにより、高速な論理回路を構成することができる。また、この第5実施形態のメモリ機能付きパストランジスタ回路を用いれば、バックアップメモリを必要としない小さなシステムを構成することができる。第6実施形態次に、第6実施形態によるスイッチングボックス回路を図47に示す。一般に、スイッチングボックス回路は、4方向からの信号線が合流する領域において、結線と断線を決定する回路である。この第6実施形態のスイッチングボックス回路80は、4本の信号線SL1、SL2、SL3、SL4の結線と断線を決定するものであって、4個の入出力部821~824と、4個の接続ノード841~844と、6個のパストランジスタ回路701~706とを有している。パストランジスタ回路701~706は、それぞれ、第5実施形態におけるメモリ機能付きパストランジスタ回路70と同じ構成となっている。4本の信号線SL1、SL2、SL3、SL4は、4方向に1本ずつ配置される構成となっている。図47においては、上方には信号線SL1が、左方には信号線SL2が、下方には信号線SL3が、右方には信号線SL4が配置される。各信号線SLii=1,4に入出力部82iが接続される。各入出力部82ii=1,4に接続ノード84iが接続される。パストランジスタ回路701は、第1および第2入出力端子の一方の入出力端子が接続ノード841に接続され、他方の入出力端子が接続ノード842に接続される。パストランジスタ回路702は、第1および第2入出力端子の一方の入出力端子が接続ノード841に接続され、他方の入出力端子が接続ノード843に接続される。パストランジスタ回路703は、第1および第2入出力端子の一方の入出力端子が接続ノード841に接続され、他方の入出力端子が接続ノード844に接続される。パストランジスタ回路704は、第1および第2入出力端子の一方の入出力端子が接続ノード842に接続され、他方の入出力端子が接続ノード843に接続される。パストランジスタ回路705は、第1および第2入出力端子の一方の入出力端子が接続ノード842に接続され、他方の入出力端子が接続ノード844に接続される。パストランジスタ回路706は、第1および第2入出力端子の一方の入出力端子が接続ノード843に接続され、他方の入出力端子が接続ノード844に接続される。したがって、任意の一つの信号線は、入出力部、接続ノード、パストランジスタ回路、接続ノード、入出力部を通して他の任意の信号線と接続することができる。例えば、信号線SL1は、入出力部821、接続ノード841、パストランジスタ回路701、接続ノード842、入出力部822からなるルートを通して信号線SL2と接続される。次に、上記スイッチングボックス回路80の入出力部82の一具体例を図48に示す。この具体例の入出力部82は、入力部82a、メモリ部82b、および出力部82cを備えている。メモリ部82bは、図48に示すように、第1乃至第4実施形態およびその変形例のいずれかのメモリ回路であって、出力端子37を有している。この出力端子37は、第1乃至第4実施形態およびその変形例のいずれかのメモリ回路の端子37と同じものである。そして、入力部82aと出力部82cのいずれか一方だけが導通となるように接続される。したがって、パストランジスタ回路70がスイッチングボックス回路80に用いられた場合には、第1入出力端子76は、入出力部を介して、4方向の内のある一方向における一本の信号線に接続され、第2入出力端子78は、他の入出力部を介して他の方向における一本の信号線に接続される。このパストランジスタのオンまたはオフ状態に応じて、信号線間の結線と断線が決定される。第7実施形態次に、第7実施形態によるスイッチングブロック回路90を図49に示す。この第7実施形態のスイッチングブロック回路90は、第6実施形態のスイッチングボックス回路80を複数個備えている。このスイッチングブロック回路90は、縦方向と横方向にn≧1本の信号線が配置され、縦方向の信号線と横方向の信号線との交差点に例えば図47に示すスイッチングボックス回路80を設けた構成となっている。このように構成されたスイッチングブロック回路90は高速でかつ低消費電力となる。第8実施形態次に、第8実施形態によるフィールドプログラマブルゲートアレイFPGA:FieldProgrammableGateArrayを図50に示す。この第8実施形態のFPGA200は、複数のスイッチングブロックSB2011~2014と、複数のコネクションボックスCB2021~2028と、複数のクラスタロジックブロックCLB2031~2034と、を備えている。この第8実施形態のFPGAにおいては、SB2011~2014は第7実施形態のスイッチングブロック回路90と同じ構成となっている。また、この第8実施形態のFPGAにおいては、1個のCLBの上下左右にそれぞれ1個のCBが設けられ、隣接するCB間にSBが設けられた構成となっている。例えばSB2011の上下左右にCB2021、2023、2024、2025が設けられ、例えば隣接するCB2027とCB2028との間にSB2013が設けられている。これらのSB2011~2014、CB2021~2028、CLB2031~2034は複数の配線で接続される。図50では、複数本の配線を1本の線で表している。SBとCBによって、結線を決定し、CLBによって論理演算を行う。この第8実施形態においては、第7実施形態のスイッチングブロック回路90を用いているので、高速でかつ低消費電力のFPGAとなる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。"