"第1の領域と、前記第1の領域の側面に接した一対の第2の領域と、前記一対の第2の領域の側面に接した一対の第3の領域と、を含む酸化物半導体膜と、前記酸化物半導体膜上に設けられたゲート絶縁膜と、前記第1の領域と重畳し、前記ゲート絶縁膜上に設けられた第1の電極と、を有し、前記第1の領域は、非単結晶であり、かつc軸配向の結晶領域を有する酸化物半導体領域であり、前記一対の第2の領域及び前記一対の第3の領域は、ドーパントを含む非晶質な酸化物半導体領域であり、前記一対の第3の領域のドーパント濃度は、前記一対の第2の領域のドーパント濃度より高いことを特徴とする半導体装置。請求項1において、前記第1の電極の側面に設けられたサイドウォール絶縁膜と、前記一対の第3の領域に電気的に接続された第2の電極及び第3の電極と、を有することを特徴とする半導体装置。請求項2において、前記第2の電極及び第3の電極は、前記一対の第3の領域の上面に接していることを特徴とする半導体装置。請求項2において、前記第2の電極及び第3の電極は、前記一対の第3の領域の下面に接していることを特徴とする半導体装置。請求項1乃至請求項4のいずれか一において、前記ゲート絶縁膜は、前記第1の領域、前記一対の第2の領域、及び前記一対の第3の領域上に設けられていることを特徴とする半導体装置。請求項1乃至請求項4のいずれか一において、前記ゲート絶縁膜は、前記第1の領域上に設けられていることを特徴とする半導体装置。請求項2乃至請求項6のいずれか一において、前記ゲート絶縁膜は、酸化物絶縁体であり、前記サイドウォール絶縁膜は、窒化物絶縁体であることを特徴とする半導体装置。請求項2乃至請求項6のいずれか一において、前記ゲート絶縁膜及び前記サイドウォール絶縁膜は、酸化物絶縁体であることを特徴とする半導体装置。請求項1乃至請求項8のいずれか一において、前記一対の第2の領域及び前記一対の第3の領域は、前記ドーパントとして、窒素、リン、砒素から選ばれた一以上の元素を含み、前記一対の第2の領域及び前記一対の第3の領域に含まれる前記ドーパントの濃度は、5×1018atoms/cm3以上1×1022atoms/cm3以下であることを特徴とする半導体装置。請求項1乃至請求項8のいずれか一において、前記一対の第2の領域及び前記一対の第3の領域は、前記ドーパントとして、窒素、リン、砒素から選ばれた一以上の元素を含み、前記一対の第2の領域に含まれる前記ドーパント濃度は、5×1018atoms/cm3以上5×1019atoms/cm3未満であり、前記一対の第3の領域に含まれる前記ドーパント濃度は、5×1019atoms/cm3以上1×1022atoms/cm3以下であることを特徴とする半導体装置。請求項1乃至請求項10のいずれか一において、前記酸化物半導体膜は、In、Ga、Sn及びZnから選ばれた二以上の元素を含むことを特徴とする半導体装置。トランジスタを用いた集積回路において、集積化にはトランジスタの微細化が必要である。トランジスタの微細化において、極端にチャネル長が短縮されたトランジスタは、しきい値電圧の低下など電気特性に変動が生じる。この現象は短チャネル効果と呼ばれ、この短チャネル効果を抑制することは、トランジスタの微細化における課題の1つである。酸化物半導体を用いたトランジスタは、シリコンを用いたトランジスタと比較して、室温においてオフ電流が小さいことが知られており、これは熱励起により生じるキャリアが少ない、つまりキャリア密度が小さいためであると考えられている。本発明の一態様は、微細化による電気特性の変動が生じにくい半導体装置を提供することを課題とする。上記課題を解決する手段は、酸化物半導体を用いたトランジスタにおいて、チャネル形成領域を含む酸化物半導体膜にドーパントを含む領域を設けることである。詳細には、チャネル形成領域を含む酸化物半導体膜にドーパントを含む一対の非晶質領域を2箇所設けて、それぞれの領域のドーパント濃度に差を設けることである。このようにすることで、該酸化物半導体膜のドレイン領域で生じる電界が該チャネル形成領域に加わる電界を緩和することができるため短チャネル効果を抑制できる。なお、本明細書において、ドーパントとは、チャネル形成領域を含む酸化物半導体膜に添加される元素の総称である。また、チャネル形成領域の酸化物半導体は非単結晶であり、詳細には、該非単結晶のab面に垂直な方向から見て、三角形、又は、六角形、又は正三角形、正六角形の原子配列を有し、且つ、c軸に垂直な方向から見て、金属原子が層状、又は、金属原子と酸素原子が層状に配列した結晶部分を含む。なお、本明細書では、該結晶部分をc軸配向結晶とよぶことにし、該c軸配向結晶を有する酸化物半導体をCAAC酸化物半導体CAAC-OS:c-axisalignedcrystalineoxidesemi-conductorとよぶことにする。また、該チャネル形成領域をCAAC酸化物半導体領域とすることで、可視光や紫外光の照射よるトランジスタの電気特性の変動を抑制し、半導体装置の信頼性を向上させることができる。そこで、本発明の一態様は、第1の領域と、第1の領域の側面に接した一対の第2の領域と、一対の第2の領域の側面に接した一対の第3の領域と、を含む酸化物半導体膜と、酸化物半導体膜上に設けられたゲート絶縁膜と、ゲート絶縁膜上に第1の領域と重畳した第1の電極と、を有し、第1の領域は、CAAC酸化物半導体領域であり、一対の第2の領域及び一対の第3の領域は、ドーパントを含む非晶質な酸化物半導体領域であり、一対の第3の領域のドーパント濃度は、一対の第2の領域のドーパント濃度より高い半導体装置である。上記酸化物半導体膜は、In、Ga、Sn及びZnから選ばれた二以上の元素を含む酸化物半導体膜とすることが好ましい。上記半導体装置において、一対の第3の領域には電気的に接続された第2の電極及び第3の電極を有する。一対の第2の領域及び一対の第3の領域は、ゲート絶縁膜及び第1の電極の側面に設けられたサイドウォール絶縁膜を通過させてドーパントを添加することによりセルフアラインに形成することができる。つまり、サイドウォール絶縁膜を設けることによって、一対の第2の領域を、ドーパントの添加される量が少ない領域本明細書では低濃度領域とよぶことにする。とすることができる。そして、一対の第3の領域を、ドーパントの添加される量が多い領域本明細書では高濃度領域とよぶことにする。とすることができる。また、サイドウォール絶縁膜を設けることによって、一対の第2の領域を、チャネル形成領域として機能する第1の領域とソース領域及びドレイン領域として機能する一対の第3の領域との間に形成することができる。一対の第2の領域及び一対の第3の領域に添加されるドーパントは、15族元素とする。例えば、該ドーパントは、窒素、リン、砒素から選ばれた一以上の元素とし、一対の第2の領域及び一対の第3の領域に含まれるドーパント濃度は、1×1019atoms/cm3以上1×1022atoms/cm3以下が好ましい。さらに、一対の第2の領域のドーパント濃度は、5×1018atoms/cm3以上5×1019atoms/cm3未満とし、一対の第3の領域のドーパント濃度は、5×1019atoms/cm3以上1×1022atoms/cm3以下とすることがさらに好ましい。また、本発明の一態様の半導体装置において、第2の電極及び第3の電極は、一対の第3の領域の上面に接する形態であってもよく、一対の第3の領域の下面に接する形態であってもよい。ゲート絶縁膜の形成される範囲は、サイドウォール絶縁膜の形成の仕方によって変わる。具体的には、ゲート絶縁膜の形成される範囲を、第1の領域、第2の領域及び第3の領域上とする形態と、第1の領域上のみとする形態とがある。サイドウォール絶縁膜を窒化物絶縁体膜とし、ゲート絶縁膜を酸化物絶縁体膜とする場合、該窒化物絶縁体及び該酸化物絶縁体のエッチング選択比により、該ゲート絶縁膜はサイドウォール絶縁膜を形成する際のエッチングストッパーとして機能し、該ゲート絶縁膜の下面と接する酸化物半導体膜への過剰なエッチングを抑制することができる。結果として、本構成の半導体装置は、該ゲート絶縁膜が第1の領域、一対の第2の領域及び一対の第3の領域上に残存した構造となる。また、サイドウォール絶縁膜及びゲート絶縁膜を共に酸化物絶縁体膜とする際は、該酸化物絶縁体膜及び第1の電極のエッチング選択比を利用して、一対の第2の領域及び一対の第3の領域上に設けられている該ゲート絶縁膜をエッチングすることができる。結果として、本構成の半導体装置は、第1の領域上に該ゲート絶縁膜が残存した構造となる。本発明の一態様によって、電気特性及び信頼性が良好で、かつ微細化を行いやすい、酸化物半導体を用いた半導体装置を提供することができる。本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分又は同様な機能を有する部分には、同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。また、本明細書にて用いる第1、第2、第3などの用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。そのため、例えば、第1のを第2の又は第3のなどと適宜置き換えて説明することができる。ソースやドレインの機能は、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。実施の形態1本実施の形態では、本発明の一態様であるトランジスタの構造及びその作製方法について、図1乃至図3を用いて説明する。トランジスタ100の構造及び特徴図1Aは、トランジスタ100の平面図である。なお、図1Aにおいて、下地絶縁膜102、ゲート絶縁膜111及び層間絶縁膜117は、便宜上、図示していない。図1Aより、酸化物半導体膜103上には、第1の電極113及び第1の電極113の側面に設けられたサイドウォール絶縁膜115が設けられている。そして、第2の電極119a及び第3の電極119bは、開口部116a、116bを介して酸化物半導体膜103の一対の第3の領域109a、109b上に設けられている。また、第2の電極119a及び第3の電極119bは、一対の第3の領域109a、109bの上面と接している。トランジスタ100はトップゲート構造でトップコンタクト型のトランジスタである。図1Bは、トランジスタ100におけるA-B間の断面図である。図1Bより、基板101上に下地絶縁膜102が設けられており、下地絶縁膜102上には、第1の領域105、一対の第2の領域107a、107b及び一対の第3の領域109a、109bを含む酸化物半導体膜103が設けられている。一対の第2の領域107a、107bは第1の領域105の側面に接して設けられている。一対の第3の領域109a、109bは、一対の第2の領域107a、107bの側面に接して設けられている。酸化物半導体膜103上にゲート絶縁膜111が設けられている。ゲート絶縁膜111上には、第1の領域105と重畳した第1の電極113が設けられている。第1の電極113の側面には、サイドウォール絶縁膜115a、115bサイドウォール絶縁膜115が接して設けられている。ゲート絶縁膜111、第1の電極113及びサイドウォール絶縁膜115a、115b上には、層間絶縁膜117が設けられている。第2の電極119a及び第3の電極119bは、ゲート絶縁膜111及び層間絶縁膜117に設けられた開口部116a、116bを介して一対の第3の領域109a、109bと接して設けられている。なお、ゲート絶縁膜111は、第1の領域105、一対の第2の領域107a、107b及び一対の第3の領域109a、109bに接している。第2の電極119a及び第3の電極119bの端部は、テーパ形状であってもよいが、第1の電極113の端部は垂直な形状であることが好ましい。第1の電極113の端部を垂直な形状とし、該第1の電極113上にサイドウォール絶縁膜115サイドウォール絶縁膜115a、115bとなる絶縁膜を形成し、異方性の高いエッチングを行うことで、サイドウォール絶縁膜115サイドウォール絶縁膜115a、115bを形成することができる。また、詳細は後述するが、図1A及び図1Bより、一対の第2の領域107a、107bは酸化物半導体膜103がサイドウォール絶縁膜115と重畳する領域に相当する。そして、サイドウォール絶縁膜115サイドウォール絶縁膜115a、115bは、第1の電極113の側面及びゲート絶縁膜111と接する領域以外の少なくとも一部は湾曲形状を有してもよい。第1の領域105、一対の第2の領域107a、107b及び一対の第3の領域109a、109bを含む酸化物半導体膜103は、In、Ga、Sn及びZnから選ばれた二以上の元素を含む金属酸化物である。なお、該金属酸化物は、バンドギャップが2eV以上、好ましくは2.5eV以上、より好ましくは3eV以上のものである。このように、バンドギャップの広い金属酸化物を用いることで、トランジスタ100のオフ電流を低減することができる。トランジスタ100において、第1の領域105はチャネル形成領域として機能する。第1の領域105は、先に記述したCAAC酸化物半導体領域である。CAAC酸化物半導体は単結晶ではないが、また、非晶質のみから形成されているものでもない。また、CAAC酸化物半導体は結晶化した部分結晶部分を含むが、1つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。CAAC酸化物半導体に含まれる酸素の一部は窒素で置換されてもよい。また、CAAC酸化物半導体を構成する個々の結晶部分のc軸は一定の方向例えば、CAAC酸化物半導体を支持する基板面やCAAC酸化物半導体膜の表面や膜面、界面等に垂直な方向に揃っていてもよい。あるいは、CAAC酸化物半導体を構成する個々の結晶部分のab面の法線は一定の方向例えば、CAAC酸化物半導体を支持する基板面やCAAC酸化物半導体膜の表面や膜面、界面等に垂直な方向を向いていてもよい。なお、CAAC酸化物半導体はその組成等に応じて、導体、半導体、又は絶縁体となる。そして、CAAC酸化物半導体は、その組成等に応じて、可視光に対して透明又は不透明となる。CAAC酸化物半導体の例として、形成した表面、形成されている基板面、又は、界面に垂直な方向から観察すると、三角形、又は六角形の原子配列が認められ、且つその形成断面を観察すると金属原子、又は、金属原子と酸素原子あるいは窒素原子の層状配列が認められる材料が挙げられる。また、第1の領域105の水素濃度は、1×1020atoms/cm3以下、好ましくは1×1019atoms/cm3以下、より好ましくは1×1018atoms/cm3以下である。チャネル形成領域である第1の領域105がCAAC酸化物半導体領域であり、且つ水素濃度が低減されているトランジスタ100は、光照射前後及びBTゲート熱バイアスストレス試験前後において、しきい値電圧の変動が小さいことから安定した電気特性を有し、信頼性の高いトランジスタといえる。一対の第2の領域107a、107b及び一対の第3の領域109a、109bは、導電率が10S/cm以上1000S/cm以下、好ましくは100S/cm以上1000S/cm以下とする。また、一対の第3の領域109a、109bの導電率のほうが、一対の第2の領域107a、107bの導電率より高い。なお、導電率が低すぎると、トランジスタ100のオン電流が低下してしまう。また、一対の第2の領域107a、107b及び一対の第3の領域109a、109bは、ドーパントを含む非晶質領域である。一対の第2の領域107a、107b及び一対の第3の領域109a、109bはドーパントとして、窒素、リン、砒素など15族元素のいずれかから選ばれた一以上の元素が添加されている。一対の第2の領域107a、107b及び一対の第3の領域109a、109bのドーパント濃度を増加させるとキャリア密度を増加させることができるが、ドーパント濃度を増加させすぎるとドーパントがキャリアの移動を阻害することになり、一対の第2の領域107a、107b及び一対の第3の領域109a、109bの導電性を低下させることになる。従って、一対の第2の領域107a、107b及び一対の第3の領域109a、109bのドーパント濃度は、5×1018atoms/cm3以上1×1022atoms/cm3以下であることが好ましい。さらに、一対の第3の領域109a、109bのドーパント濃度は、一対の第2の領域107a、107bのドーパント濃度より高い。具体的には、一対の第2の領域107a、107bのドーパント濃度は、5×1018atoms/cm3以上5×1019atoms/cm3未満とし、一対の第3の領域109a、109bのドーパント濃度は、5×1019atoms/cm3以上1×1022atoms/cm3以下とするのが好ましい。また、これらドーパント濃度の差は、トランジスタ100にサイドウォール絶縁膜115サイドウォール絶縁膜115a、115bが設けられているため、ドーパントを添加する工程においてセルフアラインに形成される。一対の第3の領域109a、109bはトランジスタ100のソース領域及びドレイン領域として機能する。トランジスタ100は、ドーパント濃度に差を有する非晶質領域低濃度領域及び高濃度領域をチャネル形成領域の第1の領域105の両端に設けることで、チャネル形成領域である第1の領域105に加わる電界を緩和させることができる。詳細には、低濃度領域である一対の第2の領域107a、107b、及び高濃度領域である一対の第3の領域109a、109bをチャネル形成領域の第1の領域105の両端に設けることで、トランジスタ100は、第1の領域105に形成されるチャネルにおけるバンド端の曲がりがほとんど生じない効果を示す。よって、一対の第2の領域107a、107b及び一対の第3の領域109a、109bを設けることで短チャネル効果を抑制することができる。トランジスタ100の作製方法次に、トランジスタ100の作製方法について、図2及び図3を用いて説明する。基板101に下地絶縁膜102を形成する。下地絶縁膜102は、スパッタリング法、CVD法、塗布法などで形成することができる。なお、下地絶縁膜102の厚さに限定はないが、下地絶縁膜102の厚さは50nm以上とすることが好ましい。基板101は、材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板101として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板101として用いてもよい。また、基板101として、可撓性基板を用いてもよい。可撓性基板上にトランジスタを設ける場合、可撓性基板上に直接的にトランジスタを作製してもよいし、他の基板にトランジスタを作製した後、これを剥離し、可撓性基板に転置してもよい。なお、トランジスタを剥離し、可撓性基板に転置するためには、上記他の基板とトランジスタとの間に、剥離が容易な領域を設けるとよい。下地絶縁膜102は、基板101からの不純物例えば、LiやNaなどのアルカリ金属などの拡散を防止する他に、トランジスタ100の作製工程におけるエッチング工程によって、基板101がエッチングされることを防ぐ。また、下地絶縁膜102としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜などの酸化物絶縁膜、もしくは窒化シリコン膜、窒化アルミニウム膜などの窒化物絶縁膜、又は酸化窒化シリコン膜、酸化窒化アルミニウム膜、窒化酸化シリコン膜から選ばれる絶縁膜の単層構造又はこれらの積層構造を用いる。なお、下地絶縁膜102は、酸化物半導体膜103と接する部分において酸素を含むことが好ましい。また、窒化アルミニウム膜、窒化酸化アルミニウム膜及び窒化シリコン膜は、熱伝導率の高いため下地絶縁膜102に用いることで、放熱性を良好にすることができる。下地絶縁膜102をスパッタリング法で形成する場合、シリコンターゲット、石英ターゲット、アルミニウムターゲット又は酸化アルミニウムターゲットなどを用いて、酸素を含む雰囲気ガス中で形成すればよい。雰囲気ガス中の酸素の割合は、雰囲気ガス全体に対して6体積以上とする。好ましくは、50体積以上とする。雰囲気ガス中の酸素ガスの割合を高めることで、加熱により酸素放出される絶縁膜を形成することができる。ターゲット中の水素も極力取り除かれていると好ましい。具体的には、OH基が100ppm以下、好ましくは10ppm以下、より好ましくは1ppm以下の酸化物ターゲットを用いることで、下地絶縁膜102中の水素濃度を低減し、トランジスタ100の電気特性及び信頼性を高めることができる。例えば、溶融石英は、OH基が10ppm以下としやすく、またコストが低いため好ましい。もちろんOH基濃度の低い合成石英のターゲットを用いてもよい。さらに、トランジスタ100の作製にあたり、LiやNaなどのアルカリ金属は、不純物であるため含有量を少なくすることが好ましい。基板101にアルカリ金属などの不純物を含むガラス基板を用いる場合、アルカリ金属の侵入防止のため、下地絶縁膜102として、上記窒化物絶縁膜を形成することが好ましく、さらに、上記窒化物絶縁膜上に上記酸化物絶縁膜を積層することが好ましい。ここで、酸化窒化シリコンとは、その組成において、窒素よりも酸素の含有量が多いものを示し、例えば、酸素が50原子以上70原子以下、窒素が0.5原子以上15原子以下、珪素が25原子以上35原子以下、水素が0原子以上10原子以下の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成において、酸素よりも窒素の含有量が多いものを示し、例えば、酸素が5原子以上30原子以下、窒素が20原子以上55原子以下、珪素が25原子以上35原子以下、水素が10原子以上25原子以下の範囲で含まれるものをいう。但し、上記範囲は、ラザフォード後方散乱法RBS:RutherfordBackscatteringSpectrometryや、水素前方散乱法HFS:HydrogenForwardScatteringを用いて測定した場合のものである。また、構成元素の含有比率は、その合計が100原子を超えない値をとる。また、下地絶縁膜102は、酸化物半導体膜103と接する部分において酸素を含むことが好ましいことから、下地絶縁膜102として、加熱により酸素放出される絶縁膜を用いてもよい。なお、加熱により酸素放出されるとは、TDSThermalDesorptionSpectroscopy:昇温脱離ガス分光法分析にて、酸素原子に換算した酸素の放出量が1.0×1018atoms/cm3以上、好ましくは3.0×1020atoms/cm3以上であることをいう。以下、酸素の放出量をTDS分析で酸素原子に換算して定量する方法について説明する。TDS分析したときの気体の放出量は、スペクトルの積分値に比例する。このため、絶縁膜のスペクトルの積分値と、標準試料の基準値に対する比とにより、気体の放出量を計算することができる。標準試料の基準値とは、所定の原子を含む試料の、スペクトルの積分値に対する原子の密度の割合である。例えば、標準試料である所定の密度の水素を含むシリコンウェハのTDS分析結果、及び絶縁膜のTDS分析結果から、絶縁膜の酸素分子の放出量NO2は、数式1で求めることができる。ここで、TDS分析で得られる質量数32で検出されるスペクトルの全てが酸素分子由来と仮定する。質量数32のものとしてCH3OHがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数17の酸素原子及び質量数18の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。NH2は、標準試料から脱離した水素分子を密度で換算した値である。SH2は、標準試料をTDS分析したときのスペクトルの積分値である。ここで、標準試料の基準値を、NH2/SH2とする。SO2は、絶縁膜をTDS分析したときのスペクトルの積分値である。αは、TDS分析におけるスペクトル強度に影響する係数である。数式1の詳細に関しては、特開平6-275697公報を参照できる。なお、上記した酸素の放出量の数値は、電子科学株式会社製の昇温脱離分析装置EMD-WA1000S/Wを用い、標準試料として1×1016atoms/cm3の水素原子を含むシリコンウェハを用いて測定した数値である。また、TDS分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。なお、NO2は酸素分子の放出量である。絶縁膜においては、酸素原子に換算したときの酸素の放出量は、酸素分子の放出量の2倍となる。加熱により酸素放出される絶縁膜の一例として、酸素が過剰な酸化シリコンSiOXX>2がある。酸素が過剰な酸化シリコンSiOXX>2とは、シリコン原子数の2倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数及び酸素原子数は、ラザフォード後方散乱法により測定した値である。下地絶縁膜102として、加熱により酸素放出される絶縁膜を用いることで、酸化物半導体膜103に酸素を供給され、下地絶縁膜102及び酸化物半導体膜103の界面準位を低減できる。従って、トランジスタ100の動作に起因して生じうる電荷などが、下地絶縁膜102及び酸化物半導体膜103の界面に捕獲されることを抑制でき、トランジスタ100を電気特性の劣化の少ないトランジスタとすることができる。さらに、酸化物半導体膜103の酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半導体における酸素欠損は、その酸素欠損の一部がドナーとなりキャリアである電子を生じる。つまりトランジスタ100においても、酸化物半導体膜103の酸素欠損の一部はドナーとなりキャリアである電子が生じることで、トランジスタ100のしきい値電圧がマイナス方向に変動してしまう。そして、酸化物半導体膜103において、該電子の生成は、酸化物半導体膜103と下地絶縁膜102との界面近傍で生じる酸素欠損において顕著である。下地絶縁膜102から酸化物半導体膜103に酸素が十分に放出されることにより、しきい値電圧がマイナス方向へ変動させる酸化物半導体膜103の酸素欠損を補うことができる。即ち、下地絶縁膜102に、加熱により酸素放出される絶縁膜を用いることで、酸化物半導体膜103及び下地絶縁膜102の界面準位、ならびに酸化物半導体膜103の酸素欠損を低減し、酸化物半導体膜103及び下地絶縁膜102の界面における電荷の捕獲の影響を小さくすることができる。次に、下地絶縁膜102上に酸化物半導体膜103を形成する。具体的には、膜全体がCAAC酸化物半導体膜である酸化物半導体膜140を形成し、その後、酸化物半導体膜140にドーパントを添加することで一対の第2の領域107a、107b及び一対の第3の領域109a、109bを形成して、酸化物半導体膜103を形成する。そこで、ドーパントを添加して一対の第2の領域107a、107b及び一対の第3の領域109a、109bを形成する前のCAAC酸化物半導体膜である酸化物半導体膜140の作製方法を説明する。CAAC酸化物半導体膜である酸化物半導体膜140の作製方法として2種類の方法がある。1つの方法は、酸化物半導体を形成する際に、基板を加熱しながら行う方法便宜上、1step法という。であり、もう1つの方法は、酸化物半導体を2回に分けて形成し、2回の加熱処理を行い作製する方法便宜上、2step法という。である。はじめに、1step法にて酸化物半導体膜140を形成する方法について説明する。まず、酸化物半導体膜103で説明した酸化物半導体材料を用いてスパッタリング法により、下地絶縁膜102が形成された基板101を加熱しながら形成する。なお、本工程で形成された酸化物半導体膜を、便宜上、酸化物半導体膜130とする。基板101を加熱する温度は、200°C以上400°C以下、好ましくは250°C以上350°C以下とすればよく、酸化物半導体膜130は厚さ1nm以上50nm以下で形成すればよい。ここで、酸化物半導体膜130を形成するスパッタリング装置について、以下に詳細を説明する。酸化物半導体膜130を形成する処理室は、リークレートを1×10-10Pam3/秒以下とすることが好ましく、それによりスパッタリング法により形成する際、膜中への不純物の混入を低減することができる。リークレートを低くするには、外部リークのみならず内部リークを低減する必要がある。外部リークとは、微小な穴やシール不良などによって真空系の外から気体が流入することである。内部リークとは、真空系内のバルブなどの仕切りからの漏れや内部の部材からの放出ガスに起因する。リークレートを1×10-10Pam3/秒以下とするためには、外部リーク及び内部リークの両面から対策をとる必要がある。外部リークを減らすには、処理室の開閉部分はメタルガスケットでシールするとよい。メタルガスケットは、フッ化鉄、酸化アルミニウム、又は酸化クロムによって被覆された金属材料を用いると好ましい。メタルガスケットはOリングと比べ密着性が高く、外部リークを低減できる。また、フッ化鉄、酸化アルミニウム、酸化クロムなどの不動態によって被覆された金属材料を用いることで、メタルガスケットから生じる水素を含む放出ガスが抑制され、内部リークも低減することができる。処理室の内壁として用いる部材は、水素を含む放出ガスの少ないアルミニウム、クロム、チタン、ジルコニウム、ニッケルもしくはバナジウム、又は、これらを鉄、クロム及びニッケルなどの少なくとも一を含む合金材料に被覆したものを用いてもよい。鉄、クロム及びニッケルなどの少なくとも一を含む合金材料は、剛性があり、熱に強く、また加工に適している。ここで、処理室の内壁の表面積を小さくするために、該部材の表面凹凸を研磨などによって低減しておくと、放出ガスを低減できる。又は、該部材をフッ化鉄、酸化アルミニウム、酸化クロムなどの不動態で被覆してもよい。さらに、雰囲気ガスを処理室に導入する直前に、雰囲気ガスの精製機を設けることが好ましい。このとき、精製機から処理室までの配管の長さを5m以下、好ましくは1m以下とする。配管の長さを5m以下又は1m以下とすることで、配管からの放出ガスの影響を長さに応じて低減できる。処理室の排気は、ドライポンプなどの粗引きポンプと、スパッタイオンポンプ、ターボ分子ポンプ及びクライオポンプなどの高真空ポンプとを適宜組み合わせて行うとよい。ターボ分子ポンプは大きいサイズの分子の排気が優れる一方、水素や水の排気能力が低い。そこで、水の排気能力の高いクライオポンプ及び水素の排気能力の高いスパッタイオンポンプを組み合わせて使用することが有効となる。処理室内に存在する吸着物は、内壁に吸着しているために処理室の圧力に影響しないが、処理室を排気した際のガス放出の原因となる。そのため、リークレートと排気速度に相関はないが、排気能力の高いポンプを用いて、処理室に存在する吸着物をできる限り脱離し、予め排気しておくことが重要である。なお、吸着物の脱離を促すために、処理室をベーキングしてもよい。ベーキングすることで吸着物の脱離速度を10倍程度大きくすることができる。ベーキングは100°C以上450°C以下で行えばよい。このとき、不活性ガスを導入しながら吸着物の除去を行うと、排気するだけでは脱離しにくい水などの脱離速度をさらに大きくすることができる。スパッタリング法において、プラズマを発生させるための電源装置は、RF電源装置、AC電源装置、DC電源装置等を適宜用いることができる。酸化物半導体膜130をスパッタリング法で形成する際、ターゲットとしては、亜鉛を含む金属酸化物ターゲットを用いることができる。また、インジウム、ガリウム、スズ及び亜鉛から選ばれた二以上の元素を含む金属酸化物ターゲットを用いることができる。当該ターゲットとしては、例えば、四元系金属酸化物であるIn-Sn-Ga-Zn系金属酸化物や、三元系金属酸化物であるIn-Ga-Zn系金属酸化物、In-Sn-Zn系金属酸化物、In-Al-Zn系金属酸化物、Sn-Ga-Zn系金属酸化物、Al-Ga-Zn系金属酸化物、Sn-Al-Zn系金属酸化物や、In-Hf-Zn系金属酸化物、In-La-Zn系金属酸化物、In-Ce-Zn系金属酸化物、In-Pr-Zn系金属酸化物、In-Nd-Zn系金属酸化物、In-Sm-Zn系金属酸化物、In-Eu-Zn系金属酸化物、In-Gd-Zn系金属酸化物、In-Tb-Zn系金属酸化物、In-Dy-Zn系金属酸化物、In-Ho-Zn系金属酸化物、In-Er-Zn系金属酸化物、In-Tm-Zn系金属酸化物、In-Yb-Zn系金属酸化物、In-Lu-Zn系金属酸化物や、二元系金属酸化物であるIn-Zn系金属酸化物、Sn-Zn系金属酸化物、In-Ga系金属酸化物や、インジウム、スズ又は亜鉛などを含む一元系金属酸化物などのターゲットを用いることができる。ターゲットの一例として、In、Ga、及びZnを含む金属酸化物ターゲットIn-Ga-Zn系金属酸化物を、In2O3:Ga2O3:ZnO=1:1:1[mol数比]の組成比とする。また、In2O3:Ga2O3:ZnO=1:1:2[mol数比]の組成比を有するターゲット、又はIn2O3:Ga2O3:ZnO=1:1:4[mol数比]の組成比を有するターゲット、In2O3:Ga2O3:ZnO=2:1:8[mol数比]の組成比を有するターゲットを用いることもできる。なお、雰囲気ガスは、希ガス代表的にはアルゴン雰囲気、酸素雰囲気、希ガス及び酸素の混合ガスを適宜用いる。また、雰囲気ガスには、水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。上記スパッタリング装置を用いることで、水素の混入が低減された酸化物半導体膜130を形成することができる。また、下地絶縁膜102及び酸化物半導体膜130は、真空下で連続して形成してもよい。例えば、基板101表面の水素を含む不純物を、熱処理又はプラズマ処理で除去した後、大気に暴露することなく下地絶縁膜102を形成し、続けて大気に暴露することなく酸化物半導体膜130を形成してもよい。このようにすることで、基板101表面の水素を含む不純物を低減し、また、基板101と下地絶縁膜102の界面、下地絶縁膜102と酸化物半導体膜130との界面に、大気成分が付着することを抑制できる。その結果、電気特性が良好で、信頼性の高いトランジスタ100を作製することができる。ついで、第1のフォトリソグラフィ工程を行い、酸化物半導体膜130上にレジストマスクを形成する。該レジストマスクを用いて、第1のエッチング工程で加工し、島状の酸化物半導体膜132を形成する。なお、該レジストマスクは、フォトリソグラフィ工程の他にインクジェット法、印刷法等を適宜用いることができる。第1のエッチング工程において、島状の酸化物半導体膜132の端部がテーパ形状となるようにエッチングすることが好ましい。島状の酸化物半導体膜132の端部をテーパ形状とすることで、後に形成されるゲート絶縁膜111の被覆性を向上させることができる。フォトリソグラフィ工程を用いる場合は、レジストマスクを後退させつつエッチングすることでテーパ形状とすることができる。第1のエッチング工程は、ドライエッチング又はウェットエッチングでよく、これらを組み合わせて行ってもよい。ウェットエッチングするエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液、アンモニア過水31重量過酸化水素水:28重量アンモニア水:水=5:2:2体積比などを用いることができる。また、ITO07N関東化学社製を用いてもよい。ドライエッチングに用いるエッチングガスとしては、塩素を含むガス塩素系ガス、例えば塩素Cl2、三塩化硼素BCl3、四塩化珪素SiCl4、四塩化炭素CCl4などが好ましい。また、フッ素を含むガスフッ素系ガス、例えば四弗化炭素CF4、六弗化硫黄SF6、三弗化窒素NF3、トリフルオロメタンCHF3など、臭化水素HBr、酸素O2、これらのガスにヘリウムHeやアルゴンArなどの希ガスを添加したガス、などを用いることができる。ドライエッチングとしては、平行平板型RIEReactiveIonEtching法や、ICPInductivelyCoupledPlasma:誘導結合型プラズマエッチング法を用いることができる。所望の形状に加工できるように、エッチング条件コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度などを適宜調節する。酸化物半導体膜132を形成後に、加熱処理を行い、酸化物半導体膜140を形成する。加熱処理の温度を150°C以上650°C以下、好ましくは250°C以上450°C以下とし、酸化性雰囲気又は不活性雰囲気で行う。ここで、酸化性雰囲気は、酸素、オゾン又は窒化酸素などの酸化性ガスを10ppm以上含有する雰囲気をいう。また、不活性雰囲気は、前述の酸化性ガスが10ppm未満であり、その他、窒素又は希ガスで充填された雰囲気をいう。処理時間は3分~24時間とする。処理時間を長くするほど非晶質領域に対して結晶領域の割合の多い酸化物半導体膜を形成することができるが、24時間を超える熱処理は生産性の低下を招くため好ましくない。なお、該加熱処理は、酸化物半導体膜132を形成した後にゲート絶縁膜111を形成してから行ってもよい。上記加熱処理は、酸化物半導体膜132から水素を放出させると共に、下地絶縁膜102に含まれる酸素の一部を、酸化物半導体膜132と、下地絶縁膜102における酸化物半導体膜132の界面近傍に拡散させる。加熱処理に用いる加熱処理装置に特別な限定はなく、抵抗発熱体などの発熱体からの熱伝導又は熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、電気炉や、GRTAGasRapidThermalAnneal装置、LRTALampRapidThermalAnneal装置等のRTARapidThermalAnneal装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光電磁波の輻射により、被処理物を加熱する装置である。GRTA装置は、高温のガスを用いて加熱処理を行う装置である。ここで、2step法で酸化物半導体膜140を形成する方法について説明する。第1の酸化物半導体膜を形成し、窒素、酸素、希ガス、又は乾燥空気の雰囲気下で、400°C以上750°C以下の第1の加熱処理を行う。該第1の加熱処理によって、第1の酸化物半導体膜の表面を含む領域に、結晶領域を有する第1の結晶性酸化物半導体膜が形成される。そして、該第1の酸化物半導体膜よりも厚い第2の酸化物半導体膜を形成し、400°C以上750°C以下の第2の加熱処理を行い、該第1の結晶性酸化物半導体膜を結晶成長の種として、上方に結晶成長させ、第2の酸化物半導体膜の全体を結晶化させる第2の結晶性酸化物半導体膜を形成する。以上より形成された第1の結晶性酸化物半導体膜及び第2の結晶性酸化物半導体膜を、酸化物半導体膜130とし、上記第1のフォトリソグラフィ工程及び上記第1のエッチング工程を行い、酸化物半導体膜132を形成し、1step法で説明した酸化物半導体膜132形成後に行う加熱処理を行うことで、酸化物半導体膜140を形成できる。なお、第1の加熱処理及び第2の加熱処理に用いる加熱処理装置は、1step法で説明した酸化物半導体膜132形成後に行う加熱処理に用いる加熱処理装置のいずれかとすればよい。次に、酸化物半導体膜140上に、ゲート絶縁膜111、第1の電極113を形成する図3A参照。ゲート絶縁膜111は、下地絶縁膜102と同様にして形成することができる。ゲート絶縁膜111の厚さは、1nm以上300nm以下、より好ましくは5nm以上50nm以下とするとよい。ゲート絶縁膜111は、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、又は窒化酸化シリコン膜から選ばれる絶縁膜の単層構造、又はこれらの積層構造を用いる。ゲート絶縁膜111においても、酸化物半導体膜103と接する部分において酸素を含むことが好ましい。また、加熱により酸素放出される絶縁膜を用いてもよい。ゲート絶縁膜111として、加熱により酸素放出される絶縁膜を用いることで、酸化物半導体膜103に生じる欠陥を修復することができ、トランジスタ100の電気特性の劣化を抑制できる。また、酸化ハフニウム、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyNzx>0、y>0、z>0、ハフニウムアルミネートHfAlxOyx>0、y>0、などのhigh-k材料を用いることができる。high-k材料は、誘電率が高いため、例えば、酸化シリコン膜をゲート絶縁膜に用いた場合と同じゲート絶縁膜容量を有したまま、物理的なゲート絶縁膜の厚さを厚くすることができる。それゆえ、ゲートリーク電流を低減できる。なお、ゲート絶縁膜111として、該high-k材料を単層構造として用いてもよいし、上記絶縁膜との積層構造としてもよい。第1の電極113は、上記した導電材料を用いてスパッタリング法により導電膜を形成する。第2のフォトリソグラフィ工程を行い、該導電膜上にレジストマスクを形成した後、該レジストマスクを用いて第2のエッチング工程で加工し、第1の電極113を形成する。第1の電極113の厚さは、特に限定はなく、用いる導電材料の電気抵抗や、作製工程にかかる時間を考慮し、適宜決めることができる。また、ゲート絶縁膜111及び第1の電極113となる導電膜は、大気に暴露することなく、連続で形成することが好ましい。第1の電極113は導電材料として、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、又はタングステンからなる単体金属、又はこれを主成分とする合金を単層構造又は積層構造として用いる。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造、銅-マグネシウム-アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などがある。なお、酸化インジウム、酸化錫又は酸化亜鉛を含む透明導電材料を用いてもよい。なお、第1の電極113は配線としても機能する。また、第1の電極113とゲート絶縁膜111との間に、窒素を含むIn-Ga-Zn-O膜や、窒素を含むIn-Sn-O膜や、窒素を含むIn-Ga-O膜や、窒素を含むIn-Zn-O膜や、窒素を含むSn-O膜や、窒素を含むIn-O膜や、金属窒化膜InN、ZnNなどを設けることが好ましい。これらの膜は5eV、好ましくは5.5eV以上の仕事関数を有し、トランジスタ100の電気特性において、しきい値電圧をプラスにすることができ、トランジスタ100を所謂ノーマリーオフのトランジスタとすることができる。例えば、窒素を含むIn-Ga-Zn-O膜を用いる場合、少なくとも酸化物半導体膜140より高い窒素濃度、具体的には7原子以上のIn-Ga-Zn-O膜を用いる。次に、サイドウォール絶縁膜115a、115bを形成する。サイドウォール絶縁膜115サイドウォール絶縁膜115a、115bを含むは、下地絶縁膜102及びゲート絶縁膜111で説明した絶縁膜のいずれかで形成されている。トランジスタ100は、第1の領域105、一対の第2の領域107a、107b及び一対の第3の領域109a、109bのいずれの領域においても、ゲート絶縁膜111が設けられている。このような構造とするには、ゲート絶縁膜111とサイドウォール絶縁膜115サイドウォール絶縁膜115a、115bを含むをエッチングレートの異なる絶縁膜とすればよい。このような構造とすることで、サイドウォール絶縁膜115を形成する際に、ゲート絶縁膜111をエッチングストッパーとして機能させることができる。ゲート絶縁膜111をエッチングストッパーとして用いることにより、酸化物半導体膜140への過剰なエッチングを抑制することができる。さらに、サイドウォール絶縁膜115を形成する際のエッチングの終点エンドポイントも容易に検出できる。また、ゲート絶縁膜111をエッチングストッパーとして機能させることで、サイドウォール絶縁膜115の幅図1Bのサイドウォール絶縁膜115a、115bがゲート絶縁膜111と接している幅の制御が容易になる。低濃度領域である一対の第2の領域107a、107bの範囲は、サイドウォール絶縁膜115の幅図1Bのサイドウォール絶縁膜115a、115bがゲート絶縁膜111と接している幅に対応して決まる。該低濃度領域の範囲を大きくすると、それだけチャネル形成領域として機能する第1の領域105に加わる電界を緩和することができる。まず、ゲート絶縁膜111及び第1の電極113上に、サイドウォール絶縁膜115a、115bとなる絶縁膜114を形成する図3B参照。絶縁膜114は、下地絶縁膜102と同様にして形成することができ、上記列挙した絶縁膜のいずれかとする。絶縁膜114の厚さは特に限定はないが、絶縁膜114に第3のエッチング工程を行うことでサイドウォール絶縁膜115a、115bを形成する図3C参照。第3のエッチング工程とは、異方性の高いエッチングであり、サイドウォール絶縁膜115a、115bは、絶縁膜114に異方性の高いエッチング工程を行うことでセルフアラインに形成することができる。ここで、異方性の高いエッチングとしては、ドライエッチングが好ましく、例えば、エッチングガスとして、トリフルオロメタンCHF3、オクタフルオロシクロブタンC4F8、テトラフルオロメタンCF4などのフッ素を含むガスを用いることができ、ヘリウムHeやアルゴンArなどの希ガス又は水素H2を添加してもよい。さらに、ドライエッチングとして、基板に高周波電圧を印加する、反応性イオンエッチング法RIE法を用いるのが好ましい。また、後に形成される一対の第2の領域107a、107bのドーパント濃度は、サイドウォール絶縁膜115a、115bの厚さに対応することから、一対の第2の領域107a、107bのドーパント濃度が上記した値となるように、サイドウォール絶縁膜115a、115bの厚さ、さらには第1の電極113の厚さを決めればよい。なお、ここでのサイドウォール絶縁膜115a、115bの厚さとは、ゲート絶縁膜111と接している面から、第1の電極113と接している面の最頂部までをいう。また、低濃度領域である一対の第2の領域107a、107bの範囲は、サイドウォール絶縁膜115の幅ここでは、図1Bのサイドウォール絶縁膜115a、115bがゲート絶縁膜111と接している幅に対応して決まる。さらには、サイドウォール絶縁膜115の幅は、第1の電極113の厚さに対応することから、一対の第2の領域107a、107bの範囲が、所望の範囲となるように、第1の電極113の厚さを決めればよい。次に、酸化物半導体膜140にドーパント150を添加する処理を行い、酸化物半導体膜103を形成する図3D参照。添加するドーパント150は、窒素、リン、又は砒素など15族元素のいずれかから選択される一以上とする。また、酸化物半導体膜140にドーパント150を添加する方法として、イオンドーピング法又はイオンインプランテーション法を用いることができる。イオンドーピング法又はイオンインプランテーション法を用いることで、ドーパント150の添加深さ添加領域が制御し易くなり、ドーパント150を精度良く酸化物半導体膜140に添加することができる。また、イオンドーピング法又はイオンインプランテーション法によりドーパント150を添加する際に、基板101を加熱しながら行ってもよい。酸化物半導体膜140にドーパント150を添加する際、ドーパント150はゲート絶縁膜111及びサイドウォール絶縁膜115a、115bを通過して酸化物半導体膜140に添加される。そして、酸化物半導体膜140に添加されるドーパント150の量は、ゲート絶縁膜111だけを通過して添加される領域より、ゲート絶縁膜111及びサイドウォール絶縁膜115a、115bを通過して添加される領域のほうが少ない。従って、一対の第2の領域107a、107b及び一対に第3の領域109a、109bは、セルフアラインに形成される図3E参照。また、ドーパント150は、第1の電極113と重なる領域の酸化物半導体膜140には添加されない。さらに、一対の第2の領域107a、107b及び一対の第3の領域109a、109bは、ドーパント150の添加のダメージにより結晶性が低減し、非晶質領域となる。また、ドーパント150を添加する量などを調節することによって、ダメージ量を低減させ、一対の第2の領域107a、107b及び一対の第3の領域109a、109bを完全な非晶質領域とならないように形成することもできる。その場合、一対の第2の領域107a、107b及び一対の第3の領域109a、109bは、少なくとも第1の領域105よりも非晶質領域の割合が大きい領域となる。また、ドーパント150を添加した後に、加熱処理を行ってもよい。該加熱処理は、酸化物半導体膜140を形成する際に行う加熱処理と同様にして行えばよいが、一対の第2の領域107a、107b及び一対の第3の領域109a、109bが結晶化しない温度が好ましい。なお、酸化物半導体膜140にドーパント150を添加する処理は、複数回行ってもよい。酸化物半導体膜140にドーパント150を添加する処理を複数回行う場合、ドーパント150は複数回すべてにおいて同じであってもよいし、1回の処理毎に変えてもよい。例えば、図3Aのように第1の電極113を形成後に、一度、ドーパント150を添加する処理第1の添加処理を行い、サイドウォール絶縁膜115a、115bを形成後に、再度、ドーパント150を添加する処理第2の添加処理を行ってもよい。第1の添加処理と第2の添加処理におけるドーパント150は同じ元素でもよいし、異なる元素でもよい。次に、ゲート絶縁膜111、サイドウォール絶縁膜115a、115b及び第1の電極113上に層間絶縁膜117となる絶縁膜を形成し、該絶縁膜及びゲート絶縁膜111に第3のフォトリソグラフィ工程及び第4のエッチング工程を行い、開口部116a、116bを形成する。第3のフォトリソグラフィ工程及び第4のエッチング工程は、第1のフォトリソグラフィ工程及び第1のエッチング工程と同様とすればよい。層間絶縁膜117には、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜又は窒化シリコン膜を用い、スパッタリング法、CVD法などで形成すればよい。このとき、層間絶縁膜117には、加熱により酸素を放出しにくい膜を用いることが好ましい。これは、一対の第2の領域107a、107b及び一対の第3の領域109a、109bの導電率を低下させないためである。具体的には、CVD法により、シランガスを主材料とし、酸化窒素ガス、窒素ガス、水素ガス及び希ガスから適切な原料ガスを選択し、それらを混合して形成すればよい。また、基板温度を300°C以上550°C以下とすればよい。CVD法を用いることで、加熱により酸素を放出しにくい膜とすることができる。次に、開口部116a、116bを介して、一対の第3の領域109a、109bと接続する第2の電極119a及び第3の電極119bを形成する図1B参照。第2の電極119a及び第3の電極119bはそれぞれ配線としても機能し、第1の電極113とで説明したものを用いて形成されている。また、トランジスタ100において、第2の電極119a及び第3の電極119bと接する一対の第3の領域109a、109bは、ドーパントを添加された導電率の高い領域であることから、第2の電極119a及び第3の電極119bと一対の第3の領域109a、109bの接触抵抗を低減できるため、トランジスタ100のオン電流を増大させることができる。第2の電極119a及び第3の電極119bは、第1の電極113と同様に上記した導電材料を用いて導電膜を形成し、該導電膜に第4のフォトリソグラフィ工程及び第5のエッチング工程を行うことで形成する。なお、第4のフォトリソグラフィ工程及び第5のエッチング工程は、第1のフォトリソグラフィ工程及び第1のエッチング工程と同様とすればよい。以上より、トランジスタ100を作製することができる。このように、開示する発明の一態様では、微細化に伴う問題点を解消することができるため、結果として、トランジスタサイズを十分に小さくすることが可能になる。トランジスタサイズを十分に小さくすることで、半導体装置の占める面積が小さくなるため、半導体装置の取り数が増大する。これにより、半導体装置あたりの製造コストは抑制される。また、同等の機能を保ったまま半導体装置が小型化されるため、大きさを同程度とする場合には、さらに機能が高められた半導体装置を実現することができる。また、チャネル長の縮小による、動作の高速化、低消費電力化などの効果を得ることもできる。つまり、開示する発明の一態様により酸化物半導体を用いたトランジスタの微細化が達成されることで、これに付随する様々な効果を得ることが可能である。なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。実施の形態2本実施の形態では、実施の形態1で示したトランジスタ100と構成が一部異なるトランジスタ200について説明する。トランジスタ200の構造及び特徴トランジスタ200は、トランジスタ100のゲート絶縁膜111の形状が異なったトランジスタである。図4Aは、トランジスタ200の平面図である。なお、図4Aにおいて、下地絶縁膜202、ゲート絶縁膜211及び層間絶縁膜217は、便宜上、図示していない。図4Aより、酸化物半導体膜203上には、第1の電極213及び第1の電極213の側面に設けられたサイドウォール絶縁膜215が設けられている。そして、第2の電極219a及び第3の電極219bは、開口部216a、216bを介して酸化物半導体膜203の第3の領域209a、209b上に設けられている。また、第2の電極219a及び第3の電極219bは、第3の領域209a、209bの上面と接している。トランジスタ200はトップゲート構造でトップコンタクト型のトランジスタである。図4Bは、トランジスタ200におけるC-D間の断面図である。図4Bより、基板201上に下地絶縁膜202が設けられており、下地絶縁膜202上には、第1の領域205、一対の第2の領域207a、207b及び一対の第3の領域209a、209bを含む酸化物半導体膜203が設けられている。一対の第2の領域207a、207bは第1の領域205の側面に接して設けられている。一対の第3の領域209a、209bは、一対の第2の領域207a、207bの側面に接して設けられている。酸化物半導体膜203上にゲート絶縁膜211が設けられている。ゲート絶縁膜211は、第1の領域205に接している。ゲート絶縁膜211上には、第1の領域205と重畳した第1の電極213が設けられている。第1の電極213の側面には、サイドウォール絶縁膜215a、215bが接して設けられている。第2の電極219a及び第3の電極219bは、第1の電極213及びサイドウォール絶縁膜215a、215b上に設けられた層間絶縁膜217の開口部216a、216bを介して一対の第3の領域209a、209bの上面に接している。第2の電極219a及び第3の電極219bの端部は、テーパ形状であってもよいが、第1の電極213の端部は垂直な形状であることが好ましい。第1の電極213の端部を垂直な形状とし、第1の電極213上にサイドウォール絶縁膜215サイドウォール絶縁膜215a、215bとなる絶縁膜を形成し、異方性の高いエッチングを行うことで、サイドウォール絶縁膜215サイドウォール絶縁膜215a、215bを形成することができる。また、図4Aより、第2の領域207a、207bは酸化物半導体膜203がサイドウォール絶縁膜215と重畳する領域に相当する。そして、サイドウォール絶縁膜215は、第1の電極213の側面及びゲート絶縁膜211と接する領域以外の少なくとも一部は湾曲形状を有している。トランジスタ100は、ゲート絶縁膜111が第1の領域105、一対の第2の領域107a、107b及び一対の第3の領域109a、109bに接しているため、開口部116a、116bはゲート絶縁膜111及び層間絶縁膜117に設けられる。しかし、トランジスタ200は、ゲート絶縁膜211が第1の領域205のみに接しているため、開口部216a、216bは層間絶縁膜217のみに設けられる。また、トランジスタ200において、ゲート絶縁膜211は第1の領域205に接しているため、ゲート絶縁膜211は酸化物半導体膜203の形状段差に沿って覆っていない。言い換えると、ゲート絶縁膜211には酸化物半導体膜203の段差を乗り越えている部分がない。ゲート絶縁膜211に酸化物半導体膜203の段差を乗り越えている部分がないことによって、トランジスタ200はゲート絶縁膜211を起因とするリーク電流を低減し、かつゲート絶縁膜211の耐圧を高めることができる。そのため、ゲート絶縁膜211を5nm近くまで薄膜化して用いてもトランジスタを動作させることができる。なお、ゲート絶縁膜211を薄膜化することで、短チャネル効果を抑制し、かつトランジスタの動作速度を高めることができる。さらに、トランジスタ200はゲート絶縁膜211の段差乗り越え部がないため、第1の電極213と一対の第2の領域207a、207b及び一対の第3の領域209a、209bとの間に生じる寄生容量がほとんどない。それゆえ、トランジスタ200はチャネル長を縮小した場合においても、しきい値電圧の変動を低減することができる。トランジスタ200の作製方法次に、トランジスタ200の作製方法について、図2及び図5を用いて説明する。トランジスタ200の作製方法のゲート絶縁膜211となる絶縁膜210を形成する前までの工程図2の酸化物半導体膜140を形成する工程までは、トランジスタ100と同じであるため、実施の形態1を参照できる図2参照。なお、基板201及び下地絶縁膜202は、実施の形態1で説明した基板101及び下地絶縁膜102と同じ構成とすればよい。次に、酸化物半導体膜140上に絶縁膜210を形成する。絶縁膜210は実施の形態1のゲート絶縁膜111として用いることができるもので形成する。そして、絶縁膜210上に第1の電極213となる導電膜212を形成する図5A参照。導電膜212は、実施の形態1で説明した第1の電極113に用いることができる導電材料で形成する。なお、導電膜212の形成方法は、実施の形態1と同様にスパッタリング法を用いればよい。また、絶縁膜210及び導電膜212は、大気に暴露することなく、連続で形成することが好ましい。絶縁膜210及び導電膜212を加工して、ゲート絶縁膜211及び第1の電極213を形成する。この加工により、トランジスタ100のゲート絶縁膜111の形状と異なったゲート絶縁膜211を形成することができる。なお、絶縁膜210及び導電膜212の加工は、実施の形態1で説明したフォトリソグラフィ工程及びエッチング工程を適宜用いて行えばよい。ゲート絶縁膜211の厚さは、実施の形態1で説明した内容をもとに適宜決めればよい。次に、酸化物半導体膜140、ゲート絶縁膜211及び第1の電極213上にサイドウォール絶縁膜215a、215bとなる絶縁膜214を形成する図5B参照。絶縁膜214は、実施の形態1の下地絶縁膜102として用いることができるもので形成する。その後、絶縁膜214を加工して、サイドウォール絶縁膜215a、215bを形成する図5C参照。絶縁膜214をサイドウォール絶縁膜215a、215bに加工する方法は、実施の形態1で説明した絶縁膜114をサイドウォール絶縁膜115a、115bに加工する方法と同じとすればよい。また、サイドウォール絶縁膜215a、215bの厚さは、後に酸化物半導体膜203となる酸化物半導体膜140と接している面から、第1の電極213と接している面の最頂部までをいう。そして、後に形成される一対の第2の領域207a、207bのドーパント濃度は、サイドウォール絶縁膜215a、215bの厚さに対応することから、一対の第2の領域207a、207bのドーパント濃度が、実施の形態1で説明した値となるように、サイドウォール絶縁膜215a、215bの厚さ、さらには第1の電極213の厚さを決めればよい。また、低濃度領域である一対の第2の領域207a、207bの範囲は、サイドウォール絶縁膜215の幅ここでは、図4Bのサイドウォール絶縁膜215a、215bが酸化物半導体膜203と接している幅に対応して決まる。低濃度領域の範囲を大きくすると、それだけチャネル形成領域として機能する第1の領域205に加わる電界を緩和することができる。サイドウォール絶縁膜215の幅は、第1の電極213の厚さに対応することから、一対の第2の領域207a、207bの範囲が、所望の範囲となるように、第1の電極213の厚さを決めればよい。次に、酸化物半導体膜140にドーパント150を添加する処理を行う図5D参照。酸化物半導体膜140にドーパント150を添加する処理は、実施の形態1と同様にして行えばよく、ここでの処理によって、第1の領域205、一対の第2の領域207a、207b及び一対の第3の領域209a、209bが形成される図5E参照。なお、ここでの処理により形成される第1の領域205、一対の第2の領域207a、207b及び一対の第3の領域209a、209bは、実施の形態1で説明した第1の領域105、一対の第2の領域107a、107b及び一対の第3の領域109a、109bと同様の構成となる。さらに、トランジスタ200のように、酸化物半導体膜140の一部が露出した状態でドーパント150が添加される形態では、ドーパント150の添加方法として、イオンドーピング法又はイオンインプランテーション法以外の方法を用いることができる。例えば、添加する元素を含むガス雰囲気にてプラズマを発生させて、被添加物ここでは、酸化物半導体膜140に対して該プラズマを照射させるプラズマ処理である。該プラズマを発生させる装置としては、ドライエッチング装置やプラズマCVD装置、高密度プラズマCVD装置などを用いることができる。また、該プラズマ処理は基板201を加熱しながら行ってもよい。なお、酸化物半導体膜140にドーパント150を添加する処理は、実施の形態1と同様に複数回行うことができる。また、ドーパント150を添加した後に、加熱処理を行ってもよい。該加熱処理は、酸化物半導体膜140を形成する際に行う加熱処理と同様にして行えばよいが、一対の第2の領域207a、207b及び一対の第3の領域209a、209bが結晶化しない温度が好ましい。次に、層間絶縁膜217、開口部216a、216b、第2の電極219a及び第3の電極219bは、実施の形態1で説明した層間絶縁膜117、開口部116a、116b、第2の電極119a及び第3の電極119bと同様にして形成すればよい。以上により、トランジスタ200を作製することができる図4B参照。本実施の形態で説明したトランジスタ200は、実施の形態1と同様の効果を得ることができる。なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。実施の形態3本実施の形態では、先の実施の形態で示したトランジスタと構成が一部異なるトランジスタ300について説明する。トランジスタ300の構造及び特徴トランジスタ300は、第2の電極219a及び第3の電極219bにおいて、一対の第3の領域209a、209bと接する面がトランジスタ200と異なっている。図6Aは、トランジスタ300の平面図である。なお、図6Aにおいて、下地絶縁膜302、ゲート絶縁膜311及び層間絶縁膜317は、便宜上、図示していない。図6Aより、酸化物半導体膜303上には、第1の電極313及び第1の電極313の側面に設けられたサイドウォール絶縁膜315が設けられている。そして、第2の電極319a及び第3の電極319bは、酸化物半導体膜303の第3の領域309a、309bの下面と接している。トランジスタ300はトップゲート構造でボトムコンタクト型のトランジスタである。図6Bは、トランジスタ300におけるE-F間の断面図である。図6Bより、基板301上に下地絶縁膜302が設けられており、下地絶縁膜302上には、第1の領域305、一対の第2の領域307a、307b及び一対の第3の領域309a、309bを含む酸化物半導体膜303、並びに第2の電極319a及び第3の電極319bが設けられている。一対の第2の領域307a、307bは第1の領域305の側面に接して設けられている。一対の第3の領域309a、309bは、一対の第2の領域307a、307bの側面に接して設けられている。酸化物半導体膜303上にゲート絶縁膜311が設けられている。ゲート絶縁膜311は、第1の領域305に接している。ゲート絶縁膜311上には、第1の領域305と重畳した第1の電極313が設けられている。第1の電極313の側面には、サイドウォール絶縁膜315a、315bが接して設けられている。ゲート絶縁膜311、第1の電極313及びサイドウォール絶縁膜315a、315b上には層間絶縁膜317が設けられている。第2の電極319a及び第3の電極319bの端部は、テーパ形状であってもよいが、第1の電極313の端部は垂直な形状であることが好ましい。第1の電極313の端部を垂直な形状とし、第1の電極313上にサイドウォール絶縁膜315サイドウォール絶縁膜315a、315bとなる絶縁膜を形成し、異方性の高いエッチングを行うことで、サイドウォール絶縁膜315サイドウォール絶縁膜315a、315bを形成することができる。また、図6Aより、第2の領域307a、307bは酸化物半導体膜303がサイドウォール絶縁膜315と重畳する領域に相当する。そして、サイドウォール絶縁膜315は、第1の電極313の側面及びゲート絶縁膜311と接する領域以外の少なくとも一部は湾曲形状を有している。また、トランジスタ300において、ゲート絶縁膜311が第1の領域305に接しているため、ゲート絶縁膜311は酸化物半導体膜303の形状段差に沿って覆っていない。言い換えると、ゲート絶縁膜311には酸化物半導体膜303の段差を乗り越えている部分がない。ゲート絶縁膜311に酸化物半導体膜303の段差を乗り越えている部分がないことによって、トランジスタ300はゲート絶縁膜311を起因とするリーク電流を低減し、かつゲート絶縁膜311の耐圧を高めることができる。そのため、ゲート絶縁膜311を5nm近くまで薄膜化して用いてもトランジスタを動作させることができる。なお、ゲート絶縁膜311を薄膜化することで、短チャネル効果を抑制し、かつトランジスタの動作速度を高めることができる。さらに、トランジスタ300はゲート絶縁膜311の段差乗り越え部がないため、第1の電極313と一対の第2の領域307a、307b及び一対の第3の領域309a、309bとの間に生じる寄生容量がほとんどない。それゆえ、トランジスタ300はチャネル長を縮小した場合においても、しきい値電圧の変動を低減することができる。また、図6に示したトランジスタ300は、ゲート絶縁膜311が第1の電極313と接する領域のみに設けられている形態であるが、ゲート絶縁膜311は、実施の形態1と同様に第3の領域309a、309bさらには、第2の電極319a及び第3の電極319b上にも設けられる形態であってもよい。トランジスタ300の作製方法次に、トランジスタ300の作製方法について、図7を用いて説明する。基板301上に下地絶縁膜302を形成し、下地絶縁膜302上に第2の電極319a及び第3の電極319bとなる導電膜を形成し、該導電膜を加工し、第2の電極319a及び第3の電極319bを形成する。基板301、下地絶縁膜302は実施の形態1で説明した基板101及び下地絶縁膜102と同じ構成とすればよい。該導電膜は、実施の形態1で説明した第2の電極119a及び第3の電極119bに用いることができる導電材料で形成する。なお、該導電膜の形成方法は、実施の形態1と同様にスパッタリング法を用いればよい。また、該導電膜の加工は、実施の形態1で説明したフォトリソグラフィ工程及びエッチング工程を適宜用いて行えばよい。下地絶縁膜302、第2の電極319a及び第3の電極319b上に酸化物半導体膜340を形成する図7A参照。酸化物半導体膜340は、実施の形態1で説明した酸化物半導体膜140と同様にして形成することができる図2参照。次に、第2の電極319a、第3の電極319b及び酸化物半導体膜340上に、ゲート絶縁膜311及び第1の電極313を形成する。まず、酸化物半導体膜340上に、ゲート絶縁膜311となる絶縁膜を形成する。ゲート絶縁膜311及び第1の電極313は、実施の形態2のゲート絶縁膜211及び第1の電極213と同様に形成すればよい。次に、酸化物半導体膜340、ゲート絶縁膜311及び第1の電極313上にサイドウォール絶縁膜315a、315bとなる絶縁膜314を形成する図7B参照。絶縁膜314は、実施の形態1の下地絶縁膜102として用いることができるもので形成する。その後、絶縁膜314を加工して、サイドウォール絶縁膜315a、315bを形成する図7C参照。絶縁膜314をサイドウォール絶縁膜315a、315bに加工する方法は、実施の形態1で説明した絶縁膜114をサイドウォール絶縁膜115a、115bに加工する方法と同じとすればよい。また、サイドウォール絶縁膜315a、315bの厚さは、後に酸化物半導体膜303となる酸化物半導体膜340と接している面から、第1の電極313と接している面の最頂部までをいう。そして、後に形成される一対の第2の領域307a、307bのドーパント濃度は、サイドウォール絶縁膜315a、315bの厚さに対応することから、一対の第2の領域307a、307bのドーパント濃度が、実施の形態1で説明した値となるように、サイドウォール絶縁膜315a、315bの厚さ、さらには第1の電極313の厚さを決めればよい。また、低濃度領域である一対の第2の領域307a、307bの範囲は、サイドウォール絶縁膜315の幅ここでは、図6Bのサイドウォール絶縁膜315a、315bが酸化物半導体膜340と接している幅に対応して決まる。低濃度領域の範囲を大きくすると、それだけチャネル形成領域として機能する第1の領域305に加わる電界を緩和することができる。サイドウォール絶縁膜315の幅は、第1の電極313の厚さに対応することから、一対の第2の領域307a、307bの範囲が、所望の範囲となるように、第1の電極313の厚さを決めればよい。次に、酸化物半導体膜340にドーパント150を添加する処理を行う図7D参照。酸化物半導体膜340にドーパント150を添加する処理は、実施の形態1と同様にして行えばよく、ここでの処理によって、第1の領域305、一対の第2の領域307a、307b及び一対の第3の領域309a、309bが形成される図7E参照。なお、ここでの処理により形成される第1の領域305、一対の第2の領域307a、307b及び一対の第3の領域309a、309bは、実施の形態1で説明した第1の領域105、一対の第2の領域107a、107b及び一対の第3の領域109a、109bと同様の構成である。さらに、トランジスタ300は、トランジスタ200と同様に、酸化物半導体膜340の一部が露出した状態でドーパント150が添加される形態である。よって、ドーパント150の添加方法として、実施の形態2と同様にプラズマ処理を用いることができる。なお、該プラズマ処理は実施の形態2で説明したプラズマ処理と同様である。なお、酸化物半導体膜340にドーパント150を添加する処理は、実施の形態1と同様に複数回行うことができる。また、ゲート絶縁膜311が、実施の形態1と同様に第3の領域309a、309bさらには、第2の電極319a及び第3の電極319b上にも設けられる形態の場合であっても、酸化物半導体膜340にドーパント150を添加する処理を行うことができる。その際、ドーパント150はゲート絶縁膜311及びサイドウォール絶縁膜315a、315bを通過して、酸化物半導体膜340に添加される。また、ドーパント150を添加した後に、加熱処理を行ってもよい。該加熱処理は、酸化物半導体膜340を形成する際に行う加熱処理と同様にして行えばよいが、一対の第2の領域307a、307b及び一対の第3の領域309a、309bが結晶化しない温度が好ましい。次に、第1の電極313、第2の電極319a、第3の電極319b、及びサイドウォール絶縁膜315a、315b上に、層間絶縁膜317を実施の形態1で説明した層間絶縁膜117と同様にして形成する。以上により、トランジスタ300を作製することができる図6B参照。本実施の形態で説明したトランジスタ300は、実施の形態1と同様の効果を得ることができる。なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。実施の形態4本実施の形態では、実施の形態1乃至実施の形態3に示したトランジスタにおいて、酸化物半導体膜に含まれる第1の領域、一対の第2の領域及び一対の第3の領域がトランジスタに与える電気特性の影響を、バンド図を用いて説明する。なお、図6に示すトランジスタ300を例にして説明する。図8A及び図8Bは、トランジスタ300図6Bを参照のG-H間の断面におけるエネルギーバンド図模式図を示す。なお、図8Bはソース領域とドレイン領域の間の電圧を等電位VD=0Vとした場合を示している。トランジスタ300は、第1の領域305OS1とする、一対の第2の領域307a、307bOS2とする及び一対の第3の領域309a、309bOS3とするを含む酸化物半導体膜303、並びに、第2の電極319a及び第3の電極319bmetalとするを有するトランジスタである。トランジスタ300のチャネル形成領域は、OS1により形成されており、OS1は、膜中から水分水素を含むなどの不純物をできるだけ除去、脱離させて高純度化することにより真性I型とした酸化物半導体、又は限りなく真性に近づけた酸化物半導体により形成されている。そうすることにより、フェルミ準位Efは真性フェルミ準位Eiと同じレベルにすることができる。また、トランジスタ300の低濃度領域は、OS2により形成されており、ソース領域及びドレイン領域は、OS3により形成されている。OS2及びOS3は、OS1と同様に、膜中から水分水素を含むなどの不純物をできるだけ除去、脱離させて高純度化することにより真性I型としたもの、又は限りなく真性に近づけた酸化物半導体とし、その後、窒素、リン、又は砒素などの15族元素のいずれかから選択された一以上のドーパントを添加することによって形成されている。それにより、OS2及びOS3は、OS1と比べてキャリア密度が高くなり、フェルミ準位の位置が伝導帯の近くになる。図8Aは、真空準位Evacとする、第1の領域305OS1とする、一対の第2の領域307a、307bOS2とする、一対の第3の領域309a、309bOS3とする、第2の電極319a及び第3の電極319bmetalとするのバンド構造の関係である。ここで、IPはイオン化ポテンシャル、Eaは電子親和力、Egはバンドギャップ、Wfは仕事関数を示す。また、Ecは伝導帯の下端、Evは価電子帯の上端、Efはフェルミ準位を示す。なお、各符号の末尾に示す記号は、1がOS1を、2がOS2を、3がOS3を、mがmetalであることをそれぞれ示す。ここではmetalとしてWf_mが4.1eVチタンなどを想定している。OS1は高純度化された酸化物半導体であり、極めてキャリア密度が低いためEf_1はEc及びEvの概ね中央にあるとする。また、OS2及びOS3はドーパントが添加されたキャリア密度の高い酸化物半導体であり、Ec_2とEf_2が、Ec_3とEf_3が概ね一致する。OS1に示す酸化物半導体は、バンドギャップEgが3.15eV、電子親和力Eaは4.3eVと言われている。OS2及びOS3に示す酸化物半導体は、ドーパントの添加量によって、バンドギャップEgが3.15よりも小さくすることができる。またその際、イオン化ポテンシャルはほとんど変化が無いため、結果として電子親和力及び仕事関数が大きくなる。図8A及び図8Bにおいては、OS2及びOS3ともにOS1よりもEgが小さくなった場合について示す。また、OS3はOS2よりドーパントの添加量が多いことから、OS3のEgはOS2のEgよりも小さい。つまり、OS1、OS2及びOS3のEgの大小関係は、大きい順にOS1、OS2、OS3となるつまり、Eg_1>Eg_2>Eg_3。図8Bに示すように、チャネル形成領域であるOS1と低濃度領域であるOS2が接触すると、OS1及びOS2のフェルミ準位が一致するようにキャリアの移動が起こり、OS1のバンド端が曲がる。さらに、低濃度領域であるOS2とソース領域及びドレイン領域であるOS3が接触する場合も、OS2及びOS3のフェルミ準位が一致するようにキャリアの移動が起こり、OS2のバンド端が曲がる。さらに、ソース領域及びドレイン領域であるOS3とmetalが接触した場合も、OS3及びmetalのフェルミ準位が一致するようにキャリアの移動が起こり、OS3のバンド端が曲がる。このように、チャネルとなるOS1と第2の電極319a及び第3の電極319bとなるmetalとの間に、キャリア密度が高く、且つ該キャリア密度に差を有する酸化物半導体であるOS2及びOS3が形成されることにより、酸化物半導体膜303と金属とのコンタクトをオーミックにすることができ、またコンタクト抵抗を低減させることができる。その結果として、トランジスタ300のオン電流を増加させることができる。また、OS1のバンド端の曲がりを小さくすることができるため、トランジスタ300の短チャネル効果を低減できる。実施の形態5本実施の形態では、先の実施の形態で示したトランジスタと異なるトランジスタの例について図9を用いて説明する。図9Aはトランジスタ400の断面図であり、図9Bは図9Aの点線部を拡大した図である。トランジスタ400の構造は以下の通りである。基板401上に下地絶縁膜402が設けられている。下地絶縁膜402上には第1の領域405、一対の第2の領域407a、407b、一対の第3の領域409a、409b及び一対の第4の領域410a、410bを含む酸化物半導体膜403が設けられている。一対の第4の領域410a、410b上に第2の電極419a及び第3の電極419bが設けられている。第1の領域405、一対の第2の領域407a、407b、一対の第3の領域409a、409b、一対の第4の領域410a、410b、第2の電極419a及び第3の電極419b上にゲート絶縁膜411が設けられている。第1の電極413が第1の領域405と重畳してゲート絶縁膜411上に設けられている。トランジスタ400はトップゲート構造でトップコンタクト型のトランジスタであり、トランジスタ100、トランジスタ200及びトランジスタ300とは異なり、一対の第4の領域410a、410bが設けられている。基板401、下地絶縁膜402、第1の領域405、ゲート絶縁膜411、第1の電極413、第2の電極419a及び第3の電極419bは、実施の形態1で説明した基板101、下地絶縁膜102、第1の領域105、ゲート絶縁膜111、第1の電極113、第2の電極119a及び第3の電極119bと同様にして形成することができる。チャネル形成領域である第1の領域405は実施の形態1で説明したCAAC酸化物半導体領域であり、一対の第4の領域410a、410bも実施の形態1で説明したCAAC酸化物半導体領域である。一対の第2の領域407a、407b及び一対の第3の領域409a、409bは、ドーパントが含まれた非晶質領域であり、該ドーパントは実施の形態1で説明したものと同様である。また、一対の第2の領域407a、407bのドーパント濃度と、一対の第3の領域409a、409bのドーパント濃度は異なっている。一対の第2の領域407a、407b及び一対の第3の領域409a、409bのドーパント濃度の範囲は、実施の形態1で説明したドーパント濃度の範囲である。トランジスタ400は、実施の形態1で説明した酸化物半導体膜140を形成後に、第1の電極413、第2の電極419a及び第3の電極419bを利用して、ドーパント濃度の異なる領域第1の領域405、一対の第2の領域407a、407b及び一対の第3の領域409a、409b、一対の第4の領域410a、410bを形成することができる。一対の第3の領域409a、409bは、第2の電極419a及び第3の電極419bがテーパ形状としているために形成される。また、第2の電極419a及び第3の電極419bの厚さを薄くすることで、一対の第3の領域409a、409bの範囲を拡大することができる。なお、トランジスタ100、トランジスタ200及びトランジスタ300は、それぞれのトランジスタに設けられた第1の電極及びサイドウォール絶縁膜を利用して、ドーパント濃度の異なる領域それぞれのトランジスタにおける第1の領域、一対の第2の領域及び一対の第3の領域を形成したトランジスタである。以上より、トランジスタ400は、チャネル形成領域である第1の領域405を介して、ドーパント濃度が異なる一対の第2の領域407a、407b及び一対の第3の領域409a、409bが設けられており、チャネル形成領域である第1の領域405に加わる電界を緩和することができるため、短チャネル効果を抑制できる。また、トランジスタ400の他に、上記実施の形態で示したトランジスタと異なるトランジスタの例としてトランジスタ500を説明する。図9Cはトランジスタ500の断面図であり、図9Dは図9Cの点線部を拡大した図である。トランジスタ500の構造は以下の通りである。基板401上に下地絶縁膜402が設けられている。下地絶縁膜402上には、第1の電極413及び第1の電極413を覆っているゲート絶縁膜411が設けられている。ゲート絶縁膜411上には、第1の領域405、一対の第2の領域407a、407b、一対の第3の領域409a、409b及び一対の第4の領域410a、410bを含む酸化物半導体膜403が設けられている。一対の第4の領域410a、410b上に第2の電極419a及び第3の電極419bが設けられている。第1の領域405上には絶縁膜420が設けられている。トランジスタ500はボトムゲート構造でトップコンタクト型のトランジスタであり、トランジスタ100、トランジスタ200及びトランジスタ300とは異なり、一対の第4の領域410a、410bが設けられている。基板401、下地絶縁膜402、第1の領域405、ゲート絶縁膜411、第1の電極413、第2の電極419a及び第3の電極419bは、実施の形態1で説明した基板101、下地絶縁膜102、第1の領域105、ゲート絶縁膜111、第1の電極113、第2の電極119a及び第3の電極119bと同様にして形成することができる。なお、トランジスタ500はボトムゲート構造であることから、第1の電極413は、第2の電極419a及び第3の電極419b同様にテーパ形状であることが好ましい。第1の電極413をテーパ形状とすることで、ゲート絶縁膜411の被覆性を向上させることができる。チャネル形成領域である第1の領域405は実施の形態1で説明したCAAC酸化物半導体領域であり、一対の第4の領域410a、410bも実施の形態1で説明したCAAC酸化物半導体領域である。一対の第2の領域407a、407b及び一対の第3の領域409a、409bは、ドーパントが含まれた非晶質領域であり、該ドーパントは実施の形態1で説明したものと同様である。また、一対の第2の領域407a、407bのドーパント濃度と、一対の第3の領域409a、409bのドーパント濃度は異なっている。一対の第2の領域407a、407b及び一対の第3の領域409a、409bのドーパント濃度の範囲は、実施の形態1で説明したドーパント濃度の範囲である。トランジスタ500は、ゲート絶縁膜411上に実施の形態1で説明した酸化物半導体膜140を形成した後に、第2の電極419a、第3の電極419b及び絶縁膜420を利用して、ドーパント濃度の異なる領域第1の領域405、一対の第2の領域407a、407b及び一対の第3の領域409a、409b、一対の第4の領域410a、410bを形成することができる。絶縁膜420は、第1の領域405にドーパントが添加されないように厚く形成することが必要である。また、一対の第3の領域409a、409bは、第2の電極419a及び第3の電極419bがテーパ形状としているために形成される。また、第2の電極419a及び第3の電極419bの厚さを薄くすることで、一対の第3の領域409a、409bの範囲を拡大することができる。なお、トランジスタ100、トランジスタ200及びトランジスタ300は、それぞれのトランジスタに設けられた第1の電極及びサイドウォール絶縁膜を利用して、ドーパント濃度の異なる領域それぞれのトランジスタにおける第1の領域、一対の第2の領域及び一対の第3の領域を形成したトランジスタである。以上より、トランジスタ500は、チャネル形成領域である第1の領域405を介して、ドーパント濃度が異なる一対の第2の領域407a、407b及び一対の第3の領域409a、409bが設けられており、チャネル形成領域である第1の領域405に加わる電界を緩和することができるため、短チャネル効果を抑制できる。実施の形態6本実施の形態では、図10を用いて、ドーパントを添加した酸化物半導体を用いた抵抗素子について説明する。図10Aは、抵抗素子600を示している。以下に、抵抗素子600の構成を記載する。基板601上に下地絶縁膜602が設けられている。下地絶縁膜602上にドーパントを添加された酸化物半導体膜603が設けられている。酸化物半導体膜603上に導電膜604a、604bが設けられている。つまり、抵抗素子600は酸化物半導体膜603を抵抗とする。ドーパントが添加された酸化物半導体膜603は、例えば、実施の形態2で示した酸化物半導体膜140図5A及びBを参照。上にゲート絶縁膜211及び第1の電極213が形成されないようにした後にドーパントを添加することで形成することができる。また、導電膜604a、604bは、先の実施の形態で説明した第1の電極に用いることができる導電材料により形成することができる。図10Bは、抵抗素子610を示している。以下に、抵抗素子610の構成を記載する。基板601上に下地絶縁膜602が設けられている。下地絶縁膜602上にドーパントを添加された酸化物半導体膜603が設けられている。酸化物半導体膜603上に絶縁膜606が設けられている。絶縁膜606及び酸化物半導体膜603の一部に接して導電膜604a、604bが設けられている。抵抗素子610においても酸化物半導体膜603を抵抗とする。ドーパントが添加された酸化物半導体膜603は、例えば、実施の形態2で示した酸化物半導体膜140図5A及びBを参照。上にゲート絶縁膜211及び第1の電極213が形成されないようにした後にドーパントを添加することで形成することができる。絶縁膜606は、先の実施の形態で説明した下地絶縁膜、ゲート絶縁膜、層間絶縁膜を適宜用いればよい。また、導電膜604a、604bは、先の実施の形態で説明した第1の電極に用いることができる導電材料により形成することができる。以上より、抵抗素子610は、抵抗として機能する導電膜604a、604bと接する酸化物半導体膜603の電流経路を一定にすることができ、より精度の高い抵抗値を有する抵抗素子である。実施の形態7図11Aに半導体装置を構成する記憶素子以下、メモリセルとも記すの回路図の一例を示す。メモリセルは、酸化物半導体以外の材料をチャネル形成領域に用いたトランジスタ1160と酸化物半導体をチャネル形成領域に用いたトランジスタ1162によって構成される。酸化物半導体をチャネル形成領域に用いたトランジスタ1162は、先の実施の形態に従って作製することができる。図11Aに示すように、トランジスタ1160のゲート電極と、トランジスタ1162のソース電極又はドレイン電極の一方とは、電気的に接続されている。また、第1の配線1stLine:ソース線ともよぶとトランジスタ1160のソース電極とは、電気的に接続され、第2の配線2ndLine:ビット線ともよぶとトランジスタ1160のドレイン電極とは、電気的に接続されている。そして、第3の配線3rdLine:第1信号線ともよぶとトランジスタ1162のソース電極又はドレイン電極の他方とは、電気的に接続され、第4の配線4thLine:第2信号線ともよぶと、トランジスタ1162のゲート電極とは、電気的に接続されている。酸化物半導体以外の材料、例えば単結晶シリコンをチャネル形成領域に用いたトランジスタ1160は十分な高速動作が可能なため、トランジスタ1160を用いることにより、記憶内容の読み出しなどを高速に行うことが可能である。また、酸化物半導体をチャネル形成領域に用いたトランジスタ1162は、トランジスタ1160に比べてオフ電流が小さいという特徴を有している。このため、トランジスタ1162をオフ状態とすることで、トランジスタ1160のゲート電極の電位を極めて長時間にわたって保持することが可能である。トランジスタ1160のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。はじめに、情報の書き込み及び保持について説明する。まず、第4の配線の電位を、トランジスタ1162がオン状態となる電位として、トランジスタ1162をオン状態とする。これにより、第3の配線の電位が、トランジスタ1160のゲート電極に与えられる書き込み。その後、第4の配線の電位を、トランジスタ1162がオフ状態となる電位として、トランジスタ1162をオフ状態とすることにより、トランジスタ1160のゲート電極の電位が保持される保持。トランジスタ1162のオフ電流はトランジスタ1160に比べて小さいから、トランジスタ1160のゲート電極の電位は長時間にわたって保持される。例えば、トランジスタ1160のゲート電極の電位がトランジスタ1160をオン状態とする電位であれば、トランジスタ1160のオン状態が長時間にわたって保持されることになる。また、トランジスタ1160のゲート電極の電位がトランジスタ1160をオフ状態とする電位であれば、トランジスタ1160のオフ状態が長時間にわたって保持される。次に、情報の読み出しについて説明する。上述のように、トランジスタ1160のオン状態又はオフ状態が保持された状態において、第1の配線に所定の電位低電位が与えられると、トランジスタ1160のオン状態又はオフ状態に応じて、第2の配線の電位は異なる値をとる。例えば、トランジスタ1160がオン状態の場合には、第1の配線の電位に対して、第2の配線の電位が低下することになる。また、トランジスタ1160がオフ状態の場合には、第2の配線の電位は変化しない。このように、情報が保持された状態において、第2の配線の電位と、所定の電位とを比較することで、情報を読み出すことができる。次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込み及び保持と同様に行われる。つまり、第4の配線の電位を、トランジスタ1162がオン状態となる電位として、トランジスタ1162をオン状態とする。これにより、第3の配線の電位新たな情報に係る電位が、トランジスタ1160のゲート電極に与えられる。その後、第4の配線の電位を、トランジスタ1162がオフ状態となる電位として、トランジスタ1162をオフ状態とすることにより、新たな情報が保持された状態となる。このように、開示する発明に係るメモリセルは、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、メモリセルを有する半導体装置の高速動作が実現される。また、図11Aのメモリセルを発展させたメモリセルの回路図の一例を図11Bに示す。図11Bに示すメモリセル1100は、第1の配線SLソース線と、第2の配線BLビット線と、第3の配線S1第1信号線と、第4の配線S2第2信号線と、第5の配線WLワード線と、トランジスタ1164第1のトランジスタと、トランジスタ1161第2のトランジスタと、トランジスタ1163第3のトランジスタと、から構成されている。トランジスタ1164及びトランジスタ1163は、酸化物半導体以外の材料をチャネル形成領域に用いており、トランジスタ1161は酸化物半導体をチャネル形成領域に用いている。ここで、トランジスタ1164のゲート電極と、トランジスタ1161のソース電極又はドレイン電極の一方とは、電気的に接続されている。また、第1の配線SLと、トランジスタ1164のソース電極とは、電気的に接続され、トランジスタ1164のドレイン電極と、トランジスタ1163のソース電極とは、電気的に接続されている。そして、第2の配線BLと、トランジスタ1163のドレイン電極とは、電気的に接続され、第3の配線S1と、トランジスタ1161のソース電極又はドレイン電極の他方とは、電気的に接続され、第4の配線S2と、トランジスタ1161のゲート電極とは、電気的に接続され、第5の配線WLと、トランジスタ1163のゲート電極とは電気的に接続されている。次に、回路の動作について具体的に説明する。メモリセル1100への書込みを行う場合は、第1の配線SLを0V、第5の配線WLを0V、第2の配線BLを0V、第4の配線S2を2Vとする。データ1を書き込む場合には第3の配線S1を2V、データ0を書き込む場合には第3の配線S1を0Vとする。このとき、トランジスタ1163はオフ状態、トランジスタ1161はオン状態となる。なお、書き込み終了にあたっては、第3の配線S1の電位が変化する前に、第4の配線S2を0Vとして、トランジスタ1161をオフ状態にする。その結果、データ1書込み後にはトランジスタ1164のゲート電極に接続されるノード以下、ノードAの電位が約2V、データ0書込み後にはノードAの電位が約0Vとなる。ノードAには、第3の配線S1の電位に応じた電荷が蓄積されるが、トランジスタ1161のオフ電流は、単結晶シリコンをチャネル形成領域に用いたトランジスタと比べて小さく、トランジスタ1164のゲート電極の電位は長時間にわたって保持される。次に、メモリセルの読み出しを行う場合は、第1の配線SLを0V、第5の配線WLを2V、第4の配線S2を0V、第3の配線S1を0Vとし、第2の配線BLに接続されている読み出し回路を動作状態とする。このとき、トランジスタ1163はオン状態、トランジスタ1161はオフ状態となる。データ0、つまりノードAが約0Vの状態であればトランジスタ1164はオフ状態であるから、第2の配線BLと第1の配線SL間の抵抗は高い状態となる。一方、データ1、つまりノードAが約2Vの状態であればトランジスタ1164がオン状態であるから、第2の配線BLと第1の配線SL間の抵抗は低い状態となる。読み出し回路は、メモリセルの抵抗状態の違いから、データ0,1を読み出すことができる。なお、書込み時の第2の配線BLは0Vとしたが、フローティング状態や0V以上の電位に充電されていても構わない。読み出し時の第3の配線S1は0Vとしたが、フローティング状態や0V以上の電位に充電されていても構わない。なお、データ1とデータ0は便宜上の定義であって、逆であっても構わない。また、上述した動作電圧は一例である。動作電圧は、データ0の場合にトランジスタ1164がオフ状態となり、データ1の場合にトランジスタ1164がオン状態となるように、また、書込み時にトランジスタ1161がオン状態、書込み時以外ではオフ状態となるように、また、読み出し時にトランジスタ1163がオン状態となるように選べばよい。特に2Vの代わりに、周辺の論理回路の電源電位VDDを用いてもよい。本実施の形態では理解の簡単のため、最小記憶単位1ビットのメモリセルについて説明したが、メモリセルの構成はこれに限られるものではない。複数のメモリセルを適当に接続して、より高度な半導体装置を構成することもできる。例えば、上記メモリセルを複数用いて、NAND型やNOR型の半導体装置を構成することが可能である。配線の構成も図11Aや図11Bに限定されず、適宜変更することができる。図12に、m×nビットの記憶容量を有する本発明の一態様に係る半導体装置のブロック回路図を示す。図12に示す半導体装置は、m本の第5の配線WL1~WLm及び第4の配線S21~S2mと、n本の第2の配線BL1~BLn及び第3の配線S11~S1nと、複数のメモリセル11001、1~1100m、nが縦m個行×横n個列m、nは自然数のマトリクス状に配置されたメモリセルアレイ1110と、第2の配線及び第3の配線駆動回路1111や、第4の配線及び第5の配線駆動回路1113や、読み出し回路1112といった周辺回路によって構成されている。他の周辺回路として、リフレッシュ回路等が設けられてもよい。各メモリセルの代表として、メモリセル1100i、jを考える。ここで、メモリセル1100i、jiは1以上m以下の整数、jは1以上n以下の整数は、第2の配線BLj、第3の配線S1j、第5の配線WLi及び第4の配線S2i、及び第1の配線にそれぞれ接続されている。第1の配線には第1の配線電位Vsが与えられている。また、第2の配線BL1~BLn及び第3の配線S11~S1nは、第2の配線及び第3の配線駆動回路1111、並びに読み出し回路1112に接続されている。また、第5の配線WL1~WLm及び第4の配線S21~S2mは、第4の配線及び第5の配線駆動回路1113に接続されている。図12に示した半導体装置の動作について説明する。本構成では、行ごとの書込み及び読み出しを行う。第i行のメモリセル1100i、1~1100i、nに書込みを行う場合は、第1の配線電位Vsを0V、第5の配線WLiを0V、第2の配線BL1~BLnを0V、第4の配線S2iを2Vとする。このときトランジスタ1161は、オン状態となる。第3の配線S11~S1nは、データ1を書き込む列は2V、データ0を書き込む列は0Vとする。なお、書き込み終了にあたっては、第3の配線S11~S1nの電位が変化する前に、第4の配線S2iを0Vとして、トランジスタ1161をオフ状態にする。また、非選択の第5の配線WLは0V、非選択の第4の配線S2は0Vとする。その結果、データ1の書込みを行ったメモリセルのトランジスタ1164のゲート電極に接続されるノード以下、ノードAの電位は約2V、データ0の書込みを行ったメモリセルのノードAの電位は約0Vとなる図11B及び図12参照。また、非選択メモリセルのノードAの電位は変わらない。第i行のメモリセル1100i、1~1100i、nの読み出しを行う場合は、第1の配線電位Vsを0V、第5の配線WLiを2V、第4の配線S2iを0V、第3の配線S11~S1nを0Vとし、第2の配線BL1~BLnに接続されている読み出し回路を動作状態とする。読み出し回路では、例えば、メモリセルの抵抗状態の違いから、データ0,1を読み出すことができる。なお、非選択の第5の配線WLは0V、非選択の第4の配線S2は0Vとする。なお、書込み時の第2の配線BLは0Vとしたが、フローティング状態や0V以上の電位に充電されていても構わない。読み出し時の第3の配線S1は0Vとしたが、フローティング状態や0V以上の電位に充電されていても構わない。なお、データ1とデータ0は便宜上の定義であって、逆であっても構わない。また、上述した動作電圧は一例である。動作電圧は、データ0の場合にトランジスタ1164がオフ状態となり、データ1の場合にトランジスタ1164がオン状態となるように、また、書込み時にトランジスタ1161がオン状態、書込み時以外ではオフ状態となるように、また、読み出し時にトランジスタ1163がオン状態となるように選べばよい。特に2Vの代わりに、周辺の論理回路の電源電位VDDを用いてもよい。実施の形態8本実施の形態では、容量素子を有するメモリセルの回路図の一例を示す。図13Aに示すメモリセル1170は、第1の配線SL、第2の配線BL、第3の配線S1、第4の配線S2と、第5の配線WLと、トランジスタ1171第1のトランジスタと、トランジスタ1172第2のトランジスタと、容量素子1173とから構成されている。トランジスタ1171は、酸化物半導体以外の材料をチャネル形成領域に用いており、トランジスタ1172はチャネル形成領域に酸化物半導体を用いている。ここで、トランジスタ1171のゲート電極と、トランジスタ1172のソース電極又はドレイン電極の一方と、容量素子1173の一方の電極とは、電気的に接続されている。また、第1の配線SLと、トランジスタ1171のソース電極とは、電気的に接続され、第2の配線BLと、トランジスタ1171のドレイン電極とは、電気的に接続され、第3の配線S1と、トランジスタ1172のソース電極又はドレイン電極の他方とは、電気的に接続され、第4の配線S2と、トランジスタ1172のゲート電極とは、電気的に接続され、第5の配線WLと、容量素子1173の他方の電極とは、電気的に接続されている。次に、回路の動作について具体的に説明する。メモリセル1170への書込みを行う場合は、第1の配線SLを0V、第5の配線WLを0V、第2の配線BLを0V、第4の配線S2を2Vとする。データ1を書き込む場合には第3の配線S1を2V、データ0を書き込む場合には第3の配線S1を0Vとする。このとき、トランジスタ1172はオン状態となる。なお、書き込み終了にあたっては、第3の配線S1の電位が変化する前に、第4の配線S2を0Vとして、トランジスタ1172をオフ状態にする。その結果、データ1の書込み後にはトランジスタ1171のゲート電極に接続されるノード以下、ノードAの電位が約2V、データ0の書込み後にはノードAの電位が約0Vとなる。メモリセル1170の読み出しを行う場合は、第1の配線SLを0V、第5の配線WLを2V、第4の配線S2を0V、第3の配線S1を0Vとし、第2の配線BLに接続されている読み出し回路を動作状態とする。このとき、トランジスタ1172は、オフ状態となる。第5の配線WLを2Vとした場合のトランジスタ1171の状態について説明する。トランジスタ1171の状態を決めるノードAの電位は、第5の配線WL-ノードA間の容量C1と、トランジスタ1171のゲート電極-ソース電極及びドレイン電極間の容量C2に依存する。なお、読み出し時の第3の配線S1は0Vとしたが、フローティング状態や0V以上の電位に充電されていても構わない。データ1とデータ0は便宜上の定義であって、逆であっても構わない。書き込み時の第3の配線S1の電位は、書込み後にトランジスタ1172がオフ状態となり、また、第5の配線WLの電位が0Vの場合にトランジスタ1171がオフ状態である範囲で、データ0、1の電位をそれぞれ選べばよい。読み出し時の第5の配線WLの電位は、データ0の場合にトランジスタ1171がオフ状態となり、データ1の場合にトランジスタ1171がオン状態となるように選べばよい。また、トランジスタ1171のしきい値電圧も、一例である。上述したトランジスタ1171の状態を変えない範囲であれば、どのようなしきい値でも構わない。また、第1のゲート電極、及び第2のゲート電極を有する選択トランジスタと、容量素子を有するメモリセルを用いるNOR型の半導体記憶装置の例について図13Bを用いて説明する。図13Bに示す本発明の一態様に係る半導体装置は、I行Iは2以上の自然数J列Jは自然数にマトリクス状に配列された複数のメモリセルを備えたメモリセルアレイを具備する。図13Bに示すメモリセルアレイは、i行iは3以上の自然数j列jは3以上の自然数にマトリクス状に配列された複数のメモリセル1180と、i本のワード線WLワード線WL_1乃至ワード線WL_iと、i本の容量線CL容量線CL_1乃至容量線CL_iと、i本のゲート線BGLゲート線BGL_1乃至ゲート線BGL_iと、j本のビット線BLビット線BL_1乃至ビット線BL_jと、ソース線SLと、を具備する。さらに、複数のメモリセル1180のそれぞれメモリセル1180M,Nただし、Nは1以上j以下の自然数、Mは1以上i以下の自然数ともいうは、トランジスタ1181M,Nと、容量素子1183M,Nと、トランジスタ1182M,Nと、を備える。なお、半導体記憶装置において、容量素子は、第1の容量電極、第2の容量電極、並びに第1の容量電極及び第2の容量電極に重畳する誘電体層により構成される。容量素子は、第1の容量電極及び第2の容量電極の間に印加される電圧に応じて電荷が蓄積される。トランジスタ1181M,Nは、Nチャネル型トランジスタであり、ソース電極、ドレイン電極、第1のゲート電極、及び第2のゲート電極を有する。なお、本実施の形態の半導体記憶装置において、必ずしもトランジスタ1181をNチャネル型トランジスタにしなくてもよい。トランジスタ1181M,Nのソース電極及びドレイン電極の一方は、ビット線BL_Nに接続され、トランジスタ1181M,Nの第1のゲート電極は、ワード線WL_Mに接続され、トランジスタ1181M,Nの第2のゲート電極は、ゲート線BGL_Mに接続される。トランジスタ1181M,Nのソース電極及びドレイン電極の一方がビット線BL_Nに接続される構成にすることにより、メモリセル毎に選択的にデータを読み出すことができる。トランジスタ1181M,Nは、メモリセル1180M,Nにおいて選択トランジスタとしての機能を有する。トランジスタ1181M,Nとしては、酸化物半導体をチャネル形成領域に用いたトランジスタを用いることができる。トランジスタ1182M,Nは、Pチャネル型トランジスタである。なお、本実施の形態の半導体記憶装置において、必ずしもトランジスタ1182をPチャネル型トランジスタにしなくてもよい。トランジスタ1182M,Nのソース電極及びドレイン電極の一方は、ソース線SLに接続され、トランジスタ1182M,Nのソース電極及びドレイン電極の他方は、ビット線BL_Nに接続され、トランジスタ1182M,Nのゲート電極は、トランジスタ1181M,Nのソース電極及びドレイン電極の他方に接続される。トランジスタ1182M,Nは、メモリセル1180M,Nにおいて、出力トランジスタとしての機能を有する。トランジスタ1182M,Nとしては、例えば単結晶シリコンをチャネル形成領域に用いるトランジスタを用いることができる。容量素子1183M,Nの第1の容量電極は、容量線CL_Mに接続され、容量素子1183M,Nの第2の容量電極は、トランジスタ1181M,Nのソース電極及びドレイン電極の他方に接続される。なお、容量素子1183M,Nは、保持容量としての機能を有する。ワード線WL_1乃至ワード線WL_iのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。ビット線BL_1乃至ビット線BL_jのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。容量線CL_1乃至容量線CL_iのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。ゲート線BGL_1乃至ゲート線BGL_iのそれぞれの電圧は、例えばゲート線駆動回路を用いて制御される。ゲート線駆動回路は、例えばダイオード及び第1の容量電極がダイオードのアノード及びゲート線BGLに電気的に接続される容量素子を備える回路により構成される。トランジスタ1181の第2のゲート電極の電圧を調整することにより、トランジスタ1181の閾値電圧を調整することができる。従って、選択トランジスタとして機能するトランジスタ1181の閾値電圧を調整し、オフ状態におけるトランジスタ1181のソース電極及びドレイン電極の間に流れる電流を極力小さくすることができる。よって、記憶回路におけるデータの保持期間を長くすることができる。また、データの書き込み及び読み出しに必要な電圧を従来の半導体装置より低くすることができるため、消費電力を低減することができる。実施の形態9本実施の形態では、先の実施の形態に示すトランジスタを用いた半導体装置の例について、図14を参照して説明する。図14Aには、いわゆるDRAMDynamicRandomAccessMemoryに相当する構成の半導体装置の一例を示す。図14Aに示すメモリセルアレイ1120は、複数のメモリセル1130がマトリクス状に配列された構成を有している。また、メモリセルアレイ1120は、m本の第1の配線、及びn本の第2の配線を有する。なお、本実施の形態においては、第1の配線をビット線BLとよび、第2の配線をワード線WLとよぶ。メモリセル1130は、トランジスタ1131と、容量素子1132と、から構成されている。トランジスタ1131のゲート電極は、第1の配線ワード線WLと接続されている。また、トランジスタ1131のソース電極又はドレイン電極の一方は、第2の配線ビット線BLと接続されており、トランジスタ1131のソース電極又はドレイン電極の他方は、容量素子の電極の一方と接続されている。また、容量素子の電極の他方は容量線CLと接続され、一定の電位が与えられている。トランジスタ1131には、先の実施の形態に示すトランジスタが適用される。先の実施の形態において示した酸化物半導体をチャネル形成領域に用いるトランジスタは、単結晶シリコンをチャネル形成領域に用いたトランジスタに比べてオフ電流が小さいという特徴を有する。このため、いわゆるDRAMとして認識されている図14Aに示す半導体装置に当該トランジスタを適用する場合、実質的な不揮発性メモリを得ることが可能である。図14Bには、いわゆるSRAMStaticRandomAccessMemoryに相当する構成の半導体装置の一例を示す。図14Bに示すメモリセルアレイ1140は、複数のメモリセル1150がマトリクス状に配列された構成とすることができる。また、メモリセルアレイ1140は、第1の配線ワード線WL、第2の配線ビット線BL及び第3の配線反転ビット線/BLをそれぞれ複数本有する。メモリセル1150は、第1のトランジスタ1151、第2のトランジスタ1152、第3のトランジスタ1153、第4のトランジスタ1154、第5のトランジスタ1155、及び第6のトランジスタ1156を有している。第1のトランジスタ1151と第2のトランジスタ1152は、選択トランジスタとして機能する。また、第3のトランジスタ1153と第4のトランジスタ1154のうち、一方はnチャネル型トランジスタここでは、第4のトランジスタ1154であり、他方はpチャネル型トランジスタここでは、第3のトランジスタ1153である。つまり、第3のトランジスタ1153と第4のトランジスタ1154によってCMOS回路が構成されている。同様に、第5のトランジスタ1155と第6のトランジスタ1156によってCMOS回路が構成されている。第1のトランジスタ1151、第2のトランジスタ1152、第4のトランジスタ1154、第6のトランジスタ1156は、nチャネル型のトランジスタであり、先の実施の形態において示したトランジスタを適用することができる。第3のトランジスタ1153と第5のトランジスタ1155は、pチャネル型のトランジスタであり、酸化物半導体以外の材料例えば、単結晶シリコンなどをチャネル形成領域に用いる。本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態10酸化物半導体をチャネル形成領域に用いたトランジスタを少なくとも一部に用いてCPUCentralProcessingUnitを構成することができる。図15Aは、CPUの具体的な構成を示すブロック図である。図15Aに示すCPUは、基板1190上に、演算回路ALU:Arithmeticlogicunit1191、ALUコントローラ1192、インストラクションデコーダ1193、インタラプトコントローラ1194、タイミングコントローラ1195、レジスタ1196、レジスタコントローラ1197、バスインターフェースBusI/F1198、書き換え可能なROM1199、及びROMインターフェースROMI/F1189を有している。基板1190は、半導体基板、SOI基板、ガラス基板などを用いる。ROM1199及びROMI/F1189は、別チップに設けてもよい。勿論、図15Aに示すCPUは、その構成を簡略化して示した一例にすぎず、実際のCPUはその用途によって多種多様な構成を有している。BusI/F1198を介してCPUに入力された命令は、インストラクションデコーダ1193に入力され、デコードされた後、ALUコントローラ1192、インタラプトコントローラ1194、レジスタコントローラ1197、タイミングコントローラ1195に入力される。ALUコントローラ1192、インタラプトコントローラ1194、レジスタコントローラ1197、タイミングコントローラ1195は、デコードされた命令に基づき、各種制御を行なう。具体的にALUコントローラ1192は、ALU1191の動作を制御するための信号を生成する。また、インタラプトコントローラ1194は、CPUのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ1197は、レジスタ1196のアドレスを生成し、CPUの状態に応じてレジスタ1196の読み出しや書き込みを行なう。また、タイミングコントローラ1195は、ALU1191、ALUコントローラ1192、インストラクションデコーダ1193、インタラプトコントローラ1194、及びレジスタコントローラ1197の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ1195は、基準クロック信号CLK1を元に、内部クロック信号CLK2を生成する内部クロック生成部を備えており、クロック信号CLK2を上記各種回路に供給する。図15Aに示すCPUでは、レジスタ1196に、記憶素子が設けられている。レジスタ1196の記憶素子には、実施の形態8に記載されている記憶素子を用いることができる。図15Aに示すCPUにおいて、レジスタコントローラ1197は、ALU1191からの指示に従い、レジスタ1196における保持動作の選択を行う。すなわち、レジスタ1196が有する記憶素子において、位相反転素子によるデータの保持を行うか、容量素子によるデータの保持を行うかを、レジスタコントローラ1197は選択する。位相反転素子によるデータの保持が選択されている場合、レジスタ1196内の記憶素子への、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ1196内の記憶素子への電源電圧の供給を停止することができる。電源停止に関しては、図15B又は図15Cに示すように、記憶素子群と、電源電位VDD又は電源電位VSSの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図15B及び図15Cの回路の説明を行う。図15B及び図15Cでは、記憶素子への電源電位の供給を制御するスイッチング素子に、酸化物半導体をチャネル形成領域に用いたトランジスタを含む記憶回路の構成の一例を示す。図15Bに示す記憶装置は、スイッチング素子1141と、記憶素子1142を複数有する記憶素子群1143とを有している。具体的に、各記憶素子1142には、実施の形態8に記載されている記憶素子を用いることができる。記憶素子群1143が有する各記憶素子1142には、スイッチング素子1141を介して、ハイレベルの電源電位VDDが供給されている。さらに、記憶素子群1143が有する各記憶素子1142には、信号INの電位と、ローレベルの電源電位VSSの電位が与えられている。図15Bでは、スイッチング素子1141として、酸化物半導体をチャネル形成領域に有するトランジスタを用いており、該トランジスタは、そのゲート電極に与えられる信号SigAによりスイッチングが制御される。なお、図15Bでは、スイッチング素子1141がトランジスタを一つだけ有する構成を示しているが、特に限定されず、スイッチング素子1141はトランジスタを複数有していてもよい。スイッチング素子1141が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。また、図15Bでは、スイッチング素子1141により、記憶素子群1143が有する各記憶素子1142への、ハイレベルの電源電位VDDの供給が制御されているが、スイッチング素子1141により、ローレベルの電源電位VSSの供給が制御されていてもよい。また、図15Cには、記憶素子群1143が有する各記憶素子1142に、スイッチング素子1141を介して、ローレベルの電源電位VSSが供給されている、記憶装置の一例を示す。スイッチング素子1141により、記憶素子群1143が有する各記憶素子1142への、ローレベルの電源電位VSSの供給を制御することができる。記憶素子群と、電源電位VDD又は電源電位VSSの与えられているノード間に、スイッチング素子を設け、一時的にCPUの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、CPUの動作を停止することができ、それにより消費電力を低減することができる。ここでは、CPUを例に挙げて説明したが、DSPDigitalSignalProcessor、カスタムLSI、FPGAFieldProgrammableGateArray等のLSIにも応用可能である。本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。"