第1の面と前記第1の面とは反対側の第2の面とを有する第1導電形の第1の半導体層と、前記第1の半導体層の前記第1の面から前記第1の半導体層中に延伸するトレンチ内に設けられ、前記第1の面よりも前記第2の面側に後退した上端を有するフィールド絶縁膜と、前記フィールド絶縁膜を介して前記トレンチ内の前記フィールド絶縁膜の前記上端よりも前記第2の面側に設けられたフィールドプレート電極と、前記フィールドプレート電極上に設けられ、前記フィールド絶縁膜とともに前記フィールドプレート電極を取り囲む第1の絶縁膜と、前記第1の絶縁膜上に設けられ前記第1の半導体層の前記第1の面に向かって延伸し前記フィールドプレート電極とは絶縁された導電体と、前記導電体を覆い前記フィールド絶縁膜とともに前記導電体を外部から絶縁する第2の絶縁膜と、前記フィールド絶縁膜の前記上端よりも上部の前記トレンチ側壁に設けられたゲート絶縁膜と、前記フィールド絶縁膜の前記上端上に設けられ前記第2の絶縁膜を介して前記導電体に隣接し、前記ゲート絶縁膜を介して前記トレンチ内に設けられた、ゲート電極と、前記第1の半導体層の前記第1の面に設けられ前記ゲート絶縁膜を介して前記ゲート電極と隣接する第2導電形の第2の半導体層と、前記第2の半導体層の上面に選択的に設けられ前記ゲート絶縁膜を介して前記ゲート電極と隣接し、前記第1の半導体層の第1導電形不純物濃度よりも高い第1導電形不純物濃度を有する第1導電形の第3の半導体層と、前記ゲート電極及び前記導電体上に設けられた層間絶縁膜と、前記第1の半導体層の前記第2の面に電気的に接続された第1の電極と、前記第2の半導体層、前記第3の半導体層、及び前記フィールドプレート電極と電気的に接続された第2の電極と、を備え、前記導電体は、前記ゲート電極と電気的に接続され、前記第1の絶縁膜は、前記フィールド絶縁膜の前記上端よりも前記第1の半導体層の前記第2の面側に設けられ、前記第2の半導体層の底部は、前記フィールド絶縁膜の前記上端よりも前記第1の半導体層の前記第1の面側に設けられ、前記フィールド絶縁膜の前記上端は、前記導電体を挟む一対の上端であり、前記ゲート電極は、前記導電体を挟む一対のゲート電極であり、前記第2の半導体層及び前記第3の半導体層は、前記導電体及び前記一対のゲート電極を挟む、一対の第2の半導体層及び一対の第3の半導体層であり、前記第1の半導体層と前記第1の電極との間に、第2導電形の第4の半導体層がさらに設けられている電力用半導体装置。第1の面と前記第1の面とは反対側の第2の面とを有する第1導電形の第1の半導体層と、前記第1の半導体層の前記第1の面から前記第1の半導体層中に延伸するトレンチ内に設けられ、前記第1の面よりも前記第2の面側に後退した上端を有するフィールド絶縁膜と、前記フィールド絶縁膜を介して前記トレンチ内の前記フィールド絶縁膜の前記上端よりも前記第2の面側に設けられたフィールドプレート電極と、前記フィールドプレート電極上に設けられ、前記フィールド絶縁膜とともに前記フィールドプレート電極を取り囲む第1の絶縁膜と、前記第1の絶縁膜上に設けられ前記第1の半導体層の前記第1の面に向かって延伸し前記フィールドプレート電極とは絶縁された導電体と、前記導電体を覆い前記フィールド絶縁膜とともに前記導電体を外部から絶縁する第2の絶縁膜と、前記フィールド絶縁膜の前記上端よりも上部の前記トレンチの側壁に設けられたゲート絶縁膜と、前記フィールド絶縁膜の前記上端上に設けられ前記第2の絶縁膜を介して前記導電体に隣接し、前記ゲート絶縁膜を介して前記トレンチ内に設けられた、ゲート電極と、前記第1の半導体層の前記第1の面に設けられ前記ゲート絶縁膜を介して前記ゲート電極と隣接する第2導電形の第2の半導体層と、前記第2の半導体層の上面に選択的に設けられ前記ゲート絶縁膜を介して前記ゲート電極と隣接し、前記第1の半導体層の第1導電形不純物濃度よりも高い第1導電形不純物濃度を有する第1導電形の第3の半導体層と、前記ゲート電極及び前記導電体上に設けられた層間絶縁膜と、前記第1の半導体層の前記第2の面に電気的に接続された第1の電極と、前記第2の半導体層、前記第3の半導体層、及び前記フィールドプレート電極と電気的に接続された第2の電極と、を備える電力用半導体装置。前記導電体は、前記ゲート電極と電気的に接続されている請求項2記載の電力用半導体装置。前記導電体は、外部から絶縁されている請求項2記載の電力用半導体装置。前記第1の絶縁膜は、前記フィールド絶縁膜の前記上端よりも前記第1の半導体層の前記第2の面側に設けられている請求項2~4のいずれか1つに記載の電力用半導体装置。前記第2の半導体層の底部は、前記フィールド絶縁膜の前記上端よりも前記第1の半導体層の前記第1の面側に設けられている請求項2~5のいずれか1つに記載の電力用半導体装置。前記フィールド絶縁膜の前記上端は、前記導電体を挟む一対の上端であり、前記ゲート電極は、前記導電体を挟む一つのゲート電極であり、前記第2の半導体層は、前記導電体及び前記一対のゲート電極を挟む、一対の第2の半導体層であり、前記第3の半導体層は、前記導電体及び前記一対のゲート電極を挟む、一対の第3の半導体層である、請求項2~6のいずれか1つに記載の電力用半導体装置。前記第1の半導体層と前記第1の電極との間に、第2導電形の第4の半導体層がさらに設けられている請求項2~7のいずれか1つに記載の電力用半導体装置。前記導電体は、前記フィールド絶縁膜よりも弗化水素によりエッチングがされにくい材料により形成されている請求項2~8のいずれか1つに記載の電力用半導体装置。第1の半導体層の第1の面から前記第1の半導体層中に延伸するトレンチを形成する工程と、前記トレンチの内側の面上を全て覆うように、フィールド絶縁膜を形成する工程と、前記フィールド絶縁膜を介して前記トレンチ内にフィールドプレート電極を埋め込む工程と、前記フィールドプレート電極の上端を前記第1の半導体層の前記第1の面から後退させる工程と、前記フィールドプレート電極上に第1の絶縁膜を形成する工程と、前記トレンチ内の前記第1の絶縁膜上に前記フィールド絶縁膜を介して導電体を形成する工程と、前記フィールド絶縁膜の上端が前記第1の半導体層の前記第1の面よりも前記第2の面側に後退するように、前記フィールド絶縁膜をエッチングする工程と、前記フィールド絶縁膜をエッチングする前記工程により前記フィールド絶縁膜から前記第1の半導体層の前記第1の面側に露出した前記導電体の部分上に、前記フィールド絶縁膜と接続する第2の絶縁膜を形成すると同時に、前記フィールド絶縁膜の前記上端よりも上部の前記トレンチの側壁上にゲート絶縁膜を形成する工程と、前記第2の絶縁膜を介して前記導電体に隣接し、前記フィールド絶縁膜の前記上端上の前記トレンチ内に前記ゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート絶縁膜を介して前記ゲート電極と隣接するように、第2導電形の第2の半導体層を前記第1の半導体層の前記第1の面に形成する工程と、前記ゲート絶縁膜を介して前記ゲート電極と隣接するように、前記第2の半導体層の上面に選択的に第1導電形の第3の半導体層を形成する工程と、前記ゲート電極及び前記導電体上に層間絶縁膜を形成する工程と、前記第1の半導体層の前記第2の面に電気的に接続するように第1の電極を形成する工程と、前記第2の半導体層、前記第3の半導体層、及び前記フィールドプレート電極と電気的に接続するように、第2の電極を形成する工程と、を備えた電力用半導体装置の製造方法。前記第1の絶縁膜を、熱酸化により形成する請求項10記載の電力用半導体装置の製造方法。前記第1の絶縁膜を、CVD法により形成する請求項10記載の電力用半導体装置の製造方法。前記ゲート絶縁膜及び前記第2の絶縁膜を、熱酸化により形成する請求項10~12のいずれか1つに記載の電力用半導体装置の製造方法。前記フィールド絶縁膜をエッチングする工程において、前記フィールド絶縁膜は、前記導電体よりもエッチングされやすい請求項10~13のいずれか1つに記載の電力用半導体装置の製造方法。前記導電体を形成する工程は、導電性ポリシリコンを前記トレンチ内に前記フィールド絶縁膜を介して埋め込む工程を有する請求項10~14のいずれか1つに記載の電力用半導体装置の製造方法。電力用半導体装置においてゲート-ソース間容量を低減する。本発明の実施形態に係る電力用半導体装置は、第1導電形の第1の半導体層と、フィールド絶縁膜と、フィールドプレート電極と、第1の絶縁膜と、導電体と、第2の絶縁膜と、ゲート絶縁膜と、ゲート電極と、第2導電形の第2の半導体層と、第1導電形の第3の半導体層と、層間絶縁膜と、第1の電極と、第2の電極と、を備える。第1の半導体層は、第1の面と前記第1の面とは反対側の第2の面とを有する。フィールド絶縁膜は、第1の半導体層の第1の面から第1の半導体層中に延伸するトレンチ内に設けられ、第1の面よりも第2の面側に後退した上端を有する。フィールドプレート電極は、トレンチ内のフィールド絶縁膜の上端より第2の面側に、フィールド絶縁膜を介して設けられる。第1の絶縁膜は、フィールドプレート電極上に設けられ、フィールド絶縁膜とともにフィールドプレート電極を取り囲む。導電体は、第1の絶縁膜上に設けられ、第1の半導体層の第1の面に向かって延伸し、フィールドプレート電極とは絶縁される。第2の絶縁膜は、導電体を覆いフィールド絶縁膜とともに導電体を外部から絶縁する。ゲート絶縁膜は、フィールド絶縁膜の上端よりも上部のトレンチの側壁上に設けられる。ゲート電極は、フィールド絶縁膜の上端上に設けられ第2の絶縁膜を介して導電体に隣接し、ゲート絶縁膜を介してトレンチ内に設けられる。第2の半導体層は、第1の半導体層の第1の面に設けられ、ゲート絶縁膜を介してゲート電極と隣接する。第3の半導体層は、第2の半導体層の面に選択的に設けられゲート絶縁膜を介してゲート電極と隣接し、第1の半導体層の第1導電形不純物濃度よりも高い第1導電形不純物濃度を有する。層間絶縁膜は、ゲート電極及び導電体上に設けられる。第1の電極は、第1の半導体層の第2の面に電気的に接続される。第2の電極は、第2の半導体層、第3の半導体層、及びフィールドプレート電極と電気的に接続される。以下、本発明の実施形態について図を参照しながら説明する。実施形態の説明で使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小関係などは、実際の実施においては必ずしも図に示されたとおりとは限らず、本発明の効果が得られる範囲内で適宜変更可能である。第1導電形をn形で、第2導電形をp形で説明するが、それぞれこの逆の導電形とすることも可能である。半導体としては、シリコンを一例に説明するが、SiCやGaNなどの化合物半導体にも適用可能である。絶縁膜としては、酸化シリコンを一例に説明するが、窒化シリコン、酸窒化シリコンなどの他の絶縁体を用いることも可能である。n形の導電形をn、n、n-で表記した場合は、この順にn形不純物濃度が低いものとする。p形においても同様に、p、p、p-の順にp形不純物濃度が低いものとする。トレンチゲート形の電力用半導体装置は、MOSFETを例に説明するが、本発明の各実施形態は、IGBTまたはIEGTInjectionEnhancedGateTransistor等に対しても適用可能である。また、本実施形態の説明における上及び下は、図面を紙面方向から捉えた際の上下関係を意味する。第1の実施形態図1及び図2を用いて、本発明の第1の実施形態に係る電力用半導体装置であるMOSFET100を説明する。図1は、第1の実施形態に係るMOSFET100の要部模式断面図である。図2は、比較例に係るMOSFETの要部模式断面図である。図1に示したように、本実施形態に係るMOSFET100は、n形ドレイン層1と、n-形ドリフト層2と、フィールド絶縁膜6と、フィールドプレート電極7と、第1の絶縁膜8と、導電体9と、第2の絶縁膜11と、ゲート絶縁膜10と、ゲート電極12と、p形ベース層3と、n形ソース層4と、層間絶縁膜13と、ドレイン電極14と、ソース電極15と、を備える。n形ドレイン層1、n-形ドリフト層2、p形ベース層3、及びn形ソース層4は、例えば、シリコンからなる半導体層である。n-形ドリフト層2は、第1の面と前記第1の面とは反対側の第2の面を有する。n形ドレイン層1は、n-形ドリフト層2の第2の面側に電気的に接続して設けられる。トレンチ5が、n-形ドリフト層2の第1の面からn-形ドリフト層2中に延伸するように設けられる。フィールド絶縁膜6は、トレンチ5内に設けられ、トレンチ5の内側の面に沿って形成される。フィールド絶縁膜6は、トレンチ5の対向する両側の側壁において、それぞれ、n-形ドリフト層2の第1の面より第2の面側に後退した上端を有する。フィールド絶縁膜6は、例えば、酸化シリコンSiO2であるが、窒化シリコンSiN、酸窒化シリコンSiNO、またはアルミナAl2O3などとすることも可能である。フィールド絶縁膜6は、トレンチ5の先端とn-形ドリフト層2との界面における電界集中を緩和するために、比較的厚く設けられ、例えば、後述のゲート絶縁膜10と比べて厚く形成される。フィールドプレート電極7は、トレンチ5内のフィールド絶縁膜6の上端よりn-形ドリフト層2の第2の面側にフィールド絶縁膜6を介して設けられる。すなわち、フィールドプレート電極7は、フィールド絶縁膜6内に埋め込まれる。フィールドプレート電極は、導電性7の材料であればよく、例えば導電性のポリシリコンが用いられる。ポリシリコンの替わりに、タングステンまたはチタンシリサイドなども可能である。第1の絶縁膜8は、フィールドプレート電極7上に設けられ、フィールド絶縁膜6とともにフィールドプレート電極7を取り囲む。第1の絶縁膜8は、フィールド絶縁膜6と同様に、酸化シリコンとすることができるが、他の窒化シリコン、酸窒化シリコン、またはアルミナ等の絶縁膜とすることが可能である。導電体9は、第1の絶縁膜8上に設けられ、n-形ドリフト層2の第1の面に向かって延伸し、フィールドプレート電極7とは絶縁される。導電体9は、後述のゲート電極12と図示しない領域で電気的に接続される。または、導電体9は、第1の絶縁膜8、フィールド絶縁膜6、及び後述の第2の絶縁膜11により周囲と完全に絶縁され、固定電位が与えられないでフローティング状態であってもよい。導電体9は、フィールドプレート電極7と同じ材料とすることができ、例えば導電性のポリシリコンであるが、別の材料であってもよい。第2の絶縁膜11は、フィールド絶縁膜6とともに導電体9を取り囲み、導電体9を外部から絶縁する導電体9がゲート電極12と電気的に接続される場合を除く。ゲート絶縁膜10は、フィールド絶縁膜6の上端より上部の、トレンチ5の側壁上に設けられる。第2の絶縁膜11及びゲート絶縁膜10も、フィールド絶縁膜6と同様に、酸化シリコン、窒化シリコン、酸窒化シリコン、またはアルミナなどの絶縁体とすることができる。ゲート電極12は、フィールド絶縁膜6の上端上に設けられ第2の絶縁膜11を介して導電体9に隣接し、ゲート絶縁膜12を介してトレンチ5内に設けられる。ゲート電極12は、フィールド絶縁膜6の対向する上端上にそれぞれ設けられ、第2の絶縁膜11を介して導電体9を挟む一対のゲート電極12である。ゲート電極12は、フィールドプレート電極7と同じ材料とすることができ、例えば導電性のポリシリコンであるが、別の材料でも可能である。p形ベース層3は、n-形ドリフト層2の第1の面の側に設けられ、ゲート絶縁膜10を介してゲート電極12と隣接する。p形ベース層3は、導電体9及び一対のゲート電極12を挟むように、一対を成す。p形ベース層3の底部は、ゲート電極12の底部よりもn-形ドリフト層2の第1の面の側に形成される。すなわち、ゲート電極12は、p形ベース層3上をn形ソース層4からn-形ドリフト層2まで跨って形成される。n形ソース層4は、n-形ドリフト層2の第1の面の、すなわち、p形ベース層3の上面に選択的に設けられゲート絶縁膜10を介してゲート電極12と隣接する。n形ソース層4はn-形ドリフト層2のn形不純物濃度よりも高いn形不純物濃度を有する。n形ソース層4は、導電体9及び一対のゲート電極12を挟むように、一対を成す。層間絶縁膜13は、ゲート電極12及び導電体9上に設けられる。層間絶縁膜13は、フィールド絶縁膜6と同様に、酸化シリコン、窒化シリコン、酸窒化シリコン、またはアルミナなどの絶縁体とすることができる。ドレイン電極14は、n形ドレイン層1を介して、n-形ドリフト層2の第2の面に電気的に接続される。ソース電極15は、p形ベース層3、n形ソース層4、及びフィールドプレート電極と電気的に接続される。ソース電極15は、層間絶縁膜13により、ゲート電極12及び導電体9とは絶縁される。ドレイン電極14及びソース電極15は、銅またはアルミニウムなどの金属材料で形成される。本実施形態に係るMOSFET100の動作及び利点を比較例のMOSFET101と比較して説明する。図2に、比較例のMOSFET101を示す。比較例のMOSFET101は、図1の本実施形態に係るMOSFET100において、第1の絶縁膜8を取り除き、導電体9とフィールドプレート電極7とが連結して一体となった構造である。すなわち、MOSFET101では、フィールドプレート電極7がゲート電極12により第2絶縁膜11を介して挟まれる。比較例に係るMOSFET101では、ドレイン電極14にソース電極15に対して正の電圧を印加した状態で、ゲート電極12にソース電極15に対して閾値を超える正の電圧を印加すると、ゲート絶縁膜10を介してゲート電極12と隣接するp形ベース層の表面にチャネル層が形成され、MOSFET101はオン状態となる。このとき、電子がソース電極15から、n形ソース層4、p形ベース層3中のチャネル層、n-形ドリフト層2、n形ドレイン層1を経て、ドレイン電極14に流れる。従って、ドレイン電流はこれと逆の方向に流れる。ゲート電極に閾値より低い電圧が印加されると、チャネル層が消失し、MOSFET101は、オフ状態となる。このとき、ドレイン-ソース間の電圧が上昇するとともに、p形ベース層3からn-形ドリフト層2に空乏層が広がる。高耐圧を確保するためには、n-形ドリフト層2の抵抗値を高くして、上記空乏層を十分に伸ばす必要がある。しかしながら、n-形ドリフト層2の抵抗値が高くなると、MOSFET101のオン抵抗が増加する。そこで、n-形ドリフト層2の抵抗値を低くすると同時に、空乏層をp形ベース層3からn-形ドリフト層2に十分に広げるために、ゲートトレンチ5内に、フィールドプレート電極7が設けられる。すなわち、耐圧に必要なだけ十分にp形ベース層3からn-形ドリフト層2中に空乏層を伸ばすために、トレンチ5は、p形ベース層3の底からn-形ドリフト層2中に十分に深く延伸するように設けられる。ゲート電極12は、p形ベース層3中にn形ソース層4とn-形ドリフト層2とを接続するチャネルが形成されるのに必要な深さまで形成される。フィールドプレート電極7が、少なくともゲート電極12の下側からフィールドプレート絶縁膜6を介してトレンチ5内をドレイン電極14に向かって延伸する。上記構造により、ドレイン電極14とフィールドプレート電極7との間にドレイン-ソース間電圧が印加される。このため、MOSFET101がオフ状態のときは、隣り合うトレンチ5からn-形ドリフト層2中に空乏層が伸びて結合する。従って、空乏層がp形ベース層3からn-形ドリフト層2に向かって容易に伸びるようになるので、n-形ドリフト層2が低抵抗であってもMOSFET101の耐圧は向上する。しかしながら、比較例のMOSFET101では、ゲート電極12がトレンチ5内でフィールドプレート電極7を第2の絶縁膜11を介して挟んでいる。これにより、図2に示したように、ゲート電極12及びフィールドプレート電極7に挟まれた第2の絶縁膜11による容量Cgs2が発生する。比較例のMOSFET101の入力容量Cissは、ゲート-ソース間容量Cgsとゲート-ドレイン間容量Cgdとの和である。さらに、図2に示したように、ゲート-ソース間容量Cgsは、ゲート電極12及びp形ベース層に挟まれたゲート絶縁膜10による容量Cgs1と、ゲート電極12及びフィールドプレート電極7に挟まれた第2の絶縁膜11による容量Cgs2と、ゲート電極12とソース電極15に挟まれた層間絶縁膜13による容量Cgs3と、の和である。ここで、Cgs3は層間絶縁膜13が厚いので、他の容量と比べて無視できる。また、ゲート-ドレイン間容量Cgdも、ゲート電極12とn-形ドリフト層2との重なる面積が狭いので、他の容量と比べて無視できる。従って、比較例のMOSFET101の入力容量Cissは、Cgs1とCgs2が支配的となる。これに対して、本実施形態に係るMOSFET100は、MOSFET101において、フィールドプレート電極7が、第1の絶縁膜8により、導電体9とフィールドプレート電極7とに分断された構造を有する。導電体9は、フィールドプレート電極7とは、第1の絶縁膜8により絶縁分離され、ゲート電極12と同電位である。または、導電体9は、固定電位が与えられずフローティング状態である。このため、本実施形態に係るMOSFET100では、導電体9とゲート電極12とにより挟まれた第2の絶縁膜11によるゲート-ソース間容量Cgs2がほとんど発生しない。このことから、本実施形態に係るMOSFET100の入力容量は、ゲート電極12とp形ベース層3とに挟まれたゲート絶縁膜10によるゲート-ソース間容量Cgs1が支配的になる。以上より、本実施形態に係るMOSFETの入力容量Cissは、比較例のMOSFET101と比べて、導電体9とゲート電極12とにより挟まれた第2の絶縁膜11によるゲート-ソース間容量Cgs2だけ比較例のMOSFET101の入力容量Cissより小さくすることができる。次に、本実施形態に係るMOSFET100の製造方法について説明する。図3~7は、本実施形態に係るMOSFET100の製造方法の製造工程の一部を示す要部模式断面図である。図3aに示すように、先ず、n形ドレイン層1を第2の面側に有するn-形ドリフト層2の第1の面に、トレンチ5が、RIEReactiveIonEtchingにより形成される。トレンチ5の深さは、MOSFET100の耐圧に応じて空乏層が所定の深さまで伸びるように決められる。例えば、耐圧が100V程度の場合は、トレンチ5のn-形ドリフト層2の第1の面からの深さは6μm程度となるように、トレンチ5が形成される。耐圧が高いほど、トレンチ5を深く形成する。トレンチ5を形成後、n-形ドリフト層2の第1の面及びトレンチ5の内側の面全体に、フィールド絶縁膜6を形成する。フィールド絶縁膜6は、例えば、酸化シリコンであり、熱酸化法またはCVDChemicalVaporDeposition法により形成することができる。または、フィールド絶縁膜6は、CVD法により形成された窒化シリコン、酸窒化シリコン、または、アルミナなどとすることとができる。次に、図3bに示したように、導電性のポリシリコン7がCVD法により、フィールド絶縁膜6を介してトレンチ5内を埋め込むように形成される。導電性ポリシリコン7は、例えばp形不純物を含有するが、n形不純物を含有することも可能である。次に、図4aに示したように、ポリシリコン7は、例えばCDEChemicalDryEtching法により、その上端が少なくとも後述のp形ベース層の底よりもn-形ドリフト層2の第2の面側に達するようにエッチングされる。この結果、フィールドプレート電極7が、フィールド絶縁膜6を介してトレンチ5内に形成される。次に、図4bに示したように、第1の絶縁膜8が、熱酸化法またはCVD法により形成される。第1の絶縁膜8は、例えば酸化シリコンであるが、フィールド絶縁膜6同様に、他の絶縁体でも可能である。次に、図5aに示したように、導電性ポリシリコン9がCVD法により、フィールド絶縁膜6を介してトレンチ5内を埋め込むように形成される。導電性ポリシリコン9は、フィールドプレート電極7と同様に、p形不純物を含有するがn形不純物を含有することも可能である。導電性ポリシリコン9は、例えばCDE法により、その上端がn-形半導体層の第1の面と同程度の高さとなるようにエッチングされた結果、導電体9が形成される。次に、図5bに示したように、フィールド絶縁膜6の上端が、第1の絶縁膜8よりもn-形ドリフト層2の第1の面側にくるように、且つ、後述のp形ベース層3の底よりもn-形ドリフト層2の第2の面側にくるように、フィールド絶縁膜6が、例えば、弗化水素HF系のエッチング液を用いてウエットエッチングによりエッチングされる。このウエットエッチングでは、導電体9はほとんどエッチングされないで、フィールド絶縁膜6が選択的にエッチングされる。この結果、導電体9は、フィールド絶縁膜6から露出し、n-形ドリフト層2の第1の面に向かって延伸する。次に、図6aに示したように、例えば熱酸化法により、酸化シリコンが、導電体9のフィールド絶縁膜6から露出した部分を覆い、且つ、トレンチ5の内側の面全体を覆うように形成される。酸化シリコンの形成は、CVD法によって行うことも可能である。この結果、覆いフィールド絶縁膜6とともに導電体9を外部から絶縁する第2の絶縁膜11、及びトレンチ5の側壁を覆ってフィールド絶縁膜6と接続されたゲート絶縁膜10、が同一工程により形成される。次に、図6bに示したように、フィールドプレート電極7及び導電体9の形成と同様にして、CVD法により導電性ポリシリコン12がゲート絶縁膜10及び第2の絶縁膜11を介してトレンチ5内に埋め込まれる。ポリシリコン12をトレンチ5内に埋め込んだ後、CDE法により余分な導電性ポリシリコン12をエッチングし、導電性ポリシリコン12の上端がn-形ドリフト層2の第1の面の位置またはそれより第2の面側に少し下がった位置まで来るようにする。この結果、ゲート電極12は、フィールド絶縁膜6の上端上に設けられ、第2の絶縁膜を介して導電体に隣接し、ゲート絶縁膜を介してトレンチ5内に設けられる。ここで、本実施形態に係るMOSFET100では、導電体9がフィールド絶縁膜6から露出し、n-形ドリフト層2の第1の面に向かって延伸する。これにより、図中の水平方向において、導電体9によりゲート電極12がトレンチ5内で二分割される。すなわち、ゲート電極12を形成するためにポリシリコン12を埋め込むトレンチ5内の幅が、導電体9が無い場合に比べて遙かに狭い。このため、本実施形態に係るMOSFET100では、CVD法によるトレンチ5内へのポリシリコン12の埋込性が向上し、ゲート電極12内のボイドの発生を抑制できるという効果がある。次に、図7aに示したように、層間絶縁膜13として、CVD法により酸化シリコン13が、ゲート電極12上及び導電体9上を覆うように形成される。酸化シリコン13は、熱酸化法によりゲート電極12上に形成されてもよい。その後、図示しないマスクを用いて、RIE法により酸化シリコン13をエッチングすることにより、層間絶縁膜13がゲート電極及び導電体13上に形成される。層間絶縁膜13は、フィールド絶縁膜6、ゲート絶縁膜10及び第2の絶縁膜11とともにゲート電極を外部から絶縁する。層間絶縁膜13の図示しない開口部からゲート電極12が図示しないゲート配線に引き出される。また、上記エッチングにより、層間絶縁膜13とゲート絶縁膜10とを貫通する開口部が形成されて、隣り合うトレンチ5間のn-形ドリフト層2の第1の面がこの開口部を介して露出される。次に、図7bに示したように、ゲート電極12上に形成された層間絶縁膜13をマスクに用いて、p形不純物がイオン注入されることにより、p形ベース層3が、隣り合うトレンチ5の間のn-形ドリフト層の第1の面に形成される。p形ベース層3は、ゲート絶縁膜10を介してゲート電極12と隣接する。その後、図示しないマスクを用いてn形不純物がイオン注入されることとにより、n形ソース層4がp形ベース層3の上面に選択的に形成される。n形ソース層4のn形不純物濃度が、n-形ドリフト層2のn形不純物濃度より高くなるように、イオン注入のドーズ量が設定される。n形ソース層4も、ゲート絶縁膜10を介してゲート電極12と隣接する。次に、図示しないが、ドレイン電極14が、n形ドレイン層2に電気的に接続されるように形成される。ソース電極15が、層間絶縁膜13の開口部を介して、p形ベース層3とn形ソース層4とに電気的に接続されるように形成される。図示しない領域で、ソース電極15は、フィールドプレート電極7と電気的に接続される。以上説明した製造工程を実施することにより、図1に示した本実施形態に係るMOSFET100が製造される。なお、本実施形態は、電力用半導体装置がMOSFETの場合で説明したが、電力用半導体装置がIGBTやIEGT等の場合であっても、本実施形態と同様な効果が得られる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。