揮発性記憶部と不揮発性記憶部とを有し、前記揮発性記憶部は、互いに相手の出力信号を各々に対する入力信号とする第1および第2のインバータからなるフリップフロップと、前記第1のインバータの出力ノードとビット線との間に介挿された第1のスイッチと、前記第2のインバータの出力ノードと反転ビット線との間に介挿された第2のスイッチとを有し、前記不揮発性記憶部は、前記第1のインバータの出力ノードと前記ビット線との間に直列に介挿された第3のスイッチおよび第1の抵抗変化型素子と、前記第2のインバータの出力ノードと前記反転ビット線との間に直列に介挿された第4のスイッチおよび第2の抵抗変化型素子とを有し、前記第1および第2の抵抗変化型素子は、前記ビット線および前記反転ビット線側に各々設けられ、前記第3および第4のスイッチは、前記第1のインバータの出力ノードおよび前記第2のインバータの出力ノード側に各々設けられており、前記第1および第2の抵抗変化型素子の各々は、前記第1または第2のインバータの出力ノードから前記ビット線または反転ビット線に向かう電流を通過させたときに第1の方向に抵抗値が変化し、前記ビット線または反転ビット線から前記第1または第2のインバータの出力ノードに向かう電流を通過させたときに前記第1の方向と逆方向の第2の方向に抵抗値が変化する抵抗変化素子であることを特徴とする不揮発性メモリセル。前記第1および第2の抵抗変化型素子は、磁気トンネル接合素子または電界誘起巨大抵抗変化の発生する抵抗素子であることを特徴とする請求項1に記載の不揮発性メモリセル。請求項1に記載の不揮発性メモリセルにより構成された不揮発性メモリセルアレイを有する不揮発性メモリであって、前記不揮発性メモリセルの第3および第4のスイッチが電界効果トランジスタにより構成されており、前記不揮発性メモリセルにおいて前記揮発性記憶部から前記不揮発性記憶部にデータを書き込むストアを行う場合には、前記第1および第2のスイッチをOFFとし、通常動作時の前記揮発性記憶部に対する電源電圧よりも高いゲート電圧を与えて前記第3および第4のスイッチをONとし、前記揮発性記憶部において1/0を表現するのに用いられる2種類の電圧の中間の電圧を前記ビット線および前記反転ビット線に供給し、前記不揮発性メモリセルにおいて前記不揮発性記憶部から前記揮発性記憶部にデータを書き込むリコールを行う場合には、前記第1および第2のスイッチをOFFとし、通常動作時の前記揮発性記憶部に対する電源電圧よりも低いゲート電圧を与えて前記第3および第4のスイッチをONとし、通常動作時の前記揮発性記憶部において1/0を表現するのに用いられる2種類の電圧のうち低い方の電圧を前記ビット線および前記反転ビット線に供給した状態において、前記揮発性記憶部に対する電源電圧を0Vから通常動作時の電源電圧まで立ち上げることを特徴とする不揮発性メモリ。請求項1に記載の不揮発性メモリセルにより構成された不揮発性メモリセルアレイを有する不揮発性メモリであって、前記不揮発性メモリセルの第3および第4のスイッチが電界効果トランジスタにより構成されており、前記不揮発性メモリセルにおいて前記揮発性記憶部から前記不揮発性記憶部にデータを書き込むストアを行う場合には、前記第1および第2のスイッチをOFFとし、通常動作時の前記揮発性記憶部に対する電源電圧よりも高い電源電圧を前記揮発性記憶部に与え、このストア時の前記揮発性記憶部に対する電源電圧よりも高いゲート電圧を与えて前記第3および第4のスイッチをONとし、このストア時の前記揮発性記憶部において1/0を表現するのに用いられる2種類の電圧の中間の電圧を前記ビット線および前記反転ビット線に供給し、前記不揮発性メモリセルにおいて前記不揮発性記憶部から前記揮発性記憶部にデータを書き込むリコールを行う場合には、前記第1および第2のスイッチをOFFとし、通常動作時の前記揮発性記憶部に対する電源電圧よりも低いゲート電圧を与えて前記第3および第4のスイッチをONとし、通常動作時の前記揮発性記憶部において1/0を表現するのに用いられる2種類の電圧のうち低い方の電圧を前記ビット線および前記反転ビット線に供給した状態において、前記揮発性記憶部に対する電源電圧を0Vから通常動作時の電源電圧まで立ち上げることを特徴とする不揮発性メモリ。不揮発性メモリセルを行列状に配列した不揮発性メモリセルを有する不揮発性メモリにおいて、前記不揮発性メモリセルは、揮発性記憶部と不揮発性記憶部とを有し、前記揮発性記憶部は、互いに相手の出力信号を各々に対する入力信号とする第1および第2のインバータからなるフリップフロップと、前記第1のインバータの出力ノードとビット線との間に介挿された第1のスイッチと、前記第2のインバータの出力ノードと反転ビット線との間に介挿された第2のスイッチとを有し、前記不揮発性記憶部は、前記第1のインバータの出力ノードと前記ビット線との間に直列に介挿された第3のスイッチおよび第1の抵抗変化型素子と、前記第2のインバータの出力ノードと前記反転ビット線との間に直列に介挿された第4のスイッチおよび第2の抵抗変化型素子とを有し、前記第1および第2の抵抗変化型素子は、前記ビット線および前記反転ビット線側に各々設けられ、前記第3および第4のスイッチは、前記第1のインバータの出力ノードおよび前記第2のインバータの出力ノード側に各々設けられており、前記第1および第2の抵抗変化型素子の各々は、前記第1または第2のインバータの出力ノードから前記ビット線または反転ビット線に向かう電流を通過させたときに第1の方向に抵抗値が変化し、前記ビット線または反転ビット線から前記第1または第2のインバータの出力ノードに向かう電流を通過させたときに前記第1の方向と逆方向の第2の方向に抵抗値が変化する抵抗変化素子であるものであり、前記不揮発性メモリは、データ線および反転データ線と、前記不揮発性メモリセルアレイの不揮発性メモリセルの各列のビット線と前記データ線の間に各々介挿された各スイッチと各列の反転ビット線と前記反転データ線の間に各々介挿された各スイッチとを有するカラムゲートと、通常動作時に書込データに応じた電圧を前記データ線および前記反転データ線に出力する手段であって、前記不揮発性メモリセルアレイにおいて前記揮発性記憶部から前記不揮発性記憶部にデータを書き込むストア時には、前記不揮発性メモリセルの揮発性記憶部において1/0を表現するのに用いられる2種類の電圧の中間の電圧を基準ビット線電圧として前記データ線および前記反転データ線に出力し、前記不揮発性メモリセルアレイにおいて前記不揮発性記憶部から前記揮発性記憶部にデータを書き込むリコール時には、通常動作時の前記揮発性記憶部において1/0を表現するのに用いられる2種類の電圧のうち低い方の電圧を基準ビット線電圧として前記データ線および前記反転データ線に出力する書込回路と、通常動作時に前記不揮発性メモリセルアレイにおいて行アドレスが示す行に属する各不揮発性メモリセルの前記第1および第2のスイッチをONにする手段であって、前記ストア時および前記リコール時には、前記不揮発性メモリセルアレイの全ての不揮発性メモリセルの前記第1および第2のスイッチをOFFとし、前記ストア時には前記不揮発性メモリセルアレイの各不揮発性メモリセルの行単位での前記第3および第4のスイッチのON/OFF制御を行い、リコール時には前記不揮発性メモリセルアレイの各不揮発性メモリセルの前記第3および第4のスイッチのON/OFF制御を行う行デコーダと、通常動作時に前記不揮発性メモリセルアレイにおいて列アドレスが示す列の各不揮発性メモリセルが接続されたビット線および反転ビット線を前記データ線および前記反転データ線に各々接続させるための前記カラムゲートの制御を行う手段であって、前記ストア時および前記リコール時には、前記不揮発性メモリセルアレイの全ての列の各不揮発性メモリセルが接続された各ビット線および各反転ビット線を前記データ線および前記反転データ線に各々接続させるための前記カラムゲートの制御を行う列デコーダとを具備することを特徴とする不揮発性メモリ。前記行デコーダは、前記ストア時において行アドレスが示す行に属する各不揮発性メモリセルの第3および第4のスイッチをONとする書込電圧を出力し、前記リコール時には、前記不揮発性メモリセルアレイの全ての行の各不揮発性メモリセルの第3および第4のスイッチをONとする書込電圧を出力することを特徴とする請求項5に記載の不揮発性メモリ。前記不揮発性メモリに対する電源電圧を昇圧する昇圧回路を含む電源制御回路を有し、前記行デコーダは、前記ストア時に、前記昇圧回路により昇圧された第1の電圧を前記不揮発性メモリセルアレイの各不揮発性メモリセルに対する電源電圧として出力し、前記昇圧回路により昇圧された電圧であって、前記第1の電圧より高い第2の電圧を前記書込電圧として前記行アドレスが示す行の各不揮発性メモリセルに供給することを特徴とする請求項6に記載の不揮発性メモリ。不揮発性メモリセルを行列状に配列した不揮発性メモリセルを有する不揮発性メモリにおいて、前記不揮発性メモリセルは、揮発性記憶部と不揮発性記憶部とを有し、前記揮発性記憶部は、互いに相手の出力信号を各々に対する入力信号とする第1および第2のインバータからなるフリップフロップと、前記第1のインバータの出力ノードとビット線との間に介挿された第1のスイッチと、前記第2のインバータの出力ノードと反転ビット線との間に介挿された第2のスイッチとを有し、前記不揮発性記憶部は、前記第1のインバータの出力ノードと前記ビット線との間に直列に介挿された第3のスイッチおよび第1の抵抗変化型素子と、前記第2のインバータの出力ノードと前記反転ビット線との間に直列に介挿された第4のスイッチおよび第2の抵抗変化型素子とを有し、前記第1および第2の抵抗変化型素子は、前記ビット線および前記反転ビット線側に各々設けられ、前記第3および第4のスイッチは、前記第1のインバータの出力ノードおよび前記第2のインバータの出力ノード側に各々設けられており、前記第1および第2の抵抗変化型素子の各々は、前記第1または第2のインバータの出力ノードから前記ビット線または反転ビット線に向かう電流を通過させたときに第1の方向に抵抗値が変化し、前記ビット線または反転ビット線から前記第1または第2のインバータの出力ノードに向かう電流を通過させたときに前記第1の方向と逆方向の第2の方向に抵抗値が変化する抵抗変化素子であるものであり、前記不揮発性メモリは、データ線および反転データ線と、前記不揮発性メモリセルアレイの不揮発性メモリセルの各列のビット線と前記データ線の間に各々介挿された各スイッチと各列の反転ビット線と前記反転データ線の間に各々介挿された各スイッチとを有するカラムゲートと、通常動作時に書込データに応じた電圧を前記データ線および前記反転データ線に出力する手段であって、前記不揮発性メモリセルアレイにおいて前記揮発性記憶部から前記不揮発性記憶部にデータを書き込むストア時には、前記不揮発性メモリセルの揮発性記憶部において1/0を表現するのに用いられる2種類の電圧の中間の電圧を基準ビット線電圧として前記データ線および前記反転データ線に出力し、前記不揮発性メモリセルアレイにおいて前記不揮発性記憶部から前記揮発性記憶部にデータを書き込むリコール時には、通常動作時の前記揮発性記憶部において1/0を表現するのに用いられる2種類の電圧のうち低い方の電圧を基準ビット線電圧として前記データ線および前記反転データ線に出力する書込回路と、通常動作時に前記不揮発性メモリセルアレイにおいて行アドレスが示す行に属する各不揮発性メモリセルの前記第1および第2のスイッチをONにする手段であって、前記ストア時および前記リコール時には、前記不揮発性メモリセルアレイの全ての不揮発性メモリセルの前記第1および第2のスイッチをOFFとし、前記ストア時には前記不揮発性メモリセルアレイの各不揮発性メモリセルの行単位での前記第3および第4のスイッチのON/OFF制御を行い、前記リコール時には前記不揮発性メモリセルアレイの各不揮発性メモリセルの行単位での前記第3および第4のスイッチのON/OFF制御と、前記第3および第4のスイッチをONとした各不揮発性メモリセルに対する電源電圧の立ち上げ制御とを行う行デコーダと、通常動作時に前記不揮発性メモリセルアレイにおいて列アドレスが示す列の各不揮発性メモリセルが接続されたビット線および反転ビット線を前記データ線および前記反転データ線に各々接続させるための前記カラムゲートの制御を行う手段であって、前記ストア時および前記リコール時には、前記不揮発性メモリセルアレイの全ての列の各不揮発性メモリセルが接続された各ビット線および各反転ビット線を前記データ線および前記反転データ線に各々接続させるための前記カラムゲートの制御を行う列デコーダとを具備することを特徴とする不揮発性メモリ。前記行デコーダは、前記ストア時に、前記不揮発性メモリセルアレイにおいて行アドレスが示す行に属する各不揮発性メモリセルの前記第3および第4のスイッチをONさせる書込電圧を出力し、前記リコール時には、前記不揮発性メモリに対する電源電圧の立ち上げ後、前記不揮発性メモリセルアレイにおいて行アドレスが示す行に属する各不揮発性メモリセルの前記第3および第4のスイッチをONさせる書込電圧を出力するとともに、当該行に属する各不揮発性メモリセルに対する電源電圧を立ち上げ、この立ち上げた電源電圧を維持することを特徴とする請求項8に記載の不揮発性メモリ。前記列デコーダは、前記ストア時において前記行デコーダが1つの行に属する各不揮発性メモリセルの第3および第4のスイッチをONとする書込電圧を出力している間、前記不揮発性メモリセルアレイの各列を複数のグループに分け、各グループを順次選択し、前記不揮発性メモリセルアレイにおいて当該選択したグループの各列の各不揮発性メモリセルが接続された各ビット線および各反転ビット線を前記データ線および前記反転データ線に接続するための前記カラムゲートの制御を順次行うことを特徴とする請求項5または8に記載の不揮発性メモリ。不揮発性メモリセルを行列状に配列した不揮発性メモリセルを有する不揮発性メモリにおいて、前記不揮発性メモリセルは、揮発性記憶部と不揮発性記憶部とを有し、前記揮発性記憶部は、互いに相手の出力信号を各々に対する入力信号とする第1および第2のインバータからなるフリップフロップと、前記第1のインバータの出力ノードとビット線との間に介挿された第1のスイッチと、前記第2のインバータの出力ノードと反転ビット線との間に介挿された第2のスイッチとを有し、前記不揮発性記憶部は、前記第1のインバータの出力ノードと前記ビット線との間に直列に介挿された第3のスイッチおよび第1の抵抗変化型素子と、前記第2のインバータの出力ノードと前記反転ビット線との間に直列に介挿された第4のスイッチおよび第2の抵抗変化型素子とを有し、前記第1および第2の抵抗変化型素子は、前記ビット線および前記反転ビット線側に各々設けられ、前記第3および第4のスイッチは、前記第1のインバータの出力ノードおよび前記第2のインバータの出力ノード側に各々設けられており、前記第1および第2の抵抗変化型素子の各々は、前記第1または第2のインバータの出力ノードから前記ビット線または反転ビット線に向かう電流を通過させたときに第1の方向に抵抗値が変化し、前記ビット線または反転ビット線から前記第1または第2のインバータの出力ノードに向かう電流を通過させたときに前記第1の方向と逆方向の第2の方向に抵抗値が変化する抵抗変化素子であるものであり、前記不揮発性メモリは、データ線および反転データ線と、前記不揮発性メモリセルアレイの不揮発性メモリセルの各列のビット線と前記データ線の間に各々介挿された各スイッチと各列の反転ビット線と前記反転データ線の間に各々介挿された各スイッチとを有するカラムゲートと、通常動作時に書込データに応じた電圧を前記データ線および前記反転データ線に出力する書込回路と、通常動作時に前記不揮発性メモリセルアレイにおいて行アドレスが示す行に属する各不揮発性メモリセルの前記第1および第2のスイッチをONにする手段であって、前記不揮発性メモリセルアレイにおいて前記揮発性記憶部から前記不揮発性記憶部にデータを書き込むストア時および前記不揮発性メモリセルアレイにおいて前記不揮発性記憶部から前記揮発性記憶部にデータを書き込むリコール時には、前記不揮発性メモリセルアレイの全ての不揮発性メモリセルの前記第1および第2のスイッチをOFFとし、前記ストア時には前記不揮発性メモリセルアレイの各不揮発性メモリセルの行単位での前記第3および第4のスイッチのON/OFF制御を行い、前記リコール時には前記不揮発性メモリセルアレイの各不揮発性メモリセルの行単位での前記第3および第4のスイッチのON/OFF制御および前記第3および第4のスイッチをONとした各不揮発性メモリセルに対する電源電圧の立ち上げ制御を行う行デコーダと、通常動作時に前記不揮発性メモリセルアレイにおいて列アドレスが示す列の各不揮発性メモリセルが接続されたビット線および反転ビット線を前記データ線および前記反転データ線に各々接続させるための前記カラムゲートの制御を行う手段であって、前記ストア時および前記リコール時には、前記不揮発性メモリセルアレイの全ての列の各不揮発性メモリセルが接続された各ビット線および各反転ビット線を前記データ線および前記反転データ線から切り離すための前記カラムゲートの制御を行う列デコーダと、前記ストア時には、前記不揮発性メモリセルアレイの各列の不揮発性メモリセルが接続された各ビット線および各反転ビット線に対し、前記不揮発性メモリセルの揮発性記憶部において1/0を表現するのに用いられる2種類の電圧の中間の電圧を基準ビット線電圧として出力し、前記リコール時には、通常動作時の前記揮発性記憶部において1/0を表現するのに用いられる2種類の電圧のうち低い方の電圧を前記基準ビット線電圧として出力するバイアス回路とを具備することを特徴とする不揮発性メモリ。前記バイアス回路は、前記基準ビット線電圧を供給するための共通ソース線と、前記共通ソース線と前記各ビット線および前記各反転ビット線との間に各々介挿された複数のビット線選択スイッチを具備し、前記ストア時および前記リコール時に前記複数のビット線選択スイッチをONにすることを特徴とする請求項11に記載の不揮発性メモリ。前記バイアス回路は、前記ストア時において前記行デコーダが1つの行に属する各不揮発性メモリセルの第3および第4のスイッチをONとする書込電圧を出力している間、前記不揮発性メモリセルアレイの各列を複数のグループに分け、各グループを順次選択し、前記不揮発性メモリセルアレイにおいて当該選択したグループの各列の各不揮発性メモリセルが接続された各ビット線および各反転ビット線に前記基準ビット電圧を出力する制御を順次行うことを特徴とする請求項11に記載の不揮発性メモリ。不揮発性メモリセルを行列状に配列した不揮発性メモリセルを有する不揮発性メモリにおいて、前記不揮発性メモリセルは、揮発性記憶部と不揮発性記憶部とを有し、前記揮発性記憶部は、互いに相手の出力信号を各々に対する入力信号とする第1および第2のインバータからなるフリップフロップと、前記第1のインバータの出力ノードとビット線との間に介挿された第1のスイッチと、前記第2のインバータの出力ノードと反転ビット線との間に介挿された第2のスイッチとを有し、前記不揮発性記憶部は、前記第1のインバータの出力ノードと前記ビット線との間に直列に介挿された第3のスイッチおよび第1の抵抗変化型素子と、前記第2のインバータの出力ノードと前記反転ビット線との間に直列に介挿された第4のスイッチおよび第2の抵抗変化型素子とを有し、前記第1および第2の抵抗変化型素子は、前記ビット線および前記反転ビット線側に各々設けられ、前記第3および第4のスイッチは、前記第1のインバータの出力ノードおよび前記第2のインバータの出力ノード側に各々設けられており、前記第1および第2の抵抗変化型素子の各々は、前記第1または第2のインバータの出力ノードから前記ビット線または反転ビット線に向かう電流を通過させたときに第1の方向に抵抗値が変化し、前記ビット線または反転ビット線から前記第1または第2のインバータの出力ノードに向かう電流を通過させたときに前記第1の方向と逆方向の第2の方向に抵抗値が変化する抵抗変化素子であるものであり、前記不揮発性メモリは、データ線および反転データ線と、前記不揮発性メモリセルアレイの不揮発性メモリセルの各列のビット線と前記データ線の間に各々介挿された各スイッチと各列の反転ビット線と前記反転データ線の間に各々介挿された各スイッチとを有するカラムゲートと、通常動作時に書込データに応じた電圧を前記データ線および前記反転データ線に出力する手段であって、前記不揮発性メモリセルアレイにおいて前記揮発性記憶部から前記不揮発性記憶部にデータを書き込むストア時には、前記不揮発性メモリセルの揮発性記憶部において1/0を表現するのに用いられる2種類の電圧の中間の電圧を基準ビット線電圧として前記データ線および前記反転データ線に出力し、前記不揮発性メモリセルアレイにおいて前記不揮発性記憶部から前記揮発性記憶部にデータを書き込むリコール時には、通常動作時の前記揮発性記憶部において1/0を表現するのに用いられる2種類の電圧のうち低い方の電圧を基準ビット線電圧として前記データ線および前記反転データ線に出力する書込回路と、通常動作時に前記不揮発性メモリセルアレイにおいて行アドレスが示す行に属する各不揮発性メモリセルの前記第1および第2のスイッチをONにする手段であって、前記ストア時および前記リコール時には、前記不揮発性メモリセルアレイの全ての不揮発性メモリセルの前記第1および第2のスイッチをOFFとし、前記ストア時には前記不揮発性メモリセルアレイの各不揮発性メモリセルの行単位での前記第3および第4のスイッチのON/OFF制御を行い、前記リコール時には前記不揮発性メモリセルアレイの各不揮発性メモリセルの行単位での前記第3および第4のスイッチのON/OFF制御および前記第3および第4のスイッチをONとした各不揮発性メモリセルに対する低電位側電源電圧を低下させることにより当該各不揮発性メモリセルに対する電源電圧を立ち上げる制御を行う行デコーダと、通常動作時に前記不揮発性メモリセルアレイにおいて列アドレスが示す列の各不揮発性メモリセルが接続されたビット線および反転ビット線を前記データ線および前記反転データ線に各々接続させるための前記カラムゲートの制御を行う手段であって、前記ストア時および前記リコール時には、前記不揮発性メモリセルアレイの全ての列の各不揮発性メモリセルが接続された各ビット線および各反転ビット線を前記データ線および前記反転データ線に各々接続させるための前記カラムゲートの制御を行う列デコーダとを具備することを特徴とする不揮発性メモリ。不揮発性メモリセルを行列状に配列した不揮発性メモリセルを有する不揮発性メモリにおいて、前記不揮発性メモリセルは、揮発性記憶部と、不揮発性記憶部と、高電位側電源電圧を供給するための電源線と前記揮発性記憶部における高電位側電源ノードとの間に介挿された高電位側電源スイッチとを有し、前記揮発性記憶部は、互いに相手の出力信号を各々に対する入力信号とする第1および第2のインバータからなるフリップフロップと、前記第1のインバータの出力ノードとビット線との間に介挿された第1のスイッチと、前記第2のインバータの出力ノードと反転ビット線との間に介挿された第2のスイッチとを有し、前記不揮発性記憶部は、前記第1のインバータの出力ノードと前記ビット線との間に直列に介挿された第3のスイッチおよび第1の抵抗変化型素子と、前記第2のインバータの出力ノードと前記反転ビット線との間に直列に介挿された第4のスイッチおよび第2の抵抗変化型素子とを有し、前記第1および第2の抵抗変化型素子は、前記ビット線および前記反転ビット線側に各々設けられ、前記第3および第4のスイッチは、前記第1のインバータの出力ノードおよび前記第2のインバータの出力ノード側に各々設けられており、前記第1および第2の抵抗変化型素子の各々は、前記第1または第2のインバータの出力ノードから前記ビット線または反転ビット線に向かう電流を通過させたときに第1の方向に抵抗値が変化し、前記ビット線または反転ビット線から前記第1または第2のインバータの出力ノードに向かう電流を通過させたときに前記第1の方向と逆方向の第2の方向に抵抗値が変化する抵抗変化素子であるものであり、前記不揮発性メモリは、データ線および反転データ線と、前記不揮発性メモリセルアレイの不揮発性メモリセルの各列のビット線と前記データ線の間に各々介挿された各スイッチと各列の反転ビット線と前記反転データ線の間に各々介挿された各スイッチとを有するカラムゲートと、通常動作時に書込データに応じた電圧を前記データ線および前記反転データ線に出力する手段であって、前記不揮発性メモリセルアレイにおいて前記揮発性記憶部から前記不揮発性記憶部にデータを書き込むストア時には、前記不揮発性メモリセルの揮発性記憶部において1/0を表現するのに用いられる2種類の電圧の中間の電圧を基準ビット線電圧として前記データ線および前記反転データ線に出力し、前記不揮発性メモリセルアレイにおいて前記不揮発性記憶部から前記揮発性記憶部にデータを書き込むリコール時には、通常動作時の前記揮発性記憶部において1/0を表現するのに用いられる2種類の電圧のうち低い方の電圧を基準ビット線電圧として前記データ線および前記反転データ線に出力する書込回路と、通常動作時には、前記不揮発性メモリセルアレイにおいて行アドレスが示す行に属する各不揮発性メモリセルの前記第1および第2のスイッチをONにする手段であって、前記ストア時および前記リコール時には、前記不揮発性メモリセルアレイの全ての不揮発性メモリセルの前記第1および第2のスイッチをOFFとし、前記ストア時には前記不揮発性メモリセルアレイの各不揮発性メモリセルの行単位での前記第3および第4のスイッチのON/OFF制御を行い、前記リコール時には、前記不揮発性メモリセルアレイの各不揮発性メモリセルの行単位での前記第3および第4のスイッチのON/OFF制御と、前記第3および第4のスイッチをONとした各不揮発性メモリセルの前記高電位側電源スイッチをONにすることにより当該各不揮発性メモリセルに対する電源電圧を立ち上げる制御とを行う行デコーダと、通常動作時に前記不揮発性メモリセルアレイにおいて列アドレスが示す列の各不揮発性メモリセルが接続されたビット線および反転ビット線を前記データ線および前記反転データ線に各々接続させるための前記カラムゲートの制御を行う手段であって、前記ストア時および前記リコール時には、前記不揮発性メモリセルアレイの全ての列の各不揮発性メモリセルが接続された各ビット線および各反転ビット線を前記データ線および前記反転データ線に各々接続させるための前記カラムゲートの制御を行う列デコーダとを具備することを特徴とする不揮発性メモリ。前記各不揮発性メモリセルの各揮発性記憶部に高電位側電源電圧および低電位側電源線を供給するための各電源線が前記不揮発性メモリセルアレイの各列に沿って各行を横切る方向に各々配線されていることを特徴とする請求項15に記載の不揮発性メモリ。不揮発性メモリセルを行列状に配列した不揮発性メモリセルを有する不揮発性メモリにおいて、前記不揮発性メモリセルは、揮発性記憶部と、不揮発性記憶部と、低電位側電源電圧を供給するための電源線と前記揮発性記憶部における低電位側電源ノードとの間に介挿された低電位側電源スイッチとを有し、前記揮発性記憶部は、互いに相手の出力信号を各々に対する入力信号とする第1および第2のインバータからなるフリップフロップと、前記第1のインバータの出力ノードとビット線との間に介挿された第1のスイッチと、前記第2のインバータの出力ノードと反転ビット線との間に介挿された第2のスイッチとを有し、前記不揮発性記憶部は、前記第1のインバータの出力ノードと前記ビット線との間に直列に介挿された第3のスイッチおよび第1の抵抗変化型素子と、前記第2のインバータの出力ノードと前記反転ビット線との間に直列に介挿された第4のスイッチおよび第2の抵抗変化型素子とを有し、前記第1および第2の抵抗変化型素子は、前記ビット線および前記反転ビット線側に各々設けられ、前記第3および第4のスイッチは、前記第1のインバータの出力ノードおよび前記第2のインバータの出力ノード側に各々設けられており、前記第1および第2の抵抗変化型素子の各々は、前記第1または第2のインバータの出力ノードから前記ビット線または反転ビット線に向かう電流を通過させたときに第1の方向に抵抗値が変化し、前記ビット線または反転ビット線から前記第1または第2のインバータの出力ノードに向かう電流を通過させたときに前記第1の方向と逆方向の第2の方向に抵抗値が変化する抵抗変化素子であるものであり、前記不揮発性メモリは、データ線および反転データ線と、前記不揮発性メモリセルアレイの不揮発性メモリセルの各列のビット線と前記データ線の間に各々介挿された各スイッチと各列の反転ビット線と前記反転データ線の間に各々介挿された各スイッチとを有するカラムゲートと、通常動作時に書込データに応じた電圧を前記データ線および前記反転データ線に出力する手段であって、前記不揮発性メモリセルアレイにおいて前記揮発性記憶部から前記不揮発性記憶部にデータを書き込むストア時には、前記不揮発性メモリセルの揮発性記憶部において1/0を表現するのに用いられる2種類の電圧の中間の電圧を基準ビット線電圧として前記データ線および前記反転データ線に出力し、前記不揮発性メモリセルアレイにおいて前記不揮発性記憶部から前記揮発性記憶部にデータを書き込むリコール時には、通常動作時の前記揮発性記憶部において1/0を表現するのに用いられる2種類の電圧のうち低い方の電圧を基準ビット線電圧として前記データ線および前記反転データ線に出力する書込回路と、通常動作時に前記不揮発性メモリセルアレイにおいて行アドレスが示す行に属する各不揮発性メモリセルの前記第1および第2のスイッチをONにする手段であって、前記ストア時および前記リコール時には、前記不揮発性メモリセルアレイの全ての不揮発性メモリセルの前記第1および第2のスイッチをOFFとし、前記ストア時には前記不揮発性メモリセルアレイの各不揮発性メモリセルの行単位での前記第3および第4のスイッチのON/OFF制御を行い、前記リコール時には前記不揮発性メモリセルアレイの各不揮発性メモリセルの行単位での前記第3および第4のスイッチのON/OFF制御および前記第3および第4のスイッチをONとした各不揮発性メモリセルの前記低電位側電源スイッチをONにすることにより当該各不揮発性メモリセルに対する電源電圧を立ち上げる制御を行う行デコーダと、通常動作時に前記不揮発性メモリセルアレイにおいて列アドレスが示す列の各不揮発性メモリセルが接続されたビット線および反転ビット線を前記データ線および前記反転データ線に各々接続させるための前記カラムゲートの制御を行う手段であって、前記ストア時および前記リコール時には、前記不揮発性メモリセルアレイの全ての列の各不揮発性メモリセルが接続された各ビット線および各反転ビット線を前記データ線および前記反転データ線に各々接続させるための前記カラムゲートの制御を行う列デコーダとを具備することを特徴とする不揮発性メモリ。前記各不揮発性メモリセルの各揮発性記憶部に高電位側電源電圧および低電位側電源線を供給するための各電源線が前記不揮発性メモリセルアレイの各列に沿って各行を横切る方向に各々配線されていることを特徴とする請求項17に記載の不揮発性メモリ。揮発性記憶部と不揮発性記憶部とを有し、前記揮発性記憶部は、互いに相手の出力信号を各々に対する入力信号とする第1および第2のインバータからなるフリップフロップと、前記第1のインバータの出力ノードとビット線との間に介挿された第1のスイッチと、前記第2のインバータの出力ノードと反転ビット線との間に介挿された第2のスイッチとを有し、前記不揮発性記憶部は、前記第1のインバータの出力ノードと前記ビット線との間に直列に介挿された第3のスイッチおよび第1の抵抗変化型素子と、前記第2のインバータの出力ノードと前記反転ビット線との間に直列に介挿された第4のスイッチおよび第2の抵抗変化型素子とを有し、前記第1および第2の抵抗変化型素子は、前記第1のインバータの出力ノードおよび前記第2のインバータの出力ノード側に各々設けられ、前記第3および第4のスイッチは、前記ビット線および前記反転ビット線に各々設けられており、前記第1および第2の抵抗変化型素子の各々は、前記第1または第2のインバータの出力ノードから前記ビット線または反転ビット線に向かう電流を通過させたときに第1の方向に抵抗値が変化し、前記ビット線または反転ビット線から前記第1または第2のインバータの出力ノードに向かう電流を通過させたときに前記第1の方向と逆方向の第2の方向に抵抗値が変化する抵抗変化素子であることを特徴とする不揮発性メモリセル。前記第1および第2の抵抗変化型素子は、磁気トンネル接合素子または電界誘起巨大抵抗変化の発生する抵抗素子であることを特徴とする請求項19に記載の不揮発性メモリセル。請求項19に記載の不揮発性メモリセルにより構成された不揮発性メモリセルアレイを有する不揮発性メモリであって、前記不揮発性メモリセルの第3および第4のスイッチが電界効果トランジスタにより構成されており、前記不揮発性メモリセルにおいて前記揮発性記憶部から前記不揮発性記憶部にデータを書き込むストアを行う場合には、前記第1および第2のスイッチをOFFとし、通常動作時の前記揮発性記憶部に対する電源電圧よりも高いゲート電圧を与えて前記第3および第4のスイッチをONとし、前記揮発性記憶部において1/0を表現するのに用いられる2種類の電圧の中間の電圧を前記ビット線および前記反転ビット線に供給し、前記不揮発性メモリセルにおいて前記不揮発性記憶部から前記揮発性記憶部にデータを書き込むリコールを行う場合には、前記上述した特許文献1の不揮発性RAMには、幾つかの問題がある。まず、特許文献1の不揮発性RAMでは、抵抗変化型素子として、相変化メモリ素子を使用しているが、この相変化メモリ素子は、いわゆるモノポーラ型の抵抗変化素子であり、データ1を書き込む場合も、データ0を書き込む場合も同一方向の電流を流す必要がある。このため、データの書き込みのための制御が複雑になる。また、相変化メモリ素子は、書き込み特性と消去特性が大きく異なるので、高速に書き換えることができない。また、図25にも示すように、特許文献1の不揮発性RAMでは、フリップフロップを構成する2つのインバータの電源電流経路上に抵抗値の変化する相変化メモリ素子RrとRmが介挿されている。このため、フリップフロップがアンバランスとなり、SRAMの特性として最も重要なSNMStaticNoiseMargin;スタティックノイズマージンに大きな悪影響を与える。以下、このSNMへの悪影響について説明する。図26は一般的なSRAM用のメモリセルの構成を示す回路図である。図示の例では、PチャネルトランジスタP1、P2、NチャネルトランジスタN1、N2、Ta1およびTa2により1つのメモリセルが構成されている。図27a~dは、図26に示すメモリセルのSNMの特性を例示するものである。図27a~dにおいて、横軸はトランジスタP1およびN1の共通接続点の電圧V0を示し、縦軸はトランジスタP2およびN2の共通接続点の電圧V1を示す。図27a~dにおいて破線の曲線および実線の曲線は各々バタフライ曲線と呼ばれる。これらの2本のバタフライ曲線は、途中で互いに交差して、上下および左右の位置関係が入れ替わる。そして、図27a~dの各々には、破線のバタフライ曲線と実線のバタフライ曲線との間に挟まれた2つの領域内に各々収まる2個の正方形が描かれているが、この正方形の大きさがSNMの大きさである。さらに詳述すると、破線のバタフライ曲線が右上、実線のバタフライ曲線が左下となる領域における両バタフライ曲線間の正方形は、トランジスタP1およびN1の両ドレインの接続点の電圧V0を上昇させるようなノイズが発生するとき、メモリセルの記憶内容を反転させないノイズレベルの許容値を示すSNM以下、便宜上、第1のSNMというである。また、実線のバタフライ曲線が右上、破線のバタフライ曲線が左下となる領域における両バタフライ曲線間の正方形は、トランジスタP2およびN2の両ドレインの接続点の電圧V1を上昇させるようなノイズが発生するとき、メモリセルの記憶内容を反転させないノイズレベルの許容値を示すSNM以下、便宜上、第2のSNMというである。図27aおよびcは、SRAMの電源電圧VDDを1.0VとしたときのSNM特性を各々例示している。図27aに示す例では、メモリセルを構成する各トランジスタのベータ値βや閾値電圧Vtのバランスが取れており、第1のSNMおよび第2のSNMが同程度であり、かつ、いずれも十分な大きさとなっている。従って、このメモリセルでは、安定したライトアクセスおよびリードアクセスが可能である。ところが、バタフライ曲線は、トランジスタP1、N1、P2、N2の各々のベータ値のバランスや閾値電圧のバランスに左右される。例えば図27aにおいて、トランジスタP2のベータ値βpとトランジスタN2のベータ値βnとのベータレシオβp/βnが高くなると、破線のバタフライ曲線は右上方向に張り出す。逆にこのベータレシオβp/βnが低くなると、破線のバタフライ曲線は、左下方向に退行する。また、トランジスタN2の閾値電圧Vtnが増加して、トランジスタP2の閾値電圧Vtpが減少すると、破線のバタフライ曲線が急激に立ち下がる電圧V0が高くなる。逆にトランジスタN2の閾値電圧Vtnが減少して、トランジスタP2の閾値電圧Vtpが増加すると、破線のバタフライ曲線が急激に立ち下がる電圧V0は低くなる。また、電圧V0を0VからVDDまで上昇させる過程において、トランジスタN2がONするとき、このトランジスタN2にトランジスタTa2を介して電流が流れ込むため、電圧V1はVSSレベル0Vまで下がり切らず、VSSレベルから浮く。仮にトランジスタTa2を介して流れ込む電流が一定である場合、このときの電圧V1のVSSレベルからの浮きは、トランジスタN2の閾値電圧Vtnが高いほど、あるいはトランジスタN2のベータ値βnが低いほど大きくなる。このように破線のバタフライ曲線は、トランジスタP2、N2の閾値電圧やベータ値の変化の影響を受ける。一方、実線のバタフライ曲線は、主にトランジスタP1、N1のベータ値のバランス、閾値電圧のバランスの変化の影響を受ける。このようにバタフライ曲線が各トランジスタの閾値電圧やベータ値の変化の影響を受けるため、第1および第2のSNMも、各トランジスタの閾値電圧やベータ値の変化の影響を受けることとなる。図27cに示す例では、メモリセルを構成する各トランジスタの閾値電圧Vtまたはベータ値間にアンバランスが生じており、第1のSNMは十分な大きさがあるが、第2のSNMがやや小さくなっている。このようにメモリセルを構成する各トランジスタの特性具体的には閾値電圧VTやベータ値がばらつくと、これに起因して第1および第2のSNMの各々の大きさにばらつきが生じる。また、SRAMの電源電圧VDDが小さくなると、メモリセルを構成する各トランジスタの特性ばらつきの第1および第2のSNMに対する影響の度合いが大きくなる。図27bおよびdはその例を示すものである。この図27bおよびdの例では、SRAMの電源電圧VDDを0.5Vとしている。図27bに示す例では、電源電圧VDDが0.5Vであるため、第1および第2のSNMはかなり小さなものとなるが、メモリセルを構成する各トランジスタの特性のバランスが取れているため、第1および第2のSNMは、正常なライトアクセスおよびリードアクセスを可能ならしめる大きさとなっている。ところが、図27dに示す例では、メモリセルを構成する各トランジスタの特性に微妙なアンバランスがあり、その影響により第2のSNMが殆どなくなっている。このように動作マージンが不足した状態ではライトアクセスおよびリードアクセスに支障が生じる。このようにメモリセルを構成する各トランジスタの特性にアンバランスが生じると、SRAMのSNMが悪影響を受け、特に電源電圧VDDが低いときにその悪影響が大きくなる。しかるに特許文献1の技術では、このようなSRAMのメモリセルを構成する2つのインバータの電源電流経路に抵抗値が変化する相変化メモリ素子を各々介挿している。このような相変化メモリ素子を介挿した場合、一方のインバータを構成するトランジスタP0およびN0と他方のインバータを構成するトランジスタP1およびN1図25参照とで、バイアス条件にアンバランスが生じる。この結果、各インバータを構成するトランジスタの特性にアンバランスが生じ、メモリセルのSNMを大きく劣化させるのである。以上はSRAMの静的動作の分析であるが、さらに加えて、動的な動作を鑑みても、ノードS0にトランジスタNsのゲート容量が加わり、ノードS0とノードS1とで容量がアンバランスになっており、この容量のアンバランスが動的な動作マージンを低下させる。この発明は、以上説明した事情に鑑みてなされたものであり、その第1の目的は、SRAMとしての機能を損なうことなく、揮発性記憶部の記憶データの書き換え、記憶データを不揮発性記憶部に書き込むストア、不揮発性記憶部から揮発性記憶部にデータを書き込むリコールの動作を容易に行うことができる不揮発性メモリセルおよび不揮発性メモリを提供することにある。また、この発明の第2の目的は、セルを構成する素子の特性ばらつきに強い不揮発性メモリセルおよび不揮発性メモリを提供することにある。また、この発明の第3の目的は、少ない素子数小さい面積で高速動作可能な不揮発性メモリセルおよび不揮発性メモリを提供することにある。この発明は、揮発性記憶部と不揮発性記憶部とを有し、前記揮発性記憶部は、互いに相手の出力信号を各々に対する入力信号とする第1および第2のインバータからなるフリップフロップと、前記第1のインバータの出力ノードとビット線との間に介挿された第1のスイッチと、前記第2のインバータの出力ノードと反転ビット線との間に介挿された第2のスイッチとを有し、前記不揮発性記憶部は、前記第1のインバータの出力ノードと前記ビット線との間に直列に介挿された第3のスイッチおよび第1の抵抗変化型素子と、前記第2のインバータの出力ノードと前記反転ビット線との間に直列に介挿された第4のスイッチおよび第2の抵抗変化型素子とを有し、前記第1および第2の抵抗変化型素子は、前記ビット線および前記反転ビット線側に各々設けられ、前記第3および第4のスイッチは、前記第1のインバータの出力ノードおよび前記第2のインバータの出力ノード側に各々設けられており、前記第1および第2の抵抗変化型素子の各々は、前記第1または第2のインバータの出力ノードから前記ビット線または反転ビット線に向かう電流を通過させたときに第1の方向に抵抗値が変化し、前記ビット線または反転ビット線から前記第1または第2のインバータの出力ノードに向かう電流を通過させたときに前記第1の方向と逆方向の第2の方向に抵抗値が変化する抵抗変化素子であることを特徴とする不揮発性メモリセルを提供する。かかる発明によれば、第1および第2のスイッチをOFF、第3および第4のスイッチをONとし、ビット線および反転ビット線にデータ1/0を表現するための2種類の電圧の中間の電圧を与えることにより、揮発性記憶部の記憶データに対応した電流であって、互いに逆方向の電流を第1および第2の抵抗変化型素子に流し、第1および第2の抵抗変化型素子の各抵抗値を互いに逆方向に変化させることができるストア動作。この場合、第1および第2の抵抗変化型素子の各抵抗値の大小関係が不揮発性記憶部の記憶データを表す。また、第1および第2のスイッチをOFF、第3および第4のスイッチをONとし、ビット線および反転ビット線に0Vを与えて揮発性記憶部のフリップフロップに対する電源電圧を立ち上げると、揮発性記憶部の第1のインバータの出力ノードに対する電流と第2のインバータの出力ノードに対する電流との間に不揮発性記憶部の記憶データ第1および第2の抵抗変化型素子の各抵抗値の大小関係に応じた差を生じさせ、揮発性記憶部に不揮発性記憶部の記憶データを書き込むことができるリコール動作。そして、第3および第4のスイッチをOFFとすれば、第1および第2の抵抗変化型素子を揮発性記憶部から切り離し、揮発性記憶部を通常のSRAMのメモリセルとして動作させることができる。この場合、揮発性記憶部には、その機能を損なう余分な回路および寄生的な容量が一切接続されていないので、高いSNMが得られる。従って、この発明によれば、SRAMとしての機能を損なうことなく、揮発性記憶部の記憶データの書き換え、記憶データを不揮発性記憶部に書き込むストア、不揮発性記憶部から揮発性記憶部にデータを書き込むリコールの動作を容易に行うことができる不揮発性メモリセルおよび不揮発性メモリを実現することができる。また、この発明において、不揮発性記憶部では、2つの抵抗変化型素子の抵抗値の大小関係が記憶データを示す。また、ストア時には、互いに逆方向の電流を第1および第2の抵抗変化型素子に流し、第1および第2の抵抗変化型素子の各抵抗値を互いに逆方向に変化させる。従って、抵抗変化型素子の特性ばらつきが大きくても、ストア時には、第1および第2の抵抗変化型素子の各抵抗値の大小関係を揮発性記憶部の記憶データに応じた大小関係とすることができる。よって、この発明によれば、セルを構成する素子の特性ばらつきに強い不揮発性メモリセルおよび不揮発性メモリを実現することができる。また、この発明によれば、不揮発性メモリセルに設ける不揮発性記憶部の素子数が少なく、また、ストア時およびリコール時に抵抗変化型素子に流す電流が少なくて済むので、面積が小さくて安価な不揮発性メモリのチップを実現することができる。好ましい態様では、抵抗変化型素子として、MTJ素子や電界誘起巨大抵抗変化の発生する抵抗素子が用いられる。この態様によれば、高速にストアおよびリコールを行うことができる。なお、第1の抵抗変化型素子と第3のスイッチの位置関係および第2の抵抗変化型素子と第4のスイッチの位置関係を入れ替えてもよい。この場合も、上記と同様なストア動作が得られる。また、リコール時には、ビット線および反転ビット線に対し、データ1/0を表現するための2種類の電圧のうち高い方の電圧を与えることにより上記と同様なリコール動作が得られる。他の好ましい態様において、この発明による不揮発性メモリセルからなる不揮発性メモリセルアレイを備えた不揮発性メモリは、同不揮発性メモリは電源電圧を昇圧して出力する昇圧回路を備えており、ストア動作時には、この昇圧回路の出力電圧をフリップフロップに対する電源電圧、第3および第4のスイッチをONさせるための書込電圧として用いる。従って、不揮発性メモリに対する電源電圧を、SRAMを動作させることが可能な最低限の電圧とすることができる。以下、図面を参照し、この発明の実施形態について説明する。なお、以下の実施形態において、トランジスタはMOSFETMetalOxideSemiconductorFieldEffectTransistor;金属-酸化膜-半導体構造の電界効果トランジスタを指す。<第1実施形態>図1は、この発明の第1実施形態である不揮発性メモリセル10の構成を示す回路図である。この不揮発性メモリセル10は、揮発性記憶部11と、不揮発性記憶部12とを有する。揮発性記憶部11は、通常のSRAMにおいてメモリセルとして用いられるものと同様な構成を有している。より具体的には、揮発性記憶部11は、PチャネルトランジスタP1およびNチャネルトランジスタN1からなるインバータINV1と、PチャネルトランジスタP2およびNチャネルトランジスタN2からなるインバータINV2と、第1および第2のスイッチとしてのNチャネルトランジスタTa1およびTa2を有している。ここで、インバータINV1およびINV2は、互いに相手の出力信号を各々に対する入力信号としており、フリップフロップを構成している。このフリップフロップは、高電位側電源電圧VDCを供給するための電源線と低電位側電源電圧VSSを供給するための電源線との間に介挿されている。NチャネルトランジスタTa1は、インバータINV1の出力ノードV1とビット線BLとの間に介挿されている。また、NチャネルトランジスタTa2は、インバータINV2の出力ノードV2と反転ビット線BLBとの間に介挿されている。これらのNチャネルトランジスタTa1およびTa2は、行選択電圧WLがアクティブレベルとなることによりONとなる。これによりビット線BLおよび反転ビット線BLBを介した揮発性記憶部11のフリップフロップへのデータ書き込みと、揮発性記憶部11のフリップフロップからビット線BLおよび反転ビット線BLBへのデータ読み出しが可能になる。不揮発性記憶部12は、インバータINV1の出力ノードV1とビット線BLとの間に直列に介挿された第3のスイッチとしてのNチャネルトランジスタTw1および抵抗変化型素子R1と、インバータINV2の出力ノードV2と反転ビット線BLBとの間に直列に介挿された第4のスイッチとしてのNチャネルトランジスタTw2および抵抗変化型素子R2とを有する。ここで、NチャネルトランジスタTw1は、ソースがインバータINV1の出力ノードV1に接続され、ドレインが抵抗変化型素子R1の一端に接続されている。そして、抵抗変化型素子R1の他端はビット線BLに接続されている。また、NチャネルトランジスタTw2は、ソースがインバータINV2の出力ノードV2に接続され、ドレインが抵抗変化型素子R2の一端に接続されている。そして、抵抗変化型素子R2の他端は反転ビット線BLBに接続されている。そして、NチャネルトランジスタTw1およびTw2の各ゲートには書込電圧WREが与えられる。抵抗変化型素子R1およびR2の各々は、NチャネルトランジスタTw1およびTw2がONである状態において、インバータINV1INV2の出力ノードからビット線BL反転ビット線BLBに向かう逆方向電流を通過させたときに抵抗値が第1の方向例えば増加方向に変化し、ビット線BL反転ビット線BLBからインバータINV1INV2の出力ノードに向かう順方向電流を通過させたときに第1の方向と逆方向の第2の方向例えば減少方向に抵抗値が変化する抵抗変化素子である。不揮発性記憶部12では、この抵抗変化型素子R1およびR2の大小関係が記憶データの1/0を表す。一例として、抵抗変化型素子R1およびR2は、スピン注入型MTJ素子である。ここで、抵抗変化型素子R1およびR2をスピン注入型MTJ素子とする場合、抵抗変化型素子R1であるスピン注入型MTJ素子のピン層をNチャネルトランジスタTw1のドレインに、フリー層をビット線BLに接続し、抵抗変化型素子R2であるスピン注入型MTJ素子のピン層をNチャネルトランジスタTw2のドレインに、フリー層を反転ビット線BLBに各々接続する。このようにすることで、上記のような抵抗変化型素子R1およびR2の抵抗変化特性を得ることができる。あるいは抵抗変化型素子R1およびR2として、ReRAMのメモリセルに用いられるCERColossalElectro-Resistance;電界誘起巨大抵抗変化抵抗素子を利用してもよい。本実施形態では、揮発性記憶部11に記憶されたデータを不揮発性記憶部12に書き込むストアと、不揮発性記憶部12に記憶されたデータを揮発性記憶部11に書き込むリコールが可能である。本実施形態では、このストアとリコールを行わせるため、適切なレベルの書込電圧WREによりNチャネルトランジスタTw1およびTw2がONとされ、抵抗変化型素子R1およびR2が揮発性記憶部11のインバータINV1の出力ノードV1およびインバータINV2の出力ノードV2に各々接続される。図2は不揮発性メモリセル10を1.2Vの電源電圧で動作させる場合の動作条件を示している。以下、図2を参照し、本実施形態の動作を説明する。図2に示す例では、高電位側電源電圧VDCが1.2V、低電位側電源電圧VSSが0Vとなっている。不揮発性メモリセル10を通常のSRAMのメモリセルとして動作させる場合には、書込電圧WREが0Vとされる。この結果、NチャネルトランジスタTw1およびTw2がOFFとなり、抵抗変化型素子R1およびR2が揮発性記憶部11から切り離される。この状態では、ビット線BLおよびBLBを介した揮発性記憶部11へのアクセスが可能である。図2には、揮発性記憶部11からのデータ読み出しの動作条件が示されている。揮発性記憶部11からのデータ読み出しを行うために、行選択電圧WLが1.2Vとされ、NチャネルトランジスタTa1およびTa2がONとされる。そして、揮発性記憶部11にデータ1が記憶されている場合には、インバータINV1の出力ノードV1の電圧約1.2Vがビット線BLに、インバータINV2の出力ノードV2の電圧約0Vがビット線BLBに読み出される。また、揮発性記憶部11にデータ0が記憶されている場合には、インバータINV1の出力ノードV1の電圧約0Vがビット線BLに、インバータINV2の出力ノードV2の電圧約1.2Vがビット線BLBに読み出される。図示は省略したが、揮発性記憶部11へのデータ書き込みを行う場合には、ビット線BLおよびBLBからインバータINV1の出力ノードV1およびインバータINV2の出力ノードV2に、書込データに対応した電圧が各々与えられ、書込データがインバータINV1およびINV2からなるフリップフロップに保持される。不揮発性メモリセル10の電源を切断する場合には、電源切断に先立って、揮発性記憶部11に記憶されたデータを不揮発性記憶部12に転送するストアが行われる。図2に示す例では、行選択電圧WLが0V、書込電圧WREが1.5Vとされ、ビット線BLおよび反転ビット線BLBに対する電圧は0.6Vとされる。ここで、1.5Vの電圧は、1.2Vの電源電圧を昇圧することにより生成され、0.6Vの電圧は同電源電圧を降圧することにより生成される。書込電圧WREを1.5Vにするのは、次の理由による。まず、例えばインバータINV1の出力ノードV1の電圧が0V、インバータINV2の出力ノードV2の電圧が1.2Vであったとする。この場合において、仮に書込電圧WREを電源電圧と同じ1.2Vにすると、抵抗変化型素子R2に印加可能な電圧の最大値が、この書込電圧WRE=1.2Vと反転ビット線BLBの電圧0.6Vとの差分0.6VからNチャネルトランジスタTw2の閾値分だけ低下した電圧となる。逆にインバータINV1の出力ノードV1の電圧が1.2V、インバータINV2の出力ノードV2の電圧が0Vである場合には、抵抗変化型素子R1に印加可能な電圧の最大値が、この書込電圧WRE=1.2Vとビット線BLの電圧0.6Vとの差分0.6VからNチャネルトランジスタTw1の閾値分だけ低下した電圧となる。このような抵抗変化型素子R1およびR2への印加電圧の低下は、確実なストア動作の妨げとなるので好ましくない。また、抵抗変化型素子R1およびR2の抵抗値の変化を生じさせる十分な電流を各抵抗変化型素子に流すために、NチャネルトランジスタTw1およびTw2の抵抗を小さくする必要がある。このため、書込電圧WREを電源電圧1.2Vより高い1.5Vにしているのである。1.5Vの書込電圧WREが出力され、NチャネルトランジスタTw1およびTw2がONになると、不揮発性記憶部12ではストア動作が行われる。ここで、揮発性記憶部11にデータ1が記憶された状態では、インバータINV1の出力ノードV1の電圧が1.2V、インバータINV2の出力ノードV2の電圧が0Vとなっている。この状態において、NチャネルトランジスタTw1およびTw2がONになると、インバータINV1の出力ノードV11.2Vからビット線BL0.6Vに向かう逆方向電流が抵抗変化型素子R1に流れ、抵抗変化型素子R1の抵抗値が上昇する。また、ビット線BLB0.6VからインバータINV2の出力ノードV20Vに向かう順方向電流が抵抗変化型素子R2に印加され、抵抗変化型素子R2の抵抗値が低下する。このようにデータ1のストアにより、不揮発性記憶部12の抵抗変化型素子R1は高抵抗に、抵抗変化型素子R2は低抵抗になる。一方、揮発性記憶部11にデータ0が記憶された状態では、インバータINV1の出力ノードV1の電圧が0V、インバータINV2の出力ノードV2の電圧が1.2Vとなっている。この状態において、NチャネルトランジスタTw1およびTw2がONになると、ビット線BL0.6VからインバータINV1の出力ノードV10Vに向かう順方向電流が抵抗変化型素子R1に流れ、抵抗変化型素子R1の抵抗値が低下する。また、インバータINV2の出力ノードV21.2Vから反転ビット線BLB0.6Vに向かう逆方向電流が抵抗変化型素子R2に流れ、抵抗変化型素子R2の抵抗値が上昇する。このようにデータ0のストアにより、不揮発性記憶部12の抵抗変化型素子R1は低抵抗に、抵抗変化型素子R2は高抵抗になる。抵抗変化型素子R1およびR2として、非特許文献1のMTJ素子を用いた場合は、抵抗変化型素子に対する印加電圧を0.6V以上確保できればストアが可能であり、そのとき抵抗変化型素子に流れる電流は、49μAとなる。次に不揮発記憶部12に記憶されたデータを揮発性記憶部11に書き込むリコール動作について説明する。リコール動作では、行選択電圧WLを0VとしてNチャネルトランジスタTa1およびTa2をOFFとする。また、書込電圧WREを0.5VとしてNチャネルトランジスタTw1およびTw2をONさせ、抵抗変化型素子R1およびR2を揮発性記憶部11のインバータINV1の出力ノードV1およびインバータINV2の出力ノードV2に各々接続する。ここで、書込電圧WREを揮発性記憶部11に対する電源電圧よりも低い0.5Vとするのは、リコール動作時に抵抗変化型素子R1およびR2に流れる電流を制限して低消費電力にすると同時に、誤書き込みを防止するために、抵抗変化型素子R1およびR2に過大な電圧が印加されないようにするためである。そして、リコール動作では、ビット線BLおよびBLBに対する電圧を、揮発性記憶部11においてデータ1/0を表現するための2種類の電圧のうち低い方の電圧、具体的には0Vに保ち、書込電圧WREを0.5Vに保った状態で、不揮発性メモリセル10に対する高電位側電源電圧VDCを0Vから1.2Vに上昇させる。ここで、不揮発性記憶部12がデータ1を記憶している場合、抵抗変化型素子R1が高抵抗、抵抗変化型素子R2が低抵抗となっている。この状態で、高電位側電源電圧VDCが0Vから1.2Vに上昇すると、インバータINV1の出力ノードV1から抵抗変化型素子R1を介してビット線BLに向けて流れる電流よりもインバータINV2の出力ノードV2から抵抗変化型素子R2を介して反転ビット線BLBに向けて流れる電流の方が大きくなるので、出力ノードV1の電圧の方が出力ノードV2の電圧より高くなる。この結果、揮発性記憶部11は、インバータINV1の出力ノードV1がHighレベル、インバータINV2の出力ノードV2がLowレベルとなり、この状態を保持する。すなわち、データ1が揮発性記憶部11に記憶され、データ1のリコールが完了する。このとき、抵抗変化型素子R1およびR2に流れる電流は、非特許文献1のMTJ素子を用いれば、それぞれ10μA、15μA程度になる。一方、不揮発性記憶部12がデータ0を記憶している場合、抵抗変化型素子R1が低抵抗、抵抗変化型素子R2が高抵抗となっている。この場合、リコールを行うために、高電位側電源電圧VDCを0Vから1.2Vに上昇させると、インバータINV1の出力ノードV1から抵抗変化型素子R1を介してビット線BLに向けて流れる電流よりもインバータINV2の出力ノードV2から抵抗変化型素子R2を介して反転ビット線BLBに向けて流れる電流の方が小さくなるので、出力ノードV2の電圧の方が出力ノードV1の電圧より高くなる。この結果、揮発性記憶部11は、インバータINV1の出力ノードV1がLowレベル、インバータINV2の出力ノードV2がHighレベルとなり、この状態を保持する。すなわち、データ0が揮発性記憶部11に記憶され、データ0のリコールが完了する。リコールが完了すると、書込電圧WREが0Vとされ、抵抗変化型素子R1およびR2が揮発性記憶部11から切り離される。これによりSRAMとしての動作が開始される。この状態において、揮発性記憶部11は、完全対称性のある6Tr構成のSRAMのメモリセルと同様な構成を有するので、広いSNMが得られる。図3は不揮発性メモリセル10を0.6Vの極低電源電圧で動作させる場合の動作条件を示している。不揮発性メモリセル10を通常のSRAMのメモリセルとして動作させる場合には、不揮発性メモリセル10に対する高電位側電源電圧VDCを0.6Vとしてもよい。しかし、ストアを行わせる場合には、不揮発性メモリセル10に対する高電位側電源電圧VDCを1.2Vとし、書込電圧WREを1.5Vとする。この場合、不揮発性メモリセル10を搭載したメモリチップに対する電源電圧は0.6Vであるので、この電源電圧を昇圧することにより、高電位側電源電圧VDC、書込電圧WREを生成する。ストアの動作は図2と同様である。次にリコール動作について説明する。リコール動作では、書込電圧WREを0.3Vにする。書込電圧WREを0.3Vにするのは、メモリチップの電源電圧が0.6Vと低く、超低消費電力を目指しているので、できるだけ抵抗変化型素子R1およびR2の消費電流を絞るためである。しかし、前掲図2のようにリコール時の書込電圧WREを0.6Vとしても動作上は問題ない。次にこの状態で高電位側電源電圧VDCを0Vから0.6Vに上昇させる。ここで、不揮発性記憶部12がデータ1を記憶している場合、抵抗変化型素子R1が高抵抗、抵抗変化型素子R2が低抵抗となっているので、前掲図2と同じく、出力ノードV1がHigh、出力ノードV2がLowとなり、揮発性記憶部11にデータ1が保持される。リコール時に不揮発性記憶部12がデータ0を記憶している場合の動作も同様である。このリコールが完了すると、書込電圧WREが0Vとされ、抵抗変化型素子R1およびR2が揮発性記憶部11から分離される。これにより揮発性記憶部11は、電源電圧VDC=0.6Vの供給を受けて通常のSRAMのメモリセルとして動作する。<第2実施形態>図4は、この発明の第2実施形態である不揮発性メモリセル10Aの構成を示す回路図である。この不揮発性メモリセル10Aは、上記第1実施形態のものと同様な揮発性記憶部11と、不揮発性記憶部12Aとを有する。ここで、不揮発性記憶部12Aは、上記第1実施形態におけるNチャネルトランジスタTw1と抵抗変化型素子R1との位置関係、NチャネルトランジスタTw2と抵抗変化型素子R2との位置関係を各々入れ替えた構成となっている。さらに詳述すると、抵抗変化型素子R1およびR2を例えばスピン注入型MTJ素子とする場合、不揮発性記憶部12Aでは、インバータINV1INV2の出力ノードV1V2に抵抗変化型素子R1R2のフリー層が接続され、この抵抗変化型素子R1R2のピン層にNチャネルトランジスタTw1Tw2のドレインが接続され、このNチャネルトランジスタTw1Tw2のソースがビット線BL反転ビット線BLBに接続されている。図5は本実施形態における不揮発性メモリセル10Aを0.6Vの電源電圧で動作させる動作条件を例示する図である。本実施形態では、抵抗変化型素子R1およびR2への書き込みを行う際に1.2Vの電源電圧が必要であるため、チップの電源電圧VDD=0.6Vを昇圧回路により昇圧して、不揮発性メモリセル10Aに対する電源電圧VDC=1.2V、書込電圧WRE=1.5Vを生成する。なお、前掲図2のように、チップの電源電圧VDDが1.2Vである場合、昇圧を行うことなく、この電源電圧VDDを不揮発性メモリセル10Aに対する電源電圧VDCとすればよい。ストア動作では、行選択電圧WLを0VとしてNチャネルトランジスタTa1およびTa2をOFFとし、書込電圧WREを1.5VとしてNチャネルトランジスタTw1およびTw2をONとする。また、ビット線BLおよび反転ビット線BLBに対する電圧を、揮発性記憶部11においてデータ1/0を表現するために用いられる2種類の電圧すなわち、1.2Vと0Vの中間電圧である0.6Vとする。揮発性記憶部11にデータ1が記憶されている場合、インバータINV1の出力ノードV1の電圧が1.2V、インバータINV2の出力ノードV2の電圧が0Vとなっている。この状態において、NチャネルトランジスタTw1およびTw2がONになると、インバータINV1の出力ノードV11.2Vからビット線BL0.6Vに向かう順方向電流が抵抗変化型素子R1に流れ、抵抗変化型素子R1は低抵抗となる。また、反転ビット線BLB0.6VからインバータINV2の出力ノードV20Vに向かう逆方向電流が抵抗変化型素子R2に流れ、抵抗変化型素子R2は高抵抗となる。一方、揮発性記憶部11にデータ0が記憶されている場合、インバータINV1の出力ノードV1の電圧が0V、インバータINV2の出力ノードV2の電圧が1.2Vとなっている。この状態において、NチャネルトランジスタTw1およびTw2がONになると、ビット線BL0.6VからインバータINV1の出力ノードV10Vに向かう逆方向電流が抵抗変化型素子R1に流れ、抵抗変化型素子R1は高抵抗となる。また、インバータINV2の出力ノードV21.2Vから反転ビット線BLB0.6Vに向かう順方向電流が抵抗変化型素子R2に流れ、抵抗変化型素子R2は低抵抗となる。次にリコール動作について説明する。リコール時は、行選択電圧WLを0Vとして、NチャネルトランジスタTa1およびTa2をOFFとする。また、ビット線BLおよび反転ビット線BLBに対する電圧を、通常動作時の揮発性記憶部11においてデータ1/0を表現するために用いられる2種類の電圧すなわち、0.6Vと0Vのうち高い方の電圧である0.6Vとする。また、書込電圧WREを0.3Vとし、NチャネルトランジスタTw1およびTw2をONにして、抵抗変化型素子R1およびR2をインバータINV1の出力ノードV1およびインバータINV2の出力ノードV2に各々接続する。この状態において、不揮発性メモリセル10Aに対する電源電圧VDCを0Vから通常動作時の電源電圧である0.6Vに立ち上げる。ここで、ビット線BLおよびBLBに対する電圧が0.6V、書込電圧WEが0.3Vであるので、NチャネルトランジスタTw1Tw2がONを維持するノードV1V2の電圧の上限値は、書込電圧WREの電圧値0.3VからNチャネルトランジスタTw1Tw2の閾値電圧を差し引いた電圧である。従って、不揮発性メモリセル10Aに対する電源電圧VDCが0Vから0.6Vに立ち上がる過程において、ノードV1V2の電圧がこの上限値以下である期間は、ビット線BL反転ビット線BLBからNチャネルトランジスタTw1Tw2を介してノードV1V2に電流が流入し得る。しかし、ノードV1の電圧がこの上限値を越えるとNチャネルトランジスタTw1がOFFとなり、ノードV2の電圧がこの上限値を越えるとNチャネルトランジスタTw2がOFFとなる。以下、この点を踏まえて、不揮発性メモリセル10Aに対する電源電圧VDCが0Vから0.6Vに立ち上がる過程における各部の動作を説明する。まず、不揮発性記憶部10Aに対してデータ1がストアされている場合、抵抗変化型素子R1が低抵抗、抵抗変化型素子R2が高抵抗となっている。この状態において、不揮発性メモリセル10Aに対する電源電圧VDCが0Vから上昇し始めると、ノードV1の電圧はビット線BLに対する電圧0.6VをNチャネルトランジスタTw1および抵抗変化型素子R1とからなる直列抵抗とNチャネルトランジスタN1およびPチャネルトランジスタP1からなる並列抵抗とにより内分した電圧となる。また、ノードV2の電圧はビット線BLBに対する電圧0.6VをNチャネルトランジスタTw2および抵抗変化型素子R2とからなる直列抵抗とNチャネルトランジスタN2およびPチャネルトランジスタP2からなる並列抵抗とにより内分した電圧となる。ここで、抵抗変化型素子R1が低抵抗、抵抗変化型素子R2が高抵抗であるので、前者の内分比の方が後者の内分比よりも大きい。このため、不揮発性メモリセル10Aに対する電源電圧VDCが0Vから上昇する過程において、ノードV1の電圧がノードV2の電圧よりも高くなる。そして、ノードV1の電圧が高くなると、NチャネルトランジスタN2のON抵抗が低くなり、PチャネルトランジスタP2のON抵抗が高くなるので、抵抗変化型素子R2を介したNチャネルトランジスタN2への電流の流入があってもノードV2の電圧は低く抑えられる。そして、電源電圧VDCの上昇に伴ってノードV1の電圧が上昇し、上述した上限値を越えると、NチャネルトランジスタTw1がOFFとなる。しかし、この時点では、インバータINV1およびINV2からなる揮発性記憶部11はデータ1V1=Highレベル、V2=Lowレベルの保持動作を完了しているので、NチャネルトランジスタTw1がOFFとなることがリコール動作に影響を与えることはない。このようにしてデータ1のリコールが完了する。一方、不揮発性記憶部10Aに対してデータ0がストアされている場合、抵抗変化型素子R1が高抵抗、抵抗変化型素子R2が低抵抗となっている。この場合、NチャネルトランジスタTw1および抵抗変化型素子R1とからなる直列抵抗とNチャネルトランジスタN1およびPチャネルトランジスタP1からなる並列抵抗との内分比に比べて、NチャネルトランジスタTw2および抵抗変化型素子R2とからなる直列抵抗とNチャネルトランジスタN2およびPチャネルトランジスタP2からなる並列抵抗との内分比の方が大きくなる。このため、不揮発性メモリセル10Aに対する電源電圧VDCが0Vから上昇する過程において、ノードV2の電圧がノードV1の電圧よりも高くなり、揮発性記憶部11はデータ0V1=Lowレベル、V2=Highレベルの保持動作を行うこととなる。以上のようにしてリコール動作が完了すると、その後、書込電圧WREが0Vとされ、抵抗変化型素子R1およびR2が揮発性記憶部11から分離される。そして、不揮発性メモリセル10Aに対する電源電圧VDCが0.6Vとされ、通常のSRAMと同様な揮発性記憶部10Aの読み出し動作および書き込み動作が行われる。<第3実施形態>図6は、この発明の第3実施形態である不揮発性RAMの全体構成を示すブロック図である。図6において、不揮発性RAMセルアレイ100は、上記第1実施形態の不揮発性メモリセル10を行列状に配列したセルアレイである。この例では、不揮発性RAMセルアレイ100のメモリ容量は、64Mビット4M×16ビットである。制御部500は、制御回路501と電源制御回路510とを有する。ここで、制御回路501は、外部から与えられるチップイネーブル信号CEB、出力許可信号OEB、ストア指示信号STR、リコール指示信号RCL等に応じて、電源制御回路510、アドレス入力回路550、行デコーダ200、列デコーダ300、書込回路800および入出力バッファ700を制御する回路である。ここで、チップイネーブル信号CEB、出力許可信号OEBは、通常のSRAMに使用される制御信号である。ストア指示信号STRおよびリコール指示信号RCLは、本実施形態に特有の制御信号であり、各々、不揮発性RAMにストアを行わせる場合およびリコールを行わせる場合にアクティブレベルとされる制御信号である。電源制御回路510は、制御回路501による制御の下、行デコーダ200、列デコーダ300および書込回路800を各々動作させるための電圧を発生する回路である。アドレス入力回路550は、制御回路501による制御の下、不揮発性RAMセルアレイ100内のアクセス先を指定するアドレスA0~A21を受け取って保持する回路である。このアドレスA0~A21は、不揮発性RAMセルアレイ100内において、アクセス先が属する行を指定する行アドレスと、アクセス先が属する列を指定する列アドレスに区分されている。行デコーダ200は、行アドレスをデコードし、デコード結果に従って不揮発性RAMセルアレイ100の各行の中の1つの行を選択する。また、列デコーダ300は、列アドレスをデコードし、デコード結果に従って不揮発性RAMセルアレイ100の各列の中の1つの列を選択する。カラムゲート400は、ライトアクセス時には書込回路800を、リードアクセス時にはセンスアンプ600を、列デコーダ300によって選択された列のビット線および反転ビット線に接続する。センスアンプ600は、リードアクセス時にカラムゲート400を介して供給されるビット線および反転ビット線上の電圧を差動増幅し、入出力バッファ700に出力する回路である。書込回路800は、ライトアクセス時に入出力バッファ700を介して供給される書込データに応じたデータ電圧をカラムゲート400に供給する回路である。入出力バッファ700は、16ビットの書込データを外部から受け取って書込回路800に供給し、センスアンプ600の出力信号に基づいて16ビットの読出データを外部に出力する16個の双方向入出力回路により構成されている。本実施形態における行デコーダ200は、ストア時およびリコール時には、不揮発性RAMセルアレイ100の全ての不揮発性メモリセルのNチャネルトランジスタTa1およびTa2をOFFとし、ストア時には不揮発性RAMセルアレイ100の各不揮発性メモリセルの行単位でのNチャネルトランジスタTw1およびTw2のON/OFF制御を行い、リコール時には不揮発性RAMセルアレイ100の各不揮発性メモリセルのNチャネルトランジスタTw1およびTw2のON/OFF制御を行う。また、本実施形態における列デコーダ300は、ストア時およびリコール時に、不揮発性RAMセルアレイ100の全ての列の各不揮発性メモリセルが接続された各ビット線および各反転ビット線を選択させるためのカラムゲート400の制御を行う。図7は本実施形態による不揮発性RAMの具体的な構成例を示すブロック図である。なお、この図7では、図面が煩雑になるのを防止するため、1ビット分のデータの記憶および入出力に関連した構成のみが図示されている。実際の不揮発性RAMは、図7に示された不揮発性RAMセルアレイ100やカラムゲート400等を16ビット分並列化した構成となっている。図7において、不揮発性RAMセルアレイ100は、上記第1実施形態図1の不揮発性メモリセル10を不揮発性メモリセルMkjとし、この不揮発性メモリセルMkjをm1行n1列からなる行列状に配列したものである。不揮発性RAMセルアレイ100の最小単位は、高速性、メモリ容量の規模にもよるが、一般的には、例えば、m=1024、n=512として、512Kビット位に分割する。本例の場合には、メモリ容量が64Mビットなので、この最小メモリアレイである不揮発性RAMセルアレイ100を128個設けることになる。この行列をなす不揮発性メモリセルMkjk=0~m、j=0~nの各列jに沿って、対をなすビット線BITjおよび反転ビット線BITjBが配線されている。ここで、ビット線BITjには、列jに属するm1個の不揮発性メモリセルMkjk=0~mのNチャネルトランジスタTa1のソースが各々接続され、反転ビット線BITjBには、列jに属するm1個の不揮発性メモリセルMkjk=0~mのNチャネルトランジスタTa2のソースが各々接続されている。また、ビット線BITjには、列jに属するm1個の不揮発性メモリセルMkjk=0~mの抵抗変化型素子R1の一端が各々接続され、反転ビット線BITjBには、列jに属するm1個の不揮発性メモリセルMkjk=0~mの抵抗変化型素子R2の一端が各々接続されている。また、不揮発性メモリセルMkjk=0~m、j=0~nの各行kに沿って、行選択電圧WLkを供給する信号線と、書込電圧WREkを供給するための信号線が配線されている。ここで、行kに対応した行選択電圧WLkは、同行kの不揮発性メモリセルMkjj=0~nのNチャネルトランジスタTa1およびTa2図1参照の各ゲートに供給される。また、行kに対応した書込電圧WREkは、同行kの不揮発性メモリセルMkjj=0~nのNチャネルトランジスタTw1およびTw2図1参照の各ゲートに供給される図1参照。そして、不揮発性RAMセルアレイ100の全ての不揮発性メモリセルMkjk=0~m、j=0~nのNチャネルトランジスタN1およびN2の各ソースには、低電位側電源電圧VSSが供給される。また、不揮発性RAMセルアレイ100の全ての不揮発性メモリセルMkjk=0~m、j=0~nのPチャネルトランジスタP1およびP2図1参照の各ソースには、基準電源電圧である高電位側電源電圧VDCが供給される。本実施形態では、リコール時には、全不揮発性メモリセルを同時にリコールするために、全不揮発性メモリセルに共通の基準電源電圧VDCを発生するようにしている。この基準電源電圧VDCは、電源制御回路510によって制御される。カラムゲート400は、不揮発性RAMセルアレイ100の各列jj=0~nに対応付けられたn1組のNチャネルの列選択トランジスタCGjj=0~nおよびCGjBj=0~nの組を有している。列jに対応した列選択トランジスタCGjおよびCGjBは、列選択電圧COLjがアクティブレベルとなることによりONとなり、ビット線BITjおよび反転ビット線BITjBをデータ線DLおよび反転データ線DLBに各々接続する。このデータ線DLおよび反転データ線DLBは、書込回路800およびセンスアンプ600に接続されている。列デコータ300は、不揮発性RAMセルアレイ100の各列jj=0~nに各々対応したn1個の列選択回路300-jj=0~nにより構成されている。ここで、列jに対応した列選択回路300-jは、列アドレス一致検出部301と、ANDゲート302と、レベルシフタ303とを有する。列アドレス一致検出部301は、列アドレスが当該列jを示す場合にLレベルの信号を出力する。ANDゲート302には、列アドレス一致検出部301の出力信号と一括選択信号ASELBが入力される。ここで、一括選択信号ASELBは、制御回路501によって出力される信号であり、通常のSRAMとしての動作時には非アクティブレベルHighレベルとされ、ストア動作およびリコール動作の際にはアクティブレベルLowレベルとされる。ANDゲート302は、一括選択信号ASELBが非アクティブレベルのとき、列アドレス一致検出部301の出力信号をレベルシフタ303に供給し、アクティブレベルのとき、Lowレベルの信号をレベルシフタ303に供給する。レベルシフタ303は、ANDゲート302の出力信号がLowレベルであるときにHレベルの行選択電圧COLjを出力し、列jに対応したカラムゲートトタンジスタCGjおよびCGjBをONにする。この列選択回路300-jj=0~nの各レベルシフタ303の高電位側電源端子には、基準列選択電圧VCOLが与えられる。この基準列選択電圧VCOLは、電源制御回路510が出力する電圧である。行デコーダ200は、不揮発性RAMセルアレイ100の各行kk=0~mに各々対応したm1個の行選択回路200-kk=0~mにより構成されている。各行kに対応した行選択回路200-kは、当該行kに属するn1個の不揮発性メモリセルMkjj=0~nのNチャネルトランジスタTa1およびTa2並びにNチャネルトランジスタTw1およびTw2図1参照の制御を行う。図8は、行kに対応した行選択回路200-kの構成例を示す回路図である。図8において、信号STRBおよび信号RCLBは、ストア指示信号STRおよびリコール指示信号RCLの論理を反転した信号であり、制御回路501により発生される。ADDXはアドレス入力回路550に保持された行アドレスである。アドレス一致検出部201は、行アドレスADDXが当該行を示す場合にHighレベルを、そうでない場合にLowレベルを出力する回路である。NANDゲート202は、信号STRBおよびRCLBの両方がHighレベル、すなわち、ストア指示信号STRおよびリコール指示信号RCLの両方が非アクティブレベルLowレベルであるときには、アドレス一致検出部201の出力信号を反転した信号を、そうでない場合にHighレベルを出力する。インバータ203は、このNANDゲート202の出力信号を反転し、当該行kに対する行選択電圧WLkとして出力する。従って、ストア指示信号STRおよびリコール指示信号RCLの両方が非アクティブレベルLowレベルである場合すなわち、SRAMとしての動作モードである場合、行アドレスADDXが当該行kを示すときに行選択電圧WLkがHighレベルとなり、行アドレスADDXが当該行kを示さないときに行選択電圧WLkがLowレベルとなる。また、ストア指示信号STRおよびリコール指示信号RCLの一方がアクティブレベルHighレベルである場合、行選択電圧WLkはLowレベルとなる。NANDゲート206には、アドレス一致検出部201の出力信号と、信号STRBをインバータ204により反転した信号が入力される。このNANDゲート206の高電位側電源端子と高電位側電源VDDとの間にはPチャネルトランジスタ206Pが介挿されており、このPチャネルトランジスタ206Pのゲートには信号RCLBをインバータ205により反転した信号が入力される。また、NANDゲート206の出力ノードと低電位側電源VSSとの間にはNチャネルトランジスタ206Nが介挿されており、このNチャネルトランジスタ206Nのゲートには信号RCLBをインバータ205により反転した信号が入力される。従って、リコール時、リコール指示信号RCLがアクティブレベルHighレベルである場合は、インバータ205の出力信号がHighレベルとなり、Pチャネルトランジスタ206PがOFF、Nチャネルトランジスタ206NがONとなる。従って、NANDゲート206は強制的にLowレベルを出力する。また、ストア時、ストア指示信号STRがアクティブレベルである場合、リコール指示信号RCLが非アクティブレベルであるので、Pチャネルトランジスタ206PがON、Nチャネルトランジスタ206NがOFFとなる。ここで、行アドレスADDXが当該行kを示し、アドレス一致検出部201がHighレベルを出力する場合、NANDゲート206はLowレベルを出力する。一方、行アドレスが当該行kを示さず、アドレス一致検出部201がLowレベルを出力する場合は、NANDゲート206の出力信号はHighレベルとなる。レベルシフタ207は、NANDゲート206の出力信号を反転し、書込電圧WREkとして出力する。ここで、レベルシフタ207には、電源制御回路510が出力する基準書込電圧VWRが高電位側電源電圧として与えられる。従って、レベルシフタ207がHighレベルの書込電圧WREkを出力するとき、この基準書込電圧VWRと同じレベルの書込電圧WREkを出力する。書込回路800は、ライトアクセス時には、不揮発性RAMの外部からの書き込みデータDinに応じたビット電圧および反転ビット電圧をデータ線DLおよび反転データ線DLBに出力する。そして、ライトアクセス時、データ線DLには、ビット線BITjj=0~nのうちカラムゲート400により選択された1本のビット線が接続され、反転データ線DLBには、反転ビット線BITjBj=0~nのうちカラムゲート400により選択された1本の反転ビット線が接続される。一方、書込回路800には、基準ビット線電圧VWDが電源制御回路510から与えられる。書込回路800は、ストア動作時およびリコール動作時、この基準ビット線電圧VWDをデータ線DLおよび反転データ線DLBの双方に出力する。そして、ストア動作時およびリコール動作時には、一括選択信号ASELBがアクティブレベルLowレベルとされ、全ての列選択回路300-jj=0~nがHighレベル=VCOLの列選択電圧COLjj=0~nを出力する。このため、データ線DLには、ビット線BITjj=0~nの全てがカラムゲート400を介して接続され、反転データ線DLBには、反転ビット線BITjBj=0~nの全てがカラムゲート400を介して接続される。従って、全てのビット線BITjj=0~nおよび反転ビット線BITjBj=0~nに基準ビット線電圧VWDが与えられる。図9は制御部500の構成を示すブロック図である。制御部500において、電源制御回路510は、昇圧回路502と、降圧回路503と、出力調整回路504と、電圧検知回路505を有する。制御回路501は、ストア指示信号STRおよびリコール指示信号RCLに基づき、昇圧回路502と、降圧回路503と、出力調整回路504との制御を行う。電圧検知回路505は、不揮発性RAMの電源VDDが投入されたとき、パワーオンパルスPONを出力する回路である。昇圧回路502は、不揮発性RAMに対する電源電圧VDDを昇圧して出力する。また、降圧回路503は、同電源電圧を降圧して出力する。この昇圧回路502と降圧回路503が設けられているのは、図2、図4、図5に示されているように、ストアおよびリコールの動作を行うために不揮発性RAMに対する電源電圧よりも高い電圧や低い電圧を発生する必要があるからである。出力調整回路504は、制御回路501による制御の下、昇圧回路502の出力電圧、降圧回路503の出力電圧または不揮発性RAMに対する電源電圧を選択することにより、基準列選択電圧VCOL、基準書込電圧VWR、基準ビット線電圧VWD、不揮発性RAMセルアレイ100に対するセル電源電圧VDCを出力する。図10は本実施形態による不揮発性RAMのストア時の動作を示すタイムチャートである。この例では、前掲図3の動作条件で不揮発性RAMが動作している。そして、制御回路501は、昇圧回路502に1.2Vの電圧および1.5Vの電圧を出力させる。期間t1において、不揮発性RAMは、0.6Vの電源電圧VDDの供給を受けて、通常のSRAMとして動作している。そして、出力調整回路504は、制御回路501による制御の下、電源電圧VDDを不揮発性RAMセルアレイ100に対する電源電圧VDCとして出力している。不揮発性RAMに対する電源電圧VDDの供給を断つ場合、それに先立って、ストア指示信号STRが立ち上げられる。これにより制御回路501は、昇圧回路502が出力する1.2Vの電圧を出力調整回路501に選択させ、基準列選択電圧VCOLおよび不揮発性RAMセルアレイ100に対する電源電圧VDCとして出力させる。また、制御回路501は、昇圧回路502が出力する1.5Vの電圧を出力調整回路501に選択させ、基準書込電圧VWRとして出力させる。また、ストア指示信号STRが立ち上がると、行選択回路200-kk=0~mは、信号STRBがLowレベルとなることから、行選択電圧WLkk=0~mを0Vとする。これにより全ての不揮発性メモリセルMkjk=0~m、j=0~nのNチャネルトランジスタTaおよびTbがOFFとなる。また、行アドレスADDXが示す行kに対応した行選択回路200-kは、当該行kに対応した書込電圧WREkとして基準書込電圧VWRを出力する。また、制御回路501は、一括選択信号ASELBをアクティブレベルLowレベルとする。これにより列選択回路300-jj=0~nは、全ての列選択トランジスタCGjj=0~nおよびCGjBj=0~nをONとし、全てのビット線BITjj=0~nをデータ線DLに、全ての反転ビット線BITjBj=0~nを反転データ線DLBに接続する。そして、制御回路501は、ストア指示信号STRの立ち上がり後の期間t2に亙って、出力調整回路504に電源電圧VDD=0.6Vを基準ビット線電圧VWDとして出力させ、書込回路800にこの基準ビット線電圧VWD=0.6Vをデータ線DLおよび反転データ線DLBに出力させる。そして、不揮発性RAMでは期間t2を利用してストア動作が行われる。まず、アドレス入力回路550は、行アドレスADDXとして最初のアドレスAX0を出力し、行選択回路200-0に時間Δt1に亙って1.5Vの書込電圧WRE0を出力させる。これにより第0行の全ての不揮発性メモリセルM0jj=0~nのNチャネルトランジスタTw1およびTw2がONとなる。このとき、各不揮発性メモリセルM0jj=0~nを各々挟むビット線BITjj=0~nおよび反転ビット線BITjBj=0~nには0.6Vの基準ビット線電圧VWDが印加されている。このため、第0行の全ての不揮発性メモリセルM0jj=0~nにおいて、揮発性記憶部11に記憶されたデータが不揮発性記憶部12に書き込まれる。次に、アドレス入力回路550は、行アドレスADDXとして2番目のアドレスAX1を出力し、行選択回路200-1に時間Δt1に亙って1.5Vの書込電圧WRE1を出力させる。これにより第1行の全ての不揮発性メモリセルM1jj=0~nにおいて、揮発性記憶部11に記憶されたデータが不揮発性記憶部12に書き込まれる。以下同様であり、行アドレスADDXが、AX2~AXmまで繰り返して進められ、全ての不揮発性メモリセルMkjk=0~m、j=0~nのストア動作が行われる。最後の行のストア動作が終了すると、ストア指示信号STRはLowレベルとされる。そして、その後の期間t3において電源電圧VDDが0Vとされ、電源遮断が行われる。予期しない停電等による突然の電源OFFに対しては、図示しない電圧降下検知回路により、電圧の低下を検知し、キャパシタ蓄電池等に蓄えてあるチャージにより、ストア動作を行い、電源遮断までにストア動作を終了させる機能を付加すれば良い。図11は本実施形態による不揮発性RAMのリコール時の動作を示すタイムチャートである。この例では、前掲図3の動作条件で不揮発性RAMが動作している。まず、不揮発性RAMに対する電源が投入されると、電源電圧VDDが0.6Vまで立ち上がる。電圧検知回路505は、この電源電圧VDDの立ち上がりを検知して、パワーオンパルスPONを出力する。このパワーオンパルスPONにより、内部回路のリセット初期化が行なわれる。この期間が電源立ち上げ期間t1である。次に、リコール指示信号RCLがHighレベルになると、不揮発性RAMでは、その後の期間t2を利用してリコール動作が行われる。まず、制御回路501は、0Vの基準ビット線電圧VWDを出力調整回路504に出力させ、書込回路800にこの基準ビット線電圧VWD=0Vをデータ線DLおよび反転データ線DLBに出力させる。これにより全てのビット線BITjj=0~nおよび全ての反転ビット線BITjBj=0~nに基準ビット線電圧VWD=0Vが印加される。また、制御回路501は、0.3Vの基準書込電圧VWRおよび0.6Vの基準列選択電圧VCOLを出力調整回路504に出力させる。また、リコール指示信号RCLがHighレベルになると、行選択回路200-kk=0~mでは、信号RCLBがLowレベルとなることから、行選択電圧WLkk=0~mが0Vとされる。これにより全ての不揮発性メモリセルMkjk=0~m、j=0~nのNチャネルトランジスタTaおよびTbがOFFとなる。また、行選択回路200-kk=0~mでは、Pチャネルトランジスタ206PがOFF、Nチャネルトランジスタ206NがONとなり、全ての書込電圧WREkk=0~mが基準書込電圧VWR=0.3Vとなる。また、制御回路501は、一括選択信号ASELBをHighレベルとする。これにより列選択回路300-jj=0~nは、全ての列選択トランジスタCGjj=0~nおよびCGjBj=0~nをONとし、全てのビット線BITjj=0~nをデータ線DLに、全ての反転ビット線BITjBj=0~nを反転データ線DLBに接続する。この結果、全てのビット線BITjj=0~nおよび全ての反転ビット線BITjBj=0~nに基準ビット線電圧VWD=0Vが印加される。そして、制御回路501は、出力調整回路501に、不揮発性メモリセルMkjk=0~m、j=0~nに対する電源電圧VDCを0Vから0.6Vにかけて所定の時間勾配で立ち上げさせる。これにより不揮発性メモリセルMkjk=0~m、j=0~nでは、不揮発性記憶部12に記憶されたデータを揮発性記憶部11に書き込むリコール動作が行われる。その後、リコール指示信号RCLが立ち下げられると、リコール動作のための期間t2が終了し、SRAMとしての動作を行う期間t3となる。この期間t3では、リコール指示信号RCLおよびストア指示信号STRがLowレベルとなることから、行選択回路200-kk=0~mは、書込電圧WREkk=0~mを0Vとする。このため、不揮発性メモリセルMkjk=0~m、j=0~nでは、NチャネルトランジスタTw1およびTw2がOFFとなり、不揮発性RAMでは通常のSRAMとしての動作が行われる。<第4実施形態>上記第3実施形態では、列デコーダ300に全ての列を選択させ、行単位で、その行に属する全ての不揮発性メモリセルのストア動作を行わせた。しかし、同時にストア動作を行わせる不揮発性メモリセルの数が多いと、ストア電流が大きくなる。そこで、本実施形態では、一行に属する全ての不揮発性メモリセルを複数のグループに分割し、各グループを順次選択してストア動作を行わせる分割ストアを採用している。ここで、1個の抵抗変化型素子へのデータ書き込みに要するストア電流が49μAである場合において、一行分の不揮発性メモリセルを各々16ビット分の不揮発性メモリセルからなる複数のグループに分割するものとすると、1グループ当たりのストア電流は49μA×16×2R1とR2=1.6mAとなる。また、1グループ=128ビットページ単位でのストア動作を行うとすると、1グループ当たりのストア電流は49μA×128×2=12.5mAとなる。図12は、本実施形態におけるストア動作を示すタイムチャートである。以下、上記第3実施形態のストア動作図10と相違している点を中心に本実施形態の動作を説明する。図12に示す例では、各行の不揮発性メモリセルMkjj=0~nを第1のグループMkjj=0~hと第2のグループMkjj=h1~nとに分け、グループ単位でストア動作を行っている。具体的には、行選択回路200-0が第0行に対応した書込電圧WRE0を1.5Vにしているときに、まず、第1のグループに対応した列デコーダ300-0~300-hがHighレベルの列選択電圧COL0~COLh、COL0B~COLhBを出力し、第2のグループに対応した列デコーダ300-h1~300-nがLowレベルの列選択電圧COLh1~COLn、COLh1B~COLnBを出力する。この結果、第1のグループに対応したビット線BITjj=0~h、反転ビット線BITjBj=0~hの電圧が0.6Vとなり、第2のグループに対応したビット線BITjj=h1~n、反転ビット線BITjBj=h1~nがオープンとなる。このため、第1のグループの不揮発性メモリセルM0jj=0~hにおいて揮発性記憶部11に記憶されたデータが不揮発性記憶部12に書き込まれる。次に、第1のグループに対応した列デコーダ300-0~300-hがLowレベルの列選択電圧COL0~COLh、COL0B~COLhBを出力し、第2のグループに対応した列デコーダ300-h1~300-nがHighレベルの列選択電圧COLh1~COLn、COLh1B~COLnBを出力する。この結果、第1のグループに対応したビット線BITjj=0~h、反転ビット線BITjBj=0~hがオープンとなり、第2のグループに対応したビット線BITjj=h1~n、反転ビット線BITjBj=h1~nの電圧が0.6Vとなる。このため、第2のグループの不揮発性メモリセルM0jj=h1~nにおいて揮発性記憶部11に記憶されたデータが不揮発性記憶部12に書き込まれる。この後、書込電圧WRE0が0Vとなり、行選択回路200-0に接続される不揮発性メモリセルM0jj=0~nのストアが終了する。次に、行選択回路200-1が第1行に対応した書込電圧WRE1を1.5Vとし、同様の動作が行われる。以下同様の動作が第2行から第m行まで繰り返され、全ての不揮発性メモリセルMkjk=0~m、j=0~nのストア動作が終了する。以上のような分割ストア動作を実現するためには、例えば第1のグループに対応した列選択回路300-jj=0~hと第2の列選択回路300-jj=h1~nに別個の一括選択信号ASELB-1およびASELB-2を供給する。そして、一行を選択する期間の前半は一括選択信号ASELB-1をアクティブレベル、一括選択信号ASELB-2を非アクティブレベルとし、後半は括選択信号ASELB-1を非アクティブレベル、一括選択信号ASELB-2をアクティブレベルとする制御を繰り返せばよい。なお、以上の説明では、各行の不揮発性メモリセルMkjj=0~nを2つのグループに分割したが、何個のグループに分割するかは、一行分の不揮発性メモリセルMkjj=0~nの個数、ストア電流の合計値の許容限度等を考慮して適切に定めればよい。<第5実施形態>図13はこの発明の第5実施形態である不揮発性RAMの構成を示すブロック図である。本実施形態は、行単位でリコール動作を行うための変形を上記第3実施形態に加えたものである。本実施形態では、上記第3実施形態における不揮発性RAMセルアレイ100および行選択回路200-kk=0~mが不揮発性RAMセルアレイ110および行選択回路220-kk=0~mに置き換えられている。ここで、不揮発性RAMセルアレイ110は、不揮発性RAMセルアレイ100と同様、上記第1実施形態の不揮発性メモリセル10を行列状に並べたものである。しかしながら、不揮発性RAMセルアレイ110では、行列をなす不揮発性メモリセルMkjk=0~m、j=0~nの行k毎に各々独立に高電位側電源電圧VDCkk=0~mを供給するための電源線が設けられている。この不揮発性メモリセルMkjk=0~m、j=0~nの行k毎に高電位側電源電圧VDCkk=0~mを供給するための電源線は、行選択回路220-kk=0~mに各々接続されている。各行kに対応した行選択回路220-kは、上記第3実施形態の行選択回路220-kが有する機能の他、リコール動作時、行アドレスADDXが当該行kを示したとき、当該行kに属する不揮発性メモリセルMkjj=0~nに供給する高電位側電源電圧VDCkを0Vから電源制御回路510が出力する基準電源電圧VDCまで立ち上げる機能を備えている。図14は行選択回路220-kの具体的構成例を示す回路図である。図14において、アドレス一致検出部221は、行アドレスADDXが当該行kを示す場合にHighレベルを、当該行kを示さない場合にLowレベルを出力する。ラッチL1は、Pチャネルトランジスタ222と、Nチャネルトランジスタ223および225と、インバータ224とにより構成されている。Pチャネルトランジスタ222およびNチャネルトランジスタ223は、高電位側電源VDDおよび低電位側電源VSS間に直列に介挿されている。Nチャネルトランジスタ223のゲートには、アドレス一致検出部221の出力信号N1が与えられる。インバータ224は、Pチャネルトランジスタ222およびNチャネルトランジスタ223のドレイン同士の接続ノードに発生する信号を反転して出力する。このインバータ224の出力信号がラッチL1の出力信号N2となる。この信号N2は、Pチャネルトランジスタ222のゲートに供給される。Nチャネルトランジスタ225は、インバータ224の出力ノードと低電位側電源VSSとの間に介挿されている。このNチャネルトランジスタ225のゲートには、不揮発性RAMに対する電源電圧VDDが立ち上がるときに発生するパワーオンパルスPONが与えられる。以上がラッチL1の構成である。遅延回路226は、ラッチL1の出力信号N2を所定時間Δt1だけ遅延させる。インバータ227は、この遅延回路226の出力信号を反転して出力する。レベルシフタ228には、電源制御回路510の出力調整回路504図9参照が出力する基準電源電圧VDCが高電位側電源電圧として与えられる。レベルシフタ228は、インバータ227の出力信号を反転し、反転した結果が0である場合は0Vを、1である場合は基準電源電圧VDCを行kに対応した高電位側電源電圧VDCkとして出力する。NANDゲート229は、アドレス一致検出部221の出力信号N1と信号WREBが与えられる。この信号WREBは、制御回路501が内蔵する図15のNORゲートにより発生される信号であり、ストア指示信号STRまたはリコール指示信号RCLがアクティブレベルのときにLowレベルとなり、ストア指示信号STRおよびリコール指示信号RCLの両方が非アクティブレベルのときにHighレベルとなる。NANDゲート229の出力信号はインバータ230により反転され、当該行kに対応した行選択電圧WLkとして出力される。この行選択電圧WLkは、ストア指示信号STRおよびリコール指示信号RCLの両方が非アクティブレベルであり、かつ、アドレス一致検出部221の出力信号N1がHighレベルのときのみHighレベルとなり、それ以外の場合にはLowレベルとなる。NANDゲート232には、信号WREBをインバータ231により反転した信号とアドレス一致検出部221の出力信号N1とが入力される。レベルシフタ233には、電源制御回路510の出力調整回路504図9参照が出力する基準書込電圧VWRが高電位側電源電圧として与えられる。レベルシフタ233は、NANDゲート232の出力信号を反転し、その反転結果が0である場合は0Vを、1である場合は基準書込電圧VWRを書込電圧WREkとして出力する。従って、ストア指示信号STRおよびリコール指示信号RCLの両方が非アクティブレベルである場合、この書込電圧WREkは0Vとなる。また、ストア指示信号STRまたはリコール指示信号RCLの一方がアクティブレベルであり、かつ、アドレス一致検出部221の出力信号N1がHighレベルである場合、書込電圧WREkは基準書込電圧VWRと同じ電圧になる。図16は本実施形態におけるリコール動作を示すタイムチャートである。不揮発性RAMに対する電源電圧VDDが立ち上がり、パワーオンパルスPONが発生すると、各行選択回路220-kk=0~m図14参照では、Nチャネルトランジスタ225がONとなり、ラッチL1の出力信号N2が0VLowレベルにリセットされる。この結果、各行選択回路220-kk=0~mのレベルシフタ228が出力する高電位側電源電圧VDCkk=0~mは0Vとなる。これが初期状態である。次に、リコール指示信号RCLが立ち上がると、不揮発性RAMではその後の期間t2を利用して次のようにリコール動作が行われる。まず、制御回路501は、一括選択信号ASELBをアクティブレベルにするとともに、電源制御回路510の出力調整回路504に0Vの基準ビット線電圧VWDを出力させ、書込回路800にこの基準ビット線電圧VWD=0Vをデータ線DLおよび反転データ線DLBに出力させる。この結果、全てのビット線BITjj=0~nおよび全てのビット線BITjBj=0~nに基準ビット線電圧VWD=0Vが印加される。その後、行アドレスADDXが第0行を示す行アドレスAX0になると、行選択回路220-0のアドレス一致検出部221の出力信号N1がLowレベルからHighレベルに立ち上がる。ここで、リコール動作時には信号WREBがLowレベルであるので、各行選択回路220-kk=0~mが出力する行選択電圧WLkk=0~mは0Vとなる。この結果、全ての不揮発性メモリセルMkjk=0~m、j=0~nのNチャネルトランジスタTa1およびTa2がOFFとなる。一方、信号WREBがLowレベルであると、行選択回路220-0では、アドレス一致検出部221の出力信号N1がHighレベルになったことにより、レベルシフタ233が基準書込電圧VWRと同じ電圧の書込電圧WRE0を出力する。この結果、第0行の不揮発性メモリセルM0jj=0~nのNチャネルトランジスタTw1およびTw2がONとなる。また、行選択回路220-0では、アドレス一致検出部221の出力信号N1がLowレベルからHighレベルに立ち上がると、ラッチL1の出力信号N2がHighレベルに立ち上がる。そして、この立ち上がりタイミングから遅延回路226の遅延時間Δt1だけ遅れて、レベルシフタ228が第0行の不揮発性メモリセルM0jj=0~nに対して供給する電源電圧VDC0が0Vから基準電源電圧VDC=0.6Vに立ち上がる。ここで、ラッチL1の出力信号N2は、一旦、Highレベルになると、以後、電源電圧VDDが与えられている間、Highレベルを維持する。従って、第0行のための高電位側電源電圧VDC0は、以後、基準電源電圧VDC=0.6Vを維持する。このようにして第0行のための高電位側電源電圧VDC0が立ち上がると、第0行の不揮発性メモリセルM0jj=0~nでは、不揮発性記憶部12に記憶されたデータが揮発性記憶部11に保持される。次に、第0行のための高電位側電源電圧VDC0の立ち上がりから所定時間Δt2が経過すると、行アドレスADDXが第1行を示す行アドレスAX1に切り換えられる。この結果、行選択回路220-0のアドレス一致検出部221の出力信号N1がHighレベルからLowレベルに立ち下がる。そして、行選択回路220-0が第0行の不揮発性メモリセルM0jj=0~nに供給する書込電圧WRE0が0Vになる。これにより第0行の不揮発性メモリセルM0jj=0~nの抵抗変化型素子R1およびR2がビット線BITjj=0~nおよび反転ビット線BITjBj=0~nから切り離される。一方、行アドレスADDXが第1行を示す行アドレスAX1になると、行選択回路220-1のアドレス一致検出部221の出力信号N1がLowレベルからHighレベルに立ち上がる。この結果、行選択回路220-1が第1行の不揮発性メモリセルM1jj=0~nに供給する書込電圧WRE1が0.3Vになる。そして、この行選択回路220-1のアドレス一致検出部221の出力信号N1の立ち上がりタイミングから時間Δt1だけ遅れて、行選択回路220-1が第1行の不揮発性メモリセルM1jj=0~nに供給する高電位側電源電圧VDC1が立ち上がる。このようにして第1行のための高電位側電源電圧VDC1が立ち上がると、第1行の不揮発性メモリセルM1jj=0~nでは、不揮発性記憶部12に記憶されたデータが揮発性記憶部11に保持される。以下、行アドレスADDXが第2行を示す行アドレスAX2から第m行を示す行アドレスAXmまで順次切り換えられ、同様な動作が繰り返される。この結果、全ての不揮発性メモリセルMkjk=0~m、j=0~nのリコール動作が完了する。その後、リコール指示信号RCLが立ち下げられると、リコール動作のための期間t2が終了し、SRAMとしての動作を行う期間t3となる。この期間t3では、リコール指示信号RCLおよびストア指示信号STRがLowレベルとなることから、行選択回路220-kk=0~mは、書込電圧WREkk=0~mを0Vとする。このため、不揮発性メモリセルMkjk=0~m、j=0~nでは、NチャネルトランジスタTw1およびTw2がOFFとなり、不揮発性RAMでは通常のSRAMとしての動作が行われる。各不揮発性メモリセルMkjk=0~m、j=0~nにおいて、不揮発性記憶部12に記憶されたデータを揮発性記憶部11に保持させる動作は非常に高速であり、10ns以下のサイクルで行うことができる。すなわち、図16において、Δt1Δt2<10nsとすることができる。従って、不揮発性RAMセルアレイ110がm=1024、n=512のメモリアレイであるとすると、1つのメモリアレイのリコールを完了するための所要時間は、10ns×1024行=10.2μsとなる。64Mビットのメモリの場合、このメモリアレイが128個あるので、10.2μs×128ブロック=1.3msの時間で全メモリのリコールを完了することができる。なお、本実施形態におけるストア動作は、上記第3実施形態と同様であるので、その説明を省略する。<第6実施形態>図17はこの発明の第6実施形態である不揮発性RAMの構成を示すブロック図である。本実施形態は、上記第5実施形態に変形を加えたものである。本実施形態では、上記第5実施形態における不揮発性RAMセルアレイ110、列選択回路300-jj=0~n、カラムゲート400が不揮発性RAMセルアレイ120、列選択回路320-jj=0~n、カラムゲート420に置き換えられている。不揮発性AMセルアレイ120は、上記第2実施形態図4の不揮発性メモリセル10Aを行列状に配列してなるものである。上記第5実施形態と同様、行列をなす不揮発性メモリセルMkjk=0~m、j=0~nの行k毎に各々独立に高電位側電源電圧VDCkk=0~mを供給するための電源線が設けられている。この不揮発性メモリセルMkjk=0~m、j=0~nの行k毎に高電位側電源電圧VDCkk=0~mを供給するための電源線は、行選択回路220-kk=0~mに各々接続されている。カラムゲート420は、各々PチャネルトランジスタCGpjおよびNチャネルトランジスタCGnjからなるCMOSトランスファゲートTGjj=0~nと、各々PチャネルトランジスタCGpjBおよびNチャネルトランジスタCGnjBからなるCMOSトランスファゲートTGjBj=0~nとにより構成されている。ここで、CMOSトランスファゲートTGjj=0~nは、データ線DLとビット線BITjj=0~nとの間に各々介挿されている。また、CMOSトランスファゲートTGjBj=0~nは、反転データ線DLBと反転ビット線BITjBj=0~nとの間に各々介挿されている。カラムゲート420を構成するスイッチをCMOSトランスファゲートにしたことに伴い、列選択回路320-jj=0~nでは、上記第5実施形態の列選択回路300-jj=0~nにおけるレベルシフタ303が2段のレベルシフタ304および305に置き換えられている。これらのレベルシフタ304および305には、上記第5実施形態の基準列選択電圧VCOLよりも低い基準ビット線電圧VWDが高電位側電源電圧として供給される。このように本実施形態では、カラムゲート400のスイッチをONさせる列選択電圧を発生するための電源電圧が基準列選択電圧VCOLから基準ビット線電圧VWDに変更されている。各列選択回路300-jj=0~nにおいて、レベルシフタ304は、ANDゲート302の出力信号を反転し、その反転結果が0である場合は0Vを、1である場合は基準ビット線電圧VWDを、カラムゲート420における各列jに対応したNチャネルトランジスタCGnjおよびCGnjBの各ゲートに供給する。また、各列選択回路300-jj=0~nにおいて、レベルシフタ305は、レベルシフタ304の出力信号を反転し、その反転結果が0である場合は0Vを、1である場合は基準ビット線電圧VWDを、カラムゲート420における各列jに対応したPチャネルトランジスタCGpjおよびCGnjBの各ゲートに供給する。本実施形態におけるストア動作は上記第5実施形態と同様であるが、本実施形態におけるリコール動作は上記第5実施形態と若干異なる。本実施形態において、リコールを行うときには、電源電圧VDDを基準ビット線電圧VWDとし、この基準ビット線電圧VWDを全てのビット線BITjj=0~nおよび全ての反転ビット線BITjBj=0~nに印加する。これにより各不揮発性メモリセルMkjにおいて、前掲図5に示す動作条件でリコール動作を行わせ、不揮発性記憶部12に記憶されたデータを揮発性記憶部11に保持させることができる。本実施形態によれば、カラムゲート400を構成するスイッチをCMOSトランスファゲートにしたため、レイアウト面積は多少大きくなる。しかしながら、カラムゲート400を構成するスイッチがCMOSトランスファゲートである場合、データ線DLおよびDLBの電圧を列選択電圧のレベルまで上昇させることができるので、昇圧回路に列選択電圧VCOLjを出力させる必要がなくなる。従って、不揮発性RAMの低消費電力化を図ることができる。<第7実施形態>図18はこの発明の第7実施形態である不揮発性RAMの構成を示す回路図である。本実施形態は、上記第5実施形態図13に変形を加えたものである。本実施形態では、上記第5実施形態における列選択回路300-jj=0~nが列選択回路330-jj=0~nに置き換えられ、さらにビット線BITjj=0~nおよび反転ビット線BITjBj=0~nにストアおよびリコール専用のバイアス回路900が接続されている。列選択回路330-jj=0~nは、上記第5実施形態図13における列選択回路300-jj=0~nのレベルシフタ303をレベルシフト機能のない通常のインバータ306に置き換えた構成となっている。このインバータ306には不揮発性RAMに対する電源電圧VDDが供給される。バイアス回路900は、インバータ901と、NORゲート903と、レベルシフタ902および904と、NチャネルトランジスタSRGjj=0~nおよびSRGjBj=0~nとを有する。インバータ901は、ストア指示信号STRを反転して出力する。レベルシフタ902には、電源制御回路510が出力する基準ビット線電圧VWDが高電位側電源電圧として与えられる。レベルシフタ902は、インバータ901の出力信号を反転し、反転結果が0である場合は0Vを、1である場合は基準ビット線電圧VWDを共通ソース線COMに出力する。この共通ソース線COMとビット線BITjj=0~nとの間にはNチャネルのビット線選択トランジスタSRGjj=0~nが各々介挿されている。また、共通ソース線COMと反転ビット線BITjBj=0~nとの間にはNチャネルの反転ビット線選択トランジスタSRGjBj=0~nが各々介挿されている。また、ビット線選択トランジスタSRGjj=0~nおよび反転ビット線選択トランジスタSRGjBj=0~nの各ゲートは共通ゲート線SRに接続されている。NORゲート903には、ストア指示信号STRおよびリコール指示信号RCLが与えられる。レベルシフタ904には、電源制御回路510が出力する基準電源電圧VDCが高電位側電源電圧として与えられる。レベルシフタ904は、NORゲート903の出力信号を反転し、反転結果が0である場合は0Vを、1である場合は基準電源電圧VDCを共通ゲート線SRに出力する。次に本実施形態のストア時の動作を説明する。ストア指示信号STRがHighレベルになると、制御回路501は、電源制御回路510に、1.2Vの基準電源電圧VDC、1.5Vの基準書込電圧VWR、0.6Vの基準ビット線電圧VWDを出力させる。また、バイアス回路900は、ストア指示信号STRがHighレベルであることから、基準ビット線電圧VWD=0.6Vを共通ソース線COMに出力し、基準電源電圧VDC=1.2Vを共通ゲート線SRに出力する。この結果、ビット線選択トランジスタSRGjj=0~nおよび反転ビット線選択トランジスタSRGjBj=0~nがONとなり、基準ビット線電圧VWD=0.6Vがビット線BITjj=0~nおよび反転ビット線BITjBj=0~nに印加される。この状態において、行アドレスADDXの示す行が第0行から第m行まで順次切り換えられる。そして、行アドレスADDXが示す行kに対応した行選択回路220-k図14参照は、基準書込電圧VWR=1.5Vを書込電圧WREkとして出力する。この結果、行kに対応した不揮発性メモリセルMkjj=0~nにおいてストア動作が行われる。次に本実施形態のリコール時の動作を説明する。リコール指示信号RCLがHighレベルになると、制御回路501は、電源制御回路510に、0.6Vの基準電源電圧VDC、0.3Vの基準書込電圧VWR、0Vの基準ビット線電圧VWDを出力させる。また、バイアス回路900は、リコール指示信号RCLがHighレベルであることから、基準ビット線電圧VWD=0Vを共通ソース線COMに出力し、基準電源電圧VDC=0.6Vを共通ゲート線SRに出力する。この結果、ビット線選択トランジスタSRGjj=0~nおよび反転ビット線選択トランジスタSRGjBj=0~nがONとなり、基準ビット線電圧VWD=0Vがビット線BITjj=0~nおよび反転ビット線BITjBj=0~nに印加される。この状態において、行アドレスADDXの示す行が第0行から第m行まで順次切り換えられる。そして、行アドレスADDXが示す行kに対応した行選択回路220-kは、基準書込電圧VWR=1.5Vを書込電圧WREkとして出力し、このタイミングから時間Δt1だけ遅れて行kに対応した電源電圧VDCkを立ち上げる図16参照。この結果、行kに対応した不揮発性メモリセルMkjj=0~nにおいてリコール動作が行われる。なお、本実施形態では、共通ゲート線SRがビット線選択トランジスタSRGjj=0~nおよび反転ビット線選択トランジスタSRGjBj=0~nの全てのゲートに接続されているが、列アドレスを複数のグループに分割するとともに、それに合わせて共通ゲート線SRを分割してもよい。例えば第0のグループの各列アドレスに対応したビット線選択トランジスタおよび反転ビット線選択トランジスタの各ゲートを第0の共通ゲート線SR0に接続し、第1のグループの各列アドレスに対応したビット線選択トランジスタおよび反転ビット線選択トランジスタの各ゲートを第1の共通ゲート線SR0に接続し、...という具合に共通ゲート線SRを分割するのである。そして、複数のグループを順次選択し、選択したグループの共通ゲート線に基準電源電圧VDC=0.6Vを与えて、そのグループの不揮発性メモリセルのストア動作を行わせるのである。この態様によれば、1回当たりのストア動作において流れるストア電流を小さくすることができる。<第8実施形態>図19はこの発明の第8実施形態である不揮発性RAMの一行分の行選択回路230-kおよび不揮発性メモリセルMkjj=0~nの構成を示す回路図である。本実施形態は上記第5実施形態図13に変形を加えたものである。本実施形態の第5実施形態に対する相違点は、全ての不揮発性メモリセルMkjk=0~m、j=0~nのPチャネルトランジスタP1およびP2の各ソースを共通接続して基準電源電圧VDCを与え、不揮発性メモリセルMkjk=0~m、j=0~nに低電位側電源電圧を供給する電源線を行単位に分割し、各行に対応した行選択回路230-kから行毎に低電位側電源電圧VSCkk=0~mを供給するようにした点にある。図20は本実施形態の動作条件を示す図である。図20に示すように、本実施形態の動作と第5実施形態の動作図5および図16参照とではリコール動作が異なったものとなる。不揮発性RAMに対する電源投入後、行選択回路230-kは、行アドレスADDXが行kを示さない期間は行kの不揮発性メモリセルMkjj=0~nに対する低電位側電源電圧VSCkをVDC=0.6Vとし、書込電圧WREkを0Vとする。しかし、行kを示す行アドレスADDXが与えられると、行選択回路230-kは、まず、行kの不揮発性メモリセルMkjj=0~nに対する書込電圧WREkを0.3Vとし、次いで低電位側電源電圧VSCkを0.6Vから0Vに低下させる。この結果、行kの不揮発性メモリセルMkjj=0~nにおいて不揮発性記憶部12に記憶されたデータが揮発性記憶部11に保持される。そして、低電位側電源電圧VSCkは、一旦、0Vになると、その後は、リセットが掛からない限り、0Vに維持される。そして、行アドレスADDXが第0行を示すアドレスから第m行を示すアドレスまで順次切り換えられ、このリコール動作が繰り返され、全不揮発性メモリセルについてのリコール動作が完了する。その後、不揮発性RAMでは、通常のSRAMとしての動作が行われる。本実施形態におけるストア動作は上記第5実施形態と同様なので説明を省略する。<第9実施形態>図21はこの発明の第9実施形態である不揮発性RAMの一行分の行選択回路240-kおよび不揮発性メモリセルMkjj=0~nの構成を示す回路図である。本実施形態は上記第5実施形態図13に変形を加えたものである。本実施形態の第5実施形態に対する相違点は、電源電圧VDCおよびVSSを供給する各電源線を不揮発性メモリセルMkjk=0~m、j=0~nの各列に沿って各々設け、この各列の電源電圧VDCを供給するための電源線と不揮発性メモリセルMkjk=0~m、j=0~nの各列のPチャネルトランジスタP1およびP2の各ソースの接続点との間にPチャネルのソース選択トランジスタTw3を介挿し、各行に対応した行選択回路240-kからその行kの不揮発性メモリセルMkjj=0~nのソース選択トランジスタTw3の各ゲートにソース選択制御電圧RCSBkを供給するようにした点にある。上記第5実施形態では、行選択回路220-k図14参照が行kの不揮発性メモリセルMkjj=0~nに供給する電源電圧VDCkを立ち上げることにより行kの不揮発性メモリセルMkjj=0~nにリコール動作を行わせた。これに対し、本実施形態では、行選択回路240-kが行kの不揮発性メモリセルMkjj=0~nのPチャネルトランジスタTw3をONさせるソース選択制御電圧RCSBkを出力することにより行kの不揮発性メモリセルMkjj=0~nにリコール動作を行わせる。本実施形態におけるストア動作は上記第5実施形態と同様なので説明を省略する。本実施形態によれば、高電位側電源電圧VDCを供給するための電源線および低電位側電源電圧VSSを供給するための電源線を、不揮発性メモリセルMkjk=0~m、j=0~nの各列に沿って各行を横切る方向に配線することができる。従って、不揮発性メモリセルMkjk=0~m、j=0~nのストア動作およびリコール動作を行単位で行う場合に、高電位側電源電圧VDCを供給するための1本の電源線および低電位側電源電圧VSSを供給するための1本の電源線には、不揮発性メモリセル1個分の消費電流しか流れない。従って、各電源線の線幅を決定するに当たって、1ビット分不揮発性メモリセル1個分の消費電流のみを考慮すれば良く、また、各電源線の配線抵抗による電圧低下を低減することができる。<第10実施形態>図22はこの発明の第10実施形態である不揮発性RAMの一行分の行選択回路250-kおよび不揮発性メモリセルMkjj=0~nの構成を示す回路図である。本実施形態は上記第8実施形態図19に変形を加えたものである。本実施形態の第8実施形態に対する相違点は、電源電圧VDCおよびVSSを供給する各電源線を不揮発性メモリセルMkjk=0~m、j=0~nの各列に沿って各々設け、この各列の電源電圧VSSを供給するための電源線と不揮発性メモリセルMkjk=0~m、j=0~nの各列のNチャネルトランジスタN1およびN2の各ソースの接続点との間にNチャネルのソース選択トランジスタTw4を介挿し、各行に対応した行選択回路250-kからその行kの不揮発性メモリセルMkjj=0~nのソース選択トランジスタTw4の各ゲートにソース選択制御電圧RCSkを供給するようにした点にある。上記第8実施形態では、行選択回路230-k図19参照が行kの不揮発性メモリセルMkjj=0~nに供給する低電位側電源電圧VSCkを立ち上げることにより行kの不揮発性メモリセルMkjj=0~nにリコール動作を行わせた。これに対し、本実施形態では、行選択回路250-kが行kの不揮発性メモリセルMkjj=0~nのソース選択トランジスタTw4をONさせるソース選択制御電圧RCSkを出力することにより行kの不揮発性メモリセルMkjj=0~nにリコール動作を行わせる。本実施形態においても上記第9実施形態と同様な効果が得られる。<他の実施形態>以上、この発明の第1~第10実施形態について説明したが、この発明には他にも実施形態が考えられる。例えば次の通りである。1上記各実施形態では、ストア時、リコール時に、行アドレスを不揮発性RAMの外部から与え、この行アドレスを外部から切り換えることにより行単位でのストアおよびリコールを行った。しかし、そのようにする代わりに、例えばカウンタ等により順次変化する行アドレスを出力する行アドレス発生手段を不揮発性RAM内に設け、この行アドレス発生手段が出力する行アドレスを利用してストアおよびリコールを行うようにしてもよい。2上記各実施形態では、RAMセルアレイの全セルを揮発性記憶部と不揮発性記憶部からなる不揮発性メモリセルにより構成した。しかし、そのようにする代わりに、RAMセルアレイの一部の領域を不揮発性メモリセルにより構成し、残りの領域を通常のSRAMのメモリセルにより構成してもよい。すなわち、SRAMの全メモリ空間のうち一部の領域のみをストアおよびリコールの可能な領域にするのである。3上記第3~第5、第7~第10実施形態では、上記第1実施形態の不揮発性メモリセル10を用いて不揮発性RAMセルアレイを構成した。また、上記第6実施形態では、上記第2実施形態の不揮発性メモリセル10Aを用いて不揮発性RAMセルアレイを構成した。しかし、上記第3~第5、第7~第10実施形態において、上記第2実施形態の不揮発性メモリセル10Aを用いて不揮発性RAMセルアレイを構成してもよい。また、上記第6実施形態において、上記第1実施形態の不揮発性メモリセル10を用いて不揮発性RAMセルアレイを構成してもよい。上記第1実施形態の不揮発性メモリセル10を用いて不揮発性RAMセルアレイを構成する場合、ストア時には、不揮発性メモリセルの揮発性記憶部11において1/0を表現するのに用いられる2種類の電圧の中間の電圧を基準ビット線電圧として各ビット線および各反転ビット線に与えればよい。また、リコール時には、不揮発性メモリセルの揮発性記憶部11において1/0を表現するのに用いられる2種類の電圧のうち低い方の電圧例えば0Vを基準ビット線電圧として各ビット線および各反転ビット線に与えればよい。また、上記第2実施形態の不揮発性メモリセル10Aを用いて不揮発性RAMセルアレイを構成する場合、ストア時には、不揮発性メモリセルの揮発性記憶部11において1/0を表現するのに用いられる2種類の電圧の中間の電圧を基準ビット線電圧として各ビット線および各反転ビット線に与えればよい。また、リコール時には、不揮発性メモリセルの揮発性記憶部11において1/0を表現するのに用いられる2種類の電圧のうち高い方の電圧例えば通常動作時の揮発性記憶部11に対する基準電源電圧VDCを基準ビット線電圧として各ビット線および各反転ビット線に与えればよい。4上記各実施形態において開示した各種の動作電圧は、非特許文献1に記載の抵抗素子特性に基づいている。しかし、この分野の開発は進んでおり、将来的には、電源電圧0.6Vあるいはそれ以下の低電圧でも十分にストア、リコールあるいは読み出し動作が可能で、昇圧電圧を必要としない抵抗変化型素子が実現されると予想される。本発明は、このような場合に新しい抵抗変化型素子に合わせて動作電圧値を変更することを妨げるものではない。そのような新しい抵抗変化型素子の特性に合わせて動作電圧値を変化させた態様も本発明の範囲内に属する。