第1色、第2色、及び第3色をそれぞれ備える3つの主要なサブ画素と、3つの入力端と3つ出力端とを含み、前記3つの出力端の各電圧が前記3つの入力端の電圧の論理結合に対応し、前記3つの入力端が各々前記3つの主要なサブ画素に結合する論理回路と、第4色、第5色、及び第6色をそれぞれ備え、かつ、前記3つの出力端にそれぞれ結合する3つの副次的なサブ画素と、を含み、前記第1色、前記第2色、前記第3色、前記第4色、前記第5色、及び、前記第6色が互いに異なることを特徴とする画素構造。前記3つの主要なサブ画素の各々は、トランジスタと前記トランジスタに電気的に結合する画素電極とを含み、前記論理回路の3つの入力端は、それぞれ前記3つの主要なサブ画素の画素電極に結合し、前記3つの副次的なサブ画素の各々は、画素電極を備え、前記論理回路の3つの出力端は、それぞれ前記3つ副次的なサブ画素の画素電極に結合されることを特徴とする請求項1に記載の画素構造。前記論理回路は、前記出力端のうちの少なくとも1つの電圧レベルが前記入力端のうちの少なくとも2つの電圧レベルの組合せによって決定されるよう構成されていることを特徴とする請求項1に記載の画素構造。前記論理回路は、3つの論理積ゲートを備えることを特徴とする請求項3に記載の画素構造。前記3つの主要なサブ画素の各々は、組み込みメモリを備えることを特徴とする請求項1に記載の画素構造。前記組み込みメモリは、2つのインバータと1つのSRAMスイッチ素子とを備えるSRAMユニットであることを特徴とする請求項5記載の画素構造。前記第1色、前記第2色、前記第3色は、それぞれ赤色、緑色、青色であり、かつ、前記第4色、前記第5色、前記第6色は、それぞれイエロー、マゼンタmagenta、シアンcyanであることを特徴とする請求項1に記載の画素構造。行と列の方式で配列する複数の請求項1に記載の画素構造と、複数のゲート電極線と、複数のデータ線とを含み、前記各画素構造がゲート電極線及び3本のデータ線に結合する液晶パネルと、制御信号を前記複数のゲート電極線に提供するために用いられるゲート電極駆動回路と、データ信号を前記複数のデータケーブルデータ線に提供するために用いられるデータ駆動回路と、を含むことを特徴とする表示装置。前記第1色、前記第2色、前記第3色、前記第4色、前記第5色、前記第6色は、それぞれ赤色、緑色、青色、イエロー、マゼンタmagenta、シアンcyanであり、前記論理回路は第1の論理積ゲートと、第2の論理積ゲートと、第3の論理積ゲートとを備え、前記第1の論理積ゲートは、前記赤色の主要なサブ画素に結合する第1入力端と、前記緑色の主要なサブ画素に結合する第2入力端と、前記イエローの副次的なサブ画素に結合する出力端とを備え、前記第2の論理積ゲートは、前記赤色の主要なサブ画素に結合する第1入力端と、前記青色の主要なサブ画素に結合する第2入力端と、前記マゼンタの副次的なサブ画素に結合する出力端とを備え、前記第3の論理積ゲートは、前記緑色の主要なサブ画素に結合する第1入力端と、前記青色の主要なサブ画素に結合する第2入力端と、前記シアンの副次的なサブ画素に結合する出力端とを備えることを特徴とする請求項8に記載の表示装置。前記3つの主要なサブ画素の各々は、組込みメモリを備えることを特徴とする請求項9に記載の表示装置。請求項8に記載の表示装置を備えることを特徴とする電子機器。前記電子機器は、携帯電話機、デジタルカメラ、携帯情報端末、ノートブックコンピュータ、デスクトップコンピュータ、テレビ、GPS、車載ディスプレイ、航空機用ディスプレイ、デジタル写真立て、又はポータブルビデオプレーヤーであることを特徴とする請求項11に記載の電子機器。そこで、本発明は上記のような従来技術の問題点に鑑み、画素内メモリmemory-in-pixel、MIP方式を採用し、追加のゲート電極線又はデータ線を増やさない状態で実現できる6つの異なる色のサブ画素を有する表示装置を提供することである。本発明の主な目的は、3つの主要なサブ画素と、論理回路と、3つの副次的なサブ画素とを含み、3つの主要なサブ画素は、それぞれ第1色、第2色、及び第3色のサブ画素であり、また3つの副次的なサブ画素は、それぞれ第4色、第5色、第6色のサブ画素であり、論理回路が3つの入力端と3つの出力端とを含み、かつ3つの出力端の各電圧が3つの入力端の電圧の論理結合に対応し、3つの主要なサブ画素がそれぞれ3つの入力端に結合し、3つの副次的なサブ画素がそれぞれ3つの出力端に結合する画素構造を提供することである。本発明の別の目的は、液晶パネルと、ゲート電極駆動回路と、データ駆動回路とを含み、液晶パネルは行と列の方式で配列される複数の前記画素構造と、ゲート電極駆動回路により駆動される複数のゲート電極線と、データ駆動回路により駆動される複数のデータ線とを備え、各画素構造がゲート電極線及び3本のデータ線に結合する表示装置を提供することである。さらに本発明の別の目的は、後述され、以下の記載又は本発明の実施例から容易に理解される。本発明の各目的は、請求項に規定された要素及びそれらの組合せによって理解され、達成される。以下の課題を解決する手段及び発明を実施するための形態は、いずれも例を挙げるために用いられるものであって、本発明を限定するものと解釈してはならない。上記目的を達成するため、本発明は、画素構造、表示装置及び電子機器を提供し、本発明の1つの実施例の画素構造は、3つの主要なサブ画素と、3つの副次的なサブ画素と、論理回路とを含む。3つ主要なサブ画素は、それぞれ第1色、第2色、及び第3色のサブ画素であり、また3つの副次的なサブ画素は、それぞれ第4色、第5色、及び第6色のサブ画素である。論理回路は、3つの入力端と3つの出力端とを含み、かつ3つの出力端の各電圧は、3つの入力端の電圧の論理結合に対応する。3つの入力端は、それぞれ3つの主要なサブ画素に結合し、また3つの出力端は、それぞれ3つの副次的なサブ画素に結合する。図面は、本明細書と結合して明細書の一部を構成し、本発明の実施の形態を説明するために用いられ、かつ明細書と一緒に本発明の原理を解釈するのに用いるものである。ここで記載する実施の形態は、本発明の好ましい実施の形態であるが、本発明は、実施の形態で示す配置及び素子に限定されない。本発明では、画素内メモリmemory-in-pixel、MIP方式を利用し、ケーブルを増やさない状態で実現できる6原色表示装置six-primary-colordisplaydeviceを開示する。本発明の説明を更に詳細かつ完全にするため、以下の記載を参照すると共に、図2乃至図4の図面を組み合わせることができる。しかしながら、下記の実施の形態において記載された機器、装置、素子及び方法ステップは、本発明の説明のためのみに用いられるのであって、本発明の範囲を限定するものではない。図2は、本発明の1つの実施の形態に基づいて作図した電子機器200のブロック図である。前記電子機器200は、映像を表示するための表示装置210を備える。この実施の形態において、電子機器200は、例えば、携帯電話機、デジタルカメラ、携帯情報端末PDA、ノートブックコンピュータ、デスクトップコンピュータ、テレビ、グローバルポジショニングシステムGPS、車載ディスプレイ、航空機用ディスプレイ、デジタル写真立て、ポータブルビデオプレーヤーなどとすることができるが、これらに限らない。表示装置210は、液晶パネル220と、ゲート電極駆動回路222と、データ駆動回路224とを含む。液晶パネル220は、行と列の方式に配列された複数の画素構造を備える。ゲート電極駆動回路222は、制御信号を複数のゲート電極線G1、G2、、Gmに入力するのに用いられ、以って液晶パネル220上の複数の画素構造を駆動する。データ駆動回路224は、データ信号を複数のデータ線D1、D2、、Dnに提供することに用いられる。一般的に言うと、液晶パネル220の各画素構造は、1本のゲート電極線と3本のデータ線に結合する。図2に示す通り、液晶パネル220の画素構造230は、3つの主要なサブ画素240、242、244と、3つの副次的なサブ画素250、252、254と、論理回路260とを含む。一般的に言うと、この6つのサブ画素240、242、244、250、252、254の色は、相互に異なる。この実施の形態において、それぞれの主要なサブ画素240、242、244は、それぞれ赤色、緑色、青色のサブ画素であり、副次的なサブ画素250、252、254は、それぞれイエロー、マゼンタ、及びシアンのサブ画素であるが、本発明はこれに限らない。例を挙げると、別の実施の形態において、主要なサブ画素240、242、244の色をそれぞれイエロー、マゼンタ、シアンとすることができ、また副次的なサブ画素250、252、254の色をそれぞれ赤色、緑色、青色とすることができる。図2に示す実施の形態において、3つの主要なサブ画素240、242、244は全てゲート電極線G1に接続し、かつ各々3本のデータ線D1、D2、及びD3に接続する。特に、サブ画素240はゲート電極線G1とデータ線D1で制御され、サブ画素242はゲート電極線G1とデータ線D2で制御され、またサブ画素244はゲート電極線G1とデータ線D3で制御される。論理回路260は、3つの入力端I1、I2、I3と3つの出力端O1、O2、O3とを含む。入力端I1、I2、I3は、各々3つの主要なサブ画素240、242、244の画素電極図2に示せずに結合する。3つの出力端O1、O2、O3の各電圧は、3つの入力端I1、I2、I3に印加する電圧の論理結合に対応する。特に、論理回路260は、出力端O1、O2、O3の少なくとも1つの電圧レベルが入力端I1、I2、I3のうちの少なくとも2つの論理積ゲートANDゲートの出力値によって決定されるよう構成されている。出力端O1、O2、O3は、それぞれ3つの副次的なサブ画素250、252、254の画素電極図2に未表示に結合され、それぞれ副次的なサブ画素250、252、254を駆動するために用いられる。このため、主要なサブ画素240、242、244が出力する電圧を制御することで、副次的なサブ画素250、252、254の状態オン又はオフを設定でき、追加のゲート電極線又はデータ線を増やす必要がない。図3は、本発明の実施の形態に基づいて作図した図2に示した論理回路の見本回路ブロック図である。図3を参照すると、論理回路300は、第1のAND論理ゲート310、第2のAND論理ゲート320、及び第3のAND論理ゲート330からなり、かつ3つの入力端I1、I2、I3及び3つの出力端O1、O2、O3を備え、入力端I1、I2、I3がそれぞれ赤色R、緑色G及び青色Bのサブ画素340、342、344に結合しており、また出力端O1、O2、O3がそれぞれイエローY、マゼンタM及びシアンCのサブ画素350、352、354に結合している。本実施の形態において、3つのAND論理ゲート310、320、330は、いずれも2つの入力端2-inputのAND論理ゲートを備える。図3に示すように、第1のAND論理ゲート310の第1入力312、第2入力314、出力316は、それぞれ赤色のサブ画素340、緑色のサブ画素342、イエローのサブ画素350に結合する。同様に、第2のAND論理ゲート320の第1入力322、第2入力324、出力326は、それぞれ赤色のサブ画素340、青色のサブ画素344、マゼンタのサブ画素3352に結合する。第3のAND論理ゲート330の第1入力332、第2入力334、出力336は、それぞれ緑色のサブ画素342、青色のサブ画素344、シアンのサブ画素354に結合する。当業者に知られているように、赤色、緑色、及び青色のうちの2つを同じ強度で加色混合することによってイエロー、マゼンタ、又はシアンになることができる。具体的には、イエローは赤色と緑色からなり、マゼンタは赤色と青色からなり、またシアンは緑色と青色からなる。よって、図3の論理回路300を参照すると、赤色サブ画素340及び緑色サブ画素342がいずれもオン状態で駆動したとき、イエローサブ画素350をオンにさせることができる。マゼンタサブ画素352及びシアンサブ画素354と対応する主要なサブ画素の間でも類似の関係がある。このため、論理回路300の間との接続を通じて、副次的なサブ画素350、352、354は追加のゲート電極線又はデータ線により駆動する必要がない。図4は、本発明の実施の形態に基づいて作図した画素構造400の回路図である。画素構造400は、3つの主要なサブ画素と、3つの副次的なサブ画素と、論理回路とを含む。以下に更に画素構造400を詳細に説明する。この実施の形態において、3つの主要なサブ画素の色は、赤色、緑色、及び青色であり、かつ各々組み込みメモリを備える。主要なサブ画素の色に対応する3つの副次的なサブ画素の色は、それぞれイエロー、マゼンタ、及びシアンである。図4を参照すると、赤色サブ画素はトランジスタ430本実施の形態ではN型トランジスタと、SRAMユニットと、画素電極432と、LCコンデンサ434とを含む。SRAMユニットは、SRAMスイッチ素子MR1と2つのインバータIR1及びIR2からなる。トランジスタ430のゲート電極はゲート電極線410に接続し、そのオン/オフ状態をゲート電極線410で制御できる。このほか、トランジスタ430のドレイン電極は、データ線420に接続し、またトランジスタ430のソース電極は、インバータIR1の入力端に接続する。インバータIR1の出力端がインバータIR2の入力端に接続し、またインバータIR2の出力端が画素電極432に接続する。SRAMスイッチ素子MR1は、本実施の形態においてP型トランジスタとして実施され、選択的に画素電極432及びインバータIR1の入力端を導通するために用いられる。SRAMスイッチ素子MR1のゲート電極は、ゲート電極線410に接続され、そのオン/オフ状態はゲート電極線410で制御できる。このため、本実施の形態において、トランジスタ430及びSRAMスイッチ素子MR1のオン/オフ状態は互いに逆となり、つまり、トランジスタ430がオンの時、SRAMスイッチ素子MR1がオフとなり、逆も同様となる。書き込みモードでは、トランジスタ430がオンで、またSRAMスイッチ素子MR1がオフとなり、データ線420を介して伝送されたデータ信号がトランジスタ430を介してインバータIR1とIR2に書き込まれるようになる。次に、トランジスタ430をオフにしてかつSRAMスイッチ素子MR1をオンにすると、インバータIR1及びIR2とSRAMスイッチ素子MR1とで閉ループが形成され、また書き込んだデータ信号の値を維持できる。言い換えると、赤色サブ画素は、赤色サブ画素が次に選択されて及び書き込まれるまで、データ信号を維持する機能を有する。再度図4を参照すると、赤色サブ画素と同様に、緑色サブ画素は、トランジスタ440と、SRAMスイッチ素子MG1と2つのインバータIG1及びIG2とからなるSRAMユニットと、画素電極442と、LCコンデンサ444とを含む。トランジスタ440は、ゲート電極線410及びデータ線422で駆動する。同じように、青色サブ画素は、トランジスタ450と、SRAMスイッチ素子MB1及び2つのインバータIB1とIB2からなるSRAMユニットと、画素電極452と、LCコンデンサ454とを含む。トランジスタ450は、ゲート電極線410及びデータ線424で駆動する。緑色サブ画素及び青色サブ画素の内の各素子の機能は、赤色サブ画素内の素子の機能と同じであるため、詳細な説明は省略する。副次的なサブ画素の部分において、イエローの副次的なサブ画素は、画素電極462とLCコンデンサ464とを含む。マゼンタの副次的なサブ画素は、画素電極472とLCコンデンサ474とを含む。またシアンの副次的なサブ画素は、画素電極482とLCコンデンサ484とを含む。本発明の副次的なサブ画素が公知の構造と異なるのは、追加のゲート電極線で駆動するトランジスタ素子を必要としないということである。図4に示される画素構造400の論理回路は、一対のNMOSMY1及びMY2と一対のPMOSMY3及びMY4とからなる第1のAND論理ゲートと、一対のNMOSMM1及びMM2と一対のPMOSMM3及びMM4とからなる第2のAND論理ゲートと、一対のNMOSMC1及びMC2と一対のPMOSMC3及びMC4とからなる第3のAND論理ゲートとを含む。この3つのAND論理ゲートの出力ノードN1、N2、N3は、それぞれ画素電極462、472、482に結合する。NMOSMY1のドレイン電極は、電源線VDDに接続され、またNMOSMY1のソース電極は、NMOSMY2のドレイン電極に接続される。NMOSMY2のソース電極即ち出力ノードN1は、PMOSMY3及びPMOSMY4の両者のソース電極に接続され、またPMOSMY3及びPMOSMY4の両者のドレイン電極は、いずれも接地線に接続する。その他、NMOSMY2及びPMOSMY3のゲート電極は、赤色サブ画素の画素電極432に接続され、NMOSMY1及びPMOSMY4のゲート電極は、緑色サブ画素の画素電極442に接続される。画素電極432及び画素電極442の両者の電圧レベルがいずれも高くなったときつまり、NMOSMY1とNMOSMY2がオンになり、かつPMOSMY3とPMOSMY4がオフになったときだけ、出力ノードN1とイエローサブ画素の画素電極462はハイレベルになることができる。言い換えると、イエローサブ画素は赤色サブ画素と緑色サブ画素の両者がいずれもオン状態で駆動することによってオンになることができる。イエローサブ画素と同様に、マゼンタサブ画素の状態は、赤色サブ画素の画素電極432及び青色サブ画素の画素電極452の両者の電圧を操作することによって設定できる。シアンサブ画素の状態は、緑色サブ画素の画素電極442及び青色サブ画素の画素電極452の両者の電圧を操作することによって設定できる。前記のように、本発明の主な目的によれば、6原色表示装置の開口率apertureratioは、要するにケーブル本数の減少によって改善することができる。本発明の実施の形態によると、各画素構造内に論理回路を内蔵して、イエロー、マゼンタ及びシアンのサブ画素が、この論理回路を通じて赤色、緑色及び青色のサブ画素の出力電圧の論理結合で制御できるため、追加のゲート電極線、データ線、電源線又は接地線を増やす必要がない。その他、上記の本発明の実施の形態によると、画素構造内のトランジスタの総数も減らすことができるため、更に画素開口を増やすことができ、従って輝度も高めることできる。当業者は、上記回路構造が例示と説明にのみ使用されものであって、本発明を限定するものではないことを理解でき、例を挙げると、SRAMユニットをDRAMユニットに代替できる。以上は本発明の好ましい実施の形態を記載したにすぎず、本発明は上記の実施の形態にのみ限定して狭義に解釈されるべきものではなく、本発明の精神及び範囲から逸脱することなく種々の変更及び改変が可能であり、そのような変更及び改変も特許請求の範囲内に含まれることは勿論である。