基準電圧を出力する基準電圧回路と、出力トランジスタと、前記基準電圧と前記出力トランジスタの出力する電圧を分圧した分圧電圧との差を増幅して出力し、前記出力トランジスタのゲートを制御する第一の差動増幅回路と、前記出力トランジスタのゲート電圧を制御して突入電流を防止する突入電流回路と、を備えたボルテージレギュレータであって、前記突入電流防止回路は、ドレインが前記出力トランジスタのゲートおよび容量に接続され、ソースが第2のトランジスタのドレインに接続された第一のトランジスタと、ゲートが定電流回路と第三のトランジスタのソースの接続点に接続され、ソースが電源端子に接続された前記第二のトランジスタと、ドレインが前記容量のもう一方に接続された前記第三のトランジスタと、を備えたことを特徴とするボルテージレギュレータ。前記定電流回路は、抵抗で構成される事を特徴とする請求項1記載のボルテージレギュレータ。しかしながら従来の技術では、スイッチでソフトスタート期間と基準電圧出力期間を切り替えるので、直線的に上昇している基準電圧が不連続になるという課題があった。さらに、コンパレータや遅延回路が必要となるため回路規模が大きくなるという課題があった。本発明は、上記課題に鑑みてなされ、基準電圧回路の起動特性とは関係なく、連続でかつスムーズに突入電流を防止できるボルテージレギュレータを提供する。本発明の突入電流防止回路を備えたボルテージレギュレータは、基準電圧を出力する基準電圧回路と、出力トランジスタと、基準電圧と出力トランジスタの出力する電圧を分圧した分圧電圧との差を増幅して出力し、出力トランジスタのゲートを制御する第一の差動増幅回路と、出力トランジスタのゲート電圧を制御して突入電流を防止する突入電流回路を備えたボルテージレギュレータであって、突入電流防止回路は、ドレインが出力トランジスタのゲートおよび容量に接続され、ソースが第2のトランジスタのドレインに接続された第一のトランジスタと、ゲートが定電流回路と第三のトランジスタのソースの接続点に接続され、ソースが電源端子に接続された第二のトランジスタと、ドレインが容量のもう一方に接続された第三のトランジスタとを備える。本発明の突入電流防止回路を備えたボルテージレギュレータはスイッチを使用しないため連続的に突入電流を抑制することができる。そして、自己消費電流を消費せず回路規模を小さくすることができる。本発明を実施するための形態について、図面を参照して説明する。図1は、第一の実施形態のボルテージレギュレータの回路図である。第一の実施形態のボルテージレギュレータは、基準電圧回路101と、差動増幅回路102と、PMOSトランジスタ104と、抵抗105、106と、突入電流防止回路103と、出力電圧検出回路110と、電源端子150と、グラウンド端子100と、出力端子180で構成されている。突入電流防止回路103は、入力端子210と、出力端子211と、PMOSトランジスタ203、204、205と、定電流回路202と、容量206で構成されている。次に第一の実施形態のボルテージレギュレータの接続について説明する。差動増幅回路102は、反転入力端子は基準電圧回路101に接続され、非反転入力端子は抵抗105と106の接続点に接続され、出力端子はPMOSトランジスタ104のゲート及び突入電流防止回路103の出力端子211に接続される。基準電圧回路101のもう一方はグラウンド端子100に接続される。PMOSトランジスタ104は、ソースは電源端子150に接続され、ドレインは出力端子180および抵抗105のもう一方に接続される。抵抗106のもう一方はグラウンド端子100に接続される。PMOSトランジスタ204は、ゲートは突入電流防止回路103の入力端子210およびPMOSトランジスタ205のゲートに接続され、ソースは定電流回路202およびPMOSトランジスタ203のゲートに接続され、ドレインは容量206に接続される。定電流回路202のもう一方は電源端子150に接続される。PMOSトランジスタ205は、ソースはPMOSトランジスタ203のドレインに接続され、ドレインは容量206のもう一方および突入電流防止回路103の出力端子211に接続される。PMOSトランジスタ203のソースは電源端子150に接続される。入力端子210は出力電圧検出回路110に接続されている。次に、本実施形態のボルテージレギュレータの動作について説明する。抵抗105と106は、出力端子180の電圧である出力電圧Voutを分圧し、分圧電圧Vfbを出力する。差動増幅回路102は、基準電圧回路101の出力電圧Vrefと分圧電圧Vfbとを比較し、出力電圧Voutが一定になるようPMOSトランジスタ104のゲート電圧を制御する。出力電圧Voutが狙い値よりも高いと、分圧電圧Vfbが基準電圧Vrefよりも高くなり、差動増幅回路102の出力信号PMOSトランジスタ104のゲート電圧が高くなる。そして、PMOSトランジスタ104はオフしていき、出力電圧Voutは低くなる。こうして、出力電圧Voutを一定になるように制御される。出力電圧Voutが狙い値よりも低いときは逆の動作をして出力電圧Voutは高くなる。こうして、出力電圧Voutが一定になるように制御される。電源電圧起動時、出力電圧検出回路110からLoの信号が出力され端子201の電圧はLoとなり、PMOSトランジスタ204と205がオンとなる。差動増幅回路102は出力電圧が低いことを検知し、PMOSトランジスタ104のゲート電圧をグラウンドレベルに落とすように動作する。PMOSトランジスタ104のゲートが急速にグラウンドレベルになるとPMOSトランジスタ203のゲート電圧も急速に降下しPMOSトランジスタ203がオンさせる。このようにして、PMOSトランジスタ104のゲート電圧を電源電圧にするように動作させ突入電流を抑える。電源電圧起動時は安定化容量や負荷電流の条件によってPMOSトランジスタ104のゲートの過渡的な変動量も変化するため、この変動量が大きい程電源電圧に対してPMOSトランジスタ203のゲート電圧の変動量が大きくなり、PMOSトランジスタ104のゲートを電源電圧に戻す動作も強くなる。逆に、変動量が小さくなれば電源電圧に対してPMOSトランジスタ203のゲート電圧の変動量が小さくなり、PMOSトランジスタ104のゲートへの動作もほとんどなくなる。こうして、安定化容量や負荷電流に応じて突入電流を最小限に抑えながら高速起動を行うことができる。出力電圧起動後は出力電圧検出回路110からHiの信号が出力され入力端子210の電圧がHiとなるPMOSトランジスタ204、205がオフされ、突入電流防止回路103の動作をとめる。こうして、通常動作時に誤動作を防止し、低消費電力化を行うことができる。以上により、第一の実施形態のボルテージレギュレータは電源起動時の突入電流を防止し高速起動を実現することが可能となる。図2は、第2の実施形態のボルテージレギュレータの回路図である。図1との違いは定電流回路202を抵抗301に変更した点である。このような構成であっても第一の実施形態のボルテージレギュレータと同様に動作させることができる。