半導体構造を形成する方法であって、第1の絶縁層上に半導体材料のフィンを形成することであって、該フィンの上側表面上にはマスク層がある、形成すること、該マスク層の上側表面を露出させたまま、前記フィン上に第2の絶縁層を形成することであって、前記フィンと該第2の絶縁層との間には保護層が堆積される、形成すること、前記マスク層を除去すること、前記保護層に隣接する前記フィン上にスペーサを形成すること、及び前記フィン内に凹部を形成することであって、該凹部は、底面と、向かい合っている側壁とを有する、形成することを含む、半導体構造を形成する方法。前記フィンの上側表面と前記マスク層との間にバッファ層がある、請求項1に記載の半導体構造を形成する方法。前記保護層は前記フィンの反対の位置にある2つの側壁と、前記マスク層の反対の位置にある2つの側壁と、前記第1の絶縁層の前記フィンの両側にある部分とを覆う、請求項2に記載の半導体構造を形成する方法。前記保護層は、前記フィンの前記反対の位置にある2つの側壁、及び前記第1の絶縁層の前記フィンの両側にある前記部分がアンダーカットされるのを防ぐ、請求項3に記載の半導体構造を形成する方法。前記フィン上に前記第2の絶縁層を形成することは、該第2の絶縁層の上側表面が前記マスク層の前記上側表面と概ね同一平面を成すように、前記第2の絶縁層を平坦化することを含む、請求項3に記載の半導体構造を形成する方法。前記半導体材料の前記フィンを形成することは、前記基板上にある前記第1の絶縁層上に前記半導体材料の層を堆積すること、該半導体材料の該層上に前記マスク層を堆積すること、該半導体材料の該層上にある該マスク層をパターニングするとともに、エッチングすること、及び前記半導体材料の前記層をエッチングすることであって、それによって、前記フィンを形成する、エッチングすることを含む、請求項1に記載の半導体構造を形成する方法。前記フィンの前記上側表面及び前記反対の位置にある側壁と、前記フィン内の前記凹部の前記底面及び前記向かい合っている側壁とを覆うゲート誘電体層を形成すること、該ゲート誘電体層上にゲート電極を形成すること、並びに該ゲート電極の両側にある前記フィン内にソース領域及びドレイン領域を形成することをさらに含む、請求項1に記載の半導体構造を形成する方法。前記保護層は、前記凹部の前記向かい合っている側壁及び前記底面の厚みを制御する、請求項1に記載の半導体構造を形成する方法。前記保護層のエッチング速度は、前記マスク層のエッチング速度よりも著しく遅い、請求項1に記載の半導体構造を形成する方法。前記保護層は、炭素をドーピングした窒化シリコンを含む、請求項9に記載の半導体構造を形成する方法。前記マスク層の厚みは、前記凹部の前記底面の最小厚を決定する、請求項1に記載の半導体構造を形成する方法。前記スペーサのそれぞれの幅は、前記凹部の前記向かい合っている側壁のそれぞれの厚みを決定する、請求項1に記載の半導体構造を形成する方法。前記凹部の前記底面は、該凹部の前記向かい合っている側壁のそれぞれよりも薄い、請求項1に記載の半導体構造を形成する方法。前記スペーサを除去すること、前記バッファ層を除去すること、及び前記フィン内の前記凹部を形成した後に、前記第2の絶縁層を除去することをさらに含む、請求項1に記載の半導体構造を形成する方法。半導体トランジスタ構造を形成する方法であって、基板上にある第1の絶縁層上に半導体材料のフィンを形成することであって、該フィンは上側表面、第1の側壁及び第2の側壁を有する、形成すること、前記フィン内に凹部を形成することであって、該凹部は底面及び側壁を有し、該側壁はそれぞれ少なくとも1つの段を含む、形成すること、前記フィンの前記上側表面上、該フィンの前記第1の側壁及び前記第2の側壁上、前記凹部の前記底面上、及び該凹部の前記側壁上にゲート誘電体層を形成すること、該誘電体層上にゲート電極を形成すること、並びに該ゲート電極の両側にドレイン領域及びソース領域を形成することを含む、半導体トランジスタ構造を形成する方法。半導体構造のフィンを形成することは、前記基板上にある前記第1の絶縁層上に前記半導体材料の層を堆積すること、該半導体材料の該層上にハードマスク層を堆積することであって、該半導体材料の該層と該ハードマスク層との間にバッファ層がある、堆積すること、及び前記ハードマスク層をパターニングすることであって、それによって、前記半導体材料の前記フィンを形成し、前記バッファ層が前記フィンの前記上側表面と前記ハードマスク層との間に存在する、パターニングすることを含む、請求項15に記載の半導体トランジスタ構造を形成する方法。前記フィン内に前記凹部を形成することは、前記ハードマスク層上に保護層を形成することであって、該保護層は、前記フィンの前記第1の側壁及び前記第2の側壁と、前記ハードマスク層の側壁と、前記第1の絶縁層の前記フィンの両側にある部分とを覆う、形成すること、前記ハードマスク層の前記上側表面を露出したまま、前記保護層上に第2の絶縁層を形成することであって、該第2の絶縁層の上側表面は前記ハードマスク層の上側表面と概ね同一平面を成す、形成すること、前記ハードマスク層を除去して、前記バッファ層を露出させること、前記保護層に隣接する前記バッファ層上にスペーサ層を形成すること、並びに前記フィンを、該フィンの前記上側表面の露出した部分から所定の厚みまで下方にエッチングすることを含む、請求項15に記載の半導体トランジスタ構造を形成する方法。前記保護層上に前記第2の絶縁層を形成することは、前記保護層上に前記第2の絶縁層を堆積すること、及び前記第2の絶縁層を研磨することであって、それによって、前記ハードマスク層の前記上側表面を露出させる、研磨することを含む、請求項17に記載の半導体トランジスタ構造を形成する方法。前記スペーサ層の高さと前記フィンの厚みとの間の比は、前記凹部の前記底面の厚みを決定する、請求項17に記載の半導体トランジスタ構造を形成する方法。前記凹部の前記底面及び該凹部の前記側壁は、完全に空乏したチャネルを形成するほど十分に薄い、請求項15に記載の半導体トランジスタ構造を形成する方法。前記フィン内の前記凹部を形成することは、a.該凹部の前記底面の上にパッシベーション層を堆積すること、b.前記スペーサのサイズを小さくすることであって、それによって、前記フィンの前記上側表面の前記バッファ層によって覆われている部分を露出させる、小さくすること、及びc.前記バッファ層によって覆われている前記フィンの前記上側表面の前記露出した部分をエッチングにより除去することであって、それによって、前記段を形成する、エッチングにより除去することをさらに含む、請求項15に記載の半導体トランジスタ構造を形成する方法。前記凹部の前記側壁内に所定の数の段が形成されるまで、動作a~cが連続して繰り返される、請求項21に記載の半導体トランジスタ構造を形成する方法。前記段の高さは前記段の幅に等しい、請求項21に記載の半導体トランジスタ構造を形成する方法。半導体構造を形成する方法であって、第1の絶縁層上に半導体材料のフィンを形成することであって、該フィンの上側表面とハードマスク層との間にバッファ層が堆積される、形成すること、前記ハードマスク層の上側表面を露出したまま、前記フィン上に第2の絶縁層を形成することであって、該第2の絶縁層の上側表面は前記ハードマスク層の前記上側表面と概ね同一平面を成す、形成すること、前記ハードマスク層を除去することであって、それによって、前記バッファ層を露出させる、除去すること、前記保護層に隣接する前記バッファ層上にスペーサを形成すること、及び前記フィンを、前記上側表面の前記露出した部分から前記第1の絶縁層まで下方にエッチングすることであって、それによって、2つの半分にされたフィンを形成する、エッチングすることを含む、半導体構造を形成する方法。前記2つの半分にされたフィンはそれぞれ、サブリソグラフィ寸法を有する、請求項24に記載の半導体構造を形成する方法。前記2つの半分にされたフィン間の距離は前記スペーサのそれぞれの厚みによって決定される、請求項25に記載の半導体構造を形成する方法。前記2つのフィンのそれぞれの前記上側表面及び前記反対の位置にある2つの側壁を覆うゲート誘電体層を形成すること、該ゲート誘電体層上にゲート電極を形成すること、並びに該ゲート電極の両側において前記2つのフィンのそれぞれの中にソース領域及びドレイン領域を形成することをさらに含む、請求項24に記載の半導体構造を形成する方法。前記フィンの反対の位置にある2つの側壁を覆う前記ハードマスク層、前記ハードマスク層の反対に位置にある2つの側壁、及び前記第1の絶縁層の前記フィンの両側にある部分の上に保護層を形成することをさらに含む、請求項24に記載の半導体構造を形成する方法。前記2つの半分にされたフィンはそれぞれ1つの側壁を有し、該側壁は少なくとも1つの段を含む、請求項24に記載の半導体構造を形成する方法。方法であって、第1の絶縁層上に半導体材料のフィンを形成すること、前記ハードマスク層の上側表面を露出したまま、前記フィン上に第2の絶縁層を形成することであって、該第2の絶縁層の上側表面は前記ハードマスク層の前記上側表面と概ね同一平面を成す、形成すること、前記ハードマスク層を除去することであって、それによって、前記バッファ層を露出させる、除去すること、前記保護層に隣接する前記バッファ層上にスペーサを形成すること、及び前記フィンを、前記上側表面の前記露出した部分から所定の深さまで下方にエッチングすること、前記凹部の前記底面上にパッシベーション層を堆積すること、前記スペーサのサイズを小さくすることであって、それによって、前記フィンの前記上側表面の前記バッファ層によって覆われている部分を露出させる、小さくすること、及び前記バッファ層によって覆われている前記フィンの前記上側表面の前記露出した部分をエッチングにより除去することであって、それによって、前記段を形成する、エッチングにより除去することを含む、方法。パッシベーション層を堆積すること、前記スペーサのサイズを小さくすること、及び前記バッファ層によって覆われている前記フィンの前記上側表面の前記露出した部分をエッチングにより除去することは、前記凹部の前記側壁内に所定の数の段が形成されるまで、連続して繰り返される、請求項30に記載の方法。前記スペーサのサイズを小さくすることは、ドライエッチング及びウエットエッチングのうちのいずれか1つを含む、請求項30に記載の方法。半導体構造であって、絶縁層上にある半導体材料のフィンであって、該フィンは上側表面、第1の側壁、第2の側壁及び第1の1組の角を有する、フィンと、該フィン内にある凹部であって、該凹部は底面、第3の側壁、第4の側壁及び第2の1組の角を有し、該第2の1組の角の数は前記第1の1組の角の数よりも多い、凹部とを含む、半導体構造。前記フィンの前記上側表面上、該フィンの前記第1の側壁上、該フィンの前記第2の側壁上、該フィンの前記第1の1組の角上、該フィン内にある前記凹部の前記底面上、該凹部の前記第3の側壁上、該凹部の前記第4の側壁上、及び該凹部の前記第2の1組の角上にあるゲート誘電体と、該ゲート誘電体上に形成されるゲート電極と、該ゲート電極の両側に形成されるソース領域及びドレイン領域とをさらに含む、請求項33に記載の半導体トランジスタ構造。前記凹部の前記底面、該凹部の前記第3の側壁及び該凹部の第4の側壁は、完全に空乏したチャネルを形成するほど十分に薄い、請求項33に記載の半導体トランジスタ構造。前記第1の1組の角及び前記第2の1組の角は直角の角を含む、請求項33に記載の半導体トランジスタ構造。前記フィン内の前記凹部の前記側壁はそれぞれ、少なくとも1つの段を含む、請求項33に記載の半導体トランジスタ構造。以下の説明では、本発明の複数の実施形態のうちの1つ又は複数の実施形態を完全に理解してもらうために、具体的な材料、ドーパント濃度、構成要素の寸法等の数多くの具体的な細かい事柄が述べられる。しかしながら、これらの具体的な細かい事柄を用いることなく、本発明の1つ又は複数の実施形態を実施できることは当業者には明らかであろう。他の事例では、その説明を不必要にわかりにくくするのを避けるために、半導体製造工程、技法、材料及び装置等は詳細には記述されていない。当業者であれば、記述される事柄を用いれば、むやみに実験をすることなく、適当な機能を実施することができるであろう。本発明の特定の例示的な実施形態が添付の図面に記載及び図示されるが、そのような実施形態が単なる例示であり、本発明を限定しないこと、及び当業者であれば変更形態を思いつくことができるので、本発明が図示及び記述される具体的な構成及び配列には限定されないことは理解されたい。本明細書全体を通して、一実施形態、別の実施形態又は或る実施形態と呼ぶことは、その実施形態に関連して記述される特定の特徴、構造又は特性が、本発明の少なくとも1つの実施形態に含まれることを意味する。したがって、本明細書全体を通して、種々の場所において、一実施形態の場合に又は或る実施形態の場合にという言い回しが現われても、必ずしも全てが同じ実施形態を参照しているとは限らない。さらに、それらの特定の特徴、構造又は特性は、1つ又は複数の実施形態において、任意の適当な態様で組み合わせることができる。さらに、本発明の態様は、1つの開示される実施形態の全ての特徴よりも少ない中にある。したがって、添付の特許請求の範囲は、この詳細な説明の項の中にはっきりと援用されており、各請求項がそのままで、本発明の別個の実施形態として成り立つ。本発明がいくつかの実施形態に関して記述されているが、本発明は記述される実施形態には限定されず、添付の特許請求の範囲の精神及び範囲の中で変更及び変形して実施できることは当業者には理解されよう。したがって、その記述は、限定でなく、例示と見なされるべきである。本明細書において、短チャネル性能を改善した非プレーナ半導体トランジスタ構造及びそれらの信頼性のある製造方法が記述される。図4は、本発明の一実施形態による、角以外の部分よりも、角の部分の割合が高い、非プレーナUゲート半導体トランジスタ構造300の斜視図である。図4に示されるように、ゲート誘電体層362及びゲート電極363が、基板360上にある絶縁層301上のフィン305の一部の上に形成され、ソース領域403及びドレイン領域404が、フィン305の両側に形成される。図4に示されるように、ゲート電極363は、ゲート誘電体層362とともに、フィン305の一部の上側表面306及び反対の位置にある2つの側壁307、並びにフィン305の中にある凹部319の一部の底面320及び向かい合って位置する2つの側壁364を覆い、電気信号が進行するために利用することができる空間を実効的に増やす。トランジスタ構造の数多く存在する角部分が、デバイスの電気的特性の短チャネル制御を改善する。電流-電圧特性は、ゲート電圧範囲全体にわたって、デバイスの角部分の性能によって支配され、短チャネル効果が最小限に抑えられ、閾値下の電流及び駆動電流が最適化される。非プレーナUゲート半導体トランジスタ構造300は、第1の絶縁層上に半導体材料のフィンを形成することによって製造され、フィンの上にはマスク層が形成される。フィンの上側表面とマスク層との間にバッファ層が形成される。次に、マスク層上に保護層が形成され、保護層は、マスク層の上側表面と、マスクの反対の位置にある2つの側壁と、フィンの反対の位置にある2つの側壁と、第1の絶縁層のフィンの両側にある部分とを覆う。その後、第2の絶縁層が保護層上に形成される。次に、第2の絶縁層が平坦化され、マスク層の上側表面が露出し、第1の絶縁層のフィンの両側にある部分の上にある保護層を覆う第2の絶縁層の上側表面が、マスク層の上側表面と概ね同一平面を成すようにする。さらに、マスク層が除去され、バッファ層によって覆われているフィンの上側表面を露出させる。その後、保護層に隣接するバッファ層上にスペーサが形成される。次に、フィン内に凹部が形成され、その凹部は底面と、底面に対して垂直に向かい合っている2つの側壁とを有する。さらに、フィンの上側表面及び反対の位置にある2つの側壁、並びにフィン内の凹部の底面及び向かい合っている2つの側面の上にゲート誘電体層が形成される。次に、ゲート誘電体層上にゲート電極が形成される。次に、ゲート電極の両側にソース領域及びドレイン領域が形成される。一実施形態の場合、凹部の向かい合っている2つの各側壁に少なくとも1つの段が形成される。その工程は、直角を成す1組の角を有するU字形の非プレーナ半導体トランジスタ構造を確実に提供する。実効的には、このトランジスタ構造内の最大ゲート制御下での角の数は、標準的なトリゲートトランジスタと比較して少なくとも2倍であり、角以外の部分がトランジスタ性能に寄与するのを大幅に低減する。向かい合っている各側壁の内側及び外側の両方に、及びフィン内の凹部の底面上に形成されるゲート電極が、Uゲートトランジスタ構造のチャネルの完全空乏を提供する。さらに、U字形トランジスタ構造の両側にある2つの各側壁上のゲートは、トリゲートトランジスタの単一のフィンの2つの両側にあるゲートよりも互いに大きく接近しているので、U字形トランジスタ構造の角以外の特性も最大にされる。さらに、U字形トランジスタ構造内を電気信号が進行するために利用することができるエリアが、トリゲートトランジスタ構造と比較して大幅に増加する。結果として、多数の角を有するU字形トランジスタ構造は、トランジスタの全性能を少なくとも10だけ改善する。たとえば、U字形トランジスタ構造のDIBLパラメータは、任意のゲート長において、トリゲートトランジスタ構造のDIBLパラメータよりも大幅に小さく、0mV/Vの理論的な限界に近づく。図3Aは、本発明の一実施形態による、Uゲートトランジスタを製造するための半導体構造300の断面図を示す。図3Aに示されるように、半導体構造300は、基板360上にある絶縁層301上に形成される半導体材料の層302を含む。図3Aに示されるように、一実施形態の場合に、半導体材料の層302は、単結晶シリコンの基板360を覆う絶縁層301上に形成される。一実施形態の場合に、絶縁層301上に堆積される層302は単結晶シリコンSiであり、シリコンの基板360上の絶縁層301は埋込酸化物である。より具体的には、絶縁層301は、二酸化シリコンを含む。代替的な実施形態では、絶縁層301は、サファイア、二酸化シリコン、窒化シリコン若しくは他の絶縁材料のいずれか1つ、又はそれらの組み合わせにすることができる。図3Aに示されるように、単結晶シリコンの層302と、シリコンの基板360との間に狭持される絶縁層301は、シリコンオンインシュレータSOI基板361を形成する。SOI基板は、当該技術分野において既知の技法のうちのいずれか1つ、たとえば、酸素注入による分離SIMOX、水素注入及び分離手法SmartCut登録商標とも呼ばれる等によって製造することができる。一実施形態では、埋込酸化物の絶縁層301上に形成される単結晶シリコンの層302の厚みは、概ね20nm~200nmの範囲内にある。より具体的には、絶縁層301上の層302の厚みは、30nm~150nmである。代替の実施形態の場合、基板360は、III-V又は他の半導体、たとえば、リン酸インジウム、ガリウムヒ素、窒化ガリウム、及び炭化シリコンを含むことができる。次に、層302の上に、又はその上方にマスク層304が形成される。一実施形態では、層302とマスク層304との間にバッファ層303を形成して、層302とマスク層304との間の移行を円滑にする。一実施形態では、絶縁層301上にある単結晶シリコンの層302上に形成されるマスク層304はハードマスク層である。一実施形態では、二酸化シリコンSiO2のバッファ層303が、単結晶シリコンの層302と、窒化シリコンSi3N4のマスク層304との間に形成される。一実施形態では、マスク層304と層302との間に狭持されるバッファ層303の厚みは、概ね1ナノメートル~15ナノメートル10オングストローム~150オングストロームの範囲内にある。より具体的には、バッファ層303の厚みは約3ナノメートル約30オングストロームである。一実施形態では、層302上のマスク層304の厚みは概ね20ナノメートルnm~200nmの範囲内にある。より具体的には、単結晶シリコンの層302上の窒化シリコンのマスク層304の厚みは約150nmである。マスク層304及びバッファ層303は、化学気相成長CVD技法のような、半導体製造の当業者に既知の技法を用いて、層302上に堆積することができる。図3Bは、基板306上にある絶縁層301上の層302からフィンを形成するために、パターニングして、その後、所定の幅330及び長さ図示せずまでエッチングした後の、層302上に堆積されるマスク層304及びバッファ層303を示す。層302上に堆積されるマスク層304及びバッファ層303のパターニング及びエッチングは、半導体製造の当業者に既知の技法によって実行することができる。次に、層302がパターニングされ、その後、エッチングされて、絶縁層301上にフィンが形成される。図3Cは、絶縁層301上にある層302からフィン305を形成した後の、半導体構造300の断面図を示す。図3Cに示されるように、幅330、長さ図示せず及び高さ318を有するフィン305は、上側表面306と、反対の位置にある2つの側壁307とを備える。一実施形態では、バッファ層303が、フィン305の上側表面306と、マスク層304との間に堆積される。一実施形態では、フィン305の幅330は、概ね20nm~120nmの範囲にすることができ、フィン305の高さは、概ね20~150nmの範囲にすることができる。一実施形態では、層302からのフィン305は、フォトリソグラフィ技法の最も小さなフィーチャによって規定されるサイズまで、パターニングされ、エッチングされる。一実施形態では、埋込酸化物の絶縁層301上にある単結晶シリコンの層302は、半導体製造の当業者に既知の技法を用いて、パターニングし、エッチングすることができる。図3Dは、フィン305上に保護層308を形成した後の、半導体構造300の断面図を示す。図3Dに示されるように、保護層308は、フィン305の反対の位置にある2つの側壁307と、マスク層304の上側311及び反対の位置にある2つの側壁331と、絶縁層301のフィン305の両側にある部分309とを覆う。一実施形態では、保護層308をフィン305上に形成して、後続のエッチング中に、反対の位置にある側壁307及び部分309がアンダーカットされるのを防ぐ。一実施形態では、保護層308は、マスク層304のエッチング速度と比較して大幅に遅いエッチング速度を有し、その工程における後の時点で、マスク層304が選択的にエッチングされ、保護層308が無傷のままであるようにする。より具体的には、保護層308のエッチング速度は、マスク層304のエッチング速度よりも約10倍だけ遅い。一実施形態では、単結晶シリコンのフィン305及びSi3N4のマスク層304を覆う保護層308は、炭素をドーピングした窒化シリコンSi3N4:Cを含む。より具体的には、窒化シリコン内の炭素の含有量は、約3~5原子パーセントである。より具体的には、Si3N4のマスク層304の高温リン酸によるエッチング速度は約5ナノメートル/分約50オングストローム/分であるのに対して、マスク層304を覆うSi3N4:Cの保護層308のエッチング速度は約0.5ナノメートル約5オングストローム/分であり、その工程における後の時点で、Si3N4:Cの保護層308を保持しながら、Si3N4のマスク層304が選択的にエッチングされて除去されるようになる。一実施形態では、単結晶シリコンのフィン305及びSi3N4のマスク層304上に堆積されるSi3N4:Cの保護層308の厚みは約2ナノメートル~10ナノメートル約20オングストローム~100オングストロームである。保護層308は、半導体製造の当業者に既知の技法を用いて、フィン305上に堆積することができる。図3Eは、保護層308上に絶縁層310を形成した後の、半導体構造300の断面図を示す。図3Eに示されるように、絶縁層310は、マスク層304の上側表面311が見えるようにして、保護層308を覆う。一実施形態では、単結晶シリコンのフィン305及びSi3N4のマスク層304を覆うSi3N4:Cの保護層上にある絶縁層310は二酸化シリコンSiO2である。絶縁層310は、保護層上に全面堆積することによって形成され、その後、たとえば、化学機械研磨CMPによって研磨して、マスク層の上側表面311から絶縁層310及び保護層308の一部を除去することができ、図3Eに示されるように、マスク層304の上側表面311が、絶縁層310の上側表面313と概ね同一平面を成すようにする。Si3N4:Cの保護層上に二酸化シリコンの絶縁層を堆積することは、半導体製造の当業者に既知の技法を用いて実行することができる。図3Fは、マスク層304を除去した後の半導体構造300の断面図である。図3Fに示されるように、マスク層304がバッファ層303の上側表面314から選択的に除去され、絶縁層310、及びフィン305の両側にある保護層308は無傷のままである。それゆえ、マスク層304の厚みによって規定される保護層308の露出した部分334の高さ324は保持され、その工程における後の時点で、フィン305内に形成される凹部の所定の深さを確保する。一実施形態では、マスク層304は、保護層308及び絶縁層310に対して極めて高い選択性を有する化学薬品によるウエットエッチングによって、バッファ層303から除去することができ、それは、その化学薬品が、保護層308及び絶縁層310ではなく、主にマスク層304をエッチングすることを意味する。一実施形態の場合、保護層308及び絶縁層310に対するマスク層304のエッチング速度の比は、約10:1である。一実施形態の場合に、高温リン酸によるウエットエッチングによって、Si3N4:Cの保護層308及びSiO2の絶縁層310を保持しながら、SiO2のバッファ層303の上側表面314から、Si3N4のマスク層304を選択的にエッチングして、除去することができる。次に、フィン305上にスペーサ315が形成される。図3Gは、フィン305上にスペーサ315を形成した後の半導体構造300の断面図である。図3Gに示されるように、スペーサ315は、保護層308に隣接し、バッファ層303の上側表面314の部分と、保護層308の露出した部分334とを覆う。一実施形態の場合に、バッファ層303の上側表面314を覆う各スペーサ315の幅343は、その工程における後の時点で形成されるフィン305内の凹部の幅を決定する。一実施形態では、スペーサ315は、窒化シリコンを含み、SiO2のバッファ層303上に形成され、炭素をドーピングした窒化シリコンの保護層308の露出した部分334を覆う。保護層308上にスペーサ315を形成しても、スペーサ315のプロファイルは劣化しない。安定したプロファイルを有するそのようなスペーサ315は、その工程における後の時点で、フィン305内に形成される凹部の幅及び凹部の側壁の厚みを正確に制御できるようにする。一実施形態の場合に、スペーサ315を形成するために、最初に、スペーサ材料、たとえば窒化シリコンの層が、開口部316内に、バッファ層303の上側表面314上に所定の厚みまでコンフォーマルに堆積され、保護層308の側面部分を覆う。一実施形態では、開口部316内に、バッファ層303の上側表面314上にコンフォーマルに堆積されるスペーサ材料の厚みが、スペーサ315の幅343を決定する。その後、スペーサ材料の層が、たとえば、反応性イオンエッチングRIE技法によって選択的に異方性エッチングされ、スペーサ315が形成される。そのようなスペーサ315を形成するための工程は、トランジスタ製造の当業者には既知である。一実施形態では、各スペーサ315の幅343は、フィン305の幅330の約3分の1である。より具体的には、フィン305の幅330が概ね20nm~120nmの範囲にある場合には、各スペーサ層315の幅343は、概ね6nm~40nmの範囲内にある。図3Hは、フィン305内に凹部319を形成した後の半導体構造300の断面図である。図3Hに示されるように、フィン305内の凹部319は、底面320と、向かい合っている2つの柱321を形成する、向かい合っている2つの側壁とを有する。一実施形態の場合に、向かい合っている2つの柱321はそれぞれ、底面320に対して直角を成して垂直に配置され、向かい合っている2つの柱321のそれぞれと底面320との間に直角を有する角322を形成する。凹部319の向かい合っている2つの柱321のそれぞれの厚み342は、各スペーサ315の幅343によって制御される。スペーサ315は保護層308上に形成されるので、スペーサ315の厚み及びプロファイルは劣化することはなく、スペーサ315は、凹部319の向かい合っている2つの柱321のそれぞれの厚み342を正確に制御できるようにする。一実施形態の場合、底面320の厚みは、各スペーサ315の高さ350によって制御され、各スペーサ315が高くなるほど、薄い底面320を作り出すことができる。図3Gを参照すると、一実施形態の場合に、フィン305の厚みに対するスペーサ315の高さ317は、概ねそれぞれ1:1~5:1の範囲内にある。より具体的には、スペーサ315の高さ317は30nm~150nmである。一実施形態では、フィン305内の凹部319は、半導体製造の当業者に既知の技法のうちの1つ、たとえばRIE技法によって形成される。一実施形態では、フィン305内の凹部319は、フィン305の表面から、所定の深さまで下方にエッチングされ、完全に空乏したトランジスタチャネルが形成される。一実施形態では、フィン305内の凹部319の所定の深さは、エッチング時間によって制御される。一実施形態では、凹部319は、30ナノメートル~100ナノメートル300オングストローム~1000オングストロームの所定の深さまで下方にエッチングされることができる。一実施形態では、凹部319の所定の深さは、フィン305の厚み318の0.5~0.8であり、完全に空乏したトランジスタチャネルが形成される。一実施形態では、底面320の厚み344は概ね5ナノメートル~15ナノメートル50オングストローム~150オングストロームの範囲内にある。別の実施形態では、所定の深さは、凹部の幅323に等しく、完全に空乏したトランジスタチャネルが形成される。一実施形態では、完全に空乏したトランジスタチャネルを形成するために、凹部319の底面320の厚み344は、向かい合っている2つの柱321のそれぞれの厚み342の少なくとも2分の1よりも薄い。より具体的には、底面320の厚みは約10ナノメートル約100オングストロームにすることができ、向かい合っている2つの柱321のそれぞれの厚みは約20ナノメートル約200オングストロームにすることができる。次に、図3Iに示されるように、絶縁層310が保護層308から選択的に除去され、絶縁層301は無傷のままである。絶縁層310を除去する間に絶縁層301を保持することは、その工程における後の時点において、ポリシリコンストリンガが形成されるのを避けるのに重要である。その後、保護層308が、フィン305、スペーサ315の外側側壁325、及び絶縁層301のフィン305の両側にある部分から選択的に除去され、フィン305及び絶縁層301は無傷のままであり、フィン305の反対の位置にある2つの側壁307の垂直状態が保たれる。図3Iは、図3Hに類似であるが、絶縁層301の部分309及びフィン305から、絶縁層310及び保護層308を除去した後の図である。一実施形態では、二酸化シリコンの絶縁層310は、フッ化水素酸HFを用いて、Si3N4:Cの保護層308から除去することができ、Si3N4:Cの保護層308は、半導体製造技術分野において既知の技法を用いて、高温リン酸によって、単結晶シリコンのフィン305から、及び埋込酸化物の絶縁層301から除去することができる。図3Jは、絶縁層301上にあるフィン305からスペーサ315及びバッファ層303を除去した後の半導体構造300の断面図である。一実施形態の場合に、次に、スペーサ315及びバッファ層303が、半導体製造技術の専門家に既知の技法を用いて、それぞれ高温リン酸及びフッ化水素酸によって、フィン305から除去される。絶縁層301上にあるフィン305は、U字形を有し、トリゲート半導体構造と比較して角345の数が増えている。図3Kは、次に、フィン305の一部の上にゲート誘電体層362及びゲート電極363を形成した後の半導体構造300の断面図である。図3Kを参照すると、ゲート電極363は、ゲート誘電体層362とともに、基板360上にある絶縁層301上のフィン305の上側表面306及び反対の位置にある2つの側壁307と、凹部319の一部の底面320及び向かい合っている2つの側壁364とを覆い、電気信号が進行するために利用することができる空間を実効的に増やす。また、U字形の半導体トランジスタ構造300は、トリゲートトランジスタ構造と比較して最大ゲート制御下での角の数を実効的に2倍にし、それによりトランジスタの角以外の構成要素が大幅に減少し、結果として、短チャネル制御を改善する。ゲート誘電体層362は、トランジスタ製造の当業者に既知である、堆積技法及びパターニング技法によって、フィン305上に形成することができる。一実施形態の場合に、ゲート誘電体層362は、たとえば、二酸化シリコンSiO2、酸窒化シリコンSiOxNy、又は窒化シリコンSi3N4を含むことができる。別の実施形態の場合には、ゲート誘電体層362は、SiO2の誘電率よりも高い誘電率kを有する遷移金属の酸化物、たとえば、酸化ジルコニウムZrO2、酸化ハフニウムHFO2、酸化ランタンLa2O3を含むことができる。一実施形態の場合、高kの誘電体層は、原子層堆積ALD技法を用いて、フィン305上に形成することができる。一実施形態の場合、ゲート誘電体層362の厚みは約0.5ナノメートル~約10ナノメートル約5オングストローム~100オングストロームにすることができる。一実施形態の場合に、その後、ゲート電極363が、トランジスタ製造の当業者に既知の、堆積技法及びパターニング技法によって、ゲート誘電体層362上に形成されることができる。一実施形態の場合に、ゲート誘電体層362上に形成されるゲート電極363の厚みは、50ナノメートル~350ナノメートル500オングストローム~3500オングストロームである。代替の実施形態の場合に、ゲート誘電体層362上に形成されるゲート電極363は、限定はしないが、金属、ポリシリコン、ポリシリコンゲルマニウム、窒化物及びそれらの任意の組み合わせにすることができる。次に、図4を参照すると、先端延長部図示せずを有するソース領域403及びドレイン領域404が、フィン305の両側に形成される。ソース領域403及びドレイン領域404は、トランジスタ製造の当業者に既知の技法のうちの1つを用いて形成することができる。一実施形態の場合、ゲート領域363の両側にあるフィン305内のソース領域403及びドレイン領域404は、ゲート電極363をマスクとして用いてフィン305の両側にそれぞれのドーパントのイオンを与えるイオン注入技法を用いて形成することができる。図5Aは、本発明の一実施形態による、多段Uゲートトランジスタを製造するための半導体構造500の断面図を示す。半導体構造500は、図3A~図3Hに関して先に説明された工程を用いて形成される。図5Aに示されるように、半導体構造500は、絶縁層503上に形成される半導体材料のフィン502内に凹部501を含む。凹部501は、底面521と、向かい合っている2つの側壁504とを有する。保護層505が、フィン502の側壁と、絶縁層503のフィン502の両側にある部分とを覆う。絶縁層511が、フィン502の両側にある保護層505の部分上に形成される。スペーサ506が、保護層505に隣接して、フィン502の上側表面上に形成される。一実施形態の場合、バッファ層507が、フィン502の上側表面と、各スペーサ506との間に堆積される。一実施形態の場合、凹部501は、フィン502の上側表面から、フィン502の厚み528の約3分の1まで下方にエッチングされる。図5Bは、所定の幅までスペーサ506のサイズを小さくして、フィン502の上側表面のバッファ層507によって覆われている部分509を露出させた後の、図5Aに類似の図である。一実施形態の場合、スペーサ506は、所定の幅520まで小さくされ、その幅は、後に形成されることになる段の数によって決定される。一実施形態の場合、小さくした後のスペーサ506の幅520は、約30だけ減少する。一実施形態の場合、スペーサ506を小さくすることは、エッチング、たとえば、ドライエッチング又はウエットエッチングによって実行される。一実施形態の場合、スペーサ506を小さくすることは、高温リン酸によるウエットエッチングによって実行される。一実施形態の場合、図5Bに示されるように、パッシベーション層508が、スペーサ506を小さくした後の凹部501の底面521及び側壁504の部分の上に堆積され、フィン502を後にエッチングするためのエッチストップ層としての役割を果たす。別の実施形態の場合、ドライプラズマエッチングを用いて、スペーサ506を小さくするとき、スペーサ506を小さくする前の凹部501の底面521及び向かい合っている2つの側壁504の部分の上にパッシベーション層508が堆積され、たとえばドライプラズマエッチング中にフィン502のボディに窪みができるのを防ぐとともに、その工程における後の時点において、凹部501の側壁内に段を形成するときにエッチストップとしての役割を果たす。一実施形態の場合、シリコンのフィン502内に形成される凹部501の底面521上、及び向かい合っている2つの側壁504の一部の上に堆積されるパッシベーション層508は、酸化物を含む。一実施形態の場合、パッシベーション層508の厚みは、概ね1ナノメートル~5ナノメートル10オングストローム~50オングストロームの範囲にある。一実施形態の場合、パッシベーション層508は、トランジスタ製造の当業者に既知の技法のうちの1つによって、凹部の底面上に堆積される。図5Cは、バッファ層507によって覆われているフィン502の上側表面の露出した部分509をエッチングにより除去し、フィン502内の凹部501の側壁内に段510を形成した後の、図5Bに類似の図である。一実施形態の場合、バッファ層507によって覆われている露出した部分509は、フィン502の上側から所定の深さまで下方に異方性エッチングされると同時に、所定の幅まで横方向に後退し、各段501が形成される。一実施形態の場合、各段510では、深さ520対幅530のアスペクト比を、概ね1:1~3:1の範囲にすることができる。より具体的には、各段510は、約1:1の深さ対幅のアスペクト比を有する。一実施形態の場合、二酸化シリコンのバッファ層507によって覆われているシリコンのフィン502の上側表面の露出した部分509は、半導体製造の当業者に既知のRIE又はウエットエッチング技法のうちのいずれか1つを用いて、エッチングにより除去される。一実施形態の場合、凹部501の底面及び側壁の部分の上にパッシベーション層508を堆積すること、スペーサ506のサイズを小さくして、フィンの上側表面のバッファ層によって覆われている部分を露出させること、及びフィンの上側から所定の深さまで下方に、且つ所定の幅まで横方向に、フィン502の上側表面の露出した部分509をエッチングにより除去することは、凹部501の側壁504内に所定の数の段が形成されるまで、連続して繰り返される。図5Dは、凹部501の底面521及び向かい合っている2つの側壁504の部分からパッシベーション層508を除去し、保護層505から絶縁層510を除去し、さらに、フィン502、及び絶縁層503のフィン502の両側にある部分から保護層505を除去した後の、半導体構造500の断面図である。一実施形態の場合、シリコンのフィン502内の凹部501の底面521、及び向かい合っている2つの側壁504の部分から酸化物のパッシベーション層を除去することは、たとえば、高温リン酸でエッチングすることによって実行される。保護層505から絶縁層511を除去すること、並びにフィン502、及び絶縁層503のフィン502の両側にある部分から保護層505を除去することは、図3Iに関して先に説明されている。図5Eは、図3Jに関して先に説明されたように、その後、フィン502からスペーサ506及びバッファ層507を除去した後の、半導体構造500の断面図である。図5Eに示されるように、フィン502の垂直な側壁は、フィン502の上側表面とともに1組の角512を形成し、側壁504は、凹部501の底面521とともに、及び段510とともに1組の角513を形成し、角513の数は、角512の数よりも多い。角513の数は、先に説明されたように、凹部の側壁内に段510を繰返し形成することによって増加し、Uゲートトランジスタ構造の、角以外の部分に対する角の部分を大幅に増やすことができる。図6は、本発明の一実施形態による、多角Uゲート半導体トランジスタ構造600の斜視図である。多角Uゲート半導体トランジスタ構造600は、絶縁層503上にあるフィン502の部分の上に後に形成されるゲート誘電体層601及びゲート電極602と、フィン502の両側において形成されるソース領域603及びドレイン領域604とを備え、凹部501の各側壁は段605を含む。図6に示されるように、ゲート電極602は、誘電体層601とともに、フィン502の部分の上側表面及び反対の位置にある2つの側壁と、フィン502内の凹部501の部分の底面及び向かい合っている側壁とを覆い、向かい合っている側壁はそれぞれ段605を含む。段状の側壁を有するU字形の多角半導体トランジスタ構造600は、最大ゲート制御下で角の数をさらに増やし、それにより、トランジスタの角以外の構成要素をさらに削減する。一実施形態の場合、Uゲートトランジスタ構造のI-V特性の角部分は、角以外の部分よりも、少なくとも10だけ大きい。図7Aは、本発明の一実施形態による、半分にされたフィンを製造するための半導体構造700の断面図を示す。図7Aに示されるように、半導体構造700は、絶縁層702上に形成される半導体材料のフィン701を備える。保護層703が、フィン701の側壁と、絶縁層702のフィン701の両側にある部分とを覆い、フィン701の上側表面上に形成される各スペーサ704に隣接して配置される。絶縁層705が、フィン701の両側にある保護層703の部分の上に形成される。一実施形態の場合、バッファ層706が、フィン701の上側表面と、各スペーサ704との間に堆積される。半導体構造700は、図3A~図3Gに関して先に説明された工程を用いて形成される。図7Bは、フィン701の上側表面の露出した部分から絶縁層702まで下方にフィン701をエッチングし、半分にされたフィン708を形成して、1回のリソグラフィステップにおいて、フィンの量を2倍にし、フィンピッチを2分の1にした後の、半導体構造700の断面図である。半分にされたフィン708の幅709、及び半分にされたフィン708間の距離710は、スペーサ704の厚みによって制御され、リソグラフィ分解能及びマスクフィーチャとは無関係であり、ロバストな製造工程を提供する。一実施形態の場合、半分にされた各フィン708は、リソグラフィ限界よりも小さな寸法を有する。フィン701を絶縁層まで下方にエッチングすることは、図3Hに関して先に説明された工程によって実行される。図7Cは、図3I及び図3Jに関して先に説明された工程を用いて、半分にされた各フィン708から、絶縁層705、保護層703、スペーサ704及びバッファ層706を除去した後の半導体構造700の断面図である。図7Cに示されるように、2つの半分にされたフィン708は、絶縁層705上に単一のフィンから形成され、フィンのピッチ711を半分にする。一実施形態の場合、図7A~図7Cに関して先に説明された工程を用いて、複数の単一のフィンから、サブリソグラフィ寸法を有する複数の半分にされたフィンを製造することができる。図8は、本発明の一実施形態による、絶縁層702上にある2つの半分にされたフィン708がサブリソグラフィ寸法を有する場合の、Uゲート半導体トランジスタ構造800の斜視図である。その後、ゲート誘電体層802及びゲート電極803が、半分にされた各フィン708の一部の上に形成される。ソース領域804及びドレイン領域805が、半分にされた各フィン708のゲート電極803の両側に形成される。図8に示されるように、ゲート電極803は、ゲート誘電体802とともに、半分にされた各フィン708の一部の上側表面及び反対の位置にある2つの側壁を覆い、ピッチが2つの半分にされたトリゲートトランジスタを有する構造を形成する。一実施形態の場合、2つのトリゲートトランジスタはそれぞれ、サブリソグラフィ寸法を有する。図9Aは、サブリソグラフィ寸法の半分にされたフィンを有するトランジスタ構造を製造するための半導体構造900の断面図を示しており、本発明の一実施形態によれば、半分にされた各フィンは、少なくとも1つの段を含む。半導体構造900は、絶縁層902上にある半分にされたフィン901と、半分にされた各フィン901の外側側壁911と、半分にされた各フィン901の外側側壁911にある絶縁層902の部分とを覆う保護層903とを含む。保護層903は、半分にされた各フィン901の上側表面上に形成される各スペーサ904に隣接して配置される。絶縁層905が、半分にされた各フィン901の外側側壁911にある保護層903の部分の上に形成される。一実施形態の場合に、バッファ層906が、半分にされた各フィン901の上側表面と、各スペーサ904との間に堆積される。半導体構造900は、図7A~図7Cに関して先に説明された工程を用いて形成される。図9Bは、スペーサ904のサイズを小さくして、半分にされた各フィン901の上側表面のバッファ層906によって覆われている部分921を露出させた後の、半導体構造900の断面図である。保護層922が、半分にされたフィン901間の絶縁層902の露出した部分の上に堆積され、絶縁層902を、その工程における後の時点におけるアンダーカットから保護する。一実施形態の場合に、シリコンの半分にされたフィン901間にある埋込酸化物の絶縁層902の露出した部分の上に堆積される保護層922は、炭素をドーピングした窒化シリコン層である。図9Cは、バッファ層906によって覆われている半分にされた各フィン901の上側表面の露出した部分921をエッチングにより除去し、図5Cに関して先に説明された工程を用いて、半分にされた各フィン901の内側側壁内に段931を形成した後の、半導体構造900の断面図である。スペーサ904のサイズを小さくすることは、図5Bに関して先に説明された工程を用いて実行される。一実施形態の場合に、スペーサ904のサイズを小さくすることは、半分にされたフィン901の側壁内に所定の数の段が形成されるまで、図5Cに関して先に説明された工程を用いて連続して繰り返される。図9Dは、図3I及び図3Jに関して先に説明された工程を用いて、2つの半分にされた各フィン901及び絶縁層902から、絶縁層905、保護層903、保護層922、スペーサ904及びバッファ層906を除去した後の半導体構造900の断面図である。図9Dに示されるように、2つの半分にされたフィン901が絶縁層上に形成され、半分にされた各フィン901は段931を有する。別の実施形態では、半導体構造900は、最初に、図5A~図5Dに関して先に説明されたように、凹部の各側壁が少なくとも1つの段を有するようにフィン内に凹部を形成し、その後、図7Bに関して先に説明されたように、半分にされたフィンを形成することによって、形成することができる。一実施形態では、図7A~図7C及び図5A~図5Dに関して先に説明された工程を用いて、複数の単一のフィンから、少なくとも1つの段を有するとともにサブリソグラフィ寸法を有する複数の半分にされたフィンを製造することができる。図10は、サブリソグラフィ寸法の2つの半分にされたフィン1001を有するUゲート半導体トランジスタ構造1000の斜視図であり、絶縁層1007上にある2つの半分にされた各フィン1001は、本発明の一実施形態による少なくとも1つの段を有する。その後、2つの半分にされた各フィン1001の部分上に、ゲート誘電体層1003及びゲート電極1004が形成され、段1002を覆う。2つの半分にされた各フィン1001のゲート電極1004の両側には、ソース領域1005及びドレイン領域1006が形成される。図10に示されるように、ゲート電極1004は、ゲート誘電体層1003とともに、2つの半分にされた各フィン1001の一部の上側表面、及び段1002を含む2つの向かい合っている側壁とを覆い、2つの多角トリゲートトランジスタ構造を形成する。一実施形態の場合、2つの多角トリゲートトランジスタ構造は、半分にされたピッチと、サブリソグラフィ寸法とを有する。