少なくとも1のデジタル信号の値で周波数を離散的に調整し、前記デジタル信号で調整する周波数より細かい微小周波数を1のアナログ信号の電圧値で調整し、所望の周波数の出力信号を出力する発振器と、基準信号と前記発振器の出力信号との位相差及び周波数差を表すデジタル値を出力する比較器と、前記比較器の出力するデジタル値を演算するとともに、高周波成分を除去し、複数のデジタル信号として出力する演算器と、前記演算器が出力する前記デジタル信号のうち前記発振器で前記微小周波数の調整に対応する1の前記デジタル信号が直接入力され、入力された前記デジタル信号を前記アナログ信号に変換するデジタルアナログ変換器と、前記デジタルアナログ変換器からの前記アナログ信号の高周波成分を除去し、前記発振器へ入力するローパスフィルタと、を備えるPLL回路。前記発振器は、前記アナログ信号の電圧値で1のバラクタを調整することを特徴とする請求項1に記載のPLL回路。前記デジタルアナログ変換器は、前記基準信号が入力され、前記基準信号で動作することを特徴とする請求項1又は2に記載のPLL回路。前記発振器は第一筐体にあり、前記比較器、前記演算器及びデジタルアナログ変換器は第二筐体にあり、前記ローパスフィルタは前記第一筐体又は第二筐体にあり、前記第一筐体と前記第二筐体とを前記デジタル信号及び前記アナログ信号を伝送するケーブルで接続したことを特徴とする請求項1から3のいずれかに記載のPLL回路。しかし、ΣΔ変調器を利用するフラクショナル方式のADPLL回路は、フラクショナルスプリアスを平均化してスプリアスレベルを下げることはできるが、ノイズフロアが上がるため、搬送波対雑音C/N特性の改善という課題がある。そこで、本発明は、前記課題を解決するために、Trackingバンクの最小1bit以下の周波数分解能を実現でき、かつC/N特性の劣化を防止できるPLL回路を提供することを目的とする。上記目的を達成するために、本発明に係るPLL回路は、上位bitが入力されるPVTバンク、Acquisitionバンク、Trackingバンクのバラクタをデジタルコード制御とし、下位bitであるTrackingbitsfracをDAコンバータD/AでVCOコントロール電圧に変換してバラクタを制御することとした。具体的には、本発明に係るPLL回路は、少なくとも1のデジタル信号の値で周波数を離散的に調整し、前記デジタル信号で調整する周波数より細かい微小周波数を1のアナログ信号の電圧値で調整し、所望の周波数の出力信号を出力する発振器と、基準信号と前記発振器の出力信号との位相差及び周波数差を表すデジタル値を出力する比較器と、前記比較器の出力するデジタル値を演算するとともに、高周波成分を除去し、複数のデジタル信号として出力する演算器と、前記演算器が出力する前記デジタル信号のうち前記発振器で前記微小周波数の調整に対応する1の前記デジタル信号が直接入力され、入力された前記デジタル信号を前記アナログ信号に変換するデジタルアナログ変換器と、前記デジタルアナログ変換器からの前記アナログ信号の高周波成分を除去し、前記発振器へ入力するローパスフィルタと、を備える。本発明に係るPLL回路は、微小周波数をアナログ電圧値で制御する。具体的には、下位bitをΣΔ変調器で時間平均するのではなく、下位bitをD/A変換器でアナログ電圧値に変換してバラクタに入力する。本PLL回路は、ΣΔ変調器が不要であるため、ΣΔ変調器によるC/N特性の劣化が無い。従って、本発明は、Trackingバンクの最小1bit以下の周波数分解能を実現でき、かつC/N特性の劣化を防止できるPLL回路を提供することができる。本発明に係るPLL回路の前記発振器は、前記アナログ信号の電圧値で1のバラクタを調整することを特徴とする。下位bitが入力されるバラクタの数を1つに低減することができるため、発振器を小型化できる。具体的には、14~16bit程度分のバラクタを低減できる。本発明に係るPLL回路の前記デジタルアナログ変換器は、前記基準信号が入力され、前記基準信号で動作することを特徴とする。ΣΔ変調器が不要であるため、デジタルアナログ変換器へリタイミングされた基準信号を入力することができる。基準信号は出力信号/分周数の周波数なので、ΣΔ変調器を出力信号で動作させることに比べて、消費電流の削減が見込める。本発明に係るPLL回路の前記発振器は第一筐体にあり、前記比較器、前記演算器及びデジタルアナログ変換器は第二筐体にあり、前記ローパスフィルタは前記第一筐体又は第二筐体にあり、前記第一筐体と前記第二筐体とを前記デジタル信号及び前記アナログ信号を伝送するケーブルで接続したことを特徴とする。業務用無線などの高C/Nを要求されるPLL回路の場合、比較器や演算器を1つのICとし、発振器をICの外付け部品とすることがある。しかし、ADPLL回路の場合、ΣΔ変調器を備えている。ΣΔ変調器とDCOとを切り離すことができず、高C/Nを要求する業務用無線機にADPLL回路を搭載することは困難であった。本PLL回路は、ΣΔ変調器を持たないため、上位bitのデジタル信号と下位bitのアナログ信号を外部にあるVCOに出力ができ、高C/Nを要求する業務用無線機にも搭載可能である。本発明は、Trackingバンクの最小1bit以下の周波数分解能を実現でき、かつC/N特性の劣化を防止できるPLL回路を提供することができる。添付の図面を参照して本発明の実施形態を説明する。以下に説明する実施形態は本発明の実施例であり、本発明は、以下の実施形態に制限されるものではない。なお、本明細書及び図面において符号が同じ構成要素は、相互に同一のものを示すものとする。図4は、本実施形態のPLL回路101を説明する図である。PLL回路101は、少なくとも1のデジタル信号の値で周波数を離散的に調整し、前記デジタル信号で調整する周波数より細かい微小周波数を1のアナログ信号の電圧値で調整し、所望の周波数の出力信号を出力する発振器10と、基準信号FREFと発振器10の出力信号Foutとの位相差及び周波数差を表すデジタル値を出力する比較器11と、比較器11の出力するデジタル値を演算するとともに、高周波成分を除去し、複数のデジタル信号として出力する演算器12と、演算器12が出力する前記デジタル信号のうち発振器10で微小周波数の調整に対応する1のデジタル信号が直接入力され、入力されたデジタル信号をアナログ信号に変換するデジタルアナログ変換器13と、デジタルアナログ変換器13からのアナログ信号の高周波成分を除去し、発振器10へ入力するローパスフィルタ14と、を備える。図5は、発振器10を説明する図である。発振器10は、コンデンサ配列21、バラクタ22、共振用コイル23、発振回路24、及び容量25を有する。コンデンサ配列21は、例えば、図2の第1バンク、第2バンク、第3バンクのようなバラクタで形成され、それぞれにデジタル信号PVTbits、Acquisitionbits、Trackingbitsが入力される。バラクタ22は、Trackingbitsfracに相当するアナログ信号が入力される。バラクタ22とコンデンサ配列21とは並列になっており、共振用コイル23との間で次式で表される周波数で共振する。ここで、Lは共振用コイル23のインダクタ、Cはバラクタ22とコンデンサ配列21とで合成された合成キャパシタである。発振回路24は、数1で表される共振周波数fにより出力信号Foutを出力する。すなわち、出力信号Foutの周波数はバラクタ22とコンデンサ配列21の合成キャパシタCで決定される。なお、容量25はアナログ信号の電流が共振用コイル23や発振回路24に流入することを防止するためのものである。比較器11は、TDCtime-to-digitalconverter31を有する。TDC31は、CKVとFREFのパルスエッジの差を時間間隔として計測する。出力値は小数部分周に相当するデジタル値となる。サンプラ32は、FREFの立上りエッジを発振器10の出力信号CKVの立上りエッジに同期させ、リタイミングされた基準信号CKRを出力する。CKRにより系全体が同期動作する。例えば、基準位相アキュムレータ40やサンプラ45は、CKRに基づいてデータ更新タイミングを同期させる。演算器12は、基準位相アキュムレータ40、位相検出器41、乗算器42、ゲイン正規化回路43、ループフィルタ44、及びサンプラ45を含む。乗算器42は、発振器10におけるDCO分周周期とTDC31の出力の周期を調整するための正規化係数を乗じる。基準位相アキュムレータ40は、分周データFCWをCKRタイミングで累積し、位相検出器41に出力する。位相検出器41は、基準位相アキュムレータ40の出力値と、可変位相アキュムレータ15後のサンプラ45の出力値、乗算器42の出力値を演算により比較し、位相誤差としてループフィルタ44へ出力する。ループフィルタ44の出力は、ゲイン正規化回路43へ入力される。ゲイン正規化回路43はループフィルタ44の出力を元に、図3の手順に従って、PVTbits、Acquisitionbits、Trackingbits、及びTrackingfractionalbitsの4つのデジタル信号を出力する。このうち、PVTbits、Acquisitionbits、Trackingbitsの3つのデジタル信号は発振器10のコンデンサ配列21に入力する。Trackingfractionalbitsはデジタルアナログ変換器13に入力される。デジタルアナログ変換器13が出力するアナログ信号は、ローパスフィルタ14で高周波成分を除去され、発振器10のバラクタ22に入力される。なお、本実施形態の可変位相アキュムレータ15は、CKVの立ち上がりエッジ毎に1カウントアップし、そのデジタル値を出力する。サンプラ45は、CKRの立ち上がりエッジで可変位相アキュムレータ15からの出力値を位相検出器41へ出力する。すなわち、CKR周期にCKV周期が何パルスあるかを計測していることになる。これは整数分周に相当するデジタルデータとなる。図1のADPLL回路は、周波数分解能を向上させるためにTrackingbitsfracを用い、スプリアスを低減させるΔΣ変調器を信号経路に配置していた。本実施形態のPLL回路101は、Trackingbitsfracをアナログ信号の電圧値に変換して周波数分解能を向上させている。アナログ信号の電圧値でバラクタを制御するため、ΔΣ変調器が不要であり、C/N特性を向上させることができる。さらに、ΔΣ変調器が不要であるため、デジタルアナログ変換器の同期用信号として出力信号CKVではなく、リタイミングされた基準信号CKRを使用できるため、消費電流の削減が見込める。なお、PLL回路101は、発振器10が第一筐体Iにあり、比較器11、ループフィルタ44、デジタルアナログ変換器13、ローパスフィルタ14、位相検出器41、乗算器42、ゲイン正規化回路43が第二筐体IIにあってもよい。第一筐体Iと第二筐体IIとがケーブル不図示で接続されており、ケーブルがデジタル信号PVTbits、Acquisitionbits、Trackingbits及びローパスフィルタ14から出力されたアナログ信号を第二筐体IIから第一筐体Iへ伝送する。発振器10を第二筐体IIの外部に配置することができる。なお、PLL回路101のデジタルアナログ変換器13は、データ更新周期タイミングがデータの比較周期であるCKRに基づくように設計されている。このような設計のデジタルアナログ変換器は、高速タイプではなく例えば10MHz程度であり、市販品として比較的安価に入手でき、IC上に組み込む場合でも、設計の難易度が低く、回路規模も比較的小さくなるというメリットがある。一方、高速タイプのデジタルアナログ変換器例えば数百MHz程度を使用する場合はデータ更新周期タイミングをCKVに基づくように設計する。