システムであって、デジタル信号が供給され、該デジタル信号を歪めるデジタル予歪回路と、較正回路の出力へ接続されて、歪められた前記デジタル信号を対応するアナログ信号へ変換するデジタル/アナログ変換器DACコア部であって、該DACコア部は、DACコア部へ供給される制御信号に従い変換を実行する、デジタル/アナログ変換器DACコア部と、前記DACコア部の出力へ接続されて、アナログ信号の電力を増幅する電力増幅器PA部と、前記電力増幅器部の出力信号へ接続されて、前記DACコア部のための前記制御信号を、電力増幅されたアナログ信号の前記電力に応じて生成する較正回路とを備える、システム。請求項1記載のシステムであって、前記予歪回路は、入力信号を、前記DAC部及び前記PA部における予想される歪みの関数として歪め、前記PA部の前記出力信号に所定レベルのダイナミックレンジを提供する、システム。請求項1記載の回路であって、該回路は、前記PA部の出力信号の波形を検出し、検出した前記波形をあらかじめ記憶されている基準波形と比較して、デジタル誤り訂正信号を発生するフィードバック較正回路を含み、該デジタル誤り訂正信号は、前記DACコア部の個々の変換器のビットのバイアス設定を調整するために前記DACコア部への入力、及び/又は前記電力増幅器部の入力、及び/又は前記デジタル予歪回路の入力へ供給されて、前記DACコア部及びPA部の非線形性を補償する、回路。請求項1記載の回路であって、前記デジタル予歪回路は、DACコア部/PA部を組み合わせた前記入力で、前記DACコア部及び前記PA部の両方について、あらかじめ求められた非線形性を補正するように構成される、回路。請求項3記載の回路であって、前記較正回路は、フィードバック回路を提供し、該フィードバック回路は、前記PA部の出力信号で前記波形を検出して、検出した前記波形をあらかじめ記憶されている基準波形と比較してデジタル誤り訂正信号を発生し、前記DACコア部の出力を調整して、前記PA部の前記出力信号に所定レベルのダイナミックレンジを提供する回路である、回路。請求項3記載の回路であって、前記PA部は、前記DACコア部の前記出力に複数の調整可能な電力増幅器PAを含む、回路。請求項6記載の回路であって、前記DACコア部の各DACビットの後に、前記複数の調整可能な電力増幅器PAのうち対応する1つが続く、回路。請求項7記載の回路であって、DAC最下位ビットLSBビットの前記出力は、まず前記DACコア部内のR-2Rはしご型回路網と組み合わせられ、それから、前記複数の電力増幅器PAの第1の部分のうち接続された前記対応する1つにより増幅される、回路。請求項8記載の回路であって、DAC最上位ビットMSBビットの前記出力は、はじめに線形に符号化されて、それから、前記複数の電力増幅器PAの第2の部分のうち対応する接続された1つにより増幅される、回路。請求項9記載の回路であって、少なくとも1つの前記複数の電力増幅器の前記出力は、前記フィードバック較正回路により、検出、収集、及び分析されて前記制御信号が発生される、回路。請求項9記載の回路であって、前記制御信号は、前記DACコア部及び/又は電力増幅器部及び/又はデジタル予歪回路の設定を調整するために適用される、回路。システムであって、デジタル信号を対応するアナログ信号に変換するデジタル/アナログ変換器DACコア部と、前記DACコア部の出力へ接続されて、アナログ信号の電力を増幅する電力増幅器PA部とを備え、前記PA部は、前記DACコア部の前記出力に複数の調整可能な電力増幅器PAを含む、システム。請求項12記載の回路であって、前記DACコア部の各DACビットの後に、前記複数の調整可能な電力増幅器PAの対応する1つが続く、回路。請求項13記載の回路であって、DAC最下位ビットLSBビットの前記出力は、まず前記DACコア部内のR-2Rはしご型回路網と組み合わせられ、それから、前記複数の電力増幅器PAの第1の部分のうち接続された前記対応する1つにより増幅される、回路。請求項14記載の回路であって、DAC最上位ビットMSBビットの前記出力は、はじめに線形に符号化されて、それから、前記複数の電力増幅器PAの第2の部分のうち対応する接続された1つにより増幅される、回路。請求項1記載の回路であって、前記予歪回路、DACコア部、電力増幅器PA部、及び較正回路は、単一の集積回路チップ上に集積され、主回路ブロック間のインターフェースを高度に制御することにより、帯域幅、ダイナミックレンジ、及び出力電力に関して、回路の性能を最大化する、回路。請求項1記載の回路であって、前記DACコア部及び電力増幅器PA部は、単一の集積回路チップ上に集積される、回路。請求項1記載の回路であって、前記較正は、前記電力増幅器部を調整するための信号を、前記電力増幅されたアナログ信号に応じて生成する、回路。請求項12記載の回路であって、前記電力増幅器部の前記出力信号へ接続されており、前記電力増幅されたアナログ信号に応じて、前記複数の利得調整可能な電力増幅器PAのための制御信号を生成する較正回路を含む、回路。請求項19記載の回路であって、DAC最下位ビットLSBビットの前記出力は、まず前記DACコア部内のR-2Rはしご型回路網と組み合わせられ、それから、前記複数の電力増幅器PAの第1の部分のうち接続された前記対応する1つにより増幅される、回路。本開示により提供されるシステムは、デジタル信号が供給されてそのデジタル信号を歪めるための予歪回路と、予歪回路の出力へ接続されて歪みデジタル信号を対応するアナログ信号へ変換するデジタル/アナログ変換器DACコア部とを有し、このDACコア部はDACコア部に供給される制御信号に従って変換を行い、該システムはさらに、DACコア部の出力へ接続されてアナログ信号の電力を増幅する電力増幅器PA部と、電力増幅器の出力へ接続され、電力増幅されたアナログ信号の電力に応じてDACコア部に対する制御信号を生成する較正回路を有する。このような構成では、入力デジタル信号をはじめに予歪して、後続のDACコア部及びPA部の既知のあらかじめ特徴づけられた非線形性を補償する。この予歪デジタル信号は、次にDACコア部の入力へ供給され、DACコア部はこの信号を要求される帯域幅の予歪低電力アナログ波形に変換する。次にこの予歪低電力アナログ波形が高効率電力増幅PA部の入力に印加され、高効率電力増幅PA部は信号を増幅して、特定レベルのダイナミックレンジをもつ高電力アナログ波形を生成する。このレベルのダイナミックレンジは、DACコア部及び電力増幅器の双方の線形性の制約を考慮し、入力デジタル信号を予歪回路を用いて意図的に崩す又は予歪することにより達成される。一実施形態では、フィードバック較正回路は、PA部の出力で波形を検出し、検出した波形をあらかじめ記憶されている基準波形と比較して、デジタル誤り訂正信号を発生するために設けられる。そしてこのデジタル誤り訂正信号はDACコア部への入力へ供給され、DACコア部の個々の変換器のビットのバイアス設定を調整し、DACコア部の波形を修正することによりPA部の非線形性をさらに補償する。一実施形態では、デジタル予歪回路は、DACコア部/PA部を組み合わせた入力側で、DACコア部及びPA部の両方について、あらかじめ求められた非線形性を補正するように構成される。一実施形態では、較正回路は、PA部の出力の波形を検出し、検出した波形をあらかじめ記憶されている基準波形と比較して、電力増幅器例えば、バイアス、再構成可能な整合ネットワークを調整するためのデジタル誤り訂正信号を発生する、フィードバック回路を提供する。一実施形態では、較正回路は、PA部出力で波形を検出し、検出した波形をあらかじめ記憶されている基準波形と比較して、予歪回路を調整するためのデジタル誤り訂正信号を発生する、フィードバック回路を提供する。このような構成では、デジタル予歪をフィードバック較正と組み合わせて、アンプ出力電力に応じて使用することにより、低電力高ダイナミックレンジのDACコア部及び/又は電力増幅器例えば、バイアス、再構成可能な整合ネットワーク及び/又はデジタル予歪回路の設定を調整して、出力高電力RF信号すなわち、電力増幅PA部の出力のダイナミックレンジを最大化できる。一実施形態では、PA部は、DACコア部の出力に複数の調整可能な電力増幅器PAを含む。一実施形態では、DACコア部の各DACビットの後には、複数の調整可能な電力増幅器PAのうちの対応する1つが続く。次に複数のPAの全ての出力を組み合わせることにより、高電力高ダイナミックレンジのRF信号を構築する。このような構成により、システムの出力で必要なダイナミックレンジレベルのアナログ信号を構築する際に、個々のDACビットの増幅信号を個々に制御する柔軟性を加えることが可能になる。別の実施形態では、DAC最下位ビットLSBビットの出力はまず、DACコア部内のR-2Rはしご型回路網と組み合わせられ、それから、複数の電力増幅器PAの第1の部分のうち対応する接続された1つにより増幅される。一方で、DAC最上位ビットMSBビットの出力は、はじめに、線形に符号化、例えばサーモメータ符号化されて、それから、複数の電力増幅器PAの第2の部分のうち対応する接続された1つにより増幅される。そして加算器21で、複数の電力増幅器PAの第1の部分の出力と第2の部分の出力とを組み合わせることにより、高電力高ダイナミックレンジRF信号が構築される。一実施形態では、フィードバック較正回路により、複数の電力増幅器の全て又はいくつかの出力が、検出、収集、及び分析されて、制御信号が発生される。そしてこれらの制御信号は、低電力高ダイナミックレンジのDACコア部及び/又は電力増幅器部例えば、バイアス、再構成可能な整合ネットワーク及び/又はデジタル予歪回路の設定を調整するために適用されて、出力高電力RF信号のダイナミックレンジを最大化できるようにする。一実施形態では、構成の全て又は一部は、単一のチップ上に不均一に集積されており、各部品は最も適切な半導体技術で実装されている。例えば、DACコア部はシリコンで、PAはIII-V族で実装される。一実施形態では、デジタル予歪回路、DACコア部、LSB電力増幅器、及び較正回路は、低電力高速CMOSで実装されるが、MSB電力増幅器は、高周波高電力高線形性III-V族技術例えば、GaNHEMT又はInPHBT又はGaAsHBT又はGaAspHEMTで実装される。別の実施形態では、帯域幅及び静的ダイナミックレンジを最大化するために、DACコア部は、最も高速なスイッチング速度をもつバイポーラ技術InPHBTで実装される。帯域幅、出力電力、及びダイナミックレンジの増大は、構成の全て又はいくつかの部分を単一のチップ上に有することにより相互接続面積を低減することで実現される。本開示によるシステムは、デジタル信号が供給されてそのデジタル信号を歪めるための予歪回路と、較正回路の出力へ接続されて歪みデジタル信号を対応するアナログ信号へ変換するデジタル/アナログ変換器DACコア部とを有し、このDACコア部は、DACコア部へ供給される制御信号に従い変換を実行するものであり、該システムはさらに、DACコア部の出力へ接続されてアナログ信号の電力を増幅する電力増幅器PA部と、電力増幅器の出力へ接続され、電力増幅されたアナログ信号の電力に応じてDACコア部に対する制御信号を生成する較正回路と、を有する。このシステムはさらに、次に挙げる特徴の1以上を含むことができる:予歪回路は、入力信号を、DAC部及びPA部において予想される歪みの関数として歪め、PA部の出力信号に所定レベルのダイナミックレンジを与える;フィードバック較正回路は、PA部の出力信号の波形を検出し、検出した波形をあらかじめ記憶されている基準波形と比較して、デジタル誤り訂正信号を発生し、該デジタル誤り訂正信号は、DACコア部の入力DACコア部の個々の変換器のビットのバイアス設定を調整するために、及び/又は電力増幅器部の入力、及び/又はデジタル予歪回路の入力へ供給されて、DACコア部及びPA部の非線形性を補償できるようにする;デジタル予歪回路は、DACコア部/PA部を組み合わせた入力側で、DACコア部及びPA部両方について、所定の非線形性を補正するよう構成される;較正回路は、PA部の出力信号の波形を検出し、検出した波形をあらかじめ記憶されている基準波形と比較して、DACコア部の出力を調整するためのデジタル誤り訂正信号を発生し、PA部の出力信号に所定レベルのダイナミックレンジを提供する、フィードバック回路を提供する;PA部は、DACコア部の出力側において複数の調整可能な電力増幅器PAを含む;DACコア部の各DACビットの後に、複数の調整可能な電力増幅器PAのうちの対応する1つの電力増幅器が続く。;DAC最下位ビットLSBビットの出力はまず、DACコア部内のR-2Rはしご型回路網と組み合わせられ、それから、複数の電力増幅器PAの第1の部分のうち対応する接続された1つにより増幅される;DAC最上位ビットMSBビットの出力は、はじめに線形に符号化されて、それから、複数の電力増幅器PAの第2の部分のうち対応する接続された1つにより増幅される;フィードバック較正回路により、複数の電力増幅器の出力の少なくとも1つが、検出、収集、及び分析されて、制御信号が発生される。;制御信号は、低電力高ダイナミックレンジのDACコア部及び/又は電力増幅器部及び/又はデジタル予歪回路の設定を調整するために適用される。本開示の別の態様では、システムは、デジタル信号を対応するアナログ信号に変換するデジタル/アナログ変換器DACコア部と、DACコア部の出力へ接続されてアナログ信号の電力を増幅する電力増幅器PA部とを備え、ここでPA部は、DACコア部の出力に複数の調整可能な電力増幅器PAを含む。このシステムはさらに、次に挙げる特徴の1以上を含むことができる:DACコア部の各DACビットの後には、複数の調整可能な電力増幅器PAのうちの対応する1つが続く;DAC最下位ビットLSBビットの出力はまず、DACコア部内のR-2Rはしご型回路網と組み合わせられ、それから、複数の電力増幅器PAの第1の部分のうち対応する接続された1つにより増幅される;DAC最上位ビットMSBビットの出力は、はじめに線形に符号化されて、それから、複数の電力増幅器PAの第2の部分のうち対応する接続された1つにより増幅される;予歪回路、DACコア部、電力増幅器PA部、及び較正回路は、単一の集積回路チップ上に集積され、主回路ブロック間のインターフェースを高度に制御することにより、帯域幅、ダイナミックレンジ、及び出力電力に関して、回路の性能を最大化できるようにする;DACコア部及び電力増幅器PA部は、単一の集積回路チップ上に集積される;較正は、電力増幅器部を調整する信号を、電力増幅されたアナログ信号に応じて生成する;較正回路は、電力増幅器部の出力信号へ接続され、複数の利得調整可能な電力増幅器PAのための制御信号を、電力増幅されたアナログ信号に応じて生成する;DAC最下位ビットLSBビットの出力はまず、DACコア部内のR-2Rはしご型回路網と組み合わせられ、それから、複数の電力増幅器PAの第1の部分のうち対応する接続された1つにより増幅される。本開示の1又は複数の実施形態の詳細を、以下の添付図面及び発明の詳細な説明で述べる。本開示の他の特徴、目的、及び効果は、発明の詳細な説明、図面、及び請求項から明らかになる。図1Aを参照すると、デジタル/アナログDACシステム10は、デジタル信号14が供給されるデジタル予歪回路12を有するように示されている。デジタル予歪回路12は、記述される方法でデジタル信号14を歪め、ここではデジタル信号14の1又は複数のビットを変更することにより歪める。したがって、例えばデジタル信号のビットが図1Aに示すように0010001101110である場合、デジタル予歪回路12は、デジタル信号14の1又は複数のビットを変更した出力デジタル信号14’を生成することができる。このように、例えばデジタル信号のビットが0010001101110である場合に、デジタル信号14の最下位ビットが変更されている。DACシステム10は、歪みデジタル信号14’を、対応するアナログ信号18に変換するデジタル/アナログ変換器DACコア部16を含む。例えば、ここでDACコア部16は、R-2RタイプDACである。以下でより詳細に述べるように、DACコア部16は、DACコア部16へ供給される制御信号26に従ってデジタル/アナログ変換を実行する。アナログ信号18は、電力増幅器PA部20の入力へ供給され、電力増幅器PA部20がアナログ信号18の電力を増幅し、それによりDACシステム10の出力22を生成できるようにする。DACシステム10は較正回路24を含み、較正回路24は電力増幅器20の出力へ接続されており、出力22の電力増幅されたアナログ信号に応じて、DACコア部16のための制御信号26と、予歪回路12のための線路32上の制御信号と、電力増幅器部20のための線路33上の制御信号とを、記述される方法で生成する。入力デジタル信号14は、はじめにデジタル予歪回路12により予歪され、後続のDACコア部16及びPA部20の既知のあらかじめ特徴づけられている非線形性を補償する。予歪デジタル信号14’は、次にDACコア部16の入力へ供給され、DACコア部はこの信号を必要な帯域幅の予歪低電力アナログ波形信号18に変換する。次にこの予歪低電力アナログ波形信号18が、高効率電力増幅器PA部20の入力に印加され、効率電力増幅器PA部は信号18を増幅して、特定レベルのダイナミックレンジをもつ高電力アナログ波形出力22を生成する。このレベルのダイナミックレンジは、DACコア部16及び電力増幅器部20の双方の線形性の制約を考慮し、入力デジタル信号14を、予歪回路12を用いて意図的に崩して又は予歪してデジタル信号14’を生成することにより達成される。フィードバック較正回路24は、PA部の出力22で波形を検出して、該信号をアナログ/デジタル変換器ADC29において対応するデジタル信号に変換し、かつ検出した波形信号12を、較正回路24内の誤り発生回路31のメモリ30にあらかじめ記憶されている基準波形と比較して、デジタル誤り訂正信号すなわち信号26を発生するために設けられる。このデジタル誤り訂正信号26は、すでに述べたように、DACコア部16への入力へ供給され、線路26上の信号を介してDACコア部16の個々の変換器のビットのバイアス設定を調整する。バイアス信号が、電力増幅器部20の利得及び位相応答を調整するために、線路33を介して電力増幅器部20へ供給され、そして予歪回路12の予歪を制御するために線路32を介して供給され、これにより、PA部20の非線形性及びダイナミックレンジが補償される。ここで、この実施形態では、デジタル予歪回路12は、DACコア部16/PA部20を組み合わせた入力側で、DACコア部16及びPA部20の両方について、あらかじめ求められた非線形性を補正するように構成される。較正回路24はフィードバック回路を提供し、フィードバック回路は、PA部20の出力で波形信号22を検出し、検出した波形信号22を、メモリ30に記憶されているあらかじめ記憶された基準波形と比較して、線路26、32、及び33上にデジタル誤り訂正信号を発生する。このような構成では、デジタル予歪回路12をフィードバック較正回路24と組み合わせて、アンプ出力電力信号22に応じて使用することにより、低電力高ダイナミックレンジのDACコア部16及び/又は電力増幅器20例えば、バイアス、再構成可能な整合ネットワーク及び/又はデジタル予歪回路12の設定を調整し、出力高電力RF信号22すなわち、電力増幅器PA部20の出力のダイナミックレンジを最大化できるようにする。示されるように、較正回路24は、PAバイアス振幅及び位相補正テーブル37a例えば、読み出し専用メモリROMと、DACコア補正テーブル37bと、予歪テーブル37cとを含み、これら全てに、誤り回路により生成された線路26上のデジタル誤り信号が供給される。PAバイアス振幅及び位相補正テーブル37aの出力は、線路33上にPA部20のための制御信号を生成し、DACコア補正テーブル37bは、線路26上にDACコアのための制御信号を生成し、予歪テーブル37cは、線路32上に予歪回路12のための制御信号を生成する。PAバイアス振幅及び位相補正テーブル37a、DACコア補正テーブル37b、及び予歪テーブル37cに記憶されるデータは、較正手順により得られる。例えば、入力デジタル信号のビットサイズがNであれば、線路14へ供給することができる2Nの可能な入力デジタルワードすなわち、入力信号の振幅レンジが存在する。ここでNは整数である。較正モード中に、PA部の出力が較正回路24への入力から減結合され、かつメモリ30が誤り回路31から減結合されている状態で、2Nの可能な入力デジタルワードのそれぞれが線路14へ供給されて、図に示していないが、テスト装置例えば、コンピュータではないものは、線路26、32、及び33上の制御信号の最適な組み合わせを求めるためにPA部の出力を監視して、線路26、32、及び33上に制御信号を発生する。加えて、この較正テストは、線路26、32、及び33上の制御信号の最適な組み合わせを求めるために、2Nの可能な入力デジタルワードの異なるタイムシーケンスで動的に実行される。較正手順の結果は、2Nの可能な入力デジタルワードのノミナルを求めるために用いられ、このノミナルは、PAバイアス振幅及び位相補正テーブル37a、DACコア補正テーブル37b、及び予歪テーブル37cに記憶される補正項と関連付けられるものであり、その結果システム10は、最大利得を、最小の歪み及び最大のダイナミックレンジで提供することができる。この2Nの可能な入力デジタルワードのノミナルは、メモリ30に記憶される。メモリ30は、誤り回路31へ接続される。図示されていないが、テスト装置が2Nの可能な入力デジタルワードを誤り回路31へ供給する。2Nの可能な入力デジタルワードのそれぞれが誤り回路31へ供給されるので、2Nの誤りワードが、PA部の出力がモニタされている状態で線路26、32、及び33の制御信号を発生し、線路26、32、及び33上の制御信号の最適な組み合わせを求める。求められた制御信号は、P/Aバイアス振幅及び位相補正テーブル37a、DACコア補正テーブル37b、及び予歪テーブル37cにデータを提供し、それらのテーブルに記憶される。このように、テーブル37a、37b、及び37cのそれぞれには、2Nの誤り項が記憶される。正常運転中は、PA部の出力22は、較正回路24へ接続されており、上記したノミナルのデジタルワードはメモリ31に記憶される。したがって、線路22上の出力アナログ信号は、ADC29により対応するデジタルワードに変換される。この生成されたデジタルワードが、メモリ31に記憶されているデジタルワードと比較される。これらのデジタルワードの差が、PAバイアス振幅及び位相補正テーブル37a、DACコア補正テーブル37b、及び予歪テーブル37cへ供給されて、線路32、26、及び33上のそれぞれに、適正な制御信号が発生される。図1Bを参照すると、ここでは、システム10’は動的較正を用いている。図1Aのメモリ30は、誤り訂正回路24’へ供給される線路14上の入力信号と置き換えられている。ここでも、較正モード中に、PA部20の出力が較正回路24’への入力から減結合されている状態で、2Nの可能な入力デジタルワードのそれぞれが線路14へ供給され、かつ、コンピュータ図示なしが、PA部20の出力がモニタされている状態で線路26、32、及び33上に制御信号を発生し、線路26、32、及び33上の制御信号の最適な組み合わせを求めることができるようにする。さらに、この較正テストは、線路26、32、及び33上の制御信号の最適な組み合わせを求めるために、2Nの可能な入力デジタルワードの異なるタイムシーケンスで動的に実行される。較正手順の結果は、2Nの可能な入力デジタルワードを発生するために用いられ、これらはPAバイアス振幅及び位相補正テーブル37a’、DACコア補正テーブル37b’、及び予歪テーブル37c’に記憶される補正項と関連付けられるものであり、その結果システム10’は、最大利得を、最小の歪み及び最大のダイナミックレンジで提供することができる。発生された2Nの補正項は、PAバイアス振幅及び位相補正テーブル37a’、DACコア補正テーブル37b’、及び予歪テーブル37c’に記憶される。PAバイアス振幅及び位相補正テーブル37a’、DACコア補正テーブル37b’、及び予歪テーブル37c’は、さらに多くの補正項を記憶することができ、2以上の可能なデジタルワードがシステム10’へ供給される間の各可能なタイムシーケンスにつき1つを記憶することができる。ここで図2を参照すると、この実施形態では、PA部20は、DACコア部20の出力で利得及び/又は位相を調整することができる複数の電力増幅器PA20aを含む。ここで、DACコア部16の各DACビットの後には、複数の調整可能な電力増幅器PA20aのうちの対応する1つが続く。そして合算器21で複数のPA20全ての出力を組み合わせることにより、高電力高ダイナミックレンジRF信号が構築される。ここで図3を参照すると、この実施形態では、DAC最下位ビットLSBビットの出力はまず、DACコア部16内のR-2Rはしご型回路網36と組み合わせられ、それから、複数の電力増幅器PA20bの第1の部分のうち対応する接続された1つにより増幅される。一方、DAC最上位ビットMSBビットの出力は、はじめに線形に符号化40されて、それから、複数の電力増幅器PA20aの第2の部分のうち対応する接続された1つにより増幅される。そして加算器21で、複数の電力増幅器PA20a、20bの第1の部分の出力と第2の部分の出力とを組み合わせることにより、高電力高ダイナミックレンジRF信号が構築される。ここで図4を参照すると、PA部20の複数の電力増幅器20aの出力の全て又はいくつかが、較正回路24により検出、収集、及び分析され、制御信号33がフィードバック較正回路24により発生される。これらの制御信号33aは、低電力高ダイナミックレンジのDACコア部16及び/又は電力増幅器部20a例えば、バイアスの、再構成可能なマッチングネットワーク及び/又はデジタル予歪回路12の設定を調整するために適用され、出力高電力RF信号のダイナミックレンジを最大化できるようにする。ここで図5及び6を参照すると、構成の全て又は一部は、単一のチップ上に不均一に集積されており、各部品は最も適切な半導体技術で実装されている。例えば、DACコア部はシリコンで、PAはIII-V族で実装される。例えば、デジタル予歪回路、DACコア部、LSB電力増幅器、及び較正回路は、低電力高速CMOSで実装されるが、MSB電力増幅器は、高周波高電力高線形性III-V族技術例えば、GaNHEMT又はInPHBT又はGaAsHBT又はGaAspHEMTで実装される。帯域幅及び静的ダイナミックレンジを最大化するために、DACコア部は、最も高速なスイッチング速度をもつバイポーラ技術InPHBTで実装される。帯域幅、出力電力、及びダイナミックレンジの増大は、構成の全て又はいくつかの部分を単一のチップ上に備えることにより相互接続面積を低減することで実現される。本開示の実施形態のいくつかを記載した。しかし、本開示の精神及び範囲から逸脱することなしに、さまざまな修正を行うことができる。したがって、別の実施形態も以下に記す請求項の範囲内にある。