入力端子に入力された入力信号と、第1の端子から出力された第1のフィードバック信号を反転した第1の反転信号と、を加算して得られた第1の加算信号を出力する第1の加算器と、前記第1の加算信号を増幅した出力信号を出力端子に出力し、その利得が可変である利得可変増幅回路と、前記出力信号が入力され、前記出力信号をフィルタリングして得られた信号を出力し、そのカットオフ周波数が可変である第1のローパスフィルタと、前記出力信号が入力され、前記出力信号をフィルタリングして得られた信号を出力し、前記第1のローパスフィルタよりもカットオフ周波数が低い第2のローパスフィルタと、前記入力信号と、第2の端子に入力された第2のフィードバック信号を反転した第2の反転信号と、を加算して得られた第2の加算信号を出力する第2の加算器と、前記第2の加算信号が入力され、前記第2の加算信号をフィルタリングして得られた信号を前記第2のフィードバック信号として前記第2の端子に出力する第3のローパスフィルタと、前記利得可変増幅回路の伝達関数と前記第1のローパスフィルタの伝達関数との積が一定になるように、前記利得可変増幅回路の利得および前記第1のローパスフィルタのカットオフ周波数を制御する第1の制御回路と、前記利得可変増幅回路の利得制御が完了した後、前記第2のフィードバック信号のレベルと予め設定された閾値とを比較し、前記第2のフィードバック信号のレベルが前記閾値よりも低くならない限り、前記第1のローパスフィルタが出力した信号を前記第1のフィードバック信号として前記第1の端子に入力させ、一方、前記第2のフィードバック信号のレベルが前記閾値よりも低くなった時に、前記第2のローパスフィルタが出力した信号を前記第1のフィードバック信号として前記第1の端子に入力させる第2の制御回路と、を備えることを特徴とする半導体集積回路。前記第2の制御回路は、前記利得可変増幅回路の利得制御が完了した後、前記第2のフィードバック信号のレベルが前記閾値を一度下回った場合には、前記第2のローパスフィルタが出力した信号を前記第1のフィードバック信号として前記第1の端子に入力させ続けることを特徴とする請求項1に記載の半導体集積回路。前記第3のローパスフィルタの利得は、前記利得可変増幅回路の利得が設定可能な最下限に設定されたときにおいて、前記第1のローパスフィルタの利得と等しくなるように、設定されていることを特徴とする請求項1または2に記載の半導体集積回路。前記第1の端子と前記第1のローパスフィルタの出力との間に接続され、前記第2の制御回路によりオン/オフが制御される第1のスイッチ素子と、前記第1の端子と前記第2のローパスフィルタの出力との間に接続され、前記第2の制御回路によりオン/オフが制御される第2のスイッチ素子と、をさらに備え、前記第2の制御回路は、前記第2のフィードバック信号のレベルが前記閾値よりも高い場合には、前記第1のスイッチ素子をオンし且つ前記第2のスイッチ素子をオフし、一方、前記第2のフィードバック信号のレベルが前記閾値よりも低い場合には、前記第1のスイッチ素子をオフし且つ前記第2のスイッチ素子をオンすることを特徴とする請求項1ないし3のいずれか一項に記載の半導体集積回路。前記第3のローパスフィルタは、前記第2の加算信号が入力される端子に一端が接続され、前記出力信号をフィルタリングした信号を出力する端子に他端が接続された第3の抵抗と、前記第3の抵抗の他端と接地との間に接続された第2の容量と、を有することを特徴とする請求項1ないし4のいずれか一項に記載の半導体集積回路。受信性能を向上することが可能な半導体集積回路を提供する。実施形態に従った半導体集積回路は、入力端子に入力された入力信号と、第1の端子から出力された第1のフィードバック信号を反転した第1の反転信号と、を加算して得られた第1の加算信号を出力する第1の加算器を備える。半導体集積回路は、前記第1の加算信号を増幅した出力信号を出力端子に出力し、その利得が可変である利得可変増幅回路を備える。半導体集積回路は、前記出力信号が入力され、前記出力信号をフィルタリングして得られた信号を出力し、そのカットオフ周波数が可変である第1のローパスフィルタを備える。半導体集積回路は、前記出力信号が入力され、前記出力信号をフィルタリングして得られた信号を出力し、前記第1のローパスフィルタよりもカットオフ周波数が低い第2のローパスフィルタを備える。半導体集積回路は、前記入力信号と、第2の端子に入力された第2のフィードバック信号を反転した第2の反転信号と、を加算して得られた第2の加算信号を出力する第2の加算器を備える。半導体集積回路は、前記第2の加算信号が入力され、前記第2の加算信号をフィルタリングして得られた信号を前記第2のフィードバック信号として前記第2の端子に出力する第3のローパスフィルタを備える。半導体集積回路は、前記利得可変増幅回路の伝達関数と前記第1のローパスフィルタの伝達関数との積が前記第3のローパスフィルタの伝達関数と等しくなるように、前記利得可変増幅回路の利得および前記第1のローパスフィルタのカットオフ周波数を制御する第1の制御回路を備える。半導体集積回路は、利得可変増幅回路VGAの利得制御が完了した後、前記第2のフィードバック信号のレベルと予め設定された閾値とを比較し、前記第2のフィードバック信号のレベルが前記閾値よりも低くならない限り、前記第1のローパスフィルタが出力した信号を前記第1のフィードバック信号として前記第1の端子に入力させ、一方、前記第2のフィードバック信号のレベルが前記閾値よりも低くなった時に、前記第2のローパスフィルタが出力した信号を前記第1のフィードバック信号として前記第1の端子に入力させる第2の制御回路を備える。例えば、ダイレクトコンバージョン方式では、フリッカノイズおよび、ミキサ回路の自己ミキシングや回路を構成する素子のミスマッチによるDC成分の変動DCオフセットがある。これらの要因により、ダイレクトコンバージョン方式では、信号の直接劣化や、回路特性が劣化することによる間接的な信号劣化を引き起こす問題がある。この問題を解決するために、一般的にハイパスフィルタHPF:HighPassFilterを使用して、信号の低周波成分を除去することが行われる。この場合、HPFのカットオフ周波数を高くしすぎると、信号の持っている情報が失われてしまうため、受信性能の劣化につながる。したがって、カットオフ周波数は受信性能が劣化しない程度の低い周波数に設定される。一方、受信回路では、高速に利得制御を行うことが要求される。RF信号は通信路の距離等によって、受信機が受信する電力の幅ダイナミックレンジが非常に広い。RF信号がAD変換回路に入力される時点では、ある程度決まった信号振幅にあわせる必要がある。これは、高伝送レートを確保するために、利得制御に使うことのできる時間は限られているためである。一般的な受信機では、利得を変えることで、回路を構成する素子のミスマッチによって発生するDCオフセットの値が変わる。このため、利得を変えた直後は非常に大きなDCオフセットとなる場合がある。HPFにより、このDCオフセットはしばらくすると減衰して収束する。このときの時定数は、HPFのカットオフ周波数で決まる。したがって、前述のようにカットオフ周波数を低くした状態で利得制御を行うと、DCオフセット変動が収束するまでに非常に長い時間がかかり、高速な利得制御が実現できない。そこで、利得制御中はHPFのカットオフ周波数を高く設定してDCオフセット変動の収束時間を短くし、利得制御が完了したところで、カットオフ周波数を低くして、受信性能の劣化を防ぐ方法が用いられる。しかし、信号を受信しながら、カットオフ周波数の切り替えを行うと、その瞬間の信号レベルがDCオフセットとなって発生し、その時点から低いカットオフ周波数のHPFの応答特性でゆっくり収束する。このため、結局、利得制御の時間が長くなる、もしくは本来DCオフセット変動が収束しているべき時間にDCオフセットが残り、受信性能が劣化してしまうという問題が発生する。そこで、以下の実施例では、受信性能を向上することが可能な半導体集積回路および無線受信装置について提案する。以下、実施例について、図面に基づいて説明する。なお、以降の説明では簡単のため、カットオフ周波数の高いHPFを実現するときに使うLPFを高速LPF、カットオフ周波数の低いHPFを実現するときに使うLPFを低速LPFとよび、これらを切り替えることで、HPFのカットオフ周波数を切り替えるものとする。また、カットオフ周波数はループ利得に依存するため、利得可変増幅回路の利得が変わったときに、ループ利得が変わらないように、高速LPFの利得も変わるものとする。図1は、実施例1に係る無線受信装置1000の構成の一例を示すブロック図である。図1に示すように、無線受信装置1000は、半導体集積回路100と、アンテナ1001と、低雑音増幅回路LNA1002と、局部発振回路1003と、ミキサ回路1004と、ローパスフィルタ1005と、アナログデジタル変換回路1006と、を備える。アンテナ1001は、RF信号を受信するようになっている。低雑音増幅回路1002は、受信されたRF信号を増幅して出力するようになっている。局部発振回路1003は、局部発振信号を生成して出力するようになっている。ミキサ回路1004は、低雑音増幅回路1003が出力した信号と局部発振信号とを混合した信号を出力するようになっている。ローパスフィルタ1005は、ミキサ回路1004が出力した信号をフィルタリングして出力するようになっている。半導体集積回路100は、ローパスフィルタ1005が出力した信号を増幅して出力し、その利得が制御可能になっている。アナログデジタル変換回路1006は、半導体集積回路100が出力した信号をA/D変換するようになっている。ここで、図2は、図1に示す半導体集積回路100の構成の一例を示すブロック図である。図2に示すように、半導体集積回路100は、入力端子Tinと、出力端子Toutと、第1の加算器A1と、第2の加算器A2と、利得可変増幅回路VGAと、第1のローパスフィルタ高速LPFF1と、第2のローパスフィルタ低速LPFF2と、第3のローパスフィルタ高速LPFF3と、第1の制御回路CON1と、第2の制御回路CON2と、第1のスイッチ素子SW1と、第2のスイッチ素子SW2と、インバータINVと、を備える。第1の加算器A1は、入力端子Tinに入力された入力信号Sinと、第1の端子Xから出力された第1のフィードバック信号を反転した第1の反転信号と、を加算して得られた第1の加算信号SA1を出力するようになっている。利得可変増幅回路VGAは、第1の加算信号SA1を増幅した出力信号Soutを出力端子Toutに出力するようになっている。この利得可変増幅回路VGAは、その利得が可変である。また、第1のローパスフィルタLPF1は、出力信号Soutが入力され、出力信号Soutをフィルタリングして得られた信号SF1を出力するようになっている。この第1のローパスフィルタLPF1は、そのカットオフ周波数が可変である。また、第2のローパスフィルF2は、出力信号Soutが入力され、出力信号Soutをフィルタリングして得られた信号SF2を出力するようになっている。この第2のローパスフィルタSF2は、第1のローパスフィルタLPF1よりもカットオフ周波数が低くなるように設定されている。第2の加算器A2は、入力信号Sinと、第2の端子Yに入力された第2のフィードバック信号を反転した第2の反転信号と、を加算して得られた第2の加算信号SA2を出力するようになっている。第3のローパスフィルタLPF3は、第2の加算信号SA2が入力され、第2の加算信号SA2をフィルタリングして得られた信号SF3を第2のフィードバック信号として第2の端子Yに出力するようになっている。この第3のローパスフィルタLPF3の利得は、利得可変増幅回路VGAの利得が設定可能な最下限に設定されたときにおいて、第1のローパスフィルタLPF1の利得と等しくなるように設定されている。また、第3のローパスフィルタLPF3の伝達関数f3は、利得可変増幅回路VGAの伝達関数fvと第1のローパスフィルタLPF1の伝達関数f1との積と等しくなるように設定されている。また、第1の制御回路CON1は、入力端子Tinから第1のローパスフィルタLPF1を介して第1の端子Xまでの伝達関数fin1が一定になるようにすなわち、利得可変増幅回路VGAの伝達関数fvと第1のローパスフィルタLPF1の伝達関数f1との積が一定になるように、利得可変増幅回路VGAの利得および第1のローパスフィルタLPF1のカットオフ周波数を制御するようになっている。また、この第1の制御回路CON1は、利得可変増幅回路VGAの利得制御が完了したことを第2の制御回路CON2に通知するようになっている。第1のスイッチ素子SW1は、第1の端子Xと第1のローパスフィルタLPF1の出力との間に接続されている。この第1のスイッチ素子SW1は、第2の制御回路CON2によりオン/オフが制御されるようになっている。図2の例では、第2の制御回路CON2が出力した制御信号CS1により第1のスイッチ素子SW1は制御される。第2のスイッチ素子SW2は、第1の端子Xと第2のローパスフィルタLPF2の出力との間に接続されている。この第2のスイッチ素子SW2は、第2の制御回路CON2によりオン/オフが制御されるようになっている。図2の例では、第2の制御回路CON2が出力した制御信号CS1をインバータINVで反転した制御信号CS2により第2のスイッチ素子SW2は制御される。すなわち、第1のスイッチ素子SW1と第2のスイッチ素子SW2とは、相補的にオン/オフするように第2の制御回路CON2により制御される。第2の制御回路CON2は、利得可変増幅回路VGAの利得制御が完了した後、第2のフィードバック信号のレベルと予め設定された閾値Vthとを比較するようになっている。そして、第2の制御回路CON2は、利得可変増幅回路VGAの利得制御中、および、利得可変増幅回路VGAの利得制御が完了した後第2のフィードバック信号のレベルが閾値Vthよりも低くならない限り、第1のスイッチ素子SW1をオンし且つ第2のスイッチ素子SW2をオフする。すなわち、利得可変増幅回路VGAの利得制御中、および、利得可変増幅回路VGAの利得制御が完了した後第2のフィードバック信号のレベルが閾値Vthよりも低くならない期間、第2の制御回路CON2は、第1のローパスフィルタLPF1が出力した信号SF1を第1のフィードバック信号として第1の端子Xに入力させる。一方、第2の制御回路CON2は、利得可変増幅回路VGAの利得制御が完了した後、第2のフィードバック信号のレベルが閾値Vthよりも低くなった時に、第1のスイッチ素子SW1をオフし且つ第2のスイッチ素子SW2をオンする。その後、第2のフィードバック信号のレベルが閾値Vthよりも高くなってもこの状態を維持する。すなわち、第2の制御回路CON2は、利得可変増幅回路VGAの利得制御が完了した後、第2のフィードバック信号のレベルが閾値Vthを一度下回った場合には、第2のローパスフィルタLPF2が出力した信号SF2を第1のフィードバック信号として第1の端子Xに入力させ続ける。ここで、図3は、図2に示す利得可変増幅回路VGAの構成の一例を示す回路図である。利得可変増幅回路VGAは、例えば、図3に示すように、第1の可変抵抗R1と、第2の可変抵抗R2と、アンプ回路AMPと、を有する。第1の可変抵抗R1は、第1の加算器A1の出力端子Tに一端が接続されている。アンプ回路AMPは、第1の可変抵抗R1の他端に反転入力端子が接続され、接地に非反転入力端子が接続され、出力端子Toutに出力が接続されている。第2の可変抵抗R2は、アンプ回路AMPの反転入力端子に一端が接続され、アンプ回路AMPの出力に他端が接続されている。ここで、第1の制御回路CON1は、第1の可変抵抗R1の抵抗値と第2の可変抵抗R2の抵抗値を制御することにより、利得可変増幅回路VGAの伝達関数fvを制御する。また、図4は、図2に示す第1のローパスフィルタLPF1の構成の一例を示す回路図である。この第1のローパスフィルタLPF1は、例えば、図4に示すように、第1の抵抗Raと、可変容量Caと、を有する。第1の抵抗Raと、出力信号Soutが入力される端子Tin1に一端が接続され、出力信号Soutをフィルタリングした信号SF1を出力する端子Tout1に他端が接続されている。なお、端子Tin1と第1の抵抗Raの一端との間にバッファが接続されていてもよい。可変容量Caは、第1の抵抗Raの他端と接地との間に接続されている。ここで、第1の制御回路CON1は、可変容量Caの容量値を制御することにより、第1のローパスフィルタLPF1のカットオフ周波数伝達関数f1を制御する。また、図5は、図2に示す第2のローパスフィルタLPF2の構成の一例を示す回路図である。第2のローパスフィルタLPF2は、例えば、図5に示すように、第2の抵抗Rbと、第1の容量Cbと、を有する。第2の抵抗Rbは、出力信号Soutが入力される端子Tin2に一端が接続され、出力信号Soutをフィルタリングした信号SF2を出力する端子Tout2に他端が接続されている。なお、端子Tin2と第2の抵抗Rbの一端との間にバッファが接続されていてもよい。第1の容量Cbは、第2の抵抗Rbの他端と接地との間に接続されている。また、図6は、図2に示す第3のローパスフィルタLPF3の構成の一例を示す回路図である。第3のローパスフィルタLPF3は、例えば、図6に示すように、第3の抵抗Rcと、第2の容量Ccと、を有する。第3の抵抗Rcは、第2の加算信号SA2が入力される端子に一端が接続され、出力信号Soutをフィルタリングした信号を出力する端子に他端が接続されている。第2の容量Ccは、第3の抵抗Rcの他端と接地との間に接続されている。既述のように、第3のローパスフィルタLPF3の利得は、利得可変増幅回路VGAの利得が設定可能な最下限に設定されたときにおいて、第1のローパスフィルタLPF1の利得と等しくなるように設定されている。この場合、第3のローパスフィルタLPF3のカットオフ周波数をより高く設定することができる。すなわち、第2の容量Ccの容量値と第3の抵抗Rcの抵抗値との積を小さくできるため、半導体集積回路100の回路面積をより小さくすることができる。以上のような構成を有する半導体記憶装置100は、入力から出力までの伝達関数はHPF特性となり、全体をHPFとしてみたときのカットオフ周波数は、ループ利得とLPFのカットオフ周波数できまり、その値を変えることで、カットオフ周波数の高いHPFの特性と、カットオフ周波数の低いHPFの特性を実現することができる。ここで、以上のような構成機能を有する半導体集積回路100のカットオフ周波数を切り替えるときの特性について説明する。既述のように、受信性能を向上するためには、カットオフ周波数を切り替えたときの入力信号SinによるDCオフセットを抑制する必要がある。このDCオフセットが発生する原因は、第1の端子Xの信号レベルが高いときにカットオフ周波数を切り替えてしまうことである。そこで、本実施例では、第1の端子Xの信号レベルが低いときを見計らってカットオフ周波数を切り替えるようにする。ここで、第1の端子Xの信号は、利得可変増幅回路VGAのDCオフセットを補正するためのDC成分も含んでいる。このため、入力信号Sinのレベルの大小を比較するためには、そのDC成分がどのくらいあるか分かっている必要がある。そこで、本実施例では、既述のように、回路で発生するDCオフセットの影響を除外したときに、第1の端子Xに現れる信号SF1のレベルを検出するために、第3のローパスフィルタLPF3と第2の制御回路CON2を用いる図2。入力信号Sinは、通常の信号経路だけではなく、追加された第3のローパスフィルタLPF3にも入力される。この第3のローパスフィルタLPF3は、既述のように、利得可変増幅回路VGAの利得が、例えば、利得可変増幅回路VGAの利得が設定可能な最下限0dB1倍のときの、信号経路のDCオフセット除去用の第1のローパスフィルタLPF1と同じ特性を持つものである。入力端子Tinから第2の端子Yまでの伝達関数fin2は、以下の式1で表される。fin2=f3/1f31この伝達関数fin2は、以下の式2で表される入力から第1の端子Xまでの伝達関数fin1と同じになる。fin1=f1×fv/1f1×fv2ただし、第1のローパスフィルタLPF1の利得は、ループ利得が変わらないように、利得可変増幅回路VGAの利得と同時に、第1の制御回路CON1により制御される。なお、既述のように、例えば、第3のローパスフィルタLPF3の利得は、利得可変増幅回路VGAの利得が0dB1倍のときの第1のローパスフィルタLPF1の利得と同じである。ここで、図7は、信号経路のDCオフセットや、利得変化時のDCオフセット変動がない理想的な条件で、変調信号を入力したときの、第1の端子Xの信号SF1のと第2の端子Yの信号SF3の波形のシミュレーション結果を示す図である。図7に示すように、第1の端子Xの信号SF1の波形と第2の端子Yの信号SF3の波形は同じになっていることがわかる。したがって、第2の端子Yの信号SF3を、信号SF1のレベルを検出するために用いることが可能である。DCオフセットの影響については、例えばDCオフセットの発生源として、利得可変増幅回路VGAが支配的で、入力ノードのDCオフセットは低い場合には問題にならない。問題になる場合には、第3のローパスフィルタLPF3の入力で、カットオフ周波数の低いHPFを用いてDC成分を除去すればよい。利得制御によってDCオフセット変動することがないため、時間をかけて収束してもよいためである。カットオフ周波数を切り替えるタイミングで十分に収束していれば問題ない。既述のように、第2の制御回路CON2は、第2の端子Yの第2のフィードバック信号のレベルをモニターし、第2のフィードバック信号のレベルが閾値Vthよりも高い場合には、第1のスイッチ素子SW1をオンし且つ第2のスイッチ素子SW2をオフする。すなわち、第2の制御回路CON2は、第2のフィードバック信号のレベルが閾値Vthよりも高い場合には、第1のローパスフィルタLPF1が出力した信号SF1を第1のフィードバック信号として第1の端子Xに入力させる。そして、第2の制御回路CON2は、第2の端子Yの第2のフィードバック信号のレベルをモニターし、利得可変増幅回路VGAの利得制御が完了した後、最初に信号レベルが閾値Vthを下回ったときに、カットオフ周波数を切り替える信号CS1を出力する。すなわち、第2の制御回路CON2は、第2のフィードバック信号のレベルが閾値Vthよりも低い場合には、第2のローパスフィルタLPF2が出力した信号SF2を第1のフィードバック信号として第1の端子Xに入力させる。ここで、図8は、入力信号のレベルが高いときにカットオフ周波数を切り替えた比較例の波形を示す図である。また、図9は、実施例1に係る半導体集積回路100の出力信号の波形を示す図である。図8に示すように、比較例では、入力信号の影響で大きなDCオフセット変動が発生してしまう。一方、図9に示すように、実施例1に係る半導体集積回路100は、入力信号のレベルが低いときにカットオフ周波数を切り替えるため、DCオフセット変動が発生しない。すなわち、実施例1に係る半導体集積回路100は、カットオフ周波数を切り替えるタイミングを、入力信号に応じて自動調整することで、受信信号によるDCオフセット発生を回避し、より高速に利得制御することができる。以上のように、本実施形態に係る半導体集積回路によれば、受信性能を向上することができる。なお、実施形態は例示であり、発明の範囲はそれらに限定されない。