"P個の感光画素のN行を有し、信号積分機能を備えた走査画像センサであって、行ランクjの画素が、前記行の画素に共通な行アドレス指定導体Liに接続された行選択入力SELiおよび各種行に属する同一ランクjのN個の画素に共通なランクjの列導体Ccjに接続された出力を含むMOSトランジスタを用いた回路により形成されていて、前記センサが、列導体に対し、アドレス指定されている行のP個の画素における同一積分期間Tにわたり、一方ではP個のリセット電位を、他方では前記電荷積分に対応するP個のアナログ信号を毎回印加すべく前記N行の画素の各々を連続的にアドレス指定する回路DEL1を含み、前記センサが更に信号デジタル化回路を含んでいて、前記デジタル化回路が、-行ランクiおよび列ランクjの各処理回路が、ランクjの列導体に存在する信号の有相関2重サンプリングを実行する個別サンプラを含んでいて、全ての行について同一積分時間にわたる画像点の観察に対応するP個の処理回路のN行MT2と、-前記サンプリングされたアナログ信号のデジタル値を渡すためのアナログ/デジタル変換手段と、-前記行ランクiおよび列ランクjの処理回路により変換されて、前の行ランクの処理回路により変換されたデジタル信号による積分期間Tに対応し、且つ前の積分期間にわたる同一画像点の観察に対応する信号を加算するデジタル加算手段と、-各積分期間の終了時点で最終行の前記デジタル加算手段から内容を抽出する手段とを含むことを特徴とするセンサ。前記サンプラが、リセット後の画素の保存ノードのリセット電位のサンプリング、および電荷を前記保存ノード内に転送した後の前記保存ノードの電位に対応する前記画素に対する有用信号レベルのサンプリングを含む有相関2重サンプリングを実行すべく構成されていて、前記リセット電位が、前記保存ノードからの電荷の排出に対応し、前記有用信号レベルが前記排出に続く前記保存ノードへの電荷の補充に対応していることを特徴とする、請求項1に記載の画像センサ。前記リセットレベルがリセットパルスRSTにより定義され、前記積分時間が前記保存ノードに電荷を転送するパルスGTRAにより定義され、前記リセットパルスおよび前記転送パルスが前記N行の全ての画素に共通であることを特徴とする、請求項2に記載の画像センサ。行ランクiおよび列ランクjの処理回路の前記デジタル加算手段が、前の積分期間に実行されたデジタル加算の結果を受け取るべく前の行ランクi-1の処理回路からの出力に接続されていて、前記デジタル加算手段が前記結果に現在のアナログ/デジタル変換から生じたデジタル値を加算すべく設計されていることを特徴とする、請求項1~3のいずれか1項に記載の画像センサ。前記アナログ/デジタル変換手段が、各処理回路に比較器CMPi,jおよびカウンタCPTi,jを含むランプ変換器であり、前記カウンタは、前記比較器の入力に線形電圧ランプが印加された場合に前記比較器が切替わるまで一定速度でカウントし、前記デジタル加算手段は、前のランクの処理回路により渡された値にカウンタを初期化すべく設計された前記カウンタのリセット入力であることを特徴とする、請求項4に記載の画像センサ。行ランクiおよび列ランクjの補助回路のカウンタの出力が、行ランクi1および列ランクjの処理回路のカウンタの入力に、積分期間に対応するアナログ/デジタル変換の前に、行ランクiおよび前の積分期間に対応する結果を渡すべく、前記入力に接続されることを特徴とする、請求項5に記載の画像センサ。各画素が、フォトダイオードPD、電荷ND用の保存ノード、前記フォトダイオードから前記保存ノードへの電荷の転送を許す転送トランジスタT1、前記保存ノードT2の電位をリセットするリセットトランジスタ、前記保存ノード内の電荷量を表す電位を生成するフォロワトランジスタT3、および前記フォロワトランジスタを前記列導体に接続する行選択トランジスタT4を含むことを特徴とする、請求項1~6のいずれか1項に記載の画像センサ。前記マトリクスの前記リセットトランジスタの全てを同時にオンにする共通リセット信号RSTを発信する手段と、前記マトリクスの前記転送トランジスタの全てを同時にオンにする共通転送信号GTRAを発信する手段と、共通リセット命令の後、且つ共通転送命令の前に各行についてリセット電位のサンプリングを連続的に制御し、次いで前記転送命令の後で各行について有用電位のサンプリングを連続的に制御する手段とを含むことを特徴とする、請求項7に記載のセンサ。本発明の目的は、真性有相関2重サンプリングによる読み取り動作を許しながら、同時に全ての行に共通な積分時間を許すことにより上述の欠点を是正することである。この目的のため、センサが各行を連続的にアドレス指定することにより読み取られたP個の画素のN行を含んでいる場合、これらの画素送られたアナログ信号のサンプリングは、各々が個別のサンプリング回路を含むP個の処理回路のN行からなる補助マトリクスにより実行される。1行のP個の処理回路は各々、画素から送られた信号を1行づつサンプリングできるように、P個の列導体のうち1個を入力として受け取る。リセット電位レベルが全ての列導体の上に1行づつ連続的に配置されてN×P個のサンプリング回路内で1行づつサンプリングされる。次いで、各画素のリセット電位レベルに関して参照される有用信号が列導体上に1行づつ配置されて1行づつサンプリングされる。サンプリング済み信号のアナログ/デジタル変換および変換済み信号のデジタル総和を個々の処理回路により実行することができる。更に、このような編成により、全ての行に共通な積分時間および真性有相関2重サンプリングの両方により相関を有する切換ノイズを最小化すべく動作可能な特性を有するすなわち、画像移動および電荷積分無しに、従って総和無しに瞬間的なマトリクス画像センサを形成することができる。その結果、本発明の一定義によれば、P個の感光画素のN行を有し、信号積分機能を備えた走査画像センサを提供するものであり、行ランクjの画素が、当該行の画素に共通な行アドレス指定導体に接続された行選択入力および各種行に属する同一ランクjのN個の画素に共通なランクjの列導体に接続された出力を含むMOSトランジスタを用いた回路により形成されていて、当該センサが、列導体に対し、アドレス指定されている行のP個の画素における同一積分期間Tにわたり、一方ではP個のリセット電位を、他方では当該電荷積分に対応するP個のアナログ信号を毎回印加すべく当該N行の画素の各々を連続的にアドレス指定する回路を含み、当該センサが更に信号デジタル化回路を含んでいて、当該デジタル化回路が、-行ランクiおよび列ランクjの各処理回路が、ランクjの列導体に存在する信号の有相関2重サンプリングを実行する個別サンプラを含んでいて、全ての行について同一積分時間にわたる画像点の観察に対応するP個の処理回路のN行と、-サンプリングされたアナログ信号のデジタル値を渡すためのアナログ/デジタル変換手段と、-行ランクiおよび列ランクjの処理回路により変換されて、前の行ランクの処理回路により変換されたデジタル信号による積分期間Tに対応し、且つ前の積分期間にわたる同一画像点の観察に対応する信号を加算するデジタル加算手段と、-各積分期間の終了時点で最終行のデジタル加算手段から内容を抽出する手段とを含むことを特徴とする。サンプラは、リセット後の画素の保存ノードの電位に対応するリセット電位のサンプリング、および電荷を保存ノード内に転送した後の保存ノードの電位に対応する有用電位のサンプリングを含む有相関2重サンプリングを実行すべく構成されていて、リセット電位は、保存ノードからの電荷の排出に対応し、有用信号レベルは当該排出に続く保存ノードへの電荷の補充に対応している。処理回路の一部を形成するサンプラは次いで好適には、画素のリセットトランジスタにリセットパルスが印加されたのに続いてリセット電位レベルを最初に、次いで転送トランジスタに印加された転送パルスに続いて信号レベルを保存する手段を含み、アナログ/デジタル変換手段は次いで、これら2レベル間の差を変換する。リセットパルスおよび転送パルスは当該N行の全ての画素に共通である。好適な一実施形態において、各画素はMOS技術を用いる能動画素であって、フォトダイオード、電荷保存ノード、フォトダイオードから保存ノードへの電荷の転送を可能にする転送トランジスタ、保存ノードの電位をリセットするリセットトランジスタ、保存ノード内の電荷量を表す電位を生成するフォロワトランジスタ、およびフォロワトランジスタを列導体に接続する行選択トランジスタを含んでいる。センサは、マトリクスのリセットトランジスタの全てを同時にオンにする共通リセット信号RSTを発信する手段と、マトリクスの転送トランジスタの全てを同時にオンにする共通転送信号GTRAを発信する手段と、共通リセット命令の後、且つ共通転送命令の前に各行についてリセット電位のサンプリングを連続的に制御し、次いで転送命令の後で各行について有用電位のサンプリングを連続的に制御する手段とを含んでいる。行ランクiおよび列ランクjの処理回路のデジタル加算手段は好適には、前の積分期間に実行されたデジタル加算の結果を受け取るべく前の行ランクi-1の処理回路からの出力に接続されている。デジタル加算手段は当該結果に現在のアナログ/デジタル変換から生じたデジタル値を加算すべく設計されている。アナログ/デジタル変換手段およびデジタル値加算手段は好適には、各種処理回路内で分散されていて、センサは、P個の処理回路のN行の少なくとも1行から当該行の各画素で実行された加算の結果を抽出する出力回路を含んでいる。物理的に、センサには、1画当たり素4個のトランジスタを有する感光画素のマトリクスと、当該画素マトリクスの外部に配置された処理回路のマトリクスとが並置されている。好適な一実施形態において、ランクiの画素の行から送られた信号のサンプリングをランクiの処理回路の行で再び実行可能にすべく、同一の行アドレス指定回路を画素の行のアドレス指定と処理回路のアドレス指定の両方に用いることができる。この場合、加算の結果は処理回路の最終行から系統的に抽出される。アナログ/デジタル変換手段は好適には、各処理回路に比較器およびカウンタを含むランプ変換器であり、カウンタは、比較器の入力に線形電圧ランプが印加された場合に比較器が切替わるまで一定速度でカウントする。カウンタは、変換すべきサンプリング済み信号に比例して増分される。デジタル加算手段は、前のランクの処理回路により渡された値にカウンタを初期化すべく設計されたカウンタのリセット入力である。行ランクiおよび列ランクjの補助回路のカウンタの出力は次いで、行ランクi1および列ランクjの処理回路のカウンタの入力に、積分期間に対応するアナログ/デジタル変換の前に、行ランクiおよび前の積分期間に対応する結果を渡すべく、当該入力に接続される。列ランクjおよび行ランクiのデジタル化回路のカウンタは、アナログ/デジタル変換の開始前に、列ランクjおよび行ランクiのカウンタを、同一列ランクおよび前の行ランクi-1のカウンタに含まれる結果で初期化すべく、同一列ランクおよび前の行ランクのカウンタの出力に接続されたリセット入力を含んでいる。この結果、ランプ終端でのランクiの回路のカウンタの内容が、画素により受け取られた光の量、およびランクi-1のカウンタにより渡された前の内容自身が前の加算で得られ、以下同様の加算に対応することになる。本発明の他の特徴および利点は、添付の図面に関して以下に述べる詳細な説明を精査すれば明らかになろう。図1に、本発明による電荷積分機能を備えた走査デジタル画像センサの一般的アーキテクチャを見ることができる。本センサは、感光性を有するP個の画素のN行からなるマトリクスMT1を含んでいる。N行の各々は、連続的に、センサに対して画像が移動する間に同一画像ラインを認識し、N行の信号が1画素づつ同期的に加算される。これらの画素は、各々が一般に1個のフォトダイオードおよび数個のトランジスタを含むCMOS画素である。ランクii=1~Nの同一行の画素は、当該行の全ての画素を同時にアドレス指定可能にする行Liの同一導体に接続されている。ランクjj=1~Pの列の画素は全て同一列導体Ccjに接続されている。行Liがアドレス指定された場合、当該行の各画素Pi,jは、所与の積分時間Tにわたり画素Pi,jの照射を表すアナログ信号をこれに印加すべく、対応する列導体Ccjに接続される。この目的のため、行導体Liは行デコーダDEL1をアドレス指定するための信号を受け取る。列導体Ccjは、画素MT1のマトリクスからの出力導体を形成する。P個の処理回路のM行からなる第2のマトリクスMT2は、画素MT1のマトリクスに関連付けられ、入力として列導体Ccjを有している。行ランクiおよび列ランクjの各処理回路Ci,jは基本サンプラブロッカを含んでいる。サンプラブロッカは、サンプリング対象アナログ信号を受け取るべく列導体Ccjに接続されている。サンプラブロッカは、行デコーダDEL2から送られた行導体により行内でアドレス指定され、列導体に存在するアナログ信号を受け取るのはアドレス指定された行のサンプラブロッカである。後述するように、ある場合にはデコーダDEL2はデコーダDEL1と同一であってよいが、サンプラの行が各々の新規積分期間に画素の異なる行から送られる電位レベルを受け取らなければならない場合にはデコーダは別々である。好適には、セルCi,jは各々、個別のサンプラブロッカだけでなく基本アナログ/デジタル変換器および基本総和手段を含んでいる。P個の出力セル列と同じ個数を含む出力回路CSにより、マトリクスMT1のいくつかの行による同一画像ラインの連続的観察により得られた基本信号のいくつか追加した結果であるデジタル信号をマトリクスMT2から抽出することができる。マトリクスMT2から抽出された当該画像ラインの結果を出力Sで読み取ることができる。P個のセルが各々デジタル信号を出力Sを連続的に出力している状態で、出力は例えば直列モードで生成される。次の画像ラインの結果は、積分時間に等しい時間Tの経過後に周期的に抽出される。マトリクスMT2内でアドレス指定された行のサンプリングおよびアナログ/デジタル変換機能は、制御回路ADCCTRLにより制御される。センサの動作の一般的なシーケンシングはシーケンシング回路SEQにより提供される。マトリクスMT1の画素のN行により連続的に認識された同一画像ラインからの信号のデジタル蓄積を実行する2種類の一般的シーケンシングを提供することができる。シーケンシング手順の一つは、マトリクスMT1の行からマトリクスMT2の行へのアナログ信号の伝達に円順列を、およびマトリクスMT2の行から出力回路CSへの伝達に円順列を用いるものである。もう一方の、より好適な手順は円順列を使用しない。円順列によりシーケンシングを行なう場合、マトリクスMT1の行のアドレス指定とは異なる仕方でマトリクスMT2の行をアドレス指定するために、およびその内容を抽出して出力回路CSに渡すべく円順列内のN行から1行を指定するためにデコーダDEL2が必要とされる。順列を用いない好適なシーケンシングについて以下に述べる。画像ラインは、積分時間Tにわたり画素の第1行ランクi=1により認識される。当該行のアナログ内容がマトリクスMT2の第1行ランクi=1に転送され、サンプリングおよびデジタル変換されて、当該行に保存される。次いで、期間Tに対応する距離増分だけ移動された後で、当該同一画像ラインはマトリクスMT1の第2行i=2により認識される。当該第2行は、マトリクスMT2の第2行に転送され、サンプリングされ、変換されて、既に第1行i=1に保存されている内容に追加される。この間、マトリクスMT1の画素の第1行は第2の画像ラインを認識し、当該第1行の内容がマトリクスMT2の第1行に再び転送される。本処理はこのように続けられ、各々の新規積分期間において画素のマトリクスのランクiの各行がマトリクスMT2の同一ランクiの行に転送され、サンプリングされ、変換されて、行ランクi-1の前の内容に追加される。第Nの積分期間の終了時点において、すなわち時間N×T経過後に、マトリクスのランクNの最終行は、マトリクスMT1のN行により認識された第1の画像ラインに対応する信号の追加を含んでいる。出力回路は、マトリクスMT2の第N行の内容を抽出して、当該内容をゼロにリセットする。第N1期間の終了時点で、マトリクスMT2の最終行は、マトリクスのN行により認識された第2の画像ラインに対応する追加信号を含んでいる。当該容は抽出されてゼロ等にリセットされる。従って、マトリクスMT2への保存にアドレス指定の円順列は一切存在しない。転送は常にマトリクスMT1の行iからマトリクスMT2の行iへ向けて生じる。また、マトリクスMT2からの信号の抽出にも円順列は一切存在しない。抽出は常に行Nから生じる。このようなアドレス指定の簡略化とは対照的に、マトリクスMT2の任意の所与のランクiの行へ、行ランクi-1に既に保存されている内容を系統的に転送する必要がある。この転送は、積分時間Tに等しい期間に生じる。これは、各々の新規アナログ/デジタル変換の前に生起し、転送された内容前の積分期間から生じたが現在のアナログ/デジタル変換の結果に追加される。サンプリング信号のタイミング図本発明により、画素のマトリクスのN行からのデジタル信号の蓄積をどのようにシーケンシングするかに拘わらず、画素の全ての行について同時に開始し、且つ全ての行について同時に終了する積分時間で動作する4乃至5個のトランジスタを備えたCMOS画素を用いることができる。また、以下に詳述するタイミング図により、真性有相関2重サンプリングを実行することができる。2重サンプリングが、リセットレベルおよび有用信号レベルを別々にサンプリングするものである点を想起されたい。真性有相関2重サンプリングとは、電荷を画素内に保存すべくノードの電位をリセットし、次いでリセットレベルをサンプリングし、次いでフォトダイオードにより積分時間Tにわたり積分された電荷を保存ノードに転送し、次いで結果的に生じた有用信号レベルをサンプリングし、最後に、2個のサンプリング済み信号の差を求めることである。疑似相関2重サンプリングとは、最初に時間Tにわたり積分された電荷を保存ノードに転送し、次いで有用信号レベルをサンプリングし、保存ノードをリセットし、次いでリセットレベルをサンプリングし、最後に、2個のサンプリング済み信号の差を求めることである。しかし、第2のケースでは、現在進行中の期間ではなく次の積分期間に用いるリセットレベルを比較に用いるため、真性有相関2重サンプリングとは見なされない。原理的には、リセットレベルは各期間を通じて同じであるが、リセットトランジスタに起因するkTC型のスイッチングノイズが存在し、当該ノイズは疑似相関2重サンプリングでは除去されない。4乃至5個のトランジスタを備えた画素の通常のマトリクスが、回転シャッタモードと呼ばれるモード、すなわち、積分時間が各種の行にわたり階段状に分布し、全ての行に共通ではないモードで動作する場合のみ、真性有相関2重サンプリングを可能にする点に注意することが重要である。5個のトランジスタを備えた画素では通常、全ての行に共通な積分時間が可能である。しかし、この場合、真性有相関2重サンプリングは不可能であり、疑似相関2重サンプリングだけが実行可能である。本発明によれば、全ての行に共通な積分時間および真性有相関2重サンプリングの両方により、4個のトランジスタ露出時間を減らすために適宜5番目のトランジスタが設けられていてもよいで動作することが可能である。図2に、4個のトランジスタT1~T4および1個のフォトダイオードPDを備えたCMOS技術を用いる能動画素の構造を示す。ノードN1はフォトダイオードのカソードを表し、フォトダイオード内の光により生成された電荷を集める。転送トランジスタT1は電荷を保存すべくノードN1をノードNDに接続する。トランジスタT1は、積分時間Tの経過後にフォトダイオードに蓄積された電荷をフォトダイオードからノードNDに転送可能にする転送信号GTRAにより、短期間だけオンにされる。転送信号GTRAはマトリクスの全ての画素に共通である。電荷NDの保存ノードは、前の積分期間中にノードNDに蓄積された電荷を排出すべくリセットトランジスタT2により基準電位Vrefにリセットすることにより、当該ノードをリセット電位に戻すことができる。この目的のために、トランジスタT2は、マトリクスの全ての画素に共通なリセット信号RSTにより、短期間導通状態にされる。保存ノードNDは更に、ドレインが基準電位Vrefまたは電力供給電圧Vdd等の別の固定電位にあり、ソースがゲートにより想定された電位、すなわち保存ノードNDの電位にゲート/ソース電圧低下の範囲内で合致するフォロワトランジスタT3のゲートに接続されている。フォロワトランジスタT3のソースは、行選択トランジスタT4により、ランクjの列の全ての画素に共通な列導体Ccjに接続されている。行選択トランジスタT4は、ランクiの行のアドレス指定信号であり、且つ当該行の全ての画素に共通である信号LSELiにより導通状態にされる。N個の行選択信号LSEL1~LSELNが存在する。本発明で用いるタイミング図を図3に示す。短いリセット信号RSTが発信される。当該信号はマトリクスの全ての画素に共通であり、全ての画素の保存ノードをリセット電位レベルに戻す。次いで、画素マトリクスMT1の行1およびマトリクスMT2の行1が信号LSEL1により選択される。列1の画素の保存ノードのリセットレベルが、マトリクスMT1をマトリクスMT2に接続する列導体に印加される。これらのリセットレベルは次いで、マトリクスMT2の行1のサンプラブロッカ内で、列1の全ての当該サンプラブロッカに共通なサンプリング信号SHR1によりサンプリングされる。その後、信号LSEL2~LSELNにより全ての行が順次連続的に選択され、行を選択する間、マトリクスMT2の対応する行の対応するリセットレベルがサンプリングされる。従って、マトリクスMT2の行iに固有の第1サンプリング信号SHRiにより、選択信号LSELiによりアドレス指定されたマトリクスMT1の同一ランクiの行の画素から送られたリセットレベルが、ランクiの当該行においてサンプリング可能になる。この初期シーケンスの終了時点で、マトリクスMT2の各サンプラブロッカはマトリクスMT1の各画素のリセットレベルを含んでいる。積分時間Tの終了および次の期間の開始を規定する短い転送信号GTRAが次いでマトリクスMT1全体に印加される。画素の保存ノードNDは、前の積分時間中に各々の照度に対応する量の電荷を受け取る。これらの電荷は、完全に空にされて新たな積分時間の準備ができているフォトダイオードにより供給される。マトリクスMT1、および同時にマトリクスMT2において、信号LSEL1~LSELNにより、全ての行が再び順次連続的に選択され、有用信号の対応するレベルが毎回サンプリングされる。マトリクスMT2の行iに固有の第2サンプリング信号SHSiにより、選択信号LSELiによりアドレス指定されたマトリクスMT1の行iの画素から送られた有用信号のレベルがマトリクスMT2の同一ランクiの行においてサンプリング可能になる。当該シーケンスの終了時点で、マトリクスMT2の各サンプラブロッカは、既に保存されているリセットレベル以外に、マトリクスMT1の各画素の有用信号レベルを含んでいる。リセットレベルは実際に、保存ノードの補充に前のものであって、当該補充に続くものではなく、真性有相関2重サンプリングを実行することができる。マトリクスMT2の処理回路Ci,j内で実行されるアナログ/デジタル変換は、各画素用における有用信号レベルとリセットレベルの差のデジタル値を与える。この変換は、全ての画素について同時に実行される。この変換は、有用信号SHSNの最終サンプリングの後、且つ行RSTへ新規大域リセット信号を発信する前の積分時間中に実行される。アナログ/デジタル変換に要する時間の長さを図3の高パルスCONVで表す。以下に述べるようにカウンタを用いて変換を行なう場合、当該カウンタは変換対象の値に依存する期間にわたりクロックCLKの周波数でカウントする。変換の結果は、当該期間の終了時点で読み取られる。変換の結果は、採用されたシーケンシングのモードに応じて、マトリクスMT2の同一処理回路Ci,jに既に保存されている結果、あるいは前の行内の同一ランクjの回路Ci-1,jに既に保存されている結果、のいずれかに追加される。ここでは、シーケンシングが円順列無しであって第2のケースが適用されるものと考える。当該変換が、カウンタを用いて変換の結果を与える場合、カウンタの内容の読み取りは好適には、カウンタの出力を次の行における同一ランクjのカウンタのリセット入力へ転送することにより当該カウンタが次の積分期間中に初期の非ゼロの内容から始まる。デジタル変換の終了後、高パルスSHIFTENにより、カウンタの最終的な内容が次の行のカウンタのリセット入力の方へシフトされる事実を示す。第1行に関する限り、その初期内容は系統的にゼロに設定される。しかし、アナログ/デジタル変換CONVの終了後、且つ内容転送パルスSHIFTENの発信前に、求める積分結果を含むカウンタの最終行の内容が読み取られる読み取りパルスREADN。図4に、処理回路自体が個々のランプアナログ/デジタル変換器を使用する、マトリクスMT2の行i内のランクjの処理回路Ci,jの基本的回路図を示す。当該変換器は、カウンタCPTi,j、比較器CMPi,j、およびマトリクスMT2全体に共通な線形電圧ランプを用いる。本例におけるランクi,jのサンプラブロッカは、2個の保存容量CRi,jおよびCSi,jを含んでいて、第1のサンプラブロッカは第1サンプリング信号SHRi時点において列導体Ccjに存在するリセットレベルを保存するためにあり、第2のサンプラブロッカは第2のサンプリング信号SHSi時点において同一導体に存在する有用信号レベルを保存するためにある。第1のコンデンサCRi,jは、基準電位CLMPである端子を有している。第2のコンデンサCSi,jは、電位CLMPから始めてランプ発生器図示せずから、電圧ランプ原理的に線形を受け取る端子RMPに接続された端子を有している。カウンタCPTi,jは、マトリクス全体に共通なクロックCLKが与える一定周波数でカウントする。カウンタは、ランプが上昇し始めるのと同時にカウントを開始する。制御信号COUNTENは変換図3のCONVの開始を規定し、カウンタによるカウントおよびランプの開始の両方を起動するために用いる。カウンタの停止は、比較器の出力から送られた信号STOPにより起動される。ランプのレベルが、比較器の2個の入力の電位を等しくするものである場合、比較器CMPi,jはカウント動作を切替えて中断する。停止時点でのカウンタの内容は、ランプがあるレベルに達するのに要した時間に比例し、当該時間は、コンデンサCSi,jに保存された有用信号とコンデンサCRi,jに保存されたリセット信号の差に比例するランプが線形の場合。有用信号の電位は、基準電位CLMPよりも大きい負値であり、上昇電圧ランプが用いられる。下降ランプを他のコンデンサの足に印加することができる。カウンタは、クロック入力CLK、開始入力COUNTEN、カウント停止入力STOP、初期内容を受け取るための入力SHIFTIN円順列を用いるシーケンシングの場合はゼロリセット入力、初期内容のロードを許可する入力SHIFTEN、および最後に、当該カウンタの内容を次の行のカウンタに渡す出力SHIFTOUTを含んでいる。最終行では、出力SHIFTOUTは、同一画像ラインのN個のビューの蓄積結果を出力回路CSに渡す。第1行では、円順列無しのシーケンシングの場合は第1行が各々の新規変換の前にゼロにリセットされる必要があるため、入力SHIFTINは当該カウンタのゼロリセット値を受け取る。図5に、アナログ/デジタル変換が上述のように行われた場合のマトリクスMT2の一般的な編成を示す。本画像センサの重要な利点が、マトリクスの全ての行に共通な積分時間および真性有相関2重サンプリングの両方を用いて動作可能な信号走査および積分モードでは動作しない瞬時画像センサとして使用できる点であることに注意されたい。この場合、デジタル総和および順列の手段が無くてもよく、図3のタイミング図を用いて、但しランクNの行だけでなくマトリクスMT2の全ての行を読み取ることにより、持続期間Tの各サンプリング期間の終了時点でデジタル化された信号の全体をマトリクスMT2から抽出すれば十分である。無論、この場合、アドレス指定の順列は存在せず、マトリクスMT1のランクiの行が、マトリクスMT2の同一ランクの行内で系統的にサンプリングされる。画像センサが走査および電荷積分モードで動作する場合、マトリクスMT2の全てのサンプラブロッカおよび全てのアナログ/デジタル変換器により、特に、変換に用いた比較器のオフセット誤差がN行にわたり平均化されるように、同一画像ラインが読み取られて連続的に変換される点に注意されたい。"