基板上に複数のワード線構造体を形成する段階であって、前記複数のワード線構造体の個々のワード線構造体が、導電性材料を有するコントロールゲート及び該コントロールゲート上に形成された電気絶縁材料を有するキャップを含む段階と、前記個々のワード線構造体の表面上にライナーを形成すべく電気絶縁材料を堆積する段階と、前記ライナーの少なくとも一部を除去すべく前記ライナーをエッチングする段階と、を含む、方法。前記複数のワード線構造体を形成する段階は、前記基板上に形成された電荷蓄積ノード層上にコントロールゲート層を形成するように導電性材料を堆積する段階と、前記コントロールゲート層と結合されるキャップ層を形成すべく前記コントロールゲート層上に電気絶縁材料を堆積する段階と、前記複数のワード線構造体及び複数の電荷蓄積ノードを規定すべく、前記キャップ層、前記コントロールゲート層及び前記電荷蓄積ノード層の少なくとも一部を除去する段階と、を含む、請求項1に記載の方法。前記ライナーを形成するように電気絶縁材料を堆積する段階は、前記コントロールゲート及び前記キャップの側壁面上及び前記キャップの上面上に電気絶縁材料を堆積する段階を含む、請求項1または2に記載の方法。前記ライナーをエッチングする段階は、堆積された前記ライナーの前記電気絶縁材料を前記キャップの前記上面から実質的に除去するように異方性ドライエッチングプロセスを用いる段階を含む、請求項3に記載の方法。前記エッチングの後に、前記ライナーの前記電気絶縁材料が前記個々のワード線構造体の前記側壁面を実質的に被覆するように、前記エッチングにより、前記個々のワード線構造体の前記側壁面上の前記ライナーの前記電気絶縁材料の厚みを減少させる、請求項4に記載の方法。前記エッチングにより、前記個々のワード線構造体の前記側壁面上の前記ライナーの前記電気絶縁材料の厚みを20オングストロームから30オングストロームの厚みに減少させる、請求項5に記載の方法。前記基板が半導体材料を含み、前記エッチングすることにより前記基板の前記半導体材料の一部を除去する、請求項1から6のいずれか1項に記載の方法。前記ライナーをエッチングする段階の後に、前記複数のワード線構造体の前記個々のワード線構造体の間にエアギャップを形成する段階を含む、請求項1から7のいずれか1項に記載の方法。前記エアギャップを形成する段階が、前記キャップの上面上に堆積された電気絶縁材料が前記個々のワード線構造体の間に配置されたエアギャップをブリッジして、前記個々のワード線構造体の間に前記エアギャップを形成するように、前記キャップの前記上面上に前記電気絶縁材料を選択的に堆積させる段階を含む、請求項8に記載の方法。前記ライナーは酸化ケイ素SiO2又は窒化ケイ素SiNを含み、前記キャップは酸化ケイ素SiO2又は窒化ケイ素SiNを含み、前記コントロールゲートは金属を含み、前記基板はシリコンSiを含む、請求項1から9のいずれか1項に記載の方法。基板と、前記基板上に形成された複数のワード線構造体であって、前記複数のワード線構造体の個々のワード線構造体が、導電性材料を有するコントロールゲート及び該コントロールゲート上に形成された電気絶縁材料を有するキャップを含む、複数のワード線構造体と、前記コントロールゲートの側壁及び前記キャップの側壁を実質的に被覆するように形成された電気絶縁材料を有するライナーと、を備える装置。前記ライナーは酸化ケイ素SiO2又は窒化ケイ素SiNを含む、請求項11に記載の装置。前記ライナーは20オングストロームから30オングストロームの厚みを有する、請求項11または12に記載の装置。前記ライナーは前記キャップの上面を被覆しない、請求項11から13のいずれか1項に記載の装置。前記コントロールゲートは金属を含み、前記キャップは酸化ケイ素SiO2又は窒化ケイ素SiNを含む、請求項14に記載の装置。前記装置は、エアギャップが前記個々のワード線構造体の間に形成されるように、前記キャップの前記上面上に形成された電気絶縁層を更に備え、前記ライナーが前記エアギャップのエアと直接接する、請求項14または15に記載の装置。前記個々のワード線構造体は前記基板上に形成されたトンネル誘電体上に形成され、前記エアギャップは前記トンネル誘電体内に延びる、請求項16に記載の装置。前記トンネル誘電体上に形成された電荷蓄積ノードと、前記電荷蓄積ノード上に形成されたインターポリ誘電体IPD積層体と、を更に備え、前記個々のワード線構造体は前記インターポリ誘電体IPD積層体上に形成される、請求項17に記載の装置。前記ライナーは最終製品のフラッシュメモリ装置、最終製品の相変化メモリPCM装置又は最終製品の相変化メモリスイッチPCMS装置の一部である、請求項11から18のいずれか1項に記載の装置。前記ライナーを含む、前記最終製品のフラッシュメモリ装置、前記最終製品の相変化メモリPCM装置又は前記最終製品の相変化メモリスイッチPCMS装置が携帯コンピューティング装置の一部である、請求項19に記載の装置。本開示の実施形態は、フラッシュメモリ装置におけるデータ保持を改善するためのワード線規定後のエッチングプロセスの使用に関連する技術及び構成を提供する。以下の詳細な説明において、全体を通して同様の数字が同様の部分を示し、本開示の主題が実施され得る実施形態が例として示される、本明細書の一部を成す添付図面が参照される。本開示の範囲から逸脱することなく、他の実施形態が実用化され、構造的又は論理的変更が為され得ることが理解されるべきである。したがって、以下の詳細な説明は、限定的な意味には理解されるべきものではなく、実施形態の範囲は、添付の特許請求の範囲及びその均等物により規定される。種々の工程が、請求される主題を理解する上で最も役立つ態様で、更に複数の個別の工程として説明される。しかし、説明の順序は、これらの工程が必ず順序に依存することを示唆すると解釈されるべきではない。いくつかの実施形態において、これらの工程が提示した順序で実施されない場合がある。説明した工程は、説明した実施形態と異なる順序で実施される場合がある。種々の追加の工程が実施される場合があり、及び/又は、説明した工程が追加の実施形態において省略される場合がある。本開示の目的では、A及び/又はBという用語は、A、B又はA及びBを意味する。本開示の目的では、A、B及び/又はCという用語は、A、B、C、A及びB、A及びC、B及びC又はA、B及びCを意味する。説明は、上/下又は横等の視点に基づく説明を使用する場合がある。このような説明は、ただ議論を容易化するために使用されるのであり、本明細書に記載の実施形態の応用を何らかの特定の方向に限定することは意図されない。説明では、それぞれが、同じ実施形態、又は異なる実施形態の1つ若しくは複数に言及したものであり得る一実施形態において又は実施形態においての用語が使用され得る。さらに、本開示の実施形態に関して使用される備えるcomprising、含むincluding、有するhaving等の用語は、同義である。結合されるという用語は、その派生形とともに、本明細書において使用される場合がある。結合は、以下の1つ又は複数を意味し得る。結合は、2つ以上の要素が直接の物理的又は電気的接触状態にあることを意味し得る。しかし、結合は、2つ以上の要素が相互に間接的に接触状態にあるが、なお、相互に協働又は作用することを意味する場合があり、1つ又は複数の他の要素が、相互に結合されると言われる要素間で結合又は接続されていることを意味する場合がある。種々の実施形態において、第2の構造体上に形成された第1の構造体の用語は、第1の構造体が第2の構造体の上に形成されていることを意味する場合があり、第1の構造体の少なくとも一部が第2の構造体の少なくとも一部と直接の接触状態例えば、直接の物理的及び/又は電気的接触状態又は間接の接触状態例えば、第1の構造体と第2の構造体の間に1つ又は複数の他の構造体を有する等にあり得る。本明細書で使用される場合、モジュールという用語は、特定用途向け集積回路ASIC、電気回路、1つ若しくは複数のソフトウェアプログラム又はファームウェアプログラムを実行するプロセッサ共用、専用又はグループ及び/又はメモリ共用、専用又はグループ、組合せ論理回路及び/又は記述した機能を提供する他の適切な要素を指すものであり、又は、これらの一部であり、又は、これらを含み得る。図1は、いくつかの実施形態に従うメモリ装置100の例示的な断面を概略的に示す。図1は、メモリ装置100におけるデータ保持を改善するためのワード線例えば、ワード線構造体105aの規定の後にエッチングされた後のメモリ装置100を表し得る。いくつかの実施形態において、メモリ装置100は、顧客に出荷される準備ができた状態であり得る最終製品のメモリ装置である。メモリ装置100は、図示のように結合される、基板102と、トンネル誘電体104と、電荷蓄積ノード106と、層108、110及び112を含むインターポリ誘電体IPD積層体111と、コントロールゲート114、キャップ116及びライナー118を含むワード線構造体105aと、エアギャップ119と、電気絶縁層120とを含む。メモリ装置100は、例えば、相変化メモリアンドスイッチPCMS装置又はフラッシュメモリ装置を含む相変化メモリPCM装置であり得る。本願の主題は、この点について限定されず、メモリ装置100は、本明細書に記載の原理から利益を受ける他のタイプのメモリ装置を含み得る。基板102は、例えば、シリコン又はゲルマニウム等の半導体材料から構成され得る。いくつかの実施形態において、基板102は、半導体ウェハ上に形成されたダイの基板である。トンネル誘電体104は、基板102上に形成され得る。いくつかの実施形態において、トンネル誘電体104は、酸化ケイ素SiO2又は窒化ケイ素SiNから構成され得る。トンネル誘電体104は、他の実施形態において、他の適切な材料を含み得る。電荷蓄積ノード106は、トンネル誘電体104上に形成され得る。電荷蓄積ノード106は、フローティングゲート又はメモリ装置100の他の電荷トラップ構造を含み得る。電荷蓄積ノード106は、トンネル誘電体104を通して基板102のアクティブ領域AAに容量結合し得る。電荷蓄積ノード106は、導電性材料から構成され得る。いくつかの実施形態において、電荷蓄積ノード106は、金属及び/又はポリシリコンから構成され得る。いくつかの実施形態において、電荷蓄積ノード106は、窒化ケイ素を含み得る。他の実施形態において、他の材料が、電荷蓄積ノード106を形成するために使用され得る。IPD積層体111は、電荷蓄積ノード106上に形成され得る。いくつかの実施形態において、酸化物-窒化物-酸化物ONO積層体を提供するよう、層108は、SiO2から構成され、層110は、SiNから構成され、層112は、SiO2から構成される。他の実施形態において、IPD積層体111は、図示の層108、110及び112よりも多いか又は少ない層を含む場合があり、IPD積層体111は、他の材料を含む場合がある。コントロールゲート114は、IPD積層体111上に形成され得る。コントロールゲート114は、IPD積層体111上に形成されたワード線構造体105aの一部である。コントロールゲート114は、導電性材料から構成され得る。いくつかの実施形態において、コントロールゲート114は、例えば、タングステン又はニッケル等の金属から構成され得る。コントロールゲート114は、IPD積層体111を介して電荷蓄積ノード106と容量結合し得る。キャップ116は、コントロールゲート114上に形成され得る。いくつかの実施形態において、キャップ116は、ワード線構造体105aの一部である。キャップ116は、例えば、SiO2又はSiN等の電気絶縁材料から構成され得る。いくつかの実施形態において、ワード線構造体105aは、図1の紙面の前後に長さ方向に延びる。ライナー118は、図示のように、コントロールゲート114及びキャップ116の側壁上を含むワード線構造体105aの側壁上に形成される。いくつかの実施形態において、ライナー118は、IPD積層体111の側壁上に形成され、ライナー118がトンネル誘電体104に直接接続されるように、トンネル誘電体104にまで延びる場合がある。ライナー118は、例えば、SiO2又はSiN等の電気絶縁材料から構成され得る。いくつかの実施形態において、ライナー118は、20オングストロームから30オングストロームの最終厚みTFを有する。ライナー118は、他の実施形態において、異なる材料から構成され、又は、他の厚みを有し得る。ライナー118は、ワード線構造体105a、IPD積層体111及び/又は電荷蓄積ノード106の材料を酸化から保護し得る。さらに、ライナー118は、コントロールゲート114からの例えば金属等の異物からアクティブ領域例えば、図1のAAを保護し得る。電気絶縁層120は、電気絶縁層120がワード線構造体105a、105bの間に配置されるエアギャップ119をブリッジするように、ワード線構造体105a、105bのキャップ116上に形成され得る。エアギャップ119のエアは、ワード線構造体105a、105bの間の誘電体材料として機能し得る。いくつかの実施形態において、ライナー118をエッチングするためにワード線規定後のエッチングプロセスを用いて形成されたメモリ装置100は、エアギャップ119がトンネル誘電体104を通って基板102まで延びるようにトンネル誘電体104の材料を除去することにより、より大きいエアギャップ119を提供し得る。より大きいエアギャップ119は、例えば、ワード線構造体105a、105bを相互に更に容量分離することによりワード線構造体105a、105b間の電荷損失を減少させ得る。より大きいエアギャップ119は、また、ワード線構造体105a、105bの電荷蓄積ノード106及び/又はIPD積層体111等の他の構成を容量分離し、したがって、これらの他の構成の容量結合により生じる電荷損失を減少させ得る。エアギャップ119の増大により、メモリ装置100の降伏電圧が増加し、メモリ装置100におけるデータ保持が増進され得る。いくつかの実施形態において、電気絶縁層120は、SiO2又はSiNから構成され得る。他の適切な材料が他の実施形態において使用され得る。いくつかの実施形態において、メモリ装置100は、例えば、NANDフラッシュメモリ装置等のフラッシュメモリ装置である。本開示の主題は、これに関する限定を受けず、本明細書に記載の技術及び構成は、本明細書に記載の原理から利益を受ける他のタイプの集積回路装置に適用され得る。図1及び図2A~図2Dの構成は、形状が矩形のように概して示されているが、示された構成の外形は、プロセスの変形形態に応じて非矩形の外形を有し得ることはよく理解される。図2A~図2Dは、いくつかの実施形態に従う種々の工程の後の製作中のメモリ装置200を概略的に示す。例えば、図1のメモリ装置100は、図2A~図2Dとの関連で説明する技術に従って製作され得る。図1及び図2Aを参照すると、メモリ装置200は、基板102上の層の積層体250を形成した後の状態で示されている。層の積層体又は単に積層体250は、トンネル誘電体104を形成するように堆積されたトンネル誘電体層204を含み得る。積層体250は、電荷蓄積ノード106を形成するように堆積された電荷蓄積ノード層206を更に含み得る。積層体250は、各層108、110及び112を有するIPD積層体111を形成するように層208、210及び212として堆積されたIPD積層体層211を更に含み得る。積層体250は、コントロールゲート114を形成するように堆積されたコントロールゲート層214及びキャップ116を形成するように堆積されたキャップ層216を含むワード線構造層205を更に含み得る。積層体250の層は、例えば、化学気相成長法CVD、物理気相成長法PVD及び/又は原子層堆積法ALDを含む任意の適切な堆積技術を用いて堆積され得る。他の実施形態において、他の適切な技術が使用され得る。図2Bを参照すると、メモリ装置200は、キャップ116及びコントロールゲート114を含むワード線構造体105a、105bと、層108、110、112を含むIPD積層体111と、電荷蓄積ノード106とを規定するパターニング工程の後の状態で示されている。パターニング工程は、図示のように、ワード線構造体105aを隣接するワード線構造体105bから分離させ得る。パターニング工程は、基板102上に複数のワード線構造体例えば、ワード線構造体105a、105bを形成し得る。パターニング工程は、例えば、図2の積層体250の層の材料を除去する複数のリソグラフィー及び/又はエッチング工程を含み得る。いくつかの実施形態において、図2のキャップ層216は、下にある層214、211及び206のパターニングのためのハードマスクとして機能する。図2Cを参照すると、メモリ装置200は、図1のライナー118を形成するために使用されるコンフォーマルライナー218を形成するように電気絶縁材料を堆積した後の状態で示されている。いくつかの実施形態において、コンフォーマルライナー218は、図示のように、側壁面側壁及び上面上部を含めて、トンネル誘電体層204、電荷蓄積ノード106、IPD積層体111及びワード線構造体105a、105bの露出表面上にコンフォーマルにconformally:共形的に堆積され得る。コンフォーマルライナー218は、例えば、ALD又はプラズマ強化CVDPECVDを含むCVDプロセスを用いて堆積され得る。いくつかの実施形態において、コンフォーマルライナー218は、40オングストロームから50オングストロームの実質的に均一な初期厚みTIを有し得る。他の実施形態において、他の適切な堆積技術及び/又は厚みが使用され得る。図2Dを参照すると、メモリ装置200は、コンフォーマルライナー218の少なくとも一部を除去するように図2Cのコンフォーマルライナー218をエッチング例えば、ワード線規定後のエッチングした後の状態で示されている。いくつかの実施形態において、ワード線構造体105a、105b、IPD積層体111及び電荷蓄積ノード106の側壁面上のライナー118を形成するように、キャップ116の上面からコンフォーマルライナー218が実質的に、又は、完全に除去される。側壁上のライナー118は、エッチングプロセスによりコンフォーマルライナー218よりも減少した厚みを有し得る。いくつかの実施形態において、最終厚みTFは、20オングストロームから30オングストロームである。他の実施形態において、ライナー118は他の厚みを有し得る。コンフォーマルライナー218のエッチングに使用されるエッチングプロセスは、フッ素系イオン/プラズマエッチングプロセスを含むドライエッチングプロセスであり得る。いくつかの実施形態において、エッチングプロセスは、水平面例えば、その上にワード線構造体105a、105bが製作される基板102の面に実質的に平行なキャップ116の上面等の面を選択的にエッチングするように異方性のものである。エッチングプロセスは、メモリ装置100における短絡を生じ得るアクティブ領域AAから異物を除去することにより、メモリ装置100のデータ保持例えば、固有intrinsic、テールビットtailbit等を増進させ得る。他の実施形態において、他のエッチング化学作用又はエッチングプロセスが使用され得る。例えば、いくつかの実施形態において、メモリ装置200から潜在的な異物を清掃又は除去するためにドライエッチングプロセスがウェットエッチングプロセスにより補われ得る。エッチングプロセスは、図2Cのトンネル誘電体層204上に堆積されたコンフォーマルライナー218を除去する場合があり、さらに、トンネル誘電体層204の一部を除去して、基板102が少なくとも部分的にワード線構造体105a、105bの間で露出するようにトンネル誘電体104を形成する場合がある。いくつかの実施形態において、エッチングプロセスは、基板102に破線で仕切られた凹部領域103を形成するように基板102の材料を除去し得る。すなわち、エッチングプロセスは、トンネル誘電体層を貫通して基板102の材料中に穿孔し得る。凹部領域103は、いくつかの実施形態において、より大きいエアギャップ119領域を提供し、メモリ装置100における電荷損失を減少させるようにワード線構造体105a、105bを更に分離し得る図1のメモリ装置100の部分であり得る。いくつかの実施形態において、ワード線構造体105a、105bの間のアクティブ領域AAのトンネル誘電体層材料の既定量がエッチングプロセスで除去される。既定量は、約20オングストロームから35オングストロームの範囲であり得る。既定量はこれに関して限定されず、他の実施形態において、より少ないか又はより多い値を有し得る。すなわち、エッチングプロセスは、いくつかの実施形態において、ワード線構造体105a、105bの間のトンネル誘電体層の材料の一部又はちょうど全部を除去し得る。他の実施形態において、エッチングプロセスは、基板102の一部を更に除去し得る。電気絶縁層例えば、図1の電気絶縁層120が、エアギャップ例えば、図1のエアギャップ119を形成するように、図2Dのワード線構造体105a、105bの上面上に堆積され得る。電気絶縁層の形成は、図2Cのコンフォーマルライナー218の少なくとも一部を除去するエッチングプロセスに続いて行われ得る。いくつかの実施形態において、堆積したキャップ116上の電気絶縁材料に、ワード線構造体105a、105bの間の空間をブリッジさせ、ワード線構造体105a、105bの間にエアギャップを形成させるブレッドローフbreadloaf効果を提供するように、垂直面よりも早くキャップ116の上面等の水平面上に選択的に堆積する非コンフォーマル堆積プロセスを用いて電気絶縁層が形成され得る。エアギャップは、他の実施形態において、他の技術に従って形成され得る。図3は、いくつかの実施形態に従うメモリ装置例えば、図1のメモリ装置100を製作する方法300のフローダイアグラムである。302、304、306及び308の工程は、図1及び図2A~図2Dとの関連で既に説明した実施形態と整合し得る。302において、方法300は、基板例えば、図1の基板102上に複数のワード線構造体例えば、図1のワード線構造体105a、105bを形成することを含む。いくつかの実施形態において、複数のワード線構造体は、基板上に形成された電荷蓄積ノード層例えば、図2Aの電荷蓄積ノード層206上にコントロールゲート層例えば、図2Aのコントロールゲート層214を形成するように導電性材料を堆積することにより形成される。導電性材料は、キャップ層例えば、図2Aのキャップ層216を形成するように、コントロールゲート層上に堆積され得る。キャップ層、コントロールゲート層及び電荷蓄積ノード層の一部は、複数のワード線構造体及び複数の電荷蓄積ノード例えば、図2Bの電荷蓄積ノード106を規定するように、例えば、パターニングプロセスにより除去され得る。304において、方法300は、ワード線構造体の表面上にライナー例えば、図1のライナー118を形成するように、電気絶縁材料を堆積することを更に含む。いくつかの実施形態において、電気絶縁材料は、コントロールゲート例えば、図1のコントロールゲート114及びキャップ例えば、図1のキャップ116の側壁面上及びキャップの上面上に堆積され得る。いくつかの実施形態において、ライナーの堆積はコンフォーマルであり得る。306において、方法300は、ライナーの少なくとも一部を除去するように、ライナーをエッチングすることを更に含む。いくつかの実施形態において、ライナーは、堆積されたライナーの電気絶縁材料をキャップの上面から実質的に除去するように異方性ドライエッチングプロセスを用いてエッチングされる。エッチングは、ワード線構造体の側壁上のライナーの電気絶縁材料の厚みを減少させ得る。いくつかの実施形態において、側壁上のライナーの厚みは、40オングストローム~50オングストロームの厚みから20オングストローム~30オングストロームの厚みに減少し得る。エッチングの後、ライナーの電気絶縁材料は、ワード線の側壁面を実質的に被覆し得る。エッチングプロセスは、トンネル誘電体例えば、図1のトンネル誘電体104材料を除去する場合があり、基板から、ワード線間に配置された材料の一部さえ除去する場合がある。308において、この方法は、ワード線構造体間にエアギャップ例えば、図1のエアギャップ119を形成することを更に含む。いくつかの実施形態において、エアギャップは、電気絶縁層例えば、図1の電気絶縁層120を形成するように、キャップの上面上に電気絶縁材料を選択的に堆積することにより形成される。電気絶縁層は、エアギャップを形成するようにワード線構造体間に配置されたエアポケットをブリッジする。エアギャップのエアは、ワード線構造体間の誘電体材料として機能し得る。本開示の実施形態は、所望のように構成するよう、任意の適切なハードウェア及び/又はソフトウェアを用いてシステムとして実施され得る。図4は、いくつかの実施形態に従って本明細書で説明したメモリ装置100を含み得る例示的なシステム400を概略的に示す。一実施形態において、システム400は、1つ又は複数のプロセッサ404、プロセッサ404の少なくとも1つに接続されたシステム制御モジュール408、システム制御モジュール408に接続されたシステムメモリ412、システム制御モジュール408に接続された不揮発メモリNVM/ストレージ416、及びシステム制御モジュール408に接続された1つ又は複数の通信インターフェース420を含む。一実施形態のためのシステム制御モジュール408は、プロセッサ404の少なくとも1つ、及び/又は、システム制御モジュール408と通信する任意の適切な装置又は要素への任意の適切なインターフェースを提供する任意の適切なインターフェースコントローラーを含み得る。システム制御モジュール408は、システムメモリ412へのインターフェースを提供するメモリコントローラーモジュール410を含み得る。メモリコントローラーモジュール410は、ハードウェアモジュール、ソフトウェアモジュール及び/又はファームウェアモジュールであり得る。システムメモリ412は、例えば、システム400のためのデータ及び/又は指示をロード又は記憶するために使用され得る。一実施形態のためのシステムメモリ412は、例えば、適切なDRAM等の任意の適切な揮発性メモリを含み得る。一実施形態のためのシステム制御モジュール408は、NVM/ストレージ416及び通信インターフェース複数の場合もある420へのインターフェースを提供するための1つ又は複数の入/出力I/Oコントローラーを含み得る。NVM/ストレージ416は、例えば、データ及び/又は指示を記憶するために使用され得る。NVM/ストレージ416は、例えば、相変化メモリPCM又はフラッシュメモリ等の任意の適切な不揮発性メモリを含むことができ、及び/又は、例えば、1つ若しくは複数のハードディスクドライブHDD、1つ若しくは複数のコンパクトディスクCDドライブ、及び/又は、1つ若しくは複数のデジタル多目的ディスクDVDドライブ等の任意の適切な不揮発性ストレージ装置複数の場合もあるを含み得る。種々の実施形態によると、NVM/ストレージ416は、本明細書に説明したメモリ装置100を含む。製造物が開示される。いくつかの実施形態において、製造物は、例えば、非揮発性メモリNVM/ストレージ416等の非一時的ストレージを含む。製造物は、製造物に記憶された、プロセッサにより実行されたときに、本明細書に記載の方法の動作を実行させる指示を有し得る。NVM/ストレージ416は、システム400がインストールされた装置の物理的な部分であるストレージリソースを含む場合があり、又は、NVM/ストレージ416は、この装置の一部である必要は無いが、この装置からアクセスされ得る。例えば、NVM/ストレージ416は、通信インターフェース複数の場合もある420を介してネットワーク上でアクセスされ得る。通信インターフェース複数の場合もある420は、1つ若しくは複数の有線又は無線ネットワーク上で、及び/又は、任意の他の適切な装置と通信するためのシステム400のためのインターフェースを提供し得る。一実施形態については、プロセッサ404の少なくとも1つは、例えば、メモリコントローラーモジュール410の1つ若しくは複数のシステム制御モジュール408のコントローラーのためのロジックとともにパッケージ化され得る。一実施形態については、プロセッサ404の少なくとも1つは、システムインパッケージSiPを形成するように、システム制御モジュール408の1つ又は複数のコントローラーのためのロジックとともにパッケージ化され得る。一実施形態については、プロセッサ404の少なくとも1つが、システム制御モジュール408の1つ又は複数のコントローラーと同じダイに集積され得る。一実施形態については、プロセッサ404の少なくとも1つが、システムオンチップSoCを形成するように、システム制御モジュール408の1つ又は複数のコントローラーのためのロジックと同じダイに集積され得る。種々の実施形態において、システム400は、これらに限定されないが、サーバー、ワークステーション、デスクトップコンピューティング装置又は携帯型コンピューティング装置例えば、ラップトップ型コンピューティング装置、手持ち型コンピューティング装置、ハンドセット、タブレット、ネットブック等であり得る。種々の実施形態において、システム400は、より多くの構成要素若しくはより少ない構成要素及び/又は異なる構造を有し得る。説明の目的で本明細書に或る特定の実施形態を図示し、記述したが、同じ目的を達成するよう計算された多様な代替的及び/又は均等な実施形態又は実施態様が、本開示の範囲から逸脱することなく図示及び説明された実施形態を置換し得る。本願は、本明細書に記載の実施形態の任意の適用adaptation又は変形を包含することが意図される。したがって、本明細書に記載の実施形態は、特許請求の範囲及びその均等物のみにより限定されることが明示的に意図される。