"第1基準電圧を生成する基準電圧生成回路と、前記第1基準電圧が入力され、前記第1基準電圧を補正した第2基準電圧を生成する基準電圧補正回路と、負帰還構成の第1アンプ回路および帰還抵抗を含み、前記第2基準電圧と前記帰還抵抗の抵抗値に応じて所定の出力電圧を生成するレギュレータ回路とを備え、前記基準電圧補正回路は、前記第1基準電圧が入力され、前記第1基準電圧と略同電位となる第1電圧を出力し、入出力間のインピーダンス変換を行うバッファ回路と、前記第1電圧の電圧値に応じた電流値を持つ第1電流を生成する第1抵抗と、前記第1電流の電流値に比例する電流値を持つ第2電流が供給される第1ノードと、前記第1ノードと第1電源電圧の間に選択的に結合され、それぞれ異なる抵抗値を持つ第1、第2および第3抵抗経路とを備え、前記第1ノードには、前記第1、第2および第3抵抗経路の中から選択されるいずれか1個の抵抗経路に伴う抵抗値と前記第2電流の電流値とに基づいて前記第2基準電圧が生成される半導体集積回路装置。請求項1記載の半導体集積回路装置において、前記バッファ回路は、第1入力ノードに前記第1基準電圧が入力される第2アンプ回路と、前記第2アンプ回路の出力によって制御され、一端が前記第2アンプ回路の第2入力ノードと前記第1抵抗とに結合される第1トランジスタとを備え、前記第2電流は、前記第1トランジスタとカレントミラー接続される第2トランジスタを介して前記第1ノードに供給される半導体集積回路装置。請求項2記載の半導体集積回路装置において、前記半導体集積回路装置は、1個の半導体チップによって実現され、前記半導体チップは、さらに、第1、第2および第3端子を備え、前記第1抵抗経路は、前記第1ノードと前記第1端子の間に結合される第1抵抗によって実現され、前記第2抵抗経路は、前記第1ノードと前記第2端子の間に結合される第2抵抗によって実現され、前記第3抵抗経路は、前記第1ノードと前記第3端子の間に結合される第3抵抗によって実現され、前記第1、第2および第3抵抗経路の選択は、前記第1、第2および第3端子のいずれか1個を、前記半導体チップの外部に設けられる前記第1電源電圧の供給領域にボンディングワイヤを介して接続することで実現される半導体集積回路装置。請求項3記載の半導体集積回路装置において、前記半導体チップは、さらに、第4端子と、前記レギュレータ回路の出力ノードと前記第4端子の間に直列に結合される第1スイッチおよび第4抵抗と、前記レギュレータ回路の出力ノードと前記第4端子の間に直列に結合され、前記第1スイッチおよび前記第4抵抗と並列に結合される第2スイッチおよび第5抵抗とを備え、前記第4端子は、電力増幅用トランジスタのバイアス設定に用いられる半導体集積回路装置。請求項2記載の半導体集積回路装置において、前記基準電圧生成回路は、バンドギャップリファレンス回路である半導体集積回路装置。請求項2記載の半導体集積回路装置において、前記半導体集積回路装置は、1個の半導体チップによって構成され、前記半導体チップは、さらに、第1、第2および第3端子を備え、前記第1抵抗経路は、前記第1ノードと前記第1端子の間に結合される第1抵抗によって実現され、前記第2抵抗経路は、前記第1ノードと前記第2端子の間に結合される第2抵抗によって実現され、前記第3抵抗経路は、前記第1ノードと前記第3端子の間に結合される第3抵抗によって実現され、前記第1、第2および第3抵抗経路の選択は、前記第1、第2および第3端子のいずれか1個を、前記半導体チップの内部に設けられる前記第1電源電圧の供給端子にボンディングワイヤを介して接続することで実現される半導体集積回路装置。請求項2記載の半導体集積回路装置において、前記半導体集積回路装置は、1個の半導体チップによって構成され、前記半導体チップは、第5および第6端子を備え、前記第1抵抗経路は、前記第1ノードと前記第5端子の間に結合される第6抵抗によって実現され、前記第2および第3抵抗経路は、前記第1ノードと前記第6端子の間に直列に結合される第7および第8抵抗と、前記第8抵抗と並列に結合されるフューズとによって実現され、前記第1抵抗経路の選択は、前記第5端子を、前記半導体チップの内部又は外部に設けられる前記第1電源電圧の供給端子にボンディングワイヤを介して接続することで実現され、前記第2抵抗経路の選択は、前記第6端子を、前記半導体チップの内部又は外部に設けられる前記第1電源電圧の供給端子にボンディングワイヤを介して接続することで実現され、前記第3抵抗経路の選択は、前記第6端子を、前記半導体チップの内部又は外部に設けられる前記第1電源電圧の供給端子にボンディングワイヤを介して接続すると共に、前記フューズを切断することで実現される半導体集積回路装置。第1基準電圧を生成する基準電圧生成回路と、第1入力ノードに前記第1基準電圧が入力される第1アンプ回路と、前記第1アンプ回路の出力によって制御され、一端が前記第1アンプ回路の第2入力ノードに結合される第1トランジスタと、前記第2入力ノードと第1電源電圧の間に選択的に結合され、それぞれ異なる抵抗値を持つ第1、第2および第3抵抗経路と、前記第1トランジスタとカレントミラー接続される第2トランジスタとを有する半導体集積回路装置。請求項8記載の半導体集積回路装置において、前記半導体集積回路装置は、1個の半導体チップによって実現され、前記半導体チップは、さらに、第1、第2および第3端子を備え、前記第1抵抗経路は、前記第2入力ノードと前記第1端子の間に結合される第1抵抗によって実現され、前記第2抵抗経路は、前記第2入力ノードと前記第2端子の間に結合される第2抵抗によって実現され、前記第3抵抗経路は、前記第2入力ノードと前記第3端子の間に結合される第3抵抗によって実現され、前記第1、第2および第3抵抗経路の選択は、前記第1、第2および第3端子のいずれか1個を、前記半導体チップの外部に設けられる前記第1電源電圧の供給領域にボンディングワイヤを介して接続することで実現される半導体集積回路装置。請求項9記載の半導体集積回路装置において、前記第2トランジスタに流れる電流は、電力増幅用トランジスタのバイアス設定に用いられる半導体集積回路装置。請求項9記載の半導体集積回路装置において、前記基準電圧生成回路は、バンドギャップリファレンス回路である半導体集積回路装置。請求項9記載の半導体集積回路装置において、前記半導体集積回路装置は、1個の半導体チップによって構成され、前記半導体チップは、さらに、第1、第2および第3端子を備え、前記第1抵抗経路は、前記第2入力ノードと前記第1端子の間に結合される第1抵抗によって実現され、前記第2抵抗経路は、前記第2入力ノードと前記第2端子の間に結合される第2抵抗によって実現され、前記第3抵抗経路は、前記第2入力ノードと前記第3端子の間に結合される第3抵抗によって実現され、前記第1、第2および第3抵抗経路の選択は、前記第1、第2および第3端子のいずれか1個を、前記半導体チップの内部に設けられる前記第1電源電圧の供給端子にボンディングワイヤを介して接続することで実現される半導体集積回路装置。単数または複数の半導体チップが搭載されるモジュール配線基板を備え、前記単数または複数の半導体チップには、複数の電力増幅用トランジスタと、前記複数の電力増幅用トランジスタにバイアスを供給する制御ブロックとが形成され、前記制御ブロックは、第1基準電圧を生成する基準電圧生成回路と、前記第1基準電圧が入力され、前記第1基準電圧を補正した第2基準電圧を生成する基準電圧補正回路と、負帰還構成の第1アンプ回路および帰還抵抗を含み、前記第2基準電圧と前記帰還抵抗の抵抗値に応じて所定の出力電圧を生成するレギュレータ回路とを備え、前記基準電圧補正回路は、前記第1基準電圧が入力され、前記第1基準電圧と略同電位となる第1電圧を出力し、入出力間のインピーダンス変換を行うバッファ回路と、前記第1電圧の電圧値に応じた電流値を持つ第1電流を生成する第1抵抗と、前記第1電流の電流値に比例する電流値を持つ第2電流が供給される第1ノードと、前記第1ノードと第1電源電圧の間に選択的に結合され、それぞれ異なる抵抗値を持つ第1、第2および第3抵抗経路とを備え、前記第1ノードには、前記第1、第2および第3抵抗経路の中から選択されるいずれか1個の抵抗経路に伴う抵抗値と前記第2電流の電流値とに基づいて前記第2基準電圧が生成され、前記複数の電力増幅用トランジスタのバイアスは、前記レギュレータ回路の出力電圧に応じて定められる高周波電力増幅器モジュール。請求項13記載の高周波電力増幅器モジュールにおいて、前記バッファ回路は、第1入力ノードに前記第1基準電圧が入力される第2アンプ回路と、前記第2アンプ回路の出力によって制御され、一端が前記第2アンプ回路の第2入力ノードと前記第1抵抗とに結合される第1トランジスタとを備え、前記第2電流は、前記第1トランジスタとカレントミラー接続される第2トランジスタを介して前記第1ノードに供給される高周波電力増幅器モジュール。請求項14記載の高周波電力増幅器モジュールにおいて、前記単数又は複数の半導体チップは、さらに、第1、第2および第3端子を備え、前記第1抵抗経路は、前記第1ノードと前記第1端子の間に結合される第1抵抗によって実現され、前記第2抵抗経路は、前記第1ノードと前記第2端子の間に結合される第2抵抗によって実現され、前記第3抵抗経路は、前記第1ノードと前記第3端子の間に結合される第3抵抗によって実現され、前記第1、第2および第3抵抗経路の選択は、前記第1、第2および第3端子のいずれか1個を、前記モジュール配線基板上に設けられる前記第1電源電圧の供給領域にボンディングワイヤを介して接続することで実現される高周波電力増幅器モジュール。請求項14記載の高周波電力増幅器モジュールにおいて、前記単数又は複数の半導体チップは、さらに、第2ノードと、前記レギュレータ回路の出力ノードと前記第2ノードの間に直列に結合される第1スイッチおよび第4抵抗と、前記レギュレータ回路の出力ノードと前記第2ノードの間に直列に結合され、前記第1スイッチおよび前記第4抵抗と並列に結合される第2スイッチおよび第5抵抗とを備え、前記複数の電力増幅用トランジスタのバイアスは、前記第2ノードから供給される高周波電力増幅器モジュール。請求項14記載の高周波電力増幅器モジュールにおいて、前記基準電圧生成回路は、バンドギャップリファレンス回路である高周波電力増幅器モジュール。請求項14記載の高周波電力増幅器モジュールにおいて、前記単数又は複数の半導体チップは、さらに、第1、第2および第3端子を備え、前記第1抵抗経路は、前記第1ノードと前記第1端子の間に結合される第1抵抗によって実現され、前記第2抵抗経路は、前記第1ノードと前記第2端子の間に結合される第2抵抗によって実現され、前記第3抵抗経路は、前記第1ノードと前記第3端子の間に結合される第3抵抗によって実現され、前記第1、第2および第3抵抗経路の選択は、前記第1、第2および第3端子のいずれか1個を、前記単数又は複数の半導体チップの内部に設けられる前記第1電源電圧の供給端子にボンディングワイヤを介して接続することで実現される高周波電力増幅器モジュール。例えば、携帯電話機を代表とする無線通信端末では、基地局との距離に応じた送信電力の制御や、バッテリの寿命を延ばすための送信電力モードの切り替え制御等が行われる。このような電力制御は、高周波電力増幅装置における各出力段トランジスタのバイアスを適宜制御することで行われ、また、当該バイアスは、例えばバンドギャップリファレンス回路等を利用して生成される。しかしながら、バンドギャップリファレンス回路からの生成電圧には、製造ばらつき等に応じて各高周波電力増幅装置間である程度の誤差が生じる場合がある。この場合、各高周波電力増幅装置間で送信電力特性にばらつきが生じる恐れがある。そこで、例えば、バイアス生成回路と出力段トランジスタが別の半導体チップである場合には、バイアス生成回路と出力段トランジスタの検査結果を利用して、双方のばらつきが相殺されるように組み合わせること等が考えられる。ただし、この場合、組み合わせの管理が煩雑となり、また、組み合わせの相手が得られない半導体チップが多く存在してしまう恐れがある。後述する各実施の形態は、このようなことを鑑みてなされたものであり、その目的の一つは、送信電力特性のばらつきを低減可能な半導体集積回路装置および高周波電力増幅器モジュールを提供することにある。本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。本願において開示される課題を解決するための手段のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。すなわち、基準電圧生成回路と、レギュレータ回路と、これらの間に設けられ、略1倍の電圧ゲインをもつバッファ回路を含んだ補正回路とを備え、当該補正回路によって基準電圧生成回路の出力電圧を補正する。当該補正回路は、具体的には、それぞれ異なる抵抗値を持つ第1~第3抵抗経路を備え、バッファ回路の出力電圧を反映した電流を第1~第3抵抗経路のいずれか1個に選択的に供給することで補正を行う。本願において開示される一実施の形態によれば、高周波電力増幅器モジュールにおいて、送信電力特性のばらつき低減が実現可能になる。以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のCMOS相補型MOSトランジスタ等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態では、MISFETMetalInsulatorSemiconductorFieldEffectTransistorの一例としてMOSFETMetalOxideSemiconductorFieldEffectTransistorMOSトランジスタと略すを用いるが、ゲート絶縁膜として非酸化膜を除外するものではない。図面にはMOSトランジスタの基板電位の接続は特に明記していないが、MOSトランジスタが正常動作可能な範囲であれば、その接続方法は特に限定しない。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。実施の形態1《携帯電話システム無線通信システムの全体構成》図1は、本発明の実施の形態1による無線通信システムにおいて、それを適用した携帯電話システムの構成例を示すブロック図である。図1の携帯電話システムは、ベースバンドユニットBBU、高周波システム部RFSYS、アンテナANT、スピーカSPK、およびマイクMIC等を備えている。BBUは、例えば、SPKやMICで用いるアナログ信号をディジタル信号に変換したり、通信に伴う様々なディジタル信号処理変調、復調、ディジタルフィルタ処理等を行ったり、通信に伴う各種制御信号の出力等を行う。この各種制御信号の中には、送信電力モードの切り替えを行うパワーモード選択信号PMDや周波数帯バンドの選択を行うバンド選択信号ENが含まれる。高周波システム部RFSYSは、高周波信号処理装置RFIC1と、SAWSurfaceAcousticWaveフィルタSAW1,SAW2と、高周波電力増幅器モジュールRFMD1と、ロウパスフィルタLPF1,LPF2と、アンテナスイッチANTSW/デュプレクサDPXを備えている。RFIC1は、例えば、送信用ミキサ回路、受信用ミキサ回路、ロウノイズアンプ回路LNA等を含んだ一つの半導体チップで構成され、主にBBUで用いるベースバンド信号と、RFMD1で用いる高周波信号との間の周波数変換アップコンバート、ダウンコンバート等を行う。RFIC1は、ここでは、W-CDMAWidebandCodeDivisionMultipleAccessやLTELongTermEvolution用等である。W-CDMA規格やLTE規格では、十を超える数の周波数帯バンドが定められる。特に限定はされないが、RFIC1は、ここでは、ハイバンドとロウバンドに対応するものとし、ハイバンドは例えば2GHz帯近辺のバンドであり、ロウバンドは例えば900MHz帯近辺のバンドである。高周波電力増幅器モジュールRFMD1は、例えば、一つのモジュール配線基板例えばセラミック配線基板で実現され、高周波電力増幅回路HPA1,HPA2、制御ブロックCTLBK、および方向性結合器カプラCPL1,CPL2等を備える。特に限定されないが、HPA1,HPA2,CTLBKは、単数又は複数の半導体チップで実現され、当該モジュール配線基板上に実装される。CPL1,CPL2は、例えば、当該モジュール配線基板上の配線層等を利用して形成される。高周波電力増幅回路HPA1は、高周波信号処理装置RFIC1内の送信用ミキサ回路を介して出力されたW-CDMA又はLTEのハイバンドの高周波入力信号RFin_Hを受けて電力増幅を行う。高周波電力増幅回路HPA2は、RFIC1の送信用ミキサ回路を介して出力されたW-CDMA又はLTEのロウバンド用の高周波入力信号RFin_Lを受けて電力増幅を行う。制御ブロックCTLBKは、ベースバンドユニットBBUから高周波信号処理装置RFIC1を介して入力されたバンド選択信号ENに基づいてハイバンド側HPA1側かロウバンド側HPA1側の一方を選択する。更に、CTLBKは、BBUからRFIC1を介して入力されたパワーモード選択信号PMDに基づいて、選択したバンドHPA1又はHPA2における電力モード例えば、ハイパワーモード、ミドルパワーモード、ロウパワーモードを設定する。カプラCPL1,CPL2は、それぞれ、高周波電力増幅回路HPA1,HPA2からの高周波出力信号の電力レベルを検波する。当該検波信号は図示しない電力検出回路によって、当該検波信号の大きさに応じた電圧を持つ電力検出電圧VDETに変換される。高周波信号処理装置RFIC1は、当該VDETに応じて高周波入力信号RFin_H又はRFin_Lの振幅を制御する。W-CDMAおよびLTEでは、HPSKHybridPhaseShiftKeying,QAMQuadratureAmplitudeModulation等の包括線変動が生じる変調方式が用いられるため、HPA1,HPA2には線形増幅が求められる。このため、図1のように、RFin_H又はRFin_Lの振幅レベルと、HPA1,HPA2の電力モードの組み合わせによって送信電力の制御が行われる場合がある。ロウパスフィルタLPF1は、高周波電力増幅回路HPA1の高周波出力信号から不要な高調波成分を除去し、それをアンテナスイッチANTSW/デュプレクサDPXに出力する。ロウパスフィルタLPF2は、高周波電力増幅回路HPA2の高周波出力信号から不要な高調波成分を除去し、それをANTSW/DPXに出力する。ANTSWは、図示しないスイッチ切り替え信号に基づいて、アンテナANTの接続経路ここでは、ハイバンドの送受信経路かロウバンドの送受信経路の一方を選択する。デュプレクサDPXは、例えば、送信信号と受信信号を所定の送信/受信周波数帯に応じて分割する。図示は省略するが、ここでは、例えばハイバンド用のデュプレクサとロウバンド用のデュプレクサを備える。例えば、高周波電力増幅回路HPA1からの高周波出力信号は、ハイバンド用のデュプレクサおよびアンテナスイッチANTSWを介したのち送信信号TXとしてアンテナANTに送信される。逆にANTで受信した受信信号RXは、ANTSWおよびハイバンド用のデュプレクサを介したのち受信信号RX_HとしてSAWフィルタSAW1に出力される。同様に、高周波電力増幅回路HPA2からの高周波出力信号は、ロウバンド用のデュプレクサおよびANTSWを介したのちTXとしてANTに送信され、逆にANTで受信したRXは、ANTSWおよびロウバンド用のデュプレクサを介したのち受信信号RX_LとしてSAWフィルタSAW2に出力される。SAW1はRX_Hから所定の受信周波数帯を抽出して高周波信号処理装置RFIC1に向けて出力し、SAW2はRX_Lから所定の受信周波数帯を抽出してRFIC1に向けて出力する。RFIC1は、SAW1,SAW2からの出力信号をロウノイズアンプ回路で増幅したのち、受信用ミキサ回路を用いてベースバンドの信号に変換する。ここで、前述したように、高周波電力増幅回路HPA1,HPA2は、制御ブロックCTLBKからの制御に基づいて複数のパワーモードで動作し、詳細は後述するが、CTLBKは、HPA1,HPA2のバイアスを適宜制御することで当該パワーモードの設定を行う。この際に、HPA1,HPA2には線形増幅歪みの低減や低消費電力電力付加効率の向上等が求められため、バイアスを目標値に対して高精度に設定することが望ましい。そこで、後述する本実施の形態による方式を用いることが有益となる。《高周波電力増幅器モジュールの全体構成》図2は、図1の無線通信システムにおいて、その高周波電力増幅器モジュール全体の概略構成例を示す全体ブロック図である。図2に示す高周波電力増幅器モジュールRFMD1は、例えば、モジュール配線基板に14個の外部端子PNを備える。外部端子PNRFin_Hは、ハイバンドの高周波入力信号RFin_H用の入力端子であり、外部端子PNRFin_Lは、ロウバンドの高周波入力信号RFin_L用の入力端子である。外部端子PNRFout_Hは、ハイバンドの高周波出力信号RFout_H用の出力端子であり、外部端子PNRFout_Lは、ロウバンドの高周波出力信号RFout_L用の出力端子である。外部端子PNEN_Hは、ハイバンドを選択する際のバンド選択信号EN_H用の入力端子であり、外部端子PNEN_Lは、ロウバンドを選択する際のバンド選択信号EN_L用の入力端子である。外部端子PNVBATは、制御用電源電圧VBATの供給端子である。外部端子PNPMD0,PNPMD1は、パワーモード選択信号PMD0,PMD1用の入力端子である。外部端子PNVCCは、増幅用電源電圧VCCの供給端子であり、外部端子PNGNDは、接地電源電圧GNDの供給端子である。外部端子PNCLin,PNCLoutは、カプラ用の端子である。高周波電力増幅器モジュールRFMD1は、更に、モジュール配線基板上に3個の半導体チップ2個の高周波電力増幅チップHPAIC1,HPAIC2と、1個の制御チップCTLICが実装され、モジュール配線基板上の配線層等を用いて2個の方向性結合器カプラCPL1,CPL2が形成される。HPAIC1は、図1のHPA1に対応し、縦続接続された2段の電力増幅回路PA11,PA12を備え、HPAIC2は、図1のHPA2に対応し、縦続接続された2段の電力増幅回路PA21,PA22を備える。PA11,PA12,PA21,PA22のそれぞれは、特に限定はされないが、例えばヘテロ接合バイポーラトランジスタHBTを増幅素子として形成される。電力増幅回路PA11,PA12は、外部端子PNVCCからの電源電圧VCCを用いて、外部端子PNRFin_Hからの高周波入力信号RFin_Hを増幅し、カプラCPL1を介して外部端子PNRFout_Hに高周波出力信号RFout_Hを出力する。電力増幅回路PA21,PA22は、PNVCCからのVCCを用いて、外部端子PNRFin_Lからの高周波入力信号RFin_Lを増幅し、カプラCPL2を介して外部端子PNRFout_Lに高周波出力信号RFout_Lを出力する。CPL1,CPL2は、外部端子PNCLinと外部端子PNCLoutの間のモジュール配線経路上に直列に挿入される。例えば、PNCLin,PNCLoutの一方は終端抵抗等に接続され、他方は、CPL1又はCPL2による検波信号を電力検出電圧VDETに変換する電力検出回路図示せずに接続される。制御チップCTLICは、図1の制御ブロックCTLBKに対応し、例えば、シリコン基板上のMOSトランジスタ等によって構成され、外部端子PNVBATからの電源電圧VBATを用いて動作する。CTLICは、外部端子PNEN_Hからのバンド選択信号EN_Hの論理レベルに応じて高周波電力増幅チップHPAIC1の活性化非活性化を制御し、外部端子PNEN_Lからのバンド選択信号EN_Lの論理レベルに応じて高周波電力増幅チップHPAIC2の活性化非活性化を制御する。また、CTLICは、当該活性化された高周波電力増幅装置を対象に、外部端子PNPMD0,PNPMD1の論理レベルの組み合わせに応じて、ハイパワーモード、ミドルパワーモード、ロウパワーモードの選択を行う。《制御チップ半導体集積回路装置の概略回路構成》図3は、図2の制御チップにおいて、その概略的な構成例を示す回路図である。図2に示す制御チップ半導体集積回路装置CTLICは、シャットダウンバンド制御回路SDBDCTLと、パワーモード制御回路PMDCTLと、バンドギャップリファレンス回路BGRと、基準電圧補正回路VREFCTLと、レギュレータ回路VREGを備える。CTLICは、更に、スイッチ制御回路SWCTLと、電力切り替えスイッチブロックPSWBK1,PSWBK2と、バンド切り替えスイッチブロックBSWBK1,BSWBK2を備える。シャットダウンバンド制御回路SDBDCTLは、バンド選択信号EN_H,EN_Lに応じてロウバンド選択信号LB又はハイバンド選択信号HBを出力するか、あるいは制御チップCTLIC全体をシャットダウンモードに遷移させる。SDBDCTLは、例えば、EN_H,EN_L共に非選択状態の場合には、シャットダウンモードとしてバンドギャップリファレンス回路BGRの非活性化等を行う。パワーモード制御回路PMDCTLは、パワーモード選択信号PMD0,PMD1に応じてハイパワーモード選択信号HPW、ミドルパワーモード選択信号MPW、ロウパワーモード選択信号LPWのいずれか1個を出力する。バンドギャップリファレンス回路BGRは、広く知られているように、バイポーラトランジスタのベースエミッタ間電圧VBEの差分ΔVBEを取り出すことで生成した正の温度係数の電圧と、VBEの負の温度特性の電圧とを相殺することで温度依存性が小さい所定のバンドギャップ電圧基準電圧を生成する回路である。なお、ここでは、バンドギャップリファレンス回路を用いているが、必ずしもこれに限定されるものではなく、広く知られているその他の基準電圧生成回路によって代替えすることも可能である。具体的には、例えば、MOSトランジスタのしきい値電圧の差分を利用して、温度依存性が小さい基準電圧を生成する回路等が知られている。基準電圧補正回路VREFCTLは、詳細は後述するが、本実施の形態の主要な特徴の一つであり、バンドギャップリファレンス回路BGRからのバンドギャップ電圧を補正し、補正後の基準電圧Vrefを生成する。この際に、VREFCTLは、複数ここでは3個の端子REF1~REF3いずれかをボンディングワイヤBWを介して接地電源電圧GNDに接続することで当該補正を行う。レギュレータ回路VREGは、ここでは、負帰還構成を持つアンプ回路によって構成され、帰還抵抗の値に応じて補正後の基準電圧Vrefから所定の出力電圧を生成する。電力切り替えスイッチブロックPSWBK1は、スイッチおよび抵抗からなる直列接続回路を6個備えている。その内の3個の直列接続回路は、レギュレータ回路VREGの出力ノードとバイアス制御信号VCNT1_H用の端子の間に並列に接続され、当該3個のスイッチSWhh1,SWhm1,SWhl1は、共にハイバンド初段用であり、それぞれハイパワー用、ミドルパワー用、ロウパワー用となっている。残りの3個の直列接続回路は、VREGの出力ノードとバイアス制御信号VCNT1_L用の端子の間に並列に接続され、当該3個のスイッチSWlh1,SWlm1,SWll1は、共にロウバンド初段用であり、それぞれハイパワー用、ミドルパワー用、ロウパワー用となっている。電力切り替えスイッチブロックPSWBK2は、PSWBK1と同様に、スイッチおよび抵抗からなる直列接続回路を6個備えている。その内の3個の直列接続回路は、レギュレータ回路VREGの出力ノードとバイアス制御信号VCNT2_H用の端子の間に並列に接続され、当該3個のスイッチSWhh2,SWhm2,SWhl2は、共にハイバンド後段用であり、それぞれハイパワー用、ミドルパワー用、ロウパワー用となっている。残りの3個の直列接続回路は、VREGの出力ノードとバイアス制御信号VCNT2_L用の端子の間に並列に接続され、当該3個のスイッチSWlh2,SWlm2,SWll2は、共にロウバンド後段用であり、それぞれハイパワー用、ミドルパワー用、ロウパワー用となっている。バンド切り替えスイッチブロックBSWBK1は、バイアス制御信号VCNT1_H用の端子と接地電源電圧GNDの間に接続されたスイッチSWh1と、バイアス制御信号VCNT1_L用の端子とGNDの間に接続されたスイッチSWl1を備える。バンド切り替えスイッチブロックBSWBK2は、バイアス制御信号VCNT2_H用の端子とGNDの間に接続されたスイッチSWh2と、バイアス制御信号VCNT2_L用の端子とGNDの間に接続されたスイッチSWl2を備える。当該スイッチSWh1,SWl1,SWh2,SWl2のオンオフは、前述したロウバンド選択信号LBおよびハイバンド選択信号HBによって制御される。スイッチ制御回路SWCTLは、前述したロウバンド選択信号LB、ハイバンド選択信号HB、ハイパワーモード選択信号HPW、ミドルパワーモード選択信号MPW、ロウパワーモード選択信号LPWに応じて、電力切り替えスイッチブロックPSWBK1,PSWBK2内の各スイッチのオンオフを制御する。例えば、ハイバンドのハイパワーモードで動作する場合、バンド切り替えスイッチブロックBSWBK1,BSWBK2において、スイッチSWh1,SWh2がオフに、SWl1,SWl2がオンにそれぞれ制御される。また、電力切り替えスイッチブロックPSWBK1,PSWBK2において、スイッチSWhh1,SWhh2がオンに制御され、残りのスイッチがオフに制御される。これに伴い、レギュレータ回路VREGの出力ノードは、SWhh1および抵抗を介してバイアス制御信号VCNT1_H用の端子に接続される共に、SWhh2および抵抗を介してバイアス制御信号VCNT2_H用の端子に接続される。その結果、VCNT1_H,VCNT2_Hは、所定のバイアス電圧となり、バイアス制御信号VCNT1_L,VCNT2_Lは接地電源電圧GNDとなる。また、例えば、ロウバンドのロウパワーモードで動作する場合、バンド切り替えスイッチブロックBSWBK1,BSWBK2において、スイッチSWh1,SWh2がオンに、SWl1,SWl2がオフにそれぞれ制御される。また、電力切り替えスイッチブロックPSWBK1,PSWBK2において、スイッチSWll1,SWll2がオンに制御され、残りのスイッチがオフに制御される。これに伴い、レギュレータ回路VREGの出力ノードは、SWll1および抵抗を介してバイアス制御信号VCNT1_L用の端子に接続される共に、SWll2および抵抗を介してバイアス制御信号VCNT2_L用の端子に接続される。その結果、VCNT1_L,VCNT2_Lは、所定のバイアス電圧となり、バイアス制御信号VCNT1_H,VCNT2_Hは接地電源電圧GNDとなる。《制御チップ半導体集積回路装置の主要部基準電圧補正回路周りの詳細構成》図4は、図3の制御チップにおいて、その基準電圧補正回路を含む主要部の詳細構成例を示す回路図である。図4には、図3におけるバンドギャップリファレンス回路BGR、基準電圧補正回路VREFCTL、およびレギュレータ回路VREGが抽出して示され、また、電力切り替えスイッチブロックPSWBK1,PSWBK2の一部が代表的に示されている。図4に示す基準電圧補正回路VREFCTL1は、NMOSトランジスタMN1,MN2と、PMOSトランジスタMP1~MP4と、電流源IS0と、抵抗R0,Rr1~Rr3を備える。NMOSトランジスタMN1,MN2、PMOSトランジスタMP1,MP2、および電流源IS0は、MN1,MN2を差動対トランジスタ、IS0をテール電流源、MP1,MP2を増幅用負荷電流源とする差動アンプ回路を構成する。当該差動アンプ回路の出力電圧MN1とMP1の共通ドレイン電圧は、ソースに電源電圧VBATが供給されるPMOSトランジスタMP3のゲートに印加される。MN1のゲートには、バンドギャップリファレンス回路BGRからのバンドギャップ電圧Vbgが印加され、MN2のゲートには、MP3のドレイン電圧が帰還される。この負帰還構成の差動アンプ回路すなわちMN1のゲートを入力としMP3のドレインを出力とするゲイン1倍のユニティゲインバッファBFによって、MN2のゲート電圧MP3のドレイン電圧はVbgに収束する。MP3のドレインは、更に、抵抗R0を介して接地電源電圧GNDに接続される。MP3のソースドレイン間にはVbgとR0で定まる電流I1=Vbg/R0が流れ、当該電流が流れるようにBF内でMP3のゲート電圧が制御される。PMOSトランジスタMP3のソースドレイン間電流I1は、MP3との間でカレントミラー回路を構成するPMOSトランジスタMP4に転写される。ここでは、MP3とMP4のトランジスタサイズが等しいものとし、MP4のソースドレイン間電流I2はI1に等しくなる。MP4のドレインは3個の抵抗Rr1~Rr3の一端に共通に接続され、Rr1~Rr3の他端は端子REF1~REF3にそれぞれ接続される。ここで、REF1~REF3のいずれか1個は、ボンディングワイヤBWを介して接地電源電圧GNDの実装領域AR_GNDに接続される。ここで、Rr1~Rr3の抵抗値は、Rr1<Rr2<Rr3であり、Rr2の抵抗値は、例えばRr1の抵抗値とRr3の抵抗値の中心値となるように設定される。ここで、バンドギャップ電圧Vbgがある範囲内である場合には、端子REF2が実装領域AR_GNDに接続される。その結果、基準電圧Vrefは、MP4のソースドレイン間電流I2=Vbg/R0および抵抗Rr2の抵抗値を用いて、I2×Rr2となる。一方、Vbgがある範囲内よりも正側にばらついた場合には、端子REF1がAR_GNDに接続される。その結果、Vbgのばらつきをαとすると、Vrefは、MP4のソースドレイン間電流I2=Vbgα/R0および抵抗Rr1の抵抗値を用いて、I2×Rr1となる。この場合、αに伴うI2の増加分をRr1に伴うRr2からの抵抗値減少分で相殺させることができる。端子REF1の場合と逆に、バンドギャップ電圧Vbgがある範囲内よりも負側にばらついた場合には、端子REF3が実装領域AR_GNDに接続される。その結果、Vbgのばらつきを-αとするとVrefは、MP4のソースドレイン間電流I2=Vbg-α/R0および抵抗Rr3の抵抗値を用いて、I2×Rr3となる。この場合、-αに伴うI2の減少分をRr3に伴うRr2からの抵抗値増加分で相殺させることができる。なお、特に限定はされないが、例えば、I2は20μA等であり、Rr1、Rr2、Rr3の抵抗値は、それぞれ、58.5kΩ、60.0kΩ、61.5kΩ等である。Vbgは代表的には1.25V程度であり、電源電圧VBATは3.5V等である。Rr1~Rr3は、特に限定はされないが、半導体チップ上のポリシリコン層等によって実現される。このようにして得られた基準電圧Vrefは、レギュレータ回路VREGを構成するアンプ回路AMPvの正極側入力ノードに印加される。AMPvの出力電圧は、帰還抵抗Rf1,Rf2によって抵抗分圧され、この抵抗分圧された電圧がAMPvの負極側入力ノードに帰還される。これによってVREGからは、Rf1/Rf21×Vrefで定められるレギュレータ電圧例えば2.9V程度が生成される。当該レギュレータ電圧は、電力切り替えスイッチブロックPSWBK内で、ハイパワーモード用抵抗Rh、ミドルパワーモード用抵抗Rm、ロウパワーモード用抵抗Rlのいずれかを介して出力電圧端子VOUTに出力される。当該Rh、Rm、Rlの選択は、それぞれ、ハイパワーモード用スイッチSWh、ミドルパワーモード用スイッチSWm、ロウパワーモード用スイッチSWlによって行われる。特に限定はされないが、例えば、抵抗Rh,Rm,Rlの抵抗値は、Rh<Rm<Rlとなっており、これに伴い、出力電圧端子VOUTに所定の負荷が接続された場合、VOUTの電圧値は、ハイパワーモード時>ミドルパワーモード時>ロウパワーモード時となる。当該VOUTは、図3におけるバイアス制御信号VCNT1_H,VCNT2_H,VCNT1_L,VCNT2_L用の各端子に対応する。詳細は後述するが、これらの各端子の電圧は、図2の電力増幅回路例えばヘテロ接合バイポーラトランジスタPA11,PA12,PA21,PA22のベースバイアスに反映され、これによって、各電力増幅回路のゲインの大きさは、ハイパワーモード時>ミドルパワーモード時>ロウパワーモード時の順に制御される。このような構成例において、本実施の形態1の主要な特徴の一つは、バンドギャップリファレンス回路BGRとレギュレータ回路VREGの間に、基準電圧補正回路VREFCTLを設けた点にある。前述したように、VREFCTLにおいて、バンドギャップ電圧Vbgのばらつき具合に応じて端子REF1~REF3のいずれか1個をボンディングワイヤBWを介して実装領域AR_GNDに接続することで、Vbgのばらつきが補正され、ほぼ一定値となる補正後の基準電圧Vrefを生成することが可能になる。また、Vrefをほぼ一定値に保てる各半導体チップ間のVrefの誤差を低減できることで、高周波電力増幅チップHPAIC1,HPAIC2の各パワーモードを目標値に対して高精度に設定することが可能となり、HPAIC1,HPAIC2における線形特性のばらつき歪み特性のばらつきや消費電力のばらつき電力付加効率のばらつき等を低減できる。言い換えれば、送信電力特性のばらつきを低減することが可能となる。なお、BWは、代表的には金や銅等であるが、その抵抗値は、抵抗Rh,Rm,Rlの抵抗値と比べて無視できる程度に小さいため、BWに伴う誤差は特に問題とならない。ここで、図4の比較例として、例えば、基準電圧補正回路VREFCTL1を設けずに、バンドギャップ電圧Vbgをレギュレータ回路VREGに直接印加し、VREGの帰還抵抗Rf1,Rf2を可変抵抗とすることで補正を行う方式等が考えられる。しかしながら、バンドギャップリファレンス回路BGRは、通常、高い出力インピーダンスを持つため、バッファ回路を介して低インピーダンスに変換した上でVREGに印加することが高精度化の観点で望ましい。この観点で、VREFCTL1は、負帰還構成の差動アンプ回路ゲイン1倍のユニティゲインバッファBFに伴うバッファ機能を備えている。また、バンドギャップ電圧Vbgがばらついた状態で、直接、レギュレータ回路VREGによる増幅例えば約2倍のゲインを行うと、ばらつき量も増幅されてしまうため、より高精度化を図るためには、VREGの入力前にVbgのばらつきを抑制することが望ましい。この観点でユニティゲインバッファBFを主体とする基準電圧補正回路VREFCTL1によって補正を行うことが有益となる。さらに、帰還抵抗Rf1,Rf2を可変抵抗とすることでVREGのゲイン約2倍等を変更した場合、VREGの周波数特性や位相余裕特性等も変わるため、安定性精度が低下する恐れがある。この観点で、ユニティゲインバッファを主体とするVREFCTL1によって補正を行うことで、広帯域にわたって安定した特性を得ることができる。《高周波電力増幅チップ周りの詳細回路構成》図5は、図2の高周波電力増幅器モジュールにおいて、その高周波電力増幅チップ周りの詳細な構成例を示す回路図である。図5に示す高周波電力増幅チップHPAICは、図2におけるHPAIC1,HPAIC2のいずれか一方を代表的に示したものである。ここでは、当該HPAICの外部モジュール配線基板上に設けられる周辺回路を含めてHPAIC周りの回路構成例が示されている。図5のHPAICは、入力整合回路MNTi、増幅用バイポーラトランジスタ例えばHBTQ1,Q2と、バイアス用バイポーラトランジスタQb1,Qb2、段間整合回路MNTm、および高調波終端回路TRMの一部を備える。通常、Q2のトランジスタサイズは、Q1に比べて非常に大きく設定される。図5において、外部端子PNRFin図2のPNRFin_H又はPNRFin_Lからの高周波入力信号RFinは、コイルおよび交流結合容量等を含む入力整合回路MNTiを介してエミッタ接地された初段の増幅用バイポーラトランジスタQ1図2のPA11又はPA12のベースに入力される。Q1のベースと電源電圧VBATの間には、初段のバイアス用バイポーラトランジスタQb1のエミッタコレクタ経路が接続される。Qb1は、コレクタ接地エミッタフォロワであり、ベースに制御チップCTLICからのバイアス制御信号VCNT1図3のVCNT1_H又はVCNT1_Lが印加され、エミッタからQ1のベースに向けてVCNT1に応じた所定のバイアス電圧バイアス電流を供給する。初段の増幅用バイポーラトランジスタQ1のコレクタには、チップ外部の実装領域AR1に形成された電源供給ブロックVCBK1を介して電源電圧が供給される。VCBK1には、電源電圧VCCをQ1のコレクタに供給するチョークコイルL1等が含まれる。高周波電力増幅チップHPAIC内において、Q1のコレクタ出力信号は、コイルおよび交流結合容量等を含む段間整合回路MNTmを介してエミッタ接地された後段の増幅用バイポーラトランジスタQ2図2のPA21又はPA22のベースに入力される。Q2のベースと電源電圧VBATの間には、後段のバイアス用バイポーラトランジスタQb2のエミッタコレクタ経路が接続される。Qb2は、コレクタ接地エミッタフォロワであり、ベースに制御チップCTLICからのバイアス制御信号VCNT2図3のVCNT2_H又はVCNT2_Lが印加され、エミッタからQ2のベースに向けてVCNT2に応じた所定のバイアス電圧バイアス電流を供給する。後段の増幅用バイポーラトランジスタQ2のコレクタには、チップ外部の実装領域AR2に形成された電源供給ブロックVCBK2を介して電源電圧が供給される。VCBK2には、電源電圧VCCをQ2のコレクタに供給するチョークコイルL2等が含まれる。Q2のコレクタ出力信号は、出力整合回路MNToおよび方向性結合器カプラCPLを順に介して外部端子PNRFout図2のPNRFout_H又はPNRFout_Lから出力される。当該MNToおよびCPLは、AR2内に形成される。また、Q2のコレクタノードと接地電源電圧GNDの間には容量およびコイルLmの直列接続回路からなる高調波終端回路TRMが接続される。TRMは、Q2のコレクタ出力信号に含まれる高調波成分を除去する。TRM内のコイルLmは、ここでは、AR2内でモジュール配線基板上の配線伝送線路によって実現される。《高周波電力増幅器モジュールのレイアウト構成[1]》図6は、図2の高周波電力増幅器モジュールの概略的なレイアウト構成例を示す平面図である。図6では、図5における各符号に対応する符号が適宜付加されている。図6の高周波電力増幅器モジュールRFMD1aは、モジュール配線基板例えばセラミック配線基板を用いて構成される。モジュール配線基板例えばセラミック配線基板の表面には、接地電源電圧GNDが供給される広い面積の電極パッドPD10GNDが形成される。当該PD10GND上には、Y軸方向において制御チップCTLICを2個の高周波電力増幅チップHPAIC1,HPAIC2で挟む形で3個の半導体チップが実装される各半導体チップの裏面電極が接続される。X軸方向において、電極PD10GNDを挟んで一方側にはY軸方向に並んだ複数の電極PD3a,PD4a,PD6a,PD6b,PD7,PD8,PD9,PD4b,PD3bが配置され、他方側には実装領域AR2_H,AR2_Lが設けられる。PD3aおよびPD4aは、高周波入力信号RFin_H用および電源電圧VBAT用であり、ボンディングワイヤBWを介して高周波電力増幅チップHPAIC1に接続される。同様に、PD3bおよびPD4bは、高周波入力信号RFin_L用およびVBAT用であり、ボンディングワイヤBWを介して高周波電力増幅チップHPAIC2に接続される。PD4aVBAT,PD4bVBATは、図5に示すように、バイアス用バイポーラトランジスタQb1,Qb2に印加される。PD6a,PD6b,PD7,PD8,PD9は、バンド選択信号EN_H,EN_L用、電源電圧VBAT用、およびパワーモード選択信号PMD0,PMD1用であり、ボンディングワイヤBWを介して制御チップCTLICに接続される。実装領域AR2_Hは、高周波電力増幅チップHPAIC1の近傍に設けられ、実装領域AR2_Lは、高周波電力増幅チップHPAIC2の近傍に設けられる。例えば、AR2_Hを代表として説明すると、AR2_Hには、電極PD2a,PD5aが形成されると共に、チョークコイルL2_H等の各種外部部品が実装される。PD2aには、図5に示すように、HPAIC1内における後段の増幅用バイポーラトランジスタQ2からのコレクタ出力信号RF2が複数のボンディングワイヤBWを介して入力される。PD5aには、図5に示すように、HPAIC1との間で高調波終端回路TRMを形成するためのボンディングワイヤBWが接続される。AR2_Hには、その他、図5の実装領域AR2に示すような各種回路部品が実装ならびに形成される。Y軸方向において、電極PD10GNDを挟んで一方側には、実装領域AR1_Hが設けられ、他方側には実装領域AR1_Lが設けられる。実装領域AR1_Hは、高周波電力増幅チップHPAIC1の近傍に設けられ、実装領域AR1_Lは、高周波電力増幅チップHPAIC2の近傍に設けられる。例えば、AR1_Hを代表として説明すると、AR1_Hには、電極PD1aが形成されると共に、チョークコイルL1_H等の各種外部部品が実装される。PD1aには、図5に示すように、HPAIC1内における初段の増幅用バイポーラトランジスタQ1からのコレクタ出力信号RF1がボンディングワイヤBWを介して入力される。AR1_Hには、その他、図5の実装領域AR1に示すような各種回路部品が実装ならびに形成される。なお、図2に示した各外部端子PNは、図6のモジュール配線基板の裏面に設けられ、図6に示した各電極は、モジュール配線基板を介して当該外部端子と適宜接続されることになる。このような構成例において、本実施の形態1の主要な特徴の一つは、制御チップCTLIC上の内部電極内部パッドCPDREFとモジュール配線基板上の電極PD10GNDとがボンディングワイヤBWによって接続されている点にある。CPDREFは、図3および図4における端子REF1~REF3のいずれかに該当する。また、図6の例では、当該BWの接続箇所に該当するPD10GNDの形状がX軸方向に向けて部分的に突出するような形状となっている点も主要な特徴の一つとなっている。これによって、CPDREFとPD10GND間でBWによる接続を行うのに必要な最低限の距離を確保できる。すなわち、高周波電力増幅器モジュールの小型化を図るためには、PD10GNDの面積を必要最小限とすることが望ましいが、その結果、CPDREFとPD10GNDの距離が近すぎることによってBWによる接続が困難となる恐れがある。図6の例のようなPD10GNDの形状によってこのような事態を防止できる。《高周波電力増幅器モジュールのレイアウト構成[2]》図7は、図6の変形例であり、図2の高周波電力増幅器モジュールの概略的なレイアウト構成例を示す平面図である。図7の高周波電力増幅器モジュールRFMD1bは、図6のRFMD1aと比較して、主に、制御チップCTLIC内の端子REF1~REF3周りの構成が異なっている。すなわち、図7の例では、モジュール配線基板上の電極PD10GNDが必要最小限の面積で構成されると共に、端子REF1~REF3のいずれかに対応する内部電極CPDREFは、同一半導体チップ内に形成された接地電源電圧GND用の内部電極CPDGNDに対してボンディングワイヤBWで接続されている。例えば、CPDREFとCPDGNDの間にBWによる接続を行うのに必要な最低限の距離を確保できる場合には、このような構成例を用いることが有益となる。《高周波電力増幅器モジュールの製造方法》図8は、図6および図7の高周波電力増幅器モジュールにおいて、その製造方法の一例を示すフロー図である。図9は、図8のフローにおいて、プローブ検査時のグレード分類方法の一例を示す説明図である。図8では、まず、ウエハ工程S10が行われ、次いで組み立て工程S20が行われる。ウエハ工程S10では、まず、半導体ウエハが準備されS101、前工程プロセスによって当該半導体ウエハ上に所定の回路が形成されるS102。図6および図7の例では、高周波電力増幅チップHPAIC1と、高周波電力増幅チップHPAIC2と、制御チップCTLICとがそれぞれ異なる半導体ウエハを用いて作製される。次いで、当該各半導体ウエハに対してプローブ検査が行われるS103。ステップS103において、プローブ検査装置は、制御チップCTLICが形成される半導体ウエハを対象として、各CTLIC毎に、図4の各回路を動作させ、図4の端子REF2に対してプローブを介して接地電源電圧GNDを供給した状態で出力電圧端子VOUTの出力電圧をプローブを介して計測する。この際に、プローブ検査装置は、電力切り替えスイッチブロックPSWBK内の各スイッチの内、予め定められた少なくとも1個がオンとなるようにCTLICの制御を行う。なお、出力電圧端子VOUTは、実際には、図3におけるバイアス制御信号VCNT1_H,VCNT2_H,VCNT1_L,VCNT2_L用の各端子のいずれかとなる。半導体ウエハ上の各制御チップCTLICは、当該出力電圧VOUTの計測結果に基づいて例えば図9に示すようにグレード分類される。図9では、出力電圧VOUTが2.85Vよりも低いCTLICは、グレードAGrAに分類され、接地電源電圧GNDの接続先が端子REF3に定められる。出力電圧VOUTが2.85V~2.95Vの範囲内のCTLICは、グレードBGrBに分類され、GNDの接続先が端子REF2に定められる。出力電圧VOUTが2.95Vよりも高いCTLICは、グレードCGrCに分類され、GNDの接続先が端子REF1に定められる。続いて、組み立て工程S20において、まず、各半導体ウエハから各半導体チップを分断するダイシング工程S201が行われる。次いで、モジュール配線基板を準備したのちS202、当該モジュール配線基板上に各半導体チップHPAIC1,HPAIC2,CTLICが実装ダイボンディングされるS203。続いて、各半導体チップ間、および各半導体チップとモジュール配線基板間のワイヤボンディングが行われるS204。この際に、制御チップCTLICにおける端子REF1~REF3は、図9で述べた当該CTLICのグレード分類結果に基づいてワイヤボンディングが行われる。これらの各工程を経て高周波電力増幅器モジュールが完成するS205。《本実施の形態による効果の具体例》図10は、図8の製造方法を用いた場合の効果の一例を示す概念図である。図10に示すように、仮に図4の端子REF2を接地電源電圧GNDに固定して図4の各回路を動作させた場合、主にバンドギャップ電圧Vbgのばらつきに起因して、出力電圧VOUTにおいて、各半導体チップ間で例えば±120mV程度のばらつきが生じる場合がある。そこで、ばらつき量が目標値に対して±50mV以内の場合には補正不要すなわちREF2をGNDに接続とされ、±50mVを超える場合には補正要とされる。例えば、ばらつき量が-120mVの場合、端子REF2ではなく端子REF3をGNDに接続することで、70mV程度の補正を行うことができ、その結果、ばらつき量を-50mV程度に抑制することができる。逆に、ばらつき量が120mVの場合、REF2ではなく端子REF1をGNDに接続することで、-70mV程度の補正を行うことができ、その結果、ばらつき量を50mV程度に抑制することができる。さらに、例えば、ばらつき量が-60mVの場合、REF2ではなくREF3をGNDに接続することで、70mV程度の補正を行うことができ、その結果、ばらつき量を10mV程度に抑制することができる。これらの結果、各半導体チップの出力電圧VOUTにおいて、目標値に対するばらつき量を±50mV程度に抑制することが可能になる。以上、本実施の形態1の半導体集積回路装置および高周波電力増幅器モジュールを用いることで、代表的には送信電力特性のばらつきを低減することが可能になる。なお、ここでは、3個の端子REF1~REF3を用いて補正を行ったが、勿論、3個に限定されるものではなく、同様にして4個以上の端子を設けることも可能である。この場合、回路面積が若干増大する恐れがあるが、基準電圧のばらつき量を更に抑制することができる。実施の形態2《基準電圧補正回路の詳細構成変形例[1]》図11は、本発明の実施の形態2による高周波電力増幅器モジュールにおいて、それに含まれる制御チップ内の基準電圧補正回路の詳細な構成例を示す回路図である。図11に示す基準電圧補正回路VREFCTL2は、図4のVREFCTL1の変形例であり、図4と同様のユニティゲインバッファBF、PMOSトランジスタMP4、抵抗R0,Rr1~Rr3に加えて、コンパレータ回路ブロックCMPBK1と、スイッチブロックSWBK1を備えた構成となっている。スイッチブロックSWBK1は、スイッチSWr1~SWr3を備える。SWr1はPMOSトランジスタMP4のドレインと抵抗Rr1の一端の間に接続され、SWr2はMP4のドレインと抵抗Rr2の一端の間に接続され、SWr3はMP4のドレインと抵抗Rr3の一端の間に接続される。Rr1~Rr3の他端は、接地電源電圧GNDに接続される。SWr1~SWr3のオンオフは、CMPBK1によって制御される。このように、図11の基準電圧補正回路VREFCTL2は、図4のVREFCTL1の補正方式端子REF1~REF3のワイヤボンディング先を選択する方式と異なり、スイッチSWr1~SWr3の選択によって補正を行う方式となっている。図12は、図11の基準電圧補正回路におけるコンパレータ回路ブロックの詳細な構成例を示す回路図である。図12に示すコンパレータ回路ブロックCMPBK1は、定電流I0が供給される直列接続の抵抗Rc1,Rc2と、コンパレータ回路CMP1,CMP2と、デコーダ回路DEC1を備える。Rc1の一端からはI0×Rc1Rc2の比較電圧Vcp1が生成され、Rc2の一端からはI0×Rc2の比較電圧Vcp2が生成される。CMP1は、図11のバンドギャップリファレンス回路BGRからのバンドギャップ電圧VbgをVcp1を基準に判定し、CMP2は、当該VbgをVcp2を基準に判定する。DEC1は、CMP1,CMP2の判定結果に応じて図11のスイッチSWr1~SWr3に対するオンオフ制御信号SS1~SS3を生成する。図13は、図12のコンパレータ回路ブロックの動作例を示す説明図である。図13に示すように、コンパレータ回路ブロックCMPBK1デコーダ回路DEC1は、バンドギャップ電圧Vbgが比較電圧Vcp2から比較電圧Vcp1の範囲内である場合には、オンオフ制御信号SS2を活性化する図11のスイッチSWr2をオンに制御する。また、CMPBK1DEC1は、VbgがVcp1よりも大きい場合にはオンオフ制御信号SS1を活性化し図11のスイッチSWr1をオンに制御し、VbgがVcp2よりも小さい場合にはオンオフ制御信号SS3を活性化する図11のスイッチSWr3をオンに制御する。ここで、スイッチSWr1~SWr3のオン制御は、図4における端子REF1~REF3の接地電源電圧GNDへの接続と機能的には等しくなる。これによって、実施の形態1の場合と同様の効果が得られる。また、実施の形態1と比較して、端子REF1~REF3に伴うワイヤボンディング工程が不要となり、また、図9に示したようなグレード分類をコンパレータ回路ブロックによって自動的に行えることから、製造フローの簡略化製造コストの低減や、モジュール配線基板の小型化等が図れる場合がある。ただし、コンパレータ回路ブロックやスイッチブロックの付加に伴いチップ面積が増大するチップコストが増大する恐れや、コンパレータ回路ブロック自体の精度が問題となる恐れがある。この観点からは、実施の形態1の方式が望ましい。実施の形態3《基準電圧補正回路の詳細構成変形例[2]》図14は、本発明の実施の形態3による高周波電力増幅器モジュールにおいて、それに含まれる制御チップ内の基準電圧補正回路の詳細な構成例を示す回路図である。図14に示す基準電圧補正回路VREFCTL3は、図4のVREFCTL1の変形例であり、図4と同様のユニティゲインバッファBF、PMOSトランジスタMP4、抵抗R0,Rr1,Rr2に加えて、コンパレータ回路ブロックCMPBK2と、スイッチブロックSWBK2と、抵抗Rr3’と、フューズFSを備えた構成となっている。スイッチブロックSWBK2は、スイッチSWr1,SWr23を備える。SWr1はPMOSトランジスタMP4のドレインと抵抗Rr1の一端の間に接続され、SWr23はMP4のドレインと抵抗Rr2の一端の間に接続される。Rr1の他端は接地電源電圧GNDに接続され、Rr2の他端は、並列接続された抵抗Rr3’およびフューズFSを介してGNDに接続される。このように、図11の基準電圧補正回路VREFCTL3は、図4のVREFCTL1の補正方式端子REF1~REF3のワイヤボンディング先を選択する方式と異なり、スイッチSWr1,SWr23の選択とフューズFSの組み合わせによって補正を行う方式となっている。図15は、図14の基準電圧補正回路におけるコンパレータ回路ブロックの詳細な構成例を示す回路図である。図15に示すコンパレータ回路ブロックCMPBK2は、定電流I0が供給される抵抗Rc3と、コンパレータ回路CMP3を備える。Rc3の一端からはI0×Rc3の比較電圧Vcp3が生成される。CMP3は、図14のバンドギャップリファレンス回路BGRからのバンドギャップ電圧VbgをVcp3を基準に判定し、図14のスイッチSWr1,SWr23のオンオフを制御する。図16は、図15のコンパレータ回路ブロックの動作例を含めた補正方法の一例を表す説明図である。図16に示すように、コンパレータ回路ブロックCMPBK2は、バンドギャップ電圧Vbgが比較電圧Vcp3よりも大きい場合には図14のスイッチSWr1をオンに制御し、VbgがVcp3以下の場合には図11のスイッチSWr23をオンに制御する。更に、このCMPBK2によるSWr1,SWr23の制御が行われた状態で、実施の形態1図8等の場合と同様に、プローブ検査装置を用いて出力電圧端子VOUTの出力電圧を測定し、出力電圧端子VOUTの出力電圧からバンドギャップ電圧Vbgを算出する。その結果、図16に示すように、当該出力電圧VOUTが予め定めた所定の比較電圧V0よりも高い場合には、図14のフューズFSをそのままとし、V0以下の場合にはレーザトリミングによってFSの切断を行う。図14において、スイッチSWr23がオンの状態で、フューズFSがそのままの場合にはPMOSトランジスタMP4のドレインと接地電源電圧GNDの間に抵抗Rr2が接続されることになり、FSが切断された場合には、MP4のドレインとGNDの間に抵抗Rr2と抵抗Rr3’が直列に接続されることになる。したがって、抵抗Rr3’の抵抗値を、Rr2Rr3’=Rr3Rr3は図4を参照となるように設定すれば、図4等と同様の補正機能を実現できることになる。このように、本実施の形態3の高周波電力増幅器モジュールを用いることで、実施の形態1および実施の形態2の場合と同様の効果が得られる。実施の形態1と比較すると、端子REF1~REF3に伴うワイヤボンディング工程が不要となり、また、図9に示したようなグレード分類の一部をコンパレータ回路ブロックによって自動的に行えることから、製造フローの簡略化製造コストの低減や、モジュール配線基板の小型化等が図れる場合がある。ただし、コンパレータ回路ブロック、スイッチブロックならびにフューズの付加に伴いチップ面積が増大するチップコストが増大する恐れや、コンパレータ回路ブロック自体の精度が問題となる恐れがある。この観点からは、実施の形態1の方式が望ましい。また、実施の形態2と比較すると、フューズを付加する変わりに、コンパレータ回路ブロックやスイッチブロックの回路面積を低減でき、これによってチップ面積チップコストを低減できる場合がある。ただし、フューズのレーザトリミング工程が必要となるため、その分、製造コストが増大する恐れがある。この観点からは、実施の形態2の方式が望ましい。実施の形態4《基準電圧補正回路の詳細構成変形例[3]》図17は、本発明の実施の形態4による高周波電力増幅器モジュールにおいて、それに含まれる制御チップ内の基準電圧補正回路の詳細な構成例を示す回路図である。図17に示す基準電圧補正回路VREFCTL4は、図4の基準電圧補正回路VREFCTL1に、図14で述べたフューズFSの方式を組み合わせたような構成例となっている。このような構成例を用いる場合、まず、実施の形態1図8および図9等で述べたように、プローブ検査によってグレード分類を行う。そして、図9のグレードCGrCの場合には、端子REF1を接地電源電圧GNDにワイヤボンディングし、グレードBGrBの場合にはFSを切断せずに端子REF2/REF3をGNDにワイヤボンディングし、グレードAGrAの場合にはFSを切断すると共に端子REF2/REF3をGNDにワイヤボンディングする。このような構成例を用いると、実施の形態1図4の場合と比較して、レーザトリミング工程の追加に伴い製造コストが増大する恐れがあるが、外部端子の削減に伴い回路面積チップコストの低減が図れる場合がある。実施の形態5《高周波電力増幅器モジュールの全体構成変形例》図18aおよび図18bは、本発明の実施の形態5による高周波電力増幅器モジュールにおいて、その全体の概略構成例を示す全体ブロック図である。図18aに示す高周波電力増幅器モジュールRFMD2は、前述した図2のRFMD1の変形例となっており、図2と比較して、電力増幅回路PA11,PA12,PA21,PA22と制御ブロックCTLBKが1個の半導体チップ高周波電力増幅制御チップHPABKIC1に形成された点が異なっている。例えば、各電力増幅回路をLDMOSLaterallyDiffusedMOS等によって実現できる場合には、このように制御チップを含めて1個の半導体チップに集積化することが可能になり、高周波電力増幅器モジュールの小型化、低コスト化等が可能になる。図18bに示す高周波電力増幅器モジュールRFMD3は、図18aのRFMD2の変形例となっている。図18bのRFMD3は、図18aと比較して、高周波電力増幅制御チップHPABKIC2内のハイバンド用の電力増幅回路PA11,PA12とロウバンド用の電力増幅回路PA21,PA22とで高周波入力信号RFin用の外部端子PNRFinを共通化した点が異なっている。これによって、外部端子の削減が可能になり、高周波電力増幅器モジュールの更なる小型化、低コスト化等が可能になる。《高周波電力増幅制御チップの詳細》図19は、図18bの高周波電力増幅器モジュールにおいて、その高周波電力増幅制御チップの詳細な構成例を示す回路図である。図19に示す高周波電力増幅制御チップHPABKIC2は、入力整合回路MNTi2と、ソース接地の増幅用NMOSトランジスタMNo1a,MNo2a,MNo1b,MNo2bと、バイアス回路BS1a,BS2a,BS1b,BS2bと、制御ブロックCTLBKとを備える。MNo1a,MNo2a,MNo1b,MNo2bは、例えばLDMOS等によって実現され、MNo1aはハイバンドの初段用、MNo2aはハイバンドの後段用、MNo1bはロウバンドの初段用、MNo2bはロウバンドの後段用である。CTLBKは、シャットダウンバンド制御回路SDBDCTLと、バンドギャップリファレンス回路BGRと、基準電流生成補正回路IREFCTLと、温度補償回路TMPCPと、バイアス電流源ISB1a,ISB2a,ISB1b,ISB2bと、スイッチ用NMOSトランジスタMNs1を備える。シャットダウンバンド制御回路SDBDCTLは、図3の場合と同様に、バンド選択信号EN_H,EN_Lに応じてロウバンド選択信号LB又はハイバンド選択信号HBを出力するか、あるいは制御チップCTLIC全体をシャットダウンモードに遷移させるシャットダウン信号PSDを出力する。バンドギャップリファレンス回路BGRは、図3等の場合と同様に、シャットダウン信号PSD生成時には非活性化され、ロウバンド選択信号LB又はハイバンド選択信号HB生成時には活性化されると共にバンドギャップ電圧Vbgを生成する。基準電流生成補正回路IREFCTLは、詳細は後述するが、図3等の基準電圧補正回路VREFCTLと同様にバンドギャップ電圧Vbgの補正を行うが、図3等の場合と異なり、当該Vbgの補正と共に当該補正結果を反映した基準電流バイアス電流を生成する。当該バイアス電流は、バイアス電流源ISB1a,ISB2a,ISB1b,ISB2bで用いられる。温度補償回路TMPCPは、ISB1a,ISB2a,ISB1b,ISB2bで生成される各バイアス電流を対象に適宜温度補償を行う。すなわち、TMPCPは、増幅用NMOSトランジスタMNo1a,MNo2a,MNo1b,MNo2bにおけるゲインの温度依存性を低減するため、各バイアス電流の増減を適宜制御する。バイアス回路BS1aは、増幅用NMOSトランジスタMNo1aとの間でカレントミラー回路を構成し、ドレインにバイアス電流源ISB1aからのバイアス電流が供給されるNMOSトランジスタと、当該NMOSトランジスタのゲート間を接続する抵抗素子高抵抗素子を備える。これによって、MNo1aのソースドレイン間には、当該バイアス電流に当該カレントミラー回路のミラー比を反映したバイアス電流が供給される。MNo1aのゲートには、更に、高周波入力信号RFinが入力整合回路MNTi2およびAC結合容量を介して入力される。MNTi2は、ここでは、容量やスパイラルインダクタ等によって構成される。BS1a内の抵抗素子は、当該RFinのBS1a内のNMOSトランジスタへの周り込みを低減するためのものである。バイアス回路BS2aは、増幅用NMOSトランジスタMNo2aとの間でカレントミラー回路を構成し、ドレインにバイアス電流源ISB2aからのバイアス電流が供給されるNMOSトランジスタと、当該NMOSトランジスタのゲート間を接続するボルテージフォロワ回路および抵抗素子高抵抗素子を備える。これによって、MNo2aのソースドレイン間には、当該バイアス電流に当該カレントミラー回路のミラー比を反映したバイアス電流が供給される。MNo2aのゲートには、更に、増幅用NMOSトランジスタMNo1aのドレインがAC結合容量を介して入力される。BS2a内の抵抗素子は、BS1aの場合と同様に、高周波信号の周り込みを低減するためのものであり、ボルテージフォロワ回路は、インピーダンス変換を行うためのものである。通常、MNo2aのトランジスタサイズはMNo1aに比べて非常に大きくなるため、ここでは、後段側のバイアス回路のみにボルテージフォロワ回路を用いている。バイアス回路BS1bは、前述したBS1aと同様の構成を備え、増幅用NMOSトランジスタMNo1bに対応して設けられ、バイアス回路BS2bは、前述したBS2aと同様の構成を備え、増幅用NMOSトランジスタMNo2bに対応して設けられる。ただし、ここでは、MNo1aとMNo1bとで高周波入力信号RFinを共通化しているため、MNo1bのゲートには、RFinが入力整合回路MNTi2、スイッチ用NMOSトランジスタMNs1およびAC結合容量を介して入力される。なお、MNo1a,MNo1bのドレイン端子RF1a,RF1bには、図5の場合と同様に適宜電源電圧が供給され、MNo2a,MNo2bのドレイン端子RF2a,RF2bには、図5の場合と同様に適宜電源電圧が供給されると共に出力整合回路等が接続される。このような構成例において、ハイバンドで動作する際ハイバンド選択信号HBが活性化された際には、例えば、スイッチ用NMOSトランジスタMNs1がオフに制御され、また、ロウバンド用のバイアス電流源ISB1b,ISB2bからのバイアス電流の供給が停止状態例えばバイアス電流がゼロに制御される。これによって、高周波入力信号RFinは、ハイバンドの増幅用NMOSトランジスタMNo1a,MNo2aを介して増幅される。一方、ロウバンドで動作する際ロウバンド選択信号LBが活性化された際には、例えば、MNs1がオンに制御され、また、ハイバンド用のバイアス電流源ISB1a,ISB2aからのバイアス電流の供給が停止状態例えばバイアス電流がゼロに制御される。これによって、RFinは、ロウバンドの増幅用NMOSトランジスタMNo1b,MNo2bを介して増幅される。《基準電流生成補正回路周りの詳細》図20は、図19の高周波電力増幅制御チップにおいて、その基準電流生成補正回路周りの詳細な構成例を示す回路図である。図20に示す基準電流生成補正回路IREFCTLは、前述した図4の基準電圧補正回路VREFCTL1と同様のユニティゲインバッファBFに加えて、抵抗Rr1~Rr3およびPMOSトランジスタMP11~MP14を備える。BFは、バンドギャップリファレンス回路BGRからのバンドギャップ電圧Vbgを受けて、BF内のPMOSトランジスタMP3のドレインに当該Vbgを出力する。Rr1~Rr3は、一端が共通にMP3のドレインに接続され、他端が端子REF1~REF3にそれぞれ接続される。図4等の場合と同様に、端子REF1~REF3のいずれかは、ボンディングワイヤBWを介して接地電源電圧GND用の実装領域AR_GNDに接続される。これにより、例えば、REF2がAR_GNDに接続された場合、Vbg/Rr2で定められる電流がPMOSトランジスタMP3のソースドレイン間に流れる。PMOSトランジスタMP11~MP14は、MP3との間でそれぞれカレントミラー回路を構成する。これにより、MP11~MP14のソースドレイン間には、それぞれMP3とのトランジスタサイズ比に応じた電流が生成される。ここでは、MP11からの電流はバイアス電流源ISB1aで用いられ、MP12からの電流はバイアス電流源ISB2aで用いられ、MP13からの電流はバイアス電流源ISB1bで用いられ、MP14からの電流はバイアス電流源ISB2bで用いられる。このような構成例を用いると、実施の形態1における基準電圧バイアス電圧の場合と同様に、基準電流バイアス電流のばらつきを低減することができ、実施の形態1の場合と同様の効果が得られる。なお、図19では、図18bに対応してハイバンドとロウバンドでRFinを共通化する場合の回路構成例を示したが、図18aのように共通化を行わない場合には、例えば、図19におけるMNo1bのゲートがAC結合容量ならびにMNTi2とは異なる入力整合回路を介してチップ外部に接続されるような構成となる。また、図20に示した基準電流生成補正回路IREFCTLは、勿論、実施の形態2~実施の形態4の場合と同様に、適宜変更することも可能である。実施の形態6《携帯電話システム無線通信システムの全体構成変形例》図21は、本発明の実施の形態6による無線通信システムにおいて、それを適用した携帯電話システムの構成例を示すブロック図である。図21の携帯電話システムは、前述した図1の変形例となっている。図21に示す携帯電話システムは、図1の構成例と比較して、主に、図1のRFIC1およびRFMD1がそれぞれ図21の高周波信号処理装置RFIC2および高周波電力増幅器モジュールRFMD2に変更され、図1のANTSW/DPXがアンテナスイッチANTSWに変更された構成例となっている。ここでは、図1の構成例との主な相違点に着目して説明を行う。RFIC2,RFMD2は、図1のRFIC1,RFMD1がW-CDMA又はLTEのハイバンド/ロウバンド用であったのと異なり、GSMGlobalSystemforMobileCommunicationsのハイバンド/ロウバンド用となっている。特に限定はされないが、GSMのロウバンドは、824MHz~849MHzの送信周波数帯と869MHz~894MHzの受信周波数帯を持つGSM850や、880MHz~915MHzの送信周波数帯と925MHz~960MHzの受信周波数帯を持つGSM900等である。また、GSMのハイバンドは、1710MHz~1785MHzの送信周波数帯と1805MHz~1880MHzの受信周波数帯を持つDCSDigitalCellularSystem1800や、1850MHz~1910MHzの送信周波数帯と1930MHz~1990MHzの受信周波数帯を持つPCSPersonalCommunicationsService1900等である。高周波電力増幅器モジュールRFMD2は、図1のRFMD1と同様に、高周波電力増幅回路HPA1,HPA2、制御ブロックCTLBK、および方向性結合器カプラCPL1,CPL2等を備える。HPA1は、RFIC2内の送信用ミキサ回路を介して出力されたGSMのハイバンド用の送信高周波信号RFin_Hを受けて電力増幅を行い、HPA2は、RFIC2内の送信用ミキサ回路を介して出力されたGSMのロウバンド用の送信高周波信号RFin_Lを受けて電力増幅を行う。CPL1,CPL2は、それぞれ、HPA1,HPA2からの送信電力信号の電力レベルを検出し、その大きさに応じた電圧を持つ電力検出電圧VDETを生成する。ここで、当該VDETは、図1の場合と異なり、制御ブロックCTLBKに入力される。制御ブロックCTLBKは、図1の場合と異なり、所謂APCAutomaticPowerControl回路を備える。APC回路は、ベースバンドユニットBBUから高周波信号処理装置RFIC2を介して入力された電力指示信号VRAMPと前述した電力検出電圧VDETとを比較し、その誤差が縮小するように高周波電力増幅回路HPA1,HPA2のゲインを制御する。GSMでは、GMSKGaussianfilteredMinimumShiftKeying等の定包括線変調が用いられるため、HPA1,HPA2は非線形増幅であってもよい。このため、図21のように、APC回路でHPA1,HPA2を制御することによる送信電力の制御が可能となる。また、図21のアンテナスイッチANTSWは、図1のFDDFrequencyDivisionDuplex方式と異なりここではTDDTimeDivisionDuplex方式となるため、アンテナの接続経路として、ハイバンドの送信経路、ハイバンドの受信経路、ロウバンドの送信経路、およびロウバンドの受信経路のいずれか1個を選択する構成となっている。高周波電力増幅回路HPA1からの送信電力信号は、ANTSWを介したのち送信信号TXとしてアンテナANTに送信され、逆にANTで受信した受信信号RXは、ANTSWを介したのち受信信号RX_HとしてSAWフィルタSAW1に出力される。同様に、高周波電力増幅回路HPA2からの送信電力信号は、ANTSWを介したのちTXとしてANTに送信され、逆にANTで受信したRXは、ANTSWを介したのち受信信号RX_LとしてSAWフィルタSAW2に出力される。ここで、前述したように、高周波電力増幅回路HPA1,HPA2は、制御ブロックCTLBK内のAPC回路に基づいてゲインが制御され、CTLBKは、HPA1,HPA2のバイアスを適宜制御することで当該ゲインの制御を行う。この際に、APC回路は、例えば、電力指示信号VRAMPと電力検出電圧VDETとの誤差を所定の基準電圧基準電流を基準に増幅すること等でバイアスの制御を行う。このため、APC回路の制御範囲内で高精度なバイアス制御を行うためには、当該基準電圧基準電流が目標値に対して高精度であることが望ましい。そこで、これまでの各実施の形態で述べた補正方式を用いることが有益となる。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、図4の基準電圧補正回路VREFCTL1は、NMOSトランジスタを差動対とするアンプ回路や、PMOSトランジスタによるカレントミラー回路等によって実現したが、場合によっては、PMOSトランジスタを差動対とするアンプ回路や、NMOSトランジスタによるカレントミラー回路等によって実現することも可能である。"