"基板上に、膜面に垂直な一方向に固定された磁化を有する固定層、前記固定層に接して設けられた非磁性障壁層、及び前記非磁性障壁層に接して設けられ膜面に垂直な方向の磁化を有する自由層を有する磁気抵抗効果素子と、前記磁気抵抗効果素子に接続された選択トランジスタとを備えて構成されるメモリセルをアレイ状に配置した磁気メモリセルアレイと、前記磁気抵抗効果素子と前記選択トランジスタに所望の方向の電流を流す機構とを備え、前記選択トランジスタを通して前記自由層の膜面に垂直な方向に流されるスピン偏極した電流によって前記自由層の磁化の方向をスイッチングし、前記自由層の磁化方向と前記固定層の磁化方向が略平行か、略反平行かによって情報の記録を行う磁気メモリであって、前記選択トランジスタは前記磁気抵抗効果素子の上方に配置されて前記自由層側に接続され、前記磁気メモリセルアレイ内で、複数の隣接するメモリセルの固定層は、前記磁気メモリセルアレイ内の一方向で互いに接続され、前記自由層は各メモリセル間で互いに分離されていることを特徴とする磁気メモリ。請求項1記載の磁気メモリにおいて、前記選択トランジスタの上方にビット線が設けられ、前記選択トランジスタは前記磁気抵抗効果素子の自由層側と前記ビット線とに接続されていることを特徴とする磁気メモリ。請求項1又は2記載の磁気メモリにおいて、前記選択トランジスタが縦型のトランジスタであることを特徴とする磁気メモリ。請求項1~3のいずれか1項に記載された磁気メモリにおいて、前記固定層の下部にソース線が設けられ、前記ソース線と前記互いに接続された固定層を電気的に接続するビアが設けられていることを特徴とする磁気メモリ。基板上に、膜面に垂直な一方向に固定された磁化を有する固定層、前記固定層に接して設けられた非磁性障壁層、及び前記非磁性障壁層に接して設けられ膜面に垂直な方向の磁化を有する自由層を有する磁気抵抗効果素子と、前記磁気抵抗効果素子に接続された選択トランジスタとを備えて構成されるメモリセルをアレイ状に配置した磁気メモリセルアレイと、前記磁気抵抗効果素子と前記選択トランジスタに所望の方向の電流を流す機構とを備え、前記選択トランジスタを通して前記自由層の膜面に垂直な方向に流されるスピン偏極した電流によって前記自由層の磁化の方向をスイッチングし、前記自由層の磁化方向と前記固定層の磁化方向が略平行か、略反平行かによって情報の記録を行う磁気メモリであって、前記選択トランジスタは前記磁気抵抗効果素子の下方に配置されて前記自由層側に接続され、前記磁気メモリセルアレイ内で、複数の隣接するメモリセルの固定層は、前記磁気メモリセルアレイ内の一方向で互いに接続され、前記自由層は各メモリセル間で互いに分離されていることを特徴とする磁気メモリ。請求項5記載の磁気メモリにおいて、前記自由層と前記選択トランジスタの接続は、互いに列をなす前記接続された固定層の間隙に設けられたビアを介してなされることを特徴とする磁気メモリ。請求項5又は6に記載された磁気メモリにおいて、前記固定層の下部に配置された第1の配線と、前記第1の配線と前記固定層を電気的に接続するビアと、前記第1の配線とは別個に設けられ前記選択トランジスタに電気的に接続された第2の配線を有することを特徴とする磁気メモリ。図3A及び図3Bに、前記の面内磁化ないし垂直磁化を有するSTT-MRAMの代表的なセル構造を示した。図3Aの断面模式図において、1はビット線、2は自由層、3は中間層、4は固定層であり、31は下部電極、32は下部電極とトランジスタ6を接続するビア、33はトランジスタ6とソース線7を接続するコンタクトである。図3Bはメモリセルを上部から見た図であるが、セル面積を小さくするため、トランジスタ6はビット線1、ソース線7に対して斜めに配置されており、ビア32は、ソース線7の間隙に配置されていることが特徴である。自由層2、中間層3、固定層4からなるTMR素子MTJは、ビット線1の真下にあり、ビア32とは位置がずれている。そのため、両者はゲート電極5と平行な方向に伸長した下部電極31を介して接続されている。ビット線1は、ソース線7の上方にビット線1と重なる位置に配置されている。図3Bには、ビット線1を破断してその下のソース線7の一部を図示してある。しかし、従来のSTT-MRAMには、以下のような問題がある。スピントルク磁化反転を応用した磁気メモリでは、書換え電流の低減と不揮発性を保証する熱安定性の確保が極めて重要である。スピントルク磁化反転の書換え電流は電流密度で決まることが知られており、例えばPhysicalReviewBVol62No1pp570578によれば、図1A及び図1Bのように面内に磁化が向いたTMRピラーに対しては、しきい電流密度Jc0は式1で与えられることが知られている。Jc0∝αMst/gHkMeff1ここで、αはギルバートのダンピング定数、Msは記録層の飽和磁化、tは記録層の膜厚、gはスピントルクの効率、Hkは記録層の異方性磁界、Meffは膜面に垂直方向に働く反磁界の効果を差し引いた記録層の有効磁化である。一方、熱安定性を特徴づけるエネルギー障壁、すなわち二つの安定な磁化方向の間で磁化反転をするために必要なエネルギーは、式2で与えられる。E~MsHkSt/22ここで、SはTMRピラーの断面積である。式12からわかるように、Jc0,EともにMstに比例する量である。したがって熱安定性を確保するためにMstを増加させるとJc0も大きくなり、書き込みに要する消費電力が増える。他方、しきい電流を減らすためにMstを減少させるとEも減少し、熱安定性が損なわれる。すなわち、Jc0とEはトレードオフの関係にある。一方、特開2008-252018号公報に記載されている垂直TMR型STT-MRAMでは、しきい電流密度Jc0は、Jc0∝αMst/gHk-4πMs3となり、一方、障壁エネルギーEはE~[MsHk-4πMsSt]/24と書ける。この場合も、Jc0,EともにMstに比例するが、前述のように垂直型MTJでは異方性磁界を大きくすることができるので、Eの大きさに関しては問題ない。しかも、式1に含まれるMeffが式3には含まれないので、Jc0は面内磁化TMR型のSTT-MRAMに比べ小さくできるという利点を有する。しかしながら、垂直TMR型のSTT-MRAMには、以下のような別の課題がある。図1A、図1Bに示したような面内磁化型TMR素子の場合、固定層4は反強磁性層10からの交換結合を受けて、一方向の磁化に強く固定されている。このTMR素子の面内方向に磁界をかけて抵抗を測った場合の抵抗変化は、図4Aのようになる。ここでHpは固定層の保磁力、Hfは自由層の保磁力である。面内磁化型のTMR素子の場合、反強磁性層からの交換結合力の影響で、通常HpはHfの10倍程度もある。各層の磁気異方性Hkはほぼ保磁力の値程度であるので、式2によれば、固定層の熱安定性エネルギーは自由層の熱安定性エネルギーの10倍もあり、スピントルク磁化反転に対し極めて安定であると考えられる。他方、垂直磁化型のTMR素子では、面内磁化型のTMR素子に存在する磁化を固定する良好な反強磁性材料が存在しない。このような場合のTMR素子の抵抗変化の磁場依存性は、図4Bのようになる。固定層の保磁力Hpは、自由層の保磁力Hfの高々数倍程度である。したがって固定層の熱安定性エネルギーも自由層の熱安定性エネルギーの高々数倍程度となり、垂直磁化型TMR素子の固定層は、面内磁化型TMR素子に比べ、スピントルク磁化反転に対して不安定である。このような状況で、図5のような反平行磁化配置状態から平行磁化配置状態へのスイッチングを考える。反平行磁化状態から平行磁化状態へスイッチングを行うには、電流8を自由層2側から固定層4側に、すなわち電子9を固定層4側から自由層2側に流す必要がある。あるしきい電流を超える電流を流すと、自由層2の磁化方向は反平行状態から平行状態にスイッチングし、抵抗は高い状態から低い状態になる。さらに電流を流し続けると、抵抗の低下とともに流れる電流8が増加する。しかも、電流方向は自由層2の磁化を安定化する方向であるが、固定層4は、自由層2からの反射電流からスピントルクを受けて不安定化する。以上のように、垂直磁化型TMR素子では、固定層がスピントルク磁化反転に対して不安定であるという問題がある。本発明の磁気メモリは、基板上に、膜面に垂直な一方向に固定された磁化を有する固定層、固定層に接して設けられた非磁性障壁層、及び非磁性障壁層に接して設けられ膜面に垂直な方向の磁化を有する自由層を有する磁気抵抗効果素子と、磁気抵抗効果素子に接続された選択トランジスタとを備えて構成されるメモリセルをアレイ状に配置した磁気メモリセルアレイと、磁気抵抗効果素子と選択トランジスタに所望の方向の電流を流す機構とを備え、選択トランジスタを通して自由層の膜面に垂直な方向に流されるスピン偏極した電流によって自由層の磁化の方向をスイッチングし、自由層の磁化方向と固定層の磁化方向が略平行か、略反平行かによって情報の記録を行う磁気メモリであって、選択トランジスタは磁気抵抗効果素子の上方に配置されて自由層側に接続され、磁気メモリセルアレイ内で、複数の隣接するメモリセルの固定層は、磁気メモリセルアレイ内の一方向で互いに接続され、自由層は各メモリセル間で互いに分離されている構造とする。選択トランジスタの上方にビット線を設け、選択トランジスタをそのビット線に接続してもよい。さらに、固定層の下部にソース線を設け、ソース線と互いに接続された固定層を電気的に接続するビアを設けてもよい。選択トランジスタは、磁気抵抗効果素子の下方に配置して自由層側に接続する構造であってもよい。この場合、自由層と選択トランジスタの接続は、互いに列をなす接続された固定層の間隙に設けられたビアによって行うことができる。さらに、固定層の下部に配線を設け、その配線と固定層をビアによって電気的に接続し、かつこの配線とは別個に選択トランジスタに電気的に接続する配線を設けてもよい。本発明によれば、書き込み時に固定層が安定化された、垂直磁化型トンネル磁気抵抗効果素子を用いたスピントルク磁化反転応用の磁気メモリを提供することができる。上記した以外の、課題、構成及び効果は、以下の実施形態の説明により明らかにされる。以下、具体的な実施例を、図面を用いて詳述する。[実施例1]図6Aは、本発明の第1の実施例におけるTMRピラーを備える磁気メモリセルの断面模式図、図6Bはその平面模式図である。図において、1はビット線、61は縦型トランジスタ、62は自由層、63は非磁性の障壁層、64は固定層、65は下部電極、66は縦型トランジスタのオンオフを制御するワード線である。図6Aの断面図に示した構造は、下部電極65の下方に位置する図示しない基板上に形成されている。図6Bから分かるように、非磁性障壁層63、固定層64、下部電極65はビット線1と平行な方向に線状に形成されている。自由層62に流す電流は、ワード線66にかけられる電圧によって縦型トランジスタをオン状態にして供給する。以下、本実施例のTMR素子を構成する材料について詳述する。固定層64及び自由層62の材料はCo20Fe60B20であり、非磁性障壁層63は厚さ1nmのMgOで構成した。固定層64の膜厚は1.0nmとし、自由層の膜厚は、1.2nmとした。下部電極層65は、厚さ5nmのTa、厚さ10nmのRu、厚さ5nmのTaからなる積層膜を用いた。下部電極層65は、平坦なCoFeB,MgO,CoFeB多層膜を形成するため、CoFeB固定層の結晶性を保ちつつ、できる限り薄膜化することが望ましい。また、これらの積層薄膜は超高真空中でのスパッタリングを用いて作製し、その後、固定層、自由層の結晶化のため300°Cでの熱処理を行った。熱処理温度が300°Cのときは、前記Co20Fe60B20の膜厚を1.0nmから1.6nm程度に制御することによって、磁化容易軸は膜面に対して垂直方向となる。図7に、KefftKeffとtの積の、Co20Fe60B20膜厚依存性を示す。ここで、tは磁性層の膜厚、Keffは磁性層の垂直磁気異方性エネルギー密度である。Kefftの値が、t=1.6nmで正から負に変化している。Kefftの値が正の場合、磁性層の磁化は膜面に垂直となり、負の場合は膜面に平行となる。またKefftの値が大きいほど、磁化反転に要する電流が大きくなる。このKefftと、式1~4で用いた磁気異方性Hkとは、Hk=Kefftの関係がある。しかし、従来例のように固定層と自由層の面積を同一とすると、記録保持の安定性を表す熱安定性エネルギーは、固定層の方が自由層のそれより2倍程度大きいに過ぎない。そこで本実施例では、隣接する磁気メモリセルの固定層をプレート状に接続し、固定層の面積Sを増大させ、固定層の熱安定性エネルギーEを大幅に増加させている。具体的には、図6A及び図6Bに示すように隣接する10個程度の磁気メモリセルの固定層を接続する。これにより、固定層の書込み電流密度は自由層のそれより10倍以上高く、また固定層の熱安定性エネルギーも自由層のそれより10倍以上高めることができ、安定な記録動作が保証される。本実施例では、CoFeBの組成を、Co20Fe60B20とした例について詳述するが、CoFeBを垂直磁化膜とするには、CoとFeの組成比は4:6から1:9の間のFeリッチ組成とするのが望ましい。またBの濃度は、製膜時にBをアモルファスとするためには17から23の間にする必要がある。また、固定層64及び自由層62に、CoFeB以外の材料として、3d遷移金属元素を少なくとも1種類含む、例えば、CoFe、あるいはFeなどを用いてもよい。また、Co2MnSi,Co2FeAl,Co2CrAlなどに代表されるホイスラー合金を用いてもよい。ホイスラー合金はハーフメタル材料のためスピン分極率が高く、より高いTMR比を得ることができる。また、ホイスラー合金は、CoFeやCoFeBに比べてダンピング定数αが小さく、自由層に適用すれば、より書込み電流密度Jc0を低減できる効果が得られる。また、本実施例では、非磁性障壁層63の材料にMgOを用いたが、その他の材料として、Al2O3,SiO2などの酸素を含む化合物、あるいはZnOなどの半導体、あるいはCuなどの金属などを用いてもよい。Al2O3やSiO2などアモルファスの絶縁体を障壁層として用いる場合、TMR比はMgOと比較して低下するが、磁性層の磁化を膜面と垂直に向ける効果があるため、垂直磁化の磁気抵抗効果素子として機能させることは可能である。図6A、図6Bに示した磁気メモリセルは、非磁性障壁層63、固定層64、下部電極層65が、ビット線1と平行な方向に接続された例であるが、非磁性障壁層63、固定層64、下部電極層65の接続方向は、図8Aの断面模式図及び図8Bの平面模式図に示すように、ビット線1に対して垂直方向でもよい。図6A、図6Bに示した例、及び、図8A、図8Bに示した例のいずれもTMR素子の面積あたりの密度は同じで、高密度の磁気メモリセルが実現されている。以上、本実施例では、自由層62の磁化反転のためTMR素子に電流を流す。しかし前述のように下部電極層65の膜厚は薄いため、大きな電流による下部電極層65の破壊が懸念される。そのような場合には、図9に示すように、下部電極層65の下に金属のビア81を形成し、ソース線7を通じて電流を流し、できるだけ下部電極層65にダメージを与えないのが好ましい。図9に示した構造例は、図6A及び図6Bに対応してソース線7がビット線1と平行に配置されているが、図8A及び図8Bに示したセル構造の場合には、ソース線7はビット線1と垂直方向に伸びるように配置する。[実施例2]図10Bは本発明の第2の実施例における磁気メモリセルの平面模式図、図10Aは図10BのAA方向から見た断面模式図である。図において、91は上部導電層、92は自由層、93は非磁性障壁層、94は固定層、95は下部電極層、96はTMRピラーとビア97との接続部、6は平面型のトランジスタ、5はトランジスタをオンオフするワード線、7はソース線、98はトランジスタ6とソース線7を接続するビアである。図10Aの断面図に示した構造は、図の下方に位置する図示しない基板上に形成されている。本実施例の磁気メモリセルでは、非磁性障壁層93、固定層94、下部電極層95は、実施例1と同様にソース線7と平行な方向に、互いに接続されている。また、非磁性障壁層93、固定層94、下部電極層95は、ソース線7の上方にソース線7と重なる位置に配置されている。本実施例では、実施例1でTMR素子の上方に設けられていた縦型トランジスタの代わりに、TMR素子の下層に形成された通常の平面型CMOSトランジスタが用いられており、TMR素子の自由層92とトランジスタ6を接続するため、接続用の導電部分96と貫通ビア97が用いられている。この貫通ビア97は、図10Bに示されているように、ソース線7及びワード線5の間を通るようにレイアウトされ、セルの密度を下げないように配置されている。図10Bの場合、1セルあたりの面積は8F2となっている。図10A及び図10Bに示した構造例は、非磁性障壁層93、固定層94、下部電極95が、ソース線7と平行な方向に接続された例であるが、非磁性障壁層93、固定層94、下部電極95の接続方向は、図11Aの断面模式図及び図11Bの平面模式図に示すように、ソース線7に対して垂直方向でもよい。図11A及び図11Bに示した例においても、TMR素子の面積あたりの密度は8F2で、高密度の磁気メモリセルが実現されている。TMR素子や下部電極に用いる材料に関しては、実施例1と同様であり、例えば固定層94及び自由層92の材料はCo20Fe60B20であり、非磁性障壁層93は厚さ1nmのMgOで構成した。固定層94の膜厚は1.0nmとし、自由層92の膜厚は、1.2nmとした。下部電極層95には、厚さ5nmのTa、厚さ10nmのRu、厚さ5nmのTaの積層膜を用いた。これらの下部電極層は、平坦なCoFeB,MgO,CoFeB多層膜を形成するため、CoFeB固定層の結晶性を保ちつつ、できる限り薄膜化することが望ましい。また、これらの積層薄膜は超高真空中でのスパッタリングを用いて作製し、その後、固定層、自由層の結晶化のため300°Cでの熱処理を行った。接続部96やビア97の材料に関しては、例えば電気伝導率の高いCu,Al、あるいはCuとAlの合金等が用いられる。本実施例でも、自由層92の磁化反転のためTMR素子に電流を流す。しかし前述のように下部電極層95の膜厚は通常薄いため、大きな電流による下部電極95の破壊が懸念される。そのような場合は、図12に示すように、下部電極層95の下に金属のビア102を形成し、ソース線7の上方にソース線7に対して平行に形成された配線101を通じて電流を流し、できるだけ下部電極95にダメージを与えない設計とするのが好ましい。[メモリ回路構造]以下、これまで述べた実施例のセル構造に対応するメモリアレイ回路構造を示す。図13は、図6に示した実施例に対応するメモリアレイ回路の一例を示す模式図である。図13において、1はビット線、112はTMR素子であり、116は固定層と下部電極層からなる配線、61は縦型トランジスタ、66はワード線、111は一つのメモリセルを表す。113と114はビット線に流す電流の大きさを制御する抵抗変化素子例えばトランジスタ、115は抵抗変化素子113と114の伝導状態を制御する抵抗制御用のワード線である。本構成の場合の書込みは、図14に示されている通り、例えばセル111への書き込みを行う場合、まず、CPUからアドレスコントローラに書込むべきセル111のアドレスを指定する信号が送られる。次に、アドレスコントローラから、電流を流したいビット線1に接続された書き込みドライバーにライトイネーブル信号を送って昇圧し、次に抵抗制御ドライバーの電圧を制御して、ビット線1に所定の電流を流す。電流の向きに応じ、抵抗変化素子113に接続されている書き込みドライバーないし、抵抗変化素子114に接続されている書き込みドライバーのいずれかをグラウンドに落として、電位差を調節して電流方向を制御する。次に所定時間経過後、ワード線66に接続された書き込みドライバーにライトイネーブル信号を送り、書き込みドライバーを昇圧して、トランジスタ61をオンにする。これにより磁気抵抗効果素子112に電流が流れ、スピントルク磁化反転が行われる。所定の時間、トランジスタ61をオンにしたのち、書込みドライバーへの信号を切断し、トランジスタ61をオフにする。読出しの際は、CPUからアドレスコントローラに、読み出すべきセル111のアドレスを指定する信号が送られる。次にアドレスコントローラからの信号で、読出したいメモリセルにつながったビット線1のみを読出し電圧Vに昇圧し、TMR素子112につながっている配線116のみを他方の書込みドライバーで選択し、ワード線66にイネーブル信号を送ってトランジスタ61をオンにして電流を流す。そして、所望のメモリセル111のTMR素子112の抵抗の両端にかかる電圧差をセンスアンプで増幅することで、読出しを行う。図8A及び図8B、図10A及び図10B、図11A及び図11Bの実施例に対応するメモリアレイ回路も図13のようになる。ただし、図10A及び図10B、図11A及び図11Bの実施例に対応するメモリアレイ回路の場合、図13に示したビット線1はソース線に読み替え、縦型トランジスタ61は平面型トランジスタに読み替えるOKです。図15は、図9の実施例に示したセル構造に対応するメモリアレイ回路の一例である。図9では、下部電極層65への大電流の通電を避けるため、下部電極層65からソース線7へ電流を流すビア81が設けられている。これに対応して、図15の回路においても、固定層と下部電極層を共通とする複数のTMR素子が、同一の配線116を通じてソース線7に接続されている。図14に示したメモリコントローラは図15のメモリアレイ回路にも適用され、図13で説明した書き込み、読み出し操作において、配線116を通じて行われる操作は、すべてソース線を通じて行われる。図12の実施例に対応するメモリアレイ回路も図15のようになる。ただし、図12の実施例に対応するメモリアレイ回路の場合、図15に示した縦型トランジスタ61は平面型トランジスタに読み替えるOKです。なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加削除置換をすることが可能である。"