インダクタを駆動して電磁誘導を生じさせてデータを送信する送信回路であって、前記インダクタの自己共振周波数よりも高いデータレートの送信データを受信して、当該送信データのデータレートで前記インダクタを駆動する送信信号を出力する駆動回路を有する送信回路。前記駆動回路は、前記インダクタを駆動する駆動部と、前記送信データを受信して、前記送信データに対して、前記インダクタの自己共振に起因して生じる波形の歪みを補正し、補正後の送信データを前記駆動部に出力する送信信号補正部と、を有する請求項1に記載の送信回路。前記送信信号補正部は、前記インダクタの自己共振に起因して生じる波形の歪みを前記データレートに相当するレートで補正する請求項2に記載の送信回路。前記送信信号補正部は、送信対象の送信データのnnは整数サイクル前に送信されるn個の送信データを用いて前記送信対象の送信データを補正する請求項3に記載の送信回路。前記送信信号補正部は、前記送信データに対してFIR型フィルタ処理による補正を行う請求項4に記載の送信回路。前記送信信号補正部におけるFIR型フィルタ処理で用いられる補正係数を前記駆動回路の出力波形又は他の半導体チップ上の受信信号波形と前記送信データとに基づき調整する係数調整回路を有する請求項5に記載の送信回路。前記駆動回路の入力から他の半導体チップにおいて受信信号から送信データを生成する判別回路までの伝達関数を打ち消す伝達関数で前記送信データを変調して前記駆動回路に出力するプリコーダ回路を有する請求項1乃至6のいずれか1項に記載の送信回路。前記インダクタは、前記駆動回路と同一の半導体基板上に形成される請求項1乃至7のいずれか1項に記載の送信回路。インダクタの電磁誘導により生じる送信信号を受信する受信回路であって、前記インダクタの自己共振周波数よりも高いデータレートで前記受信回路の受信信号から前記受信信号の送信データの論理レベルを判別して受信データを出力する判別回路を有する受信回路。前記判別回路は、前記受信信号において前記インダクタの自己共振に起因して生じた波形の歪みを補正し、補正後の受信信号を生成する受信信号補正部と、前記補正後の受信信号に基づき前記送信データの論理レベルを判別して前記受信データを生成する判別部と、を有する請求項9に記載の受信回路。前記受信信号補正部は、前記インダクタの自己共振に起因して生じる波形の歪みを前記データレートに相当するレートで補正する請求項10に記載の受信回路。前記受信信号補正部は、前記受信信号のnサイクル前に受信したnサイクル分の受信信号に基づき前記受信信号を補正する請求項11に記載の受信回路。前記受信信号補正部は、前記受信信号に対してFIR型フィルタ処理による補正を行う請求項12に記載の受信回路。前記受信信号補正部は、前記受信信号のnサイクル前に受信したn個の受信データに基づき前記受信信号を補正する請求項11に記載の受信回路。前記受信信号補正部は、前記受信信号に対して判定帰還型イコライズ処理による補正を行う請求項14に記載の受信回路。前記受信信号補正部における判定帰還型イコライズ処理で用いられる補正係数を前記判別部が出力する送信データと前記判定帰還型イコライズ処理により生成される受信信号とに基づき調整する係数調整回路を有する請求項15に記載の受信回路。前記インダクタは、前記判別回路と同一の半導体基板上に形成される請求項9乃至16のいずれか1項に記載の受信回路。電磁結合された第1のインダクタと第2のインダクタとを備えた伝送路と、入力される送信データに基づき前記第1のインダクタを駆動する駆動回路と、前記第2のインダクタを介して入力される受信信号に基づき受信データを生成する判別回路と、を有し、前記駆動回路及び前記判別回路は、前記第1、第2のインダクタの自己共振周波数よりも高いデータレートで前記送信データを伝達する通信システム。前記駆動回路と前記判別回路の少なくとも一方は、前記伝送路に生じる波形の歪みを前記データレートに相当するレートで補正する補正部を有する請求項18に記載の通信システム。前記第1のインダクタと前記第2のインダクタの少なくとも一方は、インダクタに接続される回路と同一の半導体基板に形成される請求項18又は19に記載の通信システム。しかしながら、トランスは、回路面積或いは実装面積が大きい。そのため、非特許文献1~5を用いた場合、このトランスを複数個設けなければならず、機器の小型化或いはコストの低減の妨げになるという問題がある。本発明にかかる送信回路の一態様は、インダクタを駆動して電磁誘導を生じさせてデータを送信する送信回路であって、前記インダクタの自己共振周波数よりも高いデータレートの送信データを受信して、当該送信データのデータレートで前記インダクタを駆動する送信信号を出力する駆動回路を有する。本発明にかかる受信回路の一態様は、インダクタの電磁誘導により生じる送信信号を受信する受信回路であって、前記インダクタの自己共振周波数よりも高いデータレートで受信信号から送信データの論理レベルを判別して受信データを出力する判別回路を有する。本発明にかかる通信システムの一態様は、電磁結合された第1のインダクタと第2のインダクタとを備えた伝送路と、入力される送信データに基づき前記第1のインダクタを駆動する駆動回路と、前記第2のインダクタを介して入力される受信信号に基づき受信データを生成する判別回路と、を有し、前記駆動回路及び前記判別回路は、前記第1、第2のインダクタの自己共振周波数よりも高いデータレートで前記送信データを伝達する。本発明にかかる送信回路、受信回路及びこれらを有する通信システムでは、インダクタの自己送信周波数よりも高いデータレートで、信号の送受信を行う。これにより、本発明にかかる送信回路、受信回路及びこれらを有する通信システムでは、一つのトランスを介して行われる通信処理の通信速度を向上させることができる。本発明にかかる送信回路、受信回路及びこれらを有する通信システムによれば、少ない回路面積或いは実装面積で高いデータレートによる近接通信を実現できる。実施の形態1以下、図面を参照して本発明の実施の形態について説明する。まず、本発明にかかる通信システムについて説明する。そこで、図1に本発明にかかる通信システムのブロック図を示す。図1に示すように、本発明にかかる通信システムは、トランスと、送信回路と、受信回路と、を有する。また、図1では、送信回路に送信データを与える処理回路Aと、受信回路が出力する受信データを受けて所定の処理を行う処理回路Bと、を示した。本発明にかかる通信システムは、電気的に絶縁された半導体基板上に形成された送信回路と受信回路との間の通信をインダクタL1、L2により構成されるコイルを用いたトランスによって行うものである。つまり、このトランスは、送信回路から受信回路に至る伝送路を構成する。送信回路は、駆動回路DRVを有する。そして、駆動回路DRVは、インダクタを駆動して当該インダクタに電磁誘導を生じさせる。駆動回路DRVは、インダクタの自己共振周波数よりも高いデータレートの送信データを受信して、送信データのデータレートでインダクタL1を駆動する送信信号を出力する。また、処理回路Aは、駆動回路DRVに対してインダクタL1の共振周波数よりも高いデータレートで送信データを出力する。受信回路は、判別回路DETを有する。そして、判別回路DETは、インダクタの自己共振周波数よりも高いデータレートで受信信号から送信データの論理レベルを判別して受信データを出力する。そして、処理回路Bは、判別回路DETが出力した受信データに基づき所定の処理を行う。図1に示す例では、送信回路と受信回路は、別個の半導体基板上に形成される。また、インダクタL1、L2によりトランスを構成する。図1に示す例では、インダクタL1は、駆動回路DRVと同一の半導体基板上に形成され、インダクタL2は、判別回路DETと同一基板上に形成される。このように、半導体基板上に形成されたインダクタの構成の概略図を図2に示す。図2に示すように、半導体基板上に形成されるインダクタは、多角形上の配線により形成され、その中点付近において電源端子VDDに接続される。また、インダクタを構成する配線の両端には、駆動回路DRV又は判別回路DETが接続される端子EM1、EM2が形成される。なお、以下の説明では、インダクタを差動信号により動作させる例について説明するが、インダクタをシングルエンド信号により駆動する場合にも本発明は適用可能である。従来の磁気結合を利用した通信システムでは、送信データのデータレートは、トランスを構成するインダクタの自己共振周波数により制限されていた。しかし、本発明にかかる通信システムでは、信号の伝達に磁気結合を利用しながら、インダクタの自己共振周波数よりも高いデータレートで通信を行うことを特徴とする。そのため、本発明にかかる通信システムの送信回路は、インダクタの自己共振周波数よりも高いデータレートの送信データを受信して、送信データのデータレートでインダクタを駆動する送信信号を出力する。また、受信回路は、インダクタの自己共振周波数よりも高いデータレートで受信信号から送信データの論理レベルを判別して受信データを出力する。続いて、磁気結合を利用した通信システムにおける送信データのデータレートRbと当該送信データに起因して受信側のインダクタL2の両端に生じる受信信号との関係について説明する。図3に磁気結合を利用した通信システムにおける送信データと当該送信データに対応した受信信号の波形図を示す。図3に示すように、通信システムでは、値1又は値0を一つのデータシンボルとして扱う。そして、データシンボルの送信間隔がデータレートRbとなる。図3において、データシンボルの送信間隔がデータレートRbでそして、送信信号の波形は、値1の送信データに対しては負側の振幅が大きくなり、値0の送信データに対しては正側の振幅が大きくなる。また、受信信号は、送信データの前側のエッジに対応して振幅が生じるが振幅が収束するまでに所定の時間がかかる。この所定の時間はインダクタL1、L2の共振周波数により決まる。従来の通信システムでは、インダクタL1、L2の自己共振により生じる受信信号波形の歪みによるデータシンボル間の干渉を防止するために、データレートRbをインダクタL1、L2の共振周波数の1/3以下に制限する必要があった。ここで、従来の通信システムにおけるデータレートRbとインダクタL1、L2の共振周波数との関係を示すグラフを図4に示す。図4に示すように、従来の通信システムでは、データシンボル間の干渉を防止するためにデータレートRbをインダクタL1、L2の共振周波数の1/3以下とする必要があった。一方、本発明にかかる通信システムにおけるデータレートRbとインダクタL1、L2の共振周波数との関係を示すグラフを図5に示す。図5に示すように、本発明にかかる通信システムでは、データレートRbをインダクタL1、L2の共振周波数よりも高くする。本発明にかかる通信システムでは、一つのトランスに対して、インダクタL1、L2の共振周波数よりも高いデータレートで送信信号を出力することで、小さな回路面積或いは小さな実装面積の回路によってインダクタL1、L2の共振周波数の制限を受けることなく高速な通信を行うことができる。なお、トランスを構成するインダクタの径を小さくすることで自己共振周波数を高くして通信速度を高めることも可能である。しかし、この場合通信距離が短くなる問題があった。しかし、本発明かかる通信システムでは、インダクタの径を大きく設定しても、インダクタの自己共振周波数の制限を受けることなく通信速度を向上できる。つまり、本発明にかかる通信システムを用いることで、小さな回路面積或いは実装面積で高速な通信を実現することができる。本発明にかかる通信システムでは、インダクタの自己共振周波数よりも高いデータレートで信号の送受信を行うため、データシンボル間の干渉が生じる虞がある。そのため、本発明にかかる通信システムでは、送信回路と受信回路の少なくとも一方において、送受信に用いる信号に補正処理を施すことでデータシンボル間の干渉を防止することが好ましい。本発明にかかる通信システムでは、送信回路と受信回路のいずれで補正処理を行っても良いが、実施の形態1では、送信側で補正処理を行う場合について説明する。まず、実施の形態1では、送信回路側に設けられる駆動回路DRVで補正処理を行う場合について説明する。実施の形態1にかかる駆動回路DRV1のブロック図を図6に示す。図6に示すように、駆動回路DRV1は、送信信号補正部1と駆動部2を有する。送信信号補正部1は、送信データDINを受信して、送信データDINに対して、インダクタL1、L2の自己共振に起因して生じる波形の歪みを補正し、補正後の送信データを駆動部2に出力する。送信信号補正部1が補正処理を行う速度は送信データDINのデータレートに相当する速度で行われる。送信信号補正部1で行われる補正処理は、送信対象の送信データDINのnnは整数サイクル前に送信されるn個の送信データDINを用いて送信対象の送信データDINを補正することで行われる。より具体的には、送信信号補正部1は、イコライズ係数保持回路11と、FIR型フィルタ回路とを有する。なお、FIR型フィルタ回路では、FIR型フィルタの機能による補正処理例えば、イコライズ処理が行われるため、以下の説明では、FIR型フィルタ回路をFIR型イコライズ回路12と称す。イコライズ係数保持回路11は、FIR型イコライズ回路12において用いられるイコライズ係数を保持する。実施の形態1では、このイコライズ係数は、予め設定されているものとする。駆動部2は、送信信号補正部1において補正された送信データMTに基づきインダクタL1を駆動する。実施の形態1では、駆動部2は、差動信号によりインダクタL1を駆動するものとする。続いて、送信信号補正部1で行われるイコライズ処理の具体的な説明を行う。送信信号補正部1で行われるイコライズ処理の処理原理を示す図を図7に示す。なお、図7では、イコライズ処理の動作原理を説明するために、イコライズ処理に必要な処理毎に具体的な回路を示した。図7に示すように、実施の形態1にかかる送信信号補正部1で行われるイコライズ処理は、遅延回路311~31n、乗算器320~32n、加算器33により実現できる。遅延回路311~31nは、従属接続される。そして、遅延回路311~31nは、送信データDINをデータレートの周期に相当する時間で遅延させる。そして、遅延回路311~31nは、遅延させた送信データDINを次段の遅延回路に伝達する。乗算器320は、入力された送信データDINとイコライズ係数C0とを乗算して、乗算結果を出力する。乗算気321~32nは、遅延回路311~31nが出力する送信データDINとイコライズ係数C1~Cnをそれぞれ乗算し、乗算結果を出力する。加算器33は、乗算器320~32nが出力した乗算結果を加算して補正後の送信データMTを生成する。つまり、イコライズ処理では、送信データDINを遅延させて、nサイクル分の送信データDINを並列化する。そして、並列化した送信データDINの送信順序に応じてイコライズ係数C0~Cnを乗算する。そして、イコライズ係数C0~Cnを乗じて得られたn個の送信データDINを加算して補正後の送信データMTを得る。実施の形態1にかかる駆動回路DRV1は、デジタル信号として送信データDINを受けて、インダクタL1を電流により駆動する。そのため、駆動回路DRV1は、デジタル信号により与えられる値に相当する電流を出力する必要がある。そこで、駆動回路DRV1では、送信信号補正部1と駆動部2とを混在させた回路によりイコライズ処理機能とインダクタL1の駆動機能とを実現する。そこで、実施の形態1にかかる駆動回路DRV1のブロック図を図8に示す。図8に示すように、駆動回路DRV1は、データ遅延回路40、マルチプレクサ411~415、送信信号出力回路421~425を有する。図8に示す駆動回路DRV1は、図7に示す遅延回路を4段有する例である。実施の形態1では、データ遅延回路40にはシリアル伝送されるべき送信データを4ビットのビット幅に並列化した送信データが入力されるものとする。データ遅延回路40には、クロック信号CLKaが入力され、クロック信号CLKaのタイミングで送信データDINを遅延させた遅延データDLY1~DLY5を生成する。なお、クロック信号CLKaは、送信データDINのデータレートの1/4の周波数を有する。また、遅延データDLY1~DLY5は4ビットの信号である。データ遅延回路40は、図7の遅延回路311~31nに相当する機能を実現する。マルチプレクサ411~415には、遅延データDLY1~DLY5のうち対応する一の信号が入力される。また、マルチプレクサ411~415には、クロック信号CLKa及びクロック信号CLKbが入力される。クロック信号CLKbは、送信データDINのデータレートの1/2の周波数を有する。マルチプレクサ411~415は、クロック信号CLKaにより遅延データDLY1~DLY5を取り込み、クロック信号CLKbに従って遅延データを構成するデータを1ビットずつ出力する。なお、マルチプレクサ411~415は1ビットのデータを差動信号として出力する。送信信号出力回路421~425は、マルチプレクサ411~415が出力するデータに従って、インダクタL1を駆動する。また、送信信号出力回路421~425には電流制御信号W1~W5が入力される。電流制御信号W1~W5は、それぞれ5ビットの信号であり、送信信号出力回路421~425の駆動能力を調整する。この電流制御信号W1~W5は、イコライズ係数C0~C4に相当する値を有する信号である。送信信号出力回路421~425の出力は、差動信号を出力する。さらに、送信信号出力回路421~425の出力は、同じ極性の出力端子がそれぞれ一のノードで違いに接続される。そして、送信信号出力回路421~425は、正側出力端子と負側出力端子との間にインダクタL1が接続される。つまり、送信信号出力回路421~425は、図7の乗算器の機能を実現する。また、送信信号出力回路421~425の出力ノードを互いに接続することで図7の加算器の機能が実現される。続いて、データ遅延回路40の具体的な回路について説明する。データ遅延回路40のブロック図を図9に示す。図9に示すように、データ遅延回路40は、フリップフロップ51~58を有する。フリップフロップ51~58は、クロック信号CLKaに同期して入力端子Dに入力された値を更新して出力端子Qから出力する。図9に示す例では、フリップフロップ51~58が出力する信号に対してQ1~Q8の符号を付した。また、図9に示すように、フリップフロップ55~58は、送信データDIN[1]~DIN[4]の値を保持する。フリップフロップ51~54は、フリップフロップ55~58が出力する信号Q5~Q8の値を保持する。つまり、信号Q1は、時間的に最も先に送信された送信データである。また、信号Q2~Q8は、信号Q1に続いて送信されたデータである。このような構成とすることで、信号Q5が送信対象の送信データである場合、この信号Q1~Q4の送信データが補正に用いられる。信号Q6が送信対象の送信データである場合、この信号Q2~Q5の送信データが補正に用いられる。信号Q7が送信対象の送信データである場合、この信号Q3~Q6の送信データが補正に用いられる。信号Q8が送信対象の送信データである場合、この信号Q4~Q7の送信データが補正に用いられる。続いて、マルチプレクサ411~415の具体的な回路について説明する。マルチプレクサ411~415は、それぞれ同じ構成であるため、ここではマルチプレクサ411について説明する。マルチプレクサ411のブロック図を図10に示す。図10に示すように、マルチプレクサ411は、フリップフロップ60~62、64~66、68~70、セレクタ63、67、71、インバータ72を有する。そして、マルチプレクサ411には、遅延データDLY1として、送信データQ5~Q8が与えられる。フリップフロップ60は、クロック信号CLKaに基づき送信データQ5として与えられる値で保持する値を更新する。フリップフロップ61は、クロック信号CLKaに基づき送信データQ6として与えられる値で保持する値を更新する。フリップフロップ62は、クロック信号CLKaの立ち下がりエッジに基づきフリップフロップ61が保持している送信データQ6の値で保持する値を更新する。セレクタ63は、クロック信号CLKaの論理レベルに応じて、フリップフロップ60に保持されている値とフリップフロップ62に保持されている値のいずれか一方を出力する。つまり、セレクタ63は、クロック信号CLKaの論理レベルに応じて送信データQ5、Q6を順に出力する。フリップフロップ64は、クロック信号CLKaに基づき送信データQ7として与えられる値で保持する値を更新する。フリップフロップ65は、クロック信号CLKaに基づき送信データQ8として与えられる値で保持する値を更新する。フリップフロップ66は、クロック信号CLKaの立ち下がりエッジに基づきフリップフロップ65が保持している送信データQ8の値で保持する値を更新する。セレクタ67は、クロック信号CLKaの論理レベルに応じて、フリップフロップ64に保持されている値とフリップフロップ66に保持されている値のいずれか一方を出力する。つまり、セレクタ67は、クロック信号CLKaの論理レベルに応じて送信データQ7、Q8を順に出力する。フリップフロップ68は、クロック信号CLKbに基づきセレクタ63が出力する送信データQ5、Q6の値で順に保持する値を更新する。フリップフロップ69は、クロック信号CLKbに基づきセレクタ67が出力する送信データQ7、Q8の値で順に保持する値を更新する。フリップフロップ70は、クロック信号CLKbの立ち下がりエッジに基づきフリップフロップ69が保持している送信データQ7、Q8の値で順に保持する値を更新する。セレクタ71は、クロック信号CLKbの論理レベルに応じて、フリップフロップ68に保持されている値とフリップフロップ71に保持されている値のいずれか一方を出力する。つまり、セレクタ71は、送信データDINのデータレートで送信データQ5~Q8を順に出力する。インバータ72は、セレクタ71が出力する送信データの反転信号を出力する。セレクタ71が出力するデータは駆動信号Iとして送信信号出力回路421の正転入力端子に与えられる。また、インバータ72が出力するデータは駆動信号I-として送信信号出力回路421の反転入力端子に与えられる。続いて、送信信号出力回路421~425の具体的な回路について説明する。送信信号出力回路421~425は、それぞれ同じ構成であるため、ここでは送信信号出力回路421について説明する。送信信号出力回路421の回路図を図11に示す。図11に示すように、送信信号出力回路421は、差動増幅部80と、可変電流源81と、を有する。差動増幅部80は、トランジスタMN1、MN2により構成される差動対を有する。トランジスタMN1のゲートは送信信号出力回路421の反転入力端子であり、駆動信号I-が入力される。トランジスタMN1のドレインは、正転出力端子OUTに接続される。トランジスタMN2のゲートは送信信号出力回路421の正転入力端子であり、駆動信号Iが入力される。トランジスタMN2のドレインは、反転出力端子OUT-に接続される。トランジスタMN1、MN2のソースは、共通接続され、可変電流源から動作電流が供給される。可変電流源81は、電流制御信号W1の値に応じて1倍から31倍まで2の5乗倍の動作電流を出力する。この動作電流は、差動増幅部80を介して駆動電流として出力されるものである。可変電流源81は、トランジスタMN3~MN12を有する。トランジスタMN8~MN12は、ゲートに基準電圧Vref1が入力される。このトランジスタMN8~MN12は、ゲート長が同一であるが、ゲート幅が整数倍である構成を有する。例えば、トランジスタMN8は、ゲート幅が1倍基準ゲート幅であって、1倍の電流基準電流を出力する。トランジスタMN9は、ゲート幅がトランジスタMN8の2倍であって、基準電流の2倍の電流を出力する。トランジスタMN10は、ゲート幅がトランジスタMN8の4倍であって、基準電流の4倍の電流を出力する。トランジスタMN11は、ゲート幅がトランジスタMN8の8倍であって、基準電流の8倍の電流を出力する。トランジスタMN12は、ゲート幅がトランジスタMN8の16倍であって、基準電流の16倍の電流を出力する。トランジスタMN8~MN12のソースはそれぞれ接地端子に接続される。トランジスタMN3~MN7は、トランジスタMN8~MN12のいずれを有効にするかを切り換えるスイッチとして機能する。トランジスタMN3は、トランジスタMN8に対応して設けられ、電流制御信号W1[0]に応じてオンとオフとが切り換えられる。トランジスタMN4は、トランジスタMN9に対応して設けられ、電流制御信号W1[1]に応じてオンとオフとが切り換えられる。トランジスタMN5は、トランジスタMN10に対応して設けられ、電流制御信号W1[2]に応じてオンとオフとが切り換えられる。トランジスタMN6は、トランジスタMN11に対応して設けられ、電流制御信号W1[3]に応じてオンとオフとが切り換えられる。トランジスタMN7は、トランジスタMN12に対応して設けられ、電流制御信号W1[4]に応じてオンとオフとが切り換えられる。そして、トランジスタMN3~MN7のドレインは共通接続され、差動増幅部80に動作電流を与える。つまり、送信信号出力回路421~425は、差動増幅部80に与える動作電流を電流制御信号W1[0]~W1[4]の値に応じて調整することで、イコライズ係数と送信データDINとの乗算を行う。また、送信信号出力回路421~425は、それぞれ駆動電流を出力し、当該駆動電流を出力ノードにて足し合わせることで乗算値の加算を行う。続いて、駆動回路DRV1が出力する駆動電流と受信側に設けられるインダクタL2に生じる受信信号とについて説明する。以下では、駆動電流と受信信号とが、送信データDINとして010と値が変化する場合を例に説明する。まず、実施の形態1にかかる駆動回路DRV1における補正処理を行わない場合の駆動電流と受信信号との関係を図12に示す。図12に示すように、補正を行わない場合、値1の送信データに対応して生じる駆動電流のパルスに応じて生じた受信信号の振幅が収束するまでに時間TM1を要する。また、図12では、電流パルスの幅が1ビットの送信データに要する時間に相当するが、図12に示す例では当該1ビットの幅に比べて時間TM1が長い時間必要である。さらに、図12に示す例では、受信信号の正側の最大振幅Vpが負側の最大振幅Vnよりも小さくなっていることがわかる。一方、実施の形態1にかかる駆動回路DRV1における補正処理を行った場合の駆動電流と受信信号との関係を図13に示す。図13に示すように、補正を行った場合、値1の送信データに対応して生じる駆動電流のパルスに応じて生じた受信信号の振幅が収束するまでに時間TM2を要する。図13では、補正処理によって、値1の送信データに対応する電流パルスの幅が1ビットの送信データに要する時間よりも大きくなる。一方、図13に示す例では、当該1ビットの幅と時間TM2との関係が1ビット幅のおよそ3倍になっている。さらに、図13に示す例では、受信信号の正側の最大振幅Vpが負側の最大振幅Vnとほぼ同じ大きさになっていることがわかる。つまり、補正処理を行うことで、値1の送信データに応じて生じる受信信号波形がより短時間で収束すると共に、0、1、-1、0の受信信号となっている。この受信信号のような信号は、ダイコードDicode信号と呼ばれる。続いて、受信信号のアイパターンを用いて補正処理の効果を説明する。そこで、図14に補正処理を行わない場合の受信信号のアイパターンを示す。また、図15に補正処理を行った場合の受信信号のアイパターンを示す。なお、図14、15のアイパターンは、受信回路側に設けられたインダクタL2の一端に生じた受信信号のものである。図14では、波形の歪みによりアイパターンが崩れていることがわかる。このような信号を判別回路で判別することは難しい。一方、図15では、波形の歪みが補正され大きなアイパターンとなっており、受信信号の信号レベルの判別が容易であることがわかる。図15で示すように、実施の形態1にかかる駆動回路DRV1の補正処理を行うことで、2値の送信データは、0、1、-1の3値の受信信号となる。例えば、-1、1、-1、-1と続く送信データは、0、1、-1、0の受信信号となる。上記説明より、実施の形態1にかかる駆動回路DRV1では、FIR型イコライズ処理による補正処理を行うことで、受信信号の収束にかかる時間を短縮する。また、この補正処理は、送信データのデータレートにて行われる。これにより、実施の形態1にかかる駆動回路DRV1では、インダクタL1、L2の自己共振周波数よりも高いデータレートで送信データを送出した場合においても連続する送信データ間の干渉を防止し、受信回路での誤受信を防止することができる。また、実施の形態1にかかる駆動回路DRV1では、補正処理を行うに当たり、送信データのデータレートよりも低い周波数のクロック信号を用いるため、補正処理にかかる消費電力を削減することが可能である。実施の形態2実施の形態2では、実施の形態1にかかる駆動回路DRV1の変形例となる駆動回路DRV2について説明する。図16に、実施の形態2にかかる駆動回路DRV2のブロック図を示す。図16に示すように、駆動回路DRV2は、駆動回路DRV1にプリコーダ3を追加したものである。プリコーダ3は、補正部1の前段に設けられ、送信データDIN0を変調して変調後の送信データDIN1を補正部1に出力する。送信データDINは、補正部1、駆動部2、インダクタL1、L2等により決まる所定の伝達関数で判別回路DET1に至る。プリコーダ3は、所定の伝達関数を打ち消すような伝達関数で送信データDIN0を変調して送信データDIN1を生成する。ここで、プリコーダ3の具体例について説明する。図17にプリコーダ3の構成を説明するためのブロック図を示す。図17に示す例では、送信データDIN0は、プリコーダ3により変調され、補正部1、駆動部2、インダクタL1、L2、受信信号補正部4、判別部5を介して受信データDOUTとなる。また、図17の例では、補正部1、駆動部2、インダクタL1、L2、受信信号補正部4を信号伝達部とする。そして、この信号伝達部の伝達関数を1-Dとする。なお、Dは、1ビット幅に相当する遅延を示す。また、判別部5の伝達関数をmod22の剰余とする。そして、図17に示すプリコーダ3では、信号伝達部の伝達関数1-Dと判別部5の伝達関数を打ち消すために、1式の伝達関数を有するものとする。このプリコーダ3は、排他的論理和回路90、フリップフロップ91、インバータ92を有する。排他的論理和回路90は、送信データDIN0と変調後の送信データDIN1の反転信号との排他的論理和演算結果を出力する。フリップフロップ91は、データレートと同じ周波数を有するクロック信号に基づき保持値を排他的論理和回路90の出力値により更新する。また、フリップフロップ91の出力値が変調後の送信データDIN1となる。インバータ92は、変調後の送信データDIN1を反転して排他的論理和回路90に与える。また、図17に示す例では、判別部5の一例について示した。判別部5は、比較器93、94、排他的論理和回路95を有する。比較器93の反転入力端子には基準電圧Vref2が入力され、正転入力端子には受信信号補正部4にて補正された受信信号MRが入力される。比較器94の正転入力端子には受信信号補正部4にて補正された受信信号MRが入力され、反転入力端子には基準電圧-Vref2が入力される。排他的論理和回路95には、比較器93、94の出力信号が入力される。このような構成により、判別部5は、1、0、-1の3値信号に対して2の剰余を判別する回路として機能する。実施の形態2にかかる駆動回路DRV2では、プリコーダ3を設けることで、信号伝達部及び判別部の伝達関数を打ち消す。このように、信号伝達経路の伝達関数を打ち消すことで、受信データを簡単な回路で生成することができる。また、信号伝達経路の伝達関数を打ち消すことで、受信データDOUTと送信データDIN1との相関関係を高めることができる。実施の形態3実施の形態3では、実施の形態1にかかる駆動回路DRV1の変形例について説明する。そこで、実施の形態3にかかる駆動回路DRV3のブロック図を図18に示す。図18に示すように、実施の形態3にかかる駆動回路DRV3は、実施の形態1にかかる駆動回路DRV1にイコライズ係数調整回路6を追加したものである。イコライズ係数調整回路6は、送信信号補正部1におけるFIR型イコライズ処理で用いられる補正係数例えば、イコライズ係数を駆動部2の出力波形と送信データDINとに基づき調整する。図18に示す例では、イコライズ係数調整回路6は、差動信号として出力されるインダクタL1の駆動波形と送信データDINが入力され、これらから計算された調整後のイコライズ係数をイコライズ係数保持部11に出力する。ここで、イコライズ係数調整回路6の具体的な調整処理について説明する。イコライズ係数調整回路6は、送信データDINの値とインダクタL1の駆動波形から得られる送信回路側の送信データとの平均二乗誤差を最小にするようにイコライズ係数を調節する。より具体的には、以下の2式~4式をデータレートで反復計算することで平均二乗誤差を低減する。なお、2式~4式は、3つの送信データDINを用いて、イコライズ処理を行う場合のものである。d=sign[xn、xn-1、xn-2]2error=signDINn-DOUTn3wn1=wnμerrord42式では、dを変数とし、xを送信データDINの符号とし、nを送信データの送信順を示すものとする。そして、2式では、3つの送信データDINの符号を変数dとする。また、3式では、n番目の送信データDINと受信回路が出力するn番目の受信データDOUTとの差分errorを計算する。そして、4式では、変数d、差分error及び係数調整単位μの乗算値をn回の反復計算後のイコライズ係数wnから引くことで、n1回の反復計算後のイコライズ係数とする。このような計算方法を符号最小二乗誤差法と称す。このように、符号最小二乗誤差法により計算された平均二乗誤差の反復計算による遷移を図19に示す。図19に示すように、符号最小二乗誤差法により反復計算を進めることで、送信データDINと当該送信データDINに対応した受信データDOUTとの間の平均二乗誤差は低減する。また、2式~4式の計算を反復して行った場合のイコライズ係数W1~W5の遷移を図20に示す。図20に示すように、イコライズ係数W1~W5は、所定の値に収束していく。上記説明より、イコライズ係数調整回路6を設けることで、イコライズ係数を予め計算することなく設定することができる。また、イコライズ係数調整回路6は、通信システムの状態に応じてイコライズ係数を変更する必要が生じた場合においても、イコライズ係数を適宜変更することを可能にする。実施の形態4実施の形態4では、実施の形態3にかかるイコライズ係数調整回路6の変形例となるイコライズ係数調整回路6aについて説明する。図21にイコライズ係数調整回路6aを有する駆動回路DRV4のブロック図を示す。図21に示すように、イコライズ係数調整回路6aは、駆動回路の出力波形に代えてインダクタL2に生じる受信信号の波形を入力とする。このような構成とした場合であっても、送信データDOUTを再生できるため、イコライズ係数調整回路6aは、イコライズ係数調整回路6と同じ動作を行うことができる。なお、受信回路側からの信号入力は、無線インタフェースを介して行っても良く、有線インタフェースを介して行っても良い。実施の形態4の構成は、インダクタL1、L2との間の遅延が小さい場合や、イコライズ係数の更新速度が遅い場合に特に有効である。また、イコライズ係数調整回路6aでは、受信回路側で生じた信号によりイコライズ係数の調整処理を行うため、より精度の高い調整を行うことが可能である。実施の形態5実施の形態5では、送信波形の補正を受信回路側で行う例について説明する。より具体的には、実施の形態5では、受信回路の判別回路DET1において補正処理を行う。そこで、判別回路DET1のブロック図を図22に示す。図22に示すように、判別回路DET1は、受信信号補正部4と判別部5を有する。受信信号補正部4は、受信信号においてインダクタL1、L2の自己共振に起因して生じた波形の歪みを補正し、補正後の受信信号を生成する。受信信号補正部4が補正処理を行う速度は送信データDINのデータレートに相当する速度で行われる。受信信号補正部4で行われる補正処理は、受信信号のnサイクル前に受信したnサイクル分の受信信号に基づき受信信号を補正する。より具体的には、受信信号補正部4は、イコライズ係数保持回路101と、FIR型フィルタ回路とを有する。なお、FIR型フィルタ回路では、FIR型フィルタの機能による補正処理例えば、イコライズ処理が行われるため、以下の説明では、FIR型フィルタ回路をFIR型イコライズ回路102と称す。イコライズ係数保持回路101は、FIR型イコライズ回路102において用いられるイコライズ係数を保持する。実施の形態5では、このイコライズ係数は、予め設定されているものとする。判別部5は、補正後の受信信号に基づき送信データDINの論理レベルを判別して受信データDOUTを生成する。続いて、受信信号補正部4で行われるイコライズ処理の具体的な説明を行う。受信信号補正部4で行われるイコライズ処理の処理原理を示す図を図23に示す。なお、図23では、イコライズ処理の動作原理を説明するために、イコライズ処理に必要な処理毎に具体的な回路を示した。図23に示すように、実施の形態5にかかる受信信号補正部4で行われるイコライズ処理は、遅延回路1111~111n、乗算器1120~112n、加算器113により実現できる。遅延回路1111~111nは、従属接続される。そして、遅延回路1111~111nは、受信信号をデータレートの周期に相当する時間で遅延させる。そして、遅延回路1111~111nは、遅延させた受信信号を次段の遅延回路に伝達する。乗算器1120は、入力された受信信号とイコライズ係数C0とを乗算して、乗算結果を出力する。乗算器1121~112nは、遅延回路1111~111nが出力する受信信号とイコライズ係数C1~Cnをそれぞれ乗算し、乗算結果を出力する。加算器113は、乗算器1120~112nが出力した乗算結果を加算して補正後の受信信号MRを生成する。つまり、イコライズ処理では、受信信号を遅延させて、nサイクル分の受信信号を並列化する。そして、並列化した受信信号の受信順序に応じてイコライズ係数C0~Cnを乗算する。そして、イコライズ係数C0~Cnを乗じて得られたn個の受信信号を加算して補正後の受信信号MRを得る。実施の形態5にかかる判別回路DET1は、アナログ信号として受信信号を受けて、送信データDINの論理レベルを判別する。そのため、判別回路DET1は、アナログ回路により受信信号補正部4を構成する。具体的には、遅延回路は、例えば、抵抗とコンデンサにより実現される。また、乗算器は、イコライズ係数に応じて出力能力が可変する増幅器を用いることができる。さらに、加算器は、乗算器の出力を1つのノードで連結することで実現できる。FIR型イコライズ回路を用いることで、実施の形態1と同様に、受信信号の歪みを補正できる。そのため、受信回路にFIR型イコライズ回路102を設けることで、実施の形態1と同様に補正後の受信信号MRは、振幅が収束までの時間を短くすることができる。また、当該FIR型イコライズ回路を用いることで、連続するデータ間の干渉を抑制することができる。実施の形態6実施の形態6では、実施の形態5の受信信号補正部4の別の形態について説明する。実施の形態6では、受信信号補正部4に代えて受信信号補正部7を有する。そして、受信信号補正部7では、判定帰還型イコライズ回路を用いて補正処理を行う。そのため、受信信号補正部7は、イコライズ係数保持回路121、判定帰還型イコライズ回路122を有する。イコライズ係数保持回路121は、判定帰還型イコライズ回路122において用いられるイコライズ係数を保持する。判定帰還型イコライズ回路122は、受信信号のnサイクル前に受信したn個の受信データDOUTを用いて、受信信号を補正して補正後の受信信号MRを出力する。つまり、判定帰還型イコライズ回路122では、受信信号のnサイクル前に受信したn個の受信データに基づき前記受信信号を補正する。続いて、受信信号補正部7で行われるイコライズ処理の具体的な説明を行う。受信信号補正部7で行われるイコライズ処理の処理原理を示す図を図25に示す。なお、図25では、イコライズ処理の動作原理を説明するために、イコライズ処理に必要な処理毎に具体的な回路を示した。図25に示すように、実施の形態6にかかる受信信号補正部7で行われるイコライズ処理は、遅延回路1311~131n、乗算器1320~132n、加算器133、134により実現できる。遅延回路1311~131nは、従属接続される。そして、遅延回路1311~131nは、受信データDOUTをデータレートの周期に相当する時間で遅延させる。そして、遅延回路1311~131nは、遅延させた受信データDOUTを次段の遅延回路に伝達する。乗算器1320は、入力された受信信号とイコライズ係数C0とを乗算して、乗算結果を出力する。乗算器1321~132nは、遅延回路1311~131nが出力する受信データとイコライズ係数C1~Cnをそれぞれ乗算し、乗算結果を出力する。加算器133は、乗算器1320~132nが出力した乗算結果を加算して補正信号を出力する。加算器134は、補正信号と受信信号とを加算して補正後の受信信号MRを生成する。つまり、判定帰還型イコライズ処理では、受信データDOUTを遅延させて、nサイクル分の受信信号を並列化する。そして、並列化した受信データDOUTの受信順序に応じてイコライズ係数C0~Cnを乗算する。続いて、イコライズ係数C0~Cnを乗じて得られたn個の受信データDOUTを加算して補正信号を生成する。そして、当該補正信号と受信信号とを加算して補正後の受信信号MRを得る。実施の形態6にかかる判別回路DET2は、デジタル信号として出力される受信データDOUTを用いて補正値を生成する。そのため、加算器134を除く遅延回路、乗算器、加算器等の構成は、実施の形態1と同じ構成例えば、図8の構成を用いることができる。続いて、判定帰還型イコライズ回路122によるイコライズ処理による波形補正の概略について説明する。判定帰還型イコライズ回路122による受信信号、補正信号、及び、補正後の受信信号MRの波形図を図26に示す。図26に示すように、実施の形態6にかかる例では、受信信号はダイコード信号とはされない。補正信号は、受信信号の一つ目のピークを除くピークに対応した矩形波として生成される。そして、受信信号と補正信号とを足し併せることで、補正後の受信信号MRは、一つ目のピークを除きピークの振幅が抑制される。従って、一つ目のピークが生じるタイミングT2で受信信号を判別することで、受信データDOUTの論理レベルを確定することができる。図26に示す例では、タイミングT2において、受信信号の信号レベルが判定閾値電圧を上回っているのに対して、他のタイミングでは、全て受信信号の信号レベルは、無信号時の信号レベルとほぼ同じとなっている。続いて、受信信号のアイパターンを用いて補正処理の効果を説明する。そこで、図27に補正処理を行わない場合の受信信号のアイパターンを示す。また、図28に判定帰還型イコライズ回路122を用いて補正処理を行った場合の受信信号のアイパターンを示す。なお、図27、28のアイパターンは、判別部5に入力される受信信号のものである。図27では、波形の歪みによりアイパターンが崩れていることがわかる。このような信号を判別回路で判別することは難しい。一方、図28では、波形の歪みが補正され大きなアイパターンとなっており、受信信号の信号レベルの判別が容易であることがわかる。また、図28に示すように、判定帰還型イコライズ回路122により補正を行った場合、補正後の受信信号MRは、2値の信号となる。上記説明より、判定帰還型イコライズ回路122を用いた場合においても、受信信号の波形歪みを補正して、受信信号の振幅の収束を早めることができる。これにより、他の実施の形態と同様に、連続する送信データ間の干渉を防止し、インダクタL1、L2による自己共振周波数の制限を受けることなく高速な通信を実現することができる。実施の形態7実施の形態7では、実施の形態6にかかる判別回路DET2の変形例について説明する。そこで、実施の形態7にかかる判別回路DET3のブロック図を図29に示す。図29に示すように、実施の形態7にかかる判別回路DET3は、実施の形態6にかかる判別回路DET1にイコライズ係数調整回路8を追加したものである。イコライズ係数調整回路8は、受信信号補正部7における判定帰還型イコライズ処理で用いられる補正係数例えば、イコライズ係数を判別部5が出力する受信データDOUTと判定帰還型イコライズ回路122により出力される補正後の受信信号MRの波形とに基づき調整する。ここで、イコライズ係数調整回路8の具体的な調整処理について説明する。イコライズ係数調整回路8は、補正後の受信信号MRの波形から得られる受信データと受信データDOUTとの平均二乗誤差を最小にするようにイコライズ係数を調節する。より具体的には、以下の5式~7式をデータレートで反復計算することで平均二乗誤差を低減する。なお、5式~7式は、3つの受信データDOUTを用いて、イコライズ処理を行う場合のものである。d=sign[yn、yn-1、yn-2]5error=signDOUTn-MRn6wn1=wnμerrord75式では、dを変数とし、yを受信データDOUTの符号とし、nを受信データの受信順を示すものとする。そして、5式では、3つの受信データDOUTの符号を変数dとする。また、6式では、n番目の受信信号MRとn番目の受信データDOUTとの差分errorを計算する。そして、7式では、変数d、差分error及び係数調整単位μとの乗算値をn回の反復計算後のイコライズ係数wnから引くことで、n1回の反復計算後のイコライズ係数とする。このような計算方法を符号最小二乗誤差法と称す。上記説明より、イコライズ係数調整回路8を設けることで、イコライズ係数を予め計算することなく設定することができる。また、イコライズ係数調整回路8は、通信システムの状態に応じてイコライズ係数を変更する必要が生じた場合においても、イコライズ係数を適宜変更することを可能にする。実施の形態8実施の形態8では、インダクタL1、L2の別の形態について説明する。そこで、インダクタL1、L2の別の形態を示す通信システムのブロック図を図30に示す。図30に示すように、実施の形態8にかかるインダクタL1、L2は、他の実施の形態にかかるインダクタようにループ状の配線ではなく、端部を開放した配線により形成される。このような形状によりインダクタを形成した場合のインダクタL1、L2の等価回路図を図31に示す。図31に示すように、実施の形態8にかかるインダクタL1、L2の等価回路は、それぞれインダクタLと配線抵抗Rが直列に接続され、寄生容量Cが接地電源と配線抵抗との間に接続される。また、インダクタL1、L2は、近づけることで結合係数Mを有する磁気結合を構成する。このように、インダクタL1、L2は、磁気結合によって無線通信ができる形状又は形態を有していればよい。その他の実施の形態その他の形態では、上記実施の形態にかかる送信回路及び受信回路の実装形態について説明する。図32には、異なるプリント基板上に送信回路と受信回路とが実装される例を示す例である。図32に示す例では、プリント基板PB1に送信回路及び処理回路Aが実装される。また、プリント基板PB1には、インダクタL1を構成する配線が形成される。そして、このインダクタL1を送信回路が駆動する。また、プリント基板PB2には受信回路及び処理回路Bが実装される。また、プリント基板PB2には、インダクタL2を構成する配線が形成される。そして、このインダクタL2を介して受信回路は受信信号を受信する。つまり、図32に示す例では、送信回路と受信回路とが異なる半導体基板上に形成されることで絶縁される。また、インダクタL1、L2は送信回路及び受信回路に対して外付け部品として実装される。このような実装形態は、例えば、フラッシュメモリ等の半導体記憶装置と当該半導体記憶装置を利用する処理装置との間のインタフェースとして利用できる。この実装形態では、処理回路A、Bの一方にフラッシュメモリ等の半導体記憶装置が形成され、処理回路A、Bの他方にパーソナルコンピュータ等が形成される。また、インダクタにより形成されるトランス、送信回路及び受信回路を複数設けることで、これら複数のインダクタにより信号伝達経路を複数形成することもできる。このようにインタフェースを構成することで、例えば、現在利用されている複数の端子を有するインタフェースを無線インタフェースに置き換えることができる。ここで、本発明にかかる送信回路及び受信回路では、インダクタの自己共振周波数によりデータレートが制限されないため、従来のインタフェースのデータレートとインダクタを介した無線インタフェースのデータレートとを容易に適合させることができる。つまり、従来のインタフェースの仕様を維持したまま、当該インタフェースの無線化が可能になる。また、図32に示す実装形態は、携帯電話等の携帯端末に利用することもできる。例えば、携帯電話に送信回路が実装されたプリント基板PB1を設け、他の端末に受信回路が実装されたプリント基板PB2を設けることで、携帯端末と他の装置との間のインタフェースを形成することができる。また、図33には、送信回路と受信回路とが異なる電源電圧で動作する場合における送信回路と受信回路の実装例を示す。図33に示すように、送信回路と受信回路との電源電圧が異なる場合、一般的には送信回路と受信回路とを絶縁することが好ましい。異なる電源電圧で動作する回路を絶縁することなく接続した場合、電源電圧の電圧差に起因して電流の逆流等の不具合を生じることがある。この絶縁方法は、送信回路と受信回路を別個の半導体装置に形成する方法と、送信回路と受信回路を同一の半導体チップ上において互いに絶縁された別個の領域に形成する方法などがある。互いに絶縁された回路間においては、単純な接続だけでは信号を伝達できない問題があるが、このような場合において、インダクタを利用した無線インタフェースを利用することで回路間の通信が可能になる。また、本発明にかかる送信回路及び受信回路では、インダクタによりデータレートが制限されないため、互いに絶縁された回路間の通信速度を高めることができる。なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、プリコーダ及びイコライズ補正回路は、全ての実施例に適用可能である。以上のように、パルスの送信間隔の逆数のデータレートRbがインダクタL1とインダクタL2との自己共振周波数よりも高いように通信するケースを示した。なお、インダクタL1とインダクタL2の自己共振周波数はほぼ等しく形成することが望ましい。しかしながら、インダクタL1とインダクタL2自己共振周波数が異なる場合は、L2の自己共振周波数により受信波形が規定されるため、送受信するデータレートがL2の自己共振周波数よりも高いようにするとよい。