"転送ゲートを介して接続されたビット線に応じた電位を保持するメモリセルと、前記ビット線に沿って形成されたアシスト線と、書き込み動作時に、制御信号に応じたタイミングで前記ビット線の電位をライトデータに応じた電位に遷移させた後、遷移させた前記ビット線をフローティング状態とするライトアンプと、書き込み動作時に、前記制御信号に応じたタイミングで前記アシスト線の電位を遷移させるアシスト線制御回路と、を有することを特徴とする半導体記憶装置。前記アシスト線制御回路は、前記制御信号を遅延した遅延信号と前記制御信号とに基づくパルス信号の第1のエッジに応じて前記ビット線の電位と同じ方向に前記アシスト線を遷移させ、前記パルス信号の第2のエッジに応じて前記ビット線の電位と逆方向に前記アシスト線を遷移させる、ことを特徴とする請求項1記載の半導体記憶装置。前記ライトアンプは、前記制御信号を遅延して第2の制御信号を生成し、前記第2の制御信号に基づいて前記ビット線をフローティング状態に制御し、前記アシスト線制御回路は、前記第2の制御信号に基づいて前記アシスト線の電位を制御する、ことを特徴とする請求項1又は2記載の半導体記憶装置。前記メモリセルはビット線対に接続され、前記ライトアンプは、前記ライトデータに応じて、前記ビット線対のうちの何れか一方のビット線の電位を第1の電位に保持し、前記ビット線対のうちの何れか他方のビット線の電位を前記第1の電位から第2の電位に遷移させてフローティング状態とする、ことを特徴とする請求項1~3のうちの何れか1つに記載の半導体記憶装置。前記メモリセルは、複数のビット線対に接続され、前記ライトアンプは、前記複数のビット線対毎に複数設けられてなる、ことを特徴とする請求項1~4のうちの何れか1つに記載の半導体記憶装置。メモリセルの転送ゲートに接続されたビット線を、書き込み動作時に、制御信号に応じたタイミングで前記ビット線の電位をライトデータに応じた電位に遷移させた後、遷移させた前記ビット線をフローティング状態とし、前記ビット線に沿って形成されたアシスト線を、書き込み動作時に、前記制御信号に応じたタイミングで前記アシスト線の電位を遷移させる、ことを特徴とする半導体記憶装置の制御方法。しかしながら、マルチポートメモリにおいて、上記のインバータの電源電圧を変更する方法を採用することはできない。例えば、2つのポートを有するメモリにおいて、1つのポートからデータの読み出しを行い、他のポートからデータの書き込みを行う場合がある。このような場合、読み出しを行うメモリセルのデータが不安定になって、書き込みデータとセルの保持データが異なることや、セルに保持されたデータとビット線を介して読み出されたデータとが異なる等の誤動作を起こすおそれがある。本発明の一観点によれば、転送ゲートを介して接続されたビット線に応じた電位を保持するメモリセルと、前記ビット線に沿って形成されたアシスト線と、書き込み動作時に、制御信号に応じたタイミングで前記ビット線の電位をライトデータに応じた電位に遷移させた後、遷移させた前記ビット線をフローティング状態とするライトアンプと、書き込み動作時に、前記制御信号に応じたタイミングで前記アシスト線の電位を遷移させるアシスト線制御回路とを有する。本発明の一観点によれば、データを確実に書き込むことができる。以下、一実施形態を図1~図7に従って説明する。図1に示すように、半導体記憶装置10は、セルアレイ11と、セルアレイ11のメモリセルをアクセスする第1のポートAポートのためのコントロール部12a,アドレスデコーダ13a,入出力回路14a,アシストコントロール15aを有している。また、半導体記憶装置10は、セルアレイ11のメモリセルをアクセスする第2のポートBポートのためのコントロール部12b,アドレスデコーダ13b,入出力回路14b,アシストコントロール15bを有している。図3に示すように、セルアレイ11は、行列状に配列された複数図3において9個のメモリセルC00~C22を有している。各メモリセルC00~C22は高電位側の電源配線VDDと低電位側の電源配線VSSに接続され、各電源配線VDD,VSSを介して供給される駆動電圧VDD,VSSに基づいて動作する。列方向に配列されたメモリセルC00,C10,C20は、Aポートのためのビット線BL0aと、Bポートのためのビット線BL0bに接続されている。同様に、メモリセルC01,C11,C21は、Aポートのためのビット線BL1aと、Bポートのためのビット線BL1bに接続されている。また、メモリセルC02,C12,C22は、Aポートのためのビット線BL2aと、Bポートのためのビット線BL2bに接続されている。なお、ビット線BL0aは、図4に示すように、相補なビット線BL0a,XBL0aである。同様に、各ビット線BL1a,BL2a,BL0b~BL2bは、相補なビット線である。行方向に配列されたメモリセルC00,C01,C02は、Aポートのためのワード線WL0aと、Bポートのためのワード線WL0bに接続されている。同様に、メモリセルC10,C11,~C12は、Aポートのためのワード線WL1aと、Bポートのためのワード線WL1bに接続されている。また、メモリセルC20,C21,C22は、Aポートのためのワード線WL2aと、Bポートのためのワード線WL2bに接続されている。図4に示すように、メモリセルC00のセル部20は、一対のインバータ21,22を有している。各インバータ21,22の電源端子はそれぞれ図3に示す電源配線VDD,VSSに接続されている。インバータ21,22は、互いの入力端子が互いの出力端子に接続され、所謂クロスカップル接続されている。従って、セル部20は、インバータ21,22をループ状に接続した双安定回路であり、インバータ21,22間のノードN0,N0xの電位を安定に保持する。ノードN0とノードN0xは、Aポート用のビット線対BL0a,XBL0aと、Bポート用のビット線対BL0b,XBL0bに接続される。詳述すると、ノードN0は転送ゲートT0aを介してビット線BL0aに接続され、ノードN0xは転送ゲートT1aを介して反転ビット線XBL0aに接続されている。転送ゲートT0a,T1aは、NチャネルMOSトランジスタであり、ゲートがAポート用のワード線WL0aに接続されている。従って、転送ゲートT0a,T1aは、ワード線WL0aの電位レベルに応じてオン/オフする。また、ノードN0は転送ゲートT0bを介してビット線BL0bに接続され、ノードN0xは転送ゲートT1bを介して反転ビット線XBL0bに接続されている。転送ゲートT0b,T1bは、NチャネルMOSトランジスタであり、ゲートがBポート用のワード線WL0bに接続されている。従って、転送ゲートT0b,T1bは、ワード線WL0bの電位レベルに応じてオン/オフする。Aポート用のビット線対BL0a,XBL0aの間には、両ビット線BL0a,XBL0aに沿って延びるアシスト線AL0aが形成されている。同様に、Bポート用のビット線対BL0b,XBL0bの間には、両ビット線BL0b,XBL0bに沿って延びるアシスト線AL0bが形成されている。図5に示すように、メモリセルC00が形成された領域に対して、高電位側の電源配線VDDと低電位側の電源配線VSSとの間に、Aポート用のビット線対BL0a,XBL0a及びアシスト線AL0aと、Bポート用のビット線対BL0a,XBL0a及びアシスト線AL0bと、シールド線SLが、等間隔で配置されている。各配線は、互いに等しい線幅にて形成されている。シールド線SLは、Aポート用のビット線BL0aとBポート用の反転ビット線XBL0bとの間に、各ビット線に沿って延びるように形成されている。このシールド線SLは、所定電位の配線例えば高電位側の電源配線VVDDに接続されている。このように形成されたシールド線SLは、Aポートのビット線対BL0a,XBL0aと、Bポートのビット線対BL0b,XBL0bの間の相互的な干渉を防ぐ。図3に示すメモリセルC01~C22は、メモリセルC00と同様に構成されている。そして、各メモリセルC01~C22に対応する相補ビット線間にそれぞれアシスト線が形成されている。また、各メモリセルにおいて、Aポート用のビット線とBポート用のビット線との間には、シールド線が形成されている。次に、セルアレイ11をアクセスするための構成の概略を説明する。図1に示すように、コントロール部12aは、クロック信号CLKに同期して図示しない制御信号を受け取る。制御信号は、例えば、チップセレクト信号やライトイネーブル信号等のコマンド信号を含む。コントロール部12aは、制御信号に基づいて、読み出し動作や書き込み動作のための制御信号タイミング信号を生成する。この制御信号は、書き込み制御信号ライトコントロール信号WCを含む。コントロール部12aにて生成された制御信号は、アドレスデコーダ13a,入出力回路14a,アシストコントロール15aに供給される。アドレスデコーダ13aは、アドレス信号ADRをデコードし、ロウ選択信号とカラム選択信号を生成する。そして、アドレスデコーダ13aは、ロウ選択信号に応じた1つのワード線を活性化する。例えば、アドレスデコーダ13aは、選択した1つのワード線の電位を低電位側の電源電圧VSSレベルLレベルから高電位側の電源電圧VDDレベルHレベルに遷移させる。アドレスデコーダ13aは、生成したカラム選択信号を入出力回路14aに出力する。入出力回路14aは、ライトアンプ、センスアンプ、カラムスイッチ、等を含む。カラムスイッチは、カラム選択信号に応じたビット線対を選択する。ライトアンプは、選択されたビット線対を、入力データDIに応じて駆動する。書き込み動作において、駆動されたビット線対と、活性化されたワード線とに接続されたメモリセルに、入力データDIが書き込まれる。読み出し動作において、活性化されたワード線に接続されたメモリセルに記憶されたデータが、ビット線対に読み出される。センスアンプは、選択されたビット線対の電位を増幅して出力データDOを生成する。アシストコントロール15aは、アシスト線ALの電位を制御する。アシストコントロール15aは、通常状態において、アシスト線ALを高電位側の電源電圧VDDレベルに駆動する。また、アシストコントロール15aは、ライトコントロール信号WCに応答して、書き込み動作における所定のタイミングで、アシスト線ALを急峻に立ち下げて低電位側の電源電圧VSSレベルとする。そして、アシストコントロール15aは、ライトコントロール信号WCに基づいて、書き込み動作が終了するとき、アシスト線ALをHレベルに立ち上げる。Bポート用のコントロール部12b,アドレスデコーダ13b,入出力回路14b,アシストコントロール15bは、対応するAポート用の各回路12a,13a,14a,15aと同様に構成されている。これらの回路12b~15bに対する説明を省略する。次に、ライトアンプの一例を説明する。図2に示すように、ライトアンプ30は、ライトデータWDとライトコントロール信号WCに基づいて、ビット線対BL0a,XBL0aを駆動する。なお、Aポート用の他のビット線対やBポート用のビット線対についても、同様に構成されるライトアンプにより駆動される。ライトデータWDは、インバータ31に供給される。インバータ31の出力信号S1はインバータ32を介してNANDゲート33に供給される。また、インバータ32の出力信号S2は、インバータ34を介してANDゲート35に供給される。NANDゲート33にはライトコントロール信号WCが供給される。ANDゲート35には、後述する制御信号WC2が供給される。NANDゲート33の出力端子とANDゲート35の出力端子はドライバ36に接続されている。ドライバ36は、PチャネルMOSトランジスタTP1とNチャネルMOSトランジスタTN1を含む。トランジスタTP1のソースは電源配線VDDに接続され、ゲートはNANDゲート33の出力端子に接続され、ドレインはトランジスタTN1に接続されている。トランジスタTN1のソースは電源配線VSSに接続され、ゲートはANDゲート35の出力端子に接続され、ドレインはトランジスタTP1のドレインに接続されている。トランジスタTP1とトランジスタTN1の間のノードN11にはビット線BL0aが接続されている。インバータ31の出力信号S1はインバータ37,38を介してNANDゲート39に供給される。また、インバータ38の出力信号S3は、インバータ40を介してANDゲート41に供給される。NANDゲート39にはライトコントロール信号WCが供給される。ANDゲート41には、後述する制御信号WC2が供給される。NANDゲート39の出力端子とANDゲート41の出力端子はドライバ42に接続されている。ドライバ42は、PチャネルMOSトランジスタTP2とNチャネルMOSトランジスタTN2を含む。トランジスタTP2のソースは電源配線VDDに接続され、ゲートはNANDゲート39の出力端子に接続され、ドレインはトランジスタTN2に接続されている。トランジスタTN2のソースは電源配線VSSに接続され、ゲートはANDゲート41の出力端子に接続され、ドレインはトランジスタTP2のドレインに接続されている。トランジスタTP2とトランジスタTN2の間のノードN12には反転ビット線XBL0aが接続されている。ライトコントロール信号WCは、遅延回路43とANDゲート44に供給される。遅延回路43は直列接続された奇数個図において3個のインバータを含み、インバータの段数に応じた期間、ライトコントロール信号WCを遅延するとともに論理反転して制御信号WC2を生成する。この制御信号WC2は、上記のANDゲート35,41に供給される。次に、アシストコントロールの一例を説明する。図2に示すように、アシストコントロールアシスト線制御回路50は、ライトコントロール信号WCに基づいて、アシスト線AL0aを駆動する。なお、Aポート用の他のアシスト線やBポート用のアシスト線についても、同様に構成されるアシストコントロールにより駆動される。ライトコントロール信号WCは、遅延回路51とNANDゲート52に供給される。遅延回路51は、直列接続された複数個図において4個のバッファを含み、バッファの段数に応じた時間、ライトコントロール信号WCを遅延した信号を出力する。NANDゲート52は、ライトコントロール信号WCと遅延回路51の出力信号とを論理演算否定論理積演算して生成した信号を出力する。バッファ53は、NANDゲート52の出力信号に基づいて、アシスト線ALを駆動する。次に、ライトアンプ30とアシストコントロール15aの作用を説明する。今、図6に示すように、ライトコントロール信号WCはLレベルである。なお、図6において、横方向に延びる破線は低電位側の電源電圧VSSレベルLレベルを示す。図2に示すANDゲート44はLレベルの制御信号WC2を出力する。従って、NANDゲート33はHレベルの信号を出力し、ANDゲート35はLレベルの駆動信号を出力する。従って、ドライバ36のトランジスタTP1,TN2がオフする。同様に、NANDゲート39はHレベルの信号を出力し、ANDゲート41はLレベルの信号を出力する。従って、ドライバ42のトランジスタTP2,TN2はオフする。このとき、ビット線対BL0a,XBL0aは図示しない回路例えば、プリチャージ回路により、所定の電位例えば、高電位側の電源電圧VDDレベルHレベルに駆動されている。この回路プリチャージ回路は、書き込み動作の開始とともにビット線対BL0a,XBL0aから切り離される。アシストコントロール50は、Lレベルのライトコントロール信号WCに応答してアシスト線AL0aをHレベルに駆動する。次いで、図6に示すように、時刻t1においてライトコントロール信号WCがLレベルからHレベルに立ち上がると、図2に示すANDゲート44から遅延回路43の遅延時間に対応する期間、Hレベルとなる制御信号WC2が出力される。図2に示すドライバ36,42は、ライトコントロール信号WCと制御信号WC2とライトデータWDに応じてビット線対BL0a,XBL0aを駆動する。例えば、1のデータを書き込む場合、HレベルのライトデータWDがライトアンプ30に供給される。NANDゲート33はLレベルの信号を出力し、ANDゲート35はLレベルの信号を出力する。その結果、ドライバ36のトランジスタTP1はオンし、トランジスタTN1はオフする。従って、ドライバ36はビット線BL0aをHレベルに維持する。一方、NANDゲート39はHレベルの信号を出力し、ANDゲート41はHレベルの信号を出力する。その結果、ドライバ42のトランジスタTP2はオフし、トランジスタTN2はオンする。従って、ドライバ42は、図6に示すように、反転ビット線XBL0aの電位を引き下げる。そして、図6に示すように、制御信号WC2がLレベルに立ち下がると、図2に示すANDゲート41がLレベルの信号を出力するため、ドライバ42のトランジスタTN2がオフする。このとき、NANDゲート39はHレベルの信号を出力するため、トランジスタTP2はオフしている。従って、反転ビット線XBL0aはフローティング状態となる。なお、反転ビット線XBL0aをフローティング状態とするタイミング、つまり図2に示す遅延回路43における遅延時間は、Lレベルの駆動されるビット線この場合は反転ビット線XBL0aのレベルがほぼ低電位側の電源電圧VSSレベルになったときが好ましい。言い換えれば、駆動されるビット線の電位がLレベルに到達するまでに要する時間に応じて、遅延回路43の遅延時間インバータの段数が設定されている。次いで、時刻t1から図2に示す遅延回路51に対応する期間が経過した時刻t2において、アシストコントロール50はアシスト線AL0aを急峻にLレベルに立ち下げる。すると、フローティング状態にある反転ビット線XBL0aのレベルは、アシスト線AL0aとの間の容量結合カップリングにより、電源電圧VSSレベルから更に低下する。このとき、ビット線BL0aは、反転ビット線XBL0aと同様に、アシスト線AL0aと容量結合された状態にある。そして、図5に示すように、ビット線BL0aとアシスト線AL0aとの間の間隔は、反転ビット線BL0aとアシスト線AL0aとの間の間隔と等しい。従って、ビット線BL0aのレベルは、アシスト線AL0aの急峻なレベル変化の影響を受け、電源電圧VDDレベルから低下する。しかし、図2に示すように、ビット線BL0aが接続されたノードN11はオンしたトランジスタTP1のドレインに接続されている。従って、トランジスタTP1はビット線BL0aのレベル低下を抑制する。その結果、ビット線BL0aのレベルと反転ビット線XBL0aのレベルとの差電位差は、高電位側の電源電圧VDDと低電位側の電源電圧VSSのレベル差よりも大きくなる。このように、ビット線対BL0a,XBL0aの電位差は、電源電圧VDD,VSSのレベル差よりも拡大される。このように拡大されたビット線対BL0a,XBL0aのレベル差により、図4に示すメモリセルC00のインバータ21,22が反転動作するため、ライトデータWD、つまり1のデータがメモリセルC00に記憶される。次いで、図6に示す時刻t3において、ライトコントロール信号WCがLレベルに立ち下がると、図2に示すアシストコントロール50は、アシスト線AL0aをHレベルに立ち上げる。また、図2に示すNANDゲート33は、Hレベルの信号を出力し、ドライバ36のトランジスタTP1がオフするため、ビット線BL0aはフローティング状態となる。つまり、ビット線対BL0a,XBL0aはフローティング状態となる。すると、図示しない回路プリチャージ回路は、次の書き込み動作等のために、ビット線対BL0a,XBL0aをHレベルにする。図7に示すように、アシスト線AL0aの電位が急峻にHレベルからLレベルに立ち下げると、反転ビット線XBL0aの電位は、アシスト線AL0aとの容量結合によって、電源電圧VSSからより低い電位に低下する。この反転ビット線XBL0aの電位と、ビット線BL0aの電位により、図4に示すメモリセルC00のノードN0,N0xの電位が変化する。このノードN0,N0xの電位の変化は、アシスト線AL0aを用いていないメモリセルのノードL1,L2の電位の変化と比べ、急激に変化している。つまり、ノードN0,N0xの電位は、アシスト線を用いていないメモリセルのノードL1,L2の電位よりも早く変化する。従って、アシスト線を用いていないメモリと比べ、書き込みに要する時間を短縮することができる。なお、0のデータを書き込む場合、図2に示すライトアンプ30にはLレベルのライトデータWDが供給される。ライトアンプ30はLレベルのライトデータWDに応じてビット線BL0aをLレベルに立ち下げた後、そのビット線BL0aをフローティング状態とする。そして、アシストコントロール50は、アシスト線AL0aを急峻にHレベルからLレベルへと立ち下げる。すると、フローティング状態にあるビット線BL0aのレベルは、アシスト線AL0aとの間の容量結合カップリングにより、電源電圧VSSレベルから更に低下する。このように、ビット線対BL0a,XBL0aの電位差は、電源電圧VDD,VSSのレベル差よりも拡大される。このように拡大されたビット線対BL0a,XBL0aのレベル差により、図4に示すメモリセルC00のインバータ21,22が反転動作するため、LレベルのライトデータWDに応じた0のデータがメモリセルC00に記憶される。以上記述したように、本実施形態によれば、以下の効果を奏する。1メモリセルC00に接続されたAポート用のビット線対BL0a,XBL0a間にはアシスト線AL0aが形成されている。ライトアンプ30はライトデータWDとライトコントロール信号WCに基づいて、ビット線BL0aと反転ビット線BL0aの電位を制御する。そして、ライトアンプ30は、HレベルからLレベルに遷移させた反転ビット線XBL0aをフローティング状態にする。アシストコントロール50は、ライトコントロール信号WCに基づいて、アシスト線AL0aを、HレベルからLレベルへと急峻に立ち下げる。フローティング状態の反転ビット線XBL0aの電位は、容量結合されたアシスト線AL0aの電位変化により、低電位側の電源電圧VSSレベルLレベルから更に低下する。その結果、ビット線BL0aのレベルと反転ビット線XBL0aのレベルとの差電位差は、高電位側の電源電圧VDDと低電位側の電源電圧VSSのレベル差よりも大きくなる。このように、ビット線対BL0a,XBL0aの電位差は、電源電圧VDD,VSSのレベル差よりも拡大される。このように拡大されたビット線対BL0a,XBL0aのレベル差により、図4に示すメモリセルC00のインバータ21,22が反転動作するため、電源電圧VDDが低電圧化された半導体記憶装置10において、ライトデータWD、つまり1のデータをメモリセルC00に確実に記憶させることができる。2アシスト線AL0aはAポートに対応するアシストコントロール50により制御され、Bポートのアシスト線AL0bに影響しない。また、高電位側の電源電圧VDDと低電位側の電源電圧VSSは変化しない。従って、リード動作を行う他のメモリセルに対して、書き込み時のアシスト線AL0a及びビット線対BL0a,XBL0aのレベル変化は影響しない。従って、メモリセルからの読み出し動作に影響を与えることなく、データを書き込むことができる。3ライトアンプ30は、ライトデータWDに応じてドライバ36のトランジスタTP1をオンする。従って、アシスト線AL0aが急峻に立ち下がるとき、ビット線BL0aのレベル低下を抑制する。従って、ビット線対BL0a,XBL0a間の電位差を、アシスト線AL0aのレベル変化に応じて容易に大きくすることができる。尚、上記実施形態は、以下の態様で実施してもよい。ビット線対とアシスト線との間の結合容量カップリング容量を調整してもよい。調整方法としては、ビット線対とアシスト線との間の間隔を調整する方法がある。例えば、図8に示すように、各アシスト線AL0a,AL0bの線幅を、ビット線BL0a,XBL0a,BL0b,XBL0bの線幅よりも広く形成する。これにより、アシスト線AL0aとビット線対BL0a,XBL0aとの間の間隔、及びアシスト線AL0bとビット線対BL0b,XBL0bとの間の間隔が相対的に狭くなる。この結果、ビット線対BL0a,XBL0aとの間の結合容量を大きくすることができる。また、アシスト線AL0a,AL0bの線幅を広くすることにより、アシスト線AL0a,AL0bの抵抗が小さくなるため、アシスト線AL0a,AL0bの電位を変更するときのスルーレートを高くすることができる。また、図9に示すように、ビット線対BL0a,XBL0aをアシスト線AL0aに近づけて配置する。同様に、ビット線対BL0b,XBL0bをアシスト線AL0bに近づけて配置する。このように、ビット線対BL0a,XBL0aとアシスト線AL0aとの間の結合容量、ビット線対BL0b,XBL0bとアシスト線AL0bとの間の結合容量を変更することができる。また、ビット線対とアシスト線との対向面積を変更してもよい。例えば、図10に示すように、半導体装置には、反転ビット線XBL0aと転送ゲートT1a図4参照とを互いに接続するビアVIA61が形成されている。このビア61と平行に延びるビア62をアシスト線AL0aに形成する。同様に、ビット線BL0aと転送ゲートT0a図4参照とを互いに接続するビア63に対して、平行に延びるビア64をアシスト線AL0aに形成する。Bポートのビット線対BL0b,XBL0bとアシスト線AL0bとについても同様にビア65~68を形成する。このように、ビアを形成することにより、ビット線対BL0a,XBL0aとアシスト線AL0aとの間の結合容量、ビット線対BL0b,XBL0bとアシスト線AL0bとの間の結合容量を変更することができる。各アシスト線AL0a~AL2bの配線構造を適宜設定してもよい。例えば、ビット線に沿って延びる配線を、異なる複数の配線層にそれぞれ形成し、各配線層の配線を互いにビアで適宜接続してアシスト線としてもよい。この場合、単一の配線層に形成したアシスト線に対して配線抵抗を小さくすることができ、アシスト線のスルーレートを向上することができる。ライトアンプとアシストコントロールの構成を適宜変更してもよい。例えば、図11に示すように、アシストコントローラ70のインバータ71は、制御信号WC2を論理反転した信号を出力する。NANDゲート72は、ライトコントロール信号WCとインバータ71の出力信号とを互いに論理演算した結果に応じたレベルの信号を出力する。バッファ73は、NANDゲート72の出力信号に応じてアシスト線ALを駆動する。これにより、制御信号WC2の立ち下がりに応答してアシスト線ALを立ち下げることができる。これに対し、図2に示すアシストコントロール50は、遅延回路51の遅延時間を、ライトコントロール信号WCの立ち上がりに応じて設定する。従って、制御信号WC2の立ち下がり、つまりビット線対BL,XBLをフローティング状態にするタイミングと、アシスト線ALを立ち下げるタイミングとを適宜設定することができる。また、図12に示すように、ライトアンプ80は、インバータ32の出力信号S2がANDゲート81に供給される。また、ANDゲート81にはライトコントロール信号WCが供給される。ANDゲート81の出力端子はドライバ82に接続されている。ドライバ82は、インバータ83と転送ゲート84を含む。インバータ83にはANDゲート81の出力信号が供給される。インバータ83の出力端子は転送ゲート84を介してビット線BL0aと接続されている。転送ゲート84はCMOS構造のゲート素子であり、制御信号WC2と、その制御信号WC2をインバータ85により反転した信号によりオンオフする。インバータ38の出力信号S3はANDゲート86に供給される。ANDゲート86にはライトコントロール信号WCが供給される。ANDゲート86の出力端子はドライバ87に接続されている。ドライバ87は、インバータ88と転送ゲート89を含む。インバータ88にはANDゲート86の出力信号が供給される。インバータ88の出力端子は転送ゲート89を介して反転ビット線XBL0aと接続されている。転送ゲート89はCMOS構造のゲート素子であり、制御信号WC2と、その制御信号WC2をインバータ85により反転した信号によりオンオフする。このライトアンプ80は、制御信号WC2及びその反転信号により転送ゲート84,89をオフし、ビット線対BL0a,XBL0aをフローティング状態にする。また、図13に示すように、ライトアンプ80に対し、アシストコントローラ90は、NANDゲート91とバッファ92を含む。NANDゲート91は、ライトコントロール信号WCと、ライトアンプ80のインバータ85の出力信号、つまり制御信号WC2を論理反転した信号を出力する。シールド線SLを、低電位側の電源配線VSSに接続してもよい。また、シールド線SLを、半導体基板上に形成した定電圧生成回路に接続してもよい。アシスト線ALを駆動するバッファ53,73のトランジスタサイズを変更することにより、アシスト線ALのレベルを立ち下げるときのスルーレートを調整するようにしてもよい。上記各実施形態はAポートとBポートを有するメモリに具体化したが、3つ以上のポートを有するメモリに適用してもよい。また、アシスト線、ライトアンプ、アシストコントローラをシングルポートメモリに適用してもよい。上記各実施形態は、AポートとBポートのそれぞれからデータの入出力が可能であったが、いずれか一方を読み出し専用又は書き込み専用としたメモリに具体化してもよい。上記各実施形態では、書き込み動作の開始ビット線を高電位側の電源電圧VDDレベルとしたが、レベルを適宜変更してもよい。例えば、低電位側の電源電圧VSSレベルとした場合、アシスト線の電位をLレベルからHレベルへと急峻に遷移させる。上記各実施形態は、CMOS構成のインバータ21,22をクロスカップル接続したセル部20を有するメモリセルC00~C22としたが、例えば、負荷トランジスタをNチャネルMOSトランジスタとする、等のようにセル部を適宜変更してもよい。上記実施形態では、ビット線対間に配置形成したアシスト線の電位を制御してデータの書き込みを行うようにしたが、メモリセルが1本のビット線に接続されたメモリ例えばDRAM:DynamicRandomAccessMemoryに適用してもよい。上記各実施形態に関し、以下の付記を開示する。付記1転送ゲートを介して接続されたビット線に応じた電位を保持するメモリセルと、前記ビット線に沿って形成されたアシスト線と、書き込み動作時に、制御信号に応じたタイミングで前記ビット線の電位をライトデータに応じた電位に遷移させた後、遷移させた前記ビット線をフローティング状態とするライトアンプと、書き込み動作時に、前記制御信号に応じたタイミングで前記アシスト線の電位を遷移させるアシスト線制御回路と、を有することを特徴とする半導体記憶装置。付記2前記アシスト線制御回路は、前記制御信号を遅延した遅延信号と前記制御信号とに基づくパルス信号の第1のエッジに応じて前記ビット線の電位と同じ方向に前記アシスト線を遷移させ、前記パルス信号の第2のエッジに応じて前記ビット線の電位と逆方向に前記アシスト線を遷移させる、ことを特徴とする付記1記載の半導体記憶装置。付記3前記ライトアンプは、前記制御信号を遅延して第2の制御信号を生成し、前記第2の制御信号に基づいて前記ビット線をフローティング状態に制御し、前記アシスト線制御回路は、前記第2の制御信号に基づいて前記アシスト線の電位を制御する、ことを特徴とする付記1又は2記載の半導体記憶装置。付記4前記メモリセルはビット線対に接続され、前記ライトアンプは、前記ライトデータに応じて、前記ビット線対のうちの何れか一方のビット線の電位を第1の電位に保持し、前記ビット線対のうちの何れか他方のビット線の電位を前記第1の電位から第2の電位に遷移させてフローティング状態とする、ことを特徴とする付記1~3のうちの何れか1つに記載の半導体記憶装置。付記5前記メモリセルは、複数のビット線対に接続され、前記ライトアンプは、前記複数のビット線対毎に複数設けられてなる、ことを特徴とする付記1~4のうちの何れか1つに記載の半導体記憶装置。付記6前記ライトアンプは、前記ビット線と高電位側の電源配線との間に接続された第1のトランジスタと、前記ビット線と低電位側の電源配線との間に接続された第2のトランジスタを含むドライバを有し、前記第1のトランジスタを前記ライトデータと前記制御信号に基づいて制御し、前記第2のトランジスタを前記ライトデータと前記第2の制御信号に基づいて制御する、ことを特徴とする付記3~5のうちの何れか1つに記載の半導体記憶装置。付記7前記ライトアンプは、前記ライトデータに応じた信号と前記制御信号を論理演算して生成された信号が供給されるインバータと、前記インバータの出力端子と前記ビット線との間に接続され、前記第2の制御信号に基づいて制御される転送ゲートを含む、ことを特徴とする付記3~5のうちの何れか1つに記載の半導体記憶装置。付記8前記メモリセルの領域上には、高電位側の電源配線と、低電位側の電源配線と、第1のビット線対と、第2のビット線対と、前記第1のビット線対の間に配置された第1のアシスト線と、前記第2のビット線対の間に配置された第2のアシスト線と、前記第1のビット線対と前記第2のビット線対の間配置されたシールド線と、が形成されたことを特徴とする付記5に記載の半導体記憶装置。付記9前記各配線は配置間隔が互いに等しく設定され、前記第1のアシスト線及び前記第2のアシスト線は、他の配線よりも幅が広く形成されたことを特徴とする付記8記載の半導体記憶装置。付記10前記第1のビット線対と前記第1のアシスト線との間の間隔と、前記第1のビット線対と前記第1のアシスト線との間の間隔は、他の配線間の間隔よりも狭く形成されたことを特徴とする付記8記載の半導体記憶装置。付記11前記第1のアシスト線と前記第2のアシスト線には、前記ビット線のそれぞれとメモリセルの転送ゲートとを接続するビアと平行に延びるダミービアが形成されたことを特徴とする付記8記載の半導体記憶装置。付記12メモリセルの転送ゲートに接続されたビット線を、書き込み動作時に、制御信号に応じたタイミングで前記ビット線の電位をライトデータに応じた電位に遷移させた後、遷移させた前記ビット線をフローティング状態とし、前記ビット線に沿って形成されたアシスト線を、書き込み動作時に、前記制御信号に応じたタイミングで前記アシスト線の電位を遷移させる、ことを特徴とする半導体記憶装置の制御方法。"