"複数のメモリアレイと、読み出し動作においては、前記複数のメモリアレイが備えるメモリセルからの読み出しデータを増幅して外部へ出力するリードデータを生成し、書き込み動作においては、外部から供給されるライトデータに基づいて前記メモリセルへの書き込みデータを生成する、前記複数のメモリアレイに共通に設けられたリードライトアンプと、前記複数のメモリアレイ毎に、前記メモリセルと前記リードライトアンプとの間に設けられたスイッチと、読み出し動作において、外部から供給される外部クロックに応じて、前記複数のメモリアレイのうち活性化するメモリアレイの前記スイッチを順次導通させる第1の制御信号を生成する第1の制御回路と、読み出し動作において、前記リードライトアンプを活性化する第2の制御信号を、前記複数のメモリアレイのうち活性化するメモリアレイの個数に基づいて発生する第2の制御回路と、を備えたことを特徴とする半導体装置。前記半導体装置の活性化を指示するアクティブコマンドに応じて、前記複数のメモリアレイのうち2以上のメモリアレイを活性化する第3の制御回路を備え、前記第1の制御回路は、前記アクティブコマンドが供給された後、前記半導体装置にデータ読み出しを指示するリードコマンドに応じて、前記第1の制御信号を生成し、前記第2の制御回路は、前記外部クロックに応じて、第1の制御信号に対して遅延させた前記第2の制御信号を生成することを特徴とする請求項1に記載の半導体装置。前記半導体装置の動作モードが設定されるモードレジスタを備え、前記第3の制御回路は、前記モードレジスタに通常動作モードが設定されると、前記アクティブコマンドとともに供給される前記メモリセルの前記半導体装置における位置を示すロウアドレスに応じて、前記複数のメモリアレイのうちの1つのメモリアレイを活性化し、前記モードレジスタにテスト動作モードが設定されると、前記ロウアドレスのうち前記メモリアレイを選択するロウアドレスを無効にし、残りのロウアドレスに応じて、前記複数のメモリアレイのうちの少なくとも2つ以上のメモリアレイを活性化する、ことを特徴とする請求項2に記載の半導体装置。前記第1の制御回路は、前記モードレジスタに前記テスト動作モードが設定されると、出力レベルの初期値が第1の論理レベルにリセットされるラッチ回路を有し、前記ラッチ回路は、前記リードコマンドの入力により前記出力レベルを前記第1の論理レベルと異なる第2の論理レベルへ変化させ、前記外部クロックと、前記ラッチ回路の出力に応じて前記第1の制御信号を発生する、ことを特徴とする請求項2または請求項3いずれか一項に記載の半導体装置。前記複数のメモリアレイ各々は、複数本のワード線と、複数本のビット線と、複数のメモリセルと、を含むメモリセルアレイと、前記ビット線に接続され、選択された前記ワード線と前記ビット線との交点に設けられたメモリセルが記憶するデータを増幅するセンスアンプと、一端が前記スイッチに接続され、前記センスアンプが増幅したデータを転送するローカルIO線と、前記ローカルIO線と前記センスアンプとを接続するカラムスイッチと、を有し、前記第3の制御回路は、前記通常動作モードにおいては、前記ロウアドレスに応じて、前記複数のメモリアレイのうちの一つの前記ワード線を選択し、前記センスアンプを活性化させて、当該メモリアレイを活性化し、前記テスト動作モードにおいては、前記残りのロウアドレスに応じて、前記2つ以上のメモリアレイそれぞれの前記ワード線を選択し、当該メモリアレイにおける前記センスアンプを活性化させて、当該メモリアレイを活性化し、更に、前記外部クロックとともに前記半導体装置に外部から供給される、前記ビット線の前記半導体装置における位置を示すカラムアドレスに応じて、前記カラムスイッチを導通させて前記ローカルIO線と前記センスアンプとを接続するカラムデコーダを備える、ことを特徴とする請求項3または請求項4いずれか一項に記載の半導体装置。前記テスト動作モードの書き込み動作においては、前記第1の制御回路は、前記複数のメモリアレイのうち活性化するメモリアレイの前記スイッチを導通し、前記第2の制御回路は、前記第2の制御信号の出力を停止するとともに、前記リードライトアンプを活性化する第3の制御信号を出力し、前記リードライトアンプは前記第3の制御信号が入力されると、前記ライトデータを、前記スイッチを介して前記複数のメモリアレイのうち活性化するメモリアレイに供給する、ことを特徴とする請求項3から請求項5いずれか一項に記載の半導体装置。前記リードライトアンプを複数台有し、前記テスト動作モードの読み出し動作においては、前記複数台の前記リードライトアンプの出力を縮約して外部へ前記リードデータを出力し、前記テスト動作モードの書き込み動作においては、前記ライトデータを前記複数台の前記リードライトアンプへ共通に供給する入出力回路、を備えることを特徴とする請求項3から請求項6いずれか一項に記載の半導体装置。半導体装置においては、複数のメモリアレイと、入出力端子DQが接続されるデータ入出力回路との間に、メモリアレイにおけるメモリセルに対するデータの入出力を行なうデータバスRWBSTが設けられている。このデータバスRWBSTは、リードライトアンプに接続されている。半導体装置は、このリードライトアンプにより、メインIO線,ローカルIO線,センスアンプ,ビット線を介して、データバスRWBSTからメモリセルに対してデータの入出力を行なう構成をとっている。ここで、メインIO線及びリードライトアンプは、半導体チップのチップサイズの増大を抑制するため、複数のメモリアレイに対して共通に設けられる。また、パラレルテストにおいては、まず、半導体装置にアクティブコマンドを、ロウアドレスワード線の半導体装置における位置を示すアドレスとともに与え、複数のメモリアレイを活性化する必要がある。ここで、メモリアレイを活性化するとは、当該メモリアレイのワード線を選択し、センスアンプによりビット線の電位を増幅することである。なお、アクティブコマンドとは、半導体装置の内部回路の活性化を指示するコマンドであり、以下ACTコマンドと呼ぶものとする。そして、パラレルテストの書き込み動作においては、このACTコマンドを与えた後に引き続き、ライトコマンドを、カラムアドレスビット線の半導体装置における位置を示すアドレスとともに与える。なお、ライトコマンドとは、半導体装置の外部からのライトデータを、選択されたメモリセルへの書き込むことを指示するコマンドであり、以下、WTコマンドと呼ぶものとする。この書き込み動作の場合、リードライトアンプの駆動能力を十分大きくとれば、それぞれのメモリアレイにおいて選択されるメモリセルに対して同一データを書き込むことが出来る。一方、パラレルテストの読み出し動作においては、ACTコマンドを与えた後に引き続き、リードコマンドを、カラムアドレスとともに与える。なお、リードコマンドとは、選択されたメモリセルの記憶するデータを、半導体装置の外部へリードデータとして出力することを指示するコマンドであり、以下、RDコマンドと呼ぶものとする。この読み出し動作の場合、メインIO線は、複数のメモリアレイで共有されていることから、複数のメモリアレイで選択されたメモリセルのデータをメインIO線に読み出せばデータが衝突する。そのため、複数のメモリアレイを同時に活性化することはできない。メインIO線におけるデータの衝突を防ぐには、上述した構成と異なり、メインIO線毎にリードライトアンプを設けることも考えられる。しかし、これではリードライトアンプの数が増え、チップサイズが増大することになる。そこで、パラレルテストの読み出し動作においては、メインIO線において異なるメモリアレイのメモリセルのデータを衝突させないため、複数のセルアレイを別々に活性化してデータを読み出す必要があった。複数のセルアレイを別々に活性化するには、2回以上のACTコマンド、RDコマンドをセットで与え、さらに、この各セットには、プリチャージコマンドワード線を選択する回路等の内部回路を非活性化するコマンド、以下PREコマンドが含まれる。そのため、パラレルテストの時間が増大してしまうという問題があった。本発明は、複数のメモリアレイと、読み出し動作においては、前記複数のメモリアレイが備えるメモリセルからの読み出しデータを増幅して外部へ出力するリードデータを生成し、書き込み動作においては、外部から供給されるライトデータに基づいて前記メモリセルへの書き込みデータを生成する、前記複数のメモリアレイに共通に設けられたリードライトアンプと、前記複数のメモリアレイ毎に、前記メモリセルと前記リードライトアンプとの間に設けられたスイッチと、読み出し動作において、外部から供給される外部クロックに応じて、前記複数のメモリアレイのうち活性化するメモリアレイの前記スイッチを順次導通させる第1の制御信号を生成する第1の制御回路と、読み出し動作において、前記リードライトアンプを活性化する第2の制御信号を、前記複数のメモリアレイのうち活性化するメモリアレイの個数に基づいて発生する第2の制御回路と、を備えたことを特徴とする半導体装置である。本発明の半導体装置によれば、パラレルテストの読み出し動作において、第1の制御回路が第1の制御信号を出力することにより、活性化されるメモリアレイ各々に設けられたリードライトアンプとの間のスイッチの開閉導通を順次行う。また、リードライトアンプは、第2の制御回路が出力する第2の制御信号により、活性化されるメモリアレイの個数回だけ活性化される。これにより、ACTコマンド及びロウアドレスを1回与えて、複数のメモリアレイを同時に活性化しても、続いてRDコマンド及びカラムアドレスを与えることにより、メインIO線上でデータが衝突することなく、複数のメモリアレイ各々における選択されたメモリセルのデータを読み出すことができる。そのため、リードライトアンプの台数が増えることなく、チップサイズの増大を抑制できる。また、半導体装置にACTコマンド及びロウアドレスを2回以上与える必要はなくなり、パラレルテストの時間の増大を抑制できる。さらに、一つのACTコマンドに対して一つのRDコマンドを与えても、ACTコマンドにより活性化された複数のメモリアレイのうち、後にデータが読み出されるメモリセルを含むメモリアレイも、最初にデータが読み出されるメモリセルを含むメモリアレイと同様に、同じACTコマンドにより活性化される。これにより、tRCDmin時間ACTコマンドを与えてからRDコマンドを与えるまでの時間の評価を、評価精度を落とすことなく行なうこともできる。本発明の課題を解決する技術思想の代表的な一例は、以下に示される。但し、本発明の請求内容は、この技術思想に限られず、本発明の請求項に記載の内容であることは言うまでもない。図1は、本発明の技術思想を説明するための図である。図1において、半導体装置10は、複数のセルアレイ0~セルアレイn-1nは2以上の自然数を含んで構成される。各セルアレイは、セルアレイ0について示すように、Xデコーダ12aで選択されるワード線WLとビット線対D,DBの交差する点それぞれに配置された複数のメモリセルMCから成り立っている。ビット線対D,DBは、センスアンプSAに接続される。半導体装置10は、外部クロックCKに同期して、例えば外部クロックCKの立ち上がりに同期してACTコマンドを取り込み、このACTコマンドとともに取り込むワード線選択用ロウアドレスに基づいて、このロウアドレスに対応するワード線WLをHレベルに駆動する。これにより、このワード線WLに接続されたメモリセルMCが選択され、メモリセルMCからデータが読み出されることにより、ビット線対D,DBに差電位が生じる。センスアンプSAは、この差電位の増幅を行うセルアレイ0が活性化される。この後、半導体装置10は、外部クロックの立ち上がりに同期してRDコマンドを取り込むと、このRDコマンドとともに取り込むビット線選択用カラムアドレスに基づいて、Yデコーダ13aを活性化させ、カラムアドレスに対応するカラムスイッチ選択信号線CSLを活性化する。これにより、カラムスイッチCSWが開き、ビット線対D,DB、以下ビット線BLとローカルIO線対LIOT,LIOB、以下ローカルIO線LIOが接続される。図1において、ローカルIO線LIOは、スイッチMLSWスイッチを介してメインIO線対メインIO線MIOとするに接続される。また、セルアレイ0とは異なるセルアレイ1~セルアレイn-1に対応して設けられたローカルIO線対図示せずは、スイッチMLSWnを介してセルアレイ0と同じくメインIO線MIOに接続される。リードライトアンプRWAMP、及びメインIO線MIOは、セルアレイ0~セルアレイn-1に対し一組設けられ、共通に用いられる。このリードライトアンプRWAMPは、リードイネーブル信号DAE第1の制御信号により活性化される。データ制御回路14第2の制御回路は、RDコマンドに応じて、例えばRDコマンドが外部クロックCKの立ち上がりに同期して取り込まれると、この外部クロックCKの立ち上がりに応じて、第1の制御信号DAEを非活性レベルLレベルから活性レベルHレベルに変化させてリードライトアンプRWAMPに対して出力する。通常動作モードにおいては、セルアレイ0~セルアレイn-1のうち一つのセルアレイが、ACTコマンド及びロウアドレス入力により活性化される。活性化されたセルアレイセルアレイ0とするにおいて、選択されたメモリセルからデータが読み出され、センスアンプSAにより増幅される。続いて、RDコマンド及びカラムアドレス入力により、ビット線BLとローカルIO線LIOとが接続され、選択されたメモリセルのデータが、ローカルIO線に読み出される。また、TSWE生成回路12b第1の制御回路を構成するは、ロウアドレスのうち一部のビットにより、活性化されるセルアレイ0に対応して設けられるスイッチMLSW0を導通させるスイッチ制御信号LMIOSW1第1の制御信号を、スイッチMLSW0に対して出力する。これにより、セルアレイ0におけるローカルIO線LIOがメインIO線MIOに接続される。リードライトアンプRWAMPは、リードコマンド入力から所定時間経過後に、データ制御回路14から第1の制御信号データイネーブル信号DAEが入力されると、メインIO線MIOを増幅し、増幅結果をデータバスRWBSTに出力する。なお、所定時間経過後とは、このときセンスアンプSAが活性化されており、センスアンプSAはビット線BL、ローカルIO線LIO、メインIO線MIO各々の差電位を増幅しているが、メインIO線MIOに、リードライトアンプRWAMPが増幅できるに十分な差電位が生じた後に、という意味である。データバスRWBSTの他方は、入出力インターフェース16に接続され、入出力インターフェース16は、データバスRWBSTから入力されるリードライトアンプRWAMPの増幅結果、つまり選択されたメモリセルが記憶するデータを、リードデータ読み出しデータとして、データ入出力端子DQから半導体装置10の外部へ、例えばテスタ、メモリコントローラなどに対して出力する。一方、テスト動作モードにおいては、セルアレイ0~セルアレイn-1のうち複数のセルアレイが活性化される。本説明では、n個の全てのセルアレイが活性化されるものとするが、このうち、例えば2個のセルアレイが活性化される構成であっても勿論構わない。この場合、ACTコマンド及びロウアドレス入力により、n個の全てのセルアレイが活性化され、活性化されたn個のセルアレイ各々において、選択されたメモリセルからデータが読み出され、センスアンプSAにより増幅される。続いて、RDコマンド及びカラムアドレス入力により、活性化されたn個のセルアレイ各々において、ビット線BLとローカルIO線LIOとが接続され、選択されたメモリセルのデータがローカルIO線に読み出される。また、TSWE生成回路12bは、n個のセルアレイに対応して設けられるn個のスイッチMLSW0~MLSWn-1を順次導通させるスイッチ制御信号LMIOSW0~LMIOSWn-1第1の制御信号を、外部クロックCKの立ち上がりに同期させてスイッチMLSW0~MLSW0に対して出力する。これにより、セルアレイ0~セルアレイn-1各々におけるローカルIO線LIOが、外部クロックCKの立ち上がりに同期して順次メインIO線MIOに接続される。リードライトアンプRWAMPは、外部クロックCKの立ち上がりに同期してデータ制御回路14からn回入力される第1の制御信号DAEにより、メインIO線MIOを増幅し、n個の増幅結果を時系列にデータバスRWBSTに出力する。入出力インターフェース16は、データバスRWBSTから入力されるリードライトアンプRWAMPの増幅結果、つまりn個のセルアレイ各々において選択されたメモリセルが記憶するデータを、リードデータ読み出しデータとして、データ入出力端子DQから半導体装置10の外部へ順次出力する。なお、入出力インターフェース16を、n個のデータをシリアルに出力する構成ではなく、このうちの数ビットを縮約し、この縮約データをデータ入出力端子DQから出力する構成としてもよい。このように、半導体装置10では、一つのACTコマンド入力により、リードライトアンプRWAMPを供給する複数のセルアレイを活性化し、その後リードコマンド、及びカラムアドレス入力により、活性化したセルアレイ各々において選択されたメモリセルのデータをローカルIO線LIOへ読み出す。リードライトアンプRWAMPは、外部クロックCKに同期して、活性化されたセルアレイのローカルIO線LIOと順次メインIO線MIOを介して接続され、メインIO線MIOに生じる差電位を増幅し、後段の入出力インターフェース16に出力する。これにより、パラレルテストを行うために、リードライトアンプRWAMPを活性化するセルアレイの個数に応じて増加させる必要はなく、チップ面積の増大を抑制できる。また、ACTコマンドの複数回入力は不要となるので、パラレルテストの試験時間の増大を抑制できる。また、図2は、ビット線対D、DBの電位変化を示したタイミングチャートであり、センスアンプSAによる増幅の際の電位変化、及びカラムスイッチCSW導通後の電位変化の様子を示している。図2において、VARYはセルアレイ0~セルアレイn-1、つまりセンスアンプSAを駆動する電圧を示し、SEはセンスアンプSAを活性化するセンスアンプ活性化信号を示している。この図2に示すように、ワード線WLによるメモリセル選択後、ビット線対には、メモリセルの容量、及びビット線の容量に応じた差電位が生じる。その後、Xタイミング生成回路11図1において不図示がセンスアンプ活性化信号SEを出力してセンスアンプSAを駆動することにより、ビット線DはH側へ、ビット線DBはL側へ増幅される。例えば、センスアンプSAを構成する対をなすトランジスタペアトランジスタの特性電流電圧特性、閾値電圧特性が、半導体装置10の製造上のばらつきトランジスタのL寸法の出来上がりばらつき、イオン注入の際の不純物濃度のばらつきなどに起因して、大きく異なってしまう場合がある。或いは、容量値が小さく出来上がるメモリセルMCがある場合、ワード線WL選択時のビット線対の差電位が小さくなり、センスアンプSAによるビット線対の増幅に時間を要する場合もある。これらの場合に、カラムスイッチ選択信号線CSLの電位が活性レベルHレベルになり、カラムスイッチCSWが導通してビット線対がローカルIO線対と接続されると、ビット線対の差電位が小さくなり、この差電位がセンスアンプのオフセット電圧ペアトランジスタの特性ばらつきを含めた判定閾値電圧以下になってしまうと、図2に示すようにH側に増幅されているビット線DがL側へ、L側へ増幅されているビット線DBがH側へ増幅してしまう誤動作が発生する。この誤動作は、ワード線を活性化してから、カラムスイッチCSWを導通するまでの時間を短くすれば、ビット線対の差電位の少ない状態になりやすくなり、生じやすくなる。そのため、誤動作を生じないように、ワード線を活性化する時刻を規定するコマンドであるACTコマンドを入力する時刻と、カラムスイッチを導通する時刻を規定するコマンドであるRDコマンドを入力する時刻との間の時間tRCDmin時間が、半導体装置の製品仕様上で定められている。半導体装置10では、このtRCDmin時間が、図2で示す外部クロックCKの2周期分の時間である。通常動作モードでは、このtRCDmin時間の評価を、ACTコマンド、RDコマンド、PREコマンドの3コマンドを1組のコマンドとして、セルアレイ0~セルアレイ3各々のセルアレイ毎に1組のコマンドを与えて行なう必要がある。これに対して、テスト動作モードでは、1組のコマンドで、ACTコマンドに応じて複数のセルアレイを活性化し、2番目以降にリードライトアンプRWAMPで読み出すセルアレイについてもRDコマンドに応じてカラムスイッチを導通し、ビット線対とローカルIO線対を接続する。つまり、2番目以降にリードライトアンプRWAMPで読み出すセルアレイについても、tRCDmin時間でビット線対とローカルIO線対を接続することができるので、センスアンプが誤動作した場合であっても、誤動作した結果を読み出すことができる。そのため、tRCDmin時間の評価等の評価において、スクリーニング精度を落とすことなく、試験時間を短縮することができる。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図3は、本発明を半導体装置10、例えばクロックに同期して動作するSDRAMシンクロナスダイナミックランダムアクセスメモリに適用した場合の半導体装置10の概略構成を示す。なお、図3に示されている各回路ブロックは、全て単結晶シリコンのような1個の半導体チップ上に形成される。各回路ブロックは、例えば、PMOSトランジスタP型チャネルMOSトランジスタ及びNMOSトランジスタN型チャネルMOSトランジスタ等の複数のトランジスタで構成される。半導体装置10は、メモリセルアレイ9、Xタイミング生成回路11、Yタイミング生成回路13、データ制御回路14、リードライトアンプ群15a、入出力インターフェース16、内部クロック生成回路内部CLK生成回路17、コマンド入力回路18及びDLL回路19DelayLockedLoopを含んで構成される。図3において、CK及び/CKはクロック入力、CKEはクロックイネーブル入力、/CSはチップセレクト入力、/RASはロウアドレスストローブ入力、/CASはカラムアドレスストローブ入力、/WEはライトイネーブル入力、ADDはアドレス入力、そして、BAはバンクアドレス入力である。図3に示す半導体装置10は、クロック入力CK及び/CKに同期して入力される/CS、/RAS、/CAS及び/WEの論理レベルの組み合わせにより決まるRead、Write、Ref等のコマンドが入力されると、通常動作モードにおいて、入力されるコマンドに応じた読み出し、書き込み、リフレッシュ等の動作を行う。また、図3に示す半導体装置10は、テストコマンドが入力されると、テスト動作モードにおいて、パラレルテストに応じた動作を行う。ここで、内部CLK生成回路17は、外部からクロック信号CK,/CK及びクロックイネーブル信号CKEが入力され、内部クロック信号を生成する回路である。この内部クロック信号は、コマンド入力回路18、Xタイミング生成回路11、Yタイミング生成回路13、データ制御回路14に分配され、各回路の動作タイミングの基準とされる。コマンド入力回路18は、リードコマンドRDコマンドやライトコマンドWTコマンドなどの動作コマンドを解読し、動作コマンドを実行するための各種の信号を生成し、Xタイミング生成回路11、Yタイミング生成回路13及びデータ制御回路14に供給する回路である。動作コマンドとしては、外部から、チップセレクト信号/CS、ローアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、ライトイネーブル信号/WEを用いて入力される。本実施形態において、テストコマンドTESTコマンドも、上記信号の論理レベルの組合せでコマンド入力回路18に入力され、解読される。また、コマンド入力回路18は、モードレジスタ18aを有し、TESTコマンドが入力されると、テスト信号本実施形態においては、後述するテスト信号TPARA、モードレジスタリセット信号MRSTを、Xタイミング生成回路11、データ制御回路14に出力する。Xタイミング生成回路11は、外部から入力されるアドレス信号A0~A9及びバンクアドレス信号BA0,BA1,BA2のうち、メモリセルアレイ9の行を選択するためのロウアドレスが入力される回路である。また、Yタイミング生成回路13は、外部から入力されるアドレス信号A0~A13のうち、メモリセルアレイ9の列を選択するためのカラムアドレスが入力される回路である。メモリセルアレイ9は、本実施形態においてm例えばm=8個のバンクBank0-Bankm-1により構成されている。各バンクは、メモリアレイを複数列本実施形態では4列、ワード線WLと並行に配置して構成される。以下、本実施形態の説明では、バンクアドレスBA0-BA2により選択されるバンクはバンクBank0であるものとして説明する。バンクBank0において、メモリアレイ0~メモリアレイ3各々は、複数のワード線WLと、複数のビット線BLと、これらの交点に設けられた複数のメモリセルMCから構成される。また、メモリアレイ0~メモリアレイ3各々は、メモリセルMCから読み出された情報を増幅する等の動作を行う複数のセンスアンプSAからなるセンスアンプ領域と、複数のビット線BLとローカルIO線とを接続する複数のカラムスイッチCSWからなるカラムスイッチ領域と、を備えている。ここで、センスアンプSAは、読み出し動作において、各メモリアレイのビット線BL上に現れるメモリセルからの微弱なデータ信号を増幅する回路である。また、書き込み動作においては、ビット線を介してメモリセルへデータを書き込む回路である。センスアンプの動作タイミングは、Xタイミング生成回路11から出力される不図示のセンスアンプ駆動信号により制御される。メモリアレイ0~3は、X制御回路12と、YDEC13aによって制御される。これらの制御回路各々は、それぞれXタイミング生成回路11、Yタイミング生成回路13が出力する制御信号によって制御される。X制御回路12は、XデコーダXDEC12a、TSWE生成回路12b及びLMIOSW生成回路12c0~12c3第1の制御回路を含んで構成される。このうち、XデコーダXDEC12aは、Xタイミング生成回路11が出力するロウアドレス信号に基づき、ワード線を択一的に選択する回路である。また、TSWE生成回路12bは、スイッチMLSW0~MLSW3に対して導通制御信号を出力する回路であり、各スイッチはこの導通制御信号に基づきローカルIO線LIOとメインIO線MIOとの接続を行う詳細後述。また、YDEC13aは、Yタイミング生成回路13が出力するカラムアドレス信号に基づき、カラムスイッチ選択信号をカラムスイッチCSWに対して出力する回路であり、各カラムスイッチは、このカラムスイッチ選択信号に基づきメモリアレイ0~メモリアレイ3各々において、ビット線とローカルIO線を接続する。メモリアレイ0~3、リードライトアンプ群15a及び入出力インターフェース16は、データ転送用バス101、データバスRWBST、及びメインIO線MIOを介して接続される。リードライトアンプ群15aは、複数のリードライトアンプRWAMPを備え、読み出し動作において、メインIO線を介してセルアレイから入力されるデータを増幅して、データバスRWBSTを介して入出力インターフェース16に対して出力する。また、リードライトアンプ群15aは、書き込み動作において、データバスRWBSTを介して入出力インターフェース16から入力されるデータに基づいて、メインIO線MIOを駆動し、セルアレイにおけるスイッチMLSW、ローカルIO線LIO、及びビット線BLを介して選択されたメモリセルへデータを書きこむ。データ制御回路14は、リードライトアンプ群15aの読み出し動作、及び書き込み動作を制御する制御信号詳細後述をリードライトアンプ群15aに対して出力する。入出力インターフェース16は、外部端子へのデータDQの出力と、外部端子からのデータDQの入力を行う回路である。DLL回路19は、外部のクロック信号CK,/CKを遅延させて、入出力インターフェース16の動作タイミングを定める内部クロック信号を生成する回路である。本実施形態において、半導体装置10は、データDQを取り込む入出力端子を複数備える。入出力インターフェース16は、書き込み動作において、データ転送用バス101を介して外部端子から入力されるデータDQライトデータを、DLL回路19から入力される内部クロックに同期させて、リードライトアンプ群15aに対してデータバスRWBSTを介して出力する。また、入出力インターフェース16は、読み出し動作において、リードライトアンプ群15aからデータバスRWBSTを介して入力されるデータを、DLL回路19から入力される内部クロックに同期させて、データ転送用バス101を介して外部端子からデータDQリードデータを出力する。続いて、本実施形態の特徴部分であるメモリセルから入出力インターフェース16までのデータ転送経路について、図4を用いて詳述する。図4は、メモリアレイにおけるメモリセルが、ビット線、センスアンプSA、カラムスイッチCSW、ローカルIO線LIO、スイッチMLSW、メインIO線MIO、リードライトアンプ群15a、及びデータバスRWBSTを介して入出力インターフェース16へ接続されていることを示している。図4に示すメモリアレイ0~メモリアレイ3は、複数のワード線、複数のビット線及びそれらの交点に設けられたメモリセルより構成される同一容量のセルアレイである。例えば、セルアレイ0は、ロウアドレスX0~X7の8ビットの論理レベルの組み合わせ、及びロウアドレスX8~X9の2ビットの論理レベルの組み合わせがX8、X9=0、0である組み合わせにより選択される256本のワード線を備えている。また、セルアレイは0、カラムアドレスY1~Y8の8ビットの論理レベルの組み合わせにより、4本が同時にそれぞれ4本のローカルIO線LIOへと接続される合計1024組のビット線対を備えている。そして、セルアレイ0は、これらのワード線とビット線対のいずれか一方のビット線との交点に設けられた合計256kビットのメモリセルを備えている。同様に、メモリアレイ1~メモリアレイ3も256kビットのメモリセルから構成される。しかし、メモリアレイ1におけるワード線は、ロウアドレスX8~X9の2ビットの論理レベルの組み合わせがX8、X9=1、0のときに、ロウアドレスX0~X7の8ビットの論理レベルの組み合わせにより選択される。また、メモリアレイ2におけるワード線は、ロウアドレスX8~X9の2ビットの論理レベルの組み合わせがX8、X9=0、1のときに、ロウアドレスX0~X7の8ビットの論理レベルの組み合わせにより選択される。また、メモリアレイ3におけるワード線は、ロウアドレスX8~X9の2ビットの論理レベルの組み合わせがX8、X9=1、1のときに、ロウアドレスX0~X7の8ビットの論理レベルの組み合わせにより選択される。セルアレイ0において、256本のワード線のうち1本のワード線の選択を行なうのが図4に示すXデコーダXDEC12a0であり、セルアレイ1~セルアレイ3においても同様にXデコーダXDEC12a1~XデコーダXDEC12a3不図示がワード線の選択を行なう。通常動作モードにおいては、図3に示すXタイミング生成回路11が、ロウアドレスX0T~X9T、及びこれらの反転信号であるロウアドレスX0B~X9Bを、XデコーダXDEC12a0~XデコーダXDEC12a3に出力する。これにより、セルアレイ0~セルアレイ3におけるXデコーダのうちの一台のXデコーダが一本のワード線を選択する。一方、テスト動作モードにおいては、Xタイミング生成回路11は、ロウアドレスX9T、及びこの反転信号であるロウアドレスX9Bの論理レベルをいずれもHレベルにする。これにより、セルアレイ0~セルアレイ3におけるXデコーダのうち、セルアレイ0及びセルアレイ2、または、セルアレイ1及びセルアレイ3のいずれか一方の組において、2台のXデコーダがそれぞれ一本のワード線を選択する。つまり、4つのセルアレイのうち2つのセルアレイにおいて、それぞれ一本のワード線が選択される。このように、Xタイミング生成回路11は、通常動作モード、テスト動作モードにおいて、XデコーダXDECのワード線選択動作を制御するが、ワード線選択動作の所定期間経過後メモリセルからのデータがビット線に十分読み出された後、ワード線選択を実行するXデコーダがあるセルアレイのセンスアンプSAを全て活性化する。これにより、活性化されたセンスアンプSAは、ビット線対の間に生じた差電位を増幅し、ビット線対を構成するビット線に接続されるメモリセルが記憶するデータを、HレベルまたはLレベルへと駆動する。カラムスイッチ選択信号線CSLjを駆動し、カラムスイッチCSWを導通するのが、図4に示すYデコーダ13aである。図3に示すYタイミング生成回路13が、カラムアドレスY1T~Y8T、及びこれらの反転信号であるカラムアドレスY1B~Y8Bを、Yデコーダ13aに出力する。これにより、Yデコーダ13aは、セルアレイ0~セルアレイ3各々における4個のカラムスイッチCSWを導通させる。各セルアレイにおいて導通される4個のカラムスイッチCSWは、それぞれビット線対とローカルIO線対とを接続する。例えば、セルアレイ0においては、図4に示すように、ビット線対D01、DB01がローカルIO線対LIOT000、LION000と、ビット線対D02、DB02がローカルIO線対LIOT001、LION001と、ビット線対D03、DB03がローカルIO線対LIOT010、LION010と、ビット線対D03、DB03がローカルIO線対LIOT011、LION011と、それぞれ接続される。他のセルアレイ1~セルアレイ3においても、4組のカラムスイッチにより、4組のビット線対がそれぞれ4組のローカルIO線対と接続される。セルアレイ0~セルアレイ3に設けられたスイッチMLSW0図4に示す4個のスイッチMLSW01~MLSW04から構成される~スイッチMLSW3は、それぞれローカルIO線対とメインIO線対とを接続するスイッチである。これらのスイッチの開閉は、図4に示すTSWE生成回路12bと、各セルアレイに設けられたLMIOSW生成回路12c0~LMIOSW生成回路12c3これらを総称して第1の制御回路というにより制御される。LMIOSW生成回路12c0~LMIOSW生成回路12c3は全て同一の回路構成であり、3入力1出力のナンド回路とインバータ回路により構成される。LMIOSW生成回路12c0は、図4に示すように、ナンド回路37、インバータ回路38から構成される。ナンド回路37は、ロウアドレス信号X8B、X9B、及び制御信号TSWE0が入力される。インバータ回路38は、入力がナンド回路37の出力に接続され、スイッチ制御信号LMIOSW0を出力する。通常動作モードでは、TSWE生成回路12bが出力する制御信号TSWE0及び制御信号TSWE1はいずれもHレベルであり、LMIOSW生成回路12c0~LMIOSW生成回路12c3のうち一つのLMIOSW生成回路が,Xタイミング生成回路11が出力するロウアドレスX8、及びロウアドレスX9の論理レベルにより、活性レベルHレベルのスイッチ制御信号LMIOSWを、スイッチMLSWに出力する。これにより、スイッチMLSWはローカルIO線対とメインIO線対とを接続する。一方、テスト動作モードの読み出し動作では、TSWE生成回路12bは、制御信号TSWE0及び制御信号TSWE1を、制御信号TSWE1、制御信号TSWE0の順番に、ワンショットでLレベルへ遷移させる。これにより、ロウアドレスX8の論理レベルが同じ2つのセルアレイセルアレイ0とセルアレイ2、或いはセルアレイ1とセルアレイ3のうち、制御信号TSWE0が入力されるLMIOSW生成回路が、制御信号TSWE1が入力されるLMIOSW生成回路より先に、Hレベルのスイッチ制御信号LMIOSWを、スイッチMLSWに出力する。また、制御信号TSWE1が入力されるLMIOSW生成回路がHレベルのスイッチ制御信号LMIOSWを、スイッチMLSWに出力するとき、制御信号TSWE0が入力されるLMIOSW生成回路は、スイッチ制御信号LMIOSWをLレベル非活性レベルに変化させる。これにより、テスト動作モードの読み出し動作では、2つの活性化されたセルアレイのローカルIO線対とメインIO線対との接続が時系列に行われ、2つの活性化されたセルアレイのローカルIO線対同士が、共有するメインIO線対を介して接続されることはない。つまり、2つの活性化されたセルアレイにおいて選択されたメモリセルのデータがメインIO線対で衝突することはない。また、テスト動作モードの書き込み動作では、TSWE生成回路12bが出力する制御信号TSWE0及び制御信号TSWE1はいずれもHレベルであり、通常動作モードと同じく、活性化されたセルアレイのローカルIO線対とメインIO線対とが接続される。つまり、この場合活性化されたセルアレイは2アレイであるので、2つの活性化されたセルアレイのローカルIO線対同士が、共有するメインIO線対を介して接続される。リードライトアンプRWAMPは、2つの活性化されたセルアレイの選択されたメモリセルロウアドレスX9のみロウアドレスが異なるメモリセルへ同一データを書き込みこととなる。なお、TSWE生成回路12bの構成及び動作の詳細については後述する。セルアレイ0においては、図4に示すように、ローカルIO線対LIOT000、LION000がスイッチMLSW01によりメインIO線対MIOT00、MION00と、ローカルIO線対LIOT001、LION001がスイッチMLSW02によりメインIO線対MIOT01、MION01と、ローカルIO線対LIOT010、LION010がスイッチMLSW03によりメインIO線対MIOT10、MION10と、ローカルIO線対LIOT011、LION011がスイッチMLSW04によりメインIO線対MIOT11、MION11と、それぞれ接続される。他のセルアレイ1~セルアレイ3においても、4組のスイッチMLSWにより、4組のローカルIO線対がそれぞれ4組のメインIO線対セルアレイ0と同じメインIO線対と接続される。つまり、本実施形態において、各メインIO線対は、セルアレイ0~セルアレイ3により共通に設けられている。なお、スイッチMLSWの構成については後述する。リードライトアンプ群15aは、これら4組のメインIO線対各々に対応した4台のリードライトアンプRWAMPRWAMP00、RWAMP01、RWAMP10、RWAMP11により構成される。各リードライトアンプRWAMPを駆動し、リードライトアンプRWAMPの読み出し動作、書き込み動作における制御を行なうが、図3に示すデータ制御回路14第3の制御回路である。データ制御回路14は、カラムアドレスY9の論理レベルに基づいて、データイネーブル信号DAE、プリチャージ信号PMIOB、及びライトイネーブル信号WAEを、これら各リードライトアンプRWAMPに出力し、リードライトアンプRWAMPの読み出し動作、書き込み動作における制御を行なう。通常動作モードでは、カラムアドレス信号Y9T、カラムアドレス信号Y9Bのいずれか一方がHレベルであり、データ制御回路14は、読み出し動作において、データイネーブル信号DAEを活性レベルHレベルに変化させて、リードライトアンプRWAMPの読み出し動作の制御を行なう。リードライトアンプ群15aにおける4台のリードライトアンプRWAMPのうち、2台のリードライトアンプRWAMPがメインIO線対の差電位を増幅し、増幅結果をデータバスRWBSTへ出力する。また、データ制御回路14は、書き込み動作において、ライトイネーブル信号WAEを活性レベルHレベルに変化させて、リードライトアンプRWAMPの書き込み動作の制御を行なう。リードライトアンプ群15aにおける4台のリードライトアンプRWAMPのうち、2台のリードライトアンプRWAMPがデータバスRWBSTの論理レベルに基づき、メインIO線対を駆動する。一方、テスト動作モードでは、カラムアドレス信号Y9T、カラムアドレス信号Y9BのいずれもHレベルであり、データ制御回路14は、読み出し動作において、データイネーブル信号DAEを活性レベルHレベルに変化させて、リードライトアンプRWAMPの読み出し動作の制御を行なう。リードライトアンプ群15aにおける4台のリードライトアンプRWAMP各々が、時系列にメインIO線対の差電位を増幅し、増幅結果をデータバスRWBSTへ出力する。また、データ制御回路14は、書き込み動作において、ライトイネーブル信号WAEを活性レベルHレベルに変化させて、リードライトアンプRWAMPの書き込み動作の制御を行なう。リードライトアンプ群15aにおける4台のリードライトアンプRWAMP各々が、データバスRWBSTの論理レベルに基づき、メインIO線対を同時に駆動する。なお、リードライトアンプRWAMPの構成については後述する。図4に示すように、4台のリードライトアンプRWAMP各々と入出力インターフェース16との間は、それぞれデータバスRWBSTにより接続される。具体的には、データバスRWBST00がリードライトアンプRWAMP00と入出力インターフェース16とを接続し、データバスRWBST01がリードライトアンプRWAMP01と入出力インターフェース16とを接続し、データバスRWBST10がリードライトアンプRWAMP10と入出力インターフェース16とを接続し、データバスRWBST11がリードライトアンプRWAMP11と入出力インターフェース16とを接続する。これら4本のデータバスRWBSTには、それぞれインバータ回路で構成されるフリップフロップ31が接続されており、フローティング電位になることが防止される。つまり、フリップフロップ31により、4本のデータバスRWBSTは、読み出し動作及び書き込み動作において、それぞれリードライトアンプRWAMP及び入出力インターフェース16の出力によりHレベルまたはLレベルのいずれか一方に固定される。入出力インターフェース16は、EXOR排他的論理和回路32、排他的論理和回路33及びデータ入出力回路34より構成され、データ入出力端子DQiとデータバスRWBSTとの間でデータのやり取りを行なう。入出力インターフェース16は、通常動作モードの読み出し動作においては、テスト信号TPARAがLレベルであり、4本のデータバスRWBSTのうちリードライトアンプRWAMPにより活性化された2本のRWBSTの論理レベルに基づいて、データ入出力端子DQiから読み出しデータリードデータをシリアルに出力する。具体的には、カラムスイッチ選択信号線CSLがYデコーダ13aによりHレベルに駆動され、かつ、カラムアドレスY9TがLレベルのとき、リードライトアンプRWAMP00及びRWAMP01が活性化され、データバスRWBST00及びデータバスRWBST01が、図4に示すメモリセルMC01、メモリセルMC02が記憶するデータに応じて駆動される。入出力インターフェース16は、この順番に、つまりカラムアドレスY0の論理レベルがLY0T=Lレベルのメモリセルのデータを先に、カラムアドレスY0の論理レベルがHY0B=Lレベルのメモリセルのデータを後に、それぞれ外部クロックの立ち上がり、立下りに応じて入出力端子DQiへ出力する。また、入出力インターフェース16は、通常動作モードの書き込み動作においては、テスト信号TPARAがLレベルであり、データ入出力端子DQiからシリアルに入力される書き込みデータライトデータに基づいて、4本のデータバスRWBSTを駆動する。具体的には、外部クロックの立ち上がり、立下りに応じて入力されるライトデータのうち先に入力されるデータに基づいて、データバスRWBST00及びRWBST10を駆動し、後に入力されるデータに基づいて、データバスRWBST01及びRWBST11を駆動する。カラムアドレスY9TがLレベルのとき、リードライトアンプRWAMP00及びRWAMP01が活性化され、リードライトアンプRWAMP00及びRWAMP01が活性化され、メモリセルMC01、メモリセルMC02にデータが書き込まれる。一方、入出力インターフェース16は、テスト動作モードの読み出し動作においては、テスト信号TPARAがHレベルであり、4本のデータバスRWBSTのうちリードライトアンプRWAMPにより活性化された4本のRWBSTの論理レベルに基づいて、データ入出力端子DQiから読み出しデータリードデータをシリアルに出力する。具体的には、カラムスイッチ選択信号線CSLがYデコーダ13aによりHレベルに駆動され、かつ、カラムアドレスY9T、及びY9BがHレベルとなり、4台のリードライトアンプRWAMPが活性化され、4本のデータバスRWBSTが、図4に示すメモリセルMC01~メモリセルMC04が記憶するデータに応じて駆動される。入出力インターフェース16におけるEXOR排他的論理和回路32は、データバスRWBST00とデータバスRWBST10との排他的論理和を演算し、この演算結果TRSULT0をデータ入出力回路34に対して出力する。データ入出力回路34は、外部クロックの立ち上がりに応じて入出力端子DQiへ、演算結果TRSULT0を出力する。入出力インターフェース16におけるEXOR排他的論理和回路33は、データバスRWBST01とデータバスRWBST11との排他的論理和を演算し、この演算結果TRSULT1をデータ入出力回路34に対して出力する。データ入出力回路34は、外部クロックの立ち下がりに応じて入出力端子DQiへ出力する。つまり、入出力インターフェース16は、セルアレイ0における4個のメモリセルのデータを、2ビットに縮約して、この2ビットのリードデータを外部クロックの立ち上がり及び立下りに応じて入出力端子DQiから出力する。この間、リードライトアンプRWAMPはいったん非活性化され、セルアレイ2における4個のメモリセルメモリセルMC01~MC04と、ワード線の位置を示すロウアドレスX9の1ビット違いのメモリセルからスイッチMLSW2を介して入力されるデータを増幅し、4本のデータバスを駆動する。入出力インターフェース16は、セルアレイ2における4個のメモリセルのデータを、2ビットに縮約して、この2ビットのリードデータを、次の外部クロックの立ち上がり及び立下りに応じて入出力端子DQiから出力する。つまり、入出力インターフェース16は、テスト動作モードの読み出し動作においては、活性化された2つのメモリアレイにおけるそれぞれ4個、合計8個のメモリセルのデータを、4ビットに縮約して、縮約した4ビットのデータを、外部クロックの2回の立ち上がり及び立ち下がりに応じて、データ入出力端子DQiから出力する。また、入出力インターフェース16は、テスト動作モードの書き込み動作においては、テスト信号TPARAがHレベルであり、データ入出力端子DQiからシリアルに入力される書き込みデータ2ビットライトデータに基づいて、4本のデータバスRWBSTを駆動する。具体的には、外部クロックの立ち上がり、立下りに応じて入力されるライトデータのうち先に入力されるデータに基づいて、データバスRWBST00及びRWBST01を駆動し、後に入力されるデータに基づいて、データバスRWBST10及びRWBST11を駆動する。カラムアドレスY9T及びカラムアドレスY9BはともにHレベルであるので、4台のリードライトアンプRWAMPが活性化され、セルアレイ0に設けられたスイッチMLSW0、セルアレイ2に設けられたスイッチMLSW2を介して、セルアレイ0における4個のメモリセルMC01~メモリセルMC04、及びセルアレイ2における4個のメモリセルにデータが書き込まれる。つまり、入出力インターフェース16は、テスト動作モードの書き込み動作においては、活性化された2つのメモリアレイにおけるそれぞれ4個、合計8個のメモリセルに、書き込むべき2ビットのライトデータに基づいて、4本のデータバスRWBSTを駆動する。2ビットのライトデータのうち先の1ビットは、カラムアドレスY9の論理レベルがLY0B=Hレベルのメモリセルセルアレイ0におけるメモリセルMC01、MC02、セルアレイ2における2個のメモリセルに書き込まれる。また、2ビットのライトデータのうち後の1ビットは、カラムアドレスY9の論理レベルがHY9T=Lレベルのメモリセルセルアレイ0におけるメモリセルMC03、MC04、セルアレイ2における2個のメモリセルに書き込まれる。図5は、図4に示すスイッチMLSWスイッチの回路シンボル、及び回路構成を示した回路図である。スイッチMLSWは、NMOSトランジスタ41N~44N、及びインバータ回路45を含んで構成される。このスイッチMLSWは、セルアレイ0~セルアレイ3各々において、4個ずつ設けられる。NMOSトランジスタ41Nは、ソースがローカルIO線対LION,LIOTのうち一方のローカルIO線LIOTと、ドレインがメインIO線対MIOT、MIONのうち一方のメインIO線MIOTと接続される。NMOSトランジスタ41Nは、ゲートに図4に示すLMIOSW生成回路から活性レベルHレベルのスイッチ制御信号LMIOSW第1の制御信号が入力され、ローカルIO線LIOTとメインIO線MIOTとの接続を行う。同様に、NMOSトランジスタ42Nは、スイッチ制御信号LMIOSWが入力され、ローカルIO線LIONとメインIO線MIONとの接続を行う。NMOSトランジスタ43Nにおいて、ドレインがローカルIO線LIOTに接続され、ソースが電源電圧VCCの1/2の電位を供給するHVCC配線に接続される。また、NMOSトランジスタ43Nにおいて、ゲートはスイッチ制御信号LMIOSWの論理レベルを反転するインバータ回路45の出力に接続される。また、NMOSトランジスタ44Nにおいては、ドレインがローカルIO線LIONに接続され、ソースがHVCC配線に接続される。また、NMOSトランジスタ44Nにおいて、ゲートはインバータ回路45の出力に接続される。以上より、NMOSトランジスタ43N及びNMOSトランジスタ44Nは、ローカルIO線対に電源電圧VCCの1/2の電位を供給するバランサーを構成し、スイッチ制御信号LMIOSWが非活性レベルLレベルのときローカルIO線対を電源電圧VCCの1/2の電位に固定する。図6は、図4に示すリードライトアンプ群15aにおけるリードライトアンプRWAMPの回路シンボル、及び回路構成を示した回路図である。リードライトアンプRWAMPは、メインIO線対の差電位を増幅し、データバスRWBSTへ増幅結果を出力するリードライトアンプ部RWAMP15bと、データバスRWBSTの論理レベルによりメインIO線対を駆動するリードライトアンプ部RWAMP15cとから構成される。リードライトアンプ部RWAMP15bは、PMOSトランジスタ51P、PMOSトランジスタ52P、NMOSトランジスタ51N、NMOSトランジスタ52N、アンド回路71、インバータ回路72、PMOSトランジスタ53P、PMOSトランジスタ54P、NMOSトランジスタ53N、NMOSトランジスタ54N、NMOSトランジスタ55N、PMOSトランジスタ56P、PMOSトランジスタ57P、PMOSトランジスタ58P、PMOSトランジスタ59P、及びPMOSトランジスタ60Pから構成される。このうち、PMOSトランジスタ53P、PMOSトランジスタ54P、NMOSトランジスタ53N、NMOSトランジスタ54N、NMOSトランジスタ55N、PMOSトランジスタ56P、及びPMOSトランジスタ57Pはラッチ型センスアンプを構成し、図3に示すデータ制御回路14が出力するリードイネーブル信号DAE、及びカラムアドレスY9BまたはY9Tの論理レベルに基づいて、メインIO線対の差電位を増幅する。PMOSトランジスタ53Pにおいて、ソースは電源電圧VDDに接続され、ドレインは接続点Nd53に接続され、ゲートは接続点Nd54に接続される。PMOSトランジスタ54Pにおいて、ソースは電源電圧VDDに接続され、ドレインは接続点Nd54に接続され、ゲートは接続点Nd53に接続される。NMOSトランジスタ53Nにおいて、ドレインは接続点Nd53に接続され、ソースはNMOSトランジスタ55Nのドレインに接続され、ゲートは接続点Nd54に接続される。NMOSトランジスタ54Nにおいて、ドレインは接続点Nd54に接続され、ソースはNMOSトランジスタ55Nのドレインに接続され、ゲートは接続点Nd53に接続される。NMOSトランジスタ55Nにおいて、ドレインはNMOSトランジスタ53Nのソース及びNMOSトランジスタ54Nのソースに共通に接続され、ソースは接地され、ゲートは接続点Nd71に接続される。PMOSトランジスタ56Pにおいて、ソースはメインIO線MIOTに接続され、ドレインは接続点Nd53に接続され、ゲートは接続点Nd71に接続される。PMOSトランジスタ57Pにおいて、ソースはメインIO線MIONに接続され、ドレインは接続点Nd54に接続され、ゲートは接続点Nd71に接続される。このように接続されるラッチ型センスアンプは、接続点Nd71のレベルがHレベルになると、接続点Nd53及び接続点Nd54をメインIO線対と非接続とし、メインIO線対の電位をそれぞれ接続点Nd53及び接続点Nd54にラッチし、接続点Nd53及び接続点Nd54の間に生じる差電位を増幅する。接続点Nd71のレベルをHレベルにするのが、アンド回路71である。アンド回路71は、2入力1出力の論理積回路であり、一方の入力に読み出し時に活性レベルHレベルとなるデータイネーブル信号DAE、他方の入力にカラムアドレス信号Y9Bまたはカラムアドレス信号Y9Tが入力され、これらの入力レベルがいずれもHレベルのときに接続点Nd71をHレベルに駆動する。PMOSトランジスタ58P、PMOSトランジスタ59P、及びPMOSトランジスタ60Pは、メインIO線対に電源電圧VDDを供給するバランサーを構成し、図3に示すデータ制御回路14が出力するプリチャージ信号PMIOBにより制御される。PMOSトランジスタ58Pにおいて、ドレインがメインIO線MIOTに接続され、ソースが電源電圧VDDを供給する電源配線に接続される。また、PMOSトランジスタ58Pにおいて、ゲートはプリチャージ信号PMIOBが入力される。PMOSトランジスタ59Pにおいては、ドレインがメインIO線MIONに接続され、ソースが電源電圧VDDを供給する電源配線に接続される。また、PMOSトランジスタ59Pにおいて、ゲートはプリチャージ信号PMIOBが入力される。PMOSトランジスタ60Pにおいては、ドレインがメインIO線MIOTに接続され、ソースがメインIO線MIONに接続され、ゲートはプリチャージ信号PMIOBが入力される。データ制御回路14は、データイネーブル信号DAEを非活性レベルLレベルから活性レベルHレベルに変化させる前に、プリチャージ信号PMIOBを活性レベルLレベルから非活性レベルHレベルとし、データイネーブル信号DAEをHレベルからLレベルに変化させた後に、プリチャージ信号PMIOBをHレベルからLレベルへと変化させる。PMOSトランジスタ58P、PMOSトランジスタ59P、及びPMOSトランジスタ60Pは、プリチャージ信号PMIOBが活性レベルLレベルにある間にメインIO線対に電源電圧VDDを供給するバランサーを構成する。PMOSトランジスタ51P、PMOSトランジスタ52P、NMOSトランジスタ51N、NMOSトランジスタ52N、インバータ回路72は、ラッチ型センスアンプの増幅結果に応じてデータバスRWBSTを駆動するバッファ部を構成する。PMOSトランジスタ51Pにおいて、ソースは電源電圧VDDに接続され、ドレインはPMOSトランジスタ52Pのソースに接続され、ゲートはインバータ回路72の出力に接続される。PMOSトランジスタ52Pにおいて、ソースはPMOSトランジスタ51Pのドレインに接続され、ソースはデータバスRWBSTに接続され、ゲートは接続点Nd54に接続される。NMOSトランジスタ52Nにおいて、ドレインはデータバスRWBSTに接続され、ソースはNMOSトランジスタ51Nのドレインに接続され、ゲートは接続点Nd54に接続される。NMOSトランジスタ51Nにおいて、ドレインはNMOSトランジスタ52Nのソースに接続され、ソースは接地され、ゲートは接続点Nd71に接続される。また、インバータ回路72は、接続点Nd71の論理レベルを反転して、PMOSトランジスタ51Pのゲートを駆動する。以上の様に構成されるバッファ部は、ラッチ型センスアンプの増幅結果により接続点Nd54がHレベルになると、データバスRWBSTをLレベルに駆動し、接続点Nd54がLレベルになると、データバスRWBSTをHレベルに駆動する。つまり、リードライトアンプ部RWAMP15bは、読み出し動作において、データイネーブル信号DAEがHレベル、及び入力されるカラムアドレス信号Y9BまたはY9TがHレベルのとき、メインIO線対の差電位を増幅する。また、リードライトアンプ部RWAMP15bは、メインIO線MIOTの電位>メインIO線MIONの電位のとき、データバスRWBSTをHレベルに駆動し、メインIO線MIOTの電位<メインIO線MIONの電位のとき、データバスRWBSTをLレベルに駆動する。リードライトアンプ部RWAMP15cは、PMOSトランジスタ64P、NMOSトランジスタ64N、PMOSトランジスタ65P、NMOSトランジスタ65N、アンド回路73、インバータ回路74、ナンド回路75、ナンド回路76、インバータ回路77、及びインバータ回路78から構成される。このうち、PMOSトランジスタ64P、NMOSトランジスタ64N、PMOSトランジスタ65P、NMOSトランジスタ65N、インバータ回路77、及びインバータ回路78はメインIO線対駆動部を構成する。また、アンド回路73、インバータ回路74、ナンド回路75、ナンド回路76は論理部を構成する。メインIO線対駆動部は論理部の演算結果である接続点Nd75及び接続点Nd76の電位により、メインIO線対各々を駆動する。PMOSトランジスタ64Pにおいて、ソースは電源電圧VDDに接続され、ドレインはメインIO線MIOTに接続され、ゲートは接続点Nd75に接続される。NMOSトランジスタ64Nにおいて、ドレインはメインIO線MIOTに接続され、ソースは接地され、ゲートはインバータ回路77の出力に接続される。PMOSトランジスタ65Pにおいて、ソースは電源電圧VDDに接続され、ドレインはメインIO線MIONに接続され、ゲートは接続点Nd76に接続される。NMOSトランジスタ65Nにおいて、ドレインはメインIO線MIONに接続され、ソースは接地され、ゲートはインバータ回路78の出力に接続される。また、インバータ回路77は接続点Nd76の論理レベルを反転して、NMOSトランジスタ64Nのゲートを駆動する。インバータ回路78は接続点Nd75の論理レベルを反転して、NMOSトランジスタ65Nのゲートを駆動する。以上の構成により、メインIO線対駆動部は、接続点Nd75の論理レベルがLレベルのとき、メインIO線MIOTをHレベルに駆動し、メインIO線MIONをLレベルに駆動する。また、メインIO線対駆動部は、接続点Nd76の論理レベルがLレベルのとき、メインIO線MIONをHレベルに駆動し、メインIO線MIOTをLレベルに駆動する。アンド回路73、インバータ回路74、ナンド回路75、ナンド回路76から構成される論理部は、書き込み動作において、ライトイネーブル信号WAEがHレベル、及び入力されるカラムアドレス信号Y9BまたはY9TがHレベルのとき、データバスRWBSTの論理レベルに応じて、接続点Nd75または接続点Nd76のいずれか一方を、Lレベルに駆動する。アンド回路73は、2入力1出力の論理積回路であり、一方の入力に書き込み時に活性レベルHレベルとなるライトイネーブル信号WAE、他方の入力にカラムアドレス信号Y9Bまたはカラムアドレス信号Y9Tが入力され、これらの入力レベルがいずれもHレベルのときに接続点Nd73をHレベルに駆動する。インバータ回路74は、データバスRWBSTの論理レベルを反転してナンド回路76の一方の入力に対して出力する。ナンド回路75は、2入力1出力の否定論理積回路であり、一方の入力がデータバスRWBSTに接続され、他方の入力が接続点Nd73に接続され、これらの入力レベルがいずれもHレベルのときに接続点Nd75をLレベルに駆動する。また、ナンド回路76は、2入力1出力の否定論理積回路であり、一方の入力がインバータ回路74の出力に接続され、他方の入力が接続点Nd73に接続され、これらの入力レベルがいずれもHレベルのときに接続点Nd76をLレベルに駆動する。以上の様に構成されるリードライトアンプ部RWAMP15cは、書き込み動作において、ライトイネーブル信号WAEがHレベル、及び入力されるカラムアドレス信号Y9BまたはY9TがHレベルのとき、メインIO線対を駆動する。また、リードライトアンプ部RWAMP15cは、データバスRWBSTの論理レベルがHレベルのとき、メインIO線MIOTをHレベル、メインIO線MIONをLレベルに駆動し、データバスRWBSTの論理レベルがLレベルのとき、メインIO線MIOTをLレベル、メインIO線MIONをHレベルに駆動する。図7は、図4に示すTSWE生成回路12bの回路シンボル、及び回路構成を示した回路図である。TSWE生成回路12bは、ラッチ部12b1と信号生成部12b2とから構成される。ラッチ部12b1は、テスト動作モードが設定されると、出力レベル接続点Nd87の初期値をLレベル第1の論理レベルへリセットし、この初期値を保持し、リードコマンド信号RDCMDがLレベルへとリセットされると、この初期値をHレベルへ変化させる。また、信号生成部12b2は、このラッチ部12b1の出力の論理レベルに基づいて、外部クロックCKを遅延させたリードクロック信号RDCLKの立ち上がりに応じて、制御信号TSWE0及び制御信号TSWE1第1の制御信号を発生する。ラッチ部12b1は、インバータ回路81、NMOSトランジスタ82N、PMOSトランジスタ82P、ナンド回路83、インバータ回路83a、インバータ回路84、PMOSトランジスタ85P、NMOSトランジスタ85N、ナンド回路86、インバータ回路86a、インバータ回路87、インバータ回路95、及びインバータ回路96から構成される。インバータ回路81の入力は、ラッチ回路の出力である接続点Nd87に接続され、接続点Nd87の論理レベルを反転して、NMOSトランジスタ82Nのドレイン、及びPMOSトランジスタ82Pのソースに対して出力する。NMOSトランジスタ82Nにおいて、ドレインはインバータ回路81の出力に接続され、ソースは接続点Nd82に接続される。NMOSトランジスタ82Nのゲートには、リードコマンド信号RDCMDが入力される。PMOSトランジスタ82Pにおいて、ソースはインバータ回路81の出力に接続され、ドレインは接続点Nd82に接続される。PMOSトランジスタ82Pのゲートは、インバータ回路95の出力に接続される。インバータ回路95は、リードコマンド信号RDCMDの論理レベルを反転する。ナンド回路83は、2入力1出力の否定論理積回路であり、一方の入力が接続点Nd82に接続され、他方の入力がインバータ回路96の出力に接続され、これらの入力レベルがいずれもHレベルのときに接続点Nd83をLレベルに駆動する。インバータ回路96は、モードレジスタリセット信号MRSTの論理レベルを反転する。インバータ回路83aの入力は接続点Nd83に接続され、出力は接続点Nd82に接続される。インバータ回路84の入力は、接続点Nd83に接続され、接続点Nd83の論理レベルを反転して、NMOSトランジスタ85Nのドレイン、及びPMOSトランジスタ85Pのソースに対して出力する。ナンド回路86は、2入力1出力の否定論理積回路であり、一方の入力が接続点Nd85に接続され、他方の入力がインバータ回路96の出力に接続され、これらの入力レベルがいずれもHレベルのときに、インバータ回路86aのゲート及びインバータ回路87のゲートをLレベルに駆動する。インバータ回路86aの入力はナンド回路86の出力に接続され、出力は接続点Nd85に接続される。インバータ回路87は、ナンド回路86の出力信号の論理レベルを反転して接続点Nd87を駆動する。信号生成部12b2は、インバータ回路88、ナンド回路89、インバータ回路90、インバータ回路91、ナンド回路92、インバータ回路93、及びインバータ回路94から構成される。インバータ回路88は、ラッチ部12b1の出力である接続点Nd87の論理レベルを反転してナンド回路92の第3の入力に対して出力する。ナンド回路89は、3入力1出力の否定論理積回路であり、第1の入力にリードクロック信号RDCLKが入力され、第2の入力にテスト信号TPARAが入力され、第3の入力は接続点Nd87に接続されてラッチ部12b1の出力信号が入力される。ナンド回路89は、これらの3入力のレベルがいずれもHレベルのときに、Lレベルの出力信号をインバータ回路90に出力する。インバータ回路90は、ナンド回路89の出力信号の論理レベルを反転して、反転信号をインバータ回路91の入力に対して出力する。インバータ回路91は、インバータ回路90の出力信号の論理レベルを反転して、反転信号である制御信号TSWE0を、図4に示すLMIOSW生成回路12c0及びLMIOSW生成回路12c1それぞれの初段の3入力ナンド回路の第3入力に対して出力する。ナンド回路92は、3入力1出力の否定論理積回路であり、第1の入力にリードクロック信号RDCLKが入力され、第2の入力にテスト信号TPARAが入力され、第3の入力はインバータ回路88の出力に接続されてラッチ部12b1の出力信号の論理反転信号が入力される。ナンド回路92は、これらの3入力のレベルがいずれもHレベルのときに、Lレベルの出力信号をインバータ回路93に出力する。インバータ回路93は、ナンド回路92の出力信号の論理レベルを反転して、反転信号をインバータ回路94の入力に対して出力する。インバータ回路94は、インバータ回路93の出力信号の論理レベルを反転して、反転信号である制御信号TSWE1を、図4に示すLMIOSW生成回路12c2及びLMIOSW生成回路12c3それぞれの初段の3入力ナンド回路の第3入力に対して出力する。以上の様に構成されたTSWE生成回路12bのテスト動作における動作について、図8を用いて説明する時刻t1において、半導体装置10がテスト動作モードへ移行するとモードレジスタ18aから、活性レベルHレベルのモードレジスタリセット信号MRST、テスト信号TPARAが入力される。これにより、インバータ回路96はLレベルの出力信号をナンド回路83の他方の入力、及びナンド回路86の他方の入力に対して出力する。ナンド回路83は接続点Nd83を、Hレベルに駆動する。ナンド回路83は、インバータ回路83aとともに、フリップフロップを構成し、接続点Nd82をLレベルに、接続点Nd83をHレベルに維持する。また、ナンド回路86は接続点Nd86を、Hレベルに駆動する。ナンド回路86は、インバータ回路86aとともに、フリップフロップを構成し、接続点Nd85をLレベルに、接続点Nd86をHレベルに維持する。インバータ回路84は、ナンド回路83の出力信号を受けて出力信号をLレベルに変化させる。また、インバータ回路87は、ナンド回路86の出力信号を受けて出力信号をLレベルに変化させる。ラッチ部12b1の出力である接続点Nd87はLレベル初期値にリセットされる。時刻t2において、インバータ回路81は、Hレベルの出力信号を出力する。ただし、このときリードコマンド信号RDCMDは未だLレベルであるので、NMOSトランジスタ82N、及びPMOSトランジスタ82Pから構成されるトランスファーゲートは、オフ非導通しており、接続点Nd82の電位は変化しない。ナンド回路83及びインバータ回路83aから構成されるフリップフロップは、接続点Nd82の電位をLレベルに維持している。時刻t3において、半導体装置10にRDコマンドリードコマンドが入力されると、コマンド入力回路18から、活性レベルHレベルのリードコマンド信号RDCMDが入力される。これにより、NMOSトランジスタ82N、及びPMOSトランジスタ82Pから構成されるトランスファーゲートはオンする。インバータ回路81は、接続点Nd82をHレベルに駆動し、このときモードレジスタ信号は既にLレベルにリセットしているので、ナンド回路83は、接続点Nd83をLレベルに駆動する。また、インバータ回路84は、出力信号をLレベルからHレベルへ変化させる。しかし、NMOSトランジスタ85N、及びPMOSトランジスタ85Pから構成されるトランスファーゲートは、オフ非導通しており、接続点Nd85の電位は変化しない。ナンド回路86及びインバータ回路86aから構成されるフリップフロップは、接続点Nd86の電位をHレベルに維持している。また、インバータ回路87は接続点Nd87をLレベルに、インバータ回路88は出力信号をHレベルに維持している。時刻t4において、Yタイミング生成回路13から入力されるリードクロック信号RDCLKが最初にHレベルに立ち上がると、このとき、ナンド回路92の3入力は全てHレベルとなるので、信号生成部12b2は、制御信号TSWE1をHレベルからLレベルへ変化させる。続いて、リードクロック信号RDCLKがLレベルに立ち下がると、信号生成部12b2は、制御信号TSWE1をLレベルからHレベルへ変化させる時刻t5。この制御信号TSWE1がLレベルの期間において、活性化されたセルアレイの一方のセルアレイにおけるスイッチMLSWがオフする。他方のセルアレイにおけるスイッチMLSWはオンしおり、メモリセルからのデータがローカルIO線、メインIO線を介してリードライトアンプRWAMPに入力される。時刻t6において、コマンド入力回路18が、リードコマンド信号RDCMDを非活性レベルLレベルに変化させると、NMOSトランジスタ85N、及びPMOSトランジスタ85Pから構成されるトランスファーゲートはオンする。インバータ回路84は、接続点Nd85をHレベルに駆動し、このときモードレジスタ信号は既にLレベルにリセットしているので、ナンド回路86は、接続点Nd86をLレベルに駆動する。また、インバータ回路87は、出力信号をLレベルからHレベルへ変化させる。また、インバータ回路81は、出力信号をHレベルからLレベルへ変化させる。しかし、NMOSトランジスタ82N、及びPMOSトランジスタ82Pから構成されるトランスファーゲートは、オフ非導通しており、接続点Nd82の電位は変化しない。ナンド回路83及びインバータ回路83aから構成されるフリップフロップは、接続点Nd82の電位をHレベルに維持している。また、インバータ回路88は出力信号をLレベルに変化させる。時刻t7において、Yタイミング生成回路13から入力されるリードクロック信号RDCLKが2回目にHレベルに立ち上がると、このとき、ナンド回路89の3入力は全てHレベルとなるので、信号生成部12b2は、制御信号TSWE0をHレベルからLレベルへ変化させる。続いて、リードクロック信号RDCLKがLレベルに立ち下がると、信号生成部12b2は、制御信号TSWE0をLレベルからHレベルへ変化させる時刻t8。この制御信号TSWE0がLレベルの期間において、活性化されたセルアレイの他方のセルアレイにおけるスイッチMLSWがオフする。一方のセルアレイにおけるスイッチMLSWはオンしおり、メモリセルからのデータがローカルIO線、メインIO線を介してリードライトアンプRWAMPに入力される。図4に戻って、続いて、半導体装置10の通常動作モードにおける動作、テスト動作モードにおける動作を、それぞれ図9、及び図10を用いて説明する。図9は、半導体装置10の通常動作モードにおけるタイミングチャートである。また、図10は、半導体装置10のテスト動作モードにおけるタイミングチャートである。なお、以下の説明において、図9及び図10に示すように外部クロックCKの最初の立ち上がり時刻を0とし、外部クロックCKの次の立ち上がり時刻を1とし、以下順に外部クロックの立ち上がり時刻を2、3として、これらの符号を用いて動作時刻を示すものとする。図9に示す通常動作モードでは、外部クロックCKの1番目の立ち上がりで、ACTコマンドが供給されると、コマンド入力回路18は、内部コマンド信号をXタイミング生成回路11に対して出力する。Xタイミング生成回路11は、この内部コマンド信号を受けて、ロウアドレスX0-X9X0-X9=XAとするを取り込み、これらの論理レベルに応じてロウアドレス信号X0T-X9T、X0B-X9BをX制御回路12に対して出力する。なお、ロウアドレスX0-X8=Xa、X9=0であるとする。つまり、図9に示すように、Xタイミング生成回路11が出力するロウアドレス信号X9TはLレベル、X9BはHレベルである。X制御回路12に含まれるXデコーダXDECのうち、セルアレイ0またはセルアレイ1のうちいずれか一方のXデコーダXDECが、ロウアドレス信号X8T、X8Bの論理レベルによりワード線を選択する。ここでは、X8=0として、つまり、ロウアドレス信号X8TがLレベル、ロウアドレス信号X8BがHレベルであるものとする。すると、セルアレイ0におけるXデコーダXDEC12a0が256本のワード線のうちから一本のワード線図4に示すWLiとする。つまり、ロウアドレスX0-X7でその位置が示されるワード線はWLiであるとするを選択し、図4におけるメモリセルMC01~MC04を含むワード線WLi上の1024個のメモリセルが選択され、ビット線D01~ビット線D04を含む1024本のビット線にデータが読み出される。Xタイミング生成回路11は、ロウアドレス信号を出力し、所定時間経過した後メモリセルが記憶するデータがビット線に十分読み出された後、セルアレイ0の全ての1024台のセンスアンプSAを活性化し、各センスアンプSAにビット線の増幅動作を実行させる。また、TSWE生成回路12bは、通常動作モードにおいてはテスト信号TPARAがLレベルであるので、制御信号TSWE0及び制御信号TSWE1の論理レベルをHレベルに維持している。これにより、スイッチMLSW0における4本のMLSW01~MLSW01は導通し、ローカルIO線対LION000、LION000とメインIO線対MION00、MION00等が接続される。外部クロックCKの3番目の立ち上がりでRDコマンドが供給されると、つまり、ACTコマンド-RDコマンド間が外部クロックCKの2周期分のALAdditiveLatency=2で供給されると、コマンド入力回路18は、内部コマンド信号をYタイミング生成回路13に対して出力する。Yタイミング生成回路13は、この内部コマンド信号を受けて、カラムアドレスY0-Y9Y0-Y9=YAとするを取り込み、これらの論理レベルに応じてカラムアドレス信号Y1T-Y8T、Y1B-Y8BをYデコーダ13aに対して、カラムアドレス信号Y9T、Y9Bをデータ制御回路14に対して出力する。なお、カラムアドレスY0-Y8=Ya、Y9=0であるとする。つまり、Yタイミング生成回路13が出力するカラムアドレス信号Y9TはLレベル、Y9BはHレベルである。また、コマンド入力回路18は、外部クロックCKの3番目の立ち上がりに応じて、活性レベルHレベルとなり、立下りに応じて非活性レベルLレベルとなるリードコマンド信号RDCMDを、Yタイミング生成回路13、データ制御回路14、及びTSWE生成回路12bに対して出力する。Yタイミング生成回路13は、リードコマンド信号RDCMDがHレベルの期間に、外部クロックCKの3番目の立ち上がりに応じて、リードクロック信号RDCLKを1回発生させ、Yデコーダ13a、データ制御回路14、及びXタイミング生成回路11を介してTSWE生成回路12bに出力する。なお、リードクロック信号RDCLKを発生させるのはYタイミング生成回路13でなく、コマンド入力回路18であってもよい。Yデコーダ13aは、このリードクロック信号RDCLKの立ち上がりで、Yタイミング生成回路から入力されるカラムアドレス信号に基づいて、256本のカラムスイッチ選択信号線のうち1本図4に示すカラムスイッチ選択信号線CSLjとする。つまり、カラムアドレスY1-Y8でその位置が示されるビット線がカラムスイッチ選択信号線CSLjにより選択されるものとするを駆動する。図4において、ビット線対D01、DB01とローカルIO線対LIOT000、LION000等が接続される。このとき、ローカルIO線対とメインIO線対とは既に接続されているが、リードライトアンプRWAMPは活性化しておらず、各センスアンプSAが、ビット線対、ローカルIO線対、メインIO線対を駆動することになる。カラムスイッチCSW01等が導通する際、ビット線対には差電位がついているが、ローカルIO線対、メインIO線対には差電位がついていない。そのため、ビット線の有する容量、ローカルIO線及びメインIO線の有する容量の容量分割により、Lレベル側に増幅されたビット線の電圧レベルが浮き上がり上昇し、Hレベル側に増幅されたビット線の電圧レベルはドロップ降下する図2参照。ただし、ここでは、センスアンプSAの誤動作はなく、メモリセルMC01に記憶されたデータ0、メモリセルMC02に記憶されたデータ1が正常に増幅されたものとする。これにより、メインIO線対MIOT00,MION00のうち、MIOT00はLレベル,MION00はHレベルへ変化する。また、メインIO線対MIOT01,MION01のうち、MIOT01はHレベル,MION01はLレベルへ変化する。データ制御回路14は、プリチャージ信号PMIOBを非活性レベルHレベルに変化させ、その後、リードクロック信号RDCLKを遅延させたデータイネーブル信号DAEをリードライトアンプ群15aに出力する。このとき、リードライトアンプ群15aのうち、Y9Bが入力される2つのリードライトアンプRWAMP00、及びリードライトアンプRWAMP01が活性化する。リードライトアンプRWAMP00は、メインIO線対MIOT00,MION00の差電位の増幅を行い、データバスRWBST00をLレベルへ駆動する。また、リードライトアンプRWAMP01は、メインIO線対MIOT01,MION01の差電位の増幅を行い、データバスRWBST01をHレベルへと駆動する。入出力インターフェース16は、データバスRWBST00、データバスRWBST01から入力される2ビットの増幅結果を、この順番に外部クロックCKの6番目の立ち上がり及び立ち下がりに同期させて、データ入出力端子DQiからシリアルに出力する。つまり、半導体装置10は、RDコマンドからCLCASLatency=3で、Y=0に位置するメモリセルMC01の記憶するデータ0、Y=1に位置するメモリセルMC02の記憶するデータ1を、リードデータとしてBLBurstLength=2で、データ入出力端子DQiから、外部クロックの立ち上がり及び立ち下がりに同期させて出力する。その後、外部クロックCKの6番目の立ち上がりでPREコマンドが供給されると、ACTコマンドにより活性化されていた回路は全てプリチャージ状態に移行する。例えば、図9に示すロウアドレス信号X9Bを含む全てのロウアドレス信号はLレベルへリセットされ、選択されていたワード線WLiもLレベルへリセットする。また、ロウアドレス信号が入力されるLMIOSW生成回路12c0はスイッチ制御信号LMIOSW0を非活性レベルLレベルへリセットし、スイッチMLSW0もオフさせる。これにより、セルアレイ0におけるローカルIO線対とメインIO線対とは非導通となる。続いて、外部クロックCKの8番目の立ち上がりで、ACTコマンドが供給されると、コマンド入力回路18は、内部コマンド信号をXタイミング生成回路11に対して出力する。Xタイミング生成回路11は、この内部コマンド信号を受けて、ロウアドレスX0-X9を取り込み、これらの論理レベルに応じてロウアドレス信号X0T-X9T、X0B-X9BをX制御回路12に対して出力する。なお、ロウアドレスX0-X8=Xb、X9=1であるとする。つまり、図9に示すように、Xタイミング生成回路11が出力するロウアドレス信号X9TはHレベル、X9BはLレベルである。X制御回路12に含まれるXデコーダXDECのうち、セルアレイ2またはセルアレイ3のうちいずれか一方のXデコーダXDECが、ロウアドレス信号X8T、X8Bの論理レベルによりワード線を選択する。ここでは、X8=0として、つまり、ロウアドレス信号X8TがLレベル、ロウアドレス信号X8BがHレベルであるものとする。すると、セルアレイ2におけるXデコーダXDEC12a2が256本のワード線のうちから一本のワード線WLkとする。つまり、ロウアドレスX0-X7でその位置が示されるワード線はWLkであるとするを選択し、4個のメモリセルMC01k~MC04kとするを含むワード線WLk上の1024個のメモリセルが選択され、メモリセルMC01k~MC04kがそれぞれ接続されるビット線D01k~D04kとするを含む1024本のビット線にデータが読み出される。Xタイミング生成回路11は、ロウアドレス信号を出力し、所定時間経過した後、セルアレイ2の全ての1024台のセンスアンプSAを活性化し、各センスアンプSAにビット線の増幅動作を実行させる。また、TSWE生成回路12bは、通常動作モードにおいてはテスト信号TPARAがLレベルであるので、制御信号TSWE0及び制御信号TSWE1の論理レベルをHレベルに維持している。これにより、スイッチMLSW2における4個のMLSWMLSW21~MLSW24とするは導通し、ローカルIO線対LION200、LION200とするとメインIO線対MION00、MION00等が接続される。外部クロックCKの10番目の立ち上がりでWTコマンドが供給されると、つまり、ACTコマンド-WTコマンド間が外部クロックCKの2周期分のAL=2で供給されると、コマンド入力回路18は、内部コマンド信号をYタイミング生成回路13に対して出力する。Yタイミング生成回路13は、この内部コマンド信号を受けて、カラムアドレスY0-Y9を取り込み、これらの論理レベルに応じてカラムアドレス信号Y1T-Y8T、Y1B-Y8BをYデコーダ13aに対して、カラムアドレス信号Y9T、Y9Bをデータ制御回路14に対して出力する。なお、カラムアドレスY0-Y8=Yb、Y9=1であるとする。つまり、Yタイミング生成回路13が出力するカラムアドレス信号Y9TはHレベル、Y9BはLレベルである。また、コマンド入力回路18は、外部クロックCKの10番目の立ち上がりに応じて、活性レベルHレベルとなり、立下りに応じて非活性レベルLレベルとなるライトコマンド信号WTCMDを、Yタイミング生成回路13、及びデータ制御回路14に対して出力する。Yデコーダ13aは、このライトコマンド信号WTCMDの立ち上がりで、Yタイミング生成回路から入力されるカラムアドレス信号に基づいて、256本のカラムスイッチ選択信号線のうち1本図4に示すカラムスイッチ選択信号線CSLjとする。つまり、カラムアドレスY1-Y8でその位置が示されるビット線がカラムスイッチ選択信号線CSLjにより選択されるものとするを駆動する。図4において、ビット線対D01k、DB01kとローカルIO線対LIOT200、LION200等が接続される。入出力インターフェース16は、外部クロックCKの11番目の立ち上がり及び立下りに同期して、データ入出力端子DQiから2ビットのライトデータ0、1をこの順番に取り込み、データバスRWBST10をLレベル、データバスRWBST11をHレベルへと駆動する。データ制御回路14は、プリチャージ信号PMIOBを非活性レベルHレベルに変化させ、その後、ライトコマンド信号WTCMDを遅延させたライトイネーブル信号WAEをリードライトアンプ群15aに出力する。このとき、リードライトアンプ群15aのうち、Y9Tが入力される2つのリードライトアンプRWAMP10、及びリードライトアンプRWAMP11が活性化する。リードライトアンプRWAMP10は、データバスRWBST10の論理レベルに基づき、メインIO線対MIOT10,MION10のうち、MIOT10をLレベル、MION10をHレベルへ駆動する。また、リードライトアンプRWAMP11は、データバスRWBST11の論理レベルに基づき、メインIO線対MIOT11,MION11のうち、MIOT11をHレベル,MION11をLレベルへ駆動する。このとき、メインIO線対は、スイッチMLSW、ローカルIO線対を介してビット線に接続されている。例えば、メインIO線対MIOT10,MION10はビット線対D03k、DB03kと、メインIO線対MIOT11,MION11はビット線対D04k、DB04kと接続されている。リードライトアンプRWAMP10が、メインIO線対MIOT10,MION10を駆動することにより、ビット線対D03k、DB03kのうち、ビット線D03kはLレベルに、ビット線DB03kはHレベルに駆動されセンスアンプもともにビット線を駆動する、ビット線D03kに接続されるメモリセルMC03kにはLレベルのデータデータ0が書き込まれる。また、リードライトアンプRWAMP11が、メインIO線対MIOT11,MION11を駆動することにより、ビット線対D04k、DB04kのうち、ビット線D04kはHレベルに、ビット線DB04kはLレベルに駆動され、ビット線D04kに接続されるメモリセルMC04kにはHレベルのデータデータ1が書き込まれる。つまり、半導体装置10は、WTコマンドが供給され、ライトデータとしてデータ入出力端子DQiに2ビットのデータが供給されると、Y=0に位置するメモリセルMC03にデータ0が、Y=1に位置するメモリセルMC04にデータ1が、それぞれ書き込まれる。その後、外部クロックCKの13番目の立ち上がりでPREコマンドが供給されると、ACTコマンドにより活性化されていた回路は全てプリチャージ状態に移行する。例えば、図9に示すロウアドレス信号X9Tを含む全てのロウアドレス信号はLレベルへリセットされ、選択されていたワード線WLkもLレベルへリセットする。また、ロウアドレス信号が入力されるLMIOSW生成回路12c2はスイッチ制御信号LMIOSW2を非活性レベルLレベルへリセットし、スイッチMLSWをオフさせる。これにより、セルアレイ2におけるローカルIO線対と、メインIO線対とは非導通となる。一方、図10に示すテスト動作モードでは、外部クロックCKの1番目の立ち上がりで、ACTコマンドが供給される前に、コマンド入力回路18には、テスト動作モードへの移行を指示するTESTコマンドモードレジスタコマンドが供給され、モードレジスタ18aにテスト動作モードが設定される。コマンド入力回路18におけるモードレジスタ18aは、活性レベルHレベルのテスト信号TPARAを、Xタイミング生成回路11、TSWE生成回路12b、Yタイミング生成回路13、入出力インターフェース16に対して出力する。またモードレジスタ18aは、ワンショットで活性レベルとなる非活性レベルであるLレベルからHレベルへ遷移し、一定期間後Lレベルへ遷移するモードレジスタリセット信号MRSTを、TSWE生成回路12bに対して出力する。TSWE生成回路12bは、上述の通りラッチ部12b1の出力を初期値へリセットする図7、及び図8の説明参照。外部クロックCKの1番目の立ち上がりで、ACTコマンドが供給されると、コマンド入力回路18は、内部コマンド信号をXタイミング生成回路11に対して出力する。Xタイミング生成回路11は、この内部コマンド信号を受けて、ロウアドレスX0-X9を取り込み、これらの論理レベルに応じてロウアドレス信号X0T-X9T、X0B-X9BをX制御回路12に対して出力する。なお、ロウアドレスX0-X8=Xaであるとする。また、Xタイミング生成回路11は、テスト信号TPARAが入力されているので、ロウアドレスX9の論理レベルに係らず、図10に示すように、ロウアドレス信号X9T、X9BをいずれもHレベルに変化させる。X制御回路12に含まれるXデコーダXDECのうち、2つのXデコーダXDECが、ロウアドレス信号X8T、X8Bの論理レベルによりワード線を選択する。ここでは、X8=0として、つまり、ロウアドレス信号X8TがLレベル、ロウアドレス信号X8BがHレベルであるものとする。すると、セルアレイ0におけるXデコーダXDEC12a0が256本のワード線のうちから一本のワード線図4に示すWLiとする。つまり、ロウアドレスX0-X7でその位置が示されるワード線はWLiであるとするを選択する。また、セルアレイ2におけるXデコーダXDEC12a2が256本のワード線のうちから一本のワード線図4に示すWLiとする。つまり、ロウアドレスX0-X7でその位置が示されるワード線はWLiであるとするを選択する。図4におけるメモリセルMC01~MC04を含むワード線WLi上の1024個のメモリセルが選択され、ビット線D01~ビット線D04を含む1024本のビット線にデータが読み出される。また、セルアレイ2において、メモリセルMC01~MC04とそれぞれ同一カラムアドレスの4個のメモリセルMC01x~MC04xとするを含むワード線WLi上の1024個のメモリセルが選択され、MC01x~MC04xにそれぞれ接続されるビット線D01x~D04xとするを含む1024本のビット線にデータが読み出される。Xタイミング生成回路11は、ロウアドレス信号を出力し、所定時間経過した後メモリセルが記憶するデータがビット線に十分読み出された後、セルアレイ0及びセルアレイ2の全ての1024台のセンスアンプSAを活性化し、各センスアンプSAにビット線の増幅動作を実行させる。また、TSWE生成回路12bは、未だリードクロック信号RDCLKが入力されないので、制御信号TSWE0及び制御信号TSWE1の論理レベルをHレベルに維持している。これにより、セルアレイ0において、スイッチMLSW0における4本のMLSW01~MLSW01は導通し、ローカルIO線対LION000、LION000とメインIO線対MION00、MION00等が接続される。また、セルアレイ2において、スイッチMLSW2における4本のMLSW21~MLSW24は導通し、ローカルIO線対LION200、LION200とメインIO線対MION00、MION00等が接続される。外部クロックCKの3番目の立ち上がりでRDコマンドが供給されると、つまり、ACTコマンド-RDコマンド間が外部クロックCKの2周期分のAL=2で供給されると、コマンド入力回路18は、内部コマンド信号をYタイミング生成回路13に対して出力する。Yタイミング生成回路13は、この内部コマンド信号を受けて、カラムアドレスY0-Y9を取り込み、これらの論理レベルに応じてカラムアドレス信号Y1T-Y8T、Y1B-Y8BをYデコーダ13aに対して、カラムアドレス信号Y9T、Y9Bをデータ制御回路14に対して出力する。なお、カラムアドレスY0-Y8=Yaとする。また、Yタイミング生成回路13は、テスト信号TPARAが入力されているので、カラムアドレスY9の論理レベルに係らず、カラムアドレス信号Y9T、Y9BをいずれもHレベルに変化させる。また、コマンド入力回路18は、外部クロックCKの3番目の立ち上がりに応じて、活性レベルHレベルとなるリードコマンド信号RDCMDを、Yタイミング生成回路13、データ制御回路14、及びTSWE生成回路12bに対して出力する。Yタイミング生成回路13は、リードコマンド信号RDCMDがHレベルの期間に、外部クロックCKの3番目の立ち上がりに応じて、1回目のリードクロック信号RDCLKを発生させ、リードコマンド信号RDCMDがLレベルになると、外部クロックCKの4番目の立ち上がりに応じて、2回目のリードクロック信号RDCLKを発生させる。Yタイミング生成回路13は、リードクロック信号RDCLKを、Yデコーダ13a、データ制御回路14、及びXタイミング生成回路11を介してTSWE生成回路12bに出力する。なお、リードクロック信号RDCLKを発生させるのはYタイミング生成回路13でなく、コマンド入力回路18であってもよい。Yデコーダ13aは、この1回目のリードクロック信号RDCLKの立ち上がりで、Yタイミング生成回路から入力されるカラムアドレス信号に基づいて、256本のカラムスイッチ選択信号線のうち1本図4に示すカラムスイッチ選択信号線CSLjとする。つまり、カラムアドレスY1-Y8でその位置が示されるビット線がカラムスイッチ選択信号線CSLjにより選択されるものとするを駆動する。図4に示すセルアレイ0において、ビット線対D01、DB01とローカルIO線対LIOT000、LION000等が接続される。また、セルアレイ2において、ビット線対D01x、DB01xとローカルIO線対LIOT200、LION200等が接続される。また、TSWE生成回路12bは、このリードクロック信号RDCLKの立ち上がりで、制御信号TSWE1をLレベルに変化させる。これにより、セルアレイ2において、スイッチMLSW2における4本のMLSW21~MLSW24は非導通し、ローカルIO線対LION200、LION200とメインIO線対MION00、MION00等が非接続とされる。一方、セルアレイ0においては、スイッチMLSW0における4本のMLSW01~MLSW01は導通し続け、ローカルIO線対LION000、LION000とメインIO線対MION00、MION00等は接続が維持される。しかし、リードライトアンプRWAMPは未だ活性化しておらず、セルアレイ0においては、各センスアンプSAが、ビット線対、ローカルIO線対、メインIO線対を駆動することになる。カラムスイッチCSW01等が導通する際、ビット線対には差電位がついているが、ローカルIO線対、メインIO線対には差電位がついていない。そのため、ビット線の有する容量、ローカルIO線及びメインIO線の有する容量の容量分割により、Lレベル側に増幅されたビット線の電圧レベルが浮き上がり上昇し、Hレベル側に増幅されたビット線の電圧レベルはドロップ降下する図2参照。ここで、tRCDminタイミングで動作させたことにより、セルアレイ0において、センスアンプSAの誤動作があり、メモリセルMC01に記憶されたデータ0が1に誤って、メモリセルMC02に記憶されたデータ0が正常に、メモリセルMC03に記憶されたデータ1が正常に、メモリセルMC04に記憶されたデータ1が正常に、それぞれ増幅されたものとする。これにより、メインIO線対MIOT00,MION00のうち、MIOT00はHレベル,MION00はLレベルへ変化する。また、メインIO線対MIOT01,MION01のうち、MIOT01はLレベル,MION01はHレベルへ変化する。また、メインIO線対MIOT10,MION10のうち、MIOT10はHレベル,MION10はLレベルへ変化する。また、メインIO線対MIOT11,MION11のうち、MIOT11はHレベル,MION11はLレベルへ変化する。一方、セルアレイ2においては、各センスアンプSAが、ビット線対、ローカルIO線対を駆動することになる。カラムスイッチCSW等が導通する際、ビット線対には差電位がついているが、ローカルIO線対には差電位がついていない。そのため、ビット線の有する容量、ローカルIO線の有する容量の容量分割により、Lレベル側に増幅されたビット線の電圧レベルが浮き上がり上昇し、Hレベル側に増幅されたビット線の電圧レベルはドロップ降下する図2参照。ここで、tRCDminタイミングで動作させたことにより、セルアレイ2において、センスアンプSAの誤動作があり、メモリセルMC01xに記憶されたデータ0が正常に、メモリセルMC02に記憶されたデータ0が正常に、メモリセルMC03に記憶されたデータ1が誤ってデータ0に、メモリセルMC04に記憶されたデータ1が正常に、それぞれ増幅されたものとする。これにより、ビット線対D01x、DB01xのうち、D01xはLレベル,DB01xはHレベルへ変化する。また、ビット線対D02x、DB02xのうち、D02xはLレベル,DB02xはHレベルへ変化する。ビット線対D03x、DB03xのうち、D03xはLレベル,DB03xはHレベルへ誤って変化する。また、ビット線対D04x、DB04xのうち、D04xはHレベル,DB04xはLレベルへ変化する。その後、図10に示すように、リードクロック信号RDCLKが、Lレベルになることで、カラムスイッチ選択信号線CSLjの論理レベルもLレベルになり、セルアレイ0及びセルアレイ2において導通していたカラムスイッチCSWは非導通となる。上記例では、セルアレイ0におけるセンスアンプSA01が誤ったデータメモリセルMC01が記憶していたデータ0とは逆のデータ1をラッチする。一方、セルアレイ0において、センスアンプSA02は、メモリセルMC02が記憶していたデータ0をラッチし、センスアンプSA03は、メモリセルMC03が記憶していたデータ1をラッチし、センスアンプSA04は、メモリセルMC04が記憶していたデータ1をラッチする。また、セルアレイ2におけるビット線D03xに接続されるセンスアンプセンスアンプSA03xとするが誤ったデータメモリセルMC03xが記憶していたデータ1とは逆のデータ0をラッチする。一方、セルアレイ2において、ビット線D01xに接続されるセンスアンプセンスアンプSA01xとするは、メモリセルMC01xが記憶していたデータ0をラッチし、ビット線D02xに接続されるセンスアンプセンスアンプSA02xとするは、メモリセルMC02xが記憶していたデータ0をラッチし、ビット線D04xに接続されるセンスアンプセンスアンプSA04xとするは、メモリセルMC04xが記憶していたデータ1をラッチする。データ制御回路14は、1回目のリードクロック信号RDCLKの立ち上がりに応じてプリチャージ信号PMIOBを非活性レベルHレベルに変化させ、その後、リードクロック信号RDCLKを遅延させたデータイネーブル信号DAEをリードライトアンプ群15aに出力する。このとき、Y9T,及びY9BはいずれもHレベルであるので、リードライトアンプ群15aにおける、4つのRWAMP全てリードライトアンプRWAMP00、リードライトアンプRWAMP01、リードライトアンプRWAMP10、リードライトアンプRWAMP11が活性化する。リードライトアンプRWAMP00は、メインIO線対MIOT00,MION00の差電位の増幅を行い、データバスRWBST00をHレベルへ駆動する。また、リードライトアンプRWAMP01は、メインIO線対MIOT01,MION01の差電位の増幅を行い、データバスRWBST01をLレベルへと駆動する。また、リードライトアンプRWAMP10は、メインIO線対MIOT10,MION10の差電位の増幅を行い、データバスRWBST10をHレベルへと駆動する。また、リードライトアンプRWAMP11は、メインIO線対MIOT11,MION11の差電位の増幅を行い、データバスRWBST11をHレベルへと駆動する。入出力インターフェース16において、EXOR排他的論理和回路32は、データバスRWBST00の論理レベルデータ1と、データバスRWBST10の論理レベルデータ1との排他的論理和を演算し、演算結果TRSULT0としてデータ0をデータ入出力回路34に対して出力する。また、EXOR排他的論理和回路33は、データバスRWBST01の論理レベルデータ0と、データバスRWBST11の論理レベルデータ1との排他的論理和を演算し、演算結果TRSULT1としてデータ1をデータ入出力回路34に対して出力する。データ入出力回路34は、これらの演算結果を、外部クロックCKに同期して出力するため、例えば内部のラッチ回路に保持しておく。この間、Yデコーダ13aは、2回目のリードクロック信号RDCLKの立ち上がりで、カラムスイッチ選択信号線CSLjを再び駆動する。図4に示すセルアレイ0において、ビット線対D01、DB01とローカルIO線対LIOT000、LION000等が接続される。また、セルアレイ2において、ビット線対D01x、DB01xとローカルIO線対LIOT200、LION200等が接続される。また、TSWE生成回路12bは、このリードクロック信号RDCLKの立ち上がりで、今度は制御信号TSWE0をLレベルに変化させる。これにより、セルアレイ0において、スイッチMLSW0における4本のMLSW01~MLSW01は非導通し、ローカルIO線対LION000、LION000とメインIO線対MION00、MION00等は非接続とされる。一方、セルアレイ2においては、スイッチMLSW2における4本のMLSW21~MLSW24が導通し、ローカルIO線対LION200、LION200とメインIO線対MION00、MION00等が接続される。ここで、最初のアクセス時にtRCDminタイミングで動作させたことにより、セルアレイ2において、ビット線D01xに接続されるセンスアンプSA01xは、データ0をラッチし、ビット線D02xに接続されるセンスアンプSA02xは、データ0をラッチし、ビット線D03xに接続されるセンスアンプSA03xは、データ0をラッチし、ビット線D04xに接続されるセンスアンプSA04xは、データ1をラッチしている。これにより、メインIO線対MIOT00,MION00のうち、MIOT00はLレベル,MION00はHレベルへ変化する。また、メインIO線対MIOT01,MION01のうち、MIOT01はLレベル,MION01はHレベルへ変化する。また、メインIO線対MIOT10,MION10のうち、MIOT10はLレベル,MION10はHレベルへ変化する。また、メインIO線対MIOT11,MION11のうち、MIOT11はHレベル,MION11はLレベルへ変化する。データ制御回路14は、2回目のリードクロック信号RDCLKの立ち上がりに応じてプリチャージ信号PMIOBを非活性レベルHレベルに変化させ、その後、リードクロック信号RDCLKを遅延させたデータイネーブル信号DAEをリードライトアンプ群15aに出力する。このとき、Y9T,及びY9BはいずれもHレベルであるので、リードライトアンプ群15aにおける、4つのRWAMP全てリードライトアンプRWAMP00、リードライトアンプRWAMP01、リードライトアンプRWAMP10、リードライトアンプRWAMP11が活性化する。リードライトアンプRWAMP00は、メインIO線対MIOT00,MION00の差電位の増幅を行い、データバスRWBST00をLレベルへ駆動する。また、リードライトアンプRWAMP01は、メインIO線対MIOT01,MION01の差電位の増幅を行い、データバスRWBST01をLレベルへと駆動する。また、リードライトアンプRWAMP10は、メインIO線対MIOT10,MION10の差電位の増幅を行い、データバスRWBST10をLレベルへと駆動する。また、リードライトアンプRWAMP11は、メインIO線対MIOT11,MION11の差電位の増幅を行い、データバスRWBST11をHレベルへと駆動する。入出力インターフェース16において、EXOR排他的論理和回路32は、データバスRWBST00の論理レベルデータ0と、データバスRWBST10の論理レベルデータ0との排他的論理和を演算し、演算結果TRSULT0としてデータ0をデータ入出力回路34に対して出力する。また、EXOR排他的論理和回路33は、データバスRWBST01の論理レベルデータ0と、データバスRWBST11の論理レベルデータ1との排他的論理和を演算し、演算結果TRSULT1としてデータ1をデータ入出力回路34に対して出力する。データ入出力回路34は、これらの演算結果を、外部クロックCKに同期して出力するため、例えば内部のラッチ回路に保持しておく。入出力インターフェース16は、ラッチした演算結果をラッチした順番に外部クロックCKの6番目の立ち上がり及び立ち下がり、7番目の立ち上がり及び立ち下がりに同期させて、データ入出力端子DQiからシリアルに出力する。つまり、半導体装置10は、RDコマンドからCLCASLatency=3で、4ビットのリードデータをデータ入出力端子DQiから、外部クロックの立ち上がり及び立ち下がりに同期させて出力する。この4ビットのリードデータのうち、最初のデータは、Y0=0かつY9=0に位置するメモリセルMC01の記憶するデータ0を誤って読み出したデータ1と、Y0=0かつY9=1に位置するメモリセルMC03の記憶するデータ1とを縮約したデータ0である。また、2ビット目のデータは、Y0=1かつY9=0に位置するメモリセルMC02の記憶するデータ0と、Y0=1かつY9=1に位置するメモリセルMC04の記憶するデータ1とを縮約したデータ1である。また、3ビット目のデータは、Y0=0かつY9=0に位置するメモリセルMC01xの記憶するデータ0と、Y0=0かつY9=1に位置するメモリセルMC03xの記憶するデータ1を誤って読み出したデータ0とを縮約したデータ0である。また、4ビット目のデータは、Y0=1かつY9=0に位置するメモリセルMC02xの記憶するデータ0と、Y0=1かつY9=1に位置するメモリセルMC04xの記憶するデータ1とを縮約したデータ1である。このように、半導体装置10は、テスト動作モードにおいて、2つの活性化されたセルアレイの8ビットのメモリセルから、tRCDminタイミングで読み出したデータを、4台のリードライトアンプRWAMPを2回活性化させることで、半導体装置10の外部へリードデータ8ビットのデータを4ビットに縮約したデータとして出力することができる。その後、外部クロックCKの8番目の立ち上がりでPREコマンドが供給されると、ACTコマンドにより活性化されていた回路は全てプリチャージ状態に移行する。例えば、図9に示すロウアドレス信号X9B、X9Tを含む全てのロウアドレス信号はLレベルへリセットされ、選択されていたワード線WLiもLレベルへリセットする。また、ロウアドレス信号が入力されるLMIOSW生成回路12c0、LMIOSW生成回路12c2は、それぞれスイッチ制御信号LMIOSW0、LMIOSW2を非活性レベルLレベルへリセットし、それぞれの出力スイッチMLSWをオフさせる。これにより、セルアレイ0、セルアレイ2におけるローカルIO線対とメインIO線対とは非導通となる。続いて、外部クロックCKの10番目の立ち上がりで、ACTコマンドが供給されると、コマンド入力回路18は、内部コマンド信号をXタイミング生成回路11に対して出力する。Xタイミング生成回路11は、この内部コマンド信号を受けて、ロウアドレスX0-X9を取り込み、これらの論理レベルに応じてロウアドレス信号X0T-X9T、X0B-X9BをX制御回路12に対して出力する。なお、ロウアドレスX0-X8=Xbとする。また、Xタイミング生成回路11は、テスト信号TPARAが入力されているので、ロウアドレスX9の論理レベルに係らず、図10に示すように、ロウアドレス信号X9T、X9BをいずれもHレベルに変化させる。X制御回路12に含まれるXデコーダXDECのうち、2つのXデコーダXDECが、ロウアドレス信号X8T、X8Bの論理レベルによりワード線を選択する。ここでは、X8=0として、つまり、ロウアドレス信号X8TがLレベル、ロウアドレス信号X8BがHレベルであるものとする。すると、セルアレイ0におけるXデコーダXDEC12a0が256本のワード線のうちから一本のワード線図4に示すWLiとする。つまり、ロウアドレスX0-X7でその位置が示されるワード線はWLiであるとするを選択する。また、セルアレイ2におけるXデコーダXDEC12a2が256本のワード線のうちから一本のワード線図4に示すWLiとする。つまり、ロウアドレスX0-X7でその位置が示されるワード線はWLiであるとするを選択する。図4におけるメモリセルMC01~MC04を含むワード線WLi上の1024個のメモリセルが選択され、それぞれビット線D01~ビット線D04を含む1024本のビット線に接続される。また、セルアレイ2において、MC01x~MC04xを含むワード線WLi上の1024個のメモリセルが選択され、それぞれビット線D01x~D04xを含む1024本のビット線に接続される。TSWE生成回路12bは、制御信号TSWE0及び制御信号TSWE1の論理レベルをHレベルに維持する。これにより、セルアレイ0において、スイッチMLSW0における4本のMLSW01~MLSW01は導通し、ローカルIO線対LION000、LION000とメインIO線対MION00、MION00等が接続される。また、セルアレイ2において、スイッチMLSW2における4本のMLSW21~MLSW24は導通し、ローカルIO線対LION200、LION200とメインIO線対MION00、MION00等が接続される。外部クロックCKの12番目の立ち上がりでWTコマンドが供給されると、つまり、ACTコマンド-WTコマンド間が外部クロックCKの2周期分のAL=2で供給されると、コマンド入力回路18は、内部コマンド信号をYタイミング生成回路13に対して出力する。Yタイミング生成回路13は、この内部コマンド信号を受けて、カラムアドレスY0-Y9を取り込み、これらの論理レベルに応じてカラムアドレス信号Y1T-Y8T、Y1B-Y8BをYデコーダ13aに対して、カラムアドレス信号Y9T、Y9Bをデータ制御回路14に対して出力する。なお、カラムアドレスY0-Y8=Ybであるとする。また、Yタイミング生成回路13は、テスト信号TPARAが入力されているので、カラムアドレスY9の論理レベルに係らず、カラムアドレス信号Y9T、Y9BをいずれもHレベルに変化させる。また、コマンド入力回路18は、外部クロックCKの12番目の立ち上がりに応じて、活性レベルHレベルとなるライトコマンド信号WTCMDを、Yタイミング生成回路13、及びデータ制御回路14に対して出力する。Yデコーダ13aは、このライトコマンド信号WTCMDの立ち上がりで、Yタイミング生成回路から入力されるカラムアドレス信号に基づいて、256本のカラムスイッチ選択信号線のうち1本図4に示すカラムスイッチ選択信号線CSLjとする。つまり、カラムアドレスY1-Y8でその位置が示されるビット線がカラムスイッチ選択信号線CSLjにより選択されるものとするを駆動する。図4に示すセルアレイ0において、ビット線対D01、DB01とローカルIO線対LIOT000、LION000等が接続される。また、セルアレイ2において、ビット線対D01x、DB01xとローカルIO線対LIOT200、LION200等が接続される。入出力インターフェース16は、外部クロックCKの12番目の立ち上がり及び立下りに同期して、データ入出力端子DQiから2ビットのライトデータ0、1をこの順番に取り込む。また、入出力インターフェース16は、データバスRWBST00をLレベル、データバスRWBST01をLレベル、データバスRWBST10をHレベル、データバスRWBST11をHレベルへとそれぞれ駆動する。データ制御回路14は、プリチャージ信号PMIOBを非活性レベルHレベルに変化させ、その後、ライトコマンド信号WTCMDを遅延させたライトイネーブル信号WAEをリードライトアンプ群15aに出力する。このとき、Y9T,及びY9BはいずれもHレベルであるので、リードライトアンプ群15aにおける、4つのRWAMP全てリードライトアンプRWAMP00、リードライトアンプRWAMP01、リードライトアンプRWAMP10、リードライトアンプRWAMP11が活性化する。リードライトアンプRWAMP00は、データバスRWBST00の論理レベルに基づき、メインIO線対MIOT00,MION00のうち、MIOT00をLレベル、MION00をHレベルへ駆動する。また、リードライトアンプRWAMP01は、データバスRWBST01の論理レベルに基づき、メインIO線対MIOT01,MION01のうち、MIOT01をLレベル、MION01をHレベルへ駆動する。リードライトアンプRWAMP10は、データバスRWBST10の論理レベルに基づき、メインIO線対MIOT10,MION10のうち、MIOT10をHレベル,MION10をLレベルへ駆動する。また、リードライトアンプRWAMP11は、データバスRWBST11の論理レベルに基づき、メインIO線対MIOT11,MION11のうち、MIOT11をHレベル,MION11をLレベルへ駆動する。このとき、メインIO線対は、スイッチMLSW、ローカルIO線対を介して、セルアレイ0及びセルアレイ2におけるビット線に接続されている。メインIO線対MIOT00,MION00は、セルアレイ0におけるビット線対D01、DB01、及びセルアレイ2におけるビット線対D01x、DB01xと接続されている。また、メインIO線対MIOT01,MION01は、セルアレイ0におけるビット線対D02、DB02、及びセルアレイ2におけるビット線対D02x、DB02xと接続されている。メインIO線対MIOT10,MION10は、セルアレイ0におけるビット線対D03、DB03、及びセルアレイ2におけるビット線対D03x、DB03xと接続されている。また、メインIO線対MIOT11,MION11は、セルアレイ0におけるビット線対D04、DB04、及びセルアレイ2におけるビット線対D04x、DB04xと接続されている。リードライトアンプRWAMP00が、メインIO線対MIOT00,MION00を駆動することにより、セルアレイ0におけるビット線対D01、DB01のうち、ビット線D01はLレベルに、ビット線DB01はHレベルに駆動されセンスアンプもともにビット線を駆動する、ビット線D01に接続されるメモリセルMC01にはLレベルのデータデータ0が書き込まれる。また、セルアレイ2におけるビット線対D01x、DB01xのうち、ビット線D01xはLレベルに、ビット線DB01xはHレベルに駆動され、ビット線D01xに接続されるメモリセルMC01xにはLレベルのデータデータ0が書き込まれる。リードライトアンプRWAMP01が、メインIO線対MIOT01,MION01を駆動することにより、セルアレイ0におけるビット線対D02、DB02のうち、ビット線D02はLレベルに、ビット線DB02はHレベルに駆動され、ビット線D02に接続されるメモリセルMC02にはLレベルのデータデータ0が書き込まれる。また、セルアレイ2におけるビット線対D02x、DB02xのうち、ビット線D02xはLレベルに、ビット線DB02xはHレベルに駆動され、ビット線D02xに接続されるメモリセルMC02xにはLレベルのデータデータ0が書き込まれる。リードライトアンプRWAMP10が、メインIO線対MIOT10,MION10を駆動することにより、セルアレイ0におけるビット線対D03、DB03のうち、ビット線D03はHレベルに、ビット線DB03はLレベルに駆動され、ビット線D03に接続されるメモリセルMC03にはHレベルのデータデータ1が書き込まれる。また、セルアレイ2におけるビット線対D03x、DB03xのうち、ビット線D03xはHレベルに、ビット線DB03xはLレベルに駆動され、ビット線D03xに接続されるメモリセルMC03xにはHレベルのデータデータ1が書き込まれる。リードライトアンプRWAMP11が、メインIO線対MIOT11,MION11を駆動することにより、セルアレイ0におけるビット線対D04、DB04のうち、ビット線D04はHレベルに、ビット線DB04はLレベルに駆動され、ビット線D04に接続されるメモリセルMC04にはHレベルのデータデータ1が書き込まれる。また、セルアレイ2におけるビット線対D04x、DB04xのうち、ビット線D04xはHレベルに、ビット線DB04xはLレベルに駆動され、ビット線D04xに接続されるメモリセルMC04xにはHレベルのデータデータ1が書き込まれる。その後、外部クロックCKの15番目の立ち上がりでPREコマンドが供給されると、ACTコマンドにより活性化されていた回路は全てプリチャージ状態に移行する。例えば、図9に示すロウアドレス信号X9T、X9Bを含む全てのロウアドレス信号はLレベルへリセットされ、選択されていたワード線WLiもLレベルへリセットする。また、ロウアドレス信号が入力されるLMIOSW生成回路12c0、LMIOSW生成回路12c2は、それぞれスイッチ制御信号LMIOSW0、スイッチ制御信号LMIOSW2を非活性レベルLレベルへリセットし、それぞれのスイッチMLSWをオフさせる。これにより、セルアレイ0、セルアレイ2におけるローカルIO線対と、メインIO線対とは非導通となる。このように、半導体装置10は、テスト動作モードにおいて、4台のリードライトアンプRWAMPを1回活性化させることで、半導体装置10の外部からのライトデータ8ビットのデータを2ビットに縮約したデータを、2つの活性化されたセルアレイの8ビットのメモリセルへ書き込むことができる。このように、半導体装置10は、複数のメモリアレイセルアレイ0~セルアレイ3と、読み出し動作においては、前記複数のメモリアレイが備えるメモリセルからの読み出しデータを増幅して外部へ出力するリードデータを生成し、書き込み動作においては、外部から供給されるライトデータに基づいて前記メモリセルへの書き込みデータを生成する、前記複数のメモリアレイに共通に設けられたリードライトアンプ例えばRWAMP00と、前記複数のメモリアレイ毎に、前記メモリセルと前記リードライトアンプとの間に設けられたスイッチスイッチMLSW0~MLSW3と、読み出し動作において、外部から供給される外部クロックに応じて、前記複数のメモリアレイのうち活性化するメモリアレイセルアレイ0、セルアレイ2の前記スイッチを順次導通させる第1の制御信号スイッチ制御信号LMIOSW0~スイッチ制御信号LMIOSW3を生成する第1の制御回路X制御回路12におけるTSWE生成回路12bと、LMIOSW生成回路12c0~LMIOSW生成回路12c3と、読み出し動作において、前記リードライトアンプを活性化する第2の制御信号リードイネーブル信号DAEを、前記複数のメモリアレイのうち活性化するメモリアレイの個数本実施形態ではセルアレイ0、セルアレイ2の2個に基づいて発生する第2の制御回路データ制御回路14と、を備えたことを特徴とする。本発明の半導体装置10によれば、パラレルテストの読み出し動作において、第1の制御回路が第1の制御信号を出力することにより、活性化されるメモリアレイ各々に設けられたリードライトアンプとの間のスイッチの開閉導通を順次行う。また、リードライトアンプは、第2の制御回路が出力する第2の制御信号により、活性化されるメモリアレイの個数回だけ活性化される。これにより、ACTコマンド及びロウアドレスを1回与えて、複数のメモリアレイを同時に活性化しても、続いてRDコマンド及びカラムアドレスを与えることにより、メインIO線上でデータが衝突することなく、複数のメモリアレイ各々における選択されたメモリセルのデータを読み出すことができる。そのため、リードライトアンプの台数が増えることなく、チップサイズの増大を抑制できる。また、半導体装置にACTコマンド及びロウアドレスを2回以上与える必要はなくなり、パラレルテストの時間の増大を抑制できる。さらに、一つのACTコマンドに対して一つのRDコマンドを与えても、ACTコマンドにより活性化された複数のメモリアレイのうち、後にデータが読み出されるメモリセルを含むメモリアレイも、最初にデータが読み出されるメモリセルを含むメモリアレイと同様に、同じACTコマンドにより活性化される。これにより、tRCDmin時間ACTコマンドを与えてからRDコマンドを与えるまでの時間の評価を、評価精度を落とすことなく行なうこともできる。本願の技術思想は、試験回路を有する半導体装置に適用できる。更に、図面で開示した各ブロックの接続方法や回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式に限られない。例えば、実施形態の説明では、1台のリードライトアンプを共有する4台のセルアレイセルアレイ0~セルアレイ3のうち、2台のセルアレイを活性化して、1台のリードライトアンプでメモリセルからの2ビット4台では8ビットのデータを読み出す構成について示した。しかしながら、これは例示であって、4台のセルアレイ全てを活性化して、1台のリードライトアンプでメモリセルからの4ビット4台では16ビットのデータを読み出す構成としてもよい。これは、例えば、TSWE生成回路12bのラッチ部12b1を、4ビットのシフトレジスタの回路形式にし、信号生成部12b2を、これら4ビットのうちの各ビットから、4本の制御信号TSWE0~TSWE3を生成する回路形式にする。また、4台のLMIOSW生成回路にそれぞれ異なる制御信号TSWEを入力する回路形式とする。このようにすれば、リードクロック信号RDCLKの立ち上がりでそれぞれスイッチMLSW0~MLSW3にスイッチ制御信号LMIOSW0~スイッチ制御信号LMIOSW3を時系列に供給することで、各セルアレイのローカルIO線対とメインIO線対とを接続することができ、上記に説明した効果と同様の効果を得ることができる。また、本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。本発明の実施形態においては、主にメモリMemoryでの実施例を開示したが、これに限られず、メモリ以外の半導体装置、例えば、CPUCentralProcessingUnit、MCUMicroControlUnit、DSPDigitalSignalProcessor、ASICApplicationSpecificIntegratedCircuit、ASSPApplicationSpecificStandardProduct等の半導体装置全般に、本発明を適用することができる。また、このような本発明が適用された半導体装置の製品形態としては、例えば、SOCシステムオンチップ、MCPマルチチップパッケージやPOPパッケージオンパッケージなどが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。また、トランジスタは、電界効果トランジスタFieldEeffectTransistorFETであれば良く、MOSMetalOxideSemiconductor以外にもMISMetalInsulatorSemiconductor、TFT等の様々なFETに適用できる。トランジスタ等の様々なFETに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。更に、PMOSトランジスタP型チャネルMOSトランジスタは、第2導電型のトランジスタ、NMOSトランジスタN型チャネルMOSトランジスタは、第1導電型のトランジスタの代表例である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。"