"画素を構成する回路要素が配置された第1の基板と第2の基板とが接続部によって電気的に接続されている固体撮像装置であって、当該固体撮像装置が有する前記画素は複数あり、それぞれの前記画素は1以上のグループのいずれかに分類されており、複数の前記画素で1つの前記接続部を共有しており、前記画素は、前記第1の基板に配置された光電変換素子と、前記光電変換素子で発生した信号を第1の蓄積部に転送する第1の転送部と、前記第1の蓄積部に蓄積された信号を、同一グループに含まれる複数の前記画素で共有される第2の蓄積部に転送する第2の転送部と、前記第2の基板に配置され、前記第2の蓄積部に蓄積された信号を、前記画素から出力する出力部と、を備えることを特徴とする固体撮像装置。前記第1の転送部は、前記光電変換素子で発生した信号を、全ての前記画素で同時に、前記第1の蓄積部に転送する、ことを特徴とする請求項1に記載の固体撮像装置。前記第2の転送部は、前記第1の蓄積部に蓄積された信号を、同一グループに含まれる複数の前記画素内で順次、前記第2の蓄積部に転送する、ことを特徴とする請求項2に記載の固体撮像装置。前記画素は、前記第2の基板に配置され、前記接続部を経由して取得した、前記第2の蓄積部に蓄積された信号を蓄積する第3の蓄積部を、さらに備え、前記出力部は、前記第3の蓄積部に蓄積された信号を、前記画素から出力する、ことを特徴とする請求項1に記載の固体撮像装置。前記画素は、前記光電変換素子で発生した信号をリセットする第1のリセット部と、前記第2の蓄積部に蓄積された信号をリセットする第2のリセット部とを、さらに備える、ことを特徴とする請求項1に記載の固体撮像装置。前記画素は、前記第2の蓄積部に蓄積された信号を増幅した増幅信号を、該第2の蓄積部に蓄積された信号として出力する増幅部を、さらに備える、ことを特徴とする請求項1に記載の固体撮像装置。前記画素は、前記第2の転送部による前記第1の蓄積部に蓄積された信号の前記第2の蓄積部への転送に先立って、前記第2のリセット部によって前記第2の蓄積部に蓄積された信号をリセットする、ことを特徴とする請求項5に記載の固体撮像装置。前記画素は、前記第2のリセット部を、同一グループに含まれる複数の前記画素で共有する、ことを特徴とする請求項7に記載の固体撮像装置。前記画素は、前記増幅部を、同一グループに含まれる複数の前記画素で共有する、ことを特徴とする請求項6に記載の固体撮像装置。前記第1の基板と前記第2の基板とは、複数の前記接続部を介して接続されており、前記接続部を共有する画素が、同一グループに分類されるよう構成されている、ことを特徴とする請求項1に記載の固体撮像装置。前記画素は、前記増幅部から出力された前記増幅信号中のノイズを低減するノイズ低減部を、さらに備える、ことを特徴とする請求項9に記載の固体撮像装置。前記ノイズ低減部は、前記増幅部から出力された前記増幅信号をクランプするクランプ部と、前記クランプ部でクランプされた前記増幅信号に応じた信号をサンプルホールドして蓄積するサンプルホールド部と、を備えることを特徴とする請求項11に記載の固体撮像装置。前記接続部における前記第1の基板側の接続点、および前記接続部における前記第2の基板側の接続点は、前記光電変換素子の出力端子から前記出力部の入力端子までに至る経路上の、いずれかの位置に配置される、ことを特徴とする請求項1に記載の固体撮像装置。前記接続部は、バンプである、ことを特徴とする請求項1に記載の固体撮像装置。前記接続部は、前記第1の基板の表面に形成された第1の電極と、前記第2の基板の表面に形成され、前記第1の電極と貼り合わされた第2の電極とを有する、ことを特徴とする請求項1に記載の固体撮像装置。前記第2の基板は、前記光電変換素子に入射する光が照射される前記第1の基板の表面とは反対側の表面と接続される、ことを特徴とする請求項1に記載の固体撮像装置。画素を構成する回路要素が配置された第1の基板と第2の基板とが接続部によって電気的に接続されている固体撮像装置の制御方法であって、当該固体撮像装置が有する前記画素は複数あり、それぞれの前記画素は1以上のグループのいずれかに分類されており、複数の前記画素で1つの前記接続部を共有しており、前記第1の基板に配置された前記画素の光電変換素子で発生した信号を、第1の蓄積部に転送させる第1の転送ステップと、前記第1の蓄積部に蓄積された信号を、同一グループに含まれる複数の前記画素で共有される第2の蓄積部に転送させる第2の転送ステップと、前記第2の基板に配置された前記画素の出力部から、前記第2の蓄積部に蓄積された信号を出力させる出力ステップと、を含むことを特徴とする固体撮像装置の制御方法。画素を構成する回路要素が配置された第1の基板と第2の基板とが接続部によって電気的に接続されている撮像装置であって、当該撮像装置が有する前記画素は複数あり、それぞれの前記画素は1以上のグループのいずれかに分類されており、複数の前記画素で1つの前記接続部を共有しており、前記画素は、前記第1の基板に配置された光電変換素子と、前記光電変換素子で発生した信号を第1の蓄積部に転送する第1の転送部と、前記第1の蓄積部に蓄積された信号を、同一グループに含まれる複数の前記画素で共有される第2の蓄積部に転送する第2の転送部と、前記第2の基板に配置され、前記第2の蓄積部に蓄積された信号を、前記画素から出力する出力部と、を備えることを特徴とする撮像装置。画素を構成する回路要素が配置された第1の基板と第2の基板とが接続部によって電気的に接続されている固体撮像装置であって、当該固体撮像装置が有する前記画素は複数あり、それぞれの前記画素は1以上のグループのいずれかに分類されており、複数の前記画素で1つの前記接続部を共有しており、前記画素は、前記第1の基板に配置された光電変換素子と、前記光電変換素子で発生した信号を、全ての前記画素で同時に、第1の蓄積部に転送する第1の転送部と、前記第1の蓄積部に蓄積された信号を、同一グループに含まれる複数の前記画素で共有される第2の蓄積部に、該グループに含まれる複数の前記画素内で順次転送する第2の転送部と、前記第2の基板に配置され、前記第2の蓄積部に蓄積された信号を、前記画素から出力する出力部と、を備えることを特徴とする固体撮像装置。前記画素は、前記第2の基板に配置され、前記接続部を経由して取得した、前記第2の蓄積部に蓄積された信号を蓄積する第3の蓄積部を、さらに備え、前記出力部は、前記第3の蓄積部に蓄積された信号を、前記画素から出力する、ことを特徴とする請求項19に記載の固体撮像装置。画素を構成する回路要素が配置された第1の基板と第2の基板とが接続部によって電気的に接続されている固体撮像装置の制御方法であって、当該固体撮像装置が有する前記画素は複数あり、それぞれの前記画素は1以上のグループのいずれかに分類されており、複数の前記画素で1つの前記接続部を共有しており、前記第1の基板に配置された前記画素の光電変換素子で発生した信号を、全ての前記画素で同時に、第1の蓄積部に転送させる第1の転送ステップと、前記第1の蓄積部に蓄積された信号を、同一グループに含まれる複数の前記画素で共有される第2の蓄積部に、該グループに含まれる複数の前記画素内で順次転送させる第2の転送ステップと、前記第2の基板に配置された前記画素の出力部から、前記第2の蓄積部に蓄積された信号を出力させる出力ステップと、を含むことを特徴とする固体撮像装置の制御方法。画素を構成する回路要素が配置された第1の基板と第2の基板とが接続部によって電気的に接続されている撮像装置であって、当該撮像装置が有する前記画素は複数あり、それぞれの前記画素は1以上のグループのいずれかに分類されており、複数の前記画素で1つの前記接続部を共有しており、前記画素は、前記第1の基板に配置された光電変換素子と、前記光電変換素子で発生した信号を、全ての前記画素で同時に、第1の蓄積部に転送する第1の転送部と、前記第1の蓄積部に蓄積された信号を、同一グループに含まれる複数の前記画素で共有される第2の蓄積部に、該グループに含まれる複数の前記画素内で順次転送する第2の転送部と、前記第2の基板に配置され、前記第2の蓄積部に蓄積された信号を、前記画素から出力する出力部と、を備えることを特徴とする撮像装置。画素を構成する回路要素が配置された第1の基板と第2の基板とが接続部によって電気的に接続されている固体撮像装置であって、当該固体撮像装置が有する前記画素は複数あり、それぞれの前記画素は1以上のグループのいずれかに分類されており、複数の前記画素で1つの前記接続部を共有しており、前記画素は、前記第1の基板に配置された光電変換素子と、前記光電変換素子で発生した信号をソースおよびドレインの一方に受け、ソースおよびドレインの他方から出力して第1の蓄積容量に転送する第1の転送トランジスタと、前記第1の蓄積容量に蓄積された信号をソースおよびドレインの一方に受け、ソースおよびドレインの他方から出力して、同一グループに含まれる複数の前記画素で共有される第2の蓄積容量に転送する第2の転送トランジスタと、前記第2の基板に配置され、前記第2の蓄積容量に蓄積された信号を、前記画素から出力するための容量やトランジスタを有する出力回路と、を備えることを特徴とする固体撮像装置。前記画素は、前記第2の基板に配置され、前記接続部を経由して取得した、前記第2の蓄積容量に蓄積された信号を蓄積する第3の蓄積容量であるアナログメモリ回路を、さらに備え、前記出力回路は、前記第3の蓄積容量に蓄積された信号を、前記画素から出力する、ことを特徴とする請求項23に記載の固体撮像装置。前記画素は、前記光電変換素子で発生した信号をリセットする第1のリセットトランジスタと、前記第2の蓄積容量に蓄積された信号をリセットする第2のリセットトランジスタとを、さらに備える、ことを特徴とする請求項23に記載の固体撮像装置。前記画素は、前記第2の蓄積容量に蓄積された信号をゲートに受け、ソースおよびドレインの一方から増幅した増幅信号を出力し、該増幅信号を、該第2の蓄積容量に蓄積された信号として出力する増幅トランジスタを、さらに備える、ことを特徴とする請求項23に記載の固体撮像装置。前記画素は、前記第2のリセットトランジスタを、同一グループに含まれる複数の前記画素で共有する、ことを特徴とする請求項25に記載の固体撮像装置。前記画素は、前記増幅トランジスタを、同一グループに含まれる複数の前記画素で共有する、ことを特徴とする請求項26に記載の固体撮像装置。前記第1の基板と前記第2の基板とは、複数の前記接続部を介して接続されており、前記接続部を共有する画素が、同一グループに分類されるよう構成されている、ことを特徴とする請求項23に記載の固体撮像装置。前記画素は、前記増幅トランジスタから出力された前記増幅信号中のノイズを低減するノイズ低減回路を、さらに備える、ことを特徴とする請求項28に記載の固体撮像装置。前記ノイズ低減回路は、前記増幅トランジスタのソースおよびドレインの一方に、直接または間接に接続され、出力された前記増幅信号をクランプするためのクランプ容量と、前記クランプ容量に直接または間接に接続され、クランプされた前記増幅信号をサンプルホールドするサンプルホールドトランジスタと、を有することを特徴とする請求項30に記載の固体撮像装置。画素を構成する回路要素が配置された第1の基板と第2の基板とが接続部によって電気的に接続されている固体撮像装置の制御方法であって、当該固体撮像装置が有する前記画素は複数あり、それぞれの前記画素は1以上のグループのいずれかに分類されており、複数の前記画素で1つの前記接続部を共有しており、前記第1の基板に配置された前記画素の光電変換素子で発生した信号をソースおよびドレインの一方に受け、ソースおよびドレインの他方から出力する第1の転送トランジスタに、前記画素の光電変換素子で発生した信号を、第1の蓄積容量に転送させる第1の転送ステップと、前記第1の蓄積容量に蓄積された信号をソースおよびドレインの一方に受け、ソースおよびドレインの他方から出力する第2の転送トランジスタに、前記第1の蓄積容量に蓄積された信号を、同一グループに含まれる複数の前記画素で共有される第2の蓄積容量に転送させる第2の転送ステップと、前記第2の基板に配置された前記画素の出力回路から、前記第2の蓄積容量に蓄積された信号を出力させる出力ステップと、を含むことを特徴とする固体撮像装置の制御方法。画素を構成する回路要素が配置された第1の基板と第2の基板とが接続部によって電気的に接続されている撮像装置であって、当該撮像装置が有する前記画素は複数あり、それぞれの前記画素は1以上のグループのいずれかに分類されており、複数の前記画素で1つの前記接続部を共有しており、前記画素は、前記第1の基板に配置された光電変換素子と、前記光電変換素子で発生した信号をソースおよびドレインの一方に受け、ソースおよびドレインの他方から出力して第1の蓄積容量に転送する第1の転送トランジスタと、前記第1の蓄積容量に蓄積された信号をソースおよびドレインの一方に受け、ソースおよびドレインの他方から出力して、同一グループに含まれる複数の前記画素で共有される第2の蓄積容量に転送する第2の転送トランジスタと、前記第2の基板に配置され、前記第2の蓄積容量に蓄積された信号を、前記画素から出力するための容量やトランジスタを有する出力回路と、を備えることを特徴とする撮像装置。画素を構成する回路要素が配置された第1の基板と第2の基板とが接続部によって電気的に接続されている固体撮像装置であって、当該固体撮像装置が有する前記画素は複数あり、それぞれの前記画素は1以上のグループのいずれかに分類されており、複数の前記画素で1つの前記接続部を共有しており、前記画素は、前記第1の基板に配置された光電変換素子と、前記光電変換素子で発生した信号をソースおよびドレインの一方に受け、ソースおよびドレインの他方から出力して、全ての前記画素で同時に、第1の蓄積容量に転送する第1の転送トランジスタと、前記第1の蓄積容量に蓄積された信号をソースおよびドレインの一方に受け、ソースおよびドレインの他方から出力して、同一グループに含まれる複数の前記画素で共有される第2の蓄積容量に、該グループに含まれる複数の前記画素内で順次転送する第2の転送トランジスタと、前記第2の基板に配置され、前記第2の蓄積容量に蓄積された信号を、前記画素から出力するための容量やトランジスタを有する出力回路と、を備えることを特徴とする固体撮像装置。前記画素は、前記第2の基板に配置され、前記接続部を経由して取得した、前記第2の蓄積容量に蓄積された信号を蓄積する第3の蓄積容量であるアナログメモリ回路を、さらに備え、前記出力回路は、前記第3の蓄積容量に蓄積された信号を、前記画素から出力する、ことを特徴とする請求項34に記載の固体撮像装置。画素を構成する回路要素が配置された第1の基板と第2の基板とが接続部によって電気的に接続されている固体撮像装置の制御方法であって、当該固体撮像装置が有する前記画素は複数あり、それぞれの前記画素は1以上のグループのいずれかに分類されており、複数の前記画素で1つの前記接続部を共有しており、前記第1の基板に配置された前記画素の光電変換素子で発生した信号をソースおよびドレインの一方に受け、ソースおよびドレインの他方から出力する第1の転送トランジスタに、前記画素の光電変換素子で発生した信号を全ての前記画素で同時に、第1の蓄積容量に転送させる第1の転送ステップと、前記第1の蓄積容量に蓄積された信号をソースおよびドレインの一方に受け、ソースおよびドレインの他方から出力する第2の転送トランジスタに、前記第1の蓄積容量に蓄積された信号を、同一グループに含まれる複数の前記画素で共有される第2の蓄積容量に、該グループに含まれる複数の前記画素内で順次転送させる第2の転送ステップと、前記第2の基板に配置された前記画素の出力回路から、前記第2の蓄積容量に蓄積された信号を出力させる出力ステップと、を含むことを特徴とする固体撮像装置の制御方法。画素を構成する回路要素が配置された第1の基板と第2の基板とが接続部によって電気的に接続されている撮像装置であって、当該撮像装置が有する前記画素は複数あり、それぞれの前記画素は1以上のグループのいずれかに分類されており、複数の前記画素で1つの前記接続部を共有しており、前記画素は、前記第1の基板に配置された光電変換素子と、前記光電変換素子で発生した信号をソースおよびドレインの一方に受け、ソースおよびドレインの他方から出力して、全ての前記画素で同時に、第1の蓄積容量に転送する第1の転送トランジスタと、前記第1の蓄積容量に蓄積された信号をソースおよびドレインの一方に受け、ソースおよびドレインの他方から出力して、同一グループに含まれる複数の前記画素で共有される第2の蓄積容量に、該グループに含まれる複数の前記画素内で順次転送する第2の転送トランジスタと、前記第2の基板に配置され、前記第2の蓄積容量に蓄積された信号を、前記画素から出力するための容量やトランジスタを有する出力回路と、を備えることを特徴とする撮像装置。通常、基板を張り合わせる構造の半導体集積回路では、特許文献1で採用されているように、電気信号を送受信するための接続部としてバンプなどが用いられる。しかしながら、固体撮像装置では、画素の微細化が進んでいる。このため、1つの光電変換素子を備えた画素のピッチが、バンプを形成することができるピッチよりも狭くなってしまうと、これらの画素毎に1つのバンプを作製することが不可能となってしまう。この問題を解決するため、特許文献1で開示された技術では、1つのバンプを複数の画素で共有させることによって、狭画素ピッチの画素におけるバンプの作製を可能としている。しかしながら、複数の画素でバンプを共有した場合、バンプを共有している画素では、光電変換素子が発生した信号電荷を順次読み出すことが必要となる。このため、全ての画素の露光期間が同じ期間であるというグローバル露光方式の優位性が失われてしまうという問題が発生する。特に、1つのバンプを共有する光電変換素子画素の数が多くなるほど、バンプを共有している光電変換素子同士で、露光終了から信号電荷の読み出しまでの時間差が大きくなる。そのため、グローバル露光方式の固体撮像装置であっても、複数の画素でバンプを共有する構成の場合には、高速で移動する被写体を撮影すると不自然な画像が得られてしまうという問題がある。本発明は、上記の課題認識に基づいてなされたものであり、複数枚のチップを接続することによって構成される固体撮像装置において、接続されたチップ同士で電気信号の送受信を行う接続部を複数の画素で共有した場合でも、グローバル露光方式の画像を取得することができる固体撮像装置、固体撮像装置の制御方法、および撮像装置を提供することを目的としている。上記の課題を解決するため、本発明のある態様に係る固体撮像装置は、画素を構成する回路要素が配置された第1の基板と第2の基板とが接続部によって電気的に接続されている固体撮像装置であって、当該固体撮像装置が有する前記画素は複数あり、それぞれの前記画素は1以上のグループのいずれかに分類されており、複数の前記画素で1つの前記接続部を共有しており、前記画素は、前記第1の基板に配置された光電変換素子と、前記光電変換素子で発生した信号を第1の蓄積部に転送する第1の転送部と、前記第1の蓄積部に蓄積された信号を、同一グループに含まれる複数の前記画素で共有される第2の蓄積部に転送する第2の転送部と、前記第2の基板に配置され、前記第2の蓄積部に蓄積された信号を、前記画素から出力する出力部と、を備えることを特徴とする。また、本発明のある態様に係る固体撮像装置の制御方法は、画素を構成する回路要素が配置された第1の基板と第2の基板とが接続部によって電気的に接続されている固体撮像装置の制御方法であって、当該固体撮像装置が有する前記画素は複数あり、それぞれの前記画素は1以上のグループのいずれかに分類されており、複数の前記画素で1つの前記接続部を共有しており、前記第1の基板に配置された前記画素の光電変換素子で発生した信号を、第1の蓄積部に転送させる第1の転送ステップと、前記第1の蓄積部に蓄積された信号を、同一グループに含まれる複数の前記画素で共有される第2の蓄積部に転送させる第2の転送ステップと、前記第2の基板に配置された前記画素の出力部から、前記第2の蓄積部に蓄積された信号を出力させる出力ステップと、を含むことを特徴とする。また、本発明のある態様に係る撮像装置は、画素を構成する回路要素が配置された第1の基板と第2の基板とが接続部によって電気的に接続されている撮像装置であって、当該撮像装置が有する前記画素は複数あり、それぞれの前記画素は1以上のグループのいずれかに分類されており、複数の前記画素で1つの前記接続部を共有しており、前記画素は、前記第1の基板に配置された光電変換素子と、前記光電変換素子で発生した信号を第1の蓄積部に転送する第1の転送部と、前記第1の蓄積部に蓄積された信号を、同一グループに含まれる複数の前記画素で共有される第2の蓄積部に転送する第2の転送部と、前記第2の基板に配置され、前記第2の蓄積部に蓄積された信号を、前記画素から出力する出力部と、を備えることを特徴とする。また、本発明のある態様に係る固体撮像装置は、画素を構成する回路要素が配置された第1の基板と第2の基板とが接続部によって電気的に接続されている固体撮像装置であって、当該固体撮像装置が有する前記画素は複数あり、それぞれの前記画素は1以上のグループのいずれかに分類されており、複数の前記画素で1つの前記接続部を共有しており、前記画素は、前記第1の基板に配置された光電変換素子と、前記光電変換素子で発生した信号を、全ての前記画素で同時に、第1の蓄積部に転送する第1の転送部と、前記第1の蓄積部に蓄積された信号を、同一グループに含まれる複数の前記画素で共有される第2の蓄積部に、該グループに含まれる複数の前記画素内で順次転送する第2の転送部と、前記第2の基板に配置され、前記第2の蓄積部に蓄積された信号を、前記画素から出力する出力部と、を備えることを特徴とする。また、本発明のある態様に係る固体撮像装置の制御方法は、画素を構成する回路要素が配置された第1の基板と第2の基板とが接続部によって電気的に接続されている固体撮像装置の制御方法であって、当該固体撮像装置が有する前記画素は複数あり、それぞれの前記画素は1以上のグループのいずれかに分類されており、複数の前記画素で1つの前記接続部を共有しており、前記第1の基板に配置された前記画素の光電変換素子で発生した信号を、全ての前記画素で同時に、第1の蓄積部に転送させる第1の転送ステップと、前記第1の蓄積部に蓄積された信号を、同一グループに含まれる複数の前記画素で共有される第2の蓄積部に、該グループに含まれる複数の前記画素内で順次転送させる第2の転送ステップと、前記第2の基板に配置された前記画素の出力部から、前記第2の蓄積部に蓄積された信号を出力させる出力ステップと、を含むことを特徴とする。また、本発明のある態様に係る撮像装置は、画素を構成する回路要素が配置された第1の基板と第2の基板とが接続部によって電気的に接続されている撮像装置であって、当該撮像装置が有する前記画素は複数あり、それぞれの前記画素は1以上のグループのいずれかに分類されており、複数の前記画素で1つの前記接続部を共有しており、前記画素は、前記第1の基板に配置された光電変換素子と、前記光電変換素子で発生した信号を、全ての前記画素で同時に、第1の蓄積部に転送する第1の転送部と、前記第1の蓄積部に蓄積された信号を、同一グループに含まれる複数の前記画素で共有される第2の蓄積部に、該グループに含まれる複数の前記画素内で順次転送する第2の転送部と、前記第2の基板に配置され、前記第2の蓄積部に蓄積された信号を、前記画素から出力する出力部と、を備えることを特徴とする。また、本発明のある態様に係る固体撮像装置は、画素を構成する回路要素が配置された第1の基板と第2の基板とが接続部によって電気的に接続されている固体撮像装置であって、当該固体撮像装置が有する前記画素は複数あり、それぞれの前記画素は1以上のグループのいずれかに分類されており、複数の前記画素で1つの前記接続部を共有しており、前記画素は、前記第1の基板に配置された光電変換素子と、前記光電変換素子で発生した信号をソースおよびドレインの一方に受け、ソースおよびドレインの他方から出力して第1の蓄積容量に転送する第1の転送トランジスタと、前記第1の蓄積容量に蓄積された信号をソースおよびドレインの一方に受け、ソースおよびドレインの他方から出力して、同一グループに含まれる複数の前記画素で共有される第2の蓄積容量に転送する第2の転送トランジスタと、前記第2の基板に配置され、前記第2の蓄積容量に蓄積された信号を、前記画素から出力するための容量やトランジスタを有する出力回路と、を備えることを特徴とする。また、本発明のある態様に係る固体撮像装置の制御方法は、画素を構成する回路要素が配置された第1の基板と第2の基板とが接続部によって電気的に接続されている固体撮像装置の制御方法であって、当該固体撮像装置が有する前記画素は複数あり、それぞれの前記画素は1以上のグループのいずれかに分類されており、複数の前記画素で1つの前記接続部を共有しており、前記第1の基板に配置された前記画素の光電変換素子で発生した信号をソースおよびドレインの一方に受け、ソースおよびドレインの他方から出力する第1の転送トランジスタに、前記画素の光電変換素子で発生した信号を、第1の蓄積容量に転送させる第1の転送ステップと、前記第1の蓄積容量に蓄積された信号をソースおよびドレインの一方に受け、ソースおよびドレインの他方から出力する第2の転送トランジスタに、前記第1の蓄積容量に蓄積された信号を、同一グループに含まれる複数の前記画素で共有される第2の蓄積容量に転送させる第2の転送ステップと、前記第2の基板に配置された前記画素の出力回路から、前記第2の蓄積容量に蓄積された信号を出力させる出力ステップと、を含むことを特徴とする。また、本発明のある態様に係る撮像装置は、画素を構成する回路要素が配置された第1の基板と第2の基板とが接続部によって電気的に接続されている撮像装置であって、当該撮像装置が有する前記画素は複数あり、それぞれの前記画素は1以上のグループのいずれかに分類されており、複数の前記画素で1つの前記接続部を共有しており、前記画素は、前記第1の基板に配置された光電変換素子と、前記光電変換素子で発生した信号をソースおよびドレインの一方に受け、ソースおよびドレインの他方から出力して第1の蓄積容量に転送する第1の転送トランジスタと、前記第1の蓄積容量に蓄積された信号をソースおよびドレインの一方に受け、ソースおよびドレインの他方から出力して、同一グループに含まれる複数の前記画素で共有される第2の蓄積容量に転送する第2の転送トランジスタと、前記第2の基板に配置され、前記第2の蓄積容量に蓄積された信号を、前記画素から出力するための容量やトランジスタを有する出力回路と、を備えることを特徴とする。また、本発明のある態様に係る固体撮像装置は、画素を構成する回路要素が配置された第1の基板と第2の基板とが接続部によって電気的に接続されている固体撮像装置であって、当該固体撮像装置が有する前記画素は複数あり、それぞれの前記画素は1以上のグループのいずれかに分類されており、複数の前記画素で1つの前記接続部を共有しており、前記画素は、前記第1の基板に配置された光電変換素子と、前記光電変換素子で発生した信号をソースおよびドレインの一方に受け、ソースおよびドレインの他方から出力して、全ての前記画素で同時に、第1の蓄積容量に転送する第1の転送トランジスタと、前記第1の蓄積容量に蓄積された信号をソースおよびドレインの一方に受け、ソースおよびドレインの他方から出力して、同一グループに含まれる複数の前記画素で共有される第2の蓄積容量に、該グループに含まれる複数の前記画素内で順次転送する第2の転送トランジスタと、前記第2の基板に配置され、前記第2の蓄積容量に蓄積された信号を、前記画素から出力するための容量やトランジスタを有する出力回路と、を備えることを特徴とする。また、本発明のある態様に係る固体撮像装置の制御方法は、画素を構成する回路要素が配置された第1の基板と第2の基板とが接続部によって電気的に接続されている固体撮像装置の制御方法であって、当該固体撮像装置が有する前記画素は複数あり、それぞれの前記画素は1以上のグループのいずれかに分類されており、複数の前記画素で1つの前記接続部を共有しており、前記第1の基板に配置された前記画素の光電変換素子で発生した信号をソースおよびドレインの一方に受け、ソースおよびドレインの他方から出力する第1の転送トランジスタに、前記画素の光電変換素子で発生した信号を全ての前記画素で同時に、第1の蓄積容量に転送させる第1の転送ステップと、前記第1の蓄積容量に蓄積された信号をソースおよびドレインの一方に受け、ソースおよびドレインの他方から出力する第2の転送トランジスタに、前記第1の蓄積容量に蓄積された信号を、同一グループに含まれる複数の前記画素で共有される第2の蓄積容量に、該グループに含まれる複数の前記画素内で順次転送させる第2の転送ステップと、前記第2の基板に配置された前記画素の出力回路から、前記第2の蓄積容量に蓄積された信号を出力させる出力ステップと、を含むことを特徴とする。また、本発明のある態様に係る撮像装置は、画素を構成する回路要素が配置された第1の基板と第2の基板とが接続部によって電気的に接続されている撮像装置であって、当該撮像装置が有する前記画素は複数あり、それぞれの前記画素は1以上のグループのいずれかに分類されており、複数の前記画素で1つの前記接続部を共有しており、前記画素は、前記第1の基板に配置された光電変換素子と、前記光電変換素子で発生した信号をソースおよびドレインの一方に受け、ソースおよびドレインの他方から出力して、全ての前記画素で同時に、第1の蓄積容量に転送する第1の転送トランジスタと、前記第1の蓄積容量に蓄積された信号をソースおよびドレインの一方に受け、ソースおよびドレインの他方から出力して、同一グループに含まれる複数の前記画素で共有される第2の蓄積容量に、該グループに含まれる複数の前記画素内で順次転送する第2の転送トランジスタと、前記第2の基板に配置され、前記第2の蓄積容量に蓄積された信号を、前記画素から出力するための容量やトランジスタを有する出力回路と、を備えることを特徴とする。以下、本発明の実施形態について、図面を参照して説明する。なお、以下の説明は、例示のために特定の詳細な内容が含まれている。しかし、当業者であれば、以下に説明する詳細な内容に様々な変更を加えた場合であっても、本発明の範囲を超えないことは理解できるであろう。従って、以下に説明する本発明の例示的な実施形態は、権利を請求された発明に対して、一般性を失わせることなく、また、何ら限定をすることもなく、述べられたものである。図1は、本実施形態によるデジタルカメラ例えば、一眼レフデジタルカメラの概略構成を示したブロック図である。ここに示した各構成要素は、ハードウェア的には、コンピュータのCPUやメモリをはじめとする素子で実現することができ、ソフトウェア的にはコンピュータプログラムなどによって実現されるものであるが、ここでは、これらの連携によって実現される機能ブロックとして示している。従って、これらの機能ブロックは、ハードウェア、ソフトウェアの組合せによって、様々な形式で実現できるということは、当業者には理解できるであろう。図1に示したデジタルカメラ1は、レンズユニット部2、イメージセンサ3、発光装置4、メモリ5、記録装置6、表示装置7、画像信号処理回路8、レンズ制御装置9、イメージセンサ制御装置10、発光制御装置11、カメラ制御装置12から構成される。なお図1に示したデジタルカメラ1は、イメージセンサ3を遮光するためのメカニカルシャッタを搭載せず、全画素同時に露光するグローバル露光を行うデジタルカメラである。レンズユニット部2は、レンズ制御装置9によってズーム、フォーカス、絞りなどが駆動制御され、被写体像をイメージセンサ3に結像させる。イメージセンサ3は、イメージセンサ制御装置10によって駆動、制御され、レンズユニット部2を介してイメージセンサ3に入射した被写体光を画像信号に変換するMOS型固体撮像装置である。以下の説明において、イメージセンサという場合には、MOS型固体撮像装置を示すこととする。なお、このイメージセンサ3に関する詳細な説明は、後述する。発光装置4は、発光制御装置11によって駆動、制御され、発光装置4から発せられる光を被写体に当てることにより、被写体から反射する光を調節するストロボやフラッシュなどの装置である。画像信号処理回路8は、イメージセンサ3から出力された画像信号に対して、信号の増幅、画像データへの変換および各種の補正、画像データの圧縮などの処理を行う。なお、画像信号処理回路8は、各処理における画像データの一時記憶手段としてメモリ5を利用する。記録装置6は、半導体メモリなどの着脱可能な記録媒体であり、画像データの記録または読み出しを行う。表示装置7は、イメージセンサ3に結像され、画像信号処理回路8によって処理された画像データ、または記録装置6から読み出された画像データに基づく画像を表示する液晶などの表示装置である。カメラ制御装置12は、デジタルカメラ1の全体の制御を行う制御装置である。また、カメラ制御装置12は、イメージセンサ制御装置10と発光制御装置11とを制御することによって、イメージセンサ3と、発光装置4とを協調制御する。次に、本実施形態のイメージセンサ3について説明する。図2は、本実施形態によるイメージセンサ3の概略構成を示した概観図である。図2において、イメージセンサ3は、画素チップ31、画素信号処理チップ32、チップ接続部33、外部配線接続部34から構成される。画素チップ31は、後述する光電変換部を含む画素が2次元状に配列され、入射した被写体光を電気信号に変換するチップである。画素チップ31は、画素信号処理チップ32から送信された信号によって駆動、制御される。そして、画素チップ31は、変換した電気信号を画素信号処理チップ32に送信する。画素信号処理チップ32は、画素チップ31から送信されてきた電気信号の一時的な記憶や、電気信号に対する簡単な演算などの処理を行うチップである。また、画素信号処理チップ32は、画素チップ31を駆動、制御するための信号を画素チップ31に送信する。チップ接続部33は、画素チップ31と画素信号処理チップ32とを電気的に接続するための接続部である。チップ接続部33は、例えば、蒸着法、めっき法で作製されるバンプなどを用いる。なお、画素チップ31と画素信号処理チップ32との間に存在する空間には、接着剤などの絶縁部材を充填させてもよい。画素チップ31と画素信号処理チップ32とは、チップ接続部33を介して信号の送受信を行う。外部配線接続部34は、イメージセンサ3と他のブロックを電気的に接続するための接続部である。外部配線接続部34を介して、イメージセンサ3の入出力信号を、デジタルカメラ1内の他の構成要素ブロックと送受信する。例えば、イメージセンサ3を保護するためのパッケージ図示せずと、外部配線接続部34とをワイヤで接続し、パッケージの外にイメージセンサ3の入出力信号を送受信する構成などが考えられる。本実施形態のイメージセンサ3では、画素チップ31内の全ての画素を同時に露光するグローバル露光を行い、入射した被写体光を変換した電気信号を画素信号処理チップ32に送信する。そして、画素信号処理チップ32は、画素チップ31から送信されてきた電気信号を一時的な記憶し、外部配線接続部34から順次、イメージセンサ3の外部に出力する。次に、本実施形態の画素チップ31について説明する。図3は、本実施形態のイメージセンサ3内の画素チップ31の概略構成を示した回路図である。図3において、画素チップ31は、画素チップ垂直走査回路311、画素アレイ部312、単位画素313、画素信号線314、画素チップ垂直走査回路信号線315、第1画素リセット線316、第1画素転送線317、第1画素選択線318、第2画素リセット線319、第2画素転送線3110、第2画素選択線3111、FDリセット線3112から構成される。なお、図3に示した画素チップ31では、複数の単位画素313が、10行10列に2次元的に配置された画素アレイ部312の例を示している。この画素チップ31の構成によって、後述する読み出しタイミングでの動作を行う。なお、図3に示した画素チップ31において、各符号の後に表す:括弧内の数字および記号は、画素チップ31内に配置されている単位画素313に対応した行番号と列番号とを表す。そして、:括弧内の最初の数字は行番号、最後の数字は列番号を示す。例えば、2行3列目の単位画素313は、単位画素3132,3と表す。また、行番号または列番号のいずれか一方のみ、すなわち、同一の行番号または列番号を表す場合には、同一の行番号または列番号を数字で表し、同一ではない行番号または列番号を:アスタリスクで表す。例えば、3行目の第1画素リセット線316は、第1画素リセット線3163,と表す。また、行番号および列番号の両方を特定しない場合は、各符号の後の:括弧を表記しない。画素チップ垂直走査回路311は、画素アレイ部312内のそれぞれの単位画素313を制御し、各単位画素313の画素信号を画素信号線314に出力させる。画素チップ垂直走査回路311は、制御信号線第1画素リセット線316、第1画素転送線317、第1画素選択線318、第2画素リセット線319、第2画素転送線3110、第2画素選択線3111、FDリセット線3112に、単位画素313を制御するための制御信号を、画素アレイ部312に配置された単位画素313の行毎に出力する。画素アレイ部312内のそれぞれの単位画素313は、リセットされたときのリセット信号、および入射した被写体光の受光量に応じた電気信号を、画素信号として画素信号線314に出力する。画素信号線314および画素チップ垂直走査回路信号線315は、チップ接続部33を介して画素信号処理チップ32に接続される。画素チップ31と画素信号処理チップ32とは、画素信号線314および画素チップ垂直走査回路信号線315によって、画素チップ31の駆動、制御に必要な各種信号、および画素チップ31内のそれぞれの単位画素313が出力する画素信号の送受信を行う。次に、本実施形態の画素信号処理チップ32について説明する。図4は、本実施形態のイメージセンサ3内の画素信号処理チップ32の概略構成を示した回路図である。図4において、画素信号処理チップ32は、画素信号処理チップ垂直走査回路321、画素メモリアレイ部322、単位画素メモリ323、画素メモリ信号線324、画素信号処理チップ垂直信号線325、画素信号処理チップ列処理回路326、画素信号処理チップ水平走査回路327、画素信号処理チップ水平走査回路信号線328、イメージセンサ制御回路329、イメージセンサ制御回路信号線3210、第1画素メモリリセット線3211、第1画素メモリ転送線3212、第1画素メモリ選択線3213、第2画素メモリリセット線3214、第2画素メモリ転送線3215、第2画素メモリ選択線3216から構成される。なお、図4に示した画素信号処理チップ32では、複数の単位画素メモリ323が、10行10列に2次元的に配置された画素メモリアレイ部322の例を示している。この画素信号処理チップ32の構成によって、後述する読み出しタイミングでの動作を行う。なお、図4に示した画素信号処理チップ32において、各符号の後に表す:括弧内の数字および記号は、画素信号処理チップ32内に配置されている単位画素メモリ323に対応した行番号と列番号とを表し、その表し方は、図3に示した画素チップ31と同様である。画素信号処理チップ垂直走査回路321は、画素メモリアレイ部322内のそれぞれの単位画素メモリ323を制御し、各単位画素メモリ323の画素メモリ信号を画素信号処理チップ垂直信号線325に出力させる。画素信号処理チップ垂直走査回路321は、制御信号線第1画素メモリリセット線3211、第1画素メモリ転送線3212、第1画素メモリ選択線3213、第2画素メモリリセット線3214、第2画素メモリ転送線3215、第2画素メモリ選択線3216に、単位画素メモリ323を制御するための制御信号を、画素メモリアレイ部322に配置された単位画素メモリ323の行毎に出力する。画素メモリアレイ部322内のそれぞれの単位画素メモリ323には、画素チップ31に備えた画素アレイ部312内のそれぞれの単位画素313からチップ接続部33を介して画素メモリ信号線324に送信された画素信号が入力される。そして、それぞれの単位画素メモリ323は、入力された画素信号に応じた電気信号を、画素メモリ信号として画素信号処理チップ垂直信号線325に出力する。画素信号処理チップ列処理回路326は、単位画素メモリ323から送信された画素メモリ信号に対する処理を行う。画素信号処理チップ列処理回路326による画素メモリ信号に対する処理では、イメージセンサ制御回路329から入力されたクランプパルスΦCLおよびサンプルホールドパルスΦSHに基づいて、信号の減算差分処理が行われる。さらに、画素信号処理チップ列処理回路326による処理には、信号の増幅、比較などの処理が含まれる。また、画素信号処理チップ列処理回路326は、画素信号処理チップ垂直信号線325に接続される電流源負荷を含んでいる。画素信号処理チップ水平走査回路327は、イメージセンサ制御回路329から入力された水平走査パルスΦHに基づいて、画素信号処理チップ列処理回路326から出力された処理後の信号を順次読み出す。イメージセンサ制御回路329は、画素信号処理チップ垂直走査回路321、画素信号処理チップ列処理回路326、画素信号処理チップ水平走査回路327、および画素チップ31内の画素チップ垂直走査回路311を制御する。画素メモリ信号線324およびイメージセンサ制御回路信号線3210は、チップ接続部33を介して画素チップ31に接続される。画素チップ31と画素信号処理チップ32とは、画素メモリ信号線324およびイメージセンサ制御回路信号線3210によって、画素チップ31の駆動、制御に必要な各種信号、および画素チップ31内のそれぞれの単位画素313が出力する画素信号の送受信を行う。このイメージセンサ制御回路329、画素信号処理チップ垂直走査回路321、画素信号処理チップ列処理回路326、画素信号処理チップ水平走査回路327、および画素チップ垂直走査回路311による制御によって、イメージセンサ3は、入射した被写体光の画像信号を出力する。次に、本実施形態の単位画素313について説明する。図5は、本実施形態のイメージセンサ3に備えた画素チップ31内の単位画素313の概略構成を示した回路図である。単位画素313は、入射した光を電気信号に変換し、画素信号線314に出力する回路である。単位画素313は、それぞれ、第1フォトダイオードPD1、第1画素転送トランジスタPM1、第1画素リセットトランジスタPM2、第1画素選択トランジスタPM3、第1画素電荷蓄積部PC1、第2フォトダイオードPD2、第2画素転送トランジスタPM6、第2画素リセットトランジスタPM7、第2画素選択トランジスタPM8、第2画素電荷蓄積部PC2、単位画素増幅トランジスタPM5、単位画素電荷蓄積部FD、単位画素リセットトランジスタPM4から構成される。単位画素電荷蓄積部FDは、単位画素増幅トランジスタPM5のゲート端子に接続されたノードに付随する容量であり、図5に示した単位画素313の概略構成においては、キャパシタの記号で示す。第1フォトダイオードPD1および第2フォトダイオードPD2は、入射した光を光電変換して信号電荷を発生する光電変換部である。第1画素電荷蓄積部PC1、第2画素電荷蓄積部PC2、および単位画素電荷蓄積部FDは、信号電荷を蓄積する容量である。第1画素リセットトランジスタPM2は、画素チップ垂直走査回路311から入力される第1画素リセットパルスΦPR1に基づいて、第1フォトダイオードPD1を電源電位VDDPにリセットする。第2画素リセットトランジスタPM7は、画素チップ垂直走査回路311から入力される第2画素リセットパルスΦPR2に基づいて、第2フォトダイオードPD2を電源電位VDDPにリセットする。第1画素転送トランジスタPM1は、画素チップ垂直走査回路311から入力された第1画素転送パルスΦPT1に基づいて、第1フォトダイオードPD1が発生した信号電荷を、第1画素電荷蓄積部PC1に転送する。第1画素転送トランジスタPM1によって転送された信号電荷は、第1画素電荷蓄積部PC1に蓄積される。第2画素転送トランジスタPM6は、画素チップ垂直走査回路311から入力された第2画素転送パルスΦPT2に基づいて、第2フォトダイオードPD2が発生した信号電荷を、第2画素電荷蓄積部PC2に転送する。第2画素転送トランジスタPM6によって転送された信号電荷は、第2画素電荷蓄積部PC2に蓄積される。第1画素選択トランジスタPM3は、画素チップ垂直走査回路311から入力された第1画素選択パルスΦPS1に基づいて、第1画素電荷蓄積部PC1に蓄積された信号電荷を、単位画素増幅トランジスタPM5のゲート端子に接続された単位画素電荷蓄積部FDに転送する。第1画素選択トランジスタPM3によって転送された信号電荷は、単位画素電荷蓄積部FDに蓄積される。第2画素選択トランジスタPM8は、画素チップ垂直走査回路311から入力された第2画素選択パルスΦPS2に基づいて、第2画素電荷蓄積部PC2に蓄積された信号電荷を、単位画素増幅トランジスタPM5のゲート端子に接続された単位画素電荷蓄積部FDに転送する。第2画素選択トランジスタPM8によって転送された信号電荷は、単位画素電荷蓄積部FDに蓄積される。単位画素リセットトランジスタPM4は、画素チップ垂直走査回路311から入力されるFDリセットパルスΦFRに基づいて、単位画素電荷蓄積部FDを電源電位VDDPにリセットする。単位画素増幅トランジスタPM5は、単位画素電荷蓄積部FDに蓄積された信号電荷に応じた電圧を出力する。単位画素増幅トランジスタPM5は、第1画素選択トランジスタPM3によって単位画素電荷蓄積部FDに転送された信号電荷に応じた電圧を、第1フォトダイオードPD1が発生した信号電荷による単位画素313の出力として、画素信号線314に出力する。また、単位画素増幅トランジスタPM5は、第2画素選択トランジスタPM8によって単位画素電荷蓄積部FDに転送された信号電荷に応じた電圧を、第2フォトダイオードPD2が発生した信号電荷による単位画素313の出力として、画素信号線314に出力する。画素信号線314は、チップ接続部33に接続される。このような構成によって、単位画素313は、2つの光電変換部第1フォトダイオードPD1および第2フォトダイオードPD2で、1つのチップ接続部33を共有する構成となっている。次に、本実施形態の単位画素メモリ323について説明する。図6は、本実施形態のイメージセンサ3に備えた画素信号処理チップ32内の単位画素メモリ323の概略構成を示した回路図である。単位画素メモリ323は、画素メモリ信号線324から入力された信号を保持し、画素信号処理チップ垂直信号線325に出力する回路である。単位画素メモリ323は、それぞれ、単位画素メモリ結合容量CC、第1画素メモリ電荷蓄積部MC1、第1画素メモリ転送トランジスタMM1、第1画素メモリリセットトランジスタMM2、第1画素メモリ増幅トランジスタMM3、第1画素メモリ選択トランジスタMM4、第2画素メモリ電荷蓄積部MC2、第2画素メモリ転送トランジスタMM5、第2画素メモリリセットトランジスタMM6、第2画素メモリ増幅トランジスタMM7、第2画素メモリ選択トランジスタMM8、単位画素メモリ電流負荷CSから構成される。単位画素メモリ結合容量CCは、一方がチップ接続部33に接続され、もう一方が第1画素メモリ転送トランジスタMM1および第2画素メモリ転送トランジスタMM5のソース端子に接続される結合容量である。第1画素メモリ電荷蓄積部MC1および第2画素メモリ電荷蓄積部MC2は、信号電荷を蓄積する容量負荷である。第1画素メモリ電荷蓄積部MC1は、単位画素313内の第1フォトダイオードPD1に対応した信号電荷を蓄積し、第2画素メモリ電荷蓄積部MC2は、単位画素313内の第2フォトダイオードPD2に対応した信号電荷を蓄積する。第1画素メモリ転送トランジスタMM1は、画素信号処理チップ垂直走査回路321から入力された第1画素メモリ転送パルスΦMT1に基づいて、単位画素メモリ結合容量CCの一方に発生した信号電荷を、第1画素メモリ増幅トランジスタMM3のゲート端子に接続された第1画素メモリ電荷蓄積部MC1に転送する。第1画素メモリ転送トランジスタMM1によって転送された信号電荷は、第1画素メモリ電荷蓄積部MC1に蓄積される。第2画素メモリ転送トランジスタMM5は、画素信号処理チップ垂直走査回路321から入力された第2画素メモリ転送パルスΦMT2に基づいて、単位画素メモリ結合容量CCの一方に発生した信号電荷を、第2画素メモリ増幅トランジスタMM7のゲート端子に接続された第2画素メモリ電荷蓄積部MC2に転送する。第2画素メモリ転送トランジスタMM5によって転送された信号電荷は、第2画素メモリ電荷蓄積部MC2に蓄積される。第1画素メモリ増幅トランジスタMM3は、第1画素メモリ電荷蓄積部MC1に蓄積された信号電荷に応じた電圧を出力する。第2画素メモリ増幅トランジスタMM7は、第2画素メモリ電荷蓄積部MC2に蓄積された信号電荷に応じた電圧を出力する。第1画素メモリリセットトランジスタMM2は、画素信号処理チップ垂直走査回路321から入力される第1画素メモリリセットパルスΦMR1に基づいて、第1画素メモリ電荷蓄積部MC1を電源電位VDDMにリセットする。第2画素メモリリセットトランジスタMM6は、画素信号処理チップ垂直走査回路321から入力される第2画素メモリリセットパルスΦMR2に基づいて、第2画素メモリ電荷蓄積部MC2を電源電位VDDMにリセットする。第1画素メモリ選択トランジスタMM4は、画素信号処理チップ垂直走査回路321から入力された第1画素メモリ選択パルスΦMS1に基づいて、第1画素メモリ増幅トランジスタMM3が出力した電圧を、単位画素メモリ323の出力として画素信号処理チップ垂直信号線325に出力する。第2画素メモリ選択トランジスタMM8は、画素信号処理チップ垂直走査回路321から入力された第2画素メモリ選択パルスΦMS2に基づいて、第2画素メモリ増幅トランジスタMM7が出力した電圧を、単位画素メモリ323の出力として画素信号処理チップ垂直信号線325に出力する。単位画素メモリ電流負荷CSは、一方が画素メモリ信号線324に接続され、もう一方が画素信号処理チップ32のグラウンドに接続される。単位画素メモリ電流負荷CSは、チップ接続部33に接続された信号線を一定の電流で駆動する。なお、単位画素メモリ電流負荷CSは、一方が画素チップ31の画素信号線314に接続され、もう一方が画素チップ31のグラウンドに接続される構成でもよい。画素メモリ信号線324は、チップ接続部33に接続される。このような構成によって、単位画素メモリ323は、2つの画素メモリ第1画素メモリ電荷蓄積部MC1および第2画素メモリ電荷蓄積部MC2で、1つのチップ接続部33を共有する構成となっている。本実施形態のイメージセンサ3では、画素チップ31内の全ての単位画素313が同時に露光するグローバル露光を行い、第1フォトダイオードPD1および第2フォトダイオードPD2が入射した被写体光に応じて発生した信号電荷に基づいた画素信号を、チップ接続部33を介して画素信号処理チップ32に出力する。そして、画素信号処理チップ32は、画素チップ31から入力された第1フォトダイオードPD1および第2フォトダイオードPD2のそれぞれ対応した画素信号を一時的に記憶し、差分処理などの処理を行って、順次出力する。なお、イメージセンサ3は、図2~図4に示したように、画素アレイ部312内のそれぞれの単位画素313と、画素メモリアレイ部322内のそれぞれの単位画素メモリ323とのそれぞれが、それぞれのチップ接続部33を介して接続されている。そして、図5および図6に示したように、単位画素313は、2つのフォトダイオードが1つのチップ接続部33を共有し、単位画素メモリ323は、2つの画素メモリが1つのチップ接続部33を共有する構成となっている。すなわち、イメージセンサ3は、2画素毎に1つのチップ接続部33を備えた構成である。しかし、イメージセンサ3の構成は、図2~図6に示したイメージセンサ3の構成に限定されるものではなく、2つ以上のフォトダイオードや画素メモリで、1つのチップ接続部33を共有する構成とすることもできる。次に、本実施形態のイメージセンサ3の駆動シーケンスについて説明する。図7は、本実施形態のイメージセンサ3を駆動するシーケンスを示したシーケンス図である。なお、図7に示したシーケンス図では、10行分の単位画素313および単位画素メモリ323が、連続して処理される場合のシーケンスを示している。本実施形態のイメージセンサ3では、図2~図6に示したように、1つの単位画素313に2つのフォトダイオードを備え、1つの単位画素メモリ323に2つの画素メモリを備えている。このため、図7に示したシーケンス図は、イメージセンサ3の20行分を連続して処理する場合のシーケンスである。実際の動作においては、イメージセンサ3の、例えば、画素数や、間引き読み出しにおける間引き率などのパラメータによって、連続で処理されるフォトダイオードおよび画素メモリの行数や、フォトダイオードおよび画素メモリの行の間引き数などが変化する。これにより、列方向に連続して配置された単位画素313および単位画素メモリ323が連続して処理されない場合や、単位画素313内の2つのフォトダイオードの内、いずれか1つのフォトダイオード、および単位画素メモリ323内の画素メモリの内、いずれか1つの画素メモリのみが処理されることもある。図7において、横軸は時間を示し、縦軸はイメージセンサ3の行を示す。そして、シーケンス201は、画素チップ31のグローバルリセット動作を示し、シーケンス202は、画素チップ31のグローバル転送動作を示す。また、シーケンス203は、画素チップ31のローリング読み出し動作を示し、シーケンス204は、画素信号処理チップ32のローリング読み出し動作を示す。イメージセンサ3の駆動シーケンスでは、まず、時刻t1において、シーケンス201に示した画素チップ31のグローバルリセット動作を行う。シーケンス201のグローバルリセット動作では、画素チップ31に備えた全ての単位画素313内の第1フォトダイオードPD1および第2フォトダイオードPD2と、第1画素電荷蓄積部PC1、第2画素電荷蓄積部PC2、および単位画素電荷蓄積部FDとを、同時にリセットする。続いて、予め定めた露光時間が経過したときに、時刻t2において、シーケンス202に示した画素チップ31のグローバル転送動作を行う。シーケンス202のグローバル転送動作では、全ての単位画素313内の第1フォトダイオードPD1が発生した信号電荷を、第1画素電荷蓄積部PC1に、第2フォトダイオードPD2が発生した信号電荷を、第2画素電荷蓄積部PC2に、同時に転送する。図7に示した時刻t1から時刻t2までの期間が、イメージセンサ3のグローバル露光における露光期間である。そして、シーケンス201のグローバルリセット動作とシーケンス202のグローバル転送動作によって、歪曲した映像が得られることはないというグローバル露光方式の優位性を得ている。続いて、時刻t2から時刻t4において、シーケンス203に示した画素チップ31のローリング読み出し動作を行う。本実施形態のイメージセンサ3では、図5に示したように、単位画素313は2つのフォトダイオードを備えている。従って、シーケンス203のローリング読み出し動作では、まず、時刻t2から時刻t3の期間に、シーケンス202のグローバル転送動作によって第1画素電荷蓄積部PC1に転送された第1フォトダイオードPD1が発生した信号電荷を、単位画素電荷蓄積部FDに転送する。これにより、単位画素313から、第1フォトダイオードPD1が発生した信号電荷による出力が、画素信号線314に出力され、チップ接続部33を介して単位画素メモリ323の画素メモリ信号線324に入力される。そして、画素メモリ信号線324に入力された第1フォトダイオードPD1が発生した信号電荷による出力を、第1画素メモリ電荷蓄積部MC1に蓄積する。また、時刻t3から時刻t4の期間に、シーケンス202のグローバル転送動作によって第2画素電荷蓄積部PC2に転送された第2フォトダイオードPD2が発生した信号電荷を、単位画素電荷蓄積部FDに転送する。これにより、単位画素313から、第2フォトダイオードPD2が発生した信号電荷による出力が、画素信号線314に出力され、チップ接続部33を介して単位画素メモリ323の画素メモリ信号線324に入力される。そして、画素メモリ信号線324に入力された第2フォトダイオードPD2が発生した信号電荷による出力を、第2画素メモリ電荷蓄積部MC2に蓄積する。このようにして、ローリング読み出し動作では、単位画素313内に備えたフォトダイオードが発生した信号電荷による出力を、順次、チップ接続部33を介して単位画素メモリ323に送信する。そして、単位画素313から送信された信号を、単位画素メモリ323内に備えた対応する画素メモリに、順次保持する。続いて、時刻t4から時刻t5において、シーケンス204に示した画素信号処理チップ32のローリング読み出し動作を行う。シーケンス204のローリング読み出し動作では、シーケンス203のローリング読み出し動作によって第1画素メモリ電荷蓄積部MC1およびに第2画素メモリ電荷蓄積部MC2に蓄積された、第1フォトダイオードPD1および第2フォトダイオードPD2が発生した信号電荷による出力を、順次読み出す。次に、本実施形態のイメージセンサ3の駆動タイミングについて説明する。図8は、本実施形態のイメージセンサ3の各駆動のタイミングを示したタイミングチャートである。なお、図8に示したタイミングチャートでは、1行分の単位画素313および単位画素メモリ323が処理される場合のタイミングを示している。本実施形態のイメージセンサ3では、図2~図6に示したように、1つの単位画素313に2つのフォトダイオードを備え、1つの単位画素メモリ323に2つの画素メモリを備えている。このため、図8に示したタイミングチャートは、イメージセンサ3の2行分を連続して処理するタイミングである。実際の動作においては、イメージセンサ3の、例えば、画素数や、間引き読み出しにおける間引き率などのパラメータによって、連続で処理されるフォトダイオードおよび画素メモリの行数や、フォトダイオードおよび画素メモリの行の間引き数などが変化する。これにより、列方向に連続して配置された単位画素313および単位画素メモリ323が連続して処理されない場合や、単位画素313内の2つのフォトダイオードの内、いずれか1つのフォトダイオード、および単位画素メモリ323内の画素メモリの内、いずれか1つの画素メモリのみが処理されることもある。また、画素チップ垂直走査回路311および画素信号処理チップ垂直走査回路321から出力される各制御パルス第1画素リセットパルスΦPR1、第1画素転送パルスΦPT1、第1画素選択パルスΦPS1、第2画素リセットパルスΦPR2、2画素転送パルスΦPT2、第2画素選択パルスΦPS2、FDリセットパルスΦFR、第1画素メモリ転送パルスΦMT1、第1画素メモリリセットパルスΦMR1、第1画素メモリ選択パルスΦMS1、第2画素メモリ転送パルスΦMT2、第2画素メモリリセットパルスΦMR2、第2画素メモリ選択パルスΦMS2は、駆動方法に応じてタイミングを変更することができる。また、図8に示したタイミングチャートでは、説明を容易にするため、1つの単位画素313および単位画素メモリ323に対する制御パルスのみを表記している。図2~図6に示した本実施形態のイメージセンサ3の構成では、画素アレイ部312内のそれぞれの単位画素313と、画素メモリアレイ部322内のそれぞれの単位画素メモリ323とのそれぞれが、それぞれのチップ接続部33を介して接続されている。このため、例えば、デジタルカメラ1が全画素同時に露光するグローバル露光を行う場合には、後述する時刻t1から時刻t7までの制御パルスを、全ての画素アレイ部312および画素メモリアレイ部322に出力することによって、全て同時に制御することになる。従って、以下の説明においては、全ての行に共通する動作に関しては、各符号の後の:括弧を表記せず、特定の制御パルスや構成要素を表すときのみに:括弧を表記することとする。図8示したタイミングチャートにおいて、PC1電位VPC1は、第1画素電荷蓄積部PC1の電位を示し、PC2電位VPC2は、第2画素電荷蓄積部PC2の電位を示す。FD電位VFDは、単位画素電荷蓄積部FDの電位を示す。MC1電位VMC1は、第1画素メモリ電荷蓄積部MC1の電位を示し、MC2電位VMC2は、第2画素メモリ電荷蓄積部MC2の電位を示す。電源電位VDDPおよび電源電位VDDMは、それぞれ、画素チップ31および画素信号処理チップ32の電源の電位を示す。PC1信号電位VPC1SIGは、第1フォトダイオードPD1から転送された信号によって得られる第1画素電荷蓄積部PC1における被写体に依存した信号の電位を示す。PC2信号電位VPC2SIGは、第2フォトダイオードPD2から転送された信号によって得られる第2画素電荷蓄積部PC2における被写体に依存した信号の電位を示す。第1FD信号電位VFDSIG1は、第1画素電荷蓄積部PC1から転送された信号によって得られる単位画素電荷蓄積部FDにおける被写体に依存した信号の電位を示す。第2FD信号電位VFDSIG2は、第2画素電荷蓄積部PC2から転送された信号によって得られる単位画素電荷蓄積部FDにおける被写体に依存した信号の電位を示す。MC1信号電位VMC1SIGは、第1画素電荷蓄積部PC1から転送された信号によって得られる第1画素メモリ電荷蓄積部MC1における被写体に依存した信号の電位を示す。MC2信号電位VMC2SIGは、第2画素電荷蓄積部PC2から転送された信号によって得られる第2画素メモリ電荷蓄積部MC2における被写体に依存した信号の電位を示す。まず、時刻t1においてグローバルリセット動作を行い、画素アレイ部312内の全ての単位画素313をリセットする。より具体的には、時刻t1において、画素チップ垂直走査回路311は、第1画素リセットパルスΦPR1、第1画素転送パルスΦPT1、および第1画素選択パルスΦPS1をHighレベルにすることにより、単位画素313の第1画素リセットトランジスタPM2、第1画素転送トランジスタPM1、および第1画素選択トランジスタPM3をON状態にする。これにより、第1フォトダイオードPD1および第1画素電荷蓄積部PC1がリセットされ、PC1電位VPC1が電源電位VDDPの電位になる。また、時刻t1において、画素チップ垂直走査回路311は、第2画素リセットパルスΦPR2、第2画素転送パルスΦPT2、および第2画素選択パルスΦPS2をHighレベルにすることにより、単位画素313の第2画素リセットトランジスタPM7、第2画素転送トランジスタPM6、および第2画素選択トランジスタPM8をON状態にする。これにより、第2フォトダイオードPD2および第2画素電荷蓄積部PC2がリセットされ、PC2電位VPC2が電源電位VDDPの電位になる。また、時刻t1において、画素チップ垂直走査回路311は、FDリセットパルスΦFRをHighレベルにすることにより、単位画素313の単位画素リセットトランジスタPM4をON状態にする。これにより、単位画素電荷蓄積部FDがリセットされ、FD電位VFDが電源電位VDDPの電位になる。その後、画素チップ垂直走査回路311は、第1画素リセットパルスΦPR1、第1画素転送パルスΦPT1、第1画素選択パルスΦPS1、第2画素リセットパルスΦPR2、第2画素転送パルスΦPT2、第2画素選択パルスΦPS2、およびFDリセットパルスΦFRをLowレベルにすることにより、単位画素313のリセットを解除する。これにより、画素アレイ部312内の全ての単位画素313が同時にグローバル露光を開始する。続いて、グローバル露光における露光期間が経過した後、時刻t2においてグローバル転送動作を行い、画素アレイ部312内の全ての単位画素313のフォトダイオードが発生した信号電荷を、対応する画素電荷蓄積部に転送する。より具体的には、時刻t2において、画素チップ垂直走査回路311は、第1画素転送パルスΦPT1および第2画素転送パルスΦPT2をHighレベルにすることにより、単位画素313の第1画素転送トランジスタPM1および第2画素転送トランジスタPM6をON状態にする。これにより、時刻t1から時刻t2の期間に単位画素313内の第1フォトダイオードPD1および第2フォトダイオードPD2が発生した信号電荷が、それぞれ第1画素電荷蓄積部PC1および第2画素電荷蓄積部PC2に転送される。このグローバル転送動作によって、PC1電位VPC1は、第1フォトダイオードPD1が発生した信号電荷に基づいた、PC1信号電位VPC1SIGの電位になる。また、PC2電位VPC2は、第2フォトダイオードPD2が発生した信号電荷に基づいた、PC2信号電位VPC2SIGの電位になる。続いて、時刻t3から、画素チップ31のローリング読み出し動作を行い、画素アレイ部312内の全ての単位画素313のフォトダイオードが発生した信号電荷を、順次、画素信号処理チップ32内の対応する単位画素メモリ323に送信する。より具体的には、まず、時刻t3において、画素チップ垂直走査回路311は、FDリセットパルスΦFRをHighレベルにすることにより、単位画素313の単位画素リセットトランジスタPM4をON状態にする。これにより、単位画素電荷蓄積部FDがリセットされ、FD電位VFDが電源電位VDDPの電位になる。また、時刻t3において、画素信号処理チップ垂直走査回路321は、第1画素メモリリセットパルスΦMR1および第1画素メモリ転送パルスΦMT1をHighレベルにすることにより、単位画素メモリ323の第1画素メモリリセットトランジスタMM2および第1画素メモリ転送トランジスタMM1をON状態にする。これにより、第1画素メモリ電荷蓄積部MC1がリセットされ、MC1電位VMC1が電源電位VDDMの電位になる。また、第1画素メモリ電荷蓄積部MC1と単位画素メモリ結合容量CCとが、電気的に接続される。続いて、時刻t4において、画素チップ垂直走査回路311は、第1画素選択パルスΦPS1をHighレベルにすることにより、単位画素313の第1画素選択トランジスタPM3をON状態にする。これにより、第1画素電荷蓄積部PC1に蓄積された信号電荷が、単位画素電荷蓄積部FDに転送に転送され、FD電位VFDが、PC1電位VPC1の電位PC1信号電位VPC1SIGに応じた第1FD信号電位VFDSIG1の電位になる。そして、単位画素増幅トランジスタPM5から、第1FD信号電位VFDSIG1に応じた電圧が画素信号線314に出力される。また、時刻t4において、画素信号処理チップ垂直走査回路321は、第1画素メモリリセットパルスΦMR1をLowレベルにすることにより、第1画素メモリリセットトランジスタMM2をOFF状態にする。これにより、第1画素メモリ電荷蓄積部MC1は、リセット状態から解放され、MC1電位VMC1は、チップ接続部33を介して画素メモリ信号線324入力された第1FD信号電位VFDSIG1に応じて単位画素メモリ結合容量CCが発生した信号電荷に基づいた、MC1信号電位VMC1SIGの電位になる。続いて、時刻t5において、画素信号処理チップ垂直走査回路321は、第1画素メモリ転送パルスΦMT1をLowレベルにすることにより、第1画素メモリ転送トランジスタMM1をOFF状態にする。これにより、第1画素メモリ電荷蓄積部MC1と単位画素メモリ結合容量CCとが、電気的に遮断され、MC1電位VMC1が、MC1信号電位VMC1SIGの電位に保持される。ここまでで、第1画素電荷蓄積部PC1に蓄積された信号電荷の第1画素メモリ電荷蓄積部MC1への送信が終了する。本実施形態のイメージセンサ3では、図5に示したように、単位画素313は2つのフォトダイオードを備えている。従って、画素チップ31のローリング読み出し動作では、第1画素電荷蓄積部PC1に蓄積された信号電荷の第1画素メモリ電荷蓄積部MC1への送信に引き続き、第2画素電荷蓄積部PC2に蓄積された信号電荷の第2画素メモリ電荷蓄積部MC2への送信を行う。また、時刻t5において、画素チップ垂直走査回路311は、FDリセットパルスΦFRをHighレベルにすることにより、単位画素313の単位画素リセットトランジスタPM4をON状態にする。これにより、単位画素電荷蓄積部FDがリセットされ、FD電位VFDが電源電位VDDPの電位になる。また、時刻t5において、画素信号処理チップ垂直走査回路321は、第2画素メモリリセットパルスΦMR2および第2画素メモリ転送パルスΦMT2をHighレベルにすることにより、単位画素メモリ323の第2画素メモリリセットトランジスタMM6および第2画素メモリ転送トランジスタMM5をON状態にする。これにより、第2画素メモリ電荷蓄積部MC2がリセットされ、MC2電位VMC2が電源電位VDDMの電位になる。また、第2画素メモリ電荷蓄積部MC2と単位画素メモリ結合容量CCとが、電気的に接続される。続いて、時刻t6において、画素チップ垂直走査回路311は、第2画素選択パルスΦPS2をHighレベルにすることにより、単位画素313の第2画素選択トランジスタPM8をON状態にする。これにより、第2画素電荷蓄積部PC2に蓄積された信号電荷が、単位画素電荷蓄積部FDに転送に転送され、FD電位VFDが、PC2電位VPC2の電位PC2信号電位VPC2SIGに応じた第2FD信号電位VFDSIG2の電位になる。そして、単位画素増幅トランジスタPM5から、第2FD信号電位VFDSIG2に応じた電圧が画素信号線314に出力される。また、時刻t6において、画素信号処理チップ垂直走査回路321は、第2画素メモリリセットパルスΦMR2をLowレベルにすることにより、第2画素メモリリセットトランジスタMM6をOFF状態にする。これにより、第2画素メモリ電荷蓄積部MC2は、リセット状態から解放され、MC2電位VMC2は、チップ接続部33を介して画素メモリ信号線324入力された第2FD信号電位VFDSIG2に応じて単位画素メモリ結合容量CCが発生した信号電荷に基づいた、MC2信号電位VMC2SIGの電位になる。続いて、時刻t7において、画素信号処理チップ垂直走査回路321は、第2画素メモリ転送パルスΦMT2をLowレベルにすることにより、第2画素メモリ転送トランジスタMM5をOFF状態にする。これにより、第2画素メモリ電荷蓄積部MC2と単位画素メモリ結合容量CCとが、電気的に遮断され、MC2電位VMC2が、MC2信号電位VMC2SIGの電位に保持される。ここまでで、第2画素電荷蓄積部PC2に蓄積された信号電荷の第2画素メモリ電荷蓄積部MC2への送信が終了する。なお、さらに多くのフォトダイオードを単位画素313に備えている場合には、同様に、他の残りの画素電荷蓄積部に蓄積された信号電荷の画素メモリ電荷蓄積部への送信を、引き続いて行う。その後、画素信号処理チップ垂直走査回路321は、画素信号処理チップ32のローリング読み出し動作を行い、画素メモリアレイ部322内の全ての単位画素メモリ323の画素メモリに保持している信号電荷を、順次、画素信号処理チップ32内の対応する画素信号処理チップ列処理回路326に出力する。より具体的には、まず、時刻t7において、画素信号処理チップ垂直走査回路321は、第1画素メモリ選択パルスΦMS1をHighレベルにすることにより、単位画素メモリ323の第1画素メモリ選択トランジスタMM4をON状態にする。これにより、第1画素メモリ電荷蓄積部MC1に蓄積されたMC1信号電位VMC1SIGに応じた電圧が、画素信号処理チップ垂直信号線325に出力される。また、時刻t7から時刻t8の期間に、イメージセンサ制御回路329は、水平走査パルスΦHのHighレベルとLowレベルとを繰り返して画素信号処理チップ水平走査回路327に入力する。これにより、画素信号処理チップ列処理回路326で処理されたMC1信号電位VMC1SIGに応じた信号を、イメージセンサ3が出力する1行目の画像信号として、画素信号処理チップ水平走査回路信号線328に順次読み出す。続いて、時刻t8において、画素信号処理チップ垂直走査回路321は、第2画素メモリ選択パルスΦMS2をHighレベルにすることにより、単位画素メモリ323の第2画素メモリ選択トランジスタMM8をON状態にする。これにより、第2画素メモリ電荷蓄積部MC2に蓄積されたMC2信号電位VMC2SIGに応じた電圧が、画素信号処理チップ垂直信号線325に出力される。また、時刻t8以降に、イメージセンサ制御回路329は、水平走査パルスΦHのHighレベルとLowレベルとを繰り返して画素信号処理チップ水平走査回路327に入力する。これにより、画素信号処理チップ列処理回路326で処理されたMC2信号電位VMC2SIGに応じた信号を、イメージセンサ3が出力する2行目の画像信号として、画素信号処理チップ水平走査回路信号線328に順次読み出す。以降、時刻t7~時刻t8と同様に制御することによって、全ての単位画素メモリ323から出力させ、画素信号処理チップ列処理回路326で処理した信号を、3行目以降の画像信号として、画素信号処理チップ水平走査回路信号線328に順次読み出す。このようにして、イメージセンサ3は、入射した被写体光に応じた画素信号に対して処理を行った画像信号を出力することができる。上記に述べたように、本実施形態のイメージセンサ3では、画素チップ31内の単位画素313に備えた第1フォトダイオードPD1および第2フォトダイオードPD2にそれぞれ対応した、第1画素電荷蓄積部PC1および第2画素電荷蓄積部PC2を備える。そして、グローバル露光によって第1フォトダイオードPD1および第2フォトダイオードPD2のそれぞれ発生した信号電荷を、グローバル転送動作によって、対応する第1画素電荷蓄積部PC1および第2画素電荷蓄積部PC2のそれぞれに、一時的に蓄積する。これにより、第1フォトダイオードPD1および第2フォトダイオードPD2で、1つのチップ接続部33を共有する場合でも、グローバル露光方式の駆動を行うことができる。上記に述べたように、本発明を実施するための形態によれば、画素チップ内の単位画素に備える複数のフォトダイオードのそれぞれに対応した複数の電荷蓄積部を備える。これにより、画素チップと画素信号処理チップとを接続することによって構成される固体撮像装置において、接続されたチップ同士で電気信号の送受信を行う接続部を複数のフォトダイオードを備えた画素で共有した場合でも、完全なグローバル露光方式の画像を取得することができる。なお、本発明のある態様に係る固体撮像装置は、本実施形態においては、例えば、イメージセンサ3に対応し、撮像装置は、例えば、デジタルカメラ1に対応する。また、本発明のある態様に係る第1の基板は、本実施形態においては、例えば、画素チップ31に対応し、第2の基板は、例えば、画素信号処理チップ32に対応し、接続部は、例えば、チップ接続部33に対応する。また、本発明のある態様に係る画素は、本実施形態においては、例えば、画素アレイ部312と、画素メモリアレイ部322とに対応し、同一グループに含まれる画素は、例えば、単位画素313と、単位画素メモリ323とに対応する。また、本発明のある態様に係る光電変換素子は、本実施形態においては、例えば、第1フォトダイオードPD1または第2フォトダイオードPD2に対応する。また、本発明のある態様に係る第1の蓄積部は、本実施形態においては、例えば、第1画素電荷蓄積部PC1または第2画素電荷蓄積部PC2に対応し、第1の転送部は、例えば、第1画素転送トランジスタPM1または第2画素転送トランジスタPM6に対応する。また、本発明のある態様に係る第2の蓄積部は、本実施形態においては、例えば、単位画素電荷蓄積部FDに対応し、第2の転送部は、例えば、第1画素選択トランジスタPM3または第2画素選択トランジスタPM8に対応する。また、本発明のある態様に係る出力部は、本実施形態においては、例えば、単位画素メモリ323に対応する。また、本発明のある態様に係る第3の蓄積部は、本実施形態においては、例えば、第1画素メモリ電荷蓄積部MC1または第2画素メモリ電荷蓄積部MC2に対応する。また、本発明のある態様に係る第1のリセット部は、本実施形態においては、例えば、第1画素リセットトランジスタPM2または第2画素リセットトランジスタPM7に対応し、第2のリセット部は、例えば、単位画素リセットトランジスタPM4に対応する。また、本発明のある態様に係る増幅部は、本実施形態においては、例えば、単位画素増幅トランジスタPM5に対応する。また、本発明のある態様に係るノイズ低減部は、本実施形態においては、例えば、単位画素メモリ結合容量CCと、第1画素メモリ転送トランジスタMM1または第2画素メモリ転送トランジスタMM5に対応する。また、本発明のある態様に係るクランプ部は、本実施形態においては、例えば、単位画素メモリ結合容量CCに対応し、サンプルホールド部は、例えば、第1画素メモリ転送トランジスタMM1または第2画素メモリ転送トランジスタMM5に対応する。また、本発明のある態様に係る第1の蓄積容量は、本実施形態においては、例えば、第1画素電荷蓄積部PC1または第2画素電荷蓄積部PC2に対応し、第1の転送トランジスタは、例えば、第1画素転送トランジスタPM1または第2画素転送トランジスタPM6に対応する。また、本発明のある態様に係る第2の蓄積容量は、本実施形態においては、例えば、単位画素電荷蓄積部FDに対応し、第2の転送トランジスタは、例えば、第1画素選択トランジスタPM3または第2画素選択トランジスタPM8に対応する。また、本発明のある態様に係る出力回路は、本実施形態においては、例えば、単位画素メモリ323に対応する。また、本発明のある態様に係る第3の蓄積容量は、本実施形態においては、例えば、第1画素メモリ電荷蓄積部MC1または第2画素メモリ電荷蓄積部MC2に対応する。また、本発明のある態様に係る第1のリセットトランジスタは、本実施形態においては、例えば、第1画素リセットトランジスタPM2または第2画素リセットトランジスタPM7に対応し、第2のリセットトランジスタは、例えば、単位画素リセットトランジスタPM4に対応する。また、本発明のある態様に係る増幅トランジスタは、本実施形態においては、例えば、単位画素増幅トランジスタPM5に対応する。また、本発明のある態様に係るノイズ低減回路は、本実施形態においては、例えば、単位画素メモリ結合容量CCと、第1画素メモリ転送トランジスタMM1または第2画素メモリ転送トランジスタMM5に対応する。また、本発明のある態様に係るクランプ容量は、本実施形態においては、例えば、単位画素メモリ結合容量CCに対応し、サンプルホールドトランジスタは、例えば、第1画素メモリ転送トランジスタMM1または第2画素メモリ転送トランジスタMM5に対応する。なお、本発明における回路構成および駆動方式の具体的な構成は、本発明を実施するための形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更をすることができる。例えば、画素の構成要素および駆動方法が変わった場合においても、例えば、イメージセンサ3や単位画素313内の構成要素や回路構成に応じて駆動方法を変更することによって対応することができる。また、画素の行方向および列方向の配置は、本発明を実施するための形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において画素を配置する行方向および列方向の数を変更することができる。また、接続部を共有するフォトダイオードの数、すなわち、画素の数は、本発明を実施するための形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において画素の数を変更することができる。以上、本発明を実施するための形態をもとに説明したが、各構成要素や各処理プロセスの任意の組み合わせ、本発明の表現をコンピュータプログラムプロダクトなどに変換したものもまた、本発明の態様として有効である。ここで、コンピュータプログラムプロダクトとは、プログラムコードが記録された記録媒体DVD媒体、ハードディスク媒体、メモリ媒体など、プログラムコードが記録されたコンピュータ、プログラムコードが記録されたインターネットシステム例えば、サーバとクライアント端末を含むシステムなど、プログラムコードが記録された記録媒体、装置、機器やシステムをいう。この場合、上述した各構成要素や各処理プロセスは各モジュールで実装され、その実装されたモジュールからなるプログラムコードはコンピュータプログラムプロダクト内に記録される。例えば、本発明のある態様に係るコンピュータプログラムプロダクトは、画素を構成する回路要素が配置された第1の基板と第2の基板とが接続部によって電気的に接続されている固体撮像装置の処理をコンピュータに実行させるためのプログラムコードが記録されたコンピュータプログラムプロダクトであって、当該固体撮像装置が有する前記画素は複数あり、それぞれの前記画素は1以上のグループのいずれかに分類されており、複数の前記画素で1つの前記接続部を共有しており、前記第1の基板に配置された前記画素の光電変換素子で発生した信号を、第1の蓄積部に転送させる第1の転送モジュールと、前記第1の蓄積部に蓄積された信号を、同一グループに含まれる複数の前記画素で共有される第2の蓄積部に転送させる第2の転送モジュールと、前記第2の基板に配置された前記画素の出力部から、前記第2の蓄積部に蓄積された信号を出力させる出力モジュールと、を含むプログラムコードが記録されたコンピュータプログラムプロダクトである。また、例えば、図1に示したデジタルカメラ1の各構成要素による処理を実現するためのプログラムをコンピュータ読み取り可能な記録媒体に記録して、当該記録媒体に記録されたプログラムをコンピュータシステムに読み込ませ、実行することにより、デジタルカメラ1に係る上述した種々の処理を行ってもよい。なお、ここでいうコンピュータシステムとは、OSや周辺機器等のハードウェアを含むものであってもよい。また、コンピュータシステムは、WWWシステムを利用している場合であれば、ホームページ提供環境あるいは表示環境も含むものとする。また、コンピュータ読み取り可能な記録媒体とは、フレキシブルディスク、光磁気ディスク、ROM、フラッシュメモリ等の書き込み可能な不揮発性メモリ、CD-ROM等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶装置のことをいう。さらにコンピュータ読み取り可能な記録媒体とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムが送信された場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリ例えばDRAMDynamicRandomAccessMemoryのように、一定時間プログラムを保持しているものも含むものとする。また、上記プログラムは、このプログラムを記憶装置等に格納したコンピュータシステムから、伝送媒体を介して、あるいは、伝送媒体中の伝送波により他のコンピュータシステムに伝送されてもよい。ここで、プログラムを伝送する伝送媒体は、インターネット等のネットワーク通信網や電話回線等の通信回線通信線のように情報を伝送する機能を有する媒体のことをいう。また、上記プログラムは、前述した機能の一部を実現するためのものであっても良い。さらに、前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるもの、いわゆる差分ファイル差分プログラムであっても良い。以上、本発明の実施形態について、図面を参照して説明してきたが、具体的な構成はこの実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲においての種々の変更も含まれる。また、本発明のある態様に係る固体撮像装置は、画素を構成する回路要素が配置された第1の基板と第2の基板とが接続手段によって電気的に接続されている固体撮像装置であって、当該固体撮像装置が有する前記画素は複数あり、それぞれの前記画素は1以上のグループのいずれかに分類されており、複数の前記画素で1つの前記接続手段を共有しており、前記画素は、前記第1の基板に配置された光電変換素子と、前記光電変換素子で発生した信号を第1の蓄積手段に転送する第1の転送手段と、前記第1の蓄積手段に蓄積された信号を、同一グループに含まれる複数の前記画素で共有される第2の蓄積手段に転送する第2の転送手段と、前記第2の基板に配置され、前記第2の蓄積手段に蓄積された信号を、前記画素から出力する出力手段と、を備えることを特徴とする固体撮像装置であってもよい。また、本発明のある態様に係る撮像装置は、画素を構成する回路要素が配置された第1の基板と第2の基板とが接続手段によって電気的に接続されている撮像装置であって、当該撮像装置が有する前記画素は複数あり、それぞれの前記画素は1以上のグループのいずれかに分類されており、複数の前記画素で1つの前記接続手段を共有しており、前記画素は、前記第1の基板に配置された光電変換素子と、前記光電変換素子で発生した信号を第1の蓄積手段に転送する第1の転送手段と、前記第1の蓄積手段に蓄積された信号を、同一グループに含まれる複数の前記画素で共有される第2の蓄積手段に転送する第2の転送手段と、前記第2の基板に配置され、前記第2の蓄積手段に蓄積された信号を、前記画素から出力する出力手段と、を備えることを特徴とする撮像装置であってもよい。また、本発明のある態様に係る固体撮像装置は、画素を構成する回路要素が配置された第1の基板と第2の基板とが接続手段によって電気的に接続されている固体撮像装置であって、当該固体撮像装置が有する前記画素は複数あり、それぞれの前記画素は1以上のグループのいずれかに分類されており、複数の前記画素で1つの前記接続手段を共有しており、前記画素は、前記第1の基板に配置された光電変換素子と、前記光電変換素子で発生した信号を、全ての前記画素で同時に、第1の蓄積手段に転送する第1の転送手段と、前記第1の蓄積手段に蓄積された信号を、同一グループに含まれる複数の前記画素で共有される第2の蓄積手段に、該グループに含まれる複数の前記画素内で順次転送する第2の転送手段と、前記第2の基板に配置され、前記第2の蓄積手段に蓄積された信号を、前記画素から出力する出力手段と、を備えることを特徴とする固体撮像装置であってもよい。また、本発明のある態様に係る撮像装置は、画素を構成する回路要素が配置された第1の基板と第2の基板とが接続手段によって電気的に接続されている撮像装置であって、当該撮像装置が有する前記画素は複数あり、それぞれの前記画素は1以上のグループのいずれかに分類されており、複数の前記画素で1つの前記接続手段を共有しており、前記画素は、前記第1の基板に配置された光電変換素子と、前記光電変換素子で発生した信号を、全ての前記画素で同時に、第1の蓄積手段に転送する第1の転送手段と、前記第1の蓄積手段に蓄積された信号を、同一グループに含まれる複数の前記画素で共有される第2の蓄積手段に、該グループに含まれる複数の前記画素内で順次転送する第2の転送手段と、前記第2の基板に配置され、前記第2の蓄積手段に蓄積された信号を、前記画素から出力する出力手段と、を備えることを特徴とする撮像装置であってもよい。また、本発明のある態様に係る固体撮像装置は、画素を構成する回路要素が配置された第1の基板と第2の基板とが接続手段によって電気的に接続されている固体撮像装置であって、当該固体撮像装置が有する前記画素は複数あり、それぞれの前記画素は1以上のグループのいずれかに分類されており、複数の前記画素で1つの前記接続手段を共有しており、前記画素は、前記第1の基板に配置された光電変換素子と、前記光電変換素子で発生した信号をソースおよびドレインの一方に受け、ソースおよびドレインの他方から出力して第1の蓄積容量に転送する第1の転送トランジスタと、前記第1の蓄積容量に蓄積された信号をソースおよびドレインの一方に受け、ソースおよびドレインの他方から出力して、同一グループに含まれる複数の前記画素で共有される第2の蓄積容量に転送する第2の転送トランジスタと、前記第2の基板に配置され、前記第2の蓄積容量に蓄積された信号を、前記画素から出力するための容量やトランジスタを有する出力手段と、を備えることを特徴とする固体撮像装置であってもよい。また、本発明のある態様に係る撮像装置は、画素を構成する回路要素が配置された第1の基板と第2の基板とが接続手段によって電気的に接続されている撮像装置であって、当該撮像装置が有する前記画素は複数あり、それぞれの前記画素は1以上のグループのいずれかに分類されており、複数の前記画素で1つの前記接続手段を共有しており、前記画素は、前記第1の基板に配置された光電変換素子と、前記光電変換素子で発生した信号をソースおよびドレインの一方に受け、ソースおよびドレインの他方から出力して第1の蓄積容量に転送する第1の転送トランジスタと、前記第1の蓄積容量に蓄積された信号をソースおよびドレインの一方に受け、ソースおよびドレインの他方から出力して、同一グループに含まれる複数の前記画素で共有される第2の蓄積容量に転送する第2の転送トランジスタと、前記第2の基板に配置され、前記第2の蓄積容量に蓄積された信号を、前記画素から出力するための容量やトランジスタを有する出力手段と、を備えることを特徴とする撮像装置であってもよい。また、本発明のある態様に係る固体撮像装置は、画素を構成する回路要素が配置された第1の基板と第2の基板とが接続手段によって電気的に接続されている固体撮像装置であって、当該固体撮像装置が有する前記画素は複数あり、それぞれの前記画素は1以上のグループのいずれかに分類されており、複数の前記画素で1つの前記接続手段を共有しており、前記画素は、前記第1の基板に配置された光電変換素子と、前記光電変換素子で発生した信号をソースおよびドレインの一方に受け、ソースおよびドレインの他方から出力して、全ての前記画素で同時に、第1の蓄積容量に転送する第1の転送トランジスタと、前記第1の蓄積容量に蓄積された信号をソースおよびドレインの一方に受け、ソースおよびドレインの他方から出力して、同一グループに含まれる複数の前記画素で共有される第2の蓄積容量に、該グループに含まれる複数の前記画素内で順次転送する第2の転送トランジスタと、前記第2の基板に配置され、前記第2の蓄積容量に蓄積された信号を、前記画素から出力するための容量やトランジスタを有する出力手段と、を備えることを特徴とする固体撮像装置であってもよい。また、本発明のある態様に係る撮像装置は、画素を構成する回路要素が配置された第1の基板と第2の基板とが接続手段によって電気的に接続されている撮像装置であって、当該撮像装置が有する前記画素は複数あり、それぞれの前記画素は1以上のグループのいずれかに分類されており、複数の前記画素で1つの前記接続手段を共有しており、前記画素は、前記第1の基板に配置された光電変換素子と、前記光電変換素子で発生した信号をソースおよびドレインの一方に受け、ソースおよびドレインの他方から出力して、全ての前記画素で同時に、第1の蓄積容量に転送する第1の転送トランジスタと、前記第1の蓄積容量に蓄積された信号をソースおよびドレインの一方に受け、ソースおよびドレインの他方から出力して、同一グループに含まれる複数の前記画素で共有される第2の蓄積容量に、該グループに含まれる複数の前記画素内で順次転送する第2の転送トランジスタと、前記第2の基板に配置され、前記第2の蓄積容量に蓄積された信号を、前記画素から出力するための容量やトランジスタを有する出力手段と、を備えることを特徴とする撮像装置であってもよい。以上、本発明の実施形態について、図面を参照して説明してきたが、具体的な構成はこの実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の代替物、変形、等価物による変更を行うこともできる。従って、本発明の範囲は、上記の説明を参照して決められるものではなく、請求項によって決められるべきであり、均等物の全ての範囲も含まれる。また、上述した特徴は、いずれも、好ましいか否かを問わず、他の特徴と組み合わせてもよい。また、請求項において、明示的に断らない限り、各構成要素は1またはそれ以上の数量である。また、請求項において~のための手段のような語句を用いて明示的に記載する場合を除いて、請求項が、ミーンズプラスファンクションの限定を含むものと解してはならない。また、本発明の実施形態に係る固体撮像装置は、2枚の基板が接続部により接続されていてもよいし、3枚以上の基板が接続部で接続されていてもよい。3枚以上の基板が接続部で接続される固体撮像装置の場合、そのうちの2枚が請求項に係る第1の基板と第2の基板に相当する。"