半導体基板上に第1ゲート絶縁膜を介して形成された炭素を含む第1金属ゲート電極と、前記第1金属ゲート電極の直下の前記半導体基板の主面に形成された第1導電型の第1チャネル領域と、前記半導体基板の主面に前記第1チャネル領域を挟むように形成された前記第1導電型と異なる第2導電型の第1ソースドレイン領域と、を有する第1電荷効果トランジスタを含むことを特徴とする半導体装置。前記第1ゲート絶縁膜は酸化シリコン膜よりも誘電率が高い高誘電率膜を含むことを特徴とする請求項1記載の半導体装置。前記半導体基板、前記第1ゲート絶縁膜、前記第1金属ゲート電極のうち、炭素が導入されているのは前記第1金属ゲート電極のみであることを特徴とする請求項1記載の半導体装置。前記第1金属ゲート電極上にはポリシリコンゲート電極が前記第1金属ゲート電極に接して形成されていることを特徴とする請求項1記載の半導体装置。前記第1金属ゲート電極は窒化チタン、窒化タングステンまたはニッケルシリサイドを含むことを特徴とする請求項1記載の半導体装置。前記半導体基板上に第2ゲート絶縁膜を介して形成された第2金属ゲート電極と、前記第2金属ゲート電極の直下の前記半導体基板の主面に形成された第2チャネル領域と、前記半導体基板の主面に前記第2チャネル領域を挟むように形成された第2ソースドレイン領域と、を有する第2電界効果トランジスタを含み、前記第1金属ゲート電極および前記第2金属ゲート電極のうち、炭素が導入されているのは前記第1金属ゲート電極のみであることを特徴とする請求項1記載の半導体装置。前記第1金属ゲート電極を構成する複数のグレインの平均の粒径は、前記第2金属ゲート電極を構成する複数のグレインの平均の粒径よりも小さいことを特徴とする請求項6記載の半導体装置。半導体基板上に第1ゲート絶縁膜を介して形成されたハロゲン元素を含む第1金属ゲート電極と、前記第1金属ゲート電極の直下の前記半導体基板の主面に形成された第1導電型の第1チャネル領域と、前記半導体基板の主面に前記第1チャネル領域を挟むように形成された前記第1導電型と異なる第2導電型の第1ソースドレイン領域と、を有する第1電荷効果トランジスタを含むことを特徴とする半導体装置。前記ハロゲン元素はフッ素または塩素であることを特徴とする請求項8記載の半導体装置。半導体基板上に第1ゲート絶縁膜を介して形成された不活性元素を含む第1金属ゲート電極と、前記第1金属ゲート電極の直下の前記半導体基板の主面に形成された第1導電型の第1チャネル領域と、前記半導体基板の主面に前記第1チャネル領域を挟むように形成された前記第1導電型と異なる第2導電型の第1ソースドレイン領域と、を有する第1電荷効果トランジスタを含むことを特徴とする半導体装置。前記不活性元素は窒素であることを特徴とする請求項10記載の半導体装置。半導体基板上の第1領域に形成された金属ゲート電極、第1導電型を有するチャネル領域および前記第1導電型と異なる第2導電型を有するソースドレイン領域を有する電界効果トランジスタを含む半導体装置の製造方法であって、a前記半導体基板の主面の前記第1領域に前記第1導電型を有する不純物を注入して前記チャネル領域を形成する工程と、b前記半導体基板上に絶縁膜および金属膜を順次積層する工程と、c前記金属膜に炭素を導入する工程と、d前記c工程後、前記金属膜を加工して前記金属ゲート電極を形成する工程と、e前記半導体基板の主面に前記第2導電型の不純物を注入して前記チャネル領域を挟むように前記ソースドレイン領域を形成する工程と、を有することを特徴とする半導体装置の製造方法。前記c工程では、イオン注入法を用いて前記金属膜に炭素を注入することを特徴とする請求項12記載の半導体装置の製造方法。前記c工程では、前記金属膜のみに炭素を導入することを特徴とする請求項12記載の半導体装置の製造方法。c1前記c工程前に、前記第1領域と異なる第2領域の前記金属膜の上面をマスクにより覆う工程をさらに有し、前記c工程では前記マスク上から炭素を前記金属膜に打ち込むことにより、前記マスクから露出する前記金属膜の一部のみに炭素を注入することを特徴とする請求項12記載の半導体装置の製造方法。前記c工程で炭素を注入した前記第1領域の前記金属膜からなる前記金属ゲート電極を構成するグレインの平均の粒径は、炭素が注入されなかった前記第2領域の前記金属膜を構成するグレインの平均の粒径よりも小さいことを特徴とする請求項15記載の半導体装置の製造方法。半導体基板上の第1領域に形成された金属ゲート電極、第1導電型を有するチャネル領域および前記第1導電型と異なる第2導電型を有するソースドレイン領域を有する電界効果トランジスタを含む半導体装置の製造方法であって、a前記半導体基板の主面の前記第1領域に前記第1導電型を有する不純物を注入して前記チャネル領域を形成する工程と、b前記半導体基板上に絶縁膜および金属膜を順次積層する工程と、c前記金属膜にハロゲン元素を導入する工程と、d前記c工程後、前記金属膜を加工して前記金属ゲート電極を形成する工程と、e前記半導体基板の主面に前記第2導電型の不純物を注入して前記チャネル領域を挟むように前記ソースドレイン領域を形成する工程と、を有することを特徴とする半導体装置の製造方法。前記ハロゲン元素はフッ素または塩素であり、前記c工程では、イオン注入法を用いて前記金属膜に前記ハロゲン元素を注入することを特徴とする請求項17記載の半導体装置の製造方法。半導体基板上の第1領域に形成された金属ゲート電極、第1導電型を有するチャネル領域および前記第1導電型と異なる第2導電型を有するソースドレイン領域を有する電界効果トランジスタを含む半導体装置の製造方法であって、a前記半導体基板の主面の前記第1領域に前記第1導電型を有する不純物を注入して前記チャネル領域を形成する工程と、b前記半導体基板上に絶縁膜および金属膜を順次積層する工程と、c前記金属膜に不活性元素を導入する工程と、d前記c工程後、前記金属膜を加工して前記金属ゲート電極を形成する工程と、e前記半導体基板の主面に前記第2導電型の不純物を注入して前記チャネル領域を挟むように前記ソースドレイン領域を形成する工程と、を有することを特徴とする半導体装置の製造方法。前記不活性元素は窒素であり、前記c工程では、イオン注入法を用いて前記金属膜に前記不活性元素を注入することを特徴とする請求項19記載の半導体装置の製造方法。MISFETを微細化した場合、それに伴ってMISFETのチャネル領域は小さくなり、大きなチャネル領域を有するMISFETに比べてチャネル領域内の単位体積当たりの不純物数が多くなる。このようなMISFETでは、チャネル領域内の不純物の分布が全体的にばらつくため、MISFETのしきい値電圧以下、単にしきい値またはVthともいうのばらつきが大きくなる。これに対し、MISFETのゲート絶縁膜にhigh-k膜高誘電率膜を用い、さらにゲート電極にメタルゲート電極金属電極を用いた場合、チャネル領域に導入する不純物数を低減することができるため、チャネル領域内の不純物数を少なくしてVthのばらつきを抑えることが可能となる。メタルゲート電極とhigh-k膜とを含むMISFETのしきい値は、メタルゲート電極の仕事関数およびhigh-k膜の材質などで決まる。ゲート電極の一部であるメタルゲート電極は複数の金属粒子により構成されており、複数の金属粒子のそれぞれを構成する結晶グレインは隣接し合うグレイン同士であっても異なる結晶の向き配向性を有している。ここで、配向性が異なるグレインのそれぞれの中を電子が通る場合、それぞれのグレイン毎に仕事関数が異なることとなる。ゲート電極のサイズが縮小されたMISFETでは、メタルゲート電極が配向性の異なる小数の大きなグレインにより構成されている場合が考えられる。この場合、例えばメタルゲート電極端部と反対側の端部とで仕事関数が大きく異なる可能性が高くなる。つまり、一つのメタルゲート電極内であっても場所によって仕事関数が異なるため、メタルゲート電極の仕事関数がメタルゲート電極内で全体的にばらつくことになる。メタルゲート電極の仕事関数のばらつきはそのメタルゲート電極を有するMISFETのVthがばらつく原因となるため、high-k膜およびメタルゲート電極を用いてMISFETを構成するメリットを損なう問題がある。つまり、メタルゲート電極中の材料不均一が原因となり、MISFETのしきい値のばらつきを引き起こす。また、MISFETのVthがばらつくと、半導体装置の信頼性が低下し、また、製品の歩留まりが減少する問題もある。これらの問題は、半導体装置の微細化の大きな妨げとなる。本発明の目的は、メタルゲート電極を有するMISFETの特性ばらつきを抑制することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。本発明の好ましい一態様である半導体装置は、半導体基板上に第1ゲート絶縁膜を介して形成された炭素を含む第1金属ゲート電極と、前記第1金属ゲート電極の直下の前記半導体基板の主面に形成された第1導電型の第1チャネル領域と、前記半導体基板の主面に前記第1チャネル領域を挟むように形成された前記第1導電型と異なる第2導電型の第1ソースドレイン領域と、を有する第1電荷効果トランジスタを含むものである。また、本発明の好ましい一態様である半導体装置の製造方法は、半導体基板上の第1領域に形成された金属ゲート電極、第1導電型を有するチャネル領域および前記第1導電型と異なる第2導電型を有するソースドレイン領域を有する電界効果トランジスタを含む半導体装置の製造方法であって、a前記半導体基板の主面の前記第1領域に前記第1導電型を有する不純物を注入して前記チャネル領域を形成する工程と、b前記半導体基板上に絶縁膜および金属膜を順次積層する工程と、c前記金属膜に炭素を導入する工程と、d前記c工程後、前記金属膜を加工して前記金属ゲート電極を形成する工程と、e前記半導体基板の主面に前記第2導電型の不純物を注入して前記チャネル領域を挟むように前記ソースドレイン領域を形成する工程と、を有するものである。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。代表的な実施の形態によれば、メタルゲート電極を有するMISFETの特性ばらつきを抑制することができる。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。実施の形態1図1を用いて、本実施の形態を説明する。図1は、本実施の形態のCMISFETComplementaryMISFET:相補型MISトランジスタを示す断面図である。図1に示すCMISFET以下、単にCMISというは、例えばSOCSystemonachipの半導体チップ上に形成された素子である。図1では、半導体基板の主面に形成された半導体素子よりも上層のプラグ、層間絶縁膜および配線などを含む積層構造体の図示は省略している。図1に示すように、本実施の形態のCMISは半導体基板Sbの主面に形成されており、半導体基板Sbの主面に形成された複数の素子分離領域1などにより複数の領域に区切られている。すなわち、半導体基板Sbの主面にはNチャネル型のMISFETN型MISFETQnと、Pチャネル型のMISFETP型MISFETQpとが形成された領域とがある。N型MISFETQnは半導体基板Sbの主面にP型の不純物たとえばBホウ素が導入されて形成されたPウエル1P上にゲート絶縁膜3aを介して形成されたゲート電極と、ゲート電極の横の半導体基板Sbの主面にN型の不純物たとえばAsヒ素が導入されて形成されたソースドレイン領域を構成するエクステンション領域6aおよび拡散層9aとを有している。N型MISFETQnのゲート電極はゲート絶縁膜3a上に形成されたメタルゲート電極金属ゲート電極4aと、メタルゲート電極4a上に接して形成されたポリシリコン多結晶シリコンからなるポリシリコンゲート電極5とからなる。エクステンション領域6aはゲート電極の直下のPウエル1Pの上面のチャネル領域2aを挟むように半導体基板Sbの主面に形成されており、拡散層9aはチャネル領域2aおよびエクステンション領域6aを含む領域を挟むように配置されている。拡散層9aはエクステンション領域6aよりも接合深さが深く、エクステンション領域6aよりも不純物濃度が高いN型の半導体領域である。すなわち、拡散層9aはエクステンション領域6aよりも半導体基板Sbの主面から半導体基板Sbの裏面方向に向けて深い位置にまでN型の不純物例えばAsヒ素を導入して形成されている。Pウエル1Pは拡散層9aよりも接合深さが深く、比較的不純物濃度が低いP型の半導体領域である。また、半導体基板Sb内であってPウエル1Pの上面には、接合深さがエクステンション領域6aよりも深く拡散層9aよりも浅い領域にホウ素Bが導入されたハロー領域7aが形成されている。ハロー領域7aはソースドレイン間のリーク電流の発生を防ぐために形成される半導体領域であり、ソースドレイン領域とは異なる導電型の不純物を半導体基板Sbに打ち込むことで形成される。ハロー領域7aは半導体基板Sbの主面からPウエル1Pとエクステンション領域6aとの接合部の近傍に亘って形成されている。ゲート絶縁膜3aは酸化シリコン膜などよりも誘電率が高い高誘電率膜high-k膜を含む絶縁膜である。図示はしていないが、ゲート絶縁膜3aと半導体基板Sbとの間には酸化シリコン膜からなるゲート絶縁膜が介在していてもよい。N型MISFETQnと同様に、P型MISFETQpは、半導体基板Sbの主面にN型の不純物たとえばAsヒ素が導入されて形成されたNウエル1N上にゲート絶縁膜3bを介して形成されたゲート電極と、半導体基板Sbの主面にP型の不純物たとえばBホウ素が導入されて形成されたソースドレイン領域を構成するエクステンション領域6bおよび拡散層9bとを有している。エクステンション領域6bおよび拡散層9bはP型MISFETQpのソースドレイン領域を構成し、拡散層9a、エクステンション領域6aと同様に、P型MISFETQpのチャネル領域2bを挟むようにエクステンション領域6bが形成され、チャネル領域2bおよびエクステンション領域6bを挟むように拡散層9bが形成されている。チャネル領域2bはメタルゲート電極4bを含むゲート電極の直下に形成されている。P型MISFETQpのゲート電極はゲート絶縁膜3b上に形成されたメタルゲート電極金属ゲート電極4bと、メタルゲート電極4b上に形成されたポリシリコンからなるポリシリコンゲート電極5とからなる。また、半導体基板Sb内であってNウエル1Nの上面には、接合深さがエクステンション領域6bよりも深く拡散層9bよりも浅い領域にホウ素Bが導入されたハロー領域7bが形成されている。ハロー領域7bはソースドレイン間のリーク電流の発生を防ぐために形成される半導体領域であり、ソースドレイン領域とは異なる導電型の不純物を半導体基板Sbに打ち込むことで形成される。ハロー領域7bは半導体基板Sbの主面からNウエル1Nとエクステンション領域6bとの接合部の近傍に亘って形成されている。ゲート絶縁膜3bは酸化シリコン膜などよりも誘電率が高い高誘電率膜high-k膜を含む絶縁膜である。図示はしていないが、ゲート絶縁膜3bと半導体基板Sbとの間には酸化シリコン膜からなるゲート絶縁膜が介在していてもよい。メタルゲート電極4a、4bは例えば窒化チタン、窒化タングステンまたはニッケルシリサイドからなる金属膜である。ポリシリコンゲート電極5、メタルゲート電極4aおよびゲート絶縁膜3aからなる積層パターンの側壁には、酸化シリコン膜または窒化シリコン膜もしくはそれらの積層膜により構成されたサイドウォール8が形成されている。また、ポリシリコンゲート電極5、メタルゲート電極4bおよびゲート絶縁膜3bからなる積層パターンの側壁にも、酸化シリコン膜または窒化シリコン膜もしくはそれらの積層膜により構成されたサイドウォール8が形成されている。ここで、金属ゲート電極であるメタルゲート電極4a、4bには炭素Cがイオン注入法により注入されている。ただし、ポリシリコンゲート電極5、ゲート絶縁膜3a、3bおよび半導体基板Sbには炭素は注入されていない。つまり、N型MISFETQnではメタルゲート電極4aにのみ炭素が注入されており、P型MISFETQpではメタルゲート電極4bにのみ炭素が注入されている。次に、本実施の形態の半導体装置の効果を説明する。半導体装置の微細化によりチャネル領域の幅が狭まったMISFETは、比較的狭いチャネル領域内に多数の不純物を含むことになる。チャネル領域の幅、つまりソースドレイン領域を構成するエクステンション領域の間の距離が小さくなるほど、チャネル領域内の単位体積当たりの不純物数は増加し、チャネル領域内の不純物の分布にばらつきが生じやすくなる。狭いチャネル領域内に多数の不純物を含むMISFETでは、チャネル領域内の不純物の分布がばらつくことで、しきい値Vthのばらつきが増大する問題がある。半導体装置内に多数のMISFETが形成されている場合、隣接するMISFET間でも大きくしきい値Vthが異なる現象が起こるため、それらのMISFETを含む半導体装置を有する製品の歩留まりが低下する問題がある。MISFETは、性能を保持したまま消費電力を低減させるために、ゲート電極に金属材料を使用することでゲートの空乏化を抑制するとともに、ゲート絶縁膜に高誘電率を有する材料high-k膜を用いることで電気的な容量膜厚を変えずに物理的なゲート絶縁膜膜厚を確保することができる。さらに、ゲート電極に用いた金属材料層メタルゲート電極の仕事関数でしきい値を制御することができるため、チャネル領域に導入する不純物の量を低減することが可能となる。つまり、メタルゲート電極を用いてゲート電極の仕事関数を低減することによりMISFETのしきい値を低減することができるため、チャネル領域に導入する不純物の量が少なくてもMISFETを駆動することができる。ゲート電極に多結晶シリコンのみを用い、ゲート絶縁膜にシリコン酸化膜のみを用いる構造のMISFETに比べ、メタルゲート電極およびhigh-k膜を用いたMISFETではチャネル領域内の不純物数を減らすことができるので、チャネル領域内の不純物の離散に起因するばらつきを大幅に低減することが可能である。しかしながら、メタルゲート電極を有するMISFETであっても、メタルゲート電極を構成するグレイン結晶の粒径が大きいことに起因して、MISFETのしきい値がばらつく問題がある。このような問題の存在は半導体装置の微細化の大きな障壁となり、これを解決しなければ、将来的に高集積度でかつ低コストな製品を製造することが困難となる。上記のように、グレインの粒径が大きい場合のMISFETの断面図を、比較例として図21に示す。図21に示すN型MISFETQxは、図1に示すN型MISFETQnとほぼ同様の構造を有しているが、N型MISFETQnと異なりN型MISFETQxのメタルゲート電極4x内には炭素Cが導入されていない。図21ではメタルゲート電極4xを構成するグレインを示しており、また、グレインの結晶の方位配向を各グレイン内に矢印で示している。図21に示すように、各グレインの結晶の配向は一定ではない。ここでは、メタルゲート電極4xのグレインの粒径が大きく、例えばグレインの直径または半径がメタルゲート電極4xの膜厚以上の大きさを有している場合、すなわち、メタルゲート電極4x内の一つのグレインの下面と上面とがメタルゲート電極4xの下面と上面とに露出している場合を示している。メタルゲート電極4xの仕事関数はグレインの配向性によって異なり、また、ゲート電極の仕事関数のばらつきはMISFETのしきい値のばらつかせる性質を有している。したがって、仕事関数はグレイン毎に異なる値となるため、複数の大きな粒径のグレインにより構成されるメタルゲート電極4xはその内部の一部と他の部分とで仕事関数が異なる状態となる。これに対し、本実施の形態ではメタルゲート電極4a、4bに炭素を導入しているため、図2に示すように、メタルゲート電極4a、4bのそれぞれを構成するグレインの大きさが小さくなっている。図2は図1と同一の領域を示す断面図であるが、メタルゲート電極4a、4bのそれぞれを構成するグレインの形状を示している。図2に示すように、本実施の形態のMISFETを構成するメタルゲート電極4a、4b内のグレインの粒径は、比較例である図21のN型MISFETQxを構成するメタルゲート電極4x内のグレインに比べて小さい。つまり、メタルゲート電極4a、4b内のグレインの平均の粒径は、比較例であるメタルゲート電極4x内のグレインの平均の粒径に比べて小さい。このため、図2および図21に示したメタルゲート電極がほぼ同一の膜厚を有している場合、図2に示すメタルゲート電極4a、4bの方が図21に示すメタルゲート電極4xよりもメタルゲート電極内のグレイン数が多くなる。このような違いは、図2のメタルゲート電極4a、4b内に炭素を導入し、熱負荷時などにグレインが大きく成長することを防いでいることにより生じるものである。なお、ここでいうグレインの粒径とは、各グレイン内の二つの端部を結ぶ直線的な距離のうち、最も大きい距離のことを指すものとする。図2に示す本実施の形態のMISFETであっても、メタルゲート電極4a、4bを構成する複数のグレインはそれぞれ異なった配向性を有しており、グレイン毎に仕事関数が異なる。しかし、ここではグレインの粒径を小さく抑えることによりメタルゲート電極4a内およびメタルゲート電極4b内のグレイン数を増やしているため、グレインの結晶の配向のばらつきがメタルゲート電極内において全体的に平均化される。したがって、メタルゲート電極の一部と、そのメタルゲート電極の他の部分とで仕事関数が異なることを避けることができる。また、半導体装置内に複数形成されるMISFET同士の間でゲート電極の仕事関数が大きく異なることに起因してMISFET同士の間でしきい値電圧がばらつくことを防ぐことができる。上記のように、本実施の形態の半導体装置では、MISFETのメタルゲート電極内に炭素を導入することで、メタルゲート電極を構成するグレインの粒径を小さくしてメタルゲート電極内のグレイン数を増やしている。これにより、グレインの配向性を平均化しているため、グレインの配向性のばらつきに起因して仕事関数がばらつくことを抑えることができる。これにより、ゲート電極の仕事関数のばらつきの発生によりMISFETのしきい値電圧がばらつくことを防ぐことができるため、半導体装置の信頼性を向上させることができる。また、MISFETのしきい値のばらつきを抑えることができるので、MISFETの微細化が容易になり、半導体装置の性能を向上させることができる。次に、図3~図11を用いて、本実施の形態の半導体装置を構成するCMISFETの製造方法を説明する。まず、図3に示すように、主面に表面保護膜図示しないを形成した半導体基板Sbに、フォトリソグラフィー技術、ドライエッチング法、成膜工程、CMP化学機械研磨:ChemicalMechanicalPolishing法を用いて、浅溝素子分離構造である素子分離領域1を形成する。ここで、半導体基板Sbの主面は、半導体基板Sbの主面に形成された複数の素子分離領域1などにより複数の領域に区切られている。すなわち、半導体基板Sbの主面にはN型MISFET形成領域1Aと、P型MISFET形成領域1Bとがある。次に、図4に示すように、フォトリソグラフィー技術、イオン注入法を用いて、半導体基板Sb上に形成したレジスト膜の開口部の下部のN型MISFET形成領域1Aの半導体基板Sbの主面に、接合深さが比較的深いPウエル1Pを形成する。同様にして、P型MISFET形成領域1Bの半導体基板Sbの主面に比較的深い接合深さを有するNウエル1Nを形成する。Pウエル1Pは、P型の不純物例えばホウ素Bを半導体基板Sbの主面にイオン注入して形成する。このとき、レジスト膜をマスクとすることでP型MISFET形成領域1Bの半導体基板Sbの主面にP型の不純物が注入されないようにする。Nウエル1Nは、N型の不純物例えばヒ素AsまたはリンPを半導体基板Sbの主面にイオン注入して形成する。このとき、レジスト膜をマスクとすることでN型MISFET形成領域1Aの半導体基板Sbの主面にN型の不純物が注入されないようにする。このようにしてPウエル1PとNウエル1Nとの打ち分けを行うが、Pウエル1PおよびNウエル1Nはどちらを先に形成しても構わない。次に、図5に示すように、半導体基板Sbの表面を洗浄した後に、絶縁膜3および金属膜4を順次形成する。絶縁膜3は酸化シリコン膜よりも誘電率が高い、例えばHfハフニウムを含むhigh-k膜高誘電率膜である。ここでは、後の工程で形成するN型MISFETおよびP型MISFETのそれぞれのしきい値を目的の値とするために、N型MISFET形成領域1AとP型MISFET形成領域1Bとで絶縁膜3の材質を異なるものとしてもよい。その場合は、例えば絶縁膜3上にN型MISFET形成領域1AとP型MISFET形成領域1Bとで異なる部材からなる膜をそれぞれ配置し、その状態で熱処理を行って絶縁膜3と絶縁膜3上の膜とを反応させる方法が考えられる。金属膜4は例えば窒化チタン、窒化タングステンまたはニッケルシリサイドからなり、絶縁膜3を形成した後にスパッタリング法などを用いて半導体基板Sbの全面の上部に形成する。ここでは、後のドライエッチング法によるゲート電極のパターニングを容易にするために、金属膜4の膜厚を20~50nmで形成する。金属膜4を形成した後に、半導体基板Sbの主面の上方から炭素Cをイオン注入することにより、金属膜4内に炭素Cを導入する。ここでのイオン注入の加速エネルギーは10~50keVとし、注入量は1014~1016cm-2とし、投影飛程が金属膜4内に存在するように設定する。なお、投影飛程とは、注入物が固体表面から侵入した深さである。すなわち、投影飛程はイオン注入を行う対象の上面から、イオン注入を行って注入されたイオンが打ち込まれた深さ方向の距離のことを指す。つまり、金属膜4に炭素を打ち込む上記工程では、金属膜4のみに炭素を注入し、絶縁膜3および半導体基板Sbには炭素が注入されないようにする。次に、図6に示すように、高濃度でリンPが導入されたポリシリコン膜SFを金属膜4上にCVDChemicalVaporDeposition法などを用いて形成する。次に、図7に示すように、フォトリソグラフィー技術およびドライエッチング法を用いてポリシリコン膜SF、金属膜4および絶縁膜3をパターニングすることで、N型MISFET形成領域1Aにポリシリコン膜SFからなるポリシリコンゲート電極5および金属膜4からなるメタルゲート電極4aを含むゲート電極を形成し、絶縁膜3からなるゲート絶縁膜3aを形成する。また、同一のパターニング工程により、P型MISFET形成領域1Bにポリシリコン膜SFからなるポリシリコンゲート電極5および金属膜4からなるメタルゲート電極4bを含むゲート電極を形成し、絶縁膜3からなるゲート絶縁膜3bを形成する。次に、図8に示すように、N型MISFET形成領域1Aを露出するレジスト膜図示しないを半導体基板Sb上に形成し、半導体基板Sbの主面に低い濃度でN型の不純物であるヒ素イオンを10keVのエネルギー、1×1015cm-2の注入量で打ち込むことにより、Pウエル1Pよりも接合深さが浅いN-領域であるエクステンション領域6aを形成する。続いて、前記レジスト膜をマスクとしてN型MISFET形成領域1Aの半導体基板Sbの主面にP型の不純物であるボロンイオンを10keVのエネルギー、2×1013cm-2の注入量で打ち込むことにより、エクステンション領域6aとほぼ同じ領域にハロー領域7aを形成する。ハロー領域7aはエクステンション領域6aよりも接合深さが深く、Pウエル1Pよりも接合深さが浅いP型の半導体領域である。同様に、P型MISFET形成領域1Bを露出するレジスト膜図示しないを半導体基板Sb上に形成し、半導体基板Sbの主面に低い濃度でP型の不純物であるフッ化ボロンイオンを5keVのエネルギー、1×1015cm-2の注入量で打ち込むことにより、Nウエル1Nよりも接合深さが浅いP-領域であるエクステンション領域6bを形成する。続いて、前記レジスト膜をマスクとしてP型MISFET形成領域1Bの半導体基板Sbの主面にN型の不純物であるヒ素を70keVのエネルギー、2×1013cm-2の注入量で打ち込むか、またはリンイオンを30keVのエネルギー、2×1013cm-2の注入量で打ち込むことにより、エクステンション領域6bとほぼ同じ領域にハロー領域7bを形成する。ハロー領域7bはエクステンション領域6bよりも接合深さが深く、Nウエル1Nよりも接合深さが浅いN型の半導体領域である。ここで、ソースドレイン領域であるエクステンション領域6a、6bを形成するイオン注入時、およびハロー領域7a、7bを形成するイオン注入時に、半導体基板Sbの主面に対して入射するイオンビームの角度を傾斜させることで、ゲート電極と、不純物添加層、すなわちエクステンション領域およびハロー領域とのオーバーラップの調整をすることも可能である。また、図4を用いて説明したイオン注入工程と同様に、エクステンション領域6a、6bはどちらを先に形成しても構わない。次に、図9に示すように、半導体基板Sbの表面を洗浄した後に、成膜とドライエッチング法を用いて、N型MISFET形成領域1A図8参照およびP型MISFET形成領域1B図8参照のゲート電極のそれぞれの側壁に絶縁膜からなるサイドウォール8を自己整合的に形成する。その後、N型MISFET形成領域1Aを露出するレジスト膜図示しないを半導体基板Sb上に形成し、半導体基板Sbの主面に高い濃度でN型の不純物であるヒ素イオンを70keVのエネルギー、1×1016cm-2の注入量で打ち込むことにより、Pウエル1Pよりも接合深さが浅く、エクステンション領域6aおよびハロー領域7aよりも接合深さが深いN領域である拡散層9aを形成する。同様に、P型MISFET形成領域1Bを露出するレジスト膜図示しないを半導体基板Sb上に形成し、半導体基板Sbの主面に高い濃度でP型の不純物であるホウ素イオンを30keVのエネルギー、1×1015cm-2の注入量で打ち込むことにより、Nウエル1Nよりも接合深さが浅く、エクステンション領域6bおよびハロー領域7bよりも接合深さが深いP領域である拡散層9bを形成する。拡散層9aおよび拡散層9bは、どちらを先に形成しても構わない。これにより、N型MISFET形成領域1A図8参照には、Pウエル1P上にゲート絶縁膜3aを介して形成されたメタルゲート電極4aおよびポリシリコンゲート電極5からなるゲート電極と、ソースドレイン領域を構成するエクステンション領域6aおよび拡散層9aとを有するN型MISFETQnが形成される。P型MISFET形成領域1B図8参照には、Nウエル1N上にゲート絶縁膜3bを介して形成されたメタルゲート電極4bおよびポリシリコンゲート電極5からなるゲート電極と、ソースドレイン領域を構成するエクステンション領域6bおよび拡散層9bとを有するP型MISFETQpが形成される。その後、エクステンション領域6a、6b、拡散層9aおよび9bなどの不純物拡散層を形成するために導入した不純物を活性化するための熱処理を行う。この熱処理工程では、導入した不純物の拡散を抑制するために、スパイクアニールを1050°Cで窒素雰囲気中で実施する。スパイクアニール以外にも、瞬時熱アニール、あるいはフラッシュアニール、炉体を用いたアニールなどを用いることも可能である。図5を用いて説明したようにメタルゲート電極となる金属膜4に炭素Cを注入しない場合、上記のような熱処理により半導体基板が高温になると、メタルゲート電極を構成するグレインが急速に成長するため、図21に示す比較例のようにメタルゲート電極内のグレインの粒径が大きくなる。これに対し、本実施の形態の半導体装置の製造工程ではメタルゲート電極4a、4bとなる金属膜4図5参照に炭素Cを導入することにより、熱負荷時にメタルゲート電極4a、4bを構成するグレインの成長速度を遅くすることができる。このため、完成後の半導体装置内のメタルゲート電極4a、4bを構成するグレインの粒径を小さくし、より多くのグレインによりメタルゲート電極4a、4bを構成することができる。本発明は半導体基板Sb上に導入する不純物に係るものであるので、この後の工程の詳しい説明は省略するが、上記工程の後は、以下の工程を行うことで図10に示す半導体装置が完成する。すなわち、図9に示す構造を得た後、コンタクトプラグを形成する領域に金属シリサイド領域を形成する。つまり、半導体膜が露出している領域であるポリシリコンゲート電極5の表面および各MISFETのソースドレイン領域の表面に例えばニッケルNiなどを含むシリサイド層10を形成する。このとき、シリサイド層10を形成するために金属膜と半導体基板Sbのシリコンとを反応させることを目的として高温のアニール熱処理を行う。続いて、半導体基板Sb上シリコン窒化膜および絶縁膜を堆積することにより層間絶縁膜11を形成した後、CMP法などにより層間絶縁膜11の上面を平坦化する。その後、周知の技術を用い、層間絶縁膜11を貫通してポリシリコンゲート電極5および各トランジスタのソースドレイン領域に電気的に接続されるコンタクトプラグ12を形成し、層間絶縁膜11上に層間絶縁膜13を形成する。続いて、層間絶縁膜13に配線溝を形成した後、周知のシングルダマシンプロセスを用いて前記配線溝を埋め込む配線14を形成することで、図10に示す半導体装置が完成する。本実施の形態では、ゲート電極内にメタルゲート電極を含むMISFETを有する半導体装置の製造工程において、メタルゲート電極4a、4bのそれぞれに炭素Cを導入することにより、メタルゲート電極4a、4bの形成後の熱処理工程などによりメタルゲート電極4a、4bを構成するグレイン結晶の粒径が大きくなることを防いでいる。これにより、メタルゲート電極4a、4bは炭素が導入されない場合に比べてより小さく、より多いグレインを含むことになる。上述したように、メタルゲート電極を構成するグレインの数が多ければグレインの配向性を均一化することができるため、グレインの配向性に起因した仕事関数のばらつきの発生を抑えることができる。これによりゲート電極の仕事関数のばらつきが抑えられるため、当該ゲート電極を含むMISFETのしきい値電圧Vthがばらつくをことを防ぐことが可能となる。このように、本実施の形態ではMISFETを構成するメタルゲート電極に炭素Cをイオン注入により打ち込むことによりMISFETのしきい値のばらつきを抑えることができるため、当該MISFETを含む半導体製品の歩留まりを向上させることができる。また、上記のようにゲート電極の仕事関数のばらつきの発生によりMISFETのしきい値電圧がばらつくことを防ぐことができるため、半導体装置の信頼性を向上させることができる。また、MISFETのしきい値のばらつきを抑えることができるので、MISFET微細化が容易になり、半導体装置の性能を向上させることができる。実施の形態2前記実施の形態では、後の工程でメタルゲート電極となる金属膜全てに炭素を注入する半導体装置について説明した。本実施の形態では図11~図16を用い、本実施の形態の半導体装置であって、領域によって炭素を注入しないメタルゲート電極を有するMISFETを含む半導体装置を実現する製造プロセスの詳細を説明する。ここでは例としてSRAMStaticRandomAccessMemoryを構成するMISFETを形成する工程を説明する。まず、前記実施の形態1で図3および図4を用いて説明した工程と同様の工程を行うことにより、図11に示す構造を得る。なお、ここでは半導体基板Sb上にN型MISEFT形成領域2A、P型MISFET形成領域2B、N型MISEFT形成領域2CおよびP型MISFET形成領域2Dが存在する。つまり、図11に示すように、半導体基板Sbの主面には複数の素子分離領域1が形成されており、半導体基板Sbの主面は素子分離領域1によりN型MISEFT形成領域2A、P型MISFET形成領域2B、N型MISEFT形成領域2CおよびP型MISFET形成領域2Dに区切られている。N型MISEFT形成領域2AおよびN型MISEFT形成領域2Cの半導体基板Sbの主面にはPウエル1Pが形成されており、P型MISFET形成領域2BおよびP型MISFET形成領域2Dの半導体基板Sbの主面にはNウエル1Nが形成されている。ここで、N型MISEFT形成領域2Aは高電圧に対応する入出力回路を構成するN型MISFETを形成する領域であり、P型MISFET形成領域2Bは高電圧に対応する入出力回路を構成するP型MISFETを形成する領域である。また、N型MISEFT形成領域2Cは低耐圧対応のN型MISFETを形成する領域であり、P型MISFET形成領域2Dは低耐圧対応のP型MISFETを形成する領域である。次に、図12に示すように、high-k膜高誘電率絶縁膜である絶縁膜23a、23b、23cおよび23dを形成する。この際、後の工程で形成する各MISFETのしきい値を目標に合わせるために、MISFETのN型とP型とで前記high-k膜に異なる材質を用いる。また、高耐圧領域であるN型MISEFT形成領域2AおよびP型MISFET形成領域2Bの絶縁膜23a、23bは高電圧が印加されるゲート絶縁膜となるため、たとえば膜厚を7nm程度に増加させる。絶縁膜23a、23bの膜厚は入力時に対応する電圧により調整する。なお、図12では絶縁膜23a、23b、23cおよび23dのそれぞれの膜厚を同一の大きさで表わしている。続いて、半導体基板Sbの主面上に金属膜24を形成する。次に、図13に示すように、フォトリソグラフィー技術により、N型MISEFT形成領域2A、P型MISFET形成領域2Bをレジスト膜PR1で覆い、レジスト膜PR1から露出した低電圧MIS型トランジスタ形成領域であるN型MISEFT形成領域2C、P型MISFET形成領域2Dの金属膜24に、炭素イオンをイオン注入により添加し、金属膜24からなる金属膜24sを形成する。この際、炭素Cのイオン注入は加速エネルギーを10~50keVとし、注入量を1014~1016cm-2とし、投影飛程が金属膜中に存在するように設定する。つまり、レジスト膜PR1から露出している金属膜24内にのみ炭素Cが打ち込まれるようにし、金属膜24よりも下の構造物には炭素Cが導入されないようにする。次に、図14に示すように、レジスト膜PR1を除去し、高濃度にリンが添加されたポリシリコン膜を堆積した後、フォトリソグラフィー技術およびドライエッチング法を用いてゲートのパターニングを行う。これにより、N型MISEFT形成領域2Aには、前記ポリシリコン膜からなるポリシリコンゲート電極5と、金属膜24からなるメタルゲート電極24aとを含むゲート電極が形成され、P型MISFET形成領域2Bには、前記ポリシリコン膜からなるポリシリコンゲート電極5と、金属膜24からなるメタルゲート電極24bとを含むゲート電極が形成される。また、N型MISEFT形成領域2Cには前記ポリシリコン膜からなるポリシリコンゲート電極5と、金属膜24sからなるメタルゲート電極24cとを含むゲート電極が形成され、P型MISFET形成領域2Dには前記ポリシリコン膜からなるポリシリコンゲート電極5と、金属膜24sからなるメタルゲート電極24dとを含むゲート電極が形成される。メタルゲート電極24a、24b、24cおよび24dは、半導体基板Sb上にそれぞれゲート絶縁膜25a、25b、25cおよび25dを介して形成されている。ゲート絶縁膜25a、25b、25cおよび25dはそれぞれ絶縁膜23a、23b、23cおよび23dからなるhigh-k膜である。なお、N型MISEFT形成領域2A、P型MISFET形成領域2Bのゲート電極高耐圧用MISFETに用いられるゲート電極であるので、N型MISEFT形成領域2C、P型MISFET形成領域2Dのゲート電極よりもゲート長が大きいパターンとする。この後の工程は前記実施の形態1で図8~図10を用いて説明した工程と同様の工程を行うことにより、図15に示す本実施の形態の半導体装置が完成する。すなわち、レジスト膜図示しないを用いてN型MISEFT形成領域2A、2C、P型MISFET形成領域2Bおよび2Dのそれぞれの半導体基板Sbの主面に不純物を打ち分けることにより、エクステンション領域およびハロー領域を形成する。つまり、P型MISEFT形成領域2B、2Dにはフッ化ボロンイオンを例えばエネルギー5keV、注入量1×1015cm-2とする条件で注入してP-型のエクステンション領域26bを形成し、ヒ素イオンを例えばエネルギー70keV、注入量2×1013cm-2の条件でイオン注入するか、またはリンイオンをエネルギー30keV、注入量2×1013cm-2の条件でイオン注入してハロー領域27bを形成する。また、同様に、N型MISEFT形成領域2A、2Cにはヒ素イオンを例えばエネルギー10keV、注入量1×1015cm-2とする条件で注入してN-型のエクステンション領域26aを形成し、ホウ素イオンを例えばエネルギー10keV、注入量2×1013cm-2の条件でイオン注入してハロー領域27aを形成する。その後、各ゲート電極の側壁にサイドウォール8を形成した後、レジスト膜図示しないを用いてコンタクトのための拡散層29a、29bを形成する。ここでは、N型の拡散層9aは、ヒ素イオンをエネルギー70keV、注入量1×1015cm-2の条件でイオン注入して形成し、P型の拡散層9bは、ホウ素イオンをエネルギー30keV、注入量1×1015cm-2の条件でイオン注入して形成する。その後、半導体基板Sbの主面を洗浄した後に、拡散層などに導入した不純物を活性化するための熱処理を行う。これにより、N型MISFET形成領域2AおよびP型MISFET形成領域2Bには、比較的高耐圧なMISFETであるN型MISFETQa、P型MISFETQbがそれぞれ形成され、N型MISFET形成領域2CおよびP型MISFET形成領域2Dには、比較的低耐圧なMISFETであるN型MISFETQc、P型MISFETQdがそれぞれ形成される。続いて、前記実施の形態1と同様にして、シリコン表面が露出している領域にシリサイド層10を形成した後、層間絶縁膜11、コンタクトプラグ12、層間絶縁膜13および配線14を形成する。上記のようにして形成した本実施の形態のMISFETを含むSRAMの平面図を図16に示す。図16に示すSRAMを含む半導体装置は、主に情報を記憶する機能を有する記憶領域SRと、情報の入出力動作を行う入出力領域IOとを有しており、記憶領域SRには図15に示すN型MISEFT形成領域2C、P型MISFET形成領域2Dの低耐圧MISFETが形成され、入出力領域IOには、図15に示す高耐圧なMISFETであるN型MISEFTQaおよびP型MISFET形成領域Qbが形成されている。本実施の形態の半導体装置の特徴は、特にしきい値のばらつきを抑える必要がある低耐圧のMISFETのメタルゲート電極にのみ炭素Cを注入し、周辺回路部を構成する高耐圧のMISFETのメタルゲート電極に炭素を注入しないことにある。これにより、低耐圧MISFETについては前記実施の形態1と同様の効果を得ることができる。また、高耐圧MISFETなどの炭素注入を必要としないMISFETのメタルゲート電極にまで炭素を注入することで高耐圧MISFETの配線抵抗が上昇するなどし、周辺回路部の再設計が必要となることを防ぐことができる。つまり、例えばゲート長、ゲート幅を最小の設計ルールで形成したMIS型トランジスタを用いるSRAMでは、メタルゲート電極に炭素を注入することにより、情報の書込み、読出しのマージンが設計基準よりも向上し、製品不良の発生率を大幅に低減することができる。また、前記炭素注入工程では、入出力領域IOなどの周辺回路部のメタルゲート電極形成領域をレジスト膜により覆って不純物炭素導入を抑制する。このとき、炭素が導入された金属膜24s図13参照からなるメタルゲート電極24c、24d図15参照を構成する複数のグレインの平均の粒径は、炭素が導入されなかった金属膜24図13参照からなるメタルゲート電極24a、24b図15参照を構成する複数のグレインの平均の粒径よりも小さくなる。つまり、周辺回路部のメタルゲート電極はメモリセル部に比べて大きなグレインを有することになるが、配線抵抗の上昇を抑制することができる。したがって、周辺回路部の再設計は不要となり、メモリセル部のみの再設計で済むため、短期間でマージン性不良率が少ないSOC製品の提供が可能となる。実施の形態3本実施の形態では、図17~図18を用いて本発明の実施の形態2を実現する半導体装置の製造プロセスの詳細を説明する。ここでは、前記実施の形態2とほぼ同様の製造工程を説明するが、本実施の形態と前記実施の形態2とでは異なる領域の対象のメタルゲート電極に炭素を注入する。ここでは、本実施の形態の半導体装置としてSOCを形成するものとして説明をする。まず、前記実施の形態2で図11、図12を用いて説明した工程と同様の工程を行う。ただし、半導体基板Sbの主面には、図17に示すようにN型MISEFT形成領域3A、P型MISFET形成領域3B、N型MISEFT形成領域3CおよびP型MISFET形成領域3Dが存在する。N型MISEFT形成領域3AおよびN型MISEFT形成領域3Cの半導体基板Sbの主面にはPウエル1Pが形成されており、P型MISFET形成領域3BおよびP型MISFET形成領域3Dの半導体基板Sbの主面にはNウエル1Nが形成されている。また、N型MISEFT形成領域3A、P型MISFET形成領域3B、N型MISEFT形成領域3CおよびP型MISFET形成領域3Dの半導体基板Sbの主面にはそれぞれhigh-k膜高誘電率絶縁膜である絶縁膜23a、23b、23cおよび23dが形成されている。絶縁膜23a、23b、23cおよび23d上には、金属膜24が形成されている。ここで、N型MISEFT形成領域3Aは高電圧N型MISFETを形成する領域であり、P型MISFET形成領域2Bは高電圧P型MISFETを形成する領域である。また、N型MISEFT形成領域2Cは低耐圧対応のN型MISFETを形成する領域であり、P型MISFET形成領域2Dは低耐圧対応のP型MISFETを形成する領域である。次に、図17に示すように、フォトリソグラフィー技術により、P型MISFET形成領域3B、3Dをレジスト膜PR2で覆い、レジスト膜PR2から露出したN型MISEFT形成領域3A、3Dの金属膜24に、炭素イオンをイオン注入により添加し、金属膜24からなる金属膜34sを形成する。この際、炭素Cのイオン注入は加速エネルギーを10~50keVとし、注入量を1014~1016cm-2とし、投影飛程が金属膜中に存在するように設定する。つまり、金属膜24内にのみ炭素Cが打ち込まれるようにし、金属膜24よりも下の構造物には炭素Cが導入されないようにする。本実施の形態の半導体装置は、上記のように後の工程により形成されるN型のMISFETを構成する金属膜のみに炭素を注入していることが特徴となっている。なお、ここではN型MISFETのメタルゲート電極にのみ炭素を注入する方法について説明するが、逆にP型のMISFETのメタルゲート電極にのみ炭素を注入しても構わない。次に、図18に示すように、レジスト膜PR2を除去した後は、図14~図15を用いて説明した工程を行うことにより、本実施の形態の半導体装置が完成する。つまり、金属膜24、34s上にポリシリコン膜を形成し、パターニングを行ってゲート電極を形成する。このとき、N型MISEFT形成領域3Aには絶縁膜23aからなるゲート絶縁膜25a上に金属膜34sからなるメタルゲート電極34aが形成され、P型MISFET形成領域3Bには絶縁膜23bからなるゲート絶縁膜25b上に金属膜24からなるメタルゲート電極34bが形成される。また、N型MISEFT形成領域3Cには絶縁膜23cからなるゲート絶縁膜25c上に金属膜34sからなるメタルゲート電極34cが形成され、P型MISFET形成領域3Dには絶縁膜23dからなるゲート絶縁膜25d上に金属膜24からなるメタルゲート電極34dが形成される。その後、各MISFET形成領域のエクステンション領域、ハロー領域、サイドウォール、拡散層、シリサイド層、層間絶縁膜、コンタクトプラグおよび配線などを形成することにより、図18に示す本実施の形態の半導体装置が完成する。本実施の形態の半導体装置の特徴は、炭素Cをメタルゲート電極に導入しない場合に特にしきい値のばらつきが大きくなってしまうMISFETのメタルゲート電極のみに不純物炭素添加を実施し、グレインサイズの拡大を抑制することで、メタルゲートにおけるグレインの配向性による仕事関数ばらつきを押さえ、MISFETのしきい値ばらつきを小さくすることを可能としている。さらに、周辺回路部や炭素注入による対策が不要なメタルゲート電極には炭素注入工程においてレジスト膜などによりマスクをすることで、不純物導入を防ぐ。その結果、炭素Cを導入しなかったメタルゲート電極を有するMISFETでは、配線抵抗の上昇を抑制することができる。したがって、周辺回路部の再設計は不要となり、短期間でマージン性不良率の少ないSOC製品の提供が可能となる。つまり、例えば図18に示すP型MISFET形成領域3D図17参照のゲート電極がMISFETの一部として機能するゲート電極ではなく、他のMISFETのゲート電極などに特定の電位を供給するための配線として機能する導体部である場合、MISFETとして機能しないゲート配線にまでしきい値ばらつきを防ぐ目的で炭素Cを導入する必要はない。したがって、メタルゲート電極を含む当該ゲート配線に炭素Cが打ち込まれることを防ぐことで、ゲート配線の配線抵抗が上昇することを防ぐことができる。このように、全てのメタルゲート電極に炭素Cを導入するのではなく、そのゲート電極の特性および役割などに応じて炭素Cを打ち分けることにより、配線抵抗の上昇を防ぐことができる。また、同様に炭素Cの打ち分けを行うことにより、周辺回路部の再設計の手間を省くことができるため、半導体装置の製造コストの増大を防ぐことが可能となる。実施の形態4本実施の形態の半導体装置では、前記実施の形態1の半導体装置とほぼ同様の構造を有し、MISFETのしきい値のばらつき低減を目的としてメタルゲート電極に導入する不純物を炭素以外の物質とする半導体装置について説明する。本実施の形態の半導体装置の製造工程では、まず前記実施の形態1において図4を用いて説明した工程を行う。次に、図19に示すように、図5を用いて説明した工程と同様にして半導体基板Sb上に絶縁膜3および金属膜4uを順次形成する。続いて、金属膜4uに不純物をイオン注入するが、ここで前記実施の形態1~3と異なり、金属膜4uを構成するグレインの成長を抑えるための不純物としてハロゲン元素であるフッ素F、塩素Clまたは不活性元素である窒素Nをイオン注入する。このとき、注入するイオンにより、加速エネルギーを10~100keVの範囲で調整し、イオン注入した元素が絶縁膜3内および半導体基板Sb内に漏れないようにすることが重要となる。また、前記不純物の添加量は、約1×1015cm-2程度とする。その後の工程は、前記実施の形態1で図6~図10を用いて説明した工程と同様の工程を行うことで、図20に示す半導体装置が完成する。図20に示す半導体装置は図10に示した半導体装置とほぼ同一の構造を有しているが、メタルゲート電極に導入された不純物種が前記実施の形態1と異なる。N型MISFET形成領域1AおよびP型MISFET形成領域1Bの金属膜4u図19参照はパターニングされてそれぞれメタルゲート電極4p、4qとなっている。本実施の形態の半導体装置では、MISFETのメタルゲート電極のグレインサイズの拡大を抑制することが可能となり、その結果、メタルゲート電極におけるグレインの配向性による仕事関数ばらつきを押さえ、MISFETのしきい値ばらつきを小さくことができ、前記実施の形態1と同様の効果を得ることができる。このように、MISFETのしきい値ばらつきを抑えるためにメタルゲート電極に注入する元素は炭素C以外にフッ素F、塩素Clまたは窒素Nであってもよい。以上、本発明者らによってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、前記実施の形態4ではメタルゲート電極にフッ素F、塩素Clまたは窒素Nを導入することで本発明の効果を得ているが、実施の形態2または実施の形態3で説明した半導体装置であってもメタルゲート電極にフッ素F、塩素Clまたは窒素Nを導入することで、実施の形態2または実施の形態3と同様の効果を得ることができる。