絶縁体上に駆動回路のTFTを形成するための第1の半導体膜と、画素部のTFTを形成するための第2の半導体膜を形成する第1の工程と、前記第1の半導体膜と前記第2の半導体膜のそれぞれの上層に、第1の導電膜と該第1の導電膜の内側の第2の導電膜とから成るゲート電極を形成する第2の工程と、前記第1の半導体膜と前記第2の半導体膜のそれぞれに、前記第1の導電膜と重なる第1のp型半導体領域を形成する第3の工程と、前記第1の半導体膜と前記第2の半導体膜のそれぞれに、前記第1の導電膜と重ならない第2のp型半導体領域を形成する第4の工程と、前記第1の導電膜が前記第1のp型半導体領域と重なる部分をエッチングにより除去する第5の工程とを有することを特徴とする表示装置の作製方法。しかしながら、アクティブマトリクス型表示装置はTFTの製造工程が複雑であると、製造コストが高くなるという問題を抱えていた。また、複数のTFTを同時に形成するため、製造工程が複雑になると歩留まりを確保することが難しい。特に駆動回路に動作不良があると画素一列が動作しないといった線状欠陥を引き起こすこともある。本発明は、アクティブマトリクス型表示装置の製造コストを低減することを課題とし、安価な表示装置を提供することを課題とする。また、本発明の表示装置を表示部に用いた安価な電子装置を提供することを目的とする。本発明は、アクティブマトリクス型表示装置の製造コストを低減するために画素部に用いるTFTを全て一導電型TFTここではpチャネル型TFTもしくはnチャネル型TFTのいずれか一方を指すとし、さらに駆動回路もすべて画素部と同じ導電型のTFTで形成することを特徴とする。これにより製造工程を大幅に削減し製造コストを低減することが可能となる。特に重要な点は、一導電型のTFTだけで駆動回路を形成する点にある。即ち、一般的な駆動回路はnチャネル型TFTとpチャネル型TFTとを相補的に組み合わせたCMOS回路を基本に設計されるが、本発明ではpチャネル型TFTもしくはnチャネル型TFTのみを組み合わせて駆動回路を形成する。このような構成とすることで、TFTの製造工程において、導電型を制御する不純物をドーピングするときに用いるマスク数を1枚減らすことができる。その結果、製造工程の短縮と、製造コストの削減が可能となる。以上のように、本発明の構成は、画素部及び駆動回路が同一の絶縁体上に形成された表示装置において、前記画素部及び前記駆動回路の全てのTFTはpチャネル型で形成され、前記画素部のpチャネル型TFTはオフセットゲート構造を有していることを特徴としている。また、他の発明は、画素部及び駆動回路が同一の絶縁体上に形成された表示装置において、前記画素部及び前記駆動回路の全てのTFTはpチャネル型で形成され、前記画素部のpチャネル型TFTは、ゲート電極の外側にLDD領域を有し、前記駆動回路のpチャネル型TFTは、ゲート電極と重なるLDD領域を有していることを特徴としている。また、他の発明は、画素部及び駆動回路が同一の絶縁体上に形成された表示装置において、前記画素部及び前記駆動回路の全てのTFTはpチャネル型で形成され、前記画素部のソース配線とゲート電極は第1の絶縁膜上に形成され、かつ、該ゲート電極と接続するゲート配線は、第2の絶膜を介して前記ソース配線と交差していることを特徴としている。前記駆動回路は、EEMOS回路もしくはEDMOS回路を含み、或いは、前記駆動回路は複数のNAND回路からなるデコーダを含むことを特徴としている。また、本発明の表示装置の作製方法は、絶縁体上に駆動回路のTFTを形成するための第1の半導体膜と、画素部のTFTを形成するための第2の半導体膜を形成する第1の工程と、前記第1の半導体膜と前記第2の半導体膜のそれぞれの上層に、第1の導電膜と該第1の導電膜の内側の第2の導電膜とから成るゲート電極を形成する第2の工程と、前記第1の半導体膜と前記第2の半導体膜のそれぞれに、前記第1の導電膜と重なる第1のp型半導体領域を形成する第3の工程と、前記第1の半導体膜と前記第2の半導体膜のそれぞれに、前記第1の導電膜と重ならない第2のp型半導体領域を形成する第4の工程と、前記第1の導電膜が前記第1のp型半導体領域と重なる部分をエッチングにより除去する第5の工程とを有することを特徴としている。また、本発明の表示装置の作製方法の他の一例は、絶縁体上に駆動回路のTFTを形成するための第1の半導体膜と、画素部のTFTを形成するための第2の半導体膜を形成する第1の工程と、前記第1の半導体膜と前記第2の半導体膜のそれぞれの上層に、第1の導電膜と該第1の導電膜の内側の第2の導電膜とから成るゲート電極を形成する第2の工程と、前記第1の半導体膜と前記第2の半導体膜のそれぞれに、前記第1の導電膜と重なる第1のp型半導体領域を形成する第3の工程と、前記第1の半導体膜と前記第2の半導体膜のそれぞれに、前記第1の導電膜と重ならない第2のp型半導体領域を形成する第4の工程と、前記第2の半導体膜上の前記第1の導電膜が前記第1のp型半導体領域と重なる部分をエッチングにより除去してオフセット領域を形成する第5の工程とを有することを特徴としている。また、本発明の表示装置の作製方法の他の一例は、絶縁体上に駆動回路のTFTを形成するための第1の半導体膜と、画素部のTFTを形成するための第2の半導体膜を形成する第1の工程と、前記第1の半導体膜と前記第2の半導体膜の上に第1の絶縁膜を形成する第2の工程と、前記第1の絶縁膜の上に、前記第1の半導体膜と前記第2の半導体膜に対応して、第1の導電膜と該第1の導電膜の内側の第2の導電膜とから成るゲート電極と、ソース配線を形成する第3の工程と、前記第1の半導体膜と前記第2の半導体膜のそれぞれに、前記第1の導電膜と重なる第1のp型半導体領域を形成する第4の工程と、前記第1の半導体膜と前記第2の半導体膜のそれぞれに、前記第1の導電膜と重ならない第2のp型半導体領域を形成する第5の工程と、前記第1の導電膜が前記第1のp型半導体領域と重なる部分をエッチングにより除去する第6の工程と、前記ゲート電極及び前記ソース配線の上に、第2の絶縁膜を形成する第7の工程と、前記第2の絶縁膜上にゲート配線を形成する第8の工程とを有することを特徴としている。以上のように、本発明によれば、反射型の表示装置を4枚のフォトマスクで実現することが可能となり、アクティブマトリクス型表示装置の製造コストを低減することを可能とする。ここで本発明で用いる駆動回路について図1、図2を用いて説明する。図1はゲート側駆動回路の例であるが、本発明では一般的なシフトレジスタの代わりに図1に示すようなpチャネル型TFTを用いたデコーダを用いる。図1において、100がゲート側駆動回路のデコーダ、101がゲート側駆動回路のバッファ部である。なお、バッファ部とは複数のバッファ緩衝増幅器が集積化された部分を指す。また、バッファとは後段の影響を前段に与えずに駆動を行う回路を指す。ゲート側のデコーダ100において、102はデコーダ100の入力信号線以下、選択線というであり、ここではA1、A1バーA1の極性が反転した信号、A2、A2バーA2の極性が反転した信号、...An、AnバーAnの極性が反転した信号を示している。即ち、2n本の選択線が並んでいると考えれば良い。選択線の本数はゲート側駆動回路から出力されるゲート配線が何列あるかによってその数が決まる。例えばVGA表示の画素部をもつ場合はゲート配線が480本となるため、9bit分n=9に相当するで合計18本の選択線が必要となる。選択線102は図2のタイミングチャートに示す信号を伝送する。図2に示すように、A1の周波数を1とすると、A2の周波数は21倍、A3の周波数は22倍、Anの周波数は2倍となる。また、103aは第1段のNAND回路NANDセルともいう、103bは第2段のNAND回路、103cは第n段のNANDである。NAND回路はゲート配線の本数分が必要であり、ここではn個が必要となる。即ち、本発明ではデコーダ100が複数のNAND回路からなる。また、NAND回路103a~103cは、pチャネル型TFT104~109が組み合わされてNAND回路を形成している。なお、実際には2n個のTFTがNAND回路103に用いられている。また、pチャネル型TFT104~109の各々のゲートは選択線102A1、A1バー、A2、A2バー...An、Anバーのいずれかに接続されている。このとき、NAND回路103aにおいて、A1、A2...Anこれらを正の選択線と呼ぶのいずれかに接続されたゲートを有するpチャネル型TFT104~106は、互いに並列に接続されており、共通のソースとして正電源線VDH110に接続され、共通のドレインとして出力線111に接続されている。また、A1バー、A2バー...Anバーこれらを負の選択線と呼ぶのいずれかに接続されたゲートを有するpチャネル型TFT107~109は、互いに直列に接続されており、回路端に位置するpチャネル型TFT109のソースが負電源線VDL112に接続され、もう一方の回路端に位置するpチャネル型TFT107のドレインが出力線111に接続されている。以上のように、本発明においてNAND回路は直列に接続されたn個の一導電型TFTここではpチャネル型TFTおよび並列に接続されたn個の一導電型TFTここではpチャネル型TFTを含む。但し、n個のNAND回路103a~103cにおいて、pチャネル型TFTと選択線との組み合わせはすべて異なる。即ち、出力線111は必ず1本しか選択されないようになっており、選択線102には出力線111が端から順番に選択されていくような信号が入力される。次に、バッファ101はNAND回路103a~103cの各々に対応して複数のバッファ113a~113cにより形成されている。但しバッファ113a~113cはいずれも同一構造で良い。また、バッファ113a~113cは一導電型TFTとしてpチャネル型TFT114~116を用いて形成される。デコーダからの出力線111はpチャネル型TFT114第1の一導電型TFTのゲートとして入力される。pチャネル型TFT114は接地電源線GND117をソースとし、ゲート配線118をドレインとする。また、pチャネル型TFT115第2の一導電型TFTは接地電源線117をゲートとし、正電源線VDH119をソースとし、ゲート配線118をドレインとして常時オン状態となっている。即ち、本発明において、バッファ113a~113cは第1の一導電型TFTpチャネル型TFT114および第1の一導電型TFTに直列に接続され、且つ、第1の一導電型TFTのドレインをゲートとする第2の一導電型TFTpチャネル型TFT115を含む。また、pチャネル型TFT116第3の一導電型TFTはリセット信号線Resetをゲートとし、正電源線119をソースとし、ゲート配線118をドレインとする。なお、接地電源線117は負電源線但し画素のスイッチング素子として用いるpチャネル型TFTがオン状態になるような電圧を与える電源線としても構わない。このとき、pチャネル型TFT115のチャネル幅W1とするとpチャネル型TFT114のチャネル幅W2とするとの間にはW1<W2の関係がある。なお、チャネル幅とはチャネル長に垂直な方向におけるチャネル形成領域の長さである。バッファ113aの動作は次の通りである。まず出力線111に正電圧が加えられているとき、pチャネル型TFT114はオフ状態チャネルが形成されていない状態となる。一方でpチャネル型TFT115は常にオン状態チャネルが形成されている状態であるため、ゲート配線118には正電源線119の電圧が加えられる。ところが、出力線111に負電圧が加えられた場合、pチャネル型TFT114がオン状態となる。このとき、pチャネル型TFT114のチャネル幅がpチャネル型TFT115のチャネル幅よりも大きいため、ゲート配線118の電位はpチャネル型TFT114側の出力に引っ張られ、結果的に接地電源線117の電圧がゲート配線118に加えられる。従って、ゲート配線118は、出力線111に負電圧が加えられるときは負電圧画素のスイッチング素子として用いるpチャネル型TFTがオン状態になるような電圧を出力し、出力線111に正電圧が加えられているときは常に正電圧画素のスイッチング素子として用いるpチャネル型TFTがオフ状態になるような電圧を出力する。なお、pチャネル型TFT116は負電圧が加えられたゲート配線118を強制的に正電圧に引き上げるリセットスイッチとして用いられる。即ち、ゲート配線118の選択期間が終了したら。リセット信号を入力してゲート配線118に正電圧を加える。但しpチャネル型TFT116は省略することもできる。以上のような動作のゲート側駆動回路によりゲート配線が順番に選択されることになる。次に、ソース側駆動回路の構成を図3に示す。図3に示すソース側駆動回路はデコーダ301、ラッチ302およびバッファ303を含む。なお、デコーダ301およびバッファ303の構成はゲート側駆動回路と同様であるので、ここでの説明は省略する。図3に示すソース側駆動回路の場合、ラッチ302は第1段目のラッチ304および第2段目のラッチ305からなる。また、第1段目のラッチ304および第2段目のラッチ305は、各々m個のpチャネル型TFT306a~306cで形成される複数の単位ユニット307を有する。デコーダ301からの出力線308は単位ユニット307を形成するm個のpチャネル型TFT306a~306cのゲートに入力される。なお、mは任意の整数である。例えば、VGA表示の場合、ソース配線の本数は640本である。m=1の場合はNAND回路も640個必要となり、選択線は20本10bit分に相当する必要となる。しかし、m=8とすると必要なNAND回路は80個となり、必要な選択線は14本7bit分に相当するとなる。即ち、ソース配線の本数をM本とすると、必要なNAND回路はM/m個となる。そして、pチャネル型TFT306a~306cのソースは各々ビデオ信号線V1、V2...Vk309に接続される。即ち、出力線308に負電圧が加えられると一斉にpチャネル型TFT306a~306cがオン状態となり、各々に対応するビデオ信号が取り込まれる。また、こうして取り込まれたビデオ信号は、pチャネル型TFT306a~306cの各々に接続されたコンデンサ310a~310cに保持される。また、第2段目のラッチ305も複数の単位ユニット307bを有し、単位ユニット307bはm個のpチャネル型TFT311a~311cで形成される。pチャネル型TFT311a~311cのゲートはすべてラッチ信号線312に接続され、ラッチ信号線312に負電圧が加えられると一斉にpチャネル型TFT311a~311cがオン状態となる。その結果、コンデンサ310a~310cに保持されていた信号が、pチャネル型TFT311a~311cの各々に接続されたコンデンサ313a~313cに保持されると同時にバッファ303へと出力される。そして、図1で説明したようにバッファを介してソース配線314に出力される。以上のような動作のソース側駆動回路によりソース配線が順番に選択されることになる。以上のように、pチャネル型TFTのみでゲート側駆動回路およびソース側駆動回路を形成することにより画素部および駆動回路をすべてpチャネル型TFTで形成することが可能となる。従って、アクティブマトリクス型表示装置を作製する上でTFT工程の歩留まりおよびスループットを大幅に向上させることができ、製造コストを低減することが可能となる。なお、ソース側駆動回路もしくはゲート側駆動回路のいずれか片方を外付けのICチップとする場合にも本発明は実施できる。また、PMOS回路において、エンハンスメント型TFTで形成するEEMOS回路と、エンハンスメント型とデプレッション型とを組み合わせて形成するEDMOS回路がある。ここでEEMOS回路の例を図4Aに、EDMOS回路の例を図4Bに示す。図4Aにおいて、401、402はどちらもエンハンスメント型のpチャネル型TFT以下、E型PTFTというである。また、図4Bにおいて、403はE型PTFT、404はデプレッション型のpチャネル型TFT以下、D型PTFTというである。なお、図4A、Bにおいて、VDHは正の電圧が印加される電源線正電源線であり、VDLは負の電圧が印加される電源線負電源線である。負電源線は接地電位の電源線接地電源線としても良い。さらに、図4Aに示したEEMOS回路もしくは図4Bに示したEDMOS回路を用いてシフトレジスタを作製した例を図5に示す。図5において、500、501はフリップフロップ回路である。また、502、503はE型PTFTであり、E型PTFT502のゲートにはクロック信号CLが入力され、E型PTFT503のゲートには極性の反転したクロック信号CLバーが入力される。また、504で示される記号はインバータ回路であり、図5Bに示すように、図4Aに示したEEMOS回路もしくは図4Bに示したEDMOS回路が用いられる。以上のように、全てのTFTをpチャネル型TFTとすることによりnチャネル型TFTを形成する工程が削減されるため、アクティブマトリクス型表示装置の製造工程を簡略化することができる。また、それに伴って製造工程の歩留まりが向上し、アクティブマトリクス型表示装置の製造コストを下げることができる。本発明では駆動回路をすべてpチャネル型TFTで形成することを特徴としているが、画素部もすべてpチャネル型TFTで形成する。そこで、本実施例では図1および図3に示した駆動回路により伝送される信号により画像を表示するための画素部の構造の一例について説明する。ここで本発明のアクティブマトリクス型自発光表示装置の画素構造を図6および図7に示す。図6は一画素の断面図を示しており、図7はその画素の上面図を示している。なお、図6は図7をA-Aで切断した断面図を表し、各図面において同一の箇所には同一の符号を付してある。図6において、601は可視光に対して透明な基板、602a及び602bはベースコート層である。可視光に対して透明な基板601としてはガラス基板、石英基板、結晶化ガラス基板もしくはプラスチック基板プラスチックフィルムも含むを用いることができる。ベースコート層は、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜SiOxNyで表されるなどで形成する。その厚さは50~200nmで形成する。例えば、602aをプラズマCVD法でSiH4とNH3とN2Oから作製される酸化窒化珪素膜を50nm、602bをSiH4とN2Oから作製される酸化窒化珪素膜を100nm積層させた2層構造や、或いは、窒化珪素膜とTEOSTetraethylOrthoSilicateを用いて作製される酸化珪素膜を積層させた2層構造とする。尚、本発明の好適な実施例において、TFTは絶縁体の上に形成する。絶縁体は絶縁膜代表的には珪素を含む絶縁膜の場合もあるし、絶縁材料からなる基板代表的には石英基板の場合もある。従って、絶縁体の上とは、絶縁膜の上もしくは絶縁材料からなる基板の上ということを意味している。この珪素を含む絶縁膜602bの上にはスイッチング用TFT651および電流制御用TFT652がpチャネル型TFTで形成されている。スイッチング用TFT651は、半導体膜603にp型半導体からなる領域以下、p型半導体領域という605~607および真性または実質的に真性な半導体からなる領域以下、チャネル形成領域という608、609を含む半導体領域を有している。また、電流制御用TFT652は半導体膜604にp型半導体領域610、611およびチャネル形成領域612を含む半導体領域を有している。尚、p型半導体領域605もしくは607はスイッチング用TFT651のソース領域もしくはドレイン領域となる。また、p型半導体領域611は電流制御用TFT652のソース領域となり、p型半導体領域610は同TFTのドレイン領域となる。半導体膜603、604は、ゲート絶縁膜613に覆われ、その上には電源線614、619、ソース配線615、ゲート電極616、p型半導体領域607に接続しているゲート電極617が形成されている。これらは同一の材料で同時に形成される。これらの配線や電極の材料としては、タンタルTa、タングステンW、モリブデンMo、ニオブNb、チタンTiもしくはこれら金属の窒化物を用いれば良い。また、これら金属を組み合わせた合金を用いても良いし、これら金属のシリサイドを用いても良い。図6において、620は窒化酸化珪素膜もしくは窒化珪素膜からなるパッシベーション膜であり、その上には層間絶縁膜621が設けられている。層間絶縁膜620としては、珪素を含む絶縁膜もしくは有機樹脂膜を用いる。有機樹脂膜としては、ポリイミド、ポリアミド、アクリル樹脂もしくはBCBベンゾシクロブテンを用いれば良い。パッシベーション膜620及び層間絶縁膜621にコンタクトホールが形成され、ソース配線615と半導体膜603のp型半導体領域605を接続する接続配線、ゲート電極616と接続するゲート配線618、p型半導体領域607とゲート電極617を接続する接続配線623、電源線619とp型半導体領域611と接続する接続配線625、画素電極626とp型半導体領域610とを接続する接続配線624が形成されている。これらの配線は、アルミニウムAlを主成分とする材料で形成する。図7の上面図で示すように、このような構造とすることにより、半導体膜603のチャネル形成領域608、609をゲート配線618で覆い遮光することができる。また、半導体膜603のp型半導体領域605~607も遮光される構造とすることが望ましい。さらに、画素電極626の端部は、ソース配線615、電源線619とオーバーラップさせて形成することができるので、画素電極を大きくとり、開口率を向上させることが可能となる。また、ソース配線615、電源線619に遮光膜としての機能を持たせることができる。ここで図7においてB-Bで切断した断面図を図8Aに示す。図8Aはゲート配線618とゲート電極616のコンタクト部を説明する図であり、ゲート絶縁膜613上に形成されたゲート電極616は、半導体膜603の外側の領域でゲート配線618と電気的な接続が形成されている。また、図7においてC-Cで切断した断面図を図8Bに示す。図8Bは容量を形成する領域の断面構造を説明する図であり、ベースコート層602b上に形成された半導体膜604を一方の電極とし、ゲート絶縁膜613を誘電体、ゲート電極617を他方の電極として容量を形成している。このような画素の等価回路図は図10Aであり、半導体膜603で形成されるTFTがスイッチング用、半導体膜604で形成されるTFTが電流制御用として機能する。次に、図6Bに示すように、画素電極626の端部および凹部コンタクトホールに起因する窪みを隠すように樹脂からなる絶縁体650、651を形成する。これは樹脂からなる絶縁膜を形成した後、画素電極に合わせて所定のパターンで形成すれば良い。このとき、画素電極626の表面から絶縁体650の頂上まで高さを300nm以下好ましくは200nm以下とすることが望ましい。なお、この絶縁体650、651は省略することも可能である。絶縁体650、651は画素電極626の端部を隠し、端部における電界集中の影響を避ける目的で形成する。これによりEL層の劣化を抑制することができる。また、絶縁体650、651はコンタクトホールに起因して形成される画素電極の凹部を埋め込む目的で形成する。これにより後に形成されるEL層の被覆不良を防止し、画素電極と後に形成される陰極の短絡を防止することができる。次に、70nm厚のEL層652及び300nm厚の陰極653を蒸着法により形成する。本実施例ではEL層652として20nm厚の銅フタロシアニン正孔注入層及び50nm厚のAlq3発光層を積層した構造を用いる。勿論、発光層に正孔注入層、正孔輸送層、電子輸送層もしくは電子注入を組み合わせた公知の他の構造を用いても良い。本実施例では、まず全ての画素電極を覆うように銅フタロシアニンを形成し、その後、赤色、緑色及び青色に対応する画素ごとに各々赤色の発光層、緑色の発光層及び青色の発光層を形成する。形成する領域の区別は蒸着時にシャドーマスクを用いて行えば良い。このようにすることでカラー表示が可能となる。なお、緑色の発光層を形成する時は、発光層の母体材料としてAlq3トリス-8-キノリノラトアルミニウム錯体を用い、キナクリドンもしくはクマリン6をドーパントとして添加する。また、赤色の発光層を形成する時は、発光層の母体材料としてAlq3を用い、DCJT、DCM1もしくはDCM2をドーパントとして添加する。また、青色の発光層を形成する時は、発光層の母体材料としてBAlq32-メチル-8-キノリノールとフェノール誘導体の混合配位子を持つ5配位の錯体を用い、ペリレンをドーパントとして添加する。勿論、本願発明では上記有機材料に限定する必要はなく、公知の低分子系有機EL材料、高分子系有機EL材料もしくは無機EL材料を用いることが可能である。また、これらの材料を組み合わせて用いることも可能である。なお、高分子系有機EL材料を用いる場合は塗布法を用いることもできる。以上のようにして、画素電極陽極836、EL層839及び陰極840からなるEL素子が形成される。また、陰極653上にはAlなどで補助電極654を形成しても良い。こうして、アクティブマトリクス型自発光装置が完成する。EL層および陰極の形成は公知の技術を用いても良い。以上の画素構造とすることで、アクティブマトリクス型自発光装置の製造工程を大幅に低減することが可能となり、安価なアクティブマトリクス型自発光装置を生産することが可能となる。また、それを表示部に用いた電子装置を安価なものとすることができる。本実施例は、同一の絶縁体上にE型PTFTとD型PTFTを作製する工程を図9を用いて説明する。まず、図9Aに示すように、ガラス基板901上に、ベースコート膜絶縁体を形成する。本実施例ではガラス基板901側から50nmの厚さで第1の窒化酸化珪素膜902a、200nmの厚さで第2の窒化酸化珪素膜902bを順次積層してベースコート膜とする。また、第1の窒化酸化珪素膜902aの方が第2の窒化酸化珪素膜902bに比べて窒素の含有量を多くし、ガラス基板901からのアルカリ金属の拡散を抑制している。次に、ベースコート膜上に非晶質半導体膜903をプラズマCVD法により40nmの厚さに形成する。非晶質半導体膜としては、珪素、シリコンゲルマニウムなどの材料を用いる。そして、非晶質半導体膜903にレーザー光を照射することにより結晶化させ、多結晶半導体膜ポリシリコン膜を形成する。また、結晶化方法はレーザー結晶化法に限定する必要はなく、公知の他の結晶化法を用いることもできる。次に、図9Bに示すように、多結晶半導体膜を第1のフォトマスクを用い、光露光プロセスを経て、所定の形状にエッチングし、個々に孤立した半導体膜904、905を形成する。なお、904、905で示される半導体膜は、完成時にTFTのチャネル形成領域やソースまたはドレイン領域を形成する。D型PTFTを形成するために、あらかじめアクセプタを半導体膜にドーピングする工程を行う。まず、酸化珪素膜からなるマスク絶縁膜906を形成する。これは、イオンドーピング法またはイオン注入法を用いてドーピングするアクセプタの濃度を制御するために設ける。注入するアクセプタの濃度は1×1016~1×1018/cm3とする。このドーピングはD型PTFTのチャネル形成領域に対して行うものである。図9Cでは、半導体膜905の全面にドーピングを行い、E型PTFTを形成する半導体膜904はレジストによるマスク907で被覆してアクセプタがドーピングされないようにしている。この工程は、D型PTFTを形成する場合に適用する。図9Dでは、ゲート絶縁膜909をプラズマCVD法により80nmの厚さに形成する。ゲート絶縁膜909は、酸化珪素、酸化窒化珪素膜などで形成する。そして、窒化タンタルまたは窒化チタンで形成する第1の導電膜910を20~40nm、好ましくは30nmの厚さに形成すする。その上に第2の導電膜911を形成する。第2の導電膜としては、Ta、W、Mo、Nb、Tiもしくはこれら金属の窒化物を用い、300~400nmの厚さに形成する。図9Eに示すように、第2のフォトマスクを用い、光露光プロセスによりレジストマスク912を形成し、導電膜をエッチングしてゲート電極913、914を形成する。この工程は、ドーピング工程との組合せで、半導体膜にp型半導体領域によるLDD領域とソース及びドレイン領域とを自己整合的に形成することができる。最初に行う第1のエッチング処理では、その好適な手法としてICPInductivelyCoupledPlasma:誘導結合型プラズマエッチング法を用いる。エッチング用ガスにCF4とCl2を混合し、0.5~2Pa、好ましくは1Paの圧力でコイル型の電極に500WのRF13.56MHz電力を投入してプラズマを生成して行う。基板側試料ステージにも100WのRF13.56MHz電力を投入し、実質的に負の自己バイアス電圧を印加する。CF4とCl2を混合した場合にはタングステン膜、窒化タンタル膜及びチタン膜の場合でも、それぞれ同程度の速度でエッチングすることができる。上記エッチング条件では、レジストによるマスクの形状と、基板側に印加するバイアス電圧の効果により端部をテーパー形状とすることができる。テーパー部の角度は15~45°となるようにする。また、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、10~20程度の割合でエッチング時間を増加させると良い。W膜に対する酸化窒化珪素膜の選択比は2~4代表的には3であるので、オーバーエッチング処理により、酸化窒化珪素膜が露出した面は20~50nm程度エッチングされる。さらに、第2のエッチング処理を行う。エッチングはICPエッチング法を用い、エッチングガスにCF4とCl2とO2を混合して、1Paの圧力でコイル型の電極に500WのRF電力を供給してプラズマを生成する。基板側試料ステージには50WのRF13.56MHz電力を投入し、第1のエッチング処理に比べ低い自己バイアス電圧を印加する。このような条件によりタングステン膜を異方性エッチングし、第1の導電層である窒化タンタル膜またはチタン膜を残存させるようにする。こうして、図9Eに示すように、第2の導電層913b、914bの外側にその端部が位置する第1の導電層913a、914aとからゲート電極913、914を形成する。次いで、イオンドーピング法により第2の導電層913b、914bをマスクとして半導体膜904、905に第1のp型半導体領域915、916を形成する。ドーピングは、第1の導電層913a、914aとゲート絶縁膜909を通過させることが可能な程度に加速電圧を印加して行い、1×1017~5×1019/cm3のアクセプタをドーピングする。アクセプタとしては、代表的にはボロンであり、その他に周期表の13族に属する元素を添加すれば良い。イオンドーピング法においては、B2H6またはBF3などをソースガスとして用いる。さらに、イオンドーピング法により第1の導電層913a、914aと第2の導電層913b、914bをマスクとして、第1のp型半導体領域の外側に第2のp型半導体領域917、918を形成する。第2のp型半導体領域はソースまたはドレイン領域とするものであり、1×1020~1×1021/cm3のアクセプタをドーピングする。また、半導体膜がゲート電極の第2の導電層913b、914bと重なる領域にはチャネル形成領域919、920が形成される。チャネル形成領域920には第1のp型半導体領域916よりも低濃度でアクセプタが添加されている。次に、加熱処理を行ってp型半導体領域のアクセプタの活性化を行う。この活性化はファーネスアニール、レーザーアニールもしくはランプアニールにより行うか、又はそれらを組み合わせて行えば良い。本実施例では500°C4時間の加熱処理を窒素雰囲気で行う。このとき、窒素雰囲気中の酸素は極力低減しておくことが望ましい。活性化が終了したら、図9Fに示すように、パッシベーション膜921として窒化酸化珪素膜を200nmの厚さに形成し、その後、半導体層の水素化処理を行う。水素化処理は公知の水素アニール技術もしくはプラズマ水素化技術を用いれば良い。さらに、樹脂からなる層間絶縁膜922を800nmの厚さに形成する。樹脂としては、ポリイミド、ポリアミド、アクリル樹脂、エポキシ樹脂もしくはBCBベンゾシクロブテンを用いれば良い。また、無機の絶縁膜を用いても構わない。次に、第3のフォトマスクを用い、層間絶縁膜922にコンタクトホールを形成する。そして、第4のフォトマスクを用い、配線923~926を形成する。本実施例では配線923~926として、TiとAlの積層体を形成する。p型半導体領域とのコンタクトは耐熱性を高めるためにTiで形成する。こうして、E型PTFT930とD型PTFT931が完成する。E型PTFTのみを形成する場合には4枚のフォトマスクで完成させることが可能であり、E型PTFTとD型PTFTとを同一基板上に形成するには5枚のフォトマスクで完成させることができる。いずれのTFTにもゲート電極とオーバーラップするLDDが形成され、ホットキャリア効果などに起因する劣化を防ぐことができる。このようなE型PTFTまたはD型PTFTにより、PMOS回路を基本とした各種回路を形成することができる。例えば、実施の形態において説明したように、図4で説明したEEMOS回路やEDMOS回路を形成することができる。実施例2で示すE型PTFTまたはD型PTFTを用いて、反射型の表示装置の一例を示す。その画素構造の一例を図12に示し、断面構造を図11に示す。図12におけるA-A断面図を図11に示している。図11において、駆動回路444のE型PTFT440及びD型PTFT441は実施例2と同様な工程により作製され、その差異は、第2のp型半導体領域を形成するドーピング工程の後に、第1の導電膜を選択的にエッチングして図11で示す構造を形成している。エッチングは、Cl2とSF6の混合ガスを用いて行う。即ち、半導体膜403にはチャネル形成領域424、ゲート電極410とオーバーラップしない第1のp型半導体領域425LDD領域、ソースまたはドレイン領域を形成する第2のp型半導体領域426が形成されている。また、半導体膜404には、アクセプタがドーピングされているチャネル形成領域427、ゲート電極411とオーバーラップしない第1のp型半導体領域428LDD領域、ソースまたはドレイン領域を形成する第2のp型半導体領域429が形成されている。その他、基板401上に、ベースコート膜402a、402b、半導体膜403、404、ゲート電極407、ゲート電極410、411、パッシベーション膜414、層間絶縁膜415、配線417~420が形成されている。層間絶縁膜の下の配線408はゲート電極と同じ層に形成され、配線416と共に駆動回路における配線を形成している。一方、画素部445の画素TFT442はE型PTFTで形成され、画素電極に印加する電圧を制御するスイッチング素子として設けられている。画素TFT442及び保持容量443は、駆動回路444のTFTと同じ工程により形成される。画素TFT442は、半導体膜405にチャネル形成領域430、ゲート電極412とオーバーラップしない第1のp型半導体領域431LDD領域、ソースまたはドレイン領域を形成する第2のp型半導体領域432~434、ゲート電極412、ソース配線409、接続配線421、画素電極422などが形成されている。このように、ゲート電極とオーバーラップしない第1のp型半導体領域431LDD領域を設けることによりオフ電流を低減させている。第1の導電膜を選択的にエッチングしてゲート電極とオーバーラップしない第1のp型半導体領域を形成する工程において、エッチング条件の調節によりオフセット領域を形成することができる。図14はこの状態を説明する図であり、第1の導電膜と第2の導電膜から成るゲート電極1403の端部を共に後退させ、ゲート電極1403の端部または、チャネル形成領域1306と第1のp型半導体領域1405の端部との間にアクセプタが添加されていないオフセット領域1407を形成することができる。オフセット領域1407は10~1000nm程度の範囲で調節できる。オフセット領域により、PTFTのオフ電流値を低減することが可能であり、特に、画素TFTにおいてこの領域を設けると良い。保持容量443は実質的に真性な半導体領域432とp型半導体領域433を有する半導体膜406と、ゲート絶縁膜407と同じ層で形成される誘電体と、容量電極413、容量配線423から形成されている。図12は画素の構造を示す上面図であり、保持容量は半導体膜406上のゲート絶縁膜と同じ層で形成される絶縁膜を誘電体として、半導体膜406と、容量電極413とで形成している。なお、容量電極413は、容量配線423と接続されている。容量配線は、画素電極422、接続電極421、ゲート配線424と同じ絶縁膜上に同時に形成される。画素電極はソース配線409と、その端部がオーバーラップするように形成されている。このような構造とすることにより、画素電極を大きくとり、開口率を向上させることが可能となる。また、ソース配線409に遮光膜としての機能を持たせることができる。このような画素電極の配置は、特に反射型の液晶表示装置において開口率を向上させる効果を発揮させることができる。ところで、画素に設ける保持容量の大きさは、用いる液晶材料と画素TFTのオフ電流値により決めることができる。図10Bの等価回路においても示される保持容量CSと液晶容量CLCの比は、ネマチック液晶を用いる場合には、CS/CLC=2.7~4.5となり、反強誘電性液晶AFLCにおいては、CS/CLC=7.5となっている。図24はチャネル長6.8μm、チャネル幅4μmのシングルドレイン、マルチゲート構造のPTFTのゲート電圧VG対ドレイン電流IDの特性を示している。オフ電流値をドレイン電圧VD=14V、ゲート電圧VG=4.5Vの値に着目すると、その時のオフ電流値Ioffはチャネル幅で規格化すると0.4pA/μmが得られる。この値は実用上十分使い得る値である。以上の数値より、オフ電流値と保持容量の関係を次式によって定義する。従って、ネマチック液晶の場合には0.08~0.1pA/μmであり、AFLCの場合には、0.05~0.07pA/μm程度である。図11示す駆動回路444のE型PTFT440または、D型PTFTを用いて図1及び図3で示す駆動回路を形成することができる。また、画素部445の等価回路は図10Bと同様である。こうしてアクティブマトリクス型液晶表示装置を形成するための一方の基板本明細書においては、素子基板と呼ぶを形成することができる。図11で示す素子基板において、PTFTの劣化を考慮して、駆動回路のPTFTのLDD構造を変更した一例を図13を用いて説明する。図13で示す素子基板において、画素部445の画素TFT442と保持容量443の構成は、実施例3と同様であるので、ここでは説明を省略する。図13において、駆動回路544にE型PTFT540とD型PTFT541とが形成されている。これらのTFTは、実施例2において図6と同様な工程により作製することができる。E型PTFT540には、半導体膜503にはチャネル形成領域524、ゲート電極510とオーバーラップする第1のp型半導体領域525LDD、ソースまたはドレイン領域を形成する第2のp型半導体領域526が形成されている。また、D型PTFT541の半導体膜504には、アクセプタがドーピングされているチャネル形成領域527、ゲート電極511とオーバーラップする第1のp型半導体領域528LDD、ソースまたはドレイン領域を形成する第2のp型半導体領域529が形成されている。駆動回路544と画素部455とでLDD構造を変えるには、ドーピング工程の後で光露光プロセスを追加して行う。駆動回路544を覆うレジストマスクを形成し、画素部455の画素TFT442の第1の導電膜を選択的にエッチングすることにより図13のような構成を実現することができる。駆動回路544の各TFTにゲート電極とオーバーラップするLDD領域を形成することにより、ホットキャリア効果などに起因するTFTの劣化を防止することができる。特に、バッファ回路やレベルシフタ回路などに好適に用いることができる。アクティブマトリクス型液晶表示装置の用途として、テレビ受像器などを考慮すると、画面サイズの大型化と高精細化が要求される。しかし、画面の大型化および高精細化により走査線ゲート配線の数が増えその長さも増大するので、ゲート配線及びソース配線の低抵抗化がより必要となる。すなわち走査線が増えるに従って液晶への充電時間が短くなり、ゲート配線の時定数抵抗×容量を小さくして高速で応答させる必要がある。例えば、ゲート配線を形成する材料の比抵抗が100μΩcmの場合には画面サイズが6インチクラスがほぼ限界となるが、3μΩcmの場合には27インチクラス相当まで表示が可能とされている。抵抗率から考慮して、選択される配線材料はAlやCuがある。図15は、図11または図13で示す画素部と同様な構成において、ソース配線をAlなどを用いて作製した一例を示す。画素部745において、画素TFT442は実施例3または実施例4と同様な構成となっている。ソース配線709はゲート絶縁膜707上に形成され、接続配線421とコンタクトを形成している。このソース配線709はAlまたはCuを主成分とする材料で形成し、その抵抗率は10μΩcm以下、好ましくは3μΩcm以下とする。このような材料は、耐熱性に問題があるので、活性化の工程の後にソース配線709を形成することが好ましい。また、保持容量443において容量電極710を同様にAlまたはCuを主成分とする材料で形成することができる。容量電極710を後から形成することにより、保持容量443のもう一方の電極である半導体膜406をp型半導体領域733で形成することができる。ゲート配線はAlを主成分とする材料で形成されるので、ソース配線と共に低抵抗化を実現することが可能となり、図15に示す画素構造は、配線遅延の問題を解決し、画面の大型化に対応することができる。本実施例の構成は、実施例1、3、4、6と組み合わせてアクティブマトリクス型表示装置を形成することができる。実施例3または実施例4において、透過型の液晶表示装置を形成するには画素電極を透明導電膜で形成すれば良い。図16はその一例を示し、層間絶縁膜415上に酸化インジウムスズITO、酸化亜鉛ZnO、ガリウムを添加した酸化亜鉛などから選ばれる透明導電膜材料を用いて画素電極701を形成する。画素TFTのソースまたはドレイン領域とのコンタクトは、透明電極701で行っても良いし、図16に示すように、接続電極702を使って形成しても良い。尚、このような本実施例の構成は、実施例3、4、5と組み合わせてアクティブマトリクス型表示装置を形成することができる。本実施例では実施例3乃至6のいずれかの構成で作製した素子基板から、アクティブマトリクス型液晶表示装置を作製する工程を説明する。図17は素子基板と対向基板710とをシール材715で貼り合わせた状態を示している。素子基板上には柱状のスペーサ713を形成する。画素部においては画素電極上のコンタクト部に合わせて形成すると良い。スペーサは用いる液晶材料にも依存するが、3~10μmの高さとする。コンタクト部では、コンタクトホールに対応した凹部が形成されるので、この部分に合わせてスペーサを形成することにより液晶の配向の乱れを防ぐことができる。その後、配向膜714を形成しラビング処理を行う。対向基板710には透明導電膜711、配向膜712を形成する。その後、素子基板と対向基板とを貼り合わせ液晶を注入し、液晶層716を形成する。図18は素子基板と対向基板とを貼り合わせて組み立てる様子を模式的に示す。素子基板750は、画素部753、走査線側駆動回路752、信号線側駆動回路751、外部入力端子754、外部入力端子から各回路の入力部までを接続する配線759などが形成されている。対向基板755にはアクティブマトリクス基板750の画素部及び駆動回路が形成されている領域に対応して対向電極756が形成されている。このような素子基板750と対向基板755とはシール材757を介して貼り合わせ、液晶を注入してシール材757の内側に液晶層758を設ける。さらに、素子基板750の外部入力端子754にはFPCフレキシブルプリント配線板:FlexiblePrintedCircuit760を貼り付ける。FPC760の接着強度を高めるために補強板759を設けても良い。FPCを貼り付ける外部入力端子754の断面図を図19に示す。基板750のベースコート膜761上に、第1の導電膜と第2の導電膜とから形成されるゲート電極と同じ層を使って端子762が形成される。この上層にはパッシベーション膜763と層間絶縁膜764が形成されている。電極762上には開口部が形成され、好ましくは透明導電膜材料で形成する電極765が形成され一体となって端子を形成する。端子の幅は100~1000μm、そのピッチは50~200μm程度で形成される。以上のようにして作製されるアクティブマトリクス型の液晶表示装置は各種電子装置の表示装置として用いることができる。実施例1乃至7で示す表示装置を用いた電子装置の一例を図20を用いて説明する。図20の表示装置は、基板上に形成されたTFTによって画素820から成る画素部821、画素部の駆動に用いるデータ信号側駆動回路815、ゲート信号側駆動回路814が形成されている。データ信号側駆動回路815はデジタル駆動の例を示しているが、シフトレジスタ816、ラッチ回路817、818、バッファ回路819から成っている。また、ゲート信号側駆動回路814であり、シフトレジスタ、バッファ等いずれも図示せずを有している。図20で示すシステムブロック図は、PDAなどの携帯型情報端末の形態を示すものである。表示装置には画素部821、ゲート信号側駆動回路814、データ信号側駆動回路815が形成されている。この表示装置に接続する外部回路の構成は、安定化電源と高速高精度のオペアンプからなる電源回路801、USB端子などを備えた外部インターフェイスポート802、CPU803、入力手段として用いるペン入力タブレット810及び検出回路811、クロック信号発振器812、コントロール回路813などから成っている。CPU803は映像信号処理回路804やペン入力タブレット810からの信号を入力するタブレットインターフェイス805などが内蔵されている。また、VRAM806、DRAM807、フラッシュメモリ808及びメモリーカード809が接続されている。CPU803で処理された情報は、映像信号データ信号として映像信号処理回路804からコントロール回路813に出力する。コントロール回路813は、映像信号とクロックを、データ信号側駆動回路815とゲート信号側駆動回路814のそれぞれのタイミング仕様に変換する機能を持っている。具体的には、映像信号を表示装置の各画素に対応したデータに振り分ける機能と、外部から入力される水平同期信号及び垂直同期信号を、駆動回路のスタート信号及び内蔵電源回路の交流化のタイミング制御信号に変換する機能を持っている。PDAなどの携帯型情報端末はACコンセントに接続しなくても、充電型のバッテリーを電源として屋外や電車の中などでも長時間使用できることが望まれている。また、このような電子装置は持ち運び易さを重点において、軽量化と小型化が同時に要求されている。電子装置の重量の大半を占めるバッテリーは容量を大きくすると重量増加してしまう。従って、このような電子装置の消費電力を低減するために、バックライトの点灯時間を制御したり、スタンバイモードを設定したりといった、ソフトウエア面からの対策も施す必要がある。例えば、CPU803に対して一定時間ペン入力タブレット810からの入力信号がタブレットインターフェイス805に入らない場合、スタンバイモードとなり、図20において点線で囲んだ部分の動作を同期させて停止させる。または、各画素にメモリーを備えておき、静止画像の表示モードに切り替えるなどの処置をとる。こうして電子装置の消費電力を低減させる。また、静止画像を表示するにはCPU803の映像信号処理回路804、VRAM806のなどの機能を停止させ、消費電力の低減を図ることができる。図20では動作をおこなう部分を点線で表示してある。また、コントーロラ813はICチップを用い、COG法で素子基板に装着してもよいし、表示装置内部に一体形成してもよい。実施例1~8において、PTFTを形成する基板に有機樹脂材料を用いることができる。有機樹脂材料としては、ポリエチレンテレフタレート、ポリエチレンナフタレート、ポリエーテルサルフォン、ポリカーボネート、ポリイミド、アラミドなどを採用することができる。ガラス材料と比較して有機樹脂材料は比重が小さいので、有機樹脂基板を用いた表示装置は電子装置の軽量化に貢献することができる。例えば、5インチクラスの表示装置を搭載することを考えると、ガラス基板を用いるとその重量が60g程度になるのに対し、有機樹脂基板を用いた表示装置では10g以下を達成することができる。しかし、有機樹脂材料は耐熱性が悪いので、多結晶珪素膜を形成や、アクセプタを活性化するためにはレーザーアニール法を積極的に適用する。レーザーアニール法は、波長400nm以下のエキシマレーザーや、YAGまたはYVO4レーザーの第2高調波波長532nm~第4高調波波長266nmを光源として用いて行う。これらのレーザー光は光学系にて線状またはスポッ状に集光し、そのエネルギー密度を100~700mJ/cm2として照射し、上記のように集光したレーザービームを基板の所定の領域に渡って走査させ処理を行う。こうすることにより、基板を殆ど加熱することなくアニール処理を行うことができる。また、有機樹脂材料は耐摩耗性に劣るので、表面をDLC膜で被覆しておくと良い。表面の硬度が増し、いわゆるひっかき傷などが出来にくく、いつまでも美しい表示画面を得ることができる。このように、実施例1~8の構成に有機樹脂基板を適用することで、携帯型情報端末などの電子装置においてきわめて優れた効果を発揮することができる。実施例1~6においてPTFTを形成するために用いる半導体膜の作製方法の他の一例を図21を用いて説明する。図21で説明する半導体膜の作製方法は、非晶珪素膜の全面に珪素の結晶化を助長する元素を添加して結晶化を行う方法である。まず、図21Aにおいて、基板2101はコーニング社の1773ガラス基板に代表されるガラス基板を用いる。基板2101の表面には、ベースコート膜2102としてプラズマCVD法でSiH4とN2Oを用い酸化窒化珪素膜を100nmの厚さに形成する。ベースコート膜2102はガラス基板に含まれるアルカリ金属がこの上層に形成する半導体膜中に拡散しないために設ける。珪素を主成分とする非晶質半導体膜2103はプラズマCVD法により作製し、SiH4を反応室に導入し、間欠放電またはパルス放電により分解して基板2101に堆積させる。その条件は、27MHzの高周波電力を変調し、繰り返し周波数5kHz、デューティー比20の間欠放電により54nmの厚さに堆積する。珪素を主成分とする非晶質半導体膜2103の酸素、窒素、炭素などの不純物を極力低減するために、SiH4は純度99.9999以上のものを用いる。また、プラズマCVD装置の仕様としては、反応室の容積13Lの反応室に対し、一段目に排気速度300L/秒の複合分子ポンプ、二段目に排気速度40m3/hrのドライポンプを設け、排気系側から有機物の蒸気が逆拡散してくるのを防ぐと共に、反応室の到達真空度を高め、非晶質半導体膜の形成時に不純物元素が膜中に取り込まれることを極力防いでいる。ここでは、パルス放電によるプラズマCVD法の一例を示したが、勿論、連続放電によるプラズマCVD法で非晶質半導体膜を形成しても良い。そして図7Bで示すように、重量換算で10ppmのニッケルを含む酢酸ニッケル塩溶液をスピナーで塗布してニッケル含有層2104を形成する。この場合、当該溶液の馴染みをよくするために、珪素を主成分とする非晶質半導体膜2103の表面処理として、オゾン含有水溶液で極薄い酸化膜を形成し、その酸化膜をフッ酸と過酸化水素水の混合液でエッチングして清浄な表面を形成した後、再度オゾン含有水溶液で処理して極薄い酸化膜を形成しておく。珪素の表面は本来疎水性なので、このように酸化膜を形成しておくことにより酢酸ニッケル塩溶液を均一に塗布することができる。次に、500°Cにて1時間の加熱処理を行い、珪素を主成分とする非晶質半導体膜中の水素を放出させる。そして、580°Cにて4時間に加熱処理を行い結晶化を行う。こうして、図21Cに示す結晶質半導体膜2105が形成される。さらに結晶化率膜の全体積における結晶成分の割合を高め、結晶粒内に残される欠陥を補修するために、結晶質半導体膜2105に対してレーザー光2106を照射するレーザー処理を行う。レーザーは波長308nmにて30Hzで発振するエキシマレーザー光を用いる。当該レーザー光は光学系にて100~300mJ/cm2に集光し、90~95のオーバーラップ率をもって半導体膜を溶融させることなくレーザー処理を行う。こうして図21Dに示す珪素を主成分とする結晶質半導体膜2107を得ることができる。こうして作製された結晶質半導体膜2107を所定の形状にエッチングし、個々に孤立した半導体膜を形成する。本実施例の方法により作製された半導体膜は、結晶性に優れ、PTFTにおいても電界効果移動度やS値サブスレショルド係数を向上させることができる。実施例10において、珪素とゲルマニウムを成分とする非晶質半導体膜を適用するこができる。このような非晶質半導体膜は、代表的にはSiH4とGeH4を原料ガスとして用い、プラズマCVD法により作製することができる。珪素とゲルマニウムを成分とする非晶質半導体膜を用い、実施例10に記載の結晶化方法を採用することにより、{101}面の配向率が30以上の結晶質半導体膜を得ることができる。この場合、珪素とゲルマニウムを成分とする非晶質半導体膜のゲルマニウム含有量は10原子以下、好ましくは5原子以下とすると良い。本実施例では、本発明のアクティブマトリクス型表示装置を組み込んだ電子装置について示す。このような電子装置には、携帯情報端末電子手帳、モバイルコンピュータ、携帯電話等、ビデオカメラ、スチルカメラ、パーソナルコンピュータ、テレビ等が挙げられる。ここで列挙する電子装置は、実施例8で示すような外部回路が接続されていても良い。それらの一例を図22と図23に示す。図22Aは携帯電話であり、本体2901、音声出力部9002、音声入力部2903、表示装置2904、操作スイッチ2905、アンテナ2906から構成されている。本発明は表示装置2904に適用することができ、特に、実施例3または実施例4で示す反射型の液晶表示装置は低消費電力化の観点から適している。図22Bはビデオカメラであり、本体9101、表示装置9102、音声入力部9103、操作スイッチ9104、バッテリー9105、受像部9106から成っている。本発明は表示装置9102に適用することができる。特に、実施例3または実施例4で示す反射型の液晶表示装置は低消費電力化の観点から適している。図22Cはモバイルコンピュータ或いは携帯型情報端末であり、本体9201、カメラ部9202、受像部9203、操作スイッチ9204、表示装置9205で構成されている。本発明は表示装置9205に適用することができる。特に、実施例3または実施例4で示す反射型の液晶表示装置は低消費電力化の観点から適している。図22Dはテレビ受像器であり、本体9401、スピーカー9402、表示装置9403、受信装置9404、増幅装置9405等で構成される。本発明は表示装置9403に適用することができる。特に、実施例3または実施例4で示す反射型の液晶表示装置は低消費電力化の観点から適している。図22Eは携帯書籍であり、本体9501、表示装置9502、9503、記憶媒体9504、操作スイッチ9505、アンテナ9506から構成されており、ミニディスクMDやDVDに記憶されたデータや、アンテナで受信したデータを表示するものである。直視型の表示装置9502、9503は特に、実施例3または実施例4で示す反射型の液晶表示装置は低消費電力化の観点から適している。図23Aはパーソナルコンピュータであり、本体9601、画像入力部9602、表示装置9603、キーボード9604で構成される。本発明は表示装置9603に適用することができる。特に、実施例3または実施例4で示す反射型の液晶表示装置は低消費電力化の観点から適している。図23Bはプログラムを記録した記録媒体以下、記録媒体と呼ぶを用いるプレーヤーであり、本体9701、表示装置9702、スピーカ部9703、記録媒体9704、操作スイッチ9705で構成される。なお、この装置は記録媒体としてDVDDigtialVersatileDisc、CD等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示装置9702に適用することができる。特に、実施例3または実施例4で示す反射型の液晶表示装置は低消費電力化の観点から適している。図23Cはデジタルカメラであり、本体9801、表示装置9802、接眼部9803、操作スイッチ9804、受像部図示しないで構成される。本発明は表示装置9802に適用することができる。特に、実施例3または実施例4で示す反射型の液晶表示装置は低消費電力化の観点から適している。