"入力端子を介して入力された入力電圧を所定の出力電圧に変換し、出力端子を介して出力するスイッチングレギュレータにおいて、上記入力端子と上記出力端子との間に接続された第1のスイッチ素子と、上記出力端子と接地との間に接続された第2のスイッチ素子と、上記第1のスイッチ素子のオン時間と上記第2のスイッチ素子のオン時間との和に対する上記第1のスイッチ素子のオン時間の比に基づいて上記第1のスイッチ素子のオン期間の終了タイミングを示す第1のスイッチング時間制御信号を発生するスイッチング時間制御回路と、上記出力電圧に対応するフィードバック電圧を所定の第1の基準電圧と比較し、上記フィードバック電圧が上記第1の基準電圧より小さいとき、上記第2のスイッチ素子のオン期間の終了タイミングを示す第2のスイッチング時間制御信号を発生する第1のコンパレータと、上記第1及び第2のスイッチング時間制御信号に基づいて、上記第1及び第2のスイッチ素子が相補的にオンするように、上記第1及び第2のスイッチ素子をオンオフ制御するスイッチ素子制御回路とを備えたことを特徴とするスイッチングレギュレータ。上記スイッチング時間制御回路は、上記比を表す検出電圧を出力するオンデューティ検出回路と、上記検出電圧に基づいて上記第1のスイッチング時間制御信号を発生するオン期間制御回路とを備え、上記オンデューティ検出回路は、所定の第2の基準電圧を発生する基準電圧源と、上記基準電圧源に接続された一端を有し、上記第1のスイッチ素子と連動してオンオフするように制御される第3のスイッチ素子と、上記第3のスイッチ素子の他端と接地との間に接続され、上記第2のスイッチ素子と連動してオンオフするように制御される第4のスイッチ素子と、上記第3のスイッチ素子と上記第4のスイッチ素子との間の接続点に接続された一端を有する積分抵抗素子と、上記積分抵抗素子の他端と接地との間に接続された第1の容量素子とを備え、上記オンデューティ検出回路は、上記第1の容量素子の両端電圧を上記検出電圧として出力し、上記オン期間制御回路は、所定の基準電流を出力する基準電流源と、上記基準電流源と接地との間に接続された第2の容量素子と、上記第2の容量素子に並列に接続され、上記第1のスイッチ素子のオン期間においてオフしかつ上記第1のスイッチ素子のオフ期間においてオンするように制御される第5のスイッチ素子と、上記検出電圧を上記第2の容量素子の両端電圧と比較し、上記第2の容量素子の両端電圧が上記検出電圧より大きいとき、上記第1のスイッチング時間制御信号を発生する第2のコンパレータとを備えたことを特徴とする請求項1記載のスイッチングレギュレータ。上記スイッチング時間制御回路は、上記比を表す検出電圧を出力するオンデューティ検出回路と、上記検出電圧に基づいて上記第1のスイッチング時間制御信号を発生するオン期間制御回路とを備え、上記オンデューティ検出回路は、所定の第2の基準電圧を発生する基準電圧源と、上記基準電圧源に接続された一端を有し、上記第1のスイッチ素子と連動してオンオフするように制御される第3のスイッチ素子と、上記第3のスイッチ素子の他端に接続され、所定の充電電流を出力する充電用基準電流源と、接地された一端を有し、上記第2のスイッチ素子と連動してオンオフするように制御される第4のスイッチ素子と、上記第4のスイッチ素子の他端に接続され、所定の放電電流を出力する放電用基準電流源と、上記充電用基準電流源と上記放電用基準電流源との間の接続点と接地との間に接続された第1の容量素子とを備え、上記オンデューティ検出回路は、上記第1の容量素子の両端電圧を上記検出電圧として出力し、上記オン期間制御回路は、所定の基準電流を出力する基準電流源と、上記基準電流源と接地との間に接続された第2の容量素子と、上記第2の容量素子に並列に接続され、上記第1のスイッチ素子のオン期間においてオフしかつ上記第1のスイッチ素子のオフ期間においてオンするように制御される第5のスイッチ素子と、上記検出電圧を上記第2の容量素子の両端電圧と比較し、上記第2の容量素子の両端電圧が上記検出電圧より大きいとき、上記第1のスイッチング時間制御信号を発生する第2のコンパレータとを備えたことを特徴とする請求項1記載のスイッチングレギュレータ。入力端子を介して入力された入力電圧を所定の出力電圧に変換し、出力端子を介して出力するスイッチングレギュレータにおいて、上記入力端子と上記出力端子との間に接続された第1のスイッチ素子と、上記出力端子と接地との間に接続された第2のスイッチ素子と、上記出力電圧に対応するフィードバック電圧を所定の第1の基準電圧と比較し、上記フィードバック電圧が上記第1の基準電圧より小さいとき、上記第1のスイッチ素子のオン期間の終了タイミングを示す第1のスイッチング時間制御信号を発生する第1のコンパレータと、上記第1のスイッチ素子のオン時間と上記第2のスイッチ素子のオン時間との和に対する上記第2のスイッチ素子のオン時間の比に基づいて上記第2のスイッチ素子のオン期間の終了タイミングを示す第2のスイッチング時間制御信号を発生するスイッチング時間制御回路と、上記第1及び第2のスイッチング時間制御信号に基づいて、上記第1及び第2のスイッチ素子が相補的にオンするように、上記第1及び第2のスイッチ素子をオンオフ制御するスイッチ素子制御回路とを備えたことを特徴とするスイッチングレギュレータ。上記スイッチング時間制御回路は、上記比を表す検出電圧を出力するオンデューティ検出回路と、上記検出電圧に基づいて上記第2のスイッチング時間制御信号を発生するオン期間制御回路とを備え、上記オンデューティ検出回路は、所定の第2の基準電圧を発生する基準電圧源と、上記基準電圧源に接続された一端を有し、上記第2のスイッチ素子と連動してオンオフするように制御される第3のスイッチ素子と、上記第3のスイッチ素子の他端と接地との間に接続され、上記第1のスイッチ素子と連動してオンオフするように制御される第4のスイッチ素子と、上記第3のスイッチ素子と上記第4のスイッチ素子との間の接続点に接続された一端を有する積分抵抗素子と、上記積分抵抗素子の他端と接地との間に接続された第1の容量素子とを備え、上記オンデューティ検出回路は、上記第1の容量素子の両端電圧を上記検出電圧として出力し、上記オン期間制御回路は、所定の基準電流を出力する基準電流源と、上記基準電流源と接地との間に接続された第2の容量素子と、上記第2の容量素子に並列に接続され、上記第2のスイッチ素子のオン期間においてオフしかつ上記第2のスイッチ素子のオフ期間においてオンするように制御される第5のスイッチ素子と、上記検出電圧を上記第2の容量素子の両端電圧と比較し、上記第2の容量素子の両端電圧が上記検出電圧より大きいとき、上記第2のスイッチング時間制御信号を発生する第2のコンパレータとを備えたことを特徴とする請求項4記載のスイッチングレギュレータ。上記スイッチング時間制御回路は、上記比を表す検出電圧を出力するオンデューティ検出回路と、上記検出電圧に基づいて上記第2のスイッチング時間制御信号を発生するオン期間制御回路とを備え、上記オンデューティ検出回路は、所定の第2の基準電圧を発生する基準電圧源と、上記基準電圧源に接続された一端を有し、上記第2のスイッチ素子と連動してオンオフするように制御される第3のスイッチ素子と、上記第3のスイッチ素子の他端に接続され、所定の充電電流を出力する充電用基準電流源と、接地された一端を有し、上記第1のスイッチ素子と連動してオンオフするように制御される第4のスイッチ素子と、上記第4のスイッチ素子の他端に接続され、所定の放電電流を出力する放電用基準電流源と、上記充電用基準電流源と上記放電用基準電流源との間の接続点と接地との間に接続された第1の容量素子とを備え、上記オンデューティ検出回路は、上記第1の容量素子の両端電圧を上記検出電圧として出力し、上記オン期間制御回路は、所定の基準電流を出力する基準電流源と、上記基準電流源と接地との間に接続された第2の容量素子と、上記第2の容量素子に並列に接続され、上記第2のスイッチ素子のオン期間においてオフしかつ上記第2のスイッチ素子のオフ期間においてオンするように制御される第5のスイッチ素子と、上記検出電圧を上記第2の容量素子の両端電圧と比較し、上記第2の容量素子の両端電圧が上記検出電圧より大きいとき、上記第2のスイッチング時間制御信号を発生する第2のコンパレータとを備えたことを特徴とする請求項4記載のスイッチングレギュレータ。上記オンデューティ検出回路は、上記基準電圧源と上記第3のスイッチ素子の一端との間に接続され、上記第2の基準電圧を分圧する第1の分圧回路をさらに備えたことを特徴とする請求項2、3、5又は6記載のスイッチングレギュレータ。上記出力端子から出力される電圧は、ローパスフィルタを介して上記出力電圧として入力されることを特徴とする請求項1乃至7のうちのいずれか1つに記載のスイッチングレギュレータ。上記出力電圧を分圧することにより上記フィードバック電圧を発生する第2の分圧回路をさらに備えたことを特徴とする請求項1乃至8のうちのいずれか1つに記載のスイッチングレギュレータ。上記スイッチ素子制御回路は、上記出力電圧の時間平均値が実質的に一定になるように、上記第1及び第2のスイッチ素子をオンオフ制御することを特徴とする請求項1乃至9のうちのいずれか1つに記載のスイッチングレギュレータ。図14は、特許文献1の図7記載の第2の従来技術に係る電源回路1000の構成を示す回路図であり、図15は、図14のtonジェネレータ102の構成を示す回路図である。第2の従来技術に係る電源回路1000の構成については、特許文献2に詳述されている。図14に示すように、電源回路1000は出力電流Ioをフィードバックするための電流検出回路108を備える。さらに、図15に示すように、tonジェネレータ102は、入力電圧VINをフィードバックするための抵抗網と、オペアンプ121及び127と、出力電圧Voをフィードバックするための抵抗網と、出力電圧Voに対応する電圧と出力電流Ioに対応する電圧Vsとを加算するための加算器128とを備えて構成されるため、チップサイズと消費電流の増加を招く。このため、電源回路1000は、特に小型、低消費電流を求められる携帯機器用の電源回路には適切ではない。また、電源装置1000のスイッチング周波数fswは、例えば以下のように導出される。図14において、ドライブロジック回路104からの制御信号DRVLの電圧レベルがハイレベルからローレベルに切り替わったタイミングから経過時間Tが経過したとき、図15のコンパレータ127の非反転入力端子に入力される電圧VCTと、反転入力端子に入力される電圧Vtrefとは、pMOSトランジスタ123に流れる電流I21と、コンデンサ125の容量C25と、抵抗値R51及びR52とを用いて、次式で表される。数1VCT=I21×T/C25数2Vtref=VsVo×R52/R51R52さらに、電圧VCTと電圧Vtrefとが等しくなるときの経過時間Tがトランジスタ151のオン期間の期間長Tonであるので、次式が成り立つ。数3I21×Ton/C25=VsVo×R52/R51R524pMOSトランジスタ22及び23が同一の導電型のトランジスタであり、そのサイズ比がk1であると仮定すると、電流I21は、抵抗値Rt、R31及びR32とを用いて次式で表される。数4I21=VIN×R32/R31R32/Rt×k1ここで、定数k2を以下のように定義する。数5k2=R32/R31R32/Rt×k1/C25従って、式4は定数k2を用いて次式のように変形される。数6Ton×VIN×k2=VsVo×R52/R51R525次に、図14において、電流検出回路102から出力される電圧Vsは、一般にトランジスタ151のオン抵抗Ronn1と、トランジスタ151に流れる電流ILXとにより発生するトランジスタ151の両端電圧ILX×Ronn1に所定の回路定数k3を乗算した電圧に対応するので、次式で表される。数7Vs=Ronn1×ILX×k3従って、R52/R51R52=k4と定義すると、式5は次式のように変形される。数8Ton×VIN×k2=Ronn1×ILX×k3Vo×k4従って、トランジスタ151のオン期間の期間長Tonは次式で表される。数9Ton=Ronn1×ILX×k3Vo×k4/VIN×k2さらに、デューティ比Dutyは図14のトランジスタ152のオン抵抗Ronn2を用いて次式で表される。数10Duty=VoILX×Ronn2/Vin-ILX×Ronn1従って、スイッチング周波数fswは次式で表される。数11fsw=Duty/Ton=VoILX×Ronn2/VIN-ILX×Ronn1/Ronn1×ILX×k3Vo×k4/VIN×k2ここで、Ronn1=Ronn2×k4/k3=kかつk2=k4となるように回路定数を設定すれば、上式の右辺から出力電圧Voの項を消去できて、スイッチング周波数fswは以下のように表される。数12fsw=VIN/VIN-ILX×k6式6の定数kは、図14の電流検出回路108及びtonジェネレータ102を構成する各素子の素子値により決定される。すなわち、スイッチング周波数fswには入力電圧VINとインダクタ電流ILXの項が残り、スイッチング周波数の入力電圧VINと出力電圧Voへの依存性を完全に排除できない。本発明の目的は以上の問題点を解決し、チップサイズ及び消費電流を増加させることなく、入力電圧及び出力電流が変化してもスイッチング周波数と出力電圧を一定に保ち、CPUなどの負荷回路に高精度な電圧を供給できるスイッチングレギュレータを提供することにある。第1の発明に係るスイッチングレギュレータは、入力端子を介して入力された入力電圧を所定の出力電圧に変換し、出力端子を介して出力するスイッチングレギュレータにおいて、上記入力端子と上記出力端子との間に接続された第1のスイッチ素子と、上記出力端子と接地との間に接続された第2のスイッチ素子と、上記第1のスイッチ素子のオン時間と上記第2のスイッチ素子のオン時間との和に対する上記第1のスイッチ素子のオン時間の比に基づいて上記第1のスイッチ素子のオン期間の終了タイミングを示す第1のスイッチング時間制御信号を発生するスイッチング時間制御回路と、上記出力電圧に対応するフィードバック電圧を所定の第1の基準電圧と比較し、上記フィードバック電圧が上記第1の基準電圧より小さいとき、上記第2のスイッチ素子のオン期間の終了タイミングを示す第2のスイッチング時間制御信号を発生する第1のコンパレータと、上記第1及び第2のスイッチング時間制御信号に基づいて、上記第1及び第2のスイッチ素子が相補的にオンするように、上記第1及び第2のスイッチ素子をオンオフ制御するスイッチ素子制御回路とを備えたことを特徴とする。第2の発明に係るスイッチングレギュレータは、入力端子を介して入力された入力電圧を所定の出力電圧に変換し、出力端子を介して出力するスイッチングレギュレータにおいて、上記入力端子と上記出力端子との間に接続された第1のスイッチ素子と、上記出力端子と接地との間に接続された第2のスイッチ素子と、上記出力電圧に対応するフィードバック電圧を所定の第1の基準電圧と比較し、上記フィードバック電圧が上記第1の基準電圧より小さいとき、上記第1のスイッチ素子のオン期間の終了タイミングを示す第1のスイッチング時間制御信号を発生する第1のコンパレータと、上記第1のスイッチ素子のオン時間と上記第2のスイッチ素子のオン時間との和に対する上記第2のスイッチ素子のオン時間の比に基づいて上記第2のスイッチ素子のオン期間の終了タイミングを示す第2のスイッチング時間制御信号を発生するスイッチング時間制御回路と、上記第1及び第2のスイッチング時間制御信号に基づいて、上記第1及び第2のスイッチ素子が相補的にオンするように、上記第1及び第2のスイッチ素子をオンオフ制御するスイッチ素子制御回路とを備えたことを特徴とする。第1の発明に係るスイッチングレギュレータによれば、第1のスイッチ素子のオン時間と第2のスイッチ素子のオン時間との和に対する第1のスイッチ素子のオン時間の比に基づいて第1のスイッチ素子のオン期間の終了タイミングを示す第1のスイッチング時間制御信号を発生するスイッチング時間制御回路を備えたので、チップサイズと消費電流の増加を招くことなく入力電圧及び出力電流が変化してもスイッチング周波数と出力電圧を一定に保つことができる。また、第2の発明に係るスイッチングレギュレータによれば、第1のスイッチ素子のオン時間と第2のスイッチ素子のオン時間との和に対する第2のスイッチ素子のオン時間の比に基づいて第2のスイッチ素子のオン期間の終了タイミングを示す第2のスイッチング時間制御信号を発生するスイッチング時間制御回路を備えたので、チップサイズと消費電流の増加を招くことなく入力電圧及び出力電流が変化してもスイッチング周波数と出力電圧を一定に保つことができる。以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。第1の実施形態.図1は、本発明の第1の実施形態に係るスイッチングレギュレータ1の構成を示す回路図であり、図2は、図1のスイッチング時間制御回路3の構成を示す回路図である。また、図3は、図1のスイッチングレギュレータ1の動作を示すタイミングチャートである。図1において、スイッチングレギュレータ1は、スイッチ素子制御回路2と、スイッチング時間制御回路3と、コンパレータ6と、スイッチ素子SW1及びSW2と、抵抗値Rf1を有する分圧抵抗8と抵抗値Rf2を有する分圧抵抗9とを備えた分圧回路7と、入力電圧VINが入力される入力端子TIと、出力端子LXと、フィードバック端子TFとを備えて構成される。また、スイッチ制御回路2は、RSフリップフロップ22と、制御信号発生回路23とを備えて構成される。さらに、スイッチング時間制御回路3は、オンデューティ検出回路4と、オン期間制御回路5とを備えて構成される。また、図2において、オンデューティ検出回路4は、インバータ41と、スイッチ素子SW3及びSW4と、所定の基準電圧VRTを出力する基準電圧源44と、抵抗値Riを有する積分抵抗42と、容量Ciを有するコンデンサCiとを備えて構成される。また、図2において、オン期間制御回路5は、所定の基準電流Icを出力する基準電流源51と、容量Ccを有するコンデンサ52と、スイッチ素子SW5と、コンパレータ53とを備えて構成される。詳細後述するように、本実施形態に係るスイッチングレギュレータ1は、入力端子TIを介して入力された入力電圧VINを所定の出力電圧VOUTに変換し、出力端子LXを介して出力するスイッチングレギュレータ1において、a入力端子TIと出力端子LXとの間に接続されたスイッチ素子SW1と、b出力端子LXと接地との間に接続されたスイッチ素子SW2と、cスイッチ素子SW1のオン時間とスイッチ素子SW2のオン時間との和に対するスイッチ素子SW1のオン時間の比に基づいてスイッチ素子SW1のオン期間の終了タイミングを示すスイッチング時間制御信号TONを発生するスイッチング時間制御回路3と、d出力電圧VOUTに対応するフィードバック電圧VFを所定の基準電圧VREFと比較し、フィードバック電圧VFが基準電圧VREFより小さいとき、スイッチ素子SW2のオン期間の終了タイミングを示すスイッチング時間制御信号CMPOを発生するコンパレータ6と、eスイッチング時間制御信号CMPO,TOFFに基づいて、スイッチ素子及びSW1及びSW2が相補的にオンしかつ出力電圧VOUTの時間平均値VOUTaが実質的に一定になるように、スイッチ素子SW1及びSW2をオンオフ制御するスイッチ素子制御回路2とを備えたことを特徴としている。また、スイッチング時間制御回路3は、上述した比を表す検出電圧Von1を出力するオンデューティ検出回路4と、検出電圧Von1に基づいてスイッチング時間制御信号TONを発生するオン期間制御回路5とを備える。ここで、オンデューティ検出回路4は、所定の基準電圧VRTを発生する基準電圧源44と、基準電圧源44に接続された一端を有し、スイッチ素子SW1と連動してオンオフするように制御されるスイッチ素子SW3と、スイッチ素子SW3の他端と接地との間に接続され、スイッチ素子SW2と連動してオンオフするように制御されるスイッチ素子SW4と、スイッチ素子SW3とスイッチ素子SW4との間の接続点C1に接続された一端を有する積分抵抗42と、積分抵抗42の他端と接地との間に接続されたコンデンサ43とを備え、オンデューティ検出回路は、コンデンサ43の両端電圧を検出電圧Von1として出力することを特徴としている。さらに、オン期間制御回路5は、所定の基準電流Icを出力する基準電流源51と、基準電流源51と接地との間に接続されたコンデンサ52と、コンデンサ52に並列に接続され、スイッチ素子SW1のオン期間においてオフしかつスイッチ素子SW1のオフ期間においてオンするように制御されるスイッチ素子SW5と、検出電圧Von1をコンデンサ52の両端電圧VCと比較し、コンデンサ52の両端電圧VCが検出電圧Von1より大きいとき、スイッチング時間制御信号TONを発生するコンパレータTONとを備えたことを特徴としている。図1において、スイッチ素子SW1は入力端子TIと出力端子LXとの間に接続され、スイッチ素子SW2は出力端子LXと接地との間に接続される。出力端子LXからの出力電圧は、インダクタンスLを有するインダクタ12と、容量Coutを有する出力コンデンサ14とを備えて構成される高周波除去及び平滑用ローパスフィルタを介して、例えばCPUである負荷回路10に出力される。なお、抵抗13は出力コンデンサ14の直列等価寄生抵抗であって、抵抗値Resrを有する。上述したローパスフィルタからの出力電圧VOUTは、フィードバック端子TFを介してスイッチングレギュレータ1に入力され、分圧回路7により分圧される。そして、出力電圧VOUTに比例する分圧後のフィードバック電圧VFは、コンパレータ6の反転入力端子に出力される。コンパレータ6は、フィードバック電圧VFを非反転入力端子に電圧源11から入力される所定の基準電圧VREFと比較し、フィードバック電圧VFが基準電圧VREFより大きいときはローレベルのスイッチング時間制御信号CMPOをRSフリップフロップ22のセット端子Sに出力する一方、フィードバック電圧VFが基準電圧VREFより小さいときはハイレベルのスイッチング時間制御信号CMPOをRSフリップフロップ22のセット端子Sに出力する。ここで、コンパレータ6からのスイッチング時間制御信号CMPOは、スイッチ素子SW2のオン期間の終了タイミングを示す。また、図2を参照して詳細後述するように、スイッチング時間制御回路3はスイッチ素子SW1のオン期間の終了タイミングを示すスイッチング時間制御信号TONを発生して、RSフリップフロップ22のリセット端子Rに出力する。さらに、RSフリップフロップ22からの出力信号PSETは、制御信号発生回路23に出力される。制御信号発生回路23は、出力信号PSETの立ち下がりタイミングでスイッチ素子SW1のオン期間を終了し、出力信号PSETの立ち上がりタイミングでスイッチ素子SW2のオン期間を終了し、かつスイッチ素子SW1とSW2とが相補的にオンするように、スイッチ素子SW1をオンオフ制御するためのスイッチ素子制御信号PDRVと、スイッチ素子SW2をオンオフ制御するためのスイッチ素子制御信号NDRVとを発生して、スイッチ素子SW1及びSW2の各ゲートにそれぞれ出力する。さらに、制御信号発生回路23は、スイッチ素子制御信号PDRVと同期した出力信号TCHGB1を発生してスイッチング時間制御回路3に出力する。なお、本実施形態及び以下の各実施形態において、スイッチ素子SW1はローレベルのスイッチ素子制御信号PDRVに応答してオンする一方、ハイレベルのスイッチ素子制御信号PDRVに応答してオフする。また、スイッチ素子SW2はハイレベルのスイッチ素子制御信号NDRVに応答してオンする一方、ローレベルのスイッチ素子制御信号NDRVに応答してオフする。さらに、スイッチ素子制御信号PDRV及びNDRVは、スイッチ素子SW1がオフするタイミングにおいてスイッチ素子SW2がオンし、かつスイッチ素子SW2がオフするタイミングにおいてスイッチ素子SW1がオンするように発生される。図1において、フィードバック電圧VFが基準電圧VREFよりも小さくなると、コンパレータ6からのスイッチング時間制御信号CMPOの電圧レベルはハイレベルになる。これに応答して、RSフリップフロップ22はセットされ、RSフリップフロップ22の出力信号PSETの電圧レベルはハイレベルになる。そして、制御信号発生回路23は、スイッチ素子SW1をオンしかつスイッチ素子SW2をオフするように、スイッチ素子制御信号PDRV及びNDRVを発生する。これに応答して、スイッチ素子SW1はオンする一方、スイッチ素子SW2はオフし、入力電圧VINと出力電圧VOUTとの電圧差によりインダクタ12にエネルギーが蓄積される。これに伴って、インダクタ12のインダクタ電流が増加し、出力コンデンサ14とその直列等価寄生抵抗13とによって、出力電圧VOUTが上昇する。次に、詳細後述するようにスイッチング時間制御信号TONの電圧レベルがローレベルからハイレベルに切り替わると、これに応答して、RSフリップフロップ22はリセットされ、RSフリップフロップ22からの出力信号PSETの電圧レベルはローレベルになる。そして、制御信号発生回路23は、スイッチ素子SW1をオフしかつスイッチ素子SW2をオンするように、スイッチ素子制御信号PDRV及びNDRVを発生する。これに応答して、スイッチ素子SW1はオフする一方、スイッチ素子SW2はオンし、接地電圧と出力電圧VOUTとの電圧差によりインダクタ12のエネルギーは放出される。これに伴って、インダクタ12のインダクタ電流が減少し、出力コンデンサ14とその直列等価寄生抵抗13とによって、出力電圧VOUTが低下する。図2のオンデューティ検出回路4において、スイッチ素子SW3は基準電圧源44と接続点C1との間に接続され、スイッチ素子SW4は接続点C1と接地との間に接続される。また、積分抵抗42は接続点C1に接続された一端を有し、コンデンサ43は積分抵抗42の他端と接地との間に接続される。さらに、接続点C1の電圧コンデンサ43の両端電圧である。は、検出電圧Von1としてコンパレータ53の反転入力端子に出力される。ここで、積分抵抗42とコンデンサ43とは積分回路を構成する。図2において、RSフリップフロップ22からの出力信号PSETはインバータ41を介してスイッチ素子SW3及びSW4の各ゲートに出力される。これに応答して、スイッチ素子SW3はスイッチ素子SW1と連動し、スイッチ素子SW1のオン期間にオンする。また、スイッチ素子SW4はスイッチ素子SW2と連動し、スイッチ素子SW2のオン期間にオンする。図2において、スイッチ素子SW1がオンしかつスイッチ素子SW2がオフしているとき、RSフリップフロップ22からの出力信号PSETの電圧レベルはハイレベルであるので、スイッチ素子SW3はオンしかつスイッチ素子SW4はオフする。このため、基準電圧源44はスイッチ素子SW3を介して積分抵抗42に接続され、コンデンサ43は基準電圧VRTによりスイッチ素子SW3及び積分抵抗42を介して充電される。一方、スイッチ素子SW1がオフしかつスイッチ素子SW2がオンしているとき、RSフリップフロップ22からの出力信号PSETの電圧レベルはローレベルであるので、スイッチ素子SW3はオフしかつスイッチ素子SW4はオンする。このため、積分抵抗42の一端はスイッチ素子SW4を介して接地され、コンデンサ43は積分抵抗42及びスイッチ素子SW4を介して接地電位に放電される。図2において、スイッチ素子SW3がオンしかつスイッチ素子SW4がオフしている期間すなわち、スイッチ素子SW1がオンしている期間である。においてコンデンサ43に充電される電荷Qchgは、スイッチ素子SW1がオンしている期間の期間長以下、スイッチ素子SW1のオン時間という。ton1と、積分抵抗42とコンデンサ43との間の接続点の電圧Vttは時間である。とを用いて、次式で表される。また、スイッチ素子SW3がオフしかつスイッチ素子SW4がオンしている期間すなわち、スイッチ素子SW2がオンしている期間である。においてコンデンサ43に充電される電荷Qdchgは、スイッチ素子SW2がオンしている期間の期間長以下、スイッチ素子SW2のオン時間という。ton2を用いて、次式で表される。このとき、スイッチ素子SW3とSW4とがオンとオフを繰り返して、時間Te≫Ri×Ciが経過すると、電圧Vtは一定の電圧Von1に収束する。このため、Vt≒Von1と近似でき、式7及び式8を以下のように変形できる。さらに、時間Te≫Ri×Ciが経過すると、Qchg=Qdchgとなるため、式9及び式10により、オンデューティ検出回路4からの出力電圧Von1は次式で表される。すなわち、オンデューティ検出回路4は、スイッチ素子SW1のオンデューティton1/ton1ton2に比例する検出電圧Von1を発生して、コンパレータ53の反転入力端子に出力する。また、図2のオン期間制御回路5において、基準電流源51は入力端子TIに接続された一端を有し、コンデンサ42は基準電流源51と接地との間に接続される。また、スイッチ素子SW5はコンデンサ52に並列に接続される。さらに、基準電流源51とコンデンサ52との間の接続点の電圧VCすなわち、コンデンサ52の両端電圧である。はコンパレータ53の非反転入力端子に出力される。また、制御信号PDRVに同期した出力信号TCHGB1はスイッチ素子SW5のゲートに出力される。このため、スイッチ素子SW5は、出力信号TCHGB1に応答して、スイッチ素子SW1のオン期間においてオフする一方、スイッチ素子SW1のオフ期間においてオンする。また、コンパレータ53は、電圧VCを検出電圧Von1と比較し、電圧VCが検出電圧Von1より大きいときはハイレベルのスイッチング時間制御信号TONを発生する一方、電圧VCが検出電圧Von1より小さいときはローレベルのスイッチング時間制御信号TONを発生する。図2において、ローレベルのスイッチ素子制御信号PDRV信号に応答してスイッチ素子SW1がオンしている期間において、スイッチ素子制御信号PDRV信号に同期した出力信号TCHGB1に応答してスイッチ素子SW5はオフし、コンデンサ52は基準電流Icで充電される。充電されたコンデンサ52の両端の電圧VCはコンパレータ53によりオンデューティ検出回路4からの検出電圧Von1と比較され、電圧VCが検出電圧Von1よりも大きくなるとコンパレータ53はハイレベルのスイッチング時間制御信号TONを出力する。また、スイッチ素子SW1がオフしかつスイッチ素子SW2がオンしている期間において、ハイレベルの出力信号TCHGB1に応答してスイッチ素子SW5がオンし、コンデンサ52に充電された電荷は全て放電される。このとき、スイッチ素子SW5がオフしている期間の期間長はオン時間ton1であるので、電圧VCは次式で表される。従って、式11及び式12から次式が得られる。従って、次式が得られる。従って、スイッチング周波数fswは次式で表される。式13において、スイッチング周波数fswはオンデューティ検出回路4及びスイッチング時間制御回路5を構成する各素子の素子値で決まる定数である。従って、スイッチング周波数fswは、入力電圧VIN、出力電圧VOUT、及び出力電流Ioutに依存しない。図3は、出力電流IOUTがI1からI2I1<I2に増加したときのスイッチングレギュレータ1の動作を示すタイミングチャートである。出力電流IOUTがI1からI2に増加すると、オン時間ton1とオン時間ton2との比率が変化するが、式11に従って検出電圧Von1が増加してオン時間ton1が増加するため、出力電流IOUTがI1であるときのスイッチング周波数fsw1と、出力電流IOUTがI2であるときのfsw2は等しくなる。さらに、図3からわかるように、出力電流IOUTがI1からI2に増加しても、出力電圧VOUTの時間平均値VOUTaは変化しない。また、式13から、入力電圧VIN及び出力電流IOUTが変化してもスイッチング周波数fswと出力電圧VOUTの時間平均値VOUTaが変化しないことがわかる。以上説明したように、本実施形態によれば、チップサイズ及び消費電流を従来技術に比較して増加させることなく、入力電圧VIN及び出力電流IOUTが変化してもスイッチング周波数fswと出力電圧VOUTの時間平均値VOUTaを一定に保ち、CPUなどの負荷回路10に高精度な電圧を供給できる。第1の実施形態の変形例.図4は、本発明の第1の実施形態の変形例に係るスイッチング時間制御回路3Aの構成を示す回路図である。図4において、スイッチング時間制御回路3Aは、第1の実施形態に係るスイッチング時間制御回路3に比較して、オンデューティ検出回路4に代えてオンデューティ検出回路4Aを備えたことを特徴としている。また、オンデューティ検出回路4Aは、オンデューティ検出回路4に比較して、スイッチ素子制御信号PDRVをスイッチ素子SW3のゲートに入力し、スイッチ素子制御信号NDRVをスイッチ素子SW4のゲートに入力した点のみが異なる。従って、図4において、第1の実施形態と同様に、スイッチ素子SW3はスイッチ素子SW1と連動し、かつスイッチ素子SW4はスイッチ素子SW2と連動するので、オンデューティ検出回路4Aは第1の実施形態と同様に検出電圧Von1を発生する。また、第1の実施形態において、スイッチ素子制御信号PDRV及びNDRVは、スイッチ素子SW1がオフするタイミングにおいてスイッチ素子SW2がオンし、かつスイッチ素子SW2がオフするタイミングにおいてスイッチ素子SW1がオンするように発生された。しかしながら、本発明はこれに限られず、スイッチ素子制御信号PDRV及びNDRVは、スイッチ素子SW1のオン期間の終了後、所定の期間だけスイッチ素子SW1及びSW2がオフした後、スイッチ素子SW2がオンし、スイッチ素子SW2のオン期間の終了後、所定の期間だけスイッチ素子SW1及びSW2がオフするように発生されてもよい。本変形例によれば、スイッチ素子SW3はスイッチ素子SW1のオン期間においてオンするように制御され、スイッチ素子SW4はスイッチ素子SW2のオン期間においてオンするように制御されるので、このような場合でも、第1の実施形態と同様に検出電圧Von1を発生できる。第2の実施形態.図5は、本発明の第2の実施形態に係るスイッチングレギュレータ1Aの構成を示す回路図であり、図6は、図5のスイッチング時間制御回路3Bの構成を示す回路図である。また、図7は、図5のスイッチングレギュレータ1Aの動作を示すタイミングチャートである。図5のスイッチングレギュレータ1Aは、第1の実施形態に係るスイッチングレギュレータ1に比較して、スイッチ素子制御回路2に代えてスイッチ素子制御回路2Aを備え、スイッチング時間制御回路3に代えてスイッチング時間制御回路3Bを備え、コンパレータ6に代えてコンパレータ6Aを備えた点が異なる。詳細後述するように、本実施形態に係るスイッチングレギュレータ1Aは、入力端子TIを介して入力された入力電圧VINを所定の出力電圧VOUTに変換し、出力端子LXを介して出力するスイッチングレギュレータ1Aにおいて、a入力端子TIと出力端子LXとの間に接続されたスイッチ素子SW1と、b出力端子LXと接地との間に接続されたスイッチ素子SW2と、c出力電圧VOUTに対応するフィードバック電圧VFを所定の基準電圧VREFと比較し、フィードバック電圧VFが基準電圧VREFより小さいとき、スイッチ素子SW1のオン期間の終了タイミングを示すスイッチング時間制御信号CMPOを発生するコンパレータ6Aと、dスイッチ素子SW1のオン時間とスイッチ素子SW2のオン時間との和に対するスイッチ素子SW2のオン時間の比に基づいてスイッチ素子SW2のオン期間の終了タイミングを示すスイッチング時間制御信号TOFFを発生するスイッチング時間制御回路3Bと、eスイッチング時間制御信号CMPO,TOFFに基づいて、スイッチ素子及びSW1及びSW2が相補的にオンしかつ出力電圧VOUTの時間平均値VOUTaが実質的に一定になるように、スイッチ素子SW1及びSW2をオンオフ制御するスイッチ素子制御回路2Aとを備えたことを特徴としている。またスイッチング時間制御回路3Bは、上述した比を表す検出電圧Von2を出力するオンデューティ検出回路4Bと、検出電圧Von2に基づいてスイッチング時間制御信号TOFFを発生するオン期間制御回路5Aとを備える。ここで、オンデューティ検出回路4Bは、所定の基準電圧VRTを発生する基準電圧源44と、基準電圧源44に接続された一端を有し、スイッチ素子SW2と連動してオンオフするように制御されるスイッチ素子SW3と、スイッチ素子SW3の他端と接地との間に接続され、スイッチ素子SW1と連動してオンオフするように制御される第4のスイッチ素子と、スイッチ素子SW3と第4のスイッチ素子との間の接続点C1に接続された一端を有する積分抵抗42と、積分抵抗42の他端と接地との間に接続されたコンデンサ43とを備え、オンデューティ検出回路4Bは、コンデンサ43の両端電圧を検出電圧Von2として出力することを特徴としている。さらに、オン期間制御回路5Aは、所定の基準電流Icを出力する基準電流源51と、基準電流源51と接地との間に接続されたコンデンサ52と、コンデンサ52に並列に接続され、スイッチ素子SW2のオン期間においてオフしかつスイッチ素子SW2のオフ期間においてオンするように制御されるスイッチ素子SW5と、検出電圧Von2をコンデンサ52の両端電圧と比較し、コンデンサ52の両端電圧が検出電圧Von2より大きいとき、スイッチング時間制御信号TOFFを発生するコンパレータ53とを備えたことを特徴としている。以下、第1の実施形態との相違点のみを説明する。図5において、スイッチ素子制御回路2Aは、RSフリップフロップ22Aと、制御信号発生回路23Aとを備えて構成される。ここで、フィードバック電圧VFは、コンパレータ6Aの非反転入力端子に出力される。コンパレータ6Aは、フィードバック電圧VFを、電圧源11から反転入力端子に入力される所定の基準電圧VREFと比較し、フィードバック電圧VFが基準電圧VREFより大きいときはハイレベルのスイッチング時間制御信号CMPOをRSフリップフロップ22Aのセット端子Sに出力する一方、フィードバック電圧VFが基準電圧VREFより小さいときはローレベルのスイッチング時間制御信号CMPOをRSフリップフロップ22Aのセット端子Sに出力する。ここで、コンパレータ6Aからのスイッチング時間制御信号CMPOは、スイッチ素子SW1のオン期間の終了タイミングを示す。また、図6を参照して詳細後述するように、スイッチング時間制御回路3Aはスイッチ素子SW2のオン期間の終了タイミングを示すスイッチング時間制御信号TOFFを発生して、RSフリップフロップ22Aのリセット端子Rに出力する。さらに、RSフリップフロップ22Aからの出力信号NSETは、制御信号発生回路23A及びオンデューティ検出回路4Bに出力される。制御信号発生回路23Aは、出力信号NSETの立ち下がりタイミングでスイッチ素子SW2のオン期間を終了し、出力信号NSETの立ち上がりタイミングでスイッチ素子SW1のオン期間を終了し、かつスイッチ素子SW1とSW2とが相補的にオンするように、スイッチ素子SW1をオンオフ制御するためのスイッチ素子制御信号PDRVと、スイッチ素子SW2をオンオフ制御するためのスイッチ素子制御信号NDRVとを発生して、スイッチ素子SW1及びSW2の各ゲートにそれぞれ出力する。さらに、制御信号発生回路23Aは、スイッチ素子制御信号NDRVの反転信号である出力信号TCHGB2を発生してスイッチング時間制御回路3Aに出力する。図5において、スイッチング時間制御信号TOFFの電圧レベルがローレベルからハイレベルに切り替わると、これに応答して、RSフリップフロップ22Aはリセットされ、RSフリップフロップ22Aからの出力信号NSETの電圧レベルはローレベルになる。そして、制御信号発生回路23Aは、スイッチ素子SW1をオンしかつスイッチ素子SW2をオフするように、スイッチ素子制御信号PDRV及びNDRVを発生する。これに応答して、スイッチ素子SW1はオンする一方、スイッチ素子SW2はオフし、入力電圧VINと出力電圧VOUTとの電圧差によりインダクタ12にエネルギーが蓄積される。これに伴って、インダクタ12のインダクタ電流が増加し、出力コンデンサ14とその直列等価寄生抵抗13とによって、出力電圧VOUTが上昇する。次に、フィードバック電圧VFが基準電圧VREFよりも大きくなると、コンパレータ6Aからのスイッチング時間制御信号CMPOの電圧レベルはハイレベルになる。これに応答して、RSフリップフロップ22Aはセットされ、RSフリップフロップ22Aからの出力信号NSETの電圧レベルはハイレベルになる。そして、制御信号発生回路23Aは、スイッチ素子SW1をオフしかつスイッチ素子SW2をオンするように、スイッチ素子制御信号PDRV及びNDRVを発生する。これに応答して、スイッチ素子SW1はオフする一方、スイッチ素子SW2はオンし、接地電圧と出力電圧VOUTとの電圧差によりインダクタ12のエネルギーは放出される。これに伴って、インダクタ12のインダクタ電流が減少し、出力コンデンサ14とその直列等価寄生抵抗13とによって、出力電圧VOUTが低下する。図6において、スイッチング時間制御回路3Aは、オンデューティ検出回路4Bと、オン期間制御回路5Aとを備えて構成される。オンデューティ検出回路4Bは、第1の実施形態に係るオンデューティ検出回路4に比較して、RSフリップフロップ22からの出力信号PSETに代えて、RSフリップフロップ22Aからの出力信号NSETを入力する点のみが異なる。従って、本実施形態において、スイッチ素子SW3はスイッチ素子SW2のオン期間においてオンし、スイッチ素子SW4はスイッチ素子SW1のオン期間においてオンする。このため、コンデンサ43の両端電圧である検出電圧Von2は、次式で表される。すなわち、オンデューティ検出回路4Bは、スイッチ素子SW2のオンデューティton2/ton1ton2に比例する検出電圧Von2を発生して、コンパレータ53の反転入力端子に出力する。また、図6において、スイッチング時間制御回路5Aは、第1の実施形態に係るスイッチング時間制御回路5と同様に構成される。ただし、制御信号NDRVの反転信号である出力信号TCHGB2はスイッチ素子SW5のゲートに出力される。このため、スイッチ素子SW5は、出力信号TCHGB2に応答して、スイッチ素子SW2のオン期間においてオフする一方、スイッチ素子SW2のオフ期間においてオンする。また、コンパレータ53は、電圧VCを検出電圧Von2と比較し、電圧VCが検出電圧Von2より大きいときはハイレベルのスイッチング時間制御信号TOFFを発生する一方、電圧VCが検出電圧Von2より小さいときはローレベルのスイッチング時間制御信号TOFFを発生する。図6において、ハイレベルのスイッチ素子制御信号NDRV信号に応答してスイッチ素子SW2がオンしている期間において、ローレベルの出力信号TCHGB2に応答してスイッチ素子SW5はオフし、コンデンサ52は基準電流Icで充電される。充電されたコンデンサ52の両端の電圧VCはコンパレータ53によりオンデューティ検出回路4Bからの検出電圧Von2と比較され、電圧VCが検出電圧Von2よりも大きくなるとコンパレータ53はハイレベルのスイッチング時間制御信号TOFFを出力する。また、スイッチ素子SW2がオフしかつスイッチ素子SW1がオンしている期間において、ハイレベルの出力信号TCHGB2に応答してスイッチ素子SW5がオンし、コンデンサ52に充電された電荷は全て放電される。このとき、スイッチ素子SW5がオフしている期間の期間長はオン時間ton2であるので、電圧VCは次式で表される。従って、式14及び式15から次式が得られる。従って、次式が得られる。従って、スイッチング周波数fswは次式で表される。式16において、スイッチング周波数fswはオンデューティ検出回路4B及びスイッチング時間制御回路5Aを構成する各素子の素子値で決まる定数である。従って、スイッチング周波数fswは、入力電圧VIN、出力電圧VOUT、及び出力電流Ioutに依存しない。図7は、出力電流IOUTがI1からI2I1<I2に増加したときのスイッチングレギュレータ1Aの動作を示すタイミングチャートである。出力電流IOUTがI1からI2に増加すると、オン時間ton1とオン時間ton2との比率が変化するが、式14に従って検出電圧Von2が減少してオン時間ton2が減少するため、出力電流IOUTがI1であるときのスイッチング周波数fsw1と、出力電流IOUTがI2であるときのfsw2は等しくなる。さらに、図7からわかるように、出力電流IOUTがI1からI2に増加しても、出力電圧VOUTの時間平均値VOUTaは変化しない。また、式16から、入力電圧VIN及び出力電流IOUTが変化してもスイッチング周波数fswと出力電圧VOUTの時間平均値VOUTaが変化しないことがわかる。以上説明したように、本実施形態によれば、チップサイズ及び消費電流を従来技術に比較して増加させることなく、入力電圧VIN及び出力電流IOUTが変化してもスイッチング周波数fswと出力電圧VOUTの時間平均値VOUTaを一定に保ち、CPUなどの負荷回路10に高精度な電圧を供給できる。第2の実施形態の変形例.図8は、本発明の第2の実施形態の変形例に係るスイッチング時間制御回路3Cの構成を示す回路図である。図8において、スイッチング時間制御回路3Cは、第2の実施形態に係るスイッチング時間制御回路3Bに比較して、オンデューティ検出回路4Bに代えてオンデューティ検出回路4Bを備えたことを特徴としている。また、オンデューティ検出回路4Cは、オンデューティ検出回路4Bに比較して、スイッチ素子制御信号NDRVを反転してイッチ素子SW3のゲートに出力するインバータ45と、スイッチ素子制御信号NDRVを反転してスイッチ素子SW4のゲートに出力するインバータ46とをさらに備えた点のみが異なる。従って、図8において、第2の実施形態と同様に、スイッチ素子SW3はスイッチ素子SW2と連動し、かつスイッチ素子SW4はスイッチ素子SW1と連動するので、オンデューティ検出回路4Cは第2の実施形態と同様に検出電圧Von2を発生する。また、第2の実施形態において、スイッチ素子制御信号PDRV及びNDRVは、スイッチ素子SW1がオフするタイミングにおいてスイッチ素子SW2がオンし、かつスイッチ素子SW2がオフするタイミングにおいてスイッチ素子SW1がオンするように発生された。しかしながら、本発明はこれに限られず、スイッチ素子制御信号PDRV及びNDRVは、スイッチ素子SW1のオン期間の終了後、所定の期間だけスイッチ素子SW1及びSW2がオフした後、スイッチ素子SW2がオンし、スイッチ素子SW2のオン期間の終了後、所定の期間だけスイッチ素子SW1及びSW2がオフするように発生されてもよい。本変形例によれば、スイッチ素子SW3はスイッチ素子SW2のオン期間においてオンするように制御され、スイッチ素子SW4はスイッチ素子SW1のオン期間においてオンするように制御されるので、このような場合でも、第2の実施形態と同様に検出電圧Von2を発生できる。第3の実施形態.図9は、本発明の第3の実施形態に係るスイッチング時間制御回路3Dの構成を示す回路図である。本実施形態に係るスイッチング時間制御回路3Dは、第1の実施形態に係るスイッチング時間制御回路3に比較して、オンデューティ検出回路4に代えてオンデューティ検出回路4Dを備えたことを特徴としている。詳細後述するように、オンデューティ検出回路4Dは、基準電圧VRTを発生する基準電圧源44と、基準電圧源44に接続された一端を有し、スイッチ素子SW1と連動してオンオフするように制御されるスイッチ素子SW3と、スイッチ素子SW3の他端に接続され、充電電流Icpを出力する充電用の基準電流源47と、接地された一端を有しスイッチ素子SW2と連動してオンオフするように制御されるスイッチ素子SW4と、スイッチ素子SW4の他端に接続され、所定の放電電流Icnを出力する放電用の基準電流源48と、基準電流源47と基準電流源48との間の接続点C2と接地との間に接続されたコンデンサ43とを備え、オンデューティ検出回路4Dは、コンデンサ43の両端電圧を検出電圧Von1として出力したことを特徴としている。図9において、オンデューティ検出回路4Dは、インバータ41と、スイッチ素子SW3及びSW4と、所定の基準電圧VRTを出力する基準電圧源44と、容量Ciを有するコンデンサCiと、所定の充電電流Icpを出力する基準電流源47と、所定の放電電流Icnを出力する基準電流源48とを備えて構成される。スイッチ素子SW3と、基準電流源47と、基準電流源48と、スイッチ素子SW4とは、基準電圧源44と接地電圧との間に直列に接続され、基準電流源47と48との間の接続点C2はコンデンサ43を介して接地される。また、コンデンサ43の両端電圧は、検出電圧Von1としてコンパレータ53の反転入力端子に出力される。図9において、第1の実施形態と同様に、RSフリップフロップ22からの出力信号PSETはインバータ41を介してスイッチ素子SW3及びSW4の各ゲートに出力される。これに応答して、スイッチ素子SW3はスイッチ素子SW1と連動し、スイッチ素子SW1のオン期間にオンする。また、スイッチ素子SW4はスイッチ素子SW2と連動し、スイッチ素子SW2のオン期間にオンする。図9において、スイッチ素子SW1がオンしかつスイッチ素子SW2がオフしているとき、RSフリップフロップ22からの出力信号PSETの電圧レベルはハイレベルであるので、スイッチ素子SW3はオンしかつスイッチ素子SW4はオフする。このため、基準電圧源44はスイッチ素子SW3を介して基準電流源47に接続され、コンデンサ43は充電電流Icpで充電される。一方、スイッチ素子SW1がオフしかつスイッチ素子SW2がオンしているとき、RSフリップフロップ22からの出力信号PSETの電圧レベルはローレベルであるので、スイッチ素子SW3はオフしかつスイッチ素子SW4はオンする。このため、コンデンサ43の一端は基準電流源48及びスイッチ素子SW4を介して接地され、コンデンサ43は放電電流Icnで接地電位に放電される。スイッチ素子SW3とSW4とがオンとオフを繰り返して、時間Te≫Ri×Ciが経過すると、第1の実施の形態と同様に、スイッチ素子SW1のオンデューティton1/ton1ton2に比例する検出電圧Von1式11参照。が発生される。一般に、スイッチングレギュレータは回路を駆動するための基準電流源を備えているので、この基準電流源を基準電流源47及び48として利用できる。このため、本実施形態に係るオンデューティ検出回路4Dは、第1の実施形態に係るオンデューティ検出回路4に比較して、より小さな面積で実現できる。さらに、スイッチ素子SW3がオンしたときの充電電流Icpと、スイッチ素子SW4がオンしたときの放電電流Icnとをそれぞれ別個に設定することで、検出電圧Von1のレベルを任意に設定できる。このため、検出電圧Von1のレベルを小さく設定するほど、コンパレータ53への入力電圧を小さくできるので、第1の実施形態に比較して、小さい面積及び低消費電流のコンパレータ53を用いることができる。なお、上述したオンデューティ検出回路4A,4B,4C及び後述するオンデューティ検出回路4Eにおいて、本実施形態と同様に、積分抵抗42を削除し、スイッチ素子SW3と接続点C1との間に基準電流源47を接続し、接続点C1とスイッチ素子SW4との間に基準電流源48を接続してもよい。第4の実施形態.図10は、本発明の第4の実施形態に係るスイッチング時間制御回路3Eの構成を示す回路図である。本実施形態に係るスイッチング時間制御回路3Eは、第1の実施形態に係るスイッチング時間制御回路3に比較して、オンデューティ検出回路4に代えてオンデューティ検出回路4Eを備えたことを特徴としている。また、オンデューティ検出回路4Eは、オンデューティ検出回路4に比較して、基準電圧VRTを分圧してスイッチ素子SW3に出力するための分圧回路49をさらに備えたことを特徴としている。ここで、分圧回路49は、基準電圧源44と接地との間に直列に接続された抵抗491及び492を備えて構成される。従って、図10において、コンデンサ43は、分圧後の基準電圧VRTにより充電されるので、オンデューティ検出回路4Eから出力される検出電圧Von1は、抵抗491の抵抗値Rv1と、抵抗492の抵抗値Rv2とを用いて、次式で表される。例えば、基準電圧VRTとしてバンドギャップリファレンス回路からの出力電圧を用いた場合、基準電圧VRTは1.26Vである。本実施形態によれば、抵抗491及び492を用いて基準電圧VRTを分圧するので、第1の実施形態に比較して検出電圧Von1の最大値は小さくなる。このため、コンパレータ53の入力電圧範囲が小さくなり、第1の実施形態に比較して消費電流及び回路面積を小さくできる。また、第1の実施形態に比較してより低い入力電圧VINでも動作できる。なお、上述したオンデューティ検出回路4A,4B,4C及び4Dにおいて、本実施形態と同様に、基準電圧源44とスイッチ素子SW3との間に分圧回路49を接続してもよい。"