"補助加熱されている半導体基板の補助加熱されている裏面とは反対側の表面に0.1m秒以上100m秒以下のパルス幅を有するフラッシュランプ光を照射し、その照射エネルギーによって熱処理する工程を、前記半導体基板の補助加熱されている裏面の面積をWS、該面と接触するサセプタと該面との接触面積をCSとすると、気圧値Pが0.01-0.005CS/WS≦P≦0.4-0.2CS/WSkgfcm2の関係を満たす減圧状態下で実行することを特徴とする半導体装置の製造方法。前記半導体基板をホットプレート上のサセプタ上に載置し、前記補助加熱のために前記半導体基板の裏面を前記ホットプレートにより加熱することを特徴する請求項1記載の半導体装置の製造方法。前記サセプタの表面上の複数箇所に前記半導体基板の裏面と接触させるための支持部を設け、前記サセプタと前記半導体基板の裏面との間に空気層を形成することを特徴とする請求項1記載の半導体装置の製造方法。発明が解決しようとする課題は、超高速アニールプロセスにおける加熱応力によるウェハ破壊の頻度を抑圧することが可能な半導体装置の製造方法を提供することである。実施形態の半導体装置の製造方法は、補助加熱されている半導体基板の補助加熱されている裏面とは反対側の表面に0.1m秒以上100m秒以下のパルス幅を有するフラッシュランプ光を照射し、その照射エネルギーによって熱処理する工程を、前記半導体基板の補助加熱されている裏面の面積をWS、該面と接触するサセプタと該面との接触面積をCSとすると、気圧値Pが0.01-0.005CS/WS≦P≦0.4-0.2CS/WSkgfcm2の関係を満たす減圧状態下で実行する。以下、図面を参照して本発明の実施形態について詳細に説明する。図面において、対応する部分には対応する符号を付し、同一又は類似の部分には同一又は類似の符号で示している。第1の実施形態第1の実施形態に係る熱処理装置100の構成を図1に示す。本実施形態においては、半導体基板の裏面を補助加熱する複数の補助加熱源を用いて、半導体基板の中心部より外周部がより高い温度となるように補助加熱した状態で、フラッシュランプ光を照射して活性化熱処理を行う。熱処理装置100は、処理室1、処理室1に接続されたガス供給系2、処理室1に上部からフラッシュランプ光を照射する光源3、光源3を電源9を介して制御する制御装置4を備えている。処理室1の上部には透明窓5が取り付けられており、その上に備えられている光源3からのフラッシュランプ光が透明窓5を透過して処理室1の内部に配置された半導体基板31を照射加熱できるようになっている。処理室1内の底部には、半導体基板31を載置する基板ステージ7が配置されている。処理室1は、例えばステンレススチール等の金属製であり、Siウェハ等の半導体基板31に注入された不純物を活性化するための熱処理が行われる。基板ステージ7の材料としては、アルミニウムナイトライドAlN、シリコンカーバイドSiC、石英等が用いられる。基板ステージ7の内部には、半導体基板31を補助加熱するための、各々が半導体基板31の全体の面積よりも小さい複数の補助加熱源8が設けられている。光源3からのフラッシュランプ光が半導体基板31の表面に照射されるときに、補助加熱領域の温度バランスを可変させるように補助加熱源8を点灯させることができる。それにより、半導体基板31の面内を領域毎に温度を変えてアニールすることが可能となる。補助加熱源8としては、ニクロム線等の埋め込み金属ヒーターやハロゲンランプの赤外加熱ランプ等が用いられる。制御装置4は複数の補助加熱源8を制御することにより、半導体基板31の温度を制御する。フラッシュランプ等の光源3は、合成石英等の透明窓5を介して、半導体基板31表面をパルス状に光照射して加熱する。パルス電源等の電源9は、フラッシュランプ等からなる光源3を約0.1m秒~100m秒の極短パルス幅で駆動する。電源9は、制御装置4により、光源3の出射光のパルス幅及び照射エネルギーを制御する。光源3の照射エネルギー密度は、例えば、15Jcm2~40Jcm2の範囲、望ましくは20Jcm2~34Jcm2の範囲である。なお、透明窓5は、半導体基板31を照射する光源3の出射光を透過させると共に、処理室1を光源3から隔離して気密性を保持する役割も有している。図2に、光源3に用いられるXeフラッシュランプによる加熱による時間を横軸とした温度変化の様子を示す。例えば、図2に示されるように、Xeフラッシュランプによる加熱では、最高到達温度が約1300°Cで、半値幅が約1m秒の温度プロファイルが得られる。Xeフラッシュランプでは、従来のRTAで使用されるハロゲンランプ等の赤外線ランプに比べて急峻な温度上昇と温度降下が実現できる。なお、半導体基板31の表面温度は、高速パイロメータにより測定している。一般に、フラッシュランプ光では、450°C~1300°C間の昇降温時間は、0.1m秒~100m秒、望ましくは0.5m秒~50m秒の間である。それに対して、例えば、ハロゲンランプ光では、450°C~1300°C間の昇降温時間は10秒以上、例えば約15秒である。その上、900°C~1300°Cの100°C間の昇降温時間が2~3秒必要である。本実施形態に係る半導体装置の製造方法を、半導体装置のLSI素子となるCMOSトランジスタ300の製造工程を例にして説明する。まず、図3aに示すように、p型シリコンSi基板31のnMOS領域内にpウェルwell層32を形成し、pMOS領域内にnウェル層33を形成する。pウェル層32の周囲とnウェル層33の周囲に素子分離領域34を形成する。そして、シリコン基板31の表面にゲート絶縁膜35になるシリコン酸化膜を形成する。次に、図3bに示すように、ゲート絶縁膜35上にゲート電極36となる多結晶シリコン膜を成膜する。そして、多結晶シリコン膜を反応性イオンエッチングRIE法によって選択的にエッチングし、ゲート電極36を形成する。次に、図3cに示すように、ゲート電極36をマスクとして、活性層イオン注入工程が実施される。まず、右側のpMOS領域をフォトレジスト膜でマスクする図示せず。そして、nMOS領域の半導体基板31が露出した表面にイオン注入法により、n型不純物となるV族原子、例えばAsが注入される。Asのイオン注入の条件は、例えば加速エネルギーが2keVで、ドーズ量が1×1015cm-2である。次にpMOS領域のフォトレジスト膜を除去して、nMOS領域をフォトレジスト膜でマスクする図示せず。そして、pMOS領域の半導体基板31が露出した表面にイオン注入法により、p型不純物となるIII族原子、例えばBが注入される。Bのイオン注入の条件は、例えば加速エネルギーが0.5keVで、ドーズ量が1×1015cm-2である。そしてnMOS領域のフォトレジスト膜を除去する。以上の2度のイオン注入の結果、ゲート絶縁膜35の両端及び素子分離領域34の間に、図3cに示されるように、半導体基板31の表面から約15nmの深さの不純物注入層37が形成される。その後、半導体基板31を、図1に示した熱処理装置の基板ステージ7に載置する。これから行う活性化熱処理において、半導体基板31は、基板ステージ7の複数の補助加熱源8を制御装置4が制御することによって中心部と外周部で温度差を有するように裏面側から補助加熱される。具体的には、例えば半導体基板31の中心が450°C、外周部が460°C~580°Cとなるように補助加熱される。この外周部は、半導体基板31の直径の1~5に相当する幅を有する外縁部のドーナッツ状の非素子領域である。上記補助加熱によって外周部は、フラッシュランプによる半導体基板31の最高到達温度である約1300°Cの1~10に相当する約10°C~130°Cだけ中心部より高温に加熱される。活性化熱処理における補助加熱では、半導体基板31は、一般には例えば、中心部の温度が300°C~700°C、望ましくは400°C~600°Cの範囲で補助加熱されている。補助加熱時間は、例えば10秒~120秒程度が望ましい。補助加熱は、半導体基板31にダメージが誘起されない温度と時間に設定される。補助加熱温度が300°Cより低いと、フラッシュランプ光による加熱時に最高到達温度が900°C未満となる場合がある。また、補助加熱温度が700°Cを超えると、到達温度が1400°Cより高くなる場合がある。いずれの場合も以下に述べるように問題がある。半導体基板31に対して、上述した中心と外周部で温度差を有する補助加熱温度を維持した状態で、光源3のフラッシュランプ光が半導体基板31の表面側から、例えばパルス幅が1ms及び照射エネルギーが30Jcm2の条件で照射されて、活性化熱処理が実行される。イオン注入された不純物の活性化熱処理において、光源3のフラッシュランプ光による昇降温時間が0.1m秒未満であれば、最高到達温度が900°C未満となり、半導体基板31に注入された不純物の活性化が不十分となる。また、昇降温時間が100m秒を超えると、到達温度が1400°Cを超えてしまったり、1000°C以上の高温に曝されている時間が長くなってしまう。その結果、半導体基板31に注入された不純物の拡散のために、半導体基板31の表面近傍に浅いpn接合を形成することが困難となる。本実施形態で光源3に用いられるXeフラッシュランプでは、図2に示したように、450°C~1300°C間の昇降温時間は、約3m秒である。また、900°C~1300°C間の昇降温時間は、例えば約1m秒である。本実施形態によれば、半導体基板31に注入された不純物の活性化熱処理を、例えば900°C以上の高温で極短時間で実施することができる。したがって、活性化熱処理による不純物の拡散長を5nm以下に抑制して、浅いpn接合の形成が可能になる。しかし、900°C以上の高温で極短時間の昇降温サイクルでは、半導体基板31に熱応力起因のスリップや転位等の結晶欠陥が発生しやすい。さらに、光源3のXeフラッシュランプの発光スペクトルは白色光に近く、図4に示すように、主な強度ピーク波長は、400nm~500nmである。フラッシュランプ光の強度ピークを含む波長の範囲、例えば1μm以下の範囲の光は、半導体基板31の表面から約0.1μmの深さの範囲の領域で吸収される。従って、半導体基板31表面から数10μmの深さの範囲の領域では局所的に急激な温度上昇が生じる。その結果、半導体基板31の内部では熱応力が増加し、半導体基板31にスリップあるいは転位等のダメージが助長され、半導体基板31の破損に繋がる。このように、光源3による極短時間の加熱処理では、基板内部に発生する熱応力が大きいため、半導体基板31の割れ耐性を確保することが困難となる。本実施形態におけるイオン注入不純物の活性化熱処理では、図5に示すように、半導体基板31の外周部を中心部よりも温度が高くなるように基板ステージ7内の補助加熱源8図5では示さずを制御させた状態で、フラッシュランプ3を点灯させて超高速アニールを実施した。なお図5において、処理室1及び透明窓5の記載は省いてある。このときの、ダメージの発生を抑制しかつ所望の活性化率を達成するための条件は、半導体基板31の中心部の補助加熱温度に依存したフラッシュランプ光の照射エネルギー密度の熱処理条件領域として、図6のプロセス条件領域として示される。すなわち、フラッシュランプ光の照射エネルギー密度がプロセス条件領域の下限以下では不純物の活性化が不十分となり、イオン注入欠陥のない良質な低抵抗層を形成することができない。逆に、照射エネルギー密度がプロセス条件領域の上限以上では半導体基板31にスリップ、転位、破損等のダメージが発生してしまう。本実施形態においては、図5に示されるように半導体基板31の外周部が中心部よりも高温になるように、予め補助加熱されている。そのため、基板上面側に配置されている複数のフラッシュランプ3を同じ温度バランスに設定していたとしても、熱は半導体基板31の外周部から逃げにくく、中心部よりも高温になることが期待される。本実施形態の条件でアニールした場合の半導体基板のシート抵抗分布を図7に示す。図7からわかるように、ウェハの中央部701ではシート抵抗が高く、実効アニール温度が低くなっているが、基板の直径の1~5に相当する幅を有する外周部702の非素子領域においてはシート抵抗が低く、実効アニール温度が高くなっていることが示唆される。すなわち、応力の観点からみると、本実施形態においては中心部が低温で外周部が高温となるために、半導体基板の外周部では圧縮compressiveの応力が働くことになり、基板の破損は免れると考えられる。このように、本実施形態によれば、図6に示すように、超高速アニールプロセスにおけるプロセスウィンドウ照射エネルギー密度の許容幅が拡大し、安定かつ高性能な半導体装置の製造が実現できる。以上説明した活性化熱処理により、不純物注入層37に注入されたAsとBが格子位置に置換して取り込まれて活性化する。その結果、図3dに示すように、ゲート絶縁膜35の両端及び素子分離領域34の間にn型及びp型の活性層38が形成される。次に、酸化シリコンSiO2膜39及び窒化シリコンSi3N4膜60を減圧気相成長LPCVD:LowPressureChemicalVaporDeposition法により順次堆積する。RIE法により、SiO2膜39及びSi3N4膜60をエッチングし、ゲート電極36とゲート絶縁膜35の側面に選択的に残置させる。このことにより、図3eに示すようなSiO2膜及びSi3N4膜からなる側壁スペーサ39、60が形成される。次に、図3fに示すように、ゲート電極36と側壁スペーサ39、60をマスクとして、pウェル層32の表面にn型不純物となるV族原子、例えばPをイオン注入する。Pのイオン注入条件は、例えば加速エネルギーが7keVで、ドーズ量が3×1015cm-2である。次にnウェル層33の表面にp型不純物となるIII族原子、例えばBをイオン注入する。Bのイオン注入の条件は、例えば加速エネルギーが2keVで、ドーズ量が3×1015cm-2である。以上のイオン注入により、図3fに示すようなゲート電極36の端部から離間し素子分離領域34に接したソースドレイン不純物領域61が形成される。また、これらのイオン注入により、ゲート電極36の中にも対応する不純物イオンが注入される。そして再び、半導体基板31を、図1に示した熱処理装置の基板ステージ7に載置する。ここで行う活性化熱処理も、図3dで行った活性化熱処理と条件は同じである。基板ステージ7の複数の補助加熱源8により半導体基板31が裏面側から、例えば中心部が450°C、外周部が460°C~580°Cとなるように補助加熱される。半導体基板31に対してこの補助加熱状態を維持しながら、光源3のフラッシュランプ光が半導体基板31の表面側から、例えばパルス幅が1ms及び照射エネルギーが30Jcm2の条件で照射される。この活性化熱処理により、不純物注入層61に注入されたPとBが格子位置に置換して取り込まれ、活性化する。その結果、図3gに示すように、ゲート絶縁膜35の両端及び素子分離領域34の間にn型及びp型の活性層62が形成される。この後引き続き、図示しない層間絶縁膜形成工程により、半導体基板31の表面に、例えばSiO2等の層間絶縁膜を堆積する。そして、ゲート電極36、及びソースドレイン領域に対応するn型及びp型の活性層62の上の層間絶縁膜に、コンタクトホールがそれぞれ開口される。それぞれのコンタクトホールを介して、ゲート電極36、及びn型及びp型の活性層62に配線が接続される。このようにして半導体装置300が製造される。本実施形態との比較のため、図8に示すように、半導体基板31の面内温度分布が均一になるように補助加熱源8を制御させた状態で、フラッシュランプ3を本実施形態同様に点灯させて超高速アニールを実施した比較例の場合について、以下に説明する。比較例では、超高速アニールの実施後に半導体基板31が破損し、また半導体基板31の外周部を観察すると、スリップが高密度に発生していることが分かった。さらに、実験を継続して、スリップ等基板ダメージ発生の観点から、半導体基板31の中心部の基板補助加熱温度と照射エネルギーとの関係について調査した結果、図9に示すように、プロセス条件領域のプロセスウィンドウ照射エネルギー密度の許容幅が1/2以下に縮小していることが分かった。比較例においては、補助加熱源8によっては、半導体基板31の面内温度分布は均一になるように保持されている。しかし、半導体基板31の上面からのフラッシュランプ3による加熱においては、半導体基板の中心部と外周部とではフラッシュランプを望む立体角が異なるため中心部の方が高温になりやすく、外周部は外気に曝されていることもあり熱が逃げやすい。従って、同じ温度バランスで補助加熱温度が設定されていた場合には、上面からのフラッシュランプ3による加熱と組み合わせると、中心部よりも外周部が低温になる。比較例の方法でアニールした場合の基板のシート抵抗分布を図10に示す。図10より、ウェハの中央部1001ではシート抵抗が低く、実効アニール温度が高くなっているが、外周部1002ではシート抵抗が高く、実効アニール温度が低くなっていることが示唆される。すなわち、応力の観点からみると、比較例のようなアニール方法では中心部が高温で外周部が低温となるために、半導体基板の外周部では引っ張りtensileの応力が働くことになる。その結果、半導体基板は外周部にスリップ、転位を誘発しやすくなり、ついには亀裂の進展に至ると考えられる。一般に、半導体基板は、外周部から割れやすいことが、高速カメラの撮影で実証されており、基板の割れは引っ張りの応力をトリガーにして起こると考えられる。上記において本実施形態は、例えばn型不純物としてはリンPあるいは砒素As、p型不純物としてはボロンB等のイオン注入された不純物の活性化熱処理工程を用いて説明した。しかしながら、上に説明した熱処理工程としては、不純物の活性化熱処理工程に限定されない。例えば、酸化膜、窒化膜等の絶縁膜形成やアモルファスSiあるいはポリpolySi結晶の単結晶化あるいは大型化等の熱処理工程に適用できることはいうまでもない。第2の実施形態第2の実施形態に係る半導体装置の製造方法においては、図1に示した熱処理装置100により熱処理を行う際に、第1の実施形態とは異なり半導体基板の補助加熱側ではなく、複数からなるフラッシュランプ側で熱処理条件の温度バランスを調整して、半導体基板の中心部より外周部がより高い温度となるようにする。即ち、図1における光源3が、図11に示すように、複数のフラッシュランプ111及び112で構成されている。図11は、半導体基板31から光源3をみた様子を示している。各々のフラッシュランプ111及び112は0.1m秒以上100m秒以下のパルス幅を有するフラッシュランプ光を照射する。本実施形態においては、外側のフラッシュランプ112が照射する光強度を、内側のフラッシュランプ111が照射する光強度よりも高めるように制御する。これにより、第1の実施形態と同様に半導体基板31の直径の1~5に相当する幅を有する外周部の非素子領域が、中心部より1~10高温に加熱することが可能となる。この場合、補助加熱源8は複数ある必要はなく、基板の面積と同様な大きさの単一の補助加熱源8によって、半導体基板31の裏面を均一に加熱していてかまわない。また、本実施形態の変形例としては、図12に示すように、フラッシュランプ3の半導体基板31側とは反対側の背後に存在してフラッシュランプ光を半導体基板31側に反射させるためのランプリフレクタ反射板12の反射率を面内で変更してもよい。具体的には、半導体基板31の中央部に反射光を到達させるランプリフレクタ12の領域に、反射率を低下させる材料を貼り付けたり、研磨等によりその部分の光沢を下げたりすることにより、中央部に向かう光より外周側に向かう光の反射率が高くなるように設計してある。さらにまた、本実施形態の他の変形例としては、図13に示すように、光源3を構成する並列した複数のフラッシュランプの内、両外側のフラッシュランプが照射する光強度を、内側のフラッシュランプが照射する光強度よりも高める。さらに半導体基板31の裏面側の補助加熱源を複数のフラッシュランプの並列方向とは垂直方向に並んでいる複数のハロゲンランプに置き換え、複数のハロゲンランプの内、両外側のハロゲンランプが照射する光強度を、内側のハロゲンランプが照射する光強度よりも高める。このように半導体基板31の表裏の両面から外周部を選択的に高温に加熱しても良い。第3の実施形態第3の実施形態に係る半導体装置の製造方法においては、第1及び第2の実施形態とは異なり、装置側でアニール条件を制御することなく、半導体基板側で外周部におけるフラッシュランプ光に対する吸収率を向上させる点に特徴がある。一般に、半導体基板の主表面中央部にはパターン素子部が形成されるが、外周部は無パターン部となるか、寸法の粗いダミーパターンが形成されるに留まる。さらに、フラッシュランプのような可視光領域に光源をもつスペクトルでは、装置側で同一アニール条件に設定しても、パターンがより密集した領域で実効温度は高くなるため、基板外周部では温度が低くなる傾向にある。すなわち、これまでの半導体装置の製造方法では、必然的に半導体基板がフラッシュアニール時に割れやすいようなアニール方法になっていた。そこで、本実施形態においては、図14に示されるように、半導体基板の製品となるパターン素子部が形成されない外周部140に、0.1m秒以上100m秒以下のパルス幅を有するフラッシュランプ光に対する吸収率が高くなるような膜を成膜することによって温度を高め、基板の破損を抑制することが可能になる。パターン素子部が形成された半導体基板の中央部の吸収率は概ね80~85に対し、例えば、直径の1~5に相当する幅を有する非素子領域である外周部140にカーボンcarbon膜を成膜することで、その領域の吸収率は90になる。また、別の方法として外周部140に、酸化膜SiO2、窒化膜Si3N4、またこれらを組み合わせた積層膜である多層酸化窒化膜等の多層絶縁膜を形成しても吸収率を向上させることができる。例えば、図15に示すように、屈折率n=4~5の半導体基板150の上にn=2のSi3N4膜151を40nm、n=1.4のSiO2膜152を60nm順次積層させることによって、フラッシュランプ光に対する吸収率は88になる。一般に、フラッシュランプ光の波長λと膜の屈折率nとの比を単位とした膜厚と反射率との関係は図16に示したようになる。従って、図17に示したように、半導体基板170の上に、屈折率n2で膜厚d2の第2の膜171及び屈折率n1で膜厚d1の第1の膜172を順次形成した構造の場合、フラッシュランプ光の最大強度の波長をλとすると、反射率を低くして吸収率を高めることができる多層絶縁膜の膜厚と屈折率の関係は以下のようなものとなる。nair<n1<n2<nSiλλ<d1<λλλλ<d2<λλ1ここで、nairは大気の屈折率、nSiはシリコン基板の屈折率、j、kは正の整数である。さらに、半導体基板の吸収率を向上させる手段としては、中央部のパターン素子部よりも素子寸法が密なダミーパターンを外周部に形成する方法もある。実験結果によると、パターン密度を1.5倍上げることで吸収率は約4向上することが確認できている。以上、本実施形態によれば、製品として必要なパターン素子領域内のシート抵抗の面内分布の標準偏差σを1未満に抑えたまま、外周部の所望な領域に限定してアニール温度を高くすることができる。そのため、製品として必要なパターン素子部での熱処理温度の面内均一性の向上を図りながらフラッシュアニール時の基板破損を回避することが可能となる。したがって、半導体装置の電気的特性のばらつきを抑制しつつ、熱処理工程の歩留まりを向上させることができる。また、以上説明した第1乃至第3の実施形態において、高温にすべき外周部は、直径の1~5の幅に相当する外縁部のドーナッツ状の領域で、中心部より1~10高温にすることで、半導体基板の破損が抑制できることが実験結果に基づいて分かっている。即ち、直径よりも1未満の幅の領域では、小面積ゆえに中心部よりも高温にしても効果がない。他方、5以上の幅の領域では、逆に面積増加に伴う熱応力量の増加により、割れ耐性の確保は困難になり、その上、外周部に近い製品ほどその品質に悪影響を受けることが分かっている。さらに、外周部の温度が中央部の温度より高い比率が、1未満だと引っ張りtensileの応力成分が消失し始めた段階であるため、プロセスウィンドウを十分に確保できない。一方、10以上だと外周部にかかるのは圧縮compressiveの応力であるが、温度差の開きが大きくなることで、スリップと転位が多発し、外周部により近い製品の品質ほど悪影響を受けることが分かった。以上説明したように、本実施形態においては、図1の光源3としてXeフラッシュランプを用いている。しかし、光源3はXeフラッシュランプに限定されるものではなく、例えば、他の希ガス、水銀、及び水素を用いたフラッシュランプ、エキシマレーザー、YAGレーザー、一酸化炭素ガスCOレーザー、及び二酸化炭素CO2レーザー等のレーザー、あるいはXeアーク放電ランプ等のような高輝度発光が可能な光源であっても良い。また、フラッシュランプとして、複数のランプエレメントを有する構造で説明しているが、フラッシュランプの構造は限定されない。例えば、シングルエンド型のフラッシュランプであっても良い。以上説明したように、第1乃至第3の実施形態に係る半導体装置の製造方法においては、半導体基板の外周部をより高温に加熱することで、外周部の引っ張りtensile応力が低減し、ウェハ割れ耐性の向上に繋がる。また、製品部以外の外周部にフラッシュランプ光に対する吸収率を向上させる膜、或いは中心の製品部よりも素子寸法が密なダミーパターンを形成することで、製品部の面内均一性を損なわずに、ウェハ全面を加熱することができる。従って、大面積を有する基板に対して、急激な温度上昇に対する基板の熱応力耐性が向上するため、プロセスウィンドウが広がり、プロセスの安定化に繋がる。さらに、半導体素子の電気特性の面内均一性が改善されることに加え、微細化が容易になるため高性能なMOSトランジスタを製造することが可能となる。第4の実施形態第4の実施形態に係る半導体装置の製造方法を以下に説明する。本実施形態においては、半導体基板を配置するチャンバー内を減圧にした状態で、半導体基板にフラッシュランプ光を照射して活性化熱処理を行う。ここでは、エクステンション領域を後作りするCMOSトランジスタ400の製造工程を例にして説明する。まず、図18aに示すように、p型シリコンSi基板41のnMOS領域内にpウェルwell層42を形成し、pMOS領域内にnウェル層43を形成する。pウェル層42の周囲とnウェル層43の周囲に素子分離領域44を形成する。そして、シリコン基板41の表面にゲート絶縁膜45になるシリコン酸化膜を形成する。次に、図18bに示すように、ゲート絶縁膜45上に多結晶シリコン膜からなるゲート電極46を成膜する。そして、多結晶シリコン膜を反応性イオンエッチングRIE法によって選択的にエッチングし、ゲート電極46を形成する。次に、窒化シリコンSi3N4膜47を減圧気相成長LPCVD:LowPressureChemicalVaporDeposition法により順次堆積する。RIE法により、窒化シリコン膜47をエッチングし、ゲート電極46とゲート絶縁膜45の側面に選択的に残置させる。このことにより、図18cに示すような窒化シリコン膜からなる側壁スペーサ47が形成される。次に、n型ウェル層43の表面をフォトレジスト膜でマスクする図示せず。そして、ゲート電極46と側壁スペーサ47をマスクとして、p型ウェル層42の表面にn型不純物となるV族原子、例えば砒素Asをイオン注入することによりソースドレイン不純物領域48を形成する図18d。イオン注入の条件は、加速エネルギー20keV、ドーズ5×1015cm-2である。フォトレジスト膜を除去した後、今度は、p型ウェル層42の表面を同様にフォトレジスト膜でマスクする図示せず。そして、ゲート電極46と側壁スペーサ47をマスクとして、n型ウェル層43の表面にp型不純物となるIII族原子、例えば硼素Bをイオン注入することによりソースドレイン不純物領域49を形成する。イオン注入の条件は、加速エネルギー3keV、ドーズ5×1015cm-2である。以上のプロセスにより、図18dに示すように、ゲート電極46の端部から離間し素子分離領域44に接したソースドレイン不純物領域48及び49が、シリコン基板41内に形成される。また、これらのイオン注入により、ゲート電極46の中にも対応する不純物イオンが注入される。次に、ハロゲンランプを熱源として、シリコン基板41の活性化熱処理であるスパイクRTAspikeRTAを行う図示せず。スパイクRTA処理の条件は、1050°Cとする。この活性化熱処理により、ゲート電極46に注入された不純物をゲート絶縁膜45の界面まで拡散させることができ、イオン注入でシリコン基板41に発生した結晶欠陥を消滅させることができる。次に、図18eに示すように、熱燐酸を用いて窒化シリコンからなる側壁スペーサ47を除去する。次に、pMOS領域をフォトレジスト膜でマスクする図示せず。そして、nMOS領域のゲート電極46をマスクとして、シリコン基板41の表面のp型ウェル層42の表面にn型不純物となるV族原子、例えば砒素Asをイオン注入することによりソースドレインエクステンション不純物領域50を形成する図18f。イオン注入の条件は、加速エネルギー2keV,ドーズ1×1015cm-2である。フォトレジスト膜を除去した後、今度は、p型ウェル層42の表面を同様にフォトレジスト膜でマスクする図示せず。そして、ゲート電極46をマスクとして、n型ウェル層43の表面にp型不純物となるIII族原子、例えば硼素Bをイオン注入することによりソースドレインエクステンション不純物領域51を形成する。イオン注入の条件は、加速エネルギー0.5keV,ドーズ1×1015cm-2である。以上のプロセスにより、図18fに示すようなゲート電極46と素子分離領域44に隣接した浅いソースドレインエクステンション不純物領域50及び51が、シリコン基板41内に形成される。次に、図18gに示すように、フラッシュランプを熱源として、活性化熱処理を行う。このアニール処理は、図19に示すように、シリコン基板41をホットプレート191上のサセプタ192に載せて裏面側から補助加熱し、その状態でフラッシュランプ光源3から放射された光によって、シリコン基板41の表面側から加熱することにより実行される。活性化熱処理が行われるチャンバー190の上部には透明窓5が取り付けられており、その上に備えられている光源3からのフラッシュランプ光が透明窓5を透過してシリコン基板41を照射加熱できるようになっている。フラッシュランプ光源3から放射された光は、0.1ミリ秒以上100ミリ秒以下のパルス幅を有する閃光であり、この光源3により超高速アニ-ルが実行される。本実施形態においては、活性化熱処理を行うチャンバー190内を0.1kgfcm2の減圧にして、シリコン基板41を500°Cで補助加熱している間に、パルス幅1msを有する光を30Jcm2のエネルギー密度で照射した。この場合、シリコン基板41の補助加熱温度は、概ね200°Cから900°Cまでの範囲であることが好ましく、より望ましくは、400°Cから600°Cであることが好ましい。補助加熱温度が低すぎると、表面から高い光強度で加熱する必要がある。従って、シリコン基板41の内部に発生する熱応力が増大し、スリップや転位等の結晶欠陥を誘発してしまうので好ましくない。逆に、補助加熱温度が高すぎると、不純物が拡散してしまうため、これもまた好ましくない。また、補助加熱により、シリコン基板41の内部にスリップ、転位等のダメージが発生する可能性は少ないが、補助加熱では、シリコン基板41が変形しないように、昇温速度を極力遅くした方が良く、例えば、20°Cs以下であることが望ましい。これよりも、昇温速度が速いと、シリコン基板41に反りが発生しやすく、反った状態でフラッシュランプ光を照射すると、シリコン基板41が破損しやすくなるためである。補助加熱手段としては、ホットプレートの代わりに、赤外線ランプの一つであるハロゲンランプ等の他の加熱手段を使用することもできる。シリコン基板41の表面の上方から照射されたキセノンフラッシュランプ光は、図18gにおいて、ゲート電極46とシリコン基板41内のエクステンション領域50及び51とソースドレイン領域48及び49で吸収される。キセノンフラッシュランプ光を吸収したゲート電極46とエクステンション領域50及び51、ソースドレイン領域48及び49は昇温して、瞬間的に1100°Cを超えると考えられる。この温度まで昇温されることにより、ゲート電極46とエクステンション領域50及び51、ソースドレイン領域48及び49に注入された不純物は電気的に活性化される。この活性化によって、ゲート電極46、エクステンション領域50及び51、ソースドレイン領域48及び49は低抵抗化される。次に、図18hに示すように、成膜温度600°C以下の減圧気相成長LPCVD法によって、窒化シリコンSi3N4膜あるいは酸化シリコンSiO2膜52を堆積する。次に、図18iに示すように、RIE法により窒化シリコン膜あるいは酸化シリコン膜52をエッチングし、ゲート電極46とゲート絶縁膜45の側面に選択的に残置させる。このことにより、窒化シリコン膜あるいは酸化シリコン膜からなる側壁スペーサ52が形成される。この側壁スペーサ52は、後工程のNiシリサイド反応防止の役目を果たす。図18i以降の製造工程については特に図示しない。その後、更にゲート電極46とソースドレイン領域48及び49の上にNiを成膜してRTAによりシリサイド化させ、硫酸加水で未反応のNiを除去した後、層間絶縁膜となるシリコン酸化膜を堆積し、コンタクトホールを開口する。コンタクトホールを介してゲート電極46及びソースドレイン領域48及び49に配線を接続する。以上のようにして、20nm以下の浅いエクステンション不純物領域を有するMOS構造を含む半導体装置400を完成させる。この後、エクステンション領域50及び51のシート抵抗値を測定すると、本実施形態においてこれらは十分低くなっており、不純物領域の活性化が十分進行していることが確認された。シリコン基板41に配置された複数の素子におけるこれらシート抵抗の面内ばらつきσも1未満に抑えられていた。さらに、エクステンション領域50及び51の深さ方向の不純物プロファイルを、二次イオン質量分析法SIMSSecondaryIonMassSpectroscopyにて測定した。その結果、接合深さ15nmの浅い拡散層が形成できており、不純物の拡散が抑制されていることが分かった。また、エクステンション領域50及び51の結晶状態、主としてアニール処理後における結晶欠陥、転位の有無を、透過型電子顕微鏡TEMTransmissionElectronMicroscopeを用いて観察した。その結果、アニール処理後のエクステンション領域50及び51には、結晶欠陥、転位などは観察されなかった。本実施形態と比較するために、図18gで行う活性化熱処理を、チャンバー内の圧力Pのみ変えて、P=1kgfcm2の常圧下比較例1及びP=0.001kgfcm2の減圧下比較例2で行った。他の条件は本実施形態と同じである。この結果、比較例1及び比較例2によるアニール方法に比べて本実施形態のアニ-ル方法によって活性化熱処理を行った方が、被処理半導体基板は割れにくくなる傾向があることが判明した。具体的には、本実施形態によるアニール方法では、処理枚数100枚の中で1枚もウェハが割れずに処理することができた。それに対し、比較例1によるアニール方法では、処理枚数100枚の中で23枚のウェハが1cm角程度の欠片にまで粉砕された。さらに、粉砕されずに原型を留めたウェハにおいても、50以上の割合でウェハが大きく反ったり、あるいは半導体層にスリップ転位が観測されるなど、ダメージを受けていることが分かった。また、比較例2によるアニール方法でも、処理枚数100枚の中で8枚のウェハ割れが観測されたが、比較例1の粉砕状態とは異なり、ウェハが大きく2~5片程度に割れるという状況であった。以上の結果等に基づいて、横軸に基板補助加熱温度T°C、縦軸に照射エネルギー密度EJcm2をとって、ウェハがダメージ破損、スリップ転位を受ける頻度が1以下になる境界線を、本実施形態の場合、比較例1及び2の場合について示したのが、図20である。境界線より上側でダメージを受ける頻度が1より大きくなる。また、一緒に示される点線は、エクステンション領域50及び51の注入欠陥が十分回復したかどうかの境界線を示す。この境界線の上側は、500nm×500nm内の視野に2次欠陥が1個もないアニ-ル条件となっている。一方、境界線の下側は、注入欠陥の回復が不十分な領域である。従って、点線と実線との間の領域が、許容されるプロセス条件の領域、即ち、プロセス条件領域プロセスウィンドウである。図20からわかるように、比較例のチャンバー内圧力で半導体装置を製造する場合のプロセス条件領域は、本実施形態のチャンバー内圧力でのプロセス条件領域より狭くなっている。上述の場合、半導体装置を製造するにあたっては、本実施形態、比較例1及び2で共通に補助加熱温度500°C、照射エネルギー密度30Jcm2というプロセス条件20でアニ-ルを実行した。このプロセス条件20は、図20に示されるように、比較例1及び2の圧力下でのプロセス条件領域の外になるが、本実施形態の圧力下でのプロセス条件領域の中に入っていることがわかる。本実施形態と比較例1及び2の場合に得られた以上の結果の違いについて、以下で考察する。図21乃至図23は、本実施形態、比較例1及び2の各々の場合におけるフラッシュランプ照射後のウェハの状態変化を示す模式図を示す。いずれの場合も、サセプタ192の下に補助加熱用のヒーター191ホットプレート等が接しており、サセプタ192上にシリコン基板41がセットされている。ヒーター191からの熱は熱伝導でシリコン基板41に伝えられる。本実施形態、比較例1及び2のいずれの場合においても、フラッシュランプ照射後、シリコン基板41の表面温度は急上昇し、約1msec後に最大1300°Cまで到達する。この時、シリコン基板41の裏面側にはフラッシュランプ光による熱は届かないため、ヒーター191による補助加熱温度に支配され、表面側と裏面側とで800°C近い温度差が発生する。シリコン基板41の表面側のみ高温に加熱されているため、フラッシュランプ照射直後は、図21乃至図23に示されるように、シリコン基板41の表面は膨張し凸型に変形する。本実施形態及び比較例1の場合を示した図21及び図22に示されるように、シリコン基板41の裏面とサセプタ192の表面は当初密着しているが、シリコン基板41が凸型になった瞬間、シリコン基板41の裏面とサセプタ192の表面との間には真空層ができる。同時に、シリコン基板41の上面側では瞬間的に高温に加熱されることにより、爆発的に雰囲気ガスが膨張し、ウェハ表面に圧力として加えられる。この時、比較例1の場合チャンバー内は常圧であるため、本実施形態の減圧下の場合に比べ、シリコン基板41の上面側から与えられる圧力は大きくなる。その圧力は、フラッシュランプの照射エネルギーに左右されるが、同一照射エネルギーの下では、減圧下である本実施形態の場合の方が小さい。仮に、口径300mmφのウェハで計算すると、比較例1の常圧下では、約1600kgfの加重がシリコン基板41にかかるのに対して、本実施形態の場合の減圧下では、その1/10の約160kgfの荷重に留まることが予想される。これらの場合、裏面には真空層が形成されているので、裏面からの圧力は0である。シリコン基板41に与えられる荷重が少なくなれば、シリコン基板41が受けるダメージも少なくなる。すなわち、シリコン基板41の表裏に与えられる圧力差の大小で、シリコン基板41のダメージ度割れ頻度が左右されると考えられる。従って、減圧下で超高速アニールを実行する本実施形態の場合は、比較例1の場合に比べてシリコン基板41の脆性破壊の頻度を抑圧することが可能となる。ところで、比較例2の場合は本実施形態よりも減圧下の状態にあり、シリコン基板41の表面にかかる荷重は2kgfにも満たないと予想されるにも関らず、ウェハ割れ頻度が高くなっている。高速カメラによる検証から、この場合は、シリコン基板41の上面からの荷重が少ない分だけ、シリコン基板41が凸型に変形した際の反動を抑えられず、次の瞬間にシリコン基板41が浮揚し、上面のチャンバー窓に激突することで割れていることが判明している。すなわち、ウェハ割れを防止する減圧状態にも下限があり、あまりにも低く設定しすぎてしまうと、シリコン基板41の変形に伴う反動を抑制することができずに、障害物と衝突し割れてしまう。シリコン基板41の浮揚を抑制するためには、ウェハ上面からの適度な荷重が必要になることが分かる。図24は、実験から得られたチャンバー内圧とウェハ割れ頻度との関係の特性図を示す。実験条件は、半導体層を500°Cで補助加熱している間に、パルス幅1msを有する光を30Jcm2のエネルギー密度で照射したものである。実験から、チャンバー内圧P=0.005~0.2kgfcm2において、ウェハ割れ頻度が1以下になることが分かった。第5の実施形態第5の実施形態に係る半導体装置の製造方法を以下に説明する。本実施形態においては、図18で行う活性化熱処理において、第4の実施形態の図21とは異なって、図25に示すように、シリコン基板41の裏面とサセプタ192表面との間に空気層隙間、孔等250を設けて、減圧下でフラッシュランプ光を照射して活性化熱処理を行う。サセプタ192には、例えば数箇所ウェハ支持部が設けられており、それにシリコン基板41が載せられることによりサセプタ192との間に空気層250ができる。この場合、シリコン基板41とサセプタ192との接触面積は殆ど0である。図25の場合は、チャンバー内圧P=0.2kgfcm2の減圧下で超高速アニ-ルを行う場合を示しているが、空気層を設けるだけで、ウェハ表裏の圧力差をさらに低減することが可能になる。図26は、比較のため、空気層250を設けた上常圧下で超高速アニ-ルを行った場合のウェハの状態変化を示す。シリコン基板41の補助加熱温度は、概ね200°Cから900°Cまでの範囲であることが好ましく、より望ましくは、400°Cから600°Cであることが好ましい。図27は、本実施形態のようにウェハ裏面とサセプタ表面との間に空気層を設けた場合について、実験から得られたチャンバー内圧とウェハ割れ頻度との関係の特性図を示す。実験条件は、半導体層を500°Cで補助加熱している間に、パルス幅1msを有する光を30Jcm2のエネルギー密度で照射したものである。図27に示されるように、本実施形態においては、チャンバー内が軽い減圧下でもウェハ割れ頻度を減少させることが出来るため、ハード的な負担も軽くなり、プロセスの安定稼働を図ることができる。これは、ウェハ裏面とサセプタ表面との間の空気層の存在が、ウェハ表裏の圧力差ΔPを小さくする働きをするからであると考えられる。図27より、チャンバー内圧P=0.01~0.4kgfcm2において、ウェハ割れ頻度が1以下になることが分かる。従って、第4の実施形態の結果とあわせると、ウェハ面積をWS、ウェハとサセプタとの接触面積をCSとすると、サセプタの形状によらず、チャンバー内圧Pを0.01-0.005CS/WS≦P≦0.4-0.2CS/WSkgfcm2になるようにすれば、ウェハ割れ頻度を1以下に抑えることが可能となり、スリップ転位についても抑制できることが分かった。これによりウェハの割れ耐性を確保することができる。以上説明した、第4及び第5の実施形態においても、超高速アニールプロセスによってウェハに生じ得る脆性破壊に対する耐性を確保できるので、プロセスウィンドウが広がり、プロセスを安定化させることが可能である。さらに、浅い低抵抗拡散層をスリップ転位、破壊等のダメージを伴わずに形成することが可能となり、微細化が容易となって、高性能なMOSトランジスタを製造することができる変形例なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。更に、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。"