装置10であって、該装置は、検出およびタイミング回路21であって、該検出およびタイミング回路は、第1のノードにおいて過渡電気事象14の有無を検出するように構成され、該検出およびタイミング回路は、該過渡電気事象の検出に基づいて、第1の持続時間の間、第1の電流を発生するように構成される、検出およびタイミング回路21と、電流増幅回路22であって、該電流増幅回路は、該検出およびタイミング回路から該第1の電流を受け取ることと、該第1の電流を増幅して、第2の電流を発生することとを行うようにさらに構成される、電流増幅回路22と、クランプ回路23であって、該クランプ回路は、該第1のノードと第2のノードとの間に電気的に接続され、アクティブ化のために該第2の電流を受け取るように構成され、該クランプ回路は、該第2の電流に応じて、該第1のノードと第2のノードとの間の低インピーダンス経路をアクティブ化することと、そうでなければ、該低インピーダンス経路を非アクティブ化することとを行うように構成される、クランプ回路23とを備える、装置10。前記クランプ回路は、エミッタ、ベース、およびコレクタを有するPNP双極クランプトランジスタ38を備え、該エミッタは、前記第1のノードに電気的に接続され、該コレクタは、前記第2のノードに電気的に接続され、該ベースは、前記第2の電流を受け取るように構成される、請求項1に記載の装置。前記検出およびタイミング回路および前記クランプ回路は、前記第2の電流を提供して、前記低インピーダンス経路をアクティブ化するように構成され、それにより、前記PNP双極クランプトランジスタの接合降伏が生じない、請求項2に記載の装置。前記電流増幅回路は、少なくとも2つの利得段37a、37b、37cを備える、請求項2に記載の装置。前記電流増幅利得段は、双極トランジスタ利得段44、45を備える、請求項4に記載の装置。前記電流増幅回路は、2つ以上のPNP双極トランジスタ44、45を備える、請求項1に記載の装置。前記電流増幅回路は、第1のPNP双極トランジスタ44および第2のPNP双極トランジスタ45を備え、該第1および第2のPNP双極トランジスタは、各々、エミッタ、ベース、およびコレクタを含み、該第1のPNP双極トランジスタの該ベースは、前記第1の電流の少なくとも一部を受け取るように構成され、該第2のPNPトランジスタの該エミッタは、前記第2の電流の少なくとも一部を発生するように構成され、該第1のPNPトランジスタの該エミッタは、該第2のPNPトランジスタの該ベースに電気的に接続される、請求項6に記載の装置。前記電流増幅回路は、第1の端部および第2の端部を有する第1のレジスタ51をさらに備え、該第1のレジスタの該第1の端部は、前記第1のPNPトランジスタの前記エミッタおよび前記第2のPNPトランジスタの前記ベースに電気的に接続され、該第2の端部は、該第2のPNPトランジスタの前記エミッタに電気的に接続される、請求項7に記載の装置。前記電流増幅回路は、第1の端部および第2の端部を有する第2のレジスタ52をさらに備え、該第2のレジスタの該第1の端部は、前記第2のPNPトランジスタの前記エミッタおよび前記第1のレジスタの第2の端部に電気的に接続され、該第2のレジスタの該第2の端部は、前記第1のノードに電気的に接続される、請求項8に記載の装置。前記電流増幅回路は、エミッタ、ベース、およびコレクタを有する第3のPNP双極トランジスタ47をさらに備え、該第3のPNP双極トランジスタの該エミッタは、前記第2のPNP双極トランジスタの前記コレクタに電気的に接続され、該第3のPNP双極トランジスタの該コレクタは、該第3のPNP双極トランジスタの該ベースおよび前記第2のノードに電気的に接続される、請求項7に記載の装置。前記電流増幅回路は、エミッタ、ベース、およびコレクタを有する第4のPNP双極トランジスタ46をさらに備え、該第4のPNP双極トランジスタの該エミッタは、前記第1のPNP双極トランジスタのコレクタに電気的に接続され、該第4のPNP双極トランジスタの該コレクタは、該第4のPNP双極トランジスタの該ベースおよび前記第2のノードに電気的に接続される、請求項10に記載の装置。前記電流増幅回路は、エミッタ、ベース、およびコレクタを有する第5のPNP双極トランジスタ48をさらに備え、該第5のPNP双極トランジスタの該エミッタは、前記第1のPNP双極トランジスタの前記ベースに電気的に接続され、該第5のPNP双極トランジスタの該コレクタは、前記第2のノードに電気的に接続され、該第5のPNP双極トランジスタの該ベースは、前記第1の電流の少なくとも一部を受け取るように構成される、請求項11に記載の装置。第1の端部および第2の端部を有する第3のレジスタ53をさらに備え、該第1の端部は、前記第1のPNP双極トランジスタのベースおよび前記第5のPNP双極トランジスタの前記エミッタに電気的に接続され、該第2の端部は、前記第1のレジスタの前記第1の端部、前記第2のPNP双極トランジスタの前記ベース、および該第1のPNP双極トランジスタの前記エミッタに電気的に接続される、請求項12に記載の装置。バイアスレジスタ64、第1のバイアストランジスタ65、および第2のバイアストランジスタ66をさらに備え、該第1および第2のバイアストランジスタは、各々、エミッタ、ベース、およびコレクタを有するPNP双極トランジスタであり、該バイアスレジスタは、前記第1のPNP双極トランジスタの前記ベースに電気的に接続される第1の端部と、該第1のバイアストランジスタの該コレクタおよびベースに電気的に接続される第2の端部とを含み、該第1のバイアストランジスタの該エミッタは、該第2のバイアストランジスタの該コレクタおよびベースに電気的に接続され、該第2のバイアストランジスタの該エミッタは、前記第1のノードに電気的に接続される、請求項7に記載の装置。前記検出およびタイミング回路は、レジスタ35と、キャパシタ34と、エミッタ、ベース、およびコレクタを有するNPN双極トランジスタ36とを備え、該キャパシタは、前記第1のノードに電気的に接続される第1の端子と、該NPN双極トランジスタの該ベースに電気的に接続される第2の端子とを有し、第1のレジスタは、該キャパシタの第2の端子および該NPN双極トランジスタのベースに電気的に接続される第1の端部を有し、該第1のレジスタは、前記第2のノードに電気的に接続される第2の端部を有し、該NPN双極トランジスタのエミッタは、該第2のノードに電気的に接続され、該NPN双極トランジスタのコレクタは、前記第1の電流を発生するように構成される、請求項1に記載の装置。前記装置は、集積回路1を備える、請求項1に記載の装置。前記集積回路の保護されるべき回路3をさらに備え、該保護されるべき回路は、前記第1のノードと第2のノードとの間に電気的に接続される、請求項16に記載の装置。前記クランプ回路は、PNP双極クランプトランジスタ38を備え、該PNP双極クランプトランジスタは、前記第1のノードに電気的に接続されるエミッタと、前記第2のノードに電気的に接続されるコレクタと、前記第2の電流の少なくとも一部を受け取るように構成されるベースとを有し、前記電流増幅回路は、PNP双極トランジスタ44を備え、該PNP双極トランジスタは、前記第1の電流の少なくとも一部を受け取るように構成されるベースと、該第2の電流を発生するように構成されるコレクタとを有し、前記検出およびタイミング回路は、レジスタ35と、キャパシタ34と、エミッタ、ベース、およびコレクタを有するNPN双極トランジスタ36とを備え、該キャパシタは、該第1のノードに電気的に接続される第1の端子と、該NPN双極トランジスタの該ベースに電気的に接続される第2の端子とを有し、第1のレジスタは、該キャパシタの第2の端子および該NPN双極トランジスタの該ベースに電気的に接続される第1の端部と、前記第2のノードに電気的に接続される第2の端部とを有し、該NPN双極トランジスタの該エミッタは、該第2のノードに電気的に接続され、該NPN双極トランジスタの該コレクタは、該第1の電流を発生するように構成される、請求項1に記載の装置。装置10であって、該装置は、第1のノードにおいて過渡電気事象14の有無を検出し、該過渡電気事象の検出に基づいて、第1の持続時間の間、第1の電流を発生するための手段21と、該第1の電流を増幅して、第2の電流を発生するための手段22と、該第2の電流に応じて、該第1のノードと第2のノードとの間の低インピーダンス経路をアクティブ化する手段23であって、該低インピーダンス経路は、そうでなければ、非アクティブ化される、手段23とを備える、装置10。過渡電気事象保護を提供するための方法であって、該方法は、第1のノードにおいて過渡電気事象の存在を検出することと、該過渡電気事象に応じて、第1の持続時間の間、第1の電流を発生することと、該第1の電流を増幅して、第2の電流を発生することと、双極トランジスタ38を使用して、該第2の電流に応じて、電流に対して該第1のノードと第2のノードとの間の低インピーダンス経路をアクティブ化し、そうでなければ、該第1のノードと第2のノードとの間の該低インピーダンス経路を非アクティブ化することとを備え、検出すること、増幅すること、および提供することが、集積回路内の別個の回路によって実行され、該第1のノードと第2のノードとの間の低インピーダンス経路を提供することは、該双極トランジスタの接合降伏の前に実行される、方法。前記第1の電流を増幅して、前記第2の電流を発生することは、少なくとも1つのPNP双極トランジスタ利得段44、45を使用して、該第1の電流を増幅することを備える、請求項20に記載の方法。レジスタ51を使用して、前記少なくとも1つのPNP双極トランジスタ利得段のPNP双極トランジスタのコレクタ-エミッタ降伏電圧を増加させることをさらに備える、請求項21に記載の方法。前記過渡電気事象の存在を検出することは、過渡電気信号が約2ns~約500nsのの範囲内の時間長さの間に、約10mA/ns~約1A/nsの範囲内の電流変化率を有するか否かを決定することを備える、請求項20に記載の方法。前記低インピーダンス経路をアクティブ化することは、PNP双極トランジスタのベースへの前記第2の電流の少なくとも一部を受け取ることと、該PNP双極トランジスタのコレクタとエミッタとの間の低インピーダンス経路をアクティブ化することとを備える、請求項20に記載の方法。レジスタ52を使用して、前記PNP双極トランジスタの前記コレクタ-エミッタ降伏電圧を増加させることをさらに備える、請求項24に記載の方法。前記低インピーダンス経路をアクティブ化することは、前記第1のノードと前記第2のノードとの間に比較的低い電圧降下を提供することを備える、請求項20に記載の方法。一実施形態では、装置は、第1のノードにおいて過渡電気事象の有無を検出し、過渡電気事象の検出に応じて、第1の持続時間の間、第1の電流を発生するように構成される検出およびタイミング回路を備える。装置は、検出およびタイミング回路から第1の電流を受け取ることと、第1の電流を増幅して、第2の電流を発生することとを行うようにさらに構成される電流増幅回路を備える。装置は、第1のノードと第2のノードとの間に電気的に接続されることと、アクティブ化のために第2の電流を受け取ることとを行うように構成されるクランプ回路を備える。クランプ回路は、第2の電流に応じて、第1のノードと第2のノードとの間の低インピーダンス経路をアクティブ化することと、そうでなければ、低インピーダンス経路を非アクティブ化することとを行うように構成される。別の実施形態では、装置は、第1のノードにおいて過渡電気事象の有無を検出し、過渡電気事象の検出に応じて、第1の持続時間の間、第1の電流を発生するための手段を備える。装置は、第1の電流を増幅して、第2の電流を発生するための手段と、第2の電流に応じて、第1のノードと第2のノードとの間の低インピーダンス経路をアクティブ化し、そうでなければ、低インピーダンス経路が、非アクティブ化される手段とをさらに備える。別の実施形態では、過渡電気事象保護のための方法が提供される。方法は、第1のノードにおいて過渡電気事象の有無を検出するステップと、過渡電気事象に応じて、第1の持続時間の間、第1の電流を発生するステップと、第1の電流を増幅して、第2の電流を発生するステップとを備える。方法は、双極トランジスタを使用して、第2の電流に応じて、電流に対して第1のノードと第2のノードとの間の低インピーダンス経路をアクティブ化し、そうでなければ、第1のノードと第2のノードとの間の低インピーダンス経路を非アクティブ化するステップをさらに備える。検出、増幅、および提供は、集積回路内の別個の回路によって行なわれ、第1のノードと第2のノードとの間に低インピーダンス経路を提供するステップは、双極トランジスタの接合降伏の前に行なわれる。ある実施形態についての以下の発明を実施するための形態は、本発明の具体的実施形態の種々の説明を提示する。しかしながら、本発明は、請求項によって規定および網羅される多数の異なる方法において具現化することができる。本説明では、同一の参照番号は、同一または機能的に類似の要素を示す図面を参照する。ある電子システムは、回路またはその中の構成要素を過渡電気事象から保護するように構成される。さらに、電子システムが、信頼性があることを保証することを支援するために、製造業者は、JointElectronicDeviceEngineeringCouncilJEDEC、InternationalElectrotechnicalCommissionIEC、およびAutomotiveEngineeringCouncilAEC等の種々の組織によって設定された規格によって説明され得る、規定されたストレス条件下において電子システムを試験することができる。規格は、ESD事象を含む多数の過渡電気事象を網羅し得る。ICは、一般的には、ICの内部回路と外部のデバイスまたは回路例えば、プリント回路基板、電源、および電圧基準との間に電気接続を提供する1つ以上のパッドを含む。そのような内部回路の信頼性は、パッド保護回路をICのパッドに提供することによって改善することができる。そのようなパッド保護回路はまた、概して、本書では、IC保護回路と称することができる。パッド保護回路は、パッドにおける電圧レベルを所定の安全範囲内に維持することができ、過渡電気事象が検出されると、高インピーダンス状態から低インピーダンス状態に遷移するように構成することができる。その後、パッド保護回路は、事前に選択された持続時間の間、低インピーダンス状態のままであるように構成することができる。一実施形態では、パッド保護回路は、比較的高速ターンオン時間を有することができ、直接接合降伏に依存することなく、比較的低電圧において、低インピーダンス状態に入るように構成することができる。これは、保護回路が、接合降伏電圧においてクランプし、デバイス内部の降伏電圧より高い電圧レベルがICに到達する、過渡電気事象をもたらし得る、回路に関連する過渡電気事象に対する保護を向上させることができる。制御様式において、事前に選択された条件下、過渡電気事象保護を提供するように構成することができ、誤ったアクティブ化に対して、安定性およびロバスト性を向上させる、改良されたアクティブ制御の保護回路の必要性が存在する。さらに、電圧クランプを提供するために、直接接合降伏に依存することなく、過渡電気事象を検出することができる、保護回路の必要性が存在する。さらに、例えば、無線周波数RF用途において、比較的高速アクティブ化時間、比較的低静的電力損失、および低コストのための比較的小面積を有する、保護回路の必要性が存在する。電子システムの概要図1は、いくつかの実施形態による、1つ以上のパッド保護回路を含むことができる電子システム10の概略ブロック図である。例示される電子システム10は、保護回路15と、内部回路3と、ピンまたはパッド6、7とを含む、集積回路IC1を含む。内部回路3は、種々の機能性の1つ以上の回路を含むことができ、パッド6、7のうちの1つ以上に電気的に接続することができる。パッド6、7はそれぞれ、データ通信および/または電源のために使用することができ、例えば、電力パッド、接地パッド、または双方向パッドのうちの1つであることができる。IC1は、IC損傷を生じさせ、ラッチアップを誘発し得るESD事象等の過渡電気事象に暴露され得る。例えば、パッド6は、IC1の電気接続に沿って進行し、内部回路3に到達し得る過渡電気事象14を受け得る。過渡電気事象14は、過電圧条件をもたらし、高レベルの電力を損失させ、内部回路3の機能を中断させ、潜在的に恒久的な損傷を生じさせ得る。パッド保護回路15は、IC1の信頼性を保証するために提供することができる。パッド保護回路15は、以下にさらに詳細に説明されるように、IC1のパッド上で受けた過渡電気事象を検出し、他のノードまたはIC1のパッドへの、過渡電気事象と関連付けられた電流を短絡させ、それによって、過渡電気事象保護を提供するように構成されることができる。パッド保護回路15は、電力パッドと接地パッドとの間に設置されることができる。加えて、ある実施形態では、パッド保護回路15は、例えば、電力パッドと入力パッドとの間、電力パッドと出力パッドとの間、電力パッドと双方向パッドとの間、接地パッドと入力パッドとの間、接地パッドと出力パッドとの間、および/または接地パッドと双方向パッドとの間を含む、他の構成において設置することができる。過渡電気事象が存在しない場合、パッド保護回路は、高インピーダンス/低漏出の状態のままであり、それによって、漏出電流から生じる静的電力損失を最小にすることができる。パッド保護回路15は、IC1とチップ上において統合することができる。しかしながら、他の実施形態では、パッド保護回路15は、別個のIC内に配列することができる。例えば、パッド保護回路15は、別個にパッケージ化されたIC内に含まれることができるか、またはIC1とともに、共通パッケージ内に封入されることができる。そのような実施形態では、1つ以上のパッド保護回路は、独立IC内に設置されるか、システムオンパッケージ用途のための共通パッケージ内に設置されるか、またはシステムオンチップ用途のための共通半導体基板内においてICと統合されることができる。IC1は、例えば、高速の無線周波数RFシステム、伝送線システム、産業用制御、電力管理システム、微小電気機械システムMEMSセンサ、変換器、または種々の他のシステムにおいて使用することができる。IC1は、ICのピンが、例えば、電場誘起放電を発生するICアセンブリ条件、処理および試験のための機械的伝導性ツール、および/または低インピーダンス接続を介した直接ユーザ接触に暴露される電子システムにおいて利用することができる。パッド保護回路図2は、いくつかの実施形態による、アクティブ制御の保護回路20を例示する概略ブロック図である。例示される保護回路20は、検出およびタイミングブロック21と、電流増幅ブロック22と、クランプブロック23とを含む。検出およびタイミングブロック21は、過渡電気事象に応じて、電流I1を電流増幅ブロック22に提供するように構成することができる。以下に詳細に説明されるように、検出およびタイミングブロック21は、過渡電気事象を検出後、電流I1を発生することができ、電流I1は、所定の時間、例えば、約40ナノ秒nsと約350nsとの間の時間の間、アクティブ状態のままであることができる。電流I1は、電流I1を増幅して、電流I2を発生することができる電流増幅ブロック22によって受け取ることができる。以下に詳細に説明されるように、電流I2が、クランプブロック23に提供されることができ、および低インピーダンス状態にクランプブロック23をターンオンするために使用されることができ、低インピーダンス状態において、クランプブロック23が最大電圧条件を制限しつつ、電流ISHUNTを放電するための低インピーダンス経路を提供する。保護回路20はまた、検出およびタイミングブロック21と、電流増幅ブロック22と、クランプブロック23と、図示されない付加的ブロックのうちの1つ以上に電気的に接続することができる第1のノードN1および第2のノードN2を含む。検出およびタイミングブロック21、電流増幅ブロック22、およびクランプブロック23はそれぞれ、第1および第2のノードN1、N2に接続されるように示されているが、ある実施形態では、例示される接続の全部が必要であるわけではない。以下に詳細に説明されるように、保護回路20のクランプブロック23は、低漏出/高インピーダンス状態または、OFF状態から開始するように構成されることができる。OFF状態インピーダンスは、例えば、約300GΩから約600GΩまでの範囲内にあり、それによって、電力消費を最小にすることができる。特定の電圧変化率等の1つ以上の信号伝達条件を満たす過渡電気事象の検出に応じて、検出およびタイミングブロック21は、特定の持続時間の間、電流I1を電流増幅ブロック22に提供するように構成されることができる。電流増幅ブロック22は、電流I1を増幅して、電流I2を発生するように構成されることができ、電流I2は、クランプブロック23が電流ISHUNTを放電する高電流/低インピーダンス状態または、ON状態にクランプブロック23をターンオンすることができる。短絡電流ISHUNTは、例えば、約600mAから約3Aまでの範囲内にあり、それによって、ICを過渡電気事象から保護することを補助することができる。クランプブロック23は、前述のように、検出およびタイミングブロック21によって決定された持続時間の間、低インピーダンス状態のままであることができ、その後、クランプブロック23は、低漏出/高インピーダンス状態に戻ることができる。検出およびタイミングブロック21は、第1のノードN1および/または第2のノードN2において過渡電気事象を検出すること、および適格な過渡電気事象が検出されたか否かを示す電流I1を発生するように構成されることができる。例えば、検出およびタイミングブロック21は、検出およびタイミングブロック20が、第1のノードN1および/または第2のノードN2において、十分な期間の間、高速変化電圧を検出すると、電流I1を発生するように構成することができる。例えば、検出およびタイミングブロック21は、約2nsから約500nsまでの範囲内の時間長さの間、約10mA/nsから約1A/nsまでの範囲内の電流変化率を有する過渡電気信号に対して、アクティブ化するように構成することができる。検出およびタイミングブロック21は、例えば、ICを通電ソケット内に挿入するときと関連付けられる信号伝達条件を含め、第1のノードN1および第2のノードN2における電圧の正常な変動中、高インピーダンス状態のままであるように構成されることができる。当業者は、検出およびタイミングブロック21が、電力、電圧、および/または電荷の測定を含むが、それらに限定されない、影響を受けやすい電子機器を損傷する過渡電気事象の潜在性を示す多数の検出条件に基づいて、過渡電気事象を監視するように構成されることができることを理解するであろう。検出およびタイミングブロック21は、過渡電気事象の一般的なストレス時間と関連付けられた時間期間、例えば、約40nsと約350nsとの間の時間の間、電流I1を発生するように構成することができる。検出およびタイミングブロック21の一実施形態は、図3を参照して、以下に説明される。前述のように、保護回路20のインピーダンスが、短時間の間に、数オーダー変化することが望ましくあり得る。したがって、クランプブロック23が、例えば、約0.1psと約100psとの間の短時間に、過電圧条件、内部デバイスの接合降伏、またはICへの損傷と関連付けられるものよりも小さい電圧において、高インピーダンス状態と低インピーダンス状態との間を遷移することが望ましくあり得る。図3-5Cを参照して、以下に説明されるように、クランプブロック23は、低漏出/高インピーダンス状態から開始するように構成されることができる。信号伝達条件を満たす過渡電気事象の検出後、クランプブロック23は、電流I1を受け取ることができる。その後、クランプブロック23は、電流I2を増幅して、電流ISHUNTの放電を可能にし、過渡電気オーバーストレス事象からの保護を提供することができる。電流I1およびI2は、特定の極性を有するように示されるが、ある実施形態では、各電流の極性は、逆であることができる。図3は、一実施形態による、アクティブ制御の保護回路30を例示する回路図である。例示される保護回路30は、各々、第1のノードN1と第2のノードN2との間に電気的に接続される検出およびタイミングブロック31と、電流増幅ブロック32と、クランプブロック33とを含む。検出およびタイミングブロック31は、電流増幅ブロック32によって受け取られることができる電流I1を発生することができる。電流増幅ブロック32は、電流I1を増幅して電流I2を生成することができ、電流I2は、クランプブロック33によって使用されることにより、第1のノードN1と第2のノードN2との間に低インピーダンス経路を発生することができる。例示される検出およびタイミングブロック31は、キャパシタ34と、レジスタ35と、エミッタ、ベース、およびコレクタを有するNPN双極トランジスタ36とを含む。キャパシタ34は、ノードN1に電気的に接続される第1の端子と、NTIMINGと標識されたノードにおいて、NPN双極トランジスタ36のベースおよびレジスタ35の第1の端部に電気的に接続される第2の端子とを含む。レジスタ35は、ノードN2においてNPN双極トランジスタ36のエミッタに電気的に接続される第2の端部をさらに含む。NPN双極トランジスタ36のエミッタは、ノードN2に電気的に接続され、NPN双極トランジスタ36のコレクタは、電流I1を発生するように構成することができる。検出およびタイミングブロック31は、特定の電圧変化率を有する過渡電気事象に応じて、電流I1を発生するように構成されることができる。例えば、第1のノードN1は、第2のノードN2の電圧に実質的に等しい電圧レベルから開始することができる。第1のノードN1が電圧の急上昇を受けると、キャパシタ34によって提供される結合は、ノードNTRIGGERにかかる電圧を上昇させ得る。第1のノードN1の変化率dV/dtが増加することに伴って、キャパシタ34によって注入される電流は、約IC=CdV/dtであり得る。第1のノードN1が、十分な持続時間の間、ある大きさの電圧変化率を受けると、レジスタ35を通る電流は、NPN双極トランジスタ36のベース-エミッタ接合を順方向にバイアスする電圧を生成し得る。その後、電流I1が発生され、それはキャパシタ34を充電し、ノードNTIMINGの電圧を約ノードN2の電圧に等しい電圧に戻すことができる。レジスタ35の抵抗は、キャパシタ34を充電するためにかかる時間が、実質的に、キャパシタ34の静電容量および電流I1の大きさによって決定されることができる一方、DC条件下における、およそ第2のノードN2の電圧に等しい電圧において、ノードNTIMINGをバイアスするように機能するように選択されることができる。一実施形態では、キャパシタ34の静電容量は、約1.5pFから約3.5pFまでの範囲内にあるように選択され、レジスタ35は、約30kΩから約50kΩまでの範囲内にあるように選択される。NPN双極トランジスタ36は、電流I1の大きさを決定するように寸法設定されることができる。一実施形態では、NPN双極トランジスタ36は、約5μm2から約10μm2までの範囲内にあるように選択される全エミッタ面積を有する。例えば、NPN双極トランジスタ36は、4つのストライプから構成されるエミッタを有することができ、各ストライプは、幅約0.35μmおよび長さ約20μmを有する。電流増幅ブロック32は、電流I1を受け取り、電流I1を増幅して、電流I2を発生するように構成されることができる。電流増幅ブロック32は、利得段37a-37c等、n個の利得段を含むことができる。利得段nの数は、例えば、約1から約10までの範囲内にあるように選択されることができる。他の数も、当業者によって、容易に決定されるであろう。双極トランジスタの実施形態では、利得段の数は、例えば、共通エミッタ利得、すなわち、β、および双極トランジスタのカットオフ周波数Ftに基づいて、選択されることができる。電流増幅ブロック32の種々の実施形態は、図4A-4Eを参照して、以下に説明される。クランプブロック33は、エミッタ、ベース、およびコレクタを有するPNP双極トランジスタ38を含む。PNP双極トランジスタ38のエミッタは、ノードN1に電気的に接続され、PNP双極トランジスタ38のコレクタは、ノードN2に電気的に接続される。PNP双極トランジスタ38のベースは、電流増幅ブロック32から電流I2を受け取るように構成される。電流I2に応じて、クランプブロック33は、高インピーダンス状態から低インピーダンス状態に遷移し、それによって、第1のノードN1と第2のノードN2との間の電流経路を開放し、過渡電気事象からの保護を提供するように構成されることができる。一実施形態では、PNP双極トランジスタ38は、例えば、約300μm2から約3000μm2までの範囲内にあるように選択される全エミッタ面積を有する。他のエミッタ面積は、当業者によって、容易に決定されるであろう。例えば、PNP双極トランジスタ38は、並行して動作する5つの双極デバイスを含むことができ、各デバイスは、4つのストライプから構成されるエミッタを有し、各ストライプは、幅約1μmおよび長さ約20μmを有する。図4Aは、別の実施形態による、アクティブ制御の保護回路40を例示する回路図である。例示される保護回路40は、検出およびタイミングブロック21と、電流増幅ブロック42と、クランプブロック33とを含む。図4Aに示されるように、検出およびタイミングブロック21、電流増幅ブロック42、およびクランプブロック33はそれぞれ、第1のノードN1と第2のノードN2との間に電気的に接続される。クランプブロック33は、第1のノードN1に電気的に接続されるエミッタと、第2のノードN2に電気的に接続されるコレクタとを有するPNP双極トランジスタ38を含む。PNP双極トランジスタ38は、電流増幅ブロック42から電流I2を受け取るように構成されるベースをさらに含む。検出およびタイミングブロック21は、図3の検出およびタイミングブロック31に類似し得る。しかしながら、当業者は、過渡電気事象に応じて、事前に選択された時間期間の間、電流I1を発生するための任意の好適な回路を採用することができることを理解するであろう。電流増幅ブロック42は、第1のレジスタ51と、第2のレジスタ52と、第1のPNP双極トランジスタ44と、第2のPNP双極トランジスタ45と、第3のPNP双極トランジスタ46と、第4のPNP双極トランジスタ47とを含む。PNP双極トランジスタ44-47はそれぞれ、エミッタ、ベース、およびコレクタを含む。第3のPNP双極トランジスタ46のベースおよびコレクタは、ノードN2に電気的に接続され、第3のPNP双極トランジスタ46のエミッタは、第1のPNP双極トランジスタ44のコレクタに電気的に接続される。第1のPNP双極トランジスタ44のベースは、検出およびタイミングブロック21から電流I1を受け取るように構成され、第1のPNP双極トランジスタ44のエミッタは、第2の双極トランジスタ45のベースおよび第1のレジスタ51の第1の端部に電気的に接続される。第1のレジスタ51は、第2のPNP双極トランジスタ45のエミッタ、第2のレジスタ52の第1の端部、およびクランプブロック33のPNP双極トランジスタ38のベースに電気的に接続される第2の端部をさらに含む。第2のレジスタ52はさらに、第1のノードN1に電気的に接続される第2の端部を含む。第4のPNP双極トランジスタ47のエミッタは、第2のPNP双極トランジスタ45のコレクタに電気的に接続され、第4のPNP双極トランジスタ47のベースおよびコレクタは、第2のノードN2に電気的に接続される。電流増幅ブロック42は、第1の電流I1を受け取ることができ、電流I1を増幅して、第2の電流I2を発生することができる。例えば、第1のPNP双極トランジスタ44は、共通エミッタ利得、すなわち、β1のベータを有し、第2のPNP双極トランジスタ45は、β2の共通エミッタ利得を有し得る。過渡電気事象が検出された後、第1のPNP双極トランジスタ44は、順方向アクティブモードにバイアスされ、およそ第1の電流I1と等しいベース電流および約β1I1と等しいエミッタ電流を有するように構成されることができる。第1のPNP双極トランジスタ44のエミッタ電流の一部は、第2のPNP双極トランジスタ45のベースに提供されることができる。第1のレジスタ51の抵抗は、第2のPNP双極トランジスタ45のベース電流が、およそ第1のPNP双極トランジスタ44のエミッタ電流に等しくなるように十分に大きくあることができる。第2のPNP双極トランジスタ45は、過渡電気事象が存在する場合、順方向にアクティブな動作領域にあるように構成されることができ、約β2β1I1と実質的に等しいエミッタ電流を有することができる。第2のレジスタの抵抗は、電流I2が、およそ第2のPNP双極トランジスタ45のエミッタ電流と等しくあるように十分に大きくあることができる。第1および第2のPNP双極トランジスタ44、45の共通エミッタ利得はそれぞれ、電流増幅ブロック42の電流利得が、約β2と等しくあるように、およそβの共通エミッタ利得を有するように選択することができる。電流増幅ブロック42の利得段の数を増加させることによって、電流利得を増加させることができる。例えば、図4Aに示されるもの等、順方向にアクティブ構成である、およそβと等しい共通エミッタ利得を有するn個の双極トランジスタ利得段の使用は、およそβnと等しい電流利得を有する電流増幅ブロック42をもたらすことができる。クランプブロック33は、第2の電流I2を使用して、PNP双極トランジスタ38のエミッタとコレクタとの間に低インピーダンス条件を生成し、ノードN1とノードN2との間に電流ISHUNTを放電することができる。例えば、PNP双極トランジスタ38、44、45が、およそβと等しい共通エミッタ利得を有する実施形態の場合、電流ISHUNTは、第1の電流I1よりもおよそβ3倍大きくあることができる。比較的高い電流利得増倍は、PNP双極トランジスタ38において、強力なベース電流駆動条件をもたらすことができ、オーバーストレス事象の間、電流ISHUNTのための低インピーダンス経路を有効にすることができる。一実施形態では、第1のPNP双極トランジスタ44は、約20μm2から約50μm2までの範囲内にあるように選択される全エミッタ面積を有する。例えば、第1のPNP双極トランジスタ44は、4つのストライプを含むことができ、各ストライプは、幅約1μmおよび長さ約10μmを有する。別の実施形態では、第2のPNP双極トランジスタ45は、約20μm2から約50μm2までの範囲内にあるように選択される全エミッタ面積を有する。例えば、第2のPNP双極トランジスタ45は、4つのストライプを含むことができ、各ストライプは、幅約1μmおよび長さ約10μmを有する。第3および第4のPNP双極トランジスタ46、47は、クランプブロック33の漏出電流を低減させるために含まれることができる。例えば、第3および第4のPNP双極トランジスタ46、47は、保護回路40がOFF状態にある場合、第1および第2のPNP双極トランジスタ44、45のコレクタ-エミッタ電圧を低減させ、それによって、保護回路40の漏出電流を減少させることができる。さらに、第3および第4のPNP双極トランジスタ46、47は、それぞれ、第1および第2のPNP双極トランジスタ44、45内に存在する電荷を留保することを補助することができ、過渡電気事象が検出されると、より長い持続時間の間、クランプブロック33を低インピーダンス状態に維持することを補助できる。特に、ダイオード構成における第3および第4のPNP双極トランジスタ46、47の存在は、順方向アクティブモードにバイアスされるとき、第1および第2のPNP双極トランジスタ44、45のコレクタ-ベース接合の逆バイアス電圧を低減することができる。このように、コレクタ-ベース接合電圧の逆バイアスを低減させることによって、初期の影響から生じるベース電流の増加を低下させることができ、クランプブロック33が低インピーダンス状態のままである持続時間が、延長されることができる。一実施形態では、第3および第4のトランジスタ46、47は、それぞれ、約5μm2から約50μm2までの範囲内にあるように選択される全エミッタ面積を有する。他のエミッタ面積も、当業者によって容易に決定されるであろう。例えば、第3のPNP双極トランジスタ46は、4つのストライプを含むことができ、各ストライプは、幅約1μmおよび長さ約10μmを有し、第4のPNP双極トランジスタ47は、4つのストライプを含むことができ、各ストライプは、幅約1μmおよび長さ約10μmを有する。第1および第2のレジスタ51、52は、PNP双極トランジスタ38、45をアバランシェ降伏条件から離すことを補助するために使用することができる。例えば、当業者は、PNP双極トランジスタ38、45が、PNP双極トランジスタのベース-エミッタ接合間のインピーダンスが無限である構成と比較して、より高いコレクタ-エミッタ降伏電圧を有することができることを理解するであろう。PNP双極トランジスタ38、45の降伏電圧の低減は、トランジスタ38、45の漏出電流を低下させることができ、保護回路40が、PNP双極トランジスタ38、45が降伏条件に入る前に、低インピーダンス状態に到達することを保証することを支援できる。一実施形態では、第1のレジスタ51は、約1kΩから約3kΩまで範囲内にあるように選択される抵抗を有し、第2のレジスタ52は、約2kΩから約8kΩまでの範囲内にあるように選択される抵抗を有する。他の適用可能抵抗値も、当業者によって容易に決定されるであろう。図4Bは、さらに別の実施形態による、アクティブ制御の保護回路50を例示する回路図である。例示される保護回路50は、検出およびタイミングブロック21と、電流増幅ブロック58と、クランプブロック23とを含む。図4Bに示されるように、検出およびタイミングブロック21、電流増幅ブロック58、およびクランプブロック23は、それぞれ、第1のノードN1と第2のノードN2との間に電気的に接続される。検出およびタイミングブロック21は、第1の電流I1を電流増幅ブロック58に提供することができ、次に、第2の電流I2をクランプブロック23に提供することができる。クランプブロック23および検出およびタイミングブロック21は、前述において説明された通りであることができる。例示される電流増幅ブロック58は、第1および第2のレジスタ51、52と、図4Aを参照して前述のように接続されるPNP双極トランジスタ44-47とを含む。加えて、電流増幅ブロック58は、第1のPNP双極トランジスタ44のベースに電気的に接続される第1の端部と、第1のレジスタ51の第1の端部、第1のPNP双極トランジスタ44のエミッタ、および第2のPNP双極トランジスタ45のベースに電気的に接続される第2の端部とを有する第3のレジスタ53を含む。第3のレジスタは、第1のPNP双極トランジスタ44の降伏電圧を増加させ、正常動作の間、PNP双極トランジスタ44のベースをバイアスすることを補助し、それによって、トランジスタの漏出電流を低下させることができる。一実施形態では、第3のレジスタ53は、約0.5kΩから約3kΩまでの範囲内にあるように選択される抵抗を有する。図4Cは、さらに別の実施形態による、アクティブ制御の保護回路60を例示する回路図である。例示される保護回路60は、検出およびタイミングブロック21と、電流増幅ブロック59と、クランプブロック23とを含む。例示される電流増幅ブロック59は、レジスタ51-53と、図4A-4Bを参照して前述のように接続されるPNP双極トランジスタ44-47とを含む。加えて、電流増幅ブロック59は、第2のノードN2に電気的に接続されるコレクタと、第1の電流I1を受け取るように構成されるベースと、第1のPNP双極トランジスタ44のベースおよび第3のレジスタ53の第1の端部に電気的に接続されるエミッタとを有する第5のPNP双極トランジスタ48を含む。第5のPNP双極トランジスタ48の含有は、より低いカットオフ周波数双極デバイスが使用される実施形態等において、パッド保護回路のクランプ能力を向上させることができる電流増幅ブロック59内の電流利得を増加させることができる。電流増幅ブロック59は、3つのPNP双極トランジスタ利得段を有する一方、図4Aの電流増幅ブロック42は、2つのPNP双極トランジスタ利得段を有する。より多いかまたはより少ないPNP双極トランジスタ利得段を使用して、電流増幅ブロックの所望の利得を達成することができる。一実施形態では、PNP双極トランジスタ利得段の数は、約1から約10までの範囲内にあるように選択される。図4Dは、さらに別の実施形態による、アクティブ制御の保護回路60を例示する回路図である。例示される保護回路60は、検出およびタイミングブロック21と、電流増幅ブロック62と、クランプブロック23とを含む。例示される電流増幅ブロック62は、レジスタ51-52と、図4Aを参照して前述のように接続されるPNP双極トランジスタ44、45、47とを含むが、電流増幅ブロック62は、第1のPNP双極トランジスタ44のコレクタと第2のノードN2との間に接続されるPNP双極トランジスタ46を含まない。むしろ、第1のPNP双極トランジスタ44のコレクタは、第2のノードN2に電気的に接続され、PNP双極トランジスタ46は、除去されている。PNP双極トランジスタ46の除去は、漏出電流の増加を犠牲にして、電流増幅ブロック62の面積を縮小することができる。図4Eは、さらに別の実施形態による、アクティブ制御の保護回路70を例示する回路図である。例示される保護回路70は、検出およびタイミングブロック21と、電流増幅ブロック63と、クランプブロック23とを含む。例示される電流増幅ブロック63は、レジスタ51-52と、図4Dを参照して前述のように接続されるPNP双極トランジスタ44、45、47とを含む。加えて、電流増幅ブロック63は、レジスタ64と、PNP双極トランジスタ65、66とを含む。レジスタ64は、第1のPNP双極トランジスタ44のベースに電気的に接続される第1の端部と、PNP双極トランジスタ65のベースおよびコレクタに電気的に接続される第2の端部とを含む。PNP双極トランジスタ65のエミッタは、PNP双極トランジスタ66のコレクタおよびベースに電気的に接続される。PNP双極トランジスタ66のエミッタは、第1のノードN1に電気的に接続される。一実施形態では、レジスタ64の抵抗は、約0.5kΩと約3kΩとの間にあるように選択される。別の実施形態では、PNP双極トランジスタ65、66は、それぞれ、約5μm2から約50μm2までの範囲内にあるように選択される全エミッタ面積を有する。レジスタ64およびPNP双極トランジスタ65、66の含有は、第1のPNP双極トランジスタ44のベースをバイアスすることを補助する一方、動作の間、第1のPNP双極トランジスタ44の降伏電圧を増加させることができる。例えば、PNP双極トランジスタ65、65の含有は、電流I1が開始されると、第1のPNP双極トランジスタ44のベースにおいて電圧を制御するために使用することができる一方、レジスタ64は、第1のPNP双極トランジスタ44の降伏電圧を増加させ、電流漏出を低減させることができる。さらに、レジスタ64は、約5Ghzよりも大きい速度等の比較的に高速において、トランジスタ44のベースに結合される信号を相殺することによって安定性を改善することができる。図5Aは、約10Vプロセスのために最適化される、図4Aのパッド保護回路40等、パッド保護回路の一実施例のためのクランプ電圧対クランプ電流の過渡およびDCSPICEシミュレーションである。例示されるグラフ80は、過渡クランプ電圧対過渡クランプ電流のプロット81およびDCクランプ電圧対DCクランプ電流のプロット82を含む。プロット81は、1μsの持続時間にわたる1000VHuman-Body-ModelHBMESDインパルスの間のパッド保護回路の動作を例示する。パッド保護回路は、ESDインパルスを受けるバッド接地ノードとの間に接続することができ、プロット81上の各点は、パッド保護回路を通る電流と、1μsのシミュレーションの間のパッドと接地ノードとの間の電圧の測定に対応し得る。プロット81に示されるように、パッドにわたるシミュレーション過渡電圧は、ピーク電流約660mAにおいて、約5V未満に維持することができ、これは、最大電流1000VのHBM過渡ESDインパルスに対応し得る。プロット82は、パッド保護回路にわたる電圧の関数として、パッド保護回路の漏出電流を例示する。図5Aに示されるように、パッド保護回路の漏出電流は、10Vで動作するとき、約300pAであり得る。図5Bは、パッド保護回路の2つの実施例に対する、過渡クランプ電圧対過渡クランプ電流およびDC電流対DC電圧のグラフ90である。例示されるグラフ90は、伝送線路パルスTLP実験データのプロット91、92と、パッド保護回路の2つの実施例に対するDC電圧対DC漏出電流の実験データのプロット93、94を含む。プロット91、93は、負の過渡電気事象保護のためのダイオードと組み合わせて、約5Vプロセスに対して最適化された図4Aのパッド保護回路40に対応し、プロット92、94は、負の過渡電気事象保護のためのダイオードと組み合わせて、約10Vプロセスに対して最適化された図4Aのパッド保護回路40に対応し得る。プロット91、92に示されるように、パッド保護回路は、過渡電気事象からの保護を提供することができ、ダイオードは、負の過渡電気事象からの保護を提供することができる。プロット91は、パッド保護回路の一実施形態に対して、ウエハから得られたTLP実験データを例示する。プロット91の各TLP測定点は、矩形100ns電流パルスをパッド保護回路に付勢し、約40nsと70nsとの間のパッド保護回路の電圧を測定することによって得られた電圧および電流測定に対応する。図5Bに示されるように、プロット91に対応するパッド保護回路は、例えば、約5Vプロセスに好適であり得る。プロット91に示されるように、パッド保護回路は、約2.9Vと約3.2Vとの間においてトリガすることができる。当業者は、パッド保護回路のターンオン電圧が、パッド保護回路の利得段の数を選択することによって変動されることができることを理解するであろう。例えば、PNP双極トランジスタが、図3の保護回路30の利得段37a-37cにおいて使用される場合、NPN双極トランジスタ36、PNP双極トランジスタ38、および各利得段37a-37cは、各々、約0.7Vだけターンオン電圧を増加させ得る。プロット92は、パッド保護回路の別の実施形態に対して、ウエハから得られたTLP実験データを例示する。図5Bに示されるように、プロット92のパッド保護回路は、例えば、約10Vプロセスに好適であり得る。プロット93は、プロット91に対応するパッド保護回路に対する、DC電圧対漏出電流のプロットを例示する。プロット94は、プロット92に対応するパッド保護回路に対する、DC電圧対漏出電流のプロットを例示する。前述の説明および請求項は、一緒に接続または結合されるような要素または特徴に言及し得る。本明細書で使用されるように、明示的に別様に記載されない限り、接続されるとは、1つの要素/特徴が、必ずしも、機械的にではなく、直接または間接的に別の要素/特徴に接続されることを意味する。同様に、明示的に別様に記載されない限り、結合されるとは、1つの要素/特徴が、必ずしも、機械的にではなく、直接または間接的に別の要素/特徴に結合されることを意味する。したがって、図に示される種々の概略図は、要素および構成要素の例示的な配列を描写するが、付加的な介在要素、デバイス、特徴、または構成要素が、実際の実施形態において存在してもよい描写される回路の機能性が、悪影響を受けないことを前提とする。用途前述の方式を採用するデバイスは、種々の電子デバイス内に実装することができる。電子デバイスの実施例として、消費者家電製品、消費者家電製品の部品、電子試験機器等を含み得るが、それらに限定されない。電子デバイスの実施例はまた、メモリチップ、メモリモジュール、光ネットワークまたは他の通信ネットワークの回路、およびディスクドライバ回路を含み得る。消費者家電製品は、携帯電話、基地局、通信モデム、電話、テレビ、コンピュータモニタ、コンピュータ、ハンドヘルドコンピュータ、携帯端末PDA、電子レンジ、冷蔵庫、自動車、ステレオシステム、カセットレコーダまたはプレーヤ、DVDプレーヤ、CDプレーヤ、VCR、MP3プレーヤ、ラジオ、ビデオカメラ、カメラ、デジタルカメラ、ポータブルメモリチップ、洗濯機、乾燥機、洗濯/乾燥機、複写機、ファクシミリ装置、スキャナ、マルチ機能周辺機器、腕時計、掛時計等を含み得るが、それらに限定されない。さらに、電子素子は、未完成品を含む可能性がある。本発明は、ある実施形態の観点から説明されたが、本明細書に記載される特徴および利点のすべてを提供しない実施形態を含め、当業者に明白である他の実施形態もまた、本発明の範囲内にある。さらに、前述の種々の実施形態は、さらなる実施形態を提供するために組み合わせることができる。加えて、一実施形態に照らして示されるある特徴は、同様に、他の実施形態に組み込まれることができる。故に、本発明の範囲は、添付の請求項を参照することによってのみ規定される。