通信ネットワークにおいて、マルチセルサポートを提供するための装置であって、モデムボードと、複数のプロセッサコアが前記モデムボードに取り付けられており、またすべての非リアルタイムのスレッドおよびプロセスが、すべての制御プレーンアクティビティのために専用になっているプロセッサコアに結び付けられており、またすべてのデータプレーンアクティビティのために専用になっているプロセッサコアが、データパスの実装またはレイヤ2処理のために直接に必要とされないどのようなスレッドもホストしない、または実行しないように構成されたマルチコアプロセッサとを備える装置。前記マルチコアプロセッサが、前記プロセッサコア上で実行されるアプリケーションソフトウェアから任意のコア特有の詳細を隠すコア抽象化レイヤを含むように構成されている、請求項1に記載の装置。前記マルチコアプロセッサが、制御プレーンコアに対するデフォルト親和性マスクを含むように構成されている、請求項1に記載の装置。各セルが対応するアップリンクスケジューラおよび対応するダウンリンクスケジューラを有する3つのセルを、前記通信ネットワークにおいて前記マルチコアプロセッサがサービス提供するように構成されている、請求項1に記載の装置。前記マルチコアプロセッサが、8つのプロセッサコアを有する、請求項1に記載の装置。単一のオペレーティングシステムインスタンスが、前記コアのすべてで実行され、制御プレーン機能とデータプレーン機能の組合せをサポートする、請求項1に記載の装置。通信ネットワークにおいてマルチセルサポートを提供するための装置であって、モデムボードと、複数のプロセッサコアが、前記モデムボードに取り付けられているマルチコアプロセッサとを備え、単一のパーティションに含まれる前記プロセッサコアのすべてを用いて単一のパーティションが画定され、また前記単一のパーティションを使用して、すべての制御プレーン機能およびすべてのデータプレーン機能を実行する、装置。前記マルチコアプロセッサが、前記単一のパーティションにおいて前記プロセッサコア上で実行されるアプリケーションソフトウェアから任意のコア特有の詳細を隠すコア抽象化レイヤを含むように構成されている、請求項7に記載の装置。各セルが対応するアップリンクスケジューラおよび対応するダウンリンクスケジューラを有する少なくとも3つのセルを、前記通信ネットワークにおいて前記マルチコアプロセッサがサービス提供するように構成されている、請求項7に記載の装置。単一のオペレーティングシステムインスタンスが、前記コアのすべてで実行され、制御プレーン機能とデータプレーン機能の組合せをサポートする、請求項7に記載の装置。本発明は、上で言及した問題および他のものを解決する、新規で改善された装置を企図している。次世代のLTEモデムボードでは、8つのコアを有するプロセッサが、使用されている。これにより、システムは、単一のモデムボードを使用してマルチセル構成すなわち、6つのセルまでについてのサポートをサポートすることができるようになる。これはまた、制御プレーンおよびデータプレーンをサポートするために、モデムボード上の2つの別個のプロセッサを使用する必要をなくすことにもなる。このことによって、ボード上のデバイスの数をかなり低減させる。さらに、とりわけ、2つのプロセッサ用に別々のDDRメモリデバイスを有することが、必要でなくなる。マルチセル構成をサポートするために、より少ない数のモデムボードが基地局にプラグインされることが必要になるにすぎないので、この新規の設計アプローチは、コストを低減させることになる。この解決方法の別の利点は、最大6つのモデムボードを使用することとは対照的に1つのモデムボードを使用する基地局では、基地局不動産専有面積が低減し、かつ全体的な消費電力がより少なくなることである。本発明の一実施形態において、通信ネットワークにおいてマルチセルサポートを提供するための装置が提供される。本装置は、モデムボードと、複数のプロセッサコアがそのモデムボードに取り付けられているマルチコアプロセッサとを含んでいる。少なくとも1つのプロセッサコアを使用して、すべての制御プレーン機能を実行し、また残りのプロセッサコアを使用して、すべてのデータプレーン機能を実行する。オプションとして、マルチコアプロセッサは、プロセッサコア上で実行されるアプリケーションソフトウェアから任意のコア特有の詳細を隠すコア抽象化レイヤを含むように構成することができる。さらに、マルチコアプロセッサは、障害分離のためのスーパバイザソフトウェアエンティティを含むように構成することができる。さらに、マルチコアプロセッサは、各セルが対応するアップリンクスケジューラおよび対応するダウンリンクスケジューラを有する少なくとも3つのセルを通信ネットワークにおいてサービス提供するserveように構成することができる。マルチコアプロセッサは、8つのコアを有することができ、また第1のプロセッサコアは、第1のオペレーティングシステムを実行することができ、また残りのプロセッサコアは、第2のオペレーティングシステムの個々のインスタンスを、実行することができる。本発明の別の実施形態において、通信ネットワークにおいてマルチセルサポートを提供するための装置が提供される。本装置は、モデムボードと、複数のプロセッサコアが、そのモデムボードに取り付けられているマルチコアプロセッサとを含んでいる。単一のパーティションに含まれるプロセッサコアのすべてを用いて、単一のパーティションが画定される。単一のパーティションを使用して、すべての制御プレーン機能と、すべてのデータプレーン機能とを実行する。オプションとして、マルチコアプロセッサは、単一のパーティションにおいてプロセッサコア上で実行されるアプリケーションソフトウェアから任意のコア特有の詳細を隠すコア抽象化レイヤを含むように構成することができる。さらに、マルチコアプロセッサは、各セルが対応するアップリンクスケジューラおよび対応するダウンリンクスケジューラを有する少なくとも3つのセルを通信ネットワークにおいてサービス提供するように構成することができる。マルチコアプロセッサは、8つのプロセッサコアを備えることができ、また単一のオペレーティングシステムインスタンスは、コアのすべてで実行することができる。単一のオペレーティングシステムインスタンスは、PREEEMPT_RTを有するSMPリナックスSMPLinuxを備えることができる。本発明のさらに別の実施形態において、通信ネットワークにおいてコア親和性coreaffinityとコア予約とを有するマルチセルサポートを提供するための装置が提供される。本装置は、モデムボードと、複数のプロセッサコアがそのモデムボードに取り付けられており、またすべての非リアルタイムのスレッドとプロセスとが、すべての制御プレーンアクティビティのために専用にされているプロセッサコアに結び付けられるように構成されたマルチコアプロセッサとを含んでいる。すべてのデータプレーンアクティビティのために専用にされているプロセッサコアは、データパスの実装またはレイヤ2処理のために直接に必要とされてはいないどのようなスレッドもホストし、または実行することにはならない。オプションとして、マルチコアプロセッサは、プロセッサコア上で実行されるアプリケーションソフトウェアから任意のコア特有の詳細を隠す制御プレーンコアまたはコア抽象化レイヤに対するデフォルト親和性マスクdefaultaffinitymaskを含むように構成することができる。単一のオペレーティングシステムインスタンスは、コアのすべてで実行することができる。本発明の適用可能性についてのさらなる範囲が、下記で提供される詳細な説明から明らかになるであろう。しかしながら、様々な変更および修正が同等形態の範囲を逸脱することなく当業者には明らかになるので、本発明についての好ましい実施形態を示しているが、詳細な説明および特定の例は、例証としてのみ与えられることを理解されたい。本発明は、デバイスの様々な部分および方法のステップの構造、構成、および組合せの中に存在し、本発明によって企図される目的は、以下でさらに十分に説明され、特に特許請求の範囲において指摘され、また添付図面において示されるように達成される。図面の提示は、例示の実施形態だけを示す目的のためであり、また特許請求される主題を限定する目的のためではないが、ここで図面を参照すると、図1は、現在説明されている実施形態が組み込まれ得る例示のシステムについての図を提供するものである。スケーラビリティは、このマルチセルソフトウェアアーキテクチャについての主要な設計の考慮すべき事項である。それゆえに、主要なソフトウェアの再構成を必要とせずに、簡単に拡大または縮小することができる構成が必要とされる。マルチコアプロセッサを用いて、システム構成についての、すなわち監視された非同期型マルチプロセッシングAsynchronousMultiprocessingAMP構成図1と、SMP構成図2とについての、少なくとも2つの選択肢が存在している。これらのシステム構成は、以下でより詳細に説明されることになる。監視された非同期型マルチプロセッシングAMP構成。第1の実施形態において、制御プレーン機能をサポートする少なくとも1つのコアを含むパーティションが定義され、またデータプレーンについての1つまたは複数のコアを含む、サポートされるべきセルの数と同数のパーティションが定義される。この構成においては、パーティションの数と同数の、オペレーティングシステムOSについてのインスタンスを提供することが、一般に必要である。この構成においては、適切なシステムオペレーションについてのハイパーバイザhypervisorと呼ばれる別のソフトウェアエンティティを使用する必要がある。ハイパーバイザは、1つのOSインスタンスが、他のパーティションを破損することにならないことを保証する。しかしながら、OSベンダが、役に立つ各インスタンスについてのライセンス料を要求することが一般的であるので、ハイパーバイザの使用は、かなりコストを増大させる。OSについての少なくとも2つの異なるタイプ一方は制御プレーン用、他方はデータプレーン用を使用することによって、保全性、ならびにコストが懸案要因になる。スケーラビリティは、この構成が使用されるときに、別の懸案要因である。3つのセルよりも多くをサポートするようにボードを再構成することは、実現可能ではない可能性がある。たとえ実現可能であるとしても、それは、実際問題として、現場において実行されるには、あまりにも長い時間がかかることになる複雑な再構成プロセスを必要とする可能性がある。図1は、例示のプラットフォームソフトウェアアーキテクチャについての第1の実施形態を示すものである。このアーキテクチャは、一般に、モデムボード上で使用されるが、それは、他の用途においても使用され得ることを理解されたい。この場合には、8つのコア図において12、14、16、18、20、22、24、および26として示されるを有するマルチコアプロセッサ10が提供される。しかしながら、マルチコアプロセッサ10は、任意の数のコアを有することができることを理解されたい。この例においては、第1のパーティション28は、第1のオペレーティングシステムOS132を実行する制御プレーン30のためである。第1のパーティション28はまた、OAM34と、BCS/UPS36とを含む。BCS/UPS36は、OAMエンティティなどのアプリケーションソフトウェアに対してハードウェアについての抽象化を提供するミドルウェアレイヤである。7つのAMPパーティション図において38、40、42、44、46、48、50として示されるは、すなわち残りの7つのコアのおのおのについての1つは、第2のオペレーティングシステムOS254を実行するデータプレーン52のためである。レイヤ2L2処理のすべては、プロセッサの8つのコア上で行われる。データリンクレイヤは、コンピュータネットワーキングについての7-レイヤOSIモデルのうちのレイヤ2である。データリンクレイヤは、広域ネットワークにおいて隣接するネットワークノードの間で、または同じローカルエリアネットワークセグメントの上のノードの間で、データを転送するプロトコルレイヤである。データリンクレイヤは、ネットワークエンティティの間でデータを転送する機能手段と、手続き手段とを提供し、また物理レイヤの中で起こる可能性があるエラーを検出し、また場合によっては訂正する手段を提供することができる。データリンクプロトコルの例は、ローカルエリアネットワークマルチノードの場合にはイーサネットであり、ポイントツーポイントデュアルノード接続の場合にはポイントツーポイントプロトコルPoint-to-PointProtocolPPP、HDLCおよびADCCPである。本発明者等の場合には、L2は、LTEエアインターフェースの場合に必要とされるL2スケジューラ処理を意味し、このLTEエアインターフェースは、非常に厳しいリアルタイム要件を有する。レイヤ1L1処理のすべては、DSP/FPGA上で行われる。コア抽象化レイヤcoreabstractionlayerCAL56は、L2アプリケーションソフトウェアからコア特有の詳細を隠す。例示のアーキテクチャはまた、すべてのこれらのパーティションが、独立に実行され、互いに破損し合わないことを保証するすなわち、障害分離を保証する、ハイパーバイザ58などのスーパバイザソフトウェアエンティティを含んでいる。ハイパーバイザは、仮想化において使用されるソフトウェアプログラムである。それは、いくつかのオペレーティングシステムが、所与の1つのハードウェア上で並列に実行されることを可能にする。従来の仮想コンピューティングプログラムとは違って、ハイパーバイザは、ターゲットハードウェア上で直接に実行される。これにより、ゲストguestオペレーティングシステムとハイパーバイザとは、ずっと効率よく実行することができるようになる。実行されているときに、ハイパーバイザは、それ-ゲスト-の最上部で、すべてのシステムのハードウェアの仮想化されたバージョンを用いて実行されるオペレーティングシステムのすべてを提示する。このようにして、ゲストは、直接にハードウェアにアクセスすることができず、またそのようにして1つのオペレーティングシステムのプログラムによってまたはOSそれ自体によってさえも引き起こされるどのような問題も、他の任意のOSから分離される。可能性のあるハイパーバイザのリストは、それだけには限定されないが、以下のタイプ、すなわちXenCitrixと、KVMカーネルベースの仮想マシンと、VMwareESX/vmkernelと、マイクロソフトのハイパー-VMicrosoftHyper-Vと、PowerVMIBMと、論理ドメインLogicalDomains/オラクルOracleVMと、ウィンドリバーのハイパーバイザWindRiverHypervisorとを含む。この例においては、プロセッサ10は、3つのセル図において60、62、および64として示されるにサービス提供する。各セルは、アップリンクULスケジューラ図において66、70、および74として示されると、ダウンリンクDLスケジューラ図において68、72、および76として示されるとを必要とする。またRLC/MACブロック78も含まれており、このブロックは、移動体とネットワークとの間で使用されるエアインターフェースの上の基本的な移送ユニットである。それは、データとRLC/MAC信号とを搬送するために使用される。上記で説明されるような、監視された非同期型マルチプロセッシングを使用した構成は、制御プレーンと、データプレーンとの間の明確な分離についての利点を提供する。しかしながら、監視された非同期型マルチプロセッシングを使用した構成は、スケーラビリティを制限する可能性があり、またそれは、ハイパーバイザライセンス料に起因して比較的高価となる可能性がある。このアプローチを用いて3-セル構成をサポートすることが可能であるけれども、この構成を用いて8-コアプロセッサ上で6-セル構成をサポートすることは困難である可能性がある。SMP構成。次に図2を参照すると、マルチコアプロセッサ100が、示されている。このアーキテクチャは、一般に、モデムボード上で使用されるが、それは、他の用途においても使用され得ることを、理解されたい。この実施形態においては、1つのパーティションは、その中のすべての8つのコアを用いて定義される。しかしながら、マルチコアプロセッサ10は、任意の数のコアを有することができることを理解されたい。この実施形態を用いて、このようにして、コア例えば、8つのコアのすべてで実行される単一のSMPOSインスタンス102を使用することが可能である。制御プレーンとデータプレーンとは、今や1つのOSインスタンスの下にあるので、データプレーンに伴う問題が、同様に制御プレーンも駄目にしないことを保証する配慮が必要とされる。この例においては、プロセッサ100は、3つのセル図において104、106、および108として示されるにサービス提供する。各セルは、アップリンクULスケジューラ図において110、112、および114として示されると、ダウンリンクDLスケジューラ図において116、118、および120として示されるとを必要とする。またRLC/MACブロック122も含まれており、このブロックは、移動体とネットワークとの間で使用されるエアインターフェースの上の基本的な移送ユニットである。それは、データと、RLC/MAC信号とを搬送するために使用される。プロセッサ100はまた、OAM124と、BCS/UPS126とを提供する。コア抽象化レイヤCAL128は、L2アプリケーションソフトウェアからコア特有の詳細を隠す。この構成においては、実行されるOSインスタンスだけが存在している潜在的なコスト節約ので、ハイパーバイザを使用する必要性は、存在していない。同じOSが、制御プレーンと、データプレーンとの両方のために使用されるので、保全性もまた、あまり問題にならない。ソフトウェアは、2つのプレーンすなわち、制御プレーンとデータプレーンとの場合に異なるOSの下で開発される必要はない。この構成についての別の利点は、スケーラビリティである。すなわち、この構成を用いて、どのような再構成の必要もなしに、単一のセルから6-セルのサポートまでの任意の構成をサポートすることが可能である。基地局のリアルタイム性能の必要性を満たすために、PREEMPT_RTパッチを有するSMPリナックスなどのOSが、使用されてもよい。もちろん、他のオペレーティングシステムが使用され得ることを理解されたい。独自開発のproprietaryリアルタイムOSは、使用するためにもっと高くつくことにも注意すべきである。リナックスは、オープンソースであるので、ウィンドリバーやモンタビスタMontavistaなど、一流のOSサプライヤによって提供されるPREEMPT_RTを有するSMPリナックスを使用するコストは、それらの独自開発のリアルタイムOSのどれかを使用するよりもかなり安い。これらの会社は、オープンソースのリナックスコードについての広範囲に及ぶテストを提供しており、またそれらの会社は、パッチ管理を提供している。その結果として、そのような会社へと進むことは、PREEMPT_RTパッチを有するオープンソースのリナックスに関連したどのような補償問題についての心配も軽減することができる。セルの回復は、監視されたAMP構成におけるよりも、この構成においてずっと複雑になる。監視されたAMPの確認においては、セルの回復、またはスタートアップは、セル特有のデータプレーンパーティションをリブートすることにより、簡単に行うことができる。しかしながら、制御プレーンと、データプレーンのすべてが、今や単一のパーティションの下にあるので、そのようなプロセスは、SMP構成においては行われない可能性がある。回復メカニズムは、特定のセルに関連するプロセスおよびスレッドが、セルの回復の一部分として、生成されspawned、または再開されることを保証するように実装される必要がある。バッファなどのような共用されたリソースは、セル回復の一部分として指定されたセルに割り付けられた共用リソースが、適切に開放されるように、タグ付けされるべきである。SMP構成は、監視されたAMP構成が、決定論的動作を失う傾向を有する場合がある。SMP構成において決定論的動作を達成するために、システムは、コア予約構造とコア親和性構造を使用して、AMPのようなシステム動作を達成するような方法で実装されることが好ましい。これはまた、例えば、PREEMPT_RTOSを有するSMPリナックスの中から最高性能を手に入れるためにも望ましい。PREEMPT_RTOSは、依然として、VxWorksなどのハードなリアルタイムOSではない。バッファ管理サービスなどのロックレスゼロコピーサービスlocklesszerocopyservicesの使用は、PREEMPT_RTOSを有するSMPリナックスの使用によって課されるどのようなレイテンシー問題にも対処する助けをすることもできる。図3は、コア予約およびコア親和性の構造を使用するアーキテクチャを示すものである。この例においては、8-コアのプロセッサが、使用される。コア0~7は、図において参照番号202、204、206、208、210、212、214、および216としてラベル付けされる。非リアルタイムのすべてのスレッドまたはプロセスは、制御プレーンアクティビティのために専用になっているコアに結び付けられることになる。言い換えれば、データプレーンアクティビティのために専用になっているコア図において218、220、および222としてラベル付けされるは、高速パスデータパスの実装またはL2処理のために直接に必要とされないどのようなスレッドもホストし、または実行することにならない。コア親和性およびコア予約を達成するために、制御プレーンコア単数または複数224に対するデフォルト親和性マスクが、定義される。このようにして、特有の結合が割り当てられていない任意のスレッドまたはプロセスは、制御プレーンコア単数または複数に対するデフォルトになる。コア抽象化レイヤCAL226は、L2アプリケーションソフトウェアからコア特有の詳細を隠す。この構成においては、実行されるOSインスタンス228だけが存在するので、ハイパーバイザを使用する必要がない。所与のセルに対応するリアルタイムのプロセス/スレッドは、コア予約とコア親和性とを経由して指定されたコアに結び付けられる。例えば、セル1およびセル4のULスケジューラスレッドは、コア2に結び付けられ、またDLスケジューラスレッドは、コア3に結び付けられる。したがって、図3は、SMP構成の内部のAMPのような構成を示すものである。この構成においては、例えば、すべての制御プレーンのプロセス/スレッドは、コア0202およびコア1204上で実行されることになる。セルのリアルタイムのプロセス/スレッドのおのおのは、非リアルタイムのプロセス/スレッドが実行しないことになる場合の専用のコア上で実行されることになる。このようにして、1非リアルタイムのスレッドは、処理時間が欠乏しないことになり、また2非リアルタイムのスレッドは、リアルタイムのスレッドからどのような価値のある処理時間も取らないことになり、また厳しいリアルタイム処理要件を有するデータコア上で処理レイテンシースパイクを追加しないことになる。要約すれば、本発明の実装形態は、1つのパーティションの中のプロセッサコアのすべてを使用する。これは、ただ1つのOSインスタンスの使用を必要とすることになり、またハイパーバイザを使用する必要がない。単なるリナックスでは、困難なリアルタイム処理の必要性のすべてを満たすことが難しい可能性があるので、PREEMPT_RTパッチを有するSMPリナックスなどのOSが好ましい。オープンソースのOSも、コストを低減させるために使用される。システムは、さらに、SMPリナックスのコア親和性機能とCPU予約機能とを組み込み、SMP構成内でAMP様システム動作を定義して、6-セル構成、または9-セル構成さえも可能にする。本明細書において提示される特定の例示の実施形態に関連して、ある種の構造的特徴および/または機能的特徴は、定義された要素および/またはコンポーネントの中に組み込まれているものとして説明されることを理解されたい。しかしながら、これらの特徴が、同じ利益を、または同様な利益をもたらすために、同様に、必要に応じて他の要素および/またはコンポーネントの中に組み込まれ得ることが、企図される。例示の実施形態についての異なる態様が、必要に応じて選択的に使用されて、望ましい用途のために適した他の代替的な実施形態を達成することができ、他の代替的な実施形態は、それによってその中に組み込まれている態様のそれぞれの利点を実現していることも理解されたい。本明細書において説明される特定の要素またはコンポーネントが、ハードウェア、ソフトウェア、ファームウェア、またはそれらの組合せによって適切に実装されるそれらの機能を有することができることも理解されたい。さらに、一緒に組み込まれるような、本明細書において説明されるある種の要素が、適切な状況の下で、スタンドアロン要素とすることができるか、またはそうでなければ分割され得ることを理解されたい。同様に、1つの特定の要素によって実行されるものとして説明される複数の特定の機能は、個々の機能を実行するように独立に動作する複数の異なる要素によって実行することができ、あるいはある種の個々の機能は、協力して動作する複数の異なる要素によって分割され、また実行することができる。代わりに、互いに異なっているものとして本明細書においてそれ以外の方法で説明され、かつ/または示されるいくつかの要素もしくはコンポーネントを、必要に応じて物理的に、または機能的に結合することができる。要するに、本明細書は、好ましい実施形態を参照して説明されてきている。明らかに、修正形態と変更形態とは、本明細書を読み、また理解するとすぐに、他の人に想起されることになる。本発明は、すべてのそのような修正形態と変更形態とを、それらが、添付の特許請求の範囲またはその均等形態の範囲内に含まれる限りにおいて、含むように解釈されることが、意図されている。すなわち、様々な、上記の開示された他の特徴および機能、またはその代替形態は、多数の他の異なるシステムまたはアプリケーションへと望ましく結合され得ること、およびさらにそれらの中の様々な現在では予見できない、または予期されない代替形態、修正形態、変更形態または改善は、同様に添付の特許請求の範囲によって包含されるように意図される当技術における当業者によってその結果として作られ得ることが、理解されるであろう。