"複数のビット線とワード線との交差位置に配置され、電流経路が直列に接続される複数のメモリセル列を備えるメモリセルアレイと、前記メモリセルアレイに与える電圧を発生させる電圧発生回路と、前記メモリセルアレイおよび前記電圧発生回路を制御する制御回路とを具備し、前記メモリセルのデータ書き込み動作において、前記制御回路は、前記メモリセル列の非選択ワード線に第1書き込みパス電圧を印加し、前記選択ワード線が書き込み電圧に達した後、前記非選択ワード線に、前記第1書き込みパス電圧よりも大きい第2書き込みパス電圧に達するまで電圧を更に印加するように制御する半導体記憶装置。前記制御回路は、前記メモリセル列の非選択ワード線に与えられる電圧を、前記第1書き込みパス電圧の第1傾きが、前記書き込み電圧の傾きよりも小さくなるように制御する請求項1に記載の半導体記憶装置。前記制御回路は、前記メモリセル列の非選択ワード線に与えられる電圧を、前記第2書き込みパス電圧の第2傾きが、前記書き込み電圧の傾きよりも小さくなるように制御する請求項1または2に記載の半導体記憶装置。前記制御回路は、前記メモリセル列の非選択ワード線に与えられる電圧を、前記第1,第2書き込みパス電圧に達するまで、階段状に立ち上げるように制御する請求項1に記載の半導体記憶装置。前記制御回路は、REASB方式において、非選択ビット線に接続される前記メモリセル列の非選択ワード線に第1書き込みパス電圧を印加し、前記選択ワード線が書き込み電圧に達した後、前記非選択ワード線に、前記第1書き込みパス電圧よりも大きい第2書き込みパス電圧に達するまで電圧を更に印加するように制御する請求項1乃至4に記載のいずれか1項の半導体記憶装置。書き込み不良の減少に有利な半導体記憶装置を提供する。実施形態によれば、一態様に係る半導体記憶装置は、複数のビット線とワード線との交差位置に配置され、電流経路が直列に接続される複数のメモリセル列を備えるメモリセルアレイと、前記メモリセルアレイに与える電圧を発生させる電圧発生回路と、前記メモリセルアレイおよび前記電圧発生回路を制御する制御回路とを具備し、前記メモリセルのデータ書き込み動作において、前記制御回路は、前記メモリセル列の非選択ワード線に第1書き込みパス電圧を印加し、前記選択ワード線が書き込み電圧に達した後、前記非選択ワード線に、前記第1書き込みパス電圧よりも大きい第2書き込みパス電圧に達するまで電圧を更に印加するように制御する。<作用効果>上記のように、第2の実施形態に係る半導体記憶装置によれば、少なくとも上記1乃至3と同様の効果が得られる。さらに、第2の実施形態のように、必要に応じ、上記REASB方式に適用することが可能である。また、電圧VGPも、書き込みパス電圧VPASS1、VPASS2と同様に、電圧VGP1を印加し、チャネル電位がブーストリークにより低下した後、電圧VGP1よりも大きい電圧VGP2に上昇させることにより、チャネル電位Vchannelの降下を防止することができる。[第3の実施形態更に複数段に立ち上げる一例]次に、第3の実施形態に係る半導体記憶装置について、図11を用いて説明する。第3の実施形態は、非選択ワード線に与えられる電圧を、更に複数段に立ち上げる一例に関するものである。この説明において、上記第1、第2の実施形態と重複する部分の詳細な説明を省略する。<概要>図11を用い、第3の実施形態の概要について説明する。図示するように、第3の実施形態は、非選択ワード線WLに与えられる電圧VPASSが、更に複数段に立ち上げられる点で、上記実施形態と相違する。非選択ワード線の立ち上がりの時間は、書き込み電圧VPGMよりも早くなるように制御され、2回目以降の上昇は、書き込み電圧VGPMが印加された後に行われる。より具体的には、第1回目のパルス1において、時刻t4-1の際に、第3段目の立ち上がりの傾きθVP3θVP1θVP2θVP3<θVPGMを有して、所定の電圧VPASS3まで立ち上げられる。続く、第2、第3回目のパルス2、3においても同様に、時刻t4-2、t4-3の際に、第3段目の立ち上がりの傾きθVP3を有して、上記所定の電圧からステップアップされた電圧まで立ち上げられる。これらの動作を、選択セルが所定の閾値になるまで繰り返す。電圧VGP、VISOも同様に制御することが可能である。また、書き込み/消去の回数が一定の回数を超えた場合や、書き込みのループ回数が一定の回数を超えた場合に、書き込みパス電圧VPASSを3段階以上に上昇させても良い。書き込み時間が変化しても、チャネル電位Vchannelを一定の値にすることができる。<作用効果>第3の実施形態に係る半導体記憶装置は、上記1乃至3と同様の効果が得られる。さらに、必要に応じて、本例を適用することが可能である。特に、小刻みにチャネル電位Vchannelを上昇させることができ、電位Vchannelのレベルをより安定させることができる。[第4の実施形態階段状に立ち上げる一例]次に、第4の実施形態に係る半導体記憶装置について、図12を用いて説明する。第4の実施形態は、非選択ワード線に与えられる電圧を、階段状に立ち上げる一例に関するものである。この説明において、上記第1、第2の実施形態と重複する部分の詳細な説明を省略する。<概要>図12を用い、第4の実施形態の概要について説明する。図示するように、第4の実施形態は、非選択ワード線WLに与えられる書き込みパス電圧VPASS1、VPASS2が、階段状に立ち上げられる点で、上記実施形態と相違する。非選択ワード線の立ち上がりの時間は、書き込み電圧VPGMよりも早くなるように制御され、書き込みパス電圧VPASS2への上昇は、書き込み電圧VGPMが印加された後に行われる。より具体的には、第1回目のパルス1において、時刻t2-1の際に、ほぼ垂直に3回に分けて立ち上げることにより、書き込みパス電圧VPASS1まで立ち上げられる。続いて、時刻t3-1の際、ほぼ垂直に3回に分けて立ち上げることにより、書き込みパス電圧VPASS2まで立ち上げられる。。第2、第3回目のパルス2、3においても同様に、上記所定の電圧からステップアップされた電圧まで立ち上げる。書き込みパス電圧VPASSの立ち上がりの傾きを小さくさせるのではなく、段階的に立ち上げることにより、立ち上がりの傾きを小さくするのと同様の効果を得ることができる。これらの動作を、選択セルが所定の閾値になるまで繰り返す。電圧VGP、VISOも同様に制御することが可能である。<作用効果>第4の実施形態に係る半導体記憶装置は、上記1、2と同様の効果が得られる。さらに、必要に応じて、本例を適用することが可能である。また、書き込みパス電圧VPASSを段階的に立ち上げるため、書き込みパス電圧VPASSの制御が容易である。[第5の実施形態階段状に立ち上げる一例]次に、第5の実施形態に係る半導体記憶装置について、図13を用いて説明する。第5の実施形態は、非選択ワード線に与えられる電圧を、階段状に立ち上げる一例に関するものである。この説明において、上記第1、第2の実施形態と重複する部分の詳細な説明を省略する。<概要>図13を用い、第5の実施形態の概要について説明する。図示するように、第5の実施形態は、非選択ワード線WLに与えられる書き込みパス電圧VPASS1VPASS2が、階段状に立ち上げられる点で、第4の実施形態と同様である。非選択ワード線の立ち上がりの時間は書き込み電圧VPGMよりも早くなるように制御され、書き込みパス電圧VPASS2への上昇は、書き込み電圧VGPMが印加された後に行われる。ここで、便宜上、電圧VGP=書き込みパス電圧VPASS1の場合を例に説明する。書き込みパス電圧は、第1回目のパルス1において、時刻t2-1、の際に、ほぼ垂直に、電圧VISOに、その後、電圧VPASS1電圧VGPまでそれぞれ立ち上げられる。続いて、時刻t3-1の際、書き込みパス電圧VPASS2まで上昇する。ここで、電圧VSIO、VGPが与えられる非選択ワード線は、それぞれの電圧に達したところで電圧の上昇が停止し、それぞれの電圧VSIO、VGPに保持される。第2、第3回目のパルス2、3においても同様に、書き込みパス電圧VPASS2まで立ち上げる。これらの動作を、選択セルが所定の閾値になるまで繰り返す。なお、このような変形は、例えば、ロムヒューズ6に記録させたパラメータを設定し、コントローラ4がパラメータを読み出して実行することにより可能である。<作用効果>第5の実施形態に係る半導体記憶装置は、上記1乃至2と同様の効果が得られる。さらに、必要に応じて、本例を適用することが可能である。さらに、書き込みパス電圧VPASSの立ち上げを、その他の電圧VISO、VGPに区切ることにより、昇圧回路11で生成される電圧の種類を減らすことができる。その結果、回路動作を簡易化することができる。[第6の実施形態緩やかに階段状に立ち上げる一例]次に、第6の実施形態に係る半導体記憶装置について、図14を用いて説明する。第6の実施形態は、非選択ワード線に与えられる電圧を、緩やかに階段状に立ち上げる一例に関するものである。この説明において、上記第1、第2の実施形態と重複する部分の詳細な説明を省略する。<概要>図14を用い、第6の実施形態の概要について説明する。図示するように、第6の実施形態は、非選択ワード線WLに与えられる書き込みパス電圧VPASSが階段状に立ち上げられる点で、第4の実施形態と同様である。ここで、書き込みパス電圧VPASSの階段状の立ち上げも緩やかに行われている点で、上記実施形態と相違する。非選択ワード線の立ち上がりの時間は、書き込み電圧VPGMよりも早くなるように制御され、書き込みパス電圧VPASS2への上昇は、書き込み電圧VGPMが印加された後に行われる。書き込みパス電圧VPASSは時刻t2-1の際に、立ち上がりの傾きθVP11を有して立ち上がり、その後立ち上がりの傾きθVP12を有して立ち上がり、その後立ち上がりの傾きθVP13を有して電圧VPASS1まで立ち上げられる。ここで、立ち上がりの傾きθVP11,θVP12,θVP13は立ち上がりの傾きθVPGMよりも小さい。同様に、時刻t31において、書き込みパス電圧VPASSは、立ち上がりの傾きθVP21を有して立ち上がり、その後立ち上がりの傾きθVP22を有して立ち上がり、その後立ち上がりの傾きθVP23を有して電圧VPASS2まで立ち上げられる。ここで、立ち上がりの傾きθVP21,θVP22,θVP23は立ち上がりの傾きθVPGMよりも小さい。第2回目2における書き込みパス電圧VPASSも、同様に、立ち上げられる。これらの動作を、選択セルが所定の閾値になるまで繰り返す。なお、このような変形は、例えば、ロムヒューズ6に記録させたパラメータを設定し、コントローラ4がパラメータを読み出して実行することにより可能である。<作用効果>第6の実施形態に係る半導体記憶装置は、上記1乃至2と同様の効果が得られる。さらに、必要に応じて、本例を適用することが可能である。また、階段状のパルスの立ち上がりの傾きも小さくすることにより、非選択セルの書き込みストレスをさらに低減させることができ、書き込み不良を防止することができる。[変形例その他のバリエーションの一例]次に、変形例に係る半導体記憶装置について、説明する。上記実施形態に限らず、例えば、ロムヒューズ6に記録させたパラメータを設定し、コントローラ4がこれを実行することにより、必要に応じた種々のバリエーションが可能である。例えば、書き込みパス電圧VPASSの方式としては、上記のステップアップ方式VPASSStepUpに限らず、固定方式VPASS固定を適用することも可能である。パルスPulseの立ち上げ方式としては、上記第1の実施形態のように緩やかに立ち上げる場合や、上記第4の実施形態のように階段状に立ち上げることも可能である。パルス電圧の初期Initial電圧、ステップStep電圧、ステップstep段数、傾き、および長さとしては、均等、波形内で変える、波形毎に変える等も可能である。また、変形の対象として、書き込みパス電圧VPASSのみの場合や、その他の複数の電圧VISO、VGP等と組み合わせる場合等も可能である。なお、これに限られず、必要に応じて、これらを組み合わせることも可能であることは、言うまでもない。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。1...メモリセルアレイ、BL...ビット線、WL...ワード線、10...セルユニット、MC...メモリセル、SGS,SGD...選択トランジスタ、7...電圧発生回路、4...コントローラ制御回路。以下、実施形態について図面を参照して説明する。この説明においては、半導体記憶装置として、NAND型フラッシュメモリを一例に挙げるが、これに限られることはない。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。[第1の実施形態]<1.全体構成例>まず、第1の実施形態に係る半導体記憶装置の全体構成例について、図1を用いて説明する。図示するように、第1の実施形態に係るNAND型フラッシュメモリ21は、メモリセルアレイ1、センスアンプ回路2、ロウデコーダ3、コントローラ4、入出力バッファ5、ROMフューズ6、電圧発生回路7を備える。コントローラ4は、メモリセルアレイ1に対する制御部を構成する。メモリセルアレイ1は、NANDセルユニット10がマトリクス状にそれぞれ配列される複数のブロックBLK0、BLK1、...、BLKnにより構成される。一つのNANDセルユニット10は、電流経路が複数個直列に接続されるメモリセルMCMC0、MC1、...、MC31と、その両端に接続される選択ゲートトランジスタS1、S2により構成される。図示は省略するが、1つのメモリセルMCは、ドレインとソースとの間に形成されたゲート絶縁膜トンネル絶縁膜上に電荷蓄積層としてのフローティングゲート電極を有し、そのフローティングゲート電極上に、ゲート間絶縁膜を介してコントロールゲート電極を形成したものとすることができる。コントロールゲートは、ワード線の1つに接続される。選択ゲートトランジスタS1のソースは共通ソース線CELSRCに接続され、選択ゲートトランジスタS2のドレインはビット線BLに接続される。NANDセルユニット10内のメモリセルMCの制御ゲートはそれぞれ異なるワード線WLWL0、WL1、...、WL31に接続される。選択ゲートトランジスタS1、S2のゲートは、ワード線WLと並行する選択ゲート線SG1、SG2にそれぞれ接続される。1ワード線を共有する複数のメモリセルの集合は、1ページ或いは2ページを構成する。ワード線WLと選択ゲート線SG1、SG2を共有する複数のNANDセルユニット10の集合は、データ消去の単位となるブロックBLKを構成する。複数ブロックBLK0、BLK1、...、BLKnを含むメモリセルアレイ1は、シリコン基板の一つのセルウェルCPWELL内に形成される。センスアンプ回路SA2は、メモリセルアレイ1のビット線BLに電気的に接続される。センスアンプ回路2は、読み出しデータをセンスし書き込みデータを保持するためのページバッファを構成する複数のセンスアンプSAを有する。センスアンプ回路2は、カラム選択ゲートを有する。ロウデコーダワード線ドライバを含むRowDEDWDRV3は、ワード線WLおよび選択ゲート線SG1、SG2を選択して駆動する。コントローラCNTL4は、書き込みイネーブル信号WEn、読み出しイネーブル信号REn、アドレスラッチイネーブル信号ALE、コマンドラッチイネーブル信号CLE等の外部制御信号を受けて、このNAND型フラッシュメモリ21の全般の動作の制御を行う。具体的に、コントローラ4は、コマンドインタフェースやアドレス保持、転送回路を含み、供給されたデータが書き込みデータであるかアドレスデータであるかを判定する。この判定結果に応じて、書き込みデータはセンスアンプ回路2に転送され、アドレスデータはロウデコーダ3やセンスアンプ回路2に転送される。また、コントローラ4は、外部制御信号に基づいて、データ読み出し、データ書き込み、データ消去のシーケンス制御、印加電圧の制御等を行う。データ入出力バッファIOBuffer5は、センスアンプ回路2と外部入出力端子との間でデータ授受を行う他、コマンドデータやアドレスデータを受け取る。ロムヒューズROMFuse6は、例えば、後述するデータ書き込み動作の際に用いられる書き込み電圧レベルに係るパラメータ等が記録される。これらは、例えば、NAND型フラッシュメモリ21の電源立ち上げ時に、ロムヒューズ6から読み出され、コントローラ4内の図示しないレジスタ回路に読み込まれ、NAND型フラッシュメモリ21の動作の際等に用いられる。電圧発生回路7は、昇圧回路11と、パルス発生回路12とを備える。昇圧回路11は、それぞれ複数のチャージポンプ回路チャージポンプ回路CP1,CP2、、CPnから構成され得る。昇圧回路11は、図示しないクロック発生回路より与えられるクロックCLKに応じて、所定の電圧をチャージしてパルス発生回路に出力する。パルス発生回路PG12は、昇圧回路11からの入力に応じて、データ書き込み動作等の際に必要な所定のパルス電圧を発生させる。上記構成において、電圧発生回路7は、コントローラ4からの制御信号に基づいて、入力されるクロックCLKのクロック数や、駆動される昇圧回路11の数を切替え、さらにパルス発生回路12を制御して、所望のパルス電圧を発生させる。クロックCLK数や、駆動される昇圧回路11の数を切り替えるのは、後述するように、パルス電圧の立ち上がり時間電圧波形の傾き等の鈍りの度合を変化させるためである。<2.データ書き込み動作>次に、図2乃至図6を用い、第1の実施形態に係る半導体記憶装置のデータ書き込み動作について説明する。2-1.データ書き込み動作時の電圧関係NANDセルユニット10のデータ書き込み動作時の電圧関係は、図2のように示される。図示するように、メモリセルMC0~31および選択ゲートSGS、SGDは、半導体基板のウェル上に順次設けられる、トンネル絶縁膜、電荷蓄積層浮遊電極FG、ゲート間絶縁膜IPD、および制御電極CGを備える。但し、選択ゲートSGS、SGDのゲート間絶縁膜IPDの中央部分は開口され、浮遊電極FGと制御電極CGとが電気的に接続される。上記構成において、データ書き込み動作時の電圧関係は、以下の通りである。なお、ここでは、選択セルをメモリセルMC29とする場合を一例に挙げる。選択セルMC29に接続される選択ワード線WL29には、書き込み電圧VPGMが印加される。非選択セルMC0~28,30,31の非選択ワード線WL0~28,30,31には、書き込みパス電圧VPASSが印加される。書き込みパス電圧VPASSを印加することで、非選択セルMC0~28,30,31のチャネルが形成され、電流経路が導通される。ここで、書き込み電圧VPGMは、書き込みパス電圧VPASSよりも大きい電圧値であるVPGM>VPASS。選択ゲートSGS,SGDのゲートには、選択電圧VSGが与えられる。ビット線には、選択セルが書き込みの場合は、例えば、接地電位Vssが、選択セルが非書き込みの場合は、例えば、内部電源電圧Vddが与えられる。ソース線には、ソース電圧SRCが与えられる。半導体基板のウェルCellPwellには、所定のウェル電圧が与えられる。また、非書き込みセルのチャネルの電位をチャネル電位と称する。このチャネル電位が書き込み電圧Vpgmに近いほど、非書き込みの選択セルの誤書き込みが生じにくい。2-2.データ書き込み動作のタイミングチャート次に、図3のタイミングチャートに沿って、データ書き込み動作についてさらに詳しく説明する。この動作において、全体の制御は、コントローラ4が行う。また、図3は選択セルが非書き込みの場合、すなわち、NANDセルユニット10のチャネル電位をいわゆるセルフブーストにより高くする場合について説明する。まず、ここでは図示しないが、選択ゲートSGS,SGDに、例えば、選択電圧が、ビット線には、例えば、内部電源電圧Vddが与えられる。続いて、時刻t1の際、非選択ワード線WL0~28,30,31および基板に、書き込みパス電圧VPASS1が与えられる。ここで、非選択ワード線WL0~28,30,31の電圧が書き込みパス電圧VPASS1に達した後、NANDセルユニット10のチャネル電位はセルフブーストによりVchannel1まで上昇する。この際、書き込みパス電圧VPASSの立ち上がりは、傾きθVP1を有する。詳細については後述するが、傾きθVP1は、書き込み電圧の傾きθVPGMよりも小さいものであるθVP1<θVPGM。続いて、時刻t2の際、選択ワード線WL29には、書き込み電圧VPGMが印加される。この際、書き込み電圧VPGMの立ち上がりは、傾きθVPGMを有する。この時、NANDセルユニット10のチャネル電位はセルフブーストによりVchannel1から上昇する場合がある。なお、本例では、説明簡略化のため、Vchannel1が変動しないとして説明する。ここで、チャネル電位は、例えば、ジャンクションリーク、選択ゲートトランジスタのオフリークなどのリークにより降下する。以降、チャネル電位を降下させるリークをブーストリークと称する。続いて、時刻t3の際、書き込みの選択セルの電荷蓄積層には、制御電極CGとチャネルとの間の高電界により電荷が注入されている。一方、非書き込みの選択セルのチャネル電位はブーストリークによりVchannel2まで低下している。ここで、非選択ワード線WL0~28,30,31に、第2段階目の書き込みパス電圧VPASS2に上昇させる。この際、書き込みパス電圧VPASSの立ち上がりは、傾きθVP2を有する。図示するように、第2段階目の書き込みパス電圧VPASS2に上昇させることにより、ブーストリークで下がったチャネル電位Vchanne2を、カップリングで再度昇圧させることができる。そのため、書き込み時において、非書き込みの選択メモリセルの基板電圧Vchannelを高い電圧のまま維持することができる。なお、時刻t3は書き込み電圧VPGMの立ち上がり途中に位置していても良い。書き込み電圧VPGMの立ち上がり途中でも、書き込みパス電圧を上昇させればチャネル電位を上昇させることが出来るからである。なお、書き込みパス電圧Vpass1とVpass2を区別せず書き込み電圧Vpassと称する場合もある。その後、時刻t4-1の際、選択ワード線の電位を一旦、書き込みパス電圧VPASS2まで立ち下げ、その後、ワード線WLの電位を立ち下げる時刻t4-2。なお、チャネル電位Vchannelはカップリングによりワード線の立ち下げとともに低下する。上記サイクルを、書き込みの選択セルMC29が、所定の閾値電圧になるまで繰り返す。これに対して、図中に破線で示す比較例は、非選択ワード線の書き込みパス電圧の立ち上がりの傾きが、選択ワード線WLの書き込み電圧の傾きよりも小さくなるように制御されていない。また、書き込み電圧が立ち上がった後に、書き込みパス電圧を上昇させていない。そのため、比較例に係るチャネル電位は、選択ワード線が立ち上がった後、上昇しない。このように、本例では、破線で示す比較例に比べ、書き込みパス電圧VPASSの立ち上がりの傾きθVP1θVP2が、書き込み電圧の立ち上がりの傾きθVPGMよりも小さくなるθVP1θVP2<θVPGMように制御される。そのため、破線で示す比較例書き込みパス電圧の立ち上がりの傾きが傾き大きい場合と比べ、書き込みパス電圧VPASS×時間の面積を減らすことが可能となる。そのため、非選択セルの書き込みストレスを減少でき、書き込み不良の減少に有利である。加えて、本例では、時刻t3の際、非選択ワード線WL0~28,30,31に、傾きθVP2を有する第2段階目の書き込みパス電圧VPASS2に上昇させる。そのため、第2段階目の書き込みパス電圧VPASS2を与えることにより、ブーストリークで下がったチャネル電位Vchannel2を、カップリングで再度昇圧する。そのため、基板電圧Vchannelを高い電圧のまま維持することができる。2-3.電圧の立ち上がりの傾きに関して次に、図4を用い、本例の電圧の立ち上がりの傾きに関して説明する。図示するように、書き込みパス電圧VPASSの傾きθVP1、および書き込み電圧VPGMの傾きθVPGMは、本例では、以下のように定義される。即ち、電圧の立ち上がりの傾き:最大値の50電圧に達するまでの時間より具体的に、図示するものでは、以下の通りである。書き込みパス電圧VPASSの傾きθVP1:VPASS1/2/tvpass書き込み電圧VPGMの傾きθVPGM:VPGM/2/tvpgmこのように、本例では、書き込みパス電圧VPASS1の立ち上がりの傾きθVP1が、書き込み電圧の立ち上がりの傾きθVPGMよりも小さくなるθVP1<θVPGMように制御される。また、書き込みパス電圧VPASSは、書き込み電圧VPGMよりも早く若しくはほぼ同時に立ち上げが開始される。2-4.傾きθVP1,θVP2の生成について次に、図5を用い、本例に係る書き込みパス電圧VPASSの傾きθVP1,θVP2の生成について説明する。まず、図中に示す波形Cを得る場合には、Aに示すように期間t1-Cの間、チャージポンプ回路CP1~CPn11に入力させるクロックパルスCLKを、連続で発生させてチャージポンプ回路11を動作させて昇圧動作を継続させる。続いて、期間t2-Cの間、チャージポンプ回路CP1~CPn11に入力させるクロックパルスCLKを停止させ、昇圧動作を停止させる。そして、この期間t1-Cとt2-Cにより電圧値VPASSの立ち上がりの当初から、電圧値VPASS1が得られるまで繰り返す。その結果、波形Cに示す立ち上がりが傾きθVP1θVP2を有する鈍った波形の非選択ワード線WL0~28,30,31を発生させることができる。本例では、非選択ワード線WL0~28,30,31に与えられる書き込みパス電圧のVPASS1に達するまで傾きθVP1が、書き込み電圧VPGMの傾きθVPGMよりも小さくなるθVP1<θVPGMように、例えば、書き込み電圧VPGMを発生させる際のクロックCLKのクロック数よりも、時刻t1-Cの上記クロック数を低減クロックの周波数を延ばすすれば良い。また、最初の時刻t1-Cのみ上記クロックの時間を短くすることにより、傾きθVP1が、書き込み電圧VPGMの傾きθVPGMよりも小さくすることもできる。このようにすることで、ほぼ垂直に上がった後、電圧値VPASS1に達するまで傾きθVP1を有する鈍った波形の非選択ワード線WL0~28,30,31を発生させることができる。本例では、非選択ワード線WL0~28,30,31に与えられる書き込みパス電圧のVPASS1の立ち上がりの傾きθVP1が、書き込み電圧VPGMの立ち上がりの傾きθVPGMよりも小さくなるθVP1<θVPGMように、時刻t1-Cの上記クロック数を小さくすれば良い。上記のように、本例では、チャージポンプ回路11の回路数を減らすことなく、クロックCLKのクロック数を切り替えることで、波形A、または、波形Bのような鈍った波形を発生させることができる。そのため、それぞれのチャージポンプ回路11を構成するトランジスタの特性ばらつきや、チャージポンプ回路11から供給される電圧をカットオフするトランジスタの特性ばらつきの影響受けないようにすることができる。その結果、波形A、Bの制御性を向上でき、これらの波形を安定化することができる。なお、図中の波形Bは、その他の一例として、動作させるチャージポンプ回路11の数を、波形の立ち上がり当初はn個とし、その後n’個n’<nに減少させることにより得ることも可能である。2-5.傾きθVP2に関して次に、図6を用い、本例に係る書き込みパス電圧VPASSの傾きθVP2に関して説明する。図示するように、書き込みパス電圧VPASSの第2段目の立ち上がりの傾きθVP2は、本例では、以下のように定義される。2回目の書き込みパス電圧の立ち上がりの傾きθVP2:VPASS2-VPASS1/2}/tvpass2本例では、2回であるが、さらに複数段n回目の書き込みパス電圧の傾きも同様である。上記非選択ワード線WL0~28,30,31の電圧波形を発生させる具体例については、上記図5に示した構成により、以下の通りである。書き込みパス電圧VPASS2の立ち上がりの傾きθVP2の生成については、図5Dを用いて説明される。波形Dを得る場合には、書き込みパス電圧VPASS2に達した後、例えば、上記波形Aの期間t1-Cとt2-Cを長くすれば良い。このようにすることで、書き込み電圧VPGMの立ち上がりの傾きθVPGMよりも小さい、書き込みパス電圧VPASS2の立ち上がりの傾きθVP2を生成することが可能である。<3.作用効果>第1の実施形態に係る半導体記憶装置によれば、少なくとも下記1乃至3の効果が得られる。1書き込み不良の減少に有利である。上記図3に示したように、第1の実施形態に係る半導体記憶装置では、コントローラ制御回路4が、非選択ワード線WL0~28,30,31に与えられる書き込みパス電圧VPASSに達するまで立ち上がりの傾きθVP1が、書き込み電圧VPGMの立ち上がりの傾きθVPGMよりも小さくなるθVP1<θVPGMように制御する。一方、比較例に係るステップアップ方式における非選択電圧は、図7のように示される。なお、図7では書き込み電圧VPGMが3回印加される場合同様に書き込みパス電圧VPASSも3回印加である。図示するように、比較例に係る非選択電圧は、1回目1において、書き込みパス電圧VPASSまで、ほぼ垂直に立ち上げられる。2回目2、3回目3においては、ステップアップされた所定の電圧が加えられ、同様に立ち上げられる。そのため、電圧VPASS×時間の面積を低減することができない。これに対して、第1の実施形態では、図8に示すように、書き込みパス電圧VPASSに達するまでの非選択ワード線WL0~28,30,31に与えられる書き込みパス電圧の立ち上がりを緩やかにすることができる。より具体的には、上記図5で説明した方法により図中の第1回目のパルス1において、時刻t2-1の際に、立ち上がりの傾きθVP1θVP1<θVPGMで書き込みパス電圧まで立ち上げられる。続いて、所定時間経過の後時刻t3-1において、上記図5で説明した方法により、立ち上がりの傾きθVP2を有して、電圧VPASS2まで電圧を立ち上げる。以後、第2、第3回目のパルス2、3においても同様に、上記所定の電圧からステップアップされた電圧まで立ち上げる。このように、図中の破線で示すほぼ垂直に立ち上げる比較例に比べ、電圧VPASS×時間の面積を低減することが可能となる。その結果、非選択セルの書き込みストレスを減少でき、書き込み不良の減少に有利である。例えば、第1の実施形態を適用した場合の所定の閾値分布は、図9のように予想される。図9の縦軸はビット数であり、横軸は閾値電圧である。図示するように、本例のように、書き込みパス電圧VPASS1を傾きθVP1を有して、緩やかに立ち上げることにより、比較例の場合に比べ、下限側に隣接する閾値分布のビット数閾値分布の下限においてビット数が上昇している箇所が減少している。すなわち、非選択セルの書き込みストレスによる書き込み不良が少ないことを意味している。なお、第1の実施形態でも閾値分布と、下限側に隣接する閾値分布とが重なっている部分が存在するが、ECCなどでエラー救済できる数まで低減できていれば問題ない。さらに、書き込みパス電圧を2段階で立ち上げることにより、初段の書き込みパス電圧Vpass1を低くすることが出来る。その結果、非選択セルの書き込みストレスをさらに低減させることができ、書き込み不良を防止することができる。これにより、NAND型フラッシュメモリ21全体の信頼性を向上できる点でもメリットがある。同様に、書き込みパス電圧VPASS2を傾きθVP2を有して、緩やかに立ち上げることにより、比較例の場合に比べ、不良ビット数を減少できることが明らかである。また、VPASS2を緩やかに立ち上げることによりオーバーシュートを減らすことができ、非選択セルのストレスを低減することができる。また、書き込みパス電圧Vpass1で非選択セルは導通状態となっている。すなわち、書き込みパス電圧Vpass2をゆるやかに立ち上げたとしても書き込み時間が長くなることはほとんど無い。2チャネル電位Vchannelを高い電圧のまま維持することができ、信頼性を向上できる。上記図3に示したように、第1の実施形態では、時刻t3の際、制御回路4の制御により、非選択ワード線WL0~28,30,31に、選択ワード線29が書き込み電圧VPGMに達した後、書き込みパス電圧VPASS2に上昇させる。このように、書き込みパス電圧VPASS2に上昇させることにより、ブーストリークで下がったチャネル電位Vchannel2を、カップリングで再度昇圧させることができる。そのため、基板電圧Vchannelを高い電圧のまま維持することができ、非書き込みの選択セルが誤書き込みされることを防止できる点で有利である。また、書き込み/消去の回数が増加すると、メモリセルMCのトンネル絶縁膜が劣化し、書き込みにくくなる。その結果、書き込み時間図3のt2~t4の時間を延ばす場合がある。また、メモリセルMCに書き込み閾値が高い場合、書き込み時間を長くする場合がある。ここで、書き込み時間が長くなるとブーストリークによりチャネル電位が低下しやすい。そこで、書き込み/消去の回数が一定の回数を超えた場合や、書き込みのループ回数が一定の回数を超えた場合のみ、書き込みパス電圧VPASSを2段階に立ち上げても良い。ここで、チャネル電位が低くても非書き込みの選択セルが誤書き込みを起こす可能性が低い場合、書き込みパス電圧Vpassを低くすることができる。すなわち、書き込みパス電圧VPASSを2段階に立ち上げることなく、書き込みパス電圧VPASS1のみを使用する。その結果、非選択セルの書き込みパス電圧VPASSによるストレスを低減させつつ、非書き込みの選択セルの誤書き込みを低減させることができる。3電圧波形の制御性を向上でき、これらの電圧波形を安定化することができる。上記図5に示したように、本例では、上記非選択ワード線WL0~28,30,31の電圧波形を発生させることができる。即ち、本例では、非選択ワード線WL0~28,30,31に与えられる書き込みパス電圧のVPASSに達するまで傾きθVP1,θVP2が、電圧VPGMの傾きθVPGMよりも小さくなるθVP1θVP2<θVPGMように、電圧VPGMを発生させる際のクロック数よりも、昇圧回路11に与えるクロック数を低減させるように制御する。上記のように、本例では、昇圧回路11の回路数を減らすのではなく、クロックCLKのクロック数を切り替えることで、波形A、または、波形Bのような鈍った電圧波形を発生させることができる。そのため、それぞれのチャージポンプ回路11を構成するトランジスタの特性ばらつきや、チャージポンプ回路11から供給される電圧をカットオフするトランジスタの特性ばらつきの影響受けないようにすることができる。その結果、電圧波形A、Bの制御性を向上でき、これらの波形を安定化することができる。[第2実施形態REASB方式の一例]次に、第2の実施形態に係る半導体記憶装置について、図10を用いて説明する。第2の実施形態は、非選択ビット線の非選択ワード線WLに与えられるREASBRevisedEraseAreaSelfBoost方式における電圧VPASS、VISO、VGPについても同様に適用するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。REASB方式について図10を用い、第2の実施形態に係るREASB方式について説明する。このREASB方式は、非選択ビット線における非選択ワード線WLに与えられる電圧に関するもので、電圧関係は、図10のように示される。本例では、選択セルをMC30とする場合を一例に挙げる。図示するように、選択ワード線WL30には、電圧VPGMが与えられる。非選択ワード線WL28には、電圧VGPが与えられる。電圧VGPは、VISOとVPASS2、VPGMの急激な電位差を緩和する電圧である。VISO<VGP<VPASS2非選択ワード線WL28にソース線側に隣接する非選択ワード線WL27には、電圧VISOが与えられる。電圧VISOは、HighlyBoosted領域とLowlyBoosted領域を分ける電圧、例えば、接地電位Vssよりもやや高い電圧である。なお、上記に示した場合には限られない。例えば、電圧の種類が4種類以上、以下で有っても良いし、電圧Vpg/電圧VISOが与えられるワード線WLは2本であっても良い。その他の非選択ワード線WL0~26,29,31には、第1の実施形態で述べた書き込みパス電圧VPASS1、VPASS2が与えられる。但し、上記電圧値は、VPGM>VPASS2>VGP>VISO、なる関係がある。なおVPASS1はVPASS2とVISOの間に位置し、VGPより高くても、低くても良いし、同じであっても良い。上記電圧関係により、基板31中には、低くブーストされた書き込み領域ProgramareaLowlyBoostedおよび高くブーストされた消去領域ErasedareaHighlyBoostedが形成される。本例における上記電圧VGP、VISOにおいても、上記第1の実施形態と同様に、その傾き等を制御することが可能である。<作用効果>上記のように、第2の実施形態に係る半導体記憶装置によれば、少なくとも上記1乃至3と同様の効果が得られる。さらに、第2の実施形態のように、必要に応じ、上記REASB方式に適用することが可能である。また、電圧VGPも、書き込みパス電圧VPASS1、VPASS2と同様に、電圧VGP1を印加し、チャネル電位がブーストリークにより低下した後、電圧VGP1よりも大きい電圧VGP2に上昇させることにより、チャネル電位Vchannelの降下を防止することができる。[第3の実施形態更に複数段に立ち上げる一例]次に、第3の実施形態に係る半導体記憶装置について、図11を用いて説明する。第3の実施形態は、非選択ワード線に与えられる電圧を、更に複数段に立ち上げる一例に関するものである。この説明において、上記第1、第2の実施形態と重複する部分の詳細な説明を省略する。<概要>図11を用い、第3の実施形態の概要について説明する。図示するように、第3の実施形態は、非選択ワード線WLに与えられる電圧VPASSが、更に複数段に立ち上げられる点で、上記実施形態と相違する。非選択ワード線の立ち上がりの時間は、書き込み電圧VPGMよりも早くなるように制御され、2回目以降の上昇は、書き込み電圧VGPMが印加された後に行われる。より具体的には、第1回目のパルス1において、時刻t4-1の際に、第3段目の立ち上がりの傾きθVP3θVP1θVP2θVP3<θVPGMを有して、所定の電圧VPASS3まで立ち上げられる。続く、第2、第3回目のパルス2、3においても同様に、時刻t4-2、t4-3の際に、第3段目の立ち上がりの傾きθVP3を有して、上記所定の電圧からステップアップされた電圧まで立ち上げられる。これらの動作を、選択セルが所定の閾値になるまで繰り返す。電圧VGP、VISOも同様に制御することが可能である。また、書き込み/消去の回数が一定の回数を超えた場合や、書き込みのループ回数が一定の回数を超えた場合に、書き込みパス電圧VPASSを3段階以上に上昇させても良い。書き込み時間が変化しても、チャネル電位Vchannelを一定の値にすることができる。<作用効果>第3の実施形態に係る半導体記憶装置は、上記1乃至3と同様の効果が得られる。さらに、必要に応じて、本例を適用することが可能である。特に、小刻みにチャネル電位Vchannelを上昇させることができ、電位Vchannelのレベルをより安定させることができる。[第4の実施形態階段状に立ち上げる一例]次に、第4の実施形態に係る半導体記憶装置について、図12を用いて説明する。第4の実施形態は、非選択ワード線に与えられる電圧を、階段状に立ち上げる一例に関するものである。この説明において、上記第1、第2の実施形態と重複する部分の詳細な説明を省略する。<概要>図12を用い、第4の実施形態の概要について説明する。図示するように、第4の実施形態は、非選択ワード線WLに与えられる書き込みパス電圧VPASS1、VPASS2が、階段状に立ち上げられる点で、上記実施形態と相違する。非選択ワード線の立ち上がりの時間は、書き込み電圧VPGMよりも早くなるように制御され、書き込みパス電圧VPASS2への上昇は、書き込み電圧VGPMが印加された後に行われる。より具体的には、第1回目のパルス1において、時刻t2-1の際に、ほぼ垂直に3回に分けて立ち上げることにより、書き込みパス電圧VPASS1まで立ち上げられる。続いて、時刻t3-1の際、ほぼ垂直に3回に分けて立ち上げることにより、書き込みパス電圧VPASS2まで立ち上げられる。。第2、第3回目のパルス2、3においても同様に、上記所定の電圧からステップアップされた電圧まで立ち上げる。書き込みパス電圧VPASSの立ち上がりの傾きを小さくさせるのではなく、段階的に立ち上げることにより、立ち上がりの傾きを小さくするのと同様の効果を得ることができる。これらの動作を、選択セルが所定の閾値になるまで繰り返す。電圧VGP、VISOも同様に制御することが可能である。<作用効果>第4の実施形態に係る半導体記憶装置は、上記1、2と同様の効果が得られる。さらに、必要に応じて、本例を適用することが可能である。また、書き込みパス電圧VPASSを段階的に立ち上げるため、書き込みパス電圧VPASSの制御が容易である。[第5の実施形態階段状に立ち上げる一例]次に、第5の実施形態に係る半導体記憶装置について、図13を用いて説明する。第5の実施形態は、非選択ワード線に与えられる電圧を、階段状に立ち上げる一例に関するものである。この説明において、上記第1、第2の実施形態と重複する部分の詳細な説明を省略する。<概要>図13を用い、第5の実施形態の概要について説明する。図示するように、第5の実施形態は、非選択ワード線WLに与えられる書き込みパス電圧VPASS1VPASS2が、階段状に立ち上げられる点で、第4の実施形態と同様である。非選択ワード線の立ち上がりの時間は書き込み電圧VPGMよりも早くなるように制御され、書き込みパス電圧VPASS2への上昇は、書き込み電圧VGPMが印加された後に行われる。ここで、便宜上、電圧VGP=書き込みパス電圧VPASS1の場合を例に説明する。書き込みパス電圧は、第1回目のパルス1において、時刻t2-1、の際に、ほぼ垂直に、電圧VISOに、その後、電圧VPASS1電圧VGPまでそれぞれ立ち上げられる。続いて、時刻t3-1の際、書き込みパス電圧VPASS2まで上昇する。ここで、電圧VSIO、VGPが与えられる非選択ワード線は、それぞれの電圧に達したところで電圧の上昇が停止し、それぞれの電圧VSIO、VGPに保持される。第2、第3回目のパルス2、3においても同様に、書き込みパス電圧VPASS2まで立ち上げる。これらの動作を、選択セルが所定の閾値になるまで繰り返す。なお、このような変形は、例えば、ロムヒューズ6に記録させたパラメータを設定し、コントローラ4がパラメータを読み出して実行することにより可能である。<作用効果>第5の実施形態に係る半導体記憶装置は、上記1乃至2と同様の効果が得られる。さらに、必要に応じて、本例を適用することが可能である。さらに、書き込みパス電圧VPASSの立ち上げを、その他の電圧VISO、VGPに区切ることにより、昇圧回路11で生成される電圧の種類を減らすことができる。その結果、回路動作を簡易化することができる。[第6の実施形態緩やかに階段状に立ち上げる一例]次に、第6の実施形態に係る半導体記憶装置について、図14を用いて説明する。第6の実施形態は、非選択ワード線に与えられる電圧を、緩やかに階段状に立ち上げる一例に関するものである。この説明において、上記第1、第2の実施形態と重複する部分の詳細な説明を省略する。<概要>図14を用い、第6の実施形態の概要について説明する。図示するように、第6の実施形態は、非選択ワード線WLに与えられる書き込みパス電圧VPASSが階段状に立ち上げられる点で、第4の実施形態と同様である。ここで、書き込みパス電圧VPASSの階段状の立ち上げも緩やかに行われている点で、上記実施形態と相違する。非選択ワード線の立ち上がりの時間は、書き込み電圧VPGMよりも早くなるように制御され、書き込みパス電圧VPASS2への上昇は、書き込み電圧VGPMが印加された後に行われる。書き込みパス電圧VPASSは時刻t2-1の際に、立ち上がりの傾きθVP11を有して立ち上がり、その後立ち上がりの傾きθVP12を有して立ち上がり、その後立ち上がりの傾きθVP13を有して電圧VPASS1まで立ち上げられる。ここで、立ち上がりの傾きθVP11,θVP12,θVP13は立ち上がりの傾きθVPGMよりも小さい。同様に、時刻t31において、書き込みパス電圧VPASSは、立ち上がりの傾きθVP21を有して立ち上がり、その後立ち上がりの傾きθVP22を有して立ち上がり、その後立ち上がりの傾きθVP23を有して電圧VPASS2まで立ち上げられる。ここで、立ち上がりの傾きθVP21,θVP22,θVP23は立ち上がりの傾きθVPGMよりも小さい。第2回目2における書き込みパス電圧VPASSも、同様に、立ち上げられる。これらの動作を、選択セルが所定の閾値になるまで繰り返す。なお、このような変形は、例えば、ロムヒューズ6に記録させたパラメータを設定し、コントローラ4がパラメータを読み出して実行することにより可能である。<作用効果>第6の実施形態に係る半導体記憶装置は、上記1乃至2と同様の効果が得られる。さらに、必要に応じて、本例を適用することが可能である。また、階段状のパルスの立ち上がりの傾きも小さくすることにより、非選択セルの書き込みストレスをさらに低減させることができ、書き込み不良を防止することができる。[変形例その他のバリエーションの一例]次に、変形例に係る半導体記憶装置について、説明する。上記実施形態に限らず、例えば、ロムヒューズ6に記録させたパラメータを設定し、コントローラ4がこれを実行することにより、必要に応じた種々のバリエーションが可能である。例えば、書き込みパス電圧VPASSの方式としては、上記のステップアップ方式VPASSStepUpに限らず、固定方式VPASS固定を適用することも可能である。パルスPulseの立ち上げ方式としては、上記第1の実施形態のように緩やかに立ち上げる場合や、上記第4の実施形態のように階段状に立ち上げることも可能である。パルス電圧の初期Initial電圧、ステップStep電圧、ステップstep段数、傾き、および長さとしては、均等、波形内で変える、波形毎に変える等も可能である。また、変形の対象として、書き込みパス電圧VPASSのみの場合や、その他の複数の電圧VISO、VGP等と組み合わせる場合等も可能である。なお、これに限られず、必要に応じて、これらを組み合わせることも可能であることは、言うまでもない。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"