"行列状に配置された複数のメモリセルを含むメモリアレイと、各々が、前記メモリアレイ内の列に属する複数の前記メモリセルが接続される複数の読出し用ワード線および複数の書込み用ワード線と、各々が、予め定められた電圧にプリチャージされ、前記メモリアレイ内の行に属する複数の前記メモリセルが接続される複数の読出し用ビット線と、各々が、前記メモリアレイ内の行に属する複数の前記メモリセルが接続される複数の第1書込み用ビット線および複数の第2書込み用ビット線と、データを読出すときに、予め定められた幅のワンショットパルスを前記読出し用ワード線に出力する第1のドライバと、各々が、前記読出し用ビット線の電圧に応じて、前記メモリセルに記憶されたデータを読出す読出回路と、データを書込むときに、予め定められた電圧の書込信号を前記書込み用ワード線に出力する第2のドライバと、前記第1書込み用ビット線および前記第2書込み用ビット線に書込むデータの値に応じた信号を供給する書込回路とを備え、前記メモリセルは、一方の電流電極が前記読出し用ビット線と接続される第1のmosトランジスタと、前記第1のmosトランジスタの制御電極と前記読出し用ワード線との間に接続されるトンネル磁気抵抗素子と、前記トンネル磁気抵抗素子に接続され、前記トンネル磁気抵抗素子とRC回路を構成する容量素子とを有する、半導体記憶装置。前記メモリセルは、前記トンネル磁気抵抗素子の一端に前記読出し用ワード線が接続され、前記トンネル磁気抵抗素子の他端と前記第1のmosトランジスタの制御電極との間に前記容量素子が接続されている、請求項1に記載の半導体記憶装置。前記メモリセルは、前記トンネル磁気抵抗素子の一端と前記読出し用ワード線との間に前記容量素子が接続され、前記トンネル磁気抵抗素子の他端に前記第1のmosトランジスタの制御電極が接続されている、請求項1に記載の半導体記憶装置。前記メモリセルは、入力端子が前記トンネル磁気抵抗素子の他端に接続され、出力端子が前記第1のmosトランジスタの制御電極に接続されるインバータをさらに有する、請求項2または請求項3に記載の半導体記憶装置。前記メモリセルは、前記トンネル磁気抵抗素子に対して予め定められた角度で交差し、前記トンネル磁気抵抗素子に対して磁化電流を供給するディジット線と、制御電極が前記書込み用ワード線と接続され、一方の電流電極が前記第1書込み用ビット線と接続され、他方の電流電極が前記ディジット線の一端と接続される第2のmosトランジスタと、制御電極が前記書込み用ワード線と接続され、一方の電流電極が前記ディジット線の他端と接続され、他方の電流電極が前記第2書込み用ビット線と接続される第3のmosトランジスタとをさらに備える、請求項2~請求項4のいずれか1項に記載の半導体記憶装置。前記メモリセルは、制御電極が前記書込み用ワード線と接続され、一方の電流電極が前記第1書込み用ビット線と接続される第2のmosトランジスタと、制御電極が前記書込み用ワード線と接続され、一方の電流電極が前記第2書込み用ビット線と接続される第3のmosトランジスタと、前記第2のmosトランジスタおよび前記第3のmosトランジスタの他方の電流電極同士を繋ぎ、前記トンネル磁気抵抗素子に対して磁界を発生させるための磁化電流を供給するビット線とをさらに備え、前記トンネル磁気抵抗素子は、前記ビット線に対して直交し、前記書込み用ワード線に対して平行となるように配置してある、請求項2~請求項4のいずれか1項に記載の半導体記憶装置。前記第1のmosトランジスタ~前記第3のmosトランジスタは、Nmosトランジスタである、請求項5または請求項6に記載の半導体記憶装置。前記第1のmosトランジスタは、Nmosトランジスタで、前記第2のmosトランジスタおよび前記第3のmosトランジスタは、Pmosトランジスタである、請求項5または請求項6に記載の半導体記憶装置。前記容量素子は、金属-絶縁体-金属または金属-酸化物-金属で形成される、請求項1~請求項8のいずれか1項に記載の半導体記憶装置。前記容量素子は、揮発性メモリを混載する場合に、前記揮発性メモリの容量で形成される、請求項1~請求項8のいずれか1項に記載の半導体記憶装置。前記読出回路は、前記メモリセルから読出した信号を増幅する増幅器にクロスカップル型の増幅器を用いる、請求項1~請求項10のいずれか1項に記載の半導体記憶装置。前記トンネル磁気抵抗素子は、複数の抵抗素子を並列に接続してある、請求項1~請求項11のいずれか1項に記載の半導体記憶装置。MRAMは、金属層にメモリセルを形成するため、ロジック回路を形成するプロセスと共通化することができる。そのため、MRAMは、ロジックLSILargeScaleIntegrationを同じ半導体基板上に混載することが容易である。しかし、特許文献1および特許文献2に開示してあるMRAMでは、リファレンス電流発生回路、高精度なリードアンプ回路やダミーセルを用いたリファレンスセルなどを備える必要があるので、回路規模が大きくなるという問題があった。特に、特許文献1および特許文献2に開示してあるMRAMは、SRAMに必要のない回路を多く備えなければならないため、ロジックLSIに混載してあるSRAMの置換えが容易ではなかった。同様に、特許文献3に開示してあるMRAMは、データの誤読出しを防止するために構成を備え、特許文献4に開示してあるMRAMは、特殊なリードアンプ回路を備える必要があることから、回路規模が大きくなるという問題点があった。そこで、本発明は、上記問題点を解決するためになされたものであり、回路規模を大きくすることなく、半導体基板上に混載することが容易なメモリセルにトンネル磁気抵抗素子を有する半導体記憶装置を提供することを目的とする。上記課題を解決するために、行列状に配置された複数のメモリセルを含むメモリアレイと、各々が、メモリアレイ内の列に属する複数のメモリセルが接続される複数の読出し用ワード線および複数の書込み用ワード線と、各々が、予め定められた電圧にプリチャージされ、メモリアレイ内の行に属する複数のメモリセルが接続される複数の読出し用ビット線と、各々が、メモリアレイ内の行に属する複数のメモリセルが接続される複数の第1書込み用ビット線および複数の第2書込み用ビット線と、データを読出すときに、予め定められた幅のワンショットパルスを読出し用ワード線に出力する第1のドライバと、各々が、読出し用ビット線の電圧に応じて、メモリセルに記憶されたデータを読出す読出回路と、データを書込むときに、予め定められた電圧の書込信号を書込み用ワード線に出力する第2のドライバと、第1書込み用ビット線および第2書込み用ビット線に書込むデータの値に応じた信号を供給する書込回路とを備える半導体記憶装置である。メモリセルは、一方の電流電極が読出し用ビット線と接続される第1のmosトランジスタと、第1のmosトランジスタの制御電極と読出し用ワード線との間に接続されるトンネル磁気抵抗素子と、トンネル磁気抵抗素子に接続され、トンネル磁気抵抗素子とRC回路を構成する容量素子とを有する。本発明に係る半導体記憶装置は、トンネル磁気抵抗素子と容量素子とで構成するRC回路で、読出し用ワード線に入力した予め定められた幅のワンショットパルスを通過させるか否かを制御することで、メモリセルに記憶したデータを読出すので、リファレンス電流発生回路、高精度なリードアンプ回路やダミーセルを用いたリファレンスセルなどを備える必要がない。そのため、本発明に係る半導体記憶装置は、回路規模を大きくすることなく、半導体基板上に混載することが容易となる。以下、本発明に係る実施の形態について図面を参照して説明する。実施の形態1図1は、本発明の実施の形態1に係る半導体記憶装置の構成を示すブロック図である。図1に示す半導体記憶装置100は、メモリセル1にトンネル磁気抵抗素子を有するMRAMである。半導体記憶装置100は、メモリアレイ10、Rowデコーダ20、ライトドライバ30、リードアンプ40、アレイ制御回路50を含んでいる。メモリアレイ10は、複数のメモリセル1を行列状に配置してある。たとえば、メモリアレイ10は、行方向に128個、列方向に64個mc<0>~mc<63>配置してある。Rowデコーダ20は、複数の読出し用ワード線RWLおよび複数の書込み用ワード線WWLを介して、メモリアレイ10内の列に属する複数のメモリセル1の各々と接続してある。Rowデコーダ20は、128本の読出し用ワード線RWLおよび128本の書込み用ワード線WWLを介して、64列に属する複数のメモリセル1の各々と接続してある。また、Rowデコーダ20は、データをメモリセル1から読出すときに、予め定められた幅のワンショットパルスを読出し用ワード線RWLに出力するドライバ第1のドライバと、データをメモリセル1に書込むときに、予め定められた電圧の書込信号を書込み用ワード線WWLに出力するドライバ第2のドライバとを含んでいる。ライトドライバ30は、書込み用ビット線WBL第1書込み用ビット線,/WBL第2書込み用ビット線を介して、メモリアレイ10内の行に属する複数のメモリセル1の各々と接続してある。ライトドライバ30は、書込み用ビット線WBL,/WBLに書込むデータの値に応じた信号を供給する書込回路である。リードアンプ40は、読出し用ビット線RBLを介して、メモリアレイ10内の行に属する複数のメモリセル1の各々と接続してある。リードアンプ40は、読出し用ビット線RBLの電圧に応じて、メモリセル1に記憶されたデータを読出す読出回路である。なお、リードアンプ40は、インバータ型のアンプを用いる。アレイ制御回路50は、Rowデコーダ20、ライトドライバ30およびリードアンプ40の動作を制御する制御回路である。アレイ制御回路50には、クロック信号CLK、読出制御信号READ、書込制御信号WRITE、およびアドレス信号ADDが入力される。そして、アレイ制御回路50は、Rowデコーダ20に対してRowDec制御信号を、ライトドライバ30に対してライト制御信号を、およびリードアンプ40に対してリード制御信号を各々出力する。次に、メモリアレイ10に含まれるメモリセル1の回路構成について詳しく説明する。図2は、本発明の実施の形態1に係る半導体記憶装置のメモリセル1の回路構成を示す回路図である。メモリセル1は、MRAMの基本セルであり、トンネル磁気抵抗素子MTJ0、容量素子Cap0、NmosnegativechannelmetaloxidesemiconductorトランジスタN0第1のmosトランジスタ、デジット線DL、NmosトランジスタN1第2のmosトランジスタ、およびNmosトランジスタN2第3のmosトランジスタを含んでいる。トンネル磁気抵抗素子MTJ0は、一端を読出し用ワード線RWLに接続し、他端を容量素子Cap0に接続してある。トンネル磁気抵抗素子MTJ0の抵抗値は、磁化の向きによって変化する。この抵抗値の小さい方をR、大きい方をRΔRと表わす。ここで、現状の技術ではΔR<Rであり、最大でもΔR≒Rである。本発明の実施の形態では、トンネル磁気抵抗素子MTJ0の抵抗値がRのときに0が記録され、抵抗値がRΔRのときに、1が記憶されているものとする。容量素子Cap0は、トンネル磁気抵抗素子MTJ0の他端とNmosトランジスタN0の制御電極との間に接続されている。容量素子Cap0は、トンネル磁気抵抗素子MTJ0とRC回路を構成し、後述するように読出し用ワード線RWLからNmosトランジスタN0の制御電極へ入力するワンショットパルスに対するローパスフィルタ回路またはハイパスフィルタ回路として機能する。NmosトランジスタN0は、制御電極が容量素子Cap0に、一方の電流電極が読出し用ビット線RBLに各々接続されている。そして、NmosトランジスタN0は、トンネル磁気抵抗素子MTJ0に記憶したデータに応じてオン状態に切替えることで、予め定められた電圧にプリチャージされた読出し用ビット線RBLの電圧をグランド電圧にする。デジット線DLは、トンネル磁気抵抗素子MTJ0に対して予め定められた角度で交差し、トンネル磁気抵抗素子MTJ0に対して磁界を発生させるための磁化電流を供給する。NmosトランジスタN1は、制御電極が書込み用ワード線WWLと接続され、一方の電流電極が書込み用ビット線WBLと接続され、他方の電流電極がデジット線DLの一端と接続される。なお、書込み用ビット線WBLは、増幅回路を介して書込み用データバスWDBに接続してある。NmosトランジスタN2は、制御電極が書込み用ワード線WWLと接続され、一方の電流電極がデジット線の他端と接続され、他方の電流電極が書込み用ビット線/WBLと接続される。なお、書込み用ビット線/WBLは、増幅回路を介して書込み用データバス/WDBに接続してある。従来のMRAMでは、トンネル磁気抵抗素子の抵抗値を電流に変換し、それを電流センスアンプで増幅して電圧変換した2つの電圧レベル電源電圧レベルとグランド電圧レベルとの二つの電圧レベルで、記憶するデータ0と1との状態を判別していた。具体的に、従来のMRAMは、ダミーセルを設け、ダミーセルのトンネル磁気抵抗素子の抵抗値の小さい方と大きい方との合成抵抗値と、読出すメモリセルのトンネル磁気抵抗素子の抵抗値とのそれぞれに電流を流し、抵抗値を電流に変換する。従来のMRAMは、合成抵抗値を変換した電流を電流センスアンプで2倍に増幅してリファレンス電流を生成し、このリファレンス電流と、読出すメモリセルの電流とを比較して、メモリセルに記憶したデータ0または1を読出す。しかし、従来のMRAMでは、リファレンス電流発生回路、高精度なリードアンプ回路やダミーセルを用いたリファレンスセルなどを備える必要があるので、回路規模が大きくなる。そこで、本発明の実施の形態1に係る半導体記憶装置100では、メモリセル1のトンネル磁気抵抗素子MTJ0の抵抗と容量素子Cap0とでローパスフィルタ回路を構成してある。そのため、半導体記憶装置100では、トンネル磁気抵抗素子MTJ0の磁気抵抗比MR比で記憶するデータ0と1との状態を判別して読出す方法に代えて、ローパスフィルタ回路の時定数比で記憶するデータ0と1との状態を判別して読出す方法を用いている。つまり、半導体記憶装置100では、トンネル磁気抵抗素子MTJ0に入力したワンショットパルスが、ローパスフィルタ回路を通過するか、ローパスフィルタ回路で遮断されるかの2つの状態で、記憶するデータ0と1との状態を判別する。そして、半導体記憶装置100は、ローパスフィルタ回路に接続したNmosトランジスタN0により、予め定められた電圧にプリチャージされた読出し用ビット線RBLの電圧を変化させて、リードアンプ40で判別したデータを読出す。よって、半導体記憶装置100は、読出し用ビット線RBLをフル振幅させることが可能となり、高精度なリードアンプ回路を必要とせず、ノイズ耐性のある高速読み出しが可能なMRAMを実現することができる。また、半導体記憶装置100は、メモリセル1の入力、および出力信号のすべてをデジタル信号とすることができ、従来のMRAMようにバイアス電圧の印加や読出し用ビット線からアナログ信号を読出す必要がなく、SRAMメモリやレジスタメモリの代替が容易である。次に、半導体記憶装置100のメモリセル1からデータを読出す読出し動作の原理についてさらに詳しく説明する。半導体記憶装置100のメモリセル1は、トンネル磁気抵抗素子MTJ0の抵抗値が磁化の向きによって変化する特性を用いて記憶するデータ0と1との状態を表している。この抵抗値の小さい方をR、大きい方をRΔRと表わす。なお、一般的な技術を用いたトンネル磁気抵抗素子MTJ0のMR比は70程度であるので、ΔR≒0.7Rとなる。たとえば、半導体記憶装置100のメモリセル1では、記憶するデータ0の状態をトンネル磁気抵抗素子MTJ0の抵抗値R、記憶するデータ1の状態をトンネル磁気抵抗素子MTJ0の抵抗値をRΔRとする。図2に示すトンネル磁気抵抗素子MTJ0の一端は、読出し用ワード線RWLに接続され、他端がmos容量などで形成される容量素子Cap0と、読出し用のNmosトランジスタN0の制御電極に接続してある。読出し用ワード線RWL側から見ると抵抗値Rのトンネル磁気抵抗素子MTJ0と容量値Cの容量素子Cap0とによって時定数が2πRCのローパスフィルタ回路を形成しており、読出し用ワード線RWLから入力されるワンショットパルスRWL信号のパルス幅によって、該ワンショットパルスRWL信号がノードSNに伝わるローパスフィルタ回路を通過、伝わらないローパスフィルタ回路で遮断の2つの状態を取ることができる。図3は、時定数が2πRCのローパスフィルタ回路の特性を示すグラフである。図3に示す横軸は周波数Hz、縦軸は入出力の電圧比Vout/Vinをそれぞれ表わしている。図3に示すグラフでは、時定数が2πRC=周波数fhで、ローパスフィルタ回路の入出力の電圧比Vout/Vinが-3dB低下している。つまり、図3に示すローパスフィルタ回路は、周波数fh以下の入力信号を通過させるが、周波数fhより大きい入力信号を遮断する。たとえば、データ1を記憶しているトンネル磁気抵抗素子MTJ0の抵抗値が30KΩ、容量素子Cap0の容量値が8fFとすると時定数が1.508nsとなり、周期1.508ns以下の高周波パルスをフィルタするローパスフィルタ回路を構成することになる。そのため、スタンバイ状態0のワンショットパルスRWL信号のパルス幅が1nsである場合、該ワンショットパルスは、トンネル磁気抵抗素子MTJ0と容量素子Cap0とで構成されるローパスフィルタ回路により遮断され、ノードSNの状態は0のままである。また、データ0を記憶しているトンネル磁気抵抗素子MTJ0の抵抗値が17.5KΩ、容量素子Cap0の容量値が8fFとすると時定数が0.879nsとなり、周期0.879ns以下の高周波パルスをフィルタするローパスフィルタ回路を構成することになる。そのため、スタンバイ状態0のワンショットパルスRWL信号のパルス幅が1nsである場合、該ワンショットパルスは、トンネル磁気抵抗素子MTJ0と容量素子Cap0とで構成されるローパスフィルタ回路を通過し、ノードSNの状態が0から1、0と遷移する。このようにメモリセル1に記憶するデータ0,1によるトンネル磁気抵抗素子MTJ0の抵抗値の差を、ローパスフィルタ回路の時定数の差として変換することで、該ローパスフィルタ回路がワンショットパルスを通過、または遮断させる2つの状態を作り出すことができる。そして、メモリセル1は、ノードSNでの2つの状態を増幅するアンプとしてNmosトランジスタN0を含み、該NmosトランジスタN0により、ワンショットパルスの2つの状態を、予め電源電圧にプリチャージしてある読出し用ビット線RBLをグランドに接地する、接地しないを切替えて電源電圧レベルとグランド電圧レベルとの2つの状態に増幅する。そのため、半導体記憶装置100は、電源電圧レベルとグランド電圧レベルとの2つの状態をリードアンプ40で読出すことができ、高精度なリードアンプ回路を必要とせず、ノイズ耐性のある高速読み出しが可能なMRAMを実現することができる。次に、半導体記憶装置100が、メモリセル1に記憶したデータを読出し動作について信号波形を用いてさらに詳しく説明する。図4は、本発明の実施の形態1に係る半導体記憶装置100がメモリセル1から記憶したデータ0を読出す場合の信号波形を示す波形図である。図5は、本発明の実施の形態1に係る半導体記憶装置100がメモリセル1から記憶したデータ1を読出す場合の信号波形を示す波形図である。図4および図5に示す信号波形は、図中上から順に、読出し用ワード線RWLに入力するRWL信号、読出し用ビット線RBLを予め電源電圧VDDにプリチャージするスイッチ素子S1に入力する/PRE信号、ノードSNのSN信号、読出し用ビット線RBLのRBL信号、RBL信号を反転増幅したRD_n信号、ラッチ回路L1に入力するRE信号、およびラッチ回路L1から出力するRD信号を図示してある。まず、半導体記憶装置100は、スイッチ素子S1にLレベルの/PRE信号を入力することで、読出し用ビット線RBLを電源電圧レベルVDDレベルにプリチャージする。半導体記憶装置100は、読出し用ビット線RBLを電源電圧レベルに保持した状態で、メモリセル1からデータを読出す前に、スイッチ素子S1にHレベルの/PRE信号を入力する。ノードSNは、トンネル磁気抵抗素子MTJ0と容量素子Cap0とで構成されるローパスフィルタ回路の時定数2πRCの違いでワンショットパルスRWL信号の通過と、遮断との2つ状態をとる。そのため、図4に示すノードSNのSN信号は、記憶したデータ0でトンネル磁気抵抗素子MTJ0の抵抗値が小さくたとえば15KΩ、低周波パルスのワンショットパルスたとえばパルス幅が1nsが通過するため、0から1に立上がり、1から0に立下がる信号となる。ノードSNのSN信号が0から1に立上がることで、NmosトランジスタN0はオン状態となり、読出し用ビット線RBLをグランドに接地し、読出し用ビット線RBLのRBL信号の電圧レベルを電源電圧レベルのHレベルからグランド電圧レベルのLレベルに下げる。RD_n信号は、読出し用ビット線RBLのRBL信号の反転増幅信号であるため、LレベルからHレベルに立上がる波形となる。ラッチ回路L1は、RE信号がLレベルからHレベルに立上がるタイミングで、HレベルのRD_n信号を保持し、メモリセル1の記憶したデータ0に対応するLowレベルのRD信号を出力する。なお、読出し用ビット線RBLは、SN信号が1から0に立下がった後、スイッチ素子S1に再びHレベルの/PRE信号を入力することで電源電圧レベルにプリチャージされ、RBL信号がHレベルに戻る。図5に示すノードSNのSN信号は、記憶したデータ1でトンネル磁気抵抗素子MTJ0の抵抗値が大きくたとえば30KΩ、高周波パルスのワンショットパルスたとえばパルス幅が1nsが遮断されるため、破線のような波形とならず0のままの信号となる。ノードSNのSN信号が0のままであるので、NmosトランジスタN0はオフ状態のままとなり、読出し用ビット線RBLのRBL信号が破線のような波形とならず、電源電圧レベルのHレベルのまま維持される。RD_n信号は、読出し用ビット線RBLのRBL信号の反転増幅信号であるため、破線のような波形とならずLレベルのまま維持される。ラッチ回路L1は、RE信号がLレベルからHレベルに立上がるタイミングで、LレベルのRD_n信号を保持し、メモリセル1の記憶したデータ1に対応するHighレベルのRD信号を出力する。リードアンプ40は、前述したように読出し用ビット線RBLの電流をセンスアンプしてメモリセル1の記憶したデータを読出すのではなく、電圧レベルを検知してメモリセル1の記憶したデータを読出すので高精度なリードアンプ回路を必要とせず、通常のインバータで構成することが可能となり、ノイズ耐性のある高速読み出しが可能なMRAMを実現することができる。次に、半導体記憶装置100のメモリセル1にデータを書込む書込み動作の原理についてさらに詳しく説明する。図6は、本発明の実施の形態1に係る半導体記憶装置100がメモリセル1にデータ1を書込む場合の構成を示す概略図である。図7は、本発明の実施の形態1に係る半導体記憶装置100がメモリセル1にデータ0を書込む場合の構成を示す概略図である。図6および図7に示すメモリセル1は、書込み用ワード線WWLに対して略45度斜めにデジット線DLを配置し、書込み用ワード線WWLおよび読出し用ワード線RWLと直交し、書込み用ビット線WBL,/WBLと平行に配線してある。なお、デジット線DLは、後述するようトンネル磁気抵抗素子MTJ0の下層に配線してある。デジット線DLは、NmosトランジスタN1およびNmosトランジスタN2に接続され、メモリセル1にデータを書込むときにNmosトランジスタN1およびNmosトランジスタN2をオン状態にすることで、書込み用ビット線WBLと書込み用ビット線/WBLを導通させる。デジット線DLを介して書込み用ビット線WBLと書込み用ビット線/WBLを導通させることで、デジット線DLに正または負の方向に電流を流すことができる。つまり、デジット線DLは、正または負の方向に電流を流すことで、トンネル磁気抵抗素子MTJ0に対して2つの方向に磁場を与えることができる。具体的に、図6に示すメモリセル1では、メモリセル1に1のデータを書込むので、書込み用ビット線WBLにHighレベルのWDB信号を入力し、書込み用ビット線/WBLにLowレベルの/WDB信号を入力する。なお、メモリセル1にデータを書込むとき以外のスタンバイ状態のとき、書込み用ビット線WBL,/WBLには、共にLowレベルのWDB信号が入力される。そして、メモリセル1にデータを書込むとき、書込み用ワード線WWLにHレベルの信号を入力して、NmosトランジスタN1およびNmosトランジスタN2をオン状態にすることで、書込み用ビット線WBLと書込み用ビット線/WBLを導通させ、書込み用ビット線WBLから書込み用ビット線/WBLへの方向に電流を流し、トンネル磁気抵抗素子MTJ0に対して図中上方向の磁場を与える。図7に示すメモリセル1では、メモリセル1に0のデータを書込むので、書込み用ビット線WBLにLowレベルのWDB信号を入力し、書込み用ビット線/WBLにHighレベルの/WDB信号を入力する。そして、メモリセル1にデータを書込むとき、書込み用ワード線WWLにHレベルの信号を入力して、NmosトランジスタN1およびNmosトランジスタN2をオン状態にすることで、書込み用ビット線WBLと書込み用ビット線/WBLを導通させ、書込み用ビット線/WBLから書込み用ビット線WBLへの方向に電流を流し、トンネル磁気抵抗素子MTJ0に対して図中下方向の磁場を与える。トンネル磁気抵抗素子MTJ0は、2つの方向に磁場を与えることで、磁化の向きを書換えることができ、抵抗値の小さいデータ0の状態と、抵抗値の大きいデータ1の状態とを書込むことが可能となる。2つの方向に磁場を与えることで、トンネル磁気抵抗素子MTJ0の磁化の向きを書換えることについて、図を用いて説明する。図8は、トンネル磁気抵抗素子MTJ0のアステロイド曲線を示す図である。図9は、トンネル磁気抵抗素子MTJ0の磁化の向きを説明するための模式図である。図8に示すアステロイド曲線は、トンネル磁気抵抗素子MTJ0の磁化容易軸、磁化困難軸および保磁力曲線が図示されている。トンネル磁気抵抗素子MTJ0の磁化容易軸および磁化困難軸に対して略45度の方向に、デジット線DLの方向がある。トンネル磁気抵抗素子MTJ0の磁化の向きは、メモリセル1にデータを書込むとき以外のスタンバイ状態のとき、図中のIIIの方向またはVIの方向にある。デジット線DLは、図中のIIの方向-IVの方向に配線されているため、たとえば図9aに示すようにIVの方向からIIの方向へ電流を流すと、右ねじの法則に従い、デジット線DLの周りに矢印の向きの磁場が形成され、トンネル磁気抵抗素子MTJ0の磁化の向きがIの方向となる。トンネル磁気抵抗素子MTJ0の磁化の向きは、Iの方向となった後、デジット線DLに流す電流を止めると、磁化容易軸のIIIの方向となり安定する。逆に、図9bに示すようにIIの方向からIVの方向へ電流を流すと、右ねじの法則に従い、デジット線DLの周りに矢印の向きの磁場が形成され、トンネル磁気抵抗素子MTJ0の磁化の向きがVの方向となる。トンネル磁気抵抗素子MTJ0の磁化の向きは、Vの方向となった後、デジット線DLに流す電流を止めると、磁化容易軸のVIの方向となり安定する。前述したように、半導体記憶装置100は、デジット線DLに流す電流の向きを変えることで、2つの方向に磁場を与え、トンネル磁気抵抗素子MTJ0の磁化の向きを書換えることができる。次に、本発明の実施の形態1に係る半導体記憶装置100のメモリセル1のレイアウトについて説明する。図10は、本発明の実施の形態1に係る半導体記憶装置100のメモリセル1のトランジスタ層および配線層のレイアウトを示す平面図である。図11は、本発明の実施の形態1に係る半導体記憶装置100のメモリセル1のトンネル磁気抵抗素子MTJ0および配線層のレイアウトを示す平面図である。図12は、図10および図11のA-A面での断面を示す断面図である。図13は、図11のB-B面での断面を示す断面図である。図10に示すメモリセル1には、トランジスタ層にNmosトランジスタN0、NmosトランジスタN1およびNmosトランジスタN2、Nmos容量で形成した容量素子Cap0が配置されている。さらに、メモリセル1には、NmosトランジスタN0上の第2メタル層に読出し用ビット線RBL、NmosトランジスタN1およびNmosトランジスタN2上近傍の第2メタル層に書込み用ビット線WBL,/WBLが配置されている。また、メモリセル1には、書込み用ビット線WBL,/WBLと平行する方向で、NmosトランジスタN1とNmosトランジスタN2とを跨ぐ第3メタル層の位置に、デジット線DLが配置されている。さらに、メモリセル1には、書込み用ビット線WBL,/WBLと直交する方向で、NmosトランジスタN2および容量素子Cap0上の第4メタル層に書込み用ワード線WWLおよびグランド配線VSS、NmosトランジスタN1およびNmosトランジスタN0上の第4メタル層に読出し用ワード線RWLが配置されている。図11に示すメモリセル1には、第3メタル層のデジット線DLおよび第4メタル層の書込み用ワード線WWLに対して磁化容易軸が略45度傾いてトンネル磁気抵抗素子MTJ0が配置されている。図12では、図10および図11のA-A面での断面を示し、トランジスタ層Tr.層、第1メタル層1Metal層、第2メタル層2Metal層、第3メタル層3Metal層、および第4メタル層4Metal層のレイアウトを図示してある。トランジスタ層は、P型半導体基板PsubにNmosトランジスタN0などが形成してある。第1メタル層には、ノードSNと接続する配線が、第2メタル層には、書込み用ビット線WBL,/WBL、読出し用ビット線RBLおよびノードSNと接続する配線が形成してある。第3メタル層には、デジット線DLおよびノードSNと接続する配線、第4メタル層には、読出し用ワード線RWLが形成してある。なお、第3メタル層と第4メタル層との間には、トンネル磁気抵抗素子MTJ0が形成してある。図13では、図11のB-B面での断面を示し、トランジスタ層Tr.層、第1メタル層1Metal層、第2メタル層2Metal層、第3メタル層3Metal層、および第4メタル層4Metal層のレイアウトを図示してある。トランジスタ層は、P型半導体基板PsubにNmosトランジスタN1およびNmosトランジスタN2などが形成してある。第1メタル層には、デジット線DL、書込み用ビット線WBL、および第2メタル層の書込み用ビット線/WBLと接続する配線が、第2メタル層には、書込み用ビット線/WBLが形成してある。第3メタル層には、デジット線DL、第4メタル層には、読出し用ワード線RWLが形成してある。なお、トランジスタ層上には、書込み用ワード線WWLが形成してある。以上のように、本発明の実施の形態1に係る半導体記憶装置100は、トンネル磁気抵抗素子MTJ0と容量素子Cap0とで構成するRC回路で、読出し用ワード線RWLに入力した予め定められた幅のワンショットパルスを通過させるか否かを制御することで、メモリセル1に記憶したデータを読出すので、リファレンス電流発生回路、高精度なリードアンプ回路やダミーセルを用いたリファレンスセルなどを備える必要がない。そのため、本発明の実施の形態1に係る半導体記憶装置100は、回路規模を大きくすることなく、半導体基板上に混載することが容易となる。なお、本発明の実施の形態1に係る半導体記憶装置100では、メモリセル1に含まれるmosトランジスタはすべてNmosであった。本発明はこれに限られるものではなく、データの書込み時に用いるNmosトランジスタN1およびNmosトランジスタN2をPmospositivechannelMetalOxideSemiconductorで構成してもよい。NmosトランジスタN1およびNmosトランジスタN2をPmosで構成することで、データの書込み時、デジット線DLを電源電圧VDDレベルに近い電圧レベルの状態でデータの書込み動作が可能となる。また、本発明の実施の形態1に係る半導体記憶装置100では、リードアンプ40にインバータ型のアンプを用いていた。本発明はこれに限られるものではなく、クロスカップル型のアンプでもよい。リードアンプ40にクロスカップル型のアンプを用いた場合、データの読出し動作が、インバータ型のアンプを用いた場合に比べて高速になる。さらに、本発明の実施の形態1に係る半導体記憶装置100では、読出し用ワード線RWLと容量素子Cap0との間に、1つのトンネル磁気抵抗素子MTJ01ビット分を接続した構成であった。本発明はこれに限られるものではなく、読出し用ワード線RWLと容量素子Cap0との間に、複数のトンネル磁気抵抗素子MTJ0nビット分を並列に接続した構成であってもよい。複数のトンネル磁気抵抗素子MTJ0を並列に接続することで、RC回路を構成する容量素子Cap0の容量を小さくすることが可能となり、半導体記憶装置100の回路規模を小さくすることができる。実施の形態2本発明の実施の形態2に係る半導体記憶装置は、実施の形態1に係るメモリセル1のノードSNにインバータを設けた構成である。図14は、本発明の実施の形態2に係る半導体記憶装置のメモリセルの回路構成を示す回路図である。図14に示すメモリセル1は、容量素子Cap0とNmosトランジスタN0の制御電極との間にインバータinv0を設け、ノードSNのSN信号をインバータinv0で反転してNmosトランジスタN0の制御電極に入力する。なお、本発明の実施の形態2に係る半導体記憶装置は、メモリセル1にインバータinv0を設けてある以外、実施の形態1に係る半導体記憶装置100と同じ構成であるため、同じ構成要素に同じ符号を付して詳細な説明を繰返さない。次に、本発明の実施の形態2に係る半導体記憶装置が、メモリセル1に記憶したデータの読出し動作について信号波形を用いてさらに詳しく説明する。図15は、本発明の実施の形態2に係る半導体記憶装置がメモリセル1から記憶したデータ0を読出す場合の信号波形を示す波形図である。図16は、本発明の実施の形態2に係る半導体記憶装置がメモリセル1から記憶したデータ1を読出す場合の信号波形を示す波形図である。図15および図16に示す信号波形は、図中上から順に、読出し用ワード線RWLに入力する/RWL信号、読出し用ビット線RBLを予め電源電圧VDDにプリチャージするスイッチ素子S1に入力する/PRE信号、ノードSNのSN信号、インバータinv0から出力される/SN信号、読出し用ビット線RBLのRBL信号、RBL信号を反転増幅したRD_n信号、ラッチ回路L1に入力するRE信号、およびラッチ回路L1から出力するRD信号を図示してある。まず、本発明の実施の形態2に係る半導体記憶装置は、スイッチ素子S1にLレベルの/PRE信号を入力することで、読出し用ビット線RBLを電源電圧レベルVDDレベルにプリチャージする。半導体記憶装置は、読出し用ビット線RBLを電源電圧レベルに保持した状態で、メモリセル1からデータを読出す前に、スイッチ素子S1にHレベルの/PRE信号を入力する。ノードSNは、トンネル磁気抵抗素子MTJ0と容量素子Cap0とで構成されるローパスフィルタ回路の時定数2πRCの違いで読出し用ワード線RWLに入力するワンショットパルス/RWL信号の通過と、遮断との2つ状態をとる。なお、ワンショットパルス/RWL信号は、ワンショットパルスRWL信号の反転信号である。そのため、図15に示すノードSNのSN信号は、記憶したデータ0でトンネル磁気抵抗素子MTJ0の抵抗値が小さくたとえば15KΩ、低周波パルスのワンショットパルスたとえばパルス幅が1nsが通過するため、1から0に立下がり、0から1に立上がる信号となる。ノードSNのSN信号は、ローパスフィルタ回路の時定数により矩形波の形が崩れる。そこで、SN信号をインバータinv0で反転させることで、矩形波の/SN信号にすることができる。/SN信号が0から1に立上がることで、NmosトランジスタN0はオン状態となり、読出し用ビット線RBLをグランドに接地し、読出し用ビット線RBLのRBL信号の電圧レベルを電源電圧レベルのHレベルからグランド電圧レベルのLレベルに下げる。RD_n信号は、読出し用ビット線RBLのRBL信号の反転増幅信号であるため、LレベルからHレベルに立上がる波形となる。ラッチ回路L1は、RE信号がLレベルからHレベルに立上がるタイミングで、HレベルのRD_n信号を保持し、メモリセル1の記憶したデータ0に対応するLowレベルのRD信号を出力する。なお、読出し用ビット線RBLは、SN信号が1から0に立下がった後、スイッチ素子S1に再びLレベルの/PRE信号を入力することで電源電圧レベルにプリチャージされ、RBL信号がHレベルに戻る。図16に示すノードSNのSN信号は、記憶したデータ1でトンネル磁気抵抗素子MTJ0の抵抗値が大きくたとえば30KΩ、高周波パルスのワンショットパルスたとえばパルス幅が1nsが遮断されるため、破線のような波形とならず1のままの信号となる。SN信号をインバータinv0で反転させた/SN信号は0のままの信号となる。/SN信号が0のままであるので、NmosトランジスタN0はオフ状態のままとなり、読出し用ビット線RBLのRBL信号が破線のような波形とならず、電源電圧レベルのHレベルのまま維持される。RD_n信号は、読出し用ビット線RBLのRBL信号の反転増幅信号であるため、破線のような波形とならずLレベルのまま維持される。ラッチ回路L1は、RE信号がLレベルからHレベルに立上がるタイミングで、LレベルのRD_n信号を保持し、メモリセル1の記憶したデータ1に対応するHighレベルのRD信号を出力する。以上のように、本発明の実施の形態2に係る半導体記憶装置は、メモリセル1にインバータinv0を設けることで、SN信号を矩形波の/SN信号にしてNmosトランジスタN0の制御電極に入力することができ、ローパスフィルタ回路によるフィルタ効果を高めることができる。実施の形態3本発明の実施の形態1に係る半導体記憶装置100は、メモリセル1にNmos容量を用いた容量素子Cap0を含んでいる。しかし、本発明の実施の形態3では、Nmos容量を用いた容量素子Cap0に代えてMOMMetalOxideMetal容量またはMIMMetalInsulatorMetal容量を用いた容量素子Cap0をメモリセル1に含んだ半導体記憶装置について説明する。図17は、本発明の実施の形態3に係る半導体記憶装置の2つのメモリセルのトランジスタ層および配線層のレイアウトを示す平面図である。図18は、本発明の実施の形態3に係る半導体記憶装置の2つのメモリセルのトンネル磁気抵抗素子および配線層のレイアウトを示す平面図である。図19は、図17のC-C面での断面を示す断面図である。なお、本発明の実施の形態3に係る半導体記憶装置は、Nmos容量を用いた容量素子Cap0に代えてMOM容量を用いた容量素子Cap0を含んでいる以外、実施の形態1に係る半導体記憶装置100と同じ構成であるため、同じ構成要素に同じ符号を付して詳細な説明を繰返さない。図17に示すメモリセル1には、トランジスタ層にNmosトランジスタN0、NmosトランジスタN1およびNmosトランジスタN2が配置されている。2つのメモリセル12ビット分のメモリセル1は、NmosトランジスタN0同士が、図中の水平方向に隣合うように配置されている。つまり、実施の形態3に係るメモリセル1では、実施の形態1に係るメモリセル1でNmos容量を用いた容量素子Cap0を形成した位置に、別のメモリセル1のNmosトランジスタN0を配置することができる。そのため、実施の形態3に係るメモリセル1の回路規模を、実施の形態1に係るメモリセル1の回路規模に比べて小さくすることができる。さらに、図17に示すメモリセル1には、NmosトランジスタN0上の第2メタル層に第0ビット目の読出し用ビット線RBL<0>と、第1ビット目の読出し用ビット線RBL<1>が配置されている。また、メモリセル1には、NmosトランジスタN1およびNmosトランジスタN2上の第2メタル層に各々のビットの書込み用ビット線WBL,/WBLが配置されている。さらに、メモリセル1には、書込み用ビット線WBL,/WBLと平行する方向で、NmosトランジスタN1とNmosトランジスタN2とを跨ぐ第3メタル層の位置に、デジット線DLが配置されている。また、メモリセル1には、ノードSNとグランド配線VSSとで形成されるMOM容量を用いた容量素子Cap0が配置されている。図18に示すメモリセル1には、第3メタル層のデジット線DLおよび第4メタル層のグランド配線VSSに対して磁化容易軸が略45度傾いてトンネル磁気抵抗素子MTJ0が配置されている。なお、グランド配線VSSに平行して第4メタル層に読出し用ワード線RWLおよび書込み用ワード線WWLが配置してある。図19では、図17のC-C面での断面を示し、トランジスタ層Tr.層、第1メタル層1Metal層、第2メタル層2Metal層、第3メタル層3Metal層、および第4メタル層4Metal層のレイアウトを図示してある。トランジスタ層は、P型半導体基板PsubにノードSNに接続する配線が形成してある。第1メタル層および第2メタル層にも、ノードSNと接続する配線が形成してある。第3メタル層には、ノードSNと接続する配線、該配線の両側にグランド配線VSSが形成され、金属-酸化物-金属のMOM容量を用いた容量素子Cap0を構成している。第4メタル層には、読出し用ワード線RWLが形成してある。なお、第3メタル層と第4メタル層との間には、トンネル磁気抵抗素子MTJ0、およびトンネル磁気抵抗素子MTJ0とノードSNとを繋ぐデジット線DLが形成してある。ノードSNと接続する配線と、グランド配線VSSとで構成される容量素子Cap0は、絶縁層に酸化物を用いているためMOM容量であるが、本発明はこれに限定されるものではなく、酸化物以外の絶縁体でもよく、金属-絶縁体-金属のMIM容量となる。以上のように、本発明の実施の形態3に係る半導体記憶装置では、Nmos容量を用いた容量素子Cap0に代えてMOM容量またはMIM容量を用いた容量素子Cap0をメモリセル1に含んでいるので、回路規模をより小さくすることができる。変形例MIM容量を用いた容量素子Cap0は、図17~図19に示した構成に限定されるものではなく、実施の形態1に係るメモリセル1でNmos容量を用いた容量素子Cap0を形成した位置に設けてもよい。図20は、本発明の実施の形態3の変形例に係る半導体記憶装置のメモリセルのトランジスタ層および配線層のレイアウトを示す平面図である。図21は、図20のD-D面での断面を示す断面図である。図20に示すメモリセル1には、トランジスタ層にNmosトランジスタN0、NmosトランジスタN1およびNmosトランジスタN2、MIM容量で形成した容量素子Cap0が配置されている。さらに、メモリセル1には、MIM容量およびNmosトランジスタN0上の第1メタル層に読出し用ビット線RBL、NmosトランジスタN1およびNmosトランジスタN2上近傍の第1メタル層に書込み用ビット線WBL,/WBLが配置されている。また、メモリセル1には、書込み用ビット線WBL,/WBLと平行する方向で、NmosトランジスタN1とNmosトランジスタN2とを跨ぐ第2メタル層の位置に、デジット線DLが配置されている。さらに、メモリセル1には、書込み用ビット線WBL,/WBLと直交する方向で、NmosトランジスタN2および容量素子Cap0上の第3メタル層に書込み用ワード線WWLおよびグランド配線VSS、NmosトランジスタN1およびNmosトランジスタN0上の第3メタル層に読出し用ワード線RWLが配置されている。MIM容量で形成した容量素子Cap0には、第1メタル層にノードSNと接続する配線が配置されている。図21では、図20のD-D面での断面を示し、トランジスタ層Tr.層、BL層、ル層1Metal層、第2メタル層2Metal層、および第3メタル層3Metal層のレイアウトを図示してある。トランジスタ層は、P型半導体基板PsubにNmosトランジスタN0などが形成してある。BL層には、NmosトランジスタN0と接続してあるグランド配線VSSが形成してある。第1メタル層および第2メタル層には、ノードSNと接続する配線が形成してある。第3メタル層には、グランド配線VSS、書込み用ワード線WWL、および読出し用ワード線RWLが形成してある。なお、MIM容量で形成した容量素子Cap0は、第1メタル層のノードSNと接続する配線と、NmosトランジスタN0と接続した配線と、両配線に挟まれた絶縁体とで構成してある。実施の形態4本発明の実施の形態1に係る半導体記憶装置100では、メモリセル1にNmos容量を用いた容量素子Cap0を含んでいる。しかし、本発明の実施の形態4では、Nmos容量を用いた容量素子Cap0に代えてDRAMDynamicRandomAccessMemoryを混載した場合のDRAM容量を用いた容量素子Cap0をメモリセル1に含んだ半導体記憶装置について説明する。図22は、本発明の実施の形態4の変形例に係る半導体記憶装置のメモリセルのトランジスタ層および配線層のレイアウトを示す平面図である。図23は、図22のD-D面での断面を示す断面図である。なお、本発明の実施の形態4に係る半導体記憶装置は、Nmos容量を用いた容量素子Cap0に代えてDRAM容量を用いた容量素子Cap0を含んでいる以外、実施の形態1に係る半導体記憶装置100と同じ構成であるため、同じ構成要素に同じ符号を付して詳細な説明を繰返さない。図22に示すメモリセル1には、トランジスタ層にNmosトランジスタN0、NmosトランジスタN1およびNmosトランジスタN2、DRAMセルが配置されている。さらに、メモリセル1には、DRAMセルおよびNmosトランジスタN0上の第1メタル層に読出し用ビット線RBL、NmosトランジスタN1およびNmosトランジスタN2上近傍の第1メタル層に書込み用ビット線WBL,/WBLが配置されている。また、メモリセル1には、書込み用ビット線WBL,/WBLと平行する方向で、NmosトランジスタN1とNmosトランジスタN2とを跨ぐ第2メタル層の位置に、デジット線DLが配置されている。さらに、メモリセル1には、書込み用ビット線WBL,/WBLと直交する方向で、NmosトランジスタN2およびDRAMセル上の第3メタル層に書込み用ワード線WWLおよびグランド配線VSS、NmosトランジスタN1およびNmosトランジスタN0上の第3メタル層に読出し用ワード線RWLが配置されている。DRAMセルには、BL層にノードSNと接続する配線が配置されている。図23では、図22のD-D面での断面を示し、トランジスタ層Tr.層、BL層、ル層1Metal層、第2メタル層2Metal層、および第3メタル層3Metal層のレイアウトを図示してある。トランジスタ層は、P型半導体基板PsubにNmosトランジスタN0などが形成してある。BL層には、NmosトランジスタN0およびノードSNに接続してある配線が形成してある。第1メタル層および第2メタル層には、ノードSNと接続する配線が形成してある。第3メタル層には、グランド配線VSS、書込み用ワード線WWL、および読出し用ワード線RWLが形成してある。なお、トランジスタ層には、DRAMセルが混載してあり、トレンチ型のDRAM容量が形成してあり、当該DRAM容量を容量素子Cap0として用いる。本発明の実施の形態4に係る半導体記憶装置は、DRAMを混載する場合に、DRAM容量を用いた容量素子Cap0をメモリセル1に含んでいるので、DRAMセルを形成する工程で容量素子Cap0を形成することができるため、Nmos容量を用いた容量素子Cap0に比べて小さく形成することができる。なお、DRAM容量を用いた容量素子Cap0は、トレンチ型のDRAM容量に限定されるものではなく、スタック型のDRAM容量でもよい。また、本発明の実施の形態4に係る半導体記憶装置は、揮発性メモリを混載する場合でもよく、容量素子Cap0を揮発性メモリの容量で形成してもよい。実施の形態5本発明の実施の形態1に係る半導体記憶装置100のメモリセル1は、書込み用ワード線WWLに対して略45度斜めに配置してあるデジット線DLの1軸の配線を用いて、トンネル磁気抵抗素子MTJ0にデータを書込む。しかし、本発明の実施の形態5では、トンネル磁気抵抗素子に対して2軸の配線を用いて、トンネル磁気抵抗素子にデータを書込むメモリセル1を含んだ半導体記憶装置について説明する。図24は、本発明の実施の形態5に係る半導体記憶装置のメモリセル1の回路構成を示す回路図である。メモリセル1は、MRAMの基本セルであり、トンネル磁気抵抗素子MTJ0、容量素子Cap0、NmosトランジスタN0、NmosトランジスタN1、およびNmosトランジスタN2を含んでいる。メモリセル1は、デジット線DLとして利用するトンネル磁気抵抗素子MTJ0と平行な読出し用ワード線RWLと、トンネル磁気抵抗素子MTJ0と直交するビット線BLとを含み、ビット線BLは、NmosトランジスタN1およびNmosトランジスタN2に接続されている。なお、本発明の実施の形態5に係る半導体記憶装置は、トンネル磁気抵抗素子に対して2軸の配線読出し用ワード線RWL,ビット線BLの構成が異なる以外、実施の形態1に係る半導体記憶装置100と同じ構成であるため、同じ構成要素に同じ符号を付して詳細な説明を繰返さない。また、本発明の実施の形態5に係る半導体記憶装置は、データの書込み動作以外、実施の形態1に係る半導体記憶装置100と同じであるため、以下データの書込み動作のみ説明する。図25は、2軸の配線を用いて、トンネル磁気抵抗素子にデータを書込む書込み動作を説明するための模式図である。なお、読出し用ワード線RWLと、ビット線BLとは直交し、読出し用ワード線RWLとビット線BLとの間にトンネル磁気抵抗素子MTJ0が配置されている。たとえば、トンネル磁気抵抗素子MTJ0の磁化の向きは、図25aに示すようにα方向に向いている。そして、図25bに示すように読出し用ワード線RWLにα方向の電流を流すと、右ねじの法則に従い、読出し用ワード線RWLの周りに矢印の向きの磁場が形成され、トンネル磁気抵抗素子MTJ0の磁化の向きがβ方向α方向に対して略90度時計回りに回転した方向となる。次に、図25cに示すように読出し用ワード線RWLにα方向の電流を流すと共にビット線BLにγ方向α方向に対して略180度時計回りに回転した方向の電流を流すと、右ねじの法則に従い、読出し用ワード線RWLおよびビット線BLの周りに矢印の向きの磁場が形成され、トンネル磁気抵抗素子MTJ0の磁化の向きがδ方向β方向に対して略45度時計回りに回転した方向となる。次に、図25dに示すようにビット線BLにのみγ方向の電流を流すと、右ねじの法則に従い、読出し用ワード線RWLおよびビット線BLの周りに矢印の向きの磁場が形成され、トンネル磁気抵抗素子MTJ0の磁化の向きがθ方向δ方向に対して略45度時計回りに回転した方向となる。次に、ビット線BLに流れる電流を停止することで、トンネル磁気抵抗素子MTJ0の磁化の向きは、図25eに示すようにθ方向に向きとなる。つまり、メモリセル1は、読出し用ワード線RWLおよびビット線BLの2軸の配線を用いて、α方向に向いていたトンネル磁気抵抗素子MTJ0の磁化の向きを、θ方向に書換えることで、トンネル磁気抵抗素子MTJ0にデータを書込むことができる。次に、本発明の実施の形態5に係る半導体記憶装置のメモリセル1のレイアウトについて説明する。図26は、本発明の実施の形態5に係る半導体記憶装置のメモリセル1のトランジスタ層および配線層のレイアウトを示す平面図である。図27は、本発明の実施の形態5に係る半導体記憶装置のメモリセル1のトンネル磁気抵抗素子MTJ0および配線層のレイアウトを示す平面図である。図26に示すメモリセル1には、トランジスタ層にNmosトランジスタN0、NmosトランジスタN1およびNmosトランジスタN2、Nmos容量で形成した容量素子Cap0が配置されている。さらに、メモリセル1には、NmosトランジスタN0上の第2メタル層に読出し用ビット線RBL、NmosトランジスタN1およびNmosトランジスタN2上近傍の第2メタル層に書込み用ビット線WBL,/WBLが配置されている。また、メモリセル1には、書込み用ビット線WBL,/WBLと平行する方向で、NmosトランジスタN1とNmosトランジスタN2とを跨ぐ第3メタル層の位置に、ビット線BLが配置されている。さらに、メモリセル1には、書込み用ビット線WBL,/WBLと直交する方向で、NmosトランジスタN2および容量素子Cap0上の第4メタル層に書込み用ワード線WWLおよびグランド配線VSS、NmosトランジスタN1およびNmosトランジスタN0上の第4メタル層に読出し用ワード線RWLデジット線DLが配置されている。図27に示すメモリセル1には、第3メタル層のビット線BLに対して磁化容易軸が直交し、第4メタル層の読出し用ワード線RWLに対して磁化容易軸が平行となるようにトンネル磁気抵抗素子MTJ0が配置されている。以上のように、本発明の実施の形態5に係る半導体記憶装置のメモリセル1では、読出し用ワード線RWLおよびビット線BLの2軸の配線を用いても、トンネル磁気抵抗素子MTJ0にデータを書込むことができ、実施の形態1に係る半導体記憶装置100と同様の効果を得ることができる。実施の形態6本発明の実施の形態1に係る半導体記憶装置100のメモリセル1は、トンネル磁気抵抗素子MTJ0の抵抗と容量素子Cap0とでローパスフィルタ回路を構成してある。しかし、本発明の実施の形態6では、トンネル磁気抵抗素子MTJ0の抵抗と容量素子Cap0とでハイパスフィルタ回路を構成するメモリセル1を含んだ半導体記憶装置について説明する。図28は、本発明の実施の形態6に係る半導体記憶装置のメモリセル1の回路構成を示す回路図である。メモリセル1は、MRAMの基本セルであり、トンネル磁気抵抗素子MTJ0、容量素子Cap0、NmosトランジスタN0第1のmosトランジスタ、デジット線DL、NmosトランジスタN1第2のmosトランジスタ、NmosトランジスタN2第3のmosトランジスタ、およびインバータinv1を含んでいる。トンネル磁気抵抗素子MTJ0は、一端を容量素子Cap0に接続し、他端をNmosトランジスタN0の制御電極に接続してある。トンネル磁気抵抗素子MTJ0の抵抗値は、磁化の向きによって変化する。本発明の実施の形態でも、トンネル磁気抵抗素子MTJ0の抵抗値がRのときに0が記録され、抵抗値がRΔRのときに、1が記憶されているものとする。容量素子Cap0は、トンネル磁気抵抗素子MTJ0の一端とインバータinv1との間に接続されている。容量素子Cap0は、トンネル磁気抵抗素子MTJ0とRC回路を構成し、本発明の実施の形態6では読出し用ワード線RWLからNmosトランジスタN0の制御電極へ入力するワンショットパルスに対するハイパスフィルタ回路として機能する。NmosトランジスタN0は、制御電極がトンネル磁気抵抗素子MTJ0に、一方の電流電極が読出し用ビット線RBLに各々接続されている。そして、NmosトランジスタN0は、トンネル磁気抵抗素子MTJ0に記憶したデータに応じてオン状態に切替えることで、予め定められた電圧にプリチャージされた読出し用ビット線RBLの電圧をグランド電圧にする。デジット線DLは、トンネル磁気抵抗素子MTJ0に対して予め定められた角度で交差し、トンネル磁気抵抗素子MTJ0に対して磁化電流を供給する。NmosトランジスタN1は、制御電極が書込み用ワード線WWLと接続され、一方の電流電極が書込み用ビット線WBLと接続され、他方の電流電極がデジット線DLの一端と接続される。NmosトランジスタN2は、制御電極が書込み用ワード線WWLと接続され、一方の電流電極がデジット線の他端と接続され、他方の電流電極が書込み用ビット線/WBLと接続される。インバータinv1は、読出し用ワード線RWLと容量素子Cap0との間に接続され、読出し用ワード線RWLから入力される/RWL信号RWL信号の反転信号を反転してRWL信号にしてハイパスフィルタ回路として機能するRC回路に入力する。本発明の実施の形態6に係る半導体記憶装置では、メモリセル1のトンネル磁気抵抗素子MTJ0の抵抗と容量素子Cap0とでハイパスフィルタ回路を構成してある。そのため、本発明の実施の形態6に係る半導体記憶装置では、トンネル磁気抵抗素子MTJ0の磁気抵抗比MR比で記憶するデータ0と1との状態を判別して読出す方法に代えて、ハイパスフィルタ回路の時定数比で記憶するデータ0と1との状態を判別して読出す方法を用いている。つまり、本発明の実施の形態6に係る半導体記憶装置では、トンネル磁気抵抗素子MTJ0に入力したワンショットパルスが、ハイパスフィルタ回路を通過するか、ハイパスフィルタ回路で遮断されるかの2つの状態で、記憶するデータ0と1との状態を判別する。そして、本発明の実施の形態6に係る半導体記憶装置は、ハイパスフィルタ回路に接続したNmosトランジスタN0により、予め定められた電圧にプリチャージされた読出し用ビット線RBLの電圧を変化させて、リードアンプ40で判別したデータを読出す。よって、本発明の実施の形態6に係る半導体記憶装置は、読出し用ビット線RBLをフル振幅させることが可能となり、高精度なリードアンプ回路を必要とせず、ノイズ耐性のある高速読み出しが可能なMRAMを実現することができる。また、本発明の実施の形態6に係る半導体記憶装置でも、メモリセル1の入力、および出力信号のすべてをデジタル信号とすることができ、従来のMRAMようにバイアス電圧の印加や読出し用ビット線からアナログ信号を読出す必要がなく、SRAMメモリやレジスタメモリの代替が容易である。図29は、本発明の実施の形態6に係る半導体記憶装置のメモリセル1の配置を示した模式図である。図29に示すメモリセル1は、読出し用ワード線RWLおよび書込み用ワード線WWLに沿って配置されている様子が示されている。それぞれのメモリセル1には、インバータinv1が含まれ、読出し用ワード線RWLに入力された/RWL信号が、それぞれのメモリセル1のインバータinv1でRWL信号に反転される。なお、本発明の実施の形態6に係る半導体記憶装置は、ハイパスフィルタ回路を構成してある以外、実施の形態1に係る半導体記憶装置100と同じ構成であるため、同じ構成要素に同じ符号を付して詳細な説明を繰返さない。次に、本発明の実施の形態6に係る半導体記憶装置が、メモリセル1に記憶したデータの読出し動作について説明する。図30は、本発明の実施の形態6に係る半導体記憶装置のメモリセル1のハイパスフィルタ回路の構成を示す概略図である。図30に示すトンネル磁気抵抗素子MTJ0の一端は、容量素子Cap0に接続され、他端がNmosトランジスタN0の制御電極に接続してある。読出し用ワード線RWL側から見ると抵抗値Rのトンネル磁気抵抗素子MTJ0と容量値Cの容量素子Cap0とによって時定数が2πRCのハイパスフィルタ回路を形成しており、読出し用ワード線RWLから入力されるワンショットパルスRWL信号のパルス幅によって、該ワンショットパルスRWL信号がノードSNに伝わるハイパスフィルタ回路を通過、伝わらないハイパスフィルタ回路で遮断の2つの状態を取ることができる。たとえば、データ1を記憶しているトンネル磁気抵抗素子MTJ0の抵抗値が30KΩ、容量素子Cap0の容量値が8fFとすると時定数が1.508nsとなり、周期1.508ns以上の低周波パルスをフィルタするハイパスフィルタ回路を構成することになる。そのため、スタンバイ状態0のワンショットパルスRWL信号のパルス幅が1nsである場合、該ワンショットパルスは、トンネル磁気抵抗素子MTJ0と容量素子Cap0とで構成されるハイパスフィルタ回路を通過し、ノードSNの状態が0から1、0と遷移する。また、データ0を記憶しているトンネル磁気抵抗素子MTJ0の抵抗値が17.5KΩ、容量素子Cap0の容量値が8fFとすると時定数が0.879nsとなり、周期0.879ns以上の低周波パルスをフィルタするハイパスフィルタ回路を構成することになる。そのため、スタンバイ状態0のワンショットパルスRWL信号のパルス幅が1nsである場合、該ワンショットパルスは、トンネル磁気抵抗素子MTJ0と容量素子Cap0とで構成されるハイパスフィルタ回路により遮断され、ノードSNの状態は0のままである。さらに、本発明の実施の形態6に係る半導体記憶装置が、メモリセル1に記憶したデータの読出し動作について信号波形を用いてさらに詳しく説明する。図31は、本発明の実施の形態6に係る半導体記憶装置がメモリセル1から記憶したデータ0を読出す場合の信号波形を示す波形図である。図32は、本発明の実施の形態6に係る半導体記憶装置がメモリセル1から記憶したデータ1を読出す場合の信号波形を示す波形図である。図31および図32に示す信号波形は、図中上から順に、読出し用ワード線RWLに入力する/RWL信号、読出し用ビット線RBLを予め電源電圧VDDにプリチャージするスイッチ素子S1に入力する/PRE信号、ノードSNのSN信号、読出し用ビット線RBLのRBL信号、RBL信号を反転増幅したRD_n信号、ラッチ回路L1に入力するRE信号、およびラッチ回路L1から出力するRD信号を図示してある。まず、本発明の実施の形態6に係る半導体記憶装置は、スイッチ素子S1にLレベルの/PRE信号を入力することで、読出し用ビット線RBLを電源電圧レベルVDDレベルにプリチャージする。本発明の実施の形態6に係る半導体記憶装置は、読出し用ビット線RBLを電源電圧レベルに保持した状態で、メモリセル1からデータを読出す前に、スイッチ素子S1にHレベルの/PRE信号を入力する。ノードSNは、トンネル磁気抵抗素子MTJ0と容量素子Cap0とで構成されるハイパスフィルタ回路の時定数2πRCの違いでワンショットパルスRWL信号の通過と、遮断との2つ状態をとる。そのため、図31に示すノードSNのSN信号は、記憶したデータ1でトンネル磁気抵抗素子MTJ0の抵抗値が大きくたとえば30KΩ、高周波パルスのワンショットパルスたとえばパルス幅が1nsが通過するため、0から1に立上がり、1から0に立下がる信号となる。ノードSNのSN信号が0から1に立上がることで、NmosトランジスタN0はオン状態となり、読出し用ビット線RBLをグランドに接地し、読出し用ビット線RBLのRBL信号の電圧レベルを電源電圧レベルのHレベルからグランド電圧レベルのLレベルに下げる。RD信号は、読出し用ビット線RBLのRBL信号の反転増幅信号であるため、LレベルからHレベルに立上がる波形となる。ラッチ回路L1は、RE信号がLレベルからHレベルに立上がるタイミングで、HレベルのRD信号を保持し、メモリセル1の記憶したデータ1に対応するHighレベルのRD_n信号を出力する。なお、読出し用ビット線RBLは、SN信号が1から0に立下がった後、スイッチ素子S1に再びLレベルの/PRE信号を入力することで電源電圧レベルにプリチャージされ、RBL信号がHレベルに戻る。図32に示すノードSNのSN信号は、記憶したデータ0でトンネル磁気抵抗素子MTJ0の抵抗値が小さくたとえば15KΩ、低周波パルスのワンショットパルスたとえばパルス幅が1nsが遮断されるため、破線のような波形とならず0のままの信号となる。ノードSNのSN信号が0のままであるので、NmosトランジスタN0はオフ状態のままとなり、読出し用ビット線RBLのRBL信号が破線のような波形とならず、電源電圧レベルのHレベルのまま維持される。RD信号は、読出し用ビット線RBLのRBL信号の反転増幅信号であるため、破線のような波形とならずLレベルのまま維持される。ラッチ回路L1は、RE信号がLレベルからHレベルに立上がるタイミングで、LレベルのRD信号を保持し、メモリセル1の記憶したデータ0に対応するLowレベルのRD_n信号を出力する。以上のように、本発明の実施の形態6に係る半導体記憶装置のメモリセル1では、ハイパスフィルタ回路として機能するトンネル磁気抵抗素子MTJ0と容量素子Cap0とのRC回路を含んでいるので、実施の形態1に係る半導体記憶装置100と同様の効果を得ることができる。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"