"各々がデータ記憶を実行する複数のメモリセルを備え、各前記メモリセルは、記憶データに応じて電気抵抗値が変化する磁気記憶部を含み、前記磁気記憶部は、固定された磁化方向を有する第1の磁性体層と、記憶データのレベルに応じた方向に磁化される第2の磁性体層と、前記第1および第2の磁性体層の間に形成される絶縁層とを有し、前記複数のメモリセルのうちのデータ書込対象に選択された少なくとも1つの選択メモリセルに対して、前記第2の磁性体層を磁化するための第1のデータ書込磁界を発生させる第1のデータ書込電流線をさらに備え、前記第1のデータ書込磁界は、前記記憶データのレベルにかかわらず、前記第2の磁性体層において前記第1の磁性体層から前記第2の磁性体層へ作用する結合磁界を打ち消す方向の成分を有する、薄膜磁性体記憶装置。前記選択メモリセルに対して、前記第2の磁性体層を磁化するための第2のデータ書込磁界を発生させる第2のデータ書込電流線をさらに備え、前記第1のデータ書込磁界は、前記第2の磁性体層の磁化困難軸方向に沿った方向の成分を主に含み、前記第2のデータ書込磁界は、前記第2の磁性体層の磁化容易軸方向に沿った方向の成分を主に含み、前記第1のデータ書込電流線は、前記磁化容易軸方向と所定角度を成すように配置される、請求項1記載の薄膜磁性体記憶装置。各前記磁気記憶部は、長方形形状を有し、前記第1のデータ書込電流線は、各前記磁気記憶部の長辺方向と前記所定角度を成すように配置される、請求項2記載の薄膜磁性体記憶装置。前記第2のデータ書込電流線は、前記磁化容易軸方向と直交するように設けられ、前記第2のデータ書込磁界は、前記記憶データのレベルに応じた方向を有する、請求項2記載の薄膜磁性体記憶装置。前記第1および第2のデータ書込電流線は、互いに直交する方向に設けられる、請求項2記載の薄膜磁性体記憶装置。前記少なくとも1つの選択メモリセルに前記記憶データを書込むために前記第1のデータ書込電流線に流される電流の和は、前記第2のデータ書込電流線に流される電流の和よりも小さい、請求項5記載の薄膜磁性体記憶装置。前記第1のデータ書込磁界は、前記記憶データのレベルにかかわらず同一方向に印加され、前記第2のデータ書込磁界は、前記記憶データのレベルに応じた方向に印加される、請求項2記載の薄膜磁性体記憶装置。前記磁気記憶部は、前記絶縁層とは反対側に形成されて、前記第2の磁性体層と逆方向に磁化される第3の磁性体層と、前記第2および第3の磁性体層の間に形成される非磁性体の中間層とをさらに有する、請求項1記載の薄膜磁性体記憶装置。しかしながら、このようなトンネル磁気抵抗素子TMRを用いたMRAMデバイスにおいては、メモリセルサイズの縮小に伴って、以下に述べるような問題点が発生してしまう。MTJメモリセルにおいては、記憶データを自由磁化層VLの磁化方向によって蓄積されるが、自由磁化層の磁化方向を書換えるために印加することが必要な磁界強度以下、反転磁界強度とも称するは、磁性体層の厚さをTとし、磁性体層の磁化方向の長さをLとすると、T/Lに比例する。したがって、メモリセルサイズを縮小すると、平面方向サイズのスケーリングに従って、反転磁界強度は増大していく。また、メモリセルサイズの縮小に伴い、MTJメモリセルの外部および内部において、固定磁化層と自由磁化層との間に生じる磁界干渉が大きくなる。これにより、データ書込に必要なデータ書込磁界のしきい値図50におけるアスロイド特性線に相当が、書込データのパターンに依存して変化したり、データ書込磁界の方向に依存して非対称形になってしまったりする。このような現象により、MTJメモリセルのスケーリングは困難となり、メモリセルサイズの縮小に伴って、消費電流が増大するなどの問題が生じてしまう。このような問題点を解決するために、米国特許公報USP6,166,948には、MTJメモリセルの自由磁化層を、それぞれが異なる磁気モーメントを有する2層の強磁性体層によって形成する技術が開示されている。以下においては、このような、2層の磁性体層によって自由磁化層を形成する構造を2層ストレージノード構造とも称する。これに対して、図48および図49に示される、単層の磁性体層によって自由磁化層を形成する構造を単層ストレージノード構造とも称する。図51は、2層ストレージノード構造を有する従来のトンネル磁気抵抗素子の構成を示す断面図である。図51を参照して、従来のトンネル磁気抵抗素子は、反強磁性体層AFLと、固定磁化層FLと、自由磁化層VL1,VL2と、固定磁化層FLと自由磁化層VL1との間に形成されるトンネルバリアTBと、自由磁化層VL1,VL2の間に形成される中間層IMLとを含む。中間層IMLは、非磁性体で形成される。図51に示すトンネル磁気抵抗素子を有するMTJメモリセルにおいては、固定磁化層FLおよび自由磁化層VL1の磁化方向の相対関係に応じて、記憶データが蓄積される。自由磁化層VL1とVL2とは、中間層IMLを挟んで配置される。自由磁化層VL1の磁気モーメントは、自由磁化層VL2よりも大きい。したがって、磁化方向を変化させるための磁化しきい値は、自由磁化層VL1の方が自由磁化層VL2よりも大きい。また、磁気モーメントに強弱を付けているので、自由磁化層VL1の磁化方向が変化した場合には、自由磁化層VL1との間で磁化ループを形成するように、自由磁化層VL2の磁化方向も追随して変化する。図52は、図51に示すトンネル磁気抵抗素子における磁化を説明するためのヒステリシス図である。図52においては、データ書込磁界Hによる自由磁化層VL1,VL2の磁化容易軸方向における磁化の挙動が示される。図52を参照して、まず、データ書込磁界が負方向に増大される場合の磁化方向の変化について説明する。まず、H>H01の領域状態1Aにおいては、自由磁化層VL1およびVL2とも、正方向右方向に磁化されている。次に、H<H01に変化すると状態2A、磁気モーメントの小さい自由磁化層VL2における磁化方向のみが反転される。さらに、磁界を負方向に変化させて、しきい値-H02を超える領域状態3Aに入ると、磁気モーメントの大きい自由磁化層VL1における磁化方向が正方向右側から負方向左側へ変化する。これに追随して、自由磁化層VL2における磁化方向も、状態2Aから反転する。さらに、データ書込磁界Hが負方向に増大して、H<-H03の領域状態4Aに入ると、自由磁化層VL1およびVL2の両方において、磁化方向が負方向左側に変化する。次に、データ書込磁界Hが正方向に増大される場合における磁化方向の変化について説明する。H<-H01の領域状態4Bにおいては、自由磁化層VL1およびVL2とも、負方向左方向に磁化されている。次に、H>-H01に変化すると状態3B、磁気モーメントの小さい自由磁化層VL2における磁化方向のみが反転される。さらに、磁界を正方向に変化させて、しきい値H02を超える領域状態2Bに入ると、磁気モーメントの大きい自由磁化層VL1における磁化方向が負方向左側から正方向右側へ変化する。これに追随して、自由磁化層VL2における磁化方向も、状態3Bから反転する。さらに、データ書込磁界Hが正方向に増大して、H>H03の領域状態1Bに入ると、自由磁化層VL1およびVL2の両方において、磁化方向が正方向右側に変化する。このように、自由磁化層を、それぞれが異なる磁化しきい値磁気モーメントを有する強磁性体層で形成し、この間に非磁化層である中間層を挟んで構成し、自由磁化層の磁場が上/下層で互いに反転するような状態をデータ記憶状態として用いることによって、自由磁化層の反転磁界強度を軽減することができる。また、データ記憶状態において、2層の自由磁化層はループ状に磁化されるので、MTJメモリセル外に磁束が拡がらないようにして、磁界干渉による悪影響を抑制することもできる。しかしながら、図51に示した2層ストレージノード構造のMTJメモリセルにおいては、自由磁化層VL1およびVL2のそれぞれが異なる磁化しきい値磁気モーメントを持つ必要があるので、材質や厚さ等が異なる2つの磁性体層を堆積させる必要があり、製造装置および製造工程が複雑化してしまう。特に、図52に示したように、自由磁化層VL1およびVL2の間における磁気モーメントの差がデータ記憶状態に及ぼす影響が大きいので、磁気モーメントの製造時のばらつきによって、MTJメモリセルのデータ記憶特性が大きく変化してしまうおそれがある。また、図48、49および52に示したように、MTJメモリセルにおいては、記憶データに応じた方向に磁化される自由磁化層VL,VL1,VL2と、固定された磁化方向を有する固定磁化層FLおよび反強磁性体層AFLとが近接して配置されるため、自由磁化層における磁化特性が、記憶データのレベルに応じて不均一となってしまう問題がある。図53は、単層ストレージノード構造のMTJメモリセルにおける磁化特性の不均一性を説明する概念図である。図53を参照して、固定磁化層FLおよび反強磁性体層AFLは、同一の固定された磁化方向を有する。反強磁性体層AFLは、固定磁化層FLの磁化方向をより強力に固定するために配置されている。ストレージノードとして機能する自由磁化層VLは、記憶データのレベルに応じて、正方向方向および負方向-方向のいずれかに磁化される。図53においては、固定磁化層FLと同一方向の磁化方向を正方向とし、固定磁化層FLと反対方向の磁化方向を負方向と定義する。このように複数の磁性体層が近接して設けられていることから、反強磁性体層AFLおよび固定磁化層FLからの磁界が静磁性結合して、自由磁化層VLにおいて、磁化容易軸方向に一様な磁界ΔHpが印加される。一様磁界ΔHpは、固定磁化層FLの磁化方向と反対方向、すなわち負方向に作用する。このような一様磁界ΔHpの存在によって、自由磁化層VLにおける磁化特性が、磁界方向に依存して非対称となってしまう。図54は、図53に示した自由磁化層VLにおける磁化特性を説明するためのヒステリシス図である。図54においては、磁化容易軸方向のデータ書込磁界Hexによる自由磁化層VLの磁化挙動が示される。図54を参照して、負方向に磁化された自由磁化層VLを正方向に磁化するためには、Hspを超えて正方向の磁界Hexを印加する必要がある。反対に、正方向に磁化された自由磁化層VLを負方向に磁化するためには、-Hsnを超えて負正方向の磁界Hexを印加する必要がある。ここで、固定磁化層FLとの間の静磁性結合による一様磁界ΔHpの影響で、正方向への磁化しきい値Hspは、負方向の磁化しきい値HsnよりもΔHpだけ大きくなる。このように、印加磁界の方向に応じて、自由磁化層VLにおける磁化特性が非対称となるため、MTJメモリセルへの書込データのレベルに依存して、自由磁化層VLに印加が必要な磁界強度が異なってしまう。このようなトンネル磁気抵抗素子をメモリセルとして用いるためには、いずれのデータレベルを書込む場合においても、大きい方の磁化しきい値を超える磁界を印加する必要がある。すなわち、磁化しきい値Hspを超える磁界を発生させるためのデータ書込電流を、自由磁化層VLを負方向に磁化する場合においても印加する必要がある。したがって、このような場合において、データ書込電流が不必要に大きくなっていることになる。これにより消費電力の増大や、配線の電流密度の増加による配線信頼性の低下といった問題点が生じるおそれがある。このような現象は、2層ストレージノード構造のトンネル磁気抵抗素子においても同様に生じる。図55は、2層ストレージノード構造のMTJメモリセルにおける磁化特性の不均一性を説明する概念図である。図55を参照して、2層ストレージノード構造のトンネル磁気抵抗素子においても、単層ストレージノード構造と同様に、自由磁化層VL1において、反強磁性体層AFLおよび固定磁化層FLとの間の静磁性結合によって、磁化容易軸方向に一様磁界ΔHpが印加される。これにより、自由磁化層VL1およびVL2における磁化容易軸方向の磁化の挙動が非対称となってしまう。図56は、図55に示した自由磁化層VLにおける磁化特性を説明するためのヒステリシス図である。図56を参照して、固定磁化層FLとの間の静磁性結合によって生じる一様磁界ΔHpの影響によって、磁化容易軸方向のデータ書込磁界Hexによる自由磁化層VL1,VL2の磁化挙動挙動は、図52に示した理論的な特性と比較して、ΔHpだけシフトした特性となってしまう。すなわち、図52に示した正方向の印加磁界に対するしきい値H01,H02,H03に対して、負方向の磁界に対するしきい値-H01′,-H02′,-H03′は、それぞれΔHpだけずれており正方向の磁界と負方向の磁界とのそれぞれに対して磁化特性が非対称となってしまう。すなわち、H01-|-H01′|=H02-|-H02′|=H03-|-H03′|=ΔHpである。このように、単層ストレージノード構造および2層ストレージノード構造のいずれのトンネル磁気抵抗素子においても、磁界特性の非対称性に起因して、データ書込電流のレベルを不必要に大きくする必要が生じていた。この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、製造工程の複雑化を招くことなく、磁化特性が単純で、かつ動作マージンを十分確保可能なMTJメモリセルを有する薄膜磁性体記憶装置を提供することである。この発明の他の目的は、書込まれる記憶データのレベルに依存せず磁化特性が対称なMTJメモリセルを有する薄膜磁性体記憶装置を提供することである。この発明に従う薄膜磁性体記憶装置は、複数のメモリセルを備える。複数のメモリセル各々は、データ記憶を実行し、記憶データに応じて電気抵抗値が変化する磁気記憶部と、導通時において、磁気記憶部にデータ読出電流を通過させるための読出アクセス素子とを含む。磁気記憶部は、固定された磁化方向を有する第1の磁性体層と、印加されるデータ書込磁界に応じて、互いに逆方向に磁化される第2および第3の磁性体層と、第2および第3の磁性体層の間に形成される非磁性かつ導電性の中間層と、第2および第3の磁性体層の一方と、第1の磁性体層との間に形成される絶縁層とを有する。データ書込時において、データ書込磁界の少なくとも一部は、中間層を流れる第1のデータ書込電流によって発生される。好ましくは、中間層は、複数メモリセルの一部によって共有される。さらに好ましくは、複数のメモリセルは行列状に配置され、中間層は、メモリセル行およびメモリセル列のいずれかに対応して、帯状の平面形状を有するように形成される。あるいは、好ましくは、複数のメモリセルは、行列状に配置される。薄膜磁性体記憶装置は、中間層を用いて形成され、メモリセル行およびメモリセル列の一方にそれぞれ対応して設けられる、各々が、第1のデータ書込電流を流すための複数の第1のデータ書込線と、メモリセル行およびメモリセル列の他方にそれぞれ対応して設けられ、データ書込時において、データ書込磁界を発生するための第2のデータ書込電流が流される複数の第2のデータ書込線とをさらに備える。対応する第1および第2のデータ書込線の両方に対して、第1および第2のデータ書込電流がそれぞれ流されるメモリセルにおいて、第2および第3の磁性体層の磁化方向は書換可能である。特に、磁気記憶部は、読出アクセス素子の上層に形成され、データ書込配線は、磁気記憶部よりも上層に形成される。あるいは、好ましくは、アクセス素子は、データ読出時において、磁気記憶部を固定電圧と電気的に結合し、データ読出電流は、中間層を介して磁気記憶部に流される。あるいは、好ましくは、薄膜磁性体記憶装置は、データ読出時において、データ読出電流を流すための読出データ線をさらに備える。データ読出時において、読出アクセス素子は、磁気記憶部を読出データ線と電気的に結合し、中間層は、データ読出時において、固定電圧に設定される。また、好ましくは、複数のメモリセルは、行列状に配置され、中間層は、メモリセル列にそれぞれ対応する複数のデータ線として、メモリセル列方向に延在して形成される。薄膜磁性体記憶装置は、データ書込時において、対をなす2本のデータ線の一端のそれぞれを、書込データのレベルに応じて第1および第2の電圧の一方ずつに設定するためのデータ書込回路と、対をなす2本のデータ線ごとに設けられ、データ書込時において、対応する2本のデータ線の他端同士を電気的に結合するための電流スイッチとをさらに備える。この発明の他の構成に従う薄膜磁性体記憶装置は、各々がデータ記憶を実行する複数のメモリセルと、データ書込配線とを備える。各メモリセルは、記憶データに応じて電気抵抗値が変化する磁気記憶部と、導通時において、磁気記憶部にデータ読出電流を通過させるためのアクセス素子とを含む。磁気記憶部は、固定された磁化方向を有する第1の磁性体層と、印加されるデータ書込磁界に応じて互いに逆方向に磁化される、それぞれが異なる磁気モーメントを有する第2および第3の磁性体層と、第2および第3の磁性体層の間に形成される非磁性体の中間層と、第2および第3の磁性体層の一方と、第1の磁性体層との間に形成される絶縁層とを有する。データ書込配線は、データ書込時において、データ書込磁界を発生するためのデータ書込電流を流す。好ましくは、中間層は、複数のメモリセルの少なくとも一部によって共有されるように、平面状に形成される。この発明のさらに他の構成に従う薄膜磁性体記憶装置は、複数のメモリセルと、グローバルデータ線と、ローカルデータ線とを備える。各メモリセルは、データ記憶を実行し、印加される磁界に応答して書換えられる磁化方向に応じて、電気抵抗値が変化する磁気記憶部と、導通時において、磁気記憶部にデータ読出電流を通過させるためのアクセス素子とを含む。グローバルデータ線およびローカルデータ線は、データ書込時において、磁気記憶部を書込データに応じた方向に磁化するためのデータ書込電流を流すために、階層的に設けられる。好ましくは、データ書込時において、グローバルデータ線およびローカルデータ線を流れるデータ書込電流によってそれぞれ生じる磁界が、磁気記憶部において互いに強め合う。また、好ましくは、複数のメモリセルは行列状に配置され、グローバルデータ線は、メモリセル行およびメモリセル列の一方に対応して配置され、ローカルデータ線は、同一のグローバルデータ書込線に対応するメモリセル群の所定区分ごとに配置される。薄膜磁性体記憶装置は、データ書込時において、対をなす2本のグローバルデータ線の一端のそれぞれを、書込データのレベルに応じて第1および第2の電圧の一方ずつに設定するデータ書込回路と、対をなす2本のローカルデータ線ごとに設けられ、データ書込時において、対応する2本のローカルデータ線の一端同士を電気的に結合するための第1の電流スイッチ部と、対をなす2本のローカルデータ線ごとに設けられ、対応する2本のローカルデータ線の他端のそれぞれを、対応する2本のグローバル書込データ線とそれぞれ接続するための第2の電流スイッチ部とをさらに備える。あるいは、好ましくは、薄膜磁性体記憶装置は、データ読出時において、対をなす2本のグローバルデータ線の各々にデータ読出電流を流すとともに、対をなす2本のグローバルデータ線の電圧比較に応じて読出データを生成するデータ読出回路と、グローバルデータ線ごとに設けられ、データ読出電流の通過に応答して参照電圧を発生するための参照電圧発生部とをさらに備える。データ読出対象に選択されたメモリセルは、対応するローカルデータ線を介して対応するグローバルデータ線と接続された状態で、データ読出電流を流される。データ読出時において、選択されたメモリセルに対応するグローバルデータ線と対をなすグローバルデータ線は、参照電圧発生部と接続される。あるいは、好ましくは、複数のメモリセルは行列状に配置され、グローバルデータ線は、メモリセル行およびメモリセル列の一方に対応して配置され、ローカルデータ線は、同一のグローバルデータ書込線に対応するメモリセル群の所定区分ごとに配置される。薄膜磁性体記憶装置は、データ書込時において、対をなす2本のグローバルデータ線の一端のそれぞれを、書込データのレベルに応じて第1および第2の電圧の一方ずつに設定するデータ書込回路と、対をなす2本のローカルデータ線ごとに設けられ、対をなす2本のローカルデータ線の一方を、対応する2本のグローバルデータ線の間に接続するための電流スイッチ部とをさらに備える。さらに好ましくは、薄膜磁性体記憶装置は、データ読出時において、対をなす2本のグローバルデータ線の各々にデータ読出電流を流すとともに、対をなす2本のグローバルデータ線の電圧比較に応じて読出データを生成するためのデータ読出回路と、グローバルデータ線ごとに設けられ、データ読出電流の通過に応答して参照電圧を発生するための参照電圧発生部とをさらに備える。電流スイッチ部は、対をなす2本のローカルデータ線のうちのデータ読出対象に選択されたメモリセルに対応する一方を、対応するグローバルデータ線と接続する。データ読出時において、対応するグローバルデータ線と対をなすグローバルデータ線は、参照電圧発生部と接続される。また、好ましくは、複数のメモリセルは行列状に配置され、グローバルデータ線は、複数のメモリセル列ごとに配置され、ローカルデータ線は、各メモリセル列において所定区分ごとに配置される。あるいは好ましくは、各メモリセルは、複数のメモリセルのうちのデータ書込対象に選択されたメモリセルに対応する中間層に対して、第1のデータ書込電流を選択的に流すための書込アクセス素子をさらに含む。さらに好ましくは、複数のメモリセルは行列状に配置され、薄膜磁性体記憶装置は、各メモリセル列毎に設けられる第1および第2のデータ線をさらに備える。データ書込時において、選択されたメモリセルを含むメモリセル列に対応する第1および第2のデータ線は、書込データのレベルに応じて、第1および第2の電圧の一方ずつにそれぞれ設定され、各書込アクセス素子は、対応する第1および第2のデータ線の間に、中間層と直列に接続されて、選択されたメモリセルを含むメモリセル行においてオンする。特に、読出アクセス素子は、データ読出時において、データ読出対象に選択されたメモリセルの磁気記憶部を、第1および第2のデータ線のうちのデータ読出電流が供給される一方と所定電圧との間に電気的に結合するためのトランジスタを有する。あるいは、特に、記薄膜磁性体記憶装置は、各メモリセル行毎に設けられ、データ読出対象に選択されたメモリセルを含むメモリセル行において、所定電圧よりも高い電圧に設定されるリードワード線をさらに備える。中間層は、データ読出時において、第1および第2のデータ線の一方を介して所定電圧と結合される。読出アクセス素子は、対応するリードワード線から磁気記憶部に向かう方向を順方向として、対応するリードワード線および磁気記憶部の間に設けられるダイオード素子を有する。この発明のさらに他の構成に従う薄膜磁性体記憶装置は、各々がデータ記憶を実行する複数のメモリセルを備える。各メモリセルは、記憶データに応じて電気抵抗値が変化する磁気記憶部を含む。磁気記憶部は、固定された磁化方向を有する第1の磁性体層と、記憶データのレベルに応じた方向に磁化される第2の磁性体層と、第1および第2の磁性体層の間に形成される絶縁層とを有する。薄膜磁性体記憶装置は、複数のメモリセルのうちのデータ書込対象に選択された少なくとも1つの選択メモリセルに対して、第2の磁性体層を磁化するための第1のデータ書込磁界を発生させる第1のデータ書込電流線をさらに備える。第1のデータ書込磁界は、記憶データのレベルにかかわらず、第2の磁性体層において第1の磁性体層から第2の磁性体層へ作用する結合磁界を打ち消す方向の成分を有する。好ましくは、薄膜磁性体記憶装置は、選択メモリセルに対して、第2の磁性体層を磁化するための第2のデータ書込磁界を発生させる第2のデータ書込電流線をさらに備える。第1のデータ書込磁界は、第2の磁性体層の磁化困難軸方向に沿った方向の成分を主に含み、第2のデータ書込磁界は、第2の磁性体層の磁化容易軸方向に沿った方向の成分を主に含み、第1のデータ書込電流線は、磁化容易軸方向と所定角度を成すように配置される。さらに好ましくは、各磁気記憶部は、長方形形状を有し、第1のデータ書込電流線は、各磁気記憶部の長辺方向と所定角度を成すように配置される。あるいは、さらに好ましくは、第2のデータ書込電流線は、磁化容易軸方向と直交するように設けられる。第2のデータ書込磁界は、記憶データのレベルに応じた方向を有する。また、さらに好ましくは、第1および第2のデータ書込電流線は、互いに直交する方向に設けられる。特にこのような構成においては、少なくとも1つの選択メモリセルに記憶データを書込むために第1のデータ書込電流線に流される電流の和は、第2のデータ書込電流線に流される電流の和よりも小さい。あるいは、さらに好ましくは、第1のデータ書込磁界は、記憶データのレベルにかかわらず同一方向に印加され、第2のデータ書込磁界は、記憶データのレベルに応じた方向に印加される。また、好ましくは、磁気記憶部は、絶縁層とは反対側に形成されて、第2の磁性体層と逆方向に磁化される第3の磁性体層と、第2および第3の磁性体層の間に形成される非磁性体の中間層とをさらに有する。請求項1記載の薄膜磁性体記憶装置は、自由磁化層である第2および第3の磁化層に挟まれた中間層を流れるデータ書込電流によって、2つの自由磁化層をループ状に効率的に磁化することができる。また、一方の自由磁化層の磁化によって生じた磁束は、もう一方の自由磁化層を磁化するための磁束として、互いに作用する。この結果、自由磁化層の磁化方向の書換えに必要なデータ書込電流を小さくすることができるので、メモリセルサイズの縮小と、消費電力削減および磁気ノイズの抑制とを両立することができる。請求項2および3記載の薄膜磁性体記憶装置は、請求項1記載の薄膜磁性体記憶装置が奏する効果に加えて、データ書込電流を効率的に供給できる。請求項4記載の薄膜磁性体記憶装置は、ビット線および書込ワード線の一方ずつにそれぞれ相当する第1および第2のデータ書込線を用いて、行列状に配置された複数のメモリセルの1個を選択して、データ書込を実行できる。請求項5記載の薄膜磁性体記憶装置は、請求項4記載の薄膜磁性体記憶装置が奏する効果に加えて、トンネル磁気抵抗素子に相当する磁気記憶部と、アクセストランジスタに相当するアクセス素子との間に配線層を設ける必要がなくなるので、両者の間を電気的に結合するためのビアホールの形成が容易になり、製造工程の簡易化を図ることができる。請求項6記載の薄膜磁性体記憶装置は、請求項1記載の薄膜磁性体記憶装置が奏する効果に加えて、中間層を用いて、データ読出電流の供給線を形成できる。請求項7記載の薄膜磁性体記憶装置は、請求項1記載の薄膜磁性体記憶装置が奏する効果に加えて、リードビット線に相当する読出データ線の電圧を検知してデータ読出を実行できる。請求項8記載の薄膜磁性体記憶装置は、請求項1記載の薄膜磁性体記憶装置が奏する効果に加えて、データ線におけるデータ書込電流の方向を、書込データのレベルに応じて、簡易に制御できる。請求項9および10記載の薄膜磁性体記憶装置は、自由磁化層である第2および第3の磁化層において、一方の自由磁化層の磁化によって生じた磁束は、もう一方の自由磁化層を磁化するための磁束として互いに作用する。したがって、自由磁化層の磁化方向の書換えに必要なデータ書込電流を小さくすることができるので、メモリセルサイズの縮小と消費電力削減および磁気ノイズの抑制とを両立することができる。さらに、中間層について、メモリセル間の電気的な干渉を考慮する必要がなくなるため、形状の自由度が高まる。したがって、製造プロセスが容易になり歩留まりが向上する。請求項11記載の薄膜磁性体記憶装置は、階層的に設けられたグローバル/ローカルデータ線を用いて、効率的にデータ書込を実行できる。請求項12記載の薄膜磁性体記憶装置は、請求項11記載の薄膜磁性体記憶装置が奏する効果に加えて、磁気記憶部の磁化方向を書換えるために必要な必要なデータ書込電流を小さくすることができるので、消費電力削減および磁気ノイズの抑制を図ることができる。請求項13記載の薄膜磁性体記憶装置は、請求項11記載の薄膜磁性体記憶装置が奏する効果に加えて、ローカルデータ線におけるデータ書込電流の方向を、書込データのレベルに応じて、簡易に制御できる。請求項14記載の薄膜磁性体記憶装置は、請求項11記載の薄膜磁性体記憶装置が奏する効果に加えて、対をなす2本のデータ線の電圧比較に基づく、動作マージンの大きい相補型のデータ読出を実行できる。請求項15記載の薄膜磁性体記憶装置は、請求項11記載の薄膜磁性体記憶装置が奏する効果に加えて、開放型ビット線構成に基づいて配置されたローカルデータ線に対して、データ書込電流の方向を書込データのレベルに応じて簡易に制御できる。請求項16記載の薄膜磁性体記憶装置は、請求項15記載の薄膜磁性体記憶装置が奏する効果に加えて、対をなす2本のデータ線の電圧比較に基づく、動作マージンの大きい相補型のデータ読出を実行できる。請求項17記載の薄膜磁性体記憶装置は、請求項11記載の薄膜磁性体記憶装置が奏する効果に加えて、グローバルデータ線の配線ピッチを確保して、その配線幅すなわち断面積を十分確保できる。この結果、グローバルデータ線の電流密度を抑制して、エレクトロマイグレーション等の発生を抑制できるので、薄膜磁性体記憶装置の動作安定性を向上することができる。請求項18および19記載の薄膜磁性体記憶装置は、選択メモリセルに対応する中間層にのみデータ書込電流を選択的に流して、データ書込を実行することができる。したがって、非選択メモリセルにおけるデータ誤書込の発生を防止することができる。請求項20記載の薄膜磁性体記憶装置は、請求項19記載の薄膜磁性体記憶装置が奏する効果に加えて、データ書込に用いられる第1および第2のデータ線を共用して、選択メモリセルからのデータ読出を実行できる。請求項21記載の薄膜磁性体記憶装置は、請求項19記載の薄膜磁性体記憶装置が奏する効果に加えて、ダイオードを読出アクセス素子として用いるので、MTJメモリセルを小型化することが可能となる。請求項22から25および28記載の薄膜磁性体記憶装置は、磁気記憶部トンネル磁気抵抗素子中の第2の磁性体層自由磁化層において、磁化容易軸に沿った方向の磁化特性を、書込データのレベルに依存せず対称にすることができる。この結果、記憶データの書込に必要なデータ書込電流を抑制することが可能となる。この結果、MRAMデバイスにおける消費電力の削減およびデータ書込電流線における電流密度低下による動作信頼性の向上を図ることができる。請求項26および27記載の薄膜磁性体記憶装置は、請求項23記載の薄膜磁性体記憶装置が奏する効果に加えて、選択メモリセルに対して記憶データを書込むために必要なデータ書込電流が、第1および第2のデータ書込電流線間で大きく異なる場合に、MRAMデバイスにおける消費電力をさらに削減することができる。請求項29記載の薄膜磁性体記憶装置は、請求項22に従う薄膜磁性体記憶装置が奏する効果を、磁化方向の書換えに必要なデータ書込電流を小さくすることが可能な2層ストレージノード構成のMTJメモリセルに対しても享受することができる。以下において、本発明の実施の形態について図面を参照して詳細に説明する。なお、図中における同一符号は、同一または相当部分を示すものとする。[実施の形態1]図1は、本発明の実施の形態1に従うMRAMデバイス1の全体構成を示す概略ブロック図である。図1を参照して、MRAMデバイス1は、外部からの制御信号CMDおよびアドレス信号ADDに応答してランダムアクセスを実行し、書込データDINの入力および読出データDOUTの出力を実行する。MRAMデバイス1は、制御信号CMDに応答してMRAMデバイス1の全体動作を制御するコントロール回路5と、行列状に配置された複数のMTJメモリセルを有するメモリアレイ10とを備える。メモリアレイ10の構成については後ほど詳細に説明するが、MTJメモリセルの行以下、単にメモリセル行とも称するにそれぞれ対応して複数のライトワード線WWLおよびリードワード線RWLが配置される。また、MTJメモリセルの列以下、単にメモリセル列とも称するに対応してビット線BLおよびソース線SLが配置される。MRAMデバイス1は、さらに、行デコーダ20と、列デコーダ25と、ワード線ドライバ30と、ワード線電流制御回路40と、読出/書込制御回路50,60とを備える。行デコーダ20は、アドレス信号ADDによって示されるロウアドレスRAに応じて、メモリアレイ10における行選択を実行する。列デコーダ25は、アドレス信号ADDによって示されるコラムアドレスCAに応じて、メモリアレイ10における列選択を実行する。ワード線ドライバ30は、行デコーダ20の行選択結果に基づいて、リードワード線RWLもしくはライトワード線WWLを選択的に活性化する。ロウアドレスRAおよびコラムアドレスCAによって、データ読出もしくはデータ書込対象に指定されたメモリセル以下、選択メモリセルとも称するが示される。ワード線電流制御回路40は、データ書込時において、ライトワード線WWLにデータ書込電流を流すために設けられる。読出/書込制御回路50,60は、データ読出およびデータ書込時において、ビット線BLにデータ書込電流およびセンス電流データ読出電流を流すために、メモリアレイ10に隣接する領域に配置される回路群を総称したものである。図2は、メモリアレイ10の構成を示す概念図である。図2を参照して、メモリアレイ10は、n行×m列n,m:自然数に配列される、2層ストレージノード構造のMTJメモリセルMCaを含む。メモリセルMCaは、アクセストランジスタATRおよびトンネル磁気抵抗素子100aを含む。メモリセル行に対応して、リードワード線RWL1~RWLnおよびライトワード線WWL1~WWLnがそれぞれ設けられる。メモリセル列にそれぞれ対応して、ビット線BL1~BLmおよびソース線SL1~SLmがそれぞれ設けられる。ソース線SL1~SLmの各々は、対応するメモリセル行においてアクセストランジスタATRのソース側と結合されるとともに、接地電圧VSSを供給する。ワード線電流制御回路40は、メモリアレイ10を挟んでワード線ドライバ30と反対側の領域において、各ライトワード線WWLを接地電圧VSSと結合する。これにより、ワード線ドライバ30によって選択的に電源電圧VDDと結合されたライトワード線に対して、一定方向のデータ書込電流Ipを流すことができる。図2には、第1、2行および第n行と、第1および第m列とに対応する、リードワード線RWL1,RWL2,RWLn、ライトワード線WWL1,WWL2,WWLn、ビット線BL1,BLmおよびソース線SL1,SLmおよびこれらに対応する一部のメモリセルが代表的に示される。図3は、図2に示されるMTJメモリセルMCaの構成例を示す概念図である。図3を参照して、トンネル磁気抵抗素子100aは、反強磁性体層101と、固定磁化層102と、自由磁化層103および104と、トンネルバリア105と、中間層107とを含む。固定磁化層102は、固定された磁化方向を有し、反強磁性体層101の上に形成される。反強磁性体層101は、固定磁化層102の磁化方向をより強力に固定するために配置されている。トンネルバリア105は、固定磁化層102と自由磁化層103との間に形成される。自由磁化層103および104は、磁性的に中性な特性を有する中間層107を挟むように配置される。中間層107は、非磁性の導電体で形成される。中間層107の形状および電気特性は自由に定めることができる。実施の形態1に従う構成においては、中間層107を用いて、ビット線BLを形成する。すなわち、同一のメモリセル列に属するMTJメモリセルの間で中間層107同士が電気的に結合されるように、列方向に延在してストライプ状に形成された金属配線として中間層107を配置することによって、ビット線BLが形成される。データ書込時において、中間層107ビット線BLには、書込データのレベルに応じてその方向が変化するデータ書込電流±Iwが流される。一方、行方向に沿って配置されるライトワード線WWLには、書込データのレベルにかかわらず一定方向のデータ書込電流Ipが流される。自由磁化層103および104に対して、中間層107ビット線BLを流れる書込電流±Iwによって発生するデータ書込磁界により、磁化容易軸EA:EasyAxis方向の磁場が印加される。これに対して、ライトワード線WWLを流れるデータ書込電流Ipによって生じるデータ書込磁界によって、磁化困難軸HA:HardAxisの磁場が印加される。図4は、データ書込時における自由磁化層の磁化方向を説明する概念図である。図4は、図3におけるP-Q断面図に相当する。図4a,bを参照して、中間層107ビット線BLを流れるデータ書込電流±Iwの方向は、書込データのレベルによって異なる。図4aには、中間層107ビット線BLに正方向のデータ書込電流Iwを流す場合が示される。対応するライトワード線WWLにもデータ書込電流Ipが流されると、自由磁化層103および104の磁化方向は、データ書込電流Iwによって生じるデータ書込磁界に応答して書換えられる。この際に、自由磁化層103および104を非磁性体の中間層107を挟んで層状に形成することにより、中間層107を流れるデータ書込電流によって生じる磁界によって、両者をループ状に効率的に磁化することができる。また、一方の自由磁化層の磁化によって生じた磁束は、もう一方の自由磁化層を磁化するための磁束として、互いに作用する。これにより、自由磁化層103および104の反転磁界強度の発生に必要なデータ書込電流を小さくすることができる。また、磁束が外部に拡がらないので、他のメモリセルに悪影響を及ぼすことも抑制できる。一方、固定磁化層102の磁化方向は、一定方向に固定されている。したがって、データ書込電流Iwによってデータ書込が行なわれた結果、固定磁化層102と自由磁化層103との磁化方向は逆方向となるので、トンネル磁気抵抗素子100aの電気抵抗値は大きくなる。一方、図4bには、中間層107ビット線BLに負方向のデータ書込電流-Iwを流す場合が示される。この場合には、図4aのケースとは反対方向に、自由磁化層103および104が磁化される。なお、ライトワード線WWLを流れるデータ書込電流Ipは、既に説明したように、書込データのレベルにかかわらず一定方向に保たれる。したがって、データ書込電流-Iwによってデータ書込が実行されたメモリセルにおいては、固定磁化層102と自由磁化層103の磁化方向は揃うことになる。この結果、トンネル磁気抵抗素子100aの電気抵抗値は小さくなる。このように、対応するライトワード線WWLと中間層107ビット線BLとの両方にデータ書込電流が流されたMTJメモリセルのみにおいて、自由磁化層103および104の磁化方向が変化可能なるように、すなわちデータ書込が実行されるように、自由磁化層103および104の材質や厚さは決定される。また、実施の形態1に従うMTJメモリセル中のトンネル磁気抵抗素子においては、図51に示した従来のトンネル磁気抵抗素子とは異なり、自由磁化層103および104の磁気モーメントに強弱をつける必要がない。したがって、自由磁化層103および104の各々を、等材質等厚で形成することも可能である。これにより、製造工程の複雑化を回避することができる。再び図3を参照して、アクセストランジスタATRは、P型基板110上に形成されたn型領域であるソース/ドレイン領域111および112と、ゲート電極113とを含む。ソース/ドレイン領域111は、接地電圧VSSと電気的に結合される。同一のメモリセル行に属するMTJメモリセルの間でゲート電極113が互いに電気的に結合されるように、ゲート電極113を行方向に延在して配置することによって、リードワード線RWLが配置される。すなわち、リードワード線RWLの活性化Hレベルに応答して、アクセストランジスタATRはターンオンする。トンネル磁気抵抗素子100aと、アクセストランジスタATRのソース/ドレイン領域112とは、バリアメタル108およびビアホール115を介して電気的に結合される。バリアメタル108は、反強磁性体101との間で電気的なコンタクトを得るための緩衝材である。データ読出時においては、リードワード線RWLを活性化Hレベルすることによって、ビット線BLを、トンネル磁気抵抗素子100aの電気抵抗を介して接地電圧VSSにプルダウンすることができる。既に説明したように、自由磁化層103と固定磁化層102との磁化方向の相対関係に応じてトンネル磁気抵抗素子100aの電気抵抗値は変化するので、MTJメモリセルの記憶データに応じて、ビット線BLの電圧変化挙動は異なってくる。したがって、ビット線BLには、MTJメモリセルMCaの記憶データレベルに応じた電圧変化が生じるので、センス電流が流れたときのビット線BLの電圧を検知することによって、MTJメモリセルMCaの記憶データを読出すことができる。このように、自由磁化層104は、データ書込時において、自由磁化層103とループ状に磁化されるために設けられるが、データ書込時およびデータ読出時において、電気的には何ら作用しない。したがって、自由磁化層104は、図3に示すようにMTJメモリセルごとの孤立エレメントとして配置してもよいし、ビット線BLと同様のパターンでストライプ状に配置してもよい。このような構成とすることにより、図2に示されるメモリアレイにおいて、選択メモリセルに対応するライトワード線WWLおよびビット線BLのそれぞれにデータ書込電流を流し、かつデータ読出時においては、選択メモリセルに対応するライトワード線RWLを活性化するとともにビット線BLの電圧を検知することによって、データ書込およびデータ読出を実行することが可能である。図5は、2層ストレージノード構造を有するMTJメモリセルの他の構成例を示す概念図である。図5を参照して、2層ストレージノード構造を有するMTJメモリセルMCbは、図3に示したMTJメモリセルMCaと比較して、ライトワード線WWLが、トンネル磁気抵抗素子100aおよびビット線BLよりも上層に配置される点で異なる。その他の部分の構成については図3と同様であるので詳細な説明は繰返さない。したがって、メモリセルMCbに対するデータ書込およびデータ読出は、メモリセルMCaと同様に実行できる。このような構成とすることにより、トンネル磁気抵抗素子100aとアクセストランジスタATRとの間に配線層を設ける必要がなくなるので、両者の距離を短縮できる。この結果、ビアホール115のアスペクト比縦/横寸法比を小さくすることができるので、ビアホール115の形成が容易になり、製造工程の簡易化を図ることができる。図6は、メモリアレイ10の他の構成例を示すブロック図である。図6の構成には、図2および図5にそれぞれ示したMTJメモリセルMCaおよびMCbのいずれを適用することもできる。図6を参照して、各メモリセル列に対応して、ビット線対が配置される。ビット線対BLPは、2本の相補ビット線から構成される。図6においては、第1列および第m列のビット線対BLP1およびBLPmが代表的に示される。ビット線対BLP1はビット線BL1および/BL1を含み、ビット線対BLPmは、ビット線BLmおよび/BLmを含む。以下においては、ビット線対BLP1~BLPmをビット線対BLPとも総称する。同様に、ビット線/BL1~/BLmをビット線/BLとも総称する。ビット線BLおよび/BLは、中間層107を用いて形成される。MTJメモリセルは、1行おきに、ビット線BLおよび/BLのいずれか一方ずつと結合される。たとえば、第1列に属するメモリセルについて説明すれば、第1行のメモリセルは、ビット線BL1と結合され、第2行目のメモリセルはビット線/BL1と結合される。以下同様に、メモリセルの各々は、奇数行において、ビット線対の一方ずつBL1~BLmと接続され、偶数行においてビット線対の他方ずつの/BL1~/BLmと接続される。この結果、リードワード線RWLが行選択結果に応じて選択的に活性化されると、ビット線対の一方ずつBL1~BLmおよびビット線対の他方ずつ/BL1~/BLmのいずれかがメモリセルと結合される。列デコーダ25は、コラムアドレスCAのデコード結果に応じて、メモリセル列にそれぞれ対応する列選択信号YS1~YSmのうちのいずれか1つを選択状態Hレベルに活性化する。読出データおよび書込データを伝達するためのデータバス対DBPは、相補のデータバスDBおよび/DBを有する。読出/書込制御回路50は、コラム選択ゲートCSG1~CSGmと、データ書込回路51Wと、データ読出回路51Rとを含む。コラム選択ゲートCSG1~CSGmは、ビット線対BLP1~BLPmとデータバス対DBPとの間にそれぞれ配置される。コラム選択ゲートCSG1~CSGmの各々は、データバスDBと対応するビット線BLとの間に電気的に結合されるトランジスタスイッチと、データバス/DBと対応するビット線/BLとの間に電気的に結合されるトランジスタスイッチとを含む。これらのトランジスタスイッチは、対応する列選択信号の活性化に応答してオンする。たとえば、コラム選択ゲートCSG1は、データバスDBとビット線BL1との間に電気的に結合され、列選択信号YS1の活性化に応答してオンするトランジスタスイッチと、データバス/DBとビット線/BL1との間に電気的に結合されて、列選択信号YS1の活性化に応答してターンオンするトランジスタスイッチとを含む。ビット線対BLP1~BLPmにそれぞれ対応して、対応する相補ビット線同士を電気的に結合するための短絡トランジスタEQT1~EQTmおよび制御信号EQS1~EQSmがそれぞれ設けられる。制御信号EQS1~EQSmは、データ書込時に、対応するメモリセル列がデータ書込対象に選択された場合に、Hレベルに活性化される。以下においては、短絡トランジスタEQT1~EQTmを総称して、短絡トランジスタEQTとも称する。各短絡トランジスタEQTは、制御信号EQS1~EQSmの対応する1つがHレベルに活性化されると、対応するビット線BLおよび/BLを電気的に結合する。あるいは、制御信号EQS1~EQSmの各々に代えて、データ書込時に活性化Hレベルされる制御信号WEを用いることもできる。データ書込回路51Wは、データ書込時において、書込データDINに応じて、データバスDBおよび/DBを、電源電圧VDDおよび接地電圧VSSの一方ずつに設定する。さらに、データ書込時においては、少なくとも選択メモリセル列において、短絡トランジスタEQTがターンオンするので、データ書込回路51Wによって設定されたデータバスDBおよび/DBの電圧差に応じて、選択されたメモリセル列のビット線BLおよび/BLを、データ書込電流が往復電流として流れる。一方、選択されたメモリセル行に対応するライトワード線WWLには書込データのレベルに依存しない一定方向のデータ書込電流Ipが供給される。このような構成とすることによって、データ書込時において、データバスDBおよび/DBの電圧設定を書込データDINのレベルに応じて入れ替えるだけで、ビット線BL/BLを流れるデータ書込電流±Iwの方向を容易に制御することができる。すなわち、データ書込回路51Wの構成を簡易化することが可能となる。次に、データ読出動作について説明する。データ読出時においては、データバスDBおよび/DBの一方を、対応するビット線BLもしくは/BLと、選択メモリセル中のトンネル磁気抵抗素子100aとを介して,接地電圧VSSにプルダウンすることができる。この結果、選択メモリセルと接続されたデータバスDBまたは/DBには、選択メモリセルの記憶データレベルに応じた電圧変化が生じる。データ読出回路51Rは、データバスDBおよび/DBの電圧に応じて、読出データDOUTを生成する。あるいは、メモリアレイ10に、MTJメモリセルの電気抵抗値R0およびR1の中間値を有するダミーメモリセル図示せずを配置して、データ読出時において、データバスDBおよび/DBに、選択メモリセルおよびダミーメモリセルの一方ずつが接続される構成とすることもできる。この場合には、データ読出回路51Rは、データバスDBおよび/DBの電圧比較に基づいて、相補型のデータ読出を実行できるので、動作マージンが向上する。図7は、メモリアレイ10のさらに他の構成例を示す回路図である。図7に示される構成においては、2層ストレージノード構造を有するメモリセルMCcがn行×m列に配置される。さらに、データ書込用のライトビット線WBLと、データ読出用のリードビット線RBLとが分割して配置される。一方、ソース線SLの配置は省略されている。ライトビット線WBLおよびリードビット線RBLは、メモリセル列にそれぞれ対応して配置される。図7においては、代表的に第1列および第m列に対応する、ライトビット線WBL1,WBLmと、リードビット線RBL1,RBLmとが示されている。なお、リードビット線RBL1~RBLmを総称する場合、およびライトビット線WBL1~WBLmを総称する場合には、符号RBLおよびWBLをそれぞれ用いることとする。図8は、図7に示されるメモリセルの構成を示す構造図である。図8を参照して、2層ストレージノード構造を有するMTJメモリセルMCcは、図5に示されたMTJメモリセルMCaと比較して、列方向に延在して設けられるリードビット線RBLがさらに配置される点で異なる。中間層107を用いてライトビット線WBLが形成される。ライトビット線WBLには、データ書込時において、データ書込電流±Iwが流される。一方、データ読出時には、読出/書込制御回路50,60によって、各ライトビット線WBLは接地電圧VSSに設定される。リードビット線RBLは、ビアホール116を介して、アクセストランジスタATRのソース/ドレイン領域111と電気的に結合される。データ読出時においては、ソース/ドレイン領域112が、アクセストランジスタATRのソースとして作用する。この結果、アクセストランジスタATRのターンオンに応答して、リードビット線RBL~アクセストランジスタATR~トンネル磁気抵抗素子100a~ライトビット線WBL接地電圧VSSにセンス電流の経路を形成することができる。再び図7を参照して、選択メモリセルに対応するライトワード線WWLおよびライトビット線WBLに、データ書込電流Ipおよび±Iwをそれぞれ流すことによって、データ書込が実行される。データ読出時には、選択メモリセルに対応するリードワード線RWLの活性化に応答して、選択メモリセルに対応するリードビット線RBLを、選択メモリセル中のトンネル磁気抵抗素子100aを介して接地電圧VSSにプルダウンすることができる。この結果、リードビット線RBLには、選択メモリセルの記憶データレベルに応じた電圧変化が生じるので、選択メモリセルの記憶データを読出すことができる。図9は、2層ストレージノード構造を有するMTJメモリセルのさらに他の構成を示す構造図である。図9を参照して、MTJメモリセルMCdは、図5に示したMTJメモリセルMCbと比較して、中間層107にビット線BLを形成せず、ビット線BLを独立した金属配線層に設ける点が異なる。すなわち、図9の構成においては、中間層107は、固定電圧、たとえば接地電圧VSSに固定される。この結果、MTJメモリセル間における電気的な干渉を考慮する必要がなくなるため、中間層107をプレーン状やストライプ状のいずれの形状とすることも可能となる。すなわち、中間層107の形状の自由度が高まるため、製造プロセスが容易になり歩留まりが向上するという効果が得られる。ビット線BLは、列方向に延在して配置され、アクセストランジスタATRのソース/ドレイン領域111と、ビアホール116を介して電気的に結合される。一方、アクセストランジスタATRのソース/ドレイン領域112は、ビアホール115およびバリアメタル108を介して、トンネル磁気抵抗素子100aと電気的に結合される。データ書込時においては、ビット線BLおよびライトワード線WWLにデータ書込電流±IwおよびIpをそれぞれ流すことによって、自由磁化層103および104を書込データDINに応じた方向に磁化することができる。なお、MTJメモリセルMCdにおいては、自由磁化層103および104の磁気モーメント磁化しきい値に強弱をつけるように、それぞれの材質や厚さが作り分けられる。データ読出時においては、リードワード線RWLを活性化することによって、ビット線BLを、トンネル磁気抵抗素子100aの電気抵抗を介して接地電圧VSSにプルダウンすることができる。この結果、ビット線BLには、トンネル磁気抵抗素子の電気抵抗値、すなわちMTJメモリセルの記憶データレベルに応じた電圧変化が生じるので、選択メモリセルの記憶データを読出すことができる。このように実施の形態1に従う2層ストレージノード構造のMTJメモリセルによれば、メモリセルサイズを縮小した場合でも、反転磁界強度を生じさせるためのデータ書込電流量の増大を抑制できるので、メモリセルのスケーリングが容易となる。また、同一サイズのメモリセルに対しては、反転磁界強度を生じさせるためのデータ書込電流量を抑制できるので、消費電力を低減することができる。特に、2層の自由磁化層に挟まれた中間層にデータ書込電流を流すため、反転磁界強度を効率的に得ることができるので、より小さいデータ書込電流でデータ書込が可能となり、消費電流をさらに削減できる。また、トンネル磁気抵抗素子内の中間層を用いてビット線を形成するため、必要とされる金属配線層の数が削減される。このため、特に、MRAMデバイスとロジック等に混載してシステムオンチップデバイスを構成する場合において、MRAMアレイ上部の領域で使用可能な金属配線層の数が増えるので、ロジック側の設計の自由度が増し、チップサイズを低減することができる。[実施の形態2]実施の形態1においては、トンネル磁気抵抗素子内の中間層を用いてビット線を形成する構成について説明した。しかし、中間層の膜厚はある程度薄く設計せざるを得ないので、中間層を列方向に延在してビット線BLを配置すると、その電気抵抗値が比較的大きくなってしまうおそれがある。これにより、データ読出速度が低下したり、十分なデータ書込電流の供給が困難になるおそれがある。したがって、実施の形態2においては、実施の形態1で説明した2層ストレージノード構造のMTJメモリセルが配置されたメモリアレイに対して、階層ビット線構成を適用する。図10は、実施の形態2に従うメモリアレイ10の構成を示す概略図である。図10を参照して、実施の形態2に従う構成においては、メモリセル列にそれぞれ対応して、メインビット線MBLとサブビット線SBLとが階層的に配置される。さらに、メモリセル列にそれぞれ対応して、メインビット線MBLと相補のメインビット線/MBLおよびサブビット線SBLと相補のサブビット線/SBLがさらに配置される。サブビット線SBLおよび/SBLは、図3および図5に示したビット線BLと同様に、トンネル磁気抵抗素子100aの中間層107を用いて形成される。一方、メインビット線MBLおよび/MBLは、電気抵抗の小さい金属配線を用いて形成される。メインビット線MBLおよび/MBLは、メインビット線対MBLPを構成し、サブビット線SBLおよび/SBLは、サブビット線対SBLPを構成する。図10においては、第1列および第m列におけるメインビット線MBL1,/MBL1およびMBLm,/MBLmが代表的に示される。メインビット線MBL1および/MBL1は、メインビット線対MBLP1を構成し、メインビット線MBLmおよび/MBLmは、メインビット線対MBLPmを構成する。以下においては、メインビット線MBL1~MBLmおよび/MBL1~/MBLmのそれぞれを総称する場合には、単にメインビット線MBLおよび/MBLとも称する。また、メインビット線対MBLP1~MBLPmを総称する場合には、単にメインビット線対MBLPとも称する。読出/書込制御回路50は、選択されたメモリセル列に対応するメインビット線MBLおよび/MBLに対する、データ書込電流±Iwの供給源として機能する。たとえば、読出/書込制御回路50は、図6と同様の構成を有し、選択されたメモリセル列に対応するメインビット線MBLおよび/MBLのそれぞれを、書込データDINのデータレベルに応じて、電源電圧VDDおよび接地電圧VSSの一方ずつと結合する。各メモリセル列は、行方向に沿って、k個のメモリブロックに分割される。たとえば、第1列に属するMTJメモリセル群は、メモリブロックMBa11~MBak1に分割され、同様に、第m列に属するメモリセル群は、メモリブロックMBa1m~MBakmに分割されている。メモリアレイ10全体においては、メモリブロックMBa11~MBakmが、k行×m列に行列状に配置される。以下においては、メモリブロックMBa11~MBakmを総称する場合には、単にメモリブロックMBaとも称する。各メモリセル列において、サブビット線SBLは、メモリブロックMBaごとに配置される。さらに、メモリブロックMBaの各々において、サブビット線SBLと相補のサブビット線/SBLが配置される。互いに相補なサブビット線SBLおよび/SBLは、サブビット線対SBLPを構成する。たとえば、メモリブロックMBa11においては、サブビット線対SBLP11を構成するサブビット線SBL11および/SBL11が配置される。以下においては、サブビット線SBL11~SBLkmおよび/SBL11~/SBLkmのそれぞれを総称する場合には、単にサブビット線SBLおよび/SBLとも称する。ブロック選択信号BS1~BSkは、メモリブロックの行にそれぞれ対応して設けられる。以下、ブロック選択信号BS1~BSkを総称して、単にブロック選択信号BSとも称する。ブロック選択信号BSは、選択メモリセルが含まれるメモリブロックの行において活性化される。すなわち、ブロック選択信号BSおよびメモリセル列メインビット線対MBLPの選択によって、選択メモリセルを含む特定のメモリブロックを選択することができる。図11は、メモリブロックMBaの構成を示す回路図である。各メモリブロックMBaの構成は同様であるので、図11には、メモリブロックMBa11の構成が代表的に示される。メモリブロックMBa11には、サブビット線SBL11および/SBL11が配置される。図11を参照して、メモリブロックMBa11には、複数行たとえば3行×1列のメモリセル群が配置される。以下、実施の形態2およびその変形例においては、各メモリブロックに含まれるメモリセル行の数を3個とした構成例を示すが、本願発明の適用はこのような構成に限定されず、各メモリブロックに対応するメモリセル行の数は、任意の複数個とすることができる。図6に示した構成と同様に、各メモリセル列において、MTJメモリセルMCaは、1行ごとに、サブビット線SBL11および/SBL11の一方ずつと接続される。たとえば、奇数行に対応するMTJメモリセルMCaは、サブビット線SBL11と結合され、偶数行に対応するMTJメモリセルMCaは、サブビット線/SBL11と結合される。以下、実施の形態2およびその変形例においては、各メモリブロックにMTJメモリセルMCaが配置される構成を例示するが、MTJメモリセルMCaに代えて、図5および図9にそれぞれ示したMTJメモリセルMCbおよびMCdを適用することもできる。MTJメモリセルMCaは、アクセストランジスタATRとトンネル磁気抵抗素子100aとを含む。アクセストランジスタATRは、トンネル磁気抵抗素子100aと接地電圧VSSとの間に電気的に結合される。アクセストランジスタATRのゲートは、対応するメモリセル行のリードワード線RWLと結合される。サブビット線SBL11および/SBL11の各々は、メモリブロックMBaごとに分割されるので、短配線化される。この結果、トンネル磁気抵抗素子100aの中間層107を用いて形成される各サブビット線SBLの電気抵抗値を抑制することができる。メモリブロックMBa11は、電流スイッチトランジスタSWTaおよびSWTbと、短絡トランジスタEQT11とをさらに含む。電流スイッチトランジスタSWTaは、メインビット線MBL1と、サブビット線SBL11の一端読出/書込制御回路50に近い側との間に電気的に結合される。同様に、電流スイッチトランジスタSWTbは、メインビット線/MBL1と、サブビット線/SBL11の一端読出/書込制御回路50に近い側との間を電気的に結合する。電流スイッチトランジスタSWTa11およびSWTb11の各々のゲートには、ブロック選択信号BS1が入力される。短絡トランジスタEQT11は、サブビット線SBL11および/SBL11の他端読出/書込制御回路50から遠い側同士を、書込選択信号WMB11に応答して電気的に結合する。書込選択信号WMB11は、少なくとも、データ書込時においてブロック選択信号BS1が活性化された場合にHレベルに活性化される。あるいは、さらに列選択結果を加えて、データ書込時において、ブロック選択信号BS1が活性化され、かつメインビット線対MBLP1に対応するメモリセル列が選択された場合にHレベルに活性化される。メモリブロックMBa11がデータ書込対象となった場合には、短絡トランジスタEQT11および電流スイッチトランジスタSWTa,SWTbの各々がターンオンする。この結果、読出/書込制御回路50によって、メインビット線MBL1および/MBL1の電圧極性電源電圧VDDおよび接地電圧VSSを切換えることによって、書込データDINのレベルに応じた方向のデータ書込電流±Iwを、サブビット線SBL11および/SBL11において、短絡トランジスタEQT11によって折り返される往復電流として流することができる。したがって、データ書込電流±Iwの供給源である読出/書込制御回路50の構成を簡易化できる。さらに、選択メモリセルに対応するライトワード線WWLが選択的に活性化されて、データ書込電流Ipの供給を受ける。これにより、選択メモリセルに対して、書込データDINを書込むことができる。一方、メモリブロックMBa11がデータ読出対象に選択された場合には、電流スイッチトランジスタSWTaおよびSWTbがオンされる一方で、短絡トランジスタEQT11はターンオフされる。これにより、サブビット線SBL11および/SBL11は、メインビット線MBL1および/MBL1とそれぞれ電気的に結合される。実施の形態2に従う構成においては、ダミーメモリセルDMCを用いた、いわゆる相補型のデータ読出が実行される。相補型のデータ読出を実行するためのダミーメモリセルDMCは、メインビット線MBL,/MBLの各々に対応して配置される。図11には、メインビット線MBL1に対応して設けられるダミーメモリセルと、メインビット線/MBL1に対応して設けられるダミーメモリセルとが代表的に示される。ダミーメモリセルDMCの各々は、アクセストランジスタATRと、ダミー抵抗Rdとを有する。ダミー抵抗Rdの電気抵抗値は、記憶データのレベル1および0にそれぞれ対応するMTJメモリセルの電気抵抗値R1およびR0の中間値に、すなわちR1<Rd<R0に設定される。メインビット線MBL1に対応するダミーメモリセルは、ダミーワード線DWL0の活性化に応答して、接地電圧VSSとメインビット線MBL1との間に電気的に結合される。一方、メインビット線/MBL1に対応して配置されるダミーメモリセルは、ダミーワード線DWL1の活性化に応答して、メインビット線/MBL1と接地電圧VSSとの間に電気的に結合される。ダミーワード線DWL0およびDWL1は、選択メモリセルが奇数行/偶数行のいずれに属するかに応じて、選択的に活性化される。すなわち、選択メモリセルが奇数行に属する場合、すなわち選択メモリセルがメインビット線MBL1と電気的に結合される場合には、ダミーメモリセルDMCをメインビット線/MBL1と電気的に結合するために、ダミーワード線DWL1が活性化される。反対に、選択メモリセルが偶数行に属する場合には、ダミーメモリセルDMCをメインビット線MBLと電気的に結合するために、ダミーワード線DWL0が活性化される。これにより、データ読出時においては、相補のメインビット線MBL1および/MBL1に、選択メモリセルおよびダミーメモリセルDMCの一方ずつが電気的に結合される。したがって、メインビット線MBL1および/MBL1の電圧差を検知することによって、選択メモリセルの記憶データを読出すことができる。各サブビット線SBL,/SBLは短配線化されており、その電気抵抗値は小さいので、実施の形態1に従う2層ストレージノード構造のMTJメモリセルを用いて、データ書込時における消費電力の削減を図る構成としても、データ読出速度の低下を招くことがない。[実施の形態2の変形例1]実施の形態2の変形例1に対しては、さらに、効率的なデータ書込電流の供給を実行できる階層サブビット線構成について説明する。図12は、実施の形態2の変形例1に従うメモリブロックの構成を示す回路図である。実施の形態2の変形例1に従う構成においては、図10に示したメモリアレイ10の構成において、メモリブロックMBa11~MBakmに代えて、メモリブロックMBb11~MBbkmが配置される。メモリブロックMBb11~MBbkmの各々は同様の構成を有するので、図12にはメモリブロックMBb11の構成が代表的に示される。図12を参照して、メモリブロックMBb11は、図11に示されたメモリブロックMBa11と比較して、短絡トランジスタEQT11および電流スイッチトランジスタSWTa,SWTbの配置位置が入れ換えられている点で異なる。メモリブロックMBb11においては、短絡トランジスタEQT11は、サブビット線SBL11および/SBL11の読出/書込制御回路50に近い側の一端同士を接続する。同様に、電流スイッチトランジスタSWTaは、サブビット線SBL11の読出/書込制御回路50から遠い側の他端と、メインビット線MBL1との間に電気的に結合され、電流スイッチトランジスタSWTbは、サブビット線/SBL11の他端読出/書込制御回路50から遠い側と、メインビット線/MBL1との間に電気的に結合される。このような構成とすることにより、データ書込時において、データ書込電流±Iwは、メインビット線MBL1およびサブビット線SBL11のそれぞれにおいて、互いに逆方向に流される。同様に、メインビット線/MBL1とサブビット線/SBL11との間においても、データ書込電流±Iwは、それぞれ逆方向に流される。図13は、実施の形態2の変形例1に従うメモリブロックにおけるデータ書込磁界の発生の様子を説明する概念図である。図13aには、サブビット線SBL/SBLに、正方向のデータ書込電流Iwが流される場合のデータ書込磁界の様子が示される。この場合に、メインビット線MBL/MBLには、反対方向にデータ書込電流が流されるので、サブビット線SBL/SBLおよびメインビット線MBL/MBLをそれぞれ流れるデータ書込電流によってそれそれ生じるデータ書込磁界は、自由磁化層104において互いに強め合う。自由磁化層104の磁化によって生じた磁束は、もう一方の自由磁化層103を磁化するための磁束として作用するので、より小さいデータ書込電流によって反転磁界強度を発生することができる。図13bには、サブビット線SBL/SBLに対して、負方向のデータ書込電流-Iwが流される場合のデータ書込磁界の様子が示されている。この場合においても、図13aのケースと同様に、自由磁化層104に作用するデータ書込磁界は、互いに強め合うので、より小さなデータ書込電流によって、MTJメモリセルに対するデータ書込を実行できる。再び図12を参照して、メモリブロックMBb11のその他の部分の構成は、図11に示されたメモリブロックMBa11と同様であるのでその詳細は繰返さない。すなわち、実施の形態2の変形例1に従う構成におけるデータ読出動作は、実施の形態2に従うメモリブロックMBaと同様に実行できる。[実施の形態2の変形例2]実施の形態2の変形例2においては、メインビット線を複数のメモリセル列ごとに配置する構成について説明する。図14は、実施の形態2の変形例2に従うメモリアレイの構成を示す概略図である。図14を参照して、行列状に配されたメモリブロックMBb11~MBbkmのそれぞれにおいて、サブビット線対SBLPを構成する、サブビット線SBLおよび/SBLが独立して設けられる。各メインビット線対MBLPは、複数のメモリセル列ごとに配置される。図12においては、一例として、2個のメモリセル列ごとにメインビット線対MBLPが配置される構成が示される。したがって、メモリアレイ10全体においては、h個h:h=m/2の整数のメインビット線対MBLP1~MBLPhが配置される。各メインビット線MBLに対するダミーメモリセルDMCの配置は、図11と同様であるので詳細な説明は繰り返さない。メインビット線対MBLP1はメモリブロックMBb11~MBbk1およびメモリブロックMBb12~MBbk2によって共有される。図12において、電流スイッチトランジスタSWTaおよびSWTbのゲートに入力されたブロック選択信号BS1は、同一のメインビット線対に対応する複数のメモリセル間の選択をおこなうために、細分化される。図14の構成においては、ブロック選択信号BS1は、ブロック選択信号BS1AとBS1Bとに分割される。ブロック選択信号BS1Aは、第1行目のメモリブロックが選択され、かつ選択メモリセルが奇数列に属する場合に活性化される。一方、ブロック選択信号BS1Bは、第1行目のメモリブロックが選択され、かつ選択メモリセルが偶数列に属する場合に活性化される。すなわち、同一のメモリブロックの行に対応するブロック選択信号BS1AおよびBS1Bは、選択メモリセルが偶数列/奇数列のいずれに属するかに応じて、いずれか一方が活性化される。メモリブロックMBa11~MBak1に対しては、ブロック選択信号BS1A~BSkAがそれぞれ伝達され、メモリブロックMBa12~MBak2に対しては、ブロック選択信号BS1B~BSkBがそれぞれ伝達される。メインビット線対MBPの選択と、ブロック選択信号BS1A,BS1B~BSkA,BSkBとの組合せによって、選択メモリセルを含むメモリブロックを指定できる。このような構成とすることにより、メモリアレイ10全体において、メインビット線の配置本数を削減することができる。この結果、メインビット線の配線ピッチを確保できる。これにより、データ書込時において比較的大きな電流が流れるメインビット線の配線幅、すなわち断面積を十分に確保して、電流密度を低下できる。したがって、メインビット線におけるエレクトロマイグレーション等の発生を抑制して、MRAMデバイスの動作信頼性を向上することができる。さらに、メインビット線の配置本数が削減されることに伴って、ダミーメモリセルの配置個数も削減することができるので、チップ面積の削減を図ることも可能である。[実施の形態2の変形例3]実施の形態2の以降の変形例においては、各メモリブロックが開放型ビット線構成を有する場合について説明する。図15は、実施の形態2の変形例3に従うメモリアレイの構成を示す概略図である。図15を参照して、実施の形態2の変形例3に従うメモリアレイ10においては、メモリブロックMBc11~MBckhが、k行×h列に行列状に配される。メモリブロックMBc11~MBckhの各々は、2個のメモリセル列を含んでいる。したがって、メモリセル行およびメモリセル列の数を実施の形態2と同様とすれば、メモリブロックの個数は実施の形態2の場合の半分となる。なお、以下においては、メモリブロックMBc11~MBchkを総称して、単にメモリブロックMBcとも称する。メインビット線MBL1~MBLmは、メモリセル列にそれぞれ対応して設けられる。すなわち、各メモリブロックMBcには、対をなす2本ずつのメインビット線MBLが対応付けられる。図10と同様のブロック選択信号BS1~BSkに加えて、書込選択信号WMB1A,WMB1B~WMBkA,WMBkBが設けられる。書込選択信号WMB1A,WMB1B~WMBkA,WMBkBは、選択メモリセルが属するメモリブロックの行および選択メモリセルが奇数列/偶数列のいずれに属するに応じて、選択的に活性化される。たとえば、書込選択信号WMB1Aは、選択メモリセルが1番目のメモリブロックの行に属し、かつ奇数列に属する場合に活性化される。同様に、書込選択信号WMB1Bは、選択メモリセルが1番目のメモリブロックの行に属し、かつ偶数列に属する場合に活性化される。図16は、図15に示されるメモリブロックMBbの構成を説明する回路図である。メモリブロックMBc11~MBckhの構成は同様であるので、図16においては、メモリブロックMBc11の構成が代表的に示される。図16を参照して、メモリブロックMBc11は、3行×2列のメモリセルを有する。メモリブロックMBc11には、サブビット線SBL11および/SBL11が配置される。MTJメモリセルMTaは、各メモリセル行において、サブビット線SBL11および/SBL11の両方にそれぞれ対応して配置される。メモリブロックMBc11は、さらに、電流スイッチトランジスタSWTa,SWTb,SWTc,SWTdを有する。電流スイッチトランジスタSWTaは、メインビット線MBL1と、サブビット線SBL11の読出/書込制御回路50に近い側の一端との間に電気的に結合される。電流スイッチトランジスタSWTbは、メインビット線/MBL1と、サブビット線/SBL11の一端読出/書込制御回路50に近い側との間に電気的に結合される。電流スイッチトランジスタSWTaおよびSWTbの各々のゲートには、ブロック選択信号BS1が入力される。電流スイッチトランジスタSWTcは、メインビット線/MBL1と、サブビット線SBL11の他端読出/書込制御回路50から遠い側との間に電気的に結合される。電流スイッチトランジスタSWTdは、メインビット線MBL1と、サブビット線/SBL11の他端読出/書込制御回路50から遠い側との間に電気的に結合される。電流スイッチトランジスタSWTcおよびSWTdのそれぞれのゲートには、書込選択信号WMB1AおよびWMB1Bがそれぞれ入力される。次に、メモリブロックMBc11におけるデータ書込動作について説明する。サブビット線SBL11に接続されたメモリセルがデータ書込対象に選択された場合には、ブロック選択信号BS1および書込選択信号WMB1AがHレベルに活性化されて、電流スイッチトランジスタSWTa,SWTb,SWTcがオンする。一方、電流スイッチトランジスタSWTdはオフされる。これにより、メインビット線MBL1~電流スイッチトランジスタSWTa~サブビット線SBL11~電流スイッチトランジスタSWTc~メインビット線MBL2/MBL1の電流経路が形成される。同様に、サブビット線/SBL11に接続されたメモリセルがデータ書込対象に選択された場合には、ブロック選択信号BS1および書込選択信号WMB1BがHレベルに活性化されて、電流スイッチトランジスタSWTa,SWTb,SWTdがオンする。一方、電流スイッチトランジスタSWTcはオフされる。これにより、メインビット線MBL1~電流スイッチトランジスタSWTd~サブビット線/SBL11~電流スイッチトランジスタSWTb~メインビット線MBL2/MBL1の電流経路が形成される。さらに、メモリブロックMBc11に対応する、対をなす2本のメインビット線MBL1およびMBL2の電圧を、読出/書込制御回路50によって、図11等における相補のメインビット線MBL1および/MBL1と同様に設定することによって、書込データDINのデータレベルに応じた方向のデータ書込電流±Iwをサブビット線SBL11または/SBL11に流すことができる。一方、データ読出時においては、電流スイッチトランジスタSWTcおよびSWTdの両方がターンオフされる一方で、電流スイッチトランジスタSWTaおよびSWTbはターンオンされる。したがって、メインビット線MBL1およびMBL2の各々に、選択されたメモリセル行に対応するメモリセルが電気的に結合される。この結果、選択されたメモリセル列に対応するメインビット線MBLの電圧を検知することによって、選択メモリセルの記憶データを読出すことができる。このような構成とすることにより、各メモリブロックにおいて開放型ビット線構成に基づいて、サブビット線およびMTJメモリセルを配置した構成においても、実施の形態2と同様の効果を享受したデータ書込およびデータ読出を実行できる。[実施の形態2の変形例4]図17は、実施の形態2の変形例4に従うメモリアレイ10の構成を示すブロック図である。図17を参照して、実施の形態2の変形例4に従う構成においては、メモリブロックMBc11~MBckhに代えて、メモリブロックMBd11~MBdkhが配置される点が、図15に示した実施の形態2の変形例3に従う構成と異なる。なお、メモリブロックMBd11~MBdkhを総称して、メモリブロックMBdとも称する。さらに、ブロック選択信号BS1~BSkは、列選択結果を反映したブロック選択信号BS1A,BS1B~BSkA~BSkBに細分化される。ブロック選択信号BS1A,BS1B~BSkA~BSkBの設定については、既に説明したとおりであるので詳細な説明は繰り返さない。図18は、図17に示されるメモリブロックMBdの構成を説明する回路図である。メモリブロックMBd11~MBdkhの構成は同様であるので、図18においても、メモリブロックMBd11の構成が示される。図18を参照して、メモリブロックMBd11は、図16に示されたメモリブロックMBc11と比較して、電流スイッチトランジスタSWTc,SWTd,SWTe,SWTfを有する点で異なる。電流スイッチトランジスタSWTcは、メインビット線MBL2と、サブビット線SBL1の一端読出/書込制御回路50に近い側との間に電気的に結合される。電流スイッチトランジスタSWTdは、メインビット線MBL1と、サブビット線/SBL1の一端読出/書込制御回路50から近い側との間に電気的に結合される。電流スイッチトランジスタSWTcおよびSWTdのそれぞれのゲートには、書込選択信号WMB1AおよびWBM1Bがそれぞれ与えられる。電流スイッチトランジスタSWTeは、メインビット線MBL1と、サブビット線SBL1の他端読出/書込制御回路50から遠い側との間に電気的に結合される。電流スイッチトランジスタSWTfは、メインビット線MBL2と、サブビット線/SBL1の他端読出/書込制御回路50から遠い側との間に電気的に結合される。電流スイッチトランジスタSWTeおよびSWTfのそれぞれのゲートには、ブロック選択信号BS1AおよびBS1Bがそれぞれ与えられる。次に、メモリブロックMBd11におけるデータ書込動作について説明する。サブビット線SBL11に接続されるメモリセルがデータ書込対象に選択された場合には、ブロック選択信号BS1AおよびWMB1Aが活性化されるので、電流スイッチトランジスタSWTcおよびSWTeがターンオンされる。一方で、電流スイッチトランジスタSWTdおよびSWTfがターンオフされる。この結果、メインビット線MBL1~電流スイッチトランジスタSWTe~サブビット線SBL11~電流スイッチトランジスタSWTc~メインビット線MBL2/MBL1の電流経路にデータ書込電流±Iwを流すことができる。したがって、実施の形態2の変形例4に従う構成においては、メインビット線MBL1およびサブビット線SBL11のそれぞれを反対方向に流れるデータ書込電流±Iwによって生じるデータ書込磁界が選択メモリセルに印加される。この場合には、メインビット線MBL2/MBL1およびサブビット線/SBL11のそれぞれを反対方向に流れるデータ書込電流±Iwによって生じるデータ書込磁界が選択メモリセルに印加される。メモリブロックMBd11に対応する2本のメインビット線MBL1およびMBL2の電圧設定は、図16に示したメモリブロックMBc11と同様であるので、詳細な説明は繰り返さない。この結果、実施の形態2の変形例4に従うデータ書込時には、図13に示したのと同様に、トンネル磁気抵抗素子100a中の自由磁化層104において互いに強め合う方向に作用するデータ書込磁界が印加されることになる。したがって、実施の形態2の変形例3に従う構成によって享受される効果に加えて、より少ないデータ書込電流によってトンネル磁気抵抗素子中の自由磁化層に反転磁界強度を得ることができるので、データ書込電流の抑制による消費電力低減を図ることが可能となる。一方、データ読出時においては、選択メモリセルがサブビット線SBL11および/SBL11のいずれに対応するかに応じて、ブロック選択信号BS1AおよびBS1Bのいずれか一方が選択的に活性化される。また、書込選択信号WMB1AおよびWMB1Bの各々は、非活性化される。したがって、データ読出時において、電流スイッチトランジスタSWTcおよびSWTdの両方はターンオフされる。一方、電流スイッチトランジスタSWTeおよびSWTfは、選択メモリセルが奇数列/偶数列のいずれに属するかに応じて、選択的にターンオンされる。このような構成とすることにより、選択メモリセルが含まれるメモリブロックに対応する2本のメインビット線のうちの、選択メモリセルに対応する一方に対して、サブビット線SBLまたは/SBLを介して、選択メモリセルが電気的に結合される。一方、当該2本のメインビット線のうちの他方に対しては、MTJメモリセルは結合されないので、実施の形態2で説明したのと同様に、ダミーメモリセルDMCを結合することによって、相補型のデータ読出を実行して、データ読出時の動作マージンを向上することができる。すなわち、図17に示されるように、隣接する2本のメインビット線のそれぞれに対応して、ダミーワード線DWL0によって選択されるダミーメモリセルと、ダミーワード線DWL1によって選択されるダミーメモリセルとをそれぞれ配置することによって、相補型のデータ読出を実行できる。[実施の形態2の変形例5]実施の形態2の変形例5においては、1本のメインビット線MBLを、複数個のメモリブロックの列によって共有する構成が示される。図19は、実施の形態2の変形例5に従うメモリアレイ10の構成を示すブロック図である。図19には、2列分のメモリブロックによって、対をなす2本のメインビット線MBLを共有する構成が示される。したがって、4個のメモリセル列に対応して、2本のメインビット線MBLが配置されることになる。これに対応して、図15に示したブロック選択信号BS1~BSkは、対をなす2本のメインビット線に対応付けられる4個のメモリセル列に関する4:1の列選択結果を含んだ、ブロック選択信号BS1A,BS1B,BS1C,BS1D~BSkA,BSkB,BSkC,BSkDに細分化される。同様に、データ書込時に活性化される書込選択信号についても、WMB1A,WMB1B,WMB1C,WMB1D~WMBkA,WMBkB,WMBkC,WMBkDに細分化される。たとえば、メモリブロックMBd12において、サブビット線SBL12に対応するメモリセルがデータ書込対象に選択された場合には、ブロック選択信号BS1Cおよび書込選択信号WMB1Cが活性化される。これに対して、サブビット線/SBL11に対応するメモリセルがデータ読出対象に選択された場合には、ブロック選択信号BS1Dのみが活性化される。メモリブロックMBd11~MBdkmの構成については、図18と同様であるので詳細な説明は繰返さない。ただし、電流スイッチトランジスタSWTc,SWTd,SWTe,SWTfのそれぞれのゲートに入力されるブロック選択信号および書込選択信号が、4:1の列選択結果を反映した、図19に示されるブロック選択信号および書込選択信号に置換される点のみが異なる。このような構成とすることにより、メモリアレイ10全体におけるメインビット線MBLの配置本数を、l本l:l=h/2=m/4で示される整数にさらに抑制することができる。すなわち、メインビット線の配置本数は、メモリセル列の数の半分でよいことになる。この結果、メインビット線の配線ピッチおよび配線幅すなわち断面積を確保することができるので、電流密度を抑制して、エレクトロマイグレーション等の発生を回避してMRAMデバイスの動作安定性を向上することができる。[実施の形態3]実施の形態3においては、実施の形態2で説明した階層ビット線構成を、実施の形態1で説明した2層ストレージノード構造以外のMTJメモリセルに対しても適用する技術について説明する。図20には、単層ストレージノード構造のMTJメモリセルの構成が示される。図20を参照して、単層ストレージノード構造のMTJメモリセルMCeは、トンネル磁気抵抗素子100bと、アクセストランジスタATRとを含む。トンネル磁気抵抗素子100bは、反強磁性体層101と、固定磁化層102と、自由磁化層103と、トンネルバリア105とを含む。すなわち、トンネル磁気抵抗素子100bは図48および図49に示した従来の構成のトンネル磁気抵抗素子TMRと同様の構成を有し、ストレージノードに相当する自由磁化層は、単層で構成される。アクセストランジスタATRの構造は、図3に示したMTJメモリセルMCaと同様であるので、詳細な説明は繰り返さない。アクセストランジスタATRは、バリアメタル108およびビアホール115を介して、トンネル磁気抵抗素子100bと電気的に結合される。自由磁化層103は、列方向に延在して金属配線層に形成されるビット線BLと電気的に結合される。さらに、別の金属配線層に行方向に延在して、ライトワード線WWLが配置される。ライトワード線WWLを流れるデータ書込電流Ipと、ビット線BLを流れるデータ書込電流±Iwによってそれぞれ生じるデータ書込磁界の組合せに応じて、自由磁化層103の磁化方向を変化させるためのデータ書込磁界が発生される。図21は、2層ストレージノード構造を有する従来のMTJメモリセルの構成を示す構造図である。図21を参照して、メモリセルMCfは、トンネル磁気抵抗素子100cと、アクセストランジスタATRとを含む。トンネル磁気抵抗素子100cは、反強磁性体層101と、固定磁化層102と、自由磁化層103および104と、自由磁化層103および104の間に形成される非磁性の中間層107と、トンネルバリア105とを含む。すなわち、トンネル磁気抵抗素子100cは、図51に示した従来の技術に従うトンネル磁気抵抗素子と同様の構成を有している。アクセストランジスタATRの構造は、図3に示したMTJメモリセルMCaと同様であるので、詳細な説明は繰り返さない。アクセストランジスタATRは、バリアメタル108およびビアホール115を介して、トンネル磁気抵抗素子100cと電気的に結合される。メモリセルMCfに対するデータ書込は、従来の技術の項において、図52を用いて説明したのと同様に行なわれる。実施の形態3においては、図20および図21にそれぞれ示されるMTJメモリセルMCeまたはMCfが配置されたメモリアレイにおいて、階層ビット線構成を適用する。以下、実施の形態3およびその変形例においては、各メモリブロックにMTJメモリセルMCeが配置される構成を例示するが、MTJメモリセルMCeに代えて、MTJメモリセルMCfを適用することも可能である。図22は、実施の形態3に従うメモリブロックの構成を示す回路図である。実施の形態3に従う構成においては、図10に示したメモリアレイ10の構成において、メモリブロックMBa11~MBakmに代えて、メモリブロックMBe11~MBekmが配置される。メモリブロックMBe11~MBekmの各々は同様の構成を有するので、図22にはメモリブロックMBe11の構成が代表的に示される。以下においては、メモリブロックMBe11~MBekmを総称して、単にメモリブロックMBeとも称する。図22を図11と比較して、メモリブロックMBe11においては、図11に示されたメモリブロックMBa11の構成において、MTJメモリセルMCaが、MTJメモリセルMCeによって置換されている。これらのMTJメモリセルMCfに対するデータ読出およびデータ書込は、図11で説明したのと同様に実行される。なお、実施の形態3およびその変形例においても、各メモリブロック含まれるメモリセル行の数を3個とした構成例を示すが、本願発明の適用はこのような構成に限定されず、各メモリブロックに対応するメモリセル行の数は、任意の複数個とすることができる。このような構成とすることにより、従来の構成のMTJメモリセルが配置されたメモリアレイに対しても、階層ビット線構成を適用して、実施の形態2と同様の効果を得ることができる。[実施の形態3の変形例1]図23は、実施の形態3の変形例1に従うメモリブロックの構成を示す回路図である。実施の形態3の変形例1に従う構成においては、図10に示したメモリアレイ10の構成において、メモリブロックMBa11~MBakmに代えて、メモリブロックMBf11~MBfkmが配置される。メモリブロックMBf11~MBfkmの各々は同様の構成を有するので、図23にはメモリブロックMBf11の構成が代表的に示される。以下においては、メモリブロックMBf11~MBfkmを総称して、単にメモリブロックMBfとも称する。図23を参照して、実施の形態3の変形例1に従うメモリブロックMBf11は、図12に示したメモリブロックMBb11と比較して、電流スイッチトランジスタSWTaが、メインビット線MBL1と、サブビット線/SBL11の読出/書込制御回路50より遠い側の一端との間に電気的に結合される点と、電流スイッチトランジスタSWTbが、メインビット線/MBL1と、サブビット線SBL11の一端読出/書込制御回路50より遠い側側との間に電気的に結合される点とが異なる。さらに、メモリセルMCaに代えて、メモリセルMCeが配置されている。このような構成とすることにより、データ書込時におけるデータ書込電流±Iwは、短絡トランジスタEQT11で折り返されて、メインビット線MBL1とサブビット線SBL11とを同一方向を流れる。同様に、メインビット線/MBL1とサブビット線/SBL11との間でも、データ書込電流±Iwは、同一方向を流れる。図24は、図23に示されるメモリブロックにおけるデータ書込磁界の発生の様子を説明する概念図である。図24aには、サブビット線SBL/SBLに正方向のデータ書込電流Iwが流される場合が示される。この場合において、対応するメインビット線MBL/MBLにおいても、同方向のデータ書込電流が流される。したがって、これらのデータ書込電流によってそれぞれ生じるデータ書込磁界は、自由磁化層103において互いに強め合う。図24bにおいては、サブビット線SBL/SBLに負方向のデータ書込電流-Iwが流される場合が示される。この場合にも、サブビット線SBL/SBLおよびメインビット線MBL/MBLを流れるデータ書込電流によってそれぞれ生じるデータ書込磁界は、自由磁化層103において互いに強め合う。この結果、より小さいデータ書込電流によって、自由磁化層103における反転磁化強度を得ることができる。この結果、MRAMデバイスの低消費電力化を図ることができる。また、データ書込時に選択メモリセル以外に対して発生する磁気ノイズも低減することができる。このような構成とすることにより、従来の構成のMTJメモリセルに対しても、階層ビット線構成を適用して、データ読出の高速化および低消費電力化を図ることができる。また、図21に示される従来の2層ストレージノード構造を有するMTJメモリセルMCfを適用する場合には、同一のデータ書込電流±Iwによって生じるデータ書込磁界は、自由磁化層103において自由磁化層104よりも大きい。したがって、自由磁化層103および104の磁気モーメント磁化しきい値を同様に設計しても、自由磁化層103の磁化に追随させて、自由磁化層104を磁気することができる。ただし、図51で説明したのと同様に、自由磁化層103の磁気モーメント磁化しきい値を自由磁化層104より大きく設計すれば、自由磁化層103および104の磁化、すなわちデータ書込動作をより確実に実行できる。[実施の形態3の変形例2]図25は、実施の形態3の変形例2に従うメモリブロックの構成を示す回路図である。実施の形態3の変形例2に従う構成においては、図15に示したメモリアレイ10の構成において、メモリブロックMBc11~MBckmに代えて、メモリブロックMBg11~MBgkmが配置される。メモリブロックMBg11~MBgkmの各々は同様の構成を有するので、図12にはメモリブロックMBg11の構成が代表的に示される。以下においては、メモリブロックMBg11~MBgkmを総称して、単にメモリブロックMBgとも称する。図25を参照して、実施の形態3の変形例2に従うメモリブロックMBg11は、図16に示したメモリブロックMBc11と同様の構成を有し、メモリセルMCaがメモリセルMCfに置換されている。すなわち、サブビット線SBL11および/SBL11は、開放型ビット線構成に従って配置され、各メモリセル列において、各メモリセル行ごとにMTJメモリセルMCeが配置される。電流制御スイッチSWTa,SWTb,SWTc,SWTdの接続関係およびオンオフ条件は、図16で説明したのと同様であるので詳細な説明は繰返さない。このような構成とすることにより、従来の構成のMTJメモリセルを開放型ビット線構成に従って配置したメモリアレイにおいても、実施の形態2の変形例3と同様の効果を享受して、データ読出およびデータ書込を実行することができる。[実施の形態3の変形例3]図26は、実施の形態3の変形例3に従うメモリブロックの構成を示す回路図である。実施の形態3の変形例3に従う構成においては、図15に示したメモリアレイ10の構成において、メモリブロックMBc11~MBckmに代えて、メモリブロックMBh11~MBhkmが配置される。メモリブロックMBh11~MBhkmの各々は同様の構成を有するので、図26にはメモリブロックMBh11の構成が代表的に示される。以下においては、メモリブロックMBh11~MBhkmを総称して、単にメモリブロックMBhとも称する。図26を参照して、実施の形態3の変形例3に従うメモリブロックMBh11は、図25に示したメモリブロックMBg11と比較して、電流スイッチトランジスタSWTa,SWTbに代えて、電流スイッチトランジスタSWTe,SWTfが配置される点で異なる。電流スイッチトランジスタSWTeは、メインビット線MBL1と、サブビット線SBL11の読出/書込制御回路50から近い側の一端との間に電気的に結合される。電流スイッチトランジスタSWTfは、メインビット線/MBL1と、サブビット線/SBL11の一端読出/書込制御回路50から近い側との間に電気的に結合される。電流スイッチトランジスタSWTeおよびSWTfのそれぞれのゲートには、ブロック選択信号BS1AおよびBS1Bがそれぞれ入力される。このような構成とすることにより、電流スイッチトランジスタSWTcおよびSWTeをターンオンして、サブビット線SBL11に、メインビット線MBL1と同方向のデータ書込電流±Iwを流すことができる。反対に、電流スイッチトランジスタSWTdおよびSWTfとをターンオンすることによって、サブビット線/SBL11に、メインビット線MBL2/MBL1と同一方向のデータ書込電流±Iwを流すことができる。一方、データ読出時においては、電流スイッチトランジスタSWTcおよびSWTdの両方ターンオフするとともに、電流スイッチトランジスタSWTeおよびSWTfのうちの選択メモリセルに対応する一方のみをターンオンさせる。これにより、図18に示したメモリブロックMBd11と同様に、対をなす2本のメインビット線のうちの選択メモリセルと電気的に結合されない一方をダミーメモリセルと結合させて、相補型のデータ読出を実行することができる。このように、実施の形態3に従う構成によれば、従来の構造のMTJメモリセルが配置されたメモリアレイにおいても、階層ビット線構成を適用してデータ書込およびデータ読出を実行できる。特に、メインビット線およびサブビット線をそれぞれ流れるデータ書込電流によってそれぞれ生じるデータ書込磁界を、自由磁化層において互いに強め合うように発生させることができる。これにより、データ書込電流を低減することができるので、磁気ノイズの抑制および低消費電力化が図られる。[実施の形態4]実施の形態4においては、実施の形態1に説明した2層ストレージノード構造のMTJメモリセルの他の構成例について説明する。図27は、実施の形態4に従う2層ストレージノード構成を有するMTJメモリセルの構成を示す概念図である。図27を参照して、実施の形態4に従うMTJメモリセルMCgは、トンネル磁気抵抗素子100dとアクセストランジスタATRとを含む。トンネル磁気抵抗素子100dは、反強磁性体層101、固定磁化層102、自由磁化層103,104、トンネルバリア105および中間層107を有する。実施の形態4に従う構成においては、中間層107は、行方向に延在するように配置されて、ライトワード線WWLを形成する。一方、ビット線BLは、列方向に延在して、トンネル磁気抵抗素子100dの上層または下層に位置する金属配線層に配置される。図27においては、ビット線BLは、トンネル磁気抵抗素子100dの上層に配置される構造例が示される。アクセストランジスタATRは、トンネル磁気抵抗素子100dとビット線BLとの間に電気的に結合される。アクセストランジスタATRのゲートには、行方向に延在して配置されるライトワード線RWLが形成される。図28は、MTJメモリセルMCgにおけるデータ書込磁界の発生の様子を示す概念図である。図28a,bは、図27におけるR-S断面図に相当する。図28aにおいては、ビット線BLに正方向のデータ書込電流Iwが流される場合が示され、図28bにおいては、ビット線BLに負方向のデータ化個電流-Iwが流される場合が示される。図28aおよびbの場合の両方において、中間層107ライトワード線WWLを流れるデータ書込電流Ipの向きは一定である。自由磁化層103および104における、磁化困難軸HA方向の磁化は、中間層107を流れるデータ書込電流Ipによって実行される。このような構成とすることにより、自由磁化層103および104にて、磁化困難軸HAのデータ書込磁界の発生に必要なデータ書込電流量を抑制することができる。この結果、MRAMデバイスの低消費電力および磁気ノイズの低減が実現される。自由磁化層103および104における磁化容易軸EA方向の磁界は、ビット線BLを流れるデータ書込電流±Iwによって行なわれる。トンネル磁気抵抗素子100dにおいては、ビット線BLを流れるデータ書込電流によって生じる磁化容易軸EA方向の磁界と中間層107ライトワード線WWLを流れるデータ書込電流によって生じる磁化困難軸HA方向の磁界とが重畳されて、データ書込が実行される。すなわち、両者の磁界が重畳して印加されるメモリセルのみで磁化方向の反転を伴うデータ書込が実行されるように、自由磁化層103および104の材質や厚さを作り分けて、それぞれの磁気モーメント磁化しきい値に強弱をつける必要がある。図29は、MTJメモリセルMCgを行列状に配置したメモリアレイの構成を示すブロック図である。図29を参照して、メモリアレイ10は、n行×m列n,m:自然数に配列される、2層ストレージノード構造のMTJメモリセルMCgを含む。メモリセルMCgは、アクセストランジスタATRおよびトンネル磁気抵抗素子100dを含む。メモリセル行に対応して、リードワード線RWL1~RWLnおよびライトワード線WWL1~WWLnがそれぞれ設けられる。メモリセル列にそれぞれ対応して、ビット線BL1~BLmがそれぞれ設けられる。ワード線電流制御回路40は、メモリアレイ10を挟んでワード線ドライバ30と反対側の領域において、各ライトワード線WWLを接地電圧VSSと結合する。これにより、ワード線ドライバ30によって選択的に電源電圧VDDと結合されたライトワード線に対して、一定方向のデータ書込電流Ipを流すことができる。図29には、第1行および第n行と、第1、第m-1列、および第m列とに対応する、リードワード線RWL1,RWLn、ライトワード線WWL1,WWLn、ビット線BL1,BLm-1,BLmおよびこれらに対応する一部のメモリセルが代表的に示される。データ読出時においては、中間層107、すなわちライトワード線WWLは、接地電圧VSSに固定される。さらに、選択メモリセルに対応するリードワード線RWLを選択的に活性化することによって、対応するビット線BLと接地電圧VSSとの間に、トンネル磁気抵抗素子100dを電気的に結合することができる。これにより、選択メモリセルと結合されたビット線BLの電圧変化を検知することによって、選択メモリセルの記憶データを読出すことができる。中間層107は、自由磁化層103および104の間に、非磁性の導電体で形成される。中間層107の形状および電気特性は自由に定めることができる。実施の形態4に従う構成においては、中間層107を用いて、ライトワード線WWLが形成されるので、同一のメモリセル列に属するMTJメモリセルの間で中間層107同士が電気的に結合されるように、中間層107は、列方向に延在してストライプ状に配置される。[実施の形態4の変形例1]図30は、実施の形態4の変形例1に従うメモリアレイ10の構成を示す回路図である。図30を参照して、実施の形態4の変形例1に従う構成においては、ライトワード線WWLは階層的に配置される。すなわち、メモリセル行のそれぞれに対応して、メインライトワード線MWWL1~MWWLnがさらに配置される。以下においては、メインライトワード線MWWL1~MWWLnを総称して、メインライトワード線MWWLとも称する。実施の形態4に従うメモリセルMCgにおいては、ライトワード線WWLはトンネル磁気抵抗素子100dの中間層107を用いて形成されるので、その電気抵抗値は比較的高くなってしまう。メインライトワード線MWWL1~MWWLnは、トンネル磁気抵抗素子100dより上層の金属配線層を用いて形成される。各メモリセル行において、メインライトワード線とライトワード線の一端同士は、ワード線ドライバ30と反対側の領域ワード線電流制御回路40において、電気的に結合される。一方、各ライトワード線WWL、すなわち中間層107は、ワード線ドライバ30側の一端において、接地電圧VSSと電気的に結合されている。ワード線ドライバ30は、行選択結果に応じて、データ書込時において選択メモリセルに対応するメインライトワード線MWWLを電源電圧VDDと結合する。このような構成とすることにより、選択メモリセルに対応するメモリセル行において、メインライトワード線MWWLおよびライトワード線WWLに対して、互いに逆方向にデータ書込電流Ipを流すことができる。この結果、メインライトワード線MWWLを流れるデータ書込電流およびライトワード線WWLを流れるデータ書込電流によって、選択メモリセルの自由磁化層に発生する、磁化困難軸HA方向の磁界は互いに強め合う。したがって、データ書込電流Ipをさらに抑制することが可能である。さらに、選択メモリセルに対応するメモリセル列において、対応するビット線BLに書込データDINのデータレベルに応じた方向のデータ書込電流±Iwを流すことによって、選択メモリセルに対するデータ書込を実行することができる。一方、データ読出時においては、メインライトワード線MWWLおよびライトワード線WWLの各々を接地電圧VSSに設定し、かつ、選択メモリセルに対応するリードワード線RWLを活性化することによって、選択メモリセルのトンネル磁気抵抗素子100dを、対応するビット線BLと接地電圧VSSとの間に電気的に結合することができる。[実施の形態4の変形例2]図31は、実施の形態4の変形例2に従う階層ワード線構成を説明する概念図である。図31を参照して、各メモリセル行にそれぞれ対して配置されるライトワード線WWLは、一定領域ごとに、サブライトワード線に分割される。たとえば、第1行に対応するライトワード線WWL1は、k本k:自然数のサブライトワード線SWWL11~SWWL1kに分割して配置される。同様に、第n行のメモリセル行においては、サブライトワード線SWWLn1~SWWLnkが配置される。以下においては、サブライトワード線SWWL11~SWWLnkを総称して、単にサブライトワード線SWWLとも称する。サブワード選択信号SW1~SWkは、サブライトワード線SWWLが分割配置される領域に対応してそれぞれ定義される。このように、各メモリセル行において、メインライトワード線MWWLおよびサブライトワード線SWWLの階層ワード線構成が適用される。実施の形態4の変形例1と同様に、各サブライトワード線SWWLは、トンネル磁気抵抗素子100dの中間層107を用いて配置される。したがって、厚さが薄く、単位抵抗当たりの電気抵抗値が比較的高い中間層に形成されるサブライトワード線SWWLを短配線化して、その電気抵抗値を低減できる。メインライトワード線MWWL1~MWWLnのそれぞれは、ワード線ドライバ30に配置されるメインワードドライバMWD1~MWDnによって、選択的に電源電圧VDDと結合することによって活性化される。また、サブライトワード線SWWL11~SWWLnkにそれぞれ対応して、サブワードドライバSWD11~SWDnkが配置される。以下においては、サブワードドライバSWD11~SWDnkを総称して、サブワードドライバSWDとも称する。サブワードドライバSWD11~SWDnkの各々は、対応するメインライトワード線MWWLおよびサブワード選択信号SWii:1~kの整数に基づいて、両者が活性化された場合に、対応するサブライトワード線SWWLの一端を電源電圧VDDと結合して、活性化する。たとえば、サブワードドライバSWDは、対応するメインライトワード線MWWLおよびサブライトワード線SWWLの一端との間に接続されて、対応するサブワード選択信号SWiに応答してオンオフするスイッチ素子によって構成できる。各サブライトワード線SWWLのサブワードドライバSWDと反対側の他端は、接地電圧VSSと結合される。サブワードドライバSWDは、メインライトワード線MWWLを流れるデータ書込電流Ipと、サブライトワード線SWWLを流れるデータ書込電流Ipとによってそれぞれ生じるデータ書込磁界が、選択メモリセルの自由磁化層においてが互いに強め合うように考慮して配置される。すなわち、図31に示す構成においては、サブワードドライバSWDは、サブライトワード線SWWLのメインワードドライバMWDよりも遠い側の一端に対応して配置され、サブライトワード線SWWLの他端メインワードドライバMWDに近い側が接地電圧VSSと電気的に結合される。このような構成とすることにより、実施の形態4に従うMTJメモリセルにおいて、磁化困難軸HA方向の必要磁界を発生するためのデータ書込電流Ipを抑制することができる。また、メモリアレイ10全体において行方向に延在させた中間層を用いてライトワード線を構成する場合と比較して、ライトワード線の電気抵抗値を低減することができるので、高速動作が可能である。[実施の形態4の変形例3]図32は、実施の形態4の変形例3に従う階層ワード線構成を説明する概念図である。図32を参照して、実施の形態4の変形例3においては、ライトワード線WWLは、実施の形態4の変形例2と同様に、メインライトワード線MWWLおよびサブライトワード線SWWLで階層的に配置される。さらに、リードワード線RWLについても、ライトワード線と同様に、分割配置される。たとえば、第1行のメモリセル行に対応するリードワード線RWL1は、サブライトワード線SWWL11~SWWL1kにそれぞれ対応するサブリードワード線SRWL11~SRWL1kに分割される。既に説明したように、リードワード線RWLは、アクセストランジスタATRのゲート電極層を用いて、ポリシリコン等の比較的高抵抗の材料によって形成される。したがって、各メモリセル行において、短配線化されたサブリードワード線SRWLに分割配置することによって、各サブリードワード線SRWLの電気抵抗値を低減することができる。さらに、サブリードワード線SRWL11~SRWL1kにそれぞれ対応するサブリードドライバSRD11~SRD1kが配置される。以下においては、サブリードドライバSRD11~SRD1kを総称して、サブリードドライバSRDとも称する。サブリードドライバSRDは、データ読出時において、対応するメインライトワード線MWWLおよびサブリードワード線SRWLの一端との間に接続されて、対応するサブワード選択信号SWiの活性化に応答してオンするスイッチ素子によって構成できる。メインワードドライバMWD1~MWDnの各々は、データ読出時およびデータ書込時の両方において、選択メモリセルに対応するメインライトワード線MWWLを選択的に活性化する。このような構成とすることにより、データ書込時においては、図31に示した構成と同様に、メインライトワード線MWWLおよびサブライトワード線SWWLの両方を用いてデータ書込電流Ipを流して、データ書込磁界を発生することができる。したがって、データ書込時においては、図31に示した実施の形態3の変形例に従う構成と同様の効果を強調することができる。さらに、データ読出時においては、対応するメインライトワード線MWWLの活性化およびサブリードドライバSRDのオンに応答して、選択メモリセルに対応するサブリードワード線SRWLを活性化することができる。これにより、選択メモリセルに対するデータ読出を実行することができる。このように、サブリードワード線SRWLを、金属配線であり電気抵抗値の小さいメインライトワード線MWWLを介して活性化することにより、選択メモリセルに対応するサブリードワード線SRWLを、高速に活性化することができる。すなわち、データ読出時におけるサブリードワード線SRWLの信号伝搬時間を短縮して、データ読出動作を高速化することができる。[実施の形態5]実施の形態1から4においては、2層の自由磁化層の間に設けられる中間層を行方向または列方向に延在して配置して、ライトワード線WWLまたはビット線BLを形成する構成について説明した。実施の形態5においては、各メモリセルごとに中間層を独立に設けることにより、選択メモリセルに対応する中間層に対してのみデータ書込電流を供給可能な構成について説明する。図33は、実施の形態5に従うメモリアレイの構成を示すブロック図である。図33を参照して、実施の形態5に従うMTJメモリセルMCpは、メモリアレイ10全体において、n行×m列にわたって行列状に配置される。各MTJメモリセルMCpは、トンネル磁気抵抗素子100aと、アクセス素子であるアクセストランジスタATRrおよびATRwとを有する。メモリセル行に対応して、リードワード線RWL1~RWLnおよびライトワード線WWL1~WWLnに加えて、ライトロウ選択線WRSL1~WRSLnが配置される。以下においては、ライトロウ選択線WRSL1~WRSLnを総称してライトロウ選択線WRSLとも称する。また、各メモリセル列に対応して、ビット線BLおよび/BLが設けられる。したがって、メモリアレイ全体においては、リードワード線RWL1~RWLn、ライトワード線WWL1~WWLn、ライトロウ選択線WRSL1~WRSLnおよびビット線BL1~BLm,/BL1~/BLmが配置される。ライトロウ選択線WRSLは、データ書込時において、選択行に対応してHレベルに活性化される。したがって、ワード線ドライバ30は、各ライトロウ選択線WRSLを、対応するライトワード線WWLと同様のデコード結果に応じて駆動できる。ただし、選択行に対応するライトワード線WWLに対してデータ書込電流Ipが流される一方で、ライトロウ選択線WRSLは、対応するアクセストランジスタATRwのゲート電圧を制御するために設けられるので、積極的に電流が流されることはない。各MTJメモリセルMCpにおいて、トンネル磁気抵抗素子100aはビット線/BLと電気的に結合される。また、アクセストランジスタATRrおよびATRwは、ビット線BLおよびトンネル磁気抵抗素子100aの間に電気的に結合される。アクセストランジスタATRrのゲート電圧は、対応するリードワード線RWLによって制御され、アクセストランジスタATRwのゲート電圧は、対応するライトロウ選択線WRSLによって制御される。図34は、実施の形態5に従うMTJメモリセルの構造を説明する概念図である。図34を参照して、実施の形態5に従う構成においては、非磁性の導電体で形成される中間層107は、各MTJメモリセルMCpごとに独立に設けられる。中間層107の一端は、ビット線/BLと電気的に結合される。さらに、中間層107の他端は、アクセストランジスタATRwを介してビット線BLと電気的に結合される。すなわち、アクセストランジスタATRwは、対応するビット線BLおよび/BLの間に中間層107と直列に接続されて、中間層107に対してデータ書込電流を選択的に流す機能を有する。トンネル磁気抵抗素子100aに対するデータ書込は、図4a,bで説明したのと同様に実行される。すなわち、中間層107の一端および他端の電圧を制御して、中間層107を流れるデータ書込電流の方向を、書込データに応じてIwまたは-Iwとすることによって、自由磁化層103,104を書込データのレベルに応じて磁化することができる。反強磁性体層101とビット線BLとの間には、アクセストランジスタATRrが設けられる。アクセストランジスタATRwおよびATRrのゲートには、ライトロウ選択線WRSLおよびリードワード線RWLがそれぞれ接続される。図35は、実施の形態5に従うMTJメモリセルMCpに対するデータ読出およびデータ書込動作を説明する動作波形図である。図35を参照して、データ読出時においては、ワード線ドライバ30は、選択行に対応するリードワード線RWLを、LレベルからHレベルへ活性化する。これにより、選択行に対応するアクセストランジスタATRrは、ターンオンする。一方、各ライトロウ選択線WRSLおよび各ライトワード線WWLの電圧はLレベル接地電圧VSSに維持されるので、アクセストランジスタATRwの各々はターンオフされる。読出/書込制御回路50および60は、ビット線/BLを接地電圧VSSと結合するとともに、ビット線BLに対してセンス電流データ読出電流Isを供給する。したがって、ターンオンしたアクセストランジスタATRrによって、センス電流Isの供給を受けるビット線BLと接地電圧VSSとの間に、選択メモリセルのトンネル磁気抵抗素子100aを電気的に結合することができる。これにより、ビット線BLには、選択されたMTJメモリセルの記憶データに応じた電圧変化が生じる。したがって、ビット線BLの電圧を検知することによって選択されたMTJメモリセルからのデータ読出が可能である。データ書込時においては、選択行に対応するライトロウ選択線WRSLおよびライトワード線WWLがワード線ドライバ30によって、Hレベル電源電圧VCCと結合される。これにより、選択行に対応するライトワード線WWLにはデータ書込電流Ipが流される。また、選択行において、アクセストランジスタATRwがオンする。一方、選択列に対応するビット線BLおよび/BLは、読出/書込制御回路50,60によって、電源電圧VCCおよび接地電圧VSSの一方ずつにそれぞれ設定される。たとえば、1の記憶データを書込むために、Iwのデータ書込電流を流すためには、ビット線BLが電源電圧VCCに設定される一方で、ビット線/BLは接地電圧VSSに設定される。反対に、0の記憶データを書込むために中間層107に-Iwの電流を流す場合には、ビット線/BLが電源電圧VCCに設定され、ビット線BLは接地電圧VSSに設定される。一方、非選択列に対応するビット線BLおよび/BLは、接地電圧VSSに設定される。これにより、選択メモリセルに対応する中間層107に対してのみデータ書込電流が流して、データ書込を実行することができる。すなわち、非選択メモリセルにおいては、選択メモリセルと同一のメモリセル列あるいは同一のメモリセル行に属する場合であっても、中間層107にデータ書込電流±Iwは流されない。ビット線BLおよび/BLは、トンネル磁気抵抗素子からは離れて配置されているので、実施の形態6に従う構成においては、非選択メモリセルにおけるデータ誤書込の発生を防止することが可能となる。[実施の形態5の変形例1]図36は、実施の形態5の変形例1に従うメモリアレイの構成を示すブロック図である。図36を参照して、実施の形態5の変形例1に従うMTJメモリセルMCqは、メモリアレイ10全体において、n行×m列にわたって行列状に配置される。各MTJメモリセルMCqは、ビット線BLと結合されたトンネル磁気抵抗素子100aと、ビット線/BLおよびトンネル磁気抵抗素子100aの間に設けられたアクセストランジスタATRwと、トンネル磁気抵抗素子100aと接地電圧VSSの間に設けられたアクセストランジスタATRrとを有する。アクセストランジスタATRrのゲート電圧は対応するリードワード線RWLによって制御され、アクセストランジスタATRwのゲート電圧は対応するライトロウ選択線WRSLによって制御される。リードワード線RWL、ライトワード線WWL、ライトロウ選択線WRSLおよびビット線BL,/BLの配置は実施の形態6と同様であるので詳細な説明は繰返さない。図37は、実施の形態5の変形例1に従うMTJメモリセルの構造を説明する概念図である。図37を参照して、実施の形態5の変形例1に従うMTJメモリセルMCqにおいては、MTJメモリセルごとに独立に設けられる中間層107の一端はビット線BLと結合され、中間層107の他端は、アクセストランジスタATRwを介してビット線/BLと結合される。したがって、アクセストランジスタATRwは、実施の形態5と同様に、対応するビット線BLおよび/BLの間に中間層107と直列に接続されて、中間層107に対してデータ書込電流を選択的に流す機能を有する。アクセストランジスタATRrは、反強磁性体層101と接地電圧VSSとの間に設けられる。アクセストランジスタATRwは、対応するライトロウ選択線WRSLがHレベル電源電圧VCCに設定された場合にターンオンし、Lレベル接地電圧VSSに設定された場合にターンオンする。同様に、アクセストランジスタATRrは、対応するリードワード線RWLがHレベル電源電圧VCCに設定された場合にターンオンし、Lレベル接地電圧VSSに設定された場合にターンオフする。実施の形態5の変形例1に従う構成における、データ読出時およびデータ書込時における、リードワード線RWL、ライトワード線WWL、ライトロウ選択線WRSLおよびビット線BL,/BLの動作波形は、図35に示したのと同様である。すなわち、実施の形態5の変形例1に従う構成においても、リードワード線RWL、ライトワード線WWL、ライトロウ選択線WRSLおよびビット線BL,/BLの電圧および電流を実施の形態5と同様に制御して、データ読出およびデータ書込動作を実行することができる。これにより、実施の形態5と同様に、データ書込時において、選択メモリセルに対応する中間層107のみにデータ書込電流±Iwが流されるので、非選択メモリセルにおいてデータ誤書込が発生することを防止できる。[実施の形態5の変形例2]図38は、実施の形態5の変形例2に従うメモリアレイの構成を示すブロック図である。図38を参照して、実施の形態5の変形例2に従うMTJメモリセルMCrは、メモリアレイ10全体においてn行×m列に行列状に配置される。MTJメモリセルMCrは、ビット線/BLと結合されるトンネル磁気抵抗素子100aと、ビット線BLとトンネル磁気抵抗素子100aとの間に電気的に結合されるアクセストランジスタATRwと、リードワード線RWLからトンネル磁気抵抗素子100aに向かう方向を順方向として両者の間にアクセス素子として結合されるアクセスダイオードADrとを含む。リードワード線RWL、ライトワード線WWL、ライトロウ選択線WRSLおよびビット線BL,/BLの配置は実施の形態5と同様であるので詳細な説明は繰返さない。図39は、実施の形態5の変形例2に従うMTJメモリセルMCrの構造を説明する概念図である。図39を参照して、実施の形態5の変形例2に従うMTJメモリセルMCrは、図34に示した実施の形態5に従うMTJメモリセルMCpと比較して、アクセストランジスタATRrに代えて、アクセスダイオードADrを含む点で異なる。アクセスダイオードADrは、リードワード線RWLから反強磁性体層101に向かう方向を順方向として、両者の間に電気的に結合される。その他の部分の構成は、実施の形態5に従うMTJメモリセルMCpと同様であるので、詳細な説明は繰り返さない。図40は、実施の形態5の変形例2に従うMTJメモリセルMCrに対するデータ読出およびデータ書込動作を説明する動作波形図である。図40を参照して、データ読出時においては、ワード線ドライバ30は、選択行に対応するリードワード線RWLを、LレベルからHレベル電源電圧VCCへ活性化する。また、読出/書込制御回路50および60は、ビット線/BLを接地電圧VSSと接続して、負方向のセンス電流データ読出電流-Isを供給する。これにより、選択行に対応するアクセスダイオードADrは、順バイアスされてオンする。一方、各ライトロウ選択線WRSLおよび各ライトワード線WWLの電圧はLレベル接地電圧VSSに維持されるので、アクセストランジスタATRwの各々はターンオフされる。また、読出/書込制御回路50および60は、ビット線BLを接地電圧VSSに設定する。したがって、ターンオンしたアクセスダイオードADrによって、選択メモリセルのトンネル磁気抵抗素子100aにセンス電流を流すことができる。これにより、ビット線BLの電圧を検知することによって選択されたMTJメモリセルからのデータ読出が可能である。これに対して、非選択行に対応するリードワード線RWLは、Lレベル接地電圧VSSに維持されるので、対応するアクセスダイオードADrは、順バイアスされることなくオフ状態を維持する。データ書込時における動作波形は、図35に示したのと同様であるので、詳細な説明は繰り返さない。すなわち、実施の形態5の変形例2に従う構成においても、データ書込時において、選択メモリセルに対応する中間層に対してのみデータ書込電流が流される。したがって、実施の形態5およびその変形例1と同様に、非選択メモリセルにおけるデータ誤書込の発生を防止できる。さらに、アクセストランジスタに代えて、ダイオードをアクセス素子として用いているので、MTJメモリセルを小型化することが可能となる。[実施の形態5の変形例3]図41は、実施の形態5の変形例3に従うメモリアレイの構成を示すブロック図である。図41を参照して、実施の形態5の変形例3に従うMTJメモリセルMCsは、メモリアレイ10全体においてn行×m列に行列状に配置される。MTJメモリセルMCsは、ビット線BLと結合されるトンネル磁気抵抗素子100aと、ビット線/BLとトンネル磁気抵抗素子100aとの間に電気的に結合されるアクセストランジスタATRwと、リードワード線RWLからトンネル磁気抵抗素子100aに向かう方向を順方向として両者の間にアクセス素子として結合されるアクセスダイオードADrとを含む。リードワード線RWL、ライトワード線WWL、ライトロウ選択線WRSLおよびビット線BL,/BLの配置は実施の形態6と同様であるので詳細な説明は繰返さない。図42は、実施の形態5の変形例3に従うMTJメモリセルの構造を説明する概念図である。図42を参照して、実施の形態5の変形例3に従うMTJメモリセルMCsは、図39に示した実施の形態5に従うMTJメモリセルMCrと比較して、アクセストランジスタATRwが中間層107とビット線/BLとの間に設けられる点で異なる。中間層107は、ビット線BLと電気的に結合される。その他の部分の構成は、実施の形態5の変形例2に従うMTJメモリセルMCrと同様であるので、詳細な説明は繰り返さない。図43は、実施の形態5の変形例3に従うMTJメモリセルに対するデータ読出およびデータ書込動作を説明する動作波形図である。図43を参照して、実施の形態5の変形例3に従うデータ書込およびデータ読出動作においては、図40に示した実施の形態5の変形例2に従うデータ書込動作およびデータ読出動作の場合と比較して、ビット線BLおよび/BLの電圧設定が入れ換えられ点で異なる。その他の点については、実施の形態5の変形例2と同様であるので詳細な説明は繰返さない。このように、実施の形態5の変形例3に従う構成においても、実施の形態5の変形例2に従う構成と同様に、ダイオードをアクセス素子として用いているので、MTJメモリセルを小型化することが可能となる。[実施の形態6]実施の形態6においては、書込まれる記憶データのレベルに依存することなく、各MTJメモリセルにおける磁化特性を対称とすることが可能な構成例について説明する。以下の説明で明らかとなるように、実施の形態6に従う構成は、実施の形態1から5で説明したトンネル磁気抵抗素子100a、100bおよび100cのいずれに対しても適用することができる。したがって、実施の形態6においては、これらのトンネル磁気抵抗素子を総称して、単にトンネル磁気抵抗素子100と表記することとする。また、それぞれのタイプのトンネル磁気抵抗素子中の自由磁化層についても、自由磁化層VLと総称する。図44は、実施の形態6に従うデータ書込磁界の方向を示す概念図である。図44を参照して、データ書込時においては、トンネル磁気抵抗素子100に対して、ビット線BLを流れるデータ書込電流±Iwによって生じるデータ書込磁界HBLと、ライトワード線WWLを流れるデータ書込電流Ipによって生じるデータ書込磁界HWWLとが印加される。また、トンネル磁気抵抗素子100中の自由磁化層VLにおいては、静磁性結合に起因する固定磁化層との間の結合磁界ΔHpが、磁界容易軸EAに沿った方向に作用している。データ書込磁界HBLは、自由磁化層VLの磁化容易軸EA方向に沿った成分を主に含み、データ書込磁界HWWLは、自由磁化層VLの磁化困難軸HA方向に沿った成分を主に含む。すなわち、データ書込磁界HBLは、自由磁化層VLを磁化容易軸EA方向に磁化するために印加され、データ書込磁界HWWLは、自由磁化層VLを磁化困難軸HA方向に磁化するために印加される。実施の形態6に従う構成においては、データ書込磁界HWWLは、自由磁化層VLの磁化困難軸HAと完全に平行に印加されるのではではなく、磁化困難軸HAとの間に所定角度αを成すように印加される。これにより、データ書込磁界HWWLは、磁化容易軸方向の成分HWWLeと、磁化困難軸方向の成分HWWLhとに分解される。ここで、それぞれの成分は下式1,2のように示される。HWWLe=HWWLsinα...1HWWLh=HWWLcosα...2さらに、所定角度αは、下式3を満たすように設定される。HWWLsinαΔHp=0...3これにより、HWWLの磁化容易軸EA方向に沿った成分によって、一様な結合磁界ΔHpが相殺される。言い換えれば、データ書込磁界HWWLは、結合磁界ΔHpを打ち消す方向の成分を有している。一方、実施の形態6に従う構成においては、データ書込磁界HBLは、磁化容易軸EAに沿って、書込データのレベルに応じた方向に印加される。この結果、データ書込磁界HBLのみが作用する形で、磁化容易軸方向に沿った磁化を行なうことができる。このような構成とすることにより、磁化容易軸EAに沿った方向の磁化特性を、書込データのレベル、すなわちデータ書込電流±Iwの方向に依存せず対称なものとすることができる。この結果、データ書込に必要なデータ書込電流±Iwを抑制することが可能となる。この結果、MRAMデバイスにおける消費電力の削減およびビット線BLの電流密度低下による動作信頼性の向上といった効果が得られる。なお、上述した所定角度αについては、さらに磁化困難軸HA方向に沿った磁化を行なうために、下式4を満足する必要がある。HWWLcosα>HSWh...4ここでHSWhは、磁化困難軸HA方向に沿った磁化特性における磁化しきい値を示し、HSWhは、図51に示したアステロイド特性線の縦軸の値に相当する。図45は、実施の形態6に従うトンネル磁気抵抗素子の配置を示す概念図である。図45を参照して、図44に示した各磁界の関係を実現するために、ビット線BLは、自由磁化層VLの磁化容易軸EAと直交する方向に延在して配置される。トンネル磁気抵抗素子100自由磁化層VLが長方形形状を有する場合には、磁化容易軸EAは、長辺方向に相当する。これに対して、ライトワード線WWLは、磁化容易軸EAと所定角度αを成す方向に延在して配置される。すなわち、ライトワード線WLLおよびビット線BLは互いに直交して設けられるのではなく、90-α度の角度を成すように配置される。トンネル磁気抵抗素子100のうちの少なくとも自由磁化層VL、ならびに、ライトワード線WWLおよびビット線BLの金属配線層について、その形成パターンやCMP化学的機械的研磨等による研磨パターンを適切に設計することによって、図46に示した配置を実現できる。このような配置とすることにより、図45に示した実施の形態6に従うデータ書込磁界を、MTJメモリセルに印加することが可能である。[実施の形態6の変形例]実施の形態6の変形例においては、ビット線BLとライトワード線WWLとを互いに直交する方向に配置する構成の下で、実施の形態6と同様の効果を得ることが可能な構成について説明する。図46は、実施の形態6の変形例に従うデータ書込磁界の方向を示す概念図である図46を参照して、実施の形態6の変形例に従う構成においては、データ書込磁界HBLは、自由磁化層VLの磁化容易軸EA方向と所定角度αを成すように、トンネル磁気抵抗素子100は配置される。また、データ書込磁界HWWLと、HBLとは互いに直交する方向に印加される。すなわち、ビット線BLおよびライトワード線WWLは直交に配置されている。したがって、データ書込磁界HWWLは、実施の形態6に従う構成と同様に、自由磁化層VLの磁化困難軸HAとの間で所定角度αを成している。同様に、データ書込磁界HBLは、書込データのレベルに応じて互いに反対方向に設定される。したがって、トンネル磁気抵抗素子100自由磁化層において磁化容易軸EA方向に印加される磁界Heは、下式5で示される。He=HWWLsinα±HBLcosαΔHp...5さらに、実施の形態6に従う構成と同様に、3式を満たすように所定角度αを設定すれば、実施の形態6と同様の効果を得ることができる。同様に、トンネル磁気抵抗素子100自由磁化層における磁化困難軸HA方向の磁界Hhは、下式6で示される。Hh=HWWLcosα±HBLsinα...6この際に、書込対象となるMTJメモリセル中の自由磁化層VLの磁化方向を更新するために、下式7および8を満足する必要がある。|±HBLcosα|>HSWe...7|HWWLcosα±HBLsinα|>HSWh...8なお、HSWhおよびHSWeは、磁化困難軸および磁化容易軸方向にそれぞれ沿った磁化を行なうためのしきい値であり、図51に示したアステロイド特性線の縦軸および横軸の値にそれぞれ相当する。このような関係式が満たされるように、所定角度αおよびデータ書込磁界HWWL,HBLをそれぞれ設定すればよい。なお、実施の形態6の変形例に従う構成においては、8式から理解されるように、所定角度αが0度である通常の構成と比較して、磁化容易軸EA方向に沿った磁化特性を対称にするために、HWWLをより大きく設定する必要が生じる。すなわち、ライトワード線WWLを流れるデータ書込電流Ipを大きく設定する必要がある。したがって、このような構成は、選択メモリセルに対して記憶データを書込むために必要なデータ書込電流Ipおよび±Iwについて、Ip<|±Iw|となるケースに電流消費を抑制することができる。たとえば、1回のデータ書込動作時において、1つの選択行に対応して、複数のメモリセル列に対応してデータ書込を並列に実行する構成が、このようなケースに該当する。代表的には、高速かつ低消費電力でデータを処理するために、プロセッサなどのロジックと同一の半導体チップに集積されたシステムLSI大規模集積回路に適用されて、他の回路との間で多ビットかつ並列にデータ授受を行なうことが要求されるMRAMデバイスに対して、上述した構成に従うデータ書込が効果的である。図47は、実施の形態6の変形例に従うトンネル磁気抵抗素子の配置を示す概念図である。図47を参照して、図46に示した各磁界の関係を実現するために、ライトワード線WWLは、トンネル磁気抵抗素子100自由磁化層の磁化容易軸EAと所定角度αを成す方向に延在して配置される。トンネル磁気抵抗素子100が長方形形状を有する場合には、ライトワード線WWLは、トンネル磁気抵抗素子100の長辺方向と所定角度αを成すように配置される。さらに、ビット線BLおよびライトワード線WWLは、互いに直交する方向に延在して配置される。このような配置についても、磁性体層や金属配線層の形成パターンや研磨パターンを適切に設計することによって実現できる。このような配置とすることにより、図46に示した実施の形態6の変形例に従うデータ書込磁界を、MTJメモリセルに印加することが可能である。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"