半導体層に凹部を形成し、前記凹部内にトレンチ酸化膜を形成する工程と、前記トレンチ酸化膜を形成した後、前記トレンチ酸化膜に隣接する領域の前記半導体層をエッチングして除去することにより、該領域に、前記トレンチ酸化膜を側壁に含むトレンチを形成する工程と、前記トレンチを形成した後、前記トレンチ内を含む前記半導体層を熱酸化することにより、前記トレンチ酸化膜よりも薄いゲート酸化膜を、前記トレンチ内に形成する工程と、前記ゲート酸化膜を形成した後、前記トレンチ酸化膜及び前記ゲート酸化膜を介して、前記トレンチ内から前記トレンチの外の前記トレンチ酸化膜上に延びたゲート電極を形成する工程と、を含むことを特徴とするトレンチゲート型トランジスタの製造方法。前記トレンチを形成する工程は、複数の前記トレンチを形成する工程を含み、前記ゲート電極を形成する工程において、前記ゲート電極は、前記トレンチ毎に分離されて孤立するように形成されることを特徴とする請求項1に記載のトレンチゲート型トランジスタの製造方法。前記トレンチ酸化膜を形成する工程において、前記トレンチ酸化膜は、前記トレンチ毎に分離されて孤立するように形成されることを特徴とする請求項2に記載のトレンチゲート型トランジスタの製造方法。前記トレンチを形成する工程において、前記トレンチは、前記トレンチ酸化膜が形成された前記凹部の深さよりも浅く形成されることを特徴とする請求項1乃至請求項3のいずれかに記載のトレンチゲート型トランジスタの製造方法。しかしながら、図35に示すように、ゲート電極116をトレンチ114内から外に引き出す部分以下、引き出し部という116Sにおいて、ゲート電極116と半導体層112の間にリーク電流以下、ゲートリーク電流というが発生するという問題があった。その理由は、本発明者の検討によれば、第1にゲート酸化膜115の厚さが薄いこと、第2に引き出し部116Sにおいて、半導体層112の角部112Cが薄いゲート酸化膜115を挟んでゲート電極116と対向するので、この部分で電界集中が生じるためである。本発明のトレンチゲート型トランジスタの製造方法は、半導体層に凹部を形成し、前記凹部内にトレンチ酸化膜を形成する工程と、前記トレンチ酸化膜を形成した後、前記トレンチ酸化膜に隣接する領域の前記半導体層をエッチングして除去することにより、該領域に、前記トレンチ酸化膜を側壁に含むトレンチを形成する工程と、前記トレンチを形成した後、前記トレンチ内を含む前記半導体層を熱酸化することにより、前記トレンチ酸化膜よりも薄いゲート酸化膜を、前記トレンチ内に形成する工程と、前記ゲート酸化膜を形成した後、前記トレンチ酸化膜及び前記ゲート酸化膜を介して、前記トレンチ内から前記トレンチの外の前記トレンチ酸化膜上に延びたゲート電極を形成する工程と、を含むことを特徴とするトレンチゲート型トランジスタの製造方法。係る構成によれば、トレンチ酸化膜を形成したことにより、ゲート電極の引き出し部においてゲート電極と半導体層の角部との距離が長く確保されるため、ゲートリーク電流の発生が防止されると共に、ゲート容量ゲート電極、絶縁膜、半導体層からなるを低減することができる。本発明のトレンチゲート型トランジスタの製造方法によれば、ゲートリーク電流の発生を防止すると共に、ゲート容量を低減することができる。[実施形態]本発明の実施形態について図面を参照して説明する。図1は本発明の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する平面図である。また、図2A乃至図13Aは、図1のA-A線に沿った断面図であり、図2B乃至図13Bは、図1のB-B線に沿った断面図である。以下の説明では、トレンチゲート型トランジスタを、単に、トランジスタと呼ぶことにする。図1及び図13に示すように、P型の半導体基板10上にN型半導体層11、N-型半導体層12がこの順番に積層して形成されており、N-型半導体層12の表面には、複数のトレンチ17が形成されている。以下において、半導体基板10はシリコン単結晶基板であるとして説明するが、これに限られるものではない。トレンチ17内には、ゲート酸化膜13Bが形成され、トレンチ17の端部にゲート酸化膜13Bと接してトレンチ酸化膜16本発明の厚い絶縁膜の一例が形成されている。トレンチ酸化膜16は、ゲート酸化膜13Bより厚い膜厚を有している。トレンチ17内には、ゲート酸化膜13Bを覆って、ゲート電極18が形成されている。ゲート電極18はトレンチ17のゲート酸化膜13Bからトレンチ酸化膜16上に延びている。トレンチ17の外に延びたゲート電極18は、層間絶縁膜24に設けられたコンタクトホールH1を通して、配線層25と接続されている。また、N-型半導体層12の表面には、トレンチ17の側壁のゲート酸化膜13Bに接してボディ層19及びソース層21が形成されている。ソース層21は、ゲート酸化膜13B及び層間絶縁膜24に設けられたコンタクトホールH2を通して、ソース電極23と接続されている。このように、ゲート電極18のトレンチ17の引き出し部に、厚いトレンチ酸化膜16を形成したので、ゲートリーク電流の発生を防止すると共に、ゲート容量を低減することができる。以下に、本実施形態によるトランジスタ及びその製造方法について、図面を参照して説明する。図2に示すように、P型の半導体基板10の表面にN型不純物をドーピングした後、半導体層をエピタキシャル成長させることにより、N型半導体層11、及びN-型半導体層12を形成する。以下において、半導体基板10はシリコン単結晶基板であり、N型半導体層11及びN-型半導体層12はシリコン単結晶半導体層であるとして説明するが、これに限られるものではない。次に、N-型半導体層12上に、シリコン酸化膜13A及びシリコン窒化膜14を、この順で形成する。次に、図3に示すように、シリコン窒化膜14上に、開口部M1を有したレジスト層R1を形成する。このレジスト層R1をマスクとして、シリコン酸化膜13A及びシリコン窒化膜14、N-型半導体層12をエッチングすることにより、N-型半導体層12にトレンチ状の凹部15を形成する。その後、レジスト層R1は除去される。この時のエッチングは、Cl2ガスを用いたプラズマエッチングであることが好ましい。次に、図4に示すように、凹部15内を含むシリコン窒化膜14上に、CVD法によりシリコン酸化膜16Aを形成する。その後、図5に示すように、シリコン窒化膜14をエッチングストッパーとして、シリコン酸化膜16Aに対して、CMPChemicalMechanicalEtching処理を行う。これにより、シリコン酸化膜16Aは、シリコン窒化膜14と同じ表面に至るまで除去され、凹部15内のみ残存して、トレンチ酸化膜16になる。次に、図6に示すように、凹部15内のトレンチ酸化膜16に対してウェットエッチングを行い、その表面をシリコン酸化膜13Aの表面と同じに至るまで除去しておくことが平坦化の上で好ましい。その後、開口部M2を有したレジスト層R2を形成する。開口部M2は、平面的には短辺と長辺を有する複数の長方形である。開口部M2の一方の端は、トレンチ酸化膜16上に位置している。次に、図7に示すように、レジスト層R2をマスクとして、開口部M2内のシリコン酸化膜13A、シリコン窒化膜14をエッチングして除去する。これにより、開口部M2内ではN-型半導体層12が露出される。次に、図8に示すように、レジスト層R2をマスクとして、N-型半導体層12をエッチングし、開口部M2に対応して、トレンチ17を形成する。トレンチ17の深さは、凹部15の深さよりも浅いことが好ましい。好ましくは、トレンチ17の深さは約1μmであり、その長辺は約50μm、その短辺は約0.5μmである。また、好ましくは、トレンチ酸化膜16における垂直方向の膜厚即ち凹部15の深さは約1.2μmであり、トレンチ酸化膜16におけるトレンチ17の長辺方向に沿った膜厚は約2μmである。なお、トレンチ17を形成するためのエッチングは、SF6またはCl2ガスを用いたプラズマエッチングであることが好ましい。次に、レジスト層R2、シリコン窒化膜14、及びシリコン酸化膜13Aの除去後、図9に示すように、熱酸化処理を行い、トレンチ17内を含むN-型半導体層12の表面上にゲート酸化膜13Bを形成する。シリコン酸化膜13Bの膜厚は、トレンチ酸化膜16の膜厚よりも薄い。好ましくは、シリコン酸化膜13Bの膜厚は、約20nmである。次に、図10に示すように、ゲート酸化膜13B及びトレンチ酸化膜16を覆うポリシリコン層18Pを形成し、ポリシリコン層18Pに不純物のドーピングを行う。この不純物は、N型の不純物であることが好ましい。その後、図11に示すように、ポリシリコン層18P上であってトレンチ酸化膜16と一部重畳する領域に、レジスト層R3を形成する。次に、レジスト層R3をマスクとして、ポリシリコン層18Pに対してエッチングを行うことにより、各トレンチ17からトレンチ酸化膜16上に延びるゲート電極18を形成する。ゲート電極18は、トレンチ17の外のトレンチ酸化膜16上で互いに接続されている。このエッチングは、Cl2ガスを用いたプラズマエッチングであることが好ましい。その後、レジスト層R3は除去される。次に、図12に示すように、N-型半導体層12において、各トレンチ17の周囲に、垂直方向にP型の不純物をイオン注入することで、P型のボディ層19を形成する。さらに、ボディ層19の表面に、各トレンチ17の長辺方向に沿ってN型の不純物をイオン注入することにより、N型のソース層21を形成する。なお、ボディ層19とソース層21の活性化や不純物分布を調整するために、熱処理を行うことが好ましい。次に、図13に示すように、ゲート酸化膜13B及びゲート電極18を覆う層間絶縁膜24を形成する。層間絶縁膜24上には、層間絶縁膜24に設けられたコンタクトホールH1を通してゲート電極18と接続される配線層25が形成される。また、層間絶縁膜24上には、ゲート酸化膜13B及び層間絶縁膜24に設けられたコンタクトホールH2を通してソース層21と接続されるソース電極23が形成される。こうして完成したトランジスタでは、配線層25からゲート電極18に閾値以上の電位が印加されると、トレンチ17の側壁のボディ層19の表面がN型に反転してチャネルが形成される。これにより、ソース電極23と、ドレインDとなるN-型半導体層12及びN型半導体層11の間に電流を流すことができる。そして、トレンチ酸化膜16を形成したことにより、ゲート電極18の引き出し部18Sにおいてゲート電極18とN-型半導体層12の角部12Cとの距離が長く確保されるため、ゲートリーク電流の発生が防止されると共に、ゲート容量ゲート電極18を上部電極とし、ゲート酸化膜13B及びトレンチ酸化膜16を容量絶縁膜とし、N-型半導体層12を下部電極とするを低減することができる。なお、本実施形態の変形例として、図14に示すように、ドレイン引き出し部26及びドレイン電極27を形成してもよい。この場合、層間絶縁膜24を形成する前に、N-型半導体層12に開口部12Hを形成して、その開口部12H内に絶縁膜28を形成し、ドレイン引き出し部26を埋め込む。その後、層間絶縁膜24を形成し、層間絶縁膜24を貫通する貫通孔H3を形成し、その貫通孔H3内にドレイン引き出し部26と接続されたドレイン電極27を形成する。また、本実施形態の他の変形例として、ゲート電極18は、図1のようにトレンチ酸化膜16上で互いに接続されずに、図15の平面図に示すように、トレンチ17毎に分離されて孤立するように形成されてもよい。その他の構成は図1と同様である。これにより、ポリシリコン層18Pに対するエッチングがプラズマエッチングである場合において、そのポリシリコン層18Pからなるゲート電極18の面積が小さくなるため、ゲート電極18に対するプラズマダメージを抑えることができる。従って、トランジスタの信頼性を向上させることができる。さらにトランジスタの信頼性を向上させるため、図15の構成に加えて、図16の平面図に示すように、トレンチ酸化膜16についてもトレンチ17毎即ち分離されたゲート電極18毎に分離されて孤立するように形成されてもよい。これにより、熱処理時のトレンチ酸化膜16の熱膨張によるN-型半導体層12の結晶欠陥の発生を抑えることができる。[第1の参考例]本発明の第1の参考例について図面を参照して説明する。図17は本発明の第1の参考例によるトランジスタ及びその製造方法を説明する平面図である。また、図18A乃至図27Aは、図17のC-C線に沿った断面図であり、図18B乃至図27Bは、図17のD-D線に沿った断面図である。図17乃至図27において、図1乃至図16と同じ構成要素については同一の符号を付している。このトランジスタでは、図27に示すように、トレンチ酸化膜16の代わりに、LOCOS酸化膜33Lを用いた構造になっている。その他の構成は基本的には上記実施形態と同じである。以下に、第1の参考例によるトランジスタ及びその製造方法について、図面を参照して説明する。図18に示すように、上記実施形態と同様にして、半導体基板10上にN型半導体層11及びN-型半導体層12を形成する。次に、N-型半導体層12上に、シリコン酸化膜33Aを形成する。その後、シリコン酸化膜33A上に、開口部M4を有したレジスト層R4を形成する。次に、図19に示すように、レジスト層R4をマスクとして、開口部M4内のシリコン酸化膜33Aに対してエッチングを行い、それを除去する。これにより、開口部M2内ではN-型半導体層12が露出される。次に、図20に示すように、レジスト層R4をマスクとして、N-型半導体層12に対してエッチングを行い、トレンチ34を形成する。次に、レジスト層R4及びシリコン酸化膜33Aの除去後、図21に示すように、熱酸化処理により、トレンチ34内にゲート酸化膜33Bを形成する。好ましくは、ゲート酸化膜33Bの膜厚は、約20nmである。次に、図22に示すように、CVD法により、シリコン酸化膜33Bを覆ってシリコン窒化膜35を形成し、そのシリコン窒化膜35をエッチバックする。これにより、トレンチ34の側壁のゲート酸化膜33B上にシリコン窒化膜35を残存させる。次に、図23に示すように、シリコン窒化膜35をマスクとした熱酸化処理により、トレンチ34の底部、トレンチ34の外側の端部を覆うLOCOS酸化膜33Lを形成する。LOCOS酸化膜33Lの膜厚は、元のゲート酸化膜33Bの膜厚よりも厚くなる。次に、図24に示すように、ゲート酸化膜33B及びLOCOS酸化膜33Lを覆うポリシリコン層36Pを形成し、それに対して不純物のドーピングを行う。この不純物は、N型の不純物であることが好ましい。その後、図25に示すように、ポリシリコン層36P上であってLOCOS酸化膜33Lと一部重畳する領域に、レジスト層R5を形成する。次に、レジスト層R5をマスクとして、ポリシリコン層36Pに対してエッチングを行うことにより、各トレンチ34から、その外のLOCOS酸化膜33L上に延びるゲート電極36を形成する。ゲート電極36は、トレンチ34の外のLOCOS酸化膜33L上で互いに接続されている。その後、レジスト層R5は除去される。次に、図26に示すように、N-型半導体層12の表面に、上記実施形態と同様に、ボディ層19及びソース層21を形成する。次に、図27に示すように、LOCOS酸化膜33L及びゲート電極36を覆う層間絶縁膜24を形成する。層間絶縁膜24上には、層間絶縁膜24に設けられたコンタクトホールH1を通してゲート電極36と接続される配線層25が形成される。また、層間絶縁膜24上には、層間絶縁膜24及びLOCOS酸化膜33Lに設けられたコンタクトホールH2を通してソース層21と接続されるソース電極23が形成される。こうして完成したトランジスタでは、上記実施形態と同様に、配線層25からゲート電極36に閾値以上の電位が印加されると、トレンチ34の側壁のボディ層19の表面がN型に反転してチャネルが形成される。これにより、ソース電極23と、ドレインDとなるN-型半導体層12及びN型半導体層11の間に電流を流すことができる。なお、トレンチ34の側壁にシリコン窒化膜35を残すことで、ゲート酸化膜33Bの厚さを補って、信頼性向上を図ることができるが、低閾値化を図りたい場合にはシリコン窒化膜35を除去してもよい。そして、LOCOS酸化膜33Lを形成したことにより、ゲート電極36の引き出し部36Sにおいてゲート電極36とN-型半導体層12の角部12Cとの距離が長く確保されるため、ゲートリーク電流の発生が防止されると共に、ゲート容量ゲート電極36を上部電極とし、ゲート酸化膜33B及びLOCOS酸化膜33Lを容量絶縁膜とし、N-型半導体層12を下部電極とするを低減することができる。なお、第1の参考例の変形例として、上記実施形態の図14に示したものと同様に、ドレイン引き出し部26及びドレイン電極27を形成してもよい。この場合、層間絶縁膜24を形成する前に、N-型半導体層12に開口部12Hを形成して、その開口部12H内に絶縁膜28を形成し、ドレイン引き出し部26を埋め込む。その後、層間絶縁膜24を形成し、層間絶縁膜24を貫通する貫通孔H3を形成し、その貫通孔H3内にドレイン引き出し部26と接続されたドレイン電極27を形成する。また、第1の参考例の他の変形例として、ゲート電極36は、上記実施形態の図15に示したものと同様に、トレンチ34毎に分離されて孤立するように形成されてもよい。この場合においても上記実施形態と同等の効果を得ることができる。[第2の参考例]本発明の第2の参考例について図面を参照して説明する。このトランジスタの概略の平面構成については、図17と同様である。以下に、第2の参考例によるトランジスタ及びその製造方法について、図面を参照して説明する。図28A乃至図34Aは、図17のC-C線に沿った断面図であり、図28B乃至図34Bは、図17のD-D線に沿った断面図である。図17、図28乃至図34において、図17乃至図27と同様の構成要素については同一の符号を付す。図28に示すように、上記実施形態と同様にして、半導体基板10上にN型半導体層11及びN-型半導体層12を形成する。N-型半導体層12上には、ハードマスクとして開口部41Mを有したシリコン酸化膜41を形成する。好ましくは、シリコン酸化膜41の厚さは、約100nmである。次に、シリコン酸化膜41をハードマスクとして、N-型半導体層12に対してエッチングを行い、開口部41Mに対応して、短辺と長辺を有したトレンチ44を形成する。その後、シリコン酸化膜41を除去する。次に、図29に示すように、トレンチ44内のN-型半導体層12の表面に対して熱酸化処理を行い、ゲート酸化膜45を形成する。好ましくは、この時点におけるゲート酸化膜45の厚さは、約20nmである。その後、ゲート酸化膜45を貫通してN-型半導体層12の中にアルゴン等の不純物を斜めイオン注入する。この斜めイオン注入では、トレンチ44の長辺に沿った方向と短辺に沿った方向から、半導体基板10の水平面に対して約10度~45度の入射角を以ってイオン注入が行われることが好ましい。この入射角は、更に好ましくは、半導体基板10の水平面に対して約30度である。また、不純物がアルゴンである場合、イオン注入のドーズ量は、1×1016/cm2であり、加速ネルギーは約40KeVであることが好ましい。このようなイオン注入は、例えば、トレンチ44の長辺方向に沿って、第1の斜めイオン注入が行われた後、それとは逆向きに第2の斜めイオン注入が行われる。次に、トレンチ44の短辺方向に沿って、第3の斜めイオン注入が行われた後、それとは逆向きに第4の斜めイオン注入が行われる。なお、上記以外の手順として、第1乃至第4の斜めイオン注入のうちいずれか又は全ては同時に行われてもよい。第1及び第2の斜めイオン注入により、トレンチ44の側面及び底面のN-型半導体層12、トレンチ44に隣接したN-型半導体層12の表面に不純物注入層が形成される。一方、第3及び第4の斜めイオン注入によれば、トレンチ44の側面上方のN-型半導体層12とトレンチ44に隣接したN-型半導体層12の表面に不純物注入層が形成される。即ち、第3及び第4の斜めイオン注入では、トレンチ44の側面の下方、及び底面には不純物は導入されないことになる。次に、熱酸化処理を行うことにより、ゲート酸化膜45を形成する。ここで、前の工程で不純物がイオン注入された領域のみが増速酸化されることになる。これにより、図30Aに示すように、ゲート酸化膜45のうち、N-型半導体層12の表面上の領域、トレンチ44内の長辺方向に沿った底部、トレンチ44内の短辺方向に沿った側壁では、イオンが十分に注入されているため、厚い酸化膜となる。一方、図30Bに示すように、ゲート酸化膜45のうち、トレンチ44の長辺方向に沿った側壁の上部即ちトレンチ44の開口部近傍では、イオンが十分に注入されているため厚い酸化膜となるが、それより下部の側壁では厚い酸化膜とはならない。ゲート酸化膜45のうち、厚い酸化膜となる領域の厚さは、他の領域の厚さの約10~150大きくなり、好ましくは約30以上大きくなる。次に、図31に示すように、ゲート酸化膜45を覆うようにして、ポリシリコン層46Pを形成し、それに対して不純物のドーピングを行う。この不純物は、N型の不純物であることが好ましい。その後、図32に示すように、ポリシリコン層46P上であって厚いゲート酸化膜45と一部重畳する領域に、レジスト層R6を形成する。次に、レジスト層R6をマスクとして、ポリシリコン層46Pに対してエッチングを行うことにより、各トレンチ44から、その外のゲート酸化膜45上に延びるゲート電極46を形成する。ゲート電極46は、第1の参考例におけるゲート電極36と同様に、トレンチ44の外のゲート酸化膜45上で互いに接続されている。その後、レジスト層R6は除去される。次に、図33に示すように、上記実施形態と同様に、N-型半導体層12において、各トレンチ44の周囲にボディ層19及びソース層21を形成する。さらに、図34に示すように、ゲート酸化膜45及びゲート電極46を覆う層間絶縁膜24を形成する。層間絶縁膜24上には、層間絶縁膜24に設けられたコンタクトホールH1を通してゲート電極46と接続される配線層25が形成される。また、層間絶縁膜24上には、ゲート酸化膜45及び層間絶縁膜24に設けられたコンタクトホールH2を通してソース層21と接続されるソース電極23が形成される。こうして完成したトランジスタでは、上記実施形態と同様に、配線層25からゲート電極46に閾値以上の電位が印加されると、トレンチ44の側壁のボディ層19の表面がN型に反転してチャネルが形成される。これにより、ソース電極23とドレインDとなるN-型半導体層12及びN型半導体層11の間に電流を流すことができる。そして、トレンチ44内の短辺方向に沿った側壁におけるゲート酸化膜45は厚い酸化膜となるため、ゲート電極46の引き出し部46Sにおいてゲート電極46とN-型半導体層12の角部12Cとの距離が長く確保され、ゲートリーク電流の発生が防止されると共に、ゲート容量ゲート電極46、ゲート酸化膜45、及びN-型半導体層12からなるを低減することができる。同様に、トレンチ44の長辺方向に沿った側壁の上部即ちトレンチ44の開口部近傍におけるゲート酸化膜も厚い酸化膜となるため、より確実に、ゲートリーク電流の発生が防止されると共に、ゲート容量を低減することができる。一方、トレンチ44の長辺方向に沿った側壁の下部のゲート酸化膜45は、比較的薄いため、トランジスタの閾値を小さくすることができる。なお、第2の参考例の変形例として、上記実施形態の図14に示したものと同様に、ドレイン引き出し部26及びドレイン電極27を形成してもよい。この場合、層間絶縁膜24を形成する前に、N-型半導体層12に開口部12Hを形成して、その開口部12H内に絶縁膜28を形成し、ドレイン引き出し部26を埋め込む。その後、層間絶縁膜24を形成し、層間絶縁膜24を貫通する貫通孔H3を形成し、その貫通孔H3内にドレイン引き出し部26と接続されたドレイン電極27を形成する。また、第2の参考例の他の変形例として、ゲート電極46は、上記実施形態の図15に示したものと同様に、トレンチ44毎に分離されて孤立するように形成されてもよい。この場合においても上記実施形態と同等の効果を得ることができる。なお、本発明は上記実施形態に限定されることなく、その要旨を逸脱しない範囲で変更が可能であることは言うまでもない。例えば、Nチャネル型のトランジスタについて説明したが、本発明は、Pチャネル型のトランジスタについても、ソース層、ボディ層等の導電型を逆導電型に変更することにより、適用することができる。また、本発明は、トレンチゲート型のIGBTなどの埋め込みゲート電極を有するデバイスにも適用することができる。