"クロック入力端子とデータ入力端子とを有するフリップフロップ装置において、クロック立上り時のデータとクロック立下り時のデータとを取り込んで比較し、同じであれば真正データと判断して該真正データに応じた出力を出すよう動作し、異なっていれば該動作をせず従前の出力を維持するよう構成したことを特徴とするフリップフロップ装置。クロック入力端子とデータ入力端子とを有するフリップフロップ装置において、クロック立上り時のデータとクロック立下り時のデータとを取り込んで比較し、同じであれば真正データと判断して該真正データに応じた出力を出すよう動作し、異なっていれば該動作をせず従前の出力を維持するよう構成すると共に、立上りと立下りでデータが異なるときに警告信号を出力する回路を付加したことを特徴とするフリップフロップ装置。クロック立上り時にはデータ入力端子のデータを取り込む立上りエッジデータ取込回路と、該立上りエッジデータ取込回路の出力を保持する第1のデータ一時保持部とを具えた立上り時データ処理回路と、クロック立下り時にはデータ入力端子のデータを取り込む立下りエッジデータ取込回路と、該立下りエッジデータ取込回路の出力と前記第1のデータ一時保持部の出力とを用いて、立上り時のデータと立下り時のデータとが同じか否かを判別するデータ値異同判別部と、該データ値異同判別部の出力を保持する第2のデータ一時保持部とを具え、該第2のデータ一時保持部の出力とその反転出力とを出力として取り出すよう構成したことを特徴とするフリップフロップ装置。クロック立下り時にはデータ入力端子のデータを取り込む立下りエッジデータ取込回路と、該立下りエッジデータ取込回路の出力を保持する第1のデータ一時保持部とを具えた立下り時データ処理回路と、クロック立上り時にはデータ入力端子のデータを取り込む立上りエッジデータ取込回路と、該立上りエッジデータ取込回路の出力と前記第1のデータ一時保持部の出力とを用いて、立下り時のデータと立上り時のデータとが同じか否かを判別するデータ値異同判別部と、該データ値異同判別部の出力を保持する第2のデータ一時保持部とを具え、該第2のデータ一時保持部の出力とその反転出力とを出力として取り出すよう構成したことを特徴とするフリップフロップ装置。請求項3または4記載のフリップフロップ装置において、立上りエッジデータ取込回路からの出力および立下りエッジデータ取込回路からの出力を用い、クロックの立上り時または立下り時にノイズが入力して来た場合に導通し、それ以外の場合は非導通となるようにしたノイズ検知時導通部と、データにノイズが入っていない真正なデータが入力した場合に導通し、それ以外の場合は非導通となるようにしたノイズ未検知時導通部とを直列接続し、その直列接続点からノイズ検知出力を取り出すよう構成したノイズ検知回路を付加したことを特徴とするフリップフロップ装置。請求項5記載のフリップフロップ装置におけるノイズ検知時導通部を、クロックの立上り時にノイズが入力して来た場合に導通し、それ以外の場合は非導通となる立上り時ノイズ検知導通部と、立下り時にノイズが入力して来た場合に導通し、それ以外の場合は非導通となる立下り時ノイズ検知導通部とを並列接続して構成したことを特徴とするフリップフロップ装置。問題点データを入力する端子には、何らかの原因によりノイズが混じって入って来ることがある。ところが、前記した図5のフリップフロップ装置では、そのノイズが丁度クロックの立上り時点に存在していると、それを真正なデータだと誤認して取り込んでしまい、そのノイズの値を出力しかつ保持をするため、誤動作を起こすという問題点があった。図6のフリップフロップ装置では、ノイズが丁度クロックの立下り時点に存在していると、同様に、真正なデータだと誤認して取り込んでしまっていた。問題点の説明1まず図5のフリップフロップ装置について説明する。図52のノイズ71は、クロックCの立上り時刻t5において発生しているノイズであり、その値D5はハイである。従って、図51のフリップフロップ装置61は、ハイの真正データが入力された時と同様に動作し、出力QPとしてハイを出力しハイの波形75を発生、出力QPBとしてローを出力するローの波形78を発生。これらはノイズ71で発生してしまった出力であるから、間違った出力である。次の立上り時刻t7におけるデータの値D7はローであるので、フリップフロップ装置61の出力QPはローでありハイの波形75をローに下げる、出力QPBはハイとなるローの波形78をハイに上げる。なお、ノイズ72は、クロックCの立上り時刻に発生しているノイズではないので、フリップフロップ装置61の出力は変化しない。つまり、このときフリップフロップ装置61は、ハイの真正データが入力して来たとして動作することはない。2次に図6のフリップフロップ装置について説明する。図62のノイズ72は、クロックCの立下り時刻t8において発生しているノイズであり、その値D8はハイである。従って、図61のフリップフロップ装置81は、ハイの真正データが入力された時と同様に動作し、出力QNとしてハイを出力しハイの波形91を発生、出力QNBとしてローを出力するローの波形94を発生。これらはノイズ72で発生してしまった出力であるから、間違った出力である。次の立下り時刻t10におけるデータの値D10はハイであるので、フリップフロップ装置81はそれを取り込んで出力QNとしてハイを出力しハイの波形92を発生しハイが続行する、出力QNBとしてローを出力するローの波形95を発生しローが続行する。なお、ノイズ71は、クロックCの立下り時刻に発生しているノイズではないので、フリップフロップ装置81の出力は変化しない。つまり、このときフリップフロップ装置81は、ハイの真正データが入力して来たとして動作することはない。本発明は、以上のような問題点を解決することを課題とするものである。前記課題を解決するため、本発明のフリップフロップ装置では、クロック入力端子とデータ入力端子とを有するフリップフロップ装置において、クロック立上り時のデータとクロック立下り時のデータとを取り込んで比較し、同じであれば真正データと判断して該真正データに応じた出力を出すよう動作し、異なっていれば該動作をせず従前の出力を維持するよう構成することとした。なお、上記のような構成に、立上りと立下りでデータが異なるときに警告信号を出力する回路を付加することも出来る。前記のような本発明のフリップフロップ装置は、具体的には、クロック信号として正パルスまず立上り、次に立下るという順番のパルスを用いる場合と、負パルスまず立下り、次に立上るという順番のパルスを用いる場合とに対応させて構成することが出来る。正パルスに対応させる場合、クロック立上り時にはデータ入力端子のデータを取り込む立上りエッジデータ取込回路と、該立上りエッジデータ取込回路の出力を保持する第1のデータ一時保持部とを具えた立上り時データ処理回路と、クロック立下り時にはデータ入力端子のデータを取り込む立下りエッジデータ取込回路と、該立下りエッジデータ取込回路の出力と前記第1のデータ一時保持部の出力とを用いて、立上り時のデータと立下り時のデータとが同じか否かを判別するデータ値異同判別部と、該データ値異同判別部の出力を保持する第2のデータ一時保持部とを具え、該第2のデータ一時保持部の出力とその反転出力とを出力として取り出すよう構成することが出来る。負パルスに対応させる場合、クロック立下り時にはデータ入力端子のデータを取り込む立下りエッジデータ取込回路と、該立下りエッジデータ取込回路の出力を保持する第1のデータ一時保持部とを具えた立下り時データ処理回路と、クロック立上り時にはデータ入力端子のデータを取り込む立上りエッジデータ取込回路と、該立上りエッジデータ取込回路の出力と前記第1のデータ一時保持部の出力とを用いて、立下り時のデータと立上り時のデータとが同じか否かを判別するデータ値異同判別部と、該データ値異同判別部の出力を保持する第2のデータ一時保持部とを具え、該第2のデータ一時保持部の出力とその反転出力とを出力として取り出すよう構成することが出来る。また、前記したフリップフロップ装置には、立上りエッジデータ取込回路からの出力および立下りエッジデータ取込回路からの出力を用い、クロックの立上り時または立下り時にノイズが入力して来た場合に導通し、それ以外の場合は非導通となるようにしたノイズ検知時導通部と、データにノイズが入っていない真正なデータが入力した場合に導通し、それ以外の場合は非導通となるようにしたノイズ未検知時導通部とを直列接続し、その直列接続点からノイズ検知出力を取り出すよう構成したノイズ検知回路を付加することが出来る。なお上記のノイズ検知時導通部は、具体的には、クロックの立上り時にノイズが入力して来た場合に導通し、それ以外の場合は非導通となる立上り時ノイズ検知導通部と、立下り時にノイズが入力して来た場合に導通し、それ以外の場合は非導通となる立下り時ノイズ検知導通部とを並列接続して構成することが出来る。本発明のフリップフロップ装置によれば、1つのクロック信号を形成する立上りと立下りの各時点でのデータ値論理値ハイ,ローが同じであるかどうかをまず判別し、同じである場合ハイとハイの場合、あるいはローとローの場合には真正データとして取込み、異なっている場合には真正データではないとして取込まないようにした。そのため、ノイズを真正データと誤認して動作することがないようになった。またノイズ検知回路を付加した場合には、ノイズが入力して来たことを検知することが出来る。以下、本発明の実施形態を図面に基づいて詳細に説明する。第1の実施形態図1は、本発明の第1の実施形態のフリップフロップ装置である。符号は図5のものに対応し、1はフリップフロップ装置、2,3は入力端子、4,5は出力端子である。Q,QBはフリップフロップ装置1の出力であり、100~103はそれらの波形である。入力端子2にはクロックCが入力され、入力端子3にはデータDが入力される。フリップフロップ装置1は、入力して来たデータが真正データか否かを判別し、真正データであった場合のみ正式入力として扱い、出力端子4,5にそれぞれQ,QBを出力する回路であるなお、QBはQの反転出力。その構成の具体例は図2に示す後で詳しく説明する。図12は、フリップフロップ装置1の動作を説明する図である。ここでは動作の概要を説明しておく動作の詳細は図2のところで説明する。本発明では1つのクロック信号を形成する立上り時刻と立下り時刻の両方におけるデータを読込み、それらの値論理値ハイ,ローが同じか否かを判別する。なお、図1の例は、クロックとして、図12に示すように、正パルス信号先ず立上り,次に立下るという順に変化するパルス信号を使う場合の例である。以下、クロックの順を追って説明する。1クロックC1...t1~t2まず時刻t1で立上り、時刻t2で立下っているクロックC1に注目する。このクロックの時にはハイの真正データ70が入力して来ているとする。立上り時刻t1のデータ値D1はハイであり、立下り時刻t2のデータ値D2もハイである。両者は共にハイであるから同じである。両者が同じ場合には、フリップフロップ装置1は真正データが入力して来たとして動作する。この場合、ハイが入力されたから、出力Qとしてハイを出力しハイの波形100を発生、出力QBとしてローを出力するローの波形102を発生。2クロックC2...t3~t4クロックC2の時にはローの真正データが入力して来ているとする。立上り時刻t3のデータ値D3はローであり、立下り時刻t4のデータ値D4もローである。両者は共にローであるから同じである。両者が同じ場合には、フリップフロップ装置1は真正データが入力して来たとして動作する。この場合、ローが入力されたから、出力Qとしてローを出力し波形100をローに下げる、出力QBとしてハイを出力する波形102をハイに上げる。3クロックC3...t5~t6クロックC3の立上り時刻t5には丁度ノイズ71が入力して来ているとする。その時のデータ値D5はハイである。立下り時刻t6には既にノイズ71は消滅しているとする。その時のデータ値D6はローである。両者を比べると、一方はハイ他方はローであるから異なっている。両者が異なっている場合には、フリップフロップ装置1は、真正データが入力されたとの動作はしないつまり入力は無かった入力に変化なしとの対応をする。従って、出力Q,QBは以前の値を維持する。4クロックC4...t7~t8クロックC4の立上り時刻t7のデータ値D7はローであるとする。しかし、立下り時刻t8には丁度ノイズ72が入力して来ているとする。その時のデータ値D8はハイである。両者を比べると、一方はロー他方はハイであるから異なっている。両者が異なっている場合には、フリップフロップ装置1は、真正データが入力されたとの動作はしないつまり入力は無かった入力に変化なしとの対応をする。従って、出力Q,QBは以前の値を維持する。クロックC5の場合はクロックC1の場合と同じであり、クロックC6の場合はクロックC2の場合と同じであるので、説明は省略する。以上述べたことより明らかなように、ノイズ71,72が入力して来ても、フリップフロップ装置1は誤って動作することはない。ここまでの説明では、説明の便宜上、クロック信号は正パルス信号先ず立上り、次に立下るという順番のパルスと、正パルスのノイズ信号ハイレベルのノイズ信号を仮定して説明して来た。しかし、本発明はクロック信号が負パルス信号先ず立下り、次に立上るという順番のパルスや、負パルスのノイズ信号ローレベルのノイズ信号の場合にも、同様にして説明することが出来る。以下でも正パルスのクロック信号と、正パルスのノイズ信号の場合を仮定して説明するが、負パルスの場合についても同様である。なお、本発明は、ダブルエッジトリガあるいはデュアルエッジトリガとも呼ばれるのフリップフロップとは本質的に相違している。ダブルエッジトリガフリップフロップでは、クロック信号の立上りおよび立下りのそれぞれにおいて、独立してデータ合計2つのデータを取り込んでいるのに対し、本発明ではクロック信号の立上りと立下りの2つ1組でデータの真偽判別をし、真正データと判別されたときにそのデータ合計1つのデータを取り込んで出力するものであるからである。ダブルエッジトリガフリップフロップにより図52と同じ時点t1,t3,t5,...でデータを読み込もうとすれば、そのダブルエッジトリガのクロック波形は、次のようなものとされる。即ち、時刻t1でハイに立上り時刻t1から時刻t3までハイを維持し、時刻t3でローに立下り、時刻t3からt5まではローを維持し、時刻t5でまたハイに立上り、時刻t7でローに立下るということが繰り返される波形である図52に記されているクロックと比べると、相当幅広の波形であり、クロックの周波数は半分である。。そして、その波形の立上り時刻t1ではデータD1が取り込まれ、立上り時刻t3ではデータD3が取り込まれる。そもそもダブルエッジトリガは、クロックの周波数を半分にし、CMOS半導体回路の消費電力をほぼ半減することを主たる目的としている。半減できる理由は次の通りである。CMOS半導体回路の消費電力Pは、P=CL×VDD2×fCLは負荷容量、VDDは電源電圧、fはクロック周波数で表され、スイッチング時の負荷容量の充放電により電力が消費される。従って、立上り或いは立下りの一方のエッジのみを利用してデータの取込みを行っていたのを、立上りと立下りの両方のエッジを使って行うことにすれば、同一動作をさせるのにクロックの周波数は半分にしてよい。すると、充放電の回数は半分となり、消費電力をほぼ半減することが出来る。次に、図1中のフリップフロップ装置1の中身の構成,動作について説明する。1フリップフロップ装置1の構成図2は、第1の実施形態の具体例を示す図であり、図1中のフリップフロップ装置1の1例を示す図である。符号は図1のものに対応し、11は立上り時データ処理回路、12は立上りエッジデータ取込回路、13はインバータ、14は出力確認部、15~18はMOSトランジスタ、19は出力端子、20はデータ一時保持部、21,22はインバータ、23は立下りエッジデータ取込回路、24はインバータ、25はデータ値異同判別部、26~31はMOSトランジスタ、32は出力端子、33はデータ一時保持部、34~36はインバータである。立上り時データ処理回路11は、クロック信号の立上り時点でのデータを読み込んで、所定の処理をするための回路である。立上り時データ処理回路11は、立上りエッジデータ取込回路12とインバータ13と出力確認部14とデータ一時保持部20とから構成される。立上りエッジデータ取込回路12は、入力端子2からクロックCの立上りエッジが入力された時点で、入力端子3からのデータDを取込み、その値に応じて出力EPとEPBを出力する回路である。図11に、立上りエッジデータ取込回路12の一例を示す。これは4個のNAND回路を用いて構成した例である。立上りエッジデータ取込回路12は、公知の立上りエッジトリガフリップフロップの1段目のエッジ検出兼データ取込み回路を使って実現できる。クロックCの立上りエッジの瞬間にデータDの値がハイの時には、出力EPはハイになり、出力EPBはローになる。また、クロックCの立上りエッジの瞬間にデータDの値がローの時には、出力EPはローになり、出力EPBはハイになる。この立上りエッジ以降のクロックCがハイの期間は、出力EPとEPBの値は変化しない。即ち、データDの取込みは行われない。これ以外のクロックCの期間、即ちクロックCの立下りエッジの瞬間とクロックCがローの期間は、出力EPとEPBは共にハイとなっている。なお、図11の回路では、出力EPとEPBは共にローにはならない。このように、立上りエッジデータ取込回路12は、クロック信号の立上りエッジ時点でのデータ信号を新たに取込み、保持する。出力確認部14は、取り込まれた値が立上りエッジで取り込まれた値か否かを確認する部分である。ここは、例えば4つのMOSトランジスタ15~18を直列接続し、その上端は電源VDDに接続し、下端はアースに接続し、中央の接続点より出力を取り出すよう構成されるCエレメント回路を利用。上2つのMOSトランジスタ15,16は、ゲートに状態表示記号小さな○が付けられていることから分かるように、これらが能動状態オンとされるのはゲートにローが印加された時であるPMOSトランジスタ。下の2つのMOSトランジスタ17,18は、状態表示記号は付けられていないから、これらが能動状態とされるのはゲートにハイが印加された時であるNMOSトランジスタ。前記した出力EPがMOSトランジスタ15,18のゲートに印加され、出力EPBがインバータ13で反転され、MOSトランジスタ16,17のゲートに印加される。出力確認部14の出力は、直列接続の中央の接続点MOSトランジスタ16,17の接続点から出力端子19へと取り出される。出力端子19の出力値がハイとなるのは、上の2つのMOSトランジスタ15,16がオンし、下の2つのMOSトランジスタ17,18がオフとなるときである。出力端子19の出力値がローとなるのは、上の2つのMOSトランジスタ15,16がオフし、下の2つのMOSトランジスタ17,18がオンとなるときである。これらのMOSトランジスタの入力が上記以外の場合は、出力端子19はフローティング状態ハイでもローでもない状態になる。データ一時保持部20は、出力確認部14の出力データ論理値を取り込み、そのデータを保持する部分である。ここは、例えばインバータ21,22をループ状に接続して構成される。このように構成した場合、出力端子19から入って来たデータを反転した出力を出し続ける形で保持される仮に出力端子19のデータがハイであれば、データ一時保持部20はそれを反転したローを出力し続ける形で保持される。データ一時保持部20により保持されるデータは、その後、出力端子19から前回とは異なる論理値のデータが入って来るまで、変わらない。立下りエッジデータ取込回路23は、入力端子2からクロックCの立下りエッジが入力された時点で、入力端子3からのデータDを取込み、その値に応じて出力ENとENBを出力する回路である。図12に、立下りエッジデータ取込回路23の一例を示す。これは4個のNOR回路を用いて構成した例である。立下りエッジデータ取込回路23は、公知の立下りエッジトリガフリップフロップの1段目のエッジ検出兼データ取込み回路を使って実現できる。クロックCの立下りエッジの瞬間にデータDの値がハイの時には、出力ENはハイになり、出力ENBはローになる。また、クロックCの立下りエッジの瞬間にデータDの値がローの時には、出力ENはローになり、出力ENBはハイになる。この立下りエッジ以降のクロックCがローの期間は、出力ENとENBの値は変化しない。即ち、データDの取込みは行われない。これ以外のクロックCの期間、即ちクロックCの立上りエッジの瞬間とクロックCがハイの期間は、出力ENとENBは共にローとなっている。なお、図12の回路では、出力ENとENBは共にハイにはならない。このように、立下りエッジデータ取込回路23は、クロック信号の立下りエッジ時点でのデータ信号を新たに取込み、保持する。データ値異同判別部25は、クロックCの立上り時と立下り時に取り込んだデータDの値論理値が、異なるか同じかを判別する部分である。ここは、例えば6つのMOSトランジスタ26~31を直列接続し、その上端は電源VDDに接続し、下端はアースに接続し、中央の接続点より出力を取り出すよう構成されるCエレメント回路を利用。上3つのMOSトランジスタ26~28は、ゲートに状態表示記号小さな○が付けられているから、これらが能動状態オンとされるのはゲートにローが印加された時である。下の3つのMOSトランジスタ29~31は、状態表示記号は付けられていないから、これらが能動状態とされるのはゲートにハイが印加された時である。データ一時保持部20の出力がMOSトランジスタ26,31のゲートに印加され、立下りエッジデータ取込回路23の出力ENがMOSトランジスタ27,30のゲートに印加され、出力ENBをインバータ24で反転した出力がMOSトランジスタ28,29に印加される。データ値異同判別部25の出力は、直列接続の中央の接続点MOSトランジスタ28,29の接続点から出力端子32へと取り出される。出力端子32の出力値がハイとなるのは、上の3つのMOSトランジスタ26~28がオンし、下の3つのMOSトランジスタ29~30がオフとなるときである。出力端子32の出力値がローとなるのは、上の3つのMOSトランジスタ26~28がオフし、下の3つのMOSトランジスタ29~30がオンとなるときである。これらのMOSトランジスタの入力が上記以外の場合は、出力端子32はフローティング状態ハイでもローでもない状態になる。データ一時保持部33は、データ値異同判別部25の出力データ論理値を取り込み、そのデータを保持する部分である。データ一時保持部20と同様、2つのインバータ34,35をループ状に接続して構成することが出来る。データ一時保持部33の出力端子は端子4に接続されると共に、インバータ36を経て端子5と接続される。端子4に取り出された出力が出力Qとされ、端子5に取り出された出力が出力QBとされる。これらがフリップフロップ装置1の出力である。2フリップフロップ装置1の動作2-1クロックC1の時の動作まずクロックC1の時の動作を、図12を参照しつつ説明する。立上り時刻t1のデータ値D1はハイであるから、立上りエッジデータ取込回路12の出力EPはハイ、出力EPBはローとなる。この時の出力確認部14の各MOSトランジスタのゲートへの入力は、全てハイであるEPはハイであり、ローのEPBをインバータ13で反転した値はハイだから。従って、MOSトランジスタ15,16はオフ、MOSトランジスタ17,18はオンとなる。出力端子19はアースとつながれ、電源VDDとは遮断されるから、出力端子19の出力はローとなる。それがデータ一時保持部20へ入力され、反転したハイが出力されるこの値は保持される。これがデータ値異同判別部25のMOSトランジスタ26,31のゲートに印加される。次に立下り時刻t2となる。この時のデータ値D2もハイであるから、立下りエッジデータ取込回路23の出力ENはハイ、出力ENBはローとなる。出力ENハイは、データ値異同判別部25のMOSトランジスタ27,30のゲートに印加される。また出力ENBローはインバータ24で反転されてハイにされ、MOSトランジスタ28,29のゲートに印加される。ところで、データ一時保持部20の出力ハイは立上り時刻t1から継続して保持されたままで、MOSトランジスタ26,31のゲートに印加されたままになっているから、立下り時刻t2においては、データ値異同判別部25の全てのMOSトランジスタのゲートにはハイが印加される。従って、MOSトランジスタ26~28はオフし、MOSトランジスタ29~30はオンし、出力端子32にはローが出力される。そのローはデータ一時保持部33でハイに反転されるから、端子4からの出力Qとしてはハイの出力が出て、端子5からの出力QBとしてはローの出力が出る。2-2クロックC2の時の動作クロックC2の立上り時刻t3のデータ値D3はローであるから、立上りエッジデータ取込回路12の出力EPはロー、出力EPBはハイとなる。この時の出力確認部14の各MOSトランジスタのゲートへの入力は、全てローであるEPはローであり、ハイのEPBをインバータ13で反転した値はローだから。従って、MOSトランジスタ15,16はオン、MOSトランジスタ17,18はオフとなる。出力端子19は電源VDDにつながれ、アースとは遮断されるから、出力端子19の出力はハイとなる。それがデータ一時保持部20へ入力され、反転したローが出力されるこの値は保持される。これがデータ値異同判別部25のMOSトランジスタ26,31のゲートに印加される。次に立下り時刻t4となる。この時のデータ値D4もローであるから、立下りエッジデータ取込回路23の出力ENはロー、出力ENBはハイとなる。出力ENローは、データ値異同判別部25のMOSトランジスタ27,30のゲートに印加される。また出力ENBハイはインバータ24で反転されてローにされ、MOSトランジスタ28,29のゲートに印加される。従って、立下り時刻t4においては、データ値異同判別部25の全てのMOSトランジスタのゲートにはローが印加される。従って、MOSトランジスタ26~28はオンし、MOSトランジスタ29~30はオフし、出力端子32にはハイが出力される。そのハイはデータ一時保持部33でローに反転されるから、端子4からの出力Qとしてはローの出力が出て、端子5からの出力QBとしてはハイの出力が出る。2-3クロックC3の時の動作クロックC3の立上り時刻t5のデータ値D5は、丁度ハイのノイズが出ているのでハイである。従って、立上りエッジデータ取込回路12の出力EPはハイ、出力EPBはローとなる。この時の出力確認部14の各MOSトランジスタのゲートへの入力は、全てハイであるEPはハイであり、ローのEPBをインバータ13で反転した値はハイだから。従って、MOSトランジスタ15,16はオフ、MOSトランジスタ17,18はオンとなる。出力端子19はアースにつながれ、電源VDDとは遮断されるから、出力端子19の出力はローとなる。それがデータ一時保持部20へ入力され、反転したハイが出力されるこの値は保持される。これがデータ値異同判別部25のMOSトランジスタ26,31のゲートに印加される。次に立下り時刻t6となる。この時のデータ値D6はローであるからノイズは消えている、立下りエッジデータ取込回路23の出力ENはロー、出力ENBはハイとなる。出力ENローは、データ値異同判別部25のMOSトランジスタ27,30のゲートに印加される。また出力ENBハイはインバータ24で反転されてローにされ、MOSトランジスタ28,29のゲートに印加される。従って、立下り時刻t4においては、データ値異同判別部25の上の3つのMOSトランジスタ26,27,28の各ゲートに、それぞれハイ,ロー,ローが印加され、下の3つのMOSトランジスタ29,30,31の各ゲートに、それぞれロー,ロー,ハイが印加される。出力端子32と電源VDDとの間にあるMOSトランジスタ26,27,28の内、27,28にはそれらをオンし得るゲート入力ローが印加されているが、26にはそれをオフするゲート入力ハイが印加されている。従って、出力端子32と電源VDDとの間は遮断された状態となる。出力端子32とアースとの間にあるMOSトランジスタ29,30,31の内、31にはそれをオンし得るゲート入力ハイが印加されているが、29,30にはそれらをオフするゲート入力ローが印加されている。従って、出力端子32とアースとの間も遮断された状態となる。つまり、出力端子32はフローティング状態となるので、データ一時保持部33の出力は変えられることはなく、それまでの値ロークロックC2の時はローだったが維持される。従って、端子4の出力Qもローが維持され、端子5の出力QBもハイが維持される。2-4クロックC4の時の動作クロックC3の場合との相違は、ノイズが出ている時点が立上りではなく立下りの時というだけである。従って、クロックC4の時のフリップフロップ装置1の動作は、クロックC3の場合と同様に追ってゆくことが出来る。詳細な説明は省略するが、この時も出力端子32はフローティング状態となる。結局、クロックC4の場合でも、フリップフロップ装置1からの出力Q,出力QBは変化することはなく、それまでの値出力Qロー,出力QBハイを維持する。かくしてフリップフロップ装置1は、端子Dからのデータが真正データである場合には、それに応じた出力を出すが、ノイズであった場合にはそれに影響されることはなく、出力はそれまでの値を維持する。第2の実施形態図3は、本発明の第2の実施形態のフリップフロップ装置である。符号は図1のものに対応し、37はノイズ検知時導通部、37Aは立上り時ノイズ検知導通部、37Bは立下り時ノイズ検知導通部、38はノイズ未検知時導通部、40はノイズ検知回路、54は検知出力端子である。この実施形態は、図12のクロックC3,クロックC4の時のように、クロックの立上りまたは立下りの一方の時点にノイズが入力していた場合に、そのことを検知するためのノイズ検知回路40を付加したものである。ノイズ検知回路40は、ノイズ検知時導通部37とノイズ未検知時導通部38とが直列接続され、両者の接続点より検知出力端子54が取り出されて構成される。なお、ノイズ検知時導通部37の上端は電源VDDに接続され、ノイズ未検知時導通部38の下端はアースに接続される構成としている。これらは、例えばCMOSトランジスタを用いた回路構成とされる。図12のクロックC1,C2のときのように正常データが入力して来た場合クロックの立上り時と立下り時の値が同じ場合には、ノイズ未検知時導通部38が導通,ノイズ検知時導通部37が非導通となり、検知出力端子54にはローの出力が出る。一方、クロックC3,C4のときのようにノイズが入力して来た場合クロックの立上り時と立下り時の値が異なる場合には、ノイズ検知時導通部37が導通,ノイズ未検知時導通部38が非導通となり、検知出力端子54にはハイの出力が出る。これによりノイズの検知が出来る。ノイズ検知時導通部37は、例えば立上り時ノイズ検知導通部37Aと立下り時ノイズ検知導通部37Bとを、並列接続して構成することが出来る。立上り時ノイズ検知導通部37Aは、クロックC3のときのように、立上り時にノイズが存在した場合に導通するその時、立下り時ノイズ検知導通部37Bの方は非導通。立下り時ノイズ検知導通部37Bは、クロックC4のときのように、立下り時にノイズが存在した場合に導通するその時、立上り時ノイズ検知導通部37Aの方は非導通。図4は、第2の実施形態の具体例を示す図であり、フリップフロップ装置1とノイズ検知回路40の具体的構成例を示している。符号は図2,図3のものに対応し、41~45はMOSトランジスタ、46はインバータ、47~53はMOSトランジスタである。この回路は、CMOSトランジスタ回路PMOSトランジスタとNMOSトランジスタとが対となっている回路構成法を用いて構成した例である。フリップフロップ装置1の構成,動作は図1,図2と同じであるのでその説明は省略し、以下では専らノイズ検知回路40の構成,動作を説明する。ノイズ検知回路40の構成立上り時ノイズ検知導通部37Aは3つのPMOSトランジスタ41~43を直列にして構成し、立下り時ノイズ検知導通部37Bも同様に3つのPMOSトランジスタ49~51を直列にして構成する。ノイズ未検知時導通部38は、NMOSトランジスタ3つを並列接続したもの2組を第1の組...44,47,52,第2の組...45,48,53、直列接続して構成する。そして、それらのゲートに次のように入力されるよう配線接続する文章が繁雑となるのを避けるため、MOSトランジスタは符号のみで説明する。。出力端子19の値→41,45のゲートへデータ一時保持部20の出力出力端子19の値の反転出力→44,49のゲートへ立下りエッジデータ取込回路23の出力EN→42,48のゲートへ出力ENをインバータ46で反転した出力→47,50のゲートへ立下りエッジデータ取込回路23の出力ENB→51,52のゲートへ出力ENBをインバータ24で反転した出力→43,53のゲートへこのように接続される結果、立上り時ノイズ検知導通部37Aと立下り時ノイズ検知導通部37Bとの対応する位置に接続されているMOSトランジスタのゲートには、互いに反転した値が入力されることになる。例えば、41のゲートにハイが入力された時には49のゲートにローが入力され、逆に41のゲートにローが入力された時には49のゲートにハイが入力されるという具合にである。そして、直列接続された3つのMOSトランジスタのゲート入力として使用されるのは、出力端子19の出力,出力EN,出力ENBとこれら3つの反転出力である。また、ノイズ未検知時導通部38の並列接続されている第2の組の3つのMOSトランジスタ45,48,53のゲートには、出力端子19の出力,出力EN,出力ENBの反転出力が印加され、第1の組の3つのMOSトランジスタ44,47,52のゲートには、それら3つの反転出力が印加される。ノイズ検知回路40の動作1入力されて来たデータにノイズがない真正データの場合この場合は、立上り時ノイズ検知導通部37Aでは、その中の少なくとも1つのMOSトランジスタは非導通となり、且つ立下り時ノイズ検知導通部37Bでも、その中の少なくとも1つのMOSトランジスタは非導通となる。そのため、ノイズ検知時導通部37は全体として非導通となる。図12のクロックC1の場合を例にとって説明すると、立上り時ノイズ検知導通部37AではMOSトランジスタ42,43が非導通となり、立下り時ノイズ検知導通部37Bでは49が非導通となる。なぜなら、クロックC1ではEPもENもハイであり、42にはそのENが入力され非導通となり、43には、ENBローがインバータ24で反転されたハイが入力され、非導通となる。また49には、EPハイ→出力端子19ロー→データ一時保持部20の出力ハイとして得られたハイが入力され、非導通となるからである。一方、ノイズ未検知時導通部38では、第1の組の中の少なくとも1つのMOSトランジスタが導通となり、第2の組の中の少なくとも1つのMOSトランジスタが導通となる。そのため、ノイズ未検知時導通部38は全体として導通状態となる。クロックC1の場合を例にとって説明すると、第1の組ではMOSトランジスタ44が導通し、第2の組では48,53が導通となる。なぜなら、44にはデータ一時保持部20の出力のハイが入力されて導通となり、48にはハイのENが入力されて導通となり、53にはENBローがインバータ24で反転されたハイが入力されて導通となるからである。従って、検知出力端子54はアースと接続され、検知出力はローとなる。クロックC2の場合も同様に考えて行けば、検知出力はローとなる。2入力されて来たデータにノイズがあった場合この場合には、ノイズ検知時導通部37では、立上り時ノイズ検知導通部37Aまたは立下り時ノイズ検知導通部37Bが導通となり、ノイズ検知時導通部37全体としては導通となる。一方、ノイズ未検知時導通部38では、第1の組の全てのMOSトランジスタが非導通になるか、あるいは第2の組の全てのMOSトランジスタが非導通になるかして、ノイズ未検知時導通部38全体として非導通となる。その結果、検知出力端子54は電源VDDと接続され、検知出力はハイとなる。以下、立上り時ノイズと立下り時ノイズの場合に分けて説明する。2-1立上り時にノイズが入力して来た場合ノイズ検知時導通部37では、ノイズが立上り時のものであった場合図12のクロックC3の場合、立上り時ノイズ検知導通部37Aの全てのMOSトランジスタが導通となる。なぜなら、クロックC3の場合EPはハイ,ENはローであり、41には出力端子19のローEPハイ→出力端子19ローが入力されて導通となる。また42にはローのENが入力されて導通となり、43にはハイのENBがインバータ24で反転されたローが入力されて導通となるからである。一方、ノイズ未検知時導通部38では、ノイズが立上り時のものであった場合クロックC3の場合、第2の組のMOSトランジスタ45,48,53が全て非導通となる。なぜなら、クロックC3の場合EPはハイ,ENはローであり、45には出力端子19のローEPハイ→出力端子19ローが入力されて非導通となる。48にはローのENが入力され非導通となり、53にはハイのENBがインバータ24で反転されたローが入力され非導通となるからである。従って、検知出力端子54からの検知出力はハイとなる。2-2立下り時にノイズが入力して来た場合ノイズ検知時導通部37では、ノイズが立下り時のものであった場合クロックC4の場合、立下り時ノイズ検知導通部37Bの全てのMOSトランジスタが導通となる。なぜなら、クロックC4の場合EPはロー,ENはハイであり、49にはデータ一時保持部20の出力ローEPロー→出力端子19ハイ→データ一時保持部20の出力ローが入力されて導通となる。また50にはハイのENをインバータ46で反転したローが入力されて導通となり、51にはローのENBが入力されて導通となるからである。一方、ノイズ未検知時導通部38では、ノイズが立下り時のものであった場合クロックC4の場合、第1の組のMOSトランジスタ44,47,52が全て非導通となる。なぜなら、クロックC4の場合EPはロー,ENはハイであり、44にはデータ一時保持部20の出力ローEPロー→出力端子19ハイ→データ一時保持部20の出力ローが入力されて非導通となる。また、47にはハイのENをインバータ46で反転したローが入力されて非導通となり、52にはローのENBが入力されて非導通となるからである。従って、検知出力端子54からの検知出力はハイとなる。図7は、本発明の第3の実施形態のフリップフロップ装置を示す図である。これは、クロック信号として負パルス信号先ず立下り、次に立上るという順番のパルスが用いられる場合の実施形態である第1,第2の実施形態は、クロック信号として正パルス信号先ず立上り、次に立下るという順番のパルスが用いられる場合のものであった。。図7において、符号は図2のものに対応し、96は立下り時データ処理回路である。負パルス信号の場合、先に立下りがあり、次に立上りがあるわけであるから、それに対応させるため、図2の回路を変形したものである。即ち、図2で立上りエッジデータ取込回路12が接続されている位置は、クロック信号の立上りと立下りのうち、先に生起する時点のデータを取り込むための回路を接続する位置であった。図2では、クロック信号として正パルス信号を用いており、立上りが先に生起するから、その時点のデータを取り込むため、立上りエッジデータ取込回路12が接続されていた。しかし、図7の第3の実施形態では、クロック信号として負パルスを用いようとするものであるから、立下りの方が先に生起する。従って、図2で立上りエッジデータ取込回路12が接続されていた位置に、立下りエッジデータ取込回路23を接続すればよいことになる。そして、次に立上りが生起するから、図2で立下りエッジデータ取込回路23が接続されていた位置に、立上りエッジデータ取込回路12を接続すればよいことになる。図2で、点線で囲って立上り時データ処理回路11と名付けていた部分は、図7ではその中に立下りエッジデータ取込回路23を持ち込んだ関係上、名称が相応しくなくなるので、立下り時データ処理回路96と改めた。図8は、上記した第3の実施形態の動作を説明する図である。符号は図12のものに対応している。クロックCの波形が、負パルス先ず立下り、次に立上るという順番のパルスとなっている点が相違しているだけで、あとは図12と同じである。動作説明もほぼ同様となるので、説明は省略する。図9は、本発明の第4の実施形態のフリップフロップ装置を示す図である。符号は、図7,図4のものに対応している。この実施形態は、第3の実施形態のものにノイズ検知回路40を付加したものである。クロック信号として負パルス信号が用いられる点が相違しているだけで、あとは同じである。構成,動作は図4のものとほぼ同様であるので、それらについての説明は省略する。図10は、本発明の発明概念を示す図であり、今迄説明して来た各種の実施形態を包含するようまとめた図である。符号は図1のものに対応し、110は第1のエッジデータ取込み回路、111は第2のエッジデータ取込み回路、112は一時保持回路、113は比較出力判定回路、114は警告出力回路、115は警告出力端子である。本発明のデータフリップフロップ装置1は、図示する如く、第1のエッジデータ取込み回路110、第2のエッジデータ取込み回路111、一時保持回路112、比較出力判定回路113、警告出力回路114および警告出力回路114で構成される。但し、警告出力回路114は必要に応じて付加される回路である。クロック信号には第1のエッジと第2のエッジとがある。クロック信号として正パルスを用いた場合、第1のエッジは立上りエッジであり、第2のエッジは立下りエッジである。負パルスを用いた場合、第1のエッジは立下りエッジであり、第2のエッジは立上りエッジである。第1のエッジデータ取込み回路110は、入力端子2から入力されるクロックCの第1のエッジでデータDを取り込む回路である。これの出力は一時保持回路112に送られ、ここで一時的に保持される。第2のエッジデータ取込み回路111は、入力端子2から入力されるクロックCの第2のエッジでデータDを取り込む回路である。比較出力判定回路113は、一時保持回路112に保持されているデータ第1のエッジで読み込まれたデータと、第2のエッジデータ取込み回路111で読み込まれたデータとを比較し、取り込んだデータを出力するかそれとも以前の出力値を保持するかを判定ノイズが混入して来たか否かを判定する回路である。警告出力回路114は、第1のエッジで取り込んだデータと第2のエッジで取り込んだデータとが異なる時、ノイズが混入したとの警告信号を出力する回路である。以上述べて来たことから明らかなように、本発明によれば、クロックに同期してデータを取り込むフリップフロップ装置において、データにノイズが混じって入って来ても、それを真正データと誤認して取り込むことがなくなる。なお、図1のクロックC3のパルス幅とノイズ71のパルス幅とを観察比較すれば分かるように、クロックのパルス幅が図示のものより小であり、ノイズのパルス幅が図示のものより大であった場合、クロックの立上り立下りのエッジでノイズの値がハイとなり、理屈の上では真正データ70のときと同じになってしまう。従って、クロックのパルス幅は、ノイズのパルス幅より大となるよう調整しておく必要がある。しかし、通常使用されているクロックのパルス幅は、ノイズのパルス幅より極めて大きいことが殆どである。ノイズ検知回路を付加した場合には、ノイズが入力して来たことを検知することが可能となる。"