"基板と、前記基板を貫通する複数の基板貫通電極と、テスト信号に応答して第1端子と第2端子との間を接続するクラックテスト配線とを有し、前記クラックテスト配線が、前記複数の基板貫通電極のうちの少なくとも1つの基板貫通電極と、その基板貫通電極に隣接して配置された基板貫通電極との間を平面視で通過するように配置されていることを特徴とする半導体チップ。複数の基板貫通電極が平面視で第1方向に沿って並べて配置されてなる貫通導体列を、前記第1方向と交差する第2方向に沿って複数列並べて配置してなる貫通電極群が備えられ、前記クラックテスト配線が、平面視で隣接する貫通導体列間の少なくとも一部を通過するように配置されていることを特徴とする請求項1に記載の半導体チップ。各々が記憶領域と当該記憶領域へのアクセスを制御する制御回路とを含む複数のチャネルを有し、平面視で隣接するチャネル間に、複数の貫通電極群が配置された貫通電極アレイ領域が配置され、前記クラックテスト配線が、前記貫通電極アレイ領域内の複数の貫通電極群を通過するように配置されていることを特徴とする請求項2に記載の半導体チップ。基準電圧発生回路と内部電源発生回路とを電気的に接続する基準電圧配線を有し、前記基準電圧配線と隣接する前記クラックテスト配線との間隔が、隣接する基板貫通電極間の間隔よりも大きいことを特徴とする請求項1~請求項3のいずれか一項に記載の半導体チップ。複数の配線層を有し、前記クラックテスト配線が、前記複数の配線層から選ばれた1つの配線層に形成された第1クラックテスト配線と、前記第1クラックテスト配線と異なる配線層に形成された第2クラックテスト配線と、前記第1クラックテスト配線と前記第2クラックテスト配線とを電気的に接続するコンタクト電極とを含むことを特徴とする請求項1~請求項4のいずれか一項に記載の半導体チップ。前記第1クラックテスト配線が、前記複数の配線層のうち最も前記基板側の配線層に形成されたものであり、前記第2クラックテスト配線が、前記複数の配線層のうち最も前記基板から離れた配線層に形成されたものであることを特徴とする請求項5に記載の半導体チップ。前記複数の配線層の各配線層の抵抗値が、その配線層よりも前記基板から遠い側の配線層の抵抗値以下とされていることを特徴とする請求項4または請求項5に記載の半導体チップ。前記第1クラックテスト配線と前記第2クラックテスト配線とが、平面視で重なり合っていることを特徴とする請求項4~請求項7のいずれか一項に記載の半導体チップ。前記第1クラックテスト配線と前記第2クラックテスト配線とが、平面視で異なる位置に配置されていることを特徴とする請求項4~請求項7のいずれか一項に記載の半導体チップ。平面視で前記第1クラックテスト配線と前記第2クラックテスト配線との間に、複数の基板貫通電極が平面視で第1方向に沿って並べて配置されてなる貫通導体列が配置され、前記コンタクト電極が、前記貫通導体列の端部に配置された基板貫通電極よりも外側に配置されていることを特徴とする請求項9に記載の半導体チップ。複数の半導体チップが基板貫通電極を介して電気的に接続されている半導体装置であって、前記複数の半導体チップのうち少なくとも1つが、請求項1~請求項10のいずれか一項に記載の半導体装置。複数の貫通電極を含む貫通電極アレイ領域と、テスト信号に応答して第1端子と第2端子との間を接続するクラックテスト配線であって、当該クラックテスト配線の少なくとも一部が前記貫通電極アレイ領域内に配置されることを特徴とする半導体装置。前記貫通電極アレイ領域に形成された多層配線構造であって、当該多層配線構造は、第1の配線層と当該第1の配線層の上層に形成された第3の配線層とを含み、前記クラックテスト配線の前記少なくとも一部が、前記第1の配線層として形成された第1の部分と前記第2の配線層として形成された第2の部分とを含むことを特徴とする請求項12に記載の半導体装置。各々が記憶領域と当該記憶領域へのアクセスを制御する制御回路とを含む第1及び第2のチャネルであって、第1の方向に並んで形成された前記第1及び第2のチャネルを含む第1のチャネル領域と、各々が記憶領域と当該記憶領域へのアクセスを制御する制御回路とを含む第3及び第4のチャネルであって、前記第1の方向に並んで形成された前記第3及び第4のチャネルを含む第2のチャネル領域であって、前記第1のチャネル領域と前記第1の方向に交差する第2の方向に並んで配置された前記第2のチャネル領域と、を更に備え、前記貫通電極アレイ領域が前記第1のチャネル領域と前記第2のチャネル領域とに挟まれて配置されることを特徴とする請求項12に記載の半導体装置。特許文献2に記載の方法では、半導体チップの外周部、即ち、半導体チップのエッジ部に発生したクラックを検出することができる。しかしながら、特許文献2に記載の方法では、半導体チップの外周部以外に発生したクラックを検出することができなかった。しかし、複数の貫通電極TSVを有する半導体チップの貫通電極アレイ領域は、平面視で半導体チップ上の中央部など、外周部以外の位置に形成されることがある。このため、半導体チップ上の外周部以外の位置に貫通電極アレイ領域が形成されている場合にも、半導体チップの貫通電極アレイ領域にクラックが生じているかどうかを検出できるようにすることが要求されていた。そこで、本発明は以下の構成を採用した。本発明の半導体チップは、基板と、前記基板を貫通する複数の基板貫通電極と、テスト信号に応答して第1端子と第2端子との間を接続するクラックテスト配線とを有し、前記クラックテスト配線が、前記複数の基板貫通電極のうちの少なくとも1つの基板貫通電極と、その基板貫通電極に隣接して配置された基板貫通電極との間を平面視で通過するように配置されていることを特徴とする。本発明の半導体チップは、基板と、基板を貫通する複数の基板貫通電極と、テスト信号に応答して第1端子と第2端子との間を接続するクラックテスト配線とを有し、前記クラックテスト配線が、前記複数の基板貫通電極のうちの少なくとも1つの基板貫通電極と、その基板貫通電極に隣接して配置された基板貫通電極との間を平面視で通過するように配置されているものである。よって、本発明の半導体チップでは、第1端子と第2端子との間に、隣接する基板貫通電極間を平面視で通過するように配置されたクラックテスト配線を介してテスト信号を供給したときの第1端子と第2端子との間の導通状態によって、複数の基板貫通電極の近傍にクラックが生じているかどうかを検出できる。したがって、本発明の半導体チップによれば、半導体チップ上の外周部以外の位置に複数の基板貫通電極が形成されている場合にも、複数の基板貫通電極の近傍におけるクラックの発生有無を検出できる。以下、本発明の半導体チップ及び半導体装置について、図面を参照して説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の寸法関係とは異なる場合がある。また、以下の説明において例示される材料等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。[第1の実施形態]図1Aは、本発明の第1の実施形態である半導体装置の断面図である。図1Bは、本発明の第1の実施形態である半導体装置における複数の半導体チップ間の電気的な接続について説明するための模式図である。本発明の第1の実施形態の半導体装置1は、図1Aに示すように、パッケージ基板2と、パッケージ基板2の表面一面上に積層された複数の半導体チップC0、C1、C2、C3、C4と、パッケージ基板2の表面上に形成され、各半導体チップC0、C1、C2、C3、C4を覆う封止樹脂16と、パッケージ基板2の裏面他面上に形成された複数の外部端子7を備えている。ここで、半導体チップC1~C4は、互いにフリップチップ型、即ち、半導体チップの表面がパッケージ基板2側になるように積層されている。パッケージ基板2としては、例えばインターポーザ等の再配線層が形成された樹脂からなる回路基板を用いることができる。そして、このパッケージ基板2に形成された再配線層を介して、パッケージ基板2の表面上に積層された半導体チップC0~C4の対応する端子群と、パッケージ基板2の裏面に形成された外部端子7とが、電気的に接続されている。半導体チップC0~C4は、図1Aに示すように、各半導体チップC0~C4内を半導体チップの積層方向に貫通する貫通電極TSV15基板貫通電極を介して電気的に接続されている。パッケージ基板2に最も近い位置に配置された半導体チップC0は、半導体装置1を制御するコントローラチップシステムオンチップSystemOnChip;SOCである。半導体チップC0上に積層された半導体チップC1、C2、C3、C4は、例えばDRAMを含むメモリチップである。図1Aに示す半導体装置1は、半導体チップC0~C4が一体的にパッケージングされたシステムである。半導体チップC0を除く半導体チップC1~C4は、一体的にパッケージングされた受動素子としての半導体装置である。半導体チップC1~C4の各々は、チップC0の制御のもと、半導体チップC0と通信を行う。半導体チップC0は、外部端子7を介して外部と通信する。半導体チップC1~C4は、半導体チップC0の制御のもと、互いに通信するようにされていてもよい。例えば、チップ間のデータのコピーや、半導体チップC0内でのデータ処理に関連するチップ間のデータ処理に有用である。また、半導体チップC1~C4の各々は、半導体チップC0の制御のもと、半導体チップC0及び外部端子7を介して外部と接続してもよい。本実施形態においては、半導体チップC0上に4枚の半導体チップC1、C2、C3、C4が積層された5枚の半導体チップからなる積層型の半導体装置を例に挙げて説明したが、本発明の半導体装置は、本発明の半導体チップを含む複数の半導体チップが基板貫通電極を介して電気的に接続されているものであればよく、図1Aに示す例に限定されるものではない。例えば、半導体チップC0上に積層される半導体チップの枚数は、1枚以上4枚未満であってもよいし4枚以上であってもよい。次に、図1Bを用いて、本実施形態の半導体装置1における複数の半導体チップC0、C1、C2、C3、C4間の電気的な接続について説明する。図1Bは、メモリチップである半導体チップC1~C4に設けられた貫通電極TSVを示した模式図であり、図1Aに示すように、半導体チップC1の下層にはコントローラチップである半導体チップC0図1Bにおいては不図示が配置されている。図1Baに示す貫通電極TSV1は、積層方向から見た平面視で、すなわち図1aに示す矢印Zから見た場合に、同じ位置に設けられた他層の貫通電極TSV1と短絡されている。つまり、図1Baに示すように、平面視で同じ位置に設けられた上下の貫通電極TSV1が短絡され、これら貫通電極TSV1によって1本の電流パスが構成されている。この電流パスは、各半導体チップC1~C4の内部回路5に接続されている。したがって、この電流パスに対し、半導体チップC1の下面C1aを通じて外部から供給される入力信号コマンド信号、アドレス信号、クロック信号などは、各半導体チップC1~C4の内部回路5に共通に入力される。また、各半導体チップC1~C4の内部回路5からこの電流パスに供給される出力信号データなどは、ワイヤードオアされて、半導体チップC1の下面C1aから外部に出力される。これに対し、図1Bbに示す貫通電極TSV2は、平面視で異なる位置に設けられた他層の貫通電極TSV2と短絡されている。具体的に説明すると、各半導体チップC1~C4には、平面視で同じ位置に、それぞれ4つ=積層数ずつの貫通電極TSV2が設けられる。各半導体チップC1~C4の内部回路3は、これら4つの貫通電極TSV2のうち、平面視で所定の位置に設けられた貫通電極TSV2図1Bbでは最も左側の貫通電極TSV2に接続される。内部回路3が接続される貫通電極TSV2は、平面視で層ごとに互いに異なる位置に設けられた各層1つずつの貫通電極TSV2と短絡され、これにより、半導体チップC1~C4を貫通する1本の電流パスが構成される。こうすることで、内部回路3ごとに電流パスが形成され、それぞれの電流パスの下端が下面C1aに露出することとなる。したがって、これらの電流パスを介し、各層の内部回路3に対して選択的に、外部から情報を入力することが可能となる。このような情報の具体的な例としては、後述するチップセレクト信号が挙げられる。このように、半導体チップC1~C4に設けられた貫通電極TSVには、図1Ba、bに示す2タイプ貫通電極TSV1、貫通電極TSV2が存在する。大部分のTSVは図1Baに示すタイプであり、アドレス信号、コマンド信号、クロック信号などは図1Baに示すタイプの貫通電極TSV1を介して、半導体チップC0から半導体チップC1~C4に供給される。また、リードデータ及びライトデータについても、図1Baに示すタイプの貫通電極TSV1を介して半導体チップC0に入出力される。これに対し、図1Bbに示すタイプの貫通電極TSV2は、互いに同一の構造を有する半導体チップC1~C4に対して、個別の情報を与えるために用いられる。次に、図1Cを用いて、本実施形態の半導体装置1において、基板貫通電極の近傍にクラックが生じているかどうかを検出するテストを行う際に用いるテストイネーブル信号TEを発生させるテスト制御回路の概要を説明する。図1Cは、テストイネーブル信号TEを発生させるテスト制御回路の概要を説明するための図であり、メモリチップである半導体チップC1~C4が積層された状態でそれぞれの半導体チップC1~C4のテストイネーブル信号TE1~TE4をどのように発生させるかを示した図である。尚、図1Cでは、説明を簡単にするために、各半導体チップに入力される信号として、テストイネーブル信号TEに関連する信号であるテストコマンドtCMD、テストドレス信号tADD、テストクロック信号tCK、テストチップセレクト信号tCS1-4、及び、テストクロックイネーブル信号tCKE1-4のみを示す。半導体チップには、これらのテスト信号のほかに、通常動作を制御するための各種信号も供給されるが、これらについては説明を省略する。図1Cに示すように、半導体チップC1~C4それぞれは、テストコマンドtCMD、テストドレス信号tADD、及び、テストクロック信号tCKを受け取る複数のテスト信号入力端子tIT1を有する。半導体チップC1~C4の複数の複数のテスト信号入力端子tIT1は、図1Baに示すタイプの貫通電極TSV1を介して接続されている。したがって、各半導体チップC1~C4には、テストコマンドtCMD、テストドレス信号tADD、及び、テストクロック信号tCKのそれぞれが共通に供給されるようになっている。各半導体チップC1~C4のそれぞれは、また、テストチップセレクト信号tCS1-4を受け取る複数のテスト信号入力端子tIT2を有する。半導体チップC1~C4の複数のテスト信号入力端子tIT2は、図1Bbのタイプの貫通電極TSV2で接続されている。一方、各半導体チップにおいて、複数のテスト信号入力端子tIT2のうち、図1Cにおいて、左端に記載したテスト信号入力端子tIT2のみが自身形成された半導体チップのテスト制御回路に接続される構成となっている。したがって、各半導体チップC1~C4には、テストチップセレクト信号tCS1―4が対応して、即ち、個別に供給されるようになっている。各半導体チップC1~C4のそれぞれは、さらに、テストクロックイネーブル信号tCKE1-4を受け取る複数のテスト信号入力端子tIT3を有する。半導体チップC1~C4の複数のテスト信号入力端子tIT3は、図1Bbのタイプの貫通電極TSV2で接続されている。一方、各半導体チップにおいて、複数のテスト信号入力端子tIT3のうち、図1Cにおいて、左端に記載したテスト信号入力端子tIT2のみが自身形成された半導体チップのテスト制御回路に接続される構成となっている。したがって、各半導体チップC1~C4には、テストクロックイネーブル信号tCKE1―4が対応して、即ち、個別に供給されるようになっている。半導体チップC1~C4のテストイネーブル信号TE1~TE4は、図1Cに示すように、テスト対象となる半導体チップに対して選択的にテストチップセレクト信号tCS及びテストクロックイネーブル信号tCKEを供給した状態で、テストイネーブル信号TEの発生を示すテストコマンドtCMD、テストアドレス信号tADD、及び、テストクロック信号tCKを供給することで、テスト対象となる半導体チップにのみテストイネーブル信号TEを選択的に供給することができるようになっている。本実施形態の半導体装置1においては、テストイネーブル信号TEをテスト対象となる半導体チップのみに選択的に供給できるため、後述するクラックテスト配線18詳細は、後述の一端であるテスト端子第1端子を複数の半導体チップで互いに共通に接続する、即ち、図1Baに示すタイプの貫通電極TSV1で接続したとしても、テスト対象となる半導体チップのみテストを行うことが可能である。テストコマンドtCMD,テストアドレス信号tADD、テストクロック信号tCK、テストチップセレクト信号tCS、及び、テストクロックイネーブル信号tCKEは、メモリチップである半導体チップC1~C4のみを積層した状態であれば、半導体チップC1に設けられた所定のテスト用パッドから供給できる。また、テストコマンドtCMD,テストアドレス信号tADD、テストクロック信号tCK、テストチップセレクト信号tCS、及び、テストクロックイネーブル信号tCKEは、半導体チップC1~C4とコントローラチップである半導体チップC0とを積層した状態では、外部端子7から半導体チップC0を介して供給できる。この場合、半導体チップC0において外部から供給された信号に所定の演算処理を行った後にメモリチップである半導体チップC1~C4にテストコマンドtCMD,テストアドレス信号tADD、テストクロック信号tCK、テストチップセレクト信号tCS、及び、テストクロックイネーブル信号tCKEを供給することもできるし、外部から供給された信号をそのまま、テストコマンドtCMD,テストアドレス信号tADD、テストクロック信号tCK、テストチップセレクト信号tCS、及び、テストクロックイネーブル信号tCKEとして、半導体チップC1~C4に供給することもできる。なお、本実施形態においては、テストスイッチTSWを有する場合を例に挙げて説明したが、テストスイッチTSWを設ける代わりに、メモリチップである半導体チップC1~C4のテスト端子を図1Bbのタイプの貫通電極TSV3で接続するように構成してもよい。この場合、テスト端子を選択することでテスト対象となるメモリチップである半導体チップC1~C4のテストが可能となる。次に、図1Aに示す半導体装置に備えられたメモリチップである半導体チップC1について説明する。なお、本実施形態においては、半導体チップC1~C4の構成は同じとなっているので、半導体チップC1についてのみ説明する。図2は、図1Aに示す半導体装置に備えられた半導体チップを示した平面図である。図3は、図2に示す半導体チップの一部を拡大して示した断面図である。図4は、図2に示す半導体チップの一部を拡大して示した平面図である。なお、図4においては、説明しやすくするために、各貫通電極アレイの貫通電極の本数及びテスト用パッドの個数を図2よりも少なく示している。また、図2においては、図面を見やすくするために、クラックテスト配線の図示を省略している。半導体チップC1は、いわゆるワイドIODRAMと呼ばれる構成となっている。図2に示すように、半導体チップC1は、揮発性の記憶機能を有する複数図2に示す例では4つのDRAMDynamicRandomAccessMemoryを備えている。各DRAMは、図2に示すように、それぞれチャネル21A~21Dと貫通電極群22A~22Dとを備えている。ここで、チャネル21A~21Dのそれぞれは、DRAMの記憶領域を形成するメモリセルアレイと、これらメモリセルアレイへのアクセスを制御する制御回路部の両方を含むものである。図2に示す半導体チップC1では、4個のチャネル21A~21Dが平面視矩形の半導体チップC1の四隅にそれぞれ配置されている。図2および図4に示すように、貫通電極アレイ領域22は、平面視でY方向に隣接するチャネル21Aとチャネル21Dとの間およびチャネル21Bとチャネル21Cとの間に挟まれるように配置されている。図2および図4に示す貫通電極アレイ領域22には、各チャネル21A~21Dに対応する貫通電極群22A~22Dが配置されている。各貫通電極群22A~22Dには、半導体チップC1を縦方向に貫通する複数の貫通電極TSV15が配置されている。本実施形態において、半導体チップC1に備えられた複数の貫通電極TSV15には、データDataを半導体チップC1の外部と送受信する複数のデータ端子としての貫通電極と、コマンドCMD、アドレス信号ADD、クロック信号CK、チップセレクト信号CS、及び、クロックイネーブル信号CKEを半導体チップC1の外部と送受信する複数のノーマル制御信号端子としての貫通電極と、電源電圧VDD、VSS等が供給される複数の電源端子としての貫通電極と、さらに、テスト用の制御信号である、テストコマンドtCMD、テストドレス信号tADD、テストクロック信号tCK、テストチップセレクト信号tCS1-4、及び、テストクロックイネーブル信号tCKE1-4を送受信するテスト端子としての貫通電極とが含まれている。このうち、複数のデータ端子としての貫通電極及び複数のノーマル制御信号端子としての貫通電極は、チャネル21A~21Dのそれぞれに対して個別に設けられる。一方、電源端子としての貫通電極とテスト端子としての貫通電極とは、チャネル21A~21Dに対して共通に設けられる。また、半導体チップC1は、後述のテスト端子DAとしての貫通電極を含む。このテスト端子DAとしての貫通電極は、各貫通電極群22A~22Dのいずれにも含まれないように形成することもできるし、各貫通電極群22A~22Dのいずれかに含まれるように構成することもできる。図2に示すチャネル21A~21Dのそれぞれは、コントローラチップである半導体チップC0の制御回路により、例えば、リード動作、ライト動作、リフレッシュ動作などの各種動作を独立に制御できるようになっている。なお、本実施形態においては、半導体チップの一例として図2に示すワイドIODRAMのチップ構成を示したが、本発明は、図2に示す例に限定されるものではない。貫通電極群22Aと貫通電極群22Dとの間および、貫通電極群22Bと貫通電極群22Cとの間には、貫通電極アレイ領域22の中央領域に、図2に示すX方向第1方向に並べて配置された複数のテスト用パッド17が配置されている。テスト用パッド17は、半導体チップC1をウエハ状態でテストする際に、プローブ針を接続するためのパッド端子である。テスト用パッド17のパッドサイズ及び間隔ピッチは、テスト用パッド17にプローブ針を接続しやすい寸法とされている。また、テスト用パッド17を用いて半導体チップC1をウエハ状態でテストをするため、貫通電極TSV15を傷つけることなく半導体チップC1のテストを行うことができる。次に、半導体チップC1の断面構成について図3を用いて説明する。図3には、貫通電極アレイ領域22に備えられている複数の貫通電極TSV15のうち2つの貫通電極TSV15が形成された領域とその周辺領域のみが示されている。図3に示すように、半導体チップC1は、半導体基板31と、半導体基板31の表面一面上に形成された多層配線層多層配線構造を構成する4層の配線層L0~L3および5層の層間絶縁膜32~36と、複数の表面バンプ電極9と、複数の裏面バンプ電極12と、複数の基板貫通導体部44と、半導体基板31中に形成された絶縁リング43と、を有している。また、図示していないが、半導体基板31上には、半導体チップC1の実質的な機能を実行する各種回路素子が層間絶縁膜32、33内に形成されている。図3に示すように、半導体基板31の表面一面上には、層間絶縁膜32が設けられており、層間絶縁膜32上に所定のパターンを有する配線層L0が形成されている。また、配線層L0を覆うように層間絶縁膜32上に層間絶縁膜33が設けられており、層間絶縁膜33上に所定のパターンを有する配線層L1が形成されている。同様に、配線層L1を覆うように層間絶縁膜33上に層間絶縁膜34が設けられており、層間絶縁膜34上に所定のパターンを有する配線層L2が形成され、これを覆うように層間絶縁膜35が設けられ、層間絶縁膜35上に所定のパターンを有する配線層L3が形成され、これを覆うように層間絶縁膜36が形成されている。多層配線構造の各配線層L0~L3は、下層側の配線層が上層側の配線層よりも抵抗が高いものとなっており、各配線層L0~L3の抵抗値が、その配線層よりも半導体基板31から遠い側の配線層の抵抗値以下とされている。一例として、本実施形態では、最下層の配線層L0をタングステンWで形成し、配線層L1~L3をアルミニウムAlで形成し、最上層の配線層L3の厚みを配線層L1、L2よりも厚くすることで低抵抗とし、配線層L0~L3の抵抗値がL0>L1≧L2>L3とされている。ただし、多層配線構造の各層の抵抗値の相互関係は、これに限定されるものではない。配線層L0~L3には、信号配線、電源配線等の様々な配線が形成されている。具体的には、図3に示すスルーホール電極1TH~3THに接続されたパッド部P0~P3や、図4に示すクラックテスト配線18図2においては不図示などの配線が、配線層L0~L3の一部として形成されている。クラックテスト配線18は、隣接する貫通電極TSV15間に形成された配線層L0~L3の一部として形成されている。図3に示すように、層間絶縁膜36上には、層間絶縁膜36を貫通して、配線層L3に形成されたパッド部P3と電気的に接続された表面バンプ電極9が形成されている。図3に示すように、配線層L0~L3は、層間絶縁膜33~35をそれぞれ貫通して形成され、パッド部P0~P3間を縦方向に接続するスルーホール電極1TH~3THによって電気的に接続されている。また、基板貫通導体44は、半導体基板31および層間絶縁膜32を貫通して、配線層L0と電気的に接続されており、基板貫通導体44と電気的に接続された裏面バンプ電極12が、半導体基板31の裏面他面に露出されている。表面バンプ電極9および裏面バンプ電極12は、半導体チップC1の端子として機能するものである。また、半導体基板31中には、各基板貫通導体44を囲うように絶縁リング43が形成されている。絶縁リング43は、各貫通電極TSV15と、各種回路素子が形成されている半導体基板31内の領域トランジスタ領域とを絶縁する機能を有している。即ち、図3に示すように、それぞれの貫通電極TSV15は、表面バンプ電極9、パッド部P0~P3、スルーホール電極1TH~3TH、基板貫通導体44、及び、裏面バンプ電極12を含むものである。次に、図4を用いて、貫通電極アレイ領域22内の平面構成について詳細に説明する。貫通電極アレイ領域22内に配置された各貫通電極群22A~22Dは、複数図4では3個の貫通電極TSV15が平面視でY方向第1方向に沿って並べて配置されてなる貫通導体列2aが、Y方向と略直交するX方向第2方向に沿って複数列図4では6列並べて配置されてなるものである。すなわち、図4に示す貫通電極群22A~22Dでは、貫通電極TSV15がX方向に6列貫通導体列2a、Y方向に3行図4において符号2bで示す。、アレイ状に並べられている。ただし、貫通電極TSV15のX方向の個数及びY方向の個数は、図4に記載されたものに限定されるものではない。図4に示すように、貫通電極群22A~22Dに設けられている貫通電極TSV15の大きさは、テスト用パッド17の大きさよりも小さくなっている。また、隣接する貫通電極TSV15間の間隔ピッチは、隣接するテスト用パッド17間の間隔ピッチよりも狭くなっている。本実施形態においては、図4に示すように、貫通電極アレイ領域22にクラックテスト配線18が配置されている。ここで、X方向に隣接して1列に並んで配置されたチャネル21A、21Bを含む領域を第1のチャネル領域1CRとし、X方向に隣接して1列に並んで配置されたチャネル21C、21Dとを含む領域を第2のチャネル領域2CRとした場合、貫通電極アレイ領域22は、Y方向において、第1のチャネル領域1CRと第2のチャネル領域2CRとに挟まれる領域と表すことができる。クラックテスト配線18は、テスト信号に応答してテスト端子DA第1端子と電源端子VSS第2端子との間を接続するものである。クラックテスト配線18は、平面視で隣接する貫通電極TSV15の間を縫うように通過するように配置されている。また、本実施形態においては、クラックテスト配線18が、貫通電極アレイ領域22内の全ての貫通電極群22A~22Dにおいて、隣接する貫通導体列2a間を通過するように配置されている。より詳細には、クラックテスト配線18は、図4に示すように、貫通電極アレイ領域22の各貫通電極群22A~22Dにおいて、貫通導体列2aに沿ってY方向に延在する複数の第1の部分18aと、貫通電極群22A~22Dの外縁に沿ってX方向に延在する複数の第2の部分18b及び第3の部分18cを備えている。複数の第1の部分18aのうちの一部は、隣接する貫通導体列2a間に挟まれて配置されている。複数の第2の部分18bは、貫通導体列2aの一端側図4における上側にX方向に一直線上に配置され、複数の第3の部分18cは、貫通導体列2aの他端側図4における下側にX方向に一直線上に配置されている。図4に示すように、第2の部分18bと第3の部分18cとは、Y方向にオフセットをもって配置され、各第2の部分18bおよび各第3の部分18cの両端部は、第1の部分18aの端部に接続されている。すなわち、クラックテスト配線18の第1の部分18aは、一端図4における上側においてX方向の両側に各々対応する貫通導体列2aを挟んで隣接する2つの他の第1の部分18aのうちの一方と、第2の部分18bを介して接続され、他端図4における下側において2つの他の第1の部分18aのうちの他方と、第3の部分18cを介して接続されている。言い換えると、クラックテスト配線18は、各貫通電極アレイ領域22の各貫通電極群22A~22Dにおいて、1つの貫通導体列2aに沿ってY方向に延伸し、この1つの貫通導体列2aの一端の貫通電極TSV15を通過したところでX方向に折れ曲がり、この貫通電極TSV15を通過したところで再びY方向に折れ曲がってこの貫通電極TSV15に沿ってY方向に延伸し、この貫通導体列2aの他端の貫通電極TSV15を通過したところで、再びX方向に折れ曲がり、この1つの貫通導体列2aに隣接する他の1つの貫通導体列2aを通過するように配置されている。クラックテスト配線18は、図3に示す最下層の配線層L0の一部として形成されていることが好ましい。最下層の配線層L0は、他の配線層L1~L3と比較して抵抗値が高いものである。このため、最下層の配線層L0には、通常、半導体チップC1の動作用の長距離配線が配置されることはなく、長距離のクラックテスト配線18を容易に配置できる。クラックテスト配線18は、テストスイッチTSWが導通状態のときに、貫通電極群22A、貫通電極群22B、貫通電極群22C、貫通電極群22Dを順に通過して、テスト端子DA第1端子から電源端子VSS第2端子までを電気的に接続する導電パスを形成するように構成されている。テストスイッチTSWは、活性レベルのテストイネーブル信号TEが供給されると導通状態となるスイッチであり、例えば、クラックテスト配線18に挿入されたトランジスタを含むものとすることができる。本実施形態の半導体チップC1においては、例えば、以下に示す方法によって、貫通電極アレイ領域22にクラックが生じているかどうかを検出できる。すなわち、図4に示すように、クラックテスト配線18の一端に接続された電源端子VSSに低電位側電源VSSを印加し、テストスイッチTSWにテストイネーブル信号TEを供給した状態で、クラックテスト配線18の他端のテスト端子DAに高電位側電源を供給し、テスト端子DAに電流が流れるかどうかを測定する。そして、テスト端子DAに電流が流れる場合には、クラックテスト配線18が導通状態となっていることから、クラックテスト配線18の近傍にクラックが発生していないと判定できる。本実施形態の半導体チップC1では、クラックテスト配線18が、貫通電極アレイ領域22内の全て貫通電極群22A~22Dにおいて、隣接する貫通導体列2a間を通過するように配置されているので、貫通電極アレイ領域22にクラックが生じていないと判定できる。一方、テスト端子DAに電流が流れない場合には、クラックテスト配線18の近傍に存在するクラックによってクラックテスト配線18の一部が断線していると判定できる。したがって、貫通電極アレイ領域22にクラックが生じていると判定できる。このように、本実施形態の半導体チップC1では、テスト端子DAと電源端子VSSとの間に、クラックテスト配線18を介してテスト信号を供給したときのテスト端子DAと電源端子VSSとの間の導通状態によって、貫通電極アレイ領域22にクラックが生じているかどうかを検出できる。なお、本実施形態においては、図4に示すように、クラックテスト配線18が、隣接する貫通電極TSV15間をY方向に縫うように蛇腹状に配置した場合を例に挙げて説明したが、図4に示す例に限定されるものではない。例えば、隣接する貫通電極TSV15間をX方向に縫うように蛇腹状に配置してもよいし、隣接する全ての貫通電極TSV15間を通過するのではなく、所定個置きに通過する配置としてもよい。図5は、本発明の半導体チップの他の例を説明するための図であり、半導体チップの一部を拡大して示した平面図である。図5に示す半導体チップにおいて、図4に示す半導体チップと異なる所は、クラックテスト配線18Aの配置のみである。したがって、図5に示す半導体チップにおいて、図4に示す半導体チップと同じ部材については、同じ符号を付し、説明を省略する。図5に示す半導体チップにおいては、クラックテスト配線18Aの配置と基準電圧配線29a~29dの配置との関係を説明するために、基準電圧発生回路29と、内部電源発生回路19A~19Dと、基準電圧発生回路29と内部電源発生回路19A~19Dとを電気的に接続する基準電圧配線29a~29dとを示している。図5に示すように、内部電源発生回路19A~19Dは、それぞれ対応するチャネル21A~21Dに備えられている。基準電圧発生回路29は、基準電圧Vrefを発生し、基準電圧配線29a~29dを介して各内部電源発生回路19A~19Dに供給するものである。各内部電源発生回路19A~19Dは、基準電圧Vrefに応じて各種内部電圧を発生する。基準電圧Vrefは、静的信号であり、内部電源発生回路19A~19Dのゲートに入力されるため電荷の消費がない。そのため基準電圧Vrefを発生する基準電圧発生回路29は、ドライブ能力が小さく、ファンアウトが極端に大きいものとなる。このため、基準電圧Vrefは、隣接配線ノイズの影響を非常に受けやすい。一旦、基準電圧Vrefにノイズが重畳すると、基準電圧Vrefのレベルが上下して、正常レベルに戻るまでに時間がかかるため、内部電源発生回路19A~19Dが誤動作を起こす恐れがある。図5に示す半導体チップにおいて、基準電圧発生回路29から各基準電圧発生回路19A~19Dまで延伸する各基準電圧配線29a~29dは、貫通電極アレイ領域22の中央領域において、X方向に沿って配置されている貫通電極近接部分290を有している。貫通電極近接部分290は、図5に示すように、貫通電極群22Aおよび貫通電極群22Bの貫通電極TSV15と複数のテスト用パッド17との間および、貫通電極群22Cおよび貫通電極群22Dの貫通電極TSV15と複数のテスト用パッド17との間に配置されている。なお、図5に示す基準電圧配線29a~29dは、基準電圧配線をシールドするシールド配線を含む信号配線を意味している。図5に示すクラックテスト配線18Aは、図4に示す半導体チップのクラックテスト配線18と異なり、貫通導体列2aに沿ってY方向に延在する複数の第1の部分180aが、貫通導体列2aの一端から他端まで延伸するのではなく、貫通導体列2aの一部のみに沿って延伸している。より詳細には、図5に示すクラックテスト配線18Aの第1の部分180aは、基準電圧配線29a~29dから遠い側の端の貫通電極TSV15から、基準電圧配線29a~29dに最も近い貫通電極TSV15の手前まで延伸するものとなっている。したがって、図5に示す半導体チップにおいては、基準電圧配線29a~29dの貫通電極近接部分290と隣接するクラックテスト配線18Aとの間隔が、隣接する貫通電極TSV15間の間隔よりも大きいものとされている。その結果、図5に示す半導体チップでは、基準電圧Vrefにクラックテスト配線18Aが隣接していることによって、基準電圧Vrefがノイズの影響を受けることを防止できる。なお、隣接する貫通電極TSV15間の間隔は、通常、50μ程度とされている。なお、図5に示す半導体チップにおいては、内部電源発生回路19A~19Dが、それぞれ対応するチャネル21A~21Dに備えられている場合を例に挙げて説明したが、本発明はこれに限定されるものではなく、例えば、一部の内部電源発生回路を複数のチャネルで共有することもできるし、各々のチャネルに複数の内部電源発生回路を備えていてもよい。[第2の実施形態]図6は、本発明の半導体チップの他の例を説明するための図であり、半導体チップの一部を拡大して示した平面図である。図6に示す半導体チップにおいて、図4に示す半導体チップと異なる所は、クラックテスト配線18Bの配置のみである。したがって、図6に示す半導体チップにおいて、図4に示す半導体チップと同じ部材については、同じ符号を付し、説明を省略する。第1の実施形態において、クラックテスト配線18が、最下層の配線層L0の一部として形成されている場合、例えば、半導体チップの積層時に基板貫通導体44にかかった圧力等により、図3に示す層間絶縁膜32,33や配線層L0等の半導体基板に近い側の層に生じたクラックを高精度で検出でき好ましい。しかし、クラックテスト配線18が、最下層の配線層L0の一部として形成されている場合、例えば、図3に示す半導体チップC1の表面バンプ電極9上に、半導体チップC2の裏面バンプ電極を半田接合することにより形成された半田接合部の周囲のクラックなど、半導体チップの上層の配線層のみに亀裂が形成されていて最下層の配線層に亀裂が到達していない場合には、クラックとクラックテスト配線18との距離が遠いために、クラックが発生してもクラックテスト配線18が断線せず、クラックの検出精度が不十分となる可能性がある。しかし、半導体チップの上層の配線層に形成されたクラックを高精度で検出するために、クラックテスト配線18を、最上層の配線層L3の一部として形成した場合、半導体基板に近い側の層に形成されたクラックの検出精度が不十分となる可能性がある。すなわち、クラックテスト配線18を、最上層の配線層L3と最下層の配線層L0のどちらか一方の一部として形成しても、高精度でクラックを検出できない恐れがあった。これに対し、本実施形態においては、図6に示すように、クラックテスト配線18Bが、複数の配線層から選ばれた1つの配線層に形成された第1クラックテスト配線18Cと、第1クラックテスト配線18Cと異なる配線層に形成された第2クラックテスト配線18Dと、第1クラックテスト配線18Cと第2クラックテスト配線18Dとを電気的に接続するコンタクト電極18Eとを含むものとされている。すなわち、図6に示すクラックテスト配線18Bは、図4に示すクラックテスト配線18と平面視で略同じ形状のクラックテスト配線が、複数の配線層から選ばれた2つの配線層に形成され、両者間を縦方向に接続するコンタクト電極18Eによって電気的に接続されたものとなっている。本実施形態においては、第1クラックテスト配線18C図6において実線で示すが、最下層の配線層L0複数の配線層のうち最も基板側の配線層に形成されたものであり、第2クラックテスト配線18D図6において破線で示すが、最上層の配線層L3複数の配線層のうち最も基板から離れた配線層に形成されている。また、図6に示すように、第1クラックテスト配線18Cと第2クラックテスト配線18Dとは、平面視で重なり合っている。したがって、図6に示すクラックテスト配線18Bにおいては、第1クラックテスト配線18Cの延在距離と第2クラックテスト配線18Dの延在距離とが略同じとされている。なお、図6においては、説明を容易とするために、第1クラックテスト配線18Cと第2クラックテスト配線18Dとの位置をずらして示している。また、図6に示すクラックテスト配線18Bにおいては、コンタクト電極18Eは1箇所のみ設けられている。したがって、図6に示すクラックテスト配線18Bにおいては、コンタクト電極18Eの配置されている位置が、第1クラックテスト配線18Cと第2クラックテスト配線18Dとの折り返し地点となっている。本実施形態においても上述した第1の実施形態と同様に、クラックテスト配線18Bは、テストスイッチTSWが導通状態のときに、貫通電極群22A、貫通電極群22B、貫通電極群22C、貫通電極群22Dを順に通過して、テスト端子DA第1端子から電源端子VSS第2端子までを電気的に接続する導電パスを形成するように構成されている。そして、本実施形態の半導体チップにおいても上述した第1の実施形態と同様に、テスト端子DAと電源端子VSSとの間に、クラックテスト配線18Bを介してテスト信号を供給したときのテスト端子DAと電源端子VSSとの間の導通状態によって、貫通電極アレイ領域22にクラックが生じているかどうかを検出できる。本実施形態においては、クラックテスト配線18Bが、複数の配線層から選ばれた1つの配線層に形成された第1クラックテスト配線18Cと、第1クラックテスト配線18Cと異なる配線層に形成された第2クラックテスト配線18Dと、第1クラックテスト配線18Cと第2クラックテスト配線18Dとを電気的に接続するコンタクト電極18Eとを含むものであるので、第1クラックテスト配線18Cの形成されている配線層と第2クラックテスト配線18Dの形成されている配線層の2つの配線層において、クラックを同時に検出することができ、クラックテスト配線を、最上層の配線層L3と最下層の配線層L0のどちらか一方に形成した場合と比較して、どこにクラックが形成されていたとしてもクラックテスト配線18Bとクラックとの距離が近くなり、高精度でクラックを検出できる。また、本実施形態においては、第1クラックテスト配線18Cが、最下層の配線層L0に形成されたものであり、第2クラックテスト配線18Dが、最上層の配線層L3に形成されているので、貫通電極TSV15の周囲に形成されたクラックも、半田接合部の周囲のクラックなど半導体チップの上層の配線層のみに形成されているクラックも高精度で検出できる。なお、本実施形態においては、第1クラックテスト配線18Cが、最下層の配線層L0に形成されたものであり、第2クラックテスト配線18Dが、最上層の配線層L3に形成されたものを例に挙げて説明したが、第1クラックテスト配線18Cと第2クラックテスト配線18Dを形成する配線層は、異なる配線層に形成されていれば、どの配線層に形成されていてもよい。図7は、本発明の半導体チップの他の例を説明するための図であり、半導体チップの一部を拡大して示した平面図である。図7に示す半導体チップにおいて、図6に示す半導体チップと異なる所は、クラックテスト配線18Fの配置のみである。したがって、図7に示す半導体チップにおいて、図6に示す半導体チップと同じ部材については、同じ符号を付し、説明を省略する。図7に示すクラックテスト配線18Fも図6に示すクラックテスト配線18Bと同様に、複数の配線層から選ばれた1つの配線層に形成された第1クラックテスト配線18Gと、第1クラックテスト配線18Gと異なる配線層に形成された第2クラックテスト配線18Hと、第1クラックテスト配線18Gと第2クラックテスト配線18Hとを電気的に接続するコンタクト電極18Jとを含むものである。しかし、図7に示すクラックテスト配線18Fは、図6に示すクラックテスト配線18Bと異なり、第1クラックテスト配線18Gと第2クラックテスト配線18Hとが、平面視で異なる位置に配置され、両者間を縦方向に接続する複数のコンタクト電極18Jが複数設けられている。また、図7に示すクラックテスト配線18Fでは、平面視で第1クラックテスト配線18Gと第2クラックテスト配線18Hとの間に貫通導体列2aが配置され、コンタクト電極18Jが、貫通導体列2aの端部に配置された貫通電極TSV15よりも外側に配置されている。より詳細には、図7に示すクラックテスト配線18Fでは、第1クラックテスト配線18Gが、貫通導体列2aの間に配置される第1線81と、第1線81の貫通導体列2aの一端側の端部を起点として隣接する貫通導体列2a間の間隔に対応する長さでX方向に延在する第2線82とからなる複数の第1L字パターン81Aを有している。また、図7に示すクラックテスト配線18Fでは、第2クラックテスト配線18Hが、貫通導体列2aの間に配置される第3線83と、第3線83の貫通導体列2aの他端側の端部を起点として第2線82と同じ方向に隣接する貫通導体列2a間の間隔に対応する長さで延在する第4線84とからなる複数の第2L字パターン81Bを有している。そして、図7に示すように、第1クラックテスト配線18Gである第1L字パターン81Aと、第2クラックテスト配線18Hである第2L字パターン81Bとが交互に配置され、コンタクト電極18Jによって接続されている。したがって、図7に示すクラックテスト配線18Fにおいても、第1クラックテスト配線18Gの延在距離と第2クラックテスト配線18Hの延在距離とが略同じとされている。また、図7に示すクラックテスト配線18Fも図6に示すクラックテスト配線18Bと同様に、第1クラックテスト配線18G図7において実線で示すが、最下層の配線層L0に形成されたものであり、第2クラックテスト配線18H図7において破線で示すが、最上層の配線層L3に形成されている。したがって、図7に示すクラックテスト配線18Fにおいても、貫通電極TSV15の周囲に形成されたクラックも、半田接合部の周囲のクラックなど半導体チップの上層の配線層のみに形成されているクラックも高精度で検出できる。また、図7に示すクラックテスト配線18Fは、第2クラックテスト配線18Hが、最上層の配線層L3に形成されたものであるが、図6に示すクラックテスト配線18Bと比較して、第2クラックテスト配線18Hの延在距離が短く、最上層の配線層L3における第2クラックテスト配線18Hを形成するための面積が小さいものとなる。最上層の配線層L3は、主に信号に使用される配線層である。このため、最上層の配線層L3における第2クラックテスト配線18Hを形成するための面積が大きいと、信号に使用する配線を形成可能な面積が狭くなり、信号に使用する配線を形成する面積を確保するために、半導体チップの平面積を増大させなければならなくなる恐れが生じる。図7に示すクラックテスト配線18Fでは、最上層の配線層L3における第2クラックテスト配線18Hを形成するための面積が小さいため、半導体チップの微細化に適したものとなる。また、半導体チップに形成されるクラックは、通常50μ程度である隣接する貫通電極TSV15間の間隔の寸法よりも大きいものとなることが多い。このため、図7に示すクラックテスト配線18Fでは、隣接する第1クラックテスト配線18G間の間隔および隣接する第2クラックテスト配線18H間の間隔が、図6に示すクラックテスト配線18Bと比較して約2倍に広くなるが、十分な精度でクラックを検出できる。次に、本発明の上記各実施形態の変形例について説明する。図1においては、半導体チップC1~C4の全てに基板貫通導体44及び裏面バンプ電極12が形成される構成を示したが、第1の変形例では、半導体チップC1~C3には基板貫通導体44及び裏面バンプ電極12を形成する一方で、半導体チップC4には基板貫通導体44及び裏面バンプ電極12を形成しない構成とする。半導体チップC4は半導体装置1の最上段の半導体チップであるため、半導体チップC3の裏面バンプ電極12から供給される信号や電源を自チップの表面バンプ電極9を介して自チップの内部に取り込むことができればよく、半導体チップC3の裏面バンプ電極12から供給された信号をさらに他の半導体チップに供給する必要がないからである。このように、半導体チップC4に基板貫通導体44及び裏面バンプ電極12を形成しない場合、基板貫通導体44及び裏面バンプ電極12を形成しやすくするために半導体チップC4を薄くする必要がないため、半導体チップC4は、半導体チップC1~C3に比べ厚くすることができる。その結果、半導体装置1の製造時、具体的には、半導体チップC1~C4を積層するときの熱応力によるチップの変形を抑制することができる。尚、図1においては、半導体チップC1~C4の4枚の半導体チップを積層した半導体装置1を例に挙げたが、本発明は、半導体チップの積層枚数が2枚以上の半導体装置に適用できるものであり、このように半導体チップの積層枚数が4枚以外の半導体装置においても、上記第1の変形例に記載した構成を適用することができる。即ち、このような半導体装置のうちで最上段に積層された半導体チップに基板貫通導体44及び裏面バンプ電極12を形成せず、最上段に積層された半導体チップの厚さを半導体装置内の他の半導体チップよりも厚くするという構成を適用することができる。"