"オフ電圧を維持する主接合を有する第1導電型半導体基板の一方と他方の両主面間の第1導電型ドリフト層が、交互に接して複数配置される第1導電型ドリフト領域と第2導電型仕切り領域とからなる両領域と、該両領域に前記主面に垂直に並列するpn接合とを有する並列pn層を備え、前記両領域が前記主接合に対するオフ電圧の印加時に、前記両領域間のpn接合から前記両領域内に拡がる空乏層が前記ドリフト層を空乏化することができる程度の領域幅をそれぞれ有し、且つ主電流の流れる素子活性部内の第1並列pn層の繰り返しピッチ間隔より前記素子活性部を取り巻く環状の素子周縁部内の第2並列pn層の繰り返しピッチ間隔が狭い構造を有し、前記環状の素子周縁部が、前記第2並列pn層の表面を覆う、前記ドリフト層の不純物濃度より低濃度の第1導電型表層領域を備え、該環状の素子周縁部内の外周部の第2導電型仕切り領域の深さが内周部の第2導電型仕切り領域の深さより浅いことを特徴とする超接合半導体装置。前記環状の素子周縁部内の外周部の第2導電型仕切り領域の深さが内周部の第2導電型仕切り領域の深さの2/5以下であることを特徴とする請求項1記載の超接合半導体装置。前記素子周縁部の前記低濃度の第1導電型表層領域の表層に、第1並列pn層の外周を囲むように離間して配置される2以上の第2導電型ガードリング領域を備え、前記第2導電型ガードリング領域より外周側に、内周側より深さが浅い第2導電型仕切り領域を備えることを特徴とする請求項1または2記載の超接合半導体装置。前記第2導電型ガードリング領域の表面の内周側および外周側に載置され、前記第2導電型環状領域に導電接続される導電性フィールドプレートを備えていることを特徴とする請求項3に記載の超接合半導体装置。前記素子活性部と素子周縁部内の並列pn層の平面パターンがストライプ状または格子状のいずれかの組み合わせであることを特徴とする請求項1乃至4のいずれか一項に記載の超接合半導体装置。しかしながら、前記特許文献4に記載の超接合半導体装置では、素子周縁部の表面にチャージされた表面電荷量Qss=±1.0×1012cm2の範囲レベルでの耐圧の耐電荷性は確保しているが、不純物イオン濃度がそのレベルより高いモールド樹脂封止に対しては耐圧低下のおそれがある。すなわち、前記超接合半導体装置を樹脂モールド封止構造のデバイスとするには、表面電荷量Qss=±1.0×1012cm2のレベルの耐電荷性では不十分である。耐圧低下を抑制し高信頼性を有する樹脂モールド封止構造の超接合半導体装置とするには、さらに、その耐電荷性を改善する必要がある。本発明はこの点に着目してなされたものであり、本発明の目的は、耐圧特性と電圧降下特性のトレードオフ関係を大幅に改善するとともに、素子周縁部の耐電荷性を大きく向上させることができ、長期耐圧信頼性を向上させることのできる超接合半導体装置を提供することを目的とする。前記本発明の目的を達成するために、オフ電圧を維持する主接合を有する第1導電型半導体基板の一方と他方の両主面間の第1導電型ドリフト層が、交互に接して複数配置される第1導電型ドリフト領域と第2導電型仕切り領域とからなる両領域と、該両領域に前記主面に垂直に並列するpn接合とを有する並列pn層を備え、前記両領域が前記主接合に対するオフ電圧の印加時に、前記両領域間のpn接合から前記両領域内に拡がる空乏層が前記ドリフト層を空乏化することができる程度の領域幅をそれぞれ有し、且つ主電流の流れる素子活性部内の第1並列pn層の繰り返しピッチ幅より前記素子活性部を取り巻く環状の素子周縁部内の第2並列pn層の繰り返しピッチ幅が狭い構造を有し、前記環状の素子周縁部が、前記第2並列pn層の表面を覆う、前記ドリフト層の不純物濃度より低濃度の第1導電型表層領域を備え、該環状の素子周縁部内の外周部の第2導電型仕切り領域の深さが内周部の第2導電型仕切り領域の深さより浅い超接合半導体装置とする。前記素子周縁部の前記低濃度の第1導電型表層領域の表層に、第1並列pn層の外周を囲むように離間して配置される2以上の第2導電型ガードリング領域を備え、前記第2導電型ガードリング領域より外周側に、内周側より深さが浅い第2導電型仕切り領域を備えることも好適である。前記素子活性部と素子周縁部内の並列pn層の平面パターンがストライプ状または格子状のいずれかの組み合わせであることもできる。本発明によれば、耐圧特性と電圧降下特性のトレードオフ関係を大幅に改善するとともに、素子周縁部の耐電荷性を大きく向上させることができ、長期耐圧信頼性を向上させることのできる超接合半導体装置を提供することができる。以下、本発明の超接合半導体装置にかかる実施例について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。第1導電型をn型、第2導電型をp型として説明する。本発明の超接合半導体装置の素子周縁部では、その表層に、その下層の並列pn層の不純物濃度より低濃度であって、この並列pn層上を一様に覆う第1導電型領域n領域が形成され、さらにこのn領域内の表層に前記素子活性部を取り巻く環状の複数のp型ガードリングが相互に所定の間隔を置いて形成される。かつ、この素子周縁部内の内周側と外周側とでp型仕切り領域の深さを異ならせ、外周側のp型仕切り領域の深さを内周側より浅くすることで、オフ電圧印加時の空乏層の拡がり過ぎを制御することができ、樹脂モールド封止とした場合でも耐電荷性を確保することができ、耐圧低下が抑えられることに基づいてなされてものである。その理由について以下説明する。前述の特許文献4に記載の超接合半導体装置従来素子構造とするでは、素子周縁部で空乏層が伸びすぎて最周縁部のチャネルストッパーに到達し、そこで生じる電界集中による耐圧低下を抑えるために並列pn層の繰り返しピッチ幅を素子活性部より素子周縁部で狭くして空乏層の伸びを抑える構造とした。このような構造を有する超接合MOSFETでは、その素子周縁部表面の絶縁膜表面に正電荷正イオンが強くチャージされた場合でも、素子周縁部内の並列pn層のn型不純物濃度が増加して空乏層の拡がり過ぎが抑制されてチャネルストッパーには届かなくなり、素子活性部側でアバランシェブレークダウンが起きるようになり、耐電荷性が向上する。しかし、素子周縁部表面に負電荷負イオンが強くチャージされる環境例えば、樹脂モールド封止では、素子周縁部下のn型不純物濃度がより低下して空乏層がさらに拡がりやすくなりチャネルストッパー端での電界集中がより起こり易くなることが問題となる。これに対し、本発明では、前記従来素子構造に加えて、さらに素子周縁部の外周側でp型仕切り領域の深さを浅くしてp型仕切り領域を減らす構造とする。このような本発明の超接合半導体装置の構造とすることで、素子周縁部表面に負電荷負イオンが強くチャージされる樹脂モールド封止のような場合でも、実効的なn型不純物濃度が増加し、空乏層を拡がり難くすることによりチャネルストッパーにおける電界集中を抑える構造が得られる。この点が本発明の特徴である。前述の従来素子構造においても、本発明と同様の表面n領域およびp型ガードリングを備えるので、正電荷チャージに対する耐圧の耐電荷性は得られるが、一般にガードリング構造を有する素子周縁部の場合、表面が負電荷で強くチャージされたときに空乏層がチャネルストッパーまで拡がって電界集中が起き、アバランシェを起こして耐圧が低下する傾向がある。すなわち、素子周縁部表面に負電荷がチャージされた場合について耐圧の耐電荷性が弱い傾向が見られるのである。本発明の超接合半導体装置によれば、この点が改善される。すなわち、本発明では素子周縁部内の並列pn層の繰り返しピッチ幅を素子活性部より狭くするするとともに、素子周縁部の外周においてのみp型仕切り領域深さを浅くすることにより、さらに空乏層の拡がりを制御することができ、従来素子構造において弱点であった負電荷に対する耐圧の対電荷性を改善させることができる。したがって、従来素子構造よりも耐電荷性を大幅に向上させた超接合半導体装置の製造が可能となる。図1、図2、図3、図4に、本発明の実施例1にかかる縦型超接合MOSFET以下素子の平面図、断面図をそれぞれ示す。図1は該素子の平面図の一部四角形チップの中心を通る直角の2本線で田型に切断したうちの1/4素子を示したものであり、理解を容易にするために素子活性部10aでは下層の並列pn層20aのみを示し、その表層に配置されるMOS表面構造とソース電極9は省略されている。後述の図4のB-B’面主面に平行な面で切断した内部平面図と言うこともできる。素子活性部10aとこの素子活性部10aを取り巻く素子周縁部10bとして、基板表面のp型ガードリング32a、32b、32cとn領域23と最外側に位置するn型チャネルストッパー13と最外周のp型領域14とを示している。素子活性部10a内の並列pn層20aの各領域の表面パターンは図1ではストライプ状に描かれているが、並列pn層の表層には前述のようにMOS表面構造が形成されるので、基板表面にはそのストライプパターンは現れない。この図1に示す超接合MOSFETのA-A’線断面図を図4に示す。ただし、図4では、図1に示されていない素子活性部10aのMOS表面構造とソース電極9と素子周縁部のp型ガードリング上に設けられるフィールドプレート33a、33b、33c、フィールド絶縁膜25およびチャネルストッパー電極15も示している。MOS表面構造はpベース領域3、pコンタクト領域4、nソース領域5、ゲート絶縁膜6、ゲート電極7、層間絶縁膜8を有し、素子の裏面側にはドレイン電極11を備えている。さらに、図2は前記図1と同様の、同図のC-C’面で主面に平行に切断した内部平面図1/4素子、図3は同図のD-D’面で主面に平行に切断した内部平面図1/4素子である。図2では、図4に示すC-C’面では、素子活性部10a内の並列pn層20aの外周を格子状パターンで配置された並列pn層20bが囲む構造を示している。図2および図4からも分かるように、素子周縁部10b内の並列pn層20bのピッチ幅p2が素子活性部10aの並列pn層20aのピッチ幅p1より小さくされ、並列pn層20bの表面には低濃度の表面n領域23が形成されている。n型ドレイン領域21、21aの幅は素子活性部10aから素子周縁部10bにかけて徐々に変わるのではなく、並列pn層20aから20bへピッチ幅が小さくなるのに伴いn型ドレイン領域21の幅が一回小さくなるだけであり、各並列pn層内部では同じ幅である。さらに、本発明にかかる素子周縁部10b内では、p型ガードリング領域32a、32b、32cより外周側で、p型仕切り領域22aの深さが内周側のp型仕切り領域22より浅い層として配置されることが特徴である。ここで、本発明にかかる超接合MOSFETの素子周縁部10bの耐電荷性が優れていることを説明するために、まず、従来の超接合MOSFET以下従来素子構造における素子周縁部100bの構造の違いおよび耐電荷性のレベルについて説明する。図5、図6、図7に従来素子構造の平面図の一部1/4素子および断面図を示す。図5、図6は図7のF-F’面で主面に平行に切断した内部平面図、G-G’面で主面に平行に切断した内部平面図を示す。なお、図7は図5のE-E’線断面図に相当するが、さらに、図5に示されていない素子活性部100aのMOS表面構造とソース電極109と素子周縁部100bのp型ガードリング132a、132b、132c上に設けられるフィールドプレート133a、133b、133cフィールド絶縁膜125およびチャネルストッパー電極115も示している。理解を容易にするために前記図1と同様に、図5の素子活性部100aでは下層の並列pn層200aのみを示し、その表層に配置されるMOS表面構造とソース電極109は省略されている。素子活性部100aを取り巻く素子周縁部100bは、図6、図7に示すように、基板表層に、p型ガードリング132a、132b、132c、n領域123および素子周縁部100bの最外側に位置するn型チャネルストッパー113と最外周のp型領域114を示す。同じく図5では、素子周縁部の下層に配設されるストライプ状の並列pn層200bを示している。この従来素子構造の超接合MOSFETでは、前記図5と図7に示すように、素子周縁部100bに素子活性部100aより繰り返しピッチ幅の狭いストライプ状の並列pn層200bを配している。この並列pn層200bとともに表面n領域123およびp型ガードリング133a、133b、133cが形成される素子周縁部100bの構造は、本発明にかかる実施例1の超接合MOSFETと同様であるが、従来素子構造では素子周縁部100bの並列pn層200bにおけるp型仕切り領域122の深さが内周から外周まで一様に深さが変わらず、素子活性部100a内のp型仕切り領域102の深さとも変わらない構造であることが本発明と異なる。このような従来素子構造の素子周縁部100bでは、フィールド絶縁膜125表面が正電荷に帯電した時は問題が少ないが、特に負電荷に帯電したときに空乏層が低耐圧で並列pn層を通じてチャネルストッパー電極115端まで拡がりやすく、そこで電界が集中し設計耐圧以下の低耐圧でブレークダウンすることがしばしばあって問題となる。一方、実施例1の超接合MOSFETでは、前述の図1~図3、図4に示すように、素子周縁部10bの表層にp型ガードリング32a、32b、32cとともにn領域23を形成し、素子周縁部10bの外周側において並列pn層20cのp型仕切り領域22aの深さを内周側のp型仕切り領域22より浅くした構造を形成している。このような構造にすることにより、正電荷に対しては表層のn領域23とp型ガードリング32a、32b、32cにより、従来と同様に、素子活性部20a側での電界集中を緩和し耐圧の耐電荷性を向上させることができる。さらに負電荷に対しても、素子周縁部10bの外周部においてp型仕切り領域22aの深さを浅くすることでドリフト層24の実効的な不純物濃度を高くし、素子周縁部10b端で空乏層が拡がりにくくなりチャネルストッパー13端での電界集中を緩和できる。本発明にかかる実施例1においては、チャネルストッパー13端での電界集中のみ緩和できれば良いので、素子周縁部10bの外周側のさらにp型ガードリングより外周部でのみp型仕切り領域22aの深さを浅くし、素子周縁部10bの内周側のp型仕切り領域22は従来と同様の深さとしている。p型ガードリング領域の内周側でもp型仕切り領域22を浅くした場合、素子表面が負電荷に帯電した時には問題がないが、正電荷に帯電した時に空乏層が十分に拡がらず耐圧低下を引き起こすおそれがあるためp型ガードリングより外周部でのみp型仕切り領域22aの深さを浅くことが望ましい。前述したように素子周縁部での空乏層の伸び過ぎを抑え、低耐圧ブレークダウンを抑えるためには、素子周縁部10bの実効的なn型不純物濃度、特に外周部のn型不純物濃度を増加させればよい。その方法として、素子周縁部10bの外周側の並列pn層20bのp型仕切り領域の幅をさらに細く狭くする方法が考えられる。しかし、並列pn層の横方向基板主面に平行な方向の繰り返しピッチ幅はもともと小さく、このピッチ幅をさらに狭くするには深さを浅くする方法に比べて極めて高い加工精度が要求される。したがって、本発明にかかる実施例1においては、将来的な素子の高性能化に向けた繰り返しピッチ幅の微細化の余地を残すとともに、制御の容易なp型仕切り領域の深さを大きく変調して空乏層の拡がりを制御する方法を採用した。並列pn層の繰り返しピッチ幅が狭くなるとp型仕切り領域22および22a間距離が狭くなり、電界は緩和されやすくなるので、高耐圧化が容易となる。さらに、p型ガードリングに導電接続されるようにp型ガードリング上の内周および外周に絶縁膜25を介して形成される導電性フィールドプレート33a、33b、33cはp型ガードリングの電界緩和及び空乏層の拡がりの抑制以外に、外来電荷の収集も行うので、表面電荷による耐圧の変動を抑制する機能も有する。p型ガードリングの外周だけではなく内周にもフィールドプレートを接続して表面をカバーしているため、外来電荷を収集する機能は高い。図8a、b、c及び図9a、b、cに従来素子構造および本発明の実施例1にかかる超接合MOSFETにおける素子周縁部の耐電荷性をシミュレーションした結果を示す。図8a、図9aでは従来素子構造の素子周縁部におけるフィールド絶縁膜25の表面にチャージされた負電荷の表面電荷量がQss=-1.0×1012cm2のときのポテンシャル分布を等電位線で示したポテンシャル分布図およびインパクトイオン化率を示す。MOSFETでは,ソースからドレインに流れる電子がドレイン部の高電界で加速され,インパクトイオン化により電子,正孔を発生させることが知られている。このインパクトイオン化とは、電界により加速された電子が,結晶格子との衝突により電子,正孔を発生させる現象を言い、その発生割合がインパクトイオン化率である。電界集中箇所でインパクトイオン化率が高くなるので、電界集中箇所を示すことができる。図8b、c、図9b、cでは、比較例の超接合MOSFETと本発明にかかる実施例1の超接合MOSFETにおいて、素子周縁部10bの外周部のp型仕切り領域22aの深さが、内周側のp型仕切り領域22の深さの3/5の場合図9bと2/5の場合図9cの2とおりについて、前記従来素子構造の場合より強くチャージされた負電荷の表面電荷Qss=-1.5×1012cm2のときのポテンシャル分布およびインパクトイオン化率をそれぞれ示す。素子周縁部における負電荷の帯電による影響をわかりやすくするため、負電荷帯電の影響を受けやすい条件となる並列pn層20a内の各p仕切り領域2の幅とnドリフト領域1の幅の比=1/1においてシミュレーションを行った。図8、図9に示す結果から、従来素子構造では、図8aに示すように、表面電荷量Qss=-1.0×1012cm2でも、既に空乏層がチャネルストッパー電極まで到達して電界集中が発生しており、図9aに示すように、チャネルストッパー13端近傍の斜線領域150にてブレークダウンを起こしていることが分かる。一方、図8bのように、実施例1で説明したp型仕切り領域深さが3/5の場合では前述の従来素子構造よりは空乏層の伸びが抑えられているが、負電荷の表面電荷量Qss=-1.5×1012cm2においてチャネルストッパー13端近傍で電界集中が起こりはじめ、図9bのようにチャネルストッパー13端近傍の斜線領域15にてブレークダウンを生じていることが分かる。また一方、p型仕切り領域深さ2/5の場合では図8cのように、前記図8bと同様の表面電荷量Qss=-1.5×1012cm2でもまだチャネルストッパー13端近傍で電界集中が発生せず、図9cのように、チャネルストッパー13近傍ではなく、素子活性部10a側の斜線領域16にてブレークダウンが生じていることを示している。素子活性部内でのブレークダウンは比較的フラットな接合面で生じるので、局部的な電界集中度が弱く、耐圧低下が少ないので好ましい。図10に、本発明にかかる実施例1の超接合MOSFETにおいて表面電荷量/cm2に対する耐圧ブレークダウン電圧の値をシミュレーションした結果を示す。図10に示すように、従来素子構造および素子周縁部の外周部のp型仕切り領域22aの深さが3/5である場合は表面電荷量Qss=-1.5×1012cm2のときに耐圧が低下するが、p型仕切り領域22aの深さが2/5の超接合MOSFET発明にかかる実施例1においては、表面電荷量Qss=±1.5×1012cm2で、耐圧がほとんど低下することがない結果を示している。従って、図10から、p型仕切り領域22aの深さを素子周縁部の外周部で浅くすることにより、表面電荷量Qss=±1.5×1012cm2の範囲で、従来素子構造に比べ耐電荷性を向上することができ、素子周縁部の外周部のp型仕切り領域22aの深さが2/5以下であることが望ましいことが分かる。以上の説明から、本発明の実施例1にかかる超接合MOSFETは、その素子周縁部のフィールド絶縁膜表面にチャージされる表面電荷量が、樹脂モールド封止などにより、Qss=±1.5×1012cm2のように多い場合でも、素子周縁部の外周部でのp型仕切り領域22a深さを内周側の深さより浅くする構成により、超接合MOSFETの耐電荷性の向上を図ることができ、耐圧の信頼性が向上することが分かった。図11に、本発明の超接合半導体装置にかかる実施例2の超接合MOSFETの透し平面図の一部1/4素子を示す。この図11は図2と同様の内部平面図であるが、p型ガードリング32a、32b、32cが描き加えられて透し図にされている。図11に示す超接合MOSFETでは、素子周縁部10bの並列pn層の平面パターンがストライプ状であることが前述の図2の超接合MOSFETと異なり、他の構造は図2と同じである。すなわち、前述の実施例1に対して素子周縁部10bの並列pn層20b、20cの平面パターンを格子状ではなくストライプ状とし、素子周縁部10b内の外周側でのみp型仕切り領域22aの深さを浅くしている。素子周縁部10bの並列pn層20b、20cの形状に依らず、p型仕切り領域22a深さを浅くすることにより、実施例1と同様の本発明の効果が得られる。なお、実施例1、2においては素子活性部10aの並列pn層20aの平面パターンをストライプ状としたが、格子状の平面パターンとしてもよい。また、実施例1、2においては並列pn層をエピタキシャル成長を複数回繰り返す多段エピ方式と称する方法により形成しているが、全面エピタキシャル成長させたn型ドリフト層の表面から垂直エッチングにより形成したトレンチにp型仕切り領域をエピタキシャル成長により埋め込む方法により並列pn層を形成し、超接合MOSFETを製造する方法とすることもできる。以上説明した実施例の超接合半導体装置によれば、オン抵抗と耐圧のトレードオフ関係を大幅に改善できるだけでなく、表面電荷のチャージに対して耐圧変動が抑制され、長期耐圧信頼性を向上させることのできる超接合半導体装置を提供することができる。"