"第1の半導体チップ及び第2の半導体チップを含む半導体装置において、前記第2の半導体チップが、前記第1の半導体チップから供給される第1の信号に応じてチャージされ、前記第1の半導体チップから供給される第2の信号に応じてディスチャージされるノードを含み、自身の端子と入力バッファとの間に配置されるテスト回路を有する、ことを特徴とする半導体装置。前記第1の信号及び前記第2の信号をそれぞれ、前記第1の半導体チップから前記第2の半導体チップに転送する第1及び第2の経路であって、各々貫通電極を含む前記第1及び前記第2の経路を有する、ことを特徴とする請求項1に記載の半導体装置。前記第1の半導体チップ及び前記第2の半導体チップは、半導体装置の外部から信号をチップ毎に独立して入力可能な経路であって、前記ノードの電位変化に応じた電流を流す貫通電極を含む第3の経路を有する、ことを特徴とする請求項1または請求項2いずれか一項に記載の半導体装置。前記第2の半導体チップの前記入力バッファには、前記第2の信号が供給される、ことを特徴とする請求項1から請求項3いずれか一項に記載の半導体装置。前記第2の半導体チップの前記入力バッファには、前記第1の信号が供給される、ことを特徴とする請求項1から請求項3いずれか一項に記載の半導体装置。前記入力バッファは、前記第1の信号または前記第2の信号が供給されるテスト動作以外のテスト動作において、前記第1の半導体チップ及び前記第2の半導体チップにおいて、前記第1の経路、前記第2の経路、及び前記第3の経路とは異なる第4の経路に接続される入出力端子であって、バウンダリスキャン検査方法を行なう際の検査対象となる前記入出力端子が接続されるバウンダリスキャン検査回路に対して、前記第1の経路または前記第2の経路を介して入力されるバウンダリスキャンを行なう際の制御信号を出力する、ことを特徴とする請求項4または請求項5いずれか一項に記載の半導体装置。しかしながら、特許文献1記載のバウンダリスキャン検査方法では、外部と電気的接続がされているか否かの検査を行なうことができない入力端子、例えばバウンダリスキャン動作を制御する制御信号そのものを各チップへ供給する入力端子に対しては検査を行うことができない。これらの端子は、各チップの間において共通に信号が入力される入力端子である。つまり、従来においては、他のチップの入力端子と接続されているため、直接に電気的に接触コンタクトすることができない端子であり、かつ、バウンダリスキャン検査方法の対象に組み込まれていない端子について、外部と電気的接続がされているか否かの検査を行なうことができないという問題があった。本発明は、第1の半導体チップ及び第2の半導体チップを含む半導体装置において、前記第2の半導体チップが、前記第1の半導体チップから供給される第1の信号に応じてチャージされ、前記第1の半導体チップから供給される第2の信号に応じてディスチャージされるノードを含み、自身の端子と入力バッファとの間に配置されるテスト回路を有する、ことを特徴とする半導体装置である。本発明によれば、第1の半導体チップの入力端子と第2の半導体チップの入力端子とを接続し、第1の半導体チップからの第1の信号または第2の信号を第2の半導体チップに転送して、第2の半導体チップのテスト回路のノードに電位変化を生じさせることができる。例えば、第2の半導体チップのテスト回路のノードの電圧に応じて、直接コンタクトすることができる端子から、第2の半導体チップに電流を流す構成とすることにより、第2の半導体チップの第1の信号または第2の信号が入力される端子が、外部と電気的接続がされているか否かの検査を行なうことができる。よって、積層型半導体装置において、外部から直接コンタクトができず、かつ、バウンダリスキャン検査方法の対象に組み込まれていない端子についても接続不良を検出することができる。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図1は、半導体装置10のチップ模式図である。半導体装置10は、揮発性の記憶機能を有する4個のDRAMDynamicRandomAccessMemoryを1つのチップ半導体チップ;単にチップと呼ぶ上に配置して構成され、いわゆるワイドIODRAMとよばれているチップである。このような構成により、それぞれのチャネルa~チャネルdは、互いに独立にデータ及びコマンド並びにアドレスをチップ外部と送受信することができる。即ち、それぞれのチャネル1~4は、対応する後述の制御回路により、例えば、リード動作、ライト動作、リフレッシュ動作などの各種動作を独立に制御することができる。図1に示すように、半導体装置10の中央領域には、複数の貫通電極TSV、及びテスト用パッドTPが配置されている。複数の貫通電極TSVThroughSiliconViaはチャネルa~チャネルdにそれぞれ対応する貫通電極TSVアレイブロックa~ブロックdに分けられる。それぞれのブロックa~ブロックdに対応して設けられる貫通電極TSVアレイは、データ信号DQ、コマンドアドレス信号CA、及び、クロック信号CKを送受信する複数の信号端子としての貫通電極、電源電圧VDD、VSS等が供給される複数の電源端子としての貫通電極、及びテスト用の信号を送受信するテスト端子としての貫通電極とを含む。テスト用パッドTPは、チャネルa~チャネルdをウエハ状態でのテストをする際に、プローブ針を接続するためのパッド端子である。テスト用パッドTPのパッドサイズ及び間隔ピッチは、プローブ針が接続しやすいように、貫通電極TSVの各電極のサイズ及び間隔ピッチよりも広く形成されている。また、半導体装置10をウエハ状態でのテストをする際に、テスト用パッドTPを用いてテストするため、貫通電極TSVを傷つけることなくテストすることが可能となる。図2は、貫通電極TSVの断面模式図である。図2においては、2本の貫通電極TSVを示している。半導体装置10は、半導体基板80、半導体基板80の上に形成された層間絶縁膜81複数層、層L0~層L3からなる多層配線構造を含む。また、図2において図示していないが、半導体基板80の上には、半導体装置10の実質的な機能を実行する各種回路素子が形成されている。多層配線構造を構成する層L0~層L3は、それぞれ層間絶縁膜81に覆われている。貫通電極TSVは、半導体基板80を裏面から表面まで貫通し、さらに、半導体基板80と層L0との間に形成された層間絶縁膜81を貫通する基板貫通部83、多層配線構造の各配線層として形成されるパッド部P0~パッド部P3、パッド部各々の間を縦方向に接続するスルーホール電極1TH~スルーホール電極3TH、表面バンプ電極85、及び、裏面バンプ電極84を含む。貫通電極TSVにおいて、表面バンプ電極85は、層間絶縁膜81上に形成され、最上層のパッド部P3上に形成された層間絶縁膜81を貫通してパッド部P3と接続する。また、裏面バンプ電極84は、半導体基板80の裏面上に形成され、基板貫通部83と接続されている。表面バンプ電極85及び裏面バンプ電極84は、半導体装置の端子として機能する。また、半導体基板80中には、基板貫通部83を囲むように絶縁リング82が形成され、基板貫通部83と、各種回路素子が形成される領域の半導体基板80トランジスタ領域との電気的絶縁を確保している。層L0~層L3からなる多層配線構造は、下層側が上層側よりも抵抗が高くなっている。例えば、本実施例では、層L0はタングステンWで構成し、層L1~層L3をアルミニウムAlでそれぞれ構成している。最上層である層L3では、層L1、層L2よりも層の厚さを厚くすることで低抵抗としている。配線層CL0~配線層CL3は、それぞれ層L0~層L3として形成される配線層である。この配線層には、信号配線、電源配線等の様々な配線が形成される。図2に示すとおり、配線層CL0~配線層CL3は、隣接する貫通電極TSV間にも形成される。図3は、半導体装置10を含む積層型半導体装置20の断面模式図である。積層型半導体装置20は、図3aに示すように、5つの半導体チップが積層された構造を有する。すなわち、下層側から順に、チップC0~チップC4が積層されている。チップC0は、例えば積層型半導体装置20を制御するSOCSystemonChip;コントローラチップであり、チップC1Slice0、チップC2Slice1、チップC3Slice2、チップC4Slice3の各々は、図1及び図2に示した半導体装置10を含むメモリチップである。故に、積層型半導体装置20は、チップC0~チップC4が一体的にパッケージングされたシステムである。チップC0を除く、チップC1~チップC4で構成されれば、図3bに示すように、チップC1~チップC4は一体的にパッケージングされた受動素子としての半導体装置である。この半導体装置では、チップC1のテスト用パッドTPに信号を与えることにより、チップC1~チップC4の各々が正常に動作するか否かを試験テストすることができる。一方、図3aに示すように積層されて積層型半導体装置20に組み込まれた後の通常動作時においては、チップC1~チップC4の各々は、チップC0の制御のもと、チップC0とのみ通信を行う。チップC0は、外部端子TEを介して外部と通信する。チップC1~チップC4は、チップC0の各チャネル制御を介して互いに通信してもよい。例えば、チャネル間のデータのコピーや、チップC0のSOC内でのデータ処理に関連するチャネル間のデータ処理に有用である。また、チップC1~チップC4の各々は、チップC0の制御のもと、チップC0及び外部端子TEを介して外部と接続してもよい。なお、詳細は後述するが、チップC0からチップC1~チップC4に供給される信号として、チップC0を通過するが、チップC0による実質的な論理演算を経ないでチップC1~チップC4に供給される信号を含むこともできる。このように、チップC0による実質的な論理演算を経ないでチップC1~チップC4に供給される信号は、チップC1~C4が積層型半導体装置20に組み込まれた後にチップC1~C4をテストする際に使用することができる。メモリチップであるチップC1~チップC4は、それぞれ図1に示したとおり、4つのチャネルa~チャネルdに対応する領域に区分されている。ここで、積層されるチップの枚数は、何枚であってもよい。チップC0~チップC4の対応する端子同士は、積層型半導体装置20内を積層方向に貫通する貫通電極TSVを介して電気的に接続されている。また、積層型半導体装置20の底面には複数の外部端子TEが形成され、チップC0~チップC4の対応する端子群と電気的に接続されている。図4は、積層型半導体装置20における半導体チップ間の電気的接続を示す模式図である。図4では、図3に示すチップC1~チップC4の接続を示している。つまり、図中の一番下の貫通電極TSVは、チップC0SOCチップの貫通電極TSV不図示と接続される。図4aに示すように、チップC4の上面側から見た平面視で同じ位置に設けられた上下の貫通電極TSV1が短絡され、これら貫通電極TSV1によって1本の配線が構成されている。チップC1~チップC4に設けられたこれらの貫通電極TSV1は、当該コアチップ内の内部回路4にそれぞれ接続されている。したがって、チップC0SOCチップから図4aに示す貫通電極TSV1に入力される入力信号データ及びコマンド並びにアドレスは、チップC1~チップC4に共通に供給される。また、チップC1~チップC4から貫通電極TSV1に供給される出力信号データなどは、ワイヤードオアされてチップC0に入力される。これに対し、一部の貫通電極TSVについては、図4bに示すように、平面視で同じ位置に設けられた他層の貫通電極TSV2と直接接続されるのではなく、当該チップC1~チップC4に設けられた内部回路5を介して接続されている。つまり、チップC1~チップC4に設けられたこれら内部回路5が貫通電極TSV2を介してカスケード接続されている。この種の貫通電極TSV2は、チップC1~チップC4に設けられた内部回路5に所定の情報を順次転送するために用いられる。さらに他の一部の貫通電極TSVについては、図4cに示すように、平面視で異なる位置に設けられた他層の貫通電極TSVと短絡されている。この種の貫通電極TSV3に対しては、平面視で所定の位置Pに設けられた貫通電極TSV3aにチップC1~チップC4の内部回路6が接続されている。これにより、各コアチップに設けられた内部回路6に対して選択的に情報を入力することが可能となる。この種の貫通電極TSV3は、後述するバウンダリスキャン動作において、各チップを選択して活性化するためのテストクロックイネーブルtCKEkチップC1~チップC4に対応してk=1~4、テストチップセレクトtCSkk=1~4を転送するために用いられる。図5は、半導体装置10、すなわちチップC1の回路ブロック図である。チップC2~チップC4の回路も実質的に同一であるので、ここではチップC1の回路構成について、図5を参照して説明する。チップC1は、図5に示すように、チャネルa~チャネルd、バウンダリスキャン制御部以下、BS制御部50、テスト回路部51、及びテスト回路部52を含む。さらに、チップC1は、複数のバンプ電極図5において二重丸で示すと複数のテスト用パッド図5において二重四角で示すを含んでいる。なお、図5において、符号BXXはバンプ電極を示し、符号TPYYはテスト用パッドを、それぞれ示している。ここで、バンプ電極BXXは、図2に示す貫通電極TSVの表面バンプ電極85及び裏面バンプ電極84に対応している。また、テスト用パッドTPYYは、各チップを積層する前のチップ状態でテストするときに用いるパッド、或いは積層後であれば、図4bで示す積層型半導体装置におけるチップC1をテストするときに用いるパッドである。まず、各チャネルの構成について、チャネルaを例に説明する。なお、チャネルb~チャネルdについては、チャネルaと実質的に同一であるので、説明を省略する。チャネルaは、バウンダリスキャン回路部BS回路部53a、切替回路54a、及び内部回路部55aを含んで構成される。BS回路部53aは、複数のバンプ電極に接続され、通常動作時に送受信される信号である、コマンドアドレス信号CA、クロック信号CK、データ信号DQが入出力される。すなわち、チップC0は,これらコマンドアドレス信号CA、クロック信号CK、データ信号DQを、図4aに示す貫通電極TSV1により形成される経路第4の経路を介して、送受信する。BS回路部53aは、これらの信号を切替回路54aとの間において送受信する。なお、BS回路部53aにはこれらの信号の入出力バッファも含まれる詳細後述。切替回路54aは、BS回路部53aに接続されるとともに、バンプ電極B11及びテスト用パッドTP11の共通接続点,バンプ電極B01及びテスト用パッドTP01の共通接続点,及びテスト回路部51に接続される。バンプ電極B11またはテスト用パッドTP11から入力される信号は、テストクロックイネーブルtCKEkk=1であり、バンプ電極B01またはテスト用パッドTP01から入力される信号は、テストチップセレクトtCSkk=1である。また、テスト回路部51から入力される信号は、複数のダイレクトアクセス信号DA0-ダイレクトアクセス信号DAnである。テスト回路部51は、バンプ電極B20またはテスト用パッドTP20~バンプ電極B2nまたはテスト用パッドTP2nから供給されるダイレクトアクセス信号DA0-ダイレクトアクセス信号DAnをバッファリングして、ダイレクトアクセス信号DA0-ダイレクトアクセス信号DAnを切替回路54aに対して出力する。なお、テスト信号/TESTを用いるテスト動作については、テスト回路部51の構成とともに後述する。切替回路54aは、これらの信号を、バウンダリスキャンを行うテスト動作時にBS回路部53aを介さずに送受信する。ここで、ダイレクトアクセス信号DAとは、図3に示すチップC0、即ち、SOCチップとチップC1~チップC4とを積層した状態で、SOCチップでの実質的な演算処理を受けずにチップC1~チップC4と積層型半導体装置20の外部との間で送受信される信号であり、テストコマンドアドレス、テストクロック、テストデータを含む。また、テストクロックイネーブルtCKEkk=1が入力されるバンプ電極B11、テストチップセレクトtCSkk=1が入力されるバンプ電極B01にそれぞれ対応する貫通電極TSVは、図4cに示した所謂スパイラル接続された貫通電極TSV3である。本実施形態では、図4cにおいて、横方向に並べて示した4つの貫通電極TSV3を、テストクロックイネーブルtCKEkk=1~4に対応して、左側から貫通電極TSV3Ea、貫通電極TSV3Eb、貫通電極TSV3Ec、貫通電極TSV3Edとする。また、図4cにおいて、横方向に並べて示した4つの貫通電極TSV3を、テストチップセレクトtCSkk=1~4に対応して貫通電極TSV3Sa、貫通電極TSV3Sb、貫通電極TSV3Sc、貫通電極TSV3Sdとする。これらの貫通電極は、それぞれチップC1~チップC4の平面上の同じ場所に配置され、かつ、チップC0を介さずに積層型半導体装置20の外部端子TEに電気的に接続される。これにより、テスト動作時には、テストクロックイネーブルtCKEkk=1~4を、それぞれチップC1のバンプ電極B11~バンプ電極B14またはテスト用パッドTP11~テスト用パッドTP14に供給することで、チップC1~チップC4のバンプ電極B11及びテスト用パッドTP11に対して個別に、つまり選択的に、これらのテスト信号を供給できる。また、テストチップセレクトtCSkk=1~4を、それぞれチップC1のバンプ電極B01~バンプ電極B04またはテスト用パッドTP01~テスト用パッドTP04に供給することで、チップC1~チップC4のバンプ電極B01及びテスト用パッドTP01に対して個別に、つまり選択的に、これらのテスト信号を供給できる。つまり、図5は、チップC1について示しているが、チップC1~チップC4それぞれにおいて、テストクロックイネーブルtCKEkk=1~4が選択的に入力されるバンプ電極及びテスト用パッドはバンプ電極B11及びテスト用パッドTP11であり、テストチップセレクトtCSkk=1~4が選択的に入力されるバンプ電極及びテスト用パッドは、バンプ電極B01及びテスト用パッドTP01である。なお、テスト動作時に使用されるテストクロックイネーブル信号はテストクロックに、テストチップセレクトはテストコマンドアドレスにそれぞれ含まれるものとする。また、通常動作時に使用されるクロックイネーブル信号はクロック信号に、チップセレクト信号はコマンドアドレス信号にそれぞれ含まれるものとする。切替回路54aは、コマンドアドレス信号CAとテストコマンドアドレス、クロック信号CKとテストクロック、データ信号DQとテストデータとのそれぞれのいずれか一方を選択して、内部コマンドアドレス信号ICA、内部クロック信号ICK、内部データ信号IDQとして内部回路部55aに供給する。図6は、図5に示す内部回路部55aの構成を示す図である。内部回路部55aは、メモリセルアレイ55a1、リード及びライト制御部55a2、及び入出力回路55a3を含んで構成される。メモリセルアレイ55a1は、複数のメモリセルを含む。リード及びライト制御部55a2は、切替回路54aから入力される内部クロック信号ICK、及び内部コマンドアドレス信号ICAに応じて、内部回路部55a内部の各種動作、例えばリード動作、ライト動作、リフレッシュ動作などの各種動作を制御する回路である。また、リード及びライト制御部55a2は、内部コマンドアドレス信号ICAに応じて、メモリセルアレイ55a1内のメモリセルにアクセスし、リード動作ではメモリセルが記憶するリードデータを入出力回路55a3に対して出力させる。また、ライト動作では入出力回路55a3が出力するライトデータをメモリセルアレイ55a1内のメモリセルに記憶させる。入出力回路55a3は、リード動作時にはメモリセルアレイ55a1から受け取ったリードデータを、内部データ信号IDQとして切替回路54aに対して出力し、ライト動作時には切替回路54aから入力された内部データ信号IDQを、メモリセルアレイ55a1に対してライトデータとして出力する。図5に戻って、テスト回路部52は、バンプ電極B30~バンプ電極B3mから供給されるバウンダリスキャン信号BSS0-バウンダリスキャン信号BSSmをバッファリングして、バウンダリスキャン信号BSS0-バウンダリスキャン信号BSSmをBS制御部50に対して出力する。BS制御部50は、これらの信号を、バウンダリスキャンを行うテスト動作時に送受信する。なお、テスト信号/TEST及びテスト信号TEST1を用いるテスト動作についてはテスト回路部52の構成とともに後述する。BS制御部50は、テスト回路部52から入力されるバウンダリスキャン信号BSS0-バウンダリスキャン信号BSSmに応じて、チャネルaのBS回路部53aとの間で複数のバウンダリスキャン信号BSSaを送受信する。これらのバウンダリスキャン信号BSSaには、スキャンデータインプット信号SDI、スキャンデータアウトプット信号SDO、複数のバウンダリスキャン制御信号BSSCとしての、スキャンクロックSCK、パラレルアウトイネーブル信号POE、シリアルパラレル入力選択信号SSH、パラレル出力データ選択信号PDS、シリアルアウトプットイネーブル信号SOEの各信号が含まれる。図7は、図5に示すBS回路部53aの詳細な構成を示す図である。BS回路部53aは、コマンドアドレス信号CA、クロック信号CK、データ信号DQを、対応するそれぞれのバンプ電極からパラレルに受け取る代わりに、これらの信号を複数のスキャンデータインプット信号SDIとしてシリアルに受け取ることができる。また、BS回路部53aは、対応するそれぞれのバンプ電極からパラレルに受け取って内部に保持したコマンドアドレス信号CA、クロック信号CK、データ信号DQを、スキャンデータアウトバッファ出力バッファOBT2からシリアルに出力することができる。図7において、入力バッファIB1は、コマンドアドレス信号CAまたはクロック信号CK入力用の入力バッファであり、入力バッファIB2は、データ信号DQ用の入力バッファである。これらの入力バッファ各々の入力は、図5に示す各入力信号が入力されるバンプ電極に接続される。また、入力バッファIBTは、スキャンデータインプット信号SDI用の入力バッファである。入力バッファ各々は、入力される入力信号をバッファリングして、バッファリングした信号を、各々が接続されるバウンダリスキャン回路BSCCAまたはバウンダリスキャン回路BSCDQに対して出力する。また、図7において、出力バッファOB1は、DQ用の出力バッファであり、出力バッファOBT1は、コマンドアドレス信号CAまたはクロック信号CK出力用の出力バッファである。出力バッファOB1の入力は、バウンダリスキャン回路BSCDQに接続され、出力は入力バッファIB2の入力、及び図5に示すデータ信号DQが入出力されるバンプ電極に接続される。出力バッファOBT1の入力は、バウンダリスキャン回路BSCCAに接続され、出力は入力バッファIB1の入力、及び図5に示すコマンドアドレス信号CAまたはクロック信号CKが入力されるバンプ電極に接続される。出力バッファOBT1は、バウンダリスキャンを行うテスト動作時のみ使用されるバッファであり、通常動作時は、コマンドアドレス信号CAまたはクロック信号CKは入力のみであるので使用されない。バウンダリスキャン回路BSCCA及びバウンダリスキャン回路BSCDQは、シリアルパラレル入力選択信号SSHの論理により、接続点N1または接続点N2に供給された信号を取り込み、内部に保持する。なお、接続点N1または接続点N2とは、バウンダリスキャン回路BSCCA及びバウンダリスキャン回路BSCDQの2入力のうち、入力バッファIB1または入力バッファIB2の出力側を接続点N1、他方を接続点N2とする。すなわち、各バウンダリスキャン回路において、自身の出力が次段のバウンダリスキャン回路との接続点N2であり、この接続点N2が切替回路54aに接続される。なお、最終段のバウンダリスキャン回路BSCDQの出力と出力バッファOBT2の入力との接続点も接続点N2とする。また、バウンダリスキャン回路BSCDQは、接続点N2に接続されない、つまり次段のバウンダリスキャン回路または出力バッファOBT2に接続されない入力を更に備え、この入力は切替回路54aに接続され、切り替え回路からデータ信号DQが入力される。一方、バウンダリスキャン回路BSCCAは、切替回路54aへ信号を出力するだけで切替回路54aからの信号の入力はなく、バウンダリスキャン回路BSCDQのように切替回路54aとの間に2本の信号線は設けられず、接続点N2だけが切替回路54aと接続される。バウンダリスキャン回路BSCCA及びバウンダリスキャン回路BSCDQは、通常動作時において、例えば、シリアルパラレル入力選択信号SSHがLレベルの場合、対応するバンプ電極から入力バッファIB1または入力バッファIB2を介して接続点N1を介して入力されるコマンドアドレス信号CA、クロック信号CK、データ信号DQを取り込む。また、バウンダリスキャン回路BSCCA及びバウンダリスキャン回路BSCDQは、取り込んだ信号を内部に保持すると共に接続点N2を介して切替回路54aへ出力する。一方、バウンダリスキャン回路BSCCA及びバウンダリスキャン回路BSCDQは、バウンダリスキャンを行うテスト動作時において、例えば、シリアルパラレル入力選択信号SSHがHレベルの場合、接続点N2を介して入力される信号を、スキャンクロックSCKに同期して取り込む。また、バウンダリスキャン回路BSCCA及びバウンダリスキャン回路BSCDQは、取り込んだ信号を内部に保持すると共に接続点N2へ出力する。バウンダリスキャン回路BSCDQは、通常動作時において、例えば、パラレル出力データ選択信号PDSがLレベルの場合、切替回路54aから入力されるデータ信号DQを、出力バッファOB1に出力する。一方、バウンダリスキャン回路BSCDQは、バウンダリスキャンを行うテスト動作時において、例えば、パラレル出力データ選択信号PDSがHレベルの場合、自身が内部に取り込み保持する信号を、出力バッファOB1に出力する。バウンダリスキャン回路BSCCAは、バウンダリスキャンを行うテスト動作時において、例えば、パラレルアウトイネーブル信号POEがHレベルの場合、出力バッファOBT1に入力される内部に保持する信号を、対応するバンプ電極に対して出力する。バウンダリスキャン回路BSCDQは、バウンダリスキャンを行うテスト動作時において、例えば、パラレルアウトイネーブル信号POEがHレベルの場合、出力バッファOB1に入力される信号を、対応するバンプ電極に対して出力する。このように、BS回路部53aバウンダリスキャン回路BSCCAまたはバウンダリスキャン回路BSCDQは、パラレルアウトイネーブル信号POEが供給されるとパラレル出力動作を行う。また、BS回路部53aは、シリアルアウトプットイネーブル信号SOEが供給されると、各バウンダリスキャン回路が内部に保持する信号を順次、出力バッファOBT2からスキャンデータアウトプット信号SDOとして出力するシリアル出力動作を行う。図5に戻って、以上の構成により、チップC1~C4を積層した状態で、コマンドアドレス信号CA、クロック信号CK、データ信号DQのそれぞれのバンプ電極の対応する貫通電極のチップ間接続を確認したい場合は、入力又は出力の一方に通常の貫通電極を介した送受信を行い、入力又は出力の他方にスキャンデータイン又はスキャンデータアウトを使用すればよい。例えば、チップC1とチップC2とを例に説明すると、チップC1のBS回路部53aに保持された信号をチップC1とチップC2とを接続する複数の貫通電極を介してチップC1からチップC2にパラレルで入力する。そして、チップC2のBS回路部53aで保持されたこれらの信号をチップC2のスキャンアウトからシリアルに読み出す。チップC1からチップC2に入力した信号がチップC2のスキャンアウトからシリアルに出力されれば、チップC1とチップC2との間の貫通電極の接続は良好、入力した信号と異なる信号がチップC2のスキャンアウトからシリアルに出力されれば、チップC1とチップC2との間の貫通電極の接続は不良と判断できる。これらの動作がバウンダリスキャン検査を行なう際のテスト動作である。しかしながら、BS回路部53aに供給されない、ダイレクトアクセス信号DA及びバウンダリスキャン信号BSSに対応する貫通電極の接続は、上記BS回路部53aを用いたバウンダリスキャン検査方法では、検証することができない。本発明の特徴は、これらの信号に対応する貫通電極の接続を検証するために、各チップにテスト回路部51及びテスト回路部52を設け、チップ間の接続検証を行なうテスト動作を行うようにしたことである。これらについて、以下に詳細に説明する。まず、テスト回路部51の構成及び動作について、図8及び図9を参照しつつ説明する。図8は、図5に示すテスト回路部51の詳細な構成を示す回路図である。また、図9は、図8に示すテスト回路部51の動作波形を示す図である。図8は、テスト回路部51の詳細な構成を示すと共に、チップC1~チップC4のうち、チップC1とチップC2との接続を示している。以下の説明では、積層型半導体装置20が図3bの状態、即ち、チップC0SOCチップと積層される前の状態にあるものとして説明する。即ち、チップC1slice0のテスト用パッドのみが外部からアクセス可能な状態となる。ただし、SOCチップと積層後であっても、同様の検証はテスト用パッドの代わりに対応するバンプ電極を介して行うことができる。図8に示すテスト用パッド、バンプ電極の符号は、図5に示すテスト用パッド、バンプ電極の符号と同一である。複数の貫通電極TSV11、複数の貫通電極TSV12、貫通電極TSV13は、例えば、slice0と同じチップC1に形成される。また、複数の貫通電極TSV21、複数の貫通電極TSV22、は、例えば、slice1と同じチップC2に形成される。ここで、貫通電極TSV11、複数の貫通電極TSV21、貫通電極TSV13及び貫通電極TSV23等は、図4aに示す貫通電極TSV1であり、チップC1~チップC4において、バンプ電極B40は貫通電極TSV13、貫通電極TSV23等に、バンプ電極B20~バンプ電極B2nはそれぞれ対応する貫通電極TSV11、貫通電極TSV21等に接続される。すなわち、各チップにおけるバンプ電極B40、バンプ電極B20~バンプ電極B2nは、それぞれこれらの貫通電極を介して共通に接続され、積層型半導体装置20の外部からチップC1のテスト用パッドTP3、及びテスト用パッドTP20~テスト用パッドTP2nに信号を入力すると、これらの信号がそれぞれチップC1~チップC4のバンプ電極に共通に入力される。例えば、テスト信号/TESTの供給元を、チップC1のテスト用パッドTP3、バンプ電極B40とする。これにより、チップC1slice0のテスト用パッドTP3に供給されたテスト信号/TEST第1の信号は、貫通電極TSV23等を介してチップC2~チップC4slice1~slice3それぞれのバンプ電極B40に供給可能となる。なお、専用のテスト用パッドを設けずに、例えばリセット信号用のテスト用パッドやバンプ電極を使用してもよい。また、チップC1のテスト用パッドTP20~テスト用パッドTP2nに供給された信号第2の信号は、貫通電極TSV21等を介してチップC2~チップC4slice1~slice3それぞれのバンプ電極B20及びテスト用パッドTP20~バンプ電極B2n及びテスト用パッドTP2nに供給可能となる。一方、貫通電極TSV12は、図4cに示すスパイラル接続された貫通電極TSV3であり、4つの貫通電極上述した通り、貫通電極TSV3Ea、貫通電極TSV3Eb、貫通電極TSV3Ec、貫通電極TSV3Edとするが各チップに設けられる。つまり、テスト用パッドTP11はチップC1のバンプ電極B11に接続されている。また、チップC1のバンプ電極B11は、貫通電極TSV3Ea図8に示す貫通電極TSV12を介してチップC2のバンプ電極B12に接続される。また、チップC2のバンプ電極B12は、貫通電極TSV3Eb図8に示す貫通電極TSV22を介してチップC3のバンプ電極B13に接続される。また、チップC3のバンプ電極B13は、貫通電極TSV3Ec図8において不図示を介してチップC4のバンプ電極B14に接続される。従って、チップC1のテスト用パッドTP11に信号を与える場合、この信号をチップC2~チップC4のバンプ電極B11及びテスト用パッドTP11に与えることなく、チップC1のバンプ電極B11テスト用パッドTP11のみに与えることができる。同様に、テスト用パッドTP12はチップC1のバンプ電極B12に接続されている。また、チップC1のバンプ電極B12は、貫通電極TSV3Eb図8に示す貫通電極TSV12を介してチップC2のバンプ電極B13に接続される。また、チップC2のバンプ電極B13は、貫通電極TSV3Ec図8に示す貫通電極TSV22を介してチップC3のバンプ電極B14に接続される。また、チップC3のバンプ電極B14は、貫通電極TSV3Ed図8において不図示を介してチップC4のバンプ電極B11に接続される。従って、チップC1のテスト用パッドTP12に信号を与える場合、この信号をチップC1~チップC3のバンプ電極B11テスト用パッドTP11に与えることなく、チップC4のバンプ電極B11テスト用パッドTP11のみに与えることができる。同様に、テスト用パッドTP13はチップC1のバンプ電極B13に接続されている。また、チップC1のバンプ電極B13は、貫通電極TSV3Ec図8に示す貫通電極TSV12を介してチップC2のバンプ電極B14に接続される。また、チップC2のバンプ電極B14は、貫通電極TSV3Ed図8に示す貫通電極TSV22を介してチップC3のバンプ電極B11に接続される。また、チップC3のバンプ電極B11は、貫通電極TSV3Ea図8において不図示を介してチップC4のバンプ電極B12に接続される。従って、チップC1のテスト用パッドTP13に信号を与える場合、この信号をチップC1、チップC2、及びチップC4のバンプ電極B11テスト用パッドTP11に与えることなく、チップC3のバンプ電極B11テスト用パッドTP11のみに与えることができる。同様に、テスト用パッドTP14はチップC1のバンプ電極B14に接続されている。また、チップC1のバンプ電極B14は、貫通電極TSV3Ed図8に示す貫通電極TSV12を介してチップC2のバンプ電極B11に接続される。また、チップC2のバンプ電極B11は、貫通電極TSV3Ea図8に示す貫通電極TSV22を介してチップC3のバンプ電極B12に接続される。また、チップC3のバンプ電極B12は、貫通電極TSV3Eb図8において不図示を介してチップC4のバンプ電極B13に接続される。従って、チップC1のテスト用パッドTP14に信号を与える場合、この信号をチップC1、チップC3、及びチップC4のバンプ電極B11テスト用パッドTP11に与えることなく、チップC2のバンプ電極B11テスト用パッドTP11のみに与えることができる。このように、チップC1slice0のテスト用パッドTP11~テスト用パッドTP14に信号を供給し、NMOSトランジスタNMOS2のゲート電位を変えることにより、チップC1slice0~チップC4slice3のバンプ電極B11及びテスト用パッドTP11に電位変化が生じ、それぞれのチップsliceのテスト結果貫通電極TSV12を含む第3の経路に電流が流れるか否かのテスト結果を知ることができる。次に、チップC1~チップC4は同一の回路構成であるので、まず、チップC1のテスト回路部51の内部回路について回路の接続を説明する。テスト用パッドTP20及びバンプ電極B20には、静電破壊保護素子200、テスト回路210、入力バッファ220が接続される。静電破壊保護素子200は、例えば寄生PMOSトランジスタ及び寄生NMOSトランジスタの直列回路から構成される。この直列回路の共通接続点接続点Node11層目とするにテスト用パッドTP20が接続される。静電破壊保護素子200は、通常動作において、テスト用パッドTP20に正の大電圧が印加されたとき、NMOSトランジスタにより接続点Node11層目から接地GNDに対して電荷を逃がし、接続点Node1に接続された回路を静電破壊されることから保護する。また、静電破壊保護素子200は、通常動作において、テスト用パッドTP20に負の大電圧が印加されたとき、PMOSトランジスタにより接続点Node11層目から電源VDDに対して電荷を逃がし、接続点Node1に接続された回路を静電破壊されることから保護する。テスト回路210はノア回路NOR1、及びNMOSトランジスタNMOS1を有している。ノア回路NOR1は2入力の一方がテスト用パッドTP3及びバンプ電極B40に接続され、2入力の他方が接続点Node11層目に接続され、出力がNMOSトランジスタNMOS1のゲートに接続される。NMOSトランジスタNMOS1は、ドレインが接続点Node21層目に接続され、ゲートがノア回路NOR1の出力に接続され、ソースが接地される。入力バッファ220は、入力が接続点Node11層目に接続され、出力が図5に示す切替回路54aに接続され、バンプ電極B20またはテスト用パッドTP20に入力されるダイレクトアクセス信号DA0をバッファリングして、切替回路54aに対して出力する。テスト用パッドTP21及びバンプ電極B21~テスト用パッドTP2n及びバンプ電極B2nについても、テスト用パッドTP20及びバンプ電極B20と同様に、静電破壊保護素子200、テスト回路210、入力バッファ220と同じ各回路が接続される。以下、テスト用パッドTP2i及びバンプ電極B2ii=0~nに接続される静電破壊保護素子、テスト回路、入力バッファを、それぞれ静電破壊保護素子20i、テスト回路21i、入力バッファ22iと呼ぶものとする。なお、入力バッファ22iは、バンプ電極B2iまたはテスト用パッドTP2iに入力されるダイレクトアクセス信号DAiをバッファリングして、切替回路54aに対して出力する。テスト回路21ii=0~n各々において、ノア回路NOR1の2入力のうち一方の入力が、テスト用パッドTP3及びバンプ電極B40に接続される。また、テスト回路21iにおけるNMOSトランジスタNMOS1のドレインが接続点Node21層目に接続される。テスト信号/TESTが入力されるテスト用パッドTP3及びバンプ電極B40には、インバータ回路24の入力が接続される。このインバータ回路24の出力にゲートが接続されるPMOSトランジスタ26は、ソースが電源に接続され、ドレインが接続点Node21層目に接続される。接続点Node21層目には、インバータ回路27の入力が接続される。このインバータ回路27の出力が接続点Node31層目に接続される。NMOSトランジスタNMOS2は、ゲートが接続点Node31層目に接続され、ドレインがテスト用パッドTP11及びバンプ電極B11に接続され、ソースが接地される。続いて、以上の構成により、チップC1~チップC4における入力端子、すなわち外部から直接コンタクトができず、かつ、バウンダリスキャン検査方法の対象に組み込まれていない端子についての接続不良を検出する動作について説明する。ここでは、チップC1Slice0に設けられているバンプ電極B2nとチップC2Slice1に設けられているバンプ電極B2nとの間の貫通電極TSV11による接続がオープンOPENの状態、電気的に非接続の状態にある場合を想定して説明する。図9は、図8に示すテスト回路部51の動作波形を示す図である。なお、図9は、チップC1及びチップC2の主要な接続点における電位の変化を示しているが、接続点の名称として接続点の括弧内にスライス名を記載し、チップC1及びチップC2の区別を図っている。例えば、チップC1における接続点Node1をNode1Slice0、チップC2における接続点Node1をNode1Slice1と表すものとする。また、テスト用パッドTP20~テスト用パッドTP2nにおいて、テスト用パッドTP2n以外のテスト用パッドをテスト用パッドTP20に代表させて説明する。チップC1Slice0において、テスト用パッドTP3にHレベルのテスト信号/TESTを、テスト用パッドTP20、及びテスト用パッドTP2nにLレベルの信号を入力する。チップC1のテスト用パッドTP20にLレベルの信号が入力されることにより、チップC1のテスト用パッドTP20に接続される接続点Node1Slice0は、Lレベルとなる。また、チップC1のテスト用パッドTP2nにLレベルの信号が入力されることにより、チップC1のテスト用パッドTP2nに接続される接続点Node1Slice0は、Lレベルとなる。チップC1のバンプ電極B20とチップC2のバンプ電極B20との間の貫通電極TSV11は正常にチップC1とチップC2とを接続しているので、チップC2のテスト用パッドTP20に接続される接続点Node1Slice1も、Lレベルとなる。一方、チップC1のバンプ電極B2nとチップC2のバンプ電極B2nとの間の貫通電極TSV11がオープンであって、チップC1とチップC2とを接続していないので、チップC2のテスト用パッドTP2nに接続される接続点Node1Slice1は、フローティング状態のLレベルとなる。なお、フローティング状態のLレベルとは、接続点Node1をHレベルにプリチャージする電流経路がないので、接続点Node1の電位がLレベルであるということである。また、チップC1のテスト用パッドTP3に接続されるインバータ回路24の出力はLレベルとなり、インバータ回路24にゲートが接続されるPMOSトランジスタ26がオンし、接続点Node2Slice0がHレベルにプリチャージされる。また、チップC1のバンプ電極B40とチップC2のバンプ電極B40との間の貫通電極TSV13は正常にチップC1とチップC2とを接続している。よって、チップC2のテスト用パッドTP3に接続されるインバータ回路24の出力はLレベルとなり、インバータ回路24にゲートが接続されるPMOSトランジスタ26がオンし、接続点Node2Slice1がHレベルにプリチャージされる。次に、チップC1Slice0において、テスト用パッドTP20、及びテスト用パッドTP2nにHレベルの信号を入力する。チップC1のテスト用パッドTP20にHレベルの信号が入力されることにより、チップC1のテスト用パッドTP20に接続される接続点Node1Slice0は、Hレベルとなる。また、チップC1のテスト用パッドTP2nにHレベルの信号が入力されることにより、チップC1のテスト用パッドTP2nに接続される接続点Node1Slice0は、Hレベルとなる。チップC1のバンプ電極B20とチップC2のバンプ電極B20との間の貫通電極TSV11は正常にチップC1とチップC2とを接続しているので、チップC2のテスト用パッドTP20に接続される接続点Node1Slice1も、Hレベルとなる。一方、チップC1のバンプ電極B2nとチップC2のバンプ電極B2nとの間の貫通電極TSV11がオープンであって、チップC1とチップC2とを接続していないので、チップC2のテスト用パッドTP2nに接続される接続点Node1Slice1は、フローティング状態のLレベルを維持する。次に、チップC1のテスト用パッドTP3に入力されるテスト信号/TESTをHレベルからLレベルへ変化させる。チップC1のテスト用パッドTP3に接続されるインバータ回路24の出力はHレベルとなり、インバータ回路24に接続されるPMOSトランジスタ26がオフし、接続点Node2Slice0がフローティング状態のHレベルとなる。また、チップC1のバンプ電極B40とチップC2のバンプ電極B40との間の貫通電極TSV13は正常にチップC1とチップC2とを接続している。よって、チップC2のテスト用パッドTP3に接続されるインバータ回路24の出力はHレベルとなり、インバータ回路24に接続されるPMOSトランジスタ26がオフし、接続点Node2Slice1がフローティング状態のHレベルとなる。なお、フローティング状態のHレベルとは、いったんHレベルにプリチャージされた接続点Node21層目の電位をLレベルにディスチャージする電流経路はないので、接続点Node21層目の電位はHレベルであるということである。また、チップC1のテスト用パッドTP3に入力されるテスト信号/TESTをHレベルからLレベルへ変化させると、各チップSliceのテスト回路210、及びテスト回路21nにおけるNMOSトランジスタNMOS1のオンオフ動作は、次のようになる。すなわち、チップC1のテスト回路210におけるノア回路NOR1は、接続点Node1Slice0に接続される他方の入力がHレベルであるので、出力をLレベルに維持する。よって、チップC1のテスト回路210におけるNMOSトランジスタNMOS1はオンしない。また、チップC1のテスト回路21nにおけるノア回路NOR1は、接続点Node1Slice0に接続される他方の入力がHレベルであるので、出力をLレベルに維持する。よって、チップC1のテスト回路21nにおけるNMOSトランジスタNMOS1はオンしない。チップC2のテスト回路210におけるノア回路NOR1は、接続点Node1Slice1に接続される他方の入力がHレベルであるので、出力をLレベルに維持する。よって、チップC2のテスト回路210におけるNMOSトランジスタNMOS1はオンしない。一方、チップC2のテスト回路21nにおけるノア回路NOR1は、接続点Node1Slice1に接続される他方の入力がフローティング状態のLレベルであるので、出力をLレベルからHレベルに変化させる。よって、チップC2のテスト回路21nにおけるNMOSトランジスタNMOS1はオンする。チップC1において、テスト回路210~テスト回路21nにおけるNMOSトランジスタNMOS1は、全てオフ状態であるので、チップC1における接続点Node2Slice0はフローティング状態のHレベルのまま維持される。そのため、接続点Node2Slice0に接続されるインバータ回路は、接続点Node3Slice0をLレベルに維持する。よって、チップC1におけるNMOSトランジスタNMOS2のゲートの電位はLレベルのままである。そのため、チップC1のテスト用パッドTP11にHレベルの信号を印加しても、チップC1のNMOSトランジスタNMOS2に電流が流れないので、印加したHレベルの信号に電位変化は現れない。なお、チップC2~チップC4におけるテスト用パッドTP11は、上述の通り、テスト用パッドに接続されるバンプ電極を含む貫通電極がスパイラル接続されているので、チップC1のテスト用パッドTP11に接続されておらず、チップC1のテスト用パッドTP11に印加したHレベルの信号の電位変化に影響を及ぼすことはない。一方、チップC2において、テスト回路21nにおけるNMOSトランジスタNMOS1が、オン状態であるので、チップC2における接続点Node2Slice0は、フローティング状態のHレベルから、Lレベルに変化する。そのため、接続点Node2Slice0に接続されるインバータ回路は、接続点Node3Slice0をLレベルからHレベルに変化させる。よって、チップC2におけるNMOSトランジスタNMOS2のゲートの電位はLレベルからHレベルに変化する。そのため、チップC1のテスト用パッドTP14にHレベルの信号を印加すると、チップC2のNMOSトランジスタNMOS2に電流が流れ、チップC1のテスト用パッドTP14に印加したHレベルの信号に電位変化が現われる。なお、チップC1、チップC2,及びチップC4におけるテスト用パッドTP11は、上述の通り、テスト用パッドに接続されるバンプ電極を含む貫通電極がスパイラル接続されているので、チップC2のテスト用パッドTP11に接続されておらず、チップC1のテスト用パッドTP14に印加したHレベルの信号の電位変化に影響を及ぼすことはない。以上説明したように、積層型半導体装置20は、第1の半導体チップチップC1及び第2の半導体チップチップC2を含んでいる。また、チップC2第2の半導体チップが、自身の端子バンプ電極B20~バンプ電極B2nと入力バッファ入力バッファ220~入力バッファ22nとの間に配置されるテスト回路を有する。このテスト回路テスト回路部51は、チップC1第1の半導体チップから供給される第1の信号テスト信号/TESTに応じてチャージされ、チップC1第1の半導体チップから供給される第2の信号第1のチップC1のテスト用パッドTP20~テスト用パッドTP2nに入力される信号であって、それぞれバンプ電極B20~バンプ電極B2nを介して第2のチップC2の接続点Node1Slice1に入力される信号に応じてディスチャージされるノードチップC2の接続点Node2Slice1を含んでいる。また、積層型半導体装置20は、第1の信号テスト信号TESTBを、チップC1第1の半導体チップから、第2のチップチップC2へ転送する第1経路であって、貫通電極チップC1のバンプ電極B40とチップC2のバンプ電極B40とを接続する貫通電極TSV13を含む経路を有している。また、積層型半導体装置20は、第2の信号第1のチップC1のテスト用パッドTP20~テスト用パッドTP2nに入力される信号であって、それぞれバンプ電極B20~バンプ電極B2nを介して第2のチップC2の接続点Node1Slice1に入力される信号を、チップC1第1の半導体チップから、第2のチップチップC2へ転送する経路第2の経路であって、チップC1のバンプ電極B20~バンプ電極B2nとチップC2のバンプ電極B20~バンプ電極B2nとをそれぞれ接続する貫通電極TSV11貫通電極を含む経路を有している。第2の半導体チップの入力バッファ入力バッファ220~入力バッファ22nには、第2の信号が供給されるので、第2の経路に貫通電極のオープン等の不具合がある場合、接続点Node1Slice1には、第2の信号が供給されず、ノード接続点Node2Slice1の電位がディスチャージされる。このノード接続点Node2Slice1の電位変化を検出するため、チップC1第1のチップとチップC2第2のチップに、半導体装置の外部から信号をチップ毎に独立して入力可能な経路であって、前記ノード接続点Node2Slice1の電位に応じた電流を流す、貫通電極を含む第3の経路貫通電極TSV12を含む経路を設けている。これにより、各チップSliceを接続する貫通電極TSV11等のいずれか1本にでも接続不良があった場合には、そのsliceに対応するチップC1のテスト用パッドTP11~テスト用パッドTP14に接続された経路第3の経路に電流が流れる。従って、どのsliceの貫通電極TSV11等を含む第2の経路の接続に不良があったかを判定することができる。なお、チップC1のバンプ電極B40とチップC2のバンプ電極B40とを接続する貫通電極TSV13に不良がある場合、チップC2のテスト用パッドTP3は、フローティング状態のLレベルとなるため、ノード接続点Node2Slice1はLレベルとなる。よって、チップC2のNMOSトランジスタNMOS2はオンし、チップC1のテスト用パッドTP14に信号を入力すれば、この信号に電位変化が生じ、TSV13を含むチップC1からチップC2の入力バッファの間の経路に不良があることを判定することができる。また、第3の経路については、1つのチップと選択的に接続される構成であるので、例えば、各チップのバンプ電極B11及びテスト用パッドTP11の共通接続点に、上記静電破壊保護素子200を設けることで、従来どおりのオープンチェックを行うことが可能である。例えば、共通接続点に負電圧を印加し、静電破壊保護素子200のNMOSトランジスタに電流が流れるか否かを検査し、第3の経路に不具合があることを検出できる。或いは、各チップに静電破壊保護素子200を設けずとも、各チップのおけるバンプ電極B11またはテスト用パッドTP11に高電圧を選択的に印加することにより、NMOSトランジスタNMOS2に電流が流れるか否かにより、第3の経路の不具合を検出してもよい。次に、図5に示すテスト回路部52の構成及び動作について、図10及び図11を参照しつつ説明する。図10は、テスト回路部52の詳細な構成を示す回路図である。また、図11は、図10に示すテスト回路部52の動作波形を示す図である。図10は、テスト回路部52の詳細な構成を示すと共に、チップC1~チップC4のうち、チップC1とチップC2との接続を示している。なお、図10において、図8と同じ部分については同一の符号を付し、その説明を省略する。また、以下の説明では、図8を用いた説明と同様に、積層型半導体装置20が図3bの状態、即ち、チップC0SOCチップと積層される前の状態にあるものとして説明する。即ち、チップC1slice0のテスト用パッドのみが外部からアクセス可能な状態となる。ただし、SOCチップと積層後であっても、同様の検証はテスト用パッドの代わりに対応するバンプ電極を介して行うことができる。図10に示すテスト用パッド、バンプ電極の符号は、図5に示すテスト用パッド、バンプ電極の符号と同一である。複数の貫通電極TSV14、複数の貫通電極TSV15は、例えば、slice0と同じチップC1に形成される。また、複数の貫通電極TSV24、複数の貫通電極TSV25は、例えば、slice1と同じチップC2に形成される。ここで、貫通電極TSV14、貫通電極TSV24は、図4aに示す貫通電極TSV1であり、チップC1~チップC4において、バンプ電極B30~バンプ電極B3mはそれぞれ対応する貫通電極TSV14、貫通電極TSV24等に接続される。すなわち、各チップにおけるバンプ電極B30~バンプ電極B3mは、それぞれ貫通電極を介して共通に接続され、チップC1の接続点Node11層に現れる信号がそれぞれのバンプ電極に共通に入力される。一方、貫通電極TSV15、貫通電極TSV25等は、図4cに示す貫通電極TSV3であり、4つの貫通電極上述した通り、貫通電極TSV3Sa、貫通電極TSV3Sb、貫通電極TSV3Sc、貫通電極TSV3Sdとするが各チップに設けられる。例えば、テスト用パッドTP01はチップC1のバンプ電極B01に接続されている。また、チップC1のバンプ電極B01は、貫通電極TSV3Sa図10に示す貫通電極TSV15を介してチップC2のバンプ電極B02に接続される。また、チップC2のバンプ電極B02は、貫通電極TSV3Sb図10に示す貫通電極TSV25を介してチップC3のバンプ電極B03に接続される。また、チップC3のバンプ電極B03は、貫通電極TSV3Sc図10において不図示を介してチップC4のバンプ電極B04に接続される。従って、チップC1のテスト用パッドTP01に信号を与える場合、この信号をチップC2~チップC4のバンプ電極B01及びテスト用パッドTP01に与えることなく、チップC1のバンプ電極B01及びテスト用パッドTP01のみに与えることができる。同様に、チップC1のテスト用パッドTP02に信号を与える場合、この信号をチップC1~チップC3のバンプ電極B01及びテスト用パッドTP01に与えることなく、チップC4のバンプ電極B01及びテスト用パッドTP01のみに与えることができる。同様に、チップC1のテスト用パッドTP03に信号を与える場合、この信号をチップC1、チップC2、及びチップC4のバンプ電極B01及びテスト用パッドTP01に与えることなく、チップC3のバンプ電極B01及びテスト用パッドTP01のみに与えることができる。同様に、チップC1のテスト用パッドTP04に信号を与える場合、この信号をチップC1、チップC3、及びチップC4のバンプ電極B01及びテスト用パッドTP01に与えることなく、チップC2のバンプ電極B01及びテスト用パッドTP01のみに与えることができる。このように、チップC1slice0のテスト用パッドTP11~テスト用パッドTP14に信号を供給し、NMOSトランジスタNMOS2のゲート電位を変えることにより、チップC1slice0~チップC4slice3のバンプ電極B01及びテスト用パッドTP01の電位に電位変化が生じ、それぞれのチップsliceのテスト結果貫通電極TSV15を含む第3の経路に電流が流れるか否かのテスト結果を知ることができる。チップC1~チップC4は同一の回路構成であるので、チップC1のテスト回路部52の内部回路の接続について、テスト回路部51と相違する点について説明する。バンプ電極B30には、静電破壊保護素子200、テスト回路310、入力バッファ320が接続される。テスト回路310は、テスト回路210が有するノア回路NOR1、及びNMOSトランジスタNMOS1に加えて、さらにナンド回路NAND1、PMOSトランジスタPMOS1、NMOSトランジスタNMOS3、及びインバータ回路30を有している。ナンド回路NAND1は2入力の一方がテスト用パッドTP4に接続され、2入力の他方がインバータ回路30の出力に接続され、出力がPMOSトランジスタPMOS1のゲートに接続される。PMOSトランジスタPMOS1は、ソースが電源に接続され、ゲートがナンド回路NAND1の出力に接続され、ドレインが接続点Node11層目に接続される。インバータ回路30は、入力がノア回路NOR1の入力と同様にテスト用パッドTP3に接続され、出力がNMOSトランジスタNMOS3のゲートに接続される。NMOSトランジスタNMOS3は、ドレインが接続点Node11層目に接続され、ゲートがインバータ回路30の出力に接続され、ソースが接地される。ここで、PMOSトランジスタPMOS1とNMOSトランジスタNMOS3との回路定数は、次のように設定される。すなわち、チップC1のPMOSトランジスタPMOS1と、チップC1~チップC4のNMOSトランジスタNMOS3とがオンした状態でも、チップC1~チップC4のノア回路NOR1がLレベルを出力してNMOSトランジスタNMOS1がオフする程度に、Hレベルとなるように設定される。例えば、ノア回路NOR1の論理閾値が電源電圧の1/2であれば、PMOSトランジスタPMOS1のオン電流が、NMOSトランジスタNMOS3のオン電流の4倍以上となるように回路定数チャネル長L、チャネル幅Wが設定される。入力バッファ320は、入力が接続点Node11層目に接続され、出力が図5に示すBS制御部50に接続され、バンプ電極B30に入力されるバウンダリスキャン信号BSS0をバッファリングして、BS制御部50に対して出力する。バンプ電極B31~バンプ電極B3mについても、バンプ電極B30と同様に、静電破壊保護素子200、テスト回路310、入力バッファ320と同じ各回路が接続される。以下、バンプ電極B3ii=0~mに接続される静電破壊保護素子、テスト回路、入力バッファを、それぞれ静電破壊保護素子20i、テスト回路31i、入力バッファ32iと呼ぶものとする。なお、入力バッファ32iは、バンプ電極B3iに入力されるバウンダリスキャン信号BSSiをバッファリングして、BS制御部50に対して出力する。テスト回路31ii=0~m各々において、ナンド回路NAND1の2入力のうち一方の入力が、テスト用パッドTP4に接続される。接続点Node21層目には、インバータ回路27の入力が接続される。このインバータ回路27の出力が接続点Node31層目である。NMOSトランジスタNMOS2は、ゲートが接続点Node31層目に接続され、ドレインがテスト用パッドTP01及びバンプ電極B01に接続され、ソースが接地される。また、接続点Node21層目には、PMOSトランジスタPMOS2が接続される。PMOSトランジスタPMOS2は、ソースが電源に接続され、ゲートが接地され、ドレインが接続点Node21層目に接続される。なお、各チップにおいて、PMOSトランジスタPMOS2とNMOSトランジスタNMOS1との回路定数は、次のように設定される。すなわち、m1個のNMOSトランジスタNMOS1の少なくとも1つのトランジスタがオンした状態でも、インバータ回路27がHレベルを出力してNMOSトランジスタNMOS2がオンする程度に、Lレベルとなるように設定される。例えば、インバータ回路27の論理閾値が電源電圧の1/2であれば、PMOSトランジスタPMOS2のオン電流より、1つのNMOSトランジスタNMOS1のオン電流が大きくなるように回路定数チャネル長L、チャネル幅Wが設定される。続いて、以上の構成により、チップC1~チップC4における入力端子、すなわち外部から直接コンタクトができず、かつ、バウンダリスキャン検査方法の対象に組み込まれていない端子についての接続不良を検出する動作について説明する。ここでは、チップC1Slice0に設けられているバンプ電極B3mとチップC2Slice1に設けられているバンプ電極B3mとの間の貫通電極TSV14による接続がオープンOPENのときを想定して説明する。図11は、図10に示すテスト回路部52の動作波形を示す図である。以下では、バンプ電極B30~バンプ電極B3mにおいて、バンプ電極B3m以外のバンプ電極をバンプ電極B30に代表させて説明する。チップC1Slice0において、テスト用パッドTP3にHレベルのテスト信号/TESTを、テスト用パッドTP4にLレベルのテスト信号TEST1を入力する。チップC1の接続点Node1Slice0、チップC2の接続点Node1Slice1は、外部から接続がないので、電位がフローティング状態のLレベルである。また、チップC1の接続点Node2Slice0、チップC2の接続点Node2Slice1は、それぞれPMOSトランジスタPMOS2がオンしており、電位がHレベルである。これにより、チップC1の接続点Node3Slice0、チップC2の接続点Node3Slice1は、電位がLレベルであり、それぞれのチップにおいてNMOSトランジスタNMOS2はオフしている。次に、チップC1Slice0において、テスト用パッドTP4に入力されるテスト信号TEST1をLレベルからHレベルへ変化させる。また、チップC1Slice0において、テスト用パッドTP3に入力されるテスト信号/TESTをHレベルからLレベルへ変化させる。チップC1のテスト回路310において、PMOSトランジスタPMOS1及びNMOSトランジスタNMOS3がオンし、チップC2のテスト回路310において、NMOSトランジスタNMOS3がオンする。しかし、上述の通り、各チップにおいてPMOSトランジスタPMOS1とNMOSトランジスタNMOS3の回路定数を設定しているので、チップC1のバンプ電極B20に接続される接続点Node1Slice0の電位は、ノア回路NOR1がHレベルを出力しない程度のHレベルとなる。また、チップC1のバンプ電極B30とチップC2のバンプ電極B30との間の貫通電極TSV14は正常にチップC1とチップC2とを接続しているので、チップC2のバンプ電極B20に接続される接続点Node1Slice1は、チップC1のバンプ電極B20に接続される接続点Node1Slice0と同程度のHレベルとなる。チップC1のテスト回路31mにおいて、PMOSトランジスタPMOS1及びNMOSトランジスタNMOS3がオンし、チップC1のバンプ電極B3mに接続される接続点Node1Slice0は、Hレベルとなる。一方、チップC1のバンプ電極B3mとチップC2のバンプ電極B3mとの間の貫通電極TSV14がオープンであって、チップC1とチップC2とを接続していないので、チップC2のバンプ電極B3mに接続される接続点Node1Slice1は、NMOSトランジスタNMOS3がオンすることにより接地され、フローティング状態のLレベルから、Lレベルとなる。チップC1のバンプ電極B20に接続されるノア回路NOR1は他方の入力接続点Node1Slice0がHレベルとなり、Lレベルの出力を維持する。そのため、NMOSトランジスタNMOS1がオンすることはない。また、チップC1のバンプ電極B3mに接続されるノア回路NOR1は他方の入力接続点Node1Slice0がHレベルとなり、Lレベルの出力を維持する。そのため、NMOSトランジスタNMOS1がオンすることはない。これにより、チップC1の接続点Node2Slice0は、電位がHレベルのまま維持され、チップC1の接続点Node3Slice0は、電位がLレベルのまま維持され、NMOSトランジスタNMOS2はオンしない。従って、チップC1のテスト用パッドTP01にHレベルの信号を与えた場合、この信号に電位変化は現れない。なお、チップC2~チップC4におけるテスト用パッドTP01は、上述の通り、テスト用パッドに接続されるバンプ電極を含む貫通電極TSV15等がスパイラル接続されているので、チップC1のテスト用パッドTP01に接続されておらず、チップC1のテスト用パッドTP01に印加したHレベルの信号の電位変化に影響を及ぼすことはない。チップC2のバンプ電極B20に接続されるノア回路NOR1は他方の入力接続点Node1Slice1がHレベルとなり、Lレベルの出力を維持する。そのため、NMOSトランジスタNMOS1がオンすることはない。しかし、チップC1のバンプ電極B3mに接続されるノア回路NOR1は他方の入力接続点Node1Slice1がLレベルであり、Hレベルの信号を出力する。そのため、NMOSトランジスタNMOS1がオンする。これにより、チップC1の接続点Node2Slice1は、電位がHレベルからLレベルへ変化し、チップC1の接続点Node3Slice1は、電位がLレベルからHレベルへと変化する。そのため、NMOSトランジスタNMOS2はオンする。従って、チップC1のテスト用パッドTP04に信号を与えた場合、この信号に電位変化は現れ、チップC1とチップC2との間が接続されていない、すなわち、チップC2の入力端子が外部と電気的に接続されていないことが検出される。なお、チップC1、チップC3,及びチップC4におけるテスト用パッドTP01は、上述の通り、テスト用パッドに接続されるバンプ電極を含む貫通電極TSV15等がスパイラル接続されているので、チップC2のテスト用パッドTP01に接続されておらず、チップC1のテスト用パッドTP04に印加した印加したHレベルの信号の電位変化に影響を及ぼすことはない。以上説明したように、積層型半導体装置20は、第1の半導体チップチップC1及び第2の半導体チップチップC2を含んでいる。また、チップC2第2の半導体チップが、自身の端子バンプ電極B30~バンプ電極B3mと入力バッファ入力バッファ320~入力バッファ32mとの間に配置されるテスト回路を有する。このテスト回路は、チップC1第1の半導体チップから供給される第1の信号第1のチップC1のバンプ電極B30~バンプ電極B3mに接続される接続点Node1においてそれぞれ生成される信号であって、それぞれバンプ電極B30~バンプ電極B3mを介して第2のチップC2に入力される信号に応じてチャージされ、チップC1第1の半導体チップから供給される第2の信号テスト信号/TESTに応じてディスチャージされるノードチップC2の接続点Node1Slice1を含んでいる。また、積層型半導体装置20は、第1の信号第1のチップC1のバンプ電極B30~バンプ電極B3mに接続される接続点Node1においてそれぞれ生成される信号であって、それぞれバンプ電極B30~バンプ電極B3mを介して第2のチップC2に入力される信号を、第1の半導体チップチップC1から、第2の半導体チップチップC2へ転送する第1経路であって、貫通電極チップC1のバンプ電極B30~バンプ電極B3mとチップC2のバンプ電極B30~バンプ電極B3mとをそれぞれ接続する貫通電極TSV14を含む経路を有している。また、積層型半導体装置20は、第2の信号テスト信号TESTBを、チップC1第1の半導体チップから、第2のチップチップC2へ転送する第2の経路であって、貫通電極チップC1のバンプ電極B40とチップC2のバンプ電極B40とを接続する貫通電極TSV14を含む経路を有している。第2の半導体チップの入力バッファ入力バッファ320~入力バッファ32mには、第1の信号が供給されるので、第1の経路に貫通電極のオープン等の不具合がある場合、ノード接続点Node1Slice1には、第1の信号が供給されないため、ノードはプリチャージされず、ディスチャージされた状態を維持する。さらに、この状態を受けて、接続点Node2はディスチャージされる。このノードの電位変化を検出するため、上述の様に、チップC1第1のチップとチップC2第2のチップに、半導体装置の外部から信号をチップ毎に独立して入力可能な経路であって、前記ノード接続点Node2Slice1の電位に応じて電流が流れる、貫通電極を含む第3の経路貫通電極TSV15を含む経路を設けている。これにより、各チップSliceを接続する貫通電極TSV14等のいずれか1本にでも接続不良があった場合には、そのsliceに対応するチップC1のテスト用パッドTP01~テスト用パッドTP04に接続される貫通電極を含む経路第3の経路に電流が流れる。従って、どのsliceの貫通電極TSV14等を含む第2の経路の接続に不良があったかを判定することができる。このように、本発明によれば、第1の半導体チップの入力端子テスト回路部51ではバンプ電極B20~バンプ電極B2n、テスト回路部52ではバンプ電極B30~バンプ電極B3mと第2の半導体チップの入力端子バンプ電極B20~バンプ電極B2n、バンプ電極B30~バンプ電極B3mとを接続する。そして、第1の半導体チップからの第1の信号テスト回路部51ではテスト信号/TESTまたは第2の信号テスト回路部52ではテスト信号/TESTを第2の半導体チップに転送する。これにより、第2の半導体チップのテスト回路のノードテスト回路部51では接続点Node2、テスト回路部52では接続点Node1に電位変化を生じさせることができる。例えば、第2の半導体チップのテスト回路のノードの電圧に応じて、直接コンタクトすることができる端子テスト回路部51ではテスト用パッドTP11~テスト用パッドTP14、テスト回路部52では、テスト用パッドTP01~テスト用パッドTP04から、第2の半導体チップに電流を流す構成とすることができる。そのため、第2の半導体チップの端子テスト回路部51ではバンプ電極B20~バンプ電極B2n、テスト回路部52ではバンプ電極B30~バンプ電極B3mと第2の半導体チップの入力端子バンプ電極B20~バンプ電極B2n、バンプ電極B30~バンプ電極B3mが、外部と電気的接続がされているか否かの検査を行なうことができる。よって、積層型半導体装置20において、外部から直接コンタクトができず、かつ、バウンダリスキャン検査方法の対象に組み込まれていない端子バンプ電極B20~バンプ電極B2n、バンプ電極B30~バンプ電極B3mについても接続不良を検出することができる。本願の技術思想は、バウンダリスキャン機能を有する半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式に限られない。本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ、ないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であれば成し得る各種変形、修正を含むことは勿論である。例えば、テスト回路部51の構成をテスト回路部52に適用してもよく、テスト回路部52の構成をテスト回路部51に適用してもよく、つまり互いに構成を入れ替えてもよい。あるいは、テスト回路部51またはテスト回路部52いずれか一方の回路構成を、テスト回路部51及びテスト回路部52両方の回路構成としてもよい。"