第1半導体基板の一面に、前記第1半導体基板の表面と同一面を形成するように、開口部を有する絶縁層を形成する絶縁層形成工程と、前記第1半導体基板の前記一面に接するように、第2半導体基板を貼り合せる貼り合せ工程と、前記第1半導体基板または前記第2半導体基板の一方を薄板化することにより、当該薄板化基板からなる半導体層を形成する半導体層形成工程と、を備えるSOISiliconOnInsulator基板を準備する工程と、前記半導体層に半導体素子を形成する半導体素子形成工程と、を備える半導体装置の製造方法。請求項1に記載の半導体装置の製造方法において、前記貼り合せ工程の前に、前記開口部内に位置する前記半導体層に、当該開口部の位置に形成される前記半導体層の導電型と同じ導電型の不純物を導入する工程を備える半導体装置の製造方法。請求項2に記載の半導体装置の製造方法において、前記開口部内に位置する前記半導体層に前記不純物を導入する工程において、前記開口部内に位置する前記半導体層に、当該開口部上の前記半導体層よりも高い濃度の不純物を導入する半導体装置の製造方法。請求項1~3のいずれか一項に記載の半導体装置の製造方法において、前記半導体素子形成工程は、前記半導体層に、P型の不純物を導入してP型領域を形成する工程と、前記半導体層に、N型の不純物を導入してN型領域を形成する工程と、を備える半導体装置の製造方法。請求項1~4のいずれか一項に記載の半導体装置の製造方法において、前記半導体素子形成工程において、前記半導体層の前記開口部上に、素子分離領域を形成する半導体装置の製造方法。請求項1~5のいずれか一項に記載の半導体装置の製造方法において、前記絶縁層形成工程において、前記開口部を、平面視でダイシング領域内に形成する半導体装置の製造方法。SOI基板を備え、当該SOI基板は、第1半導体基板の一面に設けられ、開口部を有する絶縁層と、前記絶縁層上に設けられ、前記開口部の底面に位置する前記第1半導体基板と接している半導体層と、を備え、前記開口部内に位置する前記半導体層は、当該開口部上の前記半導体層の導電型と同じ導電型の不純物が導入されており、前記半導体層に半導体素子が設けられている半導体装置。請求項7に記載の半導体装置において、前記開口部内に位置する前記半導体層は、当該開口部上の前記半導体層よりも不純物濃度が高い半導体装置。請求項7または8に記載の半導体装置において、前記半導体層は、P型不純物が導入されたP型領域と、N型不純物が導入されたN型領域と、を備える半導体装置。請求項7~9のいずれか一項に記載の半導体装置において、前記半導体素子は、CMOSComplementaryMetalOxideSemiconductorである半導体装置。請求項7~10のいずれか一項に記載の半導体装置において、前記半導体層は、前記開口部上に素子分離領域を備える半導体装置。請求項7~11のいずれか一項に記載の半導体装置において、前記開口部は、平面視でダイシング領域内に設けられている半導体装置。請求項7~12のいずれか一項に記載の半導体装置において、前記半導体素子には、1GHz以上10GHzの高周波信号が印加される半導体装置。第1半導体基板の一面に、前記第1半導体基板の表面と同一面を形成するように、開口部を有する絶縁層を形成する絶縁層形成工程と、前記第1半導体基板の前記一面に接するように、第2半導体基板を貼り合せる貼り合せ工程と、前記第1半導体基板または前記第2半導体基板の一方を薄板化することにより、当該薄板化基板からなる半導体層を形成する半導体層形成工程と、を備えるSOI基板の製造方法。請求項14に記載の半導体装置の製造方法において、前記貼り合せ工程の前に、前記開口部に位置する前記半導体層に、当該開口部の位置に形成される前記半導体層の導電型と同じ導電型の不純物を導入する工程を備えるSOI基板の製造方法。第1半導体基板の一面に設けられ、開口部を有する絶縁層と、前記絶縁層上に設けられ、前記開口部の底面に位置する前記第1半導体基板と接している半導体層と、を備え、前記開口部内に位置する前記半導体層は、当該開口部上の前記半導体層の導電型と、または当該半導体層に導入される同じ導電型の不純物が導入されているSOI基板。発明者は、上記のようなSOI基板を用いた場合、SOI基板の半導体層に不純物を導入するイオン注入工程や、RIEReactiveIonEtchingなどの工程において、半導体層にチャージが蓄積してしまうという課題を見出した。その点において、特許文献1に記載の方法では、埋め込み酸化膜が除去された部分に形成される半導体層は、エピタキシャル層であり、当該半導体層の導電性が低い。このため、特許文献1に記載の方法では、上記したチャージの蓄積を充分に解消できない可能性があった。本発明によれば、第1半導体基板の一面に、前記第1半導体基板の表面と同一面を形成するように、開口部を有する絶縁層を形成する絶縁層形成工程と、前記第1半導体基板の前記一面に接するように、第2半導体基板を貼り合せる貼り合せ工程と、前記第1半導体基板または前記第2半導体基板の一方を薄板化することにより、当該薄板化基板からなる半導体層を形成する半導体層形成工程と、を備えるSOISiliconOnInsulator基板を準備する工程と、前記半導体層に半導体素子を形成する半導体素子形成工程と、を備える半導体装置の製造方法が提供される。本発明によれば、SOI基板を備え、当該SOI基板は、第1半導体基板の一面に設けられ、開口部を有する絶縁層と、前記絶縁層上に設けられ、前記開口部の底面に位置する前記第1半導体基板と接している半導体層と、を備え、前記開口部内に位置する前記半導体層は、当該開口部上の前記半導体層の導電型と同じ導電型の不純物が導入されており、前記半導体層に半導体素子が設けられている半導体装置が提供される。本発明によれば、第1半導体基板の一面に、前記第1半導体基板の表面と同一面を形成するように、開口部を有する絶縁層を形成する絶縁層形成工程と、前記第1半導体基板の前記一面に接するように、第2半導体基板を貼り合せる貼り合せ工程と、前記第1半導体基板または前記第2半導体基板の一方を薄板化することにより、当該薄板化基板からなる半導体層を形成する半導体層形成工程と、を備えるSOI基板の製造方法が提供される。本発明によれば、第1半導体基板の一面に設けられ、開口部を有する絶縁層と、前記絶縁層上に設けられ、前記開口部の底面に位置する前記第1半導体基板と接している半導体層と、を備え、前記開口部内に位置する前記半導体層は、当該開口部上の前記半導体層の導電型と、または当該半導体層に導入される同じ導電型の不純物が導入されているSOI基板が提供される。本発明によれば、第1半導体基板の一面に設けられた絶縁層は、開口部を有している。また、開口部の底面に位置する半導体層は、第1半導体基板と接している。これにより、イオン注入工程やRIE工程などによって生じたチャージは、開口部における半導体層を通って、接地された第1半導体基板へと逃がすことができる。さらに、チャージが蓄積しないため、後工程において、半導体層の表面が掘り込まれる現象を抑制することができる。以上のようにして、SOI基板のチャージ蓄積による不良を抑制することができる。本発明によれば、SOI基板のチャージ蓄積による不良を抑制することができる。以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。第1の実施形態図1を用い、第1の実施形態に係る半導体装置10について説明する。図1は、第1の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置10は、SOISiliconOnInsulator基板20を備えている。当該SOI基板20は、支持基板300の一面に設けられ、開口部220を有する絶縁層200と、絶縁層200上に設けられ、開口部220の底面に位置する支持基板300と接している半導体層120と、を備えている。また、半導体層120に半導体素子60が設けられている。以下、詳細を説明する。なお、半導体装置10の説明においては、支持基板300が第1半導体基板である。図1のように、この半導体装置10は、SOI基板20、図6a参照を備えている。SOI基板20の支持基板300上には、絶縁層200が設けられている。絶縁層200の材料としては、たとえば、SiO2である。また、絶縁層200は、開口部220を有している。絶縁層200上には、半導体層120が設けられている。半導体層120は、開口部220の底面において、支持基板300と接している。この半導体層120が支持基板300と接している部分において、チャージを逃がすことができる。また、開口部220は、たとえば、1μm以上100μm以下の幅で設けられている。これにより、支持基板300へチャージを容易に逃がすことができる。また、半導体層120は、後述するように、シード基板100の一部である。シード基板100としては、たとえば、P型シリコン基板を用いることができる。半導体層120には、素子分離領域620が設けられている。この素子分離領域620は、絶縁層200の開口部220上に設けられている。ここで、半導体素子60は、たとえば、FETFieldEffectTransistorである。半導体層120には、たとえば、N型不純物が導入されたソース領域642およびドレイン領域644が形成されている。また、ソース領域642およびドレイン領域644で挟まれた領域には、P型不純物が導入されたチャネル領域符号不図示が形成されている。なお、このチャネル領域は、シード基板100がP型シリコン基板であることにより、P型領域を形成している。P型領域を形成するP型不純物としては、たとえば、Bボロンである。また、N型領域を形成するN型不純物としては、たとえば、PリンまたはAsヒ素である。また、半導体素子60のうち、チャネル領域上には、ゲート絶縁膜660が形成されている。さらに、ゲート絶縁膜660上には、ゲート電極680が形成されている。ゲート絶縁膜660の材料としては、たとえば、SiO2、SiN、Ta2O5、HfSiOなどである。また、ゲート電極680の材料としては、たとえば、ポリシリコンである。なお、ゲート絶縁膜660およびゲート電極680の側壁には、側壁絶縁膜不図示が形成されていてもよい。また、半導体層120上には、層間絶縁膜700が形成されている。層間絶縁膜700の材料としては、たとえば、SiO2、SiN、SiOF、SiONなどである。また、層間絶縁膜700には、ソース領域642またはドレイン領域644に接続するビア820および配線840が形成されている。配線840の材料としては、たとえば、Al、CuおよびAuである。また、ビア820の材料としては、たとえば、CuまたはWタングステンである。なお、層間絶縁膜700は、複数の層に形成されていてもよい。さらに、最上層の配線840上には、電極パッド不図示が設けられていてもよい。以上の構成を有する半導体装置10のうち、半導体素子60には、1GHz以上10GHzの高周波信号が印加される。SOI基板20は、特に高周波向けの半導体装置10に利用される。このため、第1の実施形態のSOI基板20を用いることにより、チャージ蓄積による不良を抑制した高周波の半導体装置10を提供することができる。次に、図2~図8を用い、第1の実施形態に係る半導体装置10の製造方法について説明する。図2~図8は、第1の実施形態に係る半導体装置10の製造方法を説明するための図である。第1の実施形態に係る半導体装置10の製造方法は、以下の工程を備えている。まず、シード基板100の一面に、シード基板100の表面と同一面を形成するように、開口部220を有する絶縁層200を形成する絶縁層形成工程。次いで、シード基板100の一面に接するように、支持基板300を貼り合せる貼り合せ工程。次いで、シード基板100または支持基板300の一方を薄板化することにより、当該薄板化基板からなる半導体層120を形成する半導体層形成工程。以上の工程により、SOI基板を準備する。次いで、半導体層120に半導体素子60を形成する半導体素子形成工程。以下、詳細を説明する。なお、以下の製造方法では、シード基板100が第1半導体基板であり、支持基板300が第2半導体基板である。図2aのように、シード基板100を準備する。シード基板100は、たとえば、上述のように、P型シリコン基板である。図2bのように、拡散炉を用い、シード基板100の表面および裏面に、SiO2膜420およびSiN膜440を順に成膜する。SiO2膜420の膜厚としては、たとえば、50nmである。また、SiN膜440の膜厚としては、たとえば、150nmである。次いで、図3aのように、SiO2膜420およびSiN膜440上に、レジスト膜不図示を塗布する。次いで、露光および現像により、開口部220となる位置にレジスト膜が残るようにパターニングする。次いで、当該レジスト膜をマスクとして、SiO2膜420およびSiN膜440をエッチングする。このエッチングは、たとえば、RIEで行う。次いで、レジスト膜を剥離する。次いで、図3bのように、たとえば、特許文献2特開2000-306908号公報に記載のSPOT-LOCOS法により、SiO2膜420およびSiN膜440が形成されていない領域に露出されたシード基板100の表面を酸化する。これにより、シード基板100の一面に、絶縁層200を形成する。なお、SPOT-LOCOS法により、絶縁層200の端部にバーズビークが形成されることを抑制することができる。次いで、図4aのように、SiO2膜420およびSiN膜440を、ウエットエッチングまたはRIEなどにより除去する。次いで、シード基板100をさらに平坦化するため、CMPChemicalMechanicalPolishingを行う。なお、このCMP工程は必須ではなく、省略してもよい。このようにして、シード基板100の一面に、シード基板100の表面と同一面を形成するように、開口部220を有する絶縁層200を形成する絶縁層形成工程。このように、開口部220の半導体層120は、シード基板100の一部として形成される。ここで、絶縁層200の開口部220に半導体層120を形成する比較例としては、シード基板100上に形成した絶縁層200の開口部220に、エピタキシャル成長で半導体層120を形成する方法も考えられる。しかし、この比較例の方法のようなエピタキシャル成長させた半導体層120は、シード基板100に比較して、導電性が低い。比較例のように、開口部220に埋め込む形で、半導体層120をエピタキシャル成長させた場合、当該部分の半導体層120の結晶欠陥密度は高い。このため、半導体層120の電子移動度が低下するとともに、比抵抗が高くなる。したがって、比較例の方法では、半導体層120の導電性が低くなる。このため、比較例の方法では、イオン注入工程におけるチャージの蓄積を充分に解消できない可能性がある。一方、本実施形態によれば、上記のように、開口部220の半導体層120を、シード基板100の一部として形成する。これにより、確実にチャージ蓄積による不良を抑制することができる。次いで、図4bのように、シード基板100の全面に対して、水素イオン900を注入する。図4bの点線部のように、切断面となる位置に水素イオン900が注入されるように、加速電圧を調整する。また、水素イオン900のドーズ量としては、たとえば、1×1017atoms/cm2である。次いで、図5aのように、シード基板100の一面に接するように、支持基板300を貼り合せる貼り合せ工程。ここで、支持基板300の抵抗率は、たとえば、10kΩcmである。次いで、図5bのように、第1の熱処理として、たとえば、500°Cに加熱する。これにより、水素イオン900が注入された界面から剥離側基板140が剥離される。また、シード基板100の一部として、半導体層120が形成される。次いで、第2の熱処理として、たとえば、1000°Cに加熱する。これにより、半導体層120と支持基板300との貼り合せ界面を安定化させる。このようにして、シード基板100を薄板化することにより、当該薄板化基板からなる半導体層120を形成する半導体層形成工程。なお、支持基板300を薄板化することにより、当該薄板化基板からなる半導体層120を形成する方法であってもよい。以上の工程により、図6aのように、SOI基板20が形成される。このSOI基板20は、支持基板300の一面に設けられ、開口部220を有する絶縁層200と、絶縁層200上に設けられ、開口部220の底面に位置する支持基板300と接している半導体層と、を備えている。次いで、以下の工程により、半導体層120に半導体素子60を形成する半導体素子形成工程。まず、図6bのように、たとえば、半導体層120に、素子分離領域620を形成する。このとき、半導体層120のうち、開口部220上に位置するように、素子分離領域620を形成する。なお、素子分離領域620は、上記した絶縁層200と同様の工程により形成することができる。また、素子分離領域620は、STIShallowTrenchIsolationであってもよい。このとき、半導体層120に、ウェル領域を形成するために、イオン注入を行っても良い。たとえば、P型不純物であるBを注入して、P型ウェル領域不図示を形成してもよい。次いで、図7aのように、半導体層120上に、ゲート絶縁膜660およびゲート電極680を順に成膜する。次いで、レジスト膜不図示を塗布し、露光および現像により、所望のマスクパターンを形成する。次いで、RIEにより、ゲート絶縁膜660およびゲート電極680をエッチングする。次いで、レジスト膜を剥離する。次いで、図7bのように、ゲート絶縁膜660およびゲート電極680をマスクとして、たとえば、N型不純物であるPN型イオン920をイオン注入する。これにより、ゲート絶縁膜660およびゲート電極680の両脇に、N型のエクステンション領域不図示を形成する。次いで、ゲート絶縁膜660およびゲート電極680の側壁に、側壁絶縁膜不図示を形成する。さらに、ゲート絶縁膜660、ゲート電極680および側壁絶縁膜をマスクとして、N型不純物をイオン注入してソース領域642およびドレイン領域644を形成する。次いで、熱処理を行い、ソース領域642およびドレイン領域644に、イオン注入した不純物の活性化を行う。このようにして、図8aのように、半導体層120に半導体素子60を形成する以上、半導体素子形成工程。次いで、図8bのように、素子分離領域620および半導体素子60上に、層間絶縁膜700を形成する。次いで、たとえば、ダマシン法により、ソース領域642またはドレイン領域644に接続するように、ビア820および配線840を形成する。以上のようにして、第1の実施形態に係る半導体装置10を得る。次に、図9を用い、比較例と対比しながら、第1の実施形態の効果について説明する。図9は、第1の実施形態の効果を説明するための図である。図9は、例として、素子分離領域620まで形成された半導体層120に、P型イオン940をイオン注入する工程を示している。なお、図9aは、比較例として、絶縁層200が開口部220を有していない場合を示している。一方、図9bは、第1の実施形態を示している。図9aのように、比較例では、絶縁層200が支持基板300上の全面に形成されている。ここで、半導体層120にP型イオン940をイオン注入すると、P型イオン940によって、半導体層120にはプラスのチャージが発生する。通常のシリコン基板においては、シリコン基板が接地されており、すぐに除電dischargeされる。しかし、比較例では、絶縁層200が支持基板300上の全面に形成されているため、上記したチャージが絶縁層120上に蓄積してしまう。このような帯電は、RIEなどの工程においても発生する可能性がある。このような場合、チャージが蓄積したまま、後工程のウエット工程を行うと、以下のような不良が発生してしまう。後工程のウエット工程において、たとえば、基板を酸溶液に浸漬する。これらの溶液としては、たとえば、自然酸化膜を除去するためのフッ酸溶液である。このとき、蓄積したチャージによって陽極化成反応が生じる。このため、シリコンなどの半導体層120の表面が掘り込まれる現象が発生してしまう。一方、図9bのように、第1の実施形態では、絶縁層200に開口部220が形成されている。また、開口部220の底面に位置する半導体層120は、支持基板300と接している。上記のように、半導体層120にはプラスのチャージが発生しても、開口部220における半導体層120を通って、接地された支持基板300へと逃がすことができる。さらに、チャージが蓄積しないため、後工程において、上記したような半導体層120の表面が掘り込まれる現象を抑制することができる。本発明によれば、SOI基板を備え、チャージ蓄積による不良を抑制した半導体装置を提供することができる。第2の実施形態図10は、第2の実施形態に係る半導体装置の構成を示す断面図である。第2の実施形態は、半導体素子NMOSFET62およびPMOSFET64がCMOSComplementaryMetalOxideSemiconductorである点を除いて、第1の実施形態と同様である。以下、詳細を説明する。図10のように、半導体層120には、P型不純物が導入されたP型ウェル領域122と、P型ウェル領域122と隣接する位置に、N型不純物が導入されたN型ウェル領域124が形成されている。P型ウェル領域122の不純物濃度は、たとえば、1×1017cm-3以上1×1019cm-3以下である。また、N型ウェル領域124の不純物濃度は、たとえば、1×1017cm-3以上1×1019cm-3以下である。P型ウェル領域122には、N型不純物が導入されたN型のソース領域642およびドレイン領域644が形成されている。ソース領域642およびドレイン領域644で挟まれた領域には、チャネル領域符号不図示が形成されている。さらに、チャネル領域上には、ゲート絶縁膜660およびゲート電極680が順に形成されている。このように、以上の構成を有するNMOSFET62が形成されている。同様にして、N型ウェル領域124には、P型不純物が導入されたP型のソース領域646およびドレイン領域648が形成されている。これにより、PMOSFET64が形成されている。以上のように、第2の実施形態に係る半導体装置10は、NMOSFET62およびPMOSFET64を有するCMOSが形成されている。次に、図11を用いて、第2の実施形態に係る半導体装置10の製造方法について説明する。図11は、第2の実施形態に係る半導体装置の製造方法を説明するための断面図である。第2の実施形態に係る半導体装置10の製造方法は、以下の点を除いて、第1の実施形態と同様である。半導体素子形成工程は、半導体層120に、P型の不純物を導入してP型領域P型ウェル領域122を形成する工程と、半導体層120に、N型の不純物を導入してN型領域N型ウェル領域124を形成する工程と、を備えている。以下、詳細を説明する。図11は、第1の実施形態における図6bの素子分離領域620が形成された後の工程を示している。なお、支持基板300は接地されている。図11のように、半導体層120に、P型の不純物P型イオン940を導入してP型ウェル領域122を形成する。また、半導体層120に、N型の不純物N型イオン920を導入してN型ウェル領域124を形成する。なお、上記したP型ウェル領域122を形成する工程と、N型ウェル領域124を形成する工程は、どちらを先に行っても良い。第1の実施形態と同様に、上記イオン注入工程において、半導体層120にチャージが発生しても、開口部220における半導体層120を通って、接地された支持基板300へと逃がすことができる。次に、図12を用い、比較例と対比しながら、第2の実施形態の効果について説明する。図12は、第2の実施形態の効果を説明するための図である。なお、図12aは、比較例として、絶縁層200が開口部220を有していない場合を示している。一方、図12bは、第2の実施形態を示している。図12aおよび図12bいずれにおいても、半導体層120には、P型ウェル領域122およびN型ウェル領域124が形成されている。また、同図は、自然酸化膜を除去するためのウエットエッチング工程において、基板をフッ酸溶液に浸漬させた状態を示している。図12aのように、比較例では、絶縁層200が支持基板300上の全面に形成されている。このため、P型ウェル領域122およびN型ウェル領域124には、それぞれ、イオン注入工程によって生じたプラスのチャージおよびマイナスのチャージが蓄積されている。この比較例の基板をフッ酸溶液に浸漬させた場合、以下のように、顕著にシリコンなどの半導体層120の表面が掘り込まれる現象が発生してしまう。P型ウェル領域122およびN型ウェル領域124は、隣接するように形成されている。このため、この比較例の基板をフッ酸溶液に浸漬させた場合、両領域に蓄積されたチャージによって、半導体層120は、電池を短絡させたような状態になる。このとき、特に、P型ウェル領域122において、顕著に陽極化成反応が起こり、半導体層120のシリコンが酸化されてエッチングされてしまう。このため、半導体層120の表面に、掘り込み領域180が形成されてしまう。一方、図12bのように、第2の実施形態では、絶縁層200に開口部220が形成されている。また、開口部220の底面に位置する半導体層120は、支持基板300と接している。これにより、第1の実施形態と同様にして、P型ウェル領域122およびN型ウェル領域124には、チャージが蓄積していない。したがって、P型ウェル領域122およびN型ウェル領域124は、隣接している状態でも、比較例のように、電池を構成することがない。以上のように、第2の実施形態によれば、特に半導体素子がCMOSである場合に、顕著に起こる半導体層120の表面が掘り込まれる現象を抑制することができる。第3の実施形態図13は、第3の実施形態に係る半導体装置10の構成を示す断面図である。第3の実施形態は、以下の点を除いて、第1および第2の実施形態と同様である。開口部220内に位置する半導体層P型貫通領域242およびN型貫通領域244は、当該開口部220上の半導体層120の導電型と同じ導電型の不純物が導入されている。以下、詳細を説明する。図10のように、たとえば、第2の実施形態と同様に、絶縁層200上には、P型ウェル領域122およびN型ウェル領域124が形成されている。これにより、NMOSFET62およびPMOSFET64が形成されている。上述のように、開口部220内に位置する半導体層は、当該開口部220上の半導体層120の導電型と同じ導電型の不純物が導入されている。たとえば、P型ウェル領域122側の開口部220には、P型貫通領域242が形成されている。一方、N型ウェル領域124側の開口部220には、N型貫通領域244が形成されている。ここで、P型貫通領域242は、P型ウェル領域122よりもP型不純物濃度が高い。また、N型貫通領域244は、N型ウェル領域124よりもN型不純物濃度が高い。これにより、イオン注入により、P型ウェル領域122およびN型ウェル領域124を形成する工程において、容易にチャージを逃がすことができる。次に、図14~図16を用い、第3の実施形態に係る半導体装置10の製造方法について説明する。図14~図16は、第3の実施形態に係る半導体装置10の製造方法を説明するための断面図である。第3の実施懈怠に係る半導体装置10の製造方法は、以下の点を除いて、第1および第2の実施形態と同様である。貼り合せ工程の前に、開口部220内に位置する半導体層120に、当該開口部220の位置に形成される半導体層120の導電型と同じ導電型の不純物を導入する工程を備えている。以下、詳細を説明する。図14aは、第1の実施形態における図4bの絶縁層200が形成された後の工程を示している。なお、シード基板100には、水素イオンが注入されている。ここで、P型ウェル領域122およびN型ウェル領域124の位置、および両領域の間に形成される素子分離領域620の位置は予め決定されている。そのため、この状態における絶縁層200の開口部220を、素子分離領域620に相当する位置上に形成する。図14bのように、貼り合せ工程の前に、開口部220内に位置する半導体層120に、当該開口部220の位置に形成される半導体層120の導電型と同じ導電型の不純物を導入する。ここでは、P型ウェル領域122が形成される開口部220に、P型不純物P型イオン960を導入し、P型貫通領域242を形成する。また、N型ウェル領域124が形成される開口部220に、N型不純物N型イオン980を導入し、N型貫通領域244を形成する。このとき、P型貫通領域242となる開口部220に、P型ウェル領域122を形成する工程よりも高い不純物濃度ドーズ量でP型不純物を導入する。また、N型貫通領域244となる開口部220に、N型ウェル領域124を形成する工程よりも高いドーズ量でN型不純物を導入する。次いで、熱処理を行い、P型貫通領域242およびN型貫通領域244に導入した不純物を活性化する。次いで、図15aのように、シード基板100の一面に接するように、支持基板300を貼り合せる貼り合せ工程。次いで、シード基板100を薄板化することにより、当該薄板化基板からなる半導体層120を形成する半導体層形成工程。このようにして、第3の実施形態に係るSOI基板20が形成される。このSOI基板20のうち、開口部220内に位置する半導体層P型貫通領域242およびN型貫通領域244は、当該開口部220上の半導体層120の導電型と、または当該半導体層120に導入される不純物の導電型と、同じ導電型の不純物が導入されている。次いで、図15bのように、半導体層120のうち、P型貫通領域242およびN型貫通領域244上に位置するように、素子分離領域620を形成する。次いで、図16のように、半導体層120に、P型の不純物P型イオン940を導入してP型ウェル領域122を形成する。このとき、P型ウェル領域122が形成される部分には、P型貫通領域242が形成されている。これにより、P型イオン940の注入によって、プラスのチャージが発生しても、容易に支持基板300へ逃がすことができる。また、半導体層120に、N型の不純物N型イオン920を導入してN型ウェル領域124を形成する。このとき、N型ウェル領域124が形成される部分には、N型貫通領域244が形成されている。P型貫通領域242と同様の原理により、N型イオン920の注入によって、マイナスのチャージが発生しても、容易に支持基板300へ逃がすことができる。次いで、熱処理を行い、P型ウェル領域122およびN型ウェル領域124に導入した不純物を活性化する。このとき、P型貫通領域242およびN型貫通領域244の活性化を同時に行っても良い。これ以降の後工程は、第1の実施形態と同様である。次に、第3の実施形態の効果について説明する。第3の実施形態によれば、第1の実施形態と同様の効果を得ることができる。さらに、第3の実施形態によれば、開口部220内に位置する半導体層120に、P型貫通領域242およびN型貫通領域244が形成されている。P型貫通領域242およびN型貫通領域244は、それぞれ、それらの上に形成されるP型ウェル領域122およびN型ウェル領域124と同じ導電型の不純物が導入されている。これにより、半導体層120に不純物を導入する工程において、発生したチャージを接地された支持基板300へと逃がすことができる。第4の実施形態図17は、第4の実施形態に係る半導体装置10の構成を示す断面図である。第4の実施形態は、開口部220が平面視でダイシング領域80内に設けられている点を除いて、第1の実施形態と同様である。以下、詳細を説明する。図17aは、ダイシング前の半導体装置10を示している。一方、図17bは、ダイシング後の半導体装置10を示している。図17aのように、開口部220は、平面視でダイシング領域80内に設けられている。図17bのように、ダイシング後の半導体装置10において、絶縁層200の開口部220は、ダイシングによって除去されている。第4の実施形態によれば、絶縁層200の開口部220は、ダイシングによって除去される。これにより、半導体装置10に高周波信号を印加した際に、支持基板300へのリーク電流をさらに抑制することができる。なお、以上の実施形態においては、絶縁層200をLOCOS法により形成する方法を説明したが、絶縁層200をSTI法により形成してもよい。以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。