"積層された複数のチップを備えた半導体装置であって、前記複数のチップのうちの一つのチップが、パルス信号を発生させて隣接チップに供給するパルス発生部を備え、前記複数のチップのうち、前記一つのチップを除く各チップが、一方の隣接チップからパルス信号が供給され、該パルス信号のパルスの数を変更して他方の隣接チップに供給するパルス変更部と、前記パルス信号のパルスの数に応じてチップの識別番号を表す識別信号を発生させる識別信号発生部を備えた半導体装置。前記パルス変更部は、前記一方の隣接チップから入力されたパルス信号のパルスの数を増加方向または減少方向の何れか一方向に変更することを特徴とする請求項1記載の半導体装置。前記パルス変更部は、前記一方の隣接チップから入力されたパルス信号を遅延させる遅延回路と、前記一方の隣接チップから入力されたパルス信号と前記遅延回路の出力信号との論理和を演算する論理和ゲートと、を備えたことを特徴とする請求項2記載の半導体装置。前記パルス変更部は、前記一方の隣接チップから入力されたパルス信号を遅延させる遅延回路と、所定の信号と前記遅延回路の出力信号との論理和を演算する論理和ゲートと、を備えたことを特徴とする請求項2記載の半導体装置。前記パルス変更部は、制御信号に基づき前記遅延回路の出力信号に代えて所定の論理値を前記論理和ゲートに与えるゲート回路を更に備えたことを特徴とする請求項3記載の半導体装置。前記パルス変更部は、制御信号に基づき前記所定の信号に代えて所定の論理値を前記論理和ゲートに与えるゲート回路を更に備えたことを特徴とする請求項4記載の半導体装置。前記識別信号発生部は、前記パルス信号のパルスの数をカウントするカウント回路を備え、該カウント回路の出力信号を前記識別信号として出力することを特徴とする請求項1乃至6の何れか1項記載の半導体装置。前記パルス発生部が発生させるパルス信号は、ワンショットパルスであることを特徴とする請求項1から7の何れか1項記載の半導体装置。上述の従来技術によれば、識別番号を表すIDコードの各ビット信号を、貫通電極TSVを介して上位層のコアチップから下位層のコアチップに順次伝送するため、コアチップの数が増えると、これらのコアチップを識別するために必要とされる識別番号を表すIDコードのビット数が増加し、そのビット信号を伝送するために必要とされる貫通電極の数が増加するという問題がある。また、貫通電極TSVの数の増加により、チップ面積が増加するという問題もある。上記課題を解決するため、本発明による半導体装置は、積層された複数のチップを備えた半導体装置であって、前記複数のチップのうちの一つのチップが、パルス信号を発生させて隣接チップに供給するパルス発生部を備え、前記複数のチップのうち、前記一つのチップを除く各チップが、一方の隣接チップからパルス信号が供給され、該パルス信号のパルスの数を変更して他方の隣接チップに供給するパルス変更部と、前記パルス信号のパルスの数に応じてチップの識別番号を表す識別信号を発生させる識別信号発生部を備えた半導体装置の構成を有する。本発明によれば、チップ間の貫通電極TSVの数を増やすことなく、積層された任意の数のチップに対して識別番号を割り付けることができる。以下、図面を参照しながら、本発明の第1実施形態によるチップ積層型の半導体装置を説明する。なお、以下では、DRAM等の半導体メモリを例として説明するが、これに限定されることなく、チップ積層型の半導体装置であれば、どのような装置であってもよい。概略的には、第1実施形態では、チップ毎に固有の識別番号を割り付けるためにパルス列が用いられ、下位層のインターフェイスチップから発行したワンショットパルスの数をインターフェイスチップに近いコアチップから順に1つづ増やしてパルスを増やしていき、上位層の各コアチップにおいて、そのパルスの数でカウント回路のカウント値をカウントアップさせ、そのカウント値を各チップ固有の識別番号として割り付ける。図1に、第1実施形態による半導体装置10の断面構造を模式的に示す。図1に示すように、第1実施形態による半導体装置10は、互いに同一の機能および構造を持ち、夫々同一の製造マスクで制作された8枚のコアチップ2001~2008、コアチップとは異なる製造マスクで制作された1枚のインターフェイスチップIF及び1枚のインターポーザIPが積層された構造となっている。コアチップ2001~2008及びインターフェイスチップIFはシリコン基板を用いた半導体チップであり、いずれもシリコン基板を貫通する多数の貫通電極によって上下に隣接するチップと電気的に接続されている。一方、インターポーザIPは樹脂からなる回路基板であり、その裏面IPbには複数の外部端子半田ボールSBが形成されている。貫通電極TSVの上下層間での主な接続形態には3タイプあり、第1に、平面視Aで同じ位置に設けられた上下層の貫通電極TSVが短絡されるタイプ、第2に、平面視Aで同じ位置に設けられた上下層の貫通電極TSVが各チップの内部回路を介して接続されるタイプ、第3に、平面視Aで異なる位置に設けられた上下層の貫通電極TSVが短絡されるタイプがある。図2は、本発明の第1実施形態による半導体装置10の全体構成を模式的に示す図である。なお、図2では、前述した図10と同様の表現形式を用いている。また、図1では8枚のコアチップ2201~2008を積層した場合を示したが、図2では、説明の便宜上、コアチップ2001~2004を積層した場合を示している。図2に示すように、本半導体装置10は、1枚のインターフェイスチップ1000と4枚のコアチップ2001~2004とを含む複数のチップを積層して備える。これら複数のコアチップ2001~2004のうち、インターフェイスチップ1000は、後述するリセット信号RESETに基づきパルス信号を発生させて隣接チップに供給するパルス発生部1100を備える。また、インターフェイスチップ1000を除くコアチップ2001~2004の各チップは、下位層または上位層の一方の隣接チップからパルス信号が供給され、該パルス信号のパルスの数を変更して、下位層または上位層の他方の隣接チップに供給するパルス変更部2200と、このパルス信号のパルスの数に応じてチップの識別番号を表す識別信号を発生させる識別信号発生部2100を備える。なお、図示していないが、リセット信号RESETは、貫通電極TSVを介してコアチップ2001~2004にも供給される。本実施形態では、コアチップ2001~2004は、メモリアレイが搭載されたメモリチップであり、インターフェイスチップ1000は、コアチップ2001~2004のそれぞれに対するデータの入出力を制御するためのインターフェイス機能が搭載されたチップである。なお、このインターフェイスチップの機能は、コアチップの機能に応じて適切に設定される。コアチップ2001、2002,2003,2004には、それぞれ、貫通電極TSV1501,1502,1503,1504が形成され、これを通じてチップ間で信号が伝送される。本実施形態では、インターフェイスチップ1000内のパルス発生部1100からパルス信号IFOUTとして発生されたワンショットパルスは、貫通電極1504を通じて、その上位層にあたるコアチップ2004内の識別信号発生部2100およびパルス変更部2200に供給される。また、このコアチップ2004内のパルス変更部2200から出力されたパルス信号は、貫通電極1503を通じて、その上位層にあたるコアチップ2003内の識別信号発生部2100およびパルス変更部2200に供給される。更に、このコアチップ2003内のパルス変更部2200から出力されたパルス信号は、貫通電極1502を通じて、その上位層にあたるコアチップ2002内の識別信号発生部2100およびパルス変更部2200に供給される。更にまた、このコアチップ2002内のパルス変更部2200から出力されたパルス信号は、貫通電極1501を通じて、最上位層にあたるコアチップ2001内の識別信号発生部2100およびパルス変更部2200に供給される。図3aに、インターフェイスチップ1000内のパルス発生部1100の構成例を示す。パルス発生部1100は、パルス信号としてワンショットパルスを発生させるものであり、リセット信号RESETに含まれるワンショットパルスを一定時間だけ遅延させて出力信号OUTとして出力する遅延回路1110から構成される。この例に限定されず、例えば、リセット信号RESETのエッジを検出してワンショットパルスを発生させてもよい。図3bに、パルス発生部1100の動作を説明するためのタイミングチャートを示す。図3bに示すように、リセット信号RESETのワンショットパルスが入力されると、一定時間後にパルス信号OUTとしてワンショットパルスが発行される。このリセット信号RESETは、後述の図4に示す各コアチップ内の識別信号発生部2100でも使用される。その理由は、回路動作上、各コアチップ内の識別信号発生部2100が備えるカウント回路をリセットした後に、インターフェイスチップ1000内のパルス発生部1100から各コアチップ内の識別信号発生部2100にパルス信号を供給する必要があるからである。図4aに、コアチップ2001~2004のそれぞれに備えられた識別信号発生部2100の構成例を示す。この例は、識別信号が2ビットの場合であり、下位層のチップから供給されたパルス信号が入力信号INとして入力され、このパルス信号のパルスの数をカウントするカウント回路2110,2120を備え、これらカウント回路2110,2120の各出力信号が、識別番号を表す識別信号CNT1,CNT2とされる。図4bに、識別信号発生部2100の動作を説明するためのタイミングチャートを示す。図4bに示すように、リセット信号RESETに含まれるワンショットパルスによりカウント回路2110,2120はリセットされ、識別信号CNT1,CNT2は共にロウレベルとなる。その後、下位層のチップから入力信号INとして入力されるパルス信号の立ち上がりエッジで識別信号CNT1の信号レベルが反転し、この識別信号CNT1の立ち上がりエッジで識別信号CNT2の信号レベルが反転する。これにより、入力信号INとして与えられるパルス信号のパルスの入力回数、すなわちパルスの数は、識別信号CNT1,CNT2からなる2ビットのコードとして表される。具体的には、リセット信号RESETによりカウンタ回路2110,2120から出力される識別信号CNT1,CNT2が共にロウレベルになった後、入力信号INとして1回目のパルスが入力されると、カウンタ回路2110,2120によるカウント値がカウントアップされて、識別信号CNT1,CNT2が共にハイレベルとなり、パルスの数はコードHHにより表される。その後、2回目のパルスが入力されると、カウント値が更にカウントアップされて、識別信号CNT1がロウレベルとなると共に識別信号CNT2がハイレベルになり、パルスの数はコードHLにより表される。以下同様にして、このカウント回路2110,2120から構成される識別信号発生部2100は、下位層のチップから供給されるパルス信号のパルスの数をカウントし、そのカウント値を、識別番号を表すコードとして出力する。また、コアチップ2001~2004のそれぞれに備えられたパルス変更部2200は、下位層にあたる一方の隣接チップから入力されたパルス信号のパルスの数を増加方向または減少方向の何れか一方向に変更する。このパルス変更部2200は、パルス信号にパルスを加算するパルス加算回路を備える。本実施形態では、パルス信号にパルスを加算することは、このパルス信号に新たにパルスを追加することによりパルスの数を増やすことを意味し、換言すれば、このパルス信号を入力したときのパルスの入力回数が増えることを意味する。図5aに、パルス変更部2200が備えるパルス加算回路2201の構成例を示す。図5aに示すように、パルス加算回路2201は、一方下位層の隣接チップから入力されたパルス信号を遅延させる遅延回路2221と、この一方の隣接チップから入力されたパルス信号と遅延回路2221の出力信号との論理和を演算する論理和ゲート2222とを備える。ここで、論理和ゲート2222の一方の入力部と遅延回路2221の入力部には、入力信号INとしてパルス信号が共通に与えられ、遅延回路2221の出力部は論理和ゲート2222の他方の入力部に接続される。図5bに、パルス加算回路2201の動作を説明するためのタイミングチャートを示す。パルス加算回路2201は、入力信号INとして与えられるパルス信号と、このパルス信号を遅延回路2221で遅延させて得られる信号INDLとを合成することにより、パルス信号のパルスの数を増やす。即ち、図5bに示すように、前述のインターフェイスチップ1000で発生されたパルス信号IFOUTに含まれるワンショットパルスは、貫通電極1501を通じて、コアチップ2004内のパルス変更部2200が備えるパルス加算回路2221にパルス信号CIN4として入力される。このパルス信号CIN4は、遅延回路2221で一定時間だけ遅延されてパルス信号INDL4として出力される。パルス信号CIN4とパルス信号INDL4は論理和ゲート2222で加算され、出力信号OUT4として出力される。ここで、出力信号OUT4のパルス数は、最初のパルス信号IFOUTと比較して1だけ増える。この出力信号OUT4は、コアチップ2004から、その上位層にあたるコアチップ2003にパルス信号CIN3として供給される。そして、コアチップ2003内のパルス変更部2200をなすパルス加算回路2221では、入力信号INとして下位層のチップからパルス信号CIN3が入力され、その遅延回路2221は、パルス信号CIN3を一定時間だけ遅らせる。このとき、各コアチップ内のパルス変更部2200が備える遅延回路2221での遅延時間は同じ即ち一定であるから、パルス信号CIN3の2回目のパルスと同じタイミングで、遅延回路2221からパルス信号INDL3の1回目のパルスが出力される。この結果、論理和ゲート2222の出力信号OUT3のパルス数は、パルス信号CIN3と比較して1だけ増える。以下同様にして、各コアチップにおいて、下位層のコアチップから供給されたパルス信号のパルスの数が順次増やされる。以上で、本半導体装置10の構成について、その構成要素固有の動作を併せて説明したが、次に、図2および図6を参照して、コアチップ2001~2004に割り付けるべき識別番号を表す識別信号を生成するためのパルス信号CIN1~CIN4のパルスの数の変化に着目して、本半導体装置10の動作を概略的に説明する。先ず、インターフェイスチップ1000内のパルス発生部1100は、パルス信号IFOUTとしてワンショットパルスを発生させ、これを貫通電極1501を通じて上位層にあたるコアチップ2004に供給する。コアチップ2004内の識別信号発生部2100には、下位層にあたるインターフェイスチップ1000から供給されるパルス信号ワンショットパルスがパルス信号CIN4として入力される。識別信号発生部2100は、パルス信号CIN4に含まれるパルスの数1個に応じたコードHHを生成し、このコードで表される識別番号をコアチップ2004の識別番号として割り付ける。また、コアチップ2001内のパルス変更部2200は、パルス信号CIN4のパルスの数を1だけ増やして2に変更し、これを上位層にあたるコアチップ2003に供給する。続いて、コアチップ2003内の識別信号発生部2100には、下位層にあたるコアチップ2004から供給されるパルス信号がパルス信号CIN3として入力され、この識別信号発生部2100は、パルス信号CIN3に含まれるパルスの数2個に応じたコードHLを生成し、このコードで表される識別番号をコアチップ2003の識別番号として割り付ける。また、コアチップ2003内のパルス変更部2200は、パルス信号CIN3のパルスの数を1だけ増やして3に変更し、これを上位層にあたるコアチップ2002に供給する。続いて、コアチップ2002内の識別信号発生部2100には、下位層にあたるコアチップ2003から供給されるパルス信号がパルス信号CIN2して入力され、この識別信号発生部2100は、パルス信号CIN2に含まれるパルスの数3個に応じたコードLHを生成し、このコードで表される識別番号をコアチップ2002の識別番号として割り付ける。また、コアチップ2002内のパルス変更部2200は、パルス信号CIN2のパルスの数を1だけ増やして4に変更し、これを上位層にあたるコアチップ2001に供給する。続いて、コアチップ2001内の識別信号発生部2100は、下位層にあたるコアチップ2002から供給されるパルス信号がパルス信号CIN1として入力され、この識別信号発生部2100は、パルス信号CIN1に含まれるパルスの数4個に応じたコードLLを生成し、このコードで表される識別番号をコアチップ2001の識別番号として割り付ける。また、コアチップ2001内のパルス変更部2200は、パルス信号CIN1のパルスの数を1だけ増やして5に変更するが、その上位層のチップは存在しないので、コアチップ2001でパルスの数が変更されたパルス信号は他のチップで利用されない。以上により、コアチップ2001~2004のそれぞれに識別番号が割り付けられる。上述した第1実施形態では、各チップ間で時系列的なパルス列からなるパルス信号を伝送するようにしたので、チップ間で信号を伝送するための貫通電極TSVの数を増やすことなく、より多くの信号を伝送することができる。また、識別番号の各ビットを並列に伝送する場合に比較して、確実に貫通電極の数を減少させることができ、従ってチップ面積を削減することも可能になる。また、積層されるチップの枚数の増加に伴って識別番号を表すコードのビット数が増えた場合でも、そのビット数の増加分に応じて識別信号発生部2100内のカウント回路を増設するだけで対応することができ、貫通電極の数を増加させる必要はない。また、本実施形態では、パルス変更部2200として、一つの遅延回路2221と論理和ゲート2222とから構成されるパルス加算回路2201を用いたので、パルス変更部2200を簡易な構成で実現することができる。以上で、本発明による第1実施形態を説明した。次に、図7を参照して、本発明による第2実施形態を説明する。第2実施形態による半導体装置は、前述の図2に示すパルス変更部2200として、図5aのパルス加算回路2201に代えて図7に示すパルス加算回路2202を備える点を除いて、第1実施形態による半導体装置10と同一である。図7において、図5の要素と共通する要素については同一符号を付す。図7に、第2実施形態によるパルス加算回路2202の構成を示す。パルス加算回路2202は、例えばチップ不良やチップ毎の評価の際に、識別番号を増加させたくない場合に有用である。パルス加算回路2202は、前述の図5の構成において、制御信号DISに基づき遅延回路2221の出力信号に代えてロウレベル所定の論理値を有する信号を信号INDLとして論理和ゲート2222に与えるゲート回路インバータ2223、論理積ゲート2224を更に備える。ここで、論理和ゲート2222の一方の入力部と遅延回路2221の入力部には、入力信号INとしてパルス信号が与えられ、遅延回路2221の出力部は、論理積ゲート2224の一方の入力部に接続され、この論理積ゲート2224の出力部は論理和ゲート2222の他方の入力部に接続される。また、論理積ゲート2224の他方の入力部には、制御信号DISがインバータ2223により反転されて与えられる。このパルス加算回路2202によれば、制御信号DISがハイレベルになると、論理積ゲート2224の出力信号INDLがロウレベルに固定される。この結果、論理和ゲート2222の出力信号OUTは、入力信号INとして与えられるパルス信号の成分のみを含み、パルスは加算されなくなる。従って、例えばコアチップ2003内のパルス変更部2200に図7aのパルス加算回路2202を適用し、その制御信号DISをハイレベルにすると、図7bに例示するように、コアチップ2003に下位層のチップから供給されるパルス信号CIN3のパルスの数は増加されず、パルス信号CIN3は出力信号OUT3としてそのまま出力される。従ってコアチップ2003において識別番号は増加されない。次に、図8を参照して、本発明による第3実施形態を説明する。第3実施形態による半導体装置は、前述の図2に示すパルス変更部2200として、図5のパルス加算回路2201に代えて、図8aに示すパルス加算回路2203を備える点を除いて、第1実施形態による半導体装置10と同一である。上述の第1および第2実施形態では、下位層から供給されたパルス信号と、それを遅延回路2221で遅延させた信号とを、論理和ゲート2222で合成しているため、仮にチップ毎に水準差が発生し、遅延回路2221の遅延時間に大きなばらつきが発生した場合、パルス変更部2200のパルス加算回路2201,2202において、パルスを正常に発生させることができなくなり、パルス信号のパルスの数を正常に増加させることができなくなる可能性がある。第3実施形態では、そのような不都合を防止するパルス加算回路を提案する。図8aに、第3実施形態によるパルス変更部2200が備えるパルス加算回路2203の構成例を示す。図8aに示すように、このパルス加算回路2203は、入力信号INとして一方下位層の隣接チップから入力されたパルス信号を遅延させる遅延回路2231と、リセット信号RESET所定の信号と遅延回路2231の出力信号との論理和を演算する論理和ゲート2232とを備える。ここで、遅延回路2231の入力部には、入力信号INとしてパルス信号が与えられ、遅延回路2231の出力部は論理和ゲート2232の一方の入力部に接続される。また、論理和ゲート2232の他方の入力部には、リセット信号RESETが与えられる。図8bに、パルス加算回路2203の動作を説明するためのタイミングチャートを示す。このパルス加算回路2203は、リセット信号RESETと、入力信号INとして与えられるパルス信号を遅延回路2231で遅延させて得られる信号INDLとを合成することにより、パルス信号のパルスの数を増やす。即ち、図8bに示すように、例えばコアチップ2004のパルス加算回路2203では、出力信号OUT4の最初のパルスは、リセット信号RESETにより生成され、コアチップ2003では、出力信号OUT3の最初のパルスがリセット信号RESETから生成され、各層のチップで最初に生成されるパルスはリセット信号RESETに基づいている。従って、チップの水準差による影響が顕在化しにくくなり、パルスを安定的に発生させることができる。次に、図9を参照して、本発明による第4実施形態を説明する。第4実施形態による半導体装置は、前述の図2に示すパルス変更部2200として、図5のパルス加算回路2201に代えて、図9に示すパルス加算回路2204を備える点を除いて、第1実施形態による半導体装置と同一である。図9aに、第4実施形態によるパルス加算回路2204の構成を示す。このパルス加算回路2204は、前述の第2実施形態と同様に、例えばチップ不良やチップ毎の評価の際に、識別番号を増加させたくない場合に有用である。パルス加算回路2204は、前述の図8の構成において、制御信号DISに基づきリセット信号RESET所定の信号に代えてロウレベル所定の論理値を有する信号を論理和ゲート2232に与えるゲート回路インバータ2233、論理積ゲート2234を更に備える。ここで、遅延回路2231の入力部には、入力信号INとしてパルス信号が与えられ、この遅延回路2231の出力部は論理和ゲート2232の一方の入力部に接続される。また、リセット信号RESETが論理積ゲート2234の一方の入力部に与えられ、この論理積ゲート2234の出力部は、論理和ゲート2232の他方の入力部に接続される。更に、論理積ゲート2234の他方の入力部には、制御信号DISがインバータ2233により反転されて与えられる。図9bに、パルス加算回路2204の動作を説明するためのタイミングチャートを示す。このパルス加算回路2204によれば、制御信号DISがハイレベルになると、論理積ゲート2234の出力信号がロウレベルに固定される。この結果、論理和ゲート2232の出力信号OUTは、遅延回路2231の出力信号INDLとして与えられるパルス信号のみを含む。従って、例えばコアチップ2003内のパルス変更部2200に図9aのパルス加算回路2204を適用し、その制御信号DISをハイレベルにすると、図9bに例示するように、コアチップ2003のパルス加算回路2204において、リセット信号RESETは無視され、コアチップ2003に下位層のチップから供給されるパルス信号CIN3のパルスの数は増加されず、このパルス信号CIN3が出力信号OUT3としてそのまま出力される。従ってコアチップ2003において識別番号は増加されない。以上、本発明の実施形態を説明したが、本発明は、これに限定されるものではなく、本発明の要旨を逸脱しない範囲で変形が可能である。例えば、上述の実施形態では、識別番号を生成するために使用されるパルス信号のパルスの数を順次増加し、パルスの数を増加方向の一方向に変更するものとしたが、逆にパルスの数を順次減少させ、パルスの数を減少方向の一方向に変更するものとしてもよい。また、上述の実施形態では、パルスの数を1づつ増加させるものとしたが、これに限定されることなく、各チップで増加するパルスの数は任意である。また、パルスの数を加算する場合を例として説明したが、これに限定されることなく、その他の種々の演算例えば、減算、乗算、除算によりパルスの数を変更するものとすることが可能である。また、上述の実施形態では、インターフェイスチップ1000を最下位層のチップとしたが、この例に限定されることなく、インターフェイスチップを最上位層のチップに設定してもよく、また任意の中間層のチップに設定し、識別番号を生成するためのパルス信号を上位層および下位層の両方または一方に供給するものとしてもよい。"