半導体基板上に形成される検査用トランジスタおよび製品用トランジスタのソースおよびドレインを活性化させるアニール処理を行うアニール工程と、前記アニール工程後における前記検査用トランジスタのゲート、ソースおよびドレインをシリサイド化させる検査用サリサイド工程と、前記検査用サリサイド工程後における前記検査用トランジスタの特性を測定する測定工程と、前記測定工程によって測定された前記特性と所望の特性との差分とに基づいて、前記製品用トランジスタの特性を前記所望の特性へ近付ける特性調整アニール処理を行う特性調整アニール工程と、前記特性調整アニール工程後における前記製品用トランジスタのゲート、ソースおよびドレインをシリサイド化させる本サリサイド工程とを含むことを特徴とする半導体装置の製造方法。前記検査用トランジスタの特性は、該トランジスタの閾値電圧であり、前記アニール工程は、前記検査用サリサイド工程後における前記閾値電圧が所望の閾値電圧よりも高くなるように前記アニール処理を行うことを特徴とする請求項1に記載の半導体装置の製造方法。前記検査用トランジスタの特性は、該トランジスタのゲートへ所定の電圧を印加した場合に該トランジスタのソースおよびドレイン間に流れる電流であり、前記アニール工程は、前記検査用サリサイド工程後における前記電流が所望の電流未満となるように前記アニール処理を行うことを特徴とする請求項1に記載の半導体装置の製造方法。前記検査用トランジスタは、前記半導体基板におけるダイシングライン上に設けられたことを特徴とする請求項1~3のいずれか一つに記載の半導体装置の製造方法。半導体基板上に形成された検査用トランジスタと製品用トランジスタとを備え、前記検査用トランジスタは、ゲートとアニール処理が施されたソースおよびドレインとがシリサイド化された後に測定された特性と所望の特性との差分に基づいて、前記製品用トランジスタの特性を前記所望の特性へ近付ける特性調整アニール処理が施された後に、ゲート、ソースおよびドレインがシリサイド化され、前記製品用トランジスタは、前記アニール処理が施されたソースおよびドレインに対して前記特性調整アニール処理が施された後に、ゲート、ソースおよびドレインがシリサイド化されたことを特徴とする半導体装置。本発明の一つの実施形態の目的は、歩留まりを向上可能な半導体装置の製造方法および半導体装置を提供することである。実施形態によれば、半導体装置の製造方法が提供される。半導体装置の製造方法は、アニール工程と、検査用サリサイド工程と、測定工程と、特性調整アニール工程と、本サリサイド工程とを含む。アニール工程では、半導体基板上に形成される検査用トランジスタおよび製品用トランジスタのソースおよびドレインを活性化させるアニール処理を行う。検査用サリサイド工程では、アニール工程後における検査用トランジスタのゲート、ソースおよびドレインをシリサイド化させる。測定工程では、検査用サリサイド工程後における検査用トランジスタの特性を測定する。特性調整アニール工程では、測定工程によって測定された特性と所望の特性との差分とに基づいて、製品用トランジスタの特性を所望の特性へ近付ける特性調整アニール処理を行う。本サリサイド工程では、特性調整アニール工程後における製品用トランジスタのゲート、ソースおよびドレインをシリサイド化させる。以下に、添付図面を参照して、実施形態にかかる半導体装置の製造方法および同製造方法によって製造される半導体装置を詳細に説明する。なお、以下に示す実施形態によって本発明が限定されるものではない。また、以下では、半導体装置におけるMOSFETMetalOxideSemiconductorFieldEffectTransistorの部分の製造方法について説明する。図1は、実施形態に係る半導体装置の製造プロセスを示すフローチャートである。図1に示すように、実施形態に係る半導体装置の製造方法では、まず、シリコンウェハ等の半導体基板上の所定位置に検査用のMOSFETおよび製品用のMOSFETの各ゲート、ソース、ドレインを形成するステップS101。なお、以下では、検査用のMOSFETを検査用Trと記載し、製品用のMOSFETを製品用Trと記載する。かかる検査用Trおよび製品用Trの形成方法の詳細については、図2および図3を用いて後述する。続いて、検査用Trおよび製品用Trのソース、ドレインに対してレーザを瞬間的に照射することにより、検査用Trおよび製品用Trの各ソース、ドレインに対してアニール処理を行うステップS102。このとき、検査用Trおよび製品用Trの特性を所望の特性とする場合よりも弱いパワーのレーザを照射してアニール処理を行う。なお、ここでの所望の特性とは、完成品の製品用Trに要求される特性である。続いて、検査用Trのゲート、ソースおよびドレインをシリサイド化させる検査用サリサイド工程を行ってステップS103、検査用Trの特性を測定するステップS104。なお、このとき測定する検査用Trの特性の詳細については、図5Aおよび図5Bを用いて後述する。続いて、ステップS104において測定した検査用Trの特性と所望の特性との差分に基づき、製品用Trの特性を所望の特性に近付けるように、製品用Trのソースおよびドレインに対して特性調整アニール処理を行うステップS105。続いて、製品用Trのゲート、ソースおよびドレインをシリサイド化させる本サリサイド工程を行ってステップS106、製品用Trを製造する。なお、ここでは、図示を省略したが、この後、製品用Trと半導体基板上に形成された他の回路素子との間を接続する配線層や層間絶縁膜等を形成し、所定のダイシングラインに沿ってチップ単位に切断して半導体装置の製造が完了する。このように、実施形態に係る半導体の製造方法では、アニール処理が施された検査用Trに対して検査用サリサイド工程を行った後に検査用Trの特性を測定するため、より完成品に近い状態の検査用Trの特性を測定することができる。これに対し、たとえば、アニール処理を行った後、ゲート、ソースおよびドレインのシリサイド化を行う前に検査用Trの特性を測定した場合、かかる特性は、後にゲート、ソースおよびドレインをシリサイド化した際の熱処理によって変化する。したがって、アニール処理後に検査用Trの特性を測定した場合には、サリサイド工程による特性の変化を考慮した完成品に近い検査用Trの特性を測定することは困難である。そこで、実施形態に係る半導体装置の製造方法では、検査用サリサイド工程後における検査用Trの特性を測定し、かかる特性と所望の特性との差分を低減するような処理条件で製品用Trに対し特性調整アニール処理を行うことにより特性を所望の特性へ近付けた。これにより、実施形態に係る半導体装置の製造方法では、アニール処理後における検査用Trの特性に基づいて特性調整アニール処理の処理条件を決定する場合に比べて、製品用Trの特性を精度よく所望の特性へ近付けることができる。したがって、実施形態に係る半導体装置の製造方法によれば、製造した半導体装置における製品用Trに特性のバラツキが生じることを抑制することが可能となるため、半導体装置の歩留まりを向上させることができる。次に、図2および図3を用いて、実施例に係る半導体装置の製造方法についてさらに詳細に説明する。図2および図3は、実施形態に係る半導体装置の製造プロセスを示す断面模式図である。なお、図2および図3には、半導体装置における検査用Tr20および製品用Tr10の形成工程を図示しており、他の回路素子の形成工程については図示を省略している。実施形態に係る半導体装置の製造方法以下、本製造方法と記載するでは、図2Aに示すように、シリコンウェハ等の半導体基板1上の所定位置に、検査用Tr20のゲート22、ソース26およびドレイン27を形成する。このとき、本製造方法では、同時に半導体基板1の所定位置に製品用Tr10のゲート12、ソース16およびドレイン17を形成する。具体的には、リンイオン等のN型の不純物がドープされたシリコンからなる半導体基板1上の所定位置に所定形状の酸化シリコンからなるゲート酸化膜21および11を形成する。そして、ゲート酸化膜21および11上にポリシリコンからなるゲート22および12を形成する。続いて、ゲート22および12の側面に酸化シリコンからなるサイドウォールスペーサ23および13を形成し、サイドウォールスペーサ23および13によって規定される位置へP型の不純物40例えば、ボロンイオンをイオン注入する。これにより、LDDLightlyDopedDrain領域25および15が形成される。続いて、サイドウォールスペーサ23および13の側面に酸化シリコンからなるサイドウォール24および14を形成し、サイドウォール24および14によって規定される位置へP型の不純物40例えば、ボロンイオンをイオン注入する。このとき、LDD領域25および15を形成する場合よりも高いエネルギーによって不純物40をイオン注入することによってソース26および16と、ドレイン27および17とを形成する。なお、ここでは、図2Aに示すものを検査用Tr20、製品用Tr10と便宜上記載しているが、これら検査用Tr20および製品用Tr10は、未完成の状態であり、以下に説明する各工程を経て完成品となる。続いて、本製造方法では、図2Bに示すように、検査用Tr20および製品用Tr10の上面を被覆するように酸化シリコン膜41を形成した後、アニール処理を行う。これにより、図2Bに示すソース26、16、ドレイン27、17およびLDD領域25、15内の不純物40が、図2Cに示すように半導体基板1の深さ方向へ拡散し、活性化されたソース28、18およびドレイン29、19が形成される。このとき、本製造方法では、スパイクアニール、フラッシュアニール、レーザアニールのいずれかによってアニール処理を行う。このとき、アニール処理に用いるレーザのパワー以下、アニール処理パワーと記載するは、検査用サリサイド工程後における検査用Tr20および製品用Tr10の特性を所望の特性とする場合よりも弱いアニール処理パワーとする。なお、ここでの検査用Tr20および製品用Tr10の特性とは、検査用Tr20および製品用Tr10の閾値電圧やドレイン電流のことである。また、ここでの閾値電圧は、各ソース28、18と各ドレイン29、19との間に所定の電位差を設けた状態で、ソース28、18とドレイン29、19との間に電流が流れ始めるゲート22、12の電圧値である。また、ここでのドレイン電流は、各ゲート22、12へ所定の電圧を印加した状態で、ソース28、18とドレイン29、19との間に流れる電流値である。続いて、図2Dに示すように、検査用Tr20上および製品用Tr10上に形成した酸化シリコン膜41のうち、検査用Tr20上に形成された酸化シリコン膜41を選択的に除去した後、検査用サリサイド工程を行う。具体的には、検査用Tr20および製品用Tr10上にチタンまたはコバルト等の金属膜図示略をスパッタリング法によって形成し、所定温度で加熱処理する。これにより、図3Aに示すように、検査用Tr20のゲート22、ソース28およびドレイン29の上面部分がシリサイド化されてシリサイド層30が形成される。このとき、製品用Tr10の上面と金属膜の下面との間には、酸化シリコン膜41が介在するため、製品用Tr10のゲート12、ソース18およびドレイン19にシリサイド層30が形成されることはない。続いて、本製造方法では、検査用Tr20の特性を測定する。このとき、検査用Tr20の特性として、検査用Tr20の閾値電圧を測定する。なお、このとき、検査用Tr20の特性として、検査用Tr20のドレイン電流を測定してもよい。ここで、検査用Tr20は、ゲート22、ソース28およびドレイン29の上面部分にシリサイド層30が形成されており、ほぼ完成された状態である。このため、本製造方法では、完成品に極めて近い状態まで形成された検査用Tr20の閾値電圧を測定することができる。また、前述したように、本製造方法では、検査用サリサイド工程後における検査用Tr20および製品用Tr10の特性を所望の特性とする場合よりも弱いアニール処理パワーによってアニール処理を行う。このため、ここでは、所望の閾値電圧よりも高い閾値電圧が測定される。なお、ドレイン電流を測定した場合には、所望のドレイン電流よりも小さなドレイン電流が測定される。そこで、本製造方法では、測定した検査用Tr20の特性と製品用Tr10に要求される所望の特性との差分に基づいて、後に行う本サリサイド工程後の製品用Tr10の特性を所望の特性へ近付ける特性調整アニール処理を行う。これにより、図3Bに示すように、ソース28、18、ドレイン29、19およびLDD領域25、15内の不純物40が図3Aに示す状態よりも半導体基板1の深さ方向へ拡散してさらに活性化される。続いて、本製造方法では、図3Cに示すように、製品用Tr10上に残存する酸化シリコン膜41を除去して本サリサイド工程を行う。すなわち、検査用Tr20および製品用Tr10上にチタンまたはコバルト等の金属膜をスパッタ法によって形成し図示略、所定温度で加熱処理する。これにより、図3Dに示すように、製品用Tr10のゲート12、ソース18およびドレイン19の上面部分がシリサイド化されてシリサイド層30が形成される。このとき、検査用Tr20では、ゲート22、ソース28およびドレイン29のシリサイド化がさらに進むため、シリサイド層30がゲート22、ソース28およびドレイン29の深さ方向へ拡張して製品用Tr10におけるシリサイド層30よりも厚くなる。この後、製品用Tr10と半導体基板1上に形成された他の回路素子との間を接続する配線層や層間絶縁膜等を形成し、所定のダイシングラインに沿ってチップ単位に切断して半導体装置の製造が完了する。このように、本製造方法では、検査用Tr20のゲート22、ソース28およびドレイン29の上面部分にシリサイド層30を形成した後に、検査用Tr20の特性を測定することで、より完成品に近い状態の検査用Tr20の閾値電圧が測定可能となる。これにより、測定した検査用Tr20の閾値電圧と所望の閾値電圧との差分から、本サリサイド工程後の製品用Tr10の閾値電圧を所望の閾値電圧へ近付けるために必要な特性調整アニール処理時のアニール処理パワーを算出することができる。したがって、本製造方法によれば、こうして算出したアニール処理パワーによって特性調整アニール処理を行うことで製品用Tr10の閾値電圧のバラツキを抑制することにより半導体装置の歩留まりを向上させることができる。また、特性調整アニール処理では、閾値電圧をさらに低下させること、およびドレイン電流をさらに増大させることしかできない。そこで、本製造方法におけるアニール処理1回目のアニール処理では、閾値電圧が所望の閾値電圧よりも高くなり、ドレイン電流が所望のドレイン電流未満となるようにアニール処理パワーを抑えている。これにより、特性調整アニール処理2回目のアニール処理を行う前に、製品用Tr10の閾値電圧が所望の閾値電圧未満になることを防止することができ、ドレイン電流が所望のドレイン電流より大きくなることを防止することができる。次に、検査用Tr20および製品用Tr10の形成位置について図4を用いて説明する。図4は、実施形態に係る検査用Tr20および製品用Tr10の配置を示す図である。ここで、図4の上段には、検査用Tr20および製品用Tr10等が作り込まれたウェハ50を示している。また、図4の下段には、ウェハ50におけるチップ51の拡大模式図を示している。なお、図4の下段に示す図では、検査用Tr20、製品用Tr10以外の回路素子について図示を省略している。図4の上段に示すように、ウェハ50には、複数のチップ51が形成される。また、図4の下段に示すように、各チップ51内には、製品用Tr10が形成される。また、各チップ51の間には、ウェハ50を各チップ51へ裁断するための裁断線となるダイシングライン52が設けられる。そして、本製造方法では、ダイシングライン52上、またはチップ51内に検査用Tr20を形成する。このように、検査用Tr20をダイシングライン52上に形成することで、チップ51内の領域を半導体装置の形成領域として有効利用することができるため、半導体装置の高集積化を妨げることなく検査用Tr20を形成することができる。また、検査用Tr20をチップ51内に形成する場合には、製品用Tr10の近傍に検査用Tr20を形成する。これにより、製品用Tr10と略同一の処理環境で検査用Tr20を形成することができる。したがって、本製造方法では、製品用Tr10の特性が反映された検査用Tr20の特性を測定することが可能となる。次に、実施形態に係る特性調整アニール処理の処理条件の決定手法について説明する。図5Aおよび図5Bは、実施形態に係る特性調整アニール処理の処理条件の決定手法を示す図である。なお、図5Aには、検査用Tr20の特性として閾値電圧を測定する場合における処理条件の決定手法を示しており、図5Bには、検査用Tr20の特性としてドレイン電流を測定する場合における処理条件の決定手法を示している。検査用サリサイド工程後に、検査用Tr20の特性として検査用Tr20の閾値電圧を測定する場合、予めアニール処理パワーと閾値電圧との相関関係を示す関数を算出しておく。ここで、アニール処理パワーと閾値電圧との相関関係は、図5Aに示すように、アニール処理パワーが増大するほど閾値電圧が低下する関数によって表される。ここで、前述のように、本製造方法では、検査用サリサイド工程後における検査用Tr20の閾値電圧が所望の閾値電圧より高くなるようにアニール処理時のアニール処理パワーを弱く抑えた。したがって、検査用サリサイド工程後に、検査用Tr20の閾値電圧を測定した場合、所望の閾値電圧以下、所望電圧Vt0と記載するより高い閾値電圧以下、測定電圧Vt1と記載するが測定される。このとき、アニール処理時のアニール処理パワーがP0であったとする。かかる場合、本製造方法では、図5Aに示す関数に基づき、測定電圧Vt1と所望電圧Vt0との差分だけ製品用Tr10の閾値電圧を低下させるように、特性調整アニール処理時のアニール処理パワーをP0よりも大きなP1に決定する。一方、検査用サリサイド工程後に、検査用Tr20の特性として検査用Tr20のドレイン電流を測定する場合、予めアニール処理パワーとドレイン電流との相関関係を示す関数を算出しておく。ここで、アニール処理パワーとドレイン電流との相関関係は、図5Bに示すように、アニール処理パワーが増大するほどドレイン電流が大きくなる関数によって表される。ここで、前述のように、本製造方法では、検査用サリサイド工程後における検査用Tr20のドレイン電流が所望のドレイン電流未満となるようにアニール処理時のアニール処理パワーを抑えた。したがって、検査用サリサイド工程後に、検査用Tr20のドレイン電流を測定した場合、所望のドレイン電流以下、所望電流Ion2と記載するよりも小さなドレイン電流以下、測定電流Ion1と記載するが測定される。このとき、アニール処理時のアニール処理パワーがP2であったとする。かかる場合、本製造方法では、図5Bに示す関数に基づき、所望電流Ion2と測定電流Ion1との差分だけ製品用Tr10のドレイン電流を増大させるように、特性調整アニール処理時のアニール処理パワーをP2よりも大きなP3に決定する。次に、実施形態に係る検査用Tr20の特性測定方法について、図6A、図6Bおよび図6Cを用いて説明する。図6Aは、実施形態に係る検査用Tr20の特性測定方法を示す図である。なお、図6Aには、検査用サリサイド工程によってシリサイド層30が形成された検査用Tr20を半導体基板1の表面側から見た平面模式図を示している。図6Bは、実施形態の図6AにおけるA-A ́線による検査用Tr20の断面模式図であり、図6Cは、実施形態の図6AにおけるB-B ́線による検査用Tr20の断面模式図である。図6Bに示すように、本製造方法では、検査用サリサイド工程を行う前に、検査用Tr20のアクティブエリアと隣設される他の回路素子等との間に、酸化シリコンからなるSTI53を予め形成しておく。そして、検査用サリサイド工程では、図6Aおよび図6Bに示すように、検査用Tr20のゲート22上にシリサイド層30を形成する際、かかるシリサイド層30を検査用Tr20のアクティブエリアよりも外側まで伸延させる。そして、伸延させたシリサイド層30の先端に連結するように、同じシリサイドからなる検査用のゲートパッド31をシリサイド層30と同一レイヤ上に同時形成する。かかるゲートパッド31は、アクティブエリア上におけるシリサイド層30よりも表面積が広くなるように形成する。また、このとき同時に、図6Aおよび図6Cに示すように、検査用Tr20のソース28およびドレイン29上にシリサイド層30を形成する際、かかるシリサイド層30を検査用Tr20のアクティブエリアよりも外側まで伸延させる。そして、伸延させた各シリサイド層30の先端に連結するように、同じシリサイドからなる検査用のソースパッド32とドレインパッド33とをそれぞれシリサイド層30と同一レイヤ上に同時形成する。このとき、ソースパッド32およびドレインパッド33は、アクティブエリア上におけるシリサイド層30よりも表面積が広くなるように形成する。そして、本製造方法では、かかる検査用サリサイド工程の後に、検査用Tr20の特性を測定する。具体的には、まず、ゲートパッド31へゲート用プローブ61を接触させ、ソースパッド32へソース用プローブ62を接触させ、ドレインパッド33へドレイン用プローブ63を接触させる。そして、検査用Tr20の特性として閾値電圧を測定する場合、ソース用プローブ62およびドレイン用プローブ63にそれぞれ異なる所定の電圧を印加する。続いて、ゲート用プローブ61へ印加する電圧を徐々に上昇させ、ソース用プローブ62とドレイン用プローブ63との間に電流が流れ始めたときにゲート用プローブ61へ印加されていた電圧を閾値電圧として測定する。一方、検査用Tr20の特性としてドレイン電流を測定する場合、ゲート用プローブ61へ閾値電圧よりも高い所定の電圧を印加する。続いて、ソース用プローブ62およびドレイン用プローブ63にそれぞれ異なる所定の電圧を印加し、ソース用プローブ62とドレイン用プローブ63との間を流れる電流をドレイン電流として測定する。このように、本製造方法では、検査用Tr20のアクティブエリアの外側に、アクティブエリア上におけるシリサイド層30よりも表面積を広く形成したゲートパッド31、ソースパッド32およびドレインパッド33を形成する。これにより、ゲート用プローブ61、ソース用プローブ62およびドレイン用プローブ63を、対応するゲートパッド31、ソースパッド32およびドレインパッド33へ容易かつ正確に接触させることができる。また、ゲートパッド31、ソースパッド32およびドレインパッド33は、いずれもシリサイド化されて金属状態となっているので、検査用サリサイド工程前のゲート22、ソース28およびドレイン29よりも電気抵抗が非常に低くなっている。これにより、本製造方法では、検査用サリサイド工程前のゲート22、ソース28およびドレイン29へゲート用プローブ61、ソース用プローブ62およびドレイン用プローブ63を接触させた場合よりも正確に閾値電圧やドレイン電流を測定することができる。次に、実施形態に係る製品用Tr10の閾値電圧に関する所望電圧の設定例について説明する。図7Aおよび図7Bは、実施形態に係る製品用Tr10の閾値電圧に関する所望電圧の設定例を示す図である。本製造方法では、ウェハ50内に形成される各チップ51について、それぞれ閾値電圧に関する所望電圧を設定することができる。たとえば、図7Aに示すように、ウェハ50上に45個のチップ51が形成される場合、各チップ51にそれぞれ所望電圧Vt01~Vt45を設定することができる。かかる場合、各チップ51に設定された所望電圧Vt01~Vt45に基づいて決定したアニール処理パワーにより、チップ51毎に特性調整アニール処理を行う。これにより、本製造方法では、ウェハ50内における閾値電圧の分布に依存することなく、チップ51毎に製品用Tr10の閾値電圧調整が可能となるため、チップ51間における閾値電圧のバラツキを抑制して半導体装置の歩留まりを向上させることができる。また、本製造方法では、ウェハ50の表面を複数の分割領域へ分割し、分割領域毎に閾値電圧に関する所望電圧を設定することもできる。たとえば、図7Bに示すように、ウェハ50の中央領域71、周縁領域72および周縁領域における一部領域73で閾値電圧に差が生じることが判明していたとする。かかる場合、本製造方法では、ウェハ50の中央領域71に対して所望電圧Vt100、周縁領域72に対して所望電圧Vt101、周縁領域における一部領域73に対して所望電圧Vt102をそれぞれ設定する。そして、設定した各所望電圧Vt100、Vt101およびVt102に基づいて決定したアニール処理パワーにより、分割領域毎に特性調整アニール処理を行う。これにより、全チップ51の閾値電圧調整を完了するまでに要する処理時間をさらに短縮しつつ、全製品用Tr10の閾値電圧に関するバラツキを抑制することができる。なお、検査用Tr10の特性としてドレイン電流を測定する場合には、チップ51毎またはウェハ50を分割した分割領域毎に製品用Tr10のドレイン電流に関する所望電流を設定してもよい。また、ウェハ50毎、若しくは、半導体装置のLot番号毎に、所望電圧および所望電流の設定を行ってもよい。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。