"入力されるシリアルデータを出力するデータ出力モードと、一定の値の固定データを出力するデータ固定モードとのいずれかの動作モードで動作する複数のデータ固定回路と、前記複数のデータ固定回路から出力されたシリアルデータ及び固定データが入力され、互いに位相が異なる複数のクロックであるマルチクロックに基づいて、前記複数のデータ固定回路から出力されたシリアルデータをビットデータ毎に記憶しパラレルデータとして出力する複数のビット記憶回路と、を備えるシリアル-パラレル変換回路。前記複数のデータ固定回路と前記複数のビット記憶回路とは、直接接続されている、請求項1に記載のシリアル-パラレル変換回路。前記複数のデータ固定回路及び前記複数のビット記憶回路は、ツリー状に接続されている、請求項2に記載のシリアル-パラレル変換回路。前記複数のデータ固定回路から入力される前記シリアルデータ及び前記固定データを出力する複数の入力回路を備え、前記複数のデータ固定回路と前記複数のビット記憶回路とは、前記複数の入力回路を介して接続されている、請求項1に記載のシリアル-パラレル変換回路。前記複数のデータ固定回路、前記複数の入力回路及び前記複数のビット記憶回路は、ツリー状に接続されている、請求項4に記載のシリアル-パラレル変換回路。前記複数のビット記憶回路は、前記シリアルデータのデータ長と同じ数のビット記憶回路であり、前記シリアルデータのデータ長に対応したマルチクロックの各クロックが、それぞれ入力される、請求項1乃至5のいずれかに記載のシリアル-パラレル変換回路。前記複数のデータ固定回路の動作モードを切り替えるためのデータ固定制御信号を出力するデータ固定制御回路を、さらに備える、請求項1乃至6のいずれかに記載のシリアル-パラレル変換回路。前記データ固定制御回路は、前記マルチクロックに基づいて前記動作モードを切り替える、請求項7に記載のシリアル-パラレル変換回路。前記データ固定制御回路は、前記マルチクロックのうちの2つのクロックに基づいて前記データ固定制御信号を出力する、請求項8に記載のシリアル-パラレル変換回路。前記データ固定制御回路は、前記マルチクロックのうちの2つのクロックを入力し、前記データ固定制御信号を出力するラッチ回路を有している、請求項9に記載のシリアル-パラレル変換回路。前記データ固定制御回路は、前記ビット記憶回路が前記シリアルデータのビットデータを記憶するタイミングに基づいて、前記動作モードを切り替える、請求項7乃至10のいずれかに記載のシリアル-パラレル変換回路。前記データ固定制御回路は、前記ビット記憶回路が前記シリアルデータのビットデータを記憶する前に、前記動作モードを前記データ出力モードとし、前記ビット記憶回路が前記シリアルデータのビットデータを記憶した後に、前記動作モードを前記データ固定モードとする、請求項11に記載のシリアル-パラレル変換回路。前記データ固定制御回路は、前記ビット記憶回路が前記シリアルデータのビットデータを記憶するためのクロックよりも1クロック位相が前のクロックのタイミングで、前記動作モードを前記データ出力モードとし、前記ビット記憶回路が前記シリアルデータのビットデータを記憶するためのクロックよりも1クロック位相が後のクロックのタイミングで、前記動作モードを前記データ固定モードとする、請求項12に記載のシリアル-パラレル変換回路。前記データ固定回路は、前記シリアルデータと前記データ固定制御信号とを論理演算し、当該演算結果を出力する、請求項7乃至13のいずれかに記載のシリアル-パラレル変換回路。前記データ固定回路は、前記シリアルデータと前記データ固定制御信号とを入力とする、NAND回路またはNOR回路である、請求項14に記載のシリアル-パラレル変換回路。クロックとシリアルデータとが重畳された入力信号から、互いに位相が異なる複数のクロックであるマルチクロックを生成するマルチクロック生成回路と、前記マルチクロックに基づいて前記シリアルデータをパラレルデータに変換するシリアル-パラレル変換回路とを備え、前記シリアル-パラレル変換回路は、入力されるシリアルデータを出力するデータ出力モードと、一定の値の固定データを出力するデータ固定モードとのいずれかの動作モードで動作する複数のデータ固定回路と、前記複数のデータ固定回路から出力されたシリアルデータ及び固定データが入力され、前記マルチクロックに基づいて、前記複数のデータ固定回路から出力されたシリアルデータをビットデータ毎に記憶しパラレルデータとして出力する複数のビット記憶回路と、を備えるクロックデータリカバリ回路。前記マルチクロック生成回路は、前記入力信号から抽出クロックを抽出するクロック抽出回路と、前記抽出クロックに対し遅延制御することで前記マルチクロックを出力するクロック出力回路と、を備える請求項16に記載のクロックデータリカバリ回路。クロックとシリアルデータとが重畳された入力信号から、互いに位相が異なる複数のクロックであるマルチクロックを生成するマルチクロック生成回路と、前記マルチクロックに基づいて前記シリアルデータをパラレルデータに変換するシリアル-パラレル変換回路と、前記パラレルデータに応じて表示装置を駆動する駆動信号を出力する駆動信号出力回路と、を備え、前記シリアル-パラレル変換回路は、入力されるシリアルデータを出力するデータ出力モードと、一定の値の固定データを出力するデータ固定モードとのいずれかの動作モードで動作する複数のデータ固定回路と、前記複数のデータ固定回路から出力されたシリアルデータ及び固定データが入力され、前記マルチクロックに基づいて、前記複数のデータ固定回路から出力されたシリアルデータをビットデータ毎に記憶しパラレルデータとして出力する複数のビット記憶回路と、を備える表示装置用駆動回路。前記マルチクロック生成回路は、前記入力信号から抽出クロックを抽出するクロック抽出回路と、前記抽出クロックに対し遅延制御することで前記マルチクロックを出力するクロック出力回路と、を備える請求項18に記載の表示装置用駆動回路。入力されるシリアルデータを出力するデータ出力モードと、一定の値の固定データを出力するデータ固定モードとのいずれかの動作モードでデータを出力し、前記出力されたシリアルデータ及び固定データが入力されるとともに、互いに位相が異なる複数のクロックであるマルチクロックに基づいて、前記出力されたシリアルデータをビットデータ毎に記憶しパラレルデータとして出力する、シリアル-パラレル変換方法。図15の従来のシリアル-パラレル変換回路では、全てのフリップフロップが入力シリアル信号と同じ周波数のクロックで動作しなければならないため、たとえば、8ビットのパラレル出力をする場合は、8つのフリップフロップの全てが入力シリアル信号と同じ周波数のクロックで動作することになる。このため、シリアル信号のビット長に従ってクロックの動的消費電力が大きくなってしまう。ここで、動的消費電力とは、回路内で信号が反転するときに消費される電力であり、クロックの動的消費電力とは、入力されるクロックがハイレベルとローレベルとで切り替わることにより、回路で消費される電力である。また、図16の従来のシリアル-パラレル変換回路では、クロックの周波数が、初段の1つのフリップフロップに対し4GHz、2段目の2つのフリップフロップに対し2GHz、3段目の4つのフリップフロップに対し1GHzであるため、クロックの動的消費電力の合計は、入力シリアル信号の周波数である4GHzで3つのフリップフロップを動作させた場合と計算上同一になる。また、この従来のシリアル-パラレル変換回路では、データの周波数も、初段の1つのフリップフロップに対し4GHz、2段目の2つのフリップフロップに対し2GHz、3段目の4つのフリップフロップに対し1GHzであるため、データの動的消費電力の合計も、入力シリアル信号の周波数である4GHzで3つのフリップフロップを動作させた場合と計算上同一になる。なお、データの動的消費電力とは、入力されるデータがハイレベルとローレベルとで切り替わることにより、回路で消費される電力である。ここで、8ビット長のシリアル信号を8ビット幅のパラレル信号に変換する時に3つのフリップフロップが動作した場合と同じ消費電力になるということを一般化すると、図16の従来のシリアル-パラレル変換回路でnビット長のシリアル信号をnビット幅のパラレル信号に変換するためには、値がn以上の2の正整数乗の数のうち最も小さい値を2のm乗とする時、フリップフロップm個がシリアル信号の周波数で動作した場合の消費電力と計算上同一になるということである。したがって、図15の従来のシリアル-パラレル変換回路では、8ビット分のフリップフロップの全てにシリアル信号と同じ周波数のクロック及びデータが必要であるため、図16の従来のシリアル-パラレル変換回路の方が、クロックの動的消費電力及びデータの動的消費電力は小さいことになる。しかし、図16の従来のシリアル-パラレル変換回路では、データ長が8ビットのシリアルデータの場合、少なくとも合計3つ分のフリップフロップのクロックの動的消費電力とデータの動的消費電力が必要であり、それよりもクロックの動的消費電力及びデータの動的消費電力を小さくすることができない。つまり、nビット長のシリアル信号をnビット幅のパラレル信号に変換するためには、値がn以上の2の正整数乗の数のうち最も小さい値を2のm乗とする時、フリップフロップm個がシリアル信号の周波数で動作した場合の動的消費電力より小さくすることができない。このように、従来のシリアル-パラレル変換回路では、クロックの動的消費電力及びデータの動的消費電力をより低減することができないという問題があった。本発明に係るシリアル-パラレル変換回路は、入力されるシリアルデータを出力するデータ出力モードと、一定の値の固定データを出力するデータ固定モードとのいずれかの動作モードで動作する複数のデータ固定回路と、前記複数のデータ固定回路から出力されたシリアルデータ及び固定データが入力され、互いに位相が異なる複数のクロックであるマルチクロックに基づいて、前記複数のデータ固定回路から出力されたシリアルデータをビットデータ毎に記憶しパラレルデータとして出力する複数のビット記憶回路と、を備えるものである。本発明に係るクロックデータリカバリ回路は、クロックとシリアルデータとが重畳された入力信号から、互いに位相が異なる複数のクロックであるマルチクロックを生成するマルチクロック生成回路と、前記マルチクロックに基づいて前記シリアルデータをパラレルデータに変換するシリアル-パラレル変換回路とを備え、前記シリアル-パラレル変換回路は、入力されるシリアルデータを出力するデータ出力モードと、一定の値の固定データを出力するデータ固定モードとのいずれかの動作モードで動作する複数のデータ固定回路と、前記複数のデータ固定回路から出力されたシリアルデータ及び固定データが入力され、前記マルチクロックに基づいて、前記複数のデータ固定回路から出力されたシリアルデータをビットデータ毎に記憶しパラレルデータとして出力する複数のビット記憶回路と、を備えるものである。本発明に係る表示装置用駆動回路は、クロックとシリアルデータとが重畳された入力信号から、互いに位相が異なる複数のクロックであるマルチクロックを生成するマルチクロック生成回路と、前記マルチクロックに基づいて前記シリアルデータをパラレルデータに変換するシリアル-パラレル変換回路と、前記パラレルデータに応じて表示装置を駆動する駆動信号を出力する駆動信号出力回路と、を備え、前記シリアル-パラレル変換回路は、入力されるシリアルデータを出力するデータ出力モードと、一定の値の固定データを出力するデータ固定モードとのいずれかの動作モードで動作する複数のデータ固定回路と、前記複数のデータ固定回路から出力されたシリアルデータ及び固定データが入力され、前記マルチクロックに基づいて、前記複数のデータ固定回路から出力されたシリアルデータをビットデータ毎に記憶しパラレルデータとして出力する複数のビット記憶回路と、を備えるものである。本発明に係るシリアル-パラレル変換方法は、入力されるシリアルデータを出力するデータ出力モードと、一定の値の固定データを出力するデータ固定モードとのいずれかの動作モードでデータを出力し、前記出力されたシリアルデータ及び固定データが入力されるとともに、互いに位相が異なる複数のクロックであるマルチクロックに基づいて、前記出力されたシリアルデータをビットデータ毎に記憶しパラレルデータとして出力するものである。本発明では、マルチクロックに基づいてシリアルデータのビットを記憶することにより、クロックで動作するビット記憶回路を常に1つだけにすることができるため、クロックの動的消費電力を低減でき、また、クロックで動作するビット記憶回路に接続する1つのデータ固定回路からシリアルデータを出力させて、少なくとも他の一部のデータ固定回路の出力を固定データにすることにより、他の一部のデータ固定回路及びそれに接続する後段回路の信号変動を抑えることが可能となり、データの動的消費電力を低減することができる。本発明によれば、クロックの動的消費電力及びデータの動的消費電力を低減することが可能なシリアル-パラレル変換回路、クロックデータリカバリ回路、表示装置用駆動回路及びシリアル-パラレル変換方法を提供することができる。本発明の実施の形態1以下、図面を参照して本発明の実施の形態1について説明する。まず、図1を用いて、本発明の実施の形態1に係る表示システムの構成について説明する。図に示されるように、この表示システムは、表示パネル表示装置200と、表示パネルを駆動する駆動装置駆動回路100を備えている。表示パネル200は、駆動装置100から供給される駆動信号に応じて、表示画素を駆動し所望の表示を行う。表示パネル200は、例えば、液晶表示パネルやプラズマ表示パネル、有機EL表示パネル等である。表示パネル200は、複数の画素を駆動するために、複数のソース線や複数のゲート線が設けられており、駆動装置100の駆動信号がソース線に供給され、図示しないゲート線駆動装置の駆動信号がゲート線に供給される。駆動装置100は、表示データとクロックを含むシリアル信号が入力され、表示データに応じた駆動信号を出力する。この、入力されるシリアル信号は、表示データとクロックが重畳されたエンベデッドクロック方式の信号である。そして、駆動装置100は、クロックデータリカバリ回路8と駆動信号出力回路9を備えている。例えば、駆動装置100は、1チップの半導体装置であるが、クロックデータリカバリ回路8と駆動信号出力回路9をそれぞれ1チップの半導体装置としてもよい。駆動装置100に入力されるシリアル信号は、一定のデータ幅の映像信号をシリアル化して、シリアル信号の先頭のクロックエッジを重畳したクロックエンベデッド信号であり、例えば、表示装置に映像を表示するデータ期間と呼ばれる期間では、シリアル信号の先頭のクロックエッジとデータとが重畳して含まれており、表示信号の帰線期間のように映像を表示しない期間にマルチクロック生成回路の調整をすることを目的とするスルー期間と呼ばれる期間では、シリアル信号の先頭のクロック成分のみが含まれている。クロックデータリカバリ回路8は、入力されるシリアル信号からシリアルクロックマルチクロックを再生するとともに、シリアル信号をパラレル信号に変換する。そして、クロックデータリカバリ回路8は、受信回路2、シリアル-パラレル変換回路1、マルチクロック生成回路3を備えている。受信回路2は、入力されたシリアル信号をシリアル-パラレル変換回路1とマルチクロック生成回路3へ出力する。すなわち、受信回路2は、差動信号として入力されるシリアル信号を、シリアル-パラレル変換回路1及びマルチクロック生成回路3で処理可能な、シングルエンド信号例えばCMOS信号に変換して出力する。なお、この例ではシリアル信号が小振幅差動信号であるため、受信回路2を設けているが、シリアル信号が例えばCMOS信号である場合は、受信回路2を設けずに、シリアル信号を直接、シリアル-パラレル変換回路1及びマルチクロック生成回路3へ入力してもよい。ここで、シリアル-パラレル変換回路1及びマルチクロック生成回路3には、シングルエンドのデジタル信号に変換されたシリアル信号が入力される。デジタル信号におけるハイレベルのデータ値を1、ローレベルのデータ値を0とする。データ1とデータ0の任意の組み合わせで表される、シリアル信号からリカバリした一組のデータをシリアルデータという。マルチクロック生成回路3は、入力されるシリアル信号から、先頭クロックを抽出してリカバリクロック再生クロックを生成し、シリアル-パラレル変換回路1へ出力する。後述するように、マルチクロック生成回路3は、シリアル信号に基づいて、リカバリクロックとしてマルチクロックを生成する。マルチクロックは、多相クロックであり、互いに位相の異なる複数のクロックである。シリアル-パラレル変換回路1は、リカバリクロックに基づくタイミングで、シリアル信号に含まれる表示データ階調信号をパラレル信号に変換する。シリアル-パラレル変換回路1については、後述する。駆動信号出力回路9は、パラレル信号に変換された表示データに応じて駆動信号を出力する。そして、駆動信号出力回路9は、シフトレジスタラッチ回路4、D/A変換回路5、ボルテージフォロア回路6、ロジック制御回路7を備えている。シフトレジスタラッチ回路4は、入力されたパラレル信号を、シフトレジスタにより順次ラッチ回路に出力数分の階調信号が揃うまで保持し、全てのパラレル信号階調信号がそろったタイミングでD/A変換回路5へ出力する。D/A変換回路5は駆動回路の出力数分のD/A変換回路を持ち、ロジック制御回路7の制御に従って、デジタル信号として入力されるパラレル信号を、アナログ信号に変換しボルテージフォロア回路へ出力する。ボルテージフォロア回路6は駆動回路の出力数分のボルテージフォロアアンプ回路を持ち、ロジック制御回路7の制御に従って、入力されるアナログ信号を増幅して駆動信号を生成し、表示パネルへ出力する。次に、図2を用いて、クロックデータリカバリ回路に設けられたマルチクロック生成回路3について説明する。図に示されるように、マルチクロック生成回路3は、クロック抽出回路31、DLLDelayLockedLoop30を備えている。なお、エンベデッドクロック方式の信号からマルチクロックのリカバリクロックを生成する回路であれば、その他の回路構成であってもよい。クロック抽出回路31は、エンベデッドクロック方式のシリアル信号が入力され、シリアル信号から、所定の抽出範囲でシリアルデータの先頭クロックを抽出し、抽出したクロックを抽出クロックとして出力する。DLL30は、クロック抽出回路31が抽出した抽出クロックに対し、遅延制御を行ってリカバリクロックとしてマルチクロックを生成し出力するクロック出力回路である。そして、DLL30は、位相周波数比較器32、チャージポンプ33、ローパスフィルタ34、電圧制御遅延ライン35を備えている。位相周波数比較器32は、クロック抽出回路31から抽出クロックと電圧制御遅延ラインからの遅延クロックが入力され、抽出クロックと遅延クロックとの位相を比較し、その位相差に応じて位相差信号を生成する。例えば、電圧制御遅延ライン35から、出力するマルチクロックより後の、次のシリアルデータの先頭のクロックに相当する信号が遅延クロックとして出力され、位相比較器32に入力される。この遅延クロックを次の抽出クロック次のシリアルデータの先頭クロックと位相比較して位相差信号を出力する。チャージポンプ33は、位相周波数比較器32から位相差信号が入力され、位相差信号の電圧レベルを昇圧して電圧制御遅延ラインの入力信号の電圧レベルにまで昇圧された昇圧信号を出力する。ローパスフィルタ34は、チャージポンプ33から昇圧信号が入力され、高周波成分を遮断した遅延制御信号を出力する。電圧制御遅延ライン35は、クロック抽出回路31から抽出クロックが入力され、ローパスフィルタ34から遅延制御信号が入力され、遅延制御信号に応じて抽出クロックを遅延させてシリアルデータに応じたクロックマルチクロックを生成リカバリする。例えば、電圧制御遅延ライン35は、遅延制御信号の電圧レベルでその遅延値を制御され、入力クロックを順次遅延させる複数の遅延素子を有しており、順次遅延させることで位相の異なる複数のマルチクロックを生成する。ここでは、マルチクロックとしてクロックCLK0~CLK7の8つのクロックを出力している。次に、図3を用いて、マルチクロック生成回路3の動作について説明する。図3aに示すように、マルチクロック生成回路3には、データとクロックが含まれたシリアル信号が入力される。この例では、シリアル信号に含まれるシリアルデータは、ビット長が8ビットであり、各ビットデータとしてデータD0~D7が含まれている。すなわち、シリアル信号の入力順に、1ビット目のデータD0から8ビット目のデータD7まで入力され、次に次のシリアルデータが同様に入力される。これをシリアルデータ毎に繰り返し入力される。クロック抽出回路31は、シリアル信号が入力されるとクロック成分を抽出し、抽出クロックを生成する。抽出クロックは、シリアルデータの先頭クロックに相当する。抽出クロックが、電圧制御遅延ライン35及び位相周波数比較器32に入力される。そして、電圧制御遅延ライン35で抽出クロックを遅延させて次のシリアルデータの先頭クロックに相当する遅延クロックが出力される。この遅延クロックの位相とクロック抽出回路31からの次の抽出クロックの位相とを位相周波数比較器32によって位相比較をして位相差信号を出力する。位相差信号をチャージポンプ33によって電圧制御遅延ライン35が動作できる電圧まで昇圧した昇圧信号を、ローパスフィルタ34によって高周波ノイズを削除して生成する遅延制御信号が出力されて、フィードバック制御が行われる。このフィードバック制御により、抽出クロックから生成した次の抽出クロックに相当する遅延クロックの位相が、次の抽出クロックの位相に合うように制御が行われるため、抽出クロックが入力され続けるとDLL30がロックした状態となる。この後、入力シリアル信号の位相と周波数がある程度変動しても、DLL30はロックを続けるように調整を行うことができる。そうすると、電圧制御遅延ライン35から、図3bのようなマルチクロックが出力される。マルチクロックは、シリアル信号のプロトコルに合わせて抽出クロックの周期を内分して出力される。その結果、図に示されるように、クロックCLK0~CLK7へ、位相が1クロック分、順次遅延している。マルチクロックは、シリアルデータのビット長と同じ数のクロックであり、クロックCLK0~CLK7は、それぞれ、シリアルデータのデータD0~D7に対応している。すなわち、クロックCLK0~CLK7は、データD0~D7をそれぞれラッチするタイミングとなる。ここでは、シリアルデータの各ビットデータ期間の中央付近で、各クロックCLKが生成されている。つまり、データD0の中央付近でクロックCLK0が立ち上がり、データD1の中央付近でクロックCLK1が立ち下がる。これは、各データ期間の中央付近のタイミングでデータをラッチすることにより、精度よくシリアルデータをパラレルデータに変換するためである。以下、本実施形態に係るシリアル-パラレル変換回路1について説明する。図4は、シリアル-パラレル変換回路の構成を示している。図に示されるように、シリアル-パラレル変換回路1は、データツリー回路10、データ固定制御回路20を備えている。データツリー回路10には、マルチクロック生成回路3から生成されたマルチクロックが入力され、データ固定制御回路20からデータ固定制御信号が入力される。データツリー回路10は、マルチクロックに基づいてシリアルデータをパラレルデータに変換する回路であり、さらに、データ固定制御信号に基づいて、入力されるシリアル信号のデータ値の固定を可能にする。データツリー回路10は、各ノードとなる回路をツリー状に接続し、各ノードが複数の枝にシリアル信号を分配していき、シリアル信号をパラレル信号に変換する。データツリー回路10は、複数のデータ固定回路13、複数のバッファ12、複数のフリップフロップ11を備えている。データツリーの根から葉に向かって、データ固定回路13、バッファ12、フリップフロップ11の順に接続されている。フリップフロップ11は、マルチクロックに従って、シリアルデータの1ビットをラッチし出力するビット記憶回路である。すなわち、複数のフリップフロップ11には、マルチクロックの各クロックがそれぞれ入力され、このクロックのタイミングで、シリアルデータの各ビットを、順次ラッチし出力することで、シリアルデータをパラレルデータに変換する。したがって、フリップフロップ11の数は、シリアルデータのビット長と同じである。バッファ入力回路12は、シリアル信号が入力され、入力されたシリアル信号に応じた信号を後段のフリップフロップ11へ出力する。バッファ12は、入力信号に対して安定したレベルの信号を出力するとともに、入力シリアル信号から各フリップフロップ11への各パスの信号の遅延が同一になるように調整する。データ固定回路13は、データ固定制御信号に従って、入力されるシリアル信号に対して、後段のバッファ12へ出力する信号レベルデータを固定にする。必要な時以外は、ツリーの配線上のデータを固定にすることで、データ固定回路13、バッファ12及びフリップフロップ11の動的消費電力を抑制する。特にCMOS回路の場合、入力信号に変化がなければ電力が消費されないため、データを固定することによる効果が大きい。なお、実施の形態4に後述するように、データ固定回路13とフリップフロップ11とを、バッファ12を介さずに、直接接続することも可能である。出力データを固定にするとは、入力データによらず、常に、一定のデータを出力することであり、つまり、入力データにより出力データが影響されないように、入力データにマスクをかけることである。すなわち、データ固定回路13は、データ固定制御信号に従って、入力シリアルデータに応じた信号を出力するデータ出力モード、あるいは、入力シリアルデータの変動にかかわらず固定のデータ信号を出力するデータ固定モードのいずれの動作モードで動作する。データ固定制御回路20は、マルチクロックに従って、データ固定回路13の動作モードを切り替え制御するデータ固定制御信号を出力する。データ固定制御回路20は、マルチクロックの各クロックに応じて、複数のデータ固定回路13を制御するための複数のデータ固定制御信号を出力する。データ固定制御信号によって、データ固定回路13がデータ固定モードで動作する期間を制御し、データ固定回路13がデータ出力モードで動作する期間を制御する。データ固定回路13は、後段のフリップフロップ11に入力されるデータを固定するものであるため、フリップフロップ11がシリアルデータのビットをラッチするタイミングを考慮して動作モードを選択する。後段のフリップフロップがビットをラッチするタイミングでは、シリアルデータをフリップフロップに入力しなければならないため、データ固定回路からデータが出力されるように、データ出力モードで動作させる。後段のフリップフロップがビットをラッチしないタイミングでは、シリアルデータをフリップフロップに入力する必要はないため、データ固定回路のデータを固定するように、データ固定モードで動作させる。図5は、本実施形態に係るシリアル-パラレル変換回路1のデータツリー回路10の具体的な構成例を示している。このデータツリー回路10は、データツリーの各分岐点の分岐数は2である。つまり、この例では、分岐点のノードは、入力信号を後段のノードへ2分配している。このデータツリー回路10は、8ビットのシリアルデータをパラレルデータに変換する例であり、8ビットをラッチするために、8つのフリップフロップ110~117を有している。そして、フリップフロップ110~117にシリアルデータを入力するバッファ120~127、バッファ120~127へのシリアルデータを固定可能にするデータ固定回路130~133、データ固定回路130~133にシリアルデータを入力するバッファ140~141、バッファ140~141にシリアルデータを入力するバッファ150を有している。バッファ150の出力から各フリップフロップ110~117のデータ入力端子Dまでのそれぞれのパスのゲート段数を3段で統一し、各段毎に分岐先の配線長を揃える様にデータツリーを構成する。フリップフロップ110~117は、例えば、D型フリップフロップであり、クロック端子に入力されるクロックのタイミングで、データ端子Dに入力されたデータをラッチし、出力端子Qからラッチしたデータを出力する。また、バッファ120~127,140~141,150は、例えば、入力信号を反転して出力するNOT回路であり、CMOSインバータ回路である。また、データ固定回路130~133は、図6に示すような、NAND回路13aである。なお、データ固定制御信号ENに応じてデータを固定できればよく、NOR回路等であってもよい。すなわち、入力信号とデータ固定制御信号ENとを論理演算し、データ固定制御信号ENに従って、データ出力モードとデータ固定モードとを切り替える。データ固定回路がNAND回路13aであれば、データ固定制御信号ENがハイレベルの場合、データ出力モードとなって、入力信号に応じた信号を出力し、データ固定制御信号ENがローレベルの場合、データ固定モードとなって、出力データがハイレベルに固定される。図5のデータツリー回路10の構成をさらに説明すると、1段目のバッファ150は、シリアルデータが入力され、このシリアルデータを反転させた反転シリアルデータを、2段目のバッファ140,141に出力する。つまり、バッファ150は、後段のバッファ140,141に同一の信号レベルを入力させるとともに、バッファ150からバッファ140への配線長とバッファ141への配線長とを等しくすることで各パスの配線遅延が等しくなるように調整している。ここで、配線遅延とは、配線に寄生する分布乗数または集中乗数の抵抗R、容量C、誘導Lに起因する伝達信号の遅延を指す。2段目のバッファ140は、入力される反転シリアルデータを反転させた正転シリアルデータを、3段目のデータ固定回路130,131に出力する。つまり、バッファ140は、後段のデータ固定回路130,131に同一の信号レベルを入力させるとともに、バッファ140からデータ固定回路130への配線長とデータ固定回路131への配線長とを等しくすることで各パスの配線遅延が等しくなるように調整している。2段目のバッファ141も同様の入出力となる。この時、バッファ140の分岐配線長とバッファ141の分岐配線長を等しくすることで、3段目のデータ固定回路130~133までの配線遅延を同じ値に調整する。3段目のデータ固定回路130は、データ固定制御信号EN0に基づき動作モードを選択し、データ出力モードであれば、入力される正転シリアルデータを反転させた反転シリアルデータを、4段目のバッファ120,121に出力し、データ固定モードであれば、出力データを1に固定する。つまり、データ固定回路130は、後段のバッファ120,121に同一の信号レベルを入力させるとともに、データ固定回路130からバッファ120への配線長とバッファ121への配線長とを等しくすることで各パスの配線遅延が等しくなるように調整するとともに、データ固定モードでは後段のバッファ120,121の信号変動を抑止する。データ固定回路131~133も同様の入出力となる。この時、データ固定回路130の分岐配線長とデータ固定回路131~133のそれぞれの分岐配線長とを等しくすることで、4段目のバッファ120~127までの配線遅延を同じ値に調整する。4段目のバッファ120は、入力される反転シリアルデータを反転させた正転シリアルデータを、フリップフロップ110へ出力する。また、入力データが1ハイレベルに固定されていれば、出力データが0ローレベルに固定される。つまり、バッファ120は、後段のフリップフロップ110に同一の信号レベルを入力させるとともに、入力されるデータが固定されていれば出力データも固定にする。バッファ121~127も同様の入出力となる。この時、各バッファ120~127から各フリップフロップ110~117への配線長を等しくすることで、4段目のバッファ120~127からフリップフロップ110~117への配線遅延を同じ値に調整する。5段目のフリップフロップ110は、マルチクロックのクロックCLK0のタイミングで、正転シリアルデータをラッチし、ラッチしたデータを出力信号Q0として出力する。フリップフロップ110がラッチするタイミングでは、データ固定回路130からデータが入力され、フリップフロップ110がラッチしないタイミングで、データ固定回路130からのデータを固定するように、データ固定制御信号で制御されているため、各フリップフロップはラッチすべき値をラッチすることができる。フリップフロップ111~117も同様の入出力となる。すなわち、フリップフロップ110~117は、クロックCLK0~CLK7に従って、シリアルデータのデータD0~データD7までを順にラッチし、出力信号Q0~Q7として出力する。図7は、シリアル-パラレル変換回路1のデータ固定制御回路20の具体的な構成例を示している。図に示されるように、データ固定制御回路20は、ラッチ回路210~213を備えている。ラッチ回路210~213は、データ固定回路130~133に対応しており、各データ固定回路を制御するために、データ固定制御信号EN0~EN3を出力する。ラッチ回路は、例えば、SR型ラッチ回路であり、図8のような、2つのNOR回路210a,210bから構成されている。ラッチ回路は、セット端子Sにデータ1、リセット端子Rにデータ0が入力されると、出力端子Qから1が出力され、セット端子Sにデータ0、リセット端子Rにデータ1が入力されると、出力端子Qから0が出力される。なお、これに限らずNAND回路等により構成してもよい。ラッチ回路210は、クロックCLK7とクロックCLK2を入力し、この2つのクロックに基づいてデータ固定制御信号EN0を出力する。すなわち、ラッチ回路210は、クロックCLK7のタイミングで、データ固定制御信号EN0をデータ1とし、クロックCLK2のタイミングでデータ固定制御信号EN0をデータ0とする。クロックCLK7からクロックCLK2までの期間と、クロックCLK2からクロックCLK7までの期間とでデータ固定制御信号EN0を切り替え、データ固定回路の動作モードを制御する。つまり、クロックCLK7からクロックCLK2までは、データ固定回路をデータ出力モードとし、クロックCLK2からクロックCLK7までは、データ固定回路をデータ固定モードにする。ラッチ回路211~213も同様に、クロックCLK1とクロックCLK4に基づいてデータ固定制御信号EN1を出力し、クロックCLK3とクロックCLK6に基づいてデータ固定制御信号EN2を出力し、クロックCLK5とクロックCLK0に基づいてデータ固定制御信号EN3を出力する。なお、ラッチ回路に入力されるクロックを変更することで、データ固定制御信号のタイミングも変更できるため、データ出力モードとデータ固定モードを所望の期間に設定可能である。データ固定制御信号EN0で制御されるデータ固定回路130は、データD0,D1をラッチするフリップフロップ110,111のデータを固定制御するため、少なくとも、データD0,D1のタイミングでは、データ出力モードであることが必要である。すなわち、データD0,D1をラッチするよりも前にデータ出力モードとし、データD0,D1をラッチした後にデータ固定モードであることが好ましい。ここでは、遅延を考慮して、データD0をラッチするクロックCLK0の1つ前のクロックCLK7からデータD1をラッチするクロックCLK1の次のクロックCLK2をデータ出力モードとしている。ここで、データ固定制御信号は、なるべく入力されるクロック信号を利用することがスキュー等の面から考慮しても妥当である。そして、タイミングマージンの問題からデータ固定制御信号は実際に要求されるよりも余裕を持った長さとなる。この例では取得するビットの1つ前のクロックを使用してデータの固定を解除し、取得するビットの1つ後ろのクロックを使用して再度データを固定するような動作となる。遅延によるマージンは、データ固定制御信号を出力してから、データ固定回路、バッファが動作し、シリアルデータがフリップフロップに入力されるまでの遅延を考慮することが望ましい。次に、図9及び図10を用いて、シリアル-パラレル変換回路1の動作について説明する。図9は、主にデータ固定制御信号EN0、出力信号Q0,Q1の信号タイミングを示している。図3で説明したように、シリアル信号が入力されると、マルチクロック生成回路3により、シリアル信号のデータD0~D7に対応したクロックCLK0~CLK7のマルチクロックが生成される。このマルチクロックに基づいて、図9cのように、データ固定制御信号EN0が生成される。すなわち、データ固定制御回路20のフリップフロップ210は、クロックCLK7の立ち上がりに応答して、データ固定制御信号EN0をハイレベルに立ち上げ、クロックCLK2の立ち上がりに応答して、データ固定制御信号EN0をローレベルに立ち下げる。したがって、図のように、クロックCLK7,クロックCLK2の立ち上がりで動作モードが切り替わり、データ出力モードの期間、データ固定モードの期間が交互に繰り返される。なお、ここでは、クロックの立ち上がりを検出してデータ固定制御信号を切り替えているが、クロックの立ち下がりを検出して切り替えてもよい。データ固定制御信号EN0がハイレベルになると、データ固定回路130は、データ出力モードとなり、データツリーの前段から入力されるシリアルデータを、バッファ120,121を介して、フリップフロップ110,111へ出力する。そうすると、図9dのように、フリップフロップ110は、クロックCLK0の立ち上がりに応答して、シリアル信号のデータD0をラッチし、ラッチしたデータD0を出力信号Q0として出力する。同様に、フリップフロップ111は、クロックCLK1が立ち上がると、出力信号Q1として、シリアル信号のデータD1を出力する。データ固定制御信号EN0がローレベルになると、データ固定回路130は、データ固定モードとなり、データツリーの前段から入力されるシリアルデータは出力されなくなり、固定のデータが、バッファ120,121を介して、フリップフロップ110,111へ出力される。このデータ固定モードの期間では、データ固定回路130、バッファ120,121、フリップフロップ110,111の信号が変動しないため、動的消費電力が抑制される。また、この期間には、クロックCLK0,CLK1が入力されず、データD0,D1はラッチされないため、データ固定してもフリップフロップ110,111に影響はない。図10は、データ固定制御信号EN0~EN3、出力信号Q0~Q7の信号タイミングを示している。なお、図10bでは、マルチクロックを一列で図示し、各クロックの詳細な図示を省略しているが、このマルチクロックは、図9bと同じ複数のクロックCLK0~CLK7である。図10cdに示すように、図9cdと同様にして、マルチクロックに従ってデータ固定制御信号EN1~EN3が生成され、データ固定制御信号EN1~EN3とマルチクロックに従ってシリアル信号のデータD2~D7が出力される。すなわち、クロックCLK1の立ち上がりからクロックCLK4の立ち上がりまでデータ固定制御信号EN1がハイレベルとなってデータ出力モードになると、クロックCLK2,CLK3の立ち上がりで、出力信号Q2,Q3にデータD2,3が出力され、クロックCLK4の立ち上がりからクロックCLK1の立ち上がりまでデータ固定制御信号EN1がローレベルとなってデータ固定モードとなる。このデータ固定モードの期間では、データ固定回路131、バッファ122,123、フリップフロップ112,113の動的消費電力が抑制される。以降、説明の簡単化のため、クロックCLKnの立ち上がりアクティブエッジのことを、単にクロックCLKnということがある。以下、同様に、クロックCLK3からクロックCLK6まで、データ固定制御信号EN2がハイレベルとなり、クロックCLK4,CLK5により、出力信号Q4,Q5にデータD4,5が出力される。クロックCLK6からクロックCLK3まで、データ固定制御信号EN2がローレベルとなり、データ固定回路132、バッファ124,125、フリップフロップ114,115の動的消費電力が抑制される。クロックCLK5からクロックCLK0まで、データ固定制御信号EN3がハイレベルとなり、クロックCLK6,CLK7により、出力信号Q6,Q7にデータD6,7が出力される。クロックCLK0からクロックCLK5まで、データ固定制御信号EN3がローレベルとなり、データ固定回路133、バッファ126,127、フリップフロップ116,117の動的消費電力が抑制される。以上のように、本実施形態では、マルチクロックによって各フリップフロップがシリアルデータの各ビットデータをラッチする。マルチクロックの各クロックは位相が異なるため、シリアルデータの1ビットが入力される時間内には、シリアル-パラレル変換回路内のフリップフロップのうち1つのフリップフロップのみにしかクロックのアクティブエッジが入力されない。つまり、同時には1つのフリップフロップしか動作しない。したがって、不要なフリップフロップが動作しないため、クロックによる動的消費電力を低減できる。図15や図16のような従来のシリアル-パラレル変換回路では、1つのクロックで常に複数のフリップフロップを動作させていたため、本実施形態では、クロックの動的消費電力を、従来技術のどのシリアル-パラレル変換回路よりも低くすることができる。さらに、本実施形態では、データ固定回路により動作する必要のないバッファの信号を固定している。このため、必要なタイミング以外でデータが変動しなくなり、データツリー内のバッファによるデータの動的消費電力を抑えることができる。また、データをラッチするフリップフロップの入力信号も固定されるため、データツリー内の固定された部分とフリップフロップによるデータの動的消費電力も抑えることができる。ここで、クロックはクロックレートと呼ばれる、1周期内に立ち上がりと立ち下がりの両方がある信号であり、データはデータレートと呼ばれる、1周期内にせいぜい立ち上がりまたは立ち下がりのどちらか一方だけがある信号である。データレートを考える場合は、同一の信号が続けて入力される場合は立ち上がり又は立ち下がりが無いため、動的消費電力は発生しない。データ変化率が1/2のデータレートとクロックレートを動的消費電力の点で比較すると、クロックの消費電力はデータの消費電力の4倍になる。このことから、クロック系の消費電力を減らすことが重要である。したがって、本発明では、マルチクロックを各フリップフロップに入力することにより、クロックの動的消費電力の低減を図り、さらに、バッファ及びフリップフロップに入力されるデータを固定することにより、データの動的消費電力の低減を図るものである。特に、シリアル伝送で使用されるデータが高速な信号の場合、クロックによる動消費電力のみならず、データの動消費電力も無視できないものとなる。また、本発明では、クロックやデータの信号変動を抑えることから、動的消費電力を抑えるとともに、信号変動による電源ノイズを抑えることが可能となる。さらに、本発明では、エンベデッドクロック用のマルチクロック生成回路を用いているため、容易にマルチクロックを生成でき、効果的に動的消費電力を低減することができる。すなわち、一般に、エンベデッドクロック方式のシリアル信号を受信する場合、エンベデッドクロックからクロックを再生するためにマルチクロック生成回路が必要となるが、本発明では、このエンベデッドクロック用のマルチクロック生成回路をデータ固定制御回路の基準タイミング入力信号として用いるため、新たにマルチクロック生成回路を用意する必要はなく、本発明を簡易に構成することができる。本発明の実施の形態2次に、本発明の実施の形態2について説明する。本実施形態では、実施の形態1に対し、シリアル-パラレル変換回路1のデータツリー回路10の構成のみ相違し、その他の構成は同様である。図11に示されるように、本実施形態に係るデータツリー回路10は、図5と同様の分岐構造であり、フリップフロップの数も同じであるが、2段目、3段目のバッファとデータ固定回路の配置が異なっている。すなわち、このデータツリー回路10は、2段目にデータ固定回路170,171が配置され、3段目にバッファ160~163が配置されている。データ固定回路170は、バッファ160,161,120~123を介して、フリップフロップ110~113に接続される。この例では、データ固定回路170は、少なくともデータD0~D3をラッチする期間、データ出力モードとし、他の期間をデータ固定モードとする。遅延を考慮すれば、クロックCLK7~CLK4までの期間、データ出力モードとし、クロックCLK4~CLK7までの期間、データ固定モードとする。したがって、データ固定回路170は、バッファ160,161,120~123、フリップフロップ110~113に対し、データを固定にし、データの動的消費電力を抑えるものである。データ固定回路171についても同様に、バッファ162,163,124~127、フリップフロップ114~117に対し、データを固定にし、データの動的消費電力を抑えるものである。このように、本実施形態では、実施の形態1と、データ回路及びバッファの位置を変更しており、この場合でも、実施の形態1と同様に、クロックの動的消費電力及びデータの動的消費電力を抑えることができる。なお、データ固定回路やバッファの配置位置は、図5、図11の例に限るものではない。少なくとも、バッファやフリップフロップよりも前段側、データツリーの根側に、データ固定回路が配置されていればよい。これにより、データ固定回路よりも後段側のバッファやフリップフロップの動的消費電力を抑えることができる。よりデータツリーの根側前段側にデータ固定回路を設けると、必要となるデータ固定回路の数、データ固定制御信号の数を、より減らすことができる。よりデータツリーの葉側後段側にデータツリー回路を設けると、バッファやフリップフロップのデータ固定する期間を、より細かく設定できる。本発明の実施の形態3次に、本発明の実施の形態3について説明する。本実施形態では、実施の形態1に対し、シリアル-パラレル変換回路1のデータツリー回路10の構成のみ相違し、その他の構成は同様である。図12に示されるように、本実施形態に係るデータツリー回路10は、図5のデータツリー回路と比べて、データ固定回路からの分岐数、つまり、分配数が3となっており、フリップフロップの数が多い。つまり、シリアルデータのビット長が12ビットの例である。すなわち、このデータツリー回路10は、シリアルデータの12ビットをラッチするために、4段目にバッファ120~12Bが配置され、5段目にフリップフロップ110~11Bが配置されている。フリップフロップ110~11Bは、マルチクロックのクロックCLK0~CLK11に従って、12ビットのデータをラッチし出力する。データ固定回路130は、バッファ120~122を介して、フリップフロップ110~112に接続される。この例では、データ固定回路130は、少なくともデータD0~D2をラッチする期間、データ出力モードとし、他の期間をデータ固定モードとする。遅延を考慮すれば、クロックCLK7~CLK3までの期間、データ出力モードとし、クロックCLK3~CLK7までの期間、データ固定モードとする。したがって、データ固定回路130は、バッファ120~122、フリップフロップ110~112に対し、データを固定にし、データの動的消費電力を抑えるものである。同様に、データ固定回路131は、バッファ123~125、フリップフロップ113~115に対してデータを固定にし、データ固定回路132は、バッファ126~128、フリップフロップ116~118に対してデータを固定にし、データ固定回路133は、バッファ129~12B、フリップフロップ119~11Bに対してデータを固定にし、データの動的消費電力を抑えるものである。このように、本実施形態では、実施の形態1と、分岐数、フリップフロップ及びバッファの数を変更しており、この場合でも、実施の形態1と同様に、クロックの動的消費電力及びデータの動的消費電力を抑えることができる。なお、データツリーの分岐数、フリップフロップ及びバッファの数は、図5、図12の例に限るものではない。例えば、フリップフロップの数は、シリアルデータのビット長、パラレルデータのビット幅に対応していれば、偶数でも奇数でもよい。ツリーの分岐数を多くすると、分岐ノードのノード数が減るため、必要となる回路数を削減することができる。また、ツリーの分岐数を少なくすると、後段の回路に対する信号の遅延調整が容易になるため、高速シリアル信号であってもスキューの低減が容易である。また、データツリーの段数についても、上記の例に限るものではなく、任意の段数とすることが可能である。さらに、上記の例では、データツリー上で、根から葉に向かって、順に信号を反転させているが、反転させずに信号を転送してもよい。本発明の実施の形態4次に、本発明の実施の形態4について説明する。本実施形態では、実施の形態1に対し、シリアル-パラレル変換回路1のデータツリー回路10の構成のみ相違し、その他の構成は同様である。図13に示されるように、本実施形態に係るデータツリー回路10は、図5と同様の分岐構造であり、フリップフロップの数も同じであるが、3段目、4段目のバッファとデータ固定回路の配置が異なっている。すなわち、このデータツリー回路10は、3段目にバッファ160~163が配置され、4段目にデータ固定回路180~187が配置されている。つまり、本実施形態では、データ固定回路とフリップフロップが直接接続され、データ固定回路とフリップフロップの間にはバッファが配置されていない。データ固定回路180は、フリップフロップ110に直接接続される。この例では、データ固定回路180は、少なくともデータD0をラッチする期間、データ出力モードとし、他の期間をデータ固定モードとする。遅延を考慮すれば、クロックCLK7~CLK1までの期間、データ出力モードとし、クロックCLK1~CLK7までの期間、データ固定モードとする。したがって、データ固定回路180は、フリップフロップ110に対し、データを固定にし、データの動的消費電力を抑えるものである。同様に、データ固定回路181~187は、それぞれのフリップフロップ111~117に対し、データを固定にし、データの動的消費電力を抑えるものである。図14は、データ固定回路180~187に入力されるデータ固定制御信号EN0~EN7の信号タイミングを示している。なお、図14bdは、詳細な図示を省略しているが、図9、図10と同様のマルチクロックと出力信号である。図14cdに示すように、クロックCLK7の立ち上がりからクロックCLK1の立ち上がりまでデータ固定制御信号EN0がハイレベルとなってデータ出力モードになると、クロックCLK0の立ち上がりで、出力信号Q0にデータD0が出力され、クロックCLK1の立ち上がりからクロックCLK7の立ち上がりまでデータ固定制御信号EN0がローレベルとなってデータ固定モードとなる。このデータ固定モードの期間では、データ固定回路180とフリップフロップ110の動的消費電力が抑制される。データ固定制御信号EN0について1クロック分位相を順次シフトした信号が、データ固定制御信号EN1~EN7となる。つまり、クロックCLK0~CLK6の各タイミングで、データ固定制御信号EN1~7がハイレベルとなり、クロックCLK1~CLK7の各タイミングで、出力信号Q1~Q7にデータD1~D7が出力され、クロックCLK2~CLK0の各タイミングで、データ固定制御信号EN1~7がローレベルとなり、データ制御回路181~187とフリップフロップ111~117の動的消費電力が抑制される。このように、本実施形態では、データ固定回路とフリップフロップを直接接続するため、データ固定回路の出力からフリップフロップまでの消費電力を削減する。フリップフロップには、データ入力にバッファを持つものがあるため、このフリップフロップ内のバッファにおける動的消費電力を抑えることができる。また、フリップフロップ内にバッファを持たない場合であっても、インバータであれば出力で消費するはずの消費電力を、データ固定回路とすることで削減することができる。なお、本実施形態では、データ固定回路とフリップフロップを1対1で直接接続しているが、1つのデータ固定回路に複数のフリップフロップを直接接続してもよい。なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。"