"基板と、前記基板の主面に平行な第1方向に延在する第1配線と、前記第1配線の上方に交互に積層されたN1層N≧1の第1絶縁膜およびN層の第1半導体層からなる積層体と、前記積層体の上方に形成され、前記基板の主面に平行かつ前記第1方向と直交する第2方向に延在する第2配線と、前記第1配線と前記第2配線との交点に設けられる選択素子と、前記積層体の側面に沿って設けられる第2絶縁膜と、前記第2絶縁膜に沿って設けられるチャネル層と、前記チャネル層に沿って設けられる接着層と、前記チャネル層に沿って前記接着層を介して設けられる抵抗変化材料層とを有し、前記第1配線および前記第2配線は、前記選択素子および前記チャネル層を介して電気的に接続されており、前記チャネル層と前記抵抗変化材料層との間の前記接着層を介した接触抵抗は低く、前記チャネル層の延在方向について前記接着層の抵抗は高いことを特徴とする不揮発性記憶装置。請求項1に記載の不揮発性記憶装置において、前記接着層は、チャネル層の延在方向について、不連続な膜であることを特徴とする不揮発性記憶装置。請求項1に記載の不揮発性記憶装置において、前記接着層は、Ti,Cr,Co,Ni,Wの金属、もしくはそれらの化合物であることを特徴とする不揮発性記憶装置。請求項1に記載の不揮発性記憶装置において、前記接着層は、シリコンドットであることを特徴とする不揮発性記憶装置。請求項4に記載の不揮発性記憶装置において、前記接着層は、不純物がドープされたシリコンドットであることを特徴とする不揮発性記憶装置。請求項1に記載の不揮発性記憶装置において、前記接着層は、チャネル層の延在方向について、前記第1絶縁膜の高さ範囲にのみ設けられることを特徴とする不揮発性記憶装置。基板と、前記基板の主面に平行な第1方向に延在する第1配線と、前記第1配線の上方に交互に積層されたN1層N≧1の第1絶縁膜およびN層の第1半導体層からなる積層体であって、その側面の一部を形成する前記第1絶縁膜の側面が前記第1半導体層の側面よりも一段低く形成された積層体と、前記積層体の上方に形成され、前記基板の主面に平行かつ前記第1方向と直交する第2方向に延在する第2配線と、前記第1配線と前記第2配線との交点に設けられる選択素子と、前記積層体の側面に沿って設けられる第2絶縁膜と、前記第2絶縁膜に沿って設けられるチャネル層と、前記チャネル層の延在方向について、前記第1絶縁膜の側面と同じ高さ範囲にのみ設けられる接着層と、前記チャネル層及び前記接着層の側面に沿って設けられる抵抗変化材料層とを有し、前記第1配線および前記第2配線は、前記選択素子および前記チャネル層を介して電気的に接続されており、前記チャネル層と前記抵抗変化材料層との間の前記接着層を介した接触抵抗は低く、前記チャネル層の延在方向について前記接着層の抵抗は高いことを特徴とする不揮発性記憶装置。請求項7に記載の不揮発性記憶装置において、前記積層体の上面側と下面側の両方に設けられる第3絶縁膜のエッチレートが、前記第1絶縁膜のエッチレートより低いことを特徴とする不揮発性記憶装置。請求項8に記載の不揮発性記憶装置において、前記第1絶縁膜は酸化シリコンであり、前記第3絶縁膜は窒化シリコン又は酸窒化シリコンであることを特徴とする不揮発性記憶装置。請求項7に記載の不揮発性記憶装置において、前記接着層の設けられた範囲を除き、前記チャネル層と前記抵抗変化材料層の間に第4絶縁膜を設けることを特徴とする不揮発性記憶装置。請求項7に記載の不揮発性記憶装置において、前記接着層は、Ti,Cr,Co,Ni,Wの金属、もしくはそれらの化合物であることを特徴とする不揮発性記憶装置。請求項7に記載の不揮発性記憶装置において、前記接着層は、シリコンドットであることを特徴とする不揮発性記憶装置。請求項12に記載の不揮発性記憶装置において、前記接着層は、不純物がドープされたシリコンドットであることを特徴とする不揮発性記憶装置。特許文献1に記述されている選択トランジスタと相変化材料とが並列に接続されたメモリセルを備える不揮発性記憶装置において、情報の記憶は、記憶素子である相変化材料の抵抗を制御することによりなされる。そして、記憶された情報の読み出しは、選択トランジスタをオフとし、相変化材料に流れる電流から抵抗を判別することでなされる。より詳細には、検出される抵抗は、非選択セルの選択トランジスタのオン抵抗、及び、選択セルの相変化材料と選択セルのチャネルシリコン間の抵抗、及び、選択セルの相変化材料の抵抗で構成される。しかしながら、選択セルの相変化材料と選択セルのチャネルシリコン間の抵抗は高く、情報の読み出しマージンが狭くなる問題がある。そこで、本発明は、選択セルの相変化材料と選択セルのチャネルシリコン間の抵抗を下げ、不揮発性記録装置の信頼性を向上することを目的とする。本発明の前記の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。本発明は、抵抗値の変化により情報を記憶する不揮発性記憶装置において、チャネル層と抵抗変化材料層との間に、以下の特性を有する接着層を設けることを特徴とする。ここでの接着層は、チャネル層と抵抗変化材料層の間の接触抵抗が低い一方で、チャネル層の延在方向には抵抗が高い特性を有している。この特性は、接着層を構成する材料の組成及び/又は配置構造を通じて実現される。本発明によれば、不揮発性記憶装置の信頼性を向上させることができる。なお、これ以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。また、以下の実施の形態で用いる図面においては、断面図であっても図面を見易くするために部分的にハッチングを省略する場合がある。また、以下の実施の形態で用いる図面においては、平面図、俯瞰図であっても図面を見易くするために部分的にハッチングを付す場合がある。図1に、本実施の形態に係る不揮発性記憶装置の全体像である半導体チップの平面図を示す。図1に示すように、本実施の形態の不揮発性記憶装置は、I/Oインタフェース51、メモリセルアレイ52、電源53~56、電圧セレクタ57、配線セレクタ58、制御部59、読み取り部60を有している。I/Oインタフェース51は、外部とのデータのやり取りを行うための入出力バッファなどを備える装置である。メモリセルアレイ52は、後述する相変化メモリを有する記憶素子である。電圧セレクタ57は、異なる複数の電圧をメモリセルアレイ52に供給するために設けられた複数の電源53~56のうちのいずれかの電圧を選択する装置である。配線セレクタ58は、電圧セレクタ57から出力される電圧の接続先をメモリセルアレイ52内のビット線またはワード線などの配線のうちから選択する装置である。配線セレクタ58にはセンスアンプなどを有する読み取り部60が接続されている。制御部59は装置全体の制御を行う役割を有している。図1に示すように、I/Oインタフェース51は制御部59に接続され、制御部59はI/Oインタフェース51、電圧セレクタ57、配線セレクタ58、読み取り部60、メモリセルアレイ52及び電源53~56のそれぞれに接続されている。電源53~56のそれぞれは制御部59と電圧セレクタ57に接続され、電圧セレクタ57は制御部59、電源53~56及び配線セレクタ58に接続されている。配線セレクタ58は電圧セレクタ57、制御部59、読み取り部60及びメモリセルアレイ52に接続され、読み取り部60は配線セレクタ58及び制御部59に接続され、メモリセルアレイ52は配線セレクタ58及び制御部59に接続されている。不揮発性記憶装置の外部の装置図示しないからI/Oインタフェース51へデータの入力がある場合、図1の制御部59は、電圧セレクタ57によりデータの書き込み用の電圧を選び、電源53~56のいずれかを用いて電圧パルスを生成し、配線セレクタ58を用いてメモリセルアレイ52の所定の配線に電圧パルスを供給する動作を行う。これにより、メモリセルアレイ52内の相変化メモリセルにデータを書き込む。外部装置から、データの読み出しの信号がI/Oインタフェース51へ入力されると、制御部59は、電圧セレクタ57によりデータの読み出し用の電圧を選び、電源53~56のいずれかを用いて電圧を生成し、配線セレクタ58を用いてメモリセルアレイ52の所定の配線に電圧を供給する動作を行う。電圧を供給した結果、読み出された電流は読み取り部60で読み取られ、この電流がメモリセルアレイ52に記憶された情報として制御部59及びI/Oインタフェース51を介して外部装置へ供給される。図2は本実施の形態の相変化メモリの俯瞰図であり、メモリセルアレイMA、配線、コンタクトプラグの一部が示されている。図2に示す相変化メモリは、図1に示すメモリセルアレイ52内に設けられた記憶装置の一部を示すものである。図2に示す破線で囲まれた範囲の直下の領域には、相変化メモリの複数のメモリセル図示しないを含むメモリセルアレイMAが形成されている。メモリセルアレイMAの直下には、半導体基板図示しないと、金属配線からなり半導体基板の主面に平行な方向である第1方向に延在する複数のワード線2とが形成され、第1方向に直交し、半導体基板の主面に平行かつ第1方向と直交する方向である第2方向に並んで配置された複数のワード線2のそれぞれの下部には、各ワード線2と配線セレクタ58図1参照とを接続するコンタクトプラグWLCが形成されている。ワード線2とメモリセルアレイMAとの間には、ワード線2の上面側から順に、p型不純物例えばBホウ素がドープ導入されたポリシリコン層4pと不純物が殆ど含まれないポリシリコン層5pとn型不純物例えばPリンがドープされたポリシリコン層6pとが積層された柱状の積層体からなるポリシリコンダイオードPDが、所定の間隔を空けて第1方向に並んで複数配置されている。メモリセルアレイMAは、半導体基板側から順に積層された層間絶縁膜11、ゲートポリシリコン層21p、層間絶縁膜12、ゲートポリシリコン層22p、層間絶縁膜13、ゲートポリシリコン層23p、層間絶縁膜14、ゲートポリシリコン層24p及び層間絶縁膜15を有しており、メモリセルアレイMA上にはゲート配線GL1、GL2、GL3及びGL4が形成されている。ゲートポリシリコン層21pとゲート配線GL1とはコンタクトプラグGC1により接続され、ゲートポリシリコン層22pとゲート配線GL2とはコンタクトプラグGC2により接続され、ゲートポリシリコン層23pとゲート配線GL3とはコンタクトプラグGC3により接続され、ゲートポリシリコン層24pとゲート配線GL4とはコンタクトプラグGC4により接続されている。ゲート配線GL1~GL4には、ゲート配線GL1~GL4と図1に示す配線セレクタ58とを接続するコンタクトプラグGLC1、GLC2、GLC3及びGLC4が接続されている。メモリセルアレイMAの上部には、第2方向に延在する金属配線からなるビット線3が第1方向に並んで複数配置されており、各ビット線3の下部には、各ビット線3と図1に示す配線セレクタ58とを接続する複数のコンタクトプラグBLCが形成されている。図3は、図2に示す構造のうちのメモリセルアレイMAの部分を抜き出して示した、相変化メモリの俯瞰図である。図3に示すように、半導体基板図示しないの主面側から順に積層された層間絶縁膜11、ゲートポリシリコン層21p、層間絶縁膜12、ゲートポリシリコン層22p、層間絶縁膜13、ゲートポリシリコン層23p、層間絶縁膜14、ゲートポリシリコン層24p及び層間絶縁膜15からなる積層膜には、層間絶縁膜15の上面から層間絶縁膜11の下面まで貫通する孔接続孔が複数形成されている。つまり、メモリアレイMA内には、N1層N≧1の層間絶縁膜及びN層の半導体層からなる積層体が設けられている。接続孔は平面視において複数のワード線2及び複数のビット線3が重なる位置に形成されており、第1方向及び第2方向に並んでマトリクス状に配置されている。つまり、接続孔はワード線2とビット線3とが平面視において交差する領域交点において、ワード線2とビット線3との間に形成されている。各接続孔の直下であってワード線2の直上にはポリシリコンダイオードPDが形成されており、接続孔の底部ではポリシリコンダイオードPDの上面が露出している。各接続孔内には各接続孔の内壁側から順にゲート絶縁膜9、チャネルシリコン膜チャネル層8a、チャネルシリコン膜チャネル層8b、接着層8b7、相変化材料層7が形成されている。なお、チャネルシリコン膜8a、8bは不純物が導入されていないノンドープのポリシリコン膜により形成されている。接続孔の底部においてポリシリコンダイオードPDの上面にはゲート絶縁膜9及びチャネルシリコン膜8bが接している。チャネルシリコン膜8a、8bとビット線3との間にはポリシリコン層38pが形成されており、チャネルシリコン膜8a、8bとビット線3とを電気的に接続している。ポリシリコン層38pは不純物が高濃度で導入されている導電層である。また、相変化材料層7の上面はビット線3と直接接している。また、図示はされていないが、隣り合うポリシリコンダイオードPD同士の間には層間絶縁膜32図4、図5参照が埋め込まれている。図4及び図5は、図3に示すメモリセルアレイMAの要部断面図を示している。図4に示す断面は、図3のメモリセルアレイMAの下部に形成されたワード線2の延在方向第1方向に沿う面であって、半導体基板図示しないの主面に対して垂直な面における断面であり、図4に示す断面図にはワード線2が含まれている。図5に示す断面は、図3のメモリセルアレイMAの上部に形成されたビット線3の延在方向第2方向に沿う面であって、半導体基板図示しないの主面に対して垂直な面における断面であり、図5に示す断面図にはビット線3が含まれている。相変化メモリは、電流により抵抗値を変化させることが可能な材料例えばカルコゲナイドchalcogenideを用いた記憶素子であり、本実施の形態では、ワード線及びビット線の二つの金属電極の間に記憶素子である相変化材料カルコゲナイドと選択素子ポリシリコンダイオードPDを配置した相変化メモリを用いている。相変化材料層7は選択配線であるワード線2及びビット線3の交点に形成された接続孔内に配置され、接続孔の下部にはポリシリコンダイオードPDが設けられている。ワード線2及びビット線3は、ポリシリコンダイオードPDと、接続孔内のチャネルシリコン膜8a、8bとを介して電気的に接続されている。Ge2Sb2Te5などのカルコゲナイドの抵抗値は、印加電流により生じるジュール熱により、カルコゲナイドをアモルファス非結晶状態と結晶状態とに状態変化させることで変化させることができる。カルコゲナイドはアモルファス状態では抵抗値が高く、結晶状態では抵抗値が低い。これらの抵抗値が、相変化メモリの記憶情報に対応している。チャネルシリコン膜8bと相変化材料層7との間の接触抵抗低減のため、チャネルシリコン膜8bと相変化材料層7との間には、薄い金属から成る接着層8b7が形成され、相変化材料層7は、チャネルシリコン層8bの側面に沿って、接着層8b7を介して設けられる。ここで、接着層8b7の電気的性質は、第1方向及び第2方向には抵抗が低く、第1方向及び第2方向と直交する第3方向半導体基板図示しないの主面に垂直な方向には抵抗が高い。ここで、接着層8b7は、例えば、Ge,Sb,Te,Be,Se,Zr,Siの少なくとも一つ以上を含む化合物である。また、接着層8b7の第3方向の抵抗は、相変化材料層7の第3方向の抵抗より高い。図6は、図4及び図5に示す相変化メモリに対応する等価回路図である。図6に示すように、ワード線WL1とビット線BL1との間には、ワード線WL1側からポリシリコンダイオードPD、メモリセルMC1、MC2、MC3及びMC4が順に直列に接続されている。ここでは、このように複数のメモリセルが一方向に複数連なって接続されている構造をチェイン構造と呼ぶものとする。図4及び図5に示すように、選択トランジスタのゲート電極であるゲートポリシリコン層21p~24p及び、チャネルシリコン膜8a、8b、及び接着層8b7及び相変化材料層7は、相変化メモリのメモリセルMC1~MC4を構成している。例えばメモリセルMC1は、ゲートポリシリコン層21pと、絶縁膜11及びゲートポリシリコン層21p及び絶縁膜12を貫通する接続孔内に形成されたチャネルシリコン膜8a、8b及び接着層8b7及び相変化材料層7により構成されている。同様に、メモリセルMC2はゲートポリシリコン層22pと、絶縁膜12及びゲートポリシリコン層22p及び絶縁膜13を貫通する接続孔内に形成されたチャネルシリコン膜8a、8b及び接着層8b7及び相変化材料層7により構成されている。メモリセルMC3は、ゲートポリシリコン層23pと、絶縁膜13及びゲートポリシリコン層23p及び絶縁膜14を貫通する接続孔内に形成されたチャネルシリコン膜8a、8b及び接着層8b7及び相変化材料層7により構成されている。メモリセルMC4は、ゲートポリシリコン層24pと、絶縁膜14及びゲートポリシリコン層24p及び絶縁膜15を貫通する接続孔内に形成されたチャネルシリコン膜8a、8b及び接着層8b7及び相変化材料層7により構成されている。図4及び図5の破線で囲まれた領域は、それぞれメモリセルMC1~MC4を示し、メモリセルMC1~MC4は、各接続孔内においてポリシリコンダイオードPD上に縦に並んで形成されている。メモリセルの読み出しは次のように行う。例えば図6に示すメモリセルMC1から情報を読み出す場合、選択トランジスタSTR1がオフ状態となる電圧をゲートGL1に印加し、その他の選択トランジスタSTR2、STR3、STR4がオン状態となる電圧をゲートGL2、GL3、GL4に印加し、ビット線BL1を接地し、ワード線WL1に読み出し電圧を印加すればよい。ここで、ワード線、ダイオード、ビット線、非選択セルのチャネルシリコン抵抗及び周辺回路を含む寄生抵抗をRpとし、チャネルシリコンと相変化材料層との間の接触抵抗をRcとし、結晶状態の相変化材料層の抵抗をRGST0とし、非晶質状態の相変化材料層の抵抗をRGST1とすると、選択セルの相変化材料層が結晶状態である場合の読み出し抵抗R0はR0=RpRcRGST0Rcであり、選択セルの相変化材料層が非晶質状態である場合の読み出し抵抗R1はR1=RpRcRGST1Rcとなる。今、RGST1はRGST0より抵抗値が大きく、RpはRcあるいはRGST0より十分小さいとする。この場合、読み出し抵抗R0はR0=2RcRGST0となり、読み出し抵抗R1はR0=2RcRGST1と見なすことができる。チャネルシリコン膜と相変化材料層とが単純に接触するような構造のメモリセルの場合、接触抵抗Rcは大きな値となることがある。その結果、接触抵抗RcがRGST1より大きく、読み出し抵抗R0と読み出し抵抗R1の抵抗比が小さくなると、信頼性が低下する。そのため、本実施の形態では、接着層8b7をチャネルシリコン膜8bと相変化材料層7の間に配置することで接触抵抗Rcの低減を実現し、より信頼性を向上する。図7は、接着層8b7の膜厚に対する接触抵抗Rcの関係を示すグラフである。接着層8b7が薄いと接触抵抗の低減効果は小さく、接着層8b7が厚いと接触抵抗の低減効果は大きい。しかし、接着層8b7の膜厚は単純に厚くすることはできない。接着層8b7の膜厚を厚くした場合の等価回路図を図8に示す。図8に示す回路図のように、接着層8b7の膜厚が厚すぎると、接着層8b7の第3方向の抵抗Rlがリークパスとなり、読み出し抵抗R0と読み出し抵抗R1の抵抗比が小さくなる。その結果、信頼性を確保することが困難となる。従って、接着層8b7の膜厚は、抵抗比を確保できる範囲であることが望ましい。図9は接着層8b7の膜厚に対する読み出し抵抗R0と読み出し抵抗R1の関係を示すグラフである。図9の実線は相変化材料層が結晶状態の場合であり、破線は相変化材料層が非晶質状態の場合を示している。接着層8b7の膜厚が薄すぎる場合、接触抵抗Rcが高いため、読み出し抵抗R0及び読み出し抵抗R1は殆ど接触抵抗Rcとなり、読み出しマージンが少ない。また、接着層8b7の膜厚が厚すぎる場合、接触抵抗Rcは低いが接着層8b7でのリークにより読み出し抵抗R0及び読み出し抵抗R1は殆ど接着層8b7の第3方向の抵抗Rlとなり、読み出しマージンが少ない。従って、接着層の膜厚は読み出しマージンが確保できる膜厚であることが望ましい。メモリセルの書き換えは次のように行う。例えば、図6に示すメモリセルMC1に情報を書き込む場合、選択トランジスタSTR1がオフ状態となる電圧をゲートGL1に印加し、その他の選択トランジスタSTR2、STR3、STR4がオン状態となる電圧をゲートGL2、GL3、GL4に印加し、ビット線BL1を接地し、ワード線WL1に書き換え電圧を印加すればよい。書き換え電圧は記憶情報に応じて制御される。このとき、記憶情報に応じた電流が相変化材料層を流れ、メモリセルの情報の書き換えが行われる。リセット消去動作、すなわち情報1の書き込み動作では、相変化材料に大電流を短時間流して相変化材料を溶解させた後、電流を急減させる。このような制御により、相変化材料が急冷されると、相変化材料は高抵抗のアモルファス状態へ変化する。一方、セット書込動作、すなわち情報0の書き込み動作では、相変化材料の結晶化温度に保持するのに十分な電流を長時間流すことにより、相変化材料は低抵抗の結晶状態へ変化する。相変化メモリの読み出し動作では、素子の両端に一定の電位差を与え、素子に流れる電流を測定することにより、素子の抵抗状態を判別する。抵抗体に電流を流すことで発生するジュール熱を利用する相変化メモリにおいて、接触抵抗が高い場合、発熱中心は、相変化材料層から、チャネルシリコン膜と相変化材料層との間に移る。この結果、書き換えに必要な電流が増加する問題と、書き換え時の隣接セルへの誤書き込みが顕在化する問題とを引き起こす。従って、記憶情報の読み出しだけでなく、記憶情報の書き換えにおいても接触抵抗は低い方が望ましい。次に、マトリクス状に配置された複数の接続孔内の相変化メモリの動作について、図10を用いて説明する。図10は本実施の形態の相変化メモリの動作を説明する等価回路図である。本実施の形態のメモリセルアレイMA図3参照は、複数のビット線、複数のワード線、複数のポリシリコンダイオード及び複数のチェイン構造により構成されている。つまり、第1方向に延在するワード線が第2方向に複数並んで配置され、第2方向に延在するビット線が第1方向に複数並んで配置され、平面視においてビット線とワード線とが重なる位置のそれぞれにチェイン構造が設けられており、各チェイン構造を介してチェイン構造の下部のワード線とチェイン構造の上部のビット線とが電気的に接続されている。各チェイン構造は、図6に示す回路図と同様にワード線との間に直列に接続されたポリシリコンダイオードPDを有している。情報データのリセット動作、セット動作、読み出し動作は、例えば図10に示すように、ビット線BL1、BL2、BL3、BL4、ワード線WL1、WL2、WL3、ゲート配線GL1、GL2、GL3及びGL4の電位を制御することで行う。図6で説明した動作方法と同様に、ワード線WL1のリセット動作時、セット動作時、読み出し動作時の電位はそれぞれ5/4/2Vとする。図10の他の端子の電位の表記も同様に、順にリセット動作時、セット動作時、読み出し動作時の電位を表している。すなわち、図10に示す符号の近傍に示す/で区切られた三つの数字は、それぞれ左から順にデータのリセット動作時、セット動作時、読み出し動作時において、その符号を付した配線に印加する電位を表わしている。つまり、図10に示す動作では、リセット動作時、セット動作時、読出し動作時において、ゲート配線GL1、ビット線BL1、ワード線WL1及びWL2に0/0/0Vをそれぞれ印加する。また、リセット動作時、セット動作時、読み出し動作時において、ゲート配線GL2~GL4には5/5/5Vを印加し、ビット線BL2~BL4及びワード線WL1には5/4/2Vを印加する。図10では、このときに流れる電流の経路を矢印で示している。ビット線BL2、BL3、またはBL4と接続され、ワード線WL1と接続されたチェイン構造では、ビット線とワード線の電位がリセット動作時には共に5V、セット動作時には共に4V、読み出し動作時には共に2Vであり、電位差がないので電流が流れない。また、ビット線BL1と接続され、ワード線WL2またはWL3と接続されたチェイン構造では、ビット線とワード線の電位がリセット動作時、セット動作時、読み出し動作時に共に0Vであり、電位差がないので電流が流れない。また、ビット線BL2、BL3、またはBL4と接続され、ワード線WL2またはWL3と接続されたチェイン構造では、リセット動作時にはワード線とビット線にそれぞれ0Vと5V、セット動作時にはワード線とビット線にそれぞれ0Vと4V、読出し動作時にはワード線とビット線にそれぞれ0Vと2Vが印加されるが、ポリシリコンダイオードは逆バイアスとなるため電流が流れない。このため、ビット線BL1に接続され、ワード線WL1に接続されたチェイン構造にのみ、ポリシリコンダイオードが順バイアスとなるため電流が流れる。選択されたチェインのうち特定のメモリセルが選択される原理は、図6を用いて説明した動作と同様である。このようにして、マトリクス状に配置されたチェイン構造のうち特定のチェイン構造を選択し、さらにそのチェイン構造内の特定のメモリセルを選択してリセット動作、セット動作または読み出し動作を行うことができる。以上に述べたように、本実施の形態によれば、周辺回路を含む基板上に、ゲートとなる半導体層及び絶縁層を交互に積層した積層体と、積層体を貫く接続孔の内壁に形成されたゲート絶縁膜層、チャネル層、接着層、抵抗変化材料層とを有し、チャネル層と抵抗変化材料層の間に配置された接着層によりチャネル層と抵抗変化材料層の間の接触抵抗を低減することが可能となり、信頼性の高い不揮発性記憶装置を実現することができる。また、別の実施の形態として、図11および図12に記載のように、接着層8b7aが、例えば第3方向に不連続な膜であってもよい。すなわち、接着層8b7aが第3方向に電気的に絶縁した膜であってもよい。図11および図12においては、接着層8b7aが第3方向に不連続であることを強調するために、接着層8b7aを○印で表しているが、あくまでも本明細書における説明のための表記である。また、接着層8b7aの○印は、表記の都合上第3方向に等間隔で並んでいるように見えるが、これは必ずしも等間隔に限る趣旨ではなく、少なくとも第3方向に電気的に絶縁した膜であれば良い。接着層8b7aは、例えば導体であり、金属、窒化金属、酸化金属、酸窒化金属、またはシリサイドである。例えば接着層8b7aが金属の場合、接着層8b7aの材料は、Ti,W,Mo,Al,またはCuなどの金属、もしくはそれらの化合物である。例えば接着層8b7aが窒化金属の場合、接着層8b7aの材料は、Ti,W,Mo,Al,またはCuなどの窒化物、もしくはそれらの化合物である。例えば接着層8b7aが酸化金属の場合、接着層8b7aの材料は、Ti,W,Mo,Al,またはCuなどの酸化物、もしくはそれらの化合物である。例えば接着層8b7aが酸窒化金属の場合、接着層8b7aの材料は、Ti,W,Mo,Al,またはCuなどの酸窒化物、もしくはそれらの化合物である。例えば接着層8b7aがシリサイドの場合、接着層8b7aの材料は、Ti-Si,Co-Si,またはNi-Siなどである。本実施の形態のように、接着層8b7aを第3方向に不連続な島状の金属として配置することにより接触面積を増加することができ、接触抵抗を低減することができる。また、不連続な膜とすることにより、接着層8b7aでのオフリークがなくなるため信頼性を向上できる。また、別の実施の形態として、図11および図12に記載の接着層8b7aは、例えばSi,GaAs,SiCなどの半導体、もしくはそれらの化合物であってもよい。接着層8b7aを第3方向に不連続な島状の半導体として配置することにより接触面積を増加することができ、接触抵抗を低減することができる。また、接着層8b7aが金属層である実施の形態と比較して、選択素子のチャネル膜への金属種の拡散がない分、チャネル膜でのオフリークが低減され、信頼性を向上することができる。また、より好ましくは、接着層8b7aは不純物のドープされたSiであり、不純物は、例えばリンである。不純物をドープすることにより、キャリア濃度が高い接触部を形成し、接触抵抗をより低減することができる。また、不純物をドープしたSiを用いる場合、接着層8b7aが金属層である実施の形態と比較して、選択素子のチャネル膜への金属種の拡散がない分、オフリークが低減され、信頼性を向上することができる。また、別の実施の形態として、図13および14に記載のメモリセルアレイの要部断面図が考えられる。本実施の形態では、接着層8b72は、例えばゲートポリシリコン層21pとゲートポリシリコン層22p間の第3方向に連続な膜であり、ゲートポリシリコン層21pとゲートポリシリコン層22p間の接着層8b72と、ゲートポリシリコン層22pとゲートポリシリコン層23p間の接着層8b72とは不連続である。すなわち、層間絶縁膜11、12、13、14と同じ高さのチャネル層8bと相変化材料層7の間にのみ、接着層8b72を配置する。このように、接着層8b72を部分的に配置することにより、不連続な接着層を用いる実施の形態と比較して、より低い接触抵抗を実現することができる。ここで、接着層8b72は、例えば導体であり、金属、窒化金属、酸化金属、酸窒化金属、またはシリサイドである。例えば接着層8b72が金属の場合、接着層8b72の材料は、Ti,W,Mo,Al,またはCuなどの金属、もしくはそれらの化合物である。例えば接着層8b72が窒化金属の場合、接着層8b72の材料は、Ti,W,Mo,Al,またはCuなどの窒化物、もしくはそれらの化合物である。例えば接着層8b72が酸化金属の場合、接着層8b72の材料は、Ti,W,Mo,Al,またはCuなどの酸化物、もしくはそれらの化合物である。例えば接着層8b72が酸窒化金属の場合、接着層8b72の材料は、Ti,W,Mo,Al,またはCuなどの酸窒化物、もしくはそれらの化合物である。例えば接着層8b72がシリサイドの場合、接着層8b72の材料は、Ti-Si,Co-Si,またはNi-Siなどである。また、別の実施の形態として、図15および16に記載のメモリセルアレイの要部断面図が考えられる。本実施の形態では、接着層8b73は、例えばゲートポリシリコン層21pとゲートポリシリコン層22p間の第3方向に連続な膜であり、ゲートポリシリコン層21pとゲートポリシリコン層22p間の接着層8b73と、ゲートポリシリコン層22pとゲートポリシリコン層23p間の接着層8b73とは分断されている。すなわち、本実施の形態においては、接着層8b73を、接続孔の内壁に形成された凹部分層間絶縁膜11、12、13、14、15の側面位置がゲートポリシリコン21p、22p、23p、24p、25pの側面位置よりも、第1及び第2方向からなる平面において水平方向に凹むことで形成され一段低くなった段差部分に配置する。なお、接着層8b73は、ゲートポリシリコン21p、22p、23p、24p、25pの各高さ位置において、チャネル層8と相変化材料層7の間に配置される。このように、接着層8b73を、第3方向について不連続に、かつ、部分的に配置することにより、接触抵抗を低減することができる。ここで、接着層8b73は、例えば導体であり、金属、窒化金属、酸化金属、酸窒化金属、またはシリサイドである。例えば接着層8b73が金属の場合、接着層8b73の材料は、Ti,W,Mo,Al,またはCuなどの金属、もしくはそれらの化合物である。例えば接着層8b73が窒化金属の場合、接着層8b73の材料は、Ti,W,Mo,Al,またはCuなどの窒化物、もしくはそれらの化合物である。例えば接着層8b73が酸化金属の場合、接着層8b73の材料は、Ti,W,Mo,Al,またはCuなどの酸化物、もしくはそれらの化合物である。例えば接着層8b73が酸窒化金属の場合、接着層8b73の材料は、Ti,W,Mo,Al,またはCuなどの酸窒化物、もしくはそれらの化合物である。例えば接着層8b73がシリサイドの場合、接着層8b73の材料は、Ti-Si,Co-Si,またはNi-Siなどである。なお、本実施の形態の場合、層間絶縁膜11、12、13、14、15と層間絶縁膜32a、15aは材料が異なっている。例えば層間絶縁膜11、12、13、14、15には、そのエッチレートが層間絶縁膜32a、15aのエッチレートよりも早いものを使用する。例えば層間絶縁膜11、12、13、14、15は酸化シリコンを主体とし、層間絶縁膜32a、15aは窒化シリコンを主体とする。各層間絶縁膜のエッチレートをこのように選択することにより、図15および図16に示すように、層間絶縁膜11、12、13、14、15の側面が、ゲートポリシリコン21p、22p、23p、24p、25pの側面よりも凹んだ構造を形成しつつ、かつ層間絶縁膜32a、15aの形状を維持することができる。また、本実施の形態の場合には、接着層8b73をCVD技術及びドライエッチング技術により形成することができる。このため、本実施の形態は、図13および14で説明した実施の形態と比較して、製造バラつきによる特性バラつきが小さく、信頼性の高い不揮発性記憶装置を実現することができる。また、別の実施の形態として、図17および18に記載のメモリセルアレイの要部断面図が考えられる。本実施の形態では、図15および16を用いて説明した実施の形態に加えて、チャネル層8の内側チャネル層8と相変化材料層7の間に部分的に絶縁膜9aを配置する。具体的には、各層間絶縁膜の高さに形成される凹部分に配置された接着層8b73と接着層8b73の間のチャネル層8に沿うように絶縁膜9aを配置する。従って、この実施の形態では、図15および図16を用いて説明した実施の形態とは異なり、チャネル層8と相変化材料層7は直接接しない。ここで、絶縁膜9aの材料は、例えば酸化シリコン若しくは窒化シリコン若しくは酸窒化シリコンである。前述したように、ゲートポリシリコン層21pの内側に形成された絶縁膜9aは、ゲートポリシリコン層22pの内側に形成された絶縁膜9aと第3方向に分断されている。本実施の形態では、図15および16を用いて説明した実施の形態と比較して、チャネル層8と相変化材料層7が直接接しないため、選択素子の信頼性を向上することが可能となる。以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。前述の実施の形態では、記憶素子にカルコゲナイド材料を用いた相変化メモリを前提に説明したが、記憶素子の材料は限定されず、相変化メモリに限らず、抵抗変化型メモリReRAMまたは他の抵抗性メモリなど、電流を素子に流すことにより電気的特性が変化する様々な半導体メモリに適用することも可能である。また、前述の実施の形態では、ゲート動作を行なうゲートポリシリコン層及びソースドレイン経路になるチャネルシリコン膜等にポリシリコンを用いることを前提に説明したが、ゲートポリシリコン層及びチャネルシリコン膜の材料は限定されず、ゲート動作を行なうことのできる半導体材料などの導体を適用することによって本発明を実現することができる。さらに、前述の実施の形態では説明を分かり易くするため、ワード線及びビット線という表現を用いたが、両者は一つの縦型チェインメモリを選択するために用いられる選択線であるため、ワード線及びビット線の位置関係等は上下反対となってもよい。"