デジタルデータに基づいて第一アナログ電圧を発生するデジタル/アナログコンバータDAC、前記第一アナログ電圧に基づいて、アナログバッファによって第二アナログ電圧をロードに選択的に出力、または前記アナログバッファを通過することなしに、前記第一アナログ電圧を前記ロードに選択的に出力する出力回路を含む信号駆動回路。前記出力回路は、第一期間の間、前記第二アナログ電圧を出力し、第二期間の間、前記第一アナログ電圧を出力し、前記第一期間は、前記第二期間の前である請求項1に記載の信号駆動回路。前記アナログバッファは、前記出力回路に設置され、DACに接続される請求項2に記載の信号駆動回路。前記出力回路は、前記DACと前記ロードの間に接続された第一経路スイッチング素子、および前記アナログバッファと前記ロードの間に接続された第二経路スイッチング素子を更に含む請求項3に記載の信号駆動回路。前記第一経路スイッチング素子と前記第二経路スイッチング素子は、それぞれ前記第二期間と前記第一期間でオンにされる請求項4に記載の信号駆動回路。前記出力回路は、前記アナログバッファと、前記第一期間前の第三期間の間にプレチャージ/放電をする前記ロードの間に接続されたプレチャージ/放電回路を更に含む請求項4に記載の信号駆動回路。前記アナログバッファは、第四期間の間、前記第一アナログ電圧に基づいて第一電圧を規制する第一ソースフォロワー、第一ソースフォロワーに接続され、前記第一期間の間、前記第一アナログ電圧に基づいて前記第一電圧に実質的に等しい第二電圧を規制するスイッチング回路、前記スイッチング回路に接続され、前記第四期間と第一期間の間に、前記第一電圧と前記第二電圧をそれぞれ受け、前記第一期間の間、前記第二電圧に基づいて前記第二アナログ電圧を前記ロードに出力し、前記第四期間は、前記第一期間の前である第二ソースフォロワーを含む請求項2に記載の信号駆動回路。前記第一ソースフォロワーは、N型ソースフォロワーであり、前記第二ソースフォロワーは、P型ソースフォロワーである請求項7に記載の信号駆動回路。前記第一ソースフォロワーは、P型ソースフォロワーであり、前記第二ソースフォロワーは、N型ソースフォロワーである請求項7に記載の信号駆動回路。前記第一期間の間、前記第一ソースフォロワーは、オフにされ、前記第二ソースフォロワーは、オンにされる請求項7に記載の信号駆動回路。前記第一ソースフォロワーと前記第二ソースフォロワーは、オンにされ、前記第四期間の間、前記スイッチング回路に補償電圧を保存する請求項7に記載の信号駆動回路。前記スイッチング回路は、前記第一期間の間、前記第一アナログ電圧と前記保存された補償電圧に基づいて、前記第二電圧を規制する請求項7に記載の信号駆動回路。第一デジタルデータと第一セットの基準電圧値に基づいて第一アナログ電圧を発生する第一DAC、前記第一アナログ電圧に基づいて、第一アナログバッファによって第二アナログ電圧を第一ロードに選択的に出力、または前記第一アナログバッファを通過することなしに、前記第一アナログ電圧を前記第一ロードに選択的に出力する第一出力回路、第二デジタルデータと第二セットの基準電圧値に基づいて第三アナログ電圧を発生する第二DAC、前記第三アナログ電圧に基づいて、第二アナログバッファによって第四アナログ電圧を第二ロードに選択的に出力、または前記第二アナログバッファを通過することなしに、前記第三アナログ電圧を前記第二ロードに選択的に出力する第二出力回路を含む信号駆動回路。前記第一と第二出力回路は、第一期間の間、前記第二と第四アナログ電圧を出力し、第二期間の間、前記第一と第三アナログ電圧を出力し、前記第一期間は、前記第二期間の前である請求項13に記載の信号駆動回路。前記第一アナログバッファは、前記第一出力回路に設置され、前記第一DACに接続され、前記第二アナログバッファは、前記第二出力回路に設置され、前記第二DACに接続される請求項14に記載の信号駆動回路。前記第一出力回路は、前記第一DACの出力と前記第一ロードの間に接続された第一経路スイッチング素子と、前記第一アナログバッファの出力と前記第一ロードの間に接続された第二経路スイッチング素子を更に含み、前記第二出力回路は、前記第二DACの出力と前記第二ロードの間に接続された第三経路スイッチング素子と、前記第二アナログバッファの出力と前記第二ロードの間に接続された第四経路スイッチング素子を更に含む請求項15に記載の信号駆動回路。前記第一と第三経路スイッチング素子は、前記第二期間の間、オンにされ、前記第二と第四経路スイッチング素子は、前記第一期間の間、オンにされる請求項16に記載の信号駆動回路。前記第一出力回路は、前記第一アナログバッファと、前記第一期間前の第三期間の間にプレチャージ/放電をする前記第一ロードの間に接続された第一プレチャージ/放電回路を更に含み、前記第二出力回路は、前記第二アナログバッファと、前記第三期間の間にプレチャージ/放電をする前記第二ロードの間に接続された第二プレチャージ/放電回路を更に含む請求項16に記載の信号駆動回路。請求項1に記載の信号駆動回路、および前記信号駆動回路に接続され、前記信号駆動回路によって駆動される表示素子を含む電子装置。前記表示素子は、液晶表示素子、プラズマ表示素子、有機発光表示素子、またはCRT素子を含む請求項19に記載の電子装置。前記電子装置は、PDA、表示モニター、ノート型パソコン、タブレット型パソコン、または携帯電話を含む請求項19に記載の電子装置。デジタルデータに基づいて第一アナログ電圧を発生するステップ、前記第一アナログ電圧に基づいてアナログバッファによって第二アナログ電圧を発生するステップ、前記第一アナログ電圧、または前記第二アナログ電圧のどちらかを出力し、駆動電圧として前記ロードに出力するステップを含む信号駆動回路の駆動電圧を出力する方法。前記第二アナログ電圧と前記第一アナログ電圧は、第一期間と第二期間の間、前記ロードにそれぞれ出力され、前記第一期間は、前記第二期間の前である請求項22に記載の方法。本発明は、アナログバッファを通過することなしに、デジタル/アナログコンバータDACから第一アナログ電圧を選択的に出力、または第一アナログ電圧に基づいたアナログバッファによって第二電圧を選択的に出力し、DCオフセットを低減し、正確な出力アナログ電圧値を得る信号駆動回路を提供する広範なコンセプトに導く。もう一つの態様では、本発明は、デジタルデータに基づいて第一アナログ電圧を発生し、出力回路は、第一アナログ電圧に基づいて、アナログバッファによって第二アナログ電圧をロードに選択的に出力、または前記アナログバッファを通過することなしに、第一アナログ電圧をロードに選択的に出力する駆動回路の実施例を挙げる。またもう一つの態様では、本発明は、第一DACが第一デジタルデータと第一セットの電圧値に基づいて第一アナログ電圧を発生し、第一出力回路は、第一アナログ電圧に基づいて、第一アナログバッファによって第二アナログ電圧を第一ロードに選択的に出力、またはアナログバッファを通過することなしに、第一アナログ電圧を第一ロードに選択的に出力する。第二DACが第二デジタルデータと第二セットの電圧値に基づいて第三アナログ電圧を発生し、第二出力回路は、第三アナログ電圧に基づいて、第二アナログバッファによって第四アナログ電圧を第二ロードに選択的に出力、またはアナログバッファを通過することなしに、第二ロードに第三アナログ電圧を選択的に出力する駆動回路の実施例を挙げる。もう一つの態様では、本発明は、上述の信号駆動回路と表示素子は、信号駆動回路に接続され、表示素子は、信号駆動回路によって駆動される。本発明の信号駆動回路によれば、DCオフセットを低減し、正確な出力アナログ電圧値を得る信号駆動回路を提供することができる。本発明についての目的、特徴、長所が一層明確に理解されるよう、以下に実施形態を例示し、図面を参照にしながら、詳細に説明する。図1Aは、本発明の一つの態様に基づいた信号駆動回路の実施例を表している。信号駆動回路300Aは、電圧基準回路12、三つのデジタル/アナログコンバータDAC14R、14Gと、14Bと、三つの出力回路16R、16Gと、16Bを含む。信号駆動回路300Aは、例えば、液晶ディスプレイシステムなどの表示システムのソースドライバ、またはデータドライバの一部であることができる。図1Aに示すように、DAC14R、14Gと、14Bは、電圧基準回路12から提供されたアナログ基準電圧値V0、V1、...、V61、V62と、V63に接続される。この場合、三つのDACは、抵抗DACresistiveDACであることができ、電圧基準回路12は、抵抗ストリングR-stringであることができる。DAC14Rは、基準電圧値V0~V63と、デジタルデータR0~R5に接続され、それに基づいてアナログ電圧VAR1を出力回路16Rに発生する。DAC14Gは、基準電圧値GV0~GV63と、デジタルデータG0~G5に接続され、それに基づいてアナログ電圧VAG1を出力回路16Gに発生する。DAC14Bは、基準電圧値V0~V63と、デジタルデータB0~B5に接続され、それに基づいてアナログ電圧VAB1を出力回路16Bに発生する。出力回路16R、16Gと、16Bは、DAC14R、14Gと、14Bと対応するロード17R、17Gと、17Bの間に接続され、アナログ電圧VAR1、VAG1と、VAB1に基づいて、電圧を対応するロードに出力する。出力回路16Rは、三つのスイッチング素子SWR1~SWR3と、アナログバッファ18Rを含む。スイッチング素子SWR1は、接点N1Rと、例えば、図3の電圧VeeまたはVddに接続され、スイッチング素子SWR2は、接点N1Rと、アナログバッファ18Rの出力の間に接続される。本発明のこの実施例では、電圧Veeは、接地電圧に隣接する適当な電圧であることができ、電圧Vddは、例えば、図3Aに示す電圧VeeまたはVddに隣接する適当な電圧であることができる。スイッチング素子SWR3は、DAC14Rとロード17Rの間に接続され、アナログバッファ18Rは、スイッチング素子SWR2とDAC14Rの出力の間に接続される。アナログバッファ18Rは、スイッチング素子SWR2がオンにされた時、DAC14Rの駆動能力を上げるために、アナログ電圧VAR1に基づいてアナログ電圧VAR2を発生する。出力回路16Gは、三つのスイッチング素子SWG1~SWG3と、アナログバッファ18Gを含む。スイッチング素子SWG1は、接点N1Gと、電圧VeeまたはVddに接続され、スイッチング素子SWG2は、接点N1Gと、アナログバッファ18Gの出力の間に接続される。スイッチング素子SWG3は、DAC14Gとロード17Gの間に接続され、アナログバッファ18Gは、スイッチング素子SWG2とDAC14Gの出力の間に接続される。アナログバッファ18Gは、スイッチング素子SWG2がオンにされた時、DAC14Gの駆動能力を上げるために、アナログ電圧VAG1に基づいてアナログ電圧VAG2を発生する。出力回路16Bは、三つのスイッチング素子SWB1~SWB3と、アナログバッファ18Bを含む。スイッチング素子SWB1は、接点N1Bと、電圧VeeまたはVddに接続され、スイッチング素子SWB2は、接点N1Bと、アナログバッファ18Bの出力の間に接続される。スイッチング素子SWB3は、DAC14Bとロード17Bの間に接続され、アナログバッファ18Bは、スイッチング素子SWB2とDAC14Bの出力の間に接続される。アナログバッファ18Bは、スイッチング素子SWB2がオンにされた時、DAC14Bの駆動能力を上げるために、アナログ電圧VAB1に基づいてアナログ電圧VAB2を発生する。コントローラ50は、各種のスイッチのスイッチングを制御する。コントローラ50は、電子装置図7に含まれているタイミングコントローラ510の一部であることができ、または制御信号CS1は、電子装置図7に含まれているタイミングコントローラ510によって提供されることができる。この実施例では、スイッチング素子SWR1、SWG1とSWB1は、選択可能であり、対応するアナログバッファ18R、18Gと、18Bに基づいて省くことができる。図2は、本実施例に基づいた信号駆動回路300Aと300Bのタイミング図である。この時間間隔では、各種のスイッチは、コントローラ50によって制御され、下記のように機能する。時間間隔PD1の間、スイッチング素子SWR1、SWG1と、SWB1以外の全てのスイッチはオフにされ、前サイクルからの接点N1R、R1Gと、N1Bにある電圧は、電圧Veeに放電、または電圧Vddにプレチャージされる。実施例では、時間間隔PD1は、選択可能であり、対応するアナログバッファ18R、18Gと、18Bに基づいて省くことができる。時間間隔PD2の間、スイッチング素子SWR2、SWG2とSWB2以外の全てのスイッチはオフにされ、アナログバッファ18R、18Gと、18Bは、対応するDAC14R、14Gと、14Bと、対応するロード17R、17Gと、17Bの間に接続され、それぞれDAC14R、14Gと、14Bの駆動能力を上げる。同時に、アナログバッファ18R、18Gと、18Bは、DAC14R、14Gと、14Bからのアナログ電圧VAR1、VAG1と、VAB1にそれぞれ基づいて、ロード17R、17Gと、17Bにアナログ電圧VAR2、VAG2と、VAB2を発生する。この実施例では、アナログバッファ18R、18Gと、18Bによって発生された電圧VAR2、VAG2と、VAB2は、DAC14R、14Gと、14Bからの電圧VAR1、VAG1と、VAB1にそれぞれ基本的に同じである。時間間隔PD3の間、スイッチング素子SWR3、SWG3とSWB3以外の全てのスイッチはオフにされ、DAC14R、14Gと、14Bからのアナログ電圧VAR1、VAG1と、VAB1は、アナログバッファによって引き起こされるDCオフセット電圧なしに、ロード17R、17Gと、17Bにそれぞれ出力され、よって、アナログ出力電圧値の正確さを増加させる。図1Bは、信号駆動回路の各種の実施例を表している。図1Bに示す信号駆動回路300Bは、電圧基準回路12を除いて、図1Aの回路に似ている。図1Bに示すように、信号駆動回路300Aの電圧基準回路12と異なり、電圧基準回路12は、基準電圧RV0~RV63、GV0~GV63と、BV0~BV63をDAC14R、14Gと、14Bにそれぞれ供給する。DAC14Rは、基準電圧値RV0~RV63と、デジタルデータR0~R5に接続され、それに基づいてアナログ電圧VAR1を出力回路16Rに発生する。DAC14Gは、基準電圧値GV0~GV63と、デジタルデータG0~G5に接続され、それに基づいてアナログ電圧VAG1を出力回路16Gに発生する。DAC14Bは、基準電圧値BV0~BV63と、デジタルデータB0~B5に接続され、それに基づいてアナログ電圧VAB1を出力回路16Bに発生する。つまり、DAC14R、14Gと、14Bは、ガンマ補正のために、異なるセットの基準電圧に基づいて、アナログ電圧VAR1、VAG1と、VAB1を発生する。信号駆動回路300Bは、例えば、OLEDディスプレイシステムのソースドライバ、またはデータドライバの一部であることができ、電圧基準回路12は、三つの抵抗ストリングであることができる。図1Bに示す出力回路16R~16Bの動作は、図1Aに示されたのと似ており、よって、簡素化のために省かれる。図3Aは、本発明の一つの様態に基づいたアナログバッファの実施例を表している。アナログバッファ18は、第一ソースフォロワー10A、スイッチング回路20Aと、第二ソースフォロワー30Aを含む。図3Aに示すように、第一ソースフォロワー10Aは、電圧VddとVeeの間に接続されたP型ソースフォロワーである。第一ソースフォロワー10Aは、二つのトランジスタM1とM2、三つのスイッチング素子S1A、S1Bと、S3A、コンデンサC1と、バイアス電圧VaによってバイアスをかけられたトランジスタM4を含む。スイッチング回路20Aは、第一と第二ソースフォロワー10Aと30Aの間に接続される。スイッチング回路20Aは、三つのスイッチング素子S3B、S3Cと、S4Aと、コンデンサC2を含む。第二ソースフォロワー30Aは、N型ソースフォロワーであり、スイッチング回路20Aに接続される。第二ソースフォロワー30Aは、トランジスタM3、スイッチング素子S2と、バイアス電圧VaによってバイアスをかけられたトランジスタM5を含む。この実施例では、トランジスタM5によって供給された電流は、トランジスタM4によって提供されたN倍timesであることができ、駆動能力を増加する。コントローラ50も各種のスイッチのスイッチングを制御する。コントローラ50は、電子装置図7に含まれているタイミングコントローラ510の一部であることができ、または制御信号CS1は、電子装置図7に含まれているタイミングコントローラ510によって提供されることができる。図4は、図3Aに示されたアナログバッファ18を用いた信号駆動回路300Aのタイミング図を表している。図1Aと3Aを参照ください。各種のスイッチは、コントローラ50によって制御され、下記のように機能する。時間間隔t1-t2PD1の間、図1Aに示された出力回路16R、16Gと、16Bのスイッチング素子SWR1、SWG1と、SWB1以外の全てのスイッチはオフにされ、図3Aに示された各アナログバッファ18R、18Gと、18Bのスイッチング素子S1AとS1Bは、オンにされる。スイッチング素子SWR1、SWG1とSWB1をオンにするために、前サイクルからの接点N1R、R1Gと、N1Bにある電圧は、電圧Veeに放電される。また、各アナログバッファ18R、18Gと、18Bのスイッチング素子S1AとS1Bがオンにされることから、電圧はコンデンサC1に保存され、トランジスタM2をオンにする。時間間隔t2-t3の間、出力回路16R、16Gと、16Bのスイッチング素子SWR1、SWG1とSWB1と、スイッチング素子S1AとS1Bは、はオフにされる。トランジスタM2は、コンデンサC1に保存された電圧により、オンのままである。時間間隔t3-t4PD4の間、各アナログバッファのスイッチング素子S2、S3A、S3Bと、S3Cは、オンにされ、第一と第二ソースフォロワー10Aと30Aの両方が有効にされる。よって、第一ソースフォロワー10Aは、アナログバッファ18Rの接点N1のVAR1|Vgsp|の電圧を規制する。続いて接点N2は、VAR1|Vgsp|の電圧に充電され、|Vgsn|の電圧は、コンデンサC2に保存される。同じように、第一ソースフォロワー10Aは、アナログバッファ18Gの接点N1のVAG1|Vgsp|の電圧を規制する。続いて接点N2は、VAG1|Vgsp|の電圧に充電され、|Vgsn|の電圧は、コンデンサC2に保存される。同じように、第一ソースフォロワー10Aは、アナログバッファ18Bの接点N1のVAB1|Vgsp|の電圧を規制する。続いて接点N2は、VAB1|Vgsp|の電圧に充電され、|Vgsn|の電圧は、コンデンサC2に保存される。この実施例では、トランジスタM1とM3のVgsは、M1とM3のサイズを調整することで標準化|Vgsp|=|Vgsn|される。時間間隔t4-t5では、各アナログバッファのスイッチング素子S3A、S3Bと、S3Cは、オフにされ、第一ソースフォロワー10Aは、電力を保存できない。時間間隔t5-t6PD2では、スイッチング素子S4Aは、オンにされ、アナログバッファ18Rの第二ソースフォロワー30Aは、スイッチング素子S4AとコンデンサC2に保存された電圧|Vgsn|からの入力電圧に基づいて、入力電圧VAR1と同じ電圧VAR2を出力する。トランジスタM3によって規制された出力電圧VAR2は、トランジスタM3の|Vgsn|がコンデンサC2に保存された電圧によって補われるため、入力電圧VAR1と同じである。同じように、アナログバッファ18Gの第二ソースフォロワー30Aも電圧VAG1と同じ電圧VAG2を出力し、アナログバッファ18Bの第二ソースフォロワー30Aも電圧VAB1と同じ電圧VAB2を出力する。同じ時間間隔では、スイッチング素子SWR2、SWG2とSWB2は、オンにされ、電圧VAR2、VAG2と、VAB2がロード17R、17Gと、17Bにそれぞれ出力される。時間間隔t6-t7の間、スイッチング素子S2とS4Aは、オフにされ、各アナログバッファ18R、18Gと、18Bの第二ソースフォロワー30Aは、電力を保存できない。時間間隔t7-t8PD3の間、図1Aに示された出力回路16R、16Gと、16Bのスイッチング素子SWR3、SWG3とSWB3以外の全てのスイッチはオフにされ、DAC14R、14Gと、14Bからのアナログ電圧VAR1、VAG1と、VAB1は、アナログバッファによって引き起こされるDCオフセット電圧なしに、ロード17R、17Gと、17Bにそれぞれ出力され、よって、アナログ出力電圧値の正確さを増加させる。上述のサイクルは、図4のタイミング図に基づいて、t1からt8まで繰り返す。図3Bは、アナログバッファのもう一つの実施例を表している。アナログバッファ18は、第一ソースフォロワー10A’、スイッチング回路20A’と、第二ソースフォロワー30A’を含む。図3Bに示すように、前実施例と異なり、第一ソースフォロワー10A’は、電圧VddとVeeの間に接続されたN型ソースフォロワーである。第二ソースフォロワー30A’は、スイッチング回路20A’に接続されたP型ソースフォロワーである。第一ソースフォロワー10A’は、二つのトランジスタM1とM2、三つのスイッチング素子S1A、S1Bと、S3A、コンデンサC1と、バイアス電圧VaによってバイアスをかけられたトランジスタM4を含む。スイッチング回路20A’は、第一と第二ソースフォロワー10A’と30A’の間に接続される。スイッチング回路20A’は、三つのスイッチング素子S3B、S3Cと、S4Aと、コンデンサC2を含む。第二ソースフォロワー30A’は、P型ソースフォロワーであり、スイッチング回路20A’に接続される。第二ソースフォロワー30A’は、トランジスタM3、スイッチング素子S2と、バイアス電圧VaによってバイアスをかけられたトランジスタM5を含む。この実施例では、トランジスタM5によって供給された電流は、トランジスタM4によって提供されたN倍timesであることができ、駆動能力を増加する。図4もまた、図3Bに示された三つのアナログバッファ18を用いた信号駆動回路300Aのタイミング図を表している。時間間隔t1-t2の間、図1Aに示された出力回路16R、16Gと、16Bのスイッチング素子SWR1、SWG1と、SWB1と、図3Aに示された各アナログバッファ18R、18Gと、18Bのスイッチング素子S1AとS1B以外の全てのスイッチはオフにされる。スイッチング素子SWR1、SWG1とSWB1をオンにするために、前サイクルからの接点N1R、R1Gと、N1Bにある電圧は、電圧Veeに放電される。また、各アナログバッファ18R、18Gと、18Bのスイッチング素子S1AとS1Bがオンにされることから、電圧はコンデンサC1に保存され、トランジスタM2をオンにする。時間間隔t1-t2の間、出力回路16R、16Gと、16Bのスイッチング素子SWR1、SWG1とSWB1と、スイッチング素子S1AとS1Bは、はオフにされる。トランジスタM2は、コンデンサC1に保存された電圧により、オンのままである。時間間隔t3-t4PD4の間、各アナログバッファのスイッチング素子S2、S3A、S3Bと、S3Cは、オンにされ、第一と第二ソースフォロワー10A’と30A’の両方が有効にされる。よって、第一ソースフォロワー10A’は、接点N4のVAR1-|Vgsn|の電圧を規制する。続いて接点N5は、スイッチング素子S3Bのオンにより、VAR1-|Vgsn|の電圧に充電され、|Vgsp|の電圧は、コンデンサC2に保存される。同じように、第一ソースフォロワー10A’は、アナログバッファ18Gの接点N4のVAG1-|Vgsn|の電圧を規制する。続いて接点N5は、VAG1-|Vgsn|の電圧に充電され、|Vgsp|の電圧は、コンデンサC2に保存される。同じように、第一ソースフォロワー10A’は、アナログバッファ18Bの接点N4のVAB1-|Vgsn|の電圧を規制する。続いて接点N5は、VAB1-|Vgsn|の電圧に充電され、|Vgsp|の電圧は、コンデンサC2に保存される。この実施例では、トランジスタM1とM3のVgsは、M1とM3のサイズを調整することで標準化|Vgsp|=|Vgsn|される。時間間隔t4-t5では、各アナログバッファのスイッチング素子S3A、S3Bと、S3Cは、オフにされ、第一ソースフォロワー10A’は、電力を保存できない。時間間隔t5-t6PD2では、スイッチング素子S4AとS4Bは、オンにされ、アナログバッファ18Rの第二ソースフォロワー30A’は、スイッチング素子S4AとコンデンサC2からの入力電圧に基づいて、入力電圧VAR1と同じ電圧VAR2を出力する。トランジスタM3によって規制された出力電圧VAR2は、トランジスタM3の|Vgsp|がコンデンサC2に保存された電圧によって補われることができるため、入力電圧VAR1と同じである。同じように、アナログバッファ18Gの第二ソースフォロワー30A’も電圧VAG1と同じ電圧VAG2を出力し、アナログバッファ18Bの第二ソースフォロワー30A’も電圧VAB1と同じ電圧VAB2を出力する。同じ時間間隔では、スイッチング素子SWR2、SWG2とSWB2は、オンにされ、電圧VAR2、VAG2と、VAB2がロード17R、17Gと、17Bにそれぞれ出力される。時間間隔t6-t7の間、スイッチング素子S2とS4Aは、オフにされ、各アナログバッファ18R、18Gと、18Bの第二ソースフォロワー30A’は、電力を保存できない。時間間隔t7-t8PD3の間、図1Aに示された出力回路16R、16Gと、16Bのスイッチング素子SWR3、SWG3とSWB3以外の全てのスイッチは、オフにされ、DAC14R、14Gと、14Bからのアナログ電圧VAR1、VAG1と、VAB1は、アナログバッファからのDCオフセット電圧なしに、ロード17R、17Gと、17Bにそれぞれ出力され、よって、アナログ出力電圧値の正確さを増加させる。図5Aは、図3Aと3Bの実施例のシミュレーションに基づいた出力回路の入力電圧Vinと、スイッチング素子SWR2、SWG2とSWB2をオンにした後のDCオフセット電圧間の関係を表している。この期間PD2の間、信号駆動回路は、アナログバッファを用いてアナログ電圧を対応するロードに出力し、低いDCオフセット電圧でDACの駆動能力を高める。図5Aに示すように、実施例のアナログバッファのDCオフセット電圧は、10mVより低く、出力回路の入力電圧Vinは、DAC14R、14G、または14Bの出力電圧VAR1、VAG1、またはVAB1である。図5Bは、図3Aと3Bの実施例のシミュレーションに基づいた出力回路の入力電圧Vinと、スイッチング素子SWR3、SWG3とSWB3をオンにした後のDCオフセット電圧間の関係を表している。この期間PD2では、信号駆動回路は、アナログバッファからのDCオフセット電圧なしに、DACからのアナログ電圧を対応するロードに直接出力する。よって、アナログ出力電圧値の正確さを増加させる。図5Bに示すように、実施例の出力回路のDCオフセット電圧は、01mVより低く、入力電圧Vinは、DAC14R、14G、または14Bの出力電圧VAR1、VAG1、またはVAB1である。本発明の実施例の信号駆動回路が順にアナログバッファを通って、DACからのアナログ電圧を対応するロードに直接出力することから、駆動能力とアナログ出力電圧値の正確さを同時に高める。図6は、本発明の各種の実施例に基づいたドライバ450の概略図である。図6に示すように、ドライバ450は、シフトレジスタ310、サンプリング回路320、ラッチ回路330、図1A、または1Bに示された複数のDAC14を含むデジタル/アナログ変換回路340と、図1A、または1Bに示された複数の出力回路16を含む出力段階350を含むことができる。シフトレジスタ310は、表示パネル未表示の画素列の数に等しい複数の段階を有する。サンプリング回路320は、シフトレジスタ310から連続的に出力するサンプリングパルスと同期するデータバス未表示のデータをサンプリングする。ラッチ回路330は、水平期間の間、サンプリングされたデータを保持し、ラッチする。DAC340は、ラッチされたデータをアナログ信号に変換する。出力段階350は、デジタル/アナログ変換回路340からのアナログ信号に基づいて表示パネル未表示の画素列を駆動し、外部コントローラからの信号を制御する。ドライバ450は、例えば、液晶ディスプレイシステムなどのディスプレイシステムのソースドライバ、またはデータドライバであることができる。図7は、上述の駆動回路300を用いた電子装置600を概略的に表している。表示パネル400は、液晶表示素子、プラズマ表示素子、有機発光表示素子、またはCRT素子であることができる。電子装置600は、例えば、PDA、ノート型パソコン、タブレット型パソコン、携帯電話、または表示モニター装置などであることができる。通常、電子装置600は、ハウジング500、タイミングコントローラ510、表示パネル400と、駆動回路300などを含む。また、タイミングコントローラ510は、信号駆動回路に動作可能に接続され、制御信号を駆動回路300に供給する。駆動回路300は、表示パネル400に動作可能に接続され、アナログ電圧を提供し、表示パネル400を駆動する。表示パネル400は、画像を表示する。以上、本発明の好適な実施例を例示したが、これは本発明を限定するものではなく、本発明の精神及び範囲を逸脱しない限りにおいては、当業者であれば行い得る少々の変更や修飾を付加することは可能である。従って、本発明が保護を請求する範囲は、特許請求の範囲を基準とする。