"アンチヒューズを含む複数のメモリセルを有し、前記アンチヒューズは、第1の導電層と、前記第1の導電層上に中間層と、前記中間層上に第2の導電層と、を有し、前記中間層は、絶縁層と半導体層との積層であり、前記絶縁層は、1.2×1021atoms/cm3以上3.4×1021atoms/cm3以下の水素を含む酸化窒化シリコン膜であることを特徴とする半導体装置。アンチヒューズを含む複数のメモリセルを有するメモリ部と、前記メモリ部と接続される半導体集積回路部と、前記半導体集積回路部に接続されたアンテナ部と、前記メモリ部、前記半導体集積回路部及び前記アンテナ部を含んだ構成を挟持する第1の絶縁体及び第2の絶縁体と、を有し、前記アンチヒューズは、第1の導電層と、前記第1の導電層上に中間層と、前記中間層上に第2の導電層と、を有し、前記中間層は、絶縁層と半導体層との積層であり、前記絶縁層は、1.2×1021atoms/cm3以上3.4×1021atoms/cm3以下の水素を含む酸化窒化シリコン膜であることを特徴とする半導体装置。請求項1または2において、前記絶縁層は、3.2×1020atoms/cm3以上2.2×1021atoms/cm3以下の窒素を含む酸化窒化シリコン膜であることを特徴とする半導体装置。請求項1乃至3のいずれか一項において、前記半導体層は、非晶質シリコン膜であることを特徴とする半導体装置。請求項1乃至4のいずれか一項において、前記第1の導電層は窒化タンタル膜とタングステン膜との積層であり、前記中間層と接する層は、タングステン膜で形成されていることを特徴とする半導体装置。請求項1乃至5のいずれか一項において、前記第2の導電層はチタン膜とアルミニウム膜からなる積層であり、前記中間層と接する層は、チタン膜で形成されていることを特徴とする半導体装置。請求項2乃至6のいずれか一項において、前記半導体集積回路部は、前記アンテナ部を介して外部機器と無線通信を行うことを特徴とする半導体装置。請求項2乃至7のいずれか一項において、前記第1の絶縁体及び前記第2の絶縁体は、繊維体に有機樹脂を含浸した構造体であること特徴とする半導体装置。アンチヒューズを含む複数のメモリセルを有し、前記アンチヒューズは、第1の導電層と、前記第1の導電層上に中間層と、前記中間層上に第2の導電層と、を有し、前記中間層は、絶縁層と半導体層との積層であり、前記絶縁層は、3.2×1020atoms/cm3以上2.2×1021atoms/cm3以下の窒素を含む酸化窒化シリコン膜であることを特徴とする半導体装置。アンチヒューズを含む複数のメモリセルを有するメモリ部と、前記メモリ部と接続される半導体集積回路部と、前記半導体集積回路部に接続されたアンテナ部と、前記メモリ部、前記半導体集積回路部及び前記アンテナ部を含んだ構成を挟持する第1の絶縁体及び第2の絶縁体と、を有し、前記アンチヒューズは、第1の導電層と、前記第1の導電層上に中間層と、前記中間層上に第2の導電層と、を有し、前記中間層は、絶縁層と半導体層との積層であり、前記絶縁層は、3.2×1020atoms/cm3以上2.2×1021atoms/cm3以下の窒素を含む酸化窒化シリコン膜であることを特徴とする半導体装置。請求項9乃至10のいずれか一項において、前記半導体層は、非晶質シリコン膜であることを特徴とする半導体装置。請求項9乃至11のいずれか一項において、前記第1の導電層は窒化タンタル膜とタングステン膜の積層であり、前記中間層と接する層は、タングステン膜で形成されていることを特徴とする半導体装置。請求項9乃至12のいずれか一項において、前記第2の導電層はチタン膜とアルミニウム膜からなる積層であり、前記中間層と接する層は、チタン膜で形成されていることを特徴とする半導体装置。請求項9乃至13のいずれか一項において、前記半導体集積回路部は、前記アンテナ部を介して外部機器と無線通信を行うことを特徴とする半導体装置。請求項9乃至14のいずれか一項において、前記第1の絶縁体及び前記第2の絶縁体は、繊維体に有機樹脂を含浸した構造体であること特徴とする半導体装置。基板上に金属層を形成し、前記金属層上に金属酸化物層を形成し、前記金属酸化物層上に第1の絶縁層を形成し、前記第1の絶縁層上に半導体層を形成し、前記半導体層上にゲート絶縁層を形成し、前記ゲート絶縁層上にゲート電極及び第1の電極を形成し、前記ゲート絶縁層、前記ゲート電極及び前記第1の電極上に第2の絶縁層を形成し、前記第2の絶縁層に前記第1の電極まで到達する開口部を形成し、前記第1の電極上に中間層を形成し、前記ゲート絶縁層に前記半導体層まで到達する開口部を形成し、前記半導体層と接するソース電極及びドレイン電極と、前記中間層と接する第2の電極と、を形成して半導体集積回路部とメモリ部を形成し、前記半導体集積回路部及び前記メモリ部上に第3の絶縁層を形成し、前記第3の絶縁層上にアンテナ部を形成し、前記半導体集積回路部、前記メモリ部及び前記アンテナ部を前記金属酸化物層と前記第1の絶縁層の界面、または前記金属層と前記金属酸化物層の界面を境に剥離して第1の絶縁体に転置し、前記半導体集積回路部、前記メモリ部及び前記アンテナ部を前記第1の絶縁体との間で挟持する様に第2の絶縁体を接着することを特徴とする半導体装置の作製方法。請求項16において、前記中間層は、酸化窒化シリコン膜と非晶質シリコン膜との積層で形成することを特徴とする半導体装置の作製方法。請求項17において、前記酸化窒化シリコン膜は、シラン、一酸化二窒素、及びアンモニアを含む原料ガスを用いてプラズマCVD法で形成することを特徴とする半導体装置の作製方法。請求項18において、前記原料ガスは、総流量に対して、1.6以上11.1以下の範囲でアンモニアを含むことを特徴とする半導体装置の作製方法。上述した様に、半導体もしくは絶縁体、またはそれらの積層体を上下の電極で挟む様に構成されるアンチヒューズは、様々な材料及び構造が提案されており、信頼性の向上と書き込み電圧の低下低消費電力化が望まれている。本発明の一態様は、書き込み、及び読み出しにおいて信頼性が高く、低電圧で書き込みのできる構造を有したアンチヒューズを含む半導体装置を提供することを目的の一つとする。また、上記アンチヒューズを含む半導体装置の作製方法を提供することを目的の一つとする。本明細書で開示する本発明の一態様は、メモリ素子にアンチヒューズを用いた半導体装置、及びその作製方法に関するものであり、アンチヒューズが有する一対の導電層の間の層を組成が限定された絶縁層、及び半導体層で形成することにより、アンチヒューズに対して低電圧での書き込みを可能とするものである。本明細書で開示する本発明の一態様は、アンチヒューズを含む複数のメモリセルを有し、アンチヒューズは、第1の導電層と、第1の導電層上に中間層と、中間層上に第2の導電層と、を有し、中間層は、絶縁層と半導体層との積層であり、絶縁層は、1.2×1021atoms/cm3以上3.4×1021atoms/cm3以下の水素を含む酸化窒化シリコン膜であることを特徴とする半導体装置である。また、本明細書で開示する本発明の他の一態様は、アンチヒューズを含む複数のメモリセルを有するメモリ部と、メモリ部と接続される半導体集積回路部と、半導体集積回路部に接続されたアンテナ部と、メモリ部、半導体集積回路部及びアンテナ部を含んだ構成を挟持する第1の絶縁体及び第2の絶縁体と、を有し、アンチヒューズは、第1の導電層と、第1の導電層上に中間層と、中間層上に第2の導電層と、を有し、中間層は、絶縁層と半導体層との積層であり、絶縁層は、1.2×1021atoms/cm3以上3.4×1021atoms/cm3以下の水素を含む酸化窒化シリコン膜であることを特徴とする半導体装置である。上記絶縁層は、3.2×1020atoms/cm3以上2.2×1021atoms/cm3以下の窒素が含まれていても良い。また、本明細書で開示する本発明の他の一態様は、アンチヒューズを含む複数のメモリセルを有し、アンチヒューズは、第1の導電層と、第1の導電層上に中間層と、中間層上に第2の導電層と、を有し、中間層は、絶縁層と半導体層との積層であり、絶縁層は、3.2×1020atoms/cm3以上2.2×1021atoms/cm3以下の窒素を含む酸化窒化シリコン膜であることを特徴とする半導体装置である。また、本明細書で開示する本発明の他の一態様は、アンチヒューズを含む複数のメモリセルを有するメモリ部と、メモリ部と接続される半導体集積回路部と、半導体集積回路部に接続されたアンテナ部と、メモリ部、半導体集積回路部及びアンテナ部を含んだ構成を挟持する第1の絶縁体及び第2の絶縁体と、を有し、アンチヒューズは、第1の導電層と、第1の導電層上に中間層と、中間層上に第2の導電層と、を有し、中間層は、絶縁層と半導体層との積層であり、絶縁層は、3.2×1020atoms/cm3以上2.2×1021atoms/cm3以下の窒素を含む酸化窒化シリコン膜であることを特徴とする半導体装置である。本発明の一態様におけるアンチヒューズの構造は、第1の導電層、第2の導電層、及び第1の導電層と第2の導電層に挟まれた中間層を有し、中間層は、絶縁層と半導体層との積層となっている。また、中間層は、基板側から絶縁層、半導体層の順で構成されるものと、半導体層、絶縁層の順で構成される2種類の構造があり、いずれも本発明に含まれる構造である。中間層に用いる半導体層は、シリコンまたはゲルマニウムを主成分とする半導体で形成することができる。例えば、シリコンを主成分とする半導体としては、シリコン及びSixGe1-x、0.5≦x<1、xは0.5以上で、1より小さい値等がある。ゲルマニウムを主成分とする半導体としては、ゲルマニウム及びSixGe1-x、0<x≦0.5、xは0より大きく、0.5以下の値等がある。該半導体層には、非晶質、微結晶、多結晶等の非単結晶の相構造を持つものを用いることができる。該半導体層の厚さは、5nm以上200nm以下とすることができる。好ましい厚さは10nm以上100nm以下であり、より好ましくは10nm以上55nm以下である。中間層に用いる絶縁層は、シリコン、ゲルマニウム、シリコンゲルマニウム等の半導体の酸化物、または金属の酸化物で形成することができる。また、酸化物の他、窒化物、及び酸化窒化物で形成することができ、特に酸化窒化物で形成することが好ましい。この絶縁層の厚さは、1nm以上20nm以下とすることができる。より好ましい厚さは1nm以上15nm以下である。アンチヒューズが有する一対の導電層は、アルミニウム、チタン、タングステン、ニッケル、クロム、モリブデン、タンタル、コバルト、ジルコニウム、バナジウム、パラジウム、ハフニウム、白金、鉄等、これらの金属元素の単体、窒化物、合金、またはそれらの積層で形成することができる。半導体集積回路部、メモリ部及びアンテナ部は、有機樹脂を含浸した構造体である第1の絶縁体及び第2の絶縁体で挟持された構造を有しており、アンテナ部を介して外部機器と無線通信を行うことができる。また、本明細書で開示する本発明の他の一態様は、基板上に金属層を形成し、金属層上に金属酸化物層を形成し、金属酸化物層上に第1の絶縁層を形成し、第1の絶縁層上に半導体層を形成し、半導体層上にゲート絶縁層を形成し、ゲート絶縁層上にゲート電極及び第1の電極を形成し、ゲート絶縁層、ゲート電極及び第1の電極上に第2の絶縁層を形成し、第2の絶縁層に第1の電極まで到達する開口部を形成し、第1の電極上に中間層を形成し、ゲート絶縁層に半導体層まで到達する開口部を形成し、半導体層と接するソース電極及びドレイン電極と、中間層と接する第2の電極と、を形成して半導体集積回路部とメモリ部を形成し、半導体集積回路部及びメモリ部上に第3の絶縁層を形成し、第3の絶縁層上にアンテナを形成してアンテナ部を形成し、半導体集積回路部、メモリ部及びアンテナ部を金属酸化物層と第1の絶縁層の界面、または金属層と金属酸化物層の界面を境に剥離して第1の絶縁体に転置し、半導体集積回路部、メモリ部及びアンテナ部を第1の絶縁体との間で挟持する様に第2の絶縁体を接着することを特徴とする半導体装置の作製方法である。上記の中間層は、前述した絶縁層及び半導体層との積層で形成することができ、絶縁層には酸化窒化シリコン膜、半導体層には非晶質シリコン膜を用いることが好ましい。上記絶縁層の成膜には、プラズマCVD法を用いることが好ましく、原料ガスにはシラン、一酸化二窒素、及びアンモニアを用いることが好ましい。また、原料ガスは、総流量に対して、1.6以上11.1以下の範囲でアンモニアを含むことが好ましい。本発明の一態様によれば、書き込み、及び読み出しにおいて信頼性が高く、かつ低電圧で書き込みのできるアンチヒューズを提供することができる。また、書き込みの低電圧化に伴って、回路設計の自由度が増し、半導体装置全体の低消費電力化を行うことができる。以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分または同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。実施の形態1図1を用いて、本実施の形態では、アンチヒューズの構成を説明する。合わせて、アンチヒューズの作製方法を説明する。図1は、アンチヒューズの断面図である。図1に示す様に、アンチヒューズは、第1の導電層11、第2の導電層12、第1の導電層11と第2の導電層12の間に、半導体層13と絶縁層14が積層された中間層21を有する。以下の説明において、アンチヒューズの2つの導電層の間の層を中間層ということとする。図1Aの中間層21は、第1の導電層11側から、絶縁層14、半導体層13の順に積層されているが、図1Bの様に半導体層13、絶縁層14の順で積層してもよい。図1のアンチヒューズの書き込みは、第1の導電層11と第2の導電層12の間に電圧を印加することで行う。電圧を印加することにより、中間層21の抵抗が下がり、第1の導電層11と第2の導電層12が導通状態になる。半導体層13は、単層に限らず、異なる半導体材料の積層でもよい。半導体層13を形成する半導体材料には、シリコンまたはゲルマニウムを主成分とする材料を用いることができる。シリコンを主成分とする材料としては、シリコンSi、シリコンゲルマニウムSixGe1-x、0.5≦x<1、xは0.5以上で、1より小さい値、炭化シリコンSiC等がある。また、ゲルマニウムを主成分とする材料には、ゲルマニウムGe、シリコンゲルマニウムSixGe1-x、0<x≦0.5、xは0より大きく、0.5以下の値等がある。また、半導体層13を形成するシリコンまたはゲルマニウムを主成分とする半導体の結晶構造は非単結晶構造であり、リーク電流を抑えるために電気伝導度の小さい非晶質のものを用いることが好ましい。ただし、微結晶または多結晶を用いることもできる。半導体層13は、CVD法やスパッタ法で形成することができる。シリコン膜をCVD法で形成する場合は、シランSiH4またはジシランSi2H6を原料ガスに用いればよい。ゲルマニウム膜をCVD法で形成する場合は、ゲルマンGeH4を原料ガスに用いればよい。シリコンゲルマニウム膜を形成する場合は、SiH4またはSi2H6、及びGeH4を原料ガスに用いればよい。原料ガスの比率を変えることで、シリコンゲルマニウム膜に含まれるSi、Geの組成比を調節することができる。また、スパッタ法で、シリコン膜、ゲルマニウム膜、またはシリコンゲルマニウム膜を形成する場合は、形成したい材料のターゲットを用いれば良い。例えば、シリコン膜を形成する場合は、単結晶シリコンや多結晶シリコンのターゲットを用いることができる。半導体層13は、5nm以上200nm以下の厚さで形成することができ、10nm以上100nm以下が好ましく、10nm以上55nm以下がより好ましい。絶縁層14は、半導体層13よりも抵抗値が高い層として形成される。絶縁層14は、単層に限らず、異なる絶縁材料の積層でもよい。絶縁層14に用いることができる絶縁材料には、例えば、上記のシリコンまたはゲルマニウムを主成分とする半導体の酸化物、窒化物、及び酸化窒化物がある。具体的には、酸化シリコンSiOx、窒化シリコンSiNx、酸化窒化シリコンSiOxNy、酸化ゲルマニウムGeOx、窒化ゲルマニウムGeNx、酸化窒化ゲルマニウムGeOxNy、酸化シリコンゲルマニウムSiGexOy、窒化シリコンゲルマニウムSiGexNy、酸化窒化シリコンゲルマニウムSiGexOyNz等がある。これらの絶縁材料の膜は、CVD法、スパッタ法、ALDAtomicLayerDeposition、原子層堆積法等で形成することができる。また、半導体層13の上面に酸化処理、窒化処理、または酸化窒化処理を行うことでも形成できる。酸化処理または窒化処理の一例には、プラズマ中で生成した酸素ラジカルまたは窒素ラジカルを用いる方法がある。また、酸素または窒素を含む雰囲気での加熱処理でも、半導体層の上面を酸化または窒化することができる。例えば、シリコン半導体の酸化窒化物は、まずシリコン半導体を酸化処理し、次に窒化処理することで形成することができる。また、酸化処理と窒化処理を逆の順序で行っても良い。また、一酸化二窒素N2Oを含む雰囲気での加熱処理など、酸化と窒化を同時に行う酸化窒化処理でも、酸化窒化物を形成することができる。シリコン半導体の酸化窒化物の堆積法による製法の他の例としては、シランSiH4と一酸化二窒素N2Oを主原料としたプラズマCVD法がある。CVD法等の堆積法では、原料ガスへ添加物を加えることにより、膜質の調整が容易であり、所望の特性を持つ膜を形成し易い。例えば、原料ガスにアンモニアや水素を加えることで膜質を変化させ、リーク電流や絶縁破壊強度の調整をすることができる。なお、酸化窒化シリコン膜とは、組成として、窒素よりも酸素の含有量が多いものであって、ラザフォード後方散乱法RBS:RutherfordBackscatteringSpectrometry及び水素前方散乱法HFS:HydrogenForwardScatteringを用いて測定した場合に、濃度範囲として酸素が50原子以上70原子以下、窒素が0.5原子以上15原子以下、シリコンが25原子以上35原子以下、及び水素が0.1原子以上10原子以下の範囲で含まれるものをいう。また、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多いものであって、RBS及びHFSを用いて測定した場合に、濃度範囲として酸素が5原子以上30原子以下、窒素が20原子以上55原子以下、シリコンが25原子以上35原子以下、及び水素が10原子以上30原子以下の範囲で含まれるものをいう。但し、酸化窒化シリコンまたは窒化酸化シリコンを構成する原子の合計を100原子としたとき、窒素、酸素、シリコン及び水素の含有比率が上記の範囲内に含まれるものとする。中間層21に含まれる絶縁層14は、1nm以上20nm以下の範囲の厚さで形成することができる。より好ましい厚さは1nm以上15nm以下である。これは、絶縁層14が厚い方ほど書き込み時に第1の導電層11と第2の導電層12の間を流れる電流を抑えることができるが、厚すぎると、書き込み電圧が上昇するためである。第1の導電層11及び第2の導電層12は、半導体層13と反応して、半導体層13を構成する半導体よりも低抵抗となる導電性材料で形成することが好ましい。例えば、シリコン及びゲルマニウムと反応して、金属化合物を生成する導電性材料としては、タングステン、チタン、ニッケル、クロム、モリブデン、タンタル、コバルト、ジルコニウム、バナジウム、パラジウム、ハフニウム、白金、鉄等の金属がある。これらの金属とシリコンが反応するとシリサイドが形成される。また、これらの金属とゲルマニウムが反応するとゲルマナイドが形成される。また、第1の導電層11及び第2の導電層12の材料は、上記の単体金属の他、該金属の化合物または合金も用いることができる。金属化合物としては、タングステンシリサイドの様な上記の金属のシリサイド、窒化タンタル、窒化チタン等の金属窒化物等がある。また、合金としては、タンタルタングステン合金、モリブデンタングステン等がある。これらの導電性材料の膜は、スパッタ法、蒸着法、及びCVD法等で形成することができる。また、シリコン及びゲルマニウムと反応して合金を形成するアルミニウムを主成分とする材料で、第1の導電層11及び第2の導電層12を形成することもできる。アルミニウムを主成分とする材料には、純アルミニウムの他に、シリコンや銅等他の元素を含んだアルミニウム、並びにアルミニウムの合金例えば、アルミニウムタンタル、アルミニウムネオジム等があげられる。これらのアルミニウムを主成分とする導電性材料の膜は、スパッタ法、蒸着法、またはCVD法等で形成することができる。第1の導電層11及び第2の導電層12は、それぞれが異なる導電性材料で形成することができる。従って、第1の導電層11及び第2の導電層12を形成する導電性材料の選択肢が増え、半導体集積回路の電極や配線形成と第1の導電層11及び第2の導電層12の形成工程を兼ねることができる。次に、中間層に用いる絶縁層14の膜質を変化させることで、アンチヒューズへの書き込み電圧が低減できることを説明する。ここでは、図1Aの構造のアンチヒューズを例に説明する。表1にアンチヒューズの絶縁層14に用いた酸化窒化シリコンの成膜条件表ガス流量条件を示す。絶縁層14の成膜には、RF周波数27.12MHzのプラズマCVDを用い、電極間距離15mm、RFパワー密度0.017W/cm2、基板温度250°C、成膜圧力60Paを共通条件とした。アンチヒューズの第1の導電層11は、厚さ30nmの窒化タンタル膜と厚さ150nmのタングステン膜との積層からなり、第2の導電層12は厚さ100nmのチタン膜、300nmのアルミニウム膜、及び100nmのチタン膜との積層で形成されている。中間層21は、絶縁層14に相当する厚さ6nmの酸化窒化シリコン膜と、半導体層13に相当する厚さ15nmの非晶質シリコン膜で形成されている。また、素子サイズは2μm×2μmである。図7A、Bは、図1Aの構造を有するアンチヒューズを非導通状態から導通状態になるまで電圧を印加したときの電流-電圧特性を示すグラフである。図7Aは、表1の条件Aで作製した絶縁層14を含む素子を測定した結果であり、図7Bは、条件Bで作製した絶縁層14を含む素子の特性を測定した結果である。条件A及び条件Bで作製した絶縁層14を含む素子の特性を比較すると、絶縁破壊を示す電圧値が異なっており、条件Bで作製した素子の方がより低電圧で書き込みができる要素を持っていることがわかる。つまり、条件Bで作製した絶縁層14に含まれるアンモニア、または、その構成元素が低電圧で書き込みを可能にする作用を担っていることが分かる。更にアンモニア添加量を増やした条件で絶縁層14を作製した素子の電気特性について説明する。図8は、表1の条件A、B、C、D及びEで作製した絶縁層14を含む各素子を非導通状態から導通状態になるまでの電流-電圧特性を取得し、絶縁破壊電圧を書き込み電圧としてまとめたものである。特異な値も含めて図示しているが、全体的には、原料ガス中のアンモニアの流量比率が多いものほど書き込み電圧が低下する傾向となっている。従って、アンモニアを含む条件B、C、D及びEで作製した絶縁層14は、アンモニアを含まない条件Aで作製した絶縁層14よりも書き込み電圧の低電圧化に優位であることがわかる。なお、いくつかの条件において見られる特異な値は、ゴミやボイドなどによる上下ショートに起因するものであり、膜質の特性を直接示すものではない。また、条件Eよりもアンモニア添加量を多くすると成膜レートの低下が顕著となり、好ましくない。アンモニアの構成元素は水素及び窒素である。膜中の水素及び/または窒素の濃度が高い絶縁層としては、プラズマCVD法で作製される窒化シリコン膜が知られており、アンチヒューズの構成に用いることもできる。ただし、絶縁耐圧が比較的低く、窒化シリコン膜を用いたアンチヒューズは信頼性が十分ではない。一方で、プラズマCVD法で作製される酸化シリコン膜は、窒化シリコン膜よりも絶縁耐圧は高いが、絶縁破壊するまでに高い電圧が必要であり、比較的多くの電流が流れてしまうことから、書き込み時の消費電力が大きくなる問題がある。従って、絶縁層14中の水素及び/または窒素の濃度に関しては、濃度が高過ぎても低過ぎても所望の電気特性は得られず、好適な範囲があると言える。発明者らの実験結果によると、成膜時にプラズマCVD装置に供給する原料ガスの総流量に対して、アンモニアの流量比率が1.6以上11.1以下の範囲で作製した酸化窒化シリコン膜は、アンモニアを添加しない酸化窒化シリコン膜に比べて低電圧での書き込みが可能となっている。工程の再現性を考慮すると、アンモニア添加による特性の変化が飽和傾向にある7.7以上11.1以下の範囲で成膜することがより好ましい。次に、絶縁層14中に含まれる水素及び窒素の濃度を明かにするためにSIMSSecondaryIonMassSpectrometry分析を行った結果を図9を用いて説明する。図9Aは、絶縁層14中の水素濃度のデプスプロファイル、図9Bは、絶縁層14中の窒素濃度のデプスプロファイルであり、縦軸はそれぞれの濃度、横軸は層の表面からの深さである。SIMS分析に用いた試料は、表1に示す各条件での成膜を連続して行った積層であり、基準となるアンモニア添加無しの条件Aのみが200nm狙い、その他の条件は全て100nm狙いで成膜を行ったものである。SIMS分析の結果としては、膜の表面及び界面は不純物の影響等で不確かさを伴うため、各層の表面または界面から10の厚さの範囲を除外した領域において水素濃度及び窒素濃度を比較した。図9から読み取れる膜中の水素量及び窒素量は、アンモニアの添加量とともに増大している。書き込み電圧が低下する効果が確認されている条件B、C、D、Eで作製した絶縁層14の水素濃度は、1.2×1021atoms/cm3から3.4×1021atoms/cm3の範囲、窒素濃度は、3.2×1020atoms/cm3から2.2×1021atoms/cm3の範囲であった。この結果より、上記濃度範囲の水素及び/または窒素を含む絶縁層14は、アンチヒューズの書き込み電圧を低減させる効果を有することがわかる。なお、図に示した通り、膜厚深さ方向に対して濃度は完全に一定の値としては検出されていない。従って、上述した膜厚範囲における最小値から最大値の数値範囲を有効な濃度としている。本実施の形態により、アンモニアを添加して成膜した酸化窒化シリコン絶縁層14は、アンチヒューズの書き込み電圧を低減させる効果を有することがわかる。その結果、昇圧回路などの設計の自由度が増し、チップサイズの縮小や消費電力の削減への寄与が可能となる。本実施の形態は、他の実施の形態または実施例と適宜組み合わせて実施することが可能である。実施の形態2本実施の形態では、アンチヒューズを含む複数のメモリセルを有するメモリ部、トランジスタ、及びメモリ部に接続された駆動回路を有する半導体装置の構成、並びにその作製方法を説明する。本実施の形態の半導体装置は記憶装置として機能し、PROMやPLAProgrammableLogicArrayとして用いることができる。図2は、半導体装置の構成例を示すブロック図である。半導体装置50は、複数のメモリセルを有するメモリ部51、メモリ部51に電気的に接続されたワード線駆動回路52、及びビット線駆動回路53等を含む半導体集積回路部を有する。メモリ部51は複数のワード線54を有し、ワード線54はワード線駆動回路52に接続されている。ワード線駆動回路52は、セレクタ回路等を有する。また、メモリ部51は複数のビット線55を有し、ビット線55はビット線駆動回路53に接続されている。ビット線駆動回路53は、セレクタ回路、読み出し回路及び書き込み回路等を有する。このセレクタ回路により、書き込みまたは読み出しを行うメモリセルが接続されているビット線55が選択される。選択されたビット線55は、書き込み動作時には書き込み回路に接続され、読み出し動作では読み出し回路に接続される。ワード線駆動回路52で複数のワード線54に印加する電圧値を制御し、ビット線駆動回路53で複数のビット線55に印加する電圧値を制御することにより、メモリ部51のメモリセルにデータが書き込まれ、また、メモリセルのデータが読み出される。つまり、ワード線駆動回路52とビット線駆動回路53が協調して動作することで、メモリ部51にデータが書き込まれ、またメモリ部51からデータが読み出される。なお、図2に示した半導体装置50の構成は一例であり、メモリ部51、ワード線駆動回路52、ビット線駆動回路53の他に、センスアンプ、バッファ等の他の回路を有していてもよい。次に、図3乃至図5を参照して、メモリ部51の回路構成例を説明する。図3、図4はアクティブ型のメモリセルを有するメモリ部の回路図であり、図5は、パッシブ型単純マトリクス型のメモリセルを有するメモリ部の回路図である。説明の都合上、図3乃至図5には、メモリ部51として9つのメモリセルが3行×3列の行列状に配置された構成を示す。図3乃至図5とも共通して、メモリ部には、3本のワード線Wh、Wh1、Wh2に対して、3本のビット線Bk、Bk1、Bk2が交差して設けられた構成とする。図3のアクティブ型メモリセルの場合、各メモリセル61は、メモリ素子としてアンチヒューズ71を有し、スイッチング素子としてトランジスタ72を有する。トランジスタ72は、n型のトランジスタでも、p型のトランジスタでもよい。例えば、ワード線Whとビット線Bkで特定されるメモリセルにおいて、トランジスタ72は、ゲートがワード線Whに接続され、ソースまたはドレインの一方がビット線Bkに接続され、他方がアンチヒューズ71に接続されている。図4のアクティブ型メモリセルの場合、各メモリセル62は、メモリ素子としてアンチヒューズ71を有し、スイッチング素子としてダイオード73を有する。アンチヒューズ71とダイオード73が直列に接続されている。ダイオード73には、ショットキーバリアダイオード、pn接合型ダイオード、pin接合型ダイオード、またはダイオード接続されたトランジスタ等を用いることもできる。ワード線Whとビット線Bkで特定されるメモリセル62において、アンチヒューズ71の電極の1つはビット線Bkに接続され、ダイオード73の電極の1つはワード線Whに接続される。なお、図4の回路はスイッチング素子としてダイオードを用いた場合の一例である。他に、図4と逆に、ワード線Whからダイオード73に電流が流れる様にダイオード73をワード線Whに接続することもできる。また、図4において、ビット線とワード線を入れ替えてもよく、アンチヒューズ71をワード線Whに接続し、ダイオード73をビット線Bkに接続することができる。図5のパッシブ型メモリセルの場合、メモリセル63は、メモリ素子としてアンチヒューズ71を有する。ワード線Whとビット線Bkで特定されるメモリセル63において、アンチヒューズ71の電極の一方はワード線Whに接続され、他方の電極はビット線Bkに接続されている。図6に、半導体装置50の構造を示す断面図を示す。図6には、一例として、薄膜トランジスタで回路を構成した半導体装置50の断面図を示す。また、図6には、メモリ部51の断面として、代表的にアンチヒューズ71を示す。また、ワード線駆動回路52及びビット線駆動回路53図6では、2つをまとめて駆動回路部56という。の断面図として、nチャネル型トランジスタ75とpチャネル型トランジスタ76からなるCMOS回路を示す。図6に示す様に、基板100上に、絶縁層101を介して、アンチヒューズ71及びnチャネル型トランジスタ75とpチャネル型トランジスタ76が形成されている。基板100には、例えば、ガラス基板、石英基板、サファイヤ基板、及びプラスチック基板等の絶縁材料からなる基板、並びにステンレス基板等の導電性基板を用いることができる。アンチヒューズ71は、第1の電極105、第2の電極106、第1の電極105と第2の電極106の間の中間層107を有する。図6では、中間層107は、絶縁層109、半導体層108、の順で積層された2層構造としている。中間層107は、メモリセルごとに分割されている。絶縁層103には、メモリセルごとに開口部が形成され、中間層107は該開口部内で第1の電極105に接している。絶縁層103は、メモリ部51において、中間層107をセルごとに分割するための隔壁として形成されている。なお、絶縁層103は駆動回路部56では層間絶縁層として機能する。また、アンチヒューズ71の第1の電極105は、絶縁層103上に形成された第3の電極111に接続されている。例えば、図3に示すアクティブ型のメモリセルとする場合には、第3の電極111は、スイッチング素子であるトランジスタと第1の電極105を電気的に接続させるための電極として形成することができる。また、図5に示すパッシブ型のメモリセルとする場合には、第1の電極105及び第2の電極106の一方をビット線として形成し、他方をワード線として形成する。そのためには、第1の電極105及び第2の電極106をそれぞれストライプ状帯状とする。第1の電極105と第2の電極106が交差する様に、第1の電極105及び第2の電極106が配列される。この場合、第3の電極111はメモリセルごとに設ける必要はなく、1つの第1の電極1051本のワード線またはビット線に対して、少なくとも1つ第3の電極111を形成して、引出電極とすることができる。第3の電極111は、第1の電極105よりも抵抗率が低い導電性材料で形成することが好ましい。抵抗率の低い第3の電極111と同一工程でビット線やワード線などの配線を形成することで、消費電力を低減することができる。nチャネル型トランジスタ75は、半導体層112、ゲート絶縁層として機能する絶縁層102、ゲート電極114、ソース電極またはドレイン電極として機能する電極116、及び電極117を有する。半導体層112には、チャネル形成領域120、ソース領域またはドレイン領域として機能するn型高濃度不純物領域121、122が含まれる。pチャネル型トランジスタ76は、半導体層113、ゲート絶縁層として機能する絶縁層102、ゲート電極115、ソース電極またはドレイン電極として機能する電極117、及び電極118を有する。半導体層113には、チャネル形成領域123、ソース領域またはドレイン領域として機能するp型高濃度不純物領域124、125が含まれる。図6では、nチャネル型トランジスタ75とpチャネル型トランジスタ76は、電極117により接続され、CMOS回路を構成している。次に、図6に示す断面構造を有する半導体装置50の作製方法を示す。ここでは、nチャネル型トランジスタ75、及びpチャネル型トランジスタ76を形成する工程で、アンチヒューズ71を形成する方法を説明する。本実施の形態の作製方法では、アンチヒューズ71の第1の電極105は、トランジスタのゲート電極114、115と同じ工程で形成されるため、第1の電極105は、ゲート電極114、115と同じ材質の導電層となる。また、第2の電極106は、トランジスタのソース電極またはドレイン電極として機能する電極116、117、118と同じ工程で形成されるため、第2の電極106は、電極116、117、118と同じ材質の導電層となる。まず、基板100上に絶縁層101を形成する。絶縁層101は、酸化シリコン、窒化シリコン、酸化窒化シリコンから選ばれた材料からなる単層、または積層で形成することができる。これらの絶縁層は、スパッタ法、CVD法等で形成することができる。次いで、絶縁層101上に結晶性半導体層を形成する。結晶性半導体層は、スパッタ法、LPCVD法、またはプラズマCVD法等を用いて形成した非晶質シリコン膜に対して、レーザ光照射工程、または加熱炉による加熱処理工程等を行うことにより形成できる。この結晶性半導体層をエッチング工程により所定の形状に加工し、半導体層112、113を形成する。半導体層112、113を結晶性半導体層で形成することにより、駆動回路部のトランジスタの駆動周波数を高くすることができ、メモリ部51からのデータを高速に読み出すことが可能となる。また、駆動回路部のトランジスタの駆動電圧を下げることもでき、消費電力を抑えることができる。なお、トランジスタのしきい値を制御するために、結晶性半導体層にp型またはn型を付与する不純物元素ホウ素またはリンを微量に添加しても良い。次いで、半導体層112、113を覆う絶縁層102を形成する。絶縁層102は、絶縁層101と同様の材料で形成することができる。絶縁層102は、単層に限らず、異なる絶縁材料の積層でもよい。絶縁層102は、プラズマCVD法またはスパッタ法を用い、厚さ1nm以上200nm以下で形成する。また、プラズマCVD法またはスパッタ法により10nm以上50nm以下の厚さの絶縁層を形成した後、マイクロ波によるプラズマを用いた表面窒化処理を行う方法を用いても良い。次いで、駆動回路部56には、絶縁層102を介して半導体層112、113と重なるゲート電極114、115を形成し、メモリ部51には、第1の電極105を形成する。これら第1の電極105、ゲート電極114、115を構成する導電層は、単層に限らず、異なる導電材料の積層でもよい。第1の電極105、ゲート電極114、115を構成する導電層において、中間層107と接する層図1の第1の導電層11に相当する層は、チタン、タングステン、ニッケル、クロム、モリブデン、タンタル、コバルト、ジルコニウム、バナジウム、パラジウム、ハフニウム、白金、鉄から選ばれた金属、もしくはこれら金属の合金または金属化合物で形成する。これらの導電層は、中間層107と反応して合金化してアンチヒューズ71を導通させることができる。該導電層は蒸着法やスパッタ法で形成することができる。該導電層には、アンチヒューズ型の導電層に適した特性と、トランジスタのゲート電極に適した特性の両方を備えた材料を選択することが好ましい。その様な材料の1つに、タングステンがある。タングステン膜は、シリコンと反応してタングステンシリサイドを形成する。また、ゲルマニウムと反応して、タングステンゲルマナイドを形成する。このため、アンチヒューズの導電層として用いることに適している。次いで、pチャネル型トランジスタ76となる領域を覆うレジストマスクを形成し、n型を付与する不純物元素を半導体層112に添加すると、n型高濃度不純物領域121、122が自己整合的に形成される。そして、ゲート電極114と重なる半導体層の領域は、チャネル形成領域120となる。n型を付与する不純物元素の添加は、イオンドープ法またはイオン注入法で行えばよい。n型を付与する不純物元素として、典型的にはリンまたは砒素を用いる。pチャネル型トランジスタ76となる領域を覆うレジストマスクを除去した後、nチャネル型トランジスタ75となる領域を覆うレジストマスクを形成する。そして、半導体層113にp型を付与する不純物元素代表的にはホウ素を添加する。その結果、半導体層113には、p型高濃度不純物領域124、125が自己整合的に形成され、ゲート電極115と重なる領域は、チャネル形成領域123となる。この後、レジストマスクを除去する。なお、ここではn型を付与する不純物元素の添加を先に行う例を示したが、ドーピング順序は逆でもよい。また、サイドウォールと呼ばれる絶縁物をゲート電極の側壁に形成した後に、n型またはp型の不純物元素を添加する工程を行うことで、チャネル形成領域に隣接するLDDLightlyDopedDrain領域を形成することもできる。次いで、半導体層112、113に添加された不純物元素の活性化を行う。不純物元素の活性化は、炉での高温の熱処理や、ランプ光やレーザ光の照射による加熱処理で行う。このため、第1の電極105、ゲート電極114、115は、この熱処理に耐える導電層で形成する。タングステンは高融点金属であり、不純物元素の活性化の熱処理に耐えることのできる材料の1つである。次いで、ゲート電極114、115、及び第1の電極105を覆う絶縁層103を形成する。この絶縁層103は、隣り合うメモリセルのアンチヒューズ71を絶縁する隔壁として機能する。そのため、絶縁層103には、アンチヒューズ71の書き込み時に発生する熱に耐える絶縁材料を用いることが好ましい。例えば、絶縁層103には、酸化シリコン膜、窒化シリコン膜、または酸化窒化シリコン膜等の無機絶縁材料の単層を用いることができる。また、該無機絶縁材料の積層を用いても良い。また、絶縁層103の1層に耐熱性の高いシロキサン樹脂を用いても良い。シロキサン樹脂の膜は、塗布法で容易に形成することができる。次いで、レジストマスクを形成し、絶縁層103をエッチングして、第1の電極105に達する開口部を形成する。エッチング工程には、ウェットエッチング、ドライエッチングのどちらを用いてもよく、それらの組み合わせで行ってもよい。その後、レジストマスクを除去し、該開口部を覆う様に中間層107を形成する。この開口部のサイズは0.1μm2以上30μm2以下が好ましい。開口部のサイズで、アンチヒューズ71のサイズが決定される。なお、開口部の形状に制限はなく、円、楕円、または矩形でもよい。次いで、アンチヒューズ71の中間層107を形成する。先の開口部の形成と中間層107の形成工程が、アンチヒューズ71を形成するための特有の工程であり、トランジスタの作製工程に追加される工程である。ここでは、中間層の絶縁層109として、酸化窒化シリコン膜を形成し、半導体層108として非晶質シリコン膜を形成する場合を例に、中間層107の形成方法を説明する。まず、絶縁層103上に酸化窒化シリコン膜、非晶質シリコン膜を積層して形成する。ここでは、実施の形態1で記した方法により酸化窒化シリコン膜を作製することで、低電圧で書き込みのできるアンチヒューズを得ることができる。これらの膜は、プラズマCVD装置の1つの反応室内に導入する原料ガスを変更することで、反応室内から基板を取り出すことなく連続して形成することができる。酸化窒化シリコンの代わりとして、酸化シリコンや窒化シリコンを用いる場合も同様である。なお、複数の反応室を有するプラズマCVD装置を用いて、酸化窒化シリコン膜、非晶質シリコン膜を異なる反応室で形成しても良い。この酸化窒化シリコン膜、及び非晶質シリコン膜からなる積層をエッチングして、所定の形状の中間層107を形成する。つまり、中間層107の形成には、中間層107を構成する膜の成膜工程、レジストマスクを形成するフォトリソグラフィ工程、及び成膜した膜をエッチングするエッチング工程をトランジスタ作製工程とは別に要する。次いで、レジストマスクを形成し、絶縁層103及び絶縁層102をエッチングして、開口部を形成する。エッチングはウェットエッチング、ドライエッチングのどちらを用いてもよく、それらを組み合わせて行ってもよい。そして、レジストマスクを除去する。ここで形成する開口部は、n型高濃度不純物領域121、122、p型高濃度不純物領域124、125に達するコンタクトホール、トランジスタのゲート電極114、115に達するコンタクトホール図示無し、及び第1の電極105に達するコンタクトホールの3種類である。なお、これらのコンタクトホールは、絶縁層103に設けられる中間層107を形成するための開口部と同時に形成することもできる。この場合は、中間層107を形成するためのエッチングの条件を調節し、半導体層112、113、及びゲート電極114、115が過度にエッチングされないようする。次いで、スパッタ法により単層構造、または積層構造の導電層を形成する。この導電層上に各種電極形状のレジストマスクを形成し、導電層をエッチングして、メモリ部51に第2の電極106及び第3の電極111を形成する。また、駆動回路部56には、電極116、117、118を形成する。この様に、アンチヒューズ71の第2の電極106をトランジスタのソース電極またはドレイン電極として機能する電極116、117、118と同じ工程で作製することができる。これら第2の電極106、第3の電極111、及び電極116、117、118として用いる導電層には、シリコンまたはゲルマニウム等の半導体と反応して、該半導体よりも低抵抗となる化合物を形成する導電性材料を用いる。この様な導電性材料には、タングステン、チタン、ニッケル、クロム、モリブデン、タンタル、コバルト、ジルコニウム、バナジウム、パラジウム、ハフニウム、白金、鉄等の金属がある。また、これらの金属の合金、及び金属化合物も、この導電性材料として用いることができる。例えば、第2の電極106、第3の電極111、電極116、117、118を形成する導電層を膜厚50nm以上200nm以下のチタン膜、膜厚100nm以上400nm以下のアルミニウムを主成分とする膜例えば、純アルミニウム膜、及び膜厚50nm以上200nm以下のチタン膜の3層構造の膜で形成することができる。最下層にチタン膜を形成することで、書き込み時に中間層107の非晶質シリコンがチタンと反応して、低抵抗のチタンシリサイドを形成することができる。この3層構造の導電層は、最下層と最上層にチタン膜を用いているため、他の導電材料や半導体材料との接触抵抗を低減することができる。また、中間層にアルミニウムの様なチタンやタングステンよりも抵抗率の低い膜を有するため、この3層構造の導電層は、駆動回路部56に用いる引き回し配線や、メモリ部の第3の電極111などに用いることが好適である。以上の工程で、アンチヒューズをメモリ素子として有するメモリ部51と、トランジスタを有する駆動回路部56とを同一基板上に作製することができる。また、実施の形態1で説明した積層構造の中間層をアンチヒューズ71の中間層107に適用することにより、作製工程を複雑にすることなく、トランジスタと共にアンチヒューズ71を作製することが可能である。また、本実施の形態で示したメモリ素子に加え、駆動回路部、電源回路部、ロジック回路部等の半導体集積回路部、及びアンテナ部を設けることにより、無線通信で外部機器と信号の送受信を行う機能を有するメモリ機能付の半導体装置を構成することもできる。本実施の形態では、トランジスタとして、ガラス基板上に薄膜半導体でトランジスタを形成する例を説明したが、単結晶半導体基板を用いてトランジスタを形成しても良い。この場合、基板には、例えば、単結晶シリコン基板、単結晶ゲルマニウム基板、SOI基板等を用いることができる。本実施の形態は、他の実施の形態または実施例と適宜組み合わせて実施することが可能である。実施の形態3本実施の形態では、アンチヒューズを含む半導体集積回路が作製時の基板より剥離され、可撓性を有する絶縁体に挟持された半導体装置の作製方法を説明する。なお、本実施の形態の半導体装置は、無線通信により外部機器と信号の送受信を行う機能を有する非接触信号処理装置である。図17に本実施の形態の半導体装置を示す。本実施の形態において、素子層700は、メモリ部、半導体集積回路部、及びアンテナ部を含んだ構成を示しており、可撓性のある第1の絶縁体712及び第2の絶縁体702とで挟持されている。ここで、メモリ部には実施の形態2に示すアンチヒューズをメモリ素子に用いたメモリ部51図2参照を適用することができる。素子層700の周辺部は、第1の絶縁体712及び第2の絶縁体702が直に接着していることにより封止性を高めている。この様な構造を形成するには、例えば素子層700の周辺をレーザ等によって分断する際に発する熱によって融着させる等の方法が挙げられる。第1の絶縁体712及び第2の絶縁体702としては、繊維体に有機樹脂が含浸された構造体を用いることができる。該構造体を用いる例を図18A、Bに示す。図18Aに示す様に、該構造体は、繊維体750、760に有機樹脂751、761が含浸されて形成されている。繊維体760が繊維糸束を経糸及び緯糸として製織した織布の平面図を図18Bに示す。繊維体760は、一定間隔をあけた経糸と、一定間隔をあけた緯糸とで織られている。この様な繊維体760は、有機樹脂761が含浸しやすく、繊維体760と素子層700との密着性を高めることができる。該構造体は、プリプレグとも呼ばれる。プリプレグは、有機溶剤で希釈したマトリックス樹脂を繊維体に含浸させた後、有機溶剤を揮発させてマトリックス樹脂を半硬化させたものである。該構造体の厚さは、10μm以上100μm以下、更には10μm以上30μm以下が好ましい。該構造体を支持体となる絶縁体として用いることで、薄型で湾曲することが可能な半導体装置を作製することができる。該構造体は、弾性率13GPa以上15GPa以下、破断係数140MPa以上であることが好ましい。なお、該構造体を複数積層して用いても良い。この場合、積層されるそれぞれの構造体に含まれる繊維の方向を揃えて積層しても良いが、繊維の方向が異なる様に積層すると構造体全体の強度を向上させることができる。有機樹脂761としては、エポキシ樹脂、不飽和ポリエステル樹脂、ポリイミド樹脂、ビスマレイミドトリアジン樹脂、またはシアネート樹脂等の熱硬化性樹脂や、ポリフェニレンオキシド樹脂、ポリエーテルイミド樹脂、またはフッ素樹脂等の熱可塑性樹脂を用いることができる。また、上記熱可塑性樹脂及び上記熱硬化性樹脂から選ばれた複数の樹脂を用いても良い。なお、有機樹脂761はガラス転移温度が高いほど、局所的押圧に対して破壊しにくいため好ましい。また、有機樹脂761に弾性率が低く、かつ破断強度が高い材料を用いても良い。例えば、弾性率5GPa以上12GPa以下、破断係数300MPa以上のゴム弾性を有する膜を用いることができる。弾性を有する高強度材料で形成される第1の絶縁体712及び第2の絶縁体702を設けることで、局所的な押圧などの荷重を層全体に拡散し吸収することができるため、半導体装置の破損を防ぐことができる。この様な材料としては、アラミド樹脂、ポリエチレンテレフタレートPET樹脂、ポリエチレンナフタレートPEN樹脂、ポリエーテルサルフォンPES樹脂、ポリフェニレンサルファイドPPS樹脂、ポリイミドPI樹脂などがある。また、有機樹脂761または繊維の糸束内に高熱伝導性フィラーを分散させても良い。高熱伝導性フィラーとしては、窒化アルミニウム、窒化ホウ素、窒化珪素、アルミナ等の化合物や銀、銅等の金属粒子がある。高熱伝導性フィラーが有機樹脂または繊維糸束内に含まれることにより素子層700での発熱を外部に放出しやすくなるため、半導体装置の蓄熱を抑制することが可能であり、半導体装置の特性劣化を低減することができる。繊維体760は、有機化合物または無機化合物の高強度繊維を用いた織布または不織布である。高強度繊維とは、引張弾性率またはヤング率の高い繊維である。高強度繊維の代表例としては、ポリビニルアルコール系繊維、ポリエステル系繊維、ポリアミド系繊維、ポリエチレン系繊維、アラミド系繊維、ポリパラフェニレンベンゾビスオキサゾール繊維、ガラス繊維、及び炭素繊維が挙げられる。また、Eガラス、Sガラス、Dガラス、Qガラス等を用いたガラス繊維を用いることもできる。なお、繊維体760は、上記高強度繊維から選ばれた複数の繊維で形成しても良い。また、繊維体760は、繊維単糸の束以下、糸束と呼ぶを経糸及び緯糸に使って製織した織布、または複数種の繊維の糸束をランダムまたは一方向に堆積させた不織布であっても良い。織布の場合、平織り、綾織り、朱子織り等を適宜用いることができる。糸束の断面は、円形でも楕円形でも良い。繊維糸束として、高圧水流、液体を媒体とした高周波の振動、連続超音波の振動、ロールによる押圧等によって、開繊加工をした繊維糸束を用いても良い。開繊加工をした繊維糸束は、糸束の断面が楕円形または平板状となるため糸束幅が広くなり、厚み方向の単糸数を削減することが可能となる。また、繊維糸束として低撚糸を用いることで、糸束がより扁平化しやすくなる。この様に、断面が楕円形または平板状の糸束を用いることで、繊維体760を薄くすることが可能である。このため、前述した有機樹脂を含浸させて形成した構造体も薄くすることが可能となり、薄型の半導体装置を作製することができる。なお、本実施の形態の図面においては、繊維体760は、断面が楕円形の糸束で平織りした織布で示されている。また、繊維糸束内部への有機樹脂の浸透率を高めるため、繊維に表面処理を施しても良い。例えば、繊維表面を活性化させるためのコロナ放電処理等のプラズマ放電処理で表面処理を行うことができる。また、シランカップリング剤や、チタネートカップリング剤を用いて表面処理を行っても良い。素子層700と第1の絶縁体712及び第2の絶縁体702との接着は、接着層を用いても良い。接着層は第1の絶縁体712及び第2の絶縁体702と素子層700とを固着することができれば良く、熱硬化樹脂、紫外線硬化樹脂、アクリル樹脂系、ウレタン樹脂系、エポキシ樹脂系、またはシリコーン樹脂系などを用いることができる。接着層は、膜厚3μm以上15μm以下程度とすれば良い。素子層700と第1の絶縁体712及び第2の絶縁体702を加熱及び加圧処理によって接着する場合は、接着層を用いなくても良い。また、図17に示す様に、絶縁体の周囲を導電性遮蔽体で覆っても良い。導電性遮蔽体740a、740bは、素子層700に含まれるアンテナ部が送受信すべき電磁波を妨げず、かつ外部から半導体装置内部の素子層700に印加される静電気を遮断できる様に設ける。導電性遮蔽体740a、740bは静電気放電により印加される静電気を拡散して逃がす、または電荷の局部的な存在局在化を防ぐ局部的な電位差が発生しない様にするため、素子層700の静電気破壊を防ぐことができる。導電性遮蔽体740a、740bは、導電性があれば特に限定されず、導電性材料を用いて形成された導電層を用いることができる。導電性遮蔽体740a、740bとしては、金属膜、金属窒化物膜、金属酸化物膜等の単層及びそれらの積層を用いることができる。例えば、チタン、モリブデン、タングステン、アルミニウム、銅、銀、金、ニッケル、白金、パラジウム、イリジウム、ロジウム、タンタル、カドミウム、亜鉛、鉄、シリコン、ゲルマニウム、ジルコニウム、バリウムから選ばれた元素、または上記元素を主成分とする合金材料、化合物材料、窒化物材料、酸化物材料で形成すれば良い。ここで、窒化物材料としては、窒化タンタル、窒化チタンなどを用いることができる。酸化物材料としては、インジウム錫酸化物ITO、酸化珪素を含むインジウム錫酸化物ITSO、有機インジウム、有機スズ、酸化亜鉛、インジウムを含む酸化亜鉛IZO、ガリウムを含む酸化亜鉛GZO、酸化スズSnO2、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物などを用いることができる。また、半導体に不純物元素などを添加して導電性を付与した半導体膜などを用いることができる。例えばリン等の不純物元素をドーピングした多結晶シリコン膜などを用いることができる。更に、導電性遮蔽体740a、740bとして、導電性高分子導電性ポリマーともいうを用いても良い。導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例えば、ポリアニリン及び/またはその誘導体、ポリピロール及び/またはその誘導体、ポリチオフェン及び/またはその誘導体、アニリン、ピロールおよびチオフェンの2種以上からなる共重合体及び/またはその誘導体などが挙げられる。共役導電性高分子の具体例としては、ポリピロ-ル、ポリ3-メチルピロ-ル、ポリ3-ブチルピロ-ル、ポリ3-オクチルピロ-ル、ポリ3-デシルピロ-ル、ポリ3,4-ジメチルピロ-ル、ポリ3,4-ジブチルピロ-ル、ポリ3-ヒドロキシピロ-ル、ポリ3-メチル-4-ヒドロキシピロ-ル、ポリ3-メトキシピロ-ル、ポリ3-エトキシピロ-ル、ポリ3-オクトキシピロ-ル、ポリ3-カルボキシルピロ-ル、ポリ3-メチル-4-カルボキシルピロ-ル、ポリN-メチルピロール、ポリチオフェン、ポリ3-メチルチオフェン、ポリ3-ブチルチオフェン、ポリ3-オクチルチオフェン、ポリ3-デシルチオフェン、ポリ3-ドデシルチオフェン、ポリ3-メトキシチオフェン、ポリ3-エトキシチオフェン、ポリ3-オクトキシチオフェン、ポリ3-カルボキシルチオフェン、ポリ3-メチル-4-カルボキシルチオフェン、ポリ3,4-エチレンジオキシチオフェン、ポリアニリン、ポリ2-メチルアニリン、ポリ2-オクチルアニリン、ポリ2-イソブチルアニリン、ポリ3-イソブチルアニリン、ポリ2-アニリンスルホン酸、ポリ3-アニリンスルホン酸等が挙げられる。導電性高分子を含む材料で形成した導電性遮蔽体740a、740bには、有機樹脂やドーパントハロゲン類、ルイス酸、無機酸、有機酸、遷移金属ハロゲン化物、有機シアノ化合物、非イオン性界面活性剤等を含ませても良い。導電性遮蔽体740a、740bは、スパッタ法、プラズマCVD法、蒸着法などの各種乾式法や、塗布法、印刷法、液滴吐出法インクジェット法などの各種湿式法により形成することができる。また、図示はしないが、導電性遮蔽体740a、740b上に保護層を積層しても良い。例えば、導電性遮蔽体740a、740bとしてチタン膜膜厚5nm以上100nm以下程度を形成し、チタン膜上に保護層として酸化チタン膜を積層することができる。保護層を設けることにより、導電性遮蔽体740a、740bの劣化を防ぐことができる。保護層の膜厚は、10nm以上200nm以下程度とすれば良い。続いて、本発明の一態様における半導体装置の作製方法を図19A、B、C、Dを用いて説明する。まず、絶縁表面を有する基板710上に剥離層711を介して素子層700を形成する図19A参照。絶縁表面を有する基板710としては、ガラス基板、石英基板、サファイヤ基板、セラミック基板、または表面に絶縁層が形成された金属基板などを用いることができる。また、本実施の形態の処理温度に耐えうる耐熱性を有するプラスチック基板を用いても良い。半導体装置の作製工程に合わせた基板を適宜選択することができる。剥離層711には、タングステン、モリブデン、チタン、タンタル、ニオブ、ニッケル、コバルト、ジルコニウム、亜鉛、ルテニウム、ロジウム、パラジウム、オスミウム、イリジウム、珪素から選択された元素、該元素を主成分とする合金材料、または該元素を主成分とする化合物材料を用いることができ、これらの単層構造に限らず、異なる材料の積層構造であっても良い。また、剥離層711は、スパッタ法、プラズマCVD法、塗布法、印刷法等で形成することができる。ここで、塗布法には、スピンコーティング法、液滴吐出法、ディスペンス法等が含まれる。剥離層711が単層構造の場合は、タングステン、モリブデン、またはタングステンとモリブデンの混合物を含む層を用いることが好ましい。その他、タングステンの酸化物若しくは酸化窒化物を含む層、モリブデンの酸化物若しくは酸化窒化物を含む層、またはタングステンとモリブデンの混合物の酸化物若しくは酸化窒化物を含む層を用いることもできる。なお、タングステンとモリブデンの混合物とは、例えば、タングステンとモリブデンの合金に相当する。剥離層711が積層構造の場合は、1層目にはタングステン、モリブデン、またはタングステンとモリブデンの混合物を含む層を形成することが好ましい。2層目には、1層目に用いた膜の酸化物、窒化物、酸化窒化物または窒化酸化物を形成することが好ましい。例えば、積層構造の剥離層711の1層目としてタングステンを用いる場合、タングステン上に酸化物等の絶縁層を形成し、その界面に生成したタングステンの酸化物を含む層を2層目として活用することができる。また、積層構造の剥離層711の1層目のタングステンの表面を熱酸化処理、酸素プラズマ処理、またはオゾン水等の酸化力の強い溶液での処理等を行うことによって形成されたタングステンの酸化物を含む層を剥離層711の2層目として活用しても良い。ここで、プラズマ処理や熱酸化処理は、酸素、窒素、一酸化二窒素、またはこれらのガスの混合気体雰囲気下で行っても良い。これは、タングステンの窒化物、酸化窒化物または窒化酸化物を含む層を形成する場合も同様であり、タングステンを含む層の上に窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜を形成することで上記窒化物、酸化窒化物または窒化酸化物を含む層を形成することができる。また、上述した工程では、基板710上に剥離層711を形成しているが、本発明の一態様はこの工程に制約されない。基板710上に下地となる絶縁層を形成し、その絶縁層上に剥離層711を設けても良い。次に、素子層700と繊維体に有機樹脂が含浸された第1の絶縁体712を接着し、剥離層711を境界として素子層700を基板710より剥離する。ここで素子層700は、第1の絶縁体712側に転置される図19B参照。本実施の形態では、第1の絶縁体712として繊維体760に有機樹脂761が含浸された構造体を用いる。該構造体に含まれる有機樹脂は、熱及び圧力の印加により、素子層700に密着して硬化する。なお、有機樹脂が可塑性有機樹脂の場合は、加熱により可塑化し、その後の冷却過程において硬化する。該構造体を圧着する工程は、大気圧下または減圧下で行う。なお、その他の転置工程としては、基板と素子層700の間に剥離層を形成し、剥離層と素子層700との間に金属酸化膜を設け、当該金属酸化膜を結晶化により脆弱化して、素子層700を剥離する方法を用いることができる。また、耐熱性の高い基板と素子層700の間に水素を含む非晶質珪素膜を設け、レーザ光の照射またはエッチングにより該非晶質珪素膜を除去することで、素子層700を剥離する方法を用いることもできる。また、基板と素子層700の間に剥離層を形成し、剥離層と素子層700との間に金属酸化膜を設け、該金属酸化膜を結晶化により脆弱化し、剥離層の一部をエッチングで除去した後、脆弱化された金属酸化膜を境に素子層700を剥離する方法を用いても良い。また、素子層700が形成された基板を機械的に削除またはエッチングで除去する方法を用いても良い。更に、剥離層として窒素、酸素や水素等を含む膜例えば、水素を含む非晶質珪素膜、水素含有合金膜、酸素含有合金膜などを用い、剥離層にレーザ光を照射して剥離層内に含有する窒素、酸素や水素をガスとして放出させ素子層700と絶縁表面を有する基板との剥離を促進する方法を用いても良い。上記剥離方法を組み合わすことで、より容易に転置工程を行うことができる。また、剥離層と素子層700との界面に液体を介在させつつ、絶縁表面を有する基板から素子層700を剥離しても良い。素子層700が露出している剥離面側に、第2の絶縁体702として、繊維体750に有機樹脂751が含浸された構造体を加熱して圧着し、素子層700を第1の絶縁体712及び対向した第2の絶縁体702で挟持する図19C参照。なお、繊維体750には、繊維体760と同じ材料を用いることができる。また、有機樹脂751には、有機樹脂761と同じ材料を用いることができる。なお、図示はしないが、第1の絶縁体712及び第2の絶縁体702は、面方向に配列された複数の素子層700を挟持している。従って、半導体装置を完成させるには、1つの素子層700を含む領域毎に分断する必要がある。分断方法は特に限定しないが、本実施の形態ではレーザ光を照射することによって分断する。レーザ光を照射して分断することによって、分断面において第1の絶縁体712と第2の絶縁体702が溶融して融着する。従って、素子層700は第1の絶縁体712と第2の絶縁体702によって封止される。導電性遮蔽体を設ける場合は、第1の絶縁体712及び第2の絶縁体702を覆う様に導電性遮蔽体740a、740bを形成する。まず、第1の絶縁体712の表面及び分断面に導電性遮蔽体740aを形成し、第2の絶縁体702の表面及び分断面に導電性遮蔽体740bを形成する図19D参照。導電性遮蔽体740a、740bの膜厚は、0より大きく1μm以下、更には5nm以上100nm以下であることが好ましい。本実施の形態では、導電性遮蔽体740a、740bとして、スパッタ法により膜厚10nmのチタン膜を形成する。この様にして素子層700は、第1の絶縁体712と第2の絶縁体702に封止される。更に、該絶縁体上に形成された導電性遮蔽体740a、740bにより静電気放電に対して保護される構造となる。本実施の形態は、他の実施の形態または実施例と適宜組み合わせて実施することが可能である。本実施例では、アンチヒューズ型のOTPOneTimeProgrammableメモリを具備する半導体装置の製造方法について、図10乃至図14を用いて以下に説明する。ここでは、同一基板上に論理回路部1550と、半導体記憶回路部1552と、アンテナ部1554と、を設けた半導体装置を製造する例を説明する。論理回路部1550には、薄膜トランジスタを用いた回路が集積される。半導体記憶回路部1552は、複数の薄膜トランジスタ及びアンチヒューズ型のメモリ素子によりメモリセルが構成される。また、複数の薄膜トランジスタ及びアンチヒューズ型のメモリ素子により検査回路用のメモリセルが構成される。なお、図10乃至図14には、論理回路部1550を構成する2つの薄膜トランジスタ、半導体記憶回路部1552を構成する1つの薄膜トランジスタ及び1つのメモリ素子、並びにアンテナ部1554を構成する1つの容量及び1つの薄膜トランジスタの製造工程における断面図を便宜上示している。検査回路用のメモリセルは、通常のメモリセルとほぼ同じ工程を経てほぼ同じ構造に形成されるので、ここでは図示しない。まず、支持基板1501上に金属層1502を形成する。支持基板1501としては、ガラス基板を用いる。また、金属層1502としては、スパッタ法により得られる30nm以上200nm以下のタングステン膜、窒化タングステン膜、またはモリブデン膜を用いる。次に、金属層1502の表面を酸化させて金属酸化物層を形成する。金属酸化物層は、オゾン水や酸素プラズマで金属層1502表面を酸化して形成することができる。ここで、金属層1502及び金属酸化物層は、後にその上に形成される構造物を剥離する際の境となる剥離層として形成されるものである。また、酸素を含む雰囲気で加熱を行うことで金属酸化物層を形成してもよい。また、金属酸化物層は、金属層1502上に形成する絶縁層の成膜工程で形成してもよい。例えば、金属層1502上にプラズマCVD法で酸化シリコン膜や酸化窒化シリコン膜などの絶縁層を形成する場合、酸化反応によって金属層1502の表面には金属酸化物層が形成される。なお、ここでは金属酸化物層は図示しない。また、金属層1502と基板との間に、酸化シリコン膜や窒化シリコン膜などの下地絶縁層を設けてもよい。本実施例では、下地絶縁層図示しないとして酸化窒化シリコンを100nm、金属層としてタングステンを30nm積層したものを用いる図10A参照。次に、金属層1502上に第1の絶縁層1503を形成する。第1の絶縁層1503としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜等の絶縁層を形成する。第1の絶縁層1503の一例としては、プラズマCVD法によりシランSiH4、アンモニアNH3、及び一酸化二窒素N2Oを反応ガスとして成膜される膜厚50nm以上100nm以下の窒化酸化シリコン膜と、シランSiH4、及び一酸化二窒素N2Oを反応ガスとして成膜される膜厚100nm以上150nm以下の酸化窒化シリコン膜との積層構造が挙げられる。また、第1の絶縁層1503を積層構造とする場合、少なくとも1層は膜厚10nm以下の窒化シリコン膜、または酸化窒化シリコン膜を形成することが好ましい。また、窒化酸化シリコン膜、酸化窒化シリコン膜、及び窒化シリコン膜を順次積層した3層構造を形成してもよい。第1の絶縁層1503は下地絶縁層として機能するが、特に必要なければ設けなくともよい。本実施例では、第1の絶縁層1503として、50nmの窒化酸化シリコン膜、及び100nmの酸化窒化シリコン膜を積層したものを用いる図10B参照。次に、第1の絶縁層1503上に半導体層1570を形成する。半導体層1570は、非晶質構造を有する半導体層をLPCVD法やプラズマCVD法などのCVD法、またはスパッタ法により成膜した後、結晶化を行って得られた結晶質半導体層を選択的にエッチングして所望の形状に加工する。結晶化方法としては、レーザ結晶化法、RTAまたはファーネスアニール炉を用いた熱結晶化法などを用いることができる。また、熱結晶化法では、ニッケルなどの結晶化を助長する金属元素を利用しても良い。なお、半導体層は、膜厚25nm以上80nm以下好ましくは30nm以上70nm以下で形成する。半導体層の材料は特に限定されないが、好ましくはシリコンまたはシリコンゲルマニウムなどを用いる。また、非晶質構造を有する半導体層の結晶化には連続発振のレーザを利用することもできる。非晶質構造を有する半導体層の結晶化に際し、大粒径の結晶を得るためには、連続発振が可能な固体レーザを用い、該固体レーザの第2高調波、第3高調波または第4高調波を適用するのが好ましい。代表的には、Nd:YVO4レーザ基本波1064nmの第2高調波532nmや第3高調波355nmを適用すればよい。連続発振のレーザを用いる場合には、出力10Wの連続発振のYVO4レーザから射出されたレーザビームを非線形光学素子により高調波に変換する。また、共振器の中にYVO4結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザビームに成形して、被処理体に照射する。本実施例では、66nmの非晶質シリコンを第1の絶縁層の上に成膜し、レーザ照射を行なって結晶化を行なう図10C参照。例えば、エネルギー密度を0.01MW/cm2以上100MW/cm2以下程度好ましくは0.1MW/cm2以上10MW/cm2以下とし、10cm/sec以上2000cm/sec以下程度の速度で、レーザビームに対して相対的に半導体層を移動させて照射すればよい。なお、必要があれば、後に完成する薄膜トランジスタのしきい値を制御するために、微量な不純物元素ホウ素またはリンを半導体層に対して添加する。本実施例では、ジボランB2H6を質量分離しないでプラズマ励起したイオンドープ法を用いてホウ素を添加する図10D参照。次に、半導体層1570を選択的にエッチングして所望の形とした半導体層1571、1572、1573、1574、1575、1576を得る図10E参照。更に、nチャネル型トランジスタとなる領域の半導体層にチャネル領域を形成するため、追加で低濃度の不純物元素を添加してもよい。本実施例では、pチャネル型トランジスタとなる領域の半導体層をレジストマスク1577で覆いホウ素を添加する図11A参照。次に、フッ酸を含むエッチャントで半導体層表面の酸化膜を除去すると同時に半導体層の表面を洗浄する。そして、半導体層を覆う第2の絶縁層1578を形成する。第2の絶縁層1578はCVD法またはスパッタ法を用い、膜厚を1nm以上200nm以下とする。好ましくは膜厚を10nm以上50nm以下のシリコンを含む絶縁層の単層または積層構造を形成し、マイクロ波により励起されたプラズマを用いて表面窒化処理を行う。第2の絶縁層1578は、後に形成される薄膜トランジスタのゲート絶縁層として機能する。本実施例では、第2の絶縁層1578として酸化窒化シリコンを10nm積層したものを用いる図11B参照。なお、後に容量となる領域の半導体層1574、1575を導電体として機能させるため、高濃度の不純物元素ホウ素またはリンを半導体層に対して添加する。このとき、メモリセルでアシスト容量として用いる領域にはp型を与える不純物元素を添加することが好ましい。なお、容量となる領域以外は、レジストマスク1579、1580、1581で覆っておけばよい図11C参照。次に、第2の絶縁層上にゲート電極1504、1505、1506、1507、容量電極1508及びメモリ素子の下部電極となる第1の電極1509を形成する。該ゲート電極、容量電極1508及び第1の電極1509は、スパッタ法により得られた膜厚100nm以上500nm以下の導電層を選択的にエッチングして形成する。該ゲート電極、容量電極1508及び第1の電極1509の材料としては、タングステン、チタン、アルミニウム、ニッケル、クロム、モリブデン、タンタル、コバルト、ジルコニウム、バナジウム、パラジウム、ハフニウム、白金、鉄などの単体、またはこれらの合金或いは化合物を用いることができる。好ましくはシリコンと反応してシリサイド形成する材料を用いる。ただし、薄膜トランジスタのゲート電極としては高融点金属が好ましく、具体的にはタングステンまたはモリブデンを含んだ構成で形成すると良い。該ゲート電極、容量電極1508及び第1の電極1509は、異なる材料の積層構造としても良い。その場合、上層を上述した材料で形成し、ゲート絶縁層側である下層は、リン等の不純物元素を添加した多結晶シリコン膜で形成しても良い。また、第1の電極1509は、非晶質シリコンと接するアンチヒューズの電極に用いるため、シリコンと反応する材料を用いることが好ましい。本実施例では、窒化タンタル膜30nm、タングステン膜370nmを積層したものを用いる図11D参照。次に、pチャネル型トランジスタとなる領域及び容量となる領域を覆う様にレジストマスク1582、1583、1584を形成する。そして、nチャネル型トランジスタとなる領域の半導体層にゲート電極1505、1506、1507をマスクとして不純物元素を導入し、低濃度不純物領域を形成する。不純物元素としては、n型を付与する不純物元素またはp型を付与する不純物元素を用いることができる。n型を示す不純物元素としては、リンやヒ素等を用いることができる。本実施例では、nチャネル型トランジスタとなる領域の半導体層にリンを1×1015atoms/cm3以上1×1019atoms/cm3以下の濃度で含まれる様に導入することにより、n型を示す不純物領域を形成する図11E参照。次に、レジストマスクを除去して、nチャネル型トランジスタとなる半導体層及び容量となる領域を覆う様にレジストマスク1585、1586、1587を形成する。そして、pチャネル型トランジスタとなる領域の半導体層にゲート電極1504をマスクとして不純物元素を導入することによりp型を示す不純物領域を形成する。p型を示す不純物元素としては、ホウ素やアルミニウムやガリウム等を用いることができる。ここでは、pチャネル型トランジスタとなる領域の半導体層にホウ素を1×1019atoms/cm3以上1×1020atoms/cm3以下の濃度で含まれる様に導入することによって、p型を示す不純物領域を形成する。その結果、pチャネル型トランジスタとなる領域の半導体層に自己整合的にチャネル形成領域1516、及び一対のp型不純物領域1514が形成される。p型不純物領域1514は、ソース領域またはドレイン領域として機能する。同様に、容量となる領域の半導体層にも自己整合的に不純物濃度の異なるp型不純物領域1515、1517が形成される図12A参照。次に、ゲート電極1504、1505、1506、1507、容量電極1508及び第1の電極1509の側面にサイドウォール絶縁層1510、1511を形成する。該サイドウォール絶縁層の作製方法は次の通りである。まず、第2の絶縁層、該ゲート電極、容量電極1508及び第1の電極1509を覆う様に第3の絶縁層1588を形成する。第3の絶縁層1588には、シリコン、シリコンの酸化物、シリコンの窒化物、または有機樹脂を含む層を用いることができ、プラズマCVD法やスパッタ法等により形成することができる。また、第3の絶縁層1588は、単層に限らず、異なる材料の積層構造でも良い。本実施例では、100nmの酸化窒化シリコン膜と200nmのLTOLowTemperatureOxide膜との積層構造を用いる図12B参照。次に、第3の絶縁層1588を選択的にエッチングすることによって、該ゲート電極、容量電極1508、及び第1の電極1509の側面に接する絶縁層サイドウォール絶縁層1510、サイドウォール絶縁層1511を形成する。なお、サイドウォール絶縁層1510の形成と同時に、第2の絶縁層1578の一部をエッチングして除去する。第2の絶縁層1578の一部が除去されることによって、該ゲート電極及びサイドウォール絶縁層1510の下方にゲート絶縁層1512が形成される。また、第2の絶縁層の一部が除去されることによって、容量電極1508の下方、第1の電極1509の下方及びサイドウォール絶縁層1511の下方に絶縁層1513が残存する図12C参照。次に、pチャネル型トランジスタとなる半導体層及び容量となる領域を覆う様にレジストマスク1589、1590、1591を形成し、nチャネル型トランジスタとなる領域の半導体層にゲート電極1505、1506、1507、及びサイドウォール絶縁層1510をマスクとして不純物元素を導入することにより高濃度不純物領域を形成する。不純物元素の導入後、レジストマスクは除去する。本実施例では、nチャネル型トランジスタとなる領域の半導体層にリンを1×1019atoms/cm3以上1×1020atoms/cm3以下の濃度で含まれる様に導入することによって、n型を示す高濃度不純物領域及び低濃度不純物領域を形成する。その結果、nチャネル型トランジスタとなる領域の半導体層に、自己整合的に、チャネル形成領域1520と、LDDLightlyDopedDrain領域として機能する一対の低濃度不純物領域1519と、ソース領域またはドレイン領域として機能する一対の高濃度不純物領域1518とが形成される。なお、LDD領域として機能する低濃度不純物領域1519は、サイドウォール絶縁層1510の下方に形成される図12D参照。なお、ここでは、nチャネル型トランジスタに含まれる半導体層にLDD領域を形成し、pチャネル型トランジスタに含まれる半導体層にLDD領域を設けない構造を示したが、これに限られず、nチャネル型トランジスタ及びpチャネル型トランジスタの両方の半導体層にLDD領域を形成してもよい。特に、ゲート絶縁層が薄い場合例えば、10nm以下には、pチャネル型トランジスタの耐圧を向上させるためにLDD構造とすることが好ましい。次に、スパッタ法、LPCVD法、またはプラズマCVD法等を用いて、水素を含む第4の絶縁層1522を成膜した後、半導体層に添加された不純物元素の活性化処理および水素化処理を行う。不純物元素の活性化処理及び水素化処理は、炉を用いた熱処理300°C以上550°C以下で1時間以上12時間以下の熱処理または、ランプ光源を用いたRTA法を用いる。水素を含む絶縁層1522には、例えばプラズマCVD法により得られる酸化窒化シリコン層を用いることができる。ここでは、絶縁層1522の膜厚は、50nm以上200nm以下とする。また、結晶化を助長する金属元素例えば、ニッケルなどを用いて半導体層を結晶化させている場合は、活性化と同時にチャネル形成領域からニッケルのゲッタリングを行うことができる。なお、絶縁層1522は、層間絶縁層の1層目である。本実施例では、絶縁層1522として50nmの酸化窒化シリコンを成膜し、550°C4時間の熱処理で不純物元素の活性化処理及び水素化処理を行う図12E参照。次に、スパッタ法、LPCVD法、またはプラズマCVD法等を用いて層間絶縁層の2層目となる絶縁層1523を形成する。絶縁層1523としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの単層または積層を用いることができる。ここでは、絶縁層1523の膜厚は300nm以上800nm以下とする。本実施例では、絶縁層として窒化酸化シリコン膜を100nm、酸化窒化シリコン膜を600nm積層し、さらに410°C1時間の熱処理を行う図13A参照。次に、絶縁層1523上にレジストマスクを形成し、選択的に絶縁層1522及び絶縁層1523をエッチングして第1の電極1509に達する第1の開口部1521を形成する。そして、エッチング後にレジストマスクを除去する。第1の開口部1521の直径は、約1μm以上約6μm以下とすればよく、本実施例では、第1の開口部1521の直径を2μmとする図13B参照。次に、スパッタ法、LPCVD法、またはプラズマCVD法等を用いて、メモリ素子として用いる非晶質シリコン膜と酸化窒化シリコン膜の積層を形成する。本実施例では、プラズマCVD法を用いて、膜厚15nmの非晶質シリコン膜と、膜厚6nmの酸化窒化シリコン膜を順に積層する。次に、レジストマスクを形成し、選択的に非晶質シリコン膜と酸化窒化シリコン膜をエッチングして、第1の開口部1521と重なる非晶質シリコン膜及び酸化窒化シリコン膜の積層1524を形成する。非晶質シリコン膜及び酸化窒化シリコン膜の積層1524は、メモリ素子の抵抗材料層となる。ここで、抵抗材料層とは、実施の形態1で説明した中間層21に相当する。そして、エッチング後にレジストマスクを除去する図13C参照。次に、レジストマスクを形成し、選択的に絶縁層1522及び絶縁層1523をエッチングして、半導体層に達するコンタクトホール1592a、1592b、1592c、1592d、1592e、1592f、1592g、1592h、1592i、1592j、ゲート電極に達するコンタクトホール1593a、1593b、1593c、1593d、1593e、第1の電極1509に達する第2の開口部1594をそれぞれ形成する。そして、エッチング後にレジストマスクを除去する図13D参照。次に、フッ酸を含むエッチャントを用いて、上記コンタクトホールの底に露出した半導体層及び第1の電極1509の表面の酸化膜を除去する。次に、メモリ素子の上部電極、並びに薄膜トランジスタのソース電極及びドレイン電極などを形成するため、スパッタ法を用いて導電層を形成する。該導電層には、タングステン、チタン、アルミニウム、ニッケル、クロム、モリブデン、タンタル、コバルト、ジルコニウム、バナジウム、パラジウム、ハフニウム、白金、鉄などの単体、合金、または化合物を用いることができる。また、該導電層は、単層に限らず、異なる膜の積層構造でも良い。ここで、該導電層は、薄膜トランジスタを構成する半導体層との接触抵抗値が比較的低い材料を用いることが好ましい。例えば、上下をチタン膜とする3層構造で、中間の層を純アルミニウム膜、微量なシリコンを含むアルミニウム膜、またはニッケルと炭素を含むアルミニウム合金膜などとすることができる。本実施例では、膜厚100nmのチタン膜、膜厚350nmの純アルミニウム膜、及び膜厚100nmのチタン膜の3層からなる積層を用いる。また、本実施例では、メモリ素子の下部電極の材料としてタングステン層を用い、上部電極としてチタン層を用いた例を示したが、抵抗材料層を高抵抗から低抵抗へと変化させることが可能であれば材料は特に限定されず、アンチヒューズの下部電極及び上部電極には同じ材料を用いてもよい。その場合は、タングステン、チタン、アルミニウム、ニッケル、クロム、モリブデン、タンタル、コバルト、ジルコニウム、バナジウム、パラジウム、ハフニウム、白金、鉄などの単体、合金、または化合物を用いることができる。また、それらは単層に限らず、異なる膜の積層構造でも良い。次に、レジストマスクを形成し、選択的に導電層をエッチングして、ソース電極またはドレイン電極として機能する導電層1525、1526、1527、1528、1531、1532、選択トランジスタのビット線となる配線1529、ワード線となる配線1530、ゲート引出配線となる配線1535、1536、1537、半導体記憶回路部の第2の電極1540及び第3の電極1541、アンテナ部の容量の電極となる配線1533、1534、アンテナ部の第4の電極1542を形成する図14A参照。第2の電極1540は、第1の開口部1521と重なって、メモリ素子の上部電極となり、さらに、アシスト容量の電極の一端となる半導体層1574と電気的に接続する。また、第3の電極1541は、第2の開口部1594と重なり、第1の電極1509と電気的に接続する。なお、ここでは図示しないが、第4の電極1542は、アンテナ部の薄膜トランジスタと電気的に接続している。そして、導電層のエッチング後にレジストマスクを除去する。検査回路が有するビット線に電気的に接続されるパッドは、ビット線となる配線1529を延在した位置に該配線1529と同時に形成される。検査回路が有するワード線に電気的に接続されるパッドは、ワード線となる配線1530を延在した位置に該配線1530と同時に形成される。本実施例では、同一基板上に論理回路部1550の薄膜トランジスタ、半導体記憶回路部1552の選択トランジスタとなる薄膜トランジスタ1558、アシスト容量1559、メモリ素子1560、及びアンテナ部1554の薄膜トランジスタとを形成することができる。ここでは、論理回路部1550に設けられたpチャネル型トランジスタとnチャネル型トランジスタ、半導体記憶回路部1552に設けられた薄膜トランジスタ1558、アシスト容量1559、メモリ素子1560、及びアンテナ部1554に設けられた容量とnチャネル型トランジスタの断面図を示している。なお、半導体記憶回路部1552に設ける薄膜トランジスタは、pチャネル型トランジスタとしてもよい。また、アンテナ部1554にはpチャネル型トランジスタが設けられていてもよく、ここでは便宜的に1つのnチャネル型トランジスタを示しているものとする。次に、論理回路部1550、半導体記憶回路部1552、アンテナ部1554を覆う絶縁層1543を形成する。絶縁層1543は、酸化シリコンを含む絶縁層または有機樹脂からなる絶縁層を用いることができるが、半導体装置の信頼性を向上させる上では酸化シリコンを含む絶縁層を用いることが好ましい。また、後に形成するアンテナをスクリーン印刷法で形成する場合には、その形成面が平坦であることが好ましいため、絶縁層1543は塗布法を用いて有機樹脂で形成しても良い。または、上記酸化シリコン等の絶縁層と有機樹脂からなる絶縁層を積層しても良い。また、後に形成するアンテナは、論理回路部1550及び半導体記憶回路部1552と重なって形成されてもよい。この場合、絶縁層1543は、アンテナと該回路部との絶縁を図る層間絶縁層としても機能する。輪状例えば、ループアンテナまたは螺旋状のアンテナとする場合には、アンテナの両端のうち一方を下層に形成された配線と接続するため、絶縁層1543を設けることが好ましい。ただし、マイクロ波方式に適用される線状例えば、ダイポールアンテナ、平坦な形状例えば、パッチアンテナ等のアンテナを用いる場合には、論理回路部1550及び半導体記憶回路部1552と重ならない様にアンテナを配置することができるため、絶縁層1543は特に設けなくともよい。次に、レジストマスクを形成し、選択的に絶縁層1543をエッチングして、第3の電極1541に達する第3の開口部1595、及び第4の電極1542に達する第4の開口部1596を形成する。その後、レジストマスクを除去する図14B参照。次に、絶縁層1543上に金属層を形成する。金属層としては、チタン、ニッケル、金などを用いることができ、単層構造または異なる材料の積層構造で形成する。次に、レジストマスクを形成し、選択的に金属層をエッチングして、第1の電極1509の引出配線1544、及びアンテナの下地膜1545を形成する。なお、引出配線1544及び下地膜1545は、レジストマスクを用いることなく、メタルマスクを用いたスパッタ法で形成することもできる。アンテナの下地膜1545を設けることで、アンテナと第4の電極1542との接触抵抗の低減や、アンテナと絶縁層1543との密着性を向上させることができる。なお、回路設計のレイアウトによっては、特に引出配線1544を形成しなくともよい。引出配線1544は陰極として接地電源に接続される。次に、アンテナの下地膜1545上にアンテナ1546を形成する。アンテナ1546は、スパッタ法を用いてアルミニウムまたは銀などの金属層を形成した後、選択的にエッチングして所望の形状に加工する方法や、導電ペーストを用いたスクリーン印刷法で形成することができる。スクリーン印刷法は、所望の形状が開口されたスクリーン印刷版上にペースト等を載せ、スキージと呼ばれるゴム、プラスチック、または金属のブレードを用いて、スクリーン印刷版の下部に置かれたワークに所望の形のペースト等を形成する方法である。スクリーン印刷法は、大面積に対応し易く、低コストで処理を行えるメリットを有している図14C参照。次に、ここまでに形成された半導体装置となる領域の剥離を行って金属層1502及び支持基板1501を除去する。剥離工程は、第1の絶縁層1503と金属酸化物層の界面、金属酸化物層内、または金属酸化物層と金属層1502との界面を境に、比較的小さな力で第1の絶縁層1503より上層側を支持基板1501から引き剥がすことによって行うことができる。また、金属層1502及び支持基板1501を除去する際にアンテナを設けた側に別の支持基板を接着してもよい。次に、複数の半導体装置が形成された1枚のシートをカッター、またはダイシング等により分割して個々の半導体装置に切り分ける。なお、剥離の際に半導体装置を一つずつピックアップする剥離方法を用いる場合には、この分断工程は不要となる。次に、半導体装置をシート状の基体に固定する。シート状の基体としては、プラスチック、紙、プリプレグ、セラミックシートなどを用いることができる。2枚のシート状の基体に半導体装置を挟む様に固定してもよいし、1枚のシート状の基体に接着層で固定してもよい。接着層としては、反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気性接着剤などの各種接着剤を用いることができる。また、紙の形成工程で紙の内部に半導体装置が含まれる様にすることで、1枚の紙の内部に半導体装置を設けることもできる。以上の工程を経た半導体装置のメモリは、本発明の一態様に係る検査回路を具備する半導体装置とすることにより、検査段階で不良を排除することができる。また、論理回路部1550、半導体記憶回路部1552、及びアンテナ部1554を同一基板上で作りこむことで外力に対する耐性が強くなり、データの書き込みまたは読み出しの際の誤動作を少なくすることができる。本実施例の半導体装置は、無線チップとして機能し、小型、薄型、軽量であると共に、可撓性を持たせることもできる。従って、半導体装置を物品に取り付けても、外観、美観、品質を損なわない様にすることができる。本実施例の半導体装置は、プリント基板に実装する、物品の表面に貼り付ける、物品に埋め込むことにより、物品に固定される。また、半導体装置を紙にすき込み、この紙を用いて、紙幣、有価証券類、無記名債券類、証書を作製することで、これらの紙片に認証機能を付与することができるため、偽造を防止することができる。図20を用いて、半導体装置の使用方法を説明する。無線チップの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類運転免許証や住民票等、図20A参照、包装用容器類包装紙やボトル等、図20C参照、記録媒体DVDソフトやビデオテープ等、図20B参照、乗り物類自転車等、図20D参照、身の回り品鞄や眼鏡等、食品類、植物類、動物類、人体、衣類、生活用品類、電子機器等の商品や荷物の荷札図20E、図20F参照等の物品に設けて使用することができる。なお、本実施例は、他の実施例、実施の形態と適宜組み合わせることができる。本実施例では、本発明の一態様に係るOTPメモリの書き込み動作、読み出し動作に関して、図面を参照して説明する。図15は、メモリセル及びその駆動に必要な回路をモジュール化したブロック図である。OTPメモリ3000は、メモリセルアレイ3001、コラムデコーダ3002、ローデコーダ3003、アドレスセレクタ3004、セレクタ3005、読み出し/書き込み回路3006、昇圧回路3007、及び検査回路3010等を有する。ここで、メモリセルアレイ3001は、マトリクス状に配置された複数のメモリセルで構成される。続いて、OTPメモリ3000の動作について説明する。OTPメモリ3000には、動作信号としてリードイネーブルRE、ライトイネーブルWE、アドレスaddress、昇圧クロックcp_clkが入力され、電源として昇圧入力電圧Vinが供給される。なお、特に図示していないが、動作電源としてVDD、GNDなど、回路を駆動させるために必要な電源も供給される。RE、及びWEはセレクタ3005に入り、メモリの動作を決定する。一例の動作を説明すると、REがアクティブで、WEが非アクティブの場合は、読み出し動作が行われる。また、WEがアクティブで、REが非アクティブの場合は、書き込み動作が行われる。WE、及びREがともに非アクティブの場合は、待機状態となる。書き込み動作を行う場合は、昇圧イネーブル信号CPEを発信し、それを昇圧回路動作の条件としてもよい。これにより、書き込みを行なわないときの昇圧回路の不必要な動作を止めることができ、消費電力の抑制をより効果的に行うことができる。また、書き込み動作または読み出し動作を行う場合に、コントロール信号controlを発信し、それをアドレスセレクタ3004に入力することとすれば、待機状態のときにデコーダが駆動することによる誤動作を防ぐことができる。addressは、アドレスセレクタ3004を介して分岐され、コラムデコーダ3002及びローデコーダ3003に入る。コラムデコーダ3002及びローデコーダ3003は、それぞれ複数のデコーダからなり、addressの値の組み合わせによって、それぞれ1つだけ駆動する。そして、駆動したデコーダの組み合わせによって、メモリセルアレイ3001の中から書き込みもしくは読み出しを行なうメモリセルが定められる。前述した様に、書き込みも読み出しも行なわない状態のときは、セレクタ3005が発信するcontrolにより、デコーダに入る信号を非アクティブにしてデコーダが選択されない様にする。コラムデコーダ3002に接続された読み出し/書き込み回路3006は、セレクタ3005が発信する選択信号selectにより、内部の読み出し回路または書き込み回路のどちらかを駆動する。書き込み状態のときには、書き込み回路が、読み出し状態のときには、読み出し回路が、それぞれ駆動する様にすればよい。読み出し回路は、アクセスしたメモリセルの状態からデータ0もしくはデータ1を読み取り、それをデータ出力OUTPUTとして出力する。昇圧回路3007は、セレクタ3005が発信するCPEがアクティブであるときに外部からの入力信号であるcp_clkによって動作し、外部から印加される電源Vinを増幅してVoutとして出力する。Voutはセレクタ3005に入り、セレクタ3005は、回路が書き込み動作を行っているときに、それぞれコラムデコーダ3002の電源Vcoldec、ローデコーダ3003の電源Vrowdecとして印加する。なお、本実施例は、他の実施例、実施の形態と適宜組み合わせることができる。本実施例では、本発明の一態様に係るOTPメモリを搭載した半導体装置に関して、図面を参照して説明する。本実施例における半導体装置は、内部に記憶回路を有し、記憶回路に必要な情報を記憶し、非接触手段、例えば無線通信を用いて外部機器と情報のやりとりを行うものである。この特徴を利用すると、予め個体情報等を記憶させた半導体装置から、その情報を読み取ることにより物品の認識をさせる個体認証システムなどの用途に用いることができる。これらの用途に用いる半導体装置は、より高い信頼性が要求される。図16は、本実施例における半導体装置の構成を示すブロック図である。半導体装置300は、RF回路301、クロック生成回路302、ロジック回路303、及びアンテナ部318におけるアンテナ317等により構成され、無線通信装置などの外部の回路とアンテナ317を介して無線信号の送受信を行っている。なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式の3つに大別され、本実施例ではいずれの方式でも適用することができる。次に各回路の構成について説明する。RF回路301は、電源回路304、復調回路305、及び変調回路306を有する。また、クロック生成回路302は、分周回路307、カウンタ回路309、及び基準クロック生成回路319を有する。また、ロジック回路303は、演算処理を行う機能を有し、コントローラ313、CPU310中央演算装置ともいう、記憶回路311、及び記憶回路312を有する。また、コントローラ313は、CPUインターフェース314、RFインターフェース315、及びメモリコントローラ316を有する。また、RF回路301において、電源回路304は、整流回路と保持容量を有し、受信した信号から電源電圧を生成して、その他の回路に供給する機能を有する。また、復調回路305は、整流回路とLPFローパスフィルタを有し、通信信号からコマンドやデータを抽出する機能を有する。変調回路306は、送信データを変調する機能を有し、変調されたデータは、アンテナ317から送信信号として送信される。次に、本実施例における半導体装置の動作について説明する。まず、外部の通信装置から送信された信号が、半導体装置で受信される。半導体装置に入力された受信信号は、復調回路305で復調された後、コントローラ313におけるRFインターフェース315に出力される。RFインターフェース315に入力された受信信号は、CPUインターフェース314を介してCPU310で演算処理される。また、RFインターフェース315に入力された受信信号により、メモリコントローラ316を介して記憶回路311、記憶回路312に対するアクセスが行われる。そして、CPU310による演算処理、記憶回路311及び記憶回路312におけるデータの入出力後に送信データが生成され、送信データは、信号として変調回路306で変調され、アンテナ317から外部の通信装置に送信される。本発明の一態様に係るOTPメモリは、本実施例で説明した半導体装置の記憶回路311、記憶回路312、またはその他の記憶回路として搭載することができる。本実施例で説明した半導体装置は、本発明の一態様に係るOTPメモリを搭載することにより、より高い信頼性を確保することができる。なお、本実施例は、他の実施例、実施の形態と適宜組み合わせることができる。"