"電圧レベルの高いHi信号、及び、該Hi信号よりも電圧レベルの低いLo信号が異なるタイミングで入力される第1入力端子と、Hi信号が常時入力される第2入力端子と、前記第1入力端子のHi信号によって第1動作状態、前記第1入力端子のLo信号によって第2動作状態に制御される素子と、を有する半導体集積回路であって、前記第2入力端子と前記グランドとの間にスイッチング素子が設けられており、該スイッチング素子は、前記第1入力端子にHi信号が入力されている時にOFF状態、前記第1入力端子にLo信号が入力されている時にON状態となることを特徴とする半導体集積回路。前記スイッチング素子は、Pch型MOSFETであり、該スイッチング素子のゲート電極と前記第1入力端子とが電気的に接続されていることを特徴とする請求項1に記載の半導体集積回路。前記スイッチング素子は、NPNバイポーラトランジスタであり、前記スイッチング素子のベース電極と前記第1入力端子とが電気的に接続されていることを特徴とする請求項1に記載の半導体集積回路。前記第2入力端子と前記スイッチング素子との間に、電流制限抵抗が設けられていることを特徴とする請求項1~3いずれか1項に記載の半導体集積回路。ところで、非特許文献1に示されるROM書込システムでは、電源ノードに、制御部と、2つの保護ダイオードの内の一方のカソード電極とが接続され、2つの保護ダイオードの中点に、3ステートバッファの出力端子が接続されている。ACアダプタがROM書込装置に取り付けられている場合、電源ノードには直流電圧Hi信号が印加されるので、保護ダイオードには逆方向電圧が印加される。そのため、3ステートバッファの出力信号が、保護ダイオード、及び、電源ノードを介して、制御部に入力されることはない。しかしながら、ACアダプタがROM書込み装置から外された場合、電源ノードに直流電圧Hi信号が印加されず、Lo信号が入力されるので、保護ダイオードには順方向電圧が印加される。そのため、3ステートバッファの出力信号が、保護ダイオード、及び、電源ノードを介して、制御部に入力される虞がある。このような意図しない電流の流動を防ぐ構成として、中点と3ステートバッファとの間にPchMOSFETなどを構成要素として含むスイッチング素子を設ける構成が考えられる。しかしながら、この場合、MOSFETの寄生ダイオードのために、MOSFETに電流が流れ、制御部に3ステートバッファの出力信号が入力される虞がある。このような、意図しない電流が制御部に流れ込むと、制御部に不具合が生じる虞がある。そこで、本発明は上記問題点に鑑み、不具合の発生が抑制された半導体集積回路を提供することを目的とする。上記した目的を達成するために、請求項1に記載の発明は、電圧レベルの高いHi信号、及び、該Hi信号よりも電圧レベルの低いLo信号が異なるタイミングで入力される第1入力端子と、Hi信号が常時入力される第2入力端子と、第1入力端子のHi信号によって第1動作状態、第1入力端子のLo信号によって第2動作状態に制御される素子と、を有する半導体集積回路であって、第2入力端子とグランドとの間にスイッチング素子が設けられており、該スイッチング素子は、第1入力端子にHi信号が入力されている時にOFF状態、第1入力端子にLo信号が入力されている時にON状態となることを特徴とする。このように本発明によれば、第2入力端子とグランドとの間にスイッチング素子が設けられている。したがって、スイッチング素子がON状態になると、第2入力端子はグランドと接続され、第2入力端子から常時入力されるHi信号がグランドへ流れ込む。このため、第2入力端子と素子との間に、PchMOSFETを構成要素として含むスイッチング素子が設けられた構成とは異なり、第2入力端子から半導体集積回路内の素子にHi信号が入力することが抑制される。請求項1に記載の発明では、第1入力端子にLo信号が入力されている時に、スイッチング素子がON状態となる。換言すれば、素子が第2動作状態に制御されている時に、第2入力端子から常時入力されるHi信号がグランドへ流れ込む。したがって、第2入力端子から常時入力されるHi信号のために、素子に印加される電圧レベルが上昇することが抑制され、素子の第2動作状態が変動することが抑制される。この結果、素子に誤動作などの不具合が生じることが抑制される。請求項2に記載のように、スイッチング素子は、Pch型MOSFETであり、該スイッチング素子のゲート電極と第1入力端子とが電気的に接続された構成が良い。これによれば、第1入力端子にHi信号が入力されると、スイッチング素子がOFF状態となり、第1入力端子にLo信号が入力されると、スイッチング素子がON状態となる。このように、第1入力端子に入力される信号が、スイッチング素子の制御信号としての機能を果たす。したがって、スイッチング素子を制御する制御回路を有する構成と比べて、半導体集積回路の体格の増大、及び、コストの増大が抑制される。請求項3に記載の発明の作用効果は、請求項2に記載の発明の作用効果と同等なので、その記載を省略する。請求項4に記載のように、第2入力端子とスイッチング素子との間に、電流制限抵抗が設けられた構成が良い。これによれば、スイッチング素子に印加される第2入力端子の電圧が低減されるので、スイッチング素子の故障及び破壊が抑制される。以下、本発明の実施の形態を図に基づいて説明する。第1実施形態図1は、第1実施形態に係る半導体集積回路を示す概略図である。図2は、図1に示す半導体集積回路の回路図である。図1に示すように、半導体集積回路100は、要部として、第1入力端子10と、第2入力端子20と、スイッチング素子30と、を有する。第1入力端子10には、リレー図示略を介して第1直流電源110が接続され、第2入力端子20には、プルアップ抵抗121を介して第2直流電源120が接続されている。この構成により、第2入力端子20には、絶えず第2直流電源120の第2電圧が入力されるが、第1入力端子10には、リレーの切り替えによって、第1直流電源110の第1電圧が入力される時と、入力されない時とがある。本実施形態に係る半導体集積回路100は、第2入力端子20とグランドとの間に接続されたスイッチング素子30を特徴とするが、それについては後述する。図2に示すように、半導体集積回路100は、インピーダンス変換回路40と、センサ回路60と、これら2つの回路40,60を制御する制御回路80と、を有する。これら3つの回路40,60,80それぞれは、第1電圧によって駆動されるため、第1直流電源110と第1入力端子10との接続が切れると、その駆動が停止する。第1直流電源110と第1入力端子10とが電気的に接続されている際の回路40,60,80の動作状態が、特許請求の範囲に記載の第1動作状態に相当し、第1直流電源110と第1入力端子10との電気的な接続が切れている際の回路40,60,80の動作状態が、特許請求の範囲に記載の第2動作状態に相当する。インピーダンス変換回路40は、制御回路80から出力される制御信号を反転する複数のインバータ41~43と、これら複数のインバータ41~43の出力信号によってON/OFF状態となるPchMOSFET44及びNchMOSFET45と、これら2つのMOSFET44,45を介して入力される第2電圧が一方の入力端子に入力され、他方の入力端子が自身の出力端子に接続されたバッファ46と、を有する。インバータ41~43、PchMOSFET44、バッファ46それぞれは、第1入力端子10と電気的に接続されており、第1入力端子10の電圧によってその動作が決定されるようになっている。図2に示すように、2つのMOSFET44,45は、第2入力端子20とバッファ46との間で並列接続され、2つのMOSFET44,45が開状態となると、第2電圧がバッファに入力されるようになっている。また、3つのインバータ41~43が、PchMOSFET44のゲート電極と制御回路80の出力端子との間で直列接続され、第2インバータ42の出力端子が、NchMOSFET45のゲート電極と接続されている。この構成により、3つのインバータ41~43によって3回電圧レベルが反転された制御信号が、PchMOSFET44のゲート電極に入力され、2つのインバータ41,42によって2回電圧レベルが反転された制御信号が、NchMOSFET45のゲート電極に入力される。したがって、各MOSFET44,45には、電圧レベルの反転した制御信号が入力される。PchMOSFET44は、ゲート電極にLo信号が入力されるとON状態、Hi信号が入力されるとOFF状態となる。これとは反対に、NchMOSFET45は、ゲート電極にHi信号が入力されるとON状態、Lo信号が入力されるとOFF状態となる。そのため、各MOSFET44,45は、同一のタイミングでON状態/OFF状態となる。例えば、制御回路80から電圧レベルがHiレベルの制御信号Hi信号が入力されると、PchMOSFET44にLo信号が入力され、NchMOSFET45にHi信号が入力されるので、各MOSFET44,45ともにON状態となる。これとは反対に、制御回路80から電圧レベルがLoレベルの制御信号Lo信号が入力されると、PchMOSFET44にHi信号が入力され、NchMOSFET45にLo信号が入力されるので、各MOSFET44,45ともにOFF状態となる。各MOSFET44,45がON状態になると、第2電圧がMOSFET44,45を介してバッファ46に入力され、インピーダンスの変換された信号が、バッファ46から後段側の素子に出力される。センサ回路60は、制御信号を反転する複数のインバータ61~63と、これら複数のインバータ61~63の出力信号によってON/OFF状態となるPchMOSFET64及びNchMOSFET65と、第1入力端子10とグランドとの間で、逆方向接続となるように、直列接続された2つの保護ダイオード66,67と、保護ダイオード66,67の中点を介して、MOSFET64,65と接続されたセンサ素子68と、を有する。インバータ61~63、PchMOSFET64、保護ダイオード66それぞれは、第1入力端子10と電気的に接続されており、第1入力端子10の電圧によってその動作が決定されるようになっている。図2に示すように、2つのMOSFET64,65は、インピーダンス変換回路40とセンサ素子68との間で並列接続され、2つのMOSFET64,65が開状態となると、インピーダンス変換回路40とセンサ素子68とが電気的に接続されるようになっている。また、3つのインバータ61~63が、PchMOSFET64のゲート電極と制御回路80の出力端子との間で直列接続され、第2インバータ62の出力端子が、NchMOSFET65のゲート電極と接続されている。この構成により、3つのインバータ61~63によって3回電圧レベルが反転された制御信号が、PchMOSFET64のゲート電極に入力され、2つのインバータ61,62によって2回電圧レベルが反転された制御信号が、NchMOSFET65のゲート電極に入力される。この構成により、各MOSFET64,65には、電圧レベルの反転した制御信号が入力されるため、各MOSFET64,65は、同一のタイミングでON状態/OFF状態となる。なお、本実施形態に係るセンサ素子68は、水温センサである。制御回路80は、制御信号を、インバータ41~43,61~63を介して、MOSFET44,45,64,65のゲート電極に入力することで、MOSFET44,45,64,65をON/OFF制御するものである。インバータ41~43に入力される制御信号と、インバータ61~63に入力される制御信号の電圧レベルは反転しており、MOSFET44,45とMOSFET64,65とがON状態となるタイミングが異なっている。したがって、MOSFET44,45がON状態となっている場合、MOSFET64,65はOFF状態となっているので、第2電圧はセンサ素子68に入力されず、バッファ46だけに入力される。次に、本実施形態に係る半導体集積回路100の特徴点であるスイッチング素子30を説明する。本実施形態に係るスイッチング素子30は、PchMOSFETであり、そのゲート電極が第1入力端子10と電気的に接続され、そのソース電極が第2入力端子20とMOSFET44,45との間に接続され、そのドレイン電極がグランドに接続されている。この構成により、第1入力端子10と第1直流電源110とが電気的に接続されている場合、スイッチング素子30はOFF状態となり、第1入力端子10と第1直流電源110との電気的な接続が切れると、ON状態となる。なお、本実施形態では、電流制限抵抗31が、第2入力端子20とスイッチング素子30のソース電極との間に配置されている。次に、本実施形態に係る半導体集積回路100の作用効果を説明する。上記したように、第2入力端子20とグランドとの間にスイッチング素子30が設けられている。したがって、スイッチング素子30がON状態になると、第2入力端子20はグランドに接続され、第2入力端子20から常時入力されるHi信号第2電圧がグランドへ流れ込む。このため、第2入力端子20とインピーダンス変換回路40との間に、PchMOSFETを構成要素として含むスイッチング素子が設けられた構成とは異なり、MOSFETの寄生ダイオードのために、第2入力端子20からインピーダンス変換回路40にHi信号が入力することが抑制される。本実施形態では、第1入力端子10と第1直流電源110との電気的な接続が切れると、スイッチング素子30がON状態となる。換言すれば、回路40,60,80が駆動を停止している時に、第2入力端子20から常時入力されるHi信号がグランドへ流れ込む。したがって、第1入力端子10と第1直流電源110との電気的な接続が切れているにも関わらず、第2入力端子20から常時入力されるHi信号のために、回路40,60,80に印加される電圧レベルが上昇することが抑制され、回路40,60,80の停止状態が変動することが抑制される。この結果、回路40,60,80に誤動作などの不具合が生じることが抑制される。スイッチング素子30のゲート電極が第1入力端子10と電気的に接続されている。これによれば、第1入力端子10にHi信号が入力されると、スイッチング素子30がOFF状態となり、第1入力端子10にLo信号が入力されると、スイッチング素子30がON状態となる。このように、第1入力端子10に入力される信号が、スイッチング素子30の制御信号としての機能を果たす。したがって、スイッチング素子を制御する制御回路を有する構成と比べて、半導体集積回路100の体格の増大、及び、コストの増大が抑制される。電流制限抵抗31が、第2入力端子20とスイッチング素子30のソース電極との間に配置されている。これによれば、スイッチング素子30に印加される第2入力端子20の電圧が低減されるので、スイッチング素子30の故障及び破壊が抑制される。以上、本発明の好ましい実施形態について説明したが、本発明は上記した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。本実施形態では、スイッチング素子30がPchMOSFETである例を示した。しかしながら、スイッチング素子30としては、上記例に限定されず、例えば、NPNバイポーラトランジスタを採用することもできる。本実施形態では、半導体集積回路100は、インピーダンス変換回路40と、センサ回路60と、これら2つの回路40,60を制御する制御回路80と、を有する例を示した。しかしながら、半導体集積回路100が有する素子回路、すなわち、スイッチング素子30の後段に位置する素子回路としては、上記例に限定されない。第1入力端子10と第1直流電源110とが電気的に接続された場合に第1動作状態、第1入力端子10と第1直流電源110との電気的な接続が切れた場合に第2動作状態に動作し、第2入力端子20と電気的に接続された素子回路であれば、適宜採用することができる。"