入力される2値の論理値に応じて充電され、充電電荷が再分配されることでDA変換結果を第1および第2の容量素子における電圧として得る電荷再分配型のDA変換回路であって、前記第2の容量素子に電荷として保持されたDA変換結果を出力する増幅器と、前記第1の容量素子の一端と前記増幅器の入力端とを短絡可能とするスイッチ素子と、を備えることを特徴とするDA変換回路。前記第1の容量素子にDA変換結果として再分配された電荷を得た後であって、かつ前記第2の容量素子に保持されたDA変換結果を前記増幅器の入力端に与える前に、前記スイッチ素子を一時的に短絡するように各部を制御するタイミング信号群を生成するタイミング制御回路をさらに備えることを特徴とする請求項1記載のDA変換回路。前記第1の容量素子は、第1の期間に、入力される前記2値の論理値にそれぞれ対応した異なる基準電圧で充電され、前記第2の容量素子は、第2の期間に、前記第1の容量素子と並列接続され、前記タイミング制御回路は、前記第2の容量素子の両端を短絡した後に開放状態とし、前記スイッチ素子を開放状態とすると共に前記第1の期間と前記第2の期間を交互に繰り返した後に前記第1および第2の容量素子の並列接続を解消し、前記スイッチ素子を短絡した後に開放状態とし、前記増幅器は入力端に前記第2の容量素子の充電電圧を受けることを、DA変換の一つの変換期間内において時間的に順次実行するように各部を制御するタイミング信号群を生成することを特徴とする請求項2記載のDA変換回路。前記第1の容量素子は、並列接続されうる複数の容量素子によって構成され、前記タイミング制御回路は、前記第1の期間と前記第2の期間を交互に繰り返す際には、前記複数の容量素子を全て並列接続し、前記スイッチ素子を前記増幅器の入力端と一時的に短絡する際には、前記スイッチ素子が前記複数の容量素子から一つのみを選択して短絡し一つ以外を開放とすることを、前記一時的に短絡する期間内において前記複数の容量素子の全てに対して順に実行するように各部を制御するタイミング信号群を生成することを特徴とする請求項3記載のDA変換回路。前記第2の容量素子を2個備え、前記タイミング制御回路は、前記第1の期間と前記第2の期間を交互に繰り返した後に一方の前記第2の容量素子が前記第1の容量素子との並列接続を解消する期間において、他方の前記第2の容量素子が前記増幅器の入力端に充電電圧を与えるように各部を制御するタイミング信号群を生成することを特徴とする請求項3記載のDA変換回路。請求項1乃至5のいずれか一に記載のDA変換回路を備える半導体装置。以下の分析は本発明において与えられる。ところで、半導体チップの高密度化に伴い、DA変換回路などのコア面積を縮小させる必要性が高まっている。この要求に対応するために、図10に示すDA変換結果の保持用のコンデンサ100、102、104の容量値を小さくすると、出力バッファ120の入力容量配線容量なども含むが相対的に大きくなる。このことは、スイッチ112116をオンにしてコンデンサ102104に蓄えられた電荷に応じたDA変換結果である電圧を出力バッファ120が出力しようとする時に、出力バッファ120の入力容量に分配され出力電圧が低下してしまうことを意味する。すなわち、図11の実線に示すように、本来のDA変換結果破線に対し出力誤差が大きくなってしまう。また、出力バッファ120の入力容量は、回路の配置配線によって異なり、配置配線が定まらないと出力電圧誤差を正しく見積もることも難しい。本発明の1つのアスペクト側面に係るDA変換回路は、入力される2値の論理値に応じて充電され、充電電荷が再分配されることでDA変換結果を第1および第2の容量素子における電圧として得る電荷再分配型のDA変換回路であって、第2の容量素子に電荷として保持されたDA変換結果を出力する増幅器と、第1の容量素子の一端と増幅器の入力端とを短絡可能とするスイッチ素子と、を備える。本発明によれば、精度の高いDA変換結果を出力することができる。以下、本発明を実施するための形態について、概説する。なお、以下の概説に付記した図面参照符号は、専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。本発明の一実施形態に係るDA変換回路は、入力される2値の論理値に応じて充電され、充電電荷が再分配されることでDA変換結果を第1および第2の容量素子図1のC1、C21C22における電圧として得る電荷再分配型のDA変換回路であって、第2の容量素子に電荷として保持されたDA変換結果を出力する増幅器図1のAMPと、第1の容量素子の一端と増幅器の入力端とを短絡可能とするスイッチ素子図1のφ4と、を備える。DA変換回路において、第1の容量素子にDA変換結果として再分配された電荷を得た後であって、かつ第2の容量素子に保持されたDA変換結果を増幅器の入力端に与える前に、スイッチ素子を一時的に短絡するように各部を制御するタイミング信号群を生成するタイミング制御回路図1のCNTをさらに備えるようにしてもよい。DA変換回路において、第1の容量素子は、第1の期間に、入力される2値の論理値にそれぞれ対応した異なる基準電圧図1のVREF、VSSで充電され、第2の容量素子は、第2の期間に、第1の容量素子と並列接続され、タイミング制御回路は、第2の容量素子の両端を短絡した後に開放状態とし、スイッチ素子を開放状態とすると共に第1の期間と第2の期間を交互に繰り返した後に第1および第2の容量素子の並列接続を解消し、スイッチ素子を短絡した後に開放状態とし、増幅器は入力端に第2の容量素子の充電電圧を受けることを、DA変換の一つの変換期間内において時間的に順次実行するように各部を制御するタイミング信号群を生成するようにしてもよい。DA変換回路において、第1の容量素子は、並列接続されうる複数の容量素子図6のC11、C12によって構成され、タイミング制御回路は、第1の期間と第2の期間を交互に繰り返す際には、複数の容量素子を全て並列接続し、スイッチ素子を増幅器の入力端と一時的に短絡する際には、スイッチ素子が複数の容量素子から一つのみを選択して短絡し一つ以外を開放とすることを、一時的に短絡する期間内において複数の容量素子の全てに対して順に実行するように各部を制御するタイミング信号群を生成するようにしてもよい。DA変換回路において、第2の容量素子を2個備え図1のC21、C22、タイミング制御回路は、第1の期間と第2の期間を交互に繰り返した後に一方の第2の容量素子が第1の容量素子との並列接続を解消する期間において、他方の第2の容量素子が増幅器の入力端に充電電圧を与えるように各部を制御するタイミング信号群を生成するようにしてもよい。半導体装置が上記のDA変換回路を備えるようにしてもよい。以上のようなDA変換回路によれば、DA変換結果をサンプルホールドして出力する前に、DA変換過程で得られる、第1の容量素子に蓄えられた不要電荷を用いて、増幅器の入力容量に蓄えられた電荷との間で電荷分配を行うリセット動作を行う。これにより、従来のリセット動作を行った場合に比べ、出力誤差オフセット電圧を大幅に小さくすることができ、高精度なDA変換結果を得ることができる。以下、実施例に即し、図面を参照して詳しく説明する。図1は、本発明の第1の実施例に係るDA変換回路の回路図である。図1において、DA変換回路は、容量素子C1、C21、C22、スイッチφ1、φ21、φ22、φ31、φ32、φ4、φR1、φR2、φb0、φb1、増幅器AMP、タイミング制御回路CNTを備える。なお、容量素子Ciは、増幅器AMPの入力端非反転端子における増幅器AMPの入力容量及び配線などの浮遊容量を表す。スイッチφb0は、一端を接地電源VSSに接続し、他端をスイッチφ1の一端に接続する。スイッチφb1は、一端を基準電圧VREFに接続し、他端をスイッチφ1の一端に接続する。スイッチφ1は、他端を、一端が接地された容量素子C1の他端、およびスイッチφ21、φ22、φ4のそれぞれの一端に接続する。スイッチφ21は、他端を、一端が接地された容量素子C21の他端、一端が接地されたスイッチφR1の他端、およびスイッチφ31の一端に接続する。スイッチφ22は、他端を、一端が接地された容量素子C22の他端、一端が接地されたスイッチφR2の他端、およびスイッチφ32の一端に接続する。スイッチφ31、φ32、φ4のそれぞれの他端は、共通に増幅器AMPの非反転端子に接続される。増幅器AMPは、出力端子と反転端子-を接続したボルテージフォロアとして機能し、DA変換結果である出力信号VOUTを出力する。なお、増幅器AMPは、ボルテージフォロアに限定されるものではなく、任意のゲインを有するように構成しても良い。タイミング制御回路CNTは、バイナリコード信号biとクロック信号MCKを入力し、スイッチφ1、φ21、φ22、φ31、φ32、φ4、φR1、φR2、φb0、φb1をそれぞれ所定のタイミングで開閉するためのタイミング信号を生成し、スイッチφ1、φ21、φ22、φ31、φ32、φ4、φR1、φR2、φb0、φb1に対しそれぞれ出力する。次に、DA変換回路の動作について説明する。図2は、本発明の第1の実施例に係るDA変換回路のスイッチの動作を表すタイミングチャートである。図2において、Hレベルは、対応するスイッチがオン短絡であることを表し、Lレベルは、対応するスイッチがオフ開放であることを表す。また、ここでは5ビットbi:i=1~5のDA変換が実行される場合を示す。期間t1の最初において、スイッチφR1が閉じられ、容量素子C21の両端が短絡されて、容量素子C21の電荷が放電される。そして、期間t1では、スイッチφ1、φ21が5回交互に排他的に開閉され、容量素子C1、C21で電荷の分配がなされ、期間t1の最後にDA変換結果が容量素子C1、C21の電圧として得られる。なお、スイッチφ1が閉じられる場合、順次入力されるバイナリコード信号bi2値の論理値に応じてスイッチφb0、φb1のいずれか一方が同時に閉じられる。また、スイッチφ32が閉じられ、以前のDA変換結果を保持する容量素子C22の一端がスイッチφ32を介して増幅器AMPの非反転端子に接続され、増幅器AMPはDA変換結果である出力信号VOUTを出力する。この時の回路の接続状態を図3に示す。期間t2では、スイッチφ31、φ32が開放され、スイッチφ4が閉じられる。したがって、DA変換結果を電荷として保持する容量素子C1の一端がスイッチφ4を介して増幅器AMPの非反転端子に接続され、容量素子C1の電荷が容量素子Ciに分配される。この時の回路の接続状態を図4に示す。期間t3では、スイッチφ31が閉じられ、以前のDA変換結果を保持する容量素子C21の一端がスイッチφ31を介して増幅器AMPの非反転端子に接続され、増幅器AMPはDA変換結果である出力信号VOUTを出力する。この時の回路の接続状態を図5に示す。なお、期間t3では、期間t1で容量素子C1、C21で電荷の分配がなされたと同様に、容量素子C1、C22で電荷の分配がなされる。図3の状態では、容量素子C1には、Q1=C1VAの電荷が、結果保持する容量素子C21には、Q21=C21VCY1の電荷が蓄積されている。ただし、VAは容量素子C1の他端の電位、VCY1は、容量素子C21の他端の電位である。ここで、一般に電荷再分配型DACでは、C1=C21=C22=Cとして使うため、実際には、Q1=Q21、VA=VCY1となり、二つの容量素子C1、C21には同じ電荷が蓄積されていることになる。次に、図4の状態に遷移した場合、スイッチφ4を介して容量素子C1と増幅器AMPの入力容量であるCiが接続される。したがって、C1に蓄積された電荷Q1=CVCYとCiに蓄積された電荷Qi=CiVBとの間で電荷分配が生じる。この電荷分配後のノードB増幅器AMPの非反転端子の電圧VB’は、以下の1式のように表される。したがって、図5の状態に遷移する前に、スイッチφ4がオフになったあと、容量素子Ciには、2式に示す残留電荷Qi’が存在する。その後、図5の状態に遷移すると、容量素子C21とアンプの容量素子Ciとで再度、電荷分配を生じる。この電荷分配後のノードBの電圧VBは、以下の3式のように表される。なお、第2項が出力誤差を示すオフセット電圧となる。3式で得られる電圧VBがサンプルホールドされ、DA変換結果である出力電圧VOUTとして出力される。一方、従来のリセット動作のみの場合は、スイッチφ31を介して容量素子C21とアンプの入力容量である容量素子Ciが接続される。この場合、リセット動作を行っているため、Ciに蓄積された電荷は、Qi=CiVB=0である。したがって、この場合におけるノードBの電圧をVB_tとすると、以下の4式のように表される。なお、第2項がオフセット電圧となる。このVB_tがサンプルホールドされ、DA変換結果である出力電圧VOUTとして出力される。ここで、3式、4式として得られた2つの出力電圧VB、VB_tを比較してみる。まず、C≫Ciの場合、両式の第2項が第1項に比べ十分小さく無視できるため、本実施例のリセット方式でも従来のリセット方式でも出力誤差は十分小さい。しかしながら、Cをさらに小さくしていくと、相対的にCiの影響が大きくなり、やがて3式、4式の第2項が無視できない大きさになる。このような状況であっても、本実施例でのリセット方式は、従来のリセット方式に比べ、出力誤差を大幅に小さくすることができる。例えば、C:Ci=100:1とすると、従来のリセット方式では、4式の第2項におけるCi/Cが1次式で表されるので、本来の出力電圧に対し、約1のオフセット電圧が生じる。これに対し、本実施例のリセット方式では、3式の第2項におけるCi/Cが2次式で表されるので、オフセット電圧を約0.01程度に抑え込むことができる。図6は、本発明の第2の実施例に係るDA変換回路の回路図である。図6において、図1と同一の符号は、同一物を表し、その説明を省略する。本実施例のDA変換回路は、図1の容量素子C1に替えて、容量素子C11およびスイッチφ41の直列接続回路と、容量素子C12およびスイッチφ42の直列接続回路との並列接続回路を備える。ここで容量素子C11、C12のそれぞれの容量値は、図1の容量素子C1の容量値の半分である。タイミング制御回路CNTaは、バイナリコード信号biとクロック信号MCKを入力し、スイッチφ1、φ21、φ22、φ31、φ32、φ4、φ41、φ42、φR1、φR2、φb0、φb1をそれぞれ所定のタイミングで開閉するためのタイミング信号を生成し、スイッチφ1、φ21、φ22、φ31、φ32、φ4、φ41、φ42、φR1、φR2、φb0、φb1に対しそれぞれ出力する。次に、DA変換回路の動作について説明する。図7は、本発明の第2の実施例に係るDA変換回路のスイッチの動作を表すタイミングチャートである。図7において、期間t2aは、図2の期間t2に相当し、期間t2aの前半にのみスイッチφ42を開放し、期間t2aの後半にのみスイッチφ41を開放する。期間t2aの前半では、容量素子C11に蓄えられている電荷が短絡されているスイッチφ41、φ4を介して容量素子Ciに分配される。また、期間t2aの後半では、容量素子C12に蓄えられている電荷が短絡されているスイッチφ42、φ4を介して容量素子Ciに分配される。このようなDA変換回路は、図1における容量素子C1をC1/2の二つに分割し、不要な電荷を使ったリセット動作を1回から2回に増やしたことに相当する。この結果得られる出力電圧VB2は、5式のように表され、実施例1に比べ、さらにオフセット電圧を低減することが可能である。一般に、図1の容量素子C1が並列接続される複数の容量素子によって構成され、スイッチφ4を増幅器AMPの入力端と一時的に短絡するに際し、スイッチφ4は、複数の容量素子から一つのみを選択して短絡し、一つ以外を開放とする。この動作を、一時的に短絡する期間図7のt2aに相当内において複数の容量素子の全てに対して順に実行するようにしてもよい。ただし、複数とは、2あるいは3辺りが適切な値であって、数を多くすれば、オフセット電圧がさらに低減するものの、低減の度合いが減少する一方で、回路がより複雑化するので必ずしも得策とはいえない。最後に、本発明の実施例におけるオフセット電圧出力誤差の低減効果について説明する。図8は、本発明の第1の実施例に係るDA変換回路の効果を模式的に説明する図である。容量素子の容量Cは、円筒容器の底面積として、容量素子に蓄えられる電荷Qは、円筒容器に蓄えられる水の量として、容量素子の電位Vは、円筒容器における水面の高さとして表される。図8Aは、図1における容量素子C21に蓄えられている電荷Q21=C21VCY1ただし、ここではVCY1=V21が、閉じられたスイッチφ31を介して容量素子Ciに分配される様子を表す。すなわち、従来のDA変換回路における動作を表す。これに対し、図8Bでは、実施例1に対応し、スイッチφ31を閉じる前にスイッチφ4を閉じ、図1における容量素子C1に蓄えられている電荷Q1=C1V1が、閉じられたスイッチφ4を介して容量素子Ciに分配される。その後、容量素子C21に蓄えられている電荷Q21=C21V21は、閉じられたスイッチφ31を介して、既に電荷δQが蓄えられている容量素子Ciにさらに分配される。したがって、容量素子Ciの電位、すなわち増幅器AMPの入力端の電位は、理想とする電位V1あるいはV21により近づくこととなる。すなわち、オフセット電圧が低減することが示される。また、図9は、本発明の第2の実施例に係るDA変換回路の効果を模式的に説明する図である。なお、ここでは、図示の簡略化のために、容量素子の容量は全て同一であるとして扱う。図9Aでは、フル充電された2倍の大きさの容量素子1個によって1つの容量素子Ciに対応を充電する様子を示す。これに対し、第2の実施例のDA変換回路の効果を表す図9Bでは、それぞれフル充電された1の大きさの容量素子2個を用いて、時分割で2回に分けて1つの容量素子Ciに対応を充電する様子を示す。すなわち、1回目の接続で電位に相当する水面は0.5まで上昇し、2回目の接続では、残りの半分である0.75まで上昇することとなる。言い換えれば、増幅器AMPの入力端の電位は、図9Aでは、2を3で割った値に相当する電位となるのに対し、図9Bでは、1.5を2で割った値に相当する電位となる。以上のように、図9Bに示すような動作を行う第2の実施例のDA変換回路は、第1の実施例のDA変換回路に対し、オフセット電圧がより低減することが示される。以上、図10に示したDA変換回路を基に本発明の実施例を説明したが、バイナリコードに応じたサンプル値を入力する容量素子と増幅器の入力端のパスさえ形成できれば、電荷再分配型のDA変換回路の構成はどのようなものであってもよい。また、順次入力されるバイナリコードが1ビットである場合を例に説明したが、マルチビットでの入力構成であっても構わない。また、基準電圧をVREFとVSSとしたが、これに限定されない。すなわち、あくまで、ある基準電圧に対して、容量素子にどれだけの電荷が充電されているかでDA変換が行われるため、電荷再分配型のDA変換回路の動作原理上、VREFやVSSは、適宜変更して設定しても構わない。なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示請求の範囲を含むの枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。