互に異なる導電型を有する積層された第1不純物領域及び第2不純物領域と、前記第1不純物領域内に形成されるフローティング拡散領域と、前記第1不純物領域内で前記フローティング拡散領域を囲むトランスファーゲート電極と、を備え、前記トランスファーゲート電極及び前記フローティング拡散領域は、前記第2不純物領域と重なることを特徴とするイメージセンサ。前記トランスファーゲート電極は、閉曲線形状を有することを特徴とする請求項1に記載のイメージセンサ。前記トランスファーゲート電極は、平面上で前記第2不純物領域に対して中心に位置することを特徴とする請求項1に記載のイメージセンサ。前記トランスファーゲート電極の底面が前記第2不純物領域の上部面より下に位置するように前記トランスファーゲート電極が前記第2不純物領域に延長されることを特徴とする請求項1に記載のイメージセンサ。前記第1不純物領域及び前記第2不純物領域は、これらの間の境界を共有し、前記トランスファーゲート電極は、前記第1不純物領域及び前記第2不純物領域の間の前記境界から離れるように形成されていることを特徴とする請求項1に記載のイメージセンサ。前記第1不純物領域及び前記第2不純物領域は、光電変換素子を提供し、前記トランスファーゲート電極は、垂直に延長され、平面上で前記光電変換素子に対して中心に位置することを特徴とする請求項1に記載のイメージセンサ。前記トランスファーゲート電極と隣接するローカル不純物領域をさらに含み、前記ローカル不純物領域は、前記第1不純物領域と同じ導電型を有し、前記ローカル不純物領域は、前記第1不純物領域の不純物濃度より高い不純物濃度を有することを特徴とする請求項1に記載のイメージセンサ。前記第1不純物領域は、互に異なる不純物濃度を有する第1層及び第2層をさらに備え、前記フローティング拡散領域は、前記第1層内に位置し、前記トランスファーゲート電極は、前記第1層内及び前記第2層内に位置することを特徴とする請求項1に記載のイメージセンサ。前記第1不純物領域の一部分は、電荷伝送素子のチャンネル領域に提供されることを特徴とする請求項1に記載のイメージセンサ。前記第1不純物領域は、表面不純物領域と、前記表面不純物領域と前記第2不純物領域との間に形成される電位障壁領域と、を含み、前記表面不純物領域は、前記電位障壁領域の不純物濃度より大きい不純物濃度を有することを特徴とする請求項1に記載のイメージセンサ。入射光に対応して生成される電荷が格納される電荷格納層と、前記電荷格納層と異なる導電型を有し、前記電荷格納層の上に配置された電位障壁層と、前記電位障壁層と異なる導電型を有し、前記電荷格納層の上下方向の離れる側に前記電位障壁層内に局所的に形成された電荷検出層と、前記電荷検出層の周辺を囲む閉曲線形状を有し、前記電位障壁層の電位を制御して前記電荷格納層の電荷を前記電荷検出層へ伝送するゲート電極と、を含むイメージセンサ。互に対向する第1表面及び第2表面を含む半導体層と、前記半導体層の前記第1表面上に形成され、読出しゲート電極及び配線を有する配線層と、前記半導体層の前記第2表面上に形成され、カラーフィルター及びマイクロレンズを有する光透過層と、閉曲線形状を形成し、前記半導体層の前記第1表面に直接隣接する前記半導体層内部のゲート電極と、を備え、前記半導体層は、入射光に対応して生成された電荷が格納される電荷格納層と、前記電荷格納層と反対の導電型を有し、前記電荷格納層と接しながら前記半導体層の前記第1表面に隣接するチャンネル層と、前記電荷格納層と同一な導電型を有し、前記電荷格納層と上下方向の離れる側の前記チャンネル層内に局所的に形成された電荷検出層と、をさらに備え、前記閉曲線形状のゲート電極は、前記チャンネル層の一部分へ挿入されることを特徴とするイメージセンサ。本発明の目的は、電荷伝送効率及びフィルファクタを向上可能なイメージセンサを提供することにある。本発明が解決しようとする課題はここに制限されなく、言及されないその他の課題は下の記載から当業者に明確に理解できる。本発明によると、イメージセンサは、互に異なる導電型を有する積層された第1及び第2不純物領域と、第1不純物領域内のフローティング拡散領域と、第1不純物領域内でフローティング拡散領域を囲むトランスファーゲート電極と、を含み、トランスファーゲート電極及びフローティング拡散領域は第2不純物領域と重畳される。また、本発明によると、第1不純物領域及び第2不純物領域は、光電変換素子を提供し、トランスファーゲート電極から光電変換素子の第1縁までの第1距離、及び、光電変換素子の第2縁までの第2距離が同一である。本発明によると、イメージセンサは、入射光に対応して生成された電荷が格納される電荷格納層と、電荷格納層と異なる導電型を有し、電荷格納層の上に配置された電位障壁層と、電位障壁層と他の導電型を有し、電荷格納層と垂直的に離隔されて電位障壁層内に局所的に形成された電荷検出層と、電荷検出層の周辺を囲む閉曲線形状を有し、電位障壁層の電位を制御して電荷格納層の電荷を電荷検出層へ伝送するゲート電極と、を含む。また、本発明によると、電荷格納層の平面を見るとき、閉曲線形状を有するゲート電極内部に位置する中心部及び中心部周辺の周辺部を備る。このとき、イメージセンサは、電荷格納層の周辺部上で電位障壁層と同一な導電型を有し、ゲート電極の外側周辺を囲む表面不純物層をさらに含み、表面不純物層の不純物濃度が電位障壁層の不純物濃度より大きい。また、本発明によると、電位障壁層は、電荷格納層の中心部でゲート電極の下部を横切って電荷格納層の周辺部の上に延長される。また、本発明によると、ゲート電極の底面は、電荷検出層と電荷格納層との上下方向の間に位置する。本発明によると、イメージセンサは、互に対向する第1表面及び第2表面を含む半導体層と、半導体層の第1表面の上に形成され、読出しゲート電極及び配線を含む配線層と、半導体層の第2表面の上に形成され、カラーフィルター及びマイクロレンズを含む光透過層と、半導体層内部に、そして直接的に半導体層の第1表面に隣接し、閉曲線形状を有するゲート電極と、を含む。ここで、半導体層は入射光に対応して生成された電荷が格納される電荷格納層と、電荷格納層と反対の導電型を有し、電荷格納層と接しながら半導体層の第1表面に隣接するチャンネル層と、電荷格納層と同一な導電型を有し、電荷格納層と垂直的に離隔されてチャンネル層内に局所的に形成された電荷検出層と、をさらに含み、閉曲線形状のゲート電極はチャンネル層の一部分へ挿入される。また、本発明によると、閉曲線形状のゲート電極の底面に隣接するように局所的に形成されたローカル不純物領域をさらに備え、ローカル不純物領域は、チャンネル層と同じ導電型を有し、ローカル不純物領域の不純物濃度は、チャンネル層の不純物濃度より大きい。また、本発明によると、チャンネル層は、閉曲線形状のゲート電極によって囲まれた内部領域と、ゲート電極の外壁に隣接する外部領域と、を含む。また、本発明によると、平面的に電荷格納層と重なり、チャンネル層の外部領域をチャンネルとして利用するMOSトランジスタをさらに含む。また、本発明によると、電荷検出層は、ゲート電極によって囲まれている。本発明のイメージセンサでは、トランスファーゲート電極及びフローティング拡散領域が平面的に光電変換部と重畳されるので、単位画素でトランスファーゲート電極及びフローティング拡散領域が占める面積が減少される反面、光電変換部の面積は増加され得る。また、光電変換部のp型不純物領域を電荷伝送部のチャンネルとして利用できるので、光電変換部及び電荷伝送部を含む単位ピクセルが占める面積を減少させ得る。したがって、単位画素内で光電変換部が占める面積であるイメージセンサのフィルファクタfillfactorが増加され得る。また、トランスファーゲート電極を光電変換部の中心部に配置することによって、トランスファーゲート電極から光電変換部の縁までの距離が実質的に同一であり得る。これにしたがって、光電変換で検出部即ち、フローティング拡散領域へ電荷を移送する時、トランスファーゲート電極による電界が光電変換部全体に均一に印加され得る。したがって、n型不純物領域に蓄積された電荷を残さないでフローティング拡散領域へ伝送され得る。即ち、電荷が完全にフローティング拡散領域へ伝達されないので、イメージセンサ動作の時、イメージの残像を残すイメージラグlag現像が改善され得る。また、トランスファーゲート電極を半導体基板内に挿入することによって、光電変換部のn型不純物領域を表面欠陥が存在する半導体基板の表面から深く形成できる。これにしたがって、表面欠陥による暗電流及び白点whitespot現像を減らし得る。本発明の長所及び特徴、及びそれを達成する方法は添付される図面と共に詳細に後述されている実施形態を参照すれば、明確になる。しかし、本発明は以下で開示される実施形態に限定されることではなく、互に異なる多様な形態に具現でき、単に本実施形態は本発明の開示が完全になるようにし、本発明が属する技術分野で通常の知識を有する者も発明の範疇を完全に知らせるために提供されることであり、本発明は請求項の範疇のみによって定義される。明細書全体に掛けて同一参照符号は同一構成要素を示す。本明細書で使用された用語は実施形態を説明するためのことであり、本発明を制限しようとすることではない。本明細書で単数形は文句で特別に言及しない限り複数形も含む。明細書で使用される含む及び/又は包含するは言及された構成要素、段階、動作及び/又は素子は1つ以上の他の構成要素、段階、動作及び/又は素子の存在又は追加を排除しない。また、本明細書で記述する実施形態は本発明の理想的な例示図である断面図及び/又は平面図を参考して説明されることである。したがって、製造技術及び/又は許容誤差等によって例示図の形態が変形され得る。したがって、本発明の実施形態は図示された特定形態に制限されることではなく製造工程によって生成される形態の変化も含むことである。例えば、直角に図示されたエッチング領域はラウンドされるか、或いは所定の曲率を有する形態であり得る。したがって、図面で例示された領域は概略的な属性を有し、図面で例示された領域の模様は素子の領域の特定形態を例示するためのものであり、発明の範疇を制限するものではない。以下、図面を参照して本発明の実施形態によるCMOSイメージセンサ及び製造方法に対して詳細に説明する。図1は本発明の実施形態によるCMOSイメージセンサ5のブロック図である。図1を参照すれば、CMOSイメージセンサ51は、アクティブピクセルセンサAPS:ActivePixelSensorアレイ10、行デコーダrowdecoder20、行ドライバrowdriver30、列デコーダcolumndecoder40、タイミング発生器timinggenerator50、相関二重サンプラーCDS:CorrelatedDoubleSampler60、アナログデジタルコンバーターADC:AnalogtoDigitalConverter70及び入出力バッファI/Obuffer80を含む。アクティブピクセルセンサアレイ10は2次元的に配列された複数の単位ピクセルを含み、光信号を電気的信号に変換する。アクティブピクセルセンサアレイ10は行ドライバ30からピクセル選択信号、リセット信号、及び電荷伝送信号のような複数の駆動信号によって駆動され得る。また、変換された電気的信号は相関二重サンプラー60に提供される。行ドライバ30は行デコーダ20でデコーディングされた結果にしたがって、複数の単位ピクセルを駆動するための複数の駆動信号をアクティブピクセルセンサアレイ10に提供する。単位ピクセルが行列形態に配列された場合には各々の行別に駆動信号が提供され得る。タイミング発生器50は行デコーダ20及び列デコーダ40にタイミングtiming信号及び制御信号を提供する。相関二重サンプラー60はアクティブピクセルセンサアレイ10で生成された電気信号を受信して維持hold及びサンプリングする。相関二重サンプラー60は特定な雑音レベルnoiselevelと電気的信号による信号レベルとを二重にサンプリングして雑音レベルと信号レベルとの差異に該当する差異レベルを出力する。アナログデジタルコンバーターADC70は相関二重サンプラー60から出力された差異レベルに該当するアナログ信号をデジタル信号に変換して出力する。入出力バッファ80は、デジタル信号をラッチlatchし、ラッチされた信号は列デコーダ40でのデコーディング結果にしたがって順次的に図示しない映像信号処理部にデジタル信号を出力する。図2A乃至図2Cは本発明の実施形態によるCMOSイメージセンサ51のアクティブピクセルセンサAPSアレイの回路図である。本発明の実施形態で、アクティブピクセルセンサアレイ10は複数の単位ピクセルを含み、単位ピクセルはマトリックス形態に配列され得る。一実施形態で、単位ピクセルは光を受けて電荷を生成及び蓄積する光電変換部110と、光電変換部110で生成された光信号を読出す読出し素子とを含む。ここで、読出し素子はリセット部resetelement140、増幅部amplificationelement150及び選択部selectionelement160を包含できる。図2Aは、4つのNMOSトランジスタ構造でなされた単位ピクセルを示す。図2Aを参照すれば、一実施形態で、1つの単位ピクセルP1が1つの光電変換部110と4つのMOSトランジスタ130、140、150、160とで構成され得る。これと異なり、単位ピクセルP1は3つのMOSトランジスタ又は5つのMOSトランジスタで構成され得る。より詳細に説明すれば、光電変換部110は入射光に対応する電荷を生成及び蓄積し、光電変換部110にはフォトダイオードphotodiode、フォトトランジスタphototransistor、フォトゲートphotogate、ピンフォトダイオードPinnedPhotoDiode;PPD及びこれらの組合が使用され得る。本発明の実施形態では図2Aに図示された光電変換部110としてピンフォトダイオードが例示される。そして、光電変換部110は蓄積された電荷を検出部120へ伝達する電荷伝送部130と連結される。検出部120は半導体層内にn型不純物がドーピングされたフローティング拡散領域FD;FloatingDiffusionregionが利用され、光電変換部110で蓄積された電荷を受信して累積的に格納する。また、検出部120は増幅部150と電気的に連結されて増幅部150を制御する。電荷伝送部130は光電変換部110に蓄積された電荷を検出部120へ伝送する。電荷伝送部130は一般的に1つのMOSトランジスタのゲート電極でなされ、電荷伝送信号ラインTXiによって制御される。リセット部140は検出部120に格納されている電荷を周期的にリセットさせ、1つのMOSトランジスタでなされ得る。MOSトランジスタでなされたリセット部140のソース電極は検出部120と連結され、ドレーン電極は電源電圧VDDに連結される。そして、リセット部140はリセット信号ラインRXiによって提供されるバイアスによって駆動される。リセット信号ラインRXiによって提供されるバイアスによってリセット部140がタンオンされれば、リセット部140のドレーン電極と連結された電源電圧VDDが検出部120へ伝達される。したがって、リセット部140がタンオンの時に検出部120をリセットさせ得る。増幅部150は単位ピクセルP1外部に位置する図示しない定電流源と組合してソースフォロワバッファ増幅器sourcefollowerbufferamplifier役割を果たし、検出部120での電位変化を増幅し、これを出力ラインVoutへ出力する。選択部160は行単位に読み出す単位ピクセルP1を選択し、1つのMOSトランジスタでなされ得る。選択部は行選択ラインSELiによって提供されるバイアスによって駆動され、選択部160がタンオンされれば、MOSトランジスタでなされた増幅部150の出力信号が出力ラインVoutへ伝達される。さらに、電荷伝送部130、リセット部140、及び選択部160の駆動信号ラインTXi、RXi、SELiは同一な行に含まれた単位ピクセルP1が同時に駆動されるように行方向水平方向に延長される。図2Bは2つの光電変換部が読出し素子を共有する構造の2共有ピクセルを示す。図2Bに図示された実施形態によれば、アクティブピクセルセンサアレイ10はマトリックス形態に配列された2共有ピクセルP2を含む。2共有ピクセルP2は2つの光電変換部110a、110bが読出し素子140、150、160を共有できる。即ち、2つの光電変換部110a、110bがリセット部140、増幅部150、及び/又は選択部160を共有できる。そして、各光電変換部110a、110bは蓄積された電荷を伝送する電荷伝送部130a、130bと連結される。例えば、光電変換部110a、110bの各々は電荷伝送部130a、130bの各々に連結され得る。図2Bに図示されたAPSアレイ10の実施形態によれば、行選択ラインSELiによって提供されるバイアスによって選択部160は行単位に読み出す2共有ピクセルP2を選択できる。そして、伝送ラインTXia、TXibによって電荷伝送部130a、130bへ印加されるバイアスにしたがって、2つの光電変換部110a、110bの中でいずれか1つで検出部120へ電荷が伝送され得る。図2Cは4つの光電変換部が読出し素子を共有する構造の4共有ピクセルを示す。図2Cに図示された実施形態によれば、4共有ピクセルP3がマトリックス形態に配列されてアクティブピクセルセンサアレイ10を構成する。4共有ピクセルP3の各々は4つの光電変換部、即ち、4つのフォトダイオード110a、110b、110c、110dが読出し素子を共有する。即ち、4つの光電変換部110a、110b、110c、110dがリセット部140、増幅部150及び/又は選択部160を共有できる。この実施形態で、行選択ラインSELiによって提供されるバイアスによって行単位に読み出す4共有ピクセルP3が選択され得る。そして、伝送ラインTXia、TXib、TXic、TXidによって電荷伝送部130a、130b、130c、130dへ印加されるバイアスにしたがって、4つの光電変換部110a、110b、110c、110dの中でいずれか1つで検出部120へ電荷が伝送され得る。図3は本発明の一実施形態によるイメージセンサ51の概略平面図である。図4は本発明の一実施形態によるイメージセンサ51の断面図であって、図3のI-I’線に沿って切断した断面図である。図5は本発明の一実施形態によるイメージセンサ51の光電変換部、トランスファーゲート電極、及びフローティング拡散領域を示す切開斜視図である。図6A及び図6Eは本発明の一実施形態によるイメージセンサ51のトランスファーゲート電極の変形形態を示す。図7A乃至図7Dは本発明の一実施形態によるイメージセンサ51の変形形態を示し、図4のA部分を拡大した断面図である。図3及び図4を参照すれば、本発明の一実施形態によるイメージセンサ51は互に対向する第1面1及び第2面2を有する半導体層100を含む。さらに、イメージセンサ51は半導体層100の第1面1の上に配置される配線層200と、半導体層100の第2面2の上に配置される光透過層300とを含む。半導体層100は第1導電型例えば、p型バルクbulkシリコン基板の上に第1導電型エピタキシャル層が形成された基板であり、イメージセンサ51の製造工程の上でバルクシリコン基板が除去されてp型エピタキシャル層103のみが残留する基板であり得る。また、半導体層100は第1導電型のウェルを含むバルク半導体基板であり得る。これと異なり、半導体層100はn型エピタキシャル層、バルクシリコン基板、SOI基板等多様な形態の基板が適用され得る。一実施形態によるイメージセンサ51によれば、外部で半導体層100へ光が入射され得り、半導体層100へ入射される光は波長範囲にしたがって半導体層100への透過深さpenetrationdepthが異なる。したがって、半導体層100の厚さは光電変換部110へ入射される光の波長範囲にしたがって決定され得る。例えば、半導体層100は約1μm乃至5μmの厚さを有することができる。半導体層100内には活性領域ACT1、ACT2を定義するための素子分離膜107が形成され得る。素子分離膜107によって定義される活性領域は図3に図示されたように、光電変換部110のための第1活性領域ACT1と、読出し素子即ち、図2Aのリセット部140、増幅部150、及び選択部160のための第2活性領域ACT2を包含できる。一実施形態で、第1活性領域ACT1は図3に図示されたように、第2活性領域ACT2の間に配置され得る。第1活性領域ACT1及び第2活性領域ACT2の形態及び配置構造は本発明の実施形態に限定されなく多様な形態に変形され得る。図3及び図4を参照すれば、半導体層100内には入射された光の強さに比例する電荷を生成及び蓄積する光電変換部110が平面的にマトリックス形態に配列され得る。一実施形態によれば、光電変換部110は平面的に、そして実質的に方形形態を有することができる。一実施形態で、光電変換部110はp型エピタキシャル層103、第2不純物領域としてのn型不純物層111、及び第1不純物領域としてのp型不純物層113が垂直的に積層されたpnp接合構造を有するピンフォトダイオードであり得る。ピンフォトダイオードはフォトダイオードが十分に空乏される時にフォトダイオードの電位potentiallevelが一定な値に固定される。一方、光電変換部110はピンフォトダイオードの代わりに、フォトダイオード、フォトトランジスタ又はフォトゲートであり得る。詳細に、光電変換部110を構成するn型不純物層111では入射光によって電荷が生成及び蓄積され得る。一実施形態で、n型不純物層111は図4に図示されたように、第1及び第2不純物領域111a、111bを包含できる。詳細に、第1不純物領域111aは第2不純物領域111bより半導体層100の第1面1から深い位置に形成され得る。そして、n型不純物層111でn型不純物のドーピング濃度は第1不純物領域111aでより第2不純物領域111bで高いことがあり得る。例えば、第1不純物領域111aでn型不純物の濃度は約1×1014乃至1×1017原子/cm3であり、第2不純物領域111bでn型不純物濃度は約1×1017乃至1×1020原子/cm3であり得る。但し、ドーピングされる不純物の濃度及び深さは製造工程及び設計にしたがって異なることができるので、これに制限されない。そして、n型不純物層111は半導体層100の第1面1から離隔されて半導体層100内に埋め立てされ得る。半導体層100の表面で遠くなるほど、表面欠陥が減少されるので、n型不純物層111が第1面1から遠くなるほど、n型不純物層111の間の離隔距離が増加するほど、半導体層100の表面欠陥による暗電流darkcurrent及び白点whitespot現像を減らすことができる。一実施形態で、光電変換部110を構成するp型不純物層113はホール蓄積領域holeaccumulationregionの役割を果たす表面不純物領域113bsurfaceimpurityregionと電荷伝送障壁領域chargetransferbarrierregionの役割を果たす電位障壁領域113aelectricpotentialbarrierregionとを含む。P型不純物層113はトランスファーゲート電極123へ印加される電圧にしたがって形成されるチャンネル領域に利用され得る。詳細に、半導体層100の第1面1に隣接する表面不純物領域113bは半導体層100の第1面1に存在する表面欠陥例えば、ダングリングボンドdanglingbond又は熱的に生成された電子-正孔対EHP:Electron-HolePairを減らすことによって、暗電流を防止する。詳細に、半導体層100の第1面1で生成された電子-正孔対でホールは接地された半導体層100に引っぱられ、電子は表面不純物領域113bで正孔と再結合されて消滅され得る。例えば、表面不純物領域113bでのp型不純物濃度は約1×1017乃至1×1020原子/cm3であり得る。但し、ドーピングされる不純物の濃度は製造工程及び設計にしたがって異なることができるので、これに制限されない。また、半導体層100の第1面1から表面不純物領域113bの深さは工程条件にしたがって異なることができるので、図面に図示されたことと異なり、表面不純物領域113bは半導体層100の第1面1にフローティング拡散領域131より浅く形成され得る。電位障壁領域113aは表面不純物領域113bとn型不純物層111との間に配置され、n型不純物層111とフローティング拡散領域131との間に電位障壁potentialbarrierを形成する。電位障壁領域113aの電位は電荷伝送部であるトランスファーゲート電極123へ印加される電圧によって制御され得る。電位障壁領域113aは表面不純物領域113bより低いp型不純物濃度を有することができる。例えば、電位障壁領域113aでp型不純物濃度は約1×1014乃至1×1017原子/cm3であり得る。幾つかの実施形態において、n型不純物層111、p型不純物層113、及びフローティング拡散領域131は各々下部不純物領域、チャンネル領域及び上部不純物領域であると言及され得る。これとは異なり、n型不純物層111、p型不純物層113及びフローティング拡散領域131は各々電荷蓄積層、チャンネル層及び電荷検出層に言及されることもあり得る。これに加えて、n型不純物層111、p型不純物層113、及びフローティング拡散領域131を含む領域は受光領域alightreceivingregionであると言及され得る。図3及び図4を参照すれば、電荷伝送部、即ち、トランスファーゲート電極123は平面的に光電変換部110と重畳され得る。一実施形態で、トランスファーゲート電極123は光電変換部110の中心部centerportionの上に配置され得る。トランスファーゲート電極123が垂直的に光電変換部110の上に配置されるので、単位画素当りトランスファーゲート電極123が占める面積が減少され得る。トランスファーゲート電極123を光電変換部110の中心部に配置することによって、トランスファーゲート電極123から光電変換部111の縁までの距離が実質的に同一であり得る。これにしたがって、光電変換部110で検出部即ち、フローティング拡散領域131へ電荷を移送する時、トランスファーゲート電極123による電界が光電変換部110全体に均一に印加され得る。したがって、n型不純物領域111に蓄積された電荷を残さないでフローティング拡散領域131へ伝送され得る。詳細に、トランスファーゲート電極123は光電変換部110で電位が最も高い領域に対応して配置され得る。これと異なり、トランスファーゲート電極123が平面的に光電変換部110の縁部分edgeportionに配置される場合、光電変換部110で電位が最も高い地点とトランスファーゲート電極123との間の距離が増加するので、トランスファーゲート電極123へ印加される電圧によって光電変換部110に及ぶ電界の影響が減少され得る。しかし、本発明の実施形態によれば、光電変換部110で電位が最も高い地点とトランスファーゲート電極123との間の距離が減少されるので、イメージセンサ51が作動するとき、トランスファーゲート電極123へ印加される電圧によって光電変換部110に及ぶ電界の影響が大きくなり得る。したがって、光電変換部110でフローティング拡散領域131への電荷伝送効率が向上され得る。具体的に、トランスファーゲート電極123は平面的に閉曲線closedcurve形態言い換えれば、リング形状、多角形形状apolygonalshape又はチューブ形状を有することができる。即ち、トランスファーゲート電極123は中心に空いた空間である開口中空領域を有し、トランスファーゲート電極123の開口によって光電変換部110の所定領域が局所的に露出され得る。一実施形態で、トランスファーゲート電極123は平面的に中心に開口を有する方形形態であり得る。さらに、トランスファーゲート電極123の横幅と縦幅とが実質的に同一であり、トランスファーゲート電極123の中心に形成された開口また横幅と縦幅とが実質的に同一であり得る。これと異なり、図6Aに図示されたように、平面の上でトランスファーゲート電極123の横幅W1と縦幅W2とが互に異なり、開口の横幅W1と縦幅W2とが互に異なり得る。その他の例として、図6Bに図示されたように、平面の上でトランスファーゲート電極123の横幅W1と縦幅W2が実質的に同一であり、開口の横幅W1と縦幅W2が互に異なり得る。さらに、例えば、トランスファーゲート電極123の平面的な構造は図3に図示されたように、四角形の閉ループ形状を有するか、或いは図6D又は図6Eに図示されたように、円形、六角形又は八角形のリング形状を有することもあり得る。このように、リング形状のトランスファーゲート電極123を形成することにしたがって、トランスファーゲート電極123の幅が増加されるので、イメージセンサ51が作動するとき、トランスファーゲート電極123へ印加される電圧によって光電変換部110に及ぶ電界の影響が大きくなり得る。したがって、光電変換部110でフローティング拡散領域131への電荷伝送効率が向上され得る。さらに、一実施形態でトランスファーゲート電極123は半導体層100内へ挿入される構造を有することができる。即ち、トランスファーゲート電極123は半導体層100内に埋め立てされ得る。これと異なり、トランスファーゲート電極123が半導体層100の表面上に形成される場合、光電変換部110のp型不純物層113によって電荷が蓄積されたn型不純物層111とトランスファーゲート電極123との間の距離が増加されて電荷伝送効率が低下され得る。しかし、一実施形態によれば、閉曲線形態の平面積構造を有するトランスファーゲート電極123が半導体層100内へ挿入される構造を有するので、トランスファーゲート電極123とn型不純物層111との間の距離が減少されて電荷伝送効率が向上され得る。再び図4を参照すれば、リング形状のトランスファーゲート電極123は半導体層100内に挿入され得る。即ち、リング形状の平面を有するトランスファーゲート電極123は半導体層100の第1面1で第2面2に延長され得る。具体的に、図7A及び図7Bを参照すれば、リング形状のトランスファーゲート電極123は半導体層100の第1面1に隣接するp型不純物領域113に挿入され得る。これにしたがって、リング形状のトランスファーゲート電極123の内部にはp型不純物層113の一部分が位置できる。このように、トランスファーゲート電極123がp型不純物層113内に挿入されるので、p型不純物層113はリング模様のトランスファーゲート電極123の内部に形成される内部領域と、リング模様のトランスファーゲート電極123の外部に形成される外部領域とを包含できる。そして、p型不純物層113の内部及び外部領域は水平的に延長されてトランスファーゲート電極123の下で接続する。また、トランスファーゲート電極123はp型不純物層113内へ挿入されてトランスファーゲート電極123の底面がn型不純物層111の最も高い上部面より半導体層100の第1面1に近いことがあり得る。トランスファーゲート電極123の底面がn型不純物層111の最も高い上部面と離隔され得る。そして、トランスファーゲート電極123の底面はn型不純物層111の上部面とフローティング拡散領域131の底面との間に位置できる。また、トランスファーゲート電極123の底面はp型不純物でドーピングされた電位障壁領域113aに位置できる。さらに、トランスファーゲート電極123の底面がn型不純物層111の最も高い上部面と離隔されるので、n型不純物層111とp型不純物層113との境界面は実質的に平坦であり得る。さらに、光電変換部110を含む半導体層100とトランスファーゲート電極123との間にはゲート絶縁膜121が形成され得る。即ち、中空のシリンダーhollowcylinder形態を有するトランスファーゲート電極123の表面にコンフォーマルにゲート絶縁膜121が形成され得る。一方、図7A乃至図7Dを参照すれば、トランスファーゲート電極123の上部面はそれの周囲の半導体層100の第1面1より低いか、或いは同一である。詳細に、トランスファーゲート電極123は図7Aに図示されたように、トランスファーゲート電極123の上のキャッピング絶縁膜124によって、半導体層100内に埋め立てされ得る。一方、図面には図示せずが、トランスファーゲート電極123は半導体層100の第1面1の上に突出されることもあり得る。図7B及び図7Cを参照すれば、トランスファーゲート電極123の底面の下にp型不純物層113と同一な導電型を有するローカル不純物領域126が局所的に形成されることもあり得る。ここで、ローカル不純物領域126はp型不純物層113の電位障壁領域113aよりp型不純物濃度が高くなり得る。例えば、ローカル不純物領域126でp型不純物濃度は約1×1017乃至1×1020原子/cm3であり得る。これにしたがって、n型不純物層111でフローティング拡散領域131へ電荷が伝送される時、ローカル不純物領域126での電位はトランスファーゲート電極123によって囲まれた領域即ち、P型不純物層113の内部領域での電位より高くなり得る。即ち、トランスファーゲート電極123によって囲まれた中空領域に位置する半導体層100へ電荷が流れるように電位勾配を提供できる。一方、図7Cを参照すれば、トランスファーゲート電極123の底面がp型不純物層113とn型不純物層111との境界面に位置できる。その他の実施形態によれば、トランスファーゲート電極123は図7Dに図示されたように、光電変換部110のn型不純物層111まで延長され得る。即ち、トランスファーゲート電極123の底面が第2n型不純物領域111bに位置できる。一方、図7Dに図示された実施形態によれば、トランスファーゲート電極123の外側壁部分にp型不純物層113より不純物濃度が高いローカルp型不純物領域126が形成されることもあり得る。ローカルp型不純物領域126はp型不純物層113より不純物濃度が高いので、n型不純物層111からフローティング拡散領域131へ電荷が伝送される時、トランスファーゲート電極123の中空領域に電荷が流れるように電位障壁を形成する。再び図3及び図4を参照すれば、検出部即ち、フローティング拡散領域131はリング形状のトランスファーゲート電極123の開口によって露出されるp型不純物層113内に形成され得る。言い換えれば、フローティング拡散領域131はリング形状のトランスファーゲート電極123の内部に形成され得る。フローティング拡散領域131はp型不純物層113と反対になるn型不純物をドーピングして形成される。そして、フローティング拡散領域131はリング形状のトランスファーゲート電極123の開口に自己整列self-alignedされ得る。より詳細に、フローティング拡散領域131は光電変換部110のp型不純物層113内に形成され、n型不純物層111と垂直的に離隔される。フローティング拡散領域131は平面的に光電変換部110と重畳され、光電変換部110の中心部に配置され得る。また、フローティング拡散領域131はp型不純物層113内へ挿入されたリング形状のトランスファーゲート電極123によって完全に囲まれることができる。即ち、フローティング拡散領域131はリング形状のトランスファーゲート電極123によって囲まれるので、トランスファーゲート電極123によって半導体層100内に孤立されたisolated構造を有することができる。また、フローティング拡散領域131がトランスファーゲート電極123の中空領域内に自己整列されて形成されるので、フローティング拡散領域131の側壁部分はトランスファーゲート電極123と接し、フローティング拡散領域131の底部分はp型不純物層113と接触され得る。したがって、トランスファーゲート電極123の介在無しでフローティング拡散領域131が直接p型不純物領域に囲まれる構造でのフローティング拡散領域131とp型不純物層113との間の接合面積より上記した図4の実施形態でのフローティング拡散領域131とp型不純物層113との間の接合面積が減少され得る。即ち、フローティング拡散領域131とp型不純物層113との間の接合漏洩電流junctionleakagecurrentが減少され得る。このように、一実施形態によるイメージセンサ51はn型不純物層111、p型不純物層113及びフローティング拡散領域131が半導体層100内で垂直的に積層され得る。ここで、フローティング拡散領域131はp型不純物層113内に局所的に形成され、リング形状のトランスファーゲート電極123がフローティング拡散領域131の周辺を完全に囲むことができる。これにしたがって、イメージセンサ51の動作の時、リング形状のトランスファーゲート電極123が垂直的にn型不純物層111とフローティング拡散領域131との間に位置するp型不純物層113の電位を制御する。これにしたがって、リング形状のトランスファーゲート電極123の内部に位置するp型不純物層113を通じてn型不純物層111に蓄積された電荷がフローティング拡散領域131へ移送され得る。即ち、リング形状のトランスファーゲート電極123の内部に位置するp型不純物層113がチャンネル領域に利用され得る。そして、本発明の実施形態によるイメージセンサ5で、トランスファーゲート電極123及びフローティング拡散領域131が平面的に光電変換部110と重畳されるので、半導体層100でトランスファーゲート電極123及びフローティング拡散領域131が占める面積が減少される反面、光電変換部110の面積は増加され得る。したがって、単位画素内で光電変換部110が占める面積であるイメージセンサ5のフィルファクタfillfactorが増加され得る。一方、図3及び図4に図示された実施形態によれば、隣接する光電変換部110の間にはP型分離ウェル109が形成され得る。分離ウェル109の底面は素子分離膜107の底面と半導体層100の第2面2との間に配置でき、単位ピクセルの間のクロストークを防止するために分離ウェル109の深さは光電変換部110の深さと同一であるか、或いは深くなり得る。そして、分離ウェル109の深さは半導体層100の厚さと実質的に同一であることもあり得る。他の実施形態によれば、p型分離ウェル109は省略されることもでき、素子分離膜107の垂直的厚さを増加させて隣接する画素の間のクロストーク現象を抑制することもあり得る。さらに、半導体層100は図4に図示されたように、第2面2に沿って浅く不純物がドーピングされた高濃度不純物層105を包含できる。高濃度不純物層105はボロンBのようなP型不純物でなされ得る。そして、p型高濃度不純物層105の不純物濃度はp型エピタキシャル層103の不純物濃度より大きくなり得る。このようにp型の高濃度不純物層105はシリコンのダングリング欠陥や、エッチングストレス等による表面欠陥又は界面トラップinterfacetrapによって、半導体層100の第2面2で電気的電位が下がって空乏ウェルdepletionwellが発生することを防止できる。そして、p型高濃度不純物層105は半導体層100の第2面2部分で生成された電荷が光電変換部110へ流れ込むことを防止する電位障壁を形成できる。イメージセンサ5の動作の時半導体層100第2面2部分で生成された電子-正孔対のホールはp型高濃度不純物層105を通じて接地された半導体層100へ拡散され、電子はp型高濃度不純物層105を拡散する過程でホールと再結合されて消滅され得る。また、図3及び図4を参照すれば、半導体層100の第1面1の上に、光電変換部110、電荷伝送部130、及び検出部120を含む配線層200が配置される。配線層200は光電変換部110によって発生された電気的信号を読出し、単位ピクセルを制御する素子を含む。詳細に、配線層200は図1に図示された行デコーダ20、行ドライバ30、列デコーダ40、タイミング発生器50、相関二重サンプラー60correlateddoublesampler:CDS、アナログデジタルコンバーター70analogtodigitalconverter:ADC及び入出力バッファ80を含む。より詳細に、配線層200は単位ピクセルを制御するMOSトランジスタのゲート電極を包含できる。一実施形態によれば、隣接する光電変換部110の間に読出し素子即ち、リセット部、増幅部、及び選択部が配置され得る。読出し素子はMOSトランジスタであり、読出しゲート電極125及びソース/ドレーン電極133を含む。読出しゲート電極125及びソース/ドレーン電極133は、図3に図示されたように、半導体層100に定義された第2活性領域ACT2に形成され得る。一実施形態で、読出しゲート電極125は半導体層100の第1面1の上に形成され、読出しゲート電極125の上部面はトランスファーゲート電極123の上部面より高いことができる。即ち、半導体層100の第1面1から読出しゲート電極125の上部面の間の距離と、半導体層100の第1面1からトランスファーゲート電極123の上部面の間の距離が異なることがあり得る。また、読出しゲート電極125と、トランスファーゲート電極123とを形成する時、互に異なる段階で各々形成されるので、トランスファーゲート電極124は読出しゲート電極125と異なる物質で形成され得る。さらに、配線層200は積層された複数の層間絶縁膜210と層間絶縁膜210内に垂直的に積層された複数の金属配線220を含む。金属配線220はコンタクトプラグ215を通じて下部の読出し素子及びロジック素子や他の配線と連結され得る。一実施形態で、金属配線220は光電変換部110の配列に構わずに配列され得る。即ち、金属配線220は光電変換部110の上部を横切ることができる。また、一実施形態によれば、配線層200は半導体層100と支持基板230との間に配置され得る。支持基板230は半導体基板、ガラス基板、及びプラスチック基板の中で選択された1つであり得る。このような支持基板230は図示しない接着層によって配線層200に接着され得る。支持基板230は半導体層100の薄膜化にしたがって、半導体層100が曲がれることを防止できる。一実施形態で、半導体層100の第2面2の上には光透過層300が配置され、光透過層300は半導体層100の第2面2の上に形成された下部及び上部平坦膜311、313と、カラーフィルター320及びマイクロレンズ330を含む。即ち、この実施形態によるイメージセンサ5によれば、半導体層100の第2面へ光が入射されて光電変換部110で電荷が生成及び蓄積され得る。具体的に、カラーフィルター320は半導体層100に形成された光電変換部110各々に対応される。一実施形態によれば、下部平坦膜311の上には単位ピクセルにしたがって赤色、緑色又は青色のカラーフィルターが配置され得る。そして、カラーフィルター320は光電変換部110の配置構造のように2次元的に配列される。そして、赤色カラーフィルター、緑色カラーフィルター及び青色カラーフィルターはバイエルBayer形に配置され得る。このようなカラーフィルター320はカラー映像を具現するために単位ピクセルに特定色の光を透過させる。即ち、赤色カラーフィルターは可視光線をフィルターリングして赤色光を透過させ、緑色カラーフィルターは可視光線をフィルターリングして緑色光を透過させ、青色カラーフィルターは可視光線をフィルターリングして青色光を透過させ得る。他の実施形態によれば、カラーフィルター320はシアンcyan、マゼンタmagenta又は黄色yellow等のような他のカラーを有することもあり得る。マイクロレンズ330は単位ピクセルの各々に対応して配置され、カラーフィルターの上部に配置される。マイクロレンズ330は上に膨らんでいる形態を有し、所定の曲率半径を有することができる。このようなマイクロレンズ330は光透過性樹脂で形成され得る。このようなマイクロレンズ330は光電変換部110以外の領域へ入射する光の経路を変更させて光電変換部110へ光を集光させる。下部平坦膜311は半導体層100とカラーフィルター320との間に配置され、上部平坦膜313はカラーフィルター320とマイクロレンズ330との間に配置され得る。下部及び上部平坦膜311、313は光感度を向上させるためにシリコン酸化物より屈折率が大きい物質で形成され得る。例えば、下部及び上部平坦膜311、313は約1.4乃至約4.0の屈折率を有する物質で形成され得る。例えば、下部及び上部平坦膜311、313としてはAl2O3、CeF3、HfO2、ITO、MgO、Ta2O5、TiO2、ZrO2、Si、Ge、ZnSe、ZnS又はPbF2等が使用され得る。これと異なり、下部及び上部平坦膜311、313は高屈折率の有機物で形成でき、例えば、シロキサン樹脂SiloxaneResin、BCBBenzocyclobutene、ポリイミド系列、アクリル系列、パリレンC、PMMAPolymethylmethacrylate、PETPolyethyleneterephthalate等が使用され得る。また、下部及び上部平坦膜311、313は例えば、チタン酸ストロンチウムSrTiO3、ポリカーボネート、ガラス、ブロム、サファイア、キュービックジルコニア、ニオブ酸カリウムKNbO3、モアッサナイトSiC、ガリウムIIIフォスファイドGaP、ガリウムIIIアルセニドGaAs等でも形成され得る。図8は本発明の他の実施形態によるイメージセンサ5の概略平面図である。図9は本発明の他の実施形態によるイメージセンサ5の断面図であって、図8のII-II’線に沿って切断した断面図である。図8及び図9を参照すれば、本発明の他の実施形態によるイメージセンサ5は互に対向する第1面1及び第2面2を有する半導体層100、半導体層100の第1面1の上の配線層200、及び半導体層100の第2面2の上の光透過層300を含む。イメージセンサ5で光電変換部110は半導体層100内に平面的にマトリックス形態に配列され得る。光電変換部110は一実施形態で説明したように、p型高濃度不純物層105又はエピタキシャル層、n型不純物層112、及びp型不純物層116が積層されたpnp接合構造を有するピンフォトダイオードであり得る。この実施形態によれば、n型不純物層112では入射光に対応して電荷が生成及び蓄積され得り、p型不純物層116の一部分は電荷が移送される通路即ち、チャンネル領域に利用され得る。この実施形態で、n型不純物層112は図8及び図9に図示されたように、半導体層100の全面にドーピングされ得り、p型分離不純物領域114によって各単位ピクセルPの光電変換部110が互に分離され得る、即ち、光電変換部110のn型不純物層112周囲には単位ピクセルPの間のクロストークを防止するためのp型分離不純物領域114が配置される。この実施形態で、n型不純物層112は垂直的に接する不純物のドーピング濃度が互に異なる複数のn型不純物層領域112a、112b、112c、112dでなされ得る。複数のn型不純物層112a、112b、112c、112dはn型不純物のドーピング濃度が互に異なり得り、n型不純物層112での不純物ドーピング濃度を調節することによって、n型不純物層112で電位プロフィールの勾配を調節することができる。この実施形態によれば、イメージセンサ5の動作の時、n型不純物層112からフローティング拡散領域131への電荷伝送効率を向上させるために、n型不純物層112で電位が最も高い地点がp型不純物層116に隣接するようにデザインされ得る。このため、例えば、n型不純物層112は半導体層100の第1面1から第2面2に行くほど、不純物濃度が減少され得る。即ち、n型不純物層112はp型不純物層116に隣接するほど、n型不純物の濃度がだんだん増加され得る。このようにn型不純物層112が垂直的に接する複数の不純物層112a、112b、112c、112dでなされる時、単位ピクセルPを定義するp型分離不純物領域114また、複数の不純物領域114a、114b、114c、114dでなされ得る。そして、p型分離不純物領域114で不純物濃度は半導体層100の第1面1で第2面2に行くほど、減少することができる。また、p型分離不純物領域114の深さは、n型不純物層112の深さと実質的に同一であるか、或いはより深いこともあり得る。この実施形態によれば、イメージセンサ5の動作の時、n型不純物層112でフローティング拡散領域131への電荷伝送効率を向上させるために、平面的にn型不純物層112の中心部分にトランスファーゲート電極123が配置され得る。トランスファーゲート電極123は図5、図6A、図6B及び図7A乃至図7Dを参照して説明したように、中心に開口を有するリング形状であり、n型及びp型不純物層112、116が形成された半導体層100内に挿入され得る。トランスファーゲート電極123は平面的に、n型不純物層112と重畳され、例えば、n型不純物層112、即ち、光電変換部の中心部に配置され得る。中心に開口を有するリング形状のトランスファーゲート電極123の内部中空領域にはn型不純物をドーピングして形成されたフローティング拡散領域131が形成され得る。フローティング拡散領域131はトランスファーゲート電極123の内部に中空領域に局所的に形成され、平面的に光電変化部110と重畳され、光電変換部110のn型不純物層112と垂直的に離隔され得る。さらに、n型不純物層112上部にはトランスファーゲート電極123の外側周辺を囲むp型ウェル118が形成され得る。この実施形態で、半導体層100の第1面1はトランスファーゲート電極123及びフローティング拡散領域131を除外し、p型ウェル118によってカバーされ得る。また、P型ウェル118はp型不純物層116内に形成されてn型不純物層112と離隔され得る。これと異なり、p型ウェル118はn型不純物層112とも接合され得る。ここで、p型ウェル118での不純物濃度はp型不純物層116での不純物濃度より高いことがあり得る。例えば、p型不純物層116でp型不純物濃度は約1×1014乃至1×1017原子/cm3であり得る。p型ウェル118でp型不純物濃度は約1×1017乃至1×1020原子/cm3であり得る。このようなp型ウェル118は半導体層100の第1面1に存在する表面欠陥例えば、ダングリングボンド又はによって熱的に生成されたthermallygenerated電子-正孔対EHP:Electron-HolePairを減らすことによって暗電流を防止する。具体的に、半導体層100の第1面1で熱的に生成された電子-正孔対で、正孔はP型ウェル118を通じて接地された半導体層100へ拡散され、電子はp型ウェル118へ拡散する過程で正孔と再結合して消滅され得る。さらに、この実施形態によれば、半導体層100のp型ウェル118の上にMOSトランジスタでなされた読出し素子が形成され得る。そして、p型ウェル118には読出し素子が形成される領域を定義する素子分離膜107が形成され得る。即ち、p型ウェル118の上にはゲート絶縁膜を介在して読出しゲート電極125r、125dが形成され、ゲート電極125r、125d両側のp型ウェル118内にソース/ドレーン電極133が形成され得る。即ち、図8及び図9に図示された実施形態によれば、読出し素子が平面的にn型不純物層112と重畳され得る。p型ウェル118はイメージセンサ5の暗電流を減少させることと同時に、MOSトランジスタでなされた読出し素子のチャンネル領域として利用され得る。この実施形態によるイメージセンサ5は半導体層100の第2面2に光が入射されるので、読出し素子の平面積配置構造は図8に図示された実施形態に制限されないし、p型ウェル118の上で多様に変形され得る。この実施形態で、リング形状のトランスファーゲート電極123の内部に中空領域にp型不純物層116が位置し、トランスファーゲート電極123の周囲にp型不純物層116より不純物濃度が高いp型ウェル118が配置される。したがって、イメージセンサ5の動作の時、p型不純物濃度差によって電位勾配が形成され得る。図9を参照すれば、p型ウェル118とn型不純物領域112との間にp型不純物層116が形成される場合、n型不純物層112からフローティング拡散領域131へ電荷が伝送される時、電荷がトランスファーゲート電極123の内部に位置するp型不純物層116に流れ行くように、トランスファーゲート電極123の底面とn型不純物層112との間に図7Bに図示されたように、高濃度のp型ローカル不純物領域126が形成され得る。さらに、図9に図示された実施形態によれば、一実施形態で説明したように、半導体層100は第2面2での表面欠陥による暗電流発生を防止するために第2面2の表面に沿って浅くp型不純物がドーピングされた高濃度不純物層105を包含できる。また、半導体層100の第1面1の上には先に説明したように、光電変換部によって発生された電気的信号を読出し、単位ピクセルを制御する素子を含む配線層200が配置され得る。そして、配線層200の上には支持基板230が接合され得る。さらに、半導体層100の第2面2の上には先に説明したように、下部及び上部平坦膜311、313と、カラーフィルター320及びマイクロレンズ330を含む光透過層300が配置され得る。ここで、マイクロレンズ330及びカラーフィルター320は各々の光電変換部に対応して形成され得る。以下、図10及び図11を参照して本発明の実施形態によるイメージセンサ5の動作に対して説明する。図10は本発明の一実施形態によるイメージセンサ5の動作を説明するための概念図である。図11は本発明の一実施形態によるイメージセンサ5の電位図面potentialdiagramとして、図10のIII-III’線に沿って切断した断面の電位を示す。さらに、図11で点線は電荷伝送信号が活性化されない時の半導体層の電位を示し、実線は電荷伝送信号が活性化される時の半導体層の電位を示す。図10を参照すれば、アクティブピクセルセンサアレイの全て単位ピクセルの光電変換部110に光が入射されることにしたがって、光電変換部110のn型不純物層111で電子-正孔対が生成され、光電変換部110へ印加される電界によって光電変換部110のn型不純物層111に電荷が蓄積される。そして、特定行に位置する単位ピクセルの読出し素子、即ち、トランスファーゲート電極123と、リセット素子140、増幅素子150、及び選択素子160のゲート電極には各々電荷伝送信号ラインTxi、リセット信号ラインRxi、フローティング拡散領域131及び選択信号ラインSELiが接続され得る。電荷伝送信号ラインTxi、リセット信号ラインRxi、及び選択信号ラインSELiへ各々電荷伝送信号、リセット信号、及び選択信号が印加され得る。選択信号SELiによって選択部160が活性化されれば、選択された単位ピクセルの検出部フローティング拡散領域131に格納されていた電荷が選択された単位ピクセルと連結された出力ラインVoutを通じて読み出されるように準備される。この時、リセット信号RXiによってリセット部140が活性化されれば、フローティング拡散領域131に電源電圧VDDが伝達されてフローティング拡散領域131に残されている電荷が全て排出され得る。このような状態で、電荷伝送信号Txiが非活性化された場合、図11に点線に示したように、図示されたように、リング形状のトランスファーゲート電極123内部に内側に位置したp型不純物層113での電位障壁が高いので、光電変換部110のn型不純物層111内に電荷が蓄積される。以後、電荷伝送信号Txiが活性化されて電荷伝送部即ち、トランスファーゲート電極123へ所定の電圧が印加されれば、図10及び図11に図示されたように、リング形状のトランスファーゲート電極123内部側に位置したp型不純物層113での電位障壁が低くなってn型不純物層111に蓄積された電荷がフローティング拡散領域131へ流れ込んだ。本発明の実施形態によれば、フローティング拡散領域131が垂直的高さにおいて、n型不純物層111の上部に位置するので、電荷が半導体層100の第2面2で第1面1方向に移動される。即ち、n型不純物層111に蓄積された電荷が半導体層100を垂直的に横切ってフローティング拡散領域131へ移送され得る。この時、フローティング拡散領域131は寄生キャパシタンスを有するので、電荷が累積的に格納されてフローティング拡散領域131の電位が変化される。フローティング拡散領域131の電位変化は増幅部150のゲート電極の電位を変化させる。以後、選択素子160が選択信号ラインSELiへ印加される選択信号によって活性化されれば、選択された単位ピクセルの出力信号が出力ラインVoutを通じて読み出され得る。以下、図12乃至図19を参照して本発明の実施形態によるイメージセンサ5の製造方法に対して詳細に説明する。図12乃至図19は本発明の実施形態によるイメージセンサ5の製造方法を説明するための断面図である。図12を参照すれば、半導体層100を準備し、半導体層100内に活性領域を定義する素子分離膜107を形成する。一実施形態によれば、半導体層100はP型バルク基板101の上にP型エピタキシャル層103が形成された構造であり得る。本発明の実施形態で、P型エピタキシャル層103表面を半導体層100の第1面1であると定義し、P型バルク基板101の表面を第2面2であると定義する。本発明の一実施形態では半導体層100がP型バルク基板101の上にP型エピタキシャル層103が成長された構造を説明したが、本発明はこれに制限されない。例えば、P型バルク基板101の代わりにn型バルク基板が利用され得る。また、半導体層はP型エピタキシャル層103の代わりにバルク基板内にp型ウェルが形成された構造を有することもあり得る。また、半導体層100はシリコンオンインシュレータsilicon-on-insulator;SOI基板であり得る。即ち、半導体層100はこのような様々な組合が可能である。P型エピタキシャル層103内にはp型不純物を高濃度でイオン注入してP型ディープウェル105が形成されることもあり得る。この時、P型ディープウェル105は半導体層100の第1面1から離隔されてp型エピタキシャル層103とバルク基板101との間に形成され得る。P型ディープウェル105のp型不純物濃度はp型エピタキシャル層103のp型不純物濃度より高いことがあり得る。例えば、p型ディープウェル105の形成深さは半導体層100の第1面1から約3乃至12μmであり、不純物濃度は1×1015乃至1×1020原子/cm3であり得る。素子分離膜107は図3を参照して説明したように、第1活性領域ACT1及び第2活性領域ACT2を定義できる。素子分離膜はSTIShallowTrenchIsolation又はLOCOSLOCalOxidationofSilicon方法を利用して半導体層100の第1面1に形成され得る。一実施形態によれば、活性領域を定義する素子分離膜107を形成した後、半導体層100内にp型分離ウェル109が形成され得る。図示せずが、p型分離ウェル109はp型ディープウェル105と連結されるように形成され得る。ここで、分離ウェル109の不純物の濃度は約1×1015乃至1×1020原子/cm3であり得る。図13を参照すれば、半導体層100内に光電変換部110を形成する。一実施形態によれば、光電変換部として半導体層100にピンフォトダイオードが形成され得る。光電変換部を形成することは、半導体層100の第1面1の上に第1活性領域を露出させる第1マスクパターン115を形成することと、第1マスクパターン115をイオン注入マスクパターンに利用してn型不純物層111及びp型不純物層113を順に形成することと、を包含できる。より詳細に説明すれば、第1マスクパターン115を利用してp型エピタキシャル層103内にn型不純物をイオン注入することによって、n型不純物層111を形成する。ここで、n型不純物層111は順に形成された第1及び第2不純物層111a、111bでなされる。そして、第2不純物層111bは第1不純物層111aより半導体層100の第1面1に隣接できる。ここで、第1不純物層111aの不純物濃度は第2不純物層111bの不純物濃度より小さいことがあり得る。また、例えば、第1不純物層111aの不純物濃度は約1×1015乃至1×1017原子/cm3であり、第2不純物層111bの不純物濃度は約1×1017乃至1×1020原子/cm3であり得る。続いて、第1マスクパターン115を利用してp型エピタキシャル層内にp型不純物をイオン注入することによって、n型不純物層111の上に半導体層100の第1面1に隣接するp型不純物層113を形成する。P型不純物層113は順に積層された電位障壁領域113a及び表面不純物領域113bでなされる。ここで、表面不純物領域113bは電位障壁領域113aより半導体層100の第1面1に隣接し、表面不純物領域113bでの不純物濃度は電荷バリアー領域113aの不純物濃度より大きくなり得る。例えば、電位障壁領域113aでp型不純物濃度は約1×1014乃至1×1017原子/cm3であり、表面不純物領域113bでのp型不純物濃度は約1×1017乃至1×1020原子/cm3であり得る。このように、光電変換部110を形成した後、光電変換部110を形成するのに利用された第1マスクパターン115を除去する。図14及び図15を参照すれば、中心に開口を有するリング形状を有し、半導体層100へ挿入されたトランスファーゲート電極123を形成する。トランスファーゲート電極123を形成することは、半導体層100にトレンチTを形成することと、トレンチT内壁にゲート絶縁膜121を形成することと、及びトレンチT内に導電物質を満たすことと、を含む。より詳細に説明すれば、図14に図示されたように、半導体層100の第1面1の上にトランスファーゲート電極123を形成するための第2マスクパターン117を形成する。第2マスクパターン117は光電変換部110の中心領域で半導体層100の第1面1の所定領域を露出させ得る。第2マスクパターン117をエッチングマスクに利用して半導体層100を所定深さ異方性エッチングすることによって、半導体層100にトレンチTが形成され得る。トレンチTは異方性エッチング技術を使用して形成され得る。トレンチTの底面は図7A及び図7Bに図示されたように、p型不純物層113に位置でき、具体的に、電位障壁領域113aを露出させ得る。これと異なり、トレンチTの底面は図7Cに図示されたように、p型不純物層113とn型不純物層111との境界部分に位置することもできる。また、図7Dに図示されたように、トレンチTの底面はn型不純物層111を露出させることもできる。即ち、半導体層100の第1面1からリセスされて形成されたトレンチTの深さはイメージセンサ5の駆動条件及び特性にしたがって多様に変形され得る。続いて、図15を参照すれば、トレンチT内壁に約10~100Åの厚さを有するゲート絶縁膜121を形成する。一実施形態によれば、ゲート絶縁膜121は熱酸化thermaloxidation工程を利用して形成された熱酸化膜であり得る。熱酸化膜はトレンチTの内壁を外部に露出させた状態でO2を利用する乾式酸化法又はH2Oを利用する湿式酸化法を利用して形成され得る。熱酸化工程を利用してゲート絶縁膜121を形成する場合、トレンチT内壁に選択的に酸化膜が形成され得る。他の実施形態によれば、ゲート絶縁膜121としてはSiO2、SiON、SiN、Al2O3、Si3N4、GexOyNz、GexSiyOz又は高誘電率物質等が使用され得る。ここで、高誘電率物質はHfO2、ZrO2、Al2O3、Ta2O5、ハフニウムシリケート、ジルコニウムシリケート又はこれらの組合膜等を原子層蒸着法で形成できる。また、ゲート絶縁膜121は例示された膜質の中で2種以上の選択された物質を複数層に積層して構成されることもあり得る。このようなゲート絶縁膜121は化学気相蒸着CVD:ChemicalVaporDeposition又は原子層蒸着ALD:AtomicLayerDeposition等のような段差塗布性apropertyofstepcoverageが優れた膜形成技術を使用して実施され得る。一方、トレンチT内壁にゲート絶縁膜121を形成する前に、第2マスクパターン117が除去され得り、このような場合ゲート絶縁膜121はトレンチTの内壁のみでなく半導体層100の第1面1の上にも形成され得る。他の実施形態によれば、ゲート絶縁膜121を形成する前に、トレンチTに露出された半導体層100の表面でp型不純物をイオン注入することによって図7B乃至図7Dに図示されたように、ローカル不純物領域126が局所的に形成され得る。例えば、ローカル不純物領域126は約1×1017~1×1020atom/cm3濃度を有することができる。ローカル不純物領域126はリング形状のトランスファーゲート電極123の内部に位置するp型不純物層113へ電荷が移動できるようにトランスファーゲート電極123の内部に位置するp型不純物層113でより電位が高くなり得る。また、ローカル不純物領域126はトレンチTに露出された半導体層100の表面で生成された電荷が光電変換部110のn型不純物層111へ移動して暗い電流が発生することを防止できる。一方、イオン注入する時、傾斜イオン注入方法を利用することによって、図7Dに図示されたように、トレンチTの外側壁部分に選択的にローカル電位障壁領域126が形成されることもあり得る。続いて、図15を参照すれば、ゲート絶縁膜121が形成されたトレンチT内に導電物質を満たしてトランスファーゲート電極123を形成する。第2マスクパターン117の上にトレンチTを満たすゲート導電膜を蒸着し、第2マスクパターン117の上面が露出される時までゲート導電膜を平坦化して形成され得る。即ち、ゲート導電膜は第2マスクパターン117を除去する前に形成されることもあり得る。そして、ゲート導電膜は異方性エッチング工程又は化学的機械的練磨chemicalmechanicalpolishing;CMP工程によって平坦化され得り、異方性エッチング工程を利用してゲート導電膜を平坦化する場合、ゲート導電膜がトレンチT内部に局所的に残留することもあり得る。ゲート導電膜がトレンチT内部に局所的に残留する場合、図7Aに図示された実施形態のように、ゲート導電膜の上にトレンチTを満たすキャッピング絶縁膜124が形成されることもあり得る。一実施形態で、ゲート導電膜は、例えば、不純物がドーピングされたポリシリコン膜又はタングステンW、チタンTi及び窒化チタンTiNのような金属物質を含む金属膜で形成され得る。図16を参照すれば、第2活性領域図3のACT2にMOSトランジスタで構成された読出し素子のゲート電極125を形成する。即ち、MOSトランジスタで構成されたリセット部、増幅部、及び選択部のゲート電極125が形成され得る。半導体層100の第1面1の上にリング形状のトランスファーゲート電極123の中心部分、即ち、トランスファーゲート電極123内部に位置するp型不純物層113中空領域を露出させる第3マスクパターン127を形成する。続いて、第3マスクパターン127をイオン注入マスクに利用して半導体層100のp型不純物層113でn型不純物をイオン注入することによって、フローティング拡散領域131を形成する。この時、フローティング拡散領域131はトランスファーゲート電極123の中空領域に自己整列され得る。一方、第3マスクパターン127はMOSトランジスタで構成された読出し素子のソース/ドレーン電極133を形成するために、半導体層100に定義された第2活性領域図3のACT2の所定領域を露出させることもあり得る。このような場合、フローティング拡散領域131を形成することと同時に第2活性領域図3のACT2にn型不純物をイオン注入してソース/ドレーン電極133を形成できる。フローティング拡散領域131を形成した次には、イオン注入に利用された第3マスクパターン127を除去する。図17を参照すれば、光電変換部110が形成された半導体層100の第1面1の上に配線層200を形成する。配線層200を形成することは、光電変換部110で生成された電気的信号を伝送及び読出す素子を連結する配線を形成することと、複数の層間絶縁膜210を形成することを含む。詳細に説明すれば、読出し素子が形成された半導体層100の全面を覆う層間絶縁膜210を形成し、層間絶縁膜210の上に制御素子を連結する金属配線220を形成する。層間絶縁膜210及び金属配線220は半導体層100の第1面1の上に反復的に積層され得る。実施形態で、金属配線220の配列は光電変換部110の配列と関係無しで配置され得る。即ち、金属配線220は光電変換部110の上部を横切ることができる。即ち、アクティブピクセルセンサアレイ図2A、図2B、図2Cの10参照の各素子の電気的なルーティングのための金属配線220の配列は光電変換部110位置の制約無しで当業者によって多様に変形され得る。層間絶縁膜210はギャップフィルgapfill特性が優れた物質で形成され、上部が平坦化されるように形成される。例えば、層間絶縁膜はHDPHighDensityPlasma、TOSZTonenSilaZene、SOGSpinOnGlass、USGUndopedSilicaGlass等が使用され得る。金属配線220は層間絶縁膜210の上に金属膜を蒸着しパターニングして形成され得る。金属配線220は例えば、銅Cu、アルミニウムAl、タングステンW、チタニウムTi、モリブデンMo、タンタルTa、窒化チタンTiN、窒化タンタルTaN、窒化ジルコニウムZrN、窒化タングステンTiN及びこれらの組合でなされた合金等で形成され得る。そして、金属配線220はコンタクトプラグ215を通じて半導体層100の第1面1の上に形成された制御素子と連結され得る。図18を参照すれば、層間絶縁膜210及び金属配線220を含む配線層200の上に支持基板230を接合する。詳細に説明すれば、上部が平坦化された最上の層間絶縁膜に支持基板230が接合され得る。支持基板230は半導体層100を薄膜化する後続工程で半導体層100を支持し、半導体層100に形成された素子の構造が変形されることを防止できる。一実施形態で、支持基板230は例えば、バルク基板即ち、ウエハー又はプラスチック基板が利用され得る。図18を再び参照すれば、光電変換部110が形成された半導体層100を薄膜化する。半導体層100の第2面2へ光が入射されるイメージセンサ5で半導体層100が厚い場合、光電変換部110へ入射される光が損失され得る。したがって、半導体層100の一部を除去して半導体層100の厚さを減少させることによって、光電変換部110へ入射される光の経路を減少させることができるので、光電変換部110での光感度を向上させ得る。さらに、外部で入射される光は波長範囲にしたがって半導体層100への透過深さpenetrationdepthが異なるので、薄膜化工程の時、半導体層100の厚さはイメージセンサ5へ入射される光の波長範囲にしたがって決定され得る。詳細に説明すれば、半導体層100を薄膜化することはバルク基板101をグラインディングgrinding又は練磨polishingすることと、異方性及び等方性エッチングすることと、を含む。実施形態によれば、バルク基板101を薄膜かするために半導体層100の上下が反転され得る。そして、グラインダgrinder又はCMPChemical-MechanicalPolishing装置を利用してバルク基板101を機械的に除去する。このような機械的な薄膜化工程によってP型バルク基板101が除去され得る。機械的に半導体層100一部を除去した後には、異方性又は等方性エッチング工程を遂行して残留する半導体層100の厚さを微細に調節することができる。例えば、ブッ酸HF、硝酸HNO3及び酢酸CH3COOHの混合溶液を利用して半導体基板を湿式エッチングできる。そして、P型エピタキシャル層103内にP型ディープウェル105が形成された場合、薄膜化工程の時、p型ディープウェル105がエッチング停止膜として利用され得る。一実施形態で、p型ディープウェル105は薄膜化工程の間に除去され得る。このような薄膜化工程によって、P型バルク基板101、高濃度P型ディープウェル105、及びP型エピタキシャル層103でなされた半導体層100でP型バルク基板101及び高濃度P型ディープウェル105が除去され、実質的にP型エピタキシャル層103が残留することができる。即ち、薄膜化工程後に、P型エピタキシャル層103が露出され得る。ここで、薄膜化工程によって、残留するP型エピタキシャル層103の厚さは約1乃至10μmであり得る。これと異なり、p型エピタキシャル層103と共にp型ディープウェル105の一部又は全部が図18に図示されたように残留することもあり得る。一方、一実施形態では半導体層100の厚さを減少させることによって、P型エピタキシャル層103が残留することと説明したが、包括的に半導体物質でなされた基板を包含できることである。このように、薄膜化工程によって残留するP型エピタキシャル層103は配線層200に隣接する第1面と、第1面に対向し薄膜化工程によって、露出された第2面とを有することができる。残留するP型エピタキシャル層103の第1及び第2面は各々半導体層100の第1及び第2面1、2に対応することができる。一方、グラインディング及びエッチング工程を通じて半導体層100を薄膜化する時、機械的及び化学的アタックattackによって半導体層100の表面に欠陥defectが発生できる。即ち、グラインディング及びエッチング工程によって露出されたP型エピタキシャル層103の第2面2には微細な欠陥が存在することができる。例えば、P型エピタキシャル層103の第2面2にはダングリングボンドdanglingbonds又はブロケンボンドbrokenbondsのような表面欠陥が発生できる。そして、光電変換部110に光が入射される時、P型エピタキシャル層103の表面欠陥は電子又は正孔キャリヤーを発生させ、電子及び正孔の再結合場所を提供して漏洩電流を増加させることになる。即ち、光が全く無い状態で電子が移動する暗電流darkcurrentが発生する。したがって、CMOSイメージセンサ5の低照度lowillumination特性を弱化させ得る。これにしたがって、半導体層100を腹膜化した後、半導体層100即ち、P型エピタキシャル層の第2面2で表面欠陥を除去する工程が遂行され得る。半導体層100の表面欠陥を除去することは化学的方法が利用され得る。化学的方法が利用される場合、半導体層100の第2面2で表面欠陥を除去することと同時に半導体層100の第2面2に自然酸化膜が形成され得る。これと異なり、表面欠陥は第2面2の上に図示しないバッファ絶縁膜を形成することによって除去され得る。一実施形態によれば、バッファ絶縁膜は熱酸化工程を遂行して形成された熱酸化膜であり、熱酸化工程はO2を利用する乾式酸化法又はH2Oを利用する湿式酸化法が利用され得る。また、バッファ絶縁膜はCVD工程を遂行して形成されたCVD酸化膜であり得る。他の実施形態によれば、バッファ絶縁膜はケミカル溶液を利用して形成されたケミカル酸化膜であり得る。ケミカル酸化膜はP型エピタキシャル層103の第1面1の上に形成された配線層200に影響を及ばないながらP型エピタキシャル層103の表面欠陥が除去できるように低温でシリコンを消耗させるケミカル溶液を利用して形成され得る。例えば、ケミカル溶液としてNH4OH、H2O2及びH2Oの混合溶液SC-1溶液や、HCl、H2O2及びH2Oの混合溶液SC-2溶液又は超純水DIwaterにO3が溶解された溶液オゾン水等が利用され得る。また、半導体層100を薄膜化してp型エピタキシャル層103のみが残留する場合、P型エピタキシャル層103の第2面2部分に図示しないp型高濃度不純物層が形成され得る。一実施形態によれば、p型高濃度不純物層はp型エピタキシャル層103の第2面2と直接接触するP型不純物を含む物質膜を形成し、p型不純物をエピタキシャル層103へ拡散させて形成され得る。より詳細に説明すれば、p型エピタキシャル層103の第2面2にP型不純物が含まれた絶縁膜を形成する。例えば、P型不純物としてはボロンBイオンが利用され、P型不純物を含む絶縁膜としてはBSGBorosilicateGlass膜が形成され得る。P型不純物を含む絶縁膜を形成した後には、熱処理工程又はレーザーアニーリング工程を遂行してp型不純物をp型エピタキシャル層103へ拡散させる。これにしたがって、P型エピタキシャル層103の第2面2にp型高濃度不純物層が形成され得る。このように形成されるp型高濃度不純物層はP型エピタキシャル層103の表面欠陥によって発生される暗電流を減らすことができる。図19を参照すれば、薄膜化された半導体層100の第2面2の上に光透過層300を形成する。詳細に、光透過層300を形成することは、下部平坦膜311、カラーフィルター320、上部平坦膜313及びマイクロレンズ330を順に形成することを含む。下部平坦膜311は光感度を向上させるためにシリコン酸化物より屈折率が大きい物質で形成され得る。例えば、下部平坦膜311は約1.4乃至約4.0の屈折率を有する物質で形成され得る。一実施形態で、下部平坦膜311はAl2O3、CeF3、HfO2、ITO、MgO、Ta2O5、TiO2、ZrO2、Si、Ge、ZnSe、ZnS又はPbF2等が使用され得る。他の実施形態によれば、下部平坦膜311は高屈折率の有機物で形成され得り、例えば、シロキサン樹脂SiloxaneResin、BCBBenzocyclobutene、ポリイミドpolyimide系列、アクリル系列、パリレンC、PMMAPolymethylmethacrylate、PETPolyethyleneterephthalate等が使用され得る。続いて、下部平坦膜311の上に各光電変換部110に対応するカラーフィルター320を形成する。カラーフィルター320は染色法、顔料分散法、印刷法等を利用して形成され得る。そして、カラーフィルター320は各ピクセルに対応する色で染色されたフォトレジストが主に使用され得る。例えば、カラーフィルター320はレッドRed、グリーンGreen、及びブルーblueの3つのカラーの中で1つに形成できる。これと異なり、カラーフィルターはシアンcyan、マゼンタmagenta又は黄色yellow等のような他のカラーを有することもあり得る。また、カラーフィルター320は光電変換部110の配列のように2次元的に配列され得り、バイエルBayer形に配置され得る。次に、各々のカラーフィルター320の上にマイクロレンズ330を形成する。マイクロレンズ330は光透過性フォトレジストを利用して形成され得る。詳細に、マイクロレンズ330は各々の光電変換部110の上部にフォトレジストパターンを形成した後、リフロreflowさせて形成できる。これにしたがって、一定な曲率を有し、上に膨らんでいる形態のマイクロレンズ330が形成され得る。以後、後続工程でマイクロレンズ330の表面の残留物質を除去する工程が遂行され得る。そして、マイクロレンズ330の形態を維持させるためにベーク工程が遂行されることもできる。一方、マイクロレンズ330を形成する前に、カラーフィルター320の上に光透過性が優れたポリイミド系列又はポリアクリル系列等の物質を使用して上部平坦膜313が形成され得る。図20は本発明の実施形態によるイメージセンサ5が集積されたイメージセンサ5チップを示す断面図である。図20を参照すれば、イメージセンサ5チップは回路配線が形成された配線基板と配線基板の上に付着されたイメージセンサ5とを含む。詳細に、イメージセンサ5は実施形態を参照して説明したように、半導体層100、配線層200、及び光透過層300を含む。実施形態によれば、イメージセンサ5は配線層200と光透過層300との間に光電変換部を含む半導体層100が位置し、イメージセンサ5の配線層200と配線基板400との間に支持基板230が付着され得る。配線基板400は印刷回路基板PCBであり得り、配線基板400の下部面には複数のソルダボール410が付着され得る。そして、配線基板400の上部面にはソルダボール410と電気的に接続された接続パッドとが形成され得る。配線基板400の接続パッドは貫通ビアを通じてイメージセンサ5の配線層200と電気的に連結され得る。これにしたがって、入射光によってイメージセンサ5で出力される電気的信号が配線基板のソルダボール410を通じて他の外部装置へ伝達され得る。一方、図面には図示せずが、イメージセンサ5パッケージにはイメージセンサ5チップの上部にイメージセンサ5チップを保護しながら光が入射され得る透明板が具備され得る。図21は本発明の実施形態によるイメージセンサ5を含むプロセッサー基盤システムを示す概略的なブロック図である。図21を参照すれば、プロセッサー基盤システム1000はイメージセンサ51100の出力イメージを処理するシステムである。システム1000はコンピューターシステム、カメラシステム、スキャナー、機械化された時計システム、ナビゲーションシステム、ビデオフォン、監督システム、自動フォーカスシステム、追跡システム、動作監視システム、イメージ安定化システム等を例示したが、これに制限されることはない。コンピューターシステム等のようなプロセッサー基盤システム1000はバス1001を通じて入出力I/O素子1300と通信できるマイクロプロセッサー等のような中央情報処理装置1200を含む。イメージセンサ51100はバス1001又は他の通信リンクを通じてシステムと通信できる。また、プロセッサー基盤システム1000はバス1001を通じてCPU1200と通信できるRAM1400及び/又はポート1500をさらに包含できる。ポート1500はビデオカード、サウンドカード、メモリカード、USB素子等をカップリングしたり、その他のシステムとデータを通信できたりするポートであり得る。イメージセンサ51100はCPU、デジタル信号処理装置DSP又はマイクロプロセッサー等と共に集積され得る。また、メモリが共に集積されることもあり得る。勿論、場合によっては、プロセッサーと別個のチップに集積されることもあり得る。図22は本発明の実施形態によるイメージセンサ5を含む電子装置を示す斜視図である。図22を参照すれば、本発明の実施形態によるイメージセンサ5はモバイルフォン2000に具備され得る。また、イメージセンサ5はカメラcamera、カムコーダーcamcorder、個人携帯用情報端末機PersonalDigitalAssistant:PDA、無線フォンwirelessphone、ラップトップコンピューターlaptopcomputer、光マウスopticalmouse、ファクシミリfacsimile及び複写機copyingmachine等のような電子装置に具備され得る。また、本発明の実施形態によるイメージセンサ5は望遠鏡、モバイルフォンハンドセット、スキャナー、内視鏡、指紋認識装置、玩具、ゲーム機、家庭用ロボット、及び自動車等のような装置にも具備され得る。以上、添付された図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者は本発明がその技術的思想や必須的な特徴を変形しなくとも他の具体的な形態で実施できることを理解できる。したがって、以上で記述した実施形態には全ての面で例示的なことであり、限定的ではないにこととして理解しなければならない.