基板の上に、ゲート絶縁膜及びゲート電極を順次形成する工程aと、前記ゲート電極をマスクとして前記基板に不純物注入を行うことにより、前記基板の上部における前記ゲート電極の側方に低濃度不純物拡散層を形成する工程bと、前記ゲート電極の上から該ゲート電極の側方を通って前記低濃度不純物拡散層の上の一部までを連続して覆うように不純物拡散抑制膜を形成する工程cと、前記ゲート電極及び不純物拡散抑制膜をマスクとして前記基板に不純物注入を行うことにより、前記基板の上部における前記ゲート電極の側方に、前記低濃度不純物拡散層よりも不純物濃度が高い高濃度不純物拡散層を形成する工程dと、前記工程dよりも後に、前記不純物拡散抑制膜を残存させた状態で前記基板に対して加熱処理を行う工程eとを備えていることを特徴とする半導体装置の製造方法。前記工程bとcとの間に、前記ゲート電極の側面に側壁絶縁膜を形成する工程fをさらに備え、前記工程dにおいて、前記側壁絶縁膜をもマスクとして、前記基板に不純物注入を行うことを特徴とする請求項1に記載の半導体装置の製造方法。前記工程eよりも後に、前記高濃度不純物拡散層の上部をシリサイド化する工程gをさらに備えていることを特徴とする請求項1又は2に記載の半導体装置の製造方法。前記工程eにおいて、前記加熱処理はアッシング処理であり、前記アッシング処理を、前記基板に高周波バイアスを印加することによって行うことを特徴とする請求項1~3のうちのいずれか1項に記載の半導体装置の製造方法。高耐圧である第1のトランジスタ、該第1のトランジスタよりも低耐圧である第2のトランジスタ、及び金属シリサイド層を含まない第3のトランジスタを有する半導体装置の製造方法であって、基板の上における前記第1のトランジスタ、第2のトランジスタ及び第3のトランジスタを形成する領域のそれぞれに、ゲート絶縁膜及びゲート電極を順次形成する工程aと、前記第1のトランジスタ、第2のトランジスタ及び第3のトランジスタを形成する領域のそれぞれにおいて、前記各ゲート電極をマスクとして前記基板に不純物を注入することにより、前記基板の上部における前記各ゲート電極の側方に低濃度不純物拡散層を形成する工程bと、前記第1のトランジスタ、第2のトランジスタ及び第3のトランジスタを形成する領域のそれぞれにおいて、前記各ゲート電極の側面に側壁絶縁膜を形成する工程cと、前記第1のトランジスタを形成する領域において、前記ゲート電極の上から前記側壁絶縁膜の上を通って前記低濃度不純物拡散層の上の一部までを連続して覆うように不純物拡散抑制膜を形成すると共に、前記第3のトランジスタを形成する領域において、前記基板、ゲート電極及び側壁絶縁膜を覆うように金属シリサイド生成抑制膜を形成する工程dと、前記第1のトランジスタを形成する領域では、前記ゲート電極、側壁絶縁膜及び不純物拡散抑制膜をマスクとし、前記第2のトランジスタを形成する領域では、前記ゲート電極及び側壁絶縁膜をマスクとし、前記第3のトランジスタを形成する領域では、前記ゲート電極及び側壁絶縁膜をマスクとし且つ前記金属シリサイド生成抑制膜を貫通するように、前記基板にそれぞれ不純物を注入することにより、前記基板の上部における前記ゲート電極の側方に前記低濃度不純物拡散層よりも不純物濃度が高い高濃度不純物拡散層をそれぞれ形成する工程eと、前記工程eよりも後に、前記第1のトランジスタ、第2のトランジスタ及び第3のトランジスタを形成する領域のそれぞれにおいて、前記不純物拡散抑制膜及び金属シリサイド生成抑制膜を残存させた状態で前記基板に対して加熱処理を行う工程fと、前記工程fよりも後に、前記第1のトランジスタを形成する領域において、前記高濃度不純物拡散層の上部をシリサイド化し、前記第2のトランジスタを形成する領域において、前記ゲート電極の上部及び高濃度不純物拡散層の上部をシリサイド化する工程gとを備えていることを特徴とする半導体装置の製造方法。前記工程aにおいて、前記第1のトランジスタを形成する領域の前記ゲート絶縁膜を、前記第2のトランジスタを形成する領域の前記ゲート絶縁膜の膜厚よりも厚く形成することを特徴とする請求項5に記載の半導体装置の製造方法。前記工程eにおいて、前記第3のトランジスタを形成する領域の前記高濃度不純物拡散層を、その下面が前記第2のトランジスタを形成する領域の前記高濃度不純物拡散層の下面よりも上に位置するように形成することを特徴とする請求項5又は6に記載の半導体装置の製造方法。前記工程fにおいて、前記加熱処理はアッシング処理であり、前記アッシング処理を、前記基板に高周波バイアスを印加することによって行うことを特徴とする請求項5~7のうちのいずれか1項に記載の半導体装置の製造方法。基板の上に順次形成されたゲート絶縁膜及びゲート電極と、前記基板の上部における前記ゲート電極の側方に形成された低濃度不純物拡散層と、前記ゲート電極の上から該ゲート電極の側方を通って前記低濃度不純物拡散層の上の一部までを連続して覆うように形成された不純物拡散抑制膜と、前記基板の上部における前記ゲート電極の側方に、基板面に平行な方向に前記ゲート電極と離間するように形成され、前記低濃度不純物拡散層よりも不純物濃度が高い高濃度不純物拡散層とを備え、前記不純物拡散抑制膜は、前記高濃度不純物拡散層を構成する不純物を含むことを特徴とする半導体装置。前記ゲート電極の側面に形成された側壁絶縁膜をさらに備え、前記高濃度不純物拡散層は、基板面に平行な方向に前記側壁絶縁膜と離間していることを特徴とする請求項9に記載の半導体装置。前記高濃度不純物拡散層の上部に形成された金属シリサイド層をさらに備えていることを特徴とする請求項9又は10に記載の半導体装置。高耐圧である第1のトランジスタ、該第1のトランジスタよりも低耐圧である第2のトランジスタ、及び金属シリサイド層を含まない第3のトランジスタを有する半導体装置であって、前記第1のトランジスタは、基板の上に順次形成された第1のゲート絶縁膜及び第1のゲート電極と、前記基板の上部における前記第1のゲート電極の側方に形成された第1の低濃度不純物拡散層と、前記第1のゲート電極の側面に形成された第1の側壁絶縁膜と、前記第1のゲート電極の上から前記第1の側壁絶縁膜の上を通って前記第1の低濃度不純物拡散層の上の一部までを連続して覆うように形成された不純物拡散抑制膜と、前記基板の上部における前記第1のゲート電極の側方に、基板面に平行な方向に前記第1の側壁絶縁膜と離間するように形成され、前記第1の低濃度不純物拡散層よりも不純物濃度が高い第1の高濃度不純物拡散層と、前記第1の高濃度不純物拡散層の上部に形成された第1の金属シリサイド層とを備え、前記第2のトランジスタは、前記基板の上に順次形成された第2のゲート絶縁膜及び第2のゲート電極と、前記基板の上部における前記第2のゲート電極の側方に形成された第2の低濃度不純物拡散層と、前記第2のゲート電極の側面に形成された第2の側壁絶縁膜と、前記基板の上部における前記第2の側壁絶縁膜の側方に形成され、前記第2の低濃度不純物拡散領域よりも不純物濃度が高い第2の高濃度不純物拡散領域と、前記第2のゲート電極の上部及び前記第2の高濃度不純物拡散領域の上部に形成された第2の金属シリサイド層とを備え、前記第3のトランジスタは、前記基板の上に順次形成された第3のゲート絶縁膜及び第3のゲート電極と、前記基板の上部における前記第3のゲート電極の側方に形成された第3の低濃度不純物拡散層と、前記第3のゲート電極の側面に形成された第3の側壁絶縁膜と、前記基板、ゲート電極及び第3の側壁絶縁膜を覆うように形成された金属シリサイド生成抑制膜と、前記基板の上部における前記第3の側壁絶縁膜の側方に形成され、前記第3の低濃度不純物拡散層よりも不純物濃度が高い第3の高濃度不純物拡散層とを備え、前記不純物拡散抑制膜と前記金属シリサイド生成抑制膜とは同一の材料からなり、前記不純物拡散抑制膜は、前記第1の高濃度不純物拡散層を構成する不純物を含むことを特徴とする半導体装置。前記第1のゲート絶縁膜の膜厚は、前記第2のゲート絶縁膜の膜厚よりも厚いことを特徴とする請求項12に記載の半導体装置。前記第3の高濃度不純物拡散層の下面は、前記第2の高濃度不純物拡散層の下面よりも上に位置することを特徴とする請求項12又は13に記載の半導体装置。前記不純物拡散抑制膜が含む不純物は、ヒ素、リン及びホウ素のうちの少なくとも1つであることを特徴とする請求項9~14のうちのいずれか1項に記載の半導体装置。しかしながら、前記従来の高耐圧トランジスタの製造方法では、不純物注入により高濃度の不純物が基板に注入された後のアッシング処理により、高濃度の不純物が注入された基板から不純物が放出される。その不純物は、レジスト膜が灰化されて露出したLDD層に再注入されることにより、LDD層はコンタミネーションの影響を受けることとなる。このコンタミネーションは、制御することが困難であり、製造ロット毎にばらつきが生じるため、製造ロット毎に高耐圧トランジスタの特性もばらつくという問題が生じる。具体的に、耐圧、基板リーク電流及び駆動電流の特性がばらつくこととなり、これらの特性のばらつきは、素子の微細化が進行してゲート長及びオフセット長が縮小され、LDD層の深さが浅くなるにつれて、半導体装置により大きい影響を与えることとなる。そこで、本発明は前記の問題に鑑み、その目的は、高耐圧トランジスタの低濃度不純物拡散層をコンタミネーションから保護し、半導体装置の特性を安定化できるようにすることにある。前記の目的を達成するために、本発明は半導体装置の製造方法を、ゲート電極の上から該ゲート電極の側方を通って低濃度不純物拡散層の上の一部までを連続して覆うように不純物拡散抑制膜を形成する工程を含む構成とする。具体的に、本発明に係る第1の半導体装置の製造方法は、基板の上に、ゲート絶縁膜及びゲート電極を順次形成する工程aと、ゲート電極をマスクとして基板に不純物注入を行うことにより、基板の上部におけるゲート電極の側方に低濃度不純物拡散層を形成する工程bと、ゲート電極の上から該ゲート電極の側方を通って低濃度不純物拡散層の上の一部までを連続して覆うように不純物拡散抑制膜を形成する工程cと、ゲート電極及び不純物拡散抑制膜をマスクとして基板に不純物注入を行うことにより、基板の上部におけるゲート電極の側方に、低濃度不純物拡散層よりも不純物濃度が高い高濃度不純物拡散層を形成する工程dと、工程dよりも後に、不純物拡散抑制膜を残存させた状態で基板に対して加熱処理を行う工程eとを備えている。本発明の第1の半導体装置の製造方法によると、ゲート電極の上から該ゲート電極の側方を通って低濃度不純物拡散層の上の一部までを連続して覆うように不純物拡散抑制膜を形成し、不純物拡散抑制膜を残存させた状態で基板に対して加熱処理を行う。このため、低濃度不純物拡散層がコンタミネーションから保護されて、該コンタミネーションによる耐圧、基板リーク電流及び駆動電流の特性のばらつきを防止できるので、半導体装置の特性を安定化することができる。本発明の第1の半導体装置の製造方法は、工程bとcとの間に、ゲート電極の側面に側壁絶縁膜を形成する工程fをさらに備え、工程dにおいて、側壁絶縁膜をもマスクとして、基板に不純物注入を行ってもよい。本発明の第1の半導体装置の製造方法は、工程eよりも後に、高濃度不純物拡散層の上部をシリサイド化する工程gをさらに備えていてもよい。本発明の第1の半導体装置の製造方法において、工程eの加熱処理はアッシング処理であり、アッシング処理を、基板に高周波バイアスを印加することによって行ってもよい。本発明の第2の半導体装置の製造方法は、高耐圧である第1のトランジスタ、該第1のトランジスタよりも低耐圧である第2のトランジスタ、及び金属シリサイド層を含まない第3のトランジスタを有する半導体装置の製造方法を対象とし、基板の上における第1のトランジスタ、第2のトランジスタ及び第3のトランジスタを形成する領域のそれぞれに、ゲート絶縁膜及びゲート電極を順次形成する工程aと、第1のトランジスタ、第2のトランジスタ及び第3のトランジスタを形成する領域のそれぞれにおいて、各ゲート電極をマスクとして基板に不純物を注入することにより、基板の上部における各ゲート電極の側方に低濃度不純物拡散層を形成する工程bと、第1のトランジスタ、第2のトランジスタ及び第3のトランジスタを形成する領域のそれぞれにおいて、各ゲート電極の側面に側壁絶縁膜を形成する工程cと、第1のトランジスタを形成する領域において、ゲート電極の上から側壁絶縁膜の上を通って低濃度不純物拡散層の上の一部までを連続して覆うように不純物拡散抑制膜を形成すると共に、第3のトランジスタを形成する領域において、基板、ゲート電極及び側壁絶縁膜を覆うように金属シリサイド生成抑制膜を形成する工程dと、第1のトランジスタを形成する領域では、ゲート電極、側壁絶縁膜及び不純物拡散抑制膜をマスクとし、第2のトランジスタを形成する領域では、ゲート電極及び側壁絶縁膜をマスクとし、第3のトランジスタを形成する領域では、ゲート電極及び側壁絶縁膜をマスクとし且つ金属シリサイド生成抑制膜を貫通するように、基板にそれぞれ不純物を注入することにより、基板の上部におけるゲート電極の側方に低濃度不純物拡散層よりも不純物濃度が高い高濃度不純物拡散層をそれぞれ形成する工程eと、工程eよりも後に、第1のトランジスタ、第2のトランジスタ及び第3のトランジスタを形成する領域のそれぞれにおいて、不純物拡散抑制膜及び金属シリサイド生成抑制膜を残存させた状態で基板に対して加熱処理を行う工程fと、工程fよりも後に、第1のトランジスタを形成する領域において、高濃度不純物拡散層の上部をシリサイド化し、第2のトランジスタを形成する領域において、ゲート電極の上部及び高濃度不純物拡散層の上部をシリサイド化する工程gとを備えている。本発明の第2の半導体装置の製造方法によると、第1のトランジスタを形成する領域において、ゲート電極の上から側壁絶縁膜の上を通って低濃度不純物拡散層の上の一部までを連続して覆うように不純物拡散抑制膜を形成し、不純物拡散抑制膜を残存させた状態で基板に対して加熱処理を行う。このため、低濃度不純物拡散層がコンタミネーションから保護されて、該コンタミネーションによる耐圧、基板リーク電流及び駆動電流の特性のばらつきを防止できるので、半導体装置の特性を安定化することができる。本発明の第2の半導体装置の製造方法は、工程aにおいて、第1のトランジスタを形成する領域のゲート絶縁膜を、第2のトランジスタを形成する領域のゲート絶縁膜の膜厚よりも厚く形成してもよい。本発明の第2の半導体装置の製造方法は、第3のトランジスタを形成する領域の高濃度不純物拡散層を、その下面が第2のトランジスタを形成する領域の高濃度不純物拡散層の下面よりも上に位置するように形成してもよい。本発明の第2の半導体装置の製造方法において、工程fの加熱処理はアッシング処理であり、アッシング処理を、基板に高周波バイアスを印加することによって行ってもよい。本発明の第1の半導体装置は、基板の上に順次形成されたゲート絶縁膜及びゲート電極と、基板の上部におけるゲート電極の側方に形成された低濃度不純物拡散層と、ゲート電極の上から該ゲート電極の側方を通って低濃度不純物拡散層の上の一部までを連続して覆うように形成された不純物拡散抑制膜と、基板の上部におけるゲート電極の側方に、基板面に平行な方向にゲート電極と離間するように形成され、低濃度不純物拡散層よりも不純物濃度が高い高濃度不純物拡散層とを備え、不純物拡散抑制膜は、高濃度不純物拡散層を構成する不純物を含む。本発明の第1の半導体装置によると、ゲート電極の上から該ゲート電極の側方を通って低濃度不純物拡散層の上の一部までを連続して覆うように形成された不純物拡散抑制膜を備えている。このため、不純物拡散抑制膜の下の低濃度不純物拡散層がコンタミネーションから保護されて、該コンタミネーションによる耐圧、基板リーク電流及び駆動電流の特性のばらつきを防止できるので、半導体装置の特性を安定化することができる。本発明の第1の半導体装置は、ゲート電極の側面に形成された側壁絶縁膜をさらに備え、高濃度不純物拡散層は、基板面に平行な方向に側壁絶縁膜と離間していてもよい。本発明の第1の半導体装置は、高濃度不純物拡散層の上部に形成された金属シリサイド層をさらに備えていてもよい。本発明の第2の半導体装置は、高耐圧である第1のトランジスタ、該第1のトランジスタよりも低耐圧である第2のトランジスタ、及び金属シリサイド層を含まない第3のトランジスタを有する半導体装置を対象とし、第1のトランジスタは、基板の上に順次形成された第1のゲート絶縁膜及び第1のゲート電極と、基板の上部における第1のゲート電極の側方に形成された第1の低濃度不純物拡散層と、第1のゲート電極の側面に形成された第1の側壁絶縁膜と、第1のゲート電極の上から第1の側壁絶縁膜の上を通って第1の低濃度不純物拡散層の上の一部までを連続して覆うように形成された不純物拡散抑制膜と、基板の上部における前記第1のゲート電極の側方に、基板面に平行な方向に第1の側壁絶縁膜と離間するように形成され、第1の低濃度不純物拡散層よりも不純物濃度が高い第1の高濃度不純物拡散層と、第1の高濃度不純物拡散層の上部に形成された第1の金属シリサイド層とを備え、第2のトランジスタは、基板の上に順次形成された第2のゲート絶縁膜及び第2のゲート電極と、基板の上部における第2のゲート電極の側方に形成された第2の低濃度不純物拡散層と、第2のゲート電極の側面に形成された第2の側壁絶縁膜と、基板の上部における第2の側壁絶縁膜の側方に形成され、第2の低濃度不純物拡散領域よりも不純物濃度が高い第2の高濃度不純物拡散領域と、第2のゲート電極の上部及び第2の高濃度不純物拡散領域の上部に形成された第2の金属シリサイド層とを備え、第3のトランジスタは、基板の上に順次形成された第3のゲート絶縁膜及び第3のゲート電極と、基板の上部における第3のゲート電極の側方に形成された第3の低濃度不純物拡散層と、第3のゲート電極の側面に形成された第3の側壁絶縁膜と、基板、ゲート電極及び第3の側壁絶縁膜を覆うように形成された金属シリサイド生成抑制膜と、基板の上部における第3の側壁絶縁膜の側方に形成され、第3の低濃度不純物拡散層よりも不純物濃度が高い第3の高濃度不純物拡散層とを備え、不純物拡散抑制膜と金属シリサイド生成抑制膜とは同一の材料からなり、不純物拡散抑制膜は、第1の高濃度不純物拡散層を構成する不純物を含む。本発明の第2の半導体装置によると、第1のゲート電極の上から第1の側壁絶縁膜の上を通って第1の低濃度不純物拡散層の上の一部までを連続して覆うように形成された不純物拡散抑制膜を備えている。この、不純物拡散抑制膜の下の低濃度不純物拡散層がコンタミネーションから保護されて、該コンタミネーションによる耐圧、基板リーク電流及び駆動電流の特性のばらつきを防止できるので、半導体装置の特性を安定化することができる。本発明の第2の半導体装置において、第1のゲート絶縁膜の膜厚は、第2のゲート絶縁膜の膜厚よりも厚くてもよい。本発明の第2の半導体装置において、第3の高濃度不純物拡散層の下面は、第2の高濃度不純物拡散層の下面よりも上に位置してもよい。本発明の第2の半導体装置において、不純物拡散抑制膜が含む不純物は、ヒ素、リン及びホウ素のうちの少なくとも1つであってもよい。本発明に係る半導体装置及びその製造方法によると、高耐圧トランジスタの低濃度不純物拡散層がコンタミネーションから保護されて、該コンタミネーションによる耐圧、基板リーク電流及び駆動電流の特性のばらつきを防止できるため、半導体装置の特性を安定化することができる。本発明の一実施形態に係る半導体装置について図1を参照しながら説明する。本実施形態の半導体装置は、図1aに示すオフセットゲート構造を有する第1のトランジスタであるpMOSpchannelMOS構造を有する高耐圧トランジスタと、図1bに示す第2のトランジスタであるnMOSnchannelMOS構造を有する低耐圧トランジスタと、図1cに示す金属シリサイド層を含まない第3のトランジスタであるnMOS構造を有する静電気放電electrostaticdischarge:ESD保護トランジスタとを備えている。以下に、各トランジスタについて詳細に説明する。図1aに示すように、本実施形態に係る半導体装置の高耐圧トランジスタにおいて、例えばp型である第1導電型の半導体基板1の上部に、例えばn型である第2導電型ウェル2が形成され、半導体基板1の上に、ゲート絶縁膜3a及びゲート電極4aが順次形成されている。ゲート電極4aの側面には、側壁絶縁膜6aが形成されている。また、ゲート電極4aの上の所定の位置から側壁絶縁膜6aの上を通って半導体基板1の上の一部までを連続して覆うように不純物拡散抑制膜7aが形成されている。図1aでは、ゲート電極4aの側方の一方にのみ不純物拡散抑制膜7が形成されているが、その両方に形成されていても構わない。半導体基板1の上部における側壁絶縁膜6aの下、及び半導体基板1と接する不純物拡散抑制膜7aの下には、例えばホウ素B等のp型不純物を含む低濃度不純物拡散層である第1導電型LDD層5aが形成されている。半導体基板1の上部における第1導電型LDD層5aのゲート電極4aと反対側の側方には、第1導電型LDD層5aよりも高濃度のB等のp型不純物を含む高濃度不純物拡散層である第1導電型ソースドレインS/D層8aが形成されている。ここで、不純物拡散抑制膜7aが形成されている側の第1導電型S/D層8aは、ゲート電極4a及び側壁絶縁膜6aから基板面に平行な方向に離間している。このようなオフセットゲート構造が設けられていることにより、高耐圧特性を有するトランジスタが得られる。第1導電型S/D層8aの上部及びゲート電極の上部における不純物拡散抑制膜7aと接していない領域には、金属シリサイド層9aが形成されている。図1bに示すように、本実施形態に係る半導体装置の低耐圧トランジスタにおいて、第1導電型の半導体基板1の上部に、第1導電型ウェル2bが形成され、半導体基板1の上に、ゲート絶縁膜3b及びゲート電極4bが順次形成されている。ゲート電極4bの側面には、側壁絶縁膜6bが形成されている。半導体基板1の上部における側壁絶縁膜6bの下には、例えばヒ素As等のn型不純物を含む低濃度不純物拡散層である第2導電型LDD層5bが形成されている。半導体基板1の上部における第2導電型LDD層5bのゲート電極4bと反対側の側方には、第2導電型LDD層5bよりも高濃度のAs等のn型不純物を含む高濃度不純物拡散層である第2導電型S/D層8bが形成されている。第2導電型S/D層8b及びゲート電極4bの上部には金属シリサイド層9bが形成されている。図1cに示すように、本実施形態に係る半導体装置のESD保護トランジスタにおいて、第1導電型の半導体基板1の上部に、第1導電型ウェル2cが形成され、半導体基板1の上に、ゲート絶縁膜3c及びゲート電極4cが順次形成されている。ゲート電極4cの側面には、側壁絶縁膜6cが形成されている。半導体基板1の上部における側壁絶縁膜6cの下には、例えばAs等のn型不純物を含む低濃度不純物拡散層である第2導電型LDD層5cが形成されている。半導体基板1の上部における第2導電型LDD層5cのゲート電極4cと反対側の側方には、第2導電型LDD層5cよりも高濃度のAs等のn型不純物を含む高濃度不純物拡散層である第2導電型S/D層8cが形成されている。半導体基板1の上には、半導体基板1、ゲート電極4c及び側壁絶縁膜6cを覆うように金属シリサイド生成抑制膜7cが形成されている。ここで、金属シリサイド生成抑制膜7cは、高耐圧トランジスタの不純物拡散抑制膜7aと同一の材料からなる。また、第2導電型S/D層8cは、金属シリサイド生成抑制膜7cを介した不純物注入により形成されるため、第2導電型S/D層8cは、低耐圧トランジスタの第2導電型S/D層8bよりも半導体基板1の浅い領域に形成される。すなわち、第2導電型S/D層8cの下面は、低耐圧トランジスタの第2導電型S/D層8bの下面よりも上に位置する。本実施形態に係る半導体装置の高耐圧トランジスタにおいて、第1導電型LDD層5aの上に位置する不純物拡散抑制膜7aは、特にその表面側に、第1導電型S/D層8a及び第2導電型S/D層8bから飛散した、例えばB及びAs等の不純物を含む。この不純物は、第1導電型S/D層8a及び第2導電型S/D層8bが形成された後に行われるアッシング処理により、第1導電型S/D層8a及び第2導電型S/D層8bから飛散する。すなわち、不純物拡散抑制膜7aにより、第1導電型S/D層8a及び第2導電型S/D層8bから飛散した不純物による第1導電型LDD層7aのコンタミネーションが防止される。なお、B及びAsの他に、S/D層を形成するための不純物注入にリンP等の不純物を用いた場合、不純物拡散抑制膜7aは、P等の不純物を含むこととなる。本発明の一実施形態に係る半導体装置によると、LDD層がコンタミネーションから保護されて、該コンタミネーションによる耐圧、基板リーク電流及び駆動電流の特性のばらつきを防止できるため、半導体装置の特性を安定化することができる。次に、本発明の一実施形態に係る半導体装置の製造方法について図2~図8を参照しながら説明する。図2~図8において、aはpMOS構造を有する高耐圧トランジスタを形成する領域を示し、bはnMOS構造を有する低耐圧トランジスタを形成する領域を示し、cはnMOS構造を有するESD保護トランジスタを形成する領域を示している。以下の説明において、各領域をそれぞれa領域、b領域及びc領域として説明する。まず、図2に示すように、例えばp型である第1導電型の半導体基板1の上部に、a領域では、例えばn型である第2導電型ウェル2aを形成し、b領域及びc領域では、第1導電型ウェル2b、2cをそれぞれ形成する。続いて、半導体基板1の上に、a領域では、膜厚が20nm程度のゲート絶縁膜3aを形成し、b領域及びc領域では、膜厚が3.5nm程度のゲート絶縁膜3b、3cをそれぞれ形成し、それらの上に共通して膜厚が200nm程度のゲート電極材料4を形成する。次に、図3に示すように、a~c領域において、ゲート電極材料4をパターニングし、ゲート電極4a、4b及び4cをそれぞれ形成する。ここで、a領域のゲート電極4aのゲート長方向の寸法は、例えば700nm程度であり、b領域及びc領域のゲート電極4b、4cのゲート長方向の寸法は、例えば180nm程度である。次に、図4に示すように、半導体基板1の上部におけるゲート電極4a、4b及び4cのそれぞれの側方に、a領域では、例えばホウ素Bイオンを注入することにより、低濃度不純物拡散層である第1導電型LDD層5aを形成し、b領域及びc領域では、例えばヒ素Asイオンを注入することにより、低濃度不純物拡散層である第2導電型LDD層5b、5cをそれぞれ形成する。ここで、a領域におけるBの注入量は、例えば1×1013/cm2オーダであり、b領域及びc領域におけるAsの注入量は、例えば1×1014/cm2オーダである。次に、図5に示すように、a~cの各領域において、エッチバック法等を用いてゲート電極4a、4b及び4cのそれぞれの側面に膜厚が100nm程度の側壁絶縁膜6a、6b及び6cを形成する。次に、図6に示すように、a領域において、ゲート電極4aの所定の位置から側壁絶縁膜6aの上を通って第1導電型LDD層5aの上の一部までを連続して覆うように、膜厚が30nm程度の不純物拡散抑制膜7aを形成する。これと共に、c領域において、半導体基板1、ゲート電極4c及び側壁絶縁膜6cを覆うように、膜厚が30nm程度の金属シリサイド生成抑制膜7cを形成する。ここで、不純物拡散抑制膜7aと金属シリサイド生成抑制膜7cとは、同一の材料を用いて形成されてもよい。なお、不純物拡散抑制膜7a及び金属シリサイド生成抑制膜7cは、ウェハの全面に堆積した後に、ウエットエッチング法等により選択的に除去して形成する。前記の領域の他に、後に金属シリサイド層を形成しない領域があれば、その領域の上にも金属シリサイド生成抑制膜7cを形成しても構わない。また、本実施形態において、a領域ではゲート電極4aの側方の一方の第1導電型LDD層5aの上にのみ不純物拡散抑制膜7aを形成したが、その両側の第1導電型LDD層5aの上に不純物拡散抑制膜7aを形成しても構わない。次に、図7に示すように、半導体基板1の上部におけるゲート電極4a、4b及び4cのそれぞれの側方に、a領域では、高濃度不純物拡散層である第1導電型S/D層8aを形成し、b領域及びc領域では、それぞれ高濃度不純物拡散層である第2導電型S/D層8b、8cを形成する。具体的に、a領域において、半導体基板1の上部におけるゲート電極4aの側方に、ゲート電極4a、側壁絶縁膜6a、不純物拡散抑制膜7a及びその上に予め形成したレジスト膜をマスクとして不純物注入を行うことにより、側壁絶縁膜6aの端部からゲート電極4aと反対側に向かって、例えば約600nmのオフセット領域を設けて、第1導電型S/D層8aを形成する。その不純物注入は、例えばBを用い、加速電圧3keVで注入量を1×1015/cm2オーダとして行われる。b領域では、半導体基板1の上部におけるゲート電極4bの側方に、ゲート電極4b及び側壁絶縁膜6bをマスクとして不純物注入を行うことにより、第2導電型S/D層8bを形成する。その不純物注入は、例えばAsを用い、加速電圧50keVで注入量を1×1015/cm2オーダとして行われる。c領域では、半導体基板1の上部におけるゲート電極4cの側方に、ゲート電極4c及び側壁絶縁膜6cをマスクとして不純物注入を行うことにより、第2導電型S/D層8cを形成する。その不純物注入は、例えばAsを用い、加速電圧50keVで注入量を1×1015/cm2オーダとして行われる。なお、第2導電型S/D層8b、8cの形成は、同一の不純物注入工程により行われ得る。また、c領域の第2導電型S/D層8cの形成のための不純物注入は、金属シリサイド生成抑制膜7cを介して行われるため、必然的にc領域の第2導電型S/D層8cは、b領域の第2導電型S/D層8bよりも半導体基板1の浅い位置に形成される。すなわち、c領域の第2導電型S/D層8cの下面は、b領域の第2導電型S/D層8bの下面よりも上に位置し、例えば約30nm以上、上に位置する。各S/D層を形成した後に、基板に対して加熱処理を行う。この加熱処理はアッシング処理であり、半導体基板1の上のレジスト膜を除去する。このようなアッシング処理は、例えば高周波radiofrequency:RFバイアスを半導体基板1に印加することによって行うことができる。アッシングの際に、第1導電型S/D層8a及び第2導電型S/D層8bから不純物が放出し、a領域の第1導電型LDD層5aが露出していると、第1導電型LDD層5aに再注入される。a領域の第1導電型LDD層5aの不純物濃度は比較的小さいため、第1導電型LDD層5aに不純物が再注入されると、コンタミネーションにより、高耐圧トランジスタの耐圧、基板リーク電流及び駆動電流の特性にばらつきが生じる。しかしながら、本実施形態においては、高耐圧トランジスタとなるa領域の第1導電型LDD層5aの上には不純物拡散抑制膜7aが形成されているため、不純物が第1導電型LDD層5aに再注入されることはなく、高耐圧トランジスタの耐圧、基板リーク電流及び駆動電流の特性が安定する。次に、図8に示すように、a領域では、不純物拡散抑制膜7aが形成されずに露出している第1導電型S/D層8aの上部及びゲート電極4aの上部に、金属シリサイド層9aを形成し、b領域では、第2導電型S/D層8bの上部、及びゲート電極4bの上部に、金属シリサイド層9bを形成する。以降の工程は周知であり、配線、層間絶縁膜及び保護絶縁膜等を形成して半導体装置を完成する。本発明の一実施形態に係る半導体装置の製造方法によると、LDD層がコンタミネーションから保護されて、該コンタミネーションによる耐圧、基板リーク電流及び駆動電流の特性のばらつきを防止できるため、半導体装置の特性を安定化することができる。また、上記の不純物拡散抑制膜は金属シリサイド生成抑制膜と共通の工程により形成されるため、不純物拡散抑制膜を形成するための新たな工程は発生せず、製造工程数の増加を防ぐことができる。なお、本実施形態において、pMOS構造を有する高耐圧トランジスタ、nMOS構造を有する低耐圧トランジスタ及びnMOS構造を有するESD保護トランジスタが混在する半導体装置について説明したが、これらのトランジスタの導電型は前記の例示した導電型に限定されるものではなく、それらを逆の導電型にしても構わない。また、本発明に係る半導体装置は、少なくとも高耐圧トランジスタを含む半導体装置であればよい。さらに、金属シリサイド層を含まない非シリサイド系トランジスタとしてESD保護トランジスタを例示して説明したが、これに限定されるものではなく、他の機能を有する非シリサイド系トランジスタを含んでも構わない。