"第1の基板と、前記第1の基板に対向するように配置された第2の基板と、前記第1の基板と第2の基板との間に設けられた表示媒体層とを有する表示装置であって、前記第1の基板に、列方向に延びるストライプ形状の複数のデータ電極と、これらの各データ電極の一部から延出形成されて前記第1の基板に形成され、前記複数のデータ電極のそれぞれに対応するデータ信号が入力される第1の基板側端子集合部と、該第1の基板側端子集合部に接続するように前記第1の基板に形成されたコモンバスラインコンタクト部と、前記第1の基板側端子集合部に接続するように前記第1の基板に形成された信号ラインコンタクト部とが設けられるとともに、前記第2の基板に、行方向に延びる、複数の走査線および複数の基準信号線と、マトリクス状に配置された複数の画素電極と、前記複数の走査線によってオン/オフが制御され、かつ、前記複数の基準信号線と前記複数の画素電極との間に設けられた複数のスイッチング素子と、複数の出力端子を有するとともにこれらの出力端子を前記走査線に接続して前記第2の基板に形成されたゲートドライバと、このゲートドライバの駆動用信号入力端子に接続するように前記第2の基板に形成された入力端子コンタクト部と、前記複数の基準信号線に接続するように前記第2の基板に形成された基準信号線コンタクト部とが形成され、前記第1の基板と前記第2の基板が前記マトリクス状に配置された画素電極と前記ストライプ状に形成されたデータ電極とを対向させて配置された状態において、前記第1の基板のコモンバスラインコンタクト部と前記第2の基板の基準信号線コンタクト部とが電気的に接続されるとともに、前記第1の基板の信号ラインコンタクト部と前記第2の基板の入力端子コンタクト部が電気的に接続されてなることを特徴とする表示装置。前記走査線を前記ゲートドライバにより走査して対応する走査線に沿って設けられている前記スイッチング素子のオン/オフ制御がなされ、オン状態のスイッチング素子を介して前記基準信号線から前記画素電極に基準信号電圧が印加されるとともに、前記複数のデータ電極にはそれぞれに対応するデータ信号が入力され、電圧印加された画素電極とデータ電極との間に介在された表示媒体層の透過率を制御して表示することを特徴とする請求項1に記載の表示装置。前記第1の基板側端子集合部に駆動用ICあるいは駆動用ICを搭載したフレキシブルプリント基板が接続されてなることを特徴とする請求項1または2に記載の表示装置。前記ゲートドライバが、カスケード接続された複数段のシフトレジスタを備えて構成され、各シフトレジスタにクロック入力端子及び信号入力端子と出力端子が形成され、前記シフトレジスタが、それらに位相の異なる複数のクロック信号が供給されて前記出力端子の電圧を高い値か、低い値かに切り替えるための出力回路であり、第1段のシフトレジスタに走査スタート信号が入力され、最終段のシフトレジスタに走査完了信号が入力されるように構成され、前記複数のクロック信号と前記走査スタート信号及び走査完了信号が前記第2の基板に形成された入力端子コンタクト部を介し入力される構成であることを特徴とする請求項1~3のいずれかに記載の表示装置。前記第1の基板のコモンバスラインコンタクト部と前記第2の基板の基準信号線コンタクト部が、スペーサと異方性導電粒子とを樹脂中に分散させてなる導通材であって、前記第1の基板と前記第2の基板間に介装された導通材により電気的に接続されてなることを特徴とする請求項1~4のいずれか1項に記載の表示装置。ところで、液晶表示装置の適用分野である昨今のデジタルテレビの画素数は、1920×1080あるいは1440×1080など増加傾向にある。また、フルHDHighDefinition対応解像度の液晶パネルにおいて、データバスラインの総数は、画面表示分以外の配線も含めて画素毎のカラー表示用のRGB表示分を加味すると、1980×3もの数で形成されるようになってきている。このようなフルHD対応の表示パネルに対し、前述の図11~図13に示す構造の対向データ供給型液晶表示装置を適用しようとすると、対向基板側に形成する接続パッド116、124の総数も膨大な数となる。また、接続パッド116、124を導通するための箇所が両基板間に多数形成されることとなる。そのため、液晶パネル製造時の歩留まりの低下が懸念される。例えば、液晶パネルの対になる基板間のパッド接続を行うためには、特許文献1にも記載の如く、プラスチックビーズ等のスペーサと異方性導電粒子を熱硬化型の樹脂中に混合し分散させてなる導通材を用い、液晶層を挟持するための基板を貼り合わせる際の圧力と温度条件を制御して対向させた基板の接続パッドどうしの間に配置した導通材を介し、接続パッドどうしの電気的接続を取っている。しかしながら、上述の如く接続パッド数が多くなると、接続不良を生じる確率が高くなり、歩留まりが低下するおそれがある。本発明は前記の問題に鑑みて創案されたものであり、その目的は、画素数の多いパネル構造に対向データ供給型液晶表示装置を適用しようとした場合に、対になる基板間における接続パッドの総数を削減することにより、両基板間の導通を取る箇所を大幅に削減し、導通不良を生じにくく、高歩留まりの表示装置を提供できる技術の提供にある。1本発明の表示装置は前記事情に鑑みなされたもので、第1の基板と、前記第1の基板に対向するように配置された第2の基板と、前記第1の基板と第2の基板との間に設けられた表示媒体層とを有する表示装置であって、前記第1の基板に、列方向に延びるストライプ形状の複数のデータ電極と、これらの各データ電極の一部から延出形成されて前記第1の基板に形成され、前記複数のデータ電極のそれぞれに対応するデータ信号が入力される第1の基板側端子集合部と、該第1の基板側端子集合部に接続するように前記第1の基板に形成されたコモンバスラインコンタクト部と、前記第1の基板側端子集合部に接続するように前記第1の基板に形成された信号ラインコンタクト部とが設けられるとともに、前記第2の基板に、行方向に延びる、複数の走査線および複数の基準信号線と、マトリクス状に配置された複数の画素電極と、前記複数の走査線によってオン/オフが制御され、かつ、前記複数の基準信号線と前記複数の画素電極との間に設けられた複数のスイッチング素子と、複数の出力端子を有するとともにこれらの出力端子を前記走査線に接続して前記第2の基板に形成されたゲートドライバと、このゲートドライバの駆動用信号入力端子に接続するように前記第2の基板に形成された入力端子コンタクト部と、前記複数の基準信号線に接続するように前記第2の基板に形成された基準信号線コンタクト部とが形成され、前記第1の基板と前記第2の基板が前記マトリクス状に配置された画素電極と前記ストライプ状に形成されたデータ電極とを対向させて配置された状態において、前記第1の基板のコモンバスラインコンタクト部と前記第2の基板の基準信号線コンタクト部とが電気的に接続されるとともに、前記第1の基板の信号ラインコンタクト部と前記第2の基板の入力端子コンタクト部が電気的に接続されてなることを特徴とする。2本発明において、前記走査線を前記ゲートドライバにより走査して対応する走査線に沿って設けられている前記スイッチング素子のオン/オフ制御がなされ、オン状態のスイッチング素子を介して前記基準信号線から前記画素電極に基準信号電圧が印加されるとともに、前記複数のデータ電極にはそれぞれに対応するデータ信号が入力され、電圧印加された画素電極とデータ電極との間に介在された表示媒体層の透過率を制御して表示することを特徴とする構成とすることができる。3本発明において、前記第1の基板側端子集合部に駆動用ICあるいは駆動用ICを搭載したフレキシブルプリント基板が接続されてなる構成とすることができる。4本発明において、前記ゲートドライバが、カスケード接続された複数段のシフトレジスタを備えて構成され、各シフトレジスタにクロック入力端子及び信号入力端子と出力端子が形成され、前記シフトレジスタが、それらに位相の異なる複数のクロック信号が供給されて前記出力端子の電圧を高い値か、低い値かに切り替えるための出力回路であり、第1段のシフトレジスタに走査スタート信号が入力され、最終段のシフトレジスタに走査完了信号が入力されるように構成され、前記複数のクロック信号と前記走査スタート信号及び走査完了信号が前記第2の基板に形成された入力端子コンタクト部を介し入力される構成としても良い。5本発明において、前記第1の基板のコモンバスラインコンタクト部と前記第2の基板の基準信号線コンタクト部が、スペーサと異方性導電粒子とを樹脂中に分散させてなる導通材であって、前記第1の基板と前記第2の基板間に介装された導通材により電気的に接続されてなる構成とすることができる。本発明によれば、対向データ型の表示装置において、表示媒体層を挟持する基板間における導通部分の個数および基板間接続部分の個数を大幅に削減できる。また、第1の基板側にのみ駆動用ICなどの駆動用素子の接続を行えば、表示装置の駆動ができるようになるので、両方の基板に個別に駆動用素子を設ける必要があった構造に対し、駆動用素子の取り付けも容易となる効果がある。以下、図面を参照しながら本発明に係る表示装置の一実施形態について、特に、液晶表示装置に本発明を適用した場合について説明する。本実施形態の表示装置は、対になる基板間に液晶層などの表示媒体層が挟持される形態の対向データ供給型表示装置に適用される。図1Aは、両方の基板を対向させた状態の両基板と両基板に形成されている配線の概要を示す図である。図1Bは、基板間導通部分の一例を示す断面略図である。図2は、対向側基板の配線を示す図である。図3は、素子側基板の配線を示す図である。図4は、画素電極まわりの配線構造を示す図である。図5は、両基板を組み合わせた場合の表示装置としての全体回路を示す略図である。なお、図6に本実施形態の表示装置に適用可能なゲートドライバ回路の一構成例を示し、図7にその内部トランジスタ回路の一例を示す。本実施形態の表示装置Aは、図1Aに示す如く矩形状の第1の基板1と第2の基板2が表示媒体層としての液晶層を挟み込むように対向配置されて構成されている。第1の基板1と第2の基板2との間に挟持する表示媒体層が液晶層である場合、第1の基板1と第2の基板2の周辺部分にはシール材aが配置されて両基板1,2とシール材aとに囲まれて液晶層が封止されている。図1Aは、基板1、2に形成されている配線要素や電極部分の要部を示している。また、第1の基板1は、通常、透明なガラス基板などから構成されるが、第2の基板2については表示方式が透過表示型であるか反射表示型であるかに応じて透明基板あるいは透明ではない基板のどちらかを選択して使用する。図1A、図2に示すように第1の基板1の表示媒体層側の面に、列方向図1AのY方向に延びたストライプ状の複数のデータ電極データ線3が設けられ、これらデータ電極3の長さ方向一端部3a側を第1の基板1の周辺部側に延長配線4を介し延出させて該周辺部中央側に第1の基板側端子集合部5が形成されている。この第1の基板側端子集合部5には後述する駆動用IC25あるいは駆動用ICと電子部品を搭載したフレキシブルプリント基板FPC基板等が端子接合される領域として区画されたものである。駆動用IC25は第1の基板1に固着され、第1の基板1側の複数のデータ電極3を駆動する。図1Aに示す如くX方向に間隔をあけて配列された複数のデータ電極3のうち、第1の基板1上の左端に位置するデータ電極3と第1の基板1の右端縁との間の領域にコモンバスラインコンタクト部6が形成されている。また、第1の基板1上の右端に位置するデータ電極3と第1の基板1の右端縁との間の領域に、信号ラインコンタクト部7が形成されている。なお、図2に示す第1の基板1は、図1Aに示す第1の基板1を透過表示して配線構造を主体として表示した図であるので、図1Aに示す第1の基板1を底面側から見た図とは左右が逆に表示してある。図1Aに示す第1の基板1を実際に底面から見た場合、配列された複数のデータ電極3に対し、コモンバスラインコンタクト部6は右側に配置され、信号ラインコンタクト部7は左側に配置される。前記コモンバスラインコンタクト部6は、第1の基板1の表示媒体層側に形成された端子パッド6aを具備し、この端子パッド6aが延長配線8を介して前記第1の基板側端子集合部5に接続され、駆動用IC25に接続されている。前記信号ラインコンタクト部7は、第1の基板1の表示媒体層側に形成された4つの端子パッド7aを具備している。そして、これらの各端子パッド7aが延長配線9を介して前記第1の基板側端子集合部5に接続され、駆動用IC25に接続されている。第2の基板2側においては、図1A、図3に示す如く前記第2の基板2の表示媒体層側の面上面にマトリクス状に矩形状の画素電極10が複数形成されている。これらの画素電極10のうち、列方向Y方向に所定の間隔をあけて配列された複数の画素電極10が第1の基板1側のデータ電極3と対応するように配置され、行方向X方向に配列されている画素電極10の間隔は第1の基板1に形成されているデータ電極3の間隔と同等とされている。なお、図1Aでは画素電極10の配列状態を簡略記載したので3つの画素電極のみを表記しているが、実際には適用する表示装置の解像度に合わせて図3に示す如く列方向に任意数m個、行方向に任意数n個の画素電極をマトリクス状に配置して表示装置が構成されている。これが例えば、フルHD規格の解像度の表示装置の場合、RGB方式のカラーフィルタを用いたカラー表示構成としてn数が1980×3となる。なお、この実施形態におけるm×n個の画素電極10の配列個数は表示装置に求められる解像度に応じて適宜調整できるので、本実施形態では一例を示したに過ぎない。要求される表示装置の解像度に合わせて適宜の数の配列を採用すれば良い。次に、第2の基板2においてマトリクス状に配列されている画素電極10の近傍には、行方向X方向に延びる複数の走査線11と、行方向に延びる複数の基準信号線12が、マトリクス状に配列された各画素電極10に沿うように形成されている。走査線11は、それぞれ画素電極10の近傍を通過し、第2の基板2の端部側まで延出形成され、図1Aに示す第2の基板2の右端側において列方向Y方向に延在するように配置されているゲートドライバ13の出力端子にそれぞれ接続されている。図3は、ゲートドライバ13の出力端子側にm本の走査線11が接続された状態を示しているので、これらの走査線11を便宜的にG1~Gmの符号を付して区別して表記した。また、各走査線11とそれに近接する画素電極10との間に薄膜トランジスタTFT素子などのスイッチング素子15が配置されている。また、図4に示す如く各スイッチング素子15のゲートGが走査線11に接続され、各スイッチング素子15のドレインDが画素電極10に接続されている。基準信号線12は、図1A、図4に示す如く走査線11と平行に各画素電極10の近傍を通過するように行方向に沿って形成されるとともに、各画素電極10の近傍のスイッチング素子15のソースSに接続され、更に各基準信号線12が第2の基板2の左端側に形成された延長配線16に接続されている。この延長配線16は第2の基板2の左端側に列方向に延在形成され、第2の基板2の左端側のコーナ部分まで延設されてその位置に端子パッド17aを有する基準信号線コンタクト部17が形成されている。なお、この端子パッド17aの形成位置は、第1の基板1と第2の基板2とを対向させて配置した状態において、第1の基板1側に形成されている端子パッド6aの位置と平面視で重なる位置とされている。次に、図1A、図3に示す如く第2の基板2の一端縁側であって走査線11の一端側に対応する位置に第2の基板2の列方向Y方向に沿ってゲートドライバ13が配置され、このゲートドライバ13の一端に近接して入力端子コンタクト部18が形成されている。この入力端子コンタクト部18には4つの端子パッド18aが形成され、4つの端子パッド18aは接続線19a~19dによって前記ゲートドライバ13の一端入力端子側に接続されている。これらの端子パッド18aの形成位置は、第1の基板1と第2の基板2とを対向させて配置した状態において、第1の基板1側に形成されている4つの端子パッド7aの位置と平面視した場合に重なる位置とされている。次に、第1の基板1と第2の基板2とを表示媒体層を介して対向させ、両者を接合一体化した場合における、第1の基板1の端子パッド7aと第2の基板2の端子パッド18aとの導通構造は、図1Bに示す構造とされている。即ち、球状のスペーサ20と異方性導電粒子21とを樹脂材22の内部に所定量分散させた構造の導通材23により接続されている。なお、図1Bでは基板2に3つ形成されている端子パッド18aと端子パッド7aの部分の断面構造を示したが、第1の基板1の端子パッド6aと第2の基板2の端子パッド17aの接続部分においても両基板に端子パッドが1つずつ形成された同等構造である。この形態の導通材23において、異方性導電粒子21は所定粒径のプラスチック粒子の表面にAuなどの導電層を被覆形成した複合粒子からなり、第1の基板1と第2の基板2とを接合する際の加圧力により第1の基板1の端子パッド6aと第2の基板2の端子パッド17aとの間に介在され、それ自身が弾性変形されて両者に接触することで両者を電気的に接続している。また、第1の基板1の端子パッド7aと第2の基板2の端子パッド18aとの導通も同様に導通材23を用いた接続構造とされている。導通材23に含まれる異方性導電粒子21の平均分散量をD個/mm2とすると、直径数μの異方性導電粒子21としてD=数個~数100個程度の範囲で分散配合することができるが、この配合量は一例であり、表示装置Aとしての低抵抗接続に必要充分な個数を配合して導通材23を構成して良いのは勿論である。図1Bに示す導通構造を採用することにより、第1の基板1と第2の基板2とを表示媒体層を介して対向させ、両者をシール材などにおいて接合一体化した状態において、第2の基板2の基準信号線12が、延長配線16、端子パッド17a、導通材23、端子パッド6a、延長配線8を介して第1の基板側端子集合部5に電気的に接続され、駆動用IC25に電気的に接続されている。また、同様に、ゲートドライバ13の駆動用信号入力端子13a側が、接続線19、端子パッド18a、導通材23、端子パッド7a、延長配線9を介して第1の基板側端子集合部5に電気的に接続され、駆動用IC25に電気的に接続されている。そして、第1の基板1における第1の基板側端子集合部5に、本願の表示装置Aを駆動するための駆動用IC25が端子接続されている。この駆動用IC25は、第1の基板1側の複数のデータ電極3にデータ信号を供給するとともに、ゲートドライバ13に対しいずれかの走査線11を選択するのか選択指令を出し、基準信号線12に対して基準信号電圧を印加する機能を有する。なお、第1の基板側端子集合部5に接続される駆動用IC25はIC単体構成であっても良い。また、駆動用IC25は、FPC基板等に駆動用ICと他の電子部品などを搭載した複合型駆動用モジュールであっても良い。その詳細構成について本実施形態では問わないが、いずれにおいても表示装置Aを駆動するために必要な機能を備えていれば良い。図1Aに示す如く前記基板1、2間に配置されて液晶を封止するためのシール材aは、マトリクス状に配列された画素電極10の周囲を囲むように平面視矩形枠状に形成されている。このシール材aの各辺は、基板2においてゲートドライバ13と端子パッド18aが配置されている側においてはゲートドライバ13及び端子パッド18aよりも内側に配置されている。また、シール材aの各辺は、基板2において端子パッド17aが配置されている側においては端子パッド17aよりも内側に配置されている。また、シール材aの各辺は、基板1において駆動用IC25が配置されている側においては駆動用IC25の設置位置よりも内側に配置されている。本実施形態の表示装置Aにおいて、カラー表示構成とする場合にRGBの色を配置したカラーフィルタを第1の基板1とデータ電極3との間に通常配置するが、本実施形態ではカラーフィルタの記載を略した。また、近年では第2の基板2側にカラーフィルタを設けるタイプのカラーフィルタオンアレイColorFilterOnArray技術を用いた液晶表示装置も提供されているので、カラーフィルタを第2の基板2側に設ける構造とすることもできる。次に、本実施形態のゲートドライバ13に適用して好適なシフトレジスタの一構造例について図6~図8を参照して以下に説明する。図6はシフトレジスタSRを多段接続してなる基本構造からなるゲートドライバ13の一例を示すブロック回路図である。この例のゲートドライバ13は、実質的に同一の複数のカスケード接続された第1~第m段のシフトレジスタSR1~SRmが配置されてなり、各シフトレジスタSRにそれぞれクロック入力端子CKAと出力端子Qと入力端子S、Rが各々設けられている。図6に示すように第1段、第3段、第5段の如く奇数段のシフトレジスタSRのクロック入力端子CKAに、接続線19aを介してクロック信号CK1が入力され、第2段、第4段、第6段の如く偶数段のシフトレジスタSRのクロック入力端子CKAに、接続線19bを介してクロック信号CK2が入力される。また、第1段のシフトレジスタSR1の入力端子Sに接続線19cを介して走査スタート信号GSP1が入力される。また、第1段以降の各段のシフトレジスタSRの入力端子Rに次段のシフトレジスタSRの出力端子Qからの分岐出力が入力される。また、第2段以降のシフトレジスタSRの入力端子Sに前段のシフトレジスタSRの出力端子Qからの分岐出力が入力される。また、最終段のシフトレジスタSRmの入力端子Rには接続線19dを介して走査完了信号GEP1が入力される。そして、前記第1段~第m段のシフトレジスタSRの各出力端子Qは基板2に形成されている各走査線11に接続されている。本実施形態の表示装置Aにおいてゲートドライバ13の端子側に接続される4本の接続線19a、19b、19c、19dがシフトレジスタSR1~SRmに図6に示す如く接続された構成であるので、第1の基板側端子集合部5に接続される駆動用IC25には、データ信号の供給能力に加えて前記クロック信号と走査スタート信号並びに走査完了信号を発生する能力を備えた構成とされる。あるいは、駆動用IC25がデータ信号の供給能力のみを備え、駆動用IC25に加えて他の素子部品とパルス発生器などを備えたフレキシブルプリント基板を第1の基板側端子集合部5に接続した構成としても良い。図6に示す各シフトレジスタSRにおける内部のトランジスタ回路構造の一例を図7に示す。図7に示すトランジスタ回路では、n型TFTからなるトランジスタM1~M11が基板2上に形成され相互に配線接続されている。トランジスタM1のソースにクロック信号が入力され、トランジスタM1のゲートにnetAを介してトランジスタM2のドレインが接続されている。また、トランジスタM2のソースにバイアス電圧VDDが印加され、トランジスタM2のゲートに前段の出力SGm-1が入力される。トランジスタM1のドレインには出力端子Qを介してトランジスタM11のゲートが接続されている。また、出力端子QとノードnetAとの間にキャパシタC1が接続されている。また、ノードnetAにはトランジスタM3のソースが接続され、トランジスタM3のゲートがノードnetBを介してトランジスタM7のソース及びトランジスタM4、M8のゲートに接続されている。また、ノードnetBは、キャパシタC2を介しノードnetCに接続されている。このノードnetCにトランジスタM9のソースとトランジスタM11のソースとトランジスタM10のドレインとが接続され、トランジスタM10のソースにバイアス電圧VDDが印加されている。図7に示すトランジスタM8は、トランジスタM3またはM4とトランジスタ特性が類似するように設計されている。その方法として、例えば、トランジスタM3、M4、M8のW/Lチャネル幅/チャネル長を揃えることや、前記に加えトランジスタM3、M4のうち少なくとも一方とトランジスタM8のレイアウト配置を近接にする、という構造を取ることが考えられる。ここで、図7に示す回路においては簡略化のため、トランジスタM3、M4、M8の初期回路を動作させる直前の閾値電圧Vthが同じであり、ある期間回路を動作させ続けた後の閾値電圧シフト量Vthα、α>0も同様であるとする。図6のようにシフトレジスタSR1の入力端子Sには、走査スタート信号GSP1または、前段の出力信号が入力される。また、各段のシフトレジスタSRのクロック信号入力端子CKAには、異なる位相を持つ2つの駆動パルスCK1あるいはCK2が入力される。例えば、奇数段のシフトレジスタSRのクロック入力端子CKAには駆動パルスCK1が入力され、偶数段のシフトレジスタSRのクロック入力端子CKAには駆動パルスCK2が入力される。そして、各段のシフトレジスタSRの出力端子Qから出力された信号は、それぞれ該当する走査ラインG1~Gmへ印加され、また次段のシフトレジスタSRの入力端子Sに出力される。次に、図6と図7に示すシフトレジスタ回路の動作を図8、図9を参照して説明する。まず、時刻t0において走査スタート信号GSP1の電位がVGHとなる。この電位が第1段目のシフトレジスタSR1の入力端子Sに印加されると、トランジスタM2およびM7、M9が導通状態となる。このとき、ノードnetAの電位は電源線VDDの電位VGHに設定される。従って、トランジスタM1は導通状態となるが、入力端子CKAの端子電圧がVGLのため、出力端子Qの端子電圧はVGLのままである。また、トランジスタM7が導通状態となり、トランジスタM8のゲートドレイン間が短絡されるため、トランジスタM8がダイオード接続状態となる。従って、トランジスタM8のゲートドレイン端子ノードnetBからトランジスタM8のソース端子へ電流が流れ込み、ノードnetBは徐々に降下し、その電圧がVGLVth_M8となるまで降下し続ける。ここで、Vth_M8はトランジスタM8の閾値電圧であり、Vth_M8>0かつVth_M8>VGLである。このとき、トランジスタM8のゲートソース間電圧Vgsは、Vgs=Vth_M8となり、非導通状態となる。また、トランジスタM3とM4についてもトランジスタM8と閾値電圧が揃えられているため、トランジスタM8同様、非導通状態となる。また、トランジスタM9が導通状態のためノードnetCはトランジスタM9のソース端子の電圧VGLに設定される。次に、時刻t1では走査スタート信号GSPの電圧がVGLに、駆動パルスCK1の電圧がVGHに変化する。このとき、トランジスタM2、M7、M9は非導通状態となる。また、トランジスタM1のドレイン端子電圧がVGHに設定されるため、トランジスタM1のゲートドレイン間に寄生する容量によってノードnetAの電位がVGHからプルアップされるため、ノードnetAの電位はVGHより大きい電位に設定される理想的にはVGHの2倍の電圧になるが、ノードnetA、入力端子CKA、出力端子Q、トランジスタM1それぞれに寄生する容量、抵抗などの要因により、その電圧まで上がらない。これによりトランジスタM1を通して入力端子CKAの電位VGHが出力端子Qに出力され、その電位が該当する走査ラインG1に印加され、時刻t2において駆動パルスCK1の電位がVGLに変化するまで走査ラインG1が選択状態となる。出力端子Qの電圧がトランジスタM11の閾値電圧以上となったとき、トランジスタM11が導通状態となり、ノードnetCがトランジスタM11のソース端子電圧VGLとなり、時刻t0の状態を維持できる。このとき、ノードnetCが時刻t0の状態を維持できるので、キャパシタC2のもう一方の端子であるノードnetBも時刻t0の状態を維持し、トランジスタM3、M4が非導通状態となる。また、次段のシフトレジスタSR2の入力端子Sには、シフトレジスタSR1の出力端子電圧Qの電圧が印加され、入力端子CKAには駆動パルスCK2の電圧が印加されるため、シフトレジスタSR2は、シフトレジスタSR1の時刻t0における状態と同様になる。次に、時刻t2においてシフトレジスタSR1は、駆動パルスCK1の電位がVGLに変化するため、入力端子CKAの電圧がVGLに設定される。このとき、ノードnetAの電位はVGHより高い電位に、トランジスタM1のドレイン端子はVGLに設定されているため、トランジスタM1のソース端子からドレイン端子の方向に電流が流れ、トランジスタM1のドレイン端子出力端子Qの電位がVGLまで降下する。したがって、走査ラインG1の電位もVGLまで降下し、走査ラインG1は非選択状態となる。また、これに伴い、トランジスタM11は非導通状態となる。また、このとき次段のシフトレジスタSR2においては、入力端子CKAにVGHが印加され、1段目のシフトレジスタSR1の時刻t1と同様の状態となり、走査ラインG2にはVGHが印加されるため、走査ラインG2が選択状態となる。これにより、シフトレジスタSR1は、入力端子RにVGLが印加され、トランジスタM10が導通状態となるため、ノードnetCが電源線VDDの電圧VGHに設定される。従って、キャパシタC2のもう一方の端子ノードnetBの電圧は、時刻t1の状態から、ノードnetCの電圧上昇分VGH-VGL分だけ上昇する。このとき、VGH>VGLの関係にあるため、netBの電圧は、Vth_M8VGH-VGLとなり、トランジスタM3、M4が導通状態となる。よって、ノードnetAの電位がトランジスタM3のソース端子電圧VGLに設定され、トランジスタM1が非導通状態となる。また、3段目のシフトレジスタSR3においては、2段目のシフトレジスタSR2の時刻t1と同様の状態となる。次に、時刻t3においては、駆動パルスCK1がVGHに変化し、駆動パルスCK2がVGLに変化する。このとき、1段目のシフトレジスタSR1における入力端子CKAの電圧がVGHに設定されるが、netBおよびnetCがそれぞれVth_M8VGH-VGL、VGHに維持され、トランジスタM3、M4が導通状態を保つ。よって、トランジスタM1はそのゲート端子電圧netAがVGLに設定され、非導通状態となり出力端子QはトランジスタM4のソース端子電圧であるVGLに維持される。2段目のシフトレジスタSR2は、1段目のシフトレジスタの時刻t2と同様の状態となり、走査ラインG2にVGLが印加され、走査ラインG2は非選択状態となる。このとき3段目のシフトレジスタSR3においては、入力端子CKAにVGHが印加され、2段目のシフトレジスタSR2の時刻t1と同様の状態となる。よって、走査ラインG3にはVGHが印加されるため、走査ラインG3が選択状態となる。時刻t4以降の動作の説明は省略するが、これまで述べてきたように、時刻tにおけるm段目のシフトレジスタSRmは、前段1つ前の段のシフトレジスタSRm-1の時刻t-1の状態となり状態がシフトして、シフトレジスタとしての機能を果たしている。また、最終段のシフトレジスタSRmにおいては、次の段のシフトレジスタが存在しないため、例えば時刻t2においてシフトレジスタSR1の入力端子Rの電圧がVGHに上昇し、トランジスタM10が導通状態となり、netCの電圧がVGHにまで上昇する、ということが起こり得ない。従って、シフトレジスタSRmの入力端子Rには、時刻t1のシフトレジスタSR1の状態と同様の状態となった後、走査完了信号GEP1を入力することで、時刻t2におけるシフトレジスタSR1の状態となる。これによりシフトレジスタSRmによる走査ラインGmを非選択状態として走査ラインG1~Gmを走査終了させることができる。そして、次のタイミングの走査に合わせて再度走査ラインG1~Gmを選択走査することで、ゲートドライバ13としての動作を行うことができる。ここで、図9のノードnetBの電圧波形を見てみると、本実施例において説明してきたように、ほぼ一定の電圧VGHが印加されている。この結果、トランジスタM3およびM4、M8の閾値はプラス方向にシフトしてしまう。ここで、以下の1式が成立する。Ids=W/L×μ×Cox×Vgs-Vth_M8-Vds/2×Vds...1式ただし、1式において、μ:移動度、Cox:ゲート酸化膜容量、Vgs:ゲートソース間電圧、Vth:閾値電圧、Vds:ドレインソース間電圧を示す。また、トランジスタM3、M4はトランジスタM8と類似したトランジスタ特性に設計されているため、トランジスタM8と同様の閾値シフトをする。しかしながら、本実施例のシフトレジスタ回路のnetBトランジスタM8のゲート端子電圧は、Vth_M8に設定されている期間を除いて、ほぼすべての期間でVth_M8VGH-VGLに設定されているため、1式は次のように書き換えられる。Ids=W/L×μ×Cox×{Vth_M8VGH-VGLVGL-Vth_M8-Vds/2×Vds=W/L×μ×Cox×VGH-Vds/2×Vds2式つまり、トランジスタM8の閾値電圧に依存しない。この2式はトランジスタM3、M4について書き換えた式に対しても同様であることから、閾値シフトに関して無関係トランジスタ駆動能力の劣化は無いと言える。従って、図7に示すトランジスタ回路を有するシフトレジスタSRを用いることで個々のトランジスタが閾値シフトを引き起こした場合にでも、シフトレジスタSRとしての機能を保つことができる。以上説明の多段式のシフトレジスタSRを備えたゲートドライバ13の構成により本実施形態の表示装置Aにおいて走査線11を順次走査することができる。従って、本実施形態の表示装置Aにおいて、第1の基板側端子集合部5に接続される駆動用IC25から第1の基板1の複数のデータ電極3にデータ信号を入力し、ゲートドライバ13を駆動して走査線11の選択を行ない、必要なスイッチング素子15をオン状態にすると同時に、スイッチング素子15に接続された画素電極10に対して基準信号線12から基準信号電圧共通電圧を印加することで、信号入力されたデータ線3と基準信号電圧が印加された画素電極10との交差部分に存在されている液晶層の液晶分子などの配向を制御し、光の透過率を制御して目的の映像などの表示を行うことができる。本実施形態の表示装置Aによれば、上述の駆動により映像等の表示ができるとともに、ゲートドライバ13の駆動用信号入力端子に接続する入力端子コンタクト部18は数本、例えば4本の接続線19a~19dで構成することができる。したがって、全ての走査線11について第1の基板1と第2の基板2間で導通材による導通を取る必要が無くなり、基板間における導通部分を実質的に4本とすれば本実施形態の構造を実現できる。これにより、基板間の接続数を大幅に削減できる。従って、フルHD対応解像度の高精細表示装置において、走査線の数が極めて多い表示装置の構造であっても、基板間接続部の数を大幅に削減できることにより、歩留まりの向上効果を期待できる。例えば、高解像度の表示装置の場合、RGB方式のカラーフィルタを用いたカラー表示構成を考慮して数100本~数1000本もの走査線が必要な構造であっても、4本の接続線19a~19dの導通で走査線用の基板1、2間の接続を完成できるので、大幅な省力化に寄与する。また、第1の基板1側の第1の基板側端子集合部5にのみ駆動用ICなどの駆動用素子の接続を行えば、表示装置Aの駆動ができるため、両方の基板1、2に個別に駆動用素子を設ける必要があった従来構造に対し、駆動用素子の取り付けも容易となる効果がある。"