第1導電形の半導体層と、前記半導体層の上に設けられた第2導電形の第1領域と、前記第1領域の上に選択的に設けられた第1導電形の第2領域と、前記第1領域の上に、前記第2領域に隣接して選択的に設けられた第2導電形の第3領域と、前記第2領域の第1の面から前記第1領域よりも深い位置に至るトレンチの内部に設けられた第1制御電極であって、第1絶縁膜を介して前記第1領域および前記第2領域に対向する第1の部分と、前記第1絶縁膜よりも厚い第2絶縁膜を介して前記半導体層に対向する第2の部分と、を有する第1制御電極と、前記トレンチの内部において、前記トレンチの底部と、前記第1制御電極と、の間に設けられ、前記第2絶縁膜よりも厚い第3絶縁膜を介して前記半導体層に対向する第2制御電極と、前記半導体層に電気的に接続された第1主電極と、前記第2領域と、前記第3領域と、に電気的に接続された第2主電極と、を備えた半導体装置。前記第2制御電極は、前記トレンチの底部において、前記第3絶縁膜よりも薄い第4絶縁膜を介して前記半導体層に対向する請求項1記載の半導体装置。前記第2制御電極は、前記第2主電極に電気的に接続された請求項1または2のいずれかに記載の半導体装置。前記第2制御電極は、第5絶縁膜を介して前記第1制御電極と対向し、前記第2制御電極の前記第1制御電極に対向する部分の面積は、前記第1制御電極の前記第2制御電極に向き合う面の全面積よりも小さい請求項1~3のいずれか1つに記載の半導体装置。第1導電形の半導体層にトレンチを形成し、前記トレンチに内面にフィールドプレート絶縁膜を形成する工程と、前記フィールドプレート絶縁膜が形成された前記トレンチの内部に埋め込まれたフィールドプレート電極を形成する工程と、前記フィールドプレート絶縁膜を、前記フィールドプレート電極の前記トレンチの開口側の端と、前記トレンチの底部側の端と、の間の深さまでエッチバックする工程と、前記フィールドプレート電極を、前記フィールドプレート絶縁膜の前記トレンチの開口側の端と、前記トレンチの底部と、の間の深さまでエッチバックする工程と、前記トレンチの開口と、前記フィールドプレート電極の前記トレンチの開口側の端と、の間に位置する前記フィールドプレート絶縁膜をエッチングし、前記トレンチの内面に垂直な方向に薄膜化する工程と、前記トレンチの開口と、前記フィールドプレート絶縁膜の前記トレンチの開口側の端と、の間の前記トレンチの内面、および、前記フィールドプレート電極の前記トレンチの開口側の端を熱酸化する工程と、前記トレンチの内部における前記フィールドプレート絶縁膜および前記フィールドプレート電極の上部の空隙にゲート電極を形成する工程と、を備えた半導体装置の製造方法。実施形態は、オン抵抗および入力容量を低減した半導体装置およびその製造方法を提供する。実施形態に係る半導体装置は、第1導電形の半導体層と、前記半導体層の上に設けられた第2導電形の第1領域と、前記第1領域の上に選択的に設けられた第1導電形の第2領域と、前記第1領域の上に、前記第2領域に隣接して選択的に設けられた第2導電形の第3領域と、を備える。そして、前記第2領域の第1の面から前記第1領域よりも深い位置に至るトレンチの内部に設けられた第1制御電極であって、第1絶縁膜を介して前記前記第1領域および前記第2領域に対向する第1の部分と、前記第1絶縁膜よりも厚い第2絶縁膜を介して前記半導体層に対向する第2の部分と、を有する第1制御電極と、前記トレンチの内部において、前記トレンチの底部と、前記第1制御電極と、の間に設けられ、前記第2絶縁膜よりも厚い第3絶縁膜を介して前記半導体層に対向する第2制御電極と、を備える。さらに、前記半導体層に電気的に接続された第1主電極と、前記第2領域と、前記第3領域と、に電気的に接続された第2主電極と、を備える。以下、本発明の実施の形態について図面を参照しながら説明する。図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。また、図中に示すXYZ直交座標を適宜参照して説明する。なお、以下の実施形態では、第1導電形をn形、第2導電形をp形として説明するが、実施形態は、これに限られる訳ではなく、第1導電形をp形、第2導電形をn形としても良い。半導体層としては、シリコンウェーハを一例に説明するが、SiCやGaNなどの化合物半導体にも適用可能である。絶縁膜としては、酸化シリコンを一例に説明するが、窒化シリコン、酸窒化シリコンなどの他の絶縁体を用いることも可能である。第1実施形態図1は、第1実施形態に係る半導体装置100を表す模式断面図である。半導体装置100は、トレンチゲート構造を有するMOSFETであり、例えば、電力制御の用途に用いられる。図1は、半導体装置100のXZ面におけるユニットセルの断面を示している。半導体装置100は、第1導電形の半導体層であるn形ドリフト層1と、第2導電形の第1領域であるp形ベース領域3と、第1導電形の第2領域であるn形ソース領域5と、第2導電形の第3領域であるp形コンタクト領域7と、を備える。p形ベース領域3は、n形ドリフト層1の上に設けられている。n形ソース領域5は、p形ベース領域3の上に選択的に設けられ、その一部はp形ベース領域の中に侵入している。p形コンタクト領域7は、n形ソース領域5に隣接して、p形ベース領域3の上選択的に設けられている。なお、p型コンタクト領域7は、n形ソース領域5の表面2a第1の面からn形ドリフト層1の裏面2b第2の面の方向Z方向に形成されたトレンチの底部に形成された領域であってもよい。さらに、第1の制御電極であるゲート電極13は、n形ソース領域5の表面2aからn形ドリフト層1の裏面2bの方向Z方向に形成されたトレンチ11の内部に設けられる。トレンチ11は、例えば、XZ面に垂直なY方向に延在するストライプ状に設けられ、そのZ方向の深さは、p形ベース領域3よりも深い。そして、トレンチ11の底面11aと、ゲート電極13と、の間に、第2の制御電極であるフィールドプレート電極15が設けられる。ゲート電極13は、ゲート絶縁膜17第1絶縁膜を介してp形ベース領域3およびn形ソース領域5に対向する第1の部分13aと、ゲート絶縁膜17よりも厚いフィールドプレート絶縁膜21第2絶縁膜を介してn形ドリフト層1に対向する第2の部分13bと、を有する。フィールドプレート電極15は、フィールドプレート絶縁膜21よりも厚いフィールドプレート絶縁膜23第3絶縁膜を介してn形ドリフト層1に対向する。また、フィールドプレート電極15は、トレンチ11の底面において、フィールドプレート絶縁膜23よりも薄いフィールドプレート絶縁膜25第4絶縁膜を介してn形ドリフト層1に対向する。フィールドプレート電極15は、第5の絶縁膜である絶縁膜27を介してゲート電極13と対向する。そして、フィールドプレート電極15のゲート電極13に対向する部分の面積は、ゲート電極13のフィールドプレート電極15に向き合う面の全面積よりも小さい。ゲート絶縁膜17、フィールドプレート絶縁膜21、23、25および絶縁膜27は、便宜上、区別して説明するが、例えば、トレンチ11の内面に境界なく設けられたシリコン酸化膜のそれぞれの部分であっても良い。半導体装置100は、n形ドリフト層1の裏面2bに接続したn形ドレイン層31を有し、n形ドレイン層31を介してn形ドリフト層1に電気的に接続されたドレイン電極33第1主電極を備える。さらに、半導体装置100は、n形ソース領域5及びp形コンタクト領域7の表面2aにおいて、n形ソース領域5と、p形コンタクト領域7と、に電気的に接続されたソース電極35第2主電極を備える。p形コンタクト領域7は、p形ベース領域3とソース電極35とを電気的に接続し、p形ベース領域3に蓄積される正孔を用いた熱酸化により形成する。次に、図4cに示すように、ゲート電極13をエッチバックし、n形層2の表面2aの上に堆積した部分を除去する。これにより、トレンチ11の内部に、ゲート電極13の第1の部分13aと、第2の部分13bと、を形成する。ゲート電極13のエッチングには、例えば、RIEの異方性エッチングの条件を用いる。すなわち、Z方向のエッチング速度が、X方向のエッチング速度よりも速い条件を用いることにより、ゲート電極13のX方向のエッチングを抑制しながら、Z方向のエッチング量を制御する。次に、図5aに示すように、n形層2の表面2aにp形ベース領域3およびn形ソース領域5を形成する。p形ベース領域3は、例えば、p形不純物である硼素Bをイオン注入し、熱拡散させることにより形成する。これにより、p形ベース領域3は、表面2aから約1μmの深さに形成される。そして、n形ドレイン層31と、p形ベース領域3と、の間にn形ドリフト層1が形成される。一方、n形ソース領域5は、例えば、n形不純物である砒素Asを選択的にイオン注入することにより形成する。ゲート電極13は、第1の部分13aのトレンチ11の開口側の端がn形ソース領域5の深さよりも浅く、トレンチ11の底面側の端がp形ベース領域3よりも深く位置するように形成する。これにより、第1の部分13aは、ゲート絶縁膜17を挟んで、n形ドリフト層1、p形ベース領域3、n形ソース領域5に対向する。これにより、p形ベース領域3と、ゲート絶縁膜17と、の間に形成されるMOSチャネルを介して、n形ドリフト層1からn形ソース領域5へ流れるドレイン電流を制御することができる。次に、図5bに示すように、ゲート電極13の上に層間絶縁膜29を形成する。さらに、p形ベース領域3の表面に、p形コンタクト領域7を形成する。続いて、図5cに示すように、ソース電極35およびドレイン電極33を形成して、半導体装置100を完成する。ソース電極35は、n形ソース領域5およびp形コンタクト領域7の表面に接し、層間絶縁膜29を覆う。一方、ドレイン電極33は、例えば、n形ドレイン層31の裏面側に設けられる。本実施形態に係る半導体装置100では、オン抵抗および入力容量が低減され、電力損失を低減することができる。例えば、MOSFETにおける電力損失は、オン抵抗Ronに起因する導通損失と、ターンオン時のスイッチング損失が支配的である。電力損失を低減するためには、オン抵抗Ronを低減し、入力容量Cissを小さくすれば良い。入力容量Cissは、ゲートソース間容量Cgsと、ゲートドレイン間容量Cgdの和である。半導体装置100では、ソース電極に接続されたフィールドプレート電極15と、ゲート電極13と、の間の容量を小さくすることにより、Cgsを低減しCissを小さくする。すなわち、フィールドプレート電極15は、その端面15bが絶縁膜27を挟んでゲート電極13の下面13cに対向する。そして、フィールドプレート電極15の端面15bの面積は、それに対向するゲート電極13の下面13cの面積よりも小さい。これにより、トレンチ11の内部におけるゲートソース間の容量を小さくすることができる。さらに、ゲート電極13は、第1の部分13aと、第2の部分13bと、を含む。第2の部分13bは、フィールドプレート絶縁膜21を挟んでn形ドリフト層1に対向する。そして、フィールドプレート絶縁膜21のX方向の厚さを、フィールド電極プレート15とn形ドリフト層1との間に挟まれたフィールドプレート絶縁膜23のX方向の厚さよりも薄く形成することにより、ソースドレイン間耐圧を向上させる。例えば、図9aおよび図9bは、Z方向におけるn形ドリフト層1の電界分布を示すグラフである。すなわち、MOSチャネルをオフ状態とし、ソースドレイン間にブレイクダウン電圧を印加した状態のシミュレーションの結果を表す。すなわち、図9aおよび図9bに示す電界分布をZ方向に積分した値は、それぞれのブレイクダウン電圧に等しい。図9aは、フィールドプレート絶縁膜21と、フィールドプレート絶縁膜23と、を同じ厚さにした場合の電界分布を示す。図9bは、フィールドプレート絶縁膜21のX方向の厚さを0.3μm、フィールドプレート絶縁膜23の厚さを0.6μmとし、さらに、トレンチ11の底部におけるフィールドプレート絶縁膜25のZ方向の厚さを0.25μmとした場合の電界分布を示す。図9aに示す例では、ゲート電極13の第1の部分13aにおける下方の端の深さに電界ピークAが生じ、トレンチ11の底面の近傍に電界ピークBが生じる。一方、図9bに示す例では、電界ピークAおよびBに加えて、ゲート電極13の第2の部分13bに対応する深さに電界ピークCが生じている。これにより、図9bに示す電界分布に対応するブレイクダウン電圧は、図9aに示す電界分布に対応するブレイクダウン電圧よりも高くなる。すなわち、フィールドプレート絶縁膜21のX方向の厚さをフィールドプレート絶縁膜23のX方向の厚さよりも薄くすること、および、フィールドプレート絶縁膜25のZ方向の厚さをフィールドプレート絶縁膜23のX方向の厚さよりも薄くすることにより、ソースドレイン間の耐圧を向上させることができる。これにより、所定の耐圧を維持しながら、n形ドリフト層1のキャリア濃度を高くし、抵抗を小さくすることが可能となる。これにより、オン抵抗を低減することができる。さらに、ゲート電極13は、トレンチ11の底面側に延在する第2の部分13bを含むことにより、その断面積が広くなる。これにより、ゲート抵抗を低減することができる。次に、図6~図7を参照して、本実施形態の変形例に係る半導体装置200の製造方法を説明する。図6a~図7cは、半導体装置200の製造過程を表す模式断面図である。図6aに示すように、n形層2の表面2aからZ方向にトレンチ41が形成される。トレンチ41は、その開口41bのX方向の幅が上記のトレンチ11よりも狭く、例えば、1μm以下である。トレンチ41の内部には、フィールドプレート電極15が設けられる。フィールドプレート電極15は、フィールドプレート絶縁膜23を介してn形層2に対向する。さらに、フィールドプレート絶縁膜23の開口側には、フィールドプレート絶縁膜21が形成される。図6aに至る製造過程は、図2a~図4aと同じである。次に、図6bに示すように、トレンチ41の側壁を熱酸化し、ゲート絶縁膜17を形成した後、トレンチ11の上部の空隙にゲート電極13を形成する。続いて、図6cに示すように、ゲート電極13をエッチバックし、n形層2の表面2aの上に堆積した部分を除去する。これにより、トレンチ41の内部に、ゲート電極13の第1の部分13aと、第2の部分13bと、を形成する。本実施形態では、開口41bのX方向の幅が狭いため、トレンチ41を埋め込んだゲート電極13の表面を平坦にすることができる。したがって、ゲート電極13をエッチバックする際に、例えば、CDE法のような等方的なエッチング方法を用いることができる。次に、図7aに示すように、n形層2の表面2aにp形ベース領域3およびn形ソース領域5を形成する。p形ベース領域3は、p形不純物をイオン注入し、熱拡散させることにより形成する。n形ソース領域5は、n形不純物を選択的にイオン注入することにより形成する。そして、n形ドレイン層31と、p形ベース領域3と、の間にn形ドリフト層1が形成される。次に、図7bに示すように、ゲート電極13の上に層間絶縁膜29を形成する。さらに、p形ベース領域3の表面に、p形コンタクト領域7を形成する。続いて、図7cに示すように、ソース電極35およびドレイン電極33を形成して、半導体装置100を完成する。ソース電極35は、n形ソース領域5およびp形コンタクト領域7の表面2aに接し、層間絶縁膜29を覆う。一方、ドレイン電極33は、例えば、n形ドレイン層31の裏面2b側に設けられる。本変形例においても、ゲート電極13の第2の部分13bと、n形ドリフト層1と、の間に挟まれたフィールドプレート絶縁膜21は、フィールドプレート電極15と、n形ドリフト層1と、に挟まれたフィールドプレート絶縁膜23よりもX方向の厚さが薄い。また、トレンチ41の底面に形成されたフィールドプレート絶縁膜25のZ方向の厚さは、フィールドプレート絶縁膜23のX方向の厚さよりも薄い。これにより、n形ドリフト層1のキャリア濃度を高くして、オン抵抗を低減することができる。さらに、ゲート電極13の下面13cに対向するフィールドプレート電極15の端面15bの面積は、ゲート電極13の下面13cの面積よりも狭い。これにより、ソースゲート間容量Cgsが低減される。また、本実施形態では、異なる厚さのフィールドプレート絶縁膜を介してn形ドリフト層1に対向するフィールドプレート電極15と、ゲート電極13の第2の部分13bと、を含むトレンチゲート構造を簡便な製造方法で実現することができる。すなわち、トレンチの内部に設けたフィールドプレート絶縁膜23をエッチングすることにより、第2の絶縁膜であるフィールドプレート絶縁膜21を形成する。そして、トレンチの内部に埋め込まれる導電層は、フィールドプレート電極15と、ゲート電極13と、にそれぞれ対応する2つの層のみである。これにより、オン抵抗および入力容量を低減した半導体装置を低コストで実現することができる。第2実施形態図8は、第2実施形態に係る半導体装置300を表す模式断面図である。半導体装置300は、絶縁ゲートを有するバイポーラトランジスタ、所謂IGBTInsulatedGateBipolarTransistorである。半導体装置300は、第1導電形の半導体層であるn形ベース層51と、第2導電形の第1領域であるp形ベース領域53と、第1導電形の第2領域であるn形エミッタ領域55と、第2導電形の第3領域であるp形コンタクト領域57と、を備える。p形ベース領域53は、n形ベース層52の上に設けられている。n形エミッタ領域55は、p形ベース領域53の上に選択的に設けられ、その一部はp形ベース領域53の中に侵入している。p形コンタクト領域57は、p形ベース領域53の上にn形エミッタ領域55に隣接して選択的に設けられている。第1の制御電極であるゲート電極13は、n形ベース層51に形成されたトレンチ11の内部に設けられる。トレンチ11は、例えば、XZ面に垂直なY方向に延在するストライプ状に設けられ、そのZ方向の深さは、p形ベース領域3よりも深い。そして、トレンチ11の底面11aと、ゲート電極13と、の間に、第2の制御電極であるフィールドプレート電極15が設けられる。ゲート電極13は、第1の部分13aと、第2の部分13bと、を有する。第1の部分13aは、ゲート絶縁膜17第1絶縁膜を介してp形ベース領域53およびn形エミッタ領域55に対向する。第2の部分13bは、ゲート絶縁膜17よりも厚いフィールドプレート絶縁膜21第2絶縁膜を介してn形ベース層51に対向する。フィールドプレート電極15は、フィールドプレート絶縁膜21よりもX方向の厚さが厚いフィールドプレート絶縁膜23第3絶縁膜を介してn形ベース層51に対向する。また、フィールドプレート電極15は、トレンチ11の底面において、フィールドプレート絶縁膜25第4絶縁膜を介してn形ベース層52に対向する。フィールドプレート絶縁膜25のZ方向の厚さは、フィールドプレート絶縁膜23のX方向の厚さよりも薄い。フィールドプレート電極15は、第5の絶縁膜である絶縁膜27を介してゲート電極13と対向する。そして、フィールドプレート電極15のゲート電極13に対向する部分の面積は、ゲート電極13のフィールドプレート電極15に向き合う面の全面積よりも小さい。半導体装置300は、n形ベース層51の裏面2bに接続したp形コレクタ層61を有する。そして、p形コレクタ層61に電気的に接続されたコレクタ電極63第1主電極を備える。また、半導体装置300は、n形エミッタ領域55とp形コンタクト領域57の表面2aにおいて、p形コンタクト領域57と、n形エミッタ領域55と、に電気的に接続されたエミッタ電極65第2主電極を備える。半導体装置300は、フィールドプレート絶縁膜21を挟んでn形ベース層51に対向するゲート電極13の第1の部分13bを有する。また、トレンチ41の底面に設けられるフィールドプレート絶縁膜25のZ方向の厚さを、フィールドプレート絶縁膜23のX方向の厚さよりも薄くする。これにより、n形ベース層51のキャリア濃度を高く設定することが可能となり、オン抵抗を低減することができる。また、フィールドプレート電極15と、ゲート電極13と、の間の容量を低減し、スイッチング損失を低減することができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。