第1方向に延在する複数の第1配線と、前記第1方向と異なる第2方向に延在する複数の第2配線と、前記複数の第1配線と前記複数の第2配線との交点の各々に設けられた複数のメモリセルとを具備し、前記複数のメモリセルの各々は、前記第1配線の上方に設けられ、一端を前記第1配線に接続されたダイオードと、前記ダイオードの上方に設けられ、一端を前記ダイオードに直列接続され、他端を前記第2配線に接続され、抵抗値の変化で情報を記憶する抵抗変化部とを備え、前記ダイオードは、第1導電型の第1半導体層と、前記第1導電型と異なる第2導電型の第2半導体層とを含み、前記第2半導体層は、前記第1半導体層の内部に伸びる不揮発性半導体記憶装置。請求項1に記載の不揮発性半導体記憶装置において、前記第1配線は、前記基板に埋設され、前記第1方向に延在する前記第1導電型の半導体層を含み、前記第1配線は、前記第1半導体層を含む不揮発性半導体記憶装置。請求項2に記載の不揮発性半導体記憶装置において、前記抵抗変化部は、前記第2方向で対向する両側面に、絶縁体で形成されたサイドウォールを備える不揮発性半導体記憶装置。請求項3に記載の不揮発性半導体記憶装置において、前記第1配線は、前記第2方向に隣り合う前記メモリセル同士を接続する部分における、前記サイドウォール間に設けられた第1シリサイド層を備える不揮発性半導体記憶装置。請求項2乃至4のいずれか一項に記載の不揮発性半導体記憶装置において、前記複数のメモリセルの各々は、前記ダイオードと前記抵抗変化部との間に設けられた第2シリサイド層を更に備える不揮発性半導体記憶装置。請求項1乃至5のいずれか一項に記載の不揮発性半導体記憶装置において、前記前記第2配線は、前記抵抗変化部との間にバリア層を備える不揮発性半導体記憶装置。請求項1乃至6のいずれか一項に記載の不揮発性半導体記憶装置において、前記抵抗変化部は、前記第2配線に接続する上部電極と、前記ダイオードに接続する下部電極と、前記上部電極と前記下部電極との間に設けられた抵抗変化層とを含み、前記抵抗変化層と前記上部電極と前記第2配線とは、この順に積層されて、前記第2方向に延在する不揮発性半導体記憶装置。請求項7に記載の不揮発性半導体記憶装置において、前記前記第2配線は、前記上部電極と一体である不揮発性半導体記憶装置。請求項1乃至8のいずれか一項に記載の不揮発性半導体記憶装置において、前記基板は、SOISilicononInsulator基板である不揮発性半導体記憶装置。請求項9に記載の不揮発性半導体記憶装置において、前記基板と、前記複数の第1配線と、前記複数の第2配線と、前記複数のメモリセルとの組が複数層、積層されている不揮発性半導体記憶装置。不揮発性半導体記憶装置の製造方法であって、前記不揮発性半導体記憶装置は、複数の第1配線と、複数の第2配線と、複数のメモリセルとを具備し、前記メモリセルは、ダイオードと、抵抗変化部とを備え、前記ダイオードは、第1導電型の第1半導体層と、第2導電型の第2半導体層とを含み、前記抵抗変化部は、上部電極と、抵抗変化層と、下部電極とを含み、前記第1半導体層は、前記第1配線に含まれ、前記第2半導体層は、前記第1半導体層の内部に伸び、前記不揮発性半導体記憶装置の製造方法は、半導体基板に第1方向に沿って、複数の素子分離絶縁層を形成する工程と、前記複数の素子分離絶縁層の間の複数の半導体領域の上部をエッチバックする工程と、前記複数の半導体領域の各々に、前記第1導電型の不純物で相対的に深く、及び、前記第2導電型の不純物で相対的に浅くイオン注入して、それぞれ第1イオン注入層、及び、第2イオン注入層を形成する工程と、前記複数の半導体領域の各々に、その上部を埋めるように下部電極膜を形成する工程と、前記複数の素子分離絶縁層及び前記複数の下部電極膜を覆うように抵抗変化層膜、上部電極膜及び第2配線膜をこの順に成膜する工程と、前記第1方向と異なる第2方向に複数の第2配線が延在するように、前記複数の第2イオン注入層をエッチングストッパーとし、前記第2配線膜、前記上部電極膜、前記抵抗変化層膜及び前記複数の下部電極膜をエッチングして、前記第2配線、前記上部電極、前記抵抗変化層及び前記下部電極とを形成する工程と、露出した前記第2イオン注入層を、前記第1導電型の不純物でイオン注入して、残りの前記第2イオン注入層を前記第2半導体層とし、イオン注入された前記第2イオン注入層と第1イオン注入層とを前記第1半導体層を含む前記第1配線とする工程とを具備する不揮発性半導体記憶装置の製造方法。請求項11に記載の不揮発性半導体記憶装置の製造方法において、前記下部電極膜を形成する工程は、前記複数の半導体領域の上部にシリサイド用金属膜と前記下部電極膜とをこの順で形成する工程を備え、更に、前記半導体基板を加熱して、前記シリサイド用金属膜と前記第2イオン注入層とを反応させてシリサイド層を形成する工程を具備する不揮発性半導体記憶装置の製造方法。前述のように、クロスポイント型メモリを実現するためには、単純な格子状の配線で抵抗変化部をはさんだ構造の場合に生じる迂回電流を回避する必要がある。そのために、メモリセルを1D1R構造にする必要がある。この場合、ダイオードと抵抗変化部とは直列に接続される。そのため、抵抗変化部に流れる電流は、ダイオードに流れる電流と等しくなる。従って、抵抗変化部が抵抗変化動作するために必要な電流を流せるダイオードが必須である。また、クロスポイント型メモリのメモリセルを形成する場合、ダイオードを構成する材料、及び、抵抗変化部を構成する抵抗変化材料を順次積層して形成した後、これらを反応性イオンエッチングによりパターニングする。それにより、ダイオードと抵抗変化部が縦方向に積層された縦型構造のメモリセルが形成される。このような自己整合型の構造は、メモリアレイの高集積化、すなわち、最小加工寸法をFとして2F2=4F2の最小単位セル面積を実現するために必須である。しかし、この場合、メモリセルが微細化すると、ダイオードも微細化する。そうなると、ダイオードの接合面積が減少し、それに伴ってダイオードに流すことが出来る電流も減少する。更に、ダイオードに多結晶シリコンを用いる場合、ダイオードの逆バイアスリーク耐性を確保するためには、空乏層の伸びを考慮して厚い膜厚を有するダイオード、又は、pin構造のようにpn接合界面にi層を有するダイオードを用いることが必要である非特許文献5。しかし、このような構造を用いた場合には、更に、ダイオードに流すことができる電流を減少させる。一方、クロスポイント型メモリに適しているユニポーラ動作型の抵抗変化部を高抵抗化するために必要な電流は、メモリセルが微細化しても減少しない非特許文献2。これは、低抵抗状態が、絶縁膜中に形成された極めて細い導電性フィラメントに等しいことに起因している非特許文献2。このことは、素子面積がフィラメントの断面積程度に小さくならない限り、低抵抗状態の抵抗値は素子面積に依存しないことを意味している。このように、抵抗変化部はスケーラビリティが高いが、ダイオードはスケーラビリティが低い。従って、クロスポイント型メモリセルの微細化が進むと、抵抗変化部には何ら問題はないが、ダイオードの素子面積が減少して、メモリセルに十分な電流が流せなくなる可能性が有る。そうなると、抵抗変化部での抵抗変化動作が起こらなくなり、メモリセルとして機能しなくなる。すなわち、クロスポイント型メモリセルの微細化に伴うダイオードの素子面積の減少が、メモリアレイの高集積化を妨げることになり、問題となる。高集積化可能な縦型で、且つ、大きなON電流と小さなOFF電流とを兼ね備えたダイオードの提案は、これまでいくつか行われている。例えば非特許文献6には、選択エピタキシャル成長で形成したpn接合ダイオードを用いた1D1R型の相変化型メモリが示されている。しかし、高信頼な抵抗変化型メモリ用途としては十分な電流を流せない。セルサイズの縮小には、抵抗変化部を格子状の配線で挟む構造での位置合わせ精度も課題である。位置合わせが2回必要となると、位置合わせ精度を考慮したマージンが必要となる。その結果、メモリセルのサイズが4F2より大きくなる。4F2の最小単位セルを実現するためには、X配線とY配線との間に自己整合的にメモリセルが形成されることが必須である。以下に、発明を実施するための形態で使用される番号符号を用いて、課題を解決するための手段を説明する。これらの番号符号は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。本発明の不揮発性半導体記憶装置は、第1方向に延在する複数の第1配線13と、第1方向と異なる第2方向に延在する複数の第2配線20と、複数の第1配線13と複数の第2配線20との交点の各々に設けられた複数のメモリセル10とを具備している。複数のメモリセル10の各々は、第1配線13の上方に設けられ一端を第1配線13に接続されたダイオード15と、ダイオード15の上方に設けられ、一端をダイオード15に直列接続され、他端を第2配線20に接続され、抵抗値の変化で情報を記憶する抵抗変化部19とを備えている。ダイオード15は、第1導電型nの第1半導体層13と、第1導電型nと異なる第2導電型pの第2半導体層14とを含んでいる。第2半導体層14は、第1半導体層13の内部に伸びている。本発明の不揮発性半導体記憶装置の製造方法は、以下の不揮発性半導体記憶装置を製造する。その不揮発性半導体記憶装置は、複数の第1配線13と、複数の第2配線20と、複数のメモリセル10とを具備し、メモリセル10は、ダイオード15と、抵抗変化部19とを備え、ダイオード15は、第1導電型の第1半導体層13と、第2導電型の第2半導体層14とを含み、抵抗変化部1は、上部電極18と、抵抗変化層17と、下部電極16とを含み、第1半導体層13は、第1配線13に含まれ、第2半導体層14は、第1半導体層13の内部に伸びている。不揮発性半導体記憶装置の製造方法は、半導体基板11に第1方向に沿って、複数の素子分離絶縁層12を形成する工程と、複数の素子分離絶縁層12の間の複数の半導体領域11pの上部をエッチバックする工程と、複数の半導体領域の各々に、第1導電型nの不純物で相対的に深く、及び、第2導電型pの不純物で相対的に浅くイオン注入して、それぞれ第1イオン注入層13a、及び、第2イオン注入層14aを形成する工程と、複数の半導体領域の各々に、その上部を埋めるように下部電極膜16aを形成する工程と、複数の素子分離絶縁層12及び複数の下部電極膜16aを覆うように抵抗変化層膜17a、上部電極膜18a及び第2配線膜20aをこの順に成膜する工程と、第1方向と異なる第2方向に複数の第2配線20が延在するように、複数の第2イオン注入層14aをエッチングストッパーとし、第2配線膜20a、上部電極膜18a、抵抗変化層膜17a及び複数の下部電極膜16aをエッチングして、第2配線20、上部電極18、抵抗変化層17及び下部電極16とを形成する工程と、露出した第2イオン注入層14aを、第1導電型の不純物でイオン注入して、残りの第2イオン注入層14aを第2半導体層14とし、イオン注入された第2イオン注入層14aと第1イオン注入層13aとを第1半導体層13を含む第1配線13とする工程とを具備している。本発明により、メモリセルを微細化しても、抵抗変化動作に十分な電流を流すことが可能なダイオードを備える抵抗変化型の不揮発性半導体記憶装置を得ることができる。高集積なクロスポイント型構造を有する抵抗変化型の不揮発性半導体記憶装置を実現することができる。以下、本発明の不揮発性半導体記憶装置及びその製造方法の実施の形態に関して、添付図面を参照して説明する。第1の実施の形態本発明の第1の実施の形態に係る不揮発性半導体記憶装置について説明する。図1は、本発明の第1の実施の形態に係る不揮発性半導体記憶装置の構成例を模式的に示す斜視図である。不揮発性半導体記憶装置1は、抵抗変化型不揮発メモリReRAMであり、複数のビット線13と、複数のワード線20と、複数のメモリセル10とを具備している。なお、この図において、電流電圧の供給印加を行う回路の記載を省略している以下同じ。複数のビット線第1配線13は、互いに平行にX方向に延在している。複数のビット線13は、基板11に埋設されている。複数のワード線第2配線20は、互いに平行に、X方向とは垂直なY方向に延在している。複数のメモリセル10は、複数のビット線13と複数のワード線20との交点の各々に設けられている。メモリセル10は、一端をビット線13に他端をワード線20にそれぞれ接続されている。メモリセル10は、直列接続されたダイオード15と抵抗変化部19とを備えている。すなわち、1D1R構造である。ダイオード15は、整流機能を有する。ビット線13上に設けられている。第1半導体層13と第2半導体層14とを含んでいる。第1半導体層13は、ビット線13に接して形成されている。第2半導体層14は、第1半導体層13の内部に埋設され、抵抗変化部19に接して形成されている。第1半導体層13及び第2半導体層14のうちの一方がアノードであり、他方がカソードである。抵抗変化部19は、抵抗値の変化で情報を記憶する。ダイオード15の上方に設けられている。上部電極18と下部電極16と抵抗変化層17とを含んでいる。上部電極18は、ワード線20に接続されている。下部電極16は、ダイオード15に接続されている。抵抗変化層17は、上部電極18と下部電極16との間に設けられ、両電極に印加される電圧により、抵抗値を変化させる。下部電極16と抵抗変化層17と上部電極18とワード線20とは、この順に積層されている。次に、不揮発性半導体記憶装置1の詳細について説明する。図2Aは、本発明の第1の実施の形態に係る不揮発性半導体記憶装置の構成例図1Aの平面図である。メモリセル10は、破線で示す領域である。この領域のX方向及びY方向の幅は、ワード線20及びビット線13の幅をいずれも最小加工寸法Fとすれば、いずれも2Fである。すなわち、メモリセル10の面積は、2F2=4F2であり、最小単位セル面積である。このように、このメモリセル10は、1D1R構造を有し、最小単位セル面積を可能にしている。図2B~図2Eは、それぞれ図2AにおけるI-I断面図、II-II断面図、III-III断面図、及びIV-IV断面図である。ただし、I-I断面はワード線20を含むyz断面である。II-II断面は、ワード線20を含まないyz断面である。III-III断面はビット線13を含むxz断面である。IV-IV断面はビット線13を含まないxz断面である。基板11は、第2導電型の半導体基板であり、p型Siシリコン基板に例示される。基板11は、複数の素子分離絶縁層12ShallowTrenchInsulator;STIを備えている。複数の素子分離絶縁層12は、互いに平行にX方向に延在している。ただし、素子分離絶縁層12の底面-z側の面は平坦である。一方、素子分離絶縁層12の上面z側の面は、ワード線20の直下図2B以外の部分では、上部が部分的に除去されて薄くなっている図2C。すなわち、素子分離絶縁層12は、ワード線20の配置の周期に対応して、膜厚が薄い部分と厚い部分とが交互に現れる図2E。素子分離絶縁層は、SiO2酸化シリコンに例示される。Y方向では、複数のビット線13は、複数の素子分離絶縁層12により分離されている。複数のビット線13は、基板11に接して形成されている。ビット線13の底面-z側の面は平坦である。一方、ビット線13の上面z側の面は、メモリセル10が無い部分では、基板11の上面素子分離絶縁層12の表面と同じ面にある図2C。しかし、メモリセル10が有る部分では、ダイオード15の第2半導体層14の分だけ凹んでいる薄くなっている;図2B。すなわち、ビット線13は、メモリセル10の配置の周期に対応して、膜厚が薄い部分と厚い部分とが交互に現れる図2D。ビット線13は、基板11と異なる第1導電型の半導体の配線であり、n型Siシリコンの配線に例示される。高濃度ドープ半導体例示:n型シリコンを用いることで、ビット線13の抵抗を低減することができる。ビット線13の膜厚方向の第1導電型濃度は、必ずしも均一である必要はなく、所定の濃度範囲に入っていればよい。ダイオード15の第1半導体層13は、ビット線13に含まれ、ビット線13におけるメモリセル10のある領域である図2D。第1半導体層13は、その領域のビット線13の少なくとも上部と実質的に同一である。すなわち、ビット線13少なくともその上部は、その領域において、第1半導体層13を兼ねている。第1半導体層13は、ビット線13と同じく、第1導電型であり、n型Siシリコンに例示される。第1半導体層13の膜厚方向の第1導電型濃度は、必ずしも均一である必要はなく、所定の濃度範囲に入っていればよい。ダイオード15の第2半導体層14は、ビット線13第1半導体層13の上部からその内部の途中まで伸びている図2D。第2半導体層14は、ビット線13第1半導体層13の凹部又は窪みに埋設されていると見ることもできる。すなわち、凹型形状を有する又は窪みを有する第1半導体層13の凹部又は窪みを埋めるように第2半導体層14が形成されている図2D。なお、図2Dの例では、第1半導体層13の凹部又は第2半導体層14の形状は、概ね直方体形状であるが、本実施の形態はこの例に限定されるものではない。すなわち、凹部又は第2半導体層14の形状は、第1半導体層13との接触面積接合面積を増加させるような他の形状を有していても良いし、その数は複数あっても良い。第2半導体層14は、それらの凹部又は窪みを埋めるように形成される。第2半導体層14は、第1導電型と異なる第2導電型であり、p型Siシリコンに例示される。第1導電型濃度及び第2半導体層14の膜厚方向の第2導電型濃度は、必ずしも均一である必要はなく、所定の濃度範囲に入っていればよい。第1半導体層13や第2半導体層14は、後述されるように基板11の半導体をそのまま利用して製造されることが好ましい。多結晶シリコンや選択エピタキシャル成長のシリコンの場合、既述のように、ダイオード15に流せる電流が制限されるおそれがあるからである。ダイオード15がこのような構成を有することにより、第2半導体層14は、その-Z方向の底面だけでなく、そのX方向の両側面においても第1半導体層13と接触することができる。従って、第1半導体層と第2半導体層とを単純に積層して平面で接触させている場合と比較して、第1半導体層13と第2半導体層14との接触面積を大きくすることができる。この接触面積は、ダイオード15における接合面積に対応する。したがって、上記構成により、ダイオード15の接合面積を増加させ得ることができ、ダイオード15に流すことが出来る電流を増加させることが可能となる。抵抗変化部19の下部電極16は、メモリセル10が有る部分において、基板11の上面素子分離絶縁層12の表面と同じ面にある図2B。抵抗変化層17と上部電極18とは、この順に積層されて、Y方向に延在している図2B。抵抗変化層17は、遷移金属酸化物であり、例えば膜厚10nm程度である。遷移金属酸化物は、ZrO2酸化ジルコニウム、TiO2酸化チタン、Al2O3酸化アルミニウム、HfO2酸化ハフニウム、Ta2O5酸化タンタル、及びこれらの窒化物、シリケート、又はこれらの材料の積層体に例示される。上部電極18及び下部電極16は、導電体であり、例えば膜厚20nm程度である。上部電極18及び下部電極16は、Ag銀、Cu銅、Au金、Alアルミニウム、Mgマグネシウム、Wタングステン、Coコバルト、Zn亜鉛、Niニッケル、Kカリウム、Liリチウム、Fe鉄、Pt白金、Ruルテニウム、Sn錫、Crクロム、Pb鉛、Tiチタニウム、若しくはこれらの合金、又はこれらの酸化物や窒化物、フッ化物、炭化物、シリサイドに例示される。また、これらの材料の積層体であっても良い。ワード線20は、抵抗変化層17及び上部電極18の上に積層されて、Y方向に延在している図2B。ワード線20は、導体であり、Wタングステン、Alアルミニウム、Cu銅、Cu/TaN銅/窒化タンタルに例示される。ワード線20、ビット線13及びメモリセル10を覆うように、層間絶縁層21が形成されている。層間絶縁層21の上部は平坦化されている。このように、本実施の形態の不揮発性半導体記憶装置1は以下の構成を有している。基板11例示:p型シリコン基板には、その表面領域に、素子分離絶縁層12により区画されたn型領域である第1半導体層例示:n型シリコン層13と、その上部である第2半導体層例示:p型シリコン層14が埋め込まれており、埋め込みpn接合ダイオード15を構成している。n型領域はダイオード15の構成要素であると共にビット線13を兼ねている。すなわち、埋め込みビット線を構成している。基板11には、更に、第2半導体層14の上部に、下部電極層16が埋め込まれている。下部電極16が平坦に埋め込まれた基板11上に、抵抗変化層17、上部電極18及びワード線20がこの順に形成されている。下部電極層16と抵抗変化層17、上部電極18は抵抗変化部19を構成している。ワード線20が形成された面は、層間絶縁膜21により平坦に覆われている。それにより、メモリセル10は1D1R構造を有し、最小単位セル面積4F2で構成することができる。その結果、高集積化を図ることができる。また、埋め込みビット線13は高濃度ドープ半導体を用いているので、その抵抗を低減することができる。その結果、動作速度を向上させることができる。また、第1半導体層13と第2半導体層14との接触面積を大きくすることができる。その結果、ダイオード15の接合面積を増加させ得ることができ、ダイオード15に流すことが出来る電流を増加させることが可能となる。次に、本発明の第1の実施の形態に係る不揮発性半導体記憶装置の製造方法について説明する。図3A~図11Aは、本発明の第1の実施の形態に係る不揮発性半導体記憶装置の製造方法を模式的に示す斜視図である。図3B~図11Bは、それぞれ図3A~図11AにおけるI-I断面図である。図3C~図11Cは、それぞれ図3A~図11AにおけるII-II断面図である。図3D~図11Dは、それぞれ図3A~図11AにおけるIII-III断面図である。図3E~図11Eは、それぞれ図3A~図11AにおけるIV-IV断面図である。なお、I-I断面図、II-II断面図、III-III断面図、及びIV-IV断面図の定義は、図2Aの場合と同じである。まず、図3A~図3Eに示すように、基板11として、第2導電型半導体基板として、p型Siシリコン基板を準備する。次に、図4A~図4Eに示すように、この基板11に、互いに平行にX方向に延在する複数の素子分離絶縁層12例示:SiO2酸化シリコンを形成する。それにより、その複数の素子分離絶縁層12の間に、短冊状の複数の半導体領域11pが形成される。半導体領域11pは、素子分離絶縁層12の間にp型シリコンが露出した領域である。その複数の半導体領域11pは、互いに平行にX方向に延在する。続いて、図5A~図5Eに示すように、その複数の半導体領域11pの上部をエッチバックする。それにより、その複数の素子分離絶縁層12の間に、短冊状の複数の凹構造11qが形成される。凹構造11qは、底面が半導体領域11pの上面、側面が素子分離絶縁層12の側面である。その複数の凹構造11qは、互いにX方向に延在する。その後、図6A~図6Eに示すように、その複数の半導体領域11pに、第1導電型の不純物で相対的に深くイオン注入を行う。それにより、半導体領域11pの深部に、第1導電型の第1イオン注入層13aが形成される。例えば、n型不純物のPリンイオンを含むイオン種を相対的に深くイオン注入して、深部を第1イオン注入層13aとしてのn型Siシリコン層とする。続けて、その複数の半導体領域11pに、第2導電型の不純物で相対的に浅くイオン注を行う。それにより、半導体領域11pの浅部に、第2導電型の第2イオン注入層14aが形成される。例えば、p型不純物のBボロンイオンを含むイオン種を相対的に浅くイオン注入して、浅部を第2イオン注入層14aとしてのp型Siシリコン層とする。その結果、後段の工程でダイオード15となるpn接合構造が形成される。第1イオン注入層13aは、後段の工程でビット線13となる。次に、図7A~図7Eに示すように、基板11の全面を覆うように下部電極膜16aを成膜する。例えば、Ruルテニウムのような金属膜を成膜する。それにより、複数の素子分離絶縁層12及び複数の凹構造11q半導体領域11pの第2イオン注入層14aが下部電極膜16aで覆われる。続いて、図8A~図8Eに示すように、複数の素子分離絶縁層12をストッパーとして、CMPCMP:ChemicalMechanicalPolishingにより平坦化処理を行う。それにより、複数の半導体領域11pの上部凹構造11qを埋めるように複数の下部電極膜16aの埋め込み構造が形成される。その後、図9A~図9Eに示すように、複数の素子分離絶縁層12及び埋め込まれた複数の下部電極膜16aを覆うように抵抗変化層膜17a、上部電極膜18a及びワード線膜20aをこの順に成膜する。例えば、ZrO2酸化ジルコニウムのような遷移金属酸化物、Ruルテニウムのような金属膜及びCu銅のような金属膜をこの順に成膜する。次に、図10A~図10Eに示すように、複数の第2イオン注入層14aをエッチングストッパーとして、Y方向に複数のワード線20が延在するように、ワード線膜20a、上部電極膜18a、抵抗変化層膜17a、複数の下部電極膜16a及び複数の素子分離絶縁層12をエッチングして、ワード線20と、その下方に上部電極18、抵抗変化層17及び下部電極16とを形成する。それにより、ワード線20下の、埋め込まれた下部電極16、抵抗変化層17及び上部電極18が抵抗変化部19となる。続いて、図11A~図11Eに示すように、第2イオン注入層14aのうちの露出した部分を、第1導電型の不純物でイオン注入する。それにより、第2イオン注入層14aのうちの露出した部分が第1導電型になり、第2イオン注入層14aのうちの露出していない部分下部電極16で覆われた部分が第2導電型のままとなる。例えば、n型不純物のPリンイオンを含むイオン種を第2イオン注入層14aの露出した部分にイオン注入して第2イオン注入層14aの露出部分をn型Siシリコン層とし、第2イオン注入層14aのうちの非露出部分をp型Siシリコン層のままとする。その結果、第2イオン注入層14aのうちのイオン注入された部分及び第1イオン注入層13aが、ダイオード15の第1導電型の第1半導体層13となる。この第1半導体層13は、ビット線13兼ねている。一方、第2イオン注入層14aのうちの露出していない部分が、ダイオード15の第2導電型の第2半導体層14となる。その後、基板11の全面を覆うように酸化シリコンのような層間絶縁膜図示されずを形成する。そして、CMPにより平坦化処理を行う。それにより、図2A~図2Eに示すような不揮発性半導体記憶装置1を製造することができる。上記のように、本実施の形態では、下部電極16直下の第2イオン注入層14a第2導電型を除く、その両側の第2イオン注入層14aをイオン注入により第1導電型の第1イオン注入層13aに変える図11A~図11E。その結果、ダイオード15の第2半導体層14は、第1半導体層13ビット線13の凹部又は窪みに埋設される。ダイオード15をこのように製造することにより、第1半導体層13と第2半導体層14とを単純に積層させて平面で接触させている場合と比較して、第1半導体層13と第2半導体層14との接触面積を大きくすることができる。すなわち、ダイオード15の接合面積を増加させ得ることができ、ダイオード15に流すことが出来る電流を増加させることが可能となる。更に、下部電極16直下を除いた第2イオン注入層14aを高濃度ドープの第1導電型にすることにより、埋め込みビット線13の抵抗も低減することが可能となる。上記製造方法により、抵抗変化部を格子状の配線で挟む構造での位置合わせが、図10A~図10Eの工程の1回だけになる。従って、位置合わせ精度を考慮したマージンが不要となる。すなわち、ビット線13とワード線20との間に自己整合的にメモリセル10を形成することが可能となる。その結果、メモリセルのサイズを4F2の最小単位セルを実現することができる。以上のように、本実施の形態により、メモリセル10の微細化にも拘わらず、ダイオード15のpn接合面積を相対的に広くすることができる。それにより、メモリセル10を微細化しても、メモリセル10に十分な電流を流すことができ、抵抗変化動作が可能となる。また、クロスポイント型のメモリセル10の構造を自己整合的に形成でき、メモリセルとして最小単セルを実現することができる。更に、高濃度ドープ半導体を用いることで、ビット線13の抵抗を低減することができる。第2の実施の形態本発明の第2の実施の形態に係る不揮発性半導体記憶装置について説明する。図12は、本発明の第2の実施の形態に係る不揮発性半導体記憶装置の構成例を模式的に示す斜視図である。本実施の形態の不揮発性半導体記憶装置1Aは、第1の実施の形態の不揮発性半導体記憶装置1と比較して、抵抗変化部19の側面にサイドウォール24が設けられている点で相違している。以下では、相違点について主に説明する。抵抗変化部19は、X方向で対向する両側面にサイドウォール24を備えている。ワード線20の両側面にまで設けられていてもよい。サイドウォール24は、Y方向に延在する抵抗変化層17、上部電極18及びワード線20に沿って、Y方向に延在している。サイドウォール24は、SiO2酸化シリコンのような絶縁体で形成されている。図13A~図13Bは、それぞれ図12におけるIII-III断面図及びIV-IV断面図である。ただし、III-III断面及びIV-IV断面の定義は第1の実施の形態と同様である。即ち、III-III断面はビット線13を含むxz断面である。IV-IV断面はビット線13を含まないxz断面である。ダイオード15の第2半導体層14は、下部電極16の下だけでなく、サイドウォール24の下にも設けられている。すなわち、第2半導体層14のx方向の幅は、概ね下部電極16のx方向の幅と二つのサイドウォール24のx方向の幅とを合わせた長さとなる。このように、サイドウォール24を設けることで、第1半導体層13と第2半導体層14との接触面積、すなわちダイオード15の接合面積をより増大することができる。加えて、サイドウォール24を設けることで、下部電極16と第1半導体層13との間にサイドウォール24及び第2半導体14が挟まることになる。したがって、下部電極16と第1半導体層14とが直接接触すること、すなわちダイオード15がショートすることを防止することができる。次に、本発明の第2の実施の形態に係る不揮発性半導体記憶装置の製造方法について説明する。不揮発性半導体記憶装置1Aの製造方法については、図10A~図10Eの工程と図11A~図11Eの工程との間に以下の工程が含まれる他は、第1の実施の形態の不揮発性半導体記憶装置1の製造方法の場合と同じである。図10A~図10Eの工程と図11A~図11Eの工程との間には、次の工程が実施される。基板11の全面を覆うように酸化シリコンのような層間絶縁膜を形成する。そして、その層間絶縁膜をエッチバックする。それにより、Y方向に延在する抵抗変化部19及びワード線20の両側面にサイドウォール24を形成することができる。本実施の形態の場合も第1の実施の形態と同様の効果を得ることができる。それに加えて、ダイオード15の接合面積をより増大することができる。それにより、ダイオード15により大きな電流を流すことができる。更に、下部電極16と第1半導体層14とが直接接触すること、すなわちダイオード15がショートすることを防止することができる。次に、本実施の形態の変形例について説明する。図14Aは本実施の形態における不揮発性半導体記憶装置1AのIII-III断面図図13Aと同じである。図14Bは本実施の形態における第1変形例の不揮発性半導体記憶装置1BのIII-III断面図である。図14Cは本実施の形態における第2変形例の不揮発性半導体記憶装置1CのIII-III断面図である。図14Aの不揮発性半導体記憶装置1Aの場合と比較すると、図14Bの不揮発性半導体記憶装置1Bの場合は第1半導体層13-1及び第2半導体層14-1の深さをそれぞれより深くしている。それにより、ダイオード15における接合面積第1半導体層13-1と第2半導体層14-1との接触面積を増大させることができる。図14Cの不揮発性半導体記憶装置1Cの場合は第1半導体層13-2及び第2半導体層14-2の深さをそれぞれ更に深くしている。それにより、ダイオード15における接合面積第1半導体層13-2と第2半導体層14-2との接触面積を更に増大させることができる。これら不揮発性半導体記憶装置1Bや不揮発性半導体記憶装置1Cの製造方法については、第1の実施の形態における図6A~図6Eの工程のイオン注入のエネルギーを所定の量だけ増大させる他は、第1の実施の形態の不揮発性半導体記憶装置1の製造方法の場合と同じである。本変形例の場合も不揮発性半導体記憶装置1Aと同様の効果を得ることができる。それに加えて、ダイオード15の接合面積をより増大することができる。それにより、ダイオード15に更により大きな電流を流すことができる。第3の実施の形態本発明の第3の実施の形態に係る不揮発性半導体記憶装置について説明する。図15は、本発明の第3の実施の形態に係る不揮発性半導体記憶装置の構成例を模式的に示す斜視図である。本実施の形態の不揮発性半導体記憶装置1Dは、第2の実施の形態の不揮発性半導体記憶装置1Aと比較して、サイドウォール24間のビット線13の少なくとも上部がシリサイド化されている点で相違している。以下では、相違点について主に説明する。ビット線13は、X方向に隣り合うメモリセル10同士を接続する部分における、サイドウォール24間に設けられたシリサイド層26を含んでいる。シリサイド層26は、その部分におけるビット線13の上部だけであってもよいし、その部分におけるビット線13の膜厚方向のほとんど全てであってもよい。シリサイド層26は、WSiタングステンシリサイド、CoSiコバルトシリサイド、NiSiニッケルシリサイド、TiSiチタンシリサイドに例示される。図16A~図16Bは、それぞれ図15におけるIII-III断面図及びIV-IV断面図である。ただし、III-III断面及びIV-IV断面の定義は第1の実施の形態と同様である。即ち、III-III断面はビット線13を含むxz断面である。IV-IV断面はビット線13を含まないxz断面である。シリサイド層26は、向かい合うサイドウォール24間のビット線13の上部に設けられ、サイドウォール24直下にはない。そのため、そのシリサイド層26は、第2半導体層14や下部電極16と接することはない。すなわち、ダイオード15をショートさせることはない。ビット線13の一部をシリサイド化することで、ビット線13の抵抗を更に低減することができる。次に、本発明の第3の実施の形態に係る不揮発性半導体記憶装置の製造方法について説明する。不揮発性半導体記憶装置1Dの製造方法については、図11A~図11Eの工程と層間絶縁層21を形成する工程との間に以下の工程が含まれる他は、第2の実施の形態の不揮発性半導体記憶装置1Aの製造方法の場合と同じである。図11A~図11Eの工程と層間絶縁層21を形成する工程との間には、次の工程が実施される。まず、基板11の全面を覆うようにタングステンのような金属膜を成膜する。その後、基板11を適当な温度でアニールすることで、金属膜のうち、ビット線13が露出した部分に接している部分、すなわちn型Siシリコンの部分に接している部分と、ビット線13の上部とが反応してシリサイド化される。その後、金属膜をエッチングにより除去する。それにより、シリサイド層26を形成することができる。本実施の形態の場合も第2の実施の形態と同様の効果を得ることができる。それに加えて、ビット線13の抵抗を更に低減することができる。第4の実施の形態本発明の第4の実施の形態に係る不揮発性半導体記憶装置について説明する。図17A~図17Bは、本発明の第4の実施の形態に係る不揮発性半導体記憶装置の構成例におけるI-I断面図及びII-II断面図である。ただし、I-I断面及びII-II断面の定義は第1の実施の形態と同様である。すなわち、I-I断面はワード線20を含むyz断面である。II-II断面はワード線20を含まないyz断面である。本実施の形態の不揮発性半導体記憶装置1Eは、第1の実施の形態の不揮発性半導体記憶装置1と比較して、下部電極16とダイオード15との接触部分がシリサイド化されている点で相違している。以下では、相違点について主に説明する。メモリセル10は、シリサイド層28を更に備えている。シリサイド層28は、ダイオード15の第2半導体層14と抵抗変化部19との間に設けられている。従って、シリサイド層28は、第2半導体層14上をX方向に延在している。シリサイド層28は、WSiタングステンシリサイドに例示される。ダイオード15と抵抗変化部19との間にシリサイド層28を設けることで、接触抵抗を低減することができる。次に、本発明の第4の実施の形態に係る不揮発性半導体記憶装置の製造方法について説明する。不揮発性半導体記憶装置1Eの製造方法については、図3A~図3Eから図6A~図6Eまでの工程は、第1の実施の形態の不揮発性半導体記憶装置1の製造方法と同様である。図18A~図23Aは、第4の実施の形態に係る不揮発性半導体記憶装置の製造方法におけるI-I断面図である。図18B~図23Bは、第4の実施の形態に係る不揮発性半導体記憶装置の製造方法におけるII-II断面図である。まず、図3A~図3Eから図6A~図6Eまでの工程を実行する。次に、図18A~図18Bに示すように、基板11の全面を覆うようにシリサイド化可能な金属膜28aを成膜する。例えば、Wタングステン膜などである。更に、金属膜28aを覆うように下部電極膜16aを成膜する。例えば、Ruルテニウム膜である。それにより、複数の素子分離絶縁層12及び複数の凹構造11q半導体領域11pの第2イオン注入層14aが下部電極膜16a及び金属膜28aで覆われる。続いて、図19A~図19Bに示すように、複数の素子分離絶縁層12をストッパーとして、CMPCMP:ChemicalMechanicalPolishingにより平坦化処理を行う。それにより、複数の半導体領域11pの上部凹構造11qを埋めるように複数の金属膜28a及び複数の下部電極膜16aの埋め込み構造が形成される。その後、図20A~図20Bに示すように、複数の素子分離絶縁層12、埋め込まれた複数の金属膜28a及び複数の下部電極膜16aを覆うように抵抗変化層膜17a、上部電極膜18a及びワード線膜20aをこの順に成膜する。例えば、ZrO2酸化ジルコニウムのような遷移金属酸化物、Ruルテニウムのような金属膜及びCu銅のような金属膜をこの順に成膜する。次に、図21A~図21Bに示すように、複数の第2イオン注入層14aをエッチングストッパーとして、Y方向に複数のワード線20が延在するように、ワード線膜20a、上部電極膜18a、抵抗変化層膜17a、複数の下部電極膜16a及び複数の金属膜28aをエッチングして、ワード線20と、その下方に上部電極18、抵抗変化層17、下部電極16及び金属膜28aとを形成する。それにより、ワード線20下の、上部電極18、抵抗変化層17及び埋め込まれた下部電極16が抵抗変化部19となる。続いて、図22A~図22Bに示すように、第2イオン注入層14aのうちの露出した部分を、第1導電型の不純物でイオン注入する。それにより、第2イオン注入層14aのうちの露出した部分が第1導電型になり、第2イオン注入層14aのうちの露出していない部分下部電極16で覆われた部分が第2導電型のままとなる。例えば、n型不純物のPリンイオンを含むイオン種を第2イオン注入層14aの露出した部分にイオン注入して第2イオン注入層14aの露出部分をn型Siシリコン層とし、第2イオン注入層14aのうちの非露出部分をp型Siシリコン層のままとする。その結果、第2イオン注入層14aのうちのイオン注入された部分及び第1イオン注入層13aが、ダイオード15の第1導電型の第1半導体層13となる。第1半導体層15は、ビット線13兼ねている。一方、第2イオン注入層14aのうちの露出していない部分が、ダイオード15の第2導電型の第2半導体層14となる。その後、図23A~図23Bに示すように、基板11を適当な温度でアニールすることで、金属膜28aと第2半導体層14の上部とが反応してシリサイド化される。それにより、シリサイド層28を形成することができる。なお、シリサイドの形成は図18A~図18Bの場合において、下部電極膜16aを堆積する前に行ってもよい。この場合、基板11のアニール後、余剰の金属膜をエッチングにより除去し、その後で下部電極膜16aを堆積する。そして、基板11の全面を覆うように酸化シリコンのような層間絶縁膜を形成する。そして、CMPにより平坦化処理を行う。それにより、図17A~図17Bに示すような不揮発性半導体記憶装置1を製造することができる。本実施の形態の場合も第1の実施の形態と同様の効果を得ることができる。それに加えて、ダイオード15と抵抗変化部19との間にシリサイド層28を設けることで、ダイオード15と抵抗変化部19との間の接触抵抗を低減することができる。第5の実施の形態本発明の第5の実施の形態に係る不揮発性半導体記憶装置について説明する。図24は、本発明の第5の実施の形態に係る不揮発性半導体記憶装置の構成例におけるI-I断面図である。ただし、I-I断面の定義は第1の実施の形態と同様である。すなわち、I-I断面はワード線20を含むyz断面である。本実施の形態の不揮発性半導体記憶装置1Fは、第1の実施の形態の不揮発性半導体記憶装置1と比較して、上部電極18とワード線20との間に、ワード線20の一部として、バリア層30を備えている点で相違している。以下では、相違点について主に説明する。バリア層30は、ワード線20の一部として、上部電極18とワード線20との間に設けられている。バリア層30は、ワード線20を構成しているCu銅のような金属が上部電極18を拡散して抵抗変化層17中に拡散することを防止する。バリア層30は、TiN窒化チタン、TaN窒化タンタルに例示される。このように、バリア層30を挿入することで、金属拡散が防止され、不揮発性半導体記憶装置の信頼性を向上することができる。次に、本発明の第5の実施の形態に係る不揮発性半導体記憶装置の製造方法について説明する。不揮発性半導体記憶装置1Fの製造方法については、図9A~図9Eの工程において、上部電極膜18aとワード線膜20aとの間にバリア層膜を更に成膜すること以外は、第1の実施の形態の不揮発性半導体記憶装置1の製造方法の場合と同じである。すなわち、図9A~図9Eの工程において、複数の素子分離絶縁層12及び埋め込まれた複数の下部電極膜16aを覆うように抵抗変化層膜17a、上部電極膜18a、バリア層膜図示されず及びワード線膜20aをこの順に成膜する。例えば、ZrO2酸化ジルコニウムのような遷移金属酸化物、Ruルテニウムのような金属膜、TiN窒化チタンのような金属膜及びCu銅のような金属膜をこの順に成膜する。本実施の形態の場合も第1の実施の形態と同様の効果を得ることができる。それに加えて、上部電極18とワード線20との間にバリア層30を設けることで、金属拡散が防止され、不揮発性半導体記憶装置の信頼性を向上することができる。第6の実施の形態本発明の第6の実施の形態に係る不揮発性半導体記憶装置について説明する。図25は、本発明の第6の実施の形態に係る不揮発性半導体記憶装置の構成例におけるI-I断面図である。ただし、I-I断面の定義は第1の実施の形態と同様である。すなわち、I-I断面はワード線20を含むyz断面である。本実施の形態の不揮発性半導体記憶装置1Gは、第1の実施の形態の不揮発性半導体記憶装置1と比較して、上部電極18とワード線20とを一体として形成した電極配線層32を備えている点で相違している。以下では、相違点について主に説明する。電極配線層32は、上部電極18とワード線20とを一体化したものである。上部電極18の機能とワード線20の機能とを併せ持っている。そのため、通常の上部電極18単独の膜厚やワード線20単独の膜厚よりも厚く形成されることが好ましい。電極配線層32は、厚膜のWタングステン、Alアルミニウム、Cu銅に例示される。次に、本発明の第6の実施の形態に係る不揮発性半導体記憶装置の製造方法について説明する。不揮発性半導体記憶装置1Gの製造方法については、図9A~図9Eの工程において、上部電極膜18aとワード線膜20aとの代わりに電極配線層膜を成膜すること以外は、第1の実施の形態の不揮発性半導体記憶装置1の製造方法の場合と同じである。すなわち、図9A~図9Eの工程において、複数の素子分離絶縁層12及び埋め込まれた複数の下部電極膜16aを覆うように抵抗変化層膜17a、及び電極配線層膜図示されずをこの順に成膜する。例えば、ZrO2酸化ジルコニウムのような遷移金属酸化物、及びWタングステンのような金属膜の厚膜をこの順に成膜する。本実施の形態の場合も第1の実施の形態と同様の効果を得ることができる。それに加えて、上部電極膜18aとワード線膜20aとの代わりに、一つの電極配線層膜を用いるので、製造プロセスの簡略化や、製造コストの低減や、製造期間の短縮を図ることができる。第7の実施の形態本発明の第7の実施の形態に係る不揮発性半導体記憶装置について説明する。図26は、本発明の第7の実施の形態に係る不揮発性半導体記憶装置の構成例を模式的に示す斜視図である。本実施の形態の不揮発性半導体記憶装置1Hは、第1の実施の形態の不揮発性半導体記憶装置1と比較して、基板がSOISilicononInsulator基板である点で相違している。以下では、相違点について主に説明する。図27A~図27Bは、それぞれ図26におけるI-I断面図及びII-II断面図である。ただし、I-I断面及びII-II断面の定義は第1の実施の形態と同様である。即ち、I-I断面はワード線20を含むyz断面である。II-II断面はワード線20を含まないyz断面である。基板11は、絶縁層11bと、絶縁層11b上に設けられたシリコン層11aとを備えている。シリコン層11aの厚みは、概ね素子分離絶縁層の厚みと同じであることが好ましい。その場合、素子分離絶縁層12の底面は、絶縁層11bに接している。そのため、ビット線13第1半導体層13の底面に接するシリコン層11aは、隣接するビット線13第1半導体層13の底面に接するシリコン層11aと分離されている。その結果、ビット線13間のリーク電流を防止することができる。次に、本発明の第7の実施の形態に係る不揮発性半導体記憶装置の製造方法について説明する。不揮発性半導体記憶装置1Hの製造方法については、基板11としてSOI基板を用いる他は、第1の実施の形態の不揮発性半導体記憶装置1の製造方法の場合と同じである。本実施の形態の場合も第1の実施の形態と同様の効果を得ることができる。それに加えて、基板11としてSOI基板を用いるので、埋め込みビット線13間のリーク電流を防止することができる。第8の実施の形態本発明の第8の実施の形態に係る不揮発性半導体記憶装置について説明する。図28は、本発明の第7の実施の形態に係る不揮発性半導体記憶装置の構成例を模式的に示す斜視図である。本実施の形態の不揮発性半導体記憶装置1Iは、第7の実施の形態の不揮発性半導体記憶装置1Hと比較して、不揮発性半導体記憶装置1Hの構造が積層されている点で相違している。以下では、相違点について主に説明する。不揮発性半導体記憶装置1Iは、不揮発性半導体記憶装置1Hの構造が積層された構成を備えている。一層分の構成は、不揮発性半導体記憶装置1Hと同じである。このように複数層の不揮発性半導体記憶装置1Hを積層することで、セルアレイの集積度を向上させることができる。次に、本発明の第8の実施の形態に係る不揮発性半導体記憶装置の製造方法について説明する。まず、複数の不揮発性半導体記憶装置1Hを製造する。不揮発性半導体記憶装置1Hの製造方法については、第7の実施の形態に記載のとおりである。次に、各不揮発性半導体記憶装置1Hの裏面側の絶縁層11bを所定の厚みになるまで研磨する。その所定の厚みは、例えば、不揮発性半導体記憶装置1H同士で互いに電気的磁気的に影響を与えない程度の厚みが好ましい。その後、それらを貼り合わせることで、不揮発性半導体記憶装置1Iを製造する。本実施の形態の場合も第7の実施の形態と同様の効果を得ることができる。それに加えて、不揮発性半導体記憶装置1Hを積層しているので、セルアレイの集積度を向上させることができる。第9の実施の形態本発明の第9の実施の形態に係る不揮発性半導体記憶装置について説明する。図29は、本発明の第9の実施の形態に係る不揮発性半導体記憶装置の構成例を模式的に示す斜視図である。本実施の形態の不揮発性半導体記憶装置1Jは、第1の実施の形態の不揮発性半導体記憶装置1と比較して、ビット線13が薄く形成されている点で相違している。以下では、相違点について主に説明する。図30A~図30Bは、それぞれ図29におけるI-I断面図及びII-II断面図である。ただし、I-I断面及びII-II断面の定義は第1の実施の形態と同様である。即ち、I-I断面はワード線20を含むyz断面である。II-II断面はワード線20を含まないyz断面である。ビット線13は、不揮発性半導体記憶装置1と比較して、X方向に隣り合うメモリセル10同士を接続する部分が薄く形成されている。それにより、第2半導体層14下のワード線13第1半導体層13と、隣り合うメモリセル10同士を接続する部分のワード線13とが同じ膜厚を有している。次に、本発明の第9の実施の形態に係る不揮発性半導体記憶装置の製造方法について説明する。不揮発性半導体記憶装置1Jの製造方法については、図10A~図10Eの工程が異なり、図11A~図11Eの工程を行わない他は、第1の実施の形態の不揮発性半導体記憶装置1の製造方法の場合と同じである。図10A~図10Eの工程において、複数の第2イオン注入層14aをエッチングストッパーとして、Y方向に複数のワード線20が延在するように、ワード線膜20a、上部電極膜18a、抵抗変化層膜17a及び複数の下部電極膜16aをエッチングして、ワード線20と、その下方に上部電極18、抵抗変化層17及び下部電極16とを形成する。それにより、ワード線20下の、埋め込まれた下部電極16、抵抗変化層17及び上部電極18が抵抗変化部19となる。その後、更に、ワード線20、上部電極18、抵抗変化層17及び下部電極16をマスクとして、隣り合うワード線20間に露出した素子分離絶縁層12の上部及び第2イオン注入層14aをエッチングする。それにより、第1イオン注入層13aを露出させて、ビット線13とする。以上のように、本実施の形態により、クロスポイント型のメモリセル10の構造を自己整合的に形成でき、メモリセルとして最小単セルを実現することができる。第10の実施の形態本発明の第10の実施の形態に係る不揮発性半導体記憶装置について説明する。図31は、本発明の第10の実施の形態に係る不揮発性半導体記憶装置の構成例を模式的に示す斜視図である。本実施の形態の不揮発性半導体記憶装置1Kは、第9の実施の形態の不揮発性半導体記憶装置1Jと比較して、ダイオードをショットキーダイオード36にしている点で相違している。以下では、相違点について主に説明する。ショットキーダイオード36は、整流機能を有する。ビット線13上に設けられている。第1半導体層13と金属層34とを含んでいる。第1半導体層13は、ビット線13に接して形成されている。金属層34は、第1半導体層13に接して設けられ、抵抗変化部19に接している。図32は、本発明の第10の実施の形態に係る不揮発性半導体記憶装置の構成例におけるI-I断面図である。ただし、I-I断面の定義は第1の実施の形態と同様である。すなわち、I-I断面はワード線20を含むyz断面である。ショットキーダイオード36の第1半導体層13は、ビット線13に含まれ、ビット線13におけるメモリセル10のある領域である。第1半導体層13は、その領域のビット線13と実質的に同一である。すなわち、ビット線13は、その領域において、第1半導体層13を兼ねている。第1半導体層13は、ビット線13と同じく、第1導電型であり、n型Siシリコン層に例示される。ショットキーダイオード36の金属層34は、ビット線13第1半導体層13の上部に接している。金属層34は、第1半導体層13とショットキー接触となる金属である。第1半導体層13がn型Siシリコンの場合、例えばAlアルミニウム、Au金、Wタングステン、Pt白金である。ショットキーダイオード36とすることで、PN接合ダイオードと比較して、スイッチング速度を速くすることができる。次に、本発明の第10の実施の形態に係る不揮発性半導体記憶装置の製造方法について説明する。不揮発性半導体記憶装置1Kの製造方法については、図5A~図5Eの工程、図6A~図6Eの工程及び図7A~図7Eが異なる他は、第9の実施の形態の不揮発性半導体記憶装置1Jの製造方法の場合と同じである。図5A~図5Eの工程において、その複数の半導体領域11pの上部を、不揮発性半導体記憶装置1Jの場合よりも深くエッチバックする。それにより、その複数の素子分離絶縁層12の間に、短冊状の複数の凹構造11qa図示されずが形成される。凹構造11qaは、底面が半導体領域11pの上面、側面が素子分離絶縁層12の側面である。その複数の凹構造11qaは、互いにX方向に延在する。凹構造11qaは、凹構造11qよりも深い凹みを有する。その後、図6A~図6Eの工程において、その複数の半導体領域11pに、第1導電型の不純物で相対的に浅くイオン注入を行う。それにより、半導体領域11pの浅部に、第1導電型の第1イオン注入層13aが形成される。例えば、n型不純物のPリンイオンを含むイオン種を相対的に浅くイオン注入して、浅部を第1イオン注入層13aとしてのn型Siシリコン層とする。しかし、不揮発性半導体記憶装置1Jで行う第2導電型の不純物のイオン注は行わない。第1イオン注入層13aは、後段の工程で、ビット線13となる。次に、図7A~図7Eの工程において、基板11の全面を覆うようにショットキー用金属膜と下部電極膜16aとをこの順に積層する。例えば、Wタングステンのような金属膜と、Ruルテニウムのような金属膜とを根順に積層する。それにより、複数の素子分離絶縁層12及び複数の凹構造11qa半導体領域11pの第1イオン注入層13aがショットキー用金属膜と下部電極膜16aで覆われる。ショットキー用金属膜と第1イオン注入層13aとは、後段の工程で、ショットキーダイオード36を構成する金属-半導体接合構造となる。本実施の形態においても、第9の実施の形態と同様の効果を得ることができる。加えて、ショットキーダイオード36とすることで、PN接合ダイオードと比較して、スイッチング速度を速くすることができ、高速動作を実現できる。次に、本実施の形態の変形例について説明する。図33は本実施の形態における変形例の不揮発性半導体記憶装置1LのI-I断面図である。図32の不揮発性半導体記憶装置1Kの場合と比較すると、図33の不揮発性半導体記憶装置1Lの場合は、ショットキーダイオード36の金属層34と抵抗変化部19の下部電極16とを一体化した金属電極層38を備えている点で相違している。以下では、相違点について主に説明する。金属電極層38は、金属層34と下部電極16とを一体化したものである。金属層34の機能と下部電極16の機能とを併せ持っている。そのため、通常の金属層34単独の膜厚や下部電極16単独の膜厚よりも厚く形成されることが好ましい。金属電極層38は、厚膜のWタングステンに例示される。この不揮発性半導体記憶装置1Lの製造方法については、上記不揮発性半導体記憶装置1Kの製造方法において、ショットキー用金属膜と下部電極膜との代わりに金属電極層膜図示されずを成膜すること以外は、揮発性半導体記憶装置1Kの製造方法の場合と同じである。本変形例の場合も不揮発性半導体記憶装置1Kと同様の効果を得ることができる。それに加えて、ショットキー用金属膜と下部電極膜との代わりに、一つの金属電極層膜を用いるので、製造プロセスの簡略化や、製造コストの低減や、製造期間の短縮を図ることができる。以上説明された各不揮発性半導体記憶装置は、不揮発性メモリ例示:ReRAMのような大容量不揮発メモリとして用いる場合だけでなく、アンチヒューズ、マスクROMReadOnlyMemory、FPGAField-ProgrammableGateArray、メモリ混載型システムLSILargeScaleIntegration、ロジック混載型メモリのような半導体装置に適用することができる。本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形又は変更され得ることは明らかである。また、各実施の形態やその変形例に用いられた技術は、その実施の形態での適用に限定されず、技術的矛盾が発生しない限り、他の実施の形態においても適用が可能である。