半導体パッケージであって、基板と、前記基板の上に配置された上半導体ダイと、ウィンドウを有するインタポーザであって、前記基板と前記上半導体ダイの間に配置され、前記基板及び前記上半導体ダイと相互接続されたインタポーザと、前記インタポーザの前記ウィンドウ内に配置され、前記上半導体ダイと相互接続された下半導体ダイとを備える半導体パッケージ。前記下半導体ダイは、シリコン貫通電極TSVを有さず、前記基板に直接相互接続されていない、請求項1に記載の半導体パッケージ。前記下半導体ダイのアクティブ側は、前記上半導体ダイのアクティブ側を向き、かつ前記基板と反対を向いている、請求項1に記載の半導体パッケージ。前記下半導体ダイは、シリコン貫通電極TSVを有し、前記基板に直接相互接続されている、請求項1に記載の半導体パッケージ。前記下半導体ダイのアクティブ側は、前記上半導体ダイのアクティブ側と反対を向きかつ前記基板の方に向いている、請求項1に記載の半導体パッケージ。前記下半導体ダイは、前記インタポーザの閉じたウィンドウ内に配置されている、請求項1に記載の半導体パッケージ。前記上半導体ダイは、前記下半導体ダイと完全に重なる、請求項6に記載の半導体パッケージ。1または複数の追加の下半導体ダイを更に備え、前記1または複数の追加の下半導体ダイは、前記インタポーザの1または複数の追加の閉じたウィンドウ内に配置されている、請求項6に記載の半導体パッケージ。前記上半導体ダイは、前記1または複数の追加の下半導体ダイだけでなく前記下半導体ダイとも完全に重なる、請求項8に記載の半導体パッケージ。前記下半導体ダイは、前記インタポーザの開いたウィンドウ内に配置されている、請求項1に記載の半導体パッケージ。前記上半導体ダイは、前記下半導体ダイと部分的にのみ重なる、請求項10に記載の半導体パッケージ。1または複数の追加の上半導体ダイを更に備え、前記1または複数の追加の上半導体ダイは、前記基板の上の前記上半導体ダイと同一平面内に配置され、前記インタポーザと相互接続されている、請求項1に記載の半導体パッケージ。前記上半導体ダイは、前記下半導体ダイと完全に重なる、請求項12に記載の半導体パッケージ。前記インタポーザは、2またはそれ以上の個別ユニットを含み、前記下半導体ダイは、前記インタポーザの2またはそれ以上の個別ユニットの閉じたウィンドウ内に配置されている、請求項1に記載の半導体パッケージ。前記上半導体ダイは、前記下半導体ダイと完全に重なる、請求項14に記載の半導体パッケージ。半導体パッケージであって、基板と、前記基板の上に配置された上半導体ダイと、前記基板と前記上半導体ダイの間に配置され、前記基板及び前記上半導体ダイと相互接続されたインタポーザと、前記インタポーザと同一平面内配置され、前記上半導体ダイと相互接続された下半導体ダイとを備える半導体パッケージ。前記下半導体ダイは、前記インタポーザ内でなく前記インタポーザと隣接して配置されている、請求項16に記載の半導体パッケージ。前記上半導体ダイは、前記下半導体ダイと部分的にのみ重なる、請求項16に記載の半導体パッケージ。前記下半導体ダイは、シリコン貫通電極TSVを有さず、前記基板に直接相互接続されていない、請求項16に記載の半導体パッケージ。前記下半導体ダイのアクティブ側は、前記上半導体ダイのアクティブ側を向きかつ前記基板と反対を向いている、請求項16に記載の半導体パッケージ。前記下半導体ダイは、シリコン貫通電極TSVを有し、前記基板と直接相互接続されている、請求項16に記載の半導体パッケージ。前記下半導体ダイのアクティブ側は、前記上半導体ダイのアクティブ側と反対を向きかつ前記基板の方に向いている、請求項16に記載の半導体パッケージ。半導体ダイ対であって、上半導体ダイと、前記上半導体ダイの下に前記上半導体ダイと相互接続されたインタポーザと、前記インタポーザと同一平面内に配置され、前記上半導体ダイと相互接続された下半導体ダイとを備える半導体ダイ対。前記下半導体ダイは、前記インタポーザの閉じたウィンドウ内に配置されている、請求項23に記載の半導体ダイ対。1または複数の追加の下半導体ダイを更に備え、前記1または複数の追加の下半導体ダイは、前記インタポーザの1または複数の追加の閉じたウィンドウ内に配置されている、請求項24に記載の半導体ダイ対。前記下半導体ダイは、前記インタポーザの開いたウィンドウ内に配置されている、請求項23に記載の半導体ダイ対。1または複数の追加の上半導体ダイを更に備え、前記1または複数の追加の上半導体ダイは、前記上半導体ダイと同一平面に配置され、前記インタポーザと相互接続されている、請求項23に記載の半導体ダイ対。前記インタポーザは、2またはそれ以上の個別ユニットを有し、前記下半導体ダイは、前記インタポーザの前記2またはそれ以上の個別ユニットの閉じたウィンドウ内に配置されている、請求項23に記載の半導体ダイ対。前記下半導体ダイは、前記インタポーザ内ではなく前記インタポーザと隣接して配置されている、請求項23に記載の半導体ダイ対。前記下半導体ダイは、シリコン貫通電極TSVを有さず、前記下半導体ダイのアクティブ側は、前記上半導体ダイのアクティブ側に向いている、請求項23に記載の半導体ダイ対。本発明の実施形態は、ウィンドウインタポーザを有する3D集積回路パッケージ及びそのような半導体パッケージを構成する方法を含む。一実施形態では、半導体パッケージは基板を含む。基板の上に上半導体ダイが配置される。ウィンドウを有するインタポーザが、基板と上半導体ダイの間に配置され、基板及び上半導体ダイと相互接続される。下半導体ダイは、インタポーザのウィンドウ内に配置され、上半導体ダイと相互接続される。別の実施形態では、半導体パッケージは、基板を含む。基板の上に上半導体ダイが配置される。インタポーザが、基板と上半導体ダイの間に配置され、基板及び上半導体ダイと相互接続される。下半導体ダイは、インタポーザと同一平面に配置され、上半導体ダイと相互接続される。別の実施形態では、半導体ダイ対は上半導体ダイを含む。インタポーザは下に配置され、上半導体ダイと相互接続される。下半導体ダイはインタポーザと同一平面に配置され、上半導体ダイと相互接続される。ウィンドウインタポーザを有する3D集積回路パッケージ及びそのような半導体パッケージを構成する方法について述べる。以下の説明では、本発明の実施形態の完全な理解を提供するために、パッケージングアーキテクチャや材料レジームなどの多数の特定の詳細が説明される。本発明の実施形態をそのような特定の詳細なし実施できることは当業者に明らかであろう。他の例では、本発明の実施形態を無駄に不明瞭にしないため、集積回路設計レイアウトなどの周知の特徴については詳しく述べない。更に、図示された様々な実施形態は、例示的表現であり、必ずしも一律の縮尺で描かれないことを理解されたい。本明細書で述べる1または複数の実施形態は、三次元3D集積回路ICパッケージングのためのウィンドウインタポーザの組み込みを対象とする。例えば、CPU及びメモリ並びに他の装置の3Dスタッキングにシリコンインタポーザが使用される。1または複数の実施形態は、特に、10ナノメートルノードおよびそれ以上の製品に有効である。幾つかの実施形態は、高密度相互接続例えば、経路変更とファンアウトを形成するためのシリコンインタポーザを内蔵する。シリコンインタポーザは、半導体ICダイ上の相互接続層のライン処理の後端と類似の方式で処理されることがある。従来のシリコンインタポーザは、典型的には、アクティブダイより下の層全体を占有する。更に、従来の3Dスタック型ICは、典型的には、アクティブダイのうちの1つを貫通して形成された1または複数のシリコン貫通電極TSVを必要とする。アクティブダイを貫通するTSVは高価である。また、3Dスタック型IC構造では、TSV及びダイ-ダイ相互接続例えば、LMIパッドの配置を操作するために、そのような下アクティブダイの裏面上に再配線層RDLが必要とされることが多い。長いRDL相互接続線は、高速入出力性能に影響を及ぼすことがある。したがって、本明細書で述べる1または複数の実施形態は、任意のアクティブダイにおいてTSVなしに3DICスタッキングを可能にする。また、一実施形態において、シリコンインタポーザが含まれ、アクティブダイ層の少なくとも1つは、同一垂直平面をインタポーザと共有し、Z高さを節約する。一実施形態では、シリコンインタポーザが、上アクティブダイTの下に含まれ、上ダイの下にウィンドウを提供し、それにより、上ダイの下に下アクティブダイBを直接積み重ねることができる。下アクティブダイとインタポーザは、3Dスタック構造の同じ垂直レベルにある。1つのそのような実施形態において、2つのアクティブダイの3DICスタッキングは、どちらのアクティブダイにもTSVを必要とせずに達成される。インタポーザは、中間レベル相互接続MLIによってパッケージ基板に取り付けられる。インタポーザは、パッケージ基板とアクティブダイとに間の垂直電気経路を提供するTSVを含む。一実施形態では、更に、下アクティブダイ上にMLIバンプが含まれる。本明細書で述べる新しいアーキテクチャで、バンプピッチ変換、パッシブ集積化、ILD保護などのシリコンインタポーザの利点が、維持されることがある。一実施形態において、インタポーザ材料は、シリコンである。しかしながら、代わり又は追加として、ガラス、有機物又はセラミックが使用されてもよい。本明細書に記載され、1または複数の実施形態に関係する特徴は、a下アクティブダイを上アクティブダイに直接積み重ねるために上アクティブダイの下にウィンドウを提供するように設計され組み立てられたシリコンインタポーザ、b3Dスタックの同じ垂直レベルに存在するインタポーザ及び下アクティブダイ、cどのアクティブダイにもTSVを必要とせずに達成される3DICスタッキング、d任意の下ダイ上のTSV、及びea~dの順列及び組み合わせを含むが、これらに限定されない。本明細書で対象とする一般概念の例として、図1Aは、本発明の一実施形態によるウィンドウインタポーザを有する3D集積回路パッケージの平面図を示す。図1Bは、本発明の一実施形態による図1Aのウィンドウインタポーザを有する3D集積回路パッケージの断面図を示す。図1Aと図1Bを参照すると、半導体パッケージ100又は、半導体パッケージの一部分は、基板102を含む。基板102の上に上半導体ダイ104が配置される。ウィンドウ108を有するインタポーザ106が、基板102と上半導体ダイ104との間に配置され、基板102例えば、中間レベル相互接続MLI110によって及び上半導体ダイ104例えば、第1レベル相互接続FLI112によってと相互接続される。下半導体ダイ114は、インタポーザ106のウィンドウ108内に配置され、上半導体ダイ104に例えば、相互接続116によって相互接続される。下半導体ダイ114は、シリコン貫通電極TSVを有さず、基板102に直接相互接続されない。代わりに、下半導体ダイ114のアクティブ側118は、上半導体ダイ104のアクティブ側120の方を向き、基板102と反対を向いている。本発明の一実施形態によれば、下半導体ダイ114は、図1Aに示されたように、ウィンドウ108が下ダイ114を完全に取り囲むという点で、インタポーザ106の閉じたウィンドウ108内に配置される。一実施形態では、図1Aにも示されたように、上半導体ダイ104は、下半導体ダイ114と完全に重なる。したがって、一実施形態では、3Dパッケージは、アクティブダイにTSVを含まず、上ダイと下ダイの対面配列を含む。一実施形態では、ウィンドウインタポーザ106は、シリコンからなる。しかしながら、他の実施形態は、ガラス、セラミック、有機材料などであるがこれらに限定されない材料からなるウィンドウインタポーザを含む。一実施形態では、ウィンドウインタポーザ106は、パッシブ装置を含むこともあり、含まないこともある。一実施形態では、ウィンドウインタポーザ106は、シリコン貫通電極TSV及びフィンピッチマイクロバンプを介した高密度相互接続を有する。一実施形態では、下アクティブダイ114は、非スタックシングルチップ又はスタックマルチチップ配列である。一実施形態では、下ダイ114は、アナログ又はメモリ装置である。一実施形態では、上アクティブダイ104は、シングルチップ又は並列例えば、マルチチップパッケージMCP配列であり、後者は、図6A及び図6Bと関連して後で詳細に説明される。一実施形態では、上アクティブダイ104は、十分な厚さのものか、薄型である又は、スタックダイを含む。一実施形態では、上ダイ104は、CPU又はメモリ装置である。従来の3Dスタック型ICアーキテクチャは、典型的には、アクティブダイのうちの少なくとも1つを貫通するTSVを必要とする。アクティブダイを貫通するTSVは、少なくとも部分的にTSV自体の作成と関連したコストのため、高価である。更に、高コストのダイ領域は、TSV及びTSV排除ゾーンによって占有されることがある。したがって、本明細書における実施形態のうちの少なくとも幾つかは、TSVを使用せずに3Dパッケージングする手法を提供する。一実施形態では、上半導体ダイ104は、下半導体ダイ114に電力を提供するように構成される。一実施形態では、上半導体ダイ104は、下半導体ダイ114と基板102との間の通信を、例えば基板102内の配線によって容易にするように構成される。一実施形態では、下半導体ダイ104は、シリコン貫通電極TSVを有していない。これにより、下ダイ114と基板102との接続は、上ダイ104上の相互接続線並びにインタポーザ106によって間接的に達成される。したがって、図1Aに関して、3DICの場合、下アクティブダイと上アクティブダイが、対面式に積み重ねられる。しかしながら、代替実施形態では、図2と関連して後でより詳細に述べるように、下ダイは、下ダイ上のTSVを使用して直接接続されてもよいことを理解されたい。半導体ダイ104又は114の一方又は両方は、単結晶シリコン基板などの半導体基板から形成されてもよい。また、III-V族材料、ゲルマニウム、シリコンゲルマニウム材料基板などの他の材料が検討されてもよいが、これらに限定されない。半導体ダイ104又は114のアクティブ側それぞれ120又は118は、半導体装置が形成された側でよい。一実施形態では、半導体ダイ104又は114のアクティブ側120又は118はそれぞれ、ダイ相互接続構造によって機能回路に相互接続されて集積回路を構成する、トランジスタ、キャパシタ、抵抗器などであるがこれらに限定されない複数の半導体装置を含む。当業者に理解されるように、半導体ダイの装置側は、集積回路及び相互接続を有するアクティブ部分を含む。半導体ダイは、幾つかの異なる実施形態によるマイクロプロセッサシングル又はマルチコア、メモリ装置、チップセット、グラフィック装置、特定用途向け集積回路を含むがこれに限定されない任意の適切な集積回路装置でよい。スタック型ダイ装置100は、特に、メモリダイをロジックダイと共にパッケージジングするのに適することがある。例えば、一実施形態では、ダイ104又は114の一方は、メモリダイである。他方のダイは、ロジックダイである。本発明の一実施形態では、メモリダイは、スタティックランダムアクセスメモリSRAM、ダイナミックアクセスメモリDRAM、不揮発性メモリNVMなどであるこれらに限定されないメモリ装置であり、ロジックダイは、マイクロプロセッサやデジタル信号プロセッサなどであるがこれらに限定されないロジック装置である。本発明の一実施形態によれば、ダイ相互接続構造物112又は116若しくはインタポーザ106から基板102への相互接続構造物110のうちの1または複数は、金属バンプのアレイからなる。一実施形態では、金属バンプは、銅、金、ニッケルなどであるがこれらに限定されない金属からなる。基板102は、特定の用途により、可撓性基板でも剛性基板でもよい。一実施形態では、基板102には複数の電気トレースが配置される。一実施形態では、外部接点層も形成される。一実施形態では、外部接点層は、ボールグリッドアレイBGAを含む。他の実施形態では、外部接点層は、ランドグリッドアレイLGA又はピンアレイPGAなどであるがこれらに限定されないアレイを含む。一実施形態では、はんだボールが使用され、はんだボールは、鉛からなるか、金とスズはんだの合金や銀とスズはんだの合金のように鉛を含まない。本明細書が対象とする一般概念の別の例として、図2は、本発明の別の実施形態によるウィンドウインタポーザを有する別の3D集積回路パッケージの断面図を示す。図2を参照すると、半導体パッケージ200又は、半導体パッケージの一部分は、基板202を含む。基板202の上に上半導体ダイ204が配置される。ウィンドウ208を有するインタポーザ206が、基板202と上半導体ダイ204の間に配置され、基板202例えば、中間レベル相互接続MLI210によって及び上半導体ダイ204例えば、第1レベル相互接続FLI212によってと相互接続される。下半導体ダイ214は、インタポーザ206のウィンドウ208内に配置され、上半導体ダイ204と相互接続される例えば、相互接続216によって。下半導体ダイ214は、シリコン貫通電極TSV250を有し、例えば相互接続252によって基板202に直接相互接続される。したがって、下半導体ダイ214のアクティブ側218は、上半導体ダイ204のアクティブ側220と反対を向き、基板202の方に向いている。本発明の一実施形態によれば、下半導体ダイ214は、ウィンドウ206が下ダイ214を完全に取り囲むという点で、インタポーザ206の閉じたウィンドウ208内に配置される。一実施形態では、上半導体ダイ204は、下半導体ダイ214と完全に重なる。したがって、一実施形態では、3Dパッケージは、TSVとMLI及び上ダイに対して後ろ向きの面とを有する下ダイを含む。パッケージダイの特徴及び構成、並びにパッケージ200の材料は、パッケージ100に関して前述したものと同じ又は類似でよい。全体として、一実施形態において、図1A、図1B及び図2を再び参照すると、3Dスタック型集積回路パッケージにウィンドウインタポーザが含まれる。インタポーザは、上アクティブダイと下アクティブダイを3Dスタッキングするために、上アクティブダイの下にウィンドウを提供する。図3A/B、図4A/B、図5A/B、図6A/B、図7A/B、及び図8A/Bは、ウィンドウインタポーザを有するスタック型ICの上ダイ/下ダイ対の様々な実施形態を示す。対は、図9と関連して後で詳細に説明されるように、最終的に基板上にパッケージングされることがある。第1の例では、単一の閉じたウィンドウ例えば、完全に取り囲むウィンドウを有するインタポーザが含まれる。図3Aと図3Bは、本発明の一実施形態による半導体ダイ対の平面図と断面図をそれぞれ示す。図3Aと図3Bを参照すると、半導体ダイ対300は、上半導体ダイ304を含む。インタポーザ306が、上半導体ダイ304の下に配置され、上半導体ダイ304と相互接続される例えば、第1レベル相互接続FLI312によって。下半導体ダイ314は、インタポーザ306と同一平面に配置され、上半導体ダイ304と相互接続される例えば、相互接続316によって。下半導体ダイ314は、インタポーザ306の閉じたウィンドウ308内に配置される。一実施形態では、図3Aに示されたように、上半導体ダイ304は、下半導体ダイ314と完全に重なる。ダイの特徴及び構成、並びにダイ対300の材料は、パッケージ100又は200のダイ対について前述したものと同一又は類似でよい。第2の例では、複数の閉じたウィンドウ例えば、完全に取り囲むウィンドウを有するインタポーザが含まれる。図4A及び図4Bは、本発明の別の実施形態による別の半導体ダイ対の平面図の断面図をそれぞれ示す。図4A及び図4Bを参照すると、半導体ダイ対400は、上半導体ダイ404を含む。インタポーザ406が、上半導体ダイ404の下に配置され、上半導体ダイ404と相互接続される例えば、第1レベル相互接続FLI412によって。4つの下半導体ダイ414、460、462及び464が、インタポーザ406と同一平面内に配置され、上半導体ダイ404と相互接続される例えば、相互接続416によって。下半導体ダイ414、460、462及び464がそれぞれ、インタポーザ406のそれぞれの閉じたウィンドウ408、470、472及び474内に配置される。一実施形態では、上半導体ダイ404は、図4Aに示されたように、下半導体ダイ414、460、462及び464に完全に重なる。ダイの特徴及び構成並びにダイ対400の材料は、パッケージ100又は200のダイ対に関して前述したものと同一でもよく類似してもよい。第3の例では、開いたウィンドウ例えば、部分的にのみ取り囲むウィンドウを有するインタポーザが含まれる。図5A及び図5Bは、本発明の別の実施形態による別の半導体ダイ対の平面図と断面図をそれぞれ示す。図5A及び図5Bを参照すると、半導体ダイ対500は、上半導体ダイ504を含む。インタポーザ506は、上半導体ダイ504の下に配置され、上半導体ダイ504と相互接続される例えば、第1レベル相互接続FLI512によって。下半導体ダイ514は、インタポーザ506と同一平面内に配置され、上半導体ダイ504と相互接続される例えば、相互接続516によって。下半導体ダイ514は、インタポーザ506の開いたウィンドウ508内に配置される。一実施形態では、図5Aに示されたように、上半導体ダイ504は、下半導体ダイ514に部分的にのみ重なる。一実施形態図示せずでは、下ダイは、上ダイより大きい。ダイの特徴及び構成、並びにダイ対500の材料は、パッケージ100又は200のダイ対に関して前述したものと同一でもよく類似でもよい。第4の例では、ウィンドウインタポーザを有する複数の上ダイが対で含まれる。図6A及び図6Bは、本発明の別の実施形態による別の半導体ダイ対の平面図と断面図をそれぞれ示す。図6A及び図6Bを参照すると、半導体ダイ対600は、上半導体ダイ604を含む。インタポーザ606は、上半導体ダイ604の下に配置され、上半導体ダイ604と相互接続される例えば、第1レベル相互接続FLI612によって。下半導体ダイ614は、インタポーザ606と同一平面内に配置され、上半導体ダイ604と相互接続される例えば、相互接続616によって。下半導体ダイ614は、インタポーザ606の閉じたウィンドウ608内に配置される。1または複数の追加の上半導体ダイ680が、上半導体ダイ604と同一平面内に含まれ配置され、インタポーザと相互接続される例えば、第1レベル相互接続FLI613によって。一実施形態では、図6Aに示されたように、上半導体ダイ604は、下半導体ダイ614と完全に重なる。ダイの特徴及び構成、並びにダイ対600の材料は、パッケージ100又は200のダイ対に関して前述したものと同一でもよく類似でもよい。第5の例では、閉じたウィンドウ例えば、完全に取り囲むウィンドウを有する複数構成要素のインタポーザが含まれる。図7A及び図7Bは、本発明の別の実施形態による別の半導体ダイ対の平面図と断面図をそれぞれ示す。図7A及び図7Bを参照すると、半導体ダイ対700は、上半導体ダイ704を含む。インタポーザ706は、上半導体ダイ704の下に配置され、上半導体ダイ704と相互接続される例えば、第1レベル相互接続FLI712によって。インタポーザ706は、2またはそれ以上の個別ユニットからなるこの場合は、4つの個別ユニット706A、706B、706C及び707D。下半導体ダイ714は、インタポーザ706と同一平面内に配置され、上半導体ダイ704と相互接続される例えば、相互接続716によって。下半導体ダイ714は、インタポーザ706の閉じたウィンドウ708内に配置される。具体的には、下半導体ダイ714は、インタポーザ706の2またはそれ以上の個別ユニットこの場合は、4つの個別ユニット706A、706B、706C及び707Dの閉じたウィンドウ708内に配置される。一実施形態では、図7Aに示されたように、上半導体ダイ704は、下半導体ダイ714と完全に重なる。ダイの特徴及び構成、並びにダイ対700の材料は、パッケージ100又は200のダイ対に関して前述したものと同一でもよく類似してもよい。第6の例では、下ダイは、インタポーザと同一平面内に並列に含まれる。図8A及び図8Bは、本発明の別の実施形態による別の半導体ダイ対の平面図と断面図をそれぞれ示す。図8A及び図8Bを参照すると、半導体ダイ対800は、上半導体ダイ804を含む。インタポーザ806は、上半導体ダイ804の下に配置され、上半導体ダイ804と相互接続される例えば、第1レベル相互接続FLI812によって。下半導体ダイ814は、インタポーザ806と同一平面内に配置され、上半導体ダイ804と相互接続される例えば、相互接続816によって。下半導体ダイ814は、インタポーザ806内ではなく、インタポーザ806と隣接して配置される。一実施形態では、図8A及び図8Bに示されたように、上半導体ダイ804は、下半導体ダイ814と部分的にだけ重なる。ダイの特徴及び構成、並びにダイ対800の材料は、パッケージ100又は200のダイ対に関して前述したものと同一でもよく類似でもよい。図3A/3B、図4A/B、図5A/B、図6A/B、図7A/B及び図8A/Bを再び参照すると、一実施形態において、各対のそれぞれの下半導体ダイにはシリコン貫通電極TSVがない。一実施形態では、下半導体ダイのアクティブ側は、上半導体ダイのアクティブ側に向いている。別の実施形態では、各対のそれぞれの下半導体ダイは、シリコン貫通電極TSVを有する。一実施形態では、下半導体ダイのアクティブ側は、上半導体ダイのアクティブ側と反対側を向いている。図3A/3B、図4A/B、図5A/B、図6A/B、図7A/B及び図8A/Bと関連して述べたダイ対の様々な順列及び組み合わせが考慮されてもよいことを理解されたい。例えば、一実施形態では、ダイ対400及び500、400及び600、400、500及び600、800及び400の特徴の組み合わせ、又は他のそのような組み合わせが製造されてもよい。別の態様では、本明細書において、ウィンドウインタポーザを有する3D集積回路パッケージを製造する方法が提供される。第1の例において、図9は、本発明の一実施形態による、ウィンドウインタポーザを有する3D集積回路パッケージを製造する方法のプロセスフロー900を示す。図9のプロセスフロー900を参照すると、フローの上ダイ902部分は、上ダイをテープアンドリール形式で提供すること910を含む。フローの下ダイ904部分は、下ダイをテープアンドリール形式で提供すること912を含む。次に、914で、上ダイ上に下ダイを積み重ねるために熱圧着TCBが使用される。フローのウィンドウインタポーザ906部分は、インタポーザに、ウィンドウ及び、場合によってはTSV、中間レベル相互接続MLIバンプ、及び第1レベル相互接続FLIパッドを提供することを含むことがある。916において、TSVと再配線層RDLを有するインタポーザシリコンインタポーザなどは、処理ウェハから剥離され、ダイシングテープ上に取り付けられる。ウィンドウを提供するために、レーザ及び/又はウォータジェット切断が使用されてもよい。918で、914からのスタックが、インタポーザと接合される例えば、TCBによって。フローのパッケージ基板908部分は、例えば920のようにトレイ上にパッケージ基板を提供することを含む。922で、ダイ対をパッケージ基板上のウィンドウインタポーザと結合するために、ウィンドウインタポーザ上の中間レベル相互接続MLIのCAM及び/又は銅アンダーフィルCUFが使用される。したがって、プロセスフロー900を再び参照すると、最初に、FLIが、下ダイ、上ダイ、及びウィンドウインタポーザの3Dスタッキングによって形成され、次に、MLIが、ペアリングをパッケージ基板に取り付けるために使用される。下ダイにMLIバンプがあってもなくてもよいことを理解されたい。更に、ウィンドウインタポーザは、複数部分からなってもよい。また、次に追加のダイが対で含まれてもよい。したがって、インタポーザを含むダイ対は、パッケージング工程の一部分として製造されてもよい。図9と関連して述べるように、インタポーザを含む様々な複数のダイ対のどれがパッケージ基板に結合されてもよい。したがって、一実施形態では、半導体パッケージは、基板を含む。基板の上に上半導体ダイが配置される。ウィンドウを有するインタポーザが、基板と上半導体ダイの間に配置され、基板及び上半導体ダイに相互接続される。下半導体ダイは、インタポーザのウィンドウ内に配置され、上半導体ダイと相互接続される。1つのそのような実施形態では、図3A及び図3Bと関連して述べたように、下半導体ダイは、インタポーザの閉じたウィンドウ内に配置される。特定のそのような実施形態では、図3A及び図3Bとも関連して述べたように、上半導体ダイは、下半導体ダイと完全に重なる。別のそのような実施形態では、1または複数の追加の下半導体ダイが含まれる。1または複数の追加の下半導体ダイは、図4A及び図4Bと関連して述べたように、インタポーザの1または複数の追加の閉じたウィンドウ内に配置される。特定のそのような実施形態では、図4A及び図4Bとも関連して述べたように、上半導体ダイは、下半導体ダイ並びに1または複数の追加の下半導体ダイと完全に重なる。別のそのような実施形態では、図5A及び図5Bと関連して述べたように、下半導体ダイは、インタポーザの開いたウィンドウ内に配置される。特定のそのような実施形態では、図5A及び図5Bとも関連して述べたように、上半導体ダイは、下半導体ダイと部分的にのみ重なる。別のそのような実施形態では、1または複数の追加の上半導体ダイが含まれる。1または複数の追加の上半導体ダイは、図6A及び図6Bと関連して述べたように、基板の上の上半導体ダイと同一平面内に配置され、インタポーザと相互接続される。特定のそのような実施形態では、図6A及び図6Bとも関連して述べたように、上半導体ダイは、下半導体ダイと完全に重なる。別のそのような実施形態では、インタポーザは、2またはそれ以上個別ユニットからなる。下半導体ダイは、図7A及び図7Bと関連して述べたように、インタポーザの2またはそれ以上の個別ユニットの閉じたウィンドウ内に配置される。特定のそのような実施形態では、図7A及び図7Bとも関連して述べたように、上半導体ダイは、下半導体ダイと完全に重なる。別の実施形態では、半導体パッケージは、基板を含む。基板の上に上半導体ダイが配置される。インタポーザが、基板と上半導体ダイの間に配置され、基板及び上半導体ダイと相互接続される。下半導体ダイは、インタポーザと同一平面内に配置され、上半導体ダイと相互接続される。1つのそのような実施形態では、図8A及び図8Bと関連して述べるように、下半導体ダイは、インタポーザ内ではなくインタポーザと隣接して配置される。1つの特定のそのような実施形態では、図8A及び図8Bとも関連して述べたように、上半導体ダイは、下半導体ダイと部分的にのみ重なる。上記の様々なダイ対を再び参照すると、一実施形態では、下半導体ダイは、シリコン貫通電極TSVを有さず、基板に直接相互接続されない。一実施形態において、下半導体ダイのアクティブ側は、上半導体ダイのアクティブ側に向き、基板と反対を向いている。別の実施形態では、下半導体ダイは、シリコン貫通電極TSVを有し、基板に直接相互接続される。一実施形態において、下半導体ダイのアクティブ側は、上半導体ダイのアクティブ側と反対を向き、かつ基板の方を向いている。第2の例において、図10は、本発明の別の実施形態によれば、ウィンドウインタポーザを有する3D集積回路パッケージを製造する別の方法のプロセスフロー1000を示す。図10のプロセスフロー1000を参照すると、フローの上ダイ1002部分は、上ダイをテープアンドリール形式1010で提供することを含む。フローの下ダイ1004部分は、下ダイをテープアンドリール形式1012で提供することを含む。次に、上ダイ1014上に下ダイを積み重ねるために熱圧着TCBが使用される。フローのウィンドウインタポーザ1006部分は、インタポーザに、ウィンドウ及び、場合によってはTSV、中間レベル相互接続MLIバンプ、及び第1レベル相互接続FLIパッドを提供することを含むことがある。1016で、TSV及び再配線層RDLを有するインタポーザシリコンインタポーザなどは、処理ウェハから剥離され、ダイシングテープ上に取り付けられる。ウィンドウを提供するためにレーザ及び/又はウォータジェット切断が使用されてもよい。フローのパッケージ基板1008部分は、例えば1018のようにトレイ上にパッケージ基板を提供することを含む。1020で、1016からのウィンドウインタポーザは、基板と結合される例えば、TCB又はCAM/CUFによって。1022で、1014からのスタックは、例えばTCB又はCAM及び/又はCUFによって、インタポーザ/基板の組み合わせ1020からのと結合される。したがって、再びプロセスフロー1000を参照すると、最初にMLIが形成される。下ダイにMLIバンプがあってもなくてもよいことを理解されたい。更に、ウィンドウインタポーザは、複数部分からなってもよい。追加のダイが対で含まれてもよい。パッケージジングするためにダイ対をウィンドウインタポーザと組み立てるために、他の多くの選択肢を使用することができる。最適な選択肢は、スタックの相対ダイサイズ、オーバーハングサイズ、プロセス再使用などの所望の寸法特徴に依存することがある。本明細書で述べる実施形態のうちの少なくとも幾つかに関して、上ダイの温度管理は、上ダイの裏面に直接取り付けられたヒートシンク又は一体型熱スプレッダHISなどであるがこれらに限定されない特徴の使用を含む。本明細書で述べた実施形態は、アクティブダイ内にTSVを必要とせずに3DICパッケージングを可能にすることがある。更に、シリコンインタポーザの従来の利点が維持されることがある。一実施形態では、パッケージング及びアセンブリ技術のコストを削減するために、第1レベル相互接続FLIピッチからより粗い中間レベル相互接続MLIピッチへの変換が行なわれる。一実施形態において、パッシブ構成要素例えば、キャパシタ、抵抗器又はインダクタは、インタポーザに設計上組み込まれる。一実施形態では、アクティブダイ層間絶縁膜ILDをパッケージ例えば、MLIで生じる応力から分離即ち、保護することができる。しかしながら、代替実施形態では、インタポーザの代わりに、TSV及びMLIバンプを有する別のアクティブダイが使用される。一実施形態では、下ダイとウィンドウインタポーザのFLIバンプピッチは異なり、例えば、下ダイ/上ダイFLIには高帯域のためのより細かい密ピッチ例えば、約40ミクロンピッチが使用され、FLIに大きい領域が予想されるウィンドウインタポーザ/上ダイFLIにはより粗いピッチ例えば、約90ミクロンピッチが使用される。1つのそのような実施形態において、この手法は、上ダイ上に双峰バンプ高分布を作成する。しかしながら、双峰バンプ高分布は、下ダイとウィンドウインタポーザが対応する上ダイに個別に取り付けられるときは処理が容易なことがある。特定のそのような実施形態では、上ダイ又は下ダイ/ウィンドウインタポーザ層用にダイ上はんだが使用される。一実施形態では、FLIアンダーフィル選択肢には、a上ダイ上のWLUF、bウィンドウインタポーザ及び下ダイEF-TCB、c銅アンダーフィルCUF、又はdMUFが挙げられるがこれらに限定されない。本明細書で述べた1または複数の実施形態は、JEDECWideI/Oメモリなどの様々な高帯域メモリ、CPU又は、詳細には他のロジックダイの下の様々な他の小さい素子の積み重ねを可能にすることがある。更に、一実施形態では、シリコンインタポーザの使用は、ダイサイズとパッケージングコストを小さくするのに役立つ。一実施形態では、シリコンインタポーザの組み込みに関して、メモリ帯域幅及び/又はSoCなどの新しいフィーチャによりI/O数が増えたロジックチップに対応する。コストを低くするためにロジックダイサイズが小さいままの場合は、I/Oバンプ密度を高めなければならないことがあり、パッケージ基板上により細かいバンプピッチとより細かいフィーチャ例えば、ライン/スペース/ビアなどが必要になり、パッケージコストが高くなる。シリコンインタポーザを使用することによって、一実施形態では、ダイ縮小と低コストの粗フィーチャ基板を可能にすることによって、製品コストを削減することができる。本発明の1または複数の実施形態は、高い製品性能を低消費電力で実現するために、低コストのCPU及びメモリスタッキングなどの3DICスタッキングを提供する。一実施形態では、アクティブダイ上にTSVなしにCPU及びeDRAMのスタッキングが可能になり、低コストを実現するのに役立つ。一実施形態では、シリコンインタポーザは、ロジックダイ上の高I/O密度を操作するために使用される。同様に、実施形態は、CPU/GPU上にメモリを追加する3DICスタッキングを対象にすることがある。一実施形態では、インタポーザは、3DICとコスト効率よく組み合わされ、アクティブダイ内にTSVなしにシリコンインタポーザを使用してアクティブダイの3Dスタッキングを可能にした。図11は、本発明の一実施形態によるコンピュータシステム1100の概略図である。図示されたようなコンピュータシステム1100電子システム1100とも呼ばれるは、この開示に記載された幾つかの開示された実施形態及びその均等物のいずれによるウィンドウインタポーザを有する3D集積回路パッケージを実施することができる。コンピュータシステム1100は、ネットブックコンピュータなどのモバイル装置でもよい。コンピュータシステム1100は、無線スマートフォンなどのモバイル装置でもよい。コンピュータシステム1100は、デスクトップコンピュータでもよい。コンピュータシステム1100は、ハンドヘルドリーダでもよい。一実施形態では、電子システム1100は、電子システム1100の様々な構成要素を電気的に結合するシステムバス1120を含むコンピュータシステムである。システムバス1120は、様々な実施形態によるシングルバス又はバスの任意の組み合わせである。電子システム1100は、集積回路1110に電力を提供する電圧源1130を有する。幾つかの実施形態では、電圧源1130は、システムバス1120を介して集積回路1110に電流を供給する。集積回路1110は、システムバス1120に電気的に結合され、一実施形態による任意の回路又は回路の組み合わせを含む。一実施形態では、集積回路1110は、任意のタイプのものでよいプロセッサ1112を含む。本明細書で使用されるとき、プロセッサ1112は、マイクロプロセッサ、マイクロコントローラ、グラフィックプロセッサ、デジタル信号プロセッサ、又は別のプロセッサなどであるこれらに限定されない任意のタイプの回路を意味することがある。一実施形態では、プロセッサ1112は、本明細書で開示されたウィンドウインタポーザを有する3D集積回路パッケージである。一実施形態では、SRAM実施形態は、プロセッサのメモリキャッシュ内に見られる。集積回路1110に含めることができる他のタイプの回路は、携帯電話、スマートフォン、ページャ、携帯型コンピュータ、送受信兼用無線機、類似の電子システムなどの無線装置で使用される通信回路1114などのカスタム回路又は特定用途向け集積回路ASICである。一実施形態では、プロセッサ1110は、スタティックランダムアクセスメモリSRAMなどのオンダイメモリ1116を含む。一実施形態では、プロセッサ1110は、埋込みダイナミックランダムアクセスメモリeDRAMなどの埋込みオンダイメモリ1116を含む。一実施形態では、集積回路1110は、次の集積回路1111により補完される。有用な実施形態は、デュアルプロセッサ1113、二回線回路1115、及びSRAMなどのデュアルオンダイメモリ1117を含む。一実施形態では、デュアル集積回路1110は、eDRAMなどの埋込みオンダイメモリ1117を含む。一実施形態では、電子システム1100は、また、RAMの形のメインメモリ1142、1または複数のハードドライブ1144、及び/又はディスケット、コンパクトディスクCD、デジタル多用途ディスクDVD、フラッシュメモリドライブ、及び当該技術分野で既知の他のリムーバブル媒体などのリムーバブルメディア1146を操作する1または複数のドライブなど、特定用途に適した1または複数のメモリ要素を含むことがある外部記憶装置1140を含む。外部記憶装置1140は、また、一実施形態によれば、ウィンドウインタポーザを有する3D集積回路パッケージ等に埋め込まれたメモリ1148でもよい。一実施形態では、電子システム1100は、また、表示装置1150、音声出力1160を含む。一実施形態では、電子システム1100は、電子システム1100に情報を入力するキーボード、マウス、トラックボール、ゲームコントローラ、マイクロフォン、音声認識装置又は他の入力装置でよいコントローラ1170などの入力装置を含む。一実施形態では、入力装置1170は、カメラである。一実施形態では、入力装置1170は、デジタルサウンドレコーダである。一実施形態では、入力装置1170は、カメラ及びデジタルサウンドレコーダである。本明細書に示されたように、集積回路1110は、幾つかの異なる実施形態で実現することができ、幾つかの開示された実施形態及びその均等物のいずれかによるウィンドウインタポーザを有する3D集積回路パッケージ、電子システム、コンピュータシステム、並びに様々な実施形態で本明細書に記載された幾つかの開示された実施形態のいずれかによるウィンドウインタポーザ並びに当該技術分野で承認されている均等物を有する3D集積回路パッケージを含む集積回路を製造する1または複数の方法及び電子集合体を製造する1または複数の方法を含む。要素、材料、幾何学形状、寸法、及び操作順序は全て、アレイ接点数、アレイ接点構成を含む特定のI/O結合要件を、ウィンドウインタポーザ実施形態及びそれらの均等物を有する幾つかの開示された3D集積回路パッケージの実施形態のいずれかによるプロセッサ実装基板に埋め込まれた超小型電子技術ダイに適合するように変更することができる。以上、ウィンドウインタポーザを有する3D集積回路パッケージ及びそのような半導体パッケージを構成する方法を開示した。一実施形態では、半導体パッケージは、基板を含む。基板の上に上半導体ダイが配置される。ウィンドウを有するインタポーザが、基板と上半導体ダイの間に配置され、基板と上半導体ダイと相互接続される。下半導体ダイは、インタポーザのウィンドウ内に配置され、上半導体ダイと相互接続される。別の実施形態では、半導体パッケージは、基板を含む。基板の上に上半導体ダイが配置される。インタポーザが、基板と上半導体ダイの間に配置され、基板及び上半導体ダイと相互接続される。下半導体ダイは、インタポーザと同一平面内に配置され、上半導体ダイと相互接続される。