一対の入力信号の電位差に応じた一対の差動電流を生成する差動回路と、前記一対の差動電流を受けて、電流差に応じた出力電圧を生成する出力回路と、前記出力電圧に応じてオンし、前記出力電圧をしきい値電圧を含みローレベルまたは前記ローレベルよりも高いハイレベルに変換できる範囲に抑制するクリップ素子を有するクリップ回路と、を備えたことを特徴とする差動増幅回路。前記クリップ素子は、ダイオード接続されたNチャンネル形MOSFETであることを特徴とする請求項1記載の差動増幅回路。前記出力回路は、カレントミラーを有することを特徴とする請求項1または2に記載の差動増幅回路。前記出力回路は、前記差動回路に対してカスコード接続されていることを特徴とする請求項1~3のいずれか1つに記載の差動増幅回路。前記出力回路は、カスコード接続されたカレントミラーを有することを特徴とする請求項1~4のいずれか1つに記載の差動増幅回路。請求項1~5のいずれか1つに記載の差動増幅回路と、前記差動増幅回路の出力電圧を前記ローレベルまたは前記ハイレベルに変換する変換回路と、を備えたことを特徴とするコンパレータ。本発明の実施形態は、オフセット電圧の変動を低減した差動増幅回路及びコンパレータを提供する。実施形態によれば、差動回路と、出力回路と、クリップ回路と、を備えたことを特徴とする差動増幅回路が提供される。前記差動回路は、一対の入力信号の電位差に応じた一対の差動電流を生成する。前記出力回路は、前記一対の差動電流を受けて、電流差に応じた出力電圧を生成する。前記クリップ回路は、前記出力電圧に応じてオンし、前記出力電圧をしきい値電圧を含みローレベルまたは前記ローレベルよりも高いハイレベルに変換できる範囲に抑制するクリップ素子を有する。以下、実施形態について図面を参照して詳細に説明する。なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。まず、第1の実施形態について説明する。図1は、第1の実施形態に係る差動増幅回路の構成を例示する回路図である。差動増幅回路1において、差動回路破線2で囲んだ部分と出力回路破線3で囲んだ部分は、第1の電源端子6と第2の電源端子7との間に直列的に接続されている。また、一対のクリップ回路4、5は、出力回路3に並列に接続されている。差動回路2は、一対のPチャンネル形MOSFET以下、PMOSMP2、MP3で構成された差動対を有している。PMOSMP2、MP3の各ソースは、互いに接続され、PMOSMP1を介して第1の電源端子6に接続される。PMOSMP1のゲートには、バイアス電圧VB1が供給される。PMOSMP1は、第1の電源端子6を介して電源電位Vddを供給され、PMOSMP2、MP3の各ソースに、定電流を供給する。PMOSMP2、MP3の各ゲートには、それぞれ入力信号Ina、Inbが入力される。PMOSMP2、MP3の各ドレインには、入力信号Ina、Inbの電位差に応じた一対の差動電流Ia、Ibが生成される。なお、入力信号Ina、Inbの電位は、差動増幅回路1の各トランジスタが飽和領域で動作できる範囲内の値である。また、差動対を構成するPMOSMP2、MP3のしきい値電圧、ゲート幅及びゲート長などのサイズ及び酸化膜厚など特性及び構造は同一であり、ペア性がとれている。出力回路3は、一対のNチャンネル形MOSFET以下、NMOSMN1、MN2で構成されたカレントミラーCM1を有している。NMOSMN1は、PMOSMP2のドレインと第2の電源端子7との間に、ダイオード接続されている。NMOSMN1のゲート及びドレインは、PMOSMP2のドレインに接続され、NMOSMN1のソースは、第2の電源端子7に接続されている。NMOSMN1は、カレントミラーCM1の基準側であり、NMOSMN1のドレインには、差動電流Iaが流れる。NMOSMN2のドレインは、PMOSMP3のドレインに接続され、ソースは、第2の電源端子7に接続され、ゲートは、NMOSMN1のゲート及びドレインに接続されている。NMOSMN2は、カレントミラーCM1の出力側であり、NMOSMN2のドレインには、差動電流Ibが流れる。NMOSMN1、MN2は、一対の差動電流Ia、Ibをそれぞれ受け、NMOSMN2のドレインとソースとの間には、電流差に応じた出力電圧Voが生成される。なお、カレントミラーCM1を構成するNMOSMN1、MN2のしきい値電圧、サイズ及び酸化膜厚など統制及び構造は同一であり、ペア性がとれている。クリップ回路4は、クリップ素子MN5、MN6が直列に接続され、出力回路3のNMOSMN2に並列に接続されている。クリップ素子MN5、MN6は、出力電圧Voに応じてオンし、クリップ素子MN5、MN6の両端の電圧をそれぞれしきい値電圧Vthに抑制する。したがってクリップ回路4は、出力電圧Voをクリップ素子MN5、MN6のしきい値電圧Vthを合成した値2×Vth近傍に抑制する。なお、クリップ素子MN5、MN6は、それぞれダイオード接続されたNMOSで構成される。クリップ回路5は、クリップ素子MN3、MN4が直列に接続され、出力回路3のNMOSMN1に並列に接続されている。クリップ素子MN3、MN4は、NMOSMN1のドレインソース間電圧に応じてオンし、NMOSMN1のドレインソース間電圧をクリップ素子MN3、MN4のしきい値電圧Vthを合成した値2×Vth近傍に抑制する。クリップ回路5は、出力回路3のペア性を維持する。なお、クリップ素子MN3、MN4は、それぞれダイオード接続されたNMOSで構成されている。上記のとおり、差動増幅回路1は、差動回路2、出力回路3及びクリップ回路4、5を構成する素子のしきい値電圧、サイズ及び酸化膜厚など特性及び構造は同一であり、ペア性がとれている。したがって、入力信号Ina、Inbの電位が等しいとき、出力回路3のNMOSMN1、MN2に生成される電圧は等しく、オフセット電圧は0である。しかし、入力信号Inaの電位が入力信号Inbの電位よりも高い場合、PMOSMP3側の差動電流IbがPMOSMP2側の差動電流Iaよりも大きくなり、NMOSMN2のドレイン電位は、第1の電源端子6に供給される電源電位Vddに近づく。一方、NMOSMN1はゲートとドレインが接続されたダイオード接続とされているため、NMOSMN1のドレイン電位は、NMOSMN1のしきい値電圧Vth近傍に固定されている。そのため、差動回路2のPMOSMP2のソースドレイン間電圧ドレインソース間電圧と逆極性の電圧が、PMOSMP3のソースドレイン間電圧よりも高くなる。なお、ここでは、チャネル長変調効果の影響は無視している。ところで、MOSFETは、ドレインソース間に印加される電圧の絶対値が大きくなるほど、ドレインアバランシェホットキャリアDAHCにより、しきい値電圧が変動し、駆動能力が変化する。例えば、飽和領域で動作するNMOSの場合、衝突電離によりゲート酸化膜に注入されたホットホールのため、正のゲート電位が助長され、駆動能力が上昇する。したがって、PMOSMP2のソースドレインの電圧が、PMOSMP3のソースドレイン間の電圧よりも高くなると、ペア性がくずれ、オフセット電圧が高くなる。また、第1の電源端子6と第2の電源端子7との電位差が高いほど、オフセット電圧の変動が大きくなる。そこで、差動増幅回路1においては、クリップ回路4が、出力回路3のNMOSMN2に並列に接続され、出力電圧Voをほぼ2×Vth近傍に抑制する。入力信号Inaの電位が、入力信号Inbの電位よりも高くなり、出力電圧Voが2×Vth以上になると、クリップ素子MN5、MN6の経路に電流が流れる。クリップ素子MN5、MN6は、それぞれダイオード接続されたNMOSで構成されているため、両端の電圧はそれぞれしきい値電圧Vthに抑制される。そのため、出力電圧Voは、2×Vthよりも高い電圧値にならず、ほぼ2×Vthに抑制される。したがって、出力回路3のNMOSMN2のドレイン電位と、NMOSMN1のドレイン電位との電位差は、2×Vth以下に制限される。また、差動回路2のPMOSMP2のソースドレインの電圧と、PMOSMP3のソースドレイン間の電圧との電圧差も、2×Vth以下に制限される。また、第1の電源端子6の電位と第2の電源端子7の電位との電位差が高くなっても、上記の電位差及び電圧差は、2×Vth以下に制限され、オフセット電圧の変動が低減される。また、出力電圧Voはクリップ回路4により抑制されているため、入力信号Ina、Inbに応じて出力電圧Voがハイレベルからローレベルへ低下するときの伝搬遅延時間は、抑制されていないときと比較して短くなる。なお、上記のとおり、クリップ回路5は、クリップ回路4と同一構成であり、出力回路3のペア性を維持するためにNMOSMN1側に接続されている。また、出力回路3はカレントミラーCM1を有し、差動回路2に対してインピーダンスの高い能動負荷となっている。そのため、差動増幅回路1は、1段で高利得を得ることができる。図2は、第1の実施形態に係る差動増幅回路の構成を例示する他の回路図である。なお、図2においては、図1の同一の要素には、同一の符号を付している。図2に表したように、差動増幅回路1aは、図1に表した差動増幅回路1のクリップ回路4、5をクリップ回路4a、5aに置き換えて構成されている。差動回路2、出力回路3については、図1のものと同様である。クリップ回路4aは、出力回路3のNMOSMN2に並列に接続されたクリップ素子MN5を有する。クリップ素子MN5は、出力電圧Voをクリップ素子MN5のしきい値電圧VthH近傍に抑制する。なお、クリップ素子MN5は、ダイオード接続されたNMOSで構成されている。また、クリップ回路5aは、出力回路3のNMOSMN1に並列に接続されたクリップ素子MN3を有する。クリップ素子MN3は、NMOSMN1のドレインソース間電圧をクリップ素子MN3のしきい値電圧VthH近傍に抑制する。クリップ回路5aは、出力回路3のペア性を維持する。なお、クリップ素子MN3は、ダイオード接続されたNMOSで構成される。クリップ素子MN5、MN3のしきい値電圧VthHをNMOSMN1、MN2のしきい値電圧Vthよりも高く設定することにより、増幅回路として通常に動作する。したがって、出力回路3のNMOSMN2のドレイン電位と、NMOSMN1のドレイン電位との電位差は、VthH以下に制限される。また、差動回路2のPMOSMP2のソースドレインの電圧と、PMOSMP3のソースドレイン間の電圧との電圧差も、VthH以下に制限される。第1の電源端子6の電位と第2の電源端子7の電位との電位差が高くなっても、上記の電位差及び電圧差は、しきい値電圧VthH以上の電圧にはならず、オフセット電圧の変動が低減される。また、出力電圧Voが抑制されているため、入力信号Ina、Inbに応じて出力電圧Voがハイレベルからローレベルへ低下するときの伝搬遅延時間は、抑制されていないときと比較して短くなる。次に、第2の実施形態について説明する。図3は、第2の実施形態に係る差動増幅回路の構成を例示する回路図である。図3においては、折り返し形でカスコード接続の構成を例示している。なお、図3においては、図1の同一の要素には、同一の符号を付している。差動増幅回路1bは、図1に表した差動増幅回路1の出力回路3を出力回路3aに置き換え、また、クリップ回路8、9を追加して構成されている。差動回路2は、図1のものと同様である。出力回路3aは、第1の電源端子6と第2の電源端子7との間に接続されている。一対のPMOSMP4、MP5は、カレントミラーCM2を介して、第1の電源端子6と第2の電源端子7との間に接続されている。PMOSMP4、MP5の各ソースは、第1の電源端子6に接続される。PMOSMP4、MP5の各ゲートには、バイアス電圧VB3が供給される。PMOSMP4、MP5は、カレントミラーCM2に、定電流を供給する。カレントミラーCM2は、一対のNMOSMN1、MN2に、NMOSMN7、MN8がそれぞれカスコード接続されている。NMOSMN7のゲートには、バイアス電圧VB2が供給されている。NMOSMN1は、ゲート接地のNMOSMN7を介して、PMOSMP4と第2の電源端子7との間に接続されている。また、NMOSMN8のゲートには、バイアス電圧VB2が供給されている。NMOSMN2は、ゲート接地のNMOSMN8を介してPMOSMP5と第2の電源端子7との間に接続されている。NMOSMN8がNMOSMN2にカスコード接続されているため、カレントミラーCM2の出力インピーダンスは高くなっている。また、NMOSMN7がNMOSMN1にカスコード接続されているため、NMOSMN1のドレインソース間電圧が、NMOSMN2のドレインソース間電圧と等しくなっている。NNMOSMN1のドレインは、差動回路2のPMOSMP2のドレインに接続され、NMOSMN1には、差動電流Iaが流れる。NNMOSMN1、MN7は、基準側である。NMOSMN2のドレインは、差動回路2のPMOSMP3のドレインに接続され、NMOSMN2のドレインには、差動電流Ibが流れる。NMOSMN2、MN8は、出力側であり、NMOSMN8のドレインとNMOSMN2のソースとの間に、出力電圧Voが生成される。クリップ回路4は、クリップ素子MN5、MN6が直列に接続され、出力回路3aのNMOSMN2に並列に接続されている。クリップ素子MN5、MN6は、NMOSMN2のドレインソース間電圧をクリップ素子MN5、MN6のしきい値電圧Vthを合成した値2×Vth近傍に抑制する。なお、クリップ素子MN5、MN6は、それぞれNMOSで構成されている。クリップ回路5は、クリップ素子MN3、MN4が直列に接続され、出力回路3aのNMOSMN1に並列に接続されている。クリップ素子MN3、MN4は、NMOSMN1のドレインソース間電圧をクリップ素子MN3、MN4のしきい値電圧Vthを合成した値2×Vth近傍に抑制する。クリップ回路8は、クリップ素子MN11、MN12MN11、MN12が直列に接続され、カスコード接続されたNMOSMN8及びMN2に並列に接続されている。クリップ素子MN11、MN12は、出力電圧Voをクリップ素子MN11、MN12のしきい値電圧Vthを合成した値2×Vth近傍に抑制する。クリップ回路9は、クリップ素子MN9、MN10MN9、MN10が直列に接続されて、カスコード接続されたNMOSMN1及びMN7に並列に接続されている。クリップ素子MN9、MN10は、NMOSMN7のドレインとNMOSMN1のソース間との間の電圧をクリップ素子MN9、MN10のしきい値電圧Vthを合成した値2×Vth近傍に抑制する。クリップ回路5、9は、出力回路3aのペア性を維持する。なお、各クリップ素子は、ダイオード接続されたエンハンスメント形のNMOSで構成され、各NMOSのしきい値電圧はすべて等しくVthである。また、入力信号Ina、Inbの電位は、差動増幅回路1bの各トランジスタが飽和領域で動作できる範囲内の値である。差動増幅回路1bにおいても、出力回路3aのNMOSMN2のドレイン電位と、NMOSMN1のドレイン電位との電位差は、2×Vth以下に制限される。PMOSMP4のドレインソース間電圧と、PMOSMP5のドレインソース間電圧との電圧差も、2×Vth以下に制限される。また、差動回路2のPMOSMP2のソースドレインの電圧と、PMOSMP3のソースドレイン間の電圧との電圧差も、2×Vth以下に制限される。したがって、第1の電源端子6の電位と第2の電源端子7の電位との電位差が高くなっても、上記の電位差及び電圧差は、2×Vth以下に制限され、オフセット電圧の変動が低減される。また、出力電圧Voがクリップ回路4、8により抑制されているため、入力信号Ina、Inbに応じて出力電圧Voがハイレベルからローレベルへ低下するときの伝搬遅延時間は、抑制されていないときと比較して短くなる。また、差動増幅回路1bは、出力回路3aが差動回路2に対してカスコード接続されているため、差動回路2の同相入力電圧の範囲を広くすることができる。すなわち、入力信号Ina、Inbの同相入力電圧の範囲を第2の電源端子7の電位側に広げることができる。また、出力回路3aは、カスコード接続されたカレントミラーCM2を有するため、カレントミラーCM1よりもインピーダンスを高くすることができ、差動増幅回路1bは、さらに高利得を得ることができる。図4は、第2の実施形態に係る差動増幅回路の構成を例示する他の回路図である。なお、図4においては、図3の同一の要素には、同一の符号を付している。図4に表したように、差動増幅回路1cは、図3に表した差動増幅回路1bのクリップ回路4、5、8、9をクリップ回路4a、5a、8a、9aに置き換えて構成されている。クリップ回路4aは、出力回路3aのNMOSMN2に並列に接続されたクリップ素子MN5を有する。クリップ素子MN5は、NMOSMN2のドレインソース間電圧をクリップ素子MN5のしきい値電圧VthH近傍に抑制する。クリップ回路5aは、出力回路3aのNMOSMN1に並列に接続されたクリップ素子MN6を有する。クリップ素子MN6は、NMOSMN1のドレインソース間電圧をクリップ素子MN3のしきい値電圧VthH近傍に抑制する。クリップ回路5aは、出力回路3aのペア性を維持する。また、クリップ回路8aは、出力回路3aのカスコード接続されたNMOSMN2及びMN8に並列に接続されたクリップ素子MN11を有する。クリップ素子MN11は、出力電圧Voをクリップ素子MN11のしきい値電圧VthH近傍に抑制する。クリップ回路9aは、出力回路3aのカスコード接続されたNMOSMN1及びMN7に並列に接続されたクリップ素子MN9を有する。クリップ素子MN9は、NMOSMN7のドレインとMN1のソースとの間の電圧をクリップ素子MN9のしきい値電圧VthH近傍に抑制する。クリップ回路5a、9aは、出力回路3aのペア性を維持する。各クリップ素子は、ダイオード接続されたNMOSで構成され、各クリップ素子しきい値電圧VthHをNMOSMN1、MN2、MN7、MN8のしきい値電圧Vthよりも高く設定することにより、増幅回路として通常に動作する。差動増幅回路1cにおいても、出力回路3aのNMOSMN2のドレイン電位と、NMOSMN1のドレイン電位との電位差は、VthH以下に制限される。PMOSMP5のドレインソース間電圧と、PMOSMP4のドレインソース間電圧との電圧差も、VthH以下に制限される。また、差動回路2のPMOSMP2のソースドレインの電圧と、PMOSMP3のソースドレイン間の電圧との電圧差も、VthH以下に制限される。したがって、第1の電源端子6の電位と第2の電源端子7の電位との電位差が高くなっても、上記の電位差及び電圧差は、VthH以下に制限され、オフセット電圧の変動が低減される。また、出力電圧Voがクリップ回路4、8により抑制されているため、入力信号Ina、Inbに応じて出力電圧Voがハイレベルからローレベルへ低下するときの伝搬遅延時間は、抑制されていないときと比較して短くなる。次に、第3の実施形態について説明する。図5は、第3の実施形態に係るコンパレータの構成を例示する回路図である。図5においては、差動増幅回路1を用いたコンパレータ10の構成を例示している。なお、図5においては、図1と同一の要素には、同一の符号を付している。コンパレータ10は、入力信号Ina、Inbの電位差を増幅する差動増幅回路1と、増幅回路1の出力電圧Voをローレベルまたはローレベルよりも高いハイレベルに変換して出力電圧VOUTとして出力する変換回路11とを備える。差動増幅回路1は、図1に表した差動増幅回路1と同様である。変換回路11は、第1の電源端子6と第2の電源端子7との間に直列に接続されたPMOSMP6とNMOSMN13とを有している。PMOSMP6のゲートには、バイアス電圧VB1が供給され、PMOSMP6は、NMOSMN13に定電流を供給する。PMOSMP6は、NMOSMN13の負荷回路として動作する。NMOSMN13のゲートには、差動増幅回路1の出力電圧Voが入力される。NMOSMN13のドレインに出力電圧が生成される。NMOSMN13の出力電圧は、2段のCMOSインバータで構成されたバッファを介して、出力電圧VOUTとして出力される。差動増幅回路1の出力電圧Voが、NMOSMN13のしきい値電圧Vthよりも低いとき、出力電圧VOUTは、ハイレベルになる。出力電圧Voが、NMOSMN13のしきい値電圧Vthよりも高いとき、出力電圧VOUTは、ローレベルになる。コンパレータ10においては、差動増幅回路1のオフセット電圧の変動が低減されている。そのため、第1の電源端子6の電位と第2の電源端子7の電位との電位差が高くなっても、出力電圧VOUTのローレベルとハイレベルとの変化点の電圧の変動は低減される。また、出力電圧Voがクリップ回路4、8により抑制されているため、入力信号Ina、Inbに応じて出力電圧Voがハイレベルからローレベルへ低下するときの伝搬遅延時間は、抑制されていないときと比較して短くなる。図6は、コンパレータの特性を測定するブロック図である。コンパレータ10の第2の電源端子7を接地し、第1の電源端子6に電源電位Vdd=3Vを供給する。入力信号Inaとして、ハイレベルが1.6V、ローレベルが1.4Vの矩形波を入力し、入力信号Inbとして、電位1.5Vを入力する。また、出力には、負荷としてコンデンサCOUT=1μFを接続する。コンデンサCOUTの両端の電圧が出力電圧VOUTになる。図7は、第3の実施形態に係るコンパレータの特性を例示する特性図である。時間0sにおいて、入力信号Inaは、ハイレベルの1.6Vからローレベルの1.4Vに低下する。差動増幅回路1の出力電圧Voが、1.58Vから0Vに低下し、コンパレータ10の出力電圧VOUTは、0Vから3Vに上昇する。コンパレータ10の出力電圧VOUTがローレベルからハイレベルに上昇するときの伝搬遅延時間は、約0.62μsである。図8は、比較例のコンパレータの特性図である。時間0sにおいて、入力信号Inaは、ハイレベルの1.6Vからローレベルの1.4Vに低下する。差動増幅回路1の出力電圧Voが、3Vから0Vに低下し、コンパレータ10の出力電圧VOUTは、0Vから3Vに上昇する。コンパレータ10の出力電圧VOUTがローレベルからハイレベルに上昇するときの伝搬遅延時間は、約1.04μsである。このように、差動増幅回路1を用いたコンパレータ10においては、出力電圧Voが抑制されているため、入力信号Ina、Inbに応じて出力電圧Voがハイレベルからローレベルへ低下するときの伝搬遅延時間は、抑制されていないときと比較して短くなる。なお、差動回路がPMOS、出力回路がNMOS、変換回路がNMOSをそれぞれ有する構成を例示したが、PMOSとNMOSとをそれぞれ入れ換えた構成とすることもできる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。