"撮像部と撮像部を制御する制御部とがケーブルにより接続されたヘッド分離式カメラ装置において、非同期FIFOメモリの前段に設けたPLL回路から、所定のタイミングあるいは特定の動作状態が生じた際に、前記非同期FIFOメモリにリセット信号を供給し、前記撮像部へ送出した駆動信号により前記撮像部が含む画像センサを制御し、その画像センサから出力されるクロック信号や同期信号を含む映像信号を前記制御部で受け取り、前記非同期FIFOメモリを伴った信号処理回路を経て映像信号に変換して出力するヘッド分離式カメラ装置。前記非同期FIFOメモリは、前記信号処理回路の前段に位置する請求項1記載のヘッド分離式カメラ装置。イメージセンサと前記イメージセンサの出力をシリアル変換する第1の変換回路とを含む撮像部と、前記第1の変換回路から供給される信号をパラレル変換する第2の変換回路と、前記第2の変換回路が出力する映像信号を後段の映像再生部の特性にあわせる信号処理回路と、前記第2の変換回路と前記信号処理回路との間に位置され、前段に位置するPLL回路から、所定のタイミングあるいは特定の動作状態が生じた際にリセット信号が供給されるもので、前記第2の変換回路から前記信号処理回路に供給する前記映像信号のタイミングを制御する非同期FIFOメモリとを含む制御部と、を具備するヘッド分離式カメラ装置。前記イメージセンサは、2以上のセンサを含むことを特徴とする請求項3記載のヘッド分離式カメラ装置。イメージセンサが取得した映像信号をシリアル変換し、シリアル変換して入力される映像信号をパラレル変換し、パラレル変換された映像信号を後段の映像再生部の特性にあわせる前段で、映像再生部の特性にあわせるタイミングを、所定のタイミングあるいは特定の動作状態が生じた際にリセット信号が供給される非同期FIFOメモリにより調整する映像信号処理方法。撮像部と撮像部を制御する制御部とがケーブルにより接続されたヘッド分離式カメラ装置において、前記制御部は、前記撮像部に設けられた画像センサから受信した映像信号に対して信号処理を行う信号処理回路と、この信号変換回路の後段に設けられ、信号処理回路の出力信号からジッタを除去して出力するFIFOメモリと、FIFOメモリから出力された映像信号を、許容するジッタ量が定められている規格化映像信号に変換して出力する映像出力回路とを具備するヘッド分離式カメラ装置。前記撮像部は、イメージセンサと前記イメージセンサの出力をシリアル変換する第1の変換回路を具備し、前記制御部は、前記第1の変換回路から供給される信号をパラレル変換する第2の変換回路を具備する請求項6記載のヘッド分離式カメラ装置。前記制御部は、特定の動作状態が生じた際に前記非同期FIFOメモリにリセット信号を供給するPLL回路を非同期FIFOメモリの前段に設けた請求項6記載のヘッド分離式カメラ装置。前記PLL回路は、LOCK状態になったこと時にリセット信号を出力するPLL回路である請求項8記載のヘッド分離式カメラ装置。前記特定の動作状態は、撮像部の接続が切断されたことにより生ずる無信号状態である請求項8記載のヘッド分離式カメラ装置。前記特定の動作状態は、前記撮像部の出力解像度、またはフレームレートの切替である請求項8記載のヘッド分離式カメラ装置。撮像部と撮像部を制御する制御部とがケーブルにより接続されたヘッド分離式カメラ装置において、前記制御部は、所定のタイミングあるいは特定の動作状態が生じた際にリセット信号を供給するPLL回路と、前記第2の変換回路から前記映像信号のタイミングを制御する非同期FIFOメモリと、FIFOメモリから出力される映像信号に対して信号処理を行なう信号処理回路と、信号処理回路から出力された映像信号を、許容するジッタ量が定められている規格化映像信号に変換して出力する映像出力回路とを含む制御部と、を具備するヘッド分離式カメラ装置。前記撮像部は、イメージセンサと前記イメージセンサの出力をシリアル変換する第1の変換回路を具備し、前記制御部は、前記第1の変換回路から供給される信号をパラレル変換する第2の変換回路を具備する請求項12記載のヘッド分離カメラ装置。前記制御部は、所定のタイミングあるいは特定の動作状態が生じた際に、前記非同期FIFOメモリにリセット信号を供給するPLL回路を非同期FIFOメモリの前段に設けた請求項12記載のヘッド分離カメラ装置。前記PLL回路は、LOCK状態になったこと時にリセット信号を出力するPLL回路である請求項14記載のヘッド分離式カメラ装置。前記特定の動作状態は、撮像部の接続が切断されたことにより生ずる無信号状態である請求項14記載のヘッド分離式カメラ装置。前記特定の動作状態は、前記撮像部の出力解像度、またはフレームレートの切替である請求項14記載のヘッド分離式カメラ装置。前記イメージセンサは、2以上のイメージセンサを含むことを特徴とする請求項12記載のヘッド分離式カメラ装置。イメージセンサが取得した映像信号をシリアル変換し、シリアル変換して入力される映像信号をパラレル変換し、パラレル変換された映像信号の出力信号からジッタを除去し、ジッタが除去された映像信号を、許容するジッタ量が定められている規格化映像信号に変換して出力する映像信号処理方法。特許文献1は、ヘッド一体型ビデオカメラにおいて、非同期FIFOを備え、駆動処理部の位相調整回路からの駆動信号に基づいて画像信号をFIFOに書き込み、駆動処理部の基準信号発生回路からの基準信号に基づいて、FIFOから読み出しを行うことを開示する。しかしながら、特許文献1では、ヘッド撮像部を分離可能とする構造およびヘッドを分離することに起因する信号処理上の特徴については、言及されていない。この発明の目的は、ヘッドを分離した場合のクロックの確保リセットあるいは遠方に設けたヘッドからの信号の遅れに起因するジッタやスキューの影響を低減可能なヘッド分離式カメラ装置および映像信号処理方法を提供することである。この発明は、上記問題点に基づきなされたもので、撮像部と撮像部を制御する制御部とがケーブルにより接続されたヘッド分離式カメラ装置において、非同期FIFOメモリの前段に設けたPLL回路から、所定のタイミングあるいは特定の動作状態が生じた際に、前記非同期FIFOメモリにリセット信号を供給し、前記撮像部へ送出した駆動信号により前記撮像部が含む画像センサを制御し、その画像センサから出力されるクロック信号や同期信号を含む映像信号を前記制御部で受け取り、前記非同期FIFOメモリを伴った信号処理回路を経て映像信号に変換して出力するヘッド分離式カメラ装置を提供するものである。この発明の一つの実施の形態は、制御部と撮像部カメラヘッドとの間、あるいは撮像部と制御部との間に実装される部品のバラツキやケーブルの長さによるスキューやジッタ特性に影響を受けることの無いヘッド分離型カメラシステムを得ることができる。また、フレームメモリのような容量の大きなメモリを必要とせずに、DVIやHD-SDIといった規格化された高速デジタル信号を生成する上で、ジッタ性能が改善され安定したデジタル信号の生成が可能となる。なお、撮像部を分離した場合のFIFOへのリセット信号は、本実施の形態において、特に有益である。以下、図面を参照して、本発明の実施の一形態について説明する。図1は、この発明を適用したヘッド分離式カメラ装置を示す。なお、以下にモジュールと呼称する要素は、ハードウエアで実現するものであってもよいし、CPUマイクロコンピュータ等を用いてソフトウエアで実現するものであってもよい。図1に示すヘッド分離式カメラ装置は、撮像部ヘッドすなわち撮像モジュール1と制御部CCUすなわち制御モジュール11を含む。撮像モジュール1は、CMOSComplementaryMetaloxideSemiconductorイメージセンサ3、パラレル-シリアル変換回路5、パラレル-シリアル変換回路5と並列に用意されたLVDSLowVoltageDifferentialSignaling回路7を含む。制御モジュール11は、主制御ブロックMPU13、シリアル-パラレル変換回路15、LVDSComplementaryMetaloxideSemiconductor回路17、信号処理部21、クロック切り替え器SW123、タイミングジェネレータTGすなわちセンサ駆動信号発生回路25、非同期FIFOメモリ27、トランスミッタTRすなわち出力ドライバ回路29、クロック切り替え器SW231、第1クロックモジュールCLKb33、および第2クロックモジュールCLKa35を、含む。なお、第1および第2クロックモジュール33、35は、第2クロックモジュールCLKa35の発振周波数が60Hzである場合、第1クロックモジュールCLKb33の発振周波数が60×1000/1001=59.94Hzである。クロック切り替え器SW123およびクロック切り替え器SW231は、MPU13からのCTRLコントロール信号により、第2クロックモジュールCLKa35からのクロックを用いるか、第1クロックモジュールCLKb33からのクロックを用いるかが選択される。なお、同CTRLコントロール信号は、制御モジュール11側のLVDS17およびヘッド撮像モジュール1側のLVDS7およびヘッド側のパラレル-シリアル変換回路5にも供給される。また、CTRLは、例えばi2cバスや、3線シリアルバス等を用いることを前提としている。図1に示すヘッド分離式カメラ装置においては、LVDS17、LVDS7を通じて供給されるCLK1CLKとCTRLHS水平同期、VS垂直同期によりセンサ3による撮像開始が指示され、センサ3から映像信号Video、水平方向制御データHDおよび垂直方向制御データVDが出力される。センサ3からの映像信号Video、HDおよびVDは、パラレル-シリアル変換回路5でシリアル変換され、制御モジュール11側のシリアル-パラレル変換回路15へ入力される。シリアル-パラレル変換回路15は、クロック切り替え器SW123により選択されたCLK3クロック切り替え器SW231によりCKLa35またはCLKb33の一方からのクロックが選択されたCLK1とシリアル-パラレル変換回路15から供給されるCLK2の一方が選択されたクロックのもとで、信号処理部21へ、映像信号Video、HDおよびVDを出力する。信号処理部21は、上述のCLK3のもとで、非同期FIFOメモリ回路先入れ先出しメモリ27へ、映像信号Video、HDおよびVDを書き込む。一方、FIFOメモリ27からトランスミッタTRすなわち出力ドライバ回路29へは、クロック切り替え器SW231からのCLK1により、映像信号Video、HDおよびVDが出力される。すなわち、FIFOメモリ27からトランスミッタTRすなわち出力ドライバ回路29へ読み出す映像信号Video、HDおよびVDは、信号処理部21へ供給されるCLK3とは異なる、撮像部駆動信号生成用CLKクロック切り替え器SW231によりCKLa35またはCLKb33の一方からのクロックが選択されたCLK1により、読み出される。これにより、例えばヘッド撮像部1から供給される映像信号Video、HDおよびVDが、ヘッド1と制御モジュール11との間の距離に起因して、ジッタ成分やスキュー成分を伴っていた場合であっても、TR出力ドライバ回路29から出力される映像出力Videooutは、ジッタ成分あるいはスキュー成分が除去された映像信号となる。より詳細には、FIFOメモリ27を持たない一般的な構成においても、制御部11でセンサ駆動信号の生成が行われ、撮像部1を介して戻ってきたCLK信号に同期して映像信号を処理することは同様であり、撮像部1と制御部11との間にあるケーブル配線の長さが長くなるにつれて位相差が発生するが、撮像部1から戻ってきたCLK信号と映像信号は同期しているため、そのまま信号処理に使用することでケーブルの長さによって変化する位相差に対処できる利点がある。反面、制御部11で生成したCLK信号は、制御部11から出力され、撮像部1を経て再び制御部11に戻ってくる際に、複数の部品を経由するためにジッタ成分が増加した状態となる。特に、ヘッド分離式カメラ装置においては、撮像部1から制御部11へ撮像した信号を伝送するにあたってケーブルの本数を削減するためにパラレル-シリアル変換回路5によりシリアル変換し、シリアル-パラレル変換回路15によりパラレル変換して伝送する場合が多く、このようなケースでは、撮像部1のパラレル-シリアル変換回路5、制御部11のシリアル-パラレル変換回路15において高速なデジタル信号の変換処理を行うPLL回路の介在に起因して、ジッタ成分が大きくなる。ジッタ成分は、信号処理に直接的な影響はないが、近年広く利用されているDVIDigitalVisualInterface規格やSDISerialDigitalInterface規格をはじめとする映像信号は、高速なシリアルデジタル差動信号から成っており、これらの信号に、ジッタ量が規格化されている。この規格値を満たすため、ジッタを軽減する必要性がある。従って、上述の通り、信号処理部21の後に、FIFOメモリ回路27先入れ先出しメモリを追加して、撮像部から戻ってきた信号処理に使用されたCLKでFIFOメモリ27に映像信号Video、HHD/VVD信号、必要に応じて映像データ期間を示すFLDフィールド期間信号やDATAENABLEデータエナーブル信号を書き込み、センサ駆動信号生成の際に使用される安定的なCLK信号から生成した書き込みCLKと同一周波数のCLK信号を使ってFIFOメモリ27から映像信号および付随する信号をリードし、そのデータをDVIやSDI信号へ変換するICに送信する。これによって、より安定的なCLK信号と映像信号を提供することができる。図2は、図1に示すヘッド分離式カメラ装置における信号処理を変形した例を示し、信号処理部21の前段シリアル-パラレル変換回路15と信号処理部21との間に、非同期FIFOメモリ27を挿入する例を示す。なお、映像出力器TXは、一般に送信機としての意味を持つが、図1に示したTRすなわち出力ドライバ回路と実質的に同一である後段に映像出力を送信するという意味で送信機TXと称されることがある。図2における特徴の1つは、発振器として簡略化して示したクロック切り替え器SW231、第1クロックモジュールCLKb33および第2クロックモジュールCLKa35からのCLK1を、FIFOメモリ27に対するリセットクロックRCLKとして用いる点である。例えば、ヘッド撮像モジュール1とCCUすなわち制御モジュール11との間の距離が大きいヘッド1が離れた位置に設けられている場合においては、信号処理部21に映像信号Video、HDおよびVDが入力される時点で、ジッタ成分やスキュー成分が無視できない程度に増大されている場合があるため、信号処理部21へ入力する前段で、FIFOメモリ27を用い、ジッタ成分を予め除去することで、後段に出力される映像信号から、ヘッド1とCCU11との間の距離の影響を低減できる。この場合も、FIFOメモリ27へ書き込むCLK信号は、シリアル-パラレル変換後のCLK信号であり、読み出すCLKは、そのCLK信号と同じ周波数のCLK信号で制御部側で生成された発信器クロック切り替え器SW231、第1クロックモジュールCLKb33および第2クロックモジュールCLKa35からのCLK1により生成された信号である。図3は、図2に示すヘッド分離式カメラ装置を、3板式の撮像系ヘッドがR,G,Bのそれぞれの色成分に対して、独立したCMOSセンサを用いる系とした例を示す。すなわち、3板式の撮像系ヘッドがR,G,Bのそれぞれの色成分に対して、独立したCMOSセンサを用いる系において、ヘッド1とCCU11との間の距離以外に、各CMOSセンサからの信号の遅延等を考慮すべきであり、特に信号処理部21の前段シリアル-パラレル変換回路15と信号処理部21との間に、非同期FIFOメモリ27を位置して、信号処理部21へ入力される映像信号から、予めジッタ成分やスキュー成分を除去することが有益である。すなわち、複数のセンサや複数のシリアル化されたLVDS信号を受信するシステムにおいて、各chの信号処理の入力側にFIFOメモリ27を追加することで、ケーブルが長い場合に発生するch間のスキューによりタイミングがずれるのに対して、一定のタイミングで信号処理を行うことができるためジッタやスキューが軽減される。図4は、図1に示すヘッド分離式カメラ装置における信号処理をさらに変形した例を示し、信号処理部21の前段シリアル-パラレル変換回路15と信号処理部21との間に、第1のPLLPhaseLoopLock回路37と第2のPLLPhaseLoopLock回路39を設け、クロック切り替え器SW231により、Xtal1CKLaに相当35またはXtal2Xtal1のリバース33の一方からのクロックが選択されたCLKTG25、PLL137,PLL239に供給と、信号処理部21の前段に設けたクロック切り替え器SW123により、例えばヘッド撮像部1が切り離された場合の無信号クロックなし状態においても、後段に、映像出力Video、HDおよびVDH/Vを、安定に出力するために有益である。より詳細には、ヘッド分離型カメラシステムでは、ケーブルが外れることにより無信号状態が発生する。また、複数の解像度で撮像できるカメラシステムがある。このように、カメラの出力解像度やフレームレートを切換える際、あるいは撮像部1と制御部11を接続するケーブルの挿抜抜き差しが行われた場合にはセンサヘッド1の駆動タイミングが変化するため、一時的に制御部が受け取るCLK信号が不安定となり、FIFOメモリ27の誤動作や、FIFOメモリ27への書き込みCLKの周波数と読み込みCLKの周波数が乱れ、エンプティやオーバーフロー状態となる可能性がある。このため、こうした操作が行われた後にFIFOメモリ27から正しい映像信号が読み出されなくなる場合があり、DVIやSDI出力のドライバICが誤動作する等、映像がでなくなる可能性がある。ここで、上述のように、CLK信号のPLL回路1,2にRESET信号を設け、PLL回路1,2からLOCK状態を示す信号出力を設ける。以下、発振器SW231を経由したXtal135またはXtal233の出力のLOCK状態を示す信号を利用してFIFOメモリ27のRESETを行う。これによって、解像度やフレームレートの切換え時に発生する周波数乱れや、ケーブル挿抜による一時的な無信号状態の期間については、FIFOメモリ27をRESET状態として映像出力を停止させ、PLL回路1,2が安定化状態となったらFIFOメモリ27のRESETを解除し、映像信号の出力を再開する。図5に、図4に説明した状態変化に対するMPUからFIFOおよび信号処理回路の制御例を示す。図5に図4の要部を抜き出して説明するが、ケーブル状態ヘッドの取り外しの有無に応じて、CLKi内部クロックすなわちPLL137からFIF027にリセット信号RSTを供給するよう、マイコン図4に示したホストI/FまたはGPIOあるいは図1のMPU13が供給するCLKの手順を設定固定することにより、カメラヘッド側であるPLL2に入力されるCLKeが検出できない安定していない場合であっても、安定な動作が得られる図5a参照。また、図5bに示すように、CLKi内部クロックすなわちPLL137とCLKeすなわちPLL239のANDを取ることにより、マイコン図4に示したホストI/FまたはGPIOあるいは図1のMPU13からCLKを選択する工程が不要となる。なお、図5bの例では、ヘッド1側からのケーブルの着脱カメラヘッドの分離取り外しの有無に従い、例えばヘッド無し:PLL2を使用/ヘッド有り:PLL2を非使用、と切り替えることになる。すなわち、RESETリセットを実行する場合には、安定的な内部CLK駆動信号生成用CLKでの動作に切り換えたのち、PLLをRESETリセットする。各設定を行い、内部回路の経路を確定させ、再びPLL回路のRESETを行う。これにより、PLL回路が安定化するとLOCK状態を示す信号が出力され、撮像部ヘッド1の有無や、設定に関係なくFIFOメモリ27は正常動作を開始し、映像信号Video、HD、VDの出力が再開される。なお、図6に一例を示すが、MPU13からカメラヘッド1の有無に伴うリセットHEADDETECT<<撮像部HEAD有→無>>、<<撮像部HEAD無→有>>、<<フレームレートFRAMERATE切り換え>>、<<解像度RESOLUTION切り換え>>、<<走査モードIPMODE切り換え>>を制御信号を経由して通知するようにし、これに応じて内部回路のCLK信号や映像信号の経路を切換えるとともに、外部からRESETリセット制御を行うことで、PLL回路1、2のRESET処理を行うことができる。より詳細には、図6において、HEADDETECT<<撮像部HEAD有→無>>の場合は、内部CLKへ切り換え11、PLLリセット12、PLL安定待ち13、PLL安定14の処理に続いて、FIFOメモリ27のRESETを解除し、映像信号Video、HD、VDの出力を再開すればよい。また、HEADDETECT<<撮像部HEAD無→有>>については、内部CLKへ切り換え21、PLLリセット22に続いて、RESOLUTION解像度設定23、FRAMERATEフレームレート設定24、IPMODE走査モード設定25、を実行し、PLLリセット26、PLL安定待ち27、PLL安定28の処理に続いて、FIFOメモリ27のRESETを解除し、映像信号Video、HD、VDの出力を再開すればよい。なお、<<フレームレートFRAMERATE切り換え>>、<<解像度RESOLUTION切り換え>>、あるいは<<走査モードIPMODE切り換え>>については、HEADDETECT<<撮像部HEAD無→有>>の一部を省略した手順と実質的に同等であるから詳細な説明を省略する。以上説明したように、この発明の実施の一形態を適用することにより、部品やケーブルのバラツキによって発生するスキューやジッタを吸収することで安定したデジタル信号を出力できるため、DVIやHD-SDIといった高速デジタル信号を生成する際のジッタが改善され安定したデジタル信号の生成が可能となる。また、ヘッドを分離した場合のクロックの確保リセットあるいは遠方に設けたヘッドからの信号の遅れに起因するジッタやスキューの影響を低減可能なヘッド分離式カメラ装置が実現できる。また、フレームメモリのような容量の大きなメモリを必要とせずに、DVIやHD-SDIといった規格化された高速デジタル信号を生成する上で、ジッタ性能が改善され安定したデジタル信号の生成が可能となる。なお、この発明は、上述した各実施の形態に限定されるものではなく、その実施の段階ではその要旨を逸脱しない範囲で種々な変形もしくは変更が可能である。また、各実施の形態は、可能な限り適宜組み合わせて、もしくは一部を削除して実施されてもよく、その場合は、組み合わせもしくは削除に起因したさまざまな効果が得られる。"