半導体基板と、2つの磁性層と該2つの磁性層間に設けられたトンネル絶縁膜とを含み、前記半導体基板の上方に設けられた磁気トンネル接合素子と、前記磁気トンネル接合素子の側面の上部に設けられた側壁膜と、導電性材料を含み、前記側壁膜の側面および前記磁気トンネル接合素子の側面の下部に設けられたフェンス層とを備え、前記フェンス層の頂点は、前記側壁膜の頂点よりも低く、かつ、前記トンネル絶縁膜よりも高い位置にあることを特徴とする半導体記憶装置。前記磁気トンネル接合素子は、積層された下側磁性層、前記トンネル絶縁膜および上側磁性層を含み、前記側壁膜は、前記トンネル絶縁膜の上面上および前記上側磁性層の側面に設けられており、前記フェンス層は、前記側壁膜、前記トンネル絶縁膜および前記下側磁性層の各側面に設けられていることを特徴とする請求項1に記載の半導体記憶装置。前記フェンス層は、前記下側磁性層の材料を含むことを特徴とする請求項2に記載の半導体記憶装置。前記側壁膜および前記フェンス層の上面は、前記磁気トンネル接合素子の側面から外側に向かって低下するようにテーパーを有し、前記側壁膜および前記フェンス層の上面の該テーパーは、前記側壁膜および前記フェンス層の側面の傾斜よりも緩やかであることを特徴とする請求項1から請求項3のいずれかに記載の半導体記憶装置。前記側壁膜および前記フェンス層の上面は、前記側壁膜と前記フェンス層との間で面一となっていることを特徴とする請求項4に記載の半導体記憶装置。下側磁性層、トンネル絶縁膜および上側磁性層を含む複数の磁気トンネル接合素子を備えた半導体記憶装置の製造方法であって、半導体基板の上方に前記下側磁性層、前記トンネル絶縁膜および前記上側磁性層の各材料を堆積し、マスク材を用いて前記上側磁性層を加工し、前記トンネル絶縁膜の上面上および前記上側磁性層の側面に側壁膜を形成し、前記マスク材および前記側壁膜をマスクとして用いて、前記トンネル絶縁膜および前記下側磁性層を加工し、前記下側磁性層の加工時に前記側壁膜および前記トンネル絶縁膜の各側面に付着したフェンス層を、前記半導体基板の表面に対して垂直方向から傾斜する方向からエッチングし、前記フェンス層の頂点を前記側壁膜の頂点よりも低く、かつ、前記トンネル絶縁膜よりも高い位置に位置づけることを具備した半導体記憶装置の製造方法。前記下側磁性層のエッチング後の第1の磁気トンネル接合素子の前記フェンス層の頂点をP1とし、前記P1から延伸する直線が前記第1の磁気トンネル接合素子に隣接する第2の磁気トンネル接合素子の上部に接する接点をP2とし、前記トンネル絶縁膜の上端部のうち前記第2の磁気トンネル接合素子側にある上端部をP3とし、前記P3から延伸する直線が前記第2の磁気トンネル接合素子の上部に接する接点をP4とし、前記P1と前記P2との高さの差をHP1P2とし、前記P3と前記P4との高さの差をHP3P4とし、前記半導体基板の表面に対して平行方向における前記P1と前記P2との間の距離をWP1P2とし、前記半導体基板の表面に対して平行方向における前記P3と前記P4との間の距離をWP3P4とした場合に、前記フェンス層のエッチング方向の傾斜角度θは、θmin<θ<θmax式1θmax=tan-1WP1P2/HP1P2式2θmin=tan-1WP3P4/HP3P4式3式1から式3を満たすことを特徴とする請求項6に記載の半導体記憶装置の製造方法。下側磁性層、トンネル絶縁膜および上側磁性層を含む複数の磁気トンネル接合素子を備えた半導体記憶装置の製造方法であって、半導体基板の上方に前記下側磁性層、前記トンネル絶縁膜および前記上側磁性層の各材料を堆積し、マスク材を用いて前記上側磁性層を加工し、前記トンネル絶縁膜の上面上および前記上側磁性層の側面に側壁膜を形成し、前記マスク材および前記側壁膜をマスクとして用いて、前記トンネル絶縁膜および前記下側磁性層を加工し、前記下側磁性層の加工時に前記側壁膜および前記トンネル絶縁膜の各側面に付着したフェンス層および前記側壁膜を、前記半導体基板の表面に対してほぼ垂直方向からエッチングし、前記フェンス層および前記側壁膜の頂点を前記上側磁性層の上面よりも低く、かつ、前記トンネル絶縁膜よりも高い位置に位置づけることを具備した半導体記憶装置の製造方法。MTJ素子内における層間の短絡を抑制し、かつ、MTJ素子を構成する磁性層の劣化を抑制した半導体記憶装置およびその製造方法を提供する。本実施形態による半導体記憶装置は、半導体基板を備える。磁気トンネル接合素子は、2つの磁性層と該2つの磁性層間に設けられたトンネル絶縁膜とを含み、半導体基板の上方に設けられている。側壁膜は、磁気トンネル接合素子の側面の上部に設けられている。フェンス層は、導電性材料を含み、側壁膜の側面および磁気トンネル接合素子の側面の下部に設けられている。フェンス層の頂点は、側壁膜の頂点よりも低く、かつ、トンネル絶縁膜よりも高い位置にある。以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。第1の実施形態図1は、第1の実施形態に従ったMARMの構成を示すブロック図である。メモリセルアレイ11内には、複数のメモリセルMCがマトリクス状に二次元配置されている。各メモリセルMCは、MTJ素子およびセルトランジスタCTを含む。MTJ素子は、抵抗状態の変化によってデータを記憶し、電流によってデータを書き換え可能な磁気トンネル接合素子である。セルトランジスタCTは、MTJ素子に対応して設けられ、該対応するMTJ素子に電流を流すときに導通状態となるように構成されている。複数のワード線WLはロウ方向に、複数のビット線BLはカラム方向にそれぞれ互いに交差するように配線されている。隣接する2つのビット線BLは対を成しており、メモリセルMCは、ワード線WLとビット線対例えば、第1のビット線BL1、第2のビット線BL2との交点に対応して設けられている。各メモリセルMCのMTJ素子およびセルトランジスタは、ビット線対の間例えば、BL1とBL2との間に直列に接続されている。また、セルトランジスタCTのゲートはワード線WLに接続されている。メモリセルアレイ11のビット線方向の両側には、センスアンプ12およびライトドライバ22が配置されている。センスアンプ12は、ビット線BLに接続されており、選択ワード線WLに接続されたメモリセルMCに流れる電流を検知することによって、メモリセルに格納されたデータを読み出す。ライトドライバ22は、ビット線BLに接続されており、選択ワード線WLに接続されたメモリセルMCに電流を流すことによってデータを書き込む。メモリセルアレイ11のワード線方向の両側には、ロウデコーダ13およびワード線ドライバ21がそれぞれ配置されている。ワード線ドライバ21は、ワード線に接続されており、データ読出しまたはデータ書込みの際に選択ワード線WLに電圧を印加するように構成されている。センスアンプ12またはライトドライバ22と外部入出力端子I/Oとの間のデータの授受は、データバス14及びI/Oバッファ15を介して行われる。コントローラ16には、各種の外部制御信号、例えば、チップイネーブル信号/CE、アドレスラッチイネーブル信号ALE、コマンドラッチイネーブル信号CLE、書き込みイネーブル信号/WE、及び読み出しイネーブル信号/REなどが入力される。コントローラ16は、これらの制御信号に基づいて、入出力端子I/Oから供給されるアドレスAddとコマンドComとを識別する。そして、コントローラ16は、アドレスAddを、アドレスレジスタ17を介してロウデコーダ13及びカラムデコーダ18に転送する。また、コントローラ16は、コマンドComをデコードする。センスアンプ12は、カラムデコーダ18によってデコードされたカラムアドレスに従って、ビット線に電圧を印加することができるように構成されている。ワード線ドライバ21は、ロウデコーダ13によってデコードされたロウアドレスに従って、選択ワード線WLに電圧を印加することができるように構成されている。コントローラ16は、外部制御信号とコマンドに従って、データ読み出し、データ書き込み及び消去の各シーケンス制御を行う。内部電圧発生回路19は、各動作に必要な内部電圧例えば、電源電圧より昇圧された電圧を発生するために設けられている。この内部電圧発生回路19も、コントローラ16により制御され、昇圧動作を行い必要な電圧を発生する。図2は、メモリセルMCの書込み動作を示す説明図である。TMRtunnelingmagnetoresistive効果を利用したMTJ素子は、2枚の強磁性層Fr、Pとこれらに挟まれた非磁性層トンネル絶縁膜Bとからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。MTJ素子は、2枚の強磁性層Fr、Pの磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。例えば、低抵抗状態をデータ0と定義し、高抵抗状態をデータ1と定義すれば、MTJ素子に1ビットデータを記録することができる。もちろん、低抵抗状態をデータ1と定義し、高抵抗状態をデータ0と定義してもよい。例えば、MTJ素子は、固定層Pin層P、トンネル絶縁膜B、記録層Free層Frを順次積層して構成される。Pin層PおよびFree層Fは、強磁性体で構成されており、トンネル絶縁膜Bは、絶縁膜例えば、Al2O3、MgOからなる。Pin層Pは、磁化の向きが固定されている層であり、Free層Frは、磁化の向きが可変であり、その磁化の向きによってデータを記憶する。書込み時に矢印A1の向きに反転閾値電極以上の電流を流すと、Pin層Pの磁化の向きに対してFree層Frのそれがアンチパラレル状態AP状態となり、高抵抗状態データ1となる。書込み時に矢印A2の向きに反転閾値電極以上の電流を流すと、Pin層PとFree層Frとのそれぞれの磁化の向きがパラレル状態P状態となり、低抵抗状態データ0となる。このように、MTJ素子は、電流の方向によって異なるデータを書き込むことができる。尚、Pin層PとFree層Frとの位置関係は逆であってもよい。この場合、電流の方向も逆にすれば、上記のようにデータを書き込むことができる。図3は、第1の実施形態によるMRAMのMTJ素子およびセルトランジスタCTの構成を示す断面図である。セルトランジスタCTは、半導体基板10上に形成されている。MTJ素子は、セルトランジスタCTのさらに上方に形成されている。セルトランジスタCTは、拡散層20と、ゲート絶縁膜25と、ゲート電極GCとを備える。ゲート電極GCは、ゲート絶縁膜25を介して半導体基板10上に設けられている。ゲート電極GCは、ワード線WLに接続され、あるいは、ワード線WLとして機能する。拡散層20は、ゲート電極GCの両側に形成されており、ソースまたはドレイン拡散層として機能する。セルトランジスタCTを被覆するように層間絶縁膜ILDInterLayerDielectricが設けられている。コンタクトプラグCBが層間絶縁膜ILDを貫通してそれぞれ拡散層20に電気的に接続するように設けられている。MTJ素子は、層間絶縁膜ILDおよびコンタクトプラグCB上に設けられた下部電極LEおよび下地層UL上に設けられている。MTJ素子は、積層されたFree層Frと、トンネル絶縁膜Bと、Pin層Pとを備える。トンネル絶縁膜Bは、2つの磁性層としてのFree層FrおよびPin層Pの間に設けられている。MTJ素子上には、上部電極UEが設けられている。側壁膜30が、MTJ素子の上部側面Pin層Pの側面および上部電極UEの下部側面に設けられている。側壁膜30は、トンネル絶縁膜Bの上面上に設けられている。導電性材料を含むフェンス層40が、側壁膜30の下部側面およびMTJ素子の下部側面に設けられている。より詳細には、フェンス層40は、トンネル絶縁膜B、Free層Frおよび下地層ULの各側面に設けられている。フェンス層40は、下部電極LEの側面に設けられていても差し支えない。フェンス層40の頂点P40は、側壁膜30の頂点P30よりも低く、かつ、トンネル絶縁膜Bの表面よりも高い位置にある。側壁膜30は、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜を用いて形成されている。フェンス層40は、例えば、下側磁性層としてのFree層Frと同じ磁性体材料を用いて形成されている。保護膜50が側壁膜30、フェンス層40および下部電極LEの側面を被覆している。さらに、層間絶縁膜ILDが、保護膜50上に設けられており、隣接するMTJ素子間に充填されている。上部電極UEは、MTJ素子のPin層P上に設けられている。上部電極UEは、ビアコンタクト図示せずを介してビット線BL1に電気的に接続されている。セルトランジスタCTの一方の拡散層20は、MTJ素子の下にある下部電極LEにコンタクトプラグCBを介して電気的に接続されている。セルトランジスタCTの他方の拡散層20は、他のコンタクトプラグCBおよびビアコンタクト図示せずを介して、ビット線BL1に隣接するビット線BL2に電気的に接続される。これにより、MTJ素子およびセルトランジスタCTは、図2に示すようにビット線対BL1とBL2との間に直列に接続される。尚、ビット線BL1およびBL2は、ワード線WLゲート電極GCの延伸するロウ方向に配列されている。本実施形態によるMRAMでは、フェンス層40の頂点P40は、側壁膜30の頂点P30よりも低い位置にある。従って、導電性材料を含むフェンス層40は、上部電極UEと下側磁性層としてのFree層Frとの間において切断されており、上部電極UEとFree層Frとの間を電気的に短絡させない。また、フェンス層40の頂点P40は、トンネル絶縁膜Bの上面よりも高い位置にある。従って、フェンス層40は、トンネル絶縁膜BおよびFree層Frの側面を被覆した状態である。これにより、フェンス層40は、トンネル絶縁膜BおよびFree層Frを、後述するフェンス層40のエッチングから保護している。その結果、本実施形態によるMRAMは、MTJ素子内における層間の短絡を抑制し、かつ、MTJ素子を構成する下側磁性層Free層Frの劣化を抑制することができる。図4から図9は、第1の実施形態によるMRAMの製造方法を示す断面図である。まず、シリコン基板10上にセルトランジスタCTを形成する。素子分離領域STIShallowTrenchIsolationの形成後、アクティブエリアにセルトランジスタCTを形成する。セルトランジスタCTは、既知のトランジスタの形成方法と同様でよい。図4では、セルトランジスタCTの拡散層20およびゲート電極GCが表示されている。拡散層20は、ソースまたはドレイン拡散層のいずれかである。ゲート電極GCは、図4の紙面に対して垂直方向ロウ方向に延伸しておち、ワード線WLとして機能する。次に、ゲート電極GC上およびゲート電極GC間を被覆するように、層間絶縁膜ILDを堆積する。続いて、CMPChemicalMechanicalPolishing法を用いて、層間絶縁膜ILDを平坦化する。次に、リソグラフィ技術およびRIEReactiveIonEtching法を用いて、層間絶縁膜ILDにコンタクトプラグCB用のコンタクトホールを形成する。そして、CVDChemicalVaporDeposition法を用いて金属材料例えば、タングステンをコンタクトホール内に堆積する。次に、CMP法を用いて金属材料を平坦化し、隣接するコンタクトプラグCBを互いに電気的に分離する。コンタクトプラグCBは、拡散層20に接続され、かつ、ゲート電極GCから絶縁されるように形成される。次に、下部電極LEの材料を堆積する。下部電極LEの材料は、例えば、Ta、Pt、Ir、Ru、Pd、W、Ti、Al及びそれらの窒化物、あるいは、これらの材料の複合膜である。次に、下部電極LE上に、下地層ULの材料を堆積する。下地層ULは、例えば、タンタル、ルテニウム等の低抵抗金属を用いて形成される。次に、下地層UL上に、MTJ素子の材料を堆積する。例えば、下地層UL上に、Free層Frの材料、トンネル絶縁膜Bの材料およびPin層Pの材料をこの順番で堆積する。Free層FrおよびPin層Pの材料は、例えば、Co、Fe、Ni、Pt、Fe、Pd、B、Ta、Dy、Ti、Cr等を含む磁性体材料である。トンネル絶縁膜Bの材料は、例えば、酸化マグネシウムまたは酸化アルミニウムである。次に、MTJ素子の材料の上に、ハードマスクHMの材料を堆積する。これにより、図4に示す構造が得られる。ハードマスクHMの材料は、例えば、SiO2、SiN、Ta、TiAlxNy、TaN、TiN、WN、W、Al2O3等の単層膜または積層膜である。ハードマスクHMが単層膜の場合、ハードマスクHMの材料は、上部電極UEとして利用され得るように、導電性材料例えば、Ta、TiAlxNy、TaN、WN、W、TiNであることが好ましい。ハードマスクHMが積層膜の場合、ハードマスクHMの材料は、少なくともMTJ素子上に導電性材料を堆積し、その導電性材料の上に絶縁性材料例えば、SiO2、SiN、Al2O3を堆積する。ハードマスクHMの絶縁性材料は、MTJ素子のエッチング時に除去される。本実施形態では、ハードマスクHMの材料として、プラズマTEOSによって形成されたSiO2とSiNとTaとの積層膜、あるいは、SiO2、TaおよびTiAlNの積層膜を採用した。この場合、TaまたはTiAlNがMTJ素子の材料上に最初に堆積され、その後にSiNおよびSiO2が堆積される。次に、図5に示すように、リソグラフィ技術およびRIE法を用いて、ハードマスクHMを加工する。ハードマスクHMは、MTJ素子の平面パターンに加工される。さらに、ハードマスクHMをマスクとして用いて、Pin層Pの材料を、トンネル絶縁膜Bの表面が露出されるまでエッチングする。このとき、トンネル絶縁膜Bは、エッチングストッパとして機能する。このエッチング工程において、ハードマスクHMの上部の絶縁性材料は除去される。ここで、Pin層Pの材料は、RIE、150°C~300°Cの高温RIE、IBEIonBeamEtching、イオンミリングを用いてエッチングしてもよい。さらに、Pin層Pの材料は、RIE、高温RIE、IBE、イオンミリングのうち複数の方法を組み合わせてエッチングしてもよい。次に、側壁膜30の材料を堆積した後、側壁膜30の材料を異方的にエッチングする。これにより、図6に示すように、側壁膜30がトンネル絶縁膜Bの上面上、および、ハードマスクHMおよびPin層Pの側面に残置される。側壁膜30の材料は、絶縁材料であり、例えば、シリコン窒化膜、アルミニウム酸化物、ジルコン酸化物あるいはそれらの複合膜を用いて形成される。また、側壁膜30の材料は、例えば、PVDPlasmaVaporDeposition法、ALD法AtomicLayerDeposition、PeALD法で堆積されたシリコン窒化膜等でもよい。次に、ハードマスクHMおよび側壁膜30をマスクとして用いて、トンネル絶縁膜B、Free層Fr、下地層ULおよび下部電極LEの各材料をエッチングする。このエッチング工程では、上述したPin層Pのエッチング法のいずれかを用いればよい。ここで、Free層Frに対するイオンダメージを低減するために、トンネル絶縁膜B、Free層Fr、下地層ULおよび下部電極LEの各材料は、エッチングの横方向成分が小さくなるように異方的にエッチングされることが好ましい。例えば、イオンミリングの場合、半導体基板10の表面に対してほぼ垂直方向にエッチングすることによって、エッチングの横方向成分を小さくすることができる。Free層Frがエッチングされる際に、Free層Frの材料がエッチングイオン種の衝突によって反跳し、トンネル絶縁膜Bおよび側壁膜30の各側面に付着する。これにより、図7に示すように、フェンス層40が形成される。従って、フェンス層40は、主にFree層Frの材料で形成され、導電性を有する。フェンス層40は、上部電極UEとして機能するハードマスクHMに達するため、上部電極UEとFree層Frとの間を短絡するおそれがある。そこで、フェンス層40を斜め方向からエッチングする。このとき、フェンス層40の全体を除去しようとすると、トンネル絶縁膜BおよびFree層Frの側面がエッチングされる。このため、トンネル絶縁膜BおよびFree層Frが劣化するおそれがある。本実施形態では、半導体基板10の表面に対して垂直方向から傾斜する方向からIBE法でフェンス層40をエッチングする。このとき、図8に示すように、フェンス層40のエッチングの角度θを調節し、フェンス層40の頂点を側壁膜30の頂点よりも低く、かつ、トンネル絶縁膜Bよりも高い位置に位置づける。そのためには、次のような条件のもと、フェンス層40をエッチングする必要がある。Free層Fr等のエッチング後において、第1のMTJ素子MTJ1のフェンス層40の頂点をP1とする。このP1から延伸する直線L1がMTJ1に隣接する第2のMTJ素子MTJ2の上部に接する接点をP2とする。また、トンネル絶縁膜Bの上端部のうちMTJ2側にある上端部をP3とする。このP3から延伸する直線L2がMTJ2の上部に接する接点をP4とする。そして、P1とP2との高さの差をHP1P2とし、P3とP4との高さの差をHP3P4とする。さらに、半導体基板10の表面に対して平行方向におけるP1とP2との間の距離をWP1P2とし、半導体基板10の表面に対して平行方向におけるP3とP4との間の距離をWP3P4とする。この場合、トンネル絶縁膜30よりも上に形成されたフェンス層40を除去するためには、フェンス層40のエッチング方向の傾斜角度θは、式1から式3を満たす必要がある。θmin<θ<θmax式1θmax=tan-1WP1P2/HP1P2式2θmin=tan-1WP3P4/HP3P4式3θmaxは傾斜角度θの最大傾斜角であり、θminは傾斜角度θの最小傾斜角である。このように傾斜角度θを制御することによって、隣接するMTJ素子をマスクとして利用してフェンス層40のエッチングエリアを制御することができる。式1を満たす傾斜角度θでエッチングすることによって、フェンス層40は、ハードマスクHM上部電極UEとFree層Frとの間の一部において除去され、上部電極UEとFree層Frとの間を電気的に切断する。尚かつ、フェンス層40は、トンネル絶縁膜BおよびFree層Frの側面を被覆した状態を維持する。つまり、上部電極UEとFree層Frとの間の短絡を防止しつつ、トンネル絶縁膜BおよびFree層Frを保護し、それらの劣化を抑制することができる。通常、エッチング時には、半導体基板10を傾斜させて回転させながらエッチングを行う。従って、図9に示すように、MTJ素子の周囲に形成されたフェンス層40の全体が同様にエッチングされる。次に、側壁膜30、フェンス層40等を被覆するように保護膜50を形成し、さらに、隣接するMTJ素子間を層間絶縁膜ILDで充填する。保護膜50は、例えば、PVD法またはALD法で形成されたシリコン窒化膜等の絶縁膜を用いて形成されている。保護膜50および層間絶縁膜ILDを、ハードマスクHMの上部が露出されるまで研磨する。次に、上部電極UEの材料をハードマスクHMおよび層間絶縁膜ILD上に堆積し、これを加工する。ハードマスクHMは、上部電極UEと一体となって上部電極UEとして機能する。さらに、層間絶縁膜ILD、ビアコンタクト図示せず、ビット線BL1、BL2の配線を形成する。これにより、図3に示すMRAMが完成する。本実施形態によれば、隣接するMTJ素子のシャドー効果を利用してフェンス層40のエッチングエリアを制御することができる。フェンス層40は、ハードマスクHM上部電極UEとFree層Frとの間の一部において除去され、上部電極UEとFree層Frとの間を電気的に切断する。尚かつ、フェンス層40は、トンネル絶縁膜BおよびFree層Frの側面を保護する。よって、上部電極UEとFree層Frとの間の短絡を防止ししつつ、トンネル絶縁膜BおよびFree層Frの劣化を抑制することができる。また、フェンス層40は、トンネル絶縁膜BおよびFree層Frの側面を被覆しているので、各MTJ素子のサイズが均一になる。尚、メモリセルアレイMCAの端のMTJ素子は、隣接するMTJ素子によるシャドー効果が得られない部分を有する。このため、メモリセルアレイMCAの端のMTJ素子では、フェンス層40は、トンネル絶縁膜BおよびFree層Frの側面から部分的に除去される。第2の実施形態図10は、第2の実施形態によるMRAMのMTJ素子およびセルトランジスタCTの構成を示す断面図である。第2の実施形態では、側壁膜30およびフェンス層40の上面は、MTJ素子の側面から外側に向かって低下するようにテーパーを有する。側壁膜30およびフェンス層40の上面は、側壁膜30とフェンス層40との間で面一となっている。そして、このテーパーは、側壁膜30およびフェンス層40の側面の傾斜よりも緩やかに傾斜している。第2の実施形態のその他の構成は、第1の実施形態の対応する構成と同様でよい。第2の実施形態によるMRAMでは、フェンス層40の頂点P40は、側壁膜30の頂点P30よりも低い位置にある。従って、フェンス層40は、上部電極UEまたはPin層PとFree層Frとの間において切断されており、上部電極UEまたはPin層PとFree層Frとの間を電気的に短絡させない。また、フェンス層40の頂点P40は、トンネル絶縁膜Bの上面よりも高い位置にある。従って、フェンス層40は、トンネル絶縁膜BおよびFree層Frの側面を被覆した状態である。これにより、フェンス層40は、トンネル絶縁膜BおよびFree層Frを、フェンス層40のエッチングから保護している。従って、第2の実施形態は、第1の実施形態と同様の効果を得ることができる。図11は、第2の実施形態によるMRAMの製造方法を示す断面図である。尚、側壁膜30は、ハードマスクHMに対してエッチング速度の速い材料を用いて形成されている。例えば、ハードマスクHMがTiNである場合、側壁膜30は、シリコン窒化膜を用いて形成され得る。図4~図7を参照して説明した工程を経た後、IBE法を用いてフェンス層40をエッチングする。このとき、IBEのビーム角度も0度にする。フェンス層40は側壁膜30に比べて非常に薄いので、ハードマスクHMに対してエッチング速度の速い側壁膜30までエッチングされる。従って、側壁膜30およびフェンス層40の上面は、側壁膜30とフェンス層40との間で面一となる。通常、被エッチング材料のうち他の材料に接していない外側端部が、他の材料に接する内側端部に比べてエッチングされやすい。従って、側壁膜30およびフェンス層40の上面は、MTJ素子の側面から外側に向かって低下するように形成される。側壁膜30およびフェンス層40の上面のテーパーは、側壁膜30およびフェンス層40の側面の傾斜よりも緩やかに傾斜している。このため、下部電極LE、下地層UL、Free層Fr等の材料をエッチングする際に、デポ物が上部電極UEまたはFree層Frの側面に付着することを抑制できる。その後、図3を参照して説明したように、保護膜50、層間絶縁膜ILD、上部電極UE、ビアコンタクト図示せず、ビット線BL1、BL2を形成する。これにより、図10に示すMRAMが完成する。第2の実施形態による製造方法でも、フェンス層40および側壁膜30の頂点をFree層Frの上面よりも低く、かつ、トンネル絶縁膜Bよりも高い位置に位置づけることができる。第2の実施形態によれば、側壁膜30およびフェンス層40のエッチングの傾斜角度がほぼ0度である。このため、MTJ素子の側壁膜30およびフェンス層40の形状は、メモリセルアレイMCAの端部においても、その中央部においても変わらない。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。