半導体用基板の第1面上に導電層を形成する導電層形成段階と、前記導電層をパターニングして第1方向に延長する線形の導電層パターンを形成する導電層パターン形成段階と、前記導電層パターン形成段階において露出する前記半導体用基板をエッチングして前記導電層パターンの下部に前記第1方向に延長する線形の半導体パターンを形成する半導体パターン形成段階と、前記導電層パターンおよび前記半導体パターン上に絶縁層を形成する絶縁層形成段階と、前記半導体用基板の前記第1面側の前記絶縁層が支持基板面と当接するように前記絶縁層を前記支持基板面上に配置する絶縁層支持段階と、前記半導体用基板の前記第1面とは反対側の第2面方向側の前記絶縁層が露出するように前記半導体用基板の一部を除去する基板除去段階と、を含むことを特徴とする基板の製造方法。前記導電層パターンは、金属および金属シリサイドのうち1つを含み、前記半導体パターンは、半導体用単結晶材料を含むことを特徴とする請求項1に記載の基板の製造方法。前記導電層形成段階の前に前記半導体用基板上に障壁層を形成する段階をさらに含み、前記障壁層は前記導電層がパターニングされる際にパターニングされ、前記導電層パターンの下部に障壁層パターンが形成されることを特徴とする請求項1に記載の基板の製造方法。前記障壁層パターンは、金属、金属窒化物または金属シリサイドのうち少なくとも1つを含むことを特徴とする請求項3に記載の基板の製造方法。前記導電層パターンは、前記導電層パターンの上面にキャッピング層パターン、および前記導電層パターンの側壁にスペーサが形成され、前記半導体パターン形成段階では、前記キャッピング層パターンおよび前記スペーサをエッチングマスクとして使用することを特徴とする請求項1に記載の基板の製造方法。前記キャッピング層パターンおよび前記スペーサのうち少なくとも1つは、シリコン酸化物、シリコン窒化物またはシリコン酸窒化物を含むことを特徴とする請求項5に記載の基板の製造方法。前記半導体用基板に前記半導体用基板の前記第一面からイオン注入層を一定の深さだけ形成する段階と、前記イオン注入層を分離面として前記半導体用基板を分離する分離段階と、をさらに含むことを特徴とする請求項1に記載の基板の製造方法。前記線形の半導体パターンの長さは前記イオン注入層の長さより短く、前記基板除去段階では、前記分離段階の後に、前記絶縁膜が露出するように前記半導体用基板を研磨およびエッチングすることを特徴とする請求項7に記載の基板の製造方法。前記分離段階は、所定の基準温度以上で前記半導体用基板を熱処理する段階を含み、前記分離段階の前の段階は、前記基準温度より低い温度で行われることを特徴とする請求項7に記載の基板の製造方法。前記絶縁層支持段階は、前記絶縁層の一面および前記支持基板の一面を親水化処理した状態で前記絶縁層の前記一面と前記支持基板の前記一面とを接合させることを特徴とする請求項1に記載の基板の製造方法。前記線形の半導体パターンをパターニングし、前記導電層パターンの上部に第1方向に延長する線形の下部半導体パターン、および前記下部半導体パターンの上部に柱型の上部半導体パターンを形成するパターニング段階と、ゲート絶縁膜を介して前記上部半導体パターンの少なくとも一方の側壁と接し、第1方向と交差する第2方向に延長するゲートラインを形成するゲートライン形成段階と、をさらに含むことを特徴とする請求項1に記載の基板の製造方法。前記パターニング段階は、前記絶縁層および前記線形の半導体パターン上に前記第1方向と交差して前記第2方向に延長する線形のマスクパターンを形成する段階と、前記マスクパターンをエッチングマスクとして前記半導体パターンおよび前記絶縁層をエッチングする段階と、を含むことを特徴とする請求項11に記載の基板の製造方法。前記ゲートライン形成段階は、第2方向に配列された前記上部半導体パターンの1つの列の一方の側壁と接する第1ゲートライン、および前記一方の側壁と対向する他方の側壁と接する第2ゲートラインを形成することを特徴とする請求項11に記載の基板の製造方法。前記半導体用基板の前記第1面上に前記導電層を形成する前に前記半導体用基板の前記第1面上に障壁層を形成する段階をさらに含み、前記導電層パターン形成段階において前記線形の導電層パターンを形成するとき、障壁層パターンが形成されることを特徴とする請求項11に記載の基板の製造方法。前記導電層上にキャッピング層を形成する段階をさらに含み、前記導電層パターン形成段階において前記線形の導電層パターンを形成するとき、前記線形の導電層パターン上にキャッピング層パターンが形成されることを特徴とする請求項11に記載の基板の製造方法。半導体用基板の表面に線形の導電層パターンを含む積層構造体を形成する段階と、前記半導体用基板をエッチングし、前記線形の導電層パターンの下に線形の半導体パターンを形成する段階と、前記積層構造体、前記線形の半導体パターンおよび前記半導体用基板上に絶縁層を形成する段階と、前記絶縁層を支持基板にボンディングする段階と、前記絶縁層が露出するように前記半導体用基板を除去する段階と、を含み、前記積層構造体は、前記線形の半導体パターンを形成するためのエッチングマスクとして使用することを特徴とする基板の製造方法。前記半導体基板の前記表面が前記支持基板の表面に対向するように前記半導体用基板上に形成された前記絶縁層を前記支持基板にボンディングすることを特徴とする請求項16に記載の基板の製造方法。前記積層構造体を形成する段階は、前記半導体用基板上に障壁層、導電層およびキャッピング層を形成し、前記線形の導電層パターンを形成するために前記障壁層、前記導電層および前記キャッピング層をエッチングすることを特徴とする請求項17に記載の基板の製造方法。前記線形の導電層パターンの側壁にスペーサを形成することを特徴とする請求項18に記載の基板の製造方法。前記スペーサは、前記線形の半導体パターンが形成される前に前記線形の導電層パターンの前記側壁に形成され、前記線形の半導体パターンの幅は前記線形の導電層パターンの幅より大きいことを特徴とする請求項19に記載の基板の製造方法。支持基板と、前記支持基板上に形成される絶縁層と、前記絶縁層の内部で第1方向に延長する線形の導電層パターンと、前記線形の導電層パターン上において前記第1方向に延長し、上面が前記絶縁層の外部に露出する線形の半導体パターンと、を備えることを特徴とする基板。前記線形の半導体パターンは、前記絶縁層内にあることを特徴とする請求項21に記載の基板。前記線形の導電層パターンは、金属および金属シリサイドのうち1つを含み、前記線形の半導体パターンは、半導体用単結晶材料であることを特徴とする請求項22に記載の基板。前記線形の導電層パターンと前記線形の半導体パターンとの間に障壁層パターンが形成されることを特徴とする請求項22に記載の基板。前記障壁層パターンは、金属、金属窒化物または金属シリサイドを含むことを特徴とする請求項24に記載の基板。前記線形の導電層パターンは、下面に配置されたキャッピング層パターンおよび側壁に配置されたスペーサによって囲まれていることを特徴とする請求項22に記載の基板。前記キャッピング層パターンおよび前記スペーサのうち少なくとも1つは、シリコン酸化物、シリコン窒化物およびシリコン酸窒化物のうち少なくとも1つの材料を含むことを特徴とする請求項26に記載の基板。前記線形の半導体パターンは、前記線形の導電層パターン上に形成される線形の下部半導体パターンと、前記線形の下部半導体パターン上に形成される柱状の上部半導体パターンからなることを特徴とする請求項21に記載の基板。前記上部半導体パターンの少なくとも一方の側壁と接し、前記第1方向と交差する第2方向に延長するゲートラインと、前記上部半導体パターンと前記ゲートラインとの間に形成されるゲート絶縁膜と、をさらに含み、前記線形の導電層パターンは、下面に配置されたキャッピング層パターンおよび側壁に配置されたスペーサによって囲まれていることを特徴とする請求項28に記載の基板。前記ゲートラインは、前記第2方向に配列された前記上部半導体パターンの1つの列の一方の側壁と接する第1ゲートライン、および前記一方の側壁と対向する他方の側壁と接する第2ゲートラインを含む請求項29に記載の基板。前記線形の導電層パターンと前記線形の半導体パターンとの間に障壁層パターンが形成されることを特徴とする請求項29に記載の基板。前記線形の下部半導体パターンおよび前記上部半導体パターンの上部に各々ソース領域、ドレーン領域、および前記ソース領域と前記ドレーン領域との間に形成されるチャンネル領域が形成されることを特徴とする請求項29に記載の基板。本発明の目的は、低抵抗の埋め込み配線を備え、かつ製造段階において発生する問題を解決可能な基板およびその製造方法を提供することにある。また、本発明の目的は、低抵抗の埋め込み配線を備える基板を利用して製造する半導体装置およびその製造方法を提供することにある。上記課題を解決するための本発明によると、基板は、支持基板、支持基板上の絶縁層、絶縁層の内部に第1方向に延長する線形の導電層パターン、および線形の導電層パターン上で第1方向に延長し、上面が絶縁層外部に露出する線形の半導体パターンを備える。上記課題を解決するための本発明によると、基板の製造方法は、半導体用基板の第1面上に導電層を形成する導電層形成段階と、導電層をパターニングして第1方向に延長する線形の導電層パターンを形成する導電層パターン形成段階と、導電層パターン形成段階において露出する半導体用基板をエッチングし、導電層パターンの下部に第1方向に延長する線形の半導体パターンを形成する半導体パターン形成段階と、導電層パターンおよび半導体パターン上に絶縁層を形成する絶縁層形成段階と、半導体用基板の第1面が支持基板と当接するように絶縁層を支持基板上に配置する絶縁層支持段階と、半導体用基板の第2面方向の絶縁層が露出するように半導体用基板の一部を除去する基板除去段階と、を含む。上記課題を解決するための本発明によると、基板の製造方法は、半導体用基板の表面に線形の導電層パターンを含む積層構造体を形成する段階と、半導体用基板をエッチングして線形の導電層パターンの下に線形の半導体パターンを形成する段階と、積層構造体、線形の半導体パターンおよび半導体用基板上に絶縁層を形成する段階と、絶縁層を支持基板にボンディングする段階と、半導体用基板を除去することにより絶縁層を露出させる段階と、を含み、積層構造体は線形の半導体パターンを形成するためのエッチングマスクとして使用する。上記課題を解決するための本発明によると、基板は、支持基板と、支持基板の上部に形成される絶縁層、絶縁層の内部に第1方向に延長するように形成される線形の導電層パターン、および導電層パターンの上部に第1方向に延長するように形成され、上面が絶縁層の外部に露出された線形の半導体パターンを備える。上記課題を解決するための本発明によると、半導体装置は、支持基板、支持基板上部に配置された絶縁層、絶縁層の内部に配置され第1方向に延長する線形の導電層パターン、導電層パターンの上部に第1方向に延長するように形成される線形の下部半導体パターン、下部半導体パターンの上部に配置される柱型の上部半導体パターン、上部半導体パターンの少なくとも一方の側壁と接し、第1方向と交差する第2方向に延長するゲートライン、および上部半導体パターンとゲートラインとの間に配設するゲート絶縁膜を備える。上記課題を解決するための本発明によると、半導体装置の製造方法は、支持基板、支持基板上部に配置された絶縁層、絶縁層の内部に第1方向に延長するように形成される線形の導電層パターン、絶縁層の内部および導電層パターンの上部に配置され第1方向に延長し、上面が絶縁層外部に露出する線形の半導体パターンを備える基板を提供する段階と、半導体パターンをパターニングし、導電層パターンの上部に第1方向に延長する線形の下部半導体パターンおよび下部半導体パターンの上部に柱型の上部半導体パターンを形成する段階、およびゲート絶縁膜を介して上部半導体パターンの少なくとも一方の側壁と接し、第1方向と交差する第2方向に延長するゲートラインを形成する段階、を含む。本発明のその他具体的な内容は詳細な説明および図面に含まれている。本発明の利点、特徴、及びそれらを達成する方法は、図面と共に詳細に後述する実施形態を参照すれば明確になるであろう。しかし、本発明は、以下で開示する実施形態に限定されるものではなく、異なる多様な形態で具現することが可能である。本実施形態は、単に本発明の開示が完全になるように、本発明が属する技術分野で通常の知識を有する者に対して発明の範疇を完全に知らしめるために提供するものであり、本発明は、請求項の範疇によってのみ定義される。図面において層、領域のサイズ、及び相対的なサイズは説明の明瞭性のために誇張することがある。素子または層が、異なる素子または層の上と指称するものは、他の素子或いは層の真上だけでなく、中間に他の層または他の素子を介在する場合を全て含む。これに対し、1つの素子が他の素子と直接上directlyon、または真上と指称するものは中間に他の素子又は層を介在しないものを示す。及び/またはは、言及したアイテムの各々及び1つ以上の全ての組み合わせを含む。空間的に相対的な用語である下、下部、上、上部などは、図面に示しているように、1つの素子または構成要素と異なる素子または構成要素との相関関係を容易に記述するために使用することがある。空間的に相対的な用語は、図面に示している方向に加えて、使用時または動作時における素子の互いに異なる方向を含む用語として理解しなければならない。明細書全体において、同一参照符号は同一構成要素を指す。本明細書で記述する実施形態は本発明の概略図の平面図および断面図を参照して説明する。したがって、製造技術および/または許容誤差などによって例示図の形態を変形することがある。したがって、本発明の実施形態は、図示する特定の形態に制限されず、製造工程により生成される形態の変化も含む。したがって、図面で例示する領域は概略的な属性を有し、図面で例示する領域の形態は素子の領域の特定形態を例示するためであり、発明の範疇を制限するためではない。第1実施形態図1~図11を参照して第1実施形態による基板およびその製造方法について説明する。第1実施形態による基板の斜視図を図1に示す。図2は、図1に示す基板のA-A’線に沿った断面図である。図3~図11は、第1実施形態による基板の製造方法を説明するための工程ステップを示す図であって、特に図1に示す基板のA-A’線に沿った断面に基づき図示するものである。第1実施形態による基板の構造について、図1および図2に基づいて説明する。第1実施形態による基板は、支持基板160、支持基板160の上部体に配置される絶縁層150、絶縁層150の内部に配置される線形の導電層パターン122、および絶縁層150の内部および線形導電層パターン122の上部に配置される線形の半導体パターン104を備える。図1および図2に示すように、線形の半導体パターン104および導電層パターン122は第1方向に延びるように形成される。第1実施形態による基板では、線形の導電層パターン122は絶縁層150の内部に埋設され得る。これにより、線形導電層パターン122が埋め込み配線としての役割を果たすため、第1実施形態の基板は、埋め込み配線を備える基板といえる。以下で第1実施形態の基板の各構成要素について具体的に説明する。支持基板160は、支持基板160の上部の構造物を支持する役割を果たす。支持基板160はトランジスタのような単位素子が形成される基板ではないため、多様な半導体用基板を支持基板160として使用することができる。例えば、支持基板160は単結晶シリコン基板、非晶質シリコン基板、ポリシリコン基板のうちいずれか一つであってよく、結晶欠陥またはパーティクルを含むものでもよく、素子形成に不適合と判定された低レベルの基板でもよい。支持基板160上には支持基板160の内部に要求される、例えば、導電層パターン122、半導体パターン104などの構成要素を有する絶縁層150が配置される。この絶縁層150は一表面が支持基板160の上面に直接ボンディングされることにより支持基板160上に配置される。このため、支持基板160の上面にボンディングされる絶縁層150の表面は平坦化されている。絶縁層150はシリコン酸化膜を含むことができ、このシリコン酸化膜は、HDPHighDensityPlasma酸化膜、SOGSpinOnGlass系の酸化膜、TEOSTetraEthylOrthoSilicate膜、ラジカル酸化工程により形成される酸化膜などからなる。絶縁層150の内部には絶縁層150の上部表面から一定の深さへの第1方向に延長する線形の導電層パターン122が複数互いに離隔して配置される。第1実施形態による基板では、深さは所定の深さである場合もあるが、そうではない場合もある。また、絶縁層150の内部および導電層パターン122の上部には第1方向に延長する半導体パターン104が複数互いに離隔して配置され、半導体パターン104の上部表面と絶縁層150の上部表面は同一高さを有するように配置される。すなわち、半導体パターン104の上面は絶縁層150外部に露出している。図示するように、線形の半導体パターン104は線形の導電層パターン122と平面上で互いに重畳して類似の形状を有し、半導体パターン104の第2方向幅は導電層パターン122の第2方向幅より大きいこともある。第1実施形態による基板では、半導体パターン104の第2方向幅と導電層パターン122の第2方向の幅の差は予め定められる場合もあるが、そうではない場合もある。このとき、幅の差は導電層パターン122の両側壁に配置されたスペーサ140の第2方向幅と同一値を意味する。導電層パターン122は金属または金属シリサイドを含み得る。例えば、導電層パターン122はタングステン、アルミニウム、銅コバルト、ニッケルシリサイド、コバルトシリサイド、タングステンシリサイドなどを含み、これらを単独または2以上混合して使用することもできる。また、半導体パターン104は、単結晶半導体、例えば、単結晶シリコンをから形成される。しかし、導電層パターン122および半導体パターン104を構成する材料は本実施形態で例示するものに限定されず、その他多様な物質を使用することができる。ここで、導電層パターン122の上面には障壁層パターン112がさらに配置されることもある。障壁層パターン112は半導体パターン104と導電層パターン122との間に設けられ、導電層パターン122内に含まれた金属元素や導電性元素が半導体パターン104に拡散、または半導体パターン104に含まれる半導体元素が導電層パターン122に拡散することを防止または軽減する一種の拡散障壁層である。また、障壁層パターン112は、半導体パターン104と導電層パターン122との間のオーミックコンタクトを提供して接触特性を向上させる役割も果たすことができる。障壁層パターン112は金属、金属窒化物または金属シリサイドを含む。例えば、障壁層パターン112はチタン、チタン窒化物、タンタル、タンタル窒化物、タングステン窒化物、タングステンシリサイド、コバルトシリサイド、ニッケルシリサイドなどから形成され、これらを単独または2以上混合して使用する。また、導電層パターン122の下面にはキャッピング層パターン132が形成される。キャッピング層パターン132は後述する基板の製造方法において、パターニング工程を行うために使用するものであって、図1および図2に図示するように導電層パターン122の下面に残留することがある。これについてはさらに詳細に後述する。キャッピング層パターン132はシリコン酸化物、シリコン窒化物、またはシリコン酸窒化物のように絶縁物質を含み得る。また、キャッピング層パターン132、導電層パターン122および障壁層パターン112が順次に積層された積層構造物の両側壁にはスペーサ140がさらに配置されることもある。スペーサ140は後述する基板の製造方法においてパターニング工程を行うために使用するものであって、本図面に図示するようにキャッピング層パターン132、導電層パターン122および障壁層パターン112の両側壁に残留する。スペーサ140については詳細を後述する。スペーサ140は例えば、シリコン酸化物、シリコン窒化物またはシリコン酸窒化物のような絶縁物質を含み得る。基板を利用してトランジスタなどの半導体素子を製造する場合、半導体パターン104は活性領域として機能し、絶縁層150は半導体パターン104を互いに分離する素子分離領域として機能する。また、半導体パターン104の下部に配置される導電層パターン122は絶縁層150によって互に分離され、埋め込み配線として機能する。例えば、導電層パターン122はトランジスタのドレーン領域に電圧を印加するためのビット線として利用される。次に、図1および図2に示す基板の製造方法について図3から図11に基づいて説明する。図3を参照すると、支持基板160とボンディングされる半導体用基板100を用意する。ここで、半導体用基板100の一部は後続工程によりトランジスタなどの素子を形成するための半導体層、すなわち、活性領域として提供する。このため、半導体用基板100は半導体用の単結晶、例えば、単結晶シリコンからなる。以下、説明の便宜上、半導体用基板100の両表面のうち支持基板160とボンディングされる側に配置された表面を第1面S1といい、その向かい側に配置された表面を第2面S2という。続いて、半導体用基板100内にイオン注入層102を形成する。イオン注入層102は後続工程図10参照で分離される面であって、例えば第1面S1からの水素イオン注入工程により形成され得る。このようなイオン注入層102によって半導体用基板100は上部100aと下部100bに区分され、半導体用基板100の上部100aは素子を形成するために半導体層として提供される部分であり、下部100bは後続する分離工程図10参照により除去される部分である。イオン注入層102は第1面S1から形成される。第1実施形態では、イオン注入層102の深さは予め定められているが、予め定められてなくてもよい。イオン注入工程は、原子または分子イオンを高電圧下でターゲット物質の表面層を浸透する十分なエネルギーを有するように加速させ、加速されたイオンをターゲット物質に衝突させ、注入するようにする工程である。したがって、イオンを加速させるイオン注入エネルギーの大きさを調節することによってイオン注入層102の深さを調節することができる。また、注入するイオンの量を調節することによってイオン注入層102のイオン分布を調節することができる。一方、上記のイオン注入層102は、所定の基準温度以上の温度、例えば、500°C以上の温度で分離される。このとき、基準温度は予め定められる場合もあり、そうではない場合もある。イオン注入層形成工程と後続の分離工程図10参照との間に行われる工程図4~図9参照は、基準温度以下の温度で行われる。これについては後述する。図4を参照すると、半導体用基板100の第1面S1上に障壁層110を形成する。障壁層110は障壁層110の上部に形成される導電層120内に含まれる金属元素や導電性元素が半導体用基板100に拡散、または半導体用基板100内に含まれる半導体元素が導電層120に拡散することを防止または軽減するために形成するものである。障壁層110は、例えば、スパッタリングや化学気相蒸着のような多様な蒸着方式によって形成される。第1実施形態では、障壁層110は500°Cより低い温度で蒸着される。また、障壁層110は、金属、金属窒化物または金属シリサイドを蒸着して形成される。例えば、障壁層110は、チタン、チタン窒化物、タンタル、タンタル窒化物、タングステン窒化物、タングステンシリサイド、コバルトシリサイド、ニッケルシリサイドなどから形成され、これらを単独または2以上混合して使用する。続いて、障壁層110上に埋め込み配線用の導電層120を形成する。導電層120は多様な蒸着方式によって形成される。第1実施形態では、導電層120は500°Cより低い温度で蒸着される。また、導電層120は金属または金属シリサイドを蒸着して形成する。例えば、導電層120はタングステン、アルミニウム、銅コバルト、ニッケルシリサイド、コバルトシリサイド、タングステンシリサイドなどから形成され、これらを単独または2以上混合して使用する。続いて、導電層120上にキャッピング層130を形成する。キャッピング層130は後述する導電層120のエッチング工程図5参照および半導体用基板100のエッチング工程図6参照で導電層120を保護し、かつエッチングマスクとしての役割を果たす。キャッピング層130は多様な蒸着方式によって形成される。第1実施形態では、キャッピング層130は、500°Cより低い温度で蒸着される。また、キャッピング層130は、例えば、シリコン酸化物、シリコン窒化物、またはシリコン酸窒化物のような絶縁材料を蒸着して導電層120上に形成される。一方、図4に示す工程において、導電層120の構成によっては障壁層110の形成工程を省略することがある。図5を参照すると、キャッピング層130上に埋め込み配線が形成される領域を覆う図示しないマスクパターンを形成した後、このマスクパターンをエッチングマスクとしてキャッピング層130を異方性エッチングしてキャッピング層パターン132を形成し、マスクパターンおよび/またはキャッピング層パターン132をエッチングマスクとして導電層120および障壁層110を異方性エッチングして導電層パターン122および障壁層パターン112を形成する。第1実施形態では、埋め込み配線図1および図2の導電層パターン122は、第1方向に延びるとともに、複数の埋設配線が互いに離隔して形成されるため、マスクパターンはこのような形状の埋め込み配線を覆うように第1方向に延長する線形状を有する。したがって、この工程により、第1方向に延長する線形の障壁層パターン112、導電層パターン122およびキャッピング層パターン132からなる積層構造物が形成される。複数の積層構造物が互いに離隔して形成され得る。続いて、積層構造物の両側壁にスペーサ140を形成する。より具体的に説明すると、積層構造物の全面に沿ってスペーサ140として利用される物質膜を形成した後、この物質膜を全面エッチングすることによってスペーサ140を形成する。ここで、スペーサ140として利用する物質膜は、例えば、シリコン酸化物、シリコン窒化物またはシリコン酸窒化物のような絶縁物質を蒸着することにより形成される。この工程により、障壁層パターン112、導電層パターン122およびキャッピング層パターン132からなる積層構造物およびその両側壁のスペーサ140によって半導体用基板100の第1面S1の一部が露出する。また、この工程により形成された導電層パターン122は後述する工程により埋め込み配線をなす。前述したように、導電層パターン122が延長する方向を第1方向という。また、第1方向と同一平面上で交差する方向を第2方向という。図6を参照すると、キャッピング層パターン132およびスペーサ140をエッチングマスクで半導体用基板100を深さ方向に異方性エッチングすることによって、障壁層パターン112、導電層パターン122およびキャッピング層パターン132からなる積層構造物およびスペーサ140の下に配置され、第1方向に延長する線形の半導体パターン104を形成する。第1実施形態では、半導体用基板100は所定の深さで異方性エッチングされている。線形の半導体パターン104は積層構造物と平面上に重畳して類似の形状を有し、半導体パターン104の第2方向幅w1は積層構造物の第2方向幅よりスペーサ140の第2方向幅だけより大きい値を有する。ここで、半導体用基板100のエッチングの深さ、すなわち、半導体パターン104の高さh1は半導体用基板100の厚さより小さい値を有し、かつ、半導体用基板100の上部100a厚さより小さい値を有する。これにより、半導体パターン104の最下部はイオン注入層102から離れた位置に形成される。第1実施形態で、半導体パターン104の最下部とイオン注入層102との間の距離は予め定められる場合もあり、そうではない場合もある。イオン注入層102を形成する際にイオン注入層102の周辺にある程度の欠陥が生じる。しかし、半導体パターン104の高さh1を調節すると、半導体パターン104は、後続工程においてトランジスタなどの半導体素子を製造する場合に活性領域として利用されるため、欠陥がないものであるか少なくとも欠陥が最小である領域とすることができる。本工程によって形成された複数の半導体パターン104は互いに分離した状態ではなく、半導体パターン104の下の半導体用基板100の上部100aによって相互に連結している。図7を参照すると、障壁層パターン112、導電層パターン122、キャッピング層パターン132、スペーサ140および半導体パターン104上に絶縁層150を形成する。ここで、絶縁層150は、スペーサ140および半導体パターン104の間の空間を埋め、積層構造物の上部を十分に覆う程度の厚さで形成される。絶縁層150は、例えば、化学気相蒸着のような多様な方式で絶縁材料が蒸着されることにより形成される。第1実施形態では、絶縁層150は500°Cより低い温度で形成される。また、絶縁層150は、酸化膜、例えば、シリコン酸化膜で形成され得るが、シリコン酸化膜はHDPHighDensityPlasma酸化膜、SOGSpinOnGlass系の酸化膜、TEOSTetraEthylOrthoSilicate膜、ラジカル酸化工程により形成される酸化膜などからなる。絶縁層150は、図7に示すように平坦化された表面を有し、このため絶縁層150を形成するための絶縁物質蒸着後の平坦化工程、例えば、CMPChemicalMechanicalPolishing工程がさらに行われる。このような絶縁層150の平坦化された表面は後述する支持基板160と接合される接合面になる。絶縁層150は、後続工程でトランジスタなどの半導体素子を製造する場合、活性領域として提供される半導体パターン104を互に分離する素子分離領域として役割を果たす。図8を参照すると、支持基板160を提供する。ここで、支持基板160は単結晶シリコン基板、非晶質シリコン基板、ポリシリコン基板などのような半導体用基板であり、結晶欠陥またはパーティクルを含むものでもよく、素子を形成するに不適合と判定された低レベル基板でもよいのは前述したとおりである。続いて、支持基板160に絶縁層150を接合させるが、支持基板160の上面と絶縁層150の上面が互いに接触するように接合させる。言い換えれば、半導体用基板100の第1面S1が支持基板160の上面と対向するように図7の工程による結果を逆さにして支持基板160と接合させる。接合方法についてより具体的に説明すると、支持基板160の上面と絶縁層150の上面とに水を加えるなどの方式により親水化処理をした後、親水化処理した支持基板160の上面および絶縁層150の上面を接触させると、接触面に形成されたOHグループの間に作用するファンデルワールス力により支持基板160と絶縁層150とが互いに接合される。接合工程は500°Cより低い温度で行われ、例えば常温~400°Cの温度範囲で行われ得る。接合工程の際には接合面に金属物質のように接合が容易ではない物質が全く露出していないため、接合が容易にかつ2個の基板、すなわち、半導体用基板100と支持基板160が互いに浮くことなく高精度に接合される。図9に図示するように、支持基板160上に図7に示す工程による結果物の上下が逆さの状態で配置されていることが分かる。これにより、半導体用基板100の第1面S1は支持基板160の上面と対向するようになり、第2面S2は図9に示す構造物の最上面になる。また、絶縁層150の内部に第1方向に延長し、キャッピング層パターン132、導電層パターン122および障壁層パターン112が順次に積層された積層構造物が埋め込められ、絶縁層150の内部および積層構造物の上部に第1方向に延長する半導体パターン104が配置される。図10を参照すると、既に形成されたイオン注入層102に沿って半導体用基板100を分離することにより、半導体用基板100の下部100bを除去される。半導体用基板100の下部100bと上部100aとの分離工程は半導体用基板100を500°C以上の温度で熱処理することによって行われる。図10に示す分離工程後の半導体用基板100の上部100aの表面部は、滑りがよくなかったり、前述したイオン注入層102を形成する工程の際図3参照に発生した欠陥を含んだりすることがある。しかし、このような問題は以下の図11の工程を行うことにより解決されるか、または最小化することができる。図11を参照すると、絶縁層150が露出するように残留する半導体用基板100の上部100aを除去する。その結果、半導体用基板100の上部100aによって互いに連結していた複数の半導体パターン104が絶縁層150によって互いに分離される。したがって、半導体パターン104は後続工程でトランジスタのような素子を形成する際に活性領域として機能することができ、絶縁層150はこのような半導体パターン104を互いに分離する素子分離領域として機能することができる。また、活性領域としての半導体パターン104の下には埋め込み配線として導電層パターン122が配置され、後続工程で例えば、トランジスタのような素子を形成する際に必要な配線、例えば、ビット線として利用される。半導体用基板100の上部100aを除去する工程は、例えば、CMP工程のような研磨工程を利用して行うかまたは、乾式エッチング工程を利用して行うこともある。第1実施形態の工程によれば、半導体パターン104を互いに分離できること以外にも、図10に示す工程後の半導体用基板100の上部100a表面部の滑りがよくなかったり、イオン注入層102の形成によって発生した欠陥を含んだりする問題は解消されるかまたは最小化することができる。このような図3~図11に示す工程によって、図1および図2に示す基板が製造される。以上で説明した基板およびその製造方法によれば、少なくとも次のような効果がある。すなわち、本基板が低抵抗の埋め込み配線を備えるため、半導体装置の特性を改善することができる。さらに、埋め込み配線として利用される導電層を先にパターニングし、その次に活性領域として利用される半導体用基板をパターニングするため、パターニングをする工程から生じる問題を解消することができる。具体的に説明すると、従来技術のように活性領域を先にパターニングした後、導電層をパターニングすると、導電層パターニング過程から生じる金属物質や副産物が活性領域の側壁などに付き、活性領域の汚染の問題が生じる。第1実施形態による基板の製造方法では、パターニング順序を変えることによってこのような問題を解消した。また、本基板はパターニングした導電層を埋込む構造を有するため、このパターニングした導電層自体をそのまま配線として利用できるため、後続素子の形成工程が単純かつ容易である。第2実施形態次に、本発明の第2実施形態による半導体装置を図12から図18に基づいて説明する。上述した基板は埋め込み配線を含み、活性領域および素子分離領域を有するため、多様な半導体装置の製造に利用することができる。例えば、垂直チャンネルトランジスタを有する半導体メモリ装置の製造に利用することができ、このような場合埋め込み配線はビット線として利用することができる。図12は、第2実施形態による半導体装置を示す斜視図であり、図13は図12の半導体装置のA-A’線、B-B’線およびC-C’線に沿った断面図である。図12に示すA-A’線は、図1に示すA-A’線と一致する。また、図12では、含まれる構成要素を明確に示すため絶縁層150の一部、正確には埋め込み配線の下の絶縁層150の部分のみを図示しているが、図12にも図13に図示するような絶縁層150が含まれている。図12および図13を参照して説明する本実施形態の半導体装置は、前述した基板と同一の基板を利用して製造することができる。図12および図13を参照すると、第2実施形態による半導体装置は、支持基板160、支持基板160の上部に配置される絶縁層150、絶縁層150の内部に埋め込まれ、第1方向に延長する線形の導電層パターン122、および導電層パターン122の上部に配置され、線形の下部半導体パターン104aおよび柱型の上部半導体パターン104bからなる活性領域、および活性領域に配置されるトランジスタを含む。第2実施形態の基板の各構成要素については以下において具体的に説明する。本実施形態の半導体装置に含まれる支持基板160、および絶縁層150内部に埋め込まれる導電層パターン122は、図1および図2を参照して説明した内容と同様である。また、導電層パターン122の上面に配置される障壁層パターン112、導電層パターン122の下面に配置されるキャッピング層パターン132、および障壁層パターン112、導電層パターン122およびキャッピング層パターン132からなる積層構造物の両側壁に配置されるスペーサ140も、図1および図2で説明した内容と同様である。導電層パターン122は、第2実施形態の半導体装置で埋め込み配線、特に、ビット線として利用することができ、これについては後述する。線形の下部半導体パターン104aおよび柱型の上部半導体パターン104bは、図1および図2に示す半導体パターン104をパターニングして形成したものである。具体的には、線形の下部半導体パターン104aは、第1実施形態の半導体パターン104がパターニングされていない部分であって、半導体パターン104のように積層構造物の上部に配置され、第1方向に延長される。柱型の上部半導体パターン104bは、半導体パターン104の上部をパターニングして形成された部分であって、下部半導体パターン104a上に配置され、下部半導体パターン104aから垂直方向に突出する。1つの下部の半導体パターン104a上に複数の上部半導体パターン104bが配置される。なお、下部半導体パターン104aおよび上部半導体パターン104bに示す点線はこれらを区別するためではなく、ソース領域S/ドレーン領域Dを表示するためである。以下、説明の便宜のため、第1方向に一列に配列した複数の上部半導体パターン104bを上部半導体パターン104bの行といい、第2方向に一列に配列した複数の上部半導体パターン104bを上部半導体パターン104bの列という。図12では、上部半導体パターン104bの行が3個であり、上部半導体パターン104bの列が2個の場合を図示する。第2実施形態では、上部半導体パターン104bの列と列との間に配置された絶縁層150は、上部半導体パターン104bの高さに該当する深さだけエッチングされ、除去される。上部半導体パターン104bの列と列との間で絶縁層150の上面高さは下部半導体パターン104aの上面高さと同一であり、第1方向で上部半導体パターン104bの両側壁が露出している。また、第2方向で隣接する活性領域、すなわち、下部半導体パターン104aおよび上部半導体パターン104bは、この絶縁層150によって互いに分離する。トランジスタは、下部半導体パターン104aおよび上部半導体パターン104bからなる活性領域に形成される。このトランジスタは、ゲート絶縁膜180、ゲートライン192のゲート電極、ソース領域Sおよびドレーン領域Dを含む。図示するように、ソース領域Sおよびドレーン領域Dが上下部に配置されているため、このトランジスタでは、支持基板160に対して垂直方向にチャンネルが形成される。ゲート絶縁膜180は、少なくとも上部半導体パターン104bの露出した両側壁上に配置される。このゲート絶縁膜180は、シリコン酸化物を含む。ゲートライン192は、上部半導体パターン104bの列と列との間に配置されゲート絶縁膜180と接し、第2方向に延長する。ゲートライン192のうちゲート絶縁膜180と各々接し、上部半導体パターン104bのチャンネルに電圧を印加できる部分をゲート電極ともいう。上部半導体パターン104bの列と列との間には同一深さの下部半導体パターン104aと絶縁層150が配置されているため、ゲートライン192はその上部に配置される。このとき、上部半導体パターン104bの1つの列には2個のゲートライン192が配置される。すなわち、上部半導体パターン104bの1つの列の一方の側壁と接するゲートライン192と一方の側壁と対向する他方の側壁と接するゲートライン192が配置される。このようなゲートライン192は上部半導体パターン104bの列と列との間で互いに分離している。このようなゲートライン192は不純物がドーピングされたポリシリコン、金属、金属化合物などを含み得る。例えば、ゲートライン192はタングステン、チタン、アルミニウム、タンタル、タングステン窒化物、アルミニウム窒化物、チタン窒化物、チタンアルミニウム、タングステンリサイド、チタンシリサイド、コバルトシリサイドなどからなり、これらを単独または互いに混ざり合って使用する。ゲートライン192の高さは、上部半導体パターン104bの高さより小さい。すなわち、上部半導体パターン104bのうち上側の一部がゲートライン192より上に突出している。ソース領域Sは、ゲートライン192より上に突出した上部半導体パターン104bの上部に形成され、ドレーン領域Dはゲートライン192の下に形成され、下部半導体パターン104aに形成される。しかし、ソース領域Sおよびドレーン領域Dの垂直方向の位置関係はある程度調節することができる。例えば、ドレーン領域Dの最上部がゲートライン192の最下部より若干上に配置されることもある。また、ソース領域Sの最下部がゲートライン192の最上部より若干下に配置されることもある。これらソース領域S/ドレーン領域Dは同一不純物、例えば、N型不純物を含み得る。ソース領域S/ドレーン領域Dの間に配置されるチャンネル領域はソース領域S/ドレーン領域Dと異なる不純物、例えば、P型不純物を含み得る。ドレーン領域Dは、下部半導体パターン104aに配置され下部半導体パターン104aが延長する方向と同一に第1方向に延長することもある。また、ドレーン領域Dの底面は埋め込み配線としての下部の導電層パターン122と接するため、ドレーン領域Dと埋め込み配線とが電気的に接続する。このような場合、低抵抗を有する埋め込み配線がビット線として機能するため、本実施形態の半導体装置の電気的特性を改善することができる。さらには、垂直チャンネルトランジスタを含む半導体装置を提供するため、半導体装置の集積度を改善することができる。上部半導体パターン104b上にはソース領域Sと電気的に接続する図示しないキャパシターがさらに配置される。このような場合、1T1C1transistor1capacitor構造の単位セルを有する半導体メモリ装置、例えば、DRAMが形成され得る。以上、第2実施形態では垂直チャンネルトランジスタを備える半導体装置について説明をした。特に、上部半導体パターン104bの1つの列に2つのゲートライン192、すなわち、上部半導体パターン104bの1つの列の一方の側壁と接するゲートライン192と一方の側壁と対向する他方の側壁と接するゲートライン192が配置される半導体装置について説明した。しかし、本発明がこれに限定されるものではない。本発明では、ゲート電極としてのゲートラインの一部が上部半導体パターンの少なくとも一方の側面と接し、ゲートラインが第1方向と垂直した第2方向に延長する限り、ゲート電極および/またはゲートラインの形状や個数は多様に変形することができる。図14~図18は、上述した図12および図13の半導体装置の製造方法を説明するための工程ステップを示す図面である。特に、図12に示す半導体装置のA-A’線、B-B’線およびC-C’線に沿った断面図を基準として図示するものである。第2実施形態の半導体装置は、第1実施形態の基板と同一の基板を利用して製造することができる。このため、先ず、図1および図2で説明した基板と同一の基板が提供される。すなわち、支持基板160と、支持基板160の上部体に配置される絶縁層150と、絶縁層150の内部に配置されて第1方向に延長し、キャッピング層パターン132、導電層パターン122および障壁層パターン112が順次に積層された複数の積層構造物と、積層構造物の両側壁のスペーサ140と、積層構造物およびスペーサ140の上部に配置されて第1方向に延長し、上面が絶縁層150の外部に露出した半導体パターン104と、を含む基板が提供される。提供された基板は前述した図3~図11の工程を行うことによって形成される。続いて、図14を参照すると、活性領域として提供された半導体パターン104にソース領域およびドレーン領域を形成するためにイオン注入工程を行う。このとき、イオン注入エネルギーを調節することによって半導体パターン104の上部のソース領域Sと、半導体パターン104の下部のドレーン領域Dを区別して形成することができる。ソース領域Sとドレーン領域Dとは上下部で間隔をおいて離隔しており、このソース領域Sとドレーン領域Dとの間の半導体用基板104の部分にチャンネルが垂直配置される。第2実施形態では、ソース領域Sとドレーン領域Dとの間の距離は予め定められている。このようなソース領域S/ドレーン領域Dは、第1導電型、例えば、N型の不純物がイオン注入されて形成され得る。図15を参照すると、イオン注入が行われた基板の上部にマスクパターン170を形成する。このマスクパターン170は所望する形状の活性領域を得るために半導体パターン104を追加にパターニングするためのものである。例えば、垂直チャンネルトランジスタを形成するためには活性領域として半導体用基板の表面から垂直方向に突出した柱形状の半導体パターンが要求される。したがって、マスクパターン170は素子で要求される活性領域をパターニングできるように多様な形状を有する。本実施形態でマスクパターン170は柱形状の活性領域を得るために、第2方向に延長するライン形状を有する図16を参照すると、第2方向に延長する線形のマスクパターン170をエッチングマスクで半導体パターン104を深くエッチングし、ドレーン領域Dの最上部の付近までエッチングする。第2実施形態では、エッチングの深さは予め定められている。既存の半導体パターン104のような積層構造物の上部に配置されて第1方向に延長する線形形状を維持する下部半導体パターン104aと、下部半導体パターン104a上に配置されて下部半導体パターン104aから垂直方向に突出して柱形状を有する上部半導体パターン104bとが形成される。このとき、マスクパターン170の個数によって1つの下部半導体パターン104a上に複数の上部半導体パターン104bが形成される。本工程を行う際のエッチングの深さは、上部半導体パターン104bの最下部がドレーン領域Dの最上部と同一であるかまたは若干下に位置するように調節される。第2実施形態では、垂直チャンネルトランジスタ形成のため、半導体パターン104を追加エッチングして形成された下部半導体パターン104aおよび上部半導体パターン104bが活性領域を構成する。一方、本工程ではマスクパターン170をエッチングマスクで半導体用基板104をエッチングすることに加え、マスクパターン170をエッチングマスクで絶縁層150をさらにエッチングすることもできる。すなわち、マスクパターン170をエッチングマスクで半導体用基板104および絶縁層150を一括してエッチングすることができる。これにより、エッチングされた絶縁層150の上面は下部半導体パターン104aの上面と同一高さに配置され得る。このように半導体用基板104および絶縁層150を一括してエッチングすると、上部半導体パターン104bの列と列との間にゲートラインを形成できるトレンチT図16を参照が形成される。ゲートラインの形成については後述する。上記のようにマスクパターン170によって露出される半導体用基板104および/または絶縁層150をエッチングすると、第1方向で上部半導体パターン104bの両側壁が露出した状態となる。このように露出された上部半導体パターン104bの両側壁にチャンネル形成のためのイオン注入工程を行う。このとき、イオン注入工程は、ソース領域Sとドレーン領域Dとの間の上部半導体用基板104bの側面に不純物がイオン注入されるように調節する。また、このようなチャンネル形成のためにソース領域S/ドレーン領域Dと異なる第2導電型、例えば、P型の不純物がイオン注入されることもある。続いて、図17を参照すると、露出された上部半導体パターン104bの両側壁にゲート絶縁膜180を形成する。ゲート絶縁膜180は、上部半導体パターン104bと後述するゲートラインとを絶縁させるためのものである。ゲート絶縁膜180は、例えば、シリコン酸化物を含み、熱酸化方式によって形成される。ゲート絶縁膜180が、例えば、熱酸化方式によって形成される場合、図17に示すように、ゲート絶縁膜180は上部半導体パターン104bの両側壁だけでなく露出している半導体上部、例えば、下部半導体パターン104aの上面にも形成される。続いて、全体構造上にゲートライン形成のための図示しない導電膜を形成した後、この導電膜を全面エッチングして高さを低くする。これにより、上部半導体パターン104bの列と列との間のトレンチT図16参照に埋め込まれるゲートライン用導電膜パターン190が形成される。ゲートライン用導電膜パターン190はトレンチTに埋め込まれることにより、自身の上面の高さがソース領域Sの近辺、すなわち、ソース領域Sの最下部と同一であるかまたは若干上に位置するように形成される。ゲートライン用導電膜パターン190は第2方向に延長し、上部半導体パターン104bの両側壁の少なくともチャンネル領域と接するように形成される。ゲートライン用導電膜パターン190は、上部半導体パターン104bの列と列との間に形成され、上部半導体パターン104bのすべての列と接する状態にある。そこで、上部半導体パターン104bの列と列との間でゲートライン用導電膜パターン190を互いに分離する。図18を参照すると、上部半導体パターン104bの列と列との間に配置されたゲートライン用導電膜パターン190を第1方向で中央の部分をエッチングして互に分離したゲートライン192を形成する。これにより、上部半導体パターン104bの1つの列ごとに2つのゲートライン192すなわち、上部半導体パターン104bの1つの列の一側壁と接するゲートライン192と一側壁と対向する他側壁と接するゲートライン192が配置される。ゲートライン用導電膜パターン190を完全に分離するため、所定程度の過度エッチングが行われるため、ゲートライン用導電膜パターン190のエッチングによって露出されるゲート絶縁膜180やその下部の下部半導体パターン104a、または絶縁層150はある程度エッチングされる。第3実施形態次に、本発明の第3実施形態による半導体装置について、以下の図19および図20を参照して説明する。第3実施形態の半導体装置は、図1に示す基板を製造する過程から得られる中間構造物、すなわち、図5に示す構造物を利用して製造される。図19は、第3実施形態による半導体装置を示す斜視図である。図20は、図19の半導体装置を示す平面図である。図19に示す斜視図は、構成要素をより明確に示すため、絶縁膜の一部と素子分離膜などを省略している図であり、図20に示す平面図の一部、すなわち、2行に配置される活性領域と、2つのワード線のみを示す。図19および図20を参照すると、第3実施形態の半導体装置は、支持基板160と、支持基板160の上部に配置される絶縁層150と、絶縁層150の内部に埋め込まれ、方向、例えば、第1方向に延長する線形の導電層パターン122と、導電層パターン122の上部に配置される活性領域としての柱型の半導体パターン1000と、1つの半導体パターン1000に2個ずつ配置されるトランジスタと、を含む。第3実施形態の半導体装置の各構成要素について以下でさらに具体的に説明する。第3実施形態の半導体装置に含まれる支持基板160、および絶縁層150の内部に埋め込まれる導電層パターン122は、図1および図2で説明したのと同一である。また、導電層パターン122の上面に配置される障壁層パターン112、導電層パターン122の下面に配置されるキャッピング層パターン132、および積層構造物の上側壁に配置されるスペーサ140も、図1および図2で説明した内容と同一である。導電層パターン122は、第3実施形態の半導体装置で埋め込み配線、特に、ビット線BLとして利用される。柱型の半導体パターン1000は、図5に示す半導体用基板100をパターニングして形成される。半導体パターン1000は、長方形であり、第2方向の幅が第1方向の幅より大きい。半導体パターン1000は、第2方向で自身の下部に存在するビット線BLによって3個の部分に離隔して配置される。すなわち、半導体パターン1000は、中心部がビット線BLと重畳して中心部の両側部がビット線BLの間と重畳するように配置される。以下では説明の便宜のため、ビット線BLと重畳する半導体パターン1000を中心部といい、中心部の左側の半導体パターン1000を第1側部といい、中心部の右側の半導体パターン1000を第2側部という。半導体パターン1000は、第2方向で互いに対向する2つの側面を有するが、半導体パターン1000の第1側部および第2側部に対応する半導体パターン1000の第1側面および第2側面にはチャンネル領域が配置される。また、半導体パターン1000の第1側面および第2側面に対応する半導体パターン1000の上部には第1ソース領域および第2ソース領域が配置され、半導体パターン1000の中心部に対応する半導体パターン1000の下部には共通ドレーン領域が配置される。この共通ドレーン領域はビット線BLと直接接続することができる。このとき、複数の半導体パターン1000はビット線BLと重畳し、ジグザグタイプで配列される。すなわち、1つの行に存在する複数の半導体パターン1000が例えば、奇数番目列のビット線BLと重畳するように配置される場合、上記1つの行と隣接する行に存在する複数の半導体パターン1000は偶数番目列のビット線BLと重畳するように配置されることがある。これにより、1つの行に存在する半導体パターン1000の第1側部は隣接する行に存在する半導体パターン1000の第2側部と対向するようになる。これら半導体パターン1000の間には後述するゲート電極Gが形成される空間を除いては図示しない素子分離膜が存在し、半導体パターン1000を互いに分離させる。ゲート電極Gは、1つの行の半導体パターン1000の第1側面と上記1つの行と隣接する他の行の半導体パターン1000の第2側面の間ごとに配置される。ワード線WLは、半導体パターン1000の行と行の間の素子分離膜の上部に配置され、ゲート電極Gを接続させて第2方向に延長する。第3実施形態による半導体装置のような構造では、素子分離膜によって分離する1つの半導体パターン1000に第1チャンネルおよび第2チャンネルを有するトランジスタが2個ずつ形成され、ドレーン領域を共通して有する。すなわち、1つの活性領域に2つのメモリセルの形成が可能であり、高集積素子を作ることができる。その他の実施形態上述した第2実施形態では、上部半導体パターンは四角柱形状を有するとした。しかしながら、上部半導体パターンの形状はこれに限定されない。上部半導体パターンは、円柱または多角柱形状であってもよい。イ上述した実施形態では、半導体用基板は単結晶シリコンからなるとした。しかしながら、半導体用基板の材料はこれに限定されない。半導体基板は、単結晶の多様な半導体材料からなってもよい。ウ上述した実施形態では、支持基板と絶縁層との接合は、支持基板の上面と絶縁層の上面とに水を加えて親水化処理をした後、親水化処理した支持基板の上面および絶縁層の上面を接触させるとした。しかしながら、支持基板と絶縁層との接合方式はこれに限定されない。親水化処理の他に多様な処理によって接合される。以上、添付する図面を参照して本発明の実施形態について説明したが、本発明が属する技術分野で通常の知識を有する者は、本発明が、その技術的思想や必須の特徴を変更しない範囲で他の具体的な形態で実施され得ることを理解することができる。したがって、上記実施形態はすべての面で例示的なものであり、限定的なものではないと理解しなければならない。