"半導体物質またはガラス物質から形成された基板を有し、当該基板を貫通して延びて前記基板の一面上の端子を相応する他面上の端子にそれぞれ電気的に連結するスルー基板ビアを含むインターポーザと、前記インターポーザに実装され、少なくとも一部の端子を介して前記インターポーザに電気的に連結されたチップパッドを含む下部半導体チップと、前記下部半導体チップの側部を取り囲むモールディング物質と、前記下部半導体チップ上に積層され、少なくとも一部の下側表面上の端子を介して電気的に連結された集積回路を含む上部半導体素子と、前記インターポーザの上側表面上に位置し、前記上部半導体素子の下側表面に延長し、前記インターポーザの上側表面上の端子を、前記上部半導体素子の下側表面上の相応する端子に電気的に連結し、下側部と上側部とを含む導電性バンプと、を含む半導体パッケージ。前記導電性バンプと電気的に連結された端子パッドを含む受動素子をさらに含むことを特徴とする請求項1に記載の半導体パッケージ。前記受動素子は、キャパシタ、抵抗、インダクタのうち少なくともいずれか一つを含むことを特徴とする請求項2に記載の半導体パッケージ。前記下部半導体チップ上の誘電層をさらに含み、前記上部半導体素子は、一面上の少なくとも一部の端子を介して電気的通信を可能にするチップパッド及び配線パターンを含む上部パッケージ基板と、当該上部パッケージ基板を介して電気的に連結され、当該上部パッケージ基板上に実装された集積回路と、前記上部パッケージ基板の前記端子の少なくとも一部に電気的に連結されたチップパッドを含む上部半導体チップと、を含み、前記導電性バンプそれぞれの前記上側部は、前記上部パッケージ基板の前記下側表面上の相応する端子に連結され、前記導電性バンプの相応する下側部に連結されることを特徴とする請求項1~3のいずれか一項に記載の半導体パッケージ。前記導電性バンプの前記上側部の大きさは、前記導電性バンプの前記下側部の大きさに比べて大きいことを特徴とする請求項1~4のいずれか一項に記載の半導体パッケージ。前記インターポーザは、前記インターポーザの前記スルー基板ビアの上側表面上の端子を、前記下部半導体チップの相応するチップパッドに連結する配線パターンを含むことを特徴とする請求項1~5のいずれか一項に記載の半導体パッケージ。下側表面に接触するパッケージ端子を有する印刷回路基板をさらに含み、前記インターポーザは、前記印刷回路基板の上側表面に実装されることを特徴とする請求項1~6のいずれか一項に記載の半導体パッケージ。前記印刷回路基板は、再配線層を含み、前記再配線層は、前記インターポーザの第1スルー基板ビアを介して、前記下部半導体チップのチップパッドと、前記インターポーザの第2スルー基板ビアを介して、前記上部半導体チップのチップパッドとにのみ電気的に連結される第1導電部を含むことを特徴とする請求項7に記載の半導体パッケージ。前記下部半導体チップの前記チップパッドは、前記下部半導体チップのデータバッファに連結されたデータパッドであり、前記上部半導体チップの前記チップパッドは、前記上部半導体チップのデータバッファに連結されたデータパッドであることを特徴とする請求項1~8のいずれか一項に記載の半導体パッケージ。前記下部半導体チップの前記チップパッドは、前記下部半導体チップのアドレスバッファに連結されたアドレスパッドであり、前記上部半導体チップの前記チップパッドは、前記上部半導体チップのアドレスバッファに連結されたアドレスパッドであることを特徴とする請求項1~8のいずれか一項に記載の半導体パッケージ。前記下部半導体チップの前記チップパッドは、前記下部半導体チップのクロックバッファに連結されたクロックパッドであり、前記上部半導体チップの前記チップパッドは、前記上部半導体チップのクロックバッファに連結されたクロックパッドであることを特徴とする請求項1~8のいずれか一項に記載の半導体パッケージ。前記印刷回路基板の前記上側表面から、前記上部パッケージ基板の下側表面に拡張したパッケージモールディング物質をさらに含むことを特徴とする請求項7~11のいずれか一項に記載の半導体パッケージ。前記パッケージモールディング物質は、前記下部パッケージの外側表面上であって、前記上部パッケージの下側表面から、前記印刷回路基板の上側表面に拡張したことを特徴とする請求項7~12のいずれか一項に記載の半導体パッケージ。前記印刷回路基板は、220μmまたはそれ以下であることを特徴とする請求項7~13のいずれか一項に記載の半導体パッケージ。前記印刷回路基板は、2層またはそれ以下の再配線層を含むことを特徴とする請求項7~14のいずれか一項に記載の半導体パッケージ。前記下部半導体チップは、その下面において連結されて前記インターポーザに実装されることを特徴とする請求項1~15のいずれか一項に記載の半導体パッケージ。前記下部半導体チップの前記インターポーザに対面する前記活性表面から前記インターポーザに延び、前記下部半導体チップのチップパッドを介して、前記インターポーザの相応する前記端子に連結し、20μmまたはそれ以下の高さを有する第2導電性バンプをさらに含むことを特徴とする請求項1~16のいずれか一項に記載の半導体パッケージ。前記第2導電性バンプは、前記下部半導体チップの前記チップパッドを、前記インターポーザの相応する前記上側表面上の端子に直接的に連結することを特徴とする請求項17に記載の半導体パッケージ。前記下部半導体チップ上の、前記インターポーザの前記上側表面に対面する第1表面の反対側にある第2表面と、前記上部パッケージ基板の下側表面との間に間隙をさらに含むことを特徴とする請求項1~18のいずれか一項に記載の半導体パッケージ。前記間隙は、50μmまたはそれ以下の厚みを有することを特徴とする請求項19に記載の半導体パッケージ。前記導電性バンプは、前記インターポーザの上側表面から、前記上部パッケージ基板の下側表面上の前記端子まで延びたことを特徴とする請求項1~20のいずれか一項に記載の半導体パッケージ。前記導電性バンプは、120μmまたはそれ以下の高さを有することを特徴とする請求項21に記載の半導体パッケージ。前記インターポーザの上側表面は、1.3nm未満の二乗平均平方根の表面粗度を有することを特徴とする請求項1~22のいずれか一項に記載の半導体パッケージ。前記インターポーザは、再配線層を含むことを特徴とする請求項1~23のいずれか一項に記載の半導体パッケージ。前記再配線層は、前記下部半導体チップから電気的に隔離された第1導電部を有する再配線パターンを含むことを特徴とする請求項24に記載の半導体パッケージ。前記再配線層は、10μmまたはそれ以下の前記再配線パターンの隣接した導電部の少なくとも一部の間に、ピッチを有する再配線パターンを含むことを特徴とする請求項24または25に記載の半導体パッケージ。前記再配線層は、5μmまたはそれ以下の前記再配線パターンの隣接した導電部の少なくとも一部の間に、ピッチを有する再配線パターンを含むことを特徴とする請求項24または25に記載の半導体パッケージ。前記インターポーザの熱膨張係数は、前記下部半導体チップの熱膨張係数の約2倍より大きくないことを特徴とする請求項1~27のいずれか一項に記載の半導体パッケージ。前記インターポーザの熱膨張係数は、前記下部半導体チップの熱膨張係数の約1.3倍より大きくないことを特徴とする請求項1~27のいずれか一項に記載の半導体パッケージ。前記インターポーザの熱膨張係数は、前記下部半導体チップの熱膨張係数と実質的に同一であることを特徴とする請求項1~27のいずれか一項に記載の半導体パッケージ。前記インターポーザは、シリコン、シリコン-ゲルマニウムまたはガリウム-ヒ素から構成されたことを特徴とする請求項1~30のいずれか一項に記載の半導体パッケージ。前記インターポーザの第1下側端子、前記インターポーザの第1スルー基板ビア、前記インターポーザの第1上側端子、前記インターポーザ上に位置した第1導電性バンプ、前記上部パッケージ基板の前記下側表面上の第1下側端子、前記上部パッケージ基板の前記上側表面の第1上側端子、及び前記上部半導体チップの内部電力供給回路に電力供給を提供するように連結された前記上部半導体チップの電力供給用チップパッドを含む第1導電ノードと、前記インターポーザの第2下側端子、前記インターポーザの第2スルー基板ビア、前記インターポーザの第2上側端子、前記インターポーザ上に位置した第2導電性バンプ、前記上部パッケージ基板の前記下側表面上の第2下側端子、前記上部パッケージ基板の前記上側表面の第2上側端子、前記上部半導体チップの前記内部電力供給回路に電力供給を提供するように連結された前記上部半導体チップの電力供給用チップパッド、及び前記下部半導体チップの内部電力供給回路に電力供給を提供するように連結された前記下部半導体チップの電力供給用チップパッドを含む第2導電ノードと、前記インターポーザの第3下側端子、前記インターポーザの第3スルー基板ビア、及び前記下部半導体チップの前記内部電力供給回路に電力供給を提供するように連結された、前記下部半導体チップの第2電力供給用チップパッドを含む第3導電ノードと、を含むことを特徴とする請求項1~31のいずれか一項に記載の半導体パッケージ。前記インターポーザのバルク物質は、100GPaまたはそれ以上のヤングモジュラスを有する剛性物質から構成されたことを特徴とする請求項1~32のいずれか一項に記載の半導体パッケージ。下部半導体パッケージと、当該下部半導体パッケージ上に積層された上部半導体パッケージとを含む半導体パッケージであって、前記下部半導体パッケージは、半導体物質またはガラス物質から形成された基板を有し、当該基板を貫通して延びて、前記基板の一面上の端子を、前記他面上の端子にそれぞれ電気的に連結するスルー基板ビアを含むインターポーザと、前記インターポーザに実装され、少なくとも一部の端子を介して前記インターポーザの少なくとも一部に電気的に連結されたチップパッドを含む下部半導体チップと、前記下部半導体チップに隣接し、前記インターポーザの上側表面上に位置し、前記インターポーザの上側表面上の端子の少なくとも一部に電気的に連結された導電性バンプと、前記下部半導体チップの側部を取り囲むモールディング物質と、を含み、前記上部半導体パッケージは、一面上の少なくとも一部の端子と電気的に通信を可能にするチップパッドを含む上部パッケージ基板と、前記上部パッケージ基板上に実装され、前記上部パッケージ基板の上側表面上に位置する端子の少なくとも一部に電気的に連結されたチップパッドを含む上部半導体チップと、を含む半導体パッケージ。前記モールディング物質の上側表面は、前記下部半導体チップの前記上側表面と同一平面を形成することを特徴とする請求項34に記載の半導体パッケージ。前記モールディング物質の全体最上表面と、前記下部半導体チップの全体最上表面とは、5μm内の粗さの平面に形成されることを特徴とする請求項34または35に記載の半導体パッケージ。前記モールディング物質の上側表面は、前記下部半導体チップの前記上側表面と同じ高さに位置することを特徴とする請求項34~36のいずれか一項に記載の半導体パッケージ。前記導電性バンプの少なくとも一部は、0.4mmまたはそれ以下のピッチで、規則的に離隔されたことを特徴とする請求項34~37のいずれか一項に記載の半導体パッケージ。前記下部半導体チップは、前記インターポーザの前記上側表面に対面する第1表面の反対側にある第2表面から、前記インターポーザの前記上側表面までの距離は、70μmまたはそれ以下であることを特徴とする請求項34~38のいずれか一項に記載の半導体パッケージ。下部半導体パッケージと、当該下部半導体パッケージ上に積層された上部半導体パッケージとを含む半導体パッケージであって、前記下部半導体パッケージは、基板の一面上の端子から他面上の端子と電気的に連結するために、当該基板の当該一面から他面に貫通して延びるスルー基板ビアを含むインターポーザと、前記インターポーザに実装され、少なくとも一部の端子を介して前記インターポーザの少なくとも一部に電気的に連結されたチップパッドを有し、50μmまたはそれ以下の厚みを有する下部半導体チップと、前記下部半導体チップに隣接し、前記インターポーザの上側表面上に位置し、前記インターポーザの上側表面上の少なくとも一部に電気的に連結された導電性バンプと、を含み、前記上部半導体パッケージは、一面上の少なくとも一部の端子と電気的に通信を可能にするチップパッドを含む上部パッケージ基板と、前記上部パッケージ基板上に実装され、前記上部パッケージ基板の上側表面上に位置する端子の少なくとも一部に電気的に連結されたチップパッドを含む上部半導体チップと、を含むことを特徴とする半導体パッケージ。第1の半導体チップのチップパッドを、ウェーハ内に形成された導電ビアに連結する段階と、導電性バンプと、前記ウェーハ内に形成された導電ビアのうち、前記チップパッドに連結されない導電ビアとの電気的連結を提供する段階と、前記導電性バンプの周囲にモールディング物質を形成する段階と、前記第1の半導体チップが前記ウェーハに実装された状態で、前記第1の半導体チップの背面をエッチングする段階と、第2の半導体チップを前記第1の半導体チップ上に積層して、当該第2の半導体チップそれぞれのパッドから相応する前記導電性バンプまでの電気的連結を提供する段階と、を含む半導体パッケージの製造方法。前記第2の半導体チップを積層する段階は、前記第1の半導体チップそれぞれに相応する前記第2の半導体チップそれぞれを含むそれぞれのパッケージを積層する段階を含むことを特徴とする請求項41に記載の製造方法。前記第2の半導体チップを積層する段階は、前記それぞれのパッケージの下側表面のバンプを、相応する前記導電性バンプに連結する段階を含むことを特徴とする請求項42に記載の製造方法。前記第2の半導体チップを積層する段階は、前記第1の半導体チップの最上表面と、前記第1の半導体チップ上に積層された相応する前記パッケージとの間に、間隙を形成する段階を含むことを特徴とする請求項41~43のいずれか一項に記載の製造方法。前記第1の半導体チップの背面をエッチングする段階は、化学的機械的研磨を行う段階を含むことを特徴とする請求項41~44のいずれか一項に記載の製造方法。前記第1の半導体チップの背面をエッチングする段階は、前記第1の半導体チップ上に形成されたモールディング物質を除去する段階を含むことを特徴とする請求項41~45のいずれか一項に記載の製造方法。前記第1の半導体チップ及び第2の半導体チップの積層体を互いに分離するように、前記ウェーハをシンギュレーションする段階をさらに含むことを特徴とする請求項41~46のいずれか一項に記載の製造方法。前記第1の半導体チップが積層された前記ウェーハの表面とは反対側の表面から、前記ウェーハの一部を除去することによって前記ウェーハを薄型化させる段階をさらに含むことを特徴とする請求項41~47のいずれか一項に記載の製造方法。前記ウェーハを薄型化させる段階は、前記ウェーハ内に形成された前記導電ビア下側部分を露出させる段階を含むことを特徴とする請求項48に記載の製造方法。本発明は、複数の半導体チップまたは半導体パッケージが1つのパッケージに具現された半導体装置を提供するものである。前記技術的課題を達成するための本発明による半導体パッケージは、下部基底基板と、前記下部基底基板上に位置してTSVを有するインターポーザと、前記インターポーザ上に実装され、前記インターポーザに電気的に連結された下部半導体チップと、を含む下部半導体パッケージ;前記下部半導体パッケージ上に位置し、上部半導体チップを含む上部半導体パッケージ;前記インターポーザ上に位置し、前記上部半導体パッケージと前記インターポーザとを電気的に連結するパッケージ連結部材;前記インターポーザを密封する外側モールディング部材;を含む。本発明の一実施形態において、前記上部半導体チップは、前記インターポーザを介して外部と電気的に連結される。本発明の一実施形態において、前記下部半導体チップは、前記インターポーザを介して外部と電気的に連結される。本発明の一実施形態において、前記上部半導体チップは、前記インターポーザを介して、前記下部半導体チップと電気的に連結される。本発明の一実施形態において、前記上部半導体チップは、前記パッケージ連結部材を介して、前記下部半導体チップと電気的に連結される。本発明の一実施形態において、前記上部半導体チップは、前記TSVを介して、前記下部半導体チップと電気的に連結される。本発明の一実施形態において、前記上部半導体チップは、前記インターポーザ及び前記下部基底基板を介して、前記下部半導体チップと電気的に連結される。本発明の一実施形態において、前記インターポーザは、上側に、前記下部半導体チップ及び前記パッケージ連結部材に電気的に連結される配線パターンを含む。本発明の一実施形態において、前記配線パターンは、前記TSVと電気的に連結される。本発明の一実施形態において、前記配線パターンは、再配線パターンでありうる。本発明の一実施形態において、前記配線パターンは、前記下部半導体チップと連結されるパッドをさらに含む。また、前記パッドの間隔は、前記TSVの間隔に比べて狭い。本発明の一実施形態において、前記下部半導体チップは、前記インターポーザに電気的に連結される下部連結部材をさらに含む。また、前記インターポーザは、前記下部基底基板に電気的に連結されるインターポーザ連結部材をさらに含む。また、前記下部連結部材は、前記インターポーザ連結部材に比べて、密集して配される。本発明の一実施形態において、前記下部連結部材は、前記インターポーザ連結部材に比べて、さらに小サイズである。本発明の一実施形態において、前記下部半導体パッケージは、前記下部半導体チップを密封する下部モールディング部材をさらに含む。本発明の一実施形態において、前記下部モールディング部材は、前記下部半導体パッケージの下側を充填するアンダーフィル部材と、前記アンダーフィル部材上に位置し、前記下部半導体チップを密封する側面モールディング部材と、を含む。本発明の一実施形態において、前記下部モールディング部材の最上面は、前記下部半導体チップの最上面と同一平面である。本発明の一実施形態において、前記下部モールディング部材の最上面は、前記下部半導体チップの最上面に比べてリセスされている。本発明の一実施形態において、前記下部モールディング部材の最上面は、前記下部半導体チップと接触する領域から遠ざかる方向に、リセスされる程度が大きくなる。本発明の一実施形態において、前記下部モールディング部材の最上面は、前記下部半導体チップの最上面に比べて、突出している。本発明の一実施形態において、前記下部モールディング部材の最上面は、前記下部半導体チップと接触する領域から遠ざかる方向に、突出する程度が大きくなる。本発明の一実施形態において、前記下部モールディング部材は、前記パッケージ連結部材が位置する開口部を含む。本発明の一実施形態において、前記開口部は、同じ幅を有するように下側方向に延長するか、あるいは狭くなる幅を有するように下側に延長しうる。本発明の一実施形態において、前記パッケージ連結部材それぞれは、前記インターポーザと接触する第1パッケージ連結部材と、前記第1パッケージ連結部材上に位置し、前記上部半導体パッケージと接触する第2パッケージ連結部材と、を含む。本発明の一実施形態において、前記第1パッケージ連結部材と前記第2パッケージ連結部材は、同じ大きさを有する。本発明の一実施形態において、前記第1パッケージ連結部材と前記第2パッケージ連結部材は、互いに異なる大きさを有する。本発明の一実施形態において、前記第1パッケージ連結部材は、前記第2パッケージ連結部材に比べて、さらに小サイズである。本発明の一実施形態において、前記第1パッケージ連結部材及び前記第2パッケージ連結部材は、球形状または半球形状である。本発明の一実施形態において、前記第1パッケージ連結部材は、円柱状または多角形柱状である。本発明の一実施形態において、前記パッケージ連結部材それぞれは、前記第1パッケージ連結部材と、前記第2パッケージ連結部材との間に位置する第3パッケージ連結部材をさらに含む。本発明の一実施形態において、前記第3パッケージ連結部材は、前記第1パッケージ連結部材、前記第2パッケージ連結部材またはそれらいずれにも比べて、さらに小サイズである。本発明の一実施形態において、前記上部半導体パッケージと、前記下部半導体パッケージとの間には、間隙が位置しうる。本発明の一実施形態において、前記間隙は、前記上部半導体パッケージと、前記下部半導体チップとの間に位置しうる。本発明の一実施形態において、前記インターポーザから前記下部半導体チップの最上面までの高さは、前記パッケージ連結部材の高さに比べて低い。本発明の一実施形態において、前記外側モールディング部材は、前記インターポーザの下側を充填するように延長しうる。本発明の一実施形態において、前記外側モールディング部材は、前記パッケージ連結部材を密封するように延長しうる。本発明の一実施形態において、前記外側モールディング部材は、前記パッケージ連結部材の側部の一部を密封するように延長しうる。本発明の一実施形態において、前記外側モールディング部材は、前記上部半導体パッケージの下面に接触するように延長しうる。本発明の一実施形態において、前記外側モールディング部材は、前記上部半導体パッケージから離隔されている。本発明の一実施形態において、前記外側モールディング部材の最上面と、前記下部半導体チップの最上面は、同一平面を有する。本発明の一実施形態において、前記下部半導体パッケージは、前記下部半導体チップを密封する下部モールディング部材をさらに含む。また、前記下部モールディング部材は、前記外側モールディング部材から露出しうる。本発明の一実施形態において、前記下部半導体チップは、前記上部半導体チップに比べて、サイズがさらに大きい。本発明の一実施形態において、前記下部半導体チップは、ロジック半導体チップを含み、前記上部半導体チップは、メモリ半導体チップを含む。本発明の一実施形態において、前記下部半導体パッケージは、複数の前記下部半導体チップを含む。本発明の一実施形態において、前記上部半導体パッケージは、複数の前記上部半導体チップを含む。本発明の一実施形態において、前記下部半導体パッケージの下側に位置し、前記上部半導体パッケージ、前記下部半導体パッケージまたはそれらいずれも、外部と電気的に連結する外部連結部材をさらに含む。本発明の一実施形態において、前記インターポーザは、受動素子、能動素子またはそれらをいずれもさらに含む。前記技術的課題を達成するための本発明による半導体パッケージは、基底基板と、前記基底基板上に位置してTSVを有するインターポーザと、前記インターポーザ上に実装され、前記TSVに電気的に連結された半導体チップと、前記インターポーザ及び前記半導体チップを密封するモールディング部材と、を含む。本発明の一実施形態において、前記モールディング部材は、前記半導体チップの最上面を密封するように延長しうる。本発明の一実施形態において、前記半導体チップの最上面は、前記モールディング部材から露出しうる。本発明の一実施形態において、前記モールディング部材の最上面は、前記半導体チップの最上面と同一平面である。また、前記他の技術的課題を達成するための本発明による半導体パッケージの製造方法は、TSVを有する複数のインターポーザを含むインターポーザウェーハを提供する段階と、インターポーザウェーハ上に第1パッケージ連結部材を付着させる段階と、前記インターポーザウェーハ上に下部半導体チップを付着させる段階と、前記下部半導体チップを密封する下部モールディング部材を形成する段階と、前記下部半導体チップ上に位置する前記下部モールディング部材を除去する段階と、前記下部半導体チップ上に補助基板を付着させる段階と、前記インターポーザウェーハの下側部分を除去し、前記TSVを露出させる段階と、前記補助基板を除去する段階と、前記インターポーザウェーハをダイシングし、前記下部半導体チップが電気的にそれぞれ連結された複数のインターポーザを形成する段階と、前記インターポーザを下部基底基板上に付着させ、下部半導体パッケージを完成する段階と、前記インターポーザ上に、上部半導体チップを含む上部半導体パッケージを付着させる段階と、を含む。本発明の一実施形態において、前記インターポーザ上に、上部半導体チップを含む上部半導体パッケージを付着させる段階は、前記第1パッケージ連結部材に対応して位置する第2パッケージ連結部材を含む上部半導体パッケージを提供する段階と、前記第1パッケージ連結部材と前記第2パッケージ連結部材とを利用し、前記下部半導体パッケージと、前記上部半導体パッケージとを電気的に連結する段階と、をさらに含む。本発明の一実施形態において、前記下部半導体パッケージと、前記上部半導体パッケージとを電気的に連結する段階は、前記下部モールディング部材の一部を除去し、前記第1パッケージ連結部材それぞれを露出させる開口部を形成する段階と、前記第1パッケージ連結部材それぞれと、前記第2パッケージ連結部材それぞれとが接触するように、前記第2パッケージ連結部材それぞれを、前記開口部内に挿入する段階と、前記第1パッケージ連結部材それぞれと、前記第2パッケージ連結部材それぞれとを電気的に連結する段階と、を含む。本発明の一実施形態において、前記インターポーザ上に、上部半導体チップを含む上部半導体パッケージを付着させる段階を遂行した後、前記インターポーザと、前記下部半導体チップとを密封する外側モールディング部材を形成する段階をさらに含む。本発明の一実施形態において、前記外側モールディング部材を形成する段階は、前記インターポーザをアンダーフィルする段階と、前記インターポーザの側部を密封する段階と、を含む。本発明の一実施形態において、前記外側モールディング部材は、前記下部モールディング部材の側部を密封するように延長しうる。本発明の一実施形態において、前記外側モールディング部材は、前記上部半導体パッケージに接触するように延長しうる。本発明の一実施形態において、前記インターポーザ上に、上部半導体チップを含む上部半導体パッケージを付着させる段階は、前記インターポーザと、前記下部半導体チップとを密封する外側モールディング部材を形成する段階と、前記下部モールディング部材の一部を除去し、前記第1パッケージ連結部材それぞれを露出させる開口部を形成する段階と、前記第1パッケージ連結部材それぞれと、第2パッケージ連結部材それぞれとが接触するように、前記第2パッケージ連結部材それぞれを、前記開口部内に挿入する段階と、前記第1パッケージ連結部材それぞれと、前記第2パッケージ連結部材それぞれとを電気的に連結する段階と、を含む。本発明の一実施形態において、前記外側モールディング部材は、下部モールディング部材の側部を露出しうる。本発明の一実施形態において、前記外側モールディング部材は、前記上部半導体パッケージから離隔されている。本発明の一実施形態において、前記外側モールディング部材は、MUFmoldedunderfill方式で形成される。本発明の一実施形態において、前記インターポーザウェーハは、前記TSVが貫通する上側部分と、前記TSVが貫通しない下側部分とを含む。本発明の一実施形態において、前記下部モールディング部材を除去する段階は、前記下部半導体チップを薄型化させる段階を含む。本発明の一実施形態において、前記下部半導体チップ上に、前記補助基板を付着させる段階は、前記下部半導体チップの上面上に接着層を形成する段階と、前記接着層上に、前記補助基板を付着させる段階と、を含む。前記技術的課題を達成するための本発明による半導体パッケージの製造方法は、TSVを有する複数のインターポーザを含むインターポーザウェーハを提供する段階と、前記インターポーザウェーハ上に一つまたはそれ以上の半導体チップを付着させる段階と、前記半導体チップを密封するモールディング部材を形成する段階と、前記半導体チップ上に位置する前記モールディング部材を除去する段階と、前記半導体チップ上に補助基板を付着させる段階と、前記インターポーザウェーハの下側部分を除去し、前記TSVを露出させる段階と、前記補助基板を除去する段階と、前記インターポーザウェーハをダイシングし、前記半導体チップが電気的にそれぞれ連結された複数のインターポーザを形成する段階と、を含む。以下、添付された図面を参照しつつ、本発明の望ましい実施形態について詳細に説明する。本発明の実施形態は、当技術分野で当業者に本発明を説明するために提供するものであり、下記実施形態は、さまざまな異なる形態に変形され、本発明の範囲は、下記実施形態に限定されものではない。むしろ、それらの実施形態は、本開示をさらに補充して完全なものにし、当業者に本発明の思想を開示するために提供するものである。また、図面で各層の厚みや大きさは、説明の便宜性及び明確のために、誇張されている。明細書全体にわたって、膜、領域または基板のような1つの構成要素が他の構成要素上に連結され、またはカップリングされて位置すると述べるときは、前記1つの構成要素が、直接的に他の構成要素上に連結され、またはカップリングされて接触したり、その間に介在される他の構成要素が存在したりすると解釈されうる。一方、1つの構成要素が他の構成要素のじかに上に直接連結され、または直接カップリングされて位置すると述べるときは、その間に介在される他の構成要素が存在しないと解釈される。同じ符号は、同じ構成要素を指す。本明細書で使われているような、用語及び/またはは、当該列挙された項目のうちいずれか一つ及び一つ以上のあらゆる組合せを含む。本明細書で、第1,第2などの用語が多様な部材、部品、領域、層及び/または部分を説明するために使われるが、それら部材、部品、領域、層及び/または部分は、それら用語によって限定されるものではないことは明らかである。それらの用語は1つの部材、部品、領域、層または部分を、他の領域、層または部分と区別するためだけに使われる。従って、以下で述べる第1部材、部品、領域、層または部分は、本発明の開示から外れることなく、第2の部材、部品、領域、層または部分を指すことができる。また、上のまたは上部の及び下のまたは下部ののような相対的な用語は、図面で図解されるように、他の要素に対するある要素の関係を記述するために使われうる。相対的用語は、図面で描写される方向に加えて、素子の他の方向を含むことを意図しうる。例えば、図面で、素子が上下逆さまになるならば、他の要素の上部面上に存在すると描写される要素は、当該他の要素の下部面下に位置する。従って、例えば、上のという用語は、図面の特定の方向に依存して、下の及び上の方向いずれも含む。素子が他の方向に向かうならば90°回転等、本明細書に使われる相対的な説明は、同様に解釈されうる。本明細書で使われた用語は、特定実施形態を説明するために使われ、本発明を制限するためのものでない。本明細書で使われているように、単数形態は、文脈上他の場合を明確に指すものではないならば、複数の形態を含む。また、本明細書で使われる場合、包含する及び/または包含しているは、言及した形状、数字、段階、動作、部材、要素及び/またはそれらグループの存在を特定するものであり、一つ以上の異なる形状、数字、動作、部材、要素及び/またはグループの存在または付加を排除するものではない。以下、本発明の実施形態は、本発明の理想的な実施形態を概略的に示す図面を参照しつつ説明する。図面において、例えば、製造技術及び/または公差によって、図示された形状の変形が予想される。従って、本発明の実施形態は、本明細書に図示された領域の特定形状に制限されるものであると解釈されるべきではなく、例えば、製造上もたらされうる形状の変化を含むものである。図1は、本発明の一実施形態によるインターポーザウェーハ10を示す上面図である。図2は、本発明の一実施形態によるインターポーザウェーハ10について、図1の線II-IIに沿って切り取った場合の断面図である。図1及び図2を参照すれば、インターポーザウェーハ10は、標準半導体製造工程に適用されうるウェーハを含む。例えば、インターポーザウェーハ10は、200mm8インチ、300mm12インチまたは450mm18インチのウェーハである。インターポーザウェーハ10は、半導体から形成され、例えば、シリコン結晶シリコン、ガラスまたは他の基板である。また、インターポーザウェーハ10は、シリコンオン絶縁体SOIであって、ガラス上に形成された非晶質、多結晶または結晶質のシリコンである。さらに、好ましくは、インターポーザウェーハ10は、ヤング係数が100GPaまたはそれ以上である剛性物質rigidmaterialから形成される。インターポーザウェーハ10は、平滑な表面を有する。例えば、ウェーハの二乗平均平方根RMS:rootmeansquareによる表面粗度は、1.5nmまたはそれ以下である。インターポーザウェーハ10は、複数のインターポーザ要素20を含み、インターポーザ要素20が、後続の工程によって、インターポーザウェーハ10から分離されれば、インターポーザ要素20は、個別的なインターポーザチップインターポーザ要素ともいう20を構成することができる。複数のインターポーザ要素20は、スクライビングライン12によって分離される。または、インターポーザ要素20は、半導体集積回路ダイ例えば、ウェーハ上に結合されているものまたは半導体集積回路チップ例えば、ウェーハから分離された集積回路ダイでもよい。インターポーザウェーハ10は、下側部30、下側部30上に位置する上側部40、及び上側部40上に位置する配線部50を含む。上側部40は、上側部40内に埋め込まれたビア42を含む。下側部30は、図7について後述するように、半導体パッケージ1を製造する工程、例えば、薄型化工程中に除去されうる。下側部30を除去することによって、ビア42は、上側部40中を延びて、インターポーザ10のスルー基板ビアTSV:throughsubstrateviaを構成することができる。インターポーザの基底部baseportion32がシリコンから形成された場合には、ビア42は、スルー基板ビアである。上側部40と下側部30との結合された厚みは、インターポーザ10及び/またはインターポーザチップ20が、キャリア基板として機能するのに十分となるように形成される。下側部30と上側部40は、基底部32を含み、基底部32は、インターポーザ10に対する基板として機能する。基底部32は、半導体物質または絶縁物質から形成されたウェーハであり、例えば、シリコン、ゲルマニウム、シリコン-ゲルマニウム、ガリウム-ヒ素GaAs、ガラス、セラミック、シリコンオン絶縁体などを含む。基底部32は、ドーピングされていない物質undopedmaterialを含む。配線部50は、絶縁層52と、絶縁層52内に位置した配線パターン54を含む。配線パターン54は、ビア42と電気的に連結される。絶縁層52は、酸化物、窒化物または酸窒化物を含み、例えば、シリコン酸化物、シリコン窒化物またはシリコン酸窒化物から形成される。配線パターン54は、金属を含み、ビア42と同じ物質を含むことができる。配線パターン54は、再配線re-wiringパターンである。一実施形態において、ビア42の一部または全部は、配線部分50を貫通するように形成されうる。ビア42は、インターポーザ10の上側表面から露出させてもよい。図3は、本発明の一実施形態によるインターポーザウェーハ10について、図2のIII領域を拡大した断面図である。図4は、本発明の他の実施形態によるインターポーザウェーハ10の図2のIII領域を拡大した断面図である。図3を参照すれば、インターポーザウェーハ10の上側部40は、上部パッド58とビア42とを含む。インターポーザウェーハ10の配線部50は、配線パターン54と、配線パターンパッド56とを含む。上部パッド58は、ビア42と電気的連結されうる。配線パターンパッド56は、インターポーザウェーハ10上に実装される半導体チップ130図7と電気的連結されうる。配線パターン54は、配線パターンパッド56と上部パッド58とを電気的に連結し、または配線パターンパッド56とビア42とを電気的に連結することができる。配線パターンパッド56は、上部パッド58やビア42に比べて、密集して配される。例えば、配線パターンパッド56の間隔d1は、上部パッド58間の間隔d2及びビア42間のピッチ間隔d3に比べて狭い。このような場合には、配線パターン54は、再配線パターンとして機能しうる。また、配線パターンパッド56の少なくとも一部は、上部パッド58に比べて、小さく形成できる。配線パターンパッド56と上部パッド58とは、導電性物質を含み、配線パターン54を形成する物質を含み、配線パターン54と同じ物質から形成してもよい。ビア42は、絶縁層43、シード層44及び導電層45が順次に形成された積層構造を有する。絶縁層43は、導電層45を基底部32から電気的に絶縁する。絶縁層43は、酸化物、窒化物または酸窒化物を含み、例えば、シリコン酸化物、シリコン窒化物またはシリコン酸窒化物である。導電層45は、例えば金属等の導電物を含む。ビア42は、例えばアルミニウムAl、金Au、ベリリウムBe、ビスマスBi、コバルトCo、銅Cu、ハフニウムHf、インジウムIn、マンガンMn、モリブデンMo、ニッケルNi、鉛Pb、パラジウムPd、白金Pt、ロジウムRh、レニウムRe、ルテニウムRu、タンタルTa、テルルTe、チタンTi、タングステンW、亜鉛Zn、ジルコニウムZrのうち一つ、またはそれ以上を含む。ビア42を構成する絶縁層43、シード層44及び導電層45は、化学気相蒸着法CVD、プラズマ強化CVDPECVD、高密度プラズマCVDHDP-CVD、スパッタリング、有機金属化学気相蒸着法MOCVD:metalorganicCVDまたは原子層蒸着法ALDを利用して形成することができる。図4を参照すれば、インターポーザウェーハ10の上側部40は、ビア42を含み、上部パッド58を含まない。このような場合には、インターポーザウェーハ10の配線部50に含まれた配線パターン54とビア42とが、物理的かつ電気的に連結される。ビア42の水平面の面積は、これと接触する配線パターン54の下面の面積と同一に図示されているが、より小さくてもよいし、大きくてもよい。図5及び図6は、本発明の第一実施形態によるインターポーザウェーハ10上に半導体チップを実装した場合を示す断面図である。図5を参照すれば、インターポーザウェーハ10の複数のインターポーザ要素20それぞれに、1つの半導体チップ60を実装する。パッケージ連結部材図示せずがインターポーザウェーハ10上に配置されている。当該パッケージ連結部材は、バンプ、パッドであって、後述するように多様な形態に形成される。パッケージ連結部材図示せずは、インターポーザウェーハ10内に形成された相応するTSVまたは、後ほどTSVとして形成されるビアに電気的に連結される。このような電気的連結は、インターポーザウェーハ10の配線部50を介してなされうる。図6を参照すれば、インターポーザウェーハ10の複数のインターポーザ要素20それぞれに、二つ以上の半導体チップ60a,60b,60cを実装した場合を図示している。予めパッケージ連結部材図示せずが、インターポーザウェーハ10上に配置されている。当該パッケージ連結部材は、バンプまたはパッドであって、後述するように、多様な形態に形成される。パッケージ連結部材図示せずは、インターポーザウェーハ10内に形成された対応するTSVまたは、後ほどTSVとして形成されるビアに電気的に連結される。このような電気的連結は、インターポーザウェーハ10の配線部50を介してなされうる。一実施形態において、半導体チップ60,60a,60b,60cは、ロジック半導体チップまたはメモリ半導体チップである。当該ロジック半導体チップは、マイクロプロセッサmicro-processorであって、例えば、中央処理装置CPU:centralprocessingunit、コントローラcontrollerまたはカスタム半導体ASIC:applicationspecificintegratedcircuitである。また、メモリ半導体チップは、DRAMdynamicrandom-accessmemoryまたはSRAMstaticrandomaccessmemoryのような揮発性メモリ、若しくはフラッシュメモリのような不揮発性メモリである。また、半導体チップ60a,60b,60cは、一つまたはそれ以上のロジック半導体チップと、一つまたはそれ以上のDRAMチップとの組合せでもよい。図7は、本発明の一実施形態による半導体パッケージ1を示す断面図である。図7を参照すれば、半導体パッケージ1は、下部半導体パッケージ100、上部半導体パッケージ200及びパッケージ連結部材260を含む。下部半導体パッケージ100は、下部基底基板110、下部基底基板110上に位置し、ビア122TSVを有するインターポーザ120、及びインターポーザ120上に実装され、インターポーザ120に電気的に連結された下部半導体チップ130を含む。上部半導体パッケージ200は、下部半導体パッケージ100上に位置し、上部半導体チップ230を含む。上部半導体パッケージ200は、上部半導体チップ230を密封する上部モールディング部材250を含む。パッケージ連結部材260は、インターポーザ120上に位置し、上部半導体パッケージ200と、インターポーザ120とを電気的に連結する。パッケージ連結部材260は、例えば、下部半導体チップ130の外郭に配置しうる。また、半導体パッケージ1は、インターポーザ120を密封する外側モールディング部材170をさらに含む。以下では、下部半導体パッケージ100について詳細に説明する。下部基底基板110は、ガラス、セラミックまたはプラスチックを含む半導体パッケージ用基板であって、例えば、印刷回路基板PCB例えば、ポリイミド、FR-4flameretardanttype4等、セラミック基板またはテープ配線基板である。下部基底基板110の上面には上部パッド112が位置し、下部基底基板110の下面には下部パッド114が位置する。下部基底基板110の下部パッド114には、外部連結部材116が電気的に連結されるように位置しうる。パッケージ端子としての外部連結部材116を介して、下部基底基板110は、外部と電気的に連結される。これにより、下部半導体パッケージ100及び上部半導体パッケージ200いずれも、外部連結部材116を介して、外部と電気的に連結されうる。外部連結部材116は、例えば、ソルダボールである。または、外部連結部材116は、ピングリッドアレイpingridarray、ボールグリッドアレイballgridarray、ランドグリッドアレイlandgridarrayのようなグリッドアレイを有したフリップチップ連結構造を有する。一実施形態において、下部基底基板110及び外部連結部材116は、半導体パッケージ1のためのパッケージ基板やパッケージターミナルとして機能する。例えば、外部連結部材116は、半導体パッケージ1内のチップ及び半導体パッケージ1が実装されるシステム印刷回路基板例えば、コンピュータのマザーボード、携帯用電子機器などの印刷回路基板のためのあらゆる外部通信部を提供するパッケージターミナルとして形成することができる。また、下部基底基板110は、2層のPCB層下部PCB層上に積層された上部PCB層と、3層の配線層を含んで構成されうる。たとえば、下部基底基板110の最上表面上の再配線層を第1配線層とし、下部基底基板110の底表面上の再配線層を第2配線層とし、当該2層のPCB層間に形成された再配線層を第3配線層とすることができる。さらに、下部基底基板110の2層のPCB層は、所望の電気的連結を形成するために、それらの対向する表面で、配線層の配線を連結するビアを含む。下部基底基板110上には、インターポーザ120が位置しうる。インターポーザ120は、図1及び図2を参照して説明したインターポーザ要素20に相応する。インターポーザ120は、基底層121、ビア122、第1パッド123、第2パッド124、絶縁層125及び配線パターン層126を含む。基底層121の下面には、第1パッド123が位置し、基底層121の上面には、第2パッド124が位置しうる。第2パッド124は、図3を参照して説明した上部パッド58に相応しうる。基底層121は、図2について前述したような絶縁物を含む。ビア122は、基底層121の一部領域を貫通しうる。ビア122は、図2のインターポーザの基底部32を参照して前述したような導電物を含む。ビア122それぞれは、第1パッド123と第2パッド124とを電気的にそれぞれ連結する。すなわち、ビア122によって、第2パッド124と第1パッド123との電気的連結経路を提供することができる。基底層121の上側には、絶縁層125が位置しうる。絶縁層125は、配線パターンを有する配線パターン層126を含む。配線パターン層126は、インターポーザ120の第2パッド124と、電気的かつ物理的に連結されうる。これにより、配線パターン層126は、ビア122とも電気的に連結される。また、配線パターン層126は、下部半導体チップ130及びパッケージ連結部材260と、電気的に連結されうる。配線パターン層126は、図3を参照して説明した配線パターン54を含む。配線パターン層126は、図3の配線部分50を参照して説明したように、再配線パターンとして機能し、それを含んでもよい。基底層121の下側には、インターポーザ連結部材128が位置しうる。端子としてのインターポーザ連結部材128は、インターポーザ120の第1パッド123と電気的に連結されうる。インターポーザ連結部材128は、下部基底基板110の上部パッド112と電気的に連結されうる。これにより、インターポーザ連結部材128を介して、ビア122は、下部基底基板110と電気的に連結される。インターポーザ連結部材128は、例えば、ソルダボールである。または、インターポーザ連結部材128は、ピングリッドアレイ、ボールグリッドアレイ、ランドグリッドアレイのようなグリッドアレイを有したフリップチップ連結構造を有しうる。インターポーザ120上には、下部半導体チップ130が位置しうる。下部半導体チップ130は、前述のようなロジック半導体チップ、またはメモリ半導体チップである。下部半導体チップ130の下側には、下部連結部材140が位置しうる。下部半導体チップ130は、第2導電性バンプとしての下部連結部材140を介して、インターポーザ120の配線パターン層126およびビア122と電気的に連結される。下部半導体チップ130は、インターポーザ120上に位置し、インターポーザ120に連結される。下部連結部材140は、例えばソルダボールであるが、これに限定されるものではなく、例えばボンディングワイヤでもよい。または、下部連結部材140は、ピングリッドアレイ、ボールグリッドアレイ、ランドグリッドアレイのようなグリッドアレイを有したフリップチップ連結構造を有するように構成してもよい。下部連結部材140は、インターポーザ連結部材128に比べて、密集して配される。例えば、下部連結部材140の中心間のピッチ間隔d4は、インターポーザ連結部材128の中心間のピッチ間隔d5に比べて狭い。また、下部連結部材140は、インターポーザ連結部材128に比べて小サイズである。このような場合には、図3を参照して説明した配線パターン54に相応する配線パターンを含む配線パターン層126は、再配線パターンとして機能しうる。下部半導体チップ130は、下部モールディング部材150によって密封され、これによって、外部から保護されうる。下部半導体チップ130の上面は、下部モールディング部材150から露出しうる。下部モールディング部材150は、パッケージ連結部材260の少なくとも一部の周辺を満たすように形成される。パッケージ連結部材260については、後で詳細に説明する。下部モールディング部材150は、下部半導体チップ130の下部にも形成される。すなわち、下部モールディング部材150は、下部連結部材140間を充填するアンダーフィル部材151aないし151f図23ないし図28と、アンダーフィル部材151aないし151f図23ないし図28上に位置し、下部半導体チップ130の側面を密封する側面モールディング部材152aないし152f図23ないし図28とを含む。このような下部モールディング部材150は、MUFmoldedunderfill方式で形成される。また、下部モールディング部材150は、絶縁物を含む。上部モールディング部材250と下部モールディング部材150とは、同じ物質を含んだり、または互いに異なる物質を含む。下部モールディング部材150については、図23ないし図28を参照して、後でさらに詳細に説明する。インターポーザ120、下部半導体チップ130及びパッケージ連結部材260は、外側モールディング部材170によって密封され、これによって、外部から保護できる。外側モールディング部材170は、インターポーザ120の側部を密封する。外側モールディング部材170は、インターポーザ120の下側も充填しており、インターポーザ連結部材128間を充填する。また、外側モールディング部材170は、下部モールディング部材150の側部と、パッケージ連結部材260の上部一部とを密封するように延長しうる。さらに、外側モールディング部材170は、上部半導体パッケージ200に接触するように延長しうる。例えば、外側モールディング部材170は、上部基底基板210の下面に接触する接触部172を形成する。なお、外側モールディング部材170は、MUF方式で形成され、レジンやシリカとレジンとの組合せを含む絶縁物から形成され、その少なくとも一部は誘電層として機能する。また、外側モールディング部材170と下部モールディング部材150とは、同じ物質を含んでもよいし、または互いに異なる物質を含んでもよい。以下では、上部半導体パッケージ200について詳細に説明する。上部半導体パッケージ200は、上部基底基板210及び上部半導体チップ230を含む。上部基底基板210上に、上部半導体チップ230が位置しうる。上部基底基板210は、ガラス、セラミックまたはプラスチックを含む半導体パッケージ用基板であって配線パターンを有し、例えば、印刷回路基板、セラミック基板またはテープ配線基板である。上部パッケージ基板としての上部基底基板210は、上側には、上部半導体チップ230と電気的に連結される上部パッド212が位置し、下側には、パッケージ連結部材260と電気的に連結される下部パッド214とが位置しうる。上部基底基板210上には、上部半導体チップ230が配置される。上部半導体チップ230は、前述のようなロジック半導体チップまたはメモリ半導体チップである。上部半導体チップ230の下側には、上部連結部材240が配置される。上部半導体チップ230は、端子としての上部連結部材240を介して、上部基底基板210と電気的に連結される。例えば、上部連結部材240は、上部パッド212に電気的に連結されうる。上部連結部材240は、例えばソルダボールであるが、これに限定されず、ボンディングワイヤでもよい。または、上部連結部材240は、ピングリッドアレイ、ボールグリッドアレイ、ランドグリッドアレイのようなグリッドアレイを有したフリップチップ連結構造を有する構成としてもよい。上部半導体チップ230は、上部モールディング部材250によって密封され、これによって、外部から保護できる。上部モールディング部材250は、上部半導体チップ230の下部に位置する上部連結部材240間を充填するアンダーフィル部材と、上部半導体チップ230の上部を密封するカバー部材とを含む。上部モールディング部材250は、絶縁物等から形成され、MUF方式で形成される。上部モールディング部材250と、下部モールディング部材150とは、同じ物質から形成してもよい。なお、外側モールディング部材170についても、上部モールディング部材250と同じ物質から形成してもよい。または、上部モールディング部材を形成しなくてもよい。なお、後述するように、上部パッケージが形成された後、上部半導体チップ230を外部に露出する場合もあるが、半導体パッケージ1を形成するために、上部半導体チップ230を封止することある。上述したように、下部半導体パッケージ100上に、上部半導体パッケージ200が位置しうる。下部半導体パッケージ100と上部半導体パッケージ200は、パッケージ連結部材260を介して電気的に連結される。以下では、パッケージ連結部材260について詳細に説明する。パッケージ連結部材260は、インターポーザ120上に位置し、インターポーザ120と電気的に連結されうる。インターポーザ120とパッケージ連結部材260との間には、その間に介在する唯一の要素としてアンダーバンプ金属層UBMlayerunder-bumpmetallizationlayer図示せずが形成される。導電性バンプとしてのパッケージ連結部材260は、図19を参照して後述する開口部160内に位置し、開口部160は、同じ幅あるいは狭くなる幅を有して下方に延長しうる。例えば、パッケージ連結部材260は、ソルダボールから形成できる。パッケージ連結部材260は、複数形成される。パッケージ連結部材260は、インターポーザ120に電気的かつ物理的に連結される例えば、UBM層を介する第1パッケージ連結部材270と、上部半導体パッケージ200に電気的に連結される例えば、UBM層を介する第2パッケージ連結部材280と、を含む。第1パッケージ連結部材270と第2パッケージ連結部材280とは、例えば球形等の同じ形状を有し、前記球形は、接着された上下面が若干平たく変形されうる。第1パッケージ連結部材270と第2パッケージ連結部材280とは、互いに同じ大きさを有する。また、第1パッケージ連結部材270と第2パッケージ連結部材280は、熱圧着工程またはリフロー工程等を利用して互いに連結され、これによって、一体型構造one-bodystructureに変形されうる。しかし、本発明は、これに限定されない。第1パッケージ連結部材270と第2パッケージ連結部材280とは、前述の球形状以外の形状を有し、または互いに異なる形状を有することができる。また、第1パッケージ連結部材270と第2パッケージ連結部材280とは、互いに異なる大きさを有する。例示的なパッケージ連結部材260については、図38ないし図42を参照して後述する。次に、本実施形態に係る半導体パッケージのサイズを調整する態様について説明する。下部半導体パッケージ100と上部半導体パッケージ200との間には、間隙180が位置しうる。間隙180は、半導体パッケージの中空となる領域である。間隙180を下部半導体チップ130の上側に間隙180を形成することによって、下部半導体チップ130の動作による熱膨張を補完することができる。インターポーザ120を基準に、パッケージ連結部材260の高さを、下部半導体チップ130と、下部連結部材140と、間隙180との高さの和より高くすることによって、パッケージ連結部材260は、上部半導体パッケージ200の下部表面に接触しうる。下部半導体チップ130と上部半導体チップ230は、任意の大きさに形成することができる。例えば、図8では、下部半導体チップ130は、上部半導体チップ230に比べて大きいサイズに形成されている。なお、下部半導体チップ130と上部半導体チップ230とは、同じ機能を有してもよいし、異なる機能を有してもよい。例えば、下部半導体チップ130は、前述のようなロジック半導体チップであり、上部半導体チップ230は、前述のようなメモリ半導体チップである。または、下部半導体チップ130は、前述のようなモバイル装置などを駆動する駆動チップであり、上部半導体チップ230は、下部半導体チップ130によって駆動されるDRAMチップである。または、上部半導体チップ230は、前記モバイル装置の外部メモリ装置として機能しうるフラッシュメモリチップである。さらに、下部半導体チップ130は、独立実行型駆動マスターチップ等のマスターチップ例えば、メモリアレイのない受信、バッファリング及び駆動信号、またはマスターチップとして機能するメモリチップであって、上部半導体チップ230は、スレーブメモリチップ等のスレーブチップである。半導体パッケージ1は、複数の半導体パッケージが積層されて一体化されたPOPpackageonpackageであって、または半導体パッケージ1は、ロジック半導体チップと、メモリ半導体チップとが1つのパッケージに集積されたSIPsysteminpackageである。ここで、本実施形態に係る半導体パッケージ1は、インターポーザ120によって、全体的な厚みを調整することができる。例えば、半導体パッケージ1は、50μmまたはそれ以下の厚みの間隙180、50μmまたはそれ以下の厚みの下部半導体チップ130、及び20μm~30μmまたはそれ以下の厚みの下部連結部材140を含む。なお、下部連結部材140は、一般的なμバンプマイクロバンプまたはC4バンプと呼ばれる連結部材である。従って、間隙180、下部半導体チップ130及び下部連結部材140の総厚みは、0.12mm~0.13mmまたはそれ以下である。インターポーザ120の上側表面から下部半導体チップ130の上側表面までの距離は、70μm~80μmまたはそれ以下である。また、インターポーザ120をインターポーザウェーハ10から形成して半導体パッケージ1の幅を縮小する場合、配線部分50及びビア42は微細に形成し、ウェーハレベル工程例えば、フォトリソグラフィ工程を利用して形成できる。具体的には、配線パターン層126の隣接した導電体の少なくとも一部の配線ピッチは、5μm~10μmまたはそれ以下でもよい。また、インターポーザ120の配線部50を形成することによって、下部半導体チップ130と上部半導体チップ230との信号の再配分を可能にする。配線部50によって、下部基底基板110から配線層を除去する設計自由度を上げることができ、パッケージの厚みを薄くできる。例えば、下部基底基板110は、単に2層またはそれ以下の配線層を有し、220μmまたはそれ以下の厚みを有する。下部半導体チップ130の上面を研磨することによって、パッケージ全体の厚みを薄くする。こうすることで、クラックが発生する確率を最小限にすることもできる。また、インターポーザ120を、下部半導体チップ130と同一かあるいは類似した熱膨張係数を有する物質から形成することによって、熱膨張係数の違いによるクラックが発生する確率を最小限にすることができる。例えば、インターポーザ120の熱膨張係数と、下部半導体チップ130の熱膨張係数は、4ppm/K~6ppm/Kまたはそれ未満である。インターポーザ120の熱膨張係数は、下部半導体チップ130の熱膨張係数の2倍より大きくない。一実施形態において、インターポーザ120の熱膨張係数は、下部半導体チップ130の熱膨張係数の約1.3倍より大きくない。一実施形態において、インターポーザ120及び下部半導体チップ130は、実質的に同じ熱膨張係数にすることができる例えば、それらを同じ物質から形成する。また、インターポーザ120が、下部半導体チップ130と同一または類似した熱膨張係数を有する物質から形成された場合、下部連結部材140は、破損例えば、クラックまたは剥がれの危険性を最小限とするために、さらに薄く形成されうる。例えば、下部連結部材140は、20μmまたはそれ以下の高さを有する。インターポーザ120の上表面と、上部半導体パッケージ200の下表面との間の高さを縮小すると共に、パッケージ連結部材260は、水平方向図7の幅方向に縮小されうる。水平サイズを縮小することにより、パッケージ連結部材260のピッチを小さくできる。例えば、パッケージ連結部材260のピッチは、3mm~4mmかさらに小さくできる。小ピッチサイズにすることにより、前記パッケージの全体サイズを小さくできる。一実施形態として、図5を参照すれば、パッケージ連結部材図示せず間のピッチ間隔を小さくすることによって、インターポーザ要素20それぞれを小さいサイズに形成できる。なお、インターポーザ120を含まない半導体パッケージは、約50μm厚の間隙、約100μm厚の下部半導体チップ、及び約80μmの高さの下部連結部材を有する。従って、間隙、下部半導体チップ及び下部連結部材を含む厚みは、約0.23mmである。所望の再配線を収容すれば、パッケージ基板はこれより厚くなる。次に、本実施形態に係る半導体パッケージの電気的接続について説明する。図8は、本発明の一部実施形態による図7の半導体パッケージ1の電気的連結を示す概念図である。図8を参照すれば、半導体パッケージ1は、第1矢印A、第2矢印B、第3矢印C、第4矢印Dまたは第5矢印Eで表示された経路に沿って電気的に連結される。それぞれの電気的経路を介して、信号通信例えば、データ、アドレス、制御、クロックなど、供給電力例えば、Vddまたは基準電圧例えば、Vss、Gndを、下部半導体チップ130、上部半導体チップ230のそれぞれの信号通信チップパッド、電力供給パッドまたは基準電圧チップパッドに供給することができる。下部半導体チップ130の信号通信チップパッドは、例えば、下部半導体チップ130のデータバッファ、アドレスバッファ、制御バッファ若しくはクロックバッファにそれぞれ連結されたデータパッド、アドレスパッド、制御パッドまたはクロックパッドを含む。上部半導体チップ230の信号通信チップパッドは、例えば、上部半導体チップ230のデータバッファ、アドレスバッファ、制御バッファ若しくはクロックバッファにそれぞれ連結されたデータパッド、アドレスパッド、制御パッドまたはクロックパッドを含む。下部半導体チップ130の電力供給チップパッド及び基準電圧チップパッドは、下部半導体チップ130の内部電力供給回路に連結されうる。上部半導体チップ230の電力供給チップパッド及び基準電圧チップパッドは、上部半導体チップ230の内部電力供給回路に連結されうる。第1矢印Aで表示された経路に沿って上部半導体チップ230は、半導体パッケージ1の外部と電気的に連結される。具体的には、上部半導体チップ230は、上部連結部材240、上部基底基板210、パッケージ連結部材260、配線パターン層126、ビア122、インターポーザ連結部材128、下部基底基板110及び外部連結部材116を介して、半導体パッケージ1の外部と電気的に連結される。また、第1矢印Aで表示された電気的経路は、上部半導体チップ230に割り当てられており、下部半導体チップ130から電気的に隔離される。第1矢印Aで表示された電気的経路は、上部半導体チップ230のデータパッド、アドレスパッド、制御パッドまたはクロックパッドに連結されうる。第2矢印Bで表示された経路に沿って、下部半導体チップ130は、半導体パッケージ1の外部と電気的に連結される。具体的には、下部半導体チップ130は、下部連結部材140、配線パターン層126、ビア122、インターポーザ連結部材128、下部基底基板110及び外部連結部材116を介して、半導体パッケージ1の外部と電気的に連結される。また、第2矢印Bで表示された電気的経路は、下部半導体チップ130に割り当てられており、上部半導体チップ230から電気的に隔離される。第2矢印Bで表示された電気的経路は、下部半導体チップ130のデータパッド、アドレスパッド、制御パッドまたはクロックパッドに連結されうる。第3矢印Cで表示された経路に沿って、上部半導体チップ230は、インターポーザ120を介して、下部半導体チップ130と電気的に連結される。具体的には、上部半導体チップ230は、上部連結部材240、上部基底基板210、パッケージ連結部材260、配線パターン層126及び下部連結部材140を介して、下部半導体チップ130と電気的に連結される。第3矢印Cで表示された電気的経路以下、経路Cともいうは、インターポーザ120のビアに連結されず、インターポーザ120の配線パターン層126の配線を経由するまたは、経路Cは、インターポーザウェーハ120を介して、インターポーザウェーハ120の下側に配置された連結部を経由する経路としてもよい。また、経路Cは、半導体パッケージ1の外部に電気的に連結されず、下部半導体チップ130と上部半導体チップ230とのための電気的経路例えば、通信経路を提供することができる。例えば、経路Cは、上部半導体チップ230のデータパッド、アドレスパッド、制御パッドまたはクロックパッドを、それぞれ下部半導体チップ130のデータパッド、アドレスパッド、制御パッドまたはクロックパッドのうち一つに連結することができる。第4矢印Dで表示された経路に沿って、上部半導体チップ230は、インターポーザ120のビア122を介して、下部半導体チップ130と電気的に連結される。具体的には、上部半導体チップ230は、上部連結部材240、上部基底基板210、パッケージ連結部材260、配線パターン層126、ビア122、インターポーザ連結部材128、下部基底基板110、インターポーザ連結部材128、ビア122、配線パターン層126及び下部連結部材140を介して、下部半導体チップ130と電気的に連結される。第4矢印Dで表示された電気的経路以下、経路Dともいうは、半導体パッケージ1の外部には電気的に連結されない。経路Dは、下部半導体チップ130と、上部半導体チップ230との電気的経路例えば、通信経路を提供することができる。他の実施形態において、経路Dは、下部基底基板110の下側表面に延長されず、また下部基底基板110の下側表面を通過しない。経路Dは、上部半導体チップ230のデータパッド、アドレスパッド、制御パッドまたはクロックパッドを、それぞれ下部半導体チップ130のデータパッド、アドレスパッド、制御パッドまたはクロックパッドのうち一つに連結することができる。また、経路Dは、第5矢印Eで表示された経路点線で表示にも利用できる。すなわち、経路Dと、第5矢印Eで表示された経路とを組み合わせた経路に沿って、上部半導体チップ230は、下部半導体チップ130と電気的に連結される。この経路により、上部半導体チップ230と下部半導体チップ130とを、半導体パッケージ1の外部に電気的に連結できる。第5矢印Eで表示された電気的経路は、上部半導体チップ230のデータパッド、アドレスパッド、制御パッドまたはクロックパッドを、それぞれ下部半導体チップ130のデータパッド、アドレスパッド、制御パッド若しくはクロックパッドのうち一つ、または、それぞれ下部基底基板110のデータターミナル、アドレスターミナル、制御ターミナル若しくはクロックターミナル本実施形態の外部連結部材116相応のうち一つに連結することができる。以下では、図8を参照して、前述の電気的連結を有する半導体パッケージ1について例示的な実装について説明する。以下に説明される第1矢印A、第2矢印B、第3矢印C、第4矢印D及び第5矢印Eで表示された電気的経路は、前述の相応する特性を有するように構成され、複数の経路を有する。まず、下部半導体チップ130がロジックチップであり、上部半導体チップ230が、DRAMチップまたはフラッシュメモリチップ等のメモリチップにより構成される場合について説明する。第1矢印Aで表示された一つまたはそれ以上の経路を介して、例えばVdd経路としての電力信号経路が、上部半導体チップ230に提供される。このような電力信号経路は、下部半導体チップ130とは電気的に連結されない。第2矢印Bで表示された一つまたはそれ以上の経路を介して、外部インターフェースから命令を伝達する信号経路を提供することができる。または、第2矢印Bで表示された一つまたはそれ以上の経路を介して、下部半導体チップ130にVdd等の電力を提供できる。第3矢印Cで表示された一つまたはそれ以上の経路を介して、命令を、下部半導体チップ130から上部半導体チップ230に提供することができる。このような命令は、下部半導体チップ130によって、外部から受け入れられた命令であって、上部半導体チップ230にさらに伝えられる命令である。また、このような命令を、下部半導体チップ130によって生成させうる。第3矢印Cで表示された一つまたはそれ以上の経路を介して、逆方向に、上部半導体チップ230から下部半導体チップ130に信号を伝達することもできる。第4矢印Dで表示された経路を介して、第3矢印Cで表示された経路と類似した機能を提供することができる。例えば、下部半導体チップ130と、上部半導体チップ230との入力/出力信号経路を提供することができる。特に、インターポーザ120に形成された配線が、下部基底基板110に形成された配線に比べて微細であるので、RC遅延RCdelayに敏感な信号の場合には、インターポーザ120に形成された配線の代わりに、下部基底基板110に形成された配線を利用して伝送することが有利である。下部基底基板110内に形成された配線は、インターポーザ120内に形成された配線に比べてさらに厚く、またはさらに低いか高い導電性を有する。従って、第4矢印Dで表示された電気的経路は、第3矢印Cで表示された電気的経路に比べて、さらに高い導電性を有する。第4矢印Dで表示された経路と、第5矢印Eで表示された経路とを組み合わせた経路を介して、Vss経路または接地経路を、下部半導体チップ130と上部半導体チップ230とにそれぞれ提供することができる。すなわち、Vssまたは接地が外部から印加される場合、Vss経路または接地経路が、インターポーザ120から分離され、下部半導体チップ130と上部半導体チップ230とにそれぞれ伝えられる。また、Vssまたは接地が外部から印加される場合、Vss経路または接地経路が下部基底基板110から分離され、下部半導体チップ130と上部半導体チップ230とにそれぞれ伝えられる。一実施形態において、下部半導体チップ130と上部半導体チップ230とは、外部ソースから例えば、経路Eを介してのVss連結または接地連結のいずれか若しくは複数、またはいずれも共有することができる。下部半導体チップ130及び上部半導体チップ230それぞれは、少なくとも一つ、複数またはあらゆるVdd連結を含むことができる例えば、それぞれ経路B及び経路Aを介する。一実施形態において、上部半導体チップ230は、フラッシュメモリであって、例えばNANDフラッシュメモリである。他の実施形態において、下部半導体チップ130は、個別素子、例えば、マルチチップとして構成することができる。他の実施形態において、一つまたはそれ以上の下部半導体チップ130は、上部半導体チップ230と互いに信号を送受信しないこともある。他の実施形態において、上部半導体チップ230は、外部ソースから直接的に命令を受け入れるだけでもよい。次に、本実施形態に係る半導体パッケージを形成する手順について説明する。図9ないし図22は、本発明の一実施形態による図7の半導体パッケージ1を形成する方法を工程別に図示する断面図である。このような実施形態により、インターポーザ10として同じウェーハを利用し、複数の下部半導体チップ130、上部半導体チップ230、及び前記ウェーハ上の例えば、図1のインターポーザ10のインターポーザ要素20の上それぞれの複数の位置に形成されたそれらの連結部と共に、複数の半導体パッケージ1が同時に形成されうる。しかし、明瞭性のために、1つの半導体パッケージ1の製造についてのみ以下で説明し、かような説明は、ウェーハから形成される他の半導体パッケージ1に適用できるということを理解することができるであろう。図9を参照すれば、ビア122を有する複数のインターポーザ1201つのインターポーザ120のみを図示を含むインターポーザウェーハ10をまず提供する。インターポーザウェーハ10は、下側部30、下側部30上に位置する上側部40、及び上側部40上に位置する配線部50を含む。図9ないし図17に図示されたインターポーザウェーハ10は、1つの半導体パッケージ1に相応する領域のみ図示されているということに留意すべきである。下側部30と上側部40は、基底部121を含む。上側部40は、基底部121の一部領域を貫通するビア122を含む。上側部分40は、ビア122と、電気的に連結される第2パッド124とを含む。第2パッド124は、上部パッド58図3に相応する。図4を参照して述べたように、上側部40は、第2パッド124を含まない。下側部30は、ビア42を含むように示されていないが、これは例示的なものであり、ビアは、基底部121を介して下側部30を貫通しうる。例えば、ビア42は、上側部40と下側部30とのいずれも貫通するように位置しうる。配線部50は、絶縁層125と、絶縁層125内に位置した配線パターン層126とを含む。配線パターン層126は、前述の配線パターン54図3に相応しうる。配線パターン層126は、再配線パターンである。図10を参照すれば、インターポーザウェーハ10上に、第1パッケージ連結部材270を付着させる。第1パッケージ連結部材270は、配線パターン層126と電気的に連結される。第1パッケージ連結部材270は、例えばソルダボールであり、熱圧着工程またはリフロー工程等を利用して配線パターン層126に付着されうる。図11を参照すれば、インターポーザウェーハ10上に、下部半導体チップ130を付着させる。具体的には、インターポーザウェーハ10上に配置されるインターポーザ120それぞれの中央部分に、下部半導体チップ130が付着される。下部半導体チップ130の下側には、下部連結部材140を配置する。下部連結部材140を介して、下部半導体チップ130は、インターポーザ120の配線パターン層126やビア122と電気的に連結される。下部連結部材140は、例えばソルダボールであり、熱圧着工程またはリフロー工程等により、配線パターン層126に付着されうる。また、下部半導体チップ130は、1つのインターポーザ120に対して複数構成してもよい。なお、第1パッケージ連結部材270を付着させる工程と、下部半導体チップ130を付着させる工程とは、説明した順序とは逆順または同時に行うことができる。図12を参照すれば、下部半導体チップ130を密封する下部モールディング部材150を形成する。下部モールディング部材150は、下部半導体チップ130の下部に、下部連結部材140間を充填するアンダーフィル部材151aないし151f図23ないし図28、及びアンダーフィル部材151aないし151f図23ないし図28上に位置し、下部半導体チップ130の側面を密封する側面モールディング部材152aないし152f図23ないし図28を含む。下部モールディング部材150は、下部半導体チップ130を完全に密封することができる。アンダーフィル部材と側面モールディング部材は、同じ物質から形成してもよいし、異なる物質から形成してもよい。図13を参照すれば、下部半導体チップ130上に位置する下部モールディング部材150の一部を除去する。当該除去段階で、下部半導体チップ130の上面132が露出される。また、当該除去段階は、下部半導体チップ130の上側部分を除去する下部半導体チップ130を薄型化させる段階を含み、下部半導体チップ130は、薄い厚みに形成する。例えば、下部半導体チップ130の厚みは、50μmまたはそれ以下である。前記除去段階は、例えば、化学的機械的研磨法CMP:chemicalmechanicalpolishingによって行われる。下部半導体チップ130の最上面は、下部モールディング部材150の最上面と同じ高さであり、同一平面を形成する。または、下部半導体チップ130の最上面及び下部モールディング部材150の最上面は、5μm以下の段差を有する。下部モールディング部材150の最上面は、下部半導体チップ130の最上面に対して多様な構成を有する。これについては、図23ないし図28を参照して後述する。図14を参照すれば、下部半導体チップ130上に、補助基板134を付着する。当該付着段階は、下部半導体チップ130の上面132上に、接着層136を形成する段階と、接着層136上に補助基板134を付着する段階とを含む。補助基板134は、下部半導体チップ130上から下部モールディング部材150上に延びる幅を有する。補助基板134は、堅固な物質であって、金属、ガラス、セラミックなどから形成される。なお、接着層136は、接着テープまたは接着液である。図15を参照すれば、ビア122を露出させるように、インターポーザウェーハ10の下側部30を除去する。これにより、インターポーザウェーハ10の上側部40にあったビア122の下部が、下面129により露出される。その結果、ビア122は、インターポーザ120を貫通するスルー基板ビアとなる。前記除去段階は、例えば、機械的研磨、化学的機械的研磨法を利用でき、またはインターポーザウェーハ10内に軟弱層を形成して分離する分離法、例えばスマートカットsmartcutなどの方法を利用できる。本段階で、補助基板134は、薄型化されるインターポーザウェーハ10が変形しないように、十分な厚みを提供することによって、インターポーザウェーハ10を後続の工程設備に移動させるためのキャリア基板として機能しうる。図16を参照すれば、ビア122との電気的連結のために、インターポーザ120の下面129にインターポーザ連結部材128を付着する。この時、インターポーザ120の下面129に、ビア122とインターポーザ120とを電気的に連結するための第1パッド123を形成して、当該第1パッド123にインターポーザ連結部材128を付着する。インターポーザ連結部材128は、例えばソルダボールであり、熱圧着工程またはリフロー工程等を利用して、第1パッド123に付着される。本段階で、補助基板134は、薄型化されたインターポーザウェーハ10が変形しないように、十分な厚みに形成でき、インターポーザウェーハ10が後続の工程装置への移動のためのキャリア基板として機能しうる。図17を参照すれば、下部半導体チップ130の上面132上の補助基板134を除去する。また、このとき、接着層136を共に除去することができる。次に、図1及び図2に図示されたようなスクライビングライン12に沿って、インターポーザウェーハ10をダイシングし、下部半導体チップ130が電気的にそれぞれ連結された複数のインターポーザ120を形成する。図18を参照すれば、インターポーザ120を下部基底基板110上に付着する。下部基底基板110の上面には上部パッド112が配置され、下部基底基板110の下面には下部パッド114が配置される。下部基底基板110とインターポーザ120とは、インターポーザ連結部材128を介して電気的に連結される。インターポーザ連結部材128は、熱圧着工程またはリフロー工程等を利用して、下部基底基板110の上部パッド112に付着される。下部基底基板110の下面には、外部連結部材116を配置する。外部連結部材116は、例えばソルダボールである。または、外部連結部材116は、ピングリッドアレイ、ボールグリッドアレイ、ランドグリッドアレイのようなグリッドアレイを有したフリップチップ連結構造を有する。以上の工程により、下部半導体パッケージ100が完成される。なお、下部半導体パッケージ100上に、上部半導体パッケージ200を付着させた後、外部連結部材116を下部基底基板110に付着したり、または外側モールディング部材170を形成した後、外部連結部材116を下部基底基板110に付着したりする場合も、本発明の技術的思想に含まれることは、本技術分野の当業者には明らかであり、他の工程順序も可能であることも明らかであろう。次に、下部半導体パッケージ100上に、上部半導体パッケージ200を実装する態様について説明する。図19ないし図21を参照すれば、インターポーザ120上に、上部半導体チップ230を含む上部半導体パッケージ200を付着させる。当該付着段階は、下記の段階を含む。図19を参照すれば、下部モールディング部材150の一部を除去し、第1パッケージ連結部材270それぞれを露出する開口部160を形成する。この時、リソグラフィエッチング工程やレーザを利用することができる。開口部160は、同じ幅あるいは狭くなる幅を有して下側に延長する。図20及び図21を参照すれば、第1パッケージ連結部材270と対応して位置する第2パッケージ連結部材280を含む、上部半導体パッケージ200を提供する。第2パッケージ連結部材280は、上部半導体パッケージ200の上部基底基板210下側に位置する。ここで、第1パッケージ連結部材270それぞれと、第2パッケージ連結部材280それぞれとが、電気的に連結されるように、第2パッケージ連結部材280それぞれを開口部160内に挿入する。これにより、図21に図示された構造を形成する。下部半導体パッケージ100と上部半導体パッケージ200との間に、間隙180が形成されうる。図22を参照すれば、インターポーザ120と、下部半導体チップ130とを密封する外側モールディング部材170を形成する。外側モールディング部材170は、インターポーザ連結部材128の間を充填し、インターポーザ120の側部を密封する。例えば、外側モールディング部材170を形成する段階は、インターポーザ連結部材128の間を充填するように、インターポーザ120をアンダーフィルする段階、及びインターポーザ120の側部及びパッケージ連結部材260の側部を密封する段階を含む。したがって、外側モールディング部材170は、下部基底基板110の上側面と接触して拡張している。また、外側モールディング部材170は、上部基底基板210の下面に接触する接触部分172をさらに含む。接触部分172は、パッケージ連結部材260の内側に延長し、下部半導体チップ130と接触しうる。これにより、間隙180は、パッケージ連結部材260間の内部領域に限定される。間隙180は、外側モールディング部材170が形成された後、前記パッケージの外部環境に露出されない。次に、下部半導体パッケージ100と、上部半導体パッケージ200とを電気的に連結し、図7に図示された半導体パッケージ1を完成する。かような電気的連結は、第1パッケージ連結部材270と第2パッケージ連結部材280とを、電気的及び物理的に連結して具現することができる。第1パッケージ連結部材270と第2パッケージ連結部材280とは、熱圧着工程またはリフロー工程等を利用して互いに連結されうる。下部半導体パッケージ100と上部半導体パッケージ200との間に、間隙180を形成してもよい。また、外側モールディング部材170を形成する工程、及び下部半導体パッケージ100と上部半導体パッケージ200とを電気的に連結する工程は、前述した順序とは逆順に行ってもよい。図23ないし図28は、図7に図示された実施形態の下部モールディング部材150とは異なるモールディング部材を形成する場合を図示する拡大図である。簡略化のため、図7を参照して説明した実施形態と重複する説明は省略する。図23を参照すれば、下部モールディング部材150aは、下部連結部材140間を充填するアンダーフィル部材151aと、アンダーフィル部材151a上に位置し、下部半導体チップ130を密封する側面モールディング部材152aとを含む。アンダーフィル部材151aは、下部連結部材140の下側を充填し、下部半導体チップ130の側面の一部を密封する。アンダーフィル部材151aは、パッケージ連結部材260と接触し、下部半導体チップ130とパッケージ連結部材260と間の一部領域、及びパッケージ連結部材260間の一部領域を密封する。側面モールディング部材152aは、アンダーフィル部材151aの上側に位置し、下部半導体チップ130の側面を密封する。また、側面モールディング部材152aは、下部半導体チップ130とパッケージ連結部材260との間の一部領域、及びパッケージ連結部材260間の一部領域を密封する。側面モールディング部材152aの最上面は、下部半導体チップ130の最上面と同じ高さであり、同一平面である。または、下部半導体チップ130の最上面及び側面モールディング部材152aの最上面は、5μm以下の高さの段差を形成してもよい。この場合、図13を参照して説明した前記除去段階で、下部半導体チップ130と下部モールディング部材150aとが同じ高さで同一平面の最上面を有するように形成した後、一部領域を除去することによって形成できる。アンダーフィル部材151aと側面モールディング部材152aとは、互いに異なる物質である。例えば、アンダーフィル部材151aは、側面モールディング部材152aに比べて、流動性が大きい物質であって、これによって、下部半導体チップ130下の下部連結部材140を取り囲むように、アンダーフィル部材151aの流動が強化されうる。側面モールディング部材152aは、相対的に流動的ではない。側面モールディング部材152aは、アンダーフィル部材151aに比べて、高い熱膨張係数を有する物質から構成することができる。アンダーフィル部材151aと、側面モールディング部材152aとが同じ材質を有する場合も、本発明の技術的思想に含まれる。または、アンダーフィル部材151aと側面モールディング部材152aとは、同じ物質であって、同じ工程で形成されたり、あるいは異なる工程で形成されうる。例えば、アンダーフィル部材151aと側面モールディング部材152aとは、モールデッドアンダーフィルMUF:moldedunderfill方式で形成される。図24を参照すれば、下部モールディング部材150bは、アンダーフィル部材151bと側面モールディング部材152bとを含む。アンダーフィル部材151bは、下部連結部材140の下側を充填し、下部半導体チップ130の側面の一部を密封する。アンダーフィル部材151bは、下部連結部材140間と、下部半導体チップ130とパッケージ連結部材260との間の一部領域、及びパッケージ連結部材260間の一部領域を密封する。側面モールディング部材152bは、アンダーフィル部材151bの上側に位置し、下部半導体チップ130の上部側面を密封する。また、側面モールディング部材152bは、下部半導体チップ130とパッケージ連結部材260との間の一部領域、及びパッケージ連結部材260間の一部領域を密封する。側面モールディング部材152bの最上面は、下部半導体チップ130の最上面から面位が低下するリセス部分153bが形成されうる。具体的には、側面モールディング部材152bの最上面は、下部半導体チップ130と接触する領域から遠ざかるに連れ、下側に向かってリセスされる程度が大きくなる例えば、図24の右側部分。かようなリセスは、図13を参照して説明した前記除去段階で形成されうる。例えば、下部半導体チップ130を構成する物質を、側面モールディング部材152bを構成する物質に比べて、耐摩耗性または耐化学性が大きい物質とし、側面モールディング部材152bの除去速度を、下部半導体チップ130の除去速度に比べて速くすることによって、リセス部分153bを形成できる。前記リセスされた側面モールディング部材152bは、下部半導体チップ130のエッジで生じうる下部半導体チップ130の動作や外部影響による熱集中または応力集中に対する緩衝機能を行うことができる。図25を参照すれば、下部モールディング部材150cは、アンダーフィル部材151cと側面モールディング部材152cとを含む。アンダーフィル部材151cは、下部連結部材140の下側を充填し、下部半導体チップ130の側面の一部を密封する。アンダーフィル部材151cは、下部半導体チップ130とパッケージ連結部材260との間の一部領域、及びパッケージ連結部材260間の一部領域を密封する。側面モールディング部材152cは、アンダーフィル部材151cの上側に位置し、下部半導体チップ130の側面の一部を密封する。また、側面モールディング部材152cは、下部半導体チップ130とパッケージ連結部材260との間の一部領域、及びパッケージ連結部材260間の一部領域を密封する。側面モールディング部材152cの最上面には、下部半導体チップ130の最上面に比べて突出する突出部分154cが形成されうる。具体的には、側面モールディング部材152cの最上面は、下部半導体チップ130と接触する領域から遠ざかるに連れ、上側に向かって突出する程度が大きくなる例えば、図25の右側部分。かような突出は、図13を参照して説明した前記除去段階で形成される。例えば、下部半導体チップ130を構成する物質を、側面モールディング部材152cを構成する物質に比べて、耐摩耗性または耐化学性が小さい物質とし、側面モールディング部材152bの除去速度を、下部半導体チップ130の除去速度に比べて遅くすることによって前記突出部分154cを形成する。前記突出部分154cを含む側面モールディング部材152cは、下部半導体チップ130を、上部半導体パッケージ200から離隔させる間隙180の密封度を向上する。図26を参照すれば、下部モールディング部材150dは、アンダーフィル部材151d及び側面モールディング部材152dを含む。アンダーフィル部材151dは、下部連結部材140の下側を充填し、下部半導体チップ130の側面を全体的に密封する。また、アンダーフィル部材151dは、パッケージ連結部材260から、側面モールディング部材152dによって離隔されている。側面モールディング部材152dは、アンダーフィル部材151dの外側に位置し、アンダーフィル部材151dの側面を全体的に密封する。また、側面モールディング部材152dは、アンダーフィル部材151dと、パッケージ連結部材260との間の領域、及びパッケージ連結部材260間の領域を密封する。このようなアンダーフィル部材151dは、側面モールディング部材152dによって、パッケージ連結部材260から離隔され、アンダーフィル部材151dと側面モールディング部材152dとの熱膨張係数の差が低減し、パッケージ連結部材260の熱破損によるダメージを低減できる。また、パッケージ連結部材260は、側面モールディング部材152dだけで取り囲まれ、パッケージ連結部材260と、側面モールディング部材152dと接合信頼性が上昇しうる。またパッケージ連結部材260のための開口部を形成するエッチング段階で、側面モールディング部材152dだけをエッチングするので、エッチング信頼性を上昇させる。アンダーフィル部材151dの最上面、及び側面モールディング部材152dの最上面は、下部半導体チップ130の最上面と同じ高さであり、同一平面を形成する。または、アンダーフィル部材151dの最上面及び側面モールディング部材152dの最上面は、5μm以下の高さの段差を有する。これは、図13を参照して説明した前記除去段階で、下部半導体チップと130と、下部モールディング部材150dとが同じ高さで同一平面の最上面を有するように形成した後、一部領域を除去して形成できる。図27を参照すれば、下部モールディング部材150eは、アンダーフィル部材151e及び側面モールディング部材152eを含む。アンダーフィル部材151eは、下部連結部材140の下側を充填し、下部半導体チップ130の側面を全体的に密封する。また、アンダーフィル部材151eは、パッケージ連結部材260から、側面モールディング部材152eによって離隔されている。側面モールディング部材152eは、アンダーフィル部材151eの外側に位置し、アンダーフィル部材151eの側面を全体的に密封する。また、側面モールディング部材152eは、アンダーフィル部材151eと、パッケージ連結部材260との間の領域及びパッケージ連結部材260間の領域を密封する。アンダーフィル部材151eの最上面及び側面モールディング部材152eの最上面には、面位が低下するリセス部分153eが形成される。具体的には、アンダーフィル部材151eの最上面及び側面モールディング部材152eの最上面は、下部半導体チップ130と接触する領域から遠ざかるに連れ、下側に向かってリセスされる程度が大きくなる。かようなリセスは、図13を参照して説明した前記除去段階で形成される。例えば、下部半導体チップ130を構成する物質を、アンダーフィル部材151e及び側面モールディング部材152eを構成する物質に比べて、耐摩耗性または耐化学性が大きい物質にすることによって、リセス部分153eが形成される。前記リセスされたアンダーフィル部材151e及び側面モールディング部材152eは、下部半導体チップ130のエッジで生じうる下部半導体チップ130の動作や外部影響による熱集中または応力集中に対する緩衝機能を行うことができる。図28を参照すれば、下部モールディング部材150fは、アンダーフィル部材151f及び側面モールディング部材152fを含む。アンダーフィル部材151fは、下部連結部材140の下側を充填し、下部半導体チップ130の側面を全体的に密封する。また、アンダーフィル部材151fは、パッケージ連結部材260から、側面モールディング部材152fによって離隔されている。側面モールディング部材152fは、アンダーフィル部材151fの外側に位置し、アンダーフィル部材151fの側面を全体的に密封する。また、側面モールディング部材152fは、アンダーフィル部材151fとパッケージ連結部材260との間の領域及びパッケージ連結部材260間の領域を密封する。アンダーフィル部材151fの最上面及び側面モールディング部材152eの最上面は、下部半導体チップ130の最上面に比べて突出する突出部分154fが形成される。具体的には、アンダーフィル部材151fの最上面及び側面モールディング部材152fの最上面は、下部半導体チップ130と接触する領域から遠ざかるに連れ、上側に向かって突出する程度が大きくなる。かような突出は、図13を参照して説明した前記除去段階により形成される。例えば、下部半導体チップ130を構成する物質を、アンダーフィル部材151f及び側面モールディング部材152fを構成する物質に比べて、耐摩耗性または耐化学性が小さい物質にすることによって、前記突出部分154fが形成される。前記突出部分154fを含むアンダーフィル部材151f及び側面モールディング部材152fは、下部半導体チップ130のエッジで生じうる下部半導体チップ130の動作や外部影響による熱集中または応力集中に対する緩衝機能を行うことができる。次に、図29および図30を参照して、下部半導体パッケージ100の側面を覆う、異なる外側モールディング部材を形成する態様について説明する。図29は、本発明の一実施形態による半導体パッケージ1aを図示する断面図である。図29に図示された実施形態は、図7に図示された実施形態と比較して、インターポーザ120が、第2パッド124を含まない場合のものである。簡略化のため、図7を参照して説明した実施形態と重複する説明は省略する。図29を参照すれば、半導体パッケージ1bは、インターポーザ120aを含む下部半導体パッケージ100と、上部半導体パッケージ200とを含む。インターポーザ120aは、図4を参照して述べたように、ビア122を含み、第2パッド124を含まない。この場合、インターポーザ120aの配線パターン層126に含まれた配線パターンとビア122とは、物理的に連結されて電気的に連結される。図30は、本発明の一実施形態による半導体パッケージ1bを図示する断面図である。図30に図示された実施形態は、図7に図示された実施形態と比較して、異なる外側モールディング部材170を有する。簡略化のため、図7を参照して説明した実施形態と重複する説明は省略する。図30を参照すれば、半導体パッケージ1bは、インターポーザ120を含む下部半導体パッケージ100と、上部半導体パッケージ200とを含む。インターポーザ120、下部半導体チップ130及びパッケージ連結部材260の一部は、外側モールディング部材170aによって密封され、これによって、外部から保護されうる。外側モールディング部材170aは、インターポーザ120の側部を密封する。また、外側モールディング部材170aは、インターポーザ120の下側を充填するように延び、さらにインターポーザ連結部材128の間を充填する。これにより、外側モールディング部材170aは、インターポーザ連結部材128を取り囲んで封止することができる。外側モールディング部材170aは、MUF方式等で形成され、下部モールディング部材150及びパッケージ連結部材260の側部の一部を密封するように接触して延長しうる。外側モールディング部材170aは、下部基底基板110の上面に広がって接触する。外側モールディング部材170aは、上部半導体パッケージ200から離隔されている。下部モールディング部材150の最上面と、外側モールディング部材170aの最上面とは、同じ平面となるように形成される。さらに、下部半導体チップ130の最上面と、外側モールディング部材170aの最上面は、同じ高さであり、同一平面となるように形成される。または、下部モールディング部材150、外側モールディング部材170a、及び下部半導体チップ130の最上面は、それぞれ相互に5μm以下の段差を有する。半導体パッケージ1bは、下部半導体パッケージ100と上部半導体パッケージ200との間に位置する第1間隔180a、及び第2間隙180bをさらに含む。第1間隙180aはパッケージ連結部材260間の内部領域に位置し、第2間隙180bはパッケージ連結部材260の外側領域に位置する。第1間隔180a及び第2間隙180bは、さらに大きい連続した間隙に形成してもよい。次に、図31ないし図33を参照して、図9ないし図18を参照して説明した工程に後続する、本発明の一実施形態による図30の半導体パッケージ1bを形成する方法について説明する。図31を参照すれば、図18に図示されたように、形成された構造物に、外側モールディング部材170aを形成する。外側モールディング部材170aは、インターポーザ連結部材128間を充填し、インターポーザ連結部材128を取り囲んで封止する。また、外側モールディング部材170aは、インターポーザ120の側部と、下部モールディング部材150の側部とを密封する。外側モールディング部材170aは、MUF方式で形成される。外側モールディング部材170aの最上面は、下部半導体チップ130の最上面と同じ高さであり、同一平面である。または、下部半導体チップ130の最上面と、外側モールディング部材170aの最上面とは、5μm以下の段差を有する。図32を参照すれば、下部モールディング部材150の一部を除去し、第1パッケージ連結部材270それぞれを露出させる開口部160を形成する。開口部160は、リソグラフィエッチング工程あるいはレーザ等を利用して形成することができる。開口部160は、同じ幅あるいは狭くなる幅を有するように下側に延長する。図33を参照すれば、第1パッケージ連結部材270と対応して位置する第2パッケージ連結部材280を含む上部半導体パッケージ200を提供する。第2パッケージ連結部材280は、上部半導体パッケージ200の上部基底基板210下側に位置する。下部半導体パッケージ100上に、上部半導体パッケージ200を位置させる。次に、第1パッケージ連結部材270それぞれと、第2パッケージ連結部材280それぞれと物理的に接触するように、第2パッケージ連結部材280それぞれを、開口部160内に挿入する。次に、下部半導体パッケージ100と、上部半導体パッケージ200とを電気的に連結する。すなわち、第1パッケージ連結部材270と第2パッケージ連結部材280とを連結する。当該連結工程は、熱圧着工程やリフロー工程等を利用できる。これにより、図30に図示された半導体パッケージ1bを完成する。図34は、図7に図示された実施形態と比較して、異なる外側モールディング部材を有する本発明の一実施形態による半導体パッケージ1cを図示する断面図である。簡略化のため、図7を参照して説明した構成要素と同一の構成要素についての説明は省略する。図34を参照すれば、半導体パッケージ1cは、インターポーザ120を含む下部半導体パッケージ100と、上部半導体パッケージ200とを含む。外側モールディング部材170cは、インターポーザ連結部材128間を充填し、インターポーザ120の側部を密封する。また、下部モールディング部材150の側部は、外側モールディング部材170cによって密封されずに露出しうる。従って、第3間隙180cは、前述の実施形態の第2間隙180bに比べて密封されない。第1間隔180a、第2間隔180b及び第3間隙180cの厚みは、さらに大きく形成することができる。図35及び図36は、それぞれ図7及び図30に図示された実施形態と比較して、複数の下部半導体チップ130を有する本発明の一部実施形態による半導体パッケージ1d,1eを図示する断面図である。簡略化のため、図7及び図30を参照して説明した実施形態と重複する説明は省略する。図35を参照すれば、半導体パッケージ1dは、インターポーザ120上に位置した複数の下部半導体チップ130dを含む。半導体パッケージ1dは、上部半導体パッケージ200内に含まれた複数の上部半導体チップ230dを含む。半導体パッケージ1dは、図7を参照して説明した外側モールディング部材170を含む。下部半導体チップ130dは、ロジック半導体チップ、メモリ半導体チップ、またはそれらの組合せである。上部半導体チップ230dは、ロジック半導体チップ、メモリ半導体チップ、またはそれらの組合せである。2つの下部半導体チップ130dではなく、1つ図7あるいは2個を超える下部半導体チップ130dを有することができる。または、2つの上部半導体チップ230dではなく、1つ図7あるいは2つを超える上部半導体チップ230dを有することができる。図36を参照すれば、半導体パッケージ1eは、インターポーザ120上に位置した複数の下部半導体チップ130eを含む。半導体パッケージ1eは、上部半導体パッケージ200内に含まれた複数の上部半導体チップ230eを含む。半導体パッケージ1eは、図30を参照して説明した外側モールディング部材170aを含む。下部半導体チップ130eは、ロジック半導体チップ、メモリ半導体チップ、またはそれらの組合せである。上部半導体チップ230eは、ロジック半導体チップ、メモリ半導体チップ、またはそれらの組合せである。2つではなく、1つ図7あるいは2個を超える下部半導体チップ130eを有してもよい。または、2つではなく、1つ図7あるいは2つを超える上部半導体チップ230eを有してもよい。図37は、前述とは異なるインターポーザ120を有する、本発明の一実施形態による半導体パッケージ2を図示する断面図である。簡略化のため、図7を参照して説明した構成要素と同一の構成要素についての説明は省略する。また、本実施形態と前述の実施形態を組み合わせた場合も、本発明の技術的思想に含まれることは、本技術分野の当業者であるならば、理解することができるであろう。図37を参照すれば、半導体パッケージ2は、インターポーザ120aを含む。インターポーザ120aは、受動素子129a、能動素子129b、またはそれらをいずれも含む。受動素子129aは端子パッドを介して電気的連結する電子素子であり、例えば、抵抗素子、インダクタ素子、キャパシタ素子またはスイッチ素子であるが、本発明の技術的思想はこれらに限定されない。能動素子129bは、例えば、演算増幅器operationalamplifier、ダイオードまたはトランジスタであるが、これらに限定されない。また、受動素子129a及び能動素子129bは、インターポーザ120の上部、下部または内部に位置しうる。図38ないし図42は、異なるパッケージ連結部材260を有する、本発明の一部実施形態による半導体パッケージ3a,3b,3c,3d,3eを図示する断面図である。簡略化のため、図7を参照して説明した実施形態と重複する説明は省略する。なお、図38ないし図42に図示されたパッケージ連結部材260a,260b,260c,260d,260eは、熱圧着工程またはリフロー工程によって変形され、開口部160内に充填されるということに留意すべきである。図38を参照すれば、半導体パッケージ3aは、インターポーザ120と上部半導体パッケージ200とを連結するパッケージ連結部材260aを含む。パッケージ連結部材260aは、インターポーザ120と電気的に連結される第1パッケージ連結部材270a、及び上部半導体パッケージ200と電気的に連結される第2パッケージ連結部材280aを含む。第1パッケージ連結部材270aと、第2パッケージ連結部材280aとは、いずれも球形である。当該球形は、接着された上下面が若干平たく変形されてもよい。また、第1パッケージ連結部材270aと、第2パッケージ連結部材280aとは、熱圧着工程またはリフロー工程等を利用して互いに連結され、一体型構造に変形されうる。第1パッケージ連結部材270aと第2パッケージ連結部材280aとは、互いに異なる大きさを有する。例えば、第1パッケージ連結部材270aは、第2パッケージ連結部材280aに比べてより小サイズである。図39を参照すれば、半導体パッケージ3bは、インターポーザ120と上部半導体パッケージ200とを連結するパッケージ連結部材260bを含む。パッケージ連結部材260bは、インターポーザ120と電気的に連結される第1パッケージ連結部材270b、及び上部半導体パッケージ200と電気的に連結される第2パッケージ連結部材280bを含む。第1パッケージ連結部材270b及び第2パッケージ連結部材280bは、球形または半球形に形成できる。例えば、第1パッケージ連結部材270bを半球形に形成し、第2パッケージ連結部材280bを球形に形成できる。または、前記球形及び前記半球形は、接着された上下面を若干平たく変形してもよい。また、第1パッケージ連結部材270bと、第2パッケージ連結部材280bとは、熱圧着工程またはリフロー工程等を利用して互いに連結され、一体型構造に変形されうる。また、第1パッケージ連結部材270bと、第2パッケージ連結部材280bは、互いに異なる大きさを有する。例えば、第1パッケージ連結部材270bは、第2パッケージ連結部材280bに比べてより小サイズである。また、第1パッケージ連結部材270bが、第2パッケージ連結部材280bに比べて、より大きいサイズを有する場合も、本発明の技術的思想に含まれる。図40を参照すれば、半導体パッケージ3cは、インターポーザ120と、上部半導体パッケージ200とを連結するパッケージ連結部材260cを含む。パッケージ連結部材260cは、インターポーザ120と電気的に連結される第1パッケージ連結部材270c、及び上部半導体パッケージ200と電気的に連結される第2パッケージ連結部材280cを含む。第1パッケージ連結部材270c及び第2パッケージ連結部材280bは、円柱状または多角形柱状に形成できる。また、第1パッケージ連結部材270cと、第2パッケージ連結部材280cとは、熱圧着工程またはリフロー工程等を利用して互いに連結され、一体型構造に変形されうる。第1パッケージ連結部材270cは、第2パッケージ連結部材280cに比べてより小サイズである。また、第1パッケージ連結部材270bが、第2パッケージ連結部材280bに比べて、より大きいサイズを有する場合も、本発明の技術的思想に含まれる。図41を参照すれば、半導体パッケージ3dは、インターポーザ120と上部半導体パッケージ200とを連結するパッケージ連結部材260dを含む。パッケージ連結部材260dは、インターポーザ120と電気的に連結される第1パッケージ連結部材270dと、上部半導体パッケージ200と電気的に連結される第2パッケージ連結部材280dと、第1パッケージ連結部材270dおよび第2パッケージ連結部材280dの間に位置する第3パッケージ連結部材290dとを含む。第1パッケージ連結部材270d及び第2パッケージ連結部材280dいずれも、球形または半球形に形成できる。第3パッケージ連結部材290dは、球形、半球形、円柱または多角形柱に形成できる。また、第1パッケージ連結部材270dと第2パッケージ連結部材280dとは、熱圧着工程またはリフロー工程等を利用して互いに連結され、一体型構造に変形されうる。第1パッケージ連結部材270cは、第2パッケージ連結部材280cに比べてより小サイズである。第3パッケージ連結部材290dは、第1パッケージ連結部材270d、第2パッケージ連結部材280dそれらいずれにも比べてより小サイズである。また、第1パッケージ連結部材270d、第2パッケージ連結部材280d及び第3パッケージ連結部材290dの大きさ関係が異なる場合も、本発明の技術的思想に含まれる。図42を参照すれば、半導体パッケージ3eは、インターポーザ120と、上部半導体パッケージ200とを連結するパッケージ連結部材260eを含む。パッケージ連結部材260eは、インターポーザ120と電気的に連結される第1パッケージ連結部材270eと、及び上部半導体パッケージ200と電気的に連結される第2パッケージ連結部材280eとを含む。第1パッケージ連結部材270eと、第2パッケージ連結部材280eとは、いずれも球形である。当該球形は、接着された上下面を若干平たく変形してもよい。また、第1パッケージ連結部材270eと、第2パッケージ連結部材280eとは、熱圧着工程またはリフロー工程等を利用して互いに連結され、一体型構造に変形されうる。第1パッケージ連結部材270eと、第2パッケージ連結部材280eとは、互いに異なる大きさを有する。例えば、第1パッケージ連結部材270eは、第2パッケージ連結部材280eに比べてより大きい。次に、図43ないし図46を参照して、図9ないし図12を参照して説明した工程に後続する、本発明の一実施形態による半導体パッケージ4を形成する方法を、工程別に説明する。図43を参照すれば、下部半導体チップ130を密封する下部モールディング部材150を形成した後、下部半導体チップ130上に位置する下部モールディング部材150の一部を除去する。当該除去段階で、下部半導体チップ130の上面132及び第1パッケージ連結部材270の上面272を露出させうる。また、前記除去段階は、下部半導体チップ130の上側部分を除去する薄型化の段階を含み、下部半導体チップ130は、さらに薄くに形成できる。前記除去段階は、例えば、化学的機械的研磨法CMPによって行われる。次に、図14ないし図16を参照して説明した工程を行うことにより、インターポーザウェーハ10を薄型化し、インターポーザウェーハ10を貫通するビア122を形成し、ビア122と電気的に連結されるように、インターポーザ120に付着したインターポーザ連結部材128を形成する。図44を参照すれば、インターポーザウェーハ10をダイシングし、下部半導体チップ130が電気的にそれぞれ連結された複数のインターポーザ120を形成する。次に、図18を参照して説明した工程を行うことにより、インターポーザ120を下部基底基板110上に付着させ、下部基底基板110とインターポーザ120とを、インターポーザ連結部材128を介して電気的に連結する。また、下部基底基板110の下面に外部連結部材116を形成することにより、下部半導体パッケージ100を形成する。図45を参照すれば、上部半導体パッケージ200を提供する。下部半導体パッケージ100の第1パッケージ連結部材270の露出された上面132上に、第1導電突出部274をさらに形成する。第1導電突出部274は、下部半導体チップ130の上面132から突出している。第1導電突出部274は導電物を含み、例えば、ソルダボールまたはメッキ法、あるいはソルダペーストを利用して形成することができる。上部半導体パッケージ200は、第1パッケージ連結部材270に対応して位置する第2導電突出部284を含む。第2導電突出部284は、上部半導体パッケージ200の上部基底基板210下側に位置する。第2導電突出部284は、上部半導体チップ230の下部パッド214から突出している。第2導電突出部284は導電物を含み、例えば、ソルダボールまたはメッキ法、あるいはソルダペーストを利用して形成することができる。下部半導体パッケージ100上に、上部半導体パッケージ200を配置する。次に、下部半導体パッケージ100と、上部半導体パッケージ200とを電気的に連結する。例えば、第1導電突出部274それぞれと、第2導電突出部284それぞれとを、物理的に連結する。第1導電突出部274それぞれと第2導電突出部284とは、熱圧着工程またはリフロー工程等を利用して互いに連結され、これによって、パッケージ連結部材260図46を形成する。下部半導体パッケージ100と上部半導体パッケージ200との間に、間隙180図46を形成する。図46を参照すれば、インターポーザ120と、下部半導体チップ130とを密封する外側モールディング部材170を形成することによって、半導体パッケージ4を完成する。外側モールディング部材170を形成する工程は、図22を参照して説明した工程と同様であり、簡明な説明のために省略する。外側モールディング部材170を形成する工程、及び下部半導体パッケージ100と上部半導体パッケージ200とを電気的に連結する工程は、前述した順序と逆順に行われうる。次に、図47ないし図53を参照して、本発明の一実施形態による半導体パッケージ5を形成する方法について説明する。図9ないし図22を参照して説明した実施形態と重複する部分は省略する。図47を参照すれば、インターポーザウェーハ10は、複数のビア122を有するインターポーザ120を含む。インターポーザウェーハ10上に、下部半導体チップ130を付着させる。下部半導体チップ130の下側には、下部連結部材140を配置しうる。下部半導体チップ130は、下部連結部材140を介して、インターポーザ120の配線パターン層126と電気的に連結される。また、下部半導体チップ130は、下部連結部材140を介して、ビア122に電気的に連結される。次に、下部半導体チップ130を密封する下部モールディング部材150を形成する。図48を参照すれば、下部半導体チップ130上に位置する下部モールディング部材150の一部を除去する。当該除去段階で、下部半導体チップ130の上面132が露出する。また、前記除去段階は、下部半導体チップ130を薄型化する段階を含み、下部半導体チップ130は、薄くされる。次に、図14ないし図16を参照して説明した工程を行う。こうして、インターポーザウェーハ10は薄型化され、インターポーザウェーハ10を貫通するビア122が形成され、ビア122と電気的に連結されるように、インターポーザ120に付着したインターポーザ連結部材128を形成する。図49を参照すれば、インターポーザウェーハ10をダイシングし、複数のインターポーザ120を形成する。それぞれのインターポーザ120上には、一つまたはそれ以上の下部半導体チップ130が付着され、電気的にそれぞれ連結される図49には、一つの要素のみが図示されている。次に、図18を参照して説明した工程を行う。これにより、インターポーザ120を下部基底基板110上に付着させ、下部基底基板110とインターポーザ120とを、インターポーザ連結部材128を介して電気的に連結する。また、下部基底基板110の下面には、外部連結部材116を形成する。これにより、下部半導体パッケージ100が形成される。図50を参照すれば、下部モールディング部材150の一部を除去し、インターポーザ120を露出させる開口部160aを形成する。開口部160aは、リソグラフィエッチング工程あるいはレーザを利用して形成することができる。開口部160aは、同じ幅あるいは下側に狭くなる幅を有するように下側に延長しうる。図51を参照すれば、開口部160aを導電物で充填し、第1パッケージ連結部材570を形成する。また、第1パッケージ連結部材570は、上側に、第1導電突出部574をさらに含む。第1導電突出部574は、下部半導体チップ130の上面132に比べて突出している。第1導電突出部574は導電物を含み、例えば、ソルダボールまたはメッキ法あるいはソルダペーストを利用して形成されうる。図52を参照すれば、上部半導体パッケージ200を提供する。上部半導体パッケージ200は、第1パッケージ連結部材570に対応して位置する第2導電突出部584を含む。第2導電突出部584は、上部半導体パッケージ200の上部基底基板210下側に位置し、上部半導体チップ230の下部パッド214から突出するように形成されうる。第2導電突出部584は導電物を含み、例えば、ソルダボールまたはメッキ法、あるいはソルダペーストを利用して形成されうる。下部半導体パッケージ100上に、上部半導体パッケージ200を位置させる。次に、下部半導体パッケージ100と、上部半導体パッケージ200とを電気的に連結する。例えば、第1導電突出部574それぞれと、第2導電突出部584それぞれとを、物理的に連結する。第1導電突出部574それぞれと第2導電突出部584とは、熱圧着工程またはリフロー工程等を利用して互いに連結され、パッケージ連結部材560図53を形成する。下部半導体パッケージ100と上部半導体パッケージ200との間には、間隙180図53が形成される。図53を参照すれば、インターポーザ120と下部半導体チップ130とを密封する外側モールディング部材170を形成して、半導体パッケージ5を完成する。外側モールディング部材170を形成する工程は、図22を参照して説明した工程と同様であり、簡明のために説明は省略する。外側モールディング部材170を形成する工程、及び下部半導体パッケージ100と上部半導体パッケージ200とを電気的に連結する工程は、説明した順序と逆順に行われうる。次に、図54ないし図57を参照して、本発明の一実施形態による、異なるモールディング部材を有する半導体パッケージ6a,6b,6c,6dについて説明する。図7を参照して説明した実施形態と重複する説明は省略する。図54を参照すれば、半導体パッケージ6aは、基底基板610、インターポーザ620及び半導体チップ630を含む。半導体パッケージ6aは、基底基板610、基底基板610上のビア622を有するインターポーザ620、及びインターポーザ620上のインターポーザ620に電気的に連結された半導体チップ630を含む。また、半導体パッケージ6aは、インターポーザ620を密封するモールディング部材670をさらに含む。基底基板610は、ガラス、セラミックまたはプラスチックを含む半導体パッケージ用基板であって、例えば、印刷回路基板、セラミック基板またはテープ配線基板である。基底基板610の上面には上部パッド612が位置し、基底基板610の下面には、下部パッド614が位置しうる。基底基板610の下部パッド614には、外部連結部材616が、電気的に連結されるように位置しうる。外部連結部材616を介して、下部基底基板610は、外部と電気的に連結される。外部連結部材616は、例えばソルダボールである。または、外部連結部材616は、ピングリッドアレイ、ボールグリッドアレイ、ランドグリッドアレイのようなグリッドアレイを有したフリップチップ連結構造を有する。かような外部連結部材616は、省略されうる。基底基板610上には、インターポーザ620が位置しうる。インターポーザ620は、基底層621、ビア622、第1パッド623、第2パッド624、絶縁層625及び配線パターン層626を含む。インターポーザ620は、図7を参照して説明したインターポーザ120に相応する。基底層621の下面には、第1パッド623が位置し、基底層621の上面には、第2パッド624が位置しうる。ビア622は、基底層621の一部領域を貫通しうる。ビア622それぞれは、第1パッド623それぞれと、第2パッド624それぞれとを電気的に連結する。基底層621の上側には、絶縁層625が位置しうる。絶縁層625は、配線パターン層626を含む。配線パターン層626は、インターポーザ620の第2パッド624と、電気的に連結されうる。これにより、配線パターン層626は、ビア622と電気的に連結される。基底層621の下側には、インターポーザ連結部材628が位置しうる。インターポーザ連結部材628は、インターポーザ620の第1パッド623と接触して電気的に連結され、基底基板610の第2パッド612と接触して電気的に連結されうる。これにより、インターポーザ連結部材628を介して、ビア622と基底基板610とが電気的に連結される。インターポーザ連結部材628は、例えばソルダボールである。または、インターポーザ連結部材628は、ピングリッドアレイ、ボールグリッドアレイ、ランドグリッドアレイのようなグリッドアレイを有したフリップチップ連結構造を有する。インターポーザ620上には、半導体チップ630が位置しうる。半導体チップ630は、前述のようなロジック半導体チップ、またはメモリ半導体チップである。半導体チップ630の下側には、下部連結部材640が位置しうる。半導体チップ630は、下部連結部材640を介して、インターポーザ620の配線パターン層626と電気的に連結される。また、半導体チップ630は、下部連結部材640を介して、ビア622に電気的に連結される。下部連結部材640は、例えばソルダボールであるが、本発明の技術的思想はこれに限定されるものではなく、ボンディングワイヤでもよい。または、下部連結部材640は、ピングリッドアレイ、ボールグリッドアレイ、ランドグリッドアレイのようなグリッドアレイを有したフリップチップ連結構造を有する構成としてもよい。下部連結部材640は、インターポーザ連結部材628に比べて、密集して配される。また、下部連結部材640は、インターポーザ連結部材628に比べて、より小サイズである。かような場合には、配線パターン626は、再配線パターンとして機能しうる。下部連結部材640及びインターポーザ連結部材628の相対的な配置と大きさは、例示的なものであり、本発明はこれに限定されない。半導体チップ630は、第1モールディング部材650によりモールディングすることによって、外部から保護されうる。第1モールディング部材650は、半導体チップ630の側部及び最上部を密封するように拡張して形成される。第1モールディング部材650は、第1アンダーフィル部材651及び第1カバー部材652を含む。第1アンダーフィル部材651は、半導体チップ630の下部に位置し、下部連結部材640間を充填し、下部連結部材640を取り囲んで封止しうる。第1カバー部材652は、第1アンダーフィル部材651上に位置し、半導体チップ630の側面及び最上面を密封する。第1モールディング部材650は、MUF方式で形成され、また絶縁物を含む。インターポーザ620は、第2モールディング部材670によって密封され、これによって外部から保護されうる。第2モールディング部材670は、インターポーザ620の下側を充填するように延びて、インターポーザ連結部材628間を充填し、インターポーザ連結部材628を取り囲んで封止しうる。また、第2モールディング部材670は、第1モールディング部材650の側部を密封するように形成され、これによって、半導体チップ630は、第2モールディング部材670によって重畳的に密封される。また、第2モールディング部材670は、MUF方式で形成され、また絶縁物を含む。第1モールディング部材650と第2モールディング部材670とは、同じ物質から形成してもよいし、あるいは互いに異なる物質から形成してもよい。図55に図示された実施形態は、図54に図示された実施形態と比較して、下部半導体チップ周辺のモールディング部材が薄く形成された下部半導体パッケージに係る。図55を参照すれば、半導体パッケージ6bは、基底基板610、インターポーザ620及び半導体チップ630を含む。半導体パッケージ6bは、基底基板610、基底基板610上のビア622を有するインターポーザ620、及びインターポーザ620上のインターポーザ620に電気的に連結された半導体チップ630を含む。また、半導体パッケージ6bは、インターポーザ620及びインターポーザ連結部材628を封止し、かつ密封するモールディング部材670aをさらに含む。半導体チップ630は、第1モールディング部材650aによって密封され、これによって、外部から保護されうる。第1モールディング部材650aは、半導体チップ630の側部を密封するように拡張して形成される。半導体チップ630の最上面は、第1モールディング部材650aによって密封されず、第1モールディング部材650aから露出させる。半導体チップ630の最上面は、第1モールディング部材650aの最上面と同じ高さであり、同一平面を形成する。インターポーザ620は、第2モールディング部材670aによって密封され、これによって外部から保護されうる。第2モールディング部材670aは、インターポーザ620の下側を充填するように広がり、インターポーザ連結部材628間を充填する。また、第2モールディング部材670aは、第1モールディング部材650aの側部を密封するように拡張して形成され、これによって、半導体チップ630は、第2モールディング部材670aによって重畳的に密封される。また、第2モールディング部材670aは、MUF方式で形成される。半導体チップ630の最上面は、第2モールディング部材670aによって密封されず、第2モールディング部材670aから露出しうる。半導体チップ630の最上面は、第2モールディング部材670aの最上面と同じ高さであり、同一平面に形成される。または、半導体チップ630の最上面及び第2モールディング部材670aの最上面は、5μm以下の段差を有して形成される。図56及び図57に図示された実施形態は、それぞれ図54及び図55に図示された実施形態と比較して、複数の半導体チップ630を有する半導体パッケージに係る。従って、図54及び図55を参照して説明した実施形態と重複する説明は省略する。図56を参照すれば、半導体パッケージ6cは、インターポーザ620上に位置した複数の半導体チップ630aを含む。半導体パッケージ6cは、図54を参照して説明した第1モールディング部材650及び第2モールディング部材670を含む。すなわち、複数の半導体チップ630aは、第1モールディング部材650及び第2モールディング部材670によって密封される。第1モールディング部材670は、複数の半導体チップ630aの側部及び最上部に接触し、密封するように延長しうる。複数の半導体チップ630aは、ロジック半導体チップ、メモリ半導体チップ、またはこれらの組合せである。図57を参照すれば、半導体パッケージ6dは、インターポーザ620上に位置した複数の半導体チップ630aを含む。半導体パッケージ6dは、図55を参照して説明した第1モールディング部材650a及び第2モールディング部材670aを含む。すなわち、複数の半導体チップ630aは、第1モールディング部材650a及び第2モールディング部材670aによって密封される。第1モールディング部材670aは、複数の半導体チップ630aの側部を密封するように拡張して形成されうる。複数の半導体チップ630aは、ロジック半導体チップ、メモリ半導体チップ、またはそれらの組合せである。複数の半導体チップ630aの最上面は、第1モールディング部材650aによって密封されず、第1モールディング部材650aから露出させうる。複数の半導体チップ630aの最上面は、第1モールディング部材650aおよび第2モールディング部材670aの最上面と同じ高さであり、同一平面に形成される。または、半導体チップ630aの最上面及び第1モールディング部材650aの最上面は、5μm以下の段差を有するように形成してもよい。また、半導体チップ630aの最上面及び第2モールディング部材670aの最上面は、5μm以下の段差を有するように形成してもよい。複数の半導体チップ630aは、ロジック半導体チップ、メモリ半導体チップ、またはそれらの組合せである。次に、図58ないし図62を参照して、図47及び図48に後続する本発明の一部実施形態による半導体パッケージ7を形成する方法について説明する。なお、図9ないし図22、図47及び図48の実施形態と重複する説明は省略する。半導体パッケージ7の製造において、図47及び図48と関連して述べた工程段階が、事前に遂行される。次に、図58を参照すれば、図48に図示された構造を利用して始まり、開口部160bが、モールディング部材150内に形成されうる。開口部160bは、モールディング部材150を介して延びるTMVthroughmoldviaである。開口部160bは、フォトリソグラフィエッチングまたはレーザ切断によって形成されうる。金属層のような導電層が蒸着されて平坦化され、これによって、開口部160bそれぞれを、導電プラグ770で充填する。モールディング部材150、導電プラグ770及び下部半導体チップ130の最上表面は、同じ高さで同一平面、または5μm以下の段差を有するように形成する。図59を参照すれば、モールディング部材150、導電プラグ770及び下部半導体チップ130の最上表面上に、再配線層780が形成される。再配線層780は、次の通りに形成できる。絶縁層781を蒸着し、導電プラグ770の最上部分を露出させるように、絶縁層781を例えばフォトリソグラフィ法によってパターニングする。続いて、導電層782を蒸着し、またパッド782aを提供し、導電プラグ770からパッド782aへの複数の配線連結を提供するように、導電層782をパターニングすることにより、再配線層780が形成される。パッド782aは、再配線層780の前記配線連結と同じ導電層から形成されうる。本実施形態では導電層782が単体として図示されているが、導電層782は実際上、隣接する導電層782間に介在された、絶縁層を有する再配線層780の一部として形成される、複合体としての導電層に形成されうる。図60を参照すれば、補助基板134が、接着層136によって再配線層780の最上表面に付着される。補助基板134は、図14を参照して説明された補助基板134と同一である。図61を参照すれば、インターポーザ120の下側部30が、図15を参照して説明した方法例えば、研磨、CMPまたはスマートカットによって除去されうる。インターポーザ連結部材128が、図16を参照して説明した方法で付着されうる。図62を参照すれば、補助基板134と接着層136とが除去され、図17及び図18を参照して説明したように、インターポーザ120を下部基底基板110に実装する。図30を参照して説明した通り、外側モールディング部材170aが追加される。外側モールディング部材170aは、いかなる形状で追加されてもよい。次に、一つまたはそれ以上の半導体パッケージ200のような電子素子、完全には封止されていない一つまたはそれ以上の上部半導体チップ230a、及び一つまたはそれ以上の受動電子要素730が、前記再配線層のパッド782aに連結されうる。または、受動電子要素730は、再配線層780を使用せずに、導電プラグ770に直接的に連結されうる。受動電子要素は、例えば、抵抗素子、インダクタ素子、キャパシタ素子またはスイッチ素子を含む。受動電子素子730それぞれは、バンプ790を介してパッド782aと連結され、さらに下部半導体チップ130と電気的に連結され、図8を参照して説明した電気的経路A、C、DまたはEと同様に外部パッケージ端子と電気的に連結される。図63は、本発明の一実施形態によるカード5000を示す概略図である。図63を参照すれば、制御器5100とメモリ5200は、電気的な信号を交換するように配される。例えば、制御器5100の命令に基づいて、メモリ5200はデータを伝送する。制御器5100及びメモリ5200は、本発明の実施形態のうちいずれか一つによる半導体パッケージを含む。メモリ5200は、メモリアレイ図示せずまたはメモリアレイバンク図示せずを含む。カード5000は、多種のカード、例えば、メモリスティックカードmemorystickcard、スマートメディアカードSM:smartmediacard、セキュアデジタルSD:securedigitalカード、ミニセキュアデジタルminiSDカードまたはマルチメディアカードMMC:multimediacardのようなメモリ装置に利用されうる。図64は、本発明の一実施形態によるシステム6000を示す概略図である。図64を参照すれば、電子システム6000は、制御器6100、入出力装置6200、メモリ6300及びインターフェース6400を含む。電子システム6000は、モバイルシステム、または情報を伝送したり受信したりするシステムである。電子システム6000は、PDApersonaldigitalassistant、携帯用コンピュータportablecomputer、ウェブタブレットwebtablet、無線電話wirelessphone、モバイルホンmobilephone、デジタルミュージックプレーヤdigitalmusicplayerまたはメモリカードmemorycardである。制御器6100は、プログラムを実行し、システム6000を制御する役割を行う。制御器6100は、例えば、マイクロプロセッサmicroprocessor、デジタル信号処理器digitalsignalprocessor、マイクロコントローラmicrocontroller、またはこれらと類似した装置である。入出力装置6200は、電子システム6000のデータを入力または出力するのに利用されうる。システム6000は、入出力装置6200を利用して、外部装置、例えば、パソコンPCまたはネットワークに連結され、外部装置と互いにデータを交換することができる。入出力装置6200は、例えば、キーパッド、キーボードまたは表示装置である。メモリ6300は、制御器6100の動作のためのプログラムコードやデータ等を保存し、また制御器6100で処理されたデータを保存することができる。制御器6100及びメモリ6300は、本発明の実施形態のうちいずれか一つによる半導体パッケージから構成されている。インターフェース6400は、電子システム6000と外部の他の装置とのデータ伝送通路である。制御器6100、入出力装置6200、メモリ6300及びインターフェース6400は、バス6500を介して互いに通信しうる。さらに、かような電子システム6000は、モバイルホン、MP3プレーヤ、ナビゲーションnavigation、携帯用マルチメディア再生機PMP:portablemultimediaplayer、固状ディスクSSD:solidstatediskまたは家電製品householdappliancesに利用されうる。図65は、本発明の実施形態によって製造された半導体素子が応用されうる電子装置を示す斜視図である。図65を参照すれば、電子システム6000図64が、モバイルホン7000に適用される例を図示している。それ以外に、電子システム6000図64は、携帯用ノート型パソコン、MP3プレーヤ、ナビゲーション、固状ディスクSSD、自動車または家電製品に適用されうる。以上で説明した本発明が、前述の実施形態及び添付された図面に限定されるものではなく、本発明の技術的思想を外れない範囲内で、さまざまな置換、変形及び変更が可能であるということは、本発明が属する技術分野で当業者において明白である。"