nチャネル型トランジスタと、pチャネル型トランジスタと、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料をチャネル形成領域に含んでいるトランジスタとを有し、前記nチャネル型トランジスタと前記pチャネル型トランジスタとは、第1の電位が与えられている第1のノードと、第2の電位が与えられている第2のノードの間において、直列に接続されており、前記nチャネル型トランジスタまたは前記pチャネル型トランジスタは、第1のゲート電極に加えて、チャネル形成領域を間に挟んで前記第1のゲート電極と向かい合っている第2のゲート電極を有しており、前記nチャネル型トランジスタが有する前記第1のゲート電極及び前記pチャネル型トランジスタが有する前記第1のゲート電極に与えられる信号の論理値は一致しており、前記トランジスタにより、前記第2のゲート電極への電位の供給が制御される半導体装置。nチャネル型トランジスタと、pチャネル型トランジスタと、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料をチャネル形成領域に含んでいるトランジスタとを有し、前記nチャネル型トランジスタと前記pチャネル型トランジスタとは、第1の電位が与えられている第1のノードと、第2の電位が与えられている第2のノードの間において、直列に接続されており、前記nチャネル型トランジスタまたは前記pチャネル型トランジスタは、第1のゲート電極に加えて、チャネル形成領域を間に挟んで前記第1のゲート電極と向かい合っている第2のゲート電極を有しており、前記nチャネル型トランジスタ及び前記pチャネル型トランジスタは、前記チャネル形成領域にシリコンまたはゲルマニウムを用いており、前記nチャネル型トランジスタが有する前記第1のゲート電極及び前記pチャネル型トランジスタが有する前記第1のゲート電極に与えられる信号の論理値は一致しており、前記トランジスタにより、前記第2のゲート電極への電位の供給が制御される半導体装置。nチャネル型トランジスタと、pチャネル型トランジスタと、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料をチャネル形成領域に含んでいるトランジスタとを有し、前記nチャネル型トランジスタと前記pチャネル型トランジスタとは、第1の電位が与えられている第1のノードと、第2の電位が与えられている第2のノードの間において、直列に接続されており、前記nチャネル型トランジスタが有する前記第1のゲート電極及び前記pチャネル型トランジスタが有する前記第1のゲート電極に与えられる信号の論理値は一致しており、前記nチャネル型トランジスタまたは前記pチャネル型トランジスタの基板電位は、前記トランジスタにより制御される半導体装置。nチャネル型トランジスタと、pチャネル型トランジスタと、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料をチャネル形成領域に含んでいるトランジスタとを有し、前記nチャネル型トランジスタと前記pチャネル型トランジスタとは、第1の電位が与えられている第1のノードと、第2の電位が与えられている第2のノードの間において、直列に接続されており、前記nチャネル型トランジスタが有する前記第1のゲート電極及び前記pチャネル型トランジスタが有する前記第1のゲート電極に与えられる信号の論理値は一致しており、前記nチャネル型トランジスタ及び前記pチャネル型トランジスタは、前記チャネル形成領域にシリコンまたはゲルマニウムを用いており、前記nチャネル型トランジスタまたは前記pチャネル型トランジスタの基板電位は、前記トランジスタにより制御される半導体装置。請求項1乃至請求項4のいずれか1項において、前記半導体材料は、酸化物半導体である半導体装置。請求項5において、前記酸化物半導体は、In-Ga-Zn-O系の酸化物半導体である半導体装置。請求項5または請求項6において、前記チャネル形成領域の水素濃度は、5×1019/cm3以下である半導体装置。請求項1乃至請求項7のいずれか1項において、前記トランジスタのオフ電流密度は、100zA/μm以下である半導体装置。ところで、pチャネル型トランジスタとnチャネル型トランジスタとを組み合わせた相補型の論理回路は、トランジスタのゲート電極に与える電位によって、一方をオン、他方をオフにすることができるので、単極性のトランジスタで構成される論理回路に比べて消費電力を小さくできるというメリットを有する。しかし、pチャネル型トランジスタとnチャネル型トランジスタの閾値電圧によっては、ゲート電極の電位がハイレベルとローレベルの間で切り替わる際に、僅かな期間ではあるが、両方のトランジスタが共にオンになり、貫通電流と呼ばれる電流が流れることがある。そして、貫通電流に起因する消費電力は、論理回路を用いた集積回路の集積度が高まるほど大きくなる。例えば、pチャネル型トランジスタとnチャネル型トランジスタとで構成される相補型のインバータが10億個設けられている集積回路の場合、各インバータに1pAの貫通電流が流れると、集積回路全体で1mAもの電流が貫通電流として消費される計算になる。また、集積回路の駆動周波数がGHzの単位まで高まると、貫通電流に起因する発熱量も大きくなる。上述の課題に鑑み、本発明は、貫通電流を低減させることができる相補型の論理回路を用いることで、消費電力を抑えることができる半導体装置の提案を目的の一とする。或いは、本発明は、貫通電流を低減させることができる相補型の論理回路を用いることで、発熱を抑えることができる半導体装置の提案を目的の一とする。本発明の一態様では、通常のゲート電極の他に、閾値電圧を制御するための第2のゲート電極が備えられたnチャネル型トランジスタ、或いはpチャネル型トランジスタを、相補型の論理回路に用いる。そして、オフ電流が極めて小さい絶縁ゲート電界効果型トランジスタ以下、単にトランジスタとするをスイッチング素子として用い、上記第2のゲート電極の電位を制御することを特徴とする。具体的に、上記論理回路は、少なくとも1つのpチャネル型トランジスタと、少なくとも1つのnチャネル型トランジスタとが、第1のノードと、第2のノードの間において、直列に接続された構成を有する。上記pチャネル型トランジスタ、或いはnチャネル型トランジスタは、絶縁ゲート型電界効果トランジスタであれば良く、具体的には、第1のゲート電極と、第2のゲート電極と、第1のゲート電極と第2のゲート電極の間に位置する半導体膜と、第1のゲート電極と半導体膜の間に位置する第1の絶縁膜と、第2のゲート電極と半導体膜の間に位置する第2の絶縁膜と、半導体膜に接するソース電極及びドレイン電極と、を有する。そして、第2のゲート電極を有するトランジスタの閾値電圧は、第2のゲート電極の電位の高さ、より具体的には、ソース電極と第2のゲート電極の電位差により制御される。或いは、本発明の一態様では、nチャネル型トランジスタ、及びpチャネル型トランジスタを相補型の論理回路に用い、上記トランジスタのいずれか一方の基板電位を、スイッチング素子として機能する、オフ電流が極めて小さいトランジスタで制御することを特徴とする。具体的に、上記論理回路は、少なくとも1つのpチャネル型トランジスタと、少なくとも1つのnチャネル型トランジスタとが、第1のノードと、第2のノードの間において、直列に接続された構成を有する。上記pチャネル型トランジスタ、或いはnチャネル型トランジスタの閾値電圧は、基板電位の高さ、より具体的には、ソース電極の電位と基板電位の電位差により制御される。また、上記スイッチング素子として機能するトランジスタは、シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料を、チャネル形成領域に含むことを特徴とする。上述したような特性を有する半導体材料をチャネル形成領域に含むことで、オフ電流が極めて低いトランジスタを実現することができる。このような半導体材料としては、例えば、シリコンの約3倍程度の大きなバンドギャップを有する酸化物半導体が挙げられる。オフ電流の極めて小さいトランジスタを用いることで、上記第2のゲート電極への電位の供給を常時行わなくとも、第2のゲート電極の電位を保持し、上記電位により設定された閾値電圧を維持することができる。なお、酸化物半導体は、微結晶シリコンまたは多結晶シリコンによって得られるのと同程度の高い移動度と、非晶質シリコンによって得られる均一な素子特性とを兼ね備えた、半導体特性を示す金属酸化物である。そして、電子供与体ドナーとなる水分または水素などの不純物が低減されて高純度化された酸化物半導体purifiedOSは、i型真性半導体又はi型に限りなく近い。そのため、上記酸化物半導体を用いたトランジスタは、オフ電流が著しく低いという特性を有する。具体的に、高純度化された酸化物半導体は、二次イオン質量分析法SIMS:SecondaryIonMassSpectrometryによる水素濃度の測定値が、5×1019/cm3以下、好ましくは5×1018/cm3以下、より好ましくは5×1017/cm3以下、さらに好ましくは1×1016/cm3未満とする。また、ホール効果測定により測定できる酸化物半導体膜のキャリア密度は、1×1014/cm3未満、好ましくは1×1012/cm3未満、さらに好ましくは1×1011/cm3未満とする。また、酸化物半導体のバンドギャップは、2eV以上、好ましくは2.5eV以上、より好ましくは3eV以上である。水分または水素などの不純物濃度が十分に低減されて高純度化された酸化物半導体膜を用いることにより、トランジスタのオフ電流を下げることができる。ここで、酸化物半導体膜中の、水素濃度の分析について触れておく。酸化物半導体膜中の水素濃度測定は、SIMSで行う。SIMSは、その原理上、試料表面近傍や、材質が異なる膜との積層界面近傍のデータを正確に得ることが困難であることが知られている。そこで、膜中における水素濃度の厚さ方向の分布をSIMSで分析する場合、対象となる膜が存在する範囲において、値に極端な変動が無く、ほぼ一定の値が得られる領域における平均値を、水素濃度として採用する。また、測定の対象となる膜の厚さが小さい場合、隣接する膜内の水素濃度の影響を受けて、ほぼ一定の値が得られる領域を見いだせない場合がある。この場合、当該膜が存在する領域における、水素濃度の極大値または極小値を、当該膜中の水素濃度として採用する。さらに、当該膜の存在する領域において、極大値を有する山型のピーク、極小値を有する谷型のピークが存在しない場合、変曲点の値を水素濃度として採用する。具体的に、高純度化された酸化物半導体膜を活性層として用いたトランジスタのオフ電流が低いことは、いろいろな実験により証明できる。例えば、チャネル幅が1×106μmでチャネル長が10μmの素子であっても、ソース電極とドレイン電極間の電圧ドレイン電圧が1Vから10Vの範囲において、オフ電流ゲート電極とソース電極間の電圧を0V以下としたときのドレイン電流が、半導体パラメータアナライザの測定限界以下、すなわち1×10-13A以下という特性を得ることができる。この場合、オフ電流をトランジスタのチャネル幅で除した数値に相当するオフ電流密度は、100zA/μm以下であることが分かる。また、容量素子とトランジスタゲート絶縁膜の厚さは100nmとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いた実験において、当該トランジスタとして高純度化された酸化物半導体膜をチャネル形成領域に用いた場合、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流密度を測定したところ、トランジスタのソース電極とドレイン電極間の電圧が3Vの場合に、10zA/μm乃至100zA/μmという、さらに低いオフ電流密度が得られることが分かった。したがって、本発明の一態様に係る半導体装置では、高純度化された酸化物半導体膜を活性層として用いたトランジスタのオフ電流密度を、ソース電極とドレイン電極間の電圧によっては、10zA/μm以下、好ましくは1zA/μm以下、更に好ましくは1yA/μm以下にすることができる。従って、高純度化された酸化物半導体膜を活性層として用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく低い。なお、酸化物半導体は、四元系金属酸化物であるIn-Sn-Ga-Zn-O系酸化物半導体や、三元系金属酸化物であるIn-Ga-Zn-O系酸化物半導体、In-Sn-Zn-O系酸化物半導体、In-Al-Zn-O系酸化物半導体、Sn-Ga-Zn-O系酸化物半導体、Al-Ga-Zn-O系酸化物半導体、Sn-Al-Zn-O系酸化物半導体や、二元系金属酸化物であるIn-Zn-O系酸化物半導体、Sn-Zn-O系酸化物半導体、Al-Zn-O系酸化物半導体、Zn-Mg-O系酸化物半導体、Sn-Mg-O系酸化物半導体、In-Mg-O系酸化物半導体、In-Ga-O系酸化物半導体や、In-O系酸化物半導体、Sn-O系酸化物半導体、Zn-O系酸化物半導体などを用いることができる。なお、本明細書においては、例えば、In-Sn-Ga-Zn-O系酸化物半導体とは、インジウムIn、錫Sn、ガリウムGa、亜鉛Znを有する金属酸化物、という意味であり、その組成比は特に問わない。また、上記酸化物半導体は、珪素を含んでいてもよい。また、酸化物半導体は、化学式InMO3ZnOmm>0、mは自然数であるとは限らないで表記することができる。ここで、Mは、Zn、Ga、Al、Mn及びCoから選ばれた一または複数の金属元素を示す。例えばMとして、Ga、Ga及びAl、Ga及びMn、またはGa及びCoなどがある。本発明の一態様に係る半導体装置では、相補型の論理回路を構成しているpチャネル型トランジスタ或いはnチャネル型トランジスタの閾値電圧を、第2のゲート電極に与える電位、或いは基板電位によって制御するので、上記pチャネル型トランジスタ或いはnチャネル型トランジスタのゲート電極の電位が、ハイレベルとローレベルの間で切り替わる際に、いずれか一方のトランジスタがオフになるようにする、或いは、両方のトランジスタが共にオンになる期間を短くすることができる。よって、上記pチャネル型トランジスタ及びnチャネル型トランジスタのチャネル形成領域に流れる貫通電流を低減させることができる。さらに、本発明の一態様に係る半導体装置では、上記第2のゲート電極の電位、或いは基板電位を、オフ電流の著しく低いトランジスタで保持することができるので、上記第2のゲート電極への電位の供給、或いは基板への電位の供給を常時行わなくとも、上記電位により設定された閾値電圧を維持することができる。従って、本発明の一態様に係る半導体装置では、貫通電流を低減させることができるので、消費電力を抑えることができる。或いは、本発明の一態様に係る半導体装置では、貫通電流を低減させることができるので、発熱を抑えることができる。以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、本発明は、マイクロプロセッサ、画像処理回路、DSPDigitalSignalProcessor、マイクロコントローラなどの集積回路や、RFタグ、半導体表示装置等、ありとあらゆる半導体装置の作製に用いることができる。半導体表示装置には、液晶表示装置、有機発光素子OLEDに代表される発光素子を各画素に備えた発光装置、電子ペーパー、DMDDigitalMicromirrorDevice、PDPPlasmaDisplayPanel、FEDFieldEmissionDisplay等や、半導体膜を用いた回路素子を駆動回路に有しているその他の半導体表示装置がその範疇に含まれる。実施の形態1図1Aに、本発明の一態様に係る半導体装置において用いられる、論理回路の構成の一例を示す。図1Aに示す論理回路100は、論理演算を行うロジック部101と、スイッチング素子として機能するトランジスタ102とを有する。ロジック部101は、pチャネル型トランジスタ103と、nチャネル型トランジスタ104とを、少なくとも有する。ロジック部101では、pチャネル型トランジスタ103とnチャネル型トランジスタ104の数、及びその接続構成によって、行われる論理演算が一意に定まる。そして、ロジック部101において行われる論理演算により、複数の入力値に対して一つの出力値を得ることができる。なお、入力値は、論理回路100に入力される入力信号の電位Vinによって表される論理値を意味する。また、出力値は、論理回路100から出力される出力信号の電位Voutによって表される論理値を意味する。具体的に、pチャネル型トランジスタ103と、nチャネル型トランジスタ104とは、ハイレベルの電位VDDが与えられる第1のノードと、ローレベルの電位VSSが与えられる第2のノードの間において、直列に接続されている。なお、本明細書において接続とは電気的な接続を意味しており、電流、電圧または電位が、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接続している状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或いは伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの回路素子を介して間接的に接続している状態も、その範疇に含む。よって、ロジック部101では、pチャネル型トランジスタ103と、nチャネル型トランジスタ104の間に、他の回路素子が接続されていても良い。また、回路図上は独立している構成要素どうしが接続されている場合であっても、実際には、例えば配線の一部が電極として機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書において接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。また、トランジスタが有するソース電極とドレイン電極は、トランジスタの極性及び各電極に与えられる電位の高低差によって、その呼び方が入れ替わる。一般的に、nチャネル型トランジスタでは、低い電位が与えられる電極がソース電極と呼ばれ、高い電位が与えられる電極がドレイン電極と呼ばれる。また、pチャネル型トランジスタでは、低い電位が与えられる電極がドレイン電極と呼ばれ、高い電位が与えられる電極がソース電極と呼ばれる。以下、ソース電極とドレイン電極のいずれか一方を第1端子、他方を第2端子とし、pチャネル型トランジスタ103と、nチャネル型トランジスタ104の接続関係を説明する。また、本明細書において、トランジスタが直列に接続されている状態とは、例えば、第1のトランジスタの第1端子と第2端子のいずれか一方のみが、第2のトランジスタの第1端子と第2端子のいずれか一方のみに接続されている状態を意味する。具体的に、図1Aでは、pチャネル型トランジスタ103が有する第1端子は、ハイレベルの電位VDDが与えられる第1のノードに接続されており、nチャネル型トランジスタ104が有する第1端子は、ローレベルの電位VSSが与えられる第2のノードに接続されている。また、pチャネル型トランジスタ103が有する第2端子は、nチャネル型トランジスタ104が有する第2端子に接続されている。そして、pチャネル型トランジスタ103が有する第2端子と、nチャネル型トランジスタ104が有する第2端子とが接続されているノードの電位が、出力信号の電位Voutとして出力される。また、本発明の一態様では、ロジック部101を構成するトランジスタが、通常のゲート電極の他に、閾値電圧を制御するための第2のゲート電極を備えている。図1Aでは、pチャネル型トランジスタ103が、第2のゲート電極を備えている場合を例示しているが、本発明の一態様はこの構成に限定されない。pチャネル型トランジスタ103の代わりに、nチャネル型トランジスタ104が第2のゲート電極を備えていても良いし、pチャネル型トランジスタ103とnチャネル型トランジスタ104が共に第2のゲート電極を備えていても良い。具体的に、ロジック部101のpチャネル型トランジスタ103或いはnチャネル型トランジスタ104は、第1のゲート電極と、第2のゲート電極と、第1のゲート電極と第2のゲート電極の間に位置する半導体膜と、第1のゲート電極と半導体膜の間に位置する第1の絶縁膜と、第2のゲート電極と半導体膜の間に位置する第2の絶縁膜と、半導体膜に接するソース電極及びドレイン電極と、を有する。そして、第2のゲート電極を有するトランジスタの閾値電圧は、第2のゲート電極の電位の高さ、より具体的には、ソース電極と第2のゲート電極の電位差により制御される。そして、スイッチング素子として機能するトランジスタ102は、上記第2のゲート電極への、電位の供給を制御している。具体的には、トランジスタ102がオンになると、電位Vctlがトランジスタ102を介して第2のゲート電極に与えられ、トランジスタ102がオフになると、第2のゲート電極の電位が保持される。そして、トランジスタ102のスイッチングは、そのゲート電極に与えられる電位Vswによって制御されている。図1Aでは、トランジスタ102の第1端子がpチャネル型トランジスタ103の第2のゲート電極に接続されており、トランジスタ102の第2端子が、電位Vctlの与えられているノードに接続されている例を示している。また、本発明の一態様では、トランジスタ102がシリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料を、チャネル形成領域に含む。このような半導体材料をトランジスタ102のチャネル形成領域に用いることで、オフ電流を十分低減することができる。なお、特に断りがない限り、本明細書でオフ電流とは、nチャネル型トランジスタにおいては、ドレイン電極をソース電極とゲート電極よりも高い電位とした状態において、ソース電極の電位を基準としたときのゲート電極の電位が0以下であるときに、ソース電極とドレイン電極の間に流れる電流のことを意味する。或いは、本明細書でオフ電流とは、pチャネル型トランジスタにおいては、ドレイン電極をソース電極とゲート電極よりも低い電位とした状態において、ソース電極の電位を基準としたときのゲート電極の電位が0以上であるときに、ソース電極とドレイン電極の間に流れる電流のことを意味する。シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料の一例として、炭化シリコンSiC、窒化ガリウムGaNなどの化合物半導体、酸化亜鉛ZnOなどの金属酸化物でなる酸化物半導体などを適用することができる。なお、炭化シリコンや窒化ガリウムなどの化合物半導体は単結晶であることが必須で、単結晶材料を得るためには、酸化物半導体のプロセス温度よりも著しく高い温度による結晶成長、或いは、特殊な基板上のエピタキシャル成長が必要である。一方、酸化物半導体は、室温でも成膜が可能なため、入手が容易なシリコンウェハや、安価で大型化に対応できるガラス基板上への成膜が可能であり、量産性が高い。また、通常のシリコンやガリウムなどの半導体材料を用いた集積回路上に、酸化物半導体による半導体素子を積層させることも可能である。また、トランジスタの性能例えば電界効果移動度を向上させるために結晶性の酸化物半導体を得ようとする場合でも、200°Cから800°Cの熱処理によって容易に結晶性の酸化物半導体を得ることができる。本発明の一態様では、少なくとも、スイッチング素子として機能するトランジスタ102が、上述したワイドギャップ半導体材料を活性層に有していれば良い。以下の説明ではトランジスタ102の半導体膜として、上記のような利点を有する酸化物半導体を用いる場合を例に挙げている。また、ロジック部101のnチャネル型トランジスタ104或いはpチャネル型トランジスタ103は、その活性層に、酸化物半導体以外の、非晶質、微結晶、多結晶、または単結晶の、シリコン、またはゲルマニウムなどの半導体を用いることができる。特に、高速動作が要求される回路において、論理回路100を用いる場合は、酸化物半導体よりも移動度の高い多結晶または単結晶の、シリコンまたはゲルマニウムを、ロジック部101のnチャネル型トランジスタ104或いはpチャネル型トランジスタ103に用いることが望ましい。或いは、ロジック部101のnチャネル型トランジスタ104は、その活性層に、酸化物半導体が用いられていても良い。酸化物半導体を用いてpチャネル型トランジスタの作製が可能であるならば、ロジック部101のpチャネル型トランジスタ103の活性層に、酸化物半導体が用いられていても良い。論理回路100を構成する全てのトランジスタの活性層に、酸化物半導体を用いることで、プロセスを簡略化することができる。なお、図1Aでは、論理回路100が、スイッチング素子として機能するトランジスタ102を一つだけ有する構成を示しているが、本発明はこの構成に限定されない。本発明の一態様では、複数のトランジスタが一つのスイッチング素子として機能していても良い。論理回路100がスイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていても良いし、直列に接続されていても良いし、直列と並列が組み合わされて接続されていても良い。なお、トランジスタが並列に接続されている状態とは、第1のトランジスタの第1端子が第2のトランジスタの第1端子に接続され、第1のトランジスタの第2端子が第2のトランジスタの第2端子に接続されている状態を意味する。また、スイッチング素子として機能するトランジスタ102は、ロジック部101のpチャネル型トランジスタ103或いはnチャネル型トランジスタ104とは異なり、活性層の片側にだけ存在するゲート電極を少なくとも有していれば良い。ただし、本発明はこの構成に限定されず、スイッチング素子として機能するトランジスタも、ロジック部101のpチャネル型トランジスタ103或いはnチャネル型トランジスタ104と同様に、活性層を間に挟んで存在する一対のゲート電極を有していても良い。また、pチャネル型トランジスタ103は、その第1のゲート電極に、入力信号の電位Vin1が与えられる。nチャネル型トランジスタ104は、その第1のゲート電極に、入力信号の電位Vin2が与えられる。なお、2つの入力信号の電位Vin1と電位Vin2は、同じ高さであっても良いし、所定の電位差を有していても良い。ただし、電位Vin1が示す論理値と電位Vin2が示す論理値は一致している。以下、電位Vin1と電位Vin2が同じ高さである場合を例に挙げて、論理回路100の動作を説明する。図1Aにおいて、pチャネル型トランジスタ103は、その第1のゲート電極の電位とソース電極の電位差に相当するゲート電圧Vgsに従って、スイッチングを行う。なお、pチャネル型トランジスタ103のゲート電圧Vgsは、第1のゲート電極に与えられる入力信号の電位Vin1と、電位VDDとの電位差である。よって、pチャネル型トランジスタ103の閾値電圧をVthpとし、Vthp<0であると仮定すると、pチャネル型トランジスタ103は、Vin1-VDD≦-|Vthp|のときオンになり、Vin1-VDD>-|Vthp|のときオフとなる。また、nチャネル型トランジスタ104も、そのゲート電極の電位とソース電極の電位差に相当するゲート電圧Vgsに従って、スイッチングを行う。そして、nチャネル型トランジスタ104のゲート電圧Vgsは、ゲート電極に与えられる入力信号の電位Vin2と、電位VSSとの電位差である。よって、nチャネル型トランジスタ104の閾値電圧をVthnとし、Vthn>0であると仮定すると、nチャネル型トランジスタ104は、Vin2-VSS≧|Vthn|のときオンになり、Vin2-VSS<|Vthn|のときオフとなる。貫通電流を低く抑えるには、pチャネル型トランジスタ103とnチャネル型トランジスタ104とを、一方がオンのときに他方がオフとなるように動作させることが望ましい。すなわち、pチャネル型トランジスタ103とnチャネル型トランジスタ104とが、共にオンになるのを防ぐように、閾値電圧Vthpの値を制御する。Vin1=Vin2=Vinと仮定すると、pチャネル型トランジスタ103とnチャネル型トランジスタ104とが共にオンになる電位Vinの範囲は、VSS|Vthn|≦Vin≦VDD-|Vthp|となる。よって、貫通電流を低く抑えるためには、閾値電圧Vthpの絶対値を大きくし、上記電位Vinの範囲を狭めるようにすることが望ましい。そして、閾値電圧Vthpの絶対値は、第2のゲート電極に与えられる電位Vctlが高くなるほど、大きくなる傾向にある。逆に、閾値電圧Vthpの絶対値は、第2のゲート電極に与えられる電位Vctlが低くなるほど、小さくなる傾向にある。従って、本発明の一態様では、電位Vctlを電位VSSよりも高くし、閾値電圧Vthpの絶対値を大きくすることで、貫通電流を低く抑える。なお、閾値電圧Vthpの絶対値をさらに大きくしていくと、電位Vinの値に係わらず、pチャネル型トランジスタ103とnチャネル型トランジスタ104とが共にオンになるのを防ぐことができるので、貫通電流をより低く抑えることができる。しかし、閾値電圧Vthpの絶対値が大きすぎると、電位Vinの値によっては、pチャネル型トランジスタ103とnチャネル型トランジスタ104とが共にオフになる期間が出現する。pチャネル型トランジスタ103とnチャネル型トランジスタ104とが共にオフになる期間では、pチャネル型トランジスタ103が有する第2端子と、nチャネル型トランジスタ104が有する第2端子とが接続されているノードに、電位VDD及び電位VSSが共に与えられない状態となる。よって、出力信号の電位Voutが不安定になるのを防ぐために、VDD-|Vthp|がVSS|Vthn|を下回らないように、閾値電圧Vthpの値を制御することが望ましい。また、本実施の形態では、pチャネル型トランジスタ103の閾値電圧Vthpを、その第2のゲート電極に与える電位により制御している例について説明したが、本発明の一態様に係る半導体装置は、nチャネル型トランジスタ104に第2のゲート電極を設けて、その閾値電圧Vthnを、第2のゲート電極に与える電位により制御しても良い。nチャネル型トランジスタ104の場合は、閾値電圧Vthnの絶対値が、第2のゲート電極に与えられる電位が高くなるほど、小さくなる傾向にある。逆に、閾値電圧Vthnの絶対値は、第2のゲート電極に与えられる電位が低くなるほど、大きくなる傾向にある。従って、nチャネル型トランジスタ104の場合、第2のゲート電極の電位を電位VSSよりも低くし、閾値電圧Vthnの絶対値を大きくすることで、貫通電流を低く抑える。そして、閾値電圧Vthpの場合と同様に、閾値電圧Vthnの絶対値が大きすぎると、電位Vinの値によって、pチャネル型トランジスタ103とnチャネル型トランジスタ104とが共にオフになる期間が出現する。よって、出力信号の電位Voutが不安定になるのを防ぐために、VDD-|Vthp|がVSS|Vthn|を下回らないように、閾値電圧Vthnの値を制御することが望ましい。また、本発明の一態様に係る半導体装置では、第2のゲート電極の電位をより確実に保持するために、第2のゲート電極に保持容量を接続させても良い。図5Aに、保持容量105を有する論理回路100の構成を一例として示す。図5Aでは、保持容量105の有する一対の電極のうち、一方がpチャネル型トランジスタ103の第2のゲート電極に接続されており、他方が固定電位の与えられているノードに接続されている。上記構成により、トランジスタ102をオフにしている期間において、第2のゲート電極の電位をより長く保持することができる。或いは、本発明の一態様に係る半導体装置では、第2のゲート電極に与える電位を、出力信号の電位Voutとしても良い。図5Bに、トランジスタ102の接続構成が図1Aの場合と異なっている、論理回路100の構成を一例として示す。図5Bでは、トランジスタ102の第1端子がpチャネル型トランジスタ103の第2のゲート電極に接続されており、第2端子が、出力信号の電位Voutが与えられるノードに接続されている。上記構成により、論理回路100に電位Vctlを与えるための配線を省略することができる。なお、図5Aと図5Bでは、pチャネル型トランジスタ103の第2のゲート電極の電位を、オフ電流の低いトランジスタ102で保持する構成を示しているが、上述したように、nチャネル型トランジスタ104に第2のゲート電極を設けて、その電位をオフ電流の低いトランジスタ102で保持する構成にしても良い。また、pチャネル型トランジスタ103とnチャネル型トランジスタ104が共に第2のゲート電極を備えていて、それぞれの電位をオフ電流の低いトランジスタで保持する構成にしても良い。本発明の一態様に係る半導体装置では、pチャネル型トランジスタ103或いはnチャネル型トランジスタ104の、第2のゲート電極の電位を、オフ電流の著しく低いトランジスタ102によって保持する。上記構成により、第2のゲート電極に常に電位を供給しなくとも、第2のゲート電極の電位を保持し、pチャネル型トランジスタ103或いはnチャネル型トランジスタ104の閾値電圧を、所望の値に設定された状態にすることができる。よって、第2のゲート電極への電位の供給を常時行わなくとも、貫通電流の低減という効果を得ることができる。また、例えば、ロジック部101への各種信号、電位の供給を停止した後に、上記各種信号、電位の供給を再度開始した場合において、信号や電位の立ち上がりが不安定であっても、貫通電流を低く抑えるという効果を安定して得ることができる。次いで、第2のゲート電極に与えられる電位Vctlを生成する回路の一例を、図9に示す。図9に示す回路230は、抵抗231と抵抗232とが、ハイレベルの電位VDDが与えられる第1のノードと、ローレベルの電位VSSが与えられる第2のノードの間において、直列に接続された構成を有している。そして、抵抗231と抵抗232とが接続されているノードの電位が、電位Vctlとして出力される。なお、第2のゲート電極に与えられる電位Vctlを生成する回路は、図9に示す構成に限定されない。定電圧回路を設けて、電位Vctlを生成するようにしても良い。なお、図9に示す回路230は、論理回路100に与えられる電位VDDと電位VSSを用いて電位Vctlを生成することができるので、回路230及び論理回路100に電位を供給するための配線の数を、定電圧回路で電位Vctlを生成する場合に比べて少なくすることができる。次いで、論理回路100において用いられるpチャネル型トランジスタ103、nチャネル型トランジスタ104、トランジスタ102の構造について説明する。図1Bにpチャネル型トランジスタ103、nチャネル型トランジスタ104、トランジスタ102の断面構造の一例を示す。図1Bでは、ロジック部101を構成するpチャネル型トランジスタ103、nチャネル型トランジスタ104と、スイッチング素子として機能するトランジスタ102とが、絶縁表面を有する基板110上に形成されている。具体的に、pチャネル型トランジスタ103は、基板110上に第2のゲート電極111と、第2のゲート電極111上の絶縁膜112と、絶縁膜112を間に挟んで第2のゲート電極111と重なる、シリコンを用いた活性層として機能する半導体膜113と、半導体膜113に接続されたソース電極114、ドレイン電極115と、半導体膜113上の絶縁膜116と、絶縁膜116上において半導体膜113と重なっている第1のゲート電極117とを有している。また、nチャネル型トランジスタ104は、絶縁膜112上にシリコンを用いた活性層として機能する半導体膜120と、半導体膜120に接続されたソース電極121、ドレイン電極122と、半導体膜120上の絶縁膜116と、絶縁膜116上において半導体膜120と重なっているゲート電極123とを有している。pチャネル型トランジスタ103及びnチャネル型トランジスタ104は、それぞれソース電極114及びドレイン電極115と、ソース電極121及びドレイン電極122とが露出するように、絶縁膜118に覆われている。トランジスタ102は、絶縁膜118上に、ゲート電極130と、ゲート電極130上の絶縁膜131と、絶縁膜131を間に挟んでゲート電極130と重なる、活性層として機能する酸化物半導体膜132と、酸化物半導体膜132に接するソース電極133及びドレイン電極134とを有している。酸化物半導体膜132、ソース電極133及びドレイン電極134上には絶縁膜135が形成されており、トランジスタ102は絶縁膜135を構成要素に含んでいても良い。そして、ソース電極133は、第2のゲート電極111に接続されている。具体的に、図1Bでは、絶縁膜112及び絶縁膜116に形成されたコンタクトホールを介して第2のゲート電極111が配線136に接続されており、絶縁膜118及び絶縁膜131に形成されたコンタクトホールを介して配線136がソース電極133に接続されている場合を例示している。本発明の一態様に係る半導体装置では、相補型の論理回路100を構成しているpチャネル型トランジスタ103或いはnチャネル型トランジスタ104の閾値電圧を、第2のゲート電極に与える電位によって制御するので、上記pチャネル型トランジスタ103或いはnチャネル型トランジスタ104のゲート電極の電位が、ハイレベルとローレベルの間で切り替わる際に、いずれか一方のトランジスタがオフになるようにする、或いは、両方のトランジスタが共にオンになる期間を短くすることができる。よって、上記pチャネル型トランジスタ103及びnチャネル型トランジスタ104のチャネル形成領域に流れる貫通電流を低減させることができる。さらに、本発明の一態様に係る半導体装置では、上記第2のゲート電極の電位を、オフ電流の著しく低いトランジスタ102で保持することができるので、上記第2のゲート電極への電位の供給を常時行わなくとも、上記電位Vctlにより設定された閾値電圧を維持することができる。従って、本発明の一態様に係る半導体装置では、貫通電流を低減させることができるので、消費電力を抑えることができる。或いは、本発明の一態様に係る半導体装置では、貫通電流を低減させることができるので、発熱を抑えることができ、半導体装置の信頼性を高めることができる。実施の形態2本実施の形態では、本発明の一態様に係る半導体装置において用いられる、論理回路の構成の一例を示す。図2Aに示す論理回路200は、論理演算を行うロジック部201と、スイッチング素子として機能する、オフ電流の低いトランジスタ202とを有する。ロジック部201は、pチャネル型トランジスタ203と、nチャネル型トランジスタ204とを有している。そして、図2Aでは、ロジック部201が、pチャネル型トランジスタ203とnチャネル型トランジスタ204とで構成されるインバータである場合を例示している。具体的に、ロジック部201では、pチャネル型トランジスタ203のゲート電極と、nチャネル型トランジスタ204のゲート電極とが、互いに接続されている。論理回路200への入力信号の電位Vinは、pチャネル型トランジスタ203のゲート電極と、nチャネル型トランジスタ204のゲート電極に与えられる。そして、pチャネル型トランジスタ203の第1端子は、ハイレベルの電位VDDが与えられる第1のノードに接続されており、nチャネル型トランジスタ204が有する第1端子は、ローレベルの電位VSSが与えられる第2のノードに接続されている。また、pチャネル型トランジスタ203が有する第2端子は、nチャネル型トランジスタ204が有する第2端子に接続されている。すなわち、pチャネル型トランジスタ203と、nチャネル型トランジスタ204とは、ハイレベルの電位VDDが与えられている第1のノードと、ローレベルの電位VSSが与えられている第2のノード間において、直列に接続されている。そして、pチャネル型トランジスタ203が有する第2端子と、nチャネル型トランジスタ204が有する第2端子とが接続されているノードの電位が、出力信号の電位Voutとして出力される。そして、図2Aでは、pチャネル型トランジスタ203が、通常のゲート電極の他に、閾値電圧を制御するための第2のゲート電極を備えている。なお、図2Aでは、pチャネル型トランジスタ203が、第2のゲート電極を備えている場合を例示しているが、本発明の一態様はこの構成に限定されない。pチャネル型トランジスタ203の代わりに、nチャネル型トランジスタ204が第2のゲート電極を備えていても良いし、pチャネル型トランジスタ203とnチャネル型トランジスタ204が共に第2のゲート電極を備えていても良い。トランジスタ202は、上記第2のゲート電極への、電位の供給を制御している。図2Aでは、トランジスタ202の第1端子がpチャネル型トランジスタ203の第2のゲート電極に接続されており、トランジスタ202の第2端子が、電位Vctlの与えられているノードに接続されている例を示している。具体的には、トランジスタ202がオンになると、電位Vctlがトランジスタ202を介して第2のゲート電極に与えられ、トランジスタ202がオフになると、第2のゲート電極の電位が保持される。そして、トランジスタ202のスイッチングは、そのゲート電極に与えられる電位Vswによって制御されている。図2Bに、図2Aに示す論理回路200における、入力信号の電位Vinと出力信号の電位Voutの、理想的なタイミングチャートの一例を示す。図2Bに示すように、電位Vinがローレベルになると、pチャネル型トランジスタ203がオン、nチャネル型トランジスタ204がオフになる。そのため、電位VDDがpチャネル型トランジスタ203の第2端子に与えられる。よって、電位VDDが、出力信号の電位Voutとして、論理回路200から出力される。逆に、電位Vinがハイレベルになると、pチャネル型トランジスタ203がオフ、nチャネル型トランジスタ204がオンになる。そのため、電位VSSがnチャネル型トランジスタ204の第2端子に与えられる。よって、電位VSSが、出力信号の電位Voutとして、論理回路200から出力される。なお、図2Bに示したタイミングチャートでは、電位Vinの電位の変化が瞬時に行われている様子を示している。しかし、実際には、電位Vinがローレベルから完全にハイレベルに移行するまで、或いはハイレベルから完全にローレベルに移行するまでには、多少の時間を要する。図3に、電位Vinがローレベルから完全にハイレベルに移行した後、ハイレベルからローレベルに移行するまでの、電位Vinのタイミングチャートの一例を示す。また、図3に、pチャネル型トランジスタ203及びnチャネル型トランジスタ204を流れる貫通電流Iscの時間変化の一例も、併せて示す。なお、電位Vinのタイミングチャートと、貫通電流Iscの時間変化とは、時間軸が一致しているものとする。図3に示す電位Vinのタイミングチャートでは、電位Vinが、ローレベルの電位VSSからハイレベルの電位VDDまで、所定の時間をもって変化している。また、電位Vinは、ハイレベルの電位VDDからローレベルの電位VSSまで、所定の時間をもって変化している。そして、図3に示すように電位Vinが変化する場合、電位VinがVSS|Vthn|≦Vin≦VDD-|Vthp|の範囲に収まっている期間tにおいて、pチャネル型トランジスタ203とnチャネル型トランジスタ204が共にオンになる。よって、図3に示すように、上記期間tにおいて、貫通電流Iscが高くなる。次いで、閾値電圧Vthpの絶対値を大きくした場合の、電位Vinのタイミングチャートの一例と、貫通電流Iscの時間変化の一例を図4に示す。図4では、閾値電圧Vthpの絶対値が、図3の場合よりも大きいため、電位VinがVSS|Vthn|≦Vin≦VDD-|Vthp|の範囲に収まっている期間tを短くすることができる。すなわち、pチャネル型トランジスタ203とnチャネル型トランジスタ204が共にオンになる期間tを、図3の場合よりも短くすることができる。よって、図4に示すように、上記期間tにおいて生じる貫通電流Iscは、図3の場合よりも低減される。さらに、本発明の一態様に係る半導体装置では、上記第2のゲート電極の電位を、オフ電流の著しく低いトランジスタ202で保持することができるので、上記第2のゲート電極への電位の供給を常時行わなくとも、上記電位Vctlにより設定された閾値電圧を維持することができる。従って、本発明の一態様に係る半導体装置では、第2のゲート電極への電位の供給を常時行わなくとも、貫通電流を低減させることができ、消費電力を抑えることができる。或いは、本発明の一態様に係る半導体装置では、第2のゲート電極への電位の供給を常時行わなくとも、貫通電流を低減させることができるので、発熱を抑えることができ、半導体装置の信頼性を高めることができる。次いで、図8に、図2Aに示したインバータを用いたレジスタの構成を、一例として示す。図8に示すレジスタ500は、インバータ501、インバータ502、スイッチング素子503、スイッチング素子504を有する。インバータ501と、インバータ502とは、それぞれ図2Aに示した論理回路200と同様の構成を有している。そして、スイッチング素子503は、入力信号の電位Vinの、インバータ501の入力端子への入力を制御する。インバータ501の出力端子の電位は、出力信号の電位Voutとしてレジスタ500の後段の回路に与えられる。また、インバータ501の出力端子は、インバータ502の入力端子に接続されており、インバータ502の出力端子は、スイッチング素子504を介してインバータ501の入力端子に接続されている。スイッチング素子503を介して入力された入力信号の電位Vinは、スイッチング素子503がオフ、スイッチング素子504がオンになることで、レジスタ500内で保持される。本実施の形態は、上記実施の形態と組み合わせて実施することが可能である。実施の形態3本実施の形態では、本発明の一態様に係る半導体装置において用いられる、論理回路の構成の一例を示す。図6Aに示す論理回路300は、論理演算を行うロジック部301と、スイッチング素子として機能する、オフ電流の低いトランジスタ302、トランジスタ303とを有する。ロジック部301は、pチャネル型トランジスタ304、pチャネル型トランジスタ305、nチャネル型トランジスタ306、nチャネル型トランジスタ307を有している。そして、図6Aでは、ロジック部301が、pチャネル型トランジスタ304、pチャネル型トランジスタ305、nチャネル型トランジスタ306、nチャネル型トランジスタ307で構成されるNANDである場合を例示している。具体的に、ロジック部301では、pチャネル型トランジスタ304のゲート電極と、nチャネル型トランジスタ306のゲート電極とが、互いに接続されている。論理回路300への入力信号の電位VinAは、pチャネル型トランジスタ304のゲート電極と、nチャネル型トランジスタ306のゲート電極に与えられる。また、pチャネル型トランジスタ305のゲート電極と、nチャネル型トランジスタ307のゲート電極とが、互いに接続されている。論理回路300への入力信号の電位VinBは、pチャネル型トランジスタ305のゲート電極と、nチャネル型トランジスタ307のゲート電極に与えられる。そして、pチャネル型トランジスタ304の第1端子、及びpチャネル型トランジスタ305の第1端子は、ハイレベルの電位VDDが与えられる第1のノードに接続されている。nチャネル型トランジスタ307の第1端子は、ローレベルの電位VSSが与えられる第2のノードに接続されている。nチャネル型トランジスタ307の第2端子は、nチャネル型トランジスタ306の第1端子に接続されている。nチャネル型トランジスタ306の第2端子、pチャネル型トランジスタ304の第2端子、及びpチャネル型トランジスタ305の第2端子は接続されており、そのノードの電位が出力信号の電位Voutとして出力される。すなわち、上記ロジック部301では、一の論理値を有する入力信号が与えられるpチャネル型トランジスタ304と、nチャネル型トランジスタ306とが、ハイレベルの電位VDDが与えられている第1のノードと、ローレベルの電位VSSが与えられている第2のノード間において、直列に接続されている。また、上記ロジック部301では、一の論理値を有する入力信号が与えられるpチャネル型トランジスタ305と、nチャネル型トランジスタ307とが、ハイレベルの電位VDDが与えられている第1のノードと、ローレベルの電位VSSが与えられている第2のノード間において、直列に接続されている。そして、図6Aでは、pチャネル型トランジスタ304とpチャネル型トランジスタ305とが、通常のゲート電極の他に、閾値電圧を制御するための第2のゲート電極を備えている。なお、図6Aでは、pチャネル型トランジスタ304とpチャネル型トランジスタ305とが並列に接続されているので、貫通電流を低減させるためには、上記トランジスタが第2のゲート電極をそれぞれ備えていることが望ましい。或いは、本発明の一態様では、pチャネル型トランジスタ304の代わりに、nチャネル型トランジスタ306が第2のゲート電極を備えていても良いし、pチャネル型トランジスタ304とnチャネル型トランジスタ306が共に第2のゲート電極を備えていても良い。或いは、本発明の一態様では、pチャネル型トランジスタ305の代わりに、nチャネル型トランジスタ307が第2のゲート電極を備えていても良いし、pチャネル型トランジスタ305とnチャネル型トランジスタ307が共に第2のゲート電極を備えていても良い。トランジスタ302は、pチャネル型トランジスタ304が有する第2のゲート電極への、電位の供給を制御している。図6Aでは、トランジスタ302の第1端子がpチャネル型トランジスタ304の第2のゲート電極に接続されており、トランジスタ302の第2端子が、電位VctlAの与えられているノードに接続されている例を示している。具体的には、トランジスタ302がオンになると、電位VctlAがトランジスタ302を介して、pチャネル型トランジスタ304が有する第2のゲート電極に与えられ、トランジスタ302がオフになると、上記第2のゲート電極の電位が保持される。そして、トランジスタ302のスイッチングは、そのゲート電極に与えられる電位VswAによって制御されている。また、トランジスタ303は、pチャネル型トランジスタ305が有する第2のゲート電極への、電位の供給を制御している。図6Aでは、トランジスタ303の第1端子がpチャネル型トランジスタ305の第2のゲート電極に接続されており、トランジスタ303の第2端子が、電位VctlBの与えられているノードに接続されている例を示している。具体的には、トランジスタ303がオンになると、電位VctlBがトランジスタ303を介して、pチャネル型トランジスタ305が有する第2のゲート電極に与えられ、トランジスタ303がオフになると、上記第2のゲート電極の電位が保持される。そして、トランジスタ303のスイッチングは、そのゲート電極に与えられる電位VswBによって制御されている。図6Bに、図6Aに示す論理回路300における、入力信号の電位VinA、VinBと、出力信号の電位Voutの、理想的なタイミングチャートの一例を示す。図6Bに示すように、電位VinAがハイレベル、電位VinBがハイレベルになると、pチャネル型トランジスタ304及びpチャネル型トランジスタ305がオフ、nチャネル型トランジスタ306及びnチャネル型トランジスタ307がオンになる。そのため、電位VSSが出力信号の電位Voutとして、論理回路300から出力される。また、電位VinAがローレベル、電位VinBがハイレベルになると、pチャネル型トランジスタ305及びnチャネル型トランジスタ306がオフ、pチャネル型トランジスタ304及びnチャネル型トランジスタ307がオンになる。そのため、電位VDDが出力信号の電位Voutとして、論理回路300から出力される。また、電位VinAがハイレベル、電位VinBがローレベルになると、pチャネル型トランジスタ304及びnチャネル型トランジスタ307がオフ、pチャネル型トランジスタ305及びnチャネル型トランジスタ306がオンになる。そのため、電位VDDが出力信号の電位Voutとして、論理回路300から出力される。また、電位VinAがローレベル、電位VinBがローレベルになると、nチャネル型トランジスタ306及びnチャネル型トランジスタ307がオフ、pチャネル型トランジスタ304及びpチャネル型トランジスタ305がオンになる。そのため、電位VDDが出力信号の電位Voutとして、論理回路300から出力される。なお、図6Bに示したタイミングチャートでは、電位VinA及び電位VinBの電位の変化が瞬時に行われている様子を示している。しかし、実際には、電位VinA及び電位VinBがローレベルから完全にハイレベルに移行するまで、或いはハイレベルから完全にローレベルに移行するまでには、多少の時間を要する。この電位の移行する期間において、上記実施の形態において述べたように、貫通電流が流れやすい。本発明の一態様では、pチャネル型トランジスタ304の閾値電圧をVthpA、nチャネル型トランジスタ306の閾値電圧をVthnAとすると、電位VctlAを高くし、閾値電圧VthpAの絶対値を大きくすることで、電位VinAがVSS|VthnA|≦VinA≦VDD-|VthpA|の範囲に収まっている期間を短くすることができる。すなわち、pチャネル型トランジスタ304とnチャネル型トランジスタ306が共にオンになる期間を短くすることができる。よって、上記期間において生じる貫通電流を低減することができる。さらに、本発明の一態様に係る半導体装置では、pチャネル型トランジスタ304の第2のゲート電極の電位を、オフ電流の著しく低いトランジスタ302で保持することができるので、上記第2のゲート電極への電位の供給を常時行わなくとも、上記電位VctlAにより設定された閾値電圧を維持することができる。或いは、本発明の一態様では、pチャネル型トランジスタ305の閾値電圧をVthpB、nチャネル型トランジスタ307の閾値電圧をVthnBとすると、電位VctlBを高くし、閾値電圧VthpBの絶対値を大きくすることで、電位VinBがVSS|VthnB|≦VinB≦VDD-|VthpB|の範囲に収まっている期間を短くすることができる。すなわち、pチャネル型トランジスタ305とnチャネル型トランジスタ307が共にオンになる期間を短くすることができる。よって、上記期間において生じる貫通電流を低減することができる。さらに、本発明の一態様に係る半導体装置では、pチャネル型トランジスタ305の第2のゲート電極の電位を、オフ電流の著しく低いトランジスタ303で保持することができるので、上記第2のゲート電極への電位の供給を常時行わなくとも、上記電位VctlBにより設定された閾値電圧を維持することができる。従って、本発明の一態様に係る半導体装置では、貫通電流を低減させることができるので、消費電力を抑えることができる。或いは、本発明の一態様に係る半導体装置では、貫通電流を低減させることができるので、発熱を抑えることができ、半導体装置の信頼性を高めることができる。次いで、図10Aに、図6Aに示したNANDを用いたフリップフロップの構成を、一例として示す。図10Aに示すフリップフロップ510は、NAND511、NAND512、NAND513、NAND514を用いたD型フリップフロップである。NAND511、NAND512、NAND513、NAND514は、それぞれ図6Aに示した論理回路300と同様の構成を有している。具体的に、NAND511の第1の入力端子には、入力信号の電位Vinが与えられる。NAND511の第2の入力端子と、NAND513の第2の入力端子には、クロック信号の電位CLKが与えられる。NAND511の出力端子は、NAND513の第1の入力端子と、NAND512の第1の入力端子に接続されている。NAND513の出力端子は、NAND514の第2の入力端子に接続されている。NAND512の出力端子は、NAND514の第1の入力端子に接続されており、なおかつNAND512の出力端子の電位が第1の出力信号の電位Vout1として、後段の回路に与えられる。NAND514の出力端子は、NAND512の第2の入力端子に接続されており、なおかつNAND514の出力端子の電位が第2の出力信号の電位Vout2として、後段の回路に与えられる。なお、図10Aに示すフリップフロップ510は、第1の出力信号と第2の出力信号が得られる構成となっているが、必要に応じて出力信号を1つにしても良い。図10Bに、図10Aに示すフリップフロップ510におけるクロック信号の電位CLK、入力信号の電位Vin、第1の出力信号の電位Vout1、第2の出力信号の電位Vout2のタイミングチャートを示す。図10Bでは、クロック信号の電位CLKがハイレベル、入力信号の電位Vinがハイレベルのとき、第1の出力信号の電位Vout1がハイレベル、第2の出力信号の電位Vout2がローレベルとなる。また、クロック信号の電位CLKがハイレベル、入力信号の電位Vinがローレベルのとき、第1の出力信号の電位Vout1がローレベル、第2の出力信号の電位Vout2がハイレベルとなる。また、クロック信号の電位CLKがローレベルの時、入力信号の電位Vinに関わらず、第1の出力信号の電位Vout1及び第2の出力信号の電位Vout2は保持される。本実施の形態は、上記実施の形態と組み合わせて実施することが可能である。実施の形態4本実施の形態では、本発明の一態様に係る半導体装置において用いられる、論理回路の構成の一例を示す。図7Aに示す論理回路400は、論理演算を行うロジック部401と、スイッチング素子として機能する、オフ電流の低いトランジスタ402、トランジスタ403とを有する。ロジック部401は、pチャネル型トランジスタ404、pチャネル型トランジスタ405、nチャネル型トランジスタ406、nチャネル型トランジスタ407を有している。そして、図7Aでは、ロジック部401が、pチャネル型トランジスタ404、pチャネル型トランジスタ405、nチャネル型トランジスタ406、nチャネル型トランジスタ407で構成されるNORである場合を例示している。具体的に、ロジック部401では、pチャネル型トランジスタ404のゲート電極と、nチャネル型トランジスタ407のゲート電極とが、互いに接続されている。論理回路400への入力信号の電位VinAは、pチャネル型トランジスタ404のゲート電極と、nチャネル型トランジスタ407のゲート電極に与えられる。また、pチャネル型トランジスタ405のゲート電極と、nチャネル型トランジスタ406のゲート電極とが、互いに接続されている。論理回路400への入力信号の電位VinBは、pチャネル型トランジスタ405のゲート電極と、nチャネル型トランジスタ406のゲート電極に与えられる。そして、pチャネル型トランジスタ404の第1端子は、ハイレベルの電位VDDが与えられる第1のノードに接続されている。pチャネル型トランジスタ404の第2端子は、pチャネル型トランジスタ405の第1端子に接続されている。nチャネル型トランジスタ406の第1端子、及びnチャネル型トランジスタ407の第1端子は、ローレベルの電位VSSが与えられる第2のノードに接続されている。pチャネル型トランジスタ405の第2端子、nチャネル型トランジスタ406の第2端子、及びnチャネル型トランジスタ407の第2端子は接続されており、そのノードの電位が出力信号の電位Voutとして出力される。すなわち、上記ロジック部401では、一の論理値を有する入力信号が与えられるpチャネル型トランジスタ404と、nチャネル型トランジスタ407とが、電位VDDが与えられている第1のノードと、ローレベルの電位VSSが与えられている第2のノード間において、直列に接続されている。また、上記ロジック部401では、一の論理値を有する入力信号が与えられるpチャネル型トランジスタ405と、nチャネル型トランジスタ406とが、電位VDDが与えられている第1のノードと、ローレベルの電位VSSが与えられている第2のノード間において、直列に接続されている。そして、図7Aでは、pチャネル型トランジスタ404とpチャネル型トランジスタ405とが、通常のゲート電極の他に、閾値電圧を制御するための第2のゲート電極を備えている。なお、図7Aでは、pチャネル型トランジスタ404とpチャネル型トランジスタ405とが、第2のゲート電極をそれぞれ備えている場合を例示しているが、本発明の一態様はこの構成に限定されない。図7Aでは、pチャネル型トランジスタ404とpチャネル型トランジスタ405は直列に接続されているので、いずれか一方のみが第2のゲート電極を備えていても貫通電流を低減させることができる。ただし、pチャネル型トランジスタ404とpチャネル型トランジスタ405が、共に第2のゲート電極をそれぞれ備えている方が、貫通電流をより低減させることができるので、好ましい。或いは、本発明の一態様では、pチャネル型トランジスタ404の代わりに、nチャネル型トランジスタ407が第2のゲート電極を備えていても良いし、pチャネル型トランジスタ404とnチャネル型トランジスタ407が共に第2のゲート電極を備えていても良い。或いは、本発明の一態様では、pチャネル型トランジスタ405の代わりに、nチャネル型トランジスタ406が第2のゲート電極を備えていても良いし、pチャネル型トランジスタ405とnチャネル型トランジスタ406が共に第2のゲート電極を備えていても良い。トランジスタ402は、pチャネル型トランジスタ404が有する第2のゲート電極への、電位の供給を制御している。図7Aでは、トランジスタ402の第1端子がpチャネル型トランジスタ404の第2のゲート電極に接続されており、トランジスタ402の第2端子が、電位VctlAの与えられているノードに接続されている例を示している。具体的には、トランジスタ402がオンになると、電位VctlAがトランジスタ402を介して、pチャネル型トランジスタ404が有する第2のゲート電極に与えられ、トランジスタ402がオフになると、上記第2のゲート電極の電位が保持される。そして、トランジスタ402のスイッチングは、そのゲート電極に与えられる電位VswAによって制御されている。また、トランジスタ403は、pチャネル型トランジスタ405が有する第2のゲート電極への、電位の供給を制御している。図7Aでは、トランジスタ403の第1端子がpチャネル型トランジスタ405の第2のゲート電極に接続されており、トランジスタ403の第2端子が、電位VctlBの与えられているノードに接続されている例を示している。具体的には、トランジスタ403がオンになると、電位VctlBがトランジスタ403を介して、pチャネル型トランジスタ405が有する第2のゲート電極に与えられ、トランジスタ403がオフになると、上記第2のゲート電極の電位が保持される。そして、トランジスタ403のスイッチングは、そのゲート電極に与えられる電位VswBによって制御されている。図7Bに、図7Aに示す論理回路400における、入力信号の電位VinA、VinBと、出力信号の電位Voutの、理想的なタイミングチャートの一例を示す。図7Bに示すように、電位VinAがローレベル、電位VinBがローレベルになると、nチャネル型トランジスタ406及びnチャネル型トランジスタ407がオフ、pチャネル型トランジスタ404及びpチャネル型トランジスタ405がオンになる。そのため、電位VDDが出力信号の電位Voutとして、論理回路400から出力される。また、電位VinAがハイレベル、電位VinBがローレベルになると、pチャネル型トランジスタ404及びnチャネル型トランジスタ406がオフ、pチャネル型トランジスタ405及びnチャネル型トランジスタ407がオンになる。そのため、電位VSSが出力信号の電位Voutとして、論理回路400から出力される。また、電位VinAがローレベル、電位VinBがハイレベルになると、pチャネル型トランジスタ405及びnチャネル型トランジスタ407がオフ、pチャネル型トランジスタ404及びnチャネル型トランジスタ406がオンになる。そのため、電位VSSが出力信号の電位Voutとして、論理回路400から出力される。また、電位VinAがハイレベル、電位VinBがハイレベルになると、pチャネル型トランジスタ404及びpチャネル型トランジスタ405がオフ、nチャネル型トランジスタ406及びnチャネル型トランジスタ407がオンになる。そのため、電位VSSが出力信号の電位Voutとして、論理回路400から出力される。なお、図7Bに示したタイミングチャートでは、電位VinA及び電位VinBの電位の変化が瞬時に行われている様子を示している。しかし、実際には、電位VinA及び電位VinBがローレベルから完全にハイレベルに移行するまで、或いはハイレベルから完全にローレベルに移行するまでには、多少の時間を要する。この電位の移行する期間において、上記実施の形態において述べたように、貫通電流が流れやすい。本発明の一態様では、pチャネル型トランジスタ404の閾値電圧をVthpA、nチャネル型トランジスタ407の閾値電圧をVthnAとすると、電位VctlAを高くし、閾値電圧VthpAの絶対値を大きくすることで、電位VinAがVSS|VthnA|≦VinA≦VDD-|VthpA|の範囲に収まっている期間を短くすることができる。すなわち、pチャネル型トランジスタ404とnチャネル型トランジスタ407が共にオンになる期間を短くすることができる。よって、上記期間において生じる貫通電流を低減することができる。さらに、本発明の一態様に係る半導体装置では、pチャネル型トランジスタ404の第2のゲート電極の電位を、オフ電流の著しく低いトランジスタ402で保持することができるので、上記第2のゲート電極への電位の供給を常時行わなくとも、上記電位VctlAにより設定された閾値電圧を維持することができる。或いは、本発明の一態様では、pチャネル型トランジスタ405の閾値電圧をVthpB、nチャネル型トランジスタ406の閾値電圧をVthnBとすると、電位VctlBを高くし、閾値電圧VthpBの絶対値を大きくすることで、電位VinBがVSS|VthnB|≦VinB≦VDD-|VthpB|の範囲に収まっている期間を短くすることができる。すなわち、pチャネル型トランジスタ405とnチャネル型トランジスタ406が共にオンになる期間を短くすることができる。よって、上記期間において生じる貫通電流を低減することができる。さらに、本発明の一態様に係る半導体装置では、pチャネル型トランジスタ405の第2のゲート電極の電位を、オフ電流の著しく低いトランジスタ403で保持することができるので、上記第2のゲート電極への電位の供給を常時行わなくとも、上記電位VctlBにより設定された閾値電圧を維持することができる。従って、本発明の一態様に係る半導体装置では、貫通電流を低減させることができるので、消費電力を抑えることができる。或いは、本発明の一態様に係る半導体装置では、貫通電流を低減させることができるので、発熱を抑えることができ、半導体装置の信頼性を高めることができる。本実施の形態は、上記実施の形態と組み合わせて実施することが可能である。実施の形態5本実施の形態では、本発明の半導体装置の一形態に相当する半導体表示装置の、構成の一例について説明する。図14に、本発明の一態様に係る半導体表示装置の構成の一例を、ブロック図で示す。図14に示す半導体表示装置600は、表示素子が各画素に設けられた画素部601と、画素部601の動作を制御する走査線駆動回路602、信号線駆動回路603などの駆動回路とを有する。具体的に、走査線駆動回路602は、画素部601が有する画素を選択する。信号線駆動回路603は、走査線駆動回路602によって選択された画素に、ビデオ信号を供給する。次いで、信号線駆動回路603のより詳しい構成の一例を図15に示す。ただし、図15では、4ビットのビデオ信号に対応した信号線駆動回路603の構成を示す。図15では、4ビットのビデオ信号に対応した信号線駆動回路603の構成を一例として挙げているが、本発明はこの構成に限定されない。実施者が設定したビデオ信号のビット数に合わせて、信号線駆動回路を作製することができる。図15に示す信号線駆動回路603は、シフトレジスタ610、第1記憶回路611、第2記憶回路612、レベルシフタ613、DAC614、バッファ615を有している。そして、図15に示す信号線駆動回路603では、シフトレジスタ610が、各信号線に対応する複数のフリップフロップ620を有している。各フリップフロップは、例えば図10Aに示した構成を用いることができる。そして、図15に示す信号線駆動回路603では、第1記憶回路611が、4ビットのビデオ信号にそれぞれ対応した4つの記憶素子621で構成される記憶素子群を、複数有している。また、第2記憶回路612が、4ビットのビデオ信号にそれぞれ対応した4つの記憶素子622で構成される記憶素子群を、複数有している。第2記憶回路612から出力されるビデオ信号は、レベルシフタ613に与えられる。レベルシフタ613は、4ビットのビデオ信号にそれぞれ対応した4つのレベルシフタ623で構成されるレベルシフタ群を、複数有している。DAC614は、4ビットのビデオ信号に対応するDAC624を複数有している。バッファ615は、複数のバッファ625を有しており、1つのDAC624に対し、少なくとも1つのバッファ625が対応している。次いで、図15に示す半導体表示装置600の動作について説明する。信号線駆動回路603では、シフトレジスタ610に、クロック信号、スタートパルス信号が入力される。シフトレジスタ610は、これらクロック信号及びスタートパルス信号に従って、パルスが順次シフトするタイミング信号を生成し、第1記憶回路611に出力する。タイミング信号のパルスの出現する順序は、走査方向切り替え信号に従って切り替えることもできる。第1記憶回路611にタイミング信号が入力されると、該タイミング信号のパルスに従って、ビデオ信号がサンプリングされ、第1記憶回路611の記憶素子621に順に書き込まれる。すなわち、シリアルで信号線駆動回路603に入力されたビデオ信号が、第1記憶回路611にパラレルで書き込まれることになる。第1記憶回路611に書き込まれたビデオ信号は、保持される。なお、第1記憶回路611が有する複数の記憶素子621に順にビデオ信号を書き込んでも良いが、第1記憶回路611が有する複数の記憶素子621をいくつかのグループに分け、該グループごとに並行してビデオ信号を入力する、いわゆる分割駆動を行っても良い。なお、このときのグループ数を分割数と呼ぶ。例えば4つの記憶素子621ごとにグループに分けた場合、4分割で分割駆動することになる。第1記憶回路611への、ビデオ信号の書き込みが一通り終了するまでの時間を、ライン期間と呼ぶ。1ライン期間が終了すると、帰線期間において、第2記憶回路612に入力されるラッチ信号のパルスに従い、第1記憶回路611に保持されているビデオ信号が、第2記憶回路612に一斉に書き込まれ、保持される。ビデオ信号を第2記憶回路612に送出し終えた第1記憶回路611では、再びシフトレジスタ610からのタイミング信号に従って、次のビデオ信号の書き込みが順次行われる。この2巡目の1ライン期間中には、第2記憶回路612に書き込まれ、保持されているビデオ信号が、レベルシフタ613に与えられる。レベルシフタ613に与えられたビデオ信号は、レベルシフタ613内の複数の各レベルシフタ623において、その電圧の振幅を大きくされた後、DAC614に送られる。DAC614では、複数の各DAC624において、入力されたビデオ信号がデジタルからアナログに変換される。そして、アナログに変換されたビデオ信号は、バッファ615に送られる。DAC614から送られてきたビデオ信号は、バッファ615が有する複数の各バッファ625から信号線を介して画素部601に送られる。走査線駆動回路602では、画素部601が有する画素をラインごとに選択する。信号線を介して画素部601に送られたビデオ信号は、走査線駆動回路602において選択されたラインの画素に入力される。走査線駆動回路と信号線駆動回路には、画素数の増加に伴い高速動作が要求される。特に信号線駆動回路は1ライン分の走査線が選択されている期間内に、該走査線に接続されている画素全てにビデオ信号を入力するため、走査線駆動回路よりも高速で動作する必要がある。本発明の一態様に係る半導体装置では、貫通電流を低減させることができるので、信号線駆動回路603のように駆動周波数が高い回路を用いていても、貫通電流に起因する発熱を抑えることができ、半導体装置の信頼性を高めることができる。また、信号線駆動回路に限らず、クロック生成回路、昇圧回路、記憶回路に用いられるデコーダ、DRAMのリフレッシュ回路などの駆動周波数の高い回路を用いた半導体装置に本発明を適用させることで、貫通電流に起因する発熱を効率よく抑えることができる。本実施の形態は、上記実施の形態と組み合わせて実施することが可能である。実施の形態6本実施の形態では、シリコンを用いたトランジスタと、酸化物半導体を用いたトランジスタとを有する、本発明の一態様に係る半導体装置の作製方法について説明する。なお、ロジック部を構成するトランジスタは、ゲルマニウム、シリコン、シリコンゲルマニウムや、単結晶炭化シリコンなどを用いた、通常のCMOSプロセスを用いて形成することができる。例えば、シリコンを用いたトランジスタは、シリコンウェハ、SOI法により作製されたシリコン薄膜、気相成長法により作製されたシリコン薄膜などを用いて形成することができる。なお、本実施の形態では、図2Aに示した論理回路を例に挙げて、酸化物半導体を用いたトランジスタの作製方法について説明するが、他の回路構成を有する論理回路も、本実施の形態において示す作製方法を参考にして、作製することが可能である。まず、図11Aに示すように、基板700の絶縁表面上に、ゲート電極701を形成する。ゲート電極701は、後に形成されるpチャネル型トランジスタ705の、第2のゲート電極として機能する。基板700として使用することができる基板に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板700には、フュージョン法やフロート法で作製されるガラス基板、石英基板、セラミック基板等を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が730°C以上のものを用いると良い。また、ステンレス基板を含む金属基板またはシリコン基板の表面に絶縁膜を形成したものを用いても良い。プラスチック等の可撓性を有する合成樹脂からなる基板は、一般的に上記基板と比較して耐熱温度が低い傾向にあるが、作製工程における処理温度に耐え得るのであれば用いることが可能である。ゲート電極701には、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム等の金属材料、これら金属材料を主成分とする合金材料を用いた導電膜、或いはこれら金属の窒化物を、単層で又は積層で用いることができる。なお、後の工程において行われる加熱処理の温度に耐えうるのであれば、上記金属材料としてアルミニウム、銅を用いることも出来る。アルミニウムまたは銅は、耐熱性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。高融点金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム等を用いることができる。例えば、二層の積層構造を有するゲート電極701として、アルミニウム膜上にモリブデン膜が積層された二層の積層構造、銅膜上にモリブデン膜を積層した二層構造、銅膜上に窒化チタン膜若しくは窒化タンタル膜を積層した二層構造、または、窒化チタン膜とモリブデン膜とを積層した二層構造とすることが好ましい。3層の積層構造を有するゲート電極701としては、アルミニウム膜、アルミニウムとシリコンの合金膜、アルミニウムとチタンの合金膜またはアルミニウムとネオジムの合金膜を中間層とし、タングステン膜、窒化タングステン膜、窒化チタン膜またはチタン膜を上下層として積層した構造とすることが好ましい。また、ゲート電極701に酸化インジウム、酸化インジウム酸化スズ合金、酸化インジウム酸化亜鉛合金、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、または酸化亜鉛ガリウム等の透光性を有する酸化物導電膜を用いることもできる。ゲート電極701の膜厚は、10nm~400nm、好ましくは100nm~200nmとする。本実施の形態では、タングステンターゲットを用いたスパッタ法により150nmのゲート電極用の導電膜を形成した後、該導電膜をエッチングにより所望の形状に加工パターニングすることで、ゲート電極701を形成する。なお、形成されたゲート電極の端部がテーパー形状であると、上に積層するゲート絶縁膜の被覆性が向上するため好ましい。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。次に、図11Bに示すように、ゲート電極701を覆うように絶縁膜702を形成する。本実施の形態では、絶縁膜702は、2つの絶縁膜を積層することで形成されている。先に形成する絶縁膜には酸窒化珪素膜を用い、10~50nmの厚さで形成する。次いで形成される絶縁膜には酸化珪素膜又は酸窒化珪素膜を用い、0.5~1μmの厚さで形成する。なお、絶縁膜702はこの構成に限定されず、単層の絶縁膜で形成されていても良いし、3層以上の絶縁膜で形成されていても良い。また材料もこれに限定されない。絶縁膜702の表面は、先に形成したゲート電極701に起因する凹凸を有している場合がある。この場合、凹凸を平坦化する工程を設けることが望ましい。本実施の形態ではCMPを用いて平坦化を行なう。絶縁膜702に対するCMPの研磨剤スラリーには、例えば、塩化シリコンガスを熱分解して得られるフュームドシリカ粒子をKOH添加水溶液に分散したものを用いると良い。本実施の形態では、図11Cに示すように、CMPにより、ゲート電極701が露出する程度に絶縁膜702を薄くして、表面を平坦化する。次いで、図11Dに示すように、ゲート電極701及び表面が削られた絶縁膜702を覆うように、絶縁膜703を形成する。絶縁膜703は、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜、酸化ハフニウム膜または酸化タンタル膜を単層で又は積層させて形成することができる。なお、本明細書において酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い物質であり、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い物質を意味する。なお、本実施の形態では、ゲート電極701を露出させる程度に絶縁膜702を薄くしているが、本発明の一態様はこの構成に限定されない。ゲート電極701と重なる部分において、絶縁膜702の膜厚をある程度確保しておいても良い。ただし、この場合、必ずしも絶縁膜703を形成しなくとも良い。次いで、図11Eに示すように、公知のCMOSの作製方法を用いて、nチャネル型トランジスタ704、pチャネル型トランジスタ705を形成する。本実施の形態では、単結晶の半導体基板から分離された単結晶半導体膜を用いて、nチャネル型トランジスタ704、pチャネル型トランジスタ705を形成する場合を例に挙げている。具体的な単結晶半導体膜の作製方法の一例について、簡単に説明する。まず、単結晶の半導体基板に、電界で加速されたイオンでなるイオンビームを注入し、半導体基板の表面から一定の深さの領域に、結晶構造が乱されることで局所的に脆弱化された脆化層を形成する。脆化層が形成される領域の深さは、イオンビームの加速エネルギーとイオンビームの入射角によって調節することができる。そして、半導体基板と基板700とを、間にゲート電極701、絶縁膜702、絶縁膜703が挟まるように、貼り合わせる。貼り合わせは、半導体基板と基板700とを重ね合わせた後、半導体基板と基板700の一部に、1N/cm2以上500N/cm2以下、好ましくは11N/cm2以上20N/cm2以下程度の圧力を加える。圧力を加えると、その部分から半導体基板と絶縁膜703とが接合を開始し、最終的には密着した面全体に接合がおよぶ。次いで、加熱処理を行うことで、脆化層に存在する微小ボイドどうしが結合して、微小ボイドの体積が増大する。その結果、脆化層において半導体基板の一部である単結晶半導体膜が、半導体基板から分離する。上記加熱処理の温度は、基板700の歪み点を越えない温度とする。そして、上記単結晶半導体膜をエッチング等により所望の形状に加工することで、島状の半導体膜706、島状の半導体膜707を形成することができる。nチャネル型トランジスタ704は、絶縁膜703上の島状の半導体膜706を用いて形成されており、pチャネル型トランジスタ705は、絶縁膜703上の島状の半導体膜707を用いて形成されている。また、nチャネル型トランジスタ704はゲート電極709を有しており、pチャネル型トランジスタ705はゲート電極710を有している。そして、nチャネル型トランジスタ704は、島状の半導体膜706とゲート電極709の間に、絶縁膜708を有する。pチャネル型トランジスタ705は、島状の半導体膜707とゲート電極710の間に、絶縁膜708を有する。なお、本実施の形態では、単結晶の半導体膜を用いてnチャネル型トランジスタ704とpチャネル型トランジスタ705を形成する例について説明しているが、本発明はこの構成に限定されない。例えば、絶縁膜703上に気相成長法を用いて形成された多結晶、微結晶の半導体膜を用いても良いし、上記半導体膜を公知の技術により結晶化して形成しても良い。公知の結晶化方法としては、レーザ光を用いたレーザ結晶化法、触媒元素を用いる結晶化法がある。或いは、触媒元素を用いる結晶化法とレーザ結晶化法とを組み合わせて用いることもできる。また、石英のような耐熱性に優れている基板を用いる場合、電熱炉を使用した熱結晶化方法、赤外光を用いたランプアニール結晶化法、触媒元素を用いる結晶化法、950°C程度の高温アニール法のいずれか一つの結晶化法、或いはいずれか複数を組み合わせた結晶化法を用いても良い。また、図11Eでは、ゲート電極709及びゲート電極710となる導電膜を形成する前に、絶縁膜703と絶縁膜708にゲート電極701に達するコンタクトホールを形成する。そして、コンタクトホールを覆うように、絶縁膜708上に導電膜を形成した後、上記導電膜をエッチング等により所望の形状に加工することで、ゲート電極709及びゲート電極710と共に、ゲート電極701に接続された配線711を形成する。次いで、図12Aに示すように、nチャネル型トランジスタ704、pチャネル型トランジスタ705、配線711を覆うように、絶縁膜712を形成する。なお、本実施の形態では、単層の絶縁膜712を用いる場合を例示しているが、上記絶縁膜712は単層である必要はなく、2層以上の絶縁膜を積層させて絶縁膜712として用いても良い。絶縁膜712は、後の作製工程における加熱処理の温度に耐えうる材料を用いる。具体的に、絶縁膜712として、酸化珪素、窒化珪素、窒化酸化珪素、酸化窒化珪素、窒化アルミニウム、酸化アルミニウムなどを用いるのが望ましい。絶縁膜712は、その表面をCMP法などにより平坦化させても良い。次いで、図12Aに示すように、絶縁膜712上に、ゲート電極713を形成する。ゲート電極713には、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム等の金属材料、これら金属材料を主成分とする合金材料を用いた導電膜、或いはこれら金属の窒化物を、単層で又は積層で用いることができる。なお、後の工程において行われる加熱処理の温度に耐えうるのであれば、上記金属材料としてアルミニウム、銅を用いることも出来る。アルミニウムまたは銅は、耐熱性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。高融点金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム等を用いることができる。例えば、二層の積層構造を有するゲート電極713として、アルミニウム膜上にモリブデン膜が積層された二層の積層構造、銅膜上にモリブデン膜を積層した二層構造、銅膜上に窒化チタン膜若しくは窒化タンタル膜を積層した二層構造、または、窒化チタン膜とモリブデン膜とを積層した二層構造とすることが好ましい。3層の積層構造を有するゲート電極713としては、アルミニウム膜、アルミニウムとシリコンの合金膜、アルミニウムとチタンの合金膜またはアルミニウムとネオジムの合金膜を中間層とし、タングステン膜、窒化タングステン膜、窒化チタン膜またはチタン膜を上下層として積層した構造とすることが好ましい。また、ゲート電極713に酸化インジウム、酸化インジウム酸化スズ合金、酸化インジウム酸化亜鉛合金、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、または酸化亜鉛ガリウム等の透光性を有する酸化物導電膜を用いることもできる。ゲート電極713の膜厚は、10nm~400nm、好ましくは100nm~200nmとする。本実施の形態では、タングステンターゲットを用いたスパッタ法により150nmのゲート電極用の導電膜を形成した後、該導電膜をエッチングにより所望の形状に加工パターニングすることで、ゲート電極713を形成する。なお、形成されたゲート電極の端部がテーパー形状であると、上に積層するゲート絶縁膜の被覆性が向上するため好ましい。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。次いで、ゲート電極713上に、ゲート絶縁膜714を形成する。ゲート絶縁膜714は、プラズマCVD法又はスパッタリング法等を用いて、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜、酸化ハフニウム膜または酸化タンタル膜を単層で又は積層させて形成することができる。ゲート絶縁膜714は、水分や、水素、酸素などの不純物を極力含まないことが望ましい。スパッタリング法により酸化珪素膜を成膜する場合には、ターゲットとしてシリコンターゲット又は石英ターゲットを用い、スパッタガスとして酸素又は、酸素及びアルゴンの混合ガスを用いる。不純物を除去することによりi型化又は実質的にi型化された酸化物半導体高純度化された酸化物半導体は界面準位、界面電荷に対して極めて敏感であるため、高純度化された酸化物半導体とゲート絶縁膜714との界面は重要である。そのため高純度化された酸化物半導体に接するゲート絶縁膜GIは、高品質化が要求される。例えば、μ波周波数2.45GHzを用いた高密度プラズマCVDは、緻密で絶縁耐圧の高い高品質な絶縁膜を形成できるので好ましい。高純度化された酸化物半導体と高品質ゲート絶縁膜とが密接することにより、界面準位を低減して界面特性を良好なものとすることができるからである。もちろん、ゲート絶縁膜として良質な絶縁膜を形成できるものであれば、スパッタリング法やプラズマCVD法など他の成膜方法を適用することができる。また、成膜後の熱処理によって膜質や、酸化物半導体との界面特性が改善される絶縁膜であっても良い。いずれにしても、ゲート絶縁膜としての膜質が良好であることは勿論のこと、ゲート絶縁膜と酸化物半導体との界面準位密度を低減し、良好な界面を形成できるものであれば良い。バリア性の高い材料を用いた絶縁膜と、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜とを積層させた構造を有するゲート絶縁膜714を形成しても良い。この場合、酸化珪素膜、酸化窒化珪素膜などの絶縁膜は、バリア性の高い絶縁膜と酸化物半導体膜の間に形成する。バリア性の高い絶縁膜として、例えば窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜などが挙げられる。バリア性の高い絶縁膜を用いることで、水分または水素などの雰囲気中の不純物、或いは基板内に含まれるアルカリ金属、重金属などの不純物が、酸化物半導体膜内、ゲート絶縁膜714内、或いは、酸化物半導体膜と他の絶縁膜の界面とその近傍に入り込むのを防ぐことができる。また、酸化物半導体膜に接するように窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を形成することで、バリア性の高い絶縁膜が直接酸化物半導体膜に接するのを防ぐことができる。例えば、第1のゲート絶縁膜としてスパッタリング法により膜厚50nm以上200nm以下の窒化珪素膜SiNyy>0を形成し、第1のゲート絶縁膜上に第2のゲート絶縁膜として膜厚5nm以上300nm以下の酸化珪素膜SiOxx>0を積層して、膜厚100nmのゲート絶縁膜714としても良い。ゲート絶縁膜714の膜厚は、トランジスタに要求される特性によって適宜設定すればよく350nm乃至400nm程度でもよい。本実施の形態では、スパッタ法で形成された膜厚50nmの窒化珪素膜上に、スパッタ法で形成された膜厚100nmの酸化珪素膜を積層させた構造を有する、ゲート絶縁膜714を形成する。なお、ゲート絶縁膜は後に形成される酸化物半導体と接する。酸化物半導体は、水素が含有されると特性に悪影響を及ぼすので、ゲート絶縁膜は水素、水酸基および水分が含まれないことが望ましい。ゲート絶縁膜714に水素、水酸基及び水分がなるべく含まれないようにするためには、成膜の前処理として、スパッタリング装置の予備加熱室でゲート電極713が形成された基板700を予備加熱し、基板700に吸着した水分または水素などの不純物を脱離し排気することが好ましい。なお、予備加熱の温度は、100°C以上400°C以下、好ましくは150°C以上300°C以下である。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。次いで、ゲート絶縁膜714上に膜厚2nm以上200nm以下、好ましくは膜厚3nm以上50nm以下、さらに好ましくは膜厚3nm以上20nm以下の酸化物半導体膜を形成する。酸化物半導体膜は、酸化物半導体をターゲットとして用い、スパッタ法により成膜する。また、酸化物半導体膜は、希ガス例えばアルゴン雰囲気下、酸素雰囲気下、又は希ガス例えばアルゴン及び酸素混合雰囲気下においてスパッタ法により形成することができる。なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁膜714の表面に付着している塵埃を除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にRF電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気で行ってもよい。また、アルゴン雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。酸化物半導体膜には、上述したように、四元系金属酸化物であるIn-Sn-Ga-Zn-O系酸化物半導体や、三元系金属酸化物であるIn-Ga-Zn-O系酸化物半導体、In-Sn-Zn-O系酸化物半導体、In-Al-Zn-O系酸化物半導体、Sn-Ga-Zn-O系酸化物半導体、Al-Ga-Zn-O系酸化物半導体、Sn-Al-Zn-O系酸化物半導体や、二元系金属酸化物であるIn-Zn-O系酸化物半導体、Sn-Zn-O系酸化物半導体、Al-Zn-O系酸化物半導体、Zn-Mg-O系酸化物半導体、Sn-Mg-O系酸化物半導体、In-Mg-O系酸化物半導体、In-Ga-O系酸化物半導体や、In-O系酸化物半導体、Sn-O系酸化物半導体、Zn-O系酸化物半導体などを用いることができる。本実施の形態では、Inインジウム、Gaガリウム、及びZn亜鉛を含むターゲットを用いたスパッタ法により得られる膜厚30nmのIn-Ga-Zn-O系酸化物半導体の薄膜を、酸化物半導体膜として用いる。上記ターゲットとして、例えば、In2O3:Ga2O3:ZnO=1:1:1[mol数比]の組成比を有するターゲットを用いる。また、In2O3:Ga2O3:ZnO=1:1:2[mol数比]の組成比を有するターゲット、またはIn2O3:Ga2O3:ZnO=1:1:4[mol数比]を有するターゲットを用いることができる。また、SiO2を2重量以上10重量以下含むターゲットを用いて成膜を行ってもよい。また、In、Ga、及びZnを含むターゲットの充填率は90以上100以下、好ましくは95以上99.9以下である。充填率の高いターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。なお、酸化物半導体としてIn-Zn-O系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、In:Zn=50:1~1:2モル数比に換算するとIn2O3:ZnO=25:1~1:4、好ましくはIn:Zn=20:1~1:1モル数比に換算するとIn2O3:ZnO=10:1~2:1、さらに好ましくはIn:Zn=1.5:1~15:1モル数比に換算するとIn2O3:ZnO=3:4~15:2とする。例えば、In-Zn-O系酸化物半導体の形成に用いるターゲットは、原子数比がIn:Zn:O=X:Y:Zのとき、Z>1.5XYとする。Znの比率を上記範囲に収めることで、移動度の向上を実現することができる。本実施の形態では、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて基板700上に酸化物半導体膜を成膜する。成膜時に、基板温度を100°C以上600°C以下、好ましくは200°C以上400°C以下としても良い。基板を加熱しながら成膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて成膜室を排気すると、例えば、水素原子、水H2Oなど水素原子を含む化合物より好ましくは炭素原子を含む化合物も等が排気されるため、当該成膜室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。成膜条件の一例としては、基板とターゲットの間との距離を100mm、圧力0.6Pa、直流DC電源0.5kW、酸素酸素流量比率100雰囲気下の条件が適用される。なお、パルス直流DC電源を用いると、成膜時に発生する塵埃が軽減でき、膜厚分布も均一となるために好ましい。なお、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために、成膜の前処理として、スパッタリング装置の予備加熱室でゲート絶縁膜714までが形成された基板700を予備加熱し、基板700に吸着した水分または水素などの不純物を脱離し排気することが好ましい。なお、予備加熱の温度は、100°C以上400°C以下、好ましくは150°C以上300°C以下である。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。またこの予備加熱は、後に行われる絶縁膜723の成膜前に、電極716~電極722まで形成した基板700にも同様に行ってもよい。次いで、図12Bに示すように、酸化物半導体膜をエッチングなどにより所望の形状に加工パターニングし、ゲート絶縁膜714上のゲート電極713と重なる位置に、島状の酸化物半導体膜715を形成する。島状の酸化物半導体膜715を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。なお、島状の酸化物半導体膜715を形成するためのエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッチングガスとしては、塩素を含むガス塩素系ガス、例えば塩素Cl2、三塩化硼素BCl3、四塩化珪素SiCl4、四塩化炭素CCl4などが好ましい。また、フッ素を含むガスフッ素系ガス、例えば四弗化炭素CF4、六弗化硫黄SF6、三弗化窒素NF3、トリフルオロメタンCHF3など、臭化水素HBr、酸素O2、これらのガスにヘリウムHeやアルゴンArなどの希ガスを添加したガス、などを用いることができる。ドライエッチング法としては、平行平板型RIEReactiveIonEtching法や、ICPInductivelyCoupledPlasma:誘導結合型プラズマエッチング法を用いることができる。所望の加工形状にエッチングできるように、エッチング条件コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等を適宜調節する。ウェットエッチングに用いるエッチング液として、ITO-07N関東化学社製を用いてもよい。また、ウェットエッチング後のエッチング液はエッチングされた材料とともに洗浄によって除去される。その除去された材料を含むエッチング液の廃液を精製し、含まれる材料を再利用してもよい。当該エッチング後の廃液から酸化物半導体膜に含まれるインジウム等の材料を回収して再利用することにより、資源を有効活用し低コスト化を図ることができる。なお、次工程の導電膜を形成する前に逆スパッタを行い、島状の酸化物半導体膜715及びゲート絶縁膜714の表面に付着しているレジスト残渣などを除去することが好ましい。なお、スパッタ等で成膜された酸化物半導体膜中には、不純物としての水分または水素が多量に含まれていることがある。水分または水素はドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。そこで、本発明の一態様では、酸化物半導体膜中の水分または水素などの不純物を低減するために、酸化物半導体膜715に対して、窒素、酸素、超乾燥空気、または希ガスアルゴン、ヘリウムなどの雰囲気下において、酸化物半導体膜715に加熱処理を施す。上記ガスは、水の含有量が20ppm以下、好ましくは1ppm以下、好ましくは10ppb以下であることが望ましい。酸化物半導体膜715に加熱処理を施すことで、酸化物半導体膜715中の水分または水素を脱離させることができる。具体的には、300°C以上700°C以下、好ましくは300°C以上500°C以下で加熱処理を行えば良い。例えば、500°C、3分間以上6分間以下程度で行えばよい。加熱処理にRTA法を用いれば、短時間に脱水化または脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。本実施の形態では、加熱処理装置の一つである電気炉を用いる。なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、GRTAGasRapidThermalAnneal装置、LRTALampRapidThermalAnneal装置等のRTARapidThermalAnneal装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光電磁波の輻射により、被処理物を加熱する装置である。GRTA装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。なお、加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水分または水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、6N99.9999以上、好ましくは7N99.99999以上、即ち不純物濃度を1ppm以下、好ましくは0.1ppm以下とすることが好ましい。以上の工程により、酸化物半導体膜715中の水素の濃度を低減し、高純度化することができる。それにより酸化物半導体膜の安定化を図ることができる。また、ガラス転移温度以下の加熱処理で、水素に起因するキャリア密度が少なく、バンドギャップの広い酸化物半導体膜を形成することができる。このため、大面積基板を用いてトランジスタを作製することができ、量産性を高めることができる。また、当該水素濃度が低減され高純度化された酸化物半導体膜を用いることで、耐圧性が高く、オンオフ比の高いトランジスタを作製することができる。なお、酸化物半導体膜を加熱する場合、酸化物半導体膜の材料や加熱条件にもよるが、その表面に板状結晶が形成されることがある。板状結晶は、酸化物半導体膜の表面に対して略垂直にc軸配向した単結晶体であることが好ましい。また、単結晶体でなくとも、各結晶が、酸化物半導体膜の表面に対して略垂直にc軸配向した多結晶体であることが好ましい。そして、上記多結晶体は、c軸配向している事に加えて、各結晶のab面が一致するか、a軸、或いは、b軸が一致していることが好ましい。なお、酸化物半導体膜の下地表面に凹凸がある場合、板状結晶は多結晶体となる。したがって、下地表面は可能な限り平坦であることが望まれる。次に、絶縁膜708、絶縁膜712、ゲート絶縁膜714を部分的にエッチングすることで、nチャネル型トランジスタ704が有する島状の半導体膜706と、pチャネル型トランジスタ705が有する島状の半導体膜707と、nチャネル型トランジスタ704が有するゲート電極709と、pチャネル型トランジスタ705が有するゲート電極710と、配線711に達するコンタクトホールを形成する。そして、酸化物半導体膜715を覆うように、スパッタ法や真空蒸着法で導電膜を形成したあと、エッチング等により該導電膜をパターニングすることで、図12Cに示すように、ソース電極、ドレイン電極、または配線として機能する電極716~電極722を形成する。なお、電極716及び電極718は、島状の半導体膜706に接している。電極717は、ゲート電極709に接している。電極718及び電極720は、島状の半導体膜707に接している。電極719は、ゲート電極710に接している。電極721は、配線711及び酸化物半導体膜715に接している。電極722は、酸化物半導体膜715に接している。なお、本実施の形態では、電極721とゲート電極701とを、配線711を介して接続させている場合を例示しているが、本発明の一態様では、電極721とゲート電極701とは、直接接続されていても良い。ただし、この場合、電極721とゲート電極701とをつなぐコンタクトホールの形成と、他のコンタクトホールの形成とは、異なる工程で行うのが望ましい。上記構成により、島状の半導体膜707及び島状の半導体膜706に達するコンタクトホールを形成する際に、島状の半導体膜707及び島状の半導体膜706がエッチングされるのを防ぐことができる。電極716~電極722となる導電膜の材料としては、Al、Cr、Cu、Ta、Ti、Mo、Wからから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、Al、Cuなどの金属膜の下側もしくは上側にCr、Ta、Ti、Mo、Wなどの高融点金属膜を積層させた構成としても良い。また、Si、Ti、Ta、W、Mo、Cr、Nd、Sc、YなどAl膜に生ずるヒロックやウィスカーの発生を防止する元素が添加されているAl材料を用いることで耐熱性を向上させることが可能となる。また、導電膜は、単層構造でも、2層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する2層構造、Ti膜と、そのTi膜上に重ねてアルミニウム膜を積層し、さらにその上にTi膜を成膜する3層構造などが挙げられる。また、電極716~電極722となる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウムIn2O3、酸化スズSnO2、酸化亜鉛ZnO、酸化インジウム酸化スズ合金In2O3―SnO2、ITOと略記する、酸化インジウム酸化亜鉛合金In2O3―ZnOまたは前記金属酸化物材料にシリコン若しくは酸化シリコンを含ませたものを用いることができる。導電膜形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜に持たせることが好ましい。なお、導電膜のエッチングの際に、酸化物半導体膜715がなるべく除去されないようにそれぞれの材料及びエッチング条件を適宜調節する。エッチング条件によっては、島状の酸化物半導体膜715の露出した部分が一部エッチングされることで、溝部凹部が形成されることもある。本実施の形態では、導電膜にチタン膜を用いる。そのため、アンモニアと過酸化水素水を含む溶液アンモニア過水を用いて、選択的に導電膜をウェットエッチングすることができるが、酸化物半導体膜715も一部エッチングされる。具体的には、31重量の過酸化水素水と、28重量のアンモニア水と、水とを、体積比5:2:2で混合したアンモニア過水を用いる。或いは、塩素Cl2、塩化硼素BCl3などを含むガスを用いて、導電膜をドライエッチングしても良い。なお、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過した光に多段階の強度をもたせる多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数の膜厚を有する形状となり、エッチングを行うことでさらに形状を変形することができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。次いで、N2O、N2、またはArなどのガスを用いたプラズマ処理を行う。このプラズマ処理によって露出している酸化物半導体膜の表面に付着した吸着水などを除去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。なお、プラズマ処理を行った後、図12Dに示すように、電極716~電極722と、酸化物半導体膜715とを覆うように、絶縁膜723を形成する。絶縁膜723は、水分や、水素、酸素などの不純物を極力含まないことが望ましく、単層の絶縁膜であっても良いし、積層された複数の絶縁膜で構成されていても良い。絶縁膜723に水素が含まれると、その水素が酸化物半導体膜へ侵入し、又は水素が酸化物半導体膜中の酸素を引き抜き、酸化物半導体膜のバックチャネル部が低抵抗化n型化してしまい、寄生チャネルが形成されるおそれがある。よって、絶縁膜723はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないことが重要である。上記絶縁膜723には、バリア性の高い材料を用いるのが望ましい。例えば、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜などを用いることができる。複数の積層された絶縁膜を用いる場合、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を、上記バリア性の高い絶縁膜よりも、酸化物半導体膜715に近い側に形成する。そして、窒素の含有比率が低い絶縁膜を間に挟んで、電極716~電極722及び酸化物半導体膜715と重なるように、バリア性の高い絶縁膜を形成する。バリア性の高い絶縁膜を用いることで、酸化物半導体膜715内、ゲート絶縁膜714内、或いは、酸化物半導体膜715と他の絶縁膜の界面とその近傍に、水分または水素などの不純物が入り込むのを防ぐことができる。また、酸化物半導体膜715に接するように窒素の比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を形成することで、バリア性の高い材料を用いた絶縁膜が直接酸化物半導体膜715に接するのを防ぐことができる。本実施の形態では、スパッタ法で形成された膜厚200nmの酸化珪素膜上に、スパッタ法で形成された膜厚100nmの窒化珪素膜を積層させた構造を有する、絶縁膜723を形成する。成膜時の基板温度は、室温以上300°C以下とすればよく、本実施の形態では100°Cとする。なお、絶縁膜723を形成した後に、加熱処理を施しても良い。加熱処理は、窒素、酸素、超乾燥空気水の含有量が20ppm以下、好ましくは1ppm以下、好ましくは10ppb以下の空気、または希ガスアルゴン、ヘリウムなどの雰囲気下において、好ましくは200°C以上400°C以下、例えば250°C以上350°C以下で行う。本実施の形態では、例えば、窒素雰囲気下で250°C、1時間の加熱処理を行う。或いは、電極716~電極722を形成する前に、酸化物半導体膜に対して行った先の加熱処理と同様に、高温短時間のRTA処理を行っても良い。酸化物半導体膜に対して行った先の加熱処理により、酸化物半導体膜715に酸素欠損が発生していたとしても、電極721と電極722の間に設けられた酸化物半導体膜715の露出領域に接して、酸素を含む絶縁膜723が設けられた後に、加熱処理が施されることによって、酸化物半導体膜715に酸素が供与される。そのため、酸化物半導体膜715の絶縁膜723と接する領域に酸素が供与されることで、ドナーとなる酸素欠損を低減し、化学量的組成比を満たすことが可能である。その結果、酸化物半導体膜715をi型化または実質的にi型化にすることができ、トランジスタの電気特性の向上および、電気特性のばらつきを軽減することができる。この加熱処理を行うタイミングは、絶縁膜723の形成後であれば特に限定されず、他の工程、例えば樹脂膜形成時の加熱処理や、透明導電膜を低抵抗化させるための加熱処理と兼ねることで、工程数を増やすことなく、酸化物半導体膜715をi型化または実質的にi型化にすることができる。絶縁膜723上に導電膜を形成した後、該導電膜をパターニングすることで、酸化物半導体膜715と重なる位置にバックゲート電極を形成しても良い。バックゲート電極を形成する場合、バックゲート電極を覆うように絶縁膜を形成する。バックゲート電極は、ゲート電極713、或いは電極716~電極722と同様の材料、構造を用いて形成することが可能である。バックゲート電極の膜厚は、10nm~400nm、好ましくは100nm~200nmとする。例えば、チタン膜、アルミニウム膜、チタン膜が積層された構造を有する導電膜を形成した後、フォトリソグラフィ法などによりレジストマスクを形成し、エッチングにより不要な部分を除去して、該導電膜を所望の形状に加工パターニングすることで、バックゲート電極を形成すると良い。以上の工程により、トランジスタ724が形成される。トランジスタ724は、ゲート電極713と、ゲート電極713上のゲート絶縁膜714と、ゲート絶縁膜714上においてゲート電極713と重なっている酸化物半導体膜715と、酸化物半導体膜715上に形成された一対の電極721及び電極722とを有する。さらに、トランジスタ724は、酸化物半導体膜715上に形成された絶縁膜723を、その構成要素に含めても良い。図12Dに示すトランジスタ724は、電極721と電極722の間において、酸化物半導体膜715の一部がエッチングされたチャネルエッチ構造である。なお、トランジスタ724はシングルゲート構造のトランジスタを用いて説明したが、必要に応じて、電気的に接続された複数のゲート電極713を有することで、チャネル形成領域を複数有する、マルチゲート構造のトランジスタも形成することができる。本実施の形態は、上記実施の形態と組み合わせて実施することが可能である。実施の形態7本実施の形態では、実施の形態6とは異なる構造を有する、酸化物半導体膜を用いたトランジスタについて説明する。図13Aに示す論理回路は、実施の形態6と同様に、nチャネル型トランジスタ704と、pチャネル型トランジスタ705とを有している。そして、図13Aでは、nチャネル型トランジスタ704と、pチャネル型トランジスタ705上に、酸化物半導体膜を用いたチャネル保護構造の、ボトムゲート型のトランジスタ724が形成されている。トランジスタ724は、絶縁膜712上に形成されたゲート電極730と、ゲート電極730上のゲート絶縁膜731と、ゲート絶縁膜731上においてゲート電極730と重なっている酸化物半導体膜732と、ゲート電極730と重なる位置において島状の酸化物半導体膜732上に形成されたチャネル保護膜733と、酸化物半導体膜732上に形成された電極734、電極735と、を有する。さらに、トランジスタ724は、酸化物半導体膜732上に形成された絶縁膜736を、その構成要素に含めても良い。チャネル保護膜733を設けることによって、酸化物半導体膜732のチャネル形成領域となる部分に対する、後の工程における、エッチング時のプラズマやエッチング剤による膜減りなどのダメージを防ぐことができる。従ってトランジスタの信頼性を向上させることができる。チャネル保護膜733には、酸素を含む無機材料酸化珪素、窒化酸化珪素、酸化窒化珪素、酸化アルミニウム、または酸化窒化アルミニウムなどを用いることができる。チャネル保護膜733は、プラズマCVD法や熱CVD法などの気相成長法やスパッタリング法を用いて形成することができる。チャネル保護膜733は成膜後にエッチングにより形状を加工する。ここでは、スパッタ法により酸化珪素膜を形成し、フォトリソグラフィによるマスクを用いてエッチング加工することでチャネル保護膜733を形成する。酸素を含む無機材料をチャネル保護膜733に用いることで、水分または水素を低減させるための加熱処理により酸化物半導体膜732中に酸素欠損が発生していたとしても、酸化物半導体膜732の少なくともチャネル保護膜733と接する領域に酸素を供給し、ドナーとなる酸素欠損を低減して化学量的組成比を満たす構成とすることが可能である。よって、チャネル形成領域を、i型化または実質的にi型化させることができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、電気特性の向上を実現することができる。なお、トランジスタ724は、絶縁膜736上に、バックゲート電極をさらに有していても良い。バックゲート電極は、酸化物半導体膜732のチャネル形成領域と重なるように形成する。バックゲート電極は、電気的に絶縁しているフローティングの状態であっても良いし、電位が与えられる状態であっても良い。後者の場合、バックゲート電極には、ゲート電極730と同じ高さの電位が与えられていても良いし、グラウンドなどの固定電位が与えられていても良い。バックゲート電極に与える電位の高さを制御することで、トランジスタ724の閾値電圧を制御することができる。図13Bに示す論理回路は、実施の形態6と同様に、結晶性シリコンを用いたnチャネル型トランジスタ704と、pチャネル型トランジスタ705を有している。そして、図13Bでは、nチャネル型トランジスタ704と、pチャネル型トランジスタ705上に、酸化物半導体膜を用いたボトムコンタクト型のトランジスタ724が形成されている。トランジスタ724は、絶縁膜712上に形成されたゲート電極741と、ゲート電極741上のゲート絶縁膜742と、ゲート絶縁膜742上の電極743、電極744と、ゲート絶縁膜742を間に挟んでゲート電極741と重なっている酸化物半導体膜745とを有する。さらに、トランジスタ724は、酸化物半導体膜745上に形成された絶縁膜746を、その構成要素に含めても良い。なお、トランジスタ724は、絶縁膜746上に、バックゲート電極をさらに有していても良い。バックゲート電極は、酸化物半導体膜745のチャネル形成領域と重なるように形成する。バックゲート電極は、電気的に絶縁しているフローティングの状態であっても良いし、電位が与えられる状態であっても良い。後者の場合、バックゲート電極には、ゲート電極741と同じ高さの電位が与えられていても良いし、グラウンドなどの固定電位が与えられていても良い。バックゲート電極に与える電位の高さを制御することで、トランジスタ724の閾値電圧を制御することができる。図13Cに示す論理回路は、実施の形態6と同様に、結晶性シリコンを用いたnチャネル型トランジスタ704と、pチャネル型トランジスタ705を有している。そして、図13Cでは、nチャネル型トランジスタ704と、pチャネル型トランジスタ705上に、酸化物半導体膜を用いたトップゲート型のトランジスタ724が形成されている。トランジスタ724は、絶縁膜712上に形成された電極751、電極752と、電極751、電極752上に形成された酸化物半導体膜753と、酸化物半導体膜753上のゲート絶縁膜754と、ゲート絶縁膜754上において酸化物半導体膜753と重なっているゲート電極755とを有する。さらに、トランジスタ724は、ゲート電極755上に形成された絶縁膜を、その構成要素に含めても良い。本実施の形態は、上記実施の形態と組み合わせて実施することが可能である。実施の形態8本発明の一態様に係る半導体装置では、論理回路が有するロジック部を、バルク状の単結晶半導体基板を用いて作製されたトランジスタで構成していても良い。図17に、バルク状の単結晶半導体基板を用いて形成されたトランジスタ上に、酸化物半導体を用いたトランジスタが形成された、論理回路の断面図を、一例として示す。図17に示す論理回路は、半導体基板800に形成されたnチャネル型トランジスタ801及びpチャネル型トランジスタ802と、nチャネル型トランジスタ801及びpチャネル型トランジスタ802を覆っている絶縁膜803及び絶縁膜804上に形成された、トランジスタ805とを有する。トランジスタ805は、そのチャネル形成領域に酸化物半導体を用いたトランジスタであり、図17では、実施の形態6で示した構造を有している場合を例示しているが、実施の形態7に示した構成を有していても良い。半導体基板800は、例えば、n型またはp型の導電型を有する単結晶シリコン基板、化合物半導体基板GaAs基板、InP基板、GaN基板、SiC基板、サファイア基板、ZnSe基板等等を用いることができる。図17では、p型の導電性を有する単結晶シリコン基板を用いた場合を例示している。また、nチャネル型トランジスタ801とpチャネル型トランジスタ802とは、素子分離用絶縁膜806により、電気的に分離されている。素子分離用絶縁膜806の形成には、選択酸化法LOCOSLocalOxidationofSilicon法またはトレンチ分離法等を用いることができる。半導体基板800において、nチャネル型トランジスタ801が形成される領域には、p型の導電性を付与するボロンB、アルミニウムAl、ガリウムGa等の不純物元素を選択的に導入することにより、pウェル807と呼ばれる領域が形成されている。また、半導体基板800において、pチャネル型トランジスタ802が形成される領域には、n型の導電性を付与するリンPやヒ素As等の不純物元素を選択的に導入することにより、nウェル808と呼ばれる領域が形成されている。そして、nチャネル型トランジスタ801は、pウェル807に選択的に形成された、ソース領域またはドレイン領域として機能するn型の不純物領域809、n型の不純物領域810と、pウェル807を覆っているゲート絶縁膜811と、ゲート絶縁膜811を間に挟んでpウェル807と重なっているゲート電極812とを有する。また、pチャネル型トランジスタ802は、nウェル808に選択的に形成された、ソース領域またはドレイン領域として機能するp型の不純物領域813、p型の不純物領域814と、nウェル808を覆っているゲート絶縁膜811と、ゲート絶縁膜811を間に挟んでnウェル808と重なっているゲート電極815とを有する。そして、nウェル808には、n型の不純物領域816が形成されている。nチャネル型トランジスタ801とpチャネル型トランジスタ802は、絶縁膜803に覆われている。そして、絶縁膜803上には、ソース電極またはドレイン電極として機能する電極820~電極823が形成されている。電極820は、絶縁膜803に形成されたコンタクトホールを介して、n型の不純物領域809に接続されている。電極821は、絶縁膜803に形成されたコンタクトホールを介して、n型の不純物領域810及びp型の不純物領域813に接続されている。電極822は、絶縁膜803に形成されたコンタクトホールを介して、p型の不純物領域814に接続されている。電極823は、絶縁膜803に形成されたコンタクトホールを介して、n型の不純物領域816に接続されている。また、図17では、電極820~電極823を覆うように、絶縁膜803上に絶縁膜804が形成されている。トランジスタ805は、絶縁膜804上に、ゲート電極830と、ゲート電極830上の絶縁膜831と、絶縁膜831を間に挟んでゲート電極830と重なる、活性層として機能する酸化物半導体膜832と、酸化物半導体膜832に接する電極833及び電極834とを有している。酸化物半導体膜832、電極833及び電極834上には絶縁膜835が形成されており、トランジスタ805は絶縁膜835を構成要素に含んでいても良い。そして、電極823は、絶縁膜804に形成されたコンタクトホールを介して、電極833に接続されている。図17に示す論理回路では、pチャネル型トランジスタ802が形成されているnウェル808の電位、すなわち基板電位を、n型の不純物領域816に与える電位により制御することができる。そして、n型の不純物領域816に与えられた電位は、トランジスタ805により保持することができる。本実施の形態は、上記実施の形態と組み合わせて実施することが可能である。本発明の一態様に係る半導体装置を用いることで、信頼性が高い電子機器、消費電力の低い電子機器を提供することが可能である。特に電力の供給を常時受けることが困難な携帯用の電子機器の場合、本発明の一態様に係る消費電力の低い半導体装置をその構成要素に追加することにより、連続使用時間が長くなるといったメリットが得られる。本発明の一態様に係る半導体装置は、表示装置、パーソナルコンピュータ、記録媒体を備えた画像再生装置代表的にはDVD:DigitalVersatileDisc等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイヘッドマウントディスプレイ、ナビゲーションシステム、音響再生装置カーオーディオ、デジタルオーディオプレイヤー等、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機ATM、自動販売機などが挙げられる。これら電子機器の具体例を図16に示す。図16Aは電子書籍であり、筐体7001、表示部7002等を有する。本発明の一態様に係る半導体装置は、電子書籍の駆動を制御するための集積回路に用いることができる。電子書籍の駆動を制御するための集積回路に本発明の一態様に係る半導体装置を用いることで、信頼性が高い電子書籍、消費電力の低い電子書籍を提供することができる。また、可撓性を有する基板を用いることで、半導体装置に可撓性を持たせることができるので、フレキシブルかつ軽くて使い勝手の良い電子書籍を提供することができる。図16Bは表示装置であり、筐体7011、表示部7012、支持台7013等を有する。本発明の一態様に係る半導体装置は、表示装置の駆動を制御するための集積回路に用いることができる。表示装置の駆動を制御するための集積回路に本発明の一態様に係る半導体装置を用いることで、信頼性が高い表示装置、消費電力の低い表示装置を提供することができる。なお、表示装置には、パーソナルコンピュータ用、TV放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。図16Cは表示装置であり、筐体7021、表示部7022等を有する。本発明の一態様に係る半導体装置は、表示装置の駆動を制御するための集積回路に用いることができる。表示装置の駆動を制御するための集積回路に本発明の一態様に係る半導体装置を用いることで、信頼性が高い表示装置、消費電力の低い表示装置を提供することができる。また、可撓性を有する基板を用いることで、半導体装置に可撓性を持たせることができるので、フレキシブルかつ軽くて使い勝手の良い表示装置を提供することができる。よって、図16Cに示すように、布地などに固定させて表示装置を使用することができ、表示装置の応用の幅が格段に広がる。図16Dは携帯型ゲーム機であり、筐体7031、筐体7032、表示部7033、表示部7034、マイクロホン7035、スピーカー7036、操作キー7037、スタイラス7038等を有する。本発明の一態様に係る半導体装置は、携帯型ゲーム機の駆動を制御するための集積回路に用いることができる。携帯型ゲーム機の駆動を制御するための集積回路に本発明の一態様に係る半導体装置を用いることで、信頼性が高い携帯型ゲーム機、消費電力の低い携帯型ゲーム機を提供することができる。なお、図16Dに示した携帯型ゲーム機は、2つの表示部7033と表示部7034とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。図16Eは携帯電話であり、筐体7041、表示部7042、音声入力部7043、音声出力部7044、操作キー7045、受光部7046等を有する。受光部7046において受信した光を電気信号に変換することで、外部の画像を取り込むことができる。本発明の一態様に係る半導体装置は、携帯電話の駆動を制御するための集積回路に用いることができる。携帯電話の駆動を制御するための集積回路に本発明の一態様に係る半導体装置を用いることで、信頼性が高い携帯電話、消費電力の低い携帯電話を提供することができる。図16Fは携帯情報端末であり、筐体7051、表示部7052、操作キー7053等を有する。図16Fに示す携帯情報端末は、モデムが筐体7051に内蔵されていても良い。本発明の一態様に係る半導体装置は、携帯情報端末の駆動を制御するための集積回路に用いることができる。携帯情報端末の駆動を制御するための集積回路に本発明の一態様に係る半導体装置を用いることで、信頼性が高い携帯情報端末、消費電力の低い携帯情報端末を提供することができる。本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。