"半導体基板と、前記半導体基板の主面上で該主面に平行な所定方向に延在し、前記所定方向とは交差する方向に幅を有するゲート電極と、前記半導体基板と前記ゲート電極との間に介在するゲート絶縁膜とを備え、前記半導体基板は、前記ゲート電極の幅方向両側のうちの一方の側で前記所定方向に沿って延在し、前記ゲート電極の直下の領域に端部を有するP型ボディ領域と、前記ゲート電極の幅方向両側のうちの他方の側で前記所定方向に沿って延在し、前記ゲート電極の直下の領域に端部を有するN型ボディ領域と、前記一方の側で前記主面近傍に形成され、前記P型ボディ領域と接合する第1のP型不純物拡散領域と、前記他方の側で前記主面近傍において前記第1のP型不純物拡散領域と対向する位置に形成され、前記N型ボディ領域と接合する第1のN型不純物拡散領域と、前記一方の側で前記主面近傍に形成され、前記P型ボディ領域と接合する第2のN型不純物拡散領域と、前記他方の側で前記主面近傍において前記第2のN型不純物拡散領域と対向する位置に形成され、前記N型ボディ領域と接合する第2のP型不純物拡散領域とを含むことを特徴とする電界効果トランジスタ。請求項1に記載の電界効果トランジスタであって、前記半導体基板の当該主面上に形成されて前記第2のN型不純物拡散領域と電気的に接続されているソース電極と、前記半導体基板の当該主面上に形成されて前記第1のN型不純物拡散領域と電気的に接続されているドレイン電極とをさらに備えることを特徴とする電界効果トランジスタ。請求項2に記載の電界効果トランジスタであって、前記半導体基板の当該主面上に形成されて前記第1のP型不純物拡散領域と電気的に接続されているバックゲート電極をさらに備えることを特徴とする電界効果トランジスタ。請求項1に記載の電界効果トランジスタであって、前記半導体基板の当該主面上に形成されて前記第2のP型不純物拡散領域と電気的に接続されているソース電極と、前記半導体基板の当該主面上に形成されて前記第1のP型不純物拡散領域と電気的に接続されているドレイン電極とをさらに備えることを特徴とする電界効果トランジスタ。請求項4に記載の電界効果トランジスタであって、前記半導体基板の当該主面上に形成されて前記第1のN型不純物拡散領域と電気的に接続されているバックゲート電極をさらに備えることを特徴とする電界効果トランジスタ。請求項1から5のうちのいずれか1項に記載の電界効果トランジスタであって、前記N型ボディ領域の当該端部と前記P型ボディ領域の当該端部とは、前記ゲート電極の直下で互いに対向していることを特徴とする電界効果トランジスタ。請求項1から6のうちのいずれか1項に記載の電界効果トランジスタであって、前記N型ボディ領域と前記P型ボディ領域とは、前記ゲート電極の中心線に関して前記幅方向において互いに対称な形状を有し、前記第1のN型不純物拡散領域と前記第1のP型不純物拡散領域とは、前記ゲート電極の中心線に関して前記幅方向において互いに対称な形状を有し、前記第2のP型不純物拡散領域と前記第2のN型不純物拡散領域とは、前記ゲート電極の中心線に関して前記幅方向において互いに対称な形状を有することを特徴とする電界効果トランジスタ。請求項1から7のうちのいずれか1項に記載の電界効果トランジスタであって、前記第1のP型不純物拡散領域と前記第2のN型不純物拡散領域とは、前記所定方向に互いに離間し且つ隣り合う位置に形成されており、前記第1のN型不純物拡散領域と前記第2のP型不純物拡散領域とは、前記所定方向に互いに離間し且つ隣り合う位置に形成されていることを特徴とする電界効果トランジスタ。半導体基板上に形成されたゲート電極を共有する第1及び第2の電界効果トランジスタを備え、前記第1の電界効果トランジスタは、請求項1から8のうちのいずれか1項に記載の電界効果トランジスタと同じ構造を有し、前記第2の電界効果トランジスタは、請求項1から8のうちのいずれか1項に記載の電界効果トランジスタと同じ構造を有する、ことを特徴とする半導体装置。請求項9に記載の半導体装置であって、前記半導体基板は、前記第1の電界効果トランジスタと前記第2の電界効果トランジスタとを互いに電気的に絶縁分離する素子分離構造を有することを特徴とする半導体装置。請求項10に記載の半導体装置であって、前記素子分離構造は、前記第1の電界効果トランジスタの形成領域と前記第2の電界効果トランジスタの形成領域との間で前記半導体基板に形成されたトレンチと、前記トレンチに埋設された絶縁膜とを含むことを特徴とする半導体装置。半導体基板の主面上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記半導体基板の当該主面上に、該主面に平行な所定方向に延在し且つ前記所定方向とは交差する方向に幅を有するゲート電極を形成する工程と、前記半導体基板の内部にN型不純物及びP型不純物をそれぞれ選択的に導入して、前記ゲート電極の幅方向両側のうち一方の側で前記所定方向に沿って延在し、前記ゲート電極の直下の領域に端部を有するP型ボディ領域を形成するとともに、前記ゲート電極の幅方向両側のうち他方の側で前記所定方向に沿って延在し、前記ゲート電極の直下の領域に端部を有するN型ボディ領域を形成する工程と、前記半導体基板内の前記主面近傍にP型不純物を選択的に導入して、前記一方の側に前記P型ボディ領域と接合する第1のP型不純物拡散領域を形成するとともに、前記他方の側で前記N型ボディ領域と接合する第2のP型不純物拡散領域を形成する工程と、前記半導体基板内の前記主面近傍にN型不純物を選択的に導入して、前記他方の側で前記第1のP型不純物拡散領域と対向する位置に前記N型ボディ領域と接合する第1のN型不純物拡散領域を形成するとともに、前記一方の側で前記第2のP型不純物拡散領域と対向する位置に前記P型ボディ領域と接合する第2のN型不純物拡散領域を形成する工程とを備えることを特徴とする電界効果トランジスタの製造方法。請求項12に記載の電界効果トランジスタの製造方法であって、前記半導体基板の当該主面上に、前記第2のN型不純物拡散領域と電気的に接続されるソース電極と、前記第1のN型不純物拡散領域と電気的に接続されるドレイン電極とを形成する工程をさらに備えることを特徴とする電界効果トランジスタの製造方法。請求項13に記載の電界効果トランジスタの製造方法であって、前記半導体基板の当該主面上に前記第1のP型不純物拡散領域と電気的に接続されるバックゲート電極を形成する工程をさらに備えることを特徴とする電界効果トランジスタの製造方法。請求項12に記載の電界効果トランジスタの製造方法であって、前記半導体基板の当該主面上に、前記第2のP型不純物拡散領域に電気的に接続されるソース電極と、前記第1のP型不純物拡散領域と電気的に接続されるドレイン電極とを形成する工程をさらに備えることを特徴とする電界効果トランジスタの製造方法。請求項15に記載の電界効果トランジスタの製造方法であって、前記半導体基板の当該主面上に前記第1のN型不純物拡散領域と電気的に接続されるバックゲート電極を形成する工程をさらに備えることを特徴とする電界効果トランジスタの製造方法。前述の通り、従来のLDMOSでは、ソース領域とドレイン領域とが共におもて面側に形成されているので、VDMOS構造と比べると、横方向寸法が大きく、高集積化に限界があった。たとえば、PチャネルLDMOSとNチャネルLDMOSとを並べてCMOS回路を形成する場合、このCMOS回路全体の横方向寸法が大きくなり、ICチップに占めるCMOS回路の素子面積が大きくなるという問題がある。上記に鑑みて本発明の目的は、LDMOSなどの横型二重拡散構造を有する電界効果トランジスタの高集積化を可能とする電界効果トランジスタ及びその製造方法並びに半導体装置を提供することである。本発明の第1の態様による電界効果トランジスタは、半導体基板と、前記半導体基板の主面上で該主面に平行な所定方向に延在し、前記所定方向とは交差する方向に幅を有するゲート電極と、前記半導体基板と前記ゲート電極との間に介在するゲート絶縁膜とを備え、前記半導体基板は、前記ゲート電極の幅方向両側のうちの一方の側で前記所定方向に沿って延在し、前記ゲート電極の直下の領域に端部を有するP型ボディ領域と、前記ゲート電極の幅方向両側のうちの他方の側で前記所定方向に沿って延在し、前記ゲート電極の直下の領域に端部を有するN型ボディ領域と、前記一方の側で前記主面近傍に形成され、前記P型ボディ領域と接合する第1のP型不純物拡散領域と、前記他方の側で前記主面近傍において前記第1のP型不純物拡散領域と対向する位置に形成され、前記N型ボディ領域と接合する第1のN型不純物拡散領域と、前記一方の側で前記主面近傍に形成され、前記P型ボディ領域と接合する第2のN型不純物拡散領域と、前記他方の側で前記主面近傍において前記第2のN型不純物拡散領域と対向する位置に形成され、前記N型ボディ領域と接合する第2のP型不純物拡散領域とを含むことを特徴とする。本発明の第2の態様による半導体装置は、半導体基板上に形成されたゲート電極を共有する第1及び第2の電界効果トランジスタを備え、前記第1の電界効果トランジスタは上記第1の態様による電界効果トランジスタと同じ構造を有し、前記第2の電界効果トランジスタも、上記第1の態様による電界効果トランジスタと同じ構造を有することを特徴とする。本発明の第3の態様による電界効果トランジスタの製造方法は、半導体基板の主面上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記半導体基板の当該主面上に、該主面に平行な所定方向に延在し且つ前記所定方向とは交差する方向に幅を有するゲート電極を形成する工程と、前記半導体基板の内部にN型不純物及びP型不純物をそれぞれ選択的に導入して、前記ゲート電極の幅方向両側のうち一方の側で前記所定方向に沿って延在し、前記ゲート電極の直下の領域に端部を有するP型ボディ領域を形成するとともに、前記ゲート電極の幅方向両側のうち他方の側で前記所定方向に沿って延在し、前記ゲート電極の直下の領域に端部を有するN型ボディ領域を形成する工程と、前記半導体基板内の前記主面近傍にP型不純物を選択的に導入して、前記一方の側に前記P型ボディ領域と接合する第1のP型不純物拡散領域を形成するとともに、前記他方の側で前記N型ボディ領域と接合する第2のP型不純物拡散領域を形成する工程と、前記半導体基板内の前記主面近傍にN型不純物を選択的に導入して、前記他方の側で前記第1のP型不純物拡散領域と対向する位置に前記N型ボディ領域と接合する第1のN型不純物拡散領域を形成するとともに、前記一方の側で前記第2のP型不純物拡散領域と対向する位置に前記P型ボディ領域と接合する第2のN型不純物拡散領域を形成する工程とを備えることを特徴とする。本発明によれば、ICチップ内の電界効果トランジスタの占有面積の比率が低くなるので、高集積化が可能となる。以下、本発明に係る種々の実施の形態について図面を参照しつつ説明する。実施の形態1.図1は、本発明に係る実施の形態1の一例である半導体装置1Nの構成を概略的に示す平面図である。また、図2は、図1の半導体装置1NのII-II線に沿った概略断面図であり、図3は、図1の半導体装置1NのIII-III線に沿った概略断面図である。なお、説明の便宜上、図2及び図3の層間絶縁膜60は、図1に示されていない。以下に説明されるように、本実施の形態では、図2の断面構造と図3の断面構造との組で横型二重拡散構造を有するNチャネル電界効果トランジスタ素子が一つ構成される。図2及び図3の断面図に示されるように、本実施の形態の半導体装置1Nのトランジスタ構造は、単結晶シリコン材料からなるP型支持基板10上に形成される。P型支持基板10の上面にはN型埋め込み層NBL:N-typeburiedlayer11が形成されている。このN型埋め込み層11の上にはN型エピタキシャル層12が形成されている。このN型エピタキシャル層12の内部には、当該N型エピタキシャル層12の上面からP型支持基板10まで垂直方向に延在するP型素子分離層15A,15Bが形成されている。これらP型素子分離層15A,15Bは、pn接合による素子分離機能を有する。なお、これらP型素子分離層15A,15Bに代えて、STIShallowTrenchIsolation構造などのトレンチ分離構造を形成してもよい。なお、P型支持基板10とN型埋め込み層11とN型エピタキシャル層12とで本発明の半導体基板を構成することができる。N型エピタキシャル層12の上層部には、LOCOSLocalOxidationofSilicon法によりフィールド酸化膜13A,13Bが形成されている。また、N型エピタキシャル層12上には、ゲート絶縁膜16とゲート電極17とからなるゲート構造がP型支持基板10の上面に沿って図1のY軸方向に延在している。ゲート絶縁膜16は、たとえばシリコン酸化物などの高誘電率材料からなる薄膜であり、ゲート電極17は、たとえばボロンやリンなどの不純物を高濃度にドープされた多結晶シリコン材料を用いて構成することができる。ゲート電極17のX軸方向両側壁には、それぞれ、絶縁材料からなるサイドウォールスペーサ18A,18Bが形成されている。なお、X軸方向は、P型支持基板10の上面と平行であり且つY軸方向と直交する方向である。これらサイドウォールスペーサ18A,18Bは、図1に示されるようにゲート電極17とともにY軸方向に延在している。ゲート電極17は、図1の素子領域全体に亘ってY軸方向に延在し、Y軸方向と交差するX軸方向に一定の幅を持つ細長い矩形状を有している。このゲート電極17のX軸方向幅方向両側では、それぞれ、N型エピタキシャル層12の比較的浅い領域にN型ボディ領域N型ウエル20NとP型ボディ領域P型ウエル20Pとが形成されている。図2及び図3に示されるように、これらP型ボディ領域20Pの端部とN型ボディ領域20Nの端部とはX軸方向に互いに対向し、且つ、ゲート電極17の直下で互いに接合している。また、図1に示されるように、P型ボディ領域20Pは、ゲート電極17の両側のうち一方の側右側でY軸方向に沿って延在し、N型ボディ領域20Nは、ゲート電極17の両側のうちの他方の側左側でY軸方向に沿って延在している。このようなP型ボディ領域20Pの分布とN型ボディ領域20Nの分布とは、たとえば、N型エピタキシャル層12内の上面付近にN型不純物原子とP型不純物原子とをそれぞれ個別のレジストパターンを用いてイオン注入し、その後、ドライブイン処理比較的長時間の熱処理により、イオン注入されたN型不純物原子とP型不純物原子とを拡散させ活性化させることにより実現することができる。図1に示されるように、ゲート電極17の左側の領域においては、N型エピタキシャル層12の上面付近でN型ボディ領域20Nに囲まれ且つ接合するように、不純物拡散層30N,31P,32N,33P,34N,35P,36Nが形成されている。これら不純物拡散層30N,31P,32N,33P,34N,35P,36Nは、互いに離間し、Y軸方向に沿って一定間隔で並んでいる。また、これら不純物拡散層のうち、不純物拡散層30N,32N,34N,36Nは、N型不純物の拡散領域であり、不純物拡散層31P,33P,35Pは、P型不純物の拡散領域である。よって、ゲート電極17の左側には、Y軸方向に沿ってN型不純物拡散領域とP型不純物拡散領域とが交互に配列されている。ゲート電極17の右側の領域においても、N型エピタキシャル層12の上面付近でP型ボディ領域20Pに囲まれ且つ接合するように、不純物拡散層30P,31N,32P,33N,34P,35N,36Pが形成されている。これら不純物拡散層30P,31N,32P,33N,34P,35N,36Pは、互いに離間し、Y軸方向に沿って一定間隔で並んでいる。また、これら不純物拡散層のうち、不純物拡散層31N,33N,35Nは、N型不純物の拡散領域であり、不純物拡散層30P,32P,34P,36Pは、P型不純物の拡散領域である。よって、ゲート電極17の右側にも、Y軸方向に沿ってN型不純物拡散領域とP型不純物拡散領域とが交互に配列されている。さらに、ゲート電極17を境に対向する一対の不純物拡散層30N,30Pは、互いに異なる導電型を有する。同様に、一対の不純物拡散層31P,31Nと、一対の不純物拡散層32N,32Pと、一対の不純物拡散層33P,33Nと、一対の不純物拡散層34N,34Pと、一対の不純物拡散層35P,35Nと、一対の不純物拡散層36N,36Pとは、それぞれ互いに異なる導電型を有している。本実施の形態の半導体装置1Nでは、P型ボディ領域20PとN型ボディ領域20Nとは、ゲート電極17の中心線に関してほぼ対称な形状を有している。同様に、左側の不純物拡散層30N,31P,32N,33P,34N,35P,36Nの形状と、右側の不純物拡散層30P,31N,32P,33N,34P,35N,36Pの形状とは、ゲート電極17の中心線に関してほぼ対称である。また、N型エピタキシャル層12上には、左側の不純物拡散層30N,32N,34N,36Nとそれぞれ電気的に接続されるコンタクトプラグ引き出し電極50,52,54,56が形成され、右側の不純物拡散層30P,31N,32P,33N,34P,35N,36Pとそれぞれ電気的に接続されるコンタクトプラグ引き出し電極40,41,42,43,44,45,46が形成されている。左側の不純物拡散領域31P,33P,35Pについてはコンタクトプラグが形成されていない。左側のコンタクトプラグ50,52,54,56の上端部は、銅やアルミニウムなどの上層配線71と接続され、右側のコンタクトプラグ40~46の上端部は、銅やアルミニウムなどの上層配線70と接続されている。上記コンタクトプラグのうち、コンタクトプラグ50,52,54,56をドレイン電極とし、コンタクトプラグ41,43,45をソース電極とし、コンタクトプラグ40,42,44,46をバックゲート電極として利用することにより、図4に示されるようなNチャネル電界効果トランジスタ2Nを構成することができる。このNチャネル電界効果トランジスタ2Nは、ゲート2g、ソース2s、ドレイン2d及びバックゲート2gを有する。図2の断面構造と図3の断面構造との組で構成されるNチャネル電界効果トランジスタ素子の場合、図2のボディ領域20P内には図1のII-II線に沿ってチャネル領域が形成され、ボディ領域20N内にはドリフト領域電界緩和領域が形成される。この電界効果トランジスタ素子の耐圧性能は、ドリフト領域の長さに依存するが、ドリフト領域は、ゲート電極17の幅方向X軸方向ではなく、図1のII-II線に沿った斜め方向に形成されるので、比較的長い電界緩和領域を確保することができる。次に、図5~図11を参照しつつ、上記半導体装置1Nの製造方法について説明する。図5~図11は、半導体装置1Nの製造工程の例を概略的に示す断面図であり、図1のIII-III線に沿った断面構造図3に対応するものである。まず、支持基板としてシリコン基板を用意し、このシリコン基板の表面を熱酸化して膜厚が数十nm程度の熱酸化膜19図5を形成し、さらに、この熱酸化膜19を介してシリコン基板内にヒ素やボロンなどのP型不純物を選択的にイオン注入する。この結果、図5に示されるように、表面付近にP型不純物層11dを含むP型支持基板10を得ることができる。P型不純物層11dは、熱処理により活性化されるとN型埋め込み層11となる。より具体的には、用意されたシリコン基板の表面にレジストパターン図示せずを形成し、このレジストパターンをマスクとしてヒ素を単結晶シリコン基板の上面付近の領域比較的浅い領域に打ち込むことでP型不純物層11dが形成される。その後、レジストパターンを除去し、シリコン基板全体にボロンをイオン注入する。導入されたボロンを熱処理で活性化するとP型支持基板10が得られる。その後、熱酸化膜19を除去し、P型支持基板10上に1μm~数十μm程度の厚みのN型エピタキシャル層12を成長させる。この結果、図6に示される半導体基板10Bを得ることができる。次に、公知のLOCOS法を用いて、図7に示されるように、N型エピタキシャル層12上にフィールド酸化膜13A,13Bを形成する。たとえば、開口部を持つシリコン窒化膜図示せずをN型エピタキシャル層12上に形成し、このシリコン窒化膜をマスクとしてN型エピタキシャル層12の露出面を熱酸化することで、フィールド酸化膜13A,13Bを形成することができる。さらに、N型エピタキシャル層12上に、P型素子分離層15A,15Bを形成するためのレジストパターン図示せずを形成し、これをマスクとしてN型エピタキシャル層12にリンなどのP型不純物をイオン注入する。イオン注入されたP型不純物を熱処理で活性化することで、図7のP型素子分離層15A,15Bが形成される。次に、図7のN型エピタキシャル層12上にシリコン酸化膜などの絶縁膜を形成する。その後、たとえばCVDChemicalVaporDeposition法を用いて、この絶縁膜上に、リンなどのP型不純物が高濃度でドープされた多結晶シリコン膜を堆積させる。そして、半導体リソグラフィフォトリソグラフィや極端紫外線リソグラフィなどと異方性エッチングとによりこれら絶縁膜と多結晶シリコン膜とをパターニングすることで、図8のゲート構造ゲート絶縁膜16及びゲート電極17を形成することができる。次に、N型ボディ領域20Nを形成するために、半導体リソグラフィにより、このN型ボディ領域20Nの形成予定領域を露出させ且つP型ボディ領域20Pの形成予定領域を被覆するレジストパターン図示せずを図8のN型エピタキシャル層12上に形成する。次に、このレジストパターンと図8のゲート構造とをマスクとして、ボロンなどのP型不純物をN型エピタキシャル層12内にイオン注入する。このとき、たとえば、加速電圧20keV、不純物濃度が約5×1013atoms/cm2の条件でボロンをイオン注入すればよい。その後、レジストパターンは除去される。さらに、P型ボディ領域20Pを形成するために、半導体リソグラフィにより、P型ボディ領域20Pの形成予定領域を露出させ且つN型ボディ領域20Nの形成予定領域を被覆するレジストパターン図示せずをN型エピタキシャル層12上に形成する。このレジストパターンと図8のゲート構造とをマスクとして、リンなどのN型不純物をN型エピタキシャル層12内にイオン注入する。このとき、たとえば、加速電圧80keV、不純物濃度が約1.5×1013atoms/cm2といった条件でリンをイオン注入すればよい。その後、レジストパターンは除去される。そして、N型エピタキシャル層12に導入されたN型不純物とP型不純物とをドライブイン処理により拡散させ、活性化させる。この結果、図9に示されるように、ゲート電極17の両側にP型ボディ領域20PとN型ボディ領域20Nとが形成される。その後、たとえばCVD法により、図9の構造上に、シリコン酸化物などの絶縁材料からなる絶縁膜を堆積させ、この絶縁膜を異方性エッチングによりエッチバックする。この結果、ゲート電極17の両側壁に図10のサイドウォールスペーサ18A,18Bが形成される。さらに、図1のN型不純物拡散領域30N~36Nを形成するために、半導体リソグラフィにより、これらN型不純物拡散領域30N~36Nの形成予定領域を露出させ且つP型不純物拡散領域30P~36Pの形成予定領域を被覆するレジストパターン図示せずを形成する。そして、このレジストパターンとゲート電極17とサイドウォールスペーサ18A,18Bとをマスクとして、ヒ素などのN型不純物をN型エピタキシャル層12内にイオン注入する。このとき、たとえば、加速電圧が40keV、不純物濃度が約5×1015atoms/cm2の条件でヒ素をイオン注入することができる。その後、レジストパターンは除去される。さらに、P型不純物拡散領域30P~36Pを形成するために、半導体リソグラフィにより、これらP型不純物拡散領域30P~36Pの形成予定領域を露出させ且つN型不純物拡散領域30N~36Nの形成予定領域を被覆するレジストパターン図示せずを形成する。そして、このレジストパターンとゲート電極17とサイドウォールスペーサ18A,18Bとをマスクとして、ボロンやフッ化ボロンBF2などのP型不純物をN型エピタキシャル層12内にイオン注入する。このとき、たとえば、加速電圧が40keV、不純物濃度が約5×1015atoms/cm2の条件でフッ化ボロンをイオン注入することができる。その後、レジストパターンは除去される。このようにして個別にイオン注入されたN型不純物とP型不純物とは、熱処理により活性化される。この結果、図10の構造が形成される。次に、図10の構造上に全面に亘って層間絶縁膜60を堆積させる。次いで、半導体リソグラフィとエッチングとにより、図11に示されるように、この層間絶縁膜60にコンタクトホール61,62,63を形成する。これらコンタクトホール61,62,63にタングステンなどの導電性材料を埋め込むことで本実施の形態の半導体装置1Nが完成する。図12は、本実施の形態1の他の例である半導体装置1Pの構成を概略的に示す平面図である。また、図13は、図12の半導体装置1PのXIII-XIII線に沿った概略断面図であり、図14は、図12の半導体装置1PのXIV-XIV線に沿った概略断面図である。なお、説明の便宜上、図13及び図14の層間絶縁膜60は、図12に示されていない。この半導体装置1Pは、コンタクトプラグ90~96,80,82,84,86の配線形態を除いて、上記半導体装置1Nと同じ構造を有するので、上記半導体装置1Nとほぼ同じ製造工程により半導体装置1Pを作製することができる。図12に示されるように、半導体装置1Pは、左側の不純物拡散層30N,31P,32N,33P,34N,35P,36Nとそれぞれ電気的に接続されたコンタクトプラグ引き出し電極90,91,92,93,94,95,96を有し、右側の不純物拡散層30P,32P,34P,36Pとそれぞれ電気的に接続されたコンタクトプラグ引き出し電極80,82,84,86を有する。不純物拡散領域31N,33N,35Nについては、コンタクトプラグは形成されていない。コンタクトプラグ80,82,84,86の上端部は上層配線73と接続され、コンタクトプラグ90~96の上端部は上層配線74と接続されている。上記コンタクトプラグのうち、コンタクトプラグ80,82,84,86をドレイン電極とし、コンタクトプラグ91,93,95をソース電極とし、コンタクトプラグ90,92,94,96をバックゲート電極として利用することにより、図15に示されるような、ゲート3gとソース3sとドレイン3dとバックゲート3gとを有するPチャネル電界効果トランジスタ3Pを構成することができる。図13の断面構造と図14の断面構造との組で構成されるPチャネル電界効果トランジスタ素子の場合、その動作時に、図13のボディ領域20N内には図12のXIII-XIII線に沿ってチャネル領域が形成され、ボディ領域20P内にはドリフト領域電界緩和領域が形成される。この電界効果トランジスタ素子の耐圧性能は、ドリフト領域の長さに依存するが、ドリフト領域は、ゲート電極17の幅方向X軸方向ではなく、図12のXIII-XIII線に沿った斜め方向に形成されるので、比較的長い電界緩和領域を確保することができる。上記したように実施の形態1の半導体装置1P,1Nは、コンタクトプラグの配線形態を除いて互いに同一の構造を有し、コンタクトプラグの配線形態を変えるだけで、Nチャネル電界効果トランジスタ半導体装置1Nと、Pチャネル電界効果トランジスタ半導体装置1Pとのいずれかを選択的に形成することができる。したがって、Nチャネル電界効果トランジスタとPチャネル電界効果トランジスタとを基板上に集積する場合に、その製造プロセスを簡略化することができる。また、図1に示したように、Nチャネル電界効果トランジスタを構成するドレイン電極52とソース電極41とバックゲート電極42とは一列に並ぶことなく形成されるので、電界効果トランジスタの高集積化を容易に実現することができる。この点を図16を参照しつつ以下に説明する。図16は、比較例のNチャネルLDMOS構造200Nを概略的に示す断面図である。図16のLDMOS構造200Nでは、P型基板210上に、N型埋め込み層211、N型エピタキシャル層212、層間絶縁膜26及びコンタクトプラグ引き出し電極270,271,272が形成されている。また、N型エピタキシャル層212の上面付近には、N型ドレイン領域231Dと、P型ボディ領域220Pと、N型ソース領域231Sと、P型バックゲート領域231Bとが形成されている。これらN型ドレイン領域231D、P型ボディ領域220P、N型ソース領域231S及びP型バックゲート領域231Bは、横方向に分布する不純物拡散領域である。また、N型エピタキシャル層212の上には、ゲート酸化膜216を介してゲート電極217が形成されている。そして、コンタクトプラグ引き出し電極272は、N型ソース領域231SとP型バックゲート領域231Bとに接続されている。さらに、コンタクトプラグ271はゲート電極217に接続され、コンタクトプラグ270はN型ドレイン領域231Dに接続されている。このようなNチャネルLDMOS構造200Nでは、N型ドレイン領域231DとN型ソース領域231SとP型バックゲート領域231Bとが横方向に一列に配列されているので、横方向寸法が大きくなるという欠点がある。これに対し、本実施の形態の半導体装置1Nでは、ソース電極41とドレイン電極52とバックゲート電極42とにそれぞれ接続される不純物拡散領域31N,32N,32Pが一列に並ぶことがないので、図16のLDMOS構造と比べると、横方向の寸法を小さくすることができる。さらに、キャリアは、ゲート電極17の幅方向X軸方向に流れるのではなく、X軸方向とY軸方向とに対して斜め方向図1のII-II線または図12のXIII-XIII線に沿った方向に流れるので、横方向に比較的長い電界緩和層ドリフト層を設けることができる。それ故、耐圧性能を低下させることなく、電界効果トランジスタの高集積化を行うことができる。実施の形態2.次に、本発明に係る実施の形態2について説明する。図17は、実施の形態2の半導体装置1Cの構成を概略的に示す平面図である。また、図18は、図17の半導体装置1CのXVIII-XVIII線に沿った概略断面図である。図17及び図18に示されるように、本実施の形態の半導体装置1Cは、2つの素子領域を電気的に絶縁分離するトレンチ分離構造14を有している。図17の上方の一方の素子領域は、ゲート電極17のX軸方向両側にN型ボディ領域20NaとP型ボディ領域20Paとを有し、図17の下方の他方の素子領域は、ゲート電極17のX軸方向両側にN型ボディ領域20NbとP型ボディ領域20Pbとを有する。また、これらP型ボディ領域20Pa,20NbとN型ボディ領域20Na,20Pbとは、図18のP型素子分離層15C,15Dで挟まれた領域に形成されている。トレンチ分離構造14は、図6の半導体基板10Bを用いてこれに形成される。具体的には、半導体リソグラフィと異方性エッチングとにより、半導体基板10BのN型エピタキシャル層12の表面からP型支持基板10までの深さを持つトレンチを形成し、このトレンチにシリコン酸化物などの絶縁材料を埋め込むことでトレンチ分離構造14を形成することができる。たとえば、公知のSTIShallowTrenchIsolation技術を用いてトレンチ分離構造14を形成することが可能である。この半導体装置1Cは、コンタクトプラグ90,92,94~96,100~103,104,106の配線形態とトレンチ分離構造14とを除いて、上記実施の形態1の半導体装置1Nと同じ構造を有するので、上記半導体装置1Nとほぼ同じ製造工程を用いて半導体装置1Cを作製することができる。図17に示されるように、図面上方の素子領域においては、半導体装置1Cは、左側の不純物拡散層30N,31P,32N,33Pとそれぞれ電気的に接続されるコンタクトプラグ100,101,102,103と、右側の不純物拡散層30P,32Pとそれぞれ電気的に接続されるコンタクトプラグ90,92とを有する。不純物拡散層31N,33Nについてはコンタクトプラグは形成されていない。また、左側のコンタクトプラグ100~103の上端部は上層配線77と接続され、右側のコンタクトプラグ90,92の上端部は上層配線76と接続されている。図面下方の素子領域においては、半導体装置1Cは、左側の不純物拡散層34N,36Nとそれぞれ電気的に接続されるコンタクトプラグ104,106と、右側の不純物拡散層34P,35N,36Pとそれぞれ電気的に接続されるコンタクトプラグ94,95,96とを有する。不純物拡散領域35Pについては、コンタクトプラグが形成されていない。また、左側のコンタクトプラグ104,106の上端部は上層配線79と接続され、右側のコンタクトプラグ94,95,96の上端部は上層配線78と接続されている。上記コンタクトプラグのうち、コンタクトプラグ90,92をドレイン電極とし、コンタクトプラグ101,103をソース電極とし、コンタクトプラグ100,102をバックゲート電極として利用することにより、Pチャネル電界効果トランジスタを構成することができる。一方、コンタクトプラグ104,106をドレイン電極とし、コンタクトプラグ95をソース電極とし、コンタクトプラグ94,96をバックゲート電極として利用することにより、Nチャネル電界効果トランジスタを構成することができる。さらに、上層配線77をVDD電源に接続し、上層配線78をVSS電源に接続し、上層配線76と上層配線79とを相互接続することで、図19に示されるようなインバータ回路6を構成することができる。図19のインバータ回路6では、Nチャネル電界効果トランジスタ5NとPチャネル電界効果トランジスタ4Pとが直列接続されている。Pチャネル電界効果トランジスタ4Pは、電源電圧VDDが印加されたソース4sと、ゲート4gと、ドレイン4dと、バックゲート4bとを有している。バックゲート4bにも電源電圧VDDが印加されている。一方、Nチャネル電界効果トランジスタ5Nは、VSS電圧接地電位が印加されたソース5sと、ゲート5gと、ドレイン5dと、バックゲート5bとを有している。バックゲート5bにも接地電位が印加されている。このようなインバータ回路6は、ゲート4g,5gに入力電圧が供給されたとき、当該入力電圧の論理値を反転した論理値を有する電圧を端子110から出力する。上記したように本実施の形態の半導体装置1Cでは、トレンチ分離構造14の両側に、ゲート電極17を共有し互いに導電型の異なるNチャネル電界効果トランジスタとPチャネル電界効果トランジスタとを形成することができる。このようにトレンチ分離構造14を形成することで電界効果トランジスタの集積度を向上させることができる。したがって、電界効果トランジスタのICチップに占める割合が減少し、結果的にICチップを小型化することができる。以上、図面を参照して本発明の種々の実施の形態について述べたが、これらは本発明の例示であり、上記以外の様々な形態を採用することもできる。たとえば、上記実施の形態1,2の構成をスタンダードセルstandardcellに適用し、半導体装置のレイアウト設計を簡略化することもできる。"