"第1の配線と、第2の配線と、前記第1及び第2の配線の間に接続され可変抵抗素子を備えたメモリセルを配列してなるメモリセルアレイと、前記第1の配線及び前記第2の配線を介して前記メモリセルの動作に必要な電圧を印加する制御回路と、前記第1の配線に接続され前記メモリセルに流れる電流を所定の制限値に制限する電流制限回路と前記第2の配線に接続可能に構成され前記メモリセルに対する動作の種類に応じて前記第2の配線に流れる電流を抑制する電流抑制回路とを有することを特徴とする不揮発性半導体記憶装置。前記制御回路は、1の前記第2の配線に接続される複数のメモリセルに対し同時に所定の動作を実行可能に構成された請求項1に記載の不揮発性半導体記憶装置。前記電流抑制回路は、接地端子と前記第2の配線とを電気的に接続し第1の抵抗値を有する第1の電流経路と、接地端子と前記第2の配線とを電気的に接続し第2の抵抗値を有する第2の電流経路と、前記第1の電流経路及び前記第2の電流経路を選択的に導通状態に切り替えるスイッチ回路とを有することを特徴とする請求項1乃至2に記載の不揮発性半導体記憶装置。前記第2の配線と前記電流抑制回路との間に接続され、前記第2の配線が選択される場合に導通状態に切り替えられる転送トランジスタを備えたことを特徴とする請求項3記載の不揮発性半導体記憶装置。前記第2の配線と所定の電圧を供給する電圧端子との間に接続され前記第2の配線が選択される場合に導通状態に切り替えられる転送トランジスタを備え、前記電流抑制回路は、前記転送トランジスタのゲートに供給する電圧を制御することにより前記第2の配線に流れる電流を抑制するように構成されたことを特徴とする請求項1乃至2に記載の不揮発性半導体記憶装置。以下に記載の発明の実施の形態は、誤リセット動作やメモリセルの破壊を防止して安定的な動作を可能にする不揮発性半導体記憶装置を提供するものである。一の実施の形態に係る不揮発性半導体記憶装置は、第1の配線と、第2の配線と、第1及び第2の配線の間に接続され可変抵抗素子を備えたメモリセルを配列してなるメモリセルアレイと、第1の配線及び第2の配線を介してメモリセルの動作に必要な電圧を印加する制御回路と、第1の配線に接続されメモリセルに流れる電流を所定の制限値に制限する電流制限回路と第2の配線に接続可能に構成されメモリセルに対する動作の種類に応じて第2の配線に流れる電流を抑制する電流抑制回路とを有する。[第1の実施の形態][全体構成]図1は、本発明の第1の実施の形態に係る不揮発性メモリのブロック図である。この不揮発性メモリは、可変抵抗素子を使用したメモリセルをマトリクス状に配置したメモリセルアレイ1を備える。メモリセルアレイ1のビット線BL方向に隣接する位置には、メモリセルアレイ1のビット線BLを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うカラム制御回路2が設けられている。また、メモリセルアレイ1のワード線WL方向に隣接する位置には、メモリセルアレイ1のワード線WLを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するロウ制御回路3が設けられている。データ入出力バッファ4は、外部のホスト9にI/O線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ4は、受け取った書き込みデータをカラム制御回路2に送り、カラム制御回路2から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ4に供給されたアドレスは、アドレスレジスタ5を介してカラム制御回路2及びロウ制御回路3に送られる。また、ホスト9からデータ入出力バッファ4に供給されたコマンドは、コマンドインターフェイス6に送られる。コマンドインターフェイス6は、ホスト9からの外部制御信号を受け、データ入出力バッファ4に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン7に転送する。ステートマシン7は、この不揮発性メモリ全体の管理を行うもので、ホスト9からのコマンドをコマンドインターフェイス6を介して受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。また、外部のホスト9は、ステートマシン7が管理するステータス情報を受け取り、動作結果を判断することも可能である。また、このステータス情報は書き込み、消去の制御にも利用される。また、ステートマシン7によって電圧生成回路10が制御される。この制御により、電圧生成回路10は任意の電圧、任意のタイミングのパルスを出力することが可能となる。ここで、形成されたパルスはカラム制御回路2及びロウ制御回路3で選択された任意の配線へ転送することが可能である。なお、メモリセルアレイ1以外の周辺回路素子は配線層に形成されたメモリアレイ1の直下のSi基板に形成可能であり、これにより、この不揮発性メモリのチップ面積はほぼ、メモリセルアレイ1の面積に等しくすることも可能である。[メモリセルアレイ及びその周辺回路]図2は、メモリセルアレイ1の一部の斜視図、図3は、図2におけるI-I′線で切断して矢印方向に見たメモリセル1つ分の断面図である。複数本の第1の配線としてワード線WL0~WL2が平行に配設され、これと交差して複数本の第2の配線としてビット線BL0~BL2が平行に配設され、これらの各交差部に両配線に挟まれるようにメモリセルMCが配置される。第1及び第2の配線は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばW、WSi、NiSi、CoSi等を用いることができる。なお、図2~図4では、3本のワード線WL及び3本のビット選BLのみが図示されているが、3本より大きい数のワード線WL及びビット線BLが1つのメモリセルアレイ中に含まれてもよいことは言うまでもない。[メモリセルMC]メモリセルMCは、図3に示すように、可変抵抗素子VRとダイオードDIの直列接続回路からなる。可変抵抗素子VRは、例えば炭素Cから構成することができる。その他、抵抗値が電圧の印加により遷移可能な物質を採用可能である。ダイオードDIは、図3に示すように、p型層D1、n-型層D2、及びn型層D3を備えたPINダイオードからなり、電極EL2とEL3との間に挟まれるように形成されている。ここで、-の符号は、不純物濃度の大小を示している。電極EL1~EL3の電極の材料としては、Pt,Au,Ag,TiAlN,SrRuO,Ru,RuN,Ir,Co,Ti,TiN,TaN,LaNiO,Al,PtIrOx,PtRhOx,Rh/TaAlN、W等が用いられる。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。[メモリセルアレイの変形例]また、図4に示すように、上述したメモリ構造を複数積層した三次元構造とすることもできる。図5は、図4のII-II′断面を示す断面図である。図示の例は、セルアレイ層MA0~MA3からなる4層構造のメモリセルアレイで、ワード線WL0jがその上下のメモリセルMC0,MC1で共有され、ビット線BL1iがその上下のメモリセルMC1,MC2で共有され、ワード線WL1jがその上下のメモリセルMC2,MC3で共有されている。また、このような配線/セル/配線/セルの繰り返しではなく、配線/セル/配線/層間絶縁膜/配線/セル/配線のように、セルアレイ層間に層間絶縁膜を介在させるようにしても良い。なお、メモリセルアレイ1は、幾つかのメモリセル群のMATに分けられることも可能である。前述したカラム制御回路2及びロウ制御回路3は、MAT毎、セクタ毎、又はセルアレイ層MA毎に設けられていても良いし、これらで共有しても良い。また、面積削減のために複数のビット線BLで共有することも可能である。図6は、メモリセルアレイ1及びその周辺回路の回路図である。ここでは、説明を簡単にするため、1層構造であるとして説明を進める。図6において、メモリセルMCを構成するダイオードDIのアノードはビット線BLに接続され、カソードは可変抵抗素子VRを介してワード線WLに接続されている。各ビット線BLの一端はカラム制御回路2の一部である選択回路2aに接続されている。また、各ワード線WRの一端はロウ制御回路3の一部である選択回路3aに接続されている。選択回路2aは、ビット線BL毎に設けられた、ゲート及びドレインが共通接続された選択PMOSトランジスタQP1及び選択NMOSトランジスタQN1からなる。選択PMOSトランジスタQP1のソースは、ドレイン側ドライブ線BSDにそれぞれ接続されている。選択NMOSトランジスタQN1のソースは、接地端子に接続されている。なお、図示しないセンスアンプ回路、ドレイン側ドライブ線BSD、選択回路2a及びビット線BLは、寄生容量Cparaを有している。ドレイン側ドライブ線BSDは、電圧生成回路10から動作に必要な電圧の供給を受ける。トランジスタQP1のドレイン,及びトランジスタQN1のドレインは、ビット線BLに接続され、ゲートには、各ビット線BLを選択するビット線選択信号BSiが供給されている。また、選択回路3aは、ワード線WL毎に設けられた、ゲート及びドレインが共通接続された選択PMOSトランジスタQP0及び選択NMOSトランジスタQN0からなる。選択PMOSトランジスタQP0及び選択NMOSトランジスタQN0のソースは、後述する電流抑制回路3bを介して接地端子接地電圧Vssに接続されている。トランジスタQP0,QN0の共通ドレインは、ワード線WLに接続され、共通ゲートには、各ワード線WLを選択するワード線選択信号WSiがロウ制御回路3から供給されている。なお、メモリセルアレイ1は、図6に示した回路とはダイオードSDの極性を逆にしてワード線WLからビット線BLに向かう方向が順方向となるよう接続して、ワード線WL側からビット線BL側に電流が流れるようにしても良い。カラム制御回路2は、図6に示すような電流制限回路2bを備えている。この電流制限回路2bは、メモリセルMCに流れる電流Icellが、上限値Icompを超えないようにするための回路である。電流制限回路2bは、一例として、PMOSトランジスタQP2及びQP3からなる電流ミラー回路を備えている。PMOSトランジスタQP2はダイオード接続されると共に、そのソースは、カラム制御回路2に接続されて定電流Icompを供給される。また、PMOSトランジスタQP3のソースも、カラム制御回路2bから所定の定電圧を供給される。PMOSトランジスタQP3のゲートはPMOSトランジスタQP2のゲートに接続されており、そのドレインはドレイン側ドライブ線BSDに接続されている。これにより、ビット線BL及びドレイン側ドライブ線BSDを介してメモリセルMCに流れる電流Icellは、制限電流Icomp以下に制限される。また、この電流制限回路2bは、OPアンプ差動増幅回路OP1を備えている。このOPアンプOP1は、1つの入力端子をドレイン側ドライブ線BSDに接続され、他の入力端子は図示しない定電圧発生回路から参照電圧VREFを与えられている。ドレイン側ドライブ線BSDに流れる電流Icellが増大した場合において、OPアンプOP1は、このドレイン側ドライブ線BSDの電圧と参照電圧VREFを差動増幅し、差動増幅信号OUT1を出力する。一方、ロウ制御回路3は、その一部に、ワード線WLに流れる電流を抑制する電流抑制回路3bを備えている。この電流抑制回路3bは、抵抗素子11抵抗値Rs、並びにスイッチSw1及びSw2を備えている。スイッチSw1と抵抗素子11は直列接続され、ノードN1と接地端子との間に第1の電流経路を形成している。一方、スイッチSw2はノードN1と接地端子との間に接続され、それ単独でノードN1と接地端子との間に第2の電流経路を形成している。したがって、スイッチSw1と抵抗素子11とにより形成される第1の電流経路の抵抗値は、スイッチSw2により形成される第2の電流経路よりも抵抗値よりも大きくされている。セット動作時及びフォーミング動作時には、ロウ制御回路3により、スイッチSw1が導通状態に切り替えられ、スイッチSw2は非導通状態に切り替えられる。一方、リセット動作時及び読み出し動作時には、逆にスイッチSw2が導通状態に切り替えられ、スイッチSw1が非導通状態に切り替えられる。このように、スイッチSw1及びSw2は、メモリセルに対して実行される動作の種類に応じて、一方のみが選択的に導通状態にされ、他方は非導通状態とされる。これにより、セット動作時及びフォーミング動作時には、ワード線WLを流れる電流が抑制される。図6に示すように、第1の電流経路のみに抵抗素子11を入れてもよいし、第1及び第2の電流経路の両方に抵抗素子を入れてもよい。その際、第1の電流経路に挿入される抵抗素子は、第2の電流経路に挿入される抵抗素子よりも大きい抵抗値を有していればよい。また、抵抗素子の代わりに、何らかの電気抵抗の変化を与える素子を挿入することも可能である。[不揮発性半導体記憶装置の動作]次に、本実施形態の不揮発性半導体記憶装置のセット動作を、比較例と対比して説明する。比較例に係る不揮発性半導体記憶装置の回路構成を、図7に示す。比較例に係る不揮発性半導体記憶装置は、電流抑制回路3bを有していない点において本実施形態に係る半導体記憶装置と異なっている。尚、本実施の形態と同様の構成部分には同一符号を付し、説明を省略する。図8は、比較例におけるセット動作時、リセット動作時のメモリセルMCの電流-電圧特性を示す図である。リセット動作は、低抵抗状態セット状態のメモリセルMCに対してリセット電圧VResetを印加することにより行われる。メモリセルMCがリセット状態高抵抗状態となると、メモリセルMCに流れる電流が急激に低下する。同様に、セット動作は、高抵抗状態セット状態のメモリセルMCに対してセット電圧VSetを印加することにより行われる。メモリセルがセット状態低抵抗状態となった時、ビット線BLとワード線WLとの間には電圧VSetが印加されている。電圧VSetの大きさは電圧VResetと比較して大きい。従って、セット動作が完了した場合においては、メモリセルMCに流れる電流がISetからIaに急激に増加する。この電流Iaを長時間流し続けることは、上述の誤リセット動作を生じさせる虞があり、場合によってはメモリセルMCに損傷を与える虞が生じる。比較例に係る不揮発性半導体記憶装置は、この様な問題を解決する為に電流制限回路2bを有している。電流制限回路2bは上述した構成を有しているので、ビット線BLからメモリセルMCに流れるセル電流Icellを制限電流Icomp以下に制限することができる。しかしながら、ドライブ線BSD及びビット線BLには、寄生容量Cparaが存在する。寄生容量Cparaにはセット動作時に電荷が蓄積される。セット動作の完了が検知され、セット電圧Vsetの供給が止まると、寄生容量Cparaに蓄積された電荷もメモリセルMC及びワード線WLを介して放電される。しかし、寄生容量Cparaが大きいと、ノードAの電位が低下するタイミングが遅延する。これにより、セット電圧Vsetの供給が止まった後も、ノードAの電位は長時間高電位のまま維持されてしまう。これにより、セット動作が完了して高抵抗状態から低抵抗状態に移行したメモリセルMC可変抵抗素子VRが再び高抵抗状態に戻ってしまうことが起こり得る誤リセット動作。場合によっては、この高電圧によりメモリセルMCが破壊されてしまうことが生じ得る。本実施例に係る不揮発性半導体記憶装置は、選択回路3aのトランジスタQN0のソースノードBSEと接地端子との間に、電流抑制回路3bを有している。電流抑制回路3bは抵抗素子11抵抗値Rsを有している。このため、セット動作終了時のセル電流Isetの増加に伴い増加分をΔIとする、ノードBSEの電位は、ΔI×Rsだけ上昇する。その結果、メモリセルMCに印加される電圧はVSetからVSet-ΔI×Rsまで減少し、メモリセルMCに流れる電流Iの急激な増加を抑制し、これにより誤リセット動作やメモリセルの破壊を抑制することが可能となる。尚、抵抗素子Rsの抵抗値は、VSet/ISetからVReset/IResetの範囲内に決定される。尚、ノードBSEの電位は、寄生容量に蓄積された電荷の放電と共に徐々に低下する。従って、同一ワード線上の複数のメモリセルMCに対して同時にセット動作を行う場合には、メモリセルMCが一つセットされる毎にノードBSEの電位が上昇と下降とを繰り返す形となる。以上より、本実施形態においては、セット動作の終了時に発生するメモリセルMCの破損を防ぎ、安定して動作する不揮発性半導体記憶装置を提供することが可能となる。なお、本実施の形態では、1つのワード線WLに沿った複数個n個のメモリセルMCに対し、同時にセット動作またはフォーミング動作を実行可能なようにカラム制御回路2及びロウ制御回路3を構成することもできる。図9は、1つのワード線WLに沿ったn個のメモリセルMCに対し、同時にセット動作を行う場合の様子を説明する為の回路図である。フォーミング動作が開始すると、電流制限回路2bから各選択メモリセルに、セル電流Isetが供給される。従って、ワード線WL0には、電流nIsetが供給される。ここで、i番目のメモリセルMCi0<i<nのセット動作が完了したケースについて考える。通常、このようにn個のメモリセルMCに同時にセット動作またはフォーミング動作を行う場合、n個のメモリセルMCにおいてセット動作またはフォーミング動作が完了するタイミングは、ケースバイケースで異なる。あるメモリセルMCiのセット動作が完了することによりメモリセルMCiの電流が増加すると、電流抑制回路3bの作用によりノードBSEの電位が上昇する。このようなノードBSEの電位の上昇は、メモリセルMCi以外の未だセット動作が完了していないメモリセルMCjj≠iおいては、セット動作に必要な電圧が印加されない状態を与えることになる。しかし、上昇したノードBSEの電位は、メモリセルMCiが接続されたビット線BLのノードAの電位が低下すれば、再び減少に転じる。従って、本実施の形態は、n個のメモリセルMCに対し同時にセット動作又はフォーミング動作を実行するように構成された装置にも有効に作用する。[第2の実施の形態]次に、本発明の第2実施形態について、図10を参照して説明する。本発明の第2実施形態に係る不揮発性半導体記憶装置は、基本的には第1実施形態に係る不揮発性半導体記憶装置と同様に構成されているが、電流抑制回路3bの構成が異なっている。尚、第1実施形態と同様に構成されている部分については、同一符号を付し、説明を省略する。本実施形態に係る電流抑制回路3b’は、NMOSトランジスタQNr、及び電流源CSを有している。NMOSトランジスタQNrは、ドレインに電流源CSを接続され、定電流Iset×αnを供給されている。また、トランジスタQNrのソースは接地されている。ここで、nは、1本のワード線WLにおいて同時にセット動作又はフォーミング動作がなされるメモリセルMCの数を示している。また、αは定数であり、例えば1.2~1.5程度の値である。NMOSトランジスタQNrはダイオード接続されており、そのゲートはトランジスタQN0、QP0のゲートに接続されている。尚、1本のワード線WLに沿ったn個のメモリセルMCに対して同時にセット動作又はフォーミング動作を行う場合、nの値はセット動作の進行状況に応じて徐々に減少させる。例えばメモリセルMC00、MC01、及びMC02に対して同時にセット動作を行う場合、セット動作の対象となっているメモリセルMCの数nは3である。従って、セット動作が開始時に、電流源CSから供給される電流ICSは、3αIsetである。メモリセルMC00のセット動作が完了した場合、セット動作の対象となっているメモリセルMCの数は3から2に減少する。従って、電流ICSは、2αIsetに減少させる。同様に、メモリセルMC01のセット動作が完了した場合、電流ICSは、αIsetに減少させる。この第2の実施の形態によれば、1本のワード線WLに沿ったn個のメモリセルMCに対して同時にセット動作又はフォーミング動作が実行される場合に、あるメモリセルMCにおいてセット動作又はフォーミング動作が完了すると、ワード線WLの電圧は上昇する。しかし、トランジスタQN0を流れる電流は、電流抑制回路3b’の作用により、所定値以上には上昇しないように制限されている。これにより、ワード線WLの電位は、あるメモリセルMCのセット動作又はフォーミング動作が完了すると一時的に上昇する。これにより、本実施形態においても、第1の実施形態と同様の効果を奏することができる。以上、本発明のいくつかの実施の形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他様々な形態で実施されることが可能であり、発明の趣旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。"