"回路に対するリセット解除からのクロック数を計測し、前記クロック数が所定の値と一致したときに、前記回路への入力の印加と、前記回路の出力の観測をそれぞれ行うテストベンチを生成するテストベンチ生成手段を備えたことを特徴とする動作合成装置。コントロールデータフローグラフを参照して、リセットが解除されてから、入力値を印加するまでのクロック数と、一度入力を印加してから次の入力を印加するまでの周期からなるタイミング情報を入力信号のそれぞれについて記録し、リセットが解除されてから出力値が有効になるまでのクロック数と、出力値が一度有効になってから次の出力値が有効になるまでの周期を、出力信号のそれぞれについて記録する入力印加出力観測タイミング記録手段を備え、前記テストベンチ生成手段は、前記入力印加出力タイミング記録手段によって記録された、入力と出力の前記タイミング情報を読み込み、前記回路に入力されるリセット信号が解除されてからのクロック数を計測し、前記クロック数が、入力を印加するクロック数と一致したとき、又は、入力を印加する周期と一致したときに、入力を印加し、前記リセット信号が解除されてからのクロック数と、出力が有効になるまでのクロック数が一致したとき、又は、出力が有効になるまでの周期が一致したときに、出力を観測し期待値と照合するような、テストベンチを作成して、記憶装置に格納する、ことを特徴とする請求項1記載の動作合成装置。入力信号と出力信号に関して、リセットが解除されてから入力値、出力値がそれぞれ有効になるまでのクロック数と、入力印加、出力観測の周期をそれぞれ示すタイミング情報が、前記動作記述の宣言部の入力信号と出力信号の注釈欄にそれぞれ付加され、前記テストベンチ生成手段は、リセット解除からのクロック数を計測し、前記クロック数が、前記入力信号と前記出力信号のタイミング情報と一致したときに、前記回路への入力の印加と、前記回路の出力の観測をそれぞれ行うテストベンチを生成する、ことを特徴とする請求項1記載の動作合成装置。回路に対するリセットの解除からのクロック数を計測し、前記クロック数が所定の値と一致したときに、前記回路への入力の印加と前記回路の出力の観測を行うテストベンチを作成する、上記工程を含む、ことを特徴とする動作合成方法。回路に対するリセット解除からのクロック数を計測し、前記クロック数が所定の値と一致したときに、前記回路への入力の印加と前記回路の出力の観測を行うテストベンチを作成するテストベンチ生成処理を、コンピュータに実行させるプログラム。従来のシステムにおいては、動作シミュレーションで使用したテストベクタをそのままでは、RTLシミュレーションには使用できない、という課題がある。その理由は、前述したように、入力印加タイミング、出力観測タイミングの問題のためである。この問題を解決しようとして為された各種提案は、前述のように、十分であるとはいえない。また、上記課題の別の理由として、入力端子、出力端子の共有化がある。一般に、動作記述の入力端子、出力端子が、RTLの入力端子、出力端子と一対一対応をしているとは限らない。さらに、上記課題の別の理由は、動作記述では表現できない動作の問題のためである。動作記述の中には、リセット中の入出力の挙動を指定しないものも多い。例えば、動作記述にC言語を使用する場合にはリセット中の入出力の挙動を指定しないSystemC言語のようにリセット中の入出力の挙動を指定する動作記述のための言語も存在する。そこで、RTLシミュレーション時にリセット期間中に入力値の印加、出力値の観測を行なっても、動作シミュレーションと同じ結果を得ることができない。さらにまた前記課題の別の理由は、外部モデル共有メモリのモデル、メモリモデル、演算器モデルなどの問題のためである。動作合成は、動作記述中の配列をRTLではメモリで実現したり、動作記述中の変数をRTLではモジュール外のレジスタで実現したりする。また、動作記述中の演算をRTLの演算器で実現するときに、演算器の内部論理の詳細を省略したブラックボックスとして出力することがある。そのため、RTLシミュレーションでは、メモリのシミュレーションモデルやモジュール外のレジスタ、及び、ブラックボックスとして出力された演算器のシミュレーションモデルを用意しなければ、シミュレーションを実行することができない。したがって、本発明は、上記課題の認識に基づき創案されたものであって、その目的は、動作合成前に使用したテストベクタを動作合成後に得られた回路にも利用可能とするテストベンチを出力できる動作合成装置、方法並びにプログラムを提供することにある。本願で開示される発明は、前記課題を解決するため、概略以下の構成とされる。本発明によれば、回路に対するリセット解除からのクロック数を計測し、前記クロック数が所定の値と一致したときに、前記回路への入力の印加と、前記回路の出力の観測をそれぞれ行うテストベンチを生成するテストベンチ生成手段を備えた動作合成装置が提供される。本発明によれば、回路に対するリセットの解除からのクロック数を計測し、前記クロック数が所定の値と一致したときに、前記回路への入力の印加と前記回路の出力の観測を行うテストベンチを作成する、上記工程を含む動作合成方法が提供される。本発明によれば、回路に対するリセット解除からのクロック数を計測し、前記クロック数が所定の値と一致したときに、前記回路への入力の印加と前記回路の出力の観測を行うテストベンチを作成するテストベンチ生成処理を、コンピュータに実行させるプログラムが提供される。本発明によれば、動作シミュレーションとRTLシミュレーションで同じテストベクタを使用することができる。その理由は、本発明においては、動作合成前に使用したテストベクタを動作合成後に得られた回路にも使用できる、テストベンチを出力できるためである。上記した本発明についてさらに詳細に説述すべく添付図面を参照して説明する。<実施の形態1>図1を参照すると、本発明の第1の実施の形態に係る動作合成システム装置は、プログラム制御により動作するコンピュータ中央処理装置;プロセッサ;データ処理装置100と、データ記憶手段データ記憶装置110とを備えている。コンピュータ中央処理装置;プロセッサ;データ処理装置100は、スケジューリング手段101と、バインディング手段102と、FSMfinitestatemachine生成手段103と、入力印加出力観測タイミング信号生成手段104と、RTLレジスタトランスファレベル等のHDLHardwareDescriptionLanguage生成手段RTL生成手段105と、テストベンチ生成手段106を含む。これらの手段はそれぞれ概略つぎのように動作する。スケジューリング手段101は、動作記述を状態へ割り当てる。すなわち、動作記述中の演算、条件判定、入力端子からの値の入力、出力端子への値の出力、配列読み込み、配列書き込みを、それぞれ実行される状態に割り当てる。バインディング手段102は、動作記述をハードウェアリソースに割り当てる。すなわち、動作記述中の演算を演算器に、動作記述中の入力端子をRTLの入力端子に、動作記述中の出力端子をRTLの出力端子に、動作記述中の配列をRTLのメモリ又はレジスタファイルに割り当てる。このとき、動作記述中の複数の入力信号がRTLの一つの入力信号に割り当てられたり、また、動作記述中の複数の出力信号がRTLの一つの出力信号に割り当てられることもある。また、同様に、動作記述中の複数の演算がRTLの一つの演算器に割り当てられることもある。これらをハードウェアリソースの共有と呼ぶ。有限状態機械FSM生成手段103は、状態の遷移を制御する有限状態機械FSMとハードウェアリソースを制御する制御論理回路を作成する。ハードウェアリソースを制御する制御論理回路とは、スケジューリング手段101によって得られた状態への割り当て、及び、バインディング手段102によって得られたハードウェアリソースへの割り当てに従って、ハードウェアリソースを制御するための論理回路である。すなわち、動作記述中の演算が割り当てられた状態で割り当てられた演算器によって実行されるための論理回路、動作記述中の条件判定がこれに割り当てられた状態で実行されるための論理回路、及び、動作記述中の入力端子からの値の入力出力端子への値の出力配列読み込み配列書き込みが、それぞれ割り当てられた状態において、RTLの入力端子からの値の入力出力端子への値の出力メモリ読み込みメモリ書き込みによって実現されるための論理回路である。入力印加出力観測タイミング信号生成手段104は、入力端子及び出力端子のそれぞれ対して、これに対応する新たな信号端子を作成する。該信号を入力印加出力観測タイミング信号という。さらに、入力印加出力観測タイミング信号生成手段104は、対応する入力信号出力信号に値がそれぞれ入力出力される状態及び条件においてのみ、入力印加出力観測タイミング信号に、所定の値アクティブ値というが出力されるように論理回路を作成する。RTL生成手段105は、有限状態機械生成手段103で作成したFSMと制御論理回路、及び、入力印加出力観測タイミング信号生成手段104で作成した論理回路、及び、ハードウェアリソースをHDLに変換し、記憶装置110に格納する。テストベンチ生成手段106は、テストベンチを作成する。テストベンチには、入力印加出力観測タイミング信号を観測し、当該信号にアクティブ値が出力されたときに入力を印加、もしくは出力を観測し期待値と照合するような論理を作成する。テストベンチ生成手段106は、作成したテストベンチを記憶装置110に格納する。なお、本実施形態の動作合成装置は、図1に示した各構成要素の機能を実現するLSIや論理回路等によって構成されていてもよく、図2に示すような情報処理装置コンピュータによって実現されてもよい。図2に示す情報処理装置は、CPUを含む処理装置100と、記憶装置110と、記録媒体記憶媒体ともいう500とを有し、処理装置100は、記録媒体500に格納された動作合成用プログラムを読み込み、該動作合成プログラムにしたがってCPUにより、以下に記載する本実施形態のスケジューリング手段101及びバインディング付帯情報変換手段102の処理をそれぞれ実行する。また、記憶装置110は、そのメモリ領域が、動作記述記憶部111、RTL記憶部112、テストベンチ記憶部113にそれぞれ分割されて使用される。次に、図1及び図3のフローチャートを参照して、本実施の形態の全体の動作について詳細に説明する。動作記述記憶部111には動作記述が予め記憶されている。動作記述は、Verilog-HDL、VHDL、SystemVerilogといったハードウェア記述言語HDLや、C言語、C言語、C言語、SystemC、SpecC、Java登録商標、Perl、Scheme、Lispなどのプログラミング言語により表現される。C言語、C言語、Java登録商標に回路を表現するための拡張を行った言語で表現されることもある。動作記述は、例えば設計者によって準備される。まず、コンピュータ100は、記憶装置110内の動作記述記憶部111から動作記述を読み込み、コンピュータ100におけるスケジューリング手段101によって、動作記述を状態へ割り当てる。すなわち、動作記述中の演算、条件判定、入力、出力、配列読み込み、配列書き込みを状態に割り当てる図3のステップA1。次に、バインディング手段102によって動作記述をハードウェアリソースに割り当てる。すなわち、動作記述中の演算を演算器に、入力を入力端子に、出力を出力端子に、配列をメモリ又はレジスタファイルに割り当てる図3のステップA2。さらに、FSM生成手段103によって、状態の遷移を制御する有限状態機械FSMとハードウェアリソースを制御する論理を作成する図3のステップA3。さらに、入力印加出力観測タイミング信号生成手段104によって、入力印加出力観測タイミング信号と、当該信号のための論理回路を作成する図3のステップA4。さらに、RTL生成手段105によって、ステップA3において有限状態機械生成手段103が作成したFSMと制御論理回路、及び、ステップA4において入力印加出力観測タイミング信号生成手段が作成した論理回路、及び、ハードウェアリソースをHDLに変換し、記憶装置110に格納する図3のステップA5。HDLには、VHDL、Verilog-HDL、SystemVerilog、SystemC、SpecC、C言語、C言語、C言語などが使用される。テストベンチ生成手段106によってテストベンチを生成する。テストベンチ生成手段106は作成したテストベンチを記憶装置110に格納するステップA6。テストベンチも、RTLと同様に、VHDL、Verilog-HDL、SystemVerilog、SystemC、SpecC、C言語、C言語、C言語などを用いて表現される。次に、本実施の形態の作用効果について説明する。本実施の形態では、入力印加出力観測タイミング信号生成手段104によって、対応する入力信号出力信号に値がそれぞれ入力出力される状態、及び条件を、外部に伝えるための信号を生成し、テストベンチ生成手段106によって、当該信号を観測して、入力を印加、又は、出力を観測し期待値と照合するようなテストベンチを作成するというように構成されているため、適切なタイミングで入力を印加、又は、出力を観測して期待値と照合するようなテストベンチを作成することができる。<実施の形態2>次に、本発明の第2の実施の形態について説明する。図11は、本発明の第2の実施の形態の構成を示す図である。図12は、本発明の第2の実施の形態の動作を説明する流れ図である。図11を参照すると、本発明の第2の実施の形態は、プログラム制御により動作するコンピュータ中央処理装置;プロセッサ;データ処理装置100が、図1に示した前記第1の実施の形態における入力印加出力観測タイミング信号生成手段104を削除し、テストベンチ生成手段106の代わりに、別のテストベンチ生成手段107を備えている。図12を参照すると、図3の流れ図からステップA4、A6が削除され、ステップA7があらたに追加されている。本実施形態におけるテストベンチ生成手段107は、前記第1の実施形態のテストベンチ生成手段106とは、以下の点で異なる。すなわち、テストベンチ生成手段107は、動作記述中の信号を入力印加出力観測タイミング信号として認識する。その上で、当該信号を観測し、当該信号にアクティブ値が出力されたときに入力を印加、もしくは、出力を観測し期待値と照合するような論理を作成する図12のステップA7。そして、作成したテストベンチを記憶装置110に格納する。<実施の形態3>図14を参照すると、本発明の第3の実施の形態は、プログラム制御により動作するコンピュータ中央処理装置;プロセッサ;データ処理装置100が、図1に示された第一の実施の形態における、入力印加出力観測タイミング信号生成手段104の代わりに、入力印加出力タイミング記録手段108を備え、テストベンチ生成手段106の代わりに、テストベンチ生成手段109を備える点で異なる。入力印加出力観測タイミング記録手段108は、概略以下のように動作する。コントロールデータフローグラフを参照して、リセットが解除されてから、入力値を印加するまでのクロック数と、一度入力を印加してから次の入力を印加するまでの周期を、入力それぞれについて記録する。また、同時に、リセットが解除されてから出力値が有効になるまでのクロック数と、出力値が一度有効になってから次の出力値が有効になるまでの周期を、出力信号それぞれについて記録する。テストベンチ生成手段109は、概略、以下のように動作する。入力印加出力タイミング記録手段108によって記録された、入出力タイミングを読み込み、リセット信号が解除されてからのクロック数を計測し、このクロック数が、入力を印加するクロック数と一致したとき、又は、入力を印加する周期と一致したときに、入力を印加するテストベンチを作成する。また、同時に、リセットが解除されてからのクロック数と、出力が有効になるまでのクロック数が一致したとき、又は、出力が有効になるまでの周期が一致したときに、出力を観測し期待値と照合するようなテストベンチを作成する。作成したテストベンチを記憶装置110に格納する。本実施形態は、特許文献2と以下の点で異なっている。すなわち、出力観測タイミングを、入力が確定してからの遅れサイクルではなく、リセットが解除されてからのサイクルと、周期をもとに決定している。入力、出力の区別なく、リセットが解除されてからのサイクル数に基づいて、入力の印加、出力の観測をすることで、特許文献2で開示された発明を適用できない回路であっても、本発明を適用することができる。<実施の形態4>次に、本発明の第4の実施の形態について説明する。本発明の第4の実施の形態は、プログラム制御により動作するコンピュータ中央処理装置;プロセッサ;データ処理装置100が、図1に示された第1の実施の形態における、テストベンチ生成手段106が、以下の機能を備える点で異なる。テストベンチ生成手段106が作成するテストベンチには、入力印加出力観測タイミング信号に加えて、リセット信号を観測し、入力印加出力観測信号にアクティブ値が出力されていても、リセット信号が有効になっている間は、入力の印加も出力の観測も行わない。作成したテストベンチを記憶装置110に格納する。テストベンチ生成手段106は、また、概略以下のようにも動作する。すなわち、テストベンチ生成手段106が作成するテストベンチには、入力印加出力観測タイミング信号に加えて、ストール信号を観測し、入力印加出力観測信号にアクティブ値が出力されていても、ストール信号が有効になっている間は、入力の印加も出力の観測も行わない。作成したテストベンチを記憶装置110に格納する。<実施の形態5>次に、本発明の第5の実施の形態について説明する。本発明の第5の実施形態は、プログラム制御により動作するコンピュータ中央処理装置;プロセッサ;データ処理装置100が、図1に示された第1の実施の形態における、テストベンチ生成手段106が、以下の機能を備える点で異なる。テストベンチ生成手段106は、概略以下のように動作する。RTL生成手段105で得られたRTL単独ではシミュレーションが実行できない場合に、これに対応して、必要なシミュレーションモデルをもつテストベンチを生成する。RTL単独ではシミュレーションできない場合とは、例えば、動作記述に配列が存在し、これに対して、RTLには、メモリにアクセスするためのインターフェイス回路が生成されている場合がある。この場合、メモリのためのシミュレーションモデルを有するテストベンチを作成する。また、例えば、動作記述に掛け算、割り算など複雑な演算が存在し、これに対して、RTLには、当該演算部分を、ブラックボックスとして出力している場合がある。この場合、これに対応する演算のシミュレーションモデルを有するテストベンチを作成する。以下では、いくつかの具体的な実施例を用いて説明する。<実施例1>まず、本発明の第1の実施例を説明する。本発明の第1の実施例は、前記した本発明の第1の実施の形態に対応するものである。図4を参照すると、動作記述が例示されている。図4の動作記述はC言語で表現されている。関数funcの入力端子はint型の変数a、b、c、dであり、出力端子はint型の変数oである。当該関数の出力値oは、入力cの値が0のときは、入力すべてa、b、c、dの総和であり、入力cの値が0以外のときは、入力a、bの和となる。動作記述は、記憶装置110の動作記述記憶部111に予め記憶されている。第1の実施例の動作合成装置は、図4の動作記述を記憶装置110の動作記述記憶部111から読み出し、RTL生成手段105が図9に示すRTLを作成し、テストベンチ生成手段106が、図10に示すテストベンチを作成し、それぞれ、記憶装置110のRTL記憶部112とテストベンチ記憶部113に格納する。まず、コンピュータ100におけるスケジューリング手段101が動作記述を状態へ割り当てる図3のステップA1。すなわち、動作記述中の演算、条件判定、入力、出力、配列読み込み、配列書き込みを状態に割り当てる。図4の動作記述には、5行目に、入力a、b及び加算、6行目に入力cと条件判定==、7行目に入力c、dと加算、9行目に加算と出力oが指定されている。図5を参照すると、スケジューリング手段101による状態への割り当てが例示されている。図5では、スケジューリング手段101によって、5行目の入力a、b及び加算が、状態STATE1に、6行目の入力cと条件判定==及び、7行目の入力c、dと加算がそれぞれ状態STATE2に、9行目の加算と出力oが、状態STATE3に割り当てられていることを示している。次に、コンピュータ100におけるバインディング手段102が、動作記述をハードウェアリソースに割り当てる図3のステップA2。すなわち、動作記述中の演算を演算器に、動作記述の入力端子をRTLの入力端子に、動作記述の出力端子をRTLの出力端子に、動作記述の配列を、RTLのメモリ又はレジスタファイルに割り当てる。図6を参照すると、バインディング手段102による演算器への割り当てが模式的に例示されている。図6Aの5行目の加算、7行目の加算、及び9行目の加算が、すべて一つの演算器ADD図6Dに割り当てられ、6行目の条件判定==が、比較器EQ図6Eに割り当てられていることを示している。また、図7を参照すると、バインディング手段102による入力端子、出力端子への割り当てが例示されている。図7Aの5行目の入力a、及び、6行目、7行目の入力cが入力端子iport1図7Bに、図7Aの5行目の入力b、及び7行目の入力dが入力端子iport2図7Cに、図7Aの10行目の出力oが出力端子oport1図7Fに、それぞれ割り当てられていることを示している。次に、有限状態機械FSM生成手段103が、状態の遷移を制御する有限状態機械FSMとハードウェアリソースを制御する制御論理回路を作成する図3のステップA3。図8を参照すると、有限状態機械と制御論理回路、及び、該制御論理回路で制御されるハードウェアリソースが例示されている。この例は、Verilog-HDLで表現されている。図8に示す例において、有限状態機械及び制御論理回路は、状態レジスタstateとcase文で表現されている。なお、図8は単に図面作成の都合で図8A、Bに分図されており、module入出力端子リストendmoduleの範囲が一つの回路モジュールとなる。また、ハードウェアリソースとして、入力端子、出力端子、演算器、記憶素子レジスタが用いられている。入力端子には、iport1、iport2が用いられている。出力端子にはoport1が用いられている。演算器には、加算器ADD、比較器EQが用いられているが、図8に示す例では、加算、比較==として表現されている。記憶素子レジスタには、v0、v1が用いられている。その他、リセット信号rst、クロック信号clkが用いられている。モジュールmainは、概略以下のように動作する。クロック信号clkの立ち上がりイベントで以下の動作が行われる。リセット端子rstの入力が1のとき、状態レジスタstateの値をT_STATE1とし、レジスタv0、v1、o_tを0に初期化する。クロック信号clkの立ち上がりイベントで、リセット端子rstの入力が1でないとき、以下のように動作する。状態レジスタstateの値がT_STATE1の時には、入力端子iport1、iport2からそれぞれ値を読み込み、当該値の和を加算器ADDによって計算し、レジスタv0に計算結果を格納する。さらに、状態レジスタstateの値をT_STATE2に更新する。状態レジスタstateの値がT_STATE2の時には、入力端子iport1、iport2からそれぞれ値を読み込み、iport1の値を比較器EQによって比較する。入力端子iport1から読み込んだ値が0である場合には、読み込んだ値の和を加算器ADDによって計算し、レジスタv1に計算結果を格納する。さらに、状態レジスタstateの値をT_STATE3に更新する。状態レジスタstateの値がT_STATE3の時には、レジスタv0とv1の値の和を加算器ADDによって計算し、出力端子oport1に出力する。さらに、状態レジスタstateの値をT_STATE1に更新する。状態レジスタstateの値は、T_STATE1、T_STATE2、T_STATE3、T_STATE1、、の順番で更新される。テストベンチは、入力端子iport1、iport2にそれぞれ入力a、b、c、dの値を適切なタイミングで印加し、出力端子oport1の値を適切なタイミングで観測することで、動作記述の関数funcの動作を実現する。次に、入力印加出力観測タイミング信号生成手段104が、入力印加出力観測タイミング信号と、当該信号のための論理回路を作成する図3のステップA4。図9を参照すると、入力印加出力観測タイミング信号と、当該信号のための論理回路を、図8に付加した例が図示されている。図4の動作記述には、入力端子a、b、c、d及び出力端子oが備わっている。図9を参照すると、入力a、b、c、dに対して、入力印加タイミング信号a_e、b_e、c_e、d_eが追加されている。また、出力信号oに対して、出力観測タイミング信号o_eが追加されている。また、それぞれの出力値を決定する論理回路も追加されている。動作記述の入力信号aの5行目に相当する値は、スケジューリング手段、及び、バインディング手段による動作合成の結果のRTLでは、状態STATE1において、入力端子iport1より取得される。したがって、入力印加タイミング信号a_eも、状態STATE1においてのみ、アクティブ値1Highになるような論理回路assignae1b11b0が作成されている。同様に、出力信号oは、状態STATE3において、出力端子oport1に出力される。したがって、出力観測タイミング信号o_eは、状態STATE3においてのみ、アクティブ値1Highになるような論理回路assignoe1b11b0;が作成されている。次に、RTL生成手段105が、FSM、制御論理回路、及び、入力印加出力観測タイミング信号とその論理回路、及び、ハードウェアリソースをHDLに変換し、記憶装置110に格納する図3のステップA5。図9には、RTL生成手段105によって作成されたHDLVerilog-HDLが例示されている。次に、テストベンチ生成手段106によってテストベンチを生成する。テストベンチには、入力印加出力観測タイミング信号を観測し、当該信号にアクティブ値が出力されたときに入力を印加、もしくは出力を観測し期待値と照合するような論理を作成する。図10を参照すると、テストベンチ生成手段106によって作成されたテストベンチを示している。図10の例は、Verilog-HDLに似た擬似コードで表現されている。生成されたテストベンチは、概略以下のような動作をする。入力印加タイミング信号a_eの値がアクティブ値1Highのときに、入力端子iport1から、入力信号aの値を取得することを想定して、入力端子iport1に入力信号aの入力値を印加する。入力印加タイミング信号b_eの値がアクティブ値1Highのときに、入力端子iport1から、入力信号bの値を取得することを想定して、入力端子iport1に入力信号bの入力値を印加する。入力印加タイミング信号c_eの値がアクティブ値1Highのときに、入力端子iport2から、入力信号cの値を取得することを想定して、入力端子iport2に入力信号cの入力値を印加する。入力印加タイミング信号d_eの値がアクティブ値1Highのときに、入力端子iport2から、入力信号dの値を取得することを想定して、入力端子iport2に入力信号dの入力値を印加する。同様に、出力観測タイミング信号o_eの値がアクティブ値1Highのときに、出力端子oport1から出力信号oの値が出力されていることを想定して、出力端子oport1の値を観測し、出力信号oの期待値と比較照合する。図10において、モジュールmaindut入出力端子リストは、テスト対象モジュールである。<実施例2>次に本発明の第2の実施例を説明する。本実施例は、図11及び図12を参照して説明した前記第2の実施の形態に対応するものである。図13を参照すると、動作記述の一例が示されている。図13の動作記述は、図4の動作記述と比較して、出力信号a_e、b_e、c_e、d_e、o_eを備え、16行目、17行目、20行目、23行目に、出力信号a_e、b_e、出力信号c_e、出力信号d_e、出力信号o_eへの出力動作が指定されていることが異なる。図13の動作記述において、出力信号a_e、b_e、c_e、d_e、o_eはそれぞれa、b、c、d、oの入力タイミング出力タイミングをあらわす出力信号である。また、回路記述部には、それぞれ対応する信号の入力出力アクセスがある場合にアクティブ値1を出力するような動作が指定されている。宣言部において、信号b_eには、対応する信号がbであり、b_eがbの入力タイミングを指定する信号であることが、コメントプラグマで指定されている。2行目:inputintb;pragmaenablesignalisbeのコメント記号以下のpragmaenablesignalisbeが、シミュレータへの指示プラグマとして、b_eがbの入力タイミングを指定する信号であることを規定する。逆に、信号cには、対応する信号がc_eであり、c_eがcの入力タイミングを指定する信号であることがコメントプラグマで指定されている。7行目:outputintce;pragmaenablesignalforcのコメント記号以下のpragmaenablesignalforcが、シミュレータへの指示プラグマとして、c_eがcの入力タイミングを指定する信号であることを規定する。本発明の第2の実施例の動作合成装置は、図13の動作記述を、図11の記憶装置110の動作記述記憶部111から読み出し、スケジューリング手段101、バインディング手段102、FSM生成手段103、RTL生成手段105を経て、図9に例示されるモジュールmainを生成する。当該モジュールmainの動作は前述のとおりある。次に、図11のテストベンチ生成手段107によってテストベンチを生成する。テストベンチには、入力印加出力観測タイミング信号を観測し、当該信号にアクティブ値が出力されたときに入力を印加、もしくは出力を観測し期待値と照合するような論理を作成する。このとき、入力印加出力観測タイミング信号には、動作記述にもともと存在した信号を利用する。図10を参照すると、作成されたテストベンチが例示されている。この例は、Verilog-HDLに似た擬似コードで表現されている。信号aの入力印加タイミング信号には、a_eが用いられている。これは、信号名の類似をもとに判別した信号である。信号bの入力印加タイミング信号には、b_eが用いられている。これは、信号bのコメントプラグマ図13参照をもとに判別した信号である。信号cの入力印加タイミング信号には、c_eが用いられている。これは、信号cのコメントプラグマ図13参照をもとに判別した信号である。信号dの入力印加タイミング信号には、d_eが用いられている。これは、動作記述において、信号dの参照と信号d_eへの出力が並行して記述されていることから判別した信号である図13の19と20行参照。図10のテストベンチの動作は前述のとおりである。<実施例3>次に、本発明の第3の実施例を説明する。本発明の第3の実施例は、図14を参照して説明した前記第3の実施の形態に対応するものである。図15を参照すると、動作記述の一例が示されている。図15において、関数funcの入力はint型の変数a、b、c、dであり、出力はint型の変数o1、o2である。関数funcの出力o1は入力a、bの和であり、出力o2は入力a、b、c、dの総和である。動作記述は、図14の記憶装置110の動作記述記憶部111に予め記憶されている。本発明の第3の実施例の動作合成装置は、図15の動作記述を、図14の記憶装置110の動作記述記憶部111から読み出し、RTL生成手段105が、図18に示したRTLと、テストベンチ生成手段109が、図19のテストベンチを作成し、それぞれ、記憶装置110のRTL記憶部112とテストベンチ記憶部113に格納する。まず、コンピュータ100におけるスケジューリング手段101が動作記述を状態へ割り当てる。すなわち、動作記述中の演算、条件判定、入力、出力、配列読み込み、配列書き込みを状態に割り当てる。図15の動作記述には、11行目に入力a、b及び加算、12行目に入力b、c及び加算、13行目には出力o1、14行目には加算、15行目には出力o2が指定されている。図16を参照すると、スケジューリング手段101による状態割り当てが例示されている。図16では、スケジューリング手段101によって、11行目の入力a、b及び加算がSTAGE1に、12行目の入力b、c及び加算がSTAGE2に、13行目の出力o1及び14行目の加算がSTAGE3に、15行目の出力o2がSTAGE4に割り当てられていることを示している。次にコンピュータ100のおけるバインディング手段102及びFSM生成手段103を経て図17のモジュールmainが生成される。図17を参照すると、バインディング手段102、FSM生成手段103後に得られるモジュールmainが例示されている。図17の例は、Verilog-HDLで表現されている。当該モジュールはパイプライン回路として合成されている。STAGE1からSTAGE4までのすべてのステージがクロックに同期して毎クロック実行されるように動作する。次に、入力印加出力観測タイミング記録手段108は、コントロールデータフローグラフを参照して、リセットが解除されてから入力値を印加するまでのクロック数、及び、入力印加の周期を、入力信号それぞれについて記録する。また、リセットが解除されてから出力値が有効になるまでのクロック数と、出力観測の周期を、出力信号それぞれについて記録する。図18を参照すると、図17のモジュールmainに、これらの情報が記録されたモジュールmainが例示されている。モジュールmainの入力信号a、bは、それぞれリセットが解除された次のクロックから、毎サイクル入力を印加するため、その情報が記載されている。すなわち、図18Aに示すように、宣言部の入力信号a、bの各コメント行の1,1は、リセットが解除されてから1クロック後に有効となり、周期は1クロックサイクルであることを示している。入力信号c、dは、それぞれリセットが解除されて2クロック後から、毎サイクル入力を印加するため、その情報が記載されている。すなわち、図18Aに示すように、宣言部の入力信号c、dの各コメント行の2,1は、リセットが解除されてから2クロック後に有効となり、周期は1クロックサイクルであることを示している。出力信号o1は、リセットが解除されてから3クロック後から、毎サイクル出力値が有効になるため、その情報が記載されている。すなわち、図18Aに示すように、宣言部の出力信号o1のコメント行の3,1は、リセットが解除されてから3クロック後に有効となり、周期は1クロックサイクルであることを示している。出力信号o2は、リセットが解除されてから4クロック後から毎サイクル出力値が有効になるため、その情報が記載されている。すなわち、図18Aに示すように、宣言部の出力信号o2のコメント行の4,1は、リセットが解除されてから4クロック後に有効となり、周期は1クロックサイクルであることを示している。次に、図14のRTL生成手段105及びテストベンチ生成手段109により、RTL及びテストベンチを作成し、それぞれ記憶装置110に格納する。図19を参照すると、図14のテストベンチ生成手段109によって作成されたテストベンチが例示されている。図19の例は、Verilog-HDLに似た擬似コードで表現されている。生成されたテストベンチは、概略以下のような動作をする。リセットが解除されてから1クロックサイクル後、且つ1クロック周期で入力端子a、bにそれぞれ入力信号a、bの値を印加する。リセットが解除されてから2クロックサイクル後、且つ1クロック周期で入力端子c、dにそれぞれ入力信号c、dの値を印加する。また、リセットが解除されてから3クロックサイクル後、且つ1クロック周期で出力端子o1の値を観測し、出力信号o1の期待値と照合する。リセットが解除されてから4クロックサイクル後、且つ1クロック周期で出力端子o2の値を観測し、出力信号o2の期待値と照合する。<実施例4>次に本発明の第4の実施例を説明する。本発明の第4の実施例は、前記第4の実施の形態に対応するものである。図20を参照すると、本発明の第4の実施の形態のテストベンチ生成手段106が作成したテストベンチの例が示されている。図20に示すように、生成されたテストベンチは、概略以下のような動作をする。入力印加タイミング信号a_eの値がアクティブ値1Highのとき、且つ、リセットが有効でないときに、入力端子iport1から入力信号aの値を取得することを想定して、入力端子iport1に、入力信号aの入力値を印加する。入力印加タイミング信号b_eの値がアクティブ値1Highのとき、且つ、リセットが有効でないときに、入力端子iport1から入力信号bの値を取得することを想定して、入力端子iport1に、入力信号bの入力値を印加する。入力印加タイミング信号c_eの値がアクティブ値1Highのとき、且つ、リセットが有効でないときに、入力端子iport2から入力信号cの値を取得することを想定して、入力端子iport2に、入力信号cの入力値を印加する。入力印加タイミング信号d_eの値がアクティブ値1Highのとき、且つ、リセットが有効でないときに、入力端子iport2から入力信号dの値を取得することを想定して、入力端子iport2に、入力信号dの入力値を印加する。出力観測タイミング信号o_eの値がアクティブ値1Highのとき、且つ、リセットが有効でないときに、出力端子oport1から出力信号oの値が出力されていることを想定して、出力端子oport1の値を観測し、出力信号oの期待値と比較照合する。図21には、第4の実施の形態のテストベンチ生成手段106が作成した、テストベンチの別の例が示されている。リセットが解除されてから1クロックサイクル後、且つ、1クロック周期、且つ、ストール信号が有効でないときに、入力端子a、bにそれぞれ入力信号a、bの値を印加する。またリセットが解除されてから2クロックサイクル後、且つ、1クロック周期、且つ、ストール信号が有効でないときに、入力端子c、dにそれぞれ入力信号c、dの値を印加する。また、リセットが解除されてから3クロックサイクル後、4クロックサイクル後、且つ、1クロック周期、且つ、ストール信号が有効でないときに、出力端子o1、o2の値をそれぞれ観測し、期待値と照合する。<実施例5>次に本発明の第5の実施例を説明する。本発明の第5の実施例は、前記第5の実施の形態に対応するものである。図22を参照すると、動作記述の一例が示されている。この動作記述は、概略次のような動作を指定している。まず、入力信号a、bから値を読み取り、配列ary[]の入力信号aの値の番地に入力信号bの値を書き込む。次に、入力信号cから値を読み込み、配列ary[]の入力信号cの値の番地の値を読み出し出力信号o1に出力している。図23を参照すると、本発明の第5の実施の形態のスケジューリング手段101、バインディング手段102、FSM生成手段103、RTL生成手段105を経て得られるRTLの一例が示されている。図23の記述では、配列ary[]にアクセスするためのメモリインターフェイス回路が作成されている。信号ad、rd、wd、weがそれぞれ、アドレス、読み込みデータ、書き込みデータ、書き込み有効フラグに対応している。モジュールmainは、概略以下のように動作する。クロック信号clkの立ち上がりイベントで以下の動作が行われる。リセット端子rstの入力が1のとき、状態レジスタstateの値をT_STATE1とし、レジスタv0、v1、o_tを0に初期化する。クロック信号clkの立ち上がりイベントで、リセット端子rstの入力が1でないとき、以下のように動作する。状態レジスタstateの値がT_STATE1の時には、入力信号a、bを読み込み、それぞれの値をレジスタad_t、wd_tにそれぞれ格納し、we_tに1を格納し、状態レジスタstateの値をT_STATE2に更新する。状態レジスタstateの値がT_STATE2の時には、入力信号cを読み込み、その値をad_tに格納し、we_tに0を格納し、状態レジスタstateの値をT_STATE3に更新する。状態レジスタstateの値がT_STATE3の時には、状態レジスタstateの値をT_STATE4に更新する。状態レジスタstateの値がT_STATE4の時には、読み込みデータrdを、レジスタo_tに格納し、状態レジスタstateの値をT_STATE1に更新する。状態レジスタstateの値は、T_STATE1、T_STATE2、の順番で更新される。図24を参照すると、テストベンチ生成手段106が生成したテストベンチが示されている。このテストベンチでは、テスト対象モジュールmaindutのほかに、配列ary[]に対応するメモリのシミュレーションモデルm1memorym1が作成され、必要な結線がされている。本発明によれば、動作記述と、動作合成後のRTLが、等価であることを確かめるといった用途に適用できる。また、動作合成後のRTLの性能が十分であるかを確かめるといった用途にも適用可能である。以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。"