"不揮発性記憶システムを動作させるための方法であって、前記不揮発性記憶システムはワード線に関連付けられた複数のビット線を有し、前記ワード線には複数の不揮発性記憶素子が関連付けられており、前記方法は、一又は複数のプログラムミング電圧を前記ワード線に印加するステップ720を含み、複数のプログラム状態のそれぞれを検証する際に、第1バイアス条件を前記複数のビット線上に設定するステップ804を含み、ここで、各プログラム状態を検証する際にそれぞれ個別の一組の第1バイアス条件が設定され、各ビット線へのバイアスはこのビット線上の不揮発性記憶素子がプログラムされる状態に基づくものであり、前記第1バイアス条件を設定した後に前記複数のビット線のうちのいくつかのビット線の条件を検出するステップ806を含み、読み出し処理中に第2バイアス条件を前記複数のビット線に設定するステップ824を含み、ここで、読み出し中の各プログラム状態のためにそれぞれ個別の一組の第2バイアス条件が設定され、所定のプログラム状態のための前記第2バイアス条件は、前記所定のプログラム状態のための前記第1バイアス条件と実質的に一致し、前記読み出し処理中に不揮発性記憶素子のビット線を検出するステップ826を含む、方法。所定のプログラム状態にプログラミング中の不揮発性記憶素子に隣接する不揮発性記憶素子は、前記所定のプログラム状態の検証中に、ターゲット不揮発性記憶素子のチャネル電位に依存するチャネル電位を有する、請求項1に記載の方法。前記所定の状態を読み出す際に前記第2バイアス条件を前記複数のビット線に設定するステップは、前記所定の状態にプログラムされた不揮発性記憶素子に隣接する不揮発性記憶素子の実質的に全てに対し、前記所定の状態を検証する際の前記隣接する不揮発性記憶素子のチャネル電位と一致するチャネル電位を持たせる、請求項2に記載の方法。前記第1バイアス条件を設定するステップは、前記複数のビット線のうち、現在検証中の状態にプログラムされるべき不揮発性記憶素子を有するいくつかのビット線、及び現在検証中の状態のすぐ下のプログラム状態にプログラムされるべき不揮発性記憶素子を有するいくつかのビット線をプリチャージするステップ1002を含み、前記第2バイアス条件を設定するステップは、前記複数のビット線のうちの他の全てのビット線を接地するステップ1004と、前記複数のビット線のうち、現在読み出し中の状態であると大まかに判定された不揮発性記憶素子を有するいくつかのビット線、及び現在読み出し中の状態のすぐ下のプログラム状態にあると大まかに判定された不揮発性記憶素子を有するいくつかのビット線をプリチャージするステップ1042と、前記複数のビット線のうちの他の全てのビット線を接地するステップ1046とを含む、請求項1から3のいずれか一項に記載の方法。前記複数の不揮発性記憶素子の各状態がどの状態にあるかを大まかに判定するために複数の基準電圧レベルにて読み出しを行うステップ1020を更に含んでおり、前記第2バイアス条件は前記読み出しに基づく、請求項1から4のいずれか一項に記載の方法。前記第1バイアス条件を設定するステップは、現在検証中の状態にプログラムされるべき不揮発性記憶素子を有するビット線をプリチャージするステップ1102と、前記複数のビット線のうちの他の全てのビット線を接地するステップ1104とを含み、前記第2バイアス条件を設定するステップは、前記複数のプログラム状態のうちの最も高いプログラム状態の読み出しのための第1組の前記第2バイアス条件を設定するために、前記最も高いプログラム状態に関連付けられた電圧レベルにて大まかな読み出しを行うステップ1124と、前記複数のプログラム状態のうちの2番目に高いプログラム状態に関連付けられた電圧レベルにて大まかな読み出しを行うステップ1130と、前記2番目に高いプログラム状態の読み出しのための第2組の前記第2バイアス条件を設定するために、前記2番目に高いプログラム状態に関連付けられた電圧レベルにて前記大まかな読み出しを行った後、前記2番目に高いプログラム状態に関連付けられた前記電圧よりも高い閾値電圧を有する不揮発性記憶素子を有する全てのビット線を放電するステップ1132と、前記複数のプログラム状態のうちの最も低いプログラム状態に関連付けられた電圧レベルにて大まかな読み出しを行うステップ1138と、前記最も低いプログラム状態の読み出しのための第3組の前記第2バイアス条件を設定するために、前記最も低いプログラム状態に関連付けられた電圧レベルにて前記大まかな読み出しを行った後、前記最も低いプログラム状態に関連付けられた前記電圧よりも高い閾値電圧を有する不揮発性記憶素子を有する全てのビット線を放電するステップ1140とを含む、請求項1から3のいずれか一項に記載の方法。前記第1バイアス条件を設定するステップは、現在検証中のプログラム状態にプログラムされるべき不揮発性記憶素子を有するビット線、及び現在検証中のプログラム状態よりも高いプログラム状態にプログラムされるべき不揮発性記憶素子を有するビット線をプリチャージするステップ1202と、前記複数のビット線のうち他の全てのビット線を接地するステップ1204とを含み、前記第2バイアス条件を設定するステップは、前記複数のビット線のうちの全てのビット線をプリチャージするステップ1222と、前記複数のプログラム状態のうち最も低いプログラム状態に関連付けられた電圧レベルにて大まかな読み出しを行い、前記最も低いプログラム状態の読み出しのための第1組の前記第2のバイアス条件を設定するステップ1224と、前記複数のプログラム状態のうち2番目に高いプログラム状態に関連付けられた電圧レベルにて大まかな読み出しを行い、前記2番目に高いプログラム状態の読み出しのための第2組の前記第2のバイアス条件を設定するステップ1228と、前記複数のプログラム状態のうち最も高いプログラム状態に関連付けられた電圧レベルにて大まかな読み出しを行い、前記最も高いプログラム状態の読み出しのための第3組の前記第2のバイアス条件を設定するステップ1232とを含む、請求項1から3のいずれか一項に記載の方法。複数のプログラム状態のそれぞれの検証において、各メモリセルが大まかな検証レベルに到達したことを表示する第1の値を各メモリセルについて記憶するステップと、複数のプログラム状態のそれぞれの検証において、各メモリセルが細かい検証レベルに到達したときに、各メモリセルがプログラムされるべき状態を表示する値をデータラッチに上書きするステップと、所定のメモリセルのビット線のための第1バイアス条件をどのように設定するかを判定するために、前記所定のメモリセルのための前記第1の値を前記所定のメモリセルのための前記データラッチにおける現在の値と結合するステップとを更に含む、請求項1から3のいずれか一項に記載の方法。複数の不揮発性記憶素子100、102、104等と、この複数の不揮発性記憶素子に関連付けられた複数のビット線BL0、BL1等と、前記複数の不揮発性記憶素子に関連付けられており、第1のワード線を含む複数のワード線WL0,BL1等と、前記複数の不揮発性記憶素子、前記複数のビット線、及び前記複数のワード線と導通する一又は複数の管理回路244、220、230、242、240と、を含んでおり、前記一又は複数の管理回路は、一又は複数のプログラミング電圧を前記ワード線に印加し、前記一又は複数の管理回路は、複数のプログラム状態のそれぞれを検証する際に、前記複数のビット線上に第1バイアス条件を設定し、ここで、各プログラム状態を検証する際にそれぞれ別個の一組の第1バイアス条件が設定され、各ビット線へのバイアスは前記ビット線上の不揮発性記憶素子がプログラムされる状態に基づくものであり、前記一又は複数の管理回路は、前記第1バイアス条件を設定した後に、前記不揮発記憶素子のビット線の条件を検出し、前記一又は複数の管理回路は、前記読み出し処理中に、前記複数のビット線上に第2バイアス条件を設定し、ここで、読み出し中の各プログラム状態のためにそれぞれ別個の一組の第2バイアス条件が設定され、所定のプログラム状態のための前記第2バイアス条件は、前記所定のプログラム状態のための前記第1バイアス条件と実質的に一致し、前記一又は複数の管理回路は、前記読み出し処理中に不揮発性記憶素子のビット線を検出する、システム。所定のプログラム状態にプログラミング中のターゲット不揮発性記憶素子に隣接する不揮発性記憶素子は、前記所定のプログラム状態の検証中に、前記ターゲット不揮発性記憶素子のチャネル電位に依存するチャネル電位を有することを特徴とする請求項9に記載のシステム。前記所定の状態を読み出す際に前記第2バイアス条件を前記複数のビット線に設定することで、前記所定の状態にプログラムされた不揮発性記憶素子に隣接する不揮発性記憶素子の実質的に全てに、前記所定の状態を検証する際の前記隣接する不揮発性記憶素子のチャネル電位と一致するチャネル電位を持たせる、請求項9又は10に記載のシステム。前記第1バイアス条件を設定するために、前記一又は複数の管理回路は、前記複数のビット線のうち、現在検証中の状態にプログラムされるべき不揮発性記憶素子を有するいくつかのビット線、及び現在検証中の状態のすぐ下の前記プログラム状態にプログラムされるべき不揮発性記憶素子を有するいくつかのビット線をプリチャージし、前記一又は複数の管理回路は、第1バイアス条件を設定するために前記複数のビット線のうち他の全てのビット線を接地し、前記第2のバイアス条件を設定するために、前記一又は複数の管理回路は、前記複数のビット線のうち、現在読み出し中の状態であると大まかに判定された不揮発性記憶素子を有するいくつかのビット線、及び現在読み出し中の状態のすぐ下のプログラム状態にあると大まかに判定された不揮発性記憶素子を有するいくつかのビット線をプリチャージし、前記一又は複数の管理回路は、第2のバイアス条件を設定するために前記複数のビット線のうちの他の全てのビット線を接地することを特徴とする請求項9から11のいずれか一項に記載のシステム。前記一又は複数の管理回路は、前記不揮発性記憶素子のそれぞれがどの状態にあるかを大まかに判定するために複数の基準電圧レベルにて読み出しを行い、前記第2バイアス条件はこの読み出しに基づく、請求項9から12のいずれか一項に記載のシステム。前記第1バイアス条件を設定するために、前記一又は複数の管理回路は、現在検証中の状態にプログラムされるべき不揮発性記憶素子を有するビット線をプリチャージし、前記一又は複数の管理回路は、第1バイアス条件を設定するために前記複数のビット線のうちの他の全てのビット線を接地し、前記第2バイアス条件を設定するために、前記一又は複数の管理回路は、前記複数のビット線の全てのビット線をプリチャージし、前記一又は複数の管理回路は、前記複数のプログラム状態のうちの最も高いプログラム状態の読み出しのための第1組の前記第2バイアス条件を設定するために、前記最も高いプログラム状態に関連付けられた電圧レベルにて大まかな読み出しを行い、前記一又は複数の管理回路は、前記複数のプログラム状態の2番目に高いプログラム状態に関連付けられた電圧レベルにて大まかな読み出しを行い、前記一又は複数の管理回路は、前記2番目に高いプログラム状態に関連付けられた電圧レベルにおける大まかな読み出しの後、前記2番目に高いプログラム状態の読み出しのための第2組の第2バイアス条件を設定するために、前記2番目に高いプログラム状態に関連付けられた電圧よりも高い閾値電圧を備える不揮発性記憶素子を有する全てのビット線を放電し、前記一又は複数の管理回路は、前記複数のプログラム状態の最も低いプログラム状態に関連付けられた電圧レベルにて大まかな読み出しを行い、前記一又は複数の管理回路は、前記最も低いプログラム状態に関連付けられた電圧レベルにて大まかな読み出しの後、前記最も低いプログラム状態の読み出しのための第3組の第2バイアス条件を設定するために、前記最も低いプログラム状態よりも高い状態に関連付けられた電圧よりも高い閾値電圧を備える不揮発性記憶素子を有する全てのビット線を放電する、請求項9から11のいずれか一項に記載のシステム。第1バイアス条件を設定するために、前記一又は複数の管理回路は、現在検証中の状態にプログラムされるべき不揮発性記憶素子を有する複数のビット線と、現在検証中の状態よりも高いプログラム状態にプログラムされるべき不揮発性記憶素子を有するビット線とをプリチャージし、前記一又は複数の管理回路は、第1バイアス条件を設定するために前記複数のビット線のうちの他の全てのビット線を接地し、前記第2バイアス条件を設定するために、前記一又は複数の管理回路は、前記複数のビット線のうち全てのビット線をプリチャージし、前記一又は複数の管理回路は、前記複数のプログラム状態のうちの最も低いプログラム状態の読み出しのための第1組の第2バイアス条件を設定するために、前記最も低いプログラム状態に関連付けられた電圧レベルにて大まかな読み出しを行い、前記一又は複数の管理回路は、前記複数のプログラム状態のうちの2番目に高いプログラム状態の読み出しのための第2組の第2バイアス条件を設定するために、前記2番目に高いプログラム状態に関連付けられた電圧レベルにて大まかな読み出しを行い、前記一又は複数の管理回路は、前記複数のプログラム状態の最も高いプログラム状態の読み出しのための第3組の第2バイアス条件を設定するために、前記最も高いプログラム状態に関連付けられた電圧レベルにて大まかな読み出しを行う、請求項9から11のいずれか一項に記載のシステム。ワード線に関連付けられた複数のビット線と、前記ワード線に関連付けられた複数の不揮発性記憶素子とを含む不揮発性記憶システムであって、一又は複数のプログラム電圧を前記ワード線に印加する手段244,220,242,230,240を含み、複数のプログラム状態のそれぞれを検証する際に前記複数のビット線上に第1バイアス条件を設定するための手段244,220,242,230,240を含み、ここで、各プログラム状態を検証する際にそれぞれ別個の一組の第1バイアス条件が設定され、各ビット線へのバイアスはこのビット線上の不揮発性記憶素子がプログラムされる状態に基づくものであり、前記第1バイアス条件を設定した後に、前記複数のビット線のうちいくつかのビット線の条件を検出するための手段244,220,242,230,240を含み、読み出し処理中に前記複数のビット線上に第2バイアス条件を設定するための手段244,220,242,230,240を含み、ここで、読み出される各プログラム状態のためにそれぞれ別個の一組の第2バイアス条件が設定され、所定のプログラム状態のための前記第2バイアス条件は、前記所定のプログラム状態のための前記第1バイアス条件と実質的に一致し、前記読み出し処理中に不揮発性記憶素子のビット線を検出するための手段244,220,242,230,240を含む、不揮発性記憶システム。不揮発性記憶装置の動作を向上させる技術を開示する。特定のメモリセルが読み出し中に一又は複数の隣接するメモリセルから受けるチャネル結合の量を、検証中にこの隣接するメモリセルから生じたチャネル結合の量と一致させることができる。したがって、プログラム検証と読み出しとの間のチャネル結合の相違が減少又は除去される。検出されるターゲットメモリセルの閾値電圧は隣接するメモリセルのビット線バイアスに依存し得ることに留意されたい。例えば、隣接するメモリセルのビット線が接地されている場合、この隣接するメモリセルのビット線がVblVblは例えば0.4Vであり得るでバイアスがかけられている場合に比べてターゲットメモリの閾値電圧が高くなり得る。一方、隣接するメモリセルのビット線がVblでバイアスがかけられている場合、ビット線が接地されている場合に比べてターゲットメモリセルの閾値電圧は低くなり得る。実施形態には、ターゲットメモリセルの読み出し中の隣接するビット線のビット線バイアス条件を、ターゲットメモリセルの検証中に用いられた隣接するビット線バイアス条件と一致させる方法及び装置が含まれる。これは、チャネル結合効果を軽減することを助け得る。チャネル結合の係る差異を減少させることでメモリセルの閾値電圧の判定の正確性を向上させ得る。更に、全てのビット線は、検証と読み出しの両方の間、共に読み出され得る。したがって、検出及び読み出しが効率的である。プログラミング中に一又は複数の検証動作が各プログラミングパルスのために行われ得ることに留意されたい。したがって、全てのビット線を共に検出することにより各プログラミングパルスの後の検証動作の数を減らすことは非常に有用である。更に、ビット線のうち少なくともいくつかは、少なくともいくつかの検証及び読み出し動作中に接地することができ、これにより電力を節約し得る。更に、消費される電流のピーク値も低下させることができる。いくつかの実施形態において、不揮発性記憶素子はフラッシュメモリアレイ内にある。フラッシュメモリシステムの一例はNAND構造を用い、2つの選択ゲート間に複数のトランジスタを直列で配列することを含む。直列のトランジスタと選択ゲートをNANDストリングと呼ぶ。NAND構造体がアーキテクチャの一例として記載されるが、本明細書において記載される技術はNANDアーキテクチャに限定されない。図1は1つのNANDストリングを示す平面図である。図2は、その等価回路である。図1と図2に示すNANDストリングは、第1あるいはドレイン側選択ゲート120と第2あるいはソース側選択ゲート122の間に挟まれているとともに直列に接続されている4つのトランジスタ100、102、104及び106を有する。選択ゲート120は、ビット線接続126を介してNANDストリングをビット線に接続する。選択ゲート122はNANDストリングをソース線128に接続する。選択ゲート120は、選択線SGDに適切な電圧を印加することで制御される。選択ゲート122は、選択線SGSに適切な電圧を印加することで制御される。トランジスタ100、102、104、及び106のそれぞれは制御ゲートとフローティングゲートを有している。例えば、トランジスタ100は、制御ゲート100CGとフローティングゲート100FGを有している。トランジスタ102は、制御ゲート102CGとフローティングゲート102FGを有している。トランジスタ104は、制御ゲート104CGとフローティングゲート104FGを有している。トランジスタ106は、制御ゲート106CGとフローティングゲート106FGを有している。制御ゲート100CGは、ワード線WL3に接続されており、制御ゲート102CGはワード線WL2に接続されており、制御ゲート104CGはワード線WL1に接続されており、制御ゲート106CGはワード線WL0に接続されている。図1及び図2はNANDストリングの中の4個のメモリセルを示しているが、4つのトランジスタの使用は例としてのみ示されていることに注意されたい。本明細書に説明する技術とともに使用するNANDストリングは、4個未満のメモリセル又は4個を超えるメモリセルを有していてもよい。例えば、いくつかのNANDストリングは8個のメモリセル、16個のメモリセル、32個のメモリセル、64個のメモリセル、128個のメモリセル等を含む。本明細書の説明はNANDストリングの中の特定の数のメモリセルに制限されない。NAND構造体を使用するフラッシュメモリシステムのための典型的なアーキテクチャは多くのNADNストリングを含む。各NANDストリングは、選択線SGSによって制御されるソース選択ゲートによってそのソース線に接続され、かつ、選択線SGDによって制御されるドレイン選択ゲートによってその関連付けられたビット線に接続される。各ビット線及びビット線接続を介してこのビット線に接続された各NANDストリングは、メモリセルのアレイの列を備える。ビット線は複数のNANDストリングと共有される。典型的に、ビット線は、NANDストリングの上面でワード線に対して垂直方向に走り、かつ一又は複数のセンス増幅器に接続されている。各メモリセルは、データアナログ又はデジタル形式を記憶することができる。1ビットのデジタルデータを記憶するときに、メモリセルの可能な閾値電圧の範囲は、論理データ1と0が割り当てられる2つの範囲に分割される。NAND型フラッシュメモリの一例では、電圧閾値は、メモリセルが消去された後には負になり、論理1と定義される。閾値電圧はプログラミング後には正となり、論理0と定義される。閾値電圧が負のときに、制御ゲートに0ボルトを印加することにより読み出しが試みられると、メモリセルがオンになり論理1を記憶していることを示す。閾値電圧が正のときに、制御ゲートに0ボルトを印加することにより読み出し動作が試みられると、メモリセルはオンにならずに論理0を記憶していることを示す。複数レベルのデータを記憶する場合、可能性のある閾値電圧の範囲はデータのレベル数に分割される。例えば、4つのレベルの情報が記憶される場合2バイトのデータ、データ値11、10、01、及び00に割り当てられる4つの閾値電圧範囲がある。NAND型メモリの一例では、消去動作後の閾値電圧は負であり11と定義される。正の閾値電圧は10、01及び00のデータ状態のために使用される。8つのレベルの情報あるいは状態が記憶される場合例えば3ビットのデータ、データ値000、001、010、011、100、101、110及び111に割り当てられた8つの閾値電圧範囲がある。メモリセルにプログラムされるデータとセルの閾値電圧レベルの間の具体的な関係は、セルに採用されるデータ符号化方式によって決まる。一実施形態においては、フローティングゲートの閾値電圧が誤ってその隣接する物理状態にシフトした場合に1つのビットだけが影響を受けるように、グレイコード割当を用いてデータ値が閾値電圧範囲に割り当てられる。いくつかの実施形態において、異なるワード線に対してデータ符号化方式を変更することができ、データ符号化方式は時間の経過とともに変更することができ、あるいは、ランダムなワード線のデータビットは、データパターン感度を低減しかつメモリセルの劣化を均一にするために、反転され得る。NAND型フラッシュメモリ及びそれらの動作の関連する例は、次の米国特許/特許出願において記載されており、それら全てはその全体を参照することにより本明細書に組み込まれる。米国特許第5,570,315号、米国特許第5,774,397号、米国特許第6,046,935号、米国特許第6、456、528号、及び米国特許公開US2003/0002348号。本明細書における記載事項はNAND型に加えて他の種類のフラッシュメモリ、更には他の不揮発性メモリにも適用することができる。NANDフラッシュメモリに加えて、他のタイプの不揮発性記憶装置もまた用いることができる。例えば、基本的にフローティングゲートの代わりに窒化物層内に電荷をトラッピングするメモリセルである、いわゆるTANOS構造TaN-Al2O3-SiN-SiO2の積層から構成される構造にも本発明は適用できる。フラッシュEEPROMに有用な他のタイプのメモリセルが、伝導性のフローティングゲートに代えて、非伝導性の誘電材料を採用し、不揮発な方法で電荷を蓄積する。係るセルは、Chanらによる記事、ATrueSingle-TransistorOxide-Nitride-OxideEEPROMDevice、IEEEElectronDeviceLetters、EDL-8巻、第3号、1987年3月の93から95ページに説明されている。酸化ケイ素、窒化ケイ素、及び酸化ケイ素ONOから形成される三層の誘電体が、メモリセルチャネル上で半導電性基板の表面と導電性制御ゲートとの間に挟まれている。セルは、セルチャネルから窒化物の中に電子を注入することにより書込みが行われ、窒化物内において電子が制限領域内にトラッピングされ蓄積される。この蓄積された電荷は、次に、検出可能な方法で、セルのチャネルの一部の閾値電圧を変更する。セルは、窒化物中にホットホールを注入することによって消去される。Nozakiら、A1-MbEEPROMwithMONOSMemoryCellforSemiconductorDiskApplication、IEEEJournalofSolid-StateCircuits、第26巻、第4号、1991年4月、497から501ページに、分離した選択トランジスタを形成するためにドーピングされたポリシリコンゲートがメモリセルチャネルの一部に拡がっている分割ゲート構成における同様のセルが説明されている。前記2つの記事は、参照によりその全体が本明細書に組み込まれる。参照により本明細書に組み込まれるWilliamD.Brown及びJoeE.Brewerによって編集されたNonvolatileSemiconductorMemoryTechnology、IEEE出版1998年の第1.2項にも、誘電電荷トラップ装置に適用可能である書き込み技法が説明されている。他のタイプのメモリ素子も使用できる。図3は、1つ以上のメモリダイ又はチップ212を有する不揮発性記憶デバイス210を示している。メモリダイ212は、メモリセルの2次元又は3次元のアレイ200、制御回路220、及び、リード/ライト回路230Aと230Bを有する。一実施形態では、様々な周辺回路によるメモリアレイ200へのアクセスはアレイの両側で対称的に実装されており、これにより、各側のアクセス線及び回路の密度が半分に低減される。リード/ライト回路230A及び230Bは、複数のセンスブロック検出ブロック300を有しており、それらのセンスブロック300によって1ページのメモリセルを並列に読み出し又は書き込みすることができる。メモリアレイ100は、行デコーダ240Aと240Bを介したワード線と、列デコーダ242Aと242Bを介したビット線によってアドレス指定される。典型的な実施形態では、コントローラ244は、1つ以上のメモリダイ212のような同じメモリデバイス210例えば、取り外し可能なストレージカード又はパッケージ内に含まれる。命令、及びデータは、線232を介してホストとコントローラ244の間で転送され、また、線234を介してコントローラと1つ以上のメモリダイ212の間で転送される。一実施態様は複数チップ212を含むことができる。制御回路220は、リード/ライト回路230Aと230Bと協調して、メモリアレイ200に対してメモリ動作を実行する。制御回路220は、ステートマシン222、オンチップアドレスデコーダ224、及び電力制御モジュール226を有している。ステートマシン222は、メモリ動作のチップレベルの制御を提供する。オンチップアドレスデコーダ224は、ホスト又はメモリコントローラによって用いられるアドレスと、デコーダ240A、240B、242A及び242Bによって用いられるハードウェアアドレスの間のアドレスインタフェースを提供する。電力制御モジュール226は、メモリ動作中のワード線及びビット線に供給される電力及び電圧を制御する。一実施形態では、電力制御モジュール226は、供給電力より大きな電圧を作り出すことができる一又は複数のチャージポンプを有する。一実施形態では、制御回路220、電力制御回路226、デコーダ回路224、ステートマシン回路222、デコーダ回路242A、デコーダ回路242B、デコーダ回路240A、デコーダ回路240B、リード/ライト回路230A、リード/ライト回路230B、及び/又はコントローラ244の1つ又はいくつかの組合せは、1つの管理回路、あるいは複数の管理回路群と称されることがある。図4は、メモリセルアレイ200の例示的な構造を示す。一実施形態においては、メモリセルのアレイはメモリセル群のM個のブロックに分割される。フラッシュEEPROMシステムにおいて一般的であるように、このブロックは消去の単位である。すなわち、各ブロックは共に消去される最小数のメモリセルを含む。各ブロックは、通常、複数のページに分割される。ページは書き込みプログラムの単位である。通常、1つ又は複数ページのデータが1列のメモリセルに記憶される。1つのページは、1つ又は複数のセクタを記憶できる。1つのセクタは、ユーザデータとオーバヘッドデータを含む。オーバヘッドデータは、通常、セクタのユーザデータから算出される誤り訂正符号ErrorCorrectionCode:ECCを含む。コントローラ後述の一部が、データがアレイに書き込まれているときにECCを計算し、データがアレイから読み出されているときにECCのチェックも行う。代わりに、ECC及び/又は他のオーバヘッドデータはそれらが関係するユーザデータとは異なるページに記憶され、又は異なるブロックに記憶されることがある。ユーザデータのセクタは通常、磁気ディスクドライブ内のセクタサイズに相当する512バイトである。例えば8ページから32、64、128、あるいはそれ以上のページまでの多数のページが1ブロックを形成する。異なるサイズのブロックと配置も採用することができる。別の実施形態では、ビット線は偶数のビット線と奇数のビット線に分けられる。奇数/偶数ビット線アーキテクチャでは、共通ワード線に沿っており奇数ビット線に接続されたメモリセル群は、同時にプログラムが行われる。これに対し、共通ワード線に沿っており偶数ビット線に接続されたメモリセル群は、別のタイミングで同時に書き込みが行われる。図4は、メモリアレイ200の第iブロックの詳細を示している。第iブロックは、X1ビット線とX1NANDストリングを含んでいる。第iブロックは、64本のデータワード線WL0~WL63、2本のダミーワード線WL_d0、WL_d1、ドレイン側選択線SGD、及び、ソース側選択線SGSも含んでいる。各NANDストリングの一端は、選択線SGDに接続されているドレイン選択ゲートを介して対応するビット線に接続されており、他端は、選択線SGSに接続されているソース選択ゲートを介してソース線に接続されている。64本のデータワード線と2本のダミーワード線が存在するので、各NANDストリングは、64個のデータメモリセルと2個のダミーメモリセルを含んでいる。他の実施形態では、NANDストリングは、64個のデータメモリセルと2個のダミーメモリセルより多い、あるいは少ないものを有していてもよい。データメモリセルは、ユーザ又はシステムのデータを記憶することができる。ダミーメモリセルは、通常、ユーザ又はシステムのデータを記憶するのには用いられない。いくつかの実施形態は、ダミーメモリセルを有していない。図5は、センスモジュール480と呼ばれるコア部と共通部490に分割された個々のセンスブロック300のブロック図である。一実施形態では、各ビット線に対して個別のセンスモジュール480を用意し、一組の複数センスモジュール480に対して一つの共通部490を用意してもよい。一例として、1個のセンスブロックは、1個の共通部490と8個のセンスモジュール480を有している。グループ内の各センスモジュールは、データバス472を介して協働する共通部と通信する。さらなる詳細としては、参照によりその全体が本明細書に組み込まれる米国特許出願公開公報2006/0140007号を参照されたい。センスモジュール480は、接続されたビット線内の伝導電流が予め決められた閾値レベルより高いか低いかを判定するセンス回路470を備えている。いくつかの実施形態では、センスモジュール480は、センスアンプと一般に呼ばれる回路を有する。センスモジュール480は、さらに、接続されたビット線に電圧状態を設定するために用いられるビット線ラッチ482を有している。例えば、ビット線ラッチ482内で予め決められた状態がラッチされることによって、接続されたビット線を、プログラム禁止を指定する状態例えば、Vddに引き上げるプルする。いくつかの実施形態において、特定のプログラム状態の検証中の各ビット線上の電圧状態は、この特定のプログラム状態の読み出し中の各ビット線上の電圧状態と一致される。共通部490は、プロセッサ492、一組のデータラッチ494、及び、一組のデータラッチ494とデータバス420の間を接続するI/Oインタフェース496を備えている。プロセッサ492は計算を実行する。例えば、その機能の1つは、検出されたメモリセル内に記憶されているデータを特定し、特定されたデータを一組のデータラッチ内に記憶することである。いくつかの実施形態において、プロセッサ492は検証中及び読み出し中にビット線に印加されるべき電圧の値を判定する。検証中に、プロセッサ492はこの判定をビット線上のメモリセルがプログラムされる又は、された状態に基づいて行うことができる。読み出し中に、プロセッサ492はこの判定を、どの状態にプログラムされたかを大まかに判定するためのメモリセルの大まかな読み出しに基づき行うことができる。この一組のデータラッチ494は、読み出し動作中にプロセッサ492によって特定されたデータビット群を記憶するために用いられる。一組のデータラッチ494は、プログラム動作中にデータバス420から取り込んだデータビット群を記憶するためにも用いられる。取り込まれたデータビット群は、メモリ内に書き込む予定のライトデータ書き込みデータを表す。I/Oインタフェース496は、データラッチ494とデータバス420の間のインタフェースを提供する。読み出し又は検出中には、システムの動作はステートマシン222の制御下にあり、ステートマシン222はアドレス指定されたセルへの種々の制御ゲート電圧の供給を制御する。メモリに用意された様々なメモリ状態に対応する様々な既定制御ゲート電圧のステップを進むとき、センスモジュール480はこれらの電圧の1つにて遷移し得、バス472を介してセンスモジュール480からプロセッサ492に出力が提供される。その時点で、プロセッサ492は、センスモジュールの遷移イベントと、ステートマシンから入力線493を介して加えられた制御ゲート電圧についての情報によって、生じたメモリ状態を特定する。それから、プロセッサは、メモリ状態に対するバイナリ符号化を計算し、得られたデータビット群をデータラッチ494に格納する。コア部の別の実施形態では、ビット線ラッチ482は、センスモジュール480の出力をラッチするラッチ、及び、上記のようなビット線ラッチの2つの役割を持つ。当然のことながら、いくつかの実施形態では複数のプロセッサ492を有することができる。一実施形態では、各プロセッサ492は出力線図5には示されていないを有し、各出力線は共にワイヤードOR接続される。いくつかの実施形態では、出力線は、ワイヤードOR線に接続される前段階で反転される。この構成は、ワイヤードORの結果を受け取るステートマシンが、プログラミング中の全てのビットがいつ所望のレベルに到達したかを判断できるので、プログラム処理の完了時点を判定するプログラム検証処理における素早い判定を可能にする。例えば、各ビットがその所望のレベルに到達すると、そのビット用の論理0がワイヤードOR線に送られる又はデータ1が反転される。全てのビットがデータ0を出力すると又はデータ1が反転されると、ステートマシンはプログラム処理の完了を知る。各プロセッサが8個のセンスモジュールと通信する実施形態では、いくつかの実施形態においてステートマシンはワイヤードOR線を8回読み出す必要があってもよいし、あるいは、協働するビット線の結果を蓄積するための論理をプロセッサ492に追加し、ステートマシンがワイヤードOR線を一度だけ読み出せば良いようにしてもよい。プログラム又は検証処理の間、プログラムされるべきデータはデータバス420から一組のデータラッチ494内に記憶される。ステートマシン制御下のプログラム動作は、アドレス指定されるメモリセルの制御ゲートに加えられる一連の値の増加を伴うプログラミング電圧パルスを伴う。各プログラミングパルスに続いて検証処理が実行され、メモリセルが所望の状態にプログラムされたか否かを判定する。プロセッサ492は、所望のメモリ状態に対して、検証されたメモリ状態を監視する。その2つが一致したとき、プロセッサ492は、プログラム禁止を指定する状態にビット線を引き上げるプルするようにビット線ラッチ482を設定する。これにより、たとえプログラミングパルスがその制御ゲートに影響しても、ビット線に接続したセルがさらにプログラミングされないようにすることができる。他の実施形態では、プロセッサが最初にビット線ラッチ482をロードし、センス回路が検証処理中にビット線ラッチ482に禁止値を設定する。いくつかの実施形態において、メモリセルが更なるプログラミングを禁止されていても、ビット線は検証処理中に正常に充電され得る。換言すると、ビット線上のセルのために検証がもはや必要でないとしても、検証を行うことができるようにビット線は充電される。これにより、検証中のターゲットメモリセルに隣接するメモリセルのチャネル電位をターゲットメモリセルの読み出し中に隣接するメモリセルのチャネル電位と一致させることができる。データラッチスタック494は、センスモジュールに対応するデータラッチのスタックを有する。一実施形態では、センスモジュール480毎に3個から5個のあるいはその他の数のデータラッチが存在する。一実施形態では、ラッチは夫々1ビットである。いくつかの実装形態では、必須ではないがデータラッチはシフトレジスタとして実装され、内部に記憶されたパラレルデータをデータバス420用にシリアルデータに変換したり、その逆を行ったりする。好適な一実施形態では、m個のメモリセルのリード/ライトブロックに対応する全てのデータラッチを相互にリンクしてブロックシフトレジスタを構成し、シリアル転送によってデータのブロックを入力又は出力できるようにする。特に、リード/ライトモジュールの一群のデータラッチのそれぞれが、データバスへあるいはデータバスからデータを順に転送するようにリード/ライトモジュールのバンクを構成し、一群のデータラッチがあたかもリード/ライトブロック全体のシフトレジスタの一部であるかのようにしてもよい。読み出し動作やセンス増幅器についてのさらなる情報は次の文献に記載されている。1米国特許第7,196,931号、Non-VolatileMemoryAndMethodWithReducedSourceLineBiasErrors2米国特許第7,023,736号、Non-VolatileMemoryAndMethodwithImprovedSensing、3米国特許出願公開2005/0169082号、4米国特許第7,196,928号、CompensatingforCouplingDuringReadOperationsofNon-VolatileMemory、及び、5米国特許出願公開2006/0158947号、ReferenceSenseAmplifierForNon-VolatileMemory、2006年7月20日出願。これら5個の特許文献の全ては、参照によりその全体が本明細書に組み込まれる。成功したプログラミング処理検証を含むの最後において、メモリセルの閾値電圧は、必要に応じて、プログラムされたメモリセルの1つ又は複数の閾値電圧の分布内、あるいは、消去されたメモリセルの閾値電圧の分布内となる。図6Aは、各メモリセルが4ビットデータを記憶する場合におけるメモリセルアレイについてのデータ状態に対応した閾値電圧分布の例を示す。なお、他の実施形態では、1メモリセルあたり4ビットよりも多い、あるいは少ないデータを採用してもよい。図6Aは、データ状態0~15に対応する16個の閾値電圧分布を示している。一実施形態では、状態0の閾値電圧は負値であり、状態1~15の閾値電圧は正値である。しかしながら、データ状態1~15のうちの一又は複数の閾値電圧は負値でもよい。データ状態0~15の夫々の間は、メモリセルからデータを読み出す際に用いられる読み出し基準電圧である。例えば、図6Aは、データ状態0と1の間の読み出し基準電圧Vr1と、データ状態1と2の間の読み出し基準電圧Vr2を示している。メモリセルの閾値電圧が各読み出し基準電圧よりも高いか低いかをテストすることによって、システムはそのメモリセルがどの状態にあるかを判定することができる。各データ状態0~15の下限あるいはその付近は、検証基準電圧である。例えば、図6Aは、状態1に対するVv1と、状態2に対するVv2を示している。所定の状態にメモリセルをプログラミングする際、システムはそれらのメモリセルが検証基準電圧に等しいかそれより高い閾値電圧を有するかをテストする。いくつかの実施形態において、一のデータ状態例えば最も低いデータ状態は消去状態消去された状態として呼ばれ、他の全ての状態はプログラム状態プログラムされた状態として呼ばれる。図6Bは、データ状態0~15に対応する閾値電圧分布の他の実施形態を示している。この実施形態では、補正アルゴリズムが、エラーとなっているある程度の割合のセルを扱うことができるので、閾値電圧分布が部分的にオーバーラップすることができる。Vt軸閾値電圧軸は、制御ゲートに印加される実際の電圧からオフセットされ得ることに留意されたい。オフセットは、ソースを通じたボディ効果、あるいは、負値の閾値電圧を測定可能な正値範囲にシフトさせるためにボディバイアスが用いられることにより生じる。図示された16個の状態は等間隔/等幅になっているが、データ保持損失に対する脆弱性の度合いの違いに対応するために様々な状態が異なる幅/間隔を有していてもよいことにも留意されたい。いくつかの実施形態では、状態0及び/又は状態15は、他の状態よりも広い。図6A及び6Bの実施態様において、不揮発性記憶素子は、4つのデータ状態を使用して記憶素子ごとに4ビットのデータを記憶する。図6Cは、各記憶素子が2ビットのデータを記憶する4つの状態のメモリデバイスのための一組の閾値電圧分布の例を表している。第1の閾値電圧分布401は、消去された消去状態記憶素子のために提供される。3つの閾値電圧分布402、403及び404はそれぞれプログラム状態A、B及びCを表している。一実施形態において、消去状態における閾値電圧は負であり、A、B及びC状態における閾値電圧は正である。更に、読み出し基準電圧Vra、Vrb及びVrcが、記憶素子からデータを読み出すために提供される。対象の記憶素子の閾値電圧がVra、Vrb及びVrcよりも高いか低いかをテストすることによって、このシステムはこの記憶素子の状態例えばプログラミング状態を判定することができる。更に、検証基準電圧Vva、Vvb、及びVvcが提供される。記憶素子をA状態、B状態又はC状態にプログラミングする際、このシステムは、これらの記憶素子がそれぞれVva、Vvb又はVvc以上の閾値電圧を有するか否かをテストする。一実施形態において、検証ローLow基準電圧Vval、Vvbl、及びVvclが提供される。異なる数の状態を備える実施形態において、類似する検証ロー基準電圧が使用され得る。検証ローレベルは、下記の粗い検証時に使用され得る。全シーケンスプログラミングにおいて、記憶素子は、消去状態からプログラム状態A、B又はCのいずれかに直接プログラムされ得る。例えば、プログラムされるべき一群の記憶素子は、まずこれら一群の全ての記憶素子が消去状態となるように消去され得る。図6Dに表されるような一連のプログラムパルスが記憶素子を直接A、B及びC状態にプログラムするために使用され得る。いくつかの記憶素子が消去状態からA状態に直接プログラムされる間に、他の記憶素子は消去状態からB状態に及び/又は消去状態からC状態にプログラムされる。全シーケンスプログラミングを使用することを必要としないことに留意されたい。スロープログラミングモードの一例は、一又は複数のプログラム状態のためにローオフセット及びハイターゲット検証レベルを使用する。例えば、VvaLはA状態のためのオフセット検証レベルであり、VvaはA状態のためのターゲット検証レベルであり、VvbLはB状態のためのオフセット検証レベルであり、VvbはB状態のためのターゲット検証レベルである。プログラミング中、ターゲット状態としてA状態にプログラムされる記憶素子例えばA状態記憶素子の閾値電圧がVvaLを越えると、ビット線をあるレベル例えば0.6~0.8V公称プログラムレベル若しくは非禁止レベル例えば0Vと、完全禁止レベル例えば2~3Vとの間に上げること等によってそのプログラミング速度は遅くなる。これによって、閾値電圧の大きな段階的増加を避けることによって精度が大きく増す。閾値電圧がVvaに到達すると、記憶素子は更なるプログラミングからロックアウトされる。同様に、B状態記憶素子の閾値電圧がVvbLを越えると、そのプログラミング速度は遅くなり、かつ、閾値電圧がVvbに到達すると、記憶素子は更なるプログラミングからロックアウトされる。一のアプローチ手段において、スロープログラミングモードは最も高い状態のためには使用されず、なぜならいくらかのオーバーシュートは一般的に許容されるからである。代わりに、スロープログラミングモードは最も高い状態よりも低いプログラム状態のために使用することができる。更に、上記プログラミング技術の例において、記憶素子の閾値電圧は、ターゲットのプログラム状態にプログラムされるときに引き上げられる。しかしながら、記憶素子の閾値電圧がターゲットのプログラム状態にプログラムされるときに引き下げられるプログラミング技術を使用することもできる。記憶素子の電流を測定するプログラミング技術も使用することができる。本明細書におけるコンセプトは異なるプログラミング技術にも適用され得る。図6Dは、一連のプログラミング動作中に、選択されたワード線選択ワード線に適用されるプログラムパルス及び検証パルスを表している。プログラミング動作は、複数のプログラミングの繰り返しからなることができ、各繰り返しは、一又は複数のプログラムパルスを選択ワード線に適用する一又は複数の検証電圧が後に続くものである。一の可能な手法において、プログラム電圧は連続する繰り返しによって増大される。更に、プログラム電圧は、パス電圧Vpassレベル例えば6~8Vを有する第1部分を有し、これにはプログラムレベル例えば12~25Vにある第2部分が続く。例えば、第1、第2、第3及び第4のプログラムパルス410、412、414及び416は、それぞれVpgm1、Vpgm2、Vpgm3及びVpgm4のプログラム電圧を有し、その後も同様である。各プログラムパルスの後に一組の一又は複数の検証電圧が与えられてもよい。図6Dにおいて、3つの検証パルスが各プログラムパルス間に表されている。例えば、検証パルスVvAは、A状態にターゲットされたメモリセルがVvaに到達したか否かを検証するために使用することができ、VvBは、B状態にターゲットされたメモリセルがVvBに到達したか否かを検証するために使用することができ、VvCは、C状態にターゲットされたメモリセルがVvCに到達したか否かを検証するために使用することができる。場合においては、一又は複数の最初のプログラムパルスは検証パルスによって追従されず、これはいずれの記憶素子も最も低いプログラム状態例えばA状態に到達したと推定されないからである。続いて、例として、プログラムの繰り返しはA状態のために検証パルスを使用することができ、続いて、A及びB状態のために検証パルスを使用するプログラムの繰り返しが続き、続いて、B及びC状態のために検証パルスを使用するプログラムの繰り返しが続く。図6Dに表された電圧パルスは最終検証レベルのためのものである。VvaL、VvbL、及びVvcLのロー検証レベルのためのパルスがあってもよい。図7Aは、一又は複数の検出ステップを含むプログラミング処理700の一実施形態を説明するフローチャートである。ステップ702では、プログラムされるメモリ部分が選択される。一実施形態では、これは、メモリ構造に適した一又は複数の書き込み単位であってよい。書き込み単位の一例はページと呼ばれる。別の実施形態では、別の単位及び/又は構造も使用可能である。ステップ704では、プレプログラミング処理が時によって使用されるが、この場合、アドレス指定されたメモリセルに、データに依存しないプログラミングを実行することで、記憶素子の疲労が一様となり、後続の消去の開始地点がより均一になる。ステップ706では、使用の記憶素子の種類に応じて消去処理が適宜実行される。適切なスマート消去処理の一例は、米国特許第5,095,344号に説明されている。この関連出願の全体は、本願明細書に組み込まれる。ステップ708は、消去されたメモリセルの閾値電圧を実際の書き込みフェーズのより均一な開始範囲に位置するように設計された任意のソフトプログラミング処理を含む。一実施形態では、消去中又はソフトプログラミング中にメモリセルのいずれかが検証に失敗した場合、このメモリセルは論理アドレススペースからマップアウトされてよい。この時点で、メモリはデータ条件プログラミングフェーズに使用できる状態にある。ステップ710において、プログラム電圧Vpgmは初期値に設定される。更に、ステップ710において、プログラムカウンターPCがゼロに初期化される。ステップ720において、プログラムパルスが適用される。ステップ722において、検証処理が行われる。一実施形態において、この検証は同時の粗い/細かい検証coarse/fineverifyである。メモリセルの閾値が最終レベルVvaよりもかなり低い最初のプログラミングステップ時において、粗いプログラミングが適用される。しかしながら、メモリセルの閾値電圧がVvaLに到達した後には細かいプログラミングが使用される。よって、いくつかのメモリセルが粗いプログラミングcoarseprogramingのために検証されている間に、他のメモリセルは細かいプログラミングfineprogramingのために検証されている。特定のメモリセルが目的とする状態にプログラムされているかが検証済みの場合、それは更なるプログラミングからロックアウトされ得ることに留意されたい。ステップ722の更なる詳細は後述する。ステップ724において、全てのメモリセルが、それらの閾値電圧がそのメモリセルのための最終ターゲット電圧にあることを検証したか否かが判定される。検証したと判定された場合、プログラミング処理がステップ726において完了する状態=パスstatus=pass。全てのメモリセルが検証されていない場合すなわち一部しか検証されていない場合、プログラムカウンターPCが最大値例えば20より低いか否かが判定される。プログラムカウンターPCが最大値より低くない場合ステップ728、プログラム処理は失敗しているステップ730。プログラムカウンターPCが20より低い場合、プログラムカウンターPCは1ずつ増やされ、ステップ732においてプログラム電圧を次のパルスにステップアップする。ステップ732の後に処理ループはステップ720に戻り、次のプログラムパルスがメモリセルに適用される。いくつかの実施形態において、プログラミングは粗いモード及び細かいモードを有する。一般的に、粗いプログラミングモードは、そのターゲット閾値電圧から遠いときにはメモリセルをより速くプログラムするように試みることができ、メモリセルがそのターゲット閾値電圧に近いときにはより遅くプログラムするように試みることができる。しかしながら、粗いプログラミングモード及び細かいプログラミングモードの両方を用いることは必ずしも必要ではない。粗いプログラム及び細かいプログラムは図7Bにあるように一のプログラムシーケンスにおいても実行することができる。722における検証処理は粗い検証及び細かい検証の両方を実行するようになされ得る。プログラムパルスステップ720は、粗いプログラムのための速いプログラムと細かいプログラムのための遅いプログラムとを差別化して実行することもできる。まず、粗い/細かいプログラミングが使用されない場合について検証処理を説明する。図7Bは、粗い/細かいプログラミングなしに検証を行う処理の一実施形態を説明するフローチャートである図7Aのステップ722を参照。この処理は1個のメモリセルの検証を説明している。この処理は、同時に多くのメモリセルに行い得る。検証条件が適用され、検出がステップ740において行われる。例えば、図6Aを見ると、A状態が検証中であれば、メモリセルの閾値電圧がA状態VvAのための最終ターゲット閾値電圧と比較され得る。ステップ740の更なる詳細を以下に記載する。メモリセルの閾値電圧がターゲット電圧VvAステップ742よりも大きい場合、検証テストは済んでおり、メモリセルがステップ744においてプログラミングを禁じられる。メモリセルを更なるプログラミングから禁じるための一実施形態は、ビット線をVddに上げることであり、これによりこのNANDチェーンチャネルがビット線バイアスから切断される。プログラムパルスが印加される際、ワード線電圧がカップリングのために高電圧に上昇するときに高電圧が絶縁チャネルにおいて作られ得る。メモリセルを更なるプログラミングから禁じるための他の手段も使用することができる。ステップ742において、検証テストが済んでいない例えば、メモリセルの閾値電圧がターゲット電圧VvAより低いことを理由としてことを判定された場合、メモリセルは更なるプログラミングを禁じられないステップ746。図7Cは、粗い/細かいプログラミングが使用される検証の処理の一実施形態を説明するフローチャートである。この処理は、粗い検証及び細かい検証を行う。この処理は一個のメモリセルの検証を説明している。この処理は多くのメモリセルにおいて同時に行われ得る。ステップ752において、このシステムはレジスタ又は他の記憶装置をチェックし、特定のメモリセルが粗いプログラミングモードにあるか細かいプログラミングモードにあるかを判定する。メモリセルが粗いプログラミングモードにある場合ステップ754、粗い検証がステップ756において行われる。例えば、図6Cを参照すると、A状態が検証中である場合、メモリセルの閾値電圧が電圧VvaLと比較され得る。ステップ756の更なる詳細は後述する。メモリセルの閾値電圧がVvaLよりも高い場合ステップ758、メモリセルは粗い検証テストをパスしている。メモリセルの閾値電圧がVvaLよりも低い場合、メモリセルは検証テストをパスしていない。メモリセルが粗い検証テストをパスしていない場合、このメモリセルは粗いプログラミングモードを維持するステップ760。メモリセルが粗い検証テストをパスしている場合、このメモリセルはプログラミングモードを細かいプログラミングモードに変更するステップ762。プログラミングモードは異なるプログラムパスあるいは同じプログラムパスに変更され得ることに留意されたい。一のプログラムパスは図7Aにおいてステップ702からステップ726又は730に記載されている。粗い検証及び細かい検証の適用は、ビットが粗いVtターゲットVvaLをパスするか細かいVtターゲットVvAをパスするかに関わらず共になされ得る。ステップ754において、メモリセルが細かいプログラミングにある場合、細かい検証条件が適用され、検出がステップ770において行われる。例えば、図6Cを見ると、メモリセルの閾値電圧が最終ターゲット閾値電圧VvAと比較され得る。ステップ754の更なる詳細は後述する。メモリセルの閾値電圧がターゲット電圧VvAよりも大きい場合ステップ772、検証テストはパスしており、メモリセルがステップ774においてプログラミングを禁じられる。メモリセルを更なるプログラミングから禁じるための一実施形態は、ビット線をVddに上げることであり、これによりこのNANDチェーンチャネルがビット線バイアスから切断される。メモリセルを更なるプログラミングから禁じるための他の手段も使用することができる。ステップ772において、検証テストをパスしていない例えば、メモリセルの閾値電圧がターゲット電圧VvAより低いことを理由としてことを判定された場合、メモリセルは更なるプログラミングを禁じられないステップ776。いくつか実施形態において、メモリセルが更なるプログラミングを禁じられた後でさえ、そのビット線はステップ770の検証の間、充電され得る。検証中にビット線にバイアスをかけることについての更なる詳細は後述する。図7Dは、粗い/細かいプログラミング処理の一例がどのように行われるかを示すための、閾値電圧VT対時間及びビット線電圧VBL対時間のグラフである。A状態を検証するための閾値電圧レベルが表されているVvaL及びVvA。他の状態を検出するためには他のレベルが使用され得る。粗い/細かいプログラミング方法の様々な変更態様及び実施形態も使用することができる。グラフ内の信号は、プログラミング処理の粗いフェーズで始まる。よって、メモリセルの閾値電圧Vtは比較的低い。メモリセルの閾値電圧が電圧VvaLに到達すると、プログラミングを遅くするために、メモリセルはこのセルのビット線電圧を値VIに上げることによって細かいプログラミングフェーズに入る。細かいプログラミングフェーズの間、粗いプログラミングフェーズと比べてプログラミングが遅くされる。したがって、プログラムステップごとの閾値電圧の変化は細かいプログラミングフェーズの間はより小さくなりやすい。このメモリセルは、メモリセルの閾値電圧がVvAのターゲットレベル閾値電圧レベルに到達するまで細かいプログラミングフェーズを維持する。メモリセルの閾値電圧がVvAに到達すると、このセルの更なるプログラミングを禁じるためにメモリセルのビット線電圧がVddまで上げられ得る。一実施形態において、VvaLは、VvAから下に1Vpgmステップ分の大きさである。他の実施形態においては、VvaLとVvAの違いはそれよりも小さいか大きい。図7Dは、プログラムパルスが印加されるときのビット線電圧を説明しており、検証中のビット線電圧とは異なるものであることに留意されたい。検証中のビット線電圧については更に後述する。図8Aは、プログラミング処理中にメモリセルを検証するための処理800の一実施形態のフローチャートである。メモリセルを検証するときに所定のバイアス条件がビット線に適用される。例えば、いくつかのビット線はプリチャージされており、他のものは接地されている。一実施形態において、ビット線のバイアスは各メモリセルがプログラムされる状態あるいは既にプログラムされている状態による。図8Bは、メモリセルを読み出すための処理820の一実施形態のフローチャートを記載している。特定の状態を読み出すとき、ビット線は、その状態の検証中に使用されるビット線バイアスと実質的に一致するようにバイアスをかけられる。したがって、読み出されるメモリセルに隣接するほとんどのメモリセルのチャネル電位は、その状態の検証中の隣接するメモリセルのチャネル電位と一致する。これによりチャネル結合効果が減少又は消滅する。図8Aの処理800は、図7Bの検証ステップ740中か、図7Cの粗い検証ステップ756中か、図770の細かい検証ステップ770中に使用され得る。いくつかの実施形態においては、処理800は図7Cの細かい検証ステップ770のために使用されるが図7Cの粗い検証ステップ756のためには使用されない。更に、処理800はプログラミング処理の各繰り返しの度に行われることは必要ではないことに留意されたい。したがって、処理800は各検証処理の度に行われる必要はない。例えば、処理800は図7Bのステップ740の各繰り返しの度に行われる必要はない。したがって、図7Aのプログラミング処理700の各繰り返し中の隣接するメモリセルのチャネル電位が、読み出し中の隣接するメモリセルのチャネル電位と一致することは絶対に必要というわけではない。一実施形態において、処理800は所定のメモリセルが検証される少なくとも最終回において使用される。処理800は検証中の各状態に対して一度繰り返されることに留意されたい。よって、繰り返し毎に、異なる状態が検証され得る。例えば、A状態にプログラミング中のメモリセルは、特定の繰り返し時にその閾値電圧をVvAと比較させる。ステップ804において、所定の状態を検証するための第1バイアス条件がビット線上に設定される。本明細書において、用語第1バイアス条件は、検証中のビット線バイアス条件を指すために使用される。本明細書において、用語第2バイアス条件は、読み出し中に使用されるビット線バイアス条件を指すために使用される。各プログラム状態を検証するときに個別の一組の第1バイアス条件が設定されてもよい。ビット線にバイアスをかけることは、ビット線上の揮発性記憶素子がプログラムされる状態に基づき得る。一実施形態において、検証されている状態検証中の状態にプログラミング中のメモリセルを有するビット線を少なくとも含む第1のグループのビット線に第1の電圧が印加される。この第1のグループは、検証中の状態にプログラムされないメモリセルを有するビット線を含んでいてもよい。一実施形態において、第1のグループの不揮発性記憶素子は、検証動作中に第1のチャネル電位を有する。一実施形態において、第1のグループにないメモリセルのビット線の全ては、第2のグループになる。この第2のグループのビット線は、検証中の状態以外のプログラム状態にプログラムされるべき不揮発性記憶素子を有する少なくともいくつかのビット線を含み得る。メモリセルの第2のグループは接地されていてもよい。ビット線を接地することによって、電力を節約することができる。更に、ピーク電流を減少することができる。ステップ806において、検証中のメモリセルを有する各ビット線の状態がテストされ、これは、各メモリセルが所定のプログラム状態にプログラムされたか否かを検証するためになされる。例えば、センス増幅器がビット線電流を測定することができ、これは、第1バイアス条件が設定された後にビット線上のメモリセルの伝導電流を測定するためになされる。検証中のメモリセルを有するビット線のみがテストされる必要があることに留意されたい。第1バイアス条件は、検証中のメモリセルに隣接するメモリセルのチャネル電位に影響を与え得る。例えば、隣接するメモリセルのビット線は、ある電圧に充電されるか接地され得る。一実施形態において、隣接するメモリセルのビット線は0.4ボルトに帯電されるか接地され得る。しかしながら、他の電圧を使用することもできる。既に記載したように、ビット線バイアスは、このビット線上のメモリセルがプログラムされる又は既にされた状態に依存し得る。一例として、隣接するメモリセルが、現在検証されている状態か現在検証されている状態の下の状態にプログラムされる又は既にプログラムされた場合、隣接するメモリセルのビット線はプリチャージされ得る。そうでなければ、隣接するメモリセルのビット線は接地され得る。したがって、所定の状態にプログラムされる不揮発性記憶素子に隣接する不揮発性記憶素子がこの所定の状態の検証中に有し得るチャネル電位は、これらの隣接する不揮発性記憶素子がプログラムされた状態又はプログラムされる状態に依る。他の多くのビット線バイアス方式も可能であり、下記に記載するものを含むしかしこれらに限定されない。検証すべき状態が更にある場合ステップ808、ステップ804は個別の一組の第1バイアス条件を設定するために再度行われ得る。しかしながら、今回はこの第1バイアス条件は検証される次の状態のためのものである。これらのビット線バイアス条件は以前のものとは異なり得ることに留意されたい。したがって、第1バイアス条件は検証される状態に依る。一旦全ての状態が検証されると、処理800は終了する。処理800を行った後、個々のメモリセルごとに検証がなされたか否かを判定するためのステップが各ビット線に対して行われてもよい。例えば、図7Bのステップ742、図7Cのステップ758又はステップ770のうち一のステップが行われてもよい。図7B又は7Cの処理が完了した後、図7Aのステップ724が全てのメモリセルが検証をパスしたか否かを判定するために行われ得る。パスしていないのであれば、一又は複数の付加的なプログラムパルスが図7Aのステップ720に印加され得る。最終的にプログラミングはメモリセルが検証された状態で完了する。後に、プログラムされたメモリセルは、記憶されたデータにアクセスするために読み出され得る。図8Bの処理820がメモリセルを読み出すために行われ得る。前述のように、用語第2バイアス条件は読み出し中のビット線バイアス条件を指すために使用される。処理820は第2のビット線バイアス条件を第1のビット線バイアス条件に実質的に一致させることができる。したがって、ターゲットメモリセルの読み出し中に隣接するほとんどのメモリセルが有するチャネル電位は、検証中に隣接するメモリセルが有したチャネル電位と一致され得る。これにより検証と読み出しとの間のチャネル結合効果の相違が減少又は消滅する。全ての隣接するメモリセルが検証中及び読み出し中に同じチャネル電位を有する必要はないことに留意されたい。ステップ822において、選択ワード線に関連付けられた不揮発性記憶素子の少なくとも一の大まかな読み出しroughreadが読み出し処理中に行われる。大まかな読み出しを行う際に、このビット線条件が検証中に使用される第1のビット線条件に一致されることは必ずしも必要ではないことに留意されたい。例えば、いくつかの実施形態において、大まかな読み出しを行うときに全てのビット線がある電圧に充電される。更に、説明を容易にするためにステップ822が他のステップの前に生じるものとして記載されているが、処理820における他の時点においても一又は複数の大まかな読み出しを行い得る。大まかな読み出しを行うことについての更なる詳細は後述する。ステップ824~828は読み出し処理中に読み出される各状態に対して一度繰り返されるループを形成する。例えば、図6Cを参照すると、一の繰り返しが各読み出し電圧VrA~VrCのために行われ得る。本明細書において用語状態を読み出すはメモリセルが少なくともその状態に関連付けられた電圧レベルの閾値電圧例えばVrAを有するか否かの判定をすることを指すために使用される。メモリセルが実際にA状態にあるか否かを最終的に判定するために、このメモリセルの閾値電圧を更にVrBと比較すべきである。ステップ824において、第2バイアス条件が、読み出されている=読み出し処理中の現在の状態のために設定される。個別の一組の第2バイアス条件が、読み出し処理中に読み出されている各状態のために設定され得る。所定の状態のための第2バイアス条件は、この所定の状態の検証中に使用された第1のビット線バイアス条件と実質的に一致し得る。例えば、A状態が読み出されている場合、第2のビット線バイアス条件は、A状態を検証する際に使用される第1のビット線バイアス条件と実質的に一致し得る。いくつかの実施形態において、第2組のバイアス条件はステップ822の一又は複数の大まかな読み出しに基づく。既述のように、検証は所定のメモリセルに対して複数回行われ得る。いくつかの実施形態において、第2のビット線バイアス条件は、メモリセルが検証された少なくとも最終回のために使用された第1のビット線バイアス条件と実質的に一致する。所定の状態を読み出す際に第2バイアス条件を設定することにより、所定の状態にプログラムされた不揮発性記憶素子に隣接する不揮発性記憶素子の実質的に全てが、この所定の状態を検証する際にこの隣接する不揮発性記憶素子のチャネル電位と一致するチャネル電位を有するようになる。いくつかの実施形態において、どの程度の電圧が各ビット線に印加されるべきかを判定するために大まかな読み出しによるデータが使用される。例えば、第2バイアス条件は、大まかな読み出しがビット線上の選択されたメモリセルがどの状態にプログラムされたかを示すかに基づき得る。いくつかの実施形態においては、大まかな読み出し自体が第2のビット線バイアスを設定することを助け得る。例えば、大まかな読み出しは、所望のレベルのビット線電位を設定するためにビット線を放電し得る。いくつかの実施形態において、第2バイアス条件を設定することは、第1グループのビット線を所定の電圧にプリチャージすることと、第2グループのビット線を接地することとを含む。ステップ826において、読み出し処理中に第2バイアス条件を設定した後にビット線が検出される。全てのビット線が検出される必要はないことに留意されたい。一実施形態においては、プリチャージされたビット線が検出され、接地されたものは検出されない。ビット線を検出することで、ビット線上のメモリセルが、読み出されている状態のための電圧レベルよりも大きい閾値電圧を有するか小さい閾値電圧を有するかが判定される。例えば、A状態を読み出す際、メモリセルがVrAよりも大きいVtを有するかそれよりも小さいVtを有するかがこの検出によって判定される。現在の状態の検証中に印加された電圧を有したビット線と、現在の状態の読み出し中に印加された電圧を有したビット線とは完全に一致しなくてもよいことに留意されたい。更に、検証中に接地されたビット線と、読み出し中に接地されたビット線とは完全に一致しなくてもよいことに留意されたい。しかしながら、検証中か読み出し中のメモリセルを有するビット線は接地されるべきではない。検証中及び読み出し中のビット線電圧間に完全な一致がなくても、ほとんどのメモリセルの隣接するビット線は読み出し中及び検証中に同じ電位となるべきある。したがって、読み出されるターゲットメモリセルのほとんどに隣接するメモリセルのチャネル電位は、検証中及び読み出し中に同じになるべきである。結果として、検証と読み出しとの間のチャネル結合効果の相違は緩和される。用語第1グループのメモリセルは、一実施形態の検証中にビット線が充電された複数のメモリセルを指すために使用される。一実施形態において、検証中の第1グループのメモリセルは、検証されている状態にプログラミング中のメモリセルと、検証されている状態のすぐ下の状態にプログラミング中のメモリセルである。図9Aはプログラミング時の閾値電圧分布の一例を記載している。図9Aには8つの異なる閾値分布曲線がある。各曲線はデータ状態の1つに対応する例えば消去状態及びプログラム状態A~G。検証電圧VvA~VvGはVt軸上に表されている。低いほうの状態のいくつかについてプログラミングが完了していることに留意されたい。例えば、A状態にプログラミング中の全てのメモリセルはVvAよりも高く、B状態にプログラミング中の全てのメモリセルはVvBよりも高い。しかしながら、他の状態については、メモリセルの少なくともいくつかは依然として対応する検証レベルよりも下にある。図9Aの点線の枠内では、D状態又はE状態にプログラミング中のメモリセルのビット線がE状態の検証中に充電されることを表している。しかしながら、他の状態にプログラミング中のメモリセルのためのビット線は、この実施形態においてはE状態を検証する際に接地される。C状態又はF状態のいずれかにプログラムミング中のメモリセルのビット線は、E状態の検証中に充電されないことに留意されたい。図9Bは、プログラミングが完了した後の閾値電圧分布の一例を表している。読み出し基準電圧Vra~VrGがVt軸上に表されている。E状態を読み出す際、まず、どのメモリセルがVrDとVrFの間のVtを有するかを大まかに判定するために大まかな読み出しが行われる。この読み出しはどのメモリセルがD状態又はE状態にあるかを大まかに判定する。次に、細かい読み出しが行われ、ここでは、D状態又はE状態にあることを大まかに判定されたメモリセルのビット線が荷電される。しかしながら、他のメモリセルのビット線は接地される。したがって、読み出し中のメモリセルに隣接するメモリセルのチャネル電位は、検証中にこの隣接するメモリセルのチャネル電位だったものと一致するべきである。図10Aは、検証中に第1バイアス条件を設定するための処理1000の一実施形態のフローチャートである。処理1000は検証処理800のステップ804の一実施形態である。処理1000において、検証中のメモリセルのビット線とすぐ下の状態のメモリセルのビット線が充電され、他のビット線は充電されない。よって、処理1000は図9Aに表された方式を使用することができる。ステップ1002において、検証中のメモリセルのビット線及びすぐ下の状態のメモリセルのビット線が充電される。例えば、A状態にプログラミング中のメモリセル及び消去状態を維持すべきメモリセルのビット線が充電される。メモリセルの閾値電圧をVvAと比較することができるように、ビット線を適切なレベルに充電し得る。ステップ1004において、他のビット線は接地される。ビット線バイアス条件を設定した後、検証されている状態にプログラミング中の複数のメモリセルは、それらのVtが処理800のステップ806に記載されるような検証レベルにあるかを判定するために検出される。例えば、A状態にプログラミング中のメモリセルが検出される。検証レベルに到達するメモリセルは更なるプログラミングからロックアウトされ得る。次に処理1000は別の状態を検証するために繰り返され得る。例えば、B状態が検証される際、B状態にプログラミング中のメモリセル及びA状態にプログラムされたメモリセルのビット線が充電される。他のビット線はステップ1004において接地される。図10Bは、大まかな読み出しを行う処理1020の一実施形態のフローチャートである。この実施形態において、大まかな読み出しは各メモリセルがどの状態にあるかを大まかに判定するために使用される。これは大まかな読み出しroughreadと呼ぶことができ、なぜなら、大まかな読み出しから教示された情報に基づいて後に読み出しが洗練されるからである。例えば、この情報は各状態での読み出しの際にどのビット線が充電されるべきかを判定するために使用される。処理1020は処理820のステップ822の一実施形態を記載している。図10Cは、大まかな読み出しに基づき第2のビット線バイアス条件を設定するための処理1040の一実施形態のフローチャートである。処理1040は処理820のステップ824の一実施形態を記載している。処理1020及び1040は典型的にはメモリセルを読み出す際に共に使用されるものであり、これらは図10Aの処理1000がプログラミング中のメモリセルを検証するために使用された場合に使用され得る。図10Bのステップ1022において、すべてのビット線が、メモリセルを検出するのに適した電圧にプリチャージされる。例えば、0.4ボルトが全てのビット線に印加され得る。図10Bのステップ1024において、メモリセルの読み出しが所定のレベルにて行われる。例えば、どのメモリセルがVrAよりも高いVtを有するかを判定するために読み出しが行われる。この読み出しを行うために、選択ワード線にVrAの電圧が印加され得る。次に、各ビット線の伝導電流が検出される。検出動作の結果がラッチ又は他の記憶ユニットに記憶され得る。一実施形態において、この読み出しは全ビット線allbitlineABL読み出しである。全ビット線読み出しにおいて、偶数及び奇数ビット線が共に検出される。しかしながら、全ビット線検出は必ず必要ではない。例えば、偶数及び奇数ビット線は別々に読み出され得る。メモリセルを読み出す一実施形態の更なる詳細は後述する。読み出すべき状態がより多くあるのであれば、処理1020は次の状態を読み出すためにステップ1022に戻る。一実施形態において、読み出しはA状態から上方に進む。いくつかの実施形態において、読み出し比較レベルよりも低いVtを備えるメモリセルを有するビット線が読み出しによって放電する。例えば、VrAでの読み出しによって、消去されたメモリセルのビット線が放電し得る。しかしながら、他のメモリセルのビット線は読み出しの結果として放電しなくてもよい。したがって、ビット線は、読み出しがA状態から上方に進む場合、再び充電される必要はない。なお、読み出しは特定の順序で行われる必要はない。更に、読み出しは特定のビット線の放電を防ぐように行われる必要はない。全ての状態が読み出された後、処理1020が終結する。処理1020が完了した後、図10Cの処理1040が行われ得る。既述のように、処理1040は、特定の状態を読み出すためにビット線上に第2バイアス条件を設定する。読み出される各状態のために異なる組の第2バイアス条件が設定され得ることを思い出されたい。図10Cのステップ1024において、読み出される状態及びこのすぐ下の状態のためのビット線が充電される。例えば、処理1020の大まかな読み出しからの情報に基づき、A状態及び消去された状態にあると大まかに判定されたメモリセルのビット線が充電される。他の全てのビット線はステップ1046において接地され得る。前述の事項は、A状態が現在読み出し中であると仮定している。したがって、このビット線バイアス条件は、A状態を検証する際に適用されたビット線バイアス条件と極めて一致し得る。ビット線バイアス条件を設定した後、図8Bのステップ826が、読み出し中の現在の状態のために行われ得る。例えば、メモリセルがVrAより高いか低いVtを有するか否かをテストするために、適切な読み出し電圧が選択ワード線に印加され得る。次に、別の状態のための第2のビット線バイアス条件を設定するために処理1040が繰り返され得る。例えば、B状態が次に読み出されるものである場合、B状態にプログラムされることを大まかに判定されたメモリセル及びA状態にプログラムされることを大まかに判定されたメモリセルのビット線が充電され得る。全ての状態を大まかに読み出す処理1020が再度行われる必要はないことに留意されたい。代わりに、以前に読み出されたデータが使用され得る。図11Aは、検証中に第1バイアス条件を設定するための処理1100の一実施形態のフローチャートである。処理1100は検証処理800のステップ804の一実施形態である。処理1100において、検証中のメモリセルのビット線が充電され、他のビット線は充電されない。ステップ1102において、検証中のメモリセルのビット線が充電される。例えば、A状態にプログラミング中のメモリセルのビット線が充電される。このビット線は、メモリセルの閾値電圧がVvAと比較されるように適切なレベルに充電され得る。ステップ1104において、他の全てのビット線は接地され得る。処理1100においてビット線バイアス条件を設定した後、検証されている状態にプログラミング中のメモリセルが、処理800のステップ806に記載されたようにそれらのVtが検証レベルにあるか否かを判定するために検出される。例えば、A状態にプログラミング中のメモリセルが検出される。検証レベルに到達するメモリセルは、更なるプログラミングからロックアウトされ得る。よって、B状態が検証される際、B状態にプログラミング中のメモリセルが充電され、他の全てのビット線が接地される。処理1100は検証される各状態のために繰り返され得る。図11Bは、メモリセルを読み出すための処理1120の一実施形態のフローチャートである。処理1120は図8Bの処理820のステップ822~828の一実施形態を記載している。処理1120は、チャネル結合効果を緩和するために、メモリセルを検証する際に処理1100が使用されたときに使用され得る。処理1120は4つの状態すなわち消去、A、B及びCを備える実施形態を記載している。しかしながら、この処理1120はより多くの状態又はより少ない状態にも拡張され得る。一般的に、処理1120は、最も高い状態から最も低い状態までの順に読み出し状態に関与する。例えば、C状態が読み出され、次にB状態、そしてA状態が読み出される。ステップ1122において、全てのビット線がプリチャージされる。なお、全てのビット線を充電することは必ずしも必要ではない。しかしながら、全てのビット線を充電することによって、全てのビット線奇数及び偶数を共に読み出すことができ、これにより時間を節約することができる。ステップ1124において、C状態にて大まかな読み出しが行われる。C状態にて大まかな読み出しを行うことでC状態よりも下の状態にあるメモリセルのビット線を放電することができる。例えば、C状態の読み出しレベルよりも少ない閾値レベル例えばVrCを有するメモリセルは、大電流を伝導することができ、一方、VrCよりも大きな閾値レベルを有するメモリセルは非常に小さい電流のみを伝導するか電流を伝導しない。大きな伝導電流はビット線を放電することができる。あるいは、大きな伝導電流を伴う複数のビット線が、例えばこれらのビット線を接地することによって検出され遮断される。しかしながら、C状態にあるメモリセルのためのビット線は放電されるべきではない。したがって、大まかな読み出しの後、C状態にプログラムされたメモリセルのビット線のみが充電されたままである。よって、C状態での大まかな読み出しは第2のビット線条件を設定する。図11Aの処理1100を使用する際に、第2のビット線条件は、C状態の検証中に設定された第1のビット線条件と一致することに留意されたい。よって、ステップ1122及び1124は、第2のビット線条件を設定するステップ824の一実施形態である。C状態での大まかな読み出しがこの読み出しの結果を保存する必要はないことに留意されたい。したがって、どのメモリセルがVrCよりも高いVtを有するかを判定する必要はない。一実施形態において、大まかな読み出しは、2つのストローブの読み出しのうちの第1のストローブである。2つのストローブの読み出しの一実施形態の更なる詳細は後述する。一実施形態において、大まかな読み出しはマルチストローブの読み出しの最終ストローブを除く全てを含む。ステップ1124において、C状態にて別の読み出しが行われる。例えば、一の読み出しがVrCにて行われる。例えば、電圧VrCは、第2のビット線条件が設定された後に選択ワード線に印加される。ステップ1124はどのメモリセルが少なくともVrCの閾値電圧を有するかを判定する。C状態がこの例において最も高い状態であるため、C状態にあるメモリセルが判定特定される。一実施形態において、ステップ1124の読み出しは、ステップ1122において使用される2つのストローブの読み出しのうちの第2のストローブである。一実施形態において、ステップ1124の読み出しは、ステップ1122において使用されるマルチストローブの読み出しのうちの最終ストローブである。ステップ1128において、全てのビット線が再度充電されてもよい。ステップ1130において、B状態にて大まかな読み出しが行われる。B状態にて大まかな読み出しを行うことにより、B状態よりも低い状態にあるメモリセルのビット線を放電し得る。例えば、B状態のための読み出しレベルよりも小さい閾値レベル例えばVrBを有するメモリセルは大電流を伝導し、一方、VrBよりも大きな閾値レベルを有するメモリセルは、大電流を伝導しない。したがって、B状態での大まかな読み出しの後、B又はC状態のいずれかにプログラムされたメモリセルのビット線のみが充電されたままである。ステップ1132において、C状態にあると判定されたメモリセルのビット線が放電される。よって、第2のビット線条件は、B状態での大まかな読み出しと、C状態のビット線での放電を行うことによって設定される。再び、図11Aの処理1100を使用する際に第2のビット線条件はB状態の検証中に設定された第1のビット線条件と一致することに留意されたい。よって、ステップ1128、1130、及び1132は第2のビット線条件を設定するステップ824の一実施形態である。一実施形態において、ステップ1130及び1132は、C状態のメモリセルのビット線がB状態での大まかな読み出しを行う前に放電されるように逆転される。一実施形態において、ステップ1128において全てのビット線をプリチャージするのではなく、C状態のメモリセルを備えるビット線はステップ1132が不要となるように放電される。ステップ1134において、別の読み出しがB状態にて行われる。例えば、一の読み出しがVrBで行われる。例えば、第2のビット線条件が設定された後に、電圧VrBが、選択ワード線に印加される。ステップ1134は、どのメモリセルが少なくともVrBの閾値電圧を有するかを判定する。C状態のメモリセルが既に判定されたため、ステップ1134はどのメモリセルがB状態にあるかを判定する。一実施形態において、B状態での大まかな読み出しと第2の読み出しは、2つのストローブの読み出しのうちのそれぞれ第1のストローブと第2のストローブに対応する。しかしながら、大まかな読み出し及び第2の読み出しは同じ2つのストローブの読み出し動作の一部である必要はない。更に、2つのストローブの読み出しはいずれの読み出しにおいても必ず必要なものではない。ステップ1136において、ビット線の全てが再度充電され得る。ステップ1138において、A状態での大まかな読み出しが行われる。A状態での大まかな読み出しを行うことで、A状態よりも低い状態にあるメモリセルのビット線を放電し得る。例えば、A状態のための読み出しレベルよりも小さい閾値レベル例えばVrAを有するメモリセルは大電流を伝導し、一方、VrAよりも大きい閾値レベルを有するメモリセルは大電流を伝導しない。したがって、A状態での大まかな読み出しの後には、A、B又はC状態のいずれかにプログラムされたメモリセルのビット線のみが充電されたままである。ステップ1140において、B又はC状態のいずれかにあると判定されたメモリセルのビット線が放電される。よって、A状態で大まかな読み出しを行い、B及びC状態のビット線の放電を行うことによって第2のビット線条件が設定される。再び、第2のビット線条件は、図11Aの処理1100を使用する際にA状態の検証中に設定された第1のビット線条件と一致することに留意されたい。よって、ステップ1136、1138、及び1140は、第2のビット線条件を設定するステップ824の一実施形態である。一実施形態において、ステップ1138及び1140は、B及びC状態のメモリセルのビット線がA状態での読み出しの前に放電されるように逆転される。一実施形態において、ステップ1128において全てのビット線を充電するのではなく、B及びC状態のメモリセルを備えるビット線はステップ1140が不要となるように放電される。ステップ1142において、A状態にて別の読み出しが行われる。例えば、VrAにて読み出しが行われる。例えば、第2のビット線条件が設定された後に、電圧VrAが、選択ワード線に印加される。ステップ1142は、どのメモリセルが少なくともVrAの閾値電圧を有するかを判定する。B及びC状態メモリセルが既に判定されているため、ステップ1142はどのメモリセルがA状態にあるかを判定する。よって、残りのメモリセルは、消去された状態にあると判定される。一実施形態において、A状態での大まかな読み出しと第2の読み出しは、2つのストローブの読み出しのうちのそれぞれ第1のストローブと第2のストローブに対応する。しかしながら、大まかな読み出し及び第2の読み出しは同じ2つのストローブの読み出し動作の一部である必要はない。更に、2つのストローブの読み出しはいずれの読み出しにおいても必ず必要なものではない。いくつかの実施形態において、マルチビットメモリセルに記憶されたビットの全てがリードバックされるわけではない。例えば、1個のメモリセルにつき2ビットが記憶される場合、選択肢の1つは第1のビット又は第2のビットのみをリードバックすることである。このことは、下のページのみを読み出す、又は上のページのみを読み出す、と呼ばれ得る。図11A及び11Bの方式を使用する一実施形態において、下のページのみを読み出すことはB状態を読み出すことによって達成され得る。B状態を読み出す際に、B状態にあるメモリセルのビット線のみが、図11Aの検証中に使用される第1のビット線条件と一致するように充電されるべきである。したがって、まず、消去状態又はA状態のいずれかにあるメモリセルのビット線を放電するためにB状態での大まかな読み出しが行われ、どのビット線がB状態より低いメモリセルを有するかを判定する。次に、どのビット線がC状態にあるメモリセルを有するかを判定するためにC状態での大まかな読み出しが行われ得る。次に、B状態にあることを大まかに判定されたメモリセルのビット線のみが充電され、B状態の細かい読み出しが行われる。B状態の細かい読み出しは、どのメモリセルがB状態又はC状態一実施形態において下のデータページであるのいずれかにあるかを判定する。図12Aは、検証中に第1バイアス条件を設定するための処理1200の一実施形態のフローチャートである。処理1200は検証処理800のステップ804の一実施形態である。処理1200において、検証される状態及びこれより高い全ての状態にプログラムされるメモリセルのビット線が充電される。他の全てのビット線は充電されない。ステップ1202において、検証されるメモリセル及びこれより高い全ての状態にあるメモリセルのビット線が充電される。例えば、A状態が検証される場合、A、B及びC状態にプログラムされるメモリセルのビット線が充電される。処理1200はより多くの状態又はより少ない状態に変更することもできる。ステップ1204において、他の全てのビット線は接地され得る。例えば、消去状態を維持すべきメモリセルのビット線が接地される。処理1200は、検証されるべき各状態に対して繰り返され得る。例えば、B状態を検証する際、B及びC状態にプログラムされるメモリセルのビット線はステップ1202において充電される。消去状態を維持すべきメモリセル及びA状態にプログラムされるべきメモリセルのビット線はステップ1204において接地され得る。図12Bは、大まかな読み出しを行い、読み出し中に第2のビット線条件を設定するための処理1220の一実施形態のフローチャートである。処理1220は処理820のステップ822及び824の一実施形態を表している。処理1220は、処理1200がメモリセルを検証する際に使用されるときに使用され得る。処理1220は4つの状態すなわち消去、A、B及びCを備える実施形態を記載している。しかしながら、この処理1220はより多くの状態又はより少ない状態にも拡張され得る。一般的に、処理1120は、最も高い状態から最も低い状態までの順に読み出し状態に関与する。例えば、A状態が読み出され、次にB状態、そしてC状態が読み出される。ステップ1222において、全てのビット線がプリチャージされる。ステップ1224において、A状態での大まかな読み出しが行われる。A状態にて大まかな読み出しを行うことでA状態より低い状態にあるメモリセルのビット線を放電することができる。例えば、A状態のための読み出しレベルよりも少ない閾値レベル例えばVrAを有するメモリセルは、大電流を伝導することができ、一方、VrAよりも大きな閾値レベルを有するメモリセルは大電流を伝導しない。したがって、A状態にて大まかな読み出しの後、消去されたメモリセルのビット線のみが放電される。いくつかの実施形態において、大電流を伝導する複数のビット線が特定され、例えばこれらのビット線を接地することによってこれらのビット線は遮断されることに留意されたい。更に、図12Aの処理1200を使用する際に、これらのビット線条件は、A状態の検証中に設定された第1のビット線条件と一致することにも留意されたい。すなわち、A、B及びC状態にあるメモリセルのビット線が充電され、一方、他の全てのビット線は放電される。よって、A状態での大まかな読み出しは第2のビット線条件を設定する。よって、ステップ1222及び1224は、第2のビット線条件を設定するステップ824の一実施形態である。一実施形態において、A状態での大まかな読み出しは、2つのストローブの読み出しのうちの第1のストローブである。ステップ1226において、別の読み出しがA状態にて行われる。例えば、一の読み出しがVrAにて行われる。例えば、第2のビット線条件が設定された後に、電圧VrAが、選択ワード線に印加される。ステップ1126はどのメモリセルが少なくともVrAの閾値電圧を有するかを判定する。少なくともVrAの閾値電圧を有するメモリセルのいくつかは、B又はC状態のいずれかであり得ることに留意されたい。したがって、A状態にあるメモリセルはまだ判定特定されない。一実施形態において、ステップ1226の読み出しは、ステップ1224の2つのストローブ読み出しのうちの第2のストローブである。ステップ1128において、B状態での大まかな読み出しが行われる。B状態での大まかな読み出しを行うことで、B状態よりも下の状態にあるメモリセルのビット線を放電し得る。例えば、B状態のための読み出しレベルよりも小さい閾値レベル例えばVrBを有するメモリセルは大電流を伝導し、一方、VrBよりも大きな閾値レベルを有するメモリセルは大電流を伝導しない。したがって、B状態にて大まかな読み出しの後では、B又はC状態のいずれかにプログラムされるメモリセルのビット線のみが充電されたままである。一実施形態において、B状態での大まかな読み出しは、2つのストローブの読み出しのうちの第1のストローブである。図12Aの処理1200を使用する際に、これらのビット線条件は、B状態の検証中に設定された第1のビット線条件と一致することに留意されたい。すなわち、B及びC状態にあるメモリセルのビット線が充電され、一方、他の全てのビット線は放電される。よって、B状態での大まかな読み出しは第2のビット線条件を設定する。よって、ステップ1222及び1228は、B状態のための第2のビット線条件を設定するステップ824の一実施形態である。ステップ1230において、別の読み出しがB状態にて行われる。例えば、一の読み出しがVrBにて行われる。例えば、第2のビット線条件が設定された後に、電圧VrBが、選択ワード線に印加される。ステップ1230はどのメモリセルが少なくともVrBの閾値電圧を有するかを判定する。少なくともVrBの閾値電圧を有するメモリセルのいくつかは、B又はC状態のいずれかであり得ることに留意されたい。したがって、B状態にあるメモリセルはまだ判定特定されない。しかしながら、A状態にあるメモリセルは今回判定特定され得る。一実施形態において、ステップ1230の読み出しはステップ1228の2つのストローブの読み出しのうちの第2のストローブである。ステップ1232において、C状態にて大まかな読み出しが行われる。C状態での大まかな読み出しを行うことで、C状態よりも下の状態にあるメモリセルのビット線を放電し得る。例えば、C状態例えばVrCのための読み出しレベルよりも小さい閾値レベルを有するメモリセルは大電流を伝導し、一方、VrCよりも大きな閾値レベルを有するメモリセルは大電流を伝導しない。したがって、C状態にて大まかな読み出しの後では、C状態にプログラムされるメモリセルのビット線のみが充電されたままである。一実施形態において、C状態での大まかな読み出しは、2つのストローブの読み出しのうちの第1のストローブである。図12Aの処理1200を使用する際に、これらのビット線条件は、C状態の検証中に設定された第1のビット線条件と一致することに留意されたい。すなわち、C状態にあるメモリセルのビット線が充電され、一方、他の全てのビット線は放電される。よって、C状態での大まかな読み出しは第2のビット線条件を設定するステップ1222でのプリチャージと共に。よって、ステップ1222及び1232は、C状態のための第2のビット線条件を設定するステップ824の一実施形態である。ステップ1234において、別の読み出しがC状態にて行われる。例えば、一の読み出しがVrCにて行われる。例えば、第2のビット線条件が設定された後に、電圧VrCが、選択ワード線に印加される。ステップ1234はどのメモリセルが少なくともVrCの閾値電圧を有するかを判定する。様々なレベルにおける読み出しに基づき、全てのメモリセルの現在の状態をここで判定することができる。一実施形態において、ステップ1234の読み出しはステップ1232の2つのストローブの読み出しのうちの第2のストローブである。一実施形態において、少なくとも4つのラッチが検証中の各ビット線のために使用される。例えば、データラッチ図5の494は、ビット線上のメモリセルにプログラムされるべき2ビットのデータを記憶するために2つのデータラッチを含み得る。これは4つのデータ状態があると仮定している。データ状態は4つよりも多くても少なくてもよく、この場合、2つよりも多いか少ないデータラッチが使用され得る。一のラッチは、そのメモリセルが更なるプログラミングを禁じられているか否かを記録する。例えば、ビット線ラッチ図5の482は、接続されたビット線がプログラム禁止を指定する状態に上げられる値を記憶し得る例えばVdd。クイックパス書き込みquickpasswriteQPWラッチは、メモリセルがQPWモードにあるか否かを記録し得る。図5に記載されるように、いくつかのラッチが共通部分490に位置し他のラッチがセンスモジュール480に位置する必要はないことに留意されたい。いくつかの実施形態において、プログラミングを禁じるべきであるか否かの表示を記憶するためにビット線ラッチ482は必ずしも必要ではない。代わりに、メモリセルがそのターゲット閾値電圧にプログラムされた後に、データラッチ494におけるプログラムデータはプログラミングが完了したことを表示するように書き換えられる。例えば、メモリセルがそのターゲット閾値電圧にプログラムされた後、データラッチにおけるプログラムデータは消去状態のための値に設定される。消去状態におけるメモリセルに対してプログラミングを行う必要はないため、これは、メモリセルが更なるプログラミングを受けるべきでないことを意味するものとして解釈され得る。しかしながら、いくつかの実施形態に対しては、チャネル結合の効果が読み出し中に緩和されるように検証中にビット線に適切にバイアスをかけるために、メモリセルがどの状態にプログラムされたかを知ることが望ましい。すなわち、メモリセルは更なるプログラミングからロックアウトされた後に検証される必要はないが、そのビット線は、その隣接するメモリセルのうちの1つがまだ検証される必要がある場合に、検証中になお適切なバイアスをかけられるべきである。いくつかの実施形態では、データラッチ494においてプログラムデータが書き換えられたとしても、メモリセルがプログラムされた状態に基づいてビット線にどのようにバイアスをかけるかを判定することができる。一実施形態において、QPWラッチからの情報は、検証中にビット線にどのようにバイアスをかけるかを判定するために、データラッチ494における現在の情報と組み合わされる。消去状態を維持すべきメモリセルについては、データラッチ494はプログラミング処理全体を通してその消去状態データを保有すべきであることに留意されたい。しかしながら、非消去状態にプログラムされるべきメモリセルについては、データラッチ494における現在の情報はメモリセルがその意図されたプログラム状態に到達したか否かに依存し得る。例えば、メモリセルがその意図されたプログラム状態に到達する前に、データラッチ494は元のプログラムデータを保有すべきである。しかしながら、その意図されたプログラムに到達した後、データラッチ494は、プログラミングが完了したことを表示するために消去状態データを保持すべきである。したがって、消去状態データを備えるデータラッチは、消去状態を維持すべきであったメモリセルのためのものか、あるプログラミング状態へのプログラミングを完了したメモリセルのためのものである。図13は、メモリセルを検証する処理1300の一実施形態のフローチャートである。処理1300において、元のプログラムデータをデコードし、検証中にビット線にどのようにバイアスをかけるかを決定するために、QPWラッチのデータがデータラッチ494における現在のデータと組み合わされる。処理1300は4つの状態を備える実施形態のためのものであるが、処理1300はより多くの状態又はより少ない状態のために変更することができることも理解されよう。処理1300は、粗い検証及び細かい検証の両方を使用する。したがって、処理1300は粗いプログラミング及び細かいプログラミングを用いて使用される。処理1300は、1個のメモリセルの処理を記載している。しかしながら、多くのメモリセルを同時に検証することができることも理解されよう。例えば、処理1300は、プログラムされる全てのメモリセルに同時に適用することができる。ステップ1302において、A状態の粗い検証が行われる。粗い検証中に全てのビット線が充電され得る。粗い検証中に使用されるビット線バイアスがその状態の読み出し中に使用されるビット線バイアスと一致する必要はない。ステップ1302は、伝導電流のためにビット線を検出することと、ビット線が有効な電流を伝導するか否かに基づきQPWラッチに値を記憶することを含み得る。例えば、メモリセルの閾値電圧がVvaLよりも大きい場合、QPWラッチを1に設定することができる。ステップ1302は図7Cのステップ756~762の一実施形態である。ステップ1302の後、メモリセルのためのデータラッチは元のプログラムデータを含むことができ、あるいは、プログラムデータは、更なるプログラミングがそのビット線上のメモリセルに対して禁じられていることを表示するために消去状態に設定されてもよい。したがって、データラッチが消去以外のデータ状態を表示している場合、このデータラッチはメモリセルがどの状態にプログラムされるべきかを表示している。しかしながら、データラッチが消去状態を表示している場合、このメモリセルは消去状態を維持すべきであったか、あるいは別の状態にプログラムされており今は更なるプログラミングから禁じられているかについては不明である。ステップ1304において、QPWラッチのデータは、データラッチ494が実際の消去データを含むか禁じられたデータを含むかを判定するためにデータラッチ494の現在のデータと結合される。図14Aの表1400は、条件を集約しており、QPWラッチがデータラッチ494からの電流データとどのように組み合わされるかについての一実施形態を示している。図14Aの表1400の各列縦列は、所定のメモリセルについての異なる条件に関する。列Erは、消去状態よってそのVtは消去状態にあるを維持すべきメモリセルに関する。列A、B、Cは、A、B、及びC状態にそれぞれプログラムされるメモリセルについてのプログラムされていないケースであることを指す。プログラムされていないメモリセルはその状態についてターゲットVtよりも小さいVtを有し得る。列Aq、Bq、Cqは、それぞれA、B、及びC状態にプログラムされるメモリセルのためのクイックパス書き込みquickpasswriteケースを指す。クイックパス書き込み状態にあるメモリセルは粗い検証レベルと細かい検証レベルとの間にあるVtを有し得る。例えば、A状態について、メモリセルはVvaLとVvAとの間にあり得る。列Ain、Bin、Cinは、それぞれA、B、及びC状態にプログラムされたメモリセルのための禁じられたケースを指す。禁じられたメモリセルはそのターゲットVtに到達しており、更なるプログラミングからロックアウトされている。メモリセルがプログラミングからロックアウトされるとき、データラッチは、それがロックアウトされるべきであることを表示するために消去状態にセットされ得ることに留意されたい。表1400の第1行は、データラッチが消去状態を表示するケースについて1が入っている。上述のように、これは、当該メモリセルが消去状態を維持すべきメモリセルであることによるか、あるいはそのターゲットレベルに到達し、更なるプログラミングを禁じられたメモリセルによるものである。したがって、1は列Erメモリセルは消去状態を維持するべき及び列AinメモリセルがそのターゲットA状態に到達したため、更なるプログラムを禁じられている、更にはBin及びCinの第1行に示される。この表の第2行は、粗い検証を行う際に可能な値を示している。例えば、メモリセルがまだプログラムされていない場合、VvaLよりも高いか低いVtを有し得る。これは、任意の状態にプログラムされつつあるメモリセルにも当てはまることに留意されたい。したがって、この表はプログラムされていないケースについて0/1の不確実な値を示す。表1400は、Aq、Ain、Bq、Bin、Cq及びCinについて1を有し、なぜならVtはこれらのケースにおいてVvaL電圧レベルよりも高くなるからである。この表の第3行は、ビット線が細かいA状態検証を行う際にバイアスをかけられるべきケースのために1を有する。この例において、これは、消去状態を維持すべきメモリセルを除き全てのケースに当てはまる。第3行は、QPWラッチとデータラッチ494との組み合わせから作られる。この例において、第3行はQPWORNOTErから作られる。換言すると、QPWラッチが1に設定される場合か、データラッチ494が消去データ以外のものを含む場合のいずれかの場合、第3行は1に等しい。例えば、A、Aq、B、Bq、C、Cqのケースについてデータラッチ494は消去データを含まない。したがって、第3行はこれらの値のために1に設定される。更に、QPWが1に設定される場合、第3行が設定される。例えば、Aq、Ain、Bq、Bin、Cq、及びCinについてQPWが設定される。したがって、第3行の対応する欄が設定される。A、B、及びCについてQPWの値は不確定である。しかしながら、消去データを含まないデータラッチ494により第3行は1に設定される。QPWラッチをデータラッチと組み合わせることが他の方法でも行われ得ることに留意されたい。ステップ1306において、消去状態を維持すべきではないメモリセルのビット線は充電され、一方、消去状態を維持すべきメモリセルのビット線は充電されない。正しいビット線は既述のようにステップ1304において判定される。ステップ1308において、A状態の細かい検証が、ステップ1306において設定されたビット線条件により行われる。例えば、選択ワード線に電圧VvAを印加し得、次にビット線が検出され得る。ステップ1308は図7Cのステップ770の一実施形態である。したがって、ビット線を検出した後、検証を経たか否かが判定され得るステップ772、図7C。検証を経ており、ビット線が禁止されるべきである場合、データラッチ494は禁止標識を提供するために消去状態に設定され得るステップ774、図7C。ステップ1310において、B状態の粗い検証が行われる。この粗い検証中に全てのビット線が充電され得る。粗い検証中に使用されるビット線バイアスがその状態の読み出し中に使用されるビット線バイアスと一致する必要はないことに留意されたい。ステップ1310は、伝導電流のためにビット線を検出することと、ビット線が有効な電流を伝導するか否かに基づきQPWラッチにおいて値を記憶することと、を含み得る。例えば、メモリセルの閾値電圧がVvaLよりも大きい場合、QPWラッチは1に設定される。ステップ1310は、図7Cのステップ756~762の一実施形態である。ステップ1310の後、このメモリセルのためのデータラッチは元のプログラムデータを含むことができ、あるいは、このプログラムデータは、更なるプログラミングが禁じられていることを表示するために消去状態に設定されてもよい。したがって、データラッチが消去以外のデータ状態を表示している場合、このデータラッチはメモリセルがプログラムされるべき状態を表示している。しかしながら、データラッチが消去状態を表示する場合、このメモリセルは消去状態を維持すべきであったか、あるいは別の状態にプログラムされており今は更なるプログラミングから禁じられているかについては不明である。ステップ1312において、データラッチ494が実際の消去データを含むか禁じられたデータを含むかを判定するためにQPWラッチからのデータがデータラッチ494の現在のデータと結合される。検証Bケースのために、どのビット線が消去状態を維持すべきであったメモリセルを有するか、あるいはA状態にプログラムされるべきであったメモリセルを有するかを判定する。図14Bの表1420はステップ1312を説明するときに参照される。表1420の第1行は、データラッチ494が消去状態又はA状態を表示するケースについて1が入っている。したがって、1は列Erメモリセルが消去状態を維持すべき、並びに列Ain、Bin、Cin、及びの列A、Aqにおいて第1行に示され、これらは、メモリセルがA状態にまだプログラムされていないためデータクラッチ494がA状態データをなお含むケースを表している。表1420の第2行は、B状態のための粗い検証を行う際にQPWラッチにおける可能な値を示している。例えば、メモリセルがまだプログラムされていない場合、このメモリセルはVvbLよりも高いか低いVtを有し得る。これは、B又はC状態にプログラムされるメモリセルにも当てはまることに留意されたい。したがって、表1420はプログラムされていないB及びC状態のケースについて0/1の不確実な値を示す。表1420は、Bq、Bin、Cq及びCinについて1を有し、なぜならVtはこれらのケースにおいてVvbL電圧レベルよりも高くなるからである。表1420の第3行は、ビット線が細かいB状態の検証を行う際にバイアスをかけられるべきケースについて1を有する。この例において、消去状態を維持すべきメモリセル及びA状態にプログラムされたかされるべきメモリセルを除き、これは全てのケースに当てはまる。換言すると、B状態及びC状態にプログラムされたかされるべきメモリセルのビット線にバイアスがかけられる。第3行は最初の2行の組み合わせから作られる。具体的には、第3行はQPWORNOTErORAから作られる。換言すると、QPWが1に設定されているか、データラッチ494が消去データかA状態データ以外のものを含む場合、第3行は1に設定されるべきである。例えば、B、Bq、C、Cqのケースについて、データラッチ494は消去データを含まない。したがって、第3行はこれらの値について1に設定される。更に、QPWが設定される場合、第3行が設定される。例えば、Bq、Bin、Cq、及びCinについてQPWが設定される。したがって、第3行において対応する欄が設定される。QPWをデータラッチ494と組み合わせることは、他の方法においても行うことできることに留意されたい。ステップ1314において、B又はC状態のいずれかにプログラムされるべきメモリセルのためのビット線が充電される一方、他の全てのビット線は充電されない。正しいビット線は既述のようにステップ1312において判定される。ステップ1316において、B状態の細かい検証はステップ1314において設定されたビット線条件で行われる。例えば、選択ワード線に電圧VvBが印加され、次に各ビット線が検出される。ステップ1316は、図7Cのステップ770の一実施形態である。したがって、ビット線を検出した後、検証を経たか否かが判定され得るステップ772、図7C。検証が済み、ビット線が禁止されるべきである場合、データラッチ494は禁止標識を提供するために消去状態に設定され得るステップ774、図7C。ステップ1318において、C状態の粗い検証が行われる。粗い検証中に、全てのビット線が充電され得る。粗い検証中に使用されるビット線バイアスがその状態の読み出し中に使用されるビット線バイアスと一致する必要はないことに留意されたい。ステップ1318は、伝導電流のためのビット線を検出することと、ビット線が有効な電流を伝導するか否かに基づきQPWラッチにおいて値を記憶することと、を含み得る。例えば、メモリセルの閾値電圧がVvcLよりも大きい場合、QPWラッチは1に設定される。ステップ1318は、図7Cのステップ756~762の一実施形態である。ステップ1318の後、このメモリセルのためのデータラッチは元のプログラムデータを含むことができ、あるいは、プログラムデータは、更なるプログラミングが禁止されるべきであることを表示するために消去状態に設定されていてもよいことに留意すべきである。したがって、データラッチ494が消去以外のデータ状態を表示する場合、データラッチ494はメモリセルがプログラムされるべき状態を表示する。しかしながら、データラッチ494が消去状態を表示する場合、メモリセルが消去状態を維持するべきであったメモリセルか、別の状態にプログラムされており今は更なるプログラミングから禁じられているメモリセルかについては不明である。ステップ1320において、QPWラッチからのデータは、データラッチ494が実際の消去データを含むか禁じられたデータを含むかを判定するためにデータラッチ494からの現在のデータと結合される。検証Cケースのために、どのビット線が消去状態を維持すべきであったメモリセルを有するか、A若しくはB状態のいずれかにプログラムされるべき又はされるべきであったメモリセルを有するかを判定する。図14Cの表1440はステップ1320を説明するときに参照される。表1440の第1行は、データラッチ494が消去状態、A状態、又はB状態を表示するケースについて1が入っている。したがって、1は列Erメモリセルは消去状態を維持すべき、並びに列Ain、Bin、Cin、及びの列A、Aq、B、Bqにおいて第1行に示されている。A、Aq、B、Bqは、メモリセルがA又はB状態にまだプログラムされていないためデータクラッチ494がA状態又はB状態のいずれかのデータをなお含むケースを表していることに留意されたい。表1440の第2行は、C状態のための粗い検証を行う際にQPWラッチにおける可能な値を示している。例えば、メモリセルがまだプログラムされていない場合、メモリセルはVvcLよりも高いか低いVtを有し得る。したがって、表1440はプログラムされていないC状態のケースについて0/1の不確実な値を示す。表1440は、Cq及びCinについて1を有し、なぜならVtはこれらのケースにおいてVvcL電圧レベルよりも高くなるからである。表1440の第3行は、ビット線が細かいC状態検証を行う際にバイアスをかけられるべきケースについて1を有する。この例において、これは、C状態にプログラムされたかされるべきメモリセルのビット線にのみ当てはまる。第3行は最初の2行の組み合わせから作られる。具体的には、第3行はQPWORNOTErORAORBから作られる。換言すると、QPWラッチが1に設定されるか、データラッチ494が消去データ、A状態データ、又はB状態データ以外のものを含むかのいずれかである。例えば、C、Cqのケースについてデータラッチ494は消去データを含まない。したがって、第3行はこれらの値のために設定される。更に、QPWが設定される場合、第3行が設定される。例えば、Cq及びCinのためにQPWが設定されるCについてそれは設定されてもされなくてもよい。QPWをデータラッチ494と組み合わせることは、他の方法においても行うことできることに留意されたい。ステップ1322において、C状態にプログラムされるべきメモリセルのためのビット線が充電される一方、他の全てのビット線は充電されない。正しいビット線は既述のようにステップ1320において判定される。ステップ1324において、C状態の細かい検証は、ステップ1322において設定されたビット線条件により行われる。例えば、選択ワード線に電圧VvCが印加され、次に、各ビット線が検出される。ステップ1324は、図7Cのステップ770の一実施形態である。したがって、ビット線を検出した後、検証が済んだか否かが判定され得るステップ772、図7C。検証が済んでおり、ビット線が禁止されるべきである場合、データラッチ494は禁止標識を提供するために消去状態に設定され得るステップ774、図7C。C状態の細かい検証の後に、図7Aのステップ724は全てのメモリセルが検証を経たか否かを判定するために行われ得る。そして、図7Aの処理は、全てのメモリセルがプログラムされるステップ726か、プログラミングが失敗するステップ730までメモリセルをプログラムし続け得る。図15は、センスモジュール480の一例を示している。しかしながら、他の態様も使用され得る。センスモジュール480は検証及び読み込み処理の両方の最中に様々な実施形態において使用され得る。図16は、図15のセンス増幅器を使用して読み取り時又は検証中に検出センスを行う一実施形態である。図16のタイミングにおいて、マルチストローブ検出動作が行われる。したがって、図15のセンス増幅器は、マルチストローブの読み出しを使用する実施形態において使用され得る。センス増幅器はマルチストローブの検出動作を行うことは必要とされないことに留意されたい。例えば、単一のストローブの検出動作が行われ得る。センスモジュール480は、ビット線絶縁トランジスタ512と、ビット線プルダウン回路トランジスタ522及び550と、ビット線電圧クランプトランジスタ612と、読み出しバス転送ゲート530と、センス増幅器470と、ビット線ラッチ482と、を備える。ビット線絶縁トランジスタ512の一端がビット線BL及びコンデンサ510に接続されている。ビット線絶縁トランジスタ512の他端が、ビット線電圧クランプトランジスタ612及びビット線プルダウントランジスタ522に接続されている。ビット線絶縁トランジスタ512のゲートは、BLSとしてラベル付けされた信号を受信する。ビット線電圧クランプトランジスタ512のゲートは、BLCとしてラベル付けされた信号を受信する。ビット線電圧クランプトランジスタ512はノードSEN2にて読出しバスゲート転送ゲート530に接続される。読出しバス転送ゲート530は読出しバス532に接続される。ビット線電圧クランプトランジスタ512は、ノードSEN2にてセンス増幅器470に接続される。図9の実施形態において、センス増幅器470は、トランジスタ613、634、641、642、643、654、654及び658、並びにコンデンサCsaを含み、ビット線ラッチ482は、トランジスタ661、662、663、664、666及び668を含む。一般的に、一のワード線に並ぶメモリセルは、並列で動作される。よって、対応する数の検出モジュールが並列で動作し得る。一実施形態において、制御部は、並列で動作する検出モジュールに制御信号及びタイミング信号を提供する。いくつかの実施形態において、一のワード線に沿ったデータは、複数のページに分割され、かつ、このデータは一度に一ページずつ又は一度に複数ページ読み出されプログラムされる。センスモジュール480は、ビット線絶縁トランジスタ512が信号BLSによって作動されるとき、メモリセルのためのビット線例えばビット線BLに接続可能である。センスモジュール480は、センス増幅器470によってメモリセルの伝導電流を検出し、検出ノードSEN2にてデジタル電圧レベルとして読み取り結果をラッチし、これをゲート530を介して読み取りバス532に出力する。センス増幅器470は、第2の電圧クランプトランジスタ612及び634と、プリチャージ回路トランジスタ541、642及び643と、弁別器若しくは比較回路トランジスタ654、656及び658、並びにコンデンサCsaと、を備える。一実施形態において、読み出されるメモリセルの制御ゲートに基準電圧が印加される。基準電圧がメモリセルの閾値電圧よりも大きい場合、メモリセルはオンになり、そのソースとドレインとの間に電流を伝える。基準電圧がメモリセルの閾値電圧よりも大きくない場合には、メモリセルはオンにならず、そのソースとドレインとの間に電流を伝えない。多くの実施形態において、オン/オフは、メモリセルが異なる制御ゲート電圧に応じて異なる電流を伝導するように連続遷移になり得る。メモリセルがオンであり電流を伝導する場合、伝導された電流は、ノードSEN上の電圧を減少させ、他の端末がVddであるコンデンサCsaに亘って電圧を充電又は上昇させる。ノードSEN上の電圧が所定の検出期間中に所定のレベルに放電する場合、センス増幅器470は、メモリセルが制御ゲート電圧に応じてオンになったことを報告する。センスモジュール480の特徴の1つは、検出中にビット線に一定の電圧供給を組み込むことである。これはビット線電圧クランプトランジスタ612によって行われることが好ましく、このビット線電圧クランプトランジスタ612はビット線BLと直列に接続されるトランジスタ612と共にダイオードクランプのように動作する。そのゲートは、その閾値電圧VTの上の所望のビット線電圧VBLと等しい低電圧BLCにバイアスをかけられる。このようにして、これは、ノードSENからビット線を絶縁し、プログラム-検証又は読み出し中にビット線のために定電圧例えば所望のVBL=0.5~0.7ボルトを設定する。一般的に、ビット線電圧レベルは、長いプリチャージ時間を避けるために十分低いが基礎雑音及び他の要因を避けるために十分高くなるようなレベルに設定される。センス増幅器470は、検出ノードSENを通して伝導電流を検出し、この伝導電流が所定の値よりも上であるか下であるかを判定する。センス増幅器は、信号SEN2としてデジタル形式で検出された結果を読み出しバス532に出力する。デジタル制御信号INVこれは基本的にSEN2にて信号の反転状態になり得るもプルダウン回路を制御するために出力され得る。検出された伝導電流が予め決められた値INVよりも高いとき、INVはハイHIGHになり、SEN2はローLOWになる。この結果は、プルダウン回路によって裏打ちされる。プルダウン回路は、制御信号INVによって制御されるn型トランジスタ522と、制御信号GRSによって制御される他のn型トランジスタ550を含む。ローのときにGRS信号によってビット線BLがINV信号の状態に関わらず浮動され得る。プログラミング中、GRS信号がハイHIGHになり、ビット線BLが接地され、INVによって制御される。ビット線BLが浮動させられる必要とされるとき、GRS信号はローになる。検出モジュール、センス増幅器及びラッチの他の設計を使用することもできることに留意されたい。いくつかの実施形態において、マルチパス検出例えば2つのストローブ検出が使用される。各パスは、所定の限界電流値よりも高い伝導電流を備えるメモリセルを特定し遮断するのを助ける。これは、どのビット線がメモリセルの最終検出に基づくかを選択するために使用され得る。したがって、適切なビット線バイアス条件が設定され得る。例えば、マルチパス検出は2つのパスj=0~1において実行することができる。第1のパスの後、ブレークポイントよりも高い伝導電流を備えるこれらのメモリセルは、それらの伝導電流をオフにすることによって特定され移動される。それらの伝導電流をオフにする方法の一つは、それらのビット線上のドレイン電圧をゼロに設定することである。2つよりも多いパスも考えられる。いくつかの実施形態においては、一つのパス単一のストローブのみを検出のために使用することができる。図16は、図15のセンス増幅器を使用して、読み出し中又は検証中の検出の一実施形態のタイミング図を記載している。図16A~16Kは、読み出し検証動作時のセンスモジュール480の一実施形態を説明するタイミング図を記載している。フェーズ0:セットアップセンスモジュール480図15を参照は、許可信号BLS図16Aを介して対応するビット線に接続されている。電圧クランプは、BLC図16Bによって作動される。プリチャージトランジスタ642は、制御信号FLT図16Cによって限定電流源として作動される。フェーズ1:制御されたプリチャージセンス増幅器470はリセット信号RSTによって初期化され図16D、このリセット信号RSTは信号INV図16Hをトランジスタ658を介して接地させる。よって、リセットによってINVはローに設定される。同時に、p型トランジスタ663は相補信号LATをVdd又はハイに引き上げる図16H。すなわち、LATはINVの補数である。絶縁トランジスタ634は信号LATによって制御される。よって、リセットの後、絶縁トランジスタ634は検出ノードSEN2をセンス増幅器の内部検出ノードSEN2に接続するために作動される。プリチャージトランジスタ642は所定の時間、内部検出ノードSEN及び検出ノードSEN2によってビット線BLをプリチャージする。これによりビット線における伝導を検出するためにこのビット線を最適電圧にする。プリチャージトランジスタ642は制御信号FLTFLOATによって制御される。ビット線は、ビット線電圧クランプ612によって設定された所望のビット線電圧に向けて引き上げられる。引き上げの速度はビット線における伝導電流に依存する。伝導電流が小さくさればなるほど、引き上げは速くなる。DC検出は、所定の電流をビット線に供給するために電流源のように機能するプリチャージ回路を提供することによって達成される。p型トランジスタ642を制御する信号FLTは、これが所定の電流が流れるようにプログラムするようにp型トランジスタ642を制御する。一例として、FLT信号は、500nAに設定された基準電流を備える電流ミラーから生成され得る。p型トランジスタ642が電流ミラーのミラーレッグを形成するとき、このp型トランジスタ642はそこを流れる同じ500nAも有する。図16I1~16I4は、700nA、400nA、220nA及び40nAの伝導電流を備えるメモリセルにそれぞれ接続された4つの例のビット線上の電圧を示している。例えば、プリチャージ回路トランジスタ642を含むが500nAの制限を備える電流源であるとき、500nAを越える伝導電流を有するメモリセルは、電荷が蓄積されるよりも速く流出するビット線上の電荷を有する。結果として、伝導電流700nAを備えるビット線のために、内部検出ノードSENにおけるその電圧又は信号は、0V近くに保たれる例えば0.1ボルト図16I1を参照。一方、メモリセルの伝導電流が500nA以下である場合、プリチャージ回路トランジスタ642を含むはビット線まで充電し始め、かつその電圧はクランプされたビット線電圧例えば、電圧クランプ612によって設定された0.5Vに向けて上昇を始める図16I2~16I4。結果、内部検出ノードSENは0V近くに保持されるか、Vddに引き上げられる図16G。一般的に、伝導電流が小さくなればなるほど、ビット線電圧がクランプされたビット線電圧まで速く充電する。よって、制御されたプリチャージフェーズの後のビット線上の電圧の試験によって、接続されたメモリセルが所定のレベルよりも高い伝導電流を有するか低い伝導電流を有するかを特定することが可能である。フェーズ2:高電流セルをラッチし、後続するストローブから外す制御されたプリチャージフェーズの後、最初のDC高電流検出フェーズはノードSENが弁別器回路によって検出されるところで始まる。検出は所定のレベルよりも高い伝導電流を備えるこれらのメモリセルを特定する。弁別器回路は、直列接続の2つのp型トランジスタ654及び656を含み、信号INVを登録するノードのためにプルアップとして機能する。p型トランジスタ654がローへ行く読み出しストローブ信号STBによって作動され、かつ、p型トランジスタ656はローに行く内部検出ノードSENにて信号によって作動される。高電流メモリセルは、0Vに近いか、あるいは、少なくとも、p型トランジスタ656をオフに転換させるほど充分に高くはそのビット線がプリチャージされ得ない信号SENを有する。例えば、弱いプルアップが500nAの電流に限定される場合、700nAの伝導電流を備えるセルを引き上げることをしない図16G1。STBがラッチに対してローをストローブするとき、INVはVddに引き上げられる。これは、ラッチ回路660をINVがハイでLATがローの状態にセットする図16H1。INVがハイかつLATがローであるとき、絶縁ゲート630は、機能しなくなり、かつ、センスノードSEN2は内部検出ノードSENからブロックされる。同時に、ビット線がプルダウントランジスタ522によって接地される図16及び16I1。これは、ビット線における任意の伝導電流を効率的にオフにし、これがソース線バイアスに寄与することがないようにする。よって、検出モジュール480の一実施態様において、制限された電流源プリチャージ回路が使用される。これは、高電圧を搬送するビット線を特定し、オフにする更なる方法又は別の方法DC検出を提供する。別の実施形態において、プリチャージ回路はとりわけ高電流ビット線を特定するのを助けるようには構成されていないが、メモリシステムに利用可能な最大電流の許容量内で可能な限り速くビット線をプルアップしてプリチャージするように最適化される。フェーズ3:リカバリ/プリチャージ以前にプルダウンされていなかったビット線の伝導電流の検出の前に、プリチャージ回路は、ローになる信号FLTによりアクティブ化されて、内部センスノードSEN2をVddにプリチャージする図16C及び図16I2~16I4と共に、隣接するビット線の電圧の低下に起因して部分的に下方に結合されていた可能性のあるビット線をプリチャージする。フェーズ4:第1のAC検出一実施形態において、AC交流電流又は過渡電流検出は、フロートした内部検出ノードSENにて電圧降下を判定することによって行われる。これは、内部検出ノードSENに連結されたコンデンサCsaを使用し、伝導電流がそれを充電させるノードSEN上の電圧を減少させる速度を加味する弁別器回路によって達成される。集積回路の環境では、コンデンサCsaは典型的にはトランジスタによって実行されるが、他の態様も適している。コンデンサCsaは所定の静電容量例えば30fFを有してり、これは最適電流を決定するために選択され得る。限界電流値は、典型的には100~1000nAの範囲であり、充電期間を適切に調整することによって設定され得る。弁別器回路は内部センスノードSENにおいて信号SENを検出する。各検出の前に、内部センスノードSENでの信号はプリチャージトランジスタ642によってVddに引き上げられる。これによりコンデンサCsa全体の電圧をゼロになるように初期設定する。センス増幅470が検出する準備ができると、プリチャージ回路はハイになるFLTによって動作が停止される図16C。第1の検出期間T1はストローブ信号STBのアサートによって終了される。検出期間中、伝導メモリセルによって誘導された伝導電流はコンデンサを充電する。SENでの電圧は、コンデンサCsaがビット線において伝導電流のドレイン動作によって充電されるときにVddから減少する。図16G曲線G2~G4を参照は、400nA、220nA及び40nAの伝導電流を備えるメモリセルのそれぞれ接続された残りの3つのビット線の例に対応するSENノードを示しており、より高い伝導電流を備えるものに対してより急速に減少する。フェーズ5:高電流セルの第1のACラッチ、及び高電流セルを後続するストローブから外す第1の所定の検出期間の終わりに、SENノードはビット線における伝導電流に依ってある電圧に減少する図16Gの曲線G2~G4を参照。一例として、この第1のフェーズにおける限界電流は、300nAになるように設定される。p型トランジスタ656の閾値電圧と、検出期間T1と、コンデンサCsaは、限界電流信号例えば300nAよりも高い伝導電流に対応するSENでの信号がトランジスタ656をオンにするのに十分低くなるように降下する。ラッチング信号STBがローにストローブすると、出力信号INVは、ハイに引き上げられ、ラッチ482によってラッチされる図16E及び図16H曲線H2。一方、限界電流より低い伝導電流に対応する信号SENは、トランジスタ656をオンにすることができない信号SENを生成する。この場合、ラッチ482は変化せず、この場合LATはハイのままである図16H3及び16H4。よって、弁別器回路は、検出期間によって設定された基準電流に比してビット線における伝導電流の強度を効果的に判定することが分かる。センス増幅器470は第2の電圧クランプトランジスタ612も含んでおり、この目的はトランジスタ612のドレインの電圧をビット線電圧クランプ610が正しく機能するように十分高く維持することである。既述のように、ビット線電圧クランプ610は、ビット線電圧を所定の値VBL、例えば0.5Vにクランプする。これはトランジスタ612のゲート電圧BLCがVBLVTここでVTはトランジスタ612の閾値電圧であるに設定されることを必要とし、かつ、検出ノード501に接続されたドレインがソースよりも大きくなることすなわち、信号SEN2>VBLを必要とする。特に、電圧クランプの構成では、SEN2はXX0-VT又はBLX-VTの小さい方よりも低くなるべきであり、SENは高くなるべきである。検出中、絶縁ゲート630はパススルーモードにある。しかしながら、内部検出モードにて信号を検出中に、SENはVddから減少する電圧を有する。第2の電圧クランプは、SENがXX0-VT又はBLX-VTのいずれか低い方よりも低く降下することを防ぐ。これは、信号BLXここでBLXはVBLVTによって制御されるトランジスタ612によって達成される。よって、電圧クランプの動作によって、ビット線電圧VBLは検出中に一定例えば~0.5Vに維持される。電流判定の出力は、ラッチ回路482によってラッチされる。ラッチ回路は、トランジスタ666及び668と、トランジスタ661、662、663及び664によってセット/リセットラッチとして形成される。p型トランジスタ666は、信号RSTRESETによって制御され、n型トランジスタ668は信号STBによって制御される。一般的に、対応するマルチパス検出モジュール480によって動作される1ページのメモリセルがあり得る。第1の限界電流レベルよりも高い伝導電流を有するメモリセルのために、それらのLAT信号はローにラッチされるINVはハイにラッチされる。これにより、ビット線プルダウン回路520を動作させ、対応するビット線を接地させ、これによりそれらの電流をオフにする。いくつかの実施形態において、これは検証のためのビット線条件の設定を助ける。例えば、図12Bのステップ1224において、A状態の大まかな読み出しは、この点まで検出することによって達成され得る。ストローブ信号は全検出処理の間に2回以上アサートされることに留意されたい。例えば、図16において、ストローブ信号は3回アサートされ、最後のストローブは最後の読み取りである。この例において、期間1及び5の間のストローブは大まかな読み出しを達成し得る。いくつかの実施形態において、期間1及び5の間のストローブのうちの少なくとも1回は2つのストローブ読み出しの第1のストローブであると見なされる。フェーズ6:リカバリ/プリチャージ以前に引き下げられていないビット線における伝導電流の次の検出の前に、プリチャージ回路は、内部検出ノード631をVddにプリチャージするために信号FLTによって起動される図16C及び図16I3~16I4。フェーズ7:第2の検出センス増幅器470が検出の準備ができると、プリチャージ回路がHIGHに行くFLTによって機能が停止される図16C。第2の検出期間T2はストローブ信号STBのアサートによって設定される。検出期間中、伝導電流もしあればはコンデンサを充電する。ノードSENでの信号は、コンデンサCsaがビット線36における伝導電流のドレイン動作によって充電するにつれて、Vddから減少する。既述の例によって、300nAよりも高い伝導電流を備えるメモリセルは先のフェーズにおいて既に特定されており、遮断されている。図16G曲線G3及びG4は、220nA及び40nAの伝導電流を備えるメモリセルにそれぞれ接続された2つのビット線の例に対応するSEN信号をそれぞれ示している。一実施形態において、現在読み出されている状態の下の状態に関連付けられた条件電流を備えるメモリセルが遮断される。フェーズ8:読み出しのための第2のラッチ第2の所定の検出期間T2の終わりにまでに、SENはビット線における伝導電流に依ってある電圧に減少される図16G曲線G3及びG4。一例として、この第2フェーズにおける限界電流は100nAになるように設定される。この場合、伝導電流220nAを備えるメモリセルはハイにラッチされたそのINV図16Hと、続いて接地されたそのビット線とを有する図16I3。一方伝導電流40nAを備えるメモリセルは、LATがハイにプリセットされたラッチの状態に影響を与えない。フェーズ9:バスへの読み出し最後に、読み出しフェーズにおいて、転送ゲート530にて制御信号NCOよってラッチされた信号SEN2を読出しバス532に読み出すことができる図16J及び16K。上記の検出モジュール480は検出が3つのパスによって行われ、最初の2つのパスはより高い電流のメモリセルを特定し、遮断するように実行される一実施形態である。これは、検証のための適切なビット線バイアス条件を設定するのを助けるための大まかな読み出しとして機能し得、これは、最終パスの間に起こり得る例えばT7。他の実施形態において、検出動作はDC及びACパスの異なる組み合わせによって実行され、いくつかは二若しくは三以上のACパスのみ又は一のパスのみを使用する。異なるパスについて、使用される限界電流値は毎回同じか、最終パスにおいて使用される限界電流に向かって徐々に近づき得る。更に、上記の検出の実施形態は適切な検出モジュールの単に一例を記載している。他の設計及び技術を本明細書において記載された実施形態を実施するために使用することもできる。本明細書において記載された実施形態のためには特定の検出モジュールは求められず、また提案もされない。一実施形態は、複数のビット線が一のワード線と関連付けられている不揮発性記憶システムを動作するための方法を含む。複数の不揮発性記憶素子がこのワード線に関連付けられている。この方法は以下を含み得る。一又は複数のプログラム供給電圧がワード線に印加される。第1バイアス条件が複数のプログラム状態のそれぞれを検証するときに複数のビット線上に設定される。個別の一組の第1バイアス条件が各プログラム状態を検証するときに設定され得る。ビット線にバイアスをかけることは、ビット線上の不揮発性記憶素子がプログラムされる状態に基づき得る。不揮発性記憶素子のビット線の条件が検出され、第1バイアス条件を設定する。第2バイアス条件は読み込み処理中に複数のビット線上で設定される。個別の一組の第2バイアス条件が、読み出される各状態のために設定される。所定の状態のための第2バイアス条件は、この所定の状態のための第1バイアス条件と実質的に一致する。不揮発性記憶素子のビット線は、読み込み処理中に検出される。一実施形態において、前段落に記載の方法において、所定の状態にプログラムされるターゲット不揮発性記憶素子に隣接する不揮発性記憶素子は、ターゲット不揮発性記憶素子のチャネル電位に依る所定の状態の検証中にチャネル電位を有する。一実施形態において、前段落に記載の方法において、所定の状態を読み出す際の複数のビット線上に第2バイアス条件を設定することにより、所定の状態にプログラムされた不揮発性記憶素子に隣接する実質的に全ての不揮発性記憶素子が、所定の状態を検証する際に隣接するもののチャネル電位と一致するチャネル電位を有するようになる。一実施形態は、ワード線に関連付けられた複数のビット線を含む不揮発性記憶システムを動作するための方法を含む。複数の不揮発性記憶素子がワード線に関連付けられている。この方法は以下のものを含む。第1の電圧レベルは複数のビット線のうちの第1のグループのビット線上に設定される。第1の電圧レベルを設定することは、不揮発性記憶素子の閾値電圧が複数のプログラム状態の第1のプログラム状態に関連付けられたターゲットレベルにあるか否かを検証するためにプログラム検証処理の一部として行われる。第1のグループのビット線は、第1の状態にプログラムされるべき複数の不揮発性記憶素子の不揮発性記憶素子を有する少なくともこれらのビット線を含む。接地電圧がプログラム検証処理の一部として前記複数のビット線のうちの第2のグループ上に設定される。第2のグループのビット線は、第1のグループのビット線の前記複数のビット線のうちの他の全てのビット線を含む。第2のグループのビット線は、第1のプログラム状態の他のプログラム状態にプログラムされるべき不揮発性記憶素子を有する少なくともいくつかのビット線を含む。検証中、どのビット線が第1のグループにあったか、及びどのビット線が第2のグループにあったかを大まかに判定するためにワード線に関連付けられた不揮発性記憶素子の少なくとも一個の読み出しが行われる。接地電圧は、第2のグループであると大まかに判断されたビット線上で設定される。ワード線と関連付けられた複数の不揮発性記憶素子の細かい読み出しは、どの不揮発性記憶素子が少なくともターゲットレベルの閾値電圧を有するかを判定するために行われる。細かい読み出しを行うことは、第2の電圧レベルにて第1のグループであると大まかに判定されたビット線にバイアスをかけ、一方、接地にて第2のグループであると大まかに判定されたビット線を保持することを含む。一実施形態は、複数の不揮発性記憶素子と、この複数の不揮発性記憶素子と関連付けられた複数のビット線と、前記複数の不揮発性記憶素子と関連付けられており、第1のワード線を含むワード線と、前記複数の不揮発性記憶素子、前記複数のビット線及び前記複数のワード線と導通する管理回路と、を含むシステムを含む。一又は複数の回路管理回路は一又は複数のプログラム供給電圧をワード線に印加する。一又は複数の管理回路は、複数のプログラム状態のそれぞれを検証する際に前記複数のビット線上で第1バイアス条件を設定する。各プログラム状態を検証する際にそれぞれ個別の一組の第1バイアス条件が設定される。ビット線にバイアスをかけることは、ビット線上の不揮発性記憶素子がプログラムされる状態に基づく。一又は複数の回路管理回路は、第1バイアス条件を設定した後に、不揮発性記憶素子のビット線の条件を検出する。一又は複数の回路管理回路は読み込み処理中に前記複数のビット線上で第2バイアス条件を設定する。個別の一組の第2バイアス条件が、読み出し中の各状態のために設定される。所定の状態のための第2バイアス条件はこの所定の状態のための第1バイアス条件と実質的に一致する。一又は複数の回路管理回路は、読み込み処理中に不揮発性記憶素子のビット線を検出する。一実施形態は、複数の不揮発性記憶要と、これら複数の不揮発性記憶素子に関連付けられた複数のビット線と、前記複数の不揮発性記憶素子に関連付けられており、第1のワード線を含むワード線と、複数の不揮発性記憶素子、前記複数のビット線、及び前記複数のワード線と導通する一又は複数の回路管理回路と、を含むシステムを含む。一又は複数の回路管理回路は一又は複数のプログラム供給電圧をワード線に印加する。一又は複数の回路管理回路は、第1グループのビット線上に第1の電圧レベルを設定し、第1の電圧レベルを設定することは、閾値電圧が複数のプログラム状態のうち第1のプログラム状態に関連付けられたターゲットレベルにあるか否かを検証するためのプログラム検証動作の一部として行われる。第1グループのビット線は、前記複数の不揮発性記憶素子のうち第1の状態にプログラムされるべき一の不揮発性記憶素子を有する少なくともこれらのビット線を含む。一又は複数の回路管理回路は、プログラム検証処理の一部として第2グループの前記複数のビット線上に接地電圧を設定する。第2グループのビット線は、第1グループのビット線以外の前記複数のビット線の全てのビット線を含み、第2グループのビット線は、第1のプログラム状態以外のプログラム状態にプログラムされるべき第1のワード線に関連付けられた不揮発性記憶素子を有する少なくともいくつかのビット線を含む。一又は複数の回路管理回路は、検証処理中にどのビット線が第1グループにあったかと、どのビット線が第2グループにあったかを大まかに判定するために第1のワード線に関連付けられた不揮発性記憶素子の少なくとも一の読み出しを行う。一又は複数の回路管理回路は、第2グループにあると大まかに判定されたビット線上の接地電圧を設定する。一又は複数の回路管理回路は、どの不揮発性記憶素子が少なくともターゲットレベルの閾値電圧を有するかを判定するために第1のワード線に関連付けられた複数の不揮発性記憶素子の細かい読み出しを行う。この細かい読み出しを行うことは、第2の電圧レベルにて第1グループにあるかを大まかに判定されたビット線にバイアスをかけ、一方、接地電圧にて第2グループにあるかを大まかに判定されたビット線にバイアスをかける一又は複数の回路管理回路を含む。上記本発明の詳細な説明は、説明のための例示にすぎない。上記本発明の詳細な説明は、詳細に開示した範囲に限定するものではない。本明細書が開示する技術は、様々に変形、変更し得る。上記説明した実施形態は、本発明の原理とその具体的な適用例をよく説明するために選ばれたものであり、当業者は、具体的な事例に則して本発明を様々に変更し得る。本発明の技術的範囲は、添付された特許請求の範囲によって定まるものである。"