第1の半導体素子ならびにこれに接続される第1の金属層が設けられる第1の表面と、反対側の第1の裏面と、この第1の裏面に開口し第1の径を有する第1の孔内に配設され、前記第1の金属層のうち、前記第1の裏面と同じ方向を向いた面と電気的に接続される第1の導体と、前記第1の表面に露出し、前記第1の金属層と電気的に接続される電極と、を備える第1の基板と、第2の半導体素子ならびに第1の間隙を有する第2の金属層が設けられ、前記第1の裏面と接合される第2の表面と、反対側の第2の裏面と、この第2の裏面に開口し前記第1の間隙より大きい第2の径を有する第2の孔内に配設され、前記第2の金属層のうち、前記第2の裏面と同じ方向を向いた面と電気的に接続される第2の導体と、前記第1の間隙から第2の表面方向に延伸し前記第1の孔と第2の孔を接続するための第3の孔内に配設され前記第1の導体と第2の導体とを電気的に接続する第3の導体とを備える第2の基板と、第3の半導体素子ならびに第2の間隙を有する第3の金属層が設けられ、前記第2の裏面と接合される第3の表面と、反対側の第3の裏面と、この第3の裏面に開口し前記第2の間隙より大きい第3の径を有する第4の孔内に配設され、前記第3の金属層のうち、前記第3の裏面と同じ方向を向いた面と電気的に接続される第4の導体と、前記第2の間隙から第3の表面方向に延伸し前記第2の孔と第4の孔を接続するための第5の孔内に配設され前記第4の導体と第2の導体とを電気的に接続する第5の導体とを備える第3の基板とを備え、前記第1の基板は、前記第1の裏面を研磨することにより薄くされた後に、前記第2の基板と接続され、前記第2の基板は、前記第2の裏面を研磨することにより薄くされた後に、前記第3の基板と接続され、その後に前記第3の基板は、前記第3の裏面を研磨することにより薄くされたものである半導体装置。前記第1および第3の孔は、連続的に形成されたものであり、前記第4および第5の孔は、連続的に形成されたものであることを特徴とする請求項1記載の半導体装置。前記第1の金属層と、前記電極とは一体的に設けられていることを特徴とする請求項1記載の半導体装置。前記第1、第2及び第3の基板の厚さは、50μm以下であることを特徴とする請求項1記載の半導体装置。第1の半導体ウエハの第1の表面に、第1の半導体素子ならびに第1の金属層を形成する工程と、この第1の半導体ウエハの第1の表面と、第1の基体とを接着する工程と、接着後に、この第1の半導体ウエハの第1の裏面を研磨する工程と、研磨後に、この第1の裏面に開口し第1の径を有する第1の孔を設ける工程と、この第1の孔内に第1の導体を設け、前記第1の金属層とこの第1の導体とを電気的に接続させる工程と、第2の半導体ウエハの第2の表面に、第2の半導体素子ならびに第1の間隙を有する第2の金属層を形成する工程と、この第2の半導体ウエハの第2の表面と、前記第1の半導体ウエハの第1の裏面とを接着する工程と、接着後に、この第2の半導体ウエハの第2の裏面を研磨する工程と、研磨後に、この第2の裏面に開口し、前記第1の間隙より大きい第2の径を有する第2の孔、ならびに第1の間隙から第2の表面方向に延伸し前記第1の孔と前記第2の孔とを接続するための第3の孔を形成する工程と、この第2の孔内ならびに第3の孔内にそれぞれ第2の導体ならびに第3の導体を設け、前記第1の導体、第2の金属層、第2の導体および第3の導体を電気的に接続する工程と、第3の半導体ウエハの第3の表面に、第3の半導体素子ならびに第2の間隙を有する第3の金属層を形成する工程と、この第3の半導体ウエハの第3の表面と、前記第2の半導体ウエハの第2の裏面とを接着する工程と、接着後に、この第3の半導体ウエハの第3の裏面を研磨する工程と、研磨後に、この第3の裏面に開口し、前記第2の間隙より大きい第3の径を有する第4の孔、ならびに第2の間隙から第3の表面方向に延伸し前記第4の孔と前記第2の孔とを接続するための第5の孔を形成する工程と、この第4の孔内ならびに第5の孔内にそれぞれ第4ならびに第5の導体を設け、前記第2の導体、第3の金属層、第4の導体および第5の導体を電気的に接続する工程と、その後に、前記第1の基体の少なくとも一部を除去する工程と、除去後に、少なくとも第1の半導体ウエハ、第2の半導体ウエハおよび第3のウエハが接合された構造体を分割する工程とを備える半導体装置の製造方法。前記基体は、透明基板であり、前記除去工程は、この透明基板と前記構造体を分離する工程を含むことを特徴とする請求項5記載の半導体装置の製造方法。前記第1の裏面、第2の裏面および第3の裏面を研磨する各工程は、前記第1の半導体ウエハ、第2の半導体ウエハおよび第3の半導体ウエハをそれぞれ50μm以下まで研磨することを特徴とする請求項5記載の半導体装置の製造方法。前記第1の導体は、前記基体をメッキ電極として、第1の孔内に充填されることを特徴する請求項5記載の半導体装置の製造方法。第1の半導体素子と、これに電気的に接続され、第1の間隙を備える第1の金属層とが設けられる第1の表面と、反対側の第1の裏面と、この第1の裏面に開口し前記第1の間隙より大きい第2の径を有する第1の孔内に配設され、前記第1の金属層のうち、前記第1の裏面と同じ方向を向いた面と電気的に接続される第1の導体と、前記第1の間隙から第1の表面方向に延伸し前記第1の孔と接続される第2の孔内に配設され前記第1の導体と電気的に接続される第2の導体と、前記第1の金属層上に設けられ、前記第2の径より大きい第3の間隙を備える絶縁層とを備える第1の基板と、この第1の基板の第1の表面と接合される裏面を備え、その反対側の表面に半導体素子が形成される基板であって、この基板を貫通する第3の孔内に、前記第1の導体およびこの半導体素子と電気的に接続される第3の導体を備える基板とを備える半導体装置。第1の半導体素子と、これに電気的に接続され、第1の間隙を備える第1の金属層とが設けられる第1の表面と、反対側の第1の裏面と、この第1の裏面に開口し前記第1の間隙より小さい第2の径を有し、この第1の間隙を貫通する第1の孔内に配設される第1の導体と、この第1の導体と前記第1の金属層間に配設される絶縁体とを備える第1の基板と、第2の半導体素子と、これに電気的に接続され、前記第2の径より小さい第2の間隙を備える第2の金属層とが設けられ、前記第1の裏面と接合される第2の表面と、反対側の第2の裏面と、この第2の裏面に開口し、前記第2の間隙より大きい第3の径を備える第2の孔内に配設される第2の導体と、前記第2の間隙から前記第1の裏面方向に延伸し前記第1の孔と接続される第3の孔内に配設され前記第1の導体と第2の導体とを電気的に接続する第3の導体とを備える第2の基板とを備える半導体装置。半導体ウエハ同士を接合した後にチップ単位に分割する方法を用いる場合、良品の半導体チップのみを選別して積層することができないため、動作不良の半導体チップが存在する場合に半導体モジュール全体が不良となる事態を回避するための方策が必要になる。例えば、図15に示されるように、ビアランドに繋がる全配線に対して、予めトリミング用の領域を設ければ、不良チップが発見された際にはこのトリミング領域にレーザ光を照射しこれら配線を切断することで、モジュール全体が不良となる事態を回避することが可能になる。しかしながら、切断本数が多くなるにつれて、トリミング領域が増加し、設計の自由度を圧迫するとともに、スループットが低下することが懸念される。また、配線の溶融不足による切断不良、配線金属材料の飛散によるショート不良、切断部の形状制御の困難性に起因する切断安定性の欠如等の問題も生じ得る。特に銅配線の場合、溶融切断の困難性が増すため、これら問題が顕著である。また、半導体ウエハ同士を接合する場合、ウエハを貫通するビアと、各ウエハに形成される半導体素子との電気的接続や、外部との電気的接続を確保するための効果的な構造や製法も確立されていない。非特許文献1には、SOI基板を積層する際に、ビアを用いて基板間の導通を得る方法が開示されている。具体的には、半導体素子が形成されたウエハTier1の表面素子形成面と、半導体素子が形成されたSOI基板Tier2の表面素子形成面同士をOxide-Bondを用いて接合した後に、Tier2の裏面側のSi基板を、エッチング液を用いて除去してSiO2膜BOX膜を露出させ、然る後に、ビアを形成して、Tier2ならびにTier1の双方の素子とビアとの導通を得る方法が開示されている。しかしながら、高価なSOI基板を用いることが前提となっているため、実用範囲が限定される。また、素子形成面同士を接合しているため、接合歩留まりの低下が懸念される。さらに、モジュール複数の半導体ウエハが積層された構造を貫通するビアを形成する方法が開示されていない。本願発明に係る実施例には、第1の半導体素子ならびにこれに接続される第1の金属層が設けられる第1の表面と、反対側の第1の裏面と、この第1の裏面に開口し第1の径を有する第1の孔内に配設され、前記第1の金属層のうち、前記第1の裏面と同じ方向を向いた面と電気的に接続される第1の導体と、前記第1の表面に露出し、前記第1の金属層と電気的に接続される電極と、を備える第1の基板と、第2の半導体素子ならびに第1の間隙を有する第2の金属層が設けられ、前記第1の裏面と接合される第2の表面と、反対側の第2の裏面と、この第2の裏面に開口し前記第1の間隙より大きい第2の径を有する第2の孔内に配設され、前記第2の金属層のうち、前記第2の裏面と同じ方向を向いた面と電気的に接続される第2の導体と、前記第1の間隙から第2の表面方向に延伸し前記第1の孔と第2の孔を接続するための第3の孔内に配設され前記第1の導体と第2の導体とを電気的に接続する第3の導体とを備える第2の基板と、第3の半導体素子ならびに第2の間隙を有する第3の金属層が設けられ、前記第2の裏面と接合される第3の表面と、反対側の第3の裏面と、この第3の裏面に開口し前記第2の間隙より大きい第3の径を有する第4の孔内に配設され、前記第3の金属層のうち、前記第3の裏面と同じ方向を向いた面と電気的に接続される第4の導体と、前記第2の間隙から第3の表面方向に延伸し前記第2の孔と第4の孔を接続するための第5の孔内に配設され前記第4の導体と第2の導体とを電気的に接続する第5の導体とを備える第3の基板とを備え、前記第1の基板は、前記第1の裏面を研磨することにより薄くされた後に、前記第2の基板と接続され、前記第2の基板は、前記第2の裏面を研磨することにより薄くされた後に、前記第3の基板と接続され、その後に前記第3の基板は、前記第3の裏面を研磨することにより薄くされたものである半導体装置が開示される。また、本願発明に係る実施形態において、第1の半導体ウエハの第1の表面に、第1の半導体素子ならびに第1の金属層を形成する工程と、この第1の半導体ウエハの第1の表面と、第1の基体とを接着する工程と、接着後に、この第1の半導体ウエハの第1の裏面を研磨する工程と、研磨後に、この第1の裏面に開口し第1の径を有する第1の孔を設ける工程と、この第1の孔内に第1の導体を設け、前記第1の金属層とこの第1の導体とを電気的に接続させる工程と、第2の半導体ウエハの第2の表面に、第2の半導体素子ならびに第1の間隙を有する第2の金属層を形成する工程と、この第2の半導体ウエハの第2の表面と、前記第1の半導体ウエハの第1の裏面とを接着する工程と、接着後に、この第2の半導体ウエハの第2の裏面を研磨する工程と、研磨後に、この第2の裏面に開口し、前記第1の間隙より大きい第2の径を有する第2の孔、ならびに第1の間隙から第2の表面方向に延伸し前記第1の孔と前記第2の孔とを接続するための第3の孔を形成する工程と、この第2の孔内ならびに第3の孔内にそれぞれ第2の導体ならびに第3の導体を設け、前記第1の導体、第2の金属層、第2の導体および第3の導体を電気的に接続する工程と、第3の半導体ウエハの第3の表面に、第3の半導体素子ならびに第2の間隙を有する第3の金属層を形成する工程と、この第3の半導体ウエハの第3の表面と、前記第2の半導体ウエハの第2の裏面とを接着する工程と、接着後に、この第3の半導体ウエハの第3の裏面を研磨する工程と、研磨後に、この第3の裏面に開口し、前記第2の間隙より大きい第3の径を有する第4の孔、ならびに第2の間隙から第3の表面方向に延伸し前記第4の孔と前記第2の孔とを接続するための第5の孔を形成する工程と、この第4の孔内ならびに第5の孔内にそれぞれ第4ならびに第5の導体を設け、前記第2の導体、第3の金属層、第4の導体および第5の導体を電気的に接続する工程と、その後に、前記第1の基体の少なくとも一部を除去する工程と、除去後に、少なくとも第1の半導体ウエハ、第2の半導体ウエハおよび第3のウエハが接合された構造体を分割する工程とを備える半導体装置の製造方法が開示される。また、本願発明に係る実施形態には、第1の半導体素子と、これに電気的に接続され、第1の間隙を備える第1の金属層とが設けられる第1の表面と、反対側の第1の裏面と、この第1の裏面に開口し前記第1の間隙より大きい第2の径を有する第1の孔内に配設され、前記第1の金属層のうち、前記第1の裏面と同じ方向を向いた面と電気的に接続される第1の導体と、前記第1の間隙から第1の表面方向に延伸し前記第1の孔と接続される第2の孔内に配設され前記第1の導体と電気的に接続される第2の導体と、前記第1の金属層上に設けられ、前記第2の径より大きい第3の間隙を備える絶縁層とを備える第1の基板と、この第1の基板の第1の表面と接合される裏面を備え、その反対側の表面に半導体素子が形成される基板であって、この基板を貫通する第3の孔内に、前記第1の導体およびこの半導体素子と電気的に接続される第3の導体を備える基板とを備える半導体装置が開示される。本願発明における孔は、その径が一定のものに限られない。たとえば、テーパを有する孔であっても良い。ただし本願発明において、所定の大きさ長さ等との大小関係が規定されている場合は、当該技術分野における当業者により認識され得る程度に、その大小関係が判断され得る構成の孔に本願発明は限定される。また、孔の断面は円形だけに限られないことは言うまでもない。また、間隙と径との大小関係は、ある断面基板表面に垂直な面における金属層の間隙と、その断面における径との大小関係が確保されていれば十分であり、任意の断面において大小関係が確保されている必要はない。たとえば、所定の断面において大小関係が確保されていれば、その垂直断面において、金属層等の間隙が、孔径より大であることを妨げない。また、基板の表面とは、表面ならびに高さ深さ方向に広がる表面近傍の領域を含み、基板の表面に素子等が形成されるとは、その表面ならびにその近傍の領域に素子が形成される場合を含んでいる。また、基板間の接合は、接着層等を介して間接的に接合する場合を含んでいる。また、孔が連続的に形成されているとは、時間的な連続性を示しており、同一のチャンバ内で、双方の孔が一度にエッチングされる場合ただしエッチャント成分を変化させることを妨げないを含む趣旨である。また、電気的な接続関係については要素同士が直結される必要はなく、間接的に接続される場合を含む。また、本願発明に係る実施形態には、第1の半導体素子と、これに電気的に接続され、第1の間隙を備える第1の金属層とが設けられる第1の表面と、反対側の第1の裏面と、この第1の裏面に開口し前記第1の間隙より小さい第2の径を有し、この第1の間隙を貫通する第1の孔内に配設される第1の導体と、この第1の導体と前記第1の金属層間に配設される絶縁体とを備える第1の基板と、第2の半導体素子と、これに電気的に接続され、前記第2の径より小さい第2の間隙を備える第2の金属層とが設けられ、前記第1の裏面と接合される第2の表面と、反対側の第2の裏面と、この第2の裏面に開口し、前記第2の間隙より大きい第3の径を備える第2の孔内に配設される第2の導体と、前記第2の間隙から前記第1の裏面方向に延伸し前記第1の孔と接続される第3の孔内に配設され前記第1の導体と第2の導体とを電気的に接続する第3の導体とを備える第2の基板とを備える半導体装置が開示される。すなわち、第1の金属層の間隙をビア等が貫通するように、当該間隙を形成する。その場合、第1の半導体素子に電気的に接続される第1の金属層と、第1の孔内に配設される導体とを直接的に接続させないような構成が可能となる。このため、第1の半導体素子に不良が発生した場合、当該不良素子を含む積層構造を実現することが可能となる。第1の実施形態第1の実施形態に係る半導体装置ならびにその製法について図面を用いて説明する。図1は、本実施の形態に係るビアランドの概略平面図であり、図2はその概略断面図である。図2に示されるように、半導体ウエハ10上に、絶縁層12、14が形成され、絶縁層12上に、金属たとえば銅からなるビアランド16が形成されている。このビアランド16は、平面視半導体ウエハ10の主面の垂線方向においてドーナツ状であるため、中央部分において下層の絶縁層12が露出している。また、ビアランド16は、端部において金属配線18と接続されている。この配線18は、図示しない半導体素子たとえば半導体メモリであるフラッシュメモリやDRAM等と接続されている。また、図1に示されるように、ビアランド16の一部ランド中心から所定距離以下の部分を露出させるように、ランド中心から所定距離以上の領域に絶縁膜14が形成されている。ここで、Aはビアランドの外径を示し、Bはビアランドのうち絶縁膜に覆われていない部分の外径絶縁層開口径を示し、Cはビアランドの内径ビアランド抜き径を示している。上記構造では、A>B>Cの関係が保たれている。たとえば、Aは20μm、Bは14μm、Cは7μmである。半導体ウエハ10上には、複数のチップたとえば、300mmウエハに対し、約700個超のチップが形成され、チップごとに図1及び図2に示されるビアランドの構造が備わっている。そして、半導体ウエハの状態で、プローブカード等の検査装置を用いて、各チップの動作テストを実施する。その結果、不良の半導体チップが特定されるため、ウエハマップという、ウエハ上での不良チップの位置を示す図面データを作成することができる。次いで、図3に示されるように、不良チップのビアランド16にエッチング液18を塗布する。その結果、ビアランド16の露出部分が除去される。このようにして、不良チップについて、ビアランドの一部が除去された半導体ウエハ10を得ることができる。次いで、半導体ウエハ10は、別の半導体ウエハ0と積層される。このウエハ0には、予めビアランドと等しい数の接続用パッド2が形成されている。そして、ウエハ0の各接続用パッド2が、ウエハ10の各チップに設けられるビアランド16の直上に位置されるように位置合わせされた状態で、ウエハ0とウエハ10は、接合される。ウエハ間の接合は、本実施形態においては、接着剤6が用いられる。しかしながら、接着剤を用いずにウエハ間を直接接合することも可能である。また、半導体ウエハ0もしくはウエハ10、あるいはその双方に絶縁層などの層を設け、その絶縁層等を介して、ウエハ同士を接合しても良い。たとえば、絶縁層14ならびにビアランド16を覆う絶縁層をさらに設けても良い。なお、この時点において、ウエハ0ならびにウエハ10の厚さは、たとえば、775μmである。その後、ウエハ0を保持した状態で、半導体ウエハ10の裏面を、20μmの厚さまで、研削と研磨を行う。この時、ウエハ10はウエハ0と接合されているため、研磨に耐える剛性を確保することが可能となる。研磨後、ウエハ1の裏面研磨面には、絶縁層17が形成される。その様子を図4に示す。さらに、公知の技術を用いて裏面にレジストパターン図示せずを形成した後にドライエッチングを行って、ビアを形成する。ビアは、本実施形態においては、ほぼ円形の断面を有する。また、その中心は、平面視において、ビアランド16の中心とほぼ一致しており、その断面の内径Dたとえば10μmは、A>D>Cの関係を持っているAはビアランド16の外径、Bはビアランド16のうち絶縁膜14に覆われていない部分の外径絶縁層開口径、Cはビアランドの内径ビアランド抜き径。そのため、ウエハ10を貫通するビアを形成するためのエッチングの際、裏面からビアランド16までウエハ絶縁層17、12を含むがエッチングされた後は、ビアランド16がマスクとしてエッチングを遮る機能を果たす。ビアランド16によって遮られていないビアランド16の間隙部分を介して、引き続きエッチングが施される。接着層6がエッチングされ、ウエハ0の電極パッド2に到達した時点でエッチングは終了する。このようにして形成されたビア15は、図5に示されるように、ビアランド16の位置で段差を有することになるため、ウエハ10の裏面からビアランド16までの大径の領域と、ビアランド16からウエハ0の電極パッド2に到達するまでの小径の領域とを持つ。この際、電極パッド2の一部ならびにビアランド16の一部は、ウエハ10を向いた面が露出している。仮に、ビア15の側面がウエハ10に対してほぼ垂直となるようにエッチングされた場合、電極パッド2の露出部の径は約7μmであり、ビアランド16の露出部の径は約10μmただし、内径約7μmのドーナツ状である。従って、電極パッド2の露出面積と、ビアランド16の露出面積は、ほぼ同じとなる。その後、ビア15の内壁に絶縁膜13が成膜される。次いで、図6に示されるようにRIEエッチングが施され、ウエハ10を向いた面に形成された絶縁膜が除去され、ビアの側壁のみに絶縁膜13が残存する。次いで、半導体ウエハ0をメッキ電極として銅メッキが施され、図7に示されるように、ビア15内に、金属11例えば銅が充填される。ビア15は、各チップ領域に設けられているため、複数のビア15が半導体ウエハ0に電気的に並列に接続されてメッキが施される。ウエハ0を電極として用いることで、ボトムアップフィリングを行うことが可能となり、ボイド不良を低減することや、ウエハ内でのビア間のメッキの均一性を向上することが可能になる。また、高アスペクト比のビアであっても、充填性を向上させることが可能になる。この結果、ビアランド16のうちウエハ10の裏面側を向いた面と、ビア内の金属11とが電気的に接続され、かつ、電極パッド2のうちウエハ10の裏面側を向いた面と、ビア内の金属11とが電気的に接続される。さらに、ビアランド16と電極パッド2の露出面積がほぼ同じであるため、両者とビア内の金属11との電気的接続をそれぞれ良好に保つことが可能となる。以下、同様の手順が繰り返される。すなわち、半導体ウエハの各チップ領域に半導体素子ならびにビアランドを形成した後に、不良検査を行い、不良チップについては、図3に示されるように所定の配線を除去する。その後、図8に示されるように、このような半導体ウエハ20の素子面と、半導体ウエハ10の裏面研磨された面とを接着層を用いて接合した後に、半導体ウエハ20の裏面を研磨して、ウエハ20を20μmまで薄くする。研磨面に絶縁膜23を形成した後、ウエハ20の裏面からエッチングを施してビア25を形成する。ビア25の径は、ビアランド26の間隙よりも大きくなるように形成されており、かつ、ビア25の中心とビアランド26の中心が平面視でほぼ同一となるようにビア25は形成される。このため、ビア25は、ウエハ20の裏面からビアランド26までの大径の部分と、ビアランド26から、ビア15内の金属11に到達するまでの小径の部分とを持つ。エッチングの際、ウエハ10の裏面とウエハ20の表面は、接着層を介して接合されているため、ウエア20のみならず、これら接着層もエッチングされ、ウエハ10の金属11を露出するようにエッチングが施される。このようにして、ウエハ20を貫通するビア25が形成される。側壁に絶縁膜23を形成した後、半導体ウエハ0をメッキ電極として、ビア25内に金属21を充填させる図8。図9は、ウエハ0、ウエハ10、ウエハ20、ウエハ30、ウエハ40を積層させた構造体を示している重複する説明を省略するため、他の図にも示される各要素については、符号ならびに説明を割愛する。ただし、ウエハ20については、示されている部分におけるチップが不良チップであったことが検査の結果判明したため、上述したようにエッチング液を用いてビアランドの一部が除去されたうえで、他のウエハと積層されている。このため、ウエハ20におけるエッチングの際、ビアランドに遮られることなく、ビアの加工が終了している。この結果、ウエハ20における当該チップと、ビア内の導体とは電気的に接続されていない。その後、図10に示されるようにウエハ0の表面側の研削と研磨を行い、接続用パッド2電極を露出させる。ウエハ10から40が積層された構造体の厚みが80μmであるので、ウエハ0の研磨の際にこの構造体を保持もしくは把持することで、ウエハ0を好適に研磨することが可能になる。以上のようにして、構造体の全体を貫通するビアと、これに電気的に接続され、構造体の表面と裏面それぞれに露出する導体部分接続用パッド2と、ウエハ40において裏面に露出する導体を備える構造を製造することができる。その後、ダイシングやスクライビング等の公知の技術を用いて、このウエハの積層構造体が、各チップ単位に分割される。ウエハ0の上部を研磨して取り除いた結果、積層構造体の厚みは、80μm余であるため、好適に分割することが可能になる。図11は、このようにして構成された半導体モジュール100、200を、バンプ50を介して積層させた構造である。図においては、4層の半導体基板が積層されてなる半導体モジュールを2個積層された構造であるが、積層させる基板の数を異ならせるモジュールたとえば、5層や3層同士を積層させても良い。たとえば、4層構造の半導体モジュール中に、不良の半導体チップが含まれる場合は、たとえば、5層構造の半導体モジュールと積層させることが可能である。一方で、4層構造からなる半導体モジュール中に、不良の半導体チップが含まれていない場合は、さらに4層構造からなる半導体モジュールと積層させる。このように、不良チップの有無に応じて、積層させる半導体モジュールを異ならせることにより、全体のメモリ容量が一定となるように調整することが可能になる。図12は、第2の実施の形態に係る半導体モジュールの概略構成図である。ただし、第1の実施の形態において示された半導体モジュールと同様の機能を満足する要素については、符号ならびに説明を省略する。一般に、ビアならびにその導体は、信号線、グランド、電源線等のために用いられるが、用途によっては、半導体モジュールの表面に電極を露出させる必要が無い場合もある。その場合、図12に示される通り、ウエハ10におけるビアランド52を、間隙を持たない構成としても良い。そして、このビアランド上に絶縁層54、56を形成させる。ここで、ウエハ0に替えて、たとえばガラス等の透明の基体を用意し、それとウエハ10の表面とを接着層を用いて一旦接合した後、ウエハ10の裏面を研磨することが可能となる。次いで第1の実施の形態と同様に、複数のウエハを接合した後、熱処理その他の処理を施して、ウエハ10と当該基体の全体を分離除去する。このようにすれば、ウエハ0のコストを削減することが可能となる。また、ウエハ10に、ビアと電気的に接続する電極を設けておき、基体を除去した際に、この電極が表面に露出する構成とすることも可能である。なお、上記実施形態にかかわらず、本発明は種々応用可能である。たとえば、ウエハの積層数は、4枚に限らず、8枚やそれ以上であっても良い。積層数を増やすことにより、ウエハや基体の分離除去のハンドリングを容易にすることが可能になる。一方で、ダイシングスクライビングが困難になる可能性がある。後にウエハ構造体から分離剥離される基体は、半導体ウエハやガラスなどの透明基板を含め、種々の材料を用いることが可能である。ただし後の分離剥離工程において加熱処理を施す場合は、熱膨張収縮を考慮して材質を選択する必要がある。またガラス等の場合、メッキ電極として用いることが困難である点も留意すべきである。ビア内への導体の充填は、メッキ以外の方法を用いることも可能である。また、ビア内の全ての空間を導体で充填する必要は無く、たとえばコンフォーマルに導体を配設しても良い。また、Aビアランドの外径>Bビアランドのうち上部絶縁膜に覆われていない部分の外径>Cビアランドの内径の関係、ならびに、A>Dビア径>Cの関係は、特定の断面において保持されていれば良い。たとえば、図13は、ビアランド504が、コの字型あるいはU字型となっている上部絶縁膜504で覆われているビアランド504の輪郭は、点線で描かれている。このため、図の横方向に平行な断面において、A>B>Cの関係は保持されているが、縦方向上下方向に平行な断面においては、ビアランド504が所定の間隔をおいて設けられていないため、A、B、Cを定義することができない。しかしながら、このような構造であっても、B>D>Cとなるような断面円形のビアを図面中央に設けることとすれば、ビア形成のためのエッチングの際にビアランドがマスクとして機能するため、本発明の目的を達成することができる。同様の考え方に基づけば、ビアランドに替えて、たとえば、所定間隔をおいて平行に形成された配線を用いても本実施形態におけるビアランドと同様の機能を発揮させても良いことが理解される。さらに、A>D>Bとなるようにビアを設けても良い。この場合も、不良チップにおける露出ビアランドの除去のみでは、ビア内の導体とビアランドの電気的接続は達成されるものの、ビア形成のためのエッチングの際にビアランドがマスクとして機能する点では本発明の目的を達成することが可能である。なお、貫通ビアの途中に設けられ、ビア内の導体と電気的に接続される点で、本実施形態においては、ビアランドの名称を用いたが、配線その他の金属膜で、同様の機能を満足させることも可能である。また、ビア等の断面は、円形である場合、導体の充填性を向上することが可能であるが、円形に限られず、矩形その他の断面を持っても良い。また、テーパ状であっても良い。なお、半導体素子の形成工程等は、ウエハ基体の接合工程前に実施されても、接合後に実施されても良く、その他各工程は、発明の趣旨に沿って当業者に合理的に認識し得る程度において、自由に順序を変更することが可能である。