"複数の第1,第2および第3の走査電極、複数の維持電極ならびに複数のデータ電極の交差部にそれぞれ放電セルを有するプラズマディスプレイパネルを、1フィールド期間を複数のサブフィールドに分けて駆動する駆動装置であって、前記複数の第1の走査電極を駆動する第1の回路と、前記複数の第2の走査電極を駆動する第2の回路と、前記複数の第3の走査電極を駆動する第3の回路とを備え、前記複数の第1、第2および第3の回路は、前記複数のサブフィールドのうち少なくとも1つのサブフィールドにおいて、パネル特性に応じて3相駆動動作を行い、前記第1の回路は、前記3相駆動動作時には、前記サブフィールドの初期化期間において第1の電位から第2の電位に下降する第1のランプ波形を前記複数の第1の走査電極に印加し、書込み期間において前記複数の第1の走査電極に順に走査パルスを印加し、前記第2の回路は、前記3相駆動動作時には、前記初期化期間において前記第1の電位から前記第2の電位よりも高い第3の電位に下降する第2のランプ波形を前記複数の第2の走査電極に印加し、前記書込み期間において前記複数の第2の走査電極を前記第3の電位よりも高い第4の電位に保持しつつ前記複数の第1の走査電極への走査パルスの印加後に前記複数の第2の走査電極に順に走査パルスを印加し、前記第3の回路は、前記3相駆動動作時には、前記初期化期間において前記第2のランプ波形を前記複数の第3の走査電極に印加し、前記書込み期間において前記複数の第3の走査電極を前記第4の電位に保持しつつ前記複数の第2の走査電極への走査パルスの印加後に前記複数の第3の走査電極に順に走査パルスを印加し、前記第3の回路が駆動する前記複数の第3の走査電極の数が最も多く、前記第2の回路が駆動する前記複数の第2の走査電極の数が次に多く、前記第1の回路が駆動する前記複数の第1の走査電極の数が最も少ないことを特徴とするプラズマディスプレイパネルの駆動装置。第2の回路は、3相駆動動作時には、書込み期間において複数の第1の走査電極への走査パルスの印加後で、複数の第2の走査電極への走査パルスの印加前に、第4の電位以下の第5の電位へ下降する第3のランプ波形を前記複数の第2の走査電極に印加し、第3の回路は、前記3相駆動動作時には、書込み期間において前記複数の第1の走査電極への走査パルスの印加後で、前記複数の第2の走査電極への走査パルスの印加前に、前記第4の電位以下で前記第5の電位よりも高い第6の電位へ下降する第4のランプ波形を複数の第3の走査電極に印加することを特徴とする請求項1記載のプラズマディスプレイパネルの駆動装置。第3の回路は、3相駆動動作時には、書込み期間において複数の第2の走査電極への走査パルスの印加後で複数の第3の走査電極への走査パルスの印加前に第4の電位以下の第7の電位へ下降する第5のランプ波形を前記複数の第3の走査電極に印加することを特徴とする請求項1記載のプラズマディスプレイパネルの駆動装置。複数の第1、第2および第3の走査電極、複数の維持電極ならびに複数のデータ電極の交差部にそれぞれ放電セルを有するプラズマディスプレイパネルを、1フィールド期間に複数のサブフィールドを駆動する駆動方法であって、前記複数のサブフィールドのうち少なくとも1つのサブフィールドの初期化期間において第1の電位から第2の電位に下降する第1のランプ波形を前記複数の第1の走査電極に印加し、書込み期間において前記複数の第1の走査電極に順に走査パルスを印加する第1のステップと、前記少なくとも1つのサブフィールドの前記初期化期間において前記第1の電位から前記第2の電位よりも高い第3の電位に下降する第2のランプ波形を前記複数の第2の走査電極に印加し、前記書込み期間において前記複数の第2の走査電極を前記第3の電位よりも高い第4の電位に保持しつつ前記複数の第1の走査電極への走査パルスの印加後に前記複数の第2の走査電極に順に走査パルスを印加する第2のステップと、前記少なくとも1つのサブフィールドの前記初期化期間において前記第2のランプ波形を前記複数の第3の走査電極に印加し、前記書込み期間において前記複数の第3の走査電極を前記第4の電位に保持しつつ前記複数の第2の走査電極への走査パルスの印加後に前記複数の第3の走査電極に順に走査パルスを印加する第3のステップとを備え、前記走査パルスの数は、前記第3のステップが最も多く前記第1のステップが最も少ないことを特徴とするプラズマディスプレイパネルの駆動方法。ところで、上述したように、書込み期間においては、複数の走査電極に走査パルスが順次印加される。従って、複数の放電セルのうち走査パルスが印加される順番が遅い放電セルにおいては、初期化パルスが印加されてから走査パルスが印加されるまでの間の時間が長くなる。ここで、初期化放電によって放電セルに形成された壁電荷は、他の放電セルに書込み放電を発生させるためにデータ電極に印加される書込みパルスの影響を受けて徐々に減少する。この放電セルに形成された壁電荷は、走査パルスが印加される走査電極の順序に対して、対数関数的に減少する。そのため、走査パルスが印加される順番が遅い放電セルにおいては、その放電セルに走査パルスおよび書込みパルスが印加されるまでに壁電荷が減少し、書込み放電の放電不良が発生する場合がある。その書込み不良を防止するために、走査パルスが印加される順番が遅い放電セルで放電不良が発生しないように波形を設計すると、今度は走査パルスが印加される順番が早い放電セルに蓄積される壁電荷量が過剰となるため、書込み放電強度が強くなり、壁電荷が隣接セルに移動してしまい、誤放電が発生してしまう。本発明の目的は、書込み放電の放電不良と誤放電とを防止することができるプラズマディスプレイパネルの駆動装置および駆動方法ならびにそれを用いたプラズマディスプレイ装置を提供することである。これらの課題を解決するために本発明のプラズマディスプレイパネルの駆動装置またはその駆動方法は、複数の第1、第2および第3の走査電極、複数の維持電極ならびに複数のデータ電極の交差部にそれぞれ放電セルを有するプラズマディスプレイパネルを、1フィールド期間を複数のサブフィールドに分けて駆動する駆動装置であって、複数の第1の走査電極を駆動する第1の回路と、複数の第2の走査電極を駆動する第2の回路と、複数の第3の走査電極を駆動する第3の回路とを備え、複数の第1、第2および第3の回路は、複数のサブフィールドのうち少なくとも1つのサブフィールドにおいて、パネル特性に応じて3相駆動動作を行い、第1の回路は、3相駆動動作時には、サブフィールドの初期化期間において第1の電位から第2の電位に下降する第1のランプ波形を複数の第1の走査電極に印加し、書込み期間において複数の第1の走査電極に順に走査パルスを印加し、第2の回路は、3相駆動動作時には、初期化期間において第1の電位から第2の電位よりも高い第3の電位に下降する第2のランプ波形を複数の第2の走査電極に印加し、書込み期間において複数の第2の走査電極を第3の電位よりも高い第4の電位に保持しつつ複数の第1の走査電極への走査パルスの印加後に複数の第2の走査電極に順に走査パルスを印加し、第3の回路は、3相駆動動作時には、初期化期間において第2のランプ波形を複数の第3の走査電極に印加し、書込み期間において複数の第3の走査電極を第4の電位に保持しつつ複数の第2の走査電極への走査パルスの印加後に複数の第3の走査電極に順に走査パルスを印加し、第3の回路が駆動する複数の第3の走査電極の数が最も多く、第2の回路が駆動する複数の第2の走査電極の数が次に多く、第1の回路が駆動する複数の第1の走査電極の数が最も少ないことを特徴とするものである。また本発明のプラズマディスプレイパネルの駆動装置またはその駆動方法は、3相駆動動作時に第2の回路が、書込み期間において複数の第1の走査電極への走査パルスの印加後で、複数の第2の走査電極への走査パルスの印加前に、第4の電位以下の第5の電位へ下降する第3のランプ波形を複数の第2の走査電極に印加し、第3の回路は、3相駆動動作時には、書込み期間において複数の第1の走査電極への走査パルスの印加後で、複数の第2の走査電極への走査パルスの印加前に、第4の電位以下で第5の電位よりも高い第6の電位へ下降する第4のランプ波形を複数の第3の走査電極に印加するものであってもよい。また本発明のプラズマディスプレイパネルの駆動装置またはその駆動方法は、3相駆動動作時に第3の駆動回路が、書込み期間において複数の第2の走査電極への走査パルスの印加後で複数の第3の走査電極への走査パルスの印加前に第4の電位以下の第7の電位へ下降する第5のランプ波形を複数の第3の走査電極に印加するものであってもよい。本発明によれば、第1の走査電極に走査パルスが印加されている間に第2の走査電極上の放電セルの壁電荷が減少しても、第2の走査電極への走査パルスの印加時に第2の走査電極上の放電セルにおける壁電荷の量を書込み動作に適した状態にすることができ、同様に第2の走査電極に走査パルスが印加されている間に第3の走査電極上の放電セルの壁電荷が減少しても、第3の走査電極への走査パルスの印加時に第3の走査電極上の放電セルにおける壁電荷の量を書込み動作に適した状態にすることができる。その結果、書込み期間において第2、第3の走査電極上の放電セルに放電不良や誤放電が発生することを防止することができる。この駆動装置においては、複数のサブフィールドのうち少なくとも1つのサブフィールドにおいて、第1、第2および第3の回路により3相駆動動作が行われる。3相駆動動作時には、初期化期間において、第1の回路により第1の電位から第2の電位に下降する第1のランプ波形が複数の第1の走査電極に印加される。それにより、第1の走査電極上の放電セルに微弱な放電が発生し、その放電セルの壁電荷の量が減少する。その結果、第1の走査電極上の放電セルにおける壁電荷の量が書込み動作に適した状態になる。また、初期化期間において、第2の回路により第1の電位から第3の電位に下降する第2のランプ波形が複数の第2の走査電極に印加される。それにより、第2の走査電極上の放電セルに微弱な放電が発生し、その放電セルの壁電荷の量が減少する。ここで、第1のランプ波形が第2の電位まで下降するのに対して、第2のランプ波形は第2の電位よりも高い第3の電位までしか下降しない。そのため、第2の走査電極上の放電セルで移動する電荷の量は、第1の走査電極上の放電セルで移動する電荷の量よりも少ない。それにより、初期化期間の終了時に、第2の走査電極上の放電セルには十分な量の壁電荷が残る。同様に、初期化期間において、第3の回路により第1の電位から第3の電位に下降する第2のランプ波形が複数の第3の走査電極に印加される。それにより、第3の走査電極上の放電セルに微弱な放電が発生し、その放電セルの壁電荷の量が減少する。そのため、初期化期間の終了時に、第3の走査電極上の放電セルには十分な量の壁電荷が残る。書込み期間においては、第1の回路により複数の第1の走査電極に順に走査パルスが印加される。それにより、第1の走査電極上の選択された放電セルにおいて書込み放電が発生する。また、複数の第1の走査電極への走査パルスの印加後に、第2の回路により複数の第2の走査電極に順に走査パルスが印加される。それにより、第2の走査電極上の選択された放電セルにおいて書込み放電が発生する。また、複数の第2の走査電極への走査パルスの印加後に、第3の回路により複数の第3の走査電極に順に走査パルスが印加される。それにより、第3の走査電極上の選択された放電セルにおいて書込み放電が発生する。上記のように、第2および第3の走査電極上の放電セルには、初期化期間の終了時に十分な量の電荷が残されている。従って、第1の走査電極に走査パルスが印加されている間に第2および第3の走査電極上の放電セルの壁電荷が減少しても、第2および第3の走査電極への走査パルスの印加時に第2および第3の走査電極上の放電セルにおける壁電荷の量を書込み動作に適した状態にすることができる。その結果、書込み期間において第2および第3の走査電極上の放電セルに放電不良が発生することを防止することができる。さらに、第2の走査電極に走査パルスが印加されている間に第3の走査電極上の壁電荷が減少しても、第3の走査電極への走査パルスの印加時に第3の走査電極上の放電セルにおける壁電荷の量を書込み動作に適した状態にすることができる。その結果、書込み期間において第3の走査電極上の放電セルに放電不良が発生することを防止することができる。また、壁電荷が減少しても第2および第3の走査電極上の放電セルに良好に書込み動作を発生させることが可能であるので、書込み期間において壁電荷の減少を防止するために第2および第3の走査電極を高い電位に保持する必要がない。それにより、プラズマディスプレイパネルの駆動コストを低減しつつ駆動性能を向上させることが可能になる。また、初期化期間において第2および第3の走査電極上の放電セルに適度に放電が発生することにより、初期化期間の終了時にそれらの放電セルに過剰に電荷が残ることが防止される。それにより、第1の走査電極に走査パルスが印加される際に第2および第3の走査電極上の放電セルで誤放電が発生することが防止される。また、書込み期間においては、走査パルスが印加される期間を除いて第2および第3の走査電極が第3の電位よりも高い第4の電位に保持される。この場合、第2および第3の走査電極上の放電セルにおける電荷の状態が安定する。それにより、第2および第3の走査電極上の放電セルで誤放電が発生することをより確実に防止することができる。以下、本発明の実施の形態に係るプラズマディスプレイパネルの駆動装置、駆動方法およびプラズマディスプレイ装置について、図面を用いて詳細に説明する。1第1の実施の形態1-1パネルの構成図1は、本発明の第1の実施の形態に係るプラズマディスプレイ装置におけるプラズマディスプレイパネルの一部を示す分解斜視図である。プラズマディスプレイパネル以下、パネルと略記する10は、互いに対向配置されたガラス製の前面基板21および背面基板31を備える。前面基板21および背面基板31の間に放電空間が形成される。前面基板21上には複数対の走査電極22および維持電極23が互いに平行に形成されている。各対の走査電極22および維持電極23が表示電極を構成する。走査電極22および維持電極23を覆うように誘電体層24が形成され、誘電体層24上には保護層25が形成されている。背面基板31上には絶縁体層33で覆われた複数のデータ電極32が設けられ、絶縁体層33上に井桁状の隔壁34が設けられている。また、絶縁体層33の表面および隔壁34の側面に蛍光体層35が設けられている。そして、複数対の走査電極22および維持電極23と複数のデータ電極32とが垂直に交差するように前面基板21と背面基板31とが対向配置され、前面基板21と背面基板31との間に放電空間が形成されている。放電空間には、放電ガスとして、例えばネオンとキセノンとの混合ガスが封入されている。なお、パネルの構造は上述したものに限られず、例えばストライプ状の隔壁を備えた構造を用いてもよい。図2は本発明の第1の実施の形態におけるパネルの電極配列図である。行方向に沿ってn本の走査電極SC1~SCn図1の走査電極22およびn本の維持電極SU1~SUn図1の維持電極23が配列され、列方向に沿ってm本のデータ電極D1~Dm図1のデータ電極32が配列されている。nは偶数であり、mは2以上の自然数である。そして、1対の走査電極SCii=1~nおよび維持電極SUii=1~nと1つのデータ電極Djj=1~mとが交差した部分に放電セルDCが形成されている。それにより、放電空間内にm×n個の放電セルが形成されている。1-2プラズマディスプレイ装置の構成図3は本発明の第1の実施の形態に係るプラズマディスプレイ装置の回路ブロック図である。このプラズマディスプレイ装置は、パネル10、画像信号処理回路51、データ電極駆動回路52、走査電極駆動回路53、維持電極駆動回路54、タイミング発生回路55、APL検出器56および電源回路図示せずを備える。画像信号処理回路51は、画像信号sigをパネル10の画素数に応じた画像データに変換し、各画素の画像データを複数のサブフィールドに対応する複数のビットに分割し、それらをデータ電極駆動回路52に出力する。データ電極駆動回路52は、サブフィールド毎の画像データを各データ電極D1~Dmに対応する信号に変換し、その信号に基づいて各データ電極D1~Dmを駆動する。APL検出器56は、画像信号sigのAPL平均画像レベル;AveragePictureLevelを検出し、検出したAPLを示す信号をタイミング発生回路55へ出力する。ここで、APLとは、1フレームにおける画像信号sigの輝度レベルの平均をいい、1画面の画像の全体的な明るさを表している。本実施の形態では、1フレームは1フィールドに等しい。タイミング発生回路55は、水平同期信号H、垂直同期信号VおよびAPL検出器56が検出した平均輝度レベルAPLに基づいてタイミング信号を発生し、それらのタイミング信号をそれぞれの駆動回路ブロック画像信号処理回路51、データ電極駆動回路52、走査電極駆動回路53および維持電極駆動回路54へ供給する。走査電極駆動回路53は、タイミング信号に基づいて走査電極SC1~SCnに駆動波形を供給し、維持電極駆動回路54はタイミング信号に基づいて維持電極SU1~SUnに駆動波形を供給する。なお、走査電極駆動回路53は、後述するように、初期化期間において走査電極SC1,SC2,...,SCn/6、走査電極SCn/61,SCn/62,...,SCn/2と走査電極SCn/21,SCn/22,SCnと、走査電極群を2:4:6に分割し、それぞれに異なる駆動波形を印加する3相駆動動作および走査電極SC1,SC2,...SCn/3と走査電極SCn/31,SCn/32,...SCnと、走査電極群を4:8に分割し、それぞれに異なる駆動波形を印加する2相駆動動作とを選択的に行うことができる。ここで、nは6の倍数である。また、本実施の形態においては、タイミング発生回路55は、APL検出器56により検出されるAPLに基づいて、1相駆動動作のためのタイミング信号および3相駆動動作のためのタイミング信号を選択的に発生し、発生したタイミング信号を走査電極駆動回路53へ供給する。それにより、走査電極SC1~SCnが1相駆動動作または3相駆動動作により駆動される。以下の説明においては、3相駆動動作時においては、走査電極SC1,SC2,...,SCn/6を第1の走査電極群と称し、走査電極SCn/61,SCn/62,...,SCn/2を第2の走査電極群と称し、走査電極SCn/21,SCn/22,...SCnを第3の走査電極群と称する。また、維持電極SU1,SU2,...,SUn/6を第1の維持電極群と称し、維持電極SUn/61,SUn/62,...,SUn/2を第2の維持電極群と称し、維持電極SUn/21,SUn/22,SUnを第3の維持電極群と称する。さらに、第1の走査電極群および第1の維持電極群により構成される複数の放電セルを第1の放電セル群と称し、第2の走査電極群および第2の維持電極群により構成される複数の放電セルを第2の放電セル群と称し、第3の走査電極群および第3の維持電極群により構成される複数の放電セルを第3の放電セル群と称する。また、2相駆動動作時においては名称を変え、走査電極SC1,SC2,...SCn/3を第4の走査電極群と称し、走査電極SCn/31,SCn/32,...SCnを第5の走査電極群と称する。また、維持電極SU1,SU2,...SUn/3を第4の維持電極群、維持電極SUn/31,SUn/32,...SUnを第5の維持電極群と称する。さらに、第4の走査電極群および第4の維持電極群により構成される複数の放電セルを第4の放電セル群と称し、第5の走査電極群と第5の維持電極群により構成される複数の放電セルを第5の放電セル群と称する。1-3サブフィールド構成次に、サブフィールド構成について説明する。サブフィールド法では、1フィールド1/60秒=16.67msecが時間軸上で複数のサブフィールドに分割され、複数のサブフィールドに輝度重みがそれぞれ設定されている。例えば、1フィールドが時間軸上で10個のサブフィールド以下、第1SF、第2SF、、および第10SFと呼ぶに分割され、それらのサブフィールドがそれぞれ1、2、3、6、11、18、30、44、60および81の輝度重みを有する。図4および図5は、図3のプラズマディスプレイ装置のサブフィールド構成における、走査電極駆動回路53の駆動動作時に各電極に印加される駆動波形を示す図である。なお、図4は、走査電極駆動回路53の3相駆動動作時に各電極に印加される駆動波形を示し、図5は走査電極駆動回路53の2相駆動動作時に各電極に印加される駆動波形を示す。図4には、第1の走査電極群SC1,SC2,...,SCn/6の1本の走査電極SC1、第2の走査電極群SCn/61,SCn/62,...,SCn/2の1本の走査電極SCn/61、第3の走査電極群SCn/21,SCn/22,...SCnの1本の走査電極SCn/21、維持電極SU1~SUn、およびデータ電極D1~Dmの駆動波形が示される。なお、図4には、1フィールドの第1SFの初期化期間から第2SFの維持期間までが示される。また、図5には、第4の走査電極群SC1,SC2,...SCn/3の1本の走査電極SC1、第5の走査電極群SCn/31,SCn/32,...SCnの1本の走査電極SCn/31、維持電極SU1~SUn、およびデータ電極D1~Dmの駆動波形が示される。なお、図5には、1フィールドの第1SFの初期化期間から第2SFの維持期間までが示される。a3相駆動動作時の駆動波形まず、走査電極駆動回路53の3相駆動動作時に各電極に印加される駆動波形について説明する。図4に示すように、第1SFの初期化期間の前半部では、データ電極D1~Dmに電位0V接地電位からVdaに緩やかに上昇するランプ波形Ldを印加し、維持電極SU1~SUnを接地電位に保持し、走査電極SC1~SCnにランプ波形L1を印加する。このランプ波形L1は、放電開始電圧以下の正の電位Vscnから放電開始電圧を超える正の電位VsusVsetに向かって緩やかに上昇する。すると、全ての放電セルにおいて1回目の微弱な初期化放電が起こり、走査電極SC1~SCn上に負の壁電荷が蓄えられるとともに維持電極SU1~SUn上およびデータ電極D1~Dm上に正の壁電荷が蓄えられる。ここで、電極を覆う誘電体層または蛍光体層上等に蓄積した壁電荷により生じる電圧を電極上の壁電圧という。続く初期化期間の後半部では、データ電極D1~Dmを接地電位に保持し、維持電極SU1~SUnを正の電位Veに保持し、第1の走査電極群SC1,SC2,...,SCn/6にVsusから-VadVset2に向かって緩やかに下降するランプ波形L2を印加する。すると、第1の放電セル群において2回目の微弱な初期化放電が起こる。これにより、第1の放電セル群において、走査電極SCi上の壁電圧および維持電極SUiの壁電圧が弱められ、データ電極Dk上の壁電圧も書込み動作に適した値に調整される。一方、第2の走査電極群SCn/61,SCn/62,...,SCn/2および第3の走査電極群SCn/21,SCn/22,...SCnには、Vsusから-VadVhizに向かって緩やかに下降するランプ波形L5を印加する。これにより、第2の放電セル群および第3の放電セル群において2回目の微弱な初期化放電が起こる。その後、第2の走査電極群SCn/61,SCn/62,...,SCn/2および第3の走査電極群SCn/21,SCn/22,...SCnを一旦電位-VadVhizに保持する。なお、Vhizは、Vset2およびVset4よりも大きい。ここで、第1の走査電極群SC1,SC2,...,SCn/6に印加されるランプ波形L2は-VadVset2まで下降するのに対して、第2の走査電極群SCn/61,SCn/62,...,SCn/2および第3の走査電極群SCn/21,SCn/22,SCnに印加されるランプ波形L5は-VadVset2よりも高い-VadVhizまでしか下降しない。そのため、第2の放電セル群、第3の放電セル群においては2回目の初期化放電によって移動する電荷の量が第1の放電セル群に比べて少ない。それにより、2回目の初期化放電後、第2の放電セル群および第3の放電セル群には、第1の放電セル群より多くの壁電荷が保持される。続く第1SFの書込み期間の前半部では、維持電極SU1~SUnを一旦電位Veに保持し、走査電極SC1~SCnを一旦電位-VadVscnに保持する。次に、1行目の走査電極SC1に負の走査パルスPa=-Vadを印加するとともに、データ電極D1~Dmのうち1行目において発光すべき放電セルのデータ電極Dkkは1~mのいずれかに正の書込みパルスPd=Vdaを印加する。すると、データ電極Dkと走査電極SC1との交差部の電圧は、外部印加電圧Pd-Paにデータ電極Dk上の壁電圧および走査電極SC1上の壁電圧が加算された値となり、放電開始電圧を超える。それにより、データ電極Dkと走査電極SC1との間および維持電極SU1と走査電極SC1との間で書込み放電が発生する。その結果、その放電セルの走査電極SC1上に正の壁電荷が蓄積され、維持電極SU1上に負の壁電荷が蓄積され、データ電極Dk上にも負の壁電荷が蓄積される。このようにして、1行目において発光すべき放電セルで書込み放電が発生して各電極上に壁電荷を蓄積させる書込み動作が行われる。一方、書込みパルスPdが印加されなかったデータ電極Dhh≠kと走査電極SC1との交差部の電圧は放電開始電圧を超えないので、書込み放電は発生しない。以上の書込み動作を、第1の放電セル群において3n-2行目のセルに順次行う。第1の放電セル群における書込み動作の終了後、維持電極SU1~SUnを電位Veに保持し、第1の走査電極群SC1,SC2,...,SCn/6および第2の走査電極群SCn/61,SCn/62,...,SCn/2に接地電位から負の電位-VadVset2に向かって緩やかに下降するランプ波形L6を印加する。一方、第3の走査電極群SCn/21,SCn/22,...SCnには、Vsusから-VadVhizに向かって緩やかに下降するランプ波形L7を印加する。ここでも、上述したランプ波形L2とランプ波形L5の関係と同様に、第3の走査電極群SCn/21,SCn/22,...SCnに印加されるランプ波形L7は-VadVset2よりも高い-VadVhizまでしか下降しない。そのため、第3の放電セル群においては、第1の放電セル群3回目の初期化放電によって移動する電荷の量が第1の放電セル群および第2の放電セル群に比べて少ない。それにより、3回目の初期化放電後、第3の放電セル群には、第2の放電セル群より多くの壁電荷が保持される。さらに、第2の放電セル群における書込み動作の終了後、維持電極SU1~SUnを電位Veに保持し、全ての走査電極SC1~SCnに接地電位から負の電位-VadVset2に向かって緩やかに下降するランプ波形L8を印加する。その後、上記同様の書込み動作を第3の放電セル群において3n行目の放電セル群に順次行う。ここで、書込み動作として第1の走査電極群SC1,SC2,...,SCn/6に走査パルスPaが印加される期間には、第2の走査電極群SCn/61,SCn/62,...,SCn/2および第3の走査電極群SCn/21,SCn/22,...SCnには走査パルスPaが印加されない。この期間において、第2の放電セル群および第3の放電セル群の壁電荷は減少する。しかしながら、上述したように、初期化期間が終了した時点で、第2の放電セル群および第3の放電セル群には第1の放電セル群より多くの壁電荷が保持されている。従って、上記の期間において第2の放電セル群および第3の放電セル群の壁電荷が減少しても、第2の放電セル群および第3の放電セル群にはまだ十分な量の壁電荷が保持されている。さらに、書込み動作として第2の走査電極群SCn/61,SCn/62,...,SCn/2に走査パルスPaが印加される期間には、第3の走査電極群SCn/21,SCn/22,...SCnには走査パルスPaが印加されない。この期間において、第3の放電セル群の壁電荷は減少する。しかしながら、上述したように、初期化期間が終了した時点で、第3の放電セル群には第2の放電セル群より多くの壁電荷が保持されている。従って、上記の期間において第3の放電セル群の壁電荷が減少しても、第3の放電セル群にはまだ十分な量の壁電荷が保持されている。また、本実施の形態においては、第2の走査電極群SCn/61,SCn/62,...,SCn/2に走査パルスPaを印加する直前に、第2の走査電極群SCn/61,SCn/62,...,SCn/2に接地電位から負の電位-VadVset2に向かって緩やかに下降するランプ波形L6を印加する。すると、第2の放電セル群において3回目の微弱な初期化放電が起こる。これにより、第2の放電セル群において、走査電極SCi上の壁電圧および維持電極SUi上の壁電圧が弱められ、データ電極Dk上の壁電圧も書込み動作に適した値に調整される。但し、第2の走査電極群SCn/61,SCn/62,...,SCn/2に走査パルスPaを印加する直前に第3の走査電極群SCn/21,SCn/22,...SCnに印加されるランプ波形L7は-VadVset2より高い-VadVhizまでしか下降しないため、第3の放電セル群にはまだ十分な量の壁電荷が保持される。さらに、第3の走査電極群SCn/21,SCn/22,...SCnに走査パルスPaを印加する直前に、第3の走査電極群SCn/21,SCn/22,...SCnに接地電位から負の電位-VadVset2に向かって緩やかに下降するランプ波形L8を印加する。すると、第3の放電セル群において4回目の微弱な初期化放電が起こる。これにより、第3の放電セル群において、走査電極SCi上の壁電圧および維持電極SUi上の壁電圧が弱められ、データ電極Dk上の壁電圧も書込み動作に適した値に調整される。すなわち、走査電極駆動回路53の3相駆動動作時には、第1SFの初期化期間において第1の放電セル群に属する全ての放電セルの初期化動作第1の放電セル群の全セル初期化動作が行われ、第1SFの初期化期間および書込み期間において第2の放電セル群に属する全ての放電セルの初期化動作第2の放電セル群の全セル初期化動作が行われ、その後第1SFの初期化期間および書込み期間において第3の放電セル群に属する全ての放電セルの初期化動作第3の放電セル群の全セル初期化動作が行われる。第1SFの書込み期間の中間部上記ランプ波形L6の印加後では、維持電極SU1~SUnを電位Veに保持し、走査電極SC1~SCnを一旦電位-VadVscnに保持する。次に、n/61行目の走査電極SCn/61に負の走査パルスPaを印加するとともに、データ電極D1~Dmのうちn/61行目において発光すべき放電セルのデータ電極Dkに正の書込みパルスPdを印加する。すると、データ電極Dkと走査電極SCn/61との交差部の電圧は、放電開始電圧を超える。それにより、データ電極Dkと走査電極SCn/61との間および維持電極SUn/61と走査電極SCn/61との間で書込み放電が発生する。その結果、その放電セルの走査電極SCn/61上に正の壁電荷が蓄積され、維持電極SUn/61上に負の壁電荷が蓄積され、データ電極Dk上にも負の壁電荷が蓄積される。このようにして、n/61行目において発光すべき放電セルで書込み放電が発生して各電極上に壁電荷を蓄積させる書込み動作が行われる。一方、書込みパルスPdが印加されなかったデータ電極Dhと走査電極SCn/61との交差部の電圧は放電開始電圧を超えないので、書込み放電は発生しない。以上の書込み動作を、第2の放電セル群において、n/61行目の放電セルから、n/2行目の放電セルに至るまで順次行う。また、第1SFの書込み期間の後半部上記ランプ波形L8の印加後では、維持電極SU1~SUnを電位Veに保持し、走査電極SC1~SCnを一旦電位-VadVscnに保持する。次に、n/21行目の走査電極SCn/21に負の走査パルスPaを印加するとともに、データ電極D1~Dmのうちn/21行目において発光すべき放電セルのデータ電極Dkに正の書込みパルスPdを印加する。すると、データ電極Dkと走査電極SCn/21との交差部の電圧は、放電開始電圧を超える。それにより、データ電極Dkと走査電極SC2との間および維持電極SUn/21と走査電極SCn/21との間で書込み放電が発生する。その結果、その放電セルの走査電極SCn/21上に正の壁電荷が蓄積され、維持電極SUn/21上に負の壁電荷が蓄積され、データ電極Dk上にも負の壁電荷が蓄積される。このようにして、n/21行目において発光すべき放電セルで書込み放電が発生して各電極上に壁電荷を蓄積させる書込み動作が行われる。一方、書込みパルスPdが印加されなかったデータ電極Dhと走査電極SCn/21との交差部の電圧は放電開始電圧を超えないので、書込み放電は発生しない。以上の書込み動作を、第3の放電セル群において、n/21行目の放電セルからn行目の放電セルに至るまで順次行い、書込み期間が終了する。続く維持期間では、維持電極SU1~SUnを接地電位に戻し、走査電極SC1~SCnに維持期間の最初の維持パルスPs=Vsusを印加する。このとき、書込み期間で書込み放電が発生した放電セルにおいては、走査電極SCiと維持電極SUiとの間の電圧は、維持パルスPs=Vsusに走査電極SCi上の壁電圧および維持電極SUi上の壁電圧が加算された値となり、放電開始電圧を超える。それにより、走査電極SCiと維持電極SUiとの間で維持放電が起こり、放電セルが発光する。その結果、走査電極SCi上に負の壁電荷が蓄積され、維持電極SUi上に正の壁電荷が蓄積され、データ電極Dk上に正の壁電荷が蓄積される。書込み期間で書込み放電が発生しなかった放電セルでは維持放電は起こらず、初期化期間の終了時における壁電荷の状態が保持される。続いて、走査電極SC1~SCnを接地電位に戻し、維持電極SU1~SUnに維持パルスPsを印加する。すると、維持放電が起こった放電セルでは、維持電極SUiと走査電極SCiとの間の電圧が放電開始電圧を超えるので、再び維持電極SUiと走査電極SCiとの間で維持放電が起こり、維持電極SUi上に負の壁電荷が蓄積され、走査電極SCi上に正の壁電荷が蓄積される。以降同様に、走査電極SC1~SCnと維持電極SU1~SUnとに予め定められた数の維持パルスPsを交互に印加することにより、書込み期間において書込み放電が発生した放電セルでは維持放電が継続して行われる。維持パルスPsの印加後、維持電極SU1~SUnおよびデータ電極D1~Dmを接地電位に保持した状態で、走査電極SC1~SCnにランプ波形L3を印加する。このランプ波形L3は、接地電位から正の電位Veraseに向かって緩やかに上昇する。これにより、維持放電が起こった放電セルにおいて、走査電極SCiと維持電極SUiとの間の電圧が放電開始電圧を超え、維持電極SUiと走査電極SCiとの間で微弱な消去放電が発生する。第2SFの初期化期間では、維持電極SU1~SUnを電位Veに保持し、データ電極D1~Dmを接地電位に保持し、第1の走査電極群SC1,SC2,...,SCn/6に接地電位から-VadVset4に向かって緩やかに下降するランプ波形L4を印加する。すると、第1の放電セル群のうち前のサブフィールド図4では、第1SFの維持期間で維持放電が起こった放電セルでは微弱な初期化放電が発生する。それにより、第1の放電セル群のうち前のサブフィールドで維持放電が起こった放電セルにおいて、走査電極SCi上の壁電圧および維持電極SUiの壁電圧が弱められ、データ電極Dk上の壁電圧も書込み動作に適した値に調整される。第1の放電セル群のうち前のサブフィールドで維持放電が起こらなかった放電セルにおいては、放電が発生することはなく、前のサブフィールドの初期化期間の終了時における壁電荷の状態がそのままの状態よりやや低い値に保たれる。一方、第2の走査電極群SCn/61,SCn/62,...,SCn/2および第3の走査電極群SCn/21,SCn/22,...SCnには、接地電位から-VadVhizに向かって緩やかに下降するランプ波形L9を印加する。その後、第2の走査電極群SC3n-1および第3の走査電極群SCn/21,SCn/22,...SCnを一旦電位-VadVhizに保持する。この場合、第2の放電セル群および第3の放電セル群のうち前のサブフィールドの維持期間で維持放電が起こった放電セルでは微弱な初期化放電が発生する。ここで、第1の走査電極群SC1,SC2,...,SCn/6に印加されるランプ波形L4は-VadVset4まで下降するのに対して、第2の走査電極群SC3n-1および第3の走査電極群SCn/21,SCn/22,...SCnに印加されるランプ波形L9は-VadVset4よりも高い-VadVhizまでしか下降しない。それにより、第2の放電セル群および第3の放電セル群においては、第1の放電セル群に比べて移動する電荷の量が少ない。そのため、第2の放電セル群および第3の放電セル群のうち前のサブフィールドで維持放電が起こった放電セルには、第1の放電セル群の各放電セルよりも多くの壁電荷が蓄積された状態になる。なお、第2の放電セル群および第3の放電セル群のうち前のサブフィールドで維持放電が起こらなかった放電セルにおいては放電が発生しない。続く第2SFの書込み期間の前半部では、第1の走査電極群SC1,SC2,...,SCn/6、第2の走査電極群SCn/61,SCn/62,...,SCn/2、第3の走査電極群SCn/21,SCn/22,...SCn、維持電極SU1~SUnおよびデータ電極D1~Dmに対して第1SFの書込み期間の前半部と同様の駆動波形を印加する。第1の放電セル群における書込み動作の終了後、維持電極SU1~SUnを電位Veに保持し、第1の走査電極群SC1,SC2,...,SCn/6および第2の走査電極群SCn/61,SCn/62,...,SCn/2に接地電位から負の電位-VadVset4に向かって緩やかに下降するランプ波形L10を印加する。一方、第3の走査電極群SCn/21,SCn/22,...SCnには、接地電位から-VadVhizに向かって緩やかに下降するランプ波形L11を印加する。その後、第3の走査電極群SCn/21,SCn/22,...SCnを一旦電位-VadVhizに保持する。ここで、第1の走査電極群SC1,SC2,...,SCn/6および第2の走査電極群SCn/61,SCn/62,...,SCn/2に印加されるランプ波形L10は-VadVset4まで下降するのに対して、第3の走査電極群SCn/21,SCn/22,...SCnに印加されるランプ波形L11は-VadVset4よりも高い-VadVhizまでしか下降しない。それにより、第3の放電セル群においては、第1の放電セル群および第2の放電セル群に比べて移動する電荷の量が少ない。そのため、第3の放電セル群のうち前のサブフィールドで維持放電が起こった放電セルには、第1の放電セル群の各放電セルよりも多くの壁電荷が蓄積された状態になる。さらに、第2の放電セル群における書込み動作の終了後、維持電極SU1~SUnを電位Veに保持し、全ての走査電極SC1~SCnに接地電位から負の電位-VadVset4に向かって緩やかに下降するランプ波形L12を印加する。ここで、第2SFの書込み期間において第1の走査電極群SC1,SC2,...,SCn/6に走査パルスPaが印加される期間には、第2の走査電極群SC3n-1および第3の走査電極群SCn/21,SCn/22,...SCnには走査パルスPaが印加されない。この期間において、第2の放電セル群および第3の放電セル群の壁電荷は減少する。しかしながら、上述したように、第2の放電セル群および第3の放電セル群のうち前のサブフィールドで維持放電が起こった放電セルには、第2SFの初期化期間終了時に多くの壁電荷が保持されている。従って、上記の期間においてそれらの放電セルの壁電荷が減少しても、それらの放電セルにはまだ十分な量の壁電荷が保持されている。さらに、第2SFの書込み期間において第2の走査電極群SCn/61,SCn/62,...,SCn/2に走査パルスPaが印加される期間には、第3の走査電極群SCn/21,SCn/22,...SCnには走査パルスPaが印加されない。この期間において、第3の走査電極群SCn/21,SCn/22,...SCnの壁電荷は減少する。しかしながら、上述したように、初期化期間が終了した時点で、第3の放電セル群には第2の放電セル群より多くの壁電荷が保持されている。従って、上記の期間において第3の放電セル群の壁電荷が減少しても、第3の放電セル群にはまだ十分な量の壁電荷が保持されている。また、本実施の形態においては、第2の走査電極群SCn/61,SCn/62,...,SCn/2に走査パルスPaを印加する直前に、第1の走査電極群SC1,SC2,...,SCn/6および第2の走査電極群SCn/61,SCn/62,...,SCn/2に接地電位から負の電位-VadVset4に向かって緩やかに下降するランプ波形L10を印加する。すると、第2の放電セル群のうち前のサブフィールドで維持放電が起こった放電セルにおいて微弱な初期化放電が起こる。これにより、第2の放電セル群のうち前のサブフィールドで維持放電が起こった放電セルにおいて、走査電極SCi上の壁電圧および維持電極SUiの壁電圧が弱められ、データ電極Dk上の壁電圧も書込み動作に適した値に調整される。但し、第2の走査電極群SCn/61,SCn/62,...,SCn/2に走査パルスPaを印加する直前に第3の走査電極群SCn/21,SCn/22,...SCnに印加されるランプ波形L11は-VadVset4より高い-VadVhizまでしか下降しないため、第3の放電セル群にはまだ十分な量の壁電荷が保持される。さらに、第3の走査電極群SCn/21,SCn/22,...SCnに走査パルスPaを印加する直前に、第3の走査電極群SCn/21,SCn/22,...SCnに接地電位から負の電位-VadVset4に向かって緩やかに下降するランプ波形L12を印加する。すると、第3の放電セル群において4回目の微弱な初期化放電が起こる。これにより、第3の放電セル群のうち前のサブフィールドで維持放電が起こった放電セルにおいて、走査電極SCi上の壁電圧および維持電極SUi上の壁電圧が弱められ、データ電極Dk上の壁電圧も書込み動作に適した値に調整される。すなわち、走査電極駆動回路53の3相駆動動作時には、第2SFの初期化期間において第1の放電セル群に対する選択初期化動作が行われ、第2SFの初期化期間および書込み期間において第2の放電セル群および第3の放電セル群に対する選択初期化動作が行われる。なお、選択初期化動作とは、直前のサブフィールドで維持放電が起こった放電セルで選択的に初期化放電を発生させる動作を言う。第2SFの書込み期間の中間部以降上記ランプ波形L10の印加後では、第1の走査電極群SC1,SC2,...,SCn/6、第2の走査電極群SCn/61,SCn/62,...,SCn/2、第3の走査電極群SCn/21,SCn/22,...SCn、維持電極SU1~SUnおよびデータ電極D1~Dmに対して第1SFの書込み期間の中間部以降と同様の駆動波形を印加する。第2SFの維持期間には、第1SFの維持期間と同様に、走査電極SC1~SCnと維持電極SU1~SUnとに予め定められた数の維持パルスPsを交互に印加する。それにより、書込み期間において書込み放電が発生した放電セルで維持放電が行われる。また、第3SF以降のサブフィールドでは、第1の走査電極群SC1,SC2,...,SCn/6、第2の走査電極群SCn/61,SCn/62,...,SCn/2、第3の走査電極群SCn/21,SCn/22,...SCn、維持電極SU1~SUnおよびデータ電極D1~Dmに対して第2SFと同様の駆動波形を印加する。b2相駆動動作時の駆動波形次に、走査電極駆動回路53の2相駆動動作時に各電極に印加される駆動波形について説明する。なお、図5に示すランプ波形L1~L4は、図4のランプ波形L1~L4と同様である。第1SFの初期化期間の前半部では、データ電極D1~Dmの電位をVdaに保持し、維持電極SU1~SUnを接地電位に保持し、走査電極SC1~SCnにランプ波形L1を印加する。それにより、全ての放電セルにおいて1回目の微弱な初期化放電が起こり、走査電極SC1~SCn上に負の壁電荷が蓄えられるとともに維持電極SU1~SUn上およびデータ電極D1~Dm上に正の壁電荷が蓄えられる。続く初期化期間の後半部では、データ電極D1~Dmを接地電位に保持し、維持電極SU1~SUnを正の電位Veに保持し、第4の走査電極群SC1,SC2,...SCn/3にVsusから-VadVset2に向かって緩やかに下降するランプ波形L2を印加する。すると、第1の放電セル群において2回目の微弱な初期化放電が起こる。これにより、第1の放電セル群において、走査電極SCi上の壁電圧および維持電極SUiの壁電圧が弱められ、データ電極Dk上の壁電圧も書込み動作に適した値に調整される。一方、第5の走査電極群SCn/31,SCn/32,...SCnには、Vsusから-VadVhizに向かって緩やかに下降するランプ波形L5を印加する。これにより、第2の放電セル群において2回目の微弱な初期化放電が起こる。その後、第5の走査電極群SCn/31,SCn/32,...SCnを一旦電位-VadVhizに保持する。ここで、第4の走査電極群SC1,SC2,...SCn/3に印加されるランプ波形L2は-VadVset2まで下降するのに対して、第5の走査電極群SCn/31,SCn/32,...SCnに印加されるランプ波形L5は-VadVset2よりも高い-VadVhizまでしか下降しない。そのため、第5の放電セル群においては2回目の初期化放電によって移動する電荷の量が第4の放電セル群に比べて少ない。それにより、2回目の初期化放電後、第5の放電セル群には、第4の放電セル群より多くの壁電荷が保持される。第1SFの書込み期間の前半部では、図4で説明したように、第4の放電セル群において1行目の放電セルからn/3行目の放電セルに至るまで書込み動作を順次行う。第4の放電セル群における書込み動作の終了後、維持電極SU1~SUnを電位Veに保持し、全ての走査電極SC1~SCnに接地電位から負の電位-VadVset2に向かって緩やかに下降するランプ波形L6を印加する。ここで、第4の走査電極群SC1,SC2,...SCn/3に走査パルスPaが印加される期間には、第5の走査電極群SCn/31,SCn/32,...SCnには走査パルスPaが印加されない。この期間において、第5の放電セル群の壁電荷は減少する。しかしながら、上述したように、初期化期間が終了した時点で、第5の放電セル群には第4の放電セル群より多くの壁電荷が保持されている。従って、上記の期間において第5の放電セル群の壁電荷が減少しても、第5の放電セル群にはまだ十分な量の壁電荷が保持されている。また、本実施の形態においては、第5の走査電極群SCn/31,SCn/32,...SCnに走査パルスPaを印加する直前に、走査電極SC1~SCnに接地電位から負の電位-VadVset2に向かって緩やかに下降するランプ波形L6を印加する。すると、第5の放電セル群において3回目の微弱な初期化放電が起こる。これにより、第5の放電セル群において、走査電極SCi上の壁電圧および維持電極SUiの壁電圧が弱められ、データ電極Dk上の壁電圧も書込み動作に適した値に調整される。すなわち、走査電極駆動回路53の2相駆動動作時には、第1SFの初期化期間において第1の放電セル群に属する全ての放電セルの初期化動作第4の放電セル群の全セル初期化動作が行われ、第1SFの初期化期間および書込み期間において第5の放電セル群に属する全ての放電セルの初期化動作第5の放電セル群の全セル初期化動作が行われる。第1SFの書込み期間の後半部上記ランプ波形L6の印加後では、維持電極SU1~SUnを再び電位Veに保持し、走査電極SC1~SCnを一旦電位-VadVscnに保持する。次に、n/31行目の走査電極SCn/31に負の走査パルスPaを印加するとともに、データ電極D1~Dmのうちn/31行目において発光すべき放電セルのデータ電極Dkに正の書込みパルスPdを印加する。すると、データ電極Dkと走査電極SCn/31との交差部の電圧は、放電開始電圧を超える。それにより、データ電極Dkと走査電極SCn/31との間および維持電極SUn/31と走査電極SCn/31との間で書込み放電が発生する。その結果、その放電セルの走査電極SCn/31上に正の壁電荷が蓄積され、維持電極SUn/31上に負の壁電荷が蓄積され、データ電極Dk上にも負の壁電荷が蓄積される。このようにして、n/31行目において発光すべき放電セルで書込み放電が発生して各電極上に壁電荷を蓄積させる書込み動作が行われる。一方、書込みパルスPdが印加されなかったデータ電極Dhと走査電極SCn/31との交差部の電圧は放電開始電圧を超えないので、書込み放電は発生しない。以上の書込み動作を、第5の放電セル群において、n/31行目の放電セルからn行目の放電セルに至るまで順次行い、書込み期間が終了する。続く維持期間では、図4で説明したように、走査電極SC1~SCnおよび維持電極SU1~SUnに交互に維持パルスPsを印加する。それにより、書込み期間において書込み放電が発生した放電セルにおいて維持放電が発生する。維持パルスPsの印加後、図4で説明したように、走査電極SC1~SCnにランプ波形L3を印加する。これにより、維持放電が起こった放電セルにおいて、微弱な消去放電が発生する。その結果、走査電極SCiに負の壁電荷が蓄積され、維持電極SUiに正の壁電荷が蓄積される。このとき、データ電極Dk上には正の壁電荷が蓄積される。その後、走査電極SC1~SCnを接地電位に戻し、維持期間における維持動作を終了する。第2SFの初期化期間では、維持電極SU1~SUnを電位Veに保持し、データ電極D1~Dmを接地電位に保持し、第4の走査電極群SC1,SC2,...SCn/3に接地電位から-VadVset4に向かって緩やかに下降するランプ波形L4を印加する。すると、第4の放電セル群のうち前のサブフィールド図5では、第1SFの維持期間で維持放電が起こった放電セルでは微弱な初期化放電が発生する。それにより、第4の放電セル群のうち前のサブフィールドで維持放電が起こった放電セルにおいて、走査電極SCi上の壁電圧および維持電極SUiの壁電圧が弱められ、データ電極Dk上の壁電圧も書込み動作に適した値に調整される。第4の放電セル群のうち前のサブフィールドで維持放電が起こらなかった放電セルにおいては、放電が発生することはなく、前のサブフィールドの初期化期間の終了時における壁電荷の状態がそのまま保たれる。一方、第5の走査電極群SCn/31,SCn/32,...SCnには、接地電位から-VadVhizに向かって緩やかに下降するランプ波形L9を印加する。その後、第2の走査電極群を一旦電位-VadVhizに保持する。この場合、第5の放電セル群のうち前のサブフィールドの維持期間で維持放電が起こった放電セルでは微弱な初期化放電が発生する。ここで、第4の走査電極群SC1,SC2,...SCn/3に印加されるランプ波形L4は-VadVset4まで下降するのに対して、第5の走査電極群SCn/31,SCn/32,...SCnに印加されるランプ波形L9は-VadVset4よりも高い-VadVhizまでしか下降しない。それにより、第5の放電セル群においては、第4の放電セル群に比べて移動する電荷の量が少ない。そのため、第5の放電セル群のうち前のサブフィールドで維持放電が起こった放電セルには、第4の放電セル群の各放電セルよりも多くの壁電荷が蓄積された状態になる。なお、第5の放電セル群のうち前のサブフィールドで維持放電が起こらなかった放電セルにおいては放電が発生しない。第2SFの書込み期間の前半部では、第4の走査電極群SC1,SC2,...SCn/3、第5の走査電極群SCn/31,SCn/32,...SCn、維持電極SU1~SUnおよびデータ電極D1~Dmに対して第1SFの書込み期間の前半部と同様の駆動波形を印加する。第4の放電セル群における書込み動作の終了後、維持電極SU1~SUnを電位Veに保持し、全ての走査電極SC1~SCnに接地電位から負の電位-VadVset4に向かって緩やかに下降するランプ波形L10を印加する。ここで、第2SFの書込み期間において第4の走査電極群SC1,SC2,...SCn/3に走査パルスPaが印加される期間には、第5の走査電極群SCn/31,SCn/32,...SCnには走査パルスPaが印加されない。この期間において、第5の放電セル群の壁電荷は減少する。しかしながら、上述したように、第5の放電セル群のうち前のサブフィールドで維持放電が起こった放電セルには、第2SFの初期化期間終了時に多くの壁電荷が保持されている。従って、上記の期間においてそれらの放電セルの壁電荷が減少しても、それらの放電セルにはまだ十分な量の壁電荷が保持されている。また、本実施の形態においては、第5の走査電極群SCn/31,SCn/32,...SCnに走査パルスPaを印加する直前に、走査電極SC1~SCnに接地電位から負の電位-VadVset4に向かって緩やかに下降するランプ波形L10を印加する。すると、第5の放電セル群のうち前のサブフィールドで維持放電が起こった放電セルにおいて微弱な初期化放電が起こる。これにより、第5の放電セル群のうち前のサブフィールドで維持放電が起こった放電セルにおいて、走査電極SCi上の壁電圧および維持電極SUiの壁電圧が弱められ、データ電極Dk上の壁電圧も書込み動作に適した値に調整される。すなわち、走査電極駆動回路53の2相駆動動作時には、第2SFの初期化期間において第4の放電セル群に対する選択初期化動作が行われ、第2SFの初期化期間および書込み期間において第5の放電セル群に対する選択初期化動作が行われる。なお、選択初期化動作とは、直前のサブフィールドで維持放電が起こった放電セルで選択的に初期化放電を発生させる動作をいう。第2SFの書込み期間の後半部では、第4の走査電極群SC1,SC2,...SCn/3、第5の走査電極群SCn/31,SCn/32,...SCn、維持電極SU1~SUnおよびデータ電極D1~Dmに対して第1SFの書込み期間の後半部と同様の駆動波形を印加する。第2SFの維持期間には、第1SFの維持期間と同様に、走査電極SC1~SCnと維持電極SU1~SUnとに予め定められた数の維持パルスPsを交互に印加する。それにより、書込み期間において書込み放電が発生した放電セルで維持放電が行われる。また、第3SF以降のサブフィールドでは、第4の走査電極群SC1,SC2,...SCn/3、第5の走査電極群SCn/31,SCn/32,...SCn、維持電極SU1~SUnおよびデータ電極D1~Dmに対して第2SFと同様の駆動波形を印加する。1-4走査電極駆動回路53の構成図6は走査電極駆動回路53の構成を示す回路図である。走査電極駆動回路53は、第1の駆動回路DR1、第2の駆動回路DR2、第3の駆動回路DR3、直流電源200、回収回路300、比較回路400、ダイオードD10,D11およびnチャネル電界効果トランジスタ以下、トランジスタと略記するQ3~Q9を含む。第1の駆動回路DR1は、複数の走査IC100を含む。各走査IC100は、ノードN1とノードN2との間に接続されるとともに、第1の走査電極群SC1,SC2,...,SCn/6に属する走査電極SC1,SC2,...,SCn/6の各々に接続される。各走査IC100は、対応する走査電極SC1,SC2,...,SCn/6をノードN1およびノードN2に選択的に接続する。第1の駆動回路DR1には、制御信号S51A,S52Aが与えられる。制御信号S51A,S52Aの論理に応じて走査IC100の状態が切り替わる。走査IC100の詳細については後述する。第2の駆動回路DR2は、複数の走査IC110を含む。各走査IC110は、ノードN1とノードN2との間に接続されるとともに、第2の走査電極群SCn/61,SCn/62,...,SCn/2に属する走査電極SCn/61,SCn/62,...,SCn/2の各々に接続される。各走査IC110は、対応する走査電極SCn/61,SCn/62,...,SCn/2をノードN1およびノードN2に選択的に接続する。第2の駆動回路DR2には、制御信号S51B,S52Bが与えられる。制御信号S51B,S52Bの論理に応じて走査IC110の状態が切り替わる。走査IC110の詳細については後述する。第3の駆動回路DR3は、複数の走査IC120を含む。各走査IC120は、ノードN1とノードN2との間に接続されるとともに、第3の走査電極群SCn/21,SCn/22,...SCnに属する走査電極SCn/21,SCn/22,...SCnの各々に接続される。各走査IC120は、対応する走査電極SCn/21,SCn/22,...SCnをノードN1およびノードN2に選択的に接続する。第3の駆動回路DR3には、制御信号S51C,S52Cが与えられる。制御信号S51C,S52Cの論理に応じて走査IC120の状態が切り替わる。走査IC120の詳細については後述する。電圧Vscnを受ける電源端子V10は、ダイオードD10を介してノードN3に接続される。直流電源200は、ノードN1とノードN3との間に接続される。この直流電源200は、電解コンデンサからなり、電圧Vscnを保持するフローティング電源として働く。ノードN2とノードN3との間には、保護抵抗R1が接続される。以下、ノードN1の電位をVFGNDとし、ノードN3の電位をVscnFとする。ノードN3の電位VscnFは、ノードN1の電位VFGNDに電圧Vscnを加算した値を有する。すなわち、VscnF=VFGNDVscnとなる。トランジスタQ3は、電圧VsetVsus-Vscnを受ける電源端子V11とノードN4との間に接続され、ゲートには制御信号S3が与えられる。トランジスタQ4は、ノードN1とノードN4との間に接続され、ゲートには制御信号S4が与えられる。トランジスタQ5は、ノードN1と負の電圧-Vadを受ける電源端子V12との間に接続され、ゲートには制御信号S5が与えられる。制御信号S4は制御信号S5の反転信号である。また、トランジスタQ3,Q5にはゲート抵抗RGおよびコンデンサCGが接続される。なお、トランジスタQ6にもゲート抵抗およびコンデンサが接続されるが、図示は省略する。トランジスタQ6は、電圧Vsusを受ける電源端子V13とノードN5との間に接続される。トランジスタQ6のベースには制御信号S6が与えられる。トランジスタQ7は、ノードN4とノードN5との間に接続される。トランジスタQ7のゲートには制御信号S7が与えられる。トランジスタQ8は、ノードN4と接地端子との間に接続され、ベースには制御信号S8が与えられる。電圧Veraseを受ける電源端子V14とノードN4との間に、トランジスタQ9およびダイオードD11が接続される。トランジスタQ9のベースには制御信号S9が与えられる。回収回路300は、ノードN4とノードN5との間に接続される。回収回路300は、上記の維持期間において、複数の放電セルから電荷を回収して蓄積するとともに、蓄積した電荷を再び複数に放電セルに与える。比較回路400は、電源端子V12とノードN1との間に接続される。比較回路400の詳細については後述する。1-5走査ICの詳細次に、走査IC100,110,120の詳細について説明する。上記のように、走査IC100の状態は制御信号S51A,S52Aの論理に応じて切り替わり、走査IC110の状態は制御信号S51B,S52Bの論理に応じて切り替わり、走査IC120の状態は制御信号S51C,S52Cの論理に応じて切り替わる。図7は、制御信号S51A,S52Aの論理と走査IC100の状態との対応関係を示す図である。制御信号S51B,S52Bの論理と走査IC110の状態との対応関係および制御信号S51C,S52Cの論理と走査IC120の状態との対応関係は、制御信号S51A,S52Aの論理と走査IC100の状態との対応関係と同様である。図7に示すように、制御信号S51A,S52AがともにハイレベルHiである場合、各走査IC100はAll-Hiオールハイの状態になる。All-Hiの状態では、全ての走査IC100が、対応する走査電極をノードN2に接続する。すなわち、走査電極SC1,SC2,...,SCn/6の電位がノードN2およびノードN3の電位と等しくなる。制御信号S51Aがハイレベルであり、制御信号S52AがローレベルLoである場合、各走査IC100がAll-Loオールローの状態になる。All-Loの状態では、全ての走査IC100が、対応する走査電極をノードN1に接続する。すなわち、走査電極SC1,SC2,...,SCn/6の電位がノードN1の電位と等しくなる。制御信号S51Aがローレベルであり、制御信号S52Aがハイレベルである場合、各走査IC100がDATAデータの状態になる。DATAの状態では、各走査IC100が順に対応する走査電極をノードN1に接続する。この場合、書込み期間において、走査電極SC1,SC2,...,SCn/6に順に書込みパルスが印加される。制御信号S51A,S52Aがともにローレベルである場合、各走査IC100がHiZハイインピーダンスの状態になる。HiZの状態では、全ての走査IC100が、対応する走査電極をノードN1およびノードN2から遮断する。1-6走査電極駆動回路の動作次に、走査電極駆動回路53の動作について説明する。2相駆動動作時の走査電極駆動回路53の動作は、3相駆動動作時の走査電極駆動回路53の動作に基づいて容易に説明できるので、ここでは、まず3相駆動動作時の走査電極駆動回路53の動作を説明する。1-6-13相駆動動作時の走査電極駆動回路の動作図8~図11は、3相駆動動作時の走査電極駆動回路53の動作について説明するための各制御信号のタイミング図である。図8は第1SFの初期化期間における各制御信号のタイミング図であり、図9は第1SFの書込み期間における各制御信号のタイミング図である。また、図10は第2SFの初期化期間における各制御信号のタイミング図であり、図11は第2SFの書込み期間における各制御信号のタイミング図である。なお、図8~図11には、制御信号S3~S8,S51A,S52A,S51B,S52B,S51C,S52Cおよび走査IC100,走査IC110,走査IC120図中においてIC100,IC110およびIC120と略記の状態が示される。また、図8~図11の最上段には、実線で走査電極SC1の電位の変化が示され、一点鎖線で走査電極SC2の電位の変化が示され、破線で走査電極SC3の電位の変化が示される。1-6-1-1第1SF図8の第1SFにおける初期化期間の開始時点t0では、制御信号S51A,S51B,S51Cがハイレベルにあり、制御信号S52A,S52B,S52Cがローレベルにある。それにより、走査IC100,110,120がそれぞれAll-Loの状態になっている。また、制御信号S3,S5,S6がローレベルにあり、制御信号S4,S7,S8がハイレベルにある。それにより、トランジスタQ3,Q5,Q6がオフし、トランジスタQ4,Q7,Q8がオンしている。従って、ノードN1は接地電位0Vとなっており、ノードN3の電位VscnFはVscnとなっている。また、走査IC100,110,120がそれぞれAll-Loの状態であるので、走査電極SC1,SC2,SC3の電位は接地電位となっている。時点t1で、制御信号S52A,S52B,S52Cがハイレベルになる。それにより、走査IC100,110,120がそれぞれAll-Hiの状態になる。従って、走査電極SC1,SC2,SC3の電位がVscnに立ち上がる。時点t2で、制御信号S3がハイレベルになり、制御信号S7,S8がローレベルになる。それにより、トランジスタQ3がオンし、トランジスタQ7,Q8がオフする。それにより、トランジスタQ3に接続されたゲート抵抗RGおよびコンデンサCGにより構成されるRC積分回路により、ノードN1の電位VFGNDがVsetVsus-Vscnまで緩やかに上昇する。また、ノードN3の電位VscnFがVsusVsetまで緩やかに上昇する。このとき、走査IC100,110,120がそれぞれAll-Hiの状態であるので、走査電極SC1,SC2,SC3の電位がVsusVsetまで緩やかに上昇する。時点t3で、制御信号S3がローレベルになり、制御信号S6,S7がハイレベルになる。それにより、トランジスタQ3がオフし、トランジスタQ6,Q7がオンする。その結果、ノードN1の電位VFGNDがVsusまで低下し、ノードN3の電位VscnFがVscnVsusまで低下する。このとき、走査IC100,110,120がそれぞれAll-Hiの状態であるので、走査電極SC1,SC2,SC3の電位がVscnVsusまで低下する。時点t4で、制御信号S52A,S52B,S52Cがローレベルになる。それにより、走査IC100,110,120がそれぞれAll-Loの状態になる。このとき、ノードN1の電位VFGNDの電位はVsusとなっているので、走査電極SC1,SC2,SC3の電位がVsusまで低下する。時点t5で、制御信号S4,S6,S7がローレベルになり、制御信号S5,S8がハイレベルになる。それにより、トランジスタQ4,Q6,Q7がオフし、トランジスタQ5,Q8がオンする。その結果、トランジスタQ5に接続されたゲート抵抗RGおよびコンデンサCGにより構成されるRC積分回路により、ノードN1の電位VFGNDが-Vadに向かって緩やかに低下する。このとき、走査IC100,110,120がそれぞれAll-Loの状態にあるので。走査電極SC1,SC2,SC3の電位が-Vadに向かって緩やかに低下する。走査電極SC1,SC2,SC3の電位ノードN1の電位が-VadVhizになる時点t5aで、制御信号S51B,S51Cがローレベルになる。それにより、走査IC110,120がHiZの状態になる。その結果、走査電極SC2,SC3の電位が-VadVhizに維持される。なお、時点t5aにおける制御信号S51B,S51Cの切り替えは、図6の比較回路400によって行われる。後述の時点t6,t11,t12,t15,t16,t22,t23,t28,t29,t32,t33においても、比較回路400によって制御信号S52A,S51B,S52B,S51C,S52Cの切り替えが行われる。比較回路400の詳細については後述する。走査電極SC1の電位ノードN1の電位が-VadVset2になる時点t6で、制御信号S51Aがローレベルになり、制御信号S52Aがハイレベルになる。それにより、走査IC100がDATAの状態になる。また、制御信号S51B,S52B,S51C,S52Cがハイレベルになり、走査IC110,120がAll-Hiの状態になる。その結果、走査電極SC1,SC2,SC3の電位が-VadVscnまで上昇する。図9に示すように、第1SFにおける書込み期間の前半部時点t7~t10の期間には、走査IC100がDATAの状態に維持される。それにより、走査電極SC1,SC4,...,SCn-2が順にノードN1に接続される。このとき、ノードN1の電位VFGNDは-Vadになっている。そのため、走査電極SC1,SC4,...,SCn-2の電位が順に-Vadまで低下する。図10においては、時点t8~t9の期間に走査電極SC1の電位が-Vadに低下する。一方、走査IC110,120はAll-Hiの状態に維持される。それにより、走査電極SC2,SC3の電位は-VadVscnに維持される。時点t10で、制御信号S51Aがハイレベルになり、制御信号S52A,S52B,S52Cがローレベルになる。それにより、走査IC100,110,120がそれぞれAll-Loの状態になる。従って、走査電極SC1,SC2,SC3の電位が-Vadに向かって緩やかに低下する。走査電極SC1,SC2,SC3の電位ノードN1の電位が-VadVhizになる時点t11で、制御信号S51Cがローレベルになる。それにより、走査IC120がHiZの状態になる。その結果、走査電極SC3の電位が-VadVhizに維持される。走査電極SC1,SC2の電位ノードN1の電位が-VadVset2になる時点t12で、制御信号S51Bがローレベルになり、制御信号S52Bがハイレベルになる。それにより、走査IC110がDATAの状態になる。また、制御信号S51A,S52A,S51C,S52Cがハイレベルになり、走査IC100,120がAll-Hiの状態になる。このとき、ノードN3の電位VscnFは-VadVscnになっている。従って、走査電極SC1,SC2,SC3の電位が-VadVscnまで上昇する。図9に示すように、第1SFにおける書込み期間の中半部時点t12~t15の期間には、走査IC110がDATAの状態に維持される。それにより、走査電極SC2,SC5,...,SCn-1が順にノードN1に接続される。このとき、ノードN1の電位VFGNDは-Vadになっている。そのため、走査電極SC2,SC5,...,SCn-1の電位が順に-Vadまで低下する。図9においては、時点t13~t14の期間に走査電極SC2の電位が-Vadに低下する。一方、走査IC100,120はAll-Hiの状態に維持される。それにより、走査電極SC1,SC3の電位は-VadVscnに維持される。時点t15で、制御信号S51Bがハイレベルになり、制御信号S52A,S52B,S52Cがローレベルになる。それにより、走査IC100,110,120がそれぞれAll-Loの状態になる。従って、走査電極SC1,SC2,SC3の電位が-Vadに向かって緩やかに低下する。走査電極SC1,SC2,SC3の電位ノードN1の電位が-VadVset2になる時点t16で、制御信号S51Cがローレベルになり、制御信号S52Cがハイレベルになる。それによって、走査IC120がDATAの状態になる。また、制御信号S51A,S52A,S51B,S52Bがハイレベルになり、走査IC100,110がAll-Hiの状態になる。このとき、ノードN3の電位VscnFは-VadVscnになっている。従って、走査電極SC1,SC2,SC3の電位が-VadVscnまで上昇する。図9に示すように、第1SFにおける書込み期間の後半部時点t16~t19の期間には、走査IC120がDATAの状態に維持される。それにより、走査電極SC3,SC6,...,SCnが順にノードN1に接続される。このとき、ノードN1の電位VFGNDは-Vadになっている。そのため、走査電極SC3,SC6,...,SCnの電位が順に-Vadまで低下する。図9においては、時点t17~t18の期間に走査電極SC3の電位が-Vadに低下する。一方、走査IC100,110はAll-Hiの状態に維持される。それにより、走査電極SC1,SC2の電位は-VadVscnに維持される。1-6-1-2第2SF以降のサブフィールド図10は、第2SFの初期化期間における各制御信号のタイミング図である。図10に示すように、第2SFの初期化期間の開始時点t20では、制御信号S51A,S51B,S51Cがハイレベルにあり、制御信号S52A,S52B,S52Cがローレベルにある。それにより、走査IC100,110,120がそれぞれAll-Loの状態になっている。また、制御信号S3,S5,S6がローレベルにあり、制御信号S4,S7,S8がハイレベルにある。それにより、トランジスタQ3,Q5,Q6がオフし、トランジスタQ4,Q7,Q8がオンしている。従ってノードN1の電位VFGNDは接地電位となっており、ノードN3の電位VscnFはVscnとなっている。また、走査IC100,110,120がそれぞれAll-Loの状態であるので、走査電極SC1,SC2,SC3の電位は接地電位となっている。時点t21で制御信号S4,S7がローレベルになり、制御信号S5がハイレベルになる。それにより、トランジスタQ4,Q7がオフになり、トランジスタQ5がオンになる。その結果、トランジスタQ5に接続されたゲート抵抗RGおよびコンデンサCGにより構成されるRC積分回路により、ノードN1の電位VFGNDが-Vadに向かって緩やかに低下する。このとき、走査IC100,110,120がそれぞれAll-Loの状態であるので、走査電極SC1,SC2,SC3の電位が-Vadに向かって緩やかに低下する。走査電極SC1,SC2,SC3の電位ノードN1の電位が-VadVhizになる時点t22で、制御信号S51B,S51Cがローレベルになる。それにより、走査IC110,120がHiZの状態になる。その結果、走査電極SC2,SC3の電位が-VadVhizに維持される。走査電極SC1の電位ノードN1の電位が-VadVset4になる時点t23で、制御信号S51Aがローレベルになり、制御信号S52Aがハイレベルになる。それにより、走査IC100がDATAの状態になる。また、制御信号S51B,S52B,S51C,S52Cがハイレベルになり、走査IC110,120がAll-Hiの状態になる。その結果、走査電極SC1,SC2,SC3の電位が-VadVscnまで上昇する。次に、図11は第2SFの書込み期間における各制御信号のタイミング図である。図11に示すように、第2SFの書込み期間には、時点t24~t37の期間において、各制御信号が図9の時点t7~t19の期間と同様に変化する。なお、図11においては、時点t25~t26の期間に走査電極SC1の電位が-Vadに低下する。走査電極SC3の電位ノードN1の電位が-VadVhizになる時点t28で、制御信号S51Cがローレベルになる。それにより、走査IC120がHiZの状態になる。その結果、走査電極SC3の電位が-VadVhizに維持される。走査電極SC1,SC2の電位ノードN1の電位が-VadVset4になる時点t29で、制御信号S52Aがハイレベルになる。それにより、走査IC100がAll-Hiの状態になる。また、制御信号S51Bがローレベルになり、制御信号S52Bがハイレベルになる。それにより、走査IC110がDATAの状態になる。さらに、制御信号S51C,S52Cがハイレベルになる。それにより、走査IC120がAll-Hiの状態になる。このとき、ノードN3の電位VscnFは-VadVscnになっている。従って、走査電極SC1,SC2,SC3の電位が-VadVscnまで上昇する。時点t29~t36の期間には、各制御信号が図9の時点t12~t19の期間と同様に変化する。なお、図11においては、時点t30~t31の期間に走査電極SC2の電位が-Vadに低下し、時点t34~t35の期間に走査電極SC3の電位が-Vadに低下する。第3SF以降のサブフィールドでは、各制御信号が第2SFと同様に変化する。1-6-22相駆動動作時の走査電極駆動回路の動作次に、2相駆動動作時の走査電極駆動回路53の動作について説明する。2相駆動動作時は、1-4で説明した図6の走査電極駆動回路53について、第1,第2および第3の駆動回路DR1,DR2およびDR3の変わりに、図12のように第4の駆動回路DR4および第5の駆動回路DR5を用いる。その他構成は図6の走査電極駆動回路53と変わりはない。第4の駆動回路DR4は、複数の走査IC130を含む。各走査IC130は、ノードN1とノードN2との間に接続されるとともに、第4の走査電極群SC1,SC2,...SCn/3に属する走査電極SC1,SC2,...SCn/3の各々に接続される。各走査IC130は、対応する走査電極SC1,SC2,...SCn/3をノードN1およびノードN2に選択的に接続する。第4の駆動回路DR4には、制御信号S51D,S52Dが与えられる。制御信号S51D,S52Dの論理に応じて走査IC130の状態が切り替わる。走査IC130の詳細については、1-5で説明したIC100,110,120と同様である。第5の駆動回路DR5は、複数の走査IC140を含む。各走査IC140は、ノードN1とノードN2との間に接続されるとともに、第5の走査電極群SCn/31,SCn/32,...SCnに属する走査電極SCn/31,SCn/32,...SCnの各々に接続される。各走査IC140は、対応する走査電極SCn/31,SCn/32,...SCnをノードN1およびノードN2に選択的に接続する。第5の駆動回路DR5には、制御信号S51E,S52Eが与えられる。制御信号S51E,S52Eの論理に応じて走査IC140の状態が切り替わる。走査IC140の詳細については、1-5で説明したIC100,110,120と同様である。図13、図14は、2相駆動動作時の2相駆動動作時の走査電極駆動回路53の動作について説明するための各制御信号のタイミング図である。図13は、第1SFの書込み期間における各制御信号のタイミング図であり、図14は第2SFの書込み期間における各制御信号のタイミング図である。図13,14には、制御信号S3~S8,S51D,S52D,S51E,S52Eおよび走査IC130、走査IC140図中ではIC130およびIC140と略記の状態が示される。基本的には、IC130の動作が図8のIC100と同様の、IC140の動作が図8のIC110と同様の動作を行う。図13、図14のタイミング図が図8~図11のタイミング図と異なるのは以下の点である。図13に示すように、走査電極駆動回路53の2相駆動動作時の動作は、S52Dがt12~16の期間でハイレベルになり、IC130がAll-Hiの状態になる。また、S51Eがt12~t19の期間でローレベルとなり、S52Eがt12~t19の間でハイレベルとなるため、IC140がt12~19の期間でDATAの状態になる。図14に示すように、走査電極駆動回路53の2相駆動動作時の動作は、S52Dがt29~t36の期間でハイレベルになり、IC130がAll-Hiの状態になる。また、S51Eがt29~t36の期間でローレベルとなり、S52Eがt29~t36の期間でハイレベルとなるため、IC140がt29~t36の期間でDATAの状態になる。1-7比較回路1-7-1構成次に、比較回路400の詳細について説明する。図15は、比較回路400およびその周辺部分の構成を具体的に示す回路図である。図15に示すように、比較回路400は、コンパレータCN1,CN2、ANDゲート回路AG1,AG2、電源V21~V24、スイッチSW1~SW3およびセレクタ401を含む。コンパレータCN1の負側の入力端子はノードN1に接続される。コンパレータCN1の正側の入力端子はノードN11に接続される。ノードN11と電源端子V12との間に、電源V21,V22,V23がそれぞれスイッチ回路SW1,SW2,SW3を介して並列に接続される。電源V21は電圧Vset2を保持し、電源V23は電圧Vset4を保持する。なお、Vset2は例えば6Vであり、Vset4は例えば10Vである。コンパレータCN1の出力端子は、ANDゲート回路AG1の一方の入力端子に接続される。ANDゲート回路AG1の他方の入力端子には、制御信号S21が与えられる。ANDゲート回路AG1の出力端子は第1の駆動回路DR1および第2の駆動回路DR2に接続される。特定のタイミングにおいて、ANDゲート回路AG1からの出力信号が制御信号S52Aとして第1の駆動回路DR1に与えられ、制御信号S52Bとして第2の駆動回路DR2に与えられる。コンパレータCN2の正側の入力端子はノードN1に接続される。コンパレータCN2の負側の入力端子は、電源V24を介して電源端子V12に接続される。電源V24は電圧Vhizを保持する。それにより、コンパレータCN2の負側の入力端子の電位は-VadVhizに保持される。なお、Vhizは例えば70Vである。コンパレータCN2の出力端子は、ANDゲート回路AG2の一方の入力端子に接続され、コンパレータCN3の出力端子は、ANDゲート回路AG3の一方の入力端子に接続される。ANDゲート回路AG2の他方の入力端子には、制御信号S22が与えられ、ANDゲート回路AG3の他方の入力端子には、制御信号S24が与えられる。ANDゲート回路AG2の出力端子はセレクタ401の一方の入力端子に接続される。セレクタ401の他方の入力端子には制御信号S23が与えられる。セレクタ401の出力端子は第2の駆動回路DR2に接続される。特定のタイミングにおいて、ANDゲート回路AG2からの出力信号および制御信号S23の一方がセレクタ401によって選択的に制御信号S51Bとして第2の駆動回路DR2に与えられる。また、ANDゲート回路AG3の出力端子はセレクタ402の一方の入力端子に接続される。セレクタ402の他方の入力端子には制御信号S25が与えられる。セレクタ402の出力端子は第3の駆動回路DR3に接続される。特定のタイミングにおいて、ANDゲート回路AG3からの出力信号および制御信号S25の一方がセレクタ402によって選択的に制御信号S51Cとして第2の駆動回路DR3に与えられる。なお、図15の例では、ノードN1と電源端子V12との間にnチャネル電界効果トランジスタ以下、トランジスタと略記するQ5aが接続されている。トランジスタQ5がオフした状態でトランジスタQ5aがオンすることにより、ノードN1の電位が瞬時に-Vadに下降する。1-7-2動作次に、図15の比較回路400の動作について説明する。まず、図8の時点t5~t6の期間における比較回路400の動作を説明する。この期間には、比較回路400からの出力信号が制御信号S52A,S51B,S52B,S51C,S52Cとして第1、第2および第3の駆動回路DR1,DR2,DR3に与えられる。なお、この期間においては、スイッチSW1がオンされ、コンパレータCN1の正側の入力端子の電位が-VadVset2に維持される。また、制御信号S21,S22,S24がハイレベルに維持される。時点t5から時点t5aに至るまでの期間には、ノードN1の電位が-VadVhizよりも高い。そのため、コンパレータCN1の負側の入力端子の電位が正側の入力端子の電位より高くなり、出力端子の電位がローレベルになる。従って、ANDゲート回路AG1の出力端子の電位がローレベルとなり、制御信号S52A,S52B,S52Cがローレベルになる。また、コンパレータCN2,CN3の負側の入力端子の電位が正側の入力端子の電位より低くなり、出力端子の電位がハイレベルになる。従って、ANDゲート回路AG2,AG3の出力端子の電位はハイレベルになる。セレクタ401は、ANDゲート回路AG2からの出力信号を制御信号S51Bとして第2の駆動回路DR2に与え、セレクタ402は、ANDゲート回路AG3からの出力信号を制御信号S51Cとして第3の駆動回路DR3に与える。すなわち、制御信号S51B,S51Cがハイレベルになる。この場合、走査IC100,110,120がAll-Loの状態で維持され、走査電極SC1,SC,SCn/21の電位が緩やかに下降する。時点t5aでノードN1の電位が-VadVhizになると、コンパレータCN2,CN3の出力端子の電位がローレベルになる。それにより、ANDゲート回路AG2,AG3の出力端子の電位がローレベルになり、制御信号S51B,S51Cがローレベルになる。その結果、走査IC110,120がHizの状態になり、走査電極SC2,SC3の電位が-VadVhizに維持される。続いて、時点t6でノードN1の電位が-VadVset2になると、コンパレータCN1の出力端子の電位がハイレベルになる。それにより、ANDゲート回路AG1の出力端子の電位がハイレベルになり、制御信号S52A,S52B,S52Cがハイレベルになる。また、セレクタ401がハイレベルの制御信号S23を制御信号S51Bとして第2の駆動回路DR2に与え,セレクタ402がハイレベルの制御信号S25をS51Cとして第3の駆動回路DR3に与える。そのため、走査IC100がDATAの状態になり、走査IC110,120がAll-Hiの状態になる。その結果、走査電極SC1,SCn/61,SCn/21の電位が-VadVscnに上昇する。次に、図9の時点t10~t12の期間における比較回路400の動作を説明する。この期間には、比較回路400からの出力信号が制御信号S52A,S51B,S52Bとして第1、第2および第3の駆動回路DR1,DR2,DR3に与えられる。なお、この期間においては、スイッチSW1がオンされ、コンパレータCN1の正側の入力端子の電位が-VadVset2に維持される。また、制御信号S21,S22,S24がハイレベルで維持される。また、セレクタ401は、制御信号S23を制御信号S51Bとして第2の駆動回路DR2に与え、セレクタ402は、制御信号S25を制御信号S51Cとして第3の駆動回路DR3に与える。時点t10から時点t11に至るまでの期間には、ノードN1の電位が-VadVhizよりも高い。そのため、コンパレータCN1の負側の入力端子の電位が正側の入力端子の電位より高くなり、出力端子の電位がローレベルになる。従って、ANDゲート回路AG1の出力端子の電位がローレベルとなり、制御信号S52A,S52B,S52Cがローレベルになる。また、コンパレータCN2,CN3の負側の入力端子の電位が正側の入力端子の電位より低くなり、出力端子の電位がハイレベルになる。従って、ANDゲート回路AG2,AG3の出力端子の電位はハイレベルになる。時点t11で、ノードN1の電位が-VadVhizになると、コンパレータCN3の出力端子の電位がローレベルになる。それにより、ANDゲート回路AG3の出力端子の電位がローレベルになり、制御信号S51Cがローレベルになる。その結果、走査IC120がHizの状態になり、走査電極SC3の電位が-VadVhizに維持される。続いて、時点t12でノードN1の電位が-VadVset2になると、コンパレータCN1の出力端子の電位がハイレベルになる。それにより、ANDゲート回路AG1の出力端子の電位がハイレベルになり、制御信号S52A,S52B,S52Cがハイレベルになる。また、制御信号S23がローレベルになり、制御信号S51Bがローレベルになる。そして、セレクタ401がローレベルの制御信号S23を制御信号S51Bとして第2の駆動回路DR2に与え、セレクタ402がハイレベルの制御信号S25をS51Cとして第3の駆動回路DR3に与える。そのため、走査IC110がDATAの状態になり、走査IC100,120がAll-Hiの状態になる。その結果、走査電極SC1,SCn/61,SCn/21の電位が-VadVscnに上昇する。次に、図9の時点t15~t16の期間における比較回路400の動作を説明する。この期間には、比較回路400からの出力信号が制御信号S52A,S51B,S52B,S51C,S52Cとして第1、第2および第3の駆動回路DR1,DR2,DR3に与えられる。なお、この期間においては、スイッチSW1がオンされ、コンパレータCN1の正側の入力端子の電位が-VadVset2に維持される。また、制御信号S21,S22,S24がハイレベルで維持される。また、セレクタ401は、制御信号S23を制御信号S51Bとして第2の駆動回路DR2に与え、セレクタ402は制御信号S25を制御信号S51Cとして第3の駆動回路DR3に与える。時点t15から時点t16に至るまでの期間には、ノードN1の電位が-VadVset2よりも高い。そのため、コンパレータCN1の負側の入力端子の電位が正側の入力端子の電位より高くなり、出力端子の電位がローレベルになる。それにより、ANDゲート回路AG1の出力端子の電位がローレベルになり、制御信号S52A,S52B,S52Cがローレベルになる。また、制御信号S23,S25がハイレベルに維持され、制御信号S51B,S51Cがハイレベルに維持される。この場合、走査IC100,110,120がAll-Loの状態で維持され、走査電極SC1,SCn/61,SCn/21の電位が緩やかに下降する。時点t16でノードN1の電位が-VadVset2になると、コンパレータCN1の負側の入力端子の電位が正側の入力端子の電位より低くなる。それにより、コンパレータCN1の出力端子の電位がハイレベルになる。そのため、ANDゲート回路AG1の出力端子の電位がハイレベルになり、制御信号S52A,S52B,S52Cがハイレベルになる。また、制御信号S25がローレベルになり、制御信号S51Cがローレベルになる。従って、走査IC100,110がAll-Hiの状態になり、走査IC120がDATAの状態になる。その結果、走査電極SC1,SCn/61,SCn/21の電位が-VadVscnに上昇する。次に、図10の時点t21~t23の期間における比較回路400の動作を説明する。この期間には、比較回路400からの出力信号が制御信号S52A,S51B,S52B,S51C,S52Cとして第1、第2および第3の駆動回路DR1,DR2,DR3に与えられる。なお、この期間においては、スイッチSW3がオンされ、コンパレータCN1の正側の入力端子の電位が-VadVset4に維持される。また、制御信号S21,S22,S24がハイレベルに維持される。時点t21から時点t23に至るまでの期間には、図9の時点t5から時点t6に至るまでの期間と同様に走査回路400が動作する。時点t23でノードN1の電位が-VadVset4になると、コンパレータCN1の出力端子の電位がハイレベルになる。それにより、ANDゲート回路AG1の出力端子の電位がハイレベルになり、制御信号S52A,S52B,S52Cがハイレベルになる。また、セレクタ401がハイレベルの制御信号S23を制御信号S51Bとして第2の駆動回路DR2に与え、セレクタ402がハイレベルの制御信号S25を制御信号S51Cとして第3の駆動回路DR3に与える。従って、走査IC100がDATAの状態になり、走査IC110,120がAll-Hiの状態になる。その結果、走査電極SC1,SCn/61,SCn/21の電位が-VadVscnに上昇する。次に、図11の時点t27~t29の期間における比較回路400の動作を説明する。この期間には、比較回路400からの出力信号が制御信号S52A,S51B,S52B,S51C,S52Cとして第1、第2および第3の駆動回路DR1,DR2,DR3に与えられる。なお、この期間においては、スイッチSW3がオンされ、コンパレータCN1の正側の入力端子の電位が-VadVset4に維持される。また、制御信号S21,S22,S24がハイレベルで維持される。また、セレクタ401は、制御信号S23を制御信号S51Bとして第2の駆動回路DR2に与え、セレクタ402は制御信号S25を制御信号S51Cとして第3の駆動回路DR3に与える。時点t27から時点t28に至るまでの期間には、ノードN1の電位が-VadVhizよりも高い。そのため、コンパレータCN1の負側の入力端子の電位が正側の入力端子の電位より高くなり、出力端子の電位がローレベルになる。従って、ANDゲート回路AG1の出力端子の電位がローレベルとなり、制御信号S52A,S52B,S52Cがローレベルになる。また、コンパレータCN2,CN3の負側の入力端子の電位が正側の入力端子の電位より低くなり、出力端子の電位がハイレベルになる。従って、ANDゲート回路AG2,AG3の出力端子の電位はハイレベルになる。時点t28で、ノードN1の電位が-VadVhizになると、コンパレータCN3の出力端子の電位がローレベルになる。それにより、ANDゲート回路AG3の出力端子の電位がローレベルになり、制御信号S51Cがローレベルになる。その結果、走査IC120がHizの状態になり、走査電極SC3の電位が-VadVhizに維持される。続いて、時点t29でノードN1の電位が-VadVset4になると、コンパレータCN1の出力端子の電位がハイレベルになる。それにより、ANDゲート回路AG1の出力端子の電位がハイレベルになり、制御信号S52A,S52B,S52Cがハイレベルになる。また、制御信号S23がローレベルになり、制御信号S51Bがローレベルになる。そして、セレクタ401がローレベルの制御信号S23を制御信号S51Bとして第2の駆動回路DR2に与え、セレクタ402がハイレベルの制御信号S25をS51Cとして第3の駆動回路DR3に与える。そのため、走査IC110がDATAの状態になり、走査IC100,120がAll-Hiの状態になる。その結果、走査電極SC1,SCn/61,SCn/21の電位が-VadVscnに上昇する。次に、図11の時点t32~t33の期間における比較回路400の動作を説明する。この期間には、比較回路400からの出力信号が制御信号S52A,S51B,S52B,S51C,S52Cとして第1、第2および第3の駆動回路DR1,DR2,DR3に与えられる。なお、この期間においては、スイッチSW3がオンされ、コンパレータCN1の正側の入力端子の電位が-VadVset4に維持される。また、制御信号S21,S22,S24がハイレベルで維持される。また、セレクタ401は、制御信号S23を制御信号S51Bとして第2の駆動回路DR2に与え、セレクタ402は制御信号S25を制御信号S51Cとして第3の駆動回路DR3に与える。時点t32から時点t33に至るまでの期間には、ノードN1の電位が-VadVset4よりも高い。そのため、コンパレータCN1の負側の入力端子の電位が正側の入力端子の電位より高くなり、出力端子の電位がローレベルになる。それにより、ANDゲート回路AG1の出力端子の電位がローレベルになり、制御信号S52A,S52B,S52Cがローレベルになる。また、制御信号S23,S25がハイレベルに維持され、制御信号S51B,S51Cがハイレベルに維持される。この場合、走査IC100,110,120がAll-Loの状態で維持され、走査電極SC1,SCn/61,SCn/21の電位が緩やかに下降する。時点t33でノードN1の電位が-VadVset4になると、コンパレータCN1の負側の入力端子の電位が正側の入力端子の電位より低くなる。それにより、コンパレータCN1の出力端子の電位がハイレベルになる。そのため、ANDゲート回路AG1の出力端子の電位がハイレベルになり、制御信号S52A,S52B,S52Cがハイレベルになる。また、制御信号S25がローレベルになり、制御信号S51Cがローレベルになる。従って、走査IC100,110がAll-Hiの状態になり、走査IC120がDATAの状態になる。その結果、走査電極SC1,SCn/61,SCn/21の電位が-VadVscnに上昇する。1-8第1の実施の形態の効果以上のように、本実施の形態においては、3相駆動動作および2相駆動動作が選択的に実行される。3相駆動動作においては、初期化期間における初期化放電時第1SFにおいては2回目の微弱放電時に、第2の走査電極群SCn/61,SCn/62,...,SCn/2および、第3の走査電極群SCn/21,SCn/22,...SCnを第1の走査電極群SC1,SC2,...,SCn/6よりも高い電位-VadVhizに保持する。この場合、初期化放電によって第2および第3の放電セル群で移動する電荷の量が、第1の放電セル群で移動する電荷の量に比べて少なくなる。それにより、書込み期間の開始時点において、第2および第3の放電セル群に十分な量の電荷を蓄積することができる。従って、第2および第3の放電セル群の各放電セルに走査パルスPaが印加されるまでに、各放電セルに蓄積されている壁電荷が減少したとしても、第2および第3の放電セル群において壁電荷の減少による放電不良が発生することを防止することができる。また、書込み期間において第1の放電セル群に対する走査パルスPaの印加が終了した後に、第2の放電セル群の所定の放電セルにおいて微弱放電を発生させている。それにより、第2の放電セル群の各放電セルに走査パルスPaが印加される直前に、第2の放電セル群の各放電セルを書込み動作に適した状態にすることができる。その結果、第2の放電セル群の各放電セルにおいて壁電荷の減少による放電不良が発生することを確実に防止することができる。同様に、書込み期間において第2の放電セル群に対する走査パルスPaの印加が終了した後に、第3の放電セル群の所定の放電セルにおいて微弱放電を発生させるため、第3の放電セル群の各放電セルにおいて壁電荷の減少による放電不良が発生することを確実に防止することができる。一方、初期化期間の終了時に第2および第3の放電セル群に過剰に電荷が蓄積されていると、第2および第3の放電セル群における壁電圧が高い状態で維持され、書込み期間において第2および第3の放電セル群で誤放電が発生しやすくなる。具体的には、書込み期間の前半部に、第1の放電セル群における書込み放電のための書込みパルスがデータ電極D1,D2,...,Dmに印加されると、第2および第3の放電セル群で誤放電が発生する。そこで、本実施の形態では、初期化期間において第2および第3の放電セル群に適度に初期化放電を発生させる。それにより、第2および第3の放電セル群に過剰に電荷が残留することが防止される。従って、第1の放電セル群の書込み動作時に、第2および第3の放電セル群で誤放電が発生することが防止される。また、初期化期間終了後、書込み期間においても第2の走査電極群SCn/61,SCn/62,...,SCn/2および第3の走査電極群SCn/21,SCn/22,...SCnの電位を-VadVhizに保持したままであると、第2および第3の放電セル群が放電開始電圧で維持された状態で第1の放電セル群の書込み動作が行われる。その場合にも、第2および第3の放電セル群での誤放電が発生しやすくなる。そこで、本実施の形態では、初期化期間の終了時に、第2の走査電極群SCn/61,SCn/62,...,SCn/2および第3の走査電極群SCn/21,SCn/22,...SCnの電位を-VadVhizから-VadVscnに上昇させている。これにより、書込み期間において第2および第3の放電セル群で誤放電が発生することをより確実に防止することができる。以上の結果から、1相駆動では図16のように、Vset2電位を第3の放電セル群で放電不良が発生しないように設定することによって、第1の放電セル群に蓄積される電荷が過剰となり、第1の放電セル群で誤放電が発生してしまうのに対し、3相駆動を用いることによって図17のように、第3の放電セル群における放電不良を防止しつつ、第1の放電セル群における誤放電も同時に抑制することも可能となる。また一般に、初期化動作の終了から走査パルスの印加までに、壁電荷は対数関数的に減少する。つまり、放電不良を確実に防止するために必要となるVset2電圧が、書込み順に対して対数関数的に増加することとなる。それゆえ、走査ラインを1:1に分割する2相駆動では、第1の放電セル群のうち、書込み順が後半になるセルにおいて放電不良が発生するリスクを伴う。つまり、図17のように走査ラインを2:4:6に分割する3相駆動か、あるいは図18のように走査ラインを4:8に分割する2相駆動をパネル特性に応じて選択的に行うことによって、後半セルで書込み不良を確実に防止しつつ、前半セルでの誤放電を確実に防止し、パネルの動作性能を向上させることができる。"