"半導体基板上に形成されたトランジスタを含む下層回路と、前記半導体基板の上方の配線層に形成されたメモリセルアレイとを備え、前記メモリセルアレイの各メモリセルは、前記配線層に形成された抵抗変化素子を記憶素子として備え、前記メモリセルアレイは、メモリセルの直下に当該メモリセルとの電気的接続用のビアが形成されていない第1領域を有しており、前記下層回路は、前記第1領域の少なくとも一部とオーバーラップするように配置されている半導体装置。請求項1に記載の半導体装置であって、前記各メモリセルは、セレクトトランジスタ及びダイオードを備えていない半導体装置。請求項1又は2に記載の半導体装置であって、更に、前記メモリセルアレイが形成された前記配線層と前記下層回路との間に形成されたシールド配線を備える半導体装置。請求項1乃至3のいずれか一項に記載の半導体装置であって、更に、抵抗変化型メモリを備え、前記抵抗変化型メモリは、前記メモリセルアレイと、前記メモリセルアレイに対してデータ読み書きを実施する制御回路とを備える半導体装置。請求項4に記載の半導体装置であって、前記下層回路は、前記抵抗変化型メモリ以外の回路を含んでいる半導体装置。請求項4又は5に記載の半導体装置であって、前記下層回路は、前記制御回路の一部を含んでいる半導体装置。請求項4乃至6のいずれか一項に記載の半導体装置であって、前記各メモリセルの前記抵抗変化素子の両端は、第1電極線及び第2電極線にそれぞれ接続されており、前記メモリセルアレイのうちデータ書き換え対象のメモリセルは、選択メモリセルであり、前記選択メモリセルに接続されている前記第1電極線及び前記第2電極線は、それぞれ、選択第1電極線及び選択第2電極線であり、前記選択第1電極線以外の前記第1電極線は、非選択第1電極線であり、前記選択第2電極線以外の前記第2電極線は、非選択第2電極線であり、前記選択メモリセルのデータ書き換え時、前記制御回路は、前記選択第1電極線に第1電圧を印加し、前記選択第2電極線に第2電圧を印加し、前記非選択第1電極線に第3電圧を印加し、前記非選択第2電極線に第4電圧を印加し、前記第1電圧と前記第2電圧との差は、前記データ書き換えに必要な閾値電圧以上であり、前記第1電圧と前記第4電圧との差は、前記閾値電圧より低く、前記第2電圧と前記第3電圧との差は、前記閾値電圧より低く、前記第3電圧と前記第4電圧との差は、前記閾値電圧より低い半導体装置。抵抗変化素子を備える半導体装置半導体チップに関して、チップ面積の削減が望まれている。以下に、[発明を実施するための形態]で使用される番号符号を用いて、[課題を解決するための手段]を説明する。これらの番号符号は、[特許請求の範囲]の記載と[発明を実施するための形態]との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号符号を、[特許請求の範囲]に記載されている発明の技術的範囲の解釈に用いてはならない。本発明の1つの観点において、半導体装置1が提供される。その半導体装置1は、半導体基板50上に形成されたトランジスタ71を含む下層回路70と、半導体基板50の上方の配線層60に形成されたメモリセルアレイ20と、を備える。メモリセルアレイ20の各メモリセルMCは、配線層60に形成された抵抗変化素子40を記憶素子として備る。メモリセルアレイ20は、メモリセルMCの直下に当該メモリセルMCとの電気的接続用のビアが形成されていない第1領域RFを有している。下層回路70は、第1領域RFの少なくとも一部とオーバーラップするように配置されている。本発明によれば、抵抗変化素子を備える半導体装置半導体チップのチップ面積が削減される。添付図面を参照して、本発明の実施の形態を説明する。1.抵抗変化型メモリ1-1.構成図3は、本発明の実施の形態に係る抵抗変化型メモリ10の構成を示すブロック図である。図3に示されるように、抵抗変化型メモリ10は、メモリセルアレイ20と制御回路30を備えている。メモリセルアレイ20は、アレイ状に配置された複数のメモリセルMCを備えている。より詳細には、複数のビット線BLBL1~BLn:nは2以上の整数と複数の上部電極線PLPL1~PLm:mは2以上の整数とが複数の交差点において互いに交差するように形成されており、それら複数の交差点のそれぞれに複数のメモリセルMCが配置されている。制御回路30は、メモリセルアレイ20に対するデータ書き込み及びデータ読み出しを制御するための回路である。より詳細には、制御回路30は、行選択回路31、列選択回路32、書き込み回路33、読み出し回路34及び電圧生成回路35を備えている。行選択回路31は、選択メモリセルMCを指定するアドレス信号ADD及び動作書き込み,読み出しに応じて、複数の上部電極線PLのそれぞれに電圧を印加する。列選択回路32は、アドレス信号ADD及び動作書き込み,読み出しに応じて、複数のビット線BLのそれぞれに電圧を印加する。書き込み回路33は、選択メモリセルMCに書き込まれる入力データDinを受け取り、データ書き込みを制御する。読み出し回路34は、データ読み出しを制御し、選択メモリセルMCから読み出されるデータを出力データDoutとして出力する。電圧生成回路35は、データ書き込みやデータ読み出しに用いられる電圧後述されるを生成する。図4は、本実施の形態に係るメモリセルアレイ20の構成をより詳細に示している。ここでは、4個のメモリセルMCMC11,MC12,MC21,MC22が示されている。各メモリセルMCは、抵抗変化素子40を不揮発性記憶素子として備えている。この抵抗変化素子40は、2端子素子である。それら2端子間に電圧あるいは電流を印加することにより、抵抗変化素子40の抵抗値すなわち、それら2端子間の抵抗値が変化する。図4に示されるように、抵抗変化素子40の一方の端子はいずれか1本のビット線BLに接続されており、その他方の端子はいずれか1本の上部電極線PLに接続されている。ここで、各メモリセルMCは、抵抗変化素子40以外に、セレクトトランジスタアクセストランジスタやダイオードといった他の素子を備えていないことに留意されたい。すなわち、抵抗変化素子40の一方の端子は、セレクトトランジスタ等の他の素子を介することなく、1本のビット線BLに接続されている。また、抵抗変化素子40の他方の端子は、セレクトトランジスタ等の他の素子を介することなく、1本の上部電極線PLに接続されている。図5は、本実施の形態に係る抵抗変化素子40の構造を示している。抵抗変化素子40は、下部電極41、上部電極42、及び下部電極41と上部電極42との間に挟まれたスイッチング層43を備えている。下部電極41は、抵抗変化素子40の一方の端子に相当し、ビット線BL第1電極線に接続されている。一方、上部電極42は、抵抗変化素子40の他方の端子に相当し、上部電極線PL第2電極線に接続されている。例えば、抵抗変化素子40は、ReRAMのメモリセルに用いられる抵抗変化素子である。その場合、典型的には、スイッチング層43は遷移金属酸化物で形成される。あるいは、抵抗変化素子40は、MRAMMagneticRandomAccessMemoryのメモリセルに用いられる磁気抵抗変化素子であってもよい。その場合、典型的には、スイッチング層43は、トンネル絶縁膜が強磁性体層で挟まれた積層構造を有する。抵抗変化素子40の抵抗値下部電極41と上部電極42との間の抵抗値は、下部電極41と上部電極42との間にパルス電圧を印加することにより変化する。例えば、上部電極42の電位が下部電極41の電位より高くなるように下部電極41と上部電極42との間にセット電圧Vsetが印加されると、抵抗変化素子40は、低抵抗状態SET状態になる。一方、下部電極41の電位が上部電極42の電位より高くなるように下部電極41と上部電極42との間にリセット電圧Vresetが印加されると、抵抗変化素子40は、高抵抗状態RESET状態になる。低抵抗状態と高抵抗状態の一方がデータ0に対応付けられ、その他方がデータ1に対応付けられる。図6は、本実施の形態に係るメモリセルアレイ20の構造を示す断面図である。図6に示されるように、抵抗変化素子40は、半導体基板50の上方の配線層60に形成されている。ここで、本実施の形態に係るメモリセルMCは、抵抗変化素子40以外に、セレクトトランジスタといった他の素子を備えていないことに留意されたい。つまり、メモリセルMCメモリセルアレイ20は、半導体基板50の上方の配線層60のみに形成されている。各メモリセルMCから半導体基板50上のセレクトトランジスタ等が排除されるため、既出の図2で示された構造と比較して、メモリセルMCのサイズ、すなわち、メモリマクロの面積が小さくなる。配線層60のみに形成されているメモリセルMCは、次のように表現することもできる。すなわち、メモリセルMC抵抗変化素子40の直下に、当該メモリセルMC抵抗変化素子40との電気的接続用のビアが形成されていない。メモリセルMCの直下に当該メモリセルMCとの電気的接続用のビアが形成されていない領域は、以下フリー領域RFと参照される。フリー領域RFでは、半導体基板50とメモリセルMCが形成されている配線層60との間に挟まれた空間が空いている。本実施の形態によれば、メモリセルアレイ20は、このようなフリー領域RFを有している。典型的には、フリー領域RFは、メモリセルアレイ20の領域全体にわたる。但し、フリー領域RFは、メモリセルアレイ20の領域の一部だけであってもよい。例えば、メモリセルアレイ20に含まれる一部のメモリセルMCの直下にはビアが形成されていてもよい。1-2.動作次に、本実施の形態に係る抵抗変化型メモリ10の動作データ書き換え、データ読み出しを説明する。一例として、図4で示されたメモリセルアレイ20中のメモリセルMC11が、選択メモリセルデータ書き換え対象、あるいは、データ読み出し対象である場合を考える。この場合、選択メモリセルMC11に接続されているビット線BL1及び上部電極線PL1は、それぞれ、選択ビット線及び選択上部電極線である。選択ビット線BL1以外のビット線BL2は、非選択ビット線である。選択上部電極線PL1以外の上部電極線PL2は、非選択上部電極線である。図7は、制御回路30図3参照によって各ビット線BL及び各上部電極線PLに印加される電圧を要約的に示している。SET動作図8は、選択メモリセルMC11を低抵抗状態SET状態に設定するSET動作の場合の電圧印加状態を示している。ここで、正電圧であるセット電圧Vsetは、抵抗変化素子40を低抵抗状態に変化させるために必要なSET閾値電圧以上であるとする。また、セット電圧Vsetの約半分であるハーフ電圧1/2Vsetは、当該SET閾値電圧や後述されるRESET閾値電圧より低いとする。SET動作では、選択ビット線BL1にグランド電圧GNDが印加され、選択上部電極線PL1にセット電圧Vsetが印加される。これにより、選択メモリセルMC11の抵抗変化素子40の両端間に、上記SET閾値電圧以上のセット電圧Vsetが印加される。従って、選択メモリセルMC1が低抵抗状態SET状態に設定される。同時に、非選択ビット線BL2にセット電圧Vsetが印加され、非選択上部電極線PL2にハーフ電圧1/2Vsetが印加される。この場合、メモリセルMC12の抵抗変化素子40の両端間に印加される電圧は1/2Vsetである。また、メモリセルMC21の抵抗変化素子40の両端間に印加される電圧は0Vである。また、メモリセルMC22の抵抗変化素子40の両端に印加される電圧は1/2Vsetリセット方向である。従って、非選択メモリセルMC12、MC21及びMC22では、データ書き換えが発生しない。また、選択上部電極線PL1に接続されている非選択メモリセルMC21には、電流が流れない。従って、選択上部電極線PL1に流れる電流は、選択メモリセルMC11に流れるSET電流のみとなる。よって、SET電流の制御も可能である。RESET動作図9は、選択メモリセルMC11を高抵抗状態RESET状態に設定するRESET動作の場合の電圧印加状態を示している。ここで、正電圧であるリセット電圧Vresetは、抵抗変化素子40を高抵抗状態に変化させるために必要なRESET閾値電圧以上であるとする。また、リセット電圧Vresetの約半分であるハーフ電圧1/2Vresetは、当該RESET閾値電圧や上述のSET閾値電圧より低いとする。RESET動作では、選択ビット線BL1にリセット電圧Vresetが印加され、選択上部電極線PL1にグランド電圧GNDが印加される。これにより、選択メモリセルMC11の抵抗変化素子40の両端間に、上記RESET閾値電圧以上のリセット電圧Vresetが印加される。従って、選択メモリセルMC1が高抵抗状態RESET状態に設定される。同時に、非選択ビット線BL2にハーフ電圧1/2Vresetが印加され、非選択上部電極線PL2にリセット電圧Vresetが印加される。この場合、メモリセルMC12の抵抗変化素子40の両端間に印加される電圧は0Vである。また、メモリセルMC21の抵抗変化素子40の両端間に印加される電圧は1/2Vresetである。また、メモリセルMC22の抵抗変化素子40の両端に印加される電圧は1/2Vresetセット方向である。従って、非選択メモリセルMC12、MC21及びMC22では、データ書き換えが発生しない。また、選択ビット線BL1に接続されている非選択メモリセルMC12には、電流が流れない。従って、選択ビット線BL1に流れる電流は、選択メモリセルMC11に流れるRESET電流のみとなる。よって、RESET電流の制御も可能である。READ動作図10は、選択メモリセルMC11からデータを読み出すREAD動作の場合の電圧印加状態を示している。READ動作では、正電圧であるリード電圧Vreadが用いられる。具体的には、選択ビット線BL1にリード電圧Vreadが印加され、選択上部電極線PL1にグランド電圧GNDが印加され、非選択上部電極線PL2にリード電圧Vreadが印加される。これにより、選択メモリセルMC11の抵抗変化素子40の両端間に、リード電圧Vreadが印加され、セル電流が流れる。一方、同じ選択ビット線BL1に接続された非選択メモリセルMC12に印加される電圧は0Vであり、セル電流は流れない。つまり、選択ビット線BL1に流れる電流は、選択メモリセルMC11に流れるセル電流のみとなる。制御回路30に含まれるセンスアンプは、選択ビット線BL1を流れるセル電流の大小に基づいて、選択メモリセルMC11が低抵抗状態か高抵抗状態かを判定する、すなわち、選択メモリセルMC11に記憶されているデータを読み出す。尚、非選択ビット線BL2には、リード電圧Vreadが印加されてもよい。この場合、選択ビット線BL1の場合と同様に、非選択ビット線BL2に流れる電流は、非選択メモリセルMC21に流れるセル電流のみとなる。従って、制御回路30に含まれるセンスアンプは、非選択メモリセルMC21に記憶されているデータも同時に読み出すことができる。複数のメモリセルMCのそれぞれからデータが同時に読み出される場合、データリード処理に要する時間が短縮され、好適である。所望のメモリセルへのデータ書き込み図11は、メモリセルアレイ20中の所望のメモリセルMCに対するデータ書き込み方法を示すフローチャートである。データ書き込みでは、所望のメモリセルMCがSET状態に設定される。そのために、まず、メモリセルアレイ20に含まれる全てのメモリセルMCが、SET状態に設定されるステップS100。その後、所望のメモリセルMC以外のメモリセルMCが、RESET状態に戻されるステップS200。これにより、所望のメモリセルMCのみがSET状態となる。このようなデータ書き込み方法を採用する理由は、次の通りである。一般的に、SET動作では、RESET動作時よりも大きな電圧が使用される。このような大電圧は、選択メモリセルMC以外の非選択メモリセルMCのデータをも書き換える、いわゆるライトディスターブを引き起こす可能性がある。このようなライトディスターブを未然に防ぐために、全てのメモリセルMCを一旦SET状態に設定しておいてから、所望のメモリセルMC以外をRESET状態に戻している。2.半導体装置図12は、本実施の形態に係る抵抗変化型メモリ10を搭載した半導体装置1半導体チップの平面レイアウトの一例を示している。また、図13は、その半導体装置1の断面構造を示している。本実施の形態に係る半導体装置1半導体チップは、上述の抵抗変化型メモリ10に加えて下層回路70を備えている。下層回路70は、半導体基板50上に形成されたロジック回路やアナログ回路であり、半導体基板50上に形成されたトランジスタ71を含んでいる。例えば、下層回路70は、抵抗変化型メモリ10以外の回路を含んでいる。第1節で述べた通り、本実施の形態に係る抵抗変化型メモリ10のメモリセルアレイ20は、フリー領域RFを有している。フリー領域RFでは、メモリセルMCの直下に当該メモリセルMCとの電気的接続用のビアが形成されていない。つまり、フリー領域RFでは、半導体基板50とメモリセルMCが形成されている配線層60との間に挟まれた空間が空いている。従って、そのフリー領域RF中のメモリセルアレイ20の直下に、半導体基板50上に形成されたトランジスタ71を備える下層回路70を配置することが可能である。言い換えれば、下層回路70は、フリー領域RFの少なくとも一部とオーバーラップするように配置される。尚、フリー領域RF以外の領域において、メモリセルアレイ20と下層回路70とはビアを介して電気的に接続されていてもよい。以上に説明されたように、本実施の形態によれば、下層回路70が、メモリセルアレイ20の少なくとも一部とオーバーラップするように配置される。従って、半導体装置1半導体チップのチップ面積が削減される。チップ面積の削減は、低コスト化に非常に有効である。3.変形例以下、本発明の実施の形態の様々な変形例を説明する。3-1.第1の変形例図14は、第1の変形例における半導体装置1の構造を示す断面図である。第1の変形例では、メモリセルアレイ20が形成されている配線層60と下層回路70との間に、シールド配線80が形成されている。例えば、シールド配線80は、配線層60の下の配線層3Mに形成されている。このシールド配線層は、所定の電位に固定されている。所定の電位は、例えば、グランド電位GNDである。あるいは、シールド配線80は、VDD等の低インピーダンスの電源に接続されていてもよい。このようなシールド配線80の存在により、メモリセルアレイ20と下層回路70との間でのノイズ伝搬がシールドされる。メモリセルアレイ20で生じたノイズが下層回路70の位置まで伝搬し難くなるため、例えばノイズに弱いアナログ回路であっても、下層回路70としてメモリセルアレイ20の下方に配置することが可能となる。また、下層回路70から生じたノイズがメモリセルアレイ20の位置まで伝搬し難くなるため、抵抗変化型メモリ10の動作が安定する。3-2.第2の変形例図15は、第2の変形例における半導体装置1半導体チップの平面レイアウトを示している。第2の変形例では、下層回路70が、抵抗変化型メモリ10の制御回路30の一部を含んでいる。つまり、同じ抵抗変化型メモリ10に属するメモリセルアレイ20と制御回路30とが、部分的にオーバーラップするように配置されている。例えば、下層回路70は、行選択回路31と電圧生成回路35を含んでいる。このような配置により、抵抗変化型メモリ10のマクロサイズが削減されるため、結果として、チップ面積も削減される。また、図16に示されるように、下層回路70は、抵抗変化型メモリ10の制御回路30の一部と、抵抗変化型メモリ10以外の回路との両方を含んでいてもよい。この場合、図15で示された場合と比較して、チップ面積が更に削減される。3-3.第3の変形例図17は、第3の変形例におけるメモリセルアレイ20の構成を示している。第3の変形例では、1×nのメモリセルアレイ20が用いられる。つまり、行方向には複数のメモリセルMCが配置されるが、列方向には1個のメモリセルMCしか配置されない。上部電極線PLは、PL1のみである。図18は、第3の変形例において各ビット線BL及び各上部電極線PLに印加される電圧を要約的に示している。既出の図4及び図7で示された場合と比較して、本変形例は、非選択ビット線BL2がopenHi-Zに設定されることが異なっている。既出の図4で示された場合と比較して寄生容量がはるかに小さいため、非選択ビット線BL2がopenに設定されても、動作速度が顕著に遅くなることはない。第3の変形例では、非選択メモリセルMCに対するSETやRESETを防止するためにハーフ電圧1/2Vset,1/2Vresetを用いる必要がない。従って、制御回路30中の電圧生成回路35の構成がシンプルになり、抵抗変化型メモリ10のマクロサイズが更に削減される。3-4.第4の変形例第4の変形例では、抵抗変化素子40に対する電圧印加特性が単極性である。単極性の場合、RESET動作は、上部電極42の電位が下部電極41の電位より高くなるようにリセット電圧Vreset<Vsetを印加することにより実現される。図19は、第4の変形例において各ビット線BL及び各上部電極線PLに印加される電圧を要約的に示している。既出の図4で示された場合と比較して、本変形例は、RESET動作時の電圧印加状態が異なっている。図20は、第4の変形例におけるRESET動作の場合の電圧印加状態を示している。RESET動作では、選択ビット線BL1にグランド電圧GNDが印加され、選択上部電極線PL1にリセット電圧Vresetが印加される。これにより、選択メモリセルMC11の抵抗変化素子40の両端間にリセット電圧Vresetが印加される。従って、選択メモリセルMC1が高抵抗状態RESET状態に設定される。同時に、非選択ビット線BL2にリセット電圧Vresetが印加され、非選択上部電極線PL2にハーフ電圧1/2Vresetが印加される。この場合、メモリセルMC12の抵抗変化素子40の両端間に印加される電圧は1/2Vresetである。また、メモリセルMC21の抵抗変化素子40の両端間に印加される電圧は0Vである。また、メモリセルMC22の抵抗変化素子40の両端に印加される電圧は-1/2Vresetである。従って、非選択メモリセルMC12、MC21及びMC22では、データ書き換えが発生しない。また、選択上部電極線PL1に接続されている非選択メモリセルMC21には、電流が流れない。従って、選択上部電極線PL1に流れる電流は、選択メモリセルMC11に流れるRESET電流のみとなる。よって、RESET電流の制御も可能である。3-5.第5の変形例既出の図10で示された通り、READ動作において、非選択上部電極線PL2にはリード電圧Vreadが印加される。これにより、非選択メモリセルMC12に電流が流れることが防止され、選択ビット線BL1に流れる電流は、選択メモリセルMC11に流れるセル電流のみとなる。従って、選択メモリセルMC11に記憶されているデータを正しく読み出すことができる。ここで、素子ばらつき等の影響により、リード電圧Vreadに誤差が生じる場合を考える。例えば、図21Aに示されるような状況を考える。図21Aにおいて、選択ビット線BL1には、選択メモリセルMC11と非選択メモリセルMC12~MC1mが接続されている。選択ビット線BL1には、リード電圧Vreadが印加されている。ここで、非選択メモリセルMC12~MC1mのそれぞれに接続されている非選択上部電極線PL2~PLmの各々に印加される電圧が、リード電圧VreadよりもΔVだけ低い電圧Vread-ΔVとなる場合を考える。この場合、非選択メモリセルMC12~MC1mにも電流が流れてしまう。非選択メモリセルMC12~MC1mを流れる電流の総和は、以下ノイズ電流と参照される。選択ビット線BL1に流れる電流は、選択メモリセルMC11に流れるセル電流よりもノイズ電流の分だけ増加してしまう。このことは、選択メモリセルMC11からのデータ読み出しに悪影響を与える。図21Bを参照して、セル電流の判定マージンに関して説明する。選択メモリセルMC11が高抵抗状態である場合、選択メモリセルMC11に流れるセル電流は、Vread/RHであるここで、RHは高抵抗状態の抵抗変化素子40の抵抗値。一方、選択メモリセルMC11が低抵抗状態である場合、選択メモリセルMC11に流れるセル電流は、Vread/RLであるここで、RLは低抵抗状態の抵抗変化素子40の抵抗値。従って、ノイズ電流が無い場合、判定マージンは、Vread/RL-Vread/RHである。データ判定のためのセンス電流Isenseは、判定マージンの中間値であるVread/RLVread/RH/2に設定されるとよい。一方、ノイズ電流が有る場合、そのノイズ電流の最小値はm-1×ΔV/RHであり、その最大値はm-1×ΔV/RLである。判定マージンのワーストケースは、セル電流が比較的小さいVread/RHであるときにノイズ電流が最大値m-1×ΔV/RLとなり、且つ、セル電流が比較的大きいVread/RLであるときにノイズ電流が最小値m-1×ΔV/RHとなる場合である。この場合の判定マージンは、Vread/RLm-1×ΔV/RH-Vread/RHm-1×ΔV/RL=Vread/RL-Vread/RH-m-1×ΔV×1/RL-1/RHであり、ノイズ電流が無い場合よりも明らかに小さい。また、センス電流Isenseは、Vread/RHm-1×ΔV/RL<Isense<Vread/RLm-1×ΔV/RHの条件を満たす必要がある。好適には、センス電流Isenseは、判定マージンの中間値であるVread/RHVread/RLm-1×ΔV/RLm-1×ΔV/RH/2に設定されるとよい。このようなセンス電流Isenseを生成するために、本変形例によれば、図22に示されるようなダミーセルアレイ25が用いられる。ダミーセルアレイ25は、m行の抵抗変化素子40Hとm行の抵抗変化素子40Lとを備えている。より詳細には、m個の抵抗変化素子40Hが、第1ダミービット線DBL1とm本の上部電極線PL1~PLmのそれぞれとの間に接続されている。抵抗変化素子40Hは、高抵抗状態に固定された抵抗変化素子40である。また、m個の抵抗変化素子40Lが、第2ダミービット線DBL2とm本の上部電極線PL1~PLmのそれぞれとの間に接続されている。抵抗変化素子40Lは、低抵抗状態に固定された抵抗変化素子40である。更に、第1ダミービット線DBL1と第2ダミービット線DBL2とは互いに接続されている。データ読み出し時、第1ダミービット線DBL1及び第2ダミービット線DBL2にはリード電圧Vreadが印加される。選択上部電極線PL1にはグランド電圧GNDが印加され、非選択上部電極線PL2~PLmの各々にはリード電圧Vreadが印加される。ノイズ電流が発生しない場合、第1ダミービット線DBL1には第1ダミー電流Vread/RHが流れ、第2ダミービット線DBL2には第2ダミー電流Vread/RLが流れる。従って、総ダミー電流は、Vread/RLVread/RHとなる。この総ダミー電流を半分にすることによって、上述の好適なセンス電流Isense=Vread/RLVread/RH/2が得られる。次に、図21Aで示されたように、非選択上部電極線PL2~PLmの各々に印加される電圧がVread-ΔVとなり、ノイズ電流が発生する場合を考える。この場合、第1ダミービット線DBL1には第1ダミー電流Vread/RHm-1×ΔV/RHが流れ、第2ダミービット線DBL2には第2ダミー電流Vread/RLm-1×ΔV/RLが流れる。従って、総ダミー電流は、Vread/RHVread/RLm-1×ΔV/RLm-1×ΔV/RHとなる。この総ダミー電流を半分にすることによって、上述の好適なセンス電流Isense=Vread/RHVread/RLm-1×ΔV/RLm-1×ΔV/RH/2が得られる。このように、本変形例によれば、素子ばらつき等に起因してノイズ電流が発生した場合であっても、ダミーセルアレイ25によって好適なセンス電流Isenseが生成される。従って、選択メモリセルから正確にデータを読み出すことが可能となる。図23A及び図23Bは、非選択上部電極線PL2~PLmの各々に印加される電圧が、リード電圧VreadよりもΔVだけ高い電圧VreadΔVとなる場合を示している。この場合、選択ビット線BL1に流れる電流は、選択メモリセルMC11に流れるセル電流よりもノイズ電流の分だけ減少してしまう。ワーストケースでの判定マージンは、Vread/RL-m-1×ΔV/RL-Vread/RH-m-1×ΔV/RH=Vread/RL-Vread/RH-m-1×ΔV×1/RL-1/RHであり、ノイズ電流が無い場合よりも明らかに小さい。この場合の好適なセンス電流Isenseは、判定マージンの中間値であるVread/RHVread/RL-m-1×ΔV/RL-m-1×ΔV/RH/2である。このようなセンス電流Isenseも、ダミーセルアレイ25によって同様に生成される。従って、選択メモリセルから正確にデータを読み出すことが可能となる。3-6.第6の変形例第6の変形例では、抵抗変化型メモリ10の代わりにROMReadOnlyMemoryが用いられる。図24は、第6の変形例におけるROMのメモリセルアレイ20の構成を示す平面図である。図25は、そのROMを搭載した半導体装置の構造を示す断面図である。本変形例では、メモリセルアレイ20は、マトリックス状に配置された複数のROM素子90を備えている。各ROM素子90は、1組の電極間にビアが存在するか否かに基づいてデータを記憶する。より詳細には、各ROM素子90は、下部電極91ビット線BLと上部電極92上部電極線PLを備えている。ROM素子90は更に、下部電極91と上部電極92との間を電気的に接続するビア93を備えている場合もある。そのビア93の有無が、データ10に対応付けられる。本変形例においても、メモリセルアレイ20は、半導体基板50の上方の配線層60のみに形成される。従って、下層回路70をメモリセルアレイ20の下に配置することができる。以上、本発明の実施の形態が添付の図面を参照することにより説明された。但し、本発明は、上述の実施の形態に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。"