"入力電圧と接地電圧との間に直列に接続された第1のスイッチ素子及び第2のスイッチ素子を用いて、前記入力電圧を所定の出力電圧に変換して出力するスイッチングレギュレータにおいて、基準電圧を、前記出力電圧に比例する電圧と比較し、比較結果を示す出力信号を出力するコンパレータと、前記コンパレータからの出力信号に応じて前記第1のスイッチ素子及び前記第2のスイッチ素子を交互にオン又はオフするように制御するスイッチ素子制御回路と、定電圧源から出力される電圧及び前記出力電圧に基づいて、負帰還フィードバックにより前記基準電圧を生成する出力電圧補正回路とを備えることを特徴とするスイッチングレギュレータ。前記出力電圧補正回路は、a前記定電圧源から出力される電圧と前記出力電圧の時間平均値との線形結合値、もしくは、b前記定電圧源から出力される電圧と前記出力電圧の時間平均値との差と、前記定電圧源から出力される電圧との和との線形結合値を前記基準電圧として生成することを特徴とする請求項1記載のスイッチングレギュレータ。前記出力電圧補正回路は、前記出力電圧の時間平均値を生成して出力する電圧平均化回路と、前記定電圧源から出力される電圧に比例する電圧と、前記電圧平均化回路から出力される電圧に比例する電圧との誤差に比例する電圧との差の電圧を生成して出力する電圧減算回路とを備え、前記電圧減算回路から出力される電圧を前記コンパレータの前記基準電圧とすることを特徴とする請求項1又は2に記載のスイッチングレギュレータ。前記出力電圧補正回路は、前記出力電圧の時間平均値を生成して出力する電圧平均化回路と、前記定電圧源から出力される電圧と前記電圧平均化回路から出力される電圧との誤差に比例する電圧を出力する誤差増幅回路と、前記誤差増幅回路から出力される電圧と前記定電圧源から出力される電圧の和に比例する電圧を出力する電圧加算回路とを備え、前記電圧加算回路から出力される出力電圧を前記コンパレータの前記基準電圧とすることを特徴とする請求項1又は2に記載のスイッチングレギュレータ。前記誤差増幅回路は、前記定電圧源から出力される電圧と前記出力電圧の時間平均値に比例する電圧との誤差を電流に変換して増幅する電圧-電流変換回路と、前記電圧-電流変換回路から出力される電流を電圧に変換するための抵抗素子を備え、前記定電圧源から出力される電圧と前記出力電圧の時間平均値に比例する電圧との誤差を増幅した電圧を出力することを特徴とする、請求項4に記載のスイッチングレギュレータ。前記出力電圧補正回路は、前記定電圧源から出力される電圧に比例する電流を出力する第1の電圧-電流変換回路と、前記出力電圧に比例する電流を出力する第2の電圧-電流変換回路と、前記第1の電圧-電流変換回路から出力される電流と前記第2の電圧-電流変換回路から出力される電流との差に比例する電圧を出力する電流-電圧変換回路を備え、前記電流-電圧変換回路の出力電圧に基づいて前記コンパレータの前記基準電圧を生成することを特徴とする請求項1から3のうちのいずれか1つに記載のスイッチングレギュレータ。前記第1の電圧-電流変換回路は、第1の抵抗素子と、前記定電圧源に接続された反転入力端子と、前記第1の抵抗素子に接続された非反転入力端子とを有する第1のオペアンプと、前記第1のオペアンプの出力端子に接続されたゲートと、前記第1の抵抗素子に接続されたソースとを有する第1のトランジスタと、前記第1のトランジスタのドレインに接続されたソース及びゲートを有する第2のトランジスタと、前記第2のトランジスタのゲートに接続されたゲートを有し、前記第2のトランジスタと同一の導電型である第3のトランジスタとを備え、前記第1の抵抗素子と前記第1のオペアンプと前記第1のトランジスタから構成される第1のボルテージフォロワ回路により、前記定電圧源から出力される電圧に対応する電圧を前記第1の抵抗素子に発生させて、前記第2のトランジスタと前記第3のトランジスタで構成されるカレントミラー回路により前記第1の抵抗素子に流れる電流を前記第3のトランジスタに供給することで、前記定電圧源から出力される電圧に比例する電流を生成し、前記第2の電圧-電流変換回路は、第2の抵抗素子と、前記出力電圧に比例する電圧が入力された反転入力端子と、前記第2の抵抗素子に接続された非反転入力端子とを有する第2のオペアンプと、前記第2のオペアンプの出力端子に接続されたゲートと、前記第2の抵抗素子に接続されたソースと、前記第1の電圧-電流変換回路に接続されたドレインとを有する第4のトランジスタを備え、前記第2の抵抗素子と前記第2のオペアンプと前記第2のトランジスタとから構成される第2のボルテージフォロワ回路により、前記定電圧源から出力される電圧に対応する電圧を第2の抵抗素子に発生させて、前記出力電圧に比例する電流を前記第4のトランジスタに供給し、前記電流-電圧変換回路は、前記第1の電圧-電流変換回路と前記第2の電圧-電流変換回路との間の接続部に接続された第3の抵抗素子を備え、前記第1の電圧-電流変換回路から出力される電流と、前記第2の電圧-電流変換回路から出力される電流との差の電流を前記第3の抵抗素子に流し、前記第3の抵抗素子に誘起される電圧を得ることにより、電流-電圧変換することを特徴とする請求項6に記載のスイッチングレギュレータ。入力電圧と接地電圧との間に直列に接続された第1のスイッチ素子及び第2のスイッチ素子を用いて、前記入力電圧を所定の出力電圧に変換して出力するスイッチングレギュレータの制御方法であって、前記スイッチングレギュレータは、基準電圧を、前記出力電圧に比例する電圧と比較し、比較結果を示す出力信号を出力するコンパレータと、前記コンパレータからの出力信号に応じて前記第1のスイッチ素子及び前記第2のスイッチ素子を交互にオン又はオフするように制御するスイッチ素子制御回路とを備え、上記制御方法は、定電圧源から出力される電圧及び前記出力電圧に基づいて、負帰還フィードバックにより前記基準電圧を生成するステップを含むことを特徴とするスイッチングレギュレータの制御方法。前記基準電圧を生成するステップは、a前記定電圧源から出力される電圧と前記出力電圧の時間平均値との線形結合値、もしくは、b前記定電圧源から出力される電圧と前記出力電圧の時間平均値との差と、前記定電圧源から出力される電圧との和との線形結合値を前記基準電圧として生成することを特徴とする請求項8記載のスイッチングレギュレータの制御方法。しかしながら、次式に示すように、図9のリップル検出方式のスイッチングレギュレータにおける出力電圧VOUTの時間平均値VCは、出力電圧VOUTにはリップル電圧幅VPPの1/2に相当するDC電圧誤差が生じる。[数1]VC=VREF×Rf1Rf2/Rf2VPP/21ここで、インダクタLに流れる電流をILとし、スイッチングレギュレータのオン時間をtonとし、出力電圧VOUTのリップル電圧VPPは次式で示される。[数2]VPP=dIL/dt×ton×Resr2ここで、スイッチ素子Sw1及びスイッチ素子Sw2の各オン抵抗をRonとすると、オンサイクルにおけるインダクタLに流れる電流ILの時間変化率は次式で与えられる。[数3]dIL/dt=VCC-IL×Ron-VOUT/L3ここで、スイッチング周波数をfswとすると、スイッチングレギュレータのオン時間tonは次式で表される。[数4]ton=VOUTIL×Ron/VCC×1/fsw4式2、3、4から、出力電圧VOUTのリップル電圧幅VPPは次式で与えられる。[数5]VPP=VCC-IL×Ron-VOUT/L×VOUTIL×Ron/VCC×1/fsw×Resr5式5から分かるように、入力電圧VCC、インダクタ電流IL、スイッチング周波数fswの変化、インダクタ値L、出力コンデンサCoutの直列等価寄生抵抗Resrのばらつきにより、リップル電圧幅VPPはばらついてしまう。以上から、出力電圧VOUTにはリップル電圧幅VPPの半分の大きさに相当するDC電圧誤差が発生し、リップル電圧幅VPPは入力電圧、インダクタ電流IL、スイッチング周波数fsw、インダクタ値L、出力コンデンサCoutの直列等価寄生抵抗の値に依存するため、出力電圧VOUTを一定に保つことができないという問題点があった。ところで、リップル電圧幅VPPによる出力電圧VOUTへの影響を低減し、出力電圧VOUTの精度を向上することが可能な技術が例えば特許文献2において開示されている。特許文献2に開示された発明では、出力電圧VOUTのピーク値をサンプルホールド回路によりフィードバックしてコンパレータ1の基準電圧を調整することで、リップル電圧幅VPPによる出力電圧VOUTの時間平均値VCの誤差をキャンセルすることができる。しかしながら、サンプルホールド回路によるフィードバックシステムでは、サンプリングする毎にスイッチングノイズが発生するので、システムを保護するためのノイズ対策が必要となる。また、リップル電圧幅VPPによる誤差をキャンセルできたとしても、コンパレータ1の製造ばらつきや検出遅延によるオフセット電圧による誤差を無視することはできない。例えば、特許文献2の図1において、比較器50のオフセット電圧をδとすると、出力電圧Voの時間平均値LVoは次の通り導出される。比較器50の基準電圧Vxは、Voのリップル電圧幅VPPを用いて次式で表される。[数6]Vx=-R2/R1×VPP/2Vr6ここで、R1とR2の抵抗比を1:1に設定すると、基準電圧Vxは次式となる。[数7]Vx=-VPP/2Vr7比較器50はボトム検出方式コンパレータなので、出力電圧Voの時間平均値LVoはVxにVPP/2及び比較器50のオフセット電圧δを加算した値に等しいので次式を得る。[数8]LVo=VxVPP/2δ8ここで、式8に式7を代入すると次式を得る。[数9]LVo=Vrδ9つまり、出力電圧Voの時間平均値LVoはコンパレータ1のオフセット電圧δの分だけ誤差が生じてしまう。本発明の目的は以上の問題点を解決し、入力電圧及びインダクタ電流の変化、スイッチング周波数、インダクタ値、出力コンデンサの直列等価寄生抵抗のばらつき、及びコンパレータの製造ばらつきと検出遅延によるオフセット電圧に依存せず、出力電圧を一定に保ち、CPUなどの負荷に高精度な電圧を供給することができるスイッチングレギュレータとその制御方法を提供することにある。本発明に係るスイッチングレギュレータは、入力電圧と接地電圧との間に直列に接続された第1のスイッチ素子及び第2のスイッチ素子を用いて、前記入力電圧を所定の出力電圧に変換して出力するスイッチングレギュレータにおいて、基準電圧を、前記出力電圧に比例する電圧と比較し、比較結果を示す出力信号を出力するコンパレータと、前記コンパレータからの出力信号に応じて前記第1のスイッチ素子及び前記第2のスイッチ素子を交互にオン又はオフするように制御するスイッチ素子制御回路と、定電圧源から出力される電圧及び前記出力電圧に基づいて、負帰還フィードバックにより前記基準電圧を生成する出力電圧補正回路とを備えることを特徴とする。また、本発明に係るスイッチングレギュレータの制御方法は、入力電圧と接地電圧との間に直列に接続された第1のスイッチ素子及び第2のスイッチ素子を用いて、前記入力電圧を所定の出力電圧に変換して出力するスイッチングレギュレータの制御方法であって、前記スイッチングレギュレータは、基準電圧を、前記出力電圧に比例する電圧と比較し、比較結果を示す出力信号を出力するコンパレータと、前記コンパレータからの出力信号に応じて前記第1のスイッチ素子及び前記第2のスイッチ素子を交互にオン又はオフするように制御するスイッチ素子制御回路とを備え、上記制御方法は、定電圧源から出力される電圧及び前記出力電圧に基づいて、負帰還フィードバックにより前記基準電圧を生成するステップを含むことを特徴とする。従って、本発明に係るスイッチングレギュレータとその制御方法によれば、定電圧源から出力される電圧及び前記出力電圧に基づいて、負帰還フィードバックにより前記基準電圧を生成するので、入力電圧、出力電流、スイッチング周波数の変化、インダクタ値や出力コンデンサの直列等価寄生抵抗のばらつき、及びコンパレータの製造ばらつきと検出遅延によるオフセット電圧に依存せずに、出力電圧の時間平均値を一定に保つことができる。以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。第1の実施形態.図1は本発明の第1の実施形態に係るスイッチングレギュレータの構成を示す回路図である。図1において、出力電圧VOUTを抵抗Rf1,Rf2で分圧した電圧VFは出力電圧補正回路6に入力され、その出力電圧VBREFがコンパレータ1の非反転入力端子に入力されることを特徴とし、それ以外の構成は図9の従来例と同様に構成され、詳細説明を省略する。図2は図1の出力電圧補正回路6の構成概念を示すブロック図である。図2において、出力電圧補正回路6は、電圧VFの時間平均値VFCを計算して出力する電圧平均化回路10と、増幅定数A1の電圧増幅回路11と、増幅定数Aの電圧増幅回路12と、電圧減算回路13とを備えて構成される。ここで、出力電圧補正回路6は、出力電圧VBREFが基準電圧VREFのA1倍の値から電圧VFの時間平均値VFCをA倍した値を差し引いた値に等しくなるように次式のごとく構成される。[数10]VBREF=A1×VREF-A×VFC=AVREF-VFCVREF10式10から明らかなように、出力電圧VBREFは、基準電圧VREFと時間平均値VFCの線形結合値、もしくは、基準電圧VREFと時間平均値VFCの線形結合値と、基準電圧VREFの和となる。式10において、増幅定数Aを十分大きくすることで、出力電圧補正回路6、コンパレータ1、スイッチ素子制御回路2、スイッチSw1,Sw2、インダクタL、コンデンサCout、抵抗Rf1、Rf2で構成される負帰還フィードバックループ回路により、平均値VFCが基準電圧VREFより大きい場合には、出力電圧VBREFを基準電圧VREFより小さくすることで平均値VFCを減少させ、平均値VFCが基準電圧VREFより小さい場合には出力電圧VBREFを基準電圧VREFより大きくすることで、平均値VFCを増加させることによって、平均値VFCが基準電圧VREFに等しくなるようにフィードバック制御することができる。図3は図2の出力電圧補正回路6の回路例を示す回路図である。図3において、出力電圧補正回路6は、オペアンプA1,A2と、PMOSトランジスタP1,P2と、NMOSトランジスタN1,N2と、抵抗R1,R2,R3,R4と、コンデンサC1とを備えて構成される。ここで、オペアンプA1とNMOSトランジスタN1と抵抗R1とで構成される定電流回路電圧-電流変換回路であって、ボルテージフォロワ回路21により、基準電圧VREFに比例する電流I1が生成され、互いに同一の導電型にてなるPMOSトランジスタP1とPMOSトランジスタP2から構成されるカレントミラー回路22によりコピー電流I2が生成される。ここで、PMOSトランジスタP1とPMOSトランジスタP2のトランジスタサイズが等しいとき、次式が成り立つ。[数11]I1=I2=VREF/R111一方、抵抗R4とコンデンサC1から構成される積分回路23により、電圧VFの平均電圧VFCが生成され、オペアンプA2、NMOSトランジスタN2、及び抵抗R3で構成される定電流回路24電圧-電流変換回路であって、ボルテージフォロワ回路により平均電圧VFCに比例する電流I3が生成されるので、次式で示される。[数12]I3=VF/R312ここで、電流I3が電流I2から分流されることにより、出力電流Ioutが発生する。[数13]Iout=I2-I3=VREF/R1-VF/R313出力電流Ioutは抵抗R2電流-電圧変換回路により電圧に変換されて出力電圧VBREFが次式のように生成される。[数14]VBREF=Iout×R214従って、式13と式14から式10を成立させるために、抵抗R1、R3がそれぞれR1=R2/A1、R3=R2/Aとなるように設計すればよい。図4aは図9の従来例に係るスイッチングレギュレータの動作を示す出力電圧VFを示す波形図であり、図4bは図1の第1の実施形態に係るスイッチングレギュレータの動作を示す出力電圧VFを示す波形図である。例えば、図4に示すように、出力電圧VBREFをコンパレータ1の基準電圧として用いることで、電圧VFの時間平均値VFC、すなわち出力電圧VOUTの時間平均値VCをリップル電圧幅VPPに依存せずに一定に保つことができる。図5は図1のスイッチングレギュレータのスイッチング動作時におけるコンパレータ1の入出力波形VF,CMPOを示すタイミングチャートである。図5から分かるように、通常、コンパレータには製造ばらつきによる入力オフセットや検出における遅延時間があるため、電圧VFが出力電圧VBREFに等しいときではなく、出力電圧VBREFからオフセット分ずれた値に等しいときに検出され、コンパレータ1の出力電圧CMPOがHレベルの電圧を出力する。コンパレータ1の製造ばらつき及び検出遅延に伴うオフセット電圧δとすると、電圧VFのリップル電圧幅VFPPは次式で与えられる。[数15]VFPP=2×{VFC-VBREF-δ}15式10と式15から出力電圧VBREFを消去すると、電圧VFの時間平均値VFCは次式となる。[数16]VFC=VREF1/A1×VFPP/2-δ16さらに、平均値VFC及びリップル電圧幅VFPPはそれぞれ、次式で表される。[数17]VFC=Rf2/Rf1Rf2×VC17[数18]VFPP=Rf2/Rf1Rf2×VPP18従って、出力電圧VOUTの時間平均値VCは、次式が成り立つ。[数19]VC=Rf1Rf2/Rf2×VREF1/A1×VPP/2-Rf1Rf2/Rf2×δ19この式からA≫VPP/2-Rf1Rf2/Rf2×δとなるように増幅定数Aを十分に大きくすることで、次式で近似できる。[数20]VC≒Rf1Rf2/Rf2×VREF20従って、リップル電圧幅VPP及びコンパレータ1のオフセット電圧δによる出力電圧VOUTの誤差を無視できる程度まで小さくすることが可能である。図6は変形例に係る出力電圧補正回路6の回路例を示す回路図である。図6で示すように、図3における抵抗R3とコンデンサC1で構成される積分回路23を使わずに、抵抗R2と並列にコンデンサC2を接続することでも、電圧VFを平均化することができるので、本実施形態と同様の効果が得られる。さらに、出力電圧VBREFをより安定に保つことができる。また、図1におけるコンパレータ1の入力極性を反転させて、コンパレータ1の出力電圧がHレベルのときにスイッチ素子Sw1をオフとし、スイッチ素子Sw2をオンするように制御されるスイッチングレギュレータにおいても、式20と同様の計算ができ、本実施形態と同様の効果が得られる。第2の実施形態.図7は本発明の第2の実施形態に係るスイッチングレギュレータのための出力電圧補正回路6の構成概念を示すブロック図である。図7において、出力電圧補正回路6は、電圧平均化回路10と、増幅定数Aの誤差増幅回路14と、電圧加算回路15とを備えて構成される。ここで、出力電圧補正回路6は出力電圧VBREFが基準電圧VREFと電圧VFの時間平均値VFCの差をA倍に増幅した電圧値と出力電圧VREFの電圧値の和又はそれに比例する電圧であってもよい。に等しくなるように構成されている。[数21]VBREF=A×VREF-VFCVREF21図7の出力電圧補正回路6の構成は図2とは異なるものの、式21は式10と同等であることが分かる。図8は図7の出力電圧補正回路6の回路例を示す回路図である。図8において、出力電圧補正回路6は、電流アンプ電圧-電流変換回路16と、抵抗R11,R12と、コンデンサC11とを備えて構成される。ここで、抵抗R11とコンデンサC11から構成される積分回路17により、電圧VFの平均電圧VFCが生成され、電流アンプ16の反転入力端子に入力される。電流アンプ16のトランスコンダクタンスをGmとすると、電流アンプ16は、平均電圧VFCと非反転入力端子に入力される基準電圧VREFとの電圧差を増幅して電流に変換するので、出力電流Ioは次式で表される。[数22]Io=Gm×VREF-VFC22出力電圧補正回路6の出力電圧VBREFは図1のコンパレータ1に入力されるので、コンパレータ1の入力インピーダンスが抵抗R2に比べて十分大きいと考えると、出力電流Ioutは抵抗R2に全て流れるので、出力電圧VBREFは次式で与えられる。[数23]VBREF=VREFR2×Io=VREFGmR2×VREF-VFC23ここで、A=GmR2とおくと、式21が得られる。式21が式10と同等であることから、出力電圧VOUTの時間平均値VCは第1の実施形態と同様に計算ができるので、式20が得られる。従って、リップル電圧幅VPP及びコンパレータ1のオフセット電圧δによる出力電圧VOUTに対する影響を無視できる程度まで小さくして、平均値VCを一定に保つことができる。なお、図1におけるコンパレータ1の入力極性を反転させて、コンパレータ1の出力電圧がHレベルのときにスイッチ素子Sw1をオフし、スイッチ素子Sw2をオンするように制御されるスイッチングレギュレータにおいても、式20と同様の計算ができ、本実施形態と同様の効果が得られる。"