発光素子と、電圧を保持する第1コンデンサと、ゲート電極が前記第1コンデンサの第1電極に接続され、ソース電極が前記発光素子の第1電極に接続され、前記第1コンデンサに保持された電圧に応じたドレイン電流を前記発光素子に流すことにより前記発光素子を発光させる駆動トランジスタと、第1電極が前記第1コンデンサの第2電極に接続された第2コンデンサと、前記駆動トランジスタのドレイン電極に接続され、前記駆動トランジスタのドレイン電極の電位を決定する第1電源線と、前記発光素子の第2電極に接続され、前記発光素子の第2電極の電位を決定する第2電源線と、前記第1コンデンサの第1電極と接続され、前記第1コンデンサの第1電極の電圧値を規定する参照電圧を供給する第3電源線と、前記第2コンデンサの第2電極と接続され、前記第2コンデンサの第2電極の電圧値を規定する第2参照電圧を供給する第4電源線と、前記第1コンデンサの第2電極に信号電圧を供給するデータ線と、前記第1コンデンサの第1電極と前記第3電源線との間に設けられ、前記第1コンデンサの第1電極に前記参照電圧を設定するための第1スイッチング素子と、一方の端子が前記データ線に電気的に接続され、他方の端子が前記第1コンデンサの第2電極に電気的に接続され、前記データ線と前記第1コンデンサの第2電極との導通及び非導通を切り替える第2スイッチング素子と、前記発光素子の第1電極と前記第1コンデンサの第2電極との間に設けられ、前記発光素子の第1電極と前記第1コンデンサの第2電極との導通及び非導通を切り替える第3スイッチング素子と、前記第1スイッチング素子、前記第2スイッチング素子及び前記第3スイッチング素子を制御する駆動回路と、前記第1スイッチング素子と前記第2スイッチング素子と前記駆動回路とが接続される第1走査線と、前記第3スイッチング素子と前記駆動回路とに接続される第2走査線と、を備え、前記駆動回路は、前記第3スイッチング素子が非導通の状態である非発光期間において、前記第1走査線にオン電圧を印加して前記第1スイッチング素子及び前記第2スイッチング素子を導通させたリセット期間開始時に、前記データ線から前記第1コンデンサの第2電極にデータ電圧を設定し始め、前記第1コンデンサの第1電極及び前記駆動トランジスタのゲート電極に前記第3電源線から前記参照電圧を設定し始め、かつ、前記第2電源線の電位に対応した固定電圧を前記駆動トランジスタのソース電極に設定し始め、前記第1走査線にオフ電圧を印加して前記第1スイッチング素子及び前記第2スイッチング素子を非導通とした後の前記非発光期間では前記第2電源線の電位に対応した固定電圧が前記駆動トランジスタのソース電極に設定され、前記第1スイッチング素子及び前記第2スイッチング素子が非導通の状態、かつ、前記第2走査線を介して前記第3スイッチング素子を導通させた状態の期間である発光期間では、前記第1コンデンサの第1電極と第2電極との間の電位差を前記駆動トランジスタのゲートソース電極間に印加し、前記駆動トランジスタのゲートソース電極間の電位差に応じて前記駆動トランジスタのドレインソース間に電流を流させることにより前記発光素子を発光させる、画像表示装置。前記非発光期間において、前記駆動トランジスタは、前記第2電源線の電位に対応した固定電圧と、前記参照電圧とにより、逆バイアスが印加される、請求項1に記載の画像表示装置。前記参照電圧が設定された前記第1電極と前記第2電源線との電位差は、前記駆動トランジスタの閾値電圧の絶対値と前記発光素子の発光のための閾値電圧との和以下である、請求項1または2に記載の画像表示装置。前記参照電圧に対応した固定電圧は、前記駆動トランジスタの電気特性、前記発光素子の電気特性、及び前記参照電圧に基づいて決定される電位である、請求項1~3のいずれか1項に記載の画像表示装置。前記駆動回路は、前記第1走査線を介して、前記第1スイッチング素子及び前記第2スイッチング素子を導通状態から非導通状態に切り替える際、まず前記オフ電圧より低い電圧であるオーバードライブ電圧を前記第1スイッチング素子及び前記第2スイッチング素子のゲート電極に印加し、次に前記オフ電圧を前記第1スイッチング素子及び前記第2スイッチング素子のゲート電極に印加する、請求項1~4のいずれか1項に記載の画像表示装置。前記オーバードライブ電圧を前記第1スイッチング素子のゲート電極及び前記第2スイッチング素子のゲート電極に印加する期間は、前記オン電圧を前記第1スイッチング素子のゲート電極及び前記第2スイッチング素子のゲート電極に印加する期間より短い、請求項5に記載の画像表示装置。前記非発光期間は、前記非発光期間において前記第1スイッチング素子及び前記第2スイッチング素子を導通させてから、次の前記非発光期間において前記第1スイッチング素子及び前記第2スイッチング素子を導通させるまでの期間である1フレーム期間の、25パーセント以上の期間である、請求項1~6のいずれか1項に記載の画像表示装置。前記駆動トランジスタの半導体層は、非晶質シリコン膜をレーザアニールして結晶化した結晶性シリコン層を含む、請求項7に記載の画像表示装置。前記第1走査線は、前記第1コンデンサと、前記駆動トランジスタと、前記第2コンデンサと、前記第1スイッチング素子と、前記第2スイッチング素子と、前記第3スイッチング素子とが設けられた領域である一画素領域の外部に、設けられている、請求項1~8のいずれか1項に記載の画像表示装置。前記第2走査線は、前記第1コンデンサと、前記駆動トランジスタと、前記第2コンデンサと、前記第1スイッチング素子と、前記第2スイッチング素子と、前記第3スイッチング素子とが設けられた領域である一画素領域の外部に、設けられている、請求項1~8のいずれか1項に記載の画像表示装置。前記第2走査線は、前記一画素領域の内部を通るように設けられている、請求項9に記載の画像表示装置。前記第3電源線は、前記一画素領域の外部に設けられ、前記第1走査線は、前記第3電源線と前記駆動トランジスタとを電気的に接続するためのコンタクト領域上に設けられている、請求項9または11に記載の画像表示装置。前記第2走査線は、前記駆動トランジスタのソース電極及び前記発光素子の間を接続するノードと、前記第2スイッチング素子と前記第3スイッチング素子との間を接続するノードと、の上に設けられている、請求項12に記載の画像表示装置。前記第2コンデンサの第2電極と、前記第2スイッチング素子及び前記第3スイッチング素子のソース電極を延設する第1ノードと、前記駆動トランジスタのゲート電極を延設する第2ノードとは、前記第1電源線と垂直方向においてこの順番に重なる、請求項9~13のいずれか1項に記載の画像表示装置。前記第2コンデンサの第2電極と、前記第1ノードと、前記第2ノードとが、前記垂直方向においてこの順番に重なる領域では、前記第2ノードの幅は、前記第1ノードの幅より小さい、請求項14に記載の画像表示装置。前記第1コンデンサは、前記第2ノードと、第1絶縁膜と、前記第1ノードとにより構成され、前記第2コンデンサは、前記第2電極と、第2絶縁膜と、前記第1ノードとにより構成されている、請求項15に記載の画像表示装置。前記第2コンデンサの第2電極は、前記第1電源線、前記第2電源線または前記第3電源線の一部に構成される、請求項9~16のいずれか1項に記載の画像表示装置。前記第2絶縁膜の直上に形成される配線層の膜厚は、前記第1コンデンサの第1電極または第2電極の膜厚より厚い、請求項16または17に記載の画像表示装置。前記第2絶縁膜の直上に形成される配線層は、少なくとも2層からなり、少なくともいずれかの層は、前記第2コンデンサの第2電極を構成する、請求項16または17に記載の画像表示装置。前記第2絶縁膜の直上に形成される配線層は、複数の層からなり、前記配線層の最上層は、前記複数の層のうち最も膜厚が厚く、前記複数の層のうち前記最上層を除いた層は、前記第2コンデンサの第2電極を構成する、請求項16または17に記載の画像表示装置。前記第2絶縁膜の直上に形成される配線層は、複数の層からなり、前記配線層の最下層は、前記複数の層のうち最も膜厚が厚く、前記複数の層のうち前記最下層を除いた層は、前記第2コンデンサの第2電極を構成する、請求項16または17に記載の画像表示装置。前記第2コンデンサの第2電極は、前記第1電源線、前記第2電源線、前記第3電源線、前記駆動トランジスタのソースまたは第2走査線のいずれか一つと接続されている、請求項9~21のいずれか1項に記載の画像表示装置。しかしながら、上記のような画素部の回路構成では、次のような課題がある。すなわち、同じ電圧値が容量素子503に蓄積された場合でも、駆動トランジスタであるn型TFT504に異なる電流値の電流が流れる場合がある。具体的には、例えば、容量素子503の第1電極参照電圧側に0Vが設定され、容量素子503の第2電極有機EL素子505側に供給される電圧が3Vから6Vに上がった結果、容量素子503に保持された電位差が6Vになった場合のその電圧値に対応する電流値と、容量素子503の第2電極に供給される電圧が9Vから6Vに下がった結果、容量素子503に保持された電位差が6Vになった場合のその電圧値に対応する電流値とで異なる場合がある。これは、駆動トランジスタであるn型TFT504の電圧-電流特性が、いわゆる閾値電圧の過渡応答特性を示すことに起因する。このように、駆動トランジスタの電圧-電流特性が閾値電圧の過渡応答特性を示す場合、前の表示期間で駆動トランジスタのゲートソース電極間に印加されていた電圧に応じて、所望の電流値より大きい電流が流れたり、また、小さい電流が流れたりする。そして、所望の電流値により大きい電流が流れた場合には発光量が過剰となり、一方、所望の電流値により小さい電流が流れた場合には発光量が不足することになる。そこで、上記課題に鑑み、本発明は、簡単な画素回路で、駆動トランジスタのヒステリシス特性による残像を解消することができる画像表示装置を提供することを目的とする。上記目的を達成するために、本発明の一態様に係る画像表示装置は、発光素子と、電圧を保持する第1コンデンサと、ゲート電極が前記第1コンデンサの第1電極に接続され、ソース電極が前記発光素子の第1電極に接続され、前記第1コンデンサに保持された電圧に応じたドレイン電流を前記発光素子に流すことにより前記発光素子を発光させる駆動トランジスタと、第1電極が前記第1コンデンサの第2電極に接続された第2コンデンサと、前記駆動トランジスタのドレイン電極に接続され、前記駆動トランジスタのドレイン電極の電位を決定する第1電源線と、前記発光素子の第2電極に接続され、前記発光素子の第2電極の電位を決定する第2電源線と、前記第1コンデンサの第1電極と接続され、前記第1コンデンサの第1電極の電圧値を規定する参照電圧を供給する第3電源線と、前記第2コンデンサの第2電極と接続され、前記第2コンデンサの第2電極の電圧値を規定する第2参照電圧を供給する第4電源線と、前記第1コンデンサの第2電極に信号電圧を供給するデータ線と、前記第1コンデンサの第1電極と前記第3電源線との間に設けられ、前記第1コンデンサの第1電極に前記参照電圧を設定するための第1スイッチング素子と、一方の端子が前記データ線に電気的に接続され、他方の端子が前記第1コンデンサの第2電極に電気的に接続され、前記データ線と前記第1コンデンサの第2電極との導通及び非導通を切り替える第2スイッチング素子と、前記発光素子の第1電極と前記第1コンデンサの第2電極との間に設けられ、前記発光素子の第1電極と前記第1コンデンサの第2電極との導通及び非導通を切り替える第3スイッチング素子と、前記第1スイッチング素子、前記第2スイッチング素子及び前記第3スイッチング素子を制御する駆動回路と、前記第1スイッチング素子と前記第2スイッチング素子と前記駆動回路とが接続される第1走査線と、前記第3スイッチング素子と前記駆動回路とに接続される第2走査線と、を備え、前記駆動回路は、前記第3スイッチング素子が非導通の状態である非発光期間において、前記第1走査線にオン電圧を印加して前記第1スイッチング素子及び前記第2スイッチング素子を導通させたリセット期間開始時に、前記データ線から前記第1コンデンサの第2電極にデータ電圧を設定し始め、前記第1コンデンサの第1電極及び前記駆動トランジスタのゲート電極に前記第3電源線から前記参照電圧を設定し始め、かつ、前記第2電源線の電位に対応した固定電圧を前記駆動トランジスタのソース電極に設定し始め、前記第1走査線にオフ電圧を印加して前記第1スイッチング素子及び前記第2スイッチング素子を非導通とした後の前記非発光期間では前記第2電源線の電位に対応した固定電圧が前記駆動トランジスタのソース電極に設定され、前記第1スイッチング素子及び前記第2スイッチング素子が非導通の状態、かつ、前記第2走査線を介して前記第3スイッチング素子を導通させた状態の期間である発光期間では、前記第1コンデンサの第1電極と第2電極との間の電位差を前記駆動トランジスタのゲートソース電極間に印加し、前記駆動トランジスタのゲートソース電極間の電位差に応じて前記駆動トランジスタのドレインソース間に電流を流させることにより前記発光素子を発光させる。本発明によれば、簡単な画素回路で、駆動トランジスタのヒステリシス特性による残像を解消することができる画像表示装置を実現することができる。本発明の一態様に係る表示装置は、発光素子と、電圧を保持する第1コンデンサと、ゲート電極が前記第1コンデンサの第1電極に接続され、ソース電極が前記発光素子の第1電極に接続され、前記第1コンデンサに保持された電圧に応じたドレイン電流を前記発光素子に流すことにより前記発光素子を発光させる駆動トランジスタと、第1電極が前記第1コンデンサの第2電極に接続された第2コンデンサと、前記駆動トランジスタのドレイン電極に接続され、前記駆動トランジスタのドレイン電極の電位を決定する第1電源線と、前記発光素子の第2電極に接続され、前記発光素子の第2電極の電位を決定する第2電源線と、前記第1コンデンサの第1電極と接続され、前記第1コンデンサの第1電極の電圧値を規定する参照電圧を供給する第3電源線と、前記第2コンデンサの第2電極と接続され、前記第2コンデンサの第2電極の電圧値を規定する第2参照電圧を供給する第4電源線と、前記第1コンデンサの第2電極に信号電圧を供給するデータ線と、前記第1コンデンサの第1電極と前記第3電源線との間に設けられ、前記第1コンデンサの第1電極に前記参照電圧を設定するための第1スイッチング素子と、一方の端子が前記データ線に電気的に接続され、他方の端子が前記第1コンデンサの第2電極に電気的に接続され、前記データ線と前記第1コンデンサの第2電極との導通及び非導通を切り替える第2スイッチング素子と、前記発光素子の第1電極と前記第1コンデンサの第2電極との間に設けられ、前記発光素子の第1電極と前記第1コンデンサの第2電極との導通及び非導通を切り替える第3スイッチング素子と、前記第1スイッチング素子、前記第2スイッチング素子及び前記第3スイッチング素子を制御する駆動回路と、前記第1スイッチング素子と前記第2スイッチング素子と前記駆動回路とが接続される第1走査線と、前記第3スイッチング素子と前記駆動回路とに接続される第2走査線と、を備え、前記駆動回路は、前記第3スイッチング素子が非導通の状態である非発光期間において、前記第1走査線にオン電圧を印加して前記第1スイッチング素子及び前記第2スイッチング素子を導通させたリセット期間開始時に、前記データ線から前記第1コンデンサの第2電極にデータ電圧を設定し始め、前記第1コンデンサの第1電極及び前記駆動トランジスタのゲート電極に前記第3電源線から前記参照電圧を設定し始め、かつ、前記第2電源線の電位に対応した固定電圧を前記駆動トランジスタのソース電極に設定し始め、前記第1走査線にオフ電圧を印加して前記第1スイッチング素子及び前記第2スイッチング素子を非導通とした後の前記非発光期間では前記第2電源線の電位に対応した固定電圧が前記駆動トランジスタのソース電極に設定され、前記第1スイッチング素子及び前記第2スイッチング素子が非導通の状態、かつ、前記第2走査線を介して前記第3スイッチング素子を導通させた状態の期間である発光期間では、前記第1コンデンサの第1電極と第2電極との間の電位差を前記駆動トランジスタのゲートソース電極間に印加し、前記駆動トランジスタのゲートソース電極間の電位差に応じて前記駆動トランジスタのドレインソース間に電流を流させることにより前記発光素子を発光させる。本態様によれば、前記第1スイッチング素子及び前記第2スイッチング素子は、共通の第1走査線を介して制御される。具体的には、前記第3スイッチング素子が非導通の状態において前記第1走査線を介して前記第1スイッチング素子及び前記第2スイッチング素子を導通させる。先ず、前記データ線から前記第1コンデンサの第2電極にデータ電圧を設定し、前記第3電源線から前記第1コンデンサの第1電極に前記参照電圧を設定する。すると、前記第1コンデンサには前記データ電圧と前記参照電圧との電位差に対応する電圧が保持される。これと同時に、前記第3電源線から前記駆動トランジスタのゲート電極に前記参照電圧を設定する。この場合、前記第3スイッチング素子が非導通の状態であるため、前記駆動トランジスタのソース電極には前記発光素子の第2電極の電位が設定される。これにより、前フレームによる発光期間区間において前記駆動トランジスタに蓄積された不要な電荷の放電前記駆動トランジスタのリセットが開始される。すなわち、前フレームにおける発光期間において駆動トランジスタに蓄積された電荷による閾値電圧の変動は解消され、リセット動作により駆動トランジスタの閾値電圧は安定となる。これにより、リセットが終了すると、発光開始時の駆動トランジスタの電気特性は前フレームの影響を受けることなく、発光素子に所望の電流を供給することが可能となる。従って、前記第1コンデンサには前記データ電圧と前記参照電圧との電位差に対応する電圧が保持されると共に、前記駆動トランジスタのリセットが開始される。そのため、一つの画素の一つの発光動作のために、データ線が2回分のデータ書き込みの時間だけ占有されることはない。その結果、1行の各画素に対し1回書き込むだけで済むので、設定された1フレーム期間に全行の書込動作を完了させるために、2倍の書込速度は要求されない。これにより、データ線の配線時定数を低減させる必要もなく、配線膜厚又は配線間用絶縁膜の膜厚を厚く形成する必要はないので、その分プロセス時間を短縮し、スループットを向上させ、コストの低減を図ることができる。次に、前記第3スイッチング素子が非導通の状態において前記第1スイッチング素子及び前記第2スイッチング素子を非導通とする。この間、前記駆動トランジスタのリセットが継続される。この期間を十分確保できれば、それだけ、前記駆動トランジスタのソース電極の電位は、前記参照電圧に対応した固定電圧に近づくことになる。この際、前記第2コンデンサは、前記第1スイッチング素子及び前記第2スイッチング素子がオンからオフに切り替わって非導通となった後も、前記第1コンデンサに保持された電位が変動するのを抑える機能を果たす。そのため、前記第1スイッチング素子及び前記第2スイッチング素子を非導通としても、前記第1コンデンサに保持された電位を維持できる。次に、前記第1スイッチング素子及び前記第2スイッチング素子が非導通の状態において前記第3スイッチング素子を導通させる。これにより、前記駆動トランジスタのゲート-ソース間は接続され、前記駆動トランジスタのゲートには前記第1コンデンサの第1電極の電位が設定され、前記駆動トランジスタのソースには第1コンデンサの第2電極の電位が設定される。すなわち、前記第1コンデンサの第1電極と第2電極との間の電位差が前記駆動トランジスタのゲートソース電極間に印加される。これにより、前記駆動トランジスタのゲートソース電極間電位差に応じて前記駆動トランジスタのドレインソース間に電流を流させて前記発光素子が発光する。以上のように、前記第1走査線による制御は、前記第1コンデンサの第2電極へのデータ電圧の設定と前記駆動トランジスタのリセットの開始とを兼ねる。また、前記第2制御線を介して制御によって、前記発光素子の発光開始を遅らせれば、その分、前記駆動トランジスタのリセット期間を十分確保できる。その結果、前記第1スイッチング素子及び前記第2スイッチング素子は共通の第1走査線を介して制御されるという簡易な構成において、前記第1コンデンサの第2電極へのデータ電圧の設定と前記駆動トランジスタのリセットの開始とを兼ね、前記発光素子の発光開始と前記駆動トランジスタのリセット動作の打ち切りを兼ねるという簡易な制御により、ヒステリシスにより影響を軽減できる。ここで、前記非発光期間において、前記駆動トランジスタは、前記第2電源線の電位に対応した固定電圧と、前記参照電圧とにより、逆バイアスが印加されるとしてもよい。これにより、前記第3スイッチング素子が非導通の状態において前記第1走査線を介して前記第1スイッチング素子及び前記第2スイッチング素子を導通させた場合に、前記駆動トランジスタのゲート-ソース間において電位差の収束が確実に開始される。また、前記参照電圧に対応した固定電圧は、前記駆動トランジスタの電気特性、前記発光素子の電気特性、及び前記参照電圧に基づいて決定される電位であるとしてもよい。このように、本態様によれば、前記参照電圧に対応した固定電圧は、前記駆動トランジスタの電気特性、前記発光素子の電気特性、及び前記参照電圧に基づいて決定される電圧である。また、前記駆動回路は、前記第1走査線を介して、前記第1スイッチング素子及び前記第2スイッチング素子を導通状態から非導通状態に切り替える際、まず前記オフ電圧より低い電圧であるオーバードライブ電圧を前記第1スイッチング素子及び前記第2スイッチング素子のゲート電極に印加し、次に前記オフ電圧を前記第1スイッチング素子及び前記第2スイッチング素子のゲート電極に印加するとしてもよい。走査線の信号伝達遅延は、走査線自身の配線抵抗と他の制御線電源線との間に形成される容量とで規定される。その結果、走査線を制御する制御回路の出力がオン電圧からオフ電圧に切り替わった場合、最も配線遅延の影響を受ける出力端から最も遠端の場所の電位は、ある時定数を持って漸近的にオフ電圧に近づいていく。一方で、第1、第2スイッチング素子がオフとなる走査線の閾値電圧が存在し、これをVgthとする。走査線が変化した際にオン電圧からVgthとなる時間をt21と定義し、データ線が第1データ電位から第2データ電位に変化する時間をt22、データ電位と画素電位が等しくなるための時間をt23、1水平期間の時間をt1Hとする。このとき、走査線駆動回路の出力端から最も遠端の場所の走査線電位がVgthを下回るまで、データ線の電位を変化させることはできない。よって近似的に、t1H≧t1t2t3の関係が存在する。そこで、本態様では、走査線をオン電圧から一旦オフ電圧よりも低いオーバードライブ電圧とした後、オフ電圧としているオーバードライブ駆動。これにより、走査線はオン電圧からオーバードライブ電圧に収束しようとするので、走査線をオン電圧から直接オフ電圧とした場合よりもt1を短くすることができる。即ち、t1Hの最小値を小さくすることができる。これは1フレーム時間=t1H×垂直本数であることから、1フレーム期間を短くすることができるものである。その結果、表示のフレーム周波数を上げることができる。また、前記オーバードライブ電圧を前記第1スイッチング素子のゲート電極及び前記第2スイッチング素子のゲート電極に印加する期間は、前記オン電圧を前記第1スイッチング素子のゲート電極及び前記第2スイッチング素子のゲート電極に印加する期間より短いとしてもよい。前記オーバードライブ電圧を前記第1スイッチング素子のゲート電極及び前記第2スイッチング素子のゲート電極に印加する期間オーバードライブ期間が長いと、前記第1スイッチング素子のゲート電極及び前記第2スイッチング素子のオフ特性が低下し、リーク電流が発生する。本態様によると、オーバードライブ期間を、前記オン電圧を前記第1スイッチング素子のゲート電極及び前記第2スイッチング素子のゲート電極に印加する期間より短く設定した。これにより、前記第1スイッチング素子のゲート電極及び前記第2スイッチング素子のゲート電極がリークの発生する電圧に到達する前にオフ電圧に戻すので、第1、第2スイッチング素子がオン電圧から閾値電圧Vgthとなる時刻t1を短くしつつ、リークを防止できる。また、前記非発光期間は、前記非発光期間において前記第1スイッチング素子及び前記第2スイッチング素子を導通させてから、次の前記非発光期間において前記第1スイッチング素子及び前記第2スイッチング素子を導通させるまでの期間である1フレーム期間の、25パーセント以上の期間であるとしてもよい。本態様によると、前記第3スイッチング素子が非導通の状態において前記第1スイッチング素子及び前記第2スイッチング素子を非導通とする期間を十分に確保できる。これにより、前記駆動トランジスタのソース電極の電位を、前記参照電圧に対応した固定電圧に十分に近づける期間、前記駆動トランジスタのリセットを継続させることができる。また、前記駆動トランジスタの半導体層は、非晶質シリコン膜をレーザアニールして結晶化した結晶性シリコン層を含むとしてもよい。この種の前記駆動トランジスタであれば、前記非発光期間が前記1フレーム期間の中の25パーセント以上であれば、前記駆動トランジスタのソース電極の電位を、前記参照電圧に対応した固定電圧に十分に近づけることができる。また、前記第1走査線は、前記第1コンデンサと、前記駆動トランジスタと、前記第2コンデンサと、前記第1スイッチング素子と、前記第2スイッチング素子と、前記第3スイッチング素子とが設けられた領域である一画素領域の外部に設けられているとしてもよい。前記第1走査線がオン電圧からオフ電圧になった後、第1スイッチング素子は、リークすることなく第1コンデンサと共に安定的に駆動トランジスタのゲート電圧を保持することが重要な機能である。一方、第2スイッチング素子は、リークすることなく第1コンデンサと共に安定的に第1コンデンサに保持されたデータ電圧を保持し、また、リセット期間の間に第2コンデンサと共に安定的に第2コンデンサに保持されたデータ電圧を保持することが重要な機能である。ここで、第1走査線は制御線であるため表示部の外から引き込まれている配線であるため、外部からの電気的ノイズを拾い易く、前回の発光終了から今回の発光の開始までの書込期間の間、ノイズによって電位が変動した場合、上記の第1スイッチング素子および第2スイッチング素子の機能を阻害する性質を有する。ノイズによる電位の変動の影響が前記一画素内に影響を及ぶと、前記第1コンデンンサに保持された電圧若しくは前記第2コンデンサに保持された電圧を変動させるおそれがある。特に、本態様のように、前記第1走査線を介して前記第1スイッチング素子及び前記第2スイッチング素子を非導通とし且つ前記第2走査線を介して前記第3スイッチング素子を非導通とした期間を設けると、前記第1コンデンサ若しくは前記第2コンデンサは不安定になりやすいので、その影響を受けやすい。そこで、本態様では、前記第1走査線は、前記一画素のレイアウト領域外に設けることにした。これにより、前記第1走査線が振れても、この振れが前記一画素内に伝わるおそれを軽減できる。そのため、前記第1コンデンンサに保持された電圧を変動させるおそれを軽減できる。また、前記第2走査線は、前記一画素領域の内部を通るように設けられているとしてもよい。このように、本態様の一態様として、前記第2制御線は、前記一画素のレイアウト領域内に設けてもよい。また、前記第3電源線は、前記一画素領域の外部に設けられ、前記第1走査線は、前記第3電源線と前記第1トランジスタとを電気的に接続するためのコンタクト領域上に設けられているとしてもよい。このように、本態様の一態様としては、前記第1走査線は、前記一画素外の前記第3電源線と前記一画素内の前記第1トランジスタとのコンタクト領域上に設けてもよい。また、前記第2走査線は、前記第1コンデンサと、前記駆動トランジスタと、前記第2コンデンサと、前記第1スイッチング素子と、前記第2スイッチング素子と、前記第3スイッチング素子とが設けられた領域である一画素領域の外部に設けられているとしてもよい。また、前記第2走査線は、前記駆動トランジスタのソース電極及び前記発光素子の間を接続するノードと、前記第2スイッチング素子と前記第3スイッチング素子との間を接続するノードと、の上に設けられているとしてもよい。このように、本態様の一態様としては、前記第2走査線は、前記駆動トランジスタのソース電極と前記発光素子との間のノードsと、前記発光素子前記第2スイッチング素子と前記第3スイッチング素子との間のノードaと、の上に設けてもよい。また、前記第2コンデンサの第2電極と、前記第2スイッチング素子及び前記第3スイッチング素子のソース電極を延設する第1ノードと、前記駆動トランジスタのゲート電極を延設する第2ノードとは、前記第1電源線と垂直方向においてこの順番に重なるとしてもよい。本態様によれば、配置領域を小さくできる。また、前記第2コンデンサの第2電極と、前記第1ノードと、前記第2ノードとが、前記垂直方向においてこの順番に重なる領域では、前記第2ノードの幅は、前記第1ノードの幅より小さいとしてもよい。本態様によると、前記ノードが存在しない領域で、前記第1電源線と前記ゲートノードとが重畳することはない。仮に、前記ノードが存在しない領域で、前記第1電源線と前記ゲートノードとが重畳すると、前記第1電源線と前記ゲートノードとの間に寄生容量が発生することになる。一方、前記第1電源線と前記ノードとの間の容量、及び、前記ノードと前記ゲートノードとの間の容量は必要な容量である。それにより、寄生容量の発生を抑制することができる。また、前記第1コンデンサは、前記第2ノードと、第1絶縁膜と、前記第1ノードとにより構成され、前記第2コンデンサは、前記第2電極と、第2絶縁膜と、前記第1ノードとにより構成されているとしてもよい。以下、本発明の好ましい実施の形態を図に基づき説明する。なお、以下では、全ての図を通じて同一又は相当する要素には同じ符号を付して、その重複する説明を省略する。また、前記第2コンデンサの第2電極は、前記第1電源線、前記第2電源線または前記第3電源線の一部に構成されるとしてもよい。また、前記第2絶縁膜の直上に形成される配線層の膜厚は、前記第1コンデンサの第1電極または第2電極の膜厚より厚いとしてもよい。本態様によると、第2絶縁膜直上の配線層で形成される第1電源線の膜厚や走査線の膜厚を前記第1コンデンサの第1電極もしくは第2電極の膜厚よりも厚い構成にしている。これにより、第1電源線や走査線の配線抵抗を下げることができる。したがって、第1電源線の電圧降下を抑制し、駆動トランジスタに安定した電源を供給したり、走査線の配線時定数を低減したりすることで、より表示品位を安定させることができる。また、前記第2絶縁膜の直上に形成される配線層は、少なくとも2層からなり、少なくともいずれかの層は、前記第2コンデンサの第2電極を構成するとしてもよい。本態様によると、第2絶縁膜直上の配線層を少なくとも2層以上の複数層から構成してもよい。また、前記第2絶縁膜の直上に形成される配線層は、複数の層からなり、前記配線層の最上層は、前記複数の層のうち最も膜厚が厚く、前記複数の層のうち前記最上層を除いた層は、前記第2コンデンサの第2電極を構成するとしてもよい。本態様によると、第2絶縁膜直上の配線層を複数の層で形成し、第2絶縁膜直上の配線層の最上層の膜厚を厚くするとともに、第2絶縁膜直上の配線層の最上層は第2コンデンサの領域に形成しない。これによると、第2絶縁膜直上の配線層の最上層を含んで第1電源線や走査線を形成すれば配線抵抗を低減しつつ、第2コンデンサの第2電極を薄く形成でき、第2コンデンサ全体の膜厚を薄くすることができる。したがって、第1電源線および第1走査線の配線抵抗を低減しつつ、第2コンデンサの形成領域の上方の平坦性を向上させることができる。また、前記第2絶縁膜の直上に形成される配線層は、複数の層からなり、前記配線層の最下層は、前記複数の層のうち最も膜厚が厚く、前記複数の層のうち前記最下層を除いた層は、前記第2コンデンサの第2電極を構成するとしてもよい。本態様によると、第2絶縁膜直上の配線層を複数の層で形成し、第1電源線や走査線の最下層の膜厚を厚くするとともに、第1電源線の最下層は第2コンデンサの領域に形成しない。これによると、第1電源線および第1走査線の配線抵抗を低減しつつ、第2コンデンサの第2電極を薄く形成でき、第2コンデンサ全体の膜厚を薄くすることができる。したがって、第1電源線の配線抵抗を低減しつつ、第2コンデンサの形成領域の上方の平坦性を向上させることができる。また、前記第2コンデンサの第2電極は、前記第1電源線、前記第2電源線、前記第3電源線、前記駆動トランジスタのソースまたは第2走査線のいずれか一つと接続されているとしてもよい。本態様によると、前記第2コンデンサの第2電極の電位を確定させるための電源線および電源を用意する必要がなくなり、画素配置および駆動回路を簡素化させることができる。なお、非発光期間に第2コンデンサの第2電極に対して一定の電位を供給できればどの配線を用いてもよい。実施の形態1以下、本発明の実施の形態について、図面を参照しながら説明する。図1は、本発明の画像表示装置の電気的な構成を示すブロック図である。図1における画像表示装置1は、制御回路2と、メモリ3と、走査線駆動回路4と、信号線駆動回路5と、表示部6とを備える。また、図2は、本発明の実施の形態1に係る表示部の有する発光画素の回路構成及びその周辺回路との接続を示す図である。図2における発光画素10は、スイッチングトランジスタ11、12及び19と、静電保持容量13及び23と、駆動トランジスタ14と、有機EL素子15と、信号線16と、走査線17及び18と、参照電源線20及び24と、正電源線21と、負電源線22とを備える。また、周辺回路は、走査線駆動回路4と、信号線駆動回路5とを備える。なお、図2に示される回路構成は、WO2010/041426号公報に開示された回路構成と同じである。図1及び図2に記載された構成要素について、以下、その接続関係および機能を説明する。制御回路2は、走査線駆動回路4、信号線駆動回路5、及びメモリ3の制御を行う機能を有する。メモリ3には、各発光画素の補正データなどが記憶されており、制御回路2は、メモリ3に書き込まれた補正データを読み出し、外部から入力された映像信号を、その補正データに基づいて補正して、信号線駆動回路5へと出力する。走査線駆動回路4は、本発明の駆動回路の一例であり、スイッチングトランジスタ11、スイッチングトランジスタ12及びスイッチングトランジスタ19を制御する。具体的には、走査線駆動回路4は、走査線17及び走査線18に接続されており、走査線17及び走査線18に走査信号を出力することにより、発光画素10の有するスイッチングトランジスタ11、スイッチングトランジスタ12及びスイッチングトランジスタ19の導通非導通を制御する機能を有する。信号線駆動回路5は、信号線16に接続されており、映像信号に基づいた信号電圧を発光画素10へ出力する機能を有する駆動回路である。表示部6は、複数の発光画素10を備え、外部から画像表示装置1へ入力された映像信号に基づいて画像を表示する。スイッチングトランジスタ11は、本発明の第2スイッチング素子の一例であり、一方の端子が信号線16に電気的に接続され、他方の端子が静電保持容量13の電極132に電気的に接続され、信号線16と静電保持容量13の電極132との導通及び非導通を切り替える。具体的には、スイッチングトランジスタ11は、ゲートが走査線17に接続され、ソース及びドレインの一方が信号線16に接続され、ソース及びドレインの他方が静電保持容量13の電極132に接続された第2スイッチング素子である。スイッチングトランジスタ11は、信号線16と静電保持容量13の電極132との導通及び非導通を制御することで静電保持容量13の電極間に保持する電圧を決定する機能を有する。スイッチングトランジスタ12は、本発明の第1スイッチング素子の一例であり、静電保持容量13の電極131と参照電源線20との間に設けられ、静電保持容量13の電極131に参照電圧を設定する。具体的には、スイッチングトランジスタ12は、ゲートが走査線17に接続され、ソース及びドレインの一方が参照電源線20に接続され、ソース及びドレインの他方が静電保持容量13の電極131に接続された第1スイッチング素子である。スイッチングトランジスタ12は、参照電源線20の参照電圧VREF1を静電保持容量13の電極131に印加するタイミングを決定する機能を有する。スイッチングトランジスタ11及び12は、例えば、n型の薄膜トランジスタn型TFTで構成されるが、p型の薄膜トランジスタp型TFTであってもよい。静電保持容量13は、第1電極及び第2電極を有する本発明の第1コンデンサの一例であり、電圧を保持する。具体的には、静電保持容量13は、第1電極である電極131が駆動トランジスタ14のゲートに接続され、第2電極である電極132がスイッチングトランジスタ19を介して駆動トランジスタ14のソースに接続された第1コンデンサである。静電保持容量13は、信号線16から供給された信号電圧に対応した電圧を保持し、例えば、スイッチングトランジスタ11及び12がオフ状態非導通状態となり、スイッチングトランジスタ19がオン状態導通状態となった後に、駆動トランジスタ14のゲートソース電極間電位を安定的に保持し、駆動トランジスタ14から有機EL素子15へ供給する電流を安定化する機能を有する。静電保持容量23は、本発明の第2コンデンサの一例であり、その第1電極が静電保持容量13の電極132に接続される。具体的には、静電保持容量23は、第1電極である電極231が静電保持容量13の電極132に接続され、第2電極である電極232が第1参照電源線である参照電源線24に接続された第2コンデンサである。静電保持容量23は、電極232が参照電源線24の固定の参照電圧VREF2と接続されていることにより、スイッチングトランジスタ11及びスイッチングトランジスタ12がオン状態導通状態からオフ状態非導通状態に切り替わった後も、静電保持容量13および静電保持容量23により静電保持容量13の第1電極131に保持された電位VREF1が変動するのを抑える機能を有する。つまり、静電保持容量23は、スイッチングトランジスタ11及びスイッチングトランジスタ12がオフ状態非導通状態とされても、駆動トランジスタ14のゲート電極に印加される電圧は安定的にVREF1となっている。駆動トランジスタ14は、本発明の発光素子の一例であり、ゲートが静電保持容量13の電極131に接続され、ソースが有機EL素子15のアノードに接続される。駆動トランジスタ14は、静電保持容量13に保持された電圧に応じたドレイン電流を有機EL素子15に流し、有機EL素子15を発光させる。具体的には、駆動トランジスタ14は、ドレインが第2電源線である正電源線21に接続され、ソースが有機EL素子15のアノードに接続された駆動素子である。駆動トランジスタ14は、ゲート-ソース間に印加された信号電圧に対応した電圧を、当該信号電圧に対応したドレイン電流に変換する。そして、このドレイン電流を信号電流として有機EL素子15に供給する。駆動トランジスタ14は、例えば、n型の薄膜トランジスタn型TFTで構成される。また、駆動トランジスタ14は、非晶質シリコン膜、または非晶質シリコン膜をレーザアニールして結晶化した結晶性シリコン層を含む半導体層を有してもよいし、InやZn等を含む合金の酸化物からなる半導体層を有してもよい。有機EL素子15は、本発明の発光素子の一例である。具体的には、有機EL素子15は、カソードが第2電源線である負電源線22に接続された発光素子である。有機EL素子15は、駆動トランジスタ14により制御された上記信号電流が有機EL素子15へ流れることにより発光する。スイッチングトランジスタ19は、本発明の第3スイッチング素子の一例であり、有機EL素子15のアノードと静電保持容量13の電極132との間に設けられ、有機EL素子15のアノードと静電保持容量13の電極132との導通及び非導通を切り替える。具体的には、スイッチングトランジスタ19は、ゲートが走査線18に接続され、ソース及びドレインの一方が駆動トランジスタ14のソースに接続され、ソース及びドレインの他方が静電保持容量13の電極132に接続された第3スイッチング素子である。スイッチングトランジスタ19は、静電保持容量13に保持された電位を駆動トランジスタ14のゲートソース電極間に印加することにより、有機EL素子15の発光開始タイミングを決定する機能を有する。スイッチングトランジスタ19は、例えば、n型の薄膜トランジスタn型TFTで構成される。なお、p型の薄膜トランジスタp型TFTであってもよい。信号線16は、本発明のデータ線の一例であり、静電保持容量13の電極132に信号電圧を供給する。具体的には、信号線16は、信号線駆動回路5に接続され、発光画素10を含む画素列に属する各発光画素へ接続され、発光強度を決定する信号電圧を供給する機能を有する。ここで、信号線16は、画素列毎に構成されている。つまり、画像表示装置1は、画素列数分の信号線16を備える。走査線17は、本発明の第1走査線の一例であり、スイッチングトランジスタ11とスイッチングトランジスタ12と走査線駆動回路4とに接続される。具体的には、走査線17は、走査線駆動回路4に接続され、発光画素10を含む画素行に属する各発光画素に接続されている。これにより、走査線17は、発光画素10を含む画素行に属する各発光画素へ上記信号電圧を書き込むタイミングを供給する機能、及び当該発光画素の有する駆動トランジスタ14のゲートに参照電圧VREF1を印加し、有機EL素子15が発光を終了するタイミングを供給する機能を有する。走査線18は、本発明の第2走査線の一例であり、スイッチングトランジスタ19と走査線駆動回路4とに接続される。具体的には、走査線18は、走査線駆動回路4に接続され、静電保持容量13の電極132の電位を駆動トランジスタ14のソースに接続することにより、静電保持容量13の電極間に保持されている輝度信号電圧を駆動トランジスタ14のゲートソース電極間に印加し、有機EL素子15が発光を開始するタイミングを供給する機能を有する。また、画像表示装置1は、画素行数分の走査線17及び18を備える。参照電源線20は、本発明の第3電源線の一例であり、静電保持容量13の電極131と接続され、静電保持容量13の電極131の電圧値を規定する参照電圧VREF1を供給する。VREF1は駆動トランジスタ14がオフ状態となる電圧に設定されている。参照電源線24は、本発明の第4電源線の一例であり、静電保持容量23の電極232と接続され、静電保持容量23の電極232の電圧値を規定する参照電圧VREF2を供給する。また、走査線17によりスイッチングトランジスタ11とスイッチングトランジスタ12が導通する直前の時間から、走査線18によりスイッチングトランジスタ19が導通する直前の時間まで、駆動トランジスタ14のゲート電極の電圧が安定的に維持されていればよい。例えば、参照電源線24は独立配線で給電されてもよいし、各発光画素10の正電源線21や負電源線22や参照電源線20や走査線18であってもよい。また、正電源線21は、本発明の第1電源線の一例であり、駆動トランジスタ14のドレインに接続され、駆動トランジスタ14のドレインの電位VDDを決定する。また、負電源線22は、本発明の第2電源線の一例であり、有機EL素子15のカソードに接続され、有機EL素子15のカソードの電位VEEを決定する。以上のように、画像表示装置1は構成される。なお、図1、図2には記載されていないが、参照電源線20及び参照電源線24、第1電源線である正電源線21及び第2電源線である負電源線22は、それぞれ、他の発光画素にも接続されており電圧源に接続されている。また、静電保持容量23の電極232は、参照電源線24に接続されているとして説明したが、それに限らない。静電保持容量23の電極232は、非発光期間に静電保持容量23の電極232に対して一定の電位を供給できればよいので、正電源線21、負電源線22、または参照電源線20、駆動トランジスタ14のソース及び走査線18のいずれか一つと接続されているとしてもよい。その場合、静電保持容量23の電極232を確定させるための電源線および電源を用意する必要がなくなるので、画素配置および駆動回路を簡素化させることができるという効果を奏する。次に、本実施の形態に係る画像表示装置1の制御方法について説明する。図3Aは、本発明の実施の形態1に係る画像表示装置の制御方法の動作タイミングチャートの一例である。なお、図3Bは、本発明の実施の形態1に係る画像表示装置の制御方法の動作タイミングチャートの別の一例である。図3A及び図3Bにおいて、横軸は時間を表している。また縦方向には、上から順に、走査線17、走査線18、及び信号線16に発生する電圧の波形図が示されている。また、図4A~図4Jは、本発明の実施の形態1に係る画像表示装置の制御方法の動作タイミングチャートを説明するため図であり、画素回路の導通状態を示す図である。以下、例えば、走査線17及び走査線18の電圧レベルのHIGHは同じ20V、LOWは同じ-10Vに設定するとして説明するが、スイッチングトランジスタ11、12、19の電気的特性に応じて走査線17と走査線18に別の電圧レベルHIGH、LOWを与えてもよい。まず、時刻t0において、図3Aに示すように、走査線駆動回路4は、走査線17の電圧レベルをLOWに維持し、スイッチングトランジスタ11及び12はオフ状態のままである。また、走査線駆動回路4は、走査線18の電圧レベルをHIGHからLOWに変化させ、スイッチングトランジスタ19をオフ状態とする。これにより、駆動トランジスタ14のソースと静電保持容量13の電極132とはオフ状態非導通の状態となる図4A。したがって、時刻t0では、駆動トランジスタ14のソースと静電保持容量13の電極132とがオフ状態非導通の状態となった直後であるので、静電保持容量13の電極132の電圧値は静電保持容量23により有機EL素子15のアノードの電圧VEL1ONが保持され、駆動トランジスタ14のゲート電圧も静電保持容量13によりスイッチングトランジスタ19がオン状態の電圧が保持されており、有機EL素子15の発光は継続している。次に、時刻t1において、図3Aに示すように、静電保持容量13の第2電極へのデータ電圧の設定を開始書き込み期間を開始するとともに駆動トランジスタ14のリセット期間を開始する。具体的には、図3A及び図4Bに示すように、走査線駆動回路4は、走査線18の電圧レベルをLOWに維持し、スイッチングトランジスタ19はオフ状態非導通の状態のままである。また、走査線駆動回路4は、スイッチングトランジスタ19がオフ状態非導通の状態において、走査線17の電圧レベルをLOWからHIGHに変化させ、スイッチングトランジスタ12及びスイッチングトランジスタ11をオン状態導通状態にさせる。具体的には、時刻t1において、駆動トランジスタ14のゲートには参照電源線20の参照電圧VREF1が印加され、駆動トランジスタ14のソースには、負電源線22の電圧VEEと有機EL素子15の発光閾値電圧の絶対値以上の電圧との合計に相当する電圧が印加されている。また、静電保持容量13の電極131には参照電源線20の参照電圧VREF1が印加され、参照電源線20の参照電圧VREF1が保持される。このようにして、駆動トランジスタ14がオフ状態となる。換言すると、時刻t1において、スイッチングトランジスタ19がオフ状態非導通の状態であるため、駆動トランジスタ14のソース電圧である有機EL素子15のアノード電極は次第に負電源線22の電圧VEEと有機EL素子15の発光閾値電圧の絶対値の電圧との合計に漸近していく。これにより、前フレームN-1フレームの非発光期間区間において駆動トランジスタ14に蓄積された不要な電荷の放電すなわち駆動トランジスタ14のリセットが開始される。また、時刻t1において、信号線駆動回路5は、信号線16にデータ電圧Vdata1を印加する。すると、静電保持容量13の電極132電圧Vxには、信号線16のデータ電圧Vdata1が設定される。一方、静電保持容量13の電極131には、参照電源線20の参照電圧VREF1が設定される。これにより、静電保持容量13にはデータ電圧Vdataと参照電圧VREF1との電位差に対応する電圧が保持される。また、参照電圧VREF1は、駆動トランジスタ14をオフ状態非導通状態にするオフ電圧である。駆動トランジスタ14がオフ状態となるためには、有機EL素子15の発光閾値電圧をVthEL、駆動トランジスタ14の閾値電圧をVthTFTとして、VREF1≦VEEVthELVthTFTである。例えば駆動トランジスタ14の閾値電圧を1V、有機EL素子15の発光閾値電圧の絶対値を2Vとしたとき、正電源線21の電圧を25V、負電源線22の電圧を10V、参照電源線20の電圧を10Vと設定する。また、駆動トランジスタ14のソースには、負電源線22の電位VEEに対応した固定電圧が設定されはじめている。ここで、負電源線22の電位VEEに対応した固定電圧とは、例えば、負電源線22の電圧VEEに有機EL素子15が発光開始する閾値電圧の絶対値を加えた値である。そのため、駆動トランジスタ14には、Vgs-Vth<0となる逆バイアス一定の電圧が印加されはじめる。したがって、このとき、駆動トランジスタ14のソース-ドレイン電流は流れないので、有機EL素子15は発光しない。つまり、時刻t1において、有機EL素子15の発光は停止している。これにより、スイッチングトランジスタ19がオフ状態非導通状態において走査線17を介してスイッチングトランジスタ11及びスイッチングトランジスタ12を導通させた場合に、駆動トランジスタ14のゲート-ソース間において逆バイアス一定の電圧が印加されることに相当するので、有機EL素子15の自己放電による駆動トランジスタ14のソース電位の収束リセット期間が確実に開始される。そして、時刻t1~時刻t2の期間、図3Aに示すように、走査線17の電圧レベルがHIGHであるので、発光画素10の電極132には信号線16から信号電圧Vdata1が印加され、同様に、発光画素10を含む画素行に属する各発光画素に対し駆動トランジスタ14のソースには、負電源線22の電位VEEに対応した固定電圧が設定されている。この期間において、参照電源線20には容量性負荷のみが接続されているので、走査線17の電圧レベルがHIGHとなっている期間において定常電流は発生せず、電圧降下は発生しない。また、スイッチングトランジスタ12のドレイン-ソース間に発生する電位差は、静電保持容量13の充電が完了した際は0Vとなる。信号線16とスイッチングトランジスタ11についても同様である。よって、静電保持容量13の電極131及び電極132には、それぞれ、信号電圧に対応した正確な参照電位VREF1及び信号電圧Vdataが書き込まれる。次に、時刻t2において、図3Aに示すように、走査線駆動回路4は、走査線17の電圧レベルをHIGHからLOWに変化させ、スイッチングトランジスタ11及び12をオフ状態非導通状態とする。これにより、図4Cに示すように、静電保持容量13の電極131と参照電源線20とはオフ状態非導通状態となり、かつ、静電保持容量13の電極132と信号線16とはオフ状態非導通状態となる。より具体的には、時刻t2において、走査線駆動回路4は、図3Aに示すように、走査線18の電圧レベルをLOWに維持しており、スイッチングトランジスタ19はオフ状態非導通の状態のままである。走査線駆動回路4は、スイッチングトランジスタ19がオフ状態非導通の状態において、走査線17の電圧レベルをHIGHからLOWに変化させ、スイッチングトランジスタ12及びスイッチングトランジスタ11をオフ状態非導通の状態にさせる。なお、駆動トランジスタ14のリセットは継続されている。なぜなら、静電保持容量23は、スイッチングトランジスタ11及びスイッチングトランジスタ11がオン状態導通の状態からオフ状態非導通の状態に切り替わった後も、静電保持容量23の第1電極231すなわち静電保持容量13の第2電極132の電位が変動するのを抑え、静電保持容量13は、静電保持容量13の第1電極131の電位が変動するのを抑える機能を果たすからである。つまり、静電保持容量13及び静電保持容量23により、スイッチングトランジスタ12及びスイッチングトランジスタ11がオフ状態非導通の状態となる時刻t2以降も、駆動トランジスタ14のゲート電位を安定的にVREF1に維持でき、駆動トランジスタ14のゲート-ソース間において逆バイアス一定の電圧を印加し続ける。従って、駆動トランジスタ14のリセット期間を十分確保できれば、それだけ、駆動トランジスタ14のソースの電位は、参照電圧VREF1に対応した固定電圧VEEVthELに近づくことになり好ましく、本実施の形態では、時刻t4までリセット期間が継続する。ただし、本実施の形態では、駆動トランジスタ14のソースの電位は、時刻t3において、参照電圧VREF1に対応した固定電圧VELoff=VEEVthELに近づく場合を示している例えば図4D。ここで、参照電圧VREF1に対応した固定電圧は、駆動トランジスタ14の電気特性、有機EL素子15の電気特性、及び参照電圧VREF1に基づいて決定される電位である。次に、時刻t4において、図3Aに示すように、駆動トランジスタ14のリセット期間を終了し、発光期間を開始する。具体的には、図3A及び図4Eに示すように、走査線駆動回路4は、走査線17の電圧レベルをLOWに維持し、スイッチングトランジスタ11及びスイッチングトランジスタ12はオフ状態非導通の状態に維持したまま、走査線18の電圧レベルをLOWからHIGHに変化させ、スイッチングトランジスタ19をオン状態導通の状態にさせる。すると、図4Eに示されているように、駆動トランジスタ14のソースと静電保持容量13の電極132とが導通する。また、静電保持容量13の電極131は、参照電源線20と遮断され、電極132は信号線16と遮断されている。これにより、駆動トランジスタ14のゲート-ソース間は接続され、駆動トランジスタ14のゲートには静電保持容量13の電極131の電位VREF1-VdataVELoffが設定され、駆動トランジスタ14のソースには静電保持容量13の電極132の電位VELoffが設定される。換言すると、静電保持容量13の電極131と電極132との間の電位差VREF1-Vdataが駆動トランジスタ14のゲートソース電極間に印加される。それにより、駆動トランジスタ14のゲートソース電極間電位差に応じて駆動トランジスタ14のドレインソース間に電流を流されるので有機EL素子15が発光する。有機EL素子15が発光し始めると駆動トランジスタ14のソースの電位は変化し、VELONになる。そのとき、駆動トランジスタ14のゲートには静電保持容量13の電極131の電位VREF1-VdataVELonが設定され、駆動トランジスタ14のゲートソース電極間には静電保持容量13の電極131と電極132との間の電位差VREF1-Vdataが印加され続ける。つまり、駆動トランジスタ14のゲート電位はソース電位の変動と共に変化し、かつ、ゲート-ソース間には、静電保持容量13の両端電圧であるVREF1-Vdataが印加されるので、このVREF1-Vdataに対応した信号電流が有機EL素子15に流れ、有機EL素子15が発光する。なお、本実施の形態において、例えば、駆動トランジスタ14のソース電位はスイッチングトランジスタ19の導通により、12Vから15Vに変化する。時刻t4~時刻t5の期間すなわち発光期間では、ゲート-ソース間には、静電保持容量13の両端電圧であるVREF1-Vdataが印加され続け、上記信号電流が流れることにより有機EL素子15は発光を持続する。なお、時刻t0~時刻t5の期間は、画像表示装置1の有する全発光画素の発光強度が更新される1フレーム期間に相当し、時刻t5以降においても時刻t0~時刻t5の期間の動作が繰り返される。例えば、N1フレームにおける時刻t5~時刻t9は、上述した時刻t0~時刻t4にそれぞれ相当する。なお、図3Aおよび図4F~図4Jに示す時刻t5~時刻t9における画像表示装置の制御方法の動作は、時刻t0~時刻t4と同様であるため、説明は省略する。以上のように画像表示装置は制御され、前フレームにおける発光期間において駆動トランジスタ14に蓄積された電荷による閾値電圧の変動は解消される。つまり、上述したようにリセット期間を十分確保することにより駆動トランジスタ14の閾値電圧が安定する。換言すると、発光開始時の駆動トランジスタ14の電気特性は、上記のリセット期間が終了すると、前フレームの影響を受けることなく、有機EL素子15に所望の電流を供給することが可能となる。また、静電保持容量13は、信号電圧Vdata1等と参照電圧VREF1との電位差に対応する電圧が保持されると共に、静電保持容量13と静電保持容量23による合成容量により駆動トランジスタ14のゲートに参照電圧VREF1を安定的に供給しリセットが開始される。そのため、1つの画素の1つの発光動作のために、信号線16が2回分のデータ書き込みの時間だけ占有されることはない。その結果、1行の各画素に対し1回書き込むだけで済むので、設定された1フレーム期間に全行の書込動作を完了させるために、2倍の書込速度は要求されない。つまり、信号線16および走査線17、18の配線時定数を低減させる必要もなく、配線膜厚又は配線間用絶縁膜の膜厚を厚く形成する必要はない。したがって、その分プロセス時間を短縮し、スループットを向上させ、コストの低減を図ることができる。次に、上述したように、リセット期間を十分確保することにより、前フレームの影響を受けることなく、駆動トランジスタ14の閾値電圧が安定するメカニズムについて説明する。まず、前フレームにおける発光期間において駆動トランジスタ14に蓄積された電荷による閾値電圧の変動が生じてしまうことについて説明し、その後、本実施の形態の画像表示装置及びその制御方法によるリセット効果について説明する。図5は、駆動トランジスタに蓄積された電荷により閾値電圧の変動が生じることを示す特性図である。図6は、駆動トランジスタに蓄積された電荷を模式的に示す図である。また、図7は、駆動トランジスタのヒステリシス特性による残像の発生の例を示す図である。図5において、縦軸は電流値のlog値Idを示しており、横軸はゲートに印加されるゲート電圧値を示している。ここで、図5に示す線Aは、駆動トランジスタの初期特性を示している。一方、図6bには、初期特性線Aを示す場合の駆動トランジスタに蓄積された電荷を模式的に示している。同様に、線Bは、ゲートソース間に印加された電圧ストレスVgsストレスとも呼ぶが小さい場合の駆動トランジスタ14の特性を示している。図6bには、この線Bの特性を示す場合の駆動トランジスタに蓄積された電荷を模式的に示している。また、線Cは、Vgsストレスが大きい場合の駆動トランジスタの特性を示している。図6cには、この線Cの特性を示す場合の駆動トランジスタに蓄積された電荷を模式的に示している。図5及び図6に示すように、駆動トランジスタに大きなVgsストレスがかけられるほど、電荷が蓄積されていることがわかる。そして、電荷が蓄積されるほど大きなVgsストレスがかけられるほど、駆動トランジスタの閾値の変化Vthシフトが大きいことがわかる。つまり、この電荷の蓄積が、駆動トランジスタの電圧-電流特性にヒステリシスを示させる要因となっている。また、この電荷の蓄積は、Vgsストレス下で、比較的時間をかけて行われ、電荷の蓄積の解消にも比較的時間を要することが知られている。そのため、リセット期間が十分に確保されないパネルでは、図7に示すように、駆動トランジスタのヒステリシス特性による残像が発生してしまうという課題があった。また、リセット期間設置のために、輝度信号電圧を書き込む工程と画素停止の信号電圧を書き込む工程を別途実施する場合は、信号線16および走査線17、18の配線時定数を低減させる必要があった。それに対して、上述した本実施の形態の画像表示装置及びその制御方法によれば、一度の書き込み工程において、画素停止の信号電圧VREF1と輝度信号電圧Vdataとを書き込むことを可能にし、信号線16および走査線17、18の配線時定数を大幅に低減させる必要をなくした。また逆バイアスを印加するリセット期間を十分確保できるので、電荷の蓄積を解消し、駆動トランジスタの特性を初期特定に戻すことができる。これを図8に模式的に示している。ここで、図8は、駆動トランジスタに蓄積された電荷を解消するリセット効果を模式的に示す図である。なお、図8は、図6の構造を利用して模式的に示している。図8aに示すように、初期状態の駆動トランジスタに対して、Vgs>0のVgsストレスを印加する。すると、図8bに示すように、駆動トランジスタのゲート絶縁膜の局在準位に電荷がトラップされ、電荷が蓄積する。ここで、Vgs>0のVgsストレスとは、例えば、ソースに0V、ドレインに5V、ゲートに5Vを印加した状態である。そして、上述した制御方法により、十分確保したリセット期間を経過すると、図8cに示すように、駆動トランジスタのゲート絶縁膜の局在準位にトラップされている電荷が放出され、初期状態と同等になる。ここで、駆動トランジスタは、リセット期間において、例えば、ソースに12V、ドレインに25V、ゲートに10Vを印加し、Vgs<0のVgsストレスが印加されている。それにより、駆動トランジスタのゲート絶縁膜の局在準位にトラップされている電荷が放出される。なお、図9は、図6に示す駆動トランジスタに蓄積された電荷に対するリセット効果を示す図である。図9に示すように、図6に示す駆動トランジスタに蓄積された電荷に対しても、リセット期間を十分確保することにより、電荷の蓄積を解消し、駆動トランジスタの特性を初期特定に戻すことができる。また、上記では、駆動トランジスタの構造として、チャネルエッチ構造を例にとって説明したが、それに限らない。図10に示すように、エッチングストッパ構造でもよい。ここで、図10は、エッチングストッパ構造を有する駆動トランジスタの構造を模式的に示す図である。以上のように、実施の形態1に係る画像表示装置およびその制御方法によれば、簡単な画素回路で、駆動トランジスタのヒステリシス特性による残像を解消することができる。具体的には、走査線17による制御は、静電保持容量13の電極132への信号電圧の設定と駆動トランジスタ14のリセットの開始とを兼ねるので、信号線16および走査線17、18の配線時定数を大幅に低減させることなく、リセット期間を十分確保することができる。また、走査線18を制御することにより、有機EL素子15の発光開始を遅らせれば、その分、駆動トランジスタ14のリセット期間を十分確保できる。その結果、スイッチングトランジスタ11及びスイッチングトランジスタ12は共通の走査線17を介して制御されるという簡易な構成において、静電保持容量13の電極132へのデータ電圧の設定と駆動トランジスタ14のリセット動作の開始とを兼ね、有機EL素子15の発光開始と駆動トランジスタ14のリセット動作の終了を兼ねるという簡易な制御により、ヒステリシス特性による影響残像を軽減できる。なお、上述したリセット期間は、1フレーム期間の、20パーセント以上の期間が好ましい。このリセット期間は、上述した制御方法を用いることにより、非発光期間と同じ期間となっている。ここで、非発光期間は、例えば時刻t1~時刻t4の期間であり、スイッチングトランジスタ19が非導通の状態においてスイッチングトランジスタ11及びスイッチングトランジスタ12を導通させてから、スイッチングトランジスタ11及びスイッチングトランジスタ12が非導通の状態においてスイッチングトランジスタ19を導通させるまでの期間に相当する。また、1フレーム期間とは、例えば時刻t1~時刻t6の期間であり、スイッチングトランジスタ19が非導通の状態においてスイッチングトランジスタ11及びスイッチングトランジスタ12を導通させてから時刻t1、次にスイッチングトランジスタ19が非導通の状態においてスイッチングトランジスタ11及びスイッチングトランジスタ12を導通させる時刻t6までの期間に相当する。実施の形態2実施の形態1では、走査線駆動回路4がオン電圧を走査線17に印加した際の信号伝達遅延を考慮していない場合の制御方法の例について説明した。それに対して、実施の形態2では、走査線17の信号伝達遅延を考慮した制御方法の例について説明する。まず、走査線17の信号伝達遅延について、図1及び図2を用いて説明する。走査線17の信号伝達遅延は、走査線17自身の配線抵抗と、例えば信号線16、走査線18、参照電源線20、正電源線21または負電源線22などの他の制御線及び電源線との間に形成される容量とで規定される。つまり、走査線17に印加される走査線駆動回路4の出力がオン電圧からオフ電圧に切り替わった場合、最も配線遅延の影響を受ける走査線駆動回路4の出力端から最も遠端の場所の走査線17の電位すなわち図1に示す表示部6の右端部の走査線17の電位は、ある時定数を持って漸近的にオフ電圧に近づいていく。ここで、図2に示すスイッチングトランジスタ11及びスイッチングトランジスタ12がオン状態導通状態-オフ状態非導通状態と切り替わる閾値電圧をVgthとする。図3Aに示す時刻t1または時刻t6において、走査線17の電圧レベルがLOWからHIGHに変化する際にスイッチングトランジスタ11及びスイッチングトランジスタ12に走査線17により印加される電圧がVgthとなるまでの時間をT21と定義する。また、図3Aに示す時刻t1または時刻t6において、信号線16に印加される電圧がVdataに変化する時間をT22とする。信号線16の電位と、発光画素10の電位静電保持容量13の電極132の電位とが等しくなるまでの時間をT23とし、1水平期間の時間をT1Hとする。このとき、図3Aに示す時刻t2または時刻t7において、走査線駆動回路4の出力端から最も遠端の場所の走査線17の電位もVgthを下回るまで、信号線16の電位を変化させることはできない。よって近似的に以下の式1による関係が存在する。T1H≧T21T22T23式1そこで、実施の形態2では、走査線17の信号伝達遅延を考慮して、図3Aに示す時刻t2または時刻t7において、オーバードライブ駆動方法を利用して画像表示装置の制御を行う。以下、それについて説明する。図11は、本発明の実施の形態2に係る画像表示装置の制御方法の動作タイミングチャートの一例である。図3Aと同様の要素には同一の符号を付しており、詳細な説明は省略する。以下、走査線17の電圧レベルがHIGHである定常状態の電圧をオン電圧、走査線17の電圧レベルがLOWである定常状態の電圧をオフ電圧とよぶ。図11に示すように、本実施の形態では、走査線17の電圧レベルをHIGHオン電圧からLOWオフ電圧、例えば時刻t4における走査線17の電圧に変化させるとき、時刻t2または時刻t7において、オン電圧から一旦オフ電圧よりも低いオーバードライブ電圧とした後、オフ電圧とするオーバードライブ駆動を行う。換言すると、走査線駆動回路4は、走査線17を介してスイッチングトランジスタ11及びスイッチングトランジスタ12をオン状態導通状態からオフ状態非導通状態に切り替える際、まずオフ電圧より低い電圧であるオーバードライブ電圧を走査線17に印加して、次にオフ電圧を走査線17に印加するオーバードライブ駆動を行う。このようにオーバードライブ駆動を行うことにより、走査線17はオン電圧からオーバードライブ電圧に収束してからオフ電圧となるので、走査線17をオン電圧から直接オフ電圧とした場合よりも上記のT21を短くすることができる。したがって、上述したT1Hの最小値を小さくすることができので、1フレーム時間がT1H×垂直本数であることから、1フレーム期間を短くすることができる。つまり、表示のフレーム周波数を上げたり、垂直本数を増やしたり、つまり表示画素数を増やしたりすることができる。上記のように、オーバードライブ駆動を行うことにより、走査線17を高速に動作させることができる。しかし、オーバードライブ電圧が印加されるOD期間図11でt2~t2’、t7~t7’の期間を長くすると、OD期間に、スイッチングトランジスタ11のゲート電極がオーバードライブ電圧となりスイッチングトランジスタ11のオフ特性が低下し、リーク電流が発生する。すなわち、スイッチングトランジスタ11が完全にオフ状態非導通状態とならない。そのため、信号線16からのデータ電圧Vdataが静電保持容量13の電極132に正確に書き込まれず、例えば、クロストークなどの表示品位を低下させる課題が生じる。そこで、本実施の形態では、図11に示すように、OD期間の長さを走査線17の配線時定数以下とする。換言すると、オーバードライブ電圧をスイッチングトランジスタ11及びスイッチングトランジスタ12のゲート電極に印加するOD期間は、オン電圧をスイッチングトランジスタ11及びスイッチングトランジスタ12のゲートに印加する期間より短くする。それにより、走査線17の配線上の波形図でDはOD電圧まで到達しないので、走査線17がオン電圧からVgthを下回る時間を短縮しつつ、スイッチングトランジスタ11を高速かつ完全にオフ状態とすることができる。つまり、スイッチングトランジスタ11及びスイッチングトランジスタ12のゲートにリークが発生する電圧に到達する前にオフ電圧に戻すことができるので、信号線16および走査線17、18の配線時定数を大幅に低減させることなく、スイッチングトランジスタ11、スイッチングトランジスタ12がオン電圧から閾値電圧Vgthとなる時刻T21を短くすることができる。実施の形態3実施の形態1及び2では、画像表示装置の制御方法の例について説明した。実施の形態3では、実施の形態1及び2に加えて、画像表示装置の配線レイアウトを適切に行うことで、駆動トランジスタのヒステリシス特性による残像を解消する場合について説明する。以下では、まず、配線レイアウトが適切に行われない場合の課題について説明し、その後、本実施の形態における画像表示装置の配線レイアウトについて説明する。例えば、スイッチングトランジスタ12は、リセット期間において、リークすることなく静電保持容量13と共に安定的に駆動トランジスタ14のゲート電圧VREF1を保持することが重要な機能である。ここで、リセット期間は、上述したように、走査線17の電圧レベルがHIGHオン電圧からLOWオフ電圧になった後例えば図3Aに示す時刻t2、走査線18の電圧レベルがLOWからHIGHになるまで例えば図3Aに示す時刻t4の期間である。また、スイッチングトランジスタ11は、リークすることなく静電保持容量13と共に静電保持容量13に保持されたデータ電圧Vdataを安定的に保持すること、また、リセット期間の間には、静電保持容量23と共に安定的に静電保持容量23に保持されたデータ電圧Vdataを保持することが重要な機能である。しかし、走査線17は制御線であり、表示部6の外から引き込まれている配線であるので、外部からの電気的ノイズを拾い易い。そのため、走査線17の電位が、前回の発光期間終了時例えば図3Aで時刻t0から今回の発光期間開始時例えば図3Aで時刻t4までの書込期間の間に、電気的ノイズによって変動した場合、スイッチングトランジスタ11及びスイッチングトランジスタ12の機能を阻害してしまう。つまり、走査線17の電位が電気的ノイズにより変動し、その影響が発光画素10内に及ぶと、静電保持容量13に保持された電圧値または静電保持容量23に保持された電圧値を変動させるおそれがある。特に、図3Aに示す時刻t2~時刻t4の期間には、静電保持容量13または静電保持容量23は不安定になりやすく、走査線17の電位の変動の影響を受け、その変動量によってはスイッチングトランジスタ11及びスイッチングトランジスタ12が意図せずオン状態やオフ状態となり、結果としてクロストーク等の表示品位を低下させる場合がある。ここで、図3Aに示す時刻t2~時刻t4の期間は、上述したように、走査線17を介してスイッチングトランジスタ11及びスイッチングトランジスタ12をオフ状態非導通状態に、かつ、走査線18を介してスイッチングトランジスタ19をオフ状態非導通状態に制御している期間である。そのため、本実施の形態では、図12Aに示すように、走査線17を、図12Cに示す発光画素10の一画素領域F外に設けている。ここで、図12Aは、本発明の実施の形態3における発光画素10の配線レイアウトを示す図である。図12B及び図12D~図12Hは、図12Aに示す配線レイアウトの領域Fの断面の例を模式的に示す図である。図12Cは、図12Aに示す配線レイアウトの回路構成を示す図である。なお、図12Cは、発光画素10の一画素領域Fを示す点を除くと図2に示す回路図と同じである。また、図12A~図12Cにおいて、図2と同様の要素には同一の符号を付しており、詳細な説明は省略する。発光画素10では、図12Aに示すように、スイッチングトランジスタ11と、スイッチングトランジスタ12と、静電保持容量13と、駆動トランジスタ14と、スイッチングトランジスタ19と、静電保持容量23とは一画素領域Fにレイアウトされている設けられている。参照電源線20は、一画素領域F外にレイアウトされている。走査線17は、一画素領域F外にレイアウトされる。これにより、走査線17の電位が電気的ノイズなどで変動したとしても、その変動が一画素領域F内に伝達され影響されることクロストークを抑制することができる。そのため、静電保持容量13に保持される電圧の変動を防止することができる。また、走査線17は、図12Aに示すように、参照電源線20とスイッチングトランジスタ12とを電気的に接続するためのコンタクト領域上に設けられている。走査線18は、図12Aに示すように、一画素領域F内に引き込まれてレイアウトされており、ノードNsとノードNaとの上に設けられている。ここで、ノードNsとは、駆動トランジスタ14のソースと有機EL素子15との間を電気的に接続するためのものである。また、ノードNaとは、スイッチングトランジスタ11とスイッチングトランジスタ19との間を電気的に接続するためのものである。静電保持容量13と静電保持容量23とは、図12Bに示すように、発光画素10の配線レイアウトの垂直方向において、別レイヤではあるが重なるように形成されており、静電保持容量13の電極132と静電保持容量23の電極231とは共用されている。また、静電保持容量13上の第2絶縁膜1320と静電保持容量23との上方には、さらに平坦化膜1330が形成されている。なお、静電保持容量13の電極132と電極131とは、ゲート絶縁膜1310を挟んで形成されており、静電保持容量23の電極232と電極231とは、第2絶縁膜1320を挟んで形成されている。また、静電保持容量23の電極232は、正電源線21の一部である。換言すると、静電保持容量23の電極232と、スイッチングトランジスタ11及びスイッチングトランジスタ19とが接続されたノードNfと、駆動トランジスタ14のゲートを延設するノードNgとは、配線レイアウト面の垂直方向でこの順番に重なるよう形成されている。ここで、ノードNfとは、ノードNaの一部であって、静電保持容量13の電極132と静電保持容量23の電極231とが共用された電極層に対応する。同様にノードNgとは、静電保持容量13の電極131と駆動トランジスタのゲートとが共用された電極層に対応する。また、静電保持容量23の電極232は、正電源線21の一部と共用されて構成されている。このように、配線レイアウト面の垂直方向で静電保持容量13と静電保持容量23が重なるように形成することにより、配置領域を小さくできる。また、図12Bに示すように、静電保持容量13の電極131の幅w1は、静電保持容量23の電極231の幅w2より狭くなるよう形成されている。換言すると、静電保持容量23の電極232と、スイッチングトランジスタ11及びスイッチングトランジスタ19とが接続されたノードNfと、駆動トランジスタ14のゲートを延設するノードNgとがこの順番に重なる領域において、ノードNgの幅は、ノードNfの幅より小さい。このように構成することにより、ノードNfが存在する領域では正電源線21とノードNgとが配線レイアウト面の垂直方向で重畳するよう形成され、正電源線21とノードNfとの間の容量は静電保持容量23の容量を構成し、及び、ノードNfとノードNgとの間の容量は静電保持容量13を構成しつつ、駆動トランジスタ14を制御するゲート電極が接続されるノードNgを静電ノイズから保護し安定化することができる。このように、配線レイアウトを構成することにより、必要でない場所での寄生容量の発生を抑制することができる。なお、図12Aに示す配線レイアウトの領域Gの断面の例は、図12Bに限らない。図12C~図12Hに示す例でもよい。例えば、図12Dに示すように、静電保持容量23を構成する第2絶縁膜1320の直上に形成される配線層の膜厚は、静電保持容量13の電極131または電極132の膜厚より厚いとしてもよい。つまり、第2絶縁膜1320の直上の配線層で形成される正電源線21の膜厚や走査線の膜厚を静電保持容量13の電極131または電極132の膜厚よりも厚い構成にしてもよい。これにより、正電源線21や走査線の配線抵抗を下げることができるので、正電源線21の電圧降下を抑制し、駆動トランジスタ14に安定した電源を供給したり、走査線の配線時定数を低減したりすることで、より表示品位を安定させることができる。また、例えば図12Eに示すように、第2絶縁膜1320の直上に形成される配線層は少なくとも2層からなり、少なくともいずれかの層は、静電保持容量23の電極232を構成するとしてもよい。具体的には、静電保持容量23の電極232及びその一部と共用される正電源線21の構成において、正電源線21静電保持容量23の電極232を下層21a及び上層21bからなる2層構造としてもよい。ここで、例えば、下層21aをITO、上層21bをAl、Cuまたはそれらを含む合金としてもよい。これにより、上記同様に、第1電源線や走査線の配線抵抗を下げることができる。また、例えば図12Fに示すように、第2絶縁膜1320の直上に形成される配線層は、複数の層からなり、配線層の最上層は、複数の層のうち最も膜厚が厚く、複数の層のうち前記最上層を除いた層は、静電保持容量23の電極232を構成するとしてもよい。具体的には、第2絶縁膜1320の直上の配線層を複数の層で形成し、第2絶縁膜1320の直上の配線層の最上層の膜厚を厚くするとともに、第2絶縁膜1320の直上の配線層の最上層は静電保持容量23の領域に形成しない。つまり、上記上層21cを下層21aの上に一部だけ形成される構成でもよい。この構成において、下層21aは、静電保持容量23の電極232の機能を果たすので、静電保持容量23の機能は果たされる。これにより、第2絶縁膜1320の直上の配線層の最上層を含んで正電源線21や走査線を形成するので、配線抵抗を低減しつつ、静電保持容量23の電極232を薄く形成できる。また、静電保持容量13および静電保持容量23が重なった領域の厚みを薄くすることができ、配線パターンの存在しない領域との高低差を低減できる。したがって、正電源線21および走査線17の配線抵抗を低減しつつ、画素領域Fの上方に配置する平坦化膜1320の平坦性を向上させることができる。また、例えば図12Gに示すように、第2絶縁膜1320の直上に形成される配線層は、複数の層からなり、配線層の最下層は、複数の層のうち最も膜厚が厚く、複数の層のうち最下層を除いた層は、静電保持容量23の電極232を構成するとしてもよい。具体的には、第2絶縁膜1320の直上の配線層を複数の層で形成し、正電源線21や走査線の最下層の膜厚を厚くするとともに、正電源線21の最下層は静電保持容量23の領域に形成しない。これによれば、正電源線21および走査線17の配線抵抗を低減しつつ、第2コンデンサの第2電極を薄く形成でき、静電保持容量13および静電保持容量23が重なった領域の厚みを薄くすることができ、配線パターンの存在しない領域との高低差を低減できる。したがって、正電源線21の配線抵抗を低減しつつ、画素領域Fの上方に配置する平坦化膜1320の平坦性を向上させることができる。なお、図12Fの上層21cと下層21aは同じ材料でも良いし、図12Gの上層21dと下層21eは同じ材料でも良い。同様に、静電保持容量13および静電保持容量23が重なる領域の電極の厚さを薄くする構成を静電保持容量23の電極231132又は静電保持容量13の電極131に、好適に対応させ、組合せることができる。それにより、静電保持容量13および静電保持容量23が重なった領域の厚みを抑制することができる。その具体例を図12Hに示す。図12Hでは、静電保持容量13および静電保持容量23の重なった領域の、静電保持容量13の電極132および静電保持容量23の電極231の厚みを低減させた例である。もちろん、好適に対応させた組合せのパターンは、これら具体例に限られず、例えば静電保持容量13の電極131の厚みを低減する等でも良く、種々の組合せがあることは言うまでもない。いずれの構成によっても、配線パターンの存在しない領域との高低差をより一層低減できるという効果を奏する。以上、実施の形態1及び2に加えて、画像表示装置の配線レイアウトを適切に行うことで、駆動トランジスタのヒステリシス特性による残像を解消するだけでなく、安定的に駆動トランジスタ14のゲート電圧、並びに、静電保持容量13及び静電保持容量23に保持された電圧を安定的に保持することができる。以上、本発明によれば、簡単な画素回路で、駆動トランジスタのヒステリシス特性による残像を解消することができる画像表示装置を実現することができる。なお、以上述べた実施の形態では、駆動トランジスタ14をn型トランジスタとし、有機EL素子15のカソードが共通電源線に接続されたものとして記述しているが、駆動トランジスタ14をp型トランジスタで形成し、有機EL素子15のアノードが共通電源線に接続された画像表示装置でも、上述した各実施の形態と同様の効果を奏する。また、本実施の形態では、図12Aに示すように、走査線17を、図12Gに示す発光画素10の一画素領域F外に設けているとして説明したが、それに限られない。図13に示すように、走査線17の代わりに走査線18を、発光画素10の一画素領域F外に設けるとしてもよい。また、例えば、本発明に係る表示装置は、図14に記載されたような薄型フラットTVに内蔵される。本発明に係る画像表示装置が内蔵されることにより、映像信号を反映した高精度な画像表示が可能な薄型フラットTVが実現される。