"論理回路にテストパターンを印加し、前記テストパターンに対する前記論理回路の期待出力値と前記論理回路の実測出力値とを比較することによって、前記論理回路に故障があるか否かを判定するという論理回路テストを行うテスト装置であって、第1の目的を達成する初期テストキューブが与えられ、前記初期テストキューブは、前記第1の目的を達成するために決められた論理値をもつ初期論理値ビットと値が未定である初期未定値ビットとを有し、前記初期未定値ビットに論理値をそれぞれ割り当てることにより、第2の目的を達成する中間テストパターンを生成する中間テストパターン生成手段と、前記中間テストパターンが印加された前記論理回路に故障がなければ期待出力値と実測出力値が異なる可能性がある出力ビットが存在しないという中間テストパターン安全性を判定する中間テストパターン安全性判定手段と、前記中間テストパターン安全性判定手段が前記中間テストパターン安全性がないと判定した場合に、前記中間テストパターンと前記論理回路との関係に基づき第3の目的を達成することに寄与しうる入力ビットである候補ビットを特定する候補ビット特定手段と、前記中間テストパターン安全性判定手段が前記中間テストパターン安全性がないと判定した場合に、前記初期未定値ビットにも前記候補ビットにも対応した前記中間テストパターンの入力ビットを新規未定値ビットにすることによって前記中間テストパターンから新規テストキューブを生成する新規テストキューブ生成手段と、前記新規テストキューブが有する前記新規未定値ビットに前記第3の目的を達成することに寄与する論理値をそれぞれ割り当てて最終テストパターンを生成する最終テストパターン生成手段と、前記最終テストパターンが印加された前記論理回路に故障がなければ期待出力値と実測出力値が異なる可能性がある出力ビットが存在しないという最終テストパターン安全性を判定する最終テストパターン安全性判定手段と、前記最終テストパターン安全性判定手段が前記最終テストパターン安全性がないと判定した場合に、前記論理回路に故障がなくても期待出力値と実測出力値が異なる可能性がある出力ビットである危険ビットを特定して前記論理回路テストにおいて前記危険ビットにおける期待出力値と実測出力値を比較しないこととするマスク手段とを備えるテスト装置。論理回路にテストパターンを印加し、前記テストパターンに対する前記論理回路の期待出力値と前記論理回路の実測出力値とを比較することによって、前記論理回路に故障があるか否かを判定するという論理回路テストを行うテスト装置であって、初期テストキューブ及び中間テストパターンが与えられ、前記初期テストキューブは、第1の目的を達成するものであり、前記第1の目的を達成するために決められた論理値をもつ初期論理値ビットと値が未定である初期未定値ビットとを有し、前記中間テストパターンは、前記初期未定値ビットに論理値がそれぞれ割り当てられて生成されたものであって、第2の目的を達成するものであり、前記中間テストパターンが印加された前記論理回路に故障がなければ期待出力値と実測出力値が異なる可能性がある出力ビットが存在しないという中間テストパターン安全性を判定する中間テストパターン安全性判定手段と、前記中間テストパターン安全性判定手段が前記中間テストパターン安全性がないと判定した場合に、前記中間テストパターンと前記論理回路との関係に基づき第3の目的を達成することに寄与しうる入力ビットである候補ビットを特定する候補ビット特定手段と、前記中間テストパターン安全性判定手段が前記中間テストパターン安全性がないと判定した場合に、前記初期未定値ビットにも前記候補ビットにも対応した前記中間テストパターンの入力ビットを新規未定値ビットにすることによって前記中間テストパターンから新規テストキューブを生成する新規テストキューブ生成手段とを備えるテスト装置。前記中間テストパターン安全性判定手段は、前記論理回路に前記中間テストパターンを印加することにより活性化されるパスの近傍における状態遷移量に基づいて前記中間テストパターン安全性の有無を判定する、請求項2記載のテスト装置。前記新規テストキューブが有する前記新規未定値ビットに前記第3の目的を達成することに寄与する論理値をそれぞれ割り当てて最終テストパターンを生成する最終テストパターン生成手段と、前記最終テストパターンに対する前記論理回路の期待出力値と前記論理回路の実測出力値とを比較することによって、前記論理回路に故障があるか否かを判定するという論理回路テストを行うテスト手段とをさらに備える、請求項2又は3記載のテスト装置。前記最終テストパターンが印加された前記論理回路に故障がなければ期待出力値と実測出力値が異なる可能性がある出力ビットが存在しないという最終テストパターン安全性を判定する最終テストパターン安全性判定手段と、前記最終テストパターン安全性判定手段が前記最終テストパターン安全性がないと判定した場合に、前記論理回路に故障がなくても期待出力値と実測出力値が異なる可能性がある出力ビットである危険ビットを特定して、前記テスト手段が行う前記論理回路テストにおいて前記危険ビットにおける期待出力値と実測出力値を比較しないこととするというマスク手段とをさらに備え、前記テスト手段は、前記危険ビット以外の出力ビットのみの期待出力値と実測出力値とを用いて前記論理回路に故障があるか否かを判定する、請求項4記載のテスト装置。前記最終テストパターン安全性判定手段は、前記論理回路に前記最終テストパターンを印加することにより活性化されるパスの近傍における状態遷移量に基づいて期待出力値と異なる実測出力値を出力しうる危険パスを特定する危険パス特定手段を有し、前記マスク手段は、前記危険パスの終点に対応する出力ビットを前記危険ビットとして特定する危険ビット特定手段を有する、請求項5記載のテスト装置。前記新規テストキューブ生成手段は、式eq1に基づいて前記新規未定値ビットを特定する、請求項1から6のいずれかに記載のテスト装置。ここで、C1iは、前記初期テストキューブが有するi番目の論理値ビット又は未定値ビットを表し、V1iは、前記中間テストパターンが有するi番目の論理値ビットを表し、C2iは、前記新規テストキューブが有するi番目の論理値ビット又は未定値ビットを表す。前記第1の目的は、前記論理回路テストにおいて指定故障モデルのもとで与えられた対象故障を検出することであり、前記第2の目的は、前記対象故障以外の故障を検出すること、前記指定故障モデルでモデル化されない欠陥を検出すること、前記中間テストパターンを前記論理回路に印加した際の消費電力を削減すること、のいずれかであり、前記第3の目的は、前記論理回路に前記中間テストパターンを印加することにより活性化されるパスの近傍における状態遷移量を減少させることである、請求項1から7のいずれかに記載のテスト装置。論理回路にテストパターンを印加し、前記テストパターンに対する前記論理回路の期待出力値と前記論理回路の実測出力値とを比較することによって、前記論理回路に故障があるか否かを判定するという論理回路テストを行うテスト装置におけるテスト方法であって、中間テストパターン生成手段が、初期テストキューブに含まれる複数の初期未定値ビットに論理値をそれぞれ割り当てることにより中間テストパターンを生成する中間テストパターン生成ステップと、初期未定値ビット選択手段が、前記初期未定値ビットの一部を選択する初期未定値ビット選択ステップと、新規テストキューブ生成手段が、前記初期未定値ビット選択手段が選択した前記初期未定値ビットに対応する前記中間テストパターンの入力ビットを新規未定値ビットとすることにより前記中間テストパターンから新規テストキューブを生成する新規テストキューブ生成ステップとを含むテスト方法。中間テストパターン安全性判定手段が、前記中間テストパターン生成ステップと前記初期未定値ビット選択ステップの間に、前記中間テストパターンが印加された前記論理回路に故障がなければ期待出力値と実測出力値が異なる可能性がある出力ビットが存在しないという中間テストパターン安全性を判定する中間テストパターン安全性判定ステップをさらに含み、前記中間テストパターン安全性判定ステップにおいて前記中間テストパターン安全性がないと判定された場合に、前記初期未定値ビット選択ステップ及び前記新規テストキューブ生成ステップが実行される、請求項9記載のテスト方法。論理回路にテストパターンを印加し、前記テストパターンに対する前記論理回路の期待出力値と前記論理回路の実測出力値とを比較することによって、前記論理回路に故障があるか否かを判定するという論理回路テストを行うテスト装置におけるテスト方法であって、マスク手段が、前記テストパターンが印加された前記論理回路に故障がなくても期待出力値と実測出力値が異なる可能性がある出力ビットである危険ビットを特定して、前記論理回路テストにおいて前記危険ビットにおける期待出力値と実測出力値を比較しないこととするマスクステップを含む、テスト方法。前記マスクステップの前に、テストパターン安全性判定手段が、前記テストパターンが印加された前記論理回路に故障がなければ期待出力値と実測出力値が異なる可能性がある出力ビットが存在しないというテストパターン安全性を判定するテストパターン安全性判定ステップをさらに含み、前記テストパターン安全性判定ステップにおいて前記テストパターン安全性がないと判定された場合に、前記マスクステップが実行される、請求項11記載のテスト方法。前記テストパターン安全性判定ステップは、危険パス特定手段が、前記論理回路に前記テストパターンを印加することにより活性化されるパスの近傍における状態遷移量に基づいて期待出力値と異なる実測出力値を出力しうる危険パスを特定する危険パス特定ステップを含み、前記マスクステップは、危険ビット特定手段が、前記危険パスの終点に対応する出力ビットを前記危険ビットとして特定する危険ビット特定ステップを含む、請求項12記載のテスト方法。コンピュータに請求項9から13のいずれかに記載のテスト方法を実行させるためのプログラム。請求項14に記載されたプログラムを記録したコンピュータ読み取り可能な記録媒体。ラウンチ安全性を達成するためには、過度のLSAを十分に削減する必要がある。しかし、従来の低LSAテスト生成技術ATPG、テストコンパクション、X割当は、LSAをある程度削減するものの、ラウンチ安全性を保証するものではない。これは以下のような課題による。課題1効果が集中されない:従来技術は、回路全体のLSAの総数を削減するにすぎず、集中的に削減するわけではない。しかし、タイミング欠陥の真の原因すなわち、長い活性化パス周辺の近傍エリアにおける過度のLSAは、残ったままであることが多い。加えて、LSA削減を集中的に行わない結果、テストパターン内のあまりに多くの論理値が制約を受けることとなり、テストの品質を低下させると共にテストデータ量のインフレーションを引き起こしてしまう。課題2十分さが保障されない:従来の低LSA技術は、LSAをある程度は削減できていた。しかしながら、全てのテストパターンについて常に十分にLSAが削減されたことを保証する技術は一切なかった。これは産業上、許容できるものではない。なぜなら、低LSAテスト生成により得られたテストパターンが一つでもラウンチ安全なものでなければ、歩留り損失リスクが残るためである。ゆえに、本発明は、テストパワー考慮型のテスト生成において、テストの品質とコストへの影響を最小限としつつテストパターン安全性を保証することを達成するテスト装置等を提供することを目的とする。本発明の第1の観点は、論理回路にテストパターンを印加し、前記テストパターンに対する前記論理回路の期待出力値と前記論理回路の実測出力値とを比較することによって、前記論理回路に故障があるか否かを判定するという論理回路テストを行うテスト装置であって、第1の目的を達成する初期テストキューブが与えられ、前記初期テストキューブは、前記第1の目的を達成するために決められた論理値をもつ初期論理値ビットと値が未定である初期未定値ビットとを有し、前記初期未定値ビットに論理値をそれぞれ割り当てることにより、第2の目的を達成する中間テストパターンを生成する中間テストパターン生成手段と、前記中間テストパターンが印加された前記論理回路に故障がなければ期待出力値と実測出力値が異なる可能性がある出力ビットが存在しないという中間テストパターン安全性を判定する中間テストパターン安全性判定手段と、前記中間テストパターン安全性判定手段が前記中間テストパターン安全性がないと判定した場合に、前記中間テストパターンと前記論理回路との関係に基づき第3の目的を達成することに寄与しうる入力ビットである候補ビットを特定する候補ビット特定手段と、前記中間テストパターン安全性判定手段が前記中間テストパターン安全性がないと判定した場合に、前記初期未定値ビットにも前記候補ビットにも対応した前記中間テストパターンの入力ビットを新規未定値ビットにすることによって前記中間テストパターンから新規テストキューブを生成する新規テストキューブ生成手段と、前記新規テストキューブが有する前記新規未定値ビットに前記第3の目的を達成することに寄与する論理値をそれぞれ割り当てて最終テストパターンを生成する最終テストパターン生成手段と、前記最終テストパターンが印加された前記論理回路に故障がなければ期待出力値と実測出力値が異なる可能性がある出力ビットが存在しないという最終テストパターン安全性を判定する最終テストパターン安全性判定手段と、前記最終テストパターン安全性判定手段が前記最終テストパターン安全性がないと判定した場合に、前記論理回路に故障がなくても期待出力値と実測出力値が異なる可能性がある出力ビットである危険ビットを特定して前記論理回路テストにおいて前記危険ビットにおける期待出力値と実測出力値を比較しないこととするマスク手段とを備えるテスト装置である。本発明の第2の観点は、論理回路にテストパターンを印加し、前記テストパターンに対する前記論理回路の期待出力値と前記論理回路の実測出力値とを比較することによって、前記論理回路に故障があるか否かを判定するという論理回路テストを行うテスト装置であって、初期テストキューブ及び中間テストパターンが与えられ、前記初期テストキューブは、第1の目的を達成するものであり、前記第1の目的を達成するために決められた論理値をもつ初期論理値ビットと値が未定である初期未定値ビットとを有し、前記中間テストパターンは、前記初期未定値ビットに論理値がそれぞれ割り当てられて生成されたものであって、第2の目的を達成するものであり、前記中間テストパターンが印加された前記論理回路に故障がなければ期待出力値と実測出力値が異なる可能性がある出力ビットが存在しないという中間テストパターン安全性を判定する中間テストパターン安全性判定手段と、前記中間テストパターン安全性判定手段が前記中間テストパターン安全性がないと判定した場合に、前記中間テストパターンと前記論理回路との関係に基づき第3の目的を達成することに寄与しうる入力ビットである候補ビットを特定する候補ビット特定手段と、前記中間テストパターン安全性判定手段が前記中間テストパターン安全性がないと判定した場合に、前記初期未定値ビットにも前記候補ビットにも対応した前記中間テストパターンの入力ビットを新規未定値ビットにすることによって前記中間テストパターンから新規テストキューブを生成する新規テストキューブ生成手段とを備えるテスト装置である。本発明の第3の観点は、第2の観点に係るテスト装置であって、前記中間テストパターン安全性判定手段は、前記論理回路に前記中間テストパターンを印加することにより活性化されるパスの近傍における状態遷移量に基づいて前記中間テストパターン安全性の有無を判定するものである。本発明の第4の観点は、第2又は第3の観点に係るテスト装置であって、前記新規テストキューブが有する前記新規未定値ビットに前記第3の目的を達成することに寄与する論理値をそれぞれ割り当てて最終テストパターンを生成する最終テストパターン生成手段と、前記最終テストパターンに対する前記論理回路の期待出力値と前記論理回路の実測出力値とを比較することによって、前記論理回路に故障があるか否かを判定するという論理回路テストを行うテスト手段とをさらに備えるものである。本発明の第5の観点は、第4の観点に係るテスト装置であって、前記最終テストパターンが印加された前記論理回路に故障がなければ期待出力値と実測出力値が異なる可能性がある出力ビットが存在しないという最終テストパターン安全性を判定する最終テストパターン安全性判定手段と、前記最終テストパターン安全性判定手段が前記最終テストパターン安全性がないと判定した場合に、前記論理回路に故障がなくても期待出力値と実測出力値が異なる可能性がある出力ビットである危険ビットを特定して、前記テスト手段が行う前記論理回路テストにおいて前記危険ビットにおける期待出力値と実測出力値を比較しないこととするというマスク手段とをさらに備え、前記テスト手段は、前記危険ビット以外の出力ビットのみの期待出力値と実測出力値とを用いて前記論理回路に故障があるか否かを判定するものである。本発明の第6の観点は、第5の観点に係るテスト装置であって、前記最終テストパターン安全性判定手段は、前記論理回路に前記最終テストパターンを印加することにより活性化されるパスの近傍における状態遷移量に基づいて期待出力値と異なる実測出力値を出力しうる危険パスを特定する危険パス特定手段を有し、前記マスク手段は、前記危険パスの終点に対応する出力ビットを前記危険ビットとして特定する危険ビット特定手段を有するものである。本発明の第7の観点は、第1から第6のいずれかの観点に係るテスト装置であって、前記新規テストキューブ生成手段は、式eq1に基づいて前記新規未定値ビットを特定するものである。本発明の第8の観点は、第1から第7のいずれかの観点に係るテスト装置であって、前記第1の目的は、前記論理回路テストにおいて指定故障モデルのもとで与えられた対象故障を検出することであり、前記第2の目的は、前記対象故障以外の故障を検出すること、前記指定故障モデルでモデル化されない欠陥を検出すること、前記中間テストパターンを前記論理回路に印加した際の消費電力を削減すること、のいずれかであり、前記第3の目的は、前記論理回路に前記中間テストパターンを印加することにより活性化されるパスの近傍における状態遷移量を減少させることであるものである。本発明の第9の観点は、論理回路にテストパターンを印加し、前記テストパターンに対する前記論理回路の期待出力値と前記論理回路の実測出力値とを比較することによって、前記論理回路に故障があるか否かを判定するという論理回路テストを行うテスト装置におけるテスト方法であって、中間テストパターン生成手段が、初期テストキューブに含まれる複数の初期未定値ビットに論理値をそれぞれ割り当てることにより中間テストパターンを生成する中間テストパターン生成ステップと、初期未定値ビット選択手段が、前記初期未定値ビットの一部を選択する初期未定値ビット選択ステップと、新規テストキューブ生成手段が、前記初期未定値ビット選択手段が選択した前記初期未定値ビットに対応する前記中間テストパターンの入力ビットを新規未定値ビットとすることにより前記中間テストパターンから新規テストキューブを生成する新規テストキューブ生成ステップとを含むテスト方法である。本発明の第10の観点は、第9の観点に係るテスト方法であって、中間テストパターン安全性判定手段が、前記中間テストパターン生成ステップと前記初期未定値ビット選択ステップの間に、前記中間テストパターンが印加された前記論理回路に故障がなければ期待出力値と実測出力値が異なる可能性がある出力ビットが存在しないという中間テストパターン安全性を判定する中間テストパターン安全性判定ステップをさらに含み、前記中間テストパターン安全性判定ステップにおいて前記中間テストパターン安全性がないと判定された場合に、前記初期未定値ビット選択ステップ及び前記新規テストキューブ生成ステップが実行されるものである。本発明の第11の観点は、論理回路にテストパターンを印加し、前記テストパターンに対する前記論理回路の期待出力値と前記論理回路の実測出力値とを比較することによって、前記論理回路に故障があるか否かを判定するという論理回路テストを行うテスト装置におけるテスト方法であって、マスク手段が、前記テストパターンが印加された前記論理回路に故障がなくても期待出力値と実測出力値が異なる可能性がある出力ビットである危険ビットを特定して、前記論理回路テストにおいて前記危険ビットにおける期待出力値と実測出力値を比較しないこととするマスクステップを含む、テスト方法である。本発明の第12の観点は、第11の観点に係るテスト方法であって、前記マスクステップの前に、テストパターン安全性判定手段が、前記テストパターンが印加された前記論理回路に故障がなければ期待出力値と実測出力値が異なる可能性がある出力ビットが存在しないというテストパターン安全性を判定するテストパターン安全性判定ステップをさらに含み、前記テストパターン安全性判定ステップにおいて前記テストパターン安全性がないと判定された場合に、前記マスクステップが実行されるものである。本発明の第13の観点は、第12の観点に係るテスト方法であって、前記テストパターン安全性判定ステップは、危険パス特定手段が、前記論理回路に前記テストパターンを印加することにより活性化されるパスの近傍における状態遷移量に基づいて期待出力値と異なる実測出力値を出力しうる危険パスを特定する危険パス特定ステップを含み、前記マスクステップは、危険ビット特定手段が、前記危険パスの終点に対応する出力ビットを前記危険ビットとして特定する危険ビット特定ステップを含むものである。本発明の第14の観点は、コンピュータに第9から第13のいずれかの観点に係るテスト方法を実行させるためのプログラムである。本発明の第15の観点は、第14の観点に係るプログラムを記録したコンピュータ読み取り可能な記録媒体。以上に記載した本発明の観点において、式eq1とは、次の式をいう。ここで、C1iは、前記初期テストキューブが有するi番目の論理値ビット又は未定値ビットを表し、V1iは、前記中間テストパターンが有するi番目の論理値ビットを表し、C2iは、前記新規テストキューブが有するi番目の論理値ビット又は未定値ビットを表す。本発明によれば、与えられた初期テストキューブが達成する第1の目的を確実に達成すると共に第2の目的を極力達成しつつ第3の目的を確実に達成する最終テストパターンを用いて出力ビットを得られる。また、期待出力値とは異なる実測出力値を与えうる危険ビット以外の出力ビットのみの期待出力値と実測出力値とをテストに使用することが可能となる。結果として、初期テストキューブを参照してテストの品質を維持し、さらに、中間テストパターンをも参照したテストパターンを用いてコストへの影響を最小限としつつ、テストパターン安全性が保証された論理回路テストを行うことが可能となる。具体的には、第1の目的として論理回路テストにおいて指定故障モデルの下で与えられた対象故障としてリスト化された故障の検出、第2の目的として対象故障以外の故障や指定故障モデルでモデル化されていない欠陥の検出、第3の目的としてLSAが過剰である危険パスの近傍におけるLSAを削減することとしてもよい。この場合、中間テストパターンが有する第1及び第2の目的である故障検出というテストの品質を極力低下させることなく、かつ、テストパターン数等のコストを増加させることなく、新規未定値ビットを用いてLSAの削減効果を危険パスの近傍に集中させることが可能となる。さらに、マスク手段が、出力ビットにおける危険ビットを論理回路の故障判定に使用しないこととすることが可能となる。したがって、仮に最終テストパターンに至るまでにLSAの削減が十分に行われなかったとしても、その最終テストパターンを論理回路に印加した場合に論理回路の故障がないにも関わらず期待出力値と異なる実測出力値を与えうる出力ビットは、論理回路テストに使用されない。すなわち、テスト品質テストパターンの故障検出能力等やコストテストパターン数等への影響を最小限としつつ、完全にテストパターン安全性が保証されたテスト歩留り損失が全くないテストを実行することが可能となる。以下、図面を参照して、本願発明の実施例について述べる。なお、本願発明は、以下の実施例に限定されるものではない。以下では、テストベクトルを論理値が定まった入力ビットのみからなるベクトルとし、テストパターンをテストベクトルを1つ又は複数有する集合体の意味で用いる。また、テストキューブを少なくとも1つの未定値ビットを含むベクトル又はそのようなベクトルを1つ又は複数有する集合体の意味で用いる。さらに、以下では、本願請求項中のテストパターン安全性の一例として、ラウンチ安全性について述べる。まず、本実施例に係るテスト方法において重要な技術である、ラウンチ安全性チェック及び低LSAテスト生成について述べる。A.ラウンチ安全性チェック理想的なラウンチ安全性チェックにはi正確なタイミングの論理シミュレーション、iiIRドロップ解析、iii遅延計算が必要となり、大量の時間と記憶容量を要するため、簡易化された測定基準が必要となる。一般には、LSAを見積もる基準として、FFや回路全体や領域に対して、ラウンチサイクル全体の時間もしくは瞬間的なトグルカウントTCや重み付けした遷移WSAがよく用いられている。しかし、これらの基準は、LSAの影響を最も受けやすい活性化された長いパスに狙いを定めた基準ではない。この問題点に対処するものとして、クリティカルキャプチャ遷移CCT基準は、クリティカルパス周辺のLSAを評価するものであり、クリティカルエリアを対象としたCAT基準は、テストベクトルの活性化された長いパス周りのLSAを評価するものである。以下では、CAT基準に基づいて改良した基準をラウンチ安全性チェックに用いる。CAT基準を拡張することにより、さらに高い精度で全ての活性化された長いパスに対してチェックを行う。詳細は、後に述べる。B.低LSAテスト生成低LSAテスト生成は、得られるテストベクトルにおけるLSAの削減を実現するものである。以下の3つのアプローチが実行可能である。ATPG:低LSAのテストベクトルを生成することが可能である。手法としては、キャプチャ遷移をトリガーとして元に戻せるバックトレースの手法や、予め算出された値例えば初期値やクロックコントロールキューブ等や動的に算出された値を用いたクロック無効化の手法がある。低LSAテストコンパクション:手法としては、2番目以降に対象とされる故障群を適切に選択することによって実行される動的コンパクションや、マージされるテストキューブを選択することによって実行される静的コンパクションがある。いずれもLSAが集中しないようにすることを目的としている。低LSAのX割当:部分的に論理値が定まったテストキューブに直接残ったXビットであれ、完全に論理値が定まったテストベクトルからテストリラクゼーションの手法で得られたXビットであれ、Xビットに適切な論理値を割り当てることでLSAを削減可能である。現在、そのような手法として次の3種類の手法がある。1FF指向:FFの出力における遷移を、入出力等値化の手法例えば、preferredfill、JPfill、iFill等やクロック無効化例えば、CTXfillを用いて削減する。2ノード指向:回路内の遷移を直接削減する例えば、PWTfill。3クリティカルエリア指向:回路内の特定のエリアの遷移を削減する例えば、CATfill、CCTfill等。しかし、これらの従来技術は、LSAをある程度削減するものでしかなく、ラウンチ安全性を保証することはできない。つまり、i効果が集中されないすなわち、効果の大半が回路全体のLSA総数を削減することに費やされてしまい、活性化された長いパス周りの近傍エリアにおける過度のLSAが残ってしまうという課題と、ii十分さが保障されないすなわち、全てのテストベクトルについてLSAが十分に削減されたことを保証できないという課題である。そこで、ラウンチ安全性の保証を達成する2段階の処理救済マスクを提案する。図1は、本願発明の実施例に係るテスト装置1の概要を示すブロック図である。以下、図1のテスト装置1の概要を説明する。テスト装置1は、論理回路にテストパターンを印加し、そのテストパターンに対する論理回路の期待出力値と論理回路の実測出力値とを比較することによって、論理回路に故障があるか否かを判定するという論理回路テストを行う。図1に示すように、テスト装置1は、中間テストパターン生成部3本願請求項中の中間テストパターン生成手段の一例、中間テストパターン安全性判定部5本願請求項中の中間テストパターン安全性判定手段の一例、候補ビット特定部7本願請求項中の候補ビット特定手段の一例、新規テストキューブ生成部9本願請求項中の新規テストキューブ生成手段の一例、最終テストパターン生成部11本願請求項中の最終テストパターン生成手段の一例、最終テストパターン安全性判定部13本願請求項中の最終テストパターン安全性判定手段の一例、テスト部15本願請求項中のテスト手段の一例及びマスク部17本願請求項中のマスク手段の一例を備える。中間テストパターン安全性判定部5は、危険パス特定部191を備える。また、最終テストパターン判定部13は、危険パス特定部192本願請求項中の危険パス特定手段の一例を備える。マスク部17は、危険ビット特定部21本願請求項中の危険ビット特定手段の一例を備える。中間テストパターン生成部3は、初期テストキューブ31本願請求項中の初期テストキューブの一例から中間テストパターン33本願請求項中の中間テストパターンの一例を生成する。初期テストキューブ31は、論理回路テストにおいて指定故障モデルの下で与えられた対象故障を検出可能なものである。指定故障モデルの例としては、遷移遅延故障モデル及び/又はパス遅延故障モデル等が挙げられる。本実施例では、指定故障モデルとして遷移遅延故障モデルを想定する。また、初期テストキューブ31は、対象故障を検出する本願請求項中の第1の目的の一例ために決められた論理値をもつ初期論理値ビット30本願請求項中の初期論理値ビットの一例と、対象故障を検出するためには未定値でよい初期未定値ビット32本願請求項中の初期未定値ビットの一例とからなる。中間テストパターン生成部3が、初期テストキューブ31の初期未定値ビットの全てにそれぞれ値を割り当てることにより、中間テストパターン33が生成される。中間テストパターン33は、初期論理値ビットを全て保持している。そのため、対象故障を検出する能力は、完全に保持されている。さらに、初期未定値ビットに対応する入力ビットに論理値が割り当てられたことにより、別の目的本願請求項中の第2の目的の一例をも達成することが可能なテストパターンである。ここで、別の目的としては、例えば、対象故障以外の故障を検出すること、指定故障モデルでモデル化されない欠陥を検出すること、中間テストパターン33を論理回路に印加した場合に消費される電力を初期テストキューブ31の場合よりも削減すること等が挙げられる。中間テストパターン安全性判定部5は、中間テストパターン33のラウンチ安全性が保証されるか否かを判定する。このため、論理回路に中間テストパターン33を印加することにより活性化されるパスの近傍における状態遷移量に基づいてラウンチ安全性が保証されるか否かを判定する。具体的には、危険パス特定部191が、論理回路において中間テストパターン33によって活性化されたパスであって、危険ビットを出力する危険パスを特定する。危険パス特定部191が危険パスがないと判定する場合、中間テストパターン安全性判定部5は、ラウンチ安全性が保証されるものと判定する。ここで、パスの近傍とは、パスの周辺領域を指し、特に、消費電力に影響を及ぼす観点から特に関係あるパスの近傍の一例として、後に述べるインパクトエリアが挙げられる。ラウンチ安全性とは、論理回路のゲートやフリップフロップ等にハードウェアとしての故障さえなければ、中間テストパターン33を論理回路に印加して期待出力値と異なる実測出力値を与える出力ビット誤ビットが存在しないことをいう。すなわち、ラウンチ安全性が保証されている状態は、中間テストパターン33由来の誤ビットが実測出力値に存在しないことが保証された状態である。ラウンチ安全性があると判定されれば、その中間テストパターン33を用いることによるテスト由来の歩留まり低下を完全に避けられる。候補ビット特定部7は、中間テストパターン安全性判定部5が中間テストパターン33のラウンチ安全性がないと判定した場合に、中間テストパターンと論理回路との関係に基づくさらに別の目的本願請求項中の第3の目的の一例を達成することに寄与しうる入力ビットである候補ビット34本願請求項中の候補ビットの一例の候補位置が特定された候補パターン35を生成する。ここで、さらに別の目的としては、例えば、論理回路に中間テストパターン33を印加することにより活性化される論理回路内のパスの近傍における状態遷移量を減少させること等が挙げられる。新規テストキューブ生成部9は、中間テストパターン安全性判定部5が中間テストパターン33のラウンチ安全性がないと判定した場合に、初期テストキューブ31及び候補パターン35を参照しつつ、中間テストパターン33から新規テストキューブ37本願請求項中の新規テストキューブの一例を生成する。具体的には、初期未定値ビットにも候補ビットにも対応した中間テストパターン33の入力ビットを新規未定値ビット36本願請求項中の新規未定値ビットの一例にすることによって中間テストパターン33から新規テストキューブ37を生成する。新規テストキューブ37は、初期論理値ビットを全て保持している。そのため、対象故障を検出する能力は、完全に保持されている。また、初期未定値ビットに割り当てられた論理値の一部が保持されているため、上記の別の目的も部分的に達成することが可能である。最終テストパターン生成部11は、新規テストキューブ37が有する新規未定値ビットに上記のさらに別の目的を達成することに寄与する論理値をそれぞれ割り当てて最終テストパターン39本願請求項中の最終テストパターンの一例を生成する。最終テストパターン安全性判定部13は、最終テストパターン39のラウンチ安全性の有無を判定する。テスト部15は、論理回路にテストパターンを印加し、そのテストパターンに対する論理回路の期待出力値と論理回路の実測出力値とを比較することによって、論理回路に故障があるか否かを判定するという論理回路テストを行う。期待出力値とは、シミュレーション上でテストパターンを論理回路に印加して得られる出力パターン期待出力パターン内の出力ビットの論理値をいう。実測出力値とは、テストパターンを実際の論理回路に印加して得られる出力パターン実測出力パターン内の出力ビットの論理値をいう。また、テスト部15は、マスク部17が特定する危険ビット以外の出力ビットのみの期待値と実測値とを用いて論理回路に故障があるか否かを判定する。マスク部17は、最終テストパターン安全性判定部13が最終テストパターン39のラウンチ安全性がないと判定した場合に、論理回路に故障がなくても最終テストパターンを論理回路に印加した場合に期待出力値と異なる実測出力値を与えうる出力ビット危険ビットを出力パターン41において特定して論理回路テストに使用させないためにマスクしてマスクビット40とする。危険ビット本願請求項中の危険ビットの一例を特定するために、まず危険パス特定部192が、論理回路において最終テストパターン39によって活性化されたパスであって、危険ビットを出力する危険パス本願請求項中の危険パスの一例を特定する。さらに、危険ビット特定部21が、危険パスの終点に位置する危険ビットを特定する。図2は、テスト装置1を用いたテスト方法の基本的な考え方を示す図である。基本的な考え方は、次の3つの不可欠な部分からなる。1危険パスの特定:テストベクトルVの危険パスPとは、Vによって活性化されたパスであって、インパクトエリアラウンチ遷移がパスPの遅延に影響を及ぼすことになるセルからなるエリアに過度のラウンチ遷移を有するパスをいう。少なくとも1つの危険パスを有する場合、Vはラウンチリスクがある、という。2危険パスの削減:危険パスのインパクトエリアに対して集中的なLSA削減を行い、効率的に危険パスを削減する。これにより、ラウンチリスクのあるテストベクトルをラウンチセーフであるテストベクトルとする。仮にラウンチセーフであるテストベクトルにできないとしても、大抵の場合は危険パスの残数を少なくすることができる。3危険パスのマスク処理:危険パスの終点の論理値は、インパクトエリアにおける過度のLSAのために不確実な値である。そのため、その論理値は、故障検出のための使用から排除される。これは、終点に対応するテスト応答ベクトルのビットにMを付けることで行われる。結果として、歩留り損失を完全に避けることが可能となる。ここで、マスク処理は、データに対するマスク処理であるため、回路の追加は一切必要としない。明らかに、危険パスのマスク処理が、ラウンチ安全性を保証するための核となる部分である。単純で素直な処理ではあるが、この処理の実行には、次の3つの条件が重要となる。条件1危険パスが特定されていること。条件2危険パスの数が小さいこと。条件3マスク処理によって低下した故障検出能力をカバーするための修正がATPGフローに加えられていること。条件1から条件3の全てが満たされている場合、テストの品質とコストへの影響を最小限としつつラウンチ安全性を保証することが可能となる。本実施例では、上記の3つの条件を満たすために、独特な2段階方式によってATPGを改良する。従来のATPGでは、図2に示すように、故障検出指向のテストキューブC1Xを含むが生成され、故障検出指向のX割当通常、テストを高品質とし、ベクトル数を減らすためにランダム割当が用いられるによってテストベクトルV1Xを含まないに変換される。新方式ではさらに次の2つの段階の処理を行う。救済:LSPに基づくラウンチ安全性チェック図3のステップST1により、テストベクトルV1の全ての危険パスを特定する。ここで、テストベクトルV1における活性化された長いパスLSPのそれぞれについてインパクトエリアのLSAをチェックする。ここでは、パスPa及びパスPbが危険パスとして発見されたものとする。すると、インパクトXビットの復元図3のステップST2が実行され、元々C1内ではX割当前にXビットであったV1内のビットであってPaのインパクトエリア51とPbのインパクトエリア53の少なくともいずれか一方に到達するビットを特定する。さらに、特定されたビットをXビットインパクトXビットに戻して新たなテストキューブC2を生成する。ここでいうインパクトXビットは、本願請求項中の新規未定値ビットの一例である。その後、集中的な低LSAのX割当図3のステップST3を実行し、C2をインパクトエリア51及び53のLSAが削減されたテストベクトルV2に変換する。マスク:LSPに基づくラウンチ安全性チェック図3のステップST4により、V2において、インパクトエリア55のLSAは十分に削減されてPaは安全パスとなったが、インパクトエリア57のLSAの削減は不十分でPbはなお危険パスであると特定されたものとする。この場合、不確実なテスト応答のマスク処理図3のステップST5が実行され、V2へのテスト応答内のPbの終点FFへの入力のところにMが付される。この処理により、V2に対するテスト応答においてFFで観測される不確実な値を製造テストにおいて無視することとなり、いかなる歩留り損失をも避けることが可能となる。このマスク処理の実行には、回路を追加する必要は一切ない。提案したATPGフローの利点は、次の通りである。集中的なLSAの削減:必要なベクトルラウンチリスクがあるベクトルについてのみ、かつ、必要なエリアインパクトエリアについてのみ、LSAが削減される。すなわち、ラウンチセーフであるテストベクトルに対する、又は、低LSAであるエリア若しくはタイミング欠陥を引き起こさないLSAを有するエリアに対する、不必要となるLSAの削減を一切実行しない。これにより、危険パスの削減効率が飛躍的に向上するのみならず、必要以上にテストの品質を劣化させることを避けることが可能となる。ラウンチ安全性の保証:全ての不確実なテスト応答に対して最後の手段としてマスク処理を行うことにより、ラウンチ安全性が保証される。これが実行可能であるのは、集中的なLSAの削減を行って危険パスが残るとしてもわずかだからである。テストの品質及びコストに対する最小限の影響:集中的なLSAの削減において使用するのは、必要最低限の資源すなわちインパクトXビットのみであって、故障検出指向のX割当例えばランダム割当によって最適化されている他のビットの論理値は保持される。さらに、マスク処理に由来する故障検出能力の低下は、その後のATPGの実行で生成されるテストベクトルによってほぼカバーされる。したがって、元々のテストの品質が保たれると共に、テストデータが膨大となることを避けることが可能となる。以下、図3を用いてテスト装置1を用いたテスト方法のフローの詳細について述べる。図3は、ラウンチ安全性が保証されたテスト方法のフローである。図3に示すように、これらの優位な効果は、4つの基本的な技術によって達成される。すなわち、LSPに基づくラウンチ安全性チェックステップST1/ステップST4、インパクトXビットの復元ステップST2、集中的なLSAの削減ステップST3、不確実なテスト応答のマスク処理ステップST5である。後に述べるように、大規模ITC’99回路を用いた評価では、上記の効果が確認されている。図3に示すように、従来のテスト生成ステップSST1~ステップSST3、ステップSST4及びステップSST5は、初期故障リスト生成ステップSST1に始まる。最優先ATPG対象故障を検出するために部分的に論理値が定まったテストキューブC1テストキューブ31が生成され、続いて動的コンパクションが実行されるステップSST2。ここでは、どの遷移、パス、微小遅延ATPGも用いられる。次に、故障指向のX割当が実行されてC1が全ての論理値が定まったテストベクトルV1テストベクトル33に変換されるステップSST3。産業上は、ここでランダム割当がよく用いられているが、これはランダム割当の偶発的な故障検出能力によりモデル化されていない故障の検出能力が大きく向上ししたがってテストの品質が向上する、テストデータ量が削減されるしたがってコストが低減するためである。続いて、故障シミュレーションが実行されて故障リストが更新されるステップSST4。その後、終了条件が確認されてテスト生成を続行するか否かが判断されるステップSST5。以上の従来のATPGフローが、ラウンチ安全性を保証する新規の方法ステップST1~5を追加することで改良される。この新規の方法は、次の2段階の処理からなる。第1段階救済:この段階は、ステップST1~3からなる。まず、LSPに基づくラウンチ安全性チェックステップST1が実行され、V1における全ての活性化された長いパスLSPが特定され、各LSPの近傍エリアインパクトエリアというにおけるラウンチ遷移LSAがチェックされる。LSPのインパクトエリアが過度のLSAを有する場合、そのLSPは、危険パスという。V1は、1つでも危険パスが存在する場合、ラウンチリスクがあるという。この場合、インパクトXビットの復元2が実行され、元々C1においてXビットであったV1内の論理値ビットであって少なくとも1つの危険パスのインパクトエリアに到達できるビットは、XビットインパクトXビットというに戻される。こうして、時間のかかるテストベクトルのリラクゼーションを一切行うことなく、新たなテストキューブC2テストキューブ37が効率よく得られる。続いて、インパクトXビットに対して集中的な低LSAのX割当ステップST3が実行され、危険パスのインパクトエリアにおいて集中的にLSAが削減される。こうして新たなテストベクトルV2テストベクトル39を得る。第2段階マスク:この段階は、ステップST4及び5からなる。まず、LSPに基づくラウンチ安全性チェックステップST4がV2について実行される。V2にラウンチリスクがあると判定された場合、誤ったテスト応答が危険パスの終点回路モデルにおける、FF入力又は疑似出力線PPOに現れて歩留り損失を引き起こしかねない。製造テストにおけるこのリスクの一切を排除するために、不確実なテスト応答のマスク処理ステップST5が実行される。この処理は、V2について残っている危険パスがあれば、全ての危険パスの終点PPOにおけるテスト応答に対して製造テストデータにおいてMを付すことで行われる。明らかに、このマスク処理は、回路上のオーバーヘッドを生じさせない。しかも、マスクされたPPOを用いて故障シミュレーションを行って故障リストが更新されるので、PPOがマスクされたことによる故障検出能力の変化が実行中のATPGの結果に適切に反映される。アLSPに基づくラウンチ安全性チェック図3のフローにおいて、過度のLSAラウンチ遷移によってタイミング欠陥を引き起こし得るパスを全て特定することが極めて重要である。実質的には、過度のLSAの影響を受け得るのは、活性化された長いパスLSPsのみなので、LSPに基づくラウンチ安全性チェックを以下のように行う。定義1:ゲートGのアグレッサー領域は、ARGで表され、遷移が起こるとGへの供給電力に多大な影響を与えることになるアグレッサーセルゲートやFFからなる。ここで、図4及び図5を用いてアグレッサー領域及びインパクトエリアについて説明する。図4は、ゲートのアグレッサー領域の一例を示す図である。図5は、パスのインパクトエリアの一例を示す図である。LSIチップでは、電流が、交互に積層されたVDDやGNDのメタル配線からなるパワーグリッドを介してC4パッドからセルへ流れる。これらのメタル層間はビアで接続されており、セルは下層の例えばM2とM4をつなぐビアに接続されている。したがって、対象ゲートG1のアグレッサー領域は、次のように特定することができる。まず、対象ゲートG1に直接電力を供給している、対象ゲートG1の電力供給ビアV1を特定する。続いて、対象ゲートG1の電力供給ビアV1のカレントシンクセルを全て特定すると、これらのセルが対象ゲートG1のアグレッサーセルである。図4に簡素化GND線を省略した例を示す。図4では、対象ゲートG1のアグレッサー領域は、アグレッサーセルG2、G3及びG4からなる。ここで、G2は、遠くにあるG3及びG4に比べて強力なアグレッサーセルである。定義2:Pのインパクトエリアは、IAPで表され、パスP上の全てのゲートG1,G2,...Gnのアグレッサー領域からなる。すなわち、図5に示すように、IAAR∪AR∪...∪ARである。図5において、あるFFの疑似入力FFsから疑似出力FFeに至るパスP上のゲートGのアグレッサー領域ARGが点線で囲まれた四角で示されている。また、これらのアグレッサー領域ARGの和としてパスPのインパクトエリアIAPが実線で囲まれた領域で示されている。定義3:もし、1テストベクトルVによってパスPが活性化されており、2Vの下でPのインパクトエリアにおけるLSAがしきい値に対して過剰である場合、Vの下でPは、危険パスであるという。定義4:テストベクトルVが危険パスを少なくとも1つ有する場合、Vは、ラウンチリスクがあるテストベクトルであるという。上記の定義に基づき、LSPに基づくラウンチ安全性チェックは、次の手続に従って実行される:LSPに基づくラウンチ安全性チェック{入力:テストベクトルV、設計データネットリスト、レイアウト、電力供給ネットワーク、パス長のしきい値α、WSAレベルのしきい値β出力:Vの状態、Vの危険パス操作1:全てのLSPを特定する。すなわち、Vによって活性化されるパスであって、パス長がαを超えるパスを特定する。操作2:各LSPのインパクトエリアを特定する。操作3:論理シミュレーションを実行し、各LSPのインパクトエリアにおけるWSA重み付けした遷移を算出する。操作4:各LSPのインパクトエリアにおけるWSAがβを超えるか否か判定することにより、Vの危険パスを全て特定する。Vの全ての危険なLSPを出力する。操作5:Vの状態を出力する。VがLSPを1つでも有していれば、Vはラウンチリスクがある。そうでなければ、Vはラウンチセーフである。}この手続において、α及びβは、それぞれパス長のしきい値及びWSAのしきい値である。我々の実験では、αは、構造上の最長パスの70の長さに設定され、βは、インパクトエリアの最大WSAの30の値に設定された。テストを実施する上では、これらの値はテスト技術者によって設定可能である。LSPに基づくラウンチ安全性チェックが従来技術よりも優れている点は、主に次の点である。高精度であること:この手続では、パス内で遅延が増加すると図9に示すテストサイクルにおけるタイミング欠陥を引き起こす真の原因となる活性化された長いパスLSPを対象とする。高分解能であること:この手続は、テストベクトルがラウンチリスクを有するか否かにとどまらず、全ての危険パスを特定する。この危険パスに関する詳細な情報によって集中的なLSA削減第1段階及びラウンチ安全性の保証第2段階を実用的に実行することが可能となる。また、ラウンチ安全性チェックにより、ラウンチリスクがない危険パスがないテストベクトルであると特定された場合、第2段階の処理を行う必要がなくなる。そのため、不要な処理を実行せずに済む。イインパクトXビットの復元図3に示すように、テストベクトルがLSPに基づくラウンチ安全性チェックステップST1によってラウンチリスクがあると特定された場合、第1段階の救済として各危険パスのインパクトエリアにおける過度のLSAができる限り削減される。この目標は、Xビットを得るためのインパクトXビットの復元ステップST2と、得られたXビットに適切な論理値を割り当ててLSAを削減するための集中的な低LSAのX割当ステップST3によって達成される。以下では、まずインパクトXビットの復元について述べる。低LSAのX割当に用いるXビットを得るための従来のアプローチには、2つある。1つは、テストキューブの保持であり、ATPGに対して決定論的に生成されたテストキューブにおけるランダム割当や他の故障検出指向のX割当処理を停止せることにより強制的にXビットを残させることで行われる。もう1つは、テストベクトルのリラクゼーションであり、完全に特定されたテストベクトル集合を、故障検出率を維持しつつ部分的に特定されたテストキューブ集合に変換することで行われる。テストキューブの保持は、テストの品質が著しく低下してしまう上に、テストベクトル数が増加してしまう。なぜなら、ランダム割当による偶発的な故障検出能力が用いられないからである。例えば、600Kゲート数の実用的回路ブロックを用いた我々の実験では、ランダム割当を停止させた場合にテストベクトル数が51も増加した。これに対し、テストベクトルのリラクゼーションは、コンパクトなテスト集合に対して実行可能であり、テストのサイズが維持される。しかし、このアプローチは、完全なテスト集合に対して行われる静的なポストATPGの処理であり、各テストベクトルを生成する動的なATPGフローにおいて適用することが難しい。ランダム割当の偶発的な故障検出能力を最大限活かしつつ、各テストベクトルについて動的にXビットを得るために、インパクトXビットの復元という新方式を以下のとおり提案する。定義5:V1は、テストキューブC1に対して故障検出指向のX割当例えばランダム割当図3におけるステップSST3を行って得られたラウンチリスクのあるテストベクトルであるとする。インパクトXビットの復元によって、完全に特定されたテストベクトルV1内の論理値ビットbは、もしbがV1のインパクトXビットに一致する場合、全てXに変換される。この結果、部分的に特定されたテストキューブC2が新たに得られる。図6は、インパクトXビットの復元の一例を示す図である。図6において、C1は、決定論的に生成されたテストキューブであって、対象故障を検出するためにb1、b7、b9に論理値を有する。C1の他の全てのビットには、偶発的な検出が可能となるようにランダム割当で割り当てられ、V1が得られる。V1が2つの危険パスPa及びPbを有する場合、V1のインパクトXビットは、b2、b3、b4、b8である。これらのインパクトXビットに対応するV1内のビットをXビットに戻すことにより、新たなテストキューブC2が得られる。明らかに、C2は、C1が検出する故障を全て検出する。加えて、ランダム割当で割り当てられた論理値b5及びb6がそのまま残っているので、ランダム割当の偶発的な検出能力はある程度保持されている。したがって、インパクトXビットの復元によって、危険パスのインパクトエリアにおけるLSAに直接関係するXビットを得るだけでなく、テストの品質を保持することに寄与し、テストベクトル数の膨大な増加を避けることが可能となる。ウ集中的な低LSAのX割当図3において、インパクトXビットの復元ステップST2によってXビットが得られた後、集中的な低LSAのX割当ステップST3が得られたXビットに対して実行される。集中的なというのは、全てのXビットが危険パスのインパクトエリアに直接関係していることを意味する。ここでは、低LSAのX割当技術であればどんなものでも使用できる。本実施例では、JPfillを改良して割当、正当化、マルチパス確率計算を使用した割当方法を採用する。この割当では、候補PPI-PPOビットペア<0/1,X>、<X,0/1>又は<X,X>という形式のビットペアのXビットにPPIとPPOを等値化するように値を割り当てる。X割当の効率は、割当の順序に依存するので、候補PPI-PPOビットペアを順位づけるためにJPfillを改良して新しい重みを以下のように採用した。定義6:bp=<x,y>は、PPIビットxが危険パスP1,P2,...Pmに到達可能な候補PPI-PPOビットペアであるとする。bpの重みは、weightで表され、次式で定義される。ただし、reachedは、PPIビットxから到達可能であるPiのインパクトエリアにおけるノード数、allは、Piのインパクトエリアにおける全てのノード数である。明らかに、weightは、候補PPI-PPOビットペアbpにおける遷移の削減が、危険パスのインパクトエリアにおけるLSAの削減に及ぼす影響を表している。この重みを用いて候補PPI-PPOビットペアを処理する順序を決定することにより、さらに効率よくLSAが削減される。エ不確実なテスト応答のマスク処理図3において、集中的な低LSAのX割当ステップST3が救済の段階第1段階で行われてテストベクトルV2が得られる。一般的には、V2が有する危険パスは大抵の場合には少なくなるとはいえ、V2は、なおラウンチリスクがある可能性がある。その場合、マスクの段階第2段階がラウンチ安全性を保証する最後の手段として実行される。第2段階では、LSPに基づくラウンチ安全性チェックステップST4によってV2にラウンチリスクがあると判明した場合、図7に示すように不確実なテスト応答のマスク処理が実行される。図7は、不確実なテスト応答のマスク処理の一例を示す図である。図7において、V2は、活性化された長いパスを2つ有する。1つは、集中的な低LSAのX割当による安全パスPaと、LSA削減が不十分であった危険パスPbである。Pbの終点は、出力ビットrに対応している。ここで、R2論理シミュレーションで得られた、V2に対する初期テスト応答は、rのところで0を有するものの、Pbのインパクトエリアにおける過度のLSAによってrのところにタイミングエラーが生じ、テストモードに限ってrのところに1が現れるかもしれない。歩留り損失のリスクを避けるために、不確実なテスト応答のマスク処理ステップST5が実行され、rのところの0をMで置き換えて最終テスト応答R’2を得る。こうすることで、テスターにrのところは製造テスト時に比較しないよう指示し、実速度スキャンテスティングにおいて電力供給ノイズが誘発する歩留り損失のリスクの一切を避けることが可能となる。ここで、マスク処理は、空間上の又はパフォーマンス上のオーバーヘッドを全く要しない。というのも、最終テスト応答において単にMをrのところに付すだけだからである。マスク処理を行うことにより、V2のrのところだけで検出されていた故障は検出されなくなる。しかし、rは、V2においてのみマスクされ、他のテストベクトルによる故障検出には使用される。すなわち、マスクされたPPOの情報をもって故障シミュレーションが行われて故障リストが更新され図3におけるステップSST4、始めはrがマスクされていないATPGが続行される。こうして、V2についてはrのところの故障検出能力が失われても、その後のATPGの実行によって補われ、必要とするテストベクトルの増加もわずかで済む。オテスト圧縮環境下におけるスキャンテスティングへの拡張ラウンチ安全性の保証を達成する救済及びマスク方式は、ブロードキャストスキャン又は線形展開器に基づくテストの圧縮環境の場合に容易に拡張される。例えば、ブロードキャストスキャンに基づくテストの圧縮の場合、組合せ展開器が入力に課す制約は、組合せ回路モデルに埋め込むことができる。このモデルには、LSPに基づくラウンチ安全性チェック、インパクトXビットの復元、集中的な低LSAのX割当をそのまま適用可能である。主に配慮を要するのは、テスト応答の圧縮に関してであり、不確実なテスト応答のマスク処理で導入したMが故障検出を阻害するおそれがある。しかし、実験結果に示すように、導入されるMはまばらであってその数もテストベクトルに対して非常に限られている。このため、テストの品質とコストに及ぼす影響は最小限にとどまる。以下に、実験結果について述べる。TetraMAX登録商標を基礎のATPGとして新規のテストパワー考慮型のテスト生成フローを実装し、提案に係るラウンチ安全性を保証する救済及びマスクの方式をC言語でコーディングした。ITC99ベンチマークの6つの大規模回路を合成して電力供給ネットワークと共にレイアウトを行った。実験は、ワークステーションIntelXenon登録商標、33GHz、メインメモリ64GB上で行われた。回路の統計データ及び実験結果を図8にまとめて示す。図8は、テスト装置1を用いたテスト方法の実験結果の一例を示す図である。本実験においては、テストのコストをテストベクトル数ベクトル数で評価した。テストの品質は、遷移故障検出率FCに加えて、より包括的な評価を行うためにブリッジ故障検出評価BCE及び統計的遅延品質レベルSDQLも用いて評価を行った。BCEは、業界において、モデル化されていない構造上の欠陥特に、ブリッジ欠陥の故障検出能力を評価するために用いられている。SDQLは、業界において、モデル化されていない微小な遅延欠陥の故障検出能力を評価するために用いられている。まず、従来のATPGフローを実行した。得られた結果を基準となる値として表1の従来フローの下に示す。次に、提案に係るATPGフローを実行し、得られた結果を表1の提案フローの下に4つの部分に分けて示す。1テストベクトル数の変化及び3つのテスト品質基準FC、BCE、SDQLの値をATPG結果変化率の下に示す。2活性化された長いパスのベクトルあたりの平均数LSP数の平均値Vec、危険パスのベクトル当たりの平均数危険パス数の平均値Vec、リスクのあるベクトルの割合リスクのあるベクトルをラウンチ安全性チェックの下に示す。3インパクトXビットの割合インパクトXビット及び集中的な低LSAのX割当が危険パスを安全パスとした割合救済率を救済の下に示す。4マスクされたPPO数マスクPPO数及びマスクされたPPO数のベクトル当たりの平均数マスクPPO数の平均値Vecをマスクの下に示す。提案に係るATPGフローの特質により、常にラウンチ安全性が保証されている。表1を見ると、テストベクトル数FC、BCE、SDQLがほとんど変化していないので、この新規なATPGフローがテストの品質及びコストに及ぼす影響がごくわずかであることが示されている。この結果は、マスクされたPPOの特質によるものである。すなわち、表1のマスクPPO数Vecに示すように、マスクされたPPOがまばらであり、かつ、マスクされたPPO数が極めて小さいことによるものである。このマスクされたPPOの特質は、いかなるテスト圧縮環境においても保たれる。なぜなら、この特質は、組合せ回路部にのみ関係するものであって、展開器及び圧縮器には全く無関係だからである。このことから、提案に係る救済及びマスク方式は、圧縮スキャンテスティングにおいてもパフォーマンスが大きく低下することなく機能することが示されている。なお、テスト装置1は、初期テストキューブ31、中間テストパターン33、候補パターン35、新規テストキューブ37、最終テストパターン39又は出力パターン41のビットの論理値や位置等の情報を記憶する記憶部を備えるものであってもよい。また、テスト装置1は、対象故障や2番目以降に対象とされる故障群を記憶する故障記憶部を備えるものであってもよい。また、中間テストパターン安全性判定部5及び最終テストパターン安全性判定部13は、1つの判定部により実現されてもよい。さらに、新規テストキューブ生成部9は、中間テストパターン33が有する入力ビットの一部であって初期テストキューブ31が有する初期未定値ビットに対応する入力ビットの一部から新規未定値ビットとすべき入力ビットを選択する初期未定値ビット選択部を有するものであってもよい。さらに、中間テストパターン33、最終テストパターン39、期待出力パターン又は実測出力パターンは、未定値ビットを有するものであってもよい。さらに、マスク部17は、テスト部15が有するものであってもよい。また、マスク部17は、出力パターン41の出力ビットの一部を直接マスクする代わりに、マスクすべき出力ビットの位置マスク位置を特定したマスクパターンを生成するものであってもよい。さらに、第2の目的として、故障検出能力を制御するためにテストパターンを論理回路に印加した際の消費電力を増大又は削減することとしてもよい。また、第3の目的として、故障検出能力を高めるためにテストパターンを論理回路に印加した際の消費電力を増大させることとしてもよい。さらに、本実施例におけるアグレッサーセルとは、ゲートやFFそのものを指してもよく、ゲートやFFの周辺領域まで含めて指すものであってもよい。"