"一つ以上のセルを並列接続して内蔵した活性領域とターミネーション領域とから構成され、ターミネーション領域が活性領域に接してその周囲を取り囲んでいる構成の一対の主表面を有するワイドギャップ半導体装置であり、両領域は主表面間に両領域の表面が主表面を構成するように設けられ、且つ半導体装置を横断する共通の第1の導電型の第1半導体層を有しており、活性領域の各セルは各々の他方の主表面への露出面に第1の主電極が設けられ且つ各々の一方の主表面への露出面に第2の主電極が設けられているワイドギャップ半導体装置において、一方の主表面には前記第1の導電型の第1半導体層が露出され且つ凸部が設けられており、凸部には少なくとも活性領域の全部が内蔵され、凸部を取り巻く前記第1の導電型の第1半導体層には表面に第1のターミネーションおよび距離を置いた第1の導電型の第5半導体層が露出して設けられており、第1のターミネーションは第2の主電極と電気的に接続されており、更に少なくとも凸部を取り巻く前記第1の導電型の第1半導体層の表面は第1のパッシベーション膜で被覆されており、他方の主表面には活性領域の周囲を取り囲む第1の凹部が、底面が前記第1の導電型の第1半導体層内に含まれるように設けられ、第1の凹部の底面には第2のターミネーションが露出して設けられ且つ第1の主電極と電気的に接続されており、第1の凹部をはさんで活性領域と反対側の他方の主表面には、第1の導電型の第1半導体層と接する第10の半導体層が他方の主表面に露出して設けられており、第2の主電極と接する部分以外の他方の主表面は全て第2のパッシベーション膜で被覆されていることを特徴とするワイドギャップ半導体装置。前記凸部には前記活性領域の他に少なくともターミネーション領域の第2の導電型の第3半導体層が設けられ、その厚さは前記凸部の高さより小さく且つ前記凸部の表面と側面に露出しており、更に前記第1のパッシベーション膜は第2の導電型の第3半導体層の凸部側面への露出面も被覆しており、他方の主表面には活性領域に接してその周囲を取り囲む第2の導電型の第4半導体層が前記第1の導電型の第1半導体層の他方の表面に接して設けられ、更に前記第1の凹部はこの第2の導電型の第4半導体層に接してその周囲を取り囲んで設けられ、第2の導電型の第4半導体層は厚さが第1の凹部の深さよりも小さく且つその側面が第1の凹部の斜面に露出しており、前記の各セルは、他方の主表面に露出し且つ前記第1の導電型の第1半導体層と接する第2の導電型の第1半導体層と前記第1の導電型の第1半導体層内に設けられ且つ一方の主表面に露出する第2の導電型の第2半導体層と、第2の導電型の第2半導体層内に設けられ且つ一方の主表面に露出する第1の導電型の第2半導体層とを有し、第2の導電型の第1半導体層の主表面露出面と第2の導電型の第4半導体層の表面で且つ第2のパッシベーション膜で被覆されていない部分には第1の主電極が設けられ、第1の導電型の第2半導体層とその周囲の第2の導電型の第2半導体層の一方の主表面に露出する面には第2の主電極が設けられ、主電極が設けられていない第2の導電型の第2半導体層の主表面露出面および第1の導電型の第1半導体層の一方の主表面にはゲート酸化膜が設けられ、その上にはゲート電極が設けられ、各セルの第1の主電極どうし、第の2主電極どうし、ゲート電極どうしは各々電気的に接続されており、第2の導電型の第3半導体層は前記第1のターミネーションと第2の導電型の第5半導体層で連結され、セルの第2の導電型の第2半導体層とも電気的に接続されており、第2の導電型の第4半導体層は前記第2のターミネーションと第2の導電型の第6半導体層で連結され、第2の導電型の第1半導体層とも電気的に接続されていることを特徴とする請求項1に記載のワイドギャップ半導体装置。第1の凹部に接し且つ表面が第2のパッシベーション膜で被覆されている前記第10の半導体層は、第2の導電型を有しており、且つ形状が1段以上の複数段を有する凸状であり、接している第1の導電型の第1半導体層から1段目までの高さは第2の導電型の第1半導体層の厚さおよび第2の導電型の第4半導体層の厚さと等しく、第1の凹部の深さよりも小さいことを特徴とする請求項2に記載のワイドギャップ半導体装置。前記の凸部には、一方の主表面と第1の導電型の第1半導体層との間に第1の導電型の第3半導体層が側面が凸部の斜面に露出するように設けられており、且つ前記第2の導電型の第2半導体層と第2の導電型の第3半導体層を内蔵しており、更に第1の導電型の第1半導体層よりも高い不純物濃度を有しており、前記ゲート酸化膜はこの第1の導電型の第3半導体層と前記第2の導電型の第2半導体層の表面に設けられれていることを特徴とする請求項2または3に記載のワイドギャップ半導体装置。第1の導電型の第1半導体層と第2の導電型の第1半導体層、第2の導電型の第4半導体層および第2の導電型の第10半導体層との間に、第1の導電型の第4半導体層が設けられており、その不純物濃度は第1の導電型の第1半導体層の不純物濃度よりも高く、第2の導電型の第1半導体層の不純物濃度よりも低いことを特徴とする請求項2または3または4に記載のワイドギャップ半導体装置。第2の導電型の第5半導体層は、第1の導電型の第1半導体層よりも不純物濃度が高いが、第1の導電型の第3半導体層よりも不純物濃度が低く、第2の主電極と電気的に接続された電極が第1のパッシベーション膜を介して第2の導電型の第5半導体層上に設けられており、第1のパッシベーション膜は少なくとも第1の導電型の第3半導体層の斜面露出面上の周辺では局部的に薄くせしめられており、第2の導電型の第6半導体層は、第1の導電型の第1半導体層よりも不純物濃度が高いが、第1の導電型の第4半導体層よりも不純物濃度が低く、第1の主電極と電気的に接続された電極が第2のパッシベーション膜を介して第2の導電型の第6半導体層上に設けられており、第2のパッシベーション膜は少なくとも第1の導電型の第4半導体層の斜面露出面上の周辺では局部的に薄くせしめられていることを特徴とする請求項2または5に記載のワイドギャップ半導体装置。前記の活性領域内の各セルは、他方の主表面に露出し且つ第1の導電型の第1半導体層の他方の表面と接する第2の導電型の第7半導体層と第1の導電型の第1半導体層の一方の表面と接する第2の導電型の第8半導体層と、第2の導電型の第8半導体層の中央部で接している第1の導電型の第5半導体層を有し、第2の導電型の第7半導体層の他方の主表面に露出する面には第4の主電極が設けられ、第1の導電型の第5半導体層の一方の主表面に露出する面には第5の主電極が設けられ、第2の導電型の第8半導体層の一方の主表面に露出する面には、両端にゲート電極が設けられ且つ第2の主電極とゲート電極の間に第3のパッシベーション膜が設けられており、各セルの第1の主電極どうし、第2の主電極どうし、ゲート電極どうしは各々電気的に接続されており、前記第2の導電型の第8半導体層は第1のターミネーションと第2の導電型の第9半導体層で連結され、第2の導電型の第7半導体層は第2のターミネーションと第2の導電型の第9半導体層で連結されていることを特徴とする請求項1に記載のワイドギャップ半導体装置。しかしながら、このワイドギャップ半導体材料を用いて高耐圧逆阻止IGBT半導体装置を実現しようとすると、主にSi材料を対象とした非特許文献2の開示例の構造ではワイドギャップ半導体材料に起因する各種の制約により種々の深刻な問題が存在し実現困難である。ここで、各種の制約とは、ワイドギャップ半導体材料の固有の物理化学機械的な諸特性に基づく制約や現在のワイドギャップ半導体の加工プロセスの拙さに起因する制約を意味する。これらの問題やその解決策については、上記のいづれの開示例でもなんら言及されていない。これらの問題は、特に高耐圧で信頼性の高い逆阻止ワイドギャップバイポーラ半導体装置を実現する上で深刻になるものである。すなわち、図9に示す特許文献1の逆阻止IGBTにおいては、一方の主表面に順逆耐圧を実現するためのターミネーションを設けて、順方向耐圧と逆方向耐圧すなわち逆阻止耐圧の両方を達成している。特に、逆方向耐圧を実現するために一方の主表面から不純物を拡散して他方の主表面のpコレクタ10に達するp分離拡散領域12を形成し、これとドリフト層として機能するn半導体基板1とで高耐圧接合を形成している。このため、p分離拡散領域2の厚さは、電界を緩和するドリフト層特許文献1のn半導体基板1の厚さよりも厚くしなければならない。ドリフト層は、耐圧に相当する電圧を半導体装置に印加した際に空乏層を広げて電界を緩和し、接合部の最大電界をその半導体材料固有の絶縁破壊電界強度以下に抑える機能を持つものである。大雑把な目安としては、SiC材料の場合は耐圧1kV当たり約10ミクロンメートル以下ではμmと記述するのドリフト層厚さが必要となり、Si材料の場合はその10倍程度になる。例えば耐圧10kVのSiC半導体装置の場合は約100μmのドリフト厚さが必要であり、p分離拡散領域12は更にpウエル4の厚さ等が加わるのでそれ以上の厚さが必要になる。しかし、ワイドギャップ半導体材料では不純物の拡散係数がSiに比べて著しく小さい。例えばSiCにおけるアルミニュームは比較的拡散係数が大きいのでp型不純物としてよく用いられるが、1400°Cの高温における拡散係数がSiの場合で約4x10-10cm2/secであるのに対し、SiCの場合は約3.6x10-16cm2/secであり、約6桁も小さい。特許文献1に記載の開示例のSi逆阻止IGBTでは、100μm程度の拡散に50時間程度の拡散時間を要している。SiCの場合は拡散係数が約6桁小さいため、100μm程度の厚さになるように拡散しようとすると1400°Cの高温でも極めて長い拡散時間を必要とするので量産性が悪い。生産設備の耐久性なども考えると、この逆阻止ワイドギャップ半導体装置は、p分離拡散領域を設ける構成に起因し、現実的には実現が極めて困難であり量産には適さないという第1の問題がある。また、図9に示す特許文献1の逆阻止IGBTにおいては、その厚さはほぼドリフト層特許文献1のn半導体基板1の厚さに近く、600Vの例では100μm程度である。従って、製作開始時点で厚いウエーハを用いても製作過程の何処かでウエーハを薄くすることになり、薄くした後の製作過程において各種の熱的ストレスで大きくかつ複雑に湾曲したりする。このため、製作中の各種の機械的ストレスで損傷し、場合によっては破損したりしてしまううえに、均一で精度の良い各種の膜形成や精密加工を困難にする。この結果、良品歩留まりが著しく低下し、更に量産性を損ねてしまう。対策の為にドリフト層1を耐圧に対応する厚さよりも厚くすると、オン電圧やターンオフ時間が大きくなりIGBTの損失が増大してしまう。一方、ワイドギャップ半導体材料は上記のようにSiに比べて絶縁破壊電界強度が著しく高く、耐圧が同じ場合ドリフト層が大幅に薄くなる。例えば、SiCは絶縁破壊電界強度が約10倍高いのでドリフト層が約1/10に薄くなる。この結果、同じ耐圧の半導体装置の場合、上記の製作時の湾曲や損傷に起因する量産性の低下はより深刻になる。更に、ワイドギャップ半導体材料はSiに比べて製作時に高い熱処理温度を必要とするので益々深刻度が助長される。このようにウエーハが薄いことに起因する大きく複雑な形状の湾曲により、量産性が損ねられるという第2の問題がある。また、上記の製作過程で生じる大きくかつ複雑なウエーハの湾曲や製作中の湾曲したウエーハが受ける機械的ストレスは、ワイドギャップ逆阻止半導体装置内部に多数の結晶欠陥や微小クラック等の各種欠陥を生じる。また、ダイボンディングやワイヤボンディング等の実装過程でも同様に熱的機械的ストレスで各種の欠陥を生じる。これらの欠陥は実装後の稼働時にもワイドギャップ半導体材料とパッケージ材料との熱膨張率差に起因する大きな熱ストレスで増殖される。この結果、これらの欠陥により、リーク電流が増大したりキャリアの寿命が低下し内部抵抗が増大したりし半導体装置の性能を損ねてしまうという第3の問題がある。ところで、前記のようにワイドギャップ半導体装置の内部に生じた各種の欠陥のうちの積層欠陥は、通電によりその大きさが拡大してしまう。すなわち、注入された少数キャリアが結晶の格子点に衝突すると、衝突エネルギーで格子点の原子が動かされるため積層欠陥が拡大してしまうのであり、SiC等のワイドギャップ半導体特有の性質がある。この積層欠陥は少数キャリアをトラップし再結合させ通電に寄与することなく消滅させてしまうので、半導体装置の内部抵抗の増大を招く。従って、SiC-IGBT装置のようなワイドギャップバイポーラ半導体装置の場合は、装置を稼働し通電している間に積層欠陥が増大し内部抵抗が増大してゆくので、信頼性が大きく損ねられてしまうという第4の問題がある。本発明は、上述した従来技術による問題を解消するため、p分離拡散領域を設ける構成でなく、量産しやすく高い順逆両方向の耐圧を有する逆阻止ワイドギャップバイポーラ半導体装置を提供することを目的とする。本発明は、上述した従来技術による問題を解消するため、ウエーハの湾曲が少なく、従って製作時や実装時の損傷や結晶欠陥が少ない高い性能と量産性を有する逆阻止ワイドギャップバイポーラ半導体装置を提供することを目的とする。本発明は、上述した従来技術による問題を解消するため、積層欠陥が少ないので高い信頼性を有する逆阻止ワイドギャップバイポーラ半導体装置を提供することを目的とする。以下の手段の説明に当っては、各導電型の各半導体層がドリフト層やコレクタ層といったように、機能的に半導体装置のどの層に該当するかをカッコ付きで付記してある。上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、シリコンよりもバンドギャップの広いワイドギャップ半導体材料からなるワイドギャップ半導体装置であって、一つ以上のセルを並列接続して内蔵した活性領域とターミネーション領域とから構成され、ターミネーション領域が活性領域に接してその周囲を取り囲んでいる構成の一対の主表面を有するワイドギャップ半導体装置であり、両領域は主表面間に両領域の表面が主表面を構成するように設けられ、且つ半導体装置を横断する共通の第1の導電型の第1半導体層ドリフト層を有しており、活性領域の各セルは各々の他方の主表面への露出面に第1の主電極が設けられ且つ各々の一方の主表面への露出面に第2の主電極が設けられているワイドギャップ半導体装置において、一方の主表面には前記第1の導電型の第1半導体層ドリフト層が露出され且つ凸部が設けられており、凸部には少なくとも活性領域の全部が内蔵され、凸部を取り巻く前記第1の導電型の第1半導体層ドリフト層には表面に第1のターミネーションおよび距離を置いた第1の導電型の第5半導体層チャネルストッパ層が露出して設けられており、第1のターミネーションは第2の主電極と電気的に接続されており、更に少なくとも凸部を取り巻く前記第1の導電型の第1半導体層ドリフト層の表面は第1のパッシベーション膜で被覆されており、他方の主表面には活性領域の周囲を取り囲む第1の凹部が、底面が前記第1の導電型の第1半導体層ドリフト層内に含まれるように設けられ、第1の凹部の底面には第2のターミネーションが露出して設けられ且つ第1の主電極と電気的に接続されており、第1の凹部をはさんで活性領域と反対側の他方の主表面には、第1の導電型の第1半導体層ドリフト層と接する第10の半導体層半導体支持体が他方の主表面に露出して設けられており、第2の主電極と接する部分以外の他方の主表面は全て第2のパッシベーション膜で被覆されていることを特徴とする。ここでのワイドギャップ半導体装置は、IGBT、MAGBT、GTOサイリスタ、SIサイリスタStaticInductionThyristor、MOSサイリスタなどのビルトイン電圧を有するものである。また、この発明にかかる半導体装置は、上述した発明において、前記凸部には前記活性領域の他に少なくともターミネーション領域の第2の導電型の第3半導体層接合端ボディ層が設けられ、その厚さは前記凸部の高さより小さく且つ前記凸部の表面と側面に露出しており、更に前記第1のパッシベーション膜は第2の導電型の第3半導体層の凸部側面への露出面も被覆しており、他方の主表面には活性領域に接してその周囲を取り囲む第2の導電型の第4半導体層接合端コレクタ層が前記第1の導電型の第1半導体層ドリフト層の他方の表面に接して設けられ、更に前記第1の凹部はこの第2の導電型の第4半導体層に接してその周囲を取り囲んで設けられ、第2の導電型の第4半導体層接合端コレクタ層は厚さが第1の凹部の深さよりも小さく且つその側面が第1の凹部の斜面に露出しており、前記の各セルは、他方の主表面に露出し且つ前記第1の導電型の第1半導体層ドリフト層と接する第2の導電型の第1半導体層コレクタ層と前記第1の導電型の第1半導体層ドリフト層内に設けられ且つ一方の主表面に露出する第2の導電型の第2半導体層ボディ層と、第2の導電型の第2半導体層内に設けられ且つ一方の主表面に露出する第1の導電型の第2半導体層エミッタ層とを有し、第2の導電型の第1半導体層コレクタ層の主表面露出面と第2の導電型の第4半導体層接合端コレクタ層の表面で且つ第2のパッシベーション膜で被覆されていない部分には第1の主電極が設けられ、第1の導電型の第2半導体層エミッタ層とその周囲の第2の導電型の第2半導体層ボディ層の一方の主表面に露出する面には第2の主電極が設けられ、主電極が設けられていない第2の導電型の第2半導体層ボディ層の主表面露出面および第1の導電型の第1半導体層ドリフト層の一方の主表面にはゲート酸化膜が設けられ、その上にはゲート電極が設けられ、各セルの第1の主電極どうし、第の2主電極どうし、ゲート電極どうしは各々電気的に接続されており、第2の導電型の第3半導体層接合端ボディ層は前記第1のターミネーションと第2の導電型の第5半導体層第1連結層で連結され、セルの第2の導電型の第2半導体層ボディ層とも電気的に接続されており、第2の導電型の第4半導体層接合端コレクタ層は前記第2のターミネーションと第2の導電型の第6半導体層第2連結層で連結され、第2の導電型の第1半導体層コレクタ層とも電気的に接続されていることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、第1の凹部に接し且つ表面が第2のパッシベーション膜で被覆されている前記第10の半導体層半導体支持体は、第2の導電型を有しており、且つ形状が1段以上の複数段を有する凸状であり、接している第1の導電型の第1半導体層ドリフト層から1段目までの高さは第2の導電型の第1半導体層コレクタ層の厚さおよび第2の導電型の第4半導体層接合端コレクタ層の厚さと等しく、第1の凹部の深さよりも小さいことを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記の凸部には、一方の主表面と第1の導電型の第1半導体層ドリフト層との間に、第1の導電型の第3半導体層電流拡大層が側面が凸部の側面に露出するように設けられており、且つ前記第2の導電型の第2半導体層ボディ層と第2の導電型の第3半導体層接合端ボディ層を内蔵しており、更に第1の導電型の第1半導体層ドリフト層よりも高い不純物濃度を有しており、前記ゲート酸化膜はこの第1の導電型の第3半導体層電流拡大層と前記第2の導電型の第2半導体層ボディ層の表面に設けられれていることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、第1の導電型の第1半導体層ドリフト層と第2の導電型の第1半導体層コレクタ層、第2の導電型の第4半導体層接合端コレクタ層および第2の導電型の第10半導体層半導体支持体との間に、第1の導電型の第4半導体層が設けられており、その不純物濃度は第1の導電型の第1半導体層ドリフト層の不純物濃度よりも高く、第2の導電型の第1半導体層コレクタ層の不純物濃度よりも低いことを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、第2の導電型の第5半導体層第1連結層は、第1の導電型の第1半導体層ドリフト層よりも不純物濃度が高いが、第1の導電型の第3半導体層電流拡大層よりも不純物濃度が低く、第2の主電極と電気的に接続された電極が第1のパッシベーション膜を介して第2の導電型の第5半導体層第1連結層上に設けられており、第1のパッシベーション膜は少なくとも第1の導電型の第3半導体層電流拡大層の斜面露出面上の周辺では局部的に薄くせしめられており、第2の導電型の第6半導体層第2連結層は、第1の導電型の第1半導体層ドリフト層よりも不純物濃度が高いが、第1の導電型の第4半導体層バッファー層よりも不純物濃度が低く、第1の主電極と電気的に接続された電極が第2のパッシベーション膜を介して第2の導電型の第6半導体層第2連結層上に設けられており、第2のパッシベーション膜は少なくとも第1の導電型の第4半導体層バッファー層の斜面露出面上の周辺では局部的に薄くせしめられていることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記の活性領域内の各セルは、他方の主表面に露出し且つ第1の導電型の第1半導体層ドリフト層の他方の表面と接する第2の導電型の第7半導体層コレクタ層と第1の導電型の第1半導体層ドリフト層一方の表面と接する第2の導電型の第8半導体層ベース層と、第2の導電型の第8半導体層ベース層の中央部で接している第1の導電型の第5半導体層エミッタ層を有し、第2の導電型の第1半導体層コレクタ層の他方の主表面に露出する面には第4の主電極が設けられ、第1の導電型の第5半導体層エミッタ層の一方の主表面に露出する面には第5の主電極が設けられ、第2の導電型の第8半導体層ベース層の一方の主表面に露出する両端の面にはゲート電極が設けられ、第2の主電極とゲート電極の間には第3のパッシベーション膜が設けられており、各セルの第1の主電極、第の2主電極、ゲート電極は各々電気的に接続されており、前記第2の導電型の第8半導体層ベース層は第1のターミネーションと第2の導電型の第9半導体層第1連結層で連結され、第2の導電型の第1半導体層は第2のターミネーションと第2の導電型の第9半導体層第2連結層で連結されていることを特徴とする。この発明によれば、上記構成により、p分離拡散領域を設け素子の一方の主表面のみにターミネーションを設けることにより順逆両方向耐圧を達成することをやめ、順方向耐圧を達成するためのターミネーションのみを半導体素子の一方の主表面に形成し、逆方向耐圧を達成するためのターミネーションは他方の主表面に形成することにより順逆両耐圧を実現する。この際、順方向耐圧は、従来の順阻止半導体装置で公知の一方の主表面に設けたターミネーションを転用できるが、逆方向耐圧は困難である。このため本発明では、半導体装置の他方の主表面において、活性領域の周囲に第1の凹部を設けてその中に第1のターミネーションを形成し、且つこの他方の主表面において第1の凹部を挟んで活性領域と反対側の主表面に半導体支持体を設ける。活性領域の他方の主表面には主電極を、また半導体支持体表面には第2のパッシベーション膜を形成し、この膜で他方の主電極と半導体支持体とを絶縁すると共に、一方の主電極と半導体支持体とも絶縁し逆方向耐圧を実現する。この結果、p分離拡散領域を用いない構成で順逆両方向の耐圧を実現することが可能になり、上記第1の問題を解決できる。更に本発明では上記構成にすることにより、ドリフト層1をほぼ耐圧に対応する厚さに維持したままで、コレクタ層の厚さと凹部の深さを同じだけ大きくすることにより、そのぶん製作工程中のワイドギャップ半導体ウエーハの厚さを厚くできる。ドリフト層1の厚さが変わらないので半導体装置のオン電圧やターンオフ時間は増大せず、半導体装置の損失も増大しない。すなわち、半導体装置の性能を損ねることなく、ウエーハの厚さを第1の凹部の深さとコレクタ層の厚さとで調整し厚くすることができる。この場合、コレクタ層が厚くなることにより、コレクタ層自体の内部抵抗の増加が過度にならないように調整することが肝要である。このように、製作工程中のウエーハを厚くできるので、ウエーハの湾曲を抑制できる。この結果、製作時のウエーハの損傷や破壊を抑制でき且つ均一で精度の良い各種の膜形成や精密加工も容易にでき、良品歩留まりも上がり著しく量産性を向上することが可能となり、上記第2の問題を解決できる。また本発明では上記構成にすることにより、湾曲対策の点で半導体ウエーハを厚くするのに有利な半導体装置構造として、ドリフト層が厚くなるノンパンチスルー構造を採用する。この場合、活性領域のセルのドリフト層よりも両主表面に形成したターミネーション間のドリフト層のほうが薄くなるので、この間のドリフト層の厚さを、パンチスルーすることなく耐圧を達成できる最小限の厚さ程度に設定することが肝要である。更に、ドリフト層とpコレクタ層の間にnバッファー層を設ける。これによりpコレクタからドリフト層への正孔の過度の注入を抑制し適正化し、オン電圧を余り大きくすることなくターンオフ時間を短くしてターンオフ損失を低減する。この結果、湾曲を低減しつつ半導体装置を高性能化することが可能になり、より効果的に上記の第2の問題を解決できる。また本発明では上記構成にすることにより、半導体装置の他方の主表面に第2の凹部を形成して、その中に上記活性領域とターミネーション用の第1の凹部等を形成し、半導体支持体を2段にする。これにより、ドリフト層1をほぼ所定の耐圧に対応する厚さに維持して装置の性能を維持しながら、第2の凹部の深さ分だけ半導体装置の厚さを更に大きくできる。すなわち、製作工程中のウエーハの厚さを第1の凹部の深さに加えて、第2の凹部の深さで調整し更に厚くすることが可能になり、より効果的に上記第2の問題を解決できる。また本発明では上記構成にすることにより、更なる高性能化に効果の大きいパンチスルー構造も用いることができる。パンチスルー構造とは、半導体装置のドリフト層を大幅に薄くして所定の順方向耐圧に相当する電圧が印加した時には、ドリフト層が完全に空乏化しパンチスルーするが、nバッファー層内で空乏化がストップするようにし空乏層がpコレクタ層にまで到達するのを防止して所定の順方向耐圧を実現する一方、ドリフト層を薄くしたぶんオン抵抗を大幅に低くし且つターンオフ時間も大幅に短くして損失を低減する構造である。また、逆方向耐圧に相当する電圧が印加する時には、コレクタ接合からの空乏層が拡がりドリフト層が完全に空乏化しパンチスルーするが、n電流拡大層内で空乏化がストップするようにし、空乏層がpボディにまで到達するのを防止する。これにより、所定の逆方向耐圧を実現する。しかしこのパンチスルー構造の場合は、ターミネーションを前記のように一方の主表面の凸部の底部と他方の主表面の凹部の底部に形成しているので、ターミネーション間のドリフト層の方がセルのドリフト層よりも薄くなり、且つターミネーション間にはnバッファー層もないので、セルよりも低い電圧でパンチスルーし、この結果所定の順方向耐圧が実現できなくなる。逆方向電圧印加時も同様であり、n電流拡大層もないので、ターミネーション間が素子部よりも低い電圧でパンチスルーし所定の逆方向耐圧が実現できなくなる。このようにパンチスルー構造にすると新たな問題が生じる。そこで本発明では、第1および第2のターミネーションは各々n電流拡大層およびnバッファー層によりpボディ層およびpコレクタ層から分断されている構造にする。これは例えば、p連結層を製作しないことによって実現できるし、またはp連結層の不純物濃度をn電流拡大層およびnバッファー層の不純物濃度より低くすることによっても実現できる。そのうえで、凸部の斜面に設けた酸化膜を介して、第1および第2の主電極に電気的に接続した電極が、n電流拡大層とnバッファー層さらにnドリフト層の凸部斜面への露出面上に延在する構造にする。これにより、順方向電圧印加時にはn電流拡大層とnドリフト層の表面が第1の主電極の電圧による電界効果で、また逆方向電圧印加時にはnバッファー層とnドリフト層の表面が第2の主電極の電圧による電界効果でp層に反転させることができる。この結果、各々のターミネーションはpボディ層もしくはpコレクタ層と連結して電界緩和用のターミネーションとして機能し、順逆両方向の所定の高耐圧を実現できる。この結果、第1の凹部により半導体ウエーハの湾曲抑制に必要な厚さを確保しながら、パンチスルー構造と新規な電界効果型ターミネーションとによる高性能化と高耐圧化とが可能になり、より効果的に上記第2の問題を解決できる。更に、本発明では上記構成により、ダイボンディング時に半導体チップが傾いてスクラブされたりしても、活性領域の外周に設けた半導体支持体により機械的ストレスはまず半導体支持体にかかり直接的にはpコレクタ層等の活性領域におよばない。この結果、ストレスによる欠陥の発生を大幅に抑制でき、リーク電流の増大やキャリア寿命の低下を抑制することが可能になり、上記第3の問題を解決できる。更に、本発明では上記構成により、第1の凹部の深さまたは第1の凹部と第2の凹部の加算した深さだけ製作工時のウエーハを厚くし湾曲を更に抑制できると共に、半導体支持体により実装時や稼働時に半導体装置が受ける機械的ストレスを抑制でき、欠陥やクラックを大幅に低減できる。この結果、欠陥の一種である積層欠陥も大幅に低減できるのでオン電圧の劣化の抑制が可能になり、上記第4の問題を解決できる。以上のように、本発明によるワイドギャップ半導体装置は、順逆両方向の耐圧実現用のターミネーションを各々素子の別主表面に設けるので、両方向の高い耐圧を容易に実現できる。また、性能を損ねることなく素子の厚さを増大できるため装置製作過程での湾曲を大幅に抑制できるので、ウエーハの損傷や微細加工および膜付けの精度や均一性の低下を抑制でき量産性を向上できる。また素子内部に発生する積層欠陥を含む各種欠陥を大幅に抑制できるので、半導体装置の低損失ターンオフ時間短縮低リーク電流といった高性能化が実現できると共に信頼性も向上も実現できる。以下、図面を参照しながら、本発明の高耐圧ワイドギャップバイポーラ逆阻止半導体装置の実施の形態をより詳細に説明する。本明細書および添付図面においては、nまたはpを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。本発明の第1の実施例は15kV級高耐圧ノンパンチスルー型逆阻止SiC-IGBTである。図1に本逆阻止IGBTの形状を示す。本明細書および添付図面ではA,C,D領域を合せて活性領域と呼ぶ。本逆阻止IGBTはXY線を中心線とする円盤状であり、活性領域には複数のIGBTセルが設けられ、その外周部をターミネーション領域Bが取り巻いている。C領域には、中心線X-Yに向かってIGBTセルAがリング状で且つ同心円状に何重にも多数内蔵されており、中心部DにはセルAと同じ断面を有する1個のセルがそのセンターが中心線X-Yに重なるように配置されている。本装置の直径は約6.5mmであり、セルAの幅は約20μm、ターミネーション領域Bの幅は約1100μm、装置の厚さは約200μmである。次に図1を用いて本実施例の主要な断面構成を説明する。セルAはダイボンディングされる他方の主表面側から、コレクタ電極101、pコレクタ層102、ドリフト層103、n電流拡大層104、pボディ層105、チャネル層106およびnエミッタ層107の順で構成され、pコンタクト層108とnエミッタ層107上にはエミッタ電極109が設けられている。ところで、厳密にみるとpボディ層105間のn層は寄生接合FETのチャネル層として機能する電流通路であるが、pボディ層105下のn電流拡大層と同じエピタキシャル層で構成するので、本特許では一括してn電流拡大層と呼ぶことにする。更にnエミッタ層107とチャネル層106およびpボディ層105間のn電流拡大層104の上にはゲート酸化膜110が設けられ、このゲート酸化膜を介してゲート電極111が設けられている。例えば、pコレクタ層102は不純物濃度が約1x1019cm-3で厚さが約20μm、nドリフト層103は不純物濃度が約3x1014cm-3で厚さが180μm、n電流拡大層104は不純物濃度が約1x1016cm-3で厚さが約2μmであってもよい。また、コンタクト層108は不純物濃度が約1x1019cm-3で巾が3μm、nエミッタ層107は不純物濃度が約4x1019cm-3で巾が3μm、pボディ層105は不純物濃度が約1x1018cm-3で巾が14μm、チャネル部106は不純物濃度が約2x1016cm-3で巾が約1μmであってもよく、n電流拡大層104の主表面への露出部の幅すなわちpボディ105間の幅は約6μmであってもよい。この場合はセルの幅は約20μmである。なお、ゲート酸化膜の厚さは約500オングストロームであってもよい。ターミネーション領域Bの一方の主表面側は、IGBTセルの半分と接合端pボディ層126、2ゾーン構成のJunctionTerminationExtension以下単にJTEと記述する層112aおよび112b、チャネルストッパ層113などから構成されている。ターミネーション領域Bの凸部10に設けた接合端pボディ層126のうちの凸部側面114と反対側の部分にはゲート電極とnエミッタ層、更にエミッタ電極としても機能する接合端pボディ層電極127が形成されており、1/2のIGBTセルとして機能する。なお、本発明では凸部10の側面114は主表面に対し傾斜角を持っているので以下では斜面と記述する。傾斜角は10°~90°でもよく、斜面の占有面積を小さくする点からは、好ましくは40°~90°が良い。一方、接合端pボディ層126の斜面側の部分にはnエミッタ層とゲート電極が形成されていないのでIGBTセルとしては機能しない。しかし、凸部底面20のJTE112と斜面に沿った第1のp連結層115とで接続された複合構造を構成おり、凸部10は側面が傾斜したメサ形状をしていることから、この複合構造をメサJTEと呼ぶ。公知のようにメサ形状をした接合端とJTEは各々電界緩和効果をもつが、両者を結合した上記の複合構造すなわちメサJTEにすると両者の電界緩和効果が融合して飛躍的な電界緩和効果を発揮する。また、JTE112から所定の距離をおいてnチャネルストッパー層113が設けられている。例えば、凸部の高さは約3μm、2ゾーンJTEの斜面に近いゾーン112aは不純物濃度が約3x1017cm-3で巾が約350μm且つ厚さが約0.6μm、斜面から遠いゾーン112bは不純物濃度が約1.5x1017cm-3で巾が約300μm且つ厚さが約0.6μmであってもよい。また、第1のp連結層115は不純物濃度が約3x1017cm-3であってもよく、nチャネルストッパー層は不純物濃度が約1x1018cm-3、JTE112とnチャネルストッパー層113間は約100μmであってもよい。一方、ターミネーション領域Bの他方の主表面側には、活性領域のpコレクタ102に接してその周囲を取り囲む接合端pコレクタ層第2の導電型の第4半導体層128が設けられ、更にこの層に接してこの層の周囲を取り囲んで第1の凹部116が設けられ、凹部の底面には2ゾーンのJTE117が設けられている。また、凹部斜面に沿って設けられた第2のp連結層118により接合端pコレクタ122と接続されて第2のメサJTEが構成されている。また、接合端pコレクタ層128は前記1/2のIGBTセルのコレクタとしても機能する。第1の凹部をはさんで活性領域や接合端pコレクタ層128と反対側にはp半導体支持体第10の半導体層119が設けられている。このp半導体支持体119は、後述するようにpコレクタ102および接合端pコレクタ層128と同一の工程で作製されるエピタキシャル層であり、いわば第1の凹部116により分断されたものである。p半導体支持体119は第1の凹部116とともに絶縁物である第2のパッシベーション膜120で表面が被覆されている。このためコレクタ層102やコレクタ電極101から電気的に絶縁されており、後述するように主に実装時にIGBTセルの破損を抑制する支持体としての効果をもつ。例えば、第1の凹部116は深さが27μmで底部の幅が約750μm、JTE117の活性領域に近いゾーン117aは不純物濃度が約3x1017cm-3で巾が約350μm、活性領域から遠いゾーン117bは不純物濃度が約1.5x1017cm-3で巾が約300μm、第2のp連結層118は不純物濃度が約3x1017cm-3であってもよい。次に、本装置の製作プロセスフローの主要部分を図2を用いて簡単に説明する。ホトリソによる加工プロセスは公知の手法に依るので原則的に説明を割愛する。まず、図2aに示すプロセスフロー図を説明する。300μm厚のnSiC基板121に厚さ190μmのnドリフト層103をエピタキシャル成長し、ついで20μm厚のpコレクタ層102をエピタキシャル成長で形成する。更にpコレクタ層保護用絶縁被覆膜120‘を形成する。次に、図2bに示すプロセスフロー図を説明する。研磨によりnSiC基板121を完全に除去し、nドリフト層103も約10μm研磨し180μmの厚さにした後、電流拡大層104をエピタキシャル成長する。ついで、他方の主表面のpコレクタ層保護用絶縁被覆膜120‘をホトリソ加工し、この膜をマスクとしてドライエッチングにより例えば深さ約27μmの第1の凹部116を形成する。場合によっては更に保護用絶縁被覆膜を重畳して厚くしホトリソ加工しマスクとしてもよい。この結果、前述したように、第1の凹部により分断されたpコレクタ102および接合端pコレクタ層128とp半導体支持体119とが形成される。更に公知のマスク用絶縁膜形成とホトリソ加工技術とを繰り返し併用しながら2ゾーンJTE117と第1の凹部の斜面の第2のp連結層118とをアルミニュームのイオン打込みで形成する。ついで、保護用絶縁被覆膜120’をエッチング除去した後、他方の主表面全面に新たに絶縁パッシベーション膜120を形成する。次に、図2cに示すプロセスフロー図を説明する。一方の主表面にドライエッチング用のマスク膜を形成した後、ドライエッチングで例えば高さ3μmの凸部を形成し、ついで上記のJTE117と同様に凸部の底面20にJTE112と斜面の第1のp連結層115とをアルミニュームのイオン打込みを用いて形成し、更にnチャネルストッパ113を窒素のイオン打込みを用いて形成する。その後、凸部にpボディ層105と接合端pボディ層126、チャネル層106、更にpコンタクト層108、nエミッタ層107を公知のホトリソ技術とイオン打込み技術およびアニール技術を用いて選択的に形成する。この時点での活性領域の厚さは例えば約202μm、ターミネーション領域の厚さは例えば約172μmである。ついで、ゲート酸化膜110とポリシリコンのゲート電極111を形成し、更にオーミックコンタクトメタル膜図示していないとエミッタ電極109及び接合端pボディ層電極127を公知のホトリソ技術とスパッタリング技術およびアニール技術を用いて選択的に順次形成する。更に、図示していないが、Si半導体装置において公知の多層配線技術を用いて半導体装置の一方の主表面側に各セルのエミッタ電極109とゲート電極111を各々集約した電極を次に形成する。すなわち、凸部表面全体に渡って形成され且つ所定の位置に局所的に配線間接続用のスルーホールを設けた絶縁膜と金を主成分とする配線とを複数層重畳化した多層配線により、各セルのゲート電極同士とエミッタ電極同士を各々結線する。エミッタ電極を集約した電極には同じプロセスで同時に接合端pボディ層電極127も結線される。その後、表面保護用の絶縁レジン膜を多層配線全面に厚め数μm~数十μmに形成し、半導体装置の他方の主表面全面にオーミックコンタクト用ニッケル膜図示じていないと金を主成分とするコレクタ電極膜を形成する。ついで、公知のホトリソ加工手法により第1の凹部116およびその周辺とp半導体支持体119の上の電極膜部分を除去しコレクタ電極101を形成する。ついで、多層配線上の絶縁レジン膜も除去してアニールした後、ウエーハをダイシングして逆阻止SiC-IGBTチップを完成する。次にこの逆阻止SiC-IGBTのチップをパッケージに実装する。パッケージ図示していないは公知の手法により作製され次の構成をしている。すなわち熱放散用の銅板に窒化シリコン絶縁膜を蝋付けし、その上に少なくとも銅薄板製のコレクタ電極配線部とエミッタ配線部およびゲート電極配線部とが蝋付けされ、更に各配線部には各々外部配線との接続用のコレクタ端子とエミッタ端子およびゲート端子が蝋付けされ、ついでニッケルメッキ後に金メッキを施して形成されている。このコレクタ配線部の所定位置に金を主成分とする半田を用いてチップをダイボンデングし、更にチップ上のエミッタ電極とエミッタ端子、ゲート電極とゲート端子とを各々複数本の結線用ワイヤでワイヤボンデングする。ついで保護用の高耐熱レジン例えばナノテクレジンAでチップと各ワイヤを被覆した後、組成の異なる同種の高耐熱レジンナノテクレジンBてモールドして逆阻止SiC-IGBT半導体装置パッケージ品を完成する。非特許文献2の開示例と異なり本実施例は順逆両方向の耐圧を実現する必要があるので、ダイボンディング時に半田がSiC-IGBTチップ周辺ではみ出して盛り上がり、チップダイシング面30に露出した半導体支持体119に接触して悪影響することを避ける必要がある。このために、チップをダイボンディングするパッケージの上記コレクタ配線部はあらかじめコレクタ電極とほぼ同じ形状にするとともに、ダイボンディング時の半田の量も過度に余分にならないように調節した。また、チップの保護用の高耐熱レジンナノテクレジンAは所定の低めの粘度にし真空中でチップに滴下塗布したので、端部のダイシング面30にボイドレスで十分な強度で密着させることができ、コレクタ配線部と半導体支持体119との絶縁電圧を耐圧に相当する印加電圧に十分耐えれるようにできた。次に、このようにして作製した本半導体装置の動作機構と主要な特性を以下に説明する。まず、耐圧について説明する。コレクタ電極101の電位がエミッタ電極109の電位よりも高い、いわゆる順バイアス状態にすると、pボディ層105およびチャネル層106とn電流拡大層104とで形成する主接合が逆バイアスされ、この主接合から空乏層がpボディ層105およびチャネル層106側とnドリフト層103側に拡がる。本実施例の場合では耐圧に該当する電圧が印加されても、空乏層がpコレクタ層102に達しないように所定の低不純物濃度のドリフト層103を十分厚くしたいわゆるノンパンチスルーIGBT構造にする。すなわち、本実施例のような不純物濃度のドリフト層の場合、概略1kVの電圧印加で形成される空乏層厚さは10μm未満と算出されるので、耐圧15kVに該当する電圧が印加されると150μm未満である。ドリフト層103の厚さが例えば約180μmであるので、空乏層がpコレクタ層102に達するまでには30μm以上の余裕がある。上記の電圧が印加された際、ターミネーション領域Bではpボディ層105とn電流拡大層104、および第1p連結層115とn電流拡大層104、第1p連結層115とnドリフト層103、第1JTE112とドリフト層103とで形成する接合も逆バイアスされ空乏層が拡がってゆく。第1JTE112と第2JTE117間のドリフト層103の厚さは170μm以上あるので、この場合も耐圧に該当する電圧が印加されても空乏層はpコレクタ層102もしくは第2JTE117に達しない。印加電圧が耐圧に該当する電圧に至ると空乏層内の最も電界強度が高い部分でなだれ降伏を起こすが、この時の降伏電圧が順方向耐圧である。一方、コレクタ電極101の電位がエミッタ電極109の電位よりも低い、いわゆる逆バイアス状態にすると、pコレクタ層102とドリフト層103で形成する接合が逆バイアスされ、空乏層が主にこの接合からpボディ105側に広がるが、この場合も上記のようにドリフト層103が厚いので、耐圧に該当する電圧が印加されても空乏層はpボディ層105に達しない。ターミネーション領域Bではp第2連結層118および第2JTE117とnドリフト層103とで形成される接合も逆バイアスされ空乏層が拡がってゆくが、やはり空乏層はnドリフト層103が厚いので第1JTE112に達しない。印加電圧が耐圧に該当する電圧に至ると、空乏層内の最も電界強度が高い部分でなだれ降伏を起こすが、この時の降伏電圧が逆方向耐圧である。本実施例の場合、典型的な順方向耐圧は約15.3~15.7kV、逆方向耐圧は約15.5~16.0kVであった。上記のようなパッケージを用いて半田の量を適量にして実装したことが効を奏し、逆方向耐圧自体も上記のように妥当な値であると共に妥当なバラツキ範囲内に収まったと推定される。更に、室温で15kVの逆方向電圧印加時のリーク電流はほとんどのSiC-IGBTが3x10-4A/cm2以下であり、順方向電圧印加時の場合とほぼ同等の低い値であり良好な逆阻止構造が実現できていることが判る。測定温度をSi素子では動作が不可能な300°Cの高温にした場合でも、ナノテクレジンの高耐熱性も寄与し、順逆両方向の電圧印加時のリーク電流は15kVでほとんどのSiC-IGBTが8x10-4A/cm2以下であり、耐圧は約0.4kV程度ではあるがむしろ増加傾向にあった。次に、オン特性について説明する。コレクタ電極101の電位がエミッタ電極109の電位よりも高い電圧以下、Vceを印加するいわゆる順バイアス状態においては、ゲート電極111にエミッタ電極109の電位よりも高いゲート電圧を印加すると、ゲート電圧が所定の閾値電圧以上の場合はVceを増大してゆくとビルトイン電圧に当る2.7V付近からIGBTがオンしコレクタ電極101からエミッタ電極109に向けて電流以下、Iceが流れる。本実施例の場合、Vce=5V、ゲート電圧=20V印加時における単位面積当たりの微分オン抵抗は室温で約32ミリオームcm2である。微分オン抵抗とは、印加電圧がビルトイン電圧以上の電圧であり且つオン電流が流れている状態で、オン電圧をその電圧でのオン電流で割り算して求めたオン抵抗である。このようにSiC-IGBTのオン抵抗は15kV級のSiC-MOSFETの単位面積当たりのオン抵抗の理論値約250ミリオームcm2に比べてかなり低く、バイポーラデバイスに特有の伝導度変調が十分なされていることが判るし、電力損失が十分少なくできている。また、ターンオン時間は約220ns、ターンオフ時間は約470nsであり十分な高速動作も実現できており、スイッチング損失も十分小さい。ところで本実施例では、直径3インチのSiCウエーハを用いて前記のプロセスフローにより逆阻止SiCIGBTを製作したが、製作後のウエーハ中心部の湾曲高さは150~270μmであり、製作過程でのウエーハの破損はごく少数にとどまった。また、リーク電流やオン抵抗等の特性も上記のように良好であり歩留まりも妥当であるので、ウエーハの湾曲に起因する製作工程での欠陥の発生は抑制されSiCIGBTの性能を損ねない十分少ないレベルであったと推察される。ちなみに、第1の凹部116を有しないSiC-IGBTを比較の為に製作したが、作製した直径3インチのSiCウエーハは、厚さが約175μmと薄く中心部の湾曲高さが約250μmから650μmであり、製作過程でのウエーハの破損も多発した。図9や図10の公知例の構造の場合、素子をパッケージにダイボンディングやワイヤボンディングする際の熱および機械ストレスで、セル部特にpコレクタ層102にクラックや各種欠陥を発生することが懸念された。また、これらの欠陥の中の積層欠陥により、通電中にSiC-IGBTの内部抵抗が増大してゆき信頼性が大きく損ねられることが懸念された。しかし、前記のようにオン抵抗やリーク電流の顕著な増大はなく良好であった。また500時間の通電試験でも積層欠陥の拡大に起因するオン電圧の増大は0.4V以下にとどまり、顕著な信頼性への悪影響は見いだされなかった。このように本実施例の構造により半導体装置の高い逆阻止耐圧を実現できると共に、厚さを第1凹部の深さだけ厚くできるためウエーハの湾曲を低減でき且つ半導体支持体により実装時のストレスを低減できるので、稼働時も含めて各種欠陥の発生および増殖や形状拡大を抑制でき、逆阻止SiC-IGBTの高性能化と高信頼化、量産性の向上が実現できた。本発明になる第2の実施例は、実施例1と同様の15kV級高耐圧ノンパンチスルー型逆阻止SiC-IGBTであり、実施例1の量産時の品質安定化による量産性の向上と信頼性の向上を図ったものである。図3は本実施例の逆阻止IGBTの主要断面図実施例1のA、B領域に該当を示す。本逆阻止IGBTの一方の主表面側の平面形状は実施例1とほぼ同様である。断面形状も以下の2点を除けば実施例1とほぼ同じである。1点目は分断されたpコレクタ層から構成されるp半導体支持体219の形状がメサ状であり、ダイシング部までのメサ底面221も含めて全体が絶縁膜220で被覆されている点である。2点目はp半導体支持体219とドリフト層203との間に高濃度のイオン打込みで形成した第2のチャネルストッパ222が設けられている点である。この第2のチャネルストッパ222は、不純物濃度が約1x1018cm-3、厚さが0.5μmであってもよい。また、このチャネルストッパ222は実施例1の製作プロセスにおいて、nドリフト層203のエピタキシャル成長後に公知の手法で選択的に高濃度の窒素イオンを打込むことによって形成されるものであり、その後のpコレクタ層202のエピタキシャル成長以降のプロセス遂行中に一連のアニール処理が施されるものである。また本実施例の絶縁膜で被覆されたp半導体支持体219は、実施例1の製作プロセスにおいて、第1の凹部216をドライエッチングにより形成する工程で、p半導体支持体219のダイシング部221側もドライエッチングすることにより同時に形成されるものである。まず、本第2実施例を発明するに至った事由を以下に記述する。上記の本発明になる実施例1のノンパンチスルー型逆阻止SiC-IGBTの多くは上記のように優れた特性を示したが、数多く生産すると一部のIGBTに逆バイアス時のリーク電流が異常に大きいものが存在したり、この結果逆方向耐圧が低減してしまうIGBTが発生したりするという問題が見出された。更に、初期の測定ではリーク電流はさほど大きくないが、逆バイアス試験や設備に組み込んだ稼働試験中に逆バイアス時のリーク電流が異常に大きくなったり、逆方向耐圧が低減してしまったりするIGBTが生じるという問題も散見された。実施例1では半田がチップ周辺ではみ出して盛り上がりチップダイシング面30のp半導体支持体119に接触して悪影響を及ぼすことを避けるために、パッケージのコレクタ配線部のダイボンディング部をあらかじめ半導体チップのコレクタ電極101とほぼ同じ形状にしていた。このため、ダイボンディング時にコレクタ配線部とコレクタ電極とを精度よく位置合わせする必要があり、少し量産性を損ねていた。この位置合わせ作業を簡略にするためにコレクタ配線部の形状を大きくしたところ、上記の問題がより顕著になった。詳細に検討した結果、2つの原因があることが解明できた。原因の1つは、半田がチップ周辺ではみ出して盛り上がり、チップダイシング面30でp半導体支持体119に接触したことである。この結果、このp半導体支持体119がpコレクタ102とほぼ同電位になり、p半導体支持体119とドリフト層103とで形成する接合が逆バイアスされ、特にダイシング面30の接合端でリーク電流の発生やなだれ降伏を生じたことにあった。2つ目の原因は、第1の凹部116の保護用絶縁膜120の表面に汚れが付着し、逆バイアス時にこの汚れを介する電界効果により凹部116においてnドリフト層103が露出するSiC界面部分150にチャネルが形成されたことにあった。この結果、このチャネルを介してpコレクタ102の負電位が伝わってp半導体支持体119の電位が高い負電位になり、ドリフト層103との間の接合が逆バイアスされ、上記と同様に接合端でリーク電流の発生やなだれ降伏を生じたことにあった。本実施例ではp半導体支持体219をメサ形状にし、その表面全体を絶縁膜220で被覆することにより、チップ周辺で盛り上がった半田がp半導体支持体219に直接接触するのを防ぐ。また、本実施例ではSiC界面250のチャネルとp半導体支持体219が接続するのを、第2のnチャネルストッパ222を設けることにより阻止する。すなわち、本実施例において逆バイアスが印加されると、実施例1と同様に第1の凹部216にnドリフト層203が露出するSiC界面250にチャネルが誘起されるが、第2のnチャネルストッパ222の不純物濃度が誘起されるチャネルの正の電荷の濃度よりもはるかに高濃度なので、チャネルがp半導体支持体219に連結するのをストップできる。本実施例になる半導体装置では実施例1の典型的な半導体装置の特性に比べて、リーク電流に顕著な改善が見られた。すなわち、室温で15kVの逆方向電圧印加時のリーク電流はほとんど5x10-5A/cm2以下であり、高温でも実施例1に比べて大幅に低減した。その他の初期特性は実施例1とほぼ同等であった。また、逆バイアス試験や設備に組み込んだ稼働試験中に、逆バイアス時のリーク電流が異常に大きくなったり、逆方向耐圧が低減してしまったりするSiC-IGBTを大幅に低減できた。このように本実施例の構造により、実施例1の効果に加えて、絶縁膜で被覆されたp半導体支持体219と第2のnチャネルストッパ層222とにより、逆阻止SiC-IGBTの量産時の品質安定化による量産性の向上と信頼性の向上を実現できた。本発明になる第3の実施例は15kV級高耐圧ノンパンチスルー型逆阻止SiC-IGBTであり、主に実施例1に比べてターンオフ時のスイッチング特性の改良を図ったものである。図4に断面図の主要部実施例1のA、B領域に該当を示す。本装置の直径は約4mmであり小さい。本逆阻止IGBTの一方の主表面側の平面形状は実施例1とほぼ同様であり、断面形状はpコレクタ層302とnドリフト層303の間にnバッファー層322を介在させている点、第1の凹部によってnバッファー層322から分断されたp半導体支持体319の下のnバッファー層を第2のチャネルストッパ323として活用する点、p半導体支持体319に絶縁膜320を介して支持体電極324を設けている点を除けば実施例2とほぼ同じである。nバッファー層322は実施例1の製作プロセスにおいて、nドリフト層103をエピタキシャル成長後に、pコレクタ層に先立ってエピタキシャル成長して形成する。また、支持体電極324は、実施例1の製作プロセスにおいて、コレクタ電極膜を形成しホトリソ加工する際に、コレクタ電極101と同様にマスキングして選択的に残すことにより容易に形成できる。nバッファー層322は順バイアス時にpコレクタ層302から注入される正孔の注入量を抑制することにより、ターンオフ時にドリフト層303内に残る残存キャリアを適正化し、ターンオフ時間を低減させてターンオフ損失を低減する機能をもつものである。しかし、オン時の正孔の注入量が大幅に抑制されるとオン電圧が増加してしまい定常オン損失が大きくなるので、不純物濃度や厚さを適正化しトータルの損失が低減できるようにすることが肝要である。本実施例の逆阻止IGBTはノンパンチスルー構造なので、耐圧に相当する電圧印加時の空乏層はこのnバッファー層322には達しないため、開示例の非特許文献2のバッファー層のように空乏層の広がりをストップさせる層としての機能は持たなくてよい。従って、定常オン損失とターンオフ損失のバランスのみに注目して比較的容易に適正化できる点が特徴的である。このような機能を持つnバッファー層322は、例えば不純物濃度が約3x1017cm-3、厚さが約2μmでもよい。分断されたnバッファー層の第2のチャネルストッパ323としての動作と機能は、実施例2の第2のnチャネルストッパ層222と同じであるので説明は省略するが、実施例2と同様に品質の安定化と信頼性の改良に効果的であった。またpコレクタ電極301は、実施例2と同様にパッケージのコレクタのダイボンディング部をコレクタ電極301よりも大きな形状にし、チップの位置合わせを簡略化して半田付けする。この際同じダイボンディング部に支持体電極324も同時に半田付けする。これによりSiC-IGBTチップが本実施例のように小さい場合に、半田付け面積を増やすことができ、ダイボンディングがより強固になるので高い信頼性を確保する点で特に効果的である。ダイボンディング後も絶縁膜320によりp半導体支持体319がコレクタ電極から電気的に絶縁されているので、実施例2と同様に高い逆阻止耐圧が実現できる。また、絶縁膜320の厚さ分例えば約3μmだけコレクタ電極301と電極324は絶縁膜320の厚さ分だけ高さの差が生じるが、ダイボンディング時には半田が溶融するのでこの差は実装上の障害にはならない。本実施例の場合、典型的な順方向耐圧は実施例1と同様であったが、逆方向耐圧は約15.1~15.5kVであった。Vce=5V、ゲート電圧=20V印加時における単位面積当たりの微分オン抵抗は室温で約41ミリオームcm2であり少し増大しているが、ターンオフ時間は260nsと短くターンオフ損失が約60に低減できた。このように本実施例の構造により、実施例1の効果に加えて、nバッファー層322により損失の大幅な低減ができとともに、第2のチャネルストッパ323や支持体電極324により品質の安定化や信頼性の向上を達成できた。本発明になる第4の実施例は10kV級高耐圧ノンパンチスルー型逆阻止SiC-IGBTであり、比較的耐圧が低めであるが、特性を損ねることなく製作中のSiCウエーハの厚さを更に確保し湾曲の影響を抑制したものである。本装置は大きさが約7mmx7mmの正方形状である。図5にその断面図の主要部実施例1のA、B領域に該当を示す。耐圧が低い半導体装置はドリフト層403を耐圧に見合う所定の厚さにすると、耐圧が高い半導体装置に比べてドリフト層が薄くなり、この結果、製作時のウエーハの厚さが薄くなり湾曲が大きくなってしまう。本実施例では、半導体装置の他方の主表面に第1の凹部416の他に第2の凹部424を形成して、その中に前記活性領域とターミネーション用の第1の凹部416および接合端pコレクタ層428を形成し、第2の凹部の周囲にp半導体支持体419を設ける。この結果、IGBTセルのドリフト層403を耐圧に見合う所定の厚さに維持したまま、製作工程中のSiCウエーハの厚さを更に第2の凹部424の深さ分だけ厚くすることができる。本実施例の第2の凹部424は実施例1の製作プロセスにおいて第1の凹部116を形成する前に第1の凹部形成と同様のプロセスを用いて形成し、その後に第1の凹部を形成する。本実施例ではノンパンチスルー構造ではあるが、耐圧が10kVであるので過度に特性を損ねないようにするために、nドリフト層403を前記実施例に比べて薄くしている。またpコレクタ層402の厚さや第1の凹部416の深さは実施例1と同じである。例えば、第1の凹部416の深さは27μm、第2の凹部424の深さは45μmn、nドリフト層403は不純物濃度が約3x1014cm-3で厚さが130μm、pコレクタ層は不純物濃度が約1x1019cm-3で厚さが約20μm、nバッファー層422は不純物濃度が約2.5x1017cm-3、厚さが約3μmでもよい。従って、このような諸元値にした場合はnドリフト層403が比較的薄いにもかかわらず、半導体装置の厚さすなわちウエーハの厚さは電流拡大層404の厚さ約2μmも含めて約200μmであり、ウエーハの湾曲に起因する過度のストレスの影響は軽微にできる。しかし、コレクタ電極と半導体支持体にはコレクタ電極401の厚さを考慮しても40μm程度の高さの差分が存在する。そこで、本実施例ではパッケージにチップをダイボンディングする際には、パッケージのコレクタのダイボンディング部に、コレクタ電極401とほぼ同じ形状で前記高さの差分よりも若干厚い中間金属電極をはんだ付けし、その上にチップのコレクタ電極401を半田付けするようにし高さの差分の影響を解消している。チップ厚さや中間電極の厚さ等のバラツキは半田の量を若干多目にすることにより半田溶融時に解消している。中間金属電極は前記高さの差分よりも若干厚くすることにより、p半導体支持体419が原因となりコレクタ電極401が持ち上がり半田と接触しなくなることがないようにしている。一方、p半導体支持体419は厚さが70μm程度と厚く且つ絶縁膜420や421で被覆されているので、ダイボンディング時にチップ端で盛り上がった半田が直接接触することはほとんどなく良好であった。本実施例の場合、典型的な順方向耐圧および逆方向耐圧のいづれの耐圧も11kV以上確保できた。また、10kVの逆方向電圧印加時の室温のリーク電流はほとんどの装置で1x10-5A/cm2以下であり、順方向電圧印加時の場合とほぼ同等の低い値であり良好な逆阻止構造が実現できた。次に、オン特性について説明する。Vce=5V、ゲート電圧=20V印加時における単位面積当たりの微分オン抵抗は室温で約25ミリオームcm2であり、10kV級のSiC-MOSFETの単位面積当たりのオン抵抗の理論値約75ミリオームcm2に比べてかなり低く、十分な伝導度変調がなされていることがあきらかであり、オン電力損失も十分少なくできている。また、ターンオン時間は145ns、ターンオフ時間は350nsであり十分な高速動作も実現できており、スイッチング損失も十分小さい。更に、500時間の通電試験でもオン電圧の増大は実施例1と同様に0.4V以下にとどまり、顕著な信頼性への悪影響は見いだされなかった。このように本実施例の構造により、実施例1の効果に加えて、第2の凹部を設けることにより、製作工程でのウエーハを厚くして湾曲を抑えることができ、逆阻止SiC-IGBTの性能や信頼性をさらに向上を達成できた。本発明になる第5の実施例は20kV級高耐圧逆阻止SiC-IGBTである。本実施例は第1の凹部の採用によりドリフト層厚さを薄くするにもかかわらず半導体装置の厚さを維持するとともに、パンチスルー構造と新規な電界効果型ターミネーションの採用により、高い順逆両方向の耐圧と特性の大幅改善とを同時に図るものである。図6にその断面図の主要部実施例1のA、B領域に該当を示す。本装置は円盤状であり、直径は約6mmである。まず、本実施例の構成と動作機構を説明する。本実施例では、パンチスルー型構造を採用している。すなわち、ノンパンチスルー構造に比べてnドリフト層503の厚さを大幅に薄くして、オン時のオン電圧を低減するとともにターンオフ時の残留キャリアも低減しIGBTの損失の大幅な低減を図っている。一方、耐圧に相当する高電圧印加時には、IGBTセル部においては、nドリフト層503を完全に空乏化させ空乏層がnバッファー層522内でストップするようにし高耐圧を実現している。IGBTの両主表面のターミネーション部においては、JTEを基本とした電界効果型ターミネーションを採用し順逆両方向の高耐圧を実現している。すなわち、第1のJTE512はn電流拡大層504により接合端pボディ層526から隔離され電気的に分断されている。また、第2のJTE517はnバッファー層522により接合端pコレクタ層528から隔離され電気的に分断されている。一方、酸化絶縁膜524を介して、エミッタ主電極に連結された接合端pボディ電極527を凸部の斜面に露出したn電流拡大層504とnドリフト層503上に延在させるとともに、酸化絶縁膜525を介してコレクタ主電極501を第1の凹部516の斜面に露出したnバッファー層522とnドリフト層503上に延在させている。これにより、高い順方向電圧印加時には、凸部斜面のn電流拡大層504とnドリフト層503の表面がエミッタ主電極509の低い電位による電界効果でp層に反転してp第1連結層を形成し、接合端pボディ層526と第1のJTE512とを連結する。この結果、これらはメサJTEターミネーションとして有効に機能し、著しい電界緩和がなされる。一方、第1の凹部516の斜面のnバッファー層522とnドリフト層503の表面はコレクタ主電極501の高い電位による電界効果でn蓄積層となり、第2のJTE517は接合端pコレクタ層528から電気的により強固に分断される。この結果、耐圧に相当する高い順方向電圧が印加されて、第1のJTE512から拡がる空乏層で第1のJTE512と第2のJTE517がパンチスルーしても、第2のJTEと接触するnバッファー層522内でこの空乏層はストップさせられる。また、IGBTセル部Aにおいてはpボディ505から拡がる空乏層がnドリフト層503をパンチスルーするが、nバッファー層522内でストップさせられる。このようにして、高い順方向耐圧が達成される。また、逆方向電圧印加時には、第1凹部516の斜面のnバッファー層522とnドリフト層503の表面はコレクタ主電極501の低い電位による電界効果でp層に反転してp第2連結層を形成し、接合端pコレクタ層528と第2のJTE517を連結する。この結果、これらはメサJTEターミネーションとして有効に機能し、著しい電界緩和がなされる。また一方の主表面側の凸部斜面のn電流拡大層504とドリフト層503の表面はエミッタ主電極509の高い電位による電界効果でn蓄積層となり、第1のJTE512は接合端pボディ層526から電気的により強固に分断される。この結果、耐圧に相当する高い逆方向電圧が印加されて第2のJTE517から拡がる空乏層により第2のJTE517と第1のJTE512がパンチスルーしても、第1のJTE512と接触する部分のn電流拡大層504の内でこの空乏層がストップさせられる。また、IGBTセル部Aにおいてはpコレクタ502から拡がる空乏層でnドリフト層503がパンチスルーするが、空乏層はn電流拡大層504内でストップさせられる。このようにして、高い逆方向耐圧が達成される。以上のように、新規な電界効果型ターミネーションにより、パンチスルー型SiC-IGBTの順逆両方向の高耐圧を達成している。これらの電界効果型ターミネーションはオン特性に影響することはほとんどない。すなわち、順方向電圧印加状態でゲート電極に閾値電圧以上のゲート電圧を印加することにより、実施例1と同様にオン電流を流すことができる。次に、本実施例の構造と素子特性を説明する。本実施例においては例えば、pコレクタ層502は不純物濃度が約2x1019cm-3で厚さが約30μm、nバッファー層522は約4x1016cm-3で厚さが約8μm、ドリフト層503は不純物濃度が約1x1014cm-3で厚さが160μm、n電流拡大層504は厚さが約2μmでもよい。コンタクト層やnエミッタ層507、pボディ層505、チャネル部506の構造は実施例1とほぼ同じである。またセルの幅は約20μmでもよく、ゲート酸化膜510の厚さは約500オングストロームでもよい。また、n電流拡大層504とnバッファー層522の凸部斜面への露出面が電界効果により確実にp反転しp連結層を形成しやすくするために、低濃度のアルミニュームを打込んでこれらの露出面の不純物濃度を調整しキャリア濃度を適正化している。一方、凸部の高さは約3μmでもよい。第1のJTE512は2ゾーンに分割されており、斜面に近いゾーンは不純物濃度が約3.8x1017cm-3で幅が約400μm、斜面から遠いゾーンは不純物濃度が約1.8x1017cm-3、で幅が約400μmでもよい。第1のnチャネルストッパー層513の構造は実施例1と同様であり、第1JTE512と第1のnチャネルストッパー層513間の距離は約150μmでもよい。エミッタ主電極509とメサ斜面の間の酸化膜524の厚さは約650nmでもよく、第1JTE512および第1のnチャネルストッパー513上の酸化膜厚は約2.0μmでもよい。更に、ターミネーション部Bの他方の主表面の第1凹部516は深さ32μmでもよく、第2JTE517の構造は第1JTE512とほぼ同じである。コレクタ主電極501と第1凹部斜面の間の酸化膜525の厚も約650nmでもよく、第2JTE517およびp半導体支持体519の酸化膜520の厚さは約3.0μmでもよい。このような諸元値の場合に本実施例の半導体装置の厚さは、ドリフト層の厚さ160μmに、pコレクタ層502の厚さ約30μmとnバッファー層522の厚さ約8μmが加算され、更にn電流拡大層の厚さ約2μmも加わるので200μm程度に厚くでき製作中に生じるウエーハの湾曲の悪影響を抑制できる。本実施例の場合、典型的な順方向耐圧は約20.6~21.4kV、逆方向耐圧は約20.8~21.9kVであった。更に、室温で23kVの逆方向電圧印加時のリーク電流はほとんど6x10-5A/cm2以下であり、順方向電圧印加時の場合とほぼ同等の低い値であり良好な逆阻止構造が実現できていることが判る。また、Vce=5V、ゲート電圧=20V印加時における単位面積当たりの微分オン抵抗は室温で約40ミリオームcm2であり、20kV級のSiC-MOSFETの単位面積当たりのオン抵抗の理論値約300ミリオームcm2に比べてかなり低く、バイポーラデバイスに特有の伝導度変調が十分なされていることが判るし、電力損失が十分少なくできている。また、ターンオン時間は280ns、ターンオフ時間は510nsであり十分な高速動作も実現できており、スイッチング損失も十分小さい。ところで、前記のプロセスフローで逆阻止IGBTを製作した直径3インチのSiCウエーハは中心部の湾曲高さが130~250μmであり製作過程でのウエーハの破損はごく少数にとどまった。また、リーク電流やオン抵抗等の素子性能も上記のように良好であり、歩留まりも妥当であるので、ウエーハの湾曲に起因する製作工程での欠陥の発生は抑制され素子性能を損ねないレベルの十分少ないものであったと推察される。特許文献1や非特許文献2に開示の公知例の構造の場合、素子をパッケージにダイボンディングやワイヤボンディングする際の熱および機械ストレスでpコレクタにクラックや各種欠陥の発生することが懸念された。また、これらの欠陥の中の積層欠陥により、通電中に特にSiC-IGBTの内部抵抗が増大してゆき信頼性が大きく損ねられることが懸念されたが、本実施例になるSiCIGBTでは特に凹部コーナー部での発生が懸念された。しかし、前記のようにオン抵抗やリーク電流の顕著な増大はなく良好であった。また500時間の通電試験でもオン電圧の増大は0.5V以下にとどまり顕著な信頼性への悪影響は見いだされなかった。このように本実施例の構造により、パンチスルー構造を採用できるので、製作中のウエーハの厚さを湾曲の影響が少ない220μm程度に維持しても高い順逆両方向の素子耐圧と良好な素子特性とを同時に達成できる。更に他の実施例と同様に、p半導体支持体519と第2のチャネルストッパ523も活用できるので、実装時やその後の稼働時のpコレクタに及ぼすストレスの悪影響や汚れなどを介する電界効果で誘起されるチャネルの悪影響を大幅に緩和できる。このように本実施例の構造により、実施例1の効果に加えて、電界効果型ターミネーションにより、パンチスルー構造を適用でき、更に大幅な逆阻止SiC-IGBTの性能の向上を達成できた。本発明になる第6の実施例は、15kV級高耐圧ノンパンチスルー型pチャネル逆阻止SiC-IGBTである。実施例1から5までのnチャネル逆阻止IGBTに比べてn型SiC基板を用いることができる。現在、n型SiC基板はp型基板に比べて結晶欠陥等の欠陥がかなり少なく、且つ電気抵抗を大幅に低くできる。このため、特性や信頼性を損ねることなく半導体装置を厚くできるので、製作に用いるSiCウエーハを厚くでき湾曲を抑制できる。この結果、製作時や稼働時に半導体装置が受ける機械的熱的ストレスを抑制でき欠陥の発生を更に抑制できる。図7は本実施例になるpチャネル逆阻止IGBTの主要断面図実施例1のA、B領域に該当を示す。各半導体層の極性が反対になっていることや製作プロセスフローが大きく異なることを除けば、各層の不純物濃度や厚さはほぼ実施例3と同様であり、平面形状や断面形状もほとんど実施例3と同様である。本装置の製作プロセスフローの主要部分を図2を参考にしながら簡単に説明する。まず、厚さ300μm厚のnSiC基板602に厚さ2μmのpバッファー層622をエピタキシャル成長し、ついで厚さ190μmのpドリフト層603と厚さ2μmのp電流拡大層604を順次エピタキシャル成長し、その後、nSiC基板602を研磨してnコレクタ層602を形成する。nコレクタ層602の厚さは20μmでもよい。更にnコレクタ層保護用の絶縁被覆膜120’を形成し、公知のホトリソ技術とドライエッチング技術を用いて第1凹部616と凸状のn半導体支持体619を形成する。第1凹部の深さは約23μmでもよい。更に公知のマスキング用絶縁膜形成技術とホトリソ加工技術とを併用しながら2ゾーンJTE617と第1の凹部の斜面のn第2連結層618とを窒素のイオン打込みで形成する。ついで、保護用絶縁被覆膜120’をエッチング除去した後、他方の主表面全面に新たに絶縁パッシベーション膜120を形成する。ついで同様に公知のホトリソ技術とドライエッチング技術を用いて一方の主表面に凸部を形成する。凸部の高さ3μmでもよい。更に公知のホトリソ技術とイオン打込み技術を繰り返して凸部の底面にJTE612と斜面のn第1連結層615を形成し、ついで第1のpチャネルストッパ613を形成する。その後、この一方の主表面の凸部にnボディ層605と接合端nボディ層626、チャネル層606、更にnコンタクト層608、pエミッタ層607を公知の手法のホトリソ技術とイオン打込み技術およびアニール技術を繰り返して選択的に形成する。前記の構造諸元値を用いれば、この時点での活性領域の厚さは約214μm、ターミネーション領域の厚さは約188μmである。その後は、実施例1と同様のプロセスで、ゲート酸化膜610とポリシリコンのゲート電極611、各セルのゲート電極同士とエミッタ電極同士を各々結線する多層配線、更に他方の主表面のコレクタ電極601を順次形成し、ダイシングしてpチャネル逆阻止SiC-IGBTチップを完成しパッケージに実装する。本実施例の場合、典型的な順方向耐圧は約15.3~15.7kV、逆方向耐圧は約15.5~16.0kVであり、妥当な耐圧であった。更に、室温で15kVの逆方向電圧印加時のリーク電流はほとんど3x10-4A/cm2以下であり、順方向電圧印加時の場合とほぼ同等の低い値であり良好な逆阻止構造が実現できていることが判る。次に、オン特性について説明する。コレクタ電極の電位がエミッタ電極の電位よりも低い電圧以下、Vceを印加するいわゆる順バイアス状態においては、ゲート電極にエミッタ電極の電位よりも低くなるゲート電圧を印加する。このゲート電圧を大きくしてゆき、所定の閾値電圧以上にした状態でVceを増大してゆくと、ビルトイン電圧に当る-2.7V付近からIGBTがオンしエミッタ電極からコレクタ電極に向けてオン電流以下、Iceが流れる。本実施例の場合、Vce=-5V、ゲート電圧=-20V印加時における単位面積当たりの微分オン抵抗は室温で約31ミリオームcm2であり、15kV級のSiC-MOSFETの単位面積当たりのオン抵抗の理論値約250ミリオームcm2に比べてかなり低く、バイポーラデバイスに特有の伝導度変調が十分なされていることが判るし、電力損失が十分少なくできている。また、ターンオン時間は220ns、ターンオフ時間は470nsであり十分な高速動作も実現できており、スイッチング損失も十分小さい。更に、500時間の通電試験でもオン電圧の増大は0.2V以下にとどまり、実施例1よりも良好な結果が得られた。このように本実施例の構造により、実施例1の効果に加えて、n型基板を用いることによる抵抗の低減と結晶欠陥の低減が可能になり更に逆阻止SiC-IGBTの性能や信頼性の向上を達成できた。本発明になる第7の実施例は、15kV級ノンパンチスルー型逆阻止SiC-GCTGateCommutatedThyrisitorである。一般に、GCTはIGBTよりも伝導度変調が大きくできるため、高電流密度においてスイッチング速度はやや長くなるがオン電圧を小さくできるという特徴がある。図7にその断面図の主要部実施例1のA、B領域に該当を示す。まず、本実施例の構造を説明する。本逆阻止SiCGCTは5.5mmx6mmの長方形であり、GCTの外周部にはターミネーション領域Bが額縁状に設けられ、その内部の活性領域には長方形状のGCTセルAが多数並列接続して設けられている。この半導体装置のセルAの構造がGCT構造であることと長方形状であることを除けば断面構造は実施例2とほぼ同様である。セルは他方の主表面側から一方の主表面に向かってアノード電極701、pエミッタ層702、nバッファー層704、nドリフト層703、pベース層705、nエミッタ層706、カソード電極707の順に積層されている。本実施例においては例えば、セルAの幅は56μm、nエミッタ層の幅は30μmであってもよい。nエミッタ層間は凹部になっており、その幅は26μm、深さは3μmであてもよい。凹部の底にはpベース層705が露出している。nエミッタ層706およびpベース層705上には各々カソード電極707とゲート電極708が設けられており、pエミッタ層702にはアノード電極701が設けられている。pエミッタ層702の不純物濃度は1x1019cm-3で厚さが22μm、nバッファー層704の不純物濃度は5x1016cm-3で厚さが2μm、nドリフト層703の不純物濃度は3x1014cm-3で厚さが180μm、pベース層705の不純物濃度は2x1017cm-3で厚さが2.5μm、nエミッタ層706の不純物濃度は5x1019cm-3で厚さが2μmであってもよい。一方の主表面に形成した第1のターミネーション712と他方の主表面の第1凹部716に形成した第2のターミネーション717は2ゾーン構成であり、不純物濃度や幅、厚さは実施例1とほぼ同じである。なお、第1凹部716により分断されたpエミッタ層およびnバッファー層704は、実施例3と同様に各々p半導体支持体719および第2のチャネルストッパ723として機能する。次に、本実施例の動作機構と特性を説明する。まず、耐圧について説明する。アノード電極701の電位がカソード電極707の電位よりも高い、いわゆる順バイアスにすると、pベース層705および接合端pベース層726とnドリフト層703で形成する主接合および第1JTE712とnドリフト層703とで形成する接合が逆バイアスされる。そして、これらの接合から空乏層がnドリフト層703側に拡がる一方、第1JTE712が上記主接合の端部の電界を緩和する。本実施例の場合は、耐圧に該当する順電圧が印加されても、空乏層が第2JTE717およびnバッファー層704に達しないようにnドリフト層703を十分厚くしたいわゆるノンパンチスルー構造にしてあるので高い順方向耐圧が達成される。またアノード電極701の電位がカソード電極707の電位よりも低い、いわゆる逆バイアスにすると、pエミッタ層702および接合端pエミッタ層728とnバッファー層704とで形成する主接合および第2JTE717とnドリフト層703とで形成する接合とが逆バイアスされ、これらの接合から空乏層がnドリフト層703側に拡がる。pエミッタ702および接合端pエミッタ層728と主接合を形成するnバッファー層704は薄いので比較的低い逆バイアスで完全に空乏化してしまうため、空乏層はnドリフト層703内に侵入して拡がる一方、第2JTE717がこの主接合端の電界を緩和する。耐圧に該当する逆電圧が印加されても、上記のようにドリフト層703は十分厚くしており、空乏層が第1JTE712およびpベース層705に達することはなく高い逆方向耐圧が達成される。本実施例の場合、典型的な順方向耐圧は約15.5~15.9kV、逆方向耐圧は約15.6~16.2kVであり、妥当な耐圧であった。更に、室温で15kVの逆方向電圧印加時のリーク電流はほとんど7x10-5A/cm2以下であり、順方向電圧印加時の場合とほぼ同等の低い値であり良好な逆阻止構造が実現できていることが判る。次に、GCTのターンオン特性について説明する。GCTを順バイアス状態にした状態で、ゲート電極708にカソード電極706の電位よりも高いゲート電圧を印加してゲート電流を流し所定の閾値電流以上に大きくすると、アノード電極701とカソード電極707間の印加電圧以下、Vakと表示が約2.7V以上ではスイッチングしてアノード電極からカソード電極に向けてオン電流以下、Iakとが流れる。本実施例の場合、Vce=5Vにおける単位面積当たりのオン電流密度は150A/cm2である。Siの市販の6kV耐圧のGCTの場合は、耐圧が低く逆阻止能力がないにもかかわらずVce=5Vにおけるオン電流密度は40~50A/cm2と低く、SiCの優位性が明らかである。また、単位面積当たりの微分オン抵抗は約10ミリオームcm2であり、15kV級SiCMOSFETの単位面積当たりのオン抵抗の理論値約170ミリオームcm2に比べるとかなり低く、バイポーラデバイスに特有の伝導度変調が十分なされていることが判るし、この結果電力損失が十分少なくできている。次に、アノード電極701からカソード電極707に流れているオン電流を遮断する際のターンオフ特性について説明する。ターンオフの際にはゲート電極706にカソード電極707よりも低いゲート電圧を印加してカソード電極に流れている通電電流の全てを瞬時にゲート電極706側に流す。これにより、通常のゲートターンオフサイリスタよりも短時間でターンオフできターンオフ損失を大幅に低減できる。本実施例の場合、ターンオン時間は420ns、ターンオフ時間は1100nsである。上記の市販の6kV級Si-GCTのターンオン時間は3000ns、ターンオフ蓄積時間が3000nsであるので、本実施例になる逆阻止SiC-GCTは十分な高速動作も実現できており、スイッチング損失も十分小さい。ところで、本逆阻止SiC-GCTは実施例1と同様に直径3インチのSiCウエーハを用いて製作したが、ウエーハ中心部の湾曲高さが110~220μmと低い値であり製作過程でのウエーハの破損もごく少数にとどまった。また、リーク電流やオン抵抗等の性能も上記のように良好であり、歩留まりも妥当であるので、ウエーハの湾曲に起因する製作工程での欠陥の発生は実施例1と同様に抑制されており、性能を損ねないレベルの十分少ないものであったと推察される。半導体装置をパッケージにダイボンディングやワイヤボンディングする際の熱および機械ストレスでpエミッタ層702および接合端pエミッタ層728にクラックや各種欠陥が発生することが懸念されたし、また、これらの欠陥のうちの積層欠陥により、通電中に特にSiC-GCTの内部抵抗が増大してゆき信頼性が大きく損ねられることが懸念された。しかし、前記のようにオン抵抗やリーク電流の顕著な増大はなく良好であった。また500時間の通電試験でもオン電圧の増大は0.35V以下にとどまり顕著な信頼性への悪影響は見いだされなかった。このように本実施例の逆阻止構造により、第1凹部によりSiC-GCTを200μ以上に厚くできるので製作中の湾曲を低減できストレスを緩和できるとともに、半導体支持体719により実装時のpエミッタ層702に及ぼすストレスを大幅に緩和でき、これらの結果、積層欠陥を含む各種の欠陥の大幅な低減ができ、損失の低減と信頼性の向上が実現できた。以上のように、本実施例の構造により、逆阻止SiC-GCTの高い逆方向耐圧と低損失、高信頼性、高量産性を達成できる。以上、第1から第6の実施例に基づき本発明を説明したが、本発明はこれらに限定されるものではなく各種の変形応用が容易に出来ることは当業者には自明である。例えば、構造諸元の数値を変更することにより30kVや50kVといった更に高い耐圧の逆阻止ワイドギャップ半導体装置や4.5kVや6kVといった低めの耐圧の逆阻止ワイドギャップ半導体装置に展開できることは当然である。また、電界緩和層がJTEの場合について説明したが、FLRやRESURF等の他の電界緩和層や濃度の異なる更に多数のゾーン4ゾーンや12ゾーン等から構成されるJTEにも容易に展開できることは当然である。素子形状やセル形状も言及した形状以外の種々の形状が採用できることも当然である。また第1と第2凹部の場合について言及したが更に多段の凹部を設ける場合にも同様に適用できるものである。また、逆阻止IGBTと逆阻止GCTについて言及したが、逆阻止MGBTや逆阻止SIAFETHStaticInductionAccumulatedThyrisitor,逆阻止SIサイリスタStaticInductionThyristorMOSサイリスタ等の他のバイポーラ半導体素子に応用展開できることも当然である。更に、SiCについて言及したが、GaNやダイヤモンドといった他のワイドギャップ半導体を用いた逆阻止半導体装置にも応用展開できるものである。"