マルチステージ増幅器チェーンであって、該マルチステージ増幅器チェーンは、該チェーン内に第1の増幅器ステージと最後の増幅器ステージとを含む、マルチステージ増幅器チェーンと、該最後の増幅器ステージの出力を受信することと、オフセット補正電圧信号を該第1の増幅器ステージに提供することとを行うように構成されているオフセットキャンセレーションループとを備えている、回路。前記第1の増幅器ステージ内の入力トランジスタであって、該入力トランジスタは、ゲートと、ソースと、ドレインとを有し、該入力トランジスタのゲートは、入力信号を受信するように構成されている、入力トランジスタと、該第1の増幅器ステージ内のオフセット補償トランジスタであって、該オフセット補償トランジスタは、ゲートと、ソースと、ドレインとを有し、該オフセット補償トランジスタのソースは、該入力トランジスタのドレインに電気的に接続され、該オフセット補償トランジスタのゲートの電圧は前記オフセット補正電圧信号によって決定される、オフセット補償トランジスタとをさらに備えている、請求項1に記載の回路。前記オフセット補償トランジスタのチャネルと並列に構成される抵抗器をさらに備え、該抵抗器の一つの端部は、該オフセット補償トランジスタのソースに電気的に連結され、該抵抗器の別の端部は、該オフセット補償トランジスタのドレインに電気的に連結される、請求項2に記載の回路。前記オフセット補償トランジスタのドレインに電気的に連結されるインピーダンスと、該オフセット補償トランジスタのドレインに電気的に連結されるテール電流源とをさらに備えている、請求項3に記載の回路。前記第1の増幅器ステージ内のソースフォロワー回路をさらに備え、該ソースフォロワー回路は、前記オフセット補正電圧信号を受信し、前記オフセット補償トランジスタのゲートに電圧として印加されるバッファリングされた電圧を生成するように構成されている、請求項4に記載の回路。前記ソースフォロワー回路は、電流源とオフセット入力トランジスタとを備え、該オフセット入力トランジスタは、ゲートとソースとドレインとを有し、前記オフセット補正電圧信号は、該オフセット入力トランジスタのゲートに印加され、前記バッファリングされた電圧は、該電流源と該オフセット入力トランジスタのソースとの間のノードにおいて生成される、請求項5に記載の回路。前記オフセットキャンセレーションループは、前記オフセット補正電圧信号を出力する単一のトランスコンダクタンス増幅器を備えている、請求項1に記載の回路。前記オフセットキャンセレーションループは、前記最後の増幅器ステージの出力を受信し、前記トランスコンダクタンス増幅器の入力にフィルタリングされた出力を提供するように構成されているローパスフィルタをさらに備えている、請求項7に記載の回路。前記オフセットキャンセレーションループは、前記トランスコンダクタンス増幅器の出力に連結されるフィードバック負荷をさらに備えている、請求項7に記載の回路。前記フィードバック負荷は、フィードバック抵抗器とフィードバックキャパシタとを備え、該フィードバック抵抗器および該フィードバックキャパシタは、共に、前記トランスコンダクタンス増幅器の出力に電気的に接続される一つの端部と、接地に電気的に接続される別の端部とを有する、請求項9に記載の回路。前記入力信号は、差動入力信号を含み、前記入力トランジスタは、該差動入力信号を受信するように構成されている一対の入力トランジスタのうちの1つであり、前記オフセット補正電圧信号は、差動オフセット補正電圧信号を含み、前記オフセット補償トランジスタは、一対のオフセット補償トランジスタのうちの1つである、請求項2に記載の回路。前記マルチステージ増幅器チェーンはマルチステージ等化器チェーンを備え、前記第1の増幅器ステージは第1の等化器ステージを備え、最後の増幅器ステージは最後の等化器ステージを備えている、請求項1に記載の回路。前記オフセット補償ループは、1つのドミナントポールと、後に続く単一の寄生ポールとを生成する、請求項1に記載の回路。前記オフセット補償ループは、より高い周波数での応答振幅において2次ロールオフを有する、請求項1に記載の回路。一連の増幅器ステージによって連続時間入力信号を受信することと、連続時間出力信号を生成するように該一連の増幅器ステージによって該連続時間入力信号を増幅することと、該連続時間出力信号をオフセットキャンセレーションループに入力することと、該オフセットキャンセレーションループによってオフセット補正電圧信号を生成することと、増幅器ステージにおいて該オフセット補正電圧信号をオフセット補償トランジスタのゲートに印加することとを包含する、方法。前記オフセット補正電圧信号は、単一のトランスコンダクタンス増幅器を用いて生成される、請求項15に記載の方法。前記一連の増幅器ステージは一連の等化器ステージを含む、請求項15に記載の方法。前記オフセットキャンセレーションループは、1つのドミナントポールと、後に続く単一の二次ポールとを生成する、請求項15に記載の方法。前記オフセットキャンセレーションループは、より高い周波数での応答振幅において2次ロールオフを有する、請求項15に記載の方法。複数の等化器ステージを有するカスケードされた回路であって、第1の等化器ステージと、最後の等化器ステージとを含み、該第1の等化器ステージは、差動入力信号を受信するように構成され、該最後の等化器ステージは差動出力信号を出力するように構成されている、カスケードされた回路と、オフセットキャンセレーションループであって、該差動出力信号を受信し、該第1の等化器ステージ内に印加される差動オフセット補正電圧信号を生成するように構成されている、オフセットキャンセレーションループと、該第1の等化器ステージにおける一対の入力トランジスタであって、該入力トランジスタのゲートは、該差動入力信号を受信するように構成されている、一対の入力トランジスタと、該第1の等化器ステージにおける一対のオフセット補償トランジスタであって、各オフセット補償トランジスタのソースは対応する入力トランジスタのドレインに電気的に接続され、該オフセット補償トランジスタの該ゲートに印加される電圧は、該差動オフセット補正電圧信号によって決定される、一対のオフセット補償トランジスタと、一対の抵抗器であって、該抵抗器の各々は、対応するオフセット補償トランジスタのチャネルと並列に構成されている、一対の抵抗器とを備えている、集積回路。概要1つの実施形態は、オフセットキャンセレーションループを有するように構成される連続時間回路に関する。連続時間回路は、第1の増幅器ステージおよび最後の増幅器ステージを含むマルチステージ増幅器チェーンと、オフセットキャンセレーションループとを含む。オフセットキャンセレーションループは、最後の増幅器ステージの出力を受信し、オフセット補正電圧信号を第1の増幅器ステージに提供するように構成される。第1の増幅器ステージは、入力トランジスタと、オフセット補償トランジスタとを含み得る。オフセット補償トランジスタのソースは、入力トランジスタのドレインに電気的に接続され得、オフセット補償トランジスタのゲートの電圧は、オフセット補正電圧信号によって決定され得る。オフセット補正電圧信号は、単一のトランスコンダクタンス増幅器を用いて生成され得る。オフセット補償ループは、より大きい安定性を有するように、1つのドミナントポールと、後に続く単一の寄生ポールとを作り得、より高い周波数での応答振幅において2次ロールオフを有利に達成し得る。マルチステージ増幅器チェーンは、マルチステージ等化器チェーンを備え得る。別の実施形態は、連続時間回路のオフセットキャンセレーションの方法に関する。連続時間入力信号は、連続時間出力信号を生成するように一連の増幅器ステージによって受信され、増幅される。連続時間出力信号は、オフセットキャンセレーションループに入力され、オフセットキャンセレーションループは、オフセット補正電圧信号を生成する。オフセット補正電圧信号は、増幅器ステージにおけるオフセット補償トランジスタのゲートに印加される。別の実施形態は、第1の等化器ステージおよび最後の等化器ステージを含む複数の等化器ステージを有するカスケードされた回路と、オフセットキャンセレーションループとを含む集積回路に関する。第1の等化器ステージは差動入力信号を受信するように構成され、最後の等化器ステージは差動出力信号を出力するように構成される。オフセットキャンセレーションループは、差動出力信号を受信し、第1の等化器ステージ内に印加される差動オフセット補正電圧信号を生成するように構成される。第1の等化器ステージは、少なくとも一対の入力トランジスタと、一対のオフセット補償トランジスタと、一対の抵抗器とを含む。入力トランジスタのゲートは、差動入力信号を受信するように構成される。各オフセット補償トランジスタのソースは、対応する入力トランジスタのドレインに電気的に接続され、オフセット補償トランジスタのゲートに印加される電圧は、差動オフセット補正電圧信号によって決定される。該抵抗器の各々は、対応するオフセット補償トランジスタのチャネルと並列に構成される。他の実施形態、局面および特徴もまた、開示される。例えば、本発明は以下の項目を提供する。項目1マルチステージ増幅器チェーンであって、該マルチステージ増幅器チェーンは、該チェーン内に第1の増幅器ステージと最後の増幅器ステージとを含む、マルチステージ増幅器チェーンと、該最後の増幅器ステージの出力を受信することと、オフセット補正電圧信号を該第1の増幅器ステージに提供することとを行うように構成されているオフセットキャンセレーションループとを備えている、回路。項目2上記第1の増幅器ステージ内の入力トランジスタであって、該入力トランジスタは、ゲートと、ソースと、ドレインとを有し、該入力トランジスタのゲートは、入力信号を受信するように構成されている、入力トランジスタと、該第1の増幅器ステージ内のオフセット補償トランジスタであって、該オフセット補償トランジスタは、ゲートと、ソースと、ドレインとを有し、該オフセット補償トランジスタのソースは、該入力トランジスタのドレインに電気的に接続され、該オフセット補償トランジスタのゲートの電圧は上記オフセット補正電圧信号によって決定される、オフセット補償トランジスタとをさらに備えている、上記項目に記載の回路。項目3上記オフセット補償トランジスタのチャネルと並列に構成される抵抗器をさらに備え、該抵抗器の一つの端部は、該オフセット補償トランジスタのソースに電気的に連結され、該抵抗器の別の端部は、該オフセット補償トランジスタのドレインに電気的に連結される、上記項目のいずれかに記載の回路。項目4上記オフセット補償トランジスタのドレインに電気的に連結されるインピーダンスと、該オフセット補償トランジスタのドレインに電気的に連結されるテール電流源とをさらに備えている、上記項目のいずれかに記載の回路。項目5上記第1の増幅器ステージ内のソースフォロワー回路をさらに備え、該ソースフォロワー回路は、上記オフセット補正電圧信号を受信し、上記オフセット補償トランジスタのゲートに電圧として印加されるバッファリングされた電圧を生成するように構成されている、上記項目のいずれかに記載の回路。項目6上記ソースフォロワー回路は、電流源とオフセット入力トランジスタとを備え、該オフセット入力トランジスタは、ゲートとソースとドレインとを有し、上記オフセット補正電圧信号は、該オフセット入力トランジスタのゲートに印加され、上記バッファリングされた電圧は、該電流源と該オフセット入力トランジスタのソースとの間のノードにおいて生成される、上記項目のいずれかに記載の回路。項目7上記オフセットキャンセレーションループは、上記オフセット補正電圧信号を出力する単一のトランスコンダクタンス増幅器を備えている、上記項目のいずれかに記載の回路。項目8上記オフセットキャンセレーションループは、上記最後の増幅器ステージの出力を受信し、上記トランスコンダクタンス増幅器の入力にフィルタリングされた出力を提供するように構成されているローパスフィルタをさらに備えている、上記項目のいずれかに記載の回路。項目9上記オフセットキャンセレーションループは、上記トランスコンダクタンス増幅器の出力に連結されるフィードバック負荷をさらに備えている、上記項目のいずれかに記載の回路。項目10上記フィードバック負荷は、フィードバック抵抗器とフィードバックキャパシタとを備え、該フィードバック抵抗器および該フィードバックキャパシタは、共に、上記トランスコンダクタンス増幅器の出力に電気的に接続される一つの端部と、接地に電気的に接続される別の端部とを有する、上記項目のいずれかに記載の回路。項目11上記入力信号は、差動入力信号を含み、上記入力トランジスタは、該差動入力信号を受信するように構成されている一対の入力トランジスタのうちの1つであり、上記オフセット補正電圧信号は、差動オフセット補正電圧信号を含み、上記オフセット補償トランジスタは、一対のオフセット補償トランジスタのうちの1つである、上記項目のいずれかに記載の回路。項目12上記マルチステージ増幅器チェーンはマルチステージ等化器チェーンを備え、上記第1の増幅器ステージは第1の等化器ステージを備え、最後の増幅器ステージは最後の等化器ステージを備えている、上記項目のいずれかに記載の回路。項目13上記オフセット補償ループは、1つのドミナントポールと、後に続く単一の寄生ポールとを生成する、上記項目のいずれかに記載の回路。項目14上記オフセット補償ループは、より高い周波数での応答振幅において2次ロールオフを有する、上記項目のいずれかに記載の回路。項目15一連の増幅器ステージによって連続時間入力信号を受信することと、連続時間出力信号を生成するように該一連の増幅器ステージによって該連続時間入力信号を増幅することと、該連続時間出力信号をオフセットキャンセレーションループに入力することと、該オフセットキャンセレーションループによってオフセット補正電圧信号を生成することと、増幅器ステージにおいて該オフセット補正電圧信号をオフセット補償トランジスタのゲートに印加することとを包含する、方法。項目16上記オフセット補正電圧信号は、単一のトランスコンダクタンス増幅器を用いて生成される、上記項目のいずれかに記載の方法。項目17上記一連の増幅器ステージは一連の等化器ステージを含む、上記項目のいずれかに記載の方法。項目18上記オフセットキャンセレーションループは、1つのドミナントポールと、後に続く単一の二次ポールとを生成する、上記項目のいずれかに記載の方法。項目19上記オフセットキャンセレーションループは、より高い周波数での応答振幅において2次ロールオフを有する、上記項目のいずれかに記載の方法。項目20複数の等化器ステージを有するカスケードされた回路であって、第1の等化器ステージと、最後の等化器ステージとを含み、該第1の等化器ステージは、差動入力信号を受信するように構成され、該最後の等化器ステージは差動出力信号を出力するように構成されている、カスケードされた回路と、オフセットキャンセレーションループであって、該差動出力信号を受信し、該第1の等化器ステージ内に印加される差動オフセット補正電圧信号を生成するように構成されている、オフセットキャンセレーションループと、該第1の等化器ステージにおける一対の入力トランジスタであって、該入力トランジスタのゲートは、該差動入力信号を受信するように構成されている、一対の入力トランジスタと、該第1の等化器ステージにおける一対のオフセット補償トランジスタであって、各オフセット補償トランジスタのソースは対応する入力トランジスタのドレインに電気的に接続され、該オフセット補償トランジスタの該ゲートに印加される電圧は、該差動オフセット補正電圧信号によって決定される、一対のオフセット補償トランジスタと、一対の抵抗器であって、該抵抗器の各々は、対応するオフセット補償トランジスタのチャネルと並列に構成されている、一対の抵抗器とを備えている、集積回路。摘要1つの実施形態は、オフセットキャンセレーションループを有するように構成される連続時間回路に関する。連続時間回路は、第1の増幅器ステージおよび最後の増幅器ステージを含むマルチステージ増幅器チェーンと、オフセットキャンセレーションループとを含む。オフセットキャンセレーションループは、最後の増幅器ステージの出力を受信し、オフセット補正電圧信号を第1の増幅器ステージに提供するように構成される。オフセット補償ループは、より大きい安定性を有するように、1つのドミナントポールと、後に続く単一の寄生ポールとを作り得、より高い周波数での応答振幅において2次ロールオフを有利に達成し得る。他の実施形態、局面および特徴もまた、開示される。詳細な説明検討の目的、かつ、非限定的な目的のために、概して、下記に説明されるカスケードされた回路が差分信号であるデータ信号を受信および出力することが想定される。しかしながら、ここに開示される発明の原理がシングルエンド信号にも適用し得ることは理解されるべきである。従来のカスケードされた連続時間回路は、典型的には、出力オフセット電圧をフィルタリングするフィードバックループを用い、その電圧を高利得増幅器に通過させ、フィードバック電流を回路の第1ステージに印加して連続時間方法でオフセットを減少させる。フィードバックループを有するそのような従来のカスケードされた連続時間回路は、図1に示される。サンプリングされた離散時間信号に対して、連続時間回路は連続時間信号で動作することに注意されたい。図1に示される実施例の回路100において、4つの等化器ステージEq1、Eq2、Eq3、およびEq4はシリアルチェーンで翼列にされる。第1の等化器ステージEq1は、入力負荷RLを有し、オフセット入力電流IOFF_IN-補正電流ICORRに等しい入力電流を受信する。Eq1は、入力電流における遷移の急勾配を増加させるようにより高い周波数を増幅するように構成され得る。Eq1の出力は、第2の等化器ステージEq2の入力に接続される。Eq2の出力は、第3の等化器ステージEq3の入力に接続される。最後にEq3の出力は、第4の等化器ステージEq4の入力に接続される。これらのさらなるステージEq2、Eq3、およびEq4の各々は、検出された遷移に対して急勾配をさらに増加させるかまたはさもなければ信号を整形するように構成され得る。図1にさらに見られるように、第1のトランスコンダクタンス増幅器gm1は、キャパシタCFおよび抵抗器RFによって表されるフィードバック負荷を駆動し、フィードバック負荷は、このフィードバックループのドミナントポールDominantpoleを実現する。ループにおける他の構成要素は、この全ループの位相マージンに影響を及ぼす寄生ポールを提供する。図1のフィードバックループに1つのドミナントポールDominantpoleおよび後に続く3つの寄生ポールがある。第1の寄生ポールParasiticpole1は、gm1の入力においてすなわち、オフセット補償ループの入力において、抵抗器RINおよびキャパシタCINによって表されるローパスフィルタによる。第2の寄生ポールParasiticpole2は、gm1によって駆動される入力信号VCORRを有し、出力として補正電流ICORRを提供する第2のトランスコンダクタンス増幅器gm2による。第3の寄生ポールParasiticpole3は、オフセットキャンセレーションループ信号ICORRが第1の等化器ステージEq1に印加されると行われる有効電流総和Σによる。オフセットキャンセレーションループ信号の印加を示す第1の等化器ステージの従来の回路実装は、図2に示される。示されるように、第1の等化器ステージは、一対の差動トランジスタM1およびM2と、インピーダンス間に事実上の接地を有するインピーダンスZ1およびZ2と、テール電流源I1およびI2とを含み得る。この従来の回路において、オフセットキャンセレーションループ信号ICORRは、可変電流源IofnおよびIofpとして示され、ここでICORR=Iofp-Iofnでありテール電流源それぞれI1およびI2に並列で出力されるgm2の差動電流出力によって印加される。この第1のステージの差動出力OUTPおよびOUTNは、次のステージEq2の差動入力として提供される。上記に考察されるように、連続時間回路におけるオフセットキャンセレーションの従来の技術は、フィードバックフィルタ電圧を用いて電流を補償ステージの中に注入する。しかしながら、出願人は、従来の回路の安定化が特に高利得ループに対して問題があり得ると決定した。出願人は、従来の回路の不安定性が少なくとも部分的に複数の寄生ポールの存在によるものと確信する。上記に説明される従来のオフセットキャンセレーション回路100と比較して、本明細書において開示されるオフセットキャンセレーション回路300は、次の利益および利点を提供する。第1に、オフセットキャンセレーション信号は、それを電流ドメインに変更する必要よりはむしろ、電圧ドメイン内全体に保たれ得る。第2に、第2のトランスコンダクタンス増幅器gm2は、有利なことに除去され得る。第3に、フィードバック経路における後に続く寄生ポールの数は3から2に減少し、ポールの数の減少は回路の安定性を増加させる。第4に、スイッチ抵抗を直接制御することによって、同じ量のオフセットを補償するためにより少ない全ループ利得が用いられ得る。換言すると、オフセットの範囲は、従来のアプローチより大きい場合がある。これは、テール電流源における電流ではなく、補償スイッチ抵抗が変動するからである。最後に、疑似差動ステージの場合のように、オフセット電流は無駄にされない。図3は、本発明の一実施形態に従う連続時間回路のオフセットキャンセレーションのための回路300を示す。図3に描かれる特定の実施形態において、4つの等化器ステージEq1、Eq2、Eq3、およびEq4はシリアルチェーンで翼列にされる。他の実施形態は、異なる数のステージを有し得、かつ/または翼列にされた等化器よりはむしろ増幅器ステージを有し得る。第1の等化器ステージEq1は、オフセット入力電流IOFF_INに等しい入力電流を受信する。図1における従来の回路と対照的に、gm2によって生成される補正電流ICORRに対する有効電流総和Σはない。代わりに、CFおよびRFによって表されるフィードバック負荷と組み合わされてgm1によって出力される補正電圧VCORRは、gm2の必要なく第1のステージに直接送信される。図3のフィードバックループに1つのドミナントポールDominantpoleおよび後に続くただ2つの寄生ポールがある。第1の寄生ポールParasiticpole1は、gm1の入力において、抵抗器RINおよびキャパシタCINによって表されるローパスフィルタによる。第2の寄生ポールParasiticpoleAは、第1の等化器ステージEq1によるものであり、以下に考察されるように、位相マージン分析に対して無視され得る。従って、図1と比較して、2つの有害な寄生ポールは、図3のフィードバック経路において除去された。図4は、本発明の一実施形態に従い、オフセットキャンセレーションループ電圧の印加を示す第1の等化器ステージ図3におけるEq1の回路実装を描く。下記に説明されるように、この制御電圧は、カスケードされた等化器チェーンのオフセットをキャンセルするために用いられ得る。示されるように、第1の等化器ステージは、一対の差動トランジスタM1およびM2と、一対のオフセット入力トランジスタMlspおよびMlsnと、一対のオフセット補償トランジスタMofcpおよびMofcnとを含み得る。ステージはまた、インピーダンス間に事実上の接地を有するインピーダンスZ1およびZ2と、抵抗器RfxpおよびRfxnと、電流源I1、I2、IspおよびIsnとを含む。この特定の実装において、M1およびM2はWin/Linのゲート幅/長を有するNMOSトランジスタであり得、MIspおよびMIsnはゲート幅/長W1/L1を有するPMOSトランジスタであり得、MofcpおよびMofcnはゲート幅/長W2/L2を有するNMOSトランジスタであり得る。この回路において、図3におけるトランスコンダクタンス増幅器/ローパスフィルタの組み合わせの電圧出力VCORRは差動オフセット電圧入力VOFPおよびVOFNとして第1のステージに直接入力され、ここでVCORR=VOFP-VOFNである。図4に見られるように、差動オフセット電圧入力VOFPおよびVOFNは、複数のソースフォロワー回路それぞれ、電流源IspおよびトランジスタMIspと、電流源IsnおよびトランジスタMIsnとを備えているによってバッファリングされる。バッファリングされた差動電圧入力vsfpおよびvsfnは、線形領域において動作している複数のオフセット補償トランジスタそれぞれ、MofcpおよびMofcnのゲートに印加される。線形領域におけるMofcpまたはMofcnなどのNMOSトランジスタのゲート電圧が増加すると、NMOSトランジスタのチャネル抵抗は降下することに注意されたい。他方、線形領域におけるNMOSトランジスタのゲート電圧が減少すると、NMOSトランジスタのチャネル抵抗は増加する。オフセット補償中、チェーンにおけるDC直流オフセットに応答してVOFPが上昇しVOFNが降下するとおよびその逆も同様、差動電圧はフィードバックループによって発達させられる。ブリード抵抗器RfxpおよびRfxnは、一部の電流がMofcpおよびMofcnを迂回することを可能にする。この回路において、補正可能オフセット電圧の振幅は、部分的にRfxpとMofcpおよびRfxpとMofcnとの抵抗率によって決定される。より多くの電流がMofcpおよびMofcnによって変調させられる場合、補正可能オフセット電圧の振幅は増加する。しかしながら、MofcpおよびMofcnはまた、追加のソース縮退抵抗器として動作し、追加のソース縮退抵抗器は、入力対M1およびM2の実効利得を低下させ、それでステージの帯域幅および利得を減少させ、すなわち、ステージのAC交流性能を減少させる。適切な抵抗率を選択することによって、オフセットキャンセレーションと等化ステージの性能との間の実際的な妥協が達成され得る。1つの極限において、RfxpおよびRfxnが除去すなわち、無限大または開回路に設定された場合、すべての電流は、流れ、MofcpおよびMofcnによって変調される。その場合、最大の達成可能な補正可能オフセット電圧が達せられるが、等化ステージのAC性能は最小である。最大の達成可能な補正可能オフセット電圧は、少なくとも部分的に、テール電流すなわち、I1およびI2とオフセット補償トランジスタの可変チャネル抵抗すなわち、MofcpおよびMofcnのチャネル抵抗の範囲の積によって決定される。他方の極限において、RfxpおよびRfxnが0すなわち、短絡に設定された場合、電流は全く流れず、いかなる電流もMofcpおよびMofcnによって変調されない。その場合、補正可能オフセット電圧は0であり、一方、等化ステージのAC性能は最大である。従って、上記の考察および有限の固定RfxpおよびRfxnが与えられたとすると、差動オフセット電圧VOFPおよびVOFNがオフセット補償電圧vocnおよびvocpを効果的に変調することが明らかであり、ここでvocnはM1のドレインにおける電圧であり、vocpはM2のドレインにおける電圧である。これらのオフセット補償電圧vocnおよびvocpは、差動電圧出力OUTPおよびOUTNにおける対応する電圧変化を引き起こし、これらの差動電圧出力は、次のステージEq2の差動電圧入力として提供される。図4にさらに示されるように、非ドミナントポールNon-dominantpoleAは、ソースフォロワー回路によって作られる。これは、図3におけるNon-dominantpoleAと同一である。回路の1つの実装において、Non-dominantpoleAは最小消費電力約100マイクロアンペアでおおよそ5~6GHzの周波数である。Non-dominantpoleAの周波数は、図1に示される寄生ポールの周波数より何桁も実質的に高い。そのようなものとして、Non-dominantpoleAは、位相マージン分析に関して無視され得る。図4の実施形態において、NMOSトランジスタMofcpおよびMofcnがそれらを適切なサイズで作ることによってかつPMOSレベルシフタソースフォロワーとして構成されるMIspおよびMIsnを用いることによって、線形領域において維持され得る事に注意されたい。ソースフォロワー回路はまた、フェイルセーフとして働く。特に、ソースフォロワー回路は、MIspおよびMIsnの閾値電圧が高い場合、MofcpおよびMofcnに印加されるゲート電圧vsfpおよびvsfnがMofcpおよびMofcnを線形領域に保つのになおも十分であることを確実にするように構成され得る。本発明の一実施形態に従って、オフセット補償ループは、オフセット補償ループの入力における後に続く1つの二次ポールと、1つのドミナントポールとを有する。一実施形態において、図3における回路300の全ループ利得は、図1の回路100の全ループ利得より少ない約10dBであり得るが、図3の回路300は、それが大きくなり得る全テール電流を用いるので、より大きなオフセットキャンセレーション能力を有する。さらに、図3における回路300の減少したループ利得は、ループを安定させることをより容易にする。さらに、複数の寄生ポールがなく、プロセス、電圧および温度PVTにおける変動は、安定性に対する有害な影響が少ない。図5は、図1の従来のオフセットキャンセレーションループ100と本発明の一実施形態に従う、図3のオフセットキャンセレーションループ300との比較を提供するボード図である。ボード図は、従来のループおよび新しいループに関して、周波数単位:Hz対振幅単位:dBおよび位相単位:度を示す。ボード図を生成する際に、図3のオフセットキャンセレーションループ300は、図1の従来のオフセットキャンセレーションループ100と類似するループフィルタサイズで実装された。第1のボード振幅プロット502は、図1の従来のオフセットキャンセレーションループ100に対するループ利得を示し、第2のボード振幅プロット504は、図3のオフセットキャンセレーションループ300に対するループ利得を示す。第1のボード位相プロット506は、図1の従来のオフセットキャンセレーションループ100の周波数応答位相ずれを示し、第2のボード位相プロット508は、図3の従来のオフセットキャンセレーションループ300の周波数応答位相ずれを示す。振幅プロットにおいて見られるように、0dB周波数は、図3のオフセットキャンセレーションループ300に対するよりも従来のオフセットキャンセレーションループ100に対して高い。しかしながら、位相プロットに見られるように、図1の従来のオフセットキャンセレーションループ100は、100MHzを超える4次ロールオフを有し、一方、図3のオフセットキャンセレーションループ300は、300MHzを超える、より少ない急勾配の2次ロールオフを有する。そのようなものとして、位相ずれプロットは、図3のオフセットキャンセレーションループ300に対して曲がり始める周波数約20MHzで曲がり始めるよりも、図1のオフセットキャンセレーションループ100に対してはるかに低い周波数で曲がり始める約5MHzで曲がり始める。この特定のシミュレーションの曲がりに対して、位相マージン改善は約27度図1のループに対する約60度の位相マージンと図3のループに対する約87度の位相マージンとの間の差であることが判明した。このことは、図3のオフセットキャンセレーションループ300は、図1の従来のオフセットキャンセレーションループ100よりも実質的に安定していることを示す。換言すると、図3のオフセットキャンセレーションループ300は、不安定になる前に実質的により大きい開ループ位相ずれまたは時間遅延を許容し得る。他のシミュレーションの曲がりにおいて、図1のループ100における寄生ポールは、そのループを不安定にし得る。図3のループ300におけるより少ないポールはまた、所与のフィルタサイズを扱うためにループ安定性をより容易にする。図5のボードプロットは、図1のループフィルタの領域と比較して図3のループフィルタの類似の領域に対して80度を超える位相マージンが達成可能であることを示す。しかしながら、より低い位相マージン例えば、60度が許容され得る場合、図3のループフィルタの領域は、同じ安定性を維持しながら、図1のループフィルタの領域と比較して減少され得る。図6は、本発明の一実施形態に従うオフセット補償ループ300の過渡応答を示す。上のグラフは、入力信号602を示し、入力信号602は、時間t=0において0ボルトで開始し、時間t=20nsの近くで-60ミリボルトにステップダウンし、次いで時間t=150nsの近くで60ミリボルトにステップアップする。下のグラフは、入力信号602のDCオフセット電圧に応答する出力信号604を示す。特に、図3を参照すると、入力信号602は、入力信号IOFF_INの電圧に対応し、出力信号604は、電圧信号VOFF_OUTの電圧に対応する。分かるように、ループ300が入力信号において各電圧ステップを補償するのにおおよそ50ナノ秒かかる。図6においてさらに分かるように、-60mV入力ステップに対して約1mVの残留オフセットおよび60mV入力ステップに対して約-1mVの残留オフセットがある。図7は、図1の従来のオフセットキャンセレーションループ100のフォワード利得702および本発明の一実施形態に従う図3のオフセットキャンセレーションループ300のフォワード利得704を示す。分かるように、フォワード利得曲線は、図3のオフセットキャンセレーションループ300に対して一端から一端まで、より低い。出願人は、これがトランジスタMofcpを追加して、Mofcnが第1のステージの有効利得を減少させることによるものであると確信する。有効gmにおけるわずかの低下はまた、ピーキング周波数におよび全帯域幅における低下を引き起こす。従って、別の状況では発生するであろう、ステージの利得におけるこの低下を補償するために、DC利得は増加させられる必要があり得る。図8は、本発明の一実施形態に従う翼列にされた増幅器の回路を含む連続時間回路のオフセットキャンセレーションの回路800を示す。回路800は、図3の回路300に類似している。相違は、等化器ステージEq1、Eq2、Eq3、およびEq4のチェーンがより一般的な増幅器ステージAmp1、Amp2、Amp3、およびAmp4のチェーンによって置き換えられていることである。本発明の一実施形態に従って、第1の増幅器ステージAmp1は、図4に示されるように実装され得る。図9は、本発明の局面を含み得るフィールドプログラマブルゲートアレイFPGA900の簡易部分ブロック図である。本発明の実施形態が、フィールドプログラマブルゲートアレイFPGA、プログラマブルロジックデバイスPLD、複合プログラマブルロジックデバイスCPLD、プログラマブルロジックアレイPLA、デジタル信号プロセッサDSPおよび特定用途向け集積回路ASICなどの多数のタイプの集積回路において用いられ得ることは理解されるべきである。FPGA900は、そのコア内に、様々な長さおよび速度の列および行の相互接続導体のネットワークによって相互接続されるプログラマブルロジックアレイブロックまたはLAB902の二次元アレイを含む。LAB902は、複数例えば、10の論理素子またはLEを含む。LEは、ユーザ定義論理関数の効率的な実装を提供するプログラマブルロジックブロックである。FPGAは、様々な組合せ機能および逐次機能を実装するように構成され得る多数の論理素子を有する。論理素子は、プログラマブル相互接続構造へのアクセスを有する。プログラマブル相互接続構造は、ほとんどあらゆる所望の構成で論理素子を相互接続するようにプログラムされ得る。FPGA900はまた、アレイ全体に提供される、様々なサイズのランダムアクセスメモリRAMブロックを含む分散メモリ構造を含み得る。RAMブロックは、例えばブロック904と、ブロック906と、ブロック908とを含む。これらのメモリブロックはまた、シフトレジスタと、FIFOバッファとを含み得る。FPGA900は、例えば、加算機能または減算機能を有する乗算器を実装し得るデジタル信号処理DSPをさらに含み得る。この実施例においてチップの周囲に位置を定められる入力/出力要素IOE912は、多数のシングルエンドおよび差動の入力/出力規格をサポートする。各IOE912は、FPGA900の外部端子すなわち、ピンに連結される。トランシーバTX/RXチャネルアレイは、例えば、各TX/RXチャネル回路920がいくつかのLABに連結されている状態で示されるように配置され得る。TX/RXチャネル回路920は、回路のうちでとりわけ、本明細書において説明されるオフセットキャンセレーション回路を含み得る。FPGA900が本明細書において例示的目的のためのみに説明されること、および本発明が多くの異なるタイプのPLD、FPGA、およびASICで実装され得ることは理解されるべきである。本発明はまた、いくつかの構成要素のうちの1つとしてFPGAを有するシステムにおいて実装され得る。図10は、本発明の技術を具体化し得る例示的デジタルシステム1000のブロック図を示す。システム1000は、プログラムされたデジタルコンピュータシステム、デジタル信号処理システム、専用デジタルスイッチングネットワーク、または他の処理システムであり得る。さらに、そのようなシステムは、電気通信システム、自動車システム、制御システム、民生用電子機器、パーソナルコンピュータ、インターネット通信およびネットワーキングおよび他のものなどの種々様々な用途に設計され得る。さらにシステム1000は、単一の基板上、複数の基板上、または複数のエンクロージャ内に提供され得る。システム1000は、処理ユニット1002と、メモリユニット1004と、1つ以上のバスによって一緒に相互接続される入力/出力I/Oユニット1006とを含む。この例示的実施形態に従って、FPGA1008は、処理ユニット1002に埋め込まれる。FPGA1008は、システム1000内において多くの異なる目的に役立ち得る。FPGA1008は、例えば処理ユニット1002の論理ビルディングブロックであり得、その内部および外部の動作をサポートし得る。FPGA1008は、システム動作においてその特定の役割を続行するのに必要な論理機能を実装するようにプログラムされる。FPGA1008は、接続1010を介してメモリ1004に、および接続1012を介してI/Oユニット1006に特別に連結され得る。処理ユニット1002は、処理もしくは格納のために適切なシステム構成要素にデータを向け得るか、メモリ1004に格納されるプログラムを実行し得るか、I/Oユニット1006を介してデータを受信し送信し得るか、または他の類似の機能を実行し得る。処理ユニット1002は、中央処理装置CPU、マイクロプロセッサ、浮動小数点コプロセッサ、グラフィックスコプロセッサ、ハードウェアコントローラ、マイクロコントローラ、コントローラとして用いるようにプログラムされたフィールドプログラマブルゲートアレイ、ネットワークコントローラ、または任意のタイプのプロセッサまたはコントローラであり得る。さらに多くの実施形態において、しばしばCPUが不要である。例えば、CPUの代わりに、1つ以上のFPGA1008は、システムの論理演算を制御し得る。別の例として、FPGA1008は、必要に応じ特定の計算タスクを扱うように再プログラムされ得る再構成可能プロセッサとして働く。あるいは、FPGA1008は、それ自体に埋め込みマイクロプロセッサを含み得る。メモリユニット1004は、ランダムアクセスメモリRAM、リードオンリメモリROM、固定ディスク媒体もしくはフレキシブルディスク媒体、フラッシュメモリ、テープ、または任意の他の格納手段、あるいはこれらの格納手段の任意の組み合わせであり得る。上記の説明において、本発明の実施形態の完全な理解を提供するために多くの具体的な詳細が与えられる。しかしながら、本発明の例示された上記の説明は、網羅的であることもまたは開示された正確な形態に本発明を限定することも意図されない。当業者は、本発明が、1つ以上の具体的な詳細なしに、または他の方法、構成要素などを用いて実施され得ることを認識する。他の実例において、周知の構造または動作は、本発明の局面をあいまいにすることを避けるために、詳細には示されないし説明もされない。本発明の具体的な実施形態および実施例は、本明細書において例示的目的のためのみに説明されるが、当業者が認識するように、本発明の範囲内において様々な均等の修正形態が可能である。これらの修正形態は、上記の詳細な説明を考えて本発明に対してなされ得る。