CPUCentralProcessingUintと、DMADirectMemoryAccess転送を行うDMA処理部と、前記CPUの処理速度を制御する制御部とを有し、該制御部は、前記DMA処理部に保留されたDMA転送の数である保留数に応じて、該保留数が多いほど、処理速度が速くなるように前記CPUの処理速度を制御することを特徴とする半導体装置。前記制御部は、前記DMA処理部に対してなされたDMA転送要求の数と、前記DMA処理部により完了したDMA転送の数との差分を、前記保留数として求めることを特徴とする請求項1に記載の半導体装置。前記CPUは、処理速度が異なる複数の動作モードを有し、前記制御部は、前記保留数に応じて前記CPUの動作モードを切り換えることを特徴とする請求項1または2に記載の半導体装置。CPUCentralProcessingUintと、DMADirectMemoryAccess転送を行うDMA処理部とを有する半導体装置に対して、前記DMA処理部に保留されたDMA転送の数である保留数に応じて、該保留数が多いほど、処理速度が速くなるように前記CPUの処理速度を制御することを特徴とする制御方法。CPUの動作中にDMA転送を行う場合、CPUからのメモリアクセスとDMA転送の競合を回避するため、CPUによるメモリアクセスと、DMAによるメモリアクセスとでバスの占有権を調停しながら動作する必要がある。一般的に、CPUの処理速度が低下すると、CPUによるバス占有時間が長くなるため、DMA転送の速度も低下する。本発明は、上記事情に鑑みてなされたものであり、DMA機能を搭載した半導体装置において、CPUの処理速度とDMA転送の速度をバランス良く制御する技術を提供する。本発明の一つの態様は、制御方法である。この制御方法は、DMA転送を行うDMA処理部を有する半導体装置に対して、DMA処理部に保留されたDMA転送の数である保留数に応じて、該保留数が多いほど、処理速度が速くなるようにCPUの処理速度を制御する。なお、上記態様の方法を実行する回路や装置、該装置を含むシステムなども、本発明の態様としては有効である。本発明にかかる技術によれば、DMA機能を搭載した半導体装置において、CPUの処理速度とDMA転送の速度をバランス良く制御できる。以下、図面を参照して本発明の実施の形態について説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。なお、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。<第1の実施の形態>図1は、本発明の第1の実施の形態にかかるマイクロコンピュータ100を示す。マイクロコンピュータ100は、CPU110と、DMA転送を行うDMA処理部120と、制御部130を備える。なお、マイクロコンピュータに通常備えられるメモリやバスなどの図示は、省略している。制御部130は、例えば図示しないバスによりCPU110と接続されており、CPU110の処理速度を制御する。制御部130によるCPU110の処理速度制御手法は、従来知られているいかなる方法であってもよく、例えば、CPU110に供するクロックの周波数や、電圧を調整することにより、CPU110の処理速度を制御する。なお、この制御は、DMA処理部120に保留されたDMA転送の数以下保留数NUMというに応じてなされる。CPU110は、DMA処理部120にDMA転送を行わせる際に、DMA処理部120にDMA転送要求信号D1を出力する。DMA処理部120は、DMA転送要求信号D1を受信すると、該DMA転送が可能なときに、CPU110にDMA転送許可信号D2を返送する。本実施の形態において、DMA処理部120は、さらに、転送要求フラグF1及び転送完了フラグF2を制御部130に出力する。転送要求フラグF1は、DMA処理部120がCPU110からDMA転送が要求される度に出力するフラグであり、転送完了フラグF2は、DMA処理部120がDMA転送を完了する度に出力するフラグである。すなわち、転送要求フラグF1の数の総和は、DMA処理部120に対してなされたDMA転送要求の数であり、転送完了フラグF2の数の総和は、DMA処理部120により完了したDMA転送の数である。制御部130は、DMA処理部120からの転送要求フラグF1の総和と、転送完了フラグF2の総和を求め、転送要求フラグF1の総和から転送完了フラグF2の総和を減算して得た値を上述した保留数NUMとして算出する。そして、制御部130は、該保留数NUMが大きいほど、CPU110の処理速度が速くなるように制御を行う。本実施の形態において、制御部130は、3段階にCPU110の処理速度を制御する。具体的には、保留数NUMが閾値T1より小さいときには処理速度V1になり、保留数NUMが閾値T1以上閾値T2より小さいときには処理速度V2になり、保留数NUMが閾値T2以上であるときには処理速度V3になりように、CPU110の処理速度を制御する。なお、閾値T2はT1より大きく、処理速度は、V1、V2、V3の順に大きくなる。図2は、マイクロコンピュータ100における制御部130の制御処理を示すフローチャートの例である。なお、図2に示す例において、制御部130の初期設定は、CPU110の処理速度が最も低い処理速度V1になるようにされている。図2に示すように、マイクロコンピュータ100の動作開始直後には、制御部130は、初期設定に従って、CPU110の処理速度が処理速度V1になるように制御するS100。その後、制御部130は、転送要求フラグF1の総和と転送完了フラグF2の総和の差分となる保留数NUMを算出するS102。保留数NUMが閾値T1より小さいと、制御部130は、CPU110の処理速度を変えずに処理速度V1に維持するS104:Yes、S106。そして、保留数NUMを算出するステップS102に戻る。保留数NUMが閾値T1以上閾値T2より小さいと、制御部130は、CPU110の処理速度が処理速度V2になるように制御するS104:No、S108:Yes、S110。そして、保留数NUMを算出するステップS102に戻る。保留数NUMがT2以上であると、制御部130は、CPU110の処理速度が処理速度V3になるように制御するS104:No、S108:No、S112。そして、保留数NUMを算出するステップS102に戻る。その後、保留数NUMの算出と、算出した保留数NUMに基づいたCPU110の処理速度の調整が繰り返されるS102~このように、本実施の形態のマイクロコンピュータ100において、制御部130は、DMA処理部120によりDMA転送の保留数NUMに基づいて、保留数NUMが多いほどCPU110の処理速度を速くするように制御を行う。そのため、保留数NUMが少ないときにはCPU110の処理速度を下げることにより消費電流を抑制する一方、保留数NUMが多いときにはCPU110の処理速度を上げることによりマイクロコンピュータ100全体の処理速度の過度の低下を回避する。<第2の実施の形態>図3は、本発明の第2の実施の形態にかかるマイクロコンピュータ200を示す。マイクロコンピュータ200は、CPU210と、DMA処理部120と、制御部230を有する。DMA処理部120は、第1の実施の形態にかかるマイクロコンピュータ100におけるDMA処理部120と同一のものである。CPU210は、CPUコア212と、速度維持回路214を備える。CPUコア212は、非同期式回路により構成された非同期式のものである。非同期式回路は、温度などの環境要因やチップ製造上のばらつきなどにより、処理速度がばらつくことが知られている。従って、CPUコア212も、処理速度が一定ではない。速度維持回路214は、CPUコア212の処理速度を一定に保つものである。例えば、特許文献3に記載されたように、CPUコア212の処理速度を計測し、計測した処理速度に応じて、処理速度が目標速度より速い場合には電圧を下げ、処理速度が目標速度より遅い場合には電圧を上げるように、CPUコア212に供給する電圧を調整する。こうすることにより、CPUコア212の処理速度は、目標速度に一定に保たれる。本実施の形態のマイクロコンピュータ200において、速度維持回路214は、CPUコア212の処理速度のばらつく範囲内の最も遅い速度以下の所定の速度にCPUコア212の処理速度を保つものである。速度維持回路214が動作するか否かは、制御部230からの制御信号CTRにより制御される。速度維持回路214が動作しない場合には、CPUコア212は、通常の非同期式CPUと同様に処理速度がばらつくが、速度維持回路214が動作すると、CPUコア212は、処理速度が上記所定の速度に一定に保たれる。以下の説明において、速度維持回路214が動作するか否かを、CPU210のモードとして表現する。速度維持回路214が動作しない場合をCPU210の非同期モードといい、速度維持回路214が動作する場合をCPU210の速度一定モードという。CPU210が速度一定モードにある場合には、CPUコア212の処理速度は、CPU210が非同期モードにある場合の最も遅い速度以下である。制御部230は、保留数算出回路232、比較器234、制御信号出力回路236を備える。保留数算出回路232は、DMA処理部120から転送要求フラグF1の総和と、転送完了フラグF2の総和との差分を保留数NUMとして算出して比較器234に出力する。比較器234は、保留数算出回路232からの保留数NUMを閾値と比較し、比較の結果を制御信号出力回路236に出力する。本実施の形態において、比較器234は、CPU210のモードに応じて異なる閾値を用いる。CPU210が速度一定モードにある場合に、比較器234は、所定の閾値T1例えば5を用い、CPU210が非同期モードにある場合に、比較器234が、閾値T1より小さい閾値T2例えば3を用いる。制御信号出力回路236は、比較器234による比較の結果に応じて、CPU210のモードを切り換えるか否かの制御を行う。図4は、マイクロコンピュータ200における処理を示すフローチャートの例である。なお、図4に示す例において、制御部230の初期設定は、CPU210が速度一定モードになるようにされている。図4に示すように、マイクロコンピュータ200は、動作開始直後は、速度一定モードで動作し、すなわち、速度維持回路214は、動作するS200。比較器234により、保留数NUMが得た保留数NUMと閾値T15とを比較した結果、保留数NUMが5より小さいときには、制御信号出力回路236は、制御信号CTRをONにしない。これにより、速度維持回路214は、引き続き動作し、CPU210は、引き続き速度一定モードで動作するS202:Yes、S204。一方、ステップS202において、保留数NUMが5以上になったときにはS202:No、制御信号出力回路236は、制御信号CTRをONにする。これにより、速度維持回路214は動作を停止し、CPU210は、速度一定モードから非同期モードに切り換わるS210、S212。CPU210の非同期モードでの動作中に、保留数NUMが閾値T23以上であればS214:No、制御信号出力回路236は、制御信号CTRをONにしない。これにより、速度維持回路214は、動作を停止したままになり、CPU210は、引き続き非同期モードで動作するS212。一方、ステップS214において、保留数NUMが3以下になったときにはS214:No、制御信号出力回路236は、制御信号CTRをONにする。これにより、速度維持回路214は動作を開始し、CPU210は、非同期モードから速度一定モードに切り換わるS220、S204。このように、本実施の形態のマイクロコンピュータ200において、CPU210が処理速度の遅い速度一定モードで動作中に、DMA処理部120の保留数NUMが5以上になったときに、制御部230は、CPU210の動作モードを処理速度の速い非同期モードに切り換える。また、CPU210が処理速度の速い非同期モードで動作中に、DMA処理部120の保留数NUMが3より小さくなったときに、制御部230は、CPU210の動作モードを処理速度の遅い速度一定モードに切り換える。そのため、保留数NUMが少ないときには消費電流を抑制する一方、保留数NUMが多いときにはマイクロコンピュータ200全体の処理速度の過度の低下を回避できる。以上、実施の形態をもとに本発明を説明した。実施の形態は例示であり、本発明の主旨から逸脱しない限り、上述した実施の形態に対してさまざまな変更、増減を行ってもよい。これらの変更、増減が行われた変形例も本発明の範囲にあることは当業者に理解されるところである。例えば、マイクロコンピュータ100において、CPU110の処理速度を調整する手法としてCPU110へ供給するクロックの周波数や電圧を例挙しましたが、本発明にかかる技術は、いかなる手法でCPUの処理を調整する場合にも適用することができる。また、マイクロコンピュータ200において、速度維持回路214が、非同期式回路により構成されたCPUコア212に供給する電圧を調整することによりCPUコア212の処理速度を一定に保つようになっているが、いかなる手法で非同期式のCPUコアの処理速度を一定に保つモードを有するCPUに対しても本発明にかかる技術を適用することができる。