"複数のメモリセルが行列状に配置されたメモリセルアレイと、行方向に配置された複数の前記メモリセルに対し共通に設けられた複数のワード線と、前記複数のワード線をそれぞれ駆動する複数の駆動回路と、第1端子に入力された活性化信号を第2端子から制御信号として出力する判定用トランジスタと、前記制御信号に基づいてドレイン電流が制御される第1トランジスタと、を有し、当該ドレイン電流に応じた第1検出信号を出力する第1検出回路と、前記活性化信号に基づいてドレイン電流が制御される第2トランジスタを有し、当該ドレイン電流に応じた第2検出信号を出力する第2検出回路と、前記第1検出信号と前記第2検出信号とを比較して比較結果を出力する比較回路と、前記比較結果に応じた電源電圧を前記複数の駆動回路に供給する電源電圧供給回路と、を備えた半導体記憶装置。前記第1検出回路は、前記第1トランジスタのドレイン電流を前記第1検出信号として出力し、前記第2検出回路は、前記第2トランジスタのドレイン電流を前記第2検出信号として出力することを特徴とする請求項1に記載の半導体記憶装置。前記第1検出回路は、前記第1トランジスタのドレイン電流に応じた遅延を前記活性化信号に付加して前記第1検出信号として出力し、前記第2検出回路は、前記第2トランジスタのドレイン電流に応じた遅延を前記活性化信号に付加して前記第2検出信号として出力することを特徴とする請求項1に記載の半導体記憶装置。前記電源電圧供給回路は、第1電圧レベルの前記電源電圧と、前記第1電圧レベルより低い第2電圧レベルの前記電源電圧とを、前記比較結果に基づいて選択的に出力することを特徴とする請求項1~3のいずれか一項に記載の半導体記憶装置。前記電源電圧供給回路は、前記第1変化速度にて電圧レベルを変化させる前記電源電圧と、前記第1変化速度よりも遅い第2変化速度にて電圧レベルを変化させる前記電源電圧とを、前記比較結果に基づいて選択的に出力することを特徴とする請求項1~3のいずれか一項に記載の半導体記憶装置。前記制御信号の電圧レベルは、前記判定用トランジスタの閾値電圧と前記活性化信号の電圧レベルとに基づいて決定されることを特徴とする請求項1~5のいずれか一項に記載の半導体記憶装置。前記判定用トランジスタ、前記第1トランジスタ及び前記第2トランジスタは、NチャネルMOSトランジスタであって、前記判定用トランジスタの制御端子には高電位側電源電圧が供給されることを特徴とする請求項1~6のいずれか一項に記載の半導体記憶装置。図8に示す従来技術の場合、記憶データの破壊が最も起こりやすい条件スタティックノイズマージンが最も小さい条件に合わせてドライバ電源電圧LCVDDの電圧レベルを低く調整する例えば、トランジスタTR3のサイズを最適化設計すると、上記以外の動作保証範囲内の条件において必要以上に選択ワード線WLの電圧レベルが低下し、データ読み出し速度が低下してしまうという問題があった。図9に示す従来技術でも、記憶データの破壊が最も発生しやすい条件に合わせて電圧供給回路WSCの出力電圧の電圧レベルを低く調整すると、上記以外の動作保証範囲内の条件において必要以上に選択ワード線WLの電圧レベルが低下し、データ読み出し速度が低下してしまうという問題があった。なお、動作保証範囲内において記憶データの破壊が最も起こりやすい条件とは、例えば、電源電圧VDDが最も低く温度が最も高い条件である。また、動作保証範囲内においてデータ書き込み速度やデータ読み出し速度が最も悪化する条件とは、例えば、電源電圧VDDと温度が最も低い条件である。このように、従来技術の半導体記憶装置では、記憶データの破壊を抑制しようとすると、データ読み出し速度が低下してしまうという問題があった。本発明にかかる半導体記憶装置は、複数のメモリセルが行列状に配置されたメモリセルアレイと、行方向に配置された複数の前記メモリセルに対し共通に設けられた複数のワード線と、前記複数のワード線をそれぞれ駆動する複数の駆動回路と、第1端子に入力された活性化信号を第2端子から制御信号として出力する判定用トランジスタと、前記制御信号に基づいてドレイン電流が制御される第1トランジスタと、を有し、当該ドレイン電流に応じた第1検出信号を出力する第1検出回路と、前記活性化信号に基づいてドレイン電流が制御される第2トランジスタを有し、当該ドレイン電流に応じた第2検出信号を出力する第2検出回路と、前記第1検出信号と前記第2検出信号とを比較して比較結果を出力する比較回路と、前記比較結果に応じた電源電圧を前記複数の駆動回路に供給する電源電圧供給回路と、を備える。上述のような回路構成により、データ読み出し速度の低下を抑制しつつ、記憶データの破壊を抑制することができる。本発明により、データ読み出し速度の低下を抑制しつつ、記憶データの破壊を抑制することが可能な半導体記憶装置を提供することができる。以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。実施の形態1図1は、本発明の実施の形態1にかかる半導体記憶装置1を示す図である。本実施の形態にかかる半導体記憶装置1は、動作条件電源電圧VDDやトランジスタの閾値電圧Vthに応じた電源電圧VDRVをワード線ドライバに供給することにより、データ読み出し速度の低下を抑制しつつ、記憶データの破壊を抑制することを特徴とする。以下、具体的に説明する。まず、半導体記憶装置1の回路構成について説明する。図1に示す半導体記憶装置1は、SRAMセルアレイメモリセルアレイ102と、ワード線ドライバ制御回路行デコーダ103と、ワード線ドライバ駆動回路104_1~104_mmは2以上の整数と、可変電圧源電源電圧供給回路106と、閾値電圧判定回路105と、を少なくとも備える。SRAMセルアレイ102SRAMセルアレイ102には、複数のSRAMセル以下、単にメモリセルと称すMC不図示が行列状に配置されている。例えば、SRAMセルアレイ102には、m行×n列m、nのいずれも2以上の整数の複数のメモリセルMCが配置されている。行列状に配置された複数のメモリセルMCの各行に対応してワード線WL_1~WL_mが配列される。これらメモリセルMCは、それぞれ対応する行のワード線WLに接続される。また、これらメモリセルMCの各列に対応してビット線対BL_1,/BL_1~BL_n,/BL_n不図示が配列される。これらメモリセルMCは、それぞれ対応する列のビット線対BL,/BLに接続される。なお、ワード線WLは、ワード線WL_1~WL_mのいずれかであり、ビット線BL及びビット線/BLは、それぞれ、ビット線BL_1~BL_n及びビット線/BL_1~/BL_nのいずれかである。各メモリセルMCは、例えば、2個のCMOSインバータと、2個のアクセストランジスタと、を有する。2個のCMOSインバータの入力端子及び出力端子は互いに交差結合されており、これらCMOSインバータによりインバータラッチが構成される。したがって、これらCMOSインバータの入力端子記憶ノードには、互いに相補なデータが保持される。また、2個のアクセストランジスタは、それぞれ、対応するビット線BL,/BLと記憶ノードとの導通状態を、対応するワード線WLの電圧レベルに基づいて制御する。ワード線ドライバ制御回路103ワード線ドライバ制御回路103は、内部行アドレス信号不図示をデコードして行選択信号WLB_1~WLB_mを生成する回路である。ワード線ドライバ制御回路103は、内部行アドレス信号の指定する行に対応する行選択信号WLBを選択状態Lレベルに駆動し、残りの行選択信号WLBを非選択状態Hレベルに維持する。ワード線ドライバ104_1~104_mワード線ドライバ104_1~104_mは、ワード線WL_1~WL_mのうち行選択信号WLB_1~WLB_mに基づいて選択されたいずれかのワード線WLを選択状態に駆動する。また、ワード線ドライバ104_1~104_mの各高電位側電源端子には、可変電圧源106からの電源電圧DVRVが供給される。ワード線ドライバ104_1~104_mは、それぞれ対応するワード線WLが選択された場合、電源電圧DVRVを当該ワード線WLに伝達する。列選択回路、書き込み回路、読み出し回路半導体記憶装置1は、図示していないが、内部列アドレス信号の指定する列に対応する相補のビット線対BL,/BLを選択する列選択回路と、データ書き込み時において列選択回路によって選択されたビット線対BL,/BLに対し書き込みデータを伝達する書き込み回路と、データ読み出し時において列選択回路によって選択されたビット線対BL,/BLからのデータを検知し増幅して読み出しデータを生成する読み出し回路と、をさらに備える。読み出し回路には、例えば、データを増幅する回路としてセンスアンプ回路が設けられている。閾値電圧判定回路105閾値電圧判定回路105は、電源電圧VDD及びMOSトランジスタの閾値電圧Vthの変動に応じた電圧レベルの判定結果信号ENを出力する回路である。閾値電圧判定回路105は、電源電圧VDDに対するMOSトランジスタの閾値電圧Vthの比率が高い場合には、Hレベルの判定結果信号ENを出力し、電源電圧VDDに対するMOSトランジスタの閾値電圧Vthの比率が低い場合には、Lレベルの判定結果信号ENを出力する。閾値電圧判定回路105の詳細については後述する。可変電圧源106可変電圧源106は、電源電圧VDDが供給される高電位側電源端子便宜上、VDDと称すと、ワード線ドライバ104_1~104_mの各高電位側電源端子と、の間に設けられる。可変電圧源106は、閾値電圧判定回路105からの判定結果信号ENに応じた電圧レベルの電源電圧DVRVをワード線ドライバ104_1~104_mの各高電位側電源端子に対して出力する。可変電圧源106は、判定結果信号ENがHレベルEN=1の場合には、電源電圧VDD付近の高い電圧レベルの電源電圧VDRVを出力し、判定結果信号ENがLレベルEN=0の場合には、EN=1の場合よりも低い電圧レベルの電源電圧VDRVを出力する。つまり、可変電圧源106は、図2A及び図2Bに示すように、判定結果信号ENがHレベルの場合には、選択されたワード線以下、選択ワード線と称すWLの電圧レベルを高くし、判定結果信号ENがLレベルの場合には、選択ワード線WLの電圧レベルをEN=1の場合よりも低くする。なお、判定結果信号ENがHレベルとなる場合とは、例えば、動作保証範囲内においてデータ読み出し速度が悪化する可能性がある場合である。具体的には、温度が低下してメモリセルMCを構成するアクセストランジスタの閾値電圧が高くなることに加え、電源電圧VDDが低下することにより、当該アクセストランジスタのソース-ドレイン間を流れる電流が小さくなる。一方、判定結果信号ENがLレベルとなる場合とは、例えば、動作保証範囲内において記憶データの破壊が起こりやすくなる場合である。具体的には、電源電圧VDDが低下し温度が上昇することにより、メモリセルMCのデータ読み出し時におけるスタティックノイズマージンが小さくなる。ここで、動作保証範囲内においてデータ読み出し速度が悪化する条件、例えば、電源電圧VDDと温度が低い条件下では、読み出しマージンは十分に大きい。つまり、記憶データの破壊は起こりにくい。したがって、図2Aに示すように、選択ワード線WLの電圧レベルを高く制御した場合でも、記憶データの破壊は起こらない。それにより、半導体記憶装置1は、記憶データを破壊することなく、動作速度を向上させることができる。一方、動作保証範囲内において記憶データの破壊が起こりやすい条件、例えば、電源電圧VDDが低く温度が高い条件下では、記憶データの破壊は起こりやすい。したがって、半導体記憶装置1は、図2Bに示すように、選択ワード線WLの電圧レベルをEN=1の場合よりも低く制御して、記憶データの破壊を抑制している。このように、本実施の形態にかかる半導体記憶装置1は、動作条件に応じた電圧レベルの電源電圧VDRVをワード線ドライバに供給することにより、データ読み出し速度の低下を抑制しつつ、記憶データの破壊を抑制することができる。次に、閾値電圧判定回路105の詳細について、図3A~図3Dを用いて説明する。図3Aは、閾値電圧判定回路105を示すブロック図である。図3Aに示すように、閾値電圧判定回路105は、電流比較器比較回路203と、電流源第1検出回路201と、電流源第2検出回路202と、を備える。電流比較器203は、電流源201,202からの出力電流を比較して、比較結果を判定結果信号ENとして出力する。図3Bは、電流源201を示す回路図である。電流源201は、NチャネルMOSトランジスタ判定用トランジスタ。以下、単にトランジスタと称すN3とNチャネルMOSトランジスタ第1トランジスタ。以下、単にトランジスタと称すN4とを有する。トランジスタN3では、ソース第2端子がノードV3に接続され、ドレイン第1端子に活性化信号としてのクロック信号CLKが供給され、ゲート制御端子が高電位側電源端子に接続される。トランジスタN4では、ソースが低電位側電源端子以下、端子名をGNDと称すに接続され、ドレインが出力端子OUT1に接続され、ゲートがノードV3に接続される。なお、低電位側電源端子GNDには、低電位側電源電圧である接地電圧GNDが供給されている。また、高電位側電源端子VDDには、高電位側電源電圧である電源電圧VDDが供給されている。図3Cは、電流源202を示す回路図である。電流源202は、NチャネルMOSトランジスタ第2トランジスタ。以下、単にトランジスタと称すN5を有する。トランジスタN5では、ソースが低電位側電源端子GNDに接続され、ドレインが出力端子OUT2に接続され、ゲートにクロック信号CLKが供給される。図3Dは、電流比較器203を示す回路図である。電流比較器203は、NチャネルMOSトランジスタ以下、単にトランジスタと称すN1,N2と、PチャネルMOSトランジスタ以下、単にトランジスタと称すP1~P4と、インバータIV1と、を有する。トランジスタP1では、ソースが高電位側電源端子VDDに接続され、ドレインがノードV1に接続され、ゲートがノードV2に接続される。トランジスタP2では、ソースが高電位側電源端子VDDに接続され、ドレインがノードV2に接続され、ゲートがノードV1に接続される。トランジスタP3では、ソースが高電位側電源端子VDDに接続され、ドレインがノードV1に接続され、ゲートにクロック信号CLKが供給される。トランジスタP4では、ソースが高電位側電源端子VDDに接続され、ドレインがノードV2に接続され、ゲートにクロック信号CLKが供給される。トランジスタN1では、ソースが入力端子IN1に接続され、ドレインがノードV1に接続され、ゲートがノードV2に接続される。トランジスタN2では、ソースが入力端子IN2に接続され、ドレインがノードV2に接続され、ゲートがノードV1に接続される。インバータIV1では、入力端子がノードV2に接続され、出力端子が出力端子ENに接続される。このように、電流比較器203は、トランジスタN1,N2のソースをそれぞれ入力端子IN1,IN2とするセンスアンプによって構成される。なお、入力端子IN1には、電流源201の出力端子OUT1から出力された電流が供給される。入力端子IN2には、電流源202の出力端子OUT2から出力された電流が供給される。電流源201では、クロック信号CLKがトランジスタN3を介してトランジスタN4のゲートに印加される。そのため、クロック信号CLKの立ち上がり時には、トランジスタN4のゲートに電源電圧VDDよりトランジスタN3の閾値電圧Vthだけ低い電圧が印加される。電流源201は、このときのトランジスタN4のドレイン電流を出力端子OUT1から出力する。一方、電流源202では、クロック信号CLKがトランジスタN5のゲートに印加される。そのため、クロック信号CLKの立ち上がり時には、トランジスタN5のゲートに電源電圧VDDが印加される。電流源202は、このときのトランジスタN5のドレイン電流を出力端子OUT2から出力する。電流比較器203は、クロック信号CLKの立ち上がりに同期して、電流源201,202から出力された電流の値を比較し、その比較結果を出力端子ENから判定結果信号ENとして出力する。電流源202が出力する電流の値I2は、例えば、以下の式で表される。なお、bは係数である。I2=b×VDD-Vth21同様に、電流源201が出力する電流の値I1は、例えば、以下の式で表される。なお、トランジスタN4のサイズは、トランジスタN5のサイズのa倍の大きさであるものとする。I1=b×a×VDD-2Vth22式1及び式2より、以下の式が成り立つ。なお、x=Vth/VDDとする。I2-I1=a1-2x2-1-x2×b×VDD23ここで、I2=I1となる条件は、a=1-x2/1-2x24ここで、メモリセルMCの記憶データが破壊され得る条件を決定する基準の電源電圧VDDと基準の閾値電圧Vthとにより値xが算出される。そして、算出された値xを式4に代入することにより、トランジスタN4のサイズとトランジスタN5のサイズとの比率aが算出される。換言すると、トランジスタN4のサイズとトランジスタN5のサイズとの比率aを調整することにより、判定結果信号ENの閾値を調整することができる。閾値電圧判定回路105は、上記の原理式に基づいて設計され、各メモリセルMCの記憶データの破壊を引き起こす動作条件閾値電圧Vthや電源電圧VDDを検出する。例えば、閾値電圧判定回路105は、閾値電圧Vthや電源電圧VDDの変動によりI1≧I2となった場合には、Lレベルの判定結果信号ENを出力し、I1<I2となった場合には、Hレベルの判定結果信号ENを出力する。このように、本実施の形態にかかる半導体記憶装置1は、記憶データの破壊が起こりにくい条件の場合には選択ワード線WLの電圧レベルを高く制御してデータ読み出し速度を向上させ、記憶データの破壊が起こりやすい条件の場合には選択ワード線WLの電圧レベルを比較的低く制御して記憶データの破壊を抑制する。つまり、本実施の形態にかかる半導体記憶装置1は、閾値電圧判定回路105の判定結果に基づいて動作条件に応じた電圧レベルの電源電圧VDRVをワード線ドライバに供給することにより、データ読み出し速度の低下を抑制しつつ、記憶データの破壊を抑制することができる。さらに、本実施の形態にかかる半導体記憶装置1では、閾値電圧判定回路105に設けられた電流源201,202及び電流比較器203が、基本的にCMOS回路によって構成される。したがって、本実施の形態にかかる半導体記憶装置1は、動作電力や回路面積の増大を抑制することができる。実施の形態2図4は、本発明の実施の形態2にかかる半導体記憶装置2を示す図である。本実施の形態にかかる半導体記憶装置2は、実施の形態1にかかる半導体記憶装置1と比較して、可変電圧源106に代えて、可変電流源107を備える。半導体記憶装置2のその他の回路構成は、半導体記憶装置1の場合と同様であるため、その説明を省略する。可変電流源107は、高電位側電源端子VDDと、ワード線ドライバ104_1~104_mの各高電位側電源端子と、の間に設けられる。可変電流源107は、閾値電圧判定回路105からの判定結果信号ENに応じた電流量の電源電圧VDRVをワード線ドライバ104_1~104_mの各高電位側電源端子に対して出力する。可変電流源107は、判定結果信号ENがHレベルEN=1の場合には電圧レベルの変化速度上昇速度の速い電源電圧VDRVを出力し、判定結果信号ENがLレベルEN=0の場合に、EN=1の場合よりも電圧レベルの変化速度の遅い電源電圧VDRVを出力する。つまり、可変電流源107は、図5A及び図5Bに示すように、判定結果信号ENがHレベルの場合には選択ワード線WLの電圧レベルの変化速度を速くし、判定結果信号ENがLレベルの場合には選択ワード線WLの電圧レベルの変化速度を遅くする。ここで、動作保証範囲内においてデータ読み出し速度が悪化する条件、例えば、電源電圧VDDと温度が低い条件下では、読み出しマージンは十分に大きい。つまり、記憶データの破壊は起こりにくい。したがって、図5Aに示すように、選択ワード線WLの電圧レベルの変化速度を速く制御した場合でも、記憶データの破壊は起こらない。それにより、半導体記憶装置2は、記憶データを破壊することなく、動作速度を向上させることができる。一方、動作保証範囲内において記憶データの破壊が起こりやすい条件、例えば、電源電圧VDDが低く温度が高い条件下では、記憶データの破壊は起こりやすい。したがって、半導体記憶装置2は、図5Bに示すように、選択ワード線WLの電圧レベルの変化速度をEN=1の場合よりも遅く制御して、記憶データの破壊を抑制している。このように、本実施の形態にかかる半導体記憶装置2は、記憶データの破壊が起こりにくい条件の場合には選択ワード線WLの電圧レベルの変化速度を速くしてデータ読み出し速度を向上させ、記憶データの破壊が起こりやすい条件の場合には選択ワード線WLの電圧レベルの変化速度を比較的遅く制御することにより記憶データの破壊を抑制する。つまり、本実施の形態にかかる半導体記憶装置2は、閾値電圧判定回路105の判定結果に基づいて動作条件に応じた電流量の電源電圧VDRVをワード線ドライバに供給することにより、データ読み出し速度の低下を抑制しつつ、記憶データの破壊を抑制することができる。実施の形態3図6Aは、本発明の実施の形態3にかかる閾値電圧判定回路105aを示す図である。閾値電圧判定回路105aは、図1及び図4に示す半導体記憶装置1,2に設けられた閾値電圧判定回路105の代わりに用いられる。閾値電圧判定回路105は2つの電流源の電流値を直接比較していたが、閾値電圧判定回路105aは、2つの電流源の電流値をそれぞれ時間遅延時間に変換し、これらの時間を比較することを特徴とする。閾値電圧判定回路105aは、遅延回路第1検出回路D1と、遅延回路第2検出回路D2と、インバータIV2と、インバータIV3と、NAND回路ND1と、NAND回路ND2と、NAND回路ND3と、を備える。なお、NAND回路ND2とNAND回路ND3とによりラッチ回路を構成する。また、インバータIV2,IV3及びNAND回路ND1~ND3により、電流比較器203に相当する比較回路を構成する。遅延回路D1は、クロック信号CLKに遅延を付加してクロック信号CK1を出力する。遅延回路D2は、クロック信号CKLに遅延を付加してクロック信号CK2を出力する。インバータIV2は、クロック信号CK1を論理反転してクロック信号CK1Bを出力する。NAND回路ND1は、クロック信号CK1B及びクロック信号CK2の否定論理積をノードSBに対して出力する。NAND回路ND2は、ノードSBの電位とNAND回路ND3の出力信号との否定論理積を出力する。NAND回路ND3は、クロック信号CLKとNAND回路ND2の出力信号との否定論理積を出力する。インバータIV3は、NAND回路ND3の出力信号を論理反転して出力端子ENに向けて出力する。図6Bは、遅延回路D1の一例を示す回路図である。遅延回路D1は、PチャネルMOSトランジスタ以下、単にトランジスタと称すP5と、NチャネルMOSトランジスタ判定用トランジスタ。以下、単にトランジスタと称すN6と、NチャネルMOSトランジスタ第1トランジスタ。以下、単にトランジスタと称すN7と、インバータIV4と、を有する。トランジスタN6では、ソースがノードV4に接続され、ドレインにクロック信号CLKが供給され、ゲートが高電位側電源端子VDDに接続される。トランジスタN7では、ソースが低電位側電源端子GNDに接続され、ドレインがノードV5に接続され、ゲートがノードV4に接続される。トランジスタP5では、ソースが高電位側電源端子VDDに接続され、ドレインがノードV5に接続され、ゲートにクロック信号CLKが供給される。インバータIV4は、ノードV5の電位を論理反転してクロック信号CK1として出力する。なお、図6Bに示すように、遅延回路D1には図3Bに示す電流源201の構成が含まれる。具体的には、図6BにおけるトランジスタN6及びトランジスタN7が、それぞれ図3BにおけるトランジスタN3及びトランジスタN4に対応する。図6Cは、遅延回路D2の一例を示す回路図である。遅延回路D2は、PチャネルMOSトランジスタ以下、単にトランジスタと称すP6と、NチャネルMOSトランジスタ第2トランジスタ。以下、単にトランジスタと称すN8と、インバータIV5と、を有する。トランジスタN8では、ソースが低電位側電源端子GNDに接続され、ドレインがノードV6に接続され、ゲートにクロック信号CLKが供給される。トランジスタP6では、ソースが高電位側電源端子VDDに接続され、ドレインがノードV6に接続され、ゲートにクロック信号CLKが供給される。インバータIV5は、ノードV6の電位を論理反転してクロック信号CK2として出力する。なお、図6Cに示すように、遅延回路D2には図3Cに示す電流源202の構成が含まれる。具体的には、図6CにおけるトランジスタN8が、図3CにおけるトランジスタN5に対応する。上述のように、遅延回路D1及び遅延回路D2は、それぞれ電流源201及び電流源202の構成を含む。したがって、閾値電圧判定回路105aでは、実施の形態1で説明したように、トランジスタN7のサイズとトランジスタN8のサイズとの比率を調整することにより、判定結果信号ENの閾値が調整される。さらに、閾値電圧判定回路105aでは、ゲート段数を調整することによっても、判定結果信号ENの閾値が調整される。次に、閾値電圧判定回路105aの具体的な動作について、図7A及び図7Bを用いて説明する。図7Aは、遅延回路D1の遅延時間が遅延回路D2の遅延時間よりも小さい場合における閾値電圧判定回路105aの動作を示すタイミングチャートである。図7Bは、遅延回路D1の遅延時間が遅延回路D2の遅延時間よりも大きい場合における閾値電圧判定回路105aの動作を示すタイミングチャートである。図7Aでは、クロック信号CLKが立ち上がると、所定の遅延時間経過後、クロック信号CK1が立ち上がり、その後、クロック信号CK2が立ち上がる。この場合、ノードSBの電位は高電位VDDを保持する。NAND回路ND2,ND3により構成されるラッチ回路は初期値VDDを保持するため、判定結果信号ENはLレベルを保持する。一方、図7Bでは、クロック信号CLKが立ち上がると、所定の遅延時間経過後、クロック信号CK2が立ち上がり、その後、クロック信号CK1が立ち上がる。この場合、クロック信号CK2の立ち上がり時刻とクロック信号CK1の立ち上がり時刻との間において、ノードSBの電位は低電位GNDとなる。これにより、NAND回路ND2,ND3により構成されるラッチ回路には初期値VDDの反転値がセットされ、判定結果信号ENはクロック信号CLKが立ち下がるまでHレベルを示す。この期間中に、データの読み出し動作が行われる。このように、本実施の形態にかかる閾値電圧判定回路105aは、遅延回路D1,D2によってクロック信号CLKにそれぞれ付加される遅延量を比較することにより、閾値電圧判定回路105と同様に、電源電圧VDD及び閾値電圧Vthの変動に応じた電圧レベルの判定結果信号ENを出力する。さらに、本実施の形態にかかる閾値電圧判定回路105aは、基本的にCMOS回路によって構成される。したがって、閾値電圧判定回路105a及びそれを備えた半導体記憶装置は、動作電力や回路面積の増大を抑制することができる。以上のように、上記実施の形態にかかる閾値電圧判定回路105,105aを備えた半導体記憶装置は、閾値電圧判定回路105の判定結果に基づいて動作条件に応じた電流量又は電圧レベルの電源電圧VDRVをワード線ドライバに供給することにより、データ読み出し速度の低下を抑制しつつ、記憶データの破壊を抑制することができる。なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。実施の形態1では、選択ワード線WLの電圧レベルが2種類のレベルに切り替えられる場合を例に説明したが、これに限られない。選択ワード線WLの電圧レベルが任意の種類のレベルに切り替えられる回路構成にも適宜変更可能である。その場合、それに応じた数の閾値電圧判定回路を備える必要がある。同様に、実施の形態2では、選択ワード線WLの電圧レベルの上昇速度が2種類の速度に切り替えられる場合を例に説明したが、これに限られない。選択ワード線WLの電圧レベルの上昇速度が任意の種類の速度に切り替えられる回路構成にも適宜変更可能である。また、上記実施の形態では、データ読み出し時における動作の例を説明したが、データ書き込み時における動作の場合にも同様に本発明を適用可能である。"