"行列状に配置された複数のメモリセルを備え、各前記メモリセルは、データ書込電流によって生じた磁界によって記憶データのレベルに応じた方向に磁化されるとともに、前記磁化の方向に応じて電気抵抗が変化する磁気記憶部と、データ読出時に選択的にターンオンして、前記磁気記憶部にデータ読出電流を流すためのアクセスゲートとを含み、前記記憶データのレベルに応じた電気信号を伝達するために、メモリセル列にそれぞれ対応して配置される複数のビット線と、各々が、選択されたメモリセルとの間で読出データを伝達するための複数の読出データ線と、各々が、選択されたメモリセルとの間で書込データを伝達するための複数の書込データ線と、データ読出時に、前記複数の読出データ線の少なくとも一部を用いた、MビットM:2以上の整数の並列なデータ読出を指示する制御回路とをさらに備え、前記制御回路は、データ書込時には、前記複数の書込データ線の一部を用いた、NビットN:N<Mで示される自然数の並列なデータ書込を指示する、薄膜磁性体記憶装置。前記複数の読出データ線および前記複数の書込データ線は、前記複数のビット線に沿った方向に配置される、請求項1に記載の薄膜磁性体記憶装置。前記複数の読出データ線および前記複数の書込データ線は同数ずつ配置され、各前記読出データ線および各前記書込データ線は、前記複数のメモリセルの所定区分ごとに配置されるデータバスを用いて、同一の配線として形成され、前記薄膜磁性体記憶装置は、前記データバスごとに設けられ、データ読出時に選択的に活性化されて、前記データバスの電圧に応じてデータ読出を実行するデータ読出回路と、前記データバスごとに設けられ、データ書込時に選択的に活性化されて、対応するデータバスに対して前記データ書込電流を供給するためのデータ書込回路とをさらに備え、前記制御回路は、前記データ読出時にM個のデータ読出回路を活性化するともに、前記データ書込時にN個のデータ書込回路を選択的に活性化する、請求項1に記載の薄膜磁性体記憶装置。前記データバスは、全体でM本配置され、前記制御回路は、前記データ読出時に各前記データ読出回路を活性化するともに、前記データ書込時には、M個のデータ書込回路のうちのN個を選択的に活性化する、請求項3に記載の薄膜磁性体記憶装置。前記複数の読出データ線の各々は、K個K:2以上の整数の前記メモリセル列ごとに配置され、前記複数の書込データ線の各々は、L個L:L>Kで示される整数の前記メモリセル列ごとに配置され、前記制御回路は、前記データ読出時にM個のデータ読出回路を活性化するともに、前記データ書込時にN個のデータ書込回路を活性化する、請求項1に記載の薄膜磁性体記憶装置。前記複数の書込データ線は、全体でN本配置され、前記複数の読出データ線は、全体でM本配置され、前記制御回路は、前記データ読出時に各前記データ読出回路を活性化するともに、前記データ書込時に各前記データ書込回路を活性化する、請求項5に記載の薄膜磁性体記憶装置。前記Mビットは、前記Nビットの整数倍であり、前記制御回路は、1回のデータ書込コマンドに応答して、前記Nビットの並列なデータ書込をM/N回繰り返し指示する、請求項1に記載の薄膜磁性体記憶装置。しかしながら、MTJメモリセル中のトンネル磁気抵抗素子は、約10KΩ程度の比較的高い電気抵抗を有する抵抗体である。一方、メモリアレイ10全体で共有されるように配置されるデータバスDBは、比較的大きな寄生容量を有する。したがって、図18に示したように、ビット線BLを介してデータバスDBに選択メモリセルを結合して、データバスDBの電圧変化の検知によってデータ読出を実行する構成においては、センス電流Is経路のRC時定数が大きくなり、データ読出の高速性が妨げられるおそれがある。また、選択されたMTJメモリセルにセンス電流Isを流すためには、図15に示されるように、トンネル磁気抵抗素子TMRの両端にバイアス電圧を印加する必要がある。しかしながら、このバイアス電圧が大きいと、トンネルバリアTBに過大な電界が作用して絶縁膜破壊を招き、MTJメモリセルの信頼性を損なうおそれがある。一方、近年では、メモリ装置に対して、同時に多ビットのデータを並列に取扱うことが要求されている。代表的には、データ処理分野などにおいて、高速かつ低消費電力でデータを処理するために、プロセッサなどのロジックと同一の半導体チップに集積されたシステムLSI大規模集積回路に適用されるメモリ装置において、当該ロジックとの間のデータ授受を、多ビット並列に実行することが要求される。しかしながら、MRAMデバイスに対するデータ書込では、MTJメモリセルの磁化方向を書換えるためのデータ書込磁界を発生させる必要があるため、ビット線BLおよびライトワード線WWLに比較的大きな電流を流す必要がある。したがって、MRAMデバイスが、このようなシステムLSIに適用された場合において、単純に多ビットデータを並列にデータ書込する構成とすると、消費電流、特にピーク電流値が過大になるため、電源系統への負担が増加し、電源電圧の変動の影響で誤動作に至るおそれすら生じてしまう。この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、MTJメモリセルの信頼性確保と高速データ読出とを両立する薄膜磁性体記憶装置の構成を提供することである。この発明の他の目的は、同時に多ビットのデータ授受を安定的に行なう薄膜磁性体記憶装置の構成を提供することである。この発明に従う薄膜磁性体記憶装置は、各々が記憶データを保持するための複数のメモリセルを備える。各メモリセルは、記憶データのレベルに応じて電気抵抗が変化する磁気記憶部と、データ読出時において選択的にオンするアクセスゲートとを含む。薄膜磁性体記憶装置は、複数のメモリセルから、データ読出またはデータ書込の対象に選択された選択メモリセルをアドレス信号に応じて指定するためのデコード部と、複数のメモリセルの所定区分ごとに配置され、データ読出時において、選択メモリセルのアクセスゲートのターンオンに応答して、選択メモリセルの磁気記憶部を介して第1の電圧と結合されるビット線と、データ読出時において、ビット線を、選択メモリセルの両端への印可電圧が所定電圧以下となるように定められた第2の電圧と電気的に結合するためのビット線駆動部と、複数のメモリセルによって共有される、選択メモリセルからの読出データを伝達するための読出データ線と、読出データ線の電圧を、選択メモリセルと結合されたビット線の電圧に応じた駆動力によって固定電圧へ駆動するための読出ゲート回路と、読出データ線の電圧を検知および増幅して、読出データを生成するためのデータ読出回路とをさらに備える。好ましくは、磁気記憶部は、固定された磁化方向を有する固定磁化層と、データ書込電流によって生じた磁界によって、記憶データのレベルに応じた方向に磁化される自由磁化層と、固定磁化層と自由磁化層との間に形成され、データ読出電流を通過させるためのトンネル膜層とを有する。電気抵抗は、固定磁化層および自由磁化層のそれぞれの磁化方向の相対関係に応じて変化し、所定電圧は、トンネル膜層の信頼性を考慮して定められる。また、好ましくは、複数のメモリセルは行列状に配置され、ビット線は、複数のメモリセルの各列ごとに設けられる。ビット線駆動部は、各列ごとに設けられ、対応するビット線と第2の電圧との間に電気的に結合される列選択ゲートを含み、列選択ゲートは、デコード回路の指示に応じて、対応する列が選択メモリセルを含む場合にオンする。好ましくは、複数のメモリセルは行列状に配置され、ビット線は、複数のメモリセルの各列ごとに設けられる。薄膜磁性体記憶装置は、データ書込電流を伝達するための書込データ線と、書込データ線にデータ書込電流を供給するためのデータ書込回路と、各列ごとに設けられ、対応する列が選択メモリセルを含む場合に、対応するビット線を書込データ線と電気的に結合するための書込列選択ゲートとをさらに備える。ビット線駆動部は、データ読出時において書込データ線と第2の電圧を結合するためのプルアップ回路を有する。プルアップ回路は、データ書込時において、書込データ線と第2の電圧とを切り離す。あるいは好ましくは、データ読出回路は、第3の電圧の供給を受けて動作し、第3の電圧は、第2の電圧よりも高い。好ましくは、第1の電圧は接地電圧であり、ビット線は、データ読出前に接地電圧にプリチャージされる。。この発明の別の構成に従う薄膜磁性体記憶装置は、各々が記憶データを保持するための複数のメモリセルを備える。各メモリセルは、データ書込電流によって生じた磁界によって記憶データのレベルに応じた方向に磁化されるとともに、磁化の方向に応じて電気抵抗が変化する磁気記憶部と、データ読出時において選択的にオンするアクセスゲートとを含む。薄膜磁性体記憶装置は、複数のメモリセルから、データ読出またはデータ書込の対象に選択された選択メモリセルをアドレス信号に応じて選択するためのデコード部と、記憶データのレベルに応じた電気信号を伝達するために複数のメモリセルの所定区分ごとに配置され、データ読出時において、選択メモリセルのアクセスゲートのターンオンに応答して、選択メモリセルの磁気記憶部を介して第1の電圧と結合されるビット線と、データ読出時において、選択メモリセルの両端への印可電圧が所定電圧以下となるように定められた第2の電圧と電気的に結合するためのビット線駆動部と、複数のメモリセルによって共有される、選択メモリセルからの読出データを伝達するための読出データ線と、読出データ線の電圧を、選択メモリセルと結合されたビット線の電圧に応じた駆動力によって固定電圧へ駆動するための読出ゲート回路と、読出データ線の電圧を検知および増幅して、読出データを生成するためのデータ読出回路と、第2の電圧よりも高い第3の電圧によっての供給を受けて動作し、データ書込時において、選択メモリセルに対応するビット線にデータ書込電流を供給するためのデータ書込回路とをさらに備える。好ましくは、磁気記憶部は、固定された磁化方向を有する固定磁化層と、データ書込電流によって生じた磁界に応じた方向に磁化される自由磁化層と、固定磁化層と自由磁化層との間に形成され、データ読出電流を通過させるためのトンネル膜層とを有する。電気抵抗は、固定磁化層および自由磁化層のそれぞれの磁化方向の相対関係に応じて変化し、所定電圧は、トンネル膜層の信頼性を考慮して定められる。また、好ましくは、第3の電圧は、薄膜磁性体記憶装置の外部から供給される外部電源電圧が直接適用される。あるいは好ましくは、データ読出回路は、第4の電圧の供給を受けて動作し、第4の電圧は、第3の電圧より低く、かつ第2の電圧よりも高い。この発明のさらに他の構成に従う薄膜磁性体記憶装置は、行列状に配置された複数のメモリセルを備える。各メモリセルは、データ書込電流によって生じた磁界によって記憶データのレベルに応じた方向に磁化されるとともに、磁化の方向に応じて電気抵抗が変化する磁気記憶部と、データ読出時に選択的にターンオンして、磁気記憶部にデータ読出電流を流すためのアクセスゲートとを含む。薄膜磁性体記憶装置は、さらに、記憶データのレベルに応じた電気信号を伝達するために、メモリセル列にそれぞれ対応して配置される複数のビット線と、各々が、選択されたメモリセルとの間で読出データを伝達するための複数の読出データ線と、各々が、選択されたメモリセルとの間で書込データを伝達するための複数の書込データ線と、データ読出時に、複数の読出データ線の少なくとも一部を用いた、MビットM:2以上の整数の並列なデータ読出を指示する制御回路とを備える。制御回路は、データ書込時には、複数の書込データ線の一部を用いた、NビットN:N<Mで示される自然数の並列なデータ書込を指示する。好ましくは、複数の読出データ線および複数の書込データ線は、複数のビット線に沿った方向に配置される。あるいは好ましくは、複数の読出データ線および複数の書込データ線は同数ずつ配置され、各読出データ線および各書込データ線は、複数のメモリセルの所定区分ごとに配置されるデータバスを用いて、同一の配線として形成される。薄膜磁性体記憶装置は、さらに、データバスごとに設けられ、データ読出時に選択的に活性化されて、データバスの電圧に応じてデータ読出を実行するデータ読出回路と、データバスごとに設けられ、データ書込時に選択的に活性化されて、対応するデータバスに対してデータ書込電流を供給するためのデータ書込回路とを備える。制御回路は、データ読出時にM個のデータ読出回路を活性化するともに、データ書込時にN個のデータ書込回路を選択的に活性化する。さらに好ましくは、データバスは全体でM本配置される。制御回路は、データ読出時に各データ読出回路を活性化するともに、データ書込時には、M個のデータ書込回路のうちのN個を選択的に活性化する。好ましくは、複数の読出データ線の各々は、K個K:2以上の整数のメモリセル列ごとに配置され、複数の書込データ線の各々は、L個L:L>Kで示される整数のメモリセル列ごとに配置される。制御回路は、データ読出時にM個のデータ読出回路を活性化するともに、データ書込時にN個のデータ書込回路を活性化する。さらに好ましくは、複数の書込データ線は、全体でN本配置され、複数の読出データ線は、全体でM本配置され、制御回路は、データ読出時に各データ読出回路を活性化するともに、データ書込時に各データ書込回路を活性化する。また、好ましくは、Mビットは、Nビットの整数倍であり、制御回路は、1回のデータ書込コマンドに応答して、Nビットの並列なデータ書込をM/N回繰り返し指示する。請求項1および2に記載の薄膜磁性体記憶装置は、選択メモリセルを流れるデータ読出電流の経路に寄生容量の大きい読出データ線を含むことなく、読出ゲート回路リードゲートによって読出データ線リードデータバスの電位を駆動するので、センス電流経路のRC負荷を軽減できる。さらに、MTJメモリセル中の磁気記憶部トンネル磁気抵抗素子の両端印加電圧は、トンネル膜層トンネルバリアの信頼性を考慮して、所定電圧以下に抑制されるので、MTJメモリセルの動作信頼性を確保した上で、データ読出の高速化を図ることができる。請求項3記載の薄膜磁性体記憶装置は、選択列に対応するビット線のみを選択的に駆動するので、請求項1記載の薄膜磁性体記憶装置が奏する効果に加えて、消費電力を削減できる。請求項4記載の薄膜磁性体記憶装置は、データ書込時に列選択を実行するための列選択ゲートを共用して、データ読出時において選択列に対応するビット線のみを選択的に駆動できる。したがって、請求項1記載の薄膜磁性体記憶装置が奏する効果に加えて、消費電力の削減とともに、チップ面積を削減できる。請求項5記載の薄膜磁性体記憶装置は、請求項1記載の薄膜磁性体記憶装置が奏する効果に加えて、読出データ線の振幅電圧を大きくしてデータ読出の高速化を図ることができる。請求項6記載の薄膜磁性体記憶装置は、請求項1記載の薄膜磁性体記憶装置が奏する効果に加えて、非選択列のビット線における放電電流の発生を防止して、消費電流の削減を図ることができる。請求項7および8に記載の薄膜磁性体記憶装置は、選択メモリセルを流れるデータ読出電流の経路に寄生容量の大きい読出データ線を含むことなく、読出ゲート回路リードゲートによって読出データ線リードデータバスの電位を駆動するので、センス電流経路のRC負荷を軽減できる。さらに、MTJメモリセル中の磁気記憶部トンネル磁気抵抗素子の両端印加電圧は、トンネル膜層トンネルバリアの信頼性を考慮して、所定電圧以下に抑制される一方で、データ書込回路の電源電圧は、十分なデータ書込電流を供給するために高く設定される。したがって、MTJメモリセルの動作信頼性を確保した上で、データ書込およびデータ読出の高速化を図ることができる。請求項9記載の薄膜磁性体記憶装置は、請求項7記載の薄膜磁性体記憶装置が奏する効果に加えて、データ書込回路の電源電圧を効率的に供給できる。請求項10記載の薄膜磁性体記憶装置は、請求項7記載の薄膜磁性体記憶装置が奏する効果に加えて、読出データ線の電圧振幅を大きくしてデータ読出の高速化を図ることができる。請求項11から14に記載の薄膜磁性体記憶装置は、データ読出時において、複数ビットのデータを並列に読出すことができる一方で、データ書込時における並列書込ビット数をデータ読出時よりも小さく設定する。したがって、ロジックと同一チップ上に混載されるシステムLSIなどに適した構成とするとともに、データ書込時におけるピーク消費電流の増大を抑制して動作の安定化を図ることができる。請求項15記載の薄膜磁性体記憶装置は、請求項11記載の薄膜磁性体記憶装置が奏する効果に加えて、データ書込回路の配置個数を削減できるので、チップ面積削減を図ることができる。請求項16記載の薄膜磁性体記憶装置は、請求項15記載の薄膜磁性体記憶装置が奏する効果に加えて、データ書込回路およびデータ読出回路における活性化の選択制御を行なう必要がなくなるので、制御回路の構成を簡素化できる。請求項17記載の薄膜磁性体記憶装置は、請求項11記載の薄膜磁性体記憶装置が奏する効果に加えて、1回のデータ読出コマンドの語長ビット数と、1回のデータ書込コマンドの語長ビット数とを揃えることができる。以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中における同一符号は、同一または相当する部分を示すものとする。[実施の形態1]図1は、本発明の実施の形態に従うMRAMデバイス1の全体構成を示す概略ブロック図である。図1を参照して、MRAMデバイス1は、外部からの制御信号CMDおよびアドレス信号ADDに応答してランダムアクセスを実行し、書込データDINの入力および読出データDOUTの出力を実行する。MRAMデバイス1は、制御信号CMDに応答してMRAMデバイス1の全体動作を制御するコントロール回路5と、行列状に配された複数のMTJメモリセルを有するメモリアレイ10とを備える。メモリアレイ10の構成については後ほど詳細に説明するが、MTJメモリセルの行以下、単にメモリセル行とも称するに対応して複数のライトワード線WWLおよびリードワード線RWLが配置される。また、MTJメモリセルの列以下、単にメモリセル列とも称するに対応してビット線BLが配置される。MRAMデバイス1は、さらに、行デコーダ20と、列デコーダ25と、ワード線ドライバ30と、ワード線電流制御回路40と、読出/書込制御回路50,60とを備える。行デコーダ20は、アドレス信号ADDによって示されるロウアドレスRAに応じて、メモリアレイ10における行選択を実行する。列デコーダ25は、アドレス信号ADDによって示されるコラムアドレスCAに応じて、メモリアレイ10における列選択を実行する。ワード線ドライバ30は、行デコーダ20の行選択結果に基づいて、リードワード線RWLもしくはライトワード線WWLを選択的に活性化する。ロウアドレスRAおよびコラムアドレスCAによって、データ読出もしくはデータ書込対象に指定されたメモリセル以下、選択メモリセルとも称するが示される。ワード線電流制御回路40は、データ書込時において、ライトワード線WWLにデータ書込電流を流すために設けられる。読出/書込制御回路50,60は、データ読出およびデータ書込時において、ビット線BLにデータ書込電流およびセンス電流データ読出電流を流すために、メモリアレイ10に接する領域に配置される回路群を総称したものである。図2は、メモリアレイ10およびその周辺回路の実施の形態1に従う構成を詳細に説明するための回路図である。図2を参照して、メモリアレイ10は、n行×m列n,m:自然数に配列される、MTJメモリセルMCを有する。MTJメモリセルの各々の構成は、図14に示したのと同様であり、記憶データのレベルに応じて電気抵抗が変化する磁気記憶部として作用するトンネル磁気抵抗素子TMRと、アクセスゲートとして作用するアクセストランジスタATRとを有する。第1番目から第n番目のメモリセル行にそれぞれ対応して、リードワード線RWL1~RWLnおよびライトワード線WWL1~WWLnがそれぞれ設けられる。第1番目から第m番目のメモリセル列にそれぞれ対応して、ビット線対BLP1~BLPmを構成する、ビット線BL1,/BL1~BLm,/BLmがそれぞれ設けられる。MTJメモリセルMCは、1行ごとにビット線BLおよび/BLのいずれか一方ずつと接続される。たとえば、第1番目のメモリセル列に属するMTJメモリセルについて説明すれば、第1行目のMTJメモリセルは、ビット線/BL1と結合され、第2行目のMTJメモリセルは、ビット線BL1と結合される。以下同様に、MTJメモリセルの各々は、奇数行においてビット線対の一方ずつの/BL1~/BLmと接続され、偶数行においてビット線対の他方ずつのBL1~BLmと接続される。メモリアレイ10は、さらに、ビット線BL1,/BL1~BLm,/BLmとそれぞれ結合される複数のダミーメモリセルDMCを有する。ダミーメモリセルDMCは、ダミーリードワード線DRWL1およびDRWL2のいずれか一方と対応するように、2行×m列に配置される。ダミーリードワード線DRWL1に対応するダミーメモリセルは、ビット線BL1,BL2~BLmとそれぞれ結合される。一方、ダミーリードワード線DRWL2に対応する残りのダミーメモリセルは、ビット線/BL1,/BL2~/BLmとそれぞれ結合される。ダミーメモリセルDMCは、たとえば、図14に示されるMTJメモリセルの構成において、トンネル磁気抵抗素子TMRをダミー抵抗素子図示せずで置換した構成を有する。ダミー抵抗素子の電気抵抗Rdは、MTJメモリセルMCにおける記憶データレベル1および0にそれぞれ対応する電気抵抗R1およびR0の中間に、すなわちR1>Rd>R0に設定される。行選択結果に応じて奇数行が選択されて、ビット線/BL1~/BLmの各々とMTJメモリセルMCとが結合される場合には、ダミーリードワード線DRWL1が活性化されて、ビット線BL1~BLmの各々とダミーメモリセルDMCとが結合される。反対に、行選択結果に応じて偶数行が選択されて、ビット線BL1~BLmの各々と、MTJメモリセルMCとが結合される場合には、ダミーリードワード線DRWL2が活性化されて、ビット線/BL1~/BLmの各々と、ダミーメモリセルDMCとが結合される。また、以下においては、ライトワード線、リードワード線、ダミーリードワード線、ビット線およびビット線対を総括的に表記する場合には、符号WWL、RWL、DRWL、BL/BLおよびBLPを用いてそれぞれ表記することとし、特定のライトワード線、リードワード線、ダミーリードワード線、ビット線およびビット線対を示す場合には、これらの符号に添字を付して、RWL1,WWL1,DRWL1,BL1/BL1,BLP1のように表記するものとする。また、以下においては、信号および信号線の高電圧状態電源電圧Vcc1,Vcc2,Vcc3および低電圧状態接地電圧Vssのそれぞれを、HレベルおよびLレベルとも称する。ワード線電流制御回路40は、メモリアレイ10を挟んで、ワード線ドライバ30と反対側の領域において、各ライトワード線WWLを接地電圧Vssと結合する。これによりワード線ドライバによって選択的に電源電圧と結合されたライトワード線に対して、一定方向のデータ書込電流Ipを流すことができる。第1番目から第m番目のメモリセル列にそれぞれ対応して、列選択を実行するためのライトコラム選択線WCSL1~WCSLmおよびリードコラム選択線RCSL1~RCSLmが設けられる。列デコーダ25は、コラムアドレスCAのデコード結果、すなわち列選択結果に応じて、データ書込時において、ライトコラム選択線WCSL1~WCSLmのうちの1本を選択状態Hレベルに活性化する。データ読出時においては、列デコーダ25は、列選択結果に応じて、リードコラム選択線RCSL1~RCSLmのうちの1本を選択状態Hレベルに活性化する。さらに、書込データを伝達するためのライトデータバス対WDBPと、読出データを伝達するためのリードデータバス対RDBPとが独立に配置される。ライトデータバス対WDBPは、互いに相補のライトデータバスWDBおよび/WDBを含み、リードデータバス対RDBPは、互いに相補のリードデータバスRDBおよび/RDBを含む。読出/書込制御回路50は、データ書込回路51Wと、データ読出回路51Rと、メモリセル列にそれぞれ対応して設けられる、リードコラム選択ゲートRCSG1~RCSGm、リードゲートRG1~RGm、リードドライブ選択ゲートRCDG1~RCDGmおよびライトコラム選択ゲートWCSG1~WCSGmとを含む。メモリセル列にそれぞれ対応して配置される、リードコラム選択ゲートRCSG1~RCSGmの各々、リードゲートRG1~RGmの各々、リードドライブ選択ゲートRCDG1~RCDGmの各々およびライトコラム選択ゲートWCSG1~WCSGmの各々は、それぞれ同様の構成を有するので、ビット線BL1,/BL1に対応して設けられる、リードコラム選択ゲートRCSG1、リードゲートRG1、リードドライブ選択ゲートRCDG1およびライトコラム選択ゲートWCSG1の構成について代表的に説明する。リードドライブ選択ゲートRCDG1は、ビット線BL1および/BL1と電源電圧Vcc2との間にそれぞれ電気的に結合されるトランジスタスイッチを含む。これらのトランジスタスイッチは、リードコラム選択線RCSL1の電圧に応じてオンオフする。すなわち、リードコラム選択線RCSL1が選択状態Hレベルに活性化された場合には、リードドライブ選択ゲートRCDG1は、ビット線BL1および/BL1を電源電圧Vcc2と電気的に結合する。リードコラム選択ゲートRCSG1およびリードゲートRG1は、リードデータバスRDB,/RDBと、接地電圧Vssとの間に直列に結合される。リードコラム選択ゲートRCSG1は、リードデータバスRDBとノードN1aとの間に電気的に結合されるトランジスタスイッチと、リードデータバス/RDBとノードN1bとの間に電気的に結合されるトランジスタスイッチとを有する。これらのトランジスタスイッチは、リードコラム選択線RCSL1の電圧に応じてオンオフする。すなわち、リードコラム選択線RCSL1が選択状態Hレベルに活性化された場合には、リードコラム選択ゲートRCSG1は、リードデータバスRDBおよび/RDBをノードN1aおよびN1bとそれぞれ電気的に結合する。リードゲートRG1は、ノードN1aおよびノードN1bと接地電圧Vssとの間にそれぞれ電気的に結合される、N型MOSトランジスタQ11およびQ12を有する。トランジスタQ11およびQ12のゲートは、ビット線/BL1およびBL1とそれぞれ結合される。したがって、ノードN1aおよびN1bの電圧は、ビット線/BL1およびBL1の電圧にそれぞれ応じた駆動力で、接地電圧Vssに駆動される。具体的には、ビット線BL1の電圧がビット線/BL1の電圧よりも高い場合には、トランジスタQ12によって、ノードN1bがより強く接地電圧Vssに駆動されるので、ノードN1aの電圧はノードN1bの電圧よりも高くなる。反対に、ビット線BL1の電圧が、ビット線/BL1の電圧よりも低い場合には、ノードN1bの電圧がノードN1aの電圧よりも高くなる。ライトコラム選択ゲートWCSG1は、ライトデータバスWDBとビット線B1との間に電気的に結合されるトランジスタスイッチと、ライトデータバス/WDBとビット線/BL1との間に電気的に結合されるトランジスタスイッチとを有する。これらのトランジスタスイッチは、ライトコラム選択線WCSL1の電圧に応じてオンオフする。すなわち、ライトコラム選択線WCSL1が選択状態Hレベルに活性化された場合には、ライトコラム選択ゲートWCSG1は、ライトデータバスWDBおよび/WDBをビット線BL1および/BL1とそれぞれ電気的に結合する。なお、以下においては、リードコラム選択線RCSL1~RCSLm、ライトコラム選択線WCSL1~WCSLm、リードコラム選択ゲートRCSG1~RCSGm、リードゲートRG1~RGm、リードドライブ選択ゲートRCDG1~RCDGmおよびライトコラム選択ゲートWCSG1~WCSGmをそれぞれ総称して、単に、リードコラム選択線RCSL、ライトコラム選択線WCSL、リードコラム選択ゲートRCSG、リードゲートRG、リードドライブ選択ゲートRCDGおよびライトコラム選択ゲートWCSGとも称する。読出/書込制御回路60は、メモリセル列にそれぞれ対応して設けられる短絡スイッチトランジスタ62-1~62-mを有する。短絡スイッチトランジスタ62-1~62-mは、ライトコラム選択線WCSL1~WCSLmにそれぞれ応答してオン/オフする。たとえば、短絡スイッチトランジスタ62-1は、第1番目のメモリセル列に対応して設けられ、ライトコラム選択線WCSL1の活性化Hレベルに応答して、ビット線BL1および/BL1の一端同士ライトコラム選択ゲートWCSG1の反対側を電気的に結合する。その他のメモリセル列に対応してそれぞれ設けられる短絡スイッチトランジスタ62-2~62-mも同様に、ライトコラム選択線WCSL2~WCSLmの活性化にそれぞれ応答して、対応するメモリセル列において、ビット線対BLPを構成するビット線BLおよび/BLの間を電気的に結合する。読出/書込制御回路60は、さらに、ビット線BL1,/BL1~ビット線BLm,/BLmと接地電圧Vssとの間にそれぞれ設けられるプリチャージトランジスタ64-1a,64-1b~64-ma,64-mbを有する。プリチャージトランジスタ64-1a,64-1b~64-ma,64-mbは、ビット線プリチャージ信号BLPRの活性化に応答してオンすることにより、ビット線BL1,/BL1~ビット線BLm,/BLmを接地電圧Vssにプリチャージする。なお、以下においては、短絡スイッチトランジスタ62-1~62-mおよびプリチャージトランジスタ64-1a,64-1b~64-ma,64-mbを、それぞれ総称して短絡スイッチトランジスタ62およびプリチャージトランジスタ64とも称する。コントロール回路5によって生成されるビット線プリチャージ信号BLPRは、MRAMデバイス1のアクティブ期間において、少なくともデータ読出実行前の所定期間においてHレベルに活性化される。一方、MRAMデバイス1のアクティブ期間のうちのデータ読出動作時およびデータ書込動作時においては、ビット線プリチャージ信号BLPRは、Lレベルに非活性化されて、プリチャージトランジスタ64はオフされる。次に、データ読出回路およびデータ書込回路の構成について説明する。図3はデータ読出回路51Rの構成を示す回路図である。図3を参照して、データ読出回路51Rは、電源電圧Vcc1を受けて、内部ノードNs1およびNs2に一定電流をそれぞれ供給するための電流源161および162と、内部ノードNs1とリードデータバスRDBの間に電気的に結合されるN型MOSトランジスタ163と、内部ノードNs2とリードデータバス/RDBとの間に電気的に結合されるN型MOSトランジスタ164と、内部ノードNs1およびNs2の間の電圧レベル差を増幅して読出データDOUTを出力する増幅器165とを有する。N型MOSトランジスタ163および164の各々のゲートには基準電圧Vrrが与えられる。抵抗166および167は、内部ノードNs1およびNs2を接地電圧Vssにプルダウンするために設けられる。このような構成とすることにより、データ読出回路51Rは、データ読出時において、リードデータバスRDBおよび/RDBの各々に等しい電流を供給できる。データ読出時において、選択メモリセル列に対応するリードゲートRGによって、リードデータバスRDBおよび/RDBのそれぞれは、異なる駆動力によって接地電圧Vssにプルダウンされる。したがって、データ読出回路51Rによって、内部ノードNs1およびNs2間の電圧差を増幅することによって、選択メモリセルの記憶データを読出すことができる。図4は、他の回路構成例に従うデータ読出回路52Rの構成を示す回路図である。図4を参照し、データ読出回路52Rは、プリチャージトランジスタとして用いられるP型MOSトランジスタ171および172と、スイッチングトランジスタとして用いられるN型MOSトランジスタ173および174と、クロスカップルアンプ175と、クロスカップルアンプへの動作電流供給スイッチとして用いられるN型MOSトランジスタ180と、インバータ182および184とを含む。P型MOSトランジスタ171および172は、電源電圧Vcc1と内部ノードNrおよび/Nrとの間にそれぞれ電気的に結合される。P型MOSトランジスタ171および172の各々のゲートには、データ読出前の所定期間にLレベルに活性化されるプリチャージ信号φprが入力される。N型MOSトランジスタ173および174は、内部ノードNrおよび/NrとリードデータバスRDBおよび/RDBとの間にそれぞれ電気的に結合される。MOSトランジスタ173および174の各々のゲートには、データ読出時に所定期間Lレベルに活性化されるトリガパルスφtrが入力される。クロスカップルアンプ175は、交差結合された、P型MOSトランジスタ176および177と、N型MOSトランジスタ178および179とを有する。N型MOSトランジスタ180は、クロスカップルアンプ175と接地電圧Vssとの間に電気的に結合されて、ゲートにセンス信号φsの入力を受ける。センス信号φsは、データ読出時において、少なくともトリガパルスφtrと重複する活性化期間Hレベルを有する。データ読出前において、ノードNrおよび/Nrの各々は、プリチャージ信号φprの活性化に応答して、電源電圧Vcc1にプリチャージされる。ノードNrおよび/NrとリードデータバスRDBおよび/RDBとがそれぞれ電気的に結合された状態でデータ読出動作が開始される。さらに、データ読出動作開始後の所定タイミングにおいて、トリガパルスφtrの活性化Lレベルに応答して、N型MOSトランジスタ173および174は、リードデータバスRDBおよび/RDBを、内部ノードNrおよび/Nrと電気的に切離す。クロスカップルアンプ175は、センス信号φsの活性化に応答して、N型MOSトランジスタ180から動作電流を供給されて、内部ノードNrおよび/Nrの電圧差を、電源電圧Vcc1~接地電圧Vssの振幅で増幅する。すなわち、データ読出動作によって、リードデータバスRDBの電圧がリードデータバス/RDBよりも高くなったケースでは、内部ノードNrおよび/Nrは、電源電圧Vcc1および接地電圧Vssにそれぞれ設定される。インバータ182および184は、内部ノードNrおよび/Nrの電圧レベルを反転して、読出データ/DOUTおよびDOUTをそれぞれ生成する。すなわち、読出データDOUTおよび/DOUTの極性は、リードデータバスRDBおよび/RDBの極性と一致している。図5は、データ書込回路51Wの構成を示す回路図である。図5を参照して、データ書込回路51Wは、内部ノードNw0に一定電流を供給するためのP型MOSトランジスタ151と、トランジスタ151の通過電流を制御するためのカレントミラー回路を構成するP型MOSトランジスタ152および電流源153と、内部ノードNw0を介して動作電流の供給を受けて動作するインバータ154、155および156を有する。インバータ154、155および156の各々は、電源電圧Vcc3および接地電圧Vssの供給を受けて動作する。インバータ154は、書込データDINの電圧レベルを反転してライトデータバスWDBに伝達する。インバータ155は、書込データDINの電圧レベルを反転してインバータ156の入力ノードに伝達する。インバータ156は、インバータ155の出力を反転してライトデータバス/WDBに伝達する。したがって、データ書込回路51Wは、書込データDINの電圧レベルに応じて、ライトデータバスWDBおよび/WDBの電圧を電源電圧Vcc3および接地電圧Vssの一方ずつに設定する。図6は、実施の形態1に従うMRAMデバイスにおけるデータ読出およびデータ書込動作を説明するためのタイミングチャートである。まず、データ読出動作について説明する。データ読出前において、リードデータバスRDB,/RDBは電源電圧Vcc1にプリチャージされ、ビット線BL,/BLは、接地電圧Vssにプリチャージされる。データ読出時においては、選択メモリセルに対応するビット線BLおよび/BLの各々は、対応するリードドライブ選択ゲートRCDGによって、電源電圧Vcc2と電気的に結合される。さらに、リードワード線RWLのうちの選択メモリセルに対応する1本が、行選択結果に応じて選択状態Hレベルに活性化される。この結果、選択メモリセルは、ビット線BLおよび/BLの一方と、接地電圧Vssとの間に電気的に結合される。また、ダミーリードワード線DRWL1およびDRWL2のいずれか一方が活性化されて、MTJメモリセルMCと非結合である、ビット線BLおよび/BLの他方は、ダミーメモリセルDMCと結合される。一方、ライトワード線WWL、ライトコラム選択線WCSLはLレベル接地電圧Vssに非活性化される。ライトワード線WWLおよびライトデータバスWDB,/WDBには、電流は流されない。このように、データ読出時において、ビット線BLおよび/BLの各々は、抵抗体として作用する選択メモリセルもしくはダミーメモリセルDMCを介して、接地電圧Vssにプルダウンされる。さらに、選択メモリセル列においては、リードドライブ選択ゲートRCDGによって、対応するビット線BLおよび/BLの各々は、電源電圧Vcc2にプルアップされている。したがって、ビット線BLおよび/BLの電圧は、プルアップ力Vcc2へとプルダウン力Vssへとのバランス、言い換えれば抵抗体である選択メモリセルもしくはダミーメモリセルの電気抵抗に応じて決定される。たとえば、選択メモリセルの記憶データレベルが1電気抵抗R1である場合には、メモリセルと結合されたビット線BLおよび/BLの一方には、ダミーメモリセルDMCと結合されたビット線BLおよび/BLの他方に生じる電圧変化ΔVmよりも大きい電圧変化ΔV1が生じる。選択メモリセルに対応するビット線対BLPを構成するビット線BLおよび/BLの電圧間の相対関係は、読出された記憶データのレベルに応じて変化する。このような、ビット線BLおよび/BLの間の電圧差に応じて、リードゲートRGによってリードデータバスRDBおよび/RDBの電位が駆動される。すなわち、ビット線BLの電圧がビット線/BLの電圧よりも高い場合には、リードゲートRGによって、リードデータバス/RDBの方が、リードデータバスRDBよりもより強く接地電圧Vss側に駆動される図6における電圧変化ΔVb1>ΔVbm。このようにして生じたリードデータバスRDBおよび/RDBの間の電圧差をデータ読出回路51Rまたは52Rによって増幅して、Hレベルの読出データDOUTを出力することができる。データ読出回路52Rを用いる場合には、プリチャージ信号φprは、データ読出動作中Hレベルへ非活性化される。さらに、データ読出動作開始から所定時間経過後において、センス信号φsはHレベルに活性化され、トリガパルスφtrは、センス信号φsと重複する活性化期間を有するように、Lレベルに活性化される。反対に、選択メモリセルが0電気抵抗R0を保持する場合、すなわちビット線/BLの電圧がビット線BLの電圧よりも高い場合には、リードゲートRGによって、リードデータバスRDBの方が、リードデータバス/RDBよりもより強く接地電圧Vss側に駆動される。このようにして生じたリードデータバスRDBおよび/RDBの間の電圧差に基づいて、Lレベルの読出データDOUTを出力することができる。このように、リードゲートRGを介してリードデータバスRDBおよび/RDBの電位を駆動する構成とすることによって、寄生容量の大きいリードデータバスRDBおよび/RDBを、選択メモリセルまたはダミーメモリセルおよびビット線を流れるセンス電流経路から除外してデータ読出を実行することかできる。これにより、選択メモリセルおよびダミーメモリセルを通過するセンス電流経路のRC負荷を軽減して、データ読出に必要な電圧変化をビット線BLおよび/BLに速やかに生じさせることができる。これにより、データ読出を高速に行なって、MRAMデバイスへのアクセスを高速化できる。さらに、MTJメモリセル中のトンネル磁気抵抗素子TMRの両端印加電圧を抑制するために、データ読出時にビット線BLおよび/BLをプルアップする電源電圧Vcc2は決定される。一般的に、トンネル磁気抵抗素子のトンネルバリアである絶縁膜の信頼性を考慮すれば、このバイアス電圧が約400mV以下となるように設定する必要がある。この結果、MTJメモリセルの動作信頼性を確保した上で、データ読出の高速化を図ることができる。また、ビット線BLおよび/BLのプリチャージ電圧を接地電圧としているので、非選択列において、選択行のリードワード線RWLが活性化に応答してターンオンしたアクセストランジスタを介して、ビット線BLおよび/BLから放電電流が生じることがない。この結果、ビット線BLおよび/BLにおける、プリチャージに伴う充放電による消費電力を削減できる。次に、データ書込時の動作について説明する。列選択結果に対応したライトコラム選択線WCSLが選択状態Hレベルに活性化されて、対応するライトコラム選択ゲートWCSGがオンする。これに応じて、選択メモリセルに対応する選択列のビット線BLおよび/BLの一端ずつは、ライトデータバスWDBおよび/WDBとそれぞれ結合される。さらに、データ書込時においては、対応する短絡スイッチトランジスタ62がターンオンして、選択列のビット線BLおよび/BLの他端ライトコラム選択ゲートWCSGの反対側同士を短絡する。既に説明したように、データ書込回路51Wは、ライトデータバスWDBおよび/WDBを、電源電圧Vcc3および接地電圧Vssのいずれか一方ずつに設定する。たとえば、書込データDINのデータレベルがLレベルである場合には、ライトデータバスWDBにLレベルデータを書込むためのデータ書込電流-Iwが流される。データ書込電流-Iwは、ライトコラム選択ゲートWCSGを介して、選択列のビット線BLに供給される。選択列のビット線BLに流されるデータ書込電流-Iwは、短絡スイッチトランジスタ62によって折返される。これにより、他方のビット線/BLにおいては、反対方向のデータ書込電流Iwが流される。ビット線/BLを流れるデータ書込電流Iwは、ライトコラム選択ゲートWCSGを介してライトデータバス/WDBに伝達される。さらに、ライトワード線WWLのうちのいずれか1本が、行選択結果に応じて選択状態Hレベル:電源電圧Vcc3に活性化されて、データ書込電流Ipが流される。この結果、対応するライトワード線WWLおよびビット線BL/BLの両方にデータ書込電流が流された選択メモリセルに対して、データ書込が実行される。選択列のビット線BLおよび/BLを折返して流されるデータ書込電流±Iwの方向は、書込データDINのデータレベルに応じて反転される。データ書込時においては、リードワード線RWLは非選択状態Lレベルに維持される。なお、データ読出回路52Rにおいては、データ書込時には、プリチャージ信号φprはHレベルに活性化される。一方、センス信号φsはLレベルに非活性化され、トリガパルスφtrはHレベルに非活性化される。また、データ書込時においてもビット線プリチャージ信号BLPRをHレベルへ活性化することによって、データ書込時におけるビット線BLおよび/BLの電圧は、データ読出時のプリチャージ電圧レベルに相当する接地電圧Vssに設定される。同様に、リードデータバスRDBおよび/RDBは、データ読出時のプリチャージ電圧に相当する電源電圧Vcc1に設定される。このように、非選択列に対応するビット線BL,/BLと、リードデータバスRDB,/RDBとのデータ書込時における電圧を、データ読出に備えたプリチャージ電圧と一致させることによって、データ読出前に新たなプリチャージ動作の実行が不要となり、データ読出動作を高速化することができる。次に、データ読出およびデータ書込回路系の電源電圧レベルについて説明する。データ読出回路51R,52Rの動作電源電圧であるVcc1およびビット線BL,/BLのプルアップ電圧であるVcc2は、ビット線振幅を小さくしてトンネル磁気抵抗素子の両端印加電圧を抑制するとともに、リードデータバスRDB,/RDBの振幅電圧を大きくするために、Vcc1>Vcc2に設定される。すなわち、Vcc3>Vcc1>Vcc2に設定される。一方、データ書込時においては、選択メモリセルのトンネル磁気抵抗素子TMRを十分に磁化する必要がある。このため、データ書込回路51Wの動作電源電圧であるVcc3は、ライトデータバスWDB,/WDBを介して、十分なデータ書込電流を供給するために、電源電圧Vcc1およびVcc2よりも高く設定される。たとえば、電源電圧Vcc3には、MRAMデバイス外部から供給される外部電源電圧をそのまま適用し、さらに、この外部電源電圧を図示しない電圧降下回路によって降下させて、電源電圧Vcc1およびVcc2を発生する構成とすれば、上記のVcc3>Vcc1>Vcc2の関係に従う電源電圧を効率的に供給することができる。[実施の形態1の変形例]図7は、メモリアレイ10およびその周辺回路の実施の形態1の変形例に従う構成を詳細に説明するための回路図である。図7を参照して、実施の形態1の変形例に従う構成においては、データ書込回路51Wに代えてデータ書込回路52Wが設けられる点と、リードドライブ選択ゲートRCDG1~RCDGmの配置が省略される点とが、実施の形態1に従う構成と比較して異なる。図8は、データ書込回路52Wの構成を説明する回路図である。図8を参照して、実施の形態1の変形例に従うデータ書込回路52Wは、データ書込電流を供給するためのデータ書込回路51Wの構成に加えて、プルアップ回路53をさらに含む。プルアップ回路53は、電源電圧Vcc2とライトデータバスWDBおよび/WDBとの間にそれぞれ配置されるプルアップトランジスタ157および158を有する。プルアップトランジスタ157および158は、たとえば、データ書込時においてHレベルに活性化され、データ読出時においてLレベルに非活性化される書込制御信号WEをゲートに受けるP型MOSトランジスタで構成することができる。データ書込回路51Wに相当する部分の構成は、図5に示したのと同様であるので、詳細な説明は繰り返さない。データ書込時においては、プルアップトランジスタ157および158はターンオフするので、データ書込回路51Wと同様に、ライトデータバスWDBおよび/WDBに対してデータ書込電流±Iwを供給することができる。一方、データ読出時においては、データ書込回路51Wに相当する部分によるデータ書込電流±Iwの供給は停止され、ライトデータバスWDBおよび/WDBの各々は、ターンオンしたプルアップトランジスタ157および158によって、電源電圧Vcc2にプルアップされる。図9は、実施の形態1の変形例に従うデータ書込動作およびデータ読出動作を説明するタイミングチャートである。図9を参照して、実施の形態1の変形例に従う構成においては、データ読出時においても、選択列に対応するライトコラム選択線WCSLがHレベルに活性化される。この結果、電源電圧Vcc2にプルアップされたライトデータバスWDBおよび/WDBは、選択列のビット線BLおよび/BLとそれぞれ電気的に結合される。すなわち、実施の形態1の変形例に従う構成においては、選択列のビット線BLおよび/BLが、データ書込系回路データ書込回路52Wによってプルアップされる点が、実施の形態1に従う構成と異なる。電源電圧Vcc2にプルアップされたビット線BL,/BLおよび、リードゲートRGによって接地電圧Vssに駆動されるリードデータバスRDB,/RDBにそれぞれ生じる電圧変化、ならびに、これらの電圧変化を検知することによるデータ読出動作は、図6に説明したのと同様であるので詳細な説明は繰返さない。また、データ書込時における動作についても、図6と同様であるので詳細な説明は繰返さない。実施の形態1の変形例に従う構成においては、リードドライブ選択ゲートRCDG1~RCDGmの配置を省略して、選択列に対応するビット線BLおよび/BLを、効率的にプルアップすることができる。なお、ライトデータバスWDBおよび/WDBは、データ書込時以外において電源電圧Vcc2にプルアップしておくことができるので、データ読出開始時における動作速度の低下を招くことはない。なお、電源電圧Vcc1、Vcc2およびVcc3の電圧レベルについても、実施の形態1と同様に設定すればよい。[実施の形態2]実施の形態2においては、外部との間で、多ビットデータを並列に授受するMRAMデバイスの構成について説明する。図10は、メモリアレイ10およびその周辺回路の実施の形態2に従う構成を説明する概略ブロック図である。図10を参照して、実施の形態2に従うメモリアレイは、列方向に沿って配置されるN個N:自然数のメモリバンクMB1~MBNを有する。メモリバンクMB1~MBNの各々は、実施の形態1に従うメモリアレイ10と同様の構成を有する。列方向に沿って、メモリバンクMB1~MBNで共有されるM個M:自然数のデータバス対DBP1~DBPMが配置される。たとえば、データバス対DBP1は、相補のデータバスDB1および/DB1を有する。以下においては、データバス対DBP1~DBPMを総称して単にDBPとも称し、データバスDB1~DBMを総称して単にデータバスDBとも称し、データバス/DB1~/DBMを総称してデータバス/DBとも称する。読出/書込制御回路50,60は、データバス対DBP1~DBPMにそれぞれ対応して設けられる、データ読出回路RDV1~RDVMとデータ書込回路WDV1~WDVMとを有する。データ読出回路RDV1~RDVMは、読出制御信号RE1~REMにそれぞれ応答して動作する。同様に、データ書込回路WDV1~WDVMは、書込制御信号WE1~WEMにそれぞれ応答して動作する。データ読出回路RDV1~RDVMの各々には、図3および図4でそれぞれ説明したデータ読出回路51Rおよび52Rの構成を適用することができる。すなわち、データ読出回路51Rおよび52Rにおいて、リードデータバスRDBおよび/RDBに代えて、対応するデータバスDBおよび/DBの電圧を検知増幅する構成とすれば、同様のデータ読出が実行できる。特に、メモリバンクMB1~MBKの各々を実施の形態1と同様のリードゲートを用いてデータ読出を実行する構成とすることにより、センス電流Isの供給機能を有さない小型化に適したデータ読出回路52Rを適用できるので、データ読出の高速化およびMTJメモリセルの動作信頼性の確保とともに、多数のデータ読出回路が配置される構成において、チップ面積の削減を図ることができる。また、センス電流Isの供給機能を有するデータ読出回路51Rを用いる場合には、従来の技術と同様に、データバスDB/DBおよびビット線BL/BLを介して、選択メモリセルにセンス電流Isを流すことによってデータ読出を行なうこともできる。データ書込回路WDV1~WDVMの各々には、図5および図8にそれぞれ示したデータ書込回路51Wおよび52W構成を適用できる。すなわち、データ書込回路51Wおよび52Wにおいて、ライトデータバスWDBおよび/WDBに代えて、対応するデータバスDBおよび/DBの電圧を駆動する構成とすれば、同様のデータ書込が実行できる。特に、メモリバンクMB1~MBKの各々を実施の形態1と同様のリードゲートを用いてデータ読出を実行する構成とする場合には、データ書込回路52Wを適用することによって、チップ面積の削減をさらに図ることができる。このような構成とすることにより、各データバス対DBPごとに独立に、選択メモリセルとの間でデータ授受を実行できる。したがって、同時に複数のデータバス対DBPを用いて、複数ビットの並列なデータ読出およびデータ書込を実行できる。データバス対DBPは、k個k:自然数のメモリセルごとに配置される。図11は、データバス対の配置を説明する回路図である。データバス対DBP1~DBPMは同様に配置されるので、図11においては、データバス対DBP1の配置が代表的に示される。図11を参照して、列デコーダ25は、同一のデータバス対に対応するk個のメモリセル列間での列選択を実行するためのリードコラム選択線RCSL1~RCSLkおよびライトコラム選択線WCSL1~WCSLkを選択的に活性化する。第1番目から第k番目のメモリセル列の各々に対応して、実施の形態1と同様の、ライトコラム選択ゲートWCSG、リードコラム選択ゲートRCSG、リードゲートRGおよびリードドライブ選択ゲートRDCGが配置される。また、MTJメモリセルMC、ダミーメモリセルDMC、短絡スイッチトランジスタ62およびプリチャージトランジスタ64の配置についても、図2に示したメモリアレイと同様である。リードコラム選択ゲートRCSGは、対応するリードコラム選択線RCSLの活性化に応答して、データバスDB1および/DB1と、対応するビット線BLおよび/BLを電気的に結合する。同様に、ライトコラム選択ゲートWCSGは、対応するライトコラム選択線WCSLの電圧に応じて、対応するビット線BLおよび/BLを、データバスDB1および/DB1それぞれを電気的に結合する。このような構成とすることにより、k個のメモリセル列で、1つのデータバス対DBPを共有することができる。データバスDB1および/DB1は、ビット線BL,/BLと同一方向に沿って配置される。一方、リードコラム選択線RCSLおよびライトコラム選択線WCSLは、ビット線BL,/BLと交差する方向すなわち行方向に沿って配置される。これにより、ビット線BL,/BLと同一方向に配置される配線が集中するのを回避して、配線ピッチを確保することができる。再び図10を参照して、メモリバンクMB1~MBNは、図示しないバンクアドレスに応じて選択される。選択されたメモリバンクにおいて、1回のデータ読出コマンドおよび1回のデータ書込コマンドによって、M′ビットM′:M以下の自然数の読出データDOUTおよび書込データDINのそれぞれが外部との間で授受される。したがって、データ読出時において、最大Mビットのデータを並列に読出すことができる。この結果、特にロジックと同一チップ上に混載されるシステムLSIなどに適したMRAMデバイスを構成することができる。一方、データ書込時においては、比較的大きなデータ書込電流をビット線BL,/BLに流す必要があるので、並列に書込まれる書込データのビット数以下、並列書込ビット数とも称するを多く取ると、これに比例してデータ消費電流も増大してしまう。特に、多ビットを並列に読出す構成において、並列に読出される読出データのビット数以下、並列読出ビット数とも称するを並列書込ビット数と同様とすれば、ピーク電流値が過大になり、電源系への負担が増大する。この結果、電源電圧バウンスの影響により、誤動作が発生してしまうおそれもある。したがって、実施の形態2に従う構成においては、コントロール回路5に含まれる書込選択回路6によって、並列書込ビット数を、並列読出ビット数よりも小さく設定する。たとえば、並列にM′ビットのデータ読出が実行される場合には、メモリアレイ10において同時並列に書込まれるデータのビット数は、N′ビットN′:M′より小さい自然数に設定される。図12は、コントロール回路5による、データ読出回路およびデータ書込回路の動作制御を説明するタイミングチャートである。図12においては、一例として、データバス対DBPの配置本数Mと、1回のデータ読出動作およびデータ書込動作によって授受されるデータのビット数M′とが等しく、M=M′=8である場合について代表的に説明する。図12aを参照して、データ読出時においては、時刻tr0に1回のデータ読出コマンドが開始されると、読出制御信号RE1~RE8が同時に活性化されて、8ビットM′ビットのデータが並列に読出される。なお、このようなM=M′の場合には、各データ読出回路を共通の読出制御信号REに応答して活性化する構成としてもよい。図12bを参照して、データ書込時においては、ピーク電流の増加を抑制するために、並列書込ビット数N′は、並列読出ビット数M′よりも小さく抑えられる。たとえば、1回のデータ書込コマンドが開始されると、書込選択回路6によって、時刻tw0、tw1、tw2およびtw3にそれぞれ分割して、書込制御信号WE1~WEMの一部ずつが活性化される。データ書込回路WDV1~WDVMの各々は、対応する書込制御信号WEの活性化および非活性化にそれぞれ応答して、活性化および非活性化される。活性化されたデータ書込回路においては、図5に示されるインバータ154~156に対する動作電流の供給が実行されて、対応するデータバス対DBPを用いたデータ書込が実行される。一方、非活性化されたデータ書込回路においては、図5に示されるインバータ154~156に対する動作電流の供給が停止される。図12bに示される例においては、2ビットN′ビットずつのデータ書込が並列に実行される。すなわち、1回のデータ書込コマンドにおいて入力される8ビットM′ビットの書込データを4分割して、2ビットN′ビットずつの並列なデータ書込を実行している。このように、メモリアレイ10において、複数ビットのデータ読出およびデータ書込を可能な構成とした上で、並列書込ビット数N′を、並列読出ビット数M′よりも小さく設定し、あるいはN′=1として、1ビットずつシリアルにアクセスする構成とすることにより、有効にデータ書込時のピーク電流を低減することができる。この結果、MRAMデバイスにおいて、データ読出時のデータレートを向上させるとともに、データ書込時のピーク電流値を抑制して電源系への負担を減少することによって、動作信頼性を向上することができる。特に、M′ビットのデータ書込を行なう1回のデータ書込コマンドを、N′ビットN′:M′より小さい自然数ずつの並列書込をM′/N′回繰返して構成することより、1回のデータ読出コマンドの語長ビット数と、1回のデータ書込コマンドの語長ビット数とを揃えることができる。[実施の形態2の変形例]図13は、メモリアレイ10およびその周辺回路の実施の形態2の変形例に従う構成を示す概略ブロック図である。実施の形態2の変形例に従う構成においては、データバス対DBPは、リードデータバス対RDBPおよびライトデータバス対WDBPに分割される。さらに、メモリアレイ10全体における、リードデータバス対RDBPの配置本数と、ライトデータバス対WDBPの配置本数とは異なる。図13においては、メモリアレイ10全体において、M個のリードデータバス対RDBP1~RDBPMと、H個H:H<Mの自然数のライトデータバス対WDBP1~WDBPHが配置される構成が示される。リードデータバス対RDBP1~RDBPMの各々は、実施の形態2に従う構成と同様に、k個のメモリセル列ごとに配置されるものとする。一方、ライトデータバス対WDBP1~WDBPHの各々は、k′個k′:k′>kの自然数のメモリセル列ごとに配置される。リードデータバス対RDBP1~RDBPMのそれぞれに対応して、データ読出回路RDV1~RDVMが実施の形態2と同様に配置される。同様に、ライトデータバス対WDBP1~WDBPHのそれぞれに対応して、データ書込回路WDV1~WDVHが実施の形態2の構成と同様に配置される。その他の部分の構成は、実施の形態2と同様であるので詳細な説明は繰返さない。このような構成とすることにより、並列書込ビット数が並列読出ビット数よりも小さいことを前提とする構成において、データ書込回路WDVの配置個数を削減することができる。これにより、レイアウトの自由度が向上し、MRAMデバイスのチップ面積削減を図ることができる。さらに、ライトデータバス対WDBPとリードデータバス対RDBPとの配置本数の比率を適正に設定すれば、データ書込回路およびデータ読出回路における活性化の選択制御を行なう必要がなくなる。たとえば、ライトデータバス対WDBPの配置本数を並列書込ビット数と等しく設定しH=N′、さらに、リードデータバス対RDBPの配置本数を並列読出ビット数と等しく設定M=M′することによって、データ読出時において各データ読出回路を、共通の読出制御信号REに基づいて並列に活性化する一方で、データ書込時において各データ書込回路を共通の書込制御信号WEに応答して並列に活性化する構成としても、実施の形態2と同様の効果を得ることができる。これにより、各データ書込回路および各データ読出回路の動作制御が簡易化される。また、実施の形態2と同様に、M′ビットのデータ書込を行なう1回のデータ書込コマンドを、N′ビットN′:M′より小さい自然数ずつの並列書込をM′/N′回繰返して構成することより、1回のデータ読出コマンドの語長ビット数と、1回のデータ書込コマンドの語長ビット数とを揃えることができる。特に、上述したように、H=N′およびM=M′とした上で、ライトデータバス対WDBPおよびリードデータバス対RDBPの配置本数の比率であるM/Hが整数となるように定め、かつ、1回のデータ書込コマンドに対応して、Hビットの並列なデータ書込を、異なるメモリバンクをそれぞれ用いてM/H回繰り返し実行する構成とすれば、各データ書込回路および各データ読出回路における活性化の選択制御を行なうことなく、1回のデータ読出コマンドの語長ビット数と、1回のデータ書込コマンドの語長ビット数とを揃えることができる。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"