複数の外部接続端子と、少なくとも一部が前記外部接続端子に接続された複数のリードを有するリード部と、前記リード部に設けられたチップ部品搭載部と、吊りリードを有する固定部と、前記固定部と電気的に独立し、かつ前記固定部に接着された固定テープで前記固定部に保持されている半導体チップ搭載部とを備えるリードフレームと、前記チップ部品搭載部に搭載され、前記リードと電気的に接続されたチップ部品と、前記半導体チップ搭載部上に配置されたメモリチップであって、チップ本体に形成された第1の電極パッドと、前記第1の電極パッドを露出させつつ、前記チップ本体の表面を覆うように形成された絶縁樹脂膜と、前記絶縁樹脂膜上に形成された再配線層とを有するメモリチップと、前記半導体チップ搭載部上または前記メモリチップ上に配置され、第2の電極パッドを有するコントローラチップと、前記外部接続端子を露出させつつ、前記チップ部品、前記メモリチップ、前記コントローラチップ、および前記リードフレームを封止する封止樹脂層とを具備し、前記リードフレーム上における前記メモリチップおよび前記コントローラチップの電気回路は、前記リード部、前記再配線層および金属ワイヤにより構成されており、前記再配線層を構成する少なくとも一部の再配線の一方の端部は、直接または前記金属ワイヤを介して前記第1の電極パッドと電気的に接続されており、かつ前記再配線の他方の端部は、前記金属ワイヤを介して前記第2の電極パッドまたは前記リードと電気的に接続されており、前記第2の電極パッドは、前記金属ワイヤを介して、または前記金属ワイヤおよび前記再配線層を介して、前記リードと電気的に接続されていることを特徴とする半導体メモリカード。複数の外部接続端子と、少なくとも一部が前記外部接続端子に接続された複数のリードを有するリード部と、前記リード部に設けられたチップ部品搭載部と、半導体チップ搭載部とを備えるリードフレームと、前記チップ部品搭載部に搭載され、前記リードと電気的に接続されたチップ部品と、前記半導体チップ搭載部上に配置されたメモリチップであって、チップ本体に形成された第1の電極パッドと、前記第1の電極パッドを露出させつつ、前記チップ本体の表面を覆うように形成された絶縁樹脂膜と、前記絶縁樹脂膜上に形成された再配線層とを有するメモリチップと、前記半導体チップ搭載部上または前記メモリチップ上に配置され、第2の電極パッドを有するコントローラチップと、前記外部接続端子を露出させつつ、前記チップ部品、前記メモリチップ、前記コントローラチップ、および前記リードフレームを封止する封止樹脂層とを具備し、前記リードフレーム上における前記メモリチップおよび前記コントローラチップの電気回路は、前記リード部、前記再配線層および金属ワイヤにより構成されていることを特徴とする半導体メモリカード。前記再配線層を構成する少なくとも一部の再配線の一方の端部は前記第1の電極パッドと電気的に接続されており、前記再配線の他方の端部は前記金属ワイヤを介して前記第2の電極パッドまたは前記リードと電気的に接続されていることを特徴とする請求項2記載の半導体メモリカード。前記再配線の一方の端部は、直接または前記金属ワイヤを介して、前記第1の電極パッドと接続されていることを特徴とする請求項3記載の半導体メモリカード。前記再配線層を構成する少なくとも一部の再配線は、異電位の再配線または電極パッドを跨ぐように配置された前記金属ワイヤを介して、同電位の再配線と電気的に接続されていることを特徴とする請求項2ないし請求項4のいずれか1項記載の半導体メモリカード。前記メモリチップは第1のメモリチップと第2のメモリチップとを備え、前記第1のメモリチップは前記第2のメモリチップ上に積層されており、前記再配線層は前記第1のメモリチップのみに設けられていることを特徴とする請求項2ないし請求項5のいずれか1項記載の半導体メモリカード。前記リードフレームは吊りリードを有する固定部を備え、前記半導体チップ搭載部は前記固定部と電気的に独立し、かつ前記固定部に接着された固定テープで保持されていることを特徴とする請求項2ないし請求項6のいずれか1項記載の半導体メモリカード。本発明が解決しようとする課題は、リードフレームを用いて低コスト化を図った上で、リードフレームを回路基材として適用したことによる不具合、例えば半導体チップの回路の形成性の低下を改善することを可能にした半導体メモリカードを提供することにある。実施形態の半導体メモリカードは、複数の外部接続端子と、少なくとも一部が外部接続端子に接続された複数のリードを有するリード部と、リード部に設けられたチップ部品搭載部と、半導体チップ搭載部とを備えるリードフレームと、チップ部品搭載部に搭載されたチップ部品と、半導体チップ搭載部上に配置されたメモリチップと、半導体チップ搭載部上またはメモリチップ上に配置されたコントローラチップと、外部接続端子を露出させつつ、チップ部品、メモリチップ、コントローラチップおよびリードフレームを封止する封止樹脂層とを具備する。チップ部品は、リードと電気的に接続されている。メモリチップは、チップ本体に形成された第1の電極パッドと、第1の電極パッドを露出させつつ、チップ本体の表面を覆うように形成された絶縁樹脂膜と、絶縁樹脂膜上に形成された再配線層とを有する。コントローラチップは、第2の電極パッドを有する。リードフレーム上におけるメモリチップおよびコントローラチップの電気回路は、リード部、再配線層および金属ワイヤにより構成されている。以下、実施形態の半導体メモリカードについて、図面を参照して説明する。第1の実施形態図1ないし図3は第1の実施形態による半導体メモリカードを示す図である。図1は第1の実施形態による半導体メモリカードの上面図であって、半導体メモリカードの構成を透過して示す図上面透過図、図2は第1の実施形態による半導体メモリカードの下面図、図3は第1の実施形態による半導体メモリカードを長辺方向カードスロットに挿入する方向に切断した断面図である。これらの図に示される半導体メモリカード1は、各種規格のメモリカードとして使用されるものである。メモリカード1は、端子部材と配線部材と素子搭載部材とを兼ねるリード回路部材としてリードフレーム2を具備している。リードフレーム2は、複数の外部接続端子3と、少なくとも一部が外部接続端子3に接続された複数のリードを有するリード部4と、リード部4に設けられたチップ部品搭載部5と、半導体チップ搭載部6とを備えている。チップ部品搭載部5には、チップ部品受動部品7が搭載されている。半導体チップ搭載部6上には、コントローラチップ8とNAND型フラッシュメモリのようなメモリチップ9が配置されている。コントローラチップ8は、メモリチップ9へのデータの書き込みやメモリチップ9に記憶されたデータの読み出し等を行う半導体チップである。リードフレーム2は、封止樹脂層10で封止されている。封止樹脂層10は、外部接続端子3の表面を露出させつつ、リードフレーム2をチップ部品7、コントローラチップ8、メモリチップ9等と共に封止するように、例えばエポキシ樹脂等の封止樹脂をトランスファ成形することにより形成されている。封止樹脂層10は概略矩形状の外形を有し、メモリカード1の全体形状を構成している。封止樹脂層10の外部接続端子3が露出した第1の面10a図2は、メモリカード1の裏面に相当する。封止樹脂層10の第1の面10aとは反対側の第2の面10b図1は、メモリカード1の表面に相当する。封止樹脂層10の外形辺11のうち、外部接続端子3に近い第1の短辺11Aは、メモリカード1の先端部に相当する。封止樹脂層10の先端には、メモリカード1の前方を示す傾斜部10cが設けられている。封止樹脂層10の第2の短辺11Bは、メモリカード1の後方部に相当する。封止樹脂層10の後方には、その一部を第2の面10b側に盛り上げた取手部10dが設けられている。封止樹脂層10の第1の長辺11Cには、メモリカード1の前後や表裏の向きを示すように、切り欠き部12やくびれ部13が形成されている。封止樹脂層10の第2の長辺11Dは直線形状とされている。複数の外部接続端子3の先端は、それぞれ封止樹脂層10内に配置されている。すなわち、外部接続端子3の先端には吊りリードが設けられていない。これによって、封止樹脂層10の先端に吊りリードが残存することを防いでいる。封止樹脂層10の先端に吊りリードが存在していると、メモリカード1をカードスロットに挿入する際に障害となったり、またカードスロットにダメージ等を与えたりするおそれがある。ただし、複数の外部接続端子3は図示しないフレームから分離されているため、その上に固定テープ14Aが接着されている。複数の外部接続端子3は、固定テープ14Aにより保持されている。リード部4は、外部接続端子3に直接接続されたリード41と、外部接続端子3とは電気的に独立しているリード42とを有している。これらリード41、42のうち、第1、第2および第3のリード41A、41B、41Cは、一方の端部が外部接続端子3に直接接続されている。第1のリード41Aの他方の端部は、コントローラチップ8の近傍領域に配置されている。第2のリード41Bとそれとは電気的に独立した第4のリード42Aには、それぞれ第1のチップ部品搭載部5Aが設けられている。第1のチップ部品搭載部5Aには、ヒューズ等の第1のチップ部品7Aが第2のリード41Bおよび第4のリード42Aと電気的に接続されつつ搭載されている。第4のリード42Aは、さらにコントローラチップ8の近傍領域を介してメモリチップ9の近傍まで引き回されている。第3のリード41Cは、コントローラチップ8の近傍領域を引き回された後に分岐している。第3のリード41Cの一方の分岐部41C1とそれとは電気的に独立した第5のリード42Bには、それぞれ第2のチップ部品搭載部5Bが設けられている。第2のチップ部品搭載部5Bには、コンデンサ等の第2のチップ部品7Bが第3のリード41Cの分岐部41C1および第5のリード42Bと電気的に接続されつつ搭載されている。第5のリード42Bは、さらにメモリチップ9の近傍まで引き回されている。第3のリード41Cの他の分岐部41C2は、第4のリード42Aと同様に、メモリチップ9の近傍まで引き回されている。第3のリード41Cの分岐部41C2と第4のリード42Aには、第3のチップ部品搭載部5Cが設けられている。第3のチップ部品搭載部5Cには、コンデンサ等の第3および第4のチップ部品7C、7Dが第3のリード41Cの分岐部41C2および第4のリード42Aと電気的に接続されつつ搭載されている。第3のリード41Cの分岐部41C2および第4のリード42Aは、第3のチップ部品搭載部5Cの形成位置を介してメモリチップ9の近傍まで引き回されている。半導体チップ搭載部6は、封止樹脂層10の短辺11Bと両長辺11C、11Dとに向けて拡張されており、これら拡張部6aに図示しないフレームと接続された吊りリード15がそれぞれ設けられている。半導体チップ搭載部6は吊りリード15に支持されている。一方、リード41A、41B、41C、42A、42Bはフレームから分離されている。このようなリード41A、41B、41C、42A、42Bは、吊りリード15が設けられた拡張部6aに接着された固定テープ14Bにより保持されている。固定テープ14Bは拡張部6aからリード41A、41B、41C、42A、42Bにかけて接着されており、これらリードを吊りリード15に支持された拡張部6aに固定している。半導体チップ搭載部6上に配置されたコントローラチップ8およびメモリチップ9は、それぞれ矩形状の外形を有している。コントローラチップ8は外部接続端子3とメモリチップ9との間に配置されている。すなわち、コントローラチップ8はメモリチップ9より外部接続端子3に近い側に配置されている。コントローラチップ8はその両長辺に沿って配列された電極パッド16を有している。コントローラチップ8の一方の長辺に沿って配列された電極パッド16は、第1、第3および第4のリード41A、41C、42Aと第1の金属ワイヤ17を介して電気的に接続されている。メモリチップ9はコントローラチップ8に近い側の長辺に沿って配列された電極パッド18を有している。メモリチップ9の電極パッド18は、コントローラチップ8の他方の長辺に沿って配列された電極パッド16と第2の金属ワイヤ19を介して電気的に接続されている。メモリチップ9の電極パッド18の一部は、第3、第4および第5のリード41C、42A、42Bと第2の金属ワイヤ19を介して電気的に接続されている。なお、メモリチップ9の表面には再配線層20が設けられており、コントローラチップ8に遠い側の長辺に沿って配列された電極パッド18がコントローラチップ8に近い側の長辺に沿って配列された電極パッド18まで再配線層20により引き回されている。上述したように、リードフレーム2の構成部分のうち、外部接続端子3は封止樹脂層10の第1の面裏面10aに露出される。一方、外部接続端子3に接続されたリード部4や半導体チップ搭載部6等は、封止樹脂層10内に埋設される。このため、リードフレーム2は図3に示すように、外部接続端子3とリード部4との接続部分を曲げ加工した第1の加工部21を有している。第1の加工部21は、外部接続端子3を外部に露出させつつ、リード部4や半導体チップ搭載部6等を封止樹脂層10内に配置するものである。第1の加工部21は外部接続端子3のみが外部に露出するように、外部接続端子3とリード部4との接続部分をコイニング加工等で薄肉化しつつ曲げ加工されている。第1の加工部21によるリードフレーム2の加工高さ、すなわち外部接続端子3とリード部4との接続部分を一旦上方に曲げた後に水平方向に曲げ返すことによる高さは、基本的にリードフレーム2を樹脂封止する際の半導体チップ搭載部6の設定位置に応じて決定される。すなわち、封止樹脂層10の半導体チップ搭載部6から第1の面10aまでの樹脂厚T1とコントローラチップ8やメモリチップ9の上面から第2の面10bまでの樹脂厚T2とがおおよそ等しくなるように、樹脂封止用の金型内における半導体チップ搭載部6等の位置が設定される。これは、樹脂厚T1と樹脂厚T2との差が大きいと、トランスファ成形等による樹脂封止工程で半導体チップ搭載部6の位置ずれいわゆるベッドシフト等が生じたり、また樹脂封止後に封止樹脂層10に反り等が生じやすいためである。ところで、チップ部品7の高さは、一般的にコントローラチップ8やメモリチップ9の高さより高い。このため、図4に示すように、チップ部品搭載部5の高さ封止樹脂層10の第1の面10aからの高さを半導体チップ搭載部6の高さと同一とすると、封止樹脂層10のチップ部品7から第2の面10bまでの樹脂厚T3が薄くなり、封止樹脂層10によるチップ部品7の被覆性が低下し、場合によってはチップ部品7が外部に露出するおそれが生じる。一方、図5に示すように、チップ部品7を十分に被覆し得るようなチップ部品搭載部5の高さを基準とし、この高さに半導体チップ搭載部6の高さを合せると、封止樹脂層10の半導体チップ搭載部6から第1の面10aまでの樹脂厚T1が薄くなり、リードフレーム2の被覆性が低下したり、また上述した樹脂封止工程における半導体チップ搭載部6の位置ずれや封止樹脂層10の反り等が生じやすくなる。上述したチップ部品7の被覆不良や樹脂封止工程における位置ずれ、反り等を抑制するために、この実施形態では半導体チップ搭載部6の高さ封止樹脂層10の第1の面10aからの高さを、封止樹脂層10の半導体チップ搭載部6から第1の面10aまでの樹脂厚T1とコントローラチップ8やメモリチップ9の上面から第2の面10bまでの樹脂厚T2とがおおよそ等しくなるように設定した上で、チップ部品搭載部5を半導体チップ搭載部6より封止樹脂層10の第1の面10aに近い位置に配置している。このような構成を実現する上で、リードフレーム2はリード部4とチップ部品搭載部5との接続部分を曲げ加工した第2の加工部22を有している。第2の加工部22は、チップ部品搭載部5が半導体チップ搭載部6より封止樹脂層10の第1の面10aに近い位置に配置されるように、リード部4とチップ部品搭載部5との接続部分を曲げ加工したものである。このような第2の加工部22を設けることによって、半導体チップ搭載部6を樹脂厚T1と樹脂厚T2とがおおよそ等しくなるような位置に配置しつつ、チップ部品搭載部5をチップ部品7が封止樹脂層10で十分に被覆され得る位置に配置することができる。従って、チップ部品7の被覆性の低下やそれに伴うチップ部品7の外部への露出等を防止した上で、樹脂封止工程における半導体チップ搭載部6の位置ずれや封止樹脂層10の反り等の発生を抑制することが可能となる。すなわち、リードフレーム2を用いたメモリカード1の製造性や信頼性等を高めることができる。さらに、第2の加工部22はチップ部品搭載部5が設けられた領域場合によってはチップ部品搭載部5の近傍に位置する領域を含むのみが上記した位置半導体チップ搭載部6より封止樹脂層10の第1の面10aに近い位置に配置されるように、リード部4とチップ部品搭載部5との接続部分に設けられている。このような第2の加工部22を適用することによって、リード部4のチップ部品搭載部5が設けられた領域チップ部品搭載部5の近傍領域を含むを除く領域は、半導体チップ搭載部6と同一の高さに配置される。すなわち、第2の加工部22により高さが設定されたチップ部品搭載部5、またはチップ部品搭載部5およびその近傍を除いて、リード部4と半導体チップ搭載部6は、第1の加工部21により設定された高さに配置されている。例えば、第2のリード41Bを例として説明すると、第2のリード41Bと外部接続端子3との接続部分には第1の加工部21が設けられており、この第1の加工部21により第2のリード41Bの高さは半導体チップ搭載部6の高さと同一とされている。さらに、第2のリード41Bとチップ部品搭載部5Aの両端との接続部分には第2の加工部22が設けられており、これら第2の加工部22でチップ部品搭載部5Aを所定の高さに配置すると共に、第2のリード41Bを半導体チップ搭載部6の高さまで曲げ戻している。チップ部品搭載部5A、5B、5Cが設けられた第3、第4および第5のリード41C、42A、42Bも同様である。第3のリード41Cは外部接続端子3との接続部分に設けられた第1の加工部21で半導体チップ搭載部6の高さと同一とされ、さらにチップ部品搭載部5B、5Cの両端の接続部分に設けられた第2の加工部22でチップ部品搭載部5B、5Cを所定の高さに配置しつつ半導体チップ搭載部6の高さまで曲げ戻されている。第4および第5のリード42A、42Bは半導体チップ搭載部6の高さに配置され、チップ部品搭載部5B、5Cとその近傍が第2の加工部22で所定の高さに配置されている。なお、第4のリード42Aについては、チップ部品搭載部5C以外の部分チップ部品搭載部5Cの近傍も第2の加工部22により曲げ加工されている。これはチップ部品搭載部5Cとの距離が近い部分を金型加工の都合上曲げ加工したものである。このように、リード部4のチップ部品搭載部5が設けられた領域その近傍を含む除く領域を、半導体チップ搭載部6と同一の高さに配置することによって、リード部4具体的には各リード41A~41C、42A~42Bとコントローラチップ8やメモリチップ9とをワイヤボンディングするにあたり、リード部4の高さが変動することによるワイヤボンディング性の低下やボンディング不良の発生等を抑制することができる。また、前述した固定テープ14Bによるリード部4の保持性を高めることができる。すなわち、固定テープ14Bは半導体チップ搭載部6の拡張部6aからリード41A、41B、41C、42A、42Bにかけて接着される。この際、各リードの固定テープ14Bが接着される部分は、半導体チップ搭載部6と同一の高さに配置されている。固定テープ14Bは、各リードの半導体チップ搭載部6と同一の高さに配置された領域に接着される。従って、固定テープ14Bの拡張部6aや各リードへの接着性が向上し、さらに固定テープ14Bによる各リードリード部4の保持性を高めることが可能となる。第2の実施形態次に、第2の実施形態によるメモリカードについて、図7を参照して説明する。なお、第1の実施形態と同一部分には同一符号を付し、その説明を一部省略する。図7に示すメモリカード31において、リード部4やチップ部品搭載部5等の構成は、基本的に第1の実施形態によるメモリカード1と同一とされている。なお、第2のリード41Bは第1のチップ搭載部5Aを介してコントローラチップ8の近傍領域まで引き回されている。さらに、第2のリード41Bは第3のチップ搭載部5Cが設けられた第6のリード42Cと第3の金属ワイヤ32を介して電気的に接続されている。第2の実施形態によるメモリカード31において、リードフレーム2は封止樹脂層10の両長辺11C、11Dに沿って設けられた固定部33を有している。固定部33には吊りリード15が設けられている。半導体チップ搭載部6は固定部33から電気的に独立している。半導体チップ搭載部6は、吊りリード15が設けられた固定部33に接着された固定テープ14Cにより保持されている。固定テープ14Cは固定部33から半導体チップ搭載部6、さらにリード部4の一部にかけて接着されており、半導体チップ搭載部6やリード部4の一部を吊りリード15に支持された固定部33に固定している。このように、第2の実施形態における半導体チップ搭載部6は、封止樹脂層10の両側面長辺11C、11Dを有する面間で電気的に独立している。すなわち、半導体チップ搭載部6は封止樹脂層10の両側面に設けられる吊りリード15と導通していない。言い換えると、長辺11C、11Dを有する面のいずれか一方の面に設けられた吊りリード15と、他方の面に設けられた吊りリード15とが、封止樹脂層10内において電気的に独立している。このような半導体チップ搭載部6を適用することによって、封止樹脂層10の両側面が外部の導通部材等に接触した場合においても、半導体チップ搭載部6がショートすることはない。従って、封止樹脂層10の両側面間がショートしたような場合においても、コントローラチップ8やメモリチップ9に不良等が発生することを抑制でき、メモリカード31の信頼性を高めることが可能となる。第3の実施形態次に、第3の実施形態によるメモリカードについて、図8を参照して説明する。図8に示すメモリカード51は、第1および第2の実施形態と同様に、外部接続端子3、リード部4、チップ部品搭載部5、半導体チップ搭載部6等を有するリードフレーム2と、チップ部品搭載部5に搭載されたチップ部品受動部品7と、半導体チップ搭載部6上に配置されたコントローラチップ8およびメモリチップ9とを具備している。メモリカード51を構成するリードフレーム2は、第2の実施形態のリードフレーム2と同一形状を有している。メモリカード51の基本的な構成は第1および第2の実施形態と同様であり、同一構成に基づく効果は第1および第2の実施形態と同様に備えている。第1および第2の実施形態と同一符号が付されている部分は同一部分であり、その説明を一部省略する。半導体チップ搭載部6上に配置されたコントローラチップ8およびメモリチップ9は、それぞれ矩形状の外形を有している。コントローラチップ8は、外部接続端子3とメモリチップ9との間に配置されている。コントローラチップ8は、外部接続端子3に近い側の長辺に沿って配列された電極パッド16Aと、メモリチップ9に近い側の長辺に沿って配列された電極パッド16Bとを有している。コントローラチップ8の外部接続端子3に近い側の電極パッド16Aは、第1、第2および第3のリード41A、41B、41Cと金属ワイヤ52を介して電気的に接続されている。メモリチップ9は、図9に示すように、図示を省略した半導体素子部等を有するチップ本体53と、チップ本体53に形成された電極パッド54と、電極パッド54を露出させつつ、チップ本体53の表面を覆うように形成された絶縁樹脂膜55と、絶縁樹脂膜55上に形成された再配線層56とを有している。コントローラチップ8とメモリチップ9の電極パッド16、54の配列や種類等によっては、メモリチップ9の電極パッド54を再配置する必要が生じる。ポリイミド樹脂等からなる絶縁樹脂膜保護膜55上に設けられる再配線層56は、電極パッド54をメモリチップ9上の所望の位置に再配置するものであり、例えば一方の端部は電極パッド54と電気的に接続されており、他方の端部には金属ワイヤのボンディング部となる接続パッド57が形成されている。再配線層56に対する金属ワイヤのボンディング性を考慮して、再配線層56の少なくとも最表面層はAlやAl-0.5質量Cu合金等のAl合金、あるいはAuやPd等の貴金属材料等で形成することが好ましい。さらに、再配線層56の絶縁樹脂膜55上への形成性や密着性等を考慮すると、再配線層56の最下層はTiやCr等で形成することが好ましい。再配線層56の具体的な構成としては、Al/Ti積層膜やAu/Ni/Cu/Ti積層膜のような積層膜が挙げられる。Al層Al合金層を含むや貴金属層からなる最表面層を有する積層膜で再配線層56を形成する場合、最表面層の厚さはボンディング性を確保する上で2μm以上とすることが好ましい。最表面層を厚くしすぎてもそれ以上の効果は得られないため、その厚さは5μm以下とすることが好ましい。再配線層56を構成する再配線のうち、少なくとも一部の再配線56Aは図8に示すように、一方の端部が電極パッド54と電気的に接続されていると共に、他方の端部に接続パッド57が形成されている。再配線56Aの端部に形成された接続パッド57には、金属ワイヤ58の一方の端部がボンディングされている。金属ワイヤ58の他方の端部は、コントローラチップ8の電極パッド16Bやリード41C、42B、42Cにボンディングされている。すなわち、再配線56Aは金属ワイヤ58を介してコントローラチップ8の電極パッド16Bやリード41C、42B、42Cと電気的に接続されている。再配線56Aと電極パッド54との電気的な接続構造は、例えば図9に示すように直接的に接続された構造でもよいし、また図10や図11に示すように金属ワイヤ59を介して接続された構造でもよい。例えば、再配線56Aを接続する電極パッド54の近傍に他の電極パッド54例えば異電位の電極パッド54a等が存在するような場合には、図10や図11に示すように、異電位の電極パッド54aを跨ぐように金属ワイヤ59を配置することによって、異電位の電極パッド54aによる回路不良等を招くことなく、電極パッド54に再配線56Aを接続することができる。金属ワイヤ59は図10に示すように、電極パッド54に直接ボンディングしてもよいし、図11に示すように電極パッド54上に再配線層56で形成した接続パッド56Bにボンディングしてもよい。金属ワイヤ59による飛び越し構造は、異電位の電極パッド54aを跨ぐ構造に限らず、異電位の再配線を跨ぐ構造に対しても有効である。図12に示すように、再配線56Aを配置したい位置に異電位の再配線56Cが存在するような場合には、異電位の再配線56Cを跨ぐように金属ワイヤ59を配置することによって、同電位の再配線56A間を良好に接続することができる。このような金属ワイヤ59による飛び越し構造を適用することによって、再配線層56による回路の形成性を高めることができる。なお、再配線層56を多層配線構造にすれば同様な回路を形成することができるものの、その場合には再配線層56の形成コストが増大する。このため、再配線層56は単層構造とすることが好ましい。上記したような金属ワイヤ59による飛び越し構造を適用することで、単層構造の再配線層56で多様な回路を形成することが可能となる。さらに、金属ワイヤ59による飛び越し構造は、再配線層56に限らず、リード部4に対しても有効である。第2のリード41Bは、異電位の第1のリード41Aを跨ぐように配置された金属ワイヤ60を介して、同電位の第6のリード42Cと電気的に接続されている。金属ワイヤ60による飛び越し構造を適用することによって、リード部4による回路の形成性を高めることができる。このように、リード部4と再配線層56と金属ワイヤ52、59、60とを組み合わせると共に、金属ワイヤ59、60による飛び越し構造等を適用することによって、コントローラチップ8やメモリチップ9の電気回路をリードフレーム2上で容易に形成することが可能となる。第3の実施形態によるメモリカード51においても、第2の実施形態と同様に、リードフレーム2は半導体チップ搭載部6から電気的に独立し、かつ吊りリード15が設けられた固定部33を有している。半導体チップ搭載部6は、固定部33に接着された固定テープ14Cにより保持されている。固定テープ14Cは固定部33から半導体チップ搭載部6、さらにリード部4の一部にかけて接着されており、半導体チップ搭載部6やリード部4の一部を吊りリード15に支持された固定部33に固定している。このような半導体チップ搭載部6を適用することによって、封止樹脂層10の両側面が外部の導通部材等に接触した場合においても、半導体チップ搭載部6がショートすることはない。従って、コントローラチップ8やメモリチップ9の不良発生を抑制することが可能となる。上述したように、第3の実施形態のメモリカード51においては、リードフレーム2上におけるコントローラチップ8およびメモリチップ9の電気回路を、リード部4、再配線層56および金属ワイヤ52、59、60により構成している。コントローラチップ8およびメモリチップ9の電気回路をリードと金属ワイヤのみで形成した場合に比べて、電気回路の構成要素として再配線層56を適用することによって、コントローラチップ8およびメモリチップ9の電気回路の形成性を高めることができる。すなわち、リードフレーム2を用いてメモリカード51の低コスト化を図った上で、コントローラチップ8およびメモリチップ9の回路形成性を高めることができる。特に、コントローラチップ8を混載した場合の回路形成を高めることができる。従って、実用性や信頼性等に優れるメモリカード51を安価に提供することが可能となる。第3の実施形態のメモリカード51では、第1および第2の実施形態と同様に、リード部4とチップ部品搭載部5との接続部分に第2の加工部22を設けたリードフレーム2を適用している。ただし、チップ部品7の形状やチップ搭載部6の形成位置等によっては、図13に示すように、外部接続端子3とリード部4との接続部分に設けた第1の加工部21のみを有するリードフレーム2Aを適用することができる。すなわち、外部接続端子3を除いて、それ以外の部分は平坦なリードフレーム2Aを適用してもよい。第4の実施形態次に、第4の実施形態によるメモリカードについて、図14および図15を参照して説明する。なお、第3の実施形態と同一部分には同一符号を付し、その説明を一部省略する。図14および図15に示すメモリカード61は、2つのメモリチップ9A、9Bを積層して半導体チップ搭載部6に配置する以外は第3の実施形態と同様な構成を有している。すなわち、リードフレーム2におけるリード部4、チップ部品搭載部5、半導体チップ搭載部6等の構成、チップ部品搭載部5へのチップ部品7の搭載構造、外部接続端子3とコントローラチップ8との接続構造、リード部4や半導体チップ搭載部6の保持構造等は、第3の実施形態と同様な構成を有している。半導体チップ搭載部6に複数のメモリチップ9A、9Bを積層して配置する場合、最上段のメモリチップ9Aの表面のみに再配線層56が設けられる。最上段のメモリチップ9Aの電極パッド54Aは、第3の実施形態と同様に、再配線層56や金属ワイヤ58等を介してコントローラチップ8の電極パッド16Bやリード41C、42B、42Cと電気的に接続されている。上段側のメモリチップ9Aは、下段側のメモリチップ9Bの電極パッド54Bが露出するように階段状に積層されている。下段側のメモリチップ9Bの電極パッド54Bは、上段側のメモリチップ9Aの同電位の電極パッド54Aと金属ワイヤ62を介して電気的に接続されている。なお、素子選択チップセレクト用端子電極パッド54B等は、金属ワイヤ63を介して再配線層56と電気的に接続されている。第4の実施形態のメモリカード61においても、リード部4、再配線層56、金属ワイヤ52、59、60、62、63等で電気回路を構成しているため、リードフレーム2上に複数のメモリチップ9A、9Bを搭載する場合においても、コントローラチップ8やメモリチップ9A、9Bのための回路の形成性が向上する。すなわち、リードフレーム2を用いてメモリカード61の低コスト化を図った上で、コントローラチップ8やメモリチップ9A、9Bの回路形成性を高めることができる。従って、実用性や信頼性等に優れるメモリカード61を安価に提供することが可能となる。なお、ここでは2つのメモリチップ9A、9Bを積層した構造について説明したが、3つ以上のメモリチップ9を積層する場合も同様であり、再配線層56は最上段のメモリチップ9の表面のみに設けられる。第5の実施形態次に、第5の実施形態によるメモリカードについて、図16を参照して説明する。なお、第1ないし第3の実施形態と同一部分には同一符号を付し、その説明を一部省略する。図16に示すメモリカード71は、コントローラチップ8がメモリチップ9上に配置されていることを除いて、第3の実施形態によるメモリカード51と同様な基本構成を有している。リードフレーム2は、複数の外部接続端子3と、少なくとも一部が外部接続端子3に接続された複数のリードを有するリード部4と、リード部4に設けられたチップ部品搭載部5と、半導体チップ搭載部6とを備えている。リードフレーム2は、外部接続端子3とリード部4との接続部分を曲げ加工した第1の加工部21を有している。第1の加工部21は、外部接続端子3を外部に露出させつつ、リード部4や半導体チップ搭載部6等を封止樹脂層10内に配置するものである。さらに、リードフレーム2はリード部4とチップ部品搭載部5との接続部分を曲げ加工した第2の加工部22を有している。第2の加工部22は、チップ部品搭載部5が半導体チップ搭載部6より封止樹脂層10の第1の面10aに近い位置に配置されるように、リード部4とチップ部品搭載部5との接続部分を曲げ加工したものである。チップ部品搭載部5には、チップ部品受動部品7が搭載されている。半導体チップ搭載部6上には、メモリチップ9が配置されている。コントローラチップ8はメモリチップ9上に配置されている。メモリチップ9の表面には、第3の実施形態と同様に、再配線層56が形成されている。再配線層56の一方の端部は、メモリチップ9の電極パッド54と電気的に接続されている。再配線層56の他方の端部は、金属ワイヤ58を介してコントローラチップ8の電極パッド16やリード部4と電気的に接続されている。コントローラチップ8の電極パッド16は、さらに再配線層56や金属ワイヤ58を介してリード部4と電気的に接続されている。第5の実施形態のメモリカード71も、第3の実施形態と同様に、異電位の再配線や電極パッド等を飛び越す金属ワイヤ59を有している。上述したように、コントローラチップ8をメモリチップ9上に配置する場合においても、リード部4、再配線層56、金属ワイヤ58、59等で電気回路を構成し、コントローラチップ8とメモリチップ9との接続のみならず、外部接続端子3とコントローラチップ8との接続にも再配線層56を適用することによって、コントローラチップ8やメモリチップ9のための回路を容易に形成することができる。すなわち、リードフレーム2を用いてメモリカード61の低コスト化を図った上で、メモリチップ9やその上に配置されたコントローラチップ8の回路形成性を高めることができる。従って、実用性や信頼性等に優れるメモリカード61を安価に提供することが可能となる。第4および第5の実施形態のメモリカード61、71では、第1および第2の実施形態と同様に、リード部4とチップ部品搭載部5との接続部分に第2の加工部22を設けたリードフレーム2を適用している。ただし、チップ部品7の形状やチップ搭載部6の形成位置等によっては、図13に示した第3の実施形態のメモリカード51の変形例と同様に、外部接続端子3とリード部4との接続部分に設けた第1の加工部21のみを有するリードフレーム2Aを適用することができる。すなわち、外部接続端子3を除いて、それ以外の部分は平坦なリードフレーム2Aを適用してもよい。なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施し得るものであり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。