"半導体基板と、前記半導体基板に形成されたN型の第1の半導体層と、前記第1の半導体層上に第1の絶縁膜を介して設けられたフローティングゲートと、前記フローティングゲート下部の前記第1の半導体層の表面に形成されたチャネル領域と、前記チャネル領域に接触するように、前記第1の半導体層上に設けられたP型のソース領域及びドレイン領域と、からなるドレインアバランシェホットエレクトロンにより書き込みを行うMOSトランジスタを有する半導体記憶素子であって、前記MOSトランジスタは、前記ソース領域および前記ドレイン領域を結ぶ方向に沿った、前記フローティングゲートから見て異なるしきい値を有する2つ以上の部分からなることを特徴とする半導体記憶素子。前記ソース領域および前記ドレイン領域を結ぶ方向に沿った、前記フローティングゲートから見て異なるしきい値を有する2つ以上の部分は、前記チャネル領域が、2種類以上の異なるキャリア濃度の分布をもつことにより生じていることを特徴とする請求項1に記載の半導体記憶素子。前記ソース領域および前記ドレイン領域を結ぶ方向に沿った、前記フローティングゲートから見て異なるしきい値を有する2つ以上の部分は、前記チャネル領域上にある前記フローティングゲートが、P型とN型の両方の導電性を有することにより生じていることを特徴とする請求項1に記載の半導体記憶素子。前記ソース領域および前記ドレイン領域を結ぶ方向に沿った、前記フローティングゲートから見て異なるしきい値を有する2つ以上の部分は、前記チャネル領域が、2種類以上の異なるキャリア濃度の分布をもち、さらに前記チャネル領域上にある前記フローティングゲートが、P型とN型の両方の導電性を有することにより生じていることを特徴とする請求項1に記載の半導体記憶素子。前記基板に形成されたN型の第2の半導体層と、前記第2の半導体層上に設けられた第2の絶縁膜とをさらに有し、前記フローティングゲートは、前記第2の絶縁膜の上にまで延伸されており、前記第2の半導体層が前記フローティングゲートの電位を制御するコントロールゲートとして作用することを特徴とする、請求項1~4のいずれか1項に記載の半導体記憶素子。前記フローティングゲートの上面、または側面に絶縁膜を介してコントロールゲートが形成されていることを特徴とする、請求項1乃至5のいずれか1項に記載の半導体記憶素子。ソース電極、ドレイン電極、フローティングゲート電極を持つ半導体記憶素子を複数有し、前記半導体記憶素子それぞれの前記ソース電極、及び、前記ドレイン電極、及び、前記フローティングゲート電極が、それぞれ短絡している半導体回路装置であって、前記半導体記憶素子の各々が異なる閾値電圧を持つこと、を特徴とする半導体記憶装置。前記半導体記憶素子がコントロールゲートを有し、前記半導体記憶素子それぞれの前記コントロールゲートの電極が短絡していることを特徴とする、請求項7に記載の半導体記憶装置。しかしながら、Pチャネル不揮発性半導体素子は、そのしきい値電圧によって、書き込み時のコントロールゲート電圧の最適値が変化することが問題となる。書き込み時のコントロールゲート電圧の最適値が、トランジスタのしきい値電圧によって変化するのは、ドレインアバランシェホットエレクトロンDAHEにより書き込みを行っているためであり、DAHEはトランジスタが飽和状態の時、つまりチャネルがピンチオフしている状態で発生し、ドレイン端からピンチオフ点の位置が遠いほどDAHEは多く発生する。つまり、DAHEが多く発生する条件は、1ドレインソース間の絶対値での電圧が高いこと、2コントロールゲートソース間の絶対値での電圧と、コントロールゲートから見た絶対値でのしきい値電圧との差が0より大きな値で0に近いこと、となる。書き込み時のコントロールゲート電圧の最適値が、トランジスタのしきい値電圧によって変化するのは2によるものである。しきい値電圧に応じてコントロールゲート電圧を制御することは、コントロールゲート電圧を制御する回路や、しきい値電圧をモニタする回路が必要となり、周辺回路の増大を招くため得策ではない。また、ドレイン電圧を高く設定することは、前述の書き込み時にコントロールゲート電圧を低く設定できるという利点を打ち消してしまうことになり、やはり得策ではない。以上により、書き込み時にコントロールゲート電圧が最適値から外れると、書き込み量が不十分となり、書き込み不良を起こす可能性があることが問題である。また、コントロールゲート電圧が書き込みに最適な値であっても、書き込みによってフローティングゲートに電子が注入されることにより、コントロールゲートから見たしきい値電圧は変化する。つまり、コントロールゲート電圧が書き込みに最適な値から外れるため、十分な書き込みが行われない可能性がある。さらに、コントロールゲートから電子を抜き取る消去の動作が不十分、もしくは過剰であっても、やはりコントロールゲート電圧が書き込みに最適な値から外れるため、十分な書き込みが行われない可能性がある。本発明は、以上述べた点に鑑みてなされたものであり、その目的は、Pチャネル不揮発性半導体において、素子の面積を増大させることなく、かつ、コントロールゲート電圧を制御しなくとも、低電圧で書き込み量を大幅に増やすことができ、また、安定して十分な書き込みを行うことができる不揮発性半導体素子を提供することである。上記の課題を解決するため、本発明では、ソース電極、ドレイン電極、フローティングゲート電極を持つ半導体記憶素子を複数有し、前記半導体記憶素子それぞれのソース電極、ドレイン電極、及び前記フローティングゲート電極が、それぞれ短絡している半導体回路装置であって、前記半導体記憶素子の各々が異なる閾値電圧を持つ半導体記憶装置とした。また、第1導電型の半導体基板に形成された第2導電型の第1の半導体層と、前記第1の半導体層上に絶縁膜を介して設けられたフローティングゲートと、前記フローティングゲート下部の前記第1の半導体層の表面に形成されたチャネル領域と、前記チャネル領域に接触するように、前記第1の半導体層上に設けられた第1導電型のソース領域、及びドレイン領域と、を有するMOSトランジスタであって、前記チャネル領域が、2種類以上のキャリア濃度の分布をもつ半導体記憶素子とした。また、第1導電型の半導体基板に形成された第2導電型の第1の半導体層と、前記第1の半導体層上に絶縁膜を介して設けられたフローティングゲートと、前記フローティングゲート下部の前記第1の半導体層の表面に形成されたチャネル領域と、前記チャネル領域に接触するように、前記第1の半導体層上に設けられた第1導電型のソース領域、及びドレイン領域と、を有するMOSトランジスタであって、前記チャネル領域上にある前記フローティングゲートが、第1導電型と第2導電型の両方を有する半導体記憶素子とした。また、第1導電型がP型、第2導電型がN型、半導体記憶素子がPチャネルMOSトランジスタである半導体記憶素子とした。また、前記半導体記憶装置が、前記半導体記憶素子を有する半導体記憶装置とした。本発明によれば、素子の面積を増大させることなく、かつ、コントロールゲート電圧を制御しなくとも、低電圧で書き込み量を大幅に増やすことができ、また、安定して十分な書き込みを行うことができる不揮発性半導体素子を提供することが可能となる。以下、本発明にかかる実施の形態を、図面を用いて詳細に説明する。本発明の第1の実施例における、不揮発性半導体素子の平面模式図を図1に示す。また、図1におけるA-A’の断面模式図を図2に、B-B’の断面模式図を図3に、それぞれ示す。P型半導体基板1上にN型ウェル層2a、2bが形成されている。N型ウェル2a、2bは、P型半導体基板1、及びその表面部に形成された素子分離用のフィールド酸化膜4cによって電気的に分離されている。N型ウェル2aの表面近傍には、PMOSトランジスタに関わる要素が形成されていて、6aはP拡散ドレイン領域、6bはP拡散ソース領域、7aはN拡散ウェルコンタクト領域、5aがゲート電極である。ゲート電極5aとN型ウェル2aとの間にはゲート酸化膜4aが形成され、ゲート電極の下部のN型ウェル2aの表面には、キャリア濃度が異なる2つのチャネル領域3a、3bがソースドレイン方向に並んで形成されている。チャネル領域のキャリア濃度が2種類あることにより、このPMOSトランジスタは2つのしきい値電圧を持っていることになる。N型ウェル2bの表面近傍には、N拡散ウェルコンタクト領域7bと、ゲート電極5aとN型ウェル2bとの間に酸化膜4bが形成されている。ゲート電極5aは、例えば多結晶シリコンによって、PMOSトランジスタのゲートがN型ウェル2b表面の酸化膜4bの上部まで連続するように延伸して形成される。ゲート電極5aは、他の配線とは接続されず電位的にフローティングとなっており、フローティングゲート電極を形成している。また、N型ウェル2bとゲート電極5aは、酸化膜4bを介して容量結合しているため、ゲート電極5aの電位をN型ウェル2bの電位により制御することが可能であり、N型ウェル2bはコントロールゲートとしての役割を果たす。ゲート電極5aやフィールド酸化膜4c等の上部には、例えばリンガラスにより層間絶縁膜8が形成され、さらに、P拡散領域66a、6b、N拡散領域77a、7bの上部には、電極を接続するためのコンタクト領域9が例えばタングステンによって形成され、さらに、コントロールゲート電極10a、PMOSドレイン電極10b、PMOSソース電極10cが、例えば金属配線によってそれぞれ形成されている。ここでは、コントロールゲートとしてウェル層を用いているが、図4に示すように、酸化膜4dを介してゲート電極5aの上に、例えば多結晶シリコンによって形成された第2のゲート電極5bを配置し、コントロールゲートとして用いても構わない。また、消去が不要な不揮発性半導体であれば、コントロールゲートがなくても構わない。また、チャネル領域のキャリア濃度を2種類にすることにより、しきい値電圧を2種類持つPMOSトランジスタを形成しているが、図5に示すように、Pゲート電極5c、Nゲート電極5dをソースドレイン方向に並べて、連続して形成し、チャネル領域上部に、Pゲート電極5cとNゲート電極5dの接合面が位置するように配置することによっても、仕事関数の差により、しきい値電圧を2種類持つPMOSトランジスタを形成することができる。さらに、以上の両方の手法を用いることによって、より多くのしきい値電圧を持つPMOSトランジスタを形成することも可能である。次に、Pチャネル不揮発性半導体素子の書き込み動作原理を説明する。書き込み動作原理には、ドレインアバランシェホットエレクトロンDAHE注入とFNトンネリングFN注入があるが、本発明はDAHE注入による書き込みを利用するものであるため、DAHE注入による書き込みのみ説明する。まず、チャネル領域のキャリア濃度が1種類の場合におけるDAHE注入での書き込みについて、図6を参照して説明する。図6では、電極1010a、10b、10cを省略して記載しているが、図1、2、3と同様の符号を記して詳細な説明は省略する。図6と図2、3との違いはチャネル領域のキャリアである電子あるいはホールの有無のみで、他は同一である。P拡散ドレイン領域6aに接続されている電極10bの電圧を0Vに、P拡散ソース領域6b及びN拡散領域7aに接続されている電極10cを正の高電圧に、そしてN拡散領域7bに接続されているコントロールゲート電極10aを正の中電圧に保つことによって、N型ウェル2aとゲート酸化膜4aとの界面、及びN型ウェル2bと酸化膜4bとの界面に反転層が形成される。このとき、前者の反転層とゲート電極5aとの間の静電容量と、後者の反転層とゲート電極5aとの間の静電容量との比によって定まる正の中電圧がゲート電極5aに生じる。その結果、PMOSは伝導状態となり、P拡散ドレイン領域6a近傍は高電界領域となるため、この電界によりホットエレクトロンを発生する。ホットエレクトロンは高いエネルギーを有しているため、ある確率でゲート酸化膜4aをトンネルすることでゲート電極5aに注入されてゲート電極5aが負に帯電される。ホットエレクトロンが発生する際にホットホール正孔も発生しているが、正孔は電子よりもトンネル確率が低いこと、また、ドレイン領域近傍から見てゲート電極5aが正の電位を有しているので、電子はゲート電極5aに引き付けられるが、正孔はドレイン領域6aに引き付けられるため、電子の注入が支配的となる。ゲート電極5aは書き込みによって負に帯電するため、コントロールゲートから見た書き込み後のしきい値電圧は正の方向にシフトする。すなわち、エンハンスメントノーマリーオフ型から、デプレッションノーマリーオン型の方向へシフトが起こる。ゲート電極5aからなるフローティングゲートは他の要素と電気的に絶縁されているため、このような帯電状態は長期間保持される。ここで、DAHEが多く発生する条件は、前述したように、1ドレインソース間の絶対値での電圧が高いこと、2コントロールゲートソース間の絶対値での電圧と、コントロールゲートから見た絶対値でのしきい値電圧との差が0より大きな値で0に近いこと、である。例えば、ドレイン6aを0V、ソース6bを8V、コントロールゲート7bから見たしきい値電圧が-3VPMOSなのでエンハンスメント型であった場合、コントロールゲート7bの電圧を5Vより小さく5Vに近い値とすればDAHEが最も多く発生することになる。このことから、コントロールゲート7bの電圧は、ソース6bの電圧とドレイン6aの電圧との間の中電圧に設定される。次に、チャネル領域のキャリア濃度が2種類の場合におけるDAHE注入での書き込み例を説明する。まず、コントロールゲート7bから見たPMOSのしきい値電圧が-3V,-6Vとなるように、チャネル領域3a、3bのキャリア濃度を設定する。この構成において、例えば、ドレイン6aを0V、ソース6bを8V、コントロールゲート7bの電圧を4.5Vで書き込みを行うと、書き込みが行われた瞬間においては、チャネル領域3aでDAHEが多く発生し、電子がゲート電極5aに注入され、しきい値電圧が正デプレッション型の方向にシフトする。しきい値電圧がシフトすると、チャネル領域3aでは、DAHEの発生量が低下し、書き込み効率が下がる。しかし、チャネル領域3bも、チャネル領域3aと同時にしきい値電圧のシフトが起こるため、3V程度のシフトが起こると、今度は、チャネル領域3bでDAHEが多く発生し、しきい値電圧はさらに正の方向にシフトする。つまり、コントロールゲート7bから見たPMOSのしきい値電圧を2種類とすると、1種類の時と比べてしきい値電圧のシフト量が増える、すなわち、書き込み特性を向上させることができる。この手法はしきい値電圧が3種類以上の場合でも可能であり、例えば、しきい値電圧を-3V~-6Vまで-1V刻みで設定し、しきい値電圧の初期値が-3Vの時のしきい値電圧のシフト量が-1Vとなるように書き込みを行ったとしても、理想的には-4Vのしきい値電圧シフトが起こる。前述のように、ドレインソース間電圧が高いほど書き込み量は増加するため、しきい値電圧の種類が多いほど低電圧で書き込みを行うことができる。また、しきい値電圧が複数ある場合において、そのしきい値電圧の刻みを小さく設定することにより、コントロールゲート電圧が多少狙いから外れた場合であっても、いずれかのしきい値が書き込みに適した値となっていれば、十分な書き込みを行うことができる。つまり、しきい値電圧を複数有することにより、コントロールゲート電圧、しきい値電圧にマージンを持たせることも可能である。次に、Pチャネル不揮発性半導体素子のコントロールゲートがない場合の、書き込み動作について説明する。消去と書き込みを繰り返し行う書き換え動作が不要な不揮発性半導体素子では、コントロールゲートがないものも存在する。例えば、紫外線消去型不揮発性半導体素子がそれに該当する。まず、ウェハ状態で紫外線を照射することにより、半導体ウェハプロセスでゲート電極5aに蓄積された電子を消去する。半導体ICをパッケージに組み立てた後、通常動作電圧よりも高い電圧を不揮発性半導体素子に与えることにより、書き込みを行う。この不揮発性半導体素子は、半導体ICをパッケージから出し、紫外線を照射しない限り、消去を行うことができない。つまり、この不揮発性半導体素子はヒューズ素子としての役割を持つ。コントロールゲートがないPチャネル不揮発性半導体素子の書き込みは、例えば、しきい値電圧を-7.0V、ドレイン6aを0V、ソース6bを8V、フローティングゲート5aは電荷を持たないため0Vとすると、前述したように、DAHEが多く発生する条件となるため、フローティングゲート5aに電子が注入され書き込みが行われる。ただし、フローティングゲート5aは初期状態では0Vでドレイン6aと同電位であり、フローティングゲート5aが電子を引き付けられないため、電子の書き込み効率は、前述のコントロールゲートがある場合と比べて劣る。そこで、本発明の手段として前述したように、しきい値電圧を複数持たせ、1回の書き込みで実質複数回書き込みを行うことにより、書き込みの効率を向上させることができる。つまり、コントロールゲートがないPチャネル不揮発性半導体素子であっても、本発明の手段は有効である。次に、Pチャネル不揮発性半導体素子の読み出し動作の原理について図7を用いて説明する。PMOSトランジスタの電気的伝導度は、フローティングゲート電極5aの電子の量によって異なる。読み出し時は、P拡散ドレイン領域6aに接続されている電極10bの電圧を0Vにし、P拡散ソース領域6b及びN拡散領域7bに接続されている電極10c、及びN拡散領域7aに接続されているコントロールゲート電極10aに正の中電圧を印加する。N型ウェル2aと2bは同電位であるため、フローティングゲート5aに負の電荷が無い場合のフローティングゲート5aの電位は、理想的にはN型ウェル2a及び2bと同電位である。フローティングゲート5aに負の電荷が無い場合は、コントロールゲートから見たPMOSトランジスタのしきい値電圧が、チャネル領域3a、3bのいずれも負であるため、N型ウェル2aとゲート酸化膜4aとの界面に反転層が形成されず、ソース6bドレイン6a間が導通することはない。つまり、PMOSトランジスタはOFF状態となる。一方、書き込み動作によってフローティングゲート5aが負に帯電している場合は、コントロールゲートから見たPMOSトランジスタのしきい値電圧が、チャネル領域3a、3bの少なくとも一方が正であれば、N型ウェル2aとゲート酸化膜4aとの界面に反転層が形成される。このとき、N型ウェル2aの反転層とゲート電極5aとの間の静電容量と、N型ウェル2bの反転層とゲート電極5aとの間の静電容量との比によって定まる正の中電圧がゲート電極5aに生じる。その結果、ソース6bドレイン6a間が導通しPMOSトランジスタはON状態となる。このように、PMOSトランジスタのON/OFF状態を感知することによってデータの読み出しが可能となる。以上のことから、しきい値電圧を複数有するPMOS不揮発性半導体において、フローティングゲート5aに電荷が無い場合のしきい値電圧は、全て負でなければならない。書き込み動作の説明で例示したように、しきい値電圧を複数有する場合には、しきい値電圧の初期値は全て負であり、かつ、最初に書き込み動作が起こるチャネル領域でのしきい値電圧が最も高く0に近い側に設定されているため、読み出し動作には何ら支障をきたさない。また、ON状態の感知は、少なくとも1つのチャネル領域に電流経路ができればよいため、書き込み時に全てのしきい値電圧を正にする必要はない。次に、Pチャネル不揮発性半導体素子の消去動作ついて図8、9を用いて説明する。消去動作は2通りあるが、いずれもFNトンネリングによるものである。図8は、コントロールゲートを用いた消去動作について示している。ドレイン電極10b、及びソース電極10cの電圧を0Vにし、コントロールゲート電極10aに高電圧を印加すると、フローティングゲート5aとN拡散領域7aとの間に高電界が生じてFNトンネル電流が流れる。その結果、フローティングゲート5aの電荷が除去されてデータが消去される。図9は、PMOSトランジスタを用いた消去動作について示しており、コントロールゲート電極10aを0Vとし、ドレイン電極10b、及びソース電極10cに高電圧を印加すると、フローティングゲート5aとP拡散領域6a、6bとの間に高電界が生じてFNトンネル電流が流れる。その結果、フローティングゲート5aの電荷が除去されてデータが消去される。コントロールゲートが無い場合も、この方法によって消去を行うことができる。以上、具体例を挙げつつ本発明の実施例について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、本発明はNチャネル不揮発性半導体素子でも、原理的には同様の作用効果が得られる。また、しきい値電圧を複数持たせるために、チャネル領域のキャリア濃度やゲート電極の極性を階段状に形成したが、傾斜状にキャリア濃度や極性を形成しても、同様の作用効果が得られる。以上詳述したように、本発明によれば、素子の面積を増大させることなく、かつ、コントロールゲート電圧を制御しなくとも、低電圧で書き込み量を大幅に増やすことが可能であり、また、安定して十分な書き込みを行うことが可能である不揮発性半導体素子を提供することができる。"