"入力されたアナログ信号をデジタル信号に変換するアナログデジタルA/D変換回路であって、前記アナログ信号の電圧値を、所定の時間ごとにn回nは2以上の整数、採取して、前記電圧値を保持するサンプリングホールド手段と、前記保持されたn個の電圧値をもとに、変換入力信号を生成する、変換入力信号生成手段と、前記変換入力信号をもとに、デジタル信号を生成する、A/D変換手段とを備えることを特徴とするA/D変換回路。前記サンプリングホールド手段により採取されて保持されたn個の電圧値を取得して保持する保持手段をさらに備え、前記変換入力信号生成手段は、前記保持手段により保持された前記n個の電圧値と、前記サンプリングホールド手段がさらに採取して保持したn個の電圧値をもとに、変換入力信号を生成することを特徴とする、請求項1に記載のA/D変換回路。前記変換入力信号生成手段は、前記電圧値に所定の重みの値を乗じて加算することにより、前記変換入力信号を生成することを特徴とする、請求項1または2に記載のA/D変換回路。前記サンプリングホールド手段の前段の前置フィルタ、及び、前記A/D変換手段の後段のデジタルフィルタの少なくとも1つをさらに備えることを特徴とする、請求項1乃至3のいずれか1項に記載のA/D変換回路。入力されたアナログ信号をデジタル信号に変換するアナログデジタルA/D変換方法であって、前記アナログ信号の電圧値を、所定の時間ごとにn回nは2以上の整数、採取して、前記電圧値を保持するステップと、前記保持されたn個の電圧値をもとに、変換入力信号を生成するステップと、前記変換入力信号をもとに、デジタル信号を生成するステップとを含むことを特徴とするA/D変換方法。前記採取されて保持されたn個の電圧値を取得して保持するステップをさらに含み、前記取得されて保持されたn個の電圧値と、さらに採取して保持したn個の電圧値をもとに、変換入力信号が生成されることを特徴とする、請求項5に記載のA/D変換方法。前記電圧値に所定の重みの値を乗じて加算することにより、前記変換入力信号が生成されることを特徴とする、請求項5または6に記載のA/D変換方法。電圧値を採取する前に前記入力されたアナログ信号を濾過するステップと、前記生成されたデジタル信号を濾過するステップとの少なくとも1つをさらに含むことを特徴とする、請求項5乃至7のいずれか1項に記載のA/D変換方法。入力されたアナログ信号をデジタル信号に変換する、アナログデジタルA/D変換プログラムであって、前記アナログ信号の電圧値を、所定の時間ごとにn回nは2以上の整数、採取して、前記電圧値を保持する処理と、前記保持されたn個の電圧値をもとに、変換入力信号を生成する処理と、前記変換入力信号をもとに、デジタル信号を生成する処理とをコンピュータに実行させることを特徴とする、A/D変換プログラム。しかしながら、誘導飛翔体搭載用電子装置の能力向上に伴って信号が広帯域化し、また、CPUの処理負荷の増大によって、信号周波数帯域の上限が、CPUのI/Oデータ取込レート上限値により支配されるA/D変換のサンプリングレートの上限に迫ることが多くなり、信号帯域上限周波数に対するサンプリングレートの比率を十分に確保することが困難になってきた。更に、誘導飛翔体搭載用電子装置では、殆どの場合、他の回路部分のデジタル回路が混在し、これらの動作雑音がA/D変換のアナログ信号伝送ラインに混入する。これらの雑音は、デジタルフィルタ1304では除去できない折り返し雑音となって、A/D変換値のバラツキを発生させる。このため、装置の安定性が確保できないことがあった。このような場合、特許文献1におけるA/D変換回路では、アンチエーリアジングフィルタ1301についてA/D変換のサンプリングレートの値よりも低い位置に遮断点を持たせることが必要になる。さらに、信号を通過させることが出来るように、高次数のLC回路又はアクティブフィルタ回路により、急峻な遮断特性を有するローパスフィルタ特性をアンチエーリアジングフィルタに持たせることが必要になる。そのため、この部分の実装規模が大きくなると共に、所要のフィルタ特性を得るための調整用部品が多数必要となる。これにより、誘導飛翔体搭載用電子装置に要求される装置の小型化という目的に対して大きな支障となっている。また、装置の製造コストを引き上げる要因となっていた。特許文献2、特許文献3及び特許文献4の開示する信号処理装置は、シリアルデータが伝送線路上を伝搬し伝送される際に生じる規則的なデータ遷移時刻の変動を抑制するための構成であり、広域の雑音の混入には対応しない。特許文献5の開示する増幅回路は、入力信号のDCオフセットに応じたオフセット調整と、振幅に応じたゲイン調整を行い、フィルタでのカットオフ周波数の設定が行われる構成である。該増幅回路は、広域の雑音の混入には対応しない。本発明の目的は、実装規模が大きくなるLC回路又はアクティブフィルタ回路を用いたアンチエーリアジングフィルタを排除し、回路実装規模と調整部品の増大を抑制するA/D変換回路、A/D変換方法およびA/D変換プログラムを提供することである。上記の目的を達成するため、本発明のA/D変換回路は、入力されたアナログ信号をデジタル信号に変換するアナログデジタルA/D変換回路であって、アナログ信号の電圧値を所定の時間ごとにn回nは2以上の整数採取して電圧値を保持するサンプリングホールド手段と、保持されたn個の電圧値をもとに変換入力信号を生成する変換入力信号生成手段と、変換入力信号をもとにデジタル信号を生成するA/D変換手段とを備えることを特徴とする。また、本発明のA/D変換方法は、入力されたアナログ信号をデジタル信号に変換するアナログデジタルA/D変換方法であって、アナログ信号の電圧値を所定の時間ごとにn回nは2以上の整数採取して電圧値を保持するステップと、保持されたn個の電圧値をもとに変換入力信号を生成するステップと、変換入力信号をもとにデジタル信号を生成するステップとを含むことを特徴とする。さらに、本発明のA/D変換プログラムは、入力されたアナログ信号をデジタル信号に変換するアナログデジタルA/D変換プログラムであって、アナログ信号の電圧値を所定の時間ごとにn回nは2以上の整数採取して電圧値を保持する処理と、保持されたn個の電圧値をもとに変換入力信号を生成する処理と、変換入力信号をもとにデジタル信号を生成する処理とをコンピュータに実行させることを特徴とする。本発明によれば、A/D変換前のフィルタ処理に必要となる手段が、サンプリング及びホールドする手段と、重み係数を乗じて加算する手段を含む。これにより、通常のアナログフィルタ回路に含まれ実装規模を増大させる原因となるキャパシタやコイルが不要である。特に、これらの素子が多数必要とされていた高次数のアンチエーリアジングフィルタを含む増幅回路においては、関連技術に比べて大幅に集積性を向上することができる。本発明の実施形態を図に基づいて説明する。ただし本発明は以下に示す実施形態に限定されない。第1の実施形態構成A/D変換回路の構成図1は、本発明の第1の実施形態に係るA/D変換回路の機能ブロックの構成の一例を示す。図1において、A/D変換回路は、前置フィルタ1、サンプリングホールドフィルタ部2、スケーリング回路3、及びA/D変換部4を含む。A/D変換回路はさらに、外部からのアナログ信号を入力するアナログ信号入力端A1、回路動作の基準時刻信号を入力するクロック信号端C1、アナログ信号をデジタル値に変換した後、デジタル信号を外部に出力するデジタル信号出力端D1を含む。前置フィルタ1は、アナログ信号入力端A1を有する。該前置フィルタ部1には、サンプリングホールドフィルタ部2が接続される。該サンプリングホールドフィルタ部2は、クロック信号端C1を有し、該サンプリングホールドフィルタ部2には、スケーリング回路3が接続される。A/D変換部4が、該サンプリングホールドフィルタ部2及び該スケーリング回路3に接続され、デジタル信号出力端D1を有する。該サンプリングホールドフィルタ部2は、サンプリングホールド回路21、22、23、タイミング制御回路24、及び抵抗回路網25を含む。サンプリングホールド回路21は複数のチャンネルの入力端を有し、前置フィルタ1の出力端がサンプリングホールド回路21の複数の入力端の全てに接続される。サンプリングホールド回路21の出力端は、サンプリングホールド回路22及び23に接続される。また、サンプリングホールド回路21乃至23のそれぞれは、タイミング制御回路24からの制御信号を受けて、動作のタイミングが制御される。タイミング制御回路24は、クロック信号端C1を含む。サンプリングホールド回路22の出力端はサンプリングホールド回路23に接続される。サンプリングホールド回路23の出力端には、抵抗回路網25が接続される。該抵抗回路網25の出力端は、スケーリング回路3に接続される。A/D変換部4は、サンプリングホールド回路2のタイミング制御回路24からの制御信号を受けて、動作のタイミングが制御される。さらに、A/D変換部4はデジタル信号出力端D1を含む。次に、本実施形態に係るA/D変換回路における信号の流れと各構成要件の動作を以下に説明する。アナログ信号a1は、アナログ信号入力端A1から、前置フィルタ1に入力される。前置フィルタ1は、低次数のフィルタであり、アナログ信号a1に含まれる高周波数領域の雑音を除去し、アナログ信号a2として出力する。アナログ信号a2は、サンプリングホールド回路21の複数のチャンネルの入力端に入力される。サンプリングホールド回路21には、チャンネル数に対応して、タイミング制御回路24からn本のサンプリングパルス信号群c2が接続される。サンプリングホールド回路21は、サンプリングパルス信号群c2に従って、アナログ信号a2をサンプリング時間間隔で遅延させて逐次サンプリングして保持する。保持された信号はn本の出力端から、サンプリングホールドアナログ出力群a3として、サンプリングホールド回路22及び23に分岐して出力される。サンプリングホールド回路22へは、サンプリングホールド回路21からのn本のサンプリングホールドアナログ出力群a3を同時にサンプリングするために、タイミング制御部24から1本のサンプリングパルス信号c1が接続される。サンプリングホールド回路22からのn本のサンプリングホールドアナログ出力群a4は、サンプリングホールド回路23の入力端に接続されている。サンプリングホールド回路23へは、n本のサンプリングホールドアナログ出力群a3と、n本のサンプリングホールドアナログ出力群a4を同時にサンプリングするための、タイミング制御部24からの1本のサンプリングパルス信号c3が入力される。サンプリングホールドアナログ出力群a3のサンプリング保持がn個のチャンネル全てで完了した時点で、サンプリングホールドアナログ出力群a3は、サンプリングホールド回路22においてサンプリング保持される。保持された信号は、n本の出力端のサンプリングホールドアナログ出力群a4としてサンプリングホールド回路23に出力される。次のn点のサンプリングの期間が経過し、サンプリングホールドアナログ出力群a3のサンプリング保持がn個のチャンネル全てで完了した時点で、先行するn点のサンプリングによる出力と合わせて、サンプリングホールドアナログ出力群a3とサンプリングホールドアナログ出力群a4とが、サンプリングホールド回路23に入力され、2n本の出力端からサンプリングホールドアナログ出力群a5として出力される。サンプリングホールドアナログ信号群a5は、アナログ信号a1がサンプリングホールド回路21によりn点サンプリングされる毎に同時に更新される。サンプリングホールド回路23からの合計2n本のサンプリングホールドアナログ出力群a5は、抵抗回路網25の2n本の入力端に接続され、それぞれが所定の重み付けされて加算される。2n本の入力端を備えた抵抗回路網25は、サンプリングホールドアナログ信号群a5の各信号をあらかじめ決定されたフィルタ加算係数を乗じて加算し、フィルタ出力として、アナログ信号a6を出力する。抵抗回路網25により生成された加算結果のアナログ信号a6は、スケーリング回路3に入力される。スケーリング回路3から、A/D変換部入力アナログ信号a7が出力され、A/D変換部4へ入力される。A/D変換クロック信号c4がA/D変換部4に入力され、また、A/D変換スタートパルス信号c5がA/D変換部4に入力されると、変換処理が開始される。スケーリング回路3は、アナログ信号a6を入力し、A/D変換入力のアナログスケールに一致するように調整して、A/D変換入力アナログ信号a7として出力する。A/D変換部4はA/D変換入力アナログ信号a7を離散的な数値に変換して、デジタル信号d1として出力する。A/D変換部4からのデジタル信号d1は、デジタル信号出力端D1を通して外部に出力される。クロック信号端C1からのクロック信号c6は、タイミング制御回路24に入力される。タイミング制御回路24からのサンプリングパルス信号c1、サンプリングパルス信号群c2、サンプリングパルス信号c3、A/D変換スタートパルス信号c5及びA/D変換クロック信号c4を出力する。これらの信号はそれぞれ、サンプリングホールド回路22、サンプリングホールド回路21、サンプリングホールド回路23及びA/D変換部4に接続される。なお、図1に記載される前置フィルタ1は、RCフィルタ又は低次数の通常のローパスフィルタである。また、サンプリングホールド回路21、22、23及びA/D変換部4の詳細な構成は、当業者にとって良く知られているので、ここでは省略する。タイミング制御回路の構成図2は、図1に示されるタイミング制御回路24の詳細な構成の一例を示す。図において、クロック信号入力端C1は、入力バッファ回路24-1に接続される。入力バッファ回路24-1の出力は、A/D変換クロック信号発生分周回路24-2、制御シーケンス信号発生クロック分周回路24-3、サンプリングパルス発生回路14-6aおよびサンプリングパルス発生回路14-6bに接続される。A/D変換クロック信号発生分周回路24-2の出力は、出力バッファ回路24-7bに接続され、その出力がA/D変換クロック信号c4として図1に示されるA/D変換部4に出力される。制御シーケンス信号発生クロック分周回路24-3の出力は、シーケンスカウンタ回路24-4及び制御シーケンス発生回路24-5に接続される。シーケンスカウンタ回路24-4の出力であるシーケンスカウンタ値fは、制御シーケンス発生回路24-5に接続される。制御シーケンス発生回路24-5の出力であるシーケンス発生回路出力g1乃至gnはサンプリングパルス発生回路24-6aに接続される。シーケンス発生回路出力j及びkはサンプリングパルス発生回路24-6bに接続される。また、制御シーケンス発生回路24-5が出力するA/D変換スタート信号mは、出力バッファ回路24-7bに接続され、さらに、A/D変換スタートパルス信号c5として、図1に示されるA/D変換部4に接続される。サンプリングパルス発生回路14-6aの出力は、出力バッファ回路24-7aに接続され、さらに、サンプリングパルス信号群c2として、図1に示されるサンプリングホールド回路21に出力される。サンプリングパルス発生回路14-6bの出力は、出力バッファ回路24-7aに接続され、さらに、サンプリングパルス信号c1及びc3として、それぞれ図1に示されるサンプリングホールド回路22及びサンプリングホールド回路23に出力される。抵抗回路網の構成図5は、図1に示される抵抗回路網25の内部の回路の構成の一例を示す。抵抗回路網25に、2n本の入力端を介して、それぞれ電圧値V1乃至V2nを有する信号が入力される。入力された信号はそれぞれ、R1乃至R2nの抵抗を通して、抵抗回路網25の出力端に接続される。この回路は図6に示される等価回路と同様の作用を有する。動作次に、図1及び2に示されるA/D変換回路の動作の一例を、図3及び4に示されるタイムチャートを参照して説明する。なお、図4のタイムチャートにおいて、本実施形態では、説明の簡素化のために、図1におけるサンプリングホールドアナログ出力群a3の出力数nを4としている。本発明のA/D変換回路におけるnは4に限定されない。図1におけるタイミング制御回路24の動作を、図2を参照して説明する。図2において、本実施形態に係るA/D変換回路の動作の制御に係る、クロック信号入力端C1からの基本クロック信号pは、A/D変換クロック信号発生分周回路24-2において、図1のA/D変換部4で必要とされるクロック周波数に分周されて、出力される。制御シーケンス信号発生クロック分周回路24-3では、シーケンスカウンタ回路24-4及び制御シーケンス発生回路24-5で必要とされるクロック周波数に分周され、シーケンスカウンタクロック信号eとして出力される。シーケンスカウンタ回路24-4は、シーケンスカウンタクロック信号eをもとにして、シーケンス発生回路出力g1乃至gn、j、k、及び、A/D変換スタート信号mの発生位置を示すシーケンスカウンタ値fを生成する。制御シーケンス発生回路24-5は、シーケンス発生回路出力g1乃至gn、j、k、及びA/D変換スタート信号mを生成する。サンプリングパルス発生回路24-6aは、基本クロック信号pにより、サンプリングホールドに必要なパルス幅を有するサンプリングパルス信号h1乃至hnを生成し、出力バッファ回路24-7aを介してサンプリングパルス信号群c2として出力する。また、サンプリングパルス発生回路24-6bは、シーケンス発生回路出力j及びkと、基本クロック信号pとにより、サンプリングホールドに必要なパルス幅を有するサンプリングパルス信号c1及びc3を生成し、出力バッファ回路24-7aを介して出力する。以上の動作がタイミングチャートとして図3に示される。次に、サンプリングホールド回路21乃至23の動作について、図1を参照して説明する。サンプリングホールドアナログ出力群a3の出力数nを簡単のために4にする。図1において、アナログ信号入力端A1からのアナログ信号a1が前置フィルタ1に入力される。前置フィルタ1は、アナログ信号a1中の高周波数領域の成分を除去する。すなわち、図4に出力WF1として示される連続波形を有する信号が生成される。この信号が前置フィルタ1の出力として、サンプリングホールド回路21に入力される。サンプリングホールド回路21において、図3に示されるh1のサンプリングパルスにより、図4の出力WF1の波形における電圧値V0、V4、V8、V12が逐次サンプリングされる。サンプリングされた電圧値により、出力WF2のチャネルCH1の波形が生成され、サンプリング値が保持される。同様に、h2のサンプリングパルスによって、電圧値V1、V5、V9、V13がサンプリングされ、h3のサンプリングパルスによって、電圧値V2、V6、V10、V14がサンプリングされ、h4のサンプリングパルスによって、電圧値V3、V7、V11がサンプリングされる。サンプリングされた電圧値は、出力WF2のチャネルCH2乃至CH4の波形として保持される。これらの出力WF2のチャネルCH1乃至CH4の波形は、図3に示されるc1のサンプリングパルスにより、図1のサンプリングホールド回路22でまず電圧値V0乃至V3が保持され、次のc1のサンプリングパルスにより電圧値V4乃至V7が保持される。これらのサンプリング値は、図4において出力タイミングTM1により示されるタイミングで保持される。図1におけるサンプリングホールド回路23は、図3に示されるc3のサンプリングパルスにより、図1のサンプリングホールド回路22が電圧値V4乃至V7をサンプリングする直前の電圧値V0乃至V3が保持されるタイミングにおいて、サンプリングホールド回路22の電圧値V0乃至V3及びサンプリングホールド回路21のチャネルCH1乃至CH4の出力である電圧値V4乃至V7の出力をサンプリングして、保持する。この動作により、電圧値V0乃至V7が同時にサンプリングされて保持され、出力される。同様にして、図4の出力タイミングTM2に示されるように、次のc3のサンプリングパルスにより、電圧値V4乃至V11がサンプリングされて、図1のサンプリングホールド回路23から出力される。次に、本実施形態に係るA/D変換回路における信号の処理について、詳細に説明する。サンプリングホールド回路23から出力されたサンプリングホールドアナログ出力群a5は、抵抗回路網25に入力される。サンプリングホールドアナログ出力群a5が電圧値V0乃至V7となっている時点で、抵抗回路網25からの出力は、図6に示される図5の抵抗回路網25の等価回路により、Va6=ROV0/R1V1/R2V7/R8となる。なお、ROは、個々の抵抗の抵抗値R1乃至R8の逆数の総和の逆数である。このとき、スケーリング回路3の出力であるA/D変換入力アナログ信号a7の電圧値は、スケーリング回路3により、Va7=RO1Rfa/RiaV0/R1V1/R2V7/R8となる。ここで、Ci=1Rfa/RiaR0/Ri1とすれば、上記のVa7は、Va7=F0=C0V0C1V1C7V7と書き直すことができる。サンプリングホールドアナログ出力群a5が電圧値V4乃至V11となっている時点で、A/D変換入力アナログ信号a7の電圧値は、Va7=F1=C0V4C1V5C7V11となる。同様にして、k番目のa7の電圧値は、Va7=Fk=C0V4kC1V14kC7V74kと表わされる。これらは、図4において出力WF5の波形として示される。以上はサンプリングホールドアナログ出力群a3の出力数nを4とした場合である。この出力数nの値を4に限定せずに、上記の議論を一般化した場合の処理を、図7に示す。すなわち、前置フィルタ703を通ったa2を、図4に示されるサンプリング間隔Tの遅延時間を持つ遅延要素を縦列に接続した回路に入力する。これらの遅延要素のそれぞれから電圧値を取り出し、これらの電圧値のそれぞれにC0乃至C2n-1を乗じて重み付けをし、総和をとったものが出力電圧値になる。図7に示されるサンプリングホールド回路702によりnTの間隔でサンプリングホールドして出力したものと、上記の総和とは同じ結果になる。ここで、図7の重み付け加算部701に示される部分の周波数伝達関数は、Gjω=C2n-1C2n-2e-jωTC2n-3e-2jωTC1e-2n-2jωTC0e-2n-1jωTである。従って、A/D変換入力アナログ信号a7の電圧値は、この周波数伝達関数を持つ要素を通過した前置フィルタ1の出力波形がnTの間隔でサンプリングホールドされた結果と等価である。また、これはアナログ信号による非巡回型フィルタが形成されているとみなすこともできる。サンプリングホールドアナログ出力群a3の出力数nを4にしたとき、上記の式は次のように書き直される。Gjω=C7C6e-jωTC5e-2jωTC4e-3jωTC3e-4jωTC2e-5jωTC1e-6jωTC0e-7jωT=e-j7ωT/2C7ej7ωT/2C6ej5ωT/2C5ej3ωT/2C4ejωT/2C3e-jωT/2C2e-j3ωT/2C1e-j5ωT/2C0e-j7ωT/2本実施形態において、C0乃至C7を次のように選ぶ。C3=C4=K0/2C2=C5=K1/2C1=C6=K2/2C3=C7=K3/2このとき、上記の式は、次のように余弦関数を用いて表される。Gjω=e-j7ωT/2K0cosωT/2K1cosω3T/2K2cosω5T/2K3cosω7T/2上記の式において、図1に示されるサンプリングホールド部2のサンプリング間隔Tは、サンプリング周波数の逆数であるから、T=1/fsとして、さらに、ω=2πfとすれば、上記の式の絶対値は、|Gjω|=absK0cosπf/fsK1cos3πf/fsK2cos5πf/fsK3cos7πf/fsとなる。次に、サンプリングホールドアナログ出力群a3の出力数nについて一般化した関係式を導出する。まず、Cn-1=Cn=K0/2Cn-2=Cn1=K1/2Cn-3=Cn2=K2/2C0=C2n-1=Kn-1/2とする。このとき、上記の式は、Gjω=e-j2n-1ωT/2Σi=0n-1Kicosω2i1T/2となる。この式の値の絶対値は、|Gjω|=absΣi=0n-1Kicos2i1πf/fsと表わされる。この式が示すように、通過帯域内およびロールオフ領域では、位相遅れが周波数に対して直線性を有する、位相歪のないローパスフィルタ特性を持たせることができる。本発明におけるA/D変換回路について、実施例を以下に示す。実施例1出力数nを4として、上記の重みの値をそれぞれ、K0=0.415K1=0.323K2=0.188K3=0.074に設定する。図1に示されるサンプリングホールドフィルタ部2のサンプリング周波数をfsとすると、正規化周波数f/fsに対して、振幅の周波数応答は、図8において801で表わされる特性を示す。本実施例では、図8に802で示される正規化周波数f/fs=0.25の点がA/D変換部サンプリングレートに相当する。実施例2次に、出力数nが8の場合の実施例の結果を示す。なお、上記の重みの値をそれぞれ、K0=0.208K1=0.197K2=0.175K3=0.145K4=0.111K5=0.079K6=0.050K7=0.034とする。この場合の、正規化周波数f/fsに対する、振幅の周波数応答は、図9及び10において901で表される特性を示す。本実施例では、図9及び10において902で示される正規化周波数f/fs=0.125の点がA/D変換部サンプリングレートに相当する。本実施例において、図7に示される前置フィルタ703における周波数伝達関数に、図10における1001に示されるような、2次のローパス特性を持たせると、図1に示されるアナログ信号入力端A1から図7に示される出力702に至る部分における処理における周波数応答は、図10における1002で表される特性を示す。なお、本実施例におけるA/D変換部サンプリングレートの1/2の値に相当する正規化周波数f/fs=0.0625の点を図10において1004で示す。このA/D変換部サンプリングレートの値の1/2からA/D変換部サンプリングレートの値に相当する正規化周波数値f/fs=0.125の点までの領域での折り返し雑音周波数成分の、A/D変換する信号帯域内へ混入する特性は、図10における曲線1003により示される。この特性は、A/D変換部サンプリングレート付近の雑音に対しても実用的な抑圧効果が得られることを示している。このようにして、A/D変換部サンプリングレートの周波数の値を含み、それ以上の周波数値における雑音成分に対して折り返し雑音による干渉が効果的に抑圧されることが示される。この構成について、周波数に対して雑音成分が正比例関係を持つランダム性の雑音が正弦波に重畳される波形を図11の1101に示す。この波形を直接サンプリングしてA/D変換する例を図12の1202に示す。このとき、折り返し雑音の干渉により、A/D変換値が大きく変動する。一方、同じA/D変換レートで出力数nを8にした場合の本実施例に従って生成されたA/D変換値の波形を、図12における1201に示す。これにより、折り返し雑音の干渉を抑圧したA/D変換動作が得られることが示される。以上、上記実施例により示されたように、本実施形態に係るA/D変換装置におけるA/D変換の動作は、関連技術で使用されるアンチエーリアジングフィルタの作用を含む。効果上記に述べた実施形態において述べたように、本発明は以下の効果を奏する。第1の効果は、アンチエーリアジングフィルタとしての作用を有する回路部分を、サンプリングホールド回路、抵抗回路網及び、ロジック回路のみで構成することにより、同様の特性を有する関連技術における高次数のLC回路またはアクティブフィルタ回路を配置する方法に比べて、回路の高度の集積性が得られることである。第2の効果は、アンチエーリアジングフィルタ特性が理論的に抵抗回路網の抵抗値の精度のみに依存しており、この精度を管理することにより、LC回路又は、アクティブフィルタ回路に使用される多数のリアクタンス素子の特性のバラツキの影響を補正するための、通電による総合調整作業と調整用の部品を排除できることである。第3の効果は、本発明のフィルタ特性は、サンプリングホールド回路による非巡回型フィルタにより得られるため、LC回路又はアクティブフィルタ回路を通過帯域内で位相歪みが発生しない条件を、LC回路又はアクティブフィルタ回路による場合に比べて、容易に設定及び調整できることである。第2の実施形態本発明の第2の実施形態に係るA/D変換装置の構成を図15に示す。本実施形態に係るA/D変換装置の基本的な構成は第1実施形態に係るA/D変換装置と同一である。即ち、図15において、デジタルフィルタ1501の入力信号となるデジタル信号d1の出力点までの構成及び動作は、図1示される構成及び動作と、同一である。図15において、A/D変換の出力であるデジタル信号d1は、デジタルフィルタ1501に接続され、その出力が本回路のデジタル信号出力端D1から外部に出力される。デジタルフィルタ1501においては、入力される信号帯域よりも高い周波数成分を遮断する処理を行う。これにより、サンプリングホールドフィルタ部2からのD/A変換レートの1/2の値に相当する周波数点図10における1004近傍の折り返し雑音の残留成分を更に抑圧され、必要な信号成分のみが抽出される。このように、本実施形態に係るA/D変換装置においては、集積回路で実現できるデジタルフィルタ1501により、更に入力信号帯域の近傍までの折り返し雑音を抑圧することができる。これにより、実装規模を大幅に増大させることなく、本回路に入力されるアナログ信号により忠実なA/D変換出力を取り出すことが出来る。第2の実施形態におけるA/D変換装置の構成において、デジタルフィルタ1501は、本回路が組み込まれる装置のCPUによる処理の一部の処理としても良い。また、入力アナログ信号中にサンプリングホールドフィルタ部2のサンプリング周波数1/Tの値の整数倍の周波数の近傍に集中的で大きな雑音成分がない場合で、信号帯域への折り返し雑音の干渉を無視できることがあらかじめ分かっている場合は、前置フィルタ1は省略してよい。以上説明したように、本願発明では、サンプリングホールド回路21でA/D変換部4の変換レートのn倍のサンプリングが行われ、サンプリングホールド回路23から2n本のサンプリングされたアナログ信号が出力される。これらを適切な周波数特性が得られるように独立に加算係数を設定できる2n本の入力端を持つ抵抗回路網25によって加算して出力するようにしている。このため、上記の処理は、2n個分を過去に遡ったサンプル値による非巡回型フィルタを形成したものと等価である。これにより、A/D変換レート付近から変換レートのn倍付近までの雑音を抑圧する周波数特性を実現することができる。なお、この非巡回型フィルタで除去不可能なA/D変換レートのn倍のサンプリング周波数成分の整数倍に相当する高周波数領域の雑音成分はRCフィルタ等の低次数の前置フィルタ1で除去することができ、全体として折り返し雑音による干渉を抑えることができる。誘導飛翔体搭載用電子装置の能力向上のため、信号帯域がA/D変換レートに接近し、A/D変換レート近傍の雑音を抑える必要がある場合、関連技術は、急峻な遮断特性を持つアンチエーリアジングフィルタ特性を実現する構成を開示するが、本発明においては、集積回路で実現可能なサンプリングホールド回路21,22,23と抵抗回路網25により必要な特性を実現できる。従って、このような場合でも、実装回路規模の増大につながる高次数のLCフィルタ回路またはアクティブフィルタ回路を用いたアンチエーリアジングフィルタ特性が不要となる。このため、本願発明に係るA/D変換回路は、誘導飛翔体搭載用電子装置として要請される、回路実装規模の増大の抑制との条件を満たす。本発明に係るA/D変換回路は、設定可能な最大のA/D変換レートより高い周波数成分を持った雑音を含むアナログ信号をA/D変換する際の、折り返し雑音の干渉を防ぐ必要があるA/D変換回路であって、サンプリングホールド回路を用いたアナログ信号による非巡回型フィルタの高次数のアンチエーリアジングフィルタをA/D変換の前に配置する。これにより、高実装密度の実現が困難な高次数のアクティブフィルタ回路またはLCフィルタ回路を排除することができ、誘導飛翔体搭載用電子装置として避ける必要のある回路実装規模の増大を抑えるような電子回路が提供される。以上、2つの実施形態を参照して本発明を説明したが、本発明は上記各実施形態に限定されない。本発明の構成や詳細については当業者が理解し得るさまざまな変更を加えることができる。また、本発明には上記各実施形態の構成の一部又は全部を相互に適宜組み合わせたものも含まれる。また、上記実施形態および実施例では、サンプリングホールドアナログ出力群の出力数nを2または4として説明したが、本発明の範囲はこれに限定されない。さらに、本発明では、サンプリングホールド回路を2つ平行して使用して、2n本のアナログ出力を基にデジタル信号を変換して取得するが、これに限定されず、サンプリングホールド回路の個数は3以上であってもよい。さらに、上記実施例においては、A/D変換入力アナログ信号を生成する処理における重みの値を、サンプリングデータ列の中央付近に位置するデータに対して大きくなるように、すなわち、K0が大きな値をとるようにしたが、これに限定されない。K0乃至Knの値は、得られるフィルタ特性の周波数依存性に応じて任意に決めてよい。また、以上説明した方法は、コンピュータがプログラムを記録媒体から読み込んで実行することによっても実現することが出来る。"