基準信号が入力される入力端子と、第1周波数分周器と、前記入力端子及び前記第1周波数分周器と接続され、前記基準信号の位相及び周波数と前記第1周波数分周器の出力信号の位相及び周波数とを比較する位相及び周波数比較器と、前記位相及び周波数比較器と接続され、前記位相及び周波数比較器の出力に比例した電流信号を出力するチャージポンプと、前記チャージポンプと接続され、前記電流信号を平滑化し、前記平滑化した電流信号を電圧に変換した第1電圧信号を出力する第1低域通過フィルターと、前記第1低域通過フィルターと接続され、前記第1電圧信号に対応する周波数の波形信号を出力する電圧制御発振器と、前記電圧制御発振器と接続され、前記波形信号を出力する出力端子と、前記第1周波数分周器と接続され、前記第1周波数分周器に周波数分周する分周数を指示するコントロール信号を出力する第2低域通過フィルターと、前記第2低域通過フィルターと接続され、前記第2低域通過フィルターにビットストリーム信号を出力するΔΣ回路と、前記ΔΣ回路と接続され、出力周波数を制御する制御電圧信号を出力する出力周波数制御回路と、前記ΔΣ回路と接続され、前記制御電圧信号をサンプリングするクロック信号を出力するクロック回路と、前記クロック回路が有する発振周波数の異なる複数の発振器部の出力を切り換える制御回路と、を備え、前記第1周波数分周器は前記位相及び周波数比較器及び前記電圧制御発振器と接続され、前記電圧制御発振器の出力を周波数分周して前記位相及び周波数比較器に出力し、前記発振器部はモノリシック発振器で構成され、前記モノリシック発振器は振動子及び電子回路を含むことを特徴とする発振器。請求項1に記載の発振器であって、前記ΔΣ回路が出力するビットストリーム信号のノイズを小さくするときには、ノイズを大きくするときに比べてクロック信号の周波数を高くすることを特徴とする発振器。請求項1または2に記載の発振器であって、前記振動子は2個以上で構成されていることを特徴とする発振器。請求項1~3のいずれか一項に記載の発振器であって、前記振動子はシリコン基板上に形成されたMEMS、FBAR、BAWのいずれかである事を特徴とする発振器。請求項1~4のいずれか一項に記載の発振器であって、前記複数の発振器部の共振周波数は各々異なる事を特徴とする発振器。請求項1~5のいずれか一項に記載の発振器であって、前記制御回路は前記複数の発振器部の発振周波数の切り替えを静的状態及び動的状態において行う事を特徴とする発振器。請求項1~6のいずれか一項に記載の発振器であって、前記ΔΣ回路と前記クロック回路との間に接続され前記クロック信号を分周する第2周波数分周器を備えることを特徴とする発振器。請求項7に記載の発振器であって、前記第2周波数分周器は前記複数の発振器部毎に接続されることを特徴とする発振器。PLL回路においては分数分周型のフラクショナルN型PLLを用いると、基準発振器の周波数によらず所望の周波数を出力する事が出来る。このフラクショナルN型PLLの分数分周を可能にする要素技術にΔΣデルタシグマ回路がある。このΔΣ回路により簡単な回路構成で高精度な分数分周が実現できる。しかしながら、ΔΣ回路はサンプリング部を持つため量子化雑音が必ず発生する。PLL回路においてノイズの発生は発振特性の劣化に直結する。ΔΣ回路の量子化雑音を低減させるには、ΔΣ回路の回路次数もしくはサンプリング周波数を大きくする方法があり、このうちサンプリング周波数の増加は消費電力の増加を招くが、同時にサンプリング周波数自体の精度も重要であるため、サンプリング周波数を可変させ、量子化雑音を制御する事は困難であった。従って、フラクショナルN型PLL回路におけるΔΣ回路部のサンプリング周波数が可変であり、量子化雑音を変更可能な発振器が求められていた。本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。[適用例1]本適用例にかかる発振器は、基準信号が入力される入力端子と、第1周波数分周器と、前記入力端子及び前記第1周波数分周器と接続され、前記基準信号の位相及び周波数と前記第1周波数分周器の出力信号の位相及び周波数とを比較する位相及び周波数比較器と、前記位相及び周波数比較器と接続され、前記位相及び周波数比較器の出力に比例した電流信号を出力するチャージポンプと、前記チャージポンプと接続され、前記電流信号を平滑化し、前記平滑化した電流信号を電圧に変換した第1電圧信号を出力する第1低域通過フィルターと、前記第1低域通過フィルターと接続され、前記第1電圧信号に対応する周波数の波形信号を出力する電圧制御発振器と、前記電圧制御発振器と接続され、前記波形信号を出力する出力端子と、前記第1周波数分周器と接続され、前記第1周波数分周器に周波数分周する分周数を指示するコントロール信号を出力する第2低域通過フィルターと、前記第2低域通過フィルターと接続され、前記第2低域通過フィルターにビットストリーム信号を出力するΔΣ回路と、前記ΔΣ回路と接続され、出力周波数を制御する制御電圧信号を出力する出力周波数制御回路と、前記ΔΣ回路と接続され、前記制御電圧信号をサンプリングするクロック信号を出力するクロック回路と、前記クロック回路が有する発振周波数の異なる複数の発振器部の出力を切り換える制御回路と、を備え、前記第1周波数分周器は前記位相及び周波数比較器及び前記電圧制御発振器と接続され、前記電圧制御発振器の出力を周波数分周して前記位相及び周波数比較器に出力し、前記発振器部はモノリシック発振器で構成され、前記モノリシック発振器は振動子及び電子回路を含むことを特徴とする。本適用例によれば、入力端子に基準信号が入力される。そして、位相及び周波数比較器が基準信号の位相及び周波数を比較する。次に、チャージポンプが位相及び周波数比較器の出力に比例した電流信号を出力する。そして、第1低域通過フィルターがチャージポンプと接続され電流信号を平滑化しさらに電圧に変換した第1電圧信号を出力する。電圧制御発振器が第1電圧信号に対応する周波数の波形信号を出力端子に出力する。さらに、第1周波数分周器は電圧制御発振器の出力を周波数分周して位相及び周波数比較器に出力している。出力周波数制御回路はΔΣ回路に出力周波数を制御する制御電圧信号を出力する。さらに、クロック回路がΔΣ回路に制御電圧信号をサンプリングするクロック信号を出力する。クロック回路は複数の発振器部を有し、制御回路が発振器の出力を切り換えている。そして、ΔΣ回路が第2低域通過フィルターにビットストリーム信号を出力する。第2低域通過フィルターがビットストリーム信号に対応して第1周波数分周器に周波数分周する分周数を指示するコントロール信号を出力する。これにより、出力周波数制御回路が制御する出力に応じた周波数の波形信号を電圧制御発振器が出力端子に出力することができる。制御回路が発振器部の出力を切り換えることにより、ΔΣ回路のサンプリング周波数が切り換えられる。そして、量子化雑音はサンプリング周波数に比例して低減する事が出来る。従って、発振器のノイズ特性を切り換える事が出来る。さらに、クロック回路は複数の発振器部を有し、発振器部はモノリシック発振器で構成されている。従って、小型な発振器にすることができる。[適用例2]本適用例にかかる発振器は、前記ΔΣ回路が出力するビットストリーム信号のノイズを小さくするときには、ノイズを大きくするときに比べてクロック信号の周波数を高くすることを特徴とする。本適用例によれば、ビットストリーム信号のノイズレベルを変更することができる。従って、ΔΣ回路は所望のノイズレベルのビットストリーム信号を出力することができる。[適用例3]本適用例にかかる発振器では、前記振動子は2個以上で構成されていることを特徴とする。本適用例によれば、振動子が2個以上あることから、振動子が1個であるときに比べて複数の周波数のクロック信号を容易に形成することができる。[適用例4]本適用例にかかる発振器では、前記振動子はシリコン基板上に形成されたMEMS、FBAR、BAWのいずれかである事を特徴とする。本適用例によれば、振動子がシリコン基板上に形成されたMEMS、FBAR、BAWのいずれかであることから、外付けの振動子を用いるときに比べ発振子の面積を低減できる。MEMSMicroElectroMechanicalSystemsを中心としたモノリシック発振器は機械振動を有する振動子のため、その発振精度は既存の水晶発振器と同等のレベルが可能である。これによりMEMS振動子をΔΣ回路のサンプリング周波数に用いても変換精度に悪影響を及ぼす事はなく、さらにはIC上に複数のMEMS振動子を作製し各々をサンプリング周波数にする事も可能である。従ってMEMS振動子により構成された発振器の発振周波数を用いれば、サンプリング周波数を柔軟に変更し所望の量子化雑音を可変する事が可能になり、より高精度な位相雑音を得るためにサンプリング周波数を上昇させる場合や、より低消費を目指すためサンプリング周波数を低下させる等、要求仕様を回路の変更無しに実現する事ができる。[適用例5]本適用例にかかる発振器では、前記複数の発振器部の共振周波数は各々異なる事を特徴とする。本適用例によれば、制御回路は発振器部の共振周波数を選択できる。従って、ΔΣ回路は高精度にΔΣ変換することができる。[適用例6]本適用例にかかる発振器では、前記制御回路は前記複数の発振器部の発振周波数の切り替えを静的状態及び動的状態において行う事を特徴とする。本適用例によれば、静的切り替えの場合は安定した周波数の波形を出力することが可能である。動的な切り替えの場合、ノイズ特性や消費電流が満足出来ない場合があれば逐次、発振器部を切り替えて所望の特性に適用させることができる。[適用例7]本適用例にかかる発振器では、前記ΔΣ回路と前記クロック回路との間に接続され前記クロック信号を分周する第2周波数分周器を備えることを特徴とする。本適用例によれば、クロック信号が分周される為、さらに細かい周波数に設定することができる。[適用例8]本適用例にかかる発振器では、前記第2周波数分周器は前記複数の発振器部毎に接続されることを特徴とする。本適用例によれば、各周波数のクロック信号の出力にそれぞれ分周器が接続される事により、さらに細かく設定された周波数を選択することができる。以下、本発明の実施形態について、図面を参照して説明する。実施形態1図1は、実施形態1にかかるPLL回路図である。まず、発振器としてのPLL回路400の概略構成について説明する。PLL回路400は入力端子としての基準信号入力端子200を備えている。図中F_refと示す基準信号が外付けの電子装置から基準信号入力端子200に入力される。F_refは高精度に位相と周波数が安定した基準信号となっている。基準信号入力端子200から入力された信号はPDPhaseDetector:位相比較器100に入力される。位相及び周波数比較器としてのPD100は第1周波数分周器としての分周器104と接続されている。PD100はF_refと分周器104からの出力信号とを比較して周波数及び位相差を出力する。PD100はCPChargePump101と接続され、PD100は出力信号をチャージポンプとしてのCP101に出力する。CP101はPD100の出力信号に比例した電流信号を出力する。CP101はLPFLowPassFilter回路102と接続され、CP101が出力する電流信号は第1低域通過フィルターとしてのLPF回路102に入力される。LPF回路102はCP101が出力する電流信号を平滑化しさらに第1電圧信号に変換する。LPF回路102はVCOVoltageControledOscillator:電圧制御発振器回路103と接続され、LPF回路102が出力する第1電圧信号は電圧制御発振器としてのVCO回路103に入力される。VCO回路103は入力電圧に比例する波形の波形信号を出力する発振回路であり、LC発振回路、CR発振回路、もしくはリング発振回路で構成されている。VCO回路103は出力端子300と接続され、VCO回路103が出力する波形信号は出力端子300から外部の電子機器に出力される。従って、VCO回路103が出力する波形信号は最終的な出力信号になるため、所望の周波数帯域幅を保障する必要がある。VCO回路103は出力端子300の他に分周器104に接続される。分周器104はVCO回路103の出力周波数を小さくする割り算回路に相当する。分周器104がフラクショナルN型PLLの場合は分周数を小数にする事が出来る。Nを整数とするとき分周器104は分周数をNもしくはN1にする事が出来きる機能がある。分周器104が小数分周を実現するには単位時間あたりにおいて、このN:NN1の比を変えればよい。分周器104はVCO回路103の他に第2低域通過フィルターとしてのLPF回路105と接続している。このLPF回路105は分周数をNもしくはN1に選択するためのコントロールする信号を分周器104に出力する。LPF回路105はΔΣ回路106と接続され、ΔΣ回路106は出力周波数制御回路109及びクロック回路107と接続されている。そして、クロック回路107は制御回路108と接続されている。ΔΣ回路106は出力周波数制御回路109から入力された信号を変調したビットストリーム信号をLPF回路105に出力する。ビットストリーム信号はいわゆるHiまたはLoの1ビット信号である。ビットストリーム信号は多ビット信号でもよく、その場合にはビットストリーム信号はPLL回路400に供給される電源電圧を2のべき乗の割った値となる。前述のようにΔΣ回路106の一方の入力は出力周波数制御回路109から入力される。出力周波数制御回路109には出力端子300から出力する出力信号の発振周波数の情報が入力される。そして、出力周波数制御回路109はその発振周波数の情報を電圧信号に変換し、変換した制御電圧信号としての電圧信号をΔΣ回路106に出力する。ΔΣ回路106へはクロック回路107より所望のクロック信号が入力される。このクロック信号はΔΣ回路106にサンプリング周波数の情報を提供する。ΔΣ回路106はこのサンプリング周波数を用いて電圧信号を変調することによりビットストリーム信号を形成する。クロック回路107は発振器部110~発振器部112等により構成されている。発振器部の個数は特に限定されず、1つもしくは2つでも良く3つ以上で構成されても良い。発振器部110~発振器部112はモノリシック発振器で構成され、モノリシック発振器は振動子と電子回路で構成されている。クロック回路107には2つ以上の振動子が設置されている。発振器部110~発振器部112はそれぞれ発振周波数が異なり、発振周波数は発振器部110が最も低く、発振器部112が最も高い。各発振器部の消費電流は発振周波数に依存するため、消費電流も発振器部110が最も小さく、発振器部112が最も大きい。発振器部110~発振器部112の発振周波数はΔΣ回路106のサンプリング周波数となる。そして、サンプリング周波数が大きいほどΔΣ回路106のノイズシェーピング能力は高くなる。従って前述の消費電流とノイズシェーピング能力は正の相関を有する内容になり、ノイズシェーピング能力が高いほど消費電流も大きくなる。発振器部110~発振器部112はシリコン基板上に形成されたMEMSMicroElectroMechanicalSystems、FBARfilmbulkacousticresonator、BAWbulkacousticwaveのいずれかであるのが好ましい。外付けの振動子を用いるときに比べ発振子の面積を低減することができる。発振器部110~発振器部112の周波数選択性Q値はそれぞれ異なる構成とするのが好ましい。周波数選択素子のQ値が選択出来る事により、より高精度なΔΣ変換ができる。従って、PLL回路400の用途により消費電流を抑えてノイズ特性を許容する場合は、クロック回路107から低い発振周波数を出力する発振器部110を選択する。消費電流が増加してもノイズ特性を可能な限り低減させたい場合にはクロック回路107から高い発振周波数を出力する発振器部112を選択する。これによりユーザーはノイズ特性と消費電流の組合せのなかで用途に最適なノイズ特性と消費電流とに変更する事が可能となる。このとき、PLL回路400は外付け部品やICの変更等をする事無く変更する事が可能となる。さらに加えてPLL回路400は前記の理由よりコストやデバイスの面積の増加を行うことなく所望の特性を得る事が可能となる。制御回路108は発振器部110~発振器部112が出力するクロック信号のうちどのクロック信号をΔΣ回路106に出力するかを制御する回路である。クロック回路107内の発振器部110、発振器部111、発振器部112の切り替えは静的な切り替えか例:電源投入直後のPLLが動作する前、動的な例:PLL動作中に切り替える切り替えのどちらでもできるのが好ましい。静的切り替えの場合は安定した周波数の波形を出力することが可能である。動的な切り替えの場合、ノイズ特性や消費電流が満足出来ない場合があれば逐次、発振器部を切り替えると言った形態が可能となる。発振器部の切り替えモードとしては、用途によって積極的に切り替える方法もある。例えば、PLL回路400の出力信号の発振周波数が色々な用途に使われるような場合、ノイズ特性が要求される信号系の場合、クロック回路107は発振周波数の高い発振器部112を選択する。ノイズ特性が低いもしくは低消費電流が要求される信号系の場合、クロック回路107は発振周波数の低い発振器部110を選択する。すなわち、制御回路108がサンプリング周波数を可変させる事によりPLL回路400は任意のノイズシェーピング特性を有する出力信号を出力する事が可能となり最適なノイズ特性を選択出来る事になる。サンプリング周波数の増減は消費電流に比例する。そのため、最も低ノイズとなる発振出力を希望する場合は可能な限りサンプリング周波数を増加させ、もっとも低消費を希望する場合はサンプリング周波数を低下させることができる。従って、PLL回路400は用途に応じてノイズ特性と消費電流の関係を選択する事が出来る。実施形態2次に、本発明の実施形態2にかかるPLL回路について図2のPLL回路図を用いて説明する。尚、本実施形態において、上記実施形態1と同様の部材または部位については詳細な説明は省略する。本実施形態が実施形態1と異なるところは、ΔΣ回路106とクロック回路107との間に分周回路を配置した点にある。すなわち、図2に示すように、PLL回路401ではΔΣ回路106とクロック回路107との間に第2周波数分周器としての分周回路113が配置されている。この分周回路113は分周比を調整することができる。従って、クロック回路107出力に分周回路113が接続されている為、ΔΣ回路106に入力されるサンプリング周波数を詳細に調整及び選択する事が可能となる。尚、分周回路113の分周比はN整数となる。実施形態3次に、本発明の実施形態3にかかるPLL回路について図3のPLL回路図を用いて説明する。尚、本実施形態において、上記実施形態1と同様の部材または部位については詳細な説明は省略する。本実施形態が実施形態1と異なるところは、クロック回路の内部に分周回路を配置した点にある。すなわち、図3に示すように、PLL回路402はクロック回路116を備えている。クロック回路116はΔΣ回路106と接続され、さらに、制御回路108と接続されている。クロック回路116は発振器部110~発振器部112及び分周回路113~第2周波数分周器としての分周回路115を備えている。発振器部110は分周回路113と接続し、分周回路113はΔΣ回路106と接続している。同様に、発振器部111は分周回路114と接続し、第2周波数分周器としての分周回路114はΔΣ回路106と接続している。発振器部112は分周回路115と接続し、分周回路115はΔΣ回路106と接続している。制御回路108は発振器部110~発振器部112及び分周回路113~分周回路115に接続されている。そして、制御回路108は発振器部110~発振器部112が出力するクロック信号を制御する。さらに、制御回路108は分周回路113~分周回路115の分周比を制御する。発振器部110は分周回路113にクロック信号を出力し、分周回路113はクロック信号を分周してΔΣ回路106に出力する。同様に、発振器部111は分周回路114にクロック信号を出力し、分周回路114はクロック信号を分周してΔΣ回路106に出力する。発振器部112は分周回路115にクロック信号を出力し、分周回路115はクロック信号を分周してΔΣ回路106に出力する。この分周回路113~分周回路115は分周比を調整することができる。クロック回路116の発振器部110~発振器部112にそれぞれ分周回路が設けられる事により実施例2に比べて発振器部110、発振器部111、発振器部112の出力を個別に分周する事が出来る。このため、ΔΣ回路106に入力されるサンプリング周波数をさらに詳細に調整及び選択する事が可能となる。尚、分周回路113、114、115、の分周比はN整数となる。従って、クロック回路116は実施例2に比べより詳細に分周した信号を出力する事が可能になる。比較例図4はΔΣ回路に入力されるサンプリング周波数を切り替えた際のノイズシェーピング特性を示す図である。縦軸はノイズ強度を示し、横軸は周波数を示す。第1分布117と第2分布118とはサンプリング周波数が異なる条件の分布を示している。そして、第2分布118のサンプリング周波数は第1分布117のサンプリング周波数の2倍の周波数となっている。第2分布118が第1分布117よりノイズ強度が小さいことから、サンプリング周波数を2倍にするとノイズシェーピングが向上することが分かる。従って、サンプリング周波数を高くすることによりPLL回路400はノイズ特性を低減させた状態を選択する事が可能となる。