第1出力トランジスタと第2出力トランジスタとを備え、出力信号を出力する出力回路と、入力信号を入力して前記第1出力トランジスタのゲートを駆動する第1入力回路と、前記入力信号を入力して前記第2出力トランジスタのゲートを駆動する第2入力回路と、前記入力信号の第1の変化点から所定の時間が経過するまで前記第1入力回路の出力電圧をクランプする第1クランプ回路と、前記入力信号の第2の変化点から所定の時間が経過するまで前記第2入力回路の出力電圧をクランプする第2クランプ回路とを具備し、前記第1クランプ回路および前記第2クランプ回路のそれぞれは、カスコード接続される第1導電型のトランジスタと、前記第1導電型と相補である第2導電型のトランジスタとを備える出力バッファ回路。前記第1入力回路は、直列に接続される前記第1導電型の第1入力トランジスタと、前記第2導電型の第2入力トランジスタとを備え、前記第1入力トランジスタと前記第2入力トランジスタとが接続される第1ノードから前記第1出力トランジスタのゲートを駆動する第1ノード電圧を出力し、前記第2入力回路は、直列に接続される前記第1導電型の第3入力トランジスタと、前記第2導電型の第4入力トランジスタとを備え、前記第3入力トランジスタと前記第4入力トランジスタとが接続される第2ノードから前記第2出力トランジスタのゲートを駆動する第2ノード電圧を出力する請求項1に記載の出力バッファ回路。前記第1クランプ回路は、前記第1ノード電圧に基づいて前記第1ノード電圧を制御する前記第1導電型の第1クランプトランジスタと、前記第1クランプトランジスタと前記第1ノードとの間に接続され、前記入力信号を所定の時間遅延させた制御信号に応答して回路を開閉する前記第2導電型の第2クランプトランジスタとを備え、前記第2クランプ回路は、前記第2ノード電圧に基づいて前記第2ノード電圧を制御する前記第2導電型の第3クランプトランジスタと、前記第3クランプトランジスタと前記第2ノードとの間に接続され、前記制御信号に応答して回路を開閉する前記第1導電型の第4クランプトランジスタとを備える請求項1または請求項2に記載の出力バッファ回路。前記第1入力回路は、前記入力信号に応答して制御される前記第2導電型の第5入力トランジスタと、前記制御信号に応答して制御される前記第2導電型の第6入力トランジスタとをさらに備え、前記第2入力回路は、前記入力信号に応答して制御される前記第1導電型の第7入力トランジスタと、前記制御信号に応答して制御される前記第1導電型の第8入力トランジスタとをさらに備える請求項3に記載の出力バッファ回路。前記出力信号を論理反転させて出力するインバータ回路をさらに具備し、前記第1クランプ回路は、前記第1ノード電圧をゲートに印加される前記第1導電型の第1クランプトランジスタと、前記インバータ回路の出力信号をゲートに印加される前記第2導電型の第2クランプトランジスタとを備え、前記第2クランプ回路は、前記第2ノード電圧をゲートに印加される前記第2導電型の第3クランプトランジスタと、前記インバータ回路の出力信号をゲートに印加される前記第1導電型の第4クランプトランジスタとを備え、前記第2クランプトランジスタのドレインは前記第1クランプトランジスタのドレインに接続され、前記第2クランプトランジスタのソースは前記第1ノードに接続され、前記第4クランプトランジスタのドレインは前記第3クランプトランジスタのドレインに接続され、前記第4クランプトランジスタのソースは前記第2ノードに接続される請求項2に記載の出力バッファ回路。前記第1入力回路は、前記第2入力トランジスタと並列に前記第1ノードに接続される前記第2導電型の第5入力トランジスタおよび第6入力トランジスタを備え、前記第2入力回路は、前記第3入力トランジスタと並列に前記第2ノードに接続される前記第1導電型の第7入力トランジスタおよび第8入力トランジスタを備え、前記第5入力トランジスタと前記第6入力トランジスタとは直列に接続され、前記第5入力トランジスタのゲートに前記入力信号が印加され、前記第6入力トランジスタのゲートに前記出力信号が印加され、前記第7入力トランジスタと前記第8入力トランジスタとは直列に接続され、前記第7入力トランジスタのゲートに前記入力信号が印加され、前記第8入力トランジスタのゲートに前記出力信号が印加される請求項5に記載の出力バッファ回路。前記入力信号を遅延させて遅延信号を出力する遅延回路と、前記遅延信号を論理反転して出力するインバータ回路とをさらに具備し、前記第1クランプ回路は、前記第1ノード電圧をゲートに印加される前記第1導電型の第1クランプトランジスタと、前記インバータ回路の出力信号をゲートに印加される前記第2導電型の第2クランプトランジスタとを備え、前記第2クランプ回路は、前記第2ノード電圧をゲートに印加される前記第2導電型の第3クランプトランジスタと、前記インバータ回路の出力信号をゲートに印加される前記第1導電型の第4クランプトランジスタとを備え、前記第2クランプトランジスタのドレインは前記第1クランプトランジスタのドレインに接続され、前記第2クランプトランジスタのソースは前記第1ノードに接続され、前記第4クランプトランジスタのドレインは前記第3クランプトランジスタのドレインに接続され、前記第4クランプトランジスタのソースは前記第2ノードに接続される請求項2に記載の出力バッファ回路。前記第1入力回路は、前記第2入力トランジスタと並列に前記第1ノードに接続される前記第2導電型の第5入力トランジスタおよび第6入力トランジスタを備え、前記第2入力回路は、前記第3入力トランジスタと並列に前記第2ノードに接続される前記第1導電型の第7入力トランジスタおよび第8入力トランジスタを備え、前記第5入力トランジスタと前記第6入力トランジスタとは直列に接続され、前記第5入力トランジスタのゲートに前記入力信号が印加され、前記第6入力トランジスタのゲートに前記遅延信号が印加され、前記第7入力トランジスタと前記第8入力トランジスタとは直列に接続され、前記第7入力トランジスタのゲートに前記入力信号が印加され、前記第8入力トランジスタのゲートに前記遅延信号が印加される請求項7に記載の出力バッファ回路。入力信号を入力して論理反転された第1駆動信号を第1ノードに出力する第1インバータ回路と、前記第1インバータ回路は第1電源電圧と第2電源電圧との間に直列に接続される第1pMOSトランジスタと第1nMOSトランジスタとを備え、前記入力信号を入力して論理反転された第2駆動信号を第2ノードに出力する第2インバータ回路と、前記第2インバータ回路は前記第1電源電圧と前記第2電源電圧との間に直列に接続される第2pMOSトランジスタと第2nMOSトランジスタとを備え、前記第1駆動信号と前記第2駆動信号とに基づいて出力信号を出力する出力回路と、前記出力回路は前記第1電源電圧と前記第2電源電圧との間に直列に接続される第3pMOSトランジスタおよび第3nMOSトランジスタを備え、前記第3pMOSトランジスタのゲートは前記第1ノードに接続され、前記第3nMOSトランジスタのゲートは前記第2ノードに接続され、前記第3pMOSトランジスタと前記第3nMOSトランジスタとの接続ノードから出力信号を出力し、前記第1電源電圧と前記第1ノードとの間に直列に接続される第4pMOSトランジスタおよび第4nMOSトランジスタを備える第1クランプ回路と、前記第4pMOSトランジスタのゲートは前記第1ノードに接続され、前記第2電源電圧と前記第2ノードとの間に直列に接続される第5nMOSトランジスタおよび第5pMOSトランジスタを備える第2クランプ回路と、前記第5nMOSトランジスタのゲートは前記第2ノードに接続され、前記出力信号を入力し、論理反転された信号を前記第4nMOSトランジスタのゲートおよび前記第5pMOSトランジスタのゲートに出力するインバータ回路とを具備する出力バッファ回路。前記第1ノードと前記第2電源電圧との間に直列に接続される第6nMOSトランジスタおよび第7nMOSトランジスタと、前記第2ノードと前記第1電源電圧との間に直列に接続される第6pMOSトランジスタおよび第7pMOSトランジスタとをさらに具備し、前記第6nMOSトランジスタのゲートと前記第6pMOSトランジスタのゲートとは、前記入力信号が印加され、前記第7nMOSトランジスタのゲートと前記第7pMOSトランジスタのゲートとは、前記出力信号が印加される請求項9に記載の出力バッファ回路。入力信号を入力して所定の時間の遅延を有する遅延信号を出力する遅延回路と、前記入力信号を入力して論理反転された第1駆動信号を第1ノードに出力する第1インバータ回路と、前記第1インバータ回路は第1電源電圧と第2電源電圧との間に直列に接続される第1pMOSトランジスタと第1nMOSトランジスタとを備え、前記入力信号を入力して論理反転された第2駆動信号を第2ノードに出力する第2インバータ回路と、前記第2インバータ回路は前記第1電源電圧と前記第2電源電圧との間に直列に接続される第2pMOSトランジスタと第2nMOSトランジスタとを備え、前記第1駆動信号と前記第2駆動信号とに基づいて出力信号を出力する出力回路と、前記出力回路は前記第1電源電圧と前記第2電源電圧との間に直列に接続される第3pMOSトランジスタおよび第3nMOSトランジスタを備え、前記第3pMOSトランジスタのゲートは前記第1ノードに接続され、前記第3nMOSトランジスタのゲートは前記第2ノードに接続され、前記第3pMOSトランジスタと前記第3nMOSトランジスタとの接続ノードから出力信号を出力し、前記第1電源電圧と前記第1ノードとの間に直列に接続される第4pMOSトランジスタおよび第4nMOSトランジスタを備える第1クランプ回路と、前記第4pMOSトランジスタのゲートは前記第1ノードに接続され、前記第2電源電圧と前記第2ノードとの間に直列に接続される第5nMOSトランジスタおよび第5pMOSトランジスタを備える第2クランプ回路と、前記第5nMOSトランジスタのゲートは前記第2ノードに接続され、前記遅延信号を入力し、論理反転された信号を前記第4nMOSトランジスタのゲートおよび前記第5pMOSトランジスタのゲートに出力するインバータ回路とを具備する出力バッファ回路。前記第1ノードと前記第2電源電圧との間に直列に接続される第6nMOSトランジスタおよび第7nMOSトランジスタと、前記第2ノードと前記第1電源電圧との間に直列に接続される第6pMOSトランジスタおよび第7pMOSトランジスタとをさらに具備し、前記第6nMOSトランジスタのゲートと前記第6pMOSトランジスタのゲートとは、前記入力信号が印加され、前記第7nMOSトランジスタのゲートと前記第7pMOSトランジスタのゲートとは、前記遅延信号が印加される請求項11に記載の出力バッファ回路。本発明は、出力信号のデューティを保ちつつ消費電流の変化を低減する出力バッファ回路を提供する。以下に、[発明を実施するための形態]で使用される番号符号を用いて、課題を解決するための手段を説明する。これらの番号符号は、[特許請求の範囲]の記載と[発明を実施するための形態]との対応関係を明らかにするために付加されたものである。ただし、それらの番号符号を、[特許請求の範囲]に記載されている発明の技術的範囲の解釈に用いてはならない。本発明の観点では、出力バッファ回路は、出力回路300と、第1入力回路210と、第2入力回路220と、第1クランプ回路110と、第2クランプ回路120とを具備し、第1クランプ回路110および第2クランプ回路120のそれぞれは、カスコード接続される第1導電型PchのトランジスタP111/P121と、第1導電型Pchと相補である第2導電型NchのトランジスタN111/N121とを備える。出力回路300は、第1出力トランジスタP301と第2出力トランジスタN301とを備え、出力信号VOUTを出力する。第1入力回路210は、入力信号VINを入力して第1出力トランジスタP301のゲートを駆動する。第2入力回路220は、入力信号VINを入力して第2出力トランジスタN301のゲートを駆動する。第1クランプ回路110は、入力信号VINの第1の変化点から所定の時間が経過するまで第1入力回路210の出力電圧VA1をクランプする。第2クランプ回路120は、入力信号VINの第2の変化点から所定の時間が経過するまで第2入力回路220の出力電圧VA2をクランプする。本発明によれば、出力信号のデューティを保ち対称性に優れ、消費電流の変化を低減する出力バッファ回路を提供することができる。図面を参照して本発明の実施の形態を説明する。第1の実施の形態図3は、本発明の第1の実施の形態に係る出力バッファ回路の構成を示す回路図である。出力バッファ回路は、図3に示されるように、入力回路210、220と、クランプ回路110、120と、出力回路300と、インバータ回路410、420とを具備する。出力回路300は、pMOSトランジスタP301とnMOSトランジスタN301とを具備する。トランジスタP301とトランジスタN301とは、電源電圧VDDと電源電圧VSSとの間に直列に接続され、トランジスタP301のドレインとトランジスタN301のドレインとの接続ノードから出力信号VOUTが出力される。入力回路210は、pMOSトランジスタP211と、nMOSトランジスタN211、N212、N213とを具備する。トランジスタP211とトランジスタN211とは、電源電圧VDDと電源電圧VSSとの間に直列に接続され、それぞれのゲートには入力信号VINが印加される。トランジスタP211のドレインとトランジスタN211のドレインとの接続ノードノードA1は、出力回路300のトランジスタP301のゲートに接続される。このノードA1の電圧をVA1とする。トランジスタN212とトランジスタN213とは、ノードA1と電源電圧VSSとの間に直列に接続される。トランジスタN212のゲートには入力信号VINが印加され、トランジスタN213のゲートには出力信号VOUTが印加される。すなわち、トランジスタP211とトランジスタN211とはインバータ回路を形成し、その出力ノードがノードA1となる。トランジスタN212、N213は、トランジスタN211の電流駆動能力を増強するように機能する。入力回路220は、pMOSトランジスタP221、P222、P223と、nMOSトランジスタN221とを具備する。トランジスタP221とトランジスタN221とは、電源電圧VDDと電源電圧VSSとの間に直列に接続され、それぞれのゲートには入力信号VINが印加される。トランジスタP221のドレインとトランジスタN221のドレインとの接続ノードノードA2は、出力回路300のトランジスタN301のゲートに接続される。このノードA2の電圧をVA2とする。トランジスタP223とトランジスタP222とは、電源電圧VDDとノードA2との間に直列に接続される。トランジスタP222のゲートには入力信号VINが印加され、トランジスタN223のゲートには出力信号VOUTが印加される。すなわち、トランジスタP221とトランジスタN221とはインバータ回路を形成し、その出力ノードがノードA2となる。トランジスタP222、P223は、トランジスタP221の電流駆動能力を増強するように機能する。クランプ回路110は、pMOSトランジスタP111とnMOSトランジスタN111とを具備する。トランジスタP111とトランジスタN111とは、電源電圧VDDとノードA1との間に直列に接続される。トランジスタP111のゲートは、ノードA1に接続される。トランジスタN111のゲートは、インバータ回路410の出力に接続され、インバータ回路410の入力には出力信号VOUTが印加される。インバータ回路410の出力とトランジスタN111との接続ノードをノードB1とし、その電圧をVB1とする。クランプ回路110は、トランジスタN211がオン状態になると、ノードA1の電圧VA1を出力信号VOUTに応答して電源電圧VDD-VSSをトランジスタP111、N111、N211のオン抵抗の比により定まる電圧に分圧した電圧にクランプする。クランプ回路120は、pMOSトランジスタP121とnMOSトランジスタN121とを具備する。トランジスタP121とトランジスタN121とは、ノードA2と電源電圧VSSとの間に直列に接続される。トランジスタN121のゲートは、ノードA2に接続される。トランジスタP121のゲートは、インバータ回路420の出力に接続され、インバータ回路420の入力には出力信号VOUTが印加される。インバータ回路420の出力とトランジスタP121との接続ノードをノードB2とし、その電圧をVB2とする。クランプ回路120は、トランジスタP221がオン状態になると、ノードA2の電圧VA2を出力信号VOUTに応答して電源電圧VDD-VSSをトランジスタP221、P121、N121のオン抵抗の比により定まる電圧に分圧した電圧にクランプする。図4は、本発明の第1の実施の形態に係る出力バッファ回路の動作を示すタイミングチャートである。図4を参照して出力バッファ回路の動作を説明する。時刻t1では、出力バッファ回路の入力回路210、220にはLレベルを示す入力信号VINが印加されている図4a。ノードA1、A2は、インバータ回路の出力であるから、電圧VA1、VA2はHレベルである図4bc。したがって、ノードA1の電圧VA1がHレベルであるから、トランジスタP301はオフ状態である。また、ノードA2の電圧VA2がHレベルであるから、トランジスタN301はオン状態である。すなわち、出力信号VOUTは、Lレベルを示す図4d。インバータ回路410、420にLレベルが入力されるので、ノードB1の電圧VB1とノードB2の電圧VB2とは、Hレベルである図4ef。クランプ回路110では、ゲートにHレベルが印加されるためトランジスタN111は、オン状態であるが、ゲートにHレベルが印加されるトランジスタP111は、オフ状態であるため、クランプ回路110は、ノードA1に影響を与えない。また、クランプ回路120では、ゲートにHレベルが印加されるトランジスタN121は、オン状態であるが、ゲートにHレベルが印加されるトランジスタP121は、オフ状態であるため、クランプ回路120は、ノードA2に影響を与えない。また、入力回路210では、入力信号VINLがゲートに印加されるトランジスタN212と、出力信号VOUTLがゲートに印加されるトランジスタN213とは、共にオフ状態であり、ノードA1に影響を与えない。入力回路220では、入力信号VINLがゲートに印加されるトランジスタP222と、出力信号VOUTLがゲートに印加されるトランジスタP223とは、共にオン状態であり、トランジスタP221の働きを強化するように、ノードA2に電源電圧VDDを供給する。時刻t2では、入力信号VINはLレベルからHレベルに遷移を始める図4a。入力信号VINがトランジスタの閾値電圧VTを超えると、トランジスタN211、N221を電流が流れだし、ノードA1の電圧VA1、ノードA2の電圧VA2はHレベルから下降する図4bc。クランプ回路110では、トランジスタP111のゲートには電圧VA1が印加されているため、電圧VA1の下降が閾値電圧VTを超えるとトランジスタP111はオン状態に遷移する。トランジスタN111のゲートに印加される電圧VB1はHレベルを示しているため、トランジスタN111はオン状態であり、クランプ回路110は機能する。このとき、電流は、電源電圧VDDからトランジスタP111、N111を介してノードA1に達し、さらにトランジスタN211を介して電源電圧VSSに至る経路を流れる。したがって、電圧VA1は、電源電圧VDD-VSSをクランプ回路110とトランジスタN211とにより分圧した電圧VCPに遷移する図4b。一方、クランプ回路120では、トランジスタP121のゲートには電圧VB2が印加されているため、トランジスタP121はオフ状態である。すなわち、電圧VB2がHレベルである間、クランプ回路120はノードA2に影響を与えない。したがって、ノードA2の電圧VA2は、電圧VB2がHレベルである間にLレベルに遷移する図4c。出力回路300では、トランジスタP301は、ゲートに印加される電圧VA1がトランジスタP301の閾値電圧VTPを超えて下がると、電流を流しはじめ、出力信号VOUTは上昇しはじめる図4d。ノードA1の電圧VA1がクランプ回路110によって電圧VCPにクランプされると、トランジスタP301は、電圧VCP-VTPに応じた電流で出力ノードを駆動し、出力信号VOUTを上昇させる図4d。すなわち、このときトランジスタP301に流れる電流は制限されている。一方、トランジスタN301は、ゲートに電圧VA2が印加されているため、電圧VA2の下降に伴って早々にオフ状態になる。トランジスタP301がオン状態になり、トランジスタN301がオフ状態になるため、出力信号VOUTはLレベルからHレベルに遷移する。トランジスタP301を介して流れる電流は、抑制されることになる。時刻t3になると、出力信号VOUTは、インバータ回路410、420の論理判定レベルを超えてLレベルからHレベルに遷移する図4d。インバータ回路410の出力である電圧VB1、インバータ回路420の出力である電圧VB2は、HレベルからLレベルに遷移する図4ef。電圧VB1がLレベルになるとトランジスタN111がオフ状態になり、クランプ回路110は、ノードA1に影響を与えなくなる。入力回路210では、トランジスタN212は、ゲートに入力信号VINが印加されているため、オン状態であり、トランジスタN213は、ゲートに印加される出力信号VOUTがLレベルからHレベルに遷移するため、オン状態になる。トランジスタN212、N213が共にオン状態になるため、トランジスタN211を補強するようにノードA1をLレベルに駆動する。したがって、ノードA1の電圧VA1は、電圧VCPから急速に下がる図4b。出力回路300では、急速に下がる電圧VA1がゲートに印加されるトランジスタN301は、出力信号VOUTをHレベルにさらに駆動する図4d。このとき、トランジスタN301はオフ状態であり、電流は流れない。時刻t4では、入力信号VINがLレベルからHレベルに立ち上がったときの各部の電圧の遷移が終了し、各部の電圧は、安定している。入力信号VINはHレベルであり図4a、ノードA1の電圧VA1およびノードA2の電圧VA2は共にLレベルである図4bc。出力信号VOUTはHレベルであり図4d、インバータ回路を介したノードB1の電圧VB1およびノードB2の電圧VB2は共にLレベルである図4ef。時刻t5では、入力信号VINは、HレベルからLレベルに遷移を始める図4a。入力信号VINがトランジスタの閾値電圧VTを超えて下がると、トランジスタP211、P221を電流が流れだし、ノードA1の電圧VA1、ノードA2の電圧VA2はLレベルから上昇する図4bc。クランプ回路110では、トランジスタN111のゲートに電圧VB1Lが印加されているため、トランジスタN111はオフ状態であり、クランプ回路110はノードA1に影響を与えない。クランプ回路120では、トランジスタP121は、ゲートに電圧VB2Lが印加されているためオン状態であり、電圧VA2が閾値電圧VTを超えて上昇すると、ゲートに電圧VA2が印加されているトランジスタN121は、電流を流しだす。したがって、電源電圧VDD~トランジスタP221~トランジスタP121~N121~電源電圧VSSの経路に電流が流れ、トランジスタN221がオフ状態になると、この経路によってノードA2の電圧VA2が決まる。すなわち、電圧VA2は、電源電圧VDD-VSSをトランジスタP221とクランプ回路120とにより分圧した電圧VCNに遷移する図4c。一方、クランプ回路110はオフ状態であるから、ノードA1の電圧は、電圧VB1がLレベルである間にHレベルに遷移する図4b。出力回路300では、トランジスタP301は、ゲートに電圧VA1が印加されているため、電圧VA1の上昇に伴って早々にオフ状態になる。一方、トランジスタN301は、ゲートに印加される電圧VA2がトランジスタN301の閾値電圧VTNを超えて上昇すると、電流を流しはじめ、出力信号VOUTは下降しはじめる図4d。ノードA2の電圧VA2がクランプ回路120によって電圧VCNにクランプされると、トランジスタN301は、電圧VCN-VTNに応じた電流で出力ノードを駆動し、出力信号VOUTを下降させる図4d。このときトランジスタN301に流れる電流は制限されている。トランジスタN301がオン状態になり、トランジスタP301がオフ状態になるため、出力信号VOUTはHレベルからLレベルに遷移する。トランジスタN301を介して流れる電流は、抑制されることになる。時刻t6になると、出力信号VOUTは、インバータ回路410、420の論理判定レベルを超えてHレベルからLレベルに遷移する図4d。インバータ回路410の出力である電圧VB1、インバータ回路420の出力である電圧VB2は、LレベルからHレベルに遷移する図4ef。電圧VB2がHレベルになるとトランジスタP121がオフ状態になり、クランプ回路120は、ノードA2に影響を与えなくなる。入力回路220では、トランジスタP222は、ゲートに入力信号VINが印加されているため、オン状態であり、トランジスタP223は、ゲートに印加される出力信号VOUTがLレベルからHレベルに遷移するため、オン状態になる。トランジスタP222、P223が共にオン状態になるため、トランジスタP221を補強するようにノードA2をHレベルに駆動する。したがって、ノードA2の電圧VA2は、電圧VCNから急速に上昇する図4b。出力回路300では、急速に上昇する電圧VA2がゲートに印加されるトランジスタP301は、出力信号VOUTをLレベルにさらに駆動する図4d。このとき、トランジスタN301はオフ状態であり、電流は流れない。ここでは、電圧VB1および電圧VB2は、インバータ回路410、420により供給されるが、同じ電圧であるからインバータ回路を1回路にしてもよい。ここで、出力信号VOUTのデューティについて説明する。出力バッファ回路は、入力信号VINのデューティを維持した出力信号VOUTを出力することが望まれる。出力バッファ回路にデューティ50の入力信号VINが与えられた場合、出力信号VOUTを駆動するトランジスタP301およびN301の電流駆動能力が等しいときは、出力信号のデューティは50に保たれる。トランジスタP301、N301の電流駆動能力は、ゲートソース間電圧Vgsと、閾値電圧Vtとの差により定まる。したがって、電流駆動能力を等しくするためには、トランジスタP301、N301のそれぞれのゲートソース間電圧Vgsと閾値電圧Vtとの差を等しくしなければならない。トランジスタP301の閾値電圧VTPは、プロセスの製造ばらつきに依存する。また、トランジスタP301のゲートソース間電圧Vgsは、クランプ回路110とトランジスタN211とにより生成されるクランプ電圧VCPに基づいて決まる。クランプ電圧VCPは、クランプ回路110の電流駆動能力と、トランジスタN211の電流駆動能力との比により定まる。クランプ回路110は、トランジスタN111とトランジスタP111とを備える。トランジスタN211とトランジスタN111とは同じnMOSであるため、クランプ電圧VCPをプロセスの製造ばらつきに依らず一定とする特性を有する。一方、nMOSのトランジスタN211とpMOSのトランジスタP111とは、クランプ電圧VCPをnMOSとpMOSの電流駆動能力の比に応じて変動させる特性を有する。プロセスの製造ばらつきに依るクランプ電圧VCPの変動量は、クランプ回路110のトランジスタN111の電流駆動能力とトランジスタP111の電流駆動能力との比によって定まる。トランジスタN111の電流駆動能力に対してトランジスタP111の電流駆動能力が十分大きい場合、クランプ電圧VCPは、プロセスの製造ばらつきに依らず変動しない。トランジスタP111の電流駆動能力が小さくなるにしたがって、プロセスの製造ばらつきによるクランプ電圧VCPの変動量が大きくなる。したがって、プロセスの製造ばらつきによるトランジスタP301の閾値電圧VTPの変動量と、トランジスタN111の電流駆動能力とトランジスタP111の電流駆動能力とにより調整可能なクランプ回路110の変動量とが同じになるように、トランジスタのゲート幅Wを設定することにより、トランジスタP301のゲートソース間電圧Vgsと閾値電圧VTPとの差Vgs-VTPを一定にすることができる。同様に、トランジスタN301の閾値電圧VTNは、プロセスの製造ばらつきに依存する。また、トランジスタN301のゲートソース間電圧Vgsは、クランプ回路120とトランジスタP221とにより生成されるクランプ電圧VCNに基づいて決まる。クランプ電圧VCNは、クランプ回路120の電流駆動能力と、トランジスタP221の電流駆動能力との比により定まる。クランプ回路120は、トランジスタP121とトランジスタN121とを備える。トランジスタP221とトランジスタP121とは同じpMOSであるため、クランプ電圧VCNをプロセスの製造ばらつきに依らず一定とする特性を有する。一方、pMOSのトランジスタP221とnMOSのトランジスタN121とは、クランプ電圧VCNをpMOSとnMOSの電流駆動能力の比に応じて変動させる特性を有する。プロセスの製造ばらつきに依るクランプ電圧VCNの変動量は、クランプ回路120のトランジスタP121の電流駆動能力とトランジスタN121の電流駆動能力との比によって定まる。トランジスタP121の電流駆動能力に対してトランジスタN121の電流駆動能力が十分大きい場合、クランプ電圧VCNは、プロセスの製造ばらつきに依らず変動しない。トランジスタN121の電流駆動能力が小さくなるにしたがって、プロセスの製造ばらつきによるクランプ電圧VCNの変動量が大きくなる。したがって、プロセスの製造ばらつきによるトランジスタN301の閾値電圧VTNの変動量と、トランジスタP121の電流駆動能力とトランジスタN121の電流駆動能力とにより調整可能なクランプ回路120の変動量とが同じになるように、トランジスタのゲート幅Wを設定することにより、トランジスタN301のゲートソース間電圧Vgsと閾値電圧VTNとの差Vgs-VTNを一定にすることができる。上述のように、出力信号VOUTを駆動するトランジスタP301、N301のゲートソース間電圧Vgsと閾値電圧Vtとの差Vgs-Vtを一定にすることにより、トランジスタP301、N301の電流駆動能力を等しくすることができる。したがって、図5に示されるように、出力信号VOUTの立ち上がり時間と立ち下がり時間とが等しくなり、Hレベルである期間T21とLレベルである時間T22とが等しくなり、デューティを50に保つことができる。すなわち、出力バッファ回路は、立ち上がりと立ち下がりの対称性に優れた回路となる。pMOSトランジスタとnMOSトランジスタとをカスコード接続したクランプ回路110、120を用いることにより、プロセスの製造ばらつきによる出力デューティの劣化を改善することができる。また、本発明によれば、出力回路300の急激な電流変化を抑制することができる。出力回路300に含まれるトランジスタP301、N301における電流変化は、トランジスタP301、N301を駆動する入力回路210、220の出力電圧VA1、VA2の変化に依存する。図6に示されるように、電圧VA1の変化を例にしてクランプ電圧に遷移するまでの時間を説明すると、以下のようになる。電圧VA1を示す波形の傾きが急であればあるほど電流変化が大きく、緩やかであれば電流変化は小さくなる。この電圧VA1の変化を示す波形の傾きは、出力電圧VA1を駆動するトランジスタの電流駆動能力により定まる。駆動トランジスタの電流駆動能力が大きいほど電圧VA1を示す波形の傾きが急になり、電流駆動能力が小さいほど電圧VA1を示す波形の傾きが緩やかになる。先に説明した図1に示される回路では、入力回路、クランプ回路の両方の回路により同時に出力回路を駆動する。すなわち、図6aに示されるように、出力回路を駆動する回路は、時間T41をかけてクランプ電圧VCPまで遷移させる。これに対して、本発明による出力バッファ回路では、まず入力回路210のトランジスタN211がオン状態になって電圧VA1をLレベルに駆動する。電圧VA1がクランプ回路110のトランジスタP111の閾値電圧を下回ると、クランプ回路110が機能して電圧VA1をクランプする。すなわち、電圧VA1の遷移初期は、入力回路210のトランジスタN211によってのみ電圧VA1が駆動される。このような動作を行うため、小さな電流駆動能力のトランジスタで出力回路300を駆動することができ、図6bに示されるように、時間T41より長い時間T42をかけて電圧VA1をクランプ電圧VCPまで遷移させることができ、出力回路300のトランジスタP301における急激な電流変化を抑制することができる。本発明の出力バッファ回路では、キャパシタや抵抗素子を含まずに回路が構成される。そのため、キャパシタや抵抗素子の容量値や抵抗値の絶対値のばらつきの影響を受けずに所定の性能を実現することができる。第2の実施の形態図7、図8を参照して、本発明の第2の実施の形態を説明する。図7は、本発明の第2の実施の形態に係る出力バッファ回路の構成を示す回路図である。第2の実施の形態に係る出力バッファ回路は、第1の実施の形態に係る出力バッファ回路に入力信号VINを所定の時間遅延させて遅延信号DLOを出力する遅延回路450が追加され、出力信号VOUTに代って遅延信号DLOがインバータ回路410、420と、トランジスタN213、P223とに供給される。他の構成は、第1の実施の形態に係る出力バッファ回路と同じである。入力回路210は、入力信号DINと遅延信号DLOとを入力し、出力回路300のトランジスタP301のゲートとクランプ回路110のトランジスタP111のゲートとに電圧VA1を出力する。入力回路220は、入力信号DINと遅延信号DLOとを入力し、出力回路300のトランジスタN301のゲートとクランプ回路120のトランジスタN121のゲートとに電圧VA2を出力する。インバータ回路410は、遅延信号DLOを入力し、クランプ回路110のトランジスタN111のゲートに出力を印加する。インバータ回路420は、遅延信号DLOを入力し、クランプ回路120のトランジスタP121のゲートに出力を印加する。図8は、本発明の第2の実施の形態に係る出力バッファの動作を示すタイミングチャートである。図4に示される第1の実施の形態のタイミングチャートに遅延信号DLOが追加され、符号が異なるが、クランプ期間が遅延回路450によって制御されることを除くと同じように動作する。以下、主に第1の実施の形態と異なる動作を説明する。時刻t2では、入力信号VINすなわち遅延回路450の入力がLレベルからHレベルに遷移し始める図8a。その他の回路は第1の実施の形態と同様の動作をする。時刻t3は、遅延回路450が入力信号VINを遅延させる遅延時間T31後であり、遅延回路450の出力である遅延信号DLOがLレベルからHレベルに遷移する図8b。インバータ回路410、420、トランジスタN213、P223とが、遅延信号DLOを入力して動作することを除き、他の回路は第1の実施の形態と同様の動作をする。時刻t5では、遅延回路450の入力である入力信号VINがHレベルからLレベルに遷移し始める図8a。その他の回路は第1の実施の形態と同様の動作をする。時刻t6は、遅延回路450が入力信号VINを遅延させる遅延時間T31後であり、遅延回路450の出力である遅延信号DLOがHレベルからLレベルに遷移する図8b。インバータ回路410、420、トランジスタN213、P223とが、遅延信号DLOを入力して動作することを除き、他の回路は第1の実施の形態と同様の動作をする。このように、第2の実施の形態では、遅延回路450の出力信号に基づいてクランプ回路110、120および入力回路210、220の制御を行うため、出力バッファ回路の外部負荷条件に依存せず、出力波形の劣化を防ぐことができる。すなわち、出力信号VOUTは、接続される負荷の形態により波形が大きく変動する。また、出力バッファ回路の出力は、LSI外部に接続されるため、ノイズが重畳して出力信号VOUTの波形を大きくひずませる可能性がある。出力信号VOUTの波形が劣化すると、第1の実施の形態で示される出力バッファ回路の場合、クランプ回路110、120および入力回路210、220は、その波形が劣化した出力信号VOUTに基づいて制御されることになり、これらの回路の動作も劣化する可能性がある。第2の実施の形態では、遅延回路450が設けられる。遅延された信号DLOに基づいて制御されるクランプ回路110、120および入力回路210、220は、外部負荷の形態や重畳するノイズの影響を受けずに動作することになり、外部条件に依存する出力波形の劣化を防ぐことができる。また、遅延回路450によって遅延時間T31を調整することができ、電流特性、遅延特性等を調整しやすくすることができる。以上、実施の形態を参照して本願発明を説明したが、上記実施の形態は、矛盾のない限り組み合わせて実施可能である。また、本願発明は上記実施の形態に限定されるものではなく、本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。