受光量に応じて光電荷を発生する受光部と受光部からの信号電荷を転送する第1転送手段と、前記第1転送手段により転送された信号電荷を一時的に保持するメモリ部と、メモリ部に転送された信号電荷を転送する第2転送手段と、第2転送手段により信号電荷が転送されるフローティングディフュージョン部と、前記フローティングディフュージョン部を定電位にリセットするリセット手段と増幅MOSトランジスタと定電流源からなるソースフォロア回路を有する撮像素子であって、前記第1転送手段の開閉を行う信号と、前記リセット手段の開閉を行う信号が同一であることを特徴とする撮像装置。前記第1転送手段の開閉を行う信号と、前記リセット手段の開閉を行う転送兼リセット信号と前記第2転送手段を開閉する第2転送信号を同時刻に印加し、一定時間後に前記転送兼リセット信号を印加し、前記フローティングディフュージョンのリセットレベルを読み出すリセットレベル読み出し動作を行い、前記第2転送信号を印加し、前記フローティングディフュージョンに転送された電荷を信号レベルとして読み出す信号レベル読み出し動作を行い、前記信号レベルと前記リセットレベルの差分をとることを特徴とする請求項1に記載の撮像装置。さらに、受光部で発生した電荷を排出するオーバーフロードレイン構造を備えたことを特徴とする請求項1に記載の撮像装置。前記第1転送手段の開閉を行う信号と、前記リセット手段の開閉を行う転送兼リセット信号と前記第2転送手段を開閉する第2転送信号を同時刻に印加し、一定時間後に前記転送兼リセット信号を印加し、前記オーバーフロードレインによって全受光部の電荷を排出する動作を行った後に、前記リセットレベル読み出し動作と前記信号レベル読み出し動作に先立ち、前記転送兼リセット信号を印加することを特徴とする請求項3に記載の撮像装置。ところで、近年では多画素化のために、画素ピッチを縮小する要求がある。ところが、前述の技術では、従来の画素構成に対し、スイッチが1つとスイッチを駆動するための配線層が必要となるため、多画素化と相反する要素をもっている。本発明では、全画素同時の電子シャッターを配線層を増やすことなく実現することを目的とする。本発明の撮像装置は、受光量に応じて光電荷を発生する受光部と受光部からの信号電荷を転送する第1転送手段と、前記第1転送手段により転送された信号電荷を一時的に保持するメモリ部と、メモリ部に転送された信号電荷を転送する第2転送手段と、第2転送手段により信号電荷が転送されるフローティングディフュージョン部と、前記フローティングディフュージョン部を定電位にリセットするリセット手段と増幅MOSトランジスタと定電流源からなるソースフォロア回路を有する撮像素子であって、前記第1転送手段の開閉を行う信号と、前記リセット手段の開閉を行う信号が同一であることを特徴とする。本発明によれば、配線層を増やすことなく全画素同時の電子シャッターを実現するという効果を得られる。[実施例]以下、本発明の第1の実施形態について図面を用いて説明する。図1は本発明の第1の実施形態の撮像素子の概略を示す図である。図1において撮像素子は、画素アレイ101と、画素アレイ101における行を選択する垂直選択回路102、画素アレイ101における列を選択する水平選択回路104、画素アレイ101中の画素のうち垂直選択回路102及び水平選択回路104によって選択される画素の信号を読み出す読み出し回路103を含んで構成されうる。なお、撮像素子は、図示された構成要素以外にも、例えば、垂直選択回路102、水平選択回路104、信号読み出し部103等にタイミングを提供するタイミングジェネレータ或いは制御回路等を備える。典型的には、垂直選択回路102は、画素アレイ101の複数の行を順に選択し、水平選択回路104は、垂直選択回路102によって選択されている行を構成する複数の画素を順に選択するように画素アレイの複数の列を順に選択する。画素アレイ101は、2次元の画像を提供するために、複数の画素を2次元アレイ状に配列して構成される。図2は、撮像素子における1画素の構成を示す図である。撮像素子において、2次元の画像を提供する画素アレイは、複数の画素を2次元アレイ状に配列して構成される。各画素101は、フォトダイオード202、第1転送スイッチ203、画素メモリ204、第2転送スイッチ205、フローティングディフュージョン部以下、FDとも記す206、リセットスイッチ207、増幅MOSアンプ208、及び、選択スイッチ209を含んで構成されうる。PD202は、光学系を通して入射する光を光電変換する光電変換部として機能する。第1転送スイッチ203は、そのゲート端子に入力されるパルスφ1によって駆動され、PD202で発生した電荷を画素メモリ204に転送する。第2転送スイッチ205は、そのゲート端子に入力される転送パルスφTXによって駆動され、画素メモリ204に蓄積された電荷をFD206に転送する。FD206は、電荷を一時的に蓄積するとともに蓄積した電荷を電圧信号に変換する電荷電圧変換部として機能する。増幅MOSアンプ208は、ソースフォロアとして機能し、そのゲートにはFD206で電荷電圧変換された信号が入力される。選択スイッチ209は、そのゲートに入力される垂直選択パルスφSELによって駆動される。垂直選択パルスφSELがアクティブレベルハイレベルになると、画素アレイの該当する行に属する画素の選択スイッチ209が導通状態になり、増幅MOSアンプ208のソースが垂直信号線210に接続される。リセットスイッチ207は、そのゲートに入力されるパルスφ1によって駆動されて、FD206に蓄積されている電荷を除去する。FD206及び増幅MOSアンプ208他、垂直信号線210に定電流を供給する定電流源によってフローティングディフュージョンアンプが構成される。選択スイッチ209で選択された行を構成する各画素において、FD206に転送される電荷がFD206で電圧信号に変換される。その後、フローティングディフュージョンアンプを通じて対応する信号読み出し部103に出力される。本発明の第1の実施形態の駆動パターンを図3に示す。n、n1、n2はそれぞれn行目、n1行目、n2行目を表す。ここでは、nからn2までの3行分のパルスを用いて説明する。時刻t301の間に、パルスφ1n~φ1n2の全行分のφ1とパルスφTXn~φn2の全行分のφTXを印加する。それによって、リセットスイッチ207と第1転送スイッチ203と第2転送スイッチ205をオンし、PDと画素メモリとFDの電位が初期電位にリセットされ、露光が開始する。その後、時刻t302の間に、パルスφ1n~φ1n2の全行分のφ1を印加することによって、リセットスイッチ207と第1転送スイッチ203をオンすることで、FDをリセットしながら、同時にPDに溜まった電荷を画素メモリに転送する。ここで、時刻t301から時刻t302の終わりまでのt303が、蓄積時間となる。すなわち、時刻t303の間にすべての画素の蓄積が開始し、終了されるので、全画素同時の電子シャッターとなる。その後、時刻t304の間にn行目のパルスφSELnを印加し、選択スイッチ209をオンすることで読み出し行を選択する。時刻t305の間にFDのリセット電位を信号読み出し部103に読みだす。時刻t306の間にパルスΦTXnをオンする。それにより、スイッチ205がオンし、画素メモリに蓄積された電荷がFDに読み出される。時刻t307の間にFDの電位を信号読み出し部103に読みだす。信号読み出し部103では、時刻t305の間にサンプリングしたFDのリセット電位と時刻t307の間にサンプリングしたFDの信号電位の差分を出力する。それによって回路の固定パターンノイズを低減し、また画素のリセットスイッチのばらつきによるノイズを低減する。時刻t308の期間において、水平選択回路104を動作されることによって、読み出し回路部103に保存されたn行目の信号を列毎に読み出す。時刻t308が終わると次にn1行目の信号を読みだす。n行目と同様にパルスφSELn1を印加し、選択スイッチ209をオンすることで読み出し行を選択する。時刻t310の間にFDのリセット電位を信号読み出し部103に読みだす。時刻t311の間にパルスΦTXn1をオンする。それにより、スイッチ205がオンし、画素メモリに蓄積された電荷がFDに読み出される。時刻t312の間にFDの電位を信号読み出し部103に読みだす。信号読み出し部103では、時刻t310の間にサンプリングしたFDのリセット電位と時刻t312の間にサンプリングしたFDの信号電位の差分を出力する。時刻t313の期間において、水平選択回路104を動作されることによって、読み出し回路部103に保存されたn1行目の信号を列毎に読み出す。以下、すべての行に対して、同様に駆動を行う。前述の回路構成、駆動方法によって、画素部の配線を増やすことなく、全画素同時の電子シャッターを実現可能となる。以下、本発明の第2の実施形態について図面を用いて説明する。本発明の第1の実施形態では、期間t302が終了した後に、1行づつ読み出しを行うため、期間t302の終了から信号読み出しまでの時間が行によって異なる。本発明では、FDのリセット電位と信号電位の差分をとり、ノイズを低減している。しかし、期間t302の終了から読み出しまでの間にFD部に暗電流が発生すると、読み出しが遅い行ほど、暗電流によってFDのリセット電位が上昇してしまう。通常では問題はないが、暗電流の多い高温などの条件になると、FD部の暗電流によって、FD部の電位が上昇してしまうので、増幅MOSアンプ208や読み出し回路103の入力レンジをはずしてしまう問題がある。一方、画素メモリ部は表面をp型領域にしたり、画素メモリ部を半導体内部に埋め込むことで、暗電流を低減することが可能である。そこで、第2の実施形態では、第1の実施形態で問題になるFD部の暗電流について対策する。第2の実施形態の画素部の構成を図4に示す。図中の202から206はそれぞれ図2の構成要素を示す。半導体基板はn型で構成されている。基板中に接地されたp型領域を備えている。PD202はn型半導体で構成され、表面には暗電流を抑えるためのp型領域を備える。画素メモリ204とFD206はn型領域で構成される。第1転送スイッチ203と第2転送スイッチ205はポリシリコンなどで構成される。ここでn型半導体の基板401の電位を変動させることでオーバーフロードレイン動作を行う。具体的にはオーバーフロードレイン動作はドレイン電圧VOFDが低いときにはPDの電荷を排出せず、VOFDが高いときにはPDの電荷を排出する。図5は本発明の第2の実施形態の駆動パターンを示す。第1の実施形態と異なる点として、時刻t501において、n1行目の読み出しの際にパルスφ1n1をオンする。それによって、リセットトランジスタ207が開閉するので、期間t302終了からn1行目の読み出しまでの期間t502にFDで発生した暗電流をリセットできる。また、期間t501でφ1n1をオンすると、期間t502の間にPDで再発生した電荷が画素メモリに転送されてしまう。そこで、期間t302が終了した後にPDで再発生した電荷をオーバーフロードレインに排出するために、VOFDの電位を低レベルから高レベルに遷移させておく。n2行目についても、同様にn2行目のFDのリセットレベルを読み出す前にφ1n2をオンすることで、FDに発生した暗電流をリセットする。n2行目以降も同様にφ1の開閉を行う。前述の回路構成、駆動方法によって、画素部の配線を増やすことなく、全画素同時の電子シャッターが、FDの暗電流の影響を抑えつつ実現可能となる。図6に基づいて、上記で説明した実施の撮像素子を撮像装置であるデジタルカメラに適用した場合の一実施例について詳述する。図6において、901は被写体の光学像を撮像素子905に結像させるレンズ部で、レンズ駆動装置902によってズーム制御、フォーカス制御、絞り制御などがおこなわれる。903はメカニカルシャッターでシャッター制御手段904によって制御される。905はレンズ部901で結像された被写体を画像信号として取り込むための撮像素子、906は固体撮像素子905より出力される画像信号に各種の補正を行ったり、データを圧縮したりする撮像信号処理回路である。907は固体撮像素子905、撮像信号処理回路906に、各種タイミング信号を出力する駆動手段であるタイミング発生回路、909は各種演算と撮像装置全体を制御する制御回路、908は画像データを一時的に記憶する為のメモリ、910は記録媒体に記録または読み出しを行うためのインターフェース、911は画像データの記録または読み出しを行う為の半導体メモリ等の着脱可能な記録媒体、912は各種情報や撮影画像を表示する表示部である。次に、前述の構成における撮影時のデジタルカメラの動作について説明する。メイン電源がオンされると、コントロール系の電源がオンし、更に撮像信号処理回路906などの撮像系回路の電源がオンされる。それから、図示しないレリーズボタンが押されると、測距装置914から出力された信号をもとに、高周波成分を取り出し被写体までの距離の演算を制御回路909で行う。その後、レンズ駆動装置902によりレンズ部を駆動して合焦か否かを判断し、合焦していないと判断した時は、再びレンズ部を駆動し測距を行う。そして、合焦が確認された後に撮影動作が開始する。撮影動作が終了すると、固体撮像素子905から出力された画像信号は撮影信号処理回路906で画像処理をされ、制御回路909によりメモリに書き込まれる。メモリ908に蓄積されたデータは、制御回路909の制御により記録媒体制御I/F部910を通り半導体メモリ等の着脱可能な記録媒体911に記録される。また、図示しない外部I/F部を通り直接コンピュータ等に入力して画像の加工を行ってもよい。