複数の画素を有する画素部と、シリアルのビデオ信号をパラレルのビデオ信号に変換し、前記画素に入力する信号線駆動回路と、を有し、前記信号線駆動回路は、前記シリアルのビデオ信号をサンプリングするタイミングを制御する第1の回路と、前記タイミングに従って前記シリアルのビデオ信号をサンプリングして前記パラレルのビデオ信号に変換する第2の回路と、前記パラレルのビデオ信号に信号処理を施す第3の回路とを有し、前記第1の回路及び前記第2の回路は、第1基板に形成された第1半導体素子を用いており、前記画素部及び前記第3の回路は、第2基板に形成された第2半導体素子を用いており、前記第1半導体素子は、シリコンまたはゲルマニウムを用いており、前記第2半導体素子は、シリコンまたはゲルマニウムよりもバンドギャップが大きい半導体を用いている半導体表示装置。複数の画素を有する画素部と、シリアルのビデオ信号をパラレルのビデオ信号に変換し、前記画素に入力する信号線駆動回路と、を有し、前記信号線駆動回路は、前記シリアルのビデオ信号をサンプリングするタイミングを制御する第1の回路と、前記タイミングに従って前記シリアルのビデオ信号をサンプリングして前記パラレルのビデオ信号に変換する第2の回路と、前記パラレルのビデオ信号に信号処理を施す第3の回路とを有し、前記第1の回路及び前記第2の回路が有する第1半導体素子は、シリコンまたはゲルマニウムを用いており、前記画素部及び前記第3の回路が有する第2半導体素子は、シリコンまたはゲルマニウムよりもバンドギャップが大きい半導体を用いており、前記第1の回路及び前記第2の回路と、前記第3の回路との接続は、前記第1半導体素子と前記第2半導体素子が形成された後に行われている半導体表示装置。複数の画素を有する画素部と、前記画素を選択する走査線駆動回路と、シリアルのビデオ信号をパラレルのビデオ信号に変換し、前記走査線駆動回路により選択された前記画素に入力する信号線駆動回路と、を有し、前記信号線駆動回路は、前記シリアルのビデオ信号をサンプリングするタイミングを制御する第1の回路と、前記タイミングに従って前記シリアルのビデオ信号をサンプリングして前記パラレルのビデオ信号に変換する第2の回路と、前記パラレルのビデオ信号に信号処理を施す第3の回路とを有し、前記第1の回路及び前記第2の回路は、第1基板に形成された第1半導体素子を用いており、前記画素部、前記走査線駆動回路、及び前記第3の回路は、第2基板に形成された第2半導体素子を用いており、前記第1半導体素子は、シリコンまたはゲルマニウムを用いており、前記第2半導体素子は、シリコンまたはゲルマニウムよりもバンドギャップが大きい半導体を用いている半導体表示装置。請求項1乃至請求項3のいずれか1項において、前記第2の回路がサンプリングする前記シリアルのビデオ信号は、デジタルである半導体表示装置。複数の画素を有する画素部と、シリアルのビデオ信号をパラレルのビデオ信号に変換し、前記画素に入力する信号線駆動回路と、を有し、前記信号線駆動回路は、前記シリアルのビデオ信号をサンプリングするタイミングを制御する第1の回路と、前記タイミングに従って前記シリアルのビデオ信号をサンプリングして前記パラレルのビデオ信号に変換する第2の回路と、前記パラレルのビデオ信号に信号処理を施す第3の回路とを有し、前記第1の回路は、第1基板に形成された第1半導体素子を用いており、前記画素部、前記第2の回路及び前記第3の回路は、第2基板に形成された第2半導体素子を用いており、前記第1半導体素子は、シリコンまたはゲルマニウムを用いており、前記第2半導体素子は、シリコンまたはゲルマニウムよりもバンドギャップが大きい半導体を用いている半導体表示装置。複数の画素を有する画素部と、シリアルのビデオ信号をパラレルのビデオ信号に変換し、前記画素に入力する信号線駆動回路と、を有し、前記信号線駆動回路は、前記シリアルのビデオ信号をサンプリングするタイミングを制御する第1の回路と、前記タイミングに従って前記シリアルのビデオ信号をサンプリングして前記パラレルのビデオ信号に変換する第2の回路と、前記パラレルのビデオ信号に信号処理を施す第3の回路とを有し、前記第1の回路が有する第1半導体素子は、シリコンまたはゲルマニウムを用いており、前記画素部、前記第2の回路及び前記第3の回路が有する第2半導体素子は、シリコンまたはゲルマニウムよりもバンドギャップが大きい半導体を用いており、前記第1の回路と、前記第2の回路及び前記第3の回路との接続は、前記第1半導体素子と前記第2半導体素子が形成された後に行われている半導体表示装置。複数の画素を有する画素部と、前記画素を選択する走査線駆動回路と、シリアルのビデオ信号をパラレルのビデオ信号に変換し、前記走査線駆動回路により選択された前記画素に入力する信号線駆動回路と、を有し、前記信号線駆動回路は、前記シリアルのビデオ信号をサンプリングするタイミングを制御する第1の回路と、前記タイミングに従って前記シリアルのビデオ信号をサンプリングして前記パラレルのビデオ信号に変換する第2の回路と、前記パラレルのビデオ信号に信号処理を施す第3の回路とを有し、前記第1の回路は、第1基板に形成された第1半導体素子を用いており、前記画素部、前記第2の回路及び前記第3の回路は、第2基板に形成された第2半導体素子を用いており、前記第1半導体素子は、シリコンまたはゲルマニウムを用いており、前記第2半導体素子は、シリコンまたはゲルマニウムよりもバンドギャップが大きい半導体を用いている半導体表示装置。請求項5乃至請求項7のいずれか1項において、前記第2の回路がサンプリングする前記シリアルのビデオ信号は、アナログである半導体表示装置。請求項1乃至請求項8のいずれか1項において、前記第1半導体素子はトランジスタであり、前記シリコンまたは前記ゲルマニウムを活性層に用いている半導体表示装置。請求項1乃至請求項9のいずれか1項において、前記第2半導体素子はトランジスタであり、前記シリコンまたは前記ゲルマニウムよりもバンドギャップが大きい前記半導体を活性層に用いている半導体表示装置。請求項1乃至請求項10のいずれか1項において、前記半導体は酸化物半導体である半導体表示装置。請求項11において、前記酸化物半導体は、In-Ga-Zn-O系の酸化物半導体である半導体表示装置。請求項11または請求項12において、前記酸化物半導体の水素濃度は、5×1019/cm3以下である半導体表示装置。ところで、信号線駆動回路や走査線駆動回路などの駆動回路には、高速動作のみならず、耐圧性の高さも要求される。特に、液晶表示装置などの、画素に交流の電圧を印加する半導体表示装置の場合、信号線駆動回路の出力側の回路では、少なくとも10数V程度の耐圧が必要となる。よって、信号線駆動回路を構成しているトランジスタや容量素子などの半導体素子は、ゲート絶縁膜や電極間の絶縁膜の膜厚を大きくするなど、上記耐圧が得られるようにその構造を設計する必要がある。しかし、信号線駆動回路を構成している半導体素子の全てに、上記耐圧が要求されるわけではない。例えば、シフトレジスタのように、信号線駆動回路の出力側から離れた回路では、せいぜい3V程度の耐圧性を有していれば十分である。そして、シフトレジスタに用いられる半導体素子は、半導体表示装置の表示画像の質の高さを確保するために、耐圧性の高さよりもむしろ高速動作の方が重要視される。高速動作を実現させるためには、半導体素子を微細化し、上記絶縁膜の膜厚を小さくすることが望ましい。ところが、耐圧性の高さが要求される半導体素子と、高速動作が要求される半導体素子とは、同一のプロセスを用いて作製されている。構造の異なる半導体素子を同一のプロセスで作製するには、複雑なプロセスを採用しなくてはならず、歩留まりの低下、コストの上昇を招いてしまう。そのため、実際には、高速動作が要求される半導体素子の構造も、耐圧性の高さが要求される半導体素子の構造に合わせて設計せざるを得ない。よって、駆動回路の占有面積の縮小化が妨げられ、高い動作速度を確保することが困難であり、消費電力を抑えにくい。上述の課題に鑑み、本発明は、プロセスを複雑化することなく、高速動作を確保し、なおかつ高い耐圧性も確保することができる駆動回路を用いた半導体表示装置の提供を、目的の一とする。或いは、本発明は、プロセスを複雑化することなく、消費電力を抑え、なおかつ高い耐圧性も確保することができる駆動回路を用いた半導体表示装置の提供を、目的の一とする。或いは、本発明は、プロセスを複雑化することなく、駆動回路の専有面積を縮小化し、なおかつ高い耐圧性も確保することができる駆動回路を用いた半導体表示装置の提供を、目的の一とする。上記課題を解決するために、本発明の一態様では、シリコンまたはゲルマニウムよりもバンドギャップが大きく、真性キャリア密度が低い半導体で、耐圧性の高さが要求される回路を作製する。このような半導体としては、例えば、シリコンの約2倍以上の大きなバンドギャップを有する、酸化物半導体が挙げられる。さらに、シリコンまたはゲルマニウムなどを有する結晶性半導体で、耐圧性の高さがさほど要求されない回路を作製する。そして、上記2つの回路を接続することで、半導体表示装置を作製することを特徴とする。シリコンまたはゲルマニウムよりもバンドギャップが大きく、真性キャリア密度が低い半導体として、酸化物半導体、炭化シリコン、窒化ガリウムなどが挙げられる。酸化物半導体のバンドギャップは3.0eV~3.5eV、炭化シリコンのバンドギャップは3.26eV、窒化ガリウムのバンドギャップは3.39eVと、ともにシリコンの約3倍程度の大きなバンドギャップを有している。これらの半導体が有する、バンドギャップが大きいという特性は、トランジスタなどの半導体素子の耐圧性向上、電力損失の低減などに有利である。本発明の一態様では、耐圧性の高さが要求される回路において、上述したバンドギャップの大きい半導体を用いることで、中電圧に対する耐圧性、すなわち中耐圧を有する半導体素子を作製することができる。また、本発明の一態様では、耐圧性の高さがさほど要求されない回路においては、耐圧性の高さが要求される回路と異なる半導体、異なるプロセスを採用することができる。よって、耐圧性の高さがさほど要求されない回路においては、低電圧に対する耐圧性、すなわち低耐圧を有するが、絶縁膜の膜厚を小さくすることが可能であるため高速動作ができ、微細化が実現された半導体素子を作製することができる。すなわち、本発明の一態様では、それぞれの回路に要求される特性に合わせて、最適な構造の半導体素子を、プロセスの複雑化を伴うことなく作り分けることができる。なお、本明細書において、低電圧とは5V以下望ましくは3V以下、さらに望ましくは1.8V以下を意味し、低耐圧とは上記低電圧に対する耐圧性を有することを意味する。また、中電圧とは5Vを超え20V以下程度までの電圧を意味し、中耐圧とは上記中電圧に対する耐圧性を有することを意味する。具体的に、信号線駆動回路では、シフトレジスタのように、シリアルで入力されたビデオ信号をサンプリングする際に、そのタイミングを制御する回路において、耐圧性の高さよりも高速動作が要求される。一方、レベルシフタ、バッファ、DA変換回路DACのように、パラレルに変換されたビデオ信号に信号処理を施す回路は、高速動作よりも耐圧性の高さが要求される。よって、本発明の一態様では、信号線駆動回路のうち、ビデオ信号をサンプリングするタイミングを制御する回路を低耐圧とし、パラレルに変換されたビデオ信号に信号処理を施す回路を中耐圧とする。そして、上記低耐圧の回路と中耐圧の回路とを接続することで、信号線駆動回路を形成する。なお、記憶回路やサンプリング回路のように、シリアルで入力されたビデオ信号をパラレルに変換するために、ビデオ信号をサンプリングして一時的に保持する回路は、ビデオ信号がアナログかデジタルかによって、適宜その必要な耐圧性の高さを判断する。デジタルのビデオ信号を扱う場合は、ビット数の増加に伴い上記回路に高速動作が要求されるため、上記回路は低耐圧で良い。また、アナログのビデオ信号は、デジタルの場合よりもビデオ信号の電圧が大きい傾向にあるので、アナログのビデオ信号を扱う場合、上記回路は中耐圧であることが望ましい。なお、酸化物半導体は、微結晶シリコンまたは多結晶シリコンによって得られるのと同程度の高い移動度と、非晶質シリコンによって得られる均一な素子特性とを兼ね備えた、半導体特性を示す金属酸化物である。酸化物半導体は、四元系金属酸化物であるIn-Sn-Ga-Zn-O系酸化物半導体や、三元系金属酸化物であるIn-Ga-Zn-O系酸化物半導体、In-Sn-Zn-O系酸化物半導体、In-Al-Zn-O系酸化物半導体、Sn-Ga-Zn-O系酸化物半導体、Al-Ga-Zn-O系酸化物半導体、Sn-Al-Zn-O系酸化物半導体や、二元系金属酸化物であるIn-Zn-O系酸化物半導体、Sn-Zn-O系酸化物半導体、Al-Zn-O系酸化物半導体、Zn-Mg-O系酸化物半導体、Sn-Mg-O系酸化物半導体、In-Mg-O系酸化物半導体、In-Ga-O系酸化物半導体や、In-O系酸化物半導体、Sn-O系酸化物半導体、Zn-O系酸化物半導体などを用いることができる。なお、本明細書においては、例えば、In-Sn-Ga-Zn-O系酸化物半導体とは、インジウムIn、錫Sn、ガリウムGa、亜鉛Znを有する金属酸化物、という意味であり、その化学量論的組成比は特に問わない。また、上記酸化物半導体は、珪素を含んでいてもよい。また、酸化物半導体は、化学式InMO3ZnOmm>0、mは自然数であるとは限らないで表記することができる。ここで、Mは、Ga、Al、MnおよびCoから選ばれた一または複数の金属元素を示す。本発明の一態様では、上記構成により、プロセスを複雑化することなく、高速動作を確保し、なおかつ高い耐圧性も確保することができる駆動回路を用いた半導体表示装置を提供することができる。或いは、本発明の一態様では、上記構成により、プロセスを複雑化することなく、消費電力を抑え、なおかつ高い耐圧性も確保することができる駆動回路を用いた半導体表示装置を提供することができる。或いは、本発明の一態様では、上記構成により、プロセスを複雑化することなく、駆動回路の専有面積を縮小化し、なおかつ高い耐圧性も確保することができる駆動回路を用いた半導体表示装置を提供することができる。以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、本発明の半導体表示装置は、液晶表示装置、有機発光素子OLEDに代表される発光素子を各画素に備えた発光装置、電気泳動表示装置、DMDDigitalMicromirrorDevice、PDPPlasmaDisplayPanel、FEDFieldEmissionDisplay等や、半導体膜を用いた回路素子を駆動回路に有しているその他の半導体表示装置がその範疇に含まれる。実施の形態1図1Aに、本発明の一態様に係る半導体表示装置の構成の一例を、ブロック図で示す。図1Aに示す半導体表示装置100は、表示素子が各画素に設けられた画素部101と、画素部101の動作を制御する駆動回路とを有する。図1Aにおいて駆動回路は、走査線駆動回路102、第1信号線駆動回路103、第2信号線駆動回路104に相当する。具体的に、走査線駆動回路102は、画素部101が有する画素を選択する。第1信号線駆動回路103と第2信号線駆動回路104は、走査線駆動回路102によって選択された画素に、ビデオ信号を供給する。そして、第1信号線駆動回路103は、シリアルで入力されたビデオ信号をサンプリングする際に、そのタイミングを制御する回路を含んでおり、耐圧性の高さよりも高速動作が要求される。一方、第2信号線駆動回路104は、パラレルに変換されたビデオ信号に信号処理を施す回路を含んでおり、高速動作よりも耐圧性の高さが要求される。本発明の一態様では、低耐圧でも動作が可能な第1信号線駆動回路103には、シリコンまたはゲルマニウムなどを有する、多結晶、単結晶などの結晶性半導体で作製された第1半導体素子を用いる。そして、上記第1半導体素子を用いた第1信号線駆動回路103は、半導体基板や、絶縁表面を有するガラス基板などの第1基板105に形成されている。上記第1半導体素子は、絶縁膜の膜厚を小さくすることで、高速動作させることが可能である。さらに、第1半導体素子は、素子のサイズを縮小化することができる。また、本発明の一態様では、中耐圧である第2信号線駆動回路104には、シリコンまたはゲルマニウムよりもバンドギャップが大きく、真性キャリア密度が低い半導体で作製された第2半導体素子を用いる。バンドギャップの大きい半導体を用いることで、中電圧に対する耐圧性、すなわち中耐圧を有する第2半導体素子を作製することができる。そして、上記第2半導体素子を用いた第2信号線駆動回路104は、絶縁表面を有するガラス基板などの第2基板106に形成されている。なお、シリコンよりもバンドギャップが大きく、真性キャリア密度がシリコンよりも低いワイドギャップ半導体の一例として、炭化珪素SiC、窒化ガリウムGaNなどの化合物半導体、酸化亜鉛ZnOなどの金属酸化物でなる酸化物半導体などを適用することができる。この中でも酸化物半導体は、スパッタリング法や湿式法印刷法などにより作製可能であり、量産性に優れるといった利点がある。また、炭化シリコンのプロセス温度は約1500°C、窒化ガリウムのプロセス温度は約1100°Cであるが、酸化物半導体膜の成膜は室温でも可能である。よって、酸化物半導体は、安価で入手しやすいガラス基板上への成膜が可能であり、また、1500°C~2000°Cもの高温での熱処理に対する耐性を有さない半導体を用いた集積回路上に、酸化物半導体による半導体素子を積層させることも可能である。また、基板の大型化にも対応が可能である。よって、上述したワイドギャップ半導体の中でも、特に酸化物半導体は量産性が高いというメリットを有する。また、トランジスタの性能例えば電界効果移動度を向上させるために結晶性の酸化物半導体を得ようとする場合でも、250°Cから800°Cの熱処理によって容易に結晶性の酸化物半導体を得ることができる。以下の説明ではバンドギャップが大きい半導体として、上記のような利点を有する酸化物半導体を用いる場合を例に挙げている。なお、図1Aでは、画素部101と走査線駆動回路102が、第2信号線駆動回路104と共に、第2基板106に形成されている場合を例示しているが、本発明の一態様はこの構成に限定されない。第1信号線駆動回路103の形成されている第1基板105が、絶縁表面を有する基板である場合、画素部101を第1信号線駆動回路103と共に第1基板105に形成しても良い。また、走査線駆動回路102を第1信号線駆動回路103と共に第1基板105に形成しても良い。ただし、画素部101または走査線駆動回路102が中電圧で動作する場合、第2半導体素子と同様にバンドギャップの大きい半導体を用いて画素部101または走査線駆動回路102の半導体素子を作製することが可能であるならば、図1Aに示すように、画素部101または走査線駆動回路102と第2信号線駆動回路104とを共に第2基板106に形成する方が、画素部101または走査線駆動回路102の耐圧性を確保することができるので望ましい。そして、第1信号線駆動回路103と第2信号線駆動回路104は、接続されている。接続方法は、特に限定されるものではなく、公知のCOGChipOnGlass方法やワイヤボンディング方法、或いはTABTapeAutomatedBonding方法などを用いることができる。或いは、COFChipOnFilm方法、TABテープに実装するTCPTapeCarrierPackage方法などを用いても良い。また、接続する位置は、電気的な接続が可能であるならば、図1Aに示した位置に限定されない。また、コントローラ、CPU、メモリ等を別途形成し、接続するようにしても良い。本発明の一態様に係る半導体表示装置の外観を、図5に一例として示す。図5に示す半導体表示装置は、第1信号線駆動回路103が形成された第1基板105を、TABテープ160に実装している場合を例示している。また、図5に示す半導体表示装置では、第2基板106に画素部101と、走査線駆動回路102と、第2信号線駆動回路104とが形成されている。そして、TABテープ160により、第1基板105に形成された第1信号線駆動回路103と、第2基板106に形成された第2信号線駆動回路104とが接続されている。なお、本発明の半導体表示装置は、画素部101に、第1信号線駆動回路103、第2信号線駆動回路104、走査線駆動回路102などの駆動回路が接続された状態にあるパネルと、上記パネルにコントローラ、CPU、メモリ等を含むICを実装した状態にあるモジュールとをその範疇に含む。次いで、図1Bに、第1基板105が絶縁表面を有する基板である場合の、第1半導体素子の断面の一例を示す。図1Bでは、第1半導体素子として、nチャネル型トランジスタ110と、pチャネル型トランジスタ111と、容量素子112とが第1基板105上に形成されている例を示す。トランジスタ110は、シリコンまたはゲルマニウムを用いた多結晶または単結晶の半導体膜113と、半導体膜113上の絶縁膜116と、絶縁膜116を間に挟んで半導体膜113と重なるゲート電極117とを有する。トランジスタ111は、シリコンまたはゲルマニウムを用いた多結晶または単結晶の半導体膜114と、半導体膜114上の絶縁膜116と、絶縁膜116を間に挟んで半導体膜114と重なるゲート電極118とを有する。容量素子112は、シリコンまたはゲルマニウムを用いた多結晶または単結晶の半導体膜115と、半導体膜115上の絶縁膜116と、絶縁膜116を間に挟んで半導体膜115と重なる電極119とを有する。例えば、半導体膜114が単結晶のシリコンを用いており、絶縁膜116が酸化シリコンを用いている場合、絶縁膜116の膜厚は、1nm以上20nm以下、さらには5nm以上10nm以下であることが望ましい。なお、第1半導体素子の構成は、図1Bに示した構成に限定されない。第1半導体素子は、シリコンウェハ、SOISiliconOnInsulator基板、絶縁表面上に成膜された半導体膜などを用いて形成することができる。SOI基板は、例えば、スマートカット登録商標に代表されるUNIBOND登録商標、ELTRANEpitaxialLayerTransfer登録商標、誘電体分離法、PACEPlasmaAssistedChemicalEtching法などや、SIMOXSeparationbyImplantedOxygen法などを用いて作製することができる。絶縁表面を有する基板上に成膜されたシリコンの半導体膜は、公知の技術により結晶化したものであっても良い。公知の結晶化方法としては、レーザ光を用いたレーザ結晶化法、触媒元素を用いる結晶化法がある。或いは、触媒元素を用いる結晶化法とレーザ結晶化法とを組み合わせて用いることもできる。また、石英のような耐熱性に優れている基板を用いる場合、電熱炉を使用した熱結晶化方法、赤外光を用いたランプアニール結晶化法、触媒元素を用いる結晶化法、950°C程度の高温アニール法を組み合わせた結晶法を用いても良い。また、上記方法を用いて作製された第1半導体素子を、別途用意されたプラスチックなどの可撓性を有する第1基板上に移しても良い。半導体素子を別の基板に移し替えるには、様々な方法を用いることができる。例えば、基板と半導体素子の間に金属酸化膜を設け、該金属酸化膜を結晶化により脆弱化して半導体素子を剥離し、移す方法、基板と半導体素子の間に水素を含む非晶質珪素膜を設け、レーザ光の照射またはエッチングにより該非晶質珪素膜を除去することで基板と半導体素子とを剥離し、移す方法、半導体素子が形成された基板を機械的に削除または溶液やガスによるエッチングで除去することで半導体素子を基板から切り離し、移す方法等が挙げられる。また、図1Cに、第2半導体素子の断面の一例を示す。図1Cでは、第2半導体素子として、トランジスタ120と、容量素子121とが第2基板106上に形成されている例を示す。トランジスタ120は、ゲート電極122と、ゲート電極122上の絶縁膜123と、絶縁膜123を間に挟んでゲート電極122と重なる、酸化物半導体を含んだ活性層124と、活性層124上のソース電極125、ドレイン電極126とを有している。さらに、トランジスタ120は、活性層124、ソース電極125及びドレイン電極126を覆っている絶縁膜127を構成要素に含んでいても良い。図1Cでは、トランジスタ120がボトムゲート型であり、なおかつ、ソース電極125とドレイン電極126の間において、活性層124の一部がエッチングされたチャネルエッチ構造である場合を例示している。容量素子121は、電極128と、電極128上の絶縁膜123と、絶縁膜123を間に挟んで電極128と重なる電極129とを有している。なお、半導体素子は、半導体膜を用いた回路素子を意味し、上述したトランジスタ、容量素子の他に、ダイオード、抵抗素子、インダクタンスなどのその他の回路素子も含まれる。例えば、絶縁膜123が酸化シリコンを用いている場合、絶縁膜123の膜厚は、50nm以上400nm以下、さらには100nm以上200nm以下であることが望ましい。次いで、図1Aに示した半導体表示装置100の、より詳しい構成の一例を図2に示す。図2に示す半導体表示装置100では、第1信号線駆動回路103が、シフトレジスタ130、第1記憶回路131、第2記憶回路132を有している。また、第2信号線駆動回路104が、レベルシフタ133、DAC134、アナログバッファ135を有している。さらに、図3に、図2に示した第1信号線駆動回路103の、より詳細な構成の一例を示す。図4に、図2に示した第2信号線駆動回路104の、より詳細な構成の一例を示す。ただし、図3と図4では、4ビットのビデオ信号に対応した第1信号線駆動回路103と第2信号線駆動回路104の構成を、それぞれ示している。本実施の形態では、4ビットのビデオ信号に対応した第1信号線駆動回路と第2信号線駆動回路の構成を一例として挙げているが、本発明はこの構成に限定されない。実施者が設定したビデオ信号のビット数に合わせて、第1信号線駆動回路と第2信号線駆動回路を作製することができる。図3に示す第1信号線駆動回路103では、第1記憶回路131が、4ビットのビデオ信号にそれぞれ対応した4つの記憶素子140で構成される記憶素子群を、複数有している。また、第2記憶回路132が、4ビットのビデオ信号にそれぞれ対応した4つの記憶素子141で構成される記憶素子群を、複数有している。第2記憶回路132から出力されるビデオ信号は、複数の端子142に与えられる。図4に示す第2信号線駆動回路104では、複数の端子143に与えられるビデオ信号が、レベルシフタ133に与えられる。レベルシフタ133は、4ビットのビデオ信号にそれぞれ対応した4つのレベルシフタ144で構成されるレベルシフタ群を、複数有している。DAC134は、4ビットのビデオ信号に対応するDAC145を複数有している。アナログバッファ135は、複数のバッファ146を有しており、1つのDAC145に対し、少なくとも1つのバッファ146が対応している。次いで、図2、図3、図4に示す半導体表示装置100の動作について説明する。第1信号線駆動回路103では、シフトレジスタ130に、クロック信号、スタートパルス信号が入力される。シフトレジスタ130は、これらクロック信号及びスタートパルス信号に従って、パルスが順次シフトするタイミング信号を生成し、第1記憶回路131に出力する。タイミング信号のパルスの出現する順序は、走査方向切り替え信号に従って切り替えることもできる。第1記憶回路131にタイミング信号が入力されると、該タイミング信号のパルスに従って、ビデオ信号がサンプリングされ、第1記憶回路131の記憶素子140に順に書き込まれる。すなわち、シリアルで第1信号線駆動回路103に入力されたビデオ信号が、第1記憶回路131にパラレルで書き込まれることになる。第1記憶回路131に書き込まれたビデオ信号は、保持される。なお、第1記憶回路131が有する複数の記憶素子140に順にビデオ信号を書き込んでも良いが、第1記憶回路131が有する複数の記憶素子140をいくつかのグループに分け、該グループごとに並行してビデオ信号を入力する、いわゆる分割駆動を行っても良い。なおこのときのグループ内の記憶素子数を分割数と呼ぶ。例えば4つの記憶素子140ごとにグループに分けた場合、4分割で分割駆動することになる。第1記憶回路131への、ビデオ信号の書き込みが一通り終了するまでの時間を、ライン期間と呼ぶ。1ライン期間が終了すると、帰線期間において、第2記憶回路132に入力されるラッチ信号のパルスに従い、第1記憶回路131に保持されているビデオ信号が、第2記憶回路132に一斉に書き込まれ、保持される。ビデオ信号を第2記憶回路132に送出し終えた第1記憶回路131では、再びシフトレジスタ130からのタイミング信号に従って、次のビデオ信号の書き込みが順次行われる。この2順目の1ライン期間中には、第2記憶回路132に書き込まれ、保持されているビデオ信号が、第1信号線駆動回路103の端子142から出力され、第2信号線駆動回路104の端子143に与えられる。第2信号線駆動回路104では、第1信号線駆動回路103からのビデオ信号が、レベルシフタ133内の複数の各レベルシフタ144において、その電圧の振幅を大きくされた後、DAC134に送られる。DAC134では、複数の各DAC145において、入力されたビデオ信号がデジタルからアナログに変換される。そして、アナログに変換されたビデオ信号は、アナログバッファ135に送られる。DAC134から送られてきたビデオ信号は、アナログバッファ135が有する複数の各バッファ146から信号線を介して画素部101に送られる。走査線駆動回路102では、画素部101が有する画素をラインごとに選択する。第2信号線駆動回路104から信号線を介して画素部101に送られたビデオ信号は、走査線駆動回路102において選択されたラインの画素に入力される。なお、シフトレジスタ130の代わりに、パルスが順次シフトする信号を出力することができる別の回路を用いても良い。図2、図3、図4に示す半導体表示装置100では、第1信号線駆動回路103が有するシフトレジスタ130、第1記憶回路131、第2記憶回路132が、低耐圧を有していれば十分である。むしろ、シフトレジスタ130、第1記憶回路131、第2記憶回路132は、画素部101の表示画像の質の高さを確保するために、耐圧性の高さよりも高速動作の方が重要である。一方、第2信号線駆動回路104が有するレベルシフタ133、DAC134、アナログバッファ135は、中耐圧を有している。本発明の一態様では、耐圧性の高さがさほど要求されない第1信号線駆動回路103においては、耐圧性の高さが要求される第2信号線駆動回路104と異なる半導体、異なるプロセスを採用することができる。よって、耐圧性の高さがさほど要求されない第1信号線駆動回路103においては、第2信号線駆動回路104よりも絶縁膜の膜厚を小さくすることが可能であるため、高速動作ができ、微細化が実現された第1半導体素子を作製することができる。また、耐圧性の高さが要求される第2信号線駆動回路104においては、第1信号線駆動回路103よりも絶縁膜の膜厚を大きくし、耐圧性の高い第2半導体素子を作製することができる。すなわち、本発明の一態様では、それぞれの回路に要求される特性に合わせて、最適な構造の半導体素子を、プロセスの複雑化を伴うことなく作り分けることができる。よって、本発明の一態様では、プロセスを複雑化することなく、高速動作を確保し、なおかつ高い耐圧性も確保することができる駆動回路を用いた半導体表示装置を提供することができる。或いは、本発明の一態様では、プロセスを複雑化することなく、消費電力を抑え、なおかつ高い耐圧性も確保することができる駆動回路を用いた半導体表示装置を提供することができる。或いは、本発明の一態様では、プロセスを複雑化することなく、駆動回路の専有面積を縮小化し、なおかつ高い耐圧性も確保することができる駆動回路を用いた半導体表示装置を提供することができる。実施の形態2本実施の形態では、第2信号線駆動回路において用いられる、レベルシフタ、DAC、バッファの具体的な構成について説明する。図6に、nチャネル型トランジスタを用いたレベルシフタの一例を示す。図6に示すレベルシフタは、ブートストラップ回路を基本としている。具体的に、図6に示すレベルシフタは、ブートストラップ回路600a~600cと、トランジスタ601と、トランジスタ602とを有する。トランジスタ602は、そのドレイン電極及びゲート電極が、ハイレベルの電源電位VDD1の与えられているノードに接続され、そのソース電極がトランジスタ601のドレイン電極に接続されている。トランジスタ601は、そのゲート電極にレベルシフタに入力される入力信号INの電位が与えられ、そのソース電極がローレベルの電源電位VSSの与えられているノードに接続されている。ブートストラップ回路600aは、トランジスタ603a、トランジスタ604a、トランジスタ605a、トランジスタ606a、トランジスタ607a、容量素子608aを有する。トランジスタ603aは、そのゲート電極が電源電位VDD1の与えられているノードに接続され、そのソース電極がトランジスタ602のソース電極に接続され、そのドレイン電極がトランジスタ605aのゲート電極に接続されている。トランジスタ604aは、そのゲート電極がトランジスタ601のゲート電極に接続され、そのドレイン電極がトランジスタ605aのソース電極に接続され、そのソース電極が電源電位VSSの与えられているノードに接続されている。トランジスタ605aは、そのドレイン電極が電源電位VDD1の与えられているノードに接続されている。トランジスタ606aは、そのゲート電極がトランジスタ604aのゲート電極に接続され、そのドレイン電極がトランジスタ607aのソース電極に接続され、そのソース電極が電源電位VSSの与えられているノードに接続されている。トランジスタ607aは、そのゲート電極がトランジスタ605aのゲート電極に接続され、そのドレイン電極が電源電位VDD1の与えられているノードに接続されている。容量素子608aは、一方の電極がトランジスタ605aのゲート電極に接続され、他方の電極がトランジスタ605aのソース電極に接続されている。ブートストラップ回路600bは、トランジスタ603b、トランジスタ604b、トランジスタ605b、トランジスタ606b、トランジスタ607b、容量素子608bを有する。また、ブートストラップ回路600cは、トランジスタ603c、トランジスタ604c、トランジスタ605c、トランジスタ606c、トランジスタ607c、容量素子608cを有する。ブートストラップ回路600bとブートストラップ回路600cが有する上記半導体素子の接続関係は、ブートストラップ回路600aと同様である。すなわち、トランジスタ603aがトランジスタ603bとトランジスタ603cに対応しており、トランジスタ604aがトランジスタ604bとトランジスタ604cに対応しており、トランジスタ605aがトランジスタ605bとトランジスタ605cに対応しており、トランジスタ606aがトランジスタ606bとトランジスタ606cに対応しており、トランジスタ607aがトランジスタ607bとトランジスタ607cに対応しており、容量素子608aが容量素子608bと容量素子608cに対応している。ただし、トランジスタ603bのソース電極は、トランジスタ607aのソース電極及びトランジスタ606aのドレイン電極に接続されている。また、トランジスタ603cのソース電極は、トランジスタ607bのソース電極及びトランジスタ606bのドレイン電極に接続されている。また、ブートストラップ回路600bでは、電源電位VDD1の与えられているノードの代わりにハイレベルの電源電位VDD2の与えられているノードが用いられる。ブートストラップ回路600cでは、電源電位VDD1の与えられているノードの代わりにハイレベルの電源電位VDD3の与えられているノードが用いられる。そして、トランジスタ607cのソース電極及びトランジスタ606cのドレイン電極の電位が、レベルシフタの出力信号OUTとして出力される。なお、トランジスタが有するソース電極とドレイン電極は、トランジスタの極性及び各電極に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、nチャネル型トランジスタでは、低い電位が与えられる電極がソース電極と呼ばれ、高い電位が与えられる電極がドレイン電極と呼ばれる。また、pチャネル型トランジスタでは、低い電位が与えられる電極がドレイン電極と呼ばれ、高い電位が与えられる電極がソース電極と呼ばれる。本明細書では、便宜上、ソース電極とドレイン電極とが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソース電極とドレイン電極の呼び方が入れ替わる。また、本明細書において接続とは電気的な接続を意味しており、電流、電圧または電位が、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接続している状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或いは伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの回路素子を介して間接的に接続している状態も、その範疇に含む。また、本明細書では、回路図上は独立している構成要素どうしが接続されている場合であっても、実際には、例えば配線の一部が電極としても機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書において接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。次いで、図6に示すレベルシフタの動作について説明する。入力信号INの電位がハイレベルになると、トランジスタ601、604a、606a、604b、606b、604c、606cがオンとなる。そして、トランジスタ601、604a、606aのソース電極には、ローレベルの電源電位VSSが与えられている。よって、トランジスタ603aはオンとなるため、トランジスタ603aのドレイン電極にはローレベルの電源電位VSSが与えられ、トランジスタ605a、607aはオフとなる。そのため、トランジスタ603bのソース電極には、トランジスタ606aを介してローレベルの電源電位VSSが与えられる。トランジスタ603bは、そのゲート電極にハイレベルの電源電位VDD2が与えられているため、そのソース電極に電源電位VSSが与えられるとオンになる。よって、トランジスタ603bのドレイン電極にはローレベルの電源電位VSSが与えられ、トランジスタ605b、607bはオフとなる。そのため、トランジスタ603cのソース電極には、トランジスタ606bを介してローレベルの電源電位VSSが与えられる。トランジスタ603cは、そのゲート電極にハイレベルの電源電位VDD3が与えられているため、そのソース電極に電源電位VSSが与えられるとオンになる。よって、トランジスタ603cのドレイン電極にはローレベルの電源電位VSSが与えられ、トランジスタ605c、607cはオフとなる。そして、トランジスタ607cのソース電極にはトランジスタ606cを介してローレベルの電源電位VSSが与えられ、当該電位が出力信号OUTとして出力される。次いで、入力信号INの電位がローレベルになると、トランジスタ601、604a、606a、604b、606b、604c、606cはオフとなる。トランジスタ603aは、そのソース電極に、トランジスタ602を介してハイレベルの電源電位VDD1が与えられるため、そのドレイン電極の電位が上昇する。よって、トランジスタ605aと607aはオンとなる。そして、トランジスタ603aのゲート電圧がその閾値電圧を下回ることでトランジスタ603aがオフになると、トランジスタ605aに流れる電流により、トランジスタ605aのソース電極の電位が持ち上がっていく。トランジスタ605aのソース電極とゲート電極の間には容量素子608aが接続されているため、トランジスタ605aのゲート電極の電位はソース電極の電位と共に上昇し、電源電位VDD1より高くなる。また、トランジスタ607aのソース電極の電位も、電源電位VDD1の高さまで上昇する。トランジスタ603bは、そのソース電極に、トランジスタ607aを介してハイレベルの電源電位VDD1が与えられるため、そのドレイン電極の電位が上昇する。よって、トランジスタ605bと607bはオンとなる。そして、トランジスタ603bのゲート電圧がその閾値電圧を下回ることでトランジスタ603bがオフになると、トランジスタ605bに流れる電流により、トランジスタ605bのソース電極の電位が持ち上がっていく。トランジスタ605bのソース電極とゲート電極の間には容量素子608bが接続されているため、トランジスタ605bのゲート電極の電位はソース電極の電位と共に上昇し、電源電位VDD2より高くなる。また、トランジスタ607bのソース電極の電位も、電源電位VDD2の高さまで上昇する。トランジスタ603cは、そのソース電極に、トランジスタ607bを介してハイレベルの電源電位VDD2が与えられるため、そのドレイン電極の電位が上昇する。よって、トランジスタ605cと607cはオンとなる。そして、トランジスタ603cのゲート電圧がその閾値電圧を下回ることでトランジスタ603cがオフになると、トランジスタ605cに流れる電流により、トランジスタ605cのソース電極の電位が持ち上がっていく。トランジスタ605cのソース電極とゲート電極の間には容量素子608cが接続されているため、トランジスタ605cのゲート電極の電位はソース電極の電位と共に上昇し、電源電位VDD3より高くなる。また、トランジスタ607cのソース電極の電位も、電源電位VDD3の高さまで上昇する。従って、出力信号OUTの電位は、電源電位VDD3となる。電源電位VDD1を低耐圧である第1信号線駆動回路の電源電位と同じ高さにし、電源電位VDD3をバッファに供給する電源電位と同じ高さにし、電源電位VDD2の高さを電源電位VDD1と電源電位VDD3の間に設定すれば、出力信号OUTの振幅が大きくなるようなレベルシフトを実現することができる。上記に示したレベルシフタの構成及び動作は一例であり、本発明の一態様は上記記載に限定されるものではない。次に、図7に、nチャネル型トランジスタを用いたDACの一例を示す。図7に示すDACは、スイッチング素子として機能するトランジスタ501~510と、容量素子511~516とによって構成されるCDACである。なお、本実施の形態では、4ビットのビデオ信号に対応したDACの構成を一例として挙げているが、本発明はこの構成に限定されない。実施者が設定したビデオ信号のビット数に合わせて、DACを作製することができる。トランジスタ501、502は、容量素子511~516に蓄積されている電荷量を初期化するためのスイッチング素子として機能する。また、トランジスタ503~510は、容量素子511~516への電源電位の供給を制御するスイッチング素子として機能する。具体的に、トランジスタ503は、そのゲート電極が端子527に接続され、そのソース電極が容量素子511の一方の電極に接続され、そのドレイン電極が電源電位VLの与えられているノードに接続されている。トランジスタ504は、そのゲート電極が端子526に接続され、そのソース電極が容量素子511の一方の電極に接続され、そのドレイン電極が電源電位VHの与えられているノードに接続されている。トランジスタ505は、そのゲート電極が端子525に接続され、そのソース電極が容量素子512の一方の電極に接続され、そのドレイン電極が電源電位VLの与えられているノードに接続されている。トランジスタ506は、そのゲート電極が端子524に接続され、そのソース電極が容量素子512の一方の電極に接続され、そのドレイン電極が電源電位VHの与えられているノードに接続されている。トランジスタ507は、そのゲート電極が端子523に接続され、そのソース電極が容量素子514の一方の電極に接続され、そのドレイン電極が電源電位VLの与えられているノードに接続されている。トランジスタ508は、そのゲート電極が端子522に接続され、そのソース電極が容量素子514の一方の電極に接続され、そのドレイン電極が電源電位VHの与えられているノードに接続されている。トランジスタ509は、そのゲート電極が端子521に接続され、そのソース電極が容量素子515の一方の電極に接続され、そのドレイン電極が電源電位VLの与えられているノードに接続されている。トランジスタ510は、そのゲート電極が端子520に接続され、そのソース電極が容量素子515の一方の電極に接続され、そのドレイン電極が電源電位VHの与えられているノードに接続されている。また、トランジスタ501は、そのゲート電極が端子Res2に接続され、そのソース電極が電源電位VLの与えられているノードに接続され、そのドレイン電極が容量素子511の他方の電極、容量素子512の他方の電極、及び容量素子513の一方の電極に接続されている。トランジスタ502は、そのゲート電極が端子Res1に接続され、そのソース電極が電源電位VBの与えられているノードに接続されており、そのドレイン電極が容量素子513の他方の電極、容量素子514の他方の電極、容量素子515の他方の電極、及び容量素子516の一方の電極に接続されている。容量素子516の他方の電極には電源電位VGが与えられている。そして、トランジスタ502のドレイン電極の電位が、出力信号として出力される。次いで、図7に示したDACの動作について説明する。まず、初期化を行う。初期化では、端子Res1、端子Res2、端子521、端子523、端子525、端子527にハイレベルの電位が与えられ、トランジスタ501、502、503、505、507、509がオンになる。また、端子520、端子522、端子524、端子526にローレベルの電位が与えられ、トランジスタ504、506、508、510がオフになる。よって、容量素子511、512の一対の電極には共に電源電位VLが与えられ、容量素子513、514、515の電極間には電源電位VLと電源電位VBの電位差が与えられ、容量素子516の電極間には電源電位VBと電源電位VGの電位差が与えられる。次いで、デジタルアナログ変換の動作を行う。まず、端子Res1、端子Res2にローレベルの電位が与えられ、トランジスタ501、502がオフになる。そして、端子520~527には、ビデオ信号の各ビットの電位が与えられる。具体的に、端子520には1ビット目の電位が与えられ、端子521には当該電位と逆の位相の電位が与えられる。端子522には2ビット目の電位が与えられ、端子523には当該電位と逆の位相の電位が与えられる。端子524には3ビット目の電位が与えられ、端子525には当該電位と逆の位相の電位が与えられる。端子526には4ビット目の電位が与えられ、端子527には当該電位と逆の位相の電位が与えられる。よって、トランジスタ503~510のスイッチングが、各ビットのビデオ信号の電位に従って制御される。そして、トランジスタ503~510のうち、オンになったトランジスタを介して、容量素子511、512、514、515の一方の電極に電源電位VLまたは電源電位VHが与えられる。上記構成により、ビデオ信号の各ビットが有する電位に従って、容量素子511~516において電荷の充放電が行われ、その後、定常状態となる。そして、トランジスタ502のドレイン電極の電位は、容量素子511~516が有する電荷量と容量値によって定まり、当該電位が出力信号の電位としてDACから出力される。上記に示したDACの構成及び動作は一例であり、本発明の一態様は上記記載に限定されるものではない。次いで、図8に、nチャネル型トランジスタを用いたバッファの一例を示す。図8に示すバッファは、トランジスタ530とトランジスタ531を有するソースフォロワ回路である。具体的に、トランジスタ530は、そのゲート電極が端子532に接続され、そのソース電極が端子533に接続され、そのドレイン電極がハイレベルの電源電位が与えられているノード536に接続されている。トランジスタ531は、そのゲート電極が端子534に接続され、そのソース電極がローレベルの電源電位が与えられているノード535に接続され、そのドレイン電極が端子533に接続されている。DACの出力信号は、端子532に与えられる。また、端子533は、画素部まで延伸されている信号線に接続されている。トランジスタ531は、端子534に与える電位により、一定値のドレイン電流が得られるようにその動作が制御されており、定電流源として機能する。なお、上記ドレイン電流は必ずしも常時流れる必要はなく、信号線の電位に変化が無いときは止めても良い。上記に示したバッファの構成及び動作は一例であり、本発明の一態様は上記記載に限定されるものではない。本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。実施の形態3本実施の形態では、本発明の半導体表示装置の一つである液晶表示装置を例に挙げ、画素部の具体的な構成について説明する。図9に、複数の画素300が設けられた画素部301の構成を、一例として示す。図9において、各画素300は、信号線S1~Sxの少なくとも1つと、走査線G1~Gyの少なくとも1つとを有している。また、画素300は、スイッチング素子として機能するトランジスタ305と、液晶素子306と、容量素子307とを有する。液晶素子306は、画素電極と、対向電極と、画素電極と対向電極間の電圧が印加される液晶とを有している。トランジスタ305は、液晶素子306の画素電極に、信号線の電位、すなわちビデオ信号の電位を与えるか否かを制御する。液晶素子306の対向電極には、所定の電位が与えられている。また、容量素子307は一対の電極を有しており、一方の電極第1電極は液晶素子306の画素電極に接続されており、他方の電極第2電極には所定の電位が与えられている。なお、図9では、画素300において、一のトランジスタ305をスイッチング素子として用いている場合について示しているが、本発明はこの構成に限定されない。スイッチング素子として複数のトランジスタを用いても良い。次に、図9に示す画素部301の動作について説明する。まず、走査線G1~Gyが順に選択されると、選択された走査線を有する画素300において、トランジスタ305がオンになる。そして信号線S1~Sxにビデオ信号の電位が与えられると、オンのトランジスタ305を介して、ビデオ信号の電位が液晶素子306の画素電極に与えられる。液晶素子306では、画素電極と対向電極の間に与えられる電圧の値に従って、液晶分子の配向が変化し、透過率が変化する。よって、液晶素子306は、ビデオ信号の電位によってその透過率が制御されることで、階調を表示することができる。次に、走査線の選択が終了すると、該走査線を有する画素300において、トランジスタ305がオフになる。そして、液晶素子306は、画素電極と対向電極の間に与えられた電圧を保持することで、階調の表示を維持する。なお、液晶表示装置では、焼き付きと呼ばれる液晶の劣化を防ぐために、液晶素子306に印加する電圧の極性を所定のタイミングに従って反転させる、所謂、交流駆動が行われる。具体的に、交流駆動は、各画素300に入力するビデオ信号の電位の極性を、対向電極の電位を基準として反転させることによって行うことができる。そして、交流駆動を行うと、信号線に与えられる電位の変化が大きくなるため、スイッチング素子として機能するトランジスタ305のソース電極とドレイン電極の電位差が大きくなる。よって、トランジスタ305は、閾値電圧がシフトするなどの特性劣化が生じやすい。また、液晶素子306に保持されている電圧を維持するために、ソース電極とドレイン電極の電位差が大きくても、オフ電流が低いことが要求される。なお、特に断りがない限り、本明細書でオフ電流とは、nチャネル型トランジスタにおいては、ドレイン電極をソース電極とゲート電極よりも高い電位とした状態において、ソース電極の電位を基準としたときのゲート電極の電位が0以下であるときに、ソース電極とドレイン電極の間に流れる電流のことを意味する。或いは、本明細書でオフ電流とは、pチャネル型トランジスタにおいては、ドレイン電極をソース電極とゲート電極よりも低い電位とした状態において、ソース電極の電位を基準としたときのゲート電極の電位が0以上であるときに、ソース電極とドレイン電極の間に流れる電流のことを意味する。本発明の一態様では、トランジスタ305に、シリコンまたはゲルマニウムよりもバンドギャップが大きく、真性キャリア密度が低い酸化物半導体などの半導体を用いているので、トランジスタ305の耐圧性を高めることができる。また、電子供与体ドナーとなる水分または水素などの不純物が低減されて高純度化された酸化物半導体purifiedOSは、i型真性半導体又はi型に限りなく近い。そのため、上記酸化物半導体をトランジスタ305に用いることで、トランジスタ305のオフ電流を著しく低くすることができる。具体的に、高純度化された酸化物半導体は、二次イオン質量分析法SIMS:SecondaryIonMassSpectrometryによる水素濃度の測定値が、5×1019/cm3以下、好ましくは5×1018/cm3以下、より好ましくは5×1017/cm3以下、さらに好ましくは1×1016/cm3未満とする。また、ホール効果測定により測定できる酸化物半導体膜のキャリア密度は、1×1014/cm3未満、好ましくは1×1012/cm3未満、さらに好ましくは1×1011/cm3未満とする。また、酸化物半導体のバンドギャップは、2eV以上、好ましくは2.5eV以上、より好ましくは3eV以上である。水分または水素などの不純物濃度が十分に低減されて高純度化された酸化物半導体膜を用いることにより、トランジスタのオフ電流を下げることができる。ここで、酸化物半導体膜中の、水素濃度の分析について触れておく。酸化物半導体膜中及び導電膜中の水素濃度測定は、SIMSで行う。SIMSは、その原理上、試料表面近傍や、材質が異なる膜との積層界面近傍のデータを正確に得ることが困難であることが知られている。そこで、膜中における水素濃度の厚さ方向の分布をSIMSで分析する場合、対象となる膜が存在する範囲において、値に極端な変動が無く、ほぼ一定の値が得られる領域における平均値を、水素濃度として採用する。また、測定の対象となる膜の厚さが小さい場合、隣接する膜内の水素濃度の影響を受けて、ほぼ一定の値が得られる領域を見いだせない場合がある。この場合、当該膜が存在する領域における、水素濃度の極大値または極小値を、当該膜中の水素濃度として採用する。さらに、当該膜の存在する領域において、極大値を有する山型のピーク、極小値を有する谷型のピークが存在しない場合、変曲点の値を水素濃度として採用する。具体的に、高純度化された酸化物半導体膜を活性層として用いたトランジスタのオフ電流が低いことは、いろいろな実験により証明できる。例えば、チャネル幅が1×106μmでチャネル長が10μmの素子であっても、ソース電極とドレイン電極間の電圧ドレイン電圧が1Vから10Vの範囲において、オフ電流ゲート電極とソース電極間の電圧を0V以下としたときのドレイン電流が、半導体パラメータアナライザの測定限界以下、すなわち1×10-13A以下という特性を得ることができる。この場合、オフ電流をトランジスタのチャネル幅で除した数値に相当するオフ電流密度は、100zA/μm以下であることが分かる。また、容量素子とトランジスタゲート絶縁膜の厚さは100nmとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いた実験において、当該トランジスタとして高純度化された酸化物半導体膜をチャネル形成領域に用いた場合、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流密度を測定したところ、トランジスタのソース電極とドレイン電極間の電圧が3Vの場合に、10zA/μm乃至100zA/μmという、さらに低いオフ電流密度が得られることが分かった。したがって、高純度化された酸化物半導体膜を活性層として用いたトランジスタのオフ電流密度を、ソース電極とドレイン電極間の電圧によっては、10zA/μm以下、好ましくは1zA/μm以下、更に好ましくは1yA/μm以下にすることができる。従って、高純度化された酸化物半導体膜を活性層として用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく低い。また、高純度化された酸化物半導体を用いたトランジスタは、オフ電流の温度依存性がほとんど現れない。これは、酸化物半導体中で電子供与体ドナーとなる不純物を除去して、酸化物半導体が高純度化することによって、導電型が限りなく真性型に近づき、フェルミ準位が禁制帯の中央に位置するためと言える。また、これは、酸化物半導体のエネルギーギャップが3eV以上であり、熱励起キャリアが極めて少ないことにも起因する。また、ソース電極及びドレイン電極が縮退した状態にあることも、温度依存性が現れない要因となっている。トランジスタの動作は、縮退したソース電極から酸化物半導体に注入されたキャリアによるものがほとんどであり、キャリア密度には温度依存性がないことから、オフ電流の温度依存性がみられないことを説明することができる。トランジスタ305の耐圧性を高めることで、液晶表示装置の信頼性を高めることができる。また、トランジスタ305のオフ電流を低減することで、液晶表示装置において、透過率の変化が視認されるのを防ぐことができる。本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。実施の形態4本実施の形態では、図2とは異なる構成を有する半導体表示装置100の一例を示す。図10に、本発明の半導体表示装置100の構成の一例を示す。図10に示す半導体表示装置100は、図2の場合と同様に、第1信号線駆動回路103が、シフトレジスタ130、第1記憶回路131、第2記憶回路132を有している。また、図10に示す半導体表示装置100は、図2の場合とは異なり、第2信号線駆動回路104がDAC134、アナログバッファ135を有しておらず、レベルシフタ133、デジタルバッファ152を有している。次いで、図10に示す半導体表示装置100の動作について説明する。第1信号線駆動回路103の動作については、図2の場合と同様であるので、実施の形態1の記載を参照することができる。ただし、図10の場合、第2記憶回路132に書き込まれ、保持されているビデオ信号は、第1信号線駆動回路103から出力され、第2信号線駆動回路104のレベルシフタ133に送られる。レベルシフタ133は、入力されたビデオ信号の電圧の振幅を大きくし、出力する。レベルシフタ133から出力されたビデオ信号は、デジタルバッファ152から、信号線を介して画素部101に送られる。走査線駆動回路102では、画素部101が有する画素をラインごとに選択する。第2信号線駆動回路104から信号線を介して画素部101に送られたビデオ信号は、走査線駆動回路102において選択されたラインの画素に入力される。なお、シフトレジスタ130の代わりに、パルスが順次シフトする信号を出力することができる別の回路を用いても良い。図10に示す半導体表示装置100では、画素部101に入力されるビデオ信号がアナログではなくデジタルである。そのため、画素部101における階調の表示は、例えば面積階調法または時間階調法を用いて行うことができる。面積階調法は、1画素を複数の副画素に分割し、各副画素をビデオ信号の各ビットに基づいて駆動させることによって、階調表示を行う駆動法である。また時間階調法は、画素が明と暗を表示する期間の比率を制御することによって、階調表示を行う駆動法である。図10に示す半導体表示装置100では、第1信号線駆動回路103が有するシフトレジスタ130、第1記憶回路131、第2記憶回路132が、低耐圧を有していれば十分である。むしろ、シフトレジスタ130、第1記憶回路131、第2記憶回路132は、画素部101の表示画像の質の高さを確保するために、耐圧性の高さよりも高速動作の方が重要である。一方、第2信号線駆動回路104が有するレベルシフタ133、デジタルバッファ152は、中耐圧を有している。図11に、本発明の半導体表示装置100の構成の別の一例を示す。図11に示す半導体表示装置100は、図2の場合とは異なり、第1信号線駆動回路103が第1記憶回路131と第2記憶回路132を有しておらず、シフトレジスタ130を有している。また、図11に示す半導体表示装置100は、図2の場合とは異なり、第2信号線駆動回路104がDAC134を有しておらず、代わりにサンプリング回路150、アナログ記憶回路151を有している。次いで、図11に示す半導体表示装置100の動作について説明する。第1信号線駆動回路103では、シフトレジスタ130に、クロック信号、スタートパルス信号が入力される。シフトレジスタ130は、これらクロック信号及びスタートパルス信号に従って、パルスが順次シフトするタイミング信号を生成し、出力する。タイミング信号のパルスの出現する順序は、走査方向切り替え信号に従って切り替えることもできる。そして、第1信号線駆動回路103から出力されたタイミング信号は、第2信号線駆動回路104のレベルシフタ133においてその電圧の振幅が大きくなった後、サンプリング回路150に送られる。サンプリング回路150では、入力されたタイミング信号に従って、アナログのビデオ信号をサンプリングする。すなわち、シリアルで第2信号線駆動回路104に入力されたビデオ信号が、サンプリング回路150によってパラレルで書き込まれることになる。サンプリング回路150によって書き込まれたビデオ信号は、保持される。そして、1ライン期間分のビデオ信号が全てサンプリングされると、サンプリングされたビデオ信号はラッチ信号に従って一斉にアナログ記憶回路151に出力され、保持される。アナログ記憶回路151に保持されるビデオ信号は、アナログバッファ135から信号線を介して画素部101に入力される。なお、本実施の形態では、サンプリング回路150において1ライン期間分のビデオ信号を全てサンプリングした後に、一斉に下段のアナログ記憶回路151にサンプリングされたビデオ信号を入力する場合を例に挙げているが、本発明はこの構成に限定されない。サンプリング回路150において各画素に対応するビデオ信号をサンプリングしたら、1ライン期間を待たずに、その都度信号線にサンプリングされたビデオ信号を入力しても良い。また、ビデオ信号のサンプリングは対応する画素毎に順に行っても良いし、1ライン内の画素をいくつかのグループに分け、各グループに対応する画素ごとに並行して行う、所謂、分割駆動であっても良い。そして、アナログ記憶回路151から画素部101にビデオ信号が入力されるのと並行して、サンプリング回路150は次のライン期間に対応するビデオ信号を再びサンプリングすることができる。走査線駆動回路102では、画素部101が有する画素をラインごとに選択する。第2信号線駆動回路104から信号線を介して画素部101に送られたビデオ信号は、走査線駆動回路102において選択されたラインの画素に入力される。なお、シフトレジスタ130の代わりに、パルスが順次シフトする信号を出力することができる別の回路を用いても良い。図11に示す半導体表示装置100では、画素部101に入力されるビデオ信号がアナログである。そのため、画素部101における階調の表示は、図2の場合と同様に行うことができる。図11に示す半導体表示装置100では、第1信号線駆動回路103が有するシフトレジスタ130が低耐圧を有していれば十分である。むしろ、シフトレジスタ130は、画素部101の表示画像の質の高さを確保するために、耐圧性の高さよりも高速動作の方が重要である。一方、第2信号線駆動回路104が有するレベルシフタ133、サンプリング回路150、アナログ記憶回路151、アナログバッファ135は、中耐圧を有している。本発明の一態様では、耐圧性の高さがさほど要求されない第1信号線駆動回路103においては、耐圧性の高さが要求される第2信号線駆動回路104と異なる半導体、異なるプロセスを採用することができる。よって、耐圧性の高さがさほど要求されない第1信号線駆動回路103においては、第2信号線駆動回路104よりも絶縁膜の膜厚を小さくすることが可能であるため、高速動作ができ、微細化が実現された第1半導体素子を作製することができる。また、耐圧性の高さが要求される第2信号線駆動回路104においては、第1信号線駆動回路103よりも絶縁膜の膜厚を大きくし、耐圧性の高い第2半導体素子を作製することができる。すなわち、本発明の一態様では、それぞれの回路に要求される特性に合わせて、最適な構造の半導体素子を、プロセスの複雑化を伴うことなく作り分けることができる。よって、本発明の一態様では、プロセスを複雑化することなく、高速動作を確保し、なおかつ高い耐圧性も確保することができる駆動回路を用いた半導体表示装置を提供することができる。或いは、本発明の一態様では、プロセスを複雑化することなく、消費電力を抑え、なおかつ高い耐圧性も確保することができる駆動回路を用いた半導体表示装置を提供することができる。或いは、本発明の一態様では、プロセスを複雑化することなく、駆動回路の専有面積を縮小化し、なおかつ高い耐圧性も確保することができる駆動回路を用いた半導体表示装置を提供することができる。本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。実施の形態5本実施の形態では、図1Cとは異なる、第2半導体素子の構成について説明する。図12Aに、第2半導体素子であるトランジスタ401と容量素子402とが、第2基板400上に形成されている例を示す。トランジスタ401は、絶縁表面を有する第2基板400上に、ゲート電極403と、ゲート電極403上の絶縁膜404と、絶縁膜404を間に挟んでゲート電極403と重なる、活性層として機能する酸化物半導体膜405と、酸化物半導体膜405上のチャネル保護膜406と、酸化物半導体膜405上のソース電極407及びドレイン電極408とを有している。酸化物半導体膜405、チャネル保護膜406、ソース電極407及びドレイン電極408上には、絶縁膜409が形成されており、トランジスタ401は絶縁膜409を構成要素に含んでいても良い。また、容量素子402は、電極410と、電極410上の絶縁膜404と、絶縁膜404上の電極411とを有している。チャネル保護膜406は、プラズマCVD法や熱CVD法などの気相成長法やスパッタリング法を用いて形成することができる。また、チャネル保護膜406には、酸素を含む無機材料酸化珪素、酸化窒化珪素、窒化酸化珪素などを用いることが望ましい。酸素を含む無機材料をチャネル保護膜406に用いることで、酸化物半導体膜405中の水分または水素を低減させるための加熱処理により酸素欠損が発生していたとしても、酸化物半導体膜405の少なくともチャネル保護膜406と接する領域に酸素を供給し、ドナーとなる酸素欠損を低減して化学量論的組成比を満たす構成とすることが可能である。よって、チャネル形成領域を、i型化または実質的にi型化させることができ、酸素欠損によるトランジスタ401の電気特性のばらつきを軽減し、電気特性の向上を実現することができる。なお、チャネル形成領域とは、半導体膜のうち、ゲート絶縁膜を間に挟んでゲート電極と重なる領域に相当する。トランジスタ401は、絶縁膜409上に、バックゲート電極をさらに有していても良い。バックゲート電極は、酸化物半導体膜405のチャネル形成領域と重なるように形成する。バックゲート電極は、電気的に絶縁しているフローティングの状態であっても良いし、電位が与えられる状態であっても良い。後者の場合、バックゲート電極には、ゲート電極403と同じ高さの電位が与えられていても良いし、グラウンドなどの固定電位が与えられていても良い。バックゲート電極に与える電位の高さを制御することで、トランジスタ401の閾値電圧を制御することができる。また、図12Bに、図12Aとは異なる構成を有する、第2半導体素子であるトランジスタ421と容量素子422とが、第2基板400上に形成されている例を示す。トランジスタ421は、絶縁表面を有する第2基板400上に、ゲート電極423と、ゲート電極423上の絶縁膜424と、絶縁膜424上のソース電極427及びドレイン電極428と、絶縁膜424を間に挟んでゲート電極423と重なり、なおかつソース電極427及びドレイン電極428と接している、活性層として機能する酸化物半導体膜425とを有している。酸化物半導体膜425、ソース電極427及びドレイン電極428上には、絶縁膜429が形成されており、トランジスタ421は絶縁膜429を構成要素に含んでいても良い。また、容量素子422は、電極430と、電極430上の絶縁膜424と、絶縁膜424上の電極431とを有している。トランジスタ421は、絶縁膜429上に、バックゲート電極をさらに有していても良い。バックゲート電極は、酸化物半導体膜425のチャネル形成領域と重なるように形成する。バックゲート電極は、電気的に絶縁しているフローティングの状態であっても良いし、電位が与えられる状態であっても良い。後者の場合、バックゲート電極には、ゲート電極423と同じ高さの電位が与えられていても良いし、グラウンドなどの固定電位が与えられていても良い。バックゲート電極に与える電位の高さを制御することで、トランジスタ421の閾値電圧を制御することができる。また、図12Cに、図12A、図12Bとは異なる構成を有する、第2半導体素子であるトランジスタ441と容量素子442とが、第2基板400上に形成されている例を示す。トランジスタ441は、絶縁表面を有する第2基板400上に、ソース電極447及びドレイン電極448と、ソース電極447及びドレイン電極448上の、活性層として機能する酸化物半導体膜445と、酸化物半導体膜445上の絶縁膜444と、絶縁膜444を間に挟んで酸化物半導体膜445と重なっているゲート電極443とを有している。ゲート電極443上には絶縁膜449が形成されており、トランジスタ441は絶縁膜449を構成要素に含んでいても良い。また、容量素子442は、電極450と、電極450上の絶縁膜444と、絶縁膜444上の電極451とを有している。なお、スパッタ等で成膜された酸化物半導体膜中には、不純物である水分または水素が多量に含まれていることが判明している。水分または水素はドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。そこで、酸化物半導体膜中の水分または水素などの不純物を低減して高純度化するために、酸化物半導体膜に対して、窒素、酸素、超乾燥空気、または希ガスアルゴン、ヘリウムなどの雰囲気下で加熱処理を行う。上記ガスは、水の含有量が20ppm以下、好ましくは1ppm以下、好ましくは10ppb以下であることが望ましい。上記加熱処理は、500°C以上850°C以下若しくはガラス基板の歪点以下、好ましくは550°C以上750°C以下の温度範囲で行うのが望ましい。なお、この加熱処理は、用いる基板の耐熱温度を超えないものとする。水分または水素の加熱処理による脱離の効果については、TDSThermalDesorptionSpectroscopy;昇温脱離ガス分析法により確認済みである。本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。実施の形態6本実施の形態では、第1基板を第2基板に直接実装する場合の、端子間の接続の仕方について説明する。図13Aに、ワイヤボンディング法を用いた場合の、第1基板900と第2基板901の接続部分の断面図を示す。第1基板900は第2基板901上に、接着剤903により貼り付けられている。第1基板900には、第1半導体素子906が設けられている。そして、第1半導体素子906は、第1基板900において表面に露出するように形成された、端子として機能するパッド907と電気的に接続されている。そして、図13Aに示す第2基板901上には端子904が形成されており、ワイヤ905によってパッド907と端子904とが、接続されている。次に、図13Bに、フリップチップ法を用いた場合の、第1基板と第2基板の接続部分の断面図を示す。図13Bでは、第1基板910において表面に露出するよう形成されたパッド912に、ソルダーボール913が接続されている。よって、第1基板910に形成された第1半導体素子914は、パッド912を介してソルダーボール913と電気的に接続されている。そして、ソルダーボール913は、第2基板911上に形成された端子916と接続されている。なお、ソルダーボール913と、端子916との接続は、熱圧着や、超音波による振動を加えた熱圧着等様々な方法を用いることができる。なお、第1基板910と第2基板911との間にアンダーフィルを設け、圧着後のソルダーボール間の隙間を埋めるようにし、接続部分の機械的強度や、第2基板911において発生した熱の拡散などの効率を高めるようにしても良い。アンダーフィルは必ずしも用いる必要はないが、第1基板910と第2基板911の熱膨張係数のミスマッチから生ずる応力により、接続不良が起こるのを防ぐことができる。超音波を加えて圧着する場合、単に熱圧着する場合に比べて接続不良を抑えることができる。特に、接続箇所が300程度よりも多い場合に有効である。フリップチップ法の場合、接続するべきパッドの数が増加しても、ワイヤボンディング法に比べて、比較的パッド間のピッチを広く確保することができるので、端子数の多い場合の接続に向いている。なおソルダーボールの形成に、金属のナノ粒子が分散された分散液を吐出する液滴吐出法を用いても良い。次に、図13Cに、異方性の導電性樹脂を用いた場合の、第1基板と第2基板の接続部分の断面図を示す。図13Cでは、第1基板920において表面に露出するよう形成されたパッド922が、第1基板920に形成された第1半導体素子924と電気的に接続されている。そして、パッド922は、第2基板921上に形成された端子926と、異方性の導電性樹脂927を介して接続されている。なお、接続方法は図13に示した方法に限定されない。ワイヤボンディング法とフリップチップ法を組み合わせて、接続を行うようにしても良い。本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。実施の形態7本実施の形態では、第1基板の実装方法について説明する。図14A、図14Bに、チップ状の第1基板が第2基板に実装された半導体表示装置の斜視図を示す。図14Aに示す半導体表示装置は、第2基板6001と対向基板6006の間に、画素部6002と、走査線駆動回路6003と、第2信号線駆動回路6007とが形成されている。そして、第1信号線駆動回路が形成されている第1基板6004が、第2基板6001に直接実装されている。具体的には、第1基板6004に形成された第1信号線駆動回路が、第2基板6001に貼り合わされ、第2信号線駆動回路6007と電気的に接続されている。また、画素部6002、走査線駆動回路6003、第2信号線駆動回路6007、第1基板6004に形成された第1信号線駆動回路には、それぞれ電源電位、各種信号等が、FPC6005を介して供給される。図14Bに示す半導体表示装置は、第2基板6101と対向基板6106の間に、画素部6102と、走査線駆動回路6103と、第2信号線駆動回路6107とが形成されている。そして、第1信号線駆動回路が形成された第1基板6104が、第2基板6101に接続されたFPC6105に、更に実装されている。画素部6102、走査線駆動回路6103、第2信号線駆動回路6107、第1基板6104に形成された第1信号線駆動回路に、それぞれ電源電位、各種信号等が、FPC6105を介して供給される。第1基板の実装方法は、特に限定されるものではなく、公知のCOG方法やワイヤボンディング方法、或いはTAB方法などを用いることができる。またICチップを実装する位置は、電気的な接続が可能であるならば、図14に示した位置に限定されない。また、コントローラ、CPU、メモリ等をICチップで形成し、第2基板に実装するようにしても良い。本実施の形態は、上記実施の形態と組み合わせて実施することが可能である。実施の形態8本発明の一態様に係る液晶表示装置は、画素部にオフ電流が低く、なおかつ信頼性の高いトランジスタを用いた場合、高い視認性、高い信頼性を得ることができる。本実施の形態では、本発明の一態様に係る液晶表示装置の構成について説明する。図15に、本発明の一態様に係る液晶表示装置の、画素の断面図を一例として示す。図15に示すトランジスタ1401は、絶縁表面上に形成されたゲート電極1402と、ゲート電極1402上のゲート絶縁膜1403と、ゲート絶縁膜1403上においてゲート電極1402と重なっている酸化物半導体膜1404と、酸化物半導体膜1404上に形成され、ソース電極またはドレイン電極として機能する導電膜1405及び導電膜1406とを有する。さらに、トランジスタ1401は、酸化物半導体膜1404上に形成された絶縁膜1407を、その構成要素に含めても良い。絶縁膜1407は、ゲート電極1402と、ゲート絶縁膜1403と、酸化物半導体膜1404と、導電膜1405及び導電膜1406とを覆うように形成されている。絶縁膜1407上には絶縁膜1408が形成されている。絶縁膜1407、絶縁膜1408の一部には開口部が設けられており、該開口部において導電膜1406と接するように、画素電極1410が形成されている。また、絶縁膜1408上には、液晶素子のセルギャップを制御するためのスペーサ1417が形成されている。スペーサ1417は絶縁膜を所望の形状にエッチングすることで形成することが可能であるが、フィラーを絶縁膜1408上に分散させることでセルギャップを制御するようにしても良い。そして、画素電極1410上には、配向膜1411が形成されている。また、画素電極1410と対峙する位置には、対向電極1413が設けられており、対向電極1413の画素電極1410に近い側には配向膜1414が形成されている。配向膜1411、配向膜1414は、ポリイミド、ポリビニルアルコールなどの有機樹脂を用いて形成することができ、その表面には、ラビングなどの、液晶分子を一定方向に配列させるための配向処理が施されている。ラビングは、配向膜に圧力をかけながら、ナイロンなどの布を巻いたローラーを回転させて、上記配向膜の表面を一定方向に擦ることで、行うことが出来る。なお、酸化珪素などの無機材料を用い、配向処理を施すことなく、蒸着法で配向特性を有する配向膜1411、配向膜1414を直接形成することも可能である。そして、画素電極1410と、対向電極1413の間においてシール材1416に囲まれた領域には、液晶1415が設けられている。液晶1415の注入は、ディスペンサ式滴下式を用いても良いし、ディップ式汲み上げ式を用いていても良い。なお、シール材1416にはフィラーが混入されていても良い。また、画素電極1410と、対向電極1413と、液晶1415とで形成される液晶素子は、特定の波長領域の光を通すことができるカラーフィルタと重なっていても良い。カラーフィルタは、対向電極1413が形成されている基板対向基板1420上に形成すれば良い。カラーフィルタは、顔料を分散させたアクリル系樹脂などの有機樹脂を基板1420上に塗布した後、フォトリソグラフィを用いて選択的に形成することができる。また、顔料を分散させたポリイミド系樹脂を基板1420上に塗布した後、エッチングを用いて選択的に形成することもできる。或いは、インクジェットなどの液滴吐出法を用いることで、選択的にカラーフィルタを形成することもできる。また、画素間における液晶1415の配向の乱れに起因するディスクリネーションが視認されるのを防ぐために、画素間に、光を遮蔽することが出来る遮蔽膜を形成しても良い。遮蔽膜には、カーボンブラック、低次酸化チタンなどの黒色顔料を含む有機樹脂を用いることができる。または、クロムを用いた膜で、遮蔽膜を形成することも可能である。画素電極1410と対向電極1413には、例えば、酸化珪素を含む酸化インジウムスズITSO、酸化インジウムスズITO、酸化亜鉛ZnO、酸化インジウム亜鉛IZO、ガリウムを添加した酸化亜鉛GZOなどの透明導電材料を用いることができる。なお、本実施の形態では、画素電極1410及び対向電極1413に光を透過する導電膜を用い、透過型の液晶素子を作製する例を示すが、本発明はこの構成に限定されない。本発明の一態様に係る液晶表示装置は、半透過型または反射型であっても良い。なお、本実施の形態では、液晶表示装置として、TNTwistedNematic型を示したが、VAVerticalAlignment型、OCBOpticallyCompensatedBirefringence型、IPSIn-PlaneSwitching型、MVAMulti-domainVerticalAlignment型等の、その他の液晶表示装置であっても良い。また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために5重量以上のカイラル剤を混合させた液晶組成物を液晶1415に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が10μsec.以上100μsec.以下と短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。次いで、本発明の一態様に係る液晶表示装置の、パネルの外観について、図16を用いて説明する。図16Aは、第2基板4001と対向基板4006とをシール材4005によって接着させたパネルの上面図であり、図16Bは、図16Aの破線A-A’における断面図に相当する。第2基板4001上に設けられた画素部4002と、走査線駆動回路4004と、第2信号線駆動回路4020とを囲むように、シール材4005が設けられている。また、画素部4002、走査線駆動回路4004、第2信号線駆動回路4020の上に対向基板4006が設けられている。よって、画素部4002と、走査線駆動回路4004と、第2信号線駆動回路4020とは、第2基板4001とシール材4005と対向基板4006とによって、液晶4007と共に封止されている。また、第2基板4001上のシール材4005によって囲まれている領域とは異なる領域に、第1信号線駆動回路4003が形成された第1基板4021が、実装されている。図16Bでは、第1信号線駆動回路4003に含まれる、第1半導体素子に相当するトランジスタ4009を例示する。また、第2基板4001上に設けられた画素部4002、走査線駆動回路4004、第2信号線駆動回路4020は、トランジスタを複数有している。図16Bでは、画素部4002に含まれるトランジスタ4010と、第2信号線駆動回路4020に含まれるトランジスタ4022とを例示している。トランジスタ4010、トランジスタ4022は、酸化物半導体を用いた第2半導体素子に相当する。また、液晶素子4011が有する画素電極4030は、トランジスタ4010と電気的に接続されている。そして、液晶素子4011の対向電極4031は、対向基板4006に形成されている。画素電極4030と対向電極4031と液晶4007とが重なっている部分が、液晶素子4011に相当する。また、スペーサ4035が、画素電極4030と対向電極4031との間の距離セルギャップを制御するために設けられている。なお、図16Bでは、スペーサ4035が、絶縁膜をパターニングすることで形成されている場合を例示しているが、球状スペーサを用いていても良い。また、第1信号線駆動回路4003、第2信号線駆動回路4020、走査線駆動回路4004、画素部4002に与えられる各種信号及び電位は、引き回し配線4014及び4015を介して、接続端子4016から供給されている。接続端子4016は、FPC4018が有する端子と、異方性導電膜4019を介して電気的に接続されている。なお、第2基板4001、対向基板4006、第1基板4021には、ガラス、セラミックス、プラスチックを用いることができる。プラスチックには、FRPFiberglass-ReinforcedPlastics板、PVFポリビニルフルオライドフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムなどが含まれる。また、アルミニウムホイルをPVFフィルムで挟んだ構造のシートを用いることもできる。但し、液晶素子4011からの光の取り出し方向に位置する基板には、ガラス板、プラスチック、ポリエステルフィルムまたはアクリルフィルムのような透光性を有する材料を用いる。図17は、本発明の一態様に係る液晶表示装置の構造を示す、斜視図の一例である。図17に示す液晶表示装置は、第2基板と対向基板の間に液晶素子が形成されたパネル1601と、第1の拡散板1602と、プリズムシート1603と、第2の拡散板1604と、導光板1605と、反射板1606と、光源1607と、回路基板1608と、第1基板1611とを有している。パネル1601と、第1の拡散板1602と、プリズムシート1603と、第2の拡散板1604と、導光板1605と、反射板1606とは、順に積層されている。光源1607は、導光板1605の端部に設けられており、導光板1605内部に拡散された光源1607からの光は、第1の拡散板1602、プリズムシート1603及び第2の拡散板1604によって、均一にパネル1601に照射される。なお、本実施の形態では、第1の拡散板1602と第2の拡散板1604とを用いているが、拡散板の数はこれに限定されず、単数であっても3以上であっても良い。そして、拡散板は導光板1605とパネル1601の間に設けられていれば良い。よって、プリズムシート1603よりもパネル1601に近い側にのみ拡散板が設けられていても良いし、プリズムシート1603よりも導光板1605に近い側にのみ拡散板が設けられていても良い。またプリズムシート1603は、断面が図17に示した鋸歯状の形状に限定されず、導光板1605からの光をパネル1601側に集光できる形状を有していれば良い。回路基板1608には、パネル1601に入力される各種信号を生成する回路、またはこれら信号に処理を施す回路などが設けられている。そして、図17では、回路基板1608とパネル1601とが、COFテープ1609を介して接続されている。また、第1基板1611が、COFChipOnFilm法を用いてCOFテープ1609に接続されている。図17では、光源1607の駆動を制御する制御系の回路が回路基板1608に設けられており、該制御系の回路と光源1607とがFPC1610を介して接続されている例を示している。ただし、上記制御系の回路はパネル1601に形成されていても良く、この場合はパネル1601と光源1607とがFPCなどにより接続されるようにする。なお、図17は、パネル1601の端に光源1607を配置するエッジライト型の光源を例示しているが、本発明の液晶表示装置は光源1607がパネル1601の直下に配置される直下型であっても良い。本実施の形態は、上記実施の形態と適宜組み合わせて実施することができる。実施の形態9本実施の形態では、本発明の半導体表示装置の一つである発光装置を例に挙げ、画素部の具体的な構成について説明する。図19は、有機発光素子OLEDに代表される発光素子を各画素に備えた発光装置の、画素部の回路図である。図19に示す画素部は、複数の信号線S1~Sx、複数の電源線V1~Vx、複数の走査線G1~Gyを有している。複数の各画素310は、信号線S1~Sxの一つと、電源線V1~Vxの一つと、走査線G1~Gyの一つとを、少なくとも有している。各画素310は、発光素子313と、画素310へのビデオ信号の入力を制御するスイッチング用トランジスタ311と、発光素子313に供給する電流値を制御する駆動用トランジスタ312とを有している。スイッチング用トランジスタ311のゲート電極は、走査線G1~走査線Gyの1つと接続されており、スイッチング用トランジスタ311のソース電極とドレイン電極は、一方が信号線S1~信号線Sxの1つに接続され、他方が駆動用トランジスタ312のゲート電極に接続されている。駆動用トランジスタ312のソース電極とドレイン電極は、一方が電源線V1~電源線Vxの1つに接続され、他方が発光素子313の画素電極に接続されている。また、画素310は保持容量314を有しており、該保持容量314は、一方の電極が電源線V1~電源線Vxの1つに接続され、他方の電極が駆動用トランジスタ312のゲート電極に接続されている。発光素子313は陽極と陰極と、陽極と陰極との間に設けられた電界発光層とを有している。陽極と陰極は、いずれか一方を画素電極、他方を対向電極として用いる。陽極が駆動用トランジスタ312のソース電極またはドレイン電極と接続している場合、陽極が画素電極、陰極が対向電極となる。逆に陰極が駆動用トランジスタ312のソース電極またはドレイン電極と接続している場合、陰極が画素電極、陽極が対向電極となる。発光素子313の対向電極と、電源線には、それぞれ電源から電圧が与えられている。そして対向電極と電源線の電圧差は、駆動用トランジスタ312がオンになったときに発光素子に順方向バイアスの電圧が印加されるような値に保たれている。走査線に入力される選択信号のパルスにより、スイッチング用トランジスタ311がオンになると、信号線に入力されたビデオ信号の電圧が、駆動用トランジスタ312のゲート電極に与えられる。この入力されたビデオ信号の電圧に従って、駆動用トランジスタ312のゲート電圧ゲート電極とソース電極間の電圧差が定まる。そして、該ゲート電圧に従って流れる駆動用トランジスタ312のドレイン電流が発光素子313に供給されることで、発光素子313は発光する。特定のエリアにおいて画像を表示する場合、該エリアの画素が有する走査線にのみ、パルスを有する選択信号を順次入力する。そして、該エリアの画素が有する信号線にのみ、画像情報を有するビデオ信号を入力することで、特定のエリアにおいてのみ、画像を表示することができる。図19に示す画素310の構成は、本発明の半導体表示装置が有する画素のほんの一例であり、本発明は図19に示す画素の構成に限定されない。なお、発光装置は、1フレーム期間中において画素が白を表示する時間を制御する時間階調法で階調を表示しても良いし、アナログの画像情報を有するビデオ信号を用いて階調を表示しても良い。発光素子は、液晶素子などに比べて応答速度が高いので、液晶素子よりも時間階調法に適している。具体的に時間階調法で表示を行なう場合、1フレーム期間を複数のサブフレーム期間に分割する。そしてビデオ信号に従い、各サブフレーム期間において画素の発光素子を発光または非発光の状態にする。上記構成により、1フレーム期間中に画素が実際に発光する期間のトータルの長さを、ビデオ信号により制御することができ、階調を表示することができる。本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。実施の形態10本実施の形態では、本発明の半導体表示装置の一つである、電子ペーパー或いはデジタルペーパーと呼ばれる電気泳動表示装置を例に挙げ、画素部の具体的な構成について説明する。電気泳動表示装置は、電圧の印加により階調を制御することができ、なおかつメモリ性を有する表示素子を用いる。具体的に、電気泳動表示装置に用いられる表示素子には、非水系電気泳動型の表示素子、2つの電極間の高分子材料中に液晶のドロップレットを分散させたPDLCpolymerdispersedliquidcrystal方式の表示素子、2つの電極間にカイラルネマチック液晶またはコレステリック液晶を有する表示素子、2つの電極間に帯電した微粒子を有し、該微粒子を電界により粉体中で移動させる粉体移動方式の表示素子などを用いることができる。また非水系電気泳動型の表示素子には、2つの電極間に帯電した微粒子を分散させた分散液を挟み込んだ表示素子、帯電した微粒子を分散させた分散液を、絶縁膜を間に挟んだ2つの電極上に有する表示素子、それぞれ異なる電荷に帯電する二色の半球を有するツイスティングボールを、2つの電極間において溶媒中に分散させた表示素子、溶液中に帯電した微粒子が複数分散されているマイクロカプセルを2つの電極間に有する表示素子などが含まれる。図20に、電気泳動表示装置の画素部321の回路図を、一例として示す。画素部321は複数の画素320を有している。画素部321は、複数の信号線S1~Sx、複数の走査線G1~Gyを有している。複数の各画素320は、信号線S1~Sxの一つと、走査線G1~Gyの一つとを、少なくとも有している。各画素320はトランジスタ325と、表示素子326と、保持容量327とを有している。トランジスタ325のゲート電極は、走査線G1~Gyの一つに接続されている。またトランジスタ325のソース電極とドレイン電極は、一方が信号線S1~Sxの一つに、他方が表示素子326の画素電極に接続されている。なお、図20では、表示素子326の画素電極と対向電極の間に印加された電圧を保持するために、表示素子326と並列に保持容量327が接続されているが、表示素子326のメモリ性の高さが表示を維持するのに十分な程度に高いのであれば、保持容量327を必ずしも設ける必要はない。なお、図20では、各画素にスイッチング素子として機能するトランジスタを一つ設けたアクティブマトリクス型の画素部の構成について説明したが、本発明の一態様に係る電気泳動表示装置は、この構成に限定されない。画素に設けるトランジスタの数は複数であっても良いし、トランジスタ以外に容量、抵抗、コイルなどの素子が接続されていても良い。表示素子326の構成は、上述したように電気泳動表示装置の種類によって異なる。例えば、マイクロカプセルを有する電気泳動表示装置の場合、表示素子326は、画素電極と、対向電極と、画素電極及び対向電極によって電圧が印加されるマイクロカプセルとを有する。トランジスタ325のソース電極またはドレイン電極の一方は、画素電極に接続されている。マイクロカプセル内には、酸化チタンなどのプラスに帯電した白色顔料と、カーボンブラックなどのマイナスに帯電した黒色顔料とが、オイルなどの分散媒と共に封入されている。画素電極に印加されるビデオ信号の電圧に従って、画素電極と対向電極の間に電圧を印加し、正の電極側に黒色顔料を、負の電極側に白色顔料を引き寄せることで、二値の階調の表示を行うことができる。そして、電気泳動表示装置の場合、誤差拡散法、ディザ法などといったデジタル画像処理技術を用いることで、中間階調を表示することが可能である。なお、電気泳動表示装置に用いられる表示素子は、階調を変化させるのに必要な電圧が、液晶表示装置に用いられる液晶素子や、発光装置に用いられる有機発光素子などの発光素子に比べて高い傾向にある。そのため、スイッチング素子として用いられる画素のトランジスタ325は、ビデオ信号の書き込み時において、そのソース電極とドレイン電極間の電位差が大きくなるため、オフ電流が高くなり、そのために画素電極の電位が変動して表示に乱れが生じやすい。また、ソース電極とドレイン電極間の電位差が大きくなるために、トランジスタ325は劣化しやすい。しかし、本発明の一態様では、トランジスタ325のチャネル形成領域に酸化物半導体を用いることで、オフ電流を著しく低く抑えることができ、耐圧性を高めることができる。よって、オフ電流により表示が乱れるのを防ぐことができる。また、本発明の一態様では、トランジスタ325の経時劣化による閾値電圧のばらつきを小さく抑えることができるので、電気泳動表示装置の信頼性を高めることができる。本実施の形態は、上記実施の形態と組み合わせて実施することが可能である。本発明の一態様に係る半導体表示装置を用いることで、信頼性が高い電子機器、高画質である画像の表示を行うことができる電子機器を提供することが可能である。本発明の一態様に係る半導体表示装置は、表示装置、ノート型パーソナルコンピュータ、記録媒体を備えた画像再生装置代表的にはDVD:DigitalVersatileDisc等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置に用いることができる。その他に、本発明の一態様に係る半導体表示装置を用いることができる電子機器として、携帯電話、携帯型ゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイヘッドマウントディスプレイ、ナビゲーションシステム、音響再生装置カーオーディオ、デジタルオーディオプレイヤー等、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機ATM、自動販売機などが挙げられる。これら電子機器の具体例を図18に示す。図18Aは携帯型ゲーム機であり、筐体7031、筐体7032、表示部7033、表示部7034、マイクロホン7035、スピーカー7036、操作キー7037、スタイラス7038等を有する。本発明の一態様に係る半導体表示装置は、表示部7033または表示部7034に用いることができる。表示部7033または表示部7034に、本発明の一態様に係る半導体表示装置を用いることで、信頼性が高い携帯型ゲーム機、高画質である画像の表示が可能な携帯型ゲーム機を提供することができる。なお、図18Aに示した携帯型ゲーム機は、2つの表示部7033と表示部7034とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。図18Bは携帯電話であり、筐体7041、表示部7042、音声入力部7043、音声出力部7044、操作キー7045、受光部7046等を有する。受光部7046において受信した光を電気信号に変換することで、外部の画像を取り込むことができる。本発明の一態様に係る半導体表示装置は、表示部7042に用いることができる。表示部7042に本発明の一態様に係る半導体表示装置を用いることで、信頼性が高い携帯電話、高画質である画像の表示が可能な携帯電話を提供することができる。図18Cは携帯情報端末であり、筐体7051、表示部7052、操作キー7053等を有する。図18Cに示す携帯情報端末は、モデムが筐体7051に内蔵されていても良い。本発明の一態様に係る半導体表示装置は、表示部7052に用いることができる。表示部7052に本発明の一態様に係る半導体表示装置を用いることで、信頼性が高い携帯情報端末、高画質である画像の表示が可能な携帯情報端末を提供することができる。図18Dは表示装置であり、筐体7011、表示部7012、支持台7013等を有する。本発明の一態様に係る半導体表示装置は、表示部7012に用いることができる。表示部7012に本発明の一態様に係る半導体表示装置を用いることで、信頼性が高い表示装置、高画質である画像の表示が可能な表示装置を提供することができる。なお、表示装置には、パーソナルコンピュータ用、TV放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。