"複数の画素を有する表示装置において、各画素は,第1絶縁基板の上に具備されたゲート電極と、前記ゲート電極をカバーし、前記第1絶縁基板の上に配置されたゲート絶縁膜と、前記ゲート絶縁膜の上に前記ゲート電極とオーバーラップして具備された半導体パターンと、前記半導体パターンの上に互いに離隔されて配置されたソース電極とドレイン電極と、前記ゲート絶縁膜の上に配置され、その一部が前記ドレイン電極と接触する第1画素電極と前記第1画素電極をカバーする第2画素電極とを含む透明画素電極と、前記第1絶縁基板と前記第1絶縁基板に対向する第2絶縁基板との中でいずれか1つに配置され、前記画素電極と電界を形成する共通電極と、を含み、前記第1画素電極は少なくともインジウムを含む金属導電性酸化膜であり、前記第2画素電極は前記インジウムを除く金属の金属導電性酸化膜であることを特徴とする表示装置。前記第1画素電極と前記第2画素電極とは錫と亜鉛の中で少なくとも1つを含む金属導電性酸化膜であることを特徴とする請求項1に記載の表示装置。前記第2画素電極はアルミニウム、ゲルマニウム、及びガリウムの中の少なくとも1種のドーパントを含むことを特徴とする請求項2に記載の表示装置。前記第2画素電極は前記ドーパントを5wt以下の構成比を含有することを特徴とする請求項3に記載の表示装置。前記第1画素電極は前記第2画素電極の厚さより薄い厚さを有することを特徴とする請求項1に記載の表示装置。前記ソース電極と前記ドレイン電極とはニッケル、クロム、モリブデン、アルミニウム、チタニウム、銅、タングステン、及びこれらの合金からなされた単一膜又は多層膜であることを特徴とする請求項1に記載の表示装置。前記ソース電極と前記ドレイン電極はチタニウム及び銅から形成されていることを特徴とする請求項6に記載の表示装置。前記画素電極をカバーする保護膜をさらに含み、前記共通電極は前記保護膜の上に形成されることを特徴とする請求項1に記載の表示装置。前記共通電極は幹部と前記幹部から突出互いに離隔されて配列された複数の枝部とを有することを特徴とする請求項8に記載の表示装置。前記共通電極は前記第1絶縁基板と前記ゲート絶縁膜との間に前記ゲート電極と絶縁されて配置されることを特徴とする請求項1に記載の表示装置。前記画素電極は幹部と前記幹部から突出し互いに離隔されて配列された複数の枝部を有することを特徴とする請求項10に記載の表示装置。前記共通電極は前記第2絶縁基板の上に形成されたことを特徴とする請求項1に記載の表示装置。表示装置の製造方法において、第1絶縁基板の上に第1導電層を形成し、パターニングしてゲート電極を形成し、前記第1絶縁基板の上に前記ゲート電極をカバーするゲート絶縁膜を形成し、前記ゲート絶縁膜の上に半導体物質と第2導電層とを順次形成しパターニングして、半導体パターンと前記半導体パターンの上に前記半導体パターンの一部の領域とを露出しながら、互いに離隔されたソース電極及びドレイン電極を形成し、前記ゲート絶縁膜の上に透明な第1導電性金属酸化膜と透明な第2導電性金属酸化膜とを順次形成し、前記第1導電性金属酸化膜と前記第2導電性金属酸化膜とをパターニングして前記一部の領域を露出させ、前記ドレイン電極と連結される画素電極を形成し、前記第1絶縁基板を水素プラズマ処理又は水素及び窒素プラズマ処理し、前記画素電極をカバーする保護膜を形成すること、を含み、前記第1導電性金属酸化膜は少なくともインジウムを含む金属導電性酸化膜であり、前記第2導電性金属酸化膜は前記インジウムを除く金属導電性酸化膜であることを特徴とする表示装置の製造方法。前記第1導電性金属酸化膜と前記第2導電性金属酸化膜との各々は錫と亜鉛の中で少なくとも1つを含むことを特徴とする請求項13に記載の表示装置の製造方法。前記第2導電性金属酸化膜はアルミニウム、ゲルマニウム、及びガリウムの中で少なくとも1種のドーパントを含むことを特徴とする請求項13に記載の表示装置の製造方法。前記第2導電性金属酸化膜は前記ドーパントを5wt以下の構成比を含有することを特徴とする請求項15に記載の表示装置の製造方法。前記第2導電層はニッケル、クロム、モリブデン、アルミニウム、チタニウム、銅、タングステン、及びこれらの合金からなされた単一膜又は多層膜であることを特徴とする請求項13に記載の表示装置の製造方法。前記第2導電層はチタニウム及び銅から構成されることを特徴とする請求項17に記載の表示装置の製造方法。前記第1導電性金属酸化膜は前記第2導電性金属酸化膜の厚さより小さい厚さを有することを特徴とする請求項13に記載の表示装置の製造方法。前記半導体パターン、前記ソース電極及び前記ドレイン電極は1枚のスリットマスク又は回折マスクを利用するフォトリソグラフィー工程で形成する段階を含むことを特徴とする請求項13に記載の表示装置の製造方法。前記第1絶縁基板と前記ゲート絶縁膜との間又は前記保護膜の上に共通電極を形成することをさらに含む請求項13に記載の表示装置の製造方法。本発明は表示品質が高い表示装置を提供することを目的とする。本発明の他の目的は表示装置を製造する方法を提供することを目的とする。上記した目的を達成するための表示装置は複数の画素を有する。各画素は薄膜トランジスタ、画素電極、保護層、及び共通電極を含む。薄膜トランジスターはゲート電極、ゲート絶縁膜、半導体パターン、ソース電極、及びドレイン電極を含む。ゲート電極は第1絶縁基板の上に配置される。ゲート絶縁膜はゲート電極まで延長されて、第1絶縁基板の上に配置される。半導体パターンはゲート絶縁膜の上まで延長されてゲート電極とオーバーラップして配置される。ドレイン電極は半導体パターンの上まで延長されてソース電極から離隔されて配置される。画素電極は第1画素電極と第2画素電極を含む。第1の画素電極はゲート絶縁膜の上まで延長されて配置され、その一部がドレイン電極と接触する。保護層は透明画素電極の上に形成される。共通電極は第1絶縁基板と第1絶縁基板に対向する第2絶縁基板のいずれか1つに配置され、画素電極とともに電界を形成する。画素電極はドレイン電極及びゲート絶縁膜と直接接触する第1画素電極と、第1画素電極をカバーする第2画素電極と、を含む。第1導電性金属酸化膜は少なくともインジウムを含む金属の導電性酸化膜である。第1画素電極は錫及び亜鉛の中で少なくとも1つとインジウムとを含む金属の導電性酸化膜である。第2導電性金属酸化膜はインジウムを除外した金属の導電性酸化膜である。第2画素電極は錫と亜鉛との中で少なくとも1つを含んでもよい。ソース電極とドレーン電極とはニッケル、クロム、モリブデン、アルミニウム、チタニウム、銅、タングステン、及びこれらの合金からなされた単一膜又は多層膜から公正されても良い。共通電極は、画素電極の中で、幹部と幹部から突出して互に離隔されて配列される複数の枝部とを有してもよい。共通電極は保護層の上に形成されるか、或いは第1絶縁基板とゲート絶縁膜との間にゲート電極と絶縁されて形成されるか、或いは、第2絶縁基板の上に形成されてもよい。上記した構造を有する表示装置は下記した方法で製造する。先ず、第1絶縁基板の上に第1導電層を形成し、パターニングしてゲート電極を形成する。第1絶縁基板の上にはゲート電極をカバーするゲート絶縁膜を形成する。次に、ゲート絶縁膜の上に半導体物質と第2導電層とを順次的に形成し、パターニングして、半導体パターンと半導体パターンの上に半導体パターンの一部の領域を露出させながら、互いに離隔されたソース電極及びドレイン電極を形成する。以後、ゲート絶縁膜の上に透明な第1導電性金属酸化膜と透明な第2導電性金属酸化膜とを順次的に形成し、第1導電性金属酸化膜と第2導電性金属酸化膜とをパターニングして一部の領域を露出させ、ドレイン電極と接続される画素電極を形成する。画素電極が形成された第1絶縁基板は水素プラズマ処理又は水素及び窒素プラズマで処理される。そして、画素電極をカバーする保護膜を形成する。このような表示装置及びその製造方法によれば、画素のプラズマ処理のとき、画素電極で現れることがあり得るミルキッシュ現象Milkishphenomenon等の欠陥を防止することができる。したがって、透過率が高い表示装置及びその製造方法を提供する。本発明は多様な変更を加えることができ、様々な形態を有することができるので、特定実施形態を図面に例示し、本文で詳細に説明する。しかし、これは本発明を特定な開示形態に対して限定しようとすることでなく、本発明の思想、及び技術範囲に含まれる全ての変更、均等物乃至代替物を含むこととして理解しなければならない。各図面を説明しながら、類似な参照符号を類似な構成要素に対して使用した。添付された図面において、構造物の寸法は本発明を明確に説明するために実際より拡大して図示したことである。第1、第2等の用語は多様な構成要素を説明するために使用されるが、構成要素は用語によって限定されない。用語は1つの構成要素を他の構成要素から区別する目的のみに使用される。例えば、本発明の権利範囲を逸脱しない範囲で、第1構成要素は第2構成要素と称される場合もあり、類似に第2構成要素も第1構成要素と称される場合もある。単数の表現は文脈の上に明確に異なるように意味しない限り、複数の表現を含む。本出願で、包含する又は有する等の用語は明細書の上に記載された特徴、数字、段階、動作、構成要素、部品又はこれらを組合したことが存在することを指定しようとするものであるが、1つ又はその以の上の異なる特徴や数字、段階、動作、構成要素、部分品又はこれらを組合したものの存在又は付加可能性を予め排除しないこととして理解しなければならない。また、層、膜、領域、板等の部分が他の部分の上にあるとする場合、これは他の部分真の上にある場合のみでなくその中間にその他の部分がある場合も含む。反対に層、膜、領域、板等の部分が他の部分真下にあるとする場合、これは他の部分直ちに下ににある場合のみでなく、その中間にその他の部分がある場合も含む。図1は本発明の第1実施形態による表示装置の製造方法で製造した表示装置の一部を示した平面図である。図2は図1に表示されたI-I’線に沿って切断した表示装置の断面図である。以下、説明の便宜の上に第1実施形態による表示装置の製造方法に製造した表示装置を先ず説明し、その次に第1実施形態による表示装置の製造方法を説明する。図1及び図2を参照すれば、表示装置は第1基板100、第1基板100に対向する第2基板200、及び第1基板100と第2基板200の間に形成された液晶層300とを含む。第1基板100は複数の薄膜トランジスタが形成された基板に該当するので、薄膜トランジスタ基板と称され、第2基板200は複数のカラーフィルターCFが形成された基板に該当するので、カラーフィルター基板と称する。第1基板100は第1絶縁基板101、複数のゲートライン、複数のデータライン、及び複数の画素PXLを含む。第1絶縁基板101は略矩形形状を有し、透明絶縁物質から形成される。複数のゲートラインは第1絶縁基板101の上に第1方向へ延長されて形成される。複数のゲートラインは例えば、np個のゲートラインGL1、...、GLn,GLn1,...,GLnp-1、GLnpからなされる。複数のデータラインは複数のゲートラインと絶縁膜を介して第1方向に交差する第2方向に延長されて配置される。複数のデータラインは例えば、mq個のデータラインDL1、...、DLm,DLm1,...,DLmq-1、DLmqから形成される。各画素はゲートラインGL1、...、GLn,GLn1,...,GLnp-1、GLnpの中の1つと、データラインDL1、...、DLm,DLm1,...,DLmq-1、DLmqの中の1つとに連結される。各画素PXLは互に同一な構造でなされるので、図1では説明の便宜の上、n番目ゲートラインGLn、m番目データラインDLm、及び1つの画素PXLを図示した。各画素PXLは薄膜トランジスタと、薄膜トランジスタに連結された画素電極PE、画素電極PEをカバーする保護層113、及び画素電極PEと離隔されて配置されるた共通電極CEを含む。薄膜トランジスターはゲート電極GE、ゲート絶縁膜111、半導体パターンSM、ソース電極SE、およびドレイン電極DEを含む。ゲート電極GEは第nゲートラインGLnから突出させるか、或いは第nゲートラインGLnの一部の領域の上に配置される。ゲート電極GEは金属から構成される。ゲート電極GEはニッケル、クロム、モリブデン、アルミニウム、チタニウム、銅、タングステン、及びこれらの合金から構成されてもよい。ゲート電極GEは金属を利用する単一膜又は多層膜で形成されてもよい。例えば、ゲート電極GEはモリブデン、アルミニウム、及びモリブデンが順次的に積層された3層膜であるか、或いは、チタニウムと銅とが順次的に積層された二層膜であってもよい。又はチタニウムと銅との合金からなされた単一膜であってもよい。ゲート絶縁膜111は第1絶縁基板101の全面に配置されて、第nゲートラインGLn、第nゲートラインGLnをカバーする。半導体パターンSMはゲート絶縁膜111の上に配置される。半導体パターンSMは一部の領域がゲート電極GEとオーバーラップされる。半導体パターンSMはゲート絶縁膜111の上に提供されたアクティブパターンACTとアクティブパターンACTの上に形成されたオーミックコンタクト層OCとを含む。アクティブパターンACTはアモルファスシリコン薄膜から構成されてもよく、オーミックコンタクト層OCはnアモルファスシリコン薄膜から構成されてもよい。オーミックコンタクト層OCはアクティブパターンACTの一部領域と後述するソース電極SEとの間及びアクティブパターンACTの他の一部の領域と後述するドレイン電極DEとの間に提供される。オーミックコンタクト層OCはアクティブパターンACTとソース電極SE及びドレイン電極DEとの間を各々オーミックコンタクトohmiccontactさせる。ソース電極SEは第mデータラインDLmで分岐されて配置される。ソース電極SEはオーミックコンタクト層OCの上に形成され、一部の領域がゲート電極GEとオーバーラップする。ドレイン電極DEは半導体パターンSMを介してソース電極SEから離隔されて配置される。ドレイン電極DEはオーミックコンタクト層OCの上に形成され、一部の領域がゲート電極GEとオーバーラップするように配置される。ソース電極SEとドレイン電極DEとはニッケル、クロム、モリブデン、アルミニウム、チタニウム、銅、タングステン、及びこれらの合金から構成されてもよい。ソース電極SEとドレイン電極DEとは金属を利用する単一膜又は多層膜に形成されてもよい。例えば、ソース電極SEとドレイン電極DEとはチタニウムと銅とが順次的に積層された二層膜であってもよく、又はチタニウムと銅との合金から構成された単一膜であってもよい。ソース電極SEとドレイン電極DEとは半導体パターンSMの上で所定の間隔に離隔されるように配置される。これにしたがって、ソース電極SEとドレイン電極DEとの間のアクティブパターンACTの上面が露出され、ゲート電極GEの電圧の印加の可否にしたがって、ソース電極SEとドレーン電極DEとの間で導電チャンネルconductivechannelをなすチャンネル部CHになる。画素電極PEはドレイン電極DEとゲート絶縁膜111との上に配置される。画素電極PEはドレイン電極DEの一部とゲート絶縁膜111の直上に配置されてドレイン電極DEの一部とゲート絶縁膜111とに直接接触する。画素電極PEは平面上で見るとき、概ね正四角形状を有するが、これに限定されることではなく画素の形状によって多様な形状に形成されてもよい。画素電極PEは内部に開口部のようなパターン無しで単一片singlepieceで形成される。画素電極PEは断面で見るとき、第1画素電極PEaと第2画素電極PEbとの二重層で形成される。第1画素電極PEaはドレイン電極DEとゲート絶縁膜111との上に配置されてドレイン電極DEとゲート絶縁膜111とに直接接触する。第2画素電極PEbは第1画素電極PEaの上に配置されて第1画素電極PEaをカバーする。第1画素電極PEaは透明な導電性物質で形成される。特に、第1画素電極PEaは透明導電性酸化物TransparentConductiveOxideで形成される。透明導電性酸化物はITOindiumtinoxide、IZOindiumzincoxide、ITZOindiumtinzincoxide等がある。第2画素電極PEbはインジウムを含まない透明導電性酸化物で形成される。第2画素電極PEbは錫酸化物tinoxideや亜鉛酸化物zincoxideから形成されてもよい。第2画素電極PEbは不純物がドーピングされた錫酸化物や亜鉛酸化物であってもよい。ドーパントはアルミニウム、ゲルマニウム、及びガリウムの中でいずれか1つ、又はその組合であってもよい。第2画素電極PEbは第2画素電極PEbをなす錫酸化物や亜鉛酸化物に対して5wtまたは5wtより少ない構成比を有するようにドーパントでドーピングされてもよい。ドーパントの量が5wt超過される場合にはドーピングが効果的に行われ難い。第1画素電極PEaと第2画素電極PEbとは平面で見るとき、同一な形状と同一な大きさで形成されて互いにオーバーラップする。第1画素電極PEaの厚さは第2画素電極PEbの厚さより薄い。第2画素電極PEbは第1画素電極PEaより電気抵抗が低い。これにしたがって、画素電極PEに充分な電圧を印加するために相対的に電気抵抗が低い第2画素電極PEbの厚さを第1画素電極PEaの厚さより厚く形成する。保護層113は画素電極PEが形成された第1絶縁基板101の上に形成される。保護層113はチャンネル部CHと画素電極PEとをカバーする。保護層113は窒化珪素SiNx膜から構成される。共通電極CEは保護層113の上に形成される。共通電極CEは透明導電性物質で形成されてもよい。共通電極CEは、例えば、ITOindiumtinoxide、IZOindiumzincoxide、ITZOindiumtinzincoxide等の導電性金属酸化物で形成されてもよい。共通電極CEは画素毎に形成された幹部mainbranchportionCE1と、幹部CE1から突出形成された複数の枝部sub-branchportionCE2とを有する。各画素PXLの内に配置される幹部CE1は隣接する画素PXLの幹部CE1又は複数の枝部CE2側へ延長されて、隣接する画素PXLの幹部CE1又は複数の枝部CE2のうちの1つと連結される。これにしたがって、各画素PXLの共通電極CEには全て同一なレベルの電圧が印加される。複数の枝部CE2は互いに一定の間隔に離隔される。複数の枝部CE2は所定方向に平行に延長されるように形成されてもよい。本実施形態では複数の枝部CE2が幹部CE1から一方向に突出されている場合を図示したが、これに限定されることではなく、幹部CE1と複数の枝部CE2とは多様な形状で提供されてもよい。例えば、複数の枝部CE2は幹部CE1の延長方向と交差する両側方向へ突出されて延長されてもよい。又は幹部CE1がループの形態に形成されるか、或いは、複数回の折曲された形態に形成されてもよい。第2基板200は第2絶縁基板201と複数のカラーフィルターCFとを含む。複数のカラーフィルターCFは液晶層300を通過する光に色を提供するためのものである。複数のカラーフィルターCFは赤色カラーフィルター、緑色カラーフィルター、及び青色カラーフィルターを含む。赤色カラーフィルター、緑色カラーフィルター、又は青色カラーフィルターは各画素PXLに一対一に対応して配置されてもよい。第1基板100と第2基板200との間には液晶分子を含む液晶層300が配置される。表示装置において、第nゲートラインGLnへゲート信号が印加されれば、薄膜トランジスタがターンオンする。したがって、第mデータラインDLmへ印加されたデータ信号は薄膜トランジスタを通じて画素電極PEへ印加される。薄膜トランジスタがオン状態になって画素電極PEへデータ信号が印加されれば、画素電極PEと共通電極CEとの間に電界が形成される。このとき、画素電極PEへ印加される電圧は共通電極CEへ印加される電圧より大きいか、或いは小さい。例えば共通電極CEへ0Vの電圧が印加され、画素電極PEへ7Vの電圧が印加されてもよい。共通電極CEと画素電極PEとへ印加される電圧の差異によって生成された電界によって液晶分子が駆動される。これにしたがって、液晶層300を透過する光量が変化されて映像が表示される。以下、本発明の第1実施形態にかかる表示装置の製造方法に対して説明する。先ず、本発明の第1実施形態にかかる表示装置の製造方法の中で第1基板100の製造方法を説明する。本発明の第1実施形態にかかる表示装置は4枚のマスクを利用する第1乃至第4フォトリソグラフィー工程を通じて第1基板100が製作される。具体的に、図3Aは本発明の第1実施形態にかかる第1基板製造方法の中で第1フォトリソグラフィー工程の結果を示した平面図であり、図3Bは図3AのI-I’線に沿う断面図である。図4Bは本発明の第1実施形態による第1基板製造方法の中で第2フォトリソグラフィー工程の結果を示した平面図であり、図4Bは図4AのI-I’線に沿う断面図である。図5Aは本発明の第1実施形態にかかる第1基板製造方法の中で第3フォトリソグラフィー工程の結果を示した平面図であり、図5Bは図5AのI-I’線に沿う断面図である図6Aは本発明の第1実施形態にかかる第1基板製造方法の中で第4フォトリソグラフィー工程の結果を示した平面図であり、図4Bは図4AのI-I’線に沿った断面図である。図3A及び図3Bを参照すれば、第1フォトリソグラフィー工程を利用して第nゲートラインGLnとゲート電極GEとが形成される。第nゲートラインGLnとゲート電極GEとは第1絶縁基板101の上に第1導電層と感光膜とを順に積層し、感光膜を露光及び現像して感光膜パターンを形成した後、感光膜パターンをマスクとして第1導電層をパターニングして形成される。第1導電層はニッケル、クロム、モリブデン、アルミニウム、チタニウム、銅、タングステン、及びこれらの合金であってもよい。第1導電層は金属を利用する単一膜又は多層膜で形成されてもよい。図4A及び図4Bを参照すれば、第2フォトリソグラフィー工程を利用して第nゲートラインGLnとゲート電極GEとが形成された第1絶縁基板101の上にゲート絶縁膜111を介して第mデータラインDLm、チャンネル部CHを含む半導体パターンSM、ソース電極SE、ドレイン電極DEが形成される。第2フォトリソグラフィー工程はスリットマスクや回折マスクを利用する。図示しないが、第2フォトリソグラフィー工程を説明すれば、次の通りである。先ず、第nゲートラインGLnとゲート電極GEとが形成された第1絶縁基板101の上に第nゲートラインGLnとゲート電極GEとをカバーするようにゲート絶縁膜111、半導体層、第2導電層、及び感光膜を順次形成する。半導体層はゲート絶縁膜111の上にアモルファスシリコン層及びnアモルファスシリコン層を順次積層して形成される。第2導電層はニッケル、クロム、モリブデン、アルミニウム、チタニウム、銅、タングステン、及びこれらの合金から形成される単一膜又は多層膜であり、例えば、チタニウムと銅からなされた二層膜であるか、或いはチタニウムおよび銅の合金から形成される単一膜であってもよい。感光膜はフォトレジストのような感光性物質で形成される。次に、スリットマスク又は回折マスクを利用して感光膜を露光及び現像する。これによって、互いに異なる区域で互いに異なる厚さを有する感光膜パターンが形成される。以後、感光膜パターンをマスクとしてその下部に形成された第2導電層とアモルファスシリコン層及びnアモルファスシリコン層を選択的に除去する。これによって、ゲート電極GEの上部の所定の領域に同一な大きさと形状とでアモルファスシリコンパターン、nアモルファスシリコンパターン、第2導電パターンが形成される。その次に、アッシングashing工程又はエッチバックetchback工程を通じて感光膜パターンの一部を除去する。以後、残った感光膜パターンをマスクとして第2導電パターンとnアモルファスシリコン層とを除去することによって、第mデータライン、ソース電極SE及びドレイン電極DEを形成する。このとき、ソース電極SEとドレイン電極DEとの間のチャンネル部CHが露出される。図5A及び図5Bを参照すれば、第3フォトリソグラフィー工程を利用して第mデータライン、半導体層、ソース電極SE及びドレイン電極DEが形成された第1絶縁基板101の上に画素電極PEを形成する。画素電極PEは第mデータラインDLm等が形成された第1絶縁基板101の上に透明な第1導電性金属酸化膜、第2導電性金属酸化膜及び感光膜を順に積層する。その次に、感光膜を露光及び現像して感光膜パターンを形成する。以後、感光膜パターンをマスクとして第1導電性金属酸化膜と第2導電性金属酸化膜とを同時にパターニングして形成される。第1導電性金属酸化膜は透明導電性物質で形成される。透明導電性物質としてはITOindiumtinoxide、IZOindiumzincoxide、ITZOindiumtinzincoxide等の導電性金属酸化物で形成されてもよい。第2導電性金属酸化膜はインジウムを含まない透明導電性物質で形成される。第2画素電極PEbは錫酸化物tinoxideや亜鉛酸化物zincoxideから形成されてもよい。第2画素電極PEbは不純物がドーピングされた錫酸化物や亜鉛酸化物であってもよい。ドーパントはアルミニウム、ゲルマニウム、及びガリウムの中でいずれか1つ、又はこれらの組み合わせであってもよい。ドーパントは第2画素電極PEbをなす錫酸化物や亜鉛酸化物に対して5wtまたは5wtより低い構成比を有するようにドーピングされてもよい。ドーパントの量が5wt超過される場合にはドーピングが難しい。その結果、画素電極PEはドレイン電極DEの一部とオーバーラップされるようにドレーン電極DEの直上と、ゲート絶縁膜111の直上に形成される。次に、図面に図示しないが、画素電極PEが形成された第1絶縁基板101をプラズマ処理する。プラズマ処理は水素H2を利用するか、或いは水素H2及び窒素N2を利用して実施する。プラズマ処理は露出されたチャンネル部のシリコンのダングリングボンドdanglingbondを緩和させるために行われる。また、プラズマ処理は第3フォトリソグラフィー工程で発生する汚染を除去するためにも実施される。図6A及び図6Bを参照すれば、第4フォトリソグラフィー工程を利用して画素電極PEが形成された第1絶縁基板101の上に保護層113を介して共通電極CEが形成される。共通電極CEは画素電極PE等が形成された第1絶縁基板101の上に保護層113、透明導電物質層と感光膜とを順に積層し、感光膜を露光及び現像して感光膜パターンを形成した後、感光膜パターンをマスクとして透明導電物質層をパターニングして形成される。保護層113はPECVDPlasma-EnhancedChemicalVaporDepositionを利用して蒸着される。PECVD工程では水素か珪素SiH4、アンモニアNH3、窒素N2、及び水素H2を材料に使用する。その結果、SiNxからなされた保護層113が形成される。上記した方法に製造された第1基板100は図1に図示された複数のカラーフィルターCFが形成された第2基板200と対向して合着される。第1基板100と第2基板200との間には液晶層300が形成される。このように本発明の第1実施形態にかかる表示装置の製造方法よれば4枚のマスクを利用し、合わせて4回のフォトリソグラフィー工程を通じて第1基板100を製作でき、インジウムの還元による欠陥を防止することが可能となる。欠陥を説明すれば、次の通りである。一般的な関連技術によれば、画素電極PEがITO、IZO、ITZOのようなインジウム含有透明導電酸化物で形成される。インジウム含有透明導電酸化物は亜鉛や錫を共に含むが、基本的にインジウム酸化物を含有する。例えば、ITOの場合、約90wtのIn2O3と約10wtのSnOとを含有する。したがって、第2フォトリソグラフィー工程が完了した後、チャンネル部にプラズマ処理が遂行されれば、インジウム酸化物はプラズマ処理のとき、Hと反応する。したがって、Hは酸化され、インジウムは還元されて析出されて減少する。反応の反応式は下記の化学式1と同一である。下記の化学式で係数は一致しない。化1In2O3H→In↓OHインジウムは画素電極PEの界面に析出される。析出されたインジウムは画素電極PEの透明度を低下させ、最終的な表示装置のイメージが欠陥に見えるミルキッシュmilkish現象を生じさせる。また、析出されたインジウムによって画素電極PE自体の電気伝導度が低下され、したがって、表示品質が低下される欠陥が発生する。上記したミルキッシュ欠陥等を解決するためにチャンネル部の上に別のSiNxからなされたパッシベーション層を形成し、パッシベーション層を再び全面的にエッチングする方法を利用することができる。しかし、このような工程はパッシベーション工程とエッチング工程とが追加されるので、時間と費用がかかる。また、一般的に画素電極PEは第2フォトリソグラフィー工程後のプラズマ処理のときのみでなく、保護層113を形成するときにも上記したような欠陥が発生させる。保護層113がSiNxで形成されるところ、SiNxをPECVDを利用して形成するときはSiH4、NH3、N2、及びH2気体を利用する。したがって、水素気体からのHとインジウム含有透明導電酸化物とが化学式1のように反応する。したがって、保護層113を形成するときにもインジウム析出による欠陥が現れる。しかし、本発明の第1実施形態にかかる表示装置の製造方法によれば、画素電極PEが二層層で形成され、第2フォトリソグラフィー以後に露出される部分はインジウムを含有しない。したがって、第2フォトリソグラフィー以後、画素電極PEに水素プラズマ処理を行うか、或いは水素及び窒素プラズマ処理を行う場合にも画素電極PEの表面にインジウムが析出されない。そして、保護層113を形成するとき、画素電極PEの上にプラズマを利用しても画素電極PEの表面にインジウムが析出されることなくインジウムによる表示品質低下を防止する。本発明の第1実施形態にかかる表示装置では共通電極CEが画素電極PEの上部に形成されたPLSモード表示装置を説明したが、これに限定されることではない。本発明の第2実施形態は共通電極CEが画素電極PEの下部に形成される点と共通電極CEおよび画素電極PEの形状が異なる点が第1実施形態と異なる。図7は本発明の第2実施形態による第1基板製造方法によって製造された第1基板100を示した平面図である。図8は図7のII-II’線に沿った断面図である。本発明の第2実施形態による薄膜トランジスタ製造方法では重複された説明を避けるためにの上述した第1実施形態にかかる表示装置の第1基板の製造方法と異なる点を主に説明する。本実施形態で特別に説明しない部分はの上述した第1実施形態にしたがう。同一な番号は同一な構成要素を、類似な番号は類似な構成要素を示す。図7及び図8を参照すれば、第1基板100は複数のゲートラインと複数のデータライン及び複数のゲートラインの中で1つと複数のデータラインの中で1つと連結された複数の画素を含む。第2実施形態によれば、各画素PXLは薄膜トランジスタと、薄膜トランジスタに連結された画素電極PE、画素電極PEをカバーする保護層113、及び画素電極PEと離隔されて提供される共通電極CEを含む。薄膜トランジスタはゲート電極GE、ゲート絶縁膜111、半導体パターンSM、ソース電極SE、ドレイン電極DEを含む。共通電極CEは第1絶縁基板101の上に提供される。共通電極CEは平面の上から見るとき、互いに隣接するゲートライン、即ち、第n-1ゲートラインGLn-1と、第nゲートラインGLnとの間に提供される。共通電極CEは第1方向に沿って一領域が延長されて一方向に互いに隣接する他の画素の間で互に連結されている。各画素の共通電極CEには全て同一なレベルの電圧が印加される。共通電極CEは各画素の内で略正四角形状を有するが、これに限定されることではない。共通電極CEは画素の形状にしたがって、多様な形状で配置されてもよい。共通電極CEは内部と開口部とのようなパターン無しで単一片で形成される。ゲート絶縁膜111は第nゲートラインGLn、ゲート電極GE、及び共通電極CEをカバーしながら、第1絶縁基板101の上に具配置される。半導体パターンSM、ソース電極SE、及びドレイン電極DEは第1実施形態と実質的に同一な構造を有する。画素電極PEは各画素毎に形成された幹部PE1と、幹部PE1とから突出形成された複数の枝部PE2を有する。複数の枝部PE2は互いに一定の間隔に離隔される。複数の枝部PE2は所定方向に平行に延長されるように形成されてもよい。本実施形態では複数の枝部PE2が幹部PE1から一方向に突出されたことを図示したが、これに限定されることではなく、幹部PE1と複数の枝部PE2は多様な形状で形成されてもよい。例えば、複数の枝部PE2は幹部PE1の延長方向と垂直になる両側方向に突出して延長されてもよい。又は、幹部PE1がループの形態で形成されるか、或いは、複数回の折曲された形態に形成されてもよい。画素電極PEの上には保護層113が画素電極PEをカバーする。本発明の第2実施形態によれば、第1基板100は4枚のマスクを利用する第1乃至第4フォトリソグラフィー工程で製造でき、これを説明すれば、次の通りである。第1フォトリソグラフィー工程を利用して第nゲートラインGLnとゲート電極GEが形成される。第nゲートラインGLnとゲート電極GEとは第1絶縁基板101の上に第1導電層と感光膜とを順に積層し、感光膜を露光及び現像して感光膜パターンを形成した後、感光膜パターンをマスクとして第1導電層をパターニングして形成する。第2フォトリソグラフィー工程を利用して第nゲートラインGLnと第n-1ゲートラインGLn-1との間に共通電極CEが形成される。共通電極CEを形成するためには先ず、第1絶縁基板101の上に透明導電層と感光膜とを順に積層する。その次に、感光膜を露光及び現像して感光膜パターンを形成する。その後、感光膜パターンをマスクとして透明導電層をパターニングして共通電極CEを形成する。第3フォトリソグラフィー工程を利用して第nゲートラインGLnとゲート電極GEが形成された第1絶縁基板101の上にゲート絶縁膜111を介して第mデータラインDLm、チャンネル部CHを含む半導体パターンSM、ソース電極SE、ドレイン電極DEが形成される。第3フォトリソグラフィー工程は第1実施形態の第2フォトリソグラフィー工程と実質的に同一である。第4フォトリソグラフィー工程を利用して第mデータラインDLm、半導体パターンSM、ソース電極SE及びドレーン電極DEが形成された第1絶縁基板101の上に画素電極PEを形成する。画素電極PEを形成するためには第mデータラインDLm等が形成された第1絶縁基板101の上に透明な第1導電性金属酸化膜、第2導電性金属酸化膜及び感光膜を順に積層する。その次に、感光膜を露光及び現像して感光膜パターンを形成する。その後、感光膜パターンをマスクとして第1導電性金属酸化膜と第2導電性金属酸化膜を同時にパターニングすることによって、画素電極PEが形成される。第4フォトリソグラフィー工程は第1実施形態の第3フォトリソグラフィー工程と実質的に同一である。画素電極PEが形成された第1絶縁基板101の上には保護層113が形成される。上記した方法に製造された第1基板100は図1に図示されたカラーフィルター層CFが形成された第2基板200と対向して合着される。第1基板100と第2基板200との間には液晶層300が形成される。上述したように、本発明の第2実施形態によれば4枚のマスクを利用し、合わせて4回のフォトリソグラフィー工程を通じて第1基板100を製作でき、本発明の実施形態においてもインジウムの還元による欠陥を防止する。本発明の第1及び第2実施形態にかかる表示装置の製造方法ではPLSモードの表示装置を製造する方法を示したが、本発明は画素電極PEの形成後プラズマ処理を遂行することとして、他の構造を有する表示装置を製造する方法を含む。図9及び図10は本発明の第3実施形態による表示装置の製造方法に関し、図9は本発明の第3実施形態による表示装置の製造方法によって製造された第1基板100を示した平面図である。図10は図9のIII-III’線に沿う断面図である。本発明の第3実施形態による薄膜トランジスタ製造方法では重複された説明を避けるためにの上述した第1実施形態による薄膜トランジスタ製造方法と異なる点を主に説明する。本実施形態で特別に説明しない部分は上述した第1実施形態にかかかる表示装置の製造方法にしたがう。同一な番号は同一な構成要素を、類似な番号は類似な構成要素を示す。図9及び図10を参照すれば、表示装置は第1基板100、第1基板100に対向する第2基板200、及び2つの基板100、200の間に形成された液晶層300を含む。各画素PXLは薄膜トランジスタと、薄膜トランジスタと連結された画素電極PE、画素電極PEをカバーする保護層113、及び画素電極PEと離隔されて提供された共通電極CEを含む。薄膜トランジスタはゲート電極GE、ゲート絶縁膜111、半導体パターンSM、ソース電極SE、ドレイン電極DEを含む。ここで、第nゲートラインGLn、ゲート電極GE、ゲート絶縁膜111、半導体層、第mデータラインDLm、ソース電極SE、ドレーン電極DE、画素電極PE、及び保護層113は第1実施形態と実質的に同一な構造を有する。第2基板200は第2絶縁基板201と、第2絶縁基板201の上に形成された複数のカラーフィルターCF、及びカラーフィルターCFの上に形成された共通電極CEを含む。共通電極CEは第2基板200の画素電極PEと共に電界を形成して液晶層300を駆動する。本発明の第3実施形態によれば、第1基板100は3枚のマスクを利用する第1乃至第3フォトリソグラフィー工程で製造でき、第1乃至第3フォトリソグラフィー工程は第1実施形態での第1乃至第3フォトリソグラフィー工程と実質的に同一である。本発明の第3実施形態では第2基板200を形成するとき、共通電極CEを形成する段階が追加される。上述したように本発明の第3実施形態でも画素電極PEでのインジウム析出を防止できるので、インジウムの還元による欠陥を防止する。以の上例示的な観点で幾つの実施形態を説明したが、該当技術分野の通常の知識を有する当業者であれば、下記の特許請求の範囲に記載された本発明の思想及び領域から逸脱しない範囲内で本発明を多様に修正及び変形できることは理解できる。例えば、本発明の実施形態では表示装置として液晶表示装置を説明したが、薄膜トランジスタ基板は単なる液晶表示装置に制限されることではない。本発明の一実施形態による薄膜トランジスタ基板は多様な表示装置に使用され得る。例えば、本発明の一実施形態による薄膜トランジスター基板は有機電界発光表示装置OLED;organiclightemittingdisplay、電氣泳動表示装置EPD;electrophoreticdisplay、プラズマディスプレーパネルplasmadisplaypanel、MEMSmicroelectromechanicalsystem表示装置等薄膜トランジスター基板が使用され得ることであれば、特別に限定されない。したがって、本発明の技術的範囲は明細書の詳細な説明に記載された内容に限定されることでなく特許請求の範囲によって定まれるべきである。"