半導体素子搭載部と、前記半導体素子搭載部の周囲に設けられた第1の導電体と、第1のスイッチ素子と前記第1のスイッチ素子と並列的に設けられた第2のスイッチ素子とを有し、前記半導体素子搭載部に設けられた半導体素子と、前記第1のスイッチ素子と前記第2のスイッチ素子との境界を延長した仮想的な境界線よりも前記第1のスイッチ素子の側に設けられ、前記第1のスイッチ素子と前記第2のスイッチ素子とに電気的に接続され、前記第1の導電体と電気的に接続される第1の接続部と第2の接続部と、を備えたことを特徴とする半導体装置。前記半導体素子搭載部の周囲に設けられた第2の導電体及び第3の導電体と、前記第1のスイッチ素子と前記第2のスイッチ素子との境界を延長した仮想的な境界線よりも前記第1のスイッチ素子の側に設けられ、前記第1のスイッチ素子に電気的に接続され、前記第2の導電体と電気的に接続される第3の接続部と、前記第2のスイッチ素子に接続され、前記第3の導電体と電気的に接続される第4の接続部と、をさらに備えたことを特徴とする請求項1記載の半導体装置。前記半導体素子は、入力された信号に応じて、前記第1のスイッチ素子と前記第2のスイッチ素子とをそれぞれ導通状態または遮断状態にしてPWM制御する制御回路をさらに有することを特徴とする請求項1または2に記載の半導体装置。請求項3記載の半導体装置と、前記第1の導電体に一端が接続されたインダクタと、前記インダクタの他端と前記第2の導電体との間に接続された平滑コンデンサと、前記インダクタの他端と前記第2の導電体との間に接続され、前記インダクタの他端の電位を検出して前記制御回路に帰還する検出回路と、を備えたことを特徴とするDC-DCコンバータ。アンテナ端子を介して入力される高周波信号からベースバンド信号を復調する受信回路部と、前記ベースバンド信号からデジタルデータを復号し、復号したデジタルデータから映像信号を生成するデジタル処理回路部と、前記映像信号を表示する表示部と、前記デジタル処理回路部に電源電圧を供給する請求項4記載のDC-DCコンバータと、を備えたことを特徴とする受像器。本発明の実施形態は、配線抵抗を低減し導通損失による効率低下を改善した半導体装置、DC-DCコンバータ及び受像器を提供する。実施形態によれば、第1の導電体と、半導体素子搭載部と、半導体素子と、第1の接続部と、第2の接続部とを備えた半導体装置が提供される。前記第1の導電体は、前記半導体素子搭載部の周囲に設けられている。前記半導体素子は、前記半導体素子搭載部に設けられ、第1のスイッチ素子と、前記第1のスイッチ素子と並列的に設けられた第2のスイッチ素子とを有する。前記第1の接続部と前記第2の接続部とは、前記第1のスイッチ素子と前記第2のスイッチ素子との境界を延長した仮想的な境界線よりも前記第1のスイッチ素子の側に設けられ、前記第1のスイッチ素子と前記第2のスイッチ素子とに電気的に接続され、前記第1の導電体と電気的に接続される。以下、実施形態について図面を参照して詳細に説明する。なお、図面は模式的または概念的なものであり、各部分の形状や縦横の寸法の関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。第1の実施形態図1は、第1の実施形態に係る半導体装置の構成を例示する平面図である。図1に表したように、半導体装置1は、半導体素子搭載部3と、第1の導電体4、第2の導電体5、第3の導電体6、及び導電体7、8を含む複数の導電体を備えている。また、半導体素子9は、半導体素子搭載部3に搭載されている。半導体装置1は、これらをパッケージ2により、例えば樹脂により封止したり、キャンcanやセラミック筐体などで封止して収容した構造を有する。半導体素子搭載部3は、半導体装置1のほぼ中央部に設けられている。各導電体は、半導体素子搭載部3の周囲に設けられ、第1の導電体4は、第2の導電体5と第3の導電体6とに対向している。また、導電体7は、半導体素子搭載部3と接続しており、例えば、接地端子として用いられる。各導電体は、第1の接続部13、第2の接続部14を含む複数の接続部を介して、半導体素子9とそれぞれ電気的に接続される。半導体素子9には、第1の配線層10が、第1の導電体4に近接して設けられている。第1の配線層10上には、第1の導電体4に近接して第1の接続部13と第2の接続部14が設けられている。第1の接続部13及び第2の接続部14は、それぞれ第1の導電体4との距離が最短となるように設けられている。また、半導体素子9には、各配線層の下に、第1のスイッチ素子25と第2のスイッチ素子26とが並列的に設けられている。ここで、並列的とは、第1のスイッチ素子25と第2のスイッチ素子26とが、物理的に並列していることをいう。第1のスイッチ素子25の両端は、それぞれ第1の配線層10と第2の配線層11とに接続されている。第2のスイッチ素子22の両端は、それぞれ第1の配線層10と第3の配線層12とに接続されている。なお、第1及び第2のスイッチ素子25、26の各制御端子については、省略している。さらに、半導体素子9には、第1のスイッチ素子25及び第2のスイッチ素子26を制御する制御回路28が、設けられている。制御回路28は、接続部29、30を介して、それぞれ導電体7、8と電気的に接続される。制御回路28は、接続部30を介して、導電体8に入力された信号に応じて、第1のスイッチ素子25と第2のスイッチ素子26とをそれぞれ導通状態または遮断状態にしてPWM制御する。第2の配線層11は、第2の導電体5に近接して設けられている。第2の配線層11上には、第2の導電体5に近接して第3の接続部15、16が設けられている。第3の接続部15、16は、それぞれ第2の導電体5との距離が最短となるように設けられている。第3の配線層12は、第3の導電体6に近接して設けられている。第3の配線層12上には、第4の導電体6に近接して、第4の接続部17、18が設けられている。第4の接続部17、18は、それぞれ第3の導電体6との距離が最短となるように設けられている。第1の配線層10は、第2の配線層11と第3の配線層12とに対向している。各接続部は、例えば、パッドとして各配線層上に形成される。また、第1の導電体4と第1の接続部13とは、ボンディングワイヤ19で接続される。第2の導電体5と第2の接続部14とは、ボンディングワイヤ20で接続される。第3の接続部15、16は、それぞれボンディングワイヤ21、22で、第3の導電体5に接続される。第4の接続部17、18は、それぞれボンディングワイヤ23、24で、第4の導電体6に接続される。上記のとおり、第1の接続部13及び第2の接続部14は、それぞれボンディングワイヤ19、20の長さが最短となるように、第1の配線層10上に設けられている。第3の接続部15、16は、それぞれボンディングワイヤ21、22の長さが最短となるように、第2の配線層11上に設けられている。第4の接続部17、18は、それぞれボンディングワイヤ23、24が最短となるように、第3の配線層12上に設けられている。第1の接続部13と第2の接続部14とは、第1の配線層10上において、第1のスイッチ素子25と第2のスイッチ素子26との境界を延長した仮想的な境界線27よりも、第1のスイッチ素子25の側に設けられている。そのため、第1の導電体4と第2の接続部14とを接続するボンディングワイヤ20の長さは、第2の接続部14が、境界線27よりも第2のスイッチ素子26の側に設けられた場合よりも短い。このように、第1のスイッチ素子25は、第2のスイッチ素子よりも第1の接続部13と第2の接続部14とに近接して設けられている。第1のスイッチ素子25の一端は、第1の配線層10に接続されて、第1の接続部13及び第2の接続部14を介して第1の導電体4に電気的に接続される。また、第1のスイッチ素子25の他端は、第2の配線層11に接続されて、第3の接続部15、16を介して第2の導電体5に電気的に接続される。第1のスイッチ素子25は、第1の導電体4と第2の導電体5との間を電気的に導通させ、または遮断する。第2のスイッチ素子26は、第1のスイッチ素子25よりも第1の接続部13と第2の接続部14とから離れて設けられる。第2のスイッチ素子26の一端は、第1の配線層10に接続されて、第1の接続部13及び第2の接続部14を介して第1の導電体4に電気的に接続される。また第2のスイッチ素子26の他端は、第3の配線層12に接続されて、第4の接続部17、18を介して第3の導電体6に電気的に接続される。第2のスイッチ素子26は、第1の導電体4と第3の導電体6との間を電気的に導通させ、または遮断する。なお、図1においては、第1の導電体4と第1のスイッチ素子25の一端及び第2のスイッチ素子26の一端とが、第1の接続部13と第2の接続部14とを介して接続された構成を例示している。しかし、第2の接続部14は、一つに限定されず、複数設けてもよい。同様に、第2の導電体5と第1のスイッチ素子25の他端とは、第3の接続部15、16を介して接続されている。また、第3の導電体6と第2のスイッチ素子26の他端とは、第4の接続部17、18を介して接続されている。しかし、第3の接続部15、16の数、第2の接続部17、18の数は、それぞれ2つに限定されず、任意でよい。また、図1においては、各接続部と各導電体とは、それぞれボンディングワイヤで接続されている。しかし、各接続部と各導電体とは、それぞれ低抵抗で電気的に接続できればよく、他の接続方法、例えば導体板で接続してもよい。例えば、半導体素子搭載部3及び導電体7と、第1の導電体4、第2の導電体、第3の導電体6とを、クリップ接続してもよい。図2は、第1の実施形態に係る半導体装置を含む第2の実施形態に係るDC-DCコンバータの構成を例示する回路図である。図2に表したように、半導体装置1aは、図1に表した半導体装置1の半導体素子9を半導体素子9aに置き換えた構成である。半導体素子9aは、半導体素子9の第1のスイッチ素子25及び第2のスイッチ素子26を、それぞれNチャンネル形MOSFET以下、NMOSの第1のスイッチ素子25a及びPチャンネル形MOSFET以下、PMOSの第2のスイッチ素子26aで構成している。これ以外の点については、半導体装置9aは、半導体装置9と同様である。第1のスイッチ素子25aは、ハイサイドスイッチであり、第2のスイッチ素子26aは、ローサイドスイッチである。なお、図2においては、図1と同一の要素には、同一の符号を付している。第1の導電体4には、第1のスイッチ素子25a及び第2のスイッチ素子26aの各ドレインから、駆動信号Vlxが出力される。また、導電体8を介して、制御回路28に信号Vfbが入力される。制御回路28は、信号Vfbに基づき、出力電圧Voutが一定になるように、第1のスイッチ素子25a及び第2のスイッチ素子26aをそれぞれPWM制御する。第2の導電体5は、パワーグランドとして、導電体7とともに接地に接続される。また、第3の導電体6と第2の導電体5との間には、電源電圧Vinが供給される。第1のスイッチ素子25aのソースは、第2の導電体5を介して、接地に接続され、ドレインは、第1の導電体4及び第2のスイッチ素子26aのドレインに接続される。第2のスイッチ素子26aのソースには、第3の導電体6を介して、電源電圧Vinが供給される。第1のスイッチ素子25a及び第2のスイッチ素子26aの各ゲート制御端子は、制御回路28に接続される。なお、図2においては、第2のスイッチ素子26aがPMOSの構成を例示しているが、第2のスイッチ素子26aは、NMOSでもよい。また、第1のスイッチ素子25a、第2のスイッチ素子26aは、IGBT、BJTでもよい。また、図2においては、導電体7を接地端子として、第2の導電体5のパワーグランドと別に設けた構成を例示している。しかし、第2の導電体5を接地端子として用い、導電体7を設けない構成とすることもできる。DC-DCコンバータ40は、半導体装置1a、インダクタ41、平滑コンデンサ42及び検出回路43を備えている。半導体装置1aの第1の導電体4に、インダクタ41の一端が接続される。インダクタ41の他端は、出力端子44に接続される。また、インダクタ41の他端と接地との間には、平滑コンデンサ42と検出回路43とが、並列に接続される。平滑コンデンサ42は、インダクタ41の他端に生成される出力電圧Voutを平滑化する。検出回路43は、出力電圧Voutを検出して、半導体装置1aに、信号Vfbとして帰還する。なお、図2においては、検出回路43は、出力電圧Voutを抵抗で分割する構成を例示しているが、出力電圧Voutをそのまま、信号Vfbとして帰還してもよい。また、平滑コンデンサ42と並列に、出力端子44と接地との間には、負荷45が接続され、出力電流Ioutが流れている。DC-DCコンバータ40の導通損失Ponは、1式のようになる。Pon=Iout2×Vout/Vin×Ronh-RonlRonl...1ここで、Ronlは、ローサイドスイッチである第1のスイッチ素子25aがオンしているときの、第1の導電体4と第2の導電体5との間の抵抗値である。また、Ronhは、ハイサイドスイッチである第2のスイッチ素子26aがオンしているときの、第1の導電体4と第3の導電体6との間の抵抗値である。上記のとおり、半導体装置1aにおいては、第1の導電体4と第1のスイッチ素子25aの一端ドレインとの間の配線長が、第1の導電体4と第2のスイッチ素子26aの一端ドレインとの間の配線長よりも短い。第1の導電体4と第1のスイッチ素子25aのドレインとの間の配線抵抗は、第1の導電体4と第2のスイッチ素子26aのドレインとの間の配線抵抗よりも小さい。したがって、第1のスイッチ素子25aのオン抵抗による損失は、第2のスイッチ素子26aのオン抵抗による損失よりも低減される。降圧比入出力電圧差が大きい動作条件の場合は、Vout/Vin<1となり、第1のスイッチ素子25aの側のオン抵抗Ronlによる導通損失の占める割合が増加する。したがって、半導体装置1aによれば、第1のスイッチ素子25aの配線抵抗を低減して、導通損失増加による効率低下を改善することができる。図3は、図2に表した半導体装置の等価回路図である。図3においては、半導体装置1aの各配線層及び各ボンディングワイヤの直流等価回路を簡略化して表している。第1のスイッチ素子25aは、並列に接続された2つのNMOSで表されている。第2のスイッチ素子26aは、並列に接続された2つのPMOSで表されている。また、各接続部と各導電体とを接続する各ボンディングワイヤは、抵抗値Rwの抵抗で表されている。半導体装置1aにおいては、第1のスイッチ素子25aの一端が、第1の接続部13及び第2の接続部14に近接して設けられている。また、第2のスイッチ素子26aの一端ドレインは、第1の配線層10を介して、第1の接続部13及び第2の接続部14に接続される。そこで、第1のスイッチ素子25aの一端と第1の接続部13及び第2の接続部14との間は、抵抗値0で接続されている。また、第2のスイッチ素子26aの一端は、抵抗値Raの抵抗で第1の接続部13に、抵抗値2Raの抵抗で第2の接続部14にそれぞれ接続されている。第1のスイッチ素子25aがオンしているときの、第1の導電体4と第2の導電体5との間の抵抗値Ronl、第2のスイッチ素子26aがオンしているときの、第1の導電体4と第3の導電体6との間の抵抗値Ronhは、それぞれ2式、3式のようになる。Ronl=RlsRw...2Ronh=RhsRwRa×Rw2Ra/2Rw3RaRw/2...3ここで、Rls、Rhsは、それぞれ第1のスイッチ素子25aのオン抵抗の抵抗値、第2のスイッチ素子26aのオン抵抗の抵抗値である。例えば、第1のスイッチ素子25aのオン抵抗の抵抗値Rls=20mΩ、第2のスイッチ素子26aのオン抵抗の抵抗値Rhs=80mΩ、各ボンディングワイヤの抵抗値Rw=8mΩ、第1の配線層10上の第2の接続部14と第2のスイッチ素子26aの一端との抵抗値Ra=2mΩとする。2式、3式から、抵抗値Ronl、Ronhは、それぞれRonl=28mΩ、Ronh=89.45mΩになる。また、DC-DCコンバータ40として、例えば、電源電圧Vin=12V、出力電圧Vout=1.2V、出力電流Iout=5Aとすると、1式から、導通損失Ponは、Pon=0.854Wになる。比較例図4は、比較例の半導体装置の構成を例示する平面図である。比較例の半導体装置51においては、図1に表した半導体装置1の半導体素子9が、半導体素子52に置き換えられている。なお、図4においては、図1と同一の要素には、同一の符号を付している。半導体素子52においては、第2の接続部54が、第1の配線層10上において、第1のスイッチ素子25と第2のスイッチ素子26との境界を延長した仮想的な境界線27よりも、第2のスイッチ素子26の側に設けられている。第2の接続部54は、第1の配線層10上において、第2のスイッチ素子26のほぼ中央に設けられている。また第1の接続部53は、第1の配線層10上において、第1のスイッチ素子25のほぼ中央に設けられている。第1の接続部53と第2の接続部54とが、境界線27に関して、ほぼ対称の位置に設けられている。したがって、比較例の半導体装置51においては、第1の導電体4と第1のスイッチ素子25との間の配線による抵抗値と、第1の導電体4と第2のスイッチ素子26の一端との間の配線による抵抗値とは、ほぼ等しく構成されている。そのため、第1の導電体4と第1の接続部53とを接続するボンディングワイヤ55の長さは、図1に表した半導体装置1におけるボンディングワイヤ19よりも長くなっている。また、第1の導電体4と第2の接続部54とを接続するボンディングワイヤ56の長さは、図1に表した半導体装置1におけるボンディングワイヤ20の長さよりも長くなっている。図5は、比較例の半導体装置の等価回路図である。図5においては、半導体装置51aの各配線層及びボンディングワイヤの直流等価回路を簡略化して表している。なお、図5においては、図3と同一の要素には、同一の符号を付している。半導体装置51aにおいては、第1のスイッチ素子25aの一端ドレインは、抵抗値0で第1の接続部53に、抵抗値Raで第2の接続部54にそれぞれ接続されている。同様に、第2のスイッチ素子26aの一端ドレインは、抵抗値0で第2の接続部54に、抵抗値Raで第1の接続部53にそれぞれ接続されている。第1のスイッチ素子25aがオンしているときの、第1の導電体4と第2の導電体5との間の抵抗値Ronl、第2のスイッチ素子26aがオンしているときの、第1の導電体4と第3の導電体6との間の抵抗値Ronhは、それぞれ4式、5式のようになる。Ronl=RlsRw×RwRa/2RwRaRw/2...4Ronh=RhsRw×RwRa/2RwRaRw/2...5例えば、半導体装置1aと同一の条件の場合、4式、5式から、抵抗値Ronl、Ronhは、それぞれRonl=28.44mΩ、Ronh=88.44mΩになる。したがって、DC-DCコンバータ40と同一の条件の場合、1式から、導通損失Ponは、Pon=0.861Wになる。このように、降圧比入出力電圧差が大きく、Vout/Vin=0.1<1の条件の場合、第1のスイッチ素子25aのオン抵抗を第2のスイッチ素子26aのオン抵抗よりも小さく設定する。さらに、半導体装置1aのように、第1の接続部13、第2の接続部14を、第1の導電体4に近接して設けることにより、導通損失による効率低下を改善することができる。なお、図1~図3においては、降圧比が大きく、Vout/Vin<1の条件の場合について説明した。しかし、降圧比が小さく、Vout/Vin>1の条件の場合についても、同様に、導通損失による効率低下を改善することができる。第1のスイッチ素子25、25aをハイサイドスイッチとし、第2のスイッチ素子26、26aをローサイドスイッチとする。すなわち、第3の導電体6をパワーグランドとし、第2の導電体5と第3の導電体6との間に電源電圧Vinを供給する。この場合も、第1のスイッチ素子25aのオン抵抗を第2のスイッチ素子26aのオン抵抗よりも小さく設定する。さらに、半導体装置1aのように、第1の接続部13、第2の接続部14を、第1の導電体4に近接して設けることにより、導通損失による効率低下を低減することができる。また、図1においては、第1のスイッチ素子25が、半導体素子9の端部側に、第2のスイッチ素子26が、半導体素子9の内部側に、それぞれ設けられた構成を例示している。しかし、第1のスイッチ素子25と第2のスイッチ素子の配置は、半導体装置1における半導体素子搭載部3と第1の導電体4の配置との関係に応じて、最適な位置にすることができる。図6は、第1の実施形態に係る半導体装置の他の構成を例示する平面図である。図6に表したように、半導体装置1bにおいては、図1に表した半導体装置1の半導体素子9が半導体素子9bに置き換えられている。また、第1の導電体4、第2の導電体5及び第3の導電体6の位置が、半導体装置1と異なっている。半導体装置1bは、これらをパッケージ2aにより、例えば樹脂により封止したり、キャンcanやセラミック筐体などで封止して収容した構造を有する。なお、図6においては、図1と同一の要素には、同一の符号を付している。第1の導電体4は、端部側から内側へ移動している。また、半導体素子9bにおいては、第1のスイッチ素子25が、半導体素子9bの内側へ移動され、第2のスイッチ素子26が、半導体素子9bの端部に移動されている。半導体素子9bは、図1に表した半導体素子9の第1のスイッチ素子25と第2のスイッチ素子26との位置を入れ替えている。第1の接続部13と第2の接続部14とは、第1の導電体4に近接して第1の配線層10上に設けられている。第3の接続部15、16は、第2の導電体5に近接して第2の配線層11上に設けられている。第4の接続部17、18は、第3の導電体6に近接して第3の配線層12上に設けられている。半導体装置1bにおいては、図1に表した半導体素子9における第1の接続部13と第2の接続部14の位置よりも、半導体素子9bの内側へ移動している。また、図1に表した半導体素子9における第3の接続部15、16の位置と第4の接続部17、18の位置とが、入れ替えられている。半導体装置1bにおいても、第1の接続部13、第2の接続部14を、第1の導電体4に近接して設けることにより、導通損失による効率低下を改善することができる。第3の実施形態図7は、第3の実施形態に係る受像器の構成を例示する回路図である。図7に表したように、受像器60においては、受信回路部62が、アンテナ端子61に入力される高周波信号からベースバンド信号を復調する。デジタル信号処理部63は、復調されたベースバンド信号から映像信号を生成する。そして、映像信号は、表示部64で表示される。受信回路部62、表示部64は、比較的に高い電圧が供給される。これに対して、デジタル信号処理部63は、低消費電力と高速処理を実現するため低耐圧の素子で構成されている。デジタル信号処理部63には、比較的に低い電圧が供給される。電源回路部65においては、直流電源回路67が、商用電源66から直流の電源電圧Vinを生成する。電源電圧Vinは、DC-DCコンバータ40で出力電圧Voutに降圧され、デジタル信号処理部63に供給される。電源電圧Vinは、例えば12Vであり、出力電圧Voutは、例えば1.2Vである。DC-DCコンバータ40は、降圧比の大きい動作条件において、第1のスイッチ素子25aの配線抵抗を低減し、導通損失増加による効率低下を改善することができる。したがって、第3の実施形態に係る受像器は、配線抵抗を低減し導通損失による効率低下を改善することができる。なお、図示を省略するが、電源回路部65は、直流電源回路67で生成された電源電圧Vinから、受信回路部62、表示部64に供給する電圧も生成する。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。