半導体集積回路の物理レイアウトを構成する図形の情報を取得する工程と、前記物理レイアウトの転写像計算および段差計算を行う工程と、前記物理レイアウトに基づく信号遅延の計算を行い、当該信号遅延が予め設定された仕様を満たさない配線を求める工程と、前記仕様を満たさない配線について、前記図形の情報および前記段差計算のうち少なくとも一つの結果に基づきリピータの挿入箇所を設定する工程とを備えることを特徴とする半導体装置の製造方法。半導体集積回路の物理レイアウトを構成する図形の情報を取得する工程と、前記物理レイアウトの転写像計算および段差計算を行う工程と、前記物理レイアウトに基づく信号遅延の計算を行い、当該信号遅延が予め設定された仕様を満たさない配線を求める工程と、前記仕様を満たさない配線の情報を配置配線システムに送り、当該配置配線システムにて前記仕様を満たさない配線の情報に基づきリピータの挿入箇所を設定する工程とを備えることを特徴とする半導体装置の製造方法。前記リピータの挿入箇所は、前記図形の情報および前記転写像計算の結果に関する少なくとも一つについて予め設定されたリソグラフィ許容範囲を満たさない箇所であることを特徴とする請求項2に記載の半導体装置の製造方法。前記リピータの挿入箇所は、前記図形の情報、転写像計算の結果、および前記段差計算の結果に関する少なくとも一つについて予め設定されたリソグラフィ許容範囲を満たさない箇所であることを特徴とする請求項2に記載の半導体装置の製造方法。前記仕様は、配線幅、配線長、前記半導体集積回路の素子を構成する金属膜厚、および層間絶縁膜の膜厚のうち少なくとも1つに関する許容値であることを特徴とする請求項1から4のうちいずれか1項に記載の半導体装置の製造方法。前記仕様を満たさない配線の情報は、前記物理レイアウト上の座標値であることを特徴とする請求項1から4のうちいずれか1項に記載の半導体装置の製造方法。半導体集積回路の物理レイアウトを構成する図形の情報を取得するステップと、前記物理レイアウトの転写像計算を行うステップと、前記物理レイアウトの段差計算を行うステップと、前記物理レイアウトに基づく信号遅延の計算を行い、当該信号遅延が予め設定された仕様を満たさない配線を求めるステップと、前記仕様を満たさない配線について、前記図形の情報、転写像計算、および前記段差計算のうち少なくとも一つの結果に基づきリピータの挿入箇所を設定するステップとをコンピュータによって実行させることを特徴とする半導体装置の製造プログラム。半導体集積回路の物理レイアウトを構成する図形の情報を取得するステップと、前記物理レイアウトの転写像計算および段差計算の少なくとも一方を行うステップと、前記物理レイアウトに基づく信号遅延の計算を行い、当該信号遅延が予め設定された仕様を満たさない配線を求めるステップと、前記仕様を満たさない配線の情報を配置配線システムに送り、当該配置配線システムで前記仕様を満たさない配線について、前記図形の情報、前記転写像計算および前記段差計算のうち少なくとも一つの結果に基づきリピータの挿入箇所を設定するステップとをコンピュータによって実行させることを特徴とする半導体装置の製造プログラム。半導体集積回路の物理レイアウトを構成する図形の情報を取得するステップと、前記物理レイアウトの転写像計算および段差計算の少なくとも一方を行うステップと、前記物理レイアウトに基づく信号遅延の計算を行い、当該信号遅延が予め設定された仕様を満たさない配線を求めるステップと、前記仕様を満たさない配線について、前記図形の情報および前記転写像計算のうち少なくとも一つの結果に基づきリピータの挿入箇所を設定するステップとを実行するコンピュータを含むことを特徴とする半導体装置の製造システム。半導体集積回路の物理レイアウトを構成する図形の情報を取得するステップと、前記物理レイアウトの転写像計算を行うステップと、前記物理レイアウトの段差計算を行うステップと、前記物理レイアウトに基づく信号遅延の計算を行い、当該信号遅延が予め設定された仕様を満たさない配線を求めるステップと、前記仕様を満たさない配線について、前記図形の情報、転写像計算、および前記段差計算のうち少なくとも一つの結果に基づきリピータの挿入箇所を設定するステップとを実行するコンピュータを含むことを特徴とする半導体装置の製造システム。半導体集積回路の物理レイアウトを構成する図形の情報を取得するステップと、前記物理レイアウトの転写像計算、および段差計算の少なくとも一方を行うステップと、前記物理レイアウトに基づく信号遅延の計算を行い、当該信号遅延が予め設定された仕様を満たさない配線を求めるステップと、前記仕様を満たさない配線の情報を容量抽出システムに送り、当該容量抽出システムで前記仕様を満たさない配線の情報について、前記図形の情報および前記転写像計算のうち少なくとも一つの結果に基づきリピータの挿入箇所を設定するステップとを実行するコンピュータを含むことを特徴とする半導体装置の製造システム。半導体集積回路の物理レイアウトを構成する図形の情報を取得するステップと、前記物理レイアウトの転写像計算および段差計算を行うステップと、前記物理レイアウトに基づく信号遅延の計算を行い、当該信号遅延が予め設定された仕様を満たさない配線を求めるステップと、前記仕様を満たさない配線の情報を配置配線システムに送り、当該配置配線システムで前記仕様を満たさない配線について、前記図形の情報、前記転写像計算および前記段差計算のうち少なくとも一つの結果に基づきリピータの挿入箇所を設定するステップとを実行するコンピュータを含むことを特徴とする半導体装置の製造システム。しかしながら、上記の従来技術では、タイミング収束処理の結果にリソグラフィマージン未達パターンが存在するかを確認してはいない。すなわち、タイミング収束のフローと、レイアウト処理のフローとのインタフェースが存在しないために、レイアウト変更時のタイミングへの影響、およびリピータ挿入時のリソグラフィへの影響を調べることが困難となっている。このため、マスクデータを作成した後にタイミングエラーが万が一発生してしまうと、レイアウトの段階まで後戻りする必要が生じ、開発時間が莫大に増えてしまうことになる。また、リピータ挿入時に配線が切断されると短い配線長の図形が生じ、リソグラフィエラーの原因となるという問題が生じている。本発明は、タイミング収束のための処理としてリピータ挿入に注目し、リピータ挿入時にレイアウトへの影響を考慮する技術を提供することを目的とする。本発明は、半導体集積回路の物理レイアウトを構成する図形の情報を取得する工程と、物理レイアウトの転写像計算を行う工程と、物理レイアウトに基づく信号遅延の計算を行い、この信号遅延が予め設定された仕様を満たさない配線を求める工程と、仕様を満たさない配線について、図形の情報および転写像計算のうち少なくとも一つの結果に基づきリピータの挿入箇所を設定する工程とを備える半導体装置の製造方法である。このような本発明では、信号遅延の仕様を満たさない配線にリピータを挿入するにあたり、物理レイアウトの図形の情報および転写像計算のうち少なくとも一つの結果を考慮した箇所に挿入することから、リピータ挿入時のレイアウトへの影響を考慮したリピータ挿入を行うことができるようになる。また、本発明は、半導体集積回路の物理レイアウトを構成する図形の情報を取得する工程と、物理レイアウトの転写像計算および段差計算を行う工程と、物理レイアウトに基づく信号遅延の計算を行い、この信号遅延が予め設定された仕様を満たさない配線を求める工程と、仕様を満たさない配線について、図形の情報および段差計算のうち少なくとも一つの結果に基づきリピータの挿入箇所を設定する工程とを備える半導体装置の製造方法である。このような本発明では、信号遅延の仕様を満たさない配線にリピータを挿入するにあたり、物理レイアウトの図形の情報および段差計算のうち少なくとも一つの結果を考慮した箇所に挿入することから、リピータ挿入時のレイアウトへの影響を考慮したリピータ挿入を行うことができるようになる。また、本発明は、半導体集積回路の物理レイアウトを構成する図形の情報を取得する工程と、物理レイアウトの転写像計算を行う工程と、物理レイアウトに基づく信号遅延の計算を行い、この信号遅延が予め設定された仕様を満たさない配線を求める工程と、仕様を満たさない配線の情報を容量抽出システムに送り、容量抽出システムで仕様を満たさない配線について、図形の情報および転写像計算のうち少なくとも一つの結果に基づきリピータの挿入箇所を設定する工程とを備える半導体装置の製造方法である。このような本発明では、信号遅延の仕様を満たさない配線の情報を容量抽出システムに送り、この容量抽出システムにおいてリピータを挿入するにあたり、物理レイアウトの図形の情報および転写像計算のうち少なくとも一つの結果を考慮した箇所に挿入することから、リピータ挿入時のレイアウトへの影響を考慮したリピータ挿入を行うことができるようになる。ここで、容量抽出システムとは、半導体集積回路の物理レイアウトから寄生容量を求める演算を行う計算システム例えば、RC抽出ツールのことを言う。また、本発明は、半導体集積回路の物理レイアウトを構成する図形の情報を取得する工程と、物理レイアウトの転写像計算および段差計算を行う工程と、物理レイアウトに基づく信号遅延の計算を行い、この信号遅延が予め設定された仕様を満たさない配線を求める工程と、仕様を満たさない配線の情報を配置配線システムに送り、配置配線システムで仕様を満たさない配線について、図形の情報および転写像計算のうち少なくとも一つの結果に基づきリピータの挿入箇所を設定する工程とを備える半導体装置の製造方法である。このような本発明では、信号遅延の仕様を満たさない配線の情報を配置配線システムに送り、この容量抽出システムにおいてリピータを挿入するにあたり、物理レイアウトの図形の情報および転写像計算のうち少なくとも一つの結果を考慮した箇所に挿入することから、リピータ挿入時のレイアウトへの影響を考慮したリピータ挿入を行うことができるようになる。ここで、配置配線システムとは、半導体集積回路から物理レイアウトの図形情報を生成する計算システム例えば、配置配線ツールのことを言う。また、本発明は、半導体集積回路の物理レイアウトを構成する図形の情報を取得するステップと、物理レイアウトの転写像計算を行うステップと、物理レイアウトに基づく信号遅延の計算を行い、この信号遅延が予め設定された仕様を満たさない配線を求めるステップと、仕様を満たさない配線について、図形の情報および転写像計算のうち少なくとも一つの結果に基づきリピータの挿入箇所を設定するステップとをコンピュータによって実行させる半導体装置の製造プログラムである。このような本発明では、信号遅延の仕様を満たさない配線にリピータを挿入するにあたり、物理レイアウトの図形の情報および転写像計算の結果のうち少なくとも一つを考慮した箇所に挿入することから、リピータ挿入時のレイアウトへの影響を考慮したリピータ挿入を行うことができるプログラムを提供できるようになる。また、本発明は、半導体集積回路の物理レイアウトを構成する図形の情報を取得するステップと、物理レイアウトの転写像計算を行うステップと、物理レイアウトの段差計算を行うステップと、物理レイアウトに基づく信号遅延の計算を行い、この信号遅延が予め設定された仕様を満たさない配線を求めるステップと、仕様を満たさない配線について、図形の情報、転写像計算、および段差計算のうち少なくとも一つの結果に基づきリピータの挿入箇所を設定するステップとをコンピュータによって実行させる半導体装置の製造プログラムである。このような本発明では、信号遅延の仕様を満たさない配線にリピータを挿入するにあたり、物理レイアウトの図形の情報および段差計算の結果のうち少なくとも一つを考慮した箇所に挿入することから、リピータ挿入時のレイアウトへの影響を考慮したリピータ挿入を行うことができるプログラムを提供できるようになる。また、本発明は、半導体集積回路の物理レイアウトを構成する図形の情報を取得するステップと、物理レイアウトの転写像計算を行うステップと、物理レイアウトに基づく信号遅延の計算を行い、この信号遅延が予め設定された仕様を満たさない配線を求めるステップと、仕様を満たさない配線の情報を容量抽出システムに送り、容量抽出システムで仕様を満たさない配線について、図形の情報および転写像計算のうち少なくとも一つの結果に基づきリピータの挿入箇所を設定するステップとをコンピュータによって実行させる半導体装置の製造プログラムである。このような本発明では、信号遅延の仕様を満たさない配線の情報を容量抽出システムに送り、この容量抽出システムにおいてリピータを挿入するにあたり、物理レイアウトの図形の情報および転写像計算のうち少なくとも一つの結果を考慮した箇所に挿入することから、リピータ挿入時のレイアウトへの影響を考慮したリピータ挿入を行うことができるプログラムを提供できるようになる。ここで、容量抽出システムとは、半導体集積回路の物理レイアウトから寄生容量を求める演算を行う計算システム例えば、RC抽出ツールのことを言う。また、本発明は、半導体集積回路の物理レイアウトを構成する図形の情報を取得するステップと、物理レイアウトの転写像計算および段差計算の少なくとも一方を行うステップと、物理レイアウトに基づく信号遅延の計算を行い、この信号遅延が予め設定された仕様を満たさない配線を求めるステップと、仕様を満たさない配線の情報を配置配線システムに送り、配置配線システムで仕様を満たさない配線について、図形の情報、転写像計算および段差計算のうち少なくとも一つの結果に基づきリピータの挿入箇所を設定するステップとをコンピュータによって実行させる半導体装置の製造プログラムである。このような本発明では、信号遅延の仕様を満たさない配線の情報を配置配線システムに送り、この容量抽出システムにおいてリピータを挿入するにあたり、物理レイアウトの図形の情報および転写像計算のうち少なくとも一つの結果を考慮した箇所に挿入することから、リピータ挿入時のレイアウトへの影響を考慮したリピータ挿入を行うことができるプログラムを提供できるようになる。ここで、配置配線システムとは、半導体集積回路から物理レイアウトの図形情報を生成する計算システム例えば、配置配線ツールのことを言う。また、本発明は、半導体集積回路の物理レイアウトを構成する図形の情報を取得するステップと、物理レイアウトの転写像計算および段差計算の少なくとも一方を行うステップと、物理レイアウトに基づく信号遅延の計算を行い、この信号遅延が予め設定された仕様を満たさない配線を求めるステップと、仕様を満たさない配線について、図形の情報および転写像計算のうち少なくとも一つの結果に基づきリピータの挿入箇所を設定するステップとを実行するコンピュータを含む半導体装置の製造システムである。このような本発明では、信号遅延の仕様を満たさない配線にリピータを挿入するにあたり、物理レイアウトの図形の情報および転写像計算のうち少なくとも一つの結果を考慮した箇所に挿入することから、リピータ挿入時のレイアウトへの影響を考慮したリピータ挿入を行うことができる製造システムを提供できるようになる。また、本発明は、導体集積回路の物理レイアウトを構成する図形の情報を取得するステップと、前記物理レイアウトの転写像計算を行うステップと、物理レイアウトの段差計算を行うステップと、物理レイアウトに基づく信号遅延の計算を行い、この信号遅延が予め設定された仕様を満たさない配線を求めるステップと、仕様を満たさない配線について、図形の情報、転写像計算、および段差計算のうち少なくとも一つの結果に基づきリピータの挿入箇所を設定するステップとを実行するコンピュータを含む半導体装置の製造システムである。このような本発明では、信号遅延の仕様を満たさない配線にリピータを挿入するにあたり、物理レイアウトの図形の情報、転写像計算および段差計算のうち少なくとも一つの結果を考慮した箇所に挿入することから、リピータ挿入時のレイアウトへの影響を考慮したリピータ挿入を行うことができる製造システムを提供できるようになる。また、本発明は、半導体集積回路の物理レイアウトを構成する図形の情報を取得するステップと、物理レイアウトの転写像計算、および段差計算の少なくとも一方を行うステップと、物理レイアウトに基づく信号遅延の計算を行い、この信号遅延が予め設定された仕様を満たさない配線を求めるステップと、仕様を満たさない配線の情報を容量抽出システムに送り、容量抽出システムで仕様を満たさない配線について、図形の情報および転写像計算のうち少なくとも一つの結果に基づきリピータの挿入箇所を設定するステップとを実行するコンピュータを含む半導体装置の製造システムである。このような本発明では、信号遅延の仕様を満たさない配線の情報を容量抽出システムに送り、この容量抽出システムにおいてリピータを挿入するにあたり、物理レイアウトの図形の情報および転写像計算のうち少なくとも一つの結果を考慮した箇所に挿入することから、リピータ挿入時のレイアウトへの影響を考慮したリピータ挿入を行うことができる製造システムを提供できるようになる。ここで、容量抽出システムとは、半導体集積回路の物理レイアウトから寄生容量を求める演算を行う計算システム例えば、RC抽出ツールのことを言う。また、本発明は、半導体集積回路の物理レイアウトを構成する図形の情報を取得するステップと、物理レイアウトの転写像計算および段差計算を行うステップと、物理レイアウトに基づく信号遅延の計算を行い、この信号遅延が予め設定された仕様を満たさない配線を求めるステップと、仕様を満たさない配線の情報を配置配線システムに送り、配置配線システムで仕様を満たさない配線について、図形の情報、転写像計算および段差計算のうち少なくとも一つの結果に基づきリピータの挿入箇所を設定するステップとを実行するコンピュータを含む半導体装置の製造システムである。このような本発明では、信号遅延の仕様を満たさない配線の情報を配置配線システムに送り、この容量抽出システムにおいてリピータを挿入するにあたり、物理レイアウトの図形の情報および転写像計算のうち少なくとも一つの結果を考慮した箇所に挿入することから、リピータ挿入時のレイアウトへの影響を考慮したリピータ挿入を行うことができる製造システムを提供できるようになる。ここで、配置配線システムとは、半導体集積回路から物理レイアウトの図形情報を生成する計算システム例えば、配置配線ツールのことを言う。本発明によれば、信号遅延が予め設定された仕様を満たさない配線のうちリソグラフィマージン未達パターンに的確にリピータを挿入でき、設計フローの後戻りをなくすことが可能となる。その結果、設計フロー全体を効率化することが可能となる。以下、本発明の実施の形態を図に基づき説明する。[処理の概要]本発明は、製造対象となる半導体集積回路の設計支援において、回路の信号遅延を調整するため所定の配線にバッファ等の素子から成るリピータを挿入するにあたり、リソグラフィの影響を考慮してリピータを挿入する点に特徴がある。本実施形態に係る半導体装置の製造方法とは、主として次のような工程を備えている。a半導体集積回路の物理レイアウトを構成する図形の情報を取得する工程。b物理レイアウトの転写像計算および段差計算を行う工程。c物理レイアウトに基づく信号遅延の計算を行い、この信号遅延が予め設定された仕様を満たさない配線を求める工程。d上記仕様を満たさない配線について、図形の情報、転写像計算および段差計算のうち少なくとも一つの結果に基づきリピータの挿入箇所を設定する工程。より具体的には、先ず、製造対象となる半導体集積回路の詳細配線後の物理レイアウトから、この物理レイアウトを構成する図形データGDSフォーマットのデータを配置配線ツール配置配線システムとも言う。で生成し、この図形データを形状チェックシステムに入力する。次に、形状チェックシステムで、レイアウトの転写シミュレーションおよび段差シミュレーションを行って配線幅、配線長が所定のフォトリソグラフィ条件を満たさない箇所、すなわちスペックが未達である箇所リソグラフィマージン未達パターンの座標値リストを作成する。また、回路の寄生容量値、寄生抵抗値をRC抽出ツールRC抽出システムとも言う。によって抽出し、回路の信号遅延を計算して、仕様を満たさない配線を求める。ここで、回路の寄生抵抗値Rは、配線膜厚および配線幅によって求まる配線断面積A、配線長L、電気抵抗率ρによって計算される。このため、転写シミュレーションの結果および段差シミュレーションの結果を用い、R=ρ×L/Aの計算によって求められる。仕様として回路の寄生抵抗値Rを用いる場合もあり、この場合には上記計算によって求めた寄生抵抗値Rが所定の値を満たさない配線を求めることになる。次いで、配置配線等のフロアプランの制約を違反しない範囲で、上記仕様を満たさない配線のうち、リソグラフィマージン未達パターンとなっている物理レイアウト上の座標値に選択的にバッファを挿入し、再び信号遅延計算のチェックタイミングチェックをかける。その後、タイミングチェックに問題がなければ物理レイアウトのデータを後段例えば、マスクデータ処理システムに出力する。このような方法によって、詳細配線後の物理レイアウトに形状チェックをかけて、リピータ挿入推奨位置を的確に抽出できるようになる。[第1実施形態]次に、本発明の半導体装置の製造方法に係る第1実施形態を説明する。なお、第1実施形態の説明を行うに先立ち、比較のために従来の製造方法の流れを簡単に説明する。図7は、従来の製造方法を説明するフローチャートである。すなわち、従来の製造方法では、配置配線ツールによる概略配線ステップS401、詳細配線ステップS402の処理によって生成した物理レイアウトの図形データGDSフォーマットのデータをマスクデータ処理へ送る。一方、タイミング収束処理として、RC抽出処理ステップS403、遅延計算を行い、遅延計算で予め設定された仕様を満たさないエラータイミングエラーがある場合には、その対処法の一つとしてリピータの挿入を行うステップS406。リピータの挿入後、再度遅延計算を行い、信号遅延が予め設定された仕様を満たしている場合には静的タイミング解析を行うステップS405。図8は、従来の製造方法で挿入する場合のリピータ挿入箇所を示す図である。図8に示す配線パターンPのうち矢印で示した位置にリピータが挿入される。リピータ挿入位置は長配線長箇所であるが、図8では長配線長箇所に対して、近傍のレイアウトを考慮せずにリピータの挿入位置が選択されている。したがって、リピータ挿入後に配線長の短い図形が生成され、リソグラフィマージン未達パターンが新たに生じる場合がある。また、リソグラフィマージン未達パターンを有する長配線P’にあるにもかかわらず、ここにはリピータが挿入されないことにもなる。従来の製造方法では、マスクデータ処理とタイミング収束処理とが独立に行われているため、上記配線長の短い図形が生成することに対する考慮はされない。したがって、図7に示したようなリピータ挿入後にリソグラフィマージンチェックは行われないが、もし行われた場合には、図7の破線で示すように、静的タイミング解析ステップS405の次にリソグラフィマージン未達パターンの有無を確認し、存在する場合には配置配線ツールまで戻ってレイアウトの修正が必要となる。この後戻りによる処理時間の増加が発生することになる。次に、本発明の半導体装置の製造方法に係る第1実施形態を説明する。図1は、第1実施形態に係る半導体装置の製造方法を説明するフローチャートである。第1実施形態と先に説明した従来技術との相違は、配置配線で生成した物理レイアウトの図形データについて形状チェックおよびOPC光近接効果補正およびOPC検証を行ったことである。順に説明すると、先ず、配置配線ツールによる概略配線ステップS101、詳細配線ステップS102の処理によって生成した物理レイアウトの図形データGDSフォーマットのデータをマスクデータ処理へ送る。一方、タイミング収束処理として、RC抽出ツールによるRC抽出処理ステップS105を行うが、このRC抽出ツールに回路の接続情報を送る処理ステップS103および配置配線ツールで生成した物理レイアウトの図形データに基づく形状チェックおよびOPC、OPC検証ステップS104を行う。この形状チェックとしては、物理レイアウトの図形データから予め設定された長さ以上となる長配線長箇所を抽出する。抽出された箇所の情報は、物理レイアウト上の座標として保持される。また、OPC、OPC検証を行い、リソグラフィマージン未達パターンの抽出を行う。上記形状チェックおよびOPC検証の結果リソグラフィマージン未達パターンの位置は、RC抽出ツールに入力される。RC抽出ツールに入力された情報回路の接続情報および形状チェックおよびOPC検証の結果は、RC抽出後の遅延計算でタイミングエラーが生じた場合に使用する。すなわち、遅延計算ツールによって、回路の信号遅延を計算しステップS106、予め設定された仕様を満たさないタイミングエラーが生じた場合、この対処法のひとつとして、リピータの挿入を行うステップS107。本実施形態では、このリピータ挿入位置を、RC抽出ツールに入力した形状チェックおよびリソグラフィマージンチェックの情報リソグラフィマージン未達パターンの位置、さらに回路の接続情報を用い、レイアウトを考慮に入れた挿入位置とする。回路における配線の信号遅延は、配線長の二乗に比例して増大するので、タイミングエラーがある場合には配線途中にバッファ等の素子から成るリピータを挿入することによって配線を切断し、遅延を調整してタイミングエラーを改善することができる。この際、リピータ挿入位置を、長配線長でかつリソグラフィマージン未達パターンの位置とすることにより、タイミングエラー改善と同時にリソグラフィマージン未達パターンをなくすことができる。すなわち、両者にとって好都合な位置に選択的にリピータを挿入することができる。ここで、第1実施形態におけるリピータ挿入工程ステップS107について詳細に説明する。先ず、前述の形状チェック、リソグラフィマージンチェックをRC抽出ツールに入力する。RC抽出ツールは、遅延計算の前段階で製造対象となる半導体集積回路の寄生容量値寄生抵抗値を抽出するものであるが、その際に回路の物理レイアウトの情報を扱うことから、本実施形態ではこの機能を利用している。すなわち、RC抽出ツールでは、RC抽出を行うにあたり物理レイアウトの入出力を行う機能を備えているので、物理レイアウトの形状チェックおよびOPC、OPC検証などのリソグラフィマージンチェックの情報を付加的に入力することができる。上記形状チェックでは配置配線処理後に出力されるGDSデータの配線幅、配線長の分布を調べる。形状チェックとは、例えばデザインルールチェックの方式でレイアウトを構成する図形の線幅、線長等を調べる方法である。形状チェックの結果のヒストグラムを図2に示す。図2aの横軸は配線長を、縦軸は各配線長の頻度を示している。また、図2bの横軸はaの配線長を仮定した場合の配線遅延を示している。図2bの許容値より右の配線遅延は遅延の閾値を超える値であり、この範囲を配線長に変換した場合の範囲を図2aの丸印で示している。また、図2aとbとの間の変換は図2cのグラフを用いて行っている。図2cは横軸が配線長、縦軸がモデル回路、容量値、抵抗値を指定して遅延計算を行ったときの遅延関数の傾きである。すなわち、本実施形態で使用したモデル回路では配線長が長くなると、遅延関数の傾きが小さくなる、つまりスピードが遅くなることを示している。したがって、遅延が所定の値以上となる配線長は配線を切断する必要がある。すなわち図2aの丸印内の斜線で示した配線長がレイアウトに存在する場合、その配線長部分にリピータを挿入することになる。なお、図2に示す例では、配線長について回路の遅延計算、容量値および抵抗値の制約から決められる仕様を満たすか否かの観点から許容値を設定しているが、配線長のほか、配線幅、半導体集積回路の素子を構成する金属の膜厚、相関絶縁膜の膜厚のうち少なくとも1つに関する許容値を用いるようにすればよい。さらに、本実施形態では、物理レイアウトについてOPCおよびOPC検証を施し、この結果として得られるリソグラフィマージン未達パターンの情報を用いてリピータ挿入箇所を決定する。一例として、OPCおよびリソグラフィマージンチェックの転写シミュレーションの光学条件として、露光波長193nm、NA=0.75、σ=0.85、2/3輪帯に設定し、露光量を13.5mJセンターで0.5mJステップずつ変動させ、デフォーカス量を±0.2μmの範囲を0.05μmステップで計算を行っている。なお、ドーズフォーカス条件の設定値は100nmのラインアンドスペースをターゲットとしている。また、OPC処理はリソグラフィマージン未達パターンが抽出できればかけてもかけなくてもよい。ここで、リソグラフィマージン未達パターンとは、例えば図3に示すような、太い配線幅のラインP1近傍のラインに多数存在した。150nm以上のライン幅の近傍に100nmのラインが存在すると100nmのライン幅が狭まりリソグラフィマージン未達パターンとなる。この100nmのライン幅が狭まっている箇所では、100nmのラインが短くなれば配線が切断されればリソグラフィマージン未達パターンを削減することができる。こうしたリソグラフィマージン未達パターンの位置座標をRC抽出ツールに入力し、回路の接続情報を参照すると、リピータの挿入が必要な場合に、リソグラフィマージン未達パターンに選択的に挿入することができる。このリソグラフィマージン未達パターンの位置は、転写像の計算結果から得る場合のほか、回路の接続情報や段差シミュレーションの計算結果からも得ることができる。また、転写像の計算結果および回路の接続情報、段差シミュレーションの計算結果の複数から得るようにしてもよい。回路の接続情報からリソグラフィマージン未達パターンの位置を特定する場合、転写像の計算結果から特定する場合に比べて位置が多少ずれることが予測されるが、配線の切断と言う目的では1nmのレベルの精度が必要なわけではない。本実施形態で選択されたリピータ挿入位置を図3の矢印で示している。矢印の配線長は太いラインP1の近傍に存在する長配線P’である。転写像図中太実線をみると矢印の位置を含めた近傍で配線幅が狭いことがわかる。そこで、この位置にリピータが挿入されればリソグラフィマージンの観点から好都合である。本実施形態では、こうしてリピータを挿入した物理レイアウトに再び検証を施し、新たに問題がないことを確認しステップS108、遅延計算ステップS106、静的タイミング解析ステップS109を行う。このように本実施形態では、リピータ挿入後に、リソグラフィマージンチェック、タイミング検証が再びなされる。ここで、レイアウト検証ステップS108に関しては不必要であれば省略することができる。処理が不必要な場合とは、レイアウトの変更がわずかで、明らかに新たに発生するリソグラフィマージン未達パターンがないと判断できる場合である。なお、本実施形態において、上記説明したOPC、OPC検証の条件は製造対象となる半導体集積回路に応じて各々設定することができる。また、形状チェックはデザインルールチェック方式のほか、レイアウトおよびウエハ画像分析、膜厚分布等によるものでもよい。また、本実施形態で使用したリピータ挿入のレイアウトの例は回路図面の一例に過ぎない。さらに、本実施形態では長配線長箇所でかつリソグラフィマージン未達パターンに選択的にリピータを挿入したが、この条件に限られるものではない。例えば、図6に示すように、リソグラフィマージン未達パターン、長配線長箇所、クリティカルパスという3つの条件のうち、少なくとも2つが重なる条件を満たす箇所にリピータを挿入するよう、目的に応じて設定してもよい。また、本実施形態では、形状チェックとして、半導体集積回路の物理レイアウトの図形データから予め設定された長さ以上となる長配線長箇所を抽出する例を説明したが、これ以外の形状チェックとして、物理レイアウトの断面構造から配線の段差を検出し、この段差が予め設定された値以上となる配線の箇所を抽出し、リピータ挿入箇所の候補とするようにしてもよい。[第2実施形態]次に、本発明の半導体装置の製造方法に係る第2実施形態を説明する。第2実施形態は、先に説明した第1実施形態における形状チェック、OPC、OPC検証の処理をRC抽出ツールRC抽出システムに内蔵したものである。図4は、第2実施形態に係る半導体装置の製造方法を説明するフローチャートである。先ず、配置配線ツールによる概略配線ステップS201、詳細配線ステップS202の処理によって生成した物理レイアウトの図形データGDSフォーマットのデータをマスクデータ処理へ送る。一方、生成した物理レイアウトの図形データをRC抽出ツールに送り、RC抽出ツール内で形状チェック、OPC、OPC検証、およびRC抽出を行うステップS203。すなわち、RC抽出ツールでは、詳細配線後の物理レイアウトの図形データから予め設定された長さ以上となる長配線長箇所を抽出する。また、RC抽出ツールは、物理レイアウトの図形データからOPC、OPC検証を行い、リソグラフィマージン未達パターンの抽出を行う。OPC、OPC検証の条件およびリソグラフィマージンチェックの内容は先に説明した第1実施形態と同じでよい。形状チェックとしては、物理レイアウトの図形データから予め設定された長さ以上となる長配線長箇所を抽出する。抽出された箇所の情報は、物理レイアウト上の座標として保持される。また、リソグラフィマージン未達パターンの検証は、OPC、OPC検証を行い、所定のリソグラフィマージンを達成していない箇所の抽出を行う。なお、リソグラフィマージン未達パターンは、転写像の計算結果から得る場合のほか、回路の接続情報や段差シミュレーションの計算結果からも得ることができる。また、転写像の計算結果および回路の接続情報、段差シミュレーションの計算結果の複数から得るようにしてもよい。その後、形状チェックおよびリソグラフィマージン未達パターンの検証結果を保持し、遅延計算ツールによって回路の信号遅延を計算するステップS204。その結果、タイミングエラーが発生し、リピータ挿入が必要であると判断すると、先に保持していた形状チェック、リソグラフィマージン未達パターンの情報および回路接続情報とを合わせてリピータ挿入箇所を抽出し、リピータを挿入するステップS205。リピータの挿入箇所は第1実施形態と同様、図3に示す矢印の位置となる。また、リピータ挿入後の物理レイアウトに対してレイアウト検証を行ってステップS206、新たにリソグラフマージン未達箇所が発生していないことを確認し、静的タイミング解析ステップS206を行う。ここで、レイアウト検証ステップS206に関しては不必要であれば省略することができる。処理が不必要な場合とは、物理レイアウトの変更がわずかで、明らかに新たに発生するリソグラフィマージン未達パターンがないと判断できる場合である。第2実施形態では、第1実施形態で必要であった形状チェックの結果および回路の接続情報のRC抽出ツールへの入力が不要となるため、第1実施形態に比べて処理効率を向上させることが可能となる。つまり、RC抽出ツール内でリソグラフィ検証を行うことにより、余分なデータ入出力時間を割愛して処理時間を短縮することが可能となる。なお、本実施形態において、上記説明したOPC、OPC検証の条件は製造対象となる半導体集積回路に応じて各々設定することができる。また、形状チェックはデザインルールチェック方式のほか、レイアウトおよびウエハ画像分析、膜厚分布等によるものでもよい。また、本実施形態で使用したリピータ挿入のレイアウトの例は回路図面の一例に過ぎない。さらに、本実施形態では長配線長箇所でかつリソグラフィマージン未達パターンに選択的にリピータを挿入したが、この条件に限られるものではない。例えば、図6に示すように、リソグラフィマージン未達パターン、長配線長箇所、クリティカルパスという3つの条件のうち、少なくとも2つが重なる条件を満たす箇所にリピータを挿入するよう、目的に応じて設定してもよい。また、本実施形態では、形状チェックとして、半導体集積回路の物理レイアウトの図形データから予め設定された長さ以上となる長配線長箇所を抽出する例を説明したが、これ以外の形状チェックとして、物理レイアウトの断面構造から配線の段差を検出し、この段差が予め設定された値以上となる配線の箇所を抽出し、リピータ挿入箇所の候補とするようにしてもよい。[第3実施形態]次に、本発明の半導体装置の製造方法に係る第3実施形態を説明する。第3実施形態は、先に説明した第1実施形態における形状チェック、OPC、OPC検証および遅延計算によるタイミングエラーチェックの処理を配置配線ツール配置配線システムで処理する点に特徴がある。図5は、第3実施形態に係る半導体装置の製造方法を説明するフローチャートである。先ず、配置配線ツールにおいて、概略配線ステップS301、詳細配線ステップS302の処理によって生成した物理レイアウトの図形データGDSフォーマットのデータをマスクデータ処理へ送る。次いで、同じ配置配線ツールにおいて、形状チェックを行い、長配線長の図形を抽出するとともに、RC抽出を行うステップS303。形状チェックでは、詳細配線後の物理レイアウトの図形データから予め設定された長さ以上となる長配線長箇所を抽出する。抽出された箇所の情報は、物理レイアウト上の座標として保持される。また、配置配線ツールは、物理レイアウトの図形データからOPC、OPC検証を行い、リソグラフィマージン未達パターンの抽出を行う。OPC、OPC検証の条件およびリソグラフィマージンチェックの内容は先に説明した第1実施形態と同じでよい。なお、リソグラフィマージン未達パターンは、転写像の計算結果から得る場合のほか、回路の接続情報や段差シミュレーションの計算結果からも得ることができる。また、転写像の計算結果および回路の接続情報、段差シミュレーションの計算結果の複数から得るようにしてもよい。ここまでの処理で、形状チェックの結果、特性上の仕様を満たさない配線長箇所かつリソグラフィマージン未達パターンを抽出し、その情報を保持する。次に、配置配線ツールは、先に生成した物理レイアウトの図形データまたはOPC検証で算出した転写像のデータを用いて容量値および抵抗値の算出を行う。その後、こうして算出した容量値および抵抗値を使用して、配置配線システムに内蔵された遅延計算処理部で遅延計算を行うステップS304。その結果、タイミングエラーが発生し、リピータ挿入が必要であると判断すると、先に保持していた形状チェック、リソグラフィマージン未達パターンの情報および回路の接続情報を参照して、リピータ挿入箇所を抽出し、リピータを挿入するステップS405。リピータの挿入では、配置配線等のフロアプランの制約を違反しない範囲でバッファ等の素子を分割した配線間に挿入する。リピータの挿入箇所は第1実施形態と同様、図3に示す矢印の位置となる。また、リピータ挿入後の物理レイアウトに対してレイアウト検証を行ってステップS306、新たにリソグラフマージン未達箇所が発生していないことを確認する。ここで、レイアウト検証ステップS306に関しては不必要であれば省略することができる。処理が不必要な場合とは、物理レイアウトの変更がわずかで、明らかに新たに発生するリソグラフィマージン未達パターンがないと判断できる場合である。以上の処理までを配置配線ツールで行い、続いてRC抽出ステップS307、遅延計算ステップS308、静的タイミング解析ステップS309を行う。配置配線ツール内での処理によってリピータ挿入を行っていることから、それ以降の処理ではリピータ挿入の必要な箇所は発生しない。なお、本実施形態では、遅延計算によるタイミングエラーチェックの処理ステップS304を配置配線ツールに内蔵された遅延計算処理部で計算しているが、この遅延計算は多くの計算時間を必要とし、全体の処理時間を増大させる場合もある。そのような場合は、あらかじめ容量および抵抗値と遅延時間との関係を求めておき、容量および抵抗値に関する制約を作成しておく。すなわち、配置配線ツールで詳細配線後の図形データから容量抵抗を算出する際に、配線幅、スペース幅に関するデザインルール、または容量値、抵抗値に関するルールを入れておく。そして、配置配線ツールの容量、抵抗計算時に上記ルールを読み込み、概要箇所の座標を配置配線データベースに出力する。このようにすれば、形状チェックを行うのみでステップS304の遅延計算は必要がない。このような本実施形態では、配置配線ツール内で主要な処理の多くを実行することから、データの入出力の手間が省け処理時間を削減することが可能である。なお、本実施形態において、上記説明したOPC、OPC検証の条件は製造対象となる半導体集積回路に応じて各々設定することができる。また、形状チェックはデザインルールチェック方式のほか、レイアウトおよびウエハ画像分析、膜厚分布等によるものでもよい。また、本実施形態で使用したリピータ挿入のレイアウトの例は回路図面の一例に過ぎない。さらに、本実施形態では長配線長箇所でかつリソグラフィマージン未達パターンに選択的にリピータを挿入したが、この条件に限られるものではない。例えば、図6に示すように、リソグラフィマージン未達パターン、長配線長箇所、クリティカルパスという3つの条件のうち、少なくとも2つが重なる条件を満たす箇所にリピータを挿入するよう、目的に応じて設定してもよい。また、本実施形態では、形状チェックとして、半導体集積回路の物理レイアウトの図形データから予め設定された長さ以上となる長配線長箇所を抽出する例を説明したが、これ以外の形状チェックとして、物理レイアウトの断面構造から配線の段差を検出し、この段差が予め設定された値以上となる配線の箇所を抽出し、リピータ挿入箇所の候補とするようにしてもよい。[適用例]上記説明した実施形態に係る処理は、コンピュータで実行されるプログラム半導体装置の製造プログラムとして実現可能である。すなわち、a半導体集積回路の物理レイアウトを構成する図形の情報を取得するステップ、b物理レイアウトの転写像計算、配線の段差計算を行うステップ、c物理レイアウトに基づく信号遅延の計算を行い、この信号遅延が予め設定された仕様を満たさない配線を求めるステップ、d上記仕様を満たさない配線について、図形の情報および転写像計算、段差計算の結果に基づきリピータの挿入箇所を設定するステップをコンピュータによって実行させるものである。このうち、aのステップは、図1、図4、図5に示す概略配線ステップS101、S201、S301および詳細配線ステップS102、S202、S302に対応し、bのステップは、図1、図4、図5に示す形状チェック、OPC、OPC検証ステップS104、S203、S303に対応し、cのステップは、図1、図4、図5に示す遅延計算ステップS106、S204、S304に対応し、dのステップは、図1、図4、図5に示すレイアウト考慮リピータ挿入ステップS107、S205、S305に対応する。本実施形態の半導体装置の製造プログラムを構成する各ステップは、個別のモジュールとして用意されていても、一つのモジュールに複数のステップが組み込まれた構成でもよい。例えば、半導体装置の製造における設計支援プログラムでは、先に説明した配置配線ツール配置配線システム、RC抽出ツールRC抽出システム、遅延計算ツール遅延計算システム等の各種ツールを組み合わせた構成、または各種ツールを必要に応じて読み出す構成となっている。各ステップを利用可能なモジュールは、ローカルなコンピュータの記憶手段に格納され、必要に応じて実行されたり、ネットワークに接続されたサーバに格納され、必要に応じてサーバにアクセスして実行されたりする。これらのステップを含む処理をプログラムとしてコンピュータで実行することにより、本実施形態の特徴であるリソグラフィマージンを考慮したリピータの挿入を行うことが可能となる。なお、本実施形態に係る処理を備えたプログラムは、コンピュータで実行されるほか、所定の媒体CD、DVD等に格納した状態で流通したり、ネットワークを介して配信されるものである。また、本発明は、上記説明した実施形態に係る処理を備えたプログラムを実行するのに有利が構成から成るコンピュータシステム半導体装置の製造システムとしても実現可能である。この半導体装置の製造システムでは、本実施形態に係るプログラムの各種ステップを実行するのに適したハードウェアを備えている。例えば、各種ステップを迅速に処理するためのCPU、処理を行うにあたり十分な容量を備えたメモリ、各種データを格納する記憶手段、その他、ディスプレイ、入出力インタフェースを備えた構成となっている。この半導体装置の製造システムでは、予め本実施形態に係る半導体装置の製造プログラムが組み込まれていたり、媒体やネットワークを介して外部からインストールされ、上記説明した特徴的な処理を実行できるようになっている。特に、本実施形態の半導体装置の製造システムでは、配置配線ツール配置配線システム、RC抽出ツールRC抽出システム、遅延計算ツール遅延計算システム等の各種ツールシステムが必要に応じて組み合わせた設計支援システムとなっており、これらのツールが個別に組み込まれていて、必要なツールを利用する構成であったり、個別のツールへのアクセスを容易にした統合ソフトウェアが組み込まれていて、統合ソフトウェアのインタフェースから各種ツールを読み出して利用する構成であったりする。