"第1の配線、第2の配線、第3の配線、第4の配線、第5の配線と、第1の記憶セル、第2の記憶セル、第3の記憶セル、第4の記憶セルを含む複数の記憶セルよりなる記憶ユニットがマトリクス状に形成された半導体メモリ装置において、前記第1乃至第4の配線は平行であり、前記第1の配線と前記第5の配線は直交し、前記第1の記憶セルは、第1のトランジスタと第2のトランジスタと第1のキャパシタとを有し、前記第2の記憶セルは、第3のトランジスタと第4のトランジスタと第2のキャパシタとを有し、前記第3の記憶セルは、第5のトランジスタと第6のトランジスタと第3のキャパシタとを有し、前記第4の記憶セルは、第7のトランジスタと第8のトランジスタと第4のキャパシタとを有し、前記第1のトランジスタのドレインは前記第2のトランジスタのゲートおよび前記第1のキャパシタの一方の電極および前記第3のトランジスタのソースに接続し、前記第3のトランジスタのドレインは前記第4のトランジスタのゲートおよび前記第2のキャパシタの一方の電極に接続し、前記第5のトランジスタのドレインは前記第6のトランジスタのゲートおよび前記第3のキャパシタの一方の電極に接続し、前記第7のトランジスタのドレインは前記第8のトランジスタのゲートおよび前記第4のキャパシタの一方の電極に接続し、前記第5のトランジスタのゲートは前記第1の配線に接続し、前記第1のトランジスタのゲートと前記第3のキャパシタの他方の電極は前記第2の配線に接続し、前記第1のキャパシタの他方の電極と前記第7のトランジスタのゲートは前記第3の配線に接続し、前記第3のトランジスタのゲートと前記第4のキャパシタの他方の電極は前記第4の配線に接続し、前記第1のトランジスタのドレインは前記第3のトランジスタのソースに接続し前記第2のトランジスタのドレインは前記第4のトランジスタのソースに接続し前記第5のトランジスタのドレインは前記第7のトランジスタのソースに接続し前記第6のトランジスタのドレインは前記第8のトランジスタのソースに接続し前記第1、第3、第5、第7のトランジスタの導電型はともに同じであり、前記第2、第4、第6、第8のトランジスタの導電型はともに同じであり、前記第1のトランジスタの導電型は前記第2のトランジスタの導電型と異なることを特徴とする半導体メモリ装置。前記第2のトランジスタの導電型がPチャネル型であることを特徴とする請求項1記載の半導体メモリ装置。前記第1のトランジスタのソースが第9のトランジスタのドレインと接続し、前記第9のトランジスタのソースが前記第5の配線に接続し、前記第9のトランジスタのゲートが前記第1の配線に接続していることを特徴とする請求項1もしくは2記載の半導体メモリ装置。第1の配線、第2の配線、第3の配線、第4の配線、第5の配線と、第1の記憶セル、第2の記憶セル、第3の記憶セル、第4の記憶セルを含む複数の記憶セルよりなる記憶ユニットがマトリクス状に形成された半導体メモリ装置において、前記第1乃至第4の配線は平行であり、前記第1の配線と前記第5の配線は直交し、前記第1の記憶セルは、第1のトランジスタと第2のトランジスタと第1のキャパシタとを有し、前記第2の記憶セルは、第3のトランジスタと第4のトランジスタと第2のキャパシタとを有し、前記第3の記憶セルは、第5のトランジスタと第6のトランジスタと第3のキャパシタとを有し、前記第4の記憶セルは、第7のトランジスタと第8のトランジスタと第4のキャパシタとを有し、前記第1のトランジスタのドレインは前記第2のトランジスタのゲートおよび前記第1のキャパシタの一方の電極および前記第3のトランジスタのソースに接続し、前記第3のトランジスタのドレインは前記第4のトランジスタのゲートおよび前記第2のキャパシタの一方の電極に接続し、前記第5のトランジスタのドレインは前記第6のトランジスタのゲートおよび前記第3のキャパシタの一方の電極に接続し、前記第7のトランジスタのドレインは前記第8のトランジスタのゲートおよび前記第4のキャパシタの一方の電極に接続し、前記第1のトランジスタのゲートと前記第3のキャパシタの他方の電極は前記第1の配線に接続し、前記第1のキャパシタの他方の電極と前記第7のトランジスタのゲートは前記第2の配線に接続し、前記第3のトランジスタのゲートと前記第4のキャパシタの他方の電極は前記第3の配線に接続し、前記第2のキャパシタの他方の電極は前記第4の配線に接続し、前記第1のトランジスタのドレインは前記第3のトランジスタのソースに接続し前記第2のトランジスタのドレインは前記第4のトランジスタのソースに接続し前記第5のトランジスタのドレインは前記第7のトランジスタのソースに接続し前記第6のトランジスタのドレインは前記第8のトランジスタのソースに接続し前記第1乃至第8のトランジスタの導電型は同じであり、前記第1のトランジスタの導電型は前記第2のトランジスタの導電型と同じことを特徴とする半導体メモリ装置。前記第2のトランジスタの導電型がNチャネル型であることを特徴とする請求項4記載の半導体メモリ装置。前記第4のトランジスタのドレインが第9のトランジスタのドレインと接続し、前記第8のトランジスタのドレインが第10のトランジスタのドレインと接続し、前記第9のトランジスタのゲートおよび前記第10のトランジスタのゲートが第6の配線に接続し、前記第6の配線は前記第1の配線と平行に設けられることを特徴とする請求項4もしくは5記載の半導体メモリ装置。上述のように従来の半導体メモリ装置は一長一短があり、実際のデバイスで必要とされる要件すべてを必要十分に満たすものはなかった。メモリ装置においては、低消費電力が求められる。消費電力が大きいと、電源を供給するための装置を大きくしなければならず、また、バッテリでの駆動時間が短くなる。のみならず、半導体素子の発熱により、素子の特性が劣化し、さらには、回路が破壊される場合もある。また、メモリ装置においては、書き換え回数の制限がないことが好ましく、10億回以上の書き換えができることが望まれる。もちろん、集積度の高いことも必要である。この点、DRAMは常時、リーク電流を生じ、リフレッシュをおこなっているため消費電力の点で難があった。一方、SRAMでは、1つの記憶セルに6つのトランジスタを有するため集積度を上げられないという別の問題がある。また、FGNVMにおいては消費電力や集積度の点では問題はなかったが、書き換え回数が10万回以下であった。上記に鑑み、記憶セルで記憶保持のために使用される電力をDRAMよりも削減すること、1つの記憶セルに用いるトランジスタの数を5つ以下とすること、書き換え回数を100万回以上とすること、という3つの条件を同時に克服することが第一の課題となる。また、電力の供給がない状態で、データを10時間以上、好ましくは、100時間以上保持することと、書き換え回数を100万回以上とすること、という2つの条件を同時に克服することが第二の課題となる。なお、本明細書では、データの保持時間とは、記憶セルに保持された電荷量が初期の電荷量の90となる時間と定義する。本発明では、上記の課題に加えて、新規の半導体装置特に、半導体メモリ装置を提供することを課題とする。また、新規の半導体装置の駆動方法特に、半導体メモリ装置の駆動方法を提供することを課題とする。さらに、新規の半導体装置の作製方法特に、半導体メモリ装置の作製方法を提供することを課題とする。以下、本発明の説明をおこなうが、本明細書で用いる用語について簡単に説明する。まず、トランジスタのソースとドレインは、構造や機能が同じもしくは同等である、また、仮に構造が異なっていたとしても、それらに印加される電位やその極性が一定でない、等の理由から、本明細書では、いずれか一方をソースと呼んだ場合には、便宜上、他方をドレインと呼ぶこととし、特に区別しない。したがって、本明細書においてソースとされているものをドレインと読み替えることも可能である。また、本明細書では、マトリクスにおいて直交するとは、直角に交差するという意味だけではなく、物理的にはその他の角度であっても最も簡単に表現した回路図において直交する、という意味であり、マトリクスにおいて平行であるとは、2つの配線が物理的には交差するように設けられていても、最も簡単に表現した回路図において平行である、という意味である。さらに、明細書においては、接続すると表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在しているだけの場合のこともある。例えば、絶縁ゲート型電界効果トランジスタMISFETの回路では、一本の配線が複数のMISFETのゲートを兼ねている場合もある。その場合、回路図では、一本の配線からゲートに何本もの分岐が生じるように書かれることもある。本明細書では、そのような場合でも、配線がゲートに接続するという表現を用いることがある。本発明の態様の一は、オフ状態でのソースとドレイン間のリーク電流が少ないトランジスタを書き込みトランジスタとし、もう一つのトランジスタ読み出しトランジスタおよび、キャパシタで1つの記憶セルを構成する。読み出しトランジスタの導電型は書き込みトランジスタの導電型と異なるものとする。例えば、書き込みトランジスタがNチャネル型であれば、読み出しトランジスタはPチャネル型とする。また、書き込みトランジスタや読み出しトランジスタに接続する配線として、書き込みワード線、ビット線、読み出しワード線という3種類の配線を用意する。そして、書き込みトランジスタのドレインを読み出しトランジスタのゲートおよびキャパシタの一方の電極に接続する。さらに、書き込みトランジスタのゲートを書き込みワード線に、書き込みトランジスタのソースおよび読み出しトランジスタのソースをビット線に、キャパシタの他方の電極を読み出しワード線に接続する。書き込みトランジスタのオフ状態Nチャネル型にあっては、ゲートの電位がソース、ドレインのいずれよりも低い状態でのソースとドレイン間のリーク電流は、使用時の温度例えば、25°Cで1×10-20A以下、好ましくは、1×10-21A以下、あるいは85°Cで1×10-20A以下であることが望ましい。通常のシリコン半導体では、リーク電流をそのような低い値とすることは困難であるが、酸化物半導体を好ましい条件で加工して得られたトランジスタにおいては達成しうる。このため、書き込みトランジスタの材料として、酸化物半導体を用いることが好ましい。もちろん、何らかの方法により、シリコン半導体やその他の半導体において、リーク電流を上記の値以下にすることができるのであれば、その使用を妨げるものではない。酸化物半導体としては、公知の各種の材料を用いることができるが、バンドギャップが3eV以上、好ましくは、3eV以上3.6eV未満であるものが望ましい。また、電子親和力が4eV以上、好ましくは、4eV以上4.9eV未満であるものが望ましい。特に、ガリウムとインジウムを有する酸化物は、本発明の目的には好適である。このような材料において、さらに、ドナーあるいはアクセプタに由来するキャリア濃度が1×10-14cm-3未満、好ましくは、1×10-11cm-3未満であるものが望ましい。読み出しトランジスタとしては、オフ状態でのソースとドレイン間のリーク電流についての制限はないが、リーク電流が少ない方が消費電力を少なくできるので好ましい。また、読み出しの速度を高くするために、高速で動作するものが望ましい。具体的には、スイッチングスピードが10nsec以下であることが好ましい。また、書き込みトランジスタ、読み出しトランジスタともゲートリーク電流ゲートとソースあるいはゲートとドレイン間のリーク電流が極めて低いことが求められ、また、キャパシタも内部リーク電流電極間のリーク電流が低いことが求められる。いずれのリーク電流も、使用時の温度例えば、25°Cで1×10-20A以下、好ましくは、1×10-21A以下であることが望ましい。また、読み出しトランジスタのゲートの電位は、読み出しワード線の電位に応じて変化するが、その結果、読み出しトランジスタのゲート容量が変動する。すなわち、読み出しトランジスタがオフ状態である場合より、オン状態である場合の方がゲート容量が大きくなる。ゲート容量の変動が、キャパシタの容量よりも大きいと、記憶セルを動作させる上で問題が生じる。したがって、キャパシタの容量は、読み出しトランジスタのゲート容量以上、好ましくは2倍以上とするとよい。また、半導体メモリ装置の動作を高速におこなう目的では、キャパシタの容量は10fF以下とすることが望ましい。書き込みワード線、ビット線、読み出しワード線はマトリクスを構成するが、マトリクス駆動をおこなうためには、書き込みワード線とビット線は直交し、書き込みワード線と読み出しワード線は平行であることが望ましい。図1Aに、上記の構造を有する記憶セルの例を図示する。図1Aでは、書き込みトランジスタWTrと読み出しトランジスタRTrとキャパシタCからなる記憶セルが示されている。ここで、書き込みトランジスタWTrのドレインは読み出しトランジスタRTrのゲートおよびキャパシタCの一方の電極に接続されている。この例では、書き込みワード線Q、ビット線R、読み出しワード線Pに加えてバイアス線Sを示す。書き込みワード線Qと読み出しワード線Pは平行である。そして、書き込みワード線Qとビット線Rは直交する。すなわち、書き込みトランジスタWTrのゲートは書き込みワード線Qに、書き込みトランジスタWTrのソースと読み出しトランジスタRTrのソースはビット線Rに、読み出しトランジスタRTrのドレインはバイアス線Sに、キャパシタCの他方の電極は読み出しワード線Pに、それぞれ接続されている。図1Aに示す記憶セルでは、書き込みワード線Qに適切な電位を与えることによって、書き込みトランジスタWTrをオン状態とする。その際のビット線Rの電位により、書き込みトランジスタWTrのドレインに電荷が注入される。この際の電荷の注入量は、ビット線Rの電位、読み出しトランジスタRTrのゲート容量、キャパシタCの容量等によって決定されるため、同じ条件でおこなえば、ほぼ同じ結果となり、ばらつきが少ない。このようにして、データが書き込まれる。次に、書き込みワード線Qに別の適切な電位を与えることによって、書き込みトランジスタWTrをオフ状態とする。この場合、書き込みトランジスタWTrのドレインの電荷はそのまま保持される。読み出す際には、読み出しワード線Pに適切な電位を与え、読み出しトランジスタRTrがどのような状態となるかをモニターすることによって、書き込まれたデータを知ることができる。別の本発明の態様の一は、上記したものと同様な書き込みトランジスタ、読み出しトランジスタ、キャパシタをそれぞれ複数個用いて形成される記憶ユニットからなる半導体メモリ装置である。ここで、書き込みトランジスタと読み出しトランジスタの導電型は互いに異なるものとし、例えば、書き込みトランジスタがNチャネル型であれば読み出しトランジスタはPチャネル型である。ここで、第1の書き込みトランジスタのドレインは第1のキャパシタの一方の電極、および第1の読み出しトランジスタのゲートに接続し、第2の書き込みトランジスタのドレインは第2のキャパシタの一方の電極、および第2の読み出しトランジスタのゲートに接続する。また、第1の書き込みトランジスタのドレインは第2の書き込みトランジスタのソースと接続し、第1の読み出しトランジスタのドレインは第2の読み出しトランジスタのソースと接続する。さらに、第1の書き込みトランジスタのゲートは、第1の書き込みワード線に、第2の書き込みトランジスタのゲートは、第2の書き込みワード線に、第1のキャパシタの他方の電極は、第1の読み出しワード線に、第2のキャパシタの他方の電極は、第2の読み出しワード線に、それぞれ接続する。また、第1の書き込みトランジスタのソースと第1の読み出しトランジスタのソースはビット線に接続してもよい。なお、第1の書き込みトランジスタのソースとビット線の間、あるいは、第1の読み出しトランジスタのソースとビット線の間のいずれか一方、あるいは双方に、1つ以上のトランジスタが挿入されてもよい。第1の書き込みワード線、第2の書き込みワード線、第1の読み出しワード線、第2の読み出しワード線は、互いに平行であり、また、ビット線とは直交する。図2Aに、上記の構造を有する記憶ユニットの例を図示する。ここでは、記憶ユニットは、書き込みトランジスタ、読み出しトランジスタ、キャパシタを各1つ備えた単位記憶セルを複数有する。すなわち、書き込みトランジスタWTr1と読み出しトランジスタRTr1とキャパシタC1からなる第1の記憶セル、書き込みトランジスタWTr2と読み出しトランジスタRTr2とキャパシタC2からなる第2の記憶セル、書き込みトランジスタWTr3と読み出しトランジスタRTr3とキャパシタC3からなる第3の記憶セル、という3つの記憶セルよりなる記憶ユニットが示されている。それぞれの記憶セルにおける書き込みトランジスタのドレインはキャパシタの一方の電極と読み出しトランジスタのゲートに接続されている。これらのトランジスタやキャパシタの接続される交点の電位は、読み出しトランジスタのオンオフと関連があるので、以下、これらの交点をノードF1、F2、F3という。書き込みトランジスタWTr1のドレインは書き込みトランジスタWTr2のソースと接続し、読み出しトランジスタRTr1のドレインは読み出しトランジスタRTr2のソースと接続する。さらに、書き込みトランジスタWTr2のドレインは書き込みトランジスタWTr3のソースと接続し、読み出しトランジスタRTr2のドレインは読み出しトランジスタRTr3のソースと接続する。この例では、読み出しトランジスタRTr3のドレインはバイアス線Sに接続される。読み出しトランジスタRTr3のドレインとバイアス線Sの間に1つ以上のトランジスタを有してもよい。また、書き込みトランジスタWTr1のソースと読み出しトランジスタRTr1のソースは、ビット線Rと接続する。書き込みトランジスタWTr1、WTr2、WTr3のゲートは、それぞれ、書き込みワード線Q1、Q2、Q3に接続する。キャパシタC1、C2、C3の他方の電極は、読み出しワード線P1、P2、P3に接続する。書き込みワード線Q1、Q2、Q3と、読み出しワード線P1、P2、P3は互いに平行であり、また、ビット線Rと直交する。なお、バイアス線Sを常に一定の電位に保つのであれば、その他の配線と平行にする、あるいは直交させる必要はない。ただし、集積度を高める点では、ビット線と直交する方が好ましい。このように、3つの記憶セルで、ビット線と記憶セルの間に設けられるコンタクトを共有することにより、単位記憶セルあたりの当該部のコンタクトの面積を削減することができ、集積度を向上させることができる。図2Aでは記憶ユニットに3つの記憶セルを設ける例を示したが、ひとつの記憶ユニットをより多くの記憶セルで構成してもよい。例えば、16個、32個といった記憶セルで構成してもよい。このような構造は、フラッシュメモリのNAND構造と同様のものである。図2Aのように記憶セルを直列に接続することにより、より多くの記憶セルでひとつのビット線と記憶セルの間に設けられるコンタクトを共有することができ、単位記憶セルあたりの面積を低減できる。例えば、最小加工線幅をFとしたときに、半導体メモリ装置における単位記憶セルあたりの面積を12F2、あるいはそれ以下まで低減できる。図2Aに示す回路図は、半導体メモリ装置の記憶ユニットである。半導体メモリ装置は、これらの記憶ユニットをマトリクス状に構成して得られる。図5にその例を示す。ここでは、第n行第m-1列、第n行第m列、第n行第m1列、第n行第m2列、第n1行第m-1列、第n1行第m列、第n1行第m1列、第n1行第m2列、という8つの記憶ユニット、32個の記憶セルが示されている。第n行第m列の記憶ユニットには、書き込みワード線Q1_n、Q2_n、Q3_n、Q4_n、読み出しワード線P1_n、P2_n、P3_n、P4_n、バイアス線S_n、ビット線R_mが設けられる。他の記憶ユニットでも同様である。本発明の態様の一は、上記したものと同様な書き込みトランジスタ、読み出しトランジスタ、キャパシタをそれぞれ複数個用いて形成される記憶ユニットからなる半導体メモリ装置である。ここで、書き込みトランジスタと読み出しトランジスタの導電型は互いに異なるものとし、例えば、書き込みトランジスタがNチャネル型であれば読み出しトランジスタはPチャネル型である。ここで、第1の書き込みトランジスタのドレインは第1のキャパシタの一方の電極、および第1の読み出しトランジスタのゲートに接続し、第2の書き込みトランジスタのドレインは第2のキャパシタの一方の電極、および第2の読み出しトランジスタのゲートに接続し、第3の書き込みトランジスタのドレインは第3のキャパシタの一方の電極、および第3の読み出しトランジスタのゲートに接続し、第4の書き込みトランジスタのドレインは第4のキャパシタの一方の電極、および第4の読み出しトランジスタのゲートに接続する。また、第1の書き込みトランジスタのドレインは第2の書き込みトランジスタのソースと接続し、第1の読み出しトランジスタのドレインは第2の読み出しトランジスタのソースと接続する。同様に、第3の書き込みトランジスタのドレインは第4の書き込みトランジスタのソースと接続し、第3の読み出しトランジスタのドレインは第4の読み出しトランジスタのソースと接続する。さらに、第3の書き込みトランジスタのゲートは、第1の書き込みワード線に、第1の書き込みトランジスタのゲートと第3のキャパシタの他方の電極は、第2の書き込みワード線に、第1のキャパシタの他方の電極と第4の書き込みトランジスタのゲートは、第3の書き込みワード線に、第2の書き込みトランジスタのゲートと第4のキャパシタの他方の電極は、第4の書き込みワード線に、それぞれ接続する。また、第1の書き込みトランジスタのソースと第1の読み出しトランジスタのソースはビット線に接続してもよい。なお、第1の書き込みトランジスタのソースとビット線の間、あるいは、第1の読み出しトランジスタのソースとビット線の間のいずれか一方、あるいは双方に、1つ以上のトランジスタが挿入されてもよい。さらに、第1の書き込みトランジスタとビット線の間に挿入されるトランジスタのゲートは第1の書き込みワード線に接続してもよい。第1の書き込みワード線、第2の書き込みワード線、第3の書き込みワード線、第4の書き込みワード線は、互いに平行であり、また、ビット線とは直交する。図2Bに、上記の構造を有する記憶ユニットの例を図示する。図2Bでは、記憶ユニットは、書き込みトランジスタ、読み出しトランジスタ、キャパシタを各1つ備えた単位記憶セルを複数有する。すなわち、書き込みトランジスタWTr1と読み出しトランジスタRTr1とキャパシタC1からなる第1の記憶セル、書き込みトランジスタWTr2と読み出しトランジスタRTr2とキャパシタC2からなる第2の記憶セル、書き込みトランジスタWTr3と読み出しトランジスタRTr3とキャパシタC3からなる第3の記憶セル、書き込みトランジスタWTr4と読み出しトランジスタRTr4とキャパシタC4からなる第4の記憶セル、という4つの記憶セルよりなる記憶ユニットが示されている。それぞれの記憶セルにおける書き込みトランジスタのドレインとキャパシタの一方の電極、読み出しトランジスタのゲートは接続されている。これらのトランジスタやキャパシタの接続される交点の電位は、読み出しトランジスタのオンオフと関連があるので、以下、これらの交点をノードF1、F2、F3、F4という。書き込みトランジスタWTr1のドレインは書き込みトランジスタWTr2のソースと接続し、読み出しトランジスタRTr1のドレインは読み出しトランジスタRTr2のソースと接続する。さらに、書き込みトランジスタWTr3のドレインは書き込みトランジスタWTr4のソースと接続し、読み出しトランジスタRTr3のドレインは読み出しトランジスタRTr4のソースと接続する。この例では、読み出しトランジスタRTr2およびRTr4のドレインはバイアス線Sに接続される。読み出しトランジスタRTr2のドレインとバイアス線Sの間、あるいは、読み出しトランジスタRTr4のドレインとバイアス線Sの間のいずれか一方、あるいは双方に1つ以上のトランジスタを有してもよい。また、書き込みトランジスタWTr1のソースはトランジスタTr0のドレインと接続する。トランジスタTr0は意図的に設ける必要はないが、レイアウトの都合で形成されてしまうことがある。しかしながら、トランジスタTr0のゲートの電位を、書き込みトランジスタWTr3のゲートと同じ電位とすることで、動作に障害をもたらすことはない。トランジスタTr0のソースと読み出しトランジスタRTr1のソースは、ビット線Rと接続する。書き込みトランジスタWTr1、WTr2、WTr3、WTr4のゲートは、それぞれ、書き込みワード線Q2、Q4、Q1、Q3に接続する。キャパシタC1、C3、C4の他方の電極も、それぞれ、書き込みワード線Q3、Q2、Q4に接続する。また、キャパシタC2の他方の電極は、読み出しワード線Pに接続する。さらに、上述の通り、トランジスタTr0のゲートを書き込みワード線Q1に接続することで、書き込みトランジスタWTr3のゲートと同じ電位とすることができる。書き込みワード線Q1、Q2、Q3、Q4、読み出しワード線Pは互いに平行であり、また、ビット線Rと直交する。なお、バイアス線Sを常に一定の電位に保つのであれば、その他の配線と平行にする、あるいは直交させる必要はない。ただし、集積度を高める点では、ビット線と直交する方が好ましい。4つの記憶セルで、ビット線と記憶セルの間に設けられるコンタクトを共有することにより、単位記憶セルあたりの当該部のコンタクトの面積を削減することができ、集積度を向上させることができる。より多くの記憶セルでひとつのビット線と記憶セルの間に設けられるコンタクトを共有することができ、単位記憶セルあたりの面積を低減できる。加えて、本態様では、上記態様で必要な読み出しワード線の一部を書き込みワード線で代用することによる面積の削減効果もある。以上のような効果により、例えば、半導体メモリ装置における単位記憶セルあたりの面積を8F2、あるいはそれ以下まで低減できる。本発明の態様の一は、上記したものと同様な書き込みトランジスタ、読み出しトランジスタ、キャパシタで1つの記憶セルを構成する。読み出しトランジスタの導電型は書き込みトランジスタの導電型と同じものとする。また、これらに接続する配線として、書き込みワード線、ビット線、読み出しワード線、選択線という4種類の配線を用意する。そして、書き込みトランジスタのドレインを読み出しトランジスタのゲートおよびキャパシタの一方の電極に接続する。また、読み出しトランジスタのドレインを選択トランジスタのソースに接続する。さらに、書き込みトランジスタのゲートを書き込みワード線に、書き込みトランジスタのソースおよび読み出しトランジスタのソースをビット線に、キャパシタの他方の電極を読み出しワード線に接続する。書き込みワード線、ビット線、読み出しワード線、選択線はマトリクスを構成するが、マトリクス駆動をおこなうためには、書き込みワード線とビット線は直交し、書き込みワード線と読み出しワード線、選択線は平行であることが望ましい。図12Aに、上記の構造を有する記憶セルの例を図示する。図12Aでは、書き込みトランジスタWTrと読み出しトランジスタRTrと選択トランジスタSTrとキャパシタCからなる記憶セルが示されている。ここで、書き込みトランジスタWTrのドレインは読み出しトランジスタRTrのゲートおよびキャパシタCの一方の電極に接続されている。また、読み出しトランジスタのドレインは選択トランジスタのソースに接続されている。この例では、書き込みワード線Q、ビット線R、読み出しワード線P、選択線Tに加えてバイアス線Sを示す。書き込みワード線Qと読み出しワード線P、選択線Tは平行である。そして、書き込みワード線Qとビット線Rは直交する。そして、書き込みトランジスタWTrのゲートは書き込みワード線Qに、選択トランジスタSTrのゲートは選択線Tに、書き込みトランジスタWTrのソースと読み出しトランジスタRTrのソースはビット線Rに、選択トランジスタSTrのドレインはバイアス線Sに、キャパシタCの他方の電極は読み出しワード線Pに、それぞれ接続されている。図12Aに示す記憶セルでは、書き込みワード線Qに適切な電位を与えることによって、書き込みトランジスタWTrをオン状態とする。その際のビット線Rの電位により、書き込みトランジスタWTrのドレインに電荷が注入される。この際の電荷の注入量は、ビット線Rの電位、読み出しトランジスタRTrのゲート容量、キャパシタCの容量等によって決定されるため、同じ条件でおこなえば、ほぼ同じ結果となり、ばらつきが少ない。このようにして、データが書き込まれる。次に、書き込みワード線Qに別の適切な電位を与えることによって、書き込みトランジスタWTrをオフ状態とする。この場合でも、書き込みトランジスタWTrのドレインの電荷はそのまま保持される。読み出す際には、読み出しワード線Pに適切な電位を与え、読み出しトランジスタRTrがどのような状態となるかをモニターすることによって、書き込まれたデータを知ることができる。本発明の態様の一は、上記したものと同様な書き込みトランジスタ、読み出しトランジスタ、キャパシタをそれぞれ複数個用いて形成される記憶ユニットからなる半導体メモリ装置である。ここで、書き込みトランジスタと読み出しトランジスタの導電型は同じものとする。ここで、第1の書き込みトランジスタのドレインは第1のキャパシタの一方の電極、および第1の読み出しトランジスタのゲートに接続し、第2の書き込みトランジスタのドレインは第2のキャパシタの一方の電極、および第2の読み出しトランジスタのゲートに接続する。また、第1の書き込みトランジスタのドレインは第2の書き込みトランジスタのソースと接続し、第1の読み出しトランジスタのドレインは第2の読み出しトランジスタのソースと接続する。さらに、第1の書き込みトランジスタのゲートは、第1の書き込みワード線に、第2の書き込みトランジスタのゲートは、第2の書き込みワード線に、第1のキャパシタの他方の電極は、第1の読み出しワード線に、第2のキャパシタの他方の電極は、第2の読み出しワード線に、それぞれ接続する。また、第1の書き込みトランジスタのソースと第1の読み出しトランジスタのソースはビット線に接続してもよい。なお、第1の書き込みトランジスタのソースとビット線の間、あるいは、第1の読み出しトランジスタのソースとビット線の間のいずれか一方、あるいは双方に、1つ以上のトランジスタが挿入されてもよい。第1の書き込みワード線、第2の書き込みワード線、第1の読み出しワード線、第2の読み出しワード線は、互いに平行であり、また、ビット線とは直交する。図13Aに、上記の構造を有する記憶ユニットの例を図示する。ここでは、記憶ユニットは、書き込みトランジスタ、読み出しトランジスタ、キャパシタを各1つ備えた単位記憶セルを複数有する。すなわち、書き込みトランジスタWTr1と読み出しトランジスタRTr1とキャパシタC1からなる第1の記憶セル、書き込みトランジスタWTr2と読み出しトランジスタRTr2とキャパシタC2からなる第2の記憶セル、書き込みトランジスタWTr3と読み出しトランジスタRTr3とキャパシタC3からなる第3の記憶セル、という3つの記憶セルよりなる記憶ユニットが示されている。それぞれの記憶セルにおける書き込みトランジスタのドレインはキャパシタの一方の電極と読み出しトランジスタのゲートに接続されている。これらのトランジスタやキャパシタの接続される交点の電位は、読み出しトランジスタのオンオフと関連があるので、以下、これらの交点をノードF1、F2、F3という。書き込みトランジスタWTr1のドレインは書き込みトランジスタWTr2のソースと接続し、読み出しトランジスタRTr1のドレインは読み出しトランジスタRTr2のソースと接続する。さらに、書き込みトランジスタWTr2のドレインは書き込みトランジスタWTr3のソースと接続し、読み出しトランジスタRTr2のドレインは読み出しトランジスタRTr3のソースと接続する。また、読み出しトランジスタRTr3のドレインは選択トランジスタSTr1のソースに接続される。この例では、選択トランジスタSTr1のドレインはバイアス線Sに接続される。また、書き込みトランジスタWTr1のソースと読み出しトランジスタRTr1のソースは、ビット線Rと接続する。書き込みトランジスタWTr1、WTr2、WTr3のゲートは、それぞれ、書き込みワード線Q1、Q2、Q3に接続する。キャパシタC1、C2、C3の他方の電極は、読み出しワード線P1、P2、P3に接続する。書き込みワード線Q1、Q2、Q3と、読み出しワード線P1、P2、P3は互いに平行であり、また、ビット線Rと直交する。また、選択トランジスタSTr1のゲートは選択線Tに接続され、選択線Tは書き込みワード線Q1、Q2、Q3、読み出しワード線P1、P2、P3と平行である。なお、バイアス線Sを常に一定の電位に保つのであれば、その他の配線と平行にする、あるいは直交させる必要はない。ただし、集積度を高める点では、ビット線と直交する方が好ましい。このように、3つの記憶セルで、ビット線と記憶セルの間に設けられるコンタクトを共有することにより、単位記憶セルあたりの当該部のコンタクトの面積を削減することができ、集積度を向上させることができる。図13Aでは記憶ユニットに3つの記憶セルを設ける例を示したが、ひとつの記憶ユニットをより多くの記憶セルで構成してもよい。例えば、16個、32個といった記憶セルで構成してもよい。図13Aのように記憶セルを直列に接続することにより、より多くの記憶セルでひとつのビット線と記憶セルの間に設けられるコンタクトを共有することができ、単位記憶セルあたりの面積を低減できる。例えば、最小加工線幅をFとしたときに、半導体メモリ装置における単位記憶セルあたりの面積を12F2、あるいはそれ以下まで低減できる。図13Aに示す回路図は、半導体メモリ装置の1つの記憶ユニットである。半導体メモリ装置は、これらの記憶ユニットをマトリクス状に構成して得られる。図16にその例を示す。ここでは、第n行第m-1列、第n行第m列、第n行第m1列、第n行第m2列、第n1行第m-1列、第n1行第m列、第n1行第m1列、第n1行第m2列、という8つの記憶ユニット、24個の記憶セルが示されている。第n行第m列の記憶ユニットには、書き込みワード線Q1_n、Q2_n、Q3_n、読み出しワード線P1_n、P2_n、P3_n、選択線T_n、バイアス線S_n、ビット線R_mが設けられる。他の記憶ユニットでも同様である。なお、図13Bに示すように、読み出しトランジスタRTr1のソースとビット線Rとの間に、第2の選択トランジスタSTr2を設けてもよい。選択トランジスタSTr2のゲートは選択線T’に接続する。この場合には、選択トランジスタSTr2のゲートに印加される信号は、選択トランジスタSTr1のゲートに印加される信号と同じか同期させることが望ましい。そのため、選択線Tと選択線T’を同じ配線で形成してもよい。また、図13Cに示すように、選択トランジスタを設けない構造としてもよい。本発明の態様の一は、上記したものと同様な書き込みトランジスタ、読み出しトランジスタ、キャパシタをそれぞれ複数個用いて形成される記憶ユニットからなる半導体メモリ装置である。ここで、書き込みトランジスタと読み出しトランジスタの導電型は同じとする。すなわち、第1の書き込みトランジスタのドレインは第1のキャパシタの一方の電極、および第1の読み出しトランジスタのゲートに接続し、第2の書き込みトランジスタのドレインは第2のキャパシタの一方の電極、および第2の読み出しトランジスタのゲートに接続し、第3の書き込みトランジスタのドレインは第3のキャパシタの一方の電極、および第3の読み出しトランジスタのゲートに接続し、第4の書き込みトランジスタのドレインは第4のキャパシタの一方の電極、および第4の読み出しトランジスタのゲートに接続する。また、第1の書き込みトランジスタのドレインは第2の書き込みトランジスタのソースと接続し、第1の読み出しトランジスタのドレインは第2の読み出しトランジスタのソースと接続する。同様に、第3の書き込みトランジスタのドレインは第4の書き込みトランジスタのソースと接続し、第3の読み出しトランジスタのドレインは第4の読み出しトランジスタのソースと接続する。さらに、第1の書き込みトランジスタのゲートと第3のキャパシタの他方の電極は、第1の書き込みワード線に、第1のキャパシタの他方の電極と第4の書き込みトランジスタのゲートは、第2の書き込みワード線に、第2の書き込みトランジスタのゲートと第4のキャパシタの他方の電極は、第3の書き込みワード線に、第2のキャパシタの他方の電極は、読み出しワード線に、それぞれ接続する。また、第2の読み出しトランジスタのドレインは第1の選択トランジスタのソースに、第4の読み出しトランジスタのドレインは第2の選択トランジスタのソースに、それぞれ接続してもよい。また、第1の選択トランジスタのゲートおよび第2の選択トランジスタのゲートはともに同じ選択線に接続してもよい。なお、第1の書き込みトランジスタのソースとビット線の間、あるいは、第1の読み出しトランジスタのソースとビット線の間のいずれか一方、あるいは双方に、1つ以上のトランジスタが挿入されてもよい。第1の書き込みワード線、第2の書き込みワード線、第3の書き込みワード線、読み出しワード線、選択線は、互いに平行であり、また、ビット線とは直交する。図17に、上記の構造を有する記憶ユニットの例を図示する。図17Aでは、記憶ユニットは、書き込みトランジスタ、読み出しトランジスタ、キャパシタを各1つ備えた単位記憶セルを複数有する。すなわち、書き込みトランジスタWTr1と読み出しトランジスタRTr1とキャパシタC1からなる第1の記憶セル、書き込みトランジスタWTr2と読み出しトランジスタRTr2とキャパシタC2からなる第2の記憶セル、書き込みトランジスタWTr3と読み出しトランジスタRTr3とキャパシタC3からなる第3の記憶セル、書き込みトランジスタWTr4と読み出しトランジスタRTr4とキャパシタC4からなる第4の記憶セル、という4つの記憶セルよりなる記憶ユニットが示されている。それぞれの記憶セルにおける書き込みトランジスタのドレインとキャパシタの一方の電極、読み出しトランジスタのゲートは接続されている。これらのトランジスタやキャパシタの接続される交点の電位は、読み出しトランジスタのオンオフと関連があるので、以下、これらの交点をノードF1、F2、F3、F4という。書き込みトランジスタWTr1のドレインは書き込みトランジスタWTr2のソースと接続し、読み出しトランジスタRTr1のドレインは読み出しトランジスタRTr2のソースと接続する。さらに、書き込みトランジスタWTr3のドレインは書き込みトランジスタWTr4のソースと接続し、読み出しトランジスタRTr3のドレインは読み出しトランジスタRTr4のソースと接続する。さらに、読み出しトランジスタRTr2のドレインと読み出しトランジスタRTr4のドレインは、それぞれ、第1の選択トランジスタSTr1のソースと第2の選択トランジスタSTr2のソースに接続する。選択トランジスタSTr1およびSTr2のゲートは、ともに、選択線Tに接続する。さらに、この例では、選択トランジスタSTr1およびSTr2のドレインはバイアス線Sに接続される。図17Aの例では、書き込みトランジスタWTr1のソースはトランジスタTr0のドレインと接続する。トランジスタTr0は意図的に設ける必要はないが、レイアウトの都合で形成されてしまうことがある。しかしながら、トランジスタTr0のゲートの電位を、書き込みトランジスタWTr3のゲートと同じ電位とすることで、動作に障害をもたらすことはない。トランジスタTr0のソースと読み出しトランジスタRTr1のソースは、ビット線Rと接続する。書き込みトランジスタWTr1、WTr2、WTr3、WTr4のゲートは、それぞれ、書き込みワード線Q2、Q4、Q1、Q3に接続する。キャパシタC1、C3、C4の他方の電極も、それぞれ、書き込みワード線Q3、Q2、Q4に接続する。また、キャパシタC2の他方の電極は、読み出しワード線Pに接続する。さらに、上述の通り、トランジスタTr0のゲートを書き込みワード線Q1に接続することで、書き込みトランジスタWTr3のゲートと同じ電位とすることができる。書き込みワード線Q1、Q2、Q3、Q4、読み出しワード線P、選択線Tは互いに平行であり、また、ビット線Rと直交する。なお、バイアス線Sを常に一定の電位に保つのであれば、その他の配線と平行にする、あるいは直交させる必要はない。ただし、集積度を高める点では、ビット線と直交する方が好ましい。図17Aでは、1つの記憶ユニットに2つの選択トランジスタが設けられるが、これを1つの選択トランジスタとすることもできる。図17Bには、その回路図を示す。図17Bでは、第2の読み出しトランジスタのドレインと第4の読み出しトランジスタのドレインを選択トランジスタSTr1のソースに接続する構成とし、図17Aにおける第2の選択トランジスタSTr2を省略した。このような構成とすることで、トランジスタの配置に余裕ができ、コンタクトホールや接続電極を追加できる。4つの記憶セルで、ビット線と記憶セルの間に設けられるコンタクトや選択トランジスタを共有することにより、単位記憶セルあたりの当該部のコンタクトの面積を削減することができ、集積度を向上させることができる。より多くの記憶セルでひとつのビット線と記憶セルの間に設けられるコンタクトを共有することができ、単位記憶セルあたりの面積を低減できる。加えて、本態様では、上記態様における読み出しワード線の一部を書き込みワード線で代用することによる面積の削減効果もある。以上のような効果により、例えば、半導体メモリ装置における単位記憶セルあたりの面積を8F2、あるいはそれ以下まで低減できる。上記の構成のいずれかを採用することにより、前記課題の少なくとも1つを解決できる。書き換え回数に関しては、上記の構成においては、書き込み動作がいずれも通常のトランジスタのオンオフによりなされるため、絶縁膜の劣化は起こりえない。すなわち、上記した半導体メモリ装置は実質的に書き換えの制限がない。また、データの保存できる期間に関しても、本発明は優れた特性を示す。用いるトランジスタのソースとドレイン間のオフ状態でのリーク電流やゲートリーク電流、キャパシタの内部リーク電流を上記の条件とすることにより、電荷を10時間以上、さらには100時間以上保持できる。さらに条件を改善することにより、1ヶ月以上、あるいは1年以上保持できる。リークにより電荷が減少した場合は、従来のDRAMと同様にリフレッシュをおこなえばよいが、その間隔は、上記の電荷の保持できる期間によって定められる。上記のように長期間、電荷が保持されることにより、リフレッシュの間隔は、例えば、1ヶ月に1度とか1年に1度とかとなる。従来のDRAMで必要であった頻繁なリフレッシュは不要であるので、より消費電力の少ない半導体メモリ装置となる。なお、従来のDRAMでは、データの読み出しの度に、再度、データを書き込む操作が必要であったが、上記した半導体メモリ装置では、データを読み出す操作により、データが消えることがないため、そのような操作は不要である。従来、このような特徴はSRAMで実現できるものであったが、上記した半導体メモリ装置は、一つの記憶セルに用いられるトランジスタの数は従来のSRAMより少なく、5つ以下、典型的には2つである。しかも、トランジスタのひとつを薄膜状の酸化物半導体を用いて形成すれば、従来のシリコン半導体の上に積層して形成できるため集積度を向上できる。集積度に関しては、本発明では、記憶セルに必要な容量の絶対値を低減させることができる。例えば、DRAMにおいては、記憶セルの容量は配線容量と同程度以上でないと動作に支障をきたすため、少なくとも30fFの容量が必要とされた。しかしながら、容量は面積に比例するため、集積度を上げてゆくと1つの記憶セルの面積が小さくなり、必要な容量を確保できなくなる。そのため、DRAMでは特殊な形状や材料を用いて大きな容量を形成する必要があった。これに対し、本発明では、キャパシタの容量は、読み出しトランジスタのゲート容量との相対比で定めることができる。すなわち、集積度が高くなっても、そのことは読み出しトランジスタのゲート容量が低くなることを意味するので、キャパシタに必要とされる容量も同じ比率で低下する。したがって、集積度が高くなっても、基本的に同じ構造のキャパシタを用いることができる。さらに、上記構成を有する半導体メモリ装置は、FGNVMで書き込みや消去の際に必要な高い電圧を必要としない。また、FGNVMにおいては、書き込み時のフローティングゲートへの電荷の注入は一方通行であり、非平衡状態でなされるため、電荷量のばらつきが大きかった。フローティングゲートで保持される電荷量によって、複数段階のデータを記憶することもできるが、電荷量のばらつきを考慮すると、4段階2ビット程度が一般的であった。より高ビットのデータを記憶するためには、より高い電圧を用いる必要があった。これに対し、上記した構成では、キャパシタへの電荷の蓄積が可逆的におこなわれるため、ばらつきが小さく、例えば、電荷の注入による読み出しトランジスタのしきい値のばらつきを0.5V以下にできる。このため、より狭い電圧範囲において、より多くのデータを1つの記憶セルに保持でき、結果的に、その書き込みや読み出しの電圧も低くできる。例えば、4ビット16段階のデータの書き込みや読み出しに際して、使用する電圧を10V以下とできる。以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。また、以下の実施の形態で開示された構造や条件等の項目は、他の実施の形態においても適宜、組み合わせることができる。なお、以下に説明する構成において、同様のものを指す符号は異なる図面間で共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略することもある。実施の形態1本実施の形態では、図1Aに示す半導体メモリ回路の動作の例について、図1B乃至図1Eを用いて説明する。なお、電位として、以下に具体的な数値を挙げるが、それは、本発明の技術思想の理解を助けることが目的である。言うまでもなく、それらの値はトランジスタやキャパシタのさまざまな特性によって、あるいは実施者の都合によって変更される。また、図1Aに示される半導体メモリ回路は、以下の方法以外の方法によっても、データを書き込み、あるいは読み出すことができる。ここでは、書き込みトランジスタWTrをNチャネル型、読み出しトランジスタRTrをPチャネル型とする。書き込みトランジスタWTrは、ゲートの電位が、ソースあるいはドレインのいずれか一方の電位より1V以上高くなるとオンになる電流を流すとし、それ以外はオフである電流を流さないとする。また、読み出しトランジスタRTrは、ゲートの電位が、ソースあるいはドレインのいずれか一方の電位より1V以上低くなるとオンになる電流を流すとし、それ以外はオフである電流を流さないとする。また、読み出しトランジスタRTrのゲート容量のうち、ゲートバイアスによって変動する分はキャパシタCの容量に対して無視できるものとする。さらに、書き込みトランジスタWTrの寄生容量や読み出しトランジスタRTrの寄生容量、その他、配線間の寄生容量等、図に示されていない容量はすべて0として考える。また、図1B乃至Eでは、オン状態であるトランジスタには丸印を、オフ状態であるトランジスタには×印をそれぞれ、トランジスタの記号に重ねて表記する。特定の条件でオンになるものについては、別途記載する。以下の例では、バイアス線Sの電位は常時0Vであるとする。最初に、この記憶セルへの書き込みについて説明する。書き込み時には、図1Bに示すように、読み出しワード線Pの電位を0Vとする。また、ビット線Rの電位は、書き込むデータに応じて、0V、1V、2V、3Vの4段階の値をとるものとする。そして、書き込みワード線Qの電位を、4Vとすると、書き込みトランジスタWTrがオンとなり、書き込みトランジスタWTrのドレインの電位は書き込みトランジスタのソースすなわち、ビット線Rの電位に近づく。ここでは、ビット線Rの電位と等しくなるものとする。一方、この段階では読み出しトランジスタRTrのゲートの電位は、書き込みトランジスタWTrのドレインの電位と等しい。すなわち、読み出しトランジスタRTrのゲートの電位は0V以上であり、読み出しトランジスタRTrのソースすなわち、ビット線Rの電位と同じである。また、読み出しトランジスタRTrのドレインすなわち、バイアス線Sの電位は0Vである。したがって、読み出しトランジスタRTrのゲートの電位は、ソースやドレインの電位と同じか高いので、読み出しトランジスタRTrはオフ状態である。このようにして、データを書き込むことができる。なお、書き込み時を含めて、可能な限り、読み出しトランジスタRTrをオフ状態とすることは、読み出しトランジスタRTrのゲートからソース、あるいはゲートからドレインへのリーク電流を低減する上で効果がある。一般に、このようなリーク電流は、オン状態で増加し、オフ状態では非常に少なくなる。このようなリーク電流は、キャパシタCに保持された電荷の漏れであるので、その量が多ければ、データの保持時間の減少につながる。本実施の形態では、読み出しトランジスタRTrがオンとなるのは、読み出し時のみであるため、データの保持の面で優れている。次に、当該行以外の行の書き込みをおこなう場合には、図1Cに示すように、書き込みワード線Qの電位を、0Vとする。また、読み出しワード線Pの電位を3Vとする。一方、ビット線Rの電位は、書き込みのおこなわれる行に書き込むデータに応じて、0V、1V、2V、3Vの4段階の値をとる。書き込みトランジスタWTrのドレインの電位は、読み出しワード線PとキャパシタCを介して接続しているため、読み出しワード線Pの電位の変動すなわち、図1Bの0Vから図1Cの3Vへの上昇により、3V上昇する。すなわち、書き込まれたデータに応じて、3V、4V、5V、6Vのいずれかの値となる。また、この状態では、書き込みトランジスタWTrのソースビット線Rの電位0~3Vや書き込みトランジスタWTrのドレインの電位3~6Vよりも、書き込みトランジスタWTrのゲートの電位0Vが低いため、書き込みトランジスタWTrはオフとなる。さらに、読み出しトランジスタRTrのソースすなわち、ビット線Rの電位0~3Vや読み出しトランジスタRTrのドレインすなわち、バイアス線Sの電位0Vよりも、読み出しトランジスタRTrのゲートの電位3~6Vが高いため、読み出しトランジスタRTrはオフとなる。次に、読み出しについて説明する。図1Dに示すように、書き込みワード線Qの電位を0Vとする。また、読み出しワード線Pの電位を2Vとする。また、ビット線Rの電位を3Vとする。この状態では、書き込みトランジスタWTrのドレインの電位は、書き込まれたデータに応じて、2V、3V、4V、5Vのいずれかとなり、読み出しトランジスタRTrのゲートの電位が2Vであれば読み出しトランジスタRTrはオンとなるが、それ以外の場合にはオフとなる。この段階で、読み出しトランジスタRTrのゲートの電位が2Vであるのは、書き込みの時にビット線Rの電位が0Vであった場合である。すなわち、読み出しワード線Pの電位を2Vとしたときに読み出しトランジスタRTrがオンであれば、書き込みの時にビット線Rの電位が0Vであったとわかる。読み出しトランジスタRTrがオン状態となると、ビット線Rに電流が流れるので、これを検知することによって、読み出しトランジスタRTrがオン状態であることを知ることができる。あるいは、ビット線Rの一端がキャパシタであるならば、当初の電位3Vは、バイアス線Sの電位0Vに近づくので、やはり、読み出しトランジスタRTrがオン状態であることを知ることができる。同様に、図1Eに示すように、読み出しワード線Pの電位が、0Vになれば、読み出しトランジスタRTrのゲートの電位は0V、1V、2V、3Vとなる。そして、読み出しトランジスタRTrのゲートの電位が、3Vの場合のみ、読み出しトランジスタRTrはオフとなり、それ以外の場合はオンとなる。この段階で、読み出しトランジスタRTrのゲートの電位が3Vであるのは、書き込みの時にビット線Rの電位が3Vであった場合である。すなわち、読み出しワード線Pの電位を0Vとしたときに読み出しトランジスタRTrがオフであれば、書き込みの時にビット線Rの電位が3Vであったとわかる。なお、ビット線Rにキャパシタを接続し、その電位を測定することにより、データを読み出すこともできる。例えば、図1Eにおいて、読み出しトランジスタRTrのゲートの電位が2Vであるとすると、読み出しトランジスタRTrはオンとなり、ビット線Rの電位は、バイアス線Sの電位に近づくが、ビット線Rの電位が2Vとなると、読み出しトランジスタRTrのゲートの電位と同じなので読み出しトランジスタRTrはオフとなる。すなわち、ビット線Rの電位は、2V以上、3V未満となる。同様に、読み出しトランジスタRTrのゲートの電位が1Vであるとすると、ビット線Rの電位は、1V以上、2V未満となり、読み出しトランジスタRTrのゲートの電位が0Vであるとすると、ビット線Rの電位は、0V以上1V未満となる。読み出しトランジスタRTrのゲートの電位が3Vであると、読み出しトランジスタRTrはオフであるため、ビット線の電位は初期の値3Vから変わらない。このようにして4段階のデータ2ビットを書き込み読み出しできる。もちろん、同様にして、さらに多くのデータ、例えば、8段階のデータ3ビット、16段階のデータ4ビットを書き込み読み出しできる。上記の説明では、寄生容量や読み出しトランジスタRTrのゲート容量をキャパシタCの容量に対して無視したが、現実の記憶セルではそれらを考慮した上で、与える電位を決定する必要がある。読み出しトランジスタRTrのゲート容量は、オン状態とオフ状態で大きく変動するので、読み出しトランジスタRTrのゲートの電位はその影響を受ける。読み出しトランジスタRTrのゲート容量のキャパシタCの容量に対する比率が大きいほど、その影響が大きいので、好ましくは、キャパシタCの容量は読み出しトランジスタRTrのゲート容量の2倍以上とするとよい。なお、記憶セルに保持される電荷量を複数段階とすることによって多段階のデータ多値のデータを記憶するには、保持される電荷量のばらつきが小さいことが必要である。本実施の形態で示した半導体メモリ回路および半導体メモリ装置は、保持される電荷量のばらつきが小さいため、この目的に適している。実施の形態2本実施の形態では、図2Aに示す半導体メモリ回路の動作の例について、図3および図4を用いて説明する。なお、電位として、以下に具体的な数値を挙げるが、それは、本発明の技術思想の理解を助けることが目的である。言うまでもなく、それらの値はトランジスタやキャパシタのさまざまな特性によって、あるいは実施者の都合によって変更される。また、図2Aに示される半導体メモリ回路は、以下の方法以外の方法によっても、データを書き込み、あるいは読み出すことができる。ここでは、書き込みトランジスタWTr1、WTr2、WTr3をNチャネル型、読み出しトランジスタRTr1、RTr2、RTr3をPチャネル型とする。また、書き込みトランジスタは、ゲートの電位が、ソースあるいはドレインのいずれか一方の電位より1V以上高くなるとオンになるとし、それ以外はオフであるとする。また、読み出しトランジスタは、ゲートの電位が、ソースあるいはドレインのいずれか一方の電位より1V以上低くなるとオンになるとし、それ以外はオフであるとする。また、読み出しトランジスタRTr1、RTr2、RTr3のゲート容量のうち、ゲートバイアスによって変動する分はキャパシタC1、C2、C3の容量に対して無視できるものとする。さらに、書き込みトランジスタWTrの寄生容量や読み出しトランジスタRTrの寄生容量、その他、配線間の寄生容量等、図に示されていない容量はすべて0として考える。また、図3および図4では、オン状態であるトランジスタには丸印を、オフ状態であるトランジスタには×印をそれぞれ、トランジスタの記号に重ねて表記する。特定の条件でオンになるものについては、別途記載する。以下の例では、バイアス線Sの電位は常時0Vであるとする。最初に、この記憶ユニットへの書き込みについて説明する。書き込みは、一番右の記憶セルから始める。書き込み時には、図3Aに示すように、読み出しワード線P1、P2、P3の電位を0Vとする。また、ビット線Rの電位は、書き込むデータに応じて、0V、1V、2V、3Vの4段階の値をとるものとする。そして、書き込みワード線Q1、Q2、Q3の電位を、4Vとすると、書き込みトランジスタWTr1、WTr2、WTr3がオンとなり、書き込みトランジスタWTr3のドレインの電位すなわち、ノードF3の電位はビット線Rの電位に近づく。ここでは、ビット線Rの電位と等しくなるものとする。一方、この段階では、読み出しトランジスタRTr1、RTr2、RTr3はオフ状態である。そして、図3Bに示すように、書き込みワード線Q3の電位を0Vとする。すると、書き込みトランジスタWTr3はオフとなるため、ノードF3では、直前のビット線Rの電位が保持される。このようにして、一番右側の記憶セルにデータを書き込むことができる。次に、中央の記憶セルにデータを書き込む。図3Bの段階では、ノードF2の電位は、ビット線Rの電位と等しくなる。そして、書き込みワード線Q2の電位を0Vとする図3C参照と、書き込みトランジスタWTr2がオフとなるため、ノードF2では、直前のビット線Rの電位が保持される。このようにして、中央の記憶セルにデータを書き込むことができる。このようにして、すべての記憶セルにデータを書き込むことができる。当該記憶ユニット内に書き込む作業を必要としない場合は、図3Dに示すように、読み出しワード線P1の電位を3Vとするとよい。このときノードF1の電位は、3V以上6V以下となる。ビット線Rの電位は0V以上3V以下であるので、読み出しトランジスタRTr1はオフ状態を保つことができる。次に読み出しについて図4を用いて説明する。まず、当該記憶ユニット以外の行の読み出しをおこなう場合には、図4Aに示すように、書き込みワード線Q1、Q2、Q3の電位を0V、読み出しワード線P1、P2、P3の電位を4Vとする。こうすると、書き込みトランジスタWTr1、WTr2、WTr3はオフとなる。また、ノードF1、F2、F3の電位は、4V以上7V以下である。そして、ビット線Rの電位は、後で説明するように0V以上4V以下であるので、読み出しトランジスタRTr1、RTr2、RTr3はオフを維持できる。当該記憶ユニットの読み出しをおこなうには、図4Bに示すように、書き込みワード線Q1、Q2、Q3の電位を0V、読み出しワード線P1、P2、P3の電位を0Vとする。また、ビット線の電位を4Vとする。このときには、書き込みトランジスタWTr1、WTr2、WTr3はオフとなるが、ノードF1、F2、F3の電位が0V以上3V以下であり、読み出しトランジスタRTr1、RTr2、RTr3はオンとなる。このため、ビット線Rとバイアス線Sの間に電流が流れる。もし、ビット線Rの一端がキャパシタであれば、ビット線Rとバイアス線Sの間に電流が流れると、当初の電位4Vは、バイアス線Sの電位0Vに近づくこととなる。最終的な電位は、ノードF1、F2、F3の電位の最小値で決まるが、いずれにせよ、ビット線Rの電位は0V以上4V以下で変動することとなる。以下では、記憶ユニットのうち、中央の記憶セルのデータを読み出すものとする。図4Cに示すように読み出しワード線P2の電位を1Vに上昇させると、ノードF2の電位は、書き込まれたデータに応じて1V、2V、3V、4Vのいずれかとなる。ここで、ノードF2の電位が4Vであれば、読み出しトランジスタRTr2はオフとなるため、ビット線Rとバイアス線Sの間に電流が流れなくなる。この段階で、ノードF2の電位が4Vであるのは、書き込みの時にビット線の電位が3Vであった場合である。すなわち、読み出しワード線P2の電位を1Vとしたときに読み出しトランジスタRTr2がオフであれば、書き込みの時にビット線Rの電位が3Vであったとわかる。このようにして、保持されているデータの値を知ることができる。さらに、図4Dに示すように読み出しワード線P2の電位を2Vに上昇させると、ノードF2の電位は、書き込まれたデータに応じて2V、3V、4V、5Vのいずれかとなる。ここで、ノードF2の電位が4Vか5Vであれば、読み出しトランジスタRTr2はオフとなるため、ビット線Rとバイアス線Sの間に電流が流れなくなる。このことを検知してデータの値を知ることができる。すなわち、この段階で、読み出しトランジスタRTr2のゲートの電位が4Vあるいは5Vであるのは、書き込みの時にビット線Rの電位が2Vあるいは3Vであった場合であり、読み出しワード線P2の電位が1Vすなわち、図4Cの状態ではオン状態であったのに、2Vになるとオフ状態となった場合には、書き込みの時にビット線Rの電位が2Vであったときである。同様に、図4Eに示すように読み出しワード線P2の電位を3Vに上昇させると、ノードF2の電位は、書き込まれたデータに応じて3V、4V、5V、6Vのいずれかとなる。ここで、ノードF2の電位が4Vか5V、6Vであれば、読み出しトランジスタRTr2はオフとなるため、ビット線Rとバイアス線Sの間に電流が流れなくなる。すなわち、書き込み時にビット線の電位が1V、2V、3Vのいずれかであった場合である。書き込み時にビット線の電位が0Vであった場合には、読み出しワード線P2の電位を3Vとした場合、ノードF2の電位は3Vであり、依然としてオンである。すなわち、読み出しワード線P2の電位が3Vでもビット線Rとバイアス線Sの間に電流が流れる場合は、書き込みの時にビット線の電位が0Vであったとわかる。以上は、読み出しワード線P2の電位を段階的に変化させてデータの値を知る方法であるが、電位を測定することによってもデータの値を知ることもできる。例えば、ビット線の端にキャパシタを設け、記憶セル側の電位を4Vとしておく。また、書き込みワード線Q1、Q2、Q3と読み出しワード線P1、P3の電位を-3Vとする。この状態では、ノードF1、F3とも電位は-3V以上0V以下であるため、読み出しトランジスタRTr1とRTr3はビット線Rの電位をバイアス線Sの電位0Vと等しくすることができる。正確には、ノードF2が0V以下であれば、ビット線Rのキャパシタの電位は0V以上1V未満となる。一方、読み出しワード線P2を3Vとすると、ノードF2の電位は3V以上6V以下であるので、この段階では読み出しトランジスタRTr2はオフである。しかし、次に読み出しワード線の電位を0Vに下げると、ノードF2の電位は0V以上3V以下となり、読み出しトランジスタRTr2はオンとなる。先に説明したように、ノードF2の電位が0Vであれば、ビット線Rのキャパシタの電位は0V以上1V未満となる。ここで、ノードF2の電位が0Vとなるのは、書き込み時のビット線の電位が0Vであった場合である。同様に、ノードF2の電位が1Vであれば、ビット線Rのキャパシタの電位は1V以上2V未満、ノードF2の電位が2Vであれば、ビット線Rのキャパシタの電位は2V以上3V未満、ノードF2の電位が3Vであれば、ビット線Rのキャパシタの電位は3V以上4V未満となる。そして、それぞれの場合において、書き込み時のビット線の電位が特定できる。すなわち、ビット線Rのキャパシタの電位を測定することにより、ノードF2の電位を知ることができ、そのことから、書き込み時のビット線の電位を知ることができる。このようにして4段階のデータ2ビットを書き込み読み出しできる。もちろん、同様にして、さらに多くのデータ、例えば、8段階のデータ3ビット、16段階のデータ4ビットを書き込み読み出しできる。上記の説明では、寄生容量や読み出しトランジスタRTr1~RTr3のゲート容量をキャパシタC1~C3の容量に対して、無視したが、現実の記憶セルではそれらを考慮した上で、与える電位を決定する必要がある。読み出しトランジスタRTr1~RTr3のゲート容量は、オン状態とオフ状態で大きく変動するので、読み出しトランジスタRTr1~RTr3のゲートの電位はその影響を受ける。読み出しトランジスタRTr1~RTr3のゲート容量のキャパシタC1~C3の容量に対する比率が大きいほど、その影響が大きいので、好ましくは、キャパシタC1~C3の容量は読み出しトランジスタRTr1~RTr3のゲート容量の2倍以上とするとよい。実施の形態3本実施の形態では、実施の形態2で説明した半導体メモリ装置の形状や作製方法の例について説明する。本実施の形態では、書き込みトランジスタは、ガリウムとインジウムを含有する酸化物半導体を用い、読み出しトランジスタとしては、単結晶シリコン半導体を用いる。そのため、書き込みトランジスタは読み出しトランジスタの上に積層して設けられる。すなわち、単結晶シリコン基板上に設けられた単結晶シリコン半導体を用いた絶縁ゲート型トランジスタを読み出しトランジスタとし、その上に、酸化物半導体を用いたトランジスタを形成して、これを書き込みトランジスタとする。なお、本実施の形態は単結晶シリコン基板上に半導体メモリ装置を形成する例について説明するが、それ以外の基板上に設けることも可能である。図8に本実施の形態の半導体メモリ装置の記憶ユニットのレイアウト例を示す。本実施の形態では、単位記憶ユニット内に4つの記憶セルを有する。図8Aは単結晶シリコン基板上に設けられた主要な配線電極等を示す。基板上に素子分離領域102を形成する。基板上には、導電性の材料やドーピングされたシリコンを用いた導電性領域106を形成し、その一部は、読み出しトランジスタのソース、ドレインとなる。導電性領域106の一部はバイアス線Sの一部となる。隣接する導電性領域106が読み出しトランジスタのゲート電極111で隔てられているものもある。導電性領域106の一部には接続電極110が設けられる。導電性領域106を用いて、バイアス線Sを形成すると集積度を高めることができる。しかしながら、その場合には、バイアス線Sは、書き込みワード線、読み出しワード線と平行であるすなわち、ビット線と直交することが必要である。なお、図に示すように、バイアス線Sを隣接する記憶ユニットと共有することにより集積度を高められる。ゲート電極111や接続電極110の材料としては、後に形成する酸化物半導体とオーミック接触を形成する材料が好ましい。そのような材料としては、その仕事関数Wが酸化物半導体の電子親和力φ酸化物半導体の導電帯の下限と真空準位の間のエネルギー差とほぼ同じか小さい材料が挙げられる。すなわち、W<φ0.3[eV]の関係を満たせばよい。例えば、チタン、モリブデン、窒化チタン等である。図8Bは、図8Aの回路の上に形成される酸化物半導体を用いたトランジスタを中心とした主要な配線や電極等を示す。複数の島状の酸化物半導体領域112と複数の配線114を形成する。配線114は、書き込みワード線Q1、Q2、Q3、Q4、あるいは読み出しワード線P1、P2、P3、P4となる。配線114の一部は酸化物半導体と重なって、書き込みトランジスタのゲート電極となる。また、酸化物半導体領域112は、下層のゲート電極111と接触する。配線114の一部は、ゲート電極111と重なり、キャパシタを形成する。また、酸化物半導体領域112の一部には、上層例えば、ビット線Rへの接続のための接続電極117が設けられている。図8AおよびBを重ね合わせると、図8Cに示すようになる。ここでは、重なりが分かるように、意図的に少しずらして重ねてある。さらに、酸化物半導体を用いたトランジスタの上に形成される配線118も図示してある。配線118はビット線Rを構成する。なお、図8A乃至Cの点A、点Bは同じ位置を示すものである。図8においては、導電性領域106の幅、配線114は最小加工線幅Fで加工する。すなわち、線幅および線間隔はFである。その場合、単位記憶セルの大きさは12F2となる。記憶ユニットには、各記憶セルで共有する部分もあるため、現実には、記憶セルあたりの面積は12F2より大きくなる。図8に示す記憶ユニットには、4つの記憶セルが設けられているが、記憶ユニット内の記憶セルの数を増やせば、記憶セルあたりの面積は12F2に近づく。以下、上記の構造の半導体メモリ装置の作製方法について説明する。図9および図10は図8の点Aと点Bを結ぶ工程断面を示す。本実施の形態では、基板として、n型の単結晶シリコン基板を用いるが、p型の単結晶シリコン基板にn型のウェルを形成し、その上に本実施の形態のトランジスタを設けてもよい。以下、図の番号にしたがって、作製工程を説明する。<図9A>まず、公知の半導体製造技術を用いて、n型の単結晶シリコン基板101上に、図9Aに示すように、素子分離領域102、p型にドーピングされたシリコンによる導電性領域106、ゲート絶縁膜103、ダミーゲート104、層間絶縁物107を形成する。ダミーゲート104の側面には、図に示すようにサイドウォールを設けてもよい。ダミーゲート104としては、多結晶シリコンを用いるとよい。ゲート絶縁膜103の厚さはリーク電流を抑制するために厚さ10nm以上であることが好ましい。また、ゲート容量を、その後に形成するキャパシタの容量よりも小さくする目的で、ゲート絶縁膜103の誘電体として酸化珪素等の比誘電率の低い材料を用いることが好ましい。導電性領域106には、その表面にシリサイド領域105を設けて導電性を高める構造としてもよい。図8Aに関連して、説明したように、導電性領域106はバイアス線Sの一部となるので、導電性が高いことは好ましい。層間絶縁物107は単層でも多層でもよく、また、トランジスタのチャネルにひずみを与えるためのストレスライナーを含んでもよい。最上層の膜は、スピンコーティング法によって平坦な膜とすると、その後の工程で有利である。例えば、層間絶縁物107として、プラズマCVD法による窒化珪素膜を形成し、その上にスピンコーティング法により得られる平坦な酸化シリコン膜を形成した多層膜を用いてもよい。<図9B>層間絶縁物107の表面が十分に平坦である場合には、ドライエッチング法により、層間絶縁物107をエッチングし、ダミーゲート104の上面が現れた時点でドライエッチングをやめる。ドライエッチング法の代わりに化学的機械的研磨CMP法を用いてもよいし、最初にCMP法で層間絶縁物107の表面を平坦にした後、ドライエッチング法で、さらにエッチングを進めてもよい。あるいは逆に、ドライエッチング法である程度、層間絶縁物をエッチングした後、CMP法で平坦化処理してもよい。かくして、層間絶縁物107を加工して、平坦な表面を有する層間絶縁物107aを得るとともに、ダミーゲート104の表面を露出せしめる。<図9C>次に、層間絶縁物107aを選択的にエッチングして、シリサイド領域105に達する開口部108を形成する。<図9D>さらに、ダミーゲート104を選択的にエッチングして、開口部109を形成する。ダミーゲート104の材料として多結晶シリコンを使用している場合には、2乃至40、好ましくは、20乃至25のTMAH水酸化テトラメチルアンモニウムを用いればよい。なお、開口部108,109の形成順序は逆でもよい。上記のように、開口部108を形成してから、開口部109を形成すると、ゲート絶縁膜103がレジスト等と接することがないためより好ましい。その際には、単結晶シリコン基板101がTMAHで侵食されることを防ぐために表面にシリサイド領域105が形成されていることが好ましい。<図10A>単層あるいは多層の導電性材料の膜を堆積する。導電性材料としては、後に形成する酸化物半導体とオーミック接触を形成する材料が好ましい。また、この導電膜は、読み出しトランジスタここではPチャネル型のゲート電極でもあるので、そのしきい値を決定する上でも、仕事関数等の物性値が適切なものが好ましい。ひとつの材料で、これら2つの要件を満たせない場合は多層の膜にして、それぞれの条件を満足するようにすればよい。例えば、導電性材料として窒化チタンと窒化タンタルの多層膜を用いるとよい。次に、導電性材料の膜をCMP法で平坦化しつつエッチングする。この作業は、層間絶縁物107aが現れた時点、あるいは、しばらくしてから停止するとよい。かくして、図10Aに示すように、読み出しトランジスタのゲート電極111、接続電極110が形成される。その後、層間絶縁物107aの表面付近に含まれる水素を低減させるために、フッ素を含むプラズマによる表面処理をおこなうとよい。層間絶縁物107aの水素濃度が十分に低ければ、その処理は必要ない。層間絶縁物107aの表面から100nmの領域における水素濃度は1×1018cm-3未満、好ましくは、1×1016cm-3未満とするとよい。<図10B>厚さ3乃至20nmの酸化物半導体膜をスパッタ法により形成する。酸化物半導体膜の作製方法はスパッタ法以外でもよい。酸化物半導体はガリウムとインジウムを含むことが好ましい。半導体メモリ装置の信頼性を高めるためには、酸化物半導体膜中の水素濃度は、1×1018cm-3未満、好ましくは1×1016cm-3未満とするとよい。組成比ガリウム/インジウムは、0.5以上2未満、好ましくは、0.9以上1.2未満とするとよい。ガリウム、インジウム以外に亜鉛を含んでもよい。この酸化物半導体膜をエッチングして島状の酸化物半導体領域112を形成する。半導体特性を改善するため酸化物半導体領域112に熱処理を施してもよい。かくして、ゲート電極111と酸化物半導体領域112、接続電極110と酸化物半導体領域112が、それぞれ接触する構造が得られる。その後、ゲート絶縁膜113をスパッタ法等の公知の成膜方法で形成する。リーク電流を減らす目的から、ゲート絶縁膜113の厚さは10nm以上が好ましく、また、ゲート絶縁膜中の水素濃度は、1×10-18cm-3未満、好ましくは、1×1016cm-3未満とするとよい。ゲート絶縁膜としては、酸化珪素、酸化アルミニウム、酸化ハフニウム、酸化ランタン、窒化アルミニウム等を用いるとよい。これらの単層膜のみならず多層膜を用いてもよい。ゲート絶縁膜113は、後で形成されるキャパシタの誘電体でもあり、キャパシタの容量を読み出しトランジスタのゲート容量よりも大きくするために、比誘電率が10以上の材料を用いることが好ましい。ゲート絶縁膜形成後にも酸化物半導体領域112の特性を改善するため熱処理をしてもよい。<図10C>導電性材料により複数の配線114を形成する。配線114は、書き込みワード線Q1、Q2や読み出しワード線P1となる。書き込みワード線Q1、Q2の一部は酸化物半導体を用いたトランジスタのゲート電極となる。配線114の材料としては、その仕事関数が酸化物半導体の電子親和力より0.5eV以上高い材料が好ましい。例えば、タングステン、金、白金、p型シリコン等である。ゲート電極111と読み出しワード線P1の間には、ゲート絶縁膜113を誘電体とするキャパシタが形成される。このキャパシタの容量はゲート電極111と読み出しワード線P1の重なりで定義されるが、その面積は100nm2以上0.01μm2以下とすることが好ましい。次に、公知のイオン注入法を用いて、酸化物半導体よりも酸化されやすい元素のイオンを注入する。そのような元素としては、チタン、亜鉛、マグネシウム、シリコン、リン、硼素等が挙げられる。一般に、硼素やリンは従来の半導体プロセスにおいて使用されているため利用しやすく、特に、上記のような薄いゲート絶縁膜113、酸化物半導体領域112に注入するには、硼素よりも原子量の大きいリンイオンが望ましい。これらのイオンには水素が可能な限り含まれないようにすることが望まれる。イオン中の水素の濃度は好ましくは、0.1以下とする。水素は酸化物半導体のドナーとなることが知られているが、イオン中に水素が含まれていると、酸化物半導体に注入された水素が酸化物半導体中を移動して、半導体装置の信頼性を低下させる。酸化物半導体では、注入されたイオンが酸素と結合するため、酸素欠損が生じて、n型の導電性を示すようになる。シリコン半導体と異なる点は、シリコン半導体ではイオン注入後に、結晶性を回復するために高温での熱処理が必要であるが、多くの酸化物半導体では、そのような熱処理をおこなわなくても必要とする導電性を得られることにある。かくして、酸化物半導体領域112中にn型の導電性を示す領域115が形成される。これらの領域のキャリア電子濃度が1×10-19cm-3以上、好ましくは1×10-20cm-3以上となるようにイオン注入条件を設定することが好ましい。n型の導電性を示す領域115は、配線114をマスクとして自己整合的に形成される。高温での熱処理が必要ないため、ドナーの再拡散もほとんどおこらず、n型の導電性を示す領域115と配線114との重なりは非常に小さい。なお、酸化物半導体は、ドナーあるいはアクセプタの濃度が極めて低い真性に近い状態であっても、オーミックコンタクトを形成するような金属材料と接した部分では、金属材料から電子が注入され、金属材料から数10nm以内の部分では良好な導電性を示す。したがって、図10Bのゲート電極111上の酸化物半導体領域は、ドーピングされていないが、導体と扱ってよい。<図10D>その後、単層もしくは多層の薄膜よりなる層間絶縁物116を形成する。そして、その表面を平坦化し、選択的にエッチングして、n型の導電性を示す領域115に達するコンタクトホールを形成し、接続電極117を埋め込む。その後、配線118を形成する。配線118はビット線Rである。同様な配線を、配線114、あるいは、バイアス線Sと平行に形成してもよい。かくして、図10Dに示されるように、書き込みトランジスタ119、読み出しトランジスタ120、キャパシタ121を有する半導体メモリ装置の記憶セルおよびそれらを有する記憶ユニットが作製される。実施の形態4本実施の形態では、図2Bに示す半導体メモリ回路の動作の例について、図6および図7を用いて説明する。なお、電位として、以下に具体的な数値を挙げるが、それは、本発明の技術思想の理解を助けることが目的である。言うまでもなく、それらの値はトランジスタやキャパシタのさまざまな特性によって、あるいは実施者の都合によって変更される。また、図2Bに示される半導体メモリ回路は、以下の方法以外の方法によっても、データを書き込み、あるいは読み出すことができる。ここでは、トランジスタTr0、書き込みトランジスタWTr1、WTr2、WTr3、WTr4をNチャネル型、読み出しトランジスタRTr1、RTr2、RTr3、RTr4をPチャネル型とする。また、上記のNチャネル型トランジスタは、ゲートの電位が、ソースあるいはドレインのいずれか一方の電位より1V以上高くなるとオンになるとし、それ以外はオフであるとする。また、上記のPチャネル型トランジスタは、ゲートの電位が、ソースあるいはドレインのいずれか一方の電位より1V以上低くなるとオンになるとし、それ以外はオフであるとする。また、読み出しトランジスタRTr1、RTr2、RTr3、RTr4のゲート容量のうち、ゲートバイアスによって変動する分はキャパシタC1、C2、C3、C4の容量に対して無視できるものとする。さらに、書き込みトランジスタWTr1、WTr2、WTr3、WTr4の寄生容量や読み出しトランジスタRTr1、RTr2、RTr3、RTr4の寄生容量、その他、配線間の寄生容量等、図に示されていない容量はすべて0として考える。また、図6および図7では、オン状態であるトランジスタには丸印を、オフ状態であるトランジスタには×印をそれぞれ、トランジスタの記号に重ねて表記する。特定の条件でオンになるものについては、別途記載する。以下の例では、バイアス線Sの電位は常時0Vであるとする。書き込みは、一番右の記憶セルから始める。書き込み時には、図6Aに示すように、書き込みワード線Q1、Q2、Q3、Q4の電位を4V、読み出しワード線Pの電位を-4Vとする。また、ビット線Rの電位は、書き込むデータに応じて、0V、1V、2V、3Vの4段階の値をとるものとする。この状態では、トランジスタTr0、書き込みトランジスタWTr1、WTr2、WTr3、WTr4がオンとなり、ノードF2の電位はビット線Rの電位に近づく。ここでは、ビット線Rの電位と等しくなるものとする。一方、この段階では、読み出しトランジスタRTr1、RTr2、RTr3、RTr4はオフ状態である。そして、図6Bに示すように、書き込みワード線Q4の電位を-4Vとする。すると、書き込みトランジスタWTr2はオフとなるため、ノードF2では直前のビット線Rの電位が保持される。このようにして、一番右側の記憶セルにデータを書き込むことができる。次に、右から2つめの記憶セルノードF4にデータを書き込む。図6Bの状態で、ノードF4の電位は、ビット線Rの電位と等しくなる。そして、書き込みワード線Q3の電位を-4Vとする図6C参照と、書き込みトランジスタWTr4がオフとなり、ノードF4では直前のビット線Rの電位が保持される。このようにして、右から2つめの記憶セルにデータを書き込むことができる。以下同様に順にデータを書き込み、すべての記憶セルにデータを書き込むことができる。当該記憶ユニット内に書き込む作業を必要としない場合は、図6Dに示すように、書き込みワード線Q1、Q2、Q3、Q4の電位を0V、読み出しワード線Pの電位を0Vとするとよい。このときノードF1、F2、F3、F4の電位は、4V以上7V以下となる。ビット線Rの電位は0V以上3V以下であるので、読み出しトランジスタRTr1、RTr2、RTr3、RTr4はオフ状態を保つことができる。次に読み出しについて図7を用いて説明する。まず、当該記憶ユニット以外の行の読み出しをおこなう場合には、図7Aに示すように、書き込みワード線Q1、Q2、Q3、Q4の電位を0V、読み出しワード線Pの電位を0Vとする。こうすると、トランジスタTr0、書き込みトランジスタWTr1、WTr2、WTr3、WTr4はオフとなる。また、ノードF1、F2、F3、F4の電位は、4V以上7V以下である。そして、ビット線Rの電位は、後で説明するように0V以上4V以下であるので、読み出しトランジスタRTr1、RTr2、RTr3、RTr4はオフを維持できる。当該記憶ユニットの読み出しをおこなうには、図7Bに示すように、書き込みワード線Q2、Q4の電位を-4V、書き込みワード線Q1、Q3の電位を0V、読み出しワード線Pの電位を0Vとする。また、ビット線の電位を4Vとする。このときには、トランジスタTr0、書き込みトランジスタWTr1、WTr2、WTr3、WTr4はオフとなる。また、ノードF1、F2の電位が4V以上7V以下であるので、読み出しトランジスタRTr1、RTr2はオフとなる。一方、ノードF3、F4の電位は0V以上3V以下であるので、読み出しトランジスタRTr3、RTr4はオンとなる。このため、ビット線Rとバイアス線Sの間に電流が流れる。もし、ビット線Rの一端がキャパシタであれば、ビット線Rとバイアス線Sの間に電流が流れると、当初の電位4Vは、バイアス線の電位0Vに近づくこととなる。最終的な電位は、ノードF3、F4の電位の最小値で決まるが、いずれにせよ、ビット線Rの電位は0V以上4V以下で変動することとなる。以下では、記憶ユニットのうち、右から2番目の記憶セルノードF4のデータを読み出すものとする。図7Cに示すように書き込みワード線Q4の電位を-3Vに上昇させると、ノードF4の電位は、書き込まれたデータに応じて1V、2V、3V、4Vのいずれかとなる。ここで、ノードF4の電位が4Vであれば、読み出しトランジスタRTr4はオフとなるため、ビット線Rとバイアス線Sの間に電流が流れなくなる。この段階で、ノードF4の電位が4Vであるのは、書き込みの時にビット線の電位が3Vであった場合である。すなわち、書き込みワード線Q4の電位を1Vとしたときに読み出しトランジスタRTr4がオフであれば、書き込みの時にビット線Rの電位が3Vであったとわかる。このようにして、データの値を知ることができる。さらに、図7Dに示すように書き込みワード線Q4の電位を-2Vに上昇させると、ノードF4の電位は、書き込まれたデータに応じて2V、3V、4V、5Vのいずれかとなる。ここで、ノードF4の電位が4Vか5Vであれば、読み出しトランジスタRTr4はオフとなるため、ビット線Rとバイアス線Sの間に電流が流れなくなる。ノードF4の電位が4Vか5Vとなるのは、書き込み時のビット線Rの電位が2Vか3Vであった場合である。同様に、図7Eに示すように書き込みワード線Q4の電位を-1Vに上昇させると、ノードF4の電位は、書き込まれたデータに応じて3V、4V、5V、6Vのいずれかとなる。ここで、ノードF4の電位が4Vか5V、6Vであれば、読み出しトランジスタRTr4はオフとなるため、ビット線Rとバイアス線Sの間に電流が流れなくなる。すなわち、書き込みの時にビット線Rの電位が1V、2V、3Vのいずれかであった場合である。書き込みの時にビット線の電位が0Vであった場合には、書き込みワード線Q4の電位を-1Vとした場合、ノードF4の電位は3Vであり、依然としてオンのままである。すなわち、書き込みワード線Q4の電位が3Vでもビット線Rとバイアス線Sの間に電流が流れる場合は、書き込みの時にビット線Rの電位が0Vであったとわかる。なお、実施の形態1で説明したように、ビット線Rにキャパシタを接続し、その電位を測定することによっても多値のデータを読み出すことができる。このようにして4段階のデータ2ビットを書き込み読み出しできる。もちろん、同様にして、さらに多くのデータ、例えば、8段階のデータ3ビット、16段階のデータ4ビットを書き込み読み出しできる。上記の説明では、寄生容量や読み出しトランジスタRTr1~RTr4のゲート容量をキャパシタC1~C4の容量に対して、無視したが、現実の記憶セルではそれらを考慮した上で、与える電位を決定する必要がある。読み出しトランジスタRTr1~RTr4のゲート容量は、オン状態とオフ状態で大きく変動するので、読み出しトランジスタRTr1~RTr4のゲートの電位はその影響を受ける。読み出しトランジスタRTr1~RTr4のゲート容量のキャパシタC1~C4の容量に対する比率が大きいほど、その影響が大きいので、好ましくは、キャパシタC1~C4の容量は読み出しトランジスタRTr1~RTr4のゲート容量の2倍以上とするとよい。実施の形態5本実施の形態では、実施の形態4で説明した半導体メモリ装置の形状について説明する。図11に本実施の形態の半導体メモリ装置の記憶ユニットのレイアウト例を示す。本実施の形態では、単位記憶ユニットに6つの記憶セルを有する。本実施の形態で示す半導体メモリ装置は、配線のパターン等は異なるが、実施の形態3で示した方法により作製できる。図11Aは単結晶シリコン基板上に設けられた主要な配線電極等を示す。基板上には素子分離領域102を形成する。また、導電性の材料やドーピングされたシリコンを用いた導電性領域106を形成し、その一部は、読み出しトランジスタのソース、ドレインとなる。導電性領域106の一部はバイアス線Sの一部となる。隣接する導電性領域106が読み出しトランジスタのゲート電極111で隔てられている部分もある。導電性領域106の一部には接続電極110が設けられる。ゲート電極111や接続電極110の材料としては、実施の形態3に示したゲート電極111や接続電極110の条件を満たすものを用いればよい。本実施の形態で特徴的なことは、ゲート電極111を互い違いに配置したことである。すなわち、図22に示すように、ゲート電極111のうち、第1の導電性領域106aに最も近い4つのゲート電極、すなわち第1乃至第4のゲート電極111b、111c、111d、111eにおいて、第1のゲート電極111bと第3のゲート電極111dはチャネル長方向に垂直な方向すなわち、図22中にYで示す方向、Y方向で重なり、第1のゲート電極111bと第3のゲート電極111dの間には、第1の導電性領域106aがある。また、第2のゲート電極111cと第4のゲート電極111eはチャネル長方向すなわち、図22中にXで示す方向、X方向で重なり、第2のゲート電極111cと第4のゲート電極111eの間には第1の導電性領域106aがある。その結果、図8Aに比べて、より高密度にゲート電極111を配置できる。図8Aでは、ゲート電極111を同一直線上に配置したため、図8Aにaで示す間隔を、最小加工線幅の2倍2Fとする必要があった。しかしながら、本実施の形態では、同じ間隔を、最小加工線幅の1倍Fとすることができる。そのため、単位記憶セルあたりの幅を、図8Aの3Fから2Fに削減できる。このことにより、単位記憶セルあたりの面積を8F2とできる。図11Bは、図11Aの回路の上に形成される酸化物半導体を用いたトランジスタを中心とした主要な配線や電極等を示す。複数の島状の酸化物半導体領域112と複数の配線114を形成する。配線114は、書き込みワード線Q1、Q2、Q3、Q4、Q5、Q6あるいは読み出しワード線Pとなる。配線114の一部は酸化物半導体と重なって、書き込みトランジスタのゲート電極となる。また、酸化物半導体領域112は、下層のゲート電極111と接触する。配線114の一部は、ゲート電極111と重なり、キャパシタを形成する。また、酸化物半導体領域112には、上層例えば、ビット線Rへの接続のための接続電極117が設けられる。図11AおよびBを重ね合わせると、図11Cに示すようになる。ここでは、重なりが分かるように、意図的に少しずらして重ねてある。さらに、酸化物半導体を用いたトランジスタの上に形成される配線118も図示してある。配線118はビット線Rを構成する。上述のように単位記憶セルの大きさは8F2となる。記憶ユニットには、各記憶セルで共有する部分もあるため、現実には、記憶セルあたりの面積は8F2より大きくなる。図11に示す記憶ユニットには、6つの記憶セルが設けられているが、記憶ユニット内の記憶セルの数を増やせば、記憶セルあたりの面積は8F2に近づく。実施の形態6本実施の形態では、図12Aに示す半導体メモリ回路の動作の例について、図12B乃至図12Eを用いて説明する。なお、電位として、以下に具体的な数値を挙げるが、それは、本発明の技術思想の理解を助けることが目的である。言うまでもなく、それらの値はトランジスタやキャパシタのさまざまな特性によって、あるいは実施者の都合によって変更される。また、図12Aに示される半導体メモリ回路は、以下の方法以外の方法によっても、データを書き込み、あるいは読み出すことができる。ここでは、書き込みトランジスタWTr、読み出しトランジスタRTrともPチャネル型とする。書き込みトランジスタWTr、読み出しトランジスタRTrは、ともに、ゲートの電位が、ソースあるいはドレインのいずれか一方の電位より1V以上高くなるとオンになる電流を流すとし、それ以外はオフである電流を流さないとする。また、読み出しトランジスタRTrのゲート容量のうち、ゲートバイアスによって変動する分はキャパシタCの容量に対して無視できるものとする。さらに、書き込みトランジスタWTrの寄生容量や読み出しトランジスタRTrの寄生容量、その他、配線間の寄生容量等、図に示されていない容量はすべて0として考える。また、図12B乃至図12Eでは、オン状態であるトランジスタには丸印を、オフ状態であるトランジスタには×印をそれぞれ、トランジスタの記号に重ねて表記する。特定の条件でオンになるものについては、別途記載する。以下の例では、バイアス線Sの電位は常時0Vであるとする。最初に、この記憶セルへの書き込みについて説明する。書き込み時には、図12Bに示すように、読み出しワード線Pと選択線Tの電位を0Vとする。また、ビット線Rの電位は、書き込むデータに応じて、1V、2V、3V、4Vの4段階の値をとるものとする。そして、書き込みワード線Qの電位を、5Vとすると、書き込みトランジスタWTrがオンとなり、書き込みトランジスタWTrのドレインの電位は書き込みトランジスタのソースすなわち、ビット線Rの電位に近づく。ここでは、ビット線Rの電位と等しくなるものとする。一方、この段階では読み出しトランジスタRTrは、オン状態となるが、バイアス線Sと読み出しトランジスタRTrの間にある選択トランジスタSTrがオフであるため、バイアス線Sとビット線Rの間には電流が流れない。このようにして、データを書き込むことができる。次に、当該行以外の行の書き込みをおこなう場合には、図12Cに示すように、書き込みワード線Qの電位を、-3Vとする。また、読み出しワード線Pの電位を-4Vとする。一方、ビット線Rの電位は、書き込みのおこなわれる行に書き込むデータに応じて、1V、2V、3V、4Vの4段階の値をとる。書き込みトランジスタWTrのドレインの電位は、読み出しワード線PとキャパシタCを介して接続しているため、読み出しワード線Pの電位の変動すなわち、図12Bの0Vから図12Cの-4Vへの低下により、4V低下する。すなわち、書き込まれたデータに応じて、-3V、-2V、-1V、0Vのいずれかの値となる。また、この状態では、書き込みトランジスタWTrのソースビット線Rの電位0~3Vや書き込みトランジスタWTrのドレインの電位-3~0Vと書き込みトランジスタWTrのゲートの電位-3Vの関係から、書き込みトランジスタWTrはオフとなる。さらに、読み出しトランジスタRTrのソースすなわち、ビット線Rの電位0~3Vや読み出しトランジスタRTrのドレインすなわち、バイアス線Sの電位0Vと、読み出しトランジスタRTrのゲートの電位-3~0Vの関係から、読み出しトランジスタRTrはオフとなる。上記に加えて、選択トランジスタSTrがオフであるので、バイアス線Sとビット線Rの間には電流が流れない。次に、読み出しについて説明する。図12Dに示すように、書き込みワード線Qの電位を-3V、選択線Tの電位を1Vとする。そのため、書き込みトランジスタWTrはオフとなり、選択トランジスタSTrはオンとなる。また、読み出しワード線Pの電位を0V、ビット線Rの電位を4Vとする。この状態では、読み出しトランジスタRTrのゲートの電位は、書き込まれたデータに応じて、1V、2V、3V、4Vのいずれかとなり、読み出しトランジスタRTrは、いずれの場合もオンとなる。読み出しワード線Pの電位によって、読み出しトランジスタRTrのゲートの電位が変動し、結果として、読み出しトランジスタはオンとなったり、オフとなったりする。例えば、図12Eのように、読み出しワード線Pの電位を-2Vとすると、読み出しトランジスタRTrのゲートの電位は-1V、0V、1V、2V、のいずれかとなり、そのうち、-1Vと0Vの場合には、読み出しトランジスタRTrはオフとなる。読み出しトランジスタRTrがオフとなった場合には、バイアス線Sとビット線Rの間に電流が流れないので、そのことを検知することにより、読み出しトランジスタRTrのゲートの電位を知ることができる。あるいは、ビット線Rの一端がキャパシタであり、バイアス線Sとビット線Rの間に電流が流れないならば、当初の電位4Vのまま変動しないので、やはり、読み出しトランジスタRTrがオフであることを知ることができる。読み出しトランジスタRTrのゲートの電位が-1Vあるいは0Vであるのは、書き込みの時にビット線Rの電位が1Vあるいは2Vであった場合である。すなわち、読み出しワード線Pの電位を-2Vとしたときにバイアス線Sとビット線Rの間に電流がながれれば、書き込みの時にビット線Rの電位が1Vあるいは2Vであったとわかる。同様に、読み出しワード線Pの電位を-1Vとすると、読み出しトランジスタRTrのゲートの電位は0V、1V、2V、3Vのいずれかとなり、そのうち、0Vの場合には、読み出しトランジスタRTrはオフとなる。読み出しワード線Pの電位を-3Vとすると、読み出しトランジスタRTrのゲートの電位は、-2V、-1V、0V、1Vのいずれかとなり、そのうち、-2V、-1V、0Vの場合には、読み出しトランジスタRTrはオフとなる。これらのことから、書き込み時にどのような電位が与えられたか、すなわち、どのようなデータが与えられたかを知ることができる。このようにして4段階のデータ2ビットを書き込み読み出しできる。もちろん、同様にして、さらに多くのデータ、例えば、8段階のデータ3ビット、16段階のデータ4ビットを書き込み読み出しできる。あるいは、2段階のデータ1ビットを書き込み読み出しできる。上記の説明では、寄生容量や読み出しトランジスタRTrのゲート容量をキャパシタCの容量に対して無視したが、現実の記憶セルではそれらを考慮した上で、与える電位を決定する必要がある。読み出しトランジスタRTrのゲート容量は、オン状態とオフ状態で大きく変動するので、読み出しトランジスタRTrのゲートの電位はその影響を受ける。読み出しトランジスタRTrのゲート容量のキャパシタCの容量に対する比率が大きいほど、その影響が大きいので、好ましくは、キャパシタCの容量は読み出しトランジスタRTrのゲート容量の2倍以上とするとよい。なお、記憶セルに保持される電荷量を複数段階とすることによって多段階のデータ多値のデータを記憶するには、保持される電荷量のばらつきが小さいことが必要である。本実施の形態で示した半導体メモリ回路および半導体メモリ装置は、保持される電荷量のばらつきが小さいため、この目的に適している。実施の形態7本実施の形態では、図13Aに示す半導体メモリ回路の動作の例について、図14および図15を用いて説明する。なお、電位として、以下に具体的な数値を挙げるが、それは、本発明の技術思想の理解を助けることが目的である。言うまでもなく、それらの値はトランジスタやキャパシタのさまざまな特性によって、あるいは実施者の都合によって変更される。また、図13Aに示される半導体メモリ装置は、以下の方法以外の方法によっても、データを書き込み、あるいは読み出すことができる。ここでは、書き込みトランジスタWTr1、WTr2、WTr3、読み出しトランジスタRTr1、RTr2、RTr3ともNチャネル型とする。また、書き込みトランジスタWTr1、WTr2、WTr3、読み出しトランジスタRTr1、RTr2、RTr3とも、ゲートの電位が、ソースあるいはドレインのいずれか一方の電位より1V以上高くなるとオンになるとし、それ以外はオフであるとする。また、読み出しトランジスタRTr1、RTr2、RTr3のゲート容量のうち、ゲートバイアスによって変動する分はキャパシタC1、C2、C3の容量に対して無視できるものとする。さらに、書き込みトランジスタWTr1、WTr2、WTr3の寄生容量や読み出しトランジスタRTr1、RTr2、RTr3の寄生容量、その他、配線間の寄生容量等、図に示されていない容量はすべて0として考える。また、図14および図15では、オン状態であるトランジスタには丸印を、オフ状態であるトランジスタには×印をそれぞれ、トランジスタの記号に重ねて表記する。特定の条件でオンになるものについては、別途記載する。以下の例では、バイアス線Sの電位は常時0Vであるとする。最初に、この記憶ユニットへの書き込みについて説明する。書き込みは、一番右の記憶セルから始める。書き込み時には、図14Aに示すように、読み出しワード線P1、P2、P3、選択線Tの電位を0Vとする。また、ビット線Rの電位は、書き込むデータに応じて、1V、2V、3V、4Vの4段階の値をとるものとする。そして、書き込みワード線Q1、Q2、Q3の電位を、5Vとすると、書き込みトランジスタWTr1、WTr2、WTr3がオンとなり、書き込みトランジスタWTr3のドレインの電位すなわち、ノードF3の電位はビット線Rの電位に近づく。ここでは、ビット線Rの電位と等しくなるものとする。一方、この段階では、読み出しトランジスタRTr1、RTr2、RTr3はオン状態であり、選択トランジスタSTr1はオフである。そのため、ビット線Rとバイアス線Sとの間には電流は流れない。次に、図14Bに示すように、書き込みワード線Q3の電位を-3Vとする。すると、書き込みトランジスタWTr3はオフとなるため、ノードF3では、直前のビット線Rの電位が保持される。さらに、読み出しワード線P3の電位を-4Vとする。この結果、ノードF3の電位は、書き込まれたデータに応じて、-3V、-2V、-1V、0Vのいずれかとなる。その結果、読み出しトランジスタRTr3はオフとなる。このようにして、一番右側の記憶セルにデータを書き込むことができる。次に、中央の記憶セルにデータを書き込む。図14Bの段階では、ノードF2の電位は、ビット線Rの電位と等しくなる。そして、書き込みワード線Q2の電位を-3Vとする図14C参照と、書き込みトランジスタWTr2がオフとなるため、ノードF2では、直前のビット線Rの電位が保持される。さらに、読み出しワード線P2の電位を-4Vとする。この結果、ノードF2の電位は、書き込まれたデータに応じて、-3V、-2V、-1V、0Vのいずれかとなる。また、読み出しトランジスタRTr2はオフとなる。このようにして、中央の記憶セルにデータを書き込むことができる。このようにして、すべての記憶セルにデータを書き込むことができる。書き込みが終了した後は、図14Dに示すように、書き込みトランジスタWTr1、WTr2、WTr3、読み出しトランジスタRTr1、RTr2、RTr3のいずれもがオフとなる。次に読み出しについて説明する。まず、当該記憶ユニット以外の行の読み出しをおこなう場合には、図14Dに示すように、書き込みワード線Q1、Q2、Q3の電位を-3V、読み出しワード線P1、P2、P3の電位を-4Vとする。こうすると、書き込みトランジスタWTr1、WTr2、WTr3はオフとなる。また、ノードF1、F2、F3の電位は、-3V以上0V以下である。そして、ビット線Rの電位は、後で説明するように0V以上4V以下であるので、読み出しトランジスタRTr1、RTr2、RTr3はオフを維持できる。当該記憶ユニットの読み出しをおこなうには、図15Aに示すように、書き込みワード線Q1、Q2、Q3の電位を-3V、読み出しワード線P1、P2、P3の電位を0Vとする。また、ビット線の電位を4Vとする。このときには、書き込みトランジスタWTr1、WTr2、WTr3はオフとなるが、ノードF1、F2、F3の電位が1V以上4V以下であり、読み出しトランジスタRTr1、RTr2、RTr3はオンとなる。このため、ビット線Rとバイアス線Sの間に電流が流れる。もし、ビット線Rの一端がキャパシタであれば、ビット線Rとバイアス線Sの間に電流が流れると、当初の電位4Vは、バイアス線Sの電位0Vに近づくこととなる。すなわち、ビット線の電位は0V以上4V以下で変動することとなる。以下では、記憶ユニットのうち、中央の記憶セルのデータを読み出すものとする。図15Bに示すように読み出しワード線P2の電位を-1Vに低下させると、ノードF2の電位は、書き込まれたデータに応じて0V、1V、2V、3Vのいずれかとなる。ここで、ノードF2の電位が0Vであれば、読み出しトランジスタRTr2はオフとなるため、ビット線Rとバイアス線Sの間に電流が流れなくなる。この段階で、ノードF2の電位が4Vであるのは、書き込みの時にビット線の電位が1Vであった場合である。すなわち、読み出しワード線P2の電位を1Vとしたときに読み出しトランジスタRTr2がオフであれば、書き込みの時にビット線Rの電位が1Vであったとわかる。このようにして、保持されているデータの値を知ることができる。さらに、図15Cに示すように読み出しワード線P2の電位を-2Vに低下させると、ノードF2の電位は、書き込まれたデータに応じて-1V、0V、1V、2Vのいずれかとなる。ここで、ノードF2の電位が-1Vか0Vであれば、読み出しトランジスタRTr2はオフとなるため、ビット線Rとバイアス線Sの間に電流が流れなくなる。このことを検知してデータの値を知ることができる。すなわち、この段階で、読み出しトランジスタRTr2のゲートの電位が-1Vあるいは0Vであるのは、書き込みの時にビット線Rの電位が1Vあるいは2Vであった場合であり、読み出しワード線P2の電位が-1Vすなわち、図15Bの状態ではオン状態であったのに、-2Vになるとオフ状態となった場合には、書き込みの時にビット線Rの電位が2Vであったときである。同様に、図15Dに示すように読み出しワード線P2の電位を-3Vに低下させると、ノードF2の電位は、書き込まれたデータに応じて-2V、-1V、0V、1Vのいずれかとなる。ここで、ノードF2の電位が-2Vか-1V、0Vであれば、読み出しトランジスタRTr2はオフとなるため、ビット線Rとバイアス線Sの間に電流が流れなくなる。すなわち、書き込み時にビット線の電位が1V、2V、3Vのいずれかであった場合である。書き込み時にビット線の電位が4Vであった場合には、読み出しワード線P2の電位を-3Vとした場合、ノードF2の電位は1Vであり、依然としてオンである。すなわち、読み出しワード線P2の電位が-3Vでもビット線Rとバイアス線Sの間に電流が流れる場合は、書き込みの時にビット線の電位が4Vであったとわかる。このようにして4段階のデータ2ビットを書き込み読み出しできる。もちろん、同様にして、さらに多くのデータ、例えば、8段階のデータ3ビット、16段階のデータ4ビットを書き込み読み出しできる。あるいは、2段階のデータ1ビットを書き込み読み出しできる。上記の説明では、寄生容量や読み出しトランジスタRTr1、RTr2、RTr3のゲート容量をキャパシタC1、C2、C3の容量に対して、無視したが、現実の記憶セルではそれらを考慮した上で、与える電位を決定する必要がある。読み出しトランジスタRTr1、RTr2、RTr3のゲート容量は、オン状態とオフ状態で大きく変動するので、読み出しトランジスタRTr1、RTr2、RTr3のゲートの電位はその影響を受ける。読み出しトランジスタRTr1、RTr2、RTr3のゲート容量のキャパシタC1、C2、C3の容量に対する比率が大きいほど、その影響が大きいので、好ましくは、キャパシタC1、C2、C3の容量は読み出しトランジスタRTr1、RTr2、RTr3のゲート容量の、それぞれ2倍以上とするとよい。実施の形態8本実施の形態では、実施の形態7で説明した半導体メモリ装置の形状の例について説明する。本実施の形態では、書き込みトランジスタは、ガリウムとインジウムを含有する酸化物半導体を用い、読み出しトランジスタとしては、単結晶シリコン半導体を用いる。そのため、実施の形態3と同様に書き込みトランジスタは読み出しトランジスタの上に積層して設けられる。図20に本実施の形態の半導体メモリ装置の記憶ユニットのレイアウト例を示す。本実施の形態では、単位記憶ユニット内に4つの記憶セルを有する。図20Aは単結晶シリコン基板上に設けられた主要な配線電極等を示す。基板上に素子分離領域102を形成する。基板上には、導電性の材料やドーピングされたシリコンを用いた導電性領域106を形成し、その一部は、読み出しトランジスタのソース、ドレインとなる。導電性領域106の一部はバイアス線Sの一部となる。隣接する導電性領域106が読み出しトランジスタのゲート電極111あるいは111aで隔てられている部分もある。導電性領域106の一部には接続電極110が設けられる。なお、ゲート電極111aは選択トランジスタのゲート電極となるものであり、選択線Tを構成する。ゲート電極111とゲート電極111aは同じ材料を用いて、同時に形成するとよい。導電性領域106を用いて、バイアス線Sを形成すると集積度を高めることができる。しかしながら、その場合には、バイアス線Sは、書き込みワード線、読み出しワード線と平行であるすなわち、ビット線と直交することが必要である。なお、図に示すように、バイアス線Sを隣接する記憶ユニットと共有することにより集積度を高められる。図20Bは、図20Aの回路の上に形成される酸化物半導体を用いたトランジスタを中心とした主要な配線や電極等を示す。複数の島状の酸化物半導体領域112と複数の配線114を形成する。配線114は、書き込みワード線Q1、Q2、Q3、Q4、あるいは読み出しワード線P1、P2、P3、P4となる。配線114の一部は酸化物半導体と重なって、書き込みトランジスタのゲート電極となる。また、酸化物半導体領域112は、下層のゲート電極111と接触する。配線114の一部は、ゲート電極111と重なり、キャパシタを形成する。また、酸化物半導体領域112の一部には、上層例えば、ビット線Rへの接続のための接続電極117が設けられている。図20Aおよび図20Bを重ね合わせると、図20Cに示すようになる。ここでは、重なりが分かるように、意図的に少しずらして重ねてある。さらに、酸化物半導体を用いたトランジスタの上に形成される配線118も図示してある。配線118はビット線Rを構成する。なお、図20A乃至Cの点A、点Bは同じ位置を示すものである。図20においては、導電性領域106の幅、配線114は最小加工線幅Fで加工する。すなわち、線幅および線間隔はFである。その場合、単位記憶セルの大きさは12F2となる。上記の構造の半導体メモリ装置の作製方法については、実施の形態3を参酌すればよい。実施の形態9本実施の形態では、図17Aに示す半導体メモリ回路の動作の例について、図18および図19を用いて説明する。図17Aの回路と図17Bの回路の違いは、全く同じ動作をする選択トランジスタを2つ設けるのか、1つ設けるのか、ということだけであるので、図17Bの回路においても、以下の方法で同様に書き込みや読み出しをおこなうことができる。なお、電位として、以下に具体的な数値を挙げるが、それは、本発明の技術思想の理解を助けることが目的である。言うまでもなく、それらの値はトランジスタやキャパシタのさまざまな特性によって、あるいは実施者の都合によって変更される。また、図17Aあるいは図17Bに示される半導体メモリ回路は、以下の方法以外の方法によっても、データを書き込み、あるいは読み出すことができる。ここでは、トランジスタTr0、書き込みトランジスタWTr1、WTr2、WTr3、WTr4、読み出しトランジスタRTr1、RTr2、RTr3、RTr4をNチャネル型とする。また、上記のNチャネル型トランジスタは、ゲートの電位が、ソースあるいはドレインのいずれか一方の電位より1V以上高くなるとオンになるとし、それ以外はオフであるとする。また、読み出しトランジスタRTr1、RTr2、RTr3、RTr4のゲート容量のうち、ゲートバイアスによって変動する分はキャパシタC1、C2、C3、C4の容量に対して無視できるものとする。さらに、書き込みトランジスタWTr1、WTr2、WTr3、WTr4の寄生容量や読み出しトランジスタRTr1、RTr2、RTr3、RTr4の寄生容量、その他、配線間の寄生容量等、図に示されていない容量はすべて0として考える。また、図18および図19では、オン状態であるトランジスタには丸印を、オフ状態であるトランジスタには×印をそれぞれ、トランジスタの記号に重ねて表記する。特定の条件でオンになるものについては、別途記載する。以下の例では、バイアス線Sの電位は常時0Vであるとする。書き込みは、一番右の記憶セルから始める。書き込み時には、図18Aに示すように、書き込みワード線Q1、Q2、Q3、Q4の電位を5V、読み出しワード線Pの電位を-3V、選択線Tの電位を0Vとする。また、ビット線Rの電位は、書き込むデータに応じて、1V、2V、3V、4Vの4段階の値をとるものとする。この状態では、トランジスタTr0、書き込みトランジスタWTr1、WTr2、WTr3、WTr4、読み出しトランジスタRTr1、RTr2、RTr3、RTr4がオンとなり、ノードF2の電位はビット線Rの電位に近づく。ここでは、ビット線Rの電位と等しくなるものとする。一方、書き込みの過程では、選択トランジスタSTr1、STr2は常時、オフであるので、バイアス線Sとビット線Rの間に電流は流れない。次に、図18Bに示すように、書き込みワード線Q4の電位を-3Vとする。すると、書き込みトランジスタWTr2はオフとなるため、ノードF2では直前のビット線Rの電位が保持される。さらに、読み出しワード線Pの電位を-7Vに下げると、ノードF2の電位は、書き込まれたデータに応じて、-3V、-2V、-1V、0Vとなる。この結果、書き込みトランジスタWTr2と読み出しトランジスタRTr2がオフとなる。このようにして、一番右側の記憶セルにデータを書き込むことができる。次に、右から2つめの記憶セルノードF4にデータを書き込む。図18Bの状態で、ノードF4の電位は、ビット線Rの電位と等しくなる。そして、書き込みワード線Q3の電位を-3Vとする図18C参照と、書き込みトランジスタWTr4がオフとなり、ノードF4では直前のビット線Rの電位が保持される。さらに、書き込みワード線Q4の電位を-7Vに下げると、ノードF4の電位は、書き込まれたデータに応じて、-3V、-2V、-1V、0Vとなる。この結果、書き込みトランジスタWTr4と読み出しトランジスタRTr4がオフとなる。このようにして、右から2つめの記憶セルにデータを書き込むことができる。以下同様に順にデータを書き込み、すべての記憶セルにデータを書き込むことができる。当該記憶ユニット内に書き込む作業を必要としない場合は、書き込みワード線Q1、Q2、Q3、Q4の電位を-7V、読み出しワード線Pの電位を-7Vとするとよい。このときノードF1、F2、F3、F4の電位は、-3V以上0V以下となる。ビット線Rの電位は1V以上4V以下であるので、書き込みトランジスタWTr1、WTr2、WTr3、WTr4、読み出しトランジスタRTr1、RTr2、RTr3、RTr4はオフ状態を保つことができる。次に読み出しについて図19を用いて説明する。まず、当該記憶ユニット以外の行の読み出しをおこなう場合には、書き込みワード線Q1、Q2、Q3、Q4の電位を-7V、読み出しワード線Pの電位を-7Vとする。こうすると、トランジスタTr0、書き込みトランジスタWTr1、WTr2、WTr3、WTr4はオフとなる。また、ノードF1、F2、F3、F4の電位は、-3V以上0V以下である。そして、ビット線Rの電位は、後で説明するように0V以上4V以下であるので、読み出しトランジスタRTr1、RTr2、RTr3、RTr4はオフを維持できる。当該記憶ユニットの読み出しをおこなうには、図19Aに示すように、書き込みワード線Q1、Q2、Q4の電位を-3V、書き込みワード線Q3の電位を-7V、読み出しワード線Pの電位を-7V、選択線Tの電位を1Vとする。また、ビット線の電位を4Vとする。このときには、トランジスタTr0、書き込みトランジスタWTr1、WTr2、WTr3、WTr4はオフとなる。また、ノードF1、F2の電位が-3V以上0V以下であるので、読み出しトランジスタRTr1、RTr2はオフとなる。一方、ノードF3、F4の電位は1V以上4V以下であるので、読み出しトランジスタRTr3、RTr4はオンとなる。このため、ビット線Rとバイアス線Sの間に電流が流れる。もし、ビット線Rの一端がキャパシタであれば、ビット線Rとバイアス線Sの間に電流が流れると、当初の電位4Vは、バイアス線の電位0Vに近づくこととなる。そのため、ビット線の電位は0V以上4V以下で変動することとなる。以下では、記憶ユニットのうち、右から2番目の記憶セルノードF4のデータを読み出すものとする。図19Bに示すように書き込みワード線Q4の電位を-4Vに低下させると、ノードF4の電位は、書き込まれたデータに応じて0V、1V、2V、3Vのいずれかとなる。ここで、ノードF4の電位が0Vであれば、読み出しトランジスタRTr4はオフとなるため、ビット線Rとバイアス線Sの間に電流が流れなくなる。この段階で、ノードF4の電位が0Vであるのは、書き込みの時にビット線の電位が1Vであった場合である。すなわち、書き込みワード線Q4の電位を1Vとしたときに読み出しトランジスタRTr4がオフであれば、書き込みの時にビット線Rの電位が1Vであったとわかる。このようにして、データの値を知ることができる。さらに、図19Cに示すように書き込みワード線Q4の電位を-5Vに低下させると、ノードF4の電位は、書き込まれたデータに応じて-1V、0V、1V、2Vのいずれかとなる。ここで、ノードF4の電位が-1Vか0Vであれば、読み出しトランジスタRTr4はオフとなるため、ビット線Rとバイアス線Sの間に電流が流れなくなる。ノードF4の電位が-1Vか0Vとなるのは、書き込み時のビット線Rの電位が1Vか2Vであった場合である。同様に、書き込みワード線Q4の電位を-6Vに低下させると、ノードF4の電位は、書き込まれたデータに応じて-2V、-1V、0V、1Vのいずれかとなる。ここで、ノードF4の電位が-2Vか-1V、0Vであれば、読み出しトランジスタRTr4はオフとなるため、ビット線Rとバイアス線Sの間に電流が流れなくなる。すなわち、書き込みの時にビット線Rの電位が1V、2V、3Vのいずれかであった場合である。書き込みの時にビット線の電位が4Vであった場合には、書き込みワード線Q4の電位を-6Vとした場合、ノードF4の電位は1Vであり、依然としてオンのままである。すなわち、書き込みワード線Q4の電位が-6Vでもビット線Rとバイアス線Sの間に電流が流れる場合は、書き込みの時にビット線Rの電位が4Vであったとわかる。このようにして4段階のデータ2ビットを書き込み読み出しできる。もちろん、同様にして、さらに多くのデータ、例えば、8段階のデータ3ビット、16段階のデータ4ビットを書き込み読み出しできる。あるいは、2段階のデータ1ビットを書き込み読み出しできる。上記の説明では、寄生容量や読み出しトランジスタRTr1、RTr2、RTr3、RTr4のゲート容量をキャパシタC1、C2、C3、C4の容量に対して、無視したが、現実の記憶セルではそれらを考慮した上で、与える電位を決定する必要がある。読み出しトランジスタRTr1、RTr2、RTr3、RTr4のゲート容量は、オン状態とオフ状態で大きく変動するので、読み出しトランジスタRTr1、RTr2、RTr3、RTr4のゲートの電位はその影響を受ける。読み出しトランジスタRTr1、RTr2、RTr3、RTr4のゲート容量のキャパシタC1、C2、C3、C4の容量に対する比率が大きいほど、その影響が大きいので、好ましくは、キャパシタC1、C2、C3、C4の容量は読み出しトランジスタRTr1、RTr2、RTr3、RTr4のゲート容量のそれぞれ2倍以上とするとよい。実施の形態10本実施の形態では、実施の形態9で動作を説明した半導体メモリ装置の形状について説明する。図21に本実施の形態の半導体メモリ装置の記憶ユニットのレイアウト例を示す。本実施の形態では、単位記憶ユニットに6つの記憶セルを有する。本実施の形態で示す半導体メモリ装置は、配線のパターン等は異なるが、実施の形態3で示した方法により作製できる。図21Aは単結晶シリコン基板上に設けられた主要な配線電極等を示す。基板上には素子分離領域102を形成する。また、導電性の材料やドーピングされたシリコンを用いた導電性領域106を形成し、その一部は、読み出しトランジスタのソース、ドレインとなる。導電性領域106の一部はバイアス線Sの一部となる。隣接する導電性領域106が読み出しトランジスタのゲート電極111、111aで隔てられている部分もある。なお、ゲート電極111aは選択トランジスタのゲート電極となるものであり、選択線Tを構成する。ゲート電極111とゲート電極111aは同じ材料を用いて、同時に形成するとよい。導電性領域106の一部には接続電極110、110aが設けられる。ゲート電極111、111aや接続電極110、110aの材料としては、実施の形態3に示したゲート電極111や接続電極110の条件を満たすものを用いればよい。本実施の形態では、実施の形態5と同様にゲート電極111を互い違いに配置した。その結果、図20Aに比べて、より高密度にゲート電極111を配置できる。すなわち、単位記憶セルあたりの面積を8F2とできる。また、選択トランジスタに関しては、図17Bに示したものと同様に、1つの記憶ユニットに1つの選択トランジスタを有する構成とする。このため、選択トランジスタ付近の導電性領域106の幅を広くすることができ、接続電極110aを該領域に設けることができる。図21Bは、図21Aの回路の上に形成される酸化物半導体を用いたトランジスタを中心とした主要な配線や電極等を示す。複数の島状の酸化物半導体領域112と複数の配線114および配線114aを形成する。配線114は、書き込みワード線Q1、Q2、Q3、Q4、Q5、Q6あるいは読み出しワード線Pとなる。配線114aは、配線114と同じ材料で同時に形成される。これはバイアス線Sの一部で、接続電極110aを介して、導電性領域106と接続される。図20Bでも明らかなように、この層の選択線Tの近傍は、特別に必要とされる配線等がない。一方で、実施の形態8ではバイアス線Sは導電性領域106を用いて形成されるが、その導電率は金属配線には劣る。したがって、バイアス線Sを、導電性領域106だけでなく、金属配線を用いて形成することが好ましい。しかしながら、図20Aにおいては、導電性領域106と、その上層の金属配線を接続するための接続電極を設けるには、導電性領域の幅チャネル長方向の長さをさらに広くすることが求められ、結果として集積度が低下する。本実施の形態では、選択トランジスタを各記憶ユニットに1つ設ける構造とした結果、選択トランジスタ近傍の導電性領域106の幅を十分に広くできるのでその部分に接続電極110aを設けることができる。そして、接続電極110aと接続する配線114aを設けることができる。上述のように、この部分では、特別に必要とされる配線等がないので、配線114aの幅を広くすることができる。例えば、最小加工線幅の2倍の幅とするとよい。線幅を広くすると、配線の抵抗を低減できる。それ以上とすることもできるが、その場合には、下層の選択トランジスタのゲート電極111aと重なるので、両者の間の寄生容量が大きくなる。配線114の一部は酸化物半導体と重なって、書き込みトランジスタのゲート電極となる。また、酸化物半導体領域112は、下層のゲート電極111と接触する。配線114の一部は、ゲート電極111と重なり、キャパシタを形成する。また、酸化物半導体領域112には、上層例えば、ビット線Rへの接続のための接続電極117が設けられる。図21Aおよび図21Bを重ね合わせると、図21Cに示すようになる。ここでは、重なりが分かるように、意図的に少しずらして重ねてある。さらに、酸化物半導体を用いたトランジスタの上に形成される配線118も図示してある。配線118はビット線Rを構成する。上述のように単位記憶セルの大きさは8F2となる。記憶ユニットには、各記憶セルで共有する部分もあるため、現実には、記憶セルあたりの面積は8F2より大きくなる。図21に示す記憶ユニットには、6つの記憶セルが設けられているが、記憶ユニット内の記憶セルの数を増やせば、記憶セルあたりの面積は8F2に近づく。実施の形態11本実施の形態では、実施の形態1乃至5に示した半導体メモリ装置を用いた電子機器について説明する。これらの半導体メモリ装置は、パーソナルコンピュータ、携帯通信機器、映像表示装置、電子書籍等の機器に用いることができる。"