ビット線構成が階層化されたアレイを備える半導体装置であって、互いに物理的に隣接する第1及び第2のグローバルビット線と、前記第1のグローバルビット線に対応し、前記アレイを構成する複数のサブアレイにそれぞれ対応する複数の第1のローカルビット線と、前記第2のグローバルビット線に対応し、前記複数のサブアレイにそれぞれ対応し、それぞれが前記複数の第1のローカルビット線に物理的に隣接する複数の第2のローカルビット線と、前記第1のグローバルビット線と前記複数の第1のローカルビット線との間の電気的接続をそれぞれ制御する複数の第1の階層スイッチと、前記第2のグローバルビット線と前記複数の第2のローカルビット線との間の電気的接続をそれぞれ制御する複数の第2の階層スイッチと、前記第1のグローバルビット線を第1のプリチャージ電圧にプリチャージする第1のプリチャージ回路と、前記第2のグローバルビット線を第2のプリチャージ電圧にプリチャージする第2のプリチャージ回路と、前記複数の第1のローカルビット線を第3のプリチャージ電圧にそれぞれプリチャージする複数の第3のプリチャージ回路と、前記複数の第2のローカルビット線を前記第3のプリチャージ電圧にそれぞれプリチャージする複数の第4のプリチャージ回路と、前記第1、前記第2、及び前記複数の第3のプリチャージ回路と、前記第1、前記第2、前記第3のプリチャージ電圧のそれぞれの電位と、を制御する制御回路と、を備え、前記制御回路は、前記アレイのテスト時に、前記第1及び第2のプリチャージ電圧として互いに異なる第1及び第2の電位を設定し、前記第1及び第2のプリチャージ回路を活性化し、前記第3及び第4のプリチャージ回路を非活性化し、前記第1及び第2の階層スイッチを導通状態とすることにより、前記第1及び第2のグローバルビット線をそれぞれ介して前記第1及び第2のローカルビット線に前記第1及び第2の電位をそれぞれ印加するように制御する、ことを特徴とする半導体装置。更に、前記第1のプリチャージ回路に前記第1のプリチャージ電圧を供給する第1の配線と、前記第2のプリチャージ回路に前記第2のプリチャージ電圧を供給する第2の配線と、前記複数のサブアレイにそれぞれ対応し、前記複数の第3及び第4のプリチャージ回路に前記第3のプリチャージ電圧をそれぞれ供給する複数の第3の配線と、を備え、前記第1、前記第2、及び前記複数の第3の配線が、前記第1及び第2のグローバルビット線が延在する第1の方向と交差する第2の方向に延在する、ことを特徴とする請求項1に記載の半導体装置。前記第1及び第2の配線は、前記アレイを挟むように配置され、前記複数の第3の配線は、前記複数のサブアレイごとに配置される、ことを特徴とする請求項2に記載の半導体装置。前記複数の第3及び前記複数の第4のプリチャージ回路は、ゲートに印加される第2のプリチャージ信号に応じて、前記複数の第1及び前記複数の第2のローカルビット線と前記複数の第3の配線との間の電気的接続をそれぞれ制御する複数の第3及び複数の第4のトランジスタを含む、ことを特徴とする請求項3に記載の半導体装置。前記第1のプリチャージ回路は、ゲートに印加される第1のプリチャージ信号に応じて、前記第1のグローバルビット線と前記第1の配線との間の電気的接続を制御する第1のトランジスタを含み、前記第2のプリチャージ回路は、ゲートに印加される前記第1のプリチャージ信号に応じて、前記第2のグローバルビット線と前記第2の配線との間の電気的接続を制御する第2のトランジスタを含む、ことを特徴とする請求項4に記載の半導体装置。前記制御回路は、更に、プリチャージ基本信号及び前記テスト時に活性化するテスト信号によって、前記第1のプリチャージ信号を生成する論理回路を含む、ことを特徴とする請求項5に記載の半導体装置。前記制御回路は、第1及び第2のスイッチを含み、前記第1のスイッチは、前記第1及び第3のプリチャージ電圧のいずれか一方を選択して前記第1のプリチャージ回路へ供給し、前記第2のスイッチは、前記第2及び第3のプリチャージ電圧のいずれか一方を選択して前記第2のプリチャージ回路へ供給する、ことを特徴とする請求項1乃至6のいずれか一項に記載の半導体装置。前記第1及び第2のスイッチは、前記テスト信号によって、前記第1及び第2のプリチャージ電圧を選択する、ことを特徴とする請求項7に記載の半導体装置。前記第1及び第2の電位の電位差は、通常動作時に前記複数の第1及び複数の第2のローカルビット線に印加される電位差よりも、大きい、ことを特徴とする請求項1乃至8のいずれか一項に記載の半導体装置。前記サブアレイは、前記複数の第1及び複数の第2のローカルビット線と複数のワード線との交点にそれぞれ配置された複数のメモリセルを含む、ことを特徴とする請求項9に記載の半導体装置。前記テスト時、前記複数のワード線のうちの選択された少なくとも1本のワード線に属する複数のメモリセルに前記第1又は第2の電位を書き込む、ことを特徴とする請求項10に記載の半導体装置。更に、前記第1及び第2のグローバルビット線の信号電圧をそれぞれ増幅し、前記アレイを挟むように対向して配置される第1及び第2のアンプを備える、ことを特徴とする請求項1乃至11のいずれか一項に記載の半導体装置。テスト動作時、通常動作時であるスタンバイ時に第1及び第2のグローバルビット線にプリチャージ電位を印加する第1及び第2の配線に、前記プリチャージ電位と異なり、且つ互いに異なる第1及び第2の電位を印加し、前記通常動作時であるアクティブ時に前記第1及び第2のグローバルビット線に印加する電位差よりも大きな電位差を有する前記第1及び第2の電位を、前記第1及び第2の配線を介して前記第1及び第2のグローバルビット線に印加し、第1及び第2の階層スイッチを活性化することにより、前記第1及び第2のグローバルビット線を介してそれぞれ対応する前記第1及び第2のローカルビット線に前記第1及び第2の電位を印加し、前記通常動作時に前記第1及び第2のローカルビット線に直接的に前記プリチャージ電位を供給することを停止する、ことを特徴とする半導体装置の制御方法。前記第1及び第2のローカルビット線と交差する複数のワード線の中から選択されたワード線を駆動し、前記選択されたワード線に属するメモリセルに前記第1又は第2の電位を書き込む、ことを特徴とする請求項13に記載の半導体装置の制御方法。前記テスト動作時に、前記第1及び第2のローカルビット線と交差する複数のワード線の中から選択されたワード線を駆動し、前記選択されたワード線に属するメモリセルに前記第1又は第2の電位を書き込む、ことを特徴とする請求項13に記載の半導体装置の制御方法。一般に、DRAMに対するテスト動作の一つとして、メモリセルへのストレス印加テストがある。すなわち、隣接するビット線に接続されるメモリセルに対し、各ビット線を通じて異なる電位を書き込み、正常に動作するか否かを判別するものである。特に、複数のビット線に対し、奇数番目のビット線には高い電位を供給し、偶数番目のビット線には低い電位を供給することで、大きい電圧ストレスを加えることができる。しかしながら、このようなストレス印加テストを上述の階層化メモリセルアレイに適用する場合、延在方向が同一であって物理的に隣接する複数のローカルビット線に対し、少なくとも互いに異なる2種類の電位を供給するための2種類のプリチャージ回路と2種類のプリチャージ配線を設ける必要がある。特に、プリチャージ配線は、ローカルビット線と交差する方向に延在されるので、そのための面積の増加は避けられない。例えば、各1本のグローバルビット線に対応するM本のローカルビット線が存在する場合、通常動作時にはM本のプリチャージ配線を設ければ足りるのに対し、メモリセルへのストレス印加テストを実行するためには2M本のプリチャージ配線を設けなければならず、メモリセルの面積が大幅に増加するという問題があった。上記課題を解決するために、本発明の半導体装置は、ビット線構成が階層化されたアレイを備える半導体装置であって、互いに物理的に隣接する第1及び第2のグローバルビット線と、前記第1のグローバルビット線に対応し、前記アレイを構成する複数のサブアレイにそれぞれ対応する複数の第1のローカルビット線と、前記第2のグローバルビット線に対応し、前記複数のサブアレイにそれぞれ対応し、それぞれが前記複数の第1のローカルビット線に物理的に隣接する複数の第2のローカルビット線と、前記第1のグローバルビット線と前記複数の第1のローカルビット線との間の電気的接続をそれぞれ制御する複数の第1の階層スイッチと、前記第2のグローバルビット線と前記複数の第2のローカルビット線との間の電気的接続をそれぞれ制御する複数の第2の階層スイッチと、前記第1のグローバルビット線を第1のプリチャージ電圧にプリチャージする第1のプリチャージ回路と、前記第2のグローバルビット線を第2のプリチャージ電圧にプリチャージする第2のプリチャージ回路と、前記複数の第1のローカルビット線を第3のプリチャージ電圧にそれぞれプリチャージする複数の第3のプリチャージ回路と、前記複数の第2のローカルビット線を前記第3のプリチャージ電圧にそれぞれプリチャージする複数の第4のプリチャージ回路と、前記第1、前記第2、及び前記複数の第3のプリチャージ回路と、前記第1、前記第2、前記第3のプリチャージ電圧のそれぞれの電位と、を制御する制御回路と、を備えて構成される。本発明において、前記制御回路は、前記アレイのテスト時に、前記第1及び第2のプリチャージ電圧として互いに異なる第1及び第2の電位を設定し、前記第1及び第2のプリチャージ回路を活性化し、前記第3及び第4のプリチャージ回路を非活性化し、前記第1及び第2の階層スイッチを導通状態とすることにより、前記第1及び第2のグローバルビット線をそれぞれ介して前記第1及び第2のローカルビット線に前記第1及び第2の電位をそれぞれ印加するように制御する。本発明の半導体装置によれば、アレイに対する所定のテスト動作例えばストレス印加テストを実行する際、第1及び第2の電位に設定したプリチャージ電圧を、それぞれ第1及び第2のプリチャージ回路を介して第1及び第2のグローバルビット線に供給するとともに、第3及び第4のプリチャージ回路を非活性にした状態で、第1及び第2の階層スイッチをそれぞれ電気的に導通させることにより、第1及び第2のローカルビット線に第1及び第2の電位をそれぞれ供給することができる。すなわち、テスト動作時、ローカルビット線に関連する第3及び第4のプリチャージ回路を用いることなく、隣接する2本のローカルビット線に対して異なる電位を印加することができる。そのため、課題で開示したような各1本のグローバルビット線に対応するM本のローカルビット線を設ける構成を想定すると、ローカルビット線に関連するプリチャージ回路を用いてストレス印加テストを実行する場合は、ローカルビット線に関連するプリチャージ配線を2M本設ける必要があるのに対し、本発明の構成によれば、例えば、グローバルビット線の両端センスアンプ側にグローバルビット線に関連するプリチャージ配線を2本設けるだけで済み、ローカルビット線に関連するプリチャージ配線はM本で済む。つまり、サブアレイ毎に2系等のプリチャージ配線が必要な課題に対して、本発明は、プリチャージ配線の本数がサブアレイの数に関連しない。従って、メモリセルのストレス印加テストを実行するための面積増加を十分に抑制することができる。また、本発明の半導体装置の制御方法は、テスト動作時、通常動作時であるスタンバイ時に第1及び第2のグローバルビット線にプリチャージ電位を印加する第1及び第2の配線に、前記プリチャージ電位と異なり、且つ互いに異なる第1及び第2の電位を印加し、前記通常動作時であるアクティブ時に前記第1及び第2のグローバルビット線に印加する電位差よりも大きな電位差を有する前記第1及び第2の電位を、前記第1及び第2の配線を介して前記第1及び第2のグローバルビット線に印加し、第1及び第2の階層スイッチを活性化することにより、前記第1及び第2のグローバルビット線を介してそれぞれ対応する前記第1及び第2のローカルビット線に前記第1及び第2の電位を印加し、前記通常動作時に前記第1及び第2のローカルビット線に直接的に前記プリチャージ電位を供給することを停止する。以上述べたように本発明によれば、ビット線構成が階層化されたアレイにおいてメモリセルのストレス印加テストを実行する場合、グローバルビット線に関連するプリチャージ回路を利用してローカルビット線にストレス電圧を印加する制御を行うので、グローバルビット線に対応するローカルビット線の区分数が増加したとしても、ローカルビット線に関連するプリチャージ配線の本数の増加を避けることができる。よって、チップ面積を増加させることなく、異なる電位を用いたストレス印加テストを実行して製品の信頼性を高めることができる。本発明の課題を解決する技術思想の代表的な例は以下に示される。ただし、本願の請求対象は、この技術思想に限定されるものではなく、本願の特許請求の範囲に記載された内容にあることは言うまでもない。図1に示すように、本発明の技術思想の一例は、ビット線構成が階層化されたメモリセルアレイを有する半導体装置に対して適用されるものである。図1に示す半導体装置は、グローバルビット線GBL1、GBL2と、センスアンプSA1、SA2と、ローカルビット線LBL1、LBL2と、階層スイッチSW1、SW2と、プリチャージ回路P1、P2、P3、P4と、制御回路不図示を備えている。センスアンプSA1、SA2はメモリセルアレイを挟んで対向する領域に配置され、一方のセンスアンプSA1がグローバルビット線GBL1の信号電圧を増幅し、他方のセンスアンプSA2がグローバルビット線GBL2の信号電圧を増幅する。複数のグローバルビット線GBLを配置する場合、それらは両側のセンスアンプSA1、SA2と交互に接続される。ローカルビット線LBL1は、階層スイッチSW1を介してグローバルビット線GBL1と接続可能であり、ローカルビット線LBL2は、階層スイッチSW2を介してグローバルビット線GBL2と接続可能である。図1では示されないが、例えば、各1本のグローバルビット線GBLに対応する所定数のローカルビット線LBLが配置され、所定数の階層スイッチSWを介してグローバルビット線GBLと選択的に接続可能に構成される。各々のローカルビット線LBL1、LBL2には、複数のメモリセルMCが属している。プリチャージ回路P1は、グローバルビット線GBL1をプリチャージ電圧VP1にプリチャージする。プリチャージ回路P2は、グローバルビット線GBL2をプリチャージ電圧VP2にプリチャージする。プリチャージ回路P3、P4は、ローカルビット線LBL1、LBL2をそれぞれプリチャージ電圧VP3にプリチャージする。配線L1、L2、L3は、それぞれプリチャージ電圧VP1、VP2、VP3を供給する配線である。このうち、配線L1、L2については、メモリセルアレイの両側に1本ずつ配置されるが、配線L3については、各1本のグローバルビット線GBLに対応する所定数のローカルビット線LBLを設ける場合、メモリセルアレイ内に所定数だけ配置される。図1のメモリセルアレイにおいて、メモリセルMCのストレス印加テストを実行する際、2本のローカルビット線LBL1、LBL2に異なる電位V1、V2を供給する必要がある。そのため、プリチャージ電圧VP1、VP2をそれぞれ電位V1、V2に設定した状態で、プリチャージ回路P1、P2を介してグローバルビット線GBL1、GBL2にプリチャージ電圧VP1、VP2電位V1、V2が供給される。このとき、プリチャージ回路P3、P4を非活性に保ちつつ、階層スイッチSW1、SW2を接続状態に制御することで、グローバルビット線GBL1、GBL2が保持する電位V1、V2がローカルビット線LBL1、LBL2にも供給される。よって、ローカルビット線LBL1、LBL2に異なる電位V1、V2を供給するためにプリチャージ回路P3、P4や配線L3を2系統設ける必要がなく面積の増加を抑制することができる。特に、各1本のグローバルビット線GBLに対応するローカルビット線LBLの本数が増加する場合は、面積増加を抑制する大きな効果が得られる。以下、本発明の好ましい実施形態について添付図面を参照しながら詳しく説明する。以下では、半導体装置の一例として、ビット線構成が階層化されたDRAMDynamicRandomAccessMemoryに対して本発明を適用した実施形態について順次説明する。図2は、本実施形態のDRAMの全体構成を示すブロック図である。図2に示すDRAMは、複数のワード線WLと複数のビット線BLの各交点に配置された複数のメモリセルMCを含むメモリセルアレイ領域10と、メモリセルアレイ領域10に付随するロウ系回路領域11及びカラム系回路領域12とを備えている。後述するように、メモリセルアレイ領域10内のビット線BLは、上位階層のグローバルビット線GBLと下位階層のローカルビット線LBLとに階層化されている。ロウ系回路領域11には、複数のワード線WLに対応して設けられる多数の回路群が含まれ、カラム系回路領域12には、複数のビット線BLに対応して設けられる多数の回路群が含まれる。なお、図2には示されないが、メモリセルアレイ領域10を複数のメモリバンクに区分することができる。外部から入力されるアドレスにはロウアドレスとカラムアドレスが含まれ、ロウアドレスはロウアドレスバッファ13に保持されてロウ系回路領域11に送られ、カラムアドレスはカラムアドレスバッファ14に保持されてカラム系回路領域12に送られる。カラム系回路領域12は、入出力制御部15によりデータバッファ16とのデータ転送が制御され、外部との間でデータ入出力DQが行われる。コマンドデコーダ17は、外部から入力される制御信号に基づきDARMに対するコマンドを判別して制御部18に送出する。制御部18は、コマンドデコーダ17により判別されるコマンドの種別に応じてDRAMの各部の動作を制御する。制御部18は、後述の階層スイッチやプリチャージ回路を制御するための制御信号を出力する。また、制御部18には、本実施形態のDRAMに対する所定のテストを実行する際にテスト動作を制御するテスト制御部18aが含まれる。一方、モードレジスタ19は、上記アドレスに基づきDRAMの動作モードを選択的に設定し、その設定情報を制御部18に送出する。電圧生成回路30は、外部電源端子不図示から供給された電源から、プリチャージ電圧VBLP、電位VL、及び電位VHを生成し、テスト制御部18aに含まれる制御回路20に供給する。なお、電位VL及び電位VHは、装置の外部から供給されてもよい。図3は、図2の各メモリセルアレイ領域10の構成を示すブロック図である。図3の下部には、説明の便宜上、矢印にて互いに直交するX方向及びY方向を示している。X方向は、ビット線BL後述のグローバルビット線GBL及びローカルビット線LBLの延在方向であり、Y方向は、ワード線WLの延在方向である。図3に示すように、メモリセルアレイ領域10は、マトリクス状に配置された複数のメモリセリセルアレイARYが配置されている。各々のメモリセルアレイARYの周辺には、複数のセンスアンプSAを含むセンスアンプ列SAAがX方向の端部に配置されるとともに、複数のサブワードライバを含むサブワードドライバ列SWDAがY方向の端部に配置されている。また、サブワードドライバ列SWDAとセンスアンプ列SAAとが交差する回路領域にはクロスエリアXPが配置されている。また。メモリセルアレイ領域10の外周付近の領域のうち、X方向の一端にはYデコーダYDECが配置され、Y方向の一端にはXデコーダXDEC及びアレイ制御回路ACCが配置されている。なお、図3には示されないが、各々のメモリセルアレイARYは、X方向ビット線延在方向に並ぶ複数のサブアレイにセグメント化してもよい図4。制御回路20は、プリチャージ電圧VBLP、電位VL、及び電位VHが供給され、プリチャージ電圧VBLPL、VBLP0、VBLP1を複数のメモリセリセルアレイARYに供給する。次に図4は、図3のメモリセルアレイARY及びその周辺部の回路構成例を示す図である。メモリセルアレイARYには、X方向に延在する複数のグローバルビット線GBLがY方向に所定ピッチで並んで配置されている。なお、図4では、このうち隣接する2本のグローバルビット線GBLn、GBLn1の範囲を示している。また、各1本のグローバルビット線GBLに対応して、複数のサブアレイSARYに関連する所定数に区分されるローカルビット線LBLが配置されている。例えば、メモリセルアレイARYにL本のグローバルビット線GBLが配置され、各1本のグローバルビット線GBLにM本のローカルビット線LBLが対応する構成では、M×L本のローカルビット線LBLが配置されることになる。この場合、Y方向に並ぶL本のローカルビット線LBLを含む構成単位は1個のサブアレイSARYを構成する。よって、メモリセルアレイARYは、X方向に並ぶM個のサブアレイSARYを含むことになる。図4では、グローバルビット線GBLn、GBLn1に対応する2本のローカルビット線LBLn、LBLn1のみを示している。グローバルビット線GBLnは、本発明の第1のグローバルビット線に相当し、グローバルビット線GBLn1は、本発明の第2のグローバルビット線に相当する。同様に、ローカルビット線LBLnは、本発明の第1のローカルビット線に相当し、ローカルビット線LBLn1は、本発明の第2のローカルビット線に相当する。各々のローカルビット線LBLには、複数のワード線WLとの各交点に形成された複数のメモリセルMCが接続されている。なお、図4の例では、1本のワード線WLiと上記2本のローカルビット線LBLn、LBLn1との各交点に形成された2個のメモリセルMCn、MCn1のみを示している。各々のメモリセルMCは、ワード線WLによって選択的に導通制御される選択トランジスタQ0と、情報蓄積ノードSNの電荷として情報を保持するキャパシタCSとからなり、キャパシタCSにはプレート電圧VPLTが供給される。図4に示すように、一方のグローバルビット線GBLnは、右側のセンスアンプ列SAA図3内のセンスアンプSA第1のセンスアンプに接続されるとともに、他方のグローバルビット線GBLn1は、左側のセンスアンプ列SAA図3内のセンスアンプSA第2のセンスアンプに接続されている。このように、複数のグローバルビット線GBLに対し、両側のセンスアンプSAが千鳥配置されている。ここで、L本のグローバルビット線GBLを、例えば図4の上側から、グローバルビット線GBL0、GBL1、~GBLL-1のように表したとき、偶数番目のグローバルビット線GBLが右側のセンスアンプSAに接続され、奇数番目のグローバルビット線GBLが左側のセンスアンプSAに接続される。なお、図4では、隣接する2本のグローバルビット線GBLn、GBLn1において、nが偶数である例を示している。以下の説明では、一方のグローバルビット線GBLnに対する説明は全ての偶数番目のグローバルビット線GBLに共通であるものとし、他方のグローバルビット線GBLn1に対する説明は全ての奇数番目のグローバルビット線GBLに共通であるものとする。ローカルビット線LBLの並びに関しても、グローバルビット線GBLに対応している。一方のグローバルビット線GBLnにおいて、右側のセンスアンプSAの近傍には第1のプリチャージ回路としてのトランジスタQ10が設けられている。トランジスタQ10は、ゲートに印加されるプリチャージ信号PG第1のプリチャージ信号がハイのとき、グローバルビット線GBLnをプリチャージ電圧VBLP0第1のプリチャージ電圧にプリチャージするNMOS型のトランジスタである。他方のグローバルビット線GBLn1において、左側のセンスアンプSAの近傍には第2のプリチャージ回路としてのトランジスタQ11が設けられている。トランジスタQ11は、ゲートに印加されるプリチャージ信号PGがハイのとき、グローバルビット線GBLn1をプリチャージ電圧VBLP1第2のプリチャージ電圧にプリチャージするNMOS型のトランジスタである。プリチャージ電圧VBLP0、VBLP1、プリチャージ信号PGを供給するそれぞれの配線は、いずれもY方向に延在されている。また、各々のローカルビット線ビット線LBLには、第3及び第4のプリチャージ回路としてのトランジスタQ20が設けられている。トランジスタQ20は、ゲートに印加されるプリチャージ信号PL第2のプリチャージ信号がハイのとき、ローカルビット線LBLをプリチャージ電圧VBLPL第3のプリチャージ電圧にプリチャージするNMOS型のトランジスタである。プリチャージ電圧VBLPLは、複数のサブアレイSARYにそれぞれ供給される。言い換えれば、プリチャージ電圧VBLPLを供給する配線の本数は、複数のサブアレイSARYの数だけ存在する。これに対して、プリチャージ電圧VBLP0、VBLP1を供給する配線の本数は、サブアレイSARYの数に依存しない。さらに、グローバルビット線GBLとローカルビット線LBLとの間の階層スイッチとしてのトランジスタQ30が設けられている。トランジスタQ30は、ゲートに印加される制御信号LSに応じて、グローバルビット線GBLとローカルビット線LBLとの間の電気的接続を制御するNMOS型のトランジスタである。所定の制御信号LSを選択的にハイに制御することで、対応するN個のトランジスタQ30がオンし、全部でL本のグローバルビット線GBLがL本のローカルビット線LBLにそれぞれ接続される。なお、図4において、L本のグローバルビット線GBLとM×L本のローカルビット線LBLが配置されているとすると、L/2個のトランジスタQ10と、L/2個のトランジスタQ11と、M×L個のトランジスタQ20と、M×L個のトランジスタQ30がそれぞれ配置されることになる。図5は、図2のテスト制御部18aに含まれる制御回路20、21の構成例を示している。これらの制御回路20、21は、DRAMの動作状態に応じて、図4のプリチャージ電圧VBLPL、VBLP0、VBLP1の各電位とプリチャージ信号PG、PLとを制御する役割がある。まず、図5Aの制御回路20は、ANDゲートG0と、3つのスイッチSa、Sb、Scを含んで構成される。ANDゲートG0は、ローカルビット線LBLのプリチャージ動作を制御する制御信号SPと、テスト動作を制御するテスト信号STの反転信号を入力し、AND演算の結果を信号S1として出力する。なお、テスト信号STは、テスト動作時にハイレベルに制御される。スイッチSaは、信号S1に応じて、奇数番目のグローバルビット線GBLに供給するプリチャージ電圧VBLP1の電位をプリチャージ電圧VBLPa側と電位VLb側とのいずれかに切り替える。スイッチSbは、信号S1に応じて、偶数番目のグローバルビット線GBLに供給するプリチャージ電圧VBLP0の電位をプリチャージ電圧VBLPa側と電位VHb側とのいずれかに切り替える。なお、電位VLはグランド電位VSSより低く設定され、電位VHが電源電圧VARYより高く設定されている。図5Aにおいては、テスト信号STがローのときにスイッチSa、Sbがそれぞれa側に接続され、テスト信号STがハイのときにスイッチSa、Sbがそれぞれb側に接続されるものとする。また、スイッチScは、制御信号SPに応じて、ローカルビット線LBLに供給するプリチャージ電圧VBLPLとプリチャージ電圧VBLPとの間の接続を制御する。なお、スイッチScについては省略してもよい。さらに、ANDゲートG0は、テスト信号STの反転信号を入力し、信号S1を出力するインバータに置き換えることができる。テスト動作がDC的なテストであれば、ローカルビット線LBLのプリチャージ動作を制御する制御信号SPに関係なく、スイッチSa、Sbは、テスト期間中、常時b側に接続される。一方、図5Bの制御回路21は、ANDゲートG1を含んで構成される。ANDゲートG1は、上述の制御信号SP及びテスト信号STの反転信号をそれぞれ入力し、AND演算の結果をプリチャージ信号PLとして出力するとともに、制御信号SPをそのままプリチャージ信号PGとして出力する。なお、電源電圧VARY及びグランド電位VSSは、センスアンプSAへ供給される高電位側の電圧及び低電位側の電圧である。よって、通常動作時であってアクティブ動作時、グローバルビット線GBL及びローカルビット線LBLは、電源電圧VARY及びグランド電位VSSの各電圧で動作する。これに対してテスト時、電源電圧VARY及びグランド電位VSSの電圧の絶対電圧差よりも大きな電圧差が、グローバルビット線GBL及びローカルビット線LBLへ供給される。よって、電位VLは、テスト時においてもグランド電位VSSとしてよい。次に図6を参照して、本実施形態のDRAMの制御手法及び動作波形について説明する。図6は、図2~図5の構成を有するDRAMに対し、ローカルビット線LBLを通じてメモリセルMCに電圧ストレスを加えるストレス印加テストを実行する際の動作波形を示している。図6においては、図4の選択対象のワード線WLiの電位と、プリチャージ信号PG、PLと、制御信号LSと、隣接する2本のローカルビット線LBLn、LBLn1に対応する2個のメモリセルMCn、MCn1の各電位のそれぞれの動作波形が含まれる。タイミングt0を境に図6の初期時点では通常動作時のスタンバイ時の状態を示し、タイミングt0を境に図6の後期時点ではテスト動作時のスタンバイ時の状態を示している。まず、図6の初期時点では、非選択状態にあるワード線WLiがローレベル負電位である電圧VKKを保っている。このとき、プリチャージ信号PGはハイレベル電圧VPPに保たれるので、トランジスタQ10、Q11を通じてグローバルビット線GBLn、GBLn1がともにプリチャージされた状態にある。すなわち、一方のグローバルビット線GBLnはプリチャージ電圧VBLP0にプリチャージされた状態にあり、他方のグローバルビット線GBLn1はプリチャージ電圧VBLP1にプリチャージされた状態にある。また、図6の初期時点では、制御信号LSはローレベルグランド電位VSSに保たれるので、対応するサブアレイSARY内で各グローバルビット線GBLと各ローカルビット線LBLがトランジスタQ30によって電気的に切り離された状態にある。一方、プリチャージ信号PLはハイレベル電圧VPPに保たれるので、この時点ではトランジスタQ20を通じて各ローカルビット線LBLがプリチャージ電圧VBLPLにプリチャージされた状態にある。さらに、図6の初期時点では、一方のメモリセルMCnがローレベルグランド電位VSSのデータを保持するとともに、他方のメモリセルMCn1がハイレベル電源電圧VARYのデータを保持している。次いで、テスト動作を開始する所定のタイミングt0で、選択されたワード線WLiをハイレベル電圧VPPに駆動する。これにより、メモリセルMCn、MCn1が対応するLBLn、LBLn1にそれぞれ電気的に接続される。また、タイミングt0で、プリチャージ信号PLがローレベルに制御されるとともに、制御信号LSがハイレベル電圧VPPに制御される。なお、プリチャージ信号PGはハイレベルに保たれる。これにより、ローカルビット線LBLn、LBLn1のプリチャージ状態が解除されるとともに、階層スイッチであるトランジスタQ30を介して対応するグローバルビット線GBLとローカルビット線LBLとが接続される。なお、選択するワード線WLの数は、任意であり、すべてのワード線WLを選択してもよい。タイミングt0における制御の結果、一方のグローバルビット線GBLnに印加されたプリチャージ電圧VBLP0電源電圧VARYより高い電位VHは、トランジスタQ30及びローカルビット線LBLnを経由してメモリセルMCnに伝送される。これにより、メモリセルMCnの電位は初期時点のグランド電位VSSからプリチャージ電圧VBLP0まで上昇する。なお、ローカルビット線LBLnの電位はプリチャージ電圧VBLPLからプリチャージ電圧VBLP0まで上昇する。同様に、他方のグローバルビット線GBLn1に印加されたプリチャージ電圧VBLP1グランド電位より低い電位VLは、トランジスタQ30及びローカルビット線LBLn1を経由してメモリセルMCn1に伝送される。これにより、メモリセルMCn1の電位は初期時点の電源電圧VARYからプリチャージ電圧VBLP1まで低下する。なお、ローカルビット線LBLn1の電位はプリチャージ電圧VBLPLからプリチャージ電圧VBLP1まで低下する。その結果、隣接する1対のグローバルビット線GBLn、GBLn1、隣接する1対のローカルビット線LBLn、LBLn1及びそれらに対応するメモリセルMCn、MCn1には、それぞれ通常動作時アクティブ時及びスタンバイ時を含むよりも大きな電圧差のハイレベル及びローレベルが印加される。従って、隣接する1対のグローバルビット線GBLn、GBLn1、隣接する1対のローカルビット線LBLn、LBLn1及びそれらに対応する複数のメモリセルMCに電圧ストレスが印加された状態を実現し、デバイスの初期不良をスクリーニングする。以上説明したように、本実施形態の構成及び制御を採用することにより、グローバルビット線GBL、ローカルビット線LBL及びメモリセルMCへのストレス印加テストを実行する場合の面積増加を抑制する効果が得られる。すなわち、従来の手法によれば、ストレス印加テスト時に異なる電位で図4のローカルビット線LBLをプリチャージするためにトランジスタQ20を用いる場合、各ローカルビット線LBLに2個のトランジスタQ20を設け、各サブアレイSARY内にプリチャージ電圧VBLP用の配線が2本必要になるので、そのための面積増加が避けられない。特に、メモリセルアレイARYを多数のサブアレイSARYに区分するときは、その分だけ大きい面積が必要となる。これに対し、本実施形態では、上記ストレス印加テスト時にグローバルビット線GBLとそれに付随するトランジスタQ10、Q11とプリチャージ電圧VBLP0、VBLP1用の各配線を利用し、トランジスタQ30階層スイッチを介してローカルビット線LBLをプリチャージするので、上述の面積増加を抑制することができる。なお、プリチャージ電圧VBLP1グランド電位より低い電位VL及びプリチャージ信号PLのローレベルは、グランド電位VSSであってもよい。本発明は、上記各実施形態で開示した回路構成に限られることなく、多様な回路構成に適用することができる。以下、図4に示したメモリセルアレイARYの変形例について説明する。図7は、メモリセルアレイARYの第1の変形例を示している。第1の変形例においては、図4の回路構成と比べると、第3のプリチャージ回路としてのトランジスタQ20及び階層スイッチとしてのトランジスタQ30が各々のローカルビット線LBLの両側に設けられている点で異なる。よって、選択されたメモリセルMCに応じて、いずれか一方の側のトランジスタQ20、Q30を動作させることができる。また、プリチャージ電圧VBLP0、VBLP1の各配線及びプリチャージ信号PLの各配線は、サブアレイSARYの両側に2本ずつ設けられる。第1の変形例によれば、図4と比べてローカルビット線LBLのプリチャージに関連する配線数は2倍であるが、本発明を適用することにより、ストレス印加テストを行う場合に配線数をさらに2倍計4倍に増加させなくて済む効果がある。図8は、メモリセルアレイARYの第2の変形例を示している。第2の変形例においては、図4の回路構成と比べると、各々のローカルビット線LBLの一端にローカルセンスアンプLSAが設けられている点で異なる。なお、メモリセルMCの読み出し動作時は、ローカルセンスアンプLSAを経由しないで、データがグローバルビット線GBLからセンスアンプSAに伝送されるので、図4の場合と同様の動作になる。例えば、メモリセルMCのリストア動作時に、ローカルセンスアンプLSAを用いることができる。第2の変形例においても、既に説明した本実施形態と同様の効果を得ることができる。なお、図7に示す第1の変形例と図8に示す第2の変形例とを組み合わせて適用してもよい。すなわち、各々のローカルビット線LBLに対し、その両側に2個ずつのトランジスタQ20、Q30と2本ずつのプリチャージ配線を設け、その一端にローカルセンスアンプLSAを設けてもよい。この場合であっても、既に説明した本実施形態と同様の効果を得ることができる。以上、本実施形態に基づき説明した本発明の技術思想は、揮発性及び不揮発性の階層化ビット線構成を有する半導体装置に対して広く適用することができる。また、本発明を適用する場合の各種回路については、上記実施形態と添付図面で開示された回路形式に限られることなく、多様な回路形式を採用することができる。本発明は、例えば、CPUCentralProcessingUnit、MCUMicroControlUnit、DSPDigitalSignalProcessor、ASICApplicationSpecificIntegratedCircuit、ASSPApplicationSpecificStandardProduct等の半導体装置全般に対して適用可能である。また、本発明を適用可能な半導体装置の製品形態としては、例えば、SOCSystemonChip、MCPMultiChipPackage、POPPackageonPackageなど、多様なパッケージ形態を有する半導体装置を挙げることができる。本発明のトランジスタとしては、電界効果トランジスタFieldEffectTransistorFETであればよく、MOSMetalOxideSemiconductor以外にもMISMetalInsulatorSemiconductor、TFT等の様々なFETに適用できる。また、装置内に一部のバイポーラ型トランジスタを有してもよい。さらに、NMOSトランジスタNチャネル型MOSトランジスタは、第1導電型の電界効果トランジスタの代表例であり、PMOSトランジスタPチャネル型MOSトランジスタは、第2導電型の電界効果トランジスタの代表例である。なお、本発明を適用する際、第1導電型のトランジスタNMOSトランジスタを第2導電型のトランジスタPMOSトランジスタで置き換える場合は、電位関係の上下が逆になることに留意する必要がある。本発明の適用対象には、種々の開示要素の多様な組み合わせ又は選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想に従って当業者であればなし得るであろう各種変形、修正を含むことは言うまでもない。