"ビット線と、電源線を有し、前記電源線に供給される電圧を用いて前記ビット線の電位を増幅させるセンスアンプと、アクティブコマンドが活性化した時には、前記アクティブコマンドに対応する電圧供給期間の最初の所定期間にオーバードライブをして前記電源線に第1の電圧を供給して、前記所定期間後に前記第1の電圧よりも低い第2の電圧を供給し、一方、リフレッシュコマンドが活性化した時には、前記オーバードライブをすることなく前記リフレッシュコマンドに対応する電圧供給期間の最初から前記電源線に前記第2の電圧を供給する電源電圧発生回路と、を備える半導体装置。前記電源電圧発生回路は、前記第1の電圧を発生する第1の電圧発生回路及び前記第2の電圧を発生する第2の電圧発生回路を有することを特徴とする請求項1に記載の半導体装置。前記半導体装置が前記ビット線及び前記センスアンプを備えたメモリバンクを複数有し、前記第1の電圧発生回路及び前記第2の電圧発生回路が前記メモリバンク毎に設けられていることを特徴とする請求項1または請求項2に記載の半導体装置。前記第1の電圧発生回路は、前記アクティブコマンドに対応する電圧供給期間に活性レベルとなる第1の活性化信号に応じて前記第1の電圧を第1の電源線に供給し、前記第2の電圧発生回路は、前記アクティブコマンドに対応する電圧供給期間及び前記リフレッシュコマンドに対応する電圧供給期間に活性レベルとなる第2の活性化信号に応じて前記第2の電圧を第2の電源線に供給し、前記メモリバンク毎に、第1のセンスイネーブル信号に応じて、前記第1の電源線と前記センスアンプの前記電源線との間を接続状態または非接続状態に切り替える第1の電源制御回路と、第2のセンスイネーブル信号に応じて、前記第2の電圧発生回路の出力である第2の電源線と前記センスアンプの前記電源線との間を接続状態または非接続状態に切り替える第2の電源制御回路と、を備えることを特徴とする請求項3に記載の半導体装置。リフレッシュコマンドが入力されたことに応じて活性化した前記メモリバンクにおいては、前記第2の電源発生回路は、前記第2の活性化信号が活性レベルの期間、前記第2の電圧を前記第2の電源線に供給し、前記第2の電源制御回路は、前記第2のセンスイネーブル信号が活性レベルである期間に前記第2の電源線と前記センスアンプの前記電源線との間を接続し、前記センスアンプは前記センスアンプの前記電源線に供給される前記第2の電圧に応じて前記ビット線の電位を増幅することを特徴とする請求項4に記載の半導体装置。リフレッシュコマンドが入力されたことに応じて活性化した前記メモリバンクにおいては、前記第1の電圧は、前記センスアンプの前記電源線に供給されないことを特徴とする請求項5に記載の半導体装置。前記第2の活性化信号は、第3の活性化信号と第4の活性化信号を含み、前記第2の電圧発生回路は、前記第1の電圧より低い第3の電圧が電源端子に入力され、出力端子が前記第2の電源線に接続される第1のトランジスタと、活性レベルの前記第3の活性化信号が入力されると、前記第1のトランジスタのゲート端子を駆動して、前記第1のトランジスタを導通状態とし、前記第3の電圧に応じて前記第2の電源線を駆動する第2のトランジスタと、活性レベルの前記第4の活性化信号が入力されると、前記第2の電圧と前記第2の電源線の電圧とを比較し、比較結果に基づいて前記第1のトランジスタのゲート端子を駆動して前記トランジスタの電流量を制御する比較回路と、を備えることを特徴とする請求項5または請求項6に記載の半導体装置。アクティブコマンドが入力されたことに応じて活性化した前記メモリバンクにおいては、前記第1の電源発生回路は、前記第1の活性化信号が活性レベルの間、前記第1の電圧を前記第1の電源線に供給し、前記第2の電源発生回路は、前記第2の活性化信号が活性レベルの間、前記第2の電圧を前記第2の電源線に供給し、前記アクティブコマンドに対応する電圧供給期間の最初の所定期間は、前記第1のセンスイネーブル信号が活性レベルである期間であって、前記第1の電源制御回路は、当該期間に前記第1の電源線と前記センスアンプの前記電源線との間を接続し、前記所定期間後は、前記第2のセンスイネーブル信号が活性レベルである期間であって、前記第2の電源制御回路は、当該期間に前記第2の電源線と前記センスアンプの前記電源線との間を接続し、前記センスアンプは前記センスアンプの前記電源線に供給される前記第1及び第2の電圧に応じて前記ビット線の電位を増幅することを特徴とする請求項4から請求項7いずれか一項に記載の半導体装置。第1のスタンバイ電圧を発生する第1のスタンバイ用電源回路が、前記複数のメモリバンク各々に設けられた前記第1の電圧発生回路に共通に接続され、第2のスタンバイ電圧を発生する第2のスタンバイ用電源回路が、前記複数のメモリバンク各々に設けられた前記第2の電圧発生回路に共通に接続され、複数の前記メモリバンクのうち、アクティブコマンドまたはリフレッシュコマンドのいずれかが入力されたことに応じて活性化したメモリバンク以外の前記メモリバンクにおいては、前記第1のスタンバイ用電源回路は、前記第1のスタンバイ電圧を、前記第1の電源線に供給し、前記第2のスタンバイ用電源回路は、前記第2のスタンバイ電圧を、前記第2の電源線に供給することを特徴とする請求項8に記載の半導体装置。前記第1及び第2のスタンバイ電圧は、それぞれ前記第1及び第2の電圧であることを特徴とする請求項9に記載の半導体装置。しかしながら特許文献1の半導体装置は、アクティブ動作のみではなく、リフレッシュ動作時にもオーバードライブ方式を用いているため、メモリセルへのアクセス書き込みまたは読み出しがないリフレッシュ期間においても大きな消費電流が使用され、消費電力量が高くなってしまうという問題がある。本発明は、ビット線と、電源線を有し、前記電源線に供給される電圧を用いて前記ビット線の電位を増幅させるセンスアンプと、アクティブコマンドが活性化した時には、前記アクティブコマンドに対応する電圧供給期間の最初の所定期間にオーバードライブをして前記電源線に第1の電圧を供給して、前記所定期間後に前記第1の電圧よりも低い第2の電圧を供給し、一方、リフレッシュコマンドが活性化した時には、前記オーバードライブをすることなく前記リフレッシュコマンドに対応する電圧供給期間の最初から前記電源線に前記第2の電圧を供給する電源電圧発生回路と、を備える半導体装置である。本発明は、リフレッシュの時には、オーバードライブをすることなく、リフレッシュコマンドに対応する電圧供給期間の最初から、オーバードライブに使用する第1の電圧よりも低い第2の電圧を使って、ビット線の電位を増幅させるため、従来に比較して消費電流量を大幅に低減することができる。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図1は、本発明を半導体装置、例えば外部から供給されるクロック信号に同期して動作するSDRAMシンクロナスダイナミックランダムアクセスメモリに適用した場合の半導体装置10の概略構成を示す。なお、図1に示されている各回路ブロックは、全て単結晶シリコンからなる同一の半導体チップ上に形成される。各回路ブロックは、例えば、PMOSトランジスタP型チャネルMOSトランジスタ及びNMOSトランジスタN型チャネルMOSトランジスタ等の複数のトランジスタで構成される。また、○印で示されているのは、当該半導体チップに設けられる外部端子としてのパッドである。半導体装置10は、クロック入力回路21、DLL回路22、タイミングジェネレータ23、コマンド入力回路24、コマンドデコーダ25、モードレジスタ26、アドレス入力回路27、アドレスラッチ回路28、ロウデコーダ29、カラムデコーダ30、FIFO回路31、入出力回路32を含んで構成される。また、半導体装置10は、内部電圧発生回路33、及び参照電圧発生回路34、メモリバンク領域60、BANK制御回路及びBANK電源制御回路61を含んで構成される。本発明の半導体装置10の特徴部分となるBANK制御回路及びBANK電源制御回路61は、コマンドデコーダ25が出力する内部コマンド信号に応じて複数の制御信号を、メモリバンク領域60におけるメモリバンクBANK_0~BANK_7に出力する。各メモリバンクBANK_kは、メモリバンク毎に独立した電源電圧発生回路50_kを有する。電源電圧発生回路50_kは、これら複数の制御信号に基づき、センスアンプ電源線センスアンプに電源を供給する配線を駆動する。また、各メモリバンクBANK_kにおけるセンスアンプは、センスアンプ電源線に供給される電圧に基づき、センス動作を実行する。このセンス動作に関する詳細については後述することとし、まず以下に、半導体装置10の概略について説明する。半導体装置10は、外部端子として、クロック端子11a,11b、コマンド端子12a~12d、アドレス端子13、データ入出力端子14及び電源端子15a,15bを備えている。その他、データストローブ端子やリセット端子なども備えられているが、これらについては図示を省略してある。クロック端子11a,11bは、それぞれ外部クロック信号CK,/CKが供給される端子であり、供給された外部クロック信号CK,CKBは、クロック入力回路21に入力される。本明細書において、信号名の末尾に/が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号CK,/CKは互いに相補の信号である。クロック入力回路21は、外部クロック信号CK,/CKに基づいて単相の内部クロック信号PreCLKを生成し、これをDLL回路22及びタイミングジェネレータ23に供給する。DLL回路22は、内部クロック信号PreCLKに基づいて、位相制御された内部クロックLCLKを生成し、これをFIFO回路31及びデータ入出力回路32に供給する。また、タイミングジェネレータ23は、内部クロック信号PreCLKに基づいて、半導体装置10における他の回路に動作の基準信号となる内部クロック信号を供給する。コマンド端子12a~12dは、それぞれロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、チップセレクト信号/CS、及びライトイネーブル信号/WENが供給される端子である。これらの端子に入力される信号の組合せによりコマンド信号CMDが構成される。このコマンド信号CMDは、コマンド入力回路24に入力される。コマンドデコーダ25は、コマンド入力回路24を介して入力されるコマンド信号CMDの保持、デコードなどを行うことによって、各種内部コマンド信号ICMD後述する内部コマンド信号ACT_k,REF_kなどを生成する。生成された内部コマンド信号ICMDは、ロウ系制御回路の一つであるロウデコーダ29、カラム系制御回路であるカラムデコーダ30、BANK制御回路及びBANK電源制御回路61、及びモードレジスタ26に供給される。アドレス端子13は、アドレス信号ADDが供給される端子であり、供給されたアドレス信号ADDは、アドレス入力回路27に入力される。アドレス入力回路27の出力は、アドレスラッチ回路28に入力される。アドレスラッチ回路28にラッチされたアドレス信号ADDのうち、ロウアドレスについてはロウデコーダ29に入力され、カラムアドレスについてはカラムデコーダ30に供給される。また、モードレジスタセットにエントリしている場合には、アドレス信号ADDはモードレジスタ26にも入力され、これによってモードレジスタ26の内容が更新される。ロウデコーダ29は、メモリバンク領域60の各メモリバンクBANK内に含まれるいずれかのワード線WLを選択する回路である。また、カラムデコーダ30は、メモリバンク領域60の各メモリバンクBANK内におけるセンスアンプに含まれるいずれかのセンスアンプSAを選択する回路である。カラムデコーダ30によって選択されたセンスアンプSAは、例えば不図示のデータアンプに接続される。このデータアンプは、リード動作時においてはセンスアンプSAによって増幅されたリードデータをさらに増幅し、リードライトバスを介してこれをFIFO回路31に出力する。一方、ライト動作時においては、リードライトバスを介してFIFO回路31から入力されるライトデータを増幅し、これをセンスアンプSAに出力する。FIFO回路31は、データ入出力回路32に接続されている。データ入出力端子14は、リードデータDQの出力及びライトデータDQの入力を行うための端子であり、データ入出力回路32に接続されている。データ入出力回路32は、リード動作時において、内部クロックLCLKに同期してFIFO回路31からのリードデータをデータ入出力端子14へリードデータDQとして並列出力する。また、データ入出力回路32は、ライト動作時において、内部クロックLCLKに同期して、データ入出力端子14からのライトデータDQを、FIFO回路31へ直列出力する。なお、データ入出力端子14の数は、図1に示すように複数あるが、4,8,16などいくつであってもよい。電源端子15a,15bは、それぞれ外部電圧VDD及び接地電圧VSSが供給される端子である。本明細書においては、外部電圧VDD及び接地電圧VSS間の電圧を単に外部電圧VDDと呼ぶことがある。電源端子15a,15bは、それぞれ内部電圧発生回路33及び参照電圧発生回路34に接続されている。外部電圧VDDは、内部電圧発生回路33に供給され、内部電圧発生回路33は、内部回路の役割に応じた複数の内部電圧として、例えば第1内部電圧VODPP例えば1.6V、第2内部電圧VPERI例えば1.2V等を発生する。また、参照電圧発生回路34は、複数の参照電圧として、例えば、第1参照電圧VODR例えば1.4V、第2参照電圧VARYR例えば0.95V等の参照電圧を発生する。これらの各内部電圧及び各参照電圧は、それぞれ対応する内部回路に供給される。メモリバンク領域60は、メモリバンクBANK_0~BANK_7を含んで構成される。ここで、メモリバンクBANK_kk=0~7とは、複数のワード線と複数のビット線とそれらの交点に設けられた複数のメモリセルからなるメモリセルアレイ領域を複数配列して構成され、メモリセルに対するリード動作或いはライト動作、リフレッシュ等の独立動作BANK制御回路及びBANK電源制御回路61から供給される制御信号に基づいた動作が可能な一単位をいう。例えば、メモリバンクBANK_0は、コマンド入力回路24にアクティブコマンドが入力されると活性化されて、アクトコマンドに応じた動作センス動作を行う。メモリバンクBANK_1は、コマンド入力回路24や、入出力回路32等はメモリバンク間で共用されるので、メモリバンクBANK_0と同時に、他のコマンドを受け、そのコマンドに応じた動作を行うことはできない。しかし、メモリバンクBANK_0がアクティブコマンドを受けてから、データ読み出し動作に対応するリードコマンド或いはデータ書き込み動作に対応するライトコマンドを受けるまでの期間、或いはこれらのコマンドを受けた後の期間、メモリバンクBANK_1は、コマンド入力回路24にリフレッシュコマンドが入力されると活性化されて、リフレッシュコマンドに応じた動作センス動作を行うことができる。なお、図1において、メモリバンク領域60には8個のメモリバンクが設けられているが、メモリバンクの数は8個に限るものではなく、例えば4個でも良い。図2は、図1に示す半導体装置10の模式的なレイアウト図を示す。図2において、半導体装置10のBANK_0~BANK_7が設けられていない周辺領域には周辺回路が設けられている。周辺回路は例えば、図1に示したメモリバンク領域60以外に示す回路コマンドデコーダ25、アドレスラッチ回路28、内部電圧発生回路33、BANK制御回路及びBANK電源制御回路61などのことである。メモリバンク領域60は、上記内部電圧発生回路33から第1内部電圧VODPP1.6V、及び第2内部電圧VPERI1.2V、参照電圧発生回路34から、第1参照電圧VODR、第2参照電圧VARYRが供給される。メモリバンクBANK_0~BANK_7各々においては、電源電圧発生回路50_kが設けられる。電源電圧発生回路50_kは、これらの供給電圧に基づき、センスアンプSAの駆動電圧を生成し、図2に示す第1電源線LVOD_k、第2電源線LVARY_kを介して、生成した駆動電圧を各メモリバンクに設けられたセンスアンプSAに供給する。図3は、図2に示すメモリバンクBANK_0のレイアウトについての拡大を示す図である。メモリバンクBANK_0は、複数のメモリセルアレイ領域を備えている。各メモリセルアレイ領域には、複数のビット線BLと複数のワード線WLが設けられており、ワード線とビット線の交差部には、それぞれメモリセルMCが設けられている。また、各メモリセルアレイ領域に対応して、サブワードドライバSWD及びビット線の電位を増幅するセンスアンプSAが設けられている。また、図2には図示していないが、図5を用いて後述するように、各メモリバンクの中にはメモリバンク毎の電源電圧発生回路が設けられている。メモリバンク領域60内の他のメモリバンクBANK_1~BANK_7も、メモリバンクBANK_0と同様の構造をしている。図4は、図2に示すメモリバンクBANK_kにおけるセンスアンプSAとその制御回路の回路図である。図4に示すように、センスアンプSAは、例えばPMOSトランジスタであるトランジスタP42a、P42b、NMOSトランジスタであるトランジスタN42a、N42bから構成される。以下、本実施形態において、符号Nで始まる符号のトランジスタは、NMOSトランジスタ、符号Pで始まる符号のトランジスタは、PMOSトランジスタとする。トランジスタP42aにおいて、ソースはSA電源線に接続され、ゲートはビット線BLに接続され、ドレインはビット線/BLに接続される。トランジスタP42bにおいて、ソースはSA電源線に接続され、ゲートはビット線/BLに接続され、ドレインはビット線BLに接続される。トランジスタN42aにおいて、ドレインはビット線/BLに接続され、ゲートはビット線BLに接続され、ソースはトランジスタN43のドレインへ接続される。トランジスタN42bにおいて、ドレインはビット線BLに接続され、ゲートはビット線/BLに接続され、ソースはトランジスタN43のドレインへ接続される。また、SA制御回路43は、トランジスタN43により構成される。このトランジスタN43において、ドレインは上記トランジスタN42a及びN42bのソースに接続され、ゲートはBANK_k制御回路に接続されて制御信号SEN_kが入力され、ソースは接地される。また、SA電源制御回路41は、トランジスタN41a第1の電源制御回路及びトランジスタN41b第2の電源制御回路から構成される。トランジスタN41aにおいて、ドレインは第1電源線LVOD_kに接続され、ゲートはBANK_k制御回路に接続されて制御信号1_k第1のセンスネーブル信号が入力され、ソースはSA電源線に接続される。トランジスタN41bにおいて、ドレインは第2電源線LVARY_kに接続され、ゲートはBANK_k制御回路に接続されて制御信号2_k第2のセンスネーブル信号が入力され、ソースはSA電源線に接続される。センスアンプSAは、BANK_k制御回路から制御信号が入力されると、対をなすビット線BLとビット線/BLとの間にワード線WL選択により生じる差電位を増幅して、一方のビット線の電圧レベルをSA電源線の電圧レベルへ、他方のビット線の電圧レベルを接地レベルVSSレベルへと遷移させる。本実施形態において、メモリバンクBANK_kは、アクティブコマンド又はリフレッシュコマンドが外部から入力されると、該コマンドに応じて選択されたワード線WLが活性化され、対応するメモリセルMCからデータがビット線BLに読み出される。センスアンプSAは、第1電源線LVOD_k、第2電源線LVARY_kを介してSA電源線に供給されるオーバードライブ電圧VOD第1の電圧及びビット線最終電圧VARY第2の電圧を用い、ビット線に生じた微小電位をビット線最終電圧VARYまで増幅する。例えばメモリセルMCが、Hレベルを保持している場合、ビット線BLの電位をビット線最終電圧VARYの電圧レベルまで、ビット線/BLの電位を接地電圧VSSの電圧レベルまで増幅する。これにより、メモリセルMCには、セルトランジスタN44を介してビット線最終電圧VARYと同じレベルの電圧が再書込みされる。より詳細に説明すると、本実施形態においては、メモリバンクBANK_kは、アクティブコマンドが外部から入力された時には、オーバードライブ動作を行うため、オーバードライブ電圧VODを用いてビット線の電位を所定期間増幅させ制御信号1_kを活性レベル、2_k非活性レベルにする、その後、ビット線最終電圧VARYを用いてビット線の電位を増幅し、ビット線の電圧レベルをビット線最終電圧VARYに維持する制御信号1_k非活性レベル、制御信号2_kを活性レベルにする。これは、アクティブコマンドが入力された場合、アクティブコマンドが入力されてから例えばリードコマンドが有効になるまでの時間tRCDが仕様によって決まっているため、tRCD内に高速にビット線の電位を増幅する必要があるからである。従って、上述の様にビット線最終電圧VARYよりも大きいオーバードライブ電圧VODを用いることによってオーバードライブ動作によってビット線の電位を高速に増幅することができる。一方、メモリバンクBANK_kは、リフレッシュコマンドが外部から入力された時には、tRCD等の制約が無いため、アクティブコマンドが外部から入力された時と比較してビット線の電位を高速に増幅させる必要性が無い。従って、このことを利用して、リフレッシュ時には、消費電流量を大きくする原因となるオーバードライブ電圧VODを使わずに、ビット線最終電圧VARYのみでビット線の電位を増幅させる制御信号1_kを非活性レベル、制御信号2_kを活性レベルにする。これにより、オーバードライブ電圧VODを使わないため、消費電流量の低減に繋がる効果がある。なお、本発明では、リフレッシュのセンス時に使用する電圧はビット線最終電圧VARYでなくてもよく、例えば、更に消費電流を低減するためにビット線最終電圧VARYよりも低い電圧を用いてもよい。また、ビット線最終電圧VARYより高く、オーバードライブ電圧VODよりは低い電圧第3の電圧を用いて、最初はアクティブコマンドが入力される場合と同様にオーバードライブ気味にビット線の電位を増幅し、途中からビット線最終電圧VARYを用いて、増幅動作を行うように電圧を切り替えてもよい。つまり、いずれの手段で増幅を行うにせよ、リフレッシュコマンドが入力される場合は、オーバードライブ電圧VOD第1の電圧より低い電圧を用いて、ハイレベルとなるビット線の電位をビット線最終電圧VARYまで増幅することが本発明の趣旨である。図5は、メモリバンクBANK_k各々に設けられた電源電圧発生回路50_kの回路図を示す。電源電圧発生回路50_kは、全て同一の回路構成であり、ここでは、図5に示すメモリバンクBANK_0の電源電圧発生回路_0をメモリバンクBANK_kの電源電圧発生回路50_kとして説明する。メモリバンクBANK_kの電源電圧発生回路50_kは、VOD発生回路_kとVARY発生回路_kを備えている。VOD発生回路_kは、上記オーバードライブ電圧VODを生成し、第1電源線LVOD_kにオーバードライブ電圧VODを供給する。また、VARY発生回路_kは上記ビット線最終電圧VARYを生成し、第2電源線LVARY_kにビット線最終電圧VARYを供給する。VOD発生回路_kは、トランジスタP51a、トランジスタP51b、比較回路51を含んで構成される。トランジスタP51aは、ソースが内部電圧発生回路33に接続されて第1内部電圧VODPPが入力され、ゲートは比較回路51の出力に接続され、ドレインは第1電源線LVOD_kに接続される。比較回路51は、反転入力端子が参照電圧発生回路34に接続されて第1参照電圧VODRが入力され、非反転入力端子が第1電源線LVOD_kに接続され、出力端子がトランジスタP51aのゲートに接続される。比較回路51は、BANK制御回路及びBANK電源制御回路61から活性レベルHレベルの制御信号VODEN_k第1の活性化信号が入力されると、第1電源線LVOD_kの電圧レベルが第1参照電圧VODRの電圧レベルに比べて低い場合、出力する電圧レベルを下げてトランジスタP51aの電流駆動能力を上げる。また、比較回路51は、Hレベルの制御信号VODEN_kが入力されると、第1電源線LVOD_kの電圧レベルが第1参照電圧VODRの電圧レベルに比べて高い場合、出力する電圧レベルを上げてトランジスタP51aの電流駆動能力を下げる。つまり、比較回路51は、第1電源線LVOD_kの電圧レベルが第1参照電圧VODRの電圧レベルと一致するように出力を変化させて、トランジスタP51aの電流量を制御する。トランジスタP51bは、ソースが共通電源線LVODSに接続され、ゲートはBANK制御回路及びBANK電源制御回路61に接続されて制御信号VODEN_kが入力され、ドレインは第1電源線LVOD_kに接続される。トランジスタP51bは、制御信号VODEN_kが活性レベルHレベルのとき、第1電源線LVOD_kと共通電源線LVODSとを電気的に非接続とし、制御信号VODEN_kが非活性レベルLレベルのとき、第1電源線LVOD_kと共通電源線LVODSとを電気的に接続する。VARY電圧発生回路_kは、トランジスタP52a、トランジスタP52b、比較回路52、トランジスタN52を含んで構成される。トランジスタP52aは、ソースが内部電圧発生回路33に接続されて第2内部電圧VPERIが入力され、ゲートは比較回路52の出力に接続され、ドレインは第2電源線LVARY_kに接続される。比較回路52は、反転入力端子が参照電圧発生回路34に接続されて第2参照電圧VARYRが入力され、非反転入力端子が第2電源線LVARY_kに接続され、出力端子がトランジスタP52aのゲートに接続される。比較回路52は、BANK制御回路及びBANK電源制御回路61から活性レベルHレベルの制御信号VARYEN2_k第2の活性化信号、第4の活性化信号が入力されると、第2電源線LVARY_kの電圧レベルが第2参照電圧VARYRの電圧レベルに比べて低い場合、出力する電圧レベルを下げてトランジスタP52aの電流駆動能力を上げる。また、比較回路52は、Hレベルの制御信号VARYEN2_kが入力されると、第2電源線LVARY_kの電圧レベルが第2参照電圧VARYRの電圧レベルに比べて高い場合、出力する電圧レベルを上げてトランジスタP52aの電流駆動能力を下げる。つまり、比較回路52は、第2電源線LVARY_kの電圧レベルが第2参照電圧VARYRの電圧レベルと一致するように出力を変化させて、トランジスタP52aの電流量を制御する。オア回路OR52は2入力1出力の論理和回路であり、2入力としてBANK制御回路及びBANK電源制御回路61から制御信号VARYEN1_k第2の活性化信号、第3の活性化信号及び制御信号VARYEN2_kが入力され、出力はトランジスタP52bのゲートと接続される。トランジスタP52bは、ソースが共通電源線LVARYSに接続され、ゲートはオア回路OR52の出力に接続され、ドレインは第2電源線LVARY_kに接続される。トランジスタP52bは、制御信号VARYEN1_k及び制御信号VARYEN2_kのいずれか一方が活性レベルHレベルのとき、第2電源線LVARY_kと共通電源線LVARYSとを電気的に非接続とし、制御信号VARYEN1_k及び制御信号VARYEN2_kのいずれもが非活性レベルLレベルのとき、第2電源線LVARY_kと共通電源線LVARYSとを電気的に接続する。トランジスタN52は、ドイレンが比較回路52の出力及びトランジスタP52aのゲートに接続され、ゲートはBANK制御回路及びBANK電源制御回路61に接続されて制御信号VARYEN1_kが入力され、ソースは接地される。トランジスタN52は、Hレベルの制御信号VARYEN1_kが入力されると、トランジスタP52aのゲートを接地レベルへ放電してトランジスタP52aをオンさせる導通状態とする。これにより、トランジスタP52aは第2電源線LVARY_kを第2内部電圧VPERIで駆動する。スタンバイ用電源回路33aは、第1スタンバイ用電源回路33a1と、第2スタンバイ用電源回路33a2から構成され、メモリバンク外の周辺領域に設けられる。第1スタンバイ用電源回路33a1の出力配線である共通電源線LVODS、及び第2スタンバイ用電源回路33a2の出力配線である共通電源線LVARYSが、メモリバンク領域60内に配線され、上述した各メモリバンクにおけるVOD発生回路_k、VARY発生回路_kにそれぞれ接続される。もちろん、スタンバイ用電源回路33aを、図1に示す内部電圧発生回路33に設ける構成としてもよい。第1スタンバイ用電源回路33a1は、トランジスタP53、比較回路53を含んで構成される。トランジスタP53は、ソースが内部電圧発生回路33に接続されて第1内部電圧VODPPが入力され、ゲートは比較回路53の出力に接続され、ドレインは共通電源線LVODSに接続される。比較回路53は、反転入力端子が参照電圧発生回路34に接続されて第1参照電圧VODRが入力され、非反転入力端子が共通電源線LVODSに接続され、出力端子がトランジスタP53のゲートに接続される。比較回路53は、共通電源線LVODSの電圧レベルが第1参照電圧VODRの電圧レベルに比べて低い場合、出力する電圧レベルを下げてトランジスタP53の電流駆動能力を上げる。また、比較回路53は、共通電源線LVODSの電圧レベルが第1参照電圧VODRの電圧レベルに比べて高い場合、出力する電圧レベルを上げてトランジスタP53の電流駆動能力を下げる。つまり、比較回路53は、共通電源線LVODSの電圧レベルが第1参照電圧VODRの電圧レベルと一致するように出力を変化させて、トランジスタP53の電流量を制御する。第2スタンバイ用電源回路33a2は、トランジスタP54、比較回路54を含んで構成される。トランジスタP54は、ソースが内部電圧発生回路33に接続されて第2内部電圧VPERIが入力され、ゲートは比較回路54の出力に接続され、ドレインは共通電源線LVARYSに接続される。比較回路54は、反転入力端子が参照電圧発生回路34に接続されて第2参照電圧VARYRが入力され、非反転入力端子が共通電源線LVARYSに接続され、出力端子がトランジスタP54のゲートに接続される。比較回路54は、共通電源線LVARYSの電圧レベルが第2参照電圧VARYRの電圧レベルに比べて低い場合、出力する電圧レベルを下げてトランジスタP54の電流駆動能力を上げる。また、比較回路54は、共通電源線LVARYSの電圧レベルが第2参照電圧VARYRの電圧レベルに比べて高い場合、出力する電圧レベルを上げてトランジスタP54の電流駆動能力を下げる。つまり、比較回路54は、共通電源線LVARYSの電圧レベルが第2参照電圧VARYRの電圧レベルと一致するように出力を変化させて、トランジスタP54の電流量を制御する。符号33bで示される回路は、内部電圧発生回路33に設けられた内部電圧発生回路33bであって、ポンプ回路55を含んで構成される。内部電圧発生回路33bは、ポンプ回路55により、第2内部電圧VPERIをチャージポンプ動作で昇圧し、第1内部電圧VODPPを発生する。この第1内部電圧VODPPは、上述したオーバードライブ電圧VODを発生し、これを第1電源線LVOD_kに供給するVOD発生回路_k、及び第2スタンバイ用電源回路33a2の電源として用いられる。本実施形態では、このように第2内部電圧VPERIをポンプ回路55によって昇圧して第1内部電圧VODPPを生成しているが、本発明はこれに限るものではなく、例えば、外部電圧VDDの大きさによっては昇圧せず、外部電圧VDDが供給される電源端子15aを直接、第1内部電圧VODPPの配線に接続して、外部電圧VDDを直接、VOD発生回路_k、及び第2スタンバイ用電源回路33a2に供給してもよい。このように、VOD発生回路_kオーバードライブ電圧発生回路とVARY電圧発生回路_kは、アクティブコマンド又はリフレッシュコマンドに応じて活性化される制御信号VODEN_k、制御信号VARYEN1_k、制御信号VARYEN2_kによって制御される。また、VOD発生回路_kとVARY電圧発生回路_kに設けられた比較回路比較回路51、比較回路52は、制御信号VODEN_k及びVARYEN2_kの活性化に応じてそれぞれ動作する。このように、メモリバンクBANK_k毎に電源電圧発生回路50_kを設ける。例えば、メモリバンクBANK_0にリフレッシュコマンドがアクセスされて、センス動作においてビット線最終電圧VARYを消費している時に、メモリバンクBANK_1にアクティブコマンドがアクセスされて、センス動作においてオーバードライブ電圧VODを消費している場合を考える。このような場合であっても、第2電源線LVARY_kがメモリバンクBANK_k毎に分離されているため、メモリバンクBANK_1内のSA電源線センスアンプ電源線に電圧を供給する第2電源線LVARY_1は、メモリバンクBANK_0内の第2電源線LVARY_0で生じる電源ノイズの影響を受けることが無い。つまり、図10に示されるように、メモリバンクBANK_1がアクティブコマンドでアクセスされた場合、リフレッシュ中のメモリバンクBANK_0の第2電源線LVARY_0のレベルのへたり低下の影響を受けないので、メモリバンクBANK_1のアクセス時間の遅延を防止することができる。また、スタンバイ時には、メモリバンク外の周辺領域に設けられたスタンバイ用電源回路から出力されるスタンバイ電圧それぞれ第1参照電圧VODRと第2参照電圧VARYRと等しい電圧レベルの第1のスタンバイ電圧、第2のスタンバイ電圧が、それぞれ共通電源線LVODS、共通電源線LVARYSに供給される。つまり、スタンバイ時においても、これらのスタンバイ電圧が内部電圧第1電源線LVOD_kと第2電源線LVARY_kに供給されることになる。しかし、スタンバイ時には、オーバードライブ電圧VODとビット線最終電圧VARYとによる電流が消費されることがほとんど無い。そのため、スタンバイ用電源回路は複数のメモリバンク間で共通に設けられている。更に、スタンバイ用電源回路の電源を供給するためのトランジスタP53,P53の大きさチャネル幅Wは、電源電圧発生回路のトランジスタP51a、P52bよりも小さく設定することが可能となり、半導体装置10におけるスタンバイ電源用回路のレイアウト面積を縮小することもできる。次に、各メモリバンクBANK_kにおけるSA電源制御回路41、SA制御回路43、電源電圧発生回路50_kVOD発生回路_k及びVARY発生回路_kを制御する制御信号の生成方法について、図6~図8を参照して説明する。図6は、各メモリバンクBANK_kにおけるSA電源制御回路41、SA制御回路43、電源電圧発生回路VOD発生回路_k及びVARY発生回路_kを制御する制御信号を生成し、出力するBANK制御回路及びBANK電源制御回路61のブロック構成を示す図である。図7は、BANK制御回路及びBANK電源制御回路61において、各メモリバンクBANK_kに対応するBANKk制御回路の回路図である。また、図8は、BANK制御回路及びBANK電源制御回路61において、各メモリバンクBANK_kに対応するBANKk電源制御回路の回路図である。図6に示すように、BANK制御回路及びBANK電源制御回路61は、メモリバンクBANK_kに対応してそれぞれ設けられるBANK_k制御回路符号61aで示すとBANK_k電源制御回路符号61bで示すを複数本実施形態においてはメモリバンクBANK_0~BANK_7に対応して8個含んで構成される。外部から入力されるコマンドアクティブコマンド、リフレッシュコマンド等は、コマンド入力回路24図1参照を介してコマンドデコーダ25に入力され、内部コマンド信号ACT_k、REF_kとして出力される。Bank_k制御回路は、内部コマンド信号ACT_k、REF_kを受けて、制御信号1_k、2_k、SEN_k、WE_kを出力する。このうち、制御信号1_k、2_kは、SA電源制御回路41図4参照に入力されてセンスアンプSAへの電源供給を制御する。また、制御信号SEN_kは、SA制御回路43に入力されてセンスアンプSAの増幅動作を制御する。Bank_k電源制御回路は、内部コマンド信号REF_k及びBank_k制御回路から出力される制御信号SEN_k、WE_kを受けて、制御信号VODEN_k、制御信号VARYEN1_k、制御信号VARYEN1_kを出力する。これらの制御信号は電源電圧発生回路50_kVOD発生回路_k及びVARY発生回路_kに入力され、オーバードライブ電圧VOD、ビット線最終電圧VARYに応じて、それぞれ第1電源線LVOD_kまたは第2電源線LVARY_kを駆動するタイミング期間決定に用いられる。Bank_k制御回路は、図7に示すように、遅延回路DLY71、遅延回路DLY72、遅延回路DLY73、遅延回路DLY74、論理回路LGC75、論理回路LGC76を含んで構成される。また、Bank_k電源制御回路は、図8に示すように、遅延回路DLY81、遅延回路DLY82、アンド回路AND83、クロックドインバータ回路CINV85、インバータ回路INV84、インバータ回路INV86、インバータ回路INV87、アンド回路AND83、論理回路LGC88、オア回路OR89、及び論理回路LGC89を含んで構成される。なお、図7及び図8において、符号A~Gは、内部接続点を示している。また、各遅延回路において、risedelayで示す遅延回路は、遅延回路の入力信号が非活性レベルから活性レベルに遷移する時刻と遅延回路が出力信号を出力する時刻との間の時間が、遅延回路の入力信号が活性レベルから非活性レベルに遷移する時刻と遅延回路が出力信号を出力する時刻との間の時間に比べて長くなるように遅延時間が設定されている遅延回路を示す。また、falldelayで示す遅延回路は、遅延回路の入力信号が活性レベルから非活性レベルに遷移する時刻と遅延回路が出力信号を出力する時刻との間の時間が、遅延回路の入力信号が非活性レベルから活性レベルに遷移する時刻と遅延回路が出力信号を出力する時刻との間の時間に比べて長くなるように遅延時間が設定されている遅延回路を示す。図7に示すBank_k制御回路において、遅延回路DLY71は、内部コマンド信号ACT_kを遅延させて、制御信号WE_kを出力するとともに、この制御信号WE_kを次段の遅延回路DLY72の入力に出力する。遅延回路DLY72は、入力される制御信号WE_kを遅延させて、制御信号SEN_kを出力するとともに、この制御信号SEN_kを、遅延回路DLY73の入力、論理回路LGC75の3入力のうちの第1入力に出力する。遅延回路DLY73は、入力される制御信号SEN_kを遅延させて、遅延させた信号を、接続点Aを介して論理回路LGC75の3入力のうちの第3入力、遅延回路DLY74の入力に出力する。遅延回路DLY74は、遅延回路DLY73からの入力信号を遅延させて、遅延させた信号を、接続点Bを介して論理回路LGC76の3入力のうちの第1入力に出力する。論理回路LGC75は3入力1出力の論理積回路を含んで構成され、第1入力に入力される制御信号SEN_kがHレベル、第2入力に入力される内部コマンド信号REF_kがLレベル、第3入力に接続された接続点AがLレベルの組み合わせのとき、活性レベルHレベルの制御信号1_kを出力する。また、論理回路LGC75は、制御信号SEN_kがLレベル、或いは内部コマンド信号REF_kがHレベル、または接続点AがHレベルのとき、非活性レベルLレベルの制御信号1_kを出力する。論理回路LGC76は、第1入力に接続される接続点BがHレベル、または、第2入力に入力される制御信号SEN_kと第3入力に入力される内部コマンド信号REF_kとのいずれもがHレベルのとき、活性レベルHレベルの制御信号2_kを出力する。論理回路LGC76は、接続点BがLレベル、かつ、制御信号SEN_kと内部コマンド信号REF_kとのいずれか一方がLレベルのとき、非活性レベルLレベルの制御信号2_kを出力する。図8に示すBank_k電源制御回路において、遅延回路DLY81は、Bank_k制御回路から入力される制御信号SEN_kを遅延させて、遅延させた信号を、接続点Cを介して論理回路LGC88の3入力のうちの第1入力、遅延回路DLY82の入力に出力する。遅延回路DLY82は、遅延回路DLY81からの入力信号を遅延させて、遅延させた信号を、接続点Dを介してアンド回路AND83の2入力のうちの第1入力、クロックドインバータ回路CINV85の電源端子、インバータ回路INV84の入力、オア回路OR89の第1入力に出力する。インバータ回路INV84は、遅延回路DLY82からの入力信号を論理反転して、クロックドインバータ回路CINV85のGND端子へ出力する。クロックドインバータ回路CINV85は、コマンドデコーダ25から入力される内部コマンド信号REF_kがHレベル、かつ内部コマンド信号ACT_kがHレベルとなって接続点DがHレベルのとき、Lレベルの出力信号を、接続点Eを介してインバータ回路INV86の入力、及びナンド回路NADN83の第2入力に出力する。また、クロックドインバータ回路CINV85は、コマンドデコーダ25から入力される内部コマンド信号REF_kがLレベル、かつ内部コマンド信号ACT_kがHレベルとなって接続点DがHレベルのとき、Hレベルの出力信号を、接続点Eを介してインバータ回路INV86の入力、及びアンド回路AND83の第2入力に出力する。アンド回路AND83は、2入力1出力の論理積回路であり、2入力のうち第1入力が接続点D、第2入力が接続点Eに接続され、出力から制御信号VODEN_kを出力する。インバータ回路INV86は接続点Eのレベルを論理反転して、接続点Fを介してインバータ回路INV87の入力に出力する。インバータ回路INV87は接続点Fのレベルを論理反転して、インバータ回路INV86の入力に出力する。インバータ回路INV86及びINV87はフリップフロップを構成し、接続点Fのレベルをラッチする。これは、クロックドインバータ回路CINV85が、内部コマンド信号REF_kがHレベルになったあと、制御信号SEN_kがHレベルとなって接続点DがHレベルとなった場合内部コマンド信号REF_kがHレベル、かつ内部コマンド信号ACT_kがHレベル、接続点EにHレベルの信号を出力するのを防ぐためである。つまり、クロックドインバータ回路CINV85が、内部コマンド信号REF_kがHレベルになったとき、接続点EをLレベルへ遷移させる。続いて制御信号SEN_kがHレベルとなって内部接続点DがHレベルとなるが、このとき、接続点EがHレベルに遷移して、アンド回路AND83が活性レベルHレベルの制御信号VODEN_kを出力しないように、接続点EのレベルをLレベル接続点FのレベルをHレベルに維持する。論理回路LGC88は3入力1出力の論理積回路を含んで構成され、第1入力に接続された接続点CがLレベル、第2入力に入力される内部コマンド信号REF_kがHレベル、第3入力に入力される制御信号WE_kがHレベルの組み合わせのとき、活性レベルHレベルの制御信号VARYEN1_kを出力する。また、論理回路LGC88は、制御信号SEN_kがHレベルとなって接続点CがHレベル、或いは内部コマンド信号REF_kがLレベル、または制御信号WE_kがLレベルのとき、非活性レベルLレベルの制御信号VARYEN1_kを出力する。オア回路OR89は、2入力1出力の論理和回路であり、2入力のうち第1入力が接続点D、第2入力はBANK_k制御回路に接続されて制御信号WE_kが入力され、出力は接続点Gを介して論理回路LGC89の第1入力に接続される。論理回路LGC89は、2入力1出力の論理積回路を含んで構成され、第1入力に接続される接続点GがHレベル、かつ、第2入力に入力される制御信号VARYEN1_kがLレベルのとき、活性レベルHレベルの制御信号VARYEN2_kを出力する。また、論理回路LGC89は、接続点GがLレベル、または制御信号VARYEN2_kがHレベルのとき、非活性レベルLレベルの制御信号VARYEN2_kを出力する。次に、これらのBANK制御回路及びBANK電源制御回路61が出力する制御信号に応じて、メモリバンクBANK_kにおける電源電圧発生回路50_kがオーバードライブ電圧VODまたはビット線最終電圧VARYを発生する動作について、メモリバンクBANK_kの受けるコマンドアクティブコマンド、リフレッシュコマンドに分けて、図9を参照して説明する。図9aは、ACTするバンク、すなわちアクティブコマンドがコマンド入力回路24に入力されたことに応じて活性化したメモリバンクアクティブコマンドを受けたメモリバンクの各制御信号の時間変化を示す。また、図9bは、REFするバンク、すなわち、リフレッシュコマンドがコマンド入力回路24に入力されたことに応じて活性化したメモリバンクリフレッシュコマンドを受けたメモリバンクの各制御信号の時間変化を示している。まず、アクティブコマンドを受けたメモリバンクについて、図9aを用いて説明する。時刻t1において、半導体装置10にはコマンド入力回路24を介してアクティブコマンド以下、ACTコマンドが入力され、同時にアドレス入力回路27には3ビットのバンクアドレス信号BA不図示が入力され、コマンドデコーダ25は、内部コマンド信号ACT_kを非活性レベルLレベルから活性レベルHレベルに遷移させる。このとき、コマンドデコーダ25は、内部コマンド信号REF_kを非活性レベルLレベルに維持する。BANK_k制御回路は、内部の遅延回路DLY71から出力する制御信号WE_kを非活性レベルLレベルから活性レベルHレベルに遷移させる。また、BANK_k電源制御回路は、オア回路OR89の出力接続点GをHレベルにして、論理回路LGC89が出力する制御信号VARYEN2_kを非活性レベルLレベルから活性レベルHレベルへ遷移させる。これにより、メモリバンクBANK_kのVARY発生回路_kの出力である第2電源線LVARY_kは、共通電源線LVARYSと電気的に非接続となる。なお、BANK_k電源制御回路は、内部コマンド信号REF_kがLレベルであるので、論理回路LGC88が出力する制御信号VARYEN1_kを非活性レベルLレベルに維持する。BANK_k制御回路は、遅延回路DLY72により制御信号WE_kを遅延させ、時刻t2において制御信号SEN_kを非活性レベルLレベルから活性レベルHレベルへ遷移させる。また、BANK_k制御回路は、論理回路LGC75が出力する制御信号1_kを非活性レベルLレベルから活性レベルHレベルへ遷移させる。これにより、SA電源制御回路41は、第1電源線LVOD_kとSA電源線とを接続し、SA制御回路43はビット線の電位を増幅する増幅動作を開始する。このとき、メモリバンクBANK_kのVOD発生回路_kの出力である第1電源線LVOD_kは、制御信号VODEN_0が未だLレベルであるので、共通電源線LVARYSと電気的に接続状態である。スタンバイ用電源回路33a1は、第1電源線LVOD_0をオーバードライブ電圧VODにより駆動するが、センスアンプSAの動作開始期間の初期に相当するため、第1電源線LVOD_kを流れる電流量は、ビット線の電位を高速に増幅する期間時刻t3~t4に比べて少ないものである。BANK_k電源制御回路は、遅延回路DLY81及び遅延回路DLY82により制御信号SEN_kを遅延させ、時刻t3において制御信号VODEN_kを非活性レベルLレベルから活性レベルHレベルへ遷移させる。これにより、メモリバンクBANK_kのVOD発生回路_kの出力である第1電源線LVOD_kは、共通電源線LVARYSと電気的に非接続状態となる。VOD発生回路_kは、比較回路51及びトランジスタP51aにより、第1電源線LVOD_kをオーバードライブ電圧VODにより駆動する。センスアンプSAは、SA電源線に供給されるオーバードライブ電圧VODにより、ビット線の電位を高速に増幅する。時刻t4において、BANK_k制御回路は、遅延回路DLY73により制御信号SEN_kを遅延させ、接続点AをHレベルにし、論理回路LGC75が出力する制御信号1_kを活性レベルHレベルから非活性レベルLレベルへ遷移させる。また、BANK_k制御回路は、遅延回路DLY74により遅延回路DLY73の出力信号を遅延させ、接続点BをHレベルにし、論理回路LGC76が出力する制御信号2_kを非活性レベルLレベルから活性レベルHレベルへ遷移させる。これにより、SA電源制御回路41は、第1電源線LVOD_kとSA電源線とを非接続とし、第2電源線LVARY_kとSA電源線とを接続する。つまり、VOD発生回路_kによりSA電源線をオーバードライブ電圧VODへオーバードライブする所定期間時刻t2~t4の期間のセンスアンプSAによる増幅動作は終了する。以降時刻t4以降、VARY発生回路_kが、SA電源線へオーバードライブ電圧VODより低いビット線最終電圧VARYを供給し、センスアンプSAはこの電圧に応じてビット線の電位を増幅、或いは維持する。次に、リフレッシュコマンドを受けたメモリバンクについて、図9bを用いて説明する。時刻t1において、半導体装置10にはコマンド入力回路24を介してリフレッシュコマンド以下、REFコマンドが入力され、同時にアドレス入力回路27には3ビットのバンクアドレス信号BA不図示が入力され、コマンドデコーダ25は、内部コマンド信号ACT_k及び内部コマンド信号REF_kを非活性レベルLレベルから活性レベルHレベルに遷移させる。BANK_k電源制御回路は、論理回路LGC88の出力信号である制御信号VARYEN1_kを非活性レベルLレベルから活性レベルHレベルへ遷移させる。これにより、メモリバンクBANK_kのVARY発生回路_kの出力である第2電源線LVARY_kは、共通電源線LVARYSと電気的に非接続となる。なお、BANK_k電源制御回路は、制御信号VARYEN1_kがHレベルであるので、論理回路LGC89により制御信号VARYEN2_kを非活性レベルLレベルに維持する。また、BANK_k制御回路は、内部コマンド信号REF_kがHレベルであるので、論理回路LGC75により制御信号1_kを非活性レベルLレベルに維持する。また、BANK_k制御回路は、内部の遅延回路DLY71から出力する制御信号WE_kを非活性レベルLレベルから活性レベルHレベルに遷移させる。BANK_k制御回路は、遅延回路DLY72により制御信号WE_kを遅延させ、時刻t2’において制御信号SEN_kを非活性レベルLレベルから活性レベルHレベルへ遷移させる。また、BANK_k制御回路は、論理回路LGC76が出力する制御信号2_kを非活性レベルLレベルから活性レベルHレベルへ遷移させる。これにより、SA電源制御回路41は、トランジスタN41bにより第2電源線LVARY_kとSA電源線とを接続する。SA制御回路43は、トランジスタN41bによりビット線の電位を増幅する増幅動作を開始する。このとき、メモリバンクBANK_kのVARY発生回路_kは、制御信号VARYEN1_kがHレベルであるので、トランジスタP52aがオンしており、第2電源線LVARY_kを第2内部電圧VPERIに応じて駆動し、センスアンプSAの動作開始期間の初期において、第1電源線LVOD_kを流れる電流量を増幅動作に十分な電流としている。BANK_k電源制御回路は、遅延回路DLY81により制御信号SEN_kを遅延させ、時刻t3’において、論理回路LGC88が出力する制御信号VARYEN1_kを活性レベルHレベルから非活性レベルLレベルへ遷移させる。また、BANK_k電源制御回路は、制御信号VARYEN1_kがLレベルとなるので、論理回路LGC89が出力する制御信号VARYEN2_kを非活性レベルLレベルから活性レベルHレベルへ遷移させる。これにより、VARY発生回路_kにおいて、トランジスタN52はオフし、比較回路52が活性化され、以降、VARY発生回路_kは、比較回路52及びトランジスタP52aにより、第2電源線LVARY_kをビット線最終電圧VARYに応じて駆動する。以降時刻t3’以降、VARY発生回路_kが、SA電源線へオーバードライブ電圧VODより低いビット線最終電圧VARYを供給し、センスアンプSAはこの電圧に応じてビット線の電位を増幅、或いは維持する。以上の様に、メモリバンクBANK_kは、ACTコマンドに対応した増幅動作の時は、制御信号1_kの活性化期間活性レベルにある時刻t2~t4が、SA電源線をオーバードライブする期間となる。一方、メモリバンクBANK_kは、REFコマンドに対応した増幅動作の時は、制御信号1_kを活性化しない図9b参照。つまり、センスアンプSAは、SA電源線に供給されるビット線最終電圧VARY第2の電圧に応じて、ビット線の電位を増幅することになる。また、制御信号VARYEN1_kの活性化期間時刻t1~t3’は、VARY電圧発生回路_kの比較回路52を動作させることなく、VARY電圧発生回路_kから強制的にオーバードライブ電圧VODより低い第2内部電圧VPERI第3の電圧、これも第2の電圧に含まれるを発生させ、その後時刻t3’以降、制御信号VARYEN2_kの活性化に応じて比較回路52による制御を開始させ、オーバードライブ電圧VODより低いビット線最終電圧VARY第2の電圧を発生させている。次に、半導体装置10の複数のメモリバンクBANK_0~BANK_7に独立にコマンドアクティブコマンドACT及びリフレッシュコマンドREFpbを供給して、各メモリバンクにおいてセンスアンプSAによる増幅動作を実行したときの例について、図10を参照して説明する。図10は、メモリバンク領域60のうち、2つのメモリバンクが個別にそれぞれアクティブコマンド及びリフレッシュコマンドを受けた時の第1電源線LVOD_kk=0~7、第2電源線LVARY_k、ビット線BL_kの電圧レベルの時間変化を示すタイミングチャートである。図10においては、例えば、メモリバンクBANK_0にリフレッシュコマンドREFpb1バンクをリフレッシュするコマンドRefreshPerBankがアクセスされ、所定期間後時刻t1~t1’に相当する時間後にメモリバンクBANK_1にアクティブコマンドACTがアクセスされた場合を示す。図10に示すように、メモリバンクBANK_0においては、第1電源線LVOD_0は、SA電源線には接続されず、スタンバイ用電源回路33a1の出力である共通電源線LVODSに接続されているので、電圧レベルに変化はなく、一定である。つまり、メモリバンクBANK_0においては、第1電源線LVOD0に供給される電流を消費することなく、第2電源線LVARY_0にVARY発生回路_0から供給される電流のみでビット線の電位を増幅させている。一方、メモリバンクBANK_1は、所定期間時刻t2’~時刻t3’、第1電源線LVOD_1をSA電源線に接続してビット線の電位を増幅させているため、メモリバンクBANK_0に比べてビット線の電位が高速に増幅されている。また、メモリバンク毎に第2電源線LVARY_kが分離されているため、メモリバンクBANK_0にて第2電源線LVARY0に供給される電流が消費され、図に示すように第2電源線LVARY_0の電圧降下があっても、この電圧降下はメモリバンクBANK_1の第2電源線LVARY_1に影響を与えることはなく、第2電源線LVARY_1の電圧レベルは変化しない。また、アクティブコマンド及びリフレッシュコマンドを受けていない他のメモリバンクBANK_2~BANK_7においては、スタンバイ用電源回路33a図5参照から共通電源線LVARYS及び共通電源線LVODSを介して供給される電圧に応じて、それぞれ第1電源線LVOD_2~7がオーバードライブ電圧VODの電圧レベル第1参照電圧VODRの電圧レベル、第2電源線LVARY_2~7がビット線最終電圧の電圧レベル第2参照電圧VARYRの電圧レベルに維持されている。このように、半導体装置10は、ビット線BL、/BLと、電源線SA電源線を有し、電源線に供給される電圧を用いてビット線の電位を増幅させるセンスアンプSAと、アクティブコマンドが活性化した時には、アクティブコマンドに対応する電圧供給期間の最初の所定期間にオーバードライブをして電源線に第1の電圧オーバードライブ電圧VODを供給して、所定期間後に第1の電圧よりも低い第2の電圧ビット線最終電圧VARYを供給し、一方、リフレッシュコマンドが活性化した時には、オーバードライブをすることなくリフレッシュコマンドに対応する電圧供給期間の最初から電源線に第2の電圧を供給する電源電圧発生回路VOD発生回路_k及びVARY発生回路_kと、を備える。これにより、本発明は、リフレッシュの時には、オーバードライブをすることなく、リフレッシュコマンドに対応する電圧供給期間の最初から、オーバードライブに使用する第1の電圧よりも低い第2の電圧を使って、ビット線の電位を増幅させるため、従来に比較して消費電流量を大幅に低減することができる。本願の技術思想は、メモリ機能以外に様々な機能を有する半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式に限られない。また、本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、CPUCentralProcessingUnit、MCUMicroControlUnit、DSPDigitalSignalProcessor、ASICApplicationSpecificIntegratedCircuit、ASSPApplicationSpecificStandardProduct、メモリMemory等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、SOCシステムオンチップ、MCPマルチチップパッケージやPOPパッケージオンパッケージなどが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。また、トランジスタは、電界効果トランジスタFieldEffectTransistorFETであれば良く、MOSMetalOxideSemiconductor以外にもMISMetalInsulatorSemiconductor、TFT等の様々なFETに適用できる。トランジスタ等の様々なFETに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。更に、NMOSトランジスタN型チャネルMOSトランジスタは、第1導電型のトランジスタ、PMOSトランジスタP型チャネルMOSトランジスタは、第2導電型のトランジスタの代表例である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ、ないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であれば成し得る各種変形、修正を含むことは勿論である。"