半導体記憶装置を駆動するドライバ回路において、前記半導体記憶装置に書き込むデータを構成する複数のビットのうち、前記半導体記憶装置を含む機器の動作に影響を与えるデータを構成する使用ビットから、前記半導体記憶装置を含む機器の動作に影響を与えないデータを構成する未使用ビットに書き込むデータを所定の規則に基づいて生成する制御回路を備えることを特徴とするドライバ回路。前記所定の規則は、前記使用ビットと前記未使用ビットに含まれるビットのうち、第1の論理レベルを示すビット数と、前記使用ビットと前記未使用ビットに含まれるビットのうち、第1の論理レベルとは異なる第2の論理レベルを示すビット数との差の絶対値が小さくなるように、前記未使用ビットに書き込むデータを生成する請求項1のドライバ回路。前記制御回路は、前記未使用ビットの数の変化に追従し前記未使用ビットに書き込むデータを生成する請求項1又は2のドライバ回路。前記半導体記憶装置に含まれるレシーバ回路の入力ノードは、電源電圧と接地電圧の略中間電圧にプルアップされている請求項1乃至3いずれか一に記載のドライバ回路。前記半導体記憶装置は、DDRSDRAMである請求項1乃至4いずれか一に記載のドライバ回路。請求項1乃至5いずれか一に記載のドライバ回路を備えることを特徴とする半導体集積回路。なお、上記先行技術文献の各開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明の観点からなされたものである。上述のように、半導体記憶装置に書き込むデータには未使用ビットが存在する場合がある。このような場合には、CPU等のコントローラと半導体記憶装置で構成するインターフェイス回路で消費する電流が増加するという問題が存在する。以下、その説明をする。図2は、非特許文献1で開示されたSSTL2インターフェイスを実現する回路図である。図2には、ドライバ回路10と、レシーバ回路20と、伝送路が示されている。なお、図2では伝送路のインピーダンスをZoと表している。ドライバ回路10は、複数の出力バッファBOを含んでおり、レシーバ回路20には出力バッファに対応した入力バッファBIが含まれている。出力バッファBOは、Pチャンネル型MOSトランジスタとNチャンネル型MOSトランジスタで構成するインバータを2段直列に接続した構成とする。図2では1ビットのデータを駆動するのに必要なバッファ及び伝送路の構成を示している。出力バッファBOの出力端子は抵抗Rsに接続され、伝送路は出力バッファBOと入力バッファBIの間で終端抵抗Rtを介して終端端子VTTに接続されている。終端端子VTTには、電源電圧VDDの1/2に相当する電圧以下、中心電圧と呼ぶが印加されている。SSTL2インターフェイスにおいては、中心電圧が基準電圧になり、基準電圧からのレベル差によってHレベル又はLレベルが定まるためである。図2においては、ドライバ回路10に入力された入力データDIは出力バッファBOに入力され、出力バッファBOから出力データDQOとして出力される。出力データDQOは、抵抗Rsを介して入力データDQIとして入力バッファBIに入力される。従って、図2に示すインターフェイス回路では、入力データDIの論理レベルを維持しつつ、入力バッファBIに伝達する構成となっている。次に、図2に示すインターフェイス回路に流れる電流について考える。入力データDIが1Hレベルの場合には、出力バッファBOに接続された電源電圧端子から、出力バッファBOのPチャンネル型MOSトランジスタ、抵抗Rs、終端抵抗Rtを経由して終端端子VTTに電流が流れる。電源電圧端子に印加している電圧をVDDV、Pチャンネル型MOSトランジスタのオン抵抗をRPonΩ、抵抗Rsの抵抗値をRsRΩ、終端抵抗Rtの抵抗値をRtRΩと定めると、出力バッファBO及び伝送路には式1で表される電流が流れることになる。同様に、入力データDIが0Lレベルの場合には式2で表せる電流が流れる。なお、式2においては出力バッファBOのNチャンネル型MOSトランジスタのオン抵抗をRNonΩと表現している。また、式2で表せる電流は終端端子VTTから出力バッファBOに接続している接地電圧に流れる。このように、図2に示すインターフェイス回路では、出力バッファBOが1を出力する際には式1に示す電流が、0を出力する際には式2に示す電流が出力バッファ及び伝送路に流れる。未使用ビットの場合であっても、式1及び式2に示す電流が流れる。近年では、テレビやビデオレコーダのような家電製品であっても、環境に対する意識の変化から低消費電力であることが求められる。さらに、携帯電子機器はバッテリ駆動であるため、製品全体で低消費電力であることが強く求められ、携帯電子機器に搭載された半導体装置及びそのドライバ回路に対しても低消費電力であることが強く求められる。そのため、半導体記憶装置を搭載した製品において、本来不要であるデータ未使用ビットによって、消費電流が増加することは許容することができない。以上のとおり、従来技術には、解決すべき問題点が存在する。本発明の一側面において、半導体記憶装置を駆動するドライバ回路であって、未使用ビットが存在する場合には消費電流の低減を実現するドライバ回路及びそのドライバ回路を備えた半導体集積回路が、望まれる。本発明の第1の視点によれば、半導体記憶装置を駆動するドライバ回路において、前記半導体記憶装置に書き込むデータを構成する複数のビットのうち、前記半導体記憶装置を含む機器の動作に影響を与えるデータを構成する使用ビットから、前記半導体記憶装置を含む機器の動作に影響を与えないデータを構成する未使用ビットに書き込むデータを所定の規則に基づいて生成する制御回路を備えるドライバ回路が提供される。本発明の第2の視点によれば、上述のドライバ回路を備える半導体集積回路が提供される。本発明の各視点によれば、半導体記憶装置を駆動するドライバ回路であって、未使用ビットが存在する場合には消費電流の低減を実現するドライバ回路及びそのドライバ回路を備えた半導体集積回路が、提供される。初めに、図1を用いて実施形態の概要について説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、本発明を図示の態様に限定することを意図するものではない。上述のように、半導体記憶装置において未使用ビットが存在する場合には、本来不要であるデータによって、消費電流が増加する問題が存在する。そのため、半導体記憶装置を駆動するドライバ回路であって、未使用ビットが存在する場合には消費電流の低減を実現するドライバ回路が望まれる。そこで、一例として図1に示すドライバ回路を提供する。図1に示すドライバ回路は、半導体記憶装置に書き込むデータを構成する複数のビットのうち、半導体記憶装置を含む機器の動作に影響を与えるデータを構成する使用ビットから、半導体記憶装置を含む機器の動作に影響を与えないデータを構成する未使用ビットに書き込むデータを所定の規則に基づいて生成する制御回路を備えている。半導体記憶装置に書き込むデータが1又は0に偏っていると、ドライバ回路及び伝送路で消費する電流が増加する。一方、半導体記憶装置に書き込むデータの1の個数と0の個数が等しくなるとドライバ回路及び伝送路で消費する電流が最小になる。そこで、未使用ビットに対して一律に0又は1を書き込むのではなく、使用するビットと未使用ビットの1の個数と0の個数の差の絶対値が最小となるように未使用ビットのデータを変更する。その結果、ドライバ回路及び伝送路で消費する電流を削減することが可能になる。なお、半導体記憶装置に書き込むデータと消費電流の関係の詳細については後述する。[第1の実施形態]次に、本発明の第1の実施形態について、図面を用いてより詳細に説明する。図3は、本実施形態に係るドライバ回路11を含むインターフェイス回路の構成の一例を示す図である。図3において図2と同一構成要素には、同一の符号を表し、その説明を省略する。図3に示すインターフェイス回路と図2に示すインターフェイス回路との相違点は、ドライバ回路11に制御回路100が含まれること、及び、終端端子VTTに電圧を供給するレギュレータ30を備える点である。なお、図3に示すインターフェイス回路は、便宜上8ビットのデータの入出力が可能としているが、これに限定されるものではない。次に、制御回路100について説明する。説明にあたっては、8ビットのビット幅に対して、使用するビットは下位6ビット、未使用ビットは上位2ビットとする。より具体的には、入力データDI[7:0]のうち、使用する6ビットはDI[5:0]であり、未使用ビットの2ビットはDI[7:6]である。図4は、制御回路100の内部構成の一例を示す図である。図4に示す制御回路100は、補正値演算回路101と加算回路102から構成されている。補正値演算回路101は、使用するビットである入力データDI[5:0]に存在する1の個数を計測する回路である。具体的には、入力データDI[5:0]の各ビット値を加算することで、入力データDI[5:0]に存在する1の個数を計測する。その後、計測した1の個数に基づいて、補正値制御信号C[1:0]を加算回路102に対して出力する。なお、補正値制御信号C[1]は入力データDI[7]に加算する値であり、補正値制御信号C[0]は入力データDI[6]に加算する値である。次に、補正値制御信号C[1:0]の生成方法について説明する。上述のように、補正値制御信号C[1:0]は、入力データDI[5:0]に存在する1の個数に基づいて生成する。具体的には、入力データDI[5:0]に存在する1の個数と補正値制御信号C[1:0]に存在する1の個数の和から、入力データDI[5:0]に存在する0の個数と補正値制御信号C[1:0]に存在する0の個数の和の差の絶対値が最小になるように補正値制御信号C[1:0]を生成する。例えば、入力データDI[5:0]が000000であれば、補正値制御信号C[1:0]は11とする。入力データDI[5:0]が000111であれば、補正値制御信号C[1:0]は10とする。図5は、制御回路100の入力データと出力データの関係を纏めた図である。図5から、入力データDI[7:0]と補正値制御信号C[1:0]を加算した後のDO[7:0]を比較すれば、1の個数と0の個数が等しくなる方向に補正値制御信号C[1:0]が生成されていることが分かる。加算回路102には、未使用ビットのDI[7:6]と補正値制御信号C[1:0]が入力される。加算回路102は、未使用ビットDI[7:6]と補正値制御信号C[1:0]の加算結果を出力データDO[7:6]として出力する。続いて、制御回路100の動作について図3を用いて説明する。初めに、使用するビットであるDI[5:0]について説明する。なお、ここでは、入力データDI[0]を例に取り説明する。他のデータDI[5:1]も同様の動作をする。入力データDI[0]が制御回路100に入力される。入力データDI[0]は使用するビットであるため、入力時の論理レベルを維持したまま出力バッファBO[0]に入力される。出力バッファBOから出力されたデータDQO[0]は、抵抗Rs[0]を介し、入力データDQI[0]としてレシーバ回路21の入力バッファBI[0]に入力される。出力データDQO[0]は終端抵抗Rt[0]を介して終端端子VTTに接続されている。そのため、出力バッファBO[0]の出力が1の場合には、電源から出力バッファBO[0]のPチャンネル型MOSトランジスタ、抵抗Rs[0]、終端抵抗Rt[0]を介し、終端端子VTTレギュレータ30に向けて電流が流れる。この時の電流は、式1で表せる。また、出力バッファBO[0]の出力が0の場合には、終端端子VTTレギュレータ30から終端抵抗Rt[0]、抵抗Rs[0]、出力バッファBO[0]のNチャンネル型MOSトランジスタを介して接地電圧に向けて電流が流れる。この時の電流は、式2で表せる。次に、未使用ビットDI[7:6]について説明する。未使用ビットであっても、出力バッファBO[7:6]から出力するデータが定まれば、他の動作は使用するビットの場合と同様である。従って、式1又は式2で表せる電流が出力バッファ及び伝送路に流れることになる。次に、未使用ビットのデータを変化させることで、低消費電流が実現できることについて説明する。上述のように、出力バッファBO[0]の出力が1であれば、式1に示す電流が、出力バッファBO[0]の出力が0であれば、式2に示す電流が、それぞれ出力バッファ及び伝送路に流れる。ここで、DDRSDRAM等に使用する出力バッファは、0から1に変化する場合と、1から0に変化する場合との遅延差が発生しないように設計される。そのため、Pチャンネル型MOSトランジスタのオン抵抗RPonと、Nチャンネル型MOSトランジスタのオン抵抗RNonは略同一の値となるように設計する。Pチャンネル型MOSトランジスタのオン抵抗RPonとNチャンネル型MOSトランジスタのオン抵抗RNonをRonとすると、式1及び式2は、式3に書き換えることができる。従って、出力バッファの出力が異なったとしても、電流量は同じである。但し、電流の流れる向きが異なる。次に、複数の出力バッファが同時に動作する場合の電流量について説明する。ここでは、出力バッファBO[1:0]の2ビットを例に取り説明する。出力バッファBO[1:0]の出力が11の場合には、伝送路に流れる電流の向きは同一であり、その際の電流量は式3に示す電流量の2倍となる。その時の電流量は式4で表すことができる。次に、出力バッファBO[1:0]の出力のうち、いずれかが1で他方が0の場合を考える。ここでは、出力バッファBO[0]からは1、出力バッファBO[1]からは0を出力する場合を考える。この場合には、出力バッファBO[0]からは式3で表せる電流量の電流が電源電圧から終端端子VTTレギュレータ30に流れ、出力バッファBO[0]からは式3で表せる電流量の電流が終端端子VTTレギュレータ30から接地電圧に流れる。これらの電流は、電源から接地電圧に式3で表せる電流が流れることとみなせるため、伝送路に流れる電流は式3で表せる電流量に等しい。その結果、2ビットの出力バッファが共に1を出力している場合と比較すると、異なるデータ10又は01を出力する場合には、伝送路の消費電流は半減する。即ち、複数の出力バッファが出力するデータの1又は0の個数差が小さくなれば、伝送路で消費される電流は少なくなる。ここで、ドライバ回路11が対応する全ビット数をmビット但し、mは2以上の整数、mビットのうち1Hレベルを出力しているビット数をnビット但し、nは1以上の整数、1ビットあたりに流れる電流量をIAとすると、出力バッファ及び伝送路で消費される電流は式5のように表せる。電流値A=|m-2n|m-|m-2n|×0.5×I5なお、mとnが式6のような関係にあるとき、式5の電流値は最小となる。m=2×n6次に、本実施形態に係るドライバ回路11のように未使用ビットの値を操作する場合としない場合を比較し、消費電流の低減効果について検証する。例えば、入力データDI[7:0]が00000011である場合を考える。この場合に、未使用ビットを00で固定するとすれば、出力バッファ及び伝送路で消費する電流は6×IAとなる但し、Iは1ビットあたりに流れる電流量である。4個の0で4×IAの電流が流れ、01のペアが2組存在するため、2×IAの電流が流れる。これらを足すと6×IAとなる。一方、本実施形態に係るドライバ回路11に含まれる制御回路100に入力データDI[7:0]=00000011を入力すると、出力データDO[7:0]=11000011として出力される。この場合には、4×IAの電流量が出力バッファ及び伝送路で消費されることになる。01のペアが4組存在するためである。従って、本実施形態に係るドライバ回路11を使用することによって、出力バッファ及び伝送路で消費する電流を削減することが可能であることが分かる。以上のように、入力データのうち、使用するビットの1又は0の個数を計測し、未使用ビットの値を生成補正値を出力することで、出力バッファに入力する出力データの1の個数と0の個数の差の絶対値を最小化する。その結果、出力バッファ及び伝送路に流れる電流を削減することができる。なお、本実施形態では、加算回路102と補正値演算回路101において、ビットの加算を用いて、出力データの1の個数と0の個数の差の絶対値を最小化しているが、他の演算方法によって、これらの個数を最小化しても出力バッファ及び伝送路の消費電流を削減することができる。さらに、未使用ビットにより流れる電流を抑制する方法として、出力バッファに供給する電流を遮断することが考えられる。しかし、この場合には、レシーバ回路の入力端子がフローティング状態になってしまい、誤動作を回避する回路が別途必要になる。つまり、レシーバ回路BI[7:0]は半導体記憶装置に含まれる回路であるから、汎用品のDDRSDRAMが使用できないことになる。一方、本実施形態に係るドライバ回路11では、汎用品のDDRSDRAMを用いながら消費電流の低減が実現できる。[第2の実施形態]続いて、第2の実施形態について図面を参照して詳細に説明する。第1の実施形態においては、未使用ビットのビット数が固定である場合の説明を行なった。本実施形態においては、未使用ビットのビット数が変化する場合について説明する。上述のように、半導体記憶装置の用途にはデジタル信号のバッファが挙げられる。例えば、地上デジタルテレビ放送等に対応したテレビでは、受信した映像信号を半導体記憶装置に一時的に保存し、明るさの調整やガンマカーブの補正などを行なうことで高画質化を実現している。映像信号の伝送方式には、コンポジットビデオ信号方式、コンポーネント映像方式、HDMIHigh-DefinitionMultimediaInterface方式等が存在する。これらの中で、HDMI方式による映像の伝送が主流になりつつあるが、HDMI方式では、映像信号YCbCR信号、RGB信号を24ビット、30ビット、36ビット、48ビットの4種類の色深度として伝送可能である。このように、複数のビットを持つ映像信号をバッファするためには、最大のビット幅に合わせて使用する半導体記憶装置を選択する。上述の例では、48ビットのビット幅を持つ半導体記憶装置を採用し、48ビットの色深度を持つデータを扱う際には半導体記憶装置の全てのビット幅を使用する。しかし、24ビットの色深度を持つデータを扱う際には半分のビット幅に限り使用する。このように、未使用ビットの個数が変化する場合がある。このような場合であっても、未使用ビットのデータを変化させることで消費電流の低減を図ることができる。図6は、本実施形態に係るドライバ回路11aに含まれる制御回路100aの内部構成の一例を示す図である。図6において図4と同一構成要素には、同一の符号を表し、その説明を省略する。図4に示す制御回路100と制御回路100aの相違点は、制御信号CTRLを補正値演算回路101aが受け付ける点である。本実施形態においては、8ビットのビット幅に対して5ビットから8ビットの範囲で使用するビットが変化未使用ビットは3ビットから0ビットする場合を考える。なお、ドライバ回路11の制御回路100を制御回路100aに変更したドライバ回路が本実施形態に係るドライバ回路11aであるため、図3に相当する説明は省略する。補正値演算回路101aでは、CPU等から生成される制御信号CTRLに基づいて、1の個数の計数する入力データDIを変化させる。同時に、補正値制御信号C[2:0]のデータも変化させる。例えば、入力データDIのうち5ビットを使用する場合には、入力データDI[4:0]に含まれる1の個数を計数する。補正値制御信号Cについては、補正値制御信号C[2:0]の3ビットを補正の対象とする。より具体的には、補正値制御信号C[2:0]の取りうる値は、000~111となる。入力データDIのうち6ビットを使用する場合には、入力データDI[5:0]に含まれる1の個数を計数する。この場合には、入力データDI[5]に対応する補正値制御信号C[0]は補正の対象としない。従って、補正値制御信号C[2:0]の取りうる値は、000、010、100、110となる。さらに、入力データDIのうち8ビットを使用する場合には、入力データDIに含まれる1の個数を計数しない。未使用ビットは存在しないためである。この場合には、補正値制御信号C[2:0]は常に0となる。このように、未使用ビットの個数が変化したとしても、制御信号CTRLに基づいて未使用ビットの補正値を変更することによって、出力バッファ及び伝送路で消費する電流の低減が実現できる。なお、引用した上記の非特許文献の各開示は、本書に引用をもって繰り込むものとする。本発明の全開示請求の範囲を含むの枠内において、さらにその基本的技術思想に基づいて、実施形態の変更調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。