"基板の第1表面から第2表面に亘って、当該基板を貫通するように形成されたトレンチによって、当該基板が複数の部分領域に分割され、前記複数の部分領域のうち、一部の部分領域の側壁に、前記第1表面の側から前記第2表面の側に亘って、当該基板より高い導電率を有する導電層が形成され、前記トレンチに絶縁体が埋め込まれてなることを特徴とする領域分割基板。前記基板が、単結晶シリコン基板または埋め込み酸化膜を有するSOI基板であることを特徴とする請求項1に記載の領域分割基板。前記トレンチが、テーパ状に形成されてなることを特徴とする請求項1または2に記載の領域分割基板。前記導電層が、前記複数の部分領域のうち、所定の占有面積より小さな占有面積の部分領域の側壁に形成されてなることを特徴とする請求項1乃至3のいずれか一項に記載の領域分割基板。前記導電層が、前記側壁の一部に、前記第1表面の側から前記第2表面の側に亘って形成されてなることを特徴とする請求項1乃至4のいずれか一項に記載の領域分割基板。前記導電層が、金属層、高不純物濃度シリコン層または金属シリサイド層、およびそれらの積層体からなることを特徴とする請求項1乃至5のいずれか一項に記載の領域分割基板。前記導電層が、前記部分領域の側壁だけでなく、前記第1表面および前記第2表面の少なくとも一方を覆うように形成されてなることを特徴とする請求項1乃至6のいずれか一項に記載の領域分割基板。前記絶縁体が、酸化シリコンからなることを特徴とする請求項1乃至7のいずれか一項に記載の領域分割基板。前記絶縁体が、前記第1表面の側から前記第2表面の側に亘って埋め込まれてなることを特徴とする請求項1乃至8のいずれか一項に記載の領域分割基板。前記側壁に導電層が形成された部分領域が、隣り合って配置され、前記トレンチに埋め込まれた絶縁体を間に挟んで、貫通コンデンサが形成されてなることを特徴とする請求項1乃至9のいずれか一項に記載の領域分割基板。請求項1乃至10のいずれか一項に記載の領域分割基板を用いた半導体装置であって、半導体からなるベース基板であって、絶縁分離された複数個のベース半導体領域が表層部に形成されてなるベース基板と、前記ベース基板に貼り合わされる前記領域分割基板を用いたキャップ基板とを有してなり、前記キャップ基板が、前記ベース基板の表層部における所定領域に対向して貼り合わされて、前記所定領域とキャップ基板とで構成される空間が、密封されると共に、前記側壁に導電層が形成された部分領域が、所定の前記ベース半導体領域に電気的に接続されてなる、引き出し導電領域として機能することを特徴とする半導体装置。前記引き出し導電領域として機能する部分領域の側壁の一部に、前記導電層が形成されてなることを特徴とする請求項10に記載の半導体装置。前記ベース基板または前記キャップ基板において、前記所定領域のベース半導体領域の部分に導電性を有する凸部が形成され、前記ベース基板と前記キャップ基板が、前記凸部で貼り合わされてなることを特徴とする請求項11または12に記載の半導体装置。前記凸部が、単結晶シリコン、多結晶シリコンまたは金属のいずれかからなることを特徴とする請求項12に記載の半導体装置。前記ベース基板が、埋め込み酸化膜を有するSOI基板からなり、前記ベース半導体領域が、前記埋め込み酸化膜に達するトレンチにより周囲から絶縁分離された、SOI層からなる領域であることを特徴とする請求項11乃至14のいずれか一項に記載の半導体装置。前記半導体装置が、力学量センサ素子を有してなり、前記複数個のベース半導体領域のうち、少なくとも一個のベース半導体領域が、前記埋め込み酸化膜の一部を犠牲層エッチングすることにより、変位可能に形成された可動電極を有する可動半導体領域であり、少なくとももう一個のベース半導体領域が、前記可動電極と対向する固定電極を有する固定半導体領域であり、前記可動電極と固定電極の対向する面の間の前記空間を誘電体層とする静電容量が形成され、前記可動半導体領域と前記固定半導体領域に、それぞれ、前記引き出し導電領域が接続され、前記可動電極が、印加される力学量に応じて前記対向面に対して垂直方向に変位し、前記可動電極と固定電極の間の距離変化に伴う前記静電容量の変化を測定して、前記印加される力学量を検出することを特徴とする請求項15に記載の半導体装置。前記力学量が、加速度または角速度であることを特徴とする請求項16に記載の半導体装置。前記キャップ基板を構成する前記基板が、単結晶シリコン基板または埋め込み酸化膜を有するSOI基板からなり、前記複数個の部分領域のうち、所定の部分領域に、IC回路が形成されてなることを特徴とする請求項11乃至17のいずれか一項に記載の半導体装置。前記IC回路が形成された部分領域の側壁には、前記導電層が形成されておらず、前記IC回路が形成された部分領域を取り囲む部分領域の側壁に、前記トレンチに埋め込まれた絶縁体を間に挟んで、前記導電層が形成されてなることを特徴とする請求項18に記載の半導体装置。前記IC回路が形成された部分領域を取り囲む部分領域の側壁の一部に、前記導電層が形成されてなることを特徴とする請求項19に記載の半導体装置。前記ベース基板と前記キャップ基板が、導電性接着剤により貼り合わされてなることを特徴とする請求項11乃至20のいずれか一項に記載の半導体装置。請求項1に記載の領域分割基板の製造方法であって、前記基板となる1次基板の前記第1表面の側に、前記トレンチとなる所定深さで当該1次基板を貫通しない1次トレンチを形成する1次トレンチ形成工程と、前記1次トレンチの側壁を覆うようにして、前記導電層となる1次導電層を形成する1次導電層形成工程と、前記1次トレンチの側壁に形成された1次導電層の一部を除去してパターニングする1次導電層パターニング工程と、前記絶縁体となる1次絶縁体を前記1次トレンチに埋め込む1次絶縁体埋め込み工程と、前記第1表面の側から研削して、前記1次基板または該1次基板の上に形成された1次導電層を露出し、前記基板の第1表面とする第1表面形成工程と、前記1次絶縁体埋め込み工程の後、前記第2表面の側から研削して、前記基板の第2表面とすると共に、前記1次絶縁体を露出して、前記導電層および前記絶縁体とする第2表面形成工程とを有してなることを特徴とする領域分割基板の製造方法。前記1次導電層パターニング工程において、ドライフィルムレジストをマスクとして用い、前記1次トレンチの側壁に形成された1次導電層の一部を除去することを特徴とする請求項22に記載の領域分割基板の製造方法。前記1次導電層パターニング工程の後、前記1次絶縁体埋め込み工程を実施し、前記1次絶縁体埋め込み工程の後、前記第1表面形成工程を実施することを特徴とする請求項22または23に記載の領域分割基板の製造方法。前記1次絶縁体埋め込み工程において、前記1次トレンチの下部に犠牲層を埋め込んだ後、その上部に前記絶縁体となる1次絶縁体を埋め込み、前記第2表面形成工程において、前記第2表面の側からの研削により前記基板の第2表面に露出する前記犠牲層を、エッチングにより除去することを特徴とする請求項24に記載の領域分割基板の製造方法。請求項11に記載の半導体装置の製造方法であって、前記絶縁分離された複数個のベース半導体領域が表層部に形成されてなるベース基板を準備するベース基板準備工程と、前記ベース基板に貼り合わされる前記領域分割基板を用いたキャップ基板であって、当該キャップ基板を構成する前記基板を貫通するトレンチにより、複数個の部分領域が形成されてなるキャップ基板を準備するキャップ基板準備工程と、前記キャップ基板を、前記ベース基板の所定領域に対向するようにして、前記ベース基板に貼り合わせ、前記空間を密封すると共に、前記引き出し導電領域を前記所定のベース半導体領域に電気的に接続する基板貼り合わせ工程とを有してなることを特徴とする半導体装置の製造方法。図32に示した半導体装置91は、単結晶シリコン基板30をベース基板B2に対向して貼り合わされるキャップ基板C2として用いた半導体装置であって、所定のキャップ導電領域部分領域Ce1,Ce2がベース基板B1,B2からの引き出し導電領域として機能する半導体装置である。上記半導体装置91は、上記キャップ基板C2により、ベース基板B2の表層部に形成された力学量センサ素子を密封保護できると共に、小型で安価に製造することができ、実装面での制約が少ない半導体装置とすることができる。一方、上記半導体装置91において、キャップ基板C2を構成している母体の基板には、単結晶シリコン基板30が用いられている。単結晶シリコンは、他の基板材料に較べて低コストでトレンチ加工が容易である。しかしながら、単結晶シリコンは、比抵抗が比較的大きいため、引き出し導電領域とした場合の抵抗値が大きくなり、引き出し導電領域としての適用範囲が限定されてしまう。そこで、基板が該基板を貫通するトレンチによって複数の部分領域に分割されてなり、前記部分領域が引き出し導電領域として利用可能である、領域分割基板およびそれを用いた半導体装置ならびにそれらの製造方法であって、従来の領域分割基板と較べて部分領域を引き出し導電領域として利用した場合の抵抗値が小さく、導電性、半導電性または絶縁性の任意の基板材料を用いることができ、適用制限の少ない領域分割基板およびそれを用いた半導体装置ならびにそれらの製造方法を発明し、特許出願中である特願2010-176742。図35は、上記特許出願中の発明の一例を示す図で、図35aは、半導体装置100の部分的な平面図であり、図35bは、図35aにおける一点鎖線C-Cでの断面図である。尚、図35aは、図35bにおける一点鎖線D-Dでの断面を示した図である。また、図35に示す半導体装置100において、図32に示した半導体装置91と同様の部分については、同じ符号を付した。図35に示す半導体装置100は、半導体からなるベース基板B3と、該ベース基板B3に貼り合わされるキャップ基板としての領域分割基板A11を有した半導体装置である。図35の半導体装置100におけるベース基板B3は、図32に示した半導体装置91におけるベース基板B2と同様であり、その説明は省略する。尚、ベース基板B3において、埋め込み酸化膜20とベース半導体領域Bsを貫通する符号51で示した部分は、SOI層21の表面側から支持基板22に電気的なコンタクトをとるために形成されたコンタクト層で、多結晶シリコン等からなり、支持基板22の電位固定等に用いられる。図35の半導体装置100において、キャップ基板である領域分割基板A11は、図32の半導体装置91におけるキャップ基板C2と同様に、単結晶シリコン基板30からなり、トレンチ31aと内部に埋め込まれた絶縁体31bによって、複数個の部分領域Ceが形成されている。一方、図35に示す領域分割基板A11は、図32のキャップ基板C2と異なり、トレンチ31aによって形成された部分領域Ceの側壁には、いずれも、当該基板30より高い導電率を有する導電層35が形成されている。図35の半導体装置100においては、図中に例示した領域分割基板A11の所定の部分領域Ce1,Ce2が、それぞれ、導電膜50からなる凸部T1を介して、ベース半導体領域Bs1,Bs2に電気的に接続され、引き出し導電領域として機能する。上記領域分割基板A11を用いた半導体装置100においては、図32に示した単にトレンチ絶縁分離トレンチ31によって複数の部分領域Ceに分割されただけのキャップ基板C2を用いる半導体装置91と異なり、トレンチ31aによって分割された複数の部分領域Ceの側壁に、いずれも、高い導電率を有する導電層35が形成されている。従って、上記半導体装置100における引き出し導電領域Ce1,Ce2は、従来の半導体装置91のそれに較べて、抵抗値を小さくすることができる。本発明は、上記特許出願中の図35に例示した領域分割基板A11と半導体装置100をさらに改良する発明で、基板が該基板を貫通するトレンチによって複数の部分領域に分割されてなり、前記部分領域が引き出し導電領域として利用可能である、領域分割基板およびそれを用いた半導体装置ならびにそれらの製造方法であって、前記部分領域の側壁に導電層を形成するメリットだけを享受して、該導電層の形成に伴う悪影響を排除することのできる領域分割基板およびそれを用いた半導体装置ならびにそれらの製造方法を提供することを目的としている。請求項1~10に記載の発明は、基板がトレンチによって複数の部分領域に分割されてなり、前記部分領域が引き出し導電領域として利用可能である、領域分割基板に関する発明である。請求項1に記載の領域分割基板は、基板の第1表面から第2表面に亘って、当該基板を貫通するように形成されたトレンチによって、当該基板が複数の部分領域に分割され、前記複数の部分領域のうち、一部の部分領域の側壁に、前記第1表面の側から前記第2表面の側に亘って、当該基板より高い導電率を有する導電層が形成され、前記トレンチに絶縁体が埋め込まれてなることを特徴としている。上記領域分割基板においては、単にトレンチによって複数の部分領域に分割されただけの従来の領域分割基板と異なり、トレンチによって形成された複数の部分領域のうち、一部の部分領域の側壁に、第1表面の側から第2表面の側に亘って、当該基板より高い導電率を有する導電層が形成されている。このため、例えば後述するように前記側壁に導電層が形成された部分領域を引き出し導電領域として利用する場合には、前記導電層を主な電流経路とすることができ、単にトレンチによって複数の部分領域に分割されただけの従来の領域分割基板に較べて、引き出し導電領域としての抵抗値を小さくすることができる。また、上記領域分割基板においては、前記導電層を主な電流経路とすることができるため、母体となる基板の材料は、導電性または半導電性の材料に限らず、絶縁性の材料であっても、前記導電層が形成された部分領域を引き出し導電領域として利用することが可能である。前記導電層を引き出し導電領域の主な電流経路とする場合、前記導電層は導電率が高い材料ほど好ましいが、当該基板より高い導電率を有した材料であれば所定の抵抗値低減効果が得られるため、母体となる基板の材料との接合性に優れた材料を選択することもできる。また、前記導電層の厚さも任意に設定することができ、例えば厚く形成すれば抵抗値を小さくすることができ、逆に薄く形成して周囲への応力を低減することも可能である。また、上記領域分割基板において、前記導電層は、トレンチによって分割形成された複数の部分領域の全てではなく、一部の部分領域の側壁だけに形成されている。従って、例えば前記導電層の形成に伴って応力的に悪影響があるような大きな占有面積の部分領域やIC回路を形成する部分領域を除外して、前記引き出し導電領域として利用する部分領域だけに前記導電層が形成されている構成をとることができる。以上のようにして、上記領域分割基板は、基板が該基板を貫通するトレンチによって複数の部分領域に分割されてなり、前記部分領域が引き出し導電領域として利用可能である領域分割基板であって、前記部分領域の側壁に導電層を形成するメリットだけを享受して、該導電層の形成に伴う悪影響を排除することのできる領域分割基板となっている。前述したように、上記領域分割基板の母体となる基板の材料は、導電性、半導電性または絶縁性の任意の材料であってよい。しかしながら、前記基板は、特に請求項2に記載のように、低コストでトレンチ加工が容易であり、IC等の形成も可能な、単結晶シリコン基板または埋め込み酸化膜を有するSOISiliconOnInsulator基板であることが好ましい。一部の部分領域の側壁に導電層が形成されてなる上記領域分割基板は、例えば比抵抗が比較的大きな単結晶シリコン基板を用いても、前記導電層が形成された部分領域を、抵抗値が小さな引き出し導電領域として機能させることができる。上記領域分割基板における前記トレンチは、例えば請求項3に記載のように、テーパ状に形成されていてもよい。これによれば、前記部分領域の側壁への導電層の形成や、前記トレンチへの絶縁体の埋め込みが容易になる。上記領域分割基板は、例えば請求項4に記載のように、前記導電層が、前記複数の部分領域のうち、所定の占有面積より小さな占有面積の部分領域の側壁に形成されてなる構成とすることが好ましい。これによれば、前述したように、該導電層を形成したことによる応力的な悪影響を排除することができる。また、例えば請求項5に記載のように、前記導電層が、前記側壁の一部に、前記第1表面の側から前記第2表面の側に亘って形成されてなる構成としてもよい。これによっても、該導電層を形成したことによる応力的な悪影響を排除することができる。上記領域分割基板における前記導電層は、例えば請求項6に記載のように、高い導電率を有した金属層、シリコンSiとの接合性に優れた高不純物濃度シリコン層または金属シリサイド層、およびそれらの積層体とすることができる。また、上記領域分割基板は、請求項7に記載のように、前記導電層が、前記部分領域の側壁だけでなく、前記第1表面および前記第2表面の少なくとも一方を覆うように形成されてなる構成とすることができる。これによれば、側壁だけに導電層が形成されている場合に較べて、上記第1表面および第2表面の少なくとも一方を覆う導電層への電気接合が容易になると共に、例えば引き出し導電領域として利用した場合、抵抗値をより小さくすることができる。上記領域分割基板における前記絶縁体は、例えば請求項8に記載のように、半導体製造において一般的に用いられる酸化シリコンとすることができる。上記領域分割基板においては、請求項9に記載のように、前記絶縁体が、前記第1表面の側から前記第2表面の側に亘って埋め込まれてなることが、該領域分割基板の強度を確保するうえで好ましい。しかしながらこれに限らず、例えば寄生容量を低減するためには、前記絶縁体が、前記第1表面または前記第2表面の一方の側だけに埋め込まれてなるようにしてもよい。また、上記領域分割基板は、例えば請求項10に記載のように、前記側壁に導電層が形成された部分領域が、隣り合って配置され、前記トレンチに埋め込まれた絶縁体を間に挟んで、貫通コンデンサが形成されてなる構成とすることも可能である。請求項11~21に記載の発明は、上記請求項1乃至10のいずれか一項に記載の領域分割基板を用いた、半導体装置に関する発明である。請求項11に記載の半導体装置は、請求項1乃至10のいずれか一項に記載の領域分割基板を用いた半導体装置であって、半導体からなるベース基板であって、絶縁分離された複数個のベース半導体領域が表層部に形成されてなるベース基板と、前記ベース基板に貼り合わされる前記領域分割基板を用いたキャップ基板とを有してなり、前記キャップ基板が、前記ベース基板の表層部における所定領域に対向して貼り合わされて、前記所定領域とキャップ基板とで構成される空間が、密封されると共に、前記側壁に導電層が形成された部分領域が、所定の前記ベース半導体領域に電気的に接続されてなる、引き出し導電領域として機能することを特徴としている。上記半導体装置においては、ベース基板に貼り合わされる前記領域分割基板を用いたキャップ基板が、ベース基板の表層部の所定領域に形成される各種の素子を保護するための密封キャップとして機能する。また、前記キャップ基板には、絶縁分離された複数個の部分領域が形成されており、側壁に導電層が形成された部分領域が、ベース基板に形成された所定の絶縁分離されてなるベース半導体領域に電気的に接続されて、引き出し導電領域として機能する。上記領域分割基板をキャップ基板として用いた半導体装置においては、単にトレンチによって複数の部分領域に分割されただけのキャップ基板を用いる従来の半導体装置と異なり、キャップ基板におけるトレンチによって分割された複数の部分領域のうち、一部の部分領域の側壁に、高い導電率を有する導電層が形成されている。従って、上記半導体装置における側壁に導電層が形成された部分領域からなる引き出し導電領域は、従来の半導体装置のそれに較べて、抵抗値を小さくすることができる。また、上記半導体装置において、側壁に導電層が形成された部分領域からなる引き出し導電領域は、例えばIC回路を形成するような他の部分領域に較べて、一般的に小さな占有面積とすることができる。従って、該引き出し導電領域は、側壁に導電層が形成されていても、応力的な悪影響は無視することができる。上記半導体装置において、キャップ基板として用いた領域分割基板の母体となる基板の材料は、前述したように部分領域の側壁に形成されている導電層を主な電流経路としていることから、導電性、半導電性または絶縁性の任意の基板材料であってよく、例えば単結晶シリコン基板やSOI基板を用いる場合も、任意の不純物濃度であってよい。従って、上記半導体装置におけるキャップ基板は、引き出し導電領域としての使用に制約されることなく、後述するように、各種の素子やIC回路を形成して種々の用途に供することも可能である。尚、上記半導体装置において、ベース基板に貼り合わされたキャップ基板の貼り合わせ面と反対側の外部に露出する引き出し導電領域へ、ワイヤボンディングやフェースダウンボンディングボールボンディングによる電気的な接続を行うことができることは、言うまでもない。以上のようにして、上記半導体装置は、基板が該基板を貫通するトレンチによって複数の部分領域に分割されてなり、前記部分領域が引き出し導電領域として利用可能である、領域分割基板を用いた半導体装置であって、ベース基板の表層部に形成された各種の素子がキャップ基板によって保護されると共に、キャップ基板における引き出し導電領域の抵抗値が小さく、フェースダウンボンディングも可能で実装面での制約が少ない、小型で安価な半導体装置とすることができる。また、上記半導体装置は、領域分割基板からなるキャップ基板において、前記部分領域の側壁に導電層を形成するメリットだけを享受して、該導電層の形成に伴う悪影響を排除することのできる半導体装置となっている。上記半導体装置は、例えば請求項12に記載のように、前記引き出し導電領域として機能する部分領域の側壁の一部に、前記導電層が形成されてなる構成であってよい。これによっても、前述したように、該導電層を形成したことによる応力的な悪影響を排除することができる。上記半導体装置は、請求項13に記載のように、前記ベース基板または前記キャップ基板において、前記所定領域のベース半導体領域の部分に導電性を有する凸部が形成され、前記ベース基板と前記キャップ基板が、前記凸部で貼り合わされてなる構成としてもよい。これによれば、キャップ基板の貼り合わせ面を平坦にすることができる。この場合、例えば請求項14に記載のように、前記凸部は、単結晶シリコン、多結晶シリコンまたは金属のいずれかとすることができる。また、上記半導体装置におけるベース基板は、例えば請求項15に記載のように、埋め込み酸化膜を有するSOI基板とすることができ、前記ベース半導体領域を、前記埋め込み酸化膜に達するトレンチにより周囲から絶縁分離された、SOI層からなる領域とすることができる。このSOI層は、単結晶シリコンでも多結晶シリコンでもよい。上記ベース基板としてSOI基板を用いる場合には、例えば請求項16に記載のように、上記半導体装置を、以下に示す慣性力を利用した力学量センサ素子を有してなる半導体装置とすることができる。すなわち、前記ベース基板における前記複数個のベース半導体領域のうち、少なくとも一個のベース半導体領域が、前記埋め込み酸化膜の一部を犠牲層エッチングすることにより、変位可能に形成された可動電極を有する可動半導体領域であり、少なくとももう一個のベース半導体領域が、前記可動電極と対向する固定電極を有する固定半導体領域であり、前記可動電極と固定電極の対向面で静電容量が形成され、前記可動半導体領域と前記固定半導体領域に、それぞれ、前記引き出し導電領域が接続され、前記可動電極が、印加される力学量に応じて前記対向面に対して垂直方向に変位し、前記可動電極と固定電極の間の距離変化に伴う前記静電容量の変化を測定して、前記印加される力学量を検出するように、上記半導体装置を構成する。尚、上記半導体装置における前記力学量は、例えば請求項17に記載のように、加速度または角速度とすることができる。上記力学量センサ素子を有してなる半導体装置は、半導体からなるベース基板の表層部に形成された力学量センサ素子を保護するために、前記ベース基板の力学量センサ素子上に密封キャップが配置されてなる半導体装置であって、前述したように、小型で安価に製造することができ、フェースダウンボンディングも可能で実装面での制約が少ない半導体装置とすることができる。上記半導体装置において、前記キャップ基板を構成する前記基板が単結晶シリコン基板または埋め込み酸化膜を有するSOI基板からなる場合には、請求項18に記載のように、前記複数個の部分領域のうち、所定の部分領域に、IC回路を形成することが可能である。この場合、例えば請求項19に記載のように、前記IC回路が形成された部分領域の側壁には、前記導電層が形成されておらず、前記IC回路が形成された部分領域を取り囲む部分領域の側壁に、前記トレンチに埋め込まれた絶縁体を間に挟んで、前記導電層が形成されてなる構成とすることができる。これによれば、IC回路が形成された部分領域の側壁には導電層が形成されていないため、例えば導電層を形成することによる漏電等の悪影響を排除することができる。一方、IC回路が形成された部分領域を取り囲む部分領域の側壁には導電層が形成されているため、該導電層をノイズシールドとして機能させることができる。また、この場合には請求項20に記載のように、前記IC回路が形成された部分領域を取り囲む部分領域の側壁の一部に、前記導電層が形成されてなることが好ましい。これによれば、一般的に大きな占有面積が必要なIC回路が形成された部分領域を取り囲む部分領域において、側壁の一部に形成された導電層による前記ノイズシールド効果を阻害することなく、該導電層を形成したことによる応力的な悪影響を排除することができる。尚、上記半導体装置は、例えば請求項21に記載のように、前記ベース基板と前記キャップ基板が、導電性接着剤により貼り合わされてなる構成であってよい。請求項22~25に記載の発明は、請求項1に記載の領域分割基板の製造方法に関する発明である。請求項22に記載の領域分割基板の製造方法は、請求項1に記載の領域分割基板の製造方法であって、前記基板となる1次基板の前記第1表面の側に、前記トレンチとなる所定深さで当該1次基板を貫通しない1次トレンチを形成する1次トレンチ形成工程と、前記1次トレンチの側壁を覆うようにして、前記導電層となる1次導電層を形成する1次導電層形成工程と、前記1次トレンチの側壁に形成された1次導電層の一部を除去してパターニングする1次導電層パターニング工程と、前記絶縁体となる1次絶縁体を前記1次トレンチに埋め込む1次絶縁体埋め込み工程と、前記第1表面の側から研削して、前記1次基板または該1次基板の上に形成された1次導電層を露出し、前記基板の第1表面とする第1表面形成工程と、前記1次絶縁体埋め込み工程の後、前記第2表面の側から研削して、前記基板の第2表面とすると共に、前記1次絶縁体を露出して、前記導電層および前記絶縁体とする第2表面形成工程とを有してなることを特徴としている。これによって、上記請求項1に記載の領域分割基板を製造することができる。尚、これによって製造される領域分割基板の効果については前述したとおりであり、その説明は省略する。請求項23に記載のように、前記1次導電層パターニング工程においては、ドライフィルムレジストをマスクとして用い、前記1次トレンチの側壁に形成された1次導電層の一部を除去することが好ましい。ドライフィルムレジストは、塗布レジストに較べて厚膜であり、強度が高い。このため、該ドライフィルムレジストを、前記1次トレンチの開口部に庇状に突き出るようにパターニングして、1次トレンチ内に形成されている前記一次導電層のエッチングマスクとすることができる。これにより、残したい側壁の一次導電層を確実に保護できるため、最終的に、所定の部分領域の側壁にだけ導電層を形成したり、該側壁の一部に高い精度で導電層を形成したりすることが可能となる。上記領域分割基板の製造方法においては、例えば請求項24に記載のように、前記1次導電層パターニング工程の後、前記1次絶縁体埋め込み工程を実施し、前記1次絶縁体埋め込み工程の後、前記第1表面形成工程を実施する構成とすることができる。この場合には、例えば請求項25に記載のように、前記1次絶縁体埋め込み工程において、前記1次トレンチの下部に犠牲層を埋め込んだ後、その上部に前記絶縁体となる1次絶縁体を埋め込み、前記第2表面形成工程において、前記第2表面の側からの研削により前記基板の第2表面に露出する前記犠牲層を、エッチングにより除去することも可能である。これによれば、例えば第1表面の側だけに絶縁体が埋め込まれた領域分割基板を製造するに際して、第2表面形成工程における研削をトレンチに犠牲層が埋め込まれた状態で実施できるため、研削に伴う基板の割れや欠けを抑制することができる。請求項26に記載の発明は、請求項11に記載の半導体装置の製造方法に関する発明である。請求項26に記載の発明は、請求項11に記載の半導体装置の製造方法であって、前記絶縁分離された複数個のベース半導体領域が表層部に形成されてなるベース基板を準備するベース基板準備工程と、前記ベース基板に貼り合わされる前記領域分割基板を用いたキャップ基板であって、当該キャップ基板を構成する前記基板を貫通するトレンチにより、複数個の部分領域が形成されてなるキャップ基板を準備するキャップ基板準備工程と、前記キャップ基板を、前記ベース基板の所定領域に対向するようにして、前記ベース基板に貼り合わせ、前記空間を密封すると共に、前記引き出し導電領域を前記所定のベース半導体領域に電気的に接続する基板貼り合わせ工程とを有してなることを特徴としている。これによって、上記請求項11に記載の半導体装置を製造することができる。尚、これによって製造される半導体装置の効果については前述したとおりであり、その説明は省略する。本発明は、基板がトレンチによって複数の部分領域に分割されてなり、前記部分領域が引き出し導電領域として利用可能である、領域分割基板およびそれを用いた半導体装置ならびにそれらの製造方法に関する。以下、本発明を実施するための形態を、図に基づいて説明する。図1は、本発明に係る領域分割基板の一例を示す図で、図1aは、領域分割基板A20の部分的な上面図であり、図1bは、図1aにおける一点鎖線B-Bでの断面図である。尚、図1に示す領域分割基板A20において、図35に示した半導体装置100のキャップ基板として用いられている領域分割基板A11と同様の部分については、同じ符号を付した。図1に示す領域分割基板A20は、図1bに示すように、単結晶シリコンからなる基板30の第1表面S1から第2表面S2に亘って、当該基板30を貫通するように形成されたトレンチ31aによって、当該基板30が複数の部分領域Ceに分割されている。また、図1aに示すように、トレンチ31aによって形成された複数の部分領域Ceのうち、一部の部分領域Cea~Cedの側壁には、第1表面S1の側から第2表面S2の側に亘って、当該基板30より高い導電率を有する導電層35が形成され、トレンチ31a内に絶縁体31bが埋め込まれた構造となっている。第1表面S1の側から第2表面S2の側に亘る導電層35が形成された部分領域Cea~Cedは、後述するように、領域分割基板A20をキャップ基板として用いる半導体装置において、引き出し導電領域として利用可能である。図1に示す領域分割基板A20においては、図32に示した半導体装置91における単にトレンチ絶縁分離トレンチ31によって複数の部分領域キャップ導電領域Ceに分割されただけの従来の領域分割基板キャップ基板C1と異なり、トレンチ31aによって形成された一部の部分領域Cea~Cedの側壁に、第1表面S1の側から第2表面S2の側に亘って、当該基板30より高い導電率を有する導電層35が形成されている。このため、例えば後述するように該部分領域Cea~Cedを引き出し導電領域として利用する場合には、側壁に形成されている当該基板30より高い導電率を有した導電層35を主な電流経路とすることができ、図39に示した従来の領域分割基板キャップ基板C1に較べて、引き出し導電領域としての抵抗値を小さくすることができる。また、図1の領域分割基板A20においては、母体となる基板として、単結晶シリコン基板30が用いられている。単結晶シリコン基板30は、低コストで、トレンチ31aの加工が容易であり、領域分割基板A20の母体となる基板として好ましい材料である。しかしながら、図1に示す領域分割基板A20の構造は、部分領域Ceの側壁に形成されている導電層35を主な電流経路とすることができる。このため、母体となる基板の材料は、単結晶シリコン基板30に限らず、多結晶シリコン基板や、後述する埋め込み酸化膜を有したSOISiliconOnInsulator基板であってもよい。また、不純物濃度が低くて比抵抗が大きな単結晶シリコン基板30を用いても、導電層35が形成された一部の部分領域Cea~Cedを、抵抗値が小さな引き出し導電領域として機能させることができる。さらに、導電性や半導電性の材料に限らず、絶縁性の材料であっても、導電層35を利用して、部分領域Cea~Cedを引き出し導電領域として利用することが可能である。図1に示す領域分割基板A20のように、部分領域Cea~Cedの側壁に形成された導電層35を引き出し導電領域の主な電流経路とする場合、導電層35は、導電率が高い材料ほど好ましいが、当該基板30より高い導電率を有した材料であれば所定の抵抗値低減効果が得られるため、母体となる基板30の材料との接合性に優れた材料を選択することもできる。例えば、図1の領域分割基板A20における導電層35は、アルミニウムAl等の高い導電率を有した金属層、シリコンSiとの接合性に優れた高不純物濃度シリコン層やタングステンW、チタンTi、白金Pt等をシリコンSiと反応させて形成する金属シリサイド層、およびそれらの積層体とすることができる。また、導電層35の厚さも任意に設定することができ、例えば厚く形成すれば抵抗値を小さくすることができ、逆に薄く形成して周囲への応力を低減することも可能である。また、図1に示す領域分割基板A20において、導電層35は、図35に示した半導体装置100の領域分割基板A11と異なり、トレンチ31aによって分割形成された複数の部分領域Ceの全てではなく、一部の部分領域Cea~Cedの側壁だけに形成されている点に特徴がある。従って、例えば導電層35の形成に伴って応力的に悪影響があるような、例えばIC回路の形成が可能な図1aの上方に示す大きな占有面積の部分領域Cek,Celやそれらを取り巻く部分領域を除外して、引き出し導電領域として利用する部分領域Cea~Cedだけに導電層35が形成されている構成をとっている。図1の領域分割基板A20において、トレンチ31aを埋め込む絶縁体31bは、例えば半導体製造において一般的に用いられる、酸化シリコンSiO2とすることができる。また、絶縁体31bは、図1bに示すように、第1表面S1の側から第2表面S2の側に亘ってトレンチ31aに埋め込まれてなることが、領域分割基板A20の強度を確保するうえで好ましい。しかしながらこれに限らず、例えば絶縁体31bを誘電体層とする寄生容量を低減するためには、後述するように、該絶縁体が第1表面S1または第2表面S2の一方の側だけに埋め込まれてなるようにしてもよい。以上のようにして、図1に例示した領域分割基板A20は、基板30が該基板30を貫通するトレンチ31aによって複数の部分領域Ceに分割されてなり、部分領域Ceが引き出し導電領域として利用可能である領域分割基板であって、図32に示した従来の領域分割基板キャップ基板C1と較べて部分領域Ceを引き出し導電領域として利用した場合の抵抗値が小さく、導電性、半導電性または絶縁性の任意の基板材料を用いることができ、適用制限の少ない領域分割基板とすることができる。また、図1に例示した領域分割基板A20は、図35に示した半導体装置100の領域分割基板A11と較べてわかるように、一部の部分領域Cea~Cedの側壁だけに導電層35が形成されているため、上記したような引き出し導電領域として利用した場合の抵抗値の低減や、導電性、半導電性または絶縁性の任意の基板材料を用いることができる、部分領域の側壁に導電層35を形成するメリットだけを享受して、該導電層35の形成に伴う応力的な悪影響等を低減することのできる領域分割基板となっている。図2は、図1と同様の領域分割基板A21を用いた本発明に係る半導体装置の一例を示す図で、図2aは、半導体装置200を模式的に示した部分的な平面図であり、図2bは、半導体装置200を模式的に示した断面図である。尚、図2bの断面図は、図2aの一点鎖線E-Eでの断面について、分かり易くするために切断線に沿って任意に伸縮して簡略化して示した図となっている。また、図2aは、図2bにおける一点鎖線F-Fでの断面を示した図となっている。図2に示す半導体装置200において、図35に示した半導体装置100と同様の部分については、同じ符号を付した。図2に示す半導体装置200は、図1に示した領域分割基板A20と同様の領域分割基板A21を用いた半導体装置である。図2の半導体装置200は、半導体からなるベース基板B23であって、絶縁分離された複数個のベース半導体領域Bsが表層部に形成されてなるベース基板B23と、ベース基板B23に貼り合わされる領域分割基板A21を用いたキャップ基板とを有している。キャップ基板である領域分割基板A21は、ベース基板B23の表層部における所定領域R1に対向して貼り合わされて、前記所定領域R1とキャップ基板である領域分割基板A21とで構成される空間が、密封されると共に、側壁に導電層35が形成された部分領域Cea,Cecが、所定のベース半導体領域Bs1,Bs2に電気的に接続されてなる、引き出し導電領域として機能する。より詳細に説明すると、図2の半導体装置200におけるベース基板B23は、埋め込み酸化膜20を有するSOISiliconOnInsulator基板で、埋め込み酸化膜20を挟んで、SOI層21と支持基板22とで構成されている。ベース基板B23には、絶縁分離された複数個のベース半導体領域Bsが表層部に形成されている。図2の半導体装置200におけるベース半導体領域Bsは、埋め込み酸化膜20に達するトレンチ23により周囲から絶縁分離された、SOI層21からなる領域である。ベース基板B23の所定領域R1のベース半導体領域Bs上には、ベース半導体領域Bsや部分領域Ceと同一電導型の多結晶シリコン、アルミニウムAl等の金属、および導電性接着剤等の導電膜50からなる凸部T1が形成されている。また、凸部T1を構成している導電膜50は、ベース基板B23とキャップ基板である領域分割基板A21を金Au-シリコンSi共晶接合で貼り合わせる場合には、金Au-シリコンSi合金となる。また、凸部T1としては、ベース半導体領域Bs上に導電膜50を形成する代わりに、加工成形して単結晶シリコンからなるベース半導体領域Bsの表面が凸部T1を有するようしてもよい。尚、ベース基板B23において、埋め込み酸化膜20とベース半導体領域Bsを貫通する符号51で示した部分は、SOI層21の表面側から支持基板22に電気的なコンタクトをとるために形成されたコンタクト層で、多結晶シリコン等からなり、支持基板22の電位固定等に用いられる。図2に示す半導体装置200は、慣性力を利用した力学量センサ素子を有してなる半導体装置で、ベース基板B23の表層部に形成されている複数個のベース半導体領域Bsで、加速度や角速度を測定するための力学量センサ素子が構成されている。すなわち、ベース基板B23における複数個のベース半導体領域Bsのうち、図中に示したベース半導体領域Bs1が、埋め込み酸化膜20の一部を犠牲層エッチングすることにより、変位可能に形成された可動電極Emを有する可動半導体領域となっている。また、図中に示したもう一個のベース半導体領域Bs2が、可動電極Emと対向する固定電極Esを有する固定半導体領域となっている。尚、半導体装置200の力学量センサ素子に関する平面構造は、図33のベース基板B2と同様であり図示を省略したが、図2の断面図に示す2個の可動半導体領域Bs1と2個の固定半導体領域Bs2は、それぞれ、平面構造において連結した一体の領域である。半導体装置200においては、可動半導体領域Bs1の可動電極Emと固定半導体領域Bs2の固定電極Esの対向面で静電容量が形成され、可動電極Emが、印加される力学量に応じて前記対向面に対して垂直方向に変位し、可動電極Emと固定電極Esの間の距離変化に伴う静電容量の変化を測定して、印加される力学量を検出するようにしている。尚、ベース基板B23における所定領域R1以外の他の領域には、別の素子や回路が形成されていてもよい。図2の半導体装置200のキャップ基板である領域分割基板A21は、単結晶シリコン基板30からなり、複数個の部分領域Ceが形成されている。各部分領域Ceは、単結晶シリコン基板30を貫通するトレンチ31aにより、単結晶シリコン基板30が複数個に分割された領域である。図2の半導体装置200における領域分割基板A21の特徴は、トレンチ31aによって形成された複数の部分領域Ceのうち、一部の部分領域Cea~Cedの側壁だけに、当該基板30より高い導電率を有する導電層35が形成されている点である。すなわち、半導体装置200の領域分割基板A21においては、引き出し導電領域として使用される部分領域Cea~Cedの側壁だけに導電層35が形成され、IC回路の形成が可能な図2aの上方に示す長方形状の部分領域Cek,Celおよびそれらを取り囲む部分領域Cemの側壁には、導電層35が形成されていない。IC回路が形成される部分領域Cek,Celの側壁に導電層35を形成しておくと、IC回路製造において多くの熱処理を経過する場合、時に結晶欠陥等が入り易くなることがあり、製造プロセスの自由度が低くなる。尚、図2bにおいて、領域分割基板A21上の符号33で示された部分は酸化シリコンSiO2膜等からなる表面保護層であり、符号34で示された部分はアルミニウムAl等からなる配線や電極パッドである。半導体装置200においては、図2bに示すように、キャップ基板として用いられている領域分割基板A21の平坦な一方の表面がベース基板B23の凸部T1に貼り合わされて、接合面D1が形成されている。ベース基板B23と領域分割基板A21の接合面D1は、ベース基板B23の所定領域R1において環状となるように凸部T1cが設定されており、ベース基板B23と領域分割基板A21の貼り合わせによって、ベース基板B23における所定領域R1の表面と領域分割基板A21の表面とで構成される空間が、高真空状態で密封されている。また、上記貼り合わせによって、図中に例示した領域分割基板A21の側壁に導電層35が形成された部分領域Cea,Cecが、それぞれ、凸部T1a,T1bを介して、ベース半導体領域Bs1,Bs2に電気的に接続され、引き出し導電領域として機能する。すなわち、ベース基板B23における可動半導体領域Bs1と固定半導体領域Bs2に、それぞれ、引き出し導電領域Cea,Cecが接続された構成となっている。尚、半導体装置200の電極パッド34には、このままワイヤボンディングしてもよいが、必要に応じてパッシベーション膜を形成し、フリップチップバンプ等のボールボンディング接続するようにしてもよい。この場合、必要に応じてチップの応力バランスをとるため、電気接続をとらないダミーバンプを設置することもできる。図2に示す半導体装置200においては、ベース基板B23に貼り合わされる領域分割基板A21を用いたキャップ基板が、ベース基板B23の表層部の所定領域R1に形成される各種の素子を保護するための密封キャップとして機能する。また、該キャップ基板には、絶縁分離された複数個の部分領域Ceが形成されており、側壁に導電層35が形成された部分領域Cea~Cedが、ベース基板B23に形成された所定の絶縁分離されてなるベース半導体領域Bs1,Bs2等に電気的に接続されて、引き出し導電領域として機能する。上記領域分割基板A21をキャップ基板として用いた半導体装置200においては、図32に示した単にトレンチ絶縁分離トレンチ31によって複数の部分領域Ceに分割されただけのキャップ基板C2を用いる従来の半導体装置91と異なり、キャップ基板として用いた領域分割基板A21におけるトレンチ31aによって分割された複数の部分領域Ceのうち、一部の部分領域Cea~Cedの側壁に、高い導電率を有する導電層35が形成されている。従って、上記半導体装置200において引き出し導電領域として機能する部分領域Cea~Cedは、従来の半導体装置91のそれに較べて、抵抗値を小さくすることができる。また、図2の半導体装置200において、側壁に導電層35が形成された部分領域Cea~Cedからなる引き出し導電領域は、例えば後述する半導体装置においてIC回路を形成するような図2aの上方に示す長方形状の部分領域Cek,Celおよびそれらを取り囲む部分領域Cemに較べて、通常、小さな占有面積とすることができる。従って、該引き出し導電領域は、側壁に導電層35が形成されていても、応力的な悪影響は無視することが可能である。一般的に、側壁に導電層35を形成したことによる応力的な悪影響を排除するためには、導電層35が、領域分割基板における複数の部分領域Ceのうち、所定の占有面積より小さな占有面積の部分領域の側壁に形成されてなる構成とすることが好ましい。上記半導体装置200において、キャップ基板として用いた領域分割基板A21の母体となる基板の材料は、前述したように部分領域Cea~Cedの側壁に形成されている導電層35を主な電流経路としていることから、導電性、半導電性または絶縁性の任意の基板材料であってよく、例えば領域分割基板A21における単結晶シリコン基板30や後述するSOI基板を用いる場合も、任意の不純物濃度であってよい。従って、上記半導体装置200におけるキャップ基板は、引き出し導電領域としての使用に制約されることなく、後述するように、各種の素子やIC回路を形成して種々の用途に供することも可能である。尚、図2の半導体装置200において、ベース基板B23に貼り合わされた領域分割基板A21からなるキャップ基板の貼り合わせ面と反対側の外部に露出する引き出し導電領域Cea,Cecに接続した電極34へ、ワイヤボンディングやフェースダウンボンディングボールボンディングによる電気的な接続を行うことができることは言うまでもない。以上のようにして、図2に示す半導体装置200は、基板30が該基板30を貫通するトレンチ31aによって複数の部分領域Ceに分割されてなり、部分領域Cea~Cedが引き出し導電領域として利用可能である、領域分割基板A21を用いた半導体装置であって、ベース基板B23の表層部に形成された各種の素子が領域分割基板A21を用いたキャップ基板によって保護されると共に、キャップ基板における引き出し導電領域Cea~Cedの抵抗値が小さく、フェースダウンボンディングも可能で実装面での制約が少ない、小型で安価な半導体装置とすることができる。また、上記半導体装置200は、図35に示した半導体装置100と比較してわかるように、領域分割基板A21からなるキャップ基板において、部分領域の側壁に導電層35を形成するメリットだけを享受して、それ以外の部分領域においては導電層35の形成に伴う悪影響を排除することのできる半導体装置となっている。次に、図1に示した領域分割基板A20の製造方法を、図1bに示した断面部で説明する。図3と図4は、領域分割基板A20の製造方法の一例を示す工程別の断面図である。図3aに示すように、最初に、1次トレンチ形成工程において、領域分割基板A20の基板30となる1次基板30aの第1表面S1の側に、トレンチ31aとなる所定深さで当該1次基板30aを貫通しない1次トレンチ31aaを形成する。1次基板30aには、例えば、結晶方位100で、砒素AsやリンP等を高濃度に含んだ比抵抗0.001~1ΩcmのN型単結晶シリコン基板を用いる。また、1次トレンチ31aaは、10~500μmの所定深さに形成する。次に、1次導電層形成工程において、1次トレンチ31aaの側壁を覆うようにして、領域分割基板A20の導電層35となる1次導電層35aを、1次基板30aにおける第1表面S1の側の全面に形成する。1次導電層35aは、例えばアルミニウムAlや金Au、タングステンW等の金属膜を、蒸着、スパッタリング、CVD等で、0.1~2μmの厚さで形成する。次に、図3bと図3cに示す1次導電層パターニング工程において、1次トレンチ31aaの側壁に形成された1次導電層35aの一部を除去して、1次導電層35aをパターニングする。図3bと図3cに示す1次導電層パターニング工程では、5~100μm厚のドライフィルムレジストDFRをマスクとして用い、1次トレンチ31aaの側壁に形成されている1次導電層35aの一部を除去して、所定の側壁にだけ導電層35を残す。図3bに示すように、ドライフィルムレジストDFRを、1次導電層35aが形成された1次基板30aの第1表面S1の側に貼り合わせる。ドライフィルムレジストDFRは、塗布レジストに較べて厚膜であり、強度が高い。このため、例えば次の図3cに示すように、ドライフィルムレジストDFRを、1次トレンチ31aaの開口部に庇状に突き出るようにパターニングすることが可能である。ドライフィルムレジストDFRの厚さは、1次トレンチ31aaの開口部の大きさに合わせて、所定の厚さのものを適宜選択して使用する。次に、ドライフィルムレジストDFRに対して、露光マスクにより、所定のパターンの形成を行う。図3cに示すように、ドライフィルムレジストDFRを1次トレンチ31aaの開口部に庇状に突き出るようにパターニングした後、パターニングされたドライフィルムレジストDFRをマスクとして、1次トレンチ31aa内に形成されている1次導電層35aを例えばArイオンビームミリング法等で異方性エッチングする。これによって、1次トレンチ31aaの側壁に形成されている1次導電層35aの一部および酸化シリコン膜36上に形成されている1次導電層35aの一部を除去して、所定の側壁にだけ導電層35を残す。上記のように1次トレンチ31aaの開口部に庇状に突き出るようにパターニングされたドライフィルムレジストDFRと異方性エッチングの組合せにより、残したい側壁の一次導電層35aを確実に保護できるため、最終的に、所定の部分領域の側壁にだけ導電層35を形成したり、後述するように該側壁の一部に高い精度で導電層35を形成したりすることが可能となる。次に、図4aに示す1次絶縁体埋め込み工程において、領域分割基板A20の絶縁体31bとなる1次絶縁体31baを第1表面S1の側の全面に堆積し、1次トレンチ31aa内に1次絶縁体31baを埋め込む。1次絶縁体31baは、例えば蒸着、スパッタリング、CVD等で酸化シリコンSiO2膜を堆積し、1次トレンチ31aaを埋め込むように形成する。領域分割基板A20の絶縁体31bに起因する寄生容量を小さくしたい場合には、低誘電率のFSGSiOF、カーボン含有SiO2膜SiOC等を埋め込んでもよい。また、該FSGSiOFやカーボン含有SiO2膜とSiO2膜との積層膜としてもよい。次に、図4bに示す第1表面形成工程において、第1表面S1の側から研削研磨して、領域分割基板A20の基板30となる1次基板30aまたは該1次基板30aの上に形成された1次導電層35aを露出し、領域分割基板A20における基板30の第1表面S1とする。例えば、1次基板30aの第1表面S1上に形成されている1次導電層35aをストッパとして1次絶縁体31baをCMP等で除去した後、続いてエッチングにより、1次トレンチ31aa内の1次導電層35aを残して、1次基板30a上の1次導電層35aを除去する。次に、図4cと図4dに示す第2表面形成工程を実施する。図4cに示すように、図4bに示す1次基板30aを反転し、第2表面S2の側から研削する。例えば、研削やエッチング等により1次基板30aの第2表面S2の側を大雑把に除去した後、次にCMPにより1次導電層35aをストッパとして除去する。また、これによって、1次基板30aが複数の部分領域Ceに分割される。次に、図4dに示すように、1次基板30aをさらに研磨して、領域分割基板A20における基板30の第2表面S2とする。さらに、1次導電層35aが基板30の第2表面S2から凹むようにエッチングして、導電層35とする。以上の工程によって、図1に示した領域分割基板A20を製造することができる。次に、図2に示した半導体装置200の製造方法について説明する。図2の半導体装置200の製造方法において、ベース基板B23を準備するベース基板準備工程については、前述した特許出願中の特願2010-176742に記載されているベース基板準備工程と同様であり、その説明は省略する。図5は、図2の半導体装置200におけるキャップ基板領域分割基板A21の準備工程を説明する図で、図3と図4で説明した領域分割基板A20の製造方法を基にして、その後に実施する工程を説明する。図5aに示すように、図3と図4で説明した製造方法により準備した領域分割基板に対して、酸化シリコンSiO2膜等からなる表面保護層33を、図4dに示す領域分割基板A20の一方の表面に、CVD等により形成する。次に、図5bに示すように、所定位置にコンタクト穴を形成し、続いて全面にアルミニウムAl等からなる膜を形成した後、フォトリソエッチングによりパターニングして、配線および電極パッド34を形成する。以上の図3~図5で説明した工程により、図2の半導体装置200におけるキャップ基板領域分割基板A21が準備できる。図6は、準備したベース基板B23と、図3~図5の工程により準備したキャップ基板領域分割基板A21とを貼り合わせる、基板貼り合わせ工程の一例を示した工程別の断面図である。図6aに示すように、領域分割基板A21を用いたキャップ基板を、ベース基板B23の力学量センサ素子が形成された所定領域R1に対向するようにして位置決めし、これらを積層する。次に、図6bに示すように、領域分割基板A21を、ベース基板B23に貼り合わせる。この貼り合わせには、例えば、金Au-シリコンSi共晶接合を用いることができる。Au-Si共晶接合は、導電膜50として予め金Au膜を形成しておき、窒素N2ガス等の不活性ガス中で、いわゆるAu-Si共晶反応を起こさせて貼り合わせるものである。このAu-Si共晶接合を用いた貼り合わせによって、ベース基板B23と領域分割基板A21が、導電性を確保した状態で接合面D1において強固に貼り合わされると共に、ベース基板B23の所定領域R1と領域分割基板A21とで構成されるトレンチ23等からなる空間が完全密封される。上記ベース基板B23と領域分割基板A21の強固な貼り合わせによって、領域分割基板A21の引き出し導電領域Cea,Cecが所定のベース半導体領域Bs1,Bs2に電気的に接続し、キャップ基板領域分割基板A21の表面に形成された電極パッド34から、ベース基板B23に形成された力学量センサ素子の出力を外部に取り出せるようになる。尚、ベース基板B23と領域分割基板A21の貼り合わせには、ベース基板B23のSOI層21と領域分割基板A21の母体である単結晶シリコン基板30が共にシリコンSiからなる場合、Au-Si共晶接合に限らず、後述するSi直接接合を用いることもできる。また、領域分割基板とベース基板の貼り合わせ面にそれぞれアルミニウムAl層を設け、少なくとも一方のAl層にゲルマニウムGe層を積層し、アルミニウムAl-ゲルマニウムGeの共晶合金で接合するようにしてもよい。また、他の共晶合金を用いてもよいことは言うまでもない。さらに、領域分割基板とベース基板を、銀Agペースト等の導電性接着剤を用いて貼り合わせるようにしてもよい。導電性接着剤は、ベース基板とキャップ基板がシリコンSi以外の材料からなる場合にも適用することができる。以上の図6に示した工程により、図2の半導体装置200を製造することができる。尚、実際の半導体装置200の製造においては、ベース基板B23およびキャップ基板である領域分割基板A21はそれぞれウエハ状態で基板貼り合わせ工程まで実施し、接合されたウエハから半導体装置200が多数のチップに切り出されて製造される。次に、図1に示した領域分割基板A20の変形例、およびその製造方法について説明する。図7は、図1に示した領域分割基板A20の変形例で、領域分割基板A22の模式的な断面図である。尚、以降に示す領域分割基板A20の各変形例において、図1に示した領域分割基板A20と同様の部分については、同じ符号を付した。図1の領域分割基板A20や図2の領域分割基板A21におけるトレンチ31aは、基板30に対して、垂直に形成されていた。これに対して、図7に示す領域分割基板A22におけるトレンチ31tは、基板30に対して、テーパ状に形成されている。これによれば、次に示すように、トレンチ31tによって分割された部分領域Ceの側壁への導電層35の形成や、トレンチ31tへの絶縁体31bの埋め込みが容易になる。また、図1の領域分割基板A20や図2の領域分割基板A21における導電層35は、部分領域Cea~Cedの側壁だけに形成されていた。これに対して、図7に示す領域分割基板A22の導電層35は、部分領域Cee,Cefの側壁だけでなく、第1表面S1を覆うように形成されている。上記のように導電層35は、部分領域の側壁だけでなく、第1表面S1および第2表面S2の少なくとも一方を覆うように形成するようにしてもよい。これによれば、図1の領域分割基板A20や図2の領域分割基板A21のように側壁だけに導電層35が形成されている場合に較べて、第1表面S1および第2表面S2の少なくとも一方を覆う導電層35への電気接合が容易になると共に、例えば引き出し導電領域として利用した場合、抵抗値をより小さくすることができる。図7に示す領域分割基板A22は、基本的に、図3~図5で説明した領域分割基板A20の製造工程と同じ工程で製造することができる。図8と図9は、図7に示す領域分割基板A22の製造方法の一例を示す工程別の断面図である。図8aに示すように、最初に、領域分割基板A22のトレンチ31tとなる1次トレンチ31taを、1次基板30aを貫通しないようにして、第1表面S1の側にテーパ状に形成する。次に、テーパ状の1次トレンチ31taの側壁を覆うようにして、1次導電層35aを、第1表面S1の側の全面に形成する。図8aに示す1次導電層35aの1次トレンチ31taへの形成は、図3aに示した1次トレンチ31aaへの形成に較べて、1次トレンチ31taの側壁がテーパ状となっているため、容易かつ均一膜厚にすることが可能である。次に、図8bに示すように、ドライフィルムレジストDFRを貼り合わせる。次に、図8cに示すように、1次トレンチ31taの開口部に庇状に突き出るようにドライフィルムレジストDFRをパターニングして、1次導電層35aのエッチングマスクを形成する。次に、上記のようにパターニングされたドライフィルムレジストDFRをマスクとして、1次トレンチ31ta内に形成されている1次導電層35aを異方性エッチングし、一部の側壁と1次基板30aの第1表面S1にだけ1次導電層35aを残す。次に、図9aに示すように、1次絶縁体31baを第1表面S1の側の全面に堆積し、1次トレンチ31ta内に1次絶縁体31baを埋め込む。図9aに示す1次絶縁体31baの1次トレンチ31ta内への埋め込みは、図4aに示した1次トレンチ31aa内への埋め込みに較べて、1次トレンチ31taの側壁がテーパ状となっているため、容易かつ確実に埋め込むことが可能である。次に、図9bに示すように、第1表面S1の側から研削研磨して、1次基板30aの第1表面S1上に残されている1次導電層35aを露出し、導電層35とする。次に、図9cに示すように、図9bに示す1次基板30aを反転し、第2表面S2の側から研削研磨し、基板30の第2表面S2とする。これによって、基板30を貫通するように形成されたテーパ状のトレンチ31tによって、当該基板30が複数の部分領域Ceに分割される。さらに、図5aで説明した工程により表面保護層33を形成し、図5bで説明した工程によりコンタクト穴と電極パッド34を形成すれば、図7に示した領域分割基板A22を製造することができる。図10は、別の変形例で、領域分割基板A23の模式的な断面図である。上述した領域分割基板A20~A22は、例えば図2bのキャップ基板として用いられた領域分割基板A21からわかるように、いずれも、一方の側の面が平坦に形成されている。そして、その平坦な面が、ベース基板B3に形成されている多結晶シリコンや金属等の導電膜50からなる凸部T1に貼り合わされて、接合面D1が形成されていた。これに対して、図10に示す領域分割基板A23においては、力学量センサ素子が形成されたベース基板の所定領域に対向する部分に、凹部32が形成されている。逆に言えば、領域分割基板A23における凹部32の周りには、凸部T2が、単結晶シリコン基板30から一体的に形成されている。そして、領域分割基板A23における該凸部T2の表面と平坦に形成されたベース基板の表面が、シリコンSi直接接合を利用して、貼り合わされる。このSi直接接合は、800~1200°Cの高温で行ってもよいし低温室温~450°Cで行ってもよいが、低温で行うことが好ましい。特に、図2に示す半導体装置200のように、微少な量の信号出力を扱う力学量センサ素子が形成されている場合には、対向する電極Em,Es間の変位の基づく容量変化を加速度や角速度の出力としている。従って、高精度の力学量センサ素子を製造するためには、領域分割基板A23との接合によってベース基板に発生する熱応力をできるだけ小さくする必要があり、このためには室温近くでの接合が好ましい。また、低温のSi直接接合でベース基板と領域分割基板A23を貼り合わせる場合は、高温で貼り合わせる場合に較べて、製造プロセスに関する温度制約が少ない。このため、例えば、ベース基板と領域分割基板A23を貼り合わせる前に、ベース基板と領域分割基板A23に、種々の素子を形成しておくことが可能である。低温でのSi直接接合によるベース基板と領域分割基板A23の貼り合わせは、具体的には、以下のように実施する。準備したベース基板と領域分割基板A23を真空チャンバ内に入れ、接合面となる領域分割基板A23の凸部T2が形成されている側の表面とベース基板の力学量センサ素子が形成されている側の表面を、アルゴンAr等の不活性ガスによるスパッタエッチングやイオンビームエッチングで、軽くエッチングする。これによって、上記表面に形成されている自然酸化膜や吸着している水および有機物分子汚染物等を除去する。この結果、各々のシリコン表面がプラズマによって活性化され、結合手を持ったSi原子が露出して、他のSi原子との結合力が大きい活性な状態となる。次に、ベース基板と領域分割基板A23を位置決めし、真空または所定の減圧雰囲気例えばN2中でこれら表面を低温で接触させることで、これら表面のシリコンSi同士が結合して一体となり、強固な接合を形成することができる。このSi直接接合によって、ベース基板と領域分割基板A23が接合面で導電性を確保した状態で強固に貼り合わされると共に、ベース基板における所定領域のトレンチ23や領域分割基板A23における凹部32とで構成される空間を完全密封することができる。尚、上記のようにキャップ基板として用いられる図10の領域分割基板A23についても、図2に示した半導体装置200の領域分割基板A21と同様に、トレンチ31aによって分割された引き出し導電領域として使用される部分領域Cea,Cecの側壁に、高い導電率を有する導電層35が形成されている。従って、言うまでもなく、領域分割基板A23の引き出し導電領域として使用される部分領域Cea,Cecは、図32に示した従来の半導体装置91の引き出し導電領域Ce1,Ce2に較べて、抵抗値を小さくすることができる。一方、図10の領域分割基板A23は、図35に示した領域分割基板A11に較べて、引き出し導電領域部分領域Cea,Cecの周りの部分領域Ceの側壁には、導電層35が形成されていない。従って、図10の領域分割基板A23においては、部分領域の側壁に導電層35を形成するメリットだけを享受して、それ以外の部分領域においては導電層35の形成に伴う悪影響を排除することができる。図10に示す領域分割基板A23は、基本的に、図3~図5で説明した領域分割基板A20の製造工程と同じ工程で製造することができる。図11は、図10に示す領域分割基板A23の製造方法の一例を示す工程別の断面図である。最初に、図11aに示すように、単結晶シリコンからなる1次基板30aを準備し、第1表面S1の側に、熱酸化により、酸化シリコンSiO2膜30bを、0.1~1μmの厚さで形成する。次に、フォトリソグラフィとエッチングにより、部分的にSiO2膜30bを除去し、所定のパターンに加工する。次に、所定パターンのSiO2膜30bをマスクとして、1次基板30aをドライエッチングし、深さが0.1~10μmの凹部32を形成する。これによって、ベース基板と接合するための領域分割基板A23の凸部T2が形成される。次に、図11bに示すように、マスクに用いたSiO2膜30bを除去した後、所定パターンのマスクを1次基板30aの第1表面S1の側に再び形成し、フォトリソグラフィと深堀エッチングにより、略垂直の壁を持つ当該1次基板30aを貫通しない1次トレンチ31aaを形成する。以降は、図3~図5で説明した各工程を実施することにより、図10の領域分割基板A23を製造することができる。図12は、別の変形例で、領域分割基板A24の模式的な断面図である。上述した領域分割基板A20~A23では、いずれも、絶縁体31bが、該領域分割基板A20~A23における一方の表面の側から他方の表面の側に亘って、トレンチ31a,31tに埋め込まれていた。これに対して、図12の領域分割基板A24では、絶縁体31bがトレンチ31aの上方の側だけに埋め込まれており、トレンチ31aの下方が空間37となっている。従って、図12の領域分割基板A24においては、上述した領域分割基板A20~A23に較べて、絶縁体31bを誘電体層とする寄生容量を低減や、絶縁体31bからの応力の緩和を図ることができる。図13a,bは、それぞれ、図12に示す領域分割基板A24の製造方法の例を説明する図で、特徴となる製造工程の断面図である。図12に示す領域分割基板A24は、図3~図5で説明した領域分割基板A20の製造工程を利用して、該工程を一部変更することにより製造することができる。図12の領域分割基板A24を製造するにあたっては、最初に、図3a~cで説明した各工程を実施する。すなわち、1次基板30aの一方の表層部に1次トレンチ31aaを形成した後、1次導電層35aを堆積し、1次トレンチ31aaの側壁に形成された1次導電層35aの一部を除去して、1次導電層35aをパターニングする。次に、図13aに示すように、CVD法やスパッタリング成膜等により急速にSiO2膜を堆積し、1次トレンチ31aaの上方を埋め込む絶縁体31bと1次基板30a上の表面保護層33を形成する。このように急速成膜することによって、1次トレンチ31aaの開口部が先に閉じて下方に空間37が残され、絶縁体31bが1次トレンチ31aaの上方だけに埋め込まれた構造を形成することができる。続いて、表面保護層33の所定位置にコンタクト穴を形成し、全面にアルミニウムAl等からなる膜を形成した後、フォトリソエッチングによりパターニングして、図12に示す配線および電極パッド34を形成する。次に、図13aに示す空間37が露出するまで、1次基板30aの下面側から切削やCMP等で研削する。以上の工程により、図12に示す領域分割基板A24を製造することができる。図13bは、図12に示す領域分割基板A24の別の製造方法を説明する図である。上記したように、最初に、図3a~cで説明した各工程を実施し、1次基板30aの一方の表層部に1次トレンチ31aaを形成した後、1次導電層35aを堆積し、1次トレンチ31aaの側壁に形成された1次導電層35aの一部を除去して、1次導電層35aをパターニングする。次に、図13bに示すように、1次トレンチ31aaの下方に、犠牲層であるPSG等のエッチング速度が速い絶縁体38を埋め込んだ後、CVD法やスパッタリング成膜等によりSiO2膜を堆積し、絶縁体38の上部の絶縁体31bと1次基板30a上の表面保護層33を形成する。続いて、表面保護層33の所定位置にコンタクト穴を形成し、全面にアルミニウムAl等からなる膜を形成した後、フォトリソエッチングによりパターニングして、図12に示す配線および電極パッド34を形成する。次に、図13bに示す絶縁体38が露出するまで、1次基板30aの下面側から切削やCMP等で研削する。最後に、HF系の水溶液を用いてエッチングし、エッチング速度が速い絶縁体38を除去する。これによって、図12に示すトレンチ31aの空間37が形成される。以上の工程により、図12に示す領域分割基板A24を製造することができる。一方の表面の側だけに絶縁体31bが埋め込まれた図12の領域分割基板A24を製造するに際して、図13bの製造工程においては、1次基板30aの下面側からの研削工程をトレンチ31aに絶縁体38が埋め込まれた状態で実施できるため、図13aの製造工程に較べて、研削に伴う基板の割れや欠けを抑制することができる。図14は、別の領域分割基板の例を示す図で、図14aは、領域分割基板A25を模式的に示した部分的な平面図であり、図14bは、領域分割基板A25を模式的に示した断面図である。尚、図14bの断面図は、図14aの一点鎖線G-Gでの断面を示した図であり、図14aは、図14bにおける一点鎖線H-Hでの断面を示した図となっている。図14に示す領域分割基板A25においては、側壁に導電層35g,35hが形成された部分領域Ceg,Cehが、隣り合って配置され、トレンチ31aに埋め込まれた絶縁体31cを間に挟んで、貫通コンデンサが形成されている。すなわち、該貫通コンデンサは、トレンチ31aに埋め込まれた絶縁体31cを誘電体層とし、導電層35g,部分領域Cegおよび電極パッド34gを一方の電極、導電層35h,部分領域Cehおよび電極パッド34hをもう一方の電極としている。一部の部分領域の側壁に導電層が形成されてなる上記領域分割基板は、図14に示す領域分割基板A25のように、貫通コンデンサが形成されてなる構成とすることも可能である。該貫通コンデンサは、微弱な信号を扱うことの多いセンサ等において、対ノイズ対応のために利用することができる。図14に示す領域分割基板A25の貫通コンデンサの構造は、信号ラインの周りに、例えば誘電体としてBaTiO3膜やSiO2膜、またこれらの積層膜からなる絶縁体31cを形成し、その外側にグランドを取り囲んだ構造となっている。図14の例では、信号ラインの配線34gとグランドの配線34hがシリコンからなる部分領域Ceg,Cehにそれぞれコンタクトする構造となっているが、次に示す例のように、部分領域Ceg,Cehの全体を導電層35g,35hで被覆して、該導電層35g,35hに配線34g,34hがそれぞれコンタクトする構造としてもよい。さらに、図14の例では、貫通電極である部分領域Cegの周りに独立したグランド領域である部分領域Cehを配置したが、部分領域Cegを取り囲むの部分領域全体をグランドとするようにしてもよい。図15は、図2に示した半導体装置200の変形例を示す図で、半導体装置201の模式的な断面図である。また、図16は、図15の半導体装置201を構成しているベース基板B25と領域分割基板A26を用いたキャップ基板を分解して示した図で、ベース基板B25と領域分割基板A26を貼り合わせる前の位置決めして積層する様子を示した図である。図15に示す半導体装置201のベース基板B25は、図2に示した半導体装置200のベース基板B23と同じ構造を有している。一方、図2の半導体装置200におけるキャップ基板として用いた領域分割基板A21では、高い導電率を有する導電層35が、トレンチ31aによって分割された部分領域Cea~Cedの側壁だけに形成されていた。これに対して、図15の半導体装置201においてキャップ基板として用いられている領域分割基板A26では、高い導電率を有する導電層35が、引き出し導電領域として利用される部分領域Cei,Cejの側壁だけでなく、部分領域Cei,Cejの両側の表面を覆うように形成されている。図15に示す半導体装置201においては、図2の半導体装置200に較べて、両側の表面を覆う導電層35への電気接合が容易になると共に、該部分領域Cei,Cejを引き出し導電領域として利用した場合の抵抗値をより小さくすることができる。尚、図7の領域分割基板A22に示したように、図15の半導体装置201において、高い導電率を有する導電層35を、引き出し導電領域として利用される部分領域Cei,Cejのいずれか一方だけの表面を覆うように形成してもよい。また、図15に示すように、領域分割基板A26の部分領域Cei,Cejにおいては、高い導電率を有する導電層35が、ベース基板B25と接続するための下側表面、側壁、および外部と接続するための上側表面に亘って、一体的に部分領域Cei,Cejの全表面を覆うように形成されている。従って、図15に示す領域分割基板A26の構造においては、母体となる基板として、単結晶シリコン基板30や多結晶シリコン基板のように導電性のある基板に限らず、シリコンと同等な熱膨張係数を有するガラスや石英ガラス、セラミックス等の絶縁体基板を採用することも可能である。図17と図18は、図15の半導体装置201におけるキャップ基板として用いた領域分割基板A26の製造方法を説明する図で、特徴となる製造工程の断面図である。図15に示す領域分割基板A26は、図3~図5で説明した領域分割基板A20の製造工程を利用して、該工程を一部変更することにより製造することができる。最初に、図17aに示すように、単結晶シリコンからなる1次基板30aを準備し、所定パターンのマスクを形成して、フォトリソグラフィと深堀エッチングにより、略垂直の壁を持つ当該1次基板30aを貫通しない1次トレンチ31aaを形成する。次に、1次トレンチ31aaの側壁および1次基板30aの上面を覆うようにして、1次導電層35aを第1表面S1の側の全面に形成する。次に、図3bで説明した工程を実施して、ドライフィルムレジストDFRを1次導電層35aが形成された1次基板30aの第1表面S1の側に貼り合わせる。次に、図17bに示すように、ドライフィルムレジストDFRを1次トレンチ31aaの開口部に庇状に突き出るようにパターニングし、該ドライフィルムレジストDFRをマスクとして、1次トレンチ31aa内に形成されている1次導電層35aを異方性エッチングする。これによって、1次トレンチ31aaの側壁に形成されている1次導電層35aの一部および1次基板30a上に形成されている1次導電層35aの一部を除去して、所定の側壁にだけ導電層35を残す。次に、図17cに示すように、領域分割基板A26の絶縁体31bとなる1次絶縁体31baを第1表面S1の側の全面に堆積し、1次導電層35aが形成された1次トレンチ31aa内に1次絶縁体31baを埋め込む。次に、1次基板30aの第1表面S1上に形成されている1次導電層35aをストッパとして、第1表面S1上に形成されている1次導電層35aが露出するまで、1次絶縁体31baをCMP等で除去する。次に、図18aの反転図に示すように、第2表面S2の側から研削研磨して、1次トレンチ31aa内に埋め込まれている1次絶縁体31baを露出し、領域分割基板A26における基板30の第2表面S2、トレンチ31aおよび絶縁体31bとする。また、これによって、基板30が複数の部分領域Ceに分割される。次に、図18bに示すように、第2表面S2の全面に、1次導電層35aを再び堆積する。次に、図18cに示すように、基板30の第2表面S2の側においても、フォトリソグラフィとエッチングにより、第2表面S2上に形成されている1次導電層35aを所定のパターンにパターニングし、領域分割基板A26における導電層35とする。最後に、図5a,bで説明した工程を実施して、図18dに示すように、酸化シリコンSiO2膜等からなる表面保護層33とアルミニウムAl等からなる配線および電極パッド34を形成する。以上の図17と図18に示した工程により、図15の半導体装置201においてキャップ基板として用いられている領域分割基板A26が製造できる。また、以上のようにして製造した領域分割基板A26を、図16に示すように別に準備したベース基板B25に位置決めして積層し、これらを貼り合わせることで図15の半導体装置201を製造することができる。図19は、図15に示す半導体装置201の別の製造方法を説明する図で、図18cに示した表面保護層33と配線および電極パッド34を形成する前の領域分割基板と別に準備したベース基板B25を先に貼り合わせる工程の断面図である。図15の半導体装置201を製造する場合、図19に示すように、図18cに示した領域分割基板と別に準備したベース基板B25を先に貼り合わせ、その後に表面保護層33と配線および電極パッド34を形成するようにしてもよい。図20は、図2に示した半導体装置200の別の変形例を示す図で、図20aは、半導体装置202を模式的に示した部分的な平面図であり、図20bは、半導体装置202を模式的に示した断面図である。尚、図20bの断面図は、図20aの一点鎖線I-Iでの断面について、分かり易くするために切断線に沿って任意に伸縮して示した図となっている。また、図20aは、図20bにおける一点鎖線J-Jでの断面を示した図となっている。図2に示した半導体装置200の領域分割基板A21では、引き出し導電領域として機能する部分領域Cea~Cedの側壁に導電層35が形成され、図2aの上方に示した占有面積の大きい長方形状の部分領域Cek,Celおよびそれらを取り囲む部分領域Cemの側壁には、導電層35が形成されていなかった。一方、図20に示す半導体装置においては、領域分割基板A27の母体として単結晶シリコン基板30が用いられ、例えば図20aの上方に示した占有面積の大きい長方形状の部分領域Cek,Celに、バイポーラ回路やCMOS回路等のIC回路Gk,Glが形成されている。そして、IC回路Gk,Glが形成された部分領域Cek,Celの側壁には、導電層35が形成されておらず、IC回路Gk,Glが形成された部分領域Cek,Celを取り囲む部分領域Cemの側壁に、トレンチ31aに埋め込まれた絶縁体31bを間に挟んで、導電層35が形成されている。図20に示す半導体装置202の領域分割基板A27においては、IC回路Gk,Glが形成された部分領域Cek,Celの側壁には導電層35が形成されていない。このため、例えば導電層35を形成することによるIC回路Gk,Glからの漏電等の悪影響、あるいは前述したIC回路製造において結晶欠陥等が入り易くなり、製造プロセスの自由度が低くなる等の悪影響を排除することができる。一方、IC回路Gk,Glが形成された部分領域Cek,Celを取り囲む部分領域Cemの側壁には導電層35が形成されているため、該導電層35をIC回路Gk,Glのノイズシールドとして機能させることができる。尚、部分領域Cemは占有面積が大きいため、該部分領域Cemの側壁に形成する導電層35は、柔らかい金属材料の選択や厚さを薄くすることで、導電層35の形成に伴う応力の低減を図ることが好ましい。一方、図20に示す半導体装置202においても、図2に示した半導体装置200と同様に、側壁に導電層35が形成された小さな占有面積の部分領域Cea~Cedが、ベース基板B24における所定のベース半導体領域Bsに接続されて、引き出し導電領域として機能する。前述したように、該部分領域Cea~Cedは、占有面積が小さいため、側壁に導電層35が形成されていても応力的な悪影響は無視することができ、側壁に導電層35を形成したことによるメリットだけを享受することができる。尚、領域分割基板の母体として半導電性の単結晶シリコン基板、SOI基板あるいは化合物半導体基板を用いる場合には、ベース基板だけでなく、図20に示す半導体装置202のように、キャップ基板として用いる領域分割基板に複数個形成された部分領域Ceのうち、所定の部分領域に、各種の半導体素子やIC回路を形成することが可能である。IC回路を形成していない図2の領域分割基板A21においては、例えば、比抵抗不純物濃度が0.001~100Ωcmといった広範囲の単結晶シリコン基板30を採用することができる。また、図20に示す半導体装置202の領域分割基板A27のように、所定の部分領域Cek,CelにIC回路Gk,Glを形成する場合には、該IC回路Gk,Glの形成に適した不純物濃度の単結晶シリコン基板30を採用することができる。特に、半導体素子や特にIC回路Gk,Glを形成する単結晶シリコン基板30には、例えば、比抵抗が0.1~20Ωcmのものが望ましい。尚、これら単結晶シリコン基板30の導電型は、N導電型とP導電型のいずれであってもよい。また、図20に示す半導体装置202のように、ベース基板B24に力学量センサ素子の実体となる部分を形成した場合には、領域分割基板A27に形成されているIC回路Gk,Glを、力学量センサ素子からの出力を処理する周辺回路とする。これによって、大面積を要する力学量センサ素子の実体部上にIC回路Gk,Glを配置することで、キャップ基板として用いた領域分割基板A27を効率的に利用し、半導体装置202の全体を小型化することができる。尚、この場合、IC回路Gk,Glは、ベース基板B24と領域分割基板A27の接合前に形成してもよいし、接合後に形成してもよい。図21と図22は、図20の半導体装置202におけるキャップ基板として用いた領域分割基板A27の製造方法を説明する図で、上記したIC回路Gk,Glを、ベース基板B24との接合前に形成しておく場合の製造工程の断面図である。図20に示す領域分割基板A27は、図3~図5で説明した領域分割基板A20の製造工程を利用して、該工程を一部変更することにより製造することができる。最初に、図21aに示すように、単結晶シリコンからなる1次基板30aを準備し、一方の表層部の所定位置に、IC回路Gk,Glを形成する。次に、層間絶縁膜および以降の工程の保護膜として、酸化シリコンSiO2膜36を形成する。次に、図21bに示すように、フォトリソグラフィと深堀エッチングにより1次基板30aを貫通しない1次トレンチ31aaを形成した後、1次トレンチ31aaの側壁および1次基板30a上の酸化シリコン膜36を覆うようにして、1次導電層35aを全面に形成する。次に、図3bで説明した工程を実施して、ドライフィルムレジストDFRを1次導電層35aが形成された1次基板30aに貼り合わせる。次に、図21cに示すように、ドライフィルムレジストDFRを1次トレンチ31aaの開口部に庇状に突き出るようにパターニングしてマスクとし、1次トレンチ31aa内に形成されている1次導電層35aを異方性エッチングする。これによって、1次トレンチ31aaの側壁に形成されている1次導電層35aの一部および酸化シリコン膜36上に形成されている1次導電層35aの一部を除去して、所定の側壁にだけ導電層35を残す。次に、図22aに示すように、領域分割基板A27の絶縁体31bとなる1次絶縁体31ba酸化シリコン膜を第1表面S1の側の全面に堆積し、1次導電層35aが形成された1次トレンチ31aa内に1次絶縁体31baを埋め込む。次に、酸化シリコン膜36上に形成されている1次導電層35aをストッパとして、1次導電層35aが露出するまで1次絶縁体31baをCMP等で除去する。次に、図22bに示すように、IC回路Gk,Glへのコンタクト穴を形成した後、配線および電極パッド34を形成し、さらに保護膜37を形成する。最後に、図22cに示すように、図の下面側から研削研磨して、1次トレンチ31aa内に埋め込まれている1次絶縁体31baを露出し、領域分割基板A27の基板30、トレンチ31aおよび絶縁体31bとする。また、これによって、基板30が複数の部分領域Ceに分割される。以上の図21と図22に示した工程により、図20の半導体装置202においてキャップ基板として用いられている領域分割基板A27が製造できる。図23は、図20に示した半導体装置202の変形例を示す図で、半導体装置203の模式的な断面図である。また、図24は、図23の半導体装置203を構成しているベース基板B24と領域分割基板A28を用いたキャップ基板を分解して示した図で、ベース基板B24と領域分割基板A28を貼り合わせる前の位置決めして積層する様子を示した図である。図20に示した半導体装置202では、領域分割基板A27の母体として、単結晶シリコン基板30が用いられていた。これに対して、図23に示す半導体装置203においては、領域分割基板A28の母体として、埋め込み酸化膜40を有するSOISiliconOnInsulator基板が用いられている。該SOI基板は、埋め込み酸化膜40を挟んで、SOI層41と支持基板42とで構成されており、IC回路Gk,Glが、埋め込み酸化膜40上のSOI層41の表層部に形成されている。図23のSOI基板からなる領域分割基板A28に形成されたIC回路Gk,Glは、図20の単結晶シリコン基板30からなる領域分割基板A27に形成されたIC回路Gk,Glに較べて、一般的に高性能化することができる。尚、図23に示す領域分割基板A28においても、トレンチ31aと該トレンチ31aに埋め込まれた絶縁体31bは、上記SOI基板のSOI層41、埋め込み酸化膜40および支持基板42を貫通するように形成されており、これによって、該、上記SOI基板が複数の部分領域Ceに分割されている。また、側壁に導電層35が形成された部分領域Ceaは、ベース基板B24における所定のベース半導体領域Bsに接続されて、引き出し導電領域として機能する。図25と図26は、図23の半導体装置203におけるキャップ基板として用いた領域分割基板A28の製造方法を説明する図で、IC回路Gk,Glを、ベース基板B24との接合前に形成しておく場合の製造工程の断面図である。図25と図26に示す領域分割基板A28の各製造工程は、図21と図22に示した領域分割基板A27の各製造工程と対応している。従って、領域分割基板A28は、先に説明した各製造工程で同じように製造できるため、その説明は省略する。図27は、図23に示した半導体装置203の変形例を示す図で、半導体装置204の模式的な断面図である。図23の半導体装置203における領域分割基板A28では、引き出し導電領域として機能する部分領域Ceaにおいて、ベース基板B24側の下方に導電層35が形成されておらず、側壁と上方だけに導電層35が形成されている。これに対して、図27の半導体装置204における領域分割基板A29では、引き出し導電領域として機能する部分領域Ceaにおいて、側壁と上方だけでなくベース基板B24側の下方にも導電層35が形成され、導電層35が該部分領域Ceaを包み込むようにして形成されている。従って、図27に示す半導体装置204の引き出し導電領域は、図23に示した半導体装置203の引き出し導電領域に較べて、低抵抗にすることができる。図28は、図27に示した半導体装置204の変形例を示す図で、半導体装置205の模式的な断面図である。図28の半導体装置205における領域分割基板A30は、基本的に、図27に示した半導体装置204の領域分割基板A29を反転してベース基板B24に接合した構造となっている。このため、図28に示す半導体装置205においては、領域分割基板A30に形成されているIC回路Gk,Glは、ベース基板B24との接合面側の内部に密封される。従って、図28の半導体装置205におけるIC回路Gk,Glは、図27に示した半導体装置204におけるIC回路Gk,Glに較べて、より確実に保護される構造となっている。尚、部分領域Ceaを包み込むようにして導電層35が形成された引き出し導電領域を有する上記領域分割基板A29,A30の製造方法については、図17と図18で説明した領域分割基板A26の各製造工程と同様である。図29は、図20に示した半導体装置202の別の変形例を示す図で、図29aは、半導体装置206を模式的に示した部分的な平面図であり、図29bは、半導体装置206を模式的に示した断面図である。尚、図29bの断面図は、図29aの一点鎖線K-Kでの断面について、分かり易くするために切断線に沿って任意に伸縮して示した図となっている。また、図29aは、図29bにおける一点鎖線L-Lでの断面を示した図となっている。図20の半導体装置202における領域分割基板A27では、導電層35が、引き出し導電領域として機能する部分領域Cea~Cedの側壁の全周に亘って、およびIC回路Gk,Glが形成された部分領域Cek,Celを取り囲む部分領域Cemの側壁の全周に亘って形成されていた。これに対して、図29の半導体装置206における領域分割基板A31では、導電層35が、引き出し導電領域として機能する部分領域Cea~Cedの側壁の一部、およびIC回路Gk,Glが形成された部分領域Cek,Celを取り囲む部分領域Cemの側壁の一部に、ベース基板B24と接合する一方の表面の側から反対のもう一方の表面の側に亘って、スリット状に形成されている。これによって、図29に示す半導体装置206の領域分割基板A27は、図20に示した半導体装置202の領域分割基板A27に較べて、導電層35を形成したことによる応力的な悪影響を排除することができる。特に、上記導電層35を側壁の一部にスリット状に形成することによる効果は、IC回路Gk,Glが形成された部分領域Cek,Celを取り囲む部分領域Cemのように、一般的に大きな占有面積が必要な部分領域の側壁に対して有効である。部分領域Cemの側壁の一部に形成された導電層35によって、IC回路Gk,Glに対するノイズシールド効果を阻害することなく、該導電層35を形成したことによる部分領域Cemの応力的な悪影響を排除することができる。図30と図31は、図29の半導体装置206におけるキャップ基板として用いた領域分割基板A31の製造方法を説明する図で、IC回路Gk,Glを、ベース基板B24との接合前に形成しておく場合の製造工程の断面図である。図30と図31に示す領域分割基板A31の各製造工程は、図21と図22に示した領域分割基板A27の各製造工程と対応している。図30と図31に示す各製造工程と図21と図22に示す各製造工程を比較してわかるように、導電層35が側壁の一部にスリット状に形成されてなる領域分割基板A31の製造は、図30cに示したエッチングマスクとして使用するドライフィルムレジストDFRのパターニング形状の違いのみで、それ以外は、導電層35が側壁の全周に亘って形成されてなる領域分割基板A27の製造と同じである。以上のようにして、上記した領域分割基板A20~A31およびそれを用いた半導体装置200~206ならびにそれらの製造方法は、特許出願中の図35に例示した領域分割基板A11と半導体装置100をさらに改良する発明で、基板が該基板を貫通するトレンチによって複数の部分領域に分割されてなり、前記部分領域が引き出し導電領域として利用可能である、領域分割基板およびそれを用いた半導体装置ならびにそれらの製造方法であって、前記部分領域の側壁に導電層を形成するメリットだけを享受して、該導電層の形成に伴う悪影響を排除することのできる領域分割基板およびそれを用いた半導体装置ならびにそれらの製造方法となっている。尚、上記した領域分割基板A20~A31を用いる半導体装置200~206では、加速度や角速度を検出する力学量センサ素子を有した半導体装置の例を示した。しかしながらこれに限らす、本発明の領域分割基板を用いる半導体装置は、例えば、Gyroセンサ、その他の力学量センサ、MEMSMicroElectroMechanicalSystem共振器や赤外線センサ素子等の他の半導体センサ素子を有する半導体装置であってもよい。"