"第1の方向に延伸された第1のエッジと、前記第1の方向と実質的に直交する第2の方向に延伸された第2のエッジとを含む半導体チップと、前記半導体チップ上に形成された複数の第1グループパッドであって、当該複数の第1グループパッドは互いに前記第2の方向に沿った長さが実質的に等しい、前記複数の第1グループパッドと、前記半導体チップ上に形成された第2グループパッドであって、当該第2グループパッドは、前記第2の方向に沿った長さが、前記複数の第1グループパッドの前記第2の方向に沿った長さよりも長い、前記第2グループパッドと、を備え、前記複数の第1グループパッドと前記第2グループパッドとは、前記第2グループパッドと前記第2のエッジとの間に前記複数の第1グループパッドのいずれか1つも含まずに、前記第1の方向に沿って一列に並んで配置されることを特徴とする半導体装置。前記第2グループパッドは、ボンディング及びプロービングに用いられる兼用パッドであることを特徴とする請求項1に記載の半導体装置。前記第2グループパッドは、電源用パッドであることを特徴とする請求項1又は2に記載の半導体装置。前記複数の第1グループパッドは、前記第1の方向に沿った長さが互いに異なる2種類のパッドを含むことを特徴とする請求項1,2又は3に記載の半導体装置。前記2種類のパッドの一方は、ボンディングに用いられる専用パッドであり、他方は、ボンディング及びプロービングに用いられる兼用パッドであることを特徴とする請求項4に記載の半導体装置。第1の方向に延伸された第1のエッジと、前記第1の方向と実質的に直交する第2の方向に延伸された第2のエッジとを含む半導体チップと、前記半導体チップ上に形成され、互いに実質的に等しい大きさの複数の第1のパッドと、前記半導体チップ上に形成された第2のパッドであって、当該第2のパッドは、前記第1の方向に沿った長さが前記複数の第1のパッドの前記第1の方向に沿った長さよりも長く、前記第2の方向に沿った長さが前記複数の第1のパッドの前記第2の方向に沿った長さと実質的に等しい、前記第2のパッドと、前記半導体チップ上に形成された互いに実質的に等しい大きさの複数の第3のパッドであって、当該複数の第3のパッドのそれぞれは、前記第2の方向に沿った長さが前記複数の第1のパッドの前記第2の方向に沿った長さよりも長い前記複数の第3のパッドと、を備え、前記複数の第1のパッド、前記第2のパッド、及び、前記複数の第3のパッドが、前記複数の第3のパッドからなる2つのグループの間に前記複数の第1のパッド及び前記第2のパッドが挟まれるように、第1の方向に沿って一列に配置されることを特徴とする半導体装置。前記第2のパッド及び前記複数の第3のパッドのそれぞれは、ボンディング及びプロービングに用いられる兼用パッドであることを特徴とする請求項6に記載の半導体装置。前記複数の第3のパッドは、電源用パッドであることを特徴とする請求項6又は7に記載の半導体装置。半導体チップと、前記半導体チップ上に第1の方向に沿って一列に配列形成された複数のパッドと、を有し、前記複数のパッドの各々は、前記第1の方向に直交する第2の方向に沿った一対の辺を有する矩形に形成され、前記複数のパッドは、前記一対の辺の長さが第1の長さに等しい複数の第1グループパッドと、前記一対の辺の長さが第1の長さよりも長い第2の長さに等しい少なくとも1つの第2グループパッドとを含み、前記第2グループパッドは、前記複数の第1グループパッドを一列に並べて形成される列の外側に配置されていることを特徴とする半導体装置。前記第2グループパッドは、ボンディング及びプロービングに用いられる兼用パッドであることを特徴とする請求項9に記載の半導体装置。前記第2グループパッドは、電源用パッドであることを特徴とする請求項9又は10に記載の半導体装置。前記複数の第1グループパッドは、前記第1の方向に沿った一対の辺の長さが互いに異なる2種類のパッドを含むことを特徴とする請求項9,10又は11に記載の半導体装置。前記2種類のパッドの一方は、ボンディングに用いられる専用パッドであり、他方は、ボンディング及びプロービングに用いられる兼用パッドであることを特徴とする請求項12に記載の半導体装置。パッドの形状、大きさ及び配置は、半導体装置のチップサイズに大きく影響する。特に、小容量で入出力データビット数の多い半導体メモリ装置のように、回路規模に比べてパッドの数が多い半導体装置では、パッドの配置がその大きさを決定する主要因となる。特許文献1に記載された半導体装置では、専用パッドを略正方形に形成し、兼用パッドを専用パッド2個分に相当する長方形に形成している。そして、兼用パッドの長辺の延在方向がパッドの配列方向と一致するように、複数の兼用パッド及び複数の専用パッドを混在させて一列に配列形成している。この構成は、兼用パッドが専用パッドよりも大きなパッド面積を有しているにもかかわらず、パッドの配列方向に直交する方向に関して、チップサイズを大きくする必要がない。また、同方向に関して、全てのパッドのサイズが同じなので、パッド周辺の配線レイアウトパターンを単純にできる。しかしながら、この構成には、配列されたパッドの数の割りには、パッドの列の長さが長くなる、即ち、パッドの配列方向に関してチップサイズが大きくなる、という問題点がある。ここで、兼用パッドを、その長辺の延在方向がパッドの配列方向に直交するように配置すれば、パッドの列の長さを縮小することができる。しかしながら、この場合、パッドの配列方向に直交する方向に関して、兼用パッドと専用パッドの長さが異なるので、同方向の半導体チップのサイズを大きくしなければならなくなる。このチップサイズの増大を抑えるには、パッドの凹凸に合わせて配線を形成するなどして無駄なスペースの発生を防止しなければならない。つまり、兼用パッドを、その長辺の延在方向がパッドの配列方向に直交するように配置すると、パッド周辺の配線レイアウトパターンが複雑となるという別の問題点が生じる。本発明は、兼用パッドのパッド面積を専用パッドよりも大きくする場合に、チップサイズの大型を抑制しようとするものである。本発明の一形態に係る半導体装置は、第1の方向に延伸された第1のエッジと、前記第1の方向と実質的に直交する第2の方向に延伸された第2のエッジとを含む半導体チップと、前記半導体チップ上に形成された複数の第1グループパッドであって、当該複数の第1グループパッドは互いに前記第2の方向に沿った長さが実質的に等しい、前記複数の第1グループパッドと、前記半導体チップ上に形成された第2グループパッドであって、当該第2グループパッドは、前記第2の方向に沿った長さが、前記複数の第1グループパッドの前記第2の方向に沿った長さよりも長い、前記第2グループパッドと、を備え、前記複数の第1グループパッドと前記第2グループパッドとは、前記第2グループパッドと前記第2のエッジとの間に前記複数の第1グループパッドのいずれか1つも含まずに、前記第1の方向に沿って一列に並んで配置されることを特徴とする。また、本発明の他の形態に係る半導体装置は、第1の方向に延伸された第1のエッジと、前記第1の方向と実質的に直交する第2の方向に延伸された第2のエッジとを含む半導体チップと、前記半導体チップ上に形成され、互いに実質的に等しい大きさの複数の第1のパッドと、前記半導体チップ上に形成された第2のパッドであって、当該第2のパッドは、前記第1の方向に沿った長さが前記複数の第1のパッドの前記第1の方向に沿った長さよりも長く、前記第2の方向に沿った長さが前記複数の第1のパッドの前記第2の方向に沿った長さと実質的に等しい、前記第2のパッドと、前記半導体チップ上に形成された互いに実質的に等しい大きさの複数の第3のパッドであって、当該複数の第3のパッドのそれぞれは、前記第2の方向に沿った長さが前記複数の第1のパッドの前記第2の方向に沿った長さよりも長い前記複数の第3のパッドと、を備え、前記複数の第1のパッド、前記第2のパッド、及び、前記複数の第3のパッドが、前記複数の第3のパッドからなる2つのグループの間に前記複数の第1のパッド及び前記第2のパッドが挟まれるように、第1の方向に沿って一列に配置されることを特徴とする。さらに、本発明の他の形態に係る半導体装置は、半導体チップと、前記半導体チップ上に第1の方向に沿って一列に配列形成された複数のパッドと、を有し、前記複数のパッドの各々は、前記第1の方向に直交する第2の方向に沿った一対の辺を有する矩形に形成され、前記複数のパッドは、前記一対の辺の長さが第1の長さに等しい複数の第1グループパッドと、前記一対の辺の長さが第1の長さよりも長い第2の長さに等しい少なくとも1つの第2グループパッドとを含み、前記第2グループパッドは、前記複数の第1グループパッドを一列に並べて形成される列の外側に配置されていることを特徴とする。本発明によれば、第1の方向に沿った第1のエッジと第1の方向に直交する第2の方向に沿った第2のエッジとを有する半導体チップ上に配列形成される複数の第1グループパッドと第2グループパッドとは、第2グループパッドと第2のエッジとの間に複数の第1グループパッドのいずれも含まずに、第1の方向に沿って一列に並んで配置される。ここで、複数の第1グループパッドの第2の方向に沿った長さは互いに実質上等しく、第2グループパッドの第2の方向に沿った長さはそれよりも長い。プロービングとボンディングに用いられる兼用パッドを第2グループパッドとして配置することにより、半導体チップ全体の面積の増大の抑制を図ることができる。以下、図面を参照して、本発明の実施の形態について詳細に説明する。図1は、本発明の第1の実施の形態に係る半導体装置の概略構成を示す模式図である。ここでは、半導体装置の一例として、半導体記憶装置であるDRAMDynamicRandomAccessMemoryの場合を示している。図1の半導体装置は、半導体チップ10を含むとともに、この半導体チップ10に接続される入出力端子図示せずを有している。入出力端子としては、データ端子DQ0~DQ31、コマンド端子CMD、アドレス端子ADD、クロック端子CK,/CK,CKE、電源端子VDD,VSS,VDDQ,VSSQ等がある。なお、図1は、入出力端子の数を正確に表すものでない。半導体チップ10は、内部回路と、この内部回路に配線を介して接続されるとともに入出力端子のいずれかに接続される複数のパッドとを有している。詳述すると、半導体チップ10は、内部回路として、多数のメモリセルが配列形成されたアレイブロック11と、アレイブロック11に対して読み出し及び書き込みを行う読み出し書き込み制御回路12と、複数のESDElectroStaticDischarge保護兼出力回路1313-0~13-31と、複数のESD保護回路14とを有している。アレイブロック11は、読み出し書き込み制御回路12の制御によってデータが書き込まれ、書き込まれたデータを保持する。読み出し書き込み制御回路12は、コマンド端子CMD及びアドレス端子ADDからそれぞれ供給されるコマンド信号及びアドレス信号に応じて、アレイブロック11に対する読み出し動作及び書き込み動作を制御する。複数のESD保護兼出力回路13-0~13-31は、データ端子DQ0~DQ31にそれぞれ対応して設けられている。これらのESD保護兼出力回路13-0~13-31の各々は、アレイブロック11から読み出され、読み出し書き込み制御回路12を介して供給されるリードデータを、対応するデータ端子DQ0~DQ31へ供給する。複数のESD保護回路14は、電源端子VDD,VSS,VDDQ,VSSQにそれぞれ対応して設けられている。電源端子VDD,VSSにそれぞれ対応するESD保護回路14は、電源端子VDD,VSSから供給される電源電位を読み出し書き込み制御回路12やアレイブロック11等に供給する。また、電源端子VDDQ,VSSQにそれぞれ対応するESD保護回路14は、電源端子VDDQ,VSSQから供給される電源電位をESD保護兼出力回路13-0~13-31等に供給する。半導体チップ10の内部回路については、本発明に直接関係がないので、その説明を上記に留めておく。次に、図2を参照して、半導体チップ10のパッドの配置構成について説明する。図2に示すように、半導体チップ10は、第1の方向図の左右方向:x方向に延在する第1のエッジE1及びそれに平行な対を成すエッジと、第1の方向と直交する第2の方向図の上下方向:y方向に延在する第2のエッジE2とそれに平行な対を成すエッジを有している。複数のパッドは、それぞれ2対の平行な辺を有する矩形に形成されるとともに、第1のエッジE1と、これと対をなすエッジに沿って、それぞれ一列に配列形成されている。2つのパッド列は、例えば、その用途に応じて分類される。例えば、図2において半導体チップ10の上端側に位置するパッド列をアドレス/コマンドパッド列21とし、半導体チップ10の下端側、即ち、第1のエッジE1側に位置するパッド列をDQパッド列22とすることができる。これら2つのパッド列21,22に挟まれるように、4つのアレイブロック11が配置されている。また、各アレイブロック11の一辺に沿ってロウデコーダ23が形成され、その隣の辺に沿ってカラムデコーダ24が形成されている。読み出し書き込み制御回路12は、アレイブロック11相互間の周辺回路領域に配置される。アドレス/コマンドパッド列21には、アドレス端子ADD,コマンド端子CMD、クロック端子CK,/CK,CKE、電源端子VDD,VSSにそれぞれ対応するパッドが含まれる。また、DQパッド列22には、データ端子DQ、電源端子VDD,VSS,VDDQ,VSSQにそれぞれ対応するパッドが含まれる。また、アドレス/コマンドパッド列21及びDQパッド列22のいずれにも、半導体チップの電気的テスト時にプローブ針を接触させプロービング、パッケージング時にボンディングに使用される複数の兼用パッドが含まれている。アドレス/コマンドパッド列21のパッド配置の詳細の一例を図3及び図4を参照して説明する。図3に示すように、アドレス/コマンドパッド列21には、ボンディング時に使用されるがプロービング時には使用されない専用パッドP0と、ボンディング及びプロービングに使用される兼用パッドP1とが含まれる。専用パッドP0と兼用パッドP1とは、図の上下方向y方向の長さが等しくなるように形成されている。一方、図の左右方向x方向については、兼用パッドP1の長さが専用パッドP0よりも長くなるように形成されている。つまり、兼用パッドP1は、その長辺が第1のエッジE1と平行になるように形成されている。図4にアドレス/コマンドパッド列21の各パッドの用途の詳細を示す。ここでのパッド番号1~40は、図3の右側から左側に向かって順番に付与したものである。図4に示すように、パッド番号1,2,5~7,18,19,34~36,38,40の各パッドは、電源関連パッドである。また、パッド番号9~16,27~33の各パッドは、アドレス関連パッドである。また、パッド番号23~26の各パッドは、コマンド関連パッドである。また、パッド番号17,20,21の各パッドは、クロック関連パッドである。残りのパッド番号8,22,37,39の各パッドは、テストや設定切り換えに使用されるパッドである。次に、図5及び図6を参照して、DQパッド列22のパッド配置の詳細の一例について説明する。図5に示すように、DQパッド列22には、ボンディングに使用されるがプロービングには使用されない専用パッドP0第1のパッドと、ボンディング及びプロービングに使用される第1の兼用パッドP1第2のパッド、及び同じくボンディング及びプロービングに使用される第2の兼用パッドP2第2のパッドが含まれる。専用パッドP0と第1の兼用パッドP1は、アドレス/コマンドパッド列21の場合と同様に、図の上下方向y方向の長さが互いに等しく、図の左右方向x方向に関して第1の兼用パッドP1の長さが専用パッドP0よりも長くなるように形成されている。一方、第2の兼用パッドP2は、図の上下方向y方向の長さが、専用パッドP0や第1の兼用パッドP1よりも長くなるように形成され、その長辺が第2のエッジE2と平行になるように配置されている。図6にDQパッド列22の各パッドの用途の詳細を示す。ここでのパッド番号41~99は、図5において図の右から左に向かって付与したものである。図6に示すように、パッド番号41,42,69,98~99の各パッドは、電源関連パッドVDD,VSSである。また、パッド番号45,46,55,56,65,66,74,75,84,85,94,95の各パッドは、電源関連パッドの一つである出力電源関連パッドVDDQ,VDDSである。また、パッド番号43,44,47~52,59~64,67,68,72,73,76~81,88~93,96,97の各パッドは、データ系パッドである。また、パッド番号70,71の各パッドは、クロック系パッドである。残りのパッド番号53,54,57,58,82,83,86,87の各パッドは、データマスク信号DM又はデータストローブ信号DQSに使用されるパッドである。図3乃至図6から明らかなとおり、DQパッド列22に含まれるパッドの数はアドレス/コマンドパッド列21に含まれるパッドの数よりも多い。このため、DQパッド列22の列の長さが半導体チップ10の第1のエッジE1の長さを決定付ける。本実施の形態では、DQパッド列22の列の長さをできるだけ短くするため、図7に示すように、DQパッド列22を構成する複数のパッドを中央側に位置する第1のグループとその外側一方又は両方の端部側に位置する第2のグループとに分けている。そして、第1のグループを構成する第1グループパッドGP1P0,P1については、第2の方向に関して実質的に同じ長さを持たせ、第2のグループを構成する第2グループパッドGP2P2については、第2の方向に関して第1グループパッドGP1よりも長くしている。このように、本実施の形態では、中央側に位置する第1のグループに属する第1グループパッドGP1の第2の方向に沿った長さを実質的に等しくすることで、配線のレイアウトパターンの複雑化を防止する。その一方で、第2のグループに属する第2グループパッドGP2の長辺を第2の方向と実質的に平行することで、パッドの配列の長さを縮小する。最も列の外側端部側に位置する第2グループパッドGP2とその近くの半導体チップ10のエッジE2又はE2と対を成す他方のエッジとの間には、いかなるパッドも配置しない。なお、第1のグループには、専用パッドP0及び第1の兼用パッドP1の一方又は両方が含まれてよい。図5の例では専用パッドP0及び第1の兼用パッドP1の両方が含まれている。また、第2のグループは、第1のグループの両側の少なくとも一方に配置されていればよく、さらに、第2のグループには、少なくとも1つの第2の兼用パッドP2が含まれていればよい。図5の例では、第1のグループの両側に配置された2つの第2グループのそれぞれに第2の兼用パッドP2が2つずつ含まれている。第2グループパッド第2の兼用パッドP2としては、電源関連パッドVDD,VSSが望ましい。そこに接続される配線のレイアウトパターンを簡略化できるからである。図8に、図2の破線Aで囲まれた領域におけるパッド構成の詳細を示す。図8において、最上層のアルミ配線81が、第1及び第2の兼用パッドP1,P2とは異なるハッチングで描かれている。最上層のアルミ配線81には、VDD配線、VSS配線、VDDQ配線、VSSQ配線が含まれる。最上層のアルミ配線81を覆うポリイミド膜に開口を形成し、開口内に露出した最上層のアルミ配線の一部を専用パッドP0DQ29~DQ31、第1の兼用パッドP1VDDQ,VSSQ及び第2の兼用パッドP2VDD,VSSとしている。これらのパッドは、第1のエッジE1に沿ってx方向に一列に配列されている。ESD保護兼出力回路13及びESD保護回路14は、それぞれ対応するパッドに隣接して配置される。これらの回路は、最上層のアルミ配線81よりも下層図の裏面側に形成される。最上層のアルミ配線層81は、スルーホール82を介して下層の配線層等にも接続される。図9に、図8に示された7つのパッドの実際の寸法の一例を示す。図9において★印は、ボンディング領域の中心位置を示し、●印はプロービング領域の中心位置を示している。なお、本発明は、図8の寸法に限定されず任意の寸法を採用することができる。例えば、第2の兼用パッドP2のx方向に沿った長さを、専用パッドP0のx方向長さと同じにしてもよい。また、ボンディング領域とプロービング領域が一部重なりを持つように構成されてもよい。以上説明したように、本実施の形態に係る半導体装置は、ボンディングとプロービングの両方に使用される兼用パッドの面積を、ボンディングに用いられるがプロービングには用いられない専用パッドの面積よりも大きくしても、半導体チップのサイズの増大を抑制するとともに、配線レイアウトパターンの複雑化を防止することができる。以上、本発明についていくつかの実施の形態に即して説明したが、本発明は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において、種々の変形変更が可能である。例えば、上記実施の形態では、半導体装置として、DRAMに代表される半導体記憶装置を例示したが、本発明は他の半導体装置にも適用可能である。また、配列されるされるパッドの数やサイズは上記例に限らず任意に設定することができる。"