"ECCモードと多数決モードのいずれかのエラー訂正モードが選択可能な半導体記憶装置であって、複数個のRAMと、多数決モードにおいて、書込み時に前記複数個のRAMに同一の書込データを書込み、ECCモードにおいて、書込み時に前記複数個のRAMのいずれかにECCコードが付加された書込データを書込む制御部と、多数決モードにおいて、読出時に前記複数個のRAMに書込まれたデータの多数決結果を出力する多数決回路と、ECCモードにおいて、書込時に書込データに対するECCコードを生成するECC生成回路と、ECCモードにおいて、読出時に前記RAMに記憶されているECCコードが付加された書込データの誤り訂正を実行するECCエラー訂正回路とを備えた半導体記憶装置。しかしながら、特許文献1特開平6-52697号公報の多数決回路を用いたメモリでは、通常モードでは、誤り訂正が機能しないため信頼度が低下する。また、3値多数決回路を用いた場合には、以下のような問題がある。データ1ビットに対し、RAMの3ビットを使用するため、大容量のRAMが必要となる。一例を挙げると、ECC回路を用いた方式において、32ビットに対してECCのために7ビットを追加したとすると、使用するメモリ容量は22の増加となるのに対して、3値多数決回路を用いた方式において、使用するメモリ容量は3倍となり、200の増加となる。また、図2の構成において、1回の読出しまたは書込みアクセスにおいて、常に、3つのアドレスのメモリセルにアクセスするため、低速たとえば、80MHz以下であるにもかかわらず、RAMの消費電流は大きく減少しない。また、特許文献1に記載の通常モード構成のように、データ1ビットに対しRAM1ビットで記憶するモードを設けた場合では、誤り訂正が機能しないという課題がある。それゆえに、本発明の目的は、高信頼度、高速アクセス、および動作電流削減を兼ね備えた半導体記憶装置を提供することである。上記課題を解決するために、本発明の一実施形態は、ECCモードと多数決モードのいずれかのエラー訂正モードが選択可能な半導体記憶装置であって、複数個のRAMと、多数決モードにおいて、書込み時に複数個のRAMに同一の書込データを書込み、ECCモードにおいて、書込み時に複数個のRAMのいずれかにECCコードが付加された書込データを書込む制御部と、多数決モードにおいて、読出時に複数個のRAMに書込まれたデータの多数決結果を出力する多数決回路と、ECCモードにおいて、書込時に書込データに対するECCコードを生成するECC生成回路と、ECCモードにおいて、読出時にRAMに記憶されているECCコードが付加された書込データの誤り訂正を実行するECCエラー訂正回路とを備える。本発明の一実施形態によれば、多数決モードとECC回路モードを設けることによって、高信頼度、高速アクセス、および消費電流削減を兼ね備えることができる。以下、本発明の実施形態について図面を参照して説明する。図1は、本発明の実施形態の半導体記憶装置の構成を表わす図である。この半導体記憶装置は、制御論理10と、ECC生成回路12-1~12-3と、RAM0-0,0-1,1-0,1-1,2-0,2-1と、ECCエラー訂正回路14-1~14-3と、3値多数決回路16と、マルチプレクサ18-1~18-3とを備える。RAM0-0,0-1,1-0,1-1,2-0,2-1の各容量は16KBとする。RAM0-0,1-0,2-0は、制御信号上位によって選択される。RAM0-1,1-1,2-1は、制御信号下位によって選択される。この半導体記憶装置は、高速動作が必要な場合では、3値多数決モードで動作させ、高速動作が必要でない中速および低速動作時では、ECCモードで動作させることができる。制御論理10は、外部から多数決モードとECCモードのいずれのエラー訂正モードで動作させるかの指示を受け、この指示に基づいてエラー訂正モードを設定する。3値多数決モードでの動作3値多数決モードでは、下位メモリアドレスに3つのメモリマットRAM0-0,RAM1-0,RAM2-0を同一メモリアドレスにアサインし、上位メモリアドレスに別の3つのメモリマットRAM0-1,RAM1-1,RAM2-1を同一メモリアドレスにアサインする。制御信号上位/下位によって、3メモリマットRAM0-0,RAM1-0,RAM2-0または3メモリマットRAM0-1,RAM1-1,RAM2-1が同時にアサートされる。したがって、3値多数決モードでは、ユーザ使用可能容量32KBとなる。書込み時には、同一のデータがRAM0-0,RAM1-0,RAM2-0またはRAM0-1,RAM1-1,RAM2-1に書込まれる。読出し時には、3値多数決回路16は、RAM0-0,RAM1-0,RAM2-0から出力された39ビットのうち32ビットのデータ、またはRAM0-1,RAM1-1,RAM2-1から出力された39ビットのうち32ビットのデータの各ビットの多数決の結果を出力する。3値多数決モードでは、読出し時および書込み時にウエイトが挿入されず、高速なアクセスが実現できる。ECCモードでの動作ECCモードでは、下位メモリアドレスに3メモリマットRAM0-0,RAM1-0,RAM2-0を連続した別個のメモリアドレスにアサインし、上位メモリアドレスに3メモリマットRAM0-1,RAM1-1,RAM2-1を連続した別個のメモリアドレスにアサインする。制御信号上位/下位によって、RAM0-0,RAM1-0,RAM2-0,RAM0-1,RAM1-1,RAM2-1のいずれかがアサートされる。したがって、ECCモードでは、ユーザ使用可能容量96KBとなる。書込み時には、RAM0-0,RAM1-0,RAM2-0,RAM0-1,RAM1-1,RAM2-1のいずれかが選択される。32ビットの書込みデータが、選択されたRAMに送られるとともに、対応のECC生成回路12-1~12-3へも送られる。ECC生成回路12-1~12-3は、32ビットのデータを受けて、7ビットのECCコードを出力する。その結果、選択されたRAMへは上位32ビットの書込データと下位7ビットのECCコードの合計39ビットのデータが書込まれる。読出し時には、ECCエラー訂正回路14-1~14-3へRAM0-0,RAM1-0,RAM2-0,RAM0-1,RAM1-1,RAM2-1のいずれかから出力された39ビットのデータ32ビットの書込データと7ビットのECCコードが入力される。ECCエラー訂正回路14-1~14-3は、32ビットの書込みデータのエラー訂正を行なって出力する。ECCモードでは、読出し時および書込み時にウェイトが挿入されるため、高速にアクセスはできない。なお、上記の3値多数決モードとECCモードを切替えるレジスタを配置することによって、アプリケーションに応じて動作モードを切替えて使用することとしてもよい。以上のように、本発明の実施形態では、多数決モードとECCモードを設けることによって、高信頼度、高速アクセス、および動作電流削減を兼ね備えることができる。また、ECCモードでは、RAM3マットが連続するアドレスに配置されるため、使用可能なRAM空間を3倍に増加させることができる。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"