"抵抗値の変化によりデータを保持するメモリセルを複数含むメモリセルアレイと、前記メモリセルに保持された参照データと、比較データと、を比較して一致するか否かを判定する判定部と、を有する半導体記憶装置であって、前記判定部は、前記参照データと、前記比較データのレベルに従った比較データレベル信号と、第1レベルとされた前記比較データとにより、該参照データと該比較データが一致するか否かを判定することを特徴とする半導体記憶装置。請求項1に記載の半導体記憶装置において、前記判定部は、前記比較データを受け取り、該比較データのレベルを判定して前記比較データレベル信号を出力すると共に、該比較データを前記第1レベルとして出力する比較データレベル判定部と、前記第1レベルとされた前記比較データと前記参照データを比較し、前記比較データレベル信号に従って該参照データと該比較データが一致するか否かの判定を調整する一致判定部と、を有することを特徴とする半導体記憶装置。請求項2に記載の半導体記憶装置において、前記比較データレベル判定部は、前記比較データのレベルが前記第1レベルのとき、該第1レベルの比較データをそのまま出力すると共に、前記比較データのレベルが前記第1レベルであることを示す第1比較データレベル信号を出力し、また、前記比較データのレベルが前記第1レベルとは異なる第2レベルのとき、該第2レベルの比較データを前記第1レベルに変換して出力すると共に、前記比較データのレベルが前記第2レベルであることを示す第2比較データレベル信号を出力することを特徴とする半導体記憶装置。請求項3に記載の半導体記憶装置において、前記一致判定部は、前記比較データレベル判定部から前記第1比較データレベル信号を受け取ったとき、前記第1レベルとされた前記比較データと前記参照データを比較して、一致したときは、そのまま一致の判定結果を出力し、また、前記比較データレベル判定部から前記第2比較データレベル信号を受け取ったとき、前記第1レベルとされた前記比較データと前記参照データを比較して、一致したときは、その判定結果を逆にして不一致の判定結果を出力することを特徴とする半導体記憶装置。請求項1~4のいずれか1項に記載の半導体記憶装置において、前記メモリセルは、保持するデータにより抵抗値が変化する可変抵抗素子、および、該可変抵抗素子との接続を制御するトランジスタを有することを特徴とする半導体記憶装置。上述したように、従来、SRAMを使った大容量の連想メモリが利用されているが、SRAMセルは素子数が多いため、連想メモリのチップコストが高くなっていた。また、例えば、MRAMセルを使った連想メモリも研究開発されているが、制御が複雑になり、或いは、メモリセルの寿命を短縮するといった課題があるため、実用化には到っていない。一実施形態によれば、抵抗値の変化によりデータを保持するメモリセルを複数含むメモリセルアレイと、判定部と、を有する半導体記憶装置が提供される。前記判定部は、前記メモリセルに保持された参照データと、比較データと、を比較して一致するか否かを判定する。前記判定部は、前記参照データと、前記比較データのレベルに従った比較データレベル信号と、第1レベルとされた前記比較データとにより、該参照データと該比較データが一致するか否かを判定する。開示の半導体記憶装置は、メモリセルおよび比較動作をシンプルにしてチップコストを低廉化することができるという効果を奏する。まず、半導体記憶装置の実施例を詳述する前に、図1を参照して半導体記憶装置の一例を説明する。図1は、半導体記憶装置の一例を示す回路図であり、SRAMを適用した連想メモリの例を示している。図1において、参照符号101はデータ部を示し、また、102および103はサーチ部を示す。なお、参照符号113,114,121,122,131,132は、nチャネル型MOSトランジスタnMOSトランジスタを示し、また、111,112は、インバータを示す。図1に示されるように、連想メモリは、SRAMセルで構成されたデータ部101と、それぞれ2つのトランジスタ121,122および131,132を含むサーチ部102および103を有する。データ部101は、高レベルHまたは低レベルLのデータを保持するための入出力が交差接続された2つのインバー111,112と、相補のデータ線BLD,/BLDとの接続を制御するトランジスタ113,114を有する。ここで、トランジスタ113,114のゲートは、ワード線WLに接続され、ワード線WLがHのときにオンして、SRAMセルデータ部101の相補の記憶保持ノードD,/Dをデータ線BLD,/BLDに接続するようになっている。すなわち、データ部101からデータを読み出す場合、ワード線WLをHに立ち上げてトランジスタ113,114をオンし、データ線BLD,/BLDを介して記憶保持ノードD,/Dのレベルを読み出す。また、データ部101にデータを書き込む場合、ワード線WLをHに立ち上げてトランジスタ113,114をオンし、データ線BLD,/BLDを介して記憶保持ノードD,/Dのレベルを制御して所定のデータを書き込む。このデータ部101に書き込まれた所定のデータが参照データになる。ところで、連想メモリは、データの読み出しおよび書き込み動作だけでなく、上述した参照データと、比較対象のデータとの比較動作も行うことができるようになっている。すなわち、比較動作を行う場合、比較対象となる比較データを相補の比較データ線SB,/SBに与えて参照データとの比較一致、または、不一致の判定を行う。この比較データ線SB,/SBに与える比較データは相補信号であり、それぞれサーチ部102,103のnMOSトランジスタ122,132のゲートに供給される。ここで、サーチ部102では、SBがゲートに接続されたトランジスタ122に対して、記憶保持ノードDの電位がゲートに与えられたトランジスタ121が直列に接続されている。また、サーチ部103では、/SBがゲートに接続されたトランジスタ132に対して、記憶保持ノード/Dの電位がゲートに与えられたトランジスタ131が直列に接続されている。従って、各サーチ部102または103において、直列接続されたトランジス121,122または131,132が両方ともオンしたとき、すなわち、両トランジスタのゲートがHのときに、マッチライン/MLがLになる。このマッチライン/MLがLになったとき、参照データと比較データが一致したと判定する。具体的に、例えば、記憶保持ノードDがHで/DがLに対して、比較データ線SBがHで/SBがLならば一致と判定し、逆に、比較データ線SBがLで/SBがHならば不一致と判定する。このように、図1に示す連想メモリは、多数の素子トランジスタを使用して構成されているため、連想メモリのチップコストが高くなっていた。以下、半導体記憶装置の実施例を、添付図面を参照して詳述するが、まず、図2~図4を参照して、本実施例の半導体記憶装置連想メモリに適用される1T-1R型メモリセルの一例としてのMRAMに用いるMTJ素子を説明する。ここで、1T-1R型メモリセルの一例としてのMRAMは、MTJMagnetoTunnelJunction:磁気トンネル接合素子の抵抗値が、強磁性体自由層の磁化方向で変わる性質を利用してデータを格納する不揮発性メモリである。まず、図2を参照して、MTJ素子からのデータ読み出し処理を説明する。図2aに示されるように、MTJ素子1は、情報を記憶するための強磁性体層自由層:フリー層11、原子数個程度の厚さを有する絶縁膜トンネルバリア膜12および電流により磁化の方向が変化しない強磁性体層固定層:ピン層13を有する。ここで、自由層11は、磁化反転が生じ易い強磁性体層であり、また、固定層13は、磁化反転が生じ難い強磁性体層である。なお、参照符号T1およびT2は、それぞれ自由層11および固定層13に接続された端子を示している。MTJ素子1は、図2bに示されるように、自由層11の磁化方向が固定層13の磁化方向と同じとき、すなわち、自由層11が固定層13と同じ向きに磁化されているとき、その抵抗値は小さくなり、端子T1からT2対して大きな電流Ipが流れる。一方、図2cに示されるように、自由層11の磁化方向が固定層13の磁化方向と逆のとき、すなわち、自由層11が固定層13と逆向きに磁化されているとき、その抵抗値は大きくなり、端子T1からT2対して小さな電流Iapしか流れない。そして、MRAMは、MTJ素子1において、固定層13に対する自由層11の磁化方向が同じ場合の電流Ipと逆の場合の電流Iapの特性の違いIp>Iapに従って、MTJ素子1に書き込まれたデータの読み出しを行う。ここで、MTJ素子1に対して電流を流し過ぎると、自由層11の磁化方向が反転してしまうため、例えば、読み出し電流と書き込み電流の間には、十分なマージンが設けられるようになっている。次に、図3および図4を参照して、MTJ素子に対するデータ書き込み処理を説明する。ここで、MTJ素子1に対してデータを書き込む手法としては、例えば、図3に示すスピン注入方式、並びに、図4に示す合成磁場方式がある。まず、スピン注入方式は、磁性材料に電流を流すことで磁化の方向が反転する現象スピン注入磁化反転を利用してデータの書き込みを行うものである。すなわち、スピン注入方式は、図3aおよび図3bに示されるように、例えば、自由層11と固定層13の磁化方向が逆で抵抗が大きいMTJ素子1に対して、端子T1とT2の間に流す電流Iの絶対値を制御してデータの書き込みを行う。具体的に、例えば、初期状態として、自由層11と固定層13の磁化方向が逆である状態、すなわち、MTJ素子1の抵抗値が大きい状態であった場合、MTJ素子1に流す電流Iの絶対値を自由層の磁化方向が変化する閾値Icより大きくすると、自由層11の磁化方向が固定層13の磁化方向と同じ向きに変化して抵抗値が小さくなる。一方、MTJ素子1に流す電流Iの絶対値が閾値Icより小さいと、自由層11の磁化方向は変化せず、MTJ素子1の抵抗値は大きいままとなる。すなわち、MTJ素子1への電流Iの絶対値が所定の閾値を超えると、自由層11の磁化方向が変化して、例えば、MTJ素子1の大きな抵抗値が小さく変化する。次に、合成磁場方式は、MTJ素子の上下の配線に流れる電流による磁場合成磁場を利用してデータの書き込みを行うものである。すなわち、合成磁場方式は、図4に示されるように、例えば、MTJ素子1の上下の配線L1およびL2に流れる電流IyおよびIxの合成磁場により、自由層11の磁化方向を制御してデータ書き込みを行う。このように、MRAMは、MTJ素子1において、固定層13に対する自由層11の磁化方向を制御することで、MTJ素子1の抵抗値を変化させてデータ書き込みを行うことができるようになっている。次に、図5~図7を参照して1T-1R型メモリセルによるデータ比較動作、すなわち、連想メモリとして使用する場合のデータ比較動作について説明する。ここで、図5は、本実施例の半導体記憶装置に適用する1T-1R型メモリセルの等価回路を示す図であり、また、図6および図7は、図5の1T-1R型メモリセルによるデータ比較動作を説明するための図である。なお、本実施例の半導体記憶装置に適用する1T-1R型メモリセルは、上述したMTJ素子を使用したMRAMのセルに限定されるものではなく、図14を参照して後述するReRAMおよびPCRAMといったセルであってもよい。図5~図7において、参照符号DBはデータバスデータ線,フィールド線,ビット線とも呼ばれるを示し、WLはワード線を示し、そして、VSSは低電位電源線を示す。図5に示されるように、MRAMセルは、図2~図4を参照して説明したMTJ素子1に対応する可変抵抗R0と、セルトランジスタTr0により表される。ここで、可変抵抗R0およびトランジスタTr0は、データバスDBと低電位電源線VSSとの間に直列接続されている。ここで、可変抵抗R0の抵抗値が大きいとき、すなわち、自由層11の磁化方向が固定層13の磁化方向と逆向きのとき、MRAMセル10に高レベルHのデータが保持されているものとする。逆に、可変抵抗R0の抵抗値が小さいとき、すなわち、自由層11の磁化方向が固定層13の磁化方向と同じ向きのとき、MRAMセル10に低レベルLのデータが保持されているものとする。図6を参照して、比較対象となる比較データがHのとき、このHの比較データとMTJ素子1に書き込まれた参照データの比較動作を説明する。まず、図6aに示されるように、MTJ素子1に書き込まれた参照データがHのとき可変抵抗R0の抵抗値は大きく、また、図6bに示されるように、MTJ素子1に書き込まれたデータがLのとき可変抵抗R0の抵抗値は小さい。従って、Hの比較データとの比較を行う場合、ワード線WLをHとしてトランジスタTr0をオンし、データバスDBに対して高レベルH例えば、高電位電源線のレベルを印加して可変抵抗R0を流れる電流をチェックする。ここで、図6aに示されるように、電流I0が小ならば、可変抵抗R0が大きくて、MTJ素子1MRAMセル10に書き込まれた参照データがHの場合であり、比較データとMRAMセル10に書き込まれた参照データは一致すると判定する。一方、図6bに示されるように、電流I0が大ならば、可変抵抗R0が小さくて、MTJ素子1に書き込まれた参照データがLの場合であり、比較データとMRAMセル10に書き込まれた参照データは不一致であると判定する。次に、図7を参照して、比較対象となる比較データがLのとき、このLの比較データとMTJ素子1に書き込まれた参照データの比較動作を説明する。まず、図7aに示されるように、MTJ素子1に書き込まれた参照データがHのとき可変抵抗R0の抵抗値は大きく、また、図7bに示されるように、MTJ素子1に書き込まれたデータがLのとき可変抵抗R0の抵抗値は小さい。なお、Lの比較データとの比較を行う場合、ワード線WLをHとしてトランジスタTr0をオンし、Hの比較データとの比較を行う場合と同様に、データバスDBに対して高レベルHを印加して可変抵抗R0を流れる電流をチェックする。すなわち、データバスDBに対しては、低レベルLの比較データそのものではなく、Lの比較データを反転論理反転したHを印加する。ただし、Lの比較データとの比較を行う場合、図6aおよび図6bを参照して説明した本来のHの比較データとの比較を行う場合とは異なり、可変抵抗R0を流れる電流I0の大小による判定結果は逆になる。すなわち、図7aに示されるように、電流I0が大ならば、可変抵抗R0が小さくて、MTJ素子1に書き込まれた参照データがLの場合となって、そのまま判定すると不一致となる。しかしながら、これは、比較データをLからHに反転した比較結果なので、判定を逆にして、比較データとMRAMセル10に書き込まれた参照データは一致すると判定する。一方、図7bに示されるように、電流I0が小ならば、可変抵抗R0が大きくて、MTJ素子1に書き込まれたデータがHの場合となって、そのまま判定すると一致となる。しかしながら、これは、比較データをLからHに反転した比較結果なので、判定を逆にして、比較データとMRAMセル10に書き込まれた参照データは不一致であると判定する。すなわち、比較データがHでもLでも電流値I0を観測できるように、データバスマッチラインには、常にHデータを伝送し、参照データと比較データの一致/不一致を、電流値I0の大小と共に、比較データのレベルを考慮して判定を行う。すなわち、後述するように、本実施例の半導体記憶装置においては、比較データがHかLかはH/L判定部21により判定し、その判定結果を踏まえて一致判定部23が一致/不一致を調整して判定する。図8は、第1実施例の半導体記憶装置の全体構成の要部を示すブロック図である。図8において、参照符号20はMRAM連想メモリ半導体記憶装置,21はH/L判定部,22はMRAMアレイ,23は一致判定部,そして,24はアンドゲートを示す。図8に示されるように、H/L判定部比較データレベル判定部21は、比較対象となる比較データD0~Dmがそれぞれ高レベルHであるか低レベルLであるかを判定し、データバスDBに対しては全てHを印加する。すなわち、比較データD0~DmのうちHのものは、そのまま対応するデータバスDBをHとし、また、比較データD0~DmのうちLのものは、そのLをHに反転して対応するデータバスDBをHとする。ここで、H/L判定部21は、Hの比較データ、および、LをHに反転した比較データの情報データの極性情報DLHを一致判定部23に供給する。すなわち、H/L判定部21は、元からHの比較データと、LをHに反転した比較データの情報DLHを、例えば、mビットのデータとして、H/L判定部21から一致判定部23に供給する。一致判定部23では、データの極性情報DLHに従って、Hのままの比較データと、LをHに反転した比較データを認識して、一致/不一致の判定結果を調整する。すなわち、LをHに反転した比較データに対しては、一致/不一致の判定結果を逆にして出力する。一致判定部23は、上述したHのままの比較データと、LをHに反転した比較データとの判定結果の調整を行った後、例えば、一致の場合はHを、また、不一致の場合はLを、それぞれ信号線DBJに出力する。さらに、アンドゲート24は、信号線DBJを介して一致判定部23からの全ビットの一致/不一致の判定結果を受け取り、全ビット一致ならば、そのアドレスは、検索データが格納されているアドレスということになり、信号線DJを介してHを出力する。図9は、図8に示す半導体記憶装置におけるH/L判定部21の一例を示す回路図である。図9に示されるように、H/L判定部21は、複数のインバータ211~216およびトランスファゲート217~219を有する。なお、図9に示すH/L判定部21は、単なる例であり、様々な回路構成とすることができるのはいうまでもない。図9に示されるように、H/L判定部21は、内部クロックCLKにより、トランスファゲート217を制御してデータDn比較データD0~Dmを取り込む。取り込んだデータDnは、サイクル中は交差接続されたインバータ212,213ラッチに保持しておく。ここで、データDnがHのとき、ラッチ212,213およびインバータ214を介したHの信号がトランスファゲート219を介してデータ線DBnに出力される。このとき、そのHのデータDnに対応するビットのデータ極性情報DLHは、Hとなる。また、データDnがLのとき、ラッチ212,213およびインバータ214を介したLの信号がインバータ216で反転され、トランスファゲート218を経由して、Hの信号がデータ線DBnに出力される。このとき、そのLのデータDnに対応するビットのデータ極性情報DLHは、Lとなる。以上により、H/L判定部21は、入力されたHの比較データはそのままHとして出力し、また、入力されたLの比較データはHに反転して出力する。そして、H/L判定部21は、元からHの比較データと、LをHに反転した比較データの情報を、データ極性情報DLHとして後述する一致判定部23に出力する。図10は、図8に示す半導体記憶装置における一致判定部23の一例を示す回路図である。図10に示されるように、一致判定部23は、電流源231、コンパレータ232、複数のインバータ233,234およびトランスファゲート235,236を有する。なお、図10に示す一致判定部23は、単なる例であり、様々な回路構成とすることができるのはいうまでもない。図10に示されるように、一致判定部23は、コンパレータ232により、データバスDBの信号レベルと基準電圧Vrefの比較を行い、そのコンパレータ232の出力信号PDBJは、トランスファゲート235および236に入力される。なお、基準電圧Vrefは、コンパレータ232の負入力に与えられ、例えば、高レベルH高電位電源電圧:例えば、1.5Vと低レベルL低電位電源電圧:例えば、0Vの中間の電位例えば、0.75Vとされている。また、コンパレータ232の正入力には、データバスDBの電位が与えられるが、電流源231によりHレベルに保持されるようになっている。ここで、トランスファゲート235および236には、データ極性情報DLHの信号が供給され、DLHがHのときは、信号PDBJがトランスファゲート236を介してそのままDBJとして出力される。一方、DLHがLのとき、信号PDBJは、インバータ234により反転され、トランスファゲート235を経由してその信号PDBJが反転された信号がDBJとして出力される。具体的に、例えば、Vref=0.75Vで、DBがH1.5VだとPDJBはH判定となり、DBがL0VだとPDJBはLとなる。そして、DLHがHのとき、すなわち、比較データがHのときは、PDJBがそのままDBJとして出力される。一方、DLHがLのとき、すなわち、比較データがLで、そのLの比較データをHに反転して参照データとの比較を行った場合、PDJBを反転した信号がDBJとして出力される。これにより、一致判定部23では、DLHに従って、Hのままの比較データに対しては、一致/不一致の判定結果をそのまま出力し、また、LをHに反転した比較データに対しては、一致/不一致の判定結果を逆にして出力する。上述した第1実施例および以下に述べる第2実施例の半導体記憶装置によれば、連想メモリを、例えば、MRAMの1T-1R型といったシンプルな素子で構成することにより、大幅にコストダウンを図ることができる。さらに、参照データと比較データの比較動作をシンプルにすることで、回路を簡略化してチップコストを低廉化することが可能になる。図11は、第2実施例の半導体記憶装置の全体構成を示すブロック図である。ここで、図8~図10を参照して説明したH/L判定部21および一致判定部23は、図11に示す半導体記憶装置3では、判定部30としてまとめられている。図11に示されるように、本第2実施例の半導体記憶装置MRAM連想メモリ3は、判定部30、MRAMアレイ31、ワードデコーダ32、コラムスイッチ33、アドレスカウンタ34、および、アドレスバッファ35を有する。さらに、連想メモリ3は、コマンドバッファ36、コマンドデコーダ37、リード/ライトR/Wアンプ38、および、データバッファ39を有する。ここで、上述したように、判定部30は、H/L判定部21および一致判定部23の両方の機能を有している。連想メモリ3は、外部からアドレス信号Addおよびコマンド信号CMDを入力し、データの書き込み動作、データの読み出し動作、および、参照データと比較データの比較動作を選択して行うようになっている。ここで、コマンド信号CMDは、コマンドバッファ36を介してコマンドデコーダ37およびアドレスカウンタ34に供給される。コマンドデコーダ37は、与えられたコマンドをデコードして、ワードデコーダ32、コラムスイッチ33、R/Wアンプ38、データバッファ39、および、判定部30を制御する。なお、アドレスカウンタ34は、外部からのアドレス信号Addを用いずに内部アドレスを生成するために使用される。まず、通常使用時の書き込み動作は、アドレス信号Addをアドレスバッファ35に入力し、そのAddに対応したMRAMアレイ31におけるメモリセルをワードデコーダ32およびコラムスイッチ33により選択する。そして、その選択されたMRAMアレイ31のメモリセルに対して、データバッファ39,R/Wアンプ38およびコラムスイッチ33を介して、与えられたデータDQを書き込む。ここで、通常使用時の書き込み動作では、判定部30は使用しない。また、通常使用時の読み出し動作は、書き込み動作と同様に、アドレス信号Addをアドレスバッファ35に入力し、そのAddに対応したMRAMアレイ31におけるメモリセルをワードデコーダ32およびコラムスイッチ33により選択する。そして、その選択されたMRAMアレイ31のメモリセルからコラムスイッチ33,R/Wアンプ38およびデータバッファ38を介してデータDQを読み出す。ここで、通常使用時の読み出し動作では、判定部30は使用しない。次に、参照データと比較データの比較動作を説明する。まず、データ検出のためのコマンドCMDが入力されると、内部アドレスカウンタ34によってMRAMアレイ31において、比較するアドレスのデータ参照データを指定する。すなわち、アドレスカウンタ34からアドレスバッファ35に対して選択アドレスが入力され、ワードデコーダ32およびコラムスイッチ33を介して、MRAMアレイ31にける所定のメモリセルが選択される。そして、選択されたメモリセルに保持されているデータは、参照データとしてコラムスイッチ33を介して判定部30に供給される。ここで、アドレスカウンタ34で発生された内部アドレスにより選択される参照データは、例えば、8ビット、16ビット、或いは、32ビットといった複数ビットのデータである。判定部30には、データバッファ39およびR/Wアンプ38を介して、比較対象となる比較データDQが入力され、図8~図10を参照して説明したH/L判定部21および一致判定部23による処理が行われる。ここで、判定部30に与える比較データは、例えば、参照データと同じビット数とされ、それらのビット数が全て一致したときに、一致判定を行う。図11に示す連想メモリ3において、判定部30からの一致判定としては、アドレスバッファ35を介した一致アドレスと一致フラグが出力されるようになっている。図12は、図11に示す半導体記憶装置におけるMRAMアレイを説明するための図である。図12に示されるように、MRAMアレイ31は、マトリクス状に設けられたデータバスDB0,DB1,DB2,...とワード線WL0,WL1,WL2,...との交差個所に設けられた複数のメモリセルMCを有する。ここで、各メモリセルMCは、例えば、前述した図5、或いは、後述する図14のような1T-1R型の素子とされている。なお、1T-1R型の素子を描いた図におけるデータバスDBおよびワード線WLは、それぞれ図12におけるデータバスDB0,DB1,DB2,...のいずれか1本およびワード線WL0,WL1,WL2,...のいずれか1本に相当する。図13は、図12に示すMRAMアレイの動作シーケンスを説明するための図である。ここで、図13は、例えば、MRAMアレイ31の全てのメモリセルにLが書き込まれていた場合、ワード線WL0~WL8を順番に選択したときの判定結果iDB0~iDB8を示している。図13に示されるように、ワード線WL0~WL8を順番にHにして、そのワード線の立ち上げ毎に判定を行った場合、例えば、ワード線WL0とWL8を選択して判定を行ったときに、全てのiDB0~iDB8がHになる。すなわち、ワード線WL0およびWL8を選択したとき、これらWL0およびWL8対応するアドレスのMRAMアレイ31のメモリセルに書き込まれていたデータ参照データと比較データが一致するのが分かる。従って、WL0とWL8のアドレスでデータが一致しているという判定結果が得られることになる。図14は、1T-1R型メモリセルの他の例としてのReRAMおよびPCRAMを示す図であり、図14aは、メモリセルを構成する可変抵抗素子50およびスイッチング素子51を示し、また、図14bは、メモリセルの等価回路図を示す。前述したように、本実施例に適用される1T-1R型メモリセルは、図2~図5を参照して説明したMRAMセルだけでなく、ReRAMやPCRAMといったメモリセルも適用することができる。すなわち、図14aにおいて、前述したMRAMセルでは、可変抵抗素子50がMTJ素子であり、スイッチング素子51がnMOSトランジスタとされている。これに対して、ReRAMセルでは、可変抵抗素子50がCERColossalElectroResistanceEffect素子として構成されている。ここで、ReRAMセルは、金属酸化物によって構成された記憶素子に電圧を印加することによって発生する電気抵抗の変化を利用した不揮発性のメモリセルである。また、等価回路としては、図14bに示されるように、MRAMセルと同様に可変抵抗R0とトランジスタTr0で表すことができる。また、PCRAMセルでは、図14aにおける可変抵抗素子50が、例えば、カルコゲナイド膜とされている。すなわち、PCRAMセルでは、カルコゲナイド膜等の記憶素子50の層状態による抵抗値の違いを使用した不揮発性のメモリセルである。なお、等価回路としては、図14bに示されるように、MRAMセルと同様に可変抵抗R0とトランジスタTr0で表すことができる。このPCRAMセルは、非晶質のアモルファス状態のときは高抵抗で、結晶質のときは低抵抗になる性質を利用するものあり、記憶素子50としてのカルコゲナイド膜は、単なる例に過ぎず、様々なものを使用することができる。なお、層状態は、例えば、熱を印加して変化させることができる。このように、本実施例の半導体記憶装置に適用される1T-1R型メモリセルとしては、MRAMセルに限定されるものではなく、例えば、ReRAMセルやPCRAMセル等の1T-1R型メモリセルであればよい。また、本実施例の半導体記憶装置に適用される1T-1R型メモリセルでなくとも、抵抗値の変化によりデータを保持するメモリセルであれば、例えば、相補の構成を有する2T-2R型メモリセルや、他の様々なメモリセルを適用することができる。さらに、上述したMRAMセル,ReRAMセルおよびPCRAMセルは、全て不揮発性のメモリセルであるが、本実施例に適用するメモリセルとしては、揮発性のメモリセルであってもよい。以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。付記1抵抗値の変化によりデータを保持するメモリセルを複数含むメモリセルアレイと、前記メモリセルに保持された参照データと、比較データと、を比較して一致するか否かを判定する判定部と、を有する半導体記憶装置であって、前記判定部は、前記参照データと、前記比較データのレベルに従った比較データレベル信号と、第1レベルとされた前記比較データとにより、該参照データと該比較データが一致するか否かを判定することを特徴とする半導体記憶装置。付記2付記1に記載の半導体記憶装置において、前記判定部は、前記比較データを受け取り、該比較データのレベルを判定して前記比較データレベル信号を出力すると共に、該比較データを前記第1レベルとして出力する比較データレベル判定部と、前記第1レベルとされた前記比較データと前記参照データを比較し、前記比較データレベル信号に従って該参照データと該比較データが一致するか否かの判定を調整する一致判定部と、を有することを特徴とする半導体記憶装置。付記3付記2に記載の半導体記憶装置において、前記比較データレベル判定部は、前記比較データのレベルが前記第1レベルのとき、該第1レベルの比較データをそのまま出力すると共に、前記比較データのレベルが前記第1レベルであることを示す第1比較データレベル信号を出力し、また、前記比較データのレベルが前記第1レベルとは異なる第2レベルのとき、該第2レベルの比較データを前記第1レベルに変換して出力すると共に、前記比較データのレベルが前記第2レベルであることを示す第2比較データレベル信号を出力することを特徴とする半導体記憶装置。付記4付記3に記載の半導体記憶装置において、前記一致判定部は、前記比較データレベル判定部から前記第1比較データレベル信号を受け取ったとき、前記第1レベルとされた前記比較データと前記参照データを比較して、一致したときは、そのまま一致の判定結果を出力し、また、前記比較データレベル判定部から前記第2比較データレベル信号を受け取ったとき、前記第1レベルとされた前記比較データと前記参照データを比較して、一致したときは、その判定結果を逆にして不一致の判定結果を出力することを特徴とする半導体記憶装置。付記5付記1~4のいずれか1項に記載の半導体記憶装置において、前記メモリセルは、保持するデータにより抵抗値が変化する可変抵抗素子、および、該可変抵抗素子との接続を制御するトランジスタを有することを特徴とする半導体記憶装置。付記6付記5に記載の半導体記憶装置において、前記メモリセルは、1T-1R型メモリセルであることを特徴とする半導体記憶装置。付記7付記6に記載の半導体記憶装置において、前記可変抵抗素子および前記トランジスタは、前記第1レベルとされた前記比較データが与えられた高電位電源レベルのデータバスと、低電位電源レベルの低電位電源線との間に直列に接続され、前記トランジスタは、そのゲートにワード線が接続されたnチャネル型MOSトランジスタであり、前記データバスのレベルに従って、前記参照データと前記比較データが一致するか否かを判定することを特徴とする半導体記憶装置。付記8付記5~7のいずれか1項に記載の半導体記憶装置において、前記メモリセルは、MRAMセル,ReRAMセルまたはPCRAMセルであることを特徴とする半導体記憶装置。"