半導体基板と、前記半導体基板上に設けられた第1の絶縁膜と、前記第1の絶縁膜上に選択的に設けられた第2の絶縁膜と、前記第2の絶縁膜上より、前記第2の絶縁膜が設けられていない領域上に延在して選択的に設けられた半導体層と、前記半導体層の一部の全周囲にゲート絶縁膜を介し、前記第1の絶縁膜上に設けられた包囲構造のゲート電極と、前記ゲート電極に自己整合し、前記半導体層に設けられた、直下に空孔を有するソースドレイン領域とからなるMIS電界効果トランジスタと、前記ソース領域あるいはドレイン領域上に設けられた電荷蓄積電極と、前記電荷蓄積電極の側面及び上部にキャパシタ絶縁膜を介して設けられたセルプレート電極とからなるスタック型キャパシタとを備えてなることを特徴とする半導体記憶装置。前記半導体層が歪み構造を有していることを特徴とする請求項1に記載の半導体記憶装置。本発明が解決しょうとする課題は、従来例に示されるように、半導体基板にPN接合を有するMIS電界効果トランジスタトランスファーゲートを形成しているため1接続するメモリーセル数に伴い、大きなPN接合容量がつくので、ビット線容量を低減できないことによるセンスアンプの検出能力の向上が難しかったこと。2局所的なα線照射により、大きな半導体基板に電子正孔対をつくりやすいことによるα線ソフトエラー耐性が低かったこと。3PN接合リーク及びサブスレッショルドリークを防止しにくいことにより、電荷保持特性が悪いため、データーを再書き込みするリフレッシュ動作を短時間で繰り返さなければならなかったこと。4ビット線に大きなPN接合容量がつくため、1本のビット線に接続するメモリーセル数を増加させられないことによる高集積化が難しかったこと。及び従来例には示されていないが、5安価な半導体基板を使用して、容易なプロセスにより、絶縁膜上に単結晶半導体層を形成し、単結晶半導体層の下面に存在してしまうバックチャネルを完全に制御できるSOI構造のMIS電界効果トランジスタを形成できる技術に乏しかったこと。6MIS電界効果トランジスタの高速化によって発生する熱による温度上昇により、キャリアの散乱等により移動度が低下し、高温での速度特性が劣化するため、保障温度範囲における速度保障が難しかったこと。等の問題が顕著になりつつあり、現状技術によるメモリーセルの微細化及びキャパシタ容量の減少防止キャパシタ絶縁膜の薄膜化及び高誘電率材料の導入だけでは、さらなる大規模記憶装置の製造が困難になってきたことである。上記課題は、半導体基板と、前記半導体基板上に設けられた第1の絶縁膜と、前記第1の絶縁膜上に選択的に設けられた第2の絶縁膜と、前記第2の絶縁膜上より、前記第2の絶縁膜が設けられていない領域上に延在して選択的に設けられた半導体層と、前記半導体層の一部の全周囲にゲート絶縁膜を介し、前記第1の絶縁膜上に設けられた包囲構造のゲート電極と、前記ゲート電極に自己整合し、前記半導体層に設けられた、直下に空孔を有するソースドレイン領域とからなるMIS電界効果トランジスタと、前記ソース領域あるいはドレイン領域上に設けられた電荷蓄積電極と、前記電荷蓄積電極の側面及び上部にキャパシタ絶縁膜を介して設けられたセルプレート電極とからなるスタック型キャパシタとを備え、前記MIS電界効果トランジスタ及びスタック型キャパシタとにより構成した本発明の半導体記憶装置DRAMによって解決される。以上説明のように本発明によれば、通常の安価な半導体基板を使用して、半導体基板上に絶縁膜を介して完全空乏型の単結晶半導体層Siを設け、一部の半導体層の周囲にゲート酸化膜を介して包囲型ゲート電極を有するチャネル領域を設け、残りの半導体層にソースドレイン領域を設けたSOI構造のMIS電界効果トランジスタを有するDRAMを形成できるため、ソースドレイン領域の接合容量の低減実質ゼロ及び空乏層容量の低減によりビット線容量の低減化によるセンスアンプの検出能力の向上、薄膜の完全空乏型の半導体層にソースドレイン領域を形成できることによるα線ソフトエラー耐性の強化、ソースドレイン領域の耐圧改善及びサブスレッショルド特性の改善により、閾値電圧の低減化による低電力化等が可能である。また成長するシリコン窒化膜Si3N4の膜厚により、3段階形成する半導体層の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型薄膜のSOI構造の単結晶半導体層を容易に形成することが可能である。また下地の絶縁膜の影響のない結晶性が良好な半導体層にのみチャネル領域を形成できるため、安定した特性を持つSOI構造のMIS電界効果トランジスタを形成することが可能である。またゲート酸化膜を介して設けられたゲート電極により半導体層を包囲して形成できるため、チャネル以外の電流経路を遮断でき、完全なチャネル制御が可能で、電流リークを防止でき、蓄積電荷の消失を低減できることによる保持特性の改善リフレッシュ動作の緩和、また4面上下面及びチャネル幅方向の2側面にチャネルを形成できるため、表面の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることによる高速化が可能である。またSOI構造の半導体層に形成したソースドレイン領域下に放熱用の空孔を設けることにより、MIS電界効果トランジスタの高速化によって発生する熱による温度上昇を抑制し、高温での速度特性の劣化を改善することも可能である。またMIS電界効果トランジスタのソースドレイン領域と半導体基板間の容量を、空孔を設けることにより低減でき空気とシリコン酸化膜SiO2との誘電率の相違で約1/4になる、さらなるビット線容量の低減によるセンスアンプの検出能力の向上あるいは1本のビット線に接続できるメモリーセルを増加させることによる高集積化が可能である。またソース領域に自己整合して積層型の電荷蓄積電極を形成できることによる高集積化が可能である。またチャネル領域を形成する微細な半導体層に自己整合して、MIS電界効果トランジスタの構成要素低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び包囲型ゲート電極及び放熱用且つビット線容量低減の空孔を微細に形成することも可能である。また格子定数の小さなSi層を、左右から格子定数の大きなSiGe層により挟んだ構造の半導体層を形成することもできるため、左右のSiGe層から歪みSi層の格子定数を広げることが可能で、キャリアの移動度を増加させることができることによる、MIS電界効果トランジスタの高速化が可能である。また半導体層と金属層の化合物である、いわゆるメタルソースドレイン領域サリサイド層に形成することも可能で、ソースドレイン領域の抵抗を低減することにより高速化を可能にすることもできる。また筒状構造の電荷蓄積電極の内側面及び外側面にキャパシタ絶縁膜を介してセルプレート電極を形成することも可能で、表面上の占有面積を増やすことなく、キャパシタ容量をほぼ2倍にできるため、センスアンプの検出能力を向上させることによる高性能化あるいは高集積化が可能となる。即ち、高速大容量通信、携帯情報端末、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つ包囲型ゲート電極及び空孔を有するMIS電界効果トランジスタトランスファーゲート及びスタック型キャパシタからなるSOI構造のDRAMのメモリーセルを得ることができる。本発明者は当該技術を、3段階横水平方向エピタキシャル成長を利用した、絶縁膜上の包囲型ゲート電極及び空孔付きスタックキャパシタ型DRAMStackedCapacitorTypeDynamicRandomAccessMemorywithSurroundingGateandCavityOnInsulator構造と命名し、SDRAMSUGCOINエスディーラムサッグコインと略称する。本願発明は、1Si基板上に選択的にSi層を縦垂直方向にエピタキシャル成長させる。2縦垂直方向エピタキシャルSi層の側面の一部から絶縁膜上に横水平方向エピタキシャルSi層を成長させる。第1段階の横水平方向エピタキシャル成長3チャネル部に相当する箇所のSi層及びその周囲の絶縁膜を除去する開孔部を形成する。4露出したSi層の側面間にチャネル領域形成用のSi層を成長する。第2段階の横水平方向エピタキシャル成長5チャネル形成用のSi層の周囲にゲート絶縁膜を介して包囲型ゲート電極を平坦に埋め込む。6包囲型ゲート電極に自己整合してソースドレイン領域形成用のSi層の一部及び直下の絶縁膜を除去する開孔部を形成する。7露出した一部のソースドレイン領域形成用のSi層とチャネル領域形成用のSi層の側面間及び1対のチャネル領域形成用のSi層の側面間に再度ソースドレイン領域形成用のSi層を成長し、直下部に空孔を形成する。第3段階の横水平方向エピタキシャル成長8包囲型ゲート電極に自己整合してソースドレイン領域を形成する。等によりMIS電界効果トランジスタトランスファーゲートを形成する。9包囲型ゲート電極の側壁に形成されたサイドウォールに自己整合してソース領域が形成されたSi層上に電荷蓄積電極を形成する。10電荷蓄積電極の全側面及び上面にキャパシタ絶縁膜を成長する。11キャパシタ絶縁膜を介して電荷蓄積電極に対向するセルプレート電極を形成する。等の技術を使用して、シリコン基板上にシリコン窒化膜が設けられ、シリコン窒化膜上には、選択的にシリコン酸化膜が設けられ、シリコン酸化膜上より、シリコン酸化膜が設けられていない領域上に延在して選択的に半導体層第1、第2及び第3段階の横水平方向エピタキシャルSi層からなる半導体層が設けられ、第2段階成長のSi層の全周囲にはゲート酸化膜を介して、シリコン窒化膜上に包囲型ゲート電極ワード線が設けられ、包囲型ゲート電極の上面部の側壁にはサイドウォールが設けられ、直下に空孔を有する第3段階成長のSi層には概略n型及びn型ソースドレイン領域が設けられている構造のMIS電界効果トランジスタが形成され第1段階成長のSi層にもn型ソース領域の一部が設けられている、n型ソース領域上にはバリアメタルを有する柱状構造の電荷蓄積電極が設けられ、電荷蓄積電極の全側面及び上部にはキャパシタ絶縁膜を介してセルプレート電極が設けられた構造からなるスタック型キャパシタが形成され、1つのMIS電界効果トランジスタ及び1つのスタック型キャパシタによりDRAMの1メモリーセルを構成し、ミラー反転した隣接する1メモリーセルとともに2メモリーセルを形成したものである。以下本発明を図示実施例により具体的に説明する。全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。図1~図22は本発明の半導体記憶装置の第1の実施例で、図1はDRAMのメモリーセルの模式平面図、図2はビット線に沿う方向の模式側断面図、図3はワード線に沿う方向の模式側断面図、図4はワード線に平行方向で、ビット線の接続部の模式側断面図、図5はワード線に平行方向で、キャパシタの模式側断面図、図6~図22は製造方法の工程断面図である。図1~図5はシリコンSi基板を使用し、3段階横水平方向エピタキシャル成長による、SDRAMSUGCOIN構造に形成した包囲型ゲート電極及び空孔を有するNチャネルMIS電界効果トランジスタトランスファーゲート及びスタック型キャパシタからなるSOI構造のDRAMのメモリーセルを含む半導体集積回路の一部を示しており、1は1015cm-3程度のp型のシリコンSi基板、2は100nm程度のシリコン窒化膜Si3N4、3は100nm程度のシリコン酸化膜SiO2、4は50nm程度の素子分離領域のシリコン窒化膜Si3N4、5は空孔、6は1017cm-3程度のp型の第1段階の横水平方向エピタキシャルSi層、7は1017cm-3程度のp型の第2段階の横水平方向エピタキシャルSi層、8は1017cm-3程度のp型の第3段階の横水平方向エピタキシャルSi層、9は埋め込みシリコン窒化膜Si3N4素子分離領域の一部、10は1020cm-3程度のn型ソース領域、11は5×1017cm-3程度のn型ソース領域、12は5×1017cm-3程度のn型ドレイン領域、13は1020cm-3程度のn型ドレイン領域、14は5nm程度のゲート酸化膜SiO2、15は長さ35nm程度、厚さ100nm程度の包囲型ゲート電極WSi、ワード線、16は25nm程度のサイドウォールSiO2、17は高さ350nm程度の電荷蓄積電極選択化学気相成長タングステンシリサイド膜、18は10nm程度のバリアメタルTiN、19は5nm程度のキャパシタ絶縁膜Ta2O5、20はセルプレート電極、21は400nm程度の燐珪酸ガラスPSG膜、22は100nm程度の燐珪酸ガラスPSG膜、23は20nm程度のシリコン窒化膜Si3N4、24は10nm程度のバリアメタルTiN、25は導電プラグW、26は500nm程度の層間絶縁膜SiOC、27は10nm程度のバリアメタルTaN、28は500nm程度のCu配線Cuシード層含む、ビット線、29は20nm程度のバリア絶縁膜、BLはビット線、WLはワード線、SCはスタック型キャパシタを示している。図1はマトリックス状に形成されたDRAMのメモリーセルの模式平面図で、一点鎖線で囲まれたものがメモリーセル1つ分を示し、一部の太線は、絶縁膜上に形成されたエピタキシャル半導体層、エピタキシャル半導体層に形成されたソースドレイン領域及びエピタキシャル半導体層上に形成されたスタック型キャパシタを明確にするために誇張して示している。図2~図5においては、p型のシリコン基板1上にシリコン窒化膜Si3N42が設けられ、シリコン窒化膜Si3N42上には、選択的にシリコン酸化膜SiO23が設けられ、シリコン酸化膜SiO23上には素子分離領域のシリコン窒化膜Si3N44及びp型の一対のSi層6が設けられ、一対のSi層6にそれぞれ1側面を接してp型の一対の第1のSi層8が設けられ、一対の第1のSi層8にそれぞれ1側面を接してp型の一対のSi層7が設けられ、一対のSi層7間にp型の第2のSi層8が挟まれている構造からなる半導体層が島状に絶縁分離されて設けられている。第1及び第2のSi層8直下には空孔5が設けられ、一対のSi層7の残りの周囲にはゲート酸化膜SiO214を介して包囲型ゲート電極WSi15が設けられ、包囲型ゲート電極15の上面部の側壁にはサイドウォール16が設けられ、第1及び第2のSi層8には、概略n型ソースドレイン領域11、12及びn型ソースドレイン領域10、13が設けられSi層6にもn型ソース領域10が設けられている、p型のSi層7には、概略チャネル領域が設けられている実際にはn型ソースドレイン領域11、12が若干横方向拡散されている構造からなる2つのMIS電界効果トランジスタが設けられ、またn型ソース領域10上には、バリアメタルTiN18を有する柱状構造の電荷蓄積電極WSi17が設けられ、電荷蓄積電極WSi17の全側面及び上部にはキャパシタ絶縁膜Ta2O519を介してセルプレート電極W20が設けられた構造からなる2つのスタック型キャパシタが形成されている。1つのMIS電界効果トランジスタ及び1つのスタック型キャパシタによりDRAMの1メモリーセルが構成され、ミラー反転した隣接する1メモリーセルとともに2メモリーセルが形成されている。2メモリーセルにおいて、n型ドレイン領域13を共通とし、この共通のn型ドレイン領域13にはバリアメタルTiN24を有する導電プラグW25を介してバリアメタルTaN27を有するCu配線28からなるビット線が接続されている。また隣り合う包囲型ゲート電極15どうしは直接接続され、ワード線を形成している。したがって、通常の安価な半導体基板を使用して、半導体基板上に絶縁膜を介して完全空乏型の単結晶半導体層を設け、一部のSi層の周囲にゲート酸化膜を介して包囲型ゲート電極を有するチャネル領域を設け、残りのSi層にソースドレイン領域を設けたSOI構造のMIS電界効果トランジスタを有するDRAMを形成できるため、ソースドレイン領域の接合容量の低減実質ゼロ及び空乏層容量の低減によりビット線容量の低減化によるセンスアンプの検出能力の向上、薄膜の完全空乏型の半導体層にソースドレイン領域を形成できることによるα線ソフトエラー耐性の強化、ソースドレイン領域の耐圧改善及びサブスレッショルド特性の改善により、閾値電圧の低減化による低電力化等が可能である。また成長するシリコン窒化膜Si3N4の膜厚により、3段階形成するSi層の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型薄膜のSOI構造の単結晶半導体層を容易に形成することが可能である。また下地の絶縁膜の影響のない結晶性が良好なSi層にのみチャネル領域を形成できるため、安定した特性を持つSOI構造のMIS電界効果トランジスタを形成することが可能である。またゲート酸化膜を介して設けられたゲート電極によりSi層を包囲して形成できるため、チャネル以外の電流経路を遮断でき、完全なチャネル制御が可能で、電流リーク特にバックチャネルリークを防止でき、蓄積電荷の消失を低減できることによる保持特性の改善リフレッシュ動作の緩和、また4面上下面及びチャネル幅方向の2側面にチャネルを形成できるため、表面の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることによる高速化が可能である。またSOI構造の半導体層に形成したソースドレイン領域下に放熱用の空孔を設けることにより、MIS電界効果トランジスタの高速化によって発生する熱による温度上昇を抑制し、高温での速度特性の劣化を改善することも可能である。またMIS電界効果トランジスタのソースドレイン領域と半導体基板間の容量を、空孔を設けることにより低減でき空気とシリコン酸化膜SiO2との誘電率の相違で約1/4になる、さらなるビット線容量の低減によるセンスアンプの検出能力の向上あるいは1本のビット線に接続できるメモリーセルを増加させることによる高集積化が可能である。またソース領域に自己整合して積層型の電荷蓄積電極を形成できることによる高集積化が可能である。またチャネル領域を形成する微細なSi層に自己整合して、MIS電界効果トランジスタの構成要素低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び包囲型ゲート電極及び放熱用且つビット線容量低減の空孔を微細に形成することも可能である。即ち、高速大容量通信、携帯情報端末、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つ包囲型ゲート電極及び空孔を有するMIS電界効果トランジスタトランスファーゲート及びスタック型キャパシタからなるSOI構造のDRAMのメモリーセルを得ることができる。次いで本発明に係る半導体装置における第1の実施例の製造方法について図2~図22を参照して説明する。ビット線に沿う方向の模式側断面図、を用いて説明するが、主要な工程においてはワード線に沿う方向の模式側断面図、ワード線に平行方向で、ビット線の接続部の模式側断面図及びワード線に平行方向で、キャパシタの模式側断面図も適宜追加して説明する。ただし、ここでは本発明の半導体記憶装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子の形成に関する製造方法の記述は省略する。図6ビット線に沿う方向、p-p矢視断面図化学気相成長により、p型のシリコン基板1上にシリコン窒化膜Si3N42を100nm程度成長する。次いで化学気相成長により、100nm程度のシリコン酸化膜SiO23を成長する。次いで化学気相成長により、シリコン窒化膜Si3N44を50nm程度成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、シリコン窒化膜Si3N44、シリコン酸化膜SiO23及びシリコン窒化膜Si3N42を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト図示せずを除去する。図7ビット線に沿う方向、p-p矢視断面図次いで露出したp型のシリコン基板1上にp型の縦垂直方向エピタキシャルSi層30を成長する。次いで化学的機械研磨ChemicalMechanicalPolishing以後CMPと略称し、シリコン窒化膜Si3N44の平坦面より突出したp型の縦垂直方向エピタキシャルSi層30を平坦化する。次いで選択化学気相成長法により50nm程度のタングステン膜31を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、シリコン窒化膜Si3N44を異方性ドライエッチングし、開孔部を形成する。次いでレジスト図示せずを除去する。図8ビット線に沿う方向、p-p矢視断面図次いで露出したp型の縦垂直方向エピタキシャルSi層30の側面にp型の横水平方向エピタキシャルSi層6第1段階の横水平方向エピタキシャル成長を成長し、シリコン窒化膜Si3N44の開孔部を埋め込む。ここで残されたシリコン窒化膜Si3N44は素子分離領域となる。図9ビット線に沿う方向、p-p矢視断面図次いでp型の横水平方向エピタキシャルSi層6の表面を900°C程度で酸化し、20nm程度のシリコン酸化膜SiO2図示せずを成長する。次いで熱酸化したシリコン酸化膜SiO2図示せず及びシリコン窒化膜Si3N44をマスク層として、タングステン膜31及びp型の縦垂直方向エピタキシャルSi層30を順次異方性ドライエッチングし、開孔部を形成する。次いで化学気相成長により、60nm程度のシリコン窒化膜Si3N49を成長する。次いでシリコン窒化膜Si3N44及びSi層6の平坦面上のシリコン窒化膜Si3N49及び熱酸化したシリコン酸化膜SiO2図示せずを化学的機械研磨CMPし、シリコン窒化膜Si3N49を開孔部に平坦に埋め込む。この領域も素子分離領域の一部となる。図10ビット線に沿う方向、p-p矢視断面図及び図11ワード線に沿う方向、q-q矢視断面図次いで化学気相成長により、100nm程度のシリコン酸化膜SiO232を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、シリコン酸化膜SiO232、p型の横水平方向エピタキシャルSi層6、シリコン窒化膜Si3N44及びシリコン酸化膜SiO23を選択的に順次異方性ドライエッチングし、シリコン窒化膜Si3N42の一部を露出する開孔部を形成する。この際シリコン窒化膜Si3N42がエッチングのストッパー膜となる。次いでレジスト図示せずを除去する。図11における破線は、紙面の奥のSi層6を示している。図12ビット線に沿う方向、p-p矢視断面図及び図13ワード線に沿う方向、q-q矢視断面図次いで露出したp型の横水平方向エピタキシャルSi層6の側面間にp型の横水平方向エピタキシャルSi層7を成長し、下部に空孔を有するSi層7第2段階の横水平方向エピタキシャル成長を形成する。この際、空孔直上は下地の影響が全くない単結晶シリコン層となる。次いで露出しているSi層7の全周囲を酸化し、5nm程度のゲート酸化膜SiO214を成長する。次いでSi層7に閾値電圧制御用の硼素のイオン注入をおこなう。次いで化学気相成長により、ゲート酸化膜SiO214の全周囲を含む全面に、開孔部を完全に埋め込むように100nm程度のタングステンシリサイド膜WSiを成長する。次いで化学的機械研磨CMPし、シリコン酸化膜SiO232上に成長したタングステンシリサイド膜WSiを除去し、平坦化する。こうして開孔部に平坦に埋め込まれた包囲型ゲート電極WSi15が形成される。図14ビット線に沿う方向、p-p矢視断面図及び図15ワード線に平行方向、r-r矢視断面図次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せず及び包囲型ゲート電極15をマスク層として、シリコン酸化膜SiO232、Si層6及びシリコン酸化膜SiO23を選択的に順次異方性ドライエッチングし、シリコン窒化膜Si3N42の一部を露出する開孔部を形成する。この際シリコン窒化膜Si3N42がエッチングのストッパー膜となる。次いでレジスト図示せずを除去する。図15における破線は、紙面の奥のSi層7を示している。図16ビット線に沿う方向、p-p矢視断面図及び図17ワード線に平行方向、r-r矢視断面図次いで露出したSi層6とSi層7の側面間及び1対のSi層7の側面間にp型の横水平方向エピタキシャルSi層8を成長し、下部に空孔5を有するSi層8第3段階の横水平方向エピタキシャル成長を形成する。図18ビット線に沿う方向、p-p矢視断面図次いでシリコン酸化膜SiO232をエッチング除去する。次いで化学気相成長により、5nm程度のイオン注入用のシリコン酸化膜SiO2、図示せずを成長する。次いで包囲型ゲート電極WSi15をマスク層として、n型ソースドレイン領域11、12形成用の燐のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜SiO2、図示せずをエッチング除去する。次いで化学気相成長により、25nm程度のシリコン酸化膜SiO2を成長する。次いで全面異方性ドライエッチングし、包囲型ゲート電極WSi15の上面部の側壁にのみサイドウォールSiO216を形成する。次いで化学気相成長により、5nm程度のイオン注入用のシリコン酸化膜SiO2、図示せずを成長する。次いでサイドウォールSiO216及び包囲型ゲート電極WSi15をマスク層として、n型ソースドレイン領域10、13形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜SiO2、図示せずをエッチング除去する。次いでRTPRapidThermalProcessing法によりアニールをおこない、n型ソースドレイン領域11、12及びn型ソースドレイン領域10、13を形成する。図19ビット線に沿う方向、p-p矢視断面図次いで化学気相成長により、5nm程度のシリコン酸化膜SiO233を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、シリコン酸化膜SiO233を選択的に異方性ドライエッチングし、n型ドレイン領域13及び包囲型ゲート電極15上にシリコン酸化膜SiO233を残す。次いでレジスト図示せずを除去する。次いで露出したn型ソース領域10上に選択化学気相成長法により350nm程度のタングステンシリサイド膜17を成長する。次いでサイドウォールSiO216に接している濡れ性の悪いタングステンシリサイド膜17を10nm程度等方性ドライエッチングする。次いでスパッタにより、バリアメタルとなるTiN18を10nm程度成長する。次いで全面異方性ドライエッチングし、タングステンシリサイド膜17の側壁にのみバリアメタルTiN18を残す。こうして絶縁膜に対して密着性の良い、バリアメタルTiN18を有するタングステンシリサイド膜電荷蓄積電極17を形成する。図20ビット線に沿う方向、p-p矢視断面図次いで化学気相成長により、5nm程度のキャパシタ絶縁膜Ta2O519を成長する。次いで化学気相成長により、400nm程度のタングステンW20を成長する。次いで化学的機械研磨CMPし、平坦化する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、タングステンW20、キャパシタ絶縁膜Ta2O519及びシリコン酸化膜SiO233を順次異方性ドライエッチングし、セルプレート電極20を形成する。次いでレジスト図示せずを除去する図21ビット線に沿う方向、p-p矢視断面図次いで化学気相成長により、400nm程度のPSG膜21を成長する。次いでセルプレート電極20上のPSG膜21を化学的機械研磨CMPし、平坦化する。次いで化学気相成長により、100nm程度のPSG膜22を成長する。次いで化学気相成長により、20nm程度のシリコン窒化膜Si3N423を成長する。図22ビット線に沿う方向、p-p矢視断面図次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、シリコン窒化膜Si3N423、PSG膜22及びPSG膜21を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト図示せずを除去する。次いでスパッタにより、バリアメタルとなるTiN24を成長する。次いで化学気相成長により、タングステンW25を成長する。次いで化学的機械研磨CMPにより、ビアに平坦に埋め込み、バリアメタルTiN24を有する導電プラグW25を形成する。図2ビット線に沿う方向、p-p矢視断面図、図3ワード線に沿う方向、q-q矢視断面図、図4ワード線に平行方向、r-r矢視断面図及び図5ワード線に平行方向、s-s矢視断面図次いで化学気相成長により、500nm程度の層間絶縁膜SiOC26を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、層間絶縁膜SiOC26を異方性ドライエッチングし、開孔部を形成する。この際、シリコン窒化膜Si3N423がエッチングストッパー膜となる。次いでレジスト図示せずを除去する。次いで化学気相成長により、10nm程度のバリアメタルTaN27を成長する。次いでスパッタにより、Cuシード層を成長する。次いで電解メッキ法により500nm程度のCuを成長する。次いで化学的機械研磨CMPし、開孔部にCuを平坦に埋め込み、バリアメタルTaN27を有するCu配線28を形成する。次いで化学気相成長により、Cuのバリア絶縁膜となるシリコン窒化膜Si3N429を成長し、本願発明の3段階横水平方向エピタキシャル成長による、SDRAMSUGCOIN構造に形成した包囲型ゲート電極及び空孔を有するNチャネルMIS電界効果トランジスタトランスファーゲート及びスタック型キャパシタにより構成したSOI構造のDRAMのメモリーセルを含む半導体集積回路を完成する。図23はシリコンSi基板を使用し、3段階横水平方向エピタキシャル成長による、SDRAMSUGCOIN構造に形成した包囲型ゲート電極及び空孔を有するNチャネルのMIS電界効果トランジスタトランスファーゲート及びスタック型キャパシタからなるSOI構造のDRAMのメモリーセルを含む半導体集積回路の一部を示しており、1~29は図2ただしビット線に沿う方向の側断面図であるため26は描かれていないと同じ物を、34はサリサイド層CoSi2を示している。同図においては、メタルソースドレインとなるサリサイド層CoSi2が形成されていること以外は図2とほぼ同じ構造の包囲型ゲート電極及び空孔を有するNチャネルのMIS電界効果トランジスタトランスファーゲート及びスタック型キャパシタからなるSOI構造のDRAMのメモリーセルが形成されている。本実施例においては第1の実施例とほぼ同じ効果を得ることができ、製造方法はやや複雑になるが、ソースドレイン領域の抵抗を低減できるため、より高速化が可能である。図24はシリコンSi基板を使用し、3段階横水平方向エピタキシャル成長による、SDRAMSUGCOIN構造に形成した包囲型ゲート電極及び空孔を有するNチャネルのMIS電界効果トランジスタトランスファーゲート及びスタック型キャパシタからなるSOI構造のDRAMのメモリーセルを含む半導体集積回路の一部を示しており、1~5、9~29は図2ただしビット線に沿う方向の側断面図であるため26は描かれていないと同じ物を、35はp型の横水平方向エピタキシャルSiGe層第1段階成長の半導体層、36はp型の横水平方向エピタキシャル歪みSi層第2段階成長の半導体層、37はp型の横水平方向エピタキシャルSiGe層第3段階成長の半導体層を示している。同図においては、Si層6及びSi層8がそれぞれSiGe層35及びSiGe層37に置き換わり、Si層7が歪みSi層36に置き換わって形成されていること以外は図2とほぼ同じ構造の包囲型ゲート電極及び空孔を有するNチャネルのMIS電界効果トランジスタトランスファーゲート及びスタック型キャパシタからなるSOI構造のDRAMのメモリーセルが形成されている。本実施例においては第1の実施例とほぼ同じ効果を得ることができ、また格子定数の小さなSi層を、左右から格子定数の大きなSiGe層により挟んだ構造の半導体層を形成できるため、左右のSiGe層から歪みSi層チャネル領域の格子定数を広げることが可能で、キャリアの移動度を増加させることができるので、より高速化が可能である。図25はシリコンSi基板を使用し、3段階横水平方向エピタキシャル成長による、SDRAMSUGCOIN構造に形成した包囲型ゲート電極及び空孔を有するNチャネルのMIS電界効果トランジスタトランスファーゲート及びスタック型キャパシタからなるSOI構造のDRAMのメモリーセルを含む半導体集積回路の一部を示しており、1~29は図2ただしビット線に沿う方向の側断面図であるため26は描かれていないと同じ物を示している。同図においては、2つメモリーセルに対し共通のビット線を接続するドレイン領域上に、バリアメタルを有する選択気相成長タングステン膜ただしこちらは電荷蓄積電極ではないが形成されていること以外は図2とほぼ同じ構造の包囲型ゲート電極及び空孔を有するNチャネルのMIS電界効果トランジスタトランスファーゲート及びスタック型キャパシタからなるSOI構造のDRAMのメモリーセルが形成されている。本実施例においては第1の実施例とほぼ同じ効果を得ることができ、またビット線抵抗を低減できるため、より高速化が可能である。図26はシリコンSi基板を使用し、3段階横水平方向エピタキシャル成長による、SDRAMSUGCOIN構造に形成した包囲型ゲート電極及び空孔を有するNチャネルのMIS電界効果トランジスタトランスファーゲート及びスタック型キャパシタからなるSOI構造のDRAMのメモリーセルを含む半導体集積回路の一部を示しており、1~29は図2ただしビット線に沿う方向の側断面図であるため26は描かれていないと同じ物を示している。同図においては、n型ドレイン領域12及びn型ドレイン領域13が形成されているSi層8の直下部にのみ空孔5が形成され、n型ソース領域11及びn型ソース領域10は直下部に空孔が形成されていないSi層6に形成されていること以外は図2とほぼ同じ構造の包囲型ゲート電極及び空孔を有するNチャネルのMIS電界効果トランジスタトランスファーゲート及びスタック型キャパシタからなるSOI構造のDRAMのメモリーセルが形成されている。本実施例においては第1の実施例とほぼ同じ効果を得ることができ、多少なりとも電荷蓄積電極側の蓄積容量を増すことができるため、センスアンプの検出能力を向上させることが可能である。図27はシリコンSi基板を使用し、3段階横水平方向エピタキシャル成長による、SDRAMSUGCOIN構造に形成した包囲型ゲート電極及び空孔を有するNチャネルのMIS電界効果トランジスタトランスファーゲート及びスタック型キャパシタからなるSOI構造のDRAMのメモリーセルを含む半導体集積回路の一部を示しており、1~16、19~29は図2ただしビット線に沿う方向の側断面図であるため26は描かれていないと同じ物を、38は筒状構造の電荷蓄積電極TiNを示している。同図においては、バリアメタルを有する選択気相成長タングステン膜からなる電荷蓄積電極の替りに筒状構造の電荷蓄積電極が形成されていること以外は図2とほぼ同じ構造の包囲型ゲート電極及び空孔を有するNチャネルのMIS電界効果トランジスタトランスファーゲート及びスタック型キャパシタからなるSOI構造のDRAMのメモリーセルが形成されている。本実施例においては第1の実施例とほぼ同じ効果を得ることができ、また筒状構造の電荷蓄積電極の内側面及び外側面にキャパシタ絶縁膜を介してセルプレート電極を形成できるため、表面上の占有面積を増やすことなく、キャパシタ容量をほぼ2倍にできることにより、高性能化あるいは高集積化が可能となる。図2の柱状構造の選択気相成長タングステン膜を除去したあとのバリアメタルTiNを電荷蓄積電極とし、キャパシタ絶縁膜を介してセルプレート電極を形成すれば自己整合して筒状構造の電荷蓄積電極を有するキャパシタの形成は可能である。上記実施例においては、半導体層を成長させる場合に化学気相成長を使用しているが、これに限定されず、分子線成長法MBEによっても、有機金属気相成長法MOCVDによっても、原子層結晶成長法ALEによっても、また他のいかなる結晶成長法を利用してもよい。上記実施例のすべては、NチャネルのMIS電界効果トランジスタを形成する場合について記載しているが、PチャネルのMIS電界効果トランジスタを形成してもよい。またゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、電荷蓄積電極、キャパシタ絶縁膜、セルプレート電極、配線、絶縁膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。また上記実施例においては、DRAMのメモリーセルパターン形状に関し、極めて単純な長方形及び直方体のパターンを使用しているが、これに限定されず、さらに高集積化が可能なパターン形状を使用してもよい。また上記実施例においては、サイドウォール部以外のソース領域上に自己整合して電荷蓄積電極を形成しているが、これには限定されず、マスク工程を使用することにより、どのようなキャパシタを形成してもよい。