複数のメモリセルが設けられたメモリセルアレイと、前記メモリセルに記憶されたデータの消去動作を実行させる消去実行部と、前記消去動作が実行されたメモリセルの消去ベリファイ動作を実行させる消去ベリファイ実行部と、前記消去動作が実行されたメモリセルの消去ベリファイ回数をカウントする消去ベリファイ回数カウント部と、前記消去ベリファイ回数カウント部にてカウントされた今回の消去ベリファイ回数に基づいて、次回以降の最小の消去ベリファイ回数を設定する消去ベリファイ回数設定部とを備えることを特徴とする不揮発性半導体記憶装置。複数のメモリセルが設けられたメモリセルアレイと、前記メモリセルに記憶されたデータの消去動作を実行させる消去実行部と、前記消去動作が実行されたメモリセルの消去ベリファイ動作を実行させる消去ベリファイ実行部と、前記メモリセルの書き込み消去回数をカウントする書き込み消去回数カウント部と、前記書き込み消去回数カウント部にてカウントされた今回の書き込み消去回数に基づいて、次回以降の最小の消去ベリファイ回数を設定する消去ベリファイ回数設定部とを備えることを特徴とする不揮発性半導体記憶装置。前記消去ベリファイ実行部は、前記消去ベリファイ回数設定部にて設定された消去ベリファイ回数に満たない回数で消去ベリファイに合格したメモリセルがある場合においても、前記消去ベリファイ回数設定部にて設定された消去ベリファイ回数だけ消去ベリファイ動作を実行することを特徴とする請求項1または2に記載の不揮発性半導体記憶装置。前記消去ベリファイ回数設定部は、次回以降の最小の消去ベリファイ回数をブロック単位で設定することを特徴とする請求項1から3のいずれか1項に記載の不揮発性半導体記憶装置。前記消去ベリファイ回数設定部にて設定された消去ベリファイ回数より少ない回数の場合に消去ベリファイ動作をスキップさせ、前記消去ベリファイ回数設定部にて設定された消去ベリファイ回数以上の回数の場合に前記消去ベリファイ実行部に消去ベリファイ動作を行わせる消去ベリファイスキップ指令部をさらに備えることを特徴とする請求項1から4のいずれか1項に記載の不揮発性半導体記憶装置。本発明の一つの実施形態の目的は、消去時のストレスの増大を抑制しつつ、消去不良を低減することが可能な不揮発性半導体記憶装置を提供することである。実施形態の不揮発性半導体記憶装置によれば、メモリセルアレイと、消去実行部と、消去ベリファイ実行部と、消去ベリファイ回数カウント部と、消去ベリファイ回数設定部とが設けられている。メモリセルアレイは、複数のメモリセルが設けられている。消去実行部は、前記メモリセルに記憶されたデータの消去動作を実行させる。消去ベリファイ実行部は、前記消去動作が実行されたメモリセルの消去ベリファイ動作を実行させる。消去ベリファイ回数カウント部は、前記消去動作が実行されたメモリセルの消去ベリファイ回数をカウントする。消去ベリファイ回数設定部は、前記消去ベリファイ回数カウント部にてカウントされた今回の消去ベリファイ回数に基づいて、次回以降の最小の消去ベリファイ回数を設定する。以下、実施形態に係る不揮発性半導体記憶装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。第1実施形態図1は、第1実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。なお、以下の実施形態では、不揮発性半導体記憶装置としてNAND型フラッシュメモリを例にとる。図1において、この不揮発性半導体記憶装置には、メモリセルアレイ1、ロウ選択回路2、ウェル電位設定回路3、ソース電位設定回路4、カラム選択回路5、データ入出力バッファ6、制御回路7およびセンスアンプ回路8が設けられている。メモリセルアレイ1には、データを記憶するメモリセルがロウ方向およびカラム方向にマトリックス状に配置されている。なお、1個のメモリセルは、1ビット分のデータを記憶するようにしてもよいし、2ビット以上のデータが記憶できるように多値化されていてもよい。ここで、メモリセルアレイ1は、nnは正の整数個のブロックB1~Bnに分割されている。なお、各ブロックB1~Bnは、NANDセルユニットをロウ方向に複数配列して構成することができる。図2は、図1の不揮発性半導体記憶装置のブロックの概略構成を示す回路図である。図2において、ブロックBi1≦i≦nの整数には、llは正の整数本のワード線WL1~WLl、セレクトゲート線SGD、SGSおよびソース線SCEが設けられている。また、ブロックB1~Bnには、mmは正の整数本のビット線BL1~BLmが共通に設けられている。そして、ブロックBiには、m個のNANDセルユニットNU1~NUmが設けられ、NANDセルユニットNU1~NUmはそれぞれ互いに隣接するようにしてロウ方向に配列されている。ここで、NANDセルユニットNU1~NUmには、l個のセルトランジスタMT1~MTlおよびセレクトトランジスタMS1、MS2がそれぞれ設けられている。なお、モリセルアレイ1の1個のメモリセルには、1個のセルトランジスタMTk1≦k≦lの整数が設けられている。そして、l個のセルトランジスタMT1~MTlが直列に接続されることでNANDストリングが構成されてる。NANDセルユニットNUj1≦j≦mの整数には、NANDストリングと、そのNANDストリングの両端に接続されたセレクトトランジスタMS1、MS2が設けられている。そして、NANDセルユニットNU1~NUmにおいて、セルトランジスタMT1~MTlの制御ゲート電極には、ワード線WL1~WLlがそれぞれ接続されている。また、NANDセルユニットNUiにおいて、セルトランジスタMT1~MTlのNANDストリングの一端は、セレクトトランジスタMS1を介してビット線BLjに接続され、NANDストリングの他端は、セレクトトランジスタMS2を介してソース線SCEに接続されている。また、図1において、ロウ選択回路2は、メモリセルの読み書き消去時において、メモリセルアレイ1のロウ方向のメモリセルを選択することができる。ウェル電位設定回路3は、メモリセルの読み書き消去時において、メモリセルアレイ1のウェル電位を設定することができる。ソース電位設定回路4は、メモリセルの読み書き消去時において、メモリセルアレイ1のソース電位を設定することができる。カラム選択回路5は、メモリセルの読み書き消去時において、メモリセルアレイ1のカラム方向のメモリセルを選択することができる。センスアンプ回路8は、メモリセルから読み出されたデータをカラムごとに判別することができる。データ入出力バッファ6は、外部から受け取ったコマンドやアドレスを制御回路7に送ったり、センスアンプ回路8と外部との間でデータの授受を行ったりすることができる。制御回路7は、コマンドおよびアドレスに基づいて、ロウ選択回路2、ウェル電位設定回路3、ソース電位設定回路4およびカラム選択回路5の動作を制御することができる。ここで、制御回路7には、消去実行部7a、消去ベリファイ実行部7b、消去ベリファイ回数カウント部7cおよび消去ベリファイ回数設定部7dが設けられている。消去実行部7aは、メモリセルアレイ1のメモリセルに記憶されたデータの消去動作を実行させることができる。消去ベリファイ実行部7bは、消去動作が実行されたメモリセルの消去ベリファイ動作を実行させることができる。消去ベリファイ回数カウント部7cは、消去動作が実行されたメモリセルの消去ベリファイ回数をカウントすることができる。消去ベリファイ回数設定部7dは、消去ベリファイ回数カウント部にてカウントされた今回の消去ベリファイ回数に基づいて、次回以降の最小の消去ベリファイ回数を設定することができる。そして、ブロックBiの消去動作が実行される場合、ブロックBiのワード線WL1~WLlに0Vが印加され、メモリセルアレイ1のウェル電位が消去電圧Veに設定される。なお、例えば、消去電圧Veは17Vに設定することができる。また、ブロックBiのソース線SCEおよびセレクトゲート線SGD、SGSはフローティングに設定することができる。図3は、図1の不揮発性半導体記憶装置の消去動作を示す1セル分の断面図である。図3において、ウェル11上にはフローティングゲート電極14が配置され、フローティングゲート電極14上には制御ゲート電極15が配置されている。なお、ウェル11とフローティングゲート電極14とは、不図示のトンネル絶縁膜を介して絶縁することができる。フローティングゲート電極14と制御ゲート電極15とは、不図示の電極間絶縁膜を介して絶縁することができる。そして、フローティングゲート電極14の両側に配置されたソースドレイン12、13がウェル11に形成されている。なお、例えば、ウェル11にはP型のウェル領域、ソースドレイン12、13にはN型の不純物拡散層を用いることができる。そして、ブロックBiのワード線WL1~WLlに0Vが印加され、メモリセルアレイ1のウェル電位が消去電圧Veに設定された場合、ブロックBiのメモリセルのウェル11と制御ゲート電極15との間に高電圧がかかる。このため、フローティングゲート電極14に蓄積されていた電子がウェル11側に引き抜かれ、ブロックBiのメモリセルの消去動作が実行される。ブロックBiのメモリセルの消去動作が実行されると、消去が完全に行われたかどうかを確認するために、消去ベリファイ動作が実行される。この時、ブロックBiのワード線WL1~WLlに0Vが印加され、セレクトゲート線SGD、SGSに読み出し電圧Vsgが印加され、ソース線SCEに電源電圧VDDが印加される。メモリセルアレイ1のウェル電位が消去電圧Veに設定される。なお、読み出し電圧Vsgは、セレクトトランジスタMS1、MS2をオンするのに十分な電圧である。図4は、図1の不揮発性半導体記憶装置の消去ベリファイ動作を示す1セルユニット分の回路図である。図4において、ビット線BLjには寄生容量CBjが付加されている。そして、NANDセルユニットNUjのセルトランジスタMT1~MTlの消去動作を行った結果、セルトランジスタMT1~MTlのしきい値電圧が0V以下になると、消去ベリファイ動作時にセル電流Iceが流れ、寄生容量CBjが充電される。この時、ビット線BLjの電位は、最も消去の浅いセルトランジスタMT1~MTlのしきい値電圧に依存する。そして、この時のビット線BLjの電位を消去ベリファイ電圧Vfと比較し、ビット線BLjの電位が消去ベリファイ電圧Vf以上の場合は、セルトランジスタMT1~MTlの消去が完全に行われたと判断され、ビット線BLjの電位が消去ベリファイ電圧Vf未満の場合は、セルトランジスタMT1~MTlの消去が不完全であると判断される。そして、セルトランジスタMT1~MTlの消去が不完全であると判断された場合、ブロックBiのメモリセルの消去動作が繰り返される。図5は、図1の不揮発性半導体記憶装置の消去および書き込み時のメモリセルのしきい値電圧分布を示す図である。図5において、書き込み動作ではメモリセルに‘0’が記憶され、消去動作ではメモリセルに‘1’が記憶される。ここで、メモリセルに‘0’が記憶された場合はセルトランジスタMT1~MTlのしきい値電圧が0Vより大きくなる。このため、ブロックBiのワード線WL1~WLlに0Vを印加しても、セルトランジスタMT1~MTlに電流が流れない。一方、メモリセルに‘1’が記憶された場合はセルトランジスタMT1~MTlのしきい値電圧が0Vより小さくなる。このため、ブロックBiのワード線WL1~WLlに0Vを印加すると、セルトランジスタMT1~MTlに電流が流れる。この時、NANDセルユニットNUjのセルトランジスタMT1~MTlの消去が完全に行われた場合、その全てのセルトランジスタMT1~MTlのしきい値電圧が、そのしきい値電圧分布の許容範囲の上限である消去ベリファイ電圧Vf以下となる。ここで、図1の消去ベリファイ回数カウント部7cでは、消去動作が実行されたメモリセルの消去ベリファイ回数がカウントされる。そして、消去ベリファイ回数設定部7dにおいて、消去ベリファイ回数カウント部7cにてカウントされた今回の消去ベリファイ回数が次回以降の最小の消去ベリファイ回数として設定される。そして、消去実行部7aおよび消去ベリファイ実行部7bにおいて、消去ベリファイ回数設定部7dにて設定された消去ベリファイ回数に満たない回数で消去ベリファイに合格したメモリセルがある場合においても、消去ベリファイ回数設定部7dにて設定された消去ベリファイ回数だけ消去動作および消去ベリファイ動作が実行される。これにより、セルトランジスタMT1~MTlの消去が不完全であるにもかかわらず、消去ベリファイ動作時に合格と判断された場合においても、過去の最大の消去ベリファイ回数だけ消去動作および消去ベリファイ動作を実行させることができる。このため、トンネル酸化膜などの劣化に伴って消去ベリファイ回数が増大する場合においても、消去時のストレスの増大を抑制しつつ、消去不良を低減することができる。図6は、図1の不揮発性半導体記憶装置の消去ベリファイ回数とウェル電圧との関係を示す図である。図6において、図1のブロックBiの消去動作が行われると、消去ベリファイ動作が行われる。そして、消去ベリファイ動作にて今回の消去が不完全であると判断されると、差分電圧ΔVeだけ消去電圧Veが増大されてから、次回の消去動作が行われる。ここで、第XXは正の整数回目の書き込み消去サイクルにおける消去ベリファイ回数がAAは正の整数、第X1回目の書き込み消去サイクルにおける消去ベリファイ回数がBBはAを超える整数であったものとすると、第X2回目以降の書き込み消去サイクルにおける最小の消去ベリファイ回数はBに設定される。図7は、図1の不揮発性半導体記憶装置の消去ベリファイ動作を示すフローチャートである。図7において、書き込み消去回数W/Eが0の場合S1、消去ベリファイ設定回数VMが1に設定された後S2、消去ベリファイ実行回数VCが1に設定されるS3。一方、書き込み消去回数W/Eが1以上の場合S1、消去ベリファイ実行回数VCが1に設定されるS3。次に、消去実行部7aを用いて図1のブロックBiの消去動作が行われた後S4、消去ベリファイ実行部7bを用いて消去ベリファイ動作が行われるS5。そして、消去ベリファイチェックで合格の場合S6、消去ベリファイ実行回数VCが消去ベリファイ設定回数VMと比較される。そして、消去ベリファイ実行回数VCが消去ベリファイ設定回数VM以上の場合S8、消去ベリファイ回数設定部を用いて消去ベリファイ設定回数VMに消去ベリファイ実行回数VCが設定された後S10、書き込み消去回数W/Eが1だけインクリメントされるS11。一方、消去ベリファイチェックで不合格の場合S6、消去ベリファイ回数カウント部7cを用いて消去ベリファイ実行回数VCが1だけインクリメントされるS7。そして、消去ベリファイチェックで合格するまで、ブロックBiの消去動作および消去ベリファイ動作が繰り返される。一方、消去ベリファイ実行回数VCが消去ベリファイ設定回数VMより小さい場合S8、消去ベリファイ実行回数VCが1だけインクリメントされるS7。そして、消去ベリファイ実行回数VCが消去ベリファイ設定回数VM以上になるまで、ブロックBiの消去動作、消去ベリファイ動作および消去ベリファイチェックが繰り返される。図8は、図1の不揮発性半導体記憶装置の書き込み消去サイクル数と消去ベリファイ回数との関係を示す図である。なお、P0はフェイルビット、P1はカラム方向に‘1’が記憶されているメモリセルの個数が多い場合の消去ベリファイ回数、P2はカラム方向に‘1’が記憶されているメモリセルの個数が少ない場合の消去ベリファイ回数、P3は図1の消去ベリファイ回数設定部7dにて設定される次回以降の最小の消去ベリファイ回数を示す。図8において、ブロックBiごとに消去が行われる場合、カラム方向に‘1’が記憶されているメモリセルの個数が多くなると、消去ベリファイ時に流れるセル電流Iceが増大する。このため、消去ベリファイ時のビット線BLjの電位が、想定よりも短時間で消去ベリファイ電圧Vfに到達し、セルトランジスタMT1~MTlの消去が不完全であるにもかかわらず、消去ベリファイに合格したと判定され、フェイルビットP0が発生する。例えば、P1のパターンの場合では、セルトランジスタMT1~MTlの消去が不完全であるにもかかわらず、消去ベリファイ回数が3回目で消去ベリファイチェックに合格したと判定され、フェイルビットP0が発生する。この時、図1の消去ベリファイ回数設定部7dを設けることにより、P3のパターンに示すように、フェイルビットP0が発生する前に、それ以降の最小の消去ベリファイ回数を4回に設定することができる。このため、P1のパターンの場合において、消去ベリファイ回数が3回目で消去ベリファイチェックに合格したと判定された場合においても、消去ベリファイを4回だけ行わせることができ、消去不良を低減させることができる。なお、上述した第1実施形態では、全てのブロックB1~BnのNANDセルユニットに対して最小の消去ベリファイ回数を共通に設定する方法について説明したが、各ブロックB1~Bnの今回の消去ベリファイ回数を個別にカウントし、最小の消去ベリファイ回数をブロックB1~Bnごとに個別に設定するようにしてもよい。これにより、消去性能の悪いブロックB1~Bnが消去性能の良いブロックB1~Bnに余計なストレスを与えるのを防止することができ、ブロックB1~Bnごとに消去性能にばらつきがある場合においても、消去時のストレスの増大を抑制しつつ、消去不良を低減することが可能となる。第2実施形態図9は、第2実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。図9において、この不揮発性半導体記憶装置では、図1の制御回路7の代わりに制御回路7 ́が設けられている。制御回路7 ́には、図1の消去ベリファイ回数カウント部7cの代わりに書き込み消去回数カウント部7eが設けられている。書き込み消去回数カウント部7eは、メモリセルアレイ1のメモリセルの書き込み消去回数をカウントすることができる。そして、書き込み消去回数カウント部7eにおいて、メモリセルアレイ1のメモリセルの書き込み消去回数をカウントされる。そして、消去ベリファイ回数設定部7dにおいて、書き込み消去回数カウント部7eにてカウントされた書き込み消去回数に基づいて、次回以降の最小の消去ベリファイ回数が設定される。そして、消去実行部7aおよび消去ベリファイ実行部7bにおいて、消去ベリファイ回数設定部7dにて設定された消去ベリファイ回数に満たない回数で消去ベリファイに合格したメモリセルがある場合においても、消去ベリファイ回数設定部7dにて設定された消去ベリファイ回数だけ消去動作および消去ベリファイ動作が実行される。これにより、図8のP1のパターンがメモリセルアレイ1に恒久的に書き込まれる場合においても、消去ベリファイ回数設定部7dにて設定された消去ベリファイ回数だけ消去動作および消去ベリファイ動作を実行させることができ、トンネル酸化膜などの劣化に伴って消去ベリファイ回数が増大する場合においても、消去時のストレスの増大を抑制しつつ、消去不良を低減することができる。なお、上述した第2実施形態では、全てのブロックB1~BnのNANDセルユニットに対して最小の消去ベリファイ回数を共通に設定する方法について説明したが、各ブロックB1~Bnの書き込み消去回数を個別にカウントし、最小の消去ベリファイ回数をブロックB1~Bnごとに個別に設定するようにしてもよい。図10は、図9の不揮発性半導体記憶装置の消去ベリファイ動作を示すフローチャートである。図10において、消去ベリファイ回数設定部7dを用いて書き込み消去回数W/Eに応じて消去ベリファイ設定回数VMが設定された後S12、消去ベリファイ実行回数VCが1に設定されるS3。なお、消去ベリファイ設定回数VMは、例えば、以下のように設定することができる。0≦W/E<E1→VM=aaは正の整数E1≦W/E<E2→VM=a1E2≦W/E<E3→VM=a2En≦W/E→VM=annは正の整数ただし、E1~Enは、E1<E2<<Enという条件を満たす整数である。次に、図9のブロックBiの消去動作が行われた後S4、消去ベリファイ動作が行われるS5。そして、消去ベリファイチェックで合格の場合S6、消去ベリファイ実行回数VCが消去ベリファイ設定回数VMと比較される。そして、消去ベリファイ実行回数VCが消去ベリファイ設定回数VM以上の場合S8、W/E回数カウント部7eを用いて書き込み消去回数W/Eが1だけインクリメントされるS11。一方、消去ベリファイチェックで不合格の場合S6、消去ベリファイ実行回数VCが1だけインクリメントされるS7。そして、消去ベリファイチェックで合格するまで、ブロックBiの消去動作および消去ベリファイ動作が繰り返される。一方、消去ベリファイ実行回数VCが消去ベリファイ設定回数VMより小さい場合S8、消去ベリファイ実行回数VCが1だけインクリメントされるS7。そして、消去ベリファイ実行回数VCが消去ベリファイ設定回数VM以上になるまで、ブロックBiの消去動作、消去ベリファイ動作および消去ベリファイチェックが繰り返される。第3実施形態図11は、第3実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。図11において、この不揮発性半導体記憶装置では、図1の制御回路7の代わりに制御回路7 ́ ́が設けられている。制御回路7 ́ ́には、図1の制御回路7に消去ベリファイスキップ指令部7fが追加されている。消去ベリファイスキップ指令部7fは、消去ベリファイ回数設定部7dにて設定された消去ベリファイ回数より少ない回数の場合に消去ベリファイ動作をスキップさせることができる。そして、消去ベリファイ回数カウント部7cにおいて、消去動作が実行されたメモリセルの消去ベリファイ回数がカウントされる。そして、消去ベリファイ回数設定部7dにおいて、消去ベリファイ回数カウント部7cにてカウントされた今回の消去ベリファイ回数が次回以降の最小の消去ベリファイ回数として設定される。そして、消去実行部7aにおいて、消去ベリファイ回数設定部7dにて設定された消去ベリファイ回数だけ消去動作が実行されるとともに、消去ベリファイ実行部7bにおいて、消去ベリファイ回数設定部7dにて設定された消去ベリファイ回数より少ない回数の場合に消去ベリファイ動作がスキップされる。これにより、消去ベリファイ動作の回数を低減させつつ、消去ベリファイ回数設定部7dにて設定された消去ベリファイ回数だけ消去動作が実行させることができ、消去時のストレスの増大を抑制しつつ、消去不良を低減することが可能となるとともに、消去にかかる時間を短縮することができる。なお、上述した第3実施形態では、全てのブロックB1~BnのNANDセルユニットに対して最小の消去ベリファイ回数を共通に設定する方法について説明したが、各ブロックB1~Bnの今回の消去ベリファイ回数を個別にカウントし、最小の消去ベリファイ回数をブロックB1~Bnごとに個別に設定するようにしてもよい。また、上述した第3実施形態では、今回の消去ベリファイ回数が次回以降の最小の消去ベリファイ回数として設定される方法について説明したが、メモリセルアレイ1のメモリセルの書き込み消去回数に基づいて次回以降の最小の消去ベリファイ回数を設定するようにしてもよい。図12は、図11の不揮発性半導体記憶装置の消去ベリファイ回数とウェル電圧との関係を示す図である。図12において、図11の消去ベリファイ回数設定部7dにて設定された消去ベリファイ回数だけ消去動作が連続して実行される。この時、消去ベリファイ回数設定部7dにて設定された消去ベリファイ回数より少ない回数の場合に消去ベリファイ動作がスキップされる。また、消去動作では、消去動作が1回行われるごとに消去電圧Veが差分電圧ΔVeずつ増大される。図13は、図11の不揮発性半導体記憶装置の消去ベリファイ動作を示すフローチャートである。図13において、書き込み消去回数W/Eが0の場合S1、消去ベリファイ設定回数VMが1に設定された後S2、消去ベリファイ実行回数VCが1に設定されるS3。一方、書き込み消去回数W/Eが1以上の場合S1、消去ベリファイ実行回数VCが1に設定されるS3。次に、図11のブロックBiの消去動作が行われた後S4、消去ベリファイスキップ司令部7fを用いて消去ベリファイ実行回数VCが消去ベリファイ設定回数VMと比較されるS13。そして、消去ベリファイ実行回数VCが消去ベリファイ設定回数VM以上の場合、消去ベリファイ動作が行われるS5。そして、消去ベリファイチェックで合格の場合S6、消去ベリファイ設定回数VMに消去ベリファイ実行回数VCが設定された後S10、書き込み消去回数W/Eが1だけインクリメントされるS11。一方、消去ベリファイチェックで不合格の場合S6、消去ベリファイ実行回数VCが1だけインクリメントされるS7。そして、消去ベリファイチェックで合格するまで、ブロックBiの消去動作および消去ベリファイ動作が繰り返される。一方、消去ベリファイ実行回数VCが消去ベリファイ設定回数VMより小さい場合S13、消去ベリファイ実行回数VCが1だけインクリメントされるS7。そして、消去ベリファイ実行回数VCが消去ベリファイ設定回数VM以上になるまで、ブロックBiの消去動作が繰り返される。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。