第1半導体層の表面に沿って延びる突起を有する第1半導体層と、前記突起の表面をゲート絶縁膜を挟んで覆うゲート電極と、前記突起の前記ゲート電極により覆われる部分と別の部分の側面上に形成され、溝を有する第2半導体層と、前記第2半導体層内に形成されたソース/ドレイン領域と、前記溝内の表面を含め前記第2半導体層の表面を覆うシリサイド膜と、前記シリサイド膜と接する導電性のプラグと、を具備することを特徴とする半導体装置。前記第2半導体層が、前記突起の前記ゲート電極の側面上に形成され、第1半導体材料からなる第1膜と、前記第1膜の前記突起と反対の面上に形成され、特定のエッチングに対して前記第1半導体材料と異なる特性を有する第2半導体材料からなり、前記第1膜より低い上面を有する第2膜と、前記第2膜の前記第1膜と反対の面上に形成され、前記第1半導体材料からなり、前記第2膜より高い上面を有し、前記第1膜とともに前記第2膜の上方において前記溝を形成する第3膜と、を具備することを特徴とする、請求項1の半導体装置。前記第1半導体材料および第2半導体材料の一方が、シリコンであり、前記第1半導体材料および第2半導体材料の他方が、シリコンゲルマニウムである、ことを特徴とする、請求項2の半導体装置。第1半導体層の表面に沿って延びる突起を有する第1半導体層を形成することと、前記突起の表面をゲート絶縁膜を挟んで覆うゲート電極を形成することと、前記突起の前記ゲート電極により覆われる部分と別の部分の側面上に第2半導体層を形成することと、前記第2半導体層の表面に溝を形成することと、前記第2半導体層内にソース/ドレイン領域を形成することと、前記溝内の表面を含め前記第2半導体層の表面を覆うシリサイド膜を形成することと、前記シリサイド膜と接する導電性のプラグを形成することと、を具備することを特徴とする半導体装置の製造方法。前記第2半導体層を形成することが、前記突起の側面上に第1半導体材料からなる第1膜を形成することと、前記第1膜の前記突起と反対の面上に、特定のエッチングに対して前記第1半導体材料と異なる特性を有する第2半導体材料からなる第2膜を形成することと、前記第2膜の前記第1膜と反対の面上に前記第1半導体材料からなる第3膜を形成すること、を具備し、前記溝を形成することが、前記第2半導体材料を前記第1半導体材料に対して選択的にエッチングするエッチングによって、前記第2膜の上面を後退させることを具備する、ことを特徴とする、請求項4の半導体装置の製造方法。寄生抵抗を低減可能な半導体装置を提供しようとするものである。一実施形態による半導体装置は、第1半導体層の表面に沿って延びる突起を有する第1半導体層を含む。ゲート電極は、突起の表面をゲート絶縁膜を挟んで覆う。第2半導体層は、突起のゲート電極により覆われる部分と別の部分の側面上に形成され、溝を有する。ソース/ドレイン領域は、第2半導体層内に形成される。シリサイド膜は、溝内の表面を含め第2半導体層の表面を覆う。導電性のプラグは、シリサイド膜と接する。本発明者等は、実施形態の開発の過程において、以下に述べるような知見を得た。上述の微細なフィンに起因する大きな寄生抵抗を低減するために、ゲート側壁の形成後にソース/ドレインのための半導体層をエピタキシャル成長させ、その表面にシリサイドを形成することが広く行なわれる。具体的には、まず図1に示されるように、例えばシリコンからなる基板101上にフィン102が形成される。103は、STIshallowtrenchisolationであり、104は絶縁材料からなるキャップ膜である。図1に示すステップの時点で、フィン102の一部は、フィンと直交する平面形状を有するゲート電極によりその表面を覆われている。ゲート電極は、図1に示す断面とは異なる断面に対応する位置に設けられており、このため図1には現れていない。次に、フィン102を覆うオフセットスペーサ膜が成膜され、オフセットスペーサ膜を介したイオン注入を通じてソース/ドレインエクステンションが形成される。次にオフセットスペーサ膜の表面にサイドウォールスペーサ膜を成膜した後、オフセットスペーサ膜とサイドウォールスペーサ膜を同時に加工して、オフセットスペーサおよびサイドウォールスペーサが形成される。オフセットスペーサおよびサイドウォールスペーサはゲート電極の側面に形成されて、ゲート電極を周囲の導体と電気的に絶縁する役割を持つが、ソースドレイン領域には残存しないよう加工されるため、ソースドレイン領域に対応する図1の断面ではオフセットスペーサおよびサイドウォールスペーサは存在しない。次に、図2に示されるように、フィン102を基礎として用いて、ソース/ドレイン領域となる半導体層105をエピタキシャル成長を用いて形成する。図2は、フィン側面の面方位が100である場合を示している。図2に示されるように、半導体層105は、フィンの両側面を覆う。続いて半導体層105にイオンが注入されて、半導体層105にソース/ドレイン領域が形成される。次に、図3に示されるように、半導体層105の表面にシリサイド膜106が形成される。次いで、層間絶縁膜およびコンタクトプラグ等図示せずが形成される。ソース/ドレイン領域105の寄生抵抗の主要因は、シリコンからなるソース/ドレイン領域105とシリサイド膜106との界面抵抗である。このため、界面抵抗を低減することがFinFETの性能を向上させるための鍵である。界面抵抗の低減には、以下の3つの策が有効である。1つ目は、界面に形成されるショットキーバリアハイトの低減である。ショットキーバリアハイトは、シリサイドの材料およびその相に依存する。2つ目は、界面での活性化している不純物濃度を高くすることである。3つ目は、界面の面積、すなわちソース/ドレイン領域105とシリサイド膜106との接触面積を増やすことである。現在のところ、3つ目の接触面積を増やすための有効な技術の提案は、少ない。以下に、このような知見に基づいて構成された実施形態について図面を参照して説明する。以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断されるべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想には、特許請求の範囲において、種々の変更を加えることができる。第1実施形態図4は、第1実施形態に係る半導体装置の製造工程中の一状態を示す断面図である。図4a、図4b、図4cは、それぞれ、図5のIVA-IVA ́、IVB-IVB ́、IVC-IVC ́の断面を示す。図5は、第1実施形態に係る半導体装置の製造工程中の一状態を示す平面図である。図4a~図4cに示されるように、例えばシリコンからなる基板1の表面にフィン突起2が形成されている。フィン2は、一方向図5の上下方向に沿って延びる平面形状を有し、例えば10~30nmの幅を有し、側面は100の面方位を有する。フィン2の形成には、まず、フィン2の形成予定領域を覆うとともにその他の領域において開口を有するキャップ膜4が形成される。キャップ膜4は、例えばSi3N4からなる。次に、キャップ膜4をマスクとして用いて基板1を例えばRIEreactiveionetching等の異方性エッチングによりパターニングすることによりフィン2が形成される。基板1のフィン2以外の領域の表面には、絶縁材料からなるSTIshallowtrenchisolation3が形成されている。STI3は、素子分離層として機能する。フィン2のうちのフィン2の延びる方向に沿った一部の領域は、フィン側面に形成されたゲート絶縁膜11を介してゲート電極12により覆われる。図4bはゲート絶縁膜11およびゲート電極12を含むチャネル領域の断面図である。ゲート絶縁膜11は、フィン2の両側面に形成され、例えばシリコン酸化膜からなる。ゲート絶縁膜11およびキャップ膜4は、ゲート電極12により覆われる。フィン2のうちのゲート絶縁膜11およびゲート電極12により覆われる領域は、図5に示されるように、フィン2の延びる方向に沿った一部であり、ゲート電極12が形成される領域をゲート電極部6と称する。一方、ゲート電極12を含まない領域をソース/ドレイン部7と称する。ゲート電極12は、フィン2と交わる方向典型的には直交する方向に沿って延びる。ゲート電極12の形成には、まず、キャップ膜4の形成後に、フィン側面にゲート絶縁膜11を形成してから、基板1およびSTI3上の全面に、ゲート電極12の材料となる導電膜を成膜し、次に導電膜上にキャップ膜13の材料となる絶縁膜例えばSi3N4を成膜する。キャップ膜13は、ゲート電極加工のハードマスクとして機能し、ゲート電極12の形成予定領域の上方に形成される。次に、キャップ膜13をマスクとして用いて、導電膜を例えばRIE等の異方性エッチングによりパターニングすることによりゲート電極12が形成される。続く図6~図8は、ソース/ドレイン部7のみ、すなわち図4aに対応する断面を製造工程に沿って順に示している。図4aに続いて、図6に示されるように、ここまでの工程によって得られた構造の全面が、Si3N4からなるオフセットスペーサ膜14により覆われる。すなわち、図6の断面では、オフセットスペーサ膜14は、STI3、フィン2、キャップ膜4を覆い、ゲート電極部6すなわち図5のIVA-IVA ́の断面においては、ゲート電極12およびキャップ膜13を覆う。次に、図7に示されるように、ソース/ドレイン部7において、オフセットスペーサ膜14を介してフィン2の内部に不純物が注入される。不純物注入は、例えばフィン2に対して斜めイオン注入15などを用いて行われる。このとき不純物は、フィン2のSTI表面より上方の領域に注入され、ソース/ドレインエクステンション領域21を形成する。次に、図8に示されるように、サイドウォールスペーサ22を形成するための材料として例えばSi3N4がオフセットスペーサ膜14の上に成膜される。続く図9aは、図8の状態からRIE等を用いてサイドウォールスペーサを加工した後のソース/ドレイン断面を示しており、図9bはゲート電極部6、すなわち図5のIVC-IVC ́に沿った断面を示している。図9aに示されるように、ソース/ドレイン部7ではサイドウォールスペーサ22およびオフセットスペーサ膜14が完全に除去されて、STI表面より上方にあるフィン2が露出する。一方、図9bに示されるように、ゲート電極部6では、オフセットスペーサ膜14およびサイドウォールスペーサ22は残存し、ゲート電極12の側面を完全に覆った状態になる。このように、サイドウォールスペーサ22およびオフセットスペーサ膜14を、ソース/ドレイン部7では完全に除去するとともにゲート電極部6ではゲート電極12の側面を完全に覆った状態にすることは、STI表面より上方にあるフィン2の高さとゲート電極12の高さの違いを利用したゲート電極加工のオーバーエッチングで行うことができるが、その際に、キャップ膜13が残存するようにキャップ膜13とキャップ膜4の膜厚を設定することが必要である。続く図10~図16は、ソース/ドレイン部7のみ、すなわち図4aに対応する断面を製造工程に沿って順に示している。図10に示されるように、ソース/ドレイン部7のフィン2の両側面上に第1材料からなる第1膜25、第2材料からなる第2膜26、第1材料からなる第3膜27がエピタキシャル成長により順次形成される。第1材料および第2材料は、特定のエッチングに対して異なる速度でエッチングされるように選択される。特に、第1材料と第2材料との間のエッチング選択比が大きいものが好ましい。具体例としては、第1材料および第2材料は、一方がシリコンで、他方がシリコンゲルマニウムである。または、第1材料および第2材料の組合せは、それぞれシリコンおよびシリコンカーボン等である。第1膜25と第3膜27は、必ずしも同じ材料でなくてもよい。相違する第1膜25の材料および第3膜27の材料27が、第2膜26の材料に対してエッチング選択比を有していれば良い。第1膜25はフィン2の側面上に形成される。続いて、第2膜26が、第1膜25の露出している側面上および上面上に形成される。続いて、第3膜27が、第2膜26の露出している側面上および上面上に形成される。次に、図11に示されるように、例えばRIE等の異方性エッチングによって、第1膜25、第2膜26、第3膜27の上面が後退させられる。この結果、第1膜25および第2膜26の上面が露出する。また、この後退のためのステップによって、キャップ膜4の上面が後退する。第1膜25、第2膜26、第3膜27からなる構造は、ソース/ドレイン領域のための半導体層28を構成する。次に、図12に示されるように、例えばウェットエッチングによって、キャップ膜4が除去される。次に、図13に示されるように、ソース/ドレイン領域形成のための不純物が、サイドウォールスペーサ22を介して半導体層28およびすでに不純物注入されたフィン領域21に注入されることで、ソース/ドレイン領域30が形成される。次に、図14に示されるように、第1膜25、第2膜26、第3膜27のうちの第2膜26の一部が除去される。この選択的除去は、第1膜25および第3膜27を構成する第1材料と、第2膜26を構成する第2材料との間で選択性を持つエッチングにより実行される。例えば、選択的エッチングは、第1膜25および第3膜27がシリコンで、第2膜26がシリコンゲルマニウムの例では、過酢酸弗酸混合液等を用いたウェットエッチングにより達成可能である。第2膜26が選択的にエッチングされることで第1膜25と第3膜27との間に溝31が形成される。溝31中において、第1膜25および第3膜27の側面は露出している。溝31は、例として、図14では、第1膜25および第3膜27の厚さの半分よりも深くに達し、第2膜26が残存している。第2膜26によって、第1膜25と第3膜27は接続されている。溝31が深いほど、半導体28の表面積は大きい。第2膜26は、完全に除去されないようにエッチング量を設定する。溝31の幅は、第2膜26の厚さを制御することで変えることが可能である。溝31の深さは、第2膜26の上面の後退量を制御することで変えることが可能である。このように、エッチング速度の相違する複数材料からなる半導体層28を通じて、溝31の形状を任意に制御することが可能である。溝31は、図ではフィン2の両側に1つずつある場合を例示しているが、2つ以上であってもよい。2つ以上の溝31の形成のためには、第3膜27の外側にさらに第2材料からなる膜、第1材料からなる膜を形成すればよい。次に、図15に示されるように、第1膜25、第2膜26、第3膜27半導体層28の表面にシリサイド膜33が形成される。シリサイド膜33の形成のために、まず第1膜25、第2膜26、第3膜27の表面にシリサイド膜33を形成する金属元素の膜が堆積される。金属元素は、例えばNi、Co、Ti、Pt、Pd等である。次に、熱処理により、金属元素と、第1膜25、第2膜26、第3膜27中のシリコンが反応してシリサイド膜33が形成される。シリサイド膜33は、第1膜25の上面および溝31内の側面、第2膜26の上面、第3膜27の上面および外側の側面および溝31内の側面、フィン2の上面を覆う。第1膜25、第2膜26、第3膜27は、エピタキシャル成長による形成されているため単結晶である。このため、シリサイド膜33の厚さの制御性および抵抗値の点で多結晶の場合より優れる。第1膜25、第2膜26、第3膜27からなる半導体層28は溝31を有する。このため、半導体層28の表面積は、溝31無しの場合の表面積より大きい。よって、シリサイド膜33と半導体層28との接触面積も、溝31無しの場合の接触面積よりも大きい。次に、図16に示されるように、層間絶縁膜36およびコンタクトプラグ37が形成される。具体的には、まず、ここまでの工程で得られた構造上の全面に、層間絶縁膜36が例えばCVDchemicalvapordeposition等によって堆積される。次に、層間絶縁膜36上にコンタクトプラグ37の形成予定領域に開口を有するマスクが形成され、マスクを介した例えばRIE等の異方性エッチングによってコンタクトホールが形成される。コンタクトホールの形成の際、溝31中の層間絶縁膜36も除去される。次に、コンタクトホール内にコンタクトプラグ37となる導電材料が埋め込まれる。コンタクトプラグ37は、第1膜25、第2膜26、第3膜27、フィン2の上面のシリサイド膜33と接し、さらに、溝31も埋め込んで溝31内でもシリサイド膜33と接する。コンタクトプラグ37は、溝31内で第1膜25と第3膜27とを接続するように溝31を埋め込むことが好ましい。しかしながら、第2膜26が残存している場合は、コンタクトプラグ37が第1膜25と第3膜27とを接続することは必須ではない。こうして、FinFETが完成する。FinFETには、1つのFETが複数のフィンをチャネルとして有するタイプのものがあり、このようなものはマルチフィンFinFETと呼ばれる。マルチフィンFinFETでは、ソース/ドレイン領域のフィン側面にエピタキシャル成長した膜で複数のフィンを接続してもよい。第1実施形態は、マルチフィンFinFETにも適用可能である。図17は、第1実施形態の変形例に係る半導体装置の製造工程中の一状態におけるマルチフィンFinFETの断面図である。図17は、ソースドレイン部7に対応する部分、すなわち図4aに対応する部分を示している。図18は、図17に続く状態を示す断面図である。図17は、図11の状態に対応する。図17に示されるように、図4a~図4cを参照して説明した工程と同じ工程によって、基板1の表面に複数のフィン2図では2個を例示が形成される。フィン同士は、後の第3膜27の形成の結果、別々のフィン2に基づく第3膜27同士が結合するような間隔を有する。次に、図6~図9aおよび図9b、ならびに図11を参照して説明した工程と同じ工程によって、ソース/ドレインエクステンション21が形成され、各フィン2の両側面上に、第1膜25、第2膜26、第3膜27が形成される。別々のフィン2に基づいた第3膜27同士は結合し、結果、フィン2相互間は第1膜25、第2膜26、第3膜27により埋め込まれる。次に、図18に示されるように、図12~図14を参照して説明した工程と同じ工程によって、ソース/ドレイン領域30が形成され、各第2膜26の上面が後退させられる。結果、第1膜25と第3膜27の各間隔に溝31が形成される。この後、図15を参照して説明した工程と同じ工程によって、シリサイド膜33が形成される。シリサイド膜33は、図15と同様に、第1膜25の上面および溝31内の側面、第2膜26の上面、第3膜27の上面および外側の側面および溝31内の側面、フィン2の上面を覆う。次に、図16を参照して説明した工程と同じ工程によって、図16と同じ構造を有する層間絶縁膜36およびコンタクトプラグ37が形成される。以上説明したように、第1実施形態に係る半導体装置によれば、フィン2の側面上の第1膜25、第2膜26、第3膜27からなる半導体層28は溝31を有する。このため、半導体層28の表面積は、溝31無しの場合図3等の表面積より大きい。従って、このような半導体層28の、溝31内も含めた表面に形成されたシリサイド膜33の表面積も溝31無しの場合よりも大きい。これにより寄生抵抗の主要因である、半導体層28とシリサイド膜33との界面抵抗が低減して、FinFETの性能を向上させることができる。この効果は、第2膜26が残存する範囲において溝31が深いほど大きい。また、エッチング速度の相違する複数材料から半導体層28を形成することによって、溝31の形状、ひいては半導体層28とシリサイド膜33との接触面積を任意に変えることで、FinFETの特性を制御することが可能となる。第2実施形態第1実施形態はフィン側面の面方位が100であるFinFETに関するものであり、第2実施形態は、フィン側面の面方位が110であるFinFETに関するものである。図19~図24は、第2実施形態に係る半導体装置の製造工程中の一状態を順に示す断面図である。図19~図24は、ソース/ドレイン部7、すなわち第1実施形態の図4aに対応する断面を示している。これ以外の断面の構造は、第1実施形態と同じである。まず、図19の工程に先立って、図4a~図4c、図6~図9aおよび図9bを参照して説明したのと同じ工程が行なわれる。ただし、上記のように、フィン2は側面の面方位が110である。次に、図19に示されるように、図10を参照して説明したのと同じ工程によって、第1膜41、第2膜42、第3膜43が形成される。第1膜41は、フィン2の側面の面方位が110であることに起因して、第1実施形態の第1膜25と異なる形状を有し、4つの111ファセット面で囲まれた菱形形状となる。第2膜42、第3膜43は、第1膜41の表面に沿っている。第1膜41、第2膜42、第3膜43の材料の組合せは、第1実施形態の第1膜25、第2膜26、第3膜27の材料の組合せについての特徴と全く同じである。すなわち、最も典型的には、第1膜41および第3膜43は第1材料からなり、第2膜42は第2材料からなり、第1材料および第2材料は特定のエッチングに対して異なる速度でエッチングされる。具体例は、第1実施形態について記述した通りである。第1膜41、第2膜42、第3膜43からなる構造は、ソース/ドレイン領域のための半導体層45を構成する。次に、図20に示されるように、図13を参照して説明したのと同じ工程によって、ソース/ドレイン領域形成のための不純物が、サイドウォールスペーサ22を介して半導体層45およびすでに不純物注入されたフィン領域21に注入されることで、ソース/ドレイン領域46が形成される。次に、図21に示されるように、例えばウェットエッチングによって、キャップ膜4が除去される。この結果、フィン2の上方に溝51が形成される。溝51は、フィン2の上面を底面とし、第2膜42および第3膜43の積層構造を側壁として有する。溝51内において、第2膜42は露出している。次に、図22に示されるように、図14を参照して説明したのと同じ工程によって、第2膜42が一部、選択的に除去される。第1膜41、第3膜43は残存する。この選択的除去は、溝51の側面から第2膜42の面に達した薬液により、この面を起点として第2膜42の広がる方向に沿って第2膜42が除去されることによって進行する。この結果、第1膜41と第3膜43の間に溝52が形成される。溝52は、第1膜41の表面に沿っている。溝52は、例として、図22では、第1膜41の下側の稜まで達し、第2膜42が残存している。第2膜42によって、第1膜41と第3膜43は接続されている。溝52が深いほど、半導体層45の表面積が大きい。第2膜42は、完全に除去されないようにエッチング量を設定する。次に、図23に示されるように、図15を参照して説明したのと同じ工程によって、第1膜41、第2膜42、第3膜43半導体層45の表面にシリサイド膜33が形成される。シリサイド膜33は、第1膜41の溝52内を含む表面、第2膜42の上面、第3膜43の溝52内を含む表面、フィン2の上面を覆う。第1膜41、第2膜42、第3膜43からなる半導体層45は溝52を有する。このため、シリサイド膜33と、半導体層45の表面積は、溝52無しの場合の表面積より大きい。よって、シリサイド膜33と膜41~43の半導体層との接触面積も、溝52無しの場合の接触面積よりも大きい。次に、図24に示されるように、図16を参照して説明したのと同じ工程によって、層間絶縁膜36およびコンタクトプラグ37が形成される。コンタクトプラグ37は、第1膜41、第2膜42、第3膜43の上面のシリサイド膜33と接し、さらに、溝52も埋め込んで溝52内でもシリサイド膜33と接する。コンタクトプラグ37は、溝52内で第1膜41と第3膜43とを接続するように溝52を埋め込むことが好ましい。しかしながら、第2膜42が残存している場合は、コンタクトプラグ37が第1膜41と第3膜43とを接続することは必須ではない。こうして、FinFETが完成する。第1実施形態と同じく、第2実施形態もマルチフィンFinFETに適用可能である。図25は、第2実施形態の変形例に係る半導体装置の製造工程中の一状態を示す断面図であり、マルチフィンFinFETを示している。図26は、図25に続く状態のソースドレイン部7に対応する部分の断面図である。図25は、図19の状態に対応する。図25に示されるように、図4a~図4cを参照して説明した工程と同じ工程によって、基板1の表面に複数のフィン2図では2個を例示が形成される。フィン同士は、後の第3膜43の形成の結果、別々のフィン2に基づく第3膜43同士が結合するような間隔を有する。次に、図6~図9aおよび図9b、ならびに図11を参照して説明した工程と同じ工程によって、ソース/ドレインエクステンション21が形成される。次に、図19を参照して説明した工程と同じ工程によって、各フィン2の両側面上に、第1膜41、第2膜42、第3膜43が形成される。別々のフィン2に基づいた第3膜43同士は結合する。次に、図26に示されるように、図20~図22を参照して説明した工程と同じ工程によって、第2膜42が、溝52中の面から第2膜42の広がる方向に沿って一部除去される。この結果、第1膜41と第3膜43の間に溝52が形成される。この後、図23を参照して説明した工程と同じ工程によって、シリサイド膜33が形成される。シリサイド膜33は、図23と同様に、第1膜41の溝52内を含む表面、第2膜42の上面、第3膜43の溝52内を含む表面、フィン2の上面を覆う。次に、図24を参照して説明した工程と同じ工程によって、図24と同じ構造を有する層間絶縁膜36およびコンタクトプラグ37が形成される。以上説明したように、第2実施形態に係る半導体装置によれば、第1実施形態と同じく、フィン2の側面上の第1膜41、第2膜42、第3膜43からなる半導体層45は溝52を有する。このため、第1実施形態と同じ原理により半導体層45とシリサイド膜33との界面抵抗を低減できる。この効果は、第2膜42が残存する範囲において溝52が深いほど大きい。また、第1実施形態と同じく、エッチング速度の相違する複数材料から半導体層45を形成することによって、溝52の形状、ひいては半導体層とシリサイド膜33との接触面積を任意に変えることで、FinFETの特性を制御することが可能となる。第2実施形態において説明されていない点については、第1実施形態における説明が当てはまる。その他、各実施形態は、上記のものに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の実施形態が抽出され得る。例えば、上記各実施形態に示される全構成要件から幾つかの構成要件が削除されても、この構成要件が削除された構成が実施形態として抽出され得る。