基板の上方に形成された、III-V族化合物半導体からなるバックバリア層と、前記バックバリア層上に形成され、前記バックバリア層よりバンドギャップエネルギーが小さいIII-V族化合物半導体からなるチャネル層と、前記チャネル層にオーミック接続された第1の電極と、前記チャネル層の上方に形成された第2の電極と、を備え、前記バックバリア層は前記第2の電極の下方に設けられ、かつ、前記第2の電極の下方から前記第1の電極の下方まで連続して設けられていない半導体装置。前記バックバリア層が、前記第2の電極の下方に設けられていない請求項1に記載の半導体装置。前記バックバリア層がAlXGa1-XN0<X≦1からなり、前記チャネル層がGaNからなる請求項1または2に記載の半導体装置。前記バックバリア層の長さが、前記第2の電極の長さ以下である請求項1から3のいずれか一項に記載の半導体装置。前記チャネル層にオーミック接合されたソース電極をさらに備え、前記バックバリア層が、前記第2の電極の下方から前記ソース電極の下方まで連続して設けられておらず、前記第1の電極がドレイン電極であり、前記第2の電極がゲート電極である請求項1から4のいずれか一項に記載の半導体装置。前記チャネル層の上方に、前記チャネル層よりバンドギャップエネルギーが大きいIII-V族化合物半導体で形成された電子供給層をさらに備える請求項1から5のいずれか一項に記載の半導体装置。前記電子供給層がAlYGa1-YN0<Y≦1からなる請求項6に記載の半導体装置。前記チャネル層上に形成された絶縁層をさらに備え、前記第2の電極が前記絶縁層上に形成された請求項1から7のいずれか一項に記載の半導体装置。前記チャネル層の上方であって、前記第2の電極および前記第1の電極の間に形成され、前記チャネル層とショットキー接続するショットキー電極をさらに備える請求項5に記載の半導体装置。前記第1の電極がカソード電極であり、前記第2の電極がアノード電極である請求項1から4のいずれか一項に記載の半導体装置。2DEGを利用したIII-V族化合物半導体装置では、GaN層の電子供給層側に2DEGが形成されるので、オン抵抗が低く、Vth閾値電圧が0V以下となる。しかしフェールセーフの観点から、Vthが0Vより高いIII-V族化合物半導体装置が求められている。例えば非特許文献1には、GaN層の、電子供給層と反対側にAlGaNからなるバックバリア層が形成されたFETが記載されている。バックバリア層を設けると、バックバリア層からGaN層に空乏層が広がるので、Vthが高くなる。しかし、2DEGのキャリア濃度が減少するので、オン抵抗が増大する。また、バックバリア層のGaN層側の界面近傍に形成される負電荷、および、GaN層のバックバリア層側の界面に形成されるホールがリークのパスになるので、リーク電流が増えて、耐圧が低下する。本発明の第1の態様においては、基板の上方に形成された、III-V族化合物半導体からなるバックバリア層と、バックバリア層上に形成され、バックバリア層よりバンドギャップエネルギーが小さいIII-V族化合物半導体からなるチャネル層と、チャネル層にオーミック接続された第1の電極と、チャネル層の上方に形成された第2の電極と、を備え、バックバリア層は第2の電極の下方に設けられ、かつ、第2の電極の下方から第1の電極の下方まで連続して設けられていない半導体装置を提供する。なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。図1は、本発明の第1の実施形態に係るFET100の模式的な断面図である。FET100は、基板102、バッファ層104、バックバリア層106、チャネル層108、電子供給層112、絶縁膜114、ソース電極116、ドレイン電極118、および、ゲート電極120を備える。バックバリア層106は基板102の上方に形成される。バックバリア層106は、ゲート電極120の下方に設けられ、かつ、ゲート電極120の下方から、ソース電極116およびドレイン電極118の下方まで連続して設けられていない。例えば、バックバリア層106は、ソース電極116およびドレイン電極118の下方に形成されていない。チャネル層108が、バックバリア層106上に形成される。チャネル層108はバックバリア層106よりバンドギャップエネルギーが小さいIII-V族化合物半導体で形成される。一例として、バックバリア層106がAlXGa1-XN0<X≦1からなり、チャネル層108がGaNからなる。Alの組成比Xは、0.05以上が好ましく、0.1以上がより好ましい。Xが0.05より小さいとチャネル層108に空乏層を形成する効果が小さい。他の例として、バックバリア層106がAloInpGa1-o-pN0≦o≦1、0≦p≦1、0<op≦1で形成され、チャネル層108がGaNで形成されてもよい。また、バックバリア層106がp型のGaNまたはp型のAlXGa1-XN0<X≦1で形成され、チャネル層108がGaNで形成されてもよい。バックバリア層106が、Bホウ素またはMgマグネシウムが添加されたGaNであってよい。また、バックバリア層106がBまたはMgが添加されたAlXGa1-XN0<X≦1であってよい。バックバリア層106がp型III-V族化合物半導体で形成されると、バンドギャップが広がるので、チャネル層108に空乏層が形成される。ソース電極116およびドレイン電極118が、チャネル層108の上方に形成され、チャネル層108にオーミック接合されてよい。ゲート電極120が、チャネル層108の上方に形成される。バックバリア層106は、チャネル層108よりバンドギャップエネルギーが大きいIII-V族化合物半導体からなる。バックバリア層106の結晶とチャネル層108の結晶とは格子間隔が異なるので、バックバリア層106およびチャネル層108の結晶構造が歪む。バックバリア層106の歪みにより、バックバリア層106のチャネル層108との界面付近に負の分極電荷が発生する。バックバリア層106に発生した負電荷によって、チャネル層108の、ゲート電極120の下方の領域が空乏化するので、FET100のVthが0Vより高く、かつ、ソース電極116とドレイン電極118との間のオフ状態のリーク電流が小さい。また、バックバリア層106がソース電極116およびドレイン電極118の下方に延びていないので、バックバリア層106によって発生した正孔ホールがソース電極116とドレイン電極118との間のリーク電流の経路にならない。したがって、ソース電極116とドレイン電極118との間のリーク電流がさらに小さく、かつ、耐圧が高い。別の例として、ソース電極116およびドレイン電極118の下方の領域で、基板の上方に形成されたバックバリア層106をさらに含んでもよい。ソース電極116およびドレイン電極118の下方に形成されたバックバリア層106が、ゲート電極120の下方に形成されたバックバリア層106から分離してよい。つまり、ソース電極116およびドレイン電極118の下方の領域と、ゲート電極120の下方の領域との間で、バックバリア層106の少なくとも一部が除去されてよい。バックバリア層106によって発生した正孔ホールがソース電極116とドレイン電極118との間で連続しないので、リーク電流が小さく、かつ、耐圧が高い。バックバリア層106の幅が、ゲート電極120の幅より広くてよい。ゲート電極120より幅の広いバックバリア層106が、リーク電流をさらに小さくする。ここで、バックバリア層106およびゲート電極120の幅とは、上面から見てソース電極116とドレイン電極118との間に流れる電流の方向に垂直な方向をいう。電子供給層112は、チャネル層108の上方に形成される。電子供給層112は、チャネル層108よりバンドギャップエネルギーが大きいIII-V族化合物半導体で、チャネル層108と、ソース電極116およびドレイン電極118との間に形成されてよい。例えば、電子供給層112がAlYGa1-YN0<Y≦1で形成されてよい。電子供給層112がチャネル層108上に形成されて、チャネル層108の電子供給層112との界面近辺に2DEG110が発生してよい。AlYGa1-YNはAlNとGaNの混晶である。Yで表される構成比で、電子供給層112のバンドギャップ、自発分極およびピエゾ分極が変化する。構成比は例えばY=0.25である。電子供給層112の膜厚は、10nm~50nmとしてよい。ソース電極116とドレイン電極118との間の少なくとも一部で、電子供給層112を貫通して、チャネル層108に至るリセス部122が形成されてよい。リセス部122ではチャネル層108の上方に電子供給層112が設けられていないので、チャネル層108に2DEG110が発生しない。リセス部122において、チャネル層108が厚さ方向に一部除去されてよい。つまり、リセス部122の深さが電子供給層112の厚さより深くてもよい。チャネル層108が厚さ方向に除去されることで、ソース電極116とドレイン電極118との間のオフ抵抗を高くできる。絶縁膜114は、チャネル層108の少なくとも一部上に形成される。ソース電極116とドレイン電極118との間で、絶縁膜114が、電子供給層112上に形成されてよい。絶縁膜114は、リセス部122を覆って形成されてよい。絶縁膜114が、リセス部122でチャネル層108上に形成されてよい。絶縁膜114は、SiO2で形成されてよい。他の例として、絶縁膜114はSi3N4またはAl2O3で形成される。リセス部122の底部の長さより、ゲート電極120の長さが長くてよい。また、バックバリア層106の長さは、リセス部122の底部の長さ以下でもよい。ここで、バックバリア層106、ゲート電極120およびリセス部122の長さとは、ソース電極116とドレイン電極118との間の電流の向きに平行な方向の長さをいう。ソース電極116およびドレイン電極118は、絶縁膜114が除去された領域で、電子供給層112上に形成される。また、ゲート電極120が、少なくともリセス部122で、絶縁膜114上に形成されてよい。バックバリア層106の長さが、ゲート電極120の長さ以下であってよい。ゲート電極120の長さが、バックバリア層106の長さより長いと、ゲート電極120に電圧を印可して形成される反転層がソース電極116およびドレイン電極118間で空乏層を横切るので、オン抵抗が小さい。バッファ層104は、基板102とバックバリア層106およびチャネル層108との間に形成される。基板102は、シリコン基板であってよい。基板102は、その他に例えば、サファイア基板、GaN基板、MgO基板、ZnO基板など、GaN結晶が成長できる基板である。バッファ層104は、バックバリア層106およびチャネル層108と基板102との、格子定数および熱膨張率などの特性差による相互作用を緩衝し、接合強度を向上する。バッファ層104は、GaNで形成されてよい。他の例として、バッファ層104は、基板102上に膜厚が50nmのAlN窒化アルミニウムからなる層で形成されてよい。また、当該AlNからなる層上に、さらに、膜厚が5nm~100nmのGaNからなる層と、膜厚が1nm~10nmのAlNからなる層とよりなる積層膜が、3層~20層繰り返されてバッファ層104が形成されてもよい。第1の実施形態に係るFET100の製造方法を以下に説明する。まず、バッファ層104を基板102上にエピタキシャル成長させてよい。例えば、基板102がMOCVD装置に設置されてから、TMGaトリメチルガリウムおよびNH3が、それぞれ、58μmol/minおよび12L/minの流量で、MOCVD装置のチャンバーに導入されて、厚さ6000nmのGaNがエピタキシャル成長される。成長温度は、例えば1000°Cである。次に、バッファ層104上の全面に、AlXGa1-XN0<X≦1からなる層がエピタキシャル成長されてよい。例えば、厚さ30nmのAlGaNが形成される。一例として、TMAlトリメチルアルミニウム、TMGaおよびNH3が、それぞれ、100μmol/min、19μmol/min、および、12L/minの流量で導入されて、1050°Cの成長温度で、Al0.25Ga0.75Nからなる層がエピタキシャル成長される。バックバリア層106となる部分以外のAlXGa1-XN0<X≦1からなる層がフォトリソグラフィーおよびエッチングにより除去されて、バックバリア層106が形成されてよい。Alの組成比Xが、0<X≦0.2であると、チャネル層108との格子整合がよい。また、バックバリア層106は、バッファ層104上の所定の領域にAlXGa1-XN0<X≦1からなる層が選択成長されて、形成されてもよい。チャネル層108は、バッファ層104上およびバックバリア層106上に厚さ30nmの不純物をドープしていないGaNで形成されてよい。ここで、不純物をドープしていないGaNとは、GaNに導電性を与える不純物を意図的に添加しないで形成されたGaNをいう。ただし、チャネル層108が不純物をドープしていないGaNで形成されても、上下の層との関係から、第1の実施形態に係るFET100では、チャネル層108がn型のGaNとして振る舞ってよい。チャネル層108は、バックバリア層106上の部分およびその他の部分で高さが異ならず、上面が平坦に形成されてよい。TMGaおよびNH3が、それぞれ、19μmol/minおよび12L/minの流量で導入されて、1050°Cの成長温度、および、200Torrの圧力下で、チャネル層108がエピタキシャル成長されてよい。電子供給層112が、例えば、チャネル層108上に厚さ30nmのAlGaNで形成される。一例として、TMAl、TMGaおよびNH3が、それぞれ、100μmol/min、19μmol/min、および、12L/minの流量で導入されて、1050°Cの成長温度で、Al0.25Ga0.75Nからなる電子供給層112がエピタキシャル成長される。リセス部122がフォトリソグラフィーおよびエッチングで形成されてよい。リセス部は、チャネル層108の表面まで達してよい。また、リセス部122でチャネル層108が表面から深さ10nm~20nm除去されてもよい。絶縁膜114が電子供給層112上、および、リセス部122を覆って、CVDおよびフォトリソグラフィーで形成されてよい。例えば、電子供給層112上の全面にSiO2がCVDで形成された後、ソース電極116およびドレイン電極118が形成される領域のSiO2がフォトリソグラフィーで除去される。ソース電極116およびドレイン電極118が、Tiからなる層で形成されてよい。ソース電極116およびドレイン電極118は、Tiからなる層の上に、さらにAlからなる層を有してもよい。ソース電極116およびドレイン電極118が、リフトオフ法を用いて、スパッタまたは蒸着で形成されてよい。次に、ソース電極116およびドレイン電極118が熱処理されてよい。熱処理により、オーミック特性が良くなる。熱処理は、700°C、30分間行われてよい。ゲート電極120が、リンをドープしたポリシリコンで、CVDおよびフォトリソグラフィーで形成されてよい。ゲート電極120はNiからなる層、および、Niからなる層上に形成されたAuからなる層で形成されてもよい。ゲート電極120が、リフトオフ法を用いて、スパッタまたは蒸着により一体で形成されてよい。図2は、本発明の第2の実施形態に係るFET200の模式的な断面図である。図2において図1と同一の符号を付した要素は、図1において説明した要素と同一の機能および構成を有してよい。FET200は、基板102、バッファ層104、バックバリア層106、チャネル層108、電子供給層112、絶縁膜114、ソース電極116、ドレイン電極118、ゲート電極120、および、ショットキー電極202を備える。ショットキー電極202が、チャネル層108の上方であって、ゲート電極120とドレイン電極118との間に、形成されてよい。一例として、ゲート電極120とドレイン電極118との間で、絶縁膜114の一部が除去されて、ショットキー電極202が電子供給層112上に形成される。ショットキー電極202は、チャネル層108とショットキー接続してよい。ショットキー電極202は、リンをドープしたポリシリコンで、CVDおよびフォトリソグラフィーで形成されてよい。バックバリア層106およびリセス部122により、2DEG110がゲート電極120の下方に形成されないので、第2の実施形態に係るFET200はノーマリーオフとなる。ショットキー電極202が、ゲート電極120とドレイン電極118との間で、チャネル層108からホールを引き抜く。したがって、第2の実施形態に係るFET200は、耐圧が高い。ショットキー電極202は、絶縁膜114の一部が、バックバリア層106の上方とドレイン電極118との間で、エッチングで除去されてから、リンをドープしたポリシリコンで、CVDおよびフォトリソグラフィーで形成されてよい。ショットキー電極202はNiからなる層、および、Niからなる層上に形成されたAuからなる層で形成されてもよい。Ni/Auからなるゲート電極120が、リフトオフ法を用いて、スパッタまたは蒸着により一体で形成されてよい。図3は、本発明の第3の実施形態に係るFET300の模式的な断面図である。図3において図1と同一の符号を付した要素は、図1において説明した要素と同一の機能および構成を有してよい。FET300は、基板102、バッファ層104、バックバリア層106、チャネル層108、絶縁膜114、ソース電極116、ドレイン電極118、および、ゲート電極120を備える。バックバリア層106によって、チャネル層108が空乏化するので、FET300はオフ状態のリーク電流が小さい。また、バックバリア層106がゲート電極120の下方から、ソース電極116の下方およびドレイン電極118の下方のいずれにも延びていないので、バックバリア層106がリークパスの原因にならない。このため、第3の実施形態に係るFET300はリーク電流が小さく、かつ、耐圧が高い。チャネル層108は、少なくともソース電極116およびドレイン電極118が形成される領域に、コンタクト領域302およびコンタクト領域304を、それぞれ有する。コンタクト領域302およびコンタクト領域304では、キャリアの濃度がチャネル層108の他の部分より高くてよい。コンタクト領域302およびコンタクト領域304により、ソース電極116およびドレイン電極118と、チャネル層108との接触抵抗が小さい。バックバリア層106の長さは、コンタクト領域302とコンタクト領域304との間隔より、短くてよい。ゲート電極120が、絶縁膜114上に形成されてよい。ゲート電極120のソース電極116側端の一部が、絶縁膜114を挟んで、コンタクト領域302の上方に形成されてよい。また、ゲート電極120のドレイン電極118側端の一部が、絶縁膜114を挟んで、コンタクト領域304の上方に形成されよい。コンタクト領域302およびコンタクト領域304は抵抗が低いので、コンタクト領域302とゲート電極120、および、コンタクト領域304およびゲート電極120が、それぞれ一部分でオーバーラップして形成されることにより、図3に示したFET300のオン抵抗が低い。コンタクト領域302およびコンタクト領域304は、例えば、チャネル層108に不純物としてシリコンSiがイオン注入されて形成される。当該イオン注入は、コンタクト領域302およびコンタクト領域304が形成される領域に開口を有するマスクがチャネル層108上にフォトリソグラフィーで形成されてから、行われてよい。チャネル層108上に絶縁膜114が形成され、コンタクト領域302およびコンタクト領域304上の一部で絶縁膜114が除去されてよい。ソース電極116およびドレイン電極118が、コンタクト領域302およびコンタクト領域304上に形成されてよい。ソース電極116およびドレイン電極118は、例えば、Tiからなる層、および、Tiからなる層上に形成されたAlからなる層で形成される。ソース電極116およびドレイン電極118が、リフトオフ法を用いて、スパッタまたは蒸着で形成されてよい。次に、ソース電極116およびドレイン電極118が熱処理されてよい。熱処理により、オーミック特性が良くなる。熱処理は、700°C、30分間行われてよい。ゲート電極120が、リンをドープしたポリシリコンで、CVDおよびフォトリソグラフィーで形成されてよい。ゲート電極120はNiからなる層、および、Niからなる層上に形成されたAuからなる層で形成されてもよい。ゲート電極120が、リフトオフ法を用いて、スパッタまたは蒸着で形成されてよい。図4は、本発明の第4の実施形態に係るHEMT400の模式的な断面図である。図4において図1と同一の符号を付した要素は、図1において説明した要素と同一の機能および構成を有してよい。HEMT400は、基板102、バッファ層104、バックバリア層106、チャネル層108、電子供給層112、ソース電極116、ドレイン電極118、および、ゲート電極120を備える。ソース電極116、ドレイン電極118およびゲート電極120が電子供給層112上に形成されてよい。ゲート電極120の下方に、バックバリア層106が形成されている。このため、バックバリア層106上のチャネル層108は空乏化して、2DEG110が形成されない。したがって、第4の実施形態に係るHEMT400はノーマリーオフである。ゲート電極120が形成されている部分の少なくとも一部で、電子供給層112の厚さが、他の部分より薄いリセス部を有してよい。当該リセス部の長さは、ゲート電極120の長さより短くてよい。また、バックバリア層106の長さは、当該リセス部の長さより短くてよい。ここで、リセス部、ゲート電極120およびバックバリア層106の長さとは、ソース電極116とドレイン電極118との間の電流の方向に平行な方向の長さをいう。図5は、本発明の第5の実施形態に係るSBD500の模式的な断面図である。図5において図1または図4と同一の符号を付した要素は、図1または図4において説明した要素と同一の機能および構成を有してよい。SBD500は、基板102、バッファ層104、バックバリア層106、チャネル層108、電子供給層112、カソード502、および、アノード504を備える。カソード502およびアノード504が、電子供給層112上に形成されてよい。アノード504の下方に、バックバリア層106が形成されてよい。カソード502およびアノード504は、それぞれ、第4の実施形態に係るHEMT400のドレイン電極118およびゲート電極120の幅と同様に形成されてよい。バックバリア層106の長さはアノード504の長さ以下であってよい。バックバリア層106上のチャネル層108は空乏化して、2DEG110が形成されない。したがって、第5の実施形態に係るSBD500は逆バイアスのときのリーク電流が小さく、耐圧が高い。以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。例えば、MISMetalInsulatorSemiconductor、GITGateInjectionTransistorに、本発明を適用できることが、当業者に明らかである。また、III-V族化合物半導体であるGaAsヒ化ガリウムに本発明を適用できることも明らかである。一例として、バックバリア層106がAlkGa1-kAs0<k≦1で、チャネル層108がGaAsで、電子供給層112がAlmGa1-mAs0<m≦1で形成されてよい。さらに、上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段より前に、先立って等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上まず、、次に、等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。