抵抗変化型素子と、並列接続されたNチャネル電界効果トランジスタおよびPチャネル電界効果トランジスタからなる選択用スイッチとをビット線およびソース線間に直列接続してなることを特徴とする不揮発性メモリセル。前記選択用スイッチを前記ソース線側に、前記抵抗変化型素子を前記ビット線側に設けたことを特徴とする請求項1に記載の不揮発性メモリセル。データ書き込み時には、前記Nチャネル電界効果トランジスタをONさせる選択電圧と前記Pチャネル電界効果トランジスタをONさせる反転選択電圧を前記Nチャネル電界効果トランジスタおよび前記Pチャネル電界効果トランジスタの各ゲートに与え、前記ビット線および前記ソース線間に書込データに対応した極性の電圧を印加し、データ読み出し時には、前記Nチャネル電界効果トランジスタをONさせる選択電圧と前記Pチャネル電界効果トランジスタをONさせる反転選択電圧を前記Nチャネル電界効果トランジスタおよび前記Pチャネル電界効果トランジスタの各ゲートに与え、前記ビット線および前記ソース線間に所定の極性の電圧を印加し、前記ビット線および前記ソース線間に流れる電流を検出するようにしたことを特徴とする請求項2に記載の不揮発性メモリセル。前記選択用スイッチを前記ビット線側に、前記抵抗変化型素子を前記ソース線側に設けたことを特徴とする請求項1に記載の不揮発性メモリセル。データ書き込み時には、前記Nチャネル電界効果トランジスタをONさせる選択電圧と前記Pチャネル電界効果トランジスタをONさせる反転選択電圧を前記Nチャネル電界効果トランジスタおよび前記Pチャネル電界効果トランジスタの各ゲートに与え、前記ビット線および前記ソース線間に書込データに対応した極性の電圧を印加し、データ読み出し時には、前記Nチャネル電界効果トランジスタをONさせる選択電圧であって前記データ書き込み時よりも低い選択電圧と前記Pチャネル電界効果トランジスタをOFFさせる反転選択電圧を前記Nチャネル電界効果トランジスタおよび前記Pチャネル電界効果トランジスタの各ゲートに与え、前記ビット線および前記ソース線間に前記データ書き込み時と同じ大きさの所定の極性の電圧を印加し、前記ビット線および前記ソース線間に流れる電流を検出するようにしたことを特徴とする請求項4に記載の不揮発性メモリセル。前記抵抗変化型素子は、磁気トンネル接合素子または電界誘起巨大抵抗変化の発生する抵抗素子であることを特徴とする請求項1に記載の不揮発性メモリセル。各々、抵抗変化型素子と、並列接続されたNチャネル電界効果トランジスタおよびPチャネル電界効果トランジスタからなる選択用スイッチとをビット線接続端およびソース線接続端の間に直列接続してなり、行列状に配列されてメモリセルアレイを構成する複数の不揮発性メモリセルと、前記メモリセルアレイの行毎に各々設けられ、各行に沿った方向に延びてメモリセルアレイを横切る配線であって、当該行の各不揮発性メモリセルのNチャネル電界効果トランジスタの各ゲートに接続された複数の行選択線と、前記メモリセルアレイの行毎に各々設けられ、各行に沿った方向に延びてメモリセルアレイを横切る配線であって、当該行の各不揮発性メモリセルのPチャネル電界効果トランジスタの各ゲートに接続された複数の反転行選択線と、前記メモリセルアレイの列毎に各々設けられた複数対のビット線およびソース線であって、各列に沿った方向に延びてメモリセルアレイを横切り、各列に対応したビット線およびソース線が各列の各不揮発性メモリセルのビット線接続端およびソース線接続端に各々接続された複数対のビット線およびソース線と、行アドレスが示す行に対応した行選択線および反転行選択線に当該行の不揮発性メモリセルの選択用スイッチをONさせる選択電圧および反転選択電圧を出力し、行アドレスが示す行以外の行に対応した行選択線および反転行選択線に当該行の不揮発性メモリセルの選択用スイッチをOFFさせる選択電圧および反転選択電圧を出力する行デコーダと、前記列毎に設けられたビット線およびソース線の組の中から一組のビット線およびソース線を選択し、データ線および反転データ線に各々接続する列選択部と、列アドレスに対応した列のビット線およびソース線を前記列選択部に選択させる列デコーダと、データ書き込み時に前記データ線および前記反転データ線間に書込データに応じた極性の電圧を印加する書込ドライバと、データ読み出し時に前記データ線および前記反転データ線の一方に流れ込む電流を検出することによりアクセス対象である不揮発性メモリセルに記憶されたデータを判定するセンスアンプと、を具備することを特徴とする不揮発性メモリ。各々、抵抗変化型素子と、並列接続されたNチャネル電界効果トランジスタおよびPチャネル電界効果トランジスタからなる選択用スイッチとをビット線接続端およびソース線接続端間に直列接続してなり、行列状に配列されてメモリセルアレイを構成する複数の不揮発性メモリセルと、前記メモリセルアレイの行毎に各々設けられ、各行に沿った方向に延びてメモリセルアレイを横切るポリシリコン層による配線であって、当該行の各不揮発性メモリセルのNチャネル電界効果トランジスタの各ゲートと一体をなす複数の行選択線と、前記メモリセルアレイの行毎に各々設けられ、各行に沿った方向に延びてメモリセルアレイを横切るポリシリコン層による配線であって、当該行の各不揮発性メモリセルのPチャネル電界効果トランジスタの各ゲートと一体をなす複数の反転行選択線と、前記メモリセルアレイの列毎に各々設けられた複数対のビット線およびソース線であって、各列に沿った方向に延びてメモリセルアレイを横切り、各列に対応したビット線およびソース線の一方は当該列の各不揮発性メモリセルのNチャネル電界効果トランジスタおよびPチャネル電界効果トランジスタの各ソースに接続され、各列に対応したビット線およびソース線の他方は当該列の各不揮発性メモリセルのNチャネル電界効果トランジスタおよびPチャネル電界効果トランジスタのドレイン同士を接続する各配線との間に当該列の各不揮発性メモリセルの抵抗変化型素子を挟む複数対のビット線およびソース線とを具備することを特徴とする不揮発性メモリ。各々、抵抗変化型素子と、並列接続されたNチャネル電界効果トランジスタおよびPチャネル電界効果トランジスタからなる選択用スイッチとをビット線接続端およびソース線接続端間に直列接続してなり、行列状に配列されてメモリセルアレイを構成する複数の不揮発性メモリセルと、前記メモリセルアレイの行毎に各々設けられ、各行に沿った方向に延びてメモリセルアレイを横切る配線であって、当該行の各不揮発性メモリセルのNチャネル電界効果トランジスタの各ゲートに接続された複数の行選択線と、前記メモリセルアレイの行毎に各々設けられ、各行に沿った方向に延びてメモリセルアレイを横切る配線であって、当該行の各不揮発性メモリセルのPチャネル電界効果トランジスタの各ゲートに接続された複数の反転行選択線と、前記メモリセルアレイの各行を挟むように各々設けられ、各行に沿った方向に延びてメモリセルアレイを横切る複数のソース線であって、隣接するソース線との間に挟む一行の各不揮発性メモリセルのソース線接続端に接続された複数のソース線と、前記メモリセルアレイの列毎に各々設けられ、各列に沿った方向に延びてメモリセルアレイを横切り、各列の各不揮発性メモリセルのビット線接続端に接続された複数のビット線と、行アドレスが示す行に対応した行選択線および反転行選択線に当該行の不揮発性メモリセルの選択用スイッチをONさせる選択電圧および反転選択電圧を出力し、行アドレスが示す行以外の行に対応した行選択線および反転行選択線に当該行の不揮発性メモリセルの選択用スイッチをOFFさせる選択電圧および反転選択電圧を出力するとともに、行アドレスが示す行を挟む2本のソース線にデータ書き込みまたはデータ読み出しのためのソース電圧を出力する行デコーダと、前記列毎に設けられたビット線の中から1本のビット線を選択し、データ線に接続する列選択部と、列アドレスに対応した列のビット線を前記列選択部に選択させる列デコーダと、データ書き込み時に前記データ線に出力するビット電圧を書込データに応じて制御する書込ドライバと、データ読み出し時に前記データ線に流れ込む電流を検出することによりアクセス対象である不揮発性メモリセルに記憶されたデータを判定するセンスアンプとを具備することを特徴とする不揮発性メモリ。データ書き込み時に、前記行デコーダおよび書込ドライバは、前記ソース電圧および前記ビット電圧間の電圧が書込データに対応した極性の電圧となるように前記ソース電圧および前記ビット電圧を各々出力することを特徴とする請求項9に記載の不揮発性メモリセル。前記行デコーダは、前記メモリセルアレイの各行に各々対応した複数の行選択回路を具備し、各行に対応した各行選択回路は、行アドレスが当該行を示す場合に、当該行の各不揮発性メモリの選択用スイッチをONにする選択電圧および反転選択電圧を出力するとともに、当該行を挟む2本のソース線にデータ書き込みまたはデータ読み出しのためのソース電圧を出力することを特徴とする請求項9に記載の不揮発性メモリ。各々、抵抗変化型素子と、並列接続されたNチャネル電界効果トランジスタおよびPチャネル電界効果トランジスタからなる選択用スイッチとをビット線接続端およびソース線接続端間に直列接続してなり、行列状に配列されてメモリセルアレイを構成する複数の不揮発性メモリセルと、前記メモリセルアレイの行毎に各々設けられ、各行に沿った方向に延びてメモリセルアレイを横切るポリシリコン層による配線であって、当該行の各不揮発性メモリセルのNチャネル電界効果トランジスタの各ゲートと一体をなす複数の行選択線と、前記メモリセルアレイの行毎に各々設けられ、各行に沿った方向に延びてメモリセルアレイを横切るポリシリコン層による配線であって、当該行の各不揮発性メモリセルのPチャネル電界効果トランジスタの各ゲートと一体をなす複数の反転行選択線と、前記メモリセルアレイの各行を挟むように各々設けられ、各行に沿った方向に延びてメモリセルアレイを横切る複数のソース線であって、隣接するソース線との間に挟む一行の各不揮発性メモリセルのNチャネル電界効果トランジスタまたはPチャネル電界効果トランジスタのソースに各々接続された複数のソース線と、前記メモリセルアレイの列毎に各々設けられ、各列に沿った方向に延びてメモリセルアレイを横切り、各列の各不揮発性メモリセルのNチャネル電界効果トランジスタおよびPチャネル電界効果トランジスタのドレイン同士を接続する配線との間に各不揮発性メモリセルの抵抗変化型素子を挟んだ複数のビット線とを具備することを特徴とする不揮発性メモリ。各々、抵抗変化型素子と、並列接続されたNチャネル電界効果トランジスタおよびPチャネル電界効果トランジスタからなる選択用スイッチとをビット線接続端およびソース線接続端間に直列接続してなり、行列状に配列されてメモリセルアレイを構成する複数の不揮発性メモリセルと、前記メモリセルアレイの行毎に各々設けられ、各行に沿った方向に延びてメモリセルアレイを横切る配線であって、当該行の各不揮発性メモリセルのNチャネル電界効果トランジスタの各ゲートに接続された複数の行選択線と、前記メモリセルアレイの行毎に各々設けられ、各行に沿った方向に延びてメモリセルアレイを横切る配線であって、当該行の各不揮発性メモリセルのPチャネル電界効果トランジスタの各ゲートに接続された複数の反転行選択線と、前記メモリセルアレイの連続した2行の組毎に各々設けられ、行に沿った方向に延びてメモリセルアレイを横切る複数のソース線であって、各ソース線に対応した2行の各不揮発性メモリセルの各ソース線接続端に接続された複数のソース線と、前記メモリセルアレイの列毎に各々設けられ、各列に沿った方向に延びてメモリセルアレイを横切り、各列の各不揮発性メモリセルの各ビット線接続端に接続された複数のビット線と、行アドレスが示す行に対応した行選択線および反転行選択線に当該行の不揮発性メモリセルの選択用スイッチをONさせる選択電圧および反転選択電圧を出力し、行アドレスが示す行以外の行に対応した行選択線および反転行選択線に当該行の不揮発性メモリセルの選択用スイッチをOFFさせる選択電圧および反転選択電圧を出力するとともに、行アドレスが示す行を含む2行の組に対応した1本のソース線にデータ書き込みまたはデータ読み出しのためのソース電圧を出力する行デコーダと、前記列毎に設けられたビット線の中から1本のビット線を選択し、データ線に接続する列選択部と、列アドレスに対応した列のビット線を前記列選択部に選択させる列デコーダと、データ書き込み時に前記データ線に出力するビット電圧を書込データに応じて制御する書込ドライバと、データ読み出し時に前記データ線に流れ込む電流を検出することによりアクセス対象である不揮発性メモリセルに記憶されたデータを判定するセンスアンプとを具備することを特徴とする不揮発性メモリ。データ書き込み時に、前記行デコーダおよび書込ドライバは、前記ソース電圧および前記ビット電圧間の電圧が書込データに対応した極性の電圧となるように前記ソース電圧および前記ビット電圧を各々出力することを特徴とする請求項13に記載の不揮発性メモリ。前記行デコーダは、前記メモリセルアレイの連続した2行の組毎に各々設けられた複数の行選択回路を具備し、各行選択回路は、行アドレスが当該行を示す場合に、当該行の各不揮発性メモリの選択用スイッチをONにする選択電圧および反転選択電圧を出力する当該組の各行に対応した回路と、行アドレスが当該組のいずれかの行を示す場合に当該組に対応したソース線にデータ書き込みまたはデータ読み出しのためのソース電圧を出力する回路を具備することを特徴とする請求項13に記載の不揮発性メモリ。各々、抵抗変化型素子と、並列接続されたNチャネル電界効果トランジスタおよびPチャネル電界効果トランジスタからなる選択用スイッチとをビット線接続端およびソース線接続端間に直列接続してなり、行列状に配列されてメモリセルアレイを構成する複数の不揮発性メモリセルと、前記メモリセルアレイの行毎に各々設けられ、各行に沿った方向に延びてメモリセルアレイを横切る配線であって、当該行の各不揮発性メモリセルのNチャネル電界効果トランジスタの各ゲートに接続された複数の行選択線と、前記メモリセルアレイの行毎に各々設けられ、各行に沿った方向に延びてメモリセルアレイを横切る配線であって、当該行の各不揮発性メモリセルのPチャネル電界効果トランジスタの各ゲートに接続された複数の反転行選択線と、前記メモリセルアレイの行毎にまたは連続した所定数行毎に各々設けられ、行に沿った方向に延びてメモリセルアレイを横切る複数のソース線であって、各々に対応した1または複数行の各不揮発性メモリセルの各ソース線接続端に接続された複数のソース線と、前記メモリセルアレイの列毎に各々設けられ、各列に沿った方向に延びてメモリセルアレイを横切り、各列の各不揮発性メモリセルの各ビット線接続端に接続された複数のビット線と、行アドレスが示す行に対応した行選択線および反転行選択線に当該行の不揮発性メモリセルの選択用スイッチをONさせる選択電圧および反転選択電圧を出力し、行アドレスが示す行以外の行に対応した行選択線および反転行選択線に当該行の不揮発性メモリセルの選択用スイッチをOFFさせる選択電圧および反転選択電圧を出力する行デコーダと、行アドレスの示す行の不揮発性メモリセルに接続されたソース線にデータ書き込みまたはデータ読み出しのためのソース電圧を出力するソース線選択手段と、前記列毎に設けられたビット線の中から1本のビット線を選択し、データ線に接続する列選択部と、列アドレスに対応した列のビット線を前記列選択部に選択させる列デコーダと、データ書き込み時に前記データ線に出力するビット電圧を書込データに応じて制御する書込ドライバと、データ読み出し時に前記データ線に流れ込む電流を検出することによりアクセス対象である不揮発性メモリセルに記憶されたデータを判定するセンスアンプとを具備することを特徴とする不揮発性メモリ。前記ソース線選択手段は、前記複数本のソース線を分割した所定本数からなるソース線の組毎に各々設けられた複数のソースデコーダを具備し、各ソースデコーダは、行アドレスが示す行の不揮発性メモリセルに接続されたソース線が当該ソースデコータに対応付けられたソース線の組の中に含まれる場合に当該組のソース線にデータ書き込みまたはデータ読み出しのためのソース電圧を出力することを特徴とする請求項16に記載の不揮発性メモリ。各々、抵抗変化型素子と、並列接続されたNチャネル電界効果トランジスタおよびPチャネル電界効果トランジスタからなる選択用スイッチとをビット線接続端およびソース線接続端間に直列接続してなり、行列状に配列されてメモリセルアレイを構成する複数の不揮発性メモリセルと、前記メモリセルアレイの連続した2つの行の組毎に設けられ、行に沿った方向に延びてメモリセルアレイを横切る配線であって、当該2つの行の各不揮発性メモリセルのNチャネル電界効果トランジスタおよびPチャネル電界効果トランジスタの各ソースに接続された複数のソース線と、前記メモリセルアレイの行毎に設けられ、行に沿った方向に延びてメモリセルアレイを横切る配線であって、当該行に属する不揮発性メモリセルのNチャネル電界効果トランジスタのゲートに接続された複数の行選択線と、前記メモリセルアレイの行毎に設けられ、行に沿った方向に延びてメモリセルアレイを横切る配線であって、当該行に属する不揮発性メモリセルのPチャネル電界効果トランジスタのゲートに接続された複数の反転行選択線と、前記メモリセルアレイの列毎に設けられ、列に沿った方向に延びてメモリセルアレイを横切る配線であって、当該列に属する不揮発性メモリセルのNチャネル電界効果トランジスタおよびPチャネル電界効果トランジスタのドレイン同士を接続するメタル配線との間に当該不揮発性メモリセルの前記抵抗変化型素子を挟んだ複数のビット線とを具備することを特徴とする不揮発性メモリ。ところで、上述した従来の不揮発性メモリセルは、ビット線およびソース線間の電圧がNチャネルトランジスタを介して抵抗変化型素子に印加されるため、いわゆる閾値落ちがNチャネルトランジスタに発生し、抵抗変化型素子に印加される電圧がビット線およびソース線間の電圧からNチャネルトランジスタの閾値分だけ減少する。従って、抵抗変化型素子自体は0.6Vで書き込みが可能であるのに、図22に示すようにデータ書き込みに1.2Vの電圧が必要であり、このため、不揮発性メモリの電源線圧を1.2Vにする必要があった。また、昇圧回路を用いてNチャネルトランジスタのゲート電圧を生成すれば、閾値落ちの対策を行うことができるが、昇圧回路を設けることにより不揮発性メモリの消費電力は増える問題が発生する。この発明は、以上説明した事情に鑑みてなされたものであり、内部昇圧回路を必要とせず、超低電圧、低消費電力で動作可能な不揮発性メモリセルおよび不揮発性メモリを提供することを目的とする。この発明は、抵抗変化型素子と、並列接続されたNチャネル電界効果トランジスタおよびPチャネル電界効果トランジスタからなる選択用スイッチとをビット線およびソース線間に直列接続してなることを特徴とする不揮発性メモリセルを提供する。かかる発明によれば、選択用スイッチが並列接続されたNチャネル電界効果トランジスタおよびPチャネル電界効果トランジスタにより構成されているので、ビット線およびソース線間に印加される電圧の極性によらず、閾値落ちの問題が発生しない。従って、低い電源電圧で選択用スイッチを介した抵抗変化型素子へのデータ書き込みを行うことができる。また、この発明は、上記不揮発性メモリセルを行列状に配列したメモリセルアレイを有する各種の不揮発性メモリを提供する。これらの不揮発性メモリにおいても、メモリセルアレイを構成する不揮発性メモリセルの選択用スイッチが並列接続されたNチャネル電界効果トランジスタおよびPチャネル電界効果トランジスタにより構成されているので、閾値落ちの問題が発生しない。従って、内部昇圧回路を必要とせず、超低電圧、低消費電力で動作可能な不揮発性メモリを実現することができる。以下、図面を参照し、この発明の実施形態について説明する。なお、以下の実施形態において、トランジスタはMOSFETMetalOxideSemiconductorFieldEffectTransistor;金属-酸化膜-半導体構造の電界効果トランジスタを指す。<第1実施形態>図1は、この発明の第1実施形態である不揮発性メモリセルの構成を示す回路図である。図1に示すように、本実施形態による不揮発性メモリセルは、抵抗変化型素子R1と、並列接続されたNチャネルトランジスタTNおよびPチャネルトランジスタTPからなるCMOSスイッチSWとをビット線接続端およびソース線接続端間に直列接続してなるものである。さらに詳述すると、本実施形態において、抵抗変化型素子R1は、MTJ素子であり、そのフリー層がビット線BLに接続され、ピン層がCMOSスイッチSWの一端に接続され、このCMOSスイッチSWの他端はソース線SLに接続されている。CMOSスイッチSWにおけるNチャネルトランジスタTNのゲートには選択電圧WLが、PチャネルトランジスタTPのゲートには反転選択電圧WLBが与えられる。このCMOSスイッチSWは、データ読み出し時およびデータ書き込み時に抵抗変化型素子R1を選択する選択用スイッチとして機能する。図2は本実施形態による不揮発性メモリセルの動作条件を示す図である。まず、抵抗変化型素子R1に対するデータ書き込みについて説明する。抵抗変化型素子R1に0を書き込む場合、ビット線BLを0.6V、ソース線SLを0Vとし、選択電圧WLを0.6V、反転選択電圧WLBを0Vとする。この状態では、抵抗変化型素子R1の両端に約0.6Vの電圧が印加され、ビット線BLからソース線SLに約49μAの電流が流れる。この結果、抵抗変化型素子R1は低抵抗になり、データ0を記憶した状態となる。抵抗変化型素子R1に1を書き込む場合は、ビット線BLを0V、ソース線SLを0.6Vとし、選択電圧WLを0.6V、反転選択電圧WLBを0Vとする。この結果、ソース線SLからビット線BLに電流が流れる。その際、CMOSスイッチSWにトランジスタの閾値相当の電圧降下いわゆる閾値落ちが生じないため、抵抗変化型素子R1の両端に約0.6Vの電圧が印加され、約49μAの電流が流れる。これにより抵抗変化型素子R1は高抵抗に変化し、データ1を記憶した状態となる。次に抵抗変化型素子R1からのデータ読み出しについて説明する。データ読み出しでは、ビット線BLを0.15V、ソース線SLを0V、選択電圧WLを0.6V、反転選択電圧WLBを0Vとする。ここで、抵抗変化型素子R1がデータ0を記憶しており、低抵抗である場合、ビット線BLからソース線SLに向けて15μAの電流が流れる。一方、抵抗変化型素子R1がデータ1を記憶しており、高抵抗である場合、ビット線BLからソース線SLに向けて10μAの電流が流れる。従って、データ0の読み出し時に流れる電流15μAと、データ1の読み出し時に流れる電流10μAとの間の閾値例えば12.5μAを発生し、データ読み出し時にビット線BLからソース線SLに向けて流れる電流をこの閾値と比較することにより、抵抗変化型素子R1に記憶されているデータが0か1を判定することができる。以上のように、本実施形態によれば、抵抗変化型素子R1を選択するための選択用スイッチをCMOSスイッチSWとしたため、データ書き込み時に、データ0を書き込む場合、データ1を書き込む場合の双方において、選択用スイッチに閾値落ちが発生せず、抵抗変化型素子R1に対する正確なデータ書き込みを行うことができる。<第2実施形態>図3はこの発明の第2実施形態である不揮発性メモリセルの構成を示す回路図である。本実施形態では、上記第1実施形態に対してCMOSスイッチSWと抵抗変化型素子R1との位置関係が入れ替わっており、抵抗変化型素子R1がソース線SL側に、CMOSスイッチSWがビット線BL側にある。図4は本実施形態による不揮発性メモリセルの動作条件を示す図である。抵抗変化型素子R1に対するデータ書き込みの動作は上記第1実施形態と同様である。そこで、データ読み出しについて説明する。本実施形態では、データ読み出し時、ビット線BLを電源電圧と同じ0.6Vとし、選択電圧WLを0.3Vとし、反転選択電圧WLBを0.6Vとする。これによりPチャネルトランジシタTPはOFFとなる。そして、NチャネルトランジスタTNでは、閾値落ちが発生し、NチャネルトランジスタTNと抵抗変化型素子R1との接続点の電位は0.15Vとなる。この結果、上記第1実施形態と同様、データ読み出し時に抵抗変化型素子R1に印加される電圧は0.15Vとなる。上記第1実施形態では、データ読み出し時にビット線BLに印加する0.15Vの電圧を発生する定電圧回路が必要になるが、本実施形態は、この0.15Vの定電圧回路が不要であり、制御が容易であるという利点がある。<第3実施形態>図5はこの発明の第3実施形態である不揮発性メモリの構成を示す回路図である。図5において、メモリセルアレイ100は、メモリセルMkjをm1行n1列の行列状に配列してなるものである。図示の例では、各メモリセルMkjは、上記第1実施形態図1の不揮発性メモリセルであるが、上記第2実施形態図3の不揮発性メモリセルに置き換えてもよい。一列をなすm1個のメモリセルMkjk=0~mの左右両側にはソース線SLjおよびビット線BLjが各々配線されている。ここで、ソース線SLjおよびビット線BLj間には、第j列のメモリセルMkjk=0~mのCMOSスイッチSWおよび抵抗変化型素子R1が各々介挿されている。また、一行をなすn1個のメモリセルMkjj=0~nの上下両側には行選択線WLkおよび反転行選択線WLkBが各々配線されている。ここで、行選択線WLkは、第k行のメモリセルMkjk=0~mのNチャネルトランジスタTNに対する選択電圧WLを供給する配線であり、反転行選択線WLkBは、第k行のメモリセルMkjk=0~mのPチャネルトランジスタTPに対する反転選択電圧WLBを供給する配線である以上、図1参照。行デコーダ200は、データ書き込み時またはデータ読み出し時に、行アドレスに従って、メモリセルアレイ100の中の一行のメモリセルMkjj=0~nを選択する回路である。さらに詳述すると、行デコーダ200は、行アドレスが第k’行を指示するとき、第k’行に対応した行選択線WLk’に対する選択電圧WLを0.6Vとし、第k’行に対応した反転行選択線WLk’Bに対する反転選択電圧WLBを0Vとする。また、第k’行以外の各行に対応した行選択線WLkk≠k’に対する選択電圧WLを0Vとし、第k’行以外の各行に対応した反転行選択線WLkBk≠k’に対する反転選択電圧WLBを0.6Vとする。これにより第k’行のメモリセルMk’jj=0~nの各抵抗変化型素子R1がソース線SLjj=0~nに接続され、他の行のメモリセルMkjk≠k’、j=0~nの各抵抗変化型素子R1はソース線SLjj=0~nから切り離される。データ線DLおよび反転データ線DLBは、メモリセルアレイ100に対して書き込むデータまたはメモリセルアレイ100から読み出したデータを伝送するための信号線である。データ線DLとビット線BLjj=0~nの各々との間には、列選択のためのCMOSスイッチCOLBjj=0~nが各々介挿されている。また、反転データ線DLBとソース線SLjj=0~nの各々との間にも列選択のためのCMOSスイッチCOLSjj=0~nが各々介挿されている。これらのCMOSスイッチCOLBjj=0~nおよびCMOSスイッチCOLSjj=0~nは列選択部400を構成している。列デコーダ300は、データ書き込み時またはデータ読み出し時に、列アドレスに従って、メモリセルアレイ100の中の一列のメモリセルMkjk=0~mを選択する回路である。さらに詳述すると、列デコーダ300は、列アドレスが第j’列を指示するとき、CMOSスイッチCOLBj’およびCOLSj’のみをONとし、他のCMOSスイッチCOLBjj≠j’およびCOLSjj≠j’をOFFとする。この結果、第j’列のビット線BLj’およびソース線SLj’のみがCMOSスイッチCOLBj’およびCOLSj’を各々介してデータ線DLおよび反転データ線DLBに接続される。これによりデータ線DLおよび反転データ線DLBを介した第j’列のメモリセルMkj’へのアクセスが可能になる。書込制御回路800は、書込許可信号WEとともに書込データDinが与えられたとき、その書込データDinを書込ドライバ500に引き渡す回路である。書込ドライバ500は、データ線DLを駆動する3ステートバッファと、反転データ線DLBを駆動する3ステートバッファを有する。データ書き込み時、書込ドライバ500は、データ線DLおよび反転データ線DLBを駆動する2個の3ステートバッファを出力イネーブル状態とする。そして、書込ドライバ500は、書込データDinが0である場合、データ線DLに0.6Vを、反転データ線DLBに0Vを出力する。一方、データ書き込み時には、そのアクセス対象であるメモリセルMkjの行アドレスおよび列アドレスが行デコーダ200および列デコーダ300に与えられ、行アドレスにより指定された行および列アドレスにより指定された列に属する1個のメモリセルMkjがデータ線DLおよび反転データ線DLBに接続される。そして、データ線DLに0.6V、反転データ線DLBに0Vが出力されると、ビット線BLjから当該メモリセルMkjを介してソース線SLjに電流が流れる。この結果、当該メモリセルMkjの抵抗変化型素子R1が低抵抗となり、データ0を記憶した状態となる。また、書込ドライバ500は、書込データDinが1である場合、データ線DLに0Vを、反転データ線DLBに0.6Vを出力する。この結果、ソース線SLjから当該メモリセルMkjを介してビット線BLjに電流が流れる。これにより、当該メモリセルMkjの抵抗変化型素子R1が高抵抗となり、データ1を記憶した状態となる。データ線DLにはセンスアンプ600が接続されている。また、このセンスアンプ600の後段には出力回路700が設けられている。これらのセンスアンプ600および出力回路700はデータ読み出しのための回路である。このセンスアンプ600および出力回路700の他、上述した書込ドライバ500もデータ読み出しのための動作を行う。すなわち、データ読み出し時、書込ドライバ500は、データ線DLを駆動する3ステートバッファを出力ディセーブル状態フローティング状態とし、反転データ線DLBを駆動する3ステートバッファを出力イネーブル状態とし、後者の3ステートバッファから反転データ線DLBに0Vを出力する。データ読み出し時における行選択および列選択の動作はデータ書き込み時と同様である。すなわち、アクセス対象であるメモリセルMkjの行アドレスおよび列アドレスが行デコーダ200および列デコーダ300に与えられ、行アドレスにより指定された行および列アドレスにより指定された列に属する1個のメモリセルMkjがデータ線DLおよび反転データ線DLBに接続される。その際、センスアンプ600は、0.15Vの電圧をデータ線DLに印加し、センスアンプ600からデータ線DLに流れ込む電流を検知して増幅する。ここで、アクセス対象であるメモリセルMkjがデータ0を記憶している場合、15μAの電流図2参照がセンスアンプ600→データ線DL→ビット線BLj→メモリセルMkjの抵抗変化型素子R1→ソース線SLj→反転データ線DLB→書込ドライバ500という経路を辿って流れる。一方、アクセス対象であるメモリセルMkjがデータ1を記憶している場合、10μAの電流図2参照が同じ経路を辿って流れる。そこで、センスアンプ600は、データ線DLに流れ込む電流Iを10μAと15μAの中間の閾値Ithと比較し、I>Ithならばデータ0を、I<Ithならばデータ1を出力する。出力回路700は、このセンスアンプ600の出力データを外部へと出力する。図6a~cは本実施形態におけるメモリセルアレイ100のレイアウト例を示す図である。図6aでは第2メタル層M2を省略しないで各種の配線や素子のレイアウトが示されており、図6bでは第2メタル層M2を省略して各種の配線や素子のレイアウトが示されている。また、図6cでは、図6aにおいて一点鎖線により囲まれた1個の不揮発性メモリセルを構成するNチャネルトランジスタTN、PチャネルトランジスタTPおよび抵抗変化型素子R1と、この不揮発性メモリセルに接続された第2メタル層M2によるビット線BL1、第2メタル層M2によるソース線SL1、行選択線WL1および反転行選択線WL1Bをなす各ポリシリコン層の大まかなレイアウトが示されている。一点鎖線で囲まれた不揮発性メモリセルのPチャネルトランジスタTPは、破線で囲まれたNWELL内に形成されている。このPチャネルトランジスタTPのソースは、図中、上下方向に配線された第2メタル層M2によるソース線SL1にPチャネルトランジスタ用コンタクトCN1を介して接続されている。また、このPチャネルトランジスタTPのドレインは、第1メタル層M1によりNチャネルトランジスタTNのドレインに接続されている。このNチャネルトランジスタTNのソースは、第2メタル層M2によるソース線SL1にNチャネルトランジスタ用コンタクトCN2を介して接続されている。そして、PチャネルトランジスタTPのドレインとNチャネルトランジスタTNのドレインとを接続する第1メタル層M1と、図中、上下方向に配線された第2メタル層M2によるビット線BL1との間に抵抗変化型素子R1が挿入されている。以上が本実施形態の詳細である。本実施形態によれば、メモリセルアレイ100を構成するメモリセルMkjとして、CMOSスイッチを選択用スイッチとする不揮発性メモリセルを用いたので、データ書き込み時に選択用スイッチに閾値落ちが発生せず、低電圧で、各メモリセルの抵抗変化型素子R1に対するデータ書き込みを行うことができる。<第4実施形態>図7はこの発明の第4実施形態である不揮発性メモリの構成を示す回路図である。上記第3実施形態と同様、メモリセルアレイ110は、メモリセルMkjをm1行n1列の行列状に配列してなるものである。上記第3実施形態では、メモリセルMkjの各列jに対応したソース線SLjが列に沿った方向に配線された。これに対し、本実施形態では、ソース線が行に沿った方向に配線されている。また、本実施形態では、メモリセルアレイ110の各行を挟むようにソース線SL00、SL01、SL12、...、SLm-1m、SLmmが配線されている。そして、本実施形態では、各行を挟む2本のソース線が当該行のCMOSスイッチSWにソース電圧SLを供給する役割を果たす。具体的には、ソース線SL00およびSL01が第0行のメモリセルM0jj=0~nのCMOSスイッチSWにソース電圧SLを供給する役割を果たす。次にソース線SL01およびSL12が第1行のメモリセルM1jj=0~nのCMOSスイッチSWにソース電圧SLを供給する役割を果たす。次にソース線SL12およびSL23が第2行のメモリセルM2jj=0~nのCMOSスイッチSWにソース電圧SLを供給する役割を果たす。以下、同様であり、ソース線SLpqq=p1およびSLqrr=q1が第q行のメモリセルMqjj=0~nのCMOSスイッチSWにソース電圧SLを供給する役割を果たすのである。行選択線WLkおよび反転行選択線WLkBk=0~mと各メモリセルMkjk=0~m、j=0~nとの接続関係、ビット線BLjj=0~nと各メモリセルMkjk=0~m、j=0~nとの接続関係は、上記第3実施形態と同様である。上記第3実施形態と異なり、列選択部410は、CMOSスイッチCOLBjj=0~nのみにより構成されている。列デコーダ300は、列アドレスが第j’列を示すとき、第j’列に対応したCMOSスイッチCOLBj’をON、他のCMOSスイッチCOLBjj≠j’をOFFとし、第j’列のビット線BLj’をデータ線DLに接続する。センスアンプ600および出力回路700の構成は上記第3実施形態と同様である。書込制御回路810、書込ドライバ510および行デコーダ210は、上記第3実施形態のものと相違する。本実施形態では、データの書き込み先のメモリセルMkjに対応したソース線SLpqおよびSLqrに供給する電圧を書込データDinに応じて切り替える必要がある。そのための回路が書込制御回路810、書込ドライバ510および行デコーダ210に設けられている。図8は本実施形態による不揮発性メモリの動作条件を示す図である。まず、データ書き込みについて説明する。アクセス先が例えばメモリセルM10である場合、列デコーダ300によってCMOSスイッチCOLB0がONとされ、ビット線BL0がデータ線DLに接続される。また、行デコーダ210によって第1行が選択される。そして、書込データDinが0である場合、書込制御回路810は、書込ドライバ510からデータ線DLに0.6Vを出力させ、行デコーダ210からアクセス先のメモリセルMkjを間に挟む2本のソース線この例ではソース線SL01およびSL12に0Vを出力させ、行選択線WLkおよび反転行選択線WLkBに0.6Vおよび0Vを各々出力させる。この結果、書込ドライバ510→データ線DL→ビット線BL0→メモリセルM10→ソース線SL01およびSL12→行デコーダ210という経路を電流が流れ、メモリセルM10の抵抗変化型素子R1が低抵抗となり、データ0を記憶した状態となる。一方、書込データDinが1である場合、書込制御回路810は、書込ドライバ510からデータ線DLに0Vを出力させ、行デコーダ210からアクセス先のメモリセルMkjを間に挟む2本のソース線この例ではソース線SL01およびSL12に0.6Vを出力させ、行選択線WLkおよび反転行選択線WLkBに0.6Vおよび0Vを各々出力させる。この結果、行デコーダ210→ソース線SL01およびSL12→メモリセルM10→ビット線BL0→データ線DL→書込ドライバ510という経路を電流が流れ、メモリセルM10の抵抗変化型素子R1が高抵抗となり、データ1を記憶した状態となる。データ読み出し時の動作は上記第3実施形態と同様である。図9は本実施形態における書込制御回路810および行デコーダ210の一部の構成を示す回路図である。書込制御回路810は、図9に示す回路810Aを含む。この回路810Aは、NORゲート811、インバータ812および813により構成されている。NORゲート811には、書込許可信号WEを反転した信号WEBと書込データDinを反転したデータDINBが入力される。書込許可信号WEが0であって、信号WEBが1である場合、NORゲート811の出力信号は0に固定される。この場合、インバータ813は、行デコーダ210に対して0Vのソース電圧SLを供給する。書込許可信号WEが1であって、信号WEBが0である場合、NORゲート811の出力信号は信号DINBを反転したもの、すなわち、書込データDinと同じ値になる。従って、インバータ813は、書込データDinが0である場合に0Vのソース電圧SLを行デコーダ210に供給し、書込データDinが1である場合に0.6Vのソース電圧SLを行デコーダ210に供給する。行デコーダ210は、メモリセルアレイ110の各行に対応した行選択回路210-kk=0~mにより構成されている。各行に対応した各行選択回路210-kは、行アドレスADDXが当該行を示す場合に、当該行の各不揮発性メモリの選択用スイッチをONにする選択電圧WLおよび反転選択電圧WLBを出力するとともに、当該行を挟む2本のソース線にデータ書き込みまたはデータ読み出しのためのソース電圧を出力する回路である。図9には行選択回路210-kk=0~mのうち行選択回路210-1の構成が例示されている。図9において、アドレス一致検出回路211は、行アドレスADDXが当該行選択回路210-1に対応した行この例では第1行を示す場合に0を、そうでない場合に1を出力する。インバータ212は、アドレス一致検出回路211の出力信号を反転し、その反転結果が0である場合すなわち、行アドレス不一致には0Vの選択電圧WLを行選択線WL1に出力し、反転結果が1である場合すなわち、行アドレス一致には0.6Vの選択電圧WLを行選択線WL1に出力する。また、インバータ213は、インバータ212の出力信号を反転し、その反転結果が1である場合すなわち、行アドレス不一致には0.6Vの反転選択電圧WLBを反転行選択線WL1Bに出力し、反転結果が0である場合すなわち、行アドレス一致には0Vの反転選択電圧WLBを反転行選択線WL1Bに出力する。Nチャネルトランジスタ214およびPチャネルトランジスタ215は、ソース電圧SLをソース線SL01に伝達するCMOSスイッチを構成している。また、Nチャネルトランジスタ216およびPチャネルトランジスタ217は、ソース電圧SLをソース線SL12に伝達するCMOSスイッチを構成している。これらのCMOSスイッチは、行アドレスADDXが当該行選択回路210-1に対応した行この例では第1行を示しており、行選択線WL1に対する電圧が0.6V、反転行選択線WL1Bに対する電圧が0VになるときにONとなり、ソース電圧SLをソース線SL01およびSL12に供給する。このソース線SL01およびSL12に供給されるソース電圧SLは、上述したように、書込データDinが0の場合は0V、1の場合は0.6Vとなる。以上、行選択回路210-1を例に説明したが、他の行選択回路の構成も同様である。図10a~cは本実施形態におけるメモリセルアレイ110のレイアウト例を示す図である。図10aでは第2メタル層M2を省略しないで各種の配線や素子のレイアウトが示されており、図10bでは第2メタル層M2を省略して各種の配線や素子のレイアウトが示されている。また、図10cでは、図10aにおいて一点鎖線により囲まれた1個の不揮発性メモリセルを構成するNチャネルトランジスタTN、PチャネルトランジスタTPおよび抵抗変化型素子R1と、この不揮発性メモリセルに接続された第2メタル層M2によるビット線BL1、第1メタル層M1によるソース線SL01およびSL12、行選択線WL1およびWL1Bをなす各ポリシリコン層の大まかなレイアウトが示されている。一点鎖線で囲まれた不揮発性メモリセルのPチャネルトランジスタTPは、破線で囲まれたNWELL内に形成されている。このPチャネルトランジスタTPのソースは、図中、左右方向に配線された第1メタル層M1によるソース線SL01にPチャネルトランジスタ用コンタクトCN3を介して接続されている。また、このPチャネルトランジスタTPのドレインは、第1メタル層M1によりNチャネルトランジスタTNのドレインに接続されている。このNチャネルトランジスタTNは、第1メタル層M1によるソース線SL12にNチャネルトランジスタ用コンタクトCN4を介して接続されている。そして、PチャネルトランジスタTPのドレインとNチャネルトランジスタTNのドレインとを接続する第1メタル層M1と、図中、上下方向に配線された第2メタル層M2によるビット線BL1との間に抵抗変化型素子R1が挿入されている。このように配線することで、横方向のピッチは基本的に最小の2FFは最小デザインルールでレイアウトできるので、微小なメモリセルサイズを実現することができる。本実施形態においても上記第3実施形態と同様な効果が得られる。また、本実施形態では、図7に示すように、縦方向列に沿った方向の配線がビット線BLjj=0~nのみとなるので、面積の小さなメモリセルを実現することができる。なお、本実施形態において、図9に示すトランジスタ214、215、216および217を省略して、各ソース線SL01、SL12、SL23、...を全て共通にソース電圧SLを伝達する共通ソース線に接続してもよい。この場合、行デコーダ210が非常にシンプルになり、面積を削減することができる。ただし、この態様は、共通ソース線の寄生容量が増大するので、高速書き込みには不向きである。この態様は、面積を縮小して廉価版の不揮発性メモリを設計する場合に有効である。<第5実施形態>図11はこの発明の第5実施形態である不揮発性メモリの構成を示す回路図である。本実施形態は上記第4実施形態を変形したものである。上記第4実施形態と同様、本実施形態におけるメモリセルアレイ120でも、ソース線SL01~SLm-1mが行に沿った方向に配線されている。ただし、本実施形態においてメモリセルアレイ120では、メモリセルアレイ120の第0行および第1行に共用のソース線S01、第2行および第3行に共用のソース線S23、...という具合に、メモリセルアレイ120の連続した2行に1本ずつソース線Sk-1kk=1、3、5、...、mが配線されている。各ソース線Sk-1kは、当該ソース線に対応した上下2行のメモリセルMk-1jj=0~nおよびMkjj=0~nに対してソース電圧SLを供給する。また、本実施形態では、行選択回路250-k-1kが、メモリセルアレイ120の2行に1個ずつ設けられている。1個の行選択回路250-k-1kは、第k-1行に対応した行選択線WLk-1およびWLk-1Bに対する各選択電圧と、第k行に対応した行選択線WLkおよびWLkBに対する各選択電圧と、第k-1行および第k行の共用のソース線SLk-1kに対するソース電圧を出力する。書込制御回路850は、行選択回路250-k-1kに発生させるソース電圧を制御する。列選択部410、列デコーダ300、センスアンプ600、出力回路700、書込ドライバ510の構成は上記第4実施形態と同様である。図12は本実施形態による不揮発性メモリの動作条件を示す図である。この例では、共通のソース線S01に接続されたメモリセルM00およびM10がアクセス対象である場合について動作条件が示されている。まず、メモリセルM00が選択されたとする。ここで、書込データDinが0である場合、書込制御回路850は、電圧0.6Vをデータ線DLに出力させる。これによりビット線BL0の電圧は0.6Vとなる。また、アクセス対象がメモリセルM00である場合、行選択回路250-01は、行選択線WL0に0.6Vを、反転行選択線WL0Bに0Vを出力し、ソース線SL01にソース電圧0Vを出力する。この結果、ビット線BL0からメモリセルM00を介してソース線SL01に電流が流れ、メモリセルM00の抵抗変化型素子R1が低抵抗となり、データ0を記憶した状態となる。一方、書込データDinが1である場合、書込制御回路850は、電圧0Vをデータ線DLに出力させる。これによりビット線BL0の電圧は0Vとなる。また、行選択回路250-01は、行選択線WL0に0.6Vを、反転行選択線WL0Bに0Vを出力し、ソース線SL01にソース電圧0.6Vを出力する。この結果、ソース線SL01からメモリセルM00を介してビット線BL0に電流が流れ、メモリセルM00の抵抗変化型素子R1が高抵抗となり、データ1を記憶した状態となる。これらの場合において、行選択回路250-01は、行選択線WL1に0Vを、反転行選択線WL1Bに0.6Vを出力するので、第1行のメモリセルM10のCMOSスイッチSWはOFFとなる。従って、メモリセルM10は、メモリセルM00に対するデータ書き込みの影響を受けず、メモリセルM10の抵抗変化型素子R1の抵抗値は変化しない。次にメモリセルM10が選択されたとする。この場合も、書込データDinが0ならば電圧0.6Vがデータ線DLに出力され、ビット線BL0の電圧は0.6Vとなる。また、行選択回路250-01は、行選択線WL1に0.6Vを、反転行選択線WL1Bに0Vを出力し、ソース線SL01にソース電圧0Vを出力する。この結果、ビット線BL0からメモリセルM10を介してソース線SL01に電流が流れ、メモリセルM10の抵抗変化型素子R1が低抵抗となり、データ0を記憶した状態となる。一方、書込データDinが1である場合、電圧0Vがデータ線DLに出力され、ビット線BL0の電圧は0Vとなる。また、行選択回路250-01は、行選択線WL1に0.6Vを、反転行選択線WL1Bに0Vを出力し、ソース線SL01にソース電圧0.6Vを出力する。この結果、ソース線SL01からメモリセルM10を介してビット線BL0に電流が流れ、メモリセルM10の抵抗変化型素子R1が高抵抗となり、データ1を記憶した状態となる。これらの場合において、行選択回路250-01は、行選択線WL0に0Vを、反転行選択線WL0Bに0.6Vを出力するので、第0行のメモリセルM00のCMOSスイッチSWはOFFとなる。従って、メモリセルM00は、メモリセルM10に対するデータ書き込みの影響を受けず、メモリセルM00の抵抗変化型素子R1の抵抗値は変化しない。なお、データ読み出しの動作は上記第3実施形態と同様である。図13は本実施形態における行選択回路250-k-1kの構成例を示す回路図である。この例では、行選択回路250-01の構成を示しているが、他の行選択回路も同じ構成である。アドレス一致検出回路251は、行アドレスADDXがk-1この例では0を示す場合に0を、そうでない場合に1を出力する回路である。アドレス一致検出回路252は、行アドレスADDXがkこの例では1を示す場合に0を、そうでない場合に1を出力する回路である。インバータ253は、アドレス一致検出回路251の出力信号を反転し、その反転結果が1すなわち、ADDX=0である場合には0.6Vの選択電圧WLを行選択線WL0に、そうでない場合には0Vの選択電圧WLを行選択線WL0に出力する。インバータ254は、インバータ253の出力信号を反転し、その反転結果が0すなわち、ADDX=0である場合には0Vの反転選択電圧WLBを反転行選択線WL0Bに、そうでない場合には0.6Vの反転選択電圧WLBを反転行選択線WL0Bに出力する。インバータ255は、アドレス一致検出回路252の出力信号を反転し、その反転結果が1すなわち、ADDX=1である場合には0.6Vの選択電圧WLを行選択線WL1に、そうでない場合には0Vの選択電圧WLを行選択線WL1に出力する。インバータ256は、インバータ255の出力信号を反転し、その反転結果が0すなわち、ADDX=1である場合には0Vの反転選択電圧WLBを反転行選択線WL1Bに、そうでない場合には0.6Vの反転選択電圧WLBを反転行選択線WL1Bに出力する。NANDゲート257は、アドレス一致検出回路251または252の一方の出力信号が0である場合すなわち、ADDX=0または1に1を出力し、そうでない場合に0を出力する。NORゲート258は、書込許可信号WEを反転した信号WEBが0である場合すなわち、WE=1の場合に、書込データDinを反転した信号DINBを反転して出力すなわち、書込データDinと同じ論理値の信号を出力し、信号WEBが1である場合は0を出力する。NANDゲート259は、NANDゲート257の出力信号が1である場合すなわち、ADDX=0または1である場合、NORゲート258の出力信号を反転して出力する。そして、インバータ260は、このNANDゲート259の出力信号を反転し、反転結果が0である場合は0Vのソース電圧SLをソース線SL01に出力し、反転結果が1である場合は0.6Vのソース電圧SLをソース線SL01に出力する。ここで、ADDX=0または1であり、書込許可信号WEが1である場合、NANDゲート259は、書込データDinを反転した信号を出力する。従って、インバータ260は、書込データDinが0である場合は0Vのソース電圧SLをソース線SL01に出力し、書込データDinが1である場合は0.6Vのソース電圧SLをソース線SL01に出力する。一方、ADDXが0でも1でもない場合または書込許可信号WEが0である場合、NANDゲート259は1を出力する。従って、インバータ260は、0Vのソース電圧SLをソース線SL01に出力する。この行選択回路250-k-1kによれば、図12に示す動作条件での動作を実現することができる。<第6実施形態>図14はこの発明の第6実施形態である不揮発性メモリの構成を示す回路図である。本実施形態は上記第5実施形態を変形したものである。メモリセルアレイ120の構成は上記第5実施形態と同様である。本実施形態においても、メモリセルアレイ120の第0行および第1行に共用のソース線S01、第2行および第3行に共用のソース線S23、...という具合に、メモリセルアレイ120の2行に1本ずつの割合でソース線Sk-1kk=1、3、5、...、mが配線されており、各ソース線Sk-1kは、各々の上下両側のメモリセルMk-1jj=0~nおよびメモリセルMkjj=0~nにソース電圧SLを供給する。行選択回路200-k-1kk=1、3、5、...、mは、上記第5実施形態の行選択回路250-k-1kk=1、3、5、...、mからソース電圧SLを発生するための回路図13のNORゲート258、NANDゲート257および259、インバータ260を削除した構成となっている。本実施形態では、この行選択回路250-k-1kk=1、3、5、...、mから行選択回路200-k-1kk=1、3、5、...、mへの置き換えが行われるとともに、ソースデコーダ900-0~900-hが追加されている。このソースデコーダ900-0~900-hは、行アドレスの示す行の不揮発性メモリセルに接続されたソース線にデータ書き込みまたはデータ読み出しのためのソース電圧を出力するソース線選択手段を構成している。本実施形態では、複数のソース線SL01、SL23、...を共通にまとめる共通ソース線COMSL0~COMSLhが設けられている。ソースデコーダ900-0~900-hは、これらの共通ソース線COMSL0~COMSLhに各々接続されている。各ソースデコーダ900-kは、行アドレスADDXが示す行の不揮発性メモリセルに接続されたソース線が当該ソースデコーダに対応付けられたソース線の組の中に含まれる場合に当該組のソース線をまとめる共通ソース線CMSLkにデータ書き込みまたはデータ読み出しのためのソース電圧を出力する。図15は4本のソース線を共通にまとめる共通ソース線COMSL0~COMSLhを設けた場合のソースデコーダ900-0~900-hと各ソース線S01、S12、...、Sm-1mとの接続関係を示す回路図である。この例では、全ソース線を所定本数のソース線の組に分割し、組毎に各ソース線をまとめる共通ソース線COMSL0~COMSLhを設けている。本実施形態によれば、上記第5実施形態に比べて行選択回路の構成を簡素にすることができ、不揮発性メモリのチップ面積を縮小することができる。また、本実施形態によれば、全てのソース線を複数のグループに分割し、グループ単位でソース電圧を供給するようにしているので、ソースデコーダ900-0~900-hの各々の負荷となる寄生容量の増大を抑えることができ、書き込み速度の高速化を達成することができる。図16a~cは本実施形態におけるメモリセルアレイ120のレイアウト例を示す平面図である。この例では第1メタル層M1、第2メタル層M2および第3メタル層M3からなる3層配線によりメモリセルアレイの各素子間の配線が行われている。図16aでは全てのメタル層を省略しないで各種の配線や素子のレイアウトが示されており、図16bでは第2メタル層M2を省略して各種の配線や素子のレイアウトが示されており、図16cでは第2メタル層M2および第3メタル層M3を省略して各種の配線や素子のレイアウトが示されている。また、図17では、図16aにおいて一点鎖線により囲まれた1個の不揮発性メモリセルと、その同じ行の右側の不揮発性メモリセル、その下の行の不揮発性メモリセルについて、各々を構成するNチャネルトランジスタTN、PチャネルトランジスタTPおよび抵抗変化型素子R1と、これらの不揮発性メモリセルの各素子間の配線の大まかなレイアウトが示されている。図16aに示すように、一点鎖線で囲まれた不揮発性メモリセルを第3メタル層M3による行選択線WL2およびWL2B、第1メタル層M1によるソース線SL23が水平方向に横切っている。第3メタル層M3による行選択線WL2は、不揮発性メモリセルのNチャネルトランジスタTNのゲートNGに接続されている図16b参照。また、第3メタル層M3による反転行選択線WL2Bは、不揮発性メモリセルのPチャネルトランジスタTPのゲートPGに接続されている図16b参照。NチャネルトランジスタTNのソースおよびPチャネルトランジスタTPのソースは、第1メタル層M1によるソース線SL23に接続されている図16bおよびc参照。そして、一点鎖線で囲まれた不揮発性メモリセルを第2メタル層M2によるビット線BL0が垂直方向に横切っており、このビット線BL0と、PチャネルトランジスタTPのドレインおよびNチャネルトランジスタTNのドレインを接続する第1メタル層M1の配線水平方向の配線との間に抵抗変化型素子R1が挿入されている図16aおよびc参照。このレイアウト例では、水平方向に隣接した2個の不揮発性メモリセル間で各々のPチャネルトランジスタTP同士または各々のNチャネルトランジスタTN同士を互いに隣接させ、2個のPチャネルトランジスタTPのゲートを共通のポリシリコン配線により構成し、2個のNチャネルトランジスタTNのゲートを共通のポリシリコン配線により構成している。また、このレイアウト例では、垂直方向に隣接した2個の不揮発性メモリセル間で各々のPチャネルトランジスタTP同士または各々のNチャネルトランジスタTN同士を互いに隣接させる図17参照。また、このレイアウト例では、第2メタル層M2を利用してビット線BL0、BL1、...を垂直方向に配線している。従って、メモリセルアレイ120の所要面積を小さくすることができる。<他の実施形態>以上、この発明の第1~第6実施形態について説明したが、この発明には他にも実施形態が考えられる。例えば次の通りである。1上記第3~第6実施形態では、上記第1実施形態図1の抵抗変化型不揮発性メモリセルをメモリセルMkjとして用いたが、上記第2実施形態図3の抵抗変化型不揮発性メモリセルをメモリセルMkjとして用いてもよい。この場合、前掲図4に示すように、データ読み出し時にアクセス対象である行のメモリセルに出力される選択電圧WLを0.3Vとし、反転選択電圧WLBを0.6Vとし、センスアンプ600からデータ線DLに印加する電圧を0.6Vとすればよい。2第4実施形態図7に対して、第6実施形態図14を適用し、メモリセルアレイのソース線を複数本のグループにまとめ、各グループに各ソースデコーダからソース電圧を供給するようにしてもよい。3抵抗変化型素子R1として、ReRAMのメモリセルに用いられるCERColossalElectro-Resistance;電界誘起巨大抵抗変化抵抗素子を利用してもよい。4上記各実施形態においては、出力が1ビットである構成について説明したが、複数ビット出力例えば×16構成の不揮発性メモリを構成する場合には、各実施形態の基本構成を複数個並列に配置すれば良い。この場合、行デコーダを複数個設けることになるが、面積を削減するためには、周知の技術であるグローバルデコーダ、ローカルデコーダ構成の方式を採用すれば、デコーダ部を共通化することができる。