"複数のメモリセルを含むメモリセルアレイと、前記メモリセルアレイと複数の入出力線によって接続された周辺回路と、通常動作時に前記メモリセルアレイ及び周辺回路にそれぞれ動作電圧を供給すると共にパワーダウンモード時には前記周辺回路への動作電圧の供給を停止することなく前記メモリセルアレイへの動作電圧供給を停止する電源回路とを備えたことを特徴とする半導体記憶装置。前記周辺回路は、前記パワーダウンモード時に前記入出力線をグランドレベルにする制御回路を備えることを特徴とする請求項1記載の半導体記憶装置。前記メモリセルアレイに設けられ、かつ、前記複数のメモリセルに所定のビット線を介して接続されている複数のローカル入出力線であって、前記入出力線と接続されたローカル出力線と、前記パワーダウンモード時に、前記入出力線をグランドレベルに制御する制御回路とを備えることを特徴とする請求項1記載の半導体記憶装置。前記電源回路に接続され前記通常動作時には前記ローカル出力線を中間電位にプリチャージするための電位が供給されると共に前記パワーダウンモード時には前記電源回路から中間電位とは異なる電位が供給されることを特徴とする第1のプリチャージ回路を備えることを特徴とする請求項1記載の半導体記憶装置。前記制御回路は、前記パワーダウンモード時に前記入出力線を前記異なる電位と同じ電位にすることを特徴とする請求項4記載の半導体記憶装置。前記制御回路が、前記入出力線を構成する各メイン入出力線とグランドとの間を接続又は非接続状態とする1対のスイッチング素子であって、前記パワーダウンモード時に接続状態に制御されるものを有して構成されていることを特徴とする請求項2に記載の半導体記憶装置。前記電源回路は、前記パワーダウンモード時に、前記ローカル入出力線に対するプリチャージ用電圧の供給を停止する内部電源回路を備えていることを特徴とする請求項3に記載の半導体記憶装置。前記周辺回路は、リードコマンド又はライトコマンドの入力に対応して発生する制御信号が活性状態のときに入出力線のプリチャージを停止し、少なくとも前記リードコマンド及びライトコマンドが入力されていないときには入出力線のプリチャージを行なうプリチャージ回路をさらに備え、前記プリチャージ回路は、パワーダウンコマンドが入力された際に前記プリチャージ動作を停止することを特徴とする請求項1記載の半導体記憶装置。上述したように、ディープパワーダウンモード時に、外部電源501あるいは内部電源回路601から、周辺回路401やDRAMセルアレイ5に対する電流の供給を制御する場合、制御のためのスイッチとしてトランジスタを用いる場合、サイズが比較的大きなトランジスタが必要となり、チップ面積が増加してしまうという問題がある。上記課題を解決するため、本発明の半導体記憶装置は、複数のメモリセルを含むメモリセルアレイと、メモリセルアレイと複数の入出力線によって接続された周辺回路と、通常動作時にメモリセルアレイ及び周辺回路にそれぞれ動作電圧を供給すると共にパワーダウンモード時には周辺回路への動作電圧の供給を停止することなく前記メモリセルアレイへの動作電圧供給を停止する電源回路とを備えることを特徴とする。本発明によれば、制御回路によって、メモリセルアレイへの電源及びクロックの供給を停止するパワーダウンモード時に、メモリセルアレイへの動作電圧供給を停止しつつ周辺回路には動作電圧を供給し続けている。したがって、周辺回路へ供給される電圧をオンオフ制御するための大きな電流を流すための制御回路を省略することができるので、チップ面積を低減することができる。[第1の実施形態]以下、本発明の第1の実施形態について、図3を用いて説明する。当該実施形態による半導体装置は、複数のメモリセルを含むDRAMセルアレイ5と、前記DRAMセルアレイ5と複数のMAI-IOT/B8によって接続された周辺回路401と、通常動作時には前記DRAMセルアレイ5及び周辺回路401にそれぞれ動作電圧hVcc,VARAY及びVPERIを供給すると共にパワーダウンモード時にはDeepPowerDown信号によって周辺回路への電源供給を停止することなく前記メモリセルアレイへの動作電圧供給を停止する電源回路501,601とを備えたことを特徴とする。この構成によって、周辺回路への電源供給をパワーダウンモードによって停止させる大きなトランジスタが不要となり、チップ面積を縮小することが可能となる。さらに、本願発明者は以下について考察した。上述の第1の実施形態のような構成とした場合、すなわち、周辺回路401へ供給される電圧VPERIをカットせず、常時供給されるようにした場合、ディープパワーダウンモード時のMIO線81及び82とLIO線91及び92との電位差によって、次のような課題も生じる。この課題を、半導体記憶装置におけるメモリセルアレイ及びその周辺回路の基本的な構成の一例を示すブロック図を示した図2を用いて説明する。図2に示された半導体記憶装置1は、同一構成のメモリセルアレイ5を複数有して構成されている。これらの複数のメモリセルアレイ5は、周辺回路401内のロウデコーダXDEC120、121、...やカラムデコーダYDEC131等に接続されている。各メモリセルアレイ5は、複数のメモリセル101と、複数のセンスアンプSAと、nチャネルMOSトランジスタT1~T7とを複数組有して構成されている。複数のメモリセル101は、ロウデコーダXDEC120、121、...に対してワード線WLを介して接続されている。複数のメモリセル101は、また、反転ビット線DLB112に接続されるとともに、センスアンプSAを介して非反転ビット線DLT111に接続されている。非反転ビット線DLT111及び反転ビット線DTB112は、スイッチングトランジスタT1及びT2を介して、LOCAL-IOT91及びLOCAL-IOB92に接続されている。トランジスタT1及びT2は、カラムデコーダYDEC131によって駆動されるカラムアドレス選択線YSWによってオンオフ制御される。LOCAL-IOT91及びLOCAL-IOB92は、スイッチングトランジスタT6及びT7を介して、非反転MIO線81及び反転MIO線82に接続されている。トランジスタT6及びT7は、ロウデコーダXDEC120、121、...によって駆動される制御信号LMIOSW0、1、...によってオンオフ制御される。また、LOCAL-IOT91及びLOCAL-IOB92間には、トランジスタT3~T5からなるイコライズ回路が接続されている。この場合、LOCAL-IOT91及びLOCAL-IOB92間にトランジスタT5のドレイン又はソースが接続され、LOCAL-IOT91にトランジスタT3のソースが接続され、そして、LOCAL-IOB92にトランジスタT4のソースが接続されている。トランジスタT3及びT4のドレインはプリチャージ用の電圧hVccに接続されている。トランジスタT3~T5のゲートは、ロウデコーダXDEC120、121、...によって駆動される制御信号DLEQB0、DLWQBE1、...が接続されている。図2に示すような構成において、MIO線81及び82は、通常Hレベル電源電圧Vccにプリチャージされており、LOCAL-IOT91及びLOCAL-IOB92はプリチャージ用電圧hVccによって1/2Vccにプリチャージされている。ただし、ディープパワーダウンモード時には通常、LIO線91及び92はグランド電圧Vssになってしまう。そのため、MAIN-IOT81及びMAIN-IOB82がVccのままであると、MAIN-IOT81及びMAIN-IOB82とLOCAL-IOT91及びLOCAL-IOB92との間に設けられたスイッチングトランジスタT6及びT7等を介して電源VccとグランドVss間に電流トランジスタT6及びT7はオフ状態であるがリーク電流が流れてしまう。このため、ディープパワーダウンモード時において、このリーク電流のために、消費電流の低減が制限されるという問題が起こる。具体的には、メモリセルアレイ0においては、図2に示すように、メモリセル101がアクセスされていないときには、制御信号LMIOSW0はLレベル、YSWもLレベル、DLEQB0はHレベル、MIO線81及び82はVcc、LOCAL-IOT91及びLOCAL-IOB92は1/2VcchVccとなっているが、このときディープパワーダウンモードになると、hVccはグランドVssに成るものの、ロウデコーダXDEC0、カラムデコーダYDEC131等の周辺回路104からの制御信号はそのまま維持される。そのため、LOCAL-IOT91及びLOCAL-IOB線92間に設けられているLIO用イコライズ回路を構成するトランジスタT3及びT4によってLOCAL-IOT91及びLOCAL-IOB92は共にグランドVSSとなってしまう。この状況は、メモリセルアレイ101のすべてのMIO線81及び82とLIO線91及び92の間で起るため、その電流値は非常に大きなものとなり、パワーダウンしているにもかかわらず、消費電力が減らないという問題が起こる。すなわち、MAIN-IOT81及びMAIN-IOB82がHレベルにプリチャージされている状態で、周辺回路401の電源をオフせずに、メモリセルアレイ5の電源をオフすると、MAIN-IOT線81及びMAIN-IOB82とLOCAL-IOT91及びLOCAL-IOB92の間でリーク電流が懸念されるという課題があった。なお、MIO線をHレベルにプリチャージする従来技術を開示する文献として特許文献1がある。上述のように、通常動作時には、MIO線をHレベルにプリチャージし、パワーダウンモード時には、MIO線をLレベルにする回路の構成例について図7を参照して説明する。図7に示す回路には、MAIN-IOT線81及びMAIN-IOB82と、ゲートG1~G4、G6a、G7~G8、G9a及びG10と、メインアンプ回路701と、トランジスタT11、T12及びT15~T17とが含まれている。図7に示す例では、MAIN-IOT81及びMAIN-IOB82が、メインアンプ回路701に接続されるとともに、トランジスタT11、T12及びT15~T17が接続されている。この場合、MAIN-IOT81は、pチャネルMOSトランジスタT11及びnチャネルMOSトランジスタT15の各ドレインに接続されている。MAIN-IOT82は、pチャネルMOSトランジスタT12及びnチャネルMOSトランジスタT16の各ドレインに接続されている。pチャネルMOSトランジスタT11及びT12の各ソースは電源Vccに接続され、nチャネルMOSトランジスタT15及びT16の各ソースはグランドVssに接続されている。また、pチャネルMOSトランジスタT17のドレイン及びソースが、MAIN-IOT81又はMAIN-IOB82に接続されている。トランジスタT11のゲートはORオア-NANDナンド複合ゲートG6aの負論理出力に接続されている。トランジスタT15のゲートはNORノアゲートG7の負論理出力に接続されている。トランジスタT17のゲートはNANDゲートG8の負論理出力に接続されている。トランジスタT12のゲートはOR-NAND複合ゲートG9aの負論理出力に接続されている。トランジスタT16のゲートはNORゲートG10の負論理出力に接続されている。また、インバータG1にはライト時書き込み時にHレベルとなる制御信号WAEが入力される。インバータG1の出力は、NORゲートG2の一方の入力と、複合ゲートG6aの一方のOR入力と、NORゲートG7の一方の入力と、NANDゲートG8の一方の入力と、複合ゲートG9aの一方のOR入力と、NORゲートG10の一方の入力とに接続されている。NORゲートG2の他方の入力とインバータG3は、LOCAL-IOT91及びLOCAL-IOB92のプリチャージ時にHレベルとなる制御信号FIOが入力される。インバータG3の出力は、NANDゲートG8の他方の入力に接続されている。NORゲートG2の出力は、複合ゲートG6aのAND入力と、複合ゲートG9aのAND入力とに接続されている。また、書込み時に入力されたデータ、すなわち、リードライトバスRWBS上のデータが、複合ゲートG6aの他方のOR入力と、NORゲートG7の他方の入力と、インバータG4の入力とに入力される。インバータG4の出力が、複合ゲートG9aの他方のOR入力と、NORゲートG10の他方の入力とに接続されている。データ書込み時にはこのリードライトバスRWBS上のデータに基づき、MAIN-IOT/Bに相補の書き込みデータが生成される。また、メインアンプを起動する制御信号DAEが、データ読み出し時にメインアンプ回路701に入力され、MAIN-IOT81及びMAIN-IOB82に読み出された相補のデータに基づいて、メインアンプからデータがリードライトバスRWBSに出力される。なお、MAIN-IOT81及びMAIN-IOB82は、MAIN-IOプリチャージ信号がLレベルのときHレベル電源電圧Vccにプリチャージされている。したがって、ディープパワーダウンモード時に、トランジスタT11及びT12がオンしMAIN-IOT81及びMAIN-IOB82がHレベルにプリチャージされた状態が維持され、一方、LIO線91及び92がグランド電圧Vssとされているため、オフ状態となっているトランジスタT6及びT7を介してリーク電流が流れ、このリーク電流のために、消費電流の低減が制限されないように改良する必要性がある。[第2の実施形態]以下、図面を参照して本発明の第2の実施形態としての半導体記憶装置について説明する。図1は、本発明の第2の実施形態としての半導体記憶装置100の主要部の基本的な構成例を示すブロック図である。図1に示した半導体記憶装置100は、メモリマット1、複数のローカルアンプ2、ライトアンプ3及びメインアンプ4を含んでいる。メモリマット1は、複数のメモリセルアレイ5を有して構成されている。複数のメモリセルアレイ5は、複数のセンスアンプSAを有するセンスアンプ部6と、複数のメモリセルを有するメモリセルアレイ部7とを含んでいる。各メモリセルアレイ5には、複数のメモリセルアレイ5に対して共通に設けられているMIO線対8と、MIO線対8に対して各メモリセルアレイ5内で接続及び配線されたLIO線対9とが設けられている。複数のローカルアンプ2は、各MIO線対8とコモンIO線対CIO線対10との間に設けられていて、各MIO線対8とコモンIO線対10間で入出力される信号を増幅する。ライトアンプ3は、メモリセルアレイ5への書込み用信号を増幅する。メインアンプ4は、コモンIO線対10に出力された読み出し信号を増幅する。メモリセルアレイ部7から出力された信号はセンスアンプ部6で増幅され、LIO線対9を介してMIO線対8に伝達され、対応するローカルアンプ2で増幅された後にコモンIO線対10を介してメインアンプ4に伝達され、そこで増幅された後に外部に出力される。また、外部から入力された書き込み信号は、ライトアンプ3で増幅された後にコモンIO線対10を介してローカルアンプ2に伝達され、そこで増幅された後に、MIO線対8及びLIO線対9を介してメモリセルアレイ部7に伝達され、入力されたアドレスによって指定された所定のメモリセルに書き込まれる。なお、本発明の実施の形態は、図1に示した構成に限定されず、例えば、複数のローカルアンプ2を省略して、MIO線対8とCIO線対10とを一体として構成したりすること等が可能である。次に、図2を参照して、本実施形態の半導体記憶装置100における、LIO線用プリチャージ回路を含めた構成としてのメモリセルアレイ5と、周辺回路401の基本的な構成例について説明する。ただし、図2については、上記背景技術において説明しているので、ここでは図1に示した各構成と図2に示した各構成との関係について説明する。なお、図1及び図2で対応する構成には同一の符号を用いている。図2には、図1に示した構成に加え、周辺回路401として、複数のメモリセルアレイ5に接続されるロウデコーダXDEC120、121、...やカラムデコーダYDEC131等の構成を示している。また、図2のLIO線91及び92の組が、図1のLIO線対9に対応する構成である。なお、図1のローカルアンプ2、ライトアンプ3及びメインアンプ4は、図2の周辺回路401に含まれる構成となる。次に、図3を参照して、本実施形態の半導体記憶装置100において、ディープパワーダウン時にMIO線対8のMAIN-IOT81及びMAIN-IOB82を制御する回路の構成例について説明する。なお、図3において、図6に示したものと同一の構成には同一の符号を用いている。図3aは、メモリセルアレイ5内のMAIN-IOT81及びMAIN-IOB82とLOCAL-IOT91及びLOCAL-IOB92との関係を示すブロック図である。図3bは、図3aに示した複数のメモリセル101からなるメモリセルアレイ5とその周辺回路401及び内部電源回路601の関係を示すブロック図である。そして、図3cは、本実施形態が特徴とするディープパワーダウン時にMAIN-IOT81及びMAIN-IOB82を制御する回路の構成例を示した回路図である。図3aでは、メモリセル101に接続されている非反転及び反転LIO線91及び92がトランジスタT6及びT7を介して、MAIN-IOT81及びMAIN-IOB82に接続されている。トランジスタT6及びT7は、図2のロウデコーダ120、121、...等から出力された制御信号LMIOSWすなわち図2のLMIOSW0、LMIOSW1、...によってオンオフ制御される。また、図3bでは、内部電源回路601に対して、外部電源501から電源が供給される。内部電源回路601は、外部電源501の出力を電源として、メモリセルアレイ5への供給電圧VARYと、プリチャージ用の電圧hVccを出力する。このプリチャージ用の電圧hVccは、例えば、電源電圧Vccの1/2の大きさの電圧である。また、ディープパワーダウン信号がHレベルとなった場合、内部電源回路601は電圧VARYと電圧hVccをグランドVssレベルに低下させるあるいは出力電流を遮断する。また、本実施形態では、図6の電源制御回路A801は省略され、外部電源501の出力が、そのまま電圧VPERIとして周辺回路401へ入力される。また、図3bに示したように、本実施形態では、電源制御回路A801が省略されている。そして、図3cに示すように、新たに追加される構成として、ディープパワーダウン信号がHレベルとなった場合にMIO線対8をグランドVssのレベルに変化させる及び維持する1対のnチャネルMOSトランジスタT13及びT14が設けられている。ここで、トランジスタT13は、MAIN-IOT線81にドレインが接続され、グランドVssにソースが接続され、そして、ディープパワーダウン信号がゲートに入力されている。また、トランジスタT14は、MAIN-IOB線82にドレインが接続され、グランドVssにソースが接続され、そして、ディープパワーダウン信号がゲートに入力されている。これらのトランジスタT13及びT14は、例えば周辺回路401内に設けることができる。なお、MIO線対8には、MIO線対8をプリチャージする際に、MIO線対8を電源Vccに接続する1対のpチャネルMOSトランジスタT18及びT19が接続されている。ここで、トランジスタT18は、MAIN-IOT線81にドレインが接続され、電源Vccにソースが接続され、そして、MIO線をプリチャージする際にLレベルとなる制御信号MAIN-IOプリチャージ信号がゲートに入力されている。また、トランジスタT19は、MAIN-IOB線82にドレインが接続され、電源Vccにソースが接続され、そして、MIO線をプリチャージする際にLレベルとなる制御信号がゲートに入力されている。これらのトランジスタT18及びT19は、ディープパワーダウンモード時にはオフに制御され、MIO線対9には電源Vccが供給されない。図3bに示した半導体記憶装置100では、ディープパワーダウンモード時に、内部電源回路601からのVARYメモリセルアレイへの供給電圧やhVccプリチャージ用の電圧がカットされVssとされる。また、ディープパワーダウンモード時に、LIO線対9がグランドVssのレベルに制御される。次に、図4を参照して、MAIN-IOT81及びMAIN-IOB82をプリチャージする回路の構成例について説明する。ただし、図4に示した例は、図1を参照して説明したローカルアンプ2とCIO線対10とを省略した構成に対応させたものとしている。図4に示した回路は、図7を参照して説明した回路と比較して次の点が異なっている。また、図7の複合ゲートG6a及びG9aに代えて、複合ゲートG6及びG9が設けられているとともに、MAIN-IOT及びMAIN-IOB82に図3cを参照して説明したトランジスタT13及びT14が接続されている。図4に示す回路には、MAIN-IOT81及びMAIN-IOB82と、ゲートG1=G10と、メインアンプ回路701と、トランジスタT11~T17とが含まれている。なお、図4に示した構成例では、トランジスタT11、T12及びT17が、図3cに示したトランジスタT18及びT19に対応する構成である。また、図4におけるゲートG6、G8及びG9の出力信号が、図3cに示したMAIN-IOプリチャージ信号に対応する制御信号である。すなわち、図3に示す例では、MAIN-IOT81及びMAIN-IOB82には、メインアンプ回路701に接続されるとともに、トランジスタT11~T17が接続されている。この場合、MAIN-IOT81は、pチャネルMOSトランジスタT11及びnチャネルMOSトランジスタT15の各ドレインに接続されている。MAIN-IOT81は、さらに、nチャネルMOSトランジスタT13のドレインに接続されている。MAIN-IOB82は、pチャネルMOSトランジスタT12及びnチャネルMOSトランジスタT16の各ドレインに接続されている。MAIN-IOB82は、さらに、nチャネルMOSトランジスタT14のドレインに接続されている。pチャネルMOSトランジスタT11及びT12の各ソースは電源Vccに接続され、nチャネルMOSトランジスタT15及びT16の各ソースはグランドVssに接続されている。また、nチャネルMOSトランジスタT13及びT14の各ソースはグランドVssに接続されている。また、pチャネルMOSトランジスタT17のドレイン及びソースが、MAIN-IOT81又はMAIN-IOB82に接続されている。トランジスタT11のゲートはOR-NAND複合ゲートG6の負論理出力に接続されている。トランジスタT15のゲートはNORゲートG7の負論理出力に接続されている。トランジスタT17のゲートはNANDゲートG8の負論理出力に接続されている。トランジスタT12のゲートはOR-NAND複合ゲートG9の負論理出力に接続されている。トランジスタT16のゲートはNORゲートG10の負論理出力に接続されている。トランジスタT13及びT14のゲートには、ディープパワーダウン信号が入力される。また、インバータG1にはライト時書き込み時にHレベルとなる制御信号WAEが入力される。インバータG1の出力は、NORゲートG2の一方の入力と、複合ゲートG6の一方のOR入力と、NORゲートG7の一方の入力と、NANDゲートG8の一方の入力と、複合ゲートG9の一方のOR入力と、NORゲートG10の一方の入力とに接続されている。NORゲートG2の他方の入力とインバータG3には、LOCAL-IOT91及びLOCAL-IOB92のプリチャージ時にHレベルとなる制御信号FIOが入力される。インバータG3の出力は、NANDゲートG8の他方の入力に接続されている。NORゲートG2の出力は、複合ゲートG6の一方のAND入力と、複合ゲートG9の一方のAND入力とに接続されている。また、リードライトバスRWBS上のデータが、複合ゲートG6の他方のOR入力と、NORゲートG7の他方の入力と、インバータG4の入力とに入力される。インバータG4の出力が、複合ゲートG9の他方のOR入力と、NORゲートG10の他方の入力とに接続されている。データ書込み時にはリードライトバスRWBS上のデータに基づき、相補の書込みデータが生成されMAIN-IOT/Bに出力され、詳述はしないがLOCAL-IOを介してメモリにデータが書き込まれる。また、インバータG5にはディープパワーダウンモード時にHレベルとなる制御信号DPDが入力される。インバータG5の出力は、複合ゲートG6の他方のAND入力と、複合ゲートG9の他方のAND入力とに接続されている。また、メインアンプを起動する制御信号DAEが、メインアンプ回路701に入力され、メインアンプ回路701は、データ読み出し時にメモリセルからLOCAL-IOT/Bを介してMAIN-IOT/Bに読み出されたデータを制御信号DAEに基づいて増幅し、増幅されたデータをリードライトバスRWBSに出力している。図4に示す回路によって、MIO線81及び82は、制御信号FIOがLレベルのとき、Hレベル電源電圧Vccにプリチャージされる。また、ディープパワーダウンモード時には、トランジスタT13及びT14がオンすることで、LレベルVssレベルに制御される。ここで、図5を参照して、図1~図4を参照して説明した本実施形態の半導体記憶装置100の動作について説明する。図5は、横軸を時間の流れとして、4種類のコマンド、ライトWRITE、リードREAD、プリチャージPRE及びディープパワーダウンDPDが入力された場合の、内部クロック信号CLK、外部入力コマンドCMD、MIO線対8及び制御信号FIO、WAE、DAE、RWBS及びDPDの変化を模式的に表したタイミングチャートである。ただし、各コマンドが入力される前の状態は、MIO線対8がHレベル以下、Hと表記するで、他の制御信号がLレベル以下、Lと表記するであるとしている。ライト時WRITEには、WRITEコマンドが入力されると、次のクロックCLKの立ち上がりで、MIO線対8がLに、制御信号FIOがHに、制御信号WAEがHに、制御信号RWBSがHに、変化する。一方、制御信号DAEと、制御信号DPDはLのまま変化しない。また、次のクロックCLKの立ち下がりで、MIO線対8がHに、制御信号FIOがLに、制御信号WAEがLに、制御信号RWBSがLに、変化する。リードREADコマンドが入力されると、次のクロックCLKの立ち上がりで、制御信号FIOがHに変化する。また、MIO線対8上では、図示していない外部からのアドレス信号等に基づいて選択されたメモリセルの記憶値に応じた信号が徐々に発生する。また、これを受け、同クロックCLKの立ち上がりから所定時間遅れた時刻で、制御信号DAEがHに、制御信号RWBSがHに変化する。一方、制御信号WAEと制御信号DPDはLのまま変化しない。また、次のクロックCLKの立ち下がりで、MIO線対8がHに、制御信号FIOがLに、制御信号DAEがLに、制御信号RWBSがLに、変化する。次に、LOCAL-IOをプリチャージするためのプリチャージPREコマンドが入力された場合は、MIO線対8はHのまま変化せず、他の制御信号はLのまま変化しない。ディープパワーダウンDPDコマンドが入力されると、次のクロックCLKの立ち上がりで、制御信号DPDがHに変化する。また、他の制御信号Lのまま変化しない。このディープパワーダウンDPDコマンドは、例えば、クロックイネーブル信号をLにするとともに、他の所定の制御信号を所定のレベルに設定することで、入力される。制御信号DPDがHに変化すると、図3c及び図4に示すトランジスタT13及びT14がオンするので、MIO線対8がLに変化する。なお、このとき、内部電源回路601から出力される電圧hVccと電圧VARYはグランド電圧Vssのレベルとなっている。以降、ディープパワーダウンDPDコマンドが終了するまで例えばクロックイネーブル信号がHとされるまで、各信号のレベルは維持される。以上のように、本実施形態の半導体記憶装置100によれば、ディープパワーダウン時にMIO線対8のプリチャージ用の回路がディープパワーダウン信号を受けてMIO線対8をグランドVssとする。したがって、MIO線対8とLIO線対9間の電位差をほぼ零とすることができ、リーク電流による消費電流の発生を低減することができる。また、周辺回路401に周辺回路用の電圧VPERIを供給及び遮断するためのスイッチ素子を省略することが可能となるので、チップ面積の低減を図ることもできる。なお、本実施形態の半導体記憶装置100では、ディープパワーダウンモード時にトランジスタT13及びT14をオンすることでMIO線対8をグランドVssとすることとしているが、他のパワーダウンモードではこの制御は行わない。他のパワーダウンモードとしては、例えば、アイドル状態からパワーダウンモードに移行するアクティブパワーダウンモードや、アクティブ状態からパワーダウンモードに移行するアイドルパワーダウンモードがある。これらのパワーダウンモードでは、メモリセルへは電源が供給された状態で、クロックも供給される。"