基板と、前記基板上に形成される半導体層と、前記半導体層上に形成される第1絶縁層と、前記第1絶縁層上に形成される第1導電層と、前記第1導電層上に形成される第2絶縁層と、前記第2絶縁層上に形成される第2導電層と、前記第2導電層上に形成される第3絶縁層と、前記第3絶縁層上に形成される第3導電層と、ゲート線と、前記ゲート線と交差するように配置されるソース線と、を有する半導体装置であって、前記半導体層は、少なくともチャネル領域とコンタクト領域とを有し、前記第1絶縁層は、前記コンタクト領域に重畳する位置に、前記第2導電層のパターンもしくは前記第3導電層のパターンと前記半導体層のコンタクト領域とを接続する第1コンタクトホールを有し、前記第1導電層のパターンは、少なくとも前記チャネル領域に重畳する位置に配置され、前記第2絶縁層は、前記第1コンタクトホールに連通するように形成され、前記第2導電層のパターンもしくは前記第3導電層のパターンと前記半導体層のコンタクト領域とを接続する第2コンタクトホールと、前記第1導電層のパターンに重畳する位置に、前記第2導電層のパターンもしくは前記第3導電層のパターンと前記第1導電層のパターンとを接続する第3コンタクトホールとを有し、前記第3絶縁層は、第4コンタクトホールを有し、前記ゲート線は、前記第2導電層及び前記第3導電層の一方で形成され、少なくとも前記第3コンタクトホールを通じて前記第1導電層のパターンに接続され、前記ソース線は、前記第2導電層及び前記第3導電層の他方で形成され、前記第1~4コンタクトホールのいずれかを通じて前記コンタクト領域に接続される、半導体装置。該半導体装置は、さらに、前記第1導電層で形成される第1容量電極と、前記第2絶縁層の前記第1容量電極に重畳する位置に形成された誘電体と、前記第2導電層の前記誘電体に重畳する位置に形成された第2容量電極とで構成される容量部を備える、請求項1に記載の半導体装置。前記第2絶縁層の単位面積あたりの静電容量は、前記第3絶縁層の単位面積あたりの静電容量よりも大きい、請求項2に記載の半導体装置。前記ゲート線と前記ソース線とが交差する領域は、前記第3絶縁層で絶縁される、請求項1~3のいずれか1項に記載の半導体装置。前記第3コンタクトホールは、前記チャネル領域に重畳する位置に形成される、請求項1~4のいずれか1項に記載の半導体装置。前記ゲート線は、少なくとも第3コンタクトホールを通じて、前記チャネル領域に重畳する位置に配置された前記第1導電層のパターンに接続される、請求項5に記載の半導体装置。前記ゲート線は、前記第3導電層で形成され、前記ソース線は、前記第2導電層で形成される、請求項1~6のいずれか1項に記載の半導体装置。前記第4コンタクトホールは、前記第3コンタクトホールに連通するように形成され、前記第3導電層のパターンは、前記第3及び第4コンタクトホールを通じて、前記チャネル領域に重畳する位置に配置された前記第1導電層のパターンと直接接続される、請求項7に記載の半導体装置。前記第4コンタクトホールは、前記第2導電層のパターンに重畳する位置に形成され、前記第3導電層のパターンは、前記チャネル領域に重畳する位置に配置された前記第1導電層のパターンと、前記第2導電層のパターンを介して接続される、請求項7に記載の半導体装置。前記ゲート線は、前記第2導電層で形成され、前記ソース線は、前記第3導電層で形成される、請求項1~6のいずれか1項に記載の半導体装置。前記第3導電層のシート抵抗は、前記第2導電層のシート抵抗より小さい、請求項1~10のいずれか1項に記載の半導体装置。前記第3導電層の厚みは、前記第2導電層の厚みより厚い、請求項1~10のいずれか1項に記載の半導体装置。前記ゲート線は、前記第3導電層で形成される、請求項1~12のいずれか1項に記載の半導体装置。該半導体装置は、さらに、前記第3導電層上に形成される第4絶縁層と、前記第4絶縁層上に形成される第4導電層とを有し、前記第4絶縁層は、少なくとも前記第3導電層のパターンに重畳する位置に、第5コンタクトホールを有する、請求項1~13のいずれか1項に記載の半導体装置。前記第5コンタクトホールは、前記第4コンタクトホールに連通するように形成され、前記第4コンタクトホールは、前記第2コンタクトホールに連通するように形成され、前記第4導電層のパターンは、前記第1、第2、第4、及び第5コンタクトホールを通じて、前記半導体層の前記コンタクト領域に直接接続される、請求項14に記載の半導体装置。前記第5コンタクトホールは、前記第3導電層のパターンに重畳する位置に形成され、前記第4導電層のパターンは、前記第5コンタクトホールを通じて、前記第3導電層のパターンと直接接続される、請求項14に記載の半導体装置。前記第4コンタクトホールは、前記第2コンタクトホールに連通するように形成され、前記第4導電層のパターンは、前記第3導電層のパターンを介して、前記半導体層の前記コンタクト領域に接続される、請求項16に記載の半導体装置。前記第4コンタクトホールは、前記第2導電層のパターンに重畳する位置に形成され、前記第4導電層のパターンは、前記第3導電層のパターンを介して、前記第2導電層のパターンに接続される、請求項16に記載の半導体装置。前記第2コンタクトホールは、前記第1コンタクトホールに連通するように形成され、前記第2導電層のパターンは、前記第2コンタクトホールに重畳する位置に形成され、前記第4導電層のパターンは、前記第2導電層のパターンおよび前記第3導電層のパターンを介して、前記半導体層の前記コンタクト領域に接続される、請求項18に記載の半導体装置。前記第5コンタクトホールは、前記第4コンタクトホールに連通するように形成され、前記第4コンタクトホールは、前記第2導電層のパターンに重畳する位置に形成され、前記第4導電層のパターンは、前記第4及び第5コンタクトホールを通じて、前記第2導電層のパターンと直接接続される、請求項14に記載の半導体装置。前記第2コンタクトホールは、前記第1コンタクトホールに連通するように形成され、前記第2導電層のパターンは、前記第2コンタクトホールに重畳する位置に形成され、前記第4導電層のパターンは、前記第2導電層のパターンを介して、前記半導体層の前記コンタクト領域に接続される、請求項20に記載の半導体装置。前記第1導電層又は前記半導体層は、前記第4コンタクトホールに重畳する位置に、高さ調整層を有する、請求項1~21のいずれか1項に記載の半導体装置。前記第1導電層又は前記半導体層は、前記第5コンタクトホールに重畳する位置に、高さ調整層を有する、請求項13~22のいずれか1項に記載の半導体装置。前記第2導電層は、前記第5コンタクトホールに重畳する位置に、高さ調整層を有する、請求項23に記載の半導体装置。前記ゲート線及び前記ゲート線に平行に配置される線は、前記第3導電層に形成され、前記ソース線に平行に配置される線は、第1導電層及び第2導電層の一方に形成される、請求項1~24のいずれか1項に記載の半導体装置。前記ゲート線は、第2導電層に形成され、前記ゲート線に平行に配置される線は、第1導電層及び第2導電層の一方に形成され、前記ソース線に平行に配置される線は、前記第3導電層に形成される、請求項1~24のいずれか1項に記載の半導体装置。複数の画素をマトリクス状に配置して構成される表示装置であって、各々が平行に配置される複数のゲート線と、各々が平行に配置され、且つ前記ゲート線と交差する複数のソース線と、前記複数のゲート線及び前記複数のソース線の交点毎に形成される前記画素を駆動する請求項1~26のいずれか1項に記載の複数の半導体装置とを備える、表示装置。前記半導体装置は、さらに、前記第3導電層上に形成される第4絶縁層と、前記第4絶縁層上に形成される第4導電層とを有し、前記第4導電層のパターンは、前記画素毎に孤立して配置される、請求項27に記載の半導体装置。前記半導体装置は、さらに、前記第3導電層上に形成される第4絶縁層と、前記第4絶縁層上に形成される第4導電層とを有し、前記第4導電層のパターンは、複数の前記画素にわたって配置される、請求項27に記載の半導体装置。トップゲートTFTの製造方法は、以下のものが開示されている例えば、特許文献1。特許文献1では、まず、基板に非結晶シリコン薄膜を例えば40~50nm程度の膜厚に形成し、脱水素化アニールを行う。その後、エキシマレーザー等のレーザー光の照射によるアニール工程で結晶化させた後、所定の形状にパターニングしてTFTの活性層とする。次に、活性層上にSiO2膜等の絶縁膜を形成してゲート絶縁膜を形成し、活性層上にはゲート絶縁膜を介してCr、W、Mo等の金属またはそれらの複合材料からなるゲート電極層以下、ゲート層を形成する。そして、ゲート層上に、フォトレジストを選択的に残して、ゲート層を所定の形状に形成し、ゲート電極とする。次いで、ゲート電極上のレジストをマスクとして、ゲート絶縁膜を通過させて活性層に不純物イオンを高濃度に注入し、ソース領域およびドレイン領域を形成する。ゲート電極の下方の領域は、ゲート電極上のレジストによってマスクされていたため、不純物イオンを注入していないチャネル領域が形成される。さらに、ゲート電極上のレジストを除去した後、ゲート電極をマスクとして、低濃度の不純物イオンを、ゲート絶縁膜越しに露出した活性層に注入する。これにより、活性層のゲート電極直下に形成されたチャネル領域と、高濃度の不純物イオンが注入され形成されたソース領域およびドレイン領域との間に、低濃度の不純物イオンが注入された領域LDDが形成される。高濃度の不純物イオン、及び低濃度の不純物イオンの注入が完了した後、再度エキシマレーザーや基板加熱処理によって、活性層を加熱することにより、注入された不純物を活性化させる。その後、全面にSiNxおよびSiO2膜を形成して層間絶縁膜を形成した後、TFT特性を安定化させるため、加熱処理によってSiNx層の水素を活性層に供給し、レーザーアニールにより結晶化された活性層の欠陥準位を水素で終端化する。そして、ソース領域およびドレイン領域の上方のゲート絶縁膜および層間絶縁膜にコンタクトホールを開口させ、開口部上にAl等の金属材料からなるソースドレイン層以下SD層をパターニングしてそれぞれ形成し、ソース領域およびドレイン領域に接続することでソース電極およびドレイン電極とする。このように、ゲート層の材料は、ゲート電極形成後の基板加熱工程に対して、変形変質しない高い耐熱性を有していなければならない。しかしながら、一般的な電極材料として用いられる金属は、耐熱性が高いものほど導電性が低下する傾向がある。従って、ゲート電極の材料として耐熱性の高いものを使用し、且つゲート電極と同じ層で同じ金属材料でゲート配線を形成した場合、ゲート配線の配線抵抗が高くなってしまう。高い配線抵抗は、配線時定数の増大による信号の遅延や、電圧降下によるディスプレイのムラの原因となる。すなわち、パネル面積が大型化して駆動周波数が増大化すると、配線抵抗の影響が大きくなる。また、画素内の電圧保持容量をゲート層と層間絶縁膜とSD層とで形成した場合、クロストークを防止し、且つ1フレーム内の輝度を安定させるためには、容量値が大きいほうが好ましい。すなわち、ゲート層上の層間絶縁膜の誘電率を高くするか、膜厚を薄くして単位面積当たりの容量値を大きくする必要がある。一方で、例えばゲート配線をゲート層で形成し、ソース配線をSD層で形成した場合、ゲート配線とソース配線との交差部で形成される配線寄生容量も、画素内の電圧保持容量と同じくゲート層と層間絶縁膜とSD層とで形成され、配線時定数を低減させる観点からは容量値が小さいほうが好ましい。つまり、画素内の保持容量を大きく保つために、ゲート層上の層間絶縁膜の単位面積当たりの容量値を大きくした場合、パネルを動作させるために配線時定数を規定値以下とするためには、制御線の抵抗を下げる必要がある。しかしながら、上記のTFT製造工程で説明したように、特にゲート電極は、高い耐熱性を有することが求められ、ゲート層で形成した制御線は抵抗の高い配線となり、画素内の保持容量を大きく保つほど配線時定数が増大してしまう。本発明は、上記課題を解決するものであり、ゲート電極及びゲート配線をそれぞれに適した特性の材料で形成し、ゲート配線とソース配線との間の寄生容量を低減した半導体装置を提供することを目的とする。本発明の一形態に係る半導体装置は、基板と、前記基板上に形成される半導体層と、前記半導体層上に形成される第1絶縁層と、前記第1絶縁層上に形成される第1導電層と、前記第1導電層上に形成される第2絶縁層と、前記第2絶縁層上に形成される第2導電層と、前記第2導電層上に形成される第3絶縁層と、前記第3絶縁層上に形成された第3導電層と、ゲート線と、前記ゲート線と交差するように配置されるソース線とを有する。前記半導体層は、少なくともチャネル領域とコンタクト領域とを有する。前記第1絶縁層は、前記コンタクト領域に重畳する位置に、前記第2導電層のパターンもしくは前記第3導電層のパターンと前記半導体層のコンタクト領域とを接続する第1コンタクトホールを有する。前記第1導電層のパターンは、少なくとも前記チャネル領域に重畳する位置に配置される。前記第2絶縁層は、前記第1コンタクトホールに連通するように形成され、前記第2導電層のパターンもしくは前記第3導電層のパターンと前記半導体層のコンタクト領域とを接続する第2コンタクトホールと、前記第1導電層のパターンに重畳する位置に、前記第2導電層のパターンもしくは前記第3導電層のパターンと前記第1導電層のパターンとを接続する第3コンタクトホールとを有する。前記第3絶縁層は、第4コンタクトホールを有する。前記ゲート線は、前記第2導電層及び前記第3導電層の一方で形成され、少なくとも前記第3コンタクトホールを通じて前記第1導電層のパターンに接続される。前記ソース線は、前記第2導電層及び前記第3導電層の他方で形成され、前記第1~4コンタクトホールのいずれかを通じて前記コンタクト領域に接続される。本発明によれば、第1導電層のパターン及びゲート配線をそれぞれに適した特性の材料で形成し、ゲート配線とソース配線との間の寄生容量を低減した半導体装置を得ることができる。本発明の一形態に係る半導体装置は、基板と、前記基板上に形成される半導体層と、前記半導体層上に形成される第1絶縁層と、前記第1絶縁層上に形成される第1導電層と、前記第1導電層上に形成される第2絶縁層と、前記第2絶縁層上に形成される第2導電層と、前記第2導電層上に形成される第3絶縁層と、前記第3絶縁層上に形成された第3導電層と、ゲート線と、前記ゲート線と交差するように配置されるソース線とを有する。前記半導体層は、少なくともチャネル領域とコンタクト領域とを有する。前記第1絶縁層は、前記コンタクト領域に重畳する位置に、前記第2導電層のパターンもしくは前記第3導電層のパターンと前記半導体層のコンタクト領域とを接続する第1コンタクトホールを有する。前記第1導電層のパターンは、少なくとも前記チャネル領域に重畳する位置に配置される。前記第2絶縁層は、前記第1コンタクトホールに連通するように形成され、前記第2導電層のパターンもしくは前記第3導電層のパターンと前記半導体層のコンタクト領域とを接続する第2コンタクトホールと、前記第1導電層のパターンに重畳する位置に、前記第2導電層のパターンもしくは前記第3導電層のパターンと前記第1導電層のパターンとを接続する第3コンタクトホールとを有する。前記第3絶縁層は、第4コンタクトホールを有する。前記ゲート線は、前記第2導電層及び前記第3導電層の一方で形成され、少なくとも前記第3コンタクトホールを通じて前記第1導電層のパターンに接続される。前記ソース線は、前記第2導電層及び前記第3導電層の他方で形成され、前記第1~4コンタクトホールのいずれかを通じて前記コンタクト領域に接続される。上記構成によれば、第1導電層のパターンと、第2導電層又は第3導電層に形成されるゲート配線とを、それぞれに適した材料で形成することができる。例えば、チャネル領域を結晶化する際に高温に晒される第1導電層のパターンは、耐熱性の高い金属を用いて形成すればよい。また、ゲート配線は、低抵抗な金属で形成すればよい。また、ゲート配線を第2導電層及び第3導電層の一方に形成し、ソース配線を第2導電層及び第3導電層の他方に形成することにより、ゲート配線とソース配線とが第3絶縁層を介して交差する。第3絶縁層は、膜厚を比較的自由に設定することができるので、ゲート配線及びソース配線の交差部に生じる寄生容量を低減することができる。なお、本実施の形態において、パターンとは、導電層を構成する金属膜をパターニングすることによって得られる物を指す。例えば、パターンの典型例は、例えば、電極や配線等であるが、これらには限定されない。また、本明細書中の重畳するとは、上下方向から見て互いに重なり合う位置関係にあることを指す。さらに、該半導体装置は、前記第1導電層で形成される第1容量電極と、前記第2絶縁層の前記第1容量電極に重畳する位置に形成された誘電体と、前記第2導電層の前記誘電体に重畳する位置に形成された第2容量電極とで構成される容量部を備えてもよい。上記構成のように、容量部を構成する電極を第1導電層と第2導電層とに形成することにより、MIMMetal-Insulator-Metal型の容量部を形成することができる。また、前記第2絶縁層の単位面積あたりの静電容量は、前記第3絶縁層の単位面積あたりの静電容量よりも大きくしてもよい。これにより、小さい面積で大容量の容量部を形成することができる。また、前記ゲート線と前記ソース線とが交差する領域は、前記第3絶縁層で絶縁されてもよい。また、前記第3コンタクトホールは、前記チャネル領域に重畳する位置に形成されてもよい。また、前記ゲート線は、少なくとも第3コンタクトホールを通じて、前記チャネル領域に重畳する位置に配置された前記第1導電層のパターンに接続されてもよい。一例として、前記ゲート線は、前記第3導電層で形成され、前記ソース線は、前記第2導電層で形成されてもよい。また、前記第4コンタクトホールは、前記第3コンタクトホールに連通するように形成されてもよい。そして、前記第3導電層のパターンは、前記第3及び第4コンタクトホールを通じて、前記チャネル領域に重畳する位置に配置された前記第1導電層のパターンと直接接続されてもよい。また、前記第4コンタクトホールは、前記第2導電層のパターンに重畳する位置に形成されてもよい。そして、前記第3導電層のパターンは、前記チャネル領域に重畳する位置に配置された前記第1導電層のパターンと、前記第2導電層のパターンを介して接続されてもよい。他の例として、前記ゲート線は、前記第2導電層で形成され、前記ソース線は、前記第3導電層で形成されてもよい。また、前記第3導電層のシート抵抗は、前記第2導電層のシート抵抗より小さくてもよい。また、前記第3導電層の厚みは、前記第2導電層の厚みより厚くてもよい。また、前記ゲート線は、前記第3導電層で形成されてもよい。さらに、該半導体装置は、前記第3導電層上に形成される第4絶縁層と、前記第4絶縁層上に形成される第4導電層とを有してもよい。そして、前記第4絶縁層は、少なくとも前記第3導電層のパターンに重畳する位置に、第5コンタクトホールを有してもよい。また、前記第5コンタクトホールは、前記第4コンタクトホールに連通するように形成されてもよい。さらに、前記第4コンタクトホールは、前記第2コンタクトホールに連通するように形成されてもよい。そして、前記第4導電層のパターンは、前記第1、第2、第4、及び第5コンタクトホールを通じて、前記半導体層の前記コンタクト領域に直接接続されてもよい。また、前記第5コンタクトホールは、前記第3導電層のパターンに重畳する位置に形成されてもよい。そして、前記第4導電層のパターンは、前記第5コンタクトホールを通じて、前記第3導電層のパターンと直接接続されてもよい。また、前記第4コンタクトホールは、前記第2コンタクトホールに連通するように形成されてもよい。そして、前記第4導電層のパターンは、前記第3導電層のパターンを介して、前記半導体層の前記コンタクト領域に接続されてもよい。また、前記第4コンタクトホールは、前記第2導電層のパターンに重畳する位置に形成されてもよい。そして、前記第4導電層のパターンは、前記第3導電層のパターンを介して、前記第2導電層のパターンに接続されてもよい。また、前記第2コンタクトホールは、前記第1コンタクトホールに連通するように形成されてもよい。さらに、前記第2導電層のパターンは、前記第2コンタクトホールに重畳する位置に形成されてもよい。そして、前記第4導電層のパターンは、前記第2導電層のパターンおよび前記第3導電層のパターンを介して、前記半導体層の前記コンタクト領域に接続されてもよい。また、前記第5コンタクトホールは、前記第4コンタクトホールに連通するように形成されてもよい。さらに、前記第4コンタクトホールは、前記第2導電層のパターンに重畳する位置に形成されてもよい。そして、前記第4導電層のパターンは、前記第4及び第5コンタクトホールを通じて、前記第2導電層のパターンと直接接続されてもよい。また、前記第3コンタクトホールは、前記第2導電層のパターンに重畳する位置に形成されてもよい。そして、前記第4導電層のパターンは、前記第2導電層のパターンを介して、前記第1導電層のパターンに接続されてもよい。また、前記第2コンタクトホールは、前記第1コンタクトホールに連通するように形成されてもよい。さらに、前記第2導電層のパターンは、前記第2コンタクトホールに重畳する位置に形成されてもよい。そして、前記第4導電層のパターンは、前記第2導電層のパターンを介して、前記半導体層の前記コンタクト領域に接続されてもよい。また、前記第1導電層又は前記半導体層は、前記第4コンタクトホールに重畳する位置に、高さ調整層を有してもよい。また、前記第1導電層又は前記半導体層は、前記第5コンタクトホールに重畳する位置に、高さ調整層を有してもよい。さらに、前記第2導電層は、前記第5コンタクトホールに重畳する位置に、高さ調整層を有してもよい。上記構成のように、コンタクトホールに重畳する位置に高さ調整層を設けることにより、高さ調整層上に積層される絶縁層が選択的に押し上げられる。その結果、コンタクトホールの深さが浅くなるので、コンタクトホールの開口面積を小さくすることができる。これにより、上記構成によれば、発光層の面積を増大させることができる。また、前記ゲート線及び前記ゲート線に平行に配置される線は、前記第3導電層に形成されてもよい。そして、前記ソース線に平行に配置される線は、第1導電層及び第2導電層の一方に形成されてもよい。また、前記ゲート線は、第2導電層に形成されてもよい。さらに、前記ゲート線に平行に配置される線は、第1導電層及び第2導電層の一方に形成されてもよい。そして、前記ソース線に平行に配置される線は、前記第3導電層に形成されてもよい。本発明の一形態に係る表示装置は、複数の画素をマトリクス状に配置して構成される。具体的には、表示装置は、各々が平行に配置される複数のゲート線と、各々が平行に配置され、且つ前記ゲート線と交差する複数のソース線と、前記複数のゲート線及び前記複数のソース線の交点毎に形成される前記画素を駆動する上記記載の複数の半導体装置とを備える。さらに、前記半導体装置は、前記第3導電層上に形成される第4絶縁層と、前記第4絶縁層上に形成される第4導電層とを有してもよい。そして、前記第4導電層のパターンは、前記画素毎に孤立して配置されてもよい。さらに、前記半導体装置は、前記第3導電層上に形成される第4絶縁層と、前記第4絶縁層上に形成される第4導電層とを有してもよい。そして、前記第4導電層のパターンは、複数の前記画素にわたって配置されてもよい。以下、図面を参照して、本発明に係る半導体装置及びその製造方法を説明する。なお、本発明は、請求の範囲の記載に基づいて特定される。よって、以下の実施の形態における構成要素のうち、請求項に記載されていない構成要素は、本発明の課題を達成するのに必ずしも必要ではない。すなわち、以下の実施の形態は、本発明のより好ましい形態を説明するものである。また、各図は模式図であり、必ずしも厳密に図示したものではない。実施の形態1まず、図1を参照して、本発明の実施の形態1に係る半導体装置を有機EL表示装置に適用した例について説明する。図1は、実施の形態1に係る有機EL表示装置の一部切り欠き斜視図である。図1に示すように、有機EL表示装置10は、アクティブマトリクス基板TFTアレイ基板11と、アクティブマトリクス基板11においてマトリクス状に複数配置された画素12と、画素12に接続され、アクティブマトリクス基板11上にアレイ状に複数配置された画素回路13と、画素12と画素回路13の上に順次積層された画素電極14、有機EL層15及び共通電極16と、各画素回路13と制御回路不図示とを接続する複数本のソース配線17及びゲート配線18とを備える。有機EL層15は、電子輸送層、発光層、正孔輸送層等の各層が積層されて構成されている。なお、本実施の形態1では、画素電極アノード14を画素毎に別々に形成し、共通電極カソード16を全画素共通に形成する例を説明するが、本発明はこれに限定されず、アノードを全画素共通に形成し、カソードを画素毎に別々に形成してもよい。また、複数のソース配線17は、マトリクス状に配置された複数の画素12の各列に対応するように配置される。すなわち、複数のソース配線17は、互いに平行に配置される。一方、複数のゲート配線18は、マトリクス状に配置された複数の画素の各行に対応するように配置される。すなわち、複数のゲート配線18は、互いに平行に配置される。その結果、ソース配線17とゲート配線18とは、互いに交差するように配置される。そして、画素回路13は、ソース配線17とゲート配線18との交点毎に配置される。次に、図2を参照して、上記有機EL表示装置10の画素回路13の構成を説明する。図2は、実施の形態1に係る画素回路13の回路構成を示す図である。図2に示されるように、画素回路13は、駆動トランジスタ21と、スイッチングトランジスタ22と、コンデンサ容量部23とを備える。駆動トランジスタ21は、有機EL素子を駆動するトランジスタであり、また、スイッチングトランジスタ22は、画素を選択するためのトランジスタである。スイッチングトランジスタ22のソース電極161はソース配線17に接続され、ゲート電極141はゲート配線18に接続され、ドレイン電極162はコンデンサ23及び駆動トランジスタ21のゲート電極142に接続されている。また、駆動トランジスタ21のドレイン電極163は電源配線19に接続され、ソース電極164は画素電極14に接続されている。なお、本実施の形態1では、駆動トランジスタ21及びスイッチングトランジスタ22をN型トランジスタとして説明しているので、ソース電極及びドレイン電極は図2に示される配置になる。しかしながら、ソース電極及びドレイン電極は、薄膜トランジスタのタイプP型又はN型と、各電極に印加される電圧の関係とによって決定されるものであり、上記の位置関係は一例に過ぎない。すなわち、図2のスイッチングトランジスタ22において、参照番号161の側がドレイン電極で、参照番号162の側がソース電極となってもよい。同様に、図2の駆動トランジスタ21において、参照番号163の側がソース電極で、参照番号164の側がドレイン電極となってもよい。さらに、コンデンサ23の一方側の電極は、画素回路13内の一つのノードに接続される。図2の例では、ゲート電極142及びスイッチングトランジスタ22のドレイン電極162に接続されている。また、コンデンサ23の他方側の電極は、画素回路13内の他のノードまたは共通配線20に接続される。図2の例では、共通配線20に接続される。この構成において、ゲート配線18にゲート信号が入力され、スイッチングトランジスタ22をオン状態にすると、ソース配線17に入力された信号電圧がスイッチングトランジスタ22を介してコンデンサ23に書き込まれる。また、コンデンサ23の他方側の電極には、共通配線20から一定の電位が常時印加されている。そして、コンデンサ23に書き込まれた保持電圧は、1フレーム期間を通じて保持される。この保持電圧により、駆動トランジスタ21のコンダクタンスがアナログ的に変化し、信号電圧に対応した駆動電流が、有機EL素子のアノードからカソードへと流れる。これにより、有機EL素子が発光し、所定の画像を表示することができる。次に、図3~図5Cを参照して、実施の形態1に係る半導体装置100の構成を説明する。図3は、実施の形態1に係る半導体装置100の平面図である。図4は、図3の線分IVの断面を矢印の方向から見た図である。図5Aは、図3の線分Vの断面を矢印の方向から見た図である。図5B及び図5Cは、図5Aの他の例を示す図である。なお、図3~図5Cに示される半導体装置100は、図2の画素回路13に相当する。実施の形態1に係る半導体装置100は、基板110と、チャネル領域121、124及びコンタクト領域122、123、125、126を含む半導体層120A、120Bと、ゲート絶縁膜第1絶縁膜130と、ゲート電極141、142を含む第1導電層と、第2絶縁層150と、ソース電極161、164、ドレイン電極162、163、及び第2容量電極165を含む第2導電層と、第3絶縁層170と、第1中継電極181及び第2中継電極182と、第4絶縁層190とを、この順に積層して構成される。また、図5Aには、第4絶縁層190上の第4導電層に形成される画素電極14と、各画素の境界に配置されるバンクとを図示している。なお、コンタクトホール152、171をゲート配線18の下に設け、ゲート電極141をコンタクトホール152、171の位置まで延伸してもよい。基板110は、例えば、石英ガラス、無アルカリガラス、高耐熱性ガラス等のガラス材料からなるガラス基板である。または、プラスチック基板や金属フィルム上に絶縁体を形成したフレキシブル基板であってもよい。なお、ガラス基板の中に含まれるナトリウムやリン等の不純物が結晶シリコン層54に侵入することを防止するために、基板110上にシリコン窒化膜SiNx、酸化シリコンSiOy又はシリコン酸窒化膜SiOyNx等からなるアンダーコート層を形成してもよい。また、アンダーコート層は、レーザアニールなどの高温熱処理プロセスにおいて、基板110への熱の影響を緩和させる役割を担うこともある。アンダーコート層の膜厚は、例えば10nm~100nm程度とすることができる。半導体層120A、120Bは、基板110上にパターン形成され、それぞれがチャネル領域121、124と、一対のコンタクト領域122、123、125、126とを有する。半導体層120A、120Bの膜厚は、例えば、30nm~100nm程度とすることができる。チャネル領域121、124は、ゲート電極141、142の電圧によってキャリアの数が制御される領域である。チャネル領域121、124は、結晶性の組織構造を有する結晶性シリコン薄膜であって、微結晶シリコン薄膜又は多結晶シリコン薄膜からなる。チャネル領域121、124は、例えば、非晶質シリコンアモルファスシリコンを結晶化することによって形成することができる。コンタクト領域122、123、125、126は、不純物を高濃度に含む非晶質半導体膜であり、高濃度の不純物を含むn層である。より具体的には、N型の駆動トランジスタ21及びスイッチングトランジスタ22のコンタクト領域122、123、125、126は、アモルファスシリコンに不純物としてリンPをドーピングしたn型半導体膜によって構成することができる。一方、P型の駆動トランジスタ21及びスイッチングトランジスタ22をP型のトランジスタとした場合のコンタクト領域122、123、125、126は、アモルファスシリコンに不純物としてボロンBをドーピングしたp型半導体膜によって構成することができる。なお、コンタクト領域122、123、125、126とチャネル領域121、124との間には、低濃度の不純物領域LDDが構成されてもよい。低濃度の不純物領域には、リンがドーピングされている。上記2層は、CVDChemicalVaporDeposition装置において連続的に形成することが可能である。ゲート絶縁膜第1絶縁層130は、半導体層120A、120Bを覆うように、基板110上の全域に形成される。また、ゲート絶縁膜130には、各コンタクト領域122、123、125、126に重畳する位置にコンタクトホール131、132、133、134が形成されている。ゲート絶縁膜130は、例えば、酸化シリコンSiOy、窒化シリコンSiNx、シリコン酸窒化膜SiOyNx、酸化アルミニウムAlOz又は酸化タンタルTaOwなどの酸化物および窒化物の単層膜又はこれらの積層膜によって構成することができる。なお、第2絶縁層150、第3絶縁層170、及び第4絶縁層190についても、上記の材料で構成することができる。第1導電層のゲート電極141は、ゲート絶縁膜130下の半導体層120Aのチャネル領域121に重畳する位置にパターン形成される。第1導電層のゲート電極142は、ゲート絶縁膜130下の半導体層120Bのチャネル領域124に重畳する位置にパターン形成される。第1導電層ゲート電極141、142は、例えば、モリブデンMo、アルミニウムAl、銅Cu、タングステンW、チタンTi、クロムCr、及びモリブデンタングステンMoW等によって構成することができる。ゲート電極141、142の膜厚は、例えば20~500nm程度とすることができる。また、ゲート電極142は、コンデンサ23の第1容量電極としても機能する。第2絶縁層150は、ゲート電極141、142を覆うように、ゲート絶縁膜130上に形成される。また、第2絶縁層150には、ゲート絶縁膜130のコンタクトホール131、132、133、134に連通するように、コンタクトホール151、153、154、155が形成されている。さらに、第2絶縁層150には、ゲート電極141及び半導体層120Aのチャネル領域121に重畳する位置にコンタクトホール152が形成されている。第2導電層のソース電極161、164、ドレイン電極162、163、及び第2容量電極165は、第2絶縁層150上にパターン形成される。また、図4及び図5Aでは図示を省略するが、第2導電層には、ソース配線17及び電源配線19が互いに平行に配置される。第2導電層は、導電性材料及びその合金等の単層構造又は多層構造とすることができる。例えば、アルミニウムAl、金Au、銀Ag、モリブデンMo、タングステンW、銅Cu、チタンTi及びクロムCr等によって構成される。本実施の形態1では、第2導電層は、MoW/Al/MoWの三層構造によって形成されている。第2導電層の膜厚は、例えば、100nm~1000nm程度とすることができる。ソース電極161は、コンタクトホール131、151に重畳する位置に形成され、コンタクトホール131、151を通じて半導体層120Aのコンタクト領域122に接続される。また、ソース電極161は、ソース電極161と同層すなわち、第2導電層に形成されるソース配線17図4では図示省略に接続される。ドレイン電極162は、コンタクトホール132、153に重畳する位置に形成され、コンタクトホール132、153を通じて半導体層120Aのコンタクト領域123に接続される。また、ドレイン電極162は、ゲート絶縁膜130に形成されたコンタクトホール図示省略を通じて、ゲート電極142に接続される。ドレイン電極163は、コンタクトホール133、154に重畳する位置に形成され、コンタクトホール133、154を通じて半導体層120Bのコンタクト領域125に接続される。また、ドレイン電極163は、ドレイン電極163と同層すなわち、第2導電層に形成される電源配線19図5Aでは図示省略に接続される。ソース電極164は、コンタクトホール134、155に重畳する位置に形成され、コンタクトホール134、155を通じて半導体層120Bのコンタクト領域126に接続される。また、ソース電極164は、第2中継電極182を介して第4導電層に形成される画素電極14に接続される。第2容量電極165は、第1容量電極として機能するゲート電極142に重畳する位置に形成され、コンタクトホール図示省略を通じて第3導電層に形成される共通配線20図5Aでは図示省略に接続される。また、第1導電層パターンと第2導電層パターンとをチャネル領域124の上方とは別の箇所に設けて互いに重なるように配置し、それぞれを第1容量電極および第2容量電極として機能させ、コンデンサ23としてもよい。第2絶縁層150の第1容量電極142と第2容量電極165とで挟まれた領域は、コンデンサ23の誘電体として機能する。そこで、第2絶縁層150の単位面積あたりの静電容量は、第3絶縁層170の単位面積あたりの静電容量よりも大きく設定するのが望ましい。すなわち、図2のスイッチングトランジスタ22は、半導体層120A、ゲート電極141、ソース電極161、及びドレイン電極162で構成されるトップゲート型の薄膜トランジスタである。また、図2の駆動トランジスタ21は、半導体層120B、ゲート電極142、ソース電極164、及びドレイン電極163で構成されるトップゲート型の薄膜トランジスタである。さらに、図2のコンデンサ23は、第1容量電極として機能するゲート電極142と第2容量電極165とで構成される。第3絶縁層170は、ソース電極161、164、ドレイン電極162、163、及び第2容量電極165を覆うように、第2絶縁層150上に積層される。また、第3絶縁層170には、第2絶縁層150のコンタクトホール152に連通する位置に、コンタクトホール171が形成されている。さらに、第3絶縁層170には、ソース電極164に重畳する位置に、コンタクトホール172が形成されている。第3導電層の第1中継電極181及び第2中継電極182は、第3絶縁層170上にパターン形成される。第3導電層は、例えば、第2導電層と同じ材料によって構成することができる。第3導電層の膜厚は、第2導電層の膜厚より厚いのが望ましく、例えば300nm~2000nm程度とすることができる。また、第3導電層のシート抵抗単位面積当たりの抵抗は、第2導電層のシート抵抗より小さくするのが望ましい。第1中継電極181は、コンタクトホール152、171に重畳する位置に形成され、コンタクトホール152、171を通じて、半導体層120Aのチャネル領域121に重畳する位置でゲート電極141に接続される。また、第1中継電極181は、第1中継電極181と同層すなわち、第3導電層に形成されるゲート配線18図4では図示省略に接続される。すなわち、第1中継電極181は、ゲート配線18とゲート電極141とを電気的に接続する。第2中継電極182は、コンタクトホール172に重畳する位置に形成され、ソース電極164に接続される。また、第2中継電極182は、第4導電層に形成される画素電極14に接続される。すなわち、第2中継電極182は、画素電極14とソース電極164とを電気的に接続する。なお、図5Bに示されるように、コンタクトホール172、191を互いに連通するように形成し、連通するコンタクトホール172、191を通じて画素電極14とソース電極164とを直接接続してもよい。この場合、図5Aの第2中継電極182を省略することができる。さらに、図5Cに示されるように、コンタクトホール134、155、172、191を互いに連通するように形成し、連通するコンタクトホール134、155、172、191を通じて画素電極14と半導体層120Bのコンタクト領域126とを直接接続してもよい。この場合、画素電極14がソース電極としても機能するので、図5Bのソース電極164を省略することができる。第4絶縁層190は、第1中継電極181及び第2中継電極182を覆うように、第3絶縁層170上に積層される。また、第4絶縁層190は、半導体装置100の上面を平坦化する平坦化膜として機能させてもよい。第4絶縁層190を平坦化膜として機能させるためには、第4絶縁層190をポリイミド系、ポリアクリル系などの感光性樹脂を単体もしくは混合して積層させることによって形成することが望ましい。また前述の酸化膜や窒化膜などを第4絶縁層190の上方もしくは下方に積層させてもよい。さらには第4絶縁層190の平坦性を向上させるために、第4絶縁層190の膜厚は500nm~10000nmの膜厚であることが望ましい。さらに、第4絶縁層190には、第2中継電極182に重畳する位置に、コンタクトホール191が形成される。そして、画素電極14は、コンタクトホール191を通じて、第2中継電極182に接続される。第4導電層の画素電極14は、第4絶縁層190上に半導体装置100毎に独立したパターンとして形成される。そして、画素電極14は、コンタクトホール191を通じて第2中継電極182に接続される。また、第4導電層には、さらに、複数の半導体装置100すなわち、複数の画素回路13にわたって形成されるバス配線が形成されてもよい。このバス配線は、共通電極16もしくは共通配線20に複数個所で接続されることにより、共通電極16もしくは共通配線20の中央領域と周辺領域との間の電位差を平準化することができる。次に、図6A~図6H及び図7A~図7Jを参照して、本発明の実施の形態1に係る薄膜半導体装置の製造方法を説明する。図6A~図6Hは、本発明の実施の形態1に係る薄膜半導体装置の製造方法の各工程における図4の断面の構成を模式的に示した断面図である。図7A~図7Jは、本発明の実施の形態1に係る薄膜半導体装置の製造方法の各工程における図5Aの断面の構成を模式的に示した断面図である。まず、図6A及び図7Aに示されるように、基板110を準備する。なお、基板110の上面に、プラズマCVD等によってシリコン窒化膜、シリコン酸化膜、及びシリコン酸窒化膜などからなるアンダーコート層を形成してもよい。次に、図6B及び図7Bに示されるように、基板110の上面全域に、半導体層120A、120Bをパターン形成する。具体的には、まず、基板110上に、アモルファスシリコン非晶質シリコンをプラズマCVD等によって成膜し、エキシマレーザー等による熱アニールによって、半導体層120A、120Bの温度をアモルファスシリコンの融点である1414°C以上の温度範囲に上昇させることにより、アモルファスシリコンを平均粒径が50nm以上のp-Si多結晶シリコンに結晶化させる。そして、多結晶シリコンをパターニングすることによって半導体層120A、120Bを形成することができる。次に、図6C及び図7Cに示されるように、半導体層120A、120Bを覆うように、基板110の上面前記にゲート絶縁膜130を形成する。さらに、ゲート絶縁膜130上の半導体層120A、120Bに重畳する位置にゲート電極141、142をパターン形成する。ゲート絶縁膜130は、例えば、酸化シリコンをプラズマCVD等によって成膜する。酸化シリコンは、例えば、シランガスSiH4と亜酸化窒素ガスN2Oとを所定の濃度比で導入することで成膜することができる。ゲート電極141、142は、例えば、ゲート絶縁膜130上にMoWからなるゲート金属膜をスパッタによって成膜し、フォトリソグラフィ法と、ウェットエッチング法もしくはドライエッチング法とを用いてゲート金属膜をパターニングすることにより、所定形状のゲート電極141、142を形成することができる。なお、この工程では、ゲート電極141、142上のレジスト141R、142Rを除去せずに残しておく。次に、図6D及び図7Dに示されるように、半導体層120A、120Bにチャネル領域121、124と、コンタクト領域122、123、125、126とを形成する。具体的には、半導体層120A、120Bのコンタクト領域122、123、125、126となる領域に、リン等の5価元素もしくはボロン等の3価元素の不純物を高濃度ドープする。これにより、半導体層120A、120Bのゲート電極141、142に重畳する位置がp-Siのチャネル領域121、124となり、チャネル領域121、124に隣接する領域がコンタクト領域122、123、125、126となる。その後、レジスト141R、142Rを残した状態でゲート電極141、142をさらにエッチングすると、ゲート電極141、142のパターンは後退し、レジスト141R、142Rよりも小さいパターンとなる。その後、ゲート電極141、142上のレジスト141R、142Rを除去し、半導体層120A、120Bに対してリン等の5価元素もしくはボロン等の3価元素の不純物を低濃度ドープする。これにより、スイッチングトランジスタ22および駆動トランジスタ21のゲート電極141、142にオフ電圧が印加されている状態において、チャネル領域121、124とコンタクト領域122、123、125、126との間に電界が集中することを回避できるため、オフリーク電流を小さくすることが可能となる。次に、図6E及び図7Eに示されるように、ゲート電極141、142を覆うように、基板110の上面全域に第2絶縁層150を形成する。具体的には、プラズマCVD法により、第2絶縁層150となる絶縁膜を堆積する。また、ゲート絶縁膜130および第2絶縁層150を一括してエッチングすることにより、ゲート絶縁膜130を厚み方向に貫通するコンタクトホール131、132、133、134と、第2絶縁層150を厚み方向に貫通するコンタクトホール151、153、154、155とを、それぞれが互いに連通するように同時に形成する。ここでゲート絶縁膜130および第2絶縁層150を一括してエッチングすることにより、コンタクトホール131、132、133、134の位置に対する、コンタクトホール151、153、154、155の位置の合わせ精度は極めて高くなる。その結果、より小さい領域でコンタクトホール131、132、133、134、151、153、154、155を形成することが可能である。次に、図6F及び図7Fに示されるように、第2絶縁層150上にソース電極161、164、ドレイン電極162、163、及び第2容量電極165をパターン形成する。具体的には、ソース電極161、164、ドレイン電極162、163、及び第2容量電極165となる材料で構成されたソースドレイン金属膜をスパッタ等によって成膜し、ソースドレイン金属膜を所定形状にパターニングする。また、この工程において、ソース配線17及び電源配線19もパターン形成される。これにより、コンタクトホール131、151に重畳する位置にソース電極161が、コンタクトホール132、153に重畳する位置にドレイン電極162が、コンタクトホール133、154に重畳する位置にドレイン電極163が、コンタクトホール134、155に重畳する位置にソース電極164が、第1容量電極として機能するゲート電極142に重畳する位置に第2容量電極165がそれぞれ形成される。また、ソース電極161、164及びドレイン電極162、163のそれぞれは、コンタクトホール131、132、133、134、151、153、154、155を通じて、対応するコンタクト領域122、123、125、126に接続される。次に、図6G及び図7Gに示されるように、ソース電極161、164、ドレイン電極162、163、及び第2容量電極165を覆うように、基板110の上面全域に第3絶縁層170を形成する。具体的には、プラズマCVD法により、第3絶縁層170となる絶縁膜を堆積する。また、第2絶縁層150および第3絶縁層170を一括してエッチングすることにより、図6Gに示されるように、第2絶縁層150を厚み方向に貫通するコンタクトホール152と第3絶縁層170を厚み方向に貫通するコンタクトホール171とを、互いに連通するように同時に形成する。また、これと同時に、図7Gに示されるように、第3絶縁層170のソース電極164に重畳する位置に、第3絶縁層170を厚み方向に貫通するコンタクトホール172を形成する。次に、図6H及び図7Hに示されるように、第3絶縁層170上に第1中継電極181及び第2中継電極182をパターン形成する。具体的には、第1中継電極181及び第2中継電極182となる材料で構成された金属膜をスパッタ等によって成膜し、この金属膜を所定形状にパターニングする。また、この工程において、ゲート配線18及び共通配線20もパターン形成される。これにより、コンタクトホール152、171に重畳する位置に第1中継電極181が、コンタクトホール172に重畳する位置に第2中継電極182が形成される。また、第1中継電極181は、コンタクトホール152、172を通じてゲート電極141に接続される。さらに、第2中継電極182は、コンタクトホール172を通じてソース電極164に接続される。次に、図7Iに示されるように、第1中継電極181及び第2中継電極182を覆うように、基板110の画素領域全域に第4絶縁層190を形成する。具体的には、ポリイミド系、ポリアクリル系などの感光性樹脂を塗布した後、フォトマスク越しに露光し現像することによってパターンを形成し、加熱して安定化させる。これにより、堆積した層間絶縁膜の上面を平坦化し、第2中継電極182に重畳する位置に第4絶縁層190を厚み方向に貫通するコンタクトホール191を形成する。次に、図7Jに示されるように、第4絶縁層190上に画素電極14をパターン形成する。具体的には、画素電極14となる材料で構成された金属膜をスパッタ等によって成膜し、この金属膜を所定形状にパターニングする。これにより、画素電極14は、コンタクトホール191を通じて第2中継電極182に接続される。そして、画素電極14上に所定の間隔毎にバンクを形成することにより、図3~図5Aに示される半導体装置100を得ることができる。上記構成のように、第1導電層にゲート電極141、142を形成し、第3導電層にゲート配線18を形成することにより、ゲート電極141、142及びゲート配線18をそれぞれに適した材料で構成することができる。例えば、チャネル領域121、122を熱アニールして結晶化する場合、第1導電層に形成されるゲート電極141、142は、1100°C~1414°Cの高温に耐える高い耐熱性を有する材料で形成すればよい。一方、熱アニールの後に第3導電層に形成されるゲート配線18には高い耐熱性が必要ないので、低抵抗の金属を用いて形成すればよい。また、第2導電層に形成されるソース配線17及び電源配線19、第3導電層に形成される共通配線20についても、同様に低抵抗の金属を用いて形成すればよい。また、第2導電層に形成されるソース配線17と電源配線19とは互いに平行に配置され、第3導電層に形成されるゲート配線18と共通配線20とは互いに平行に配置される。そして、ソース配線17及び電源配線19と、ゲート配線18及び共通配線20とは、互いに交差するように配置される。ここで、第2導電層と第3導電層との間には第3絶縁層170に介在しているので、上記の各配線の交差領域は、第3絶縁層170で絶縁されていることになる。したがって、上述したように、第3絶縁層170の単位面積あたりの静電容量を小さくすることにより、各配線の交差領域に生じる寄生容量を低減することができる。さらに、コンデンサ23の容量電極を第1導電層と第2導電層とに形成することにより、MIMMetal-Insulator-Metal型の容量部を形成することができる。このとき、第2絶縁層150の単位面積あたりの静電容量を大きくすることにより、小さい面積で大容量の容量部を形成することができる。すなわち、第3絶縁層170の単位面積あたりの静電容量を小さくし、第2絶縁層150の単位面積あたりの静電容量を大きくすることにより、ゲート配線18及びソース配線17の配線時定数を低減させつつ、充分な容量のコンデンサ23を限られた面積で実現させることが可能となる。よってフレーム周波数を高くして動画表示性能を向上させつつ、1フレームの画像表示品位を向上させることが可能となる。次に、図8~図16を参照して、実施の形態1の変形例1~8を説明する。なお、実施の形態1及び他の変形例と共通する構成要素には同一の参照番号を付し、詳しい説明を省略する。変形例1図8は、実施の形態1の変形例1に係る半導体装置100Aの図4に対応する断面図である。図4において、第1導電層に形成されているゲート電極141は、コンタクトホール152、171を通じて、第3導電層に形成されている第1中継電極181に接続されている。これに対して、図8に示される半導体装置100Aは、さらに、第2導電層のゲート電極141及び第1中継電極181に重畳する位置に第3中継電極166を備える。そして、第3中継電極166は、コンタクトホール152を通じて、半導体層120Aのチャネル領域121に重畳する位置でゲート電極141に接続される。また、第1中継電極181は、コンタクトホール171を通じて、チャネル領域121及びゲート電極141に重畳する位置で第3中継電極166に接続される。これにより、ゲート配線18とゲート電極141とが電気的に接続される。なお、図8の例では、コンタクトホール171を第3中継電極166の中央領域に重畳する位置に形成し、第1中継電極181を第3中継電極166の中央領域に接続した例を示したが、これに限ることなく、コンタクトホール171を第3中継電極166の周辺領域に重畳する位置に形成し、第1中継電極181を第3中継電極166の周辺領域すなわち、チャネル領域121及びゲート電極141に重畳しない位置に接続してもよい。変形例2図9は、実施の形態1の変形例2に係る半導体装置100Bの図8に対応する断面図である。図9に示される半導体装置100Bにおいては、図8の第1中継電極181を省略し、第3中継電極166を第2導電層に形成されたゲート配線18図9では図示省略に接続する。また、第3導電層に形成されたソース配線17を、第3絶縁層170のソース電極161に重畳する位置に形成されたコンタクトホール173を通じて、ソース電極161に接続させる。すなわち、図9の例では、ソース配線17及びゲート配線18の位置関係が実施の形態1と異なる。このように、本発明では、ソース配線17及びゲート配線18の一方が第2導電層に形成され、他方が第3導電層に形成されればよい。より具体的には、例えば実施の形態1のようにゲート配線18を第3導電層に形成する場合、ゲート配線18と平行に配置される配線例えば、共通配線20は第3導電層に形成し、ゲート配線18と交差するように配置される配線例えば、ソース配線17及び電源配線19は第1導電層及び第2導電層の一方に形成する。一方、例えば変形例2のようにゲート配線18を第2導電層に形成する場合、ゲート配線18と平行に配置される配線例えば、共通配線20は第1導電層及び第2導電層の一方に形成し、ゲート配線と交差するように配置される配線例えば、ソース配線17及び電源配線19は第3導電層に形成する。変形例3図10は、実施の形態1の変形例3に係る半導体装置100Cの図9に対応する断面図である。図10に示される半導体装置100Cには、第3導電層にソース電極183図9のソース電極161に対応する及びドレイン電極184図9のドレイン電極162に対応するが形成され、第3絶縁層170のコンタクトホール131、151に連通する位置にコンタクトホール174が形成され、第3絶縁層170のコンタクトホール132、153に連通する位置にコンタクトホール175が形成されている。そして、ソース電極183は、コンタクトホール131、151、174を通じてコンタクト領域122に接続されている。また、ドレイン電極184は、コンタクトホール132、153、175を通じてコンタクト領域123に接続されている。なお、コンタクトホール131、151、174及びコンタクトホール132、153、175は同時に形成されてもよい。ソース電極及びドレイン電極は、実施の形態1のように第2導電層に形成されてもよいし、変形例3のように第3導電層に形成されてもよい。変形例4図11は、実施の形態1の変形例4に係る半導体装置100Dの図5Aに対応する断面図である。図11に示される半導体装置100Dには、第3導電層にドレイン電極185図5Aのドレイン電極163に対応する及びソース電極186図5Aのソース電極164に対応するが形成され、第3絶縁層170のコンタクトホール133、154に連通する位置にコンタクトホール176が形成され、第3絶縁層170のコンタクトホール134、155に連通する位置にコンタクトホール177が形成されている。そして、ドレイン電極185は、コンタクトホール133、154、176を通じてコンタクト領域125に接続されている。また、ソース電極186は、コンタクトホール134、155、177を通じてコンタクト領域126に接続されている。さらに、画素電極14は、コンタクトホール191を通じてソース電極186に直接接続されている。なお、コンタクトホール134、155、177及びコンタクトホール133、154、176は同時に形成されてもよい。変形例5図12は、実施の形態1の変形例5に係る半導体装置100Eの図5Aに対応する断面図である。図12に示される半導体装置100Dは、図5Aの構成に加えて、第1導電層のコンタクトホール191に重畳する位置に高さ調整層143を備える。上記構成とすることにより、第2絶縁層150及び第3絶縁層170において、高さ調整層143に重畳する領域が他の領域より押し上げられる。その結果、コンタクトホール191の深さD2が、図5Aと比較して浅くなる。ここで、感光性樹脂の塗布現像によって形成されるコンタクトホール191は、深さD2が浅くなるほど、上面の開口面積も小さくなる。このように、バンクに重畳する位置に形成されるコンタクトホール191の開口面積を小さくすることにより、画素電極14の形状の不安定領域の面積を小さくし、結果として有効画素電極領域を大きくすることができる。有機ELパネルでは、画素電極14の形状の不安定領域はバンクで被覆され、隣接するバンクの間には発光層図示省略が設けられるので、上記構成によれば、発光層の面積を増大させることができる。また、図12の例では、第1導電層に高さ調整層143を設けた例を示したが、これに限ることなく、半導体層120Bと同層のコンタクトホール191に重畳する位置に高さ調整層を設けてもよい。例えば、図12の例では、ソース電極164のコンタクトホール191に重畳する位置まで延在する部分が、ソース電極164としてだけでなく、高さ調整層としても機能する。なお、高さ調整層は1箇所に限定されず、半導体層120Bと同層及び第1導電層の一方または両方に高さ調整層を形成してもよい。同様に、第3絶縁層170を感光性樹脂の塗布及び現像することによって第3絶縁層170上面を平坦化して形成する場合には、コンタクトホール172に重畳する位置に高さ調整層143を備える。上記構成とすることにより、高さ調整層143に重畳する領域が他の領域より押し上げられる。その結果、コンタクトホール172の深さが、図5Aと比較して浅くなり、コンタクトホール191と同様に、上面の開口面積が小さくなる。コンタクトホール172の開口面積を小さくすることにより、第3配線層で形成される配線、例えばゲート配線18を太く形成し、結果として配線抵抗を小さくすることができる。変形例6図13は、実施の形態1の変形例6に係る半導体装置100Fの図3に対応する平面図である。図13に示される半導体装置100Fは、ゲート配線18をゲート電極141に重畳する位置に配置した点で、図3と相違する。これにより、図3の第1中継電極181を省略して、ゲート配線18とゲート電極141とを、コンタクトホール152、171を通じて直接接続することができる。変形例7図14及び図15は、実施の形態1の変形例7に係る半導体装置100Gの図2及び図3に対応する図である。図14及び図15に係る半導体装置100Gは、共通配線20を省略し、コンデンサ23の第2容量電極165を電源配線19に接続させた点で、図2及び図3と相違する。また、図15に示される半導体装置100Gは、図3の第1中継電極181を省略する代わりに、ゲート電極141をゲート配線18に重畳する位置にまで延在させ、ゲート配線18とゲート電極141とを、両者が重畳する位置半導体層120Aと重畳しない位置に形成されたコンタクトホール152、171を通じて接続させる。変形例8図16は、実施の形態1の変形例8に係る半導体装置100Hの図15に対応する平面図である。図16に示される半導体装置100Hは、ゲート配線18をゲート電極141に重畳する位置に配置した点で、図15と相違する。実施の形態2次に、図17及び図18を参照して、本発明の実施の形態2に係る半導体装置を説明する。図17は、液晶表示装置の画素回路の回路構成を示す図である。図18は、実施の形態2に係る半導体装置200の平面図である。半導体装置200は、図17に示されるように、トランジスタ31と、コンデンサ32と、ゲート配線33と、ソース配線34と、共通配線35とを備える。そして、ゲート電極241はゲート配線33に接続され、ソース電極261はソース配線34に接続され、ドレイン電極262はコンデンサ32の一方の電極及び画素電極に接続され、共通配線35はコンデンサ32の他方側の電極に接続されている。この構成において、ゲート配線33にゲート信号が入力され、トランジスタ31をオン状態にすると、ソース配線34を介して供給された信号電圧がコンデンサ32に書き込まれる。また、コンデンサ32の他方側の電極には共通配線35から一定の電位が常時印加されている。そして、コンデンサ32に書き込まれた保持電圧は、1フレーム期間を通じて保持される。この保持電圧を画素電極に供給して液晶の配向を変化させることにより、画像を表示させることができる。図18の線分IV’の断面を矢印の方向から見た図は、図4と共通する。また、図18の線分V’の断面を矢印の方向から見た図は、図5Aのコンデンサ領域中央領域と共通する。すなわち、ゲート電極241は図4のゲート電極141に、ソース電極261は図4のソース電極161に、ドレイン電極262は図4のドレイン電極162に、第1容量電極242は図5Aの第1容量電極として動作するゲート電極142に、第2容量電極265は図5Aの第2容量電極165に、コンタクトホール231、232、251、252、253、271、291は、図4及び図5Aの131、132、151、152、153、171、191にそれぞれ対応する。変形例1図19は、実施の形態2の変形例1に係る半導体装置200Aの図18に対応する平面図である。図19に示される半導体装置200Aは、ゲート配線33をゲート電極241に重畳する位置に配置した点で、図18と相違する。このように、本発明の半導体装置は、有機EL素子を用いた有機EL表示装置のみならず、液晶表示装置等、アクティブマトリクス基板が用いられる他の表示装置にも適用することができる。また、このように構成される表示装置については、フラットパネルディスプレイとして利用することができ、テレビジョンセット、パーソナルコンピュータ、携帯電話などのあらゆる表示パネルを有する電子機器に適用することができる。以上、図面を参照してこの発明の実施形態を説明したが、この発明は、図示した実施形態のものに限定されない。図示した実施形態に対して、この発明と同一の範囲内において、あるいは均等の範囲内において、種々の修正や変形を加えることが可能である。