"複数のワード線と、複数のビット線と、制御ゲートに前記ワード線が接続され、ドレイン端に前記ビット線が接続されたメモリセルと、複数の前記メモリセルを含むページ、複数の前記ページを含むブロックを有するメモリセルアレイと、前記ページごとに不良の前記ビットの個数が第1閾値以下である良ブロックに関するデータが保持された記憶領域とを備え、前記第1閾値は、不良ブロックか否かの判定に用いる第2閾値よりも小さいことを特徴とするメモリシステム。良ブロックか否かを判定するテスト時に、テスト対象のブロック内の前記ページごとに前記不良のビットの個数が前記第1閾値以下であるかを判定する主制御回路をさらに備えることを特徴とする請求項1記載のメモリシステム。前記複数のワード線、前記複数のビット線、前記メモリセルアレイ、前記記憶領域は、半導体メモリ内に設けられて、前記半導体メモリを制御するフラッシュコントローラをさらに備え、書き込み動作時に、前記良ブロックに関するデータをフラッシュメモリコントローラに読み出すことを特徴とする請求項1又は請求項2記載のメモリシステム。前記メモリセルアレイに通常データより信頼性が要求される特定データを書き込むとき、前記フラッシュコントローラは、特定データを前記良ブロックに書き込むよう、前記半導体メモリを制御することを特徴とする請求項3記載のメモリシステム。前記メモリセルアレイは、2値データを保持する領域と多値データを保持する領域とを有し、前記2値データを保持する領域に書き込んだのちに、前記多値データを保持する領域に書き込む書き込み動作を実行するとき、前記フラッシュコントローラは、前記2値データを保持する領域として前記良ブロックを指定することを特徴とするメモリシステム。実施形態は、信頼性を向上可能なメモリシステムを提供する。本実施形態のメモリシステムによれば、複数のワード線と、複数のビット線と、制御ゲートに前記ワード線が接続され、ドレイン端に前記ビット線が接続されたメモリセルと、複数の前記メモリセルを含むページ、複数の前記ページを含むブロックを有するメモリセルアレイと、前記ページごとに不良の前記ビットの個数が第1閾値以下である良ブロックに関するデータが保持された記憶領域とを備え、前記第1閾値は、不良ブロックか否かの判定に用いる第2閾値よりも小さいことを特徴とする。以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。また、図面の寸法比率は、図示の比率に限定されるものではない。第1の実施形態[メモリシステムの構成]本実施形態のメモリシステムの構成について、図1のブロック図を用いて説明する。図1に示すように、メモリシステムは、NAND型フラッシュメモリ100と、フラッシュコントローラ200を有する。このフラッシュコントローラ200は、例えばホストシステム外部から受けたコマンドに基づき、NAND型フラッシュメモリ100を制御する。<NAND型フラッシュメモリ>まず、NAND型フラッシュメモリ100について、図2のブロック図を用いて説明する。NAND型フラッシュメモリ100は、入出力制御回路10、ロジック制御回路11、レディー/ビジー制御回路12、ステータスレジスタ13、アドレスレジスタ14、コマンドレジスタ15、高電圧発生回路16、ロウアドレスバッファ17、ロウアドレスデコーダ18、カラムバッファ19、カラムデコーダ20、データレジスタ21、センスアンプ22、メモリセルアレイ23、及び主制御回路24を有する。<<入出力制御回路>>入出力制御回路10は、フラッシュコントローラ200とNAND型フラッシュメモリ100との間のデータの入出力を制御する機能を有する。入出力制御回路10は、ステータスレジスタ13、アドレスレジスタ14、コマンドレジスタ15、データレジスタ21と電気的に接続される。入出力制御回路10は、例えば図1に示す8個の入出力端子I/O1...I/O8を介してフラッシュコントローラ200から入力されるコマンド、アドレス等をコマンドレジスタ15、アドレスレジスタ14等に転送する。この入出力制御回路10は、ロジック制御回路11から入力される各種制御信号によって、制御される。<<ロジック制御回路>>ロジック制御回路11は、入出力制御回路10、主制御回路24と電気的に接続される。ロジック制御回路11は、フラッシュコントローラ200から入力される各種制御信号、例えば、チップイネーブル信号/CE、アドレスラッチイネーブル信号ALE、コマンドラッチイネーブル信号CLE、ライトイネーブル信号/WE、リードイネーブル信号/RE、ライトプロテクト信号/WPを受けて、これら各信号の組み合わせに基づき、入出力制御回路10、主制御回路24を制御する。<<レディー/ビジー制御回路>>レディー/ビジー制御回路12は、主制御回路24と電気的に接続されており、主制御回路24の動作状態を示す信号が入力される。レディー/ビジー制御回路12は、この信号を受けて、主制御回路24の動作状態書き込み、読み出し、消去などの各動作状態に基づき、レディー/ビジー信号RY//BYBYの反転信号をフラッシュコントローラ200に出力する。例えば、NAND型フラッシュメモリ100が書き込み、読み出し、消去などの内部動作を行っているとき、RY//BY=0ビジーとなり、これら内部動作が終了すると、RY//BY=1レディーとなる。<<ステータスレジスタ>>ステータスレジスタ13は、入出力制御回路10と主制御回路24と電気的に接続される。ステータスレジスタ13は、NAND型フラッシュメモリ100の起動時パワーオンリード時に、メモリセルアレイ23内のROMFUSE領域図示略に格納されている各種パラメータ情報などを取り込み、一時的に保持する。<<アドレスレジスタ>>アドレスレジスタ14は、入出力制御回路10と、ロウアドレスバッファ17と、カラムバッファ19と電気的に接続される。アドレスレジスタ14は、入出力制御回路10を介して入力されるアドレスを一時的に保持し、ロウアドレスバッファ17、及びカラムバッファ19に転送する。<<コマンドレジスタ>>コマンドレジスタ15は、入出力制御回路10と、主制御回路24と電気的に接続される。コマンドレジスタ15は、入出力制御回路10を介して入力されるコマンド書き込みコマンド、読み出しコマンド、消去コマンド、ステータスリードコマンドなどを一時的に保持し、主制御回路24に転送する。<<高電圧生成回路>>高電圧生成回路16は、主制御回路24と電気的に接続されており、主制御回路24の状態に基づき、書き込み、読み出し、消去などの各動作において必要となる高電圧を生成し、ロウデコーダ18、センスアンプ22、及びメモリセルアレイ23に転送する。<<ロウアドレスバッファ>>ロウアドレスバッファ17は、アドレスレジスタ14とロウアドレスデコーダロウデコーダともいう18と電気的に接続される。ロウアドレスバッファ17は、アドレスレジスタ14から入力されるロウアドレスを一時的に保持し、ロウアドレスデコーダ18に転送する。<<ロウアドレスデコーダ>>ロウアドレスデコーダ18は、ロウアドレスバッファ17と、メモリセルアレイ23と電気的に接続される。ロウアドレスデコーダ18は、ワード線WLを介してメモリセルアレイ23内のメモリセルに接続される。ロウアドレスデコーダ18は、ロウアドレスバッファ17を介して入力されるロウアドレスに基づきワード線WLを制御する。具体的には、ワード線WLに対して、書き込み、読み出し動作に必要な電圧を印加する。ロウアドレスデコーダ18には、複数のラッチ回路を有する。テスト対象のブロックが不良ブロックか否かを判定するテスト時ダイソート、不良ブロックであるか否かを示す2値データはこのラッチ回路に保持される。例えば、不良ブロックであれば1を、不良ブロックでなければ、0データをラッチ回路は保持する。複数のブロックに対してそれぞれが不良ブロックか否かを判定するテストを実行するとき、複数のラッチ回路には、それぞれ対応するブロックのデータ不良ブロックか否かを示すデータが保持される。同様に、テスト対象のブロックが良ブロックか否かを判定するテスト時ダイソート、良ブロックであるか否かを示す2値データはこのラッチ回路に保持される。例えば、良ブロックであれば1を、良ブロックでなければ、0データをラッチ回路は保持する。不良ブロックであるか否かを示す2値データは、ラッチ回路に一時保持したのちに、ROMFUSE領域に記憶される。また、良ブロックであるか否かを示す2値のデータは、ラッチ回路に一時保持したのちに、ユーザROM領域に記憶される。記憶する領域を分けることで、不良ブロックであるか否かを示すデータと、良ブロックであるか否かを示すデータとを識別する。なお、複数のブロックに対してそれぞれが良ブロックか否かを判定するテストを実行するとき、複数のラッチ回路には、それぞれ対応するブロックのデータ良ブロックか否かを示すデータが保持される。<<カラムバッファ>>カラムバッファ19は、アドレスレジスタ14と、カラムデコーダ20と電気的に接続される。カラムバッファ19は、アドレスレジスタ14を介して入力されるカラムアドレスを一時的に保持し、カラムデコーダ20に転送する。<<カラムデコーダ>>カラムデコーダ20は、カラムバッファ19と、センスアンプ22と電気的に接続される。カラムデコーダ20は、センスアンプ22のカラム選択を制御する機能を有する。<<データレジスタ>>データレジスタ21は、入出力制御回路10と、センスアンプ22と電気的に接続される。データレジスタ21は、入出力制御回路10から入力された書き込みデータ、またはセンスアンプ22により入力された読み出しデータを一時的に保持する。データレジスタ21は、良ブロックか否かを判定するテストの際、良ブロックブロック内の各ページにa本以下の不良ビットを有するブロック;aは0以上の整数に関するデータを、不良ブロックか否かを判定するテストの際、不良のブロックブロック内の各ページにb本以上の不良ビットを有するブロック;a<bとし、bは自然数に関するデータを保持する機能を有する。例えば、良ブロックに関するデータは、ブロック内の各ページにある不良ビットはa本以下であるとき良ブロックである旨を示す1、ブロック内の各ページにある不良ビットはa本以下でないとき良ブロックでない旨を示す0とした2値のデータである。ここで、1及び0のブロックのアドレスも良ブロックに関するデータには含まれる。同様に、不良ブロックに関するデータは、ブロック内の各ページにある不良ビットはb本以上であるとき不良ブロックである旨を示す1、ブロック内の各ページにある不良ビットはb本未満であるとき不良ブロックでない旨を示す0とした2値のデータである。ここで、1及び0のブロックのアドレスも不良ブロックに関するデータには含まれる。<<センスアンプ>>センスアンプ22は、カラムデコーダ20と、データレジスタ21と、メモリセルアレイ23と電気的に接続される。センスアンプ22は、ビット線BLの電位を検知するためのセンス動作、書き込み及び消去後のベリファイ読み出しのためのセンス動作を行う機能を有する。センスアンプ22は、ビット線BLを介してメモリセルアレイ23内のメモリセルに接続される。センスアンプ22は、カラムデコーダ20を介して入力されるカラムアドレスに基づきビット線を制御する。具体的には、書き込み、読み出し動作において、ビット線BLに対して選択的に電圧を印加する。<<メモリセルアレイ>>メモリセルアレイ23は、ロウアドレスデコーダ18と、センスアンプ22と電気的に接続される。メモリセルアレイ23について、図3の回路図を用いて説明する。図3に示すように、メモリセルアレイ23は、複数の不揮発性のメモリセルM0~Mnを含んだブロック図示略を複数個、備える。この複数のブロックのそれぞれは、マトリックス状に配置された複数のNANDストリングNSを有する。このNANDストリングNSは、複数の不揮発性のメモリセルM0~Mnなお、メモリセルを総称する場合には、メモリセルMと記載すると、選択トランジスタST1、ST2を含む。図3に示すように、n1個nは0以上の整数のメモリセルM0~Mnは、選択トランジスタST1、ST2間に、その電流経路が直列接続されるようにして配置される。直列接続されたメモリセルMnの一端側のドレイン領域は選択トランジスタST1のソース領域に接続され、メモリセルM0の他端側のソース領域は選択トランジスタST2のドレイン領域に接続されている。また、メモリセルMは、隣接するもの同士でソース、ドレインを共有している。メモリセルMは、2値以上のデータを保持可能とする。このメモリセルMの構造は、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層例えば絶縁膜と、電荷蓄積層上に形成された絶縁膜電荷蓄積層より誘電率の高い絶縁膜と、この絶縁膜上に形成された制御ゲートとを有するMONOS構造である。なお、メモリセルMTの構造は、FG型であってもよい。FG型とは、p型半導体基板上にゲート絶縁膜を介在して形成された浮遊ゲート導電層と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んだ構造である。メモリセルM0~Mnの制御ゲートはワード線WL0~WLnそれぞれに電気的に接続され、ドレインはビット線BLに電気的に接続され、ソースはソース線SLに電気的に接続されている。ビット線BLは、図3の第1の方向NANDストリングNSが延在する方向に延在して配置され、半導体基板図示略上のNANDストリングNSの上方に配置される。一方、ワード線WL0~WLnは、第2の方向第1の方向にに対して直交する方向に延び、且つ、第1の方向に所定の間隔をおいて配置されている。同一行にあるメモリセルMの制御ゲートはワード線WL0~WLnのいずれかに共通接続され、同一行にあるメモリセルMTの選択トランジスタST1、ST2のゲート電極は、それぞれセレクトゲート線SGD、SGSに共通接続されている。選択ゲート線SGS,SGDが、複数のワード線WL0~WLnを挟むように、ワード線WL0とワード線WLnの両端にそれぞれ平行に配置されている。また、メモリセルアレイ10において同一列にある選択トランジスタST1のドレインは、いずれかのビット線BL0~BLjに共通接続される。選択トランジスタST2のソースはソース線SLに共通接続される。また、同一のワード線WLに接続された複数のメモリセルMには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、複数のメモリセルMはブロックBLK単位で一括してデータが消去される。メモリセルアレイ23は、ユーザROM領域記憶領域と、ROMFUSE領域を有する。ユーザROM領域には、良ブロックに関するデータが保持される。また、ROMFUSE領域には、パワーオン時の各種パラメータ情報や不良ブロックに関するデータが保持される。[メモリシステムの動作方法]次に、本実施形態のメモリシステムの動作方法について、図4及び図5のフローチャート図を用いて説明する。説明の便宜上、テスト工程でのメモリシステムの動作方法と、データの書き込みシーケンスでのメモリシステムの動作方法を分けて説明する。1テスト工程でのメモリシステムの動作方法図4に示すように、まず、ステップS1で、NAND型フラッシュメモリ100内の各ブロックが不良ブロックであるか否かを判定するテストを実行する。具体的には、ホストシステムテスト装置から、メモリシステムのフラッシュコントローラ200は、不良ブロックであるか否かを判定するテスト要求を受けるS1-1。フラッシュコントローラ200は、テスト対象となるブロックAを指定するアドレス、データ、所望のシーケンスを実行するコマンド例えば書き込みコマンドをNAND型フラッシュメモリ100の入出力制御回路10に入力するS1-2。NAND型フラッシュメモリ100の制御回路24は、入出力制御回路10を介して入力されたアドレス、データ、例えば書き込みコマンドに基づいて、テスト対象のブロックAにデータを書き込むよう、ロウデコーダ18、高電圧生成回路16、カラムデコーダ20、データレジスタ21などを制御するS1-3。すなわち、テスト対象のブロックAのメモリセルに入力されたデータのプログラム動作とベリファイ動作を行う。そして、このプログラム動作とベリファイ動作は、ベリファイ動作でパスするまで繰り返す。プログラム動作とベリファイ動作を所望の回数繰り返しても、ベリファイ動作でパスしない場合、主制御回路24は、このメモリセルを不良ビットとして判定するS1-4。他方、プログラム動作とベリファイ動作を所定の回数繰り返すまでに、ベリファイ動作でパスする場合、主制御回路24は、このメモリセルを不良ビットでないとして判定するS1-5。そして、ブロックA内全てのページに対して不良ビット、不良ビットでないとの判定を行ったのち、主制御回路24は、ブロックA内に不良ビットの個数がb本以上であるページがあるとき、ブロックAと対応付けて不良ブロックを示す1データをラッチ回路ロウアドレスデコーダ18に保持するS1-6。他方、ブロックA内に不良ビットの個数がb本未満であるページがあるとき、主制御回路24は、ブロックAと対応付けて不良ブロックでない旨を示す0データをラッチ回路ロウアドレスデコーダ18に保持するS1-7。全てのブロックに対して、不良ビットの個数がb本以上であるページがあるか否かを判定する。したがって、主制御回路24によって、ロウアドレスデコーダ18のラッチ回路それぞれに、各ブロックが不良ブロックであるか、不良ブロックでないかを示す2値データが保持される。主制御回路24は、ロウアドレスデコーダ18、データレジスタ21などを制御して、この2値データをロウアドレスデコーダ18からデータレジスタ21に転送するS1-8。主制御回路24は、ロウデコーダ18、高電圧生成回路16、カラムデコーダ20、データレジスタ21などを制御して、データレジスタの2値データを、メモリセルアレイ23内のROMFUSE領域に書き込み、終了するS1-9。次に、ステップS2で、NAND型フラッシュメモリ100の内の各ブロックが良ブロックであるか否かを判定するテストを実行する。ステップS1同様に、ホストシステムテスト装置から、メモリシステムのフラッシュコントローラ200は、良ブロックであるか否かを判定するテスト要求を受ける。フラッシュコントローラ200は、テスト対象となるブロックを指定するアドレス、データ、所望のシーケンスを実行するコマンド例えば、書き込みコマンドをNAND型フラッシュメモリ100の入出力制御回路10に入力する。NAND型フラッシュメモリ100の制御回路24は、入出力制御回路10を介して入力されたアドレス、データ、例えば書き込みコマンドに基づいて、テスト対象のブロックBにデータを書き込むよう、ロウデコーダ18、高電圧生成回路16、カラムデコーダ20、データレジスタ21などを制御する。すなわち、テスト対象のブロックBのメモリセルに入力されたデータのプログラム動作とベリファイ動作を行う。そして、このプログラム動作とベリファイ動作は、ベリファイ動作でパスするまで繰り返す。プログラム動作とベリファイ動作を所望の回数繰り返しても、ベリファイ動作でパスしない場合、主制御回路24は、このメモリセルを不良ビットとして判定する。他方、プログラム動作とベリファイ動作を所定の回数繰り返すまでに、ベリファイ動作でパスする場合、主制御回路24は、このメモリセルを不良ビットでないとして判定する。そして、ステップS3で、ブロックB内全てのページに対して不良ビット、不良ビットでないとの判定を行ったのち、主制御回路24は、ブロックB内に不良ビットの個数がa本以下であるページがあるとき、主制御回路24は、ブロックBと対応付けて良ブロックを示す1データをラッチ回路ロウアドレスデコーダ18に保持する。他方、ブロックB内に不良ビットの個数がa本未満であるページがあるとき、主制御回路24は、ブロックBと対応付けて良ブロックでない旨を示す0データをラッチ回路ロウアドレスデコーダ18に保持する。全てのブロックに対して、不良ビットの個数がa本以下であるページがあるか否かを判定する。したがって、主制御回路24によって、ロウアドレスデコーダ18のラッチ回路に、各ブロックが良ブロックであるか、良ブロックでないかを示す2値データが保持される。主制御回路24は、ロウアドレスデコーダ18、データレジスタ21などを制御して、この2値データをロウアドレスデコーダ18からデータレジスタ21に転送する。主制御回路24は、ロウデコーダ18、高電圧生成回路16、カラムデコーダ20、データレジスタ21などを制御して、データレジスタの2値データを、メモリセルアレイ23内のROMFUSE領域とは異なるユーザROM領域に書き込みステップS4、終了する。2データの書き込みシーケンスでのメモリシステムの動作方法図5は、通常データよりも重要な用途に用いるデータ例えば、管理データ、通常データより信頼性が要求されるデータの書き込みシーケンスでのメモリシステムの動作を示すフローチャート図である。なお、本実施形態のメモリシステムの動作方法では、通常データを書き込む場合のメモリシステムの動作は省略する。図5に示すように、まず、ステップS1で、ホストシステムから、フラッシュコントローラ200は、管理データなどの重要な用途に用いるデータ特定データ1や、通常データより信頼性が要求されるデータ特定データ2の書き込み要求を受ける。この書き込み要求を受けて、フラッシュコントローラ200のMPU図示略は、NAND型フラッシュメモリ100にユーザROM領域の良ブロックに関するデータを読み出す要求を出力する。このとき、フラッシュコントローラ200は、入出力制御回路10にステータスコマンドを発行する。ステップS2で、入出力制御回路10を介して入力されたステータスコマンドを受けて、NAND型フラッシュメモリ100の主制御回路24は、ロウデコーダ18、高電圧生成回路16、カラムデコーダ20、データレジスタ21などを制御して、メモリセルアレイ23のユーザROM領域からセンスアンプ23に良ブロックに関するデータを読み出す。ステップS3で、主制御回路24は、センスアンプ23などを制御して、センスアンプ23からデータレジスタ21に良ブロックに関するデータを出力し、入出力制御回路10を介してフラッシュコントローラ200に良ブロックに関するデータを出力する。その結果、フラッシュコントローラ200のMPUは、フラッシュコントローラ200内のRAM図示略に良ブロックに関するデータを保持する。ステップS4で、MPUは、良ブロックとして登録されているブロックのアドレスを指定して、このブロックに特定データを書き込む要求コマンド等をNAND型フラッシュメモリ100の入出力制御回路10に出力する。ステップS5で、主制御回路24は、ロウデコーダ18、高電圧生成回路16、カラムデコーダ20、データレジスタ21などを制御して、特定データを良ブロックとして登録されているブロックに書き込む。[第1実施形態の効果]以上より、実施形態は、信頼性を向上可能なメモリシステムを提供できる。以下、具体的に説明する。不良ブロックか否かを判定し、通常データを記憶するユーザ領域及び管理データを保持する管理領域に不良ブロックでないブロックを使用する比較例の場合と、本実施形態のメモリシステムを比較する。本実施形態のメモリシステムでは、図6に示すように、ブロックを良ブロック、不良ブロック、その他のブロックのように3種類に分類する。良ブロックは、図6における不良ビットの個数がa未満である1の領域を示すブロックであり、不良ブロックは、図6における不良ビットの個数がb以上である2の領域を示すブロックであり、その他のブロックは3の領域を示すブロックである。したがって、3の領域を示すブロックを、通常データを保持するユーザ領域に用いて、通常データよりも高い信頼性が要求される管理領域には、1の領域を示す良ブロックを用いることができる。比較例では、良ブロックでないブロック具体的には、図6の2の領域を示すブロックを管理領域として用いる場合があり、データリテンションの低下する可能性がある。しかし、本実施形態のメモリシステムでは、管理領域に良ブロックを用いることができ、比較例と比べて、特定データをより信頼性高い状態で保持できる。したがって、信頼性を向上可能なメモリシステムを提供できる。なお、本実施形態では、管理領域に対して良ブロックを用いたが、メモリシステムの中には、例えばメモリシステムが2値データを保持する領域と多値データを保持する領域を備え、通常データを書き込む際に、2値データを保持する領域に書き込んだのちに多値データを保持する領域に書き込む方式を採用しているメモリシステムもある。このメモリシステムに対して、本実施形態の思想を適用し、2値データを保持する領域として良ブロックを用いても良い。この場合、2値データを保持する領域のデータリテンションの低下を防止できる。その結果、データの信頼性を向上可能なメモリシステムを提供できる。また、テスト工程において、不良ブロックとして登録されたブロックに対して、良ブロックか否かを判定するテストを行わない変形もできる。その結果、テスト工程を高速化できる。第2実施形態次に、第2実施形態のメモリシステムについて、図7及び図8を用いて説明する。第2実施形態のメモリシステムは、第1実施形態に対して、アドレスレジスタ14とカラムバッファ19またはロウアドレスバッファ17との間に、良ブロックアドレス判定回路30を設ける点で異なり、その他の構成は同様であり詳細な説明は省略する。この良ブロックアドレス判定回路30には、良ブロックアドレス判定回路30に入力されたアドレスと良ブロックとして登録されたブロックアドレスの対応を示すテーブルが保持される。良ブロックアドレス判定回路30には、主制御回路24からGBS信号良ブロック選択信号;GoodBlockSelect信号が入力される。このGBS信号がアサートされた状態で、図8aに示すように、良ブロックアドレス判定回路30にアドレスADD1=2が入力されると、良ブロックアドレス判定回路30は、ADD1に対応する良ブロックのアドレスADD2=1048をロウアドレスバッファ17、カラムバッファ19に出力する。その結果、選択された良ブロックに対して、例えばデータの書き込み動作を実行できる。すなわち、主制御信号24はNAND型フラッシュメモリ100に入力されたデータが例えば特定データであると検知したとき、主制御回路24はGBS信号をアサートし、選択された良ブロックに対して、データの書き込み動作を実行できる。GBS信号がネゲートされた状態で、良ブロックアドレス判定回路30にアドレスADD1=2が入力されると、良ブロックアドレス判定回路30は、このアドレスADD1が良ブロックのアドレスでなければ、そのまま、ロウアドレスバッファ17、カラムバッファ19に出力される図8b-1参照。他方、良ブロックアドレス判定回路30は、このアドレスADD1が良ブロックのアドレスであれば、ロウアドレスバッファ17、カラムバッファ19に信号を出力せずに非選択とする図8b-2参照。したがって、本実施形態のメモリシステムの場合でも、第1実施形態と同様に、信頼性を向上可能なメモリシステムを提供できる。なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。"