"第1および第2セルを有し、前記第1および第2セルはそれぞれ、第1端子と、第2端子と、メモリ状態を制御する制御信号を受ける第3端子と、を有する第1メモリと、ソース/ドレインの一方が前記第2端子に接続される第1トランジスタと、前記第1トランジスタのソース/ドレインの他方にゲートが接続される第2トランジスタと、を備え、前記第1セルの第1メモリの第3端子と、前記第2セルの第1メモリの第3端子は共通に接続され、前記第1セルの第1メモリに書き込みを行う場合に、前記第3端子が書き込み電圧を発生する書き込み電源に接続されるとともに前記第1セルの前記第1端子は接地電源に接続され、前記第2メモリの前記第1端子は書き込み防止電圧を発生する書き込み防止電源に接続されることを特徴とする不揮発性プログラマブルロジックスイッチ。前記第1メモリは、トンネル膜、電荷蓄積膜、絶縁膜、およびゲート電極が積層されたゲート構造を有する第1メモリトランジスタであり、前記第1メモリトランジスタのソースおよびドレインが前記第1および第2端子であり、前記ゲート電極が前記第3端子であることを特徴とする請求項1記載の不揮発性プログラマブルロジックスイッチ。前記第1メモリトランジスタのゲート構造の絶縁膜の膜厚の総和をTMとするとき、前記第1トランジスタのゲート構造の絶縁膜の膜厚の総和TCがTC≧TM/4の関係を満たすことと特徴とする請求項2記載の不揮発性プログラマブルロジックスイッチ。前記第1メモリトランジスタのゲート構造の絶縁膜の膜厚の総和をTMとするとき、前記第1トランジスタのゲート構造の絶縁膜の膜厚の総和TCがTC≧TM/2の関係を満たすことと特徴とする請求項2記載の不揮発性プログラマブルロジックスイッチ。前記第1メモリトランジスタのゲート構造の絶縁膜の膜厚の総和をTMとし、シリコンの誘電率をεSとし、電荷素量をqとすると、前記第1トランジスタのチャネルの不純物濃度NCHがNCH≦2×εS/5×q×TMの関係を満たすことと特徴とする請求項2記載の不揮発性プログラマブルロジックスイッチ。前記第1トランジスタのチャネルの不純物濃度をNCHとし、前記第1トランジスタのソース/ドレインのうち、前記第2端子である方における最大不純物濃度NSがNCH<NS<NCH×100の関係を満たすことを特徴とする請求項2記載の不揮発性プログラマブルロジックスイッチ。前記第1トランジスタのソース/ドレインのうち、前記第2トランジスタのゲートに接続されている方における最大不純物濃度が、前記第2端子に接続されている方における最大不純物濃度よりも大きいことを特徴とする請求項2記載の不揮発性プログラマブルロジックスイッチ。前記第1トランジスタのチャネルの不純物濃度をNCHとし、前記第1トランジスタのソース/ドレインのうち、前記第2端子である方における最大不純物濃度NSとし、シリコンの誘電率をεSとし、電荷素量をqとすると、前記第1トランジスタのゲート長LGがLG>17×εS×NCHNS/q×NCH×NS1/2の関係を満たすことを特徴とする請求項2記載の不揮発性プログラマブルロジックスイッチ。前記第1メモリトランジスタは、第1ウェルに形成され、前記第1トランジスタおよび前記第2トランジスタは前記第1ウェルとは異なる第2ウェルに形成され、前記第1および第2ウェルにはそれぞれ基板バイアスを印加するための電極を有することを特徴とする請求項2記載の不揮発性プログラマブルロジックスイッチ。前記第1および第2セルはそれぞれ第2メモリを備え、前記第2メモリは、第4端子、前記第2端子に接続される第5端子、およびメモリ状態を制御する制御信号を受ける第6端子を有することを特徴とする請求項1乃至8のいずれかに記載の不揮発性プログラマブルロジックスイッチ。前記第2メモリは、トンネル膜、電荷蓄積膜、絶縁膜、およびゲート電極が積層されたゲート構造を有する第2メモリトランジスタであり、前記第2メモリトランジスタのソースおよびドレインが前記第4および第5端子であり、前記ゲート電極が前記第6端子であることを特徴とする請求項10記載の不揮発性プログラマブルロジックスイッチ。前記第1および第2メモリトランジスタは、第1ウェルに形成され、前記第1トランジスタおよび前記第2トランジスタは前記第1ウェルとは異なる第2ウェルに形成され、前記第1および第2ウェルにはそれぞれ基板バイアスを印加するための電極を有することを特徴とする請求項11記載の不揮発性プログラマブルロジックスイッチ。前記第1トランジスタは、トンネル膜、電荷蓄積膜、絶縁膜、およびゲート電極が積層されたゲート構造を有するメモリトランジスタであることを特徴とする請求項1乃至12のいずれかに記載の不揮発性プログラマブルロジックスイッチ。本実施形態は、メモリの選択的な書き込みを行う際のパストランジスタのゲート絶縁膜の破壊を防ぐとともにパストランジスタのゲート絶縁膜を薄くすることを可能にし、かつメモリの微細化によって書き込み効率が損なわれない不揮発性プログラマブルロジックスイッチを提供する。本実施形態の不揮発性プログラマブルロジックスイッチは、第1および第2セルを有し、前記第1および第2セルはそれぞれ、第1端子と、第2端子と、メモリ状態を制御する制御信号を受ける第3端子と、を有する第1メモリと、ソース/ドレインの一方が前記第2端子に接続される第1トランジスタと、前記第1トランジスタのソース/ドレインの他方にゲートが接続される第2トランジスタと、を備え、前記第1セルの第1メモリの第3端子と、前記第2セルの第1メモリの第3端子は共通に接続され、前記第1セルの第1メモリに書き込みを行う場合に、前記第3端子が書き込み電圧を発生する書き込み電源に接続されるとともに前記第1セルの前記第1端子は接地電源に接続され、前記第2メモリの前記第1端子は書き込み防止電圧を発生する書き込み防止電源に接続されることを特徴とする。以下に、実施形態について図面を参照して説明する。第1実施形態第1実施形態による不揮発性プログラマブルロジックスイッチ以下、ロジックスイッチともいうを図1に示す。この第1実施形態のロジックスイッチは、2つの信号電極および信号伝送のオン/オフを制御することが可能な制御電極を有するメモリ101、102と、カットオフトランジスタ20と、パストランジスタ30と、を備えている。メモリ101、102はともに共通のノード15に接続される。なお、メモリ101は、ビット線BL1およびワード線WL1にも接続され、メモリ102は、ビット線BL2およびワード線WL2にも接続される。カットオフトランジスタ20はMOSトランジスタであって、ソースおよびドレイン以下、ソース/ドレインともいうの一方がノード15に、ソース/ドレインの他方がパストランジスタ30のゲートに接続される。また、カットオフトランジスタ20のゲートは制御線CLに接続される。本実施形態では、メモリ101、102の書き込み、消去、その他あらゆる動作中においてノード15の電位が変化したとしても、カットオフトランジスタ20によって電位を遮断し、パストランジスタ30のゲートに高電圧が印加されることを防ぐことができる。以下では、メモリとして電荷蓄積膜を有するフラッシュメモリトランジスタを用いた場合において、電圧の印加方法について説明する。第1実施形態において、メモリトランジスタ101、102としてフラッシュメモリトランジスタメモリトランジスタともいうを用いた第1実施例によるロジックスイッチを図2に示す。メモリトランジスタ101、102は同一のウェルに作製され、このウェルには基板電圧を印加するための端子電極SUBが設けられている。メモリトランジスタ101、102は、電荷蓄積膜としてフローティングゲートを用いたFGFloatingGate型トランジスタでもよいし、絶縁性の窒化シリコンの膜を電荷蓄積膜として用いたMONOSMetalOxideNitride0xideSemiconductor型トランジスタでもよい。ただしMONOS型トランジスタを用いた場合のほうが、パストランジスタ等のロジックトランジスタとのプロセスの相性がよく、メモリとロジック回路とをより近接して混載することが可能であり、チップ面積を小さく抑えることが可能である。図3a、3bにそれぞれ、FG型トランジスタおよびMONOS型トランジスタの一般的な構成を示す。FG型トランジスタは、図3aに示すように、ウェル4に離間して形成されたソース10a/ドレイン10bを有し、ソース10aとドレイン10bとの間のウェル4上に形成されたトンネル膜10cと、このトンネル膜10c上に形成されたフローティングゲート10d1と、フローティングゲート10d1上に形成された電極間絶縁膜10e1と、電極間絶縁膜10e1上に形成された制御ゲート10fとを備えている。また、MONOS型トランジスタは、図3bに示すように、ウェル4に離間して形成されたソース10a/ドレイン10bを有し、ソース10aとドレイン10bとの間のウェル4上に形成されたトンネル膜10cと、このトンネル膜10c上に形成された電荷トラップ膜10d2と、電荷トラップ膜10d2上に形成されたブロック絶縁膜10e2と、ブロック絶縁膜10e2上に形成された制御ゲート10fとを備えている。メモリトランジスタ101はソース/ドレインの一方がビット線BL1に接続され、他方がノード15に接続され、ゲートがワード線WL1に接続されている。また、メモリトランジスタ102はソース/ドレインの一方がノード15に接続され、他方がビット線BL2に接続され、ゲートがワード線WL2に接続されている。第2実施例図2に示す第1実施例では1つのセルあたり1個のカットオフトランジスタ30を用いている。しかし、図4に示す第2実施例のように2個のカットオフトランジスタ201、202を用い、各メモリトランジスタ10ii=1,2に対し1個のカットオフトランジスタ20iを配置してもよい。この場合、図4に示すように、カットオフトランジスタ201はソース/ドレインの一方がメモリトランジスタ101のソース/ドレインの他方に接続され、ソース/ドレインの他方がノード15aに接続さる。また、カットオフトランジスタ202はソース/ドレインの一方がメモリトランジスタ102のソース/ドレインの一方に接続され、ソース/ドレインの他方がノード15aに接続さる。そして、ノード15aにパストランジスタ30のゲートが接続される構成となっている。なお、カットオフトランジスタ201、202のそれぞれのゲートは、同じ制御線CLに接続される。図2に示す第1実施例の構造は、1個のメモリトランジスタに対し1個のセレクトゲートカットオフトランジスタを用いるという点で、一般的なNOR型フラッシュメモリと共通の構造をしている。このため、既存のNOR型フラッシュメモリで用いられているデバイス条件等を利用でき、開発コストを安く抑えることができるというメリットがある。第3実施例第3実施例のロジックスイッチを図5に示す。この第3実施例のロジックスイッチは、図2に示す第1実施例において、メモリトランジスタ101、102と、カットオフトランジスタ20およびパストランジスタ30とを素子分離領域によって分離された異なるウェルに形成した構成となっている。このため、メモリトランジスタ101、102が形成されたウェルには、基板バイアスを印加するための端子SUB1が設けられ、カットオフトランジスタ20およびパストランジスタ30が形成されたウェルには、基板バイアスを印加するための端子SUB2が設けられる。このような構成とすることにより、メモリトランジスタ101、102に対して、カットオフトランジスタ20およびパストランジスタ30とは独立に基板バイアスを加えることができる。この第3実施例によるロジックスイッチの構成を示す断面図を図6に示す。nウェル2にpウェル4a、4bが形成され、これらのpウェル4a、4bは素子分離領域5aによって素子分離されている。pウェル4aにはメモリトランジスタ101、102が形成される。また、このpウェル4aには基板バイアスを印加するための端子SUB1が設けられる。この端子SUB1が設けられている領域は、メモリトランジスタ101、102が形成される領域とは素子分離領域5bによって素子分離される。また、端子SUB1が設けられている素子領域は、nウェル2とは素子分離領域5cによって分離される。メモリトランジスタ101は、ソース/ドレインの一方がビット線BL1に接続され、他方がメモリトランジスタ102のソース/ドレインの一方と共有されノード15に接続される構成となっている。メモリトランジスタ102のソース/ドレインの他方はビット線BL2に接続される。pウェル4bにはカットオフトランジスタ20およびパストランジスタ30が形成される。カットオフトランジスタ20が形成された領域と、パストランジスタ30が形成された領域は、素子分離領域5dによって素子分離される。また、pウェル4bには、基板バイアスを印加するための端子SUB2が設けられる。この端子SUB2が設けられている領域はパストランジスタ30が形成された領域とは素子分離領域5eによって素子分離される。また、pウェル4bはnウェル2とは素子分離領域5fによって素子分離されている。カットオフトランジスタ20は、ソース/ドレインの一方がノード15に接続され、他方がパストランジスタ30のゲートに接続される。書き込み方法次に、第1実施形態のロジックスイッチにおけるメモリのプログラム方法書き込み方法について図7を参照して説明する。メモリトランジスタ101に選択的にデータを書き込みたい場合、ワード線WL1に書き込み電圧を印加する。書き込み電圧は例えば20Vである。書き込みたくないメモリトランジスタ102のゲートに接続されたワード線WL2に0Vを印加する。またビット線BL1およびBL2にはいずれも0Vを印加する。このとき、メモリトランジスタ101にはチャネルが形成され、FN電流によってチャネルから電荷蓄積膜に電子が注入される。一方、メモリトランジスタ102にはチャネルが形成されないので書き込みは起こらない。書き込み防止方法複数のロジックスイッチをアレイに配置した場合、複数のメモリトランジスタでワード線を共有する。したがって、書き込みを行うメモリトランジスタのゲートに接続されたワード線に書き込み電圧20Vを印加すると、このワード線に接続された、書き込みを行うメモリトランジスタ以外のメモリトランジスタ、すなわち書き込みを行わないメモリトランジスタのゲートにも20Vが印加される。そこで選択的な書き込みを実現するために、図8に示すように、書き込みを行わないメモリトランジスタ101に接続されるビット線BL1に5Vの書込み防止電圧を印加し、書き込みを行わないメモリトランジスタへの誤書き込みを防止する。書き込みを行わないメモリトランジスタ101は、ゲートに20Vの電圧が印加されるため、チャネルが形成される。しかし、チャネルの電位はビット線BL1の電位と等しく5Vであり、チャネルとゲート間の電位差は15Vとなるので、誤書き込みは起こらない。このときノード15の電位も5Vになる。しかし、カットオフトランジスタ20のゲートに接続される制御線CLの電位を調整することにより、カットオフトランジスタ20をオフ状態にすればパストランジスタ30のゲートに5Vが印加されることはない。図8では、制御線CLには0Vを印加しているが、カットオフトランジスタ20の閾値電圧より小さい電圧ならば0Vでなくてもよい。また、ビット線BL2に印加する電圧はビット線BL1に印加する電圧と等しくてもよいし、0Vを印加してもよい。ただし0Vを印加する場合は、ワード線WL2に印加する電圧はメモリトランジスタ102の閾値電圧よりも小さくしなければならない。なぜならば、メモリトランジスタ102のソース/ドレイン間に電位差がある状態でゲートに閾値電圧以上の電圧を印加した場合、発生した熱電子によってメモリトランジスタ102が書き込まれてしまう恐れがあるためである。消去方法第1実施形態によるロジックスイッチのメモリを一括で消去する方法について図9乃至図11を参照して説明する。図9に消去方法の第1具体例を示す。端子SUBに基板バイアスとして0Vを印加し、ビット線BL1、BL2の電位をともに0Vにした状態でワード線WL1、WL2に消去電圧を印加する。このときの消去電圧の符号は負で、例えば-20Vである。また、消去方法の第2具体例を図10に示す。図10に示す第2具体例の消去方法は、ワード線WL1、WL2を0Vにした状態で、端子SUBに正の消去電圧、例えば20Vを印加する。このときビット線BL1、BL2は浮遊状態にしておくか、端子SUBに印加した電圧以上の電圧を印加すればよい。図10に示す第2具体例の場合、負の電圧が不要であるため、負電圧用の電源を設けなくてもよく、面積を小さくできるという利点がある。しかし、基板バイアスとして20Vを印加すると、メモリトランジスタとパストランジスタのウェルが共通である場合には、パストランジスタ30のソース/ドレインを介して、パストランジスタ30から基板バイアスが出力されてしまう。パストランジスタ30の出力は一般に例えばインバーターの入力に接続されていることが考えられ、仮に上記インバーターの入力に20Vに電圧が印加されれば、インバーターのトランジスタのゲート破壊が起こりうるという問題が生じる。そこで、メモリトランジスタ101、102と、パストランジスタ30とにそれぞれ別の基板バイアスを印加できる構成、すなわち第3実施例の構成とすることで上記の問題を解決することができる。この場合、図11に示す第3具体例の消去方法にように、例えばパストランジスタ30の基板バイアスを0Vにしておけば、上記の問題を解決することができる。一方、図9に示した第1具体例の消去方法では、端子SUBに印加する基板バイアスを0Vにしているため、パストランジスタ30から高電圧が出力されることはない。また、仮にワード線WL1、WL2に印加した負電圧によってノード15の電位が負の方向に持ち上がっても、メモリトランジスタ101、102のソース/ドレインを介して0Vの基板バイアスが印加され、ノード15の電位は速やかに0Vと等しくなる。ロジックスイッチの動作次に、メモリに書き込んだ情報に基づいてプログラマブルロジックスイッチを動作させる場合における電圧の印加条件の一例を図12に示す。メモリトランジスタ101とメモリトランジスタ102はそれぞれ別の状態にプログラムされているとする。例えば、メモリトランジスタ101が書き込み状態の場合、メモリトランジスタ102は消去状態である。ワード線WL1、WL2には読み出し電圧Vreadを印加し、この読み出し電圧Vreadはメモリトランジスタ101、102の消去状態の閾値電圧よりも大きく、書き込み状態の閾値電圧よりも小さい任意の電圧である。また、制御線CLには、カットオフトランジスタ20の閾値電圧以上の電圧Vpassを印加して、ノード15とパストランジスタ30のゲートを電気的に接続する。ビット線BL1、BL2は、いずれか一方に電源電圧VDDを印加し、他方には0Vを印加する。メモリトランジスタのプログラム状態に応じて、パストランジスタ30のゲートは電源電圧VDDもしくは0Vに接続され、オンまたはオフ状態となる。一般に、不揮発性プログラマブルロジックスイッチにおいては、電源を切ってもデータが失われないため、使用していない領域の電源を遮断することでチップ全体の消費電力を削減するパワーゲーティング技術が実現できる。一般的にはビット線BL1の手前に信号遮断用のトランジスタを設けて、メモリトランジスタ101に電源電圧が印加されないようにする。しかしこの場合、新たに電源遮断用のトランジスタが必要になる。第1実施形態では、使用していない領域ではカットオフトランジスタ20をオフ状態にすることで、パストランジスタ30のゲートに電源電圧が印加することを防ぐことができる。これによりパストランジスタ30のゲートリーク電流による消費電力を排除でき、パワーゲーティングと同等の効果を生み出すことが可能となる。アレイ状に配置されたロジックスイッチ次に、第1実施形態によるロジックスイッチをセルとしてアレイ状に配置した場合における回路の具体例について図13乃至図16を参照して説明する。第1具体例図13に示す第1具体例は、行方向に隣接するセルがビット線を一部共有する場合の回路である。図13に示す第1具体例は、2行2列に配列されたセルMiji,j=1,2を有し、例えば、セルM11とセルM12は行方向に隣接するセルであり、ビット線BL2を共有するように構成されている。また、セルM21とセルM22は行方向に隣接するセルであり、ビット線BL2を共有するように構成されている。なお、各セルは、例えば図2に示す第1実施例のロジックスイッチである。第1行のセルM11、M12においては、メモリトランジスタ101はゲートがワード線WL1に接続され、メモリトランジスタ102はゲートがワード線WL2に接続され、カットオフトランジスタ20はゲートが制御線CL1に接続される。第2行のセルM21、M22においては、メモリトランジスタ101はゲートがワード線WL3に接続され、メモリトランジスタ102はゲートがワード線WL4に接続され、カットオフトランジスタ20はゲートが制御線CL2に接続される。第1列のセルM11、M21においては、メモリトランジスタ101、102のソース/ドレインの一方がそれぞれビット線BL1、BL2に接続される。また、パストランジスタ30のソース/ドレインの一方が列方向に配置された配線Y1に接続され、ソース/ドレインの他方が行方向に配置された配線X1または配線X2に接続される。第2列のセルM12、M22においては、メモリトランジスタ101、102のソース/ドレインの一方がそれぞれビット線BL2、BL3に接続される。また、パストランジスタ30のソース/ドレインの一方が列方向に配置された配線Y2に接続され、ソース/ドレインの他方が行方向に配置された配線X1または配線X2に接続される。このように構成された第1具体例の回路における書き込みについて図14を参照して説明する。図14は、第1具体例の回路においてワード線WL1およびビット線BL1に接続されたメモリトランジスタ101に書き込みを行うときの書き込み方法を説明する図である。ビット線BL1、BL2、BL3の中で、書き込みを行うメモリトランジスタに接続されたビット線ビット線BL1に0Vを印加し、それ以外のビット線BL2、BL3には書き込み防止電圧を印加し、第1実施形態で説明した方法を用いて書き込みを行う。第2具体例図15に示す第2具体例は、行方向に隣接するセルがビット線を共有しない場合の回路である。すなわち、図13に示す第1具体例においては、第1列のセルのメモリトランジスタ102に接続するビット線と、第2列のセルのメモリトランジスタ101に接続するビット線は同じビット線BL2であった。この第2具体例においては、第1列のセルのメモリトランジスタ102に接続するビット線BL2と、第2列のセルのメモリトランジスタ101に接続するビット線BL3に分けた構成となっている。このため、第2列のセルのメモリトランジスタ102に接続されるビット線はビット線BL4となる。行方向に隣接するセルがビット線を共有しない以外は、第1具体例と同じ構成となっている。この第2具体例の回路における書き込みについて図16を参照して説明する。図16はこの第2具体例の回路において、ワード線WL1およびビット線BL1に接続されたメモリトランジスタ102に書き込みを行うときの書き込み方法を説明する図である。ビット線BL1、BL2には0Vを印加し、ビット線BL3、BL4には書き込み防止電圧を印加することで選択的な書き込みが実現される。本実施形態におけるカットオフトランジスタ20には、以下に述べるようなデバイス要件が存在する。第一に、カットオフトランジスタ20のゲート絶縁膜には、書込み防止電圧に対応する電位差以上の耐圧がなければならない。なぜならば、図8に示した書込み防止方法において、カットオフトランジスタ20のゲート絶縁膜には、ノード15側のエッジにおいて書込み防止電圧がかかるためである。そこで、カットオフトランジスタ20のゲート絶縁膜の膜厚をTCとして、この膜厚TCに必要な条件を求める。なお、以下では膜厚は全て等価酸化膜厚EOTEquivalentOxideThicknessとし、等価酸化膜厚Teqは、TEMTransmissionElectronMicroscopy分析等により実測可能な実膜厚T0と、絶縁膜の誘電率ε、SiO2の誘電率εSio2を用いて以下の1式を用いて求められる。Teq=T0×εSio2/ε1メモリトランジスタにおいて、データを書き込むために必要な、ゲート絶縁膜に印加する書き込み最低電界Elim1と、データを書き込まないために必要な、ゲート絶縁膜に印加する非書き込み最高電界Elim2が存在する。ここでメモリトランジスタのゲート絶縁膜の膜厚の総和をTMとすると、書込み防止電圧VPは、以下の2式で表される条件を満たす必要がある。VP≧Elim1-Elim2×TM2ここで、膜厚の総和TMは、メモリトランジスタがFG型の場合は、トンネル膜の膜厚と電極間絶縁膜の膜厚の和を意味する。一方、窒化シリコン膜などの絶縁膜に電荷を捕獲トラップさせるMONOS型メモリトランジスタの場合は、TMは、トンネル膜の膜厚と電荷トラップ膜の膜厚とブロック絶縁膜との膜厚の和を意味する。カットオフトランジスタのゲート絶縁膜に書き込み防止電圧VPが印加されたときの電界ECは以下の3式を用いて求められる。EC=VP/TC3ここでゲート絶縁膜が破壊する電界をEBKとすると、電界ECは破壊電界EBKより小さくなければならないため、2式と合わせると、以下の4式に示す関係式が導かれる。TC≧Elim1-Elim2×TM/EBK4一般的なフラッシュメモリにおいて、書き込み最低電界Elim1と、非書き込み最高電界Elim2との差は5MV/cm程度である。また破壊電界EBKの目安については、カットオフトランジスタのゲート絶縁膜に高電圧が印加されるのは、メモリに書き込みを行うときで、ロジックスイッチ動作中はこの限りではない。書き込み時にフラッシュメモリのトンネル絶縁膜にかかる電界は20MV/cm程度であり、これを破壊電界EBKの目安とすると、4式から膜厚の総和TCはTM/4以上であることが求められる。また、より高信頼のトランジスタを実現するためのゲート絶縁膜にかかる電界の上限は10MV/cmとされており、これを破壊電界EBKとして用いると、膜厚の総和TCはTM/2以上であることが求められる。以上より、カットオフトランジスタに、通常のロジックトランジスタと同等の信頼性が求める場合は膜厚の総和TCはTM/2以上であることが求められる。一方、フラッシュメモリトランジスタと同等の信頼性で良いとするならば膜厚の総和TCはTM/4以上であればよいと考えられる。ロジックスイッチの高速性を確保するためには、パストランジスタのゲート絶縁膜の膜厚は数nmが望ましい。一方、メモリトランジスタのゲート絶縁膜の総和は15nm程度である。したがって上記の要求から、カットオフトランジスタのゲート絶縁膜の膜厚は、パストランジスタのそれよりも大きくなる。しかし、メモリトランジスタとカットオフトランジスタ、パストランジスタで異なる3種類のゲート絶縁膜を用意することは、リソグラフィーの回数も増えプロセスコストの点で不利である。そこで、コスト低減のため、カットオフトランジスタのゲート絶縁膜の構造をメモリトランジスタのそれと同じにすることが考えられる。この場合のロジックスイッチを図17に示す。この図17に示す第4実施例のロジックスイッチは、図2に示す第1実施例のロジックスイッチにおいて、カットオフトランジスタ20をフラッシュメモリメモリトランジスタ20Aに置き換えた構成となっている。これによりメモリトランジスタ101、102のゲートスタックと、カットオフトランジスタ20Aのゲートスタックを同一工程で作製することができるため、プロセス簡略化によるコスト削減が可能になる。また、ゲート絶縁膜の構成が異なる複数のトランジスタを用意した場合、一方のトランジスタともう一方のトランジスタの間にプロセス上、一定の隙間をあける必要がある。しかし図17に示す第4実施例の場合、上記隙間が不要になるため、チップ面積の縮小が可能となる。カットオフトランジスタに求められる第二の要求として、ソース/ドレインとチャネルの間に書き込み防止電圧以上の耐圧が必要である。図8に示した書き込み防止方法において、カットオフトランジスタ20のソース/ドレインのうち、ここではノード15に接続されているほうをソースと定義する。カットオフトランジスタ20がn型の場合、ソースはn型にドープされており、チャネルはp型にドープされている。チャネルの電位は基板電位と等しく通常0Vであるから、ソースとチャネルのpn接合には書き込み防止電圧の大きさだけの逆方向電圧がかかる。一般にpn接合の耐圧は両方のドーピング濃度が濃いほど弱くなるため、カットオフトランジスタにはソースまたはチャネルの不純物濃度に制限がかかることになる。まず、カットオフトランジスタのチャネル濃度について考える。なお本明細書中では、不純物濃度は活性化後の不純物濃度とする。この不純物濃度は、例えば広がり抵抗顕微鏡SSRM等の分析により計測可能である。チャネルの不純物濃度をNCHとし、チャネルとソースの接合が、ソースが高濃度ドーピングされている片側階段接合であると仮定する。このときの破壊電圧VBKと、そのときのpn接合中の最大電界Emとの間には下記の5式のような関係式が成り立つ例えば、ApplPhysLett8111参照。VBK=εS×Em2/2×q×NCH5ここでεSはシリコンの誘電率、qは電荷素量である。ここで書き込み防止電圧VPがVBK以下でなければならないので、以下の6式が成り立つ。NCH≦εS×Em2/2×q×VP6さらに、2式を用いると、以下の7式のように書き換えられる。NCH≦εS×Em2/2×q×Elim1-Elim2×TM7一般的なフラッシュメモリにおいて、Elim1とElim2の差は5MV/cm程度である。また、接合破壊時の最大電界Emは通常2MV/cm程度である。これから不純物濃度NCHに関して下記の8式が導かれる。NCH≦2×εS/5×q×TM8例えば、TM=15nmの場合、不純物濃度NCHは1.7×1018cm―3以下でなければならない。次に、カットオフトランジスタのソース/ドレインの不純物濃度に関して考える。上記ではカットオフトランジスタのソースは高濃度にドーピングされていると仮定し、そのときのチャネルの不純物濃度の必要条件を求めた。しかし、実際には微細化による特性劣化を防ぐため、チャネル濃度NCHはむやみに小さくできない。例えばゲート長が100nm以下になると、不純物濃度NCHとして1×1018cm―3以上の濃度が必要となる。そこで代わりにソースの不純物濃度NSをある程度まで薄くする必要がある。ここで、チャネルの不純物濃度NCHとソースの不純物濃度NSが階段状に接合され、そこに書き込み防止電圧VPが印加させた場合の、pn接合中の最大電界Emは下記の9式のように求められる。Em=2×ψVP×q×NCH×NS/εS×NCHNS1/29ここで、ψはpn接合における内蔵電位で、約1Vである。またVPは2式においてElim1-Elim2=5MV/cm、TM=15nmとすると7.5Vと求められる。接合破壊が起こるときの最大電界Emとしては2MV/cm程度が目安となる。例えば、不純物濃度NCHが1×1018cm―3台前半の場合、ソースの不純物濃度NSがチャネルの不純物濃度NCHの100倍を超えると最大電界Emが2MV/cmを超え始める。すなわち、不純物濃度NSの目安として、不純物濃度NCHの100倍以下が接合破壊を起こさないための基準として考えられる。一般的なロジックトランジスタにおいてNSは1×1021cm-3程度かそれ以上の不純物濃度を有している。一般的なロジックトランジスタに比べるとカットオフトランジスタのソースの不純物濃度NSは非常に小さくしなければならない。一方、ソースの不純物濃度NSがチャネルの不純物濃度NCHを下回ると、ソースの不純物の正味の極性が変わってしまうため、ソースの不純物濃度NSとして以下の10式で示される条件が必要となる。NCH<NS<NCH×10010上記ではカットオフトランジスタのソース、すなわちノード15に接続される拡散層を考えた。一方、ドレイン側では書き込み防止電圧がドレインとチャネルの接合に印加されることはない。したがって、ドレインの不純物濃度に関しては上記のような制限は考えなくてもよく、カットオフトランジスタのソースドレイン間の抵抗を下げるためには、ドレインの不純物濃度は十分大きいことが望まれる。したがって、カットオフトランジスタのソース/ドレインの不純物濃度は、ドレイン側をソース側よりも濃く作製したほうがよい。カットオフトランジスタのソース/ドレイン間の抵抗を小さくすれば、ロジックスイッチの動作において、パストランジスタのゲートの電位をより強く固定できるため、パストランジスタの誤動作を抑えることができる。メモリトランジスタの書き込みにおいて、カットオフトランジスタのソース/ドレイン間で最も強く電圧がかかるのは、チャネルとソースの間のpn接合である。このpn接合に、書き込み防止電圧に相当する電圧が逆方向に印加された場合、pn接合の境界に空乏層が形成される。その空乏層の幅WDは、カットオフトランジスタのチャネルの不純物濃度NCH、ソースの不純物濃度NS、書き込み防止電圧VPを用いて以下の11式で表される。WD=2×εS×NCHNS×ψVP/q×NCH×NS1/211もしソース側でできた空乏層がドレインとつながってしまうと、カットオフトランジスタは正常に動作しなくなる。したがってカットオフトランジスタのゲート長LGはWDより大きくなければならない。内挿電位ψは約1Vであるから、ゲート長LGに関して下記の12式に示す条件が必要となる。LG>2×εS×NCHNS×ψVP/q×NCH×NS1/212これにψ=1V、VP=7.5Vを代入すると、12式は以下の13式のように表される。LG>17×εS×NCHNS/q×NCH×NS1/213例えば、NCH、NSがそれぞれ2×1018cm-3、2×1020cm-3の場合、ゲート長LGは75nm以上であることが求められる。比較例1第1実施形態の比較例1のロジックスイッチを図18に示す。この比較例1のロジックスイッチは、図2に示す第1実施例のロジックスイッチからカットオフトランジスタ20を削除した構成となっている。すなわち、この比較例1のロジックスイッチは、2個のメモリトランジスタ101、102と、1つのパストランジスタ30とを備えている。メモリトランジスタ101のドレインとメモリトランジスタ102のドレインとパストランジスタ30のゲートが共通のノード15に接続されている。この比較例のロジックスイッチにおいては、動作時にビット線BL1とビット線BL2のいずれか一方に電源電圧を印加し、他方に0Vを印加する。パストランジスタ30のゲートのノード15には、メモリトランジスタにプログラムされた情報によって電源電圧もしくは0Vが印加され、パストランジスタ30のオン、オフが切り替わる。ここで、比較例1のメモリトランジスタに選択的にデータを書き込む方法について考察する。例えばメモリトランジスタ101に書き込みを行う、すなわち電荷蓄積膜に電子を注入する場合、ワード線WL1に正の書き込み電圧を印加する。この書き込み電圧は例えば20Vである。同時にビット線BL1およびビット線BL2には0Vを印加し、ワード線WL2にも0Vを印加する。すると、メモリトランジスタ101はワード線WL1に印加された正の電圧によってチャネルが形成され、このチャネルとビット線BL1とは電位が等しく0Vである。このときチャネルとゲート間の大きな電位差によって、FNトンネル電流によりチャネル中の電子がトンネル膜を越えて電荷蓄積膜に注入される。一方、メモリトランジスタ102のゲートは0Vであるから、メモリトランジスタ102は書き込まれない。図18に示す比較例1のロジックスイッチをセルとして、アレイ状に並べられた場合、複数のメモリトランジスタでワード線を共有することになる。このため、選択的なメモリの書き込みを実現するためには、ワード線に書き込み電圧が印加された場合でも、ビット線に印加する電圧の条件を工夫することによって書き込みを防ぐ手法が必要となる。ここで、比較例1の図1のセルが書き込みを行わない、すなわち非選択セルであるとする。ワード線WL1に書き込み電圧が印加された場合、メモリトランジスタ101が書き込まれてしまうのを防ぐために、ビット線BL1には正の書き込み防止電圧が印加される。例えばメモリの書き込み電圧が20Vである場合、書き込み防止電圧は5V程度である。このとき、選択セルと同様にメモリトランジスタ101にはチャネルが形成されるが、チャネルの電位は5Vであるためチャネルとゲートの間の電位差は15Vとなり、電子の注入は起こらない。しかし、上記の書き込み防止方法においては、パストランジスタ30のゲートのノード15の電位はビット線BL1の電位に等しく、例えば5Vとなる。高速なロジックスイッチを得るためにパストランジスタは高駆動のものが求められるが、高駆動のトランジスタのゲート絶縁膜は数nmと薄く、上記の書き込み防止電圧がパストランジスタのゲートに印加されるとゲート絶縁膜の破壊が懸念される。そのため、比較例1のロジックスイッチでは、パストランジスタのゲート絶縁膜は書き込み防止電圧で破壊しないだけの十分な膜厚が必要となり、ロジックスイッチの速度が低下してしまう。比較例2次に比較例2によるプログラマブルロジックスイッチを図19に示す。この比較例2のロジックスイッチは、図2に示す第1実施例のロジックスイッチにおいて、カットオフトランジスタを削除して、アクセストランジスタ50を設けた構成となっている。なお、この比較例2においては、メモリトランジスタ101、102のそれぞれのドレインと、パストランジスタ30のゲートと、アクセストランジスタ50のドレインが共通のノード16に接続されている。また、メモリトランジスタ101、102のゲートはともに共通のワード線WLに接続される。この比較例2のロジックスイッチにおいては、動作時にビット線BL1とビット線BL2のいずれか一方に電源電圧を印加し、他方に0Vを印加する。パストランジスタ30のゲートのノード16には、メモリトランジスタにプログラムされた情報によって電源電圧もしくは0Vが印加され、パストランジスタ30のオン、オフが切り替わる。図19に示す比較例2のメモリトランジスタに選択的にデータを書き込むときを考える。例えば、メモリトランジスタ101に書き込みを行う場合、ワード線WLに第1の書き込み電圧を、ビット線BL1には第2の書き込み電圧を、ビット線BL2には0Vを印加する。またアクセストランジスタ50をオン状態にした上で、アクセストランジスタ50のソースに0Vを印加する。第1の書き込み電圧は例えば10V、第2の書き込み電圧は例えば5Vである。このときメモリトランジスタ101は5極管領域で動作し、チャネルがビット線BL1側でピンチオフし、高いエネルギーを有する熱電子が生じる。この熱電子をゲート電圧によってメモリトランジスタ101の電荷蓄積膜に注入させることで書き込みを実現する。一方、メモリトランジスタ102は、ソース/ドレイン間に電位差が無いため熱電子は発生せず、書き込みは起こらない。この比較例2においては、メモリトランジスタは、熱電子を用いた書き込みを採用している。ところが熱電子を用いた書き込みはFN電流を用いた場合と比べて、トランジスタのチャネル方向の微細化に不利であり、特にメモリトランジスタのゲート長が100nm以下程度になると熱電子の発生効率が低下することが知られている。そのため、例えばゲート長が50nm以下まで微細化された場合、熱電子を用いたメモリの書き込みを実現するためには、例えばチャネルやソース/ドレインの不純物プロファイルを厳密に制御しなければならない。したがって開発コストの増大が必然的に伴う上、プロセス上のばらつきに起因する動作不良も発生しやすいと考えられる。以上説明したように、第1実施形態および各実施例によれば、メモリの選択的な書き込みを可能にし、かつ書き込みにおけるパストランジスタのゲート絶縁膜の破壊を防ぐととともにゲート絶縁膜を薄くすることができる。また、メモリとしてフラッシュメモリトランジスタを用いているので、メモリの書き込みにはFN電流を用いることが可能であり、書き込み特性を劣化させることなく、すなわち書き込み効率を損なうことなくチップサイズを小さくすることができる。第2実施形態第2実施形態によるロジックスイッチを図20に示す。この第2実施形態のロジックスイッチは、図1に示す第1実施形態のロジックスイッチにおいて、2つのメモリ101、102のうちの一方を削除し、メモリ10とした構成となっている。この第2実施形態では、第1実施形態と同様に、メモリ10の書き込み、消去、その他あらゆる動作中においてノード15の電位が変化したとしても、カットオフトランジスタ20によって電位を遮断し、パストランジスタ30のゲートに高電圧が印加されることを防ぐことができる。第1実施例第2実施形態において、メモリ10としてフラッシュメモリトランジスタメモリトランジスタともいうを用いた第1実施例によるロジックスイッチを図21に示す。メモリトランジスタ10はウェルに形成され、このウェルには基板電圧を印加するための端子SUBが設けられている。第2実施例第2実施例のロジックスイッチを図22に示す。この第2実施例のロジックスイッチは、図21に示す第1実施例において、メモリトランジスタと、カットオフトランジスタ20およびパストランジスタ30とを素子分離領域によって分離された異なるウェルに形成した構成となっている。このため、メモリトランジスタ10が形成されたウェルには、基板バイアスを印加するための端子SUB1が設けられ、カットオフトランジスタ20およびパストランジスタ30が形成されたウェルには、基板バイアスを印加するための端子SUB2が設けられる。このような構成とすることにより、メモリトランジスタ10に対して、カットオフトランジスタ20およびパストランジスタ30とは独立に基板バイアスを加えることができる。書き込み方法次に、第2実施形態のロジックスイッチにおけるメモリのプログラム方法書き込み方法について図23を参照して説明する。メモリトランジスタ10に選択的にデータを書き込みたい場合、ワード線WL1に書き込み電圧を印加する。書き込み電圧は例えば20Vである。書き込みたくないメモリトランジスタのゲートに接続されたワード線に0Vを印加する。またビット線BL1には0Vを印加する。このとき、選択的に書き込みを行うメモリトランジスタ10にはチャネルが形成され、FN電流によってチャネルから電荷蓄積膜に電子が注入される。書き込み防止方法複数のロジックスイッチをアレイに配置した場合、複数のメモリトランジスタでワード線を共有する。したがって、書き込みを行うメモリトランジスタのゲートに接続されたワード線に書き込み電圧20Vを印加すると、このワード線に接続された、書き込みを行うメモリトランジスタ以外のメモリトランジスタ、すなわち書き込みを行わないメモリトランジスタのゲートにも20Vが印加される。そこで選択的な書き込みを実現するために、図24に示すように、書き込みを行わないメモリトランジスタ10に接続されるビット線BL1に5Vの書込み防止電圧を印加し、書き込みを行わないメモリトランジスタへの誤書き込みを防止する。書き込みを行わないメモリトランジスタ10は、ゲートに20Vの電圧が印加されるため、チャネルが形成される。しかし、チャネルの電位はビット線BL1の電位と等しく5Vであり、チャネルとゲート間の電位差は15Vとなるので、誤書き込みは起こらない。このときノード15の電位も5Vになる。しかし、カットオフトランジスタ20のゲートに接続される制御線CLの電位を調整することにより、カットオフトランジスタ20をオフ状態にすればパストランジスタ30のゲートに5Vが印加されることはない。図24では、制御線CLには0Vを印加しているが、カットオフトランジスタ20の閾値電圧より小さい電圧ならば0Vでなくてもよい。消去方法第2実施形態によるロジックスイッチのメモリを消去する方法について図25乃至図27を参照して説明する。図25に消去方法の第1具体例を示す。端子SUBに基板バイアスとして0Vを印加し、ビット線BL1の電位を0Vにした状態でワード線WL1に消去電圧を印加する。このときの消去電圧の符号は負で、例えば-20Vである。また、消去方法の第2具体例を図26に示す。図26に示す第2具体例の消去方法は、ワード線WL1の電位を0Vにした状態で、端子SUBに正の消去電圧、例えば20Vを印加する。このときビット線BL1は浮遊状態にしておくか、端子SUBに印加した電圧以上の電圧を印加すればよい。図26に示す第2具体例の場合、負の電圧が不要であるため、負電圧用の電源を設けなくてもよく、面積を小さくできるという利点がある。しかし、基板バイアスとして20Vを印加すると、メモリトランジスタとパストランジスタのウェルが共通である場合には、パストランジスタ30のソース/ドレインを介して、パストランジスタ30から基板バイアスが出力されてしまう。パストランジスタ30の出力は一般に例えばインバーターの入力に接続されていることが考えられ、仮に上記インバーターの入力に20Vに電圧が印加されれば、インバーターのトランジスタのゲート破壊が起こりうるという問題が生じる。そこで、メモリトランジスタ10と、パストランジスタ30とにそれぞれ別の基板バイアスを印加できる構成、すなわち第2実施例の構成とすることで上記の問題を解決することができる。この場合、図27に示す第3具体例の消去方法にように、例えばパストランジスタ30の基板バイアスを0Vにしておけば、上記の問題を解決することができる。一方、図25に示した第1具体例の消去方法では、端子SUBに印加する基板バイアスを0Vにしているため、パストランジスタ30から高電圧が出力されることはない。また、仮にワード線WL1に印加した負電圧によってノード15の電位が負の方向に持ち上がっても、メモリトランジスタ10のソース/ドレインを介して0Vの基板バイアスが印加され、ノード15の電位は速やかに0Vと等しくなる。ロジックスイッチの動作次に、メモリに書き込んだ情報に基づいてプログラマブルロジックスイッチを動作させる場合における電圧の印加条件の一例を図28に示す。メモリトランジスタ10プログラムされているとする。ワード線WL1には読み出し電圧Vreadを印加し、この読み出し電圧Vreadはメモリトランジスタ10の消去状態の閾値電圧よりも大きく、書き込み状態の閾値電圧よりも小さい任意の電圧である。また、制御線CLには、カットオフトランジスタ20の閾値電圧以上の電圧Vpassを印加して、ノード15とパストランジスタ30のゲートを電気的に接続する。ビット線BL1に電源電圧VDDを印加する。メモリトランジスタのプログラム状態に応じて、パストランジスタ30のゲートは電源電圧VDDに接続されるかまたは浮遊状態となり、オンまたはオフ状態となる。一般に、不揮発性プログラマブルロジックスイッチにおいては、電源を切ってもデータが失われないため、使用していない領域の電源を遮断することでチップ全体の消費電力を削減するパワーゲーティング技術が実現できる。一般的にはビット線BL1の手前に信号遮断用のトランジスタを設けて、メモリトランジスタ10に電源電圧が印加されないようにする。しかしこの場合、新たに電源遮断用のトランジスタが必要になる。第2実施形態では、使用していない領域ではカットオフトランジスタ20をオフ状態にすることで、パストランジスタ30のゲートに電源電圧が印加することを防ぐことができる。これによりパストランジスタ30のゲートリーク電流による消費電力を排除でき、パワーゲーティングと同等の効果を生み出すことが可能となる。アレイ状に配置されたロジックスイッチ次に、第2実施形態によるロジックスイッチをセルとしてアレイ状に配置した場合における一具体例について図29乃至図30を参照して説明する。図29は、一具体例を示す回路図である。図29に示す一具体例の回路は、2行2列に配列されたセルMiji,j=1,2を有し、各セルは、例えば図21に示す第1実施例のロジックスイッチである。第1行のセルM11、M12においては、メモリトランジスタ10はゲートがワード線WL1に接続され、カットオフトランジスタ20はゲートが制御線CL1に接続される。第2行のセルM21、M22においては、メモリトランジスタ10はゲートがワード線WL2に接続され、カットオフトランジスタ20はゲートが制御線CL2に接続される。第1列のセルM11、M21においては、メモリトランジスタ10のソース/ドレインの一方がビット線BL1に接続される。また、パストランジスタ30のソース/ドレインの一方が列方向に配置された配線Y1に接続され、ソース/ドレインの他方が行方向に配置された配線X1または配線X2に接続される。第2列のセルM12、M22においては、メモリトランジスタ10のソース/ドレインの一方がビット線BL2に接続される。また、パストランジスタ30のソース/ドレインの一方が列方向に配置された配線Y2に接続され、ソース/ドレインの他方が行方向に配置された配線X1または配線X2に接続される。このように構成された一具体例の回路における書き込みについて図30を参照して説明する。図30は、一具体例の回路においてワード線WL1およびビット線BL1に接続されたメモリトランジスタ10に書き込みを行うときの書き込み方法を説明する図である。ビット線BL1、BL2の中で、書き込みを行うメモリトランジスタに接続されたビット線ビット線BL1に0Vを印加し、それ以外のビット線BL2には書き込み防止電圧を印加し、第2実施形態で説明した方法を用いて書き込みを行う。次に、第2実施形態の第3実施例によるロジックスイッチを図31に示す。この第3実施例のロジックスイッチは、図21に示す第1実施例のロジックスイッチにおいて、カットオフトランジスタ20をフラッシュメモリメモリトランジスタ20Aに置き換えた構成となっている。これによりメモリトランジスタ10のゲートスタックと、カットオフトランジスタ20Aのゲートスタックを同一工程で作製することができるため、プロセス簡略化によるコスト削減が可能になる。なお、第2実施形態においても、カットオフトランジスタに求められる要求は、第1実施形態の場合と同様である。以上説明した第2実施形態およびその実施例も、第1実施形態と同様に、メモリの選択的な書き込みを可能にし、かつ書き込みにおけるパストランジスタのゲート絶縁膜の破壊を防ぐととともにゲート絶縁膜を薄くすることができる。また、メモリとしてフラッシュメモリトランジスタを用いているので、メモリの書き込みにはFN電流を用いることが可能であり、書き込み特性を劣化させることなく、すなわち書き込み効率を損なうことなくチップサイズを小さくすることができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。"