"超音波の送受波により得られたデータを段階的に処理する複数のプロセッサと、前記複数のプロセッサの前段、中間又は後段に設けられ、ビームデータを一次的に記憶する少なくとも1つのバッファ回路と、前記バッファ回路の動作を制御する制御部と、を含み、前記バッファ回路は並列的に設けられた複数のバッファ記憶素子を含み、同一のバッファ記憶素子に対する書き込み及び読み出しが同時に発生しないように前記複数のバッファ記憶素子の中からビームデータ書き込み対象及びビームデータ読み出し対象が切り替え選択され、前記制御部は、超音波の送受信条件に依存するデータ転送レートに応じて前記複数のバッファ記憶素子の中で実際に使用する使用素子の個数を可変する第1省電力制御を実行する、ことを特徴とする超音波診断装置。請求項1記載の装置において、前記制御部は、前記第1省電力制御において前記複数のバッファ記憶素子の中で実際には使用しない不使用素子への電源供給を遮断する、ことを特徴とする超音波診断装置。請求項1記載の装置において、前記複数のプロセッサに対応して複数のバッファ回路が設けられ、前記各バッファ回路はそれぞれ並列的に設けられた複数のバッファ記憶素子を含み、前記制御部は、前記データ転送レートに応じて前記各バッファ回路に対して前記第1省電力制御を実行する、ことを特徴とする超音波診断装置。請求項1乃至3のいずれか1項に記載の装置において、前記各プロセッサは複数の内部記憶素子を含み、前記制御部は、前記第1省電力制御と共に、前記データ転送レートに応じて前記複数の内部記憶素子の中で実際に使用する使用素子の個数を可変すると共に前記複数の内部記憶素子の中で実際には使用しない不使用素子への電源供給を遮断する第2省電力制御を実行する、ことを特徴とする超音波診断装置。請求項1乃至4のいずれか1項に記載の装置において、当該超音波診断装置はバッテリを備えバッテリからの電力で動作する可搬型の装置である、ことを特徴とする超音波診断装置。超音波診断装置には、複数のバッファ回路が設けられている。各バッファ回路は既に説明した複数のメモリを備え、それらが選択的に使用されている。しかし、従来において事実上余剰が生じていても全部のメモリが動作可能状態とされ、つまりそれらの全部に対して電力が供給されている状態にある。本発明の目的は、超音波診断装置において省電力のための制御をよりきめ細かく行えるようにすることにある。本発明に係る超音波診断装置は、超音波の送受波により得られたデータを段階的に処理する複数のプロセッサと、前記複数のプロセッサの前段、中間又は後段に設けられ、ビームデータを一次的に記憶する少なくとも1つのバッファ回路と、前記バッファ回路の動作を制御する制御部と、を含み、前記バッファ回路は並列的に設けられた複数のバッファ記憶素子を含み、同一のバッファ記憶素子に対する書き込み及び読み出しが同時に発生しないように前記複数のバッファ記憶素子の中からビームデータ書き込み対象及びビームデータ読み出し対象が切り替え選択され、前記制御部は、超音波の送受信条件に依存するデータ転送レートに応じて前記複数のバッファ記憶素子の中で実際に使用する使用素子の個数を可変する第1省電力制御を実行する。望ましくは、前記制御部は、前記第1省電力制御において前記複数の記憶素子の中で実際には使用しない不使用素子への電源供給を遮断する。上記構成によれば、第1省電力制御においては、バッファ回路が有する複数のバッファ記憶素子望ましくはFIFOメモリチップの内で実際に使用する素子の個数が制限されるから、不使用素子の個数に相当する省電力を図れる。不使用素子に対しては例えばクロック供給が停止され、あるいは、電源供給が停止される。少なくとも後者、必要であれば両者を採用するのが望ましい。近時、プロセッサを基本単位として超音波診断装置を構成する設計が行われつつあり、その場合においてはプロセッサの前段、又はプロセッサ間にバッファ回路を設ける必要があり、装置全体では多くのバッファ回路を設ける必要がある。その場合に例えば各バッファ回路において使用していない資源への電源供給を停止させるならば装置全体として大きな省電力結果を得られる。特にバッテリを内蔵しそれによって駆動される超音波診断装置においてはバッテリの消耗を防止するために省電力の要請が強くあるので、そのような装置に上記構成を採用するのが望ましい。上記の省電力制御は、特に、フレームレートの低下等の送受信条件の変更が行われた場合にそれに呼応して、より望ましくは実際のあるいは計算上求められるデータ転送レートに応じて適応的に実行される。例えば、データ転送レートが段階的に下がる場合にはそれに応じて使用素子数を段階的に引き下げるのが望ましい。望ましくは、前記複数のプロセッサに対応して複数のバッファ回路が設けられ、前記各バッファ回路はそれぞれ並列的に設けられた複数のバッファ記憶素子を含み、前記制御部は、前記データ転送レートに応じて前記各バッファ回路に対して前記第1省電力制御を実行する。望ましくは、前記各プロセッサは複数の内部記憶素子を含み、前記制御部は、前記第1省電力制御と共に、前記データ転送レートに応じて前記複数の内部記憶素子の中から実際に使用する使用素子の個数を可変すると共に前記複数の内部記憶素子の中から実際には使用しない不使用素子への電源供給を遮断する第2省電力制御を実行する。この構成によれば、第1省電力制御及び第2省電力制御の組合せによって大きな省電力成果を得られる。望ましくは、当該超音波診断装置はバッテリを備えバッテリからの電力で動作する可搬型の装置である。記憶素子やメモリ等の素子への電力供給量それ自体は僅かだとしても多数の素子全体についてはそれなりの電力供給量となる。よって、送信パワー削減等の省電力制御に連動させて不要な記憶デバイスの動作を停止等させるのはバッテリを長持ちさせる上で有益なことである。本発明によれば、超音波診断装置において省電力のための制御をよりきめ細かく行うことが可能である。以下、本発明の好適な実施形態を図面に基づいて説明する。図1には本発明に係る超音波診断装置の好適な実施形態が示されており、図1はその要部構成を示すブロック図である。この超音波診断装置は医療の分野において用いられ、生体に対する超音波の送受波により、生体の構造を示す超音波画像を形成する装置である。図1に示す超音波診断装置はバッテリを備えており、そのバッテリから供給される電力によって動作する。すなわち、この超音波診断装置は小型かつ可搬型の装置である。もっとも、本発明は他の一般的な超音波診断装置に対して適用することも可能である。図1において、符号10はバッテリを示しており、そのバッテリから図1に示される各構成に対して電力が供給される。もっとも、商用電力の供給を受けて、それに基づいて各構成が動作を行うようにしてもよい。図示されていないプローブ送受波器により超音波が送受波される。具体的には、プローブ内には1Dアレイ振動子が設けられ、それによって超音波ビームが電子的に形成され、またそれが電子的に走査される。電子走査方式としては電子セクタ走査方式、電子リニア走査方式等が知られている。プローブに対しては、送信ビームフォーマが接続され、またプローブに対しては受信ビームフォーマ12が接続されている。ここで受信ビームフォーマ12は本実施形態においてデジタルビームフォーマである。すなわち、受信ビームフォーマ12は複数の受信信号に対して整相加算処理を実行し、これによって整相加算後の受信信号すなわちビームデータを生成する。各ビームデータは超音波ビーム1本分に相当し、それは時系列順で並んだ複数のエコーデータから成る。図1に示されるように、ビームフォーマ12から出力されるビームデータはバッファ回路14を経由して、プロセッサ回路18へ送られる。プロセッサ回路プロセッサユニット18は例えば直交検波処理を行う回路であり、RF信号としてのビームデータに対して直交検波処理を実行し、その結果としてデジタル複素信号を生成する。プロセッサ回路18における処理速度に合わせて、入力データを与えるためにその前段にバッファ回路14が設けられている。バッファ回路14は、図示されるように、並列的に設けられた複数のメモリFIFOメモリ16を備えている。メモリ16は記憶素子すなわちデバイスあるいはチップを構成し、それを1つの単位として書き込みあるいは読み出しが行われる。複数の記憶素子16が並列的に設けられているのは、書き込み対象と読み出し対象とが同一の素子とならないようにするためであり、通常、書き込み対象と読み出し対象は別々の素子となり、それらがローテーションをもって切り替えられる。これはピンポン制御とも言われている。図示の例では4つの記憶素子16が並列的に設けられている。これはプロセッサ回路18における処理速度に合わせて、必要なデータ量のバッファリングを行うためである。複数の記憶素子16の前段にはスイッチ回路S1が設けられ、それらの後段にはスイッチ回路S2が設けられている。スイッチ回路S1は書き込み対象となる記憶素子16を選択し、スイッチ回路S2は読み出し対象となる記憶素子16を選択する。ただし、実際にはスイッチ回路S1,S2はプロセッサ20の機能として実現されてもよく、またそれらの切り替えは後に説明するCPU48の機能として実現されてもよい。上記のプロセッサ回路18は図示の例において、演算部を構成するプロセッサ20とそれに対して並列的に接続されて複数の記憶部メモリ22,24とを有している。図示の例ではメモリが2つ設けられているが、もちろん3つあるいはそれ以上のメモリが設けられてもよい。図示されているメモリは電力供給のオンオフを行う単位に相当している。これは、上記の記憶素子16についても同様である。直交検波処理を行うプロセッサ回路18の後段にはBモード処理系26およびドプラ情報処理系28が並列的に設けられている。さらに、他の処理系が並列的に設けられてもよい。Bモード処理系26はバッファ回路30、プロセッサ回路32、バッファ回路34およびDMAコントローラ36を備えている。具体的に説明すると、バッファ回路30およびバッファ回路34は上述したバッファ回路14と同様の構成を備えている。もちろん、それぞれのバッファ回路30,34において必要となる記憶素子の個数を異ならせるようにしてもよい。バッファ回路30はプロセッサ回路18とプロセッサ回路32の間において、処理速度の相違を吸収するために緩衝用メモリとして設けられている。同様に、バッファ回路34は、プロセッサ回路32とDMAコントローラ36との間における速度差を吸収するために設けられている。プロセッサ回路32は上述したプロセッサ回路18と同様の構成を有し、すなわちプロセッサ20および2つの記憶部22,24を備えている。プロセッサ回路32はBモード画像を形成するための信号処理を実行する部分である。例えば、対数圧縮、ノイズ除去、コントラスト調整、ゲイン調整、等の信号処理が実行される。DMAコントローラDMAC36は、プロセッサ回路32からCPU48へデータをブロック転送するためのコントローラである。実際にはバッファ回路34からCPU48に対してデータが転送される。その場合においては汎用のパラレルバス38が利用される。ドプラ情報処理系28について説明する。その処理系28はバッファ回路40、プロセッサ回路42、バッファ回路44およびDMAコントローラ46を備えている。バッファ回路40およびバッファ回路44は上述したバッファ回路14,30,34と同様の構成を備えており、すなわち複数の記憶素子16およびスイッチ回路S1,S2を備えている。プロセッサ回路42は上述したプロセッサ回路18,32と同様の構成を有しており、すなわち、プロセッサ20および2つの記憶部22,24を備えている。もっとも、それらのバッファ回路40,44やプロセッサ回路42が上述した構成とは異なる構成を有していてもよい。プロセッサ回路42はドプラ情報を抽出するための処理を実行する。例えば、自己相関演算等を行う回路であってもよい。それぞれのプロセッサ回路はデジタルシグナルプロセッサ等により構成されている。すなわち、それらはプログラム動作するものである。ドプラ情報の処理後に生成されたデータはバッファ回路44からDMAコントローラ46およびバス38を経由してCPU48へ転送される。CPU48は超音波診断装置の全体制御を行うとともに、必要なデータ処理を実行している。CPU48は本実施形態において、デジタルスキャンコンバータとしての機能を備えており、また省電力制御部としても機能する。CPU48に接続された記憶部50上には装置全体の制御を行うためのプログラム、スキャンコンバート用プログラム、省電力プログラム等が記憶されている。バス38には表示処理のためのプロセッサや記憶処理のためのプロセッサ等が接続されている。本実施形態においてはCPU48において必要な超音波画像が生成され、また必要な表示処理が実行された上で、画像データが表示部へ送られている。それぞれのプロセッサ回路において、最大の処理速度が発揮され、同時にデータ転送レートが最大である場合にも、各処理が円滑に進行するように各バッファ回路において必要な個数の記憶素子が並列的に設けられている。本実施形態においては、例えば各バッファ回路14,30,34,40,44において4つの記憶素子が並列的に設けられ、それらが切り替えられながら、選択的に使用されている。しかしながら、以下に説明するように、省電力制御においてフレームレートが落ちてデータ転送レートも落ちた場合、バッファ回路内に余剰あるいは必ずしも使用する必要のない記憶素子が発生することになる。同様に各プロセッサ回路においても、それが有する複数の記憶部あるいはメモリのうちで実際には使用する必要のないメモリ等が生じる可能性がある。本実施形態の超音波診断装置においては、そのような使用する必要のないデバイスに対する電力供給を停止させ、これによって省電力を達成するようにしている。もちろん、その場合においてクロックの供給等を停止させてもよい。図2および図3を用いて一般的な省電力制御についてまず説明する。図2に概念図として示されるように、バッテリの残量が常に監視されておりS10、その残量が適正であれば、フル稼働の動作条件が設定されるS12。一方、残量不足が発覚した場合において、それが程度1であればS14、省電力制御として第1モードが実行されるS16。より、残量不足が生じて程度2が判定された場合S18、省電力制御として第2モードが実施されるS20。さらに、残量が不足した場合、すなわち程度3になった場合S22、省電力制御として第3モードが実施されるS24。そして、そのように残量の大小によって省電力制御の度合いあるいは強さが段階的に切り替えられる。図3には、省電力制御において、実行される項目がリスト52として表示されている。そのリスト52は、送信パワーダウン、フレームレート低減、マニュアルトリガ送信あるいは心電トリガ送信、動作モード制限、輝度制限等が含まれている。いずれにしても、フレームレートの低減が一般的に実施され、そのような制御によると受信信号処理系におけるデータ転送レートも低くなることになる。もちろん、トリガ送信や動作モード制限が行われた場合にもデータ転送レートの低減が生じる。そこで、本実施形態においては、図4においてテーブル54として示すように、データ転送レート換言すればフレームレートの高低に応じて符号56参照、使用する記憶素子FIFOチップの個数を段階的に可変するようにしている符号58参照。また同時に、プロセッサ回路において、使用するメモリの個数を段階的に切り替えるようにしている符号60参照。伝送レートに応じて図示の例では使用チップ数が4、3、2、1、0のように段階的に切り替えられている。ここで使用チップ数が2の場合においては、典型的なピンポン制御が実行される。伝送レートが極低となった場合、使用チップ数は1となり、すなわち書き込みと読み出しが同じチップに対して実行される。すなわち、そのような制御が許容されるくらい、単位時間あたりのデータ量が少ない情況である。フリーズ状態においては、使用チップ数は0となる。本実施形態においてはCPUに接続されたメモリがシネメモリとして機能しており、すなわちそこに大量のビームデータが格納される。したがって、フリーズ状態において、すなわち送受信を停止させた状態においては、図1に示した各処理系26,28以前の構成は使用されないため、各バッファ回路においていずれのチップに対しても電源供給がされないことになる。これにより、大幅な省電力を達成可能である。また、本実施形態においては、伝送レートに応じて使用メモリ数が段階的に削減されている。これによりバッファ回路のみならず、プロセッサ回路においても省電力を達成できる。このような記憶デバイスあるいは記憶チップ単位での動作停止という省電力制御を組み合わせることにより、装置全体として大きな省電力を達成可能である。以上のような制御を実現するのは、図1に示されるCPU48であり、CPU48はバス38を経由して制御信号100,102を各回路に与えている。ここで、制御信号100は各バッファ回路に与えられる制御信号であり、制御信号102は各プロセッサ回路に与えられる制御信号である。個々の回路に与えられる制御内容は同一であってもよいし、異なっていてもよい。"