基板と、前記基板の裏面に形成された裏面電極と、前記基板を貫通するN個Nは2以上の整数のバイアホールのそれぞれを経由して前記裏面電極と電気的に接続されるように前記基板の表面に形成されたN個のパッドと、前記N個のパッドのそれぞれに電気的に接続されたN個のエピ抵抗と、前記N個のエピ抵抗を介して前記N個のパッドと接続された配線と、前記配線と接続された検査用パッドと、前記N個のパッド、及び前記N個のバイアホールを経由して前記裏面電極に電流を流すように前記基板の表面に形成された電流印加用パターンと、を備えたことを特徴とする半導体装置。前記N個のパッドは、それぞれ前記N個のバイアホールの直上を含む部分に形成されたことを特徴とする請求項1に記載の半導体装置。前記N個のエピ抵抗は前記基板中のチャネル層で形成され、前記N個のエピ抵抗はそれぞれ前記N個のパッドの下方から前記N個のパッドの外側へ伸びるように形成されたことを特徴とする請求項1又は2に記載の半導体装置。前記電圧印加用パターンは、前記基板の表面に形成された複数のゲートフィンガーを有するFETで形成され、前記N個のパッドは前記FETのソースパッドであることを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置。バイアホールが正常に形成され、パッドと裏面電極が導通していることの検査は、パッドに直接プローブ針をあててバイアホール毎に行っていた。そのため、検査に長い時間がかかっていた。また、バイアホールの直上にはパッドなどの薄いメタル膜が形成されているだけであるので、この部分にプローブ針をあてるとパッドが破れることがあった。本発明は、上述のような課題を解決するためになされたもので、裏面電極と導通したパッドを破ることなく、複数のバイアホールの検査を短時間で実施できる半導体装置を提供することを目的とする。本願の発明に係る半導体装置は、基板と、該基板の裏面に形成された裏面電極と、該基板を貫通するN個Nは2以上の整数のバイアホールのそれぞれを経由して該裏面電極と電気的に接続されるように該基板の表面に形成されたN個のパッドと、該N個のパッドのそれぞれに電気的に接続されたN個のエピ抵抗と、該N個のエピ抵抗を介して該N個のパッドと接続された配線と、該配線と接続された検査用パッドと、該N個のパッド、及び該N個のバイアホールを経由して該裏面電極に電流を流すように該基板の表面に形成された電流印加用パターンと、を備えたことを特徴とする。本発明によれば、複数のバイアホールの出来を一括して検査するので、検査を短時間で実施できる。実施の形態.図1は、本発明の実施の形態に係る半導体装置を示す図である。半導体装置10は複数のゲートフィンガーを有するFETを備えるものである。半導体装置10は、基板12を備えている。基板12にはソースパッド14a、14b、14cが形成されている。ソースパッド14a、14b、14cにはソース15が接続されている。また、ソースパッド14a、14b、14cの下にはそれぞれバイアホール16a、16b、16cが形成されている。つまり、ソースパッド14a、14b、14cは、それぞれバイアホール16a、16b、16cの直上を含む部分に形成されている。バイアホール16a、16b、16cは破線で示されている。基板12には、ゲートパッド18a、18bが形成されている。ゲートパッド18a、18bにはゲートフィンガー19が接続されている。基板12にはドレインパッド20a、20bが形成されている。ドレインパッド20a、20bにはドレイン21が接続されている。前述のゲートフィンガー19は、ソース15とドレイン21に挟まれるように形成されている。ソースパッド14a、14b、14cには、それぞれエピ抵抗30a、30b、30cが電気的に接続されている。エピ抵抗30a、30b、30cは基板12に形成されており、ソースパッド14a、14b、14cよりも下層に位置する。このエピ抵抗30a、30b、30cは、ソースパッド14a、14b、14cの下方からソースパッド14a、14b、14cの外側へ伸びている。エピ抵抗30a、30b、30cには1本の配線34が接続されている。配線34は、エピ抵抗30a、30b、30cを介してソースパッド14a、14b、14cに接続されている。この配線34には検査用パッド36が接続されている。図2は、エピ抵抗の接続を示す図である。図2では、エピ抵抗30aの接続について説明するために、半導体装置10の一部を省略し、かつソースパッド14aとバイアホール16aを破線で示した。ソースパッド14aの直下にはソース側コンタクト領域40が形成されている。ソース側コンタクト領域40は、その上に形成された電極44などを経由してソースパッド14aと電気的に接続されている。ソースパッド14aの外側には配線側コンタクト領域42が形成されている。配線側コンタクト領域42は配線34と接続されている。そして、ソース側コンタクト領域40と配線側コンタクト領域42はエピ抵抗30aによって接続されている。こうして、ソースパッド14aから、ソース側コンタクト領域40、エピ抵抗30a、配線側コンタクト領域42、及び配線34を経由して検査用パッド36に至る電流経路が形成されている。図2ではエピ抵抗30aの接続を示したが、エピ抵抗30b、30cについても同様の電流経路が形成されている。図3は、図2のIII-III破線における断面図である。なお、図3では、図2と異なり、半導体装置10の要素を省略なく、かつ各要素の上下関係を正確に表現している。電極44と配線34は、基板12の上に形成されている。電極44の上にはメタル46及び給電層48を介してソースパッド14aが形成されている。配線34の上にはパッシベーション膜50が形成されている。次に基板12の中について説明する。基板12にはエピ抵抗30aが形成されている。エピ抵抗30aは、i-GaNを材料とするチャネル層で形成されている。図3から明らかなように、エピ抵抗30aは、ソースパッド14aの直下領域に形成されている。エピ抵抗30aのうちソース側コンタクト領域40と配線側コンタクト領域42の間の部分がエピ抵抗として機能する。エピ抵抗30aの上には、i-AlGaN層52が形成されている。ソース側コンタクト領域40と配線側コンタクト領域42は、i-AlGaN層52からエピ抵抗30aに及ぶようにn注入することで形成されている。また、基板12にはイオン注入により半絶縁化された領域54が形成されている。他のエピ抵抗30b、30cも同様に形成されている。図4は、図1のIV-IV破線における断面図である。バイアホール16aは基板12を貫通するように形成されている。基板12の裏面には裏面電極60が形成されている。裏面電極60は、バイアホール16aの側壁及び底面に至るように形成されている。これにより、バイアホール16aを経由してソースパッド14aと裏面電極60とが電気的に接続されている。続いて、半導体装置10のバイアホール16a、16b、16cの検査について説明する。図5は、本発明の実施の形態に係る半導体装置の回路図である。検査用パッド36には、検査用パッド36に流れ込む電流を測定する電流計が接続される。まずゲートパッド18a、18bに電圧を印加して、ドレイン21-ソース15間に電流が流れるようにする。そして、ドレインパッド20a、20bに電圧を印加すると、バイアホールによりソースパッドと裏面電極が導通しているときは、ドレイン21からソースパッドを経由して裏面電極に電流が流れる。全てのバイアホールが正常に形成されていれば、すべての電流が裏面電極に流れるので、電流計は電流を検出しない。一方、バイアホールが正常に形成されなかった場合について、バイアホール16bが正常に形成されずオープン貫通していないとなっていると想定して説明する。図6は、バイアホールがオープンとなっている場合の電流経路を示す回路図である。この場合、ソースパッド14bからエピ抵抗30bを経由して検査用パッド36に電流が流れ込む。そして電流計で電流を検出してバイアホールの異常を検出することができる。このように、本発明の実施の形態に係る半導体装置10によれば、1回の測定検査で全てのバイアホール16a、16b、16cの導通検査ができる。よって検査を短時間で実施できる。ところで、バイアホール16a、16b、16cの直上のソースパッド14a、14b、14cに直接プローブ針を当てると、ソースパッド14a、14b、14cが破れることがある。しかしながら、本発明の実施の形態に係る半導体装置では、検査用パッド36を設けているので、ソースパッド14a、14b、14cに直接プローブ針をあてる必要がない。よって、ソースパッド14a、14b、14cを破ることなくバイアホール16a、16b、16cを検査できる。さらに、エピ抵抗30a、30b、30cを基板12内に形成したので、ソースパッド14a、14b、14cの下にそれぞれエピ抵抗30a、30b、30cを形成することができる。よって、半導体装置10は省スペース化に好適である。本発明の実施の形態に係る半導体装置10における、ソースパッド、バイアホール、ゲートパッド、ドレインパッド、及びエピ抵抗の数は複数であれば特に限定されない。すなわち、バイアホールはN個Nは2以上の整数形成されてもよい。その場合、ソースパッドは、N個のバイアホールのそれぞれを経由して裏面電極と電気的に接続されるようにN個形成される。また、エピ抵抗はN個のソースパッドのそれぞれに電気的に接続されるようにN個形成される。配線34は、N個のエピ抵抗を介してN個のソースパッドと接続される。図7は、バイアホールなどがN個形成された場合における本発明の半導体装置の回路図である。本発明の実施の形態では、ソースパッド14a、14b、14c、及びバイアホール16a、16b、16cを経由して裏面電極60に電流を流すために、基板の表面に形成された複数のゲートフィンガーを有するFETを用いたが本発明はこれに限定されない。本発明は、複数のバイアホールを一括して検査するものであるので、必ずしもFETを必要としない。つまり、ソースパッドに対応するN個のパッド、及びN個のバイアホールを経由して裏面電極に電流を流すように構成された電流印加用パターンが基板表面に形成されていればよい。