"複数のメモリセルを含むメモリマットと、前記メモリセルから読み出されたデータを増幅するセンスアンプと、前記センスアンプによって増幅されたデータをさらに増幅するメインアンプと、前記メモリマット上及び前記センスアンプが形成されたセンスアンプ領域上を第1の方向に延在して設けられ、前記センスアンプと前記メインアンプとを接続するメインIO線と、電源配線と、を備え、前記メインIO線は第1及び第2の部分を含み、前記メインIO線の前記第1の部分は、前記メモリマット上において第1配線層にレイアウトされ、前記メインIO線の前記第2の部分は、前記センスアンプ上において前記第1配線層とは異なる第3配線層にレイアウトされ、前記電源配線は、前記メインIO線の前記第1の部分と平面視で重なる位置において、前記第3配線層にレイアウトされていることを特徴とする半導体装置。前記第3配線層は、前記第1配線層よりも上層の配線層であることを特徴とする請求項1に記載の半導体装置。前記センスアンプ領域上を前記第1の方向と交差する第2の方向に延在して設けられ、前記センスアンプと前記メインIO線とを接続するローカルIO線をさらに備え、前記ローカルIO線は、前記第1配線層と前記第3配線層との間に位置する第2配線層にレイアウトされていることを特徴とする請求項2に記載の半導体装置。前記センスアンプと前記ローカルIO線とを接続するカラムスイッチと、前記メモリマット上において前記第1配線層にレイアウトされ、前記カラムスイッチを制御するカラム選択線と、をさらに備えることを特徴とする請求項3に記載の半導体装置。前記メモリマット上の前記第1配線層においては、前記カラム選択線が前記メインIO線の前記第1の部分を迂回するようレイアウトされていることを特徴とする請求項4に記載の半導体装置。メモリセルが第1の方向及び前記第1の方向と交差する第2の方向にマトリックス配置されてなるメモリマットと、前記メモリマットと前記第1の方向に隣接するセンスアンプ領域に設けられた複数のセンスアンプと、第1配線層において前記第1の方向に延びる複数のカラム選択線と、第2配線層において前記第2の方向に延びるローカルIO線と、少なくとも前記センスアンプ領域上において第3配線層に設けられた前記第1の方向に延びる複数のメインIO線と、前記第3配線層に設けられた前記第1の方向に延びる電源配線と、を備え、前記複数のメインIO線は、前記メモリマット上においては第1配線層に設けられており、前記メモリマット上に設けられた前記複数のメインIO線と平面視で重なる所定の位置に前記電源配線の一部が設けられていることを特徴とする半導体装置。前記第1配線層において、前記複数のカラム選択線の前記メモリマット上での配列ピッチは前記センスアンプ領域での配列ピッチよりも狭く、これにより前記メモリマット上における前記第1配線層に得られる空きスペースに前記メインIO線が配線されていることを特徴とする請求項6に記載の半導体装置。前記メモリマット上において前記第1配線層に形成された前記複数のメインIO線は、前記メモリマットの前記第2の方向における中央部に設けられており、前記複数のカラム選択線は、前記複数のメインIO線を避ける折れ曲がりパターンを有することを特徴とする請求項7に記載の半導体装置。前記メモリマット上において前記第1配線層に形成された前記複数のメインIO線は、前記メモリマットの前記第2の方向の端部寄りに設けられており、前記複数のカラム選択線は、前記複数のメインIO線を避ける折れ曲がりパターンを有することを特徴とする請求項7に記載の半導体装置。前記第3配線層に配置された前記複数のメインIO線のそれぞれは、前記メモリマット上に設けられた対応するコンタクトプラグを介して前記第1配線層に配置された前記複数のメインIO線に電気的に接続されていることを特徴とする請求項6乃至9のいずれか一項に記載の半導体装置。前記メモリマット上において前記第1配線層に形成された2本のメインIO線の間に2本のカラム選択線が配列されていることを特徴とする請求項6乃至10のいずれか一項に記載の半導体装置。前記電源配線は、前記所定の位置に設けられた第1の配線部分と、前記第1の配線部分からみて前記第1の方向に設けられ、前記第1の配線部分よりも配線幅が狭い複数の第2の配線部分を含み、前記複数のメインIO線と前記複数の第2の配線部分とが交互に配列されており、前記第1の配線部分と前記複数の第2の配線部分は短絡され、これにより前記第1の方向に延びる1本の電源配線を構成していることを特徴とする請求項6乃至11のいずれか一向に記載の半導体装置。前記電源配線には外部電源電位が供給されることを特徴とする請求項6乃至12のいずれか一項に記載の半導体装置。メモリセルを高集積化すると、ローカルIO線及びメインIO線の配線密度も増加する。たとえば、ローカルIO線の割り当てを3マット単位から1.5マット単位に変更すると、ローカルIO線の本数は2倍となり、ローカルIO線との接続に必要なメインIO線の本数も2倍となる。このように本数が増加したメインIO線を従来通りの方法でレイアウトすると、メモリマット内の配線スペースがメインIO線の配線領域により広く占有され、電源配線領域が少なくなってしまう。電源配線はできるだけ低抵抗であることが好ましく、そのためには低抵抗な配線材料を用いると共に配線幅を広く設計する必要がある。しかし、電源配線領域が少なくなると配線幅が狭くなり、これによりメモリセルアレイ内の電源抵抗が上昇し、動作マージンの低下などを招くという問題がある。本発明の一側面による半導体装置は、複数のメモリセルを含むメモリマットと、前記メモリセルから読み出されたデータを増幅するセンスアンプと、前記センスアンプによって増幅されたデータをさらに増幅するメインアンプと、前記メモリマット上及び前記センスアンプが形成されたセンスアンプ領域上を第1の方向に延在して設けられ、前記センスアンプと前記メインアンプとを接続するメインIO線と、電源配線とを備え、前記メインIO線は第1及び第2の部分を含み、前記メインIO線の前記第1の部分は、前記メモリマット上において第1配線層にレイアウトされ、前記メインIO線の前記第2の部分は、前記センスアンプ上において前記第1配線層とは異なる第3配線層にレイアウトされ、前記電源配線は、前記メインIO線の前記第1の部分と平面視で重なる位置において、前記第3配線層にレイアウトされていることを特徴とする。本発明の他の側面による半導体装置は、メモリセルが第1の方向及び前記第1の方向と交差する第2の方向にマトリックス配置されてなるメモリマットと、前記メモリマットと前記第1の方向に隣接するセンスアンプ領域に設けられた複数のセンスアンプと、第1配線層において前記第1の方向に延びる複数のカラム選択線と、第2配線層において前記第2の方向に延びるローカルIO線と、少なくとも前記センスアンプ領域上において第3配線層に設けられた前記第1の方向に延びる複数のメインIO線と、前記第3配線層に設けられた前記第1の方向に延びる電源配線とを備え、前記複数のメインIO線は、前記メモリマット上においては第1配線層に設けられており、前記メモリマット上に設けられた前記複数のメインIO線と平面視で重なる所定の位置に前記電源配線の一部が設けられていることを特徴とする。本発明によれば、第3配線層が多数本のメインIO線によって広く占有されることがないので、第3配線層において電源配線領域を広く確保することができる。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図1は、本発明の好ましい実施形態による半導体装置の構成を示す略平面図である。本実施形態は本発明をDRAMに適用した一例であるが、本発明はDRAMへの適用に限定されるものではない。図1に示す半導体装置は、4つのメモリバンクBK0~BK3が形成されたメモリ領域MAと、メモリ領域MAのY方向両側に位置する周辺回路領域とを含む半導体チップによって構成されている。周辺回路領域には半導体チップの周縁部に沿って配置されたパッドエリアPADを含む第1周辺回路領域PSIDEと、第1周辺回路領域PSIDEとは反対側の半導体チップの周縁部に沿って配置されたパッドエリアPADを含む第2周辺回路領域FSIDEとが含まれている。多くのDRAMにおいては、半導体チップの中央にパッドエリアが設けられているが、データIOピンの数が多い場合例えば32ピンには、半導体チップの中央にパッドエリアを設けることが困難となる。このような場合、図示のように、半導体チップの周縁部に複数のパッドエリアが設けられる。第1周辺回路領域PSIDEには、パッドエリアPADに設けられたデータIOピンにリードデータを出力するための出力バッファや、当該データIOピンを介して供給されたライトデータを受け付ける入力レシーバなどが形成されている。第2周辺回路領域FSIDEには、パッドエリアPADに設けられたアドレスピンを介して入力されたアドレスを受け付ける入力レシーバや、該アドレスをラッチするアドレスラッチ回路などが形成されている。メモリ領域MAは、第1周辺回路領域PSIDEと第2周辺回路領域FSIDEとの間に配置されている。メモリ領域MAに形成されたメモリバンクBK0~BK3は、第1周辺回路領域PSIDEと第2周辺回路領域FSIDEとを結ぶ方向Y方向に沿って順番に配列されている。メモリ領域MA内に設けられたメモリバンクBK0~BK3の各々は、メモリセルアレイ領域ARYと、メモリセルアレイ領域ARYとX方向Y方向と直交する方向に隣接して設けられたロウデコーダXDECを含むロウデコーダ領域と、メモリセルアレイ領域ARYとY方向に隣接して設けられたカラムデコーダYDECを含むカラムデコーダ領域と、カラムデコーダ領域とY方向に隣接して設けられた複数のメインアンプAMPを含むメインアンプ領域とを備えている。図2は、メモリセルアレイ領域ARYの一部を拡大して示す略平面図である。図2に示すように、メモリセルアレイ領域ARYはマトリックス状に配置された多数のメモリマットMATを有している。メモリマットとは、後述するサブワード線及びビット線が延在する範囲である。X方向に隣り合う2つのメモリマットMAT間には、サブワードドライバ領域SWが設けられている。一方、Y方向に隣り合う2つのメモリマットMAT間には、センスアンプ領域SAAが設けられている。また、Y方向に延在するサブワードドライバ領域SWの列と、X方向に延在するセンスアンプ領域SAAの列とが交差する領域には、サブワードクロス領域SXが設けられている。サブワードクロス領域SXには後述するメインIO線を駆動するサブアンプなどが配置される。図3は、メモリセルアレイ領域ARYの一部をさらに拡大して示す略平面図である。図3に示すように、メモリセルアレイ領域ARY内には、X方向に延びるローカルIO線LIOT,LIOBと、Y方向に延びるメインIO線MIOT,MIOBが設けられている。ローカルIO線LIOT,LIOB及びメインIO線MIOT,MIOBは、階層的に構築されたIO線である。ローカルIO線LIOT,LIOBは、メモリセルMCから読み出されたリードデータをメモリ領域内で伝達するために用いられる。ローカルIO線LIOT,LIOBは、一対の配線を用いてリードデータを伝送するディファレンシャル型のIO線である。ローカルIO線LIOT,LIOBは、センスアンプ領域SAA及びサブワードクロス領域SX上においてX方向にレイアウトされている。メインIO線MIOT,MIOBは、リードデータをメモリセルアレイ領域ARYからメインアンプAMPに伝達するために用いられる。メインIO線MIOT,MIOBもまた、一対の配線を用いてリードデータを伝送するディファレンシャル型のIO線である。メインIO線MIOT,MIOBは、メモリセルアレイ領域ARY及びセンスアンプ領域SAA上においてY方向にレイアウトされている。Y方向に延びる多数のメインIO線MIOT,MIOBは平行に設けられ、メインアンプ領域に設けられたメインアンプAMPに接続されている。メモリマットMAT内には、サブワード線SWLとビット線BLT又はBLBとの交点にメモリセルMCが配置されている。メモリセルMCは、対応するビット線BLT又はBLBとプレート配線例えばグランド配線との間にセルトランジスタTrとセルキャパシタCとが直列に接続された構成を有している。セルトランジスタTrはNチャネル型MOSトランジスタからなり、そのゲート電極は対応するサブワード線SWLに接続されている。サブワードドライバ領域SWには、多数のサブワードドライバSWDが設けられている。各サブワードドライバSWDは、ロウアドレスに基づいて、対応するサブワード線SWLをそれぞれ駆動する。また、サブワードドライバSWDにはメインワード線MWL及びワードドライバ選択線FXBが接続されている。一つのサブワードドライバSWD上には8本のワードドライバ選択線FXBが配線され、一本のメインワード線MWLで選択される4個のサブワードドライバSWDのうち、一対のワードドライバ選択線FXBによっていずれか1個を選択することによって1本のサブワード線SWLが活性化される。センスアンプ領域SAAには、多数のセンスアンプSA、イコライズ回路EQ及びカラムスイッチYSWが設けられている。各センスアンプSA及び各イコライズ回路EQは、対応するビット線対BLT,BLBに接続されている。センスアンプSAはこれらのビット線対BLT,BLBに生じている電位差を増幅し、イコライズ回路EQはビット線対BLT,BLBを同電位にイコライズする。センスアンプSAによって増幅されたリードデータは、まずローカルIO線LIOT,LIOBに伝達され、そこからさらにメインIO線MIOT,MIOBに伝達される。カラムスイッチYSWは、対応するセンスアンプSAとローカルIO線LIOT,LIOBとの間に設けられており、対応するカラム選択線YSLがハイレベルに活性化することで両者を接続する。カラム選択線YSLの一端はカラムデコーダYDECに接続されており、カラム選択線YSLはカラムアドレスに基づいて活性化する。特に限定されないが、本実施形態においては1つのメモリマットMAT上に88本のカラム選択線YSLがレイアウトされている。サブワードクロス領域SXには、複数のサブアンプSUBが設けられている。サブアンプSUBはサブワードクロス領域SXごとに複数個設けられており、対応するメインIO線MIOT,MIOBを駆動する。各サブアンプSUBの入力端は、対応するローカルIO線LIOT,LIOB対に接続されており、各サブアンプSUBの出力端は、対応するメインIO線MIOT,MIOBに接続されている。各サブアンプSUBは、対応するローカルIO線LIOT,LIOB上のデータに基づいて、メインIO線MIOT,MIOBをそれぞれ駆動する。上述の通り、メインIO線MIOT,MIOBはメモリマットMATを横断するように設けられている。そして、各メインIO線MIOT,MIOBの一端はメインアンプ領域に設けられたメインアンプAMPに接続されている。これにより、センスアンプSAで読み出したデータはローカルIO線LIOT,LIOBを介してサブアンプSUBに転送され、さらにメインIO線MIOT,MIOBを介してメインアンプAMPに送られる。メインアンプAMPは、メインIO線MIOT,MIOBを介して供給されるデータをさらに増幅する。以上の回路構成を有する半導体装置は、半導体基板上にメモリセルトランジスタ層、セルキャパシタ層、複数の配線層等を順に形成する周知の半導体プロセスにより作製される。本実施形態においては、複数の配線層として、主としてY方向に延びるカラム選択線YSLが配線される第1配線層、主としてX方向に延びるメインワード線MWL及びローカルIO線LIOT,LIOBが配線される第2配線層、主としてY方向に延びるメインIO線及び各種電源配線が配線される第3配線層が、半導体基板側からこの順で設けられている。図4は、ローカルIO線LIOT,LIOBとメインIO線MIOT,MIOBとの関係の一例を模式的に示す平面図である。図4に示す例では、センスアンプ領域SAA内に4対のローカルIO線LIOT,LIOBが設けられている。したがって、合計8本のローカルIO線LIOT,LIOBがセンスアンプ領域SAA内に設けられている。ローカルIO線LIOT,LIOBは第2配線層に設けられている。本例においては、各ローカルIO線のX方向における長さがメモリマットMATの長さの約1.5倍である。このことは、各ローカルIO線LIOT,LIOBの割り当てが1.5マット単位であることを意味する。これら4対のローカルIO線LIOT,LIOBのうち、3対はX方向における一方の側に配置された3台のサブアンプSUBを介してそれぞれ対応するメインIO線MIOT,MIOBに接続され、残りの1対はX方向における他方の側に配置された1台のサブアンプSUBを介して対応するメインIO線MIOT,MIOBに接続される。さらに、本実施形態においてはオープンビット線方式が採用されているため、各メモリマットMATからみてY方向における両側のセンスアンプ領域SAAに配置されたセンスアンプSAが同時に選択される。このため、選択された1つのメモリマットMATからは、合計8対=16本のローカルIO線LIOT,LIOBと、合計8対=16本のメインIO線MIOT,MIOBを介してデータが読み出される。つまり、1.5マット当たり、16本のメインIO線MIOT,MIOBを割り当てる必要がある。これに対し、ローカルIO線LIOT,LIOBをたとえば3マット単位で設けた場合、各サブワードクロス領域SXには、2個のサブアンプSUBを設ければよい。この場合、3マット当たり、16本のメインIO線MIOT,MIOBを割り当てればよく、メインIO線MIOT,MIOBの配線密度は低下する。このように、ローカルIO線LIOT,LIOBの配線長を短縮化するとメインIO線MIOT,MIOBの配線密度が増加する。このため、メインIO線MIOT,MIOBと同一配線層に割り当てる電源配線領域を圧迫するという問題がある。そこで以下に示すように、本発明ではメインIO線の一部を電源配線領域が形成される配線層とは異なる配線層に移動させることによってこの問題を解決する。図5は、第3配線層のメインIO線MIOT,MIOBのレイアウトを模式的に示す平面図である。図5に示すように、メインIO線MIOT,MIOBはメモリセルアレイ領域ARY内をY方向に延び、少なくともセンスアンプ領域SAA上においては第3配線層に設けられている。しかし、メモリマットMAT上においては、第3配線層ではなく大部分が第1配線層に設けられている。図5において、メインIO線MIOT,MIOBの破線部分は、当該部分が第1配線層に移された部分であることを示している。第3配線層のメインIO線と第1配線層のメインIO線との間の電気的接続には、両者の間の層間絶縁膜を貫通するコンタクトプラグが用いられる。このように、メモリマットMAT上のメインIO線MIOT,MIOBを第3配線層から第1配線層に移設することにより、メモリマットMAT上における第3配線層に空きスペースを作ることができる。したがって、詳述するように、この空きスペースを電源配線のスペースとして使用することができる。図6は、第3配線層の具体的なレイアウトを示す略平面図である。図6に示すように、第3配線層のメインIO線MIOT,MIOBは、所定のメモリマットMAT上及び所定のセンスアンプ領域SAA上にそれぞれ6本ずつ、合計12本設けられている。このうち、6本のメインIO線MIOTは、X方向における一方の側に配置されたサブアンプSUBに接続され、残りの6本のメインIO線MIOBは、X方向における他方の側に配置されたサブアンプSUBに接続される。図6では、これら6本のメインIO線MIOT,MIOBがレイアウトされたエリアを配線領域S1と表記している。2つの配線領域S1間のスペースは通常の電源配線領域S2として使用される。電源としては、オーバードライブ電位VOD、昇圧電位VPP、アレイ電位VARY、負電位VBB、プリチャージ電位VBLP等を挙げることができる。メインIO線MIOT,MIOBは、センスアンプ領域SAAにおいては第3配線層に設けられているが、メモリマットMATにおいては第1配線層に設けられている。第1配線層に設けられたメインIO線MIOT,MIOBと、第3配線層に設けられたメインIO線MIOT,MIOBとは、コンタクトプラグCP1を介して接続されている。コンタクトプラグCP2は、メインIO線MIOT,MIOBとサブアンプSUBの電気的接続に用いられる。メインIO線MIOT,MIOBとサブアンプSUBとの接続は、第2配線層に設けられたX方向の配線によって行われる。配線領域S1に設けられたメインIO線MIOT,MIOBのうち、メモリマットMAT上に位置する部分を第1配線層に移設することで第3配線層に得られた空きスペースは外部電源電位VSSの電源配線SSLを配線するための領域として使用される。この部分の電源配線SSLは、空きスペースの幅方向X方向の全体にわたって広く形成された非常に太い配線である。外部電源電位VSSの電源配線SSLはY方向に沿って一様に太いことが好ましいが、センスアンプ領域SAAにおいては第3配線層にメインIO線MIOT,MIOBが存在するので、センスアンプ領域SAA上においては線幅の細い複数の配線SSL2がメインIO線MIOT,MIOBを避けて配線されている。換言すれば、メインIO線MIOT,MIOBがあるところでは、細い電源配線SSL2とメインIO線MIOT,MIOBとが交互に配列されている。外部電源電位VSSの電源配線SSLをY方向に見るとき、電源配線SSLは、メインIO線MIOT,MIOBのあるところで線幅が実質的に細い配線部分SSL2、メインIO線MIOT,MIOBのないところで線幅が太い配線部分SSL1とを交互につないでなるものである。したがって、線幅が太い配線部分SSL1は、第1配線層に形成されたメインIO線と平面視で重なっていることになる。このように部分的に太い線幅の配線部分SSL1を設けることにより、電源配線の抵抗を下げることができる。図7は、メモリマットMAT上における第1配線層の具体的なレイアウトの一例を示す略平面図である。図7に示すように、第1配線層には主としてY方向に延びる多数のカラム選択線YSLが設けられている。本実施形態において、カラム選択線YSLは、メインIO線MIOT,MIOBを避けるよう、メモリマットMATの幅方向の中央部から両側に向かってX方向のどちらか一方に寄せられ、これによりメモリマットMATの前記中央部寄りに生じた空きスペースにメインIO線MIOT,MIOBが配置される。従来のカラム選択線YSLは、センスアンプ領域SAAから所定のピッチでY方向に延びる直線パターンであり、ピッチ変換されることなく真っ直ぐに延びていたが、これでは所望の位置にメインIO線MIOT,MIOBを配線することが難しい。そこで、カラム選択線YSLの配列ピッチを詰めてメインIO線MIOT,MIOBを形成すべき所望の位置に余白スペースを形成する。メインIO線MIOT,MIOBは、平面視で、X方向の位置が変更されることなく平面的には直線的に配線されることが好ましい。したがって、第1配線層におけるメインIO線MIOT,MIOBのX座標は、第3配線層におけるメインIO線MIOT,MIOBのX座標と同じであることが好ましい。また、メモリマットMAT内において互いに隣接する2本のメインIO線の間には、2本のカラム選択線YSLが配列されていることが好ましい。メインIO線の配列ピッチが広ければ3本以上のカラム選択線YSLを配列してもよい。一方のセンスアンプ領域SAAからY方向に延びるカラム選択線YSLは、メモリマットMAT内に進入してすぐに折れ曲がり、その後は真っ直ぐ進行し、反対側のセンスアンプ領域SAAに到達する直前で再び折れ曲がって元のX座標に戻る。こうして、カラム選択線YSLは折れ曲がりパターンを用いて、メインIO線MIOT,MIOBのレイアウト領域を迂回するように配線される。図示のように、Y方向に延びる第1配線層のメインIO線MIOT,MIOBはメモリマットMAT内で終端された線分パターンであるが、その両端はメモリマットMAT内に設けられたコンタクトプラグCP1を介して第3配線層のメインIO線MIOT,MIOBに接続されている。以上の構成により、Y方向に延びるメインIO線MIOT,MIOBはセンスアンプ領域SAA上の第3配線層とメモリマットMAT上の第1配線層とを交互に行き来する一本の信号線となる。第1配線層のセンスアンプ領域SAAにはセンスアンプSA、イコライズ回路EQ、カラムスイッチYSW等の構成に必要な各種配線パターンが存在して非常に込み合っており図3のセンスアンプ領域SAA内の破線ブロックU内を参照、ほぼ設計基準限界でのレイアウトを行っているため、メインIO線MIOT,MIOBを引き回すスペースは存在しない。一方、第1配線層のメモリマットMATには、カラム選択線YSLしか存在しておらず、設計基準よりも余裕を持ったレイアウトとなっている。そこで、本発明では、センスアンプ領域SAA上では従来通りメインIO線MIOT,MIOBを第3配線層にレイアウトし、メモリマットMAT上でのみ第1配線層にレイアウトする。そして、メインIO線MIOT,MIOBを第3配線層から第1配線層へ移設することによって生じた第3配線層の空きスペースを電源配線領域に割り当てる。したがって、電源抵抗を小さくすることができ、各キロブロックに対して安定した電圧供給が可能となる。なお、LPDDR3LowPowerDDR3では、LPDDR2LowPowerDDR2と比較してプリフェッチ数が2倍となり、クロック周波数が同じであればアレイ内の動作周波数が半分となることから、カラム選択線YSLの負荷隣接のカラム選択線との容量が増加しても特に問題でなく、所望の特性を得ることができる。また、メインIO線MIOT,MIOBが第3配線層と第1配線層と何度も行き来するので、コンタクト抵抗の分だけメインIO線の抵抗も増加するが、この点も、前述のようにアレイ内の動作周波数が半分となるので、特に問題にならない。図8は、第1配線層のレイアウトの他の例を示す略平面図である。図8に示す例では、メインIO線MIOT,MIOBがメモリマットMATの左右両側のより近くに配置されている。このようなメインIO線MIOT,MIOBを第1配線層にレイアウトするため、カラム選択線YSLは、メモリマットMATの幅方向の一方の片側から中央部に向かってラインが寄せられ、これによりメモリマットMATの前記一方の片側寄りに前記空きスペースが形成されている。上記のように、メインIO線MIOT,MIOBは、第3配線層から第1配線層に移設される場合でも、X座標が変更されることなく平面的には直線的に配線されることが好ましい。したがって、第3配線層においてメインIO線MIOT,MIOBがメモリマットMATの両サイドに寄って配置されている場合には、第1の配線層においてもこれと平面的に同じ位置に配置することが好ましく、そのためには、カラム選択線YSLをメモリマットMATの中央に詰めてレイアウトする必要がある。しかし、メインIO線MIOTの左側やメインIO線MIOBの右側にはカラム選択線YSLがほとんど存在しないことから、それらよりもメモリマットMATの中央寄りに位置するカラム選択線YSLをより中央寄りに詰めてレイアウトし、空きスペースを確保する。図8のレイアウトは、第1配線層におけるメインIO線MIOT,MIOBの長さが図7のレイアウトよりも短くなり、逆に第3配線層に配線されるIO線MIOT,MIOBの長さが図7のレイアウトよりも長くなるため、電源抵抗の観点からは図7のレイアウトのほうが有利である。しかし、メインIO線MIOT,MIOBをサブアンプSUBに引き込むための配線の配線長を短くすることができるので、メインIO線MIOT,MIOBの負荷を軽減することができる。以上説明したように、本実施形態による半導体装置は、従来構造において配線全体が第3配線層に設けられていたメインIO線MIOT,MIOBの一部を第1配線層に移設すると共に、第1配線層に設けられたカラム選択線YSLのメモリマットMAT内での配列ピッチを狭くすることで空きスペースを確保し、この空きスペースにメインIO線MIOT,MIOBの一部をレイアウトしたので、第3配線層が多数のメインIO線MIOT,MIOBにより広く占有され、これにより第3配線層の電源配線領域が狭められる問題を回避することができる。以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。"