"結晶欠陥又は非晶領域及び結晶無欠陥領域を有する基板表面を含む基板上にエピタキシャル層を形成する方法であって、前記結晶欠陥又は非晶領域を前記結晶無欠陥領域よりも優先的に研磨又はエッチングして、表面窪み領域を含む修飾基板表面を形成し、前記結晶無欠陥領域を被覆し且つ前記表面窪み領域を少なくとも部分的に埋めるように、前記修飾基板表面上にキャッピング層を堆積し、前記結晶無欠陥領域上の前記キャッピング層を除去して前記キャッピング層をパターン化し、少なくとも前記表面窪み領域内の一部に前記キャッピング層を残しながら露出した無欠陥領域を形成し、及び前記表面窪み領域内の前記キャッピング層が、前記表面窪み領域上の前記エピタキシャル層のエピタキシャル成長を制限する選択エピタキシにより、前記エピタキシャル層を形成する工程を含む方法。原子レベルの平滑性を与えるために前記エピタキシャル層の上面に前記選択エピタキシを行った後に化学機械研磨CMPを更に含む請求項1に記載の方法。前記優先的研磨又はエッチングは、湿式化学エッチングである請求項1に記載の方法。前記優先的研磨又はエッチングは、乾式化学エッチングである請求項1に記載の方法。前記優先的研磨又はエッチングは、化学機械研磨CMPである請求項1に記載の方法。前記堆積の前に、原子スケールの仕上がりとするための前記修飾基板表面の化学機械研磨CMPを更に含む請求項1に記載の方法。前記堆積はブランケット堆積であり、前記キャッピング層は、前記表面窪み領域上の前記エピタキシャル層の前記エピタキシャル成長を制限するマスキング機能を有する請求項1に記載の方法。前記堆積は、物理的、化学的若しくは蒸気堆積、又は電気化学若しくは無電解堆積である請求項7に記載の方法。前記パターン化は、化学機械研磨CMPである請求項1に記載の方法。前記エピタキシャル層は、ホモエピタキシャル層である請求項1に記載の方法。前記エピタキシャル層は、ヘテロエピタキシャル層である請求項1に記載の方法。前記基板は、10オングストローム~1mm厚の第1のIII族窒化物半導体層をその上に有するシリコンからなり、前記エピタキシャル層は、第2のIII族窒化物半導体層からなる請求項1に記載の方法。前記基板は、II-VI層のエピタキシャル層又はエピタキシャルIII族窒化物層をその上に有するSi、SiC、SiGe、Si-Ge-C、ダイアモンド、GaN、AlN、サファイア、CdTe、GaAs又はSiからなる請求項1に記載の方法。結晶欠陥又は非晶領域及び結晶無欠陥領域を含む基板表面組成を有する基板表面を備え、表面窪み領域により前記結晶欠陥又は非晶領域が前記基板表面から窪んだ基板と、前記結晶欠陥又は非晶領域の上端から前記基板表面に延びるキャップされた欠陥となるよう前記表面窪み領域を埋め、前記基板表面組成とは組成的に異なるキャッピング材料と、及び少なくとも1ヶ所の0.1μm2以上のサイズの領域における平均結晶欠陥密度が前記基板表面の又はその下の前記領域の平均結晶欠陥密度よりも2倍以上低い、前記基板表面上のエピタキシャル層からなるエピタキシャル構造。前記エピタキシャル層は、ホモエピタキシャル層からなる請求項14に記載のエピタキシャル構造。前記エピタキシャル層は、ヘテロエピタキシャル層からなる請求項14に記載のエピタキシャル構造。前記エピタキシャル層全体にわたる前記平均結晶欠陥密度は、108cm-2以下である請求項14に記載のエピタキシャル構造。前記エピタキシャル層は、IV、II-VI、III-V族材料、又は、前記II-VI族材料若しくは前記III-V族材料の二元、三元若しくは四元合金からなる請求項14に記載のエピタキシャル構造。前記エピタキシャル層の表面は、表面粗さが5Å未満の原子スケールの仕上げである請求項14に記載のエピタキシャル構造。前記基板は、10A~1mm厚の第1のIII族窒化物半導体層をその上に有するシリコンからなるエピ基板からなり、前記エピタキシャル層は、第2のIII族窒化物半導体層からなる請求項14に記載のエピタキシャル構造。前記第1及び第2のIII族窒化物半導体層は、AlGaN、AlN、InN及びGaNから互いに関連なく選択される請求項20に記載のエピタキシャル構造。前記基板はSiCからなり、前記エピタキシャル層はSiCからなる請求項14に記載のエピタキシャル構造。前記基板は、SiGeSi‐Ge‐C、SiC、GaAs又はCdTe、AlN、GaP又はサファイアからなる請求項14に記載のエピタキシャル構造。本発明の実施の形態では、低欠陥密度のエピタキシャル層を基板上に形成する方法、及び該方法によるエピタキシャル構造を記載している。低欠陥密度のエピタキシャル層は、一般にエピタキシャル層の全域にわたって延び、均一の微細構造を呈している。エピタキシは、ホモエピタキシ即ち、基板表面と同じ組成を有するエピタキシャル層でも、ヘテロエピタキシ即ち、基板表面とは異なる組成を有するエピタキシャル層でもよい。一般にエピタキシャル構造は、結晶欠陥領域及び無欠陥領域を含む基板表面組成を有する基板表面を備えた基板を含む。欠陥領域は基板表面から窪んでいる。キャッピング材料が表面窪み領域を埋め、欠陥領域の最上部から基板表面に延びるキャップされた欠陥を提供する。キャッピング材料は、基板表面組成とは組成的に異なる。基板表面上のエピタキシャル層は、少なくとも1ヶ所の0.1μm2以上のサイズの領域における平均結晶欠陥密度が、基板表面又はそれより下の同一の領域における平均結晶欠陥密度よりも2倍以上低くなっている。添付図面を参照して開示された実施の形態を説明する。なお、全ての図面を通して同様の符号が同様又は同等の要素を示すために用いられている。図面は原寸に比例して描かれたものではなく、単に開示する実施の形態を説明するためのものである。以下に、例示のための応用の実例を参照して、いくつかの態様を説明する。多数の特定の詳細、関係および方法が、開示された実施の形態を完全な理解を提供するために記載されることが理解されよう。しかし当業者は、開示された実施の形態が1つ以上の特定の詳細なしでも、又は、他の方法を使用して実施可能であることを容易に認識するであろう。他の例においては、開示された実施の形態を曖昧にしないために、周知の構造又は動作の詳細は示していない。開示された実施の形態は、幾つかの行為が異なる順序で及び/又は他の行為若しくは事象と同時に生じうることから、行為または事象の順序によって限定されない。更に、例示された全ての行為又は事象が、開示された実施の形態による方法を実行するために必要とされるのではない。開示された実施の形態は、低欠陥密度のエピタキシャル層の形成方法及び該方法によるエピタキシャル構造を含む。前記方法は、基板表面内で表面結晶欠陥をデリニエートするdelineate:発現させる、輪郭を付けること、及び、基板表面内にあるデリニエートされた欠陥をキャッピングすることを含み、それにより、後で行われるエピタキシャル成長の際に欠陥領域からの核生成がほぼ防止される、又は少なくとも制限される。欠陥デリニエーションdelineationにより、応力領域を除去し、欠陥を丸くし、歪み順応性を与えて、欠陥がキャップされた基板上に形成されたエピタキシャル層内の成長応力を低減することもできる。欠陥デリニエート領域は横方向に移動することができ、応力が緩和されるため、成長応力が主に低減されると考えられる。開示された実施の形態によれば、成長したエピタキシャル層の欠陥密度は、基板供給業者販売業者から受け取った基板のそのままの基板品質例えば、その欠陥密度に著しく左右されることが最早無いため、低価格のバルク基板例えば、バルクシリコンウェハを一般に使用することができ、これにより製造コストが大幅に低減できる。開示された実施の形態は、様々な材料に幅広く適用することができ、また上述したように、ホモエピタキシ及びヘテロエピタキシのいずれにも適用される。基板又はエピタキシャル層として使用される材料の例として、IV族、II-VI族、III-V族及びIV-VI族材料が挙げられるが、これに限定されない。ホモエピタキシの非限定的な例は、シリコン上のシリコン、GaN上のGaN、SiC上のSiC及びGaAs上のGaAsを含む。ヘテロエピタキシの非限定的な例は、Si上のSiGe、サファイア上のGaN、ヒ化ガリウム上のリン化アルミニウムガリウムインジウムAlGaInP、及びGaN上のGaxInyAlzNx、y、zが0~1.0まで変化し、通常xyz=1.0を含む。IV族材料は、ダイアモンドC、シリコンSi、ゲルマニウムGe等のIV族元素半導体から構成することができる。また、IV族材料は、SiC、シリコンゲルマニウムSiGe又はSi-Ge-C等のIV族化合物半導体から構成することもできる。II-VI族材料は、セレン化カドミウム、硫化カドミウム、テルル化カドミウムCdTe、酸化亜鉛ZnO、セレン化亜鉛ZnSe、硫化亜鉛ZnS及びテルル化亜鉛ZnTe、及びテルル化カドミウム亜鉛、テルル化水銀カドミウム、テルル化水銀亜鉛HgZnTe及びセレン化水銀亜鉛HgZnSeを含むII-VI三元合金半導体等のII-VI半導体から構成することができる。III-V族材料は、アンチモン化アルミニウムAlSb、ヒ化アルミニウムAlAs、窒化アルミニウムAlN、リン化アルミニウムAlP、窒化ホウ素BN、リン化ホウ素BP、ヒ化ホウ素BAs、アンチモン化ガリウムGaSb、GaAs、GaN、リン化ガリウムGaP、アンチモン化インジウムInSb、ヒ化インジウムInAs、窒化インジウムInN及びリン化インジウムInP、及び、ヒ化アルミニウムガリウムAlGaAs、AlxGa1-xAs、ヒ化インジウムガリウムInGaAs、InxGa1-xAs、リン化インジウムガリウムInGaP、ヒ化アルミニウムインジウムAlInAs、アンチモン化アルミニウムインジウムAlInSb、窒化ヒ化ガリウムGaAsN、ヒ化リン化ガリウムGaAsP、窒化アルミニウムガリウムAlGaN、リン化アルミニウムガリウムAlGaP、窒化インジウムガリウムInGaN、ヒ化アンチモン化インジウムInAsSb及びアンチモン化インジウムガリウムInGaSbを含むIII-V三元半導体合金、及び、リン化アルミニウムガリウムインジウムAlGaInP、またInAlGaP、InGaAlP、AlInGaPともいう、ヒ化リン化アルミニウムガリウムAlGaAsP、ヒ化リン化インジウムガリウムInGaAsP、ヒ化リン化アルミニウムインジウムAlInAsP、窒化ヒ化アルミニウムガリウムAlGaAsN、窒化ヒ化インジウムガリウムInGaAsN、窒化ヒ化インジウムアルミニウムInAlAsN及び窒化ヒ化アンチモン化ガリウムGaAsSbNを含むIII-V四元半導体合金、及び、窒化ヒ化アンチモン化ガリウムインジウムGaInNAsSb及びアンチモン化ヒ化リン化ガリウムインジウムGaInAsSbPを含むIII-V五元半導体合金を含むIII-V半導体から構成することができる。IV-VI族材料は、セレン化鉛PbSe、硫化鉛PbS、テルル化鉛PbTe、硫化スズSnS及びテルル化スズSnTe、及び、テルル化鉛スズPbSnTe、テルル化タリウムスズTl2SnTe5及びテルル化タリウムゲルマニウムTl2GeTe5を含むIV-VI三元半導体を含むIV-VI半導体から構成することができる。また、上述した材料の合金も、一般に全て含まれる。ここで図1を参照すると、本発明の一実施の形態に係る、結晶基板表面上に低欠陥密度のエピタキシャル層を形成するためのDCAP法100が示されている。ステップ101では、表面に結晶欠陥又は非晶領域及び結晶無欠陥領域を有する基板が設けられる。基板は、バルク基板、エピタキシャル基板又は被覆基板とすることができる。バルク基板とは、厚さが少なくとも50μmの全体にわたって同様の組成の基板をいう。被覆基板は、厚さが5Åオングストローム~1mmの膜で覆われたバルク基板である。この膜は、単層であっても多層であってもよい。エピタキシャル基板は、通常5オングストローム~1ミリの厚さを有し、市販の基板上で成長等を行ったエピタキシャル膜をその上に有するバルク基板とすることができる。エピタキシャル基板は、単層であっても多層であってもよい。また、エピタキシャル基板は、1つ以上の被覆層と続いて複数のエピタキシャル層を有するバルク基板とすることができる。単数又は複数の下層は、エピタキシャル配向を有しても非エピタキシャル配向を有してよい。一般的に薄いエピタキシャル層をその上に含む基板上に低欠陥密度のエピタキシャル層を成長させる、開示される実施の形態において、エピタキシャル層を明確にするために、本明細書でエピタキシャル層と呼ばれるものは、本明細書で詳細に説明する低欠陥密度のエピタキシャル層を一般に指し、一方、エピタキシャル基板によって提供される下層は、本明細書では一般に下層エピタキシャル層と称する。上述したように、基板及び存在する場合下層エピタキシャル層は、IV、II-VI、III-V及びIV-VI族材料、VI、II-VI、III-V族材料の二元、三元又は四元合金、エピタキシャル層形成のためのエピタキシャル関係を有するその他の材料、若しくは、上述したような薄い下層エピタキシャル層から互いに独立して選択することができる。例えば、特定の実施の形態において、基板は、シリコン、SiC又はSiGe、GaAs、GaP又はGe、ダイアモンド、サファイア、酸化亜鉛及びAlGaN、AlN、InN又はGaN等のIII窒化物からなり、下層エピタキシャル層は、AlGaN、AlN、InN、GaN等のIII族窒化物半導体、又は、II-VI族化合物又はIV族材料から構成することができる。別の特定の実施の形態において、基板はSiCからなり、下層エピタキシャル層はSiCからなる。更に別の特定の実施の形態において、基板はダイアモンドからなる。ステップ102では、基板表面の結晶欠陥又は非晶領域を結晶無欠陥領域よりも優先的に研磨又はエッチングし、表面窪みrecessed又は凹み領域を含む修飾基板表面を形成することで、欠陥をデリニエートする。一実施の形態においては、優先的研磨又はエッチングは、湿式化学エッチングからなる。他の実施の形態においては、優先的研磨又はエッチングは、プラズマエッチングや反応性イオンエッチングRIE等の乾式化学エッチングからなる。その他の優先的化学エッチング工程として、誘導結合プラズマICPエッチング及び化学アシストイオンビームエッチングを含むことができる。更に他の実施の形態においては、優先的研磨又はエッチングは、化学機械研磨CMPからなる。CMPでは、スラリーの供給を伴った重合体パッド等の研磨パッドに対して、基板を移動させる。スラリーは、化学物質と粒子の混合物である。粒子は、主として、シリコン、アルミニウム又はジルコニウムの酸化物、若しくは、シリコン、ホウ素、タンタル又はダイアモンドの炭化物又は窒化物である。化学物質は、主として、界面活性剤、酸化剤及びpH調整添加剤からなる。通常のpHの範囲は0.5~13.5であり、H2O2、オキソン、フェリシアン化合物ferricynates、過塩素酸塩及び過マンガン酸塩等の過化合物等の酸化剤が添加される。界面活性剤は、アニオン性、カチオン性又は非イオン性界面活性剤とすることができる。ハロゲン化物、硫酸塩、硝酸塩等の塩類を使用することができる。典型的な研磨圧は、0.1~20psiの範囲とすることができ、また、粒子含量は、0.0~50まで変化させることができる。粒径は、一般に2nm~100μmまで変化させることができる。CMPプロセスは、結晶欠陥又は非晶領域及び結晶無欠陥領域において均一に材料を除去するよう構成することができる。CMPは欠陥をデリニエートするためのもので、結晶無欠陥領域と比較して、欠陥又は非晶領域の除去率が概して高く、表面窪み領域を形成する。これは、欠陥又は非晶領域では、CMPスラリーの化学的性質に対する反応性をより高くすることができるか、又は、より軟質にすることができるので、機械的除去がより簡単となるからである。欠陥領域と無欠陥領域の間の研磨選択性により、欠陥デリニエーションが可能となる。選択比は、無欠陥領域と欠陥領域における研磨速度の比として定義することができる。同一の研磨条件では、欠陥デリニエーションのために、この比を0.0~0.999の範囲としなければならない。各領域の研磨速度は、1Aオングストローム/時から10mm/時まで変化させることができる。一般に欠陥デリニエーションがより簡単に行えるので、一般的に低研磨速度比とすることが望ましい。研磨選択比は、0.98未満とすることができ、例えば0.90未満である。このように、欠陥デリニエーションのためのCMPプロセスの化学的又は機械的作用は、概して無欠陥領域と比べ欠陥領域では高い。欠陥デリニエーションCMPの場合、結晶無欠陥領域は、結晶欠陥領域と比べ研磨速度が低い。欠陥デリニエーションCMP後の無欠陥領域は、概して非常に平坦で、原子スケール粗さである表面粗さが低く、本明細書においては、5Arms未満の粗さとして定義される。窪み領域は、基板の全面積の50未満から基板の全面積の0.0001の低さまで変化させることができる。窪み領域の深さは、5Åオングストロームから100μmまで変化させることができる。各窪み領域の面積は、0.1μm2から10,000μm2まで変化させることができる。窪み構造の数は、材料の欠陥密度に応じて1/cm2から1014/cm2まで変化させることができる。以下に組み合わせて説明するステップ103及び104は、ダマシンプロセス例えば、銅ダマシンと本質的に類似しており、共に欠陥をキャッピングするように機能し、ともに、表面窪み領域からなる開口を埋め、続いて過剰に堆積した材料を除去する工程を含んでいる。ステップ103は、結晶無欠陥領域を被覆し、表面窪み領域を少なくとも部分的にしかし一般的には完全に埋めるように修飾基板表面上にキャッピング層を堆積する工程を含む。キャッピング層材料は、一般に、基板表面組成と組成的に異なる非晶物質又は多結晶材料からなる。キャッピング層の堆積は、一般にブランケット無マスク堆積であり、以下に説明する後続のパターン化の後のキャッピング層には、表面窪み領域上のエピタキシャル層の成長を制限するマスキング機能がある。施されたキャッピング層の通常の膜厚は、表面窪み領域の深さと合致するか、又は、表面窪み領域の深さよりも小さく、又はそれ以上5A~100μmとすることができる。キャッピング層は、一般に、CVD、LPCVD、又はPECVDプロセス、PVD、スピンコーティング、若しくは、一般的な他の物理的、化学的、又は電気化学的、若しくは無電解堆積方法で行われるブランケット即ち、無マスク堆積による。通常のプロセスにおいては、ブランケットキャッピング層は表面窪み領域を埋め、表面窪み領域上に延び、またその横方向にも堆積され、その後エッチバック又は研磨されてキャッピング層を画定し、過剰充填領域のキャッピング層を除去する。キャッピング層は、無欠陥領域が露出するキャッピングされていない表面領域上の成長速度と比較して、エピタキシャル膜の成長速度が少なくとも20~100低い100低いとは、成長無しに相当する層として定義することができる。上述したように、一実施の形態においては、低欠陥密度のエピタキシャル膜では、欠陥がキャップされた領域からは核が発生しない。キャッピング層は、例えば、シリカ、窒化ケイ素又はオキシ窒化ケイ素、金属、非金属、セラミック、フォトレジスト、結晶又は非晶物質から構成することができる。また、キャッピング層は、耐熱金属、ポリマ、セラミック、複合材料、ガラス、又は一般にそのいずれかの組み合わせからなるような金属又は金属合金から例えば、電気化学又は無電解堆積によりなることもできる。ステップ104は、結晶無欠陥領域上のキャッピング層を除去してキャッピング層をパターン化し、少なくとも表面窪み領域内の一部にキャッピング層を残しながら、露出した無欠陥領域を形成する工程を含む。一実施の形態においては、パターン化はCMPからなる。CMPは、無欠陥領域からキャップされた材料の上塗層過剰部分を除去し、表面窪み領域内のキャッピング材料を残す。また、キャッピング層のCMPは、様々な条件下で行うことができる。一般的にCMPプロセスでは、0.1~20psiの範囲の研磨圧で、あらゆる重合体パッドを使用することができる。欠陥デリニエーションの項で上述したように、スラリー組成は変えることができる。CMPの研磨速度は、0.01Åオングストローム/分~10μm/分まで変化させることができる。別の実施の形態において、パターン化は、RIEや化学エッチング等の乾式化学エッチングを含んでいる。ステップ105は、露出した結晶無欠陥領域上に低欠陥密度のエピタキシャル層を形成する選択エピタキシを含み、表面窪み領域内のキャッピング層が、表面窪み領域上のエピタキシャル層のエピタキシャル成長中の核形成を制限し、一般的には防止する。低欠陥密度の層の形成又はエピ成長は、垂直成長でも横方向成長でもよく、その組み合わせでもよい。無欠陥領域で成長が行われるため、一般にかかる表面では低エピタキシャル成長がもたらされる。任意で、方法100は、堆積ステップステップ103の前に修飾基板表面のCMPを含むことができ、本明細書で定義する5Arms未満の原子スケールの表面粗さで仕上げを行うことができる。別の任意のステップは、CMPを含む工程を用いるステップ105の後で、エピタキシャル層を平坦化することからなる。図2A~Fは、本発明の一実施形態に係る、ベース基板層101上に薄いGaN下層GaNunderlyingエピタキシャル層102を有するエピ基板120上のGaNエピタキシャル層115として示される、低欠陥密度のエピタキシャル層を基板上に形成するための典型的DCAPホモエピタキシプロセスの流れを示す連続断面図である。図2Aに示すように、薄いGaN下層エピタキシャル層102は、上面103を含み、また、転位として示される結晶欠陥又は非晶領域111と結晶無欠陥領域112を含む。転位111は、GaN下層エピタキシャル層102の全層厚に延びるものとして示されるが、層厚の一部にのみ延びてもよい。図2Bは、優先的研磨又はエッチングの後の断面図を示し、欠陥をデリニエートしGaN下層エピタキシャル層102の表面103を修飾することにより、図示される表面窪み領域113が形成される。図2Cは、表面窪み領域113を埋めるものとして示されるキャッピング層材料108の堆積後の断面図を示す。図2Dは、キャッピング層108のパターン化の後の断面図を示しており、CMPプロセス等によりキャップされた欠陥113aが形成されている。図2Eは、エピタキシャルGaN層等のエピタキシャル層115を薄いGaN下層エピタキシャル層102の表面103上に形成する選択エピタキシの後の断面図を示す。エピタキシの際のエピタキシャル層115の横方向成長により、キャップされた欠陥113aからは成長しないエピタキシャル層115を、キャップされた欠陥113a上に形成することが可能となる。図2Fは、低欠陥密度のエピタキシャル層115の表面にCMPを施して原子的に平滑な仕上げ即ち、5Arms未満の表面粗さとした後のエピタキシャル構造100を示す。構造体100は、ベース基板101、及びベース基板101上に形成され、エピタキシ用の基板表面103を提供する薄いGaN下層エピタキシャル層102を含んで示される。下層エピタキシャル層102は、転位として示される結晶欠陥領域111と結晶無欠陥領域112を含んで示される。欠陥領域111は、酸化ケイ素、オキシ窒化ケイ素、窒化ケイ素又はその他の非晶物質又は多結晶材料等のキャッピング材料108で埋められ、キャップされた欠陥113aとして示される上述の表面窪み領域113であった部分によって、基板表面103よりも窪んでいる。キャップされた欠陥113a内のキャッピング材料108は、欠陥領域111の最上部表面窪み領域113であった部分の最下部からGaN下層エピタキシャル層102の表面103まで延びる。キャッピング材料108は、無欠陥領域におけるGaN下層エピタキシャル層102の表面103の組成とは組成的に異なる。GaN下層エピタキシャル層102の表面103上のエピタキシャル層115では、少なくとも1ヶ所の0.1μm2以上のサイズの領域における平均結晶欠陥密度が、GaN下層エピタキシャル層102の表面103又はそれより下のその領域の平均結晶欠陥密度よりも2倍以上低い。典型的な実施の形態においては、低欠陥密度のエピタキシャル層115の領域は、ウェハ全体にわたっているウェハの端部除外領域等のウェハ端部を除く。典型的な実施の形態においては、エピタキシャル層115全体にわたっての平均結晶欠陥密度は、108cm-2以下、例えば、106cm-2以下であり、一般的に、基板表面ホモエピタキシの場合又は下層エピタキシャル層の表面ヘテロエピタキシの場合の又はその下の領域の平均結晶欠陥密度よりも少なくとも2倍低い、例えば、1~5桁低い。またエピタキシャル層115は、一般にその全面積にわたって均一な微細構造を有している。本明細書において均一な微細構造は、ウェハの端部除外領域以外の全面上のエピタキシャル層115の欠陥密度が109cm-2以下エッチピット密度で測定したものと定義する。本明細書に記載のエピタキシャル層による均一な微細構造は、ウェハ面にわたって微細構造品質が変化する領域即ち、横方向に交互に存在する高低欠陥領域を含む上記背景技術で説明した従来のELOGで生成されたエピタキシャル層の不均一な微細構造と比較することができる。ELOGで生成されたエピタキシャル層について、高欠陥領域の欠陥密度は、低欠陥領域の欠陥密度と比較して一般に少なくとも4桁高い1012cm-2以上である。図3A~Fは、バルクSiC基板301上に低欠陥密度のSiCエピタキシャル層315を形成するための典型的なプロセスの工程を含む本発明の一実施形態に係る典型的DCAPプロセスの流れを示す連続断面図である。図3A~Fは、図2A~Fについて上述した順序に追従する。結晶欠陥111は、溶融KOHエッチングを用いてデリニエートされた転位として示される。低欠陥密度のSiCエピタキシャル層315の形成は、垂直成長によるものでも横方向成長によるものでもよく、垂直及び横方向成長の組み合わせによるものでもよい。図3Fは、SiC構造上のエピタキシャルSiCを示し、低欠陥密度のSiCエピタキシャル層315の表面は、図3Eに図示する構造の以下に説明するCMP等による原子的に平滑な仕上げとなっている。開示される実施の形態は、様々な工程に組み込むことができ、様々な装置及び関連装置を形成することができる。半導体基板は、その中に様々な要素を及び/又はその上に様々な層を含んでもよい。これらは、バリア層、その他の誘電体層、素子構造、及びソース領域、ドレイン領域、ビット線、ベース、エミッタ、コレクタ、導電線及び導電性ビアを含む能動素子及び受動素子、及び発光素子、ダイオード又はトランジスタ等の装置を含むことができる。更に、本発明の実施の形態は、バイポーラ、CMOS、BiCMOS及びMEMSを含む様々なプロセスで使用することができる。以下の具体的な実施例により、開示される実施の形態を更に説明するが、いずれの場合も開示される実施の形態の範囲又は内容を制限するものと解釈してはならない。実施例1:GaN基板上のGaNエピタキシ下層上のホモエピタキシGaNウェハは様々な異なる販売業者から入手することができる。優先的エッチング又は研磨プロセスで、GaNウェハ上の結晶欠陥領域を選択的にエッチングするステップ102。このエッチングは、GaN基板内及びその上に成長するエピタキシャル膜内の応力も減少させる。GaNウェハは、KOH溶液を含む熱リン酸又は水酸化物等の溶液を使用する標準的な湿式化学技術を用いてエッチングすることができる。プロセスの際の基板温度の作用とエッチング時間は、通常の実験により決定することができる。表面窪み又は凹み領域エッチングピットの深さとその直径は、一般に、プロセス条件例えば、エッチング時間と温度及び欠陥の性質例えば、転位の双方に依存する。湿式化学エッチングは、ウェハの無欠陥領域を粗くしてしまう場合がある。エッチング深溝の面積体積は、エッチングの集中状態、温度及び/又はエッチング時間を調整することによって制御することができる。湿式化学エッチングにより更に表面粗さが大きくなっても、次のCMPプロセスでほぼ除去することができる。例えば、修飾基板表面を有し、優先的にエッチングされた基板にCMPを施し、原子スケールの仕上げとすることができる。LPCVD又はPECVDは、キャッピング層を堆積するために使うことができる。上述したように、キャッピング層は、シリカや窒化ケイ素等の材料からなることができる。この後、キャッピング層のCMPプロセスを施し、キャッピング層の過剰部分を選択的に除去する即ち、無欠陥領域上のキャッピング層を除去し、露出した無欠陥領域を形成することができる。窪み構造は、シリカ系スラリーを用いたCMPプロセスで形成することもできる。スラリーのpHは、一般に0.1~13.5の間とすることができる。粒子含量は、0.0001~50重量まで変化させることができる。研磨速度は、2Å/hrから5μm/hrまで変化させることができる。また、γアルミナやその他の酸化物等の他の粒子も、一般に使用することができる。粒子の硬度は、通常、基板の硬度よりも小さい。研磨選択比は、シリカをベースとしたプロセスを用いて、一般に0.999未満から変化させることができる。CMPプロセスには、特定の研磨パッドアリゾナ州フェニックスのRodel社製のIC1000研磨パッドを使用することができる。比較的硬い研磨パッドは、ウェハ表面上で著しく歪むことがないため、より優れた表面平面性を確保する。使用できる研磨パッドの他の例として、RohmHass社製のポリテックスPOLITEXパッドやCabotMicroelectronics社製のD-100パッドが挙げられる。また、様々な硬度ショアD硬度5以上の重合体パッドも使用できる。酸性または塩基性のpH0.1~13.5のシリカ含有スラリーを使用し、GaN研磨プロセス中の表面ステップテラスの形成を確実とすることができる。ステップ又はテラスは、テラスステップキンクモデルに従った、結晶成長又は溶解過程中に形成される二原子層ステップ構造として定義することができる。シリカ又は窒化ケイ素等のキャッピング層の研磨には、アルカリ性スラリーpH:7.1~14を使用することもできる。研磨で生じた損傷、表面の原子スケール形態及び清浄度は、AFM測定、XPS測定及びTOF-SIMS測定を含む様々な方法を使って判定することができる。AFM測定は、rms表面粗さ及びGaN表面における単原子ステップの有無の判定に使用することができる。XPS測定は、GaNの表面改質の性質表層のGa-O-形成の判定に使用することができる。TOF‐SIMSは、GaN表面上の汚染層/膜の有無の判定に使用することができる。TEM及び複結晶X線回折測定は、表面下損傷を判定するために行うことができる。複数の膜からなる単結晶GaNは、分子線エピタキシMBE及び有機金属化学蒸着装置又はHVPE水素化物気相エピタキシャル等の様々な技術を用いて成長させることができる。これらの技術は、化合物半導体産業用の装置品質の材料を生産するために現在業界で使用されている能力範囲を幅広くしている。GaNエピタキシャル層の膜厚は、0.1~100μmとすることができ、例えば、特定の実施の形態においては、およそ2~4μmである。上述したように、エピタキシャル層を例えばCMPで研磨し、表面粗さを減少させることができる。CMPは、成長したエピタキシャルGaN膜が、例えば5μm×5μm未満の範囲にわたってAFMで測定した表面粗さが5Å未満の原子的に平滑な表面となるよう確実に仕上げることができる。異なる化学性質のスラリーを使用することで、原子テラスが形成された殆どスクラッチのないGaN表面を作ることができる。発明者らは、特定の化学作用での表面反応を増進させることにより上述のテラスの形成が促進することを発見した。原理的に、化学反応性を増大させる化学作用は、表面上にテラス構造を形成する能力も高める。実施例2:SiC基板上のSiCエピタキシ上述の図3A~Fと同様に、基板上のホモエピタキシSiC基板は様々な異なる販売業者から入手することができる。溶融KOH溶液等の標準的な湿式化学技術を用いて、SiC基板例えば、1cm×1cmを優先的にエッチングすることができる。このエッチングで、SiCウェハ表面の欠陥領域を優先的にエッチングする。窪み又は凹み領域即ち、エッチングピットの密度は、ウェハ内の欠陥の密度によって判定することができる。更に、エッチングピットの深さ及びその直径は、一般に、プロセス条件エッチング時間と温度及び欠陥の性質例えば、転位の双方によって決まる。エッチング深溝の面積体積は、エッチングの集中状態、温度及び時間を調整することで制御することができる。上述したように、優先的エッチングの後の表面粗さはいずれもCMPプロセスでほぼ除去することができ、原子スケールの仕上がりを実現するだけでなく、オーバーエッチングをなくしてピットの深さを浅くする。キャッピング層の堆積例えば、蒸発又はスパッタリング:PVD、LPCVD又はPECVDとその後のCMPは、欠陥のキャッピングに使用することができる。キャッピング層は、炭素、TaC、又は成長過程の温度と成長技術成長に使用される化学蒸気輸送法又は高温化学蒸気輸送法に応じてキャッピング層として使用できる全てのその他の材料からなることができる。上述したように、キャッピング層の堆積に続き、一般にCMPを用いてキャッピング層を研磨し、基板表面の無欠陥領域から除去する。研磨により、a以前は欠陥の無かった領域における欠陥の最小化及びbマスクした欠陥領域の平坦化を確実とすることができる。上述のGaNの加工と同様に、CMPプロセスには、特定の硬い研磨パッドRodel社製のIC1000研磨パッド、5を超えるショアD硬度を使用することができる。上述したように、酸性または塩基性のpHのシリカスラリーを使用し、SiC研磨プロセス中に表面ステップの形成を確実とすることができる。キャッピング層の研磨には、キャッピング層材料に応じ、アルカリ性スラリー又は酸性スラリーも使用することができる。研磨で生じた損傷、表面の原子スケール形態及び清浄度は、AFM測定、XPS測定及びTOF‐SIMS測定を含む様々な方法を使って判定することができる。AFM測定は、rms表面粗さ及びSiC表面における二原子層ステップの有無の判定に使用することができる。XPS測定は、SiCの表面改質の性質表層のSi-O-形成を判定することができる。TOF-SIMSは、SiC表面上の汚染層膜の有無を判定することができる。TEM及び複結晶X線回折測定は、ウェハの表面下損傷を判定するために使用することができる。SiCエピタキシャル層は、化学気相蒸着、高温化学気相蒸着又は物理蒸気輸送法を含む様々な技術を用いて成長させることができる。これら3つの技術は、化合物半導体産業用の装置品質の材料を生産するために現在業界で使用されている能力範囲を幅広くしている。SiC膜の膜厚は、一般におよそ0.01~100μmの範囲であるが、この範囲より高くても低くてもよい。エピタキシャル膜は、KOH腐食試験、TEM、SEM及びX線回折等の標準的材料特性評価技術で評価することができる。上述したように、SiCエピタキシャル層を例えばCMPで研磨し、表面粗さを減少させることができる。このプロセスにより、一般に、成長したエピタキシャルSiC膜が、原子的に平滑な表面に仕上がることが確実となる。同様に、このプロセスを使用し、一般にあらゆる結晶物質、特に、元素半導体、IV、II-VI、III-V及びIV-VI族半導体、及びその合金から低欠陥ホモエピタキシャル膜を形成することができるその例として、Si上のSi、Ge上のGe、SiGe上のSiGe、GaN上のGaN、AlN上のAlN、AlGaN上のAlGaN、InN上のInN、InGaN上のInGaN、InAlGaN上のInAlGaN、HgCdTe/Cdが挙げられる。実施例3:SiC基板上のGaNエピタキシヘテロエピタキシの例図4A~Hは、SiC基板401上に低欠陥密度GaNエピタキシャル層415を形成するための典型的プロセスを含む別の実施形態に係る典型的DCAPプロセスの流れを示す連続断面図である。SiC基板は様々な異なる販売業者から手に入るが、一般に、刃状、らせん、その混合又は総体的な構造上の欠陥例えば、マイクロパイプ、超螺旋転位、平面欠陥、三角又は多角のコメット欠陥、積層欠陥、双晶、反転分域境界及び包有物を含む欠陥密度が高い。SiC基板401例えば、1cm×1cmの図4A~Hで転位として示される結晶欠陥領域111は、溶融KOH溶液等の標準的な湿式化学技術を用いて優先的にエッチングすることができ、図4Bに表面窪み113を有して示される断面図となる。このエッチングでSiCウェハ表面上の欠陥領域111を優先的にエッチングし、表面窪み領域113を形成する。窪み又は凹み領域即ち、エッチングピットの密度は、ウェハ内の欠陥の密度によって判定することができる。更に、エッチングピットの深さ及びその直径は、一般に、プロセス条件エッチング時間と温度及び欠陥の性質例えば、転位の双方によって決まる。エッチング深溝の面積体積は、エッチングの集中状態、温度及び時間を調整することで制御することができる。上述したように、優先的エッチングの後の表面粗さはいずれもCMPプロセスでほぼ除去することができ、原子スケールの仕上がりを実現するだけでなく、過剰なエッチングをなくしてピットの深さを浅くし、CMPの後の断面図を示す図4Cのようになる。図4D~4Fは、AlN等の核形成層404の堆積後に得られた断面図を示し、キャッピング層108の堆積とキャッピング層の過剰部分のCMP除去がそれぞれその後に続く。図4Dに示すAlN層等の核形成層404は、MBEやMOCVD等の様々な技術を用いて成長させることができる。その後、単結晶様GaN又はAlGaN膜からなるエピタキシャル層415を、MBE、HVPE、MOCVD又は下層上にエピタキシャル膜を形成するいずれかの成長技術又は技術の組み合わせによる等様々な技術を用いて成長させることができ、その結果、図4Gに示す断面図のようになる。これらの2つの技術は、化合物半導体産業用の装置品質の材料を生産するために現在業界で使用されている能力範囲を幅広くしている。エピタキシャルGaN又はAlGaN膜の膜厚は、およそ2~4μmとすることができる。上述したように、エピタキシャル層415を例えばCMPで研磨し、表面粗さを減少させることができ、その結果、図4Hに示す装置の断面図のようになる。このプロセスにより、成長したエピタキシャルGaN又はAlGaN層415が、原子的に平滑な表面に仕上がることが確実となる。異なる化学性質のスラリーを使用することにより、原子テラスが形成された殆どスクラッチのないGaN表面を作ることができる。発明者らは、特定の化学作用での表面反応を増進させることによりテラスの形成が促進することを発見した。原理的に、化学反応性を増大させる化学作用は、表面上にテラス構造を形成する能力も高める。同様に、このプロセスは、結晶物質、特に、半導体又は化合物半導体材料及びそれらの合金をいずれのヘテロエピタキシにも使用することができ、例えば、Ge上のSi、Si上のGe、Si上のSiGe、SiC上のGaN、GaN上のAlGaN、AlN上のGaN、GaN上のInN,GaN及びその合金上のInGaAlN等である。本発明の様々な実施の形態を上記に説明してきたが、これらは実例としてのみ示されるであって、これらに限定されるものではないことを理解されたい。本明細書の開示に従い、開示される実施の形態の精神及び範囲を逸脱することなく、開示される実施の形態に様々な変更を行うことができる。従って、本発明の実施の形態の範囲は上記に明瞭に説明した実施形態のいずれによっても制限されるべきではない。むしろ、本発明の範囲は、以下の特許請求の範囲及びその均等物によって定義されるべきである。本発明の実施の形態を1つ以上の実施形態に関連させて例示及び説明してきたが、本明細書及び添付図面を読み、理解することにより当業者は同等の変更および修正に至るであろう。また、特定の特徴が幾つかの実施形態のうちただ1つに対して開示されている場合があるが、そのような特徴は、いずれかの任意又は特定の用途にとって望ましく且つ有利であろう他の実施形態における1つ以上の他の特徴と組み合わせ得るものである。本明細書で使用する用語は、単に特定の実施の形態を説明するためのものであって、本発明の実施の形態を限定するものではない。本明細書で使用するように、単数形を示す1つのa、anおよびそのtheは、文脈がはっきりとそうでないことを示さない限り複数形も含むものとする。更に、含む/含んでいるincluding、includes、having、has、withという用語とその変形が詳細な説明及び/又は請求項の範囲のいずれかで使用される範囲において、このような用語は、用語具備するに類似した形で含められることが意図されている。特に定義しない限り、本明細書で使用する全ての用語技術的および科学的用語を含むは、発明の実施の形態が属する技術分野の当業者によって一般に理解されるものと同じ意味を有する。更に、例えば一般に使用される辞書で定義されるような用語は、関連する技術の文脈においてそれらの意味と整合している意味を有するように解釈されるべきであり、本明細書において明示的にそのように定義されない限り、理想化した又はあまりに形式的意味では解釈されないということが理解されよう。"