"電流駆動されるダイオード型発光素子と前記ダイオード型発光素子を制御する薄膜トランジスタとを1つの画素回路として、前記画素回路をマトリクス状に配置したアクティブマトリクス型表示アレイと、前記マトリクスの各列に対応して設けられ、対応する列の画素回路にデータ信号を供給するデータラインと、前記データラインへの前記データ信号の供給を制御するデータドライバと、前記マトリクスの各行に対応して設けられ、対応する行の画素回路に選択信号を供給するゲートラインと、前記ゲートラインに選択信号を供給するゲートドライバと、前記データドライバ及びゲートドライバを制御する制御回路と、を有するアクティブマトリクス型表示装置であって、前記データドライバは、2系統以上の信号バスを有し、前記制御回路は、前記2系統以上の信号バスのそれぞれにビデオ信号を供給する2系統以上のビデオ回路と、前記ビデオ回路から供給されるビデオ信号を前記2系統以上の信号バスのいずれかの系統に供給するかを切り替える切替手段とを有し、前記切替手段によって、前記信号バスと前記ビデオ回路の接続をライン毎に切り替えると共に、フレーム毎に接続が異なるように切り替え、前記画素回路は、一端の電位が所定電位に固定された保持容量と、前記保持容量の非固定電位端子に一方の非制御端子が接続され、他方の非制御端子が前記データラインに接続され、制御端子が前記ゲートラインに接続されたゲートトランジスタと、制御端子が前記保持容量の非固定電位端子に接続され、一方の非制御端子が電源ラインに接続されて前記ダイオード型発光素子への駆動電流を制御する駆動トランジスタと、制御端子が前記点灯ラインに接続され、一方の非制御端子が前記駆動トランジスタの非制御端子に接続され、他方の非制御端子が前記ダイオード型発光素子に接続されて前記ダイオード型発光素子の駆動電流のオンオフを制御する点灯制御トランジスタと、を有することを特徴とするアクティブマトリクス型表示装置。請求項1記載の装置において、前記ビデオ信号は第1系統及び第2系統を有し、前記データドライバは、奇数フレームにおいては奇数ラインの第1データラインは前記第1系統のビデオ信号を供給するとともに前記第1データラインに隣接する同色の第2データラインは前記第2系統のビデオ信号を供給し、偶数ラインの前記第1データラインは前記第2系統のビデオ信号を供給するとともに前記第2データラインは前記第1系統のビデオ信号を供給し、偶数フレームにおいては奇数ラインの第1データラインは前記第2系統のビデオ信号を供給するとともに前記第2データラインは前記第1系統のビデオ信号を供給し、偶数ラインの前記第1データラインは前記第1系統のビデオ信号を供給するとともに前記第2データラインは前記第2系統のビデオ信号を供給することを特徴とするアクティブマトリクス型表示装置。請求項1または2に記載の装置において、前記ダイオード型発光素子は有機EL素子であることを特徴とするアクティブマトリクス型表示装置。図12の回路において、データラインはシフトレジスタからの信号を用いて駆動できるが、このような駆動方法を基本としつつ、より高精細なディスプレイを実現することが望まれている。本発明に係るアクティブマトリクス型表示装置は、電流駆動されるダイオード型発光素子と前記ダイオード型発光素子を制御する薄膜トランジスタとを1つの画素回路として、前記画素回路をマトリクス状に配置したアクティブマトリクス型表示アレイと、前記マトリクスの各列に対応して設けられ、対応する列の画素回路にデータ信号を供給するデータラインと、前記データラインへの前記データ信号の供給を制御するデータドライバと、前記マトリクスの各行に対応して設けられ、対応する行の画素回路に選択信号を供給するゲートラインと、前記ゲートラインに選択信号を供給するゲートドライバと、前記データドライバ及びゲートドライバを制御する制御回路と、を有するアクティブマトリクス型表示装置であって、前記データドライバは、2系統以上の信号バスを有し、前記制御回路は、前記2系統以上の信号バスのそれぞれにビデオ信号を供給する2系統以上のビデオ回路と、前記ビデオ回路から供給されるビデオ信号を前記2系統以上の信号バスのいずれかの系統に供給するかを切り替える切替手段とを有し、前記切替手段によって、前記信号バスと前記ビデオ回路の接続をライン毎に切り替えると共に、フレーム毎に接続が異なるように切り替え、前記画素回路は、一端の電位が所定電位に固定された保持容量と、前記保持容量の非固定電位端子に一方の非制御端子が接続され、他方の非制御端子が前記データラインに接続され、制御端子が前記ゲートラインに接続されたゲートトランジスタと、制御端子が前記保持容量の非固定電位端子に接続され、一方の非制御端子が電源ラインに接続されて前記ダイオード型発光素子への駆動電流を制御する駆動トランジスタと、制御端子が前記点灯ラインに接続され、一方の非制御端子が前記駆動トランジスタの非制御端子に接続され、他方の非制御端子が前記ダイオード型発光素子に接続されて前記ダイオード型発光素子の駆動電流のオンオフを制御する点灯制御トランジスタと、を有することを特徴とする。本発明によれば、複数形等のビデオ信号を設け、これらを交互に切り替えてデータラインを駆動するので、高精細なディスプレイを得ることができる。また、交互に切り替えて駆動するため、フリッカを抑制することもできる。以下、図面を用いて本発明の実施形態を詳細に説明する。実施形態1図1は本実施形態における有機ELディスプレイの全体構成図である。101はマトリクス状に配置された画素に有機EL素子とTFTを配置したアクティブマトリクス型表示アレイ、102はデータドライバ、103はゲートドライバ選択ドライバ、104はプリチャージ回路である。107はデータドライバ102からのデータ電位、もしくはプリチャージ回路104からのプリチャージ電位を画素に供給するデータライン、108はゲートドライバからのゲート選択電位を供給するゲートライン選択ライン、109、110はそれぞれゲートドライバからのリセット電位を供給する第1リセットライン、第2リセットラインである。例えば、低温ポリシリコンプロセスを適用すれば、これらの回路はガラス基板上に構成でき、表示デバイス105を形成することが可能である。106は制御回路で、データ制御バス112を介してデータドライバ102にアナログビデオ信号と制御信号を、ゲート制御バス113を介してゲートドライバ103に制御信号を供給する。115は電流計測回路で、発光輝度の大きさによって変化する、アクティブマトリクス型表示アレイ101に流れる電流量を検出し、信号ライン116を介して制御回路106に伝送する。この電流計測回路115は、アクティブマトリクス型表示アレイ101に流れる全電流を計測するもので、アクティブマトリクス型表示アレイ101と電源との間に電流計を配置しても、アクティブマトリクス型表示アレイ101とグランドとの間に電流計を配置してもよい。このような有機ELディスプレイの動作については、簡単に説明する。データドライバ102は、1水平期間に1本のデータライン107を選択し、1水平期間の後半にデータ電位を供給する。一方、プリチャージ回路104はデータドライバ102と同じデータライン107を選択し、1水平期間の前半にプリセット電位を供給する。また、ゲートドライバ103は、1つのゲートライン108を1水平期間毎に1水平期間順次選択するとともに対応する第1リセットライン109、第2リセットライン110にリセット用の信号を供給する。これによって、対応する行の画素回路について、リセット動作の後のデータ書き込み動作が行われる。そして、本実施形態においては、上述したデータ書き込みを行う行ではなく、リセットのみを行う行を設定することができる。すなわち、上述した行と同時に他の行のゲートライン108についても前半のプリセット電位を供給するときのみに選択できるようになっている。従って、このような他の行の選択によって、当該行の画素回路についてリセットのみが行える。従って、上述のデータ書き込みを行った後、リセットを行うまでの期間を設定することによって、表示期間を任意に設定することができる。なお、動作の詳細については、後述する。図2を用いて、アクティブマトリクス型表示アレイ101内にマトリクス状に配置されている本発明の画素回路の構成を説明する。201は有機EL素子、202は有機EL素子201を駆動する駆動TFT、203は駆動TFT202のゲートとドレインをショートし、ダイオード化するリセットTFT、204は有機EL201に流れる電流をオフする駆動制御TFTである。205はデータライン107からのデータ電位を画素内へ供給制御する選択TFT、206はデータライン107のデータ電位を保持する保持容量、207はリセット電位を保持するリセット容量である。211は有機EL素子201に電流を供給する電源ライン、212は保持容量の片方の端子電位を固定する固定電位ラインである。駆動TFT202のソース端子は電源ライン211に、ドレイン端子は駆動制御TFT204のソース端子とリセットTFT203のソース端子に、ゲート端子はリセット容量207の片方の端子とリセットTFT203のドレイン端子に接続される。リセットTFT203のゲート端子は第1リセットライン109に、駆動制御TFT204のゲート端子は第2リセットライン110に接続され、駆動制御TFT204のドレイン端子は有機EL素子201のアノードに接続される。選択TFT205のゲート端子はゲートライン108に、ドレイン端子はデータライン107に接続され、ソース端子は保持容量206の片方の端子とリセット容量207の片方の端子に接続される。なお、選択TFT205、駆動TFT202、リセットTFT203および駆動制御TFT204は、いずれもpチャネルTFTである。なお、これらTFT205,203,204はnチャネルでもよい。このような画素回路において、まずゲートライン108、第1リセットライン109をLレベルにするとともに、第2リセットライン110をLレベルからHレベルに移行する。これによって、選択TFT205がオン、リセットTFT203がオンし、駆動制御TFT204がオンからオフに移行する。また、データライン107の電圧をプリーチャージ電位にセットする。従って、駆動TFT202はダイオード接続され、電源ライン211からの電流駆動TFT202、駆動制御TFT204を介し有機EL201に流れた後、駆動制御TFT204がオフする。リセットTFT203がオンして駆動TFT202がダイオード接続されることで、駆動TFT202のゲート電圧は、電源ライン211より駆動TFT202のしきい値電圧だけ低い電圧にセットされる。一方、リセット容量207の他端はプリーチャージ電位にセットされ、これらの差の電圧がリセット容量207にチャージされる。なお、保持容量206には、固定電位ライン212の固定電位とプリチャージ電位の差がチャージされる。次に、リセットライン109、110をHレベルとして、リセットTFT203、駆動制御TFT204をオフし、その後データライン107にデータ電位を供給する。これによって、リセット容量207のゲートTFT205側の電位はデータ電位にセットされ、保持容量206には、データ電位と固定電位の差の電圧がチャージされ、この電圧が保持容量206によって保持される。一方、駆動TFT202のゲート電圧は、プリチャージ電位とデータ電位の差分だけシフトする。例えば、ゲート電圧をVg、プリチャージ電圧をVpr、データ電圧をVD、電源ライン211の電圧をVDD、駆動TFT24のしきい値電圧をVthとすると、Vg=Vth-Vpr-VDとなる。このようにして、駆動TFT202のゲート電圧が、駆動TFT202のしきい値電圧およびデータ電位に応じた電圧にセットできるため、第2リセットラインをLレベルとして駆動制御トランジスタ204をオンするとともに、1水平期間の終了に伴いゲートライン108をHレベルとしてゲートTFT205をオフする。これによって、上述のようにして設定されたゲート電圧によって駆動TFT202が駆動されて、その駆動電流が有機EL201に供給され、駆動TFT202のしきい値電圧を補償した駆動電流によって有機EL201が発光する。図3を用いてデータドライバ102、プリチャージ回路104の構成を説明する。301はシフトレジスタ、302はビデオスイッチ、311はビデオ信号ラインで、図3のデータドライバ102はRGBそれぞれ1系統のデータドライバ構成を示している。シフトレジスタ301は入力パルス例えば、1つHレベルを所定のクロックに同期して順次シフトレジスタ1からnまでシフトする。出力端子Hii=1~nには入力パルスをシフトレジスタ1~nにシフトしたパルスが出力され、このパルスでビデオスイッチ302が制御され順次オンされ、該当するビデオ信号を対応するデータライン107に出力するとともにサンプルホールドする。また、プリチャージ回路104は、303のプリチャージスイッチ、312のプリチャージ制御ライン、313のプリチャージラインから構成され、プリチャージ制御ライン312を制御することでプリチャージライン313に供給されているプリチャージ電位をデータライン107に1ライン一括でチャージできる。すなわち、入力パルスが、1水平期間の中でシフトレジスタ1~nに順次シフトされ、RGB3系統のビデオ信号ラインからのビデオ信号が1水平ラインの後半に順次対応するデータライン107に供給される。なお、この例では、画素は1列ずつR赤、G緑、B青であり、これら列の画素については並列してデータが書き込まれる。このデータの書き込みは、1水平期間の後半に行われる。一方、これらデータライン107には、その水平期間の前半にプリチャージ電位が書き込まれる。このため、選択された水平ラインの画素については、プリチャージ電位が供給された後、データ電位が供給される。他の水平ラインについてプリチャージ電位の書き込みリセットのみが行われるがこれについての説明は後述する。図4を用いてゲートドライバ103の構成を説明する。401はシフトレジスタ、402はゲートイネーブル回路、403は第1リセットイネーブル回路、404は第2リセットイネーブル回路、405はゲートバッファ、406は第1リセットバッファ、407は第2リセットバッファである。E1、E2はそれぞれ奇数ライン、偶数ラインのゲートイネーブル制御ライン、R1、R2はそれぞれ第1リセット制御ライン、第2リセット制御ラインである。奇数ラインのゲートイネーブル回路はゲートイネーブル制御ラインE1に接続され、偶数ラインのゲートイネーブル回路はゲートイネーブル制御ラインE2に接続されている。全ラインの第1リセットイネーブル回路は第1リセット制御ラインR1に、全ラインの第2リセットイネーブル回路は第2リセット制御ラインR2に接続されている。また、各ラインのイネーブル回路402、403、404は各シフトレジスタ出力Vii=0~nに接続され、シフトレジスタ出力ViとE1、E2、R1、R2により、ゲートライン、第1、第2リセットラインを制御する。イネーブル回路402,403,404は、アンドゲートであり、入力される両方の信号がHレベルの時にのみHレベルを出力する。従って、奇数行のViが入力されるイネーブル回路402からは、該当するViがHレベルの時にE1が出力され、これがゲートバッファ405で反転されてゲートライン108に出力される。従って、ゲートイネーブル制御信号E1がHレベルの期間に画素回路の選択TFT205がオンされる。一方、イネーブル回路403は、ViがHレベルの時に、R1を出力し、これが第1リセットバッファ406で反転されて第1リセットライン109に供給される。従って、第1リセット制御信号R1がHレベルの期間、第1リセットライン109がLレベルになり、リセットTFT203がオンする。さらに、イネーブル回路404は、ViがHレベルの時に、R2を出力し、これが第2リセットバッファ407からそのままの極性で第2リセットライン110に供給される。従って、該当するViがHレベルの期間は、第2リセット制御信号R2がHレベルの期間に、第1リセットライン109がLレベルになり、駆動制御TFT203がオンする。また、該当するViがLレベルの期間は、第2リセットライン110がLレベルになり、駆動制御TFT204がオンする。図5を用いて本実施形態の駆動方法について説明する。図5は、横軸に時間、縦軸にラインをとり、フレーム期間の表示状態を示す図である。このように、各ライン水平走査ラインは、1フレーム期間が、映像データを表示する表示期間と駆動TFTをリセットするリセット期間に分割されている。すなわち、一定期間の表示期間の後に一定期間のリセット期間が割り付けられている。まず、第1ラインから映像データを順次書き込み、書き込みが終わったラインについては表示期間に移る。そして、所定の期間を置いて、全ラインの映像データの書き込みを終える前に、すでに映像データに応じた電流を流している水平ラインの画素についてリセットを行い、表示期間を終了してリセット期間に入る。なお、この実施形態では、画素のリセットすなわちその画素の駆動TFTのリセットを複数回に分けて順次行う。図5において、X-X’区間に着目すると、第k0ラインは映像データの書き込みが行われ、第k1ライン、第k2ラインはリセットが行われている。例えば、垂直走査方向に480の水平ラインがあり、k0が11番目のラインとし、表示期間とリセット期間を50ずつとした場合を考える。この場合には、第11水平走査期間において、Vk0=V11がHレベルになる。これによって、第11水平ラインの画素についてリセットおよびデータ書き込みが行われ、次の第12水平走査期間から表示期間に入る。表示期間は240水平走査期間であり、第252水平走査期間において、Vk0=V11がHレベルになる。この第252水平走査期間においては、第252ラインにおいて、リセットおよびデータ書き込みが行われるが、第11ラインの画素については、リセットのみが行われる。従って、第11ラインの画素による表示は、このリセットによって終了し、リセット期間に入る。その後、第254水平走査期間~次フレームの第10水平走査期間の間の任意の偶数水平走査期間k1のラインにおいて、V11をHレベルにすることで、リセット期間中において一度リセットが行われる。なお、このリセット期間中のリセットの回数をさらに増やすことも好適である。図6、図7、図8を用いて、データドライバ102、ゲートドライバ103、プリチャージ回路104の、図5で示した制御過程を詳細に説明する。図6において、601はゲートドライバ103のシフトレジスタに入力する入力パルス、602は入力パルス601をシフトするためのクロック、603はシフトレジスタ出力V1のシフトパルスで、このパルスが順次垂直走査方向にシフトされ、Viに出力されていく。なお、クロック602の周期は、水平走査期間に対応している。604は第k0ラインのシフトレジスタ出力パルス、605は第k1ラインのシフトレジスタ出力パルス、606は第k2ラインのシフトレジスタ出力パルスで、X-X’区間ではいずれもアクティブである。上述したように、この例では、出力パルス604,605,606ともに、図における最初のパルスがリセットおよびデータ書き込みを行う表示期間の開始のパルスで、2つ目のパルスがリセットのみを行うリセット期間開始のパルス、3つ目がリセット期間中における再度のリセットのためのパルスである。図7において、701はX-X’区間におけるシフトレジスタ出力Vk0、Vk1、Vk2の出力パルス、702は同区間におけるシフトレジスタ出力Vk01、Vk11、Vk21の出力パルス、703は奇数ラインのイネーブル制御ラインE1、704は偶数ラインのイネーブル制御ラインE2、705は第1リセット制御ラインR1、706は第2リセット制御ラインR2、707はプリチャージ制御ライン、708はデータライン107のデータ電位である。図8は図2の画素回路の動作テーブルで、データドライバ102、ゲートドライバ103、プリチャージ回路104を本実施形態に示すように構成した場合に、各パルスレベルに応じた画素の動作を示している。図8の動作テーブルに基づいて、図7における画素の動作を説明する。図7ではk0は奇数、k1、k2は偶数となるように、入力パルス601を入力しているものとすると、X-X’区間の前半であるX-Y区間は、E1がHレベル、R1、R2がHレベル、プリチャージがイネーブルであるから、図81より、k0ラインはリセット期間である。また、E2がLレベルからHレベルに移行するので、図84より、k1、k2ラインもリセット期間である。すなわち、k0、k1、k2のいずれのラインにおいても、ViはHレベルであり、ゲートライン108、第1リセットライン109がLレベル、第2リセットライン110がLレベルからHレベルに移行するので、駆動TFT202のゲート電位がしきい値電圧Vthにリセットされる。X-X区間の後半であるY-X’区間は、E1とR2がHレベル、R1がLレベル、プリチャージがディスエーブルであるから、図82より、k0のみデータ書き込みを行う。すなわち、k0においては、E1はY-X’もHレベルであることからk0ラインの選択TFT205はオンであり、データライン107のデータ電位が保持容量206に充電される。一方、k1,k2ラインにおいては、E2がY-X’においてLレベルであることから対応する選択TFT205がオフとなり、データライン107のデータ電位は保持容量206に充電されない。このように、X-X区間ではk0ラインはリセット後データを書き込み、k1、k2ラインはリセットのみ行われる。X’-X区間に入ると、図83より、k0ラインは上述のようにしてデータが書き込まれているため、書き込まれたデータの表示を開始する。一方、k1,k2ラインでは、リセット状態であるため、リセット期間が継続される。また、X’-X区間では、偶数ラインのk01ライン、奇数ラインのk11、k21は、その前半X’-Y’で、それぞれ図84、1の状態であるため、リセット期間となり、後半Y-Xではk01ラインのみデータを書き込む。順次このように駆動することで、図5に示したようにフレーム期間に表示期間とリセット期間を設けることができる。本実施形態では各ラインで1フレーム期間に3回リセットが行っているが、1回のリセット期間が十分に確保できない場合、さらに何度もリセットを行うと、リセット電位が安定するため望ましい。また、入力パルス601のパルス間隔リセットおよびデータ書き込みを行うパルスと、リセットのみを行う最初のパルスとの間隔を制御することで、表示期間とリセット期間の割合を可変とすることが可能である。図13はリセット期間を25、50、75と変化させた場合のデータ電圧Vdと輝度との関係を示す。リセット期間の割合を増加すると表示期間が短くなるため、同じ階調特性を維持して全体を暗くすることができる。これらの機能は、例えば電流計測回路115とともに用いることで、図14に示すような外光によるTFTのリーク電流補償を行うことができる。図2の画素回路において、リーク電流による影響は選択TFT204のリークによるものと駆動TFT202の電流特性の変化によるものがある。前者は保持容量206に保持されるリセット電荷を流出させるため、時間の経過に伴い、階調電圧を変化させてしまう。また、後者は駆動TFT204の電流がより流れるように作用するため、映像の黒レベルが浮いてしまい表示品質が維持できなくなる。すなわち、黒レベルにおける電流量が大きくなり、ある程度の輝度が生じてしまう。図14は、照明下で本実施形態のディスプレイを使用した場合のリーク電流補正システムの構成を示す図である。1401は電流値予測回路、1402は比較回路、1403はリセット期間及びリセット回数制御回路である。このシステムにおいては、まず入力データから表示アレイに流れる全電流値を予測できるため、まず電流値予測回路1401が電流値を予測する。そして、予測された電流値と、電流計測回路115からの電流値とを比較回路1402で比較し、予測値と検出電流値の差に応じてリセット期間とリセット回数を変化させる。制御回路1403でリセット回数を増加させることにより、リセットTFT203におけるリークが増大しても何度もリセットチャージすることで、リセット電荷を補うことができる。また、リセット期間を増加させることで、駆動TFT202の電流増加分をキャンセルできる。なお、実際には、比較回路1402において、電流差を検出した場合、即座に表示に反映するとフリッカとなるため、電流差に対し、ヒステリシスを持たせ、シュミットトリガ型で反映させるような制御をすることが望ましい。さらに、これらのリセット期間、リセット回数についての調整機能は、リーク電流補正として使用しなくてもよい。例えば、リセット期間を長くして、表示期間を短くすることは、ブラウン管のような発光特性を擬似的に再現することになるため、動画視認性を向上させることができる。よって、表示期間を短くした分、電源電圧を高くし、電流値を増加させることでTVなどの動画アプリケーションに応用できる。実施形態2図9は、実施形態2におけるデータドライバ102の内部構成である。図9はより高精細なディスプレイを実現するために考案された例であり、ビデオ信号ライン311を、第1のビデオ信号ラインR1、G1、B1と第2のビデオ信号ラインR2、G2、B2を有する2系統のビデオ信号ラインに拡張している。そして、1つのシフトレジスタ1~nからの信号Hii=1~nによって、2系統のビデオ信号ラインの3つずつ計6つのラインをそれぞれ対応するデータライン107に接続する。したがって、あるデータラインに着目すると、第1のビデオ信号あるいは第2のビデオ信号のいずれかが供給されることとなる。シフトレジスタの1パルスで2倍の画素のビデオ信号をサンプルホールドできるため、より高解像度なパネルを駆動できる。ただし、ビデオ信号ライン311を2系統、もしくはそれ以上とすると、アナログビデオ信号を生成するビデオ回路が2系統、もしくはそれ以上必要となり、両者のゲインのばらつきによって、隣り合う画素に表示ばらつきが発生する。図10はその表示ばらつきを抑制するために設けた回路で、1001は2系統のビデオ回路の第1ビデオ回路、1002は第2ビデオ回路である。1003は2系統のビデオ信号ライン311の第1ビデオ信号ラインに接続される第1ビデオスイッチ、1004は第2のビデオ信号ラインに接続される第2ビデオスイッチである。ビデオ回路1001の出力は第1、第2ビデオスイッチ1003、1004の端子1に、ビデオ回路1002の出力は第1、第2ビデオスイッチ1003、1004の端子2に接続されている。従って、第1,第2ビデオスイッチ1003,1004において、第1ビデオ信号と、第2ビデオ信号を交互に選択し、かつ両者において異なるビデオ信号を選択することができる。たとえば、第1データラインとこれに隣接する同色の第2データラインに着目すると、第1のデータラインに第1のビデオ信号を供給し、第2のデータラインに第2のビデオ信号を供給するなどと交互に選択できる。図11は、ビデオスイッチ1003、1004の切り替えタイミングチャートである。1101はゲートドライバ103のシフトレジスタ401に入力する入力パルス、1102は入力パルス1101をシフトするクロック、1103はデータドライバ102のシフトレジスタ301に入力する入力パルス、1104はビデオスイッチ1103、1104を切り替える切り替え信号、1105は第1ビデオ信号ライン上のビデオ信号、1106は第2ビデオ信号ライン上のビデオ信号である。切り替えは切り替え信号1104のタイミングで、奇数ラインと偶数ライン、奇数フレームと偶数フレームで交互に切り替える。このようにすると、各画素はフレーム毎にビデオ回路1001と1002の信号が交互に書き込まれるため、表示ばらつきが平滑化される。すなわち、図11に示されるように、第nフレームのあるラインではA1、A2、A1、A2、と交互に第1ビデオ信号と第2ビデオ信号が供給され、次のラインではA2、A1、A2、A1、と交互に第1ビデオ信号と第2ビデオ信号が供給される。そして、次のn1フレームでは、あるラインではA2、A1、A2、A1、と交互に第1ビデオ信号と第2ビデオ信号が供給され、次のラインではA1、A2、A1、A2、と交互に第1ビデオ信号と第2ビデオ信号が供給される。また、ライン毎にも切り替えることで、フリッカを抑制することができ、ビデオ回路1001、1002の出力特性が異なっても表示ばらつきを目立たないようにすることができる。なお、この回路は制御回路106の内部に組み込んでもよいし、ガラス基板上に形成してもよい。実施形態3図15は、従来から周知の画素回路であり、有機EL素子201の他に、選択TFT205と、駆動TFT202の2つのTFTと、1つの保持容量206を有している。選択TFT205のソースはデータライン107に接続され、ドレインは駆動TFT202のゲートに接続されており、ゲートはゲートライン108に接続されている。また、駆動TFT202のゲートには、他端が固定電位ライン212に接続された保持容量206の非固定電位端が接続されている。駆動TFT202のソースは電源ライン211に接続され、ドレインは有機EL素子201のアノードに接続されている。有機EL素子201のカソードはカソード電源に接続されている。この回路においても、上述との実施形態と同様に、1水平期間の前半において、データライン107にプリチャージ電圧が供給され、後半において書き込みが行われる水平走査ラインについてのみデータ書き込みを行う。なお、この実施形態の場合、リセットラインがないため、図4の回路におけるイネーブル回路403,404は不要で、イネーブル回路402のみを設ければよい。また、図7においても、R1,R2は不要である。このような回路を利用した場合においても、上述の実施形態と同様に、リセット時間を可変することができる。なお、本発明のリセット動作は、画素回路は図2および図15の画素回路に限定されることなく、図12に記載されているような画素回路など各種の画素回路、さらに対向電極で液晶等を挟持した画素においても適用することができる。また、ゲートドライバの構成は図4に限定されない。例えば、図16に示すように、3本、もしくはそれ以上のイネーブル制御ラインを用いてもよい。すなわち、3本のイネーブル制御ラインを用いる図16の構成の場合、イネーブル回路402は3ライン毎に3つのイネーブル制御ラインE1、E2、E3のいずれか同じイネーブル制御ラインに接続され、そのうち1本を映像書き込みのために選択し、残りの少なくとも1本をリセット書き込みのために選択してもよい。このようなゲートドライバによっても、上述と同様のリセット動作が達成される。"