基板と、前記基板上に設けられ、エネルギーギャップの異なる複数種類の窒化物半導体が積層された積層体を少なくとも1層有するバッファ層と、前記バッファ層上に設けられた窒化物半導体のチャネル層と、前記バッファ層の側面に電気的に接続された側面電極と、前記チャネル層の上方に形成され、前記チャネル層と電気的に接続されたチャネル電極とを備える半導体素子。前記側面電極は、前記チャネル層に形成されるチャネルには電気的に接続されない請求項1に記載の半導体素子。前記基板は導電性基板であり、前記側面電極は、前記基板と電気的に接続される請求項2に記載の半導体素子。前記チャネル層および前記バッファ層には、前記チャネル層の表面から前記基板の表面まで達するトレンチが形成され、前記側面電極は、前記トレンチ内において前記基板の表面と、前記バッファ層の側面とを電気的に接続する請求項3に記載の半導体素子。前記側面電極は、前記基板の表面から、前記バッファ層の側面の上端まで延伸している請求項4に記載の半導体素子。前記トレンチは、前記チャネル層の表面から、前記チャネル層のチャネルが形成される領域より深い位置まで形成された表面側孔部と、前記表面側孔部の底面から前記基板の表面まで形成され、前記表面側孔部の前記底面よりも開口面積の小さい基板側孔部とを有し、前記側面電極は、前記基板側孔部に形成され、前記表面側孔部に形成されない請求項4または5に記載の半導体素子。前記表面側孔部の底面は、前記バッファ層の表面と略同一面に形成される請求項6に記載の半導体素子。前記側面電極は、前記チャネル電極と電気的に接続される請求項2に記載の半導体素子。前記チャネル層および前記バッファ層には、前記チャネル層の表面から前記バッファ層の少なくとも一部まで達するトレンチが形成され、前記トレンチ内には、前記チャネル層の側面を覆う絶縁膜が形成され、前記側面電極は、前記チャネル電極から、前記トレンチ内に表出する前記バッファ層の側面まで延伸している請求項8に記載の半導体素子。半導体素子を製造する製造方法であって、基板上に、エネルギーギャップの異なる複数種類の窒化物半導体が積層された積層体を少なくとも1層有するバッファ層を形成するバッファ形成段階と、前記バッファ層上に、窒化物半導体のチャネル層を形成するチャネル形成段階と、前記バッファ層の側面に電気的に接続された側面電極を形成し、前記チャネル層の上方に、前記チャネル層と電気的に接続されたチャネル電極を形成する電極形成段階とを備える製造方法。前記側面電極は、前記チャネル層に形成されるチャネルには電気的に接続されない請求項10に記載の製造方法。前記基板は導電性基板であり、前記側面電極は、前記基板と電気的に接続される請求項11に記載の製造方法。前記電極形成段階の前において、前記チャネル層および前記バッファ層に、前記チャネル層の表面から前記基板の表面まで達するトレンチを形成するトレンチ形成段階を更に備え、前記電極形成段階において、前記側面電極を、前記トレンチ内において前記基板の表面と、前記バッファ層の側面とを電気的に接続するように形成する請求項12に記載の製造方法。前記トレンチ形成段階は、前記チャネル層および前記バッファ層に、前記チャネル層の表面から前記基板の表面まで達する第1トレンチを形成する段階を有し、前記電極形成段階は、前記第1トレンチの内部に金属膜を形成する段階を有し、前記トレンチ形成段階は、前記金属膜を形成した後に、前記第1トレンチより断面積の大きい第2トレンチを、前記第1トレンチを含む領域において、前記チャネル層の表面から、前記チャネル層のチャネルが形成される領域より深い位置まで形成する段階を更に有する請求項13に記載の製造方法。前記第2トレンチの底面は、前記バッファ層の表面と略同一面に形成される請求項14に記載の製造方法。前記側面電極は、前記チャネル電極と電気的に接続される請求項11に記載の製造方法。前記電極形成段階の前において、前記チャネル層および前記バッファ層に、前記チャネル層の表面から前記バッファ層の少なくとも一部まで達するトレンチを形成するトレンチ形成段階を更に備え、前記電極形成段階において、前記トレンチ内に、前記チャネル層の側面を覆う絶縁膜を形成し、前記チャネル電極から、前記トレンチ内に表出する前記バッファ層の側面まで延伸する前記側面電極を形成する請求項16に記載の製造方法。前記トレンチは、素子分離用の溝である請求項13または17に記載の製造方法。Si基板上にGaNを用いた横型の電界効果トランジスタを形成するには、SiとGaNとの格子不整合を緩和する目的で、Si基板上に高抵抗のバッファ層を形成する。そして、当該バッファ層上にGaN等を成長させてチャネル領域を形成する。このような電界効果トランジスタにおいては、基板およびチャネル領域間に高抵抗のバッファ層が存在するので、基板電位を制御してもチャネル領域の電位を固定できない。また、チャネル層の下方に設けた副次的チャネル層の電位を制御することで主チャネル領域の電位を固定する場合には、当該電位を制御する電極を形成しなければならない。当該電極は、電位制御用の端子が接触できる程度の大きさを有さなければならず、素子面積が増大してしまう。本発明の第1の態様においては、基板と、基板上に設けられ、エネルギーギャップの異なる複数種類の窒化物半導体が積層された積層体を少なくとも1層有するバッファ層と、バッファ層上に設けられた窒化物半導体のチャネル層と、バッファ層の側面に電気的に接続された側面電極と、チャネル層の上方に形成され、チャネル層と電気的に接続されたチャネル電極とを備える半導体素子を提供する。本発明の第2の態様においては、半導体素子を製造する製造方法であって、基板上に、エネルギーギャップの異なる複数種類の窒化物半導体が積層された積層体を少なくとも1層有するバッファ層を形成するバッファ形成段階と、バッファ層上に、窒化物半導体のチャネル層を形成するチャネル形成段階と、バッファ層の側面に電気的に接続された側面電極を形成し、チャネル層の上方に、チャネル層と電気的に接続されたチャネル電極を形成する電極形成段階とを備える製造方法を提供する。なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。図1は、本発明の実施形態に係る、半導体素子100の構成例を示す断面図である。本例において半導体素子100は、横型の電界効果トランジスタである。半導体素子100は、基板10、バッファ層20、チャネル層30、キャリア供給層40、絶縁膜58、側面電極60、チャネル電極52、チャネル電極56および制御電極54を備える。本例において基板10は、Si基板またはSiC基板等の導電性基板である。バッファ層20は、基板10上に設けられ、エネルギーギャップの異なる複数種類の窒化物半導体が積層された積層体を有する。当該積層体は、バンドギャップが比較的に小さい第1層と、バンドギャップが比較的に大きい第2層とが積層された構造を有する。本例において第1層はGaN層であり、第2層はAlN層である。バッファ層20は、当該積層体を積層方向に連続して複数有してもよい。なお、バッファ層20の最上層および最下層は、例えばAlN層で形成される。チャネル層30は、バッファ層20上に設けられる。また、チャネル層30は、窒化物半導体で形成される。本例のチャネル層30はGaN層である。キャリア供給層40は、チャネル層30上に形成される。キャリア供給層40は、チャネル層30よりもバンドギャップが大きい窒化物半導体で形成される。本例のキャリア供給層40はAlGaN層である。チャネル層30およびキャリア供給層40のヘテロ接合により、当該接合の近傍領域におけるチャネル層30には、2次元キャリアガス本例では2次元電子ガスによるチャネル32が形成される。絶縁膜58は、キャリア供給層40上に形成される。絶縁膜58は例えばSiO2である。絶縁膜58の一部はエッチングされ、キャリア供給層40が絶縁膜58から露出する。チャネル電極52および56は、チャネル層30の上方に形成され、チャネル層30と電気的に接続される。本例のチャネル電極52および56は、絶縁膜58から露出したキャリア供給層40上に形成される。チャネル電極52および56は、互いに離間して、且つ、チャネル層30とオーミック接触する材料で形成される。本例のチャネル電極52および56は、TiおよびAlが積層された電極である。チャネル電極52は、電界効果トランジスタのソース電極として機能する。チャネル電極56は、電界効果トランジスタのドレイン電極として機能する。制御電極54は、チャネル電極52および56の間において、絶縁膜58から露出したキャリア供給層40上に形成される。制御電極54は、キャリア供給層40とショットキー接触する材料で形成される。本例の制御電極54は、Ni、AuおよびTiが積層された電極である。制御電極54は、電界効果トランジスタのゲート電極として機能する。側面電極60は、バッファ層20の側面に電気的に接続される。バッファ層20の側面とは、積層体の積層方向と略平行な面であり、積層体における第1層および第2層の接合部分が露出する面である。本例の側面電極60は、バッファ層20の表面から裏面にわたって形成される。つまり本例の側面電極60は、基板10の表面にオーミック接続され、且つ、バッファ層20の側面にオーミック接続される。側面電極60は、チャネル電極52および56と同一の材料で形成されてよい。なお、各層の表面は、基板10と平行な面のうちの基板10から遠い面を指す。また、基板の表面とは、バッファ層20等が積層される面を指す。側面電極60は、バッファ層20におけるヘテロ界面近傍に形成される2次元キャリアガスと電気的に接続される。これにより、バッファ層20における2次元キャリアガスの電位を、基板10の電位で制御することができる。このため、チャネル32の基準電位を、基板10の電位を用いて固定することができる。なお、側面電極60は、チャネル層30に形成されるチャネル32には電気的に接続されない。本例において側面電極60は、チャネル層30に接触しない。チャネル層30およびバッファ層20には、チャネル層30の表面から基板10の表面まで達するトレンチ70、72が形成される。本例においてトレンチ70、72は、更に絶縁膜58およびキャリア供給層40を貫通して形成される。側面電極60は、当該トレンチ内において基板10の表面と、バッファ層20の側面とを電気的に接続する。本例の側面電極60は、基板10の表面からバッファ層20の側面の上端まで、バッファ層20の側面に沿って延伸している。本例のトレンチは、表面側孔部70および基板側孔部72を有する。表面側孔部70は、少なくともチャネル層30の表面から、チャネル層30のチャネル32が形成される領域より深い位置まで形成される。本例の表面側孔部70は、絶縁膜58の表面から、バッファ層20の表面まで形成される。つまり、表面側孔部70の底面は、バッファ層20の表面と略同一面に形成される。基板側孔部72は、表面側孔部70の底面から基板10の表面まで形成され、表面側孔部70の底面よりも開口面積が小さい。側面電極60は、基板側孔部72に形成され、表面側孔部70には形成されない。本例において側面電極60は、基板側孔部72の側面および底面に蒸着される。なお、側面電極60は、端子に接続しなくともよいので、チャネル電極52等のパッド状の電極よりも小さい。このため、表面側孔部70の開口面積は、各電極の表面積よりも小さくてよい。従って半導体素子100によれば、小さい素子面積で、チャネル32の基準電位が固定できる。なお、半導体素子100は電界効果トランジスタに限定されない。半導体素子100は、バッファ層の上方にチャネルを有する素子であればよい。また、図1に示すトレンチ70、72は、絶縁膜58等により囲まれて形成されているが、絶縁膜58等に囲まれていなくともよい。つまり、図1においてトレンチ70、72よりも左側の絶縁膜58から基板10までの各層は無くともよい。また、側面電極60は、トレンチ70、72内に表出するバッファ層20の側面のうち、チャネル電極52等が形成される側の側面に形成されていればよく、例えば図1においてトレンチ70、72内の左側の側面には側面電極60が形成されなくともよい。また、半導体素子100は、基板10の裏面に、基板10の電位を制御する基板電極を更に備える。図2は、半導体素子100の製造工程における各層の断面図を示す。当該工程では、図2に示すように、基板10上に結晶をエピタキシャル成長させ、バッファ層20AlN/GaN、チャネル層30GaNおよびキャリア供給層40AlGaNを形成する。これらの層は、例えばTMGa、TMAlおよびNH3を原料としたMOCVD法で形成する。次に、絶縁膜58SiO2を、キャリア供給層40上に1μm程度成膜する。絶縁膜58は、例えばSiH4およびN2Oを原料としたPCVD法で形成する。図3は、図2の後工程における各層の断面図を示す。当該工程では、図3に示すように、絶縁膜58、キャリア供給層40、チャネル層30およびバッファ層20をエッチングして、第1トレンチ74を形成する。まずフォトリソグラフィー等によって絶縁膜58を除去し、露出したキャリア供給層40の表面に第1トレンチ74を形成する。第1トレンチ74は、少なくともチャネル層30の表面から基板10の表面まで達して形成される。本例の第1トレンチ74は、絶縁膜58の表面から基板10の表面まで達して形成される。また、チャネル電極52および56が形成されるべき領域の絶縁膜58を除去し、キャリア供給層40の表面を露出させる。絶縁膜58は、例えば緩衝フッ酸等でエッチングする。また、キャリア供給層40、チャネル層30およびバッファ層20は、例えば塩素系ガスを用いたドライエッチングによりエッチングする。次に、第1トレンチ74の側面および底面に金属膜76を形成するとともに、チャネル電極52および56を形成する。金属膜76は、側面電極60と同一の材料である。また、制御電極54が形成されるべき領域の絶縁膜58を除去し、当該領域に制御電極54を形成する。これらの金属部分は、例えばスパッタ法で形成する。図4は、図3の後工程における各層の断面図を示す。当該工程では、金属膜76を形成した後に、第1トレンチ74より断面積の大きい第2トレンチを、第1トレンチ74を含む領域において、絶縁膜58の表面から、チャネル層30のチャネル32が形成される領域より深い位置まで形成する。つまり、第2トレンチが形成されるべき領域の各層および金属膜76をエッチングする。なお第2トレンチは、図1に示した表面側孔部70に対応する。本例の第2トレンチの底面は、バッファ層20の表面と略同一面に形成される。これにより、側面電極60が形成された基板側孔部72と、側面電極60が形成されない表面側孔部70とを形成できる。なお、第2トレンチを形成した後、600°C程度での熱処理を10分程度行う。これにより、図1に示した半導体素子100を製造することができる。図5は、半導体素子100の他の構成例を示す断面図である。本例の半導体素子100は、図1に示した半導体素子100に対して、制御電極54の構造が異なる。他の構造は、図1に示した半導体素子100と同一である。本例の制御電極54は、絶縁膜58上に形成される。また、制御電極54の少なくとも一部は、キャリア供給層40に形成されたリセス部に設けられる。当該リセス部の深さは、キャリア供給層40の厚みより大きい。当該リセス部は、チャネル32を分断する深さまで形成されてよい。絶縁膜58は、当該リセス部の内部にも形成される。図6は、半導体素子100の他の構成例を示す断面図である。本例の半導体素子100は、図1または図5に示した半導体素子100に対して、側面電極60の延伸部62および絶縁膜64を更に備える。他の構造は、図1または図5に示した半導体素子100と同一である。本例において、基板10は半絶縁性基板であってよく、導電性基板であってもよい。延伸部62は、側面電極60と同一の材料で形成され、バッファ層20の側面と接して設けられた側面電極60から、チャネル電極52まで延伸している。当該チャネル電極52は、電界効果トランジスタのソース電極として機能する。これにより、側面電極60は、ソース電極として機能するチャネル電極52と電気的に接続される。このような構成によっても、バッファ層20における2次元キャリアガスの電位をソース電位に制御して、チャネル32の基準電位を固定することができる。なお、絶縁膜64は、トレンチ内に表出するチャネル層30およびキャリア供給層40の側面を覆って設けられる。絶縁膜64は、絶縁膜58と同一の材料で形成される。これにより、延伸部62がチャネル層30におけるチャネル32と電気的に接続されることを防ぐ。本例の半導体素子100を製造する場合、例えば基板10上にバッファ層20、チャネル層30およびキャリア供給層40を形成した後に、表面側孔部70を形成する。表面側孔部70を形成した後、絶縁膜58、64をキャリア供給層40および表面側孔部70に形成する。次に、表面側孔部70の底面における絶縁膜64の一部をエッチングする。露出した表面側孔部70の底面に基板側孔部72を形成する。基板側孔部72は、バッファ層20の少なくとも1つの2次元キャリアガスの領域にまで達して形成される。本例では、基板側孔部72は、バッファ層20の底面まで達して形成される。次に、チャネル電極52、56および延伸部62を形成すべき領域の絶縁膜58を除去する。そして、基板側孔部72に側面電極60を形成するとともに、延伸部62およびチャネル電極52、56を形成する。そして、制御電極54を形成すべき領域の絶縁膜58を除去して、制御電極54を形成する。これにより半導体素子100を製造することができる。図7は、側面電極60の他の構造例を示す。本例の表面側孔部70の底面は、チャネル層30の中間に形成される。ただし、表面側孔部70の底面は、チャネル32と導通しない程度に、チャネル32から離れた位置に設けられる。基板側孔部72は、表面側孔部70の底面から基板10の表面まで形成され、側面電極60は、基板側孔部72の内部に形成される。このような構成によっても、バッファ層20における2次元キャリアガスの電位を基板電位とすることができ、チャネル32の基準電位を固定することができる。なお、側面電極60、表面側孔部70および基板側孔部72以外の構造は、図1から図6に関連して説明したいずれかの半導体素子100と同一である。ただし、図6に示す半導体素子100の場合、図7に示した構成に加え、絶縁膜64および延伸部62が更に形成される。図8は、側面電極60の他の構造例を示す。本例の側面電極60は、基板側孔部72の側面および底面、ならびに、表面側孔部70の底面に形成される。表面側孔部70および基板側孔部72の構造は、図1から図7に関連して説明したいずれかの表面側孔部70および基板側孔部72と同一である。ただし、表面側孔部70の底面に形成される側面電極60は、チャネル32と導通しない程度に、チャネル32から離れて形成される。なお、側面電極60、表面側孔部70および基板側孔部72以外の構造は、図1から図6に関連して説明したいずれかの半導体素子100と同一である。ただし、図6に示す半導体素子100の場合、図7に示した構成に加え、絶縁膜64および延伸部62が更に形成される。本例の側面電極60を形成する場合、表面側孔部70を形成した後に、表面側孔部70の底面に基板側孔部72を形成する。そして、表面側孔部70および基板側孔部72の内部、ならびに、キャリア供給層40の表面に絶縁膜58を成膜する。フォトリソグラフィーにより側面電極60およびチャネル電極52、56を形成する領域の絶縁膜58を除去する。次に、側面電極60およびチャネル電極52、56をスパッタおよびリフトオフ法により形成する。このような工程で、図8の側面電極60を形成することができる。図9は、側面電極60の他の構成例を示す。側面電極60以外の構造については、図6に示した半導体素子100と同一である。本例の基板側孔部72および側面電極60は、バッファ層20の表面からバッファ層20の中間まで形成される。側面電極60および基板側孔部72は、少なくとも、バッファ層20において最も表面側に形成される2次元キャリアガスの領域まで形成される。例えば、側面電極60は、少なくとも、バッファ層20に含まれるAlN/GaN接合のうち最も表面側の接合におけるGaN層の側面まで形成される。このような構成によっても、バッファ層20における最も表面側の2次元キャリアガスの電位を基板電位とすることができ、チャネル32の基準電位を固定することができる。なお、図1から図9に関連して説明した半導体素子100は、同一の基板に複数個形成されてもよい。この場合、それぞれの半導体素子100を分離する素子分離用の溝を、トレンチ70、72として用いてよい。それぞれの半導体素子100を個別の素子にダイシングする場合、トレンチ70、72の位置でダイシングを行ってよい。また、トレンチは、開口面積の異なる表面側孔部70および基板側孔部72を有さなくともよい。例えばトレンチは、絶縁膜58の表面から基板10の表面まで、略垂直な側壁を有して形成されてよい。この場合においても、側面電極60は、チャネル32とは電気的に接続されないように形成される。図1から図9に関連して説明した半導体素子100は、側面電極60が基板10またはチャネル電極52の少なくともいずれかに接続される。他の例においては、側面電極60は、基板10およびチャネル電極52以外の外部電位に接続されてもよい。この場合、基板10は、半絶縁性基板および導電性基板のいずれであってもよい。以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段より前に、先立って等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上まず、、次に、等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。