フラッシュメモリと該フラッシュメモリに対するアクセスを制御するメモリコントローラに第1の動作電圧を供給する電源回路であって、外部から供給される入力電圧によって充電される充電手段である第1の入力充電手段と、前記入力電圧と前記第1の入力充電手段の充電電圧のいずれか高い方の電圧を前記第1の動作電圧に調整して出力する第1の電圧調整手段と、前記第1の動作電圧によって充電される充電手段である第1の出力充電手段と、前記入力電圧と前記充電電圧のいずれか高い方の電圧が設定値より低くなったときに、前記第1の出力充電手段に充電されている電荷を放電させる放電手段とを備える電源回路。請求項1記載の電源回路であって、前記放電手段が、前記入力電圧と前記充電電圧のいずれか高い方の電圧が前記設定値より低くなったことを検出したときに所定の信号を出力する検出手段と、前記第1の出力充電手段に接続されており前記所定の信号を受けてターンオンするスイッチング素子とを有する、電源回路。請求項2に記載の電源回路であって、前記入力電圧と前記第1の入力充電手段の充電電圧のいずれか高い方の電圧であり前記第1の電圧調整手段に供給される電圧によって充電される充電手段である第2の入力充電手段を更に備え、前記第2の入力充電手段に充電されている電荷を、前記第1の電圧調整手段を介して前記スイッチング素子から放電する、電源回路。請求項1記載の電源回路であって、前記第1の電圧調整手段が、前記入力電圧と前記第1の入力充電手段の充電電圧のいずれか高い方の電圧を受ける入力手段と、前記入力手段が受けた電圧に基づく前記第1の動作電圧を出力し、前記第1の動作電圧よりも低い電圧側に接続される出力手段と、所定の信号を受ける信号検出手段と、前記信号検出手段が前記所定の信号を受けたときに前記入力手段と前記出力手段とを電気的に切断することにより前記第1の出力充電手段の充電電圧を前記低い電圧側へと供給させる放電機能とを有し、前記放電手段が、前記第1の電圧調整手段の前記放電機能と、前記入力電圧と前記充電電圧のいずれか高い方の電圧が前記設定値より低くなったことを検出したときに前記所定の信号を出力する信号出力手段とを有する、電源回路。請求項1乃至4のうちのいずれか1項に記載の電源回路であって、前記入力電圧と前記第1の入力充電手段の充電電圧のいずれか高い方の電圧を前記第1の動作電圧と異なる第2の動作電圧に調整して出力する第2の電圧調整手段と、前記第2の動作電圧によって充電される充電手段である第2の出力充電手段とを更に備え、前記放電手段が、前記入力電圧と前記充電電圧のいずれか高い方の電圧が設定値より低くなったときに、前記第1及び前記第2の出力充電手段に充電されている電荷を放電させる、電源回路。請求項1乃至5のうちのいずれか1項に記載の電源回路と、前記電源回路から動作電圧を供給されるフラッシュメモリと、前記電源回路から動作電圧を供給され前記フラッシュメモリに対するアクセスを制御するメモリコントローラとを備えるフラッシュメモリシステム。フラッシュメモリと該フラッシュメモリに対するアクセスを制御するメモリコントローラに動作電圧を供給する方法であって、外部から供給される入力電圧と該入力電圧によって充電される入力充電手段の充電電圧のいずれか高い方の電圧を前記動作電圧に調整して出力するステップと、前記入力電圧と前記充電電圧のいずれか高い方の電圧が設定値より低くなったときに、前記動作電圧によって充電される出力充電手段に充電されている電荷を放電させるステップとを有する電源供給方法。上記の電圧回路について、電圧調整回路の出力側にコンデンサが設けられるが、出力側のコンデンサの充電電圧を規定時間内に下げることが望ましい。本発明の目的は、フラッシュメモリと該フラッシュメモリに対するアクセスを制御するメモリコントローラに動作電圧を供給する電源回路が有する電圧調整回路の出力側の充電手段の充電電圧を規定時間内に下げることにある。第1の観点に従う電源回路は、フラッシュメモリと該フラッシュメモリに対するアクセスを制御するメモリコントローラに第1の動作電圧を供給する電源回路は、外部から供給される入力電圧によって充電される充電手段である第1の入力充電手段と、前記入力電圧と前記第1の入力充電手段の充電電圧のいずれか高い方の電圧を前記第1の動作電圧に調整して出力する第1の電圧調整手段と、前記第1の動作電圧によって充電される充電手段である第1の出力充電手段と、前記入力電圧と前記充電電圧のいずれか高い方の電圧が設定値より低くなったときに前記第1の出力充電手段に充電されている電荷を放電させる放電手段とを備える。第2の観点では、第1の観点において、前記放電手段が、前記入力電圧と前記充電電圧のいずれか高い方の電圧が前記設定値より低くなったことを検出したときに所定の信号を出力する検出手段と、前記第1の出力充電手段に接続されており前記所定の信号を受けてターンオンするスイッチング素子とを有する。第3の観点では、第2の観点において、電源回路が、前記入力電圧と前記第1の入力充電手段の充電電圧のいずれか高い方の電圧であり前記第1の電圧調整手段に供給される電圧によって充電される充電手段である第2の入力充電手段を更に備える。前記第2の入力充電手段に充電されている電荷を、前記第1の電圧調整手段を介して前記スイッチング素子から放電する。第4の観点では、第1の観点において、前記第1の電圧調整手段が、前記入力電圧と前記第1の入力充電手段の充電電圧のいずれか高い方の電圧を受ける入力手段と、前記入力手段が受けた電圧に基づく前記第1の動作電圧を出力し、前記第1の動作電圧よりも低い電圧側に接続される出力手段と、所定の信号を受ける信号検出手段と、前記信号検出手段が前記所定の信号を受けたときに前記入力手段と前記出力手段とを電気的に切断することにより前記第1の出力充電手段の充電電圧を前記低い電圧側へと供給させる放電機能とを有する。前記放電手段が、前記第1の電圧調整手段の前記放電機能と、前記入力電圧と前記充電電圧のいずれか高い方の電圧が前記設定値より低くなったことを検出したときに前記所定の信号を出力する信号出力手段とを有する。第5の観点では、第1乃至第4の観点のうちの少なくとも1つにおいて、電源回路が、前記入力電圧と前記第1の入力充電手段の充電電圧のいずれか高い方の電圧を前記第1の動作電圧と異なる第2の動作電圧に調整して出力する第2の電圧調整手段と、前記第2の動作電圧によって充電される充電手段である第2の出力充電手段とを更に備える。前記放電手段が、前記入力電圧と前記充電電圧のいずれか高い方の電圧が設定値より低くなったときに、前記第1及び前記第2の出力充電手段に充電されている電荷を放電させる。第6の観点に従うフラッシュメモリシステムは、第1乃至第5の観点のうちのいずれか1つの観点に従う電源回路と、前記電源回路から動作電圧を供給されるフラッシュメモリと、前記電源回路から動作電圧を供給され前記フラッシュメモリに対するアクセスを制御するメモリコントローラとを備える。第7の観点に従う方法は、フラッシュメモリと該フラッシュメモリに対するアクセスを制御するメモリコントローラに動作電圧を供給する方法であって、外部から供給される入力電圧と該入力電圧によって充電される入力充電手段の充電電圧のいずれか高い方の電圧を前記動作電圧に調整して出力するステップと、前記入力電圧と前記充電電圧のいずれか高い方の電圧が設定値より低くなったときに、前記動作電圧によって充電される出力充電手段に充電されている電荷を放電させるステップとを有する。本発明によれば、外部から供給される入力電圧とその入力電圧によって充電される第1の入力充電手段の充電電圧のいずれか高い方の電圧を第1の動作電圧に調整して出力する第1の電圧調整手段と、その第1の動作電圧によって充電される第1の出力充電手段と、入力電圧と充電電圧のいずれか高い方の電圧が設定値より低くなったときに第1の出力充電手段に充電されている電荷を放電させる放電手段とが備えられる。これにより、第1の電圧調整回路の第1の出力充電手段の充電電圧を規定時間内に下げることができる。以下、本発明の幾つかの実施例を説明する。図1は、本発明の実施例1に係るフラッシュメモリシステムの構成例を示す。フラッシュメモリシステムは、所定のインターフェース装置、例えば、IDEIntegratedDriveElectronicsインターフェース23を介して、図示しないホストシステムに接続される。このフラッシュメモリシステムは、ブロック単位で記憶データの消去が行われるフラッシュメモリ21と、このフラッシュメモリ21に対するアクセスを制御するメモリコントローラ22と、これらのフラッシュメモリ21及びメモリコントローラ22に動作電圧を供給する電源回路10とを有している。メモリコントローラ22は、IDEインターフェース23を介してホストシステムからデータの書込み及び読出しの指示を受けたり、読出しの指示に従ってフラッシュメモリ21から読み出したデータをIDEインターフェース23を介してホストシステムに送信したりする。フラッシュメモリ21は、例えば、ブロックよりも小さい単位であるページ単位でデータが入出力されるフラッシュメモリ、典型的にはNAND型のフラッシュメモリである。しかし、フラッシュメモリ21は、NAND型のフラッシュメモリに限られない。電源回路10は、ホストシステム側の電源供給回路20から供給される電源電圧Vinを動作電圧に調整し、調整した動作電圧をフラッシュメモリ21及びメモリコントローラ22に供給する。本実施例では、動作電圧として、異なる複数の動作電圧が提供される。動作電圧として、例えば、第1の動作電圧と、第1の動作電圧よりも低い第2の動作電圧がある。第1の動作電圧は、例えば、3.3Vボルトであり、第2の動作電圧は、例えば、1.0Vである。また、電源回路10は、信号CONT_RSTをフラッシュメモリコントローラ22に出力し、信号FLASH_WPをフラッシュメモリ21に出力している。これらの信号については後述する。図2は、実施例1に係る電源回路10の構成例を示す。なお、図2において、VOUT1は、メモリコントローラ22及びフラッシュメモリ21への出力を表しており、VOUT2が、メモリコントローラ22への出力を表しており、HVCC2が、電源供給回路20からの給電を表しており、PUは、プルアップを表している。電源回路10は、第1の入力充電手段の一例であるコンデンサCap1と、第1及び第2の電圧調整回路PWR1及びPWR2と、検出手段の一例である第1乃至第3の電圧検出回路DET1、DET2及びDET3とを含む。電圧調整回路の数は、電源回路10が供給する動作電圧の種類と同じ数である。つまり、電源回路10が供給する動作電圧は2種類3.3V及び1.0Vであるため、電圧調整回路の数は、2である。しかし、動作電圧の種類数に応じて、電圧調整回路の数は、2より少なくても多くても良い。また、電圧検出回路の数は、3より少なくても多くても良い。各電圧調整回路PWR1、PWR2について、少なくとも1つの入力側のコンデンサVin_Cap1、Vin_Cap2と、少なくとも1つの出力側のコンデンサVout_Cap1、Vout_Cap2とが備えられる。コンデンサCap1は、供給される電源電圧VinからダイオードD2での電圧降下Vd2を差し引いた入力電圧Vin-Vd2によって充電される。電源電圧Vinの供給が遮断される或いは電源電圧Vinが急激に降下する等の場合、コンデンサCap1の充電電圧が各電圧調整回路PWR1、PWR2に供給される。コンデンサCap1の容量としては、メモリコントローラ22がフラッシュメモリ21に対して書き込み処理又は読み込み処理を行っている最中に電源電圧Vinが急激に降下しても、それらの処理を中断する制御以下、処理中断制御が終了するまで、またはフラッシュメモリ21の内部処理が完了するまで、メモリコントローラ22及びフラッシュメモリ21に所定の動作電圧を供給することができる容量に設定される。コンデンサCap1の容量は、例えば、電圧調整回路PWR1、PWR2の入力側のコンデンサVin_Cap1、Vin_Cap2と、第1の出力充電手段の一例である出力側のコンデンサVout_Cap1、Vout_Cap2の容量よりも高い。コンデンサCap1は、例えば、複数のコンデンサの集合である。第1の電圧検出回路DET1は、この回路DET1に入力された電圧が第1の設定値例えば3.8V未満になったか否かを判断し、その判断の結果が肯定的のときに、リセット信号を出力する回路である。具体的には、この回路DET1の入力端子VDD端子に、下記A及びBの電圧、A電源電圧VinからダイオードD1での電圧降下Vd2を差し引いた第1の電圧Vin-Vd1、BコンデンサCap1の充電電圧からダイオードD3での電圧降下Vd3を差し引いた第2の電圧Cap1電圧-Vd3、のうちの高い方の電圧が入力される。この回路DET1は、VDD端子に入力された電圧が第1の設定値以上であれば、出力端子OUT端子から出力される信号CONT_RSTのレベルをリセット解除レベル例えばハイレベルとしている。この回路DET1は、VDD端子に入力された電圧が第1の設定値未満になったことを検出したときに、信号CONT_RSTのレベルをリセットレベル例えばローレベルとする。信号CONT_RSTは、メモリコントローラ22に入力される。メモリコントローラ22は、信号CONT_RSTのレベルがリセットレベルになったことを検出した場合つまりリセット信号が入力された場合、メモリコントローラ22のリセットのためのリセット処理を実行する。リセット処理は、例えば、フラッシュメモリ21に対する書き込み処理又は読み込み処理を中断する制御つまり前述の処理中断制御を含んで良い。第2の電圧検出回路DET2は、この回路DET2に入力された電圧が第1の設定値よりも低い第2の設定値未満になったか否かを判断し、その判断の結果が肯定的のときに、停止信号を出力する回路である。具体的には、この回路DET2の入力端子VDD端子に、上記第1の電圧Vin-Vd1及び第2の電圧Cap1電圧-Vd3のうちの高い方の電圧が入力される。この回路DET2は、VDD端子に入力された電圧が第2の設定値以上であれば、出力端子OUT端子から出力される信号ENのレベルを停止解除レベル例えばハイレベルとしている。この回路DET2は、VDD端子に入力された電圧が第2の設定値未満になったことを検出したときに、信号ENのレベルを停止レベル例えばローレベルとする。第2の設定値は、例えば、フラッシュメモリ21に対する書き込み処理の動作が保証される電圧値、具体例として2.7Vである。信号ENは、第1の電圧調整回路PWR1のイネーブル端子EN端子に入力される。第3の電圧検出回路DET3は、この回路DET3に入力された電圧が第2の設定値未満になったか否かを判断し、その判断の結果が肯定的のときに、ライトプロテクト信号を出力する回路である。具体的には、この回路DET3の入力端子VDD端子に、第1の電圧調整回路PWR1の出力端子OUT端子が接続されており、このVDD端子に、下記a及びbの電圧、a第1の電圧調整回路PWR1の出力端子OUT端子から出力された第1の動作電圧例えば3.3V、b第1の動作電圧によって充電された出力側コンデンサVout_Cap1の充電電圧、のうちの高い方の電圧が入力される。この回路DET3は、VDD端子に入力された電圧が第2の設定値以上であれば、出力端子OUT端子から出力される信号FLASH_WPのレベルをライトプロテクト解除レベル例えばハイレベルとしている。この回路DET3は、VDD端子に入力された電圧が第2の設定値未満になったことを検出したときに、信号FLASH_WPのレベルをライトプロテクトレベル例えばローレベルとする。信号FLASH_WPは、フラッシュメモリ21に入力される。フラッシュメモリ21は、信号FLASH_WPのレベルがライトプロテクトレベルになったことを検出した場合つまりライトプロテクト信号が入力された場合、以後、ライトプロテクト解除が検出されるまで、フラッシュメモリ21に対する書き込み処理を実行しないようにする。第1及び第2の電圧調整回路PWR1及びPWR2のうちの少なくとも1つが放電機能を有する。本実施例では、いずれの電圧調整回路PWR1及びPWR2も放電機能を有している。第1の電圧調整回路PWR1を例に取る。第1の電圧調整回路PWR1は、主に下記の2つの機能、1上記第1の電圧Vin-Vd1及び上記第2の電圧Cap1電圧-Vd3のうちの高い方の電圧を第1の動作電圧例えば3.3Vに調整して出力する機能、2停止信号ローレベルの信号ENがEN端子に入力されたときに、第1の動作電圧例えば3.3Vに調整して出力する機能を停止させるとともに、第1の動作電圧によって充電された出力側コンデンサVout_Cap1の電荷を放電する放電機能、を有する。具体的には、第1の電圧調整回路PWR1の入力端子IN端子に、上記第1及び第2の電圧のうちの高い方の電圧が入力されるようになっており、且つ、そのIN端子に、その高い方の電圧によって充電される入力側コンデンサVin_Cap1が接続されている。第1の電圧調整回路PWR1のOUT端子に、第1の動作電圧によって充電される出力側コンデンサVout_Cap1が接続されている。第1の電圧調整回路PWR1の所定の端子GND端子に、第1の動作電圧よりも低い電圧側典型的にはGNDが接続される。第1の電圧調整回路PWR1から出力された第1の動作電圧は、フラッシュメモリ21及びメモリコントローラ22に供給され、且つ、第3の電圧検出回路DET3のVDD端子に入力される。第1の電圧調整回路PWR1は、IN端子に入力された電圧の値が第1の動作電圧値例えば3.3V以下のときは、その入力された電圧の値とほぼ等しい値の電圧を第1の動作電圧として出力し、入力された電圧の値が第1の動作電圧値より高いときは、第1の動作電圧値の電圧を第1の動作電圧として出力する。第1の電圧調整回路PWR1のEN端子に停止解除信号ハイレベルのEN信号が入力されていれば、この回路PWR1は、図3Aに示すように、IN端子とOUT端子が接続されているような状態である例えば、IN端子とOUT端子との間にあるスイッチング素子が、その素子に停止解除信号が入力されている間はオン状態である。故に、IN端子に入力された電圧に基づく第1の動作電圧が、OUT端子から出力されるようになっている。しかし、第1の電圧調整回路PWR1のEN端子に停止信号ローレベルのEN信号が入力されれば、この回路PWR1は、図3Bに示すように、IN端子とOUT端子の接続が切断された状態となる例えば、IN端子とOUT端子との間にあるスイッチング素子が、その素子に停止信号が入力されたときにターンオフする。故に、出力側コンデンサVout_Cap1に充電されている電荷が、この回路PWR1のGND端子を通じて抜けるようになっている。第2の電圧調整回路PWR2の実質的な機能は、第1の電圧調整回路PWR1と同じである。すなわち、第2の電圧調整回路PWR2は、主に下記の2つの機能、1上記第1の電圧Vin-Vd1及び上記第2の電圧Cap1電圧-Vd3のうちの高い方の電圧を、第1の動作電圧よりも低い第2の動作電圧例えば1.0Vに調整して出力する機能、2停止信号ローレベルの信号ENがEN端子に入力されたときに、第2の動作電圧例えば1.0Vに調整して出力する機能を停止させるとともに、第2の動作電圧によって充電された出力側コンデンサVout_Cap2の電荷を放電する放電機能、を有する。具体的には、第2の電圧調整回路PWR2の入力端子IN端子に、上記第1及び第2の電圧のうちの高い方の電圧が入力されるようになっており、且つ、そのIN端子に、その高い方の電圧によって充電される入力側コンデンサVin_Cap2が接続されている。第2の電圧調整回路PWR2のOUT端子に、第2の動作電圧によって充電される出力側コンデンサVout_Cap2が接続されている。第2の電圧調整回路PWR1の所定の端子GND端子に、第2の動作電圧よりも低い電圧側典型的にはGNDが接続される。第2の電圧調整回路PWR2から出力された第2の動作電圧は、メモリコントローラ22特にそのコントローラ22内のマイクロコンピュータに供給される。第2の電圧調整回路PWR2は、IN端子に入力された電圧の値が第2の動作電圧値例えば1.0V以下のときは、入力された電圧の値とほぼ等しい値の電圧を第2の動作電圧として出力し、入力された電圧の値が第2の動作電圧値より高いときは、第2の動作電圧値の電圧を第2の動作電圧として出力する。第2の電圧調整回路PWR2も、EN端子に停止解除信号ハイレベルのEN信号が入力されていれば、IN端子に入力された電圧に基づく第2の動作電圧をOUT端子から出力するが、EN端子に停止信号ローレベルのEN信号が入力されれば、出力側コンデンサVout_Cap2に充電されている電荷をこの回路PWR2のGND端子を通じて抜くようになっている。この電源回路10によれば、第2の電圧検出回路DET2と第1及び第2の電圧調整回路PWR1及びPWR2が有する放電機能とを含んだ放電回路が実現されている。以下、この電源回路10で行われる動作の流れを説明する。第1の電圧検出回路DET1は、第1の電圧Vin-Vd1及び第2の電圧Cap1電圧-Vd3のうちの高い方の電圧この回路DET1のVDD端子に入力された電圧が第1の設定値例えば3.8Vより低いことを検出すると、メモリコントローラ22にリセット信号を送信するCONT_RST信号をローレベルにする。これにより、メモリコントローラ22がフラッシュメモリ21に対する書き込み処理を停止する。その後、第1の電圧Vin-Vd1及び第2の電圧Cap1電圧-Vd3のうちの高い方の電圧が、さらに第2の設定値未満にまで下がったとする。第2の電圧検出回路DET2は、第1の電圧Vin-Vd1及び第2の電圧Cap1電圧-Vd3のうちの高い方の電圧この回路DET2のVDD端子に入力された電圧が第2の設定値例えば2.7Vより低いことを検出したときに、この回路DET2のOUT端子から停止信号を送信する信号ENをローレベルにする。停止信号は、両方の電圧調整回路PWR1及びPWR2のEN端子に実質的に同時に入力される。電圧調整回路PWR1及びPWR2は、EN端子に停止信号が入力されたときに出力を停止し、この回路PWR1及びPWR2の出力側コンデンサVout_Cap1、Vout_Cap2を放電する。これにより、両方の電圧調整回路PWR1及びPWR2の出力側コンデンサVout_Cap1、Vout_Cap2の放電が実質的に同時に開始される。実施例1に係る電源回路10によれば、第1の電圧Vin-Vd1及び第2の電圧Cap1電圧-Vd3のうちの高い方の電圧が第2の設定値より低くなったときに、電圧調整回路PWR1及びPWR2の出力側コンデンサVout_Cap1、Vout_Cap2の放電が行われる。これにより、第1の電圧Vin-Vd1及び第2の電圧Cap1電圧-Vd3のうちの高い方の電圧が第2の設定値より低くなってから規定時間内に出力側コンデンサVout_Cap1、Vout_Cap2の充電電圧を所定電圧値以下に下げることができる。また、実施例1によれば、第1の動作電圧の出力側コンデンサVout_Cap1と第2の動作電圧の出力側コンデンサVout_Cap2の放電が実質的に同時に開始される。これにより、動作電圧の差が広がることによるラッチアップの可能性を低減することができる。なお、実施例1によれば、コンデンサCap1の電荷及び入力側コンデンサVin_Cap1、Vin_Cap2の電荷は、出力側コンデンサVout_Cap1、Vout_Cap2よりも時間をかけて抜かれる。具体的には、コンデンサCap1の電荷は、抵抗R1によって放電される。入力側コンデンサVin_Cap1、Vin_Cap2の電荷は、抵抗R4によって放電される。また、実施例1によれば、電圧調整回路PWR1及びPWR2のIN端子とOUT端子の接続が電気的に切断されるので、コンデンサCap1の電荷及び入力側コンデンサVin_Cap1、Vin_Cap2の電荷が残っていても、電圧調整回路後段の各デバイスに電圧がだらだらとかからないようにすることができる。また、実施例1によれば、第1の電圧調整回路PWR1から出力される第1の動作電圧3.3vが第2の設定値より低くなったとき、ライトプロテクト信号がフラッシュメモリ21に出力されるようになっている。すなわち、第1の電圧Vin-Vd1及び第2の電圧Cap1電圧-Vd3のうちの高い方の電圧が第2の設定値より低くなったとき、停止信号が第2の電圧検出回路DET2から第1の電圧調整回路PWR1のEN信号に入力され、そうすると、第1の電圧調整回路PWR1から第1の動作電圧が出力されない。このため、第3の電圧検出回路DET3のVDD端子に入力される電圧は第2の設定値より低くなるので、第3の電圧検出回路DET3がライトプロテクト信号を出力し、フラッシュメモリ21をライトプロテクトする。また、電圧検出回路DET1は、ダイオードD1の後段に配置されるが、必ずしもダイオードD1の後段でなくても良い。また、放電したい電圧の順番や長さは、検知電圧や電圧検出回路に備えた時定数の大きさなどにより制御されて良い。以下、本発明の実施例2を説明する。その際、実施例1との相違点を主に説明し、実施例1との共通点については説明を省略或いは簡略する。図4は、実施例2に係る電源回路60の構成例を示す。電源回路60では、電圧調整回路PWR1及びPWR2は放電機能を有していないEN端子を有していない。そして、電源回路60は、電圧調整回路毎にトランジスタを有する。具体的には、電源回路60は、第1及び第2に電圧調整回路PWR1及びPWR2にそれぞれ対応した第1及び第2のトランジスタQ1、Q2を有する。トランジスタQ1及びQ2のうちの少なくとも1つは、MOS-FETMetalOxideSemiconductorFieldEffectTransistorのような別種のスイッチング素子でも良い。トランジスタQ1は、pnp型のトランジスタである。トランジスタQ1のエミッタ端子に、出力側コンデンサVout_Cap1が接続されている。トランジスタQ1のコレクタ端子は、抵抗LOAD_R1を介してグランドに接続されており、トランジスタQ1のベース端子は、抵抗R5を介して第2の電圧検出回路DET2のOUT端子が接続されている。トランジスタQ2も、pnp型のトランジスタである。トランジスタQ2のエミッタ端子に、出力側コンデンサVout_Cap2が接続されている。トランジスタQ2のコレクタ端子は、抵抗LOAD_R2を介してグランドに接続されており、トランジスタQ2のベース端子は、抵抗R5を介して第2の電圧検出回路DET2のOUT端子が接続されている。実施例2では、第2の電圧検出回路DET2とトランジスタQ1及びQ2とで放電回路が実現されている。第1の電圧Vin-Vd1及び第2の電圧Cap1電圧-Vd3のうちの高い方の電圧が第2の設定値以上である場合、図5Aに示すように、トランジスタQ1及びQ2がオフ状態である。このため、第1及び第2の動作電圧が第1及び第2の電圧調整回路PWR1及びPWR2から出力され、コンデンサCap1、Vout_Cap1、Vout_Cap2、Vin_Cap1、Vin_Cap2に充電される。第1の電圧Vin-Vd1及び第2の電圧Cap1電圧-Vd3のうちの高い方の電圧が第2の設定値未満にまで下がったことを第2の電圧検出回路DET2が検出したときに、第2の電圧検出回路DET2のOUT端子から、停止信号が出力される。具体的には、例えば、トランジスタQ1及びQ2のベース端子に入力される信号のレベルがハイからローに変わる。これにより、図5Bに示すように、トランジスタQ1及びQ2が実質的に同時にターンオンする。この結果、出力側コンデンサVout_Cap1、Vout_Cap2の放電と、コンデンサCap1及び入力側コンデンサVin_Cap1、Vin_Cap2の放電の両方が実質的に同時に開始される。具体的には、出力側コンデンサVout_Cap1の電荷がトランジスタQ1を通ってグランドへと流れ、且つ、コンデンサCap1及び入力側コンデンサVin_Cap1の電荷は電圧調整回路1、トランジスタQ1を通ってグランドへと流れる。同様に、出力側コンデンサVout_Cap2の電荷がトランジスタQ2を通ってグランドへと流れ、且つ、コンデンサCap1及び入力側コンデンサVin_Cap2の電荷は電圧調整回路2、トランジスタQ2を通ってグランドへと流れる。実施例2によれば、第1の電圧Vin-Vd1及び第2の電圧Cap1電圧-Vd3のうちの高い方の電圧が第2の設定値より低くなったときに、出力側コンデンサVout_Cap1、Vout_Cap2だけでなく、コンデンサCap1及び入力側コンデンサVin_Cap1、Vin_Cap2の電荷も積極的に放電することができる。また、放電の時間を調整する場合は、LOAD_R1、LOAD_R2の抵抗値を所望の値に設計することで、制御が可能となる。以上、本発明の幾つかの実施例を説明したが、これらは、本発明の説明のための例示であって、本発明の範囲をこれらの実施例にのみ限定する趣旨ではない。すなわち、本発明は、他の種々の形態でも実施する事が可能である。