"解析対象の半導体集積回路のレイアウト情報から、高耐圧素子部において、可変容量として設定する、異なる導電型の領域間の接合部の位置を特定する位置特定部と、前記レイアウト情報及び前記半導体集積回路の製造条件をもとに、ノイズ伝搬路となる配線または基板を、抵抗及び容量を用いてモデル化し、特定された前記接合部の位置には前記可変容量を設定するモデル作成部と、を有することを特徴とするノイズ解析装置。前記接合部に印加される電圧に応じて、前記可変容量の容量値を計算する容量計算部を有することを特徴とする請求項1に記載のノイズ解析装置。前記容量計算部は、予め求められた前記接合部ごとの印加電圧と容量との関係を示す情報をもとに、前記容量値を計算することを特徴とする請求項2に記載のノイズ解析装置。コンピュータによって実行されるノイズ解析方法であって、解析対象の半導体集積回路のレイアウト情報から、高耐圧素子部において、可変容量として設定する、異なる導電型の領域間の接合部の位置を特定し、前記レイアウト情報及び前記半導体集積回路の製造条件をもとに、ノイズ伝搬路となる配線または基板を、抵抗及び容量を用いてモデル化し、特定された前記接合部の位置には前記可変容量を設定する、ことを特徴とするノイズ解析方法。しかし、高電圧の電源で動作する回路で使用される高耐圧素子は、大きいバイアス電圧が印加されることから、小さいバイアス電圧が印加される半導体素子に比べ、バイアス電圧印加時に接合部にできる空乏層が大きく広がる。このとき、接合容量はバイアス電圧の値に応じて大きく変化する。そのため、従来のようにモデル化される容量を固定容量とした場合、精度よくノイズを解析できないという問題があった。発明の一観点によれば、解析対象の半導体集積回路のレイアウト情報から、高耐圧素子部において、可変容量として設定する、異なる導電型の領域間の接合部の位置を特定する位置特定部と、前記レイアウト情報及び前記半導体集積回路の製造条件をもとに、ノイズ伝搬路となる配線または基板を、抵抗及び容量を用いてモデル化し、特定された前記接合部の位置には前記可変容量を設定するモデル作成部と、を備えたノイズ解析装置が提供される。開示のノイズ解析装置及びノイズ解析方法によれば、半導体集積回路で発生するノイズの伝搬を精度よく解析することができる。以下、本発明の実施の形態を、図面を参照しつつ説明する。図1は、本実施の形態のノイズ解析装置の一例を示す図である。ノイズ解析装置1は、位置特定部2、モデル作成部3、ノイズ源モデル化部4、容量計算部5、ノイズ解析部6、記憶部7を有している。記憶部7には、解析対象の半導体集積回路のレイアウト情報d1、配線や基板の、厚さ、抵抗率、容量などの製造条件以下プロセスパラメータと呼ぶd2、回路データd3が格納されている。さらに、記憶部7には、半導体集積回路の高耐圧素子部において、モデル化の際に可変容量として設定する異なる導電型n型とp型の領域間の接合部ごとの、印加電圧と容量との関係を示す容量電圧特性情報d4-1~d4-nなどが格納されている。なお、解析対象の半導体集積回路は、LDMOSLaterallyDiffusedMetalOxideSemiconductorや、DMOSDoublediffusedMOSなどの高耐圧素子部を含んでいる。位置特定部2は、レイアウト情報d1から、高耐圧素子部において、可変容量として設定する、異なる導電型の領域間の接合部の位置を特定する。位置特定部2は、大きなバイアス電圧が印加された際に大きな空乏層を形成する接合部の位置をレイアウト情報d1から特定する。モデル作成部3は、レイアウト情報d1及びプロセスパラメータd2をもとに、ノイズ伝搬路となる配線または基板を、抵抗及び容量を用いてモデル化する。このとき、モデル作成部3は、位置特定部2で特定された接合部の位置には可変容量を設定する。なお、モデル化は、たとえば、ネットリストを作成することで行われる。ノイズ源モデル化部4は、設計対象の半導体集積回路の回路データd3を用いて回路解析を行い、ノイズ源情報として、ノイズの時間波形や周波数波形などを求める。容量計算部5は、位置特定部2で特定された接合部に印加される電圧に応じて、可変容量の容量値を計算する。接合部に印加される電圧可変容量の2端子間電圧は、ノイズ解析部6によるノイズ解析処理において計算される。また、容量計算部5は、予め求められた、可変容量として設定する高耐圧素子部の接合部ごとの容量電圧特性情報d4-1~d4-nをもとに容量計算を行う。ノイズ解析部6は、作成されたネットリスト、ノイズ源情報、容量値をもとに、ノイズ解析処理を行う。たとえば、ノイズ解析部6は、ネットリストの各ノードにおける電流値や電圧値を算出して、基板ノイズの伝搬を解析する。このようなノイズ解析装置1によれば、解析対象の半導体集積回路の高耐圧素子部において、可変容量として設定する接合部の位置が特定され、その位置に可変容量を設定したモデルが作成される。これにより、可変容量にバイアス電圧に応じた容量値を設定できるようになり、ノイズ伝搬路である基板のインピーダンスを精度よくモデル化でき、発生するノイズの伝搬を精度よくシミュレーションすることが可能となる。また、容量計算部5は、予め求められた、可変容量として設定する高耐圧素子部の接合部ごとの容量電圧特性情報d4-1~d4-nをもとに容量計算を行うので、より精度よくバイアス電圧に応じた容量値を計算でき、精度のよいノイズ解析が可能となる。以下、高耐圧素子部の例として、LDMOSのノイズ解析を例にして本実施の形態のノイズ解析方法を、より詳細に説明する。図2は、ノイズ解析方法の一例の流れを示すフローチャートである。まず、位置特定部2は、レイアウト情報d1から、高耐圧素子部において、可変容量として設定する、異なる導電型の領域間の接合部の位置を特定するステップS1。図3は、LDMOSのある接合部における、容量のドレイン電圧特性の一例を示す図である。図3では、例として、nチャネル型のLDMOS10を図示している。LDMOS10は、p型基板Psub11に形成されたn型ドリフト領域nDrift12と、n型ドリフト領域12に形成されたp型ボディ領域pBody13を有している。またn型ドリフト領域12には、ドレイン電圧Drainが印加されるN領域14が形成されており、p型ボディ領域13には接地電圧0Vが印加されるN領域15とP領域16が形成されている。また、p型基板11上に、n型ドリフト領域12と、p型ボディ領域13とN領域15に跨って、ゲート電極17が形成されている。また、図3のグラフの横軸はドレイン電圧[V]であり、縦軸は、p型基板11とn型ドリフト領域12との接合部の容量接合容量を示している。また、C0Vは、ドレイン電圧が0Vのときの接合容量、C10Vは、ドレイン電圧が10Vのときの接合容量、C20Vは、ドレイン電圧が20Vのときの接合容量、C30Vは、ドレイン電圧が30Vのときの接合容量を示している。図3のグラフのようにバイアス電圧であるドレイン電圧が変化すると、p型基板11とn型ドリフト領域12との接合部に印加される電圧が変化し、容量は大きく変わる。C0VとC30Vでは、1桁ほどの差が発生する場合がある。そこで、位置特定部2では、このような接合部の位置を、後の工程で可変容量18として設定する位置として特定する。なお、印加される電圧によって大きく容量が変化する接合部としては以下のようなものがある。たとえば、nチャネル型のLDMOSにおいては、p型ボディ領域とn型ドリフト領域との接合部と、上述したn型ドリフト領域とp型基板との接合部がある。pチャネル型のLDMOSにおいては、n型ボディ領域とp型ドリフト領域との接合部、n型ボディ領域とp型基板との接合部がある。位置特定部2は特定した接合部の位置を位置情報d5として出力し、たとえば、記憶部7に保持しておく。次にモデル作成部3により、ノイズ伝搬路のモデル化が行われ、ネットリストd6が出力されるステップS2。モデル作成部3は、レイアウト情報d1及びプロセスパラメータd2をもとに、ノイズ伝搬路となる配線または基板を、抵抗及び容量を用いてモデル化する。図4は、作成されるモデルの例を示す図である。解析対象の半導体集積回路は、LDMOSが形成されているLDMOS形成領域20aと、MOSトランジスタが形成されているMOS形成領域20bを含む。また、LDMOS形成領域20aには、nチャネル型のLDMOSが形成されている領域20-1と、pチャネル型のLDMOSが形成されている領域20-2が含まれている。また、MOS形成領域20bには、nチャネル型のMOSトランジスタが形成されている領域20-3と、pチャネル型のMOSトランジスタが形成されている領域20-4が含まれている。領域20-1では、p型基板21にn型ドリフト領域22が形成されており、n型ドリフト領域22にp型ボディ領域23と、N領域24が形成されている。p型ボディ領域23には、接地電圧が印加されるN領域25とP領域26が形成されている。また、p型基板21上に、n型ドリフト領域22、p型ボディ領域23、N領域25に跨って、ゲート電極27が形成されている。領域20-2では、p型基板21にn型ボディ領域28が形成されており、n型ボディ領域28には、p型ドリフト領域29と、コンタクト領域として、高電圧のソース電圧図4の例では40Vが印加されるN領域30、P領域31が形成されている。p型ドリフト領域29には、P領域32が形成されている。また、p型基板21上に、n型ボディ領域28、p型ドリフト領域29、P領域31に跨って、ゲート電極33が形成されている。領域20-1のN領域24と、領域20-2のP領域32は、ビア34,35と配線36を介して接続されている。一方、MOS形成領域20bの領域20-3では、p型基板21に、接地電圧が印加されるP領域41及びN領域42と、N領域43が形成されている。また、p型基板21上に、N領域42と、N領域43に跨ってゲート電極44が形成されている。領域20-4では、p型基板21に、Nウェル40が形成されており、Nウェル40には、ソース電圧図4の例では1.2Vが印加されるコンタクト領域であるN領域45及びP領域46と、P領域47が形成されている。領域20-3のN領域43と、領域20-4のP領域47は、ビア49,50と配線51を介して接続されている。以上のようなレイアウトの半導体集積回路において、モデル作成部3は、たとえば、p型基板21をある一定の大きさの領域メッシュごとに分割し、プロセスパラメータd2をもとに、メッシュごとに抵抗と容量をモデル化している。たとえば、メッシュ60では、この領域における、p型基板21とNウェル40との間の接合容量である容量C1と、基板抵抗である抵抗R1がモデル化されている。また、モデル作成部3は、位置情報d5を参照し、位置特定部2で特定された接合部の位置には可変容量を設定する。たとえば、領域20-1のメッシュ61では、この領域における、基板抵抗である抵抗R2がモデル化されているとともに、p型基板21とn型ドリフト領域22との間の容量が可変容量Cv1としてモデル化されている。モデル作成部3は、可変容量として設定する部分をネットリストd6で表現する際に、たとえば、可変容量Cv1を、C1varなどと、他の容量とは異なるように定義する。また、ネットリストd6上で可変容量を定義する2端子間のノードに対して、可変容量が接続されるという情報n1_varなどを付加するようにしてもよい。以上のステップS1,S2の処理により、大きなバイアス印加電圧がかかる接合部には、可変容量が設定され、大きなバイアスがかからない接合部には、固定容量が設定される。ステップS3の処理では、ノイズ源モデル化部4は、回路データd3を用いて回路解析を行い、ノイズの時間波形や周波数波形などを求め、ノイズ源情報d7として出力する。このステップS3の処理は、ステップS1やステップS2の処理の前に行ってもよい。その後、ノイズ解析部6によるノイズ解析が行われるステップS4。ノイズ解析の際には、設定された可変容量の2端子間電圧d8が出力され、それに応じて容量計算部5による、可変容量の容量計算が行われるステップS5。容量計算部5は、容量電圧特性情報d4-1~d4-nを参照して、容量計算を行う。容量電圧特性情報d4-1~d4-nは、たとえば、印加される電圧によって大きく容量が変化する各接合部の容量と印加電圧の関係を示す情報であり、予め実験結果などをもとにして、たとえば、テーブル化または数式化され記憶部7に記憶されている。容量と印加電圧の関係は、たとえば、図3に示したしたような特性を示す。印加される電圧によって大きく容量が変化する接合部としては、図4の半導体集積回路の領域20-1では、p型ボディ領域23とn型ドリフト領域22との接合部と、n型ドリフト領域22とp型基板21との接合部がある。領域20-2では、n型ボディ領域28とp型ドリフト領域29との接合部、n型ボディ領域28とp型基板21との接合部がある。容量計算部5は、たとえば、ノイズ解析部6から出力される可変容量の2端子間電圧d8及び接合部の種類の情報をもとに、記憶部7に格納されている容量電圧特性情報d4-1~d4-nから、対象となる接合部の情報を参照する。参照した情報をもとに、容量計算部5は、2端子間電圧d8の電圧値に応じた容量値d9を求めて出力し、ノイズ解析部6に返す。ノイズ解析部6は、その容量値d9をもとに、ノイズ解析を進める。ノイズ解析部6は、たとえば、SPICESimulationProgramwithIntegratedCircuitEmphasisなどの回路シミュレータによって、以下に示す処理を行う。回路シミュレータは、ステップS2の処理で作成されたネットリストd6から、キルヒホッフの法則にもとづく回路方程式を生成し、その方程式を解く。方程式の変数は、回路の各ノード接点の電圧値である。また、解くべき式は、たとえば、非線形微分方程式である。回路シミュレータは、たとえば、微分方程式を差分化し、非線形方程式を線形化してニュートンラフソン法で反復計算を行い、収束解を求める。図5は、ノイズ解析処理の流れの一例を示すフローチャートである。ノイズ解析部6は、まず、初期パラメータの設定を行うステップS10。ここでノイズ解析部6は、ノイズ源情報d7とバイアス電圧とをもとに、方程式の変数である回路の各ノードの電圧値の初期値V0を決定する。そして、ノイズ解析部6は、ネットリストd6から、キルヒホッフの法則にもとづく回路方程式、GV=U、を生成するとともに、容量計算部5にて、前述の可変容量の容量計算を行わせ、計算された容量値を用いてGとUの計算を行うステップS11。なお、Gはヤコビアン行列、Vは変数ベクトル電圧を示す、Uはアンバランスベクトルミスマッチベクトルと呼ばれる場合もあり、電流を示すである。ノイズ解析部6は、たとえば、ステップS10の処理で設定された電圧をもとに、モデル作成部3で定義された可変容量の2端子間電圧を計算し、容量計算部5に可変容量の容量値を計算させる。その後、ノイズ解析部6は、方程式の解であるUを計算するとともに、初期値V0をもとに修正量Vaを計算しステップS12、Uが収束したかを判断するため、ある許容値εと比較するステップS13。||U||<εの場合には、処理を終了し、それ以外の場合には、ノイズ解析部6は、VをVn1=VnVaに更新しステップS14、ステップS11からの処理を繰り返すこのようなループはニュートンループと呼ばれている。以上の処理により、Uが収束したときの各ノードの電流値や電圧値が、ノイズ解析結果d10として出力される。以上のように、本実施の形態のノイズ解析方法では、解析対象の半導体集積回路の高耐圧素子部において、可変容量として設定する接合部の位置を特定され、その位置に可変容量を設定したモデルが作成される。これにより、可変容量にバイアス電圧に応じた容量値を設定できるようになり、ノイズ伝搬路である基板のインピーダンスを精度よくモデル化でき、発生するノイズの伝搬を精度よくシミュレーションすることが可能となる。また、容量計算部5は、予め求められた、可変容量として設定する高耐圧素子部の接合部ごとの容量電圧特性情報d4-1~d4-nをもとに容量計算を行うので、より精度よくバイアス電圧に応じた容量値を計算でき、精度のよいノイズ解析が可能となる。本実施の形態のノイズ解析方法の効果を検証するため、以下のようなレイアウトの半導体集積回路に対してノイズの伝搬を解析した結果を示す。図6は、ノイズ解析対象の半導体集積回路を示す図である。p型基板70には、Pウェル71,72が形成されており、さらに、Pウェル71にはP領域73、Pウェル72にはP領域74が形成されている。p型基板70にはさらに、nチャネル型のLDMOSを形成するために、n型ドリフト領域75が形成されており、n型ドリフト領域75には、p型ボディ領域76とN領域77が形成されている。p型ボディ領域76には、N領域78と、P領域79が形成されている。また、p型基板70上に、n型ドリフト領域75と、p型ボディ領域76と、N領域78とを跨ぐように、ゲート電極80が形成されている。上記の半導体集積回路において、ノイズ解析装置1は、LDMOSのドレインのN領域77に接続した端子P1にバイアス電圧として16Vを印加し、ノイズとして正弦波を入力するたとえば、端子P1にノイズ源情報d7として電流源を設定する。このとき、ノイズ解析部6にて、P領域73に接続した端子P2でノイズ伝搬を検出すると、以下のような結果が得られた。図7は、ノイズ解析結果の一例を示す図である。横軸はノイズの周波数[GHz]、縦軸は、ノイズがどれだけ伝わったかを示す強度[dB]である。ノイズが多く伝わるほど、強度は0に近づく。この強度はSパラメータとも呼ばれ、たとえば、ノイズ解析部6が、各ノードの電圧値または電流値の算出結果をもとに計算する。なお、図7では、p型ボディ領域76とn型ドリフト領域75との接合部と、n型ドリフト領域75とp型基板70との接合部に対して可変容量を設定してモデル化した場合のシミュレーション波形が示されている。さらに、接合部を全て固定容量としてモデル化した場合のシミュレーション波形と、実測値の波形が示されている。図7に示されているように、本実施の形態の処理により、特定の接合部に可変容量を設定してモデル化した場合のノイズ伝搬の解析結果は、実測結果とよく合うことが確認できた。なお、上記では、高耐圧素子の例として、LDMOSを適用して説明を行ったが、他の高耐圧素子を含む半導体集積回路についても同様に、本実施の形態のノイズ解析装置1及びノイズ解析方法を適用可能である。たとえば、DMOS構造を有する半導体集積回路において、印加される電圧によって大きく容量が変化する、異なる導電型の領域間の接合部に対して、可変容量を設定してモデル化するようにしても、同様の効果が得られる。DMOS構造において、そのような接合部の例としては、異なる導電型のシリコン層とボディ層間、異なる導電型のシリコン層とシリコン基板間、異なる導電型の埋め込み層とシリコン基板間、などがある。なお、DMOS構造の例は、たとえば、特開2009-260155号公報の第2図などに記載されているので、ここでは説明を省略する。ところで、上記で説明したノイズ解析装置1及びノイズ解析方法は、たとえば、以下のようなハードウェアのコンピュータにて実現できる。図8は、本実施の形態に用いるコンピュータのハードウェアの一構成例を示す図である。コンピュータ100は、CPUCentralProcessingUnit101によって装置全体が制御されている。CPU101には、バス108を介してRAMRandomAccessMemory102と複数の周辺機器が接続されている。CPU101の制御のもと、図1に示した各構成の機能が実現される。RAM102は、コンピュータ100の主記憶装置として使用される。RAM102には、CPU101に実行させるOSOperatingSystemのプログラムやアプリケーションプログラムの少なくとも一部が一時的に格納される。また、RAM102には、CPU101による処理に用いる各種データが格納される。たとえば、図2に示した位置情報d5、ネットリストd6、ノイズ源情報d7などが格納される。バス108に接続されている周辺機器としては、ハードディスクドライブHDDHardDiskDrive103、グラフィック処理装置104、入力インタフェース105、光学ドライブ装置106、及び通信インタフェース107がある。HDD103は、内蔵したディスクに対して、磁気的にデータの書き込み及び読み出しを行う。HDD103は、コンピュータ100の二次記憶装置として使用される。HDD103には、OSのプログラム、SPICEなどの回路シミュレータなどのアプリケーションプログラム、及び各種データが格納される。たとえば、解析対象の半導体集積回路のレイアウト情報d1、プロセスパラメータd2、回路データd3、容量電圧特性情報d4-1~d4-nや、ノイズ解析結果d10などが格納される。なお、二次記憶装置としては、フラッシュメモリなどの半導体記憶装置を使用することもできる。グラフィック処理装置104には、モニタ104aが接続されている。グラフィック処理装置104は、CPU101からの命令にしたがって、図7に示したようなノイズ解析結果などの画像をモニタ104aの画面に表示させる。モニタ104aとしては、CRTCathodeRayTubeを用いた表示装置や液晶表示装置などがある。入力インタフェース105には、キーボード105aとマウス105bとが接続されている。入力インタフェース105は、キーボード105aやマウス105bから送られてくる信号をCPU101に送信する。なお、マウス105bは、ポインティングデバイスの一例であり、他のポインティングデバイスを使用することもできる。他のポインティングデバイスとしては、タッチパネル、タブレット、タッチパッド、トラックボールなどがある。光学ドライブ装置106は、レーザ光などを利用して、光ディスク106aに記録されたデータの読み取りを行う。光ディスク106aは、光の反射によって読み取り可能なようにデータが記録された可搬型の記録媒体である。光ディスク106aには、DVDDigitalVersatileDisc、DVD-RAM、CD-ROMCompactDiscReadOnlyMemory、CD-RRecordable/RWReWritableなどがある。通信インタフェース107は、ネットワーク107aに接続されている。通信インタフェース107は、ネットワーク107aを介して、他のコンピュータまたは通信機器との間でデータの送受信を行う。以上のようなハードウェア構成によって、本実施の形態の処理機能を実現することができる。以上、実施の形態に基づき、本発明のノイズ解析装置及びノイズ解析方法の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。以上説明した複数の実施の形態に関し、さらに以下の付記を開示する。付記1解析対象の半導体集積回路のレイアウト情報から、高耐圧素子部において、可変容量として設定する、異なる導電型の領域間の接合部の位置を特定する位置特定部と、前記レイアウト情報及び前記半導体集積回路の製造条件をもとに、ノイズ伝搬路となる配線または基板を、抵抗及び容量を用いてモデル化し、特定された前記接合部の位置には前記可変容量を設定するモデル作成部と、を有することを特徴とするノイズ解析装置。付記2前記接合部に印加される電圧に応じて、前記可変容量の容量値を計算する容量計算部を有することを特徴とする付記1に記載のノイズ解析装置。付記3前記容量計算部は、予め求められた前記接合部ごとの印加電圧と容量との関係を示す情報をもとに、前記容量値を計算することを特徴とする付記2に記載のノイズ解析装置。付記4前記高耐圧素子部は、LDMOSであり、前記位置特定部は、nチャネル型のLDMOSに対しては、p型ボディ領域とn型ドリフト領域との接合部または前記n型ドリフト領域とp型基板との接合部を、前記可変容量として設定する前記接合部として特定することを特徴とする付記1乃至3の何れか一つに記載のノイズ解析装置。付記5前記高耐圧素子部は、LDMOSであり、前記位置特定部は、pチャネル型のLDMOSに対しては、n型ボディ領域とp型ドリフト領域との接合部または前記n型ボディ領域とp型基板との接合部を、前記可変容量として設定する前記接合部として特定することを特徴とする付記1乃至4の何れか一つに記載のノイズ解析装置。付記6コンピュータによって実行されるノイズ解析方法であって、解析対象の半導体集積回路のレイアウト情報から、高耐圧素子部において、可変容量として設定する、異なる導電型の領域間の接合部の位置を特定し、前記レイアウト情報及び前記半導体集積回路の製造条件をもとに、ノイズ伝搬路となる配線または基板を、抵抗及び容量を用いてモデル化し、特定された前記接合部の位置には前記可変容量を設定する、ことを特徴とするノイズ解析方法。"