"第1電圧が印加される第1端子と、前記第1電圧より低い第2電圧が印加される第2端子と、電源側の電圧として前記第1電圧が印加され、接地側の電圧として前記第2電圧が印加される被保護回路と、前記被保護回路を保護する保護回路と、を備え、前記保護回路は、前記第1または第2端子と、前記被保護回路との間に設けられたスイッチと、前記第1端子の電圧及び前記第2端子の電圧の差が所定値より小さい場合には前記スイッチをオンし、前記第1端子の電圧及び前記第2端子の電圧の差が前記所定値より大きい場合には前記スイッチをオフする制御回路と、を含むことを特徴とする集積回路。請求項1に記載の集積回路であって、前記第2端子には、前記スイッチの一端が接続され、前記被保護回路には、前記スイッチがオンしている場合、前記スイッチの他端を介して前記第2電圧が前記接地側の電圧として印加されること、を特徴とする集積回路。請求項2に記載の集積回路であって、前記制御回路は、カソードが前記第1端子側に接続され、アノードが第1及び第2抵抗を介して第2端子側に接続され、前記第1及び第2電圧の差より大きく前記所定値より小さいツェナー電圧を有するツェナーダイオードと、前記第1及び第2抵抗が接続されたノードの電圧と前記第2端子の電圧との差が、前記第1端子の電圧と前記第2端子の電圧との差が前記所定値となる際の前記ノードの電圧と前記第2端子の電圧との差を示すしきい値より小さい場合には前記スイッチをオンし、前記ノードの電圧と前記第2端子の電圧との差が、前記しきい値より大きい場合には前記スイッチをオフするトランジスタ制御回路と、を含むことを特徴とする集積回路。請求項3に記載の集積回路であって、前記スイッチは、ソースが前記第2端子に接続されるNMOSトランジスタであり、前記トランジスタ制御回路は、前記第1端子に一端が接続される第3抵抗と、ベースが前記ノードに接続され、エミッタが前記第2端子に接続され、コレクタが前記第3抵抗の他端及び前記NMOSトランジスタのゲートに接続されるNPNトランジスタと、を含むことを特徴とする集積回路。請求項1~4の何れか一項に記載の集積回路であって、前記第1電圧から前記第2電圧を生成するレギュレータ回路を更に含むこと、を特徴とする集積回路。ところで、図4に示すように、例えばレギュレータ回路301や駆動回路302が電源ICIntegratedCircuit250に形成されている場合、電圧Vregが印加される端子REGと、接地電圧0Vが印加される端子GNDとが短絡してしまうことがある。このような場合、端子REGの電圧は0Vまで低下するため、端子INと端子REGとの間には過電圧が発生してしまい、駆動回路302が破壊されてしまうおそれがある。本発明は上記課題を鑑みてなされたものであり、端子間に過電圧が発生した場合であっても、端子間に設けられた回路を保護することができる集積回路を提供することを目的とする。上記目的を達成するため、本発明の一つの側面に係る集積回路は、第1電圧が印加される第1端子と、前記第1電圧より低い第2電圧が印加される第2端子と、電源側の電圧として前記第1電圧が印加され、接地側の電圧として前記第2電圧が印加される被保護回路と、前記被保護回路を保護する保護回路と、を備え、前記保護回路は、前記第1または第2端子と、前記被保護回路との間に設けられたスイッチと、前記第1端子の電圧及び前記第2端子の電圧の差が所定値より小さい場合には前記スイッチをオンし、前記第1端子の電圧及び前記第2端子の電圧の差が前記所定値より大きい場合には前記スイッチをオフする制御回路と、を含む。端子間に過電圧が発生した場合であっても、端子間に設けられた回路を保護することができる集積回路を提供することができる。本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。図1は、本発明の一実施形態であるスイッチング電源回路10の構成を示す図である。スイッチング電源回路10は、電圧レベルV0例えば、15Vの入力電圧Vinから目的レベル例えば、5Vの出力電圧Voutを生成するための回路である。スイッチング電源回路10は、電源IC20、ダイオード21、インダクタ22、コンデンサ23~25、抵抗26~28を含んで構成されている。電源IC20集積回路は、PMOSトランジスタ30、レギュレータ回路LDO31、PWM信号生成回路32、レベルシフト回路LS33、駆動回路34、及び保護回路35を含んで構成される。また、電源IC20は、端子IN,REG,SW,FB,RC,GNDを備える集積回路である。PMOSトランジスタ30は、負荷不図示を駆動するスイッチング素子である。PMOSトランジスタ30のソースには、端子INを介して入力電圧Vin第1電圧が印加され、ドレインは端子SWに接続される。ダイオード21は、アノードが接地され、カソードが端子SWに接続されている。インダクタ22は、一端が端子SWに接続され、他端がコンデンサ23の一端に接続されている。また、コンデンサ23の他端は接地されている。このため、ダイオード21、インダクタ22、コンデンサ23は、PMOSトランジスタ30とともに、いわゆる降圧チョッパ回路を構成する。このような構成では、PMOSトランジスタ30がオンすると、コンデンサ23は充電される。したがって、コンデンサ23で得られる出力電圧Voutは上昇する。一方、PMOSトランジスタ30がオフすると、インダクタ22に蓄積されたエネルギーはコンデンサ23や負荷不図示等を介して放出され、出力電圧Voutは低下する。レギュレータ回路31は、PMOSトランジスタ30をオンするための電圧Vregを、入力電圧Vinから生成するシリーズレギュレータである。なお、入力電圧Vinが印加される端子INと、電圧Vreg第2電圧が印加される端子REGとの間には、レギュレータ回路31を安定に動作させるためのコンデンサ25が接続されている。また、レギュレータ回路31が生成する電圧Vregの電圧レベルは、V1例えば、10Vであることとする。なお、レギュレータ回路31は、いわゆる高耐圧のトランジスタ不図示で構成されている。PWM信号生成回路32は、出力電圧Voutを抵抗26,27で分圧した帰還電圧Vfbに基づいて、出力電圧Voutを所定のレベルとするためのPWM信号を生成する。具体的には、PWM信号生成回路32は、端子FBに印加された帰還電圧Vfbが低下すると、PWM信号のHレベルのデューティ比を増加させる。また、PWM信号生成回路32は、基準電圧回路50、誤差増幅回路51、発振回路52、及びコンパレータ53を含んで構成される。なお、基準電圧回路50等の各ブロックには、端子GNDを介して接地電圧が印加される。基準電圧回路50は、例えばバンドギャップ電圧など、温度に依存しない所定レベルの基準電圧Vrefを生成する。誤差増幅回路51は、基準電圧Vrefと端子FBに印加される帰還電圧Vfbとの差を増幅する。また、誤差増幅回路51の出力とグランドGNDとの間には、端子RCを介して、位相補償用のコンデンサ24及び抵抗28が接続されている。なお、誤差増幅回路51の出力と端子RCとが接続されたノードの電圧を、電圧Veとする。発振回路OSC52は、所定周期の三角波状の発振信号Voscを生成する。コンパレータ53は、電圧Veと、発振信号Voscとを比較してPWM信号を出力する。なお、ここでは、電圧Veがコンパレータ53の非反転入力端子に入力され、発振信号Voscがコンパレータ33の反転入力端子に入力されている。このため、電圧Veのレベルが発振信号Voscのレベルより高くなるとPWM信号はHレベルとなり、電圧Veのレベルが発振信号Voscのレベルより低くなるとPWM信号はLレベルとなる。また、PWM信号生成回路32においては、帰還電圧Vfbが基準電圧Vrefより高い場合、電圧Veは低下するためPWM信号のHレベルのデューティ比は低下する。一方、帰還電圧Vfbが基準電圧Vrefより低い場合、電圧Veは上昇するためPWM信号のHレベルのデューティ比は増加する。このように、PWM信号生成回路32は、帰還電圧Vfbの低下に応じてHレベルのデューティ比が増加するPWM信号を生成する。レベルシフト回路33は、PWM信号をレベルシフトした信号Vlsを駆動回路33に出力する。駆動回路34被保護回路は、Hレベルの信号Vlsが入力されると、PMOSトランジスタ30をオンし、Lレベルの信号Vlsが入力されると、PMOSトランジスタ30をオフする。保護回路35は、端子IN第1端子の電圧と、端子REG第2端子の電圧と差が所定値VAより大きい場合、つまり、端子IN,REGの間に過電圧が発生した場合、駆動回路34に過電圧が印加されないよう駆動回路34を保護する。なお、所定値VAは、例えば電圧レベルV0例えば、15Vと、電圧レベルV1例えば、10Vとの差例えば、5Vより大きく、駆動回路34が破壊される際に駆動回路34に印加される電圧値より小さい値である。また、保護回路35は、NMOSトランジスタ60、及び制御回路61を含んで構成される。NMOSトランジスタ60スイッチは、端子REGと駆動回路34との間に設けられ、ソースが端子REGに接続されている。なお、ここでは、NMOSトランジスタ60のドレインの電圧を電圧Vxとする。制御回路61は、端子INの電圧と端子REGの電圧と差以下、差電圧D=Vin-Vregとするが、所定値VAより大きいか否かを検出する。そして、制御回路61は、差電圧Dが所定値VAより小さい場合、NMOSトランジスタ60をオンし、差電圧Dが所定値VAより大きい場合、NMOSトランジスタ60をオフする。ここで、図2を参照しつつ、駆動回路34及び保護回路35の詳細について説明する。駆動回路34は、直列に接続された3段のインバータ回路70~72を含んで構成される。また、インバータ回路70~72のそれぞれには、電源側の電圧として入力電圧Vinが印加される。そして、NMOSトランジスタ60がオンしている場合、インバータ回路70~72のそれぞれには、接地側の電圧として電圧Vregが印加される。このような場合にHレベルの信号Vlsがインバータ70に入力されると、インバータ72からは電圧レベルV1例えば、10Vの駆動信号Vdrが出力される。一方、Lレベルの信号Vlsがインバータ70に入力されると、インバータ72からは電圧レベルV0例えば、15Vの駆動信号Vdrが出力される。したがって、駆動回路34に入力電圧Vin及び電圧Vregが印加されている状態では、駆動回路34は、信号VlsがHレベルとなるとPMOSトランジスタ30をオンし、信号VlsがLレベルとなるとPMOSトランジスタ30をオフする。なお、駆動回路34に通常印加される電圧は例えば5V15V-10Vであるため、インバータ回路70~72のそれぞれは、いわゆる低耐圧のトランジスタ不図示で構成されている。制御回路61は、ツェナーダイオード80、抵抗81~83、NPNトランジスタ84を含んで構成される。ツェナーダイオード80のカソードは、端子INに接続され、アノードは、抵抗81,82を介して端子REGに接続されている。なお、ここでは、抵抗81第1抵抗及び抵抗82第2抵抗が接続されるノードをノードYとする。また、ツェナーダイオード80のツェナー電圧降伏電圧をVzとし、抵抗81,82のそれぞれの抵抗値をR1,R2とする。NPNトランジスタ84のベースはノードYに接続され、エミッタは端子REGに接続され、コレクタは抵抗83を介して端子INに接続されている。また、NPNトランジスタ84のコレクタは、NMOSトランジスタ60のゲートに接続されている。したがって、ノードYの電圧と端子REGの電圧Vregとの差、つまり、抵抗82に発生する電圧Vyが、NPNトランジスタ84のしきい値Vthより小さい場合、NPNトランジスタ84はオフする。このため、この場合には、NMOSトランジスタ60はオンする。一方、電圧Vyがしきい値Vthより大きい場合には、前述とは逆に、NPNトランジスタ84はオンし、NMOSトランジスタ60はオフする。なお、抵抗83第3抵抗及びNPNトランジスタ84は、トランジスタ制御回路に相当する。ところで、本実施形態では、ツェナー電圧Vzが、電圧レベルV0と電圧レベルV1との差例えば、5Vより大きく、所定値VAよりも小さいツェナーダイオード80を用いている。したがって、レギュレータ回路31が電圧レベルV1の電圧Vregを生成している通常時には、ツェナーダイオード80はオフしている。そして、この場合の電圧Vyは0Vであるため、NMOSトランジスタ60はオンしている。一方、例えば、端子REGと端子GNDとが短絡し、差電圧Dが所定値VAとなった場合には、ツェナーダイオード80はオンすることになる。そして、差電圧Dが所定値VAとなる際の電圧Vyは、Vy=VA-Vz×R2/R1R21となる。本実施形態では、差電圧Dが所定値VAとなった際の電圧Vyが、しきい値Vthより大きくなるように抵抗値R1,R2を設計している。したがって、この場合には、NMOSトランジスタ60はオフすることになる。つまり、本実施形態では、通常時にはNMOSトランジスタ60はオンし、差電圧Dが所定値VAとなるような異常時には、NMOSトランジスタ60はオフする。==スイッチング電源回路10の動作==まず、図1を参照しつつ、端子INに電圧レベルV0の入力電圧Vinが印加され、レギュレータ31が電圧レベルV1の電圧Vregを生成している通常時のスイッチング電源回路10の動作について説明する。例えば、出力電圧Voutが目的レベルから低下すると、帰還電圧Vfbも低下するため、PWM信号のHレベルのデューティ比は増加する。通常時には、駆動回路34には、電源側の電圧として電圧レベルV0の入力電圧Vinが印加され、接地側の電圧として電圧レベルV1の電圧Vregが印加されている。したがって、駆動回路34は、PWM信号のHレベルのデューティ比の増加に応じて、PMOSトランジスタ30のオン期間を長くする。この結果、出力電圧Voutは上昇することになる。一方、出力電圧Voutが目的レベルから上昇すると、前述とは逆に、駆動回路34はPMOSトランジスタ30のオフ期間を長くする。このため、このような場合には出力電圧Voutは低下する。このように、通常時には、スイッチング電源回路10は、目的レベルの出力電圧Voutを生成する。つぎに、図1及び図3を参照しつつ、端子REG及び端子GNDが短絡された場合におけるスイッチング電源回路10の動作を参照しつつ説明する。例えば、時刻t0に端子REG及び端子GNDが短絡されると、電圧Vregのレベルは、電圧レベルV1から0Vへと低下する。また、この際、NMOSトランジスタ60はオンしているため、駆動回路34の接地側の電圧である電圧Vxのレベルも同様に低下する。そして、時刻t1に、電圧Vregのレベルが低下して、入力電圧VinのレベルV0から所定値VAだけ低いレベルとなると、NMOSトランジスタ60はオフされる。この結果、NMOSトランジスタ60のドレインのノードの電圧はフローティング状態となり、電圧Vxは、例えば入力電圧VinのレベルV0まで上昇する。したがって、端子REG及び端子GNDが短絡された場合であっても、駆動回路34に過電圧例えば、所定値VAより大きい電圧が印加されることが防止される。なお、時刻t1以降も電圧Vregは低下し、最終的に0Vとなる。そして、時刻t1以降、駆動回路34の動作は停止されるため、スイッチング電源回路10の動作も停止することになる。以上、本実施形態のスイッチング電源回路10について説明した。電源IC20においては、端子IN及び端子REGの間に過電圧が発生し、差電圧Dが所定値VAより大きくなると、NMOSトランジスタ60はオフされる。このため、端子IN及び端子REGの間に過電圧が発生した場合であっても、端子IN及び端子REGの間に設けられた駆動回路34は保護される。また、本実施形態では、端子REGの電圧Vregが大きく低下した場合であっても、駆動回路34の接地側の電圧が大きく低下することを防ぐことができる。また、制御回路61において抵抗81,82の抵抗値R1,R2を調整すれば、例えばツェナーダイオード80を用いることなく、差電圧Dが所定値VAより大きいか否かを検出することも可能である。しかしながら、ツェナーダイオード80を用いず、例えば抵抗81,82のみで電圧Vyを発生させる場合、抵抗81,82には、常に電流が流れ続けることになる。これに対し、本実施形態では、通常時にはツェナーダイオード80はオフしているため、抵抗81,82に流れる電流値はゼロとなる。したがって、本実施形態では、消費電流を削減することができる。また、通常時は、NPNトランジスタ84はオフしているため、抵抗83に流れる電流はゼロとなる。したがって、通常時には、保護回路35の消費電流はゼロとなる。また、本実施形態では、NMOSトランジスタ60のゲート-ソース間の電圧は、正常時に例えば5Vであり、異常時に0Vであり大きく変化することは無い。したがって、NMOSトランジスタ60には、ゲート-ソース間の耐圧は通常で、ドレイン-ソース間の耐圧が高いDMOSDoublediffusedMOSトランジスタ等を用いることができる。また、電圧Vregは、例えば電源IC20内部に設けられたレギュレータ回路31により生成される。このため、通常時においては、駆動回路34に印加される電圧はほぼ一定例えば、5V=15V-10Vとなる。なお、上記実施例は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。例えば、ツェナーダイオード80のカソードは、抵抗不図示を介して端子INに接続されていても良い。また、本実施形態では、端子REGと駆動回路34との間にNMOSトランジスタ60を設けたがこれに限られるものではない。例えば、端子IN及び駆動回路34の間にPMOSトランジスタ不図示をスイッチとして設けても良い。なお、このような場合、制御回路61の出力を反転するインバータ回路不図示の出力に基づいて、端子IN及び駆動回路34の間のPMOSトランジスタをオン、オフすれば本実施形態と同様の効果を得ることができる。また、端子REGと駆動回路34との間をオン、オフするスイッチとしては、NMOSトランジスタ60の代わりにトランスミッションゲート回路等を用いてよい。例えば、モータ駆動ICにおけるHブリッジ回路では、ハイサイド側のスイッチング素子にPMOSトランジスタが用いられることがある。そして、ハイサイド側のPMOSトランジスタを駆動する際には、本実施形態と同様の駆動回路が用いられることがある。したがって、保護回路35をモータ駆動ICに設けることにより、本実施形態と同様に、ハイサイド側のPMOSトランジスタを駆動する回路を保護することができる。また、端子REGには、電源IC20の外部より電圧Vregが印加されていても良い。"