"第1の電位を供給する第1の電源から、前記第1の電位よりも低い第2の電位を出力する同期整流方式のDC-DCコンバータにおいて、前記第1の電位を供給する前記第1の電源とグランド間に直列に設けられた第1のスイッチ素子と第2のスイッチ素子からなる一対のスイッチ素子と、制御信号に応じて、前記第1及び第2のスイッチ素子を相補的にオンオフ制御する制御回路と、前記第1のスイッチ素子と前記第2のスイッチ素子との接続点の電位を平滑化する平滑回路とを有し、前記制御回路は、前記第2の電位を検出して、検出した電位と第1の基準電位とを比較して誤差信号を得て、前記誤差信号を基に前記第2の電位が所定の電圧になるように前記第1及び第2のスイッチ素子をオンオフ制御する機能を備え、さらに、前記制御回路は、第2の電位出力の負荷電流が軽負荷となり、前記誤差信号が第2の基準電位を越えた場合に、前記第2のスイッチ素子をオフ状態にするように構成され、前記第2の電位出力の負荷電流が軽負荷の時に、前記第1のスイッチ素子と前記第2のスイッチ素子との接続点の電位を第3の基準電位と第4の基準電位とで比較する比較器と、第1のスイッチ素子がオフ状態の時に、前記比較器からの出力信号をカウントするカウンタを有し、前記カウンタのカウント数がゼロになったことを検出して第2のスイッチ素子の駆動回路動作を無効から有効にすることを特徴とするDC-DCコンバータ。前記平滑回路は、インダクタとコンデンサとの直列回路から構成され、前記インダクタと前記コンデンサの接続点が前記第2の電位を出力する端子に接続され、前記比較器は、前記第1のスイッチ素子と前記第2のスイッチ素子との接続点の電位に生じる振動電圧波形をパルス信号に変換出力し、前記第1のスイッチ素子のオフ期間に前記カウンタ回路で前記パルス信号をカウントすることを特徴とする請求項1記載のDC-DCコンバータ。前記第2の電位の設定電圧に合わせて、前記第3の基準電位と第4の基準電位とを可変することを特徴とする請求項1記載のDC-DCコンバータ。前記第1及び第2のスイッチ素子と、前記平滑回路と、前記制御回路と、前記比較器と、前記カウンタとを基板上に集約して、一つのモールド樹脂で覆われた集積回路としたことを特徴とする請求項2記載のDC-DCコンバータ。しかしながら、従来のDC‐DCコンバータ100では、インダクタ5の電流不連続時の自由振動により逆電流が流れたり、正常方向の電流に戻ったりする振動期間を生じるため、スイッチQ2はPWM信号の1周期内において複数回のオンオフ動作を繰り返すことになる。すなわち、スイッチQ2のスイッチング回数の増加によるスイッチング損失及びゲート駆動電力も増加してしまい変換効率を低下させる原因にもなる。本発明の課題は、逆電流を流すことなく、簡素な構成で同期整流スイッチの切り替え動作を行うことが可能なDC‐DCコンバータを提供することにある。上記課題を解決するために、本発明に係るDC‐DCコンバータは、第1の電位を供給する第1の電源から、第1の電位よりも低い第2の電位を出力する同期整流方式のDC-DCコンバータにおいて、第1の電位を供給する第1の電源とグランド間に直列に設けられた第1のスイッチ素子と第2のスイッチ素子からなる一対のスイッチ素子と、制御信号に応じて、前記第1及び第2のスイッチ素子を相補的にオンオフ制御する制御回路と、第1のスイッチ素子と前記第2のスイッチ素子との接続点の電位を平滑化する平滑回路とを有し、制御回路は、第2の電位を検出して、検出した電位と第1の基準電位とを比較して誤差信号を得て、誤差信号を基に第2の電位が所定の電圧になるように第1及び第2のスイッチ素子をオンオフ制御する機能を備え、さらに、制御回路は、第2の電位出力の負荷電流が軽負荷となり、誤差信号が第2の基準電位を越えた場合に、第2のスイッチ素子をオフ状態にするように構成され、第2の電位出力の負荷電流が軽負荷の時に、第1のスイッチ素子と第2のスイッチ素子との接続点の電位を第3の基準電位と第4の基準電位とで比較する比較器と、第1のスイッチ素子がオフ状態の時に、比較器からの出力信号をカウントするカウンタを有し、カウンタのカウント数がゼロになったことを検出して第2のスイッチ素子の駆動回路動作を無効から有効にすることを特徴とする。また、平滑回路は、インダクタとコンデンサとの直列回路から構成され、インダクタとコンデンサの接続点が第2の電位を出力する端子に接続され、比較器は、第1のスイッチ素子と第2のスイッチ素子との接続点の電位に生じる振動電圧波形をパルス信号に変換出力し、第1のスイッチ素子のオフ期間にカウンタ回路でパルス信号をカウントすることを特徴とする。また、第2の電位の設定電圧に合わせて、第3の基準電位と第4の基準電位とを可変することを特徴とする。本発明によれば、第2の電位出力の負荷電流が軽負荷から重負荷に変わる時に、第1のスイッチ素子と第2のスイッチ素子との接続点の電位を第3と第4の基準電位とで比較してパルス信号に変換出力し、第1のスイッチ素子のオフ期間にカウンタ回路でパルス信号がゼロになったことを検出することで、平滑回路に流れる電流の向きを測定せずに、第2のスイッチ素子のオンオフ動作による同期整流のオフ状態を有効にすることができる。以下、本発明の実施の形態に係るDCDCコンバータを、図面を参照しながら詳細に説明する。本発明においては、同期整流方式のDC-DCコンバータにおいて、軽負荷時の平滑回路のインダクタに流れる電流が臨界電流以下になると自由振動をおこして出力から同期整流の第2のスイッチ素子を介して逆電流が流れることを防止するものである。まず、軽負荷時の平滑回路のインダクタに流れる電流が臨界電流以下になる前に、DC-DCコンバータの制御回路の誤差信号電圧を基に軽負荷であることを判断して同期整流のスイッチ素子の動作をオフ状態にする。次に、軽負荷状態から定格負荷ないし重負荷の方に変化したときには、平滑回路に流れる電流の向きを測定せずに、第1のスイッチ素子と第2のスイッチ素子との接続点の電位を第3と第4の基準電位とで比較してパルス信号に変換出力し、第1のスイッチ素子のオフ期間にカウンタ回路でパルス信号がゼロになったことを検出することで、第2のスイッチ素子の同期整流の機能をオフ状態からオン状態にすることができる。図1は、本発明の実施例に係るDCDCコンバータの制御回路の構成を示す図である。なお、図1においては、図6に示す従来のDCDCコンバータと同一部分には同一符号を付しその説明を省略し、図6に示す従来のDCDCコンバータと異なる部分を説明する。本発明の実施例に係るDCDCコンバータは、図6に示した従来のDCDCコンバータに、制御回路1aのスイッチ制御部10aが変更されている。図1に示す制御回路1aは、PWM発振器20、エラーAMP30、スイッチ制御部10aから構成され、PWM発振器20のPWM信号とエラーAMP30の出力信号を基に、スイッチ制御部10aを介してスイッチQ1,スイッチQ2のオンオフ駆動信号を出力する。スイッチ制御部10aは、同期整流オフ選択回路11、Toff期間生成部12、パルス成型回路13、カウンタ14、時間差比較/不連続検出信号生成部15、1パルスラッチ16、OR回路17、INV回路18、スイッチSW19から構成されている。スイッチ制御部10aは、エラーAMP30のフィードバック信号FBから軽負荷を検出してスイッチQ2の同期整流をオフにし、スイッチQ1、Q2の接続点電位V1を検出して軽負荷に発生する自由振動電圧をパルスに成型後、スイッチQ1のオフ期間中のカウンタ回路でのパルスカウントがゼロになったことを検出することで、スイッチQ2の同期整流をオフ状態からオン状態に戻す。図1に示すように同期整流オフ選択回路11は、エラーAMP30の出力であるフィードバック信号FBを入力し、フィードバック信号FBの電圧が基準電圧Vlightよりも低い場合にHレベル信号をOR回路17の一方の端子へ出力する。この同期整流オフ選択回路11については、後に詳細に説明する。Toff期間生成部12は、PWM発振器20の出力信号を基にToff期間の信号を生成し、カウンタ14へカウンタリセット信号及び、時間差比較/不連続検出信号生成部15へToff期間の信号を送出する。パルス生成回路13は、スイッチQ1,スイッチQ2との接続点V1の電位v1信号を入力して、V1の電位に生じる振動電圧波形をパルス信号に変換出力してカウンタ14へ出力する。このパルス生成回路13については、後に詳細に説明する。カウンタ14は、Toff期間生成部12からのカウンタリセット信号によりリセットされて、パルス生成回路からのパルス信号を待受けする。時間差比較/不連続検出信号生成部15は、Toff期間生成部12からのToff期間内にカウンタ14からパルスが入力されるか否かを検出し、パルスを検出すると出力信号を1パルスラッチ回路16へ出力する。1パルスラッチ回路16はPWM発振器20の出力信号の1周期分T、前述の時間差比較/不連続検出信号生成部15からの信号によりLレベル信号をOR回路17の他方の端子へ出力する。OR回路17は、1パルスラッチ回路16または同期整流オフ選択回路11から送られてくるLレベル信号に応じて、NMOS駆動信号Vdlを、スイッチSW19を介してオフ信号へ切り替える。これにより、軽負荷時の場合にはスイッチQ2はオン動作しないモードになる。次に、このように構成される実施例に係るDCDCコンバータの動作を、図2に示すタイミングチャートを参照しながら説明する。図2に示したタイミングチャートでは、同期整流オフ選択回路11からの切替信号が、一旦軽負荷と判定された信号を出力した後、カウンタ14がパルス成型回路信号のパルスをカウントする毎に不連続検出信号をLレベル出力し、スイッチSW19をオフする状態を示している。図2のタイミングチャートにおけるインダクタ5に流れる電流IL波形1は、周期T期間の時刻t1~t2にスイッチQ1からのオン電流が流れ、時刻t2~t3間に回生電流が流れる。時刻t3にて電流は不連続となり、時刻t4まで流れない。図22に示すスイッチQ1とスイッチQ2との接続点V1の電位v1波形は、時刻t1~t2にスイッチQ1からのオン電圧が印加され、時刻t2~t3間にスイッチQ2のボディダイオードを介して回生電流が流れる。ここで、時刻t3~t4期間はインダクタ5による自由振動電圧が生じる。図23に示すToff期間生成部12のToff期間生成は、制御回路1aのPWM信号からToff期間波形を生成する。また、4に示すToff期間生成部のAに示す波形は、スイッチQ1のオン時の立ち上がりにターンオン検出を行い、ワンショットパルスを出力する。同様に5に示すToff期間生成部のBに示す波形は、スイッチQ1のオン時の立ち下がりにターンオフ検出を行い、ワンショットパルスを出力する。前述のターンオン検出及びターンオフ検出でのワンショットパルスは、各々カウンタ14及び時間差比較/不連続検出信号生成部15に出力され、カウンタ14のカウンタリセットパルス及び、カウント開始、また時間差比較/不連続検出信号生成部15のToff期間信号となる。すなわち、カウンタ14は前述のターンオフ検出でカウントを開始し、前述のターンオン検出でカウントをリセットする。図27に示すパルス生成回路信号は、時刻t3~t4期間にv1波形の自由振動電圧波形を基準電圧Vthと基準電圧VthLとで比較して生成されたパルスである。時刻aにてv1波形の自由振動電圧が基準電圧Vthを超えるとHレベルを出力し、時刻bにてv1波形の自由振動電圧が基準電圧VthL未満になるとLレベルを出力する。以降、時刻b~fにおいても同様に出力する。すなわち、インダクタ5に流れる電流IL波形が不連続となるとv1波形の自由振動電圧波形を介してパルスとして出力される。このパルス生成回路の構成例の詳細は、後述する。時間差比較/不連続検出信号生成部15は、Toff期間の時刻とパルス生成回路の出力とを比較して、インダクタ5に流れる電流IL波形の不連続検出信号の有無を検出し、不連続検出信号が有った時点でLレベルを1パルスラッチ回路16へ出力する。図28では、時刻aにてパルス生成回路のパルスを検出してLレベルになっている。ここで、時間差比較/不連続検出信号生成部15はToff期間の開始とともにリセットされ、出力はHレベルに戻る。1パルスラッチ回路16は、時間差比較/不連続検出信号生成部15の信号を時刻t1あるいは時刻t4で取り込みラッチしてOR回路17の他方の入力端子へ出力する。OR回路17は、Lレベル信号をスイッチSW19に出力して、オフとする。図29では、オフ状態が継続している様を示している。すなわち、時刻t3~t4間に不連続検出信号が発生した場合、次のスイッチング周期におけるスイッチQ2による同期整流動作を停止させる。図3は本発明の実施例に係る制御部の同期整流オフ選択回路11を示したものである。同期整流オフ選択回路11は、コンパレータCPoffと基準電圧Vlightからなり、コンパレータCPoffの非反転端子はエラーAMP2の出力に接続され、フィードバック電圧FBが入力される。反転端子には基準電圧Vlightの正極が接続され、基準電圧Vlightの負極はグランドに接地されている。図4は本発明の実施例に係る出力電流Ioとフィードバック信号FB電圧との関係を示した特性図である。図4に示す特性図を参照しながら同期整流オフ選択回路11の動作について説明する。図4は、出力電流Ioに対する誤差増幅器エラーAMPのフィードバック信号FB電圧の変化を示した特性図である。フィードバック信号FB電圧は出力電流Ioに対して比例する関係にあることがわかる。すなわち、インダクタ5に流れるILの不連続電流ポイントとなる出力電流Ioがわかれば、フィードバック信号FB電圧でも検出することが可能である。この特性を利用して、同期整流オフ選択回路11は、インダクタ5に流れるILの不連続電流ポイントとなるフィードバック信号FB電圧値を基準電圧Vlightとして事前に設定することで、コンパレータCPoffの非反転端子電圧とを比較して、不連続電流状態か否かを検出する。コンパレータCPoffの非反転端子電圧が基準電圧Vlight未満の場合にはLレベルを出力する。これにより、同期整流動作はオフが選択されることになる。図5は本発明の実施例に係る制御部のパルス成型回路の構成図である。図5に示すパルス成型回路は、フリップフロップ回路FF1とコンパレータCP、CPと基準電圧Vth、Vthと抵抗R11R12からなる。スイッチQ1とスイッチQ2との接続点V1とグランド間に抵抗R11とR12との直列回路が接続されている。抵抗R11とR12の接続端子には、コンパレータCPの非反転端子とコンパレータCPLの反転端子とが接続されている。コンパレータCPの反転端子には、基準電圧Vthの正電極が接続され、負電極はグランドに接地されている。また、コンパレータCPの非反転端子には基準電圧Vthの正電極が接続され、負電極はグランドに接地されている。コンパレータCPの出力端子はフリップフロップ回路FF1のセット端子Sに接続され、コンパレータCPの出力端子はフリップフロップ回路FF1のリセット端子Rに接続され、フリップフロップ回路FF1の出力Qは、パルス成型信号として出力される。また、基準電圧VthとVthの電圧関係は、Vth>Vthの設定がされている。パルス成型回路の動作について、以下に詳細を述べる。コンパレータCP及びCPはスイッチQ1とスイッチQ2の接続点V1の電位v1を抵抗R11とR12とで分圧した電圧V1pと基準電圧VthとVthと各々比較する。図2の2V1波形と7パルス成型回路信号で示されるように、時刻t3~t4においてインダクタ5の自由振動波形が発生すると、時刻aにて電圧V1pは基準電圧Vthを超えるのでコンパレータCPはHレベルを出力し、フリップフロップ回路FF1はセットさせてHレベル信号を出力する。また、時刻bにおいて電圧V1pは基準電圧Vthより低下するのでコンパレータCPはHレベルを出力し、フリップフロップ回路FF1はリセットされてLレベル信号を出力する。すなわち、v1波形の自由振動電圧V1pは、基準電圧VthとVthをもとにパルス成型されることになる。以上のように、スイッチ制御部10aは、エラーAMP30のフィードバック信号FB電圧から軽負荷を検出してスイッチQ2の同期整流をオフにする。また、スイッチQ1、Q2の接続点V1の電位v1を検出して、軽負荷に発生する自由振動電圧をパルス信号に成型後、スイッチQ1のオフ期間にカウンタ回路で前述のパルスがゼロになったことを検出することで、スイッチQ2の同期整流をオフ状態からオン状態に戻す。これにより、インダクタ5の電流ILのピーク電流もしくは平均値をシャント抵抗或いはセンスMOSFET等で直接検出しないで軽負荷/重負荷を判断し、かつ軽負荷時に逆電流を流すことなく、簡素な構成で同期整流スイッチの切り替え動作を行うことが可能なDC‐DCコンバータを提供することができる。"