"基板内に半導体素子を搭載する部品内蔵基板であって、前記半導体素子は、該半導体素子の内部と電気的接続を行う電極と、該半導体素子の内部とは電気的に独立した貫通電極と、を少なくとも1つ以上備えたことを特徴とする部品内蔵基板。前記貫通電極の孔径は50μm以上、150μm以下であることを特徴とする請求項1に記載の部品内蔵基板。基板内に半導体素子を搭載してなり、前記半導体素子は、該半導体素子の内部と電気的接続を行う電極と、該半導体素子の内部とは電気的に独立した貫通電極と、を少なくとも1つ以上備えた部品内蔵基板の製造方法であって、半導体基板の厚さ方向に貫通する貫通孔が形成された半導体素子を用い、前記半導体基板の電極と、該半導体基板の内部とを電気的に接続するするとともに、該半導体基板の内部とは電気的に独立するように特定の貫通孔に導電性物質を充填し、層間接続用の貫通電極を形成する工程を含むことを特徴とする部品内蔵基板の製造方法。本発明の部品内蔵基板は、伝送特性を向上するとともに、設計の自由度を向上することを目的とする。また、本発明の部品内蔵基板の製造方法は、半導体素子の一方の面側から他方の面側への導通を得る構造を容易に形成することを目的とする。本発明の請求項1に係る部品内蔵基板は、基板内に半導体素子を搭載する部品内蔵基板であって、前記半導体素子は、該半導体素子の内部と電気的接続を行う電極と、該半導体素子の内部とは電気的に独立した貫通電極と、を少なくとも1つ以上備えたことを特徴とする。基板内に搭載する半導体素子に、半導体素子の内部とは電気的に独立した貫通電極を設けることによって、その貫通電極を介して、半導体素子の一方の面側から他方の面側への導通を得ることができる。本発明の請求項2に係る部品内蔵基板は、請求項1において、前記貫通電極の孔径は50μm以上、150μm以下であることが好ましい。貫通電極の孔径が50μm未満では、貫通電極を導電性ペーストで形成する場合、導電性フィラーの接触点が減り、貫通電極の体積抵抗が増加するため好ましくない。一方、貫通電極と接続されるランドの大きさは、一般的に150μm以上であるので、貫通電極の孔径が150μmを超えると、部品内蔵基板の設計ルールなどが変わるため好ましくない。本発明の請求項3に係る部品内蔵基板の製造方法は、基板内に半導体素子を搭載してなり、前記半導体素子は、該半導体素子の内部と電気的接続を行う電極と、該半導体素子の内部とは電気的に独立した貫通電極と、を少なくとも1つ以上備えた部品内蔵基板の製造方法であって、半導体基板の厚さ方向に貫通する貫通孔が形成された半導体素子を用い、前記半導体基板の電極と、該半導体基板の内部とを電気的に接続するするとともに、該半導体基板の内部とは電気的に独立するように特定の貫通孔に導電性物質を充填し、層間接続用の貫通電極を形成する工程を含むことを特徴とする。予め半導体基板の厚さ方向に貫通する貫通孔が形成された半導体素子を、基板に搭載した後、半導体素子の貫通孔に貫通電極を形成することにより、貫通電極を介して、半導体素子の一方の面側から他方の面側への導通を得る構造を容易に形成することができる。本発明の部品内蔵基板によれば、基板に搭載する半導体素子には、半導体素子の内部とは電気的に独立した貫通電極が設けられているので、貫通電極を介して、半導体素子の一方の面側から他方の面側への導通を得ることができる。したがって、配線密度を高密度化することができ、伝送特性を向上するとともに、設計の自由度を向上することができる。本発明の部品内蔵基板の製造方法によれば、予め半導体基板の厚さ方向に貫通する貫通孔が形成された半導体素子を、基板に搭載した後、半導体素子の貫通孔内に貫通電極を形成するので、貫通電極を介して、半導体素子の一方の面側から他方の面側への導通を得る構造を容易に形成することができる。以下、好適な実施形態に基づき、図面を参照して本発明を説明する。<第一実施形態>部品内蔵基板図1は、本実施形態の部品内蔵基板1を示す概略側面断面図である。なお、図面は模式的なものであり、各層の厚みやその比率などは現実のものとは異なっている。図1に示すように、本実施形態の部品内蔵基板1は、配線基板が複数枚本実施形態では3枚積層され、その配線基板の1つに半導体素子が搭載されて形成されている。具体的には、部品内蔵基板1は、両面に導電回路11,12を有する第一配線基板10と、第一配線基板10の一方側図1における上側に搭載された半導体素子40と、第一配線基板10の一方側図1における上側に配置され、両面に導電回路21,22を有する第二配線基板20と、第二配線基板20の一方側図1における上側に配置され、一方の面に導電回路31を有する第三配線基板30と、が積層されて形成されている。第一配線基板10は、可撓性を有するポリイミド等の絶縁性樹脂により形成された絶縁層10aを備えている。また、第一配線基板10の一方図1における上側の面10b上には、導電回路11が形成されており、他方図1における下側の面10c上には、導電回路12が形成されている。導電回路11,12は、いずれも銅等の導電性の高い金属により形成されている。絶縁層10aには、絶縁層10aを厚さ方向に貫通する層間導通部13が形成されている。層間導通部13は、例えば、絶縁層10aに形成された貫通孔14の内周面に、銅等の金属をメッキ処理するか、あるいは、貫通孔14内にはんだ等に使用される材料からなる導電性ペーストを充填することで形成されている。層間導通部13により、第一配線基板10の一方の面10b上の導電回路11と、他方の面10c上の導電回路12とが電気的に接続されている。第一配線基板10の一方側に搭載された半導体素子40は、その一方図1における上側の面40aとは反対側の面他方の面、図1における下側40bに、その内部と電気的接続を行う第一電極パッド41を備えている。また、半導体素子40には、その内部とは電気的に独立し、その厚さ方向に貫通する貫通電極42が設けられている。貫通電極42は、例えば、半導体素子40を厚さ方向に貫通する貫通孔43の内周面に、銅等の金属をメッキ処理するか、あるいは、貫通孔43内にはんだ等に使用される材料からなる導電性ペーストを充填することで形成される。貫通電極42は、半導体素子40の他方の面40bに設けられた第二電極パッド44と電気的に接続されている。第二電極パッド44は、半導体素子40の内部とは電気的に独立している。半導体素子40に形成され、貫通電極42貫通孔43の孔径は50μm以上、150μm以下であることが好ましい。貫通電極42の孔径が50μm未満では、貫通電極42を導電性ペーストで形成する場合、導電性フィラーの接触点が減り、貫通電極42の体積抵抗が増加するため好ましくない。一方、貫通電極42と接続されるランドの大きさは、一般的に150μm以上であるので、貫通電極42の孔径は150μm以下であることが好ましい。貫通電極42の孔径が150μmを超えると、部品内蔵基板1の設計ルールなどが変わるため、部品内蔵基板1としては実用上好ましくない。半導体素子40は、第一電極パッド41により、第一配線基板10の一方の面10b上の導電回路11と電気的に接続されている。第一配線基板10の一方の面10b上には、その面10b上に搭載された半導体素子40を覆う、加熱反応型の接着剤からなる接着層51が設けられている。接着層51には、接着層51を厚さ方向に貫通する層間導通部52が形成されている。層間導通部52は、例えば、接着層51に形成された貫通孔53の内周面に、銅等の金属をメッキ処理するか、あるいは、貫通孔53内にはんだ等に使用される材料からなる導電性ペーストを充填することで形成されている。第二配線基板20は、可撓性を有するポリイミド等の絶縁性樹脂により形成された絶縁層20aを備えている。また、第二配線基板20の一方図1における上側の面20b上には、導電回路21が形成されており、他方図1における下側の面20c上には、導電回路22が形成されている。導電回路21,22は、いずれも銅等の導電性の高い金属により形成されている。絶縁層20aには、絶縁層20aを厚さ方向に貫通する層間導通部23が形成されている。層間導通部23は、例えば、絶縁層20aに形成された貫通孔24の内周面に、銅等の金属をメッキ処理するか、あるいは、貫通孔24内にはんだ等に使用される材料からなる導電性ペーストを充填することで形成されている。層間導通部23により、第二配線基板20の一方の面20b上の導電回路21と、他方の面20c上の導電回路22とが電気的に接続されている。半導体素子40の貫通電極42および第二電極パッド44と、接着層51に形成された層間導通部52により、第一配線基板10の一方の面10b上の導電回路11と、第二配線基板20の他方の面20c上の導電回路22とが電気的に接続されている。第三配線基板30は、可撓性を有するポリイミド等の絶縁性樹脂により形成された絶縁層30aと、絶縁層30aの一方図1における上側の面30bとは反対側の面他方の面、図1における下側30cに積層され、加熱反応型の接着剤からなる接着層30dとを備えている。また、絶縁層30aの一方の面30b上には、導電回路31が形成されている。導電回路31は、銅等の導電性の高い金属により形成されている。絶縁層30aおよび接着層30dには、絶縁層30aおよび接着層30dを厚さ方向に貫通する層間導通部32が形成されている。層間導通部32は、例えば、絶縁層30aおよび接着層30dに形成された貫通孔33の内周面に、銅等の金属をメッキ処理するか、あるいは、貫通孔33内にはんだ等に使用される材料からなる導電性ペーストを充填することで形成されている。層間導通部32により、第二配線基板20の一方の面20b上の導電回路21と、第三配線基板30の一方の面30b上の導電回路31とが電気的に接続されている。第一配線基板10の一方の面10b上に搭載された半導体素子40には、半導体素子40の内部とは電気的に独立した貫通電極42が設けられているので、その貫通電極42を介して、第一配線基板10と第二配線基板20との導通を得ることができる。これにより、第一配線基板10と第二配線基板20との導通を得るために、半導体素子40を避けて配線を引き回す必要がなくなるので、配線密度を高密度化することができる。また、第一配線基板10と第二配線基板20との導通を得るための配線貫通電極42の長さは半導体素子40の厚さ以上になることがないので、配線が長くなることによる伝送損失の増加が生じることはない。さらに、半導体素子40に貫通電極42を設けたことにより、第一配線基板10と第二配線基板20との導通を得るための配線を設けるための領域が不要となるので、設計の自由度が向上する。部品内蔵基板の製造方法次に、部品内蔵基板1の製造方法について、図面を参照しながら説明する。なお、部品内蔵基板1の製造方法は特に限定されないが、部品内蔵基板1は、一例として以下に示す各工程を経て製造される。半導体素子の製造工程半導体素子40の製造工程では、まず、第一電極パッド41と第二電極パッド44が形成された半導体基板において、第二電極パッド44に対応する位置に、半導体基板を厚さ方向に貫通する貫通孔43を形成する。半導体素子40に形成する貫通孔43の孔径を50μm以上、150μm以下とする。次いで、半導体基板をダイシングして、図2に示すように、第一電極パッド41、第二電極パッド44および貫通孔43が形成された、個々の半導体素子40を得る。第一配線基板の製造工程第一配線基板10の製造工程では、まず、ポリイミド等からなる絶縁層10aの両面にそれぞれ銅箔が積層された両面銅張積層板を出発材料とする。そして、両面銅張積層板の所定位置にレーザ等を用いて、両面銅張積層板の厚さ方向に貫通孔14を形成する。ここで、両面銅張積層板は、絶縁層10aと銅箔とが直接積層されたものであってもよく、接着剤等を介して絶縁層10aと銅箔とが貼り合わされたものであってもよい。次いで、貫通孔14の内周面をメッキ処理するか、あるいは、貫通孔13内に導電性ペーストを充填することにより、層間導通部13を形成する。層間導通部13により、両面銅張積層板の一方側の銅箔と、他方側の銅箔とが電気的に接続される。次いで、両面銅張積層板の一方側の銅箔および他方側の銅箔をパターニングして、図3に示すように、第一配線基板10の一方の面10b上に導電回路11を形成し、他方の面10c上に導電回路12を形成する。両面銅張積層板の一方側の銅箔および他方側の銅箔のパターニングは、例えば、フォトリソグラフィ技術により銅箔の表面にマスクパターンを形成した後、銅箔をエッチングすることで行われる。第二配線基板の製造工程第二配線基板20の製造工程では、まず、ポリイミド等からなる絶縁層20aの両面にそれぞれ銅箔が積層された両面銅張積層板を出発材料とする。そして、両面銅張積層板の所定位置にレーザ等を用いて、両面銅張積層板の厚さ方向に貫通孔24を形成する。ここで、両面銅張積層板は、絶縁層20aと銅箔とが直接積層されたものであってもよく、接着剤等を介して絶縁層20aと銅箔とが貼り合わされたものであってもよい。次いで、貫通孔24の内周面をメッキ処理するか、あるいは、貫通孔24内に導電性ペーストを充填することにより、層間導通部23を形成する。層間導通部23により、両面銅張積層板の一方側の銅箔と、他方側の銅箔とが電気的に接続される。次いで、両面銅張積層板の一方側の銅箔および他方側の銅箔をパターニングして、図4に示すように、第二配線基板20の一方の面20b上に導電回路21を形成し、他方の面20c上に導電回路22を形成する。両面銅張積層板の一方側の銅箔および他方側の銅箔のパターニングは、第一配線基板の製造工程と同様に行われる。第三配線基板の製造工程第三配線基板30の製造工程では、まず、ポリイミド等からなる絶縁層30aの一方の面30bに銅箔が積層された片面銅張積層板を出発材料とする。ここで、片面銅張積層板は、絶縁層30aと銅箔とが直接積層されたものであってもよく、接着剤等を介して絶縁層30aと銅箔とが貼り合わされたものであってもよい。そして、絶縁層30aの他方の面30cに、加熱反応型の接着剤からなる接着層30dを積層する。次いで、接着層30dが積層された片面銅張積層板の所定位置にレーザ等を用いて、片面銅張積層板の厚さ方向に貫通孔33を形成する。次いで、貫通孔33の内周面をメッキ処理するか、あるいは、貫通孔33内に導電性ペーストを充填することにより、層間導通部32を形成する。次いで、片面銅張積層板の一方側の銅箔をパターニングして、図5に示すように、第三配線基板30の一方の面30b上の導電回路31を形成する。片面銅張積層板の一方側の銅箔のパターニングは、第一配線基板の製造工程と同様に行われる。積層工程積層工程では、上述のように形成された第一配線基板10、半導体素子40、第二配線基板20および第三配線基板30を厚さ方向に重ね合わせて積層する。積層工程では、まず、図6に示すように、半導体素子40の第一電極パッド41および第二電極パッド44を、第一配線基板10の一方の面10b上の導電回路11に接続することにより、第一配線基板10の一方の面10b上に、半導体素子40を搭載する。半導体素子40は、第一電極パッド41により、第一配線基板10の一方の面10b上の導電回路11と電気的に接続される。次いで、図7に示すように、第一配線基板10の一方の面10b上に、その面10b上に搭載された半導体素子40を覆う、加熱反応型の接着剤からなる接着層51を積層する。次いで、第一配線基板10の一方の面10b上に積層された接着層51において、第一配線基板10の一方の面10b上の導電回路11に対応する位置に、接着層51を厚さ方向に貫通する貫通孔53を形成する。次いで、図8に示すように、半導体素子40に形成された貫通孔43の内周面をメッキ処理するか、あるいは、半導体素子40に形成された貫通孔43内に導電性ペーストを充填することにより、半導体素子40を厚さ方向に貫通する貫通電極42を形成するとともに、接着層51に形成された貫通孔53の内周面をメッキ処理するか、あるいは、接着層51に形成された貫通孔53内に導電性ペーストを充填することにより、接着層51を厚さ方向に貫通する層間導通部52を形成する。なお、半導体素子40の貫通孔43内への貫通電極42の形成と、接着層51の貫通孔53内への層間導通部52の形成とは、同一の工程で行っても、別々の工程で行ってもよい。次いで、図9に示すように、第一配線基板10の一方の面10b上に積層された接着層51と、第二配線基板20の他方の面20c上の導電回路22とを対向させた状態で、第一配線基板10の一方側図9における上側に第二配線基板20を配置する。また、第二配線基板20の一方の面20b上の導電回路21と、第三配線基板30の接着層30dとを対向させた状態で、第二配線基板20の一方側図9における上側に第三配線基板30を配置する。そして、第一配線基板10、第二配線基板20および第三配線基板30の位置を互いに合わせながら、加熱プレスを行う。積層工程により、第一配線基板10の一方の面10b上に積層された接着層51および第三配線基板30の接着層30dが、第二配線基板20と密着して積層される。さらに、半導体素子40の貫通電極42および接着層51の層間導通部52が、第二配線基板20の導電回路22に電気的に接続されるとともに、第三配線基板30の層間導通部32が、第二配線基板20の導電回路21に電気的に接続される。すなわち、第一配線基板10の導電回路11、第一配線基板10の導電回路12、第二配線基板20の導電回路21、第二配線基板20の導電回路22および第三配線基板30の導電回路31の各導電回路が電気的に接続された状態となる。積層工程により各配線基板が積層され、図1に示す部品内蔵基板1が形成された時点で、部品内蔵基板1の全ての製造工程が完了する。予め半導体基板の状態で貫通孔43が形成された半導体素子40を用い、積層工程において、第一配線基板10の一方の面10b上に半導体素子40を搭載した後、半導体素子40の貫通孔43内に貫通電極42を形成することにより、貫通電極42を介して、第一配線基板10と第二配線基板20との導通を得る構造を容易に形成することができる。なお、本実施形態では、半導体素子40の製造工程において、半導体基板を厚さ方向に貫通する貫通孔43を形成し、貫通孔43が形成された半導体基板をダイシングして、半導体素子40を製造する場合を例示したが、本発明はこれに限定されない。本発明では、予め貫通孔が形成された半導体素子を別途準備して、部品内蔵基板1の製造に用いてもよい。<第二実施形態>部品内蔵基板図10は、本実施形態の部品内蔵基板100を示す概略側面断面図である。なお、図面は模式的なものであり、各層の厚みやその比率などは現実のものとは異なっている。図10に示すように、本実施形態の部品内蔵基板100は、配線基板が複数枚本実施形態では3枚積層され、その配線基板の1つに半導体素子が搭載されて形成されている。具体的には、部品内蔵基板100は、両面に導電回路111,112を有する第一配線基板110と、第一配線基板110の一方側図10における上側に搭載された半導体素子140,150と、第一配線基板110の一方側図10における上側に配置され、両面に導電回路121,122を有する第二配線基板120と、第二配線基板120の一方側図10における上側に配置され、一方の面に導電回路131を有する第三配線基板130と、が積層されて形成されている。第一配線基板110は、可撓性を有するポリイミド等の絶縁性樹脂により形成された絶縁層110aを備えている。また、第一配線基板110の一方図10における上側の面110b上には、導電回路111が形成されており、他方図10における下側の面110c上には、導電回路112が形成されている。導電回路111,112は、いずれも銅等の導電性の高い金属により形成されている。絶縁層110aには、絶縁層110aを厚さ方向に貫通する層間導通部113が形成されている。層間導通部113は、第一実施形態の層間導通部13と同様に形成されている。層間導通部113により、第一配線基板110の一方の面110b上の導電回路111と、他方の面110c上の導電回路112とが電気的に接続されている。第一配線基板110の一方側に搭載された半導体素子140は、その一方図10における上側の面140aとは反対側の面他方の面、図10における下側140bに、その内部と電気的接続を行う第一電極パッド141を備えている。また、半導体素子140には、その内部とは電気的に独立し、その厚さ方向に貫通する貫通電極142が設けられている。貫通電極142は、第一実施形態の貫通電極42と同様に形成されている。貫通電極142は、半導体素子140の他方の面140bに設けられた第二電極パッド144と電気的に接続されている。第二電極パッド144は、半導体素子140の内部とは電気的に独立している。半導体素子140に形成され、貫通電極142貫通孔143の孔径は50μm以上、150μm以下であることが好ましい。半導体素子140は、第一電極パッド141により、第一配線基板110の一方の面110b上の導電回路111と電気的に接続されている。第一配線基板110の一方図10における上側の面110b上には、その面110b上に搭載された半導体素子140を覆う、加熱反応型の接着剤からなる接着層161が設けられている。接着層161には、接着層161を厚さ方向に貫通する層間導通部162が形成されている。層間導通部162は、第一実施形態の層間導通部52と同様に形成されている。半導体素子140の一方の面140a上には、半導体素子150が搭載されている。半導体素子150は、その一方図10における上側の面150aとは反対側の面他方の面、図10における下側150bに、その内部と電気的接続を行う電極パッド151を備えている。半導体素子150の電極パッド151と、半導体素子140の貫通電極142とが電気的に接続されている。第二配線基板120は、可撓性を有するポリイミド等の絶縁性樹脂により形成された絶縁層120aを備えている。また、第二配線基板120の一方図10における上側の面120b上には、導電回路121が形成されており、他方図10における下側の面120c上には、導電回路122が形成されている。導電回路121,122は、いずれも銅等の導電性の高い金属により形成されている。絶縁層120aには、絶縁層120aを厚さ方向に貫通する層間導通部123が形成されている。層間導通部123は、第一実施形態の層間導通部23と同様に形成されている。層間導通部123により、第二配線基板120の一方の面120b上の導電回路121と、他方の面120c上の導電回路122とが電気的に接続されている。また、絶縁層120aには、半導体素子140の一方の面140a上に搭載された半導体素子150を収容、配置するための開口部120dが形成されている。半導体素子140の貫通電極142および第二電極パッド144と、接着層161に形成された層間導通部162により、第一配線基板110の一方の面110b上の導電回路111と、第二配線基板120の他方の面120c上の導電回路122とが電気的に接続されている。第三配線基板130は、可撓性を有するポリイミド等の絶縁性樹脂により形成された絶縁層130aと、絶縁層130aの一方図10における上側の面130bとは反対側の面他方の面、図10における下側130cに積層され、加熱反応型の接着剤からなる接着層130dとを備えている。また、絶縁層130aの一方の面130b上には、導電回路131が形成されている。導電回路131は、銅等の導電性の高い金属により形成されている。絶縁層130aおよび接着層130dには、絶縁層130aおよび接着層130dを厚さ方向に貫通する層間導通部132が形成されている。層間導通部132は、第一実施形態の層間導通部32と同様に形成されている。層間導通部132により、第二配線基板120の一方の面120b上の導電回路121と、第三配線基板130の一方の面130b上の導電回路131とが電気的に接続されている。第一配線基板110の一方の面110b上に搭載された半導体素子140には、半導体素子140の内部とは電気的に独立した貫通電極142が設けられているので、その貫通電極142を介して、半導体素子140の一方の面140a上に搭載された半導体素子150と、第一配線基板10との導通を得ることができる。これにより、第一配線基板10と半導体素子150との導通を得るために、半導体素子140を避けて配線を引き回す必要がなくなるので、配線密度を高密度化することができる。また、第一配線基板110と半導体素子150との導通を得るための配線貫通電極142の長さは半導体素子140の厚さ以上になることがないので、配線が長くなることによる伝送損失の増加が生じることはない。さらに、半導体素子140に貫通電極142を設けたことにより、第一配線基板110と半導体素子150との導通を得るための配線を設けるための領域が不要となるので、設計の自由度が向上する。部品内蔵基板の製造方法次に、部品内蔵基板100の製造方法について、図面を参照しながら説明する。なお、部品内蔵基板100の製造方法は特に限定されないが、部品内蔵基板100は、一例として以下に示す各工程を経て製造される。半導体素子の製造工程半導体素子140の製造工程では、第一実施形態における半導体素子40の製造工程と同様にして、第一電極パッド141、第二電極パッド144および貫通孔143が形成された半導体素子140を製造する。第一配線基板の製造工程第一配線基板110の製造工程では、第一実施形態における第一配線基板10の製造工程と同様にして、第一配線基板110の一方の面110b上に導電回路111が形成され、第一配線基板110の他方の面110c上に導電回路112が形成され、絶縁層110aを厚さ方向に貫通する層間導通部113が形成された第一配線基板110を製造する。第二配線基板の製造工程第二配線基板120の製造工程では、第一実施形態における第二配線基板20の製造工程と同様にして、第二配線基板120の一方の面120b上に導電回路121が形成され、第二配線基板120の他方の面120c上に導電回路122が形成され、絶縁層120aを厚さ方向に貫通する層間導通部123が形成された第一配線基板120を製造する。さらに、第二配線基板120の製造工程では、絶縁層120aを厚さ方向に貫通し、半導体素子140の一方の面140a上に搭載された半導体素子150を収容、配置するための開口部120dを形成する。第三配線基板の製造工程第三配線基板130の製造工程では、第一実施形態における第三配線基板30の製造工程と同様にして、第三配線基板130の一方の面30b上に導電回路131を形成され、絶縁層130aおよび接着層130dを厚さ方向に貫通する層間導通部132が形成された第三配線基板130を製造する。積層工程積層工程では、上述のように形成された第一配線基板110、半導体素子140,150、第二配線基板120および第三配線基板130を厚さ方向に重ね合わせて積層する。積層工程では、まず、図11に示すように、半導体素子140の第一電極パッド141および第二電極パッド144を、第一配線基板110の一方の面110b上の導電回路111に接続することにより、第一配線基板110の一方の面110b上に、半導体素子140を搭載する。半導体素子140は、第一電極パッド141により、第一配線基板110の一方の面110b上の導電回路111と電気的に接続される。次いで、図12に示すように、第一配線基板110の一方の面110b上に、その面110b上に搭載された半導体素子140を覆う、加熱反応型の接着剤からなる接着層161を積層する。次いで、第一配線基板110の一方の面110b上に積層された接着層161において、第一配線基板110の一方の面110b上の導電回路111に対応する位置に、接着層161を厚さ方向に貫通する貫通孔163を形成する。次いで、図13に示すように、第一実施形態における貫通電極42の形成方法と同様にして半導体素子140を厚さ方向に貫通する貫通電極142を形成するとともに、第一実施形態における層間導通部52の形成方法と同様にして接着層161を厚さ方向に貫通する層間導通部162を形成する。次いで、図14に示すように、半導体素子150の電極パッド151を、半導体素子140の貫通電極142に接続することにより、半導体素子140の一方の面140a上に、半導体素子150を搭載する。半導体素子150は、半導体素子140の貫通電極142により、第一配線基板110の一方の面110b上の導電回路111と電気的に接続される。次いで、図15に示すように、第一配線基板110の一方の面110b上に積層された接着層161と、第二配線基板120の他方の面120c上の導電回路122とを対向させた状態で、第一配線基板110の一方側図15における上側に第二配線基板120を配置する。このとき、第二配線基板120の開口部120d内に、半導体素子140の一方の面140a上に搭載された半導体素子150を収容、配置する。また、第二配線基板120の一方の面120b上の導電回路121と、第三配線基板130の接着層130dとを対向させた状態で、第二配線基板120の一方側図15における上側に第三配線基板130を配置する。そして、第一配線基板110、第二配線基板120および第三配線基板130の位置を互いに合わせながら、加熱プレスを行う。積層工程により、第一配線基板110の一方の面110b上に積層された接着層161および第三配線基板130の接着層130dが、第二配線基板120と密着して積層される。さらに、半導体素子140の貫通電極142および接着層161の層間導通部162が、第二配線基板120の導電回路122に電気的に接続されるとともに、第三配線基板130の層間導通部132が、第二配線基板120の導電回路121に電気的に接続される。すなわち、第一配線基板110の導電回路111、第一配線基板110の導電回路112、第二配線基板120の導電回路121、第二配線基板120の導電回路122および第三配線基板130の導電回路131の各導電回路が電気的に接続された状態となる。積層工程により各配線基板が積層され、図10に示す部品内蔵基板100が形成された時点で、部品内蔵基板100の全ての製造工程が完了する。半導体素子の製造工程において、半導体基板の状態で予め貫通孔143が形成された半導体素子140を製造し、積層工程において、第一配線基板110の一方の面110b上に半導体素子140を搭載した後、半導体素子140の貫通孔143内に貫通電極142を形成し、半導体素子140の一方の面140a上に半導体素子150を搭載するので、貫通電極142を介して、第一配線基板110と半導体素子150との導通を得る構造を容易に形成することができる。"