絶縁基材と、前記絶縁基材の上面側に設けられた第1配線層を構成する複数の配線と、前記絶縁基材の下面側に設けられた第2配線層を構成する複数の配線と、前記絶縁基材の前記上面から前記下面にまで貫通する複数のビアと、を有する回路基板と、前記回路基板の前記上面側に搭載された半導体素子と、前記半導体素子を封止し、前記回路基板の前記上面に設けられた封止樹脂層と、前記封止樹脂層の上面と、前記封止樹脂層の側面の一部と、を覆う導電性シールド層と、前記封止樹脂層の前記側面の一部を覆う前記導電性シールド層と、前記第1配線層を構成する複数の配線の少なくとも1つと、を電気的に接続する導電部材と、を備えたことを特徴とする半導体装置。前記封止樹脂層の前記側面の一部を覆う前記導電性シールド層の下端と、前記回路基板の上面と、が接触していないことを特徴とする請求項1記載の半導体装置。前記第1配線層を構成する複数の配線の表面の少なくとも1つと、前記封止樹脂層の前記側面の一部を覆う前記導電性シールド層の下端と、の間の距離は、100マイクロメートル以下であることを特徴とする請求項1または2に記載の半導体装置。絶縁基材と、前記絶縁基材の上面側に設けられた第1配線層を構成する複数の配線と、前記絶縁基材の下面側に設けられた第2配線層を構成する複数の配線と、前記絶縁基材の前記上面から前記下面にまで貫通する複数のビアと、を有する回路基板が前記回路基板の主面に対して平行な方向に複数連続して設けられた基板を準備する工程と、前記複数の回路基板のそれぞれに半導体素子を搭載する工程と、前記複数の回路基板の中、隣接する回路基板のそれぞれに設けられた前記第1配線層を構成する複数の配線のいずれか同士を導電部材を介して電気的に接続する工程と、複数の前記半導体素子および前記導電部材を封止する封止樹脂層を前記基板の上面側に形成する工程と、前記隣接する回路基板のそれぞれの間の前記封止樹脂層に溝を形成しつつ、前記導電部材を分断し、分断された前記導電部材のそれぞれの切断面を前記溝の内壁面から露出させる工程と、前記封止樹脂層の上面および前記溝に導電性シールド層を形成する工程と、前記溝内に形成された前記導電性シールド層および前記溝の下の前記基板を分断する工程と、を備えたことを特徴とする半導体装置の製造方法。本発明が解決しようとする課題は、配線の設計自由度を向上させた半導体装置、その半導体装置を製造する製造方法を提供することである。実施形態の半導体装置は、絶縁基材と、前記絶縁基材の上面側に設けられた第1配線層を構成する複数の配線と、前記絶縁基材の下面側に設けられた第2配線層を構成する複数の配線と、前記絶縁基材の前記上面から前記下面にまで貫通する複数のビアと、を有する回路基板と、前記回路基板の前記上面側に搭載された半導体素子と、前記半導体素子を封止し、前記回路基板の前記上面に設けられた封止樹脂層と、を備える。さらに、半導体装置は、前記封止樹脂層の上面と、前記封止樹脂層の側面の一部と、を覆う導電性シールド層と、前記封止樹脂層の前記側面の一部を覆う前記導電性シールド層と、前記第1配線層を構成する複数の配線の少なくとも1つと、を電気的に接続する導電部材と、を備える。実施形態の半導体装置の製造方法は、絶縁基材と、前記絶縁基材の上面側に設けられた第1配線層を構成する複数の配線と、前記絶縁基材の下面側に設けられた第2配線層を構成する複数の配線と、前記絶縁基材の前記上面から前記下面にまで貫通する複数のビアと、を有する回路基板が前記回路基板の主面に対して平行な方向に複数連続して設けられた基板を準備する工程と、前記複数の回路基板のそれぞれに半導体素子を搭載する工程と、を備える。さらに、半導体装置の製造方法は、前記複数の回路基板の中、隣接する回路基板のそれぞれに設けられた前記第1配線層を構成する複数の配線のいずれか同士を導電部材を介して電気的に接続する工程と、複数の前記半導体素子および前記導電部材を封止する封止樹脂層を前記基板の上面側に形成する工程と、前記隣接する回路基板のそれぞれの間の前記封止樹脂層に溝を形成しつつ、前記導電部材を分断し、分断された前記導電部材のそれぞれの切断面を前記溝の内壁面から露出させる工程と、前記封止樹脂層の上面および前記溝に導電性シールド層を形成する工程と、前記溝内に形成された前記導電性シールド層および前記溝の下の前記基板を分断する工程と、を備える。以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。また、以下に説明する各実施形態は、適宜複合させることができる。第1実施形態図1は、第1実施形態に係る半導体装置の概要を説明する断面模式図である。図1には、第1実施形態に係る半導体装置1のほかに、半導体装置1を実装する実装基板100が表示されている。半導体装置1は、FBGAFinepitchBallGridArray型の半導体パッケージである。半導体装置1は、回路基板10を有する。回路基板10は、インターポーザ基板とも称される。回路基板10は、絶縁基材11と、絶縁基材11の上面側の外周に設けられた複数の配線層第1配線層12と、絶縁基材11の下面側に設けられた複数の配線層第2配線層13と、を有する。回路基板10は、さらに絶縁基材の上面第1主面から下面第2主面にまで貫通する複数のビア14を有する。ビア14については、図示する数に限らず、回路基板10に縦横になって複数設けられている。第1配線層は、複数の配線層12によって構成される。第2配線層は、複数の配線層13によって構成されれる。複数の配線層13のそれぞれは、ランド状の電極である。複数の配線層13のそれぞれには、半田ボールである外部接続端子17が接続されている。回路基板10の外周に位置する外部接続端子17からは、回路基板10の外側に引き出し線19が延在している。引き出し線19は、回路基板10の側面10wの近傍に位置するビア14の下端に接続されている。ビア14の上端には、配線層18が接続されている。回路基板10の上面および下面には、各配線層の一部および引き出し線の一部を被覆するためのソルダレジスト層16が形成されている。複数の外部接続端子17のそれぞれは、実装基板100の上面側に設けられた配線層101のそれぞれに接続されている。回路基板10の上面側には、半導体素子20が搭載されている。半導体素子20の上面には、ワイヤボンディングワイヤ21の一方の端が接続されている。ワイヤ21の他方の端は、配線層12に接続されている。ワイヤ21は、導電部材であり、複数の配線層12の少なくとも1つと、半導体素子の表面に設けられた電極図示しないと、を電気的に接続する。配線層12のいずれかは、回路基板10内のビア14を介して外部接続端子17のいずれかに接続されている。半導体素子20の外周およびワイヤ21は、回路基板10の上面側に設けられた封止樹脂層30によって封止されている。半導体素子20と回路基板10との間隙には、マウント材ダイボンディング材22が形成されている。封止樹脂層30の上面と封止樹脂層30の側面の一部とは、導電性シールド層40によって覆われている。封止樹脂層30の側面の一部を覆う導電性シールド層40の下端と、回路基板10の上面と、は接触していない。また、封止樹脂層30の側面の一部を覆う導電性シールド層40の下端と、複数の配線層18の表面の少なくとも1つと、の距離dは、100μmマイクロメートル以下である。導電性シールド層40と、複数の配線層18の少なくとも1つとは、導電部材25aまたは導電部材25bによって、電気的に接続されている。実施形態においては、導電部材25a、25bに接続された配線層18の電位をグランドGND電位にすることができる。例えば、配線層18に電気的に接続された外部接続端子17の電位をグランド電位にすることにより、配線層18の電位をグランド電位にする。これにより、配線層18から導電部材25a、25bを介して導電性シールド層40にグランド電位が供給されて、導電性シールド層40の電位をグランド電位にすることができる。半導体素子20は、例えば、フラッシュメモリ、DRAM等の記憶素子、マイクロプロセッサ等の演算素子である。ワイヤ21は、例えば、金Au、アルミニウムAl、銅Cu等の金属線である。配線層12、配線層13、配線層18、および引き出し線19は、銅Cu箔、銀Agまたは銅Cuを含む導電性ペースト等である、配線層12、配線層13、配線層18には、必要に応じて表面にニッケルNi、金Au等のめっき処理が施される。ビア14は、例えば、柱状電極である。ビア14は、全ての材が導電材で構成された柱状電極でもよく、この柱状電極のほか、筒状の円筒電極と、この円筒電極内の中空に埋設された樹脂等と、を含む形態でもよい。ビア14の材質は、銅Cu、タングステンW等である。導電性シールド層40は、半導体素子20から放出される高周波ノイズを遮断するために、なるべく抵抗率が低い材料であることが望ましい。導電性シールド層40の材質としては、例えば、銀Ag、銅Cu、ニッケルNi等が選択される。より具体的には、導電性シールド層40は、例えば、銀Agペーストを硬化させた銀Agを含有する膜であり、そのシート抵抗が0.1Ω/□以下に調整されている。導電性シールド層40の厚さは、数10μmであり、より好ましくは、10~90μmである。導電部材25a、25bは、導電性ワイヤ、導電性板、抵抗素子、導電性ペースト、導電膜等である。導電部材25a、25bの材質は、金Au、銀Ag、白金Pt、パラジウムPd、ロジウムRh、タングステンW、モリブデンMo、チタンTi、銅Cu、ニッケルNi、アルミニウムAl、半田材等である。図2は、第1実施形態に係る半導体装置の平面模式図であり、aは、回路基板の上面側の平面模式図、bは、回路基板の下面側の平面模式図である。図2は、絶縁基材11の上面または、下面に対し垂直な方向から回路基板10をみた図である。図2aに示すように、回路基板10の上面側においては、複数のビア14が設けられている。複数のビア14は、絶縁基材11の上面から下面にまで貫通している。符号23で囲う矩形状の領域は、半導体素子20の素子搭載領域23である。ビア14は、素子搭載領域23、または素子搭載領域23の領域外に複数配置されている。複数の配線層18は、素子搭載領域23外に設けられている。素子搭載領域23内のビア14から配線層12にかけては、引き出し線12aが設けられている。引き出し線12aは、ビア14および配線層12に接続されている。引き出し線12aは、半導体素子20の信号線、グランド配線等である。引き出し線12aは、銅Cu箔、銀Agまたは銅Cuを含む導電性ペースト等であり、必要に応じて表面にニッケルNi、金Au等のめっき処理が施されている。導電性シールド層40と、複数の配線層18の少なくとも1つとは、導電部材25a、25bによって、電気的に接続されている。それぞれの導電部材同士が隣接する距離は、半導体素子20等から放出されるノイズ電波電磁ノイズの波長の半分以下に調整されている。図2bに示すように、回路基板10の下面側には、複数の外部接続端子17が縦横に列になって設けられている。複数の外部接続端子17の一部は、ビア14を介して、上面側の引き出し線12aに電気的に接続されている。すなわち、外部接続端子17の一部は、配線層13、ビア14、および引き出し線12aを経由して、配線層12に電気的に接続されている。図2bでは、図1で例示した配線層13が表示されていないが、実際には、配線層13は、外部接続端子17に接触している図1参照。半導体装置1においては、複数の外部接続端子17のいくつかがグランド電位になることが可能である。例えば、半導体装置1が実装基板100に実装された後、実装基板100内に設けられたグランド配線によって、外部接続端子17のいくつかがグランド電位になる。例えば、縦横に配列する複数の外部接続端子17の中、4隅に位置する外部接続端子17がグランド電位になることが可能である。また、グランド電位になる外部接続端子17には、引き出し線19が電気的に接続されている。そして、引き出し線19に接続されたビア14は、回路基板10の上面側の配線層18に接続されている。すなわち、グランド電位になる外部接続端子17から導電部材25a、25bを介して、導電性シールド層40にグランド電位を供給することができる。なお、ビア14にグランド電位を供給する引き出し線19は、回路基板10の上面側に設けてよい。また、グランド電位になる外部接続端子17または、これに接する配線層13の数、配置は上述した例に限られない。次に、半導体装置1の製造過程について説明する。図3は、半導体装置の製造過程を説明する断面模式図である。図3には、a~dの4つの段階の製造過程が例示されている。各段階の右側には、左側の破線200で囲まれた部分の拡大図が示されている。まず、図3aに示す段階において、回路基板10が回路基板10の主面に対して平行な方向に複数連続して設けられた基板10Aを準備する。続いて、複数の回路基板10のそれぞれに半導体素子20を搭載する。そして、複数の配線層12の少なくとも1つと、半導体素子の表面に設けられた電極と、をワイヤ21を介して電気的に接続する。さらに、複数の回路基板10の中、隣接する回路基板10のそれぞれに設けられた複数の配線層18のいずれか同士を導電部材25を介して電気的に接続する。導電部材25の形成は、例えば、導電部材25を金属ワイヤとするワイヤボンディング法に従う。続いて、複数の半導体素子20、ワイヤ21および導電部材25を封止する封止樹脂層30を基板10Aの上面側に形成する。この段階では、回路基板10は、切断前の状態にあり、基板10A上には、複数の半導体素子20が搭載されている。次に、図3bに示す段階において、隣接する回路基板10のそれぞれの間の封止樹脂層30に溝30tを形成する。溝30tは、ダイシングブレード90を封止樹脂層30の上方から挿入する、いわゆるハーフダイシング加工により形成する。ハーフダイシング加工では、回路基板10の上面側にまでダイシングブレード90を到達させない。すなわち、ダイシングブレード90の挿入を回路基板10の上方の封止樹脂層30内で止めて、ダイシングブレード90の下方に封止樹脂層30が残るように調整する。但し、溝30tを形成しつつ、導電部材25を分断する。導電部材25が分断されると、導電部材25は、導電部材25aと、導電部材25bと、に分かれる。さらに、分断された導電部材25a、25bのそれぞれの切断面は、溝30tの内壁面から露出する。この後、必要に応じて封止樹脂層30を硬化させる。次に、図3cに示す段階において、封止樹脂層30の上面および溝30tに導電性シールド層40を形成する。導電性シールド層40の形成は、例えば、転写法、スクリーン印刷法、スプレー塗布法、ジェットディスペンス法、インクジェット法、エアロゾル法、無電解めっき法、電解めっき法、または真空処理法等で行われる。また、この段階において、導電部材25a、25bのそれぞれの切断面は、導電性シールド層40に接触する。この後、図3dに示すように、溝30t内に形成された導電性シールド層40および溝30tの下の基板10Aを、ダイシングにより分断する。このような製造過程により、連続した回路基板10は個片化されて、半導体装置1が形成される。半導体装置1の効果について説明する。図4は、半導体装置の効果を説明する模式図であり、aは、断面模式図、bは平面模式図である。上述したように、配線層12、18には、必要に応じて表面にニッケルNi、金Au等のめっき処理が施される。図4には、配線層12、18に電解めっき処理を施すためのめっき用配線10cが複数表示されている。仮に、封止樹脂層30の側面全面が導電性シールド層40で覆われ、封止樹脂層30の側面を覆う導電性シールド層40の下端が回路基板10の上面に接触したり、回路基板10の上面よりも下方に位置したりすると、めっき用配線10cは、回路基板10の外周で導電性シールド層40に接触してしまう。すなわち、配線層12、18を信号線用に用いようとしても、めっき用配線10cに接続された配線層12、18は、導電性シールド層40からグランド電位が供給されて、必然的にグランド電位とショートしてしまう。これを回避する回避手段として、配線層12、18に接続されためっき用配線10cを回路基板10内のビアを介し回路基板10の下面側に引き出す方策が考えられる。しかし、回路基板10における信号線の数が増加するに従い、めっき用配線10cを回路基板10の下面側のみで引き回す手段では、配線の設計自由度に限りが生じてしまう。また、別の回避手段として、配線層12、配線層18に電解めっき処理を施した後、不要になっためっき用配線10cをエッチング処理により除去する方策が考えられる。しかし、めっき用配線10cを除去する工程を設けると、半導体装置の製造コストが上昇してしまう。これに対し、半導体装置1では、封止樹脂層30の側面の一部を覆う導電性シールド層40の下端と、回路基板10の上面と、が接触していない。例えば、導電性シールド層40の下端と、回路基板10の上面との距離は、めっき用配線10cの厚さより長く調整されている。従って、めっき用配線10cを設けても、めっき用配線10cと、導電性シールド層40と、は接触することはない。すなわち、めっき用配線10cに接続された配線層12、18には、導電性シールド層40からグランド電位が供給されることはなく、配線層12、18は、本来の使用用途である信号線として機能する。また、半導体装置1では、めっき用配線10cを残したままでも、めっき用配線10cが導電性シールド層40に接触しないため、めっき用配線10cを除去する製造工程を要しない。従って、実施形態においては、半導体装置の製造コスト上昇を招来せずに済む。また、半導体装置1では、回路基板10の下面側のほか、回路基板10の上面側にも、めっき用配線10cを引き回すことが可能になる。従って、めっき用配線を含めた配線例えば、信号線、めっき用配線、グランド用配線等を回路基板10に引き回す設計自由度が向上する。また、半導体装置1では、導電性シールド層40は、封止樹脂層30の上面だけでなく、封止樹脂層30の側面の一部を覆っている。従って、半導体装置1においては、導電性シールド層40が封止樹脂層30の上面だけを覆う構成に比べ、ノイズ電波のシールド性が高くなる。例えば、上述した距離dは、100μm以下とすることが望ましい。こうすると、距離dを、ノイズ電波の波長の半分以下とすることができる。このため、距離dの隙間からは、ノイズ電波が漏れ難くなる。さらに、半導体装置1では、導電部材25a、25b同士が隣接する距離は、ノイズ電波の波長の半分以下に調整されている。このため、導電部材25a、25b間から、ノイズ電波が漏れ難くなっている。なお、めっき処理に関しては、電解めっき処理のほか、無電解めっき処理もある。しかし、実施形態では、無電解めっき処理よりも信頼性の高いめっき膜を形成できる電解めっき処理を採択している。第2実施形態図5は、第2実施形態に係る半導体装置の断面模式図である。第2実施形態に係る半導体装置2の基本構成は、半導体装置1と同じであり、半導体装置1と同じ効果を得る。但し、半導体装置2においては、配線層18に接続されたビア14が回路基板10の側面10wにおいて露出している。このような構造であれば、半導体装置1に比べ、素子面積を低減させることができる。これにより、半導体装置2においては、半導体装置1に比べより小型化が実現する。第3実施形態図6は、第3実施形態に係る半導体装置の断面模式図である。第3実施形態に係る半導体装置3の基本構成は、半導体装置1と同じであり、半導体装置1と同じ効果を得る。但し、半導体装置3においては、半導体装置1における回路基板10の側面10w近傍のビア14よりもさらに内側で回路基板10を切断している。配線層18は、回路基板10に配置された配線層を介して、グランド電位になっている。このような構造であれば、半導体装置2に比べ、素子面積を低減させることができる。これにより、半導体装置3においては、半導体装置2に比べより小型化が実現する。以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても実施形態の範囲に属するものと了解される。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。