"画像センサーから読み出された画像信号を画素クロック毎に受信し、受信した画像データに対して前記画像信号の正規化を行うための黒レベル補正処理を前記画素クロック毎に実行する黒レベル補正処理部を有する画像センサー前処理ユニットと、前記画像センサーの各画素の位置を規定する水平カウンタ及び垂直カウンタとを備えており、前記黒レベル補正処理部は、入力する画像信号に対応する画素の前記位置に応じて、当該入力画像信号に対応する色の一定の黒レベル補正データを変調して、当該変調データを前記入力画像信号から減算することを特徴とする、画像処理装置。請求項1記載の画像処理装置であって、前記黒レベル補正処理部は、前記水平カウンタ及び前記垂直カウンタで規定される位置座標内に離散的に配置された複数の黒レベル変調データを保有しており、前記入力画像信号に対応する画素の前記位置に於ける変調データを、前記複数の黒レベル変調データを用いた内挿補間によって求めることを特徴とする、画像処理装置。請求項2記載の画像処理装置であって、前記黒レベル補正処理部は、対角線上に隣り合う場合を除いて、互いに隣り合う黒レベル変調データ同士の配置位置の間隔が常に2nnは自然数に成る様に配置された前記複数の黒レベル変調データを用いて前記内挿補間を行うことを特徴とする、画像処理装置。請求項3記載の画像処理装置であって、前記黒レベル補正処理部は、変調範囲の物理的な広さを規定する前記水平カウンタ及び前記垂直カウンタの上位ビットを選択することを特徴とする、画像処理装置。請求項3又は4に記載の画像処理装置であって、正及び負の値を取り得るオフセット値を前記水平カウンタ及び前記垂直カウンタの各々の出力値に独立に加算して、前記複数の黒レベル変調データで規定される変調範囲の中心を前記画像センサーの有効画素領域の中心に一致させた後に、前記内挿補間の演算を行うことを特徴とする、画像処理装置。画像センサーから読み出された画像信号を画素クロック毎に受信し、受信した画像データに対して前記画像信号の正規化を行うためのホワイトバランス補正処理を前記画素クロック毎に実行するホワイトバランス補正処理部を有する画像センサー前処理ユニットと、前記画像センサーの各画素の位置を規定する水平カウンタ及び垂直カウンタとを備えており、前記ホワイトバランス補正処理部は、入力する画像信号に対応する画素の前記位置に応じて、当該入力画像信号に対応する色の一定のホワイトバランス補正データを変調して、当該変調データを前記入力画像信号に乗算することを特徴とする、画像処理装置。請求項6記載の画像処理装置であって、前記ホワイトバランス補正処理部は、前記水平カウンタ及び前記垂直カウンタで規定される位置座標内に離散的に配置された複数のホワイトバランス変調データを保有しており、前記入力画像信号に対応する画素の前記位置に於ける変調データを、前記複数のホワイトバランス変調データを用いた内挿補間によって求めることを特徴とする、画像処理装置。請求項7記載の画像処理装置であって、前記ホワイトバランス補正処理部は、対角線上に隣り合う場合を除いて、互いに隣り合うホワイトバランス変調データ同士の配置位置の間隔が常に2nnは自然数に成る様に配置された前記複数のホワイトバランス変調データを用いて前記内挿補間を行うことを特徴とする、画像処理装置。請求項8記載の画像処理装置であって、前記ホワイトバランス補正処理部は、変調範囲の物理的な広さを規定する前記水平カウンタ及び前記垂直カウンタの上位ビットを選択することを特徴とする、画像処理装置。請求項8又は9に記載の画像処理装置であって、正及び負の値を取り得るオフセット値を前記水平カウンタ及び前記垂直カウンタの各々の出力値に独立に加算して、前記複数のホワイトバランス変調データで規定される変調範囲の中心を前記画像センサーの有効画素領域の中心に一致させた後に、前記内挿補間の演算を行うことを特徴とする、画像処理装置。画像センサーから読み出された画像信号を画素クロック毎に受信し、受信した画像データに対して、当該画像信号と当該画像信号に対応する着目画素の近傍の同色の画素の画像信号との差分信号に一定の尾引き補正ゲインを乗算して得られる尾引き補正値を加算する尾引き補正処理を前記画素クロック毎に実行する尾引き補正処理部を有する画像センサー前処理ユニットと、前記画像センサーの各画素の位置を規定する水平カウンタ及び垂直カウンタとを備えており、前記尾引き補正処理部は、入力する画像信号に対応する前記着目画素の前記位置に応じて、当該入力画像信号に対応する色の前記尾引き補正ゲインを変調して、当該被変調補正ゲインを前記差分信号に乗算することで前記尾引き補正値を得ることを特徴とする、画像処理装置。請求項11記載の画像処理装置であって、前記尾引き補正処理部は、前記水平カウンタ及び前記垂直カウンタで規定される位置座標内に離散的に配置された複数の尾引き補正ゲイン変調データを保有しており、前記入力画像信号に対応する前記着目画素の前記位置に於ける前記被変調補正ゲインを、前記複数の尾引き補正ゲイン変調データを用いた内挿補間によって求めることを特徴とする、画像処理装置。請求項12記載の画像処理装置であって、前記尾引き補正処理部は、対角線上に隣り合う場合を除いて、互いに隣り合う尾引き補正ゲイン変調データ同士の配置位置の間隔が常に2nnは自然数に成る様に配置された前記複数の尾引き補正ゲイン変調データを用いて前記内挿補間を行うことを特徴とする、画像処理装置。請求項13記載の画像処理装置であって、前記尾引き補正処理部は、変調範囲の物理的な広さを規定する前記水平カウンタ及び前記垂直カウンタの上位ビットを選択することを特徴とする、画像処理装置。請求項13又は14に記載の画像処理装置であって、正及び負の値を取り得るオフセット値を前記水平カウンタ及び前記垂直カウンタの各々の出力値に独立に加算して、前記複数の尾引き補正ゲイン変調データで規定される変調範囲の中心を前記画像センサーの有効画素領域の中心に一致させた後に、前記内挿補間の演算を行うことを特徴とする、画像処理装置。<問題点その1>より高画質の画像生成を求めて、画像センサーCCDセンサー又はCMOSセンサー等の高精細化、従って、画素数の増大化が求められている。斯かる要求に応じて、画素数が8Mピクセルあるいは10Mピクセル以上の画像センサーが実現されるに至っている。この様な画像センサーの画素数の増大化に対して、斯かる画像センサーを使用するデジタルスチルカメラメーカーは、単位時間当たりのコマ数、即ち、連写速度の維持乃至は更なる向上を追及している。このため、例えば、画素数が3Mピクセルの場合に連写速度が10コマ/秒であるとしたときには、データレート乃至は画像データ読み出しレートは30Mピクセル/秒となり、この連写速度を維持するならば、画素数が5Mピクセルの場合には画像データ読み出しレートは50Mピクセル/秒に、画素数が8Mピクセルの場合には画像データ読み出しレートは80Mピクセル/秒に、画素数が10Mピクセルの場合には画像データ読み出しレートは100Mピクセル/秒にも達する。それにも拘らず、CCDセンサーの動作スピードの最大値は35MHz程度であり、又、CMOSセンサーの場合には、その最大値は50MHz~100MHz程度である。又、C-MOSLSIの動作速度は約100MHz程度である。画像センサーを低価格で且つ低消費電力で作成しようとする場合には、画像センサーの動作スピードの最大値は40MHz程度であることが望ましい。そうすると、1チャンネルで画像データを画像センサーから読み出している限り、既述した読み出しレートが50Mピクセル/秒以上となる連写速度を維持実現することは不可能となる。この様な問題点を根本的に解決するためには、画像センサーの画像データの読み出しチャンネル数を増やす必要性がある。斯かる必要性に応じて、昨今では、複数の読み出しチャンネルを有する画像センサーが実現されるに至っている。この様な読み出しチャンネル数の増大化に伴い、様々な画像データの読み出しパターンが提案実現されるに至っており、この様な画像データの読み出しパターンの多様化に如何に対応すべきかと言う新たな問題点が生じている。この点につき、読み出しチャンネル数が2である場合について以下に簡単に考察することとする。例えば、RGBBayer配列の下に於いて、読み出しチャンネル数が2である場合の読み出しパターンとして、図26に示すパターンが一例として考えられる。この読み出しパターンでは、第1番目の読み出しチャンネルRCH0より、画像センサーのある偶数ラインに属するR色の画像データのみを読み出す一方、第2番目の読み出しチャンネルRCH1より、当該偶数ラインに属するGr色の画像データのみを読み出す。次の奇数ラインでは、第1番目の読み出しチャンネルRCH0よりGb色の画像データのみを読み出し、第2番目の読み出しチャンネルRCH1よりB色の画像データのみを読み出す。あるいは、その変形例として、画像センサーのある偶数ラインに属するR色及びGr色の画像データを第1番目の読み出しチャンネルRCH0より読み出す一方、次の奇数ラインに属するGb色及びB色の画像データを第2番目の読み出しチャンネルRCH1より読み出すと言うパターン例も有り得る。RGBBayer配列下に於いて、更なる一例として、図27に示すパターンが考えられる。更に、図28に示す様に、画像センサーのRGBBayer配列をその中央より左右に2分化して、あるラインに於いて左側から順次に読み出す一方、右側からも順次に読み出すと言う読み出しパターンも提案実現されている。更には、画像センサーのRGBBayer配列のある領域では縦方向に読み出す一方、その他の領域では水平方向に読み出すと言う読み出しパターンも提案されている。この様に、読み出しチャンネル数が2である場合でも上記の通り様々な読み出しパターンが提案されている。そうすると、読み出しチャンネル数がそれ以上に増えるときには、読み出しパターンはより複雑化して、その数は鰻登りに増大化する。以上の通り、画像センサーのメーカー毎に、あるいは、同一メーカー内の製品であってもその型番毎に、画像センサーからの読み出しパターンは千差万別であると言える。従って、画像センサーから読み出された画像データに対して画像処理を施す汎用LSI画像処理装置を設計製作する側から見れば、デジタルカメラメーカーが採用する画像センサーが如何なる画像読み出しパターンを有していようとも、その画像読み出しパターンに対して常に対応可能な汎用性に富んだ画像処理LSIを提供する必要性が有ると言える。この様な問題点は早急に対応を求められる課題である。<問題点その2>既述の通り、画像センサーに於ける画素数の増大化に伴い、画像センサーの有効画素領域は同じであるため、画像センサーに於ける各セルのサイズはより一層小さくならざるを得なくなる。この様に画像センサーの各セルの微細化に伴い、各セルの出力信号のレベルは相対的に小さくなり、従って、出力信号の線形性も損なわれて来る。このため、画像センサーの有効画素領域内の場所毎に、あるいは、ライン毎に、その特性が異なるセルが頻出して来る。そのため、画像センサーの有効画素領域内の場所毎に、各画素のRGBBayer信号を正規化するために必要な黒レベル補正値及びホワイトバランス補正値が異なって来ることとなる。この様な画像センサーの各セルの微細化に伴い生じる上記の問題点を克服して、各画素のRGBBayer信号を高精度で補正することが求められる。この発明は、既述した懸案事項に対処すべく成されたものであり、その目的の第1は上記の問題点その1を克服した画像処理装置を提供する点にあり、その目的の第2は上記の問題点その2を克服した画像処理装置を提供する点にある。請求項1に係る発明は、画像処理装置であって、画像センサーから読み出された画像信号を画素クロック毎に受信し、受信した画像データに対して前記画像信号の正規化を行うための黒レベル補正処理を前記画素クロック毎に実行する黒レベル補正処理部を有する画像センサー前処理ユニットと、前記画像センサーの各画素の位置を規定する水平カウンタ及び垂直カウンタとを備えており、前記黒レベル補正処理部は、入力する画像信号に対応する画素の前記位置に応じて、当該入力画像信号に対応する色の一定の黒レベル補正データを変調して、当該変調データを前記入力画像信号から減算することを特徴とする。請求項2に係る発明は、請求項1記載の画像処理装置であって、前記黒レベル補正処理部は、前記水平カウンタ及び前記垂直カウンタで規定される位置座標内に離散的に配置された複数の黒レベル変調データを保有しており、前記入力画像信号に対応する画素の前記位置に於ける変調データを、前記複数の黒レベル変調データを用いた内挿補間によって求めることを特徴とする。請求項3に係る発明は、請求項2記載の画像処理装置であって、前記黒レベル補正処理部は、対角線上に隣り合う場合を除いて、互いに隣り合う黒レベル変調データ同士の配置位置の間隔が常に2nnは自然数に成る様に配置された前記複数の黒レベル変調データを用いて前記内挿補間を行うことを特徴とする。請求項4に係る発明は、請求項3記載の画像処理装置であって、前記黒レベル補正処理部は、変調範囲の物理的な広さを規定する前記水平カウンタ及び前記垂直カウンタの上位ビットを選択することを特徴とする。請求項5に係る発明は、請求項3又は4に記載の画像処理装置であって、正及び負の値を取り得るオフセット値を前記水平カウンタ及び前記垂直カウンタの各々の出力値に独立に加算して、前記複数の黒レベル変調データで規定される変調範囲の中心を前記画像センサーの有効画素領域の中心に一致させた後に、前記内挿補間の演算を行うことを特徴とする。請求項6に係る発明は、画像処理装置であって、画像センサーから読み出された画像信号を画素クロック毎に受信し、受信した画像データに対して前記画像信号の正規化を行うためのホワイトバランス補正処理を前記画素クロック毎に実行するホワイトバランス補正処理部を有する画像センサー前処理ユニットと、前記画像センサーの各画素の位置を規定する水平カウンタ及び垂直カウンタとを備えており、前記ホワイトバランス補正処理部は、入力する画像信号に対応する画素の前記位置に応じて、当該入力画像信号に対応する色の一定のホワイトバランス補正データを変調して、当該変調データを前記入力画像信号に乗算することを特徴とする。請求項7に係る発明は、請求項6記載の画像処理装置であって、前記ホワイトバランス補正処理部は、前記水平カウンタ及び前記垂直カウンタで規定される位置座標内に離散的に配置された複数のホワイトバランス変調データを保有しており、前記入力画像信号に対応する画素の前記位置に於ける変調データを、前記複数のホワイトバランス変調データを用いた内挿補間によって求めることを特徴とする。請求項8に係る発明は、請求項7記載の画像処理装置であって、前記ホワイトバランス補正処理部は、対角線上に隣り合う場合を除いて、互いに隣り合うホワイトバランス変調データ同士の配置位置の間隔が常に2nnは自然数に成る様に配置された前記複数のホワイトバランス変調データを用いて前記内挿補間を行うことを特徴とする。請求項9に係る発明は、請求項8記載の画像処理装置であって、前記ホワイトバランス補正処理部は、変調範囲の物理的な広さを規定する前記水平カウンタ及び前記垂直カウンタの上位ビットを選択することを特徴とする。請求項10に係る発明は、請求項8又は9に記載の画像処理装置であって、正及び負の値を取り得るオフセット値を前記水平カウンタ及び前記垂直カウンタの各々の出力値に独立に加算して、前記複数のホワイトバランス変調データで規定される変調範囲の中心を前記画像センサーの有効画素領域の中心に一致させた後に、前記内挿補間の演算を行うことを特徴とする。請求項11に係る発明は、画像処理装置であって、画像センサーから読み出された画像信号を画素クロック毎に受信し、受信した画像データに対して、当該画像信号と当該画像信号に対応する着目画素の近傍の同色の画素の画像信号との差分信号に一定の尾引き補正ゲインを乗算して得られる尾引き補正値を加算する尾引き補正処理を前記画素クロック毎に実行する尾引き補正処理部を有する画像センサー前処理ユニットと、前記画像センサーの各画素の位置を規定する水平カウンタ及び垂直カウンタとを備えており、前記尾引き補正処理部は、入力する画像信号に対応する前記着目画素の前記位置に応じて、当該入力画像信号に対応する色の前記尾引き補正ゲインを変調して、当該被変調補正ゲインを前記差分信号に乗算することで前記尾引き補正値を得ることを特徴とする。請求項12に係る発明は、請求項11記載の画像処理装置であって、前記尾引き補正処理部は、前記水平カウンタ及び前記垂直カウンタで規定される位置座標内に離散的に配置された複数の尾引き補正ゲイン変調データを保有しており、前記入力画像信号に対応する前記着目画素の前記位置に於ける前記被変調補正ゲインを、前記複数の尾引き補正ゲイン変調データを用いた内挿補間によって求めることを特徴とする。請求項13に係る発明は、請求項12記載の画像処理装置であって、前記尾引き補正処理部は、対角線上に隣り合う場合を除いて、互いに隣り合う尾引き補正ゲイン変調データ同士の配置位置の間隔が常に2nnは自然数に成る様に配置された前記複数の尾引き補正ゲイン変調データを用いて前記内挿補間を行うことを特徴とする。請求項14に係る発明は、請求項13記載の画像処理装置であって、前記尾引き補正処理部は、変調範囲の物理的な広さを規定する前記水平カウンタ及び前記垂直カウンタの上位ビットを選択することを特徴とする。請求項15に係る発明は、請求項13又は14に記載の画像処理装置であって、正及び負の値を取り得るオフセット値を前記水平カウンタ及び前記垂直カウンタの各々の出力値に独立に加算して、前記複数の尾引き補正ゲイン変調データで規定される変調範囲の中心を前記画像センサーの有効画素領域の中心に一致させた後に、前記内挿補間の演算を行うことを特徴とする。以下、この発明の主題の様々な具体化を、添付図面を基に、その効果利点と共に、詳述する。請求項1に係る発明によれば、画像センサーの画面全体に渡って発生する、黒レベル信号のオフセットドリフトを軽減化することが出来る。請求項2に係る発明によれば、内挿補間と言う比較的簡単な手法によって各画素位置に於ける黒レベル補正データの変調データを求めることが出来る。請求項3に係る発明によれば、黒レベル補正処理に関して、内挿補間の演算式に現れる割り算式をシフト処理で対応可能な2のべき乗の割り算として求めることが出来るので、LSIとして製作される画像処理装置の回路規模の大型化を抑止することが出来る。請求項4に係る発明によれば、画像センサーの有効画素領域のサイズに合わせて、両カウンタ出力のビットの選択によって、離散的に配置された複数の黒レベル変調データで以って規定される変調範囲の物理的な広さを変更することが出来る。請求項5に係る発明によれば、変調範囲の中心を画像センサーの有効画素領域の中心に一致させることが出来る。請求項6に係る発明によれば、画像センサーの画面全体に渡って発生する、ホワイトバランスのオフセットドリフトを軽減化することが出来る。請求項7に係る発明によれば、内挿補間と言う比較的簡単な手法によって各画素位置に於けるホワイトバランス補正データの変調データを求めることが出来る。請求項8に係る発明によれば、ホワイトバランス補正処理に関して、内挿補間の演算式に現れる割り算式をシフト処理で対応可能な2のべき乗の割り算として求めることが出来るので、LSIとして製作される画像処理装置の回路規模の大型化を抑止することが出来る。請求項9に係る発明によれば、画像センサーの有効画素領域のサイズに合わせて、両カウンタ出力のビットの選択によって、離散的に配置された複数のホワイトバランス変調データで以って規定される変調範囲の物理的な広さを変更することが出来る。請求項10に係る発明によれば、ホワイトバランスゲインの変調範囲の中心を画像センサーの有効画素領域の中心に一致させることが出来る。請求項11に係る発明によれば、画像センサーの画面全体に渡って発生する、尾引き補正ドリフトを軽減化することが出来る。請求項12に係る発明によれば、内挿補間と言う比較的簡単な手法によって各画素位置に於ける被変調補正ゲインを求めることが出来る。請求項13に係る発明によれば、尾引き補正処理に関して、内挿補間の演算式に現れる割り算式をシフト処理で対応可能な2のべき乗の割り算として求めることが出来るので、LSIとして製作される画像処理装置の回路規模の大型化を抑止することが出来る。請求項14に係る発明によれば、画像センサーの有効画素領域のサイズに合わせて、両カウンタ出力のビットの選択によって、離散的に配置された複数の尾引き補正ゲイン変調データで以って規定される変調範囲の物理的な広さを変更することが出来る。請求項15に係る発明によれば、尾引き補正ゲインの変調範囲の中心を画像センサーの有効画素領域の中心に一致させることが出来る。実施の形態1<複数入力チャンネル下での色選択タイミング信号のプログラマブルな構成>図1は、本実施の形態に係るデジタルスチル、ビデオカメラ用画像処理LSIの構成を模式的に示すブロック図である。図1の一例では、画像センサー例えばCCDセンサー又はCMOSセンサー等の固体撮像デバイスISの画像データ読み出しチャンネルRCH0~RCH3の数は4チャンネルである。そして、画像センサーISの有効画素領域内の各画素に設けられた色フィルタの配列色の並び方は、既述したRGBBayer配列となっている。RGBBayer配列においては、図1に太線で示す様に、R赤色の隣に配置されるG緑色はR色の影響を受けるため、Gr色として表示され、又、R色の直下に配置されるG色は、その隣に位置するB青色の影響を受けるため、Gb色として表示される。画素クロックここでは図示せず。に応じて各画像データ読み出しチャンネルRCH0~RCH3から並列的に読み出された画像データは、当該画像データ読み出しチャンネルに対応したA/D変換器300~303によってA/D変換された上で、C-MOSLSI上のSPU画像センサーデータ前処理ユニット100に入力される。ここで、SPU100は、図23のSPU100Pと同様に、画像センサーISに特有の問題点に起因して生じる画像データの補正処理黒レベル補正、ホワイトバランス補正、欠陥画素補正等の所定の画像処理を行って、入力したRGBBayer信号10ビット~16ビットのデータを正規化する第1画像処理部であるこの点に関して既述した図24を参照。。又、C-MOSLSI上のRPU200は、図23のRPU200Pと同様に、各画像データ読み出しチャンネルRCH0~RCH3毎に正規化されたRGBBayer信号に対して本来の画像処理ガンマ補正、色空間変換処理等を実施する第2画像処理部である。尚、図1では、図示の便宜上、SPU100の4チャンネルの出力は1本の信号として擬似的に描かれている。本実施の形態の中核部は、SPU100の内部構成にあるので、以下では、SPU100の構成動作を詳述する。図2は、SPU100の構成の主要部を模式的に示すブロック図である。SPU100は、大別して、1画像センサーの画像データ読み出しチャンネル数に対応して4個のユニットから成る第1乃至第4チャンネル用補正処理部SPU-C0~SPU-C3と、23ビット信号である各チャンネル用色選択タイミング信号C0CS~C3CSを生成出力するカラータイミングアレンジメント部10と、3第1乃至第4チャンネル用補正処理部SPU-C0~SPU-C3の各々に共通して用いられる、8種類の各色の黒レベル補正データDL0~DL718ビット信号及び8種類の各色のホワイトバランス補正データWB0~WB718ビット信号を格納するSPUレジスタ9とから成る。ここで、Bayer配列では基本的にR,Gr,Gb,Bの4色で各画素の色が特定されるけれども、本実施の形態では、SPU100は8種類の色に対応可能である。これは、既述した図28に示された読み出しパターンにも対応可能とするためである。これらの構成要素の内で、第1乃至第4チャンネル用補正処理部SPU-C0~SPU-C3は、画像センサーISが有する複数の画像データ読み出しチャンネルの各々から画素クロックに同期して読み出された各画像信号を、当該画像データ読み出しチャンネルに対応する入力チャンネルで画素クロック毎に受信して、受信した画像データC0Input~C3Inputに対して、上記色選択タイミング信号C0CS~C3CSに応じて、上記所定の画像処理を画素クロック毎に並列的に実行する、パイプライン型の複数の入力チャンネル用画像センサー前処理ユニットに該当する。又、カラータイミングアレンジメント部10は、本実施の形態の特徴的構成要素の一つであり、画像センサーISからの画像データの読み出しタイミングを定義管理する水平カウンタ及び垂直カウンタ何れもこの段階で図示せず。の両カウント値に基づいて、各入力チャンネル毎に独立にある時点に於ける画素の色を指定する色選択タイミング信号C0CS~C3CSを生成して、各入力チャンネル用画像センサー前処理ユニットSPU-C0~SPU-C3に対して対応する色選択タイミング信号を出力する回路である。第1乃至第4チャンネル用補正処理部SPU-C0~SPU-C3の各々の入力チャンネルには、画像センサーISから画素クロックに応じて読み出された各画像データC0Input~C3Inputが並列的に入力する。又、各チャンネル用補正処理部SPU-C0~SPU-C3の内部構成は互いに同等であるので、それぞれの補正処理部の内部構成の記載を第1チャンネル用補正処理部SPU-C0の内部構成の記載で以って代表させることとする。図2に示す様に、第1セレクタ11C0は、入力する8種類の各色の黒レベル補正データDL0~DL7の内から、この時点で入力した画像データC0Inputを与える画素位置の色に対応した黒レベル補正データを、入力する第1チャンネル用色選択タイミング信号C0CSの指定値に基づいて選択出力する。そして、黒レベル補正処理部13C0は、黒レベル補正データDL0~DL7の内からセレクトされた黒レベル補正データに基づき入力画像データC0Inputに対して黒レベル補正を実行する。更に、第2セレクタ12C0は、入力する8種類の各色のホワイトバランス補正データWB0~WB7の内から、この時点で入力した画像データC0Inputを与える画素位置の色に対応したホワイトバランス補正データを、同じく第1チャンネル用色選択タイミング信号C0CSの指定値に基づいて選択出力する。その結果、ホワイトバランス補正処理部14C0は、ホワイトバランス補正データWB0~WB7の内からセレクトされたホワイトバランス補正データに基づき入力画像データC0Inputに対してホワイトバランス補正データを施して、入力した画像データC0Inputを正規化する。尚、その後に実行される欠陥画素補正処理等の他の処理は、図2では省略されている。図2に示す通り、本SPU100の特徴点の別の一つは、SPUレジスタ9が、各チャンネル用補正処理部SPU-C0~SPU-C3の内部に配備されるのではなくて、第1乃至第4各チャンネル用補正処理部SPU-C0~SPU-C3の外部に別途配備されている点にある。この様なSPUレジスタ9が保有する補正データの共有化により、レジスタを構成するゲート数を格段に削減化して、本SPU100の低消費電力化を達成することが可能となる。以下では、中核部の一つであるカラータイミングアレンジメント部10の構成動作を記載することとする。先ず、カラータイミングアレンジメント部10の基本的な構成及び動作を理解し易くすると言う観点から、画像読み出しチャンネル数を2とし、且つ、Bayer配列の下で水平方向に2画素分で垂直方向にも2画素分から構成される2×2の繰り返し範囲乃至は周期で以って画像データを読み出していく場合を想定することとする。その様なケースに於けるカラータイミングアレンジメント部の構成及び繰り返し範囲を図示した図面が、図3である。図3に於いて、グローバルHカウンタ1及びグローバルVカウンタ2は、それぞれ、図25で既述したグローバルHカウンタ1及びグローバルVカウンタ2に該当する。図3の場合では、画像読み出しの繰り返し範囲は2×2の領域となるので、ある時点に於ける繰り返し範囲内の画素位置を特定するカラーベースタイミング信号CLBASETは2ビットの信号で良い。従って、図3の基本例では、カラーベースタイミング信号CLBASETは、グローバルHカウンタ1のカウント値HCNTの最下位ビット信号HCNT0と、グローバルVカウンタ2のカウント値VCNTの最下位ビット信号VCNT0との合成で以って生成される。又、Bayer配列下に於ける4色の各色の黒レベル補正データはそれぞれレジスタBL0~BL3内に予め格納されており、4個のレジスタBL0~BL3から成る黒レベル補正データ用レジスタ部BLRは、各入力チャンネルCH0,CH1に共通に使用される。そして、図3の装置で特筆すべき点は、各入力チャンネルCH0,CH1毎に別個に、タイミングレジスタTRCH0,TRCH1及びタイミングレジスタ用セレクタTSELCH0,TSELCH1を配設している点にある。ここで、第1画像データ読み出しチャンネルに対応した第1チャンネルCH0用のタイミングレジスタTRCH0は、カラーベースタイミング信号CLBASETの上記繰り返し範囲内の各場所に於ける色Bayer配列下に於ける4色中の何れかの色を与える4個のレジスタT01~T04その値はCPU図示せずによって格納される。を有している。即ち、タイミングレジスタTRCH0は、各カウンタの最下位1ビットで以ってそれぞれのレジスタT01~T04の位置を選定しておいた上で、それぞれの位置に対応した色の値を選定したレジスタ内にCPUによって格納して成る、いわゆるインデックスレジスタである。又、第2画像データ読み出しチャンネルに対応した第2チャンネルCH1用のタイミングレジスタTRCH1も、タイミングレジスタTRCH0と同様な構成を、タイミングレジスタTRCH0とは独立して有する。そして、第1チャンネルCH0用セレクタTSELCH0は、タイミングレジスタTRCH0内のレジスタT01~T04の内から、画素クロックCLKの両カウンタ1,2への入力に応じて出力されるカラーベースタイミング信号CLBASETの指令値に対応するレジスタの値を選択して、その被選択信号2ビットを第1チャンネルCH0用の色選択タイミング信号C0CSとして第1チャンネルCH0用の補正処理部SPU-C0内のセレクタBLSELCH0に出力する。この色選択タイミング信号C0CSは、ある時点に於いて第1画像データ読み出しチャンネルからその画像データが読み出された画素の色を指定する。同様に、第2チャンネルCH1に関しても、第1チャンネルCH0とは独立して、第2チャンネルCH1用セレクタTSELCH1は、タイミングレジスタTRCH1内のレジスタT11~T14の内から、カラーベースタイミング信号CLBASETの指令値に対応するレジスタの値を選択して、その被選択信号2ビットを第2チャンネルCH1用の色選択タイミング信号C1CSとして第2チャンネルCH1用の補正処理部SPU-C1内のセレクタBLSELCH1に出力する。この色選択タイミング信号C1CSもまた、第1チャンネルCH0とは独立して、上記ある時点に於いて並列的に第2画像データ読み出しチャンネルからその画像データが読み出された画素の色を指定する。図3の回路の特徴点は、上記の通り、一旦、カラーベースタイミング信号CLBASETで以ってタイミングレジスタ内の複数個のレジスタの中から該当するレジスタを選択した上で、当該選択により生成された色選択タイミング信号によって、ある時点に於ける画素の色に対応する黒レベル補正データを適切に選択する点にある。換言すれば、図3の回路は、先ず画像データの読み出しのタイミングを選択しておき、次にこの選択したタイミングに於ける黒レベル補正データを選択すると言う構成を採用している。この構成により、繰り返し範囲を任意に設定可能とすることで、SPU100は様々な画像読み出しパターンにも対応可能となる。これに対して、既述した図25の従来構成では、両カウンタ1,2から生成した色選択信号COLSELによって各チャンネル用の黒レベル補正データをレジスタBLRからダイレクトに読み出すため、SPU100Pは様々な画像読み出しパターンに対応することが出来なくなっている。以上の記載の理解を前提として、次に、図2のカラータイミングアレンジメント部10の実装例を検討する。図4及び図5は、カラータイミングアレンジメント部10の実装例を示すブロック図である。図4の回路に於ける追加的特徴点は、図5のグローバルHカウンタ1及びグローバルVカウンタ2に加えて、ローカルHカウンタ5及びローカルVカウンタ6を設けて、これらのカウンタ5,6からカラーベースタイミング信号CLBASETを生成している点にある。ここで、図5のグローバルHカウンタ1及びグローバルVカウンタ2は、それぞれ、図25及び図3で既述したグローバルHカウンタ1及びグローバルVカウンタ2に該当しており、画像センサーIPの有効画素領域全体中での読み出し対象画素の位置を決定している。これらの構成要素の内で、ローカルHカウンタ5は、図5のグローバルHカウンタ1のキャリーアウト端子COから出力される水平方向リセット信号HRESET、及び、画像センサーISの有効画素領域全体のリセット信号HVRESETによってリセットされ、且つ、カラーベースタイミング信号CLBASETの繰り返し範囲の水平方向に於ける周期を最大nビットn≧1の範囲内で以って決定するローカル水平方向カウンタである。ここで、リセット信号HVRESETは、図5に示す通り、水平方向リセット信号HRESET及びグローバル垂直方向カウンタ2のキャリーアウト端子COから出力される垂直方向リセット信号VRESETをその入力信号とするAND回路3の出力信号である。上記の通り、ローカルHカウンタ5は、最大nビットの範囲内で、繰り返し範囲の水平方向に於ける周期を任意値に設定することが出来る。即ち、図4に示す通り、ローカルHカウンタ5は、その内部に、最大値nビットまで指定することが可能な、繰り返し範囲の水平方向に於ける周期のデータ予めCPUによって格納される。が格納されているレジスタ5Rを有しており、本実装例では、レジスタ5Rに格納されているデータはn=3ビット、即ち8=07であるため、ローカルHカウンタ5は、繰り返し範囲の水平方向の周期に関しては、3ビットのカウント値を出力するHC0,HC1,HC2。他方、ローカルVカウンタ6は、AND回路3の出力信号HVRESETによってリセットされ、且つ、カラーベースタイミング信号CLBASETの上記繰り返し範囲の垂直方向に於ける周期を最大mビットm≧1の範囲内で以って決定するローカル垂直方向カウンタであり、最大mビットの範囲内で、繰り返し範囲の垂直方向に於ける周期を任意値に設定することが出来る。即ち、図4に示す通り、ローカルVカウンタ6は、その内部に、最大値mビットまで指定することが可能な、繰り返し範囲の垂直方向に於ける周期のデータ予めCPUによって格納される。が格納されているレジスタ6Rを有しており、本実装例では、レジスタ5Rに格納されているデータはm=n=3ビット、即ち8=07であるため、ローカルVカウンタ6は、繰り返し範囲の垂直方向の周期に関しては、3ビットのカウント値を出力するVC0,VC1,VC2。例えば、レジスタ5R,6R内の値をそれぞれ2,2にCPUで以って設定すると、ローカルHカウンタ5及びローカルVカウンタ6の両カウント値で生成されるカラーベースタイミング信号CLBASETの繰り返し範囲は、図6のaに示される3×3の領域となる。又、レジスタ5R,6R内の値をそれぞれ2,3にCPUで以って設定すれば、繰り返し範囲は、図6のbに示される3×4の領域となる。この様に、各レジスタ5R,6R内に設定する値を適宜に定めることによって、本SPU100のユーザーは、最大8×8の範囲内で以って、任意の大きさ乃至は任意のパターンの繰り返し範囲を容易に実現することが出来、その様な任意のパターンの繰り返し範囲の利用によって様々な画像データの読み出しパターンに対応出来ることとなる。以上の通り、図4の回路では、ローカルな任意の周期の繰り返し範囲を生成するために、ローカルHカウンタ5及びローカルVカウンタ6を組み込んでいる。即ち、AND回路3は、水平方向リセット信号HRESET及びグローバルVカウンタ2のキャリーアウト端子COから出力される垂直方向リセット信号VRESETを、その入力信号とする。そして、ローカルHカウンタ5は、グローバルHカウンタ1のリセットに同期してリセットされ、即ち、水平方向リセット信号HRESET及びAND回路3の出力信号HVRESETによってリセットされ、且つ、カラーベースタイミング信号の繰り返し範囲の水平方向に於ける周期を最大nビットn≧1の範囲内で以って決定する。更に、ローカルVカウンタ6は、グローバルVカウンタ2のリセットに同期してリセットされ、即ち、AND回路3の出力信号HVRESETによってリセットされ、且つ、カラーベースタイミング信号の繰り返し範囲の垂直方向に於ける周期を最大mビットm≧1の範囲内で以って決定する。上記の通り、ローカルHカウンタ5及びローカルVカウンタ6の両カウント値で以って実現可能な最大の大きさ8×8の繰り返し範囲では各ローカルカウンタの下位3ビットずつを使用する場合、色の値を定める64個の場所が与えられるが、この様な64個もの大きな場所は実際の読み出しパターンを考えると、不要である。実際には、水平方向に長く延びて繰り返す読み出しパターンでは、逆に垂直方向に関しては繰り返しの長さ乃至は周期は相対的に短くなる。同様に、垂直方向に長く延びて繰り返す読み出しパターンでは、水平方向に関しては繰り返しの長さ乃至は周期は相対的に短くなる。この様な読み出しパターンの構造上の特徴を考慮するならば、本願発明者は、カラーベースタイミング信号CLBASETの繰り返し範囲に含まれる場所の数は16個で十分ではないかと、考えた。繰り返し範囲に含まれる場所の数が16個の場合には、4×4、8×2及び2×8の3種類の繰り返し範囲のみが設定可能である。そこで、図4の回路では、両カウント値HC1及びVC2をそれぞれ入力信号とし、CPUで設定される信号VLENをそのセレクト信号とする第1セレクタ7、及び、両カウント値HC2及びVC1をそれぞれ入力信号とし、CPUで設定される信号HLENをそのセレクト信号とする第2セレクタ8を、ローカルHカウンタ5及びローカルVカウンタ6の出力側に配備して、4個のカウント信号CLBASET0=HC0、第1セレクタ7の出力信号CLBASET1、第2セレクタ8の出力信号CLBASET3及びカウント信号CLBASET2=VC0を合わせることで、8ビットのカラーベースタイミング信号CLBASETを生成している。従って、カラーベースタイミング信号CLBASETは、16個の場所から成る繰り返し範囲内の、ある時点に於ける場所を示すタイミング信号である。ユーザーが使用する画像センサーISの実際の画像データ読み出しパターンを踏まえて、CPU図示せず。によって設定するセレクト信号VLEN、HLENの組合せは、図4の回路に於いては、図7に示す通りである。即ち、図7aに示す様に、VLEN=0、HLEN=0、従って、ローカルHカウンタ5及びローカルVカウンタ6の各々の下位2ビットの組合せによって、4×4のサイズの繰り返し範囲を実現することが出来る。あるいは、図7bに示す様に、VLEN=0、HLEN=1に設定することで、水平方向に8画素ずつ繰り返しし、垂直方向に2画素乃至は2ライン分繰り返す、8×2のサイズの繰り返し範囲を実現することが出来る。あるいは、図7cに示す様に、VLEN=1、HLEN=0に設定することで、水平方向に2画素ずつ繰り返しし、垂直方向に8画素ずつ繰り返す、2×8のサイズの繰り返し範囲を実現することが出来る。この様に、ローカルHカウンタ5及びローカルVカウンタ6の各々の下位2ビットを選択的に割り当てることにより、カラーベースタイミング信号CLBASETの繰り返し範囲を適宜に変更することが出来る。もちろん非常に複雑な読み出しパターンが必要である場合には、本発明の水平及び垂直のカウンタのビット長を拡張し、8×8、16×16等の繰り返し範囲を実現しても構わない。以上の様な3種類のカラーベースタイミング信号CLBASETの繰り返し範囲を適宜に選択設定することで、図4の回路を有するSPU100は、画像センサーISの様々な画像データ読み出しパターンに対応することが可能となる。図4に示す通り、各入力チャンネルCH0,CH1,CH2,CH3毎に独立に、タイミングレジスタTR0~TR3及びタイミングレジスタ用セレクタTRS0~TRS3が配備されている。図3に関して既述した通り、各タイミングレジスタTR0~TR3はインデックスレジスタであり、カラーベースタイミング信号CLBASETの繰り返し範囲内の場所数が16個であるため、16個のレジスタを有している。従って、ユーザーは、両カウンタ1,2の下位2ビットの合成で得た信号で以って16個の各レジスタの位置をそれぞれ選択した上で、CPUによって、選択した各位置のレジスタに対応する繰り返し範囲内の各場所の色のデータを格納する。その結果、各タイミングレジスタTR0~TR3は、ある読み出し時点に於ける繰り返し範囲内の該当場所に於ける色の種類を決定する16個のレジスタの出力当該各出力は色の種類が8種類であるため8ビット信号である。を備える。そして、各セレクタTRSXX:0~3は、対応するタイミングレジスタTRXX:0~3の16個の出力の中から、入力するカラーベースタイミング信号CLBASETのレベルに応じて、それぞれの読み出し時点に於ける繰り返し範囲内の該当場所に於ける色の種類を与えるレジスタの出力を選択して、選択したレジスタの出力を各入力チャンネルCHXX:0~3に於ける色選択タイミング信号CXCSX:0~3として出力する。各セレクタTRSXから出力された色選択タイミング信号CXCSが、図2に於ける色選択タイミング信号C0CS,C1CS,C2CS,C3CS3ビット信号である。以上の記載から明らかな通り、各構成要素1,2,3,4,5,6,7,8から成る回路部分は、水平カウンタの出力信号の内で少なくとも最下位ビットを含む下位ビット1ビット以上と垂直カウンタの出力信号の内で少なくとも最下位ビットを含む下位ビット1ビット以上とを合わせることにより、その繰り返し範囲が規定されるカラーベースタイミング信号CLBASETを生成するカラーベースタイミング信号生成部を成す。尚、図7のa、b及びcの繰り返し範囲のパターンを採用する限りにおいては、ローカルHカウンタ5及びローカルVカウンタ6を適用する必然性は無く、その代わりに、図5のグローバルHカウンタ1及びグローバルVカウンタ2のカウント値を用いて図7のa、b及びcの繰り返し範囲のパターンを実現するカラーベースタイミング信号CLBASETを生成することが出来る。その意味で、上記に言う水平カウンタにはグローバルHカウンタ1のみを使用する場合及びローカルHカウンタ5をも使用する場合の両者を包摂する技術用語である。同様に、上記に言う垂直カウンタも、グローバルVカウンタ2のみを使用する場合及びローカルVカウンタ6をも使用する場合の両者を包摂する技術用語である。又、図4の両セレクタ7,8をセレクタ部と総称する。図2のSPU100が実現出来る機能乃至は利点は、以上の記載から明白な通り、8個の色に対応可能であり、且つ、色を与えるタイミング信号は各入力チャンネル毎に独立であるので、繰り返し範囲内の色の種類をチャンネル毎に別々に独立して設定できる点である。従って、各入力チャンネル用補正処理部SPU―CXX:0~3の外側に設けられたSPUレジスタ9に格納されている8個の黒レベル補正データあるいは8個のホワイトバランス補正データを繰り返し範囲内の場所毎にセレクトしていくこととなる。重複して言えば、本SPU100は、任意のタイミングに於いて、4入力チャンネルの補正処理部のそれぞれに独立に、読み出しパターンに対応した色を割り当てる処理を実行することが出来る。<黒レベルの2次元変調補正>既述した通り、画像センサーISの画素数の増大化に伴う微細化の影響により、あるいは、半導体ウエハから画像センサーISのチップを切り出す場所による影響により、RGBBayer信号の正規化処理の第1段階である黒レベル補正に於ける各色の黒レベル補正データを画面全体に於いて常に一定値と看做すことが出来なくなって来ている。即ち、画像センサーISの画面全体に渡って、各色の黒レベル補正データには微妙な歪みが生じている一様ではない。。換言すれば、画面全体に渡って、各色の黒レベル補正データには、オフセットドリフトが発生しているのである。例えば、図8に例示する様に、有効画素領域EPR内に於いて、4色R,Gr,Gb,Bの内の各色iのx方向及びy方向に於ける黒レベル補正データDLix,DLiyには、オフセット値ΔMx,ΔMyが生じており、しかも、オフセット値ΔMx,ΔMyは、有効画素領域EPRの全体に渡って、微妙に変化している。この様な各色の黒レベル補正データのオフセットドリフトを除去するには、全ての画素毎に、当該画素の位置に於ける黒レベル補正データDLix,DLiyのオフセット値ΔMx,ΔMyを変調データとして一定値の黒レベル補正データDLix,DLiyから逐一差し引いてやれば良い。しかし、その様な画素毎の且つ色毎の逐次補正は、画像センサーISの画素数を考えれば、非現実的な方法であると言わざるを得ない。そのため、図8に例示した様な画面全体に渡って発生する黒レベル補正データのオフセットドリフトを有効に軽減出来る実用的な対策が要求されている。そこで、本実施の形態では、図2に示す、各入力チャンネルのSPU回路SPU-CXX:0~3に於ける黒レベル補正処理部13CXX:0~3は、グローバル水平カウンタ1及びグローバル垂直カウンタ2で規定される位置座標内に離散的に配置された複数個の黒レベル変調データを保有しておき、入力画像信号に対応する画素の位置に於ける黒レベル補正データの変調データを、上記複数個の黒レベル変調データを用いた内挿補間によって求めることとしている。この近似方法によれば、各SPU回路SPU-CXは上記複数個の黒レベル変調データを保有しておけば足りる。各入力チャンネルCHXの黒レベル補正処理部13CXX:0~3の回路構成としては、2種類のタイプを考えることが出来る。その第1のタイプとして、例えば、図9に例示する様に、入力画像データCXInputX:0~3から、色選択タイミング信号CXCSX:0~3の指令値に応じてセレクタ11CXX:0~3が選択した、入力画像データCXInputに対応する画素の色に関する一定値の黒レベル補正データDLii:0~3を減算器28で差し引いた上で、更に変調回路2DCORが内挿補間によって算出した当該画素の変調データMDLii:0~3を減算器28の出力から減算器29で差し引くこととしても良い。この場合、減算器28,29の前後が逆転しても黒レベル信号の変調結果は同様である。尚、図9では、便宜上、SPUレジスタ9は、4色R,Gr,Gb,Bの黒レベル補正データDL0,DL1,DL2,DL3をそれぞれ格納する4個のレジスタ91~94を有するものとしている。あるいは、その第2のタイプとして、例えば、図10に例示する様に、各入力チャンネルCHXの黒レベル補正処理部13CXX:0~3を構成しても良い。この例では、乗算器30は、変調回路2DCORが内挿補間によって算出した当該画素の変調データMDLiPi:0~3とセレクタ11CXX:0~3が選択した当該画素の色の黒レベル補正データ一定値DLiとを乗算して変調データMDLii:0~3を求めた上で、その値を減算器31に於いて入力画像データCXInputから差し引いている。何れのタイプに於いても、各入力チャンネルCHXの黒レベル補正処理部13CXX:0~3は、入力画像信号に対応する画素の位置に応じて、当該入力画像信号に対応する色の一定の黒レベル補正データを変調して、当該変調データを入力画像信号から減算していると、言える。以下の記載では、便宜上、図9のタイプの構成を考えることとする。図11は、変調回路2DCORに於ける変調データの算出方法を模式的に示す図であり、横軸はグローバルHカウンタ以下、単にH水平カウンタと言う。1のカウント値HCNTXを示し、縦軸はグローバルVカウンタ以下、単にV垂直カウンタと言う。2のカウント値VCNTYを示している。しかも、図11では、便宜上、ベストなケースとして、画像センサーISの有効画素領域EPRの4隅の各々の画素位置に、黒レベル変調データP00,P01,P10,P11が配置されている。ここで、4個の黒レベル変調データP00,P01,P10,P11は、変調回路2DCORが有するレジスタ図示せず。内に予めCPU図示せず。によって格納されている。そして、各黒レベル変調データP00,P01,P10,P11は、それぞれ、デジタルカメラメーカーが予め2次元的に一様でないオフセット値を持つ画像センサーISの画面に対して各画素位置の黒レベル信号を測定し、それらの測定結果に基づいて、各画素位置1010、205810、101510、2058,1510に於けるオフセット値図8のオフセット値ΔMx,ΔMy参照。に該当するデータを算出した後に、算出値を対応する上記のレジスタ内に設定したものである。図11に於いて、変調回路2DCORは、ある画素位置X,Yに於ける黒レベルの変調データPX,Yを、予め設定された4点での黒レベル変調データP00,P01,P10,P11を用いて内挿補間、即ち、線形補間によって算出する内挿補間演算部を有する。例えば、各黒レベル変調データP00,P01,P10,P11が100,20,20,10となる様に、黒レベル信号にオフセットドリフトが生じている場合には、有効画素領域EPRの中心位置に於ける変調データPX,Yの値は、線形補間で近似した場合には、37.5となる。この様に、本実施の形態に係る変調回路2DCORは、図11の場合においては、予め設定された4個の黒レベル変調データP00,P01,P10,P11を用いた内挿補間演算により、各画素位置の変調データPX,Yの値を決定する。この場合、変調回路2DCORは、4個の黒レベル変調データP00,P01,P10,P11のみをデータとして保有しておけば良いので、現実的且つ簡単に各画素位置に於ける変調データPX,Yを求めることが出来る。図12は、各画素位置に於ける変調データPX,Yを内挿補間演算により求める他の一例を示す図である。図12に於いては、予めデジタルカメラメーカーによって設定されている黒レベル変調データの数は9個であり、しかも、図11と同様に有効画素領域EPRの各隅に4個の黒レベル変調データP00,P02,P20,P22が配置され、更に有効画素領域EPRの各辺の真ん中にも4個の黒レベル変調データP01,P10,P21,P12が配置されると共に、有効画素領域EPRの中心位置にも黒レベル変調データP11が配置されている。その結果、有効画素領域EPRは、9個の上記黒レベル変調データによって、4個のブロック<R0>,<R1>,<R2>,<R3>に分割される。図12の場合には、変調回路2DCORは、各ブロック<Ri>i:0~3に属する画素位置X,Yに於ける変調データPX,Yを、当該ブロック<Ri>の4隅に配置された4個の黒レベル変調データを用いた内挿補間演算により求める。例えば、ブロック<R0>に属する画素位置X,Yに於ける変調データPX,Yは、4個の黒レベル変調データP00,P01,P10,P11を用いた内挿補間演算により求められる。又、ブロック<R1>に属する画素位置X,Yに於ける変調データPX,Yは、4個の黒レベル変調データP01,P02,P11,P12を用いた内挿補間演算により求められる。その他のブロック<R2>及び<R3>についても、同様である。この様に、本実施の形態に係る変調回路2DCORは、図12の一例の場合においては、予め設定された9個の黒レベル変調データP00,P01,P10,P11,P02,P12,P20,P21,P22を用いた内挿補間演算により、各画素位置の変調データPX,Yの値を決定する。この場合、変調回路2DCORは、上記9個の黒レベル変調データのみをデータとして保有しておけば良いので、同じく、現実的且つ比較的簡単に、各画素位置に於ける変調データPX,Yを求めることが出来る。本実施の形態に係る変調回路2DCORに於ける各画素位置の変調データオフセット値を算出する方法の原理は以上の通りであるが、そこには次の様な問題点がある。即ち、複数個の黒レベル変調データから各画素位置の変調データを内挿補間する際には、常に内挿補間の演算式中に割り算処理が入って来る。例えば、図13に示す1次元での内挿補間に於いても見受けられる通り、2点0、A,L,B間に位置する任意の点PX,Yを与える演算式は、Y=AB-A/L×Xとなり、この式にも1/Lと言う除算処理が入って来る。この様な割り算処理除算では、LSIで以ってSPU100を設計製作するに当たっては、ゲート数の増大に伴う回路規模の大型化が発生し、除算は一般的にLSI回路にとって厄介な処理であると、言える。しかし、内挿補間の演算式から除算を除く事は出来ないので、その代わりに、内挿補間の演算式に現れる除算式を1/2nと言う形式の除算式で与えることが出来るならば、LSI回路ではシフトレジスタを用いたシフト処理で以って容易に対処可能となる例えば、2進数の100は10進数では4であり、2進数の100を右側に1ビットだけシフトさせた2進数の010は10進数では2であるので、2進数のデータを右側に1ビットシフトさせる処理は10進数では1/2の処理に該当するのである。。そこで、本実施の形態の変調回路2DCORに於いては、図14に示す様に、予め設定される複数個の黒レベル変調データで規定される変調範囲を、対角線上に隣り合う場合を除いて、互いに隣り合う黒レベル変調データ同士の配置位置の間隔が常に2nnは正の整数に成る様に配置された範囲に設定する。この様な黒レベル変調データの配置により、変調範囲は、図14の通り、黒レベル変調データM2DR11が配置された位置に該当する変調範囲の中心位置から、水平方向及び垂直方向にそれぞれ位置間隔2nだけ離隔した各位置に対称的に各黒レベル変調データが配置されて成る、且つ、その各々が4個の黒レベル変調データで規定される4個のゾーン乃至は小領域に分割された、領域となる。図14の一例では、9個の黒レベル変調データがそこに配置された変調範囲は4096×4096のサイズの正方形であるので、画像センサーISの有効画素領域EPR中の画素数は約10Mピクセルとなる。ここで留意すべき点は、9個の黒レベル変調データが図14に示す通りに配置された変調範囲の中心位置座標と、画像センサーISの有効画素領域EPRの中心位置座標とは、一般的に一致しないことである。この様な両中心位置座標の齟齬が存在する場合には補正精度が低下するため、Hカウンタ1のカウント値HCNTX及びVカウンタ2のカウント値VCNTYで規定される位置座標軸の物理的な原点Poriginalを、変調範囲の中心位置座標と使用する画像センサーISの有効画素領域EPRの中心位置座標とが互いに一致する様に、シフトさせる。図14では、その様なシフト処理後の位置座標軸の仮想的な原点は点P0,0として表現されている。斯かる位置座標軸の原点のシフト処理は、後述する通り、図14に示す9個の黒レベル変調データで規定される換言すれば、Hカウンタ1のカウント値HCNTX及びVカウンタ2のカウント値VCNTYの上位ビットで規定される変調範囲の中心の位置座標と、使用する画像センサーの有効画素領域の中心の位置座標とを求めた上で、両中心の位置座標が互いに一致する様な、正及び負の値を取り得るオフセット値を算出し、その後、算出したオフセット値をHカウンタ1及びVカウンタ2の各々の出力値に独立に加算することで、達成される。その結果、図14に示す通り、シフト後オフセット値加算後の仮想的な原点P0,0から水平方向にxだけ、且つ、垂直方向にyだけ離れた画素位置に於ける、黒レベルのオフセット値である変調データM2DRESは、左上のゾーンの4隅に配置された黒レベル補正データM2DROO,M2DR01,M2DR10,M2DR11から内挿補間されて求められる。その他のゾーンに属する画素位置に於ける変調データの算出も、同様に、当該ゾーンの4隅にある黒レベル補正データから内挿補間されて求められる。図15は、図14で示した変調データの内挿補間方法を実行する変調回路2DCORの具体的構成例を示すブロック図である。図15に於いて、レジスタ1ORは、既述した、Hカウンタ1のカウント値HCNTX及びVカウンタ2のカウント値VCNTYで規定される位置座標軸の物理的な原点Poriginalを、変調範囲の中心位置座標と使用する画像センサーISの有効画素領域EPRの中心位置座標とが互いに一致する様にシフトさせる際の水平方向に於けるシフト量、即ちオフセット値Hoff/-図14のオフセット値M2DHCOFに相当を保有する。加算器32は、Hカウンタ1のカウント値HCNT13ビット信号にオフセット値Hoff/-を加算する。同様に、レジスタ2ORは、位置座標軸の物理的な原点Poriginalを、変調範囲の中心位置座標と使用する画像センサーISの有効画素領域EPRの中心位置座標とが互いに一致する様にシフトさせる際の垂直方向に於けるシフト量、即ちオフセット値Voff/-図14のオフセット値M2DVCOFに相当を保有する。そして、加算器33は、Vカウンタ2のカウント値VCNT13ビット信号にオフセット値Voff/-を加算する。図15の回路例では、オフセット値Hoff/-を加算された13ビット信号のカウント値HCNTは、3個のカウンタ出力信号HCNT12:4,HCNT11:3,HCNT10:2に分別される。ここでは、説明の便宜上、3個のカウンタ出力信号HCNT12:4,HCNT11:3,HCNT10:2は、共に8ビットの信号とされている。そして、セレクタ34は、CPU図示せず。が発するセレクト信号SELHの指令値に応じて、3個のカウンタ出力信号HCNT12:4,HCNT11:3,HCNT10:2を選択する。この選択により、後述する通り、変調範囲の水平方向に於ける物理的な広さが規定される。同様に、オフセット値Voff/-を加算された13ビット信号のカウント値VCNTは、共に8ビットの信号である、3個のカウンタ出力信号VCNT12:4,VCNT11:3,VCNT10:2に分別される。そして、セレクタ35は、CPU図示せず。が発するセレクト信号SELVの指令値に応じて、3個のカウンタ出力信号VCNT12:4,VCNT11:3,VCNT10:2を選択する。同様に、この選択により、後述する通り、変調範囲の垂直方向に於ける物理的な広さが規定される。ここでは、便宜上、セレクタ34の出力信号AHC8ビット信号としてカウンタ出力信号HCNT12:4が選択され、且つ、セレクタ35の出力信号AVC8ビット信号としてカウンタ出力信号VCNT12:4が選択されるものとする。この様な選択の場合には、両カウンタ出力信号HCNT12:4,VCNT12:4で規定される変調範囲は、図16に例示される通り、256×256の正方形となる。そして、この例では、当該256×256の変調範囲は、総数9個の黒レベル変調データ、即ち、当該変調範囲の中心位置に於ける黒レベル変調データP11,各4隅の位置に於ける4個の黒レベル変調データP00,P02,P20,P22,各辺の中央位置に於ける4個の黒レベル変調データP01,P10,P12,P21によって規定される。その結果、当該変調範囲は、それぞれが12827×12827の広さの正方形である、4個のゾーン乃至は領域<R0>~<R3>に分割される。上記の9個の黒レベル変調データP11,P00,P02,P20,P22,P01,P10,P12,P21は、図15の回路では、それぞれに対応するレジスタMR1~MR9に予めCPU図示せず。によって格納されている。そして、セレクタ34の出力信号AHCカウンタ出力信号HCNT12:4に相当の最上位ビットAHC7とセレクタ35の出力信号AVCカウンタ出力信号VCNT12:4に相当の最上位ビットAVC7とが合成され、合成後の2ビット信号は、各セレクタ36,37,38,39のセレクト信号となる。従って、出力信号AHCの最上位ビットAHC7と出力信号AVCの最上位ビットAVC7との合成信号は、Hカウンタ1及びVカウンタ2で以ってその位置が定義される、各着目画素が、図16に示される4個の領域<R0>~<R3>の何れに属するかを規定する。即ち、各セレクタ36,37,38,39の0の値が選択された場合には、図16の領域<R0>に着目画素が位置していることが決定される。又、各セレクタ36,37,38,39の1の値が選択された場合には、図16の領域<R1>に着目画素が位置していることが決定される。又、各セレクタ36,37,38,39の2の値が選択された場合には、図16の領域<R2>に着目画素が位置していることが決定される。又、各セレクタ36,37,38,39の3の値が選択された場合には、図16の領域<R3>に着目画素が位置していることが決定される。そして、出力信号AHCの残りの下位ビット信号AHC6:0は、当該着目画素が属する領域<Rj>j:0~3のローカルな原点、即ち、当該領域の左上の隅の位置から水平方向にxだけ離れた位置を規定する。同様に、出力信号AVCの残りの下位ビット信号AVC6:0は、当該着目画素が属する領域<Rj>j:0~3のローカルな原点、即ち、当該領域の左上の隅の位置から垂直方向にyだけ離れた位置を規定する。図16に示す変調範囲では、対角線上に隣り合う場合を除いて、互いに隣り合う黒レベル変調データ同士の配置位置の間隔が常に27に成る様に、9個の黒レベル変調データが配置されているので、4個の領域<R0>~<R3>の内のある領域<Rj>j:0~3に着目画素が属している場合には、図15の内挿補間演算部40は、で与えられる式に基づいて、当該着目画素のローカルな画素位置x、yに於ける変調データPoutを算出し、算出結果PoutをデータMDLi図9参照として減算器29に出力する。その際、内挿補間演算部40は、シフト処理によって、数1で与えられる式中の除算を実行する。そのため、LSIで除算を行う際に問題となる回路規模の増大化は回避される。内挿補間演算部40による演算出力の結果、ローカルな画素位置x、yに於ける黒レベル信号のオフセット値が除去乃至は軽減される。尚、図16の変調範囲を16分割に設定する場合には、出力信号AHCの最上位ビットAHC7とその次の上位ビットAHC6から成る2ビット信号と、出力信号AVCの最上位ビットAVC7とその次の上位ビットAVC6から成る2ビット信号との合成信号を各セレクタのセレクト信号として用いれば良い。図15の回路に於いて、セレクタ34が信号HCNT11:3を選択し、且つ、セレクタ35が信号VCNT11:3を選択する様にCPU図示せず。がセレクト信号SELH,SELVを制御する場合には、変調範囲は、図17に示す様に、第1変調範囲<R>の1/4の領域に該当する第2変調範囲<R0A>に縮小される。更に、セレクタ34が信号HCNT10:2を選択し、且つ、セレクタ35が信号VCNT10:2を選択する場合には、変調範囲は、第2変調範囲<R0A>の1/4の領域に該当する第3変調範囲<R0AA>に更に縮小される。更にカウント値HCNT12:0VCNT12:0を細かく分別すれば、更にその物理的範囲が狭くなる変調範囲を実現出来る。あるいは、カウント値HCNT12:0VCNT12:0から分別される信号のビット数を増やせば、図17の第1変調範囲<R>よりも更にその物理的範囲が広くなる変調範囲を実現出来る。この様に、使用する画像センサーISの有効画素領域EPRの寸法乃至は大きさに応じて、カウント値HCNT12:0VCNT12:0の上位ビットを適宜に選択することによって、変調範囲の物理的な広さを変更することが出来る。<ホワイトバランスゲインの2次元変調補正>既述の通り、画素数増大化のための画像センサーISの微細化は、ホワイトバランス補正に於いても、その補正データが画面全体に渡ってドリフトを生じさせると言う影響をもたらす。そこで、ホワイトバランス補正データに関しても、<黒レベルの2次元変調補正>の欄で記載した解決手段を全面的に採用する。即ち、各入力チャンネルのホワイトバランス補正処理部14Cii:0~3図2参照は、入力する画像信号に対応する画素の位置に応じて、当該入力画像信号に対応する色の一定のホワイトバランス補正データを変調して、当該変調データを当該入力画像信号に乗算する。より詳細には、ホワイトバランス補正処理部は、水平カウンタ1及び垂直カウンタ2で規定される位置座標内に離散的に配置された複数のホワイトバランス変調データを保有しており、入力画像信号に対応する画素の位置に於ける変調データを、複数のホワイトバランス変調データを用いた内挿補間によって求める。その際、ホワイトバランス補正処理部は、対角線上に隣り合う場合を除いて、互いに隣り合うホワイトバランス変調データ同士の配置位置の間隔が常に2nnは正の整数に成る様に配置された複数のホワイトバランス変調データを用いて上記内挿補間を行う。そして、内挿補間に際して、ホワイトバランス補正処理部は、水平カウンタ1及び垂直カウンタ2の上位ビットを選択して、変調範囲の物理的な広さを規定すると共に、正及び負の値を取り得るオフセット値を水平カウンタ1及び垂直カウンタ2の各々の出力値に独立に加算して、複数のホワイトバランス変調データで規定される変調範囲の中心を画像センサーISの有効画素領域EPRの中心に一致させた後に、上記内挿補間の演算を行う。尚、ホワイトバランス補正処理部の構成及び変調方法は黒レベル補正データの変調回路の構成及び動作と基本的に同一であるため、その図示化を割愛する。<尾引き補正ゲインの2次元変調補正>画像センサーISの画素数増大化に伴う特性の劣化によって、図18に示す様に、SPU回路100図2の各入力チャンネル用SPU回路SPU-Cii:0~3に入力する画像データの波形に尾引きが生じる。この様な波形の立ち上がり及び立下りのなまりを補正するべく、各入力チャンネル用SPU回路SPU-Cii:0~3は、尾引き補正処理部後記の実装例の図22を参照。を有する。即ち、尾引き補正処理部は、画素クロックCLK毎に、ある着目画素の画像信号Pnと着目画素の近傍の同色の画素の画像信号Pn1との差分信号Pn1-Pnに一定の尾引き補正ゲインαを乗算して得られる尾引き補正値αΔを、受信した画像データPnに加算する図18を参照。、尾引き補正処理を実行する。ところが、この様な尾引き補正処理で用いられる上記尾引き補正ゲインα自体にもまた、黒レベル補正データと同様に、微細化の影響により、画面全体に渡ってドリフトが発生する。そこで、本実施の形態では、尾引き補正ゲインαに対しても、<黒レベルの2次元変調補正>の欄で記載した解決手段を全面的に採用する。即ち、尾引き補正処理部は、入力する画像信号に対応する着目画素の位置に応じて、当該入力画像信号に対応する色の尾引き補正ゲインを変調して、当該被変調補正ゲインを上記差分信号に乗算することで尾引き補正値を得る。より詳細には、尾引き補正処理部は、水平カウンタ1及び垂直カウンタ2で規定される位置座標内に離散的に配置された複数の尾引き補正ゲイン変調データを保有しており、入力画像信号に対応する着目画素の位置に於ける被変調補正ゲインを、複数の尾引き補正ゲイン変調データを用いた内挿補間によって求める。特に、内挿補間式中の除算をLSIのシフト処理で実行可能とするために、尾引き補正処理部は、対角線上に隣り合う場合を除いて、互いに隣り合う尾引き補正ゲイン変調データ同士の配置位置の間隔が常に2nnは正の整数に成る様に配置された複数の尾引き補正ゲイン変調データを用いて上記内挿補間を行う。その際、尾引き補正処理部は、水平カウンタ1及び垂直カウンタ2の上位ビットを選択することで、変調範囲の物理的な広さを規定する。そして、尾引き補正処理部は、正及び負の値を取り得るオフセット値を水平カウンタ1及び垂直カウンタ2の各々の出力値に独立に加算して、複数の尾引き補正ゲイン変調データで規定される変調範囲の中心を画像センサーISの有効画素領域EPRの中心に一致させた後に、上記内挿補間の演算を行う。<リニアライゼーション処理>以下に記載の処理の要点は、入力チャンネル毎に於いて、色毎に異なるリニアライゼーション特性を定義しておき、既述した色選択タイミング信号によってリニアライゼーション特性を切替えてリニアライゼーション処理を実行可能とする点にある。この点につき、図面を用いてリニアライゼーション処理の説明を展開する。既述した通り、画像センサーの画素数の増大化を実現するための画像センサーの微細化に伴い、画像センサーの各画素を構成する半導体エレメントに於ける特性の内で相対的にレベルの小さい部分を用いざるを得ない状況となっている。このため、従来では各色の明るさと出力値との特性は線形性を有していたのが、昨今では各色の明るさと出力値との特性は非線形となっている。例えば、図19のaに模式的に例示する様に、R色の明るさと出力値との特性R0は実際には非線形になっている。その他の色Gr,Gb,B色についても、同様に、明るさと出力値との特性は非線形になっている。そこで、図19のbに模式的に例示する様に、R色に関して、特性R0とは逆特性の関係となる曲線RCをリニアライゼーション特性として定義することにする。その様な定義のリニアライゼーション特性RCを補正用特性として用いれば、両特性R0,Rcは互いに相殺し合って、結果的に得られる特性は、図19のcの様な線形性を有する直線Rとなる。この様な原理をここでは基本的に用いてリニアライゼーション処理を行う。具体的な回路構成は、次の通りである。図20は、各入力チャンネルXX:0~3用補正処理部SPU-CXが有するリニアライゼーション処理を実行する回路部分の構成を示すブロック図であるこの様な回路構成が入力チャンネルXX:0~3毎に設けられている。。本リニアライゼーション処理部の中核部を成すのが、リニアライゼーション用テーブルレジスタLTRである。図20に示す様に、リニアライゼーション用テーブルレジスタLTRは、4種類R,Gr,Gb、Bの色毎に、各色用リニアライゼーション用テーブルレジスタ17,18,19,20を有している。例えば、R用リニアライゼーション用テーブルレジスタ17は、図19のbに示した様なリニアライゼーション特性RCのデータを保有している予めCPU図示せずによって書き込まれている。。実際には、R用リニアライゼーション用テーブルレジスタ17は、図21に例示する様に、画像センサーISに於けるR色の明るさと出力値との非線形性を逆特性で以って補正するリニアライゼーション特性RCの曲線を、例えば32本の折れ線グラフで以って分割された33個の折れ線データRCAとして保有している。この点は、その他の色のリニアライゼーション用テーブルレジスタ18~20に関しても同様である。そして、各色のリニアライゼーション用テーブルレジスタ17~20の出力データ16ビット信号が、第1セレクタ21に入力されている。第1セレクタ21は、基本的な動作として、既述した当該入力チャンネルXCH0~CH3に対応する色選択タイミング信号CXCSX:0~3を選択信号SEL1として受信して、リニアライゼーション用テーブルレジスタ17~20の出力の内で、色選択タイミング信号CXCSが指令するある時点に於ける画素の色に応じたリニアライゼーション用テーブルレジスタ17~20を選択出力する。その結果、リニアライゼーション処理部26は、第1セレクタ21が選択出力する33個のリニアライゼーション特性データを用いて、図19に於いて既述した補正原理に従って、入力画像データCXInputX:0~3の非線形性を補正し、その後、線形化された入力画像データCXInputをホワイトバランス補正部図示せず。に出力する。これにより、画像センサーISからの画像データの読み出しパターンが如何なるパターンであろうとも、入力チャンネル毎に且つ色毎に、画像センサーISの微細化に起因した、色の明るさと出力値との非線形特性を確実に補正することが出来る。追加的な構成要素として、図20に示す様に、固定リニアライゼーションパラメータ用レジスタ15及び第2セレクタ16を設けても良い。ここでの視点は、各入力チャンネルに入力する画像データの非線形性は、画像センサーISの微細化に起因したものの他に、画像センサーISの各読み出しチャンネル側に設けられている増幅器等の特性に起因したものもあるという点である。特に、後者の、画像センサーISの出力側の回路系統等その他の原因に起因した非線形特性は、読み出しチャンネル毎に異なる。そこで、固定リニアライゼーションパラメータ用レジスタ15には、4チャンネルCH0~CH3の各チャンネルに固有な値として、既述した4個のリニアライゼーション用テーブルレジスタ17~20の内の何れか一つのテーブルレジスタの特性を、後者の原因に起因した非線形特性を補正するための当該チャンネル用のリニアライゼーション特性として指定する値が、予めCPU図示せず。によって格納されている。そして、第2セレクタ16は、1上記の前者画像センサーISの微細化の原因に起因した非線形特性を補正するときには、CPU図示せず。が発するセレクト信号SEL2のレベル指令値に応じて、当該チャンネルの色選択タイミング信号CXCSを選択する一方既述したリニアライゼーション補正が実行される。、2上記の後者読み出し経路上の構成要素の特性の原因に起因した非線形特性を補正するときには、CPU図示せず。が発するセレクト信号SEL2は固定リニアライゼーションパラメータ用レジスタ15の出力値を選択する様に指令し、その結果、固定リニアライゼーションパラメータ用レジスタ15の出力値パラメータが第1セレクタ21のセレクト信号SEL1となるので、リニアライゼーション用テーブルレジスタ17~20の出力の内で、セレクト信号SEL1によって選択された当該チャンネルに特定のリニアライゼーション用テーブルレジスタの出力がリニアライゼーション処理部26に入力され、同部26は後者に起因した非線形特性を補正する処理を実行する。この様に、1複数のリニアライゼーションテーブル用レジスタ17~20の出力の内で当該ユニットに対応する特定の出力を指定する固定リニアライゼーションパラメータを保有するレジスタ15と、2レジスタ15の出力及び当該ユニットに対応する色選択タイミング信号CXCSの何れか一方を選択出力する第2セレクタ16を、本補正処理部SPU-CX内に更に具備させることで、画像センサーの微細化に起因した非線形特性の補正のみならず、入力チャンネル毎に、画像センサーの出力側の回路系統等その他の原因に起因した非線形特性をも選択的に補正することが可能となる。更なる追加的構成要素として、図20に示す様に、各色用のリミッタ用レジスタ22~25と第3セレクタ27とから成るリミット部LMIPを設けても良い。ここでの視点は、図21に例示する様に各折れ線の水平ピッチは均等である。、32本の折れ線グラフで分割されたリニアライゼーション特性に対してリミット値を設けて、その値を越えるとリニアライゼーション処理を終了させることにある。即ち、図20に示す通り、14個のリミッタ用レジスタ22~25は、色毎に設けられており、その各々は、色毎に、当該色のリニアライゼーション特性を分割する32本の折れ線の内のある折れ線のあるレベルをリミット値として保有している。そして、2第3セレクタ27は、第2セレクタ16の出力値に応じて、4個のリミッタ用レジスタ22~25の出力を選択して、選択したリミット値16ビット信号LMIをリニアライゼーション処理部26に出力する。その結果、リニアライゼーション処理部26は、入力画像データCXIputが第3セレクタ27の出力LMIが与えるリミット値以上となるときには、その補正処理をクリップする。<実装例>図22は、各入力チャンネルのSPU回路SPU-CXX:0~3の主要な一部の実装例を示すブロック図である。図22に於いて、前段の回路C1は尾引き補正処理部であり、次段の回路C2は黒レベル補正処理部であり、その次の回路C3はリニアライゼーション処理実行回路であり、図示していないが、回路C3の後に、ホワイトバランス補正処理部が配設されている。付記以上、本発明の実施の形態を詳細に開示し記述したが、以上の記述は本発明の適用可能な局面を例示したものであって、本発明はこれに限定されるものではない。即ち、記述した局面に対する様々な修正や変形例を、この発明の範囲から逸脱することの無い範囲内で考えることが可能である。"