差動対トランジスタと、前記差動対トランジスタに流れる電流量が少なくとも2つのレベルで切替わるように、切替可能なテール電流を供給するテール電流源とを備え、前記差動対トランジスタは、前記差動対トランジスタに流れる電流の減少に伴って、σの値が単調に減少する特性を有する、ただし、σは標準偏差、ΔIは、前記差動対トランジスタの電流量の差分、gmは、前記差動対トランジスタのトランスコンダクタンスを表わす、半導体装置。前記テール電流源が第1のテール電流を供給することによって、強反転領域で前記差動対トランジスタが動作し、前記テール電流源が前記第1のテール電流よりも少ない量の第2のテール電流を供給することによって、温反転領域または弱反転領域で前記差動対トランジスタが動作する、請求項1記載の半導体装置。前記テール電流源は、前記差動対トランジスタとグランドとの間の第1の経路に設けられた第1のトランジスタおよび第2のトランジスタと、前記差動対トランジスタとグランドとの間の第2の経路に設けられた第3のトランジスタおよび第4のトランジスタと、前記第1のトランジスタと前記第3のトランジスタのゲートには、共通の電位が供給され、前記第1のトランジスタのチャネル幅と前記第3のトランジスタのチャネル幅は、前記第1のテール電流および前記第2のテール電流の大きさに合せて設定され、前記第2のトランジスタは、前記強反転領域での動作時と、前記温反転領域または前記弱反転領域での動作時にオンとなり、前記第4のトランジスタは、前記温反転領域または前記弱反転領域での動作時にオンとなる、請求項2記載の半導体装置。前記テール電流源は、前記差動対トランジスタに接続された第1のトランジスタと、前記第1のトランジスタとカレントミラーを構成する第2のトランジスタと、電源ノードと前記第2のトランジスタとの間の第1の経路に設けられた第3のトランジスタおよび第4のトランジスタと、前記電源ノードと前記第2のトランジスタとの間の第2の経路に設けられた第5のトランジスタおよび第6のトランジスタと、前記第3のトランジスタと前記第5のトランジスタのゲートには、共通の電位が供給され、前記第3のトランジスタのチャネル幅と前記第5のトランジスタのチャネル幅は、前記第1のテール電流と前記第2のテール電流の大きさに合せて設定され、前記第4のトランジスタは、、前記強反転領域での動作時と、前記温反転領域または前記弱反転領域での動作時にオンとなり、前記第6のトランジスタは、前記温反転領域または前記弱反転領域での動作時にオンとなる、請求項2記載の半導体装置。前記半導体装置は、さらに、一対の負荷トランジスタを備え、前記一対の負荷トランジスタは、前記一対の負荷トランジスタに流れる電流の減少に伴って、σの値が単調に減少する特性を有する、ただし、σは標準偏差、ΔI2は、前記一対の負荷トランジスタの電流量の差分、gm2は、前記一対の負荷トランジスタのトランスコンダクタンスを表わす、請求項1記載の半導体装置。分離領域とソース側の活性領域との間を覆ってリング状に形成されたゲートを有する差動対トランジスタと、前記差動対トランジスタに流れる電流量が少なくとも2つのレベルで切替わるように、切替可能なテール電流を供給するテール電流源とを備えた、半導体装置。前記テール電流源が第1のテール電流を供給することによって、強反転領域で前記差動対トランジスタが動作し、前記テール電流源が前記第1のテール電流よりも少ない量の第2のテール電流を供給することによって、温反転領域または弱反転領域で前記差動対トランジスタが動作する、請求項6記載の半導体装置。前記テール電流源は、前記差動対トランジスタとグランドとの間の第1の経路に設けられた第1のトランジスタおよび第2のトランジスタと、前記差動対トランジスタとグランドとの間の第2の経路に設けられた第3のトランジスタおよび第4のトランジスタと、前記第1のトランジスタと前記第3のトランジスタのゲートには、共通の電位が供給され、前記第1のトランジスタのチャネル幅と前記第3のトランジスタのチャネル幅は、前記第1のテール電流および前記第2のテール電流の大きさに合せて設定され、前記第2のトランジスタは、前記強反転領域での動作時と、前記温反転領域または前記弱反転領域での動作時にオンとなり、前記第4のトランジスタは、前記温反転領域または前記弱反転領域での動作時にオンとなる、請求項7記載の半導体装置。前記テール電流源は、前記差動対トランジスタに接続された第1のトランジスタと、前記第1のトランジスタとカレントミラーを構成する第2のトランジスタと、電源ノードと前記第2のトランジスタとの間の第1の経路に設けられた第3のトランジスタおよび第4のトランジスタと、前記電源ノードと前記第2のトランジスタとの間の第2の経路に設けられた第5のトランジスタおよび第6のトランジスタと、前記第3のトランジスタと前記第5のトランジスタのゲートには、共通の電位が供給され、前記第3のトランジスタのチャネル幅と前記第5のトランジスタのチャネル幅は、前記第1のテール電流と前記第2のテール電流の大きさに合せて設定され、前記第4のトランジスタは、、前記強反転領域での動作時と、前記温反転領域または前記弱反転領域での動作時にオンとなり、前記第6のトランジスタは、前記温反転領域または前記弱反転領域での動作時にオンとなる、請求項7記載の半導体装置。ところで、高速高消費電流での動作と、低速低消費電流時での動作を切替えて使用したいという要求がある。この要求に応えるためには、従来は、1つのマイコンに高速高消費電流で動作する差動対と低速低消費電流時で動作する差動対の両方を組み込むか、あるいは、弱反転領域と強反転領域の両方で動作可能となるような大ききトランジスタを用いた差動対を組み込むことで対応していた。その結果、差動対のために大きさレイアウト面積を必要としていた。それゆえに、本発明の目的は、レイアウト面積を大きくすることなく、差動対を高速高消費電流と、低速低消費電流の両方で動作させることができるようにした半導体装置を提供することである。本発明の一実施形態の半導体装置は、差動対トランジスタと、差動対トランジスタに流れる電流量が少なくとも2つのレベルで切替わるように、切替可能なテール電流を供給するテール電流源とを備え、差動対トランジスタは、差動対トランジスタに流れる電流の減少に伴って、σの値が単調に減少する特性を有する、ただし、σは標準偏差、ΔIは、差動対トランジスタの電流量の差分、gmは、差動対トランジスタのトランスコンダクタンスを表わす。本発明の一実施形態によれば、レイアウト面積を大きくすることなく、差動対を高速高消費電流と、低速低消費電流の両方で動作させることができる。まず、図1に示すような差動対を形成するトランジスタのミスマッチ特性について説明する。まず、以下で引用する文献について示す。1差動対入力オフセットのσに関する論文IEEEJournalofSolidStateCircuitsVol37pp105610642002AnEasytoUseMismatchModelfortheMOSTransistor2ミスマッチが1√LWに比例することに関する論文IEEEJournalofSolidStateCircuitsVol24pp143314401989MatchingPropertiesofMOSTransistors3弱反転領域におけるhump特性に関する論文IEEETransElectronDevicesVolED32pp4414451985AnalysisofanAnomalousSubthresholdCurrentinaFullyRecessedOxideMOSFETUsingaThreeDimensionalDeviceSimulator4弱反転領域におけるhump特性に関する論文ProcIEEE2005IntConferenceonMicroelectronicTestStructurespp3942Vol18April2005AStudyof90mmMOSFETSubthresholdHumpCharacteristicsUsingNewlyDevelopedMOSFETArrayTestStructure5反転領域の定義の説明TradeoffsandOptimizationinAnalogCMOSDesignDavidBinkleyAugust2008図1に示すような差動対を形成するトランジスタN1、N2のミスマッチ特性によって、入力オフセット電圧が個々の差動対を構成するNMOSトランジスタ間で生じる。入力オフセット電圧のばらつきは、σによって評価することができるたとえば、文献1を参照。ここでは、σは標準偏差、ΔIは差動対を構成する2つのNMOSトランジスタを流れる電流の差分、gmは、差動対を構成する2つのNMOSトランジスタのトランスコンダクタンスを表わす。文献1には、電流値を強反転領域から弱反転領域に下げていくと、弱反転領域にてσが増加することが報告されている。文献1の著者らは、この弱反転領域でのσの増加に対して、付加的なミスマッチ効果の存在を推察しただけで、十分な理由に関して考察を行っていない。一方、文献2には、ミスマッチ量が1√LWに比例することが報告されている。ここで、Lはトランジスタのゲート長であり、Wはトランジスタのチャネル幅である。トランジスタ反転領域によるσの変化特性と、文献2に記載されたミスマッチ量が1√LWに比例するという事実に鑑みると、一般に、弱反転領域でミスマッチ量をある許容値以下にしようとすれば、そのトランジスタのチャネル面積は、強反転領域で設計されたものに比べて大きくせざるを得なくなる。本願の発明者は、文献1で報告されているトランジスタに流れる電流値の減少に伴って、弱反転領域にてσが増加する現象について考察を行なった。本願の発明者は、文献3などにおいて、弱反転領域、即ちsubthreshold領域では、hump特性が現れる場合があることが報告されていることに着目した。hump特性とは、弱反転領域において、トランジスタを流れる電流にhumpこぶができることをいう。文献3では、hump特性の原因について説明している。ソースからチャネルへの電荷励起に対して、チャネル幅方向のチャネル中央部と、チャネル幅方向でチャネル端部とでポテンシャル障壁の高さが異なる。チャネル中央部を流れる電流をIc、チャネル端部を流れる電流をIeとする。チャネル幅方向でチャネル端部の方がチャネル中央部よりも障壁が低いようなトランジスタでは、ゲート電圧Vgの上昇に伴い、チャネル中央部よりも早く電荷がチャネルに励起され、ソース-ドレイン間で電流Ieが観測される。チャネル端部の電流駆動能力は低いため、この電流Ieは、ゲート電圧Vgの増加に伴って指数関数的に増加し、早々に飽和する図2aのlogIeを参照。一方、ゲート電圧Vgの上昇に伴い、チャネル中央部が電導に寄与しだし、チャネル中央部での電流Icが支配的となる図2aのlogIcを参照。トランジスタを流れる電流Itは、電流Icと電流ieを合成したものとなる図2bのlogItを参照。なお、チャネル幅方向でチャネル端部の方がチャネル中央部よりも障壁が高いようなトランジスタでは、上述したような電流Ieが観測されないため、弱反転領域においてhump特性を生じない。すなわち、トランジスタを流れる電流にhumpこぶができない図2cを参照。また、上述したhump特性は、バックゲート電位を増加させたり、温度を下げたりすると、より顕在化することが広く知られている。文献4には、hump特性が生じるトランジスタの例について記載されている。この文献では、STI領域の端部エッジのディボットを有するトランジスタがhump特性を有することが記載されている。本願の発明者は、文献3の知見に基づき、故意にhumpの出易いトランジスタを形成して、そのσ特性を調べた結果、次の知見が得られた。図3aは、hump特性を有するトランジスタについての、温度が25度、バックゲート電圧Vbが0.0V、-0.2V、-0.4VのときのI×L/Wに対するσの変化を表わす図である。ここで、Iはドレイン電流であり、Lはゲート長であり、Wはチャネル幅である。なお、図3aおよびbは、NMOSトランジスタでの測定例であり、バックゲート電圧は負の値となっている。図3bは、hump特性を有するトランジスタについての、温度が-40度、バックゲート電圧Vbが0.0V、-0.2V、-0.4VのときのI×L/Wに対するσの変化を表わす図である。1文献1で示されたものと同様に、図3a、bに示すように、σ特性は、トランジスタを流れる電流を減少させると増加傾向を示す。つまり、弱反転領域で動作させたときの方が強反転領域で動作させたときよりも、特性は増加する。2図3a、bに示すように、バックゲート電圧を増加すると、σ特性は弱反転領域にて更に顕著な増加傾向を示す。3図3a、bに示すように、温度を下げると、σ特性は弱反転領域にて更に顕著な増加傾向を示す。2および3の知見は、一般的に知られているhump特性の傾向と一致する。さらに、hump特性のないように製造したトランジスタのσ特性を調べた結果、次の知見が得られた。図4aは、hump特性を有しないトランジスタについての、温度が25度、バックゲート電圧Vbが0.0V、0.2V、0.4VのときのI×L/Wに対するσの変化を表わす図である。ここで、Iはトランジスタを流れる電流であり、Lはゲート長であり、Wはチャネル幅である。図4bは、hump特性を有しないトランジスタについての、温度が-40度、バックゲート電圧Vbが0.0V、0.2V、0.4VのときのI×L/Wに対するσの変化を表わす図である。なお、図4aおよびbは、PMOSトランジスタでの測定例であり、バックゲート電圧は正の値となっている。図3と図4とで、MOSトランジスタの導電型は異なるが、σの変化は導電型によるものではなく、hump特性の有無によることを確認している。1′図4a、bに示すように、σ特性は、トランジスタを流れる電流を減少させると単調減少する傾向を示す。つまり、弱反転領域で動作させたときの方が強反転領域で動作させたときよりも、特性は減少する。2′図4a、bに示すように、σ特性はバックゲート電圧に依存しない。3′図4a、bに示すように、σ特性は温度に依存しない。したがって、σ特性において、これまで一般的に知られていた弱反転領域での増加傾向は、トランジスタの弱反転領域でのhump特性に起因する。文献1において、弱反転領域でσが増加したのは、hump特性を有するトランジスタを用いたためであると推察できる。したがって、強反転動作領域に所望のミスマッチ特性σΔI/gmが得られるチャネルサイズL、Wで設計された一つの差動対トランジスタを弱反転または温反転動作領域で使用しても、入力オフセットのバラツキを強反転動作領域での入力オフセットのバラツキよりも抑えることができる。なお、上記の実験結果は、差動対をNMOSトランジスタで形成した場合についてであるが、差動対をPMOSトランジスタで形成した場合でも、同じである。ここで、文献5で定められるトランジスタの動作領域である強反転領域、弱反転領域、および温反転領域の定め方について説明する。本実施の形態でも、この定義に従うものとする。文献5の図3.26に示されているように、各反転領域は、トランジスタのgm/I特性に基づいて定められる。gm/I特性は、弱反転領域で定数であり、強反転領域でICγに依存する。IC=I/I0で、I0=2n×μ0×Cox×{KB×T/q}2×W/Lである。ここで、nは1.2~1.4の定数、μ0は温反転中央値での移動度、Coxはゲート酸化膜容量、KBはボルツマン定数、Tは絶対温度、qは単位電荷、Wはチャネル幅、Lはゲート長である。弱反転領域での特性の漸近線と、強反転領域での特性の漸近線が交わるICの値を温反転の中央と定義される。温反転の範囲は、この中央から±1桁の領域である。温反転領域よりも電流の少ない領域を弱反転領域と定め、温反転領域よりも電流の多い領域を強反転領域と定める。[第1の実施形態]本発明の実施形態は、本願の発明者によって新たに見出させた上述の知見に基いたものである。図5は、本発明の実施形態の半導体装置であるマイコンの構成を表わす図である。このマイコン1は、CPU3と、レジスタ2と、アナログ回路4とを少なくとも備える。アナログ回路5は、電源回路、比較回路コンパレータ、ADC回路などのアンプ部分を含む。これらの回路は、差動回路5を含む。CPU3は、制御信号SWstrong、制御信号SWweakのレベルを設定する。レジスタ3は、CPU3の設定にしたがって、制御信号SWstrong、制御信号SWweakを出力する。差動回路5は、制御信号SWstrong、制御信号SWweakを受ける。図6は、第1の実施形態の差動回路の構成を表わす図である。図6を参照して、差動回路5aは、負荷トランジスタである一対のPMOSトランジスタP1およびP2と、一対の負荷トランジスタに接続された差動対を構成するNMOSトランジスタN1およびN2と、NMOSトランジスタN1およびN2に接続されたテール電流源68とを備える。PMOSトランジスタP1およびP2は、カレントミラーを構成する。差動対を形成するNMOSトランジスタN1およびN2は、hump特性を有しないトランジスタ、すなわち、NMOSトランジスタN1およびN2に流れる電流の減少に伴って、σの値が単調に減少する特性を有するものを用いる。ただし、σは標準偏差、ΔIは、NMOSトランジスタN1およびN2の電流量の差分、gmは、NMOSトランジスタN1およびN2のトランスコンダクタンスを表わす。このようなhump特性を有しないトランジスタは、たとえば、STI領域の端部エッジにディボットを有しないように適切に製造することによって得られる。σは、差動対であるNMOSトランジスタN1とN2の入力オフセット電圧に等しい。NMOSトランジスタN1およびN2のチャネルの大きさを強反転動作領域にて所望のミスマッチ特性、すなわち、入力オフセット電圧以下となるように設計する。また、ここで、負荷トランジスタであるPMOSトランジスタP1およびP2も、同様にhump特性を有しないトランジスタ、すなわち、PMOSトランジスタP1およびP2に流れる電流の減少に伴って、σの値が単調に減少する特性を有するものを用いることとしてもよい。ただし、σは標準偏差、ΔI2は、PMOSトランジスタP1およびP2の電流量の差分、gm2は、PMOSトランジスタP1およびP2のトランスコンダクタンスを表わす。テール電流源68によってテール電流の大きさを切替えることによって、差動対トランジスタN1およびN2に流れる電流を少なくとも2つのレベルで切替える。テール電流源68が、第1のテール電流を供給することによって、差動対トランジスタN1およびN2を強反転領域で動作させ、テール電流源68が、第2のテール電流を供給することによって、差動対トランジスタN1およびN2を温反転領域または弱反転領域で動作させることができる。弱反転領域で動作するときには、NMOSトランジスタN1およびN2にhump特性が存在しないため、入力オフセット量は強反転領域のものよりも小さくなる。テール電流源69は、差動対トランジスタN1およびN2の一端とグランドとの間の第1の経路に設けられたNMOSトランジスタN4およびN6と、差動対トランジスタN1およびN2とグランドとの間の第2の経路に設けられたNMOSトランジスタN4およびN6とを備える。NMOSトランジスタN6およびN7のゲートには、共通の電位Vcが供給される。NMOSトランジスタN7のチャネル幅はW0、NMOSトランジスタN6のチャネル幅は99×W0である。ゲート長が同一であるとする。NMOSトランジスタN5のゲートには、制御信号SWweakが入力される。NMOSトランジスタN4のゲートには、制御信号SWstrongが入力される。CPU3は、弱反転領域または温反転領域での動作時には、制御信号SWweakをハイレベルに設定し、制御信号SWstrongをロウレベルに設定する。これによって、NMOSトランジスタN5がオンとなる。その結果チャネル幅W0のNMOSトランジスタN7に電流が流れる。CPU3は、強反転領域での動作時には、制御信号SWweakをハイレベルに設定し、制御信号SWstrongをハイレベルに設定する。これによって、NMOSトランジスタN4およびN5がオンとなる。その結果、チャネル幅W0のNMOSトランジスタN7およびチャネル幅99×W0のNMOSトランジスタN6に電流が流れる。これによって、強反転領域での動作時の流れる第1のテール電流ITを、弱反転領域または温反転領域での動作時に流れる第2のテール電流ITよりも100倍にすることができる。なお、100倍は、単なる例であって、NMOSトランジスタN7とNMOSトランジスタN6のチャネル幅の比を変えることによって、テール電流の比率を任意の値に設定することができる。本発明の実施形態によれば、一つの差動対にて、強反転動作領域と弱反転動作領域を共用できるので、小面積化が可能となる。また、従来は、低消費電流化に伴い、接合への充放電に時間が掛かり動作が遅くなるという問題があった。この場合、差動対に流す電流値は維持したまま、差動対のゲート長を細めれば、差動対を構成するトランジスタのレスポンスが速まり動作は速くなるが、差動対を構成するトランジスタのチャネル面積が小さくなるため、ミスマッチによる入力オフセットバラツキのコントロールすることが難しいという問題があった。しかし、本発明の実施形態によると、差動対を構成するトランジスタのゲート長を細めても、高速高消費電流時の入力オフセットのバラツキよりも、低速低消費電流動作時の入力オフセットバラツキを小さく制御できる。したがって、入力オフセットバラツキのコントロールし、かつ低消費電流時の速度が遅くなりすぎる問題を解決することができる。[変形例1]図7は、第1の実施形態の変形例1の差動回路の構成を表わす図である。図7を参照して、この差動回路5bは、テール電流源69が、図6のテール電流源68と相違する。テール電流源69は、差動対トランジスタN1およびN2の一端とグランドとの間に設けられたNMOSトランジスタN3と、NMOSトランジスタN3とカレントミラーを構成するNMOSトランジスタN8とを備える。テール電流源69は、さらに、電源ノードVddとNMOSトランジスタN8の一端との間の第1の経路に設けられたPMOSトランジスタP4およびP6と、電源ノードVddとNMOSトランジスタN8の一端の間の第2の経路に設けられたPMOSトランジスタP5およびP7とを備える。PMOSトランジスタP6およびP7のゲートには、共通の電位Vcが供給される。PMOSトランジスタP7のチャネル幅はW0、PMOSトランジスタN6のチャネル幅は99×W0である。ゲート長が同一であるとする。PMOSトランジスタP5のゲートには、制御信号SWweakが入力される。PMOSトランジスタP4のゲートには、制御信号SWstrongが入力される。CPU3は、弱反転領域または温反転領域での動作時には、制御信号SWweakをロウレベルに設定し、制御信号SWstrongをハイレベルに設定する。これによって、PMOSトランジスタP5がオンとなる。その結果チャネル幅W0のPMOSトランジスタP7に電流が流れる。CPU3は、強反転領域での動作時には、制御信号SWweakをロウレベルに設定し、制御信号SWstrongをロウレベルに設定する。これによって、PMOSトランジスタP4およびP5がオンとなる。その結果、チャネル幅W0のPMOSトランジスタP7およびチャネル幅99×W0のPMOSトランジスタP6に電流が流れる。これによって、強反転領域での動作時には、弱反転領域または温反転領域での動作時よりもテール電流ITを100倍に変化させることができる。[変形例2]第1の実施形態および変形例1では、NMOSトランジスタN7のチャネル幅がW0、PMOSトランジスタP7のチャネル幅がW0、NMOSトランジスタN6のチャネル幅が99×W0、PMOSトランジスタN6のチャネル幅は99×W0としたが、これに限定されるものではない。たとえば、NMOSトランジスタN7およびPMOSトランジスタP7のゲート長がL0、NMOSトランジスタN6およびPMOSトランジスタN6のゲート長をL0/99としてもよい。[第2の実施形態]第2の実施形態は、第1の実施形態で説明したhump特性のないトランジスタの具体例について説明する。第1の実施形態で限定したトランジスタに流れる電流値の減少に伴い、σが単調減少する性質は、どのようなトランジスタで充たされているものではない。通常のレイアウトでは、この条件を満たしていないトランジスタたとえば、STI領域の端部にディボットを有するトランジスタであっても、ゲートを以下で説明するように変形することによって、hump特性を抑えることができる。図8は、第2の実施形態の差動回路の構成を表わす図である。図8を参照して、この差動回路5cは、図5に示す差動回路と相違する点は、PMOSトランジスタPR1およびPR2と、NMOSトランジスタNR1およびNR2が、以下で説明するようなレイアウト構造を有するものを用いた点である。図9a、b、c、dは、NMOSトランジスタNR1およびNR2のレイアウト構造を説明するための図である。図9aは、NMOSトランジスタNR1およびNR2の平面図である。図9bは、図9aにおいてゲートを取り除いた場合を表わす図である。図9cは、図9aにおけるa-b断面図である。図9dは、図9aにおけるc-d断面図である。NMOSトランジスタNR1およびNR2のゲートは、STIShallowTrenchIsolation領域とソース側の活性領域n型領域との間を覆ってリング状に形成されている。PMOSトランジスタPR1およびPR2も、hump特性のないトランジスタとする場合には、図9a~dにおけるn活性領域がp活性領域となり、P_wellがN_wellとなるだけで、他の構成は、図9a~dと同様である。すなわち、PMOSトランジスタPR1およびPR2のゲートは、STIShallowTrenchIsolation領域とソース側の活性領域p型領域との間を覆うようにリング状に形成されている。図11aは、図10のレイアウト平面図におけるA-A′に示す経路でのソースSからドレインDに向かうポテンシャルを表わす図である。図11aに示すように、ゲート電位によってポテンシャル高さが変化させられ、ソースSから電荷がチャネルに励起されて、A-A′に電荷が流れる。図11bは、図10のレイアウト平面図におけるB-B′に示す経路でのソースからドレインに向かうポテンシャルを表わす図である。図11bを参照して、ソースから紙面左方向のゲート直下に励起される電荷を考える。紙面左方向のゲートで覆われたソース部は、ソースドレインへの所望のnまたはpが、ゲートにマスクされるため注入されない。従って、ソース部がゲートに覆われた部分は、本来のチャネルと同じ不純物構造を有する。ゲート電圧Vgによって、そのポテンシャル高さが変化し、B点にて、ゲート直下のチャネルに電荷が励起される。このときのポテンシャル障壁は、A-A′経路におけるものと同じものである。一方、B-B′の経路では、ゲート直下に励起された電荷は、STI領域に隣接するゲート下部に移動する。この部分にhump特性が存在する場合には、ポテンシャル障壁が低い。電荷は、STI領域に隣接するゲート下部を紙面上方向に移動し、B′に達する。上述したB-B′経路において特徴的な点は、B-B′の経路の紙面左方向のゲート直下への電荷の励起のポテンシャル高さは、A-A′経路の電荷の励起ポテンシャル高さと等しいどちらもP1ことである。すなわち、どちらの経路であっても、ソースからドレインに流れ出すゲート電圧Vgは等しい値となる。したがって、ゲート電圧Vgの上昇に伴い、チャネル端部の方が、チャネル中央部よりも早く電荷がチャネルに励起されるのを防止することができる。したがって、トランジスタを流れる電流の特性は、hump特性を有しない図2cに示したものとなる。したがって、通常のゲートの構造では、hump特性を生じるような分離隣接部が存在しているトランジスタであっても、ゲート構造を第2の実施形態のように形成すれば、hump特性の出現を抑えることができる。すなわち、トランジスタに流れる電流値の減少に伴い、σが単調減少する傾向を維持できる。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。