積分入力端子、前記積分入力端子と接合或いは分けることができる加算入力端子、出力端子、積分キャパシタ、およびリセットスイッチを備える積分加算増幅器と、前記積分加算増幅器の前記積分入力端子に接続する光検出器と、第一電極が前の時間遅延積分TDIステージの出力に接続し、第二電極が前記積分加算増幅器の前記加算入力端子に接続する加算キャパシタと、複数のスイッチおよび複数の蓄積回路を含み、前記積分加算増幅器の前記出力端子に接続する入力端子を備え、その後の時間遅延積分TDIステージの前記加算キャパシタに接続する出力端子を備える相関二重サンプルホールドCDS回路と、を含み、まず、前記リセットスイッチを閉じて、前記積分加算増幅器をリセットし、前記リセットスイッチがその後開いたとき、前記光検出器のリセット信号と前記前の時間遅延積分TDIステージの相関二重サンプルホールドCDS回路内に蓄積されたリセット信号は加算され、かつ前記相関二重サンプルホールドCDS回路によってただちにサンプルホールドされ、その後前記積分加算増幅器は前記光検出器のフォト信号の積分を開始し、同時に前記光検出器の積分フォト信号と前記前の時間遅延積分TDIステージの前記相関二重サンプルホールドCDS回路内に蓄積された前記フォト信号は加算されて1つの組み合わさったフォト信号となり、前記相関二重サンプルホールドCDS回路によってサンプルホールドされ、前記組み合わさったフォト信号と前記リセット信号は前記相関二重サンプルホールドCDS回路内にホールドされ、以後の前記時間遅延積分TDIステージに伝送されるために準備される、ことを特徴とする、相補型金属酸化膜半導体CMOS時間遅延積分TDI方式センサ。前記積分加算増幅器は1つまたは複数のステージを含むことを特徴とする、請求項1に記載の相補型金属酸化膜半導体CMOS時間遅延積分TDI方式センサ。前記積分入力端子と前記加算入力端子は接合して1つの入力端子となり、前記積分加算増幅器の前記積分キャパシタは前記入力端子に接続する第一電極および前記出力端子に接続する第二電極を備えることを特徴とする、請求項1に記載の相補型金属酸化膜半導体CMOS時間遅延積分TDI方式センサ。前記積分加算増幅器はアナログ増幅器であり、単一または差動入力を備えることを特徴とする、請求3に記載の相補型金属酸化膜半導体CMOS時間遅延積分TDI方式センサ。前記積分加算増幅器は二段増幅器を備え、その第一段増幅器は前記フォト信号の積分を実行し、第二段増幅器は加算機能を実行し、前記第一段増幅器の入力は前記積分加算増幅器の積分入力端子となり、前記第二段増幅器の入力は前記第一段増幅器の出力に接続して前記積分加算増幅器の前記加算入力端子となり、前記第二段増幅器の出力は前記積分加算増幅器の前記出力端子となることを特徴とする、請求項1に記載の相補型金属酸化膜半導体CMOS時間遅延積分TDI方式センサ。前記第一段増幅器はアナログ増幅器であり、単一または差動入力を備え、前記積分キャパシタの第一電極は前記積分入力端子に接続し、前記積分キャパシタの第二電極は前記第一段増幅器の出力に接続することを特徴とする、請求項5に記載の相補型金属酸化膜半導体CMOS時間遅延積分TDI方式センサ。前記第二段増幅器はアナログ増幅器であり、単一または差動入力を備え、さらに追加キャパシタを備え、前記追加キャパシタの第一電極は前記第二段増幅器の入力に接続し、前記追加キャパシタの第二電極は前記第二段増幅器の出力に接続することを特徴とする、請求項5に記載の相補型金属酸化膜半導体CMOS時間遅延積分TDI方式センサ。前記光検出器は光線を電流に変換できる感光性ダイオードを備えることを特徴とする、請求項1に記載の相補型金属酸化膜半導体CMOS時間遅延積分TDI方式センサ。前記相関二重サンプルホールドCDS回路の前記蓄積回路は蓄積キャパシタと緩衝増幅器を備えることを特徴とする、請求項1に記載の相補型金属酸化膜半導体CMOS時間遅延積分TDI方式センサ。前記組み合わされたリセット信号と前記組み合わされたフォト信号は前記相関二重サンプルホールドCDS回路の独立蓄積回路内で平行に伝送されることを特徴とする、請求項1に記載の相補型金属酸化膜半導体CMOS時間遅延積分TDI方式センサ。前記組み合わされたリセット信号と前記組み合わされたフォト信号は前記蓄積回路の単一チェーン内で伝送され、前記組み合わされたリセット信号と前記組み合わされたフォト信号は各前記蓄積回路により1度に1つずつ伝送されることを特徴とする、請求項1に記載の相補型金属酸化膜半導体CMOS時間遅延積分TDI方式センサ。前記光検出器、前記積分加算増幅器、および前記相関二重サンプルホールドCDS回路は単一基板上で統合され、その中の複数の前記積分加算増幅器、前記相関二重サンプルホールドCDS回路、および複数の前記光検出器は物理的に隔離され、複数の前記積分加算増幅器と前記相関二重サンプルホールドCDS回路が、光線を受ける過程で複数の前記光検出器が有害な放射線に晒されたとき、有害な放射線を避けるよう遮蔽されるようにすることを特徴とする、請求項1に記載の相補型金属酸化膜半導体CMOS時間遅延積分TDI方式センサ。積分入力端子、前記積分入力端子と接合或いは分かれることができる加算入力端子、出力端子、積分キャパシタ、およびリセットスイッチを備える積分加算増幅器と、前記積分加算増幅器の前記積分入力端子に接続する光検出器と、第一電極が前の時間遅延積分TDIステージの出力に接続し、第二電極が前記積分加算増幅器の前記加算入力端子に接続する加算キャパシタと、複数のスイッチおよび複数の蓄積回路を含み、前記積分加算増幅器の前記出力端子に接続する入力端子を備え、その後の時間遅延積分TDIステージの前記加算キャパシタに接続する出力端子を備える相関二重サンプルホールドCDS回路と、を含み、まず、前記リセットスイッチを閉じて、前記積分加算増幅器をリセットし、前記リセットスイッチがその後開いたとき、前記相関二重サンプルホールドCDS回路によってリセット信号が生成されサンプルホールドされ、その後前記積分加算増幅器は前記光検出器のフォト信号の積分を開始し、累積信号を生成し、その累積信号は前記光検出器の積分フォト信号が前記前の時間遅延積分TDIステージの前記相関二重サンプルホールドCDS回路においてサンプルホールドされたものであり、前記前の時間遅延積分TDIステージの前記相関二重サンプルホールドCDS回路においてホールドされたリセット信号との差異の総和であり、前記累積信号は前記相関二重サンプルホールドCDS回路によってサンプルホールドされ、前記累積信号と前記リセット信号は前記相関二重サンプルホールドCDS回路内にホールドされ、以後の前記時間遅延積分TDIステージに伝送されるために準備される、ことを特徴とする、相補型金属酸化膜半導体CMOS時間遅延積分TDI方式センサ。前記積分加算増幅器は1つまたは複数のステージを含むことを特徴とする、請求項13に記載の相補型金属酸化膜半導体CMOS時間遅延積分TDI方式センサ。前記積分入力端子と前記加算入力端子は接合して1つの入力端子となり、前記積分加算増幅器の前記積分キャパシタは前記入力端子に接続する第一電極および前記出力端子に接続する第二電極を備えることを特徴とする、請求項13に記載の相補型金属酸化膜半導体CMOS時間遅延積分TDI方式センサ。前記積分加算増幅器はアナログ増幅器であり、単一または差動入力を備えることを特徴とする、請求15に記載の相補型金属酸化膜半導体CMOS時間遅延積分TDI方式センサ。前記積分加算増幅器は二段増幅器を備え、その第一段増幅器は前記フォト信号の積分を実行し、第二段増幅器は加算機能を実行し、前記第一段増幅器の入力は前記積分加算増幅器の積分入力端子となり、前記第二段増幅器の入力は前記第一段増幅器の出力に接続して前記積分加算増幅器の前記加算入力端子になり、前記第二段増幅器の出力は前記積分加算増幅器の前記出力端子になることを特徴とする、請求項13に記載の相補型金属酸化膜半導体CMOS時間遅延積分TDI方式センサ。前記第一段増幅器はアナログ増幅器であり、単一または差動入力を備え、前記積分キャパシタの第一電極は前記積分入力端子に接続し、前記積分キャパシタの第二電極は前記第一段増幅器の出力に接続することを特徴とする、請求項17に記載の相補型金属酸化膜半導体CMOS時間遅延積分TDI方式センサ。前記第二段増幅器はアナログ増幅器であり、単一または差動入力を備え、さらに追加キャパシタを備え、前記追加キャパシタの第一電極は前記第二段増幅器の入力に接続し、前記追加キャパシタの第二電極は前記第二段増幅器の出力に接続することを特徴とする、請求項17に記載の相補型金属酸化膜半導体CMOS時間遅延積分TDI方式センサ。前記光検出器は光線を電流に変換できる感光性ダイオードを備えることを特徴とする、請求項13に記載の相補型金属酸化膜半導体CMOS時間遅延積分TDI方式センサ。前記相関二重サンプルホールドCDS回路の前記蓄積回路は蓄積キャパシタおよび緩衝増幅器を備えることを特徴とする、請求項13に記載の相補型金属酸化膜半導体CMOS時間遅延積分TDI方式センサ。前記リセット信号および前記累積信号は前記相関二重サンプルホールドCDS回路の独立蓄積回路内で平行に伝送されることを特徴とする、請求項13に記載の相補型金属酸化膜半導体CMOS時間遅延積分TDI方式センサ。前記リセット信号および前記累積信号は前記蓄積回路の単一チェーン内で伝送され、前記リセット信号および前記累積信号は各前記蓄積回路により1度に1つずつ伝送されることを特徴とする、請求項13に記載の相補型金属酸化膜半導体CMOS時間遅延積分TDI方式センサ。前記光検出器、前記積分加算増幅器、および前記相関二重サンプルホールドCDS回路は単一基板上で統合され、その中の複数の前記積分加算増幅器、前記相関二重サンプルホールドCDS回路、および複数の前記光検出器は物理的に隔離され、複数の前記積分加算増幅器と前記相関二重サンプルホールドCDS回路が、光線を受ける過程で複数の前記光検出器が有害な放射線に晒されたとき、有害な放射線を避けるよう遮蔽されるようにすることを特徴とする、請求項13に記載の相補型金属酸化膜半導体CMOS時間遅延積分TDI方式センサ。本発明の目的は、X線工業検査システムにおける電荷結合素子CCD検出器の欠点を軽減できる相補型金属酸化膜半導体CMOS検出器システムの実施にある。電荷領域における信号電荷は1つの相補型金属酸化膜半導体CMOS回路からもう1つの相補型金属酸化膜半導体CMOS回路へ移動することはないので、相補型金属酸化膜半導体CMOS回路を使用して時間遅延積分TDIセンサを実行するのはより難しい。したがって、本発明の目的は、標準の相補型金属酸化膜半導体CMOS製造プロセスを使用して実施できる時間遅延積分TDIイメージセンサ構造を提供することにある。本発明のもう1つの目的は、たとえばX線工業検査システムのような画素間の距離がより大きいシステムへの使用に適しており、読み出し速度を犠牲にしない時間遅延積分TDIイメージセンサ検出器システムを提供することにある。本発明の更なる目的は、相補型金属酸化膜半導体CMOS回路をフォトダイオード検出器と分けることができ、相補型金属酸化膜半導体CMOS回路を容易に遮蔽してX線放射線によるダメージを回避できる時間遅延積分TDI検出システムを提供することにある。本発明は、フォトダイオードを検出器として使用して入力光信号を統合する。各時間遅延積分TDIステージ段数は、フォトダイオード検出器、複数の増幅器、複数の蓄積キャパシタ、および複数のスイッチを含む。各フォトダイオードは、積分増幅器、加算回路、および複数の蓄積回路に接続する。この積分加算機能は、単一または複数の増幅器において実行することができる。この蓄積回路は蓄積キャパシタと緩衝増幅器を使用して実行する。相関二重サンプルホールドCDS技術を用いてフォト信号とリセット電圧を同時にホールドする。相関二重サンプルホールドCDSフォト信号信号とリセット電圧を次の時間遅延積分TDIステージに伝送して加算に用い、オフセットノイズが累積することはない。序列中の次の時間遅延積分TDIステージは1積分時間線時間の間にフォト信号を積分するだけでなく、前の時間遅延積分TDIステージから蓄積された相関二重サンプルホールドCDS電圧を受ける。加算回路は電流と前の時間遅延積分TDIステージの相関二重サンプルホールドCDSフォト信号を組み合わせ、この新しい相関二重サンプルホールドCDS電圧を蓄積回路に出力する。蓄積された相関二重サンプルホールドCDS電圧は次の時間遅延積分TDIステージへ伝送される。この過程を最後の時間遅延積分TDIステージに到達するまで繰り返すことで、差動増幅器は相関二重サンプルホールドCDS信号を読み出す。通常は、標準相補型金属酸化膜半導体CMOSリニアフォトダイオードアレイPDAに類似するデジタルスキャンシフトレジスタに使用して読み出しを実行する。この時間遅延積分TDI機能の操作は、電荷積分、加算、および相関二重サンプルホールドCDS信号の蓄積と転送を含み、この操作は複数の制御スイッチと1組のタイミング信号によって制御される。相補型金属酸化膜半導体CMOS回路を使用して時間遅延積分TDIセンサを実行する本発明の利点は多数ある。まず、標準的な商業用相補型金属酸化膜半導体CMOS製造プロセスを用いれば、増幅器やタイミング発生器やドライバといったあらゆる周辺機器はフォトダイオードと統合できる。次に、たとえば0.8ミリメートルから数ミリメートル画素サイズのような大きい画素サイズの検出器で実施できる。これは、たとえばカーゴコンテナや石油輸送管の検査のような、必要な画素サイズが大きいX線スキャンアプリケーションに特に有益である。電荷結合素子CCDがより小さい画素サイズでの稼動に優れていることはよく知られている。画素サイズが大きくなったとき、電荷結合素子CCDの速度は大幅に低下する。このため、相補型金属酸化膜半導体CMOS時間遅延積分TDIセンサはX線工業用スキャンアプリケーションへの使用に適している。3つめに、電荷結合素子CCDと相補型金属酸化膜半導体CMOS回路はX線放射線によるダメージを受け易いことはよく知られている。この相補型金属酸化膜半導体CMOS実行中は、周辺回路はフォトダイオードアレイと同じチップ上で統合されるが、フォトダイオード検出器は十分な間隔または隙間を有している。したがって、周辺回路は、鉛のような重金属で覆って遮蔽しX線放射線によるダメージを避けることが容易になる。相補型金属酸化膜半導体CMOS回路を使用して時間遅延積分TDI検出器システムを実行する利点は、標準的な相補型金属酸化膜半導体CMOS製造プロセスを用いれば、あらゆる操作時にクロックパルス発生器および信号処理回路を単一チップ上で統合できることである。これにより、製造コストを削減できる。相補型金属酸化膜半導体CMOS回路を使用してX線時間遅延積分TDI検出器システムを実行するもう1つの利点は、より大きな画素サイズで、また非常に速い走査速度で実行できることである。相補型金属酸化膜半導体CMOS回路を使用して時間遅延積分TDI検出器システムを実行する更なる利点は、相補型金属酸化膜半導体CMOS回路とフォトダイオードを分けられることである。これにより、相補型金属酸化膜半導体CMOS回路を適切に遮蔽してX線放射線によるダメージを回避できる。本発明の上述およびその他の目的と利点が、この技術を熟知する者にとって明らかになるよう、図面を参照しながら、現在知られる本発明の実施の最適な模式を説明する。図1から図4は本発明の好ましい実施例の説明である。図1は時間遅延積分TDIステージ100の回路図を示している。図2はN段の時間遅延積分TDIステージのリニアディテクタの画素の回路図を示す。M画素配列については、図2に示すように、M行の回路を含む。図3は最後の時間遅延積分TDIステージで信号を読み出す際の相関二重サンプルホールドCDS差動増幅器のブロック図を示す。図4は時間遅延積分TDIセンサ操作のタイミングチャートを示す。図1に示すように、各時間遅延積分TDIステージ100は、フォトダイオード101、加算キャパシタ102、積分加算増幅器103、および相関二重サンプルホールドCDS回路104を含む。この積分加算増幅器103は、増幅器A1、積分キャパシタC1、およびリセットスイッチSW1を含む。積分キャパシタC1とリセットスイッチSW1は増幅器A1の入力と出力端子の間を介して接続する。相関二重サンプルホールドCDS回路104は、2つの入力スイッチSW2およびSW3と、キャパシタC2および緩衝増幅器A2を含む第一蓄積回路と、転送スイッチSW4と、キャパシタC3と緩衝増幅器A3を含む第二蓄積回路と、キャパシタC4と緩衝増幅器A4を含む第三蓄積回路と、2つの出力スイッチSW5およびSW6を含む。加算キャパシタ102を使用して前の各時間遅延積分TDIステージからのリセットおよびフォト信号電圧を受ける。積分加算増幅器103を使用して、フォトダイオード101をリセットし、前の各時間遅延積分TDIステージとそれ自体のフォトダイオード101のリセットおよびフォト信号電圧を積分かつ加算する。相関二重サンプルホールドCDS回路104を使用して、積分加算増幅器103出力からの組み合わせられたリセットおよびフォト信号電圧をサンプルホールドする。図2は、直列N段の個別時間遅延積分TDI回路を備える1行画素を示す。各個別の時間遅延積分TDIステージは時間遅延積分TDIステージ100の複製であり、異なるのは第一ステージ50と最終ステージ200である。時間遅延積分TDI第一ステージ50には前の段が無いので、加算キャパシタ52のプレートは接地される。最終ステージ200では、緩衝増幅器A3およびA4はより大きな駆動電気容量を備える緩衝増幅器205および206で代替し、図3が示すように、出力差動増幅器20のより大きな容量性負荷を駆動する。リセットおよびフォト信号の読み出しを便利にするために、この最終ステージ200の出力スイッチSW5およびSW6は1組のスイッチ207で代替する。スイッチ207はデジタルスキャンシフトレジスタ10からの出力を表すSMによって駆動する。スキャンシフトレジスタ10は標準のフォトダイオードアレイに類似したM段アレイの各画素を順に読み出す。各時間遅延積分TDIステージが備えるスイッチSW1からSW6は、図4に示すように、同じクロックパルスによって駆動する。図1を参照すると、操作中は、フォトダイオード101と積分加算増幅器103はフォト信号の積分プロセス開始前にスイッチSW1を閉じるcloseことによってリセットする。同時に、スイッチSW2およびSW6もク閉じる。このスイッチSW6を閉じることで、キャパシタC4上に蓄積されたリセット電圧が次の時間遅延積分TDIステージに転送される。このため、加算キャパシタ102を経由して、前の時間遅延積分TDIステージのリセット電圧と増幅器103のリセと電圧が加算される。組み合わされたリセット電圧はスイッチSW2を経由してキャパシタC2上に蓄積される。各時間遅延積分TDIステージにおいて積分プロセスを開始するために、スイッチSW1を開きopen、続いてスイッチSW2およびSW6を開く。図4のタイミングチャートが示すように、SW2とSW1を開く間には遅延が生じるSW1はSW2より早く開く。これは、キャパシタC2中でこのリセット電圧をサンプリングする前に、増幅器A1は設定を行うことを示している。一旦積分プロセスが始まると、SW5は閉じ、キャパシタC3上に蓄積されたフォト信号は次の時間遅延積分TDIステージに転送される。このため、加算キャパシタ102を経由して、前の時間遅延積分TDIステージのフォト信号とフォトダイオード101からの現在の時間遅延積分TDIステージのフォト信号は加算される。この積分サイクルが終了したとき、スイッチSW3は閉じ、組み合わされたフォト信号がサンプリングされ、キャパシタC3に蓄積される。スイッチSW3が開いた後、スイッチSW4は閉じ、C2上に蓄積されたリセット電圧はキャパシタC4に転送される。フォトダイオード101および増幅器A1を再度リセットし、次の積分サイクルを開始する。図2に示すように、このプロセスを最後の時間遅延積分TDIステージ200に到達するまで繰り返す。パルスSIのスタートによってスキャンシフトレジスタ10を開始し、標準フォトダイオードアレイに類似したM画素のリニアアレイから信号を順に読み出す。1つの画素がスキャンシフトレジスタ10の出力SMによってアドレスされたとき、この画素のリセットおよびフォト信号電圧は処理に用いられる相関二重サンプルホールドCDS出力差動増幅器20に転送される。利得段30を加えて信号レベルを増加することができる。こうして、図4に示すように、シングルエンドビデオ信号を獲得する。図5に本発明のもう1つの好ましい実施例を示し、時間遅延積分TDIステージについて説明する。この図1と図5の回路の唯一の差異は、図1中の積分加算増幅器103の機能は図5の積分増幅器60および加算増幅器70で代替する点にある。図1と図5の相関二重サンプルホールドCDS回路は同じである。積分増幅器60は、増幅器A1a、積分キャパシタC1a、およびリセットスイッチSW1aを含む。積分増幅器60の機能は、フォトダイオード101をリセットし、フォト信号を積分キャパシタC1a中で積分することである。加算増幅器70は、増幅器A1b、積分キャパシタC1b、およびリセットスイッチSW1bを含む。加算増幅器70の機能は、加算キャパシタ61を経由したフォトダイオード101のリセットおよびフォト電圧と加算キャパシタ62を経由して前の時間遅延積分TDIステージから受けたリセットおよびフォト電圧を加算することである。相関二重サンプルホールドCDS回路104はその後、上記に説明したのと同じサンプルホールド機能を実行する。図4のタイミング図は、積分機能と加算機能を分けるよう、わずかな修正を加える必要がある。図1および図4が示すように、相関二重サンプルホールドCDS回路104は2つの平行した独立蓄積回路を使用し、リセット信号およびフォト信号を伝送する。代替方法として、チェーンChain蓄積回路を使用でき、このリセット信号およびフォト信号はこのチェーンを経由して1回に1つずつ伝送される。単一チェーン蓄積回路を使用する利点は、リセット電圧とフォト信号が緩衝増幅器によって生じた同じオフセットを有することにある。このため、その後の時間遅延積分TDIステージによってこのオフセットが完全に取り除ける。本発明はもう1つの好ましい実施例を有し、図1に示す時間遅延積分TDIステージは図6に示す時系列で代替して操作できる。この操作モードでは、相関二重サンプルホールドCDS回路104に蓄積されたリセット信号およびフォト信号とフォトダイオード101のフォト信号を加算する前に、まずこのリセット信号とフォト信号の間の差異を取得することができる。そして、累積フォト信号をキャパシタC3中でサンプルホールドでき、フォトダイオード101のリセット信号もキャパシタC2中でサンプルホールドでき、前の時間遅延積分TDIステージのリセット信号とは組み合わせない。この図4および図6のタイミングチャートによって表された2種類の操作モードによって本発明の利点が維持される。同様に、図6が表す新たな操作モードも、わずかなタイミングの修正を加えて、図5の時間遅延積分TDI回路に応用することで、積分と加算機能を分けるのが便利になる。以上に説明した好ましい実施例は本発明の例に過ぎず、本発明から様々な変化を導き出すことができる。