複数の磁性体基板が積層されてなる磁性体層と、複数の非磁性体基板が積層されてなる非磁性体層と、前記積層される基板間に設けられたコイルを、積層方向に接続したインダクタと、を備えた積層型インダクタ素子であって、前記非磁性体層は、素子本体の最外層および中間層に配置され、前記最外層の非磁性体層は、一方の面側の厚さと、他方の面側の厚さとが異なり、前記インダクタは、前記積層方向において、前記中間層に設けられた非磁性体層を挟んで、いずれかの面側に偏って配置されていることを特徴とする積層型インダクタ素子。前記一方の面側は、電子部品モジュールとしての電子部品が実装され、前記他方の面側は、該電子部品モジュールが実装される実装基板のランド電極と接続される端子電極が設けられ、前記一方の面側の非磁性体層の厚さは、前記他方の面側の非磁性体層の厚さよりも薄いことを特徴とする請求項1に記載の積層型インダクタ素子。前記複数の非磁性体基板上に内部電極を有し、前記非磁性体層内でコンデンサが形成されていることを特徴とする請求項1または2に記載の積層型インダクタ素子。前記インダクタは、前記積層方向において、前記中間層に設けられた非磁性体層を挟んで、前記他方の面側に偏って配置されていることを特徴とする請求項1ないし請求項3のいずれかに記載の積層型インダクタ素子。前記中間層に設けられた非磁性体層は、前記積層方向において、いずれかの面側に偏って配置されていることを特徴とする請求項1ないし請求項4のいずれかに記載の積層型インダクタ素子。前記最外層の非磁性体層のうち厚い側の非磁性体層の厚さは、ブレイク用溝の深さよりも厚いことを特徴とする請求項1ないし請求項5のいずれかに記載の積層型インダクタ素子。前記ブレイク用溝は、互いに直交する2方向に沿って設けられ、かつ、これら2方向で深さが異なり、前記厚い側の非磁性体層の厚さは、前記ブレイク用溝のうち、浅い方の溝の深さよりも厚いことを特徴とする請求項6に記載の積層型インダクタ素子。前記磁性体は、鉄、ニッケル、亜鉛、および銅を含むフェライトであり、前記非磁性体は、鉄、亜鉛、および銅を含むフェライトであり、前記インダクタは、銀材料であることを特徴とする請求項1ないし請求項7のいずれかに記載の積層型インダクタ素子。磁性体基板を含む複数の基板にコイルパターンを形成する工程と、前記基板を積層して積層体を形成するとともに、前記コイルパターンを積層方向に接続してインダクタを形成する工程と、を有する積層型インダクタ素子の製造方法であって、前記基板を積層する工程において、前記積層体の最外層および中間層に、非磁性体基板を積層してなる非磁性体層を配置し、前記最外層の非磁性体層の一方の面側の厚さと、他方の面側の厚さとが異なるように前記積層体を形成し、前記インダクタを、前記積層方向において、前記中間層に設けられた非磁性体層を挟んで、いずれかの面側に偏って配置することを特徴とする積層型インダクタ素子の製造方法。前記一方の面側に、電子部品モジュールとしての電子部品を実装するための電極を設ける工程と、前記他方の面側に、該電子部品モジュールが実装される実装基板のランド電極と接続される端子電極を設ける工程と、を有し、前記一方の面側の非磁性体層の厚さを、前記他方の面側の非磁性体層の厚さよりも薄くすることを特徴とする請求項9に記載の積層型インダクタ素子の製造方法。前記複数の非磁性体基板上に内部電極を形成する工程をさらに有し、前記内部電極により前記非磁性体層内でコンデンサを形成することを特徴とする請求項9または10に記載の積層型インダクタ素子の製造方法。前記インダクタを、前記積層方向において、前記中間層に設けられた非磁性体層を挟んで、前記他方の面側に偏って配置することを特徴とする請求項9ないし請求項11のいずれかに記載の積層型インダクタ素子の製造方法。前記中間層に設けられた非磁性体層を、前記積層方向において、いずれかの面側に偏って配置することを特徴とする請求項9ないし請求項12のいずれかに記載の積層型インダクタ素子の製造方法。前記基板を積層する工程の後、前記一方の面側、および他方の面側にブレイク用溝を形成する工程を有し、前記基板を積層する工程において、前記最外層の非磁性体層のうち薄い側の非磁性体層の厚さを、前記ブレイク用溝の深さよりも厚くすることを特徴とする請求項9ないし請求項13のいずれかに記載の積層型インダクタ素子の製造方法。前記ブレイク用溝を形成する工程の後、前記積層体を揺動させて外部電極をめっきする工程を有し、前記ブレイク用溝を形成する工程において、前記ブレイク用溝を、互いに直交する2方向に沿って、かつ、これら2方向で深さが異なるように設け、前記基板を積層する工程において、前記厚い側の非磁性体層の厚さを、前記ブレイク用溝のうち、浅い方の溝の深さよりも厚くし、前記外部電極をめっきする工程において、前記ブレイク用溝のうち、深いほうの溝を前記積層体の揺動方向に一致させることを特徴とする請求項14に記載の積層型インダクタ素子の製造方法。しかし、磁性体にコイルパターンを形成して積層する積層型インダクタ素子においては、種類の異なる材料例えば磁性体層と非磁性体層を交互に積層することができない。また、最外層に磁性体層とは異なる材料からなる薄い層を配置すると、積層型インダクタ素子の端面において、コイルパターンを形成している金属成分が、磁性体に拡散し、実装基板との間で意図しない短絡が発生するおそれがあった。そこで、この発明は、基板の平坦性を向上しつつも、磁性体からの拡散金属成分と実装基板との接触を防止し、意図しない短絡を防止する積層型インダクタ素子およびその製造方法を提供することを目的とする。本発明の積層型インダクタ素子は、複数の磁性体基板が積層されてなる磁性体層と、複数の非磁性体基板が積層されてなる非磁性体層と、積層される基板間に設けられたコイルを、積層方向に接続したインダクタと、を備えている。そして、非磁性体層は、素子本体の最外層および中間層に配置され、最外層の非磁性体層は、一方の面側の厚さと、他方の面側の厚さとが異なり、インダクタは、積層方向において、中間層に設けられた非磁性体層を挟んで、いずれかの面側に偏って配置されていることを特徴とする。このように、素子本体積層体の最外層の非磁性体層のうち、いずれか一方の面側の厚さが薄くなっていることで素子全体としての低背化を実現しつつ、他方の面側の厚さが厚くなっていることで、磁性体に拡散する金属成分が実装基板との間で、意図しない電気的接触を起こす可能性を低くし、短絡を防止することができる。また、インダクタは、中間層である非磁性体層を挟んでいずれかの面側に偏って配置されているため、熱収縮率の違いにより発生する反りを防止することができる。例えば、非磁性体層の熱収縮率が磁性体層の熱収縮率より低い場合において、非磁性体層の厚さが厚くなっている面側に、熱収縮率のより低いインダクタが偏って配置されていると、素子全体としての反りを抑えることができる。また、本発明において、一方の面側に電子部品モジュールとしての電子部品が実装され、他方の面側に電子機器の実装基板側のランド電極等と接続するための端子電極が設けられる場合、一方の面側の非磁性体層の厚さが他方の面側の非磁性体層の厚さよりも薄いことが好ましい。積層型インダクタ素子にICやコンデンサ等の電子部品を実装し、電子部品モジュールとする場合、これらICやコンデンサの実装を考慮して積層型インダクタ素子の上面に電極を配置するため、ICやコンデンサの電極が素子正面の電極をより大きくなることはなく、素子上面からはみ出すことはない。しかし、積層型インダクタ素子が電子部品モジュールとして出荷された後、電子機器の製品製造工程において、電子部品モジュールが実装される実装基板側のランド電極には様々な大きさのものが存在するため、電子部品モジュールの端子電極の大きさよりも、実装基板側のランド電極が大きくなる場合がある。この場合、実装基板側のランド電極に塗布されたはんだが濡れ上がり、積層型インダクタ素子の側面側に拡散した金属成分と実装基板側のランド電極とが電気的に接続され、意図しない短絡が発生する可能性がある。そこで、電子機器の実装基板と接続される端子電極が設けられる面側の厚みを厚くし、できるだけ拡散した金属成分と実装基板側のランド電極とが接触しないようにすることが好ましい。なお、上記発明において、インダクタが積層方向において中間層に設けられた非磁性体層を挟んでいずれかの面側に偏って配置されるためには、例えば、インダクタが前記積層方向において、前記中間層に設けられた非磁性体層を挟んで、前記他方の面側に偏って配置されている態様が考えられる。また、中間層に設けられた非磁性体層が前記積層方向において、いずれかの面側に偏って配置されている態様も可能である。また、インダクタが前記積層方向において、前記中間層に設けられた非磁性体層を挟んで、前記他方の面側に偏って配置され、かつ中間層に設けられた非磁性体層が前記積層方向において、いずれかの面側に偏って配置されている態様も可能である。また、上記発明において、最外層の非磁性体層のうち厚い側の非磁性体層の厚さは、ブレイク用溝の深さよりも厚いことが好ましい。ブレイク用溝の深さよりも非磁性体層の厚さが厚ければ、ブレイク前には磁性体層は表面に露出することがなく、焼成によって拡散した金属成分も表面に露出しない。また、ブレイク用溝が、互いに直交する2方向に沿って設けられ、かつ、これら2方向で深さが異なる場合、厚い側の非磁性体層の厚さが、前記ブレイク用溝のうち、浅い方の溝の深さよりも厚くすればよい。通常、めっき時には、ブレイク前のマザー積層体をある一定の方向に揺動させる。この揺動する方向と同じ方向に設けられた溝には、めっき液の滞留がないため、拡散した金属成分がめっき成長することがない。しかし、揺動する方向に直交する方向には、めっき液が滞留しやすいため、拡散した金属成分がめっき成長しやすい。そのため、非磁性体層の厚みは、揺動する方向に直交する方向の溝よりも厚ければよい。ここで、揺動する方向と同じ方向に設けられた溝を深く、直交する方向に設けられた溝を浅くすれば、非磁性体層の厚みをできるだけ薄くすることが可能となる。なお、本発明の積層型インダクタ素子は、磁性体層として、鉄、ニッケル、亜鉛、および銅を含むフェライトを用い、非磁性体層は、鉄、亜鉛、および銅を含むフェライトを用い、インダクタは、銀材料を用いる例を示している。この場合、磁性体層の熱収縮率が非磁性体層の熱収縮率より高く、かつインダクタが最も低い熱収縮率となっているため、インダクタが非磁性体層を挟んで下面側に偏って配置する態様とすれば素子全体としての反りを抑えることができるが、材料の違い熱収縮率の違いによっては、逆にインダクタが非磁性体層を挟んで上面側に偏って配置する態様も考えられる。この発明によれば、基板の平坦性を向上しつつも、磁性体からの拡散金属成分と実装基板との意図しない電気的接触を防止し、短絡を防止することができる。図1Aは、本発明の実施形態に係る積層型インダクタ素子の断面図である。積層型インダクタ素子は、磁性体および非磁性体のセラミックグリーンシートが積層されてなる。本実施形態に示す断面図は、紙面上側を積層型インダクタ素子の上面側とし、紙面下側を積層型インダクタ素子の下面側とする。図1Aの例における積層型インダクタ素子では、最外層のうち上面側から下面側に向かって順に、非磁性体フェライト層11、磁性体フェライト層12、非磁性体フェライト層13、磁性体フェライト層14、および非磁性体フェライト層15が配置された積層体からなる。積層体を構成する一部のセラミックグリーンシート上には、コイルパターンを含む内部電極が形成されている。コイルパターンは、積層方向に接続され、インダクタ31を構成する。図1Aの例におけるインダクタ31は、上面側の磁性体フェライト層12、中間層である非磁性体フェライト層13、および下面側の磁性体フェライト層14にわたって配置されている。非磁性体フェライト層11の上面素子最上面には、外部電極21が形成されている。外部電極21は、ICやコンデンサ等が実装される。これにより、積層型インダクタ素子は、電子部品モジュール例えばDC-DCコンバータ等となる。また、非磁性体フェライト層15の下面素子最下面には、端子電極22が形成される。この端子電極22は、積層型インダクタ素子が電子部品モジュールとして出荷された後、電子機器の製品製造工程において、電子部品モジュールが実装される、実装基板側のランド電極等と接続されるための端子電極となる。外部電極21と端子電極22は、貫通ビアで電気的に接続される。中間層である非磁性体フェライト層13は、磁性体フェライト層12および磁性体フェライト層14間の空隙として機能し、インダクタ31の直流重畳特性を向上させるものである。図1Aの例における非磁性体フェライト層13は、積層方向において、積層型インダクタ素子の中央に配置されている。最外層である非磁性体フェライト層11および非磁性体フェライト層15は、磁性体フェライト層12および磁性体フェライト層14の上面側および下面側をそれぞれ被覆し、後述する拡散金属成分による、意図しない短絡を防止するものである。また、本実施形態における非磁性体フェライト層11および非磁性体フェライト層15は、磁性体フェライト層12および磁性体フェライト層14よりも熱収縮率が低くなっている。そのため、相対的に熱収縮率の高い磁性体フェライト層12および磁性体フェライト層14を、相対的に熱収縮率の低い非磁性体フェライト層11および非磁性体フェライト層15で挟みこむことで、焼成により素子全体を圧縮して強度を向上させることができる。ただし、熱収縮率の違う材料を積層して焼成すると、積層方向に応力が生じて素子全体として反りが生じるおそれがある。従来は、図2に例示するように、積層方向の中央に非磁性体フェライト層を配置し、積層方向において対称に磁性体フェライト層および非磁性体フェライト層を配置することで素子全体としての応力のバランスをとり、反りを抑えていた。しかし、図2に示すように、素子全体として低背化を実現するために最外層の非磁性体フェライト層を薄くすると、焼成時に金属成分90が磁性体フェライト層12および磁性体フェライト層14から拡散し、めっき時にこの拡散した金属成分が成長して、実装基板側のランド電極71とはんだを介して接触することで意図しない短絡が発生する可能性がある。特に、ICやコンデンサ等の出荷前に実装する電子部品については、これら電子部品の実装を考慮して積層型インダクタ素子の上面電極を形成するため、ICやコンデンサ等の電極70の面積が外部電極21の面積より大きくなることはなく、電極70が素子上面からはみ出すことはない。しかし、積層型インダクタ素子が電子部品モジュールとして出荷された後、電子機器の製品製造工程において実装基板側のランド電極には、様々な大きさのものがあり、当該実装基板側のランド電極71は、端子電極22よりも面積が大きくなる場合がある。この場合、ランド電極71上のはんだが濡れ上がり、積層型インダクタ素子の側面側に拡散した金属成分90と電気的に接触し、意図しない短絡が生じる可能性が高くなる。そこで、本実施形態の積層型インダクタ素子は、上面側の非磁性体フェライト層11の厚みを薄くして素子全体としての低背化を実現しつつ、下面側の非磁性体フェライト層15の厚みを非磁性体フェライト層11よりも厚くして磁性体フェライト層14から拡散する金属成分が実装基板側のランド電極と接触する可能性を低くし、なおかつ、インダクタ31が非磁性体フェライト層13を挟んで下面側に偏って配置されるような構造とすることで、素子全体としての反りを抑える構成としている。各層の厚みを変更するには、例えば積層するセラミックグリーンシートの枚数を変更する、あるいはセラミックグリーンシート自体の厚みが異なるものを用いる。なお、本実施形態では、磁性体フェライト層として、鉄、ニッケル、亜鉛、および銅を含むフェライトを用い、非磁性体フェライト層として、鉄、亜鉛、および銅を含むフェライトを用い、インダクタ31を含む内部配線として銀材料を用いる例を示している。この場合、磁性体フェライト層の熱収縮率が非磁性体フェライト層の熱収縮率より高く、かつインダクタ31が最も低い熱収縮率となっているため、インダクタ31が非磁性体フェライト層13を挟んで下面側に偏って配置する態様とすれば素子全体としての反りを抑えることができるが、材料の違い熱収縮率の違いによっては、逆にインダクタ31が非磁性体フェライト層13を挟んで上面側に偏って配置する態様も考えられる。いずれにしても、最外層の非磁性体フェライト層の一方の面側の厚さと他方の面側の厚さとが異なり、インダクタ31が積層方向において、非磁性体フェライト層13を挟んでいずれかの面側に偏って配置されている態様であれば、素子全体としての反りを抑えることができる。ここで、インダクタ31が非磁性体フェライト層13を挟んで下面側に偏って配置されるためには、例えば、図1Aに示すように、非磁性体フェライト層13が中央に配置され、インダクタ31が下面側に偏って配置されている態様とする。この場合、インダクタ31は、非磁性体フェライト層13を挟んで相対的に下面側に偏って配置されることになり、素子全体としての反りを抑えることができる。一方、図1Bに示す積層型インダクタ素子は、図1Aに示した積層型インダクタ素子と同様の構成であるが、インダクタ31が積層方向において対称に配置され、非磁性体フェライト層13が上面側に偏って配置されている態様である。この場合も、インダクタ31は、非磁性体フェライト層13を挟んで相対的に下面側に偏って配置されることになり、素子全体としての反りを抑えることができる。また、図3Cに示す積層型インダクタ素子についても、図1Aに示した積層型インダクタ素子と同様の構成であるが、インダクタ31が下面側に偏って配置され、かつ非磁性体フェライト層13も上面側に偏って配置されている態様である。この場合も、インダクタ31は、非磁性体フェライト層13を挟んで相対的に下面側に偏って配置されることになり、素子全体としての反りを抑えることができる。次に、ブレイク前の積層型インダクタ素子について説明する。図3は、ブレイク前の積層型インダクタ素子マザー積層体の断面図である。なお、同図においては、説明のために隣接する2つのチップについてブレイク前の断面図を示すが、実際にはさらに多数のチップが並んでいる。図3に示すように、ブレイク前のマザー積層体は、出荷先で所定寸法のチップにブレイク可能となるように、ダイシング加工により上面および下面に溝51が形成されている。溝51は、上面側がV字溝、下面側が矩形溝となっており、V字溝を外側に、矩形溝を内側にして曲げることでマザー積層体を各チップにブレイクすることができる。ここで、最外層の非磁性体フェライト層のうち厚い側の非磁性体フェライト層15の厚さは、ブレイク用の溝51の深さよりも厚くなっている。このように、ブレイク用の溝51の深さよりも非磁性体フェライト層15層の厚さが厚ければ、下面側に磁性体フェライト層14が露出することがなく、金属成分が拡散することがない。さらに、図4の下面図に示すように、ブレイク用の溝は、互いに直交する2方向に沿って設けられている。すなわち、めっき時にマザー積層体を揺動させる方向と同じ方向の溝51Aと、揺動する方向に直交する方向の溝51Bが設けられている。溝51Aは、めっき時の揺動方向と同じ方向に設けられているため、揺動によりめっき液が溝から外れ、滞留することがないため、拡散した金属成分がめっき成長しにくい。しかし、溝51Bは、めっき液が滞留しやすいため、拡散した金属成分がめっき成長しやすい。そこで、図5AのA-A断面図、および図5BのB-B断面図に示すように、揺動方向と同じ方向に設けられた溝51Aを深く、直交する方向に設けられた溝51Bを浅くする。溝51Aには、めっき液が滞留することがないため、溝51Aの深さより非磁性体フェライト層15の厚みが薄く、磁性体フェライト層14が露出したとしても拡散した金属成分はめっき成長しにくい。したがって、図5Bに示すように、非磁性体フェライト層15の厚みは、溝51Bよりも厚ければよい。これにより、非磁性体フェライト層15の厚みをできるだけ薄くすることが可能となる。次に、積層型インダクタ素子の製造工程について説明する。積層型インダクタ素子は、以下の工程により製造される。まず、磁性体フェライト層及び非磁性体層フェライト層となるべきセラミックグリーンシート上に、それぞれAg等が含まれる合金導電性ペーストが塗布され、コイルパターン等の内部電極が形成される。次に、各セラミックグリーンシートが積層される。すなわち、下面側から順に、非磁性体フェライト層15となるべきセラミックグリーンシートが複数枚、磁性体フェライト層14となるべきセラミックグリーンシートが複数枚、非磁性体フェライト層13となるべきセラミックグリーンシートが複数枚、磁性体フェライト層12となるべきセラミックグリーンシートが複数枚、および非磁性体フェライト層11となるべきセラミックグリーンシートが複数枚、それぞれ積層され、仮圧着を行われる。これにより、焼成前のマザー積層体が形成される。このとき、各セラミックグリーンシートの枚数、またはシート毎の厚みを調整することにより、各層の厚みが調整される。非磁性体フェライト層15となるべきセラミックグリーンシートは、枚数が多く配置される、または厚いものが用いられる。また、非磁性体フェライト層11となるべきセラミックグリーンシートは、枚数が少なく配置される、または薄いものが用いられる。ここで、非磁性体フェライト層15は、ブレイク用の溝の深さよりも厚くなるように調整される。特に、ブレイク用の溝は、後述の溝形成工程において、互いに直交する2方向に沿って設けられ、深さが異なるものとなっている。そこで、非磁性体フェライト層15の厚みは、浅い方のブレイク用の溝よりも厚くなるように調整される。そして、図1Aに示した構造の積層型インダクタ素子を製造する場合、コイルパターンを形成したセラミックグリーンシートが下面側に偏って配置される。これにより、素子全体としての低背化を実現しつつ、磁性体フェライト層14から拡散する金属成分が実装基板側のランド電極と接触する可能性を低くし、なおかつ、素子全体としての反りを抑えることができる。また、図1Bに示した構造の積層型インダクタ素子を製造する場合、コイルパターンを形成したセラミックグリーンシートが積層方向に対称に配置され、非磁性体フェライト層13となるべきセラミックグリーンシートが上面側に偏って配置される。図1Cに示した構造の積層型インダクタ素子を製造する場合、コイルパターンを形成したセラミックグリーンシートが下面側に偏って配置され、かつ非磁性体フェライト層13となるべきセラミックグリーンシートが上面側に偏って配置される。次に、形成したマザー積層体の表面には、主成分が銀である電極ペーストが塗布され、外部電極21および端子電極22が形成される。その後、マザー積層体を所定の寸法でブレイク可能となるように、ダイシング加工によりブレイク用の溝が設けられる。ブレイク用の溝は、図4および図5に示したように、互いに直交する2方向に沿って設けられる。このとき、一方の溝の深さと、他方の溝の深さを異なるものとされる。これは、マザー積層体の最初のブレイク時に深い溝でブレイクを行うことで、意図しない方向に割れが生じないようにするためである。次に、焼成がなされる。これにより、焼成されたマザー積層体ブレイク前の積層型インダクタ素子が得られる。そして、最後にマザー積層体の外部電極表面にめっきが施される。めっき処理は、マザー積層体をめっき液に浸漬させ、揺動させることによって行われる。このとき、深い溝が形成された方向にマザー積層体を揺動させる。図5Aに示したように、非磁性体フェライト層15の厚みは、浅い方の溝よりも厚くなるように調整され、深い方の溝よりも薄くなっている場合もあるが、深い方の溝が形成された方向とマザー積層体の揺動方向とを一致させることで、めっき液が溝に滞留することがなくなり、拡散した金属成分がめっき成長することがなくなる。このようにして製造された積層型インダクタ素子は、ICやコンデンサ等の電子部品を実装すれば、電子部品モジュールとなる。なお、本実施形態では、中間層が非磁性体フェライト層13の1つである例を示したが、中間層は1つである必要はない。例えば図6に示すように、非磁性体フェライト層13Aおよび非磁性体フェライト層13Bの2つの中間層を配置する態様も可能であるし、さらに多数の中間層を配置することも可能である。図6のように複数の中間層を設ける場合であっても、最外層の非磁性体フェライト層の一方の面側の厚さと他方の面側の厚さとが異なり、インダクタ31が積層方向において、中間層である非磁性体フェライト層を挟んでいずれかの面側に偏って配置されている態様であれば、素子全体としての反りを抑えることができる。例えば、上面側から順に磁性体フェライト層12、非磁性体フェライト層13、および磁性体フェライト層17を参照した場合、非磁性体フェライト層13Aの下面側の磁性体フェライト層17に配置されているコイルパターンは、非磁性体フェライト層13Aの上面側の磁性体フェライト層12に配置されているコイルパターンよりも数が多くなっているため、中間層である非磁性体フェライト層を挟んでいずれかの面側に偏って配置されている態様となっている。同様に、上面側から順に磁性体フェライト層17、非磁性体フェライト層13B、および磁性体フェライト層14を参照した場合、非磁性体フェライト層13Bの下面側の磁性体フェライト層14に配置されているコイルパターンは、非磁性体フェライト層13Bの上面側の磁性体フェライト層17に配置されているコイルパターンよりも数が多くなっているため、中間層である非磁性体フェライト層を挟んでいずれかの面側に偏って配置されている態様となっている。このように、インダクタが積層方向において、それぞれの中間層非磁性体フェライト層を挟んでいずれかの面側に偏って配置されている態様であれば、素子全体としての反りを抑えることができる。無論、複数の中間層を配置する場合においても、各層の熱収縮率の違いによっては、インダクタが下面側に偏って配置される場合と、逆に上面側に偏って配置される場合とが考えられる。なお、本実施形態の積層型インダクタ素子では、図7に示すように、非磁性フェライト層11内に内部電極25を形成し、コンデンサを内蔵させる応用例も可能である。すなわち、図7に示すように、非磁性体フェライト層11の各基板上に複数の内部電極25を形成し、これら複数の内部電極25が非磁性体フェライト層11内で対向するように配置されると、これらの対向した内部電極25によってコンデンサが形成されることになる。図7では、図1Aに示した態様の素子において、コンデンサを内蔵させる例を示したが、図1Bや図1Cに示した態様の素子においてもコンデンサを内蔵させることも可能であるし、図6に示した態様の素子においてもコンデンサを内蔵させることは可能である。