第1導電形の半導体層の上に形成された前記半導体層よりも第1導電形の不純物濃度が低い第1導電形の第1の半導体層の、前記半導体層とは反対側の第1の表面から前記第1の半導体層の内部に延伸するとともに、前記第1の表面に平行な第1の方向に延伸するトレンチが予め形成されており、前記トレンチの底面及び側壁上を覆うゲート絶縁膜が予め形成されており、前記トレンチの側壁の上端で前記ゲート絶縁膜と接続され前記第1の半導体層の第1の表面上を覆う絶縁膜が予め形成されており、前記ゲート絶縁膜を介して前記トレンチ内を埋め尽くすように前記絶縁膜を介して前記第1の半導体層の前記第1の表面上にポリシリコンを形成する工程と、前記ポリシリコンから構成されるゲート電極が、その上面が前記第1の半導体層の前記第1の表面よりも前記トレンチの内側に位置するように前記ゲート絶縁膜を介して前記第1の方向に沿って前記トレンチ内に形成されるとともに、前記ポリシリコンから構成されるゲート配線層が、前記絶縁膜を介して前記第1の半導体層の前記第1の表面上に形成され、前記ゲート配線層は第1の部分を有し、前記第1の方向において前記ゲート電極の一端と前記ゲート配線層の前記第1の部分の一端とが前記第1の表面に垂直な方向で接続され、前記ゲート配線層の前記第1の部分は前記第1の方向と直交する第2の方向に延伸して形成されるように、前記ポリシリコンをエッチングする工程と、前記ゲート電極の前記上面上、前記第1の半導体層の前記第1の表面上、及び前記ゲート配線層上を覆うように、層間絶縁膜を形成する工程と、前記ゲート配線層の直上に前記層間絶縁膜を介して形成されたマスクが第1の部分を有し、前記マスクの前記第1の部分は、前記第1の方向において前記ゲート配線層の前記第1の部分を平面図にて露出しないように覆うとともに、前記ゲート配線層の前記第1の部分に沿って前記第2の方向に延伸して形成されるように、前記マスクを形成する工程と、前記ゲート配線層の前記第1の部分に沿って前記第2の方向に延伸し前記ゲート電極上を交差する第1の側壁を有するリセスが前記ゲート電極上の前記層間絶縁膜の表面に形成され、前記リセスの底面に前記第1の半導体層の前記第1の表面が露出しないように、前記層間絶縁膜のうち前記マスクで覆われていない領域をウエットエッチングによりエッチングする工程と、前記第1の半導体層の前記第1の表面のうち前記第2の方向で前記トレンチに隣接する部分及び前記トレンチの側壁の上端を前記リセスの前記底面に露出させて、前記ゲート電極の前記上面上で前記第1の半導体層の前記第1の表面より前記トレンチの内側に前記層間絶縁膜が残るように、前記マスクを除去した後、前記リセスを有する前記層間絶縁膜の表面全体をドライエッチングによりエッチングする工程と、前記第1の表面とは反対側の前記半導体層の表面上に、前記半導体層に電気的に接続された第1の電極を形成する工程と、前記ゲート電極の上に、前記ゲート電極と前記層間絶縁膜で絶縁され、前記第1の電極との間で前記ゲート電極により制御された電流が流れる第2の電極を形成する工程と、を備えたことを特徴とする半導体装置の製造方法。第1導電形の半導体層の上に形成された前記半導体層よりも第1導電形の不純物濃度が低い第1導電形の第1の半導体層の、前記半導体層とは反対側の第1の表面から前記第1の半導体層の内部に延伸するとともに、前記第1の表面に平行な第1の方向に延伸するトレンチが予め形成されており、前記トレンチの底面及び側壁上を覆うゲート絶縁膜が予め形成されており、前記トレンチの側壁の上端で前記ゲート絶縁膜と接続され前記第1の半導体層の第1の表面上を覆う絶縁膜が予め形成されており、前記ゲート絶縁膜を介して前記トレンチ内を埋め尽くすように前記絶縁膜を介して前記第1の半導体層の前記第1の表面上にポリシリコンを形成する工程と、前記ポリシリコンから構成されるゲート電極が、その上面が前記第1の半導体層の前記第1の表面よりも前記トレンチの内側に位置するように前記ゲート絶縁膜を介して前記第1の方向に沿って前記トレンチ内に形成されるとともに、前記ポリシリコンから構成されるゲート配線層が、前記絶縁膜を介して前記第1の半導体層の前記第1の表面上に形成され、前記ゲート配線層は第1の部分を有し、前記第1の方向において前記ゲート電極の一端と前記ゲート配線層の前記第1の部分の一端とが前記第1の表面に垂直な方向で接続され、前記ゲート配線層の前記第1の部分は前記第1の方向と直交する第2の方向に延伸して形成されるように、前記ポリシリコンをエッチングする工程と、前記ゲート電極の前記上面上、前記第1の半導体層の前記第1の表面上、及び前記ゲート配線層上を覆うように、層間絶縁膜を形成する工程と、前記ゲート配線層の直上に前記層間絶縁膜を介して形成されたマスクが第1の部分を有し、前記マスクの前記第1の部分は、前記第1の方向において前記ゲート配線層の前記第1の部分を平面図にて露出しないように覆うとともに、前記ゲート配線層の前記第1の部分に沿って前記第2の方向に延伸して形成されるように、前記マスクを形成する工程と、前記ゲート配線層の前記第1の部分に沿って前記第2の方向に延伸し前記ゲート電極上を交差する第1の側壁を有するリセスが前記ゲート電極上の前記層間絶縁膜の表面に形成され、前記リセスの底面に前記第1の半導体層の前記第1の表面が露出しないように、前記層間絶縁膜のうち前記マスクで覆われていない領域をウエットエッチングによりエッチングする工程と、前記第1の半導体層の前記第1の表面のうち前記第2の方向で前記トレンチに隣接する部分及び前記トレンチの側壁の上端を前記リセスの前記底面に露出させて、前記ゲート電極の前記上面上で前記第1の半導体層の前記第1の表面より前記トレンチの内側に前記層間絶縁膜が残るように、前記マスクを除去した後、前記リセスを有する前記層間絶縁膜の表面全体をドライエッチングによりエッチングする工程と、前記第1の半導体層の前記第1の表面上に、前記トレンチの前記側壁で前記ゲート絶縁膜に隣接するように第2導電形の第2の半導体層を形成する工程と、前記トレンチの前記側壁の上部で前記ゲート絶縁膜と隣接するように前記第1の半導体層よりも第1導電形不純物濃度が高い第1導電形の第3の半導体層を前記第2の半導体層の表面上に選択的に形成する工程と、前記第1の表面とは反対側の前記半導体層の表面上に、前記半導体層に電気的に接続された第1の電極を形成する工程と、前記第3の半導体層と前記ゲート電極の上に、前記第2の半導体層、前記第3の半導体層、及び前記第4の半導体層と電気的に接続された第2の電極を形成する工程と、を備えたことを特徴とする半導体装置の製造方法。前記ポリシリコンをエッチングする工程において、前記ゲート配線層を、前記ゲート配線層の前記第1の部分と直交して第1の方向に延伸する第2の部分を、前記第1の半導体層の前記第1の表面上に前記絶縁膜を介してさらに有するように形成し、前記マスクを形成する工程において、前記マスクを、前記第2の方向において前記ゲート配線層の前記第2の部分を平面図にて露出しないように覆い、前記ゲート配線層の前記第2の部分に沿って前記第1の方向に延伸する第2の部分をさらに有するように形成し、前記ウエットエッチングの工程において、前記リセスを、前記ゲート配線層の前記第2の部分に沿って前記第1の方向に延伸し、前記ゲート配線層の前記第2の部分と前記ゲート電極との間の前記第1の半導体層の前記第1の表面上に形成された第2の側壁を有するように形成することを特徴とする請求項2記載の半導体装置の製造方法。前記ドライエッチングの工程において、前記第1の半導体層の前記第1の表面のうち前記リセスの前記第2の側壁と前記ゲート電極との間の部分を、さらに前記リセスの底面に露出させることを特徴とする請求項3記載の半導体装置の製造方法。前記第2の半導体層を形成する工程において、前記第1の半導体層の前記第1の表面に、前記トレンチの前記側壁で前記ゲート絶縁膜に隣接するように前記第2導電形の第2の半導体層を形成すると同時に、前記第1の半導体層の前記第1の表面のうち前記リセスの前記第2の側壁と前記ゲート電極との間の前記リセスの前記底面に露出させた前記部分に、第2導電形の第4の半導体層をさらに形成することを特徴とする請求項4記載の半導体装置の製造方法。前記第2の半導体層を形成する工程において、前記層間絶縁膜をドライエッチングによりエッチングする前記工程の後に、前記ゲート電極及び前記層間絶縁膜をマスクに用いて前記第1の半導体層の前記第1の表面上に第2導電形の不純物を注入することで、前記第2の半導体層及び前記第4の半導体層を同時に形成することを特徴とする請求項5記載の半導体装置の製造方法。前記第2導電形の不純物の注入を、イオン注入により行すことを特徴とする請求項6記載の半導体装置の製造方法。前記層間絶縁膜をドライエッチングによりエッチングする前記工程の後に、前記層間絶縁膜をマスクに用いて前記第2の半導体層よりも第2導電形不純物濃度が高い第2導電形の第5の半導体層を前記第4の半導体層の表面に選択的に形成する工程をさらに備えたことを特徴とする請求項5~7のいずれか1つに記載の半導体装置の製造方法。前記リセスの前記第1の側壁又は前記第2の側壁は、前記第1の半導体層の前記第1の表面に対して垂直ではないことを特徴とする請求項3~8のいずれか1つに記載の半導体装置の製造方法。前記リセスの前記第1の側壁又は前記第2の側壁は、前記第1の半導体層側に向かうほど、前記ゲート配線層の前記第1の部分又は前記ゲート配線層の前記第2の部分から離れていくことを特徴とする請求項3~8のいずれか1つに記載の半導体装置の製造方法。前記リセスの前記第1の側壁又は前記第2の側壁は、前記第1の半導体層側に凹んでいることを特徴とする請求項10記載の半導体装置の製造方法。前記ゲート配線層の前記第1の部分と直交して第1の方向に延伸する第2の部分を、前記第1の半導体層の前記第1の表面上に前記絶縁膜を介してさらに形成し、前記第1の半導体層の前記第1の表面上において、前記トレンチの前記側壁で前記ゲート絶縁膜に隣接する第2導電形の第2の半導体層をさらに形成し、前記ゲート電極と前記ゲート配線層の前記第2の部分との間に第2導電形の第4の半導体層をさらに形成し、前記トレンチの前記側壁の上部で前記ゲート絶縁膜と隣接する第1導電形の第3の半導体層を前記第2の半導体層の表面上に選択的にさらに形成することを特徴とする請求項1記載の半導体装置の製造方法。前記第2の半導体層及び前記第4の半導体層を、前記トレンチが形成される前に前記第1の半導体層の前記第1の表面上に形成することを特徴とする請求項12記載の半導体装置の製造方法。前記層間絶縁膜をドライエッチングによりエッチングする前記工程の後に、前記層間絶縁膜をマスクに用いて前記第2の半導体層よりも第2導電形不純物濃度が高い第2導電形の第5の半導体層を前記第4の半導体層の表面に選択的に形成する工程をさらに備えたことを特徴とする請求項12又は13に記載の半導体装置の製造方法。前記ドライエッチングは、RIEであることを特徴とする請求項1~14のいずれか1つに記載の半導体装置の製造方法。信頼性の高い低抵抗な半導体装置を提供する。実施形態の半導体装置の製造方法は、第1導電形の半導体層の上に形成された前記半導体層よりも第1導電形の不純物濃度が低い第1導電形の第1の半導体層の前記半導体層とは反対側の第1の表面上にポリシリコンを形成する工程と、前記ポリシリコンをエッチングする工程と、層間絶縁膜を形成する工程と、マスクを形成する工程と、層間絶縁膜をウエットエッチングする工程と、層間絶縁膜をドライエッチングする工程と、第1の電極を形成する工程と、第2の電極を形成する工程と、を備える。前記ポリシリコンを形成する前記工程では、前記第1の半導体層の前記半導体層とは反対側の第1の表面から前記第1の半導体層の内部に延伸するとともに、前記第1の表面に平行な第1の方向に延伸するトレンチが予め形成されている。前記トレンチの底面及び側壁上を覆うゲート絶縁膜が予め形成されている。前記トレンチの側壁の上端で前記ゲート絶縁膜と接続され前記第1の半導体層の第1の表面上を覆う絶縁膜が予め形成されている。前記ポリシリコンが、前記ゲート絶縁膜を介して前記トレンチ内を埋め尽くすように、前記絶縁膜を介して前記第1の半導体層の前記第1の表面上に形成される。前記ポリシリコンをエッチングする前記工程では、前記ポリシリコンから構成されるゲート電極が、その上面が前記第1の半導体層の前記第1の表面よりも前記トレンチの内側に位置するように、前記ゲート絶縁膜を介して前記第1の方向に沿って前記トレンチ内に形成される。それとともに、前記ポリシリコンから構成されるゲート配線層が、前記絶縁膜を介して前記第1の半導体層の前記第1の表面上に形成され、前記ゲート配線層は第1の部分を有する。前記第1の方向において前記ゲート電極の一端と前記ゲート配線層の前記第1の部分の一端とが前記第1の表面に垂直な方向で接続される。前記ゲート配線層の前記第1の部分は、前記第1の方向と直交する第2の方向に延伸して形成される。前記層間絶縁膜を形成する前記工程では、前記層間絶縁膜が、前記ゲート電極の前記上面上、前記第1の半導体層の前記第1の表面上、及び前記ゲート配線層上を覆うように形成される。前記マスクを形成する前記工程では、前記マスクが前記ゲート配線層の直上に前記層間絶縁膜を介して形成されて第1の部分を有する。前記マスクの前記第1の部分は、前記第1の方向において前記ゲート配線層の前記第1の部分を平面図にて露出しないように覆うとともに、前記ゲート配線層の前記第1の部分に沿って前記第2の方向に延伸して形成される。前記層間絶縁膜をウエットエッチングする前記工程では、前記層間絶縁膜のうち前記マスクで覆われていない領域をウエットエッチングによりエッチングして、リセスが、前記ゲート電極上の前記層間絶縁膜の表面に形成される。前記リセスは、前記ゲート配線層の前記第1の部分に沿って前記第2の方向に延伸し前記ゲート電極上を交差する第1の側壁を有する。前記第1の半導体層の前記第1の表面が、前記リセスの底面に露出しないように、前記層間絶縁膜がエッチングされる。前記層間絶縁膜をドライエッチングする前記工程では、前記マスクが除去された後に、前記リセスを有する前記層間絶縁膜の表面全体をドライエッチングによりエッチングする。前記半導体基板の前記第1の表面のうち前記第2の方向で前記トレンチに隣接する部分及び前記トレンチの側壁の上端を前記リセスの前記底面に露出させる。前記第1の電極を形成する前記工程では、前記第1の電極が、前記第1の表面とは反対側の前記半導体層の表面上に、前記半導体層に電気的に接続される。前記第2の電極を形成する前記工程では、前記ゲート電極の上に、前記ゲート電極と前記層間絶縁膜で絶縁され、前記第1の電極との間で前記ゲート電極により制御された電流が流れる前記第2の電極が形成される。以下、本発明の実施の形態について図を参照しながら説明する。実施の形態中の説明で使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小関係などは、実際の実施においては必ずしも図に示されたとおりとは限らず、本発明の効果が得られる範囲内で適宜変更可能である。第1の実施の形態第1の実施の形態について、図1から図7を用いて説明する。図1は、本発明の第1の実施形態に係る半導体装置のチップの平面図である。図2は、図1の平面図のaA-A方向線における断面図、及びbB-B線における平面図である。図3から図8は、図1及び図2に示した半導体装置の製造方法を説明するための、製造工程の一部を示した図である。各図において、aは、図1の平面図のA-A線における断面図であり、bは図1の平面図のB-B線における断面図である。なお、実施形態に係る半導体装置は、一例としてシリコンを半導体材料に用いたnチャネルMOSFETであるが、pチャネルMOSFETや、IGBTなどの他の半導体装置にも適用可能である。第1の実施形態に係る半導体装置100は、図1及び図2に示したとおり、以下のように構成される。シリコンからなるn-形ドリフト層2第1の半導体層が、シリコンからなるn形ドレイン層1半導体層の上に形成され、n形ドレイン層1とは反対側に第1の表面5を有する。n-形ドリフト層2の第1の表面5に平行な図中のY方向第1の方向に延伸し、Y方向に垂直で第1の表面5に平行なX方向第2の方向に配列された複数のトレンチ4が形成される。これらのトレンチ4は、n-形ドリフト層2の第1の表面5からn形ドレイン層1側に向かってn-形ドリフト層2の内部に延伸する。トレンチの底面及び側壁上にはゲート絶縁膜6が形成される。ゲート絶縁膜は、一例として熱酸化膜が用いられるが、CVDによるシリコン酸化膜、SiNやSiNO等の窒化膜又はAl2O3等のその他の誘電体膜を用いることも可能である。ポリシリコンからなるゲート電極8が、上記トレンチ4内にゲート絶縁膜6を介して埋込形成される。ゲート電極8は、Y方向に沿ってストライプ状に延伸する。ゲート電極8の上面は、n-形ドリフト層2の第1の表面5よりも下側n形ドレイン層1側に位置するように形成される。絶縁膜7が、Y方向におけるトレンチ4の両端の側壁の上端でゲート絶縁膜6と接続され、n-形ドリフト層2の第1の表面5上に形成される。絶縁膜7は、ゲート絶縁膜6と同じ材料とすることもできるが、更にその下に他の絶縁体や誘電体の膜を設けることも可能である。ゲート電極と同じポリシリコンからなるゲート配線層9が、n-形ドリフト層2の第1の表面5上に絶縁膜7を介して形成され、n-形ドリフト層2と絶縁される。ゲート配線層9は、第1の部分9aと第2の部分9bとを有する。ゲート配線層9の第1の部分9aは、その一端がY方向においてゲート電極8の一端と重なりあい、その重なった部分でポリシリコンからなる接続部10によりゲート電極8の一端と接合される。すなわち、ゲート配線層9の第1の部分9aの一端は、Y方向においてゲート電極8の一端とn-形ドリフト層2の第1の表面5に垂直な方向図中Z方向で接続される。さらにゲート配線層9の第1の部分9aは、Y方向と直交するX方向に延伸する。ゲート配線層9の第2の部分9bは、ゲート配線層9の第1の部分9aと直交してY方向に延伸する。ゲート配線層の第1の部分と第2の部分とは、上記複数のトレンチ4内に形成されたゲート電極8を取り囲むように形成される。平面図においてゲート電極8が形成された領域は、素子領域と称される。素子領域では、後述するようにソース層が形成され、ドレイン電極23から、n形ドレイン層1、n-形ドリフト層2、チャネル層、及びソース層15を介してソース電極22に電流が流れる。素子領域の外側を囲むように、終端領域が形成される。終端領域は、ソース層が形成されていないので、ドレイン電極23からソース電極22に向かって電流が流れない。ゲート配線層9の第1の部分9aと第2の部分9bとは、この終端領域のn-形ドリフト層2の第1の表面5上に、絶縁膜7を介して形成される。層間絶縁膜11が、ゲート電極8の上面及びゲート配線層9の第1の部分9aの上面と第2の部分9bの上面とを覆うように形成される。ゲート電極8は、ゲート絶縁膜6及び層間絶縁膜11により外部から絶縁され、ゲート配線層9は、絶縁膜7と層間絶縁膜11により外部から絶縁される。n-形ドリフト層2の第1の表面5のうちの隣り合うトレンチ4の間の部分、トレンチ4の側壁の上端、及びn-形ドリフト層2の第1の表面5のうちのゲート配線層9の第2の部分9bと最も外側にあるゲート電極8との間の部分は、その上部に層間絶縁膜が形成されず露出する。すなわち、ゲート配線層9の第1の部分9aと第2の部分9bとで囲まれた領域内の層間絶縁膜11の表面にリセス13が形成される。リセス13は、ゲート配線層9の第1の部分9aに沿ってX方向に延伸する第1の側壁13aと、ゲート配線層9の第2の部分9bに沿って延伸する第2の側壁13bとを有する。層間絶縁膜11に形成されたリセス13は、層間絶縁膜11の下に形成された絶縁膜7を通り抜けており、n-形ドリフト層2の第1の表面5のうちの隣り合うトレンチ4の間の部分、トレンチ4の側壁の上端、及びn-形ドリフト層2の第1の表面5のうちのゲート配線層9の第2の部分9bと最も外側にあるゲート電極8との間の部分が、リセス13の底部に露出する。リセス13の第1の側壁13aと第2の側壁13bとは、層間絶縁膜11と絶縁膜7により構成される。第1の側壁13aと第2の側壁13bは、n-形ドリフト層2の第1の表面5に対して垂直に形成されていないで、n-形ドリフト層2側に向かうほど、ゲート配線層9の第1の部分9a又は第2の部分9bから離れていくように形成される。本実施形態では、第1の側壁13aと第2の側壁13bは、n-形ドリフト層2側に凹んだ形状を有するが、テーパー形状などであっても可能である。また、層間絶縁膜11は、ゲート絶縁膜6及び絶縁膜7と同様の材料でよく、熱酸化膜、CVDによるシリコン酸化膜、SiN又は、SiNO等の窒化膜、及びAl2O3などの誘電体膜を用いることができる。隣り合うトレンチ4間のn形ドレイン層1の表面には、p形ベース層14aが形成される。p形ベース層14aの底は、トレンチ4の底よりも第1の半導体層の第1の表面側にあり、トレンチ4の底よりも浅い。p形ベース層終端部14bが、ゲート配線層9の第2の部分9bと最も外側のトレンチ4との間に形成され、最も外側のトレンチ4のゲート絶縁膜6に隣接する。p形ベース層終端部14bは、隣り合うトレンチ4の間に形成されたp形ベース層14aと一体に形成された層であり、同じ不純物濃度で同じ深さまで形成される。p形ガードリング層が、ゲート配線層9の第1の部分9aと第2の部分9bの直下のn-形ドリフト層2の表面に形成され、p形ベース層終端部14bよりもp形不純物濃度が低く、その底は深く、p形ベース層終端部14bに接続される。n形ソース層15が、隣り合うトレンチ4の間のn-形ドリフト層2の第1の表面5に形成されて、p形ベース層14aの表面に選択的に形成される。n形ソース層15のn形不純物濃度は、n-形ドリフト層2のn形不純物濃度よりも高い。n形チャネルストッパ層16が、MOSFET100のチップ端部ダイシングされた部分で、n-形ドリフト層2の第1の表面5の層間絶縁膜11及び絶縁膜7が取り除かれた部分に形成される。n形チャネルストッパ層16は、n形ソース層15と同じn形不純物濃度及び同じ深さを有する。p形キャリア排出層18が、層間絶縁膜11に形成されたリセス13の第2の側壁13bと最も外側のトレンチ4との間のp形ベース層終端部14bの表面に形成され、p形不純物濃度はp形ベース層終端部14bよりも高く、その底はn形ソース層15の底よりも深くn形ドレイン層1側に位置する。図示しないp形コンタクト層が、隣り合うトレンチ4の間のn-形ドリフト層2の第1の表面5上にp形ベース層14aと電気的に接続するように形成され、p形ベース層14aの表面でY方向に沿ってn形ソース層15と交互に配置される。p形コンタクト層のp形不純物濃度及びp形コンタクト層の底の位置は、p形キャリア排出層18のp形不純物濃度及びp形キャリア排出層18の底の位置と同じである。なお、このp形ベース層14aの表面でのn形ソース層15とp形コンタクト層のY方向に沿った配置は、ゲート電極がストライプ状に形成されているときの一例であり、ゲート電極がメッシュ状若しくはオフセットメッシュ状、又はハニカム状に形成されているときは、既存のそれぞれに対応したn形ソース層15とp形コンタクト層の配置とすればよい。層間絶縁膜11には、その表面からゲート配線層9の第1の部分9aと第2の部分9bとにそれぞれ達する第1の開口部20a及び第2の開口部20bが形成される。この第1の開口部20a及び第2の開口部20bを介して、ゲート配線層9に電気的に接続されるゲートメタル配線21が形成される。図1に示したようにチップコーナー部に形成されたゲートパッドからワイヤボンディング等により、ゲートメタル配線は、図示しない外部のゲート端子に電気的に接続される。これにより、ゲート電極8は、ゲート配線層9及びゲートメタル配線21を介して、外部のゲート端子に電気的に接続される。ゲート配線層9で囲まれた内部の素子領域には、ソース電極22が、層間絶縁膜11を介してゲート電極8上に、n形ソース層15上に、p形コンタクト層上に、及びp形キャリア排出層18上に形成され、n形ソース層15、p形コンタクト層、及びp形キャリア排出層18と電気的に接続される。ソース電極22は、ワイヤボンディング等により図示しないソース端子に電気的に接続される。ドレイン電極23が、n形ドレイン層1のn-形ドリフト層2とは反対側の表面に電気的に接続されるように形成される。ドレイン電極23も、他の電極と同様に図示しないドレイン端子に電気的に接続される。次に、本実施形態に係るMOSFET100の動作及び特徴に関して以下に説明する。ソース電極23に対して正の電圧をドレイン電極23に印加した状態でゲート電極8に閾値をこえる正の電圧が印加されると、反転分布により生じた電子のチャネル層が、p形ベース層14aのゲート絶縁膜6と隣接する領域に形成される。この結果、電子がソース電極22から、n形ソース層15、チャネル層、n-形ドリフト層、及びn形ドレイン層を経由して、ドレイン電極23へ流れ、MOSFET100はオン状態となる。ここで、ゲート電極8の上面上に形成された層間絶縁膜11の上面が、n-形ドリフト層2の第1の表面5よりもトレンチ4の内部に向かってn形ドレイン層側に配置されることで、n形ソース層15は、n-形ドリフト層2の第1の表面5を介してソース電極22と電気的に接続されるだけでなく、トレンチ4の側壁の上端を介してもソース電極22と電気的に接続される。このため、n形ソース層15とソース電極22とのコンタクト抵抗が低くなるので、MOSFET100のオン抵抗が低くなる。ゲート電極8の上面上に形成された層間絶縁膜11の厚さが薄いほど、トレンチ4の上端におけるn形ソース層15とソース電極22との接触面積が大きくなるので、MOSFET100のオン抵抗がさらに低減されることが可能となる。また、後述の製造方法にて説明するが、層間絶縁膜11に形成されたリセス13の第1の側壁13a及び第2の側壁13bが上述のように、n-形ドリフト層2の第1の表面に対して垂直でないことにより、垂直である場合に比べて、その下に形成されるp形キャリア排出層18のゲート配線層9の第2の部分9b側の端部の曲率が緩和される。この結果、MOSFET100がオフ状態のときにn-形ドリフト層2からp形ベース層終端部14bに広がった空乏層の等電位線の間隔が、p形キャリア排出層18のゲート配線層9の第2の部分9b側の端部において広がるので、電界集中が緩和されてMOSFET100の耐圧が向上する。次に、本実施形態に係るMOSFET100の製造方法を図3~図8を用いて説明する。図3~図8は、本実施形態に係るMOSFET100の製造工程の一部の、図2における断面と同じ断面図である。図3に示したように、n形ドレイン層1の上に、n-形ドリフト層2が形成される。これは、n形シリコン基板の上にエピタキシャル成長によりn-形エピタキシャル層を形成することで得ることができるほか、n-形基板の裏面にn形不純物をイオン注入して熱処理による拡散することによりn形エピタキシャル層を形成することでも得ることが可能であり、通常のMOSFETの製造プロセスにより作成することが可能である。p形ガードリング層3が、n-形ドリフト層2の第1の表面5の、ゲート配線層9の第1の部分9a及び第2の部分9bが形成されることになる位置に形成される。p形ガードリング層3は、一例として、p形不純物のイオン注入と熱処理による拡散で形成可能である。複数のトレンチ4が、一例としてRIEReactiveIonEtchingにより、n-形ドリフト層2の第1の表面上で、上記p形ガードリング層3で囲まれた領域内に形成され、n-形ドリフト層2の第1の表面5からn-形ドリフト層2の内部に向かって延伸するとともに、Y方向にストライプ状に延伸する。トレンチ4のY方向における両端は、それぞれ、p形ガードリング層3の対向する部分のそれぞれの内部に形成される。ゲート絶縁膜6が、トレンチ4の底面と側壁上を覆うように形成される。ゲート絶縁膜6は、熱酸化若しくはCVDによるシリコン酸化膜で形成されることもできるが、SiNやSiNOなどでもよく、Al2O3等の他の誘電体膜でも可能である。絶縁膜7が、ゲート絶縁膜と同様にして同様の材料でn-形ドリフト層2の第1の表面5上を覆うように形成され、トレンチ4の側壁の上端でゲート絶縁膜6と接続される。絶縁膜7は、ゲート絶縁膜6と一体で形成されてもよく、予めn-形ドリフト層2の第1の表面5上に形成されている他の絶縁膜の上に形成されることも可能である。ポリシリコンが、ゲート絶縁膜6を介してトレンチ4内に埋め込まれるように、絶縁膜7を介してn-形ドリフト層2の第1の表面5上の全面に形成される。次に、既存のシリコンプロセスのリソグラフィー技術を用いて形成された所望のパターンを有する図示しないレジストマスクを用いて、ポリシリコンがエッチングされることで、このポリシリコンからなるゲート電極8とゲート配線層9とが形成される。ゲート電極8は、トレンチ4内にゲート絶縁膜6を介して埋め込まれ、Y方向に延伸し、その上面はn-形ドリフト層2の第1の表面5よりもトレンチ4の内部に後退して形成される。ゲート配線層9は、絶縁膜7を介してn-形ドリフト層2の第1の表面上に形成され、第1の部分9aと第2の部分9bとを有する。ゲート配線層9の第1の部分9aは、Y方向においてその一端がゲート電極8の一端と重なりあい、その重なった部分でポリシリコンからなる接続部10によりゲート電極8の一端と接合される。すなわち、ゲート配線層9の第1の部分9aの一端は、Y方向においてゲート電極8の一端とn-形ドリフト層2の第1の表面5に垂直な方向図中Z方向で接続される。さらにゲート配線層9の第1の部分9aは、Y方向と直交するX方向に延伸する。ゲート配線層9の第2の部分9bは、ゲート配線層9の第1の部分9aと直交してY方向に延伸する。ゲート配線層9の第1の部分9aと第2の部分9bとは、上記複数のトレンチ4内に形成されたゲート電極8を取り囲むように形成される。最も外側のゲート電極8は、ゲート配線層9の第1の部分9aと第2の部分9bとで囲まれた領域内に形成される。ゲート配線層9の第1の部分9a及び第2の部分9bは、それぞれ、n-形ドリフト層2の第1の表面5上に形成されたp形ガードリング層3の直上に形成される。次に、図4に示したように、層間絶縁膜11が、トレンチ4内のゲート電極8の上面上及びn-形ドリフト層2の第1の表面5上の全体に形成される。層間絶縁膜11は、ゲート絶縁膜6及び絶縁膜7と同様の材料でよく、熱酸化膜、CVDによるシリコン酸化膜、SiN又は、SiNO等の窒化膜、及びAl2O3などの誘電体膜を用いることができる。次に、既存のシリコンプロセスのリソグラフィー技術を用いて、レジストマスク12がゲート配線層9を覆うように、層間絶縁膜11上に形成される。レジストマスク12は、第1の部分12aと第2の部分12bとを有する。レジストマスク12の第1の部分12aは、Y方向においてゲート配線層9の第1の部分9aを平面図にてZ方向から見たとき露出しないように覆い、ゲート配線層9の第1の部分9aに沿ってX方向に延伸する。レジストマスク12の第2の部分12bは、X方向においてゲート配線層9の第2の部分9bを平面図にて露出しないように覆い、ゲート配線層9の第2の部分9bに沿ってY方向に延伸し、レジストマスク12の第1の部分12aと直交する。レジストマスク12は、ゲート配線層同様に、MOSFET100の終端領域において素子領域を取り囲む環状構造を有する。次に、図5に示したように、層間絶縁膜11の表面のうちレジストマスク12から露出した部分が、ウエットエッチングにてエッチングされ、レジストマスク12に沿ってその内側にリセス13が形成される。リセス13は、第1の側壁13aと第2の側壁13bとを有し、底部にn-形ドリフト層2の第1の表面5が露出しない状態でウエットエッチングは停止される。ウエットエッチングのエッチング液は、既存のシリコンプロセスで使用されるものを用いることができる。リセス13の第1の側壁13aは、ゲート配線層9の第1の部分9aに沿ってX方向に延伸し、ゲート電極8上を交差し、n-形ドリフト層2の第1の表面5に垂直に形成されていない。層間絶縁膜11が、ウエットエッチングによりレジストマスク12の第1の部分12aの端部で等方的にエッチングされるため、リセス13の第1の側壁13aは、n-形ドリフト層2側に向かうほどゲート配線層9の第1の部分9aから離れていくように形成される。言い換えると、リセス13の第1の側壁13aは、n-形ドリフト層2側に凹んで形成される。なお、エッチング条件を変えることにより、リセス13の第1の側壁13aは、テーパー状に形成されることも可能である。リセス13の第2の側壁13bは、ゲート配線層9の第2の部分9bに沿ってY方向に延伸し、ゲート電極8と平行に、且つゲート配線層9の第2の部分9bと最も外側のゲート電極8との間に形成される。リセス13の第2の側壁13bも第1の側壁13aと同様に、n-形ドリフト層2の第1の表面5に垂直に形成されていない。層間絶縁膜11がウエットエッチングによりレジストマスク12の第2の部分12bの端部で等方的にエッチングされるため、リセス13の第2の側壁13bも同様に、n-形ドリフト層2側に向かうほどゲート配線層9の第2の部分9bから離れていくように形成される。言い換えると、リセス13の第2の側壁13bも、n-形ドリフト層2側に凹んで形成される。上記のように層間絶縁膜11をウエットエッチングすることにより、対向する上記第1の側壁13aとこれに直交して対向する上記第2の側壁13bとを有するリセス13が、ゲート配線層9の第1の部分9aと第2の部分9bとで囲まれた領域内の層間絶縁膜11の表面上に形成される。次に、図6に示したように、レジストマスク12を取り除いた後に、層間絶縁膜11の表面全体をドライエッチングによりエッチングする。ドライエッチングは、一例としてRIEで実施可能であるが、CDEChemicalDryEtchingなども実施が可能である。なお、層間絶縁膜11の表面が均一に制御よくエッチングできるエッチング方法であれば、ドライエッチング以外のエッチング方法でもよい。RIEで層間絶縁膜11の表面全体を均一にエッチングすることで、上記のウエットエッチングにより層間絶縁膜11の表面に形成されたリセス13は、その形状を維持しながら、層間絶縁膜11がエッチングされていく。n-形ドリフト層2の第1の表面5のうち、隣り合うトレンチ4に挟まれた部分X方向でトレンチに隣接する部分及びリセス13の第2の側壁13bとゲート電極8のうち最も外側のゲート電極8との間の部分と、更にn-形ドリフト層2のトレンチ4の側壁の上端の部分とが、リセス13の底面に露出したところでドライエッチングを終える。この結果、層間絶縁膜11のうちのトレンチ4内のゲート電極8の上面上に形成された部分は、n-形ドリフト層2の第1の表面5よりもn形ドレイン層1側に位置するように形成される。また、リセス13の第1の側壁13a及び第2の側壁13bは、上記ウエットエッチングで形成された形状を維持し、n-形ドリフト層2側に向かうほどゲート配線層9の第1の部分9a及び第2の部分9bからそれぞれ離れていくように形成される。言い換えると、リセス13の第1の側壁13a及び第2の側壁13bは、n-形ドリフト層2側に凹んだ形状を有する。このドライエッチングで、MOSFET100のチップが分離されるダイシングラインとなる部分に、層間絶縁膜11の開口部24が同時にエッチングされて形成されるが、プロセスの都合で別の工程でエッチングされることも可能である。次に図7に示したように、p形ベース層14aが、n-形ドリフト層2の第1の表面5のうち隣り合うトレンチで挟まれた部分に形成され、トレンチ4の側壁でゲート絶縁膜6に隣接するように形成される。p形ベース層14aのp形不純物濃度は、p形ガードリング層よりも高く設定される。p形ベース層14aの底は、トレンチ4内のゲート電極8の底よりも浅く、n-形ドリフト層2の第1の表面5側に形成される。p形ベース層終端部14bは、p形ベース層14aと同時にn-形ドリフト層2の第1の表面5のうちp形ガードリング層3と最も外側のゲート電極8との間に形成され、一端でゲート絶縁膜6と隣接し、その反対側の他端でp形ガードリング層3と接続される。p形ベース層14aとp形ベース終端部14bとは、ゲート配線層9上に形成された層間絶縁膜11及びゲート電極8をマスクに用いてp形不純物をn-形ドリフト層2の第1の表面5に注入することで一体的に形成されることができる。不純物の注入としては、一例として、イオン注入した後に熱拡散をすることで実施可能である。このとき、必要であれば、MOSFET100のダイシングラインとなる層間絶縁膜11の開口部24は、図示しないマスクで覆われていてもよい。本実施形態のMOSFET100の製造方法では、上述のように、p形ベース層14a及びp形ベース層終端部14bは、n-形ドリフト層2の第1の表面5にトレンチ4が形成された後に形成されるが、これはあくまでも一例である。p形ベース層14a及びp形ベース層終端部14bは、p形ガードリング層3と同様に、n-形ドリフト層2の第1の表面5にトレンチ4が形成される前に、n-形ドリフト層2の第1の表面5の所定の位置に予め形成されることも可能である。その後、トレンチ4が、n-形ドリフト層2の第1の表面5p形ベース層14aが形成されている部分からp形ベース層14a及びp形ベース層14bを貫通してn-形ドリフト層2の内部に達するように形成されることが可能である。次に、n形ソース層15が、隣り合うトレンチ4の間のn-形ドリフト層2の第1の表面5に形成されたp形ベース層14aの表面に形成され、n形ソース層15のn形不純物濃度は、n-形ドリフト層2のn形不純物濃度よりも高い。n形ソース層15は、下端部でゲート絶縁膜6を介してゲート電極8の上端と対向するように形成される。n形ソース層15は、ゲート電極8及びゲート配線層9上に形成された層間絶縁膜11をマスクに用いてn形不純物をn-形ドリフト層2の第1の表面5すなわち隣り合うトレンチ間に形成されたp形ベース層14aの表面に注入することで、p形ベース層14aの表面に形成される。n形不純物の注入は、p形ベース層14aと同様に一例としてイオン注入及びその後の熱拡散で実施可能である。このとき同時に、層間絶縁膜11の開口部24を介して、MOSFET100のチップのダイシングラインとなる部分のn-形ドリフト層2の第1の表面5上にn形チャネルストッパ層16が形成される。なお、図7では、p形ベース層終端部14bの表面上にはn形ソース層が形成されていないが、上記n形不純物の注入の時に、n形ソース層がその表面に形成されていてもよい。後述のp形キャリア排出層が形成されるときに、p形ベース層終端部14bの表面は、p形不純物により補償されてp形化するからである。次に、図8に示したように、隣り合うトレンチ4に挟まれたn形ソース層15を後述のp形不純物の注入から保護するために、レジストマスク17がn形ソース層15上に形成される。必要によりn形チャネルストッパ層16も保護するために、レジストマスク17で覆われる。レジストマスク17は、Y方向に沿って図示しない複数の開口部を有する。この開口部は、例えばX方向に延伸し、Y方向に離間して配列されたストライプ状の開口部であってもよい。このレジストマスク17、ゲート電極8、及びゲート配線層9上に形成された層間絶縁膜11をマスクに用いて、p形不純物がn-形ドリフト層2の第1の表面5に形成されたp形ベース層14a及びp形ベース層終端部14bのそれぞれの表面に注入される。この結果、図示しないp形コンタクト層が、隣り合うトレンチ4の間のp形ベース層14aの表面のうち上述のレジストマスク17の開口部に対応する部分に選択的に形成されて、p形ベース層14aと電気的に接続され、Y方向にそってn形ソース層15と交互に配列される。p形コンタクト層が形成される部分にもともとn形ソース層15が形成されていたとしても、p形不純物が十分に注入されることで不純物が補償されてp形コンタクト層が形成可能である。また、上記p形コンタクトがp形ベース層14a上に選択的に形成されるのと同時に、p形キャリア排出層18が、p形ベース終端部14bの表面のうち、最も外側のゲート電極8とリセス13の第2の側壁13bとの間の部分に形成される。ここで、リセス13の第2の側壁13bの形状は、前述のウエットエッチングで形成された形状を維持し、n-形ドリフト層2側に向かうほどゲート配線層9の第2の部分9bから離れていくように形成されている。言い換えると、リセス13の第2の側壁13bは、n-形ドリフト層2側に凹んだ形状を有する。このため、p形不純物がp形ベース層終端部14bに注入される際に、リセス13の第2の側壁13bがマスクとなる層間絶縁膜11の端部になるので、リセス13の第2の側壁13bからゲート配線層9の第2の部分9bに向かって、p形ベース層14bの表面上に注入されるp形不純物量が徐々に減少していく。その結果、リセス13の第2の側壁13bの形状がn-形ドリフト層2の第1の表面に対して垂直に形成されている場合に比べて、p形キャリア排出層18は、ゲート配線層9の第2の部分9b側の端部において緩やかな曲率を有する形状になる。なお、図7のn形ソース層15の形成時にp形ベース層終端部14bの表面にはn形ソース層15が形成されていなかったが、同時に形成されていたとしても、上記p形不純物の注入が十分に行われれば、p形キャリア排出層18は、上記p形コンタクト層と同様に不純物が補償されてp形ベース層終端部14b上に形成可能である。なお、上記p形不純物の注入も、一例としてp形不純物のイオン注入とその後の熱処理による拡散で実施可能である。次に、図2に示したように、レジストマスク17を取り除いた後に、ゲート配線層9の第1の部分9a及び第2の部分9bに達する第1の開口部20a及び第2の開口部20bが既存のシリコンプロセス技術により形成される。なお、これらの開口部20a及び20bは、前述のドライエッチングで層間絶縁膜11がエッチングされて、リセス13の底部にn-形ドリフト層2の第1の表面5が露出する時に同時に形成されることも可能である。開口部20a及び20bの形成は、プロセスの都合に応じて適切な時期に実施すればよい。ゲートメタル配線21が、層間絶縁膜11の第1の開口部20a及び20bを介してゲート配線層9の第1の部分9a及び第2の部分9bに電気的に接続されるように形成される。ソース電極22が、リセス13内の、n形ソース層15上、p形キャリア排出層18上、及び層間絶縁膜11を介したゲート電極8上に形成され、n形ソース層15、p形ベース層14a、及びp形キャリア排出層18と電気的に接続される。ここで、ゲートメタル配線層21及びソース電極22は、MOSFET100のチップ表面全体に金属を形成した後に、既存のリソグラフィー技術とエッチング技術によりパターニングされることで形成可能である。ゲートメタル配線層21及びソース電極21は、例えば、アルミニウム、銅、金などの、半導体の電極として用いられる既存の金属材料でよい。ドレイン電極が、n形ドレイン層1のn-形ドリフト層2とは反対側の表面に電気的に接続されるように形成される。ドレイン電極23も、ソース電極22及びゲート電極21と同様に既存の金属材料であればよい。以上説明した本実施形態に係る製造方法により、本実施形態に係るMOSFET100が製造されることが可能である。次に本実施形態に係るMOSFET100の製造方法の効果を説明するために、比較例のMOSFETの製造方法を説明する。なお、本実施の形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。本実施の形態との相異点について主に説明する。図9は、比較例に係るMOSFETの製造方法の製造工程の一部の、a図1の平面図のA-A線の位置に相当する位置での断面図、及びb図1の平面図のB-B線に相当する位置での断面図である。図9の製造工程は、本実施形態に係るMOSFETの製造方法における、図5及び図6にかけての製造工程に相当する。比較例のMOSFETの製造方法は、本実施形態の製造方法の図4まで、すなわち、ゲート配線層9を覆うように層間絶縁膜の上にマスクが形成されるところまでは、本実施形態の製造方法と同じ製造工程を備える。本実施形態のMOSFETの製造方法では、図5に示したように、層間絶縁膜11の表面のうちゲート配線層9を覆うレジストマスク12から露出した部分を最初にウエットエッチングでエッチングを行うことで、前述の第1の側壁13a及び第2の側壁13bを有するリセス13が形成される。その後、レジストマスク12が取り除かれて、リセス13を表面に有する層間絶縁膜11の表面全体をドライエッチングによりエッチングすることで、n-形ドリフト層2の第1の表面5のうち、隣り合うトレンチ4に挟まれた部分及びリセス13の第2の側壁13bとゲート電極8のうち最も外側のゲート電極8との間の部分と、更にn-形ドリフト層2のトレンチ4の側壁の上端の部分とが、リセス13の底面に露出されてエッチングを終える。これに対して、比較例のMOSFETの製造方法では、図9に示したように、層間絶縁膜11の表面のうちゲート配線層9を覆うレジストマスク12から露出した部分を、直接ドライエッチングでエッチングを行うことで、第1の側壁113a及び第2の側壁113bを有するリセス113が形成される。この点で、本実施形態のMOSFETの製造方法と相異する。以後のプロセスは後述するように本実施形態の製造方法と同じ製造工程を備える。比較例の製造方法で層間絶縁膜11の表面に形成されたリセス113の第1の側壁113a及び第2の側壁113bは、本実施形態に係るリセス13の第1の側壁13a及び第2の側壁13bと同じように、ゲート配線層9の第1の部分9aと第2の部分9bとに沿ってそれぞれ形成されるが、その形状が本実施形態に係るリセス13と相異する。比較例の第1の側壁113a及び第2の側壁113bは、ドライエッチングが異方性エッチングなので、図9に示したように、レジストマスク12の端部からn-形ドリフト層2の第1の表面5に向かってほぼ垂直に形成される。また、比較例のリセス113の底面と第1の側壁113a及び第2の側壁113bとが交差する部分では、直角に形成されずに、それぞれの側壁に沿ってリセス113の底面よりもさらにn-形ドリフト層2側に向かって凸部Tが形成される。以後、この凸部が形成される現象をトレンチングと称する。ドライエッチングでは、レジストマスク12と層間絶縁膜11の境界部は、層間絶縁膜11の表面のエッチング速度に比べて、エッチング速度が速いという特徴がある。このため、表面にレジストマスク12と層間絶縁膜11が共に露出した状態でドライエッチングが行われると、図9に示したように、層間絶縁膜11のエッチングは、レジストマスク12の端部に沿って局所的に速いので、トレンチングが発生する。本実施形態のMOSFETの製造方法と同様に、図10に示したように、n-形ドリフト層2の第1の表面5が露出したところで、ドライエッチングを停止し、レジストマスク12が取り除かれる。図10aに示したように、比較例のMOSFETの製造方法ではトレンチングが発生してしまうために、ゲート電極8上の層間絶縁膜11の厚さを本実施形態のMOSFETの製造方法に比べて薄くすることができない。比較例のMOSFETの製造方法では、ゲート電極8上の層間絶縁膜11の厚さが薄すぎると、層間絶縁膜11の表面に形成されたリセス113の第1の側壁113aとゲート電極8が交差する部分で、トレンチングにより生じた凸部Tにより層間絶縁膜11に開口部が形成されるためである。この層間絶縁膜11の開口が形成されると、この後に形成されたソース電極22とゲート電極8との絶縁がとれなくなってしまう。したがって、このトレンチングによる凸部Tの部分で、ソート電極とゲート電極との絶縁がとれるのに十分な厚さを層間絶縁膜11が有する必要がある。その後、図11に示したように、本実施形態に係るMOSFETの製造方法と同様な工程を経て、p形ベース層14a、p形ベース層終端部14b、n形ソース層15、チャネルストッパ層16、p形コンタクト層、及びp形キャリア排出層118が形成される。ここで、p形キャリア排出層118は、本実施形態に係るMOSFETの製造方法と同じような工程で、層間絶縁膜11の表面に形成されたリセス113の第2の側壁113bと最も外側に形成されたゲート電極8をマスクに用いてp形不純物がp形ベース層終端部14bの表面に注入されて形成される。しかしながら、比較例のMOSFETの製造方法では、上述のように初めにウエットエッチングを行わずにドライエッチングで、レジストマスク12から露出した層間絶縁膜11の表面をエッチングしているために、層間絶縁膜11に形成されたリセス113の第1の側壁113a及び第2の側壁113bが、n-形ドリフト層2の第1の表面5に対してほぼ垂直に形成されており、この点で本実施形態に係るMOSFETの製造方法と相異する。このため、p形不純物が注入される際に、リセス113の第2の側壁113bがマスクとなる層間絶縁膜11の端部になるので、p形ベース層終端部14bの表面に注入されるp形不純物量が、リセス113の第2の側壁113bからゲート配線層9の第2の部分9bに向かって急激に減少するので、p形キャリア排出層118のゲート配線層9b側の端部は、本実施形態に係るMOSFET100のp形キャリア排出層18のゲート配線層9b側の端部より大きな曲率を有する。その後、図12に示したように、本実施形態に係るMOSFETの製造方法と同様な工程を経て、ゲートメタル配線21、ソース電極22、及びドレイン電極23が形成される。上記のように比較例のMOSFETの製造方法により製造されたMOSFET101は、本実施形態の製造方法により製造されたMOSFET100よりもトレンチ4内に埋め込まれたゲート電極8上に形成される層間絶縁膜11が厚いので、層間絶縁膜11の上面がn-形ドリフト層2の第1の表面5よりもn形ドレイン層側に形成されることが困難となる。また、比較例のMOSFETの製造方法で製造されたMOSFET101のp形キャリア排出層118のゲート配線層9b側の端部は、本実施形態に係るMOSFET100のp形キャリア排出層18のゲート配線層9b側の端部より大きな曲率を有する。これらの特徴は、図9に示したように、レジストマスク8で露出した素子領域となる層間絶縁膜11の表面を、ウエットエッチングを最初に実施することなく直接ドライエッチングでエッチングを実施して、層間絶縁膜11の表面上にリセス113を形成したことが原因である。これに対して、本実施形態に係るMOSFET100の製造方法では、層間絶縁膜11の表面のうちゲート配線層9を覆うレジストマスク12から露出した部分を最初にウエットエッチングでエッチングを行うことで、前述の第1の側壁13a及び第2の側壁13bを有するリセス13が形成される。その後、レジストマスク12が取り除かれて、リセス13を表面に有する層間絶縁膜11の表面全体をドライエッチングによりエッチングして、n-形ドリフト層2の第1の表面5のうち、隣り合うトレンチ4に挟まれた部分及びリセス13の第2の側壁13bとゲート電極8のうち最も外側のゲート電極8との間の部分と、更にn-形ドリフト層2のうちトレンチ4の側壁の上端の部分とが、リセス13の底面に露出される。このような工程を含むことで、本実勢形態に係るMOSFET100の製造方法では、層間絶縁膜11の表面に形成されたリセス13の底面と第1の側壁13a及び第2の側壁13bとが交差する部分で、比較例のMOSFET101の製造方法と違いトレンチングが発生しない。このために、トレンチ4内に埋め込まれたゲート電極8の上面上に形成された層間絶縁膜8の厚さを薄くすることができ、トレンチ4の側壁の上端に露出するn形ソース層15の表面積を増やすことができるので、本実施形態に係る製造方法で製造されたMOSFET100は、比較例の製造方法で製造されたMOSFET101に比べて、n形ソース層15とソース電極の接触抵抗が低くなりオン抵抗が低くなる。また、層間絶縁膜11の表面に形成されたリセス13の第1の側壁13a及び第2の側壁13bの形状が、n-形ドリフト層2側に向かうほどゲート配線層9の第2の部分9bから離れていくように形成されている。言い換えると、リセス13の第2の側壁13bは、n-形ドリフト層2側に凹んだ形状を有する。p形不純物がp形ベース層終端部14bに注入される際に、リセス13の第2の側壁13bがマスクとなる層間絶縁膜11の端部になるので、リセス13の第2の側壁13bからゲート配線層9の第2の部分9bに向かって、p形ベース層14bの表面上に注入されるp形不純物量が徐々に減少していく。このため、リセス13の第2の側壁13bの形状がn-形ドリフト層2の第1の表面に対して垂直に形成されている場合に比べて、p形キャリア排出層18は、ゲート配線層9の第2の部分9b側の端部において緩やかな曲率を有する形状になる。その結果、本実施形態に係る製造方法で製造されたMOSFET100は、比較例の製造方法で製造されたMOSFET101に比べて、p形キャリア排出層18のゲート配線層9b側の端部における電界集中が緩和されて、終端部での耐圧が向上する。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。