複数の第1配線、前記第1配線に交差する複数の第2配線、並びに、前記複数の第1配線及び第2配線の交差部に設けられた複数のメモリセルからなるメモリセル層を有するメモリセルアレイと、前記第1配線及び前記第2配線を介して前記メモリセルにアクセスするアクセス回路とを備え、前記メモリセルは、第1極性の電圧が印加された場合と前記第1極性と異なる第2極性の電圧が印加された場合で非対称な電圧-電流特性を有し、前記メモリセルは、第1状態、前記第1状態よりも抵抗値が高い第2状態及び第3状態を有し、1前記第2状態の場合、前記第1極性の第1電圧の印加によって前記第1状態に遷移し、2前記第1状態の場合、前記第2極性の第2電圧の印加によって前記第2状態に遷移し、3前記第1状態の場合、前記第2極性の第3電圧第3電圧<第2電圧の印加によって前記第3状態に遷移し、4前記第3状態の場合、前記第1極性の第4電圧第4電圧<第1電圧の印加によって前記第1状態に遷移し、前記メモリセルは、2値のデータを前記第2状態及び前記第3状態に対応付けて記憶し、前記アクセス回路は、前記第1配線の電圧の低下に応じて、当該第1配線に流れる電流を制限し、遮断する電流制限回路と、前記第1配線の電圧の低下に応じて、当該第1配線に接続された前記メモリセルが前記第1状態か否かを判別する状態検知回路とを有し、アクセス対象である前記メモリセルを選択メモリセル、当該選択メモリセルに接続された前記第1配線を選択第1配線、当該選択メモリセルに接続された前記第2配線を選択第2配線とした場合、前記アクセス回路は、前記第2状態の前記選択メモリセルを前記第3状態に遷移させる際、前記選択第2配線を基準電圧、前記選択第1配線に前記基準電圧よりも前記第1電圧だけ高い第1電圧を設定して前記選択メモリセルを前記第1状態に遷移させ、前記選択第1配線をフローティング状態にし、前記選択第2配線を前記基準電圧及び前記第1電圧の中間電圧に設定し、前記第1状態の前記選択メモリセルを前記第3状態に遷移させ、アクセス対象である前記メモリセルを選択メモリセル、その他の前記メモリセルを非選択メモリセルとした場合、前記アクセス回路は、前記選択メモリセルにアクセスする際、前記非選択メモリセルに接続された前記第1配線及び前記第2配線の少なくとも一方をフローティング状態にする。ことを特徴とする半導体記憶装置。複数の第1配線、前記第1配線に交差する複数の第2配線、並びに、前記複数の第1配線及び第2配線の交差部に設けられた複数のメモリセルからなるメモリセル層を有するメモリセルアレイを備え、前記メモリセルは、第1極性の電圧が印加された場合と前記第1極性と異なる第2極性の電圧が印加された場合で非対称な電圧-電流特性を有し、前記メモリセルは、第1状態、前記第1状態よりも抵抗値が高い第2状態及び第3状態を有し、1前記第2状態の場合、前記第1極性の第1電圧の印加によって前記第1状態に遷移し、2前記第1状態の場合、前記第2極性の第2電圧の印加によって前記第2状態に遷移し、3前記第1状態の場合、前記第2極性の第3電圧第3電圧<第2電圧の印加によって前記第3状態に遷移し、4前記第3状態の場合、前記第1極性の第4電圧第4電圧<第1電圧の印加によって前記第1状態に遷移することを特徴とする半導体記憶装置。前記第1配線及び前記第2配線を介して前記メモリセルにアクセスするアクセス回路を備え、アクセス対象である前記メモリセルを選択メモリセル、当該選択メモリセルに接続された前記第1配線を選択第1配線、当該選択メモリセルに接続された前記第2配線を選択第2配線とした場合、前記アクセス回路は、前記第2状態の前記選択メモリセルを前記第3状態に遷移させる際、前記選択第2配線を基準電圧、前記選択第1配線に前記基準電圧よりも前記第1電圧だけ高い第1電圧を設定して前記選択メモリセルを前記第1状態に遷移させ、前記選択第1配線をフローティング状態にし、前記選択第2配線を前記基準電圧及び前記第1電圧の中間電圧に設定し、前記第1状態の前記選択メモリセルを前記第3状態に遷移させることを特徴とする請求項2記載の半導体記憶装置。前記第1配線及び前記第2配線を介して前記メモリセルにアクセスするアクセス回路を備え、アクセス対象である前記メモリセルを選択メモリセル、その他の前記メモリセルを非選択メモリセルとした場合、前記アクセス回路は、前記選択メモリセルにアクセスする際、前記非選択メモリセルに接続された前記第1配線及び前記第2配線の少なくとも一方をフローティング状態にすることを特徴とする請求項2又は3記載の半導体記憶装置。前記メモリセルは、2値のデータを前記第2状態及び前記第3状態に対応付けて記憶することを特徴とする請求項2~4のいずれか1項記載の半導体記憶装置。前記第1配線及び前記第2配線を介して前記メモリセルにアクセスするアクセス回路を備え、前記アクセス回路は、前記第1配線の電圧の低下に応じて、当該第1配線に流れる電流を制限し、遮断する電流制限回路を有することを特徴とする請求項2~5のいずれか1項記載の半導体記憶装置。前記第1配線及び前記第2配線を介して前記メモリセルにアクセスするアクセス回路を備え、前記アクセス回路は、前記第1配線の電圧の低下に応じて、当該第1配線に接続された前記メモリセルが前記第1状態か否かを判別する状態検知回路を有することを特徴とする請求項2~6のいずれか1項記載の半導体記憶装置。メモリセルの電圧印加履歴を利用しつつ、低消費電力且つ大容量を実現した半導体記憶装置を提供することを目的とする。実施形態に係る半導体記憶装置は、複数の第1配線、前記第1配線に交差する複数の第2配線、並びに、前記複数の第1配線及び第2配線の交差部に設けられた複数のメモリセルからなるメモリセル層を有するメモリセルアレイを備え、前記メモリセルは、第1極性の電圧が印加された場合と前記第1極性と異なる第2極性の電圧が印加された場合で非対称な電圧-電流特性を有し、前記メモリセルは、第1状態、前記第1状態よりも抵抗値が高い第2状態及び第3状態を有し、1前記第2状態の場合、前記第1極性の第1電圧の印加によって前記第1状態に遷移し、2前記第1状態の場合、前記第2極性の第2電圧の印加によって前記第2状態に遷移し、3前記第1状態の場合、前記第2極性の第3電圧第3電圧<第2電圧の印加によって前記第3状態に遷移し、4前記第3状態の場合、前記第1極性の第4電圧第4電圧<第1電圧の印加によって前記第1状態に遷移することを特徴とする。以下、図面を参照しながら実施形態に係る半導体記憶装置について説明する。[半導体記憶装置の構成]<全体構成>先ず、実施形態に係る半導体記憶装置の全体構成について説明する。図1は、実施形態に係る半導体記憶装置のブロック図である。この半導体記憶装置は、メモリセルアレイ1を備える。メモリセルアレイ1は、複数積層されたメモリセルマットMMメモリセル層を有する。各メモリセルマットMMは、複数のビット線BL第1配線及び複数のワード線WL第2配線と、これらワード線WL及びビット線BLで選択されるメモリセルMCを有する。メモリセルマットMMのビット線BLには、ビット線BLを制御し、メモリセルMCのデータ消去、メモリセルMCへのデータ書き込み及びメモリセルMCからのデータ読み出しをするカラム制御回路2が電気的に接続されている。以下において、メモリセルMCのデータ消去及びメモリセルMCへのデータ書き込みをまとめて書き込み動作と呼び、メモリセルMCからのデータ読み出しを読み出し動作と呼ぶ。また、書き込み動作及び読み出し動作をまとめてアクセス動作と呼ぶ。カラム制御回路2は、ビット線BLを選択するカラムデコーダ2a、ビット線BLをアクセス動作に必要な電圧に設定するビット線ドライバ2bと、メモリセルMCに流れる電流を検知増幅してメモリセルMCが記憶するデータを判定するセンスアンプ部2cを有する。一方、メモリセルマットMMのワード線WLには、アクセス動作時にワード線WLを選択するロウ制御回路3が電気的に接続されている。ロウ制御回路3は、ワード線WLを選択するロウデコーダ3a、ワード線WLをアクセス動作に必要な電圧に設定するワード線ドライバ3bを有する。なお、このロウ制御回路3は、カラム制御回路2と共にアクセス回路に含まれる。<メモリセル>次に、メモリセルMCに用いるメモリ素子の状態変化について説明する。図2は、実施形態に係るメモリ素子の電圧印加で生じる状態変化を説明する図である。抵抗変化型のメモリ素子には、銀イオンなどのフィラメント形成を利用したイオンメモリがある。このメモリ素子は、印加電圧の向きによって非対称な抵抗値を示すが、その機構は、おおよそ図2の様になる。以下では、紙面において、メモリ素子の上側をカソード、下側をアノードと呼ぶ。また、メモリ素子に掛かるバイアスのうち、アノード側よりもカソード側の電圧が低いバイアスを順方向バイアス第1極性の電圧、アノード側よりもカソード側の電圧が高いバイアスを逆方向バイアス第2極性の電圧と呼ぶ。メモリ素子は、金属イオン中に形成されるフィラメントの状態に応じて、リセット状態第2状態、弱リセット状態第3状態、w-resetとも呼ぶ、セット状態第1状態、バタフライ状態、及び溶断状態の5つの状態を有する。金属イオンは、金属イオンがカソード側で析出して成長すると考えることにするが、この成長の核となる位置が安定した状態がリセット状態である。リセット状態では、メモリ素子の抵抗は高い。なお、フィラメントの形成はアノード側から金属イオンが流れ出して、図2とは成長向きが異なるとすると考えもあることを付け加えておく。いずれにしろフィラメントの電極との接触状況は同じである。リセット状態のメモリ素子に対してセット電圧Vset第1電圧以上の順方向バイアスを掛けると、金属イオンの析出が急速に成長し、メモリ素子のアノードとカソードがフィラメントによって繋がる図中のa0。この状態がセット状態である。セット状態では、メモリ素子の抵抗は低い。このセット状態のメモリ素子に対してバイアスを掛けると、このバイアスの向き及び維持される時間によって、メモリ素子には電圧印加履歴ができる。金属イオンをメモリ素子として利用するには、メモリ素子に対して逆方向バイアスを掛けると、フィラメントをアノードから切り離す図中のa1。この状態が弱リセット状態である。弱リセット状態では、メモリ素子の抵抗は高い。弱リセット状態のメモリ素子に対し、更に大きいリセット電圧Vreset第2電圧以上の逆方向バイアスを掛けると、フィラメントが消滅し、メモリ素子はリセット状態に戻る図中のa2。一方、弱リセット状態のメモリ素子に対して順方向バイアスを掛けると、そのバイアスが小さい場合であっても、メモリ素子は容易にセット状態に遷移する図中のa1。つまり、メモリ素子に対して小さい順方向バイアスを掛け、その時のメモリ素子の抵抗の変化を見ることで、メモリ素子が弱リセット状態であったか否かを判別することができる。仮に、メモリ素子がリセット状態であった場合、メモリ素子に対して小さい順方向バイアスを掛けてもフィラメントの形成が進行しないため、メモリ素子は高抵抗のままである。セット状態のメモリ素子に対し、更に順方向バイアスを掛け続けると、フィラメントは成長し完全にアノードに繋がってしまう図中のa3。この場合、メモリ素子には、逆方向バイアスを掛けることができなくなるため、メモリ素子を弱リセット状態或いはリセット状態に戻すことができなくなる。この状態がバタフライ状態である。なお、バタフライとは、メモリ素子の電圧-電流特性のグラフの形状がチョウのハネの様な形状になるため、そのように呼んでいる。一旦、メモリ素子がバタフライ状態になると、メモリ素子の電圧-電流特性が非線形でなくなるため、メモリ素子は、書き換え可能なメモリセルMCとして利用できなくなる。バタフライ状態のメモリ素子は、アノードとカソードが短絡された状態であるため、後述するフローティングアクセス方式のアクセス動作を行う上で好ましくない。そのため、バタフライ状態のメモリ素子が生じた場合、メモリ素子に電流を流してフィラメントを溶断する図中のa4。この状態が溶断状態である。溶断状態のメモリ素子は、永久的にアノードとカソードが開放された状態であり、高抵抗の状態であるため、書き換え可能なメモリセルMCとしては利用することはできない。しかし、フィラメントが溶断されたことで、他のメモリセルMCに悪影響を及ぼすことはなくなる。実施形態では、以上のメモリ素子を不揮発性のメモリセルMCとして利用するに当たって、リセット状態をデータ‘1’、弱リセット状態をデータ‘0’に対応付けて、データを記憶することにする。そして、セット状態は、メモリ素子を弱リセットに遷移させる際、或いは、メモリ素子が弱リセット状態かを判別する際に現れることになる。次に、前述のメモリ素子をメモリセルMCとして用いた場合のメモリセルMCの電圧-電流特性について説明する。図3中Aは、実施形態に係るメモリセルMCの回路記号を示す図である。図中のノードNaがアノード、ノードNcがカソードを表わしている。図3中Bは、実施形態に係るメモリセルMCの電圧-電流特性を示す図である。図中のグラフは、横軸にメモリセルMCに印加する電圧V、縦軸にメモリセルMCに流れるセル電流の対数値Iを取ったものである。始めに、セット状態及びリセット状態間を遷移する際のメモリセルMCの電圧-電流特性について説明する。メモリセルMCは、図3中Bに示すように、バイアスの方向によって電圧-電流特性が非対称となる性質を有する。メモリセルMCの電圧-電流特性は、印加電圧V=0の近傍を除いて、セル電流をI~AexpαVA、αは定数で近似することができる。リセット状態のメモリセルMCに順方向バイアスを掛けた場合、リセット状態のメモリセルMCに逆方向バイアスを掛けた場合及びセット状態のメモリセルMCに逆方向バイアスを掛けた場合の係数αは同程度となる。これに対して、セット状態のメモリセルMCに順方向バイアスを掛けた場合の係数αは格段に大きくなる。なお、印加電圧V=0の近傍では、lnIは、±∞となる。リセット状態のメモリセルMCに順方向バイアスを掛けた場合、印加電圧Vが0V近傍からセット電圧Vsetまでの範囲では、メモリセルMCはリセット状態のままであり、メモリセルMCに流れるセル電流Iは印加電圧Vの変化に応じて可逆的に変化する図中のa0。そして、印加電圧Vがセット電圧Vset以上になると、メモリセルMCの状態は、リセット状態からセット状態に非可逆的に遷移するセット動作図中のa1。一方、セット状態のメモリセルMCに順方向バイアスをかけた場合、メモリセルMCに流れるセル電流Iは印加電圧Vの変化に応じて可逆的に変化する図中のa2。しかし、セット状態のメモリセルMCは、順方向バイアスを掛けている限り、印加電圧Vを大きくしていってもリセット状態に遷移しない。リセット状態のメモリセルMCに逆方向バイアスをかけた場合、メモリセルMCに流れるセル電流Iは印加電圧Vの変化に応じて可逆的に変化する図中のa3。しかし、リセット状態のメモリセルMCは、逆方向バイアスを掛けている限り、印加電圧Vを大きくしていってもセット状態に遷移しない。一方、セット状態のメモリセルMCに逆方向バイアスを掛けた場合、印加電圧Vから電圧-Vresetまでの範囲では、メモリセルMCはセット状態のままであり、メモリセルMCに流れるセル電流Iは印加電圧Vの変化に応じて可逆的に変化する図中のa3。そして、印加電圧Vが電圧-Vreset以下になると、メモリセルMCの状態は、セット状態からリセット状態に非可逆的に遷移するリセット動作。続いて、弱リセット状態及びリセット状態間を遷移する際のメモリセルMCの電圧-電流特性について説明する。なお、弱リセット状態からの状態変化及び弱リセット状態への状態変化弱リセット動作については、図3中Bにおいて太い破線で示している。メモリセルMCは、電圧-Vreset以下の電圧Vが印加されている限り、リセット状態を維持する図中のa4。この特性は、概ねセット電圧Vset以上の電圧Vが印加されるまで、印加電圧Vに対して可逆的に維持される。メモリセルMCは、セット電圧Vset以上の電圧Vが印加されると、セット状態に遷移する。この場合、メモリセルMCにセット電圧Vsetよりもかなり大きな電圧を印加するか、セット電圧Vsetを長時間印加するかでない限り、セット状態が維持される。セット状態のメモリセルMCに、0Vに近い電圧-Vwrst以下では、Vwrstを弱リセット電圧第3電圧と呼ぶを印加すると、メモリセルMCは、セット状態から弱リセット状態に徐々に遷移する図中のa5。この弱リセット状態のメモリセルMCの電圧-電流特性は、リセット状態のそれと近似している。但し、弱リセット状態のメモリセルMCの場合、リセット状態のメモリセルMCとは異なり、セット電圧Vsetよりも小さい読み出し電圧Vread第4電圧を印加するだけで、セット状態に遷移する図中のa6。電圧-Vwrst及び読み出し電圧Vreadの範囲の電圧変化では、電圧印加履歴によって、メモリセルMCの状態をセット状態ともリセット状態とも定まらない。そのため、メモリセルMCが弱リセット状態か否かの判別は、電圧-Vwrstから読み出し電圧Vreadまでの範囲を僅かに超えた電圧Vを印加して、メモリセルMCの抵抗変化をモニタする必要がある。そして、実施形態では、以上説明したセット状態を経なければ弱リセット状態に遷移せず、リセット状態にはどの状態からも遷移するというメモリセルMCの電圧印加履歴の特性を利用して、当該メモリセルMCにデータを記憶させる。なお、メモリセルMCにセット電圧Vsetよりもかなり大きな電圧を印加するか、セット電圧Vsetを長時間印加し続けた場合、メモリセルMCは、バタフライ状態となる。この場合、メモリセルMCは、可変的なメモリセルとしての働きは得られず、金属フィラメントで形成された電流フューズとみなせる。<メモリセルアレイ>次に、上記のメモリセルMCを用いたメモリセルアレイ1の構造について説明しておく。図4は、実施形態に係るメモリセルアレイ1の構造を示す図である。メモリセルアレイ1は、複数のメモリセルマットMMが積層された構造を持つ。各メモリセルマットMMは、ロウ方向に伸びる複数のワード線WL、カラム方向に伸びる複数のビット線BL、並びに、ワード線WL及びビット線BLの交差部に設けられたメモリセルMCを有する。メモリセルMCには、図4の例では、アノードにビット線BLが接続され、カソードにワード線WLが接続されている。つまり、1本のビット線BLには、複数のメモリセルMCのアノードが共有に接続されており、1本のワード線WLには、複数のメモリセルMCのカソードが共通に接続されている。また、各メモリセルマットMMは、上下に隣接するメモリセルマットMMとビット線BL又はワード線WLを共有している。例えば、図4に示すメモリセルマットMM1の場合、カラム方向に伸びるビット線BL00~BL02、ロウ方向に伸びるワード線WL10~WL12、並びに、ビット線BL00~BL02及びワード線WL10~WL12の各交差部に設けられたメモリセルMCを有する。また、下側で隣接するメモリセルマットMM0とビット線BL00~BL02を共有し、上側で隣接するメモリセルマットMM2とワード線WL00~WL02を共有している。なお、以下において、例えば、ビット線BL00とBL20のように、各メモリセルマットMMにおける同じ位置に配設されたビット線BLのまとまりをビット線グループと呼ぶ。同様に、ワード線WL00とWL10のように、各メモリセルマットMMにおける同じ位置に配設されたワード線WLのまとまりをワード線グループと呼ぶ。また、1つのビット線グループ及び1つのワード線グループの交差部に配置されたメモリセルMCのまとまりをメモリセルグループと呼ぶ。この場合、ロウ方向で同じ位置に配設されたビット線BL00及びBL20からなるビット線グループと、カラム方向で同じ位置に配設されたワード線WL00及びWL10からなるワード線グループとの交差部に位置するメモリセルグループは、図5のようになる。また、アクセス対象となるメモリセルMCを選択メモリセル、その他のメモリセルMCを非選択メモリセル、選択メモリセルMCに接続されたビット線BLを選択ビット線、その他のビット線BLを非選択ビット線、選択メモリセルMCに接続されたワード線WLを選択ワード線、その他のワード線WLを非選択ワード線と呼ぶ。更に、ビット線BLに設定される電圧をU、選択ビット線BLに設定される電圧をUs、非選択ビット線BLに設定される電圧をUu、ワード線WLに設定される電圧をW、選択ワード線WLに設定される電圧をWs、非選択ワード線WLに設定される電圧をWuと表わす。図4には、ビット線BL00を選択ビット線、ワード線WL11を選択ワード線とし、選択ビット線BL00及び選択ワード線WL11に接続されたメモリセルマットMM1のメモリセルMC110を選択メモリセルとした場合のメモリセルアレイ1のバイアス状態も示している。この場合、選択ビット線BL00に電圧Us、選択ワード線WL11に電圧Wsが設定されているのが分かる。以上説明したクロスポイント型のメモリセルアレイ1の場合、カラムデコーダ2a、ビット線ドライバ2b、センスアンプ部2c、ロウデコーダ3a、ワード線ドライバ3b、バスBUS等の周辺回路は、図6に示すように、メモリセルアレイ1の直下のシリコン基板に形成可能であり、これによって、この半導体記憶装置のチップ面積は、ほぼメモリセルアレイ1の面積に等しくすることができる。[アクセス動作]ここでは、実施形態に係る半導体記憶装置において、特に、弱リセット状態のメモリセルMCを利用した場合のアクセス動作について説明する。なお、理解を容易にするために、ここでは、3×3のメモリセルMCからなるメモリセルマットMMを用いて説明する。実施形態では、選択ビット線BL及び選択ワード線WLを固定電圧に設定し、非選択ビット線BL及び非選択ワード線WLをフローティング状態にすることで、メモリセルMCへのアクセスを実現している。以下では、このアクセス動作の方式をフローティングアクセス方式と呼ぶ。先ず、アクセス動作を説明する前提となるスタンバイ動作ホールド動作について説明する。スタンバイ動作ホールド動作は、アクセス動作に入る前の動作であり、メモリセルMCの状態データを保持するための動作である。図7は、実施形態に係るスタンバイ動作時のメモリセルアレイ1のバイアス状態を示す図である。スタンバイ動作では、全てのビット線BLの電圧U及び全てのワード線WLの電圧WLを接地電圧Vss基準電圧或いはそれに近い電圧Vsに設定する。このバイアス状態によって、メモリセルアレイ1内の全てのメモリセルMCにバイアスは掛らない。その結果、全てのメモリセルMCの状態データが保持される。電圧Vsは、実際には定まらない電圧であり、メモリセルアレイ1が電源から切り離された場合、全てのビット線BL及びワード線WLはフローティング状態になる。また、メモリセルアレイ1が電源に接続された場合、全てのビット線BLの電圧U及び全てのワード線WLの電圧Wは、接地電圧Vssそのものと一致する。次に、フローティングアクセス方式のアクセス動作について説明する。フローティングアクセス方式のアクセス動作は、アクティブスタンバイフェーズ及びアクセスアクティブフェーズからなる。始めに、アクティブスタンバイフェーズについて説明する。アクセススタンバイフェーズは、メモリセルMCに実際にアクセスする前の前段階の過程である。図8は、実施形態に係るアクセス動作のアクティブスタンバイフェーズ時のメモリセルアレイ1のバイアス状態を示す図である。図中のVdは、セット電圧Vsetやリセット電圧Vreset或いはそれに近い電圧である。Δは、リセット電圧Vresetの1/3以下の電圧であり、リセット状態やセット状態に遷移する電圧に対するマージン電圧となる。例えば、メモリセルMCは、リセット電圧Vresetが印加されるとリセット状態に遷移するが、電圧Vreset-Δが印加されてもリセット状態に遷移することはない。アクティブスタンバイフェーズでは、メモリセルマットMMの全てのビット線BL及びワード線WLを固定電圧に設定するが、この電圧は、読み出し動作、リセット動作及び弱リセット動作毎に異なる。弱リセット動作及び読み出し動作のアクティブスタンバイフェーズ時のメモリセルアレイ1のバイアス状態は同じである。即ち、図8に示すように、選択ビット線BL21及び選択ワード線WL11を電圧Us=Ws=Vd/2に設定し、その他の非選択ビット線BL及び非選択ワード線WLをWu≧Uu2Δの関係が成立する電圧に設定する。リセット動作のアクティブスタンバイフェーズ時では、選択ビット線BL及び選択ワード線WLをWs≧Us2Δの関係が成立する電圧に設定し、その他の非選択ビット線BL及び非選択ワード線WLを電圧Uu=Wu=Vd/2に設定する。これらの電圧設定は、仮に、隣接ビット線間或いは隣接ワード線間の容量性カップリングが100であっても、非選択メモリセルMCの状態が誤遷移しない設定となっている。なお、フローティングアクセス方式によるアクセス動作が有効に働くためには、メモリセルMCの状態に依らず、メモリセルMCの逆方向バイアスにおける電圧-電流特性と、リセット状態のメモリセルMCの電圧-電流特性がほぼ同じであることを要する。そのため、アクセスアクティブフェーズ前のメモリセルアレイ1の全てのメモリセルMCがリセット状態又は弱リセット状態であることを要する。そこで、以下のアクセスアクティブフェーズによる弱リセット状態等への書き込みを行う。続いて、アクセスアクティブフェーズについて説明する。アクセスアクティブフェーズは、特定のメモリセルMC、つまり選択メモリセルMCにに実際にアクセスする過程である。図9は、実施形態に係るアクセス動作弱リセット動作及び読み出し動作のアクセスアクティブフェーズ時のメモリセルアレイ1のバイアス状態を示す図である。なお、図中の~は、ビット線BL或いはワード線WLがフローティング状態であることを表わす。例えば、図中のWu~は、電圧Wuに設定されていたワード線WLをフローティング状態になった場合を示している。弱リセット動作及び読み出し動作時においては、アクセスアクティブフェーズは、更に、図9中Aに示す前アクセスアクティブフェーズと、図9中Bに示す後アクセスアクティブフェーズに分れる。前アクセスアクティブフェーズでは、弱リセット動作と、読み出し動作とでメモリセルアレイ1に対する電圧設定が異なる。弱リセット動作の場合、図9中Aに示すように、アクティブスタンバイフェーズで設定された非選択ビット線BL及び非選択ワード線WLをフローティング状態Uu~及びWu~し、選択ビット線BLをセット電圧Us=Vset、選択ワード線WLを接地電圧Ws=Vssに設定する。その結果、選択メモリセルMCの状態に依らず、選択メモリセルMCはセット状態に遷移する。続いて、選択メモリセルMCがセット状態に遷移すると、選択ビット線BLに設けられた後述する電流制限回路の働きによって、選択ビット線BLがほとんどフローティング状態になる。その結果、選択ビット線BLの電圧は、接地電圧Vssに向けて放電されることになる。そして、電流制限回路が働いたことによって選択メモリセルMCがセット動作に遷移したことを検知するが、全ての選択メモリセルMCがセット状態に遷移したことを検知すると、後アクティブスタンバイフェーズに処理を移す。読み出し動作の場合、図9中Aに示すように、アクティブスタンバイフェーズで設定された非選択ビット線BL及び非選択ワード線WLをフローティング状態Uu~及びWu~にする。また、選択ビット線BLを読み出し電圧Us=Vread読み出し動作時に設定し、選択ワード線WLを接地電圧Ws=Vssに設定する。その結果、弱リセット状態の選択メモリセルMCのみがセット状態に遷移する。そして、選択メモリセルMCがセット状態に遷移すると、選択ビット線BLに設けられた後述する電流制限回路の働きによって、選択ビット線BLがほとんどフローティング状態になる。その結果、選択ビット線BLの電圧は、接地電圧Vssに向けて放電されることになる。そして、弱リセット動作と同様、電流制限回路が働いたことによって選択メモリセルがセット動作に遷移したことを検知するが、このうち、所定の時間内でセット状態に遷移した選択メモリセルを弱リセット状態、その他の選択メモリセルMCをリセット状態と判定して後アクティブスタンバイフェーズに処理を移す。後アクセスアクティブフェーズでは、弱リセット動作と、読み出し動作とでメモリセルアレイ1に対する電圧設定は同じである。後アクセスアクティブフェーズでは、図9中Bに示すように、全てのワード線WLをアクティブスタンバイフェーズにおける電圧に設定する。即ち、選択ワード線WLを電圧Ws=Vd/2、非選択ワード線WLを電圧Wu≧Uu2Δに設定する。一方、ビット線BLは、フローティング状態を維持させる。この電圧設定によって、セット状態に遷移した選択メモリセルMCは、フローティング状態によって電圧Uuが接地電圧Vss近くまで低下した選択ビット線BLと、電圧Ws=Vd/2の選択ワード線WLとの関係で、逆方向バイアスが掛かり、弱リセット状態に遷移する。なお、非選択メモリMCについては、弱リセット状態への遷移を促す方向のバイアスが掛るが、そのバイアスは、リセット状態に遷移する程の大きさではないため、非選択メモリセルMCの誤遷移の問題は生じない。また、読み出し動作では、リセット状態のメモリセルMCについては、セット状態に遷移するようなバイアスが掛らないため、誤遷移の問題は生じない。図10は、実施形態に係るアクセス動作リセット動作のアクセスアクティブフェーズ時のメモリセルアレイ1のバイアス状態を示す図である。リセット動作の場合、図10に示すように、アクティブスタンバイフェーズにおいて電圧Uu=Wu=Vd/2で設定されていた非選択ビット線BL及び非選択ワード線WLをフローティング状態にする。また、選択ビット線BLを接地電圧Us=Vss、選択ワード線WLをリセット電圧Ws=Vresetに設定する。その結果、選択メモリセルMCには、リセット電圧Vresetの逆方向バイアスが掛かるため、選択メモリセルは、現在の状態に依らずリセット状態に遷移する。[アクセス回路]ここでは、実施形態に係るアクセス回路について説明する。始めに、アクセス回路のセンスアンプ部2cについて説明する。このセンスアンプ部2cを用いることで、前述の弱リセット動作或いは読み出し動作を実現することができる。基本的には、メモリセルMCの状態は、リセット状態或いは弱リセット状態のいずれかである。そして、弱リセット状態のメモリセルMCをセット状態に遷移させる読み出し動作は、セット動作と大きな差はない。但し、読み出し動作では、リセット状態のメモリセルMCをセット状態に遷移させないことが重要であるため、その点において、セット動作と読み出し動作とではビット線BLに設定する電圧が異なる。具体的には、セット動作の場合、選択ビット線BLをセット電圧Us=Vsetに設定し、読み出し動作の場合、選択ビット線BLを読み出し電圧Us=Vreadに設定する。一方、非選択ビット線BLは電圧Uu=Vset/2でフローティング状態Uu~になる。図11は、実施形態に係るセンスアンプ部2cの回路図である。このセンスアンプ部2cは、選択ビット線BLに流れる電流を制限する電流制限回路110と、選択メモリセルMCの状態を検知する状態検知回路120を有する。ビット線BLには、電流制限回路110と電気的に接続するNMOS型のトランジスタQN101と、電圧Uuの端子と電気的に接続するNMOS型のトランジスタQN102が接続されている。トランジスタQN101は、制御信号startによって制御され、トランジスタQN102は、制御信号startと逆論理の制御信号/startによって制御される。これによって、制御信号start=‘L’の間、ビット線BLは電圧Uuに設定され、制御信号start=‘H’になると、ビット線BLは電流制限回路110が接続される。電流制限回路110は、ダイナミックなカレントミラー回路によって構成されている。この電流制限回路110は、電圧Usの端子及びビット線BL間に設けられたPMOS型のトランジスタQP111と、インバータIV111を構成するPMOS型のトランジスタQP112及びNMOS型のトランジスタQN111を有する。インバータIV111の入力、出力は、それぞれビット線BL、トランジスタQP111のゲートに接続されている。なお、以下において、インバータIV1の出力をノードgと呼ぶこともある。メモリセルMCがセット状態に遷移すると、メモリセルMCの抵抗の低下に伴って、ビット線BLの電圧が低下する。この場合、インバータIV111の入力の電圧が低下するため、それに伴ってインバータIV111の出力が上昇する。その結果、トランジスタQP111のゲート電圧が上昇し、トランジスタQP111に流れる電流が制限されることになる。つまり、電流制限回路110を用いることで、メモリセルMCの抵抗の低下に伴い、ビット線BLに流れる電流が制限し、最終的に電圧Usの端子とビット線BLとを切り離すことができる。なお、トランジスタQP111に設定される電圧Usは、弱リセット動作時と読み出し動作時で大きく異なるため、そのダイナミックレンジを確保するため、インバータIV111は、定電流接続されたPMOS型のトランジスタQP101によって電流を絞った上で駆動される。状態検知回路120は、メモリセルMCの状態を検知しモニタする回路であり、モニタ結果を出力信号setとして出力する。セット動作の場合、この出力信号setをセット動作完了の信号として用いる。この状態検知回路120は、トランジスタQP101及び接地電圧Vssの端子間に直列接続されたPMOS型のトランジスタQP121及びNMOS型のトランジスタQN121、並びに、電源電圧Vddの端子及び接地電圧Vssの端子間に直列接続されたインバータIV121を構成するPMOS型のトランジスタQP122及びNMOS型のトランジスタQN122を有する。トランジスタQP121のゲートは、ノードgに接続されている。トランジスタQN121のゲートは、トランジスタQP122及びQN122の接続ノードに接続されている。トランジスタQP122及びQN122のゲートは、共にトランジスタQP121及びQN121の接続ノードに接続されている。また、状態検知回路120は、トランジスタQP121及びQN121の接続ノードと接地電圧Vssの端子との間に設けられたトランジスタQN123、並びに、トランジスタQP122及びQN122の接続ノードと接地電圧Vssの端子との間に設けられたNMOS型のトランジスタQN124を有する。トランジスタQN123のゲートは、ノードgに接続されている。トランジスタQN124は、制御信号/startで制御される。この構成の場合、トランジスタQP122及びQN122の接続ノードの信号が出力信号setとなる。制御信号/start=‘H’の間、電流制限回路110は働いていないが、この時、トランジスタQN124の働きによって、出力信号setは初期状態となる。メモリセルMCの抵抗が低下しビット線BLに供給される電流が制限されていくと、ノードgの電圧が上昇し、トランジスタQN123がオンになる。これによって、インバータIV121の入力が‘L’になり、出力信号set=‘H’になる。これによって、メモリセルMCの状態がセット状態に遷移したことを検知できる。実施形態に係るアクセス回路は、メモリセルマットMM内の複数のメモリセルMCに対して同時にアクセスすることができるが、このアクセスの際に出力信号setを利用する。具体的には、セット動作の場合、全ての選択メモリセルMCがセット状態に遷移したことを示す合図として利用できる。アクセス回路は、同時アクセスする全ての選択メモリセルMCそれぞれに対応する出力信号setを利用し、全ての選択メモリセルMCのセット状態への遷移を検知した時点で、セット動作を完了する。そして、選択メモリセルMCを弱リセット状態に遷移させるべく選択ワード線WLを所定の電圧に設定する。また、読み出し動作の場合、アクセス回路は、所定の時間内に、対応する出力信号setが立ち上がったメモリセルMCを弱リセット状態、対応する出力信号setが立ち上がらなかったメモリセルMCをリセット状態と判定し、メモリセルMCが保持するデータを読み取る。図12は、実施形態に係るセンスアンプ部2cの回路図である。この回路は、図11に示す電流制限回路110及び状態検知回路120からなる構成を、ビット線ブロックBLBに対応させた回路である。なお、ビット線ブロックBLBとは、複数のビット線BLからなるまとまりの事である。ビット線ブロックBLBについては後で詳述する。以下において、この回路をSSCC回路ブロックと呼ぶこともある。SSCC回路ブロックは、図11に示す電流制限回路110及び状態検知回路120を有する。但し、電流制限回路110のトランジスタQP111のドレインにビット線ブロックBLBのノードNBLBが接続されている。また、SSCC回路ブロックは、電圧Usの端子及びノードNBLB間に、制御信号RSで制御されるNMOS型のトランジスタQN201を有する。ビット線ブロックBLBが複数同時に選択されて、それぞれのビット線ブロックBLBに対応するSSCC回路ブロックが同時に働くことで、メモリセルMCへの同時並列アクセスを実現できる。これによって、書き込み動作或いは読み出し動作時のデータ転送レートを稼ぐことができる。リセット動作の際、信号RS=‘H’にし、選択ビット線BLを接地電圧Us=Vss、選択ワード線WLをリセット電圧Ws=Vresetに設定すると、SSCC回路ブロックは非活性化される。この場合、出力信号setも‘H’で固定される。次に、実施形態に係るカラムデコーダ2a及びロウデコーダ3aについて説明する。図13は、実施形態に係るメモリセルアレイ1並びにセンスアンプ部2c、カラムデコーダ2a及びロウデコーダ3aの構成を示す図である。実施形態に係るアクセス動作では、メモリセルマットMMからワード線WLを1本だけ選択すると共に、複数のビット線BLを選択することで、複数のメモリセルMCに対する同時アクセスを実現している。カラムデコーダ2aは、複数のビット線ブロック内デコーダBLBDを有する。このビット線ブロック内デコーダBLBDは、ビット線ブロックBLB毎に設けられている。各ビット線ブロック内デコーダBLBDは、ビット線ブロックBLBから1本のビット線BLを選択する。また、各ビット線ブロック内デコーダBLBDには、それぞれ図12に示すSSCC回路ブロックが接続されている。ロウデコーダ3aは、複数のワード線ブロック内デコーダWLBDを有する。このワード線ブロック内デコーダWLBDは、複数のワード線WLかなるワード線ブロックWLB毎に設けられている。各ワード線ブロック内デコーダWLBDは、ワード線ブロックWLBから1本のワード線WLを選択する。複数のメモリセルMCに対して同時アクセスする場合、アクセス回路は、複数のビット線ブロック内デコーダBLBDによって、各ビット線ブロックBLBから1本ずつのビット線BLを選択すると共に、1つのワード線ブロック内デコーダWLBDによって、当該ワード線ブロック内デコーダWLBDに対応するワード線ブロックWLBから1本のワード線WLを選択する。そして、選択されたビット線BL、ワード線WLは、ビット線ドライバ2b、ワード線ドライバ3bによってアクセス動作に必要な電圧に設定される。次に、ビット線ブロックBLB及びビット線ブロック内デコーダBLBDの構成について説明する。図14は、実施形態に係るビット線ブロック内デコーダBLBDの回路図である。また、図15は、実施形態に係るSSCC回路ブロック、ビット線ブロック内デコーダBLBD及びワード線ブロック内デコーダWLBDのタイミングチャートである。各ビット線ブロックBLBは、M本のビット線BL<0>~<M-1>からなる。これらビット線BL<0>~<M-1>は、後述するビット線選択部310を介してノードNBLBに共通に接続されている。ビット線ブロック内デコーダBLBDは、ビット線BL<0>~<M-1>のいずれかを選択的にノードNBLBに接続するビット線選択部310と、ビット線BLの電圧を設定する選択ビット線用電圧部320及び非選択ビット線用電圧部330を有する。ビット線選択部310は、ビット線BL<m>m=0~M-1及びノードNBLBを接続するNMOS型のトランジスタQN311<m>からなる。選択ビット線用電圧部320は、ビット線BL<m>及び電圧U1の端子間を接続するNMOS型のトランジスタQN321<m>からなる。また、非選択ビット線用電圧部330は、ビット線BL<m>及び電圧U2の端子間を接続するNMOS型のトランジスタQN331<m>からなる。トランジスタQN311<m>、QN321<m>、QN331<m>は、それぞれ制御信号B<m>、B<m>、/B<m>で制御される。なお、制御信号/B<m>は、制御信号B<m>の逆論理の信号である。制御信号B<0>~<M-1>は、メモリセルアレイ1内の全てのビット線ブロック内デコーダBLBDに対して共通に供給される信号であり、図示しない前段のデコーダによって一の信号B<m>のみが‘H’になる。そして、信号B<m>が‘H’になると、信号B<m>は‘H’になり、その他の信号B<m ́>m ́=1~M-1且つm ́≠mは‘L’になる。この場合、選択ビット線用電圧部320では、選択ビット線BL<m>と電圧U1の端子を接続するトランジスタQN321<m>がオンになるため、ビット線BL<m>は電圧U1に設定されることになる。但し、制御信号B<m>が立ち上がると、信号B<m>は‘L’になるため、トランジスタQN321<m>はオフになる。一方、非選択ビット線用電圧部330では、非選択ビット線BL<m ́>と電圧U2の端子を接続するトランジスタQN331<m ́>がオンになるため、ビット線BL<m ́>は電圧U2に設定されることになる。但し、制御信号B<m>が立ち上がると、制御信号/B<m ́>は‘L’になるため、トランジスタQN331<m ́>はオフになる。なお、ビット線ブロック内デコーダBLBDの後段には、更に、メモリセルアレイ1内の特定のメモリセルマットMMを選択するためのデコーダが設けられており、上記ビット線ブロック内デコーダBLBDの動作は、このデコーダによって選択されたメモリセルマットMMのビット線ブロックBLBについてのみ有効となる。次に、ワード線ブロックWLB及びワード線ブロック内デコーダWLBDの構成について説明する。図16は、実施形態に係るワード線ブロック内デコーダWLBDの回路図である。各ワード線ブロックWLBは、N本のワード線WL<0>~<N-1>からなる。これらワード線WL0~WLN-1は、後述するワード線選択部410を介してノードNWLBに共通に接続されている。そして、このノードNWLBは、制御信号SWLBによって制御されるNMOS型のトランジスタQN401を介して電圧Wsの端子に接続されている。ワード線ブロック内デコーダWLBDは、N本のワード線WL<0>~<N-1>のいずれかを選択的にノードNWLBに接続するワード線選択部410と、ワード線WLの電圧を設定する選択ワード線用電圧部420と非選択ワード線用電圧部430を有する。ワード線選択部410は、ワード線WLnn=0~N-1及びノードNWLBを接続するNMOS型のトランジスタQN411<n>からなる。選択ワード線電圧部410は、ワード線WL<n>及び電圧W1の端子間を接続するNMOS型のトランジスタQN421<n>からなる。また、非選択ワード線用電圧部430は、ワード線WL<n>及び電圧W2の端子間を接続するNMOS型のトランジスタQN431<n>からなる。トランジスタQN411<n>、QN421<n>、QN431<n>は、それぞれ信号W<n>、W<n>、/W<n>で制御される。なお、信号/W<n>は、信号W<n>の逆論理の信号である。制御信号W<n>~<N-1>は、メモリセルアレイ1内の全てのワード線ブロック内デコーダWLBDに対して共通に供給される信号であり、図示しない前段のデコーダによって一の信号B<n>のみが‘H’になる。なお、ワード線ブロック内デコーダWLBDの動作は、制御信号SWLBによって制御されるトランジスタQN401の作用によって、選択されたワード線ブロックWLBについてのみ作用する。そして、制御信号W<n>=‘H’になると、信号W<n>=‘H’になり、その他の制御信号W<n ́>n ́=1~N-1且つn ́≠nは‘L’になる。この場合、選択ワード線用電圧部420では、選択ワード線WL<n>と電圧W1の端子を接続するトランジスタQN421<n>がオンになるため、ワード線WL<n>は電圧W1に設定されることになる。但し、制御信号W<n>が立ち上がると、信号W<n>=‘L’になるため、トランジスタQN421<n>はオフになる。一方、非選択ワード線用電圧部430では、非選択ワード線WL<n ́>と電圧W2の端子を接続するトランジスタQN431<n ́>がオンになるため、非選択ワード線WL<n ́>は電圧W2に設定されることになる。但し、制御信号W<n>が立ち上がると、制御信号/W<n ́>=‘L’になるため、トランジスタQN431<n ́>はオフになる。その後、書き込み動作においては、状態検知回路120の出力信号set=‘H’になりメモリセルMCがセット状態に遷移したことを検知した時点において図15中の矢印、読み出し動作の場合、制御信号startが立ち上がってから、所定の時間tが経過した時点において、制御信号W<n>=‘L’にし、する。なお、ワード線ブロック内デコーダWLBDの後段には、更に、メモリセルアレイ1内の特定のメモリセルマットMMを選択するためのデコーダが設けられており、上記ワード線ブロック内デコーダWLBDの動作は、このデコーダによって選択されたメモリセルマットMMのワード線ブロックWLBについてのみ有効である。ワード線ブロック内デコーダWLBDは、以上の通り、ビット線ブロック内デコーダBLBDとは異なり、制御信号SWLBによって1つだけ選択される。これによって、メモリセルMCの多重選択を防止している。[弱リセット動作時のメモリセルの状態変化]ここでは、弱リセット動作時のメモリセルの状態変化について説明する。図17は、実施形態に係る弱リセット動作時のメモリセルの状態変化を示す図である。この図は、リセット状態のメモリセルMCをセット状態を経由して、弱リセット状態に遷移させる場合について示している。また、図中の矢印は、メモリセルMCのアノード及びカソード間の電位差を示している。アクセス動作前、選択ビット線BL及び選択ワード線WLは、共通の中間電圧であるVd/2に設定されている。ここで、制御信号startが‘L’から‘H’に立ち上がると、弱リセット動作のアクセスアクティブフェーズが始まり、選択ビット線BLはセット電圧Vsetに設定され、選択ワード線WLは、接地電圧Vssに設定される。その結果、メモリセルMCのアノードは、ほぼセット電圧Vsetとなり、メモリセルMCのカソードは、ほぼ接地電圧Vssになる。この時点では、リセット状態のメモリセルMCに対してはセット電圧Vsetがほぼそのまま印加され、大きなセル電流も流れないため、電流制限回路110による電流制限は機能しない。その結果、状態検知回路120からの出力信号setは‘L’である。その後、この電圧設定によって、メモリセルMCは、リセット状態からセット状態に遷移する。その結果、メモリセルMCは低抵抗になるため、セル電流が急速に増加する。これに伴い、ビット線BLの電圧が下がるため、電流制限回路110が機能し、ビット線BLに流れる電流を制限し、やがては、ビット線BLを電源から切り離す。また、ビット線BLの電圧の変化を受けて、状態検知回路120からの出力信号setは‘L’から‘H’に立ち上がる。この時点で、メモリセルMCのアノードとカソードの電位差は、非常に小さくなる。同時アクセスされるメモリセルMCの状態遷移の特性は異なるが、全てのメモリセルMCに対応する出力信号setが立ち上がり、全てのメモリセルMCがセット状態に遷移したことを検知すると、ワード線WLを接地電圧Vssから切り離して、W<n>とW<n ́>を再び立ち上げ、後アクセスアクティブフェーズに処理が移る。後アクセスアクティブフェーズに入ると、ワード線WLがアクティブスタンバイフェーズ時の電圧に設定される。つまり、選択ワード線WLに対しては電圧Vd/2が設定される。なお、弱リセット状態へ強力に遷移させるために、選択ワード線WLを電圧Vd/2よりも更に高い電圧に設定しても良い。一方、ビット線BLは、フローティング状態で維持される。セット状態のメモリセルMCに流れるセル電流は、逆方向バイアスが掛かった場合でも、順方向バイアスが掛かった場合でも、立ち上がりのタイミングはほぼ同じである。そのため、メモリセルMCのアノードの電圧は、ワード線WLから充電されて上昇するが、ワード線WLの電圧より常に低く、メモリセルMCには常に逆方向バイアスが掛かることになる。その結果、セット状態のメモリセルMCは、弱リセット状態に遷移する。メモリセルMCが弱リセット状態に遷移すると、メモリセルMCのリバース特性はリセット状態の場合とほぼ同じになるため、メモリセルMCのカソードからアノードへ流れ込む電流はほとんどなくなる。なお、ワード線WLに対して電圧の再設定が行われるため、非選択メモリセルMCには逆方向バイアスが掛かり弱リセット状態の強化が行われる。そのため、非選択メモリセルMCに逆方向バイアスが掛かっても、バタフライ状態となった不良メモリセルのように、非選択メモリセルMCに大きなセル電流が流れるのを防止する効果もある。これによって、メモリセルアレイ1の全てのメモリセルMCを、常にリセット状態か弱リセット状態にすることができる。[まとめ]以上のように、実施形態に係る半導体記憶装置に用いるメモリセルは、大きな電圧を印加しないと低抵抗に遷移しないリセット状態と、小さな電圧でも低抵抗に遷移する弱リセット状態を有する。そして、これら状態において、メモリセルはいずれも高抵抗であるため、フローティングアクセス方式によるアクセス動作に適したメモリセルであると言える。これによって、半導体記憶装置の消費電力を抑えることができる。また、実施形態に係るメモリセルを用いることで、クロスポイント型のメモリセルアレイを構築することができる。これによって、三次元構造を持つ大容量のメモリセルアレイを実現することができる。更に、実施形態に係るアクセス動作の場合、書き込み動作においては、セット状態を経る履歴を利用する。また、読み出し動作においては、セット状態への遷移のし易さの違いからリセット状態か弱リセット状態かを判別した後、再び高抵抗に書き戻すようにしている。これによって、いわばメモリセルの電圧印加履歴によってデータを不揮発に記憶する半導体記憶装置を提供することができる。つまり、実施形態によれば、メモリセルの電圧印加履歴を利用しつつ、低消費電力且つ大容量を実現した半導体記憶装置を提供することができる。[その他]以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。