半導体基板と、前記半導体基板上に3次元配列された複数のメモリセルであって、抵抗変化素子と、前記抵抗変化素子に直列接続されたダイオードと、をそれぞれが有する複数のメモリセルと、前記メモリセルを介在させて三層以上積層された複数の配線と、前記複数のメモリセルの中から選択された選択セルを前記半導体基板に対して垂直方向に挟む一対の配線間に電位差を与えて、前記選択セルのダイオードの順方向に電流を流して、前記選択セルの抵抗変化素子の抵抗をセット状態から前記セット状態よりも高抵抗のリセット状態に変化させ、且つ前記選択セルとは異なる層で前記選択セルと共有された配線に接続された非選択セルを挟む一対の配線間にも電位差を与えて、前記非選択セルに、前記選択セルに流れる電流よりも小さな電流を、前記選択セルに流れる電流と同じ方向であって前記非選択セルのダイオードの逆方向に流す制御回路と、を備えた半導体記憶装置。半導体基板と、前記半導体基板上に3次元配列された複数のメモリセルと、前記メモリセルを介在させて三層以上積層された複数の配線と、前記複数のメモリセルの中から選択された選択セルを前記半導体基板に対して垂直方向に挟む一対の配線間に電位差を与えて前記選択セルに状態を変化させる電流を流し、且つ前記選択セルとは異なる層で前記選択セルと共有された配線に接続された非選択セルを挟む一対の配線間にも電位差を与えて、前記非選択セルに、前記選択セルに流れる電流よりも小さな電流を前記選択セルに流れる電流と同じ方向に流す制御回路と、を備えた半導体記憶装置。前記メモリセルは、前記状態として抵抗を変化させる抵抗変化素子と、前記抵抗変化素子に直列接続されたダイオードと、を有する請求項2記載の半導体記憶装置。前記選択セルには前記選択セルのダイオードの順方向に電流が流れて前記選択セルの抵抗が変化し、前記非選択セルには前記非選択セルのダイオードの逆方向に前記選択セルに流れる電流よりも小さな電流が流れる請求項3記載の半導体記憶装置。3次元配列された複数のメモリセルと、前記メモリセルを介在させて三層以上積層された複数の配線と、前記複数のメモリセルの中から選択された選択セルを挟む一対の配線間に電位差を与えて前記選択セルに状態を変化させる電流を流し、且つ前記選択セルと同じ層で前記選択セルと共有する配線に接続された第1の非選択セルを挟む一対の配線間に与える電位と、前記選択セル及び前記第1の非選択セルとは異なる層で前記選択セル及び前記第1の非選択セルと共有する前記配線に接続された第2の非選択セルを挟む一対の配線間に与える電位と、を異ならせる制御回路と、を備えた半導体記憶装置。半導体記憶装置の配線での電圧降下の緩和を図る。実施形態によれば、半導体記憶装置は、半導体基板と、前記半導体基板上に3次元配列された複数のメモリセルと、前記メモリセルを介在させて三層以上積層された複数の配線と、制御回路と、を備えている。前記制御回路は、前記複数のメモリセルの中から選択された選択セルを前記半導体基板に対して垂直方向に挟む一対の配線間に電位差を与えて前記選択セルに状態を変化させる電流を流し、且つ前記選択セルとは異なる層で前記選択セルと共有された配線に接続された非選択セルを挟む一対の配線間にも電位差を与えて、前記非選択セルに、前記選択セルに流れる電流よりも小さな電流を前記選択セルに流れる電流と同じ方向に流す。以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。図1は、実施形態の半導体記憶装置の構成を示すブロック図である。実施形態の半導体記憶装置は、メモリセルアレイ10と、ワード線ドライバ20と、ビット線ドライバ30と、制御回路40とを有する。メモリセルアレイ10は、後述するように、3次元配列された複数のメモリセルと、メモリセルを介在させて三層以上積層された複数の配線ワード線及びビット線を有する。制御回路40は、アドレス入力、データ入力、制御信号入力などに基づいて、ワード線ドライバ20及びビット線ドライバ30を制御して、メモリセルアレイ10の読み出し、書き込みおよび消去動作を制御する。ワード線ドライバ20は、制御回路40の制御に基づき、メモリセルアレイ10のワード線に電位を与える。ビット線ドライバ30は、制御回路40の制御に基づき、メモリセルアレイ10のビット線に電位を与える。図2は、メモリセルアレイ10の一部の模式斜視図である。メモリセルアレイ10は、複数のワード線WL31、WL32、WL33と、複数のビット線BL11、BL12、BL13、BL21、BL22、BL23と、を有する。なお、以下の説明において、個々のワード線を区別せずに符号WLで表す場合もある。同様に、個々のビット線を区別せずに符号BLで表す場合もある。さらに、メモリセルアレイ10は、ワード線WLとビット線BLとの間で、半導体基板100の主面に対して垂直方向に挟持されたメモリセル111、112、113、121、122、123、131、132、133、211、212、213、222、223、232、233を有する。ワード線WLとビット線BLとは、平面視で非平行であり、3次元的に交差している。各メモリセルは、ワード線WLとビット線BLとが交差するクロスポイントに設けられている。例えばシリコン基板などの半導体基板100上に、複数のメモリセルが2次元方向XY方向にマトリクス状に配列され、さらに、そのマトリクス状のセルアレイが、XY平面に対して直交するZ方向半導体基板100の主面に対して垂直な方向に複数積層されている。図2は、例えば、3行×3列のセルアレイが2層分積層された部分を表す。各ワード線WLは、上下のメモリセル間で共有されている。同様に、各ビット線BLは、上下のメモリセル間で共有されている。図3は、メモリセルアレイの回路図である。図3には、図2における例えば、ビット線BL11、BL12、BL13、BL21、BL22、BL23、ワード線WL32、WL33、メモリセル112、122、132、133、212、222、232、233を表す。各メモリセルは、直列接続された抵抗変化素子51及びダイオード52を有する。抵抗変化素子51は、相対的に抵抗が低い状態セット状態と抵抗が高い状態リセット状態とを電気的にスイッチング可能で、データを不揮発に記憶する。ダイオード52は、選択セルへ電気的にアクセスフォーミング/書き込み/消去/読出しする際の回り込み電流sneakcurrentを防止する。ビット線BL及びワード線WLは、例えば金属配線である。ビット線BL及びワード線WLの材料は、高耐熱性及び低抵抗の材料が望ましく、例えば、タングステン、チタン、タンタル、それらの窒化物などを用いることができる。あるいは、ビット線BL及びワード線WLは、タングステン、チタン、タンタル、それらの窒化物を含む積層構造であってもよい。メモリセル112の抵抗変化素子51の一端はビット線BL11に接続されている。メモリセル112のダイオード52は、抵抗変化素子51の他端とワード線WL32との間に接続されている。メモリセル112のダイオード52は、ビット線BL11からワード線WL32に向かう方向を順方向としている。メモリセル122の抵抗変化素子51の一端はビット線BL12に接続されている。メモリセル122のダイオード52は、抵抗変化素子51の他端とワード線WL32との間に接続されている。メモリセル122のダイオード52は、ビット線BL12からワード線WL32に向かう方向を順方向としている。メモリセル132の抵抗変化素子51の一端はビット線BL13に接続されている。メモリセル132のダイオード52は、抵抗変化素子51の他端とワード線WL32との間に接続されている。メモリセル132のダイオード52は、ビット線BL13からワード線WL32に向かう方向を順方向としている。メモリセル133の抵抗変化素子51の一端はビット線BL13に接続されている。メモリセル133のダイオード52は、抵抗変化素子51の他端とワード線WL33との間に接続されている。メモリセル133のダイオード52は、ビット線BL13からワード線WL33に向かう方向を順方向としている。メモリセル212の抵抗変化素子51の一端はワード線WL32に接続されている。メモリセル212のダイオード52は、抵抗変化素子51の他端とビット線BL21との間に接続されている。メモリセル212のダイオード52は、ビット線BL21からワード線WL32に向かう方向を順方向としている。メモリセル222の抵抗変化素子51の一端はワード線WL32に接続されている。メモリセル222のダイオード52は、抵抗変化素子51の他端とビット線BL22との間に接続されている。メモリセル222のダイオード52は、ビット線BL22からワード線WL32に向かう方向を順方向としている。メモリセル232の抵抗変化素子51の一端はワード線WL32に接続されている。メモリセル232のダイオード52は、抵抗変化素子51の他端とビット線BL23との間に接続されている。メモリセル232のダイオード52は、ビット線BL23からワード線WL32に向かう方向を順方向としている。メモリセル112、122、132、212、222、232は、ワード線WL32を共有している。そのワード線WL32を境にして上層のメモリセル112、122、132と、下層のメモリセル212、222、232とでは、ダイオード52の向きが逆になっている。すなわち、メモリセル112、122、132のダイオード52は、下層に向かう方向を順方向とし、メモリセル212、222、232のダイオード52は、上層に向かう方向を順方向としている。抵抗変化素子51は、相対的に抵抗が異なる少なくとも2つの状態に電気的に切り替え可能である。相対的に抵抗が低い状態をセット状態とし、セット状態よりも抵抗が高い状態をリセット状態とする。低抵抗状態セット状態の抵抗変化素子51にリセット電圧が印加されると、抵抗変化素子51は高抵抗状態リセット状態に切り替わることができる。高抵抗状態リセット状態の抵抗変化素子51に、リセット電圧よりも高いセット電圧が印加されると、抵抗変化素子51は低抵抗状態セット状態に切り替わることができる。ここで、図3における例えばメモリセル122に対するリセット動作について説明する。以下の説明において、リセットする対象のメモリセル122を選択セル122とも称し、選択セル122以外のメモリセルを非選択セルとも称する。また、選択セル122に接続されたワード線WL32を選択ワード線WL32とも称し、選択セル122に接続されていないワード線を非選択ワード線とも称する。また、選択セル122に接続されたビット線BL12を選択ビット線BL12とも称し、選択セル122に接続されていないビット線を非選択ビット線とも称する。選択ビット線BL12は、スイッチ62aを介して、ビット線ドライバ30の構成要素の一つであるパルスジェネレータ61aに接続されている。なお、非選択ビット線も、図示を省略するが、スイッチを介して、ビット線ドライバ30の構成要素の一つであるパルスジェネレータに接続されている。選択ワード線WL32は、スイッチ62bを介して、ワード線ドライバ20の構成要素の一つであるパルスジェネレータ61bに接続されている。なお、非選択ワード線も、図示を省略するが、スイッチを介して、ワード線ドライバ20の構成要素の一つであるパルスジェネレータに接続されている。選択セル122のリセット動作時、選択セル122を挟む選択ビット線BL12と選択ワード線WL32との間に電位差が与えられ、選択セル122に、例えば数十~数百μAの電流リセット電流が流れる。これにより、選択セル122の抵抗変化素子51が低抵抗状態セット状態から高抵抗状態リセット状態に変化する。ワード線やビット線などの配線に電位を与えるドライバと、選択しているメモリセルとの距離が長い場合、リセット電流による配線での電圧降下も大きくなる。ドライバから供給する電圧が一定の場合、メモリセルとドライバとの距離によって、メモリセルに印加される電圧が変化することになり、リセット後の抵抗変化素子51の抵抗値のばらつきの原因となりうる。例えばドライバから遠いメモリセルに印加される電圧は不十分になりやすい。図3では、3×3配列のセルアレイが2層分積層された部分しか図示していないが、実用上は、例えば1024×4096配列など非常に大きなサイズのセルアレイを含む。そのため、ドライバまでの距離が長い選択セルをリセットするとき、選択ビット線や選択ワード線で大きな電圧降下が発生することがある。例えば、リセット電流が100μAで、ドライバと選択セル間の配線抵抗が10kΩの場合、電圧降下は1.0Vとなり、ドライバから4.0Vを供給しても選択セルには3.0Vしか印加されず、選択セルをリセットできないことが起こりうる。そこで、実施形態は、配線抵抗による電圧降下を緩和する半導体記憶装置を提供する。実施形態では、選択セル122のリセット時における、例えば選択ワード線WL32での寄生抵抗図3に模式的に符号71で表すによる電圧降下を緩和する場合を一例に挙げて説明する。図4a~eは、選択セル122のリセット時における電位印加のタイミングチャートである。図4a~eに示す各電位は、図1に示す制御回路40の制御に基づいて、ビット線ドライバ30やワード線ドライバ20から与えられる。図4aは、選択ビット線BL12に与える電位Vselを表す。図4bは、選択ワード線WL32に与える電位Vssrowを表す。図4cは、非選択ビット線BL11及び非選択ビット線BL13に与える電位Vub1を表す。図4dは、非選択ビット線BL21、非選択ビット線BL22及び非選択ビット線BL23に与える電位Vub2を表す。図4eは、非選択ワード線WL33に与える電位Vuxを表す。非選択セル112、132、212、222、232は、選択セル122とワード線WL32を共有している。それら非選択セルのうち、選択セル122と同じ層図3においてワード線WL32の上層に設けられた選択セル112、132を第1の非選択セルとも称する。また、選択セル122と異なる層図3においてワード線WL32の下層に設けられた選択セル212、222、232を第2の非選択セルとも称する。図4a~eのタイミングチャートにおいて、時間軸横軸を、T0~T4の5つの期間に分けている。期間T0では、電位Vsel、Vssrow、Vub1、Vub2、Vuxは、0Vである。期間T1で、Vsel及びVssrowは8Vに上昇され、Vub1は0.5Vに上昇され、Vub2は7.5Vに上昇される。期間T1で、Vuxは、7.5Vに上昇された後フローティング状態にしても良い。期間T2では、Vssrowは4Vに下げられ、Vub2は0Vに下げられる。期間T3では、Vselが0Vに下げられる。期間T4では、Vub1及びVuxが0Vに下げられる。選択セル122にリセット電圧4Vが印加されるのはT2の期間のみである。期間T2では、選択セル122にのみ、そのダイオード52の順方向にダイオード52をオンさせる以上の電圧が印加され、選択セル122にリセット電流が流れる。これにより、選択セル122の抵抗変化素子51が低抵抗状態セット状態から高抵抗状態リセット状態に変化する。選択セル122とビット線BL12及びワード線WL32を共有しない非選択セル133、233が接続された非選択ワード線WL33の電位は7.5Vに上昇される。この後、非選択ワード線WL33はフローティングにしても良い。また、非選択セル133、233には、ダイオード52の逆方向に電圧が印加される。したがって、期間T2において、非選択セル133、233にはリセットに十分な電流は流れず、非選択セル133、233はリセットされない。選択セル122とワード線WL32を共有し、選択セル122と同じ層に設けられた非選択セル第1の非選択セル112、132には、期間T2において、そのダイオード52の逆方向に3.5Vが印加される。第1の非選択セル112、132に流れる電流は、ダイオード52の逆方向電流となり、非常に小さな電流となる。したがって、第1の非選択セル112、132はリセットされない。選択セル122とワード線WL32を共有し、選択セル122と異なる層図3において選択セル122を含むセルアレイ層の下層に設けられた非選択セル第2の非選択セル212、222、232には、期間T2において、そのダイオード52の逆方向に4.0Vが印加される。第2の非選択セル212、222、232に流れる電流は、ダイオード52の逆方向電流となり、非常に小さな電流となる。したがって、第2の非選択セル212、222、232はリセットされない。ダイオード52の逆方向電圧に4.0Vが印加された場合、第2の非選択セル212、222、232に流れる電流は、例えば50nA程度である。しかし、セルアレイのサイズが大きく、第2の非選択セル及びそれに接続された非選択ビット線が例えば1024個設けられている場合には、選択ワード線WL32から50μA程度の電流を下層へと吸い出す能力が生じる。図3において、太線の実線矢印はリセット動作時に選択セル122に流れる電流を表し、破線矢印はリセット動作時に第2の非選択セル212、222、232に流れる電流を表す。リセット動作時、第2の非選択セル212、222、232に流れる電流の方向は、選択セル122に流れる電流の方向と同じであり、第2の非選択セル212、222、232を通じて、選択ワード線WL32から電流が下層へと吸い出される。例えば、リセット電流が100μAの場合、その約50を下層へと吸い出すことができるので、選択ワード線WL32での電圧降下を大きく緩和することができる。この結果、リセット対象の選択セル122のドライバからの距離依存性を緩和することができ、選択ワード線WL32上でのビットアドレスによらない均一なリセット動作が可能となる。下層へと電流を吸い出す能力は、下層の非選択ビット線BL21、BL22、BL23に与える電位Vub2で制御することができる。すなわち、図1に示す制御回路40は、リセット時、選択セル122と同じ層で選択ワード線WL32に接続された第1の非選択セル112、132にそれぞれ接続された上層の非選択ビット線BL11、BL13に与える電位Vub1と、選択セル122及び第1の非選択セル112、132とは異なる層で選択ワード線WL32に接続された第2の非選択セル212、222、232にそれぞれ接続された下層の非選択ビット線BL21、BL22、BL23に与える電位Vub2と、を独立に設定し、異ならせることができる。次に、図5a~eは、選択セル122のリセット時における電位印加の他具体例のタイミングチャートを表す。図5a~eに示す各電位も、図1に示す制御回路40の制御に基づいて、ビット線ドライバ30やワード線ドライバ20から与えられる。期間T0では、電位Vsel、Vssrow、Vub1、Vub2、Vuxは、0Vである。期間T1で、Vsel及びVssrowは4Vに上昇され、Vub1は0.5Vに上昇され、Vub2は3.5Vに上昇される。期間T1で、Vuxは、3.5Vに上昇された後フローティング状態にされる。期間T2では、Vssrowは0Vに下げられ、Vub2は-4Vに下げられる。期間T3では、Vselが0Vに下げられる。期間T4では、Vub1及びVuxが0Vに下げられる。また、期間T4では、Vub2が、0Vにされる。選択セル122にリセット電圧4Vが印加されるのはT2の期間のみである。期間T2では、選択セル122にのみ、そのダイオード52の順方向にダイオード52をオンさせる以上の電圧が印加され、選択セル122にリセット電流が流れる。これにより、選択セル122の抵抗変化素子51が低抵抗状態セット状態から高抵抗状態リセット状態に変化する。選択セル122とビット線BL12及びワード線WL32を共有しない非選択セル133、233が接続された非選択ワード線WL33の電位は3.5Vに上昇される。この後、非選択ワード線WL33はフローティングにしても良い。また、非選択セル133、233には、ダイオード52の逆方向に電圧が印加される。したがって、期間T2において、非選択セル133、233にはリセットに十分な電流は流れず、非選択セル133、233はリセットされない。選択セル122とワード線WL32を共有し、選択セル122と同じ層に設けられた非選択セル第1の非選択セル112、132には、期間T2において、そのダイオード52の順方向に0.5Vが印加される。この電圧は抵抗変化素子51とダイオード52で分圧されるため、第1の非選択セル112、132のダイオード52には、そのダイオード52をオンさせる電圧は印加されず、非常に小さな電流しか流れない。したがって、第1の非選択セル112、132はリセットされない。選択セル122とワード線WL32を共有し、選択セル122と異なる層図3において選択セル122を含むセルアレイ層の下層に設けられた非選択セル第2の非選択セル212、222、232には、期間T2において、そのダイオード52の逆方向に4.0Vが印加される。第2の非選択セル212、222、232に流れる電流は、ダイオード52の逆方向電流となり、非常に小さな電流となる。したがって、第2の非選択セル212、222、232はリセットされない。ダイオード52の逆方向電圧に4.0Vが印加された場合、第2の非選択セル212、222、232に流れる電流は、例えば50nA程度である。そして、例えば、第2の非選択セル及びそれに接続された非選択ビット線が1024個設けられている場合には、選択ワード線WL32から50μA程度の電流を下層へと吸い出す能力が生じる。例えば、リセット電流が100μAの場合、その約50を下層へと吸い出すことができるので、選択ワード線WL32での電圧降下を大きく緩和することができる。この結果、リセット対象の選択セル122のドライバからの距離依存性を緩和することができ、選択ワード線WL32上でのビットアドレスによらない均一なリセット動作が可能となる。下層へと電流を吸い出す能力は、下層の非選択ビット線BL21、BL22、BL23に与える電位Vub2で制御することができる。図5a~eの具体例では、T2~T3の期間、第2の非選択セル212、222、232にそれぞれ接続された非選択ビット線BL21、BL22、BL23の電位Vub2を負電位としている。これにより、その他の電位の最大値を4V程度に抑えたまま、第2の非選択セル212、222、232のダイオード52に4Vの逆方向電圧を印加して、第2の非選択セル212、222、232を通じた選択ワード線WL32から下層への電流の吸い出しを行うことができる。次に、選択セル122のリセット時における、選択ビット線BL12での寄生抵抗図6に模式的に符号72で表すによる電圧降下を緩和する実施形態について説明する。図6は、選択ビット線BL12を挟む上下のセルアレイの一部の回路図である。メモリセル321の抵抗変化素子51の一端はワード線WL41に接続されている。メモリセル321のダイオード52は、抵抗変化素子51の他端とビット線BL12との間に接続されている。メモリセル321のダイオード52は、ビット線BL12からワード線WL41に向かう方向を順方向としている。メモリセル322の抵抗変化素子51の一端はワード線WL42に接続されている。メモリセル322のダイオード52は、抵抗変化素子51の他端とビット線BL12との間に接続されている。メモリセル322のダイオード52は、ビット線BL12からワード線WL42に向かう方向を順方向としている。メモリセル323の抵抗変化素子51の一端はワード線WL43に接続されている。メモリセル332のダイオード52は、抵抗変化素子51の他端とビット線BL12との間に接続されている。メモリセル332のダイオード52は、ビット線BL12からワード線WL43に向かう方向を順方向としている。メモリセル121の抵抗変化素子51の一端はビット線BL12に接続されている。メモリセル121のダイオード52は、抵抗変化素子51の他端とワード線WL31との間に接続されている。メモリセル121のダイオード52は、ビット線BL12からワード線WL31に向かう方向を順方向としている。メモリセル122の抵抗変化素子51の一端はビット線BL12に接続されている。メモリセル122のダイオード52は、抵抗変化素子51の他端とワード線WL32との間に接続されている。メモリセル122のダイオード52は、ビット線BL12からワード線WL32に向かう方向を順方向としている。メモリセル123の抵抗変化素子51の一端はビット線BL12に接続されている。メモリセル123のダイオード52は、抵抗変化素子51の他端とワード線WL33との間に接続されている。メモリセル123のダイオード52は、ビット線BL12からワード線WL33に向かう方向を順方向としている。メモリセル321、322、323、121、122、123は、ビット線BL12を共有している。そのビット線BL12を境にして上層のメモリセル321、322、323と、下層のメモリセル121、122、123とでは、ダイオード52の向きが逆になっている。すなわち、メモリセル321、322、323のダイオード52は、ビット線BL12よりも上層に向かう方向を順方向とし、メモリセル121、122、123のダイオード52は、ビット線BL12よりも下層に向かう方向を順方向としている。図7a~eは、選択セル122のリセット時における電位印加のタイミングチャートである。図7a~eに示す各電位は、図1に示す制御回路40の制御に基づいて、ビット線ドライバ30やワード線ドライバ20から与えられる。図7aは、選択ビット線BL12に与える電位Vselを表す。図7bは、選択ワード線WL32に与える電位Vssrowを表す。図7cは、非選択ビット線BL13に与える電位Vubを表す。図7dは、非選択ワード線WL31及び非選択ワード線WL33に与える電位Vux1を表す。図7eは、非選択ワード線WL41、WL42、WL43に与える電位Vux2を表す。図7a~eのタイミングチャートにおいても、時間軸横軸を、T0~T4の5つの期間に分けている。期間T0では、電位Vsel、Vssrow、Vub、Vux1、Vux2は、0Vである。期間T1で、Vsel及びVssrowは4Vに上昇され、Vubは0.5Vに上昇され、Vux1は3.5Vに上昇され、Vux2は8Vに上昇される。期間T2では、Vssrowは0Vに下げられる。期間T3では、Vsel及びVux2が0Vに下げられる。期間T4では、Vub及びVux1が0Vに下げられる。選択セル122にリセット電圧4Vが印加されるのはT2の期間のみである。期間T2では、選択セル122にのみ、そのダイオード52の順方向にダイオード52をオンさせる以上の電圧が印加され、選択セル122にリセット電流が流れる。これにより、選択セル122の抵抗変化素子51が低抵抗状態セット状態から高抵抗状態リセット状態に変化する。選択セル122と同じ層でビット線BL12を共有する非選択セル第1の非選択セル121、123には、期間T2において、そのダイオード52の順方向に0.5Vが印加される。この電圧は抵抗変化素子51とダイオード52で分圧されるため、第1の非選択セル121、123のダイオード52には、そのダイオード52をオンさせる電圧は印加されず、非常に小さな電流しか流れない。したがって、第1の非選択セル121、123はリセットされない。選択セル122とビット線BL12及びワード線WL32を共有しない非選択セル133、333が接続された非選択ビット線BL13の電位は0.5Vにされる。この後、非選択ビット線BL13はフローティングにしても良い。また、非選択セル133、333には、ダイオード52の逆方向に電圧が印加される。したがって、期間T2において、非選択セル133、333にはリセットに十分な電流は流れず、非選択セル133、333はリセットされない。選択セル122とビット線BL12を共有し、選択セル122と異なる層図6において選択セル122を含むセルアレイ層の上層に設けられた非選択セル第2の非選択セル321、322、333には、期間T2において、そのダイオード52の逆方向に4.0Vが印加される。第2の非選択セル321、322、333に流れる電流は、ダイオード52の逆方向電流となり、非常に小さな電流となる。したがって、第2の非選択セル321、322、333はリセットされない。ダイオード52の逆方向電圧に4.0Vが印加された場合、第2の非選択セル321、322、333に流れる電流は、例えば50nA程度である。しかし、セルアレイのサイズが大きく、第2の非選択セル及びそれに接続された非選択ワード線が例えば1024個設けられている場合には、第2の非選択セル321、322、333を通じて選択ビット線BL12に50μA程度の電流を供給する能力が生じる。図6において、太線の実線矢印はリセット動作時に選択セル122に流れる電流を表し、破線矢印はリセット動作時に第2の非選択セル321、322、333に流れる電流を表す。リセット動作時、第2の非選択セル321、322、333に流れる電流の方向は、選択セル122に流れる電流の方向と同じであり、第2の非選択セル321、322、333を通じて選択ビット線BL12に電流が供給され、選択ビット線BL12での電圧降下を大きく緩和することができる。この結果、リセット対象の選択セル122のドライバからの距離依存性を緩和することができ、選択ビット線BL12上でのビットアドレスによらない均一なリセット動作が可能となる。第2の非選択セル321、322、333を通じた電流供給能力は、非選択ワード線WL41、WL42、WL43に与える電位Vux2で制御することができる。すなわち、図1に示す制御回路40は、リセット時、選択セル122と同じ層で選択ビット線BL12に接続された第1の非選択セル121、123にそれぞれ接続された下層の非選択ワード線WL31、WL33に与える電位Vux1と、選択セル122及び第1の非選択セル121、123とは異なる層で選択ビット線BL12に接続された第2の非選択セル321、322、323にそれぞれ接続された上層の非選択ワード線WL41、WL42、WL43に与える電位Vux2と、を独立に設定し、異ならせることができる。また、実施形態によれば、メモリセルに対する電圧印加方向を変えることで状態を切り替える、いわゆるバイポーラ動作するメモリセルに対しても適用可能である。すなわち、選択セルに動作電流を流すときに、その動作電流が流れる方向と同じ方向に、選択セルの下層の非選択セルを通じて電流が吸い出される、または選択セルの上層の非選択セルから電流が供給されることで、配線抵抗による電圧降下を緩和することができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。