"半導体基板に第1の領域と第2の領域とを定義し、前記第1の領域に第1のサイズを持つ第1の素子を形成し、前記第2の領域に、前記第1のサイズとは異なる第2のサイズを持つ第2の素子を形成し、前記第1の素子及び前記第2の素子を覆うように前記半導体基板上に第1の層間絶縁膜を形成し、前記第1の領域上の前記第1の層間絶縁膜を貫通し前記第1の素子の一部を露出させる第1のコンタクトホールを形成し、前記第2の領域上の前記第1の層間絶縁膜を貫通し前記第2の素子の一部を露出させる第2のコンタクトホールを形成し、前記第1のコンタクトホール及び前記第2のコンタクトホールをそれぞれ埋める第1のコンタクトプラグ及び第2のコンタクトプラグを同時に形成する、ことを特徴とする半導体装置の製造方法。第1のコンタクトプラグ及び第2のコンタクトプラグを形成した後、さらに、前記第1のコンタクトプラグ及び前記第2のコンタクトプラグの上面を覆うように前記第1の層間絶縁膜上に第2の層間絶縁膜を形成し、前記第2の層間絶縁膜を貫通し前記第1のコンタクトプラグ及び前記第2のコンタクトプラグの上面の一部をそれぞれ露出させる第3のコンタクトホール及び第4のコンタクトホールを同時に形成し、前記第3のコンタクトホール及び前記第4のコンタクトホールをそれぞれ埋める第3のコンタクトプラグ及び第4のコンタクトプラグを同時に形成する、ことを特徴とする請求項1に記載の半導体装置の製造方法。第3のコンタクトプラグ及び第4のコンタクトプラグを形成した後、さらに、第3のコンタクトプラグ及び前記第4のコンタクトプラグに接続される第1の配線及び第2の配線を同時に形成する、ことを特徴とする請求項3に記載の半導体装置の製造方法。前記第1の領域上の前記第1の層間絶縁膜に前記第1のコンタクトホールを形成する際、さらに、前記第1の素子の他の一部を露出させる第5のコンタクトホールを形成し、前記第1のコンタクトプラグ及び前記第2のコンタクトプラグを形成する際、さらに、前記第5のコンタクトホールを埋める第5のコンタクトプラグを同時に形成し、前記第2の層間絶縁膜は、前記第5のコンタクトプラグの上面を覆い、第1の配線及び第2の配線を形成した後、さらに、前記第1の配線及び前記第2の配線を覆うように前記第2の層間絶縁膜上に第3の層間絶縁膜を形成し、前記第3の層間絶縁膜と前記第2の層間絶縁膜とを貫通し、前記第5のコンタクトプラグの上面の一部を露出させる第6のコンタクトホールを形成し、前記第6のコンタクトホールを埋める第6のコンタクトプラグを形成する、ことを特徴とする請求項3に記載の半導体装置の製造方法。前記第6のコンタクトプラグに接続されるパッドを形成し、前記パッドを覆う第4の層間絶縁膜を前記第3の層間絶縁膜上に形成し、前記第4の層間絶縁膜を貫通して前記パッドに接続される下部電極を有するキャパシタを形成し、前記第4の層間絶縁膜及び前記第3の層間絶縁膜を貫通して、前記第2の配線に接続される配線コンタクトプラグを形成する、ことを特徴とする請求項4に記載の半導体装置の製造方法。前記第1の領域上の前記第1の層間絶縁膜に前記第1のコンタクトホールを形成する際、さらに、前記第1の素子の他の一部を露出させる第5のコンタクトホールを形成し、前記第1のコンタクトプラグ及び前記第2のコンタクトプラグを形成する際、さらに、前記第5のコンタクトホールを埋める第5のコンタクトプラグを同時に形成し、前記第2の層間絶縁膜は、前記第5のコンタクトプラグの上面を覆い、第1の配線及び第2の配線を形成した後、さらに、前記第1の配線及び前記第2の配線を覆うように前記第2の層間絶縁膜上に第3の層間絶縁膜を形成し、前記第3の層間絶縁膜上に第4の層間絶縁膜を形成し、前記第4の層間絶縁膜及び前記第3の層間絶縁膜を貫通して前記第5のコンタクトプラグに接続される下部電極を有するキャパシタを形成し、前記第4の層間絶縁膜及び前記第3の層間絶縁膜を貫通して、前記第2の配線に接続される配線コンタクトプラグを形成する、ことを特徴とする請求項4に記載の半導体装置の製造方法。前記第1の領域がメモリセル領域であり、前記第2の領域が周辺回路領域であることを特徴とする請求項1乃至6のいずれかに記載の半導体装置の製造方法。前記第1のサイズ及び前記第2のサイズがトランジスタのゲート長に対するゲート幅の比であり、前記第1のサイズよりも前記第2のサイズの方が大きいことを特徴とする請求項1乃至7のいずれかに記載の半導体装置の製造方法。第1の領域と第2の領域とが定義された半導体基板と、前記第1の領域に形成された第1のサイズを有する第1の素子と、前記第2の領域に形成され、前記第1のサイズとは異なる第2のサイズを持つ第2の素子と、前記第1の素子及び前記第2の素子を覆うように前記半導体基板上に形成された第1の層間絶縁膜と、前記第1の層間絶縁膜を貫通し、前記第1の素子及び第2の素子にそれぞれ接続される第1のコンタクトプラグ及び第2のコンタクトプラグと、を含み、前記第1のコンタクトプラグと前記第2のコンタクトプラグは、同一の材料により構成されている、ことを特徴とする半導体装置。前記第1の層間絶縁層上に形成された第2の層間絶縁膜と、前記第2の層間絶縁膜を貫通し、前記第1のコンタクトプラグ及び前記第2のコンタクトプラグにそれぞれ接続される第3のコンタクトプラグ及び第4のコンタクトプラグと、前記第2の層間絶縁膜上に形成され、前記第3のコンタクトプラグ及び前記第4のコンタクトプラグにそれぞれ接続される第1の配線及び第2の配線と、をさらに含む、ことを特徴とする請求項9に記載の半導体装置。前記第4のコンタクトプラグの下面の面積は、前記第2のコンタクトプラグの上面の面積よりも小さいことを特徴とする請求項10に記載の半導体装置。半導体装置の高集積化又は小型化には、半導体素子の微細化が必要である。また、半導体素子の微細化に合わせて、層間絶縁膜を貫通し半導体素子に接続されるコンタクトプラグの径又は断面積も縮小しなければならない。コンタクトプラグの径の縮小には、層間絶縁膜に形成されるコンタクトホールの径を縮小する必要がある。一方、層間絶縁膜には、所定の厚みが必要とされる。このため、コンタクトホールの径を縮小しようとすると、そのアスペクト比が高くなる。アスペクト比の高いコンタクトホールの形成は困難である。ドライエッチングを用いても、底部側径が小さく開口側径が大きいすり鉢状となり、垂直な側壁を持つ円筒形のコンタクトホールを形成することはできない。コンタクトプラグの形状は、コンタクトホールの形状により決まる。したがって、すり鉢状のコンタクトホール内に形成されたコンタクトプラグは、上部側ほど径が大きい。このような形状のコンタクトプラグを複数形成する場合、そのピッチ最小間隔は、コンタクトプラグの上面径上面の面積により制限される。また、複数のコンタクトプラグの上面にそれぞれ配線を接続する場合は、その配線のピッチもまたコンタクトプラグの上面径により制限される。特許文献1または2に記載された半導体装置では、半導体素子と配線との間に積層された2層の層間絶縁膜が存在する。そして、周辺回路領域では、これら2層の層間絶縁膜を貫通して形成された一段構成のコンタクトプラグにより半導体素子と配線との間を接続している。このため、半導体素子の微細化をしようとすると、コンタクトプラグが高アスペクト比になり、その径を縮小することが困難となる。その結果、配線のピッチの縮小が困難となり、半導体装置の高集積化又は小型化が困難となっている。本発明の一実施の形態に係る半導体装置の製造方法は、半導体基板に第1の領域と第2の領域とを画定し、前記第1の領域に第1のサイズを持つ第1の素子を形成し、前記第2の領域に、前記第1のサイズとは異なる第2のサイズを持つ第2の素子を形成し、前記第1の素子及び前記第2の素子を覆うように前記半導体基板上に第1の層間絶縁膜を形成し、前記第1の領域上の前記第1の層間絶縁膜を貫通し前記第1の素子の一部を露出させる第1のコンタクトホールを形成し、前記第2の領域上の前記第1の層間絶縁膜を貫通し前記第2の素子の一部を露出させる第2のコンタクトホールを形成し、前記第1のコンタクトホール及び前記第2のコンタクトホールをそれぞれ埋める第1のコンタクトプラグ及び第2のコンタクトプラグを同時に形成する、ことを特徴とする。また、本発明の他の実施の形態に係る半導体装置は、第1の領域と第2の領域とが画定された半導体基板と、前記第1の領域に形成された第1のサイズを有する第1の素子と、前記第2の領域に形成され、前記第1のサイズとは異なる第2のサイズを持つ第2の素子と、前記第1の素子及び前記第2の素子を覆うように前記半導体基板上に形成された第1の層間絶縁膜と、前記第1の層間絶縁膜を貫通し、前記第1の素子及び第2の素子にそれぞれ接続される第1のコンタクトプラグ及び第2のコンタクトプラグと、を含み、前記第1のコンタクトプラグと前記第2のコンタクトプラグは、同一の材料により構成されている、ことを特徴とする。本発明によれば、互いにサイズの異なる素子が形成されている第1の領域と第2の領域に、それぞれ、第1の層間絶縁膜の膜厚に等しい高さを持つ第1のコンタクトプラグと第2のコンタクトプラグとを同時に形成することができる。これにより、工程数の増加を抑えつつ、少なくとも一方のコンタクトプラグのアスペクト比を低減することができる。その結果、コンタクトプラグのピッチと、そこに接続される配線のピッチの縮小を可能にし、半導体装置の高集積化又は小型化を実現することができる。本発明は、積層された複数の層間絶縁膜の上下間を接続するコンタクトプラグを各層間絶縁膜毎に形成する多段構成にすることを特徴とする。本発明は、工程数の増加を招かず、あるいは工程数の増加を抑えつつ、多段構成とすることができるコンタクトプラグに対して適用される。以下、図面を参照して本発明の実施の形態について詳細に説明する。ここでは、半導体装置としてDRAMDynamicRandomAccessMemoryを例示するが、本発明は、複数の層間絶縁膜を貫通するコンタクトプラグを有する他の半導体装置にも適用可能である。図1A、図1Z、、及び図15Aは、本発明の第1の実施の形態に係る半導体装置の製造方法を説明するための図である。各図において、左側にメモリセル領域第1の領域が、右側に周辺回路領域第2の領域が示されている。各図A図1A、図2A、、及び図15Aは、製造途中の各段階における半導体装置の縦断面図、各図Z図1Z、図2Z、、及び図13Zは、対応する図Aに示された製造途中の半導体装置の上面図である。なお、各図Aは、図1Zに示すように方向X,Y,α及びβを定義したときの、α-α’線断面図図の左側:メモリセル領域12及びX-X’線断面図図の右側:周辺回路領域13を示している。ここで、方向Xはメモリセル領域12におけるビット線の延在方向、方向Yはワード線の延在方向に沿った方向として定義される。また、方向αはメモリセル領域12における活性領域の長手方向に沿った方向、方向βは方向αに垂直な方向として定義される。以下、本実施の形態に係る半導体装置の製造方法について工程順に従って説明する。まず、図1A及び図1Zに示すように、半導体基板11に、メモリセルが形成されるメモリセル領域12、及び周辺回路が形成される周辺回路領域13を定義する。メモリセル領域12には、後述のようにメモリセルトランジスタ第1の素子が形成される。周辺回路領域13は、NMOSNchannelMetalOxideSemiconductor領域14及びPMOS領域15を含む。これらの領域14,15には、それぞれ、後述のように周辺NMOSトランジスタ及び周辺PMOSトランジスタが形成される。周辺NMOSトランジスタ及び周辺PMOSトランジスタを合わせて、周辺トランジスタ第2の素子と呼ぶことがある。なお、メモリセルトランジスタは、高集積化のために微細化が求められる。一方、周辺トランジスタは、微細化のみならず高速動作が求められる。また、メモリセル領域12には、Nチャネル型及びPチャネル型のうち一方の型のトランジスタ例えば、NMOSを形成すればよいが、周辺領域13には、両方のトランジスタCMOSの形成が求められる。それゆえ、メモリセルトランジスタと周辺トランジスタとは互いに異なるサイズを有する。具体的には、メモリセルトランジスタのゲート長Lに対するゲート幅Wの比W/L第1のサイズに比べ、周辺トランジスタのW/L第2のサイズの方が大きい。次に、メモリセル領域12及びNMOS領域14における半導体基板11の表面側にP型ウエル111を形成する。また、PMOS領域15における半導体基板11の表面側にN型ウエル112を形成する。半導体基板11としては、例えば、P型シリコン基板を用いることができる。続いて、半導体基板11の表面側にトレンチを形成し、形成したトレンチに素子分離膜113を埋め込んで素子分離領域114とする。メモリセル領域12内及び周辺回路領域13内がそれぞれ素子分離領域114によって区画され、活性領域115が画定される。以降、メモリセル領域12において画定される活性領域115をメモリセル活性領域115Cと呼ぶことがある。また、NMOS領域14及びPMOS領域15において画定される活性領域115を、それぞれNMOS活性領域115N及びPMOS活性領域115Pと呼ぶことがある。メモリセル活性領域115Cは、α方向に長い形状を持つ。複数のメモリセル活性領域115Cが、α方向及びY方向に所定の間隔で配列形成される。NMOS活性領域115N及びPMOS活性領域115Pは、それぞれX方向に長い形状を持つ。ここでは、NMOS活性領域115N及びPMOS活性領域115Pを一つずつ示すが、必要な数のNMOS活性領域115N及びPMOS活性領域115Pが配列形成される。次に、図2A及び図2Zに示すように、ゲート絶縁膜121、ゲート電極膜122及びゲート保護膜123を順次形成し、リソグラフィー技術及びドライエッチング技術を用いて、これらの膜121-123をパターニングし、ゲート構造体124とする。ゲート絶縁膜121は、例えば、シリコン酸化膜を用いることができる。このシリコン酸化膜は、例えば、熱酸化法で形成することができる。ゲート電極膜122は、例えば、リンドープトシリコン膜、窒化チタン膜及びタングステン膜を順次積層した積層膜であってよい。ゲート保護膜123は、後述するエッチング図5Aのセルコンタクト開口部152を形成するエッチングにおいて選択比が取れる材料で形成する。そのような材料として、例えば、シリコン窒化膜を用いることができる。活性領域115の上に形成されたゲート構造体124に含まれるゲート電極膜122は、後に形成されるメモリセルトランジスタ及び周辺トランジスタの各々のゲート電極として働く。メモリセル領域12に形成されたゲート構造体124はY方向に延在する。複数のゲート構造体124が、X方向に所定の間隔で複数配置される。これらのゲート構造体124のうちの一部は、Y方向に並ぶ複数のメモリセル活性領域115Cの上を横断する。各メモリセル活性領域115Cの上を2つのゲート構造体124が横切る。次に、図3A及び図3Zに示すように、メモリセル領域12にセルソース/ドレイン拡散層131Cを形成する。具体的には、メモリセル領域12に対応する開口を持つマスクを形成し、このマスクを用いてイオン注入を行う。不純物として、例えば、リンを用いる。また、ドーズ量は、例えば、1×1013atoms/cm2とする。この条件で、LDDLightlyDopedDrain拡散層が形成される。形成されたLDD拡散層、即ち、セルソース/ドレイン拡散層131Cは、メモリセルトランジスタのソース/ドレイン領域として働く。各メモリセル活性領域115Cには、ゲート構造体124によってα方向に分割された3つの領域にそれぞれセルソース/ドレイン拡散層131Cが形成される。後述するように、3つのセルソース/ドレイン拡散層131Cのうち、中央のセルソース/ドレイン拡散層131Cにはビット線が接続される。また、両側に位置する2つのセルソース/ドレイン拡散層131Cには、それぞれキャパシタ下部電極が接続される。説明の便宜上、中央のセルソース/ドレイン拡散層131Cをソースセル拡散層と呼び、両側のセルソース/ドレイン拡散層131Cをドレインセル拡散層と呼ぶことがある。次に、NMOS領域14にN型周辺LDD拡散層131Nを形成する。具体的には、NMOS領域14に対応する開口を持つマスクを形成し、このマスクを用いてイオン注入を行う。不純物として、例えば、砒素を用いる。また、ドーズ量は、例えば、2×1013atoms/cm2とする。N型周辺LDD拡散層131Nは、周辺NMOSトランジスタのLDD領域として働く。続いて、PMOS領域15にP型周辺LDD拡散層131Pを形成する。具体的には、PMOS領域15に対応する開口を持つマスクを形成し、このマスクを用いてイオン注入を行う。不純物として、例えば、硼素を用いる。また、ドーズ量は、例えば、2×1013atoms/cm2とする。P型周辺LDD拡散層131Pは、周辺PMOSトランジスタのLDD領域として働く。次に、ゲート構造体124の側面にゲートサイドウォール132を形成する。具体的には、ゲートサイドウォール膜を、ゲート構造体124の側面及び上面を覆うように形成し、形成されたゲートサイドウォール膜をエッチバックしてゲートサイドウォール132とする。ゲートサイドウォール膜の材料として、後述するエッチング図5Aのセルコンタクト開口部152を形成するエッチングにおいて選択比が取れるもの、例えば、シリコン窒化膜、を用いる。次に、NMOS領域14にN型周辺ソース/ドレイン拡散層133Nを形成する。具体的には、NMOS領域14に対応する開口を持つマスクを形成し、このマスクを用いてイオン注入を行う。不純物として、例えば、砒素を用いる。また、ドーズ量は、例えば、2×1015atoms/cm2とする。これによりN型周辺LDD拡散層131Nよりも不純物濃度の高いN型拡散層を形成する。このN型拡散層、即ち、N型周辺ソース/ドレイン拡散層133Nは、周辺NMOSトランジスタのソース/ドレイン領域として働く。次に、PMOS領域15にP型周辺ソース/ドレイン拡散層133Pを形成する。具体的には、PMOS領域15に対応する開口を持つマスクを形成し、このマスクを用いてイオン注入を行う。不純物として、例えば、硼素を用いる。また、ドーズ量は、例えば、2×1015atoms/cm2とする。これによりP型LDD拡散層131Pよりも不純物濃度の高いP型拡散層を形成する。このP型拡散層、即ち、P型周辺ソース/ドレイン拡散層133Pは、周辺NMOSトランジスタのソース/ドレイン領域として働く。次に、図4Aに示すように、第1層間絶縁膜第1の層間絶縁膜141を形成する。これは、半導体基板11上に形成されたメモリセルトランジスタ及び周辺トランジスタを覆うように、半導体基板11上に第1層間絶縁膜141となる材料膜を成膜後、その表面をCMP法などを用いて平坦化することにより形成できる。第1層間絶縁膜141の材料膜として、例えば、シリコン酸化膜を用いることができる。次に、図5A及び図5Zに示すように、メモリセル活性領域115Cのセルソース/ドレイン拡散層131Cに対応する位置に開口部を有する第1レジストマスク151を、フォトリソグラフィー技術を用いて形成する。そして、この第1レジストマスク151をマスクとして第1層間絶縁膜141をエッチングし、第1層間絶縁膜141を貫いてセルソース/ドレイン拡散層131Cの少なくとも一部を露出させるセルコンタクト開口部第1のコンタクトホール及び第5のコンタクトホール152を形成する。第1層間絶縁膜141のエッチングは、ゲート保護膜123、ゲートサイドウォール132に対して選択比が取れる条件で行う。これにより、ゲート構造体124に対して自己整合的にセルコンタクト開口部152を形成することができる。上述したように、ゲート保護膜123、ゲートサイドウォール132をそれぞれシリコン窒化膜で構成し、第1層間絶縁膜141をシリコン酸化膜で構成した場合、シリコン窒化膜に対して選択比が取れる条件で第1層間絶縁膜141のエッチングを行えばよい。その後、第1レジストマスク151を除去する。次に、図6A及び図6Zに示すように、周辺回路領域13に複数の開口部を有する第2レジストマスク161を、フォトリソグラフィー技術を用いて形成する。複数の開口部は、N型周辺ソース/ドレイン拡散層133N、P型周辺ソース/ドレイン拡散層133P、及びゲート電極膜122へのコンタクト形成部分にそれぞれ対応する位置に形成される。続いて、第2レジストマスク161をマスクとして、第1層間絶縁膜141及びゲート保護膜123をエッチングする。これにより、第1の層間絶縁膜141を貫きN型周辺ソース/ドレイン拡散層133Nの少なくとも一部を露出させるN型拡散層上周辺コンタクト開口部162N、P型周辺ソース/ドレイン拡散層133Pの少なくとも一部を露出させるP型拡散層上周辺コンタクト開口部162P、及びゲート電極膜122の上面の少なくとも一部を露出させるゲート上周辺コンタクト開口部162Gを、形成する。なお、これらの開口部162N,162P及び162Gを一纏めにして周辺コンタクト開口部第2のコンタクトホール162と呼ぶことがある。その後、第2レジストマスク161を除去する。なお、上記説明では、セルコンタクト開口部152の形成と周辺コンタクト開口部162の形成を別々の工程とした。これは、これらの工程におけるエッチング条件が異なるからである。即ち、セルコンタクト開口部152の形成ではゲート保護膜123を残し、周辺コンタクト開口部162の形成ではゲート保護膜123を除去するように、エッチングを行うからである。ここで、セルコンタクト開口部152の形成において、自己整合的にコンタクトを開口する方法を採用しない場合には、周辺コンタクト開口部162の形成をセルコンタクト開口部152の形成と同時に行うことが可能である。この場合、リソグラフィー工程及びエッチング工程をそれぞれ一工程減らすことができ、整合工程の簡略化を図ることができる。次に、図7Aに示すように、セルコンタクト開口部152及び周辺コンタクト開口部162を埋め込むように、第1コンタクト導電膜171を形成する。第1コンタクト導電膜171は、後述する第1コンタクトプラグ図8A及び図8Zの181を構成する材料である。したがって、第1コンタクト導電膜171は、セルソース/ドレイン拡散層131C、N型周辺ソース/ドレイン拡散層133N、P型周辺ソース/ドレイン拡散層133P及びゲート電極膜122の各々に対してオーミックで低抵抗でなければならない。関連する半導体装置では、メモリセル領域のセルコンタクトの材料として不純物ドープトシリコンが用いられている。しかしながら、同一組成の不純物ドープトシリコンを用いてN型拡散層とP型拡散層の両方に対して良好なコンタクトを形成することはできない。そこで、本実施の形態では、第1コンタクト導電膜171として金属膜を用いる。具体的には、第1コンタクト導電膜171を、接触層、バリア層及び埋め込み層からなる積層構造とする。そして、接触層として、N型拡散層とP型拡散層の両方に対して良好なコンタクトを形成する金属シリサイド層を用いる。金属シリサイド層は、金属膜を形成した後、熱処理を加えることで形成する。金属膜として、例えば、コバルト膜、チタン膜、ニッケル膜などを用いることができる。また、バリア層として、窒化チタン膜、窒化タングステン膜、窒化タンタル膜などを用いることができる。さらに、埋め込み層としてタングステン膜を用いることができる。次に、図8A及び図8Zに示すように、第1コンタクト導電膜171の表面を、例えば、CMPChemicalMechanicalPolishing法を用いて研磨除去し、第1層間絶縁膜141の上面を露出させるとともに、セルコンタクト開口部152及び周辺コンタクト開口部162内に埋め込まれた第1コンタクト導電膜171を第1コンタクトプラグ181として残す。これにより、セルコンタクト開口部152内及び周辺コンタクト開口部162内に同時に第1コンタクトプラグ181を形成することができる。なお、CMP法に代えて、エッチバック法を用いて第1コンタクト導電膜171の一部を除去するようにしてもよい。第1コンタクトプラグ181のうち、セルコンタクト開口部152に形成されるものをセル第1コンタクトプラグ第1のコンタクトプラグ又は第5のコンタクトプラグ181Cと呼び、周辺コンタクト開口部162に形成されるものを周辺第1コンタクトプラグ第2のコンタクトプラグ181Pと呼ぶことがある。また、セル第1コンタクトプラグ181Cのうち、ドレインセル拡散層に接続されるものキャパシタ電極に接続されるものをキャパシタ側セル第1コンタクトプラグ第5のコンタクトプラグ181CCと呼び、ソースセル拡散層に接続されるものビット線に接続されるものをビット線側セル第1コンタクトプラグ第1のコンタクトプラグ181CBと呼ぶことがある。次に、図9Aに示すように、第1コンタクトプラグ181及び第1層間絶縁膜141の上面を覆う第2層間絶縁膜第2の層間絶縁膜191を形成する。第2層間絶縁膜191の膜厚は、例えば、200nmとする。第2層間絶縁膜191として、シリコン酸化膜、シリコン窒化膜などを用いることができる。この第2層間絶縁膜191は、第1コンタクトプラグ181により生じる段差を解消して平坦な表面を得ること、及び後に形成される第1配線図13A及び図13Zの231とキャパシタ側セル第1コンタクトプラグ181CCとの間の絶縁性を確保すること、を目的として形成される。次に、図10A及び図10Zに示すように、第2層間絶縁膜191の上に、リソグラフィー技術を用いて複数の開口が形成された第3レジストマスク201を形成する。第3レジストマスク201の開口は、メモリセル領域12では、ビット線側セル第1コンタクトプラグ181CBに対応する位置に形成され、キャパシタ側セル第1コンタクトプラグ181CCに対応する位置には形成されない。また、第3レジストマスク201の開口は、周辺回路領域13では、周辺第1コンタクトプラグ181Pの全てに対応する位置にそれぞれ形成される。次に、第3レジストマスク201をマスクとして、第2層間絶縁膜191をエッチングし、第2コンタクト開口部202を形成する。メモリセル領域12に形成された第2コンタクト開口部202第3のコンタクトホールは、ビット線側セル第1コンタクトプラグ181CBの上面の少なくとも一部を露出させる。また、周辺回路領域13に形成された第2コンタクト開口部202第4のコンタクトホールは、周辺第1コンタクトプラグ181Pの上面の少なくとも一部を露出させる。こうして、第2の層間絶縁膜を貫き、ビット線側セル第1コンタクトプラグ181CBの上面と周辺第1コンタクトプラグ181Pの上面とをそれぞれ露出させる第2コンタクト開口部202が同時に形成される。ここで、関連する半導体装置の製造方法では、周辺回路領域13において周辺第1コンタクトプラグ181Pを形成することなく、第2層間絶縁膜191及び第1層間絶縁膜141を貫通し、半導体基板の拡散層に達するコンタクト開口部を形成する。そのようなコンタクト開口部は、高アスペクト比なので、エッチングに要する時間が長くなり、上部ほど側壁が削られて径が大きくなる。また、エッチング時間に合わせてレジスト膜を厚くしなければならず、膜厚増加による露光解像力の低下により、リソグラフィ技術を用いてレジスト膜に微細な開口を形成することは難しい。これらが原因となり、関連する半導体装置の周辺回路領域では、拡散層を露出させるコンタクト開口部の径が大きくなる。本実施の形態では、第1層間絶縁膜141を貫く第1コンタクトプラグ181を形成しておき、第2層間絶縁膜191を貫通する第2コンタクト開口部202の形成を、第1コンタクトプラグ181の上面の少なくとも一部を露出させるように行う。これにより、第2コンタクト開口部202のアスペクト比を低くできる。その結果、第2コンタクト開口部202の形成時のエッチング時間を短縮することができ、径が拡がる現象を抑えることができる。また、エッチング時間が短いため、第3レジストマスク201の膜減りは少ない。よって、第3レジストマスク201の膜厚は薄くてよい。このため、リソグラフィー技術を用いた露光パターン形成時に解像度の低下もなく、第3レジストマスク201の開口を微細にすることができる。これらの結果、微細な上部開口径を有する第2コンタクト開口部202を形成することができる。その後、第3レジストマスク201をアッシングなどにより除去する。次に、第2コンタクト開口部202内に露出する第1コンタクトプラグ181の表面に付着する異物や自然酸化膜等を除去する洗浄処理を行う。洗浄処理方法として、例えば、薬液に弗酸を用いる湿式洗浄方法を用いることができる。洗浄処理によって、第2コンタクト開口部202の側壁がエッチングされ、径が拡大される場合がある。この径の拡大の抑制には、洗浄処理に用いられる薬剤に対してエッチング耐性のある材料を第2層間絶縁膜191の材料として用いることが有効である。例えば、洗浄処理に弗酸が用いられる場合、第2層間絶縁膜191として、シリコン窒化膜SiN、シリコン酸窒化膜SiON、シリコン炭化窒化膜SiCNなどを用いることができる。このような膜を第2層間絶縁膜191として用いることにより、微細な径を持つコンタクトプラグの形成が可能となる。ただし、これらの膜は、誘電率も比較的大きく、配線間容量の上昇を招くので、その点も考慮する必要がある。次に、図11Aに示すように、第2コンタクト開口部202を埋め込むように第2コンタクト導電膜211を形成する。第2コンタクト導電膜211の材料として、高融点金属材料を用いることができる。例えば、チタン膜、窒化チタン膜、窒化タングステン膜、窒化タンタル膜、タングステン膜、又はこれらから選択された2以上の膜からなる積層膜を用いることができる。あるいは、電気抵抗が問題とならないならば、第2コンタクト導電膜211として、不純物ドープシリコン膜を用いることもできる。次に、図12A及び図12Zに示すように、第2コンタクト導電膜211の表面を、例えばCMP法により研磨除去し、第2層間絶縁膜191の上面を露出させるとともに、第2コンタクト開口部202内に第2コンタクト導電膜211を残す。こうして、第2コンタクト導電膜211からなり、かつ微細な上面径を持つ第2コンタクトプラグ221が形成される。第2コンタクトプラグ221のうち、ビット線側セル第1コンタクプラグ181CBと接続されるものをセル第2コンタクト221CB第3のコンタクトプラグと呼び、周辺第1コンタクトプラグ181Pと接続されるものを周辺第2コンタクトプラグ221P第4のコンタクトプラグと呼ぶことがある。以上のように、本実施の形態では、半導体基板11のメモリセル領域12にセルソース/ドレイン拡散層131Cを有するセルトランジスタを形成する。また、半導体基板11の周辺回路領域13にN型周辺ソース/ドレイン拡散層133Nを有する周辺NMOSトランジスタ、及びP型周辺ソース/ドレイン拡散層133Pを有する周辺PMOSトランジスタを形成する。そして、これらMOSトランジスタが形成された半導体基板11の上に第1層間絶縁膜141を形成する。それから、第1層間絶縁膜141を貫いて、セルソース/ドレイン拡散層131Cに接続されるセル第1コンタクトプラグ181C、及びN型及びP型周辺ソース/ドレイン拡散層133N,133Pに接続される周辺第1コンタクトプラグ181Pを形成する。また、第1層間絶縁膜141上に第2層間絶縁膜191を形成する。そして、第2層間絶縁膜191を貫いてセルソース拡散層に繋がるビット線側セル第1コンタクトプラグ181CBに接続されるセル第2コンタクトプラグ221CB、周辺第1コンタクトプラグ181Pに接続される周辺第2コンタクトプラグ221Pを形成する。ここで、セル第1コンタクタトプラグ181Cと周辺第1コンタクタトプラグ181Pとは、その材料に金属膜を用いることにより、プラグ材の成膜、すなわちプラグの埋め込み形成を同時に行うことができる。また、セル第2コンタクタトプラグ221CBと周辺第2コンタクタトプラグ221Pも、プラグ材の成膜、即ちその埋め込み形成を同時に行うことができる。こうして、メモリセル領域12のソースセル拡散層をビット線図13A及び図13Zの第1配線231に引き出すコンタクトと、周辺回路領域13のN型及びP型周辺ソース/ドレイン拡散層をそれぞれ配線図13A及び図13Zの第1配線231に引き出すコンタクトとを、同じ構造にすることができる。即ち、いずれのコンタクトも、第1コンタクタトプラグ181と第2コンタクタトプラグ221とが積層された積層構造とすることができる。これにより、製造プロセスの増加を抑制しながら、微細な上面径を有する周辺コンタクタトを形成することができる。次に、図13A及び図13Zに示すように、第1配線231を形成する。これは、第1配線231となる配線材料膜を形成し、リソグラフィー技術及びエッチング技術を用いて配線材料膜をパターニングすることにより形成される。配線材料膜として、窒化チタン膜とタングステン膜の積層膜を用いることができる。第1配線231は、第2コンタクプラグ221と接続される。具体的には、メモリセル領域12に形成される第1配線231第1の配線は、セル第2コンタクトプラグ221CBと接続される。また、周辺回路領域13に形成される第1配線231第2の配線は、周辺第2コンタクトプラグ221Pと接続される。また、メモリセル領域12に形成される第1配線231は、蛇行しながらY方向に延びるパターンを持つ。これらの第1配線231は、ビット線として働く。また、周辺回路領域13に形成される第1配線231は、X方向に延びるパターンを持つ。半導体装置の小型化の要請に応えるには、配線ピッチの縮小が必要である。その一方で、コンタクトプラグの近くに、そのコンタクトプラグに接続されない配線を設ける場合には、それらの間が短絡しないように一定の距離図13A及び図13Zのw23を置く必要がある。図13Zから理解されるように、コンタクトプラグ221の上面径が大きい場合には、配線ピッチも必然的に大きくなる。本実施の形態では、コンタクトプラグ221の上面径を小さくすることができるので、距離w23を維持しつつ、その配線ピッチをほぼ距離w23に等しい距離にまで縮小することができる。また、コンタクトプラグ221の上面径を縮小することは、多数の第2コンタクタトプラグ221が高密度にアレイ状に配置される場合にも、その配置パターンの縮小を可能にし、チップサイズの縮小を可能にする。また、上述したように、第2層間絶縁膜191の材料として洗浄処理に対してエッチング速度が遅い材料を用いることで、第2コンタクタトプラグ221上面径をより縮小することができ、さらにチップサイズを縮小することが可能になる。次に、図14Aに示すように、第2層間絶縁膜191上に第1配線231を覆う第3層間絶縁膜第3の層間絶縁膜241を成膜し、その表面をCMP法などにより平坦化処理する。第3層間絶縁膜241として、例えば、シリコン酸化膜を用いることができる。続いて、リソグラフィー技術を用いて、キャパシタ側セル第1コンタクトプラグ181CCに対応する位置に開口を有するレジストマスク図示せずを、第3層間絶縁膜241上に形成する。そして、形成されたレジストマスクをマスクとして、第3層間絶縁膜241及び第2層間絶縁膜191をエッチングし、これれを貫きキャパシタ側セル第1コンタクトプラグ181CCの上面の少なくとも一部を露出させる第3コンタクト開口部第6のコンタクトホールを形成する。第3のコンタクト開口部を形成は、第3層間絶縁膜241をエッチングする第1段階と、第2層間絶縁膜191をエッチングする第2段階とに分けて行うことができる。この場合、第2層間絶縁膜191と第3層間絶縁膜241は、互いに異なる材料を用いて構成する。第1段階では、第3層間絶縁膜241に対するエッチング速度が相対的に速く、第2層間絶縁膜191に対するエッチング速度が相対的に遅くなるように、エッチング条件を定める。望ましくは、第3層間絶縁膜241がエッチングされ、第2層間絶縁膜191がエッチングされないように、エッチング条件を定める。例えば、第2層間絶縁膜191がシリコン窒化膜であり、第3層間絶縁膜241がシリコン酸化膜である場合、C4F8やC3F8などのフロロカーボン系ガスを含むガスを用いることができる。また、第2段階では、第3層間絶縁膜241に対するエッチング速度が相対的に遅く、第2層間絶縁膜191に対するエッチング速度が相対的に速くなるように、エッチング条件を定める。望ましくは、第3層間絶縁膜241がエッチングされず、第2層間絶縁膜191がエッチングされるように、エッチング条件を定める。例えば、第2層間絶縁膜191及び第3層間絶縁膜241が上記のように構成されている場合、CF4ガスを含むガスを用いることができる。この方法によれば、第3層間絶縁膜241に形成される複数の開口部のエッチング量のウェハ面内での均一性を向上させることができる。換言すると、第2層間絶縁膜191をエッチングストッパとして利用することにより、第3層間絶縁膜241に形成される複数の開口部の深さを実質上一致させることができる。その結果、第3コンタクト開口部を形成する際に必要な、キャパシタ側セル第1コンタクトプラグ181CCの上面を露出させてからさらに行うオーバーエッチングの量を、第3層間絶縁膜241の膜厚等を考慮することなく決定できる。つまり、オーバエッチング量を第2層間絶縁膜191の膜厚等に基づいて決定することができる。これは、第3層間絶縁膜241のエッチングの際に生じるバラツキに相当する分だけ、オーバーエッチング量を低減できることを意味する。オーバーエッチング量が低減されると、第3コンタクト開口部の形成位置がキャパシタ側セル第1コンタクトプラグ181CCに対応する位置からずれている場合に、ゲート電極上部が露出してしまう可能性を低減できる。その結果、後に第3コンタクト開口部内に形成されるコンタクトプラグ242とゲート電極との短絡の発生を防止することができる。次に、第3コンタクト開口部を埋め込む第3コンタクトプラグの材料膜を第3層間絶縁膜241上を覆うように形成する。続いて、CMPなどを用いて、第3コンタクト開口部内に第3コンタクトプラグの材料膜を残存させるとともに、第3層間絶縁膜241上に形成された第3コンタクトプラグの材料膜を除去する。これにより、第3コンタクト開口部に埋め込まれた第3コンタクトプラグ242第6のコンタクトプラグが形成される。次に、第3コンタクトプラグ242及び第3層間絶縁膜241上に配線材料膜を成膜する。そして、リソグラフィー技術及びエッチング技術を用いて、配線材料膜をパターニングし、キャパシタパッド243を形成する。次に、図15Aに示すように、キャパシタパッド243を覆う第4層間絶縁膜第4の層間絶縁膜251を第3層間絶縁膜241上に形成する。次に、メモリセル領域12において、第4層間絶縁膜251を貫き、キャパシタパッド243の少なくと一部を露出させるキャパシタ開口部252を形成する。そして、キャパシタ開口部252の内壁を覆い、その底部においてキャパシタパッド243と接続するクラウン形状のキャパシタ下部電極253を形成する。また、キャパシタ下部電極253の内面を覆うように、メモリセル領域12の全面にキャパシタ絶縁膜254を形成する。さらに、キャパシタ絶縁膜254の上面を覆うようにキャパシタ上部電極255を形成する。キャパシタ上部電極255は、メモリセル領域12内において複数のキャパシタ下部電極253が形成されている領域アレイ領域を覆うように形成される。次に、メモリセル領域12のキャパシタ上部電極255を覆うとともに、周辺回路領域13の第4層間絶縁膜251上を覆うように、第5層間絶縁膜256を形成する。次に、周辺回路領域13において、第5層間絶縁膜256、第4層間絶縁膜251、及び第3層間絶縁膜241を貫き、第1配線231を露出させる第2配線コンタクト開口部を形成する。そして、形成した第2配線コンタクト開口部内に導電膜を埋め込み、第2配線コンタクトプラグ257を形成する。次に、第5層間絶縁膜256上に第2配線コンタクトプラグと接続される第2配線258を形成する。以上のようにして、半導体装置が完成する。なお、この後、必要に応じて、層間絶縁膜、ビアプラグ、配線及びパッシベーション膜等をさらに形成してもよい。本実施の形態では、上述したように、第2コンタクトプラグ221の上面径を小さくすることができるので、第2コンタクトプラグと隣接する配線との距離図13A及び図13Zのw23を維持しつつ、配線231のピッチを縮小することができる。その結果、チップサイズを縮小することができる。次に、本発明の第2の実施の形態に係る半導体装置の製造方法について、図16A,図16B,図16Z~図20A、図20Zを参照して説明する。図16A,図16B,図16Z~図20A、図20Zは、本発明の第2の実施の形態に係る半導体装置の製造方法を説明するための図である。各図において、左側にメモリセル領域第1の領域が、右側に周辺回路領域第2の領域が示されている。各図A及び各図Bは、製造途中の各段階における半導体装置の縦断面図であり、各図Zは、対応する図Aに示された半導体装置の上面図である。また、各図Aは、図16Zに示すように方向X,Y,α及びβを定義したときのα-α’線断面図メモリセル領域及びX-X’線断面図周辺回路領域である。また、各図Bは、Y-Y’線断面図である。なお、方向Xはメモリセル領域におけるビット線の延在方向、方向Yはワード線の延在方向に沿った方向として定義される。また、方向αはメモリセル領域における活性領域の長手方向に沿った方向、方向βは方向αに垂直な方向として定義される。これらの定義は、第1の実施の形態と同じである。以下、半導体装置の製造方法について工程順に従って説明する。本実施の形態による方法は、第1層間絶縁膜141を形成する工程図4Aまでは、第1の実施の形態と同じである。第1の実施の形態では、第1層間絶縁膜141にセルコンタクト開口部152を形成する際にホールパターンの開口を持つ第1レジストマスク151を用いたが、本実施の形態では、ラインアンドスペースパターンの開口を持つレジストマスクを用いてセルコンタクト開口部を形成する。詳述すると、本実施の形態では、図16A,図16B及び図16Zに示すように、第1層間絶縁膜141上に、α方向に延在する帯状の開口部を有する第1レジストマスク261を形成する。帯状の開口部は、メモリセル領域12に形成される。また、帯状の開口部は、β方向に繰り返し形成される。換言すると第1レジストマスク261は、β方向にラインアンドスペースの繰り返しパターンを有している。ラインアンドスペースパターンは、ホールパターンに比べると、リソグラフィー技術を用いた形成の際にコントラストを大きくすることができ、露光解像マージンを大きくすることができる。よって、本実施の形態では、第1の実施の形態の場合よりも、パターンの微細化が可能である。次に、第1レジストマスク261をマスクとして、メモリセル領域12の第1層間絶縁膜141をエッチングし、α方向に延在する帯状の開口部であるセルコンタクタト開口部262を形成する。第1層間絶縁膜141のエッチングは、第1の実施の形態と同様に、シリコン窒化膜に対して選択比が取れる条件で行う。その後、第1レジストマスク261を除去する。次に、第1の実施の形態と同様に図6A及び図6Z参照、周辺コンタクタト開口部を形成する。つまり、図17A及び17Zに示すように、第2レジストマスク271を形成し、それを用いて周辺回路領域13の第1層間絶縁膜141をエッチングし、周辺コンタクタト開口部272を形成する。周辺コンタクタト開口部272のうち、N型周辺ソース/ドレイン拡散層上133Nを露出させるものをN型周辺ソース/ドレイン拡散層上周辺コンタクト開口部272N、P型周辺ソース/ドレイン拡散層133Pを露出させるものをP型周辺ソース/ドレイン拡散層上周辺コンタクト開口部272P、ゲート電極膜122の上面を露出させるものをゲート上周辺コンタクト開口部272Gと呼ぶことがある。その後、第2レジストマスク271を除去する。次に、第1の実施の形態と同様に図7A参照、第1コンタクタト導電膜を形成する。つまり、図18Aに示すように、セルコンタクト開口部262及び周辺コンタクト開口部272を埋め込む、例えば三つの膜からなる積層構造の、第1コンタクタト導電膜281を形成する。次に、図19A,図19B及び図19Zに示すように、CMP法を用いて、第1コンタクタト導電膜281の表面を研磨除去する。この研磨は、第1層間絶縁膜141の表面が露出しても継続し、ゲート保護膜123の上面が露出するまで行う。これにより、第1コンタクト導電膜281及び第1層間絶縁膜141も研磨され、それらの上面は、ゲート保護膜123の上面と一致する。このCMPによる研磨は、シリコン窒化膜に対して選択比が取れる条件を用いて行う。これにより、ゲート保護膜123の上面が露出した時点で研磨除去の進行を止めることができる。以上のようにして、メモリセル領域12及び周辺回路領域13には、それぞれセルコンタクト開口部262及び周辺コンタクト開口部272に埋め込まれた第1コンタクタト導電膜281からなる第1コンタクトプラグ291が形成される。詳述すると、メモリセル領域12では、X方向に関してゲートサイドウォール132に挟まれ、Y方向に関して第1層間絶縁膜141で挟まれた第1コンタクト導電膜281から成るセル第1コンタクトプラグ291Cが形成される。第1コンタクト導電膜281の表面研磨を、第1の実施の形態と同様に第1層間絶縁膜141が露出した時点で終了すると、第1コンタクト導電膜281が、α方向に隣接する複数のセルソース/ドレイン拡散層131C同士を短絡させた状態となる。そこで、本実施の形態では、第1コンタクト導電膜281の表面研磨を、ゲート保護膜123が露出するまで行う。これにより、第1コンタクト導電膜281は各セルソース/ドレイン拡散層131Cに対応するように分離され、それぞれのセルソース/ドレイン拡散層131C上に独立して形成されたセル第1コンタクトプラグ291Cとなる。セル第1コンタクトプラグ291Cのうち、ドレインセル拡散層に接続されるものキャパシタ電極に接続されるものをキャパシタ側セル第1コンタクトプラグ291CCと呼び、ソースセル拡散層に接続されるものビット線と接続されるものをビット線側セル第1コンタクトプラグ291CBと呼ぶことがある。また、周辺回路領域13では、周辺コンタクト開口部272に埋め込まれた第1コンタクタト導電膜281からなる周辺第1コンタクトプラグ291Pが形成される。次に、図20A及び図20Zに示すように、第1コンタクプラグ291やゲート保護膜123の上面を覆うように、第1層間絶縁膜141の上に第2層間絶縁膜301を形成する。これは、第1の実施の形態における第2層間絶縁膜191の形成図9Aと同様に行うことができる。第2層間絶縁膜301の膜厚は、第2層間絶縁膜191と同様に、200nmとすることができる。次に、第2層間絶縁膜301を貫き、第1のコンタクトプラグ291の上面の少なくとも一部を露出させる第2コンタクト開口部を形成する。メモリセル領域12では、ビット線側セル第1コンタクタトプラグ291CBに対応する位置に第2コンタクト開口部を形成し、キャパシタ側セル第1コンタクトプラグ291CCに対応する位置には形成しない。続いて、第2コンタクトホールを埋め込むように、第2層間絶縁膜301上に第2コンタクト導電膜を形成する。この工程は、第1の実施の形態における第2コンタクト導電膜211の形成図11A参照と同様に行うことができる。それから、第2コンタクト導電膜の表面を、CMP法等を用いて研磨除去する。第2層間絶縁膜301の表面を露出させ、第2コンタクトホール内に埋め込まれた第2コンタクト導電膜を残存させて、第2コンタクトプラグ302とする。この工程は、第1の実施の形態における第2コンタクトプラグ221の形成図12A及び図12Z参照と同様に行うことができる。第2コンタクトプラグ302のうち、ビット線側セル第1コンタクトプラグ291CBと接続されるものをセル第2コンタクトプラグ302CBと呼び、周辺第1コンタクトプラグ291Pと接続されるものを周辺第2コンタクトプラグ302Pと呼ぶことがある。続いて、第2コンタクトプラグ302を覆うように、第2層間絶縁膜301上に第1配線材料膜を形成する。それから、第1配線材料膜をパターニングして、第1配線303を形成する。これらの工程は、第1の実施の形態における第1配線231の形成図13A及び図13Zと同様の行うことができる。以降、第1の実施の形態と同様の工程図14A及び図15A参照を行い半導体装置が完成する。本実施の形態においても、第1の実施の形態と同様に第2コンタクトプラグ302の上面径を小さくすることができる。これにより、第2コンタクトプラグ302と隣接する第1配線303との距離w30を所定の距離以上に保ちつつ、配線ピッチを縮小することができ、チップサイズを縮小することができる。次に、本発明の第3の実施の形態に係る半導体装置の製造方法について説明する。本実施の形態に係る方法では、第3層間絶縁膜241の平坦化処理まで第1の実施の形態と同様に行う。第1の実施の形態では、この後、第3層間絶縁膜241に第3コンタクト開口部の形成し、第3コンタクト開口部を埋める第3コンタクトプラグ242を形成し、第3コンタクトプラグ242に接続されるキャパシタパッド243を形成する図14A参照。これに対して、本実施の形態では、これら第3コンタクト開口部、第3コンタクトプラグ242、及びキャパシタパッド243の形成を省略し、製造工程の簡略化及び生産性の向上を実現する。詳述すると、本実施の形態では、図21Aに示すように、平坦化された第3層間絶縁膜241上に第4層間絶縁膜311を形成する。第4層間絶縁膜311としてシリコン酸化膜を用いることができる。次に、第4層間絶縁膜311、第3層間絶縁膜241及び第2層間絶縁膜191を貫いてキャパシタ側セル第1コンタクトプラグ181CCの上面の少なくとも一部を露出させるキャパシタ開口部312を形成する。キャパシタ開口部312の形成は、第1の実施の形態の場合と同様、2段階に分けて行うこともできる。この場合、第1段階として、第4層間絶縁膜311及び第3層間絶縁膜241に対するエッチングを行う。このとき、第2層間絶縁膜191をエッチングストッパとして利用する。続いて、第2層間絶縁膜191をエッチングする。2段階のエッチングを行うには、第4層間絶縁膜311、第2層間絶縁膜191及び第3層間絶縁膜241の材料と、エッチング条件とを適切に設定する必要がある。つまり、第1段階では、第4層間絶縁膜311及び第3層間絶縁膜241に対してエッチング速度が速く、第2層間絶縁膜191に対してエッチング速度が遅くなるように、第2段階ではその逆となるように材料とエッチン条件とを設定する。例えば、第2層間絶縁膜191としてシリコン窒化膜を用い、第3層間絶縁膜241及び第4層間絶縁膜311としてそれぞれシリコン酸化膜を用いることができる。この場合、第1段階のエッチングは、シリコン酸化膜のエッチング速度がシリコン窒化膜のエッチング速度よりも速いエッチング条件を用いて行う。それから、第2段階のエッチングは、シリコン酸化膜をほとんどエッチングすることなく、シリコン窒化膜をエッチングするエッチング条件を用いて行う。このような方法を用いると、複数の第3コンタクト開口部の深さのバラツキは、第2層間絶縁膜191の膜厚に依存するものとなり、第4層間絶縁膜311及び第3層間絶縁膜241の膜厚に依存しない。その結果、第3コンタクタト開口部の形成位置がキャパシタ側セルコンタクタトプラグ181CCに対応する位置からずれている場合でも、その深さがゲート電極に達する程度になる可能性はほとんどない。よって、第3コンタクト開口部の位置ずれにより、ゲート電極が露出し、後に第3コンタクト開口部内に形成されるキャパシタ下部電極312と短絡するという問題の発生が抑制される。また、第4層間絶縁膜311と第3層間絶縁膜241から成る厚い膜を貫く開口部を形成する場合には、エッチング不良を防止するため十分なオーバーエッチングを行う必要がある。上記方法によれば、第2層間絶縁膜191がエッチングストッパとして働き、下層への影響を防げるので、十分なオーバーエッチングを行うことができる。この後、第1の実施の形態と同様に、キャパシタ下部電極313、キャパシタ絶縁膜314、キャパシタ上部電極315、第5層間絶縁膜316、第2配線コンタクトプラグ317、及び第2配線318の形成を行う。以上のようにして、半導体装置が完成する。なお、上記説明では、第1の実施の形態と同様に第3層間絶縁膜241の上に第4層間絶縁膜311を積層する場合について説明したが、第3層間絶縁膜241を省略し、第2層間絶縁膜の上に第4層間絶縁膜311を形成するようにしてもよい。この場合、第4層間絶縁膜311の膜厚は、上記例の第3層間絶縁膜241と第4層間絶縁膜311の合計の厚さとする。以上、本発明についていくつかの実施の形態に即して説明したが、本発明は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱することなく、種々の変形変更が可能である。特に、上述した各膜の材料や形成方法は、単なる例示に過ぎず、その目的に応じて適宜選択可能である。"