オープンドレイン若しくはオープンコレクターの出力端子を駆動する出力回路と、前記出力回路を制御する制御回路と、を含み、前記制御回路は、前記出力回路が前記出力端子にローレベルを出力しない期間において、前記出力端子がローレベルからハイレベルに遷移する場合に前記出力回路が前記出力端子にハイレベルを出力する制御を行うことを特徴とする回路装置。オープンドレイン若しくはオープンコレクターの出力端子を駆動する出力回路と、前記出力回路を制御する制御回路と、を含み、前記出力回路は、第1の出力端子と、第1の入力端子と、第2の入力端子と、を含み、前記第1の入力端子は前記第1の出力端子の出力を許可するためのイネーブル信号を入力する端子であり、前記第2の入力端子は前記第1の出力端子の出力データを前記出力回路に入力する端子であり、前記イネーブル信号は前記制御回路から出力され、前記制御回路は、前記出力回路が前記第1の出力端子にローレベルを駆動する第1の期間に続く第2の期間において、前記出力データがハイレベルとなる値を前記第2の入力端子に設定した状態で前記イネーブル信号の値を出力許可の値から出力停止の値に切り替える第1の制御を行うことを特徴とする回路装置。前記制御回路は、前記第1の期間の終了時刻から第1の所定期間の経過後に前記第1の制御を行い、前記第1の制御を行ってから第2の所定時間の経過後に前記出力データがローレベルとなる値を前記第2の入力端子に設定する第2の制御を行うことを特徴とする請求項2に記載の回路装置。前記第1の出力端子が接続された信号ラインにおけるデータの送受信は転送クロックに同期して行われ、前記第1の制御は、前記転送クロックの値が切替わるタイミングと異なるタイミングで行われることを特徴とする請求項2又は3に記載の回路装置。更に、第2の出力端子と、を含み、前記第2の出力端子の出力は、前記第1の出力端子における信号が伝搬されたものであることを特徴とする請求項2乃至4のいずれか一項に記載の回路装置。オープンドレイン若しくはオープンコレクターの出力端子を駆動する出力回路を含む回路装置の制御方法であって、前記出力回路は、第1の出力端子と、前記第1の出力端子におけるデータの出力を許可するためのイネーブル信号が入力される第1の入力端子と、出力データが入力される第2の入力端子と、を含み、前記第1の出力端子がローレベルからハイレベルの状態に遷移する場合に、前記第1の出力端子をローレベルからハイレベルに駆動するデータを前記第2の入力端子に設定する第1の処理と、前記出力回路が前記第1の出力端子をハイレベルに駆動する状態が第1の所定の期間だけ継続された後に前記イネーブル信号を出力許可から出力停止に切り替える第2の処理と、前記第2の処理の後、第2の所定の期間の経過後に前記第1の出力端子をローレベルに駆動する値を前記第2の入力端子に設定する第3の処理と、を行うことを特徴とする回路装置の制御方法。しかしながら、オープンドレイン接続若しくはオープンコレクター接続の信号ラインに流れるプルアップ電流を増加させることは、該信号ラインがローレベルに駆動されているときに定常的に流れる電流が増えることであり、消費電力を考慮すると好ましいことではない。本発明は、上記の課題の少なくとも一部を解決するためになされたものであり、以下の適用例又は実施形態として実現することが可能である。尚、上記においてローレベル及びハイレベルという表現を用いているが、上記及び以降の記載において信号などの電圧レベルを表すのにハイレベル及びローレベルという表現を用いる。ハイレベルとは、信号などの電圧レベルをデジタル信号の1以降1bと記載するとして認識できる電圧レベルのことであり、ローレベルとは、信号などの電圧レベルをデジタル信号の0以降0bと記載するとして認識できる電圧レベルのことである。また、ハイレベルとローレベルとに切り分けられる境界の電圧レベルを閾値と記載する。[適用例1]本適用例にかかる回路装置は、オープンドレイン若しくはオープンコレクターの出力端子を駆動する出力回路と、前記出力回路を制御する制御回路と、を含み、前記制御回路は、前記出力回路が前記出力端子にローレベルを出力しない期間において、前記出力端子がローレベルからハイレベルに遷移する場合に前記出力回路が前記出力端子にハイレベルを出力する制御を行うことを特徴とする。この構成によれば、オープンドレイン若しくはオープンコレクターの出力端子がローレベルからハイレベルに遷移する場合に出力回路がハイレベルを出力する制御を行うことで、出力端子が接続された信号線がハイレベルに遷移するのに要する時間を短くすることができる。[適用例2]本適用例にかかる回路装置は、オープンドレイン若しくはオープンコレクターの出力端子を駆動する出力回路と、前記出力回路を制御する制御回路と、を含み、前記出力回路は、第1の出力端子と、第1の入力端子と、第2の入力端子と、を含み、前記第1の入力端子は前記第1の出力端子の出力を許可するためのイネーブル信号を入力する端子であり、前記第2の入力端子は前記第1の出力端子の出力データを前記出力回路に入力する端子であり、前記イネーブル信号は前記制御回路から出力され、前記制御回路は、前記出力回路が前記第1の出力端子にローレベルを駆動する第1の期間に続く第2の期間において、前記出力データがハイレベルとなる値を前記第2の入力端子に設定した状態で前記イネーブル信号の値を出力許可の値から出力停止の値に切り替える第1の制御を行うことを特徴とする。この構成によれば、出力回路が第1の出力端子と第1の入力端子と第2の入力端子とを含み、出力端子がオープンドレイン若しくはオープンコレクターであり、第2の入力端子は出力端子から出力の出力データを入力する端子であり、第1の入力端子は第1の出力端子からのデータの出力を許可するイネーブル信号を入力する端子であるときに、イネーブル信号を出力許可から出力停止に切り替える第1の制御を第2の入力端子がハイレベルであるときに行うことで、オープンドレイン接続若しくはオープンコレクター接続されている信号ラインにおける信号のハイレベルへの移行時間を短縮することができる。これにより、信号ラインに接続されたプルアップ抵抗の抵抗値が要素のひとつとなる時定数で決まる遅延の影響を軽減し、信号ラインのスルーレートをより向上させることができる。尚、上記第1の出力端子は、入出力端子として用いられる端子であってもよい。[適用例3]上記適用例にかかる回路装置において、前記制御回路は、前記第1の期間の終了時刻から第1の所定期間の経過後に前記第1の制御を行い、前記第1の制御を行ってから第2の所定時間の経過後に前記出力データがローレベルとなる値を前記第2の入力端子に設定する第2の制御を行うことが好ましい。この構成によれば、制御回路が、出力データがハイレベルになってから第1の所定の期間の経過後に第1の制御を行い、第1の制御を行ってから第2の所定の期間後に出力データをローレベルに設定する第2の制御を行うことで、信号ラインのハイレベルへの信号の立ち上がり時間の短縮を確実に行うことができる。[適用例4]上記適用例にかかる回路装置において、前記第1の出力端子が接続された信号ラインにおけるデータの送受信は転送クロックに同期して行われ、前記第1の制御は、前記転送クロックの値が切替わるタイミングと異なるタイミングで行われることが好ましい。この構成によれば、出力端子が接続された信号ラインにおけるデータの送受信が転送クロックに同期して行われ、第1の制御が転送クロックの値が切替わるタイミングと異なるタイミングで行われることにより、転送クロックが切替わってから第1の制御が行われるまでの期間にハイレベルとした出力データを第1の出力端子に伝搬することができる。これにより、信号ラインのハイレベルへの信号の立ち上がり時間の短縮を確実に行うことができる。[適用例5]上記適用例にかかる回路装置において、更に、第2の出力端子と、を含み、前記第2の出力端子の出力は、前記第1の出力端子における信号が伝搬されたものであることが好ましい。この構成によれば、第2の出力端子に第1の出力端子の信号が伝搬されることで、第1の出力端子が接続された信号ラインの状態を第2の出力端子の出力により知ることができる。これにより、信号ラインにおけるローレベルからハイレベルへの変化に要する時間を測定することができる。また、イネーブル信号が出力停止を指示する状態であるときに、第1の出力端子が接続された信号レベルの電圧レベルを第1の出力端子から知ることができることから、第1の出力端子を入力端子として扱うことができる。[適用例6]本適用例にかかる回路装置の制御方法は、オープンドレイン若しくはオープンコレクターの出力端子を駆動する出力回路を含む回路装置の制御方法であって、前記出力回路は、第1の出力端子と、前記第1の出力端子におけるデータの出力を許可するためのイネーブル信号が入力される第1の入力端子と、出力データが入力される第2の入力端子と、を含み、前記第1の出力端子がローレベルからハイレベルの状態に遷移する場合に、前記第1の出力端子をローレベルからハイレベルに駆動するデータを前記第2の入力端子に設定する第1の処理と、前記出力回路が前記第1の出力端子をハイレベルに駆動する状態が第1の所定の期間だけ継続された後に前記イネーブル信号を出力許可から出力停止に切り替える第2の処理と、前記第2の処理の後、第2の所定の期間の経過後に前記第1の出力端子をローレベルに駆動する値を前記第2の入力端子に設定する第3の処理と、を行うことを特徴とする。この方法によれば、オープンドレイン出力若しくはオープンコレクター出力である第1の出力端子を有する出力回路において、該出力回路の第2の入力端子に入力される出力データをローレベルからハイレベルに変更する第1の処理と、出力データをハイレベルにしてから第1の所定の期間経過後に該出力回路の第1の入力端子に入力されるイネーブル信号を出力停止に切り替える第2の処理と、第2の処理の後に第2の所定の期間経過後に出力データをハイレベルからローレベルに設定する第3の処理と、を行うことで、オープンドレイン接続若しくはオープンコレクター接続されている信号ラインにおける信号のハイレベルへの移行時間を短縮することができる。尚、上記の適用例で示した出力回路は、出力のみの機能を有するものに限らない。出力回路が入出力回路を構成する回路の一部であってもよい。以下、本発明の実施形態について図面を用いて説明する。尚、オープンドレイン若しくはオープンコレクターは素子の種類の違いによる呼び方の違いであることから、以降の説明においては、便宜上、オープンドレインとだけ記載することにする。従って、以降に記載される技術内容はオープンコレクターにおいても適用されるものである。また、説明中に、例えば信号線がオン若しくはオフという表現を用いることがあるが、オンはその信号線に定義づけられた機能が有効であることを示し、オフはその信号線に定義づけられた機能が無効であることを示すものとする。また、信号の記載を信号名信号が伝搬される信号線の形で行う場合がある。第1実施形態本発明を適用した回路装置100の模式図を図1に示す。回路装置100は、第1出力回路10、制御回路20、機能部30、第2出力回路50及びクロック生成回路60を含む。また。図1に、外部信号線41、外部信号線41に接続されたプルアップ抵抗40、外部クロック信号線71及び外部クロック信号線71に接続されたプルアップ抵抗70を示している。プルアップ抵抗40及びプルアップ抵抗70は、いずれも電源電圧レベルVに接続されている。尚、図1におけるブロック及び信号線は、本実施形態の説明に必要なものだけを便宜上記載したものであり、回路装置100の構成が図1で示したものに限られるわけではない。まず、図1に示した回路装置100の構成要素について説明する。第1出力回路10は、第1出力端子11、第1入力端子12及び第2入力端子13を有する。第1出力端子11はオープンドレインであり、外部信号線41が接続されている。第1入力端子12は、第1出力回路10の出力を制御する制御信号が入力される端子である。第1入力端子12は、イネーブル信号線21により制御回路20に接続されており、制御回路20で生成される第1出力制御信号が入力される。第1出力制御信号がローレベルの場合は、第2入力端子13に入力されたデータが第1出力端子11に伝搬される。第1出力制御信号がハイレベルの場合には、第1出力端子11はハイインピーダンスとなる。第2入力端子13は、データ線22により制御回路20に接続されている。第2出力回路50は、第2出力端子51、第3入力端子52及び第4入力端子53を有する。第2出力端子51はオープンドレインであり、外部クロック信号線71が接続されている。第3入力端子52は、第2出力回路50の出力を制御する制御信号が入力される端子である。第3入力端子52は、イネーブル信号線23により制御回路20に接続されており、制御回路20で生成される第2出力制御信号が入力される。第2出力制御信号がローレベルの場合は、第4入力端子53に入力されたデータが第2出力端子51に伝搬される。第2出力制御信号がハイレベルの場合には、第2出力端子51はハイインピーダンスとなる。第4入力端子53は、クロック線61によりクロック生成回路60に接続されている。制御回路20は、第1出力回路10及び第2出力回路50に対する制御を行う回路である。第1出力回路10に対しての制御は、第1出力制御信号と第2出力データとで行う。第2出力データは、制御回路20が第1出力回路10に対して出力するデータであり、データ線22を介して第2入力端子13に伝搬される。第2出力回路50に対しての制御は、第2出力制御信号により行う。また、クロック生成回路60で生成される第1クロックがクロック線61を介して、第2クロックがクロック線62を介して制御回路20に伝搬される。第1クロック及び第2クロックは、共に制御回路20内において第1出力制御信号、第2出力データ及び第2出力制御信号のタイミング生成に用いられる。尚、第1クロックは、外部クロック信号線71に出力されるクロックであり、外部信号線41におけるデータ転送の制御は主に第1クロックに同期を取って行われる。第2クロックは第1クロックよりも高い周波数のクロックである。機能部30は、回路装置100の装置のファンクション部分を示すものとして記載したものである。便宜上ひとつのブロックとして図示した。機能部30は、データ線31及び制御回路20を介して第1出力データを第1出力回路10に伝搬させる。第1出力データは、例えば、機能部30における何らかの処理の結果を示すデータである。クロック生成回路60は、外部クロック信号線71に出力する第1クロッククロック線61及び制御回路20で用いる第2クロッククロック線62を生成する回路である。上述したが第2クロッククロック線62は制御回路20で使用されるクロックで第1クロッククロック線61よりも周波数が高い。第2クロッククロック線62の周波数は第1クロッククロック線61の周波数のn倍nは2以上の整数に設定され、第1クロッククロック線61の立ち上がりのタイミングは、第2クロッククロック線62の立ち上がりのタイミングに略一致する。制御回路20は、機能部30から出力される第1出力データデータ線31に応じて第1出力制御信号イネーブル信号線21及び第2出力データデータ線22を生成する。外部信号線41上のデータは、外部クロック信号線71上の外部クロックに同期して変化する。外部クロックは、第1クロッククロック線61が第2出力回路50を介して出力されたものであるが、機能部30から出力される第1出力データデータ線31は必ずしも第1クロッククロック線61に同期して変化する必要はない。第1出力データデータ線31の変化が第1クロッククロック線61の変化と同期していないときは、制御回路20内に所定のバッファーを設け、一旦該所定のバッファーに第1出力データデータ線31を保存した後で、該所定のバッファーに保存された第1出力データの読み出しを第1クロッククロック線61に同期して行うことで第1出力データの変化を第1クロックと同期したものにすることができる。これより、機能部30から出力されるときの第1出力データデータ線31の変化が第1クロッククロック線61に同期していなくても、制御回路20に入力された後で第1クロッククロック線61に同期をとったデータとして扱うことが可能である。よって、以降の説明においては、第1出力データデータ線31の変化が仮に第1クロッククロック線61に同期していないとしても、第1出力データの変化は第1クロッククロック線61に同期しているものとして扱うこととする。尚、第1出力データを含むすべてのデータが、レジスター等に保持される場合、説明の便宜上、データの保持が確実に行われるためのホールドタイムは確保されているものとする。次に、制御回路20の外部信号線41に対するデータの出力動作について説明する。この説明において、機能部30から出力される第1出力データデータ線31は、0b及び1bの繰り返しとする。最初に、制御回路20を用いて従来の動作を説明する。制御回路20は、第2出力データデータ線22をローレベルに固定している。制御回路20は、第1クロッククロック線61の立ち上がりで第1出力データの値0bを所定のレジスターに保持する。該所定のレジスターの値が0bであることから、制御回路20は、第1出力制御信号イネーブル信号線21をローレベルに設定する。これにより、第1出力回路10において第2入力端子13の値ローレベルが外部信号線41に伝搬され、外部信号線41がローレベルに引かれることにより0bが出力されたことになる。次に制御回路20は第1クロッククロック線61の立ち上がりで第1出力データの値1bを所定のレジスターに保持する。該所定のレジスターの値が1bであることから、制御回路20は、第1出力制御信号イネーブル信号線21をハイレベルに設定する。これにより、第1出力回路10の第1出力端子11はハイインピーダンスとなり、外部信号線41はプルアップ抵抗40によりハイレベルに引かれる。これにより外部信号線41に1bが出力されたことになる。上述のように従来の動作においては、第2入力端子13はローレベルに固定されたままとする制御でよい。しかしながら、制御回路20が第2出力データデータ線22及び第1出力制御信号イネーブル信号線21を上述のように制御することにより、第1出力データデータ線31の値を外部信号線41に伝搬させることができる。上述した従来の動作における外部信号線41における変化を、図2の外部信号線41a及び外部信号線41bにタイミングチャートとして示す。外部信号線41bは外部信号線41aを、時間方向に拡大して表示したものである。続いて、制御回路20を用いて本発明を適用した動作を説明する。制御回路20は、第1クロッククロック線61の立ち上がりで第1出力データの値0bを所定のレジスターに保持する。該所定のレジスターの値が0bであることから、制御回路20は、第1出力制御信号イネーブル信号線21をローレベルに設定する。第2出力データデータ線22は、第1出力制御信号イネーブル信号線21がローレベルに設定されるときか、ローレベルに設定されるときまでにローレベル0bに設定されていればよい。これにより、第1出力回路10において第2入力端子13の値0bが外部信号線41に伝搬され、外部信号線41がローレベルに引かれることにより0bが出力されたことになる。制御回路20は、次の第1クロッククロック線61の立ち上がりで第1出力データの値1bを所定のレジスターに保持する。該所定のレジスターの値が1bであることから、制御回路20は第1クロッククロック線61の立ち上がりに同期して第2出力データデータ線22をハイレベル1bに設定する。データ線22が接続されている第2入力端子13はハイレベル1bとなり、これが第1出力端子11に伝搬され、外部信号線41における電圧レベルがローレベル0bからハイレベルに向けて変化する。制御回路20は、第1クロッククロック線61の立ち上がりから所定の期間の経過後に第1出力制御信号イネーブル信号線21をハイレベルに設定する。これにより第1出力端子11はハイインピーダンスとなる。第1出力回路10の出力によりハイレベルに向けて電圧レベルが変化した外部信号線41は、これ以降はプルアップ抵抗40によりハイレベルに引かれる。これにより外部信号線41に1bが出力されたことになる。該所定の期間は、第2クロッククロック線62により計測される時間である。この例における外部信号線41の状態を外部信号線41cとして図2のタイミングチャートとして示す。上述した本発明を適用した場合の効果を図2のタイミングチャートを用いて説明する。図2中、矢印で示しているtは時間の経過を示す。また、各々の信号の電圧レベルの変化の範囲は、図中の点線で表された範囲である。この範囲は、外部信号線41aで例示しているが、上側の点線がハイレベルの上限値Hで示している、下側の点線がローレベルの下限値Lで示している、上側の点線と下側の点線との中間にある点線が閾値Thで示しているを示す。また、Tは、第1クロッククロック線61の周期を示す。回路装置100は、図2の外部信号線41aに示すように、外部信号線41に0b及び1bを第1クロック毎に交互に出力している。図2に示した外部信号線41a以外の信号は、第1クロックの2周期分を時間方向に拡大したものである。上述したように、外部信号線41bは従来の動作におけるタイミングチャートであり、外部信号線41cは本発明を適用した場合におけるタイミングチャートである。また、データ線22及びイネーブル信号線21のタイミングチャートは、本発明を適用した場合のものである。尚、クロック線61は、従来及び本発明の適用において共通である。従来の動作では、図2-1のタイミングでイネーブル信号線21がハイレベルに設定される。これにより第1出力端子11がハイインピーダンスとなり、外部信号線41の電圧レベルはプルアップ抵抗40の抵抗値が要因のひとつとなる時定数に応じた遅延をもって図2のHで示した電圧レベルに向けて変化する。このときに、外部信号線41が1bになるのまでに経過した時間が図2の外部信号線41bに示したt1である。これに対し、本発明を適用した場合では、図2-1のタイミングでデータ線22がハイレベルに設定される。イネーブル信号線21は、第1クロッククロック線61の立ち上がりから第2クロッククロック線62で計測可能な所定の期間図2のt3遅れてハイレベルに設定される。従って、該所定の期間で決まる時間の間、ハイレベルとなった第2入力端子13の値が第1出力端子11に伝搬されて外部信号線41を駆動する。これにより外部信号線41が図2のHで示した電圧レベルに到達する時間を短くすることができる。このときの外部信号線41が1bとなるまでに経過した時間が図2の外部信号線41cに示したt2である。図2から分かるように、t2の方がt1よりも短く、本発明を適用した場合の方が従来よりも、外部信号線41が1bとなるまでの時間が短い。この時間が短くなると、その分第1クロッククロック線61の周波数を上げることが可能となり、外部信号線41におけるデータ転送速度の向上を図ることができる。例えば、図2で示した電圧レベルの変化状態においては、第1クロッククロック線61の周波数を4倍にすることは従来の動作では不可能であるが、本発明を適用することで可能となる。尚、ハイレベルに設定された第2出力データデータ線22は、第1出力制御信号イネーブル信号線21がハイレベルに設定された後、かつ、第1出力制御信号イネーブル信号線21が次にローレベルに設定される前、にローレベルに設定されることでよい。続いて、第2出力回路50に本発明を適用した場合について説明する。上記したように、第2出力回路50の第3入力端子52は、イネーブル信号線23に接続されており、第2出力回路50の第4入力端子53はクロック線61に接続されている。制御回路20は、イネーブル信号線23を介して第2出力制御信号を伝搬させ第2出力回路50の制御を行う。第2出力制御信号は、第1クロッククロック線61をデータとする以外は、上述した第1出力制御信号と同様の方法で生成される。第2出力端子51の電圧レベルをローレベルからハイレベルに変更するときは、第2出力制御信号イネーブル信号線23は制御回路20により第1クロックの立ち上がりから所定の期間遅れてローレベルからハイレベルに設定される。該所定の期間は第4入力端子53に入力されている第1クロックの値が第2出力端子51に伝搬される。該所定の期間において、第1クロックはハイレベルの状態にある。該所定の期間はこのハイレベルの状態が第2出力端子51に伝搬されることで、外部クロック信号線71の信号の立ち上がり時間を短くすることができる。これにより、第1クロッククロック線61の周波数を上げることができる。第2実施形態本実施形態は、出力回路として入出力回路を用いた場合の例である。入出力回路110を有する回路装置200の模式図を図3に示す。回路装置200は、入出力回路110、制御回路120及び機能部130を含む。入出力回路110は、入出力端子111、第1入力端子112、第2入力端子113及び第1出力端子114を有する。入出力端子111は、外部信号線141に接続されており、外部信号線141は、プルアップ抵抗140により電源電圧レベルVにクランプされている。制御回路120は、第1実施形態における制御回路20に対応する部分であり、同様の機能を有する。機能部130は、第1実施形態における機能部30に対応する部分であり、同様の機能を有する。本実施形態の説明において、第1実施形態で対応する部分があり、同様の機能を有するものにおいては、その説明を省略する。尚、図3は、便宜上、回路装置200に含まれる構成要素の中で、本実施形態の説明に必要な部分を記載したものである。入出力回路110は、入力バッファー116と出力バッファー117とを有する。入出力回路110内部において、入出力端子111は出力バッファー117の出力端子及び入力バッファー116の入力端子に接続され、第1入力端子112は出力バッファー117のイネーブル端子に接続され、第2入力端子113は出力バッファー117の入力端子に接続され、第1出力端子114は入力バッファー116の出力端子に接続されている。出力バッファー117の出力はオープンドレインである。出力バッファー117は、第1実施形態における第1出力回路10に対応する部分である。第1入力端子112は、出力バッファー117の出力を許可する制御信号が入力される端子であり、イネーブル信号線121を介して制御回路120に接続されている。イネーブル信号線121がローレベルのときに第2入力端子113のデータが入出力端子111に伝搬される。第2入力端子113は、データ線122を介して制御回路120に接続されている。また、第1出力端子114は、入出力端子111の状態が常時伝搬されており、データ線115を介して機能部130に接続されている。これにより、機能部130は外部信号線141の状態を知ることができる。本発明を入出力回路に適応することにより、外部信号線がバスである場合における対応を可能とすることができる。第3実施形態本実施形態は、第2実施形態における制御回路120内に測定回路123を設けた例である。模式図を図4に示す。尚、第2実施形態と同様の構成については同じ符号を付し、その説明を省略する。データ線115が測定回路123に接続されている。測定回路123は、外部信号線141に0bを出力した後に1bを出力したときに、外部信号線141の電圧レベルが0bから1bに移行するまでの遅延を測定するための回路である。測定できる遅延は入出力回路110を介して変化した遅延時間となる。測定回路123には、データ線115の他に、第1実施形態で説明した第1クロック及びデータ線131に対応する信号が入力される。また、測定用のクロックは測定回路123内で生成されてもよく、図4には図示していないクロック生成回路図1におけるクロック生成回路60に相当から供給されてもよい。このため、本実施形態においては測定用のクロックの生成については限定しない。データ線131の値が第1クロックの立ち上がりにおいて所定のレジスターに保持され、該所定のレジスターの値が1bから0bに変化したときに、測定回路123は測定を開始する。その後、データ線115の値が1bから0bに変化したときに測定回路123は測定を停止する。図2でt1若しくはt2で示した期間が測定の対象となる。測定を開始してから測定を停止するまでの測定クロックによるカウント数が測定結果となる。該測定結果は、制御回路120における制御情報として用いることができる。例えば、図2のt3の長さを変えながらt2の測定を行い、t3とt2の対応を制御回路120内にテーブルとして保持する。t2の値をクロック周波数に対応付けることで、第1クロックの周波数に適したt3の長さを求めることができる。回路装置200の動作する環境は、実装される装置によって異なると考えられるが、t3の設定値としてその環境に適したものを選択することが可能となる。以上、本発明の実施形態及び実施例の説明を行ったが、本発明の適用は上述した内容に限られる訳ではなく、本発明の趣旨を逸脱しない範囲において広く変形並びに適用が可能である。例えば、回路装置内の信号極性は個々の設計事情によって異なってくるものである。