半導体チップが複数形成されたウェーハをm枚積層させた後前記半導体チップ毎にダイシングを行って前記半導体チップがm枚積層された第1の積層チップを形成する工程と、前記ウェーハをn枚積層させた後前記半導体チップ毎にダイシングを行って前記半導体チップがn枚積層された第2の積層チップを形成する工程と、前記第1の積層チップ中に含まれる不良の半導体チップの数に応じて前記第1の積層チップを分類する工程と、前記前記第2の積層チップ中に含まれる不良の半導体チップの数に応じて前記第2の積層チップを分類する工程と、前記分類後の前記第1の積層チップ、又は前記第2の積層チップを組み合わせて第3の積層チップを形成する工程とを備えたことと特徴とする半導体装置の製造方法。前記第1の積層チップ、及び前記第2の積層チップのいずれか一方は1枚の不良の半導体チップを含み、他方に含まれる半導体チップはすべて良品の半導体チップであることを特徴とする請求項1記載の半導体装置の製造方法。nは、mよりも1だけ大きい数n=m1であることを特徴とする請求項1又は2記載の半導体装置の製造方法。前記第3の積層チップは、その中に含まれる良品の半導体チップの数がp枚となるように前記第1の積層チップ又は前記第2の積層チップを組み合わせて形成される請求項1又は2記載の半導体装置の製造方法。半導体チップが複数形成されたウェーハをm枚積層させた後前記半導体チップ毎にダイシングすることにより形成され、積層されたm枚の前記半導体チップを貫通する第1の貫通電極を備えた第1の積層チップと、前記ウェーハをn枚積層させた後前記半導体チップ毎にダイシングすることにより形成され、積層されたn枚の前記半導体チップを貫通する第2の貫通電極を備えた第2の積層チップと、前記第1の貫通電極及び前記第2の貫通電極を接続する接続部材とを備え、前記第1の積層チップ及び前記第2の積層チップの組み合わせは、少なくとも1枚の不良の半導体チップを含むことを特徴とする半導体装置。前記第1の積層チップ、及び前記第2の積層チップのいずれか一方は1枚の不良の半導体チップを含み、他方に含まれる半導体チップはすべて良品の半導体チップであることを特徴とする請求項5記載の半導体装置。nは、mよりも1だけ大きい数n=m1であることを特徴とする請求項6記載の半導体装置。前記第1の積層チップに含まれる複数の半導体チップの間の距離、又は前記第2の積層チップに含まれる複数の半導体チップの間の距離は、前記接続部材を介して接続される2つの半導体チップの間の距離よりも小さいことを特徴とする請求項5乃至7いずれか1項に記載の半導体装置。半導体チップが複数形成されたウェーハをm枚積層させた後前記半導体チップ毎にダイシングを行って形成される第1の積層チップ、及び前記ウェーハをn枚積層させた後前記半導体チップ毎にダイシングを行って形成される第2の積層チップを検査する検査装置と、前記第1の積層チップ、及び前記第2の積層チップを、その中に含まれる不良の半導体チップの数に基づき分類する第1分類装置と、前記第1の積層チップ及び前記第2の積層チップを、前記第1の積層チップ及び前記第2の積層チップの組み合わせに含まれる良品の半導体チップの数が同一となるように組み合わせる第2分類装置とを備えたことと特徴とする半導体装置の管理システム。本実施の形態は、W2W法を用いて積層型の半導体装置を製造する場合において、製品歩留まりを向上させつつ、製造コストの上昇を抑制することを目的とする。以下に説明する実施の形態の半導体装置の製造方法では、まず、半導体チップが複数形成されたウェーハをm枚積層させた後半導体チップ毎にダイシングを行って半導体チップがm枚積層された第1の積層チップを形成するとともに、ウェーハをn枚積層させた後半導体チップ毎にダイシングを行って半導体チップがn枚積層された第2の積層チップを形成する。次に、第1の積層チップ中に含まれる不良の半導体チップの数に応じて第1の積層チップを分類するとともに、第2の積層チップ中に含まれる不良の半導体チップの数に応じて第2の積層チップを分類する。さらに、分類後の第1の積層チップ、又は第2の積層チップを組み合わせて第3の積層チップを形成する。次に、本発明の実施の形態に係る半導体装置及びその製造方法を、図面を参照して詳細に説明する。本実施の形態に係る半導体装置1の構成を、図1を参照して説明する。図1に示すように、本実施の形態の半導体装置は、パッケージ基板10上に、第1積層チップ20、第2積層チップ30を積層してなる第3積層チップ40を備えている。第1積層チップ20と第2積層チップ30は、ボールグリッドアレイBGA50等により電気的に接続される。第1積層チップ20は、m枚のメモリチップC21~C2mを積層して形成される。メモリチップC21~C2mは、それぞれシリコンウェーハ11と、このシリコンウェーハ11上に形成された素子形成層12とを含み、互いに接着剤13により接合されている。メモリチップC21~C2mは、それぞれ貫通電極TSVを有しており、この貫通電極TSVにより、上下に設けられた別のメモリチップC2と電気的に接続されている。同様に、第2積層チップ30は、n枚のメモリチップC31~C3nを積層して形成される。メモリチップC31~C3nは、それぞれ貫通電極TSVを有しており、上下に設けられた別のメモリチップC3と電気的に接続されている。なお、第1積層チップ20内のメモリチップC2間の距離dは、BGA50で接続される第1積層チップ20の最下層のメモリチップC21と第2積層チップ30の最上層のメモリチップC3nの間の距離Dよりも小さい。第2積層チップ30内のメモリチップC3間の距離も同様である。mとnは、最終的に第3積層チップ40に含まれるべき良品のメモリチップCの数pによって決定される。好適には、nは、mよりも大きな数であり、例えばmより1だけ大きい数n=m1である。第3積層チップ40には、少なくとも1枚、具体的にはmn-pの不良の半導体チップが含まれ得る。第3積層チップ40に含まれる不良の半導体チップが1枚の場合、第1積層チップ20、第2積層チップ30のいずれか一方は1枚の不良の半導体チップを含み、他方には不良の半導体チップは含まれず、すべてが良品の半導体チップである。この明細書において、不良の半導体チップとの表現は、チップが全体としてそれ自体不良であり、全体としてそのチップが利用に供されないという意味で使用される。本実施の形態の第1積層チップ20、及び第2積層チップ30は、上述のW2W法を用いて形成される。すなわち、半導体チップが複数形成されたウェーハを複数枚積層させた後、その半導体チップ毎にダイシングを行って半導体チップが複数積層された積層チップが形成される。ここで、図2を参照して、W2W法による第1積層チップ20、及び第2積層チップ30の製造方法を説明する。まず、図2aに示すように、シリコンウェーハ11上にエピタキシャル成長等により、シリコンからなる素子形成層12を形成する。そして、この素子形成層12には、周知の手法により、半導体メモリを形成する。半導体メモリは、例えばNANDセル型フラッシュメモリ、ダイナミックランダムアクセスメモリDRAM、スタティックランダムアクセスメモリSRAM、磁気抵抗メモリ、抵抗変化メモリ等であり、その種類は不問である。1枚のシリコンウェーハ11上には、複数のメモリチップ例えば500個程度が形成され得る。続いて、図2bに示すように、素子形成層12の上面に接着剤13を塗布した後、この接着剤13により支持基板14と素子形成層12とを接着させる。接着剤13としては、例えばアクリル系樹脂などを用いることができる。また、支持基板14は、例えばガラスにより形成され得る。次に、図2cに示すように、化学機械研磨CMP等を用いて、シリコンウェーハ11の膜厚を小さくした後、図2dに示すように、シリコンウェーハ11の裏面に接着剤13を介して基板15を貼り付ける。その後、図2eに示すように、支持基板14は剥離される。そして、図2fに示すように、素子形成層12、シリコンウェーハ11を貫通するように、各メモリチップに貫通電極TSVを形成する。貫通電極TSVは、一例として、次のような工程により形成される。まず、フォトリソグラフィとドライエッチングを実行することにより素子形成層12、シリコンウェーハ11にコンタクトビアを形成する。続いて、そのコンタクトビアに、CVD法等を用いて金属膜タングステンなどを埋め込む。その後、CMPを実行して、コンタクトビアの外に形成された金属膜を除去することで、図2fのような貫通電極TSVが出来上がる。以下、図2a~fに示すのと同様の工程を複数回繰り返し、接着剤13で接着することにより、図2gに示すように複数枚のシリコンウェーハ11が積層されるとともに、貫通電極TSVにより互いに電気的に接続された状態となる。これにより、複数のシリコンウェーハ11上に形成され積層方向に並ぶ半導体メモリチップが、互いに電気的に接続された状態となる。続いて、図2hに示すように、最上層のシリコンウェーハ11上に形成された素子形成層12の上面に、ダイシングテープ16を貼り付ける。その後、図2gに示すように、メモリチップ間に形成されたダイシングラインTに沿ってダイシングを行って、積層されたウェーハを、メモリチップ単位に切断する。これにより、図1に示すような第1積層チップ20が形成され得る。第2積層チップ30も、同様の手順により形成され得る。図2の説明からも明らかなように、W2W法によれば、複数のシリコンウェーハのそれぞれに形成された多数の半導体チップを、ダイシング前にウェーハ単位で積層させた後、貫通電極により電気的に接続させることができる。このため、ダイシングを行った後に半導体チップ毎に積層をするC2C法に比べ、製造工程を簡略化することができる。しかし、W2W法は、積層されるウェーハ中に所定の割合で不良の半導体チップが含まれるため、歩留まりがC2C法に比べ劣化するという問題がある。歩留まりは、積層されるウェーハの数積層枚数が増えるほど累積的に低下する。歩留まりが大きく低下すると、最終的な製造コストがC2C法に比べて高くなってしまう。図3は、1枚のウェーハ中の歩留まり1枚のウェーハに含まれる半導体チップのうち、不良の半導体チップの割合と、積層されるウェーハの数積層枚数と、第1積層チップ20又は第2積層チップ30の歩留まりとの関係を示した表である。図3aは、1枚のウェーハ中の歩留まりと、積層枚数と、第1積層チップ20又は第2積層チップ30内のすべての半導体チップが良品である確率全チップ良品率との関係を示している。図3bは、1枚のウェーハ中の歩留まりと、積層枚数と、第1積層チップ20又は第2積層チップ30内の1枚の半導体チップのみが不良である確率1チップ不良品率との関係を示している。図3cは、1枚のウェーハ中の歩留まりと、積層枚数と、第1積層チップ20又は第2積層チップ30内の2枚の半導体チップが不良である確率1チップ不良品率との関係を示している。一例として、1枚のウェーハ中の歩留まりが95である場合を考える。この場合、第1積層チップ20又は第2積層チップ30の全チップ良品率は、ウェーハの積層枚数が増加するほど低下する。例えば、積層枚数が5枚のとき、第1積層チップ20又は第2積層チップ30の全チップ良品率は77=0.955×100となる。積層枚数がさらに増えると、良品率は更に低下する。また、図3bに示すように、1枚のウェーハ中の歩留まりが95である場合、1チップ不良品率は、ウェーハの積層枚数が増加するほど増加する。例えば、積層枚数が5枚のとき、第1積層チップ20又は第2積層チップ30の1チップ不良品率は20=0.954×0.05×5となる。同様に、図3cに示すように、1枚のウェーハ中の歩留まりが95である場合、2チップ不良品率は、ウェーハの積層枚数が増加するほど増加する。例えば、積層枚数が5枚のとき、第1積層チップ20又は第2積層チップ30の2チップ良品率は2となる。以上の説明から明らかなように、W2W法を用いる場合、ウェーハ積層枚数が増えるほど少ない製造工程数で大きな記憶容量の半導体装置を形成することができる一方で、第1積層チップ20又は第2積層チップ30の良品率は低下する。したがって、製造方法の簡略化と、良品率の向上とはトレードオフの関係にある。そこで、本実施の形態では、図4に示すような製造工程を採用することにより、製造方法の簡略化と良品率の向上との両立を図っている。本実施の形態では、所望の枚数例えばp枚の良品の半導体チップを含む積層チップを最終的に形成する場合、p枚のウェーハを一度に積層するのではなく、まずm枚m<pのウェーハを積層してm枚の半導体チップを含む第1積層チップ20を形成するとともに、さらにn枚n<p、p≦mnのウェーハを積層してn枚の半導体チップを含む第2積層チップ30を形成する。そして、この第1積層チップ20m枚及び第2積層チップ30中n枚内の不良品の半導体チップの数をテスタによる検査により特定した後、その中に含まれる不良の半導体チップの枚数に応じて第1積層チップ20及び第2積層チップ30を分類する。その後、第1積層チップ20及び第2積層チップ30からなる第3積層チップ40の中の良品の半導体チップの枚数がp枚となるように、第1積層チップ20と第2積層チップ30を組み合わせる。図4では、m=4、n=5、p=8の場合を例にとって説明しているが、この数値に限定する趣旨ではない。ここで、m=4、n=5、p=8で、1枚のウェーハWに500個の半導体チップCが形成される場合を考える。この場合、500個の第1積層チップ20積層枚数4枚のうち、全チップ良品である第1積層チップ20204/4は414個程度である。また、1チップが不良品である第1積層チップ20203/4は73個程度、2チップが不良品である第1積層チップ20202/4は12個程度、3チップ以上が不良品である第1積層チップ20201/4は1個程度である。また、500個の第2積層チップ30のうち、全チップ良品である第2積層チップ30305/5は398個程度である。また、1チップ不良品である第2積層チップ30304/5は、82個程度、2チップ不良品である第2積層チップ30303/5は18個程度、3チップ以上が不良品である第2積層チップ30302/5は2個程度である。この場合、第1積層チップ204/4同士を組み合わせることにより、8枚の良品チップ不良品チップは0枚を含んだ積層チップ40 ́を生成することができる。この積層チップ40 ́は、図1の第3積層チップ40とは異なり、1枚の不良メモリチップも含んでいない、従来と同様の積層チップである。また、第1積層チップ204/4と、第2積層チップ304/5を組み合わせることにより、8枚の良品チップ不良品チップは1枚を含んだ、図1と同様の第3積層チップ40を生成することができる。或いは、第1積層チップ203/4と、第2積層チップ305/5を組み合わせることにより、8枚の良品チップ不良品チップは1枚を含んだ、図1と同様の第3積層チップ40を生成することができる。また、第2積層チップ305/5と、第2積層チップ303/5を組み合わせることにより、8枚の良品チップ不良品チップは2枚を含んだ積層チップ40‘’を生成することができる。この積層チップも、第3積層チップ40‘’と同様に、p=8枚の良品チップを含んでいる。なお、2枚以上の不良チップが含まれる第1積層チップ202/4、201/4や、3枚以上の不良メモリチップが含まれる第2積層チップ302/5は、廃棄されるか、又は容量不足の格安品として製造販売され得る。このように、本実施の形態では、p枚の良品のメモリチップを含む半導体装置100を製造するに当たり、m枚メモリチップを含む第1積層チップ20と、n枚のメモリチップを含む第2積層チップ30が生成され、これを組み合わせてp枚の良品メモリチップを含む半導体装置が製造される。このような半導体装置の中には、図1に示すように、1枚の不良メモリチップも含まない積層チップにより構成される半導体装置もあるが、図1に示すように、1枚以上の不良メモリチップを含む第3積層チップ40により構成される半導体装置も含まれる。後者が許容される分、高い歩留まりを達成することができる。具体的には、8枚のウェーハを一度にW2W法で積層させる場合、歩留まりは65となるが、上記の例のように、4枚のウェーハをW2W法で積層して形成した第1積層チップ20と、5枚のウェーハをW2W法で積層して形成した第2積層チップ30とを組み合わせ、1枚の不良チップを許容する場合、歩留まりは最大で97近くまで高くすることができる第1積層チップ20の生産数と、第2積層チップ30の製造数を、4:1程度にした場合。図5は、本実施の形態に係る半導体装置を製造するためのシステムの構成を示すブロック図である。このシステムは、テスタ100、第1分類装置200、及び第2分類装置300を備えている。テスタ100は、周知のテスタと同様のものでよく、第1積層チップ20、第2積層チップ30に含まれる不良のメモリチップの位置及び枚数を特定する。第1分類装置200は、テスタ100により得られた不良メモリチップの枚数に基づき、第1積層チップ20、第2積層チップ30を分類する。第2分類装置300は、図4のような方針に従い、第1積層チップ20、第2積層チップ30を適宜組み合わせ、半導体装置100を生成する。以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。