"第1の電圧を信号レベルとする第1のクロック信号を第2の電圧を信号レベルとする第2のクロック信号に変換する第1の変換回路と、前記第1の電圧が動作電圧として供給され、前記第1のクロック信号に基づいて前記第1の電圧を信号レベルとする信号をラッチ及び出力するフリップフロップ回路と、前記第2の電圧が動作電圧として供給され、前記第2のクロック信号に同期して前記フリップフロップ回路の出力信号に基づく信号のレベルを第2の電圧の信号レベルに変換する第2の変換回路と、を含むレベル変換回路。前記第2の変換回路は、前記第2のクロック信号に基づいて、第1の動作状態と、第2の動作状態とを交互に繰り返し、第1の動作状態において前記第1の電圧を信号レベルとする入力信号を前記第2の電圧を信号レベルとする出力信号に変換し、第2の動作状態においてリセットレベルの前記出力信号を生成する変換部と、前記第1の動作状態の前記変換部の出力信号をラッチしたレベルに応じた信号を生成し、前記リセットレベルの前記出力信号に基づいて前記ラッチしたレベルを維持するラッチ部と、を含む、請求項1に記載のレベル変換回路。前記変換部は、相補な信号をゲートに受ける一対の第1のPチャネルMOSトランジスタ及び第2のPチャネルMOSトランジスタと、前記第2のクロック信号を反転した反転クロック信号がゲートに供給され、ソースに前記第2の電圧が供給され、ドレインが前記一対のPチャネルMOSトランジスタのソースに接続された第3のPチャネルMOSトランジスタと、電源端子が前記一対のPチャネルMOSトランジスタのドレインにそれぞれ接続され、クロスカップル接続され、前記第2の電圧を信号レベルとする出力信号を生成する一対のインバータ回路と、前記反転クロック信号がゲートに供給され、前記一対のインバータ回路の出力端子及び電源端子と、リセット電圧が供給される配線とをそれぞれ接離する複数のNチャネルMOSトランジスタと、を含む、請求項2に記載のレベル変換回路。前記フリップフロップ回路と前記第2の変換回路の動作タイミングを検出し、検出結果に応じたエラー信号を生成する検出回路を含む、請求項1~3のうちの何れか一項に記載のレベル変換回路。前記検出回路は、前記フリップフロップ回路の出力信号に対する前記第2の変換回路の入力信号の第1の遅延時間と、前記第1のクロック信号に対する前記第2のクロック信号の第2の遅延時間と、の大小関係に応じたエラー信号を生成する、請求項4に記載のレベル変換回路。前記検出回路は、前記フリップフロップ回路の出力信号に対する前記第2の変換回路の入力信号の第1の遅延時間と前記第1のクロック信号の1周期との合計値と、前記第1のクロック信号に対する前記第2のクロック信号の第2の遅延時間と、の大小関係に応じたエラー信号を生成する、請求項4又は5に記載のレベル変換回路。前記エラー信号に基づいて、前記フリップフロップ回路と前記第2の変換回路のうちの少なくとも一方の動作タイミングを補正する自己補正回路を含む、請求項4~6のうちの何れか一項に記載のレベル変換回路。前記エラー信号に基づいて、前記第2のクロック信号のタイミングを補正した補正クロック信号を生成する第1の自己補正回路を含み、前記第2の変換回路は、前記補正クロック信号に同期してレベルシフトする、請求項4又は5に記載のレベル変換回路。前記エラー信号に基づいて、前記第1のクロック信号のタイミングを補正した補正クロック信号を生成する第2の自己補正回路を含み、前記フリップフロップ回路は、前記補正クロック信号に同期して入力信号をラッチする、請求項4又は6に記載のレベル変換回路。前記エラー信号に基づいて、前記第1の変換回路の動作速度を補正する第3の自己補正回路を含む、請求項4又は6に記載のレベル変換回路。第1電圧により動作する第1回路と、前記第1電圧よりと異なる第2電圧により動作する第2回路と、前記第1電圧を信号レベルとする入力信号を前記第2電圧を信号レベルとする信号に変換するレベル変換回路とを有する半導体装置であって、前記レベル変換回路は、前記第1の電圧を信号レベルとする第1のクロック信号を第2の電圧を信号レベルとする第2のクロック信号に変換する第1の変換回路と、前記第1の電圧が動作電圧として供給され、前記第1のクロック信号に基づいて前記第1の電圧を信号レベルとする信号をラッチして生成した信号を出力するフリップフロップ回路と、前記第2の電圧が動作電圧として供給され、前記第2のクロック信号に同期して前記フリップフロップ回路の出力信号に基づく信号のレベルを第2の電圧の信号レベルに変換し、変換後の信号を出力する第2の変換回路と、を有することを特徴とする半導体装置。上記のようなDAC回路10の場合、高耐圧特性を有するトランジスタで構成された複数のフリップフロップ回路を備える。高耐圧特性を有するトランジスタは、大きな占有面積を必要とする。従って、レベルシフト回路の占有面積が大きく、半導体集積回路の面積増大を招く。本発明の一観点によれば、第1の電圧を信号レベルとする第1のクロック信号を第2の電圧を信号レベルとする第2のクロック信号に変換する第1の変換回路と、前記第1の電圧が動作電圧として供給され、前記第1のクロック信号に基づいて前記第1の電圧レベルの信号をラッチ及び出力するフリップフロップ回路と、前記第2の電圧が動作電圧として供給され、前記第2のクロック信号に同期して前記フリップフロップ回路の出力信号に基づく信号のレベルを第2の電圧の信号レベルに変換する第2の変換回路と、を含む。本発明の一観点によれば、低面積化を図ることができる。以下、実施形態を添付図面に従って説明する。図2に示すように、半導体集積回路LSI20は、第1の高電位電圧VD1により動作するロジック回路21電源ドメインと、第2の高電位電圧VD2により動作する周辺回路22,23電源ドメインとを有している。ロジック回路21は、例えばデジタル信号である画像データや動画データ等を扱う回路である。周辺回路22,23は、例えば音声信号等のアナログ信号を扱うアナログ回路である。周辺回路22は、例えば、デジタル信号をアナログ信号に変換するデジタル/アナログ変換回路DAC回路である。また、周辺回路23は、例えば、アナログ信号をデジタル信号に変換するアナログ/デジタル変換回路ADC回路である。ロジック回路21は、レベルシフト回路24に複数ビットの信号を出力する。レベルシフト回路24は、信号のビット数に対応する複数のレベルシフト回路を含む。このレベルシフト回路24には、クロック信号CKが供給される。このクロック信号CKは、例えば、ロジック回路21が同期動作する回路部分に供給するクロック信号CKである。レベルシフト回路24は、クロック信号CKに同期して動作し、第1の高電位電圧VD1レベルの信号を第2の高電位電圧VD2レベルの信号にレベル変換し、その変換後の信号を出力する。レベルシフト回路24がクロック信号CKに同期して動作することにより、複数ビットの信号のタイミングを一致させる。周辺回路22は、レベルシフト回路24の出力信号に応答してアナログ信号Aoutを出力する。周辺回路23は、供給されるアナログ信号Ainを複数ビットのデジタル信号に変換して出力する。レベルシフト回路25は、信号のビット数に対応する複数のレベルシフト回路を含む。レベルシフト回路25には、クロック信号CKが供給される。レベルシフト回路25は、クロック信号CKに同期して動作し、第2の高電位電圧VD2レベルの信号を第1の高電位電圧VD1レベルの信号にレベル変換し、その変換後の信号を出力する。レベルシフト回路25がクロック信号CKに同期して動作することにより、複数ビットの信号のタイミングを一致させる。ロジック回路21は、その信号を受け取る。なお、ロジック回路21は、第1の高電位電圧VD1により動作する回路であれば、回路構成は特に制限されない。また、周辺回路22,23は、第2の高電位電圧VD2により動作する回路であれば、アナログ回路に特に制限されない。例えば、周辺回路22を、外部回路とのインタフェース回路としてもよい。また、図2では、周辺回路22とレベルシフト回路24とを接続する構成として示したが、レベルシフト回路24を周辺回路22に含む構成としてもよい。同様に、周辺回路23とレベルシフト回路25とを接続する構成として示したが、レベルシフト回路25を周辺回路23に含む構成としてもよい。以下、レベルシフト回路を含む周辺回路の一例として、デジタル/アナログ変換回路の実施形態を説明する。なお、以下の説明において、同じ部材については同じ符号を付し、その部材の説明の全て又は一部を省略する。第一実施形態図1に示すように、デジタル/アナログ変換回路DAC回路30は、第1の高電位電圧VDDレベルの入力信号を、第2の高電位電圧AVDレベルの信号にレベル変換するレベルシフト回路レベル変換回路31と、レベルシフト回路31の出力信号に応じてアナログ信号を生成するアナログ回路32とを備えている。レベルシフト回路31のフリップフロップ回路以下、FF回路33には、デジタル信号DTnが供給される。また、FF回路33には、信号DTnのレベルに対応する第1の高電位電圧VDDが供給される。また、FF回路33には、低電位電圧例えばグランドGNDが供給される。信号DTnは、複数nビットの信号DT1~DTnである。代表してビット数nを付した信号DTnを示している。以下の説明においても、複数のビットにより構成される信号を、ビット数を付した符号を信号名に付加して示す場合がある。FF回路33は、クロック信号CKに同期して信号DTnをラッチし、ラッチしたレベルと等しい信号QDTnと、ラッチしたレベルを論理反転したレベルの反転信号XQDTnを出力する。即ち、FF回路33は、クロック信号CKに同期動作し、信号DTnに応じた相補信号QDTn,XQDTnを出力する。変換回路34は、相補信号QDTn,XQDTnを受け取る。変換回路34には、第1の高電位電圧VDDと低電位電圧GNDが供給される。変換回路34は例えばデコーダである。変換回路34は、nビットの信号QDTn,XQDTnからmビットの相補信号BDTm,XBDTmを生成する。なお、信号QDTn,XQDTnのビット数nと、信号BDTm,XBDTmのビット数mは、変換回路34の構成に対応し、互いに同じ値であってもよい。レベルシフト回路35は、クロック信号CKを受け取る。レベルシフト回路35には、第2の高電位電圧AVDと低電位電圧が供給される。レベルシフト回路35は、1つのクロック信号CKのレベルを、第2の高電位電圧AVDレベルに変換し、変換後のクロック信号ACKを出力する。クロックトレベルシフト回路以下、CLS回路36には、変換回路34から出力される相補信号BDTm,XBDTmと、レベルシフト回路35から出力される1つのクロック信号ACKが供給される。CLS回路36には、第2の高電位電圧AVDと低電位電圧が供給される。CLS回路36は、クロック信号ACKに同期して相補信号BDTm,XBDTmを受け取り、受け取った信号レベルを第2の高電位電圧AVDレベルに変換する。そして、CLS回路36は、変換後の信号をラッチし、ラッチしたレベルに応じた相補信号ADTm,XADTmを出力する。アナログ回路32のドライバ回路37には、第2の高電位電圧AVDと低電位電圧が供給される。ドライバ回路37は、CLS回路36から出力される相補信号ADTm,XADTmを受け取り、信号ADTm,XADTmに応じた駆動信号を生成する。電流変換回路電流DACと表記38には、第2の高電位電圧AVDと低電位電圧が供給される。電流変換回路38は、複数の電流源を含み、ドライバ回路37から出力される駆動信号に応じて各電流源を駆動する。そして、電流変換回路38は、駆動した電流源の電流を合成して出力電流Ioを生成する。図3に示すように、FF回路33は、信号DTnのビット数に応じたn個のFF回路331~31nを含む。各FF回路331~31nは、第1の高電位電圧VDDにて動作する低耐圧FF回路であり、低耐圧特性のトランジスタにより構成される。各FF回路331~31nは、例えば、D型FF回路である。各FF回路331~31nは、対応する信号DT1~DTnがそれぞれ供給されるデータ入力端子と、クロック信号CKが供給されるクロック入力端子をそれぞれ有する。FF回路331は、クロック信号CKに同期して信号DT1をラッチし、ラッチしたレベルと等しい信号QDT1と、ラッチしたレベルを論理反転したレベルの信号XQDT1を出力する。つまり、FF回路331は、クロック信号CKに同期して信号DT1をラッチし、ラッチしたレベルに基づく相補信号QDT1,XQDT1を出力する。同様に、FF回路332~31nは、クロック信号CKに同期して信号DT2~DTnをラッチし、ラッチしたレベルに基づく相補信号QDT2,XQDT2~QDTn,XQDTnをそれぞれ出力する。CLS回路36は、変換回路34から出力される相補信号BDT1,XBDT1~BDTm,XBDTmに対応するm個のCLS回路361~36mを備えている。CLS回路361は、ダイナミックコンパレータ回路以下、DC回路411と、ラッチ回路421とを備えている。DC回路411には、相補信号BDT1,XBDT1と、クロック信号ACKが供給される。DC回路411は、クロック信号ACKに同期して動作し、相補信号BDT1,XBDT1のレベルを、第2の高電位電圧AVDレベルに変換した相補信号CDT1,XCDT1を生成する。ラッチ回路421は、相補信号CDT1,XCDT1をラッチし、ラッチしたレベルに応じた相補信号ADT1,XADT1を出力する。図4に示すように、クロック信号ACKは、PチャネルMOSトランジスタTP1のゲートとNチャネルMOSトランジスタTN1のゲートに供給される。トランジスタTP1のソースには第2の高電位電圧AVDが供給され、トランジスタTP1のドレインはトランジスタTN1のドレインに接続され、トランジスタTN1のソースには低電位電圧GNDが供給される。トランジスタTP1及びトランジスタTN1は、第2の第2の高電位電圧AVDと低電位電圧GNDを電源電圧とするインバータ回路51として動作し、クロック信号ACKを論理反転した反転クロック信号XACKを生成する。この反転クロック信号XACKは、変換部52に供給される。変換部52は、PチャネルMOSトランジスタTP2~TP6と、NチャネルMOSトランジスタTN2~TN7を含む。反転クロック信号XACKは、PチャネルMOSトランジスタTP2のゲートと、NチャネルMOSトランジスタTN2~TN5のゲートに供給される。トランジスタTP2のソースには第2の高電位電圧AVDが供給され、トランジスタTP2のドレインはPチャネルMOSトランジスタTP3,TP4のソースに接続されている。トランジスタTP3のゲートには信号BDT1入力信号INが供給され、トランジスタTP4のゲートには反転信号XBDT1反転信号XINが供給される。トランジスタTP3のドレインはPチャネルMOSトランジスタTP5のソースに接続されている。トランジスタTP5のドレインはNチャネルMOSトランジスタTN6のドレインに接続され、トランジスタTN6のソースには低電位電圧GNDが供給される。トランジスタTP5のゲートとトランジスタTN6のゲートは互いに接続されている。従って、トランジスタTP5とトランジスタTN6は、トランジスタTP3のソース電圧と低電位電圧GNDとを動作電圧とするインバータ回路53として動作する。トランジスタTP4のドレインはPチャネルMOSトランジスタTP6のソースに接続されている。トランジスタTP6のドレインはNチャネルMOSトランジスタTN7のドレインに接続され、トランジスタTN7のソースには低電位電圧GNDが供給される。トランジスタTP6のゲートとトランジスタTN7のゲートは互いに接続されている。従って、トランジスタTP6とトランジスタTN7は、トランジスタTP4のソース電圧と低電位電圧GNDとを動作電圧とするインバータ回路54として動作する。トランジスタTN2,TN3,TN4,TN5のソースには低電位電圧GNDが供給される。トランジスタTN2のドレインは、トランジスタTP5のドレインとトランジスタTN6のドレインの間のノードN1に接続されている。このノードN1は、インバータ回路53の出力端子として機能する。また、ノードN1は、トランジスタTP6のゲートとトランジスタTN7のゲートとの間のノード、つまりインバータ回路54の入力端子に接続されている。トランジスタTN4のドレインは、トランジスタTP6のドレインとトランジスタTN7のドレインの間のノードN2に接続されている。このノードN2は、インバータ回路54の出力端子として機能する。また、ノードN2は、トランジスタTP5のゲートとトランジスタTN6のゲートとの間のノード、つまりインバータ回路53の入力端子に接続されている。トランジスタTN3のドレインはトランジスタTP3のドレインとトランジスタTP5のソースとの間のノードN3に接続されている。このノードN3は、インバータ回路53の高電位側の電源端子として機能する。トランジスタTN5のドレインはトランジスタTP4のドレインとトランジスタTP6のソースとの間のノードN4に接続されている。このノードN4は、インバータ回路54の高電位側の電源端子として機能する。相補信号CDT1,XCDT1は、ラッチ回路421のインバータ回路61,62にそれぞれ供給される。インバータ回路61の出力端子は2入力素子のNAND回路63の一方の入力端子に接続され、NAND回路63の他方の入力端子はNAND回路64の出力端子に接続されている。インバータ回路62の出力端子は2入力素子のNAND回路64の一方の入力端子に接続され、NAND回路64の他方の入力端子はNAND回路63の出力端子に接続されている。また、NAND回路63の出力端子は、インバータ回路65の入力端子に接続され、NAND回路64の出力端子は、インバータ回路66の入力端子に接続されている。そして、インバータ回路65は反転信号XADT1を出力し、インバータ回路66は信号ADT1を出力する。ラッチ回路421に含まれる各回路61~66には、動作電圧として第2の高電位電圧AVDと低電位電圧GNDが供給される。次に、上記のように構成されたクロックトレベルシフト回路CLS回路361の作用を説明する。尚、以下の説明において、低電位電圧GNDレベルをLレベル、第1の高電位電圧VDDレベルをH1レベル、第2の高電位電圧AVDレベルをH2レベルとして説明する。クロック信号ACKがLレベルの場合、インバータ回路51はH2レベルの反転クロック信号XACKを出力する。トランジスタTP2はH2レベルの反転クロック信号XACKに応答してオフする。従って、入力信号BDT1,XBDT1をそれぞれ受けるトランジスタTP3,TP4のソースはそれぞれフローティング状態となる。トランジスタTN2~TN5は、H2レベルの反転クロック信号XACKに応答してオンする。オンしたトランジスタTN2は、ノードN1の電位をLレベルとする。同様に、オンしたトランジスタTN3~TN5は、ノードN3,N2,N4の電位をそれぞれLレベルとする。この結果、出力信号CDT1,XCDT1はLレベルとなる。このときの状態を、リセット状態という。そして、クロック信号ACKがLレベルである期間を、リセット期間という。次に、クロック信号ACKがLレベルからH2レベルへと変化すると、インバータ回路51はH2レベルのクロック信号ACKに応答してLレベルの反転クロック信号XACKを出力する。トランジスタTP2はLレベルの反転クロック信号XACKに応答してオンする。オンしたトランジスタTP2は、入力信号BDT1,XBDT1をそれぞれ受けるトランジスタTP3,TP4のソースに第2の高電位電圧AVDを供給する。トランジスタTN2~TN5は、Lレベルの反転クロック信号XACKに応答してオフする。すると、トランジスタTP5とトランジスタTN6は、トランジスタTP3のソース電圧と低電位電圧GNDとを動作電圧とするインバータ回路53として動作する。また、トランジスタTP6とトランジスタTN7は、トランジスタTP4のソース電圧と低電位電圧GNDとを動作電圧とするインバータ回路54として動作する。このときの状態を、比較状態という。そして、クロック信号ACKがH2レベルである期間を、比較期間という。トランジスタTP3,TP4は、それぞれのゲートに供給される入力信号BDT1,XBDT1のレベルに応じた抵抗値を、ソースとドレインとの間にそれぞれ生じさせる。例えば、信号BDT1がLレベル、信号XBDT1がH1レベルのとき、トランジスタTP3のオン抵抗値は、トランジスタTP4のオン抵抗値よりも小さくなる。すると、ノードN3の電位は、ノードN4の電位よりも高くなる。それに従い、ノードN1の電位がノードN2の電位よりも高くなる。そして、ノードN2の電位に従って、トランジスタTP5はオンし、トランジスタTN6はオフする。また、ノードN1の電位に従って、トランジスタTP6はオフし、トランジスタTN7はオンする。これにより、DC回路411は、Lレベルの信号CDT1と、H2レベルの反転信号XCDT1を出力する。また、信号BDT1がH1レベル、信号XBDT1がLレベルのとき、上記と逆に各ノードN1~N4の電位が変化する。そして、ノードN2の電位に従って、トランジスタTP5はオフし、トランジスタTN6はオンする。また、ノードN1の電位に従って、トランジスタTP6はオンし、トランジスタTN7はオフする。これにより、DC回路411は、H2レベルの信号CDT1と、Lレベルの反転信号XCDT1を出力する。クロック信号ACKがH2レベルからLレベルへと変化すると、インバータ回路51はLレベルのクロック信号ACKに応答してH2レベルの反転クロック信号XACKを出力する。すると、ダイナミックコンパレータ回路411はリセット状態となり、Lレベルの信号CDT1,XCDT1を出力する。なお、Lレベル、つまり低電位電圧GNDは、リセット電圧の一例である。即ち、ダイナミックコンパレータ回路411は、クロック信号ACKに応答して、リセット状態と比較状態とを交互に繰り返す。そして、ダイナミックコンパレータ回路411は、リセット状態のときリセット期間、Lレベルの信号CDT1,XCDT1を出力する。また、ダイナミックコンパレータ回路411は、比較状態のとき比較期間、入力信号BDT1,XBDT1を比較し、レベルが高い方の入力信号のレベルを、H1レベルからH2レベルへとレベル変換し、変換後の出力信号を出力する。また、ダイナミックコンパレータ回路411は、比較結果に応じて、レベルが低い方の入力信号、つまりLレベルの入力信号と等しいレベルの出力信号を出力する。つまり、ダイナミックコンパレータ回路411は、比較状態のとき、相補な信号CDT1,XCDT1を出力する。ラッチ回路421は、ダイナミックコンパレータ回路411の出力信号CDT1,XCDT1を受け、相補信号ADT1,XADT1を出力する。例えば、信号CDT1をH2レベル、反転信号XCDT1をLレベルとする。インバータ回路61は、H2レベルの信号CDT1に応答してLレベルの信号を出力し、インバータ回路62は、Lレベルの反転信号XCDT1に応答してH2レベルの信号を出力する。NAND回路63は、インバータ回路61から出力されるLレベルの信号に応答してH2レベルの信号を出力する。インバータ回路65は、NAND回路63から出力されるH2レベルの信号に応答してLレベルの信号XADT1を出力する。NAND回路64は、インバータ回路62から出力されるH2レベルの信号と、NAND回路63から出力されるH2レベルの信号に応答して、Lレベルの信号を出力する。インバータ回路66は、NAND回路64から出力されるLレベルの信号に応答してH2レベルの信号ADT1を出力する。信号CDT1,XCDT1がともにLレベルのとき、それらの信号CDT1,XCDT1を受けるインバータ回路61,62は、それぞれHレベルの信号を出力する。上記した例では、比較状態のとき、NAND回路63は、2つの入力信号が共にLレベルであり、H2レベルの信号を出力する。そして、リセット状態のとき、NAND回路63は、インバータ回路61から出力されるH2レベルの信号を受け、H2レベルの信号を出力する。つまり、比較状態からリセット状態に遷移したとき、NAND回路63は比較状態の出力信号レベルを保持する。一方、NAND回路64は、比較状態のとき、2つの入力信号が共にH2レベルである。そして、インバータ回路62からH2レベルの信号が出力される。従って、NAND回路64は、2つの入力信号レベルが変化しないため、比較状態のときの出力信号レベルを保持する。即ち、ラッチ回路421は、比較状態、即ち信号CDT1,XCDT1が相補な状態相補なレベルのとき、その信号CDT1をラッチし、ラッチしたレベルに応じた信号ADT1,XADT1を出力する。一方、ラッチ回路421は、リセット状態、即ち信号CDT1,XCDT1がともにLレベルの状態のとき、信号ADT1,XADT1のレベルを、比較状態のときのレベルに保持する。CLS回路362~36mは、CLS回路361と同様に、DC回路412~41mと、ラッチ回路422~42mをそれぞれ含む。DC回路412~41mの構成は、DC回路411の構成と同じである。また、ラッチ回路422~42mの構成は、ラッチ回路421の構成と同じである。このため、DC回路412~41m及びラッチ回路422~42mの回路図及び説明を省略する。クロック信号CKをレベル変換するレベルシフト回路の第1の構成例を図5に示す。このレベルシフト回路35aのインバータ回路71,72には、第1の高電位電圧VDDが動作電圧として供給される。また、インバータ回路71には、LレベルとH1レベルとを振幅範囲とするクロック信号CKが入力される。インバータ回路71は、クロック信号CKを論理反転した信号を出力する。インバータ回路72は、インバータ回路71の出力信号を受け、その信号を論理反転した信号を出力する。インバータ回路71の出力信号は、NチャネルMOSトランジスタTN11のゲートに供給される。インバータ回路72の出力信号は、NチャネルMOSトランジスタTN12のゲートに供給される。トランジスタTN11のソースには低電位電圧GNDが供給される。トランジスタTN11のドレインは、PチャネルMOSトランジスタTP11のドレインと、PチャネルMOSトランジスタTP12のゲートに接続されている。トランジスタTN12のソースには低電位電圧GNDが供給される。トランジスタTN12のドレインは、トランジスタTP12のドレインと、トランジスタTP11のゲートに接続されている。トランジスタTP11,TP12のソースには、第2の第2の高電位電圧AVDが動作電圧として供給される。トランジスタTN11,TN12,TP11,TP12は、それらの素子耐圧が第2の高電位電圧AVDに対応して設定された高耐圧素子である。トランジスタTN12のドレインとトランジスタTP12のドレインが互いに接続されたノードN11は、インバータ回路73の入力端子に接続されている。インバータ回路73には、第2の高電位電圧AVDが動作電圧として供給されている。このインバータ回路73は、LレベルとH2レベルとを振幅範囲とするクロック信号ACKを出力する。レベルシフト回路35aは、H1レベルのクロック信号CKに応答してトランジスタTN11がオフし、トランジスタTN12がオンする。すると、トランジスタTP11がオンし、トランジスタTP12がオフする。インバータ回路73は、ノードN11の電位を受け、H2レベルのクロック信号ACKを出力する。一方、Lレベルのクロック信号CKの場合、トランジスタTN11がオンし、トランジスタTN12がオフする。すると、トランジスタTP11がオフし、トランジスタTP12がオンする。これにより、インバータ回路73は、Lレベルのクロック信号ACKを出力する。このように、レベルシフト回路35aは、低電位電圧GNDと第1の高電位電圧VDDとを信号レベルとするクロック信号CKを、低電位電圧GNDと第2の高電位電圧AVDとを信号レベルとするクロック信号ACKにレベル変換する。このように構成されたレベルシフト回路35aは、消費電流の抑制を図ることができる。即ち、クロック信号CKがH1レベルのとき、NチャネルMOSトランジスタTN11がオンし、ノードN12の電位がLレベルになる。すると、PチャネルMOSトランジスタTP12がオンし、ノードN11のレベルがH2レベルになり、PチャネルMOSトランジスタTP11がオフし、NチャネルMOSトランジスタTN12がオフする。従って、貫通電流が定常的に流れない。クロック信号CKをレベルシフトするレベルシフト回路の第2の構成例を図6に示す。レベルシフト回路35bのインバータ回路71の出力信号は、PチャネルMOSトランジスタTP21のゲートに供給される。インバータ回路72の出力信号は、PチャネルMOSトランジスタTP22のゲートに供給される。トランジスタTP21のソースとトランジスタTP22のソースは互いに接続され、その接続点はPチャネルMOSトランジスタTP23のドレインに接続されている。トランジスタTP23のソースには第2の高電位電圧AVDが供給される。トランジスタTP23のゲートには、所定電位のバイアス電圧Vbが供給される。トランジスタTP21のドレインは、NチャネルMOSトランジスタTN21のドレインに接続されている。トランジスタTP22のドレインは、NチャネルMOSトランジスタTN22のドレインに接続されている。トランジスタTN21のゲートとトランジスタTN22のゲートは互いに接続されている。また、トランジスタTN21のゲートは、同トランジスタTN21のドレインと接続されている。トランジスタTN21のソースとトランジスタTN22のソースには低電位電圧GNDが供給される。トランジスタTP22のドレインとトランジスタTN22のドレインとが互いに接続されたノードN12は、インバータ回路73の入力端子に接続されている。トランジスタTP21~TP23,TN21,TN22は、それらの素子耐圧が第2の高電位電圧AVDに対応して設定された高耐圧素子である。トランジスタTP23は、ゲートに供給されるバイアス電圧Vbに応じた定電流を流す。レベルシフト回路35bは、H1レベルのクロック信号CKに応答してノードN12の電位が低下する。インバータ回路73は、このノードN12の電位を受け、H2レベルのクロック信号ACKを出力する。Lレベルのクロック信号CKの場合、ノードN12の電位が上昇する。インバータ回路73は、このノードN12の電位を受け、Lレベルのクロック信号ACKを出力する。このように構成されたレベルシフト回路35bは、入力信号の低電圧化に対応する。即ち、クロック信号CKに基づいてインバータ回路71から出力される信号は、PチャネルMOSトランジスタTP21のゲートに供給され、インバータ回路72から出力される信号はPチャネルMOSトランジスタTP22のゲートに供給される。従って、インバータ回路71,72に動作電圧として供給される第1の高電位電圧VDDが低くなっても、両トランジスタTP21,TP2は、その第1の第1の高電位電圧VDDレベルの信号に応答するため、レベルシフト回路35bは、クロック信号CKを、H1レベルからH2レベルへとレベル変換することができる。次に、上記のように構成されたDAC回路30の作用を説明する。図7に示すように、DAC回路30は、データ信号DTnとして、データD1~D4を受け取る。一例として、データD1をH1レベル単にHと表記、データD2をLレベル、データD3をH1レベル、データD4をLレベルとする。先ず、データD1が供給され、その後にH1レベルのクロック信号CKが供給される。図1に示すFF回路33は、クロック信号CKがLレベルからH1レベルに立ち上がるタイミングでデータD1を取り込み、信号QDTnを出力する。図1に示す変換回路34は、信号QDTnをデコードして信号BDTmを出力する。図1に示すレベルシフト回路35は、クロック信号CKを、H1レベルからH2レベルへとレベル変換し、変換後のクロック信号ACKを出力する。図3に示すDC回路411~41mは、H2レベルのクロック信号ACKに応答して比較状態となり、信号BDTmを、H1レベルからH2レベルへとそれぞれレベル変換し、H2レベルの信号CDTmと、Lレベルの反転信号XCDTmを出力する。図3に示すラッチ回路421~42mは、信号CDTm,XCDTmに応じた信号ADTmを出力する。図1に示すドライバ回路37は、信号ADTmに応答して駆動信号を生成する。そして、電流変換回路38は、駆動信号に応答して電流Ioを出力する。このように、DAC回路30は、データD1に応じた電流Ioを出力する。図1に示すレベルシフト回路35は、Lレベルのクロック信号CKに応答してLレベルのクロック信号ACKを出力する。DC回路411~41mは、Lレベルのクロック信号ACKに応答してリセット状態となり、Lレベルの信号CDTm,XCDTmを出力する。ラッチ回路421~42mは、Lレベルの信号CDTm,XCDTmに基づいて、比較状態のときの信号ADTmを保持する。従って、DAC回路30は、データD1に応じた電流Ioを継続して出力する。次に、データD2が供給され、その後にH1レベルのクロック信号CKが供給されると、上記と同様に、CLS回路36は、データD2に応じた信号ADTmを出力する。その結果、DAC回路30は、データD2に応じた電流Ioを出力する。そして、DAC回路30は、供給されるデータD3,D4についても上記と同様に動作し、各データD3,D4に応じた電流Ioを出力する。つまり、DAC回路30の各回路31~36は、クロック信号CKの周期毎に、上記の状態変化を繰り返し、H1レベルのデータ信号DTnを、H2レベルの信号ADTmにレベル変換し、その信号ADTmに応じた電流Ioを出力する。以上記述したように、本実施形態によれば、以下の効果を奏する。1各信号BDT1~BDTmをレベルシフトする回路として、クロックトレベルシフト回路CLS回路36361~36mを用いた。CLS回路361は、ダイナミックコンパレータ回路DC回路411と、ラッチ回路421とを備える。DC回路411は、Lレベルのクロック信号ACKに応答してリセット状態となり、Lレベルの信号CDTm,XCDTmを出力する。また、CLS回路361は、Hレベルのクロック信号ACKに応答して比較状態となり、H1レベルの信号BDTm,XBDTmをH2レベルの信号CDTm,XCDTmにレベル変換する。ラッチ回路421は、相補な信号CDTm、XCDTmに応じた信号ADTm,XADTmを出力し、Lレベルの信号CDTm,XCDTmに応答して出力レベルを保持する。ダイナミックコンパレータ回路411とラッチ回路421に含まれる高耐圧トランジスタの数は、図33に示すレベルシフト回路13とフリップフロップ回路15とにおいて、1つの信号をレベルシフトしてラッチする回路を構成する高耐圧トランジスタの数よりも少ないおよそ2/3。従って、従来例と比べ、レベルシフトに係る素子を形成するために必要な面積が小さくなり、占有面積の低減を図ることができる。2図4に示すように、DC回路411は、PチャネルMOSトランジスタTP3,TP4のゲートに、H1レベルの信号BDT1,XBDT1を入力信号としてそれぞれ受ける。両PチャネルMOSトランジスタTP3,TP4のソースには、オンしたトランジスタTP2を介して第2の高電位電圧AVDが供給される。従って、両トランジスタTP3,TP4は、第2の高電位電圧AVDからそれぞれのしきい値電圧分低い電圧から、低電位電圧GNDまでの間のゲート電圧に応答してオンする。従って、入力信号である信号BDT1,XBDT1のレベルが低くなっても両トランジスタTP3,TP4が動作する。このため、クロックトレベルシフト回路361は、H1レベルの信号BDT1,XBDT1をH2レベルの信号ADT1,XADT1にレベル変換する。即ち、クロックトレベルシフト回路361は、低電圧化された入力信号に対応し、確実にレベル変換を行うことができる。3図4に示すように、DC回路411は、比較状態のとき、PチャネルMOSトランジスタTP5とNチャネルMOSトランジスタTN6はインバータ回路53として動作し、PチャネルMOSトランジスタTP6とNチャネルMOSトランジスタTN7はインバータ回路54として動作する。例えば、信号BDT1がLレベル、反転信号XBDT1がH1レベルのとき、PチャネルMOSトランジスタTP6とNチャネルMOSトランジスタTN6がオフする。逆に、信号BDT1がH1レベル、反転信号XBDT1がLレベルのとき、PチャネルMOSトランジスタTP5とNチャネルMOSトランジスタTN7がオフする。従って、第2の高電位電圧AVDが供給される配線から低電位電圧GNDが供給される配線に向って貫通電流が定常的に流れない。このため、例えば定電流を流してレベルシフトする回路を用いる場合と比べ、消費電流の低減を図ることができる。第二実施形態図9に示すように、デジタル/アナログ変換回路DAC回路80は、入力信号DTnを信号ADTm,XADTmにレベル変換するレベルシフト回路31と、信号ADTmmXADTmに応じた電流Ioを生成するアナログ回路32と、レベルシフト回路31の状態を検出する検出回路81とを備えている。検出回路81には、H1レベルのクロック信号CKと、H2レベルのクロック信号ACKが入力される。検出回路81は、クロック信号CK,ACKに基づいて、レベルシフト回路31の動作タイミングを検出し、その検出結果に応じたレベルのエラー信号Errを生成する。ここで、レベルシフト回路31の動作タイミングについて説明する。図8に示すように、フリップフロップ回路FF回路33は、H1レベルのクロック信号CKに応答してデータDTnをラッチする。クロックトレベルシフト回路CLS回路36は、H2レベルのクロック信号ACKに応答して比較状態となり、H1レベルの入力信号BDTm,XBDTmをH2レベルの信号ADTm,XADTmに変換する。CLS回路36が応答するクロック信号ACKは、FF回路33が応答するクロック信号CKに対し、FF回路33の出力端子とCLS回路36の入力端子との間の信号伝達経路における遅延、即ち配線やレベルシフト回路35の動作による遅延の影響を受ける。CLS回路36が応答するクロック信号ACKの立ち上がりエッジのタイミングは、FF回路33が応答するクロック信号CKの立ち上がりエッジのタイミングから、クロック信号を伝達する経路における遅延時間分、遅れる。このクロック信号CKを伝達する経路における遅延時間を、クロック遅延delayCKとする。変換回路34は、データDTnをデコードして信号BDTm,XBDTmを生成する。FF回路33から出力された信号QDTn,XQDTnは、FF回路33の出力端子からCLS回路36の入力端子までの間の信号伝達経路における遅延、即ち配線や変換回路34の動作による遅延の影響を受ける。つまり、CLS回路36が受け取る信号BDTm,XBDTmの変化は、FF回路33から出力される信号QDTn,XQDTnが変化してから、FF回路33とCLS回路36との間の信号伝達経路における遅延時間が経過した後に現れる。この信号QDTn,XQDTnを伝達する経路における遅延時間を、データ遅延delayDTとする。レベルシフト回路31は、データDTnをラッチして信号QDTn,XQDTnを生成し、信号QDTn,XQDTnを信号BDTm,XBDTmに変換し、信号BDTm,XBDTmを信号ADTm,XADTmにレベルシフトする。従って、CLS回路36にデータに応じた信号BDTm,XBDTmが到達するよりも、クロック信号ACKの立ち上がりが早いと、不確定なデータを取り込むことになる。このため、各周期毎に、この一連の処理を確実に行うためには、データ遅延delayDTよりもクロック遅延delayCKが大きいdelayDT<delayCKこと、が必要である。また、レベルシフト回路31は、FF回路33がラッチしたデータを、そのラッチした周期と同じ周期でレベル変換して出力する、つまり、クロック信号CKクロック信号ACKの1周期の間に実行することが求められる。この処理を実行するためには、上記条件に加え、クロック信号CKクロック信号ACKの1周期1/fCKfCKはクロック信号CKの周波数とデータ遅延delayDTの合計値が、クロック遅延delayCKよりも大きいdelayCK<1fCKdelayDTこと、が必要となる。レベルシフト回路31は、上記の条件を満足するように、素子の特性や配置配線遅延が設定される。しかし、上記のクロック遅延delayCK及びデータ遅延delayDTは、製造に起因するプロセス条件のバラツキや、動作環境に起因する配線抵抗や配線容量の値の変化等の影響を受ける。この実施形態の検出回路は、上記のデータ遅延delayDTよりもクロック遅延delayCKが大きいdelayDT<delayCKこと、を監視する。検出回路81を構成を説明する。図9に示すように、クロック信号CKは、バッファ回路91とカウンタcontと表記92とに供給される。バッファ回路91は、クロック信号CKに対し、変換回路34の動作遅延に応じた遅延を付加した遅延クロック信号DCKを生成する。この遅延クロック信号DCKは、カウンタ93に供給される。なお、バッファ回路91は、動作電圧として供給される第1の高電位電圧VDDに基づいて、H1レベルの遅延クロック信号DCKを生成する。バッファ回路91は、例えば、偶数段のインバータ回路により構成される。インバータ回路の段数は、最悪パスのデータ遅延delayDT、即ちCLS回路36が受け取る複数の信号BDTm,XBDTmのうち、最も遅い信号の遅延時間を生成するために必要なインバータ回路の段数と、クロック信号CKに対して遅延クロック信号DCKが反転しないように加える1段又は2段のインバータ回路の段数との合計値と等しい。カウンタ92,93は、例えばT型フリップフロップ回路により構成される。カウンタ92,93には、第1の高電位電圧VDDが動作電圧として供給される。カウンタ92,93は互いに同じ構成を有し、入力信号のエッジ例えば立ち上がりエッジをカウントし、カウント結果を出力する。即ち、カウンタ92は、クロック信号CKをカウントし、信号CCK1と反転信号XCCK1を出力する。これらの信号CCK1,XCCK1は、クロック信号CKのエッジ例えば立ち上がりエッジ毎に反転を繰り返す信号である。つまり、カウンタ92は、クロック信号CKを分周2分周した分周信号CCK1と、その信号CCK1を論理反転した反転分周信号XCCK1を生成する。カウンタ92は、第1の分周回路の一例である。カウンタ93は、遅延クロック信号DCKをカウントし、信号CCK2と反転信号XCCK2を出力する。これら信号CCK2,XCCK2は、クロック信号CKのエッジ例えば立ち上がりエッジ毎に反転を繰り返す信号である。つまり、カウンタ93は、遅延クロック信号DCKを分周2分周した分周信号CCK2と、その信号CCK2を論理反転した反転信号XCCK2を生成する。カウンタ93は、第2の分周回路の一例である。図10に示すように、クロックトレベルシフト回路CLS回路94は、クロックトレベルシフト回路36と同様に構成された2つのクロックトレベルシフト回路CLS回路941,942を備えている。第1のCLS回路941は、ダイナミックコンパレータ回路DC回路101aとラッチ回路101bとを備えている。DC回路101aは、信号CCK1,XCCK1を受け取り、比較状態とリセット状態に応じた信号を出力する。ラッチ回路101bは、DC回路101aの出力信号に基づいて、相補な信号シフト分周信号ACCK1,XACCK1を生成する。第1のCLS回路941は、第1の分周信号変換回路の一例である。同様に、第2のCLS回路942は、ダイナミックコンパレータ回路DC回路102aとラッチ回路102bとをそなえている。DC回路102aは、信号CCK2,XCCK2を受け取り、比較状態とリセット状態に応じた信号を出力する。ラッチ回路102bは、DC回路102aの出力信号に基づいて、相補な信号シフト分周信号ACCK2,XACCK2を生成する。第2のCLS回路942は、第2の分周信号変換回路の一例である。図9に示すように、上記クロック信号ACKは、バッファ回路95に供給される。バッファ回路95は、例えば、偶数段のインバータ回路により構成される。バッファ回路95は、クロック信号ACKに対し、1つのCLS回路の動作遅延、つまり、DC回路とラッチ回路の動作遅延に応じた遅延を付加した遅延クロック信号ACKDを生成する。この遅延クロック信号ACKDは、FF回路97に供給される。なお、バッファ回路95は、動作電圧として供給される第2の高電位電圧AVDに基づいて、H2レベルの遅延クロック信号ACKDを生成する。CLS回路94から出力される信号ACCK1,ACCK2は、EOR回路96に供給される。EOR回路96は、信号ACCK1,ACCK2を排他的論理和演算し、演算結果に応じたレベルの検出信号CPを生成する。EOR回路96は演算回路の一例である。この検出信号CPは、フリップフロップ回路FF回路97に供給される。FF回路97はD型フリップフロップ回路であり、動作電圧として第2の高電位電圧AVDが供給される。FF回路97のデータ端子には検出信号CPが供給され、クロック端子には遅延クロック信号ACKDが供給される。FF回路97は、H2レベルの遅延クロック信号ACKDに応答して、検出信号CPをラッチし、ラッチしたレベルと等しいレベルの信号FCKを出力する。この信号FCKは、フリップフロップ回路FF回路98に供給される。FF回路98はD型フリップフロップ回路であり、動作電圧として第2の高電位電圧AVDが供給される。FF回路97のデータ端子には、CLS回路94から出力される反転信号XACCK2が供給され、クロック端子にはFF回路97から出力される信号FCKが供給される。FF回路98は、H2レベルの信号FCKに応答して反転信号XACCK2をラッチし、ラッチしたレベルと等しいレベルのエラー信号Errを出力する。上記のように構成された検出回路81の動作を説明する。尚、動作説明では、タイミングに関して説明するため、第1の高電位電圧VDDレベルと第2の高電位電圧AVDレベルをともにHレベルとして説明する。図11に示すように、先ず、時刻T1において、クロック信号CKがLレベルからHレベルに変化すると、信号CCK1はHレベルになる。次に、遅延クロック信号DCKがLレベルからHレベルに変化し、信号CCK2はHレベルになる。クロック信号CKの立ち上がりタイミングからクロック遅延delayCK経過後、クロック信号ACKがLレベルからHレベルに変化し、信号ACCK1と信号ACCK2は共にHレベルとなる。図9に示すEOR回路96はLレベルの検出信号CPを出力する。次に、時刻T2において、遅延クロック信号ACKDがLレベルからHレベルに変化すると、図9に示すFF回路97は、検出信号CPをラッチする。このとき、検出信号CPはLレベルであるため、FF回路97はLレベルの信号FCKを出力する。その結果、エラー信号Errは変化しない、つまりLレベルに維持される。次に、時刻T3において、クロック信号CKがLレベルからHレベルに変化すると、信号CCK1はLレベルになる。次に、遅延クロック信号DCKがLレベルからHレベルに変化し、信号CCK2はLレベルになる。クロック信号CKの立ち上がりタイミングからクロック遅延delayCK経過後、クロック信号ACKがLレベルからHレベルに変化し、信号ACCK1と信号ACCK2は共にLレベルとなる。この時、検出信号CPはLレベルのままである。次に、時刻T4において、遅延クロック信号ACKDがLレベルからHレベルに変化すると、図9に示すFF回路97は、検出信号CPをラッチする。このとき、検出信号CPはLレベルであるため、FF回路97は、Lレベルの信号FCKを出力する。その結果、エラー信号Errは変化しない、つまりLレベルに維持される。次に、時刻T1からクロック信号CKの2周期分の時間が経過すると、信号CCK1と信号CCK2は初期状態に戻る。即ち、クロック信号CKの2周期毎に、上記の状態を繰り返す。そして、上記のようなタイミングのとき、エラー信号ErrはLレベルに維持される。つまり、エラーは発生しない。図12に示すように、先ず、時刻T1において、クロック信号CKがLレベルからHレベルに変化すると、信号CCK1はHレベルになる。次に、遅延クロック信号DCKがLレベルからHレベルに変化し、信号CCK2はHレベルになる。次に、時刻T2において、クロック信号CKがLレベルからHレベルに変化すると、信号CCK1はLレベルになる。次に、クロック信号CKの立ち上がりタイミング時刻T1からクロック遅延delayCK経過後、クロック信号ACKがLレベルからHレベルに変化し、信号ACCK1はLレベル、信号ACCK2はHレベルとなる。すると、検出信号CPはHレベルになる。次に、遅延クロック信号DCKがLレベルからHレベルに変化すると、信号CCK2はLレベルになる。次に、時刻T3において、遅延クロック信号ACKDがLレベルからHレベルに変化すると、図9に示すFF回路97は、検出信号CPをラッチする。このとき、検出信号CPはHレベルであるため、FF回路97は、Hレベルの信号FCKを出力する。図9に示すFF回路98は、Hレベルの信号FCKに応答して信号XACCK2をラッチする。このとき、信号XACCK2はLレベルであるため、FF回路98はLレベルのエラー信号Errを出力する。次に、時刻T4において、クロック信号CKがLレベルからHレベルに変化すると、信号CCK1はHレベルになる。次に、クロック信号の立ち上がりタイミング時刻T2からクロック遅延delayCK経過後、クロック信号ACKがLレベルからHレベルに変化し、信号ACCK1はHレベル、信号ACCK2はLレベルとなる。すると、検出信号CPはHレベルのままである。次に、時刻T5において、遅延クロック信号ACKDがLレベルからHレベルに変化すると、図9に示すFF回路97は、検出信号CPをラッチする。このとき、検出信号CPがHレベルであるため、FF回路97はHレベルの信号FCKを出力する。つまり、信号FCKはHレベルに維持される。従って、FF回路98はラッチ動作を行わないため、エラー信号ErrがLレベルに維持される。このように、クロック遅延delayCKがクロック信号CKの1周期より長くなった場合、レベルシフト回路31は、そのクロック信号ACKが遅れたタイミングで信号ADTmを出力することができる。図13に示すように、先ず、時刻T1において、クロック信号CKがLレベルからHレベルに変化すると、信号CCK1はHレベルになる。次に、クロック信号CKの立ち上がりタイミングからクロック遅延delayCK経過後、クロック信号ACKがLレベルからHレベルに変化し、信号ACCK1はHレベル、信号ACCK2はLレベルとなり、検出信号CPはHレベルになる。その後、遅延クロック信号DCKがLレベルからHレベルに変化し、信号CCK2はHレベルになる。次に、時刻T2において、遅延クロック信号ACKDがLレベルからHレベルに変化すると、図9に示すFF回路97はHレベルの検出信号CPをラッチし、信号FCKをLレベルからHレベルへと変化させる。すると、FF回路98は、Hレベルの信号FCKに応答して信号XACCK2をラッチする。このとき、信号XACCK2はHレベルであるため、FF回路98はHレベルのエラー信号Errを出力する。つぎに、時刻T1からクロック信号CKの1周期分の時間が経過すると時刻T3、クロック信号CKがLレベルからHレベルに変化し、信号CCK1はLレベルになる。次に、クロック信号ACKがLレベルからHレベルに変化すると、信号ACCK1はLレベル、信号ACCK2はHレベルとなり、検出信号CPはHレベルが維持される。その後、遅延クロック信号DCKがLレベルからHレベルに変化し、信号CCK2はLレベルになる。次に、時刻T4において、遅延クロック信号ACKDがLレベルからHレベルに変化すると、図9に示すFF回路97は検出信号CPをラッチする。この時、検出信号CPはHレベルであるため、FF回路98はHレベルの信号FCKを出力する。つまり、信号FCKはHレベルに維持される。従って、FF回路98はラッチ動作を行わないため、エラー信号ErrはHレベルに維持される。次に、時刻T1からクロック信号CKの2周期分の時間が経過すると、信号CCK1と信号CCK2は初期状態に戻る。そして、上記のようなタイミングのとき、エラー信号ErrはHレベルに維持される。上記のエラー信号Errは、例えば、半導体集積回路のテスト装置により観測される。テスト装置は、例えば、ウェハレベルのテスト装置、パッケージ化された半導体装置のテスト装置、等である。テスト装置は、2周期分のクロック信号CKを半導体集積回路に供給する。この2周期分のクロック信号CKにより、検出回路81は、レベルシフト回路31のタイミングを検出し、エラー信号Errを出力する。このエラー信号Errは、タイミングエラーが発生しないときにはLレベルに維持され、タイミングエラーが発生するとHレベルに維持される。従って、テスト装置は、クロック信号CKを供給した後、任意のタイミングでエラー信号Errを観測することにより、タイミングエラーの有無を判定することができる。従って、クロック信号CKの周期が短い半導体集積回路に対するテストを、動作の遅いテスト装置によっても行うことができる。なお、上記のエラー信号Errをテスト装置が観測できない、つまりエラー信号Errを半導体装置の外部から観測可能に端子を設けることができない場合、電流変換回路38にて生成する出力電流Ioにより、テスト装置におけるテストをフェイルFailさせるようにするとよい。例えば、エラー信号Errを、図9に示すドライバ回路37に購求する。ドライバ回路37は、Hレベルのエラー信号Errに応答して、入力信号ADTm,XADTmに関わらず、所定値の電流Io例えば、最大電流を電流変換回路38が出力するように駆動信号を生成する。テスト装置は、入力信号、つまりデータ信号DTnを変更し、そのデータ信号DTnに応じた電流Ioが出力されるか否かにより、DAC回路80の状態を判定する。従って、データ信号DTnに対して電流Ioが変化しない場合、テスト装置は、DAC回路80をフェイル、つまり故障と判定する。以上記述したように、本実施形態によれば、以下の効果を奏する。1検出回路81は、フリップフロップ回路33とCLS回路36の動作タイミングを検出し、その検出結果に応じたエラー信号Errを生成する。このエラー信号Errにより、フリップフロップ回路33とCLS回路36の動作タイミングのエラーを確認することが可能となる。2検出回路81のバッファ回路91は、フリップフロップ回路33からCLS回路36までの信号伝達経路に対応する遅延時間が設定され、クロック信号CKを遅延した遅延クロック信号DCKを生成する。CLS回路94は、第2のクロック信号ACKに応答して、クロック信号CKと遅延クロック信号DCKをそれぞれ分周した分周信号CCK1,CCK2のレベルを、第1の高電位電圧VDDレベルから第2の高電位電圧AVDレベルに変換した第1及び第2のシフト分周信号ACCK1,ACCK2を生成する。第1及び第2のシフト分周信号ACCK1,ACCK2は、データ遅延時間delayDTとクロック遅延delayCKとの大小関係に応じたレベルとなる。クロック信号CKの1周期において、データ遅延delayDTがクロック遅延delayCKよりも小さいdelayDT<delayCKとき、両信号ACCK1,ACCK2は同相にてレベルが変化する。一方、クロック信号CKの1周期において、データ遅延delayDTがクロック遅延delayCKよりも大きいdelayDT>delayCKとき、両信号ACCK1,ACCK2は逆相にてレベルが変化する。つまり、両信号ACCK1,ACCK2により、レベルシフト回路31の動作に必要な条件delayDT>delayCKを監視することができる。そして、両信号ACCK1,ACCK2を論理演算排他的論理和演算することにより、データ遅延delayDTとクロック遅延delayCKの大小関係に応じた検出信号CPを得ることができる。3FF回路97は、CLS回路94の遅延時間に応じて第2のクロック信号ACKを遅延した遅延クロック信号ACKDに応答して検出信号CPをラッチし、信号FCKを出力する。CLS回路94は、第2のシフト分周信号ACCK2を論理反転した反転信号XACCK2を生成する。FF回路98は、FF回路97の出力信号FCKに応答して、反転信号XACCK2をラッチする。クロック遅延delayCKがクロック信号CKの1周期よりも長いとき、第1及び第2のシフト分周信号ACCK1,ACCK2は逆相にてレベルが変化する。従って、EOR回路96は、Hレベルの信号FCKを出力する。このとき、反転信号XACCK1は、Lレベルである。このため、FF回路98は、Lレベルのエラー信号Errを出力する。このように、クロック遅延delayCKがクロック信号CKの1周期よりも長いときに、レベルシフト回路31におけるタイミングエラーの誤検出を防止することができる。第三実施形態図14に示すように、デジタル/アナログ変換回路DAC回路110は、レベルシフト回路31と、アナログ回路32と、検出回路81と、自己補正回路111とを備えている。検出回路81は、クロック信号CK,ACKに基づいて、レベルシフト回路31の動作タイミングを検出し、その検出結果に応じたレベルのエラー信号Errを生成する。自己補正回路111は、エラー信号Errに基づいて、レベルシフト回路31の動作タイミングを補正する。詳しくは、自己補正回路111にはレベルシフト回路31のレベルシフト回路35とクロックトレベルシフト回路36との間に接続されている。自己補正回路111は、レベルシフト回路35から出力されるクロック信号ACKを受け取る。そして、自己補正回路111は、クロック信号ACKに対して、エラー信号Errに応じた遅延を付加した遅延クロック信号DACKを生成する。CLS回路36,94とバッファ回路95は、遅延クロック信号DACKに応答して動作する。図15に示すように、自己補正回路111は、エラー信号Errに応答して相補的にオンオフする一対のスイッチSW1,SW2を備えている。スイッチSW1は互いに並列接続されたPチャネルMOSトランジスタとNチャネルMOSトランジスタを含む。PチャネルMOSトランジスタのゲートにはエラー信号Errが供給され、NチャネルMOSトランジスタのゲートには、インバータ回路112によりエラー信号Errのレベルを論理反転したレベルの信号が供給される。同様に、スイッチSW2は、互いに並列接続されたPチャネルMOSトランジスタとNチャネルMOSトランジスタを含む。NチャネルMOSトランジスタのゲートにはエラー信号Errが供給され、PチャネルMOSトランジスタのゲートには、インバータ回路112によりエラー信号Errのレベルを論理反転したレベルの信号が供給される。スイッチSW1の第1端子にはクロック信号ACKが供給され、スイッチSW1の第2端子はバッファ回路113の入力端子に接続されている。クロック信号ACKは遅延回路114に供給され、遅延回路114の出力端子はスイッチSW2の第1端子に接続され、スイッチSW2の第2端子はバッファ回路113の入力端子に接続されている。バッファ回路113は、遅延クロック信号DACKを出力する。第1のスイッチSW1は、Lレベルのエラー信号Errに応答してオンし、Hレベルのエラー信号Errに応答してオフする。第2のスイッチSW2は、Lレベルのエラー信号Errに応答してオフし、Hレベルのエラー信号Errに応答してオンする。従って、第1のスイッチSW1は、エラーが検出されていないときにオンし、エラーが検出されたときにオフする。第2のスイッチSW2は、エラーが検出されていないときにオフし、エラーが検出されたときにオンする。次に、上記のように構成された自己補正回路111の作用を説明する。図16に示すように、先ず、時刻T1において、クロック信号CKがLレベルからHレベルに変化すると、信号CCK1はHレベルになる。次に、クロック信号CKの立ち上がりタイミングからクロック遅延delayCK経過後、クロック信号ACK遅延クロック信号DACKがLレベルからHレベルに変化し、信号ACCK1はHレベル、信号ACCK2はLレベルとなり、検出信号CPはHレベルになる。その後、遅延クロック信号DCKがLレベルからHレベルに変化し、信号CCK2はHレベルになる。次に、時刻T2において、遅延クロック信号ACKDがLレベルからHレベルに変化すると、図14に示すFF回路97はHレベルの検出信号CPをラッチし、信号FCKをLレベルからHレベルへと変化させる。すると、FF回路98は、Hレベルの信号FCKに応答して信号XACCK2をラッチする。このとき、信号XACCK2はHレベルであるため、FF回路98はHレベルのエラー信号Errを出力する。Hレベルのエラー信号Errにより、図15に示す自己補正回路111のスイッチSW1がオフし、スイッチSW2がオンする。これにより、クロック信号ACKから、バッファ回路113と遅延回路114の遅延時間、遅れた遅延クロック信号DACKが生成される。従って、クロック遅延delayCKは、図15に示す遅延回路114の遅延時間分、大きくなる。なお、遅延回路114の遅延時間は、クロック信号ACKの半周期分あれば十分である。しかし、レベルシフト回路31は、条件delayDT<delayCKを満たすように設計されているため、半周期以下の遅延時間でよい。次に、時刻T3において、クロック信号CKがLレベルからHレベルに変化すると、信号CCK1はLレベルになる。次に、遅延クロック信号DCKがLレベルからHレベルに変化し、信号CCK2はLレベルになる。次に、クロック信号ACKに対して遅延時間が調整された遅延クロック信号DACKがLレベルからHレベルに変化し、信号ACCK1はLレベルとなり、信号ACCK2はLレベルに維持される。従って、検出信号CPはLレベルとなる。次に、時刻T4において、遅延クロック信号ACKDがLレベルからHレベルに変化すると、図14に示すFF回路97は、検出信号CPをラッチする。このとき、検出信号CPはLレベルであるため、FF回路97はLレベルの信号FCKを出力する。その後、検出信号CPはLレベルに維持されるため、信号FCKはLレベルに維持される。その結果、エラー信号ErrはHレベルに維持される。従って、自己補正回路111は、Hレベルのエラー信号Errに基づき、クロック信号ACKに対して、遅延回路114の遅延時間を付加した遅延クロック信号DACKを出力する。このため、レベルシフト回路31は、正常なタイミングで動作する。以上記述したように、本実施形態によれば、以下の効果を奏する。1自己補正回路111は、検出回路81のエラー信号Errに基づいて、第2のクロック信号ACKに基づいて生成する遅延クロック信号DACKの遅延時間を補正する。つまり、クロック遅延delayCKがデータ遅延delayDTよりも短いとき、第2のクロック信号ACKに対する遅延クロック信号DACKの遅延時間を大きくする。これにより、レベルシフト回路31の動作タイミングを補正することができる。第四実施形態図17に示すように、デジタル/アナログ変換回路DAC回路120は、レベルシフト回路31と、アナログ回路32と、検出回路121と、自己補正回路111とを備えている。検出回路121は、図9に示す検出回路81の構成と、AND回路122とを備えている。AND回路122には、エラー信号Errと、検出信号CPが供給される。AND回路122は、エラー信号Errと検出信号CPとを論理積演算し、演算結果のレベルに応じた第2のエラー信号Err2を生成する。AND回路122は演算回路の一例である。上記第三実施形態で説明したように、タイミングエラーが発生したとき、図17に示すFF回路97は、図18に示すように、Hレベルの信号FCKを出力し、FF回路98は、Hレベルの信号FCKに応答してHレベルの第1のエラー信号Errを出力する。AND回路122は、Hレベルの信号CPと、Hレベルの第1のエラー信号Errにより、Hレベルの第2のエラー信号Err2を出力する。自己補正回路111は、Hレベルの第1のエラー信号Errに応答して、自回路の遅延時間を増加させ、その増加した遅延時間により遅延クロック信号DACKを生成する。その遅延クロック信号DACKのタイミングにより、タイミングエラーが解消された場合、FF回路97はLレベルの検出信号CPをラッチしてLレベルの信号FCKを出力する。そして、FF回路98は、Hレベルのエラー信号Errを継続して出力する。AND回路122は、Lレベルの信号CPと、Hレベルの第1のエラー信号Errにより、Lレベルの第2のエラー信号Err2を出力する。つまり、第2のエラー信号Err2は、検出回路121がタイミングエラーを検出するとHレベルとなり、自己補正回路111がタイミングエラーを解消するとLレベルとなる。なお、図示はしないが、自己補正回路111がタイミングエラーを解消できないとき、検出信号CPはLレベルにならないため、AND回路122はHレベルの第2のエラー信号Err2を継続して出力する。従って、テスト装置は、第2のエラー信号Err2により、タイミングエラーが発生したか否かを判定することができる。更に、テスト装置は、第2のエラー信号Err2により、タイミングエラーが解消されたか否かを判定することができる。以上記述したように、本実施形態によれば、以下の効果を奏する。1AND回路122は、検出信号CPとエラー信号Errとを論理演算して第2のエラー信号Err2を生成する。自己補正回路111によりタイミングエラーが解消された場合、EOR回路96からLレベルの検出信号CPが出力されるため、第2のエラー信号Err2はLレベルとなる。従って、第2のエラー信号Err2により、タイミングエラーの発生と、発生したタイミングエラーが解消されたか否かを判定することができる。第五実施形態図19に示すように、デジタル/アナログ変換回路DAC回路130は、レベルシフト回路31と、アナログ回路32と、検出回路131とを備えている。この検出回路131は、クロック信号CKクロック信号ACKの1周期1/fCKfCKはクロック信号CKの周波数とデータ遅延delayDTの合計値が、クロック遅延delayCKよりも大きいdelayCK<1fCKdelayDTこと、を監視する。そして、検出回路131は、監視結果に応じて、タイミングエラーが発生していない場合には例えばLレベルのエラー信号Err3を生成し、タイミングエラーが発生している場合には例えばHレベルのエラー信号Err3を生成する。検出回路131は、バッファ回路91、カウンタ92,93、クロックトレベルシフト回路CLS回路94、バッファ回路95、NOR回路132、フリップフロップ回路FF回路133、カウンタcontAと表記134を備えている。各回路91~95は、上記第二実施形態と同じであるため、説明を省略する。NOR回路132には、CLS回路94から出力される信号ACCK1,信号ACCK2が供給される。NOR回路132には、動作電圧として第2の高電位電圧AVDが供給される。NOR回路132は、信号ACCK1,信号ACCK2を否定論理和演算し、演算結果に応じたレベルの検出信号CP2を生成する。NOR回路132は演算回路の一例である。この検出信号CP2は、フリップフロップ回路FF回路133に供給される。バッファ回路95から出力される遅延クロック信号ACKDはカウンタ134に供給される。カウンタ134には、動作電圧として第2の高電位電圧AVDが供給される。カウンタ134は、遅延クロック信号ACKDをカウントし、クロック信号CCKAを生成する。このクロック信号CCKAは、遅延クロック信号ACKDのエッジ例えば立ち上がりエッジ毎に反転を繰り返す信号である。つまり、カウンタ134は、遅延クロック信号ACKDを分周2分周した信号CCKAを生成する。カウンタ134は、第3の分周回路の一例である。FF回路133には、動作電圧として第2の高電位電圧AVDが供給される。FF回路133は、Hレベルの信号CCKAに応答して検出信号CP2をラッチし、ラッチしたレベルと等しいレベルのエラー信号Err3を出力する。次に、上記のように構成された検出回路131の動作を説明する。図20に示すように、先ず、時刻T1において、クロック信号CKがLレベルからHレベルに変化すると、信号CCK1はHレベルになる。次に、遅延クロック信号DCKがLレベルからHレベルに変化すると、信号CCK2はHレベルになる。次に、クロック信号CKの立ち上がりタイミングからクロック遅延delayCK経過後、クロック信号ACKがLレベルからHレベルに変化し、信号ACCK1と信号ACCK2は共にHレベルとなる。図19に示すNOR回路132はLレベルの検出信号CP2を出力する。次に、時刻T2において、遅延クロック信号ACKDがLレベルからHレベルに変化すると、信号CCKAがLレベルからHレベルに変化し、図19に示すFF回路133は検出信号CP2をラッチする。このとき、検出信号CP2はLレベルであるため、FF回路133はLレベルのエラー信号Err3を出力する。次に、時刻T3において、クロック信号CKがLレベルからHレベルに変化すると、信号CCK1はLレベルになる。次に、遅延クロック信号DCKがLレベルからHレベルに変化すると、信号CCK2はLレベルになる。クロック信号CKの立ち上がりタイミングからクロック遅延delayCK経過後、クロック信号ACKがLレベルからHレベルに変化し、信号ACCK1と信号ACCK2は共にLレベルとなる。すると、検出信号CP2はHレベルになる。次に、時刻T4において、遅延クロック信号ACKDがLレベルからHレベルに変化すると、信号CCKAがHレベルからLレベルに変化する。このとき、FF回路133は検出信号CP2のラッチ動作を行わないため、エラー信号Err3はLレベルに維持される。次に、時刻T1からクロック信号CKの2周期分の時間が経過すると、信号CCK1と信号CCK2は初期状態に戻る。即ち、クロック信号CKの2周期毎に上記の状態を繰り返す。そして、上記のようなタイミングのとき、エラー信号Err4はLレベルに維持される。図21に示すように、先ず、時刻T1において、クロック信号CKがLレベルからHレベルに変化すると、信号CCK1はHレベルになる。次に、遅延クロック信号DCKがLレベルからHレベルに変化すると、信号CCK2はHレベルになる。次に、時刻T2において、クロック信号CKがLレベルからHレベルに変化すると、信号CCK1はLレベルになる。次に、クロック信号CKの立ち上がりタイミング時刻T1からクロック遅延delayCK経過後、クロック信号ACKがLレベルからHレベルに変化し、信号ACCK1はLレベル、信号ACCK2はHレベルとなる。すると、検出信号CP2はLレベルになる。次に、遅延クロック信号DCKがLレベルからHレベルに変化すると、信号CCK2はLレベルになる。次に、時刻T3において、遅延クロック信号ACKDがLレベルからHレベルに変化すると、信号CCKAがLレベルからHレベルに変化し、FF回路133は検出信号CP2をラッチする。このとき、検出信号CP2はLレベルであるため、FF回路133はLレベルのエラー信号Err3を出力する。その結果、エラー信号Err3は変化しない、つまりLレベルに維持される。次に、時刻T4において、クロック信号CKがLレベルからHレベルに変化すると、信号CCK1はHレベルになる。次に、クロック信号CKの立ち上がりタイミング時刻T2からクロック遅延delayCK経過後、クロック信号ACKがLレベルからHレベルに変化し、信号ACCK1はHレベル、信号ACCK2はLレベルとなる。すると、検出信号CP2はLレベルのままである。次に、時刻T5において、遅延クロック信号ACKDがLレベルからHレベルに変化すると、信号CCKAがHレベルからLレベルに変化する。図19に示すFF回路133は、ラッチ動作を行わないため、エラー信号Err3はLレベルに維持される。時刻T1からクロック信号CKの3周期分の時間が経過すると、信号CCK1と信号CCK2は初期状態に戻る。そして、上記のようなタイミングのとき、エラー信号Err3はLレベルに維持される。図22に示すように、先ず、時刻T1において、クロック信号CKがLレベルからHレベルに変化すると、信号CCK1はHレベルになる。次に、遅延クロック信号DCKがLレベルからHレベルに変化すると、信号CCK2はHレベルになる。次に、時刻T2において、クロック信号CKがLレベルからHレベルに変化すると、信号CCK1はLレベルになる。次に、遅延クロック信号DCKがLレベルからHレベルに変化すると、信号CCK2はLレベルになる。次に、クロック信号CKの立ち上がりタイミング時刻T1からクロック遅延delayCK経過後時刻T3、クロック信号ACKがLレベルからHレベルに変化すると、信号ACCK1はLレベル、信号ACCK2はLレベルとなり、図19に示すNOR回路132はHレベルの検出信号CP2を出力する。次に、時刻T4において、遅延クロック信号ACKDがLレベルからHレベルに変化すると、信号CCKAがLレベルからHレベルに変化する。すると、図19に示すFF回路133はHレベルの信号CCKAに応答して検出信号CP2をラッチする。このとき、検出信号CP2はHレベルであるため、FF回路133はエラー信号Err3をLレベルからHレベルへと変化させる。次に、時刻T2からクロック信号CKの1周期分の時間が経過すると時刻T5、クロック信号CKがLレベルからHレベルに変化し、信号CCK1はHレベルになる。次に、遅延クロック信号DCKがLレベルからHレベルに変化すると、信号CCK2はHレベルになる。クロック信号CKの立ち上がりタイミング時刻T2からクロック遅延delayCK経過後時刻T6、クロック信号ACKがLレベルからHレベルに変化し、信号ACCK1はHレベル、信号ACCK2はHレベルとなり、検出信号CP2はLレベルになる。次に、遅延クロック信号ACKDがLレベルからHレベルに変化すると、信号CCKAがHレベルからLレベルに変化する。このとき、FF回路133はラッチ動作を行わないため、エラー信号Err3はHレベルに維持される。以上記述したように、本実施形態によれば、以下の効果を奏する。1検出回路131は、フリップフロップ回路33とCLS回路36の動作タイミングを検出し、その検出結果に応じたエラー信号Err3を生成する。このエラー信号Err3により、フリップフロップ回路33とCLS回路36の動作タイミングのエラー発生を確認することができる。2検出回路81のバッファ回路91は、フリップフロップ回路33からCLS回路36までの信号伝達経路に対応する遅延時間が設定され、クロック信号CKを遅延した遅延クロック信号DCKを生成する。CLS回路94は、第2のクロック信号ACKに応答して、クロック信号CKと遅延クロック信号DCKをそれぞれ分周した分周信号CCK1,CCK2のレベルを、第1の高電位電圧VDDレベルから第2の高電位電圧AVDレベルに変換した第1及び第2のシフト分周信号ACCK1,ACCK2を生成する。第1及び第2のシフト分周信号ACCK1,ACCK2は、データ遅延時間delayDTとクロック遅延delayCKとの大小関係に応じたレベルとなる。クロック信号CKの1周期において、データ遅延delayDTがクロック遅延delayCKよりも小さいdelayDT<delayCKとき、両信号ACCK1,ACCK2は同相にてレベルが変化する。一方、クロック信号CKの1周期において、データ遅延delayDTがクロック遅延delayCKよりも大きいdelayDT>delayCKとき、両信号ACCK1,ACCK2は逆相にてレベルが変化する。NOR回路132は、両信号ACCK1,ACCK2を否定論理和演算して検出信号CP2を生成する。そして、第2の遅延クロック信号ACKDを分周した分周信号CCKAに応答するFF回路133より検出信号CP2をラッチする。クロック遅延delayCKがクロック信号CKの1周期とデータ遅延delayDTよりも小さいdelayCK<1fCKdelayDTとき、FF回路133はLレベルの検出信号CP2をラッチし、Lレベルのエラー信号Err3を出力する。一方、クロック遅延delayCKがクロック信号CKの1周期とデータ遅延delayDTよりも大きいdelayCK>1fCKdelayDTとき、FF回路133はHレベルの検出信号CP2をラッチしてHレベルのエラー信号Err3を出力する。このように、レベルシフト回路31に必要な条件delayCK<1fCKdelayDTを監視し、監視結果に応じたエラー信号Err3を生成することができる。第六実施形態図23に示すように、デジタル/アナログ変換回路DAC回路140は、レベルシフト回路31と、アナログ回路32と、検出回路141と、自己補正回路142自己補正回路2と表記を備えている。検出回路141は、図19に示す検出回路131の構成と、カウンタcontEと表記143と、AND回路144を備える。カウンタ143には、FF回路133から出力されるエラー信号Err3が供給される。カウンタ143には、動作電圧として第2の高電位電圧AVDが供給される。カウンタ143は、第3のエラー信号Err3をカウントし、第4のエラー信号Err4を出力する。このエラー信号Err4は、エラー信号Err3のエッジ例えば立ち上がりエッジ毎に反転を繰り返す信号である。つまり、カウンタ143は、エラー信号Err3を分周2分周したエラー信号Err4を生成する。カウンタ143は、第4の分周回路の一例である。AND回路144には、第3のエラー信号Err3と、第4のエラー信号Err4が供給される。AND回路144は、第3のエラー信号Err3と第4のエラー信号Err4とを論理積演算し、演算結果のレベルに応じた第5のエラー信号Err5を生成する。AND回路144は演算回路の一例である。上記の第4のエラー信号Err4は、自己補正回路142に供給される。自己補正回路142は、第三実施形態における自己補正回路111と同様に構成されている。即ち、自己補正回路142は、第4のエラー信号Err4に応答して、そのエラー信号Err4に応じた遅延時間をクロック信号CKに付加してクロック信号CK2を生成する。このクロック信号CK2は、バッファ回路91に供給される。バッファ回路91は、クロック信号CK2を遅延させて遅延クロック信号DCKを生成する。フリップフロップ回路33はクロック信号CK2に応答してデータ信号DTnをラッチする。つまり、データ信号DTnを受け取るタイミングが、自己補正回路142により調整される。第5のエラー信号Err5は、第四実施形態における第2のエラー信号Err2と同様である。即ち、第5のエラー信号Err5は、検出回路141がタイミングエラーを検出するとHレベルとなり、自己補正回路142がタイミングエラーを解消するとLレベルとなる。なお、図示はしないが、自己補正回路142がタイミングエラーを解消できないとき、エラー信号Err3はLレベルにならないため、AND回路144はHレベルの第5のエラー信号Err5を継続して出力する。従って、テスト装置は、第5のエラー信号Err5により、タイミングエラーが発生したか否かを判定することができる。更に、テスト装置は、第5のエラー信号Err5により、タイミングエラーが解消されたか否かを判定することができる。次に、上記のように構成された検出回路141と自己補正回路142の作用を説明する。図24に示すように、先ず、時刻T1において、クロック信号CKがLレベルからHレベルに変化すると、信号CCK1はHレベルになる。次に、遅延クロック信号DCKがLレベルからHレベルに変化すると、信号CCK2はHレベルになる。その後、時刻T2において、クロック信号CKがLレベルからHレベルに変化すると、信号CCK1はLレベルになる。次に、遅延クロック信号DCKがLレベルからHレベルに変化すると、信号CCK2はLレベルになる。クロック信号CKの立ち上がりタイミング時刻T1からクロック遅延delayCK経過後、クロック信号ACKがLレベルからHレベルに変化する。このとき、信号ACCK1はLレベル、信号ACCK2はLレベルであるため、検出信号CP2はHレベルに維持される。次に、遅延クロック信号ACKDがLレベルからHレベルに変化すると、信号CCKAがLレベルからHレベルに変化する。図23に示すFF回路133は、信号CCKAに応答して、検出信号CP2をラッチする。このとき、検出信号CP2はHレベルであるため、第3のエラー信号Err3がHレベルとなり、第4のエラー信号Err4はHレベルとなる。また、第3のエラー信号Err3がHレベル、第4のエラー信号Err4がHレベルであるため、第5のエラー信号Err5がHレベルとなり、エラー中であることが判る。エラー信号Err4がHレベルになると、自己補正回路142が、クロック信号CKに対するクロック信号CK2の遅延時間を、図24に示す時間dT分、増加させる。この結果、FF回路33の取り込みタイミングが遅くなる、つまりデータ遅延delayDTが大きくなる。次に、時刻T3において、クロック信号CKがLレベルからHレベルに変化すると、信号CCK1はHレベルになる。次に、クロック信号ACKがLレベルからHレベルに変化すると、信号ACCK1はHレベルとなる。このとき、信号ACCK2はLレベルであるため、検出信号CP2はLレベルになる。次に、遅延クロック信号DCKがLレベルからHレベルに変化すると、信号CCK2はHレベルになる。次に、遅延クロック信号ACKDがLレベルからHレベルになると、信号CCKAがHレベルからLレベルに変化する。FF回路133はラッチ動作を行わないため、エラー信号Err3はHレベルに維持される。次に、時刻T4において、クロック信号ACKがLレベルからHレベルへ変化すると、CLS回路36は、データD3に対応する信号ADTmを出力する。このように、正常な動作タイミングとなる。その後、遅延クロック信号ACKDがLレベルからHレベルへ変化すると、信号CCKAがLレベルからHレベルに変化する。FF回路133は信号CCKAに応答して検出信号CP2をラッチし、Lレベルのエラー信号Err3を出力する。第3のエラー信号Err3がLレベル、第4のエラー信号Err4がHレベルになるため、第5のエラー信号Err5はLレベルになり、エラーが改善したことを示す。この後、信号CCKAは反転を繰り返すが、検出信号CP2がLレベルに維持されるため、第3のエラー信号Err3はLレベルに維持され、第4のエラー信号Err4と第5のエラー信号Err5が変化することはない。以上記述したように、本実施形態によれば、以下の効果を奏する。1検出回路141は、レベルシフト回路31に必要な条件delayCK<1fCKdelayDTを監視することができる。2検出回路141は、監視結果に応じたエラー信号Err3を生成する。そして、エラー信号Err3をカウントした第4のエラー信号Err4が供給される自己補正回路142により、タイミングエラーを解消することができる。3第3のエラー信号Err3と第4のエラー信号Err4とを論理積演算して第5のエラー信号Err5を生成する。第5のエラー信号Err5は、タイミングエラーを検出すると所定レベルHレベルとなり、自己補正回路142によりタイミングエラーが解消されるとLレベルとなる。従って、タイミングエラー発生の有無と、タイミングエラーが自動的に解消されたか否かを容易に判定することができる。第七実施形態図25に示すように、デジタル/アナログ変換回路DAC回路150は、レベルシフト回路31と、アナログ回路32と、検出回路141と、自己補正回路自己補正回路3と表記151を備えている。自己補正回路151には、第4のエラー信号Err4が供給される。自己補正回路151は、第4のエラー信号Err4に応答して、クロック遅延delayCKを調整する。詳しくは、第4のエラー信号Err4は、レベルシフト回路31においてタイミングエラーが発生していないときにLレベルであり、タイミングエラーの発生時にHレベルとなる。自己補正回路151は、第4のエラー信号Err4がHレベルのとき、そのエラー信号Err4がLレベルの時と比べ、クロック遅延delayCKを減少させる。その結果、データ遅延delayDTが相対的に大きくなり、タイミングエラーが解消される。自己補正回路の第1の構成例を図26に示す。この自己補正回路151aは、図5に示すレベルシフト回路35aに対応する。つまり、図26に示すように、自己補正回路151aは、スイッチSW31,SW32と、トランジスタMN1,MN2を有している。スイッチSW31,SW32は、高耐圧NチャネルMOSトランジスタである。トランジスタMN1,MN2は、高耐圧NチャネルMOSトランジスタである。スイッチSW31の第1端子はノードN11に接続され、スイッチSW31の第2端子はトランジスタMN1のドレインに接続され、トランジスタMN1のソースには低電位電圧GNDが供給される。また、トランジスタMN1のゲートにはインバータ回路72の出力信号入力信号XINが供給される。スイッチSW32の第1端子はノードN12に接続され、スイッチSW32の第2端子はトランジスタMN2のドレインに接続され、トランジスタMN2のソースには低電位電圧GNDが供給される。また、トランジスタMN2のゲートにはインバータ回路71の出力信号入力信号INが供給される。スイッチSW31,SW32の制御端子トランジスタのゲートには第4のエラー信号Err4が供給される。スイッチSW31,SW32は、Hレベルのエラー信号Err4に応答してオンし、Lレベルのエラー信号Err4に応答してオフする。オンしたスイッチSW31は、レベルシフト回路35aのNチャネルMOSトランジスタTN12に、トランジスタMN1を並列に接続する。同様に、オンしたスイッチSW32は、レベルシフト回路35aのNチャネルMOSトランジスタTN11に、トランジスタMN2を並列に接続する。すると、ノードN11又はノードN12から、低電位電圧GNDが供給される配線に向って流れる電流が、トランジスタMN1,MN2を接続しない場合と比べ、多くなる。すると、ノードN11,N12の電位変化が早くなる。その結果、出力信号であるクロック信号ACKの立ち上がり又は立ち下がりが早くなる。つまり、クロック遅延delayCKが少なくなる。自己補正回路の第2の構成例を図27に示す。この自己補正回路151bは、図6に示すレベルシフト回路35bに対応する。つまり、図27に示すように、自己補正回路151bは、トランジスタMP1と、スイッチSW33と、インバータ回路152を有している。トランジスタMP1は、高耐圧PチャネルMOSトランジスタである。スイッチSW33は、高耐圧PチャネルMOSトランジスタである。トランジスタMP1のソースには第2の高電位電圧AVDが供給され、トランジスタMP1のドレインはスイッチSW33を介してトランジスタTP23のドレインに接続されている。トランジスタMP1のゲートにはバイアス電圧Vbが供給される。インバータ回路152にはエラー信号Err4が供給され、インバータ回路152の出力信号は、スイッチSW33の制御端子トランジスタのゲートに供給される。スイッチSW33は、Hレベルのエラー信号Err4に基づいてオンされ、Lレベルのエラー信号Err4に基づいてオフされる。オンしたスイッチSW33は、レベルシフト回路35bのトランジスタTP23に対し、トランジスタMP1を並列に接続する。すると、トランジスタTP23,MP1を介してトランジスタTP21,TP22に供給される電流が、トランジスタMP1を接続しない場合と比べ、多くなる。すると、ノードN11a,N12aの電位変化が早くなる。その結果、出力信号であるクロック信号ACKの立ち上がり又は立ち下がりが早くなる。つまり、クロック遅延delayCKが少なくなる。次に、上記のように構成された自己補正回路151による作用を説明する。図28に示すように、先ず、時刻T1において、クロック信号CKがLレベルからHレベルに変化すると、信号CCK1はHレベルになる。次に、遅延クロック信号DCKがLレベルからHレベルに変化すると、信号CCK2はHレベルになる。次に、時刻T2において、クロック信号CKがLレベルからHレベルに変化すると、信号CCK1はLレベルになる。次に、遅延クロック信号DCKがLレベルからHレベルに変化すると、信号CCK2はLレベルになる。クロック信号CKの立ち上がりタイミング時刻T1からクロック遅延delayCK経過後、クロック信号ACKがLレベルからHレベルに変化する。このとき、信号ACCK1はLレベル、信号ACCK2はLレベルであるため、検出信号CP2はHレベルになる。次に、遅延クロック信号ACKDがLレベルからHレベルに変化すると、信号CCKAがLレベルからHレベルに変化する。図25に示すFF回路133は、信号CCKAに応答して、検出信号CP2をラッチする。このとき、検出信号CP2はHレベルであるため、第3のエラー信号Err3がHレベルとなり、第4のエラー信号Err4はHレベルとなる。また、第3のエラー信号Err3がHレベル、第4のエラー信号Err4がHレベルであるため、第5のエラー信号Err5がHレベルとなり、エラー中であることが判る。第4のエラー信号Err4がHレベルになると、自己補正回路151が遅延時間をdCだけ短くするためクロック信号ACKが早くなり、クロック遅延delayCKが短くなるので、図25に示すCLS回路36がデータを取り込むタイミングが早くなる。次に、時刻T3において、クロック信号CKがLレベルからHレベルに変化すると、信号CCK1はHレベルになる。次に、クロック信号ACKがLレベルからHレベルに変化すると、信号ACCK1はHレベルとなる。このとき、信号ACCK2はLレベルであるため、検出信号CP2はLレベルになる。次に、遅延クロック信号DCKがLレベルからHレベルに変化すると、信号CCK2はHレベルになる。次に、遅延クロック信号ACKDがLレベルからHレベルになると信号CCKAがHレベルからLレベルに変化するがFF回路133のエラー信号Err3はHレベルのままである。次に、時刻T4において、クロック信号ACKがLレベルからHレベルへ変化すると、CLS回路36は、データD3に対応する信号ADTmを出力する。このように、正常な動作タイミングとなる。その後、遅延クロック信号ACKDがLレベルからHレベルへ変化すると、信号CCKAがLレベルからHレベルに変化する。FF回路133は信号CCKAに応答して検出信号CP2をラッチし、Lレベルのエラー信号Err3を出力する。第3のエラー信号Err3がLレベル、第4のエラー信号Err4がHレベルになるため、第5のエラー信号Err5はLレベルになり、エラーが改善したことを示す。この後、信号CCKAは反転を繰り返すが、検出信号CP2がLレベルに維持されるため、エラー信号Err3はLレベルに維持され、第4のエラー信号Err4と第5のエラー信号Err5が変化することはない。以上記述したように、本実施形態によれば、以下の効果を奏する。1自己補正回路151は、エラー信号Err4に応答してレベルシフト回路35の動作時間を補正する。つまり、タイミングエラーが発生していないときと比べ、タイミングエラーが発生しているときに、レベルシフト回路35の動作速度を早くする。その結果、クロック遅延delayCKが短くなるため、レベルシフト回路31の動作タイミングを補正することができる。尚、上記各実施形態は、以下の態様で実施してもよい。上記各実施形態は、アナログ回路としてDAC回路を説明したが、例えばアナログ/デジタル変換回路ADC回路等のアナログ回路に具体化してもよい。そして、例えば、ADC回路の場合には変換回路34をエンコーダとする、等、具体化する回路に応じて変換回路34の構成を変更することはいうまでもない。上記各実施形態において、ラッチ回路421図4参照は、リセット期間に、比較期間の信号をリセット期間において保持できるものであればよく、図4に示す構成に限定されない。例えば、NOR回路により構成されたラッチ回路を用いてもよい。上記各実施形態を適宜組み合わせた回路に具体化してもよい。例えば、図29に示すように、DAC回路160は、図23に示す検出回路141と、第2の自己補正回路142と、第3の自己補正回路151を備える。第2の自己補正回路142はFF回路33のラッチタイミングを遅らせ、第3の自己補正回路151は、CLS回路36がリセット状態から比較状態となるタイミングを早める。従って、タイミングの調整範囲が広くなり、タイミングエラーを容易に解消することができるようになる。また、図30に示すように、DAC回路170は、図17に示す検出回路121と図23に示す検出回路141とを合成した検出回路171と、第1の自己補正回路111と、第2の自己補正回路142を備える。また、図31に示すように、DAC回路180は、図17に示す検出回路121と図23に示す検出回路141とを合成した検出回路181と、第1の自己補正回路111と、第3の自己補正回路151を備える。また、図32に示すように、DAC回路190は、図17に示す検出回路121と図23に示す検出回路141とを合成した検出回路191と、第1の自己補正回路111と、第2の自己補正回路142と、第3の自己補正回路151を備える。このように構成された検出回路171,181,191は、上記の2つの条件delayDT<delayCK:delayCK<1fCKdelayDTをそれぞれ監視することができる。そして、それぞれの監視結果に応じて自己補正回路111,142を制御することで、タイミングエラーを解消することができる。図5に示すレベルシフト回路35aは、インバータ回路71,72により、クロック信号CKから相補信号を生成する。従って、入力信号が相補信号であれば、インバータ回路71,72は省略される。また、相補な信号を出力信号として生成する場合、インバータ回路73と同様に、入力端子がノードN12に接続されたインバータ回路を備え、そのインバータ回路から反転信号を得る。同様に、図5に示すレベルシフト回路35bは、入力信号が相補信号であれば、インバータ回路71,72は省略される。また、相補な信号を生成する場合、インバータ回路73と同様に、入力端子がノードN12aに接続されたインバータ回路を備え、そのインバータ回路から反転信号を得る。図4において、DC回路411~41mのそれぞれにインバータ回路51を備えるようにしたが、インバータ回路51は、複数個のDC回路において1つ例えば、m個のDC回路において1つ備えられればよい。これにより、占有面積の減少を図ることができる。上記各実施形態において、DC回路411~41mに対し、相補な信号BDT1,XBDT1~BDTm,XBDTmを供給するようにしたが、例えば信号BDT1~BDTmを供給し、図4に示すトランジスタTP3,TP4のうちの何れか一方に所定電圧例えば、第1の高電位電圧VDDと低電位電圧GNDの中間電圧を供給するようにしてもよい。上記各実施形態に関し、以下の付記を開示する。付記1第1の電圧を信号レベルとする第1のクロック信号を第2の電圧を信号レベルとする第2のクロック信号に変換する第1の変換回路と、前記第1の電圧が動作電圧として供給され、前記第1のクロック信号に基づいて前記第1の電圧を信号レベルとする信号をラッチ及び出力するフリップフロップ回路と、前記第2の電圧が動作電圧として供給され、前記第2のクロック信号に同期して前記フリップフロップ回路の出力信号に基づく信号のレベルを第2の電圧の信号レベルに変換する第2の変換回路と、を含むレベル変換回路。付記2前記第2の変換回路は、前記第2のクロック信号に基づいて、第1の動作状態と、第2の動作状態とを交互に繰り返し、第1の動作状態において前記第1の電圧を信号レベルとする入力信号を前記第2の電圧を信号レベルとする出力信号に変換し、第2の動作状態においてリセットレベルの前記出力信号を生成する変換部と、前記第1の動作状態の前記変換部の出力信号をラッチしたレベルに応じた信号を生成し、前記リセットレベルの前記出力信号に基づいて前記ラッチしたレベルを維持するラッチ部と、を含む、付記1に記載のレベル変換回路。付記3前記変換部は、相補な信号をゲートに受ける一対の第1のPチャネルMOSトランジスタ及び第2のPチャネルMOSトランジスタと、前記第2のクロック信号を反転した反転クロック信号がゲートに供給され、ソースに前記第2の電圧が供給され、ドレインが前記一対のPチャネルMOSトランジスタのソースに接続された第3のPチャネルMOSトランジスタと、電源端子が前記一対のPチャネルMOSトランジスタのドレインにそれぞれ接続され、クロスカップル接続され、前記第2の電圧を信号レベルとする出力信号を生成する一対のインバータ回路と、前記反転クロック信号がゲートに供給され、前記一対のインバータ回路の出力端子及び電源端子と、リセット電圧が供給される配線とをそれぞれ接離する複数のNチャネルMOSトランジスタと、を含む、付記2に記載のレベル変換回路。付記4前記ラッチ部は、前記変換回路から出力される相補な信号のそれぞれを受け取る一対のインバータ回路と、前記一対のインバータ回路の出力信号を受け取り、出力端子が互いの入力端子に接続された一対のAND回路と、前記一対のAND回路の出力端子がそれぞれ接続された一対のインバータ回路と、を含む、付記2又は3に記載のレベル変換回路。付記5前記第2の変換回路は、前記第2のクロック信号を論理反転して前記反転クロック信号を生成する少なくとも1つのインバータ回路と、前記相補な信号のビット数に応じた数の変換部とを含む、付記3又は4に記載のレベル変換回路。付記6前記フリップフロップ回路は、nビットnは正数の入力信号をそれぞれラッチしてnビットの信号を出力し、前記第1の電圧が動作電圧として供給され、前記フリップフロップ回路から出力されるnビットの信号を、前記第1の電圧を信号レベルとするmビットmは正数の信号に変換する第3の変換回路を含み、前記第2の変換回路は、前記第3の変換回路により変換されたmビットの信号のレベルをそれぞれ前記第2の電圧の信号レベルに変換する、付記1~5のうちの何れか一に記載のレベル変換回路。付記7前記第3の変換回路は、前記フリップフロップ回路から出力されるnビットの信号を、前記第1の電圧を信号レベルとするmビットmは正数の信号とmビットの反転信号に変換し、前記第2の変換回路は、前記第2の変換回路にて生成される信号と反転信号とを互いに比較して前記第2の電圧を信号レベルとする相補信号を生成する、付記6に記載のレベル変換回路。付記8前記フリップフロップ回路と前記第2の変換回路の動作タイミングを検出し、検出結果に応じたエラー信号を生成する検出回路を含む、付記1~7のうちの何れか一に記載のレベル変換回路。付記9前記検出回路は、前記フリップフロップ回路の出力信号に対する前記第2の変換回路の入力信号の第1の遅延時間と、前記第1のクロック信号に対する前記第2のクロック信号の第2の遅延時間と、の大小関係に応じたエラー信号を生成する、付記8に記載のレベル変換回路。付記10前記検出回路は、前記フリップフロップ回路の出力信号に対する前記第2の変換回路の入力信号の第1の遅延時間と前記第1のクロック信号の1周期との合計値と、前記第1のクロック信号に対する前記第2のクロック信号の第2の遅延時間と、の大小関係に応じたエラー信号を生成する、付記8又は9に記載のレベル変換回路。付記11前記エラー信号に基づいて、前記フリップフロップ回路と前記第2の変換回路のうちの少なくとも一方の動作タイミングを補正する自己補正回路を含む、付記8~10のうちの何れか一に記載のレベル変換回路。付記12前記エラー信号に基づいて、前記第2のクロック信号のタイミングを補正した補正クロック信号を生成する第1の自己補正回路を含み、前記第2の変換回路は、前記補正クロック信号に同期してレベルシフトする、付記8又は9に記載のレベル変換回路。付記13前記エラー信号に基づいて、前記第1のクロック信号のタイミングを補正した補正クロック信号を生成する第2の自己補正回路を含み、前記フリップフロップ回路は、前記補正クロック信号に同期して入力信号をラッチする、付記8又は10に記載のレベル変換回路。付記14前記エラー信号に基づいて、前記第1の変換回路の動作速度を補正する第3の自己補正回路を含む、付記8又は10に記載のレベル変換回路。付記15前記検出回路は、前記フリップフロップ回路から前記第2の変換回路までの信号伝達経路に応じた時間、前記第1のクロック信号を遅延させた第1の遅延クロック信号を生成する第1の遅延回路と、前記第1のクロック信号を分周した第1の分周信号を生成する第1の分周回路と、前記第1の遅延クロック信号を分周した第2の分周信号を生成する第2の分周回路と、前記第2の変換回路と同じ構成を有し、前記第2のクロック信号に同期して、前記第1の分周信号を前記第2の電圧を信号レベルとする第1のシフト分周信号に変換する第1の分周信号変換回路と、前記第2の変換回路と同じ構成を有し、前記第2のクロック信号に同期して、前記第2の分周信号を前記第2の電圧を信号レベルとする第2のシフト分周信号に変換する第2の分周信号変換回路と、前記第1の分周信号変換回路の動作に応じた時間、前記第2のクロック信号を遅延させた第2の遅延クロック信号を生成する第2の遅延回路と、前記第1のシフト分周信号と前記第2のシフト分周信号とを排他的論理和演算して検出信号を生成する演算回路と、前記第2の遅延クロック信号に同期して、前記演算回路の出力信号をラッチする第1のフリップフロップ回路と、前記第1のフリップフロップ回路の出力信号に同期して、前記変換回路の出力信号をラッチしてエラー信号を生成する第2のフリップフロップ回路と、を含む、付記8~10のうちの何れか一に記載のレベル変換回路。付記16前記検出回路は、前記検出信号と前記エラー信号とを論理積演算して第2のエラー信号を生成する演算回路を含む、付記15に記載のレベル変換回路。付記17前記検出回路は、前記フリップフロップ回路から前記第2の変換回路までの信号伝達経路に応じた時間、前記第1のクロック信号を遅延させた第1の遅延クロック信号を生成する第1の遅延回路と、前記第1のクロック信号を分周した第1の分周信号を生成する第1の分周回路と、前記第1の遅延クロック信号を分周した第2の信号を生成する第2の分周回路と、前記第2の変換回路と同じ構成を有し、前記第2のクロック信号に同期して、前記第1の分周信号を前記第2の電圧を信号レベルとする第1のシフト分周信号に変換する第1の分周信号変換回路と、前記第2の変換回路と同じ構成を有し、前記第2のクロック信号に同期して、前記第2の分周信号を前記第2の電圧を信号レベルとする第2のシフト分周信号に変換する第2の分周信号変換回路と、前記第1の分周信号変換回路の動作に応じた時間、前記第2のクロック信号を遅延させた第2の遅延クロック信号を生成する第2の遅延回路と、前記第1のシフト分周信号と前記第2のシフト分周信号とを否定論理和演算して第2の検出信号を生成する演算回路と、前記第2の遅延クロック信号を分周した第3の分周信号を生成する第3の分周回路と、前記第3の分周信号に同期して、前記演算回路の出力信号をラッチして第3のエラー信号を生成するフリップフロップ回路と、を含む、付記8~10のうちの何れか一に記載のレベル変換回路。付記18前記検出回路は、前記第3のエラー信号を分周して第4のエラー信号を生成する第4の分周回路と、前記第3のエラー信号と前記第4のエラー信号とを論理積演算して第5のエラー信号を生成する論理回路と、を含む、付記17に記載のレベル変換回路。付記19第1電圧により動作する第1回路と、前記第1電圧よりと異なる第2電圧により動作する第2回路と、前記第1電圧を信号レベルとする入力信号を前記第2電圧を信号レベルとする信号に変換するレベル変換回路とを有する半導体装置であって、前記レベル変換回路は、前記第1の電圧を信号レベルとする第1のクロック信号を第2の電圧を信号レベルとする第2のクロック信号に変換する第1の変換回路と、前記第1の電圧が動作電圧として供給され、前記第1のクロック信号に基づいて前記第1の電圧を信号レベルとする信号をラッチして生成した信号を出力するフリップフロップ回路と、前記第2の電圧が動作電圧として供給され、前記第2のクロック信号に同期して前記フリップフロップ回路の出力信号に基づく信号のレベルを第2の電圧の信号レベルに変換し、変換後の信号を出力する第2の変換回路と、を有することを特徴とする半導体装置。"