ワード線で駆動される複数のメモリセルと前記ワード線へ印加する読み出し電圧を生成する電圧生成部とを有する不揮発性メモリと、前記読み出し電圧を前記ワード線に印加して前記複数のメモリセルからデータを読み出す読み出し処理を行った際の前記複数のメモリセルの閾値の分布の変化をモニタするモニタ部と、前記モニタ部によるモニタ結果に応じて、前記不揮発性メモリの劣化度合いを判定する判定部と、前記判定部による判定結果に応じて、前記不揮発性メモリの寿命を報知する報知処理部と、を備え、前記モニタ部は、第1のモードにおいて、前記読み出し電圧を一定にした状態で前記読み出し処理を繰り返し行った際の前記読み出し処理が成功するまでの読み出し回数をモニタし、第2のモードにおいて、前記読み出し電圧を徐々に増加方向及び減少方向のいずれか一方向に変化させながら前記読み出し処理を繰り返し行った際の前記読み出し処理が成功するまでの読み出し回数又は前記読み出し処理が成功したときの前記読み出し電圧をモニタし、第3のモードにおいて、前記読み出し処理を行った際の前記複数のメモリセルのデータにおけるビット誤り数をモニタし、第4のモードにおいて、前記読み出し電圧を徐々に増加方向及び減少方向のそれぞれの方向に変化させながら前記読み出し処理を繰り返し行った際の前記読み出し処理が失敗するまでの読み出し回数又は前記読み出し処理が失敗したときの前記読み出し電圧をモニタすることを特徴とする不揮発性半導体記憶装置。ワード線で駆動される複数のメモリセルと前記ワード線へ印加する読み出し電圧を生成する電圧生成部とを有する不揮発性メモリと、前記読み出し電圧を前記ワード線に印加して前記複数のメモリセルからデータを読み出す読み出し処理を行った際の前記複数のメモリセルの閾値の分布の変化をモニタするモニタ部と、前記モニタ部によるモニタ結果に応じて、前記不揮発性メモリの劣化度合いを判定する判定部と、前記判定部による判定結果に応じて、前記不揮発性メモリの寿命を報知する報知処理部と、を備えたことを特徴とする不揮発性半導体記憶装置。前記モニタ部は、第4のモードにおいて、前記読み出し電圧を徐々に増加方向及び減少方向のそれぞれの方向に変化させながら前記読み出し処理を繰り返し行った際の前記読み出し処理が失敗するまでの読み出し回数又は前記読み出し処理が失敗したときの前記読み出し電圧をモニタすることを特徴とする請求項2に記載の不揮発性半導体記憶装置。前記モニタ部は、第1のモードにおいて、前記読み出し電圧を一定にした状態で前記読み出し処理を繰り返し行った際の前記読み出し処理が成功するまでの読み出し回数をモニタすることを特徴とする請求項2又は3に記載の不揮発性半導体記憶装置。前記モニタ部は、第2のモードにおいて、前記読み出し電圧を徐々に増加方向及び減少方向のいずれか一方向に変化させながら前記読み出し処理を繰り返し行った際の前記読み出し処理が成功するまでの読み出し回数又は前記読み出し処理が成功したときの前記読み出し電圧をモニタすることを特徴とする請求項2から4のいずれか1項に記載の不揮発性半導体記憶装置。1つの実施形態は、例えば、不揮発性メモリの寿命を予測でき、予測結果をユーザに知らせることができる不揮発性半導体記憶装置を提供することを目的とする。1つの実施形態によれば、不揮発性メモリとモニタ部と判定部と報知処理部とを備えたことを特徴とする不揮発性半導体記憶装置が提供される。不揮発性メモリは、複数のメモリセルと電圧生成部とを有する。複数のメモリセルは、ワード線で駆動される。電圧生成部は、ワード線へ印加する読み出し電圧を生成する。モニタ部は、読み出し処理を行った際の複数のメモリセルの閾値の分布の変化をモニタする。読み出し処理では、読み出し電圧をワード線に印加して、複数のメモリセルからデータを読み出す。判定部は、モニタ部によるモニタ結果に応じて、不揮発性メモリの劣化度合いを判定する。報知処理部は、判定部による判定結果に応じて、不揮発性メモリの寿命を報知する。以下に添付図面を参照して、実施形態にかかる不揮発性半導体記憶装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。第1の実施形態本実施形態は、本実施形態では、複数のメモリセルを含む不揮発性メモリ例えば、NAND型フラッシュメモリを有した不揮発性半導体記憶装置例えば、SSDSolidStateDriveにおいて、不揮発性メモリの劣化度合いを判定するため、不揮発性メモリからのデータの読み出し処理を行った際の複数のメモリセルの閾値の分布をモニタする。複数のメモリセルの閾値の分布をモニタした後、モニタ結果と予め設定しておいた閾値とを比較し、この比較結果に基づいて、不揮発性メモリ内の各ブロックの劣化度合いを判定する。さらに、劣化度合いの判定結果に応じて、不揮発性メモリの寿命が近いか否かを判断し、寿命が近ければそのことをユーザに報知する。本実施形態は、このような寿命予測方法を提供するものである。以下、不揮発性半導体記憶装置がSSDSolidStateDriveである場合について図面を用いて具体的に説明するが、本実施形態は不揮発性半導体記憶装置が例えばメモリカードである場合等にも同様に適用可能である。まず、図1~図4を参照して、不揮発性半導体記憶装置の構成やNAND型フラッシュメモリの構成などについて説明し、その後、図5~図10を参照して、本実施の形態の特徴の1つである不揮発性半導体記憶装置の構成や動作などについて説明する。図1は、不揮発性半導体記憶装置としてのSSD100Aの構成例を示すブロック図である。SSD100Aは、ホスト装置以下、ホストと略す1と接続するためのホスト接続インタフェース後述のホストI/F40を備えている。図1では、ホストI/F40がATAインタフェースATAI/F2などのメモリ接続インタフェースである場合を示している。SSD100Aは、ATAI/F2ホストI/F40を介してパーソナルコンピュータあるいはCPUコアなどのホスト1と接続され、ホスト1の外部メモリとして機能する。また、SSD100Aは、RS232CインタフェースRS232CI/Fなどの通信インタフェース3を介して、デバッグ用/製造検査用機器200との間でデータを送受信することができる。なお、ホスト1は、報知装置1aを含む。SSD100Aは、複数のメモリセルを含む不揮発性半導体メモリとしてのNAND型フラッシュメモリ以下、NANDメモリと略す20と、コントローラとしてのドライブ制御回路4と、揮発性半導体メモリとしてのDRAM30と、電源回路5と、状態表示用のLED6と、ドライブ内部の温度を検出する温度センサ7と、フューズ8と、状態報知用の報知装置9とを備えている。電源回路5は、ホスト1側の電源回路から供給される外部直流電源から複数の異なる内部直流電源電圧を生成し、これら内部直流電源電圧をSSD100A内の各回路に供給する。また、電源回路5は、外部電源の立ち上がりを検知し、パワーオンリセット信号を生成して、ドライブ制御回路4に供給する。フューズ8は、ホスト1側の電源回路とSSD100A内部の電源回路5との間に設けられている。外部電源回路から過電流が供給された場合、フューズ8が切断され、内部回路の誤動作を防止する。NANDメモリ20は、例えば4並列動作を行う4つの並列動作要素20a~20dを有し、4つの並列動作要素20a~20dは、4つのチャネルch0~ch3によってドライブ制御回路4に接続されている。各並列動作要素20a~20dは、バンクインターリーブが可能な複数のバンクによって構成されている。すなわち、各並列動作要素は、例えば4バンクBank0~Bank3によって構成されており、各バンクは、複数のNANDメモリチップ、例えば2つのメモリチップChip0、Chip1により構成されている。各メモリチップは、例えば、それぞれ複数の物理ブロックを含むプレーン0、プレーン1の2つの領域Districtに分割されている。プレーン0およびプレーン1は、互いに独立した周辺回路例えば、ロウデコーダ、カラムデコーダ、ページバッファ、データキャッシュ等を備えており、倍速モードを使用することにより、同時に消去/書き込み/読み出しを行うことが可能である。このように、NANDメモリ20の各NANDメモリチップは、複数のチャネルによる並列動作、複数のバンクすなわち、複数のNANDデバイスによるバンクインターリーブ動作、同一バンク内同一NANDデバイス内の複数チップのインターリーブ動作、複数のプレーンを用いた倍速モードによる並列動作が可能である。なお、各メモリチップは、2つ以上の複数のプレーンに分割された構成であってもよいし、あるいは、全く分割されていなくてもよい。DRAM30は、ホスト1とNANDメモリ20との間で、データ転送用キャッシュ及び作業領域用メモリなどとして機能する。DRAM30の作業領域用メモリに記憶される内容は、例えばNANDメモリ20に記憶されている各種管理テーブルが、起動時などに展開されたマスターテーブルスナップショット、あるいは管理テーブルの変更差分であるログ情報などがある。なお、DRAM30の代わりに、FeRAMFerroelectricRandomAccessMemory、MRAMMagnetoresistiveRandomAccessMemory、PRAMPhasechangeRandomAccessMemoryなどの不揮発性ランダムアクセスメモリを使用することも可能である。不揮発性ランダムアクセスメモリを利用する場合、電源切断時に各種管理テーブルなどをNANDメモリ20に退避させる動作の一部又は全部を省略することができる。ドライブ制御回路4は、ホスト1とNANDメモリ20との間でDRAM30を介してデータ転送制御を行うとともに、SSD100A内の各構成要素を制御する。また、ドライブ制御回路4は、状態表示用LED6にステータス表示用信号を供給するとともに、電源回路5からのパワーオンリセット信号を受けて、リセット信号およびクロック信号をドライブ制御回路4内及びSSD100A内の各部に供給する機能も有している。各NANDメモリチップは、データ消去の単位である物理ブロックを複数配列して構成されている。図2aは、NANDメモリチップに含まれる1個の物理ブロックの構成例を示す回路図である。各物理ブロックは、X方向に沿って順に配列されたp1個のNANDストリングを備えているpは、0以上の整数。各NANDストリングに含まれる選択トランジスタST1は、ドレインがビット線BL0~BLpに接続され、ゲートが選択ゲート線SGDに共通接続されている。また、選択トランジスタST2は、ソースがソース線SLに共通接続され、ゲートが選択ゲート線SGSに共通接続されている。各メモリセルトランジスタメモリセルとも言うMCTは、半導体基板上に形成された積層ゲート構造を備えたMOSFETMetalOxideSemiconductorFieldEffectTransistorにより構成されている。積層ゲート構造は、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層浮遊ゲート電極、及び電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲート電極を含んでいる。メモリセルトランジスタMCTは、浮遊ゲート電極に蓄えられる電子の数に応じて閾値電圧が変化し、この閾値電圧の違いに応じてデータを記憶する。メモリセルトランジスタMCTは、1ビットを記憶するように構成されていてもよいし、多値2ビット以上のデータを記憶するように構成されていてもよい。また、メモリセルトランジスタMCTは、浮遊ゲート電極を有する構造に限らず、MONOSMetal-Oxide-Nitride-Oxide-Silicon型など、電荷蓄積層としての窒化膜界面に電子をトラップさせることにより閾値電圧が調整可能な構造であってもよい。MONOS構造のメモリセルトランジスタMCTについても同様に、1ビットを記憶するように構成されていてもよいし、多値2ビット以上のデータを記憶するように構成されていてもよい。各NANDストリングにおいて、q1個のメモリセルトランジスタMCTは、選択トランジスタST1のソースと選択トランジスタST2のドレインとの間に、それぞれの電流経路が直列接続されるように配置されている。すなわち、複数のメモリセルトランジスタMCTは、隣接するもの同士で拡散領域ソース領域若しくはドレイン領域を共有するような形でY方向に直列接続される。各NANDストリングにおいて、最も選択ゲート線SGD側に位置するメモリセルトランジスタMCTから順に、制御ゲート電極がワード線WL0~WLqにそれぞれ接続されている。従って、ワード線WL0に接続されたメモリセルトランジスタMCTのドレインは選択トランジスタST1のソースに接続され、ワード線WLqに接続されたメモリセルトランジスタMCTのソースは選択トランジスタST2のドレインに接続されている。ワード線WL0~WLqは、物理ブロック内のNANDストリング間で、メモリセルトランジスタMCTの制御ゲート電極を共通に接続している。つまり、ブロック内において同一行にあるメモリセルトランジスタMCTの制御ゲート電極は、同一のワード線WLに接続される。この同一のワード線WLに接続されるp1個のメモリセルトランジスタMCTは1ページ物理ページとして取り扱われ、この物理ページごとにデータの書き込みおよびデータの読み出しが行われる。また、ビット線BL0~BLpは、ブロック間で、選択トランジスタST1のドレインを共通に接続している。つまり、複数のブロック内において同一列にあるNANDストリングは、同一のビット線BLに接続される。図2bは、例えば、1個のメモリセルトランジスタMCTに2ビットの記憶を行う4値データ記憶方式での閾値分布を示す模式図である。4値データ記憶方式は、上位ページデータxと下位ページデータyで定義される4値データxyの何れか1つをメモリセルトランジスタMCTに保持可能である。4値データxyは、メモリセルトランジスタMCTの閾値電圧の順に、例えば、データ11、01、00、10が割り当てられる。データ11は、メモリセルトランジスタMCTの閾値電圧が例えば負とされた消去状態である。尚、データの割り当て規則はこれに限らない。また、1個のメモリセルトランジスタMCTに3ビット以上の記憶を行う構成であってもよい。下位ページの書き込み動作において、データ11消去状態のメモリセルトランジスタMCTに対して選択的に、下位ビットデータyを書き込むことによって、データ10が書き込まれる。上位ページの書き込み前のデータ10の閾値分布は、上位ページ書き込み後のデータ01とデータ00の閾値分布の中間程度に位置しており、上位ページの書き込み後の閾値分布よりブロードであってもよい。上位ページの書き込み動作において、データ11のメモリセルと、データ10のメモリセルに対して、それぞれ選択的に上位ビットデータxが書き込まれることにより、データ01及びデータ00が書き込まれる。擬似SLCモードは、下位ページのみを使用して書き込みを行う。下位ページの書き込みは、上位ページの書き込みに比べて高速である。図3は、ドライブ制御回路4のハードウェア的な内部構成例を示すブロック図である。ドライブ制御回路4は、データアクセス用バス101、第1の回路制御用バス102、及び第2の回路制御用バス103を備えている。第1の回路制御用バス102には、ドライブ制御回路4全体を制御するプロセッサ104が接続されている。第1の回路制御用バス102には、ブートROM105がROMコントローラ106を介して接続されている。ブートROM105には、NANDメモリ20に記憶された各管理プログラムFW:ファームウエアをブートするブート用プログラムが格納されている。また、第1の回路制御用バス102には、クロックコントローラ107が接続されている。このクロックコントローラ107は、図1に示した電源回路5からのパワーオンリセット信号を受けて、リセット信号およびクロック信号を各部に供給する。第2の回路制御用バス103は、第1の回路制御用バス102に接続されている。第2の回路制御用バス103には、図1に示した温度センサ7からのデータを受けるためのI2C回路108、状態表示用LED6にステータス表示用信号を供給するパラレルIOPIO回路109、RS232CI/F3を制御するシリアルIOSIO回路110が接続されている。SATAインタフェースコントローラSATAコントローラ111a、PATAインタフェースコントローラPATAコントローラ111b、第2のECCErrorCheckingandCorrection回路112、NAND用のコントローラであるコントローラ113、及びDRAMコントローラ114は、データアクセス用バス101と第1の回路制御用バス102との両方に接続されている。SATAコントローラ111aは、SATAインタフェース図1に示すATAインタフェース2の一部を介してホスト1との間でデータやコマンドを送受信する。PATAコントローラ111bは、PATAインタフェース図1に示すATAインタフェース2の他の一部を介してホスト1との間でデータやコマンドを送受信する。データアクセス用バス101には、データ作業領域およびファームウェア展開領域として使用されるSRAM115がSRAMコントローラ116を介して接続されている。NANDメモリ20に記憶されているファームウェアは起動時、ブートROM105に記憶されたブート用プログラムによってSRAM115に転送される。コントローラ113は、NANDI/F117、第1のECC回路118、及びDMA転送制御用のDMAコントローラ119を備えている。NANDI/F117は、NANDメモリ20とのインタフェース処理を行う。DMA転送制御用DMAコントローラ119は、NANDメモリ20とDRAM30間のアクセス制御を行う。第1のECC回路118は第2の訂正符号のエンコードを行い、また、第1の誤り訂正符合のエンコード及びデコードを行う。第2のECC回路112は、第2の誤り訂正符号のデコードを行う。第1の誤り訂正符号、第2の誤り訂正符号は、例えば、ハミング符号、BCHBoseChaudhuriHocquenghem符号、RS符号、或いはLDPCLowDensityParityCheck符号等であり、第2の誤り訂正符号の訂正能力は、第1の誤り訂正符号の訂正能力よりも高いとする。図1に示したように、NANDメモリ20において、4つの並列動作要素20a~20dは各複数ビットの4つのチャネルを介して、ドライブ制御回路4内部のコントローラ113に並列接続されており、4つの並列動作要素20a~20dを並列動作させることが可能である。また、各チャネルのNANDメモリ20は、バンクインターリーブが可能な4つのバンクに分割されており、各メモリチップのプレーン0およびプレーン1に対しても、同時にアクセスを行うことが可能である。したがって、1チャネルに付き、最大8つの物理ブロック4バンク×2プレーンを、ほぼ同時に制御することが可能である。すなわち、最大8つの物理ブロックに対して同時に書き込みなどの処理を実行することが可能である。図4は、図1に示す1つのNANDメモリチップ半導体不揮発性メモリの一例を示す機能ブロック図である。メモリセルアレイ201は、複数のビット線と複数のワード線と共通ソース線とを含み、例えばEEPROMセルからなる電気的にデータを書き換え可能なメモリセルがマトリクス状に複数行及び複数列を構成するように配置されている。このメモリセルアレイ201には、ビット線を制御するためのビット線制御回路202とワード線を制御するためのワード線制御回路206とが接続されている。ビット線制御回路202は、複数のビット線を介して複数列のメモリセルに接続されている。ビット線制御回路202は、ビット線を介してメモリセルのデータを読み出したり、ビット線を介してメモリセルの状態を検出したり、ビット線を介してメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行なう。ビット線制御回路202には、カラムデコーダ203、データ入出力バッファ204が接続されている。ビット線制御回路202内のデータ記憶回路はカラムデコーダ203によって選択される。データ記憶回路に読み出されたメモリセルのデータは、データ入出力バッファ204を介してデータ入出力端子205から外部へ出力される。データ入出力端子205は、メモリチップ外部のドライブ制御回路4に接続される。このドライブ制御回路4は、データ入出力端子205から出力されたデータを受ける。さらに、ドライブ制御回路4は、NAND型フラッシュメモリの動作を制御する各種コマンドCMD、アドレスADD、及びデータDTを出力する。ドライブ制御回路4からデータ入出力端子205に入力された書き込みデータは、データ入出力バッファ204を介して、カラムデコーダ203によって選択されたデータ記憶回路に供給され、コマンド及びアドレスは、制御信号及び制御電圧発生回路207に供給される。ワード線制御回路206は、複数のワード線を介して複数行のメモリセルに接続されている。このワード線制御回路206は、メモリセルアレイ201のワード線を選択し、選択されたワード線を介して、読み出し、書き込みあるいは消去に必要な電圧をメモリセルに印加する。メモリセルアレイ201、ビット線制御回路202、カラムデコーダ203、データ入出力バッファ204、及びワード線制御回路206は、制御信号及び制御電圧発生回路207に接続され、この制御信号及び制御電圧発生回路207によって制御される。制御信号及び制御電圧発生回路207は、制御信号入力端子208に接続され、ドライブ制御回路4から制御信号入力端子208を介して入力されるALEアドレスラッチイネーブル、CLEコマンドラッチイネーブル、WEライトイネーブルなどの各種制御信号、及びドライブ制御回路4からデータ入出力端子205及びデータ入出力バッファ204を介して入力されるコマンドCMDによって制御される。この制御信号及び制御電圧発生回路207は、データの書き込み時にワード線やビット線に供給される電圧を発生するとともに、ウエルに供給される電圧を発生する。制御信号及び制御電圧発生回路207は、例えばチャージポンプ回路のような昇圧回路を含み、書き込み電圧や読み出し電圧、消去電圧を生成可能とされている。さらに、制御信号及び制御電圧発生回路207は、後述するように、読み出し電圧のレベルを変更可能とされている。すなわち、制御信号及び制御電圧発生回路207は、制御信号入力端子208を介して入力される各種制御信号、データ入出力端子205及びデータ入出力バッファ204を介して入力されるコマンドCMDを受けて、読み出し動作時にワード線に印加する電圧すなわち、読み出し電圧を方向、または-方向にシフトさせる機能を有している。ビット線制御回路202、カラムデコーダ203、ワード線制御回路206、制御信号及び制御電圧発生回路207は、書き込み回路、及び読み出し回路を構成している。メモリセルアレイ201は、本体データを格納するための記憶領域に加えて、ECCErrorCorrectionCodeを記憶する記憶領域201-1を有している。SSD100AのNANDメモリ20では、各メモリセルトランジスタMTは、書き込まれたデータが長時間アクセスされなかったような場合、その浮遊ゲートから電子が放出され、閾値電圧が低くなるように変化する現象が発生する図7、図8参照。この現象は、例えば、書き込み/消去回数の増加、データ保持期間の増加、周辺温度の上昇などにより、各メモリセルトランジスタMTのゲート絶縁膜が劣化すると、起こりやすくなる。このため、複数のメモリセルすなわち、複数のメモリセルトランジスタMTの閾値の分布の変化と複数のメモリセルの劣化との間に相関関係を有するので、本実施形態では、例えば、この相関関係を利用してNANDメモリ20の劣化度合いをモニタする。次に、SSD100Aの構成について図5を用いて説明する。図5は、第1の実施の形態に係る不揮発性半導体記憶装置としてのSSDの機能構成例を示す機能ブロック図である。SSD100Aは、コントローラ10Aドライブ制御回路4、NANDメモリ20、DRAM30、及びホストI/F40を備えている。NANDメモリ20は、ホスト1によって指定されたユーザデータを記憶したり、DRAM30で管理される管理情報をバックアップ用に記憶したりする。NANDメモリ20は、複数のメモリセルがマトリクス状に配列されたメモリセルアレイを有し、個々のメモリセルは上位ページおよび下位ページを使用して多値記憶が可能である。NANDメモリ20は、複数のNANDメモリチップによって構成され、各NANDメモリチップは、データ消去の単位である物理ブロックを複数配列して構成される。また、NANDメモリ20では、物理ページごとにデータの書き込みおよびデータの読み出しが行われる。物理ブロックは、複数の物理ページによって構成されている。物理ブロックアドレスは、物理ブロックに割り当てられた固定的なアドレスである。論理ブロックアドレスは、ホスト1から指定されるアドレスや、仮想的なブロックである論理ブロックに割り当てられる変更可能なアドレスである。論理ブロックとは、例えば、物理ブロックを複数組み合わせて構成される仮想的なブロックのことをいう。DRAM30は、データ転送用、管理情報記録用の記憶部として使用される。具体的には、データ転送用の記憶部データ転送用キャッシュ領域は、ホスト1から書込要求があったデータをNANDメモリ20に書込む前に一時的に保存したり、ホスト1から読出要求があったデータをNANDメモリ20から読出して一時的に保存したりするために使用される。また、管理情報記録用の記憶部としては、NANDメモリ20に記憶されるデータの格納位置を管理するための管理情報論理アドレスと物理アドレスとの対応など、後述の読み出し回数を物理ブロック単位に管理するための管理情報などを含む各種管理情報を格納するために使用される。NANDメモリ20には、読み出し電圧管理テーブル図示せずや読み出し回数管理テーブル図示せずが記憶されており、これらのテーブルはシステム起動時、NANDメモリ20から読み出されて、DRAM30に格納される。読み出し電圧管理テーブルは、例えば、1つのメモリチップにおけるワードラインの夫々を特定するアドレスすなわち制御信号及び制御電圧発生回路207からワード線制御回路206に供給されるアドレス毎に読み出し電圧を示すテーブル構造を備えている。すなわち、読み出し電圧管理テーブルによれば、読み出し電圧が物理ページ毎に記録される。なお、多値を記憶するメモリセルが採用される場合には、読み出し電圧管理テーブルは複数ある閾値毎に用意される。読み出し回数管理テーブルは、後述の読み出し回数を、物理ブロック単位物理ブロックアドレス単位に管理するためのテーブルであり、読み出し回数としては、実際にモニタされた最新の読み出し回数が登録されている。コントローラ10Aは、ホスト1とNANDメモリ20との間でDRAM30を介してデータ転送制御を行うとともに、SSD100A内の各構成要素を制御するソフトウエアを有している。コントローラ10AとNANDメモリ20との間は、コマンド、アドレス、データなどを入出力するためのコントロールI/O線CtrlI/Oによって接続され、また、NANDメモリ20がレディ状態にあるかビジー状態にあるかを示すレディ/ビジー信号Ry/ByがNANDメモリ20からコントローラ10Aに入力されている。コントローラ10Aは、機能的な構成要素であり、例えば、図3に示すプロセッサ104及びコントローラ113の少なくとも一方の少なくとも一部を含む。コントローラ10Aは、読み書き制御部11、モニタ部12、判定部13、及び報知処理部15を有している。読み書き制御部11は、DRAM30に格納された管理情報に基づいて、DRAM30のキャッシュ領域を介してNANDメモリ20に対するデータの読み書き制御を行う。モニタ部12は、読み出し処理を行った際の複数のメモリセル複数のメモリセルトランジスタMCTの閾値の分布の変化をモニタする。このモニタされる複数のメモリセルの閾値の分布は、例えば、読み出し処理を繰り返し行った際リトライ読み出し処理を行った際の読み出し処理が成功するまでの読み出し回数リトライ回数を含む。すなわち、複数のメモリセルの閾値の分布は、図7で示すように、実線で示す初期状態の分布から、破線で示す使用開始から長時間が経過した後の分布へと変化していく。破線で示す閾値の分布と読み出し電圧VA、VB、VCのレベルとを比較すると、初期状態に比べて閾値の分布の低電圧側の部分が読み出し電圧VA、VB、VCのレベルに近づいているのが分かる。破線で示す閾値の分布は、実際には、固定したものではなく、低電圧側及び高電圧側にゆらいでいる。そこで、閾値の分布の低電圧側の部分が読み出し電圧VA、VB、VCのレベルに近づくにつれて、読み出し処理を繰り返し行った際リトライ読み出し処理を行った際の読み出し処理が成功するまでの読み出し回数リトライ回数が増加する傾向にある。そのため、読み出し回数の変化をモニタすることで、閾値の分布の変化をモニタすることができる。図7に示すように、データごとに読み出し電圧のレベルとの近さが変わりうる。図7では、次の数式1が成り立つ場合について例示されている。データ10の読み出し回数<データ00の読み出し回数<データ01の読み出し回数数式1また、閾値電圧低下に関連する現象は、図7に示すように、2ビット以上のデータ多値を記憶するメモリセルMLC:MultiLevelCellの場合に限らず、図8に示すように、1ビットのデータ二値を記憶するメモリセルSLC:SingleLevelCellの場合も同様である。ただし、MLCの場合は、SLCの場合に比較して閾値分布間のマージンに係る制約が厳しいため、閾値電圧低下の影響はより顕著である。具体的には、モニタ部12は、読み出し回数モニタ部121を有する。読み出し回数モニタ部121は、物理ブロック単位で、読み出し処理を繰り返し行った際の読み出し処理が成功するまでの読み出し回数を測定する。例えば、SSD100Aにおいてデータ更新箇所を均等に分散させてブロック間の書き込み/消去回数のばらつきを低減させるウェアレベリングと呼ばれる処理が行われている場合であれば、読み出し回数モニタ部121は、測定対象の物理ブロックにおける代表の物理ページすなわち、選択されたワード線により駆動される複数のメモリセルトランジスタMCTからの読み出し処理の度に、読み出し回数を測定する。例えば、読み出し回数モニタ部121は、その代表の物理ページからの読み出し処理が行われる度に読み出し処理が行われた旨の通知を受け、代表の物理ページの読み出し回数Nwのカウント値をインクリメントする。読み出し回数モニタ部121は、インクリメントされた読み出し回数を、判定部13へ供給するとともに、上記の読み出し回数管理テーブルの対応する物理ブロックのエントリに登録する。より具体的には、読み出し回数モニタ部121は、読み出し処理が行われるたびに、代表の物理ページの各ビット各メモリセルごとに読み出し処理が成功したか否かの判断結果を第1のECC回路118及び第2のECC回路112の少なくとも一方から受ける。例えば、読み出し回数モニタ部121は、代表の物理ページにおける複数のメモリセルのそれぞれについて個別に読み出し回数をカウントし、複数のメモリセルのそれぞれについて読み出し回数を求める。あるいは、例えば、読み出し回数モニタ部121は、複数のメモリセルの読み出し回数を統計的に処理して代表の物理ページに対する読み出し回数を求めてもよい。統計的な処理は、例えば、単純平均、加算平均、代表値の選択、中央値の選択などである。読み出し回数モニタ部121は、求めた読み出し回数を、代表の物理ページに対応する物理ブロックの読み出し回数とする。判定部13は、モニタ結果をモニタ部12から受ける。判定部13は、モニタ部12によるモニタ結果に応じて、NANDメモリ20の劣化度合いを判定する。具体的には、判定部13は、モニタ部12によりモニタされた読み出し回数を所定の閾値と比較し、その比較結果に応じて、NANDメモリ20の各ブロックの劣化度合いを判定する。判定部13は、判定結果を報知処理部15へ供給する。例えば、判定部13は、ブロック単位で、モニタされた読み出し回数を所定の閾値と比較する。すなわち、判定部13は、モニタ部12によるモニタ結果から、判定対象のブロックについて、複数のメモリセルの読み出し回数の分布を認識し図9参照、複数のメモリセルの読み出し回数の分布のうち回数閾値Nth以上の読み出し回数の度数を特定する。判定部13は、特定された度数を度数閾値Fthと比較し、その比較結果に応じて、判定対象のブロックの寿命が近いか否かを判定する。あるいは、例えば、判定部13は、ブロック単位で、モニタされた読み出し回数を所定の閾値と比較する。すなわち、判定部13は、モニタ部12によるモニタ結果から、判定対象のブロックの読み出し回数を認識し、判定対象のブロックの読み出し回数を回数閾値Nthと比較し、その比較結果に応じて、判定対象のブロックの寿命が近いか否かを判定する。報知処理部15は、判定結果を判定部13から受ける。報知処理部15は、判定部13による判定結果に応じて、報知装置21を介してNANDメモリ20の寿命を報知する。すなわち、報知処理部15は、判定部13による判定結果に応じて、報知すべき内容を示す報知情報を生成し、報知装置21へ供給する。これに応じて、報知装置21は、報知情報に従って、NANDメモリ20の寿命についての報知をユーザに向けて行う。報知装置21は、例えば、図1に示すLED6、報知装置9、報知装置1aなどに対応する。報知装置21による報知は、例えば、LED6の点灯や点滅などによる報知、報知装置9や報知装置1aなどの画面への表示による報知、報知装置9や報知装置1aなどのスピーカへの音声出力による報知、報知装置9や報知装置1aなどのブザーによる報知などを含む。例えば、報知処理部15は、NANDメモリ20における各ブロックについて、図9に示すようなグラフを含む報知情報を生成して報知装置21へ供給し、そのグラフを、寿命が近いか否かを示す情報としてユーザに向けて報知する。すなわち、報知装置21は、例えば表示装置であり、報知処理部15は、複数のメモリセルの読み出し回数の分布を示す棒グラフを表示するとともに、度数閾値Fth及び回数閾値Nthを越える部分が存在することをハイライト表示で示すことなどにより、該当ブロックの寿命が近いことをユーザに向けて報知する。あるいは、例えば、報知処理部15は、NANDメモリ20における各ブロックについて、寿命が近いか否かを示すメッセージを含む報知情報を生成して報知装置21へ供給し、そのメッセージを、寿命が近いか否かを示す情報としてユーザに向けて報知する。すなわち、報知装置21は、例えば表示装置であり、報知処理部15は、寿命が近いことを示すメッセージを表示することにより、該当ブロックの寿命が近いことをユーザに向けて報知する。次に、SSD100Aの動作について図6を用いて説明する。図6は、SSD100Aの動作を示すフローチャートである。ドライブ制御回路4は、読み出し処理時、読み出し電圧管理テーブルを参照して、読み出し電圧を設定するステップS1。具体的には、ドライブ制御回路4は、読み出し対象のアドレスを検索キーとして読み出し電圧管理テーブルを検索し、読み出し電圧を取得する。取得された読み出し電圧がデフォルト値であれば、通常の読み出しコマンドが読み出し対象のメモリチップに送られる。一方、取得された読み出し電圧がデフォルト値でなければ、取得された読み出し電圧で読み出しを行う旨の命令シフト読み出しコマンドが読み出し対象のメモリチップに送られる。その後、SSD100は、読み出しに成功するまで、ステップS2~ステップS5のループ処理を繰り返し実行する。当該ループ処理において、読み出し対象のメモリチップは、ドライブ制御回路4から送られてきたコマンドで指定される読み出し電圧を、ワード線制御回路206から対象のワードラインに印加してデータの読み出し処理を実行するステップS2。読み出されたデータはドライブ制御回路4に送られる。ドライブ制御回路4は、第2のECC回路112および第1のECC回路118の少なくとも一方を用いて誤り訂正処理を実行するステップS3。次に、ドライブ制御回路4は、誤り訂正に失敗した誤り訂正処理エラーか、即ち、第1のECC回路118及び第2のECC回路112による誤り訂正に失敗したかを判定するステップS4。誤り訂正処理エラーが検出された場合ステップS4、Yes、ドライブ制御回路4のモニタ部12は、読み出し回数のカウント値をインクリメントするステップS11。ドライブ制御回路4の判定部13は、読み出し回数のカウント値、すなわちステップS2~ステップS5のループ処理を実行した回数が、予め設定されている上限値を越えているか否かを判定するステップS5。ループ回数が上限値を越えている場合ステップS5、Yes、読み出し失敗として読み出し処理を中止しステップS8、処理をステップS10へ進める。ループ回数が上限値を越えていない場合ステップS5、No、ドライブ制御回路4は、処理をステップS2に戻し、リトライ読み出し処理が行われるようにする。ステップS4において、誤り訂正処理エラー検出されなかった場合ステップS4、No、ドライブ制御回路4のモニタ部12は、読み出し回数のカウント値で読み出し回数管理テーブルを更新することにより読み出し回数を保存しステップS6、読み出し成功としてリトライ読み出し処理を完了させるステップS7。ドライブ制御回路4の判定部13は、リトライ読み出し処理が完了した旨の通知を受けると、対象のブロックについて寿命が近いか否かの判定を行うステップS9。例えば、判定部13は、モニタ部12によるモニタ結果から、判定対象のブロックについて、複数のメモリセルの読み出し回数の分布を認識し図9参照、複数のメモリセルの読み出し回数の分布のうち回数閾値Nth以上の読み出し回数の度数を特定する。判定部13は、特定された度数を度数閾値Fthと比較する。判定部13は、特定された度数が度数閾値Fth以上であれば、判定対象のブロックの寿命が近いステップS9、Yesとして処理をステップS10へ進める。判定部13は、特定された度数が度数閾値Fth未満であれば、判定対象のブロックの寿命が近くないステップS9、Noとして処理を終了する。あるいは、例えば、判定部13は、ブロック単位で、モニタされた読み出し回数を所定の閾値と比較する。すなわち、判定部13は、モニタ部12によるモニタ結果から、判定対象のブロックの読み出し回数を認識し、判定対象のブロックの読み出し回数を回数閾値Nthと比較する。判定部13は、判定対象のブロックの読み出し回数が回数閾値Nth以上であれば、判定対象のブロックの寿命が近いステップS9、Yesとして処理をステップS10へ進める。判定部13は、判定対象のブロックの読み出し回数が回数閾値Nth未満であれば、判定対象のブロックの寿命が近くないステップS9、Noとして処理を終了する。そして、ドライブ制御回路4の報知処理部15は、判定結果を判定部13から受ける。報知処理部15は、判定部13による判定結果に応じて、報知装置21を介してNANDメモリ20の寿命を報知するステップS10。すなわち、報知処理部15は、判定部13による判定結果に応じて、報知すべき内容を示す報知情報を生成し、報知装置21へ供給する。これに応じて、報知装置21は、報知情報に従って、NANDメモリ20の寿命についての報知をユーザに向けて行う。例えば、報知処理部15は、NANDメモリ20における各ブロックについて、図9に示すようなグラフを含む報知情報を生成して報知装置21へ供給し、そのグラフを、寿命が近いか否かを示す情報としてユーザに向けて報知する。すなわち、報知装置21は、例えば表示装置であり、報知処理部15は、複数のメモリセルの読み出し回数の分布を示す棒グラフを表示するとともに、度数閾値Fth及び回数閾値Nthを越える部分が存在することをハイライト表示で示すことなどにより、該当ブロックの寿命が近いことをユーザに向けて報知する。あるいは、例えば、報知処理部15は、NANDメモリ20における各ブロックについて、寿命が近いか否かを示すメッセージを含む報知情報を生成して報知装置21へ供給し、そのメッセージを、寿命が近いか否かを示す情報としてユーザに向けて報知する。すなわち、報知装置21は、例えば表示装置であり、報知処理部15は、寿命が近いことを示すメッセージを表示することにより、該当ブロックの寿命が近いことをユーザに向けて報知する。なお、上記では、ステップS9で判定対象のブロックの寿命が近いか否かの判定に用いる回数閾値Nthが、ステップS5で読み出し失敗か否かの判定に用いる上限値より低い場合について説明している。この場合、ステップS5でYesとなりステップS8に処理が進んだ場合は、当然、読み出し回数が回数閾値Nth以上であるので、寿命が近いか否かの判定ステップS9を行うことなく処理がステップS10へ進むものとしている。あるいは、判定対象のブロックの寿命が近いか否かの判定に用いる回数閾値Nthは、ステップS5で読み出し失敗か否かの判定に用いる上限値と等しくても良い。この場合、ステップS5の判定処理がステップS9の判定処理を兼ねることになるため、図6においてステップS9が省略されるとともにステップS7の後に処理が終了されるように変更された処理が行われることになる。また、NANDメモリ20に書き込まれたデータはページ毎にECC領域を備えるものとして説明したが、ECC領域を備えるデータの単位サイズは複数ページであっても構わない。その場合、読み出し回数管理テーブルは複数ページ毎に読み出し回数が登録されるようにし、図6に示した読み出し処理にかかる処理は複数ページのデータ毎に実行するようにするとよい。ワード線制御回路206に供給されるアドレスは、メモリセルアレイ201のうちのアクセス対象のブロックを特定するためのブロックアドレスを上位アドレスに、当該アクセス対象のブロックのうちのアクセス対象のワードラインを特定するためのページアドレスを下位アドレスに有している。読み出し電圧管理テーブルにおいて、読み出し電圧はブロックアドレス毎に管理されるようにしてもよい。このようにすることによって、読み出し電圧管理テーブルのサイズが縮小される。以上のように、第1の実施形態では、モニタ部12が、読み出し電圧をワード線に印加して複数のメモリセルからデータを読み出す読み出し処理を行った際の複数のメモリセルの閾値の分布の変化をモニタする。判定部13は、モニタ部12によるモニタ結果に応じて、NANDメモリ20の各ブロックの劣化度合いを判定する。報知処理部15は、判定部13による判定結果に応じて、報知装置21を介して、NANDメモリ20の寿命を報知する。これにより、NANDメモリ20の各ブロックの寿命を予測でき、予測結果として例えばNANDメモリ20の各ブロックについて寿命が近いか否かをユーザに知らせることができる。この結果、NANDメモリ20の各ブロックについて寿命が近くなった場合に、寿命が近くなったことをユーザが認識できるので、例えば、ユーザが、寿命に近付いている当該半導体集積回路装置の交換を行うことができる。これにより、突然、知らないうちに、NANDメモリ20に記憶されていたデータのロスが生じことを低減できる。また、第1の実施形態では、モニタ部12が、読み出し電圧を一定にした状態で読み出し処理を繰り返し行った際リトライ読み出し処理を行った際の読み出し処理が成功するまでの読み出し回数リトライ回数をモニタする。これにより、簡易な処理で、読み出し処理を行った際の複数のメモリセルの閾値の分布の変化をモニタすることができる。第2の実施形態次に、第2の実施形態にかかる不揮発性半導体記憶装置について説明する。以下では、第1の実施形態と異なる部分を中心に説明する。第1の実施形態では、読み出し電圧を一定に維持した状態で読み出し処理を繰り返し行ったリトライ読み出し処理を行ったが、第2の実施形態では、読み出し電圧を徐々に一方向にシフトさせながら読み出し処理を繰り返し行うリトライシフト読み出し処理を行う。具体的には、図10に示すように、SSD100Bのコントローラ10Bは、モニタ部12B及び変更部14Bを備える。変更部14Bは、変更情報141Bを参照して、読み出し電圧を徐々に一方向例えば、減少方向にシフトさせるように読み出し電圧を変更する。具体的には、変更情報141Bは、1回ごとにシフトさせるべき電圧変化量を含む。変更部14Bは、変更情報141Bを参照することにより、読み出し処理が行われるたびに、読み出し電圧を一定の電圧変化量でシフトさせる。変更部14Bは、変更後の読み出し電圧、又は変更後の読み出し電圧に対応するコマンドをNANDメモリ20へ供給する。モニタ部12Bは、読み出し電圧を徐々にシフトさせながら読み出し処理を繰り返し行った際リトライシフト読み出し処理を行った際の読み出し処理が成功するまでの読み出し回数をモニタすることにより、読み出し処理を行った際の複数のメモリセル複数のメモリセルトランジスタMCTの閾値の分布の変化をモニタする。あるいは、モニタ部12Bは、読み出し電圧を徐々にシフトさせながら読み出し処理を繰り返し行った際リトライシフト読み出し処理を行った際の読み出し処理が成功したときの読み出し電圧をモニタすることにより、読み出し処理を行った際の複数のメモリセル複数のメモリセルトランジスタMCTの閾値の分布の変化をモニタする。すなわち、複数のメモリセルの閾値の分布は、図12で示すように、実線で示す初期状態の分布から、破線で示す使用開始から長時間が経過した後の分布へと変化していく。破線で示す閾値の分布と読み出し電圧VA、VB、VCのレベルとを比較すると、読み出し電圧VA、VB、VCのレベルよりも閾値電圧が低いメモリセルが生じるため、デフォルトの読み出し電圧を用いては正しくデータを読み出すことができないことがある。そこで、閾値の分布が低圧側へ低下していくにつれて、リトライシフト読み出し処理を行った際の読み出し回数が増加する傾向にある。そのため、リトライシフト読み出し処理の読み出し回数の変化をモニタすることで、閾値の分布の変化をモニタすることができる。あるいは、閾値の分布が低圧側へ低下していくにつれて、リトライシフト読み出し処理を行った際の読み出し電圧のデフォルト値からの変化量が増加する傾向にある。そのため、リトライシフト読み出し処理の読み出し電圧のデフォルト値からの変化量をモニタすることで、閾値の分布の変化をモニタすることができる。図12に示すように、データごとに閾値の分布の低下具合が変わりうる。例えば、データ10について、読み出し電圧をVAからVA1、VA2へと徐々にシフトさせ、読み出し電圧VA2で読み出しに成功する。データ10の読み出し回数は例えば2回である。例えば、データ00について、読み出し電圧をVBからVB1~VB6へと徐々にシフトさせ、読み出し電圧VB6で読み出しに成功する。データ00の読み出し回数は例えば6回である。例えば、データ01について、読み出し電圧をVCからVC1~VC7へと徐々にシフトさせ、読み出し電圧VC7で読み出しに成功する。データ01の読み出し回数は例えば7回である。すなわち、図12には、次の数式2が成り立つ場合について例示されている。データ10の読み出し回数<データ00の読み出し回数<データ01の読み出し回数数式2あるいは、データ10の読み出しに成功した読み出し電圧のデフォルト値からの変化量はΔVA1である。データ00の読み出しに成功した読み出し電圧のデフォルト値からの変化量はΔVB1>ΔVA1である。データ01の読み出しに成功した読み出し電圧のデフォルト値からの変化量はΔVC1>ΔVB1である。すなわち、図12には、次の数式3が成り立つ場合について例示されている。データ10の読み出し電圧の変化量ΔVA1<データ00の読み出し電圧の変化量ΔVB1<データ01の読み出し電圧の変化量ΔVC1数式3また、閾値電圧低下に関連する現象は、図12に示すように、2ビット以上のデータ多値を記憶するメモリセルMLC:MultiLevelCellの場合に限らず、図13に示すように、1ビットのデータ二値を記憶するメモリセルSLC:SingleLevelCellの場合も同様である。具体的には、モニタ部12Bは、読み出し回数モニタ部121B又は読み出し電圧モニタ部122Bを有する。読み出し回数モニタ部121Bは、物理ブロック単位で、読み出し処理を繰り返し行った際の読み出し処理が成功するまでの読み出し回数を測定する。例えば、SSD100Bにおいてデータ更新箇所を均等に分散させてブロック間の書き込み/消去回数のばらつきを低減させるウェアレベリングと呼ばれる処理が行われている場合であれば、読み出し回数モニタ部121Bは、測定対象の物理ブロックにおける代表の物理ページすなわち、選択されたワード線により駆動される複数のメモリセルトランジスタMCTからの読み出し処理の度に、読み出し回数を測定する。読み出し回数モニタ部121Bは、測定結果をモニタ結果として判定部13へ供給する。読み出し回数モニタ部121Bは、物理ブロック単位で、読み出し処理を繰り返し行った際の読み出し処理が成功したときの読み出し電圧を測定する。例えば、SSD100Bにおいてデータ更新箇所を均等に分散させてブロック間の書き込み/消去回数のばらつきを低減させるウェアレベリングと呼ばれる処理が行われている場合であれば、読み出し回数モニタ部121Bは、測定対象の物理ブロックにおける代表の物理ページすなわち、選択されたワード線により駆動される複数のメモリセルトランジスタMCTからの読み出し処理の度に、読み出し電圧を測定する。そして、読み出し回数モニタ部121Bは、測定した読み出し電圧のデフォルト値からの変化量を求めてモニタ結果として判定部13へ供給する。また、SSD100Bの動作が、図11に示すように、次の点で第1の実施形態と異なる。ステップS5での判定の結果、ループ回数が上限値を越えていない場合ステップS5、No、ドライブ制御回路4の変更部14Bは、読み出し電圧の値をステップS2で使用した値から所定の刻み幅だけ下げる調整を行うステップS21。閾値電圧は時間の経過とともに低下する傾向があるからである。調整後の読み出し電圧の値は、シフト読み出しコマンドと共にメモリチップNANDメモリ20に送られ、ステップS2の処理に移行して当該メモリチップは新たに送られてきた読み出し電圧を使用して読み出し処理を実行する。ステップS4において、誤り訂正処理エラー検出されなかった場合ステップS4、No、ドライブ制御回路4のモニタ部12Bは、読み出し回数のカウント値で読み出し回数管理テーブルを更新して読み出し回数を保存するとともに、使用した読み出し電圧で読み出し電圧管理テーブルを更新するステップS22。あるいは、ドライブ制御回路4のモニタ部12Bは、読み出し処理が成功したときの読み出し電圧の変化量で読み出し電圧変化量管理テーブルを更新して読み出し電圧の変化量を保存するとともに、使用した読み出し電圧で読み出し電圧管理テーブルを更新するステップS22。なお、読み出し電圧変化量管理テーブルは、読み出し処理が成功したときの読み出し電圧の変化量を、物理ブロック単位物理ブロックアドレス単位に管理するためのテーブルであり、読み出し電圧の変化量としては、実際にモニタされた最新の読み出し電圧の変化量が登録されている。読み出し電圧変化量管理テーブルは、例えば、NANDメモリ20に記憶されている。ドライブ制御回路4の判定部13は、リトライシフト読み出し処理が完了した旨の通知を受けると、対象のブロックについて寿命が近いか否かの判定を行うステップS23。例えば、判定部13は、モニタ部12Bによるモニタ結果から、判定対象のブロックについて、複数のメモリセルの読み出し回数の分布を認識し図9参照、複数のメモリセルの読み出し回数の分布のうち回数閾値Nth以上の読み出し回数の度数を特定する。判定部13は、特定された度数を度数閾値Fthと比較する。判定部13は、特定された度数が度数閾値Fth以上であれば、判定対象のブロックの寿命が近いステップS23、Yesとして処理をステップS24へ進める。判定部13は、特定された度数が度数閾値Fth未満であれば、判定対象のブロックの寿命が近くないステップS23、Noとして処理を終了する。あるいは、例えば、判定部13は、ブロック単位で、モニタされた判定対象のブロックの読み出し回数を所定の閾値と比較する。すなわち、判定部13は、モニタ部12Bによるモニタ結果から、判定対象のブロックの読み出し回数を認識し、判定対象のブロックの読み出し回数を回数閾値Nthと比較する。判定部13は、判定対象のブロックの読み出し回数が回数閾値Nth以上であれば、判定対象のブロックの寿命が近いステップS23、Yesとして処理をステップS24へ進める。判定部13は、判定対象のブロックの読み出し回数が回数閾値Nth未満であれば、判定対象のブロックの寿命が近くないステップS23、Noとして処理を終了する。あるいは、例えば、判定部13は、モニタ部12Bによるモニタ結果から、判定対象のブロックについて、複数のメモリセルの読み出し電圧の変化量の分布を認識し図14参照、複数のメモリセルの読み出し電圧の変化量の分布のうち変化量閾値ΔVread-th以上の読み出し電圧の変化量の度数を特定する。判定部13は、特定された度数を度数閾値Fthと比較する。判定部13は、特定された度数が度数閾値Fth以上であれば、判定対象のブロックの寿命が近いステップS23、Yesとして処理をステップS24へ進める。判定部13は、特定された度数が度数閾値Fth未満であれば、判定対象のブロックの寿命が近くないステップS23、Noとして処理を終了する。あるいは、例えば、判定部13は、ブロック単位で、モニタされた判定対象のブロックの読み出し電圧の変化量を所定の閾値と比較する。すなわち、判定部13は、モニタ部12Bによるモニタ結果から、判定対象のブロックの読み出し電圧の変化量を認識し、判定対象のブロックの読み出し電圧の変化量を変化量閾値ΔVread-thと比較する。判定部13は、判定対象のブロックの読み出し電圧の変化量が変化量閾値ΔVread-th以上であれば、判定対象のブロックの寿命が近いステップS23、Yesとして処理をステップS24へ進める。判定部13は、判定対象のブロックの読み出し電圧の変化量が変化量閾値ΔVread-th未満であれば、判定対象のブロックの寿命が近くないステップS23、Noとして処理を終了する。ドライブ制御回路4の報知処理部15は、判定結果を判定部13から受ける。報知処理部15は、判定部13による判定結果に応じて、報知装置21を介してNANDメモリ20の寿命を報知するステップS23。すなわち、報知処理部15は、判定部13による判定結果に応じて、報知すべき内容を示す報知情報を生成し、報知装置21へ供給する。これに応じて、報知装置21は、報知情報に従って、NANDメモリ20の寿命についての報知をユーザに向けて行う。例えば、報知処理部15は、NANDメモリ20における各ブロックについて、図9に示すようなグラフを含む報知情報を生成して報知装置21へ供給し、そのグラフを、寿命が近いか否かを示す情報としてユーザに向けて報知する。すなわち、報知装置21は、例えば表示装置であり、報知処理部15は、複数のメモリセルの読み出し回数の分布を示す棒グラフを表示するとともに、度数閾値Fth及び回数閾値Nthを越える部分が存在することをハイライト表示で示すことなどにより、該当ブロックの寿命が近いことをユーザに向けて報知する。あるいは、例えば、報知処理部15は、NANDメモリ20における各ブロックについて、図14に示すようなグラフを含む報知情報を生成して報知装置21へ供給し、そのグラフを、寿命が近いか否かを示す情報としてユーザに向けて報知する。すなわち、報知装置21は、例えば表示装置であり、報知処理部15は、複数のメモリセルの読み出し電圧の変化量の分布を示す棒グラフを表示するとともに、度数閾値Fth及び変化量閾値ΔVread-thを越える部分が存在することをハイライト表示で示すことなどにより、該当ブロックの寿命が近いことをユーザに向けて報知する。あるいは、例えば、報知処理部15は、NANDメモリ20における各ブロックについて、寿命が近いか否かを示すメッセージを含む報知情報を生成して報知装置21へ供給し、そのメッセージを、寿命が近いか否かを示す情報としてユーザに向けて報知する。すなわち、報知装置21は、例えば表示装置であり、報知処理部15は、寿命が近いことを示すメッセージを表示することにより、該当ブロックの寿命が近いことをユーザに向けて報知する。以上のように、第2の実施形態では、モニタ部12Bが、読み出し電圧を徐々に一方向にシフトさせながら読み出し処理を繰り返し行った際リトライシフト読み出し処理を行った際の読み出し処理が成功するまでの読み出し回数リトライ回数をモニタする。これにより、簡易な処理で、読み出し処理を行った際の複数のメモリセルの閾値の分布の変化をモニタすることができる。あるいは、モニタ部12Bが、読み出し電圧を徐々に一方向にシフトさせながら読み出し処理を繰り返し行った際リトライシフト読み出し処理を行った際の読み出し処理が成功したときの読み出し電圧をモニタする。これにより、簡易な処理で、読み出し処理を行った際の複数のメモリセルの閾値の分布の変化をモニタすることができる。第3の実施形態次に、第3の実施形態にかかる不揮発性半導体記憶装置について説明する。以下では、第1の実施形態と異なる部分を中心に説明する。第1の実施形態では、読み出し処理を繰り返し行った際の読み出し回数をモニタしたが、第3の実施形態では、読み出し処理を行った際のビット誤り数をモニタする。具体的には、図15に示すように、SSD100Cのコントローラ10Cは、モニタ部12Cを備える。モニタ部12Cは、読み出し処理を行った際の複数のメモリセルのデータにおけるビット誤り数をモニタすることにより、読み出し処理を行った際の複数のメモリセル複数のメモリセルトランジスタMCTの閾値の分布の変化をモニタする。すなわち、複数のメモリセルの閾値の分布は、図12で示すように、実線で示す初期状態の分布から、破線で示す使用開始から長時間が経過した後の分布へと変化していく。破線で示す閾値の分布と読み出し電圧VA、VB、VCのレベルとを比較すると、読み出し電圧VA、VB、VCのレベルよりも閾値電圧が低いメモリセルが生じるため、デフォルトの読み出し電圧を用いては正しくデータを読み出すことができないことがある。そこで、閾値の分布が低圧側へ低下していくにつれて、読み出し処理を行った際の複数のメモリセルのデータにおけるビット誤り数ECCの際の訂正ビット数が増加する傾向にある。そのため、ビット誤り数をモニタすることで、閾値の分布の変化をモニタすることができる。具体的には、モニタ部12Cは、ビット誤り数モニタ部123Cを有する。ビット誤り数モニタ部123Cは、物理ブロック単位で、読み出し処理を行った際のビット誤り数の情報を第1のECC回路118及び第2のECC回路112の少なくとも一方から取得することで、ビット誤り数を測定する。例えば、SSD100Cにおいてデータ更新箇所を均等に分散させてブロック間の書き込み/消去回数のばらつきを低減させるウェアレベリングと呼ばれる処理が行われている場合であれば、ビット誤り数モニタ部123Cは、測定対象の物理ブロックにおける代表の物理ページすなわち、選択されたワード線により駆動される複数のメモリセルトランジスタMCTからの読み出し処理の度に、ビット誤り数を測定する。ビット誤り数モニタ部123Cは、測定結果をモニタ結果として判定部13へ供給する。また、SSD100Cの動作が、図16に示すように、次の点で第1の実施形態と異なる。ステップS4において、誤り訂正処理エラー検出されなかった場合ステップS4、No、ドライブ制御回路4のモニタ部12Cは、ビット誤り数のカウント値でビット誤り数管理テーブルを更新することにより、ビット誤り数を保存するステップS31。なお、ビット誤り数管理テーブルは、ビット誤り数を、物理ブロック単位物理ブロックアドレス単位に管理するためのテーブルであり、ビット誤り数としては、実際にモニタされた最新のビット誤り数が登録されている。ビット誤り数管理テーブルは、例えば、NANDメモリ20に記憶されている。ドライブ制御回路4の判定部13は、例えばリトライ読み出し処理が完了した旨の通知を受けると、対象のブロックについて寿命が近いか否かの判定を行うステップS32。例えば、判定部13は、モニタ部12によるモニタ結果から、判定対象のブロックについて、複数のメモリセルのビット誤り数の分布を認識し図17参照、複数のメモリセルのビット誤り数の分布のうちビット誤り数閾値BNth以上のビット誤り数の度数を特定する。判定部13は、特定された度数を度数閾値Fthと比較する。判定部13は、特定された度数が度数閾値Fth以上であれば、判定対象のブロックの寿命が近いステップS32、Yesとして処理をステップS33へ進める。判定部13は、特定された度数が度数閾値Fth未満であれば、判定対象のブロックの寿命が近くないステップS32、Noとして処理を終了する。あるいは、例えば、判定部13は、ブロック単位で、モニタされた判定対象のブロックのビット誤り数を所定の閾値と比較する。すなわち、判定部13は、モニタ部12Cによるモニタ結果から、判定対象のブロックのビット誤り数を認識し、判定対象のブロックのビット誤り数をビット誤り数閾値BNthと比較する。判定部13は、判定対象のブロックのビット誤り数がビット誤り数閾値BNth以上であれば、判定対象のブロックの寿命が近いステップS32、Yesとして処理をステップS33へ進める。判定部13は、判定対象のブロックの読み出し回数がビット誤り数閾値BNth未満であれば、判定対象のブロックの寿命が近くないステップS32、Noとして処理を終了する。ドライブ制御回路4の報知処理部15は、判定結果を判定部13から受ける。報知処理部15は、判定部13による判定結果に応じて、報知装置21を介してNANDメモリ20の寿命を報知するステップS33。すなわち、報知処理部15は、判定部13による判定結果に応じて、報知すべき内容を示す報知情報を生成し、報知装置21へ供給する。これに応じて、報知装置21は、報知情報に従って、NANDメモリ20の寿命についての報知をユーザに向けて行う。例えば、報知処理部15は、NANDメモリ20における各ブロックについて、図17に示すようなグラフを含む報知情報を生成して報知装置21へ供給し、そのグラフを、寿命が近いか否かを示す情報としてユーザに向けて報知する。すなわち、報知装置21は、例えば表示装置であり、報知処理部15は、複数のメモリセルのビット誤り数の分布を示す棒グラフを表示するとともに、度数閾値Fth及びビット誤り数閾値BNthを越える部分が存在することをハイライト表示で示すことなどにより、該当ブロックの寿命が近いことをユーザに向けて報知する。あるいは、例えば、報知処理部15は、NANDメモリ20における各ブロックについて、寿命が近いか否かを示すメッセージを含む報知情報を生成して報知装置21へ供給し、そのメッセージを、寿命が近いか否かを示す情報としてユーザに向けて報知する。すなわち、報知装置21は、例えば表示装置であり、報知処理部15は、寿命が近いことを示すメッセージを表示することにより、該当ブロックの寿命が近いことをユーザに向けて報知する。以上のように、第3の実施形態では、モニタ部12Cが、読み出し処理を行った際の複数のメモリセルのデータにおけるビット誤り数をモニタする。これにより、簡易な処理で、読み出し処理を行った際の複数のメモリセルの閾値の分布の変化をモニタすることができる。第4の実施形態次に、第4の実施形態にかかる不揮発性半導体記憶装置について説明する。以下では、第2の実施形態と異なる部分を中心に説明する。第2の実施形態では、読み出し電圧を徐々に一方向にシフトさせながら読み出し処理が成功するまで読み出し処理を繰り返し行ったが、シフトさせるまでも無く読み出し処理が成功する場合、誤り訂正処理エラーとなるまでどのくらい余裕があるのか分からない。そこで、第4の実施形態では、読み出し電圧を徐々に増加方向及び減少方向のそれぞれにシフトさせながら読み出し処理が失敗するまで読み出し処理を繰り返し行うことで、誤り訂正処理エラーとなるまでどのくらい余裕があるのかを把握する。具体的には、図18に示すように、SSD100Dのコントローラ10Dは、モニタ部12D及び変更部14Dを備える。変更部14Dは、変更情報141Dを参照して、読み出し電圧を徐々に増加方向及び減少方向のそれぞれにシフトさせるように読み出し電圧を変更する。具体的には、変更情報141Dは、1回ごとに増加方向にシフトさせるべき電圧変化量と、1回ごとに減少方向にシフトさせるべき電圧変化量とを含む。変更部14Dは、変更情報141Dを参照することにより、読み出し処理が行われるたびに、読み出し電圧を増加方向及び減少方向のそれぞれに一定の電圧変化量でシフトさせる。変更部14Dは、変更後の読み出し電圧、又は変更後の読み出し電圧に対応するコマンドをNANDメモリ20へ供給する。モニタ部12Dの読み出し回数モニタ部121Dは、読み出し電圧を徐々にシフトさせながら読み出し処理を繰り返し行った際の読み出し処理が失敗するまでの読み出し回数をモニタすることにより、現在の閾値の分布が、誤り訂正処理エラーとなるまでどのくらい余裕があるのかについて、閾値の分布の変化をモニタする。あるいは、モニタ部12Dの読み出し電圧モニタ部122Dは、読み出し電圧を徐々にシフトさせながら読み出し処理を繰り返し行った際の読み出し処理が失敗したときの読み出し電圧をモニタすることにより、現在の閾値の分布が、誤り訂正処理エラーとなるまでどのくらい余裕があるのかについて、閾値の分布の変化をモニタする。すなわち、複数のメモリセルの閾値の分布は、図20で示すように、実線で示す初期状態の分布から、破線で示す使用開始から長時間が経過した後の分布へと変化していく。破線で示す閾値の分布と読み出し電圧VA、VB、VCのレベルとを比較すると、初期状態に比べて閾値の分布の低電圧側の部分が読み出し電圧VA、VB、VCのレベルに近づいているが両者の間にまだ余裕があるのが分かる。そこで、読み出し電圧を徐々に増加方向方向にシフトさせながら読み出し処理を繰り返し行った際の読み出しに失敗するまでの読み出し回数又は読み出しに失敗したときの読み出し電圧をモニタすることで、閾値の分布の変化に伴う読み出し電圧の増加方向方向の余裕具合をモニタすることができる。図20に示すように、データごとに閾値の分布の変化に伴う読み出し電圧の増加方向方向の余裕具合が変わりうる。例えば、データ10について、読み出し電圧をVAからVA21~VA24へと徐々にシフトさせ、読み出し電圧VA24で読み出しに失敗する。データ10の読み出しに失敗するまでの読み出し回数は例えば4回である。例えば、データ00について、読み出し電圧をVBからVB21~VB23へと徐々にシフトさせ、読み出し電圧VB23で読み出しに失敗する。データ00の読み出しに失敗するまでの読み出し回数は例えば3回である。例えば、データ01について、読み出し電圧をVCからVC21、VC22へと徐々にシフトさせ、読み出し電圧VC22で読み出しに失敗する。データ01の読み出しに失敗するまでの読み出し回数は例えば2回である。すなわち、図20には、次の数式4が成り立つ場合について例示されている。データ10の読み出し回数>データ00の読み出し回数>データ01の読み出し回数数式4あるいは、データ10の読み出しに失敗した読み出し電圧のデフォルト値からの変化量はΔVA3である。データ00の読み出しに失敗した読み出し電圧のデフォルト値からの変化量はΔVB3<ΔVA3である。データ01の読み出しに失敗した読み出し電圧のデフォルト値からの変化量はΔVC3<ΔVB3である。すなわち、図20には、次の数式4が成り立つ場合について例示されている。データ10の読み出し電圧の変化量ΔVA3>データ00の読み出し電圧の変化量ΔVB3>データ01の読み出し電圧の変化量ΔVC3数式5また、読み出し電圧の増加方向の余裕具合に関連する現象は、図20に示すように、2ビット以上のデータ多値を記憶するメモリセルMLC:MultiLevelCellの場合に限らず、図21に示すように、1ビットのデータ二値を記憶するメモリセルSLC:SingleLevelCellの場合も同様である。また、NAND型フラッシュメモリは、メモリセルのサイズが微細化され、メモリセル内に記憶される電子の数が減少されている。このため、隣接セル間の干渉ノイズの影響が相対的に増大し、一方のメモリセルにデータの書き込みプログラムや読み出しを行うことにより、隣接する他方のメモリセルのデータが変化する可能性があることが知られている。例えばデータの書き込みは、ワード線とビット線により選択されたメモリセルに対して行われる。しかし、選択セルでの非書き込みセルへの強いストレスにより、非選択セルにおいても弱い書き込み状態となり、閾値電圧が高くなるように変化するプログラムディスターブPDという現象が発生する。また、データの読み出しにおいても、非選択のメモリセルに電圧が印加される。このため、非選択メモリセルが弱い書き込み状態となり、閾値電圧が高くなるように変化するリードディスターブRDという現象が発生する。すなわち、閾値の分布の高電圧側の部分が読み出し電圧VA、VB、VCのレベルに近づくこともあるが両者の間にまだ余裕があるのが分かる。そこで、読み出し電圧を徐々に減少方向-方向にシフトさせながら読み出し処理を繰り返し行った際の読み出し回数をモニタすることで、閾値の分布の変化に伴う読み出し電圧の減少方向-方向の余裕具合をモニタすることができる。図20に示すように、データごとに閾値の分布の変化に伴う読み出し電圧の減少方向-方向の余裕具合が変わりうる。例えば、データ11について、読み出し電圧をVAからVA11、VA12へと徐々にシフトさせ、読み出し電圧VA12で読み出しに失敗する。データ11の読み出しに失敗するまでの読み出し回数は例えば2回である。例えば、データ10について、読み出し電圧をVBからVB11~VB14へと徐々にシフトさせ、読み出し電圧VB14で読み出しに失敗する。データ10の読み出しに失敗するまでの読み出し回数は例えば4回である。例えば、データ00について、読み出し電圧をVCからVC11~VC15へと徐々にシフトさせ、読み出し電圧VC15で読み出しに失敗する。データ00の読み出しに失敗するまでの読み出し回数は例えば5回である。すなわち、図20には、次の数式6が成り立つ場合について例示されている。データ11の読み出し回数<データ10の読み出し回数<データ00の読み出し回数数式6あるいは、データ11の読み出しに失敗した読み出し電圧のデフォルト値からの変化量はΔVA2である。データ10の読み出しに失敗した読み出し電圧のデフォルト値からの変化量はΔVB2>ΔVA2である。データ00の読み出しに失敗した読み出し電圧のデフォルト値からの変化量はΔVC2>ΔVB2である。すなわち、図20には、次の数式7が成り立つ場合について例示されている。データ10の読み出し電圧の変化量ΔVA2>データ00の読み出し電圧の変化量ΔVB2>データ01の読み出し電圧の変化量ΔVC2数式7また、読み出し電圧の減少方向の余裕具合に関連する現象は、図20に示すように、2ビット以上のデータ多値を記憶するメモリセルMLC:MultiLevelCellの場合に限らず、図21に示すように、1ビットのデータ二値を記憶するメモリセルSLC:SingleLevelCellの場合も同様である。また、SSD100Dの動作が、図19に示すように、次の点で第2の実施形態と異なる。ステップS4において、誤り訂正処理エラー検出されなかった場合ステップS4、No、読み出し成功としてステップS31、処理をステップS32へ進める。ドライブ制御回路4の変更部14Dは、読み出し電圧の値をステップS2で使用した値から所定の刻み幅だけ下げる又は上げる調整を行うステップS32。調整後の読み出し電圧の値は、シフト読み出しコマンドと共にメモリチップNANDメモリ20に送られ、ステップS2の処理に移行して当該メモリチップは新たに送られてきた読み出し電圧を使用して読み出し処理を実行する。ステップS4において、誤り訂正処理エラー検出された場合ステップS4、Yes、ドライブ制御回路4のモニタ部12Dは、増加方向の読み出し回数のカウント値で増加方向の読み出し回数管理テーブルを更新することにより、増加方向の読み出し回数を保存するステップS33。あるいは、ドライブ制御回路4のモニタ部12Dは、減少方向の読み出し回数のカウント値で減少方向の読み出し回数管理テーブルを更新することにより、減少方向の読み出し回数を保存するステップS33。あるいは、ドライブ制御回路4のモニタ部12Dは、増加方向の読み出し処理が失敗したときの読み出し電圧の変化量で増加方向の読み出し電圧変化量管理テーブルを更新するステップS33。あるいは、ドライブ制御回路4のモニタ部12Dは、減少方向の読み出し処理が失敗したときの読み出し電圧の変化量で減少方向の読み出し電圧変化量管理テーブルを更新するステップS33。そして、読み出し失敗としてステップS34、処理をステップS35へ進める。次に、ドライブ制御回路4は、読み出し電圧を増加方向と減少方向との両方向にシフトさせたか否かを判定するステップS35。両方向にシフトさせていない場合ステップS35、No、ドライブ制御回路4の変更部14Dは、読み出し電圧をシフトさせる方向を変更して、処理をステップS2へ戻す。両方向にシフトさせた場合ステップS35、Yes、ドライブ制御回路4の判定部13は、NANDメモリ20の各ブロックの寿命までの余裕を求めステップS36、NANDメモリ20の各ブロックの寿命までの余裕の情報を報知処理部15へ供給する。そして、ドライブ制御回路4の報知処理部15は、NANDメモリ20の各ブロックの寿命までの余裕の情報を判定部13から受ける。報知処理部15は、その情報に応じて、報知装置21を介してNANDメモリ20の寿命までの余裕を報知するステップS37。すなわち、報知処理部15は、NANDメモリ20の各ブロックの寿命までの余裕の情報に応じて、報知すべき内容を示す報知情報を生成し、報知装置21へ供給する。これに応じて、報知装置21は、報知情報に従って、NANDメモリ20の寿命までの余裕についての報知をユーザに向けて行う。なお、第1の実施形態~第4の実施形態のうち少なくとも2つの実施形態を組合せてもよい。例えば、図22に示すように、SSD100Eのコントローラ10Eは、モニタ部12Eを備えてもよい。モニタ部12Eは、第1のモード、第2のモード、第3のモード、及び第4のモードを切り換えるためのモード切換部124Eを有する。モニタ部12Eは、例えば、第1のモードにおいて第1の実施形態における動作を行い、第2のモードにおいて第2の実施形態における動作を行い、第3のモードにおいて第3の実施形態における動作を行い、第4のモードにおいて第4の実施形態における動作を行う。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。