ゲートに印加される電圧に応じて第1ノードと第2ノードとの間に電流経路を形成するMISMetal-Insulator-Semiconductorトランジスタであるメモリトランジスタと、ゲートに印加される電圧に応じて第3ノードと第4ノードとの間に電流経路を形成し、前記第3ノードが前記ゲートと配線により接続されたMISトランジスタである選択トランジスタと、前記第1ノードに一方の電極が接続されたキャパシタとを具備するOTPOneTimeProgrammableメモリ用のメモリセル。請求項1に記載されたメモリセルであって、前記第2ノードと前記メモリトランジスタの前記ゲートとの間に、ゲート酸化膜のリーク電流が増大する程度の電圧が予め印加されたメモリセル。請求項1又は2に記載されたメモリセルであって、前記キャパシタは、平面レイアウトにおいて前記メモリトランジスタと前記選択トランジスタの両方に重なる領域に形成されるメモリセル。複数のビット線と、複数のワード線と、前記複数のワード線にそれぞれ対応して配置される複数のサブワード線と、前記複数のワード線の各々に対応して配置される複数の容量用配線と、前記複数のビット線と前記複数のワード線との交点に対応して配置される複数のメモリセルとを具備し、前記複数のメモリセルの各々は、ゲートに印加される電圧に応じて第1ノードと第2ノードとの間に電流経路を形成するMISトランジスタであるメモリトランジスタと、ゲートに印加される電圧に応じて第3ノードと第4ノードとの間に電流経路を形成し、前記第3ノードが前記メモリトランジスタの前記ゲートと配線により接続されたMISトランジスタである選択トランジスタと、前記第1ノードに一方の電極が接続されたキャパシタとを具備し、前記第2ノードは前記複数のビット線のうちの対応するビット線に接続され、前記選択トランジスタのゲートは前記複数のワード線のうちの対応するワード線に接続され、前記第4ノードは前記複数のサブワード線のうちの対応するサブワード線に接続され、前記キャパシタの他方の電極は前記複数の容量用配線のうちの対応する容量用配線に接続されるOTPOneTimeProgrammableメモリ。請求項4に記載されたOTPメモリであって、更に、前記メモリトランジスタのゲート酸化膜よりも厚いゲート酸化膜を有するMISトランジスタを備える周辺回路を具備するOTPメモリ。請求項4又は5に記載されたOTPメモリに対して、第1値と第2値とのいずれかの値を取る2値データを前記複数のメモリセルの各々に書き込むデータ書き込み方法であって、前記複数のメモリセルのうち、前記第1値を書き込むメモリセルにのみ、以下の工程:前記第2ノードと前記メモリトランジスタのゲートとの間に、ゲート酸化膜のリーク電流が増大する程度の電圧Vpp’を印加する工程と、前記選択トランジスタのゲートに前記電圧Vpp’よりも小さい電圧Vdd_highを印加する工程と、前記第4ノードに0Vを印加する工程と、前記キャパシタの他方の電極に0Vを印加する工程を実行するデータ書き込み方法。請求項4又は5に記載されたOTPメモリに含まれる複数のメモリセルの各々に書き込まれたデータを読み出す方法であって、前記第2ノードに前記電圧Vdd_high以下の電圧Vddを印加する工程と、前記選択トランジスタのゲートに前記電圧Vdd_highを印加する工程と、前記第4ノードに前記電圧Vddを印加する工程と、前記キャパシタの他方の電極に0Vを印加する工程と、前記第2ノードの電位によりデータをセンスする工程とを具備するデータ読み出し方法。請求項4又は5に記載されたOTPメモリに含まれる複数のメモリセルの各々に書き込まれたデータを読み出す方法であって、前記第2ノードに0Vを印加する工程と、前記選択トランジスタのゲートに前記電圧Vdd_highを印加する工程と、前記選択トランジスタのドレインに前記電圧Vdd_high以下の電圧Vddを印加する工程と、前記キャパシタの他方の電極に前記電圧Vddを印加する工程とを具備するデータ読み出し方法。上記のOTPメモリでは、ゲート酸化膜破壊型アンチフューズのゲート酸化膜を破壊することにより情報を書き込む。ゲート酸化膜を破壊することにより、ゲート-基板間にSiフィラメントが形成される。このSiフィラメントを物理解析TEM等することにより、ゲート酸化膜の破壊箇所を特定することが可能である。すなわち上記のOTPメモリでは、物理解析により、記録された秘密情報を解読される可能性がある。より秘匿性の高いOTPメモリが望まれる。本発明の一側面において、メモリセルは、ゲートに印加される電圧に応じて第1ノードと第2ノードとの間に電流経路を形成するMISトランジスタであるメモリトランジスタと、ゲートに印加される電圧に応じて第3ノードと第4ノードとの間に電流経路を形成し、第3ノードがゲートと配線により接続されたMISトランジスタである選択トランジスタと、第1ノードに一方の電極が接続されたキャパシタとを備えるOTPOneTimeProgrammableメモリ用のメモリセルである。このような構成を備えたメモリセルによれば、メモリトランジスタに対してゲート酸化膜が破壊されずゲートリーク電流が増大する程度の高電圧を印加することによりデータを書き込み、キャパシタの蓄積電荷のリークの有無によりデータを読み出すことが可能となる。本発明の他の側面において、OTPOneTimeProgrammableメモリは、複数のビット線と、複数のワード線と、複数のワード線の各々に対応して配置される複数の容量用配線と、複数のビット線と複数のワード線との交点に対応して配置される複数のメモリセルとを備える。複数のメモリセルの各々は、ゲートに印加される電圧に応じて第1ノードと第2ノードとの間に電流経路を形成するMISトランジスタであるメモリトランジスタと、ゲートに印加される電圧に応じて第3ノードと第4ノードとの間に電流経路を形成し、第3ノードがメモリトランジスタのゲートと配線により接続されたMISトランジスタである選択トランジスタと、第1ノードに一方の電極が接続されたキャパシタとを備える。第2ノードは複数のビット線のうちの対応するビット線に接続される。選択トランジスタのゲートは複数のワード線のうちの対応するワード線に接続される。キャパシタの他方の電極は複数の容量用配線のうちの対応する容量用配線に接続される。第4ノードは複数のサブワード線のうちの対応するサブワード線に接続される。本発明の更に他の側面において、本発明におけるOTPメモリに対して、第1値と第2値とのいずれかの値を取る2値データを複数のメモリセルの各々に書き込むデータ書き込み方法が提供される。複数のメモリセルのうち、第1値を書き込むメモリセルにのみ、以下の工程:第2ノードとメモリトランジスタのゲートとの間に、ゲート酸化膜のリーク電流が増大する程度の電圧Vpp’を印加する工程と、選択トランジスタのゲートに電圧Vpp’よりも小さい電圧Vdd_highを印加する工程と、第4ノードに0Vを印加する工程と、キャパシタの他方の電極に0Vを印加する工程とを実行する。本発明の更に他の側面において、本発明によるOTPメモリに含まれる複数のメモリセルの各々に書き込まれたデータを読み出す方法が提供される。データの読み出し方法は、第2ノードに電圧Vdd_high以下の電圧Vddを印加する工程と、選択トランジスタのゲートに電圧Vdd_highを印加する工程と、第4ノードに電圧Vddを印加する工程と、キャパシタの他方の電極に0Vを印加する工程と、第2ノードの電位によりデータをセンスする工程とを備える。本発明の更に他の側面において、本発明によるOTPメモリに含まれる複数のメモリセルの各々に書き込まれたデータを読み出す方法が提供される。データの読み出し方法は、第2ノードに0Vを印加する工程と、選択トランジスタのゲートに電圧Vdd_highを印加する工程と、第4ノードに電圧Vdd_high以下の電圧Vddを印加する工程と、キャパシタの他方の電極に電圧Vddを印加する工程とを備える。本発明により、より秘匿性の高いOTPメモリを提供することが可能となる。以下、添付図面を参照して、本発明の実施形態を説明する。図4は、本発明の一実施形態におけるOTPメモリデバイスのメモリセルを示す断面図である。メモリセルは、2個のNMISN-TypeMetal-Insulator-Semiconductorトランジスタ第1選択トランジスタTr1、第2選択トランジスタTr2と、1個の容量MIMを備える。以下の説明では、MISトランジスタはMOSMetal-Oxide-Semiconductor構造を有するものとする。第1選択トランジスタTr1のゲート8に第2選択トランジスタTr2のソース拡散層9が配線17を介して接続される。第1選択トランジスタTr1のソース拡散層5に容量MIMの下部プレート14が接続される。第1選択トランジスタTr1は、第1ノードであるソース拡散層5と、第2ノードであるドレイン拡散層6とを備える。ゲート8に印加する電圧に応じて、第1ノードと第2ノードとの間に電流経路が形成される。第2選択トランジスタTr2は、第3ノードであるソース拡散層9と、第4ノードであるドレイン拡散層10とを備える。ゲート12に印加する電圧に応じて、第3ノードと第4ノードの間に電流経路が形成される。容量MIMは、上部プレート16の金属層と下部プレート14の金属層が絶縁層15を介して対向するMetal-Insulator-Metal型の容量素子である。このような容量に替えて、例えばポリシリコン-絶縁層-ポリシリコンの積層構造を有する容量を用いてもよい。OTPメモリを例えばDRAMと同じシリコンチップ上に形成する場合は、MIM型の容量を有するOTPメモリは、DRAMと同一の工程で容量を形成することができるため好ましい。第1選択トランジスタTr1の例えば酸化膜からなるゲート絶縁膜7と第2選択トランジスタTr2の例えば酸化膜からなるゲート絶縁膜11は薄い例えば5nm未満。第1選択トランジスタTr1のゲート-ドレイン間に高電圧を印加することにより、第1選択トランジスタTr1のゲート絶縁膜リークを増大することができる。このリーク電流の増大の有無により、データを書き込むことができる。このようなデバイスでは、ゲート絶縁膜を破壊することによりデータを書き込むOTPメモリとは異なり、書き込み後の変化点であるゲート絶縁膜リーク箇所を物理解析では判別できない。そのため、例えば廃棄された半導体製品を入手した場合でも、そのOTPメモリに格納された秘密情報を解読するのが困難であり、秘匿性が高いOTPメモリを製造することができる。以下、本実施形態について、より詳細に説明する。第1選択トランジスタTr1は、メモリセルの選択に用いられると共に、データを格納するためのメモリトランジスタとして機能する。第1選択トランジスタTr1と第2選択トランジスタTr2のゲート絶縁膜は、例えばコアトランジスタ用の薄い酸化膜であり、約2nmの厚さである。第1選択トランジスタTr1のドレイン拡散層6に高電圧Vpp’を印加する。この高電圧Vpp’の値は、ゲート絶縁膜の破壊電圧よりも小さく、例えば3~4Vである。同時に、第2選択トランジスタTr2のゲート12にVdd_high≧Vdd。例えば、約2Vが印加され、ドレイン拡散層10に0Vが印加され、容量MIMの上部プレート16に0Vが印加される。その結果、第1選択トランジスタTr1のゲート-ドレイン間にVpp’が印加される。第1選択トランジスタTr1のゲート-ドレイン間にVpp’が印加されることにより、ゲート絶縁膜7が劣化してゲートリーク電流が増加する。ゲートリーク電流が1桁以上増加すると、ある一定時間以上では、容量MIMの蓄積電荷が第2選択トランジスタTr2のソース拡散層9へ抜けて保持できない。したがって、容量MIMに電荷を蓄積してから或る一定時間以上経過した後における容量MIMの電荷の保持/非保持を識別することにより、ゲート絶縁膜7の非劣化/劣化を認識することができる。すなわち、ゲート絶縁膜7の非劣化/劣化によって、1ビットの情報を記憶することができる。このような書き込みを可能とするために、OTPメモリを搭載した半導体製品には、外部から電圧Vpp’を印加するための端子が設けられる。OTPメモリの各メモリセルには、上述した手段によって、1ビットの情報第1値と第2値とのいずれかの値を取る2値データを記録することができる。例えば、OTPメモリに書き込み動作を実行する前の各メモリセルが第2値に相当するものとする。このようなOTPメモリのうち、第1値を書き込むように指示されたメモリセルに対してのみ上述のVpp’を印加することにより、ゲート絶縁膜7が劣化し、データの書き込みが行われる。以下の説明では、ゲート絶縁膜7が劣化していない状態が0、劣化した状態が1に対応するものとする。次に、本実施形態におけるOTPメモリの動作方法について説明する。図5は、本実施形態におけるメモリのアレイ構成および書き込み時の電圧関係を示す。容量MIMの上部プレート16は容量用配線CL1、CL2を介して、第2選択トランジスタのドレイン拡散層10はサブワード線SL1、SL2を介して、0Vの定電圧源に接続される。セルC11においては、第1選択トランジスタTr1のドレイン拡散層6の電位がVpp’であり、第2選択トランジスタTr2のゲート12の電位がVdd_highのため情報1が書き込まれる。セルC21においては、第1選択トランジスタTr1のドレインにVpp’が印加されないためゲート絶縁膜7が劣化せず、0が維持される。セルC12は第2選択トランジスタTr2のゲート電位が0Vで第2選択トランジスタTr2を通じてストレス電流が十分流れないためゲート絶縁膜7が劣化されない。セルC22は第2選択トランジスタTr2のゲート電位と、第1選択トランジスタTr1のドレイン電位が共に0Vのためゲート絶縁膜7が劣化せず、0が維持される。このようにワード線WL1、WL2及びビット線BL1、BL2を制御することにより、所望のセルにのみデータ1を選択的に書き込むことができる。図6は、本実施形態における読み出し時の電圧関係の第1例を示す。この図6の状態においては、全てのセルの容量MIMがプリチャージされる。セルC11においては、第1選択トランジスタTr1のドレイン電圧がVpp’よりも小さい充電用電位Vdd例えば、約1Vであり、第2選択トランジスタTr2のゲート/ドレイン電位がそれぞれVdd_high/Vddであり、容量MIMの上部プレート電位が0Vである。このような動作により、指定したメモリセルC11の容量MIMに電荷をプリチャージすることができる。その後、第1選択トランジスタTr1を通じて容量MIMの蓄積電位がセンスされる。その結果、図7に示されるように、セルC11のビット線被選択ビット線に被選択ビット線電圧Vbl_selが発生し、センスアンプに出力される。その結果、セルC11のデータが読み出される。セルC21においては、第1選択トランジスタTr1のドレイン電位が0Vであるため、蓄積電位をセンスできない。セルC12においては、第2選択トランジスタTr2のゲート電位が0Vであり、第1選択トランジスタTr1が開いているため蓄積電位をセンスできない。セルC22においては、第1選択トランジスタTr1のドレイン電位と、第2選択トランジスタTr2のゲート電位が共に0Vのため、蓄積電位をセンスできない。したがって、所望のセルに格納されたデータだけを選択的に読み出すことができる。セルC11のようにゲートリーク電流が増大したセルにおいて、容量MIMの電荷が十分にディスチャージするまでに或る程度の時間を要する場合は、OTPメモリの制御部に予め読み出し時間の閾値を登録しておき、読み出し動作の開始からその閾値時間を経過した後に選択ビット線電圧Vbl_selをセンスすることにより、確実にデータを読み出すことができる。図8は、本実施形態における読み出し時の電圧関係の第2例を示す。セルC11においては、第1選択トランジスタTr1のドレイン電位が0Vであり、第2選択トランジスタTr2のゲート/ドレイン電位がそれぞれVdd_high/Vddであり、容量MIMの上部プレート電位がVddである。この場合、容量MIMの下部プレート電位が0Vとなり、上部プレートの蓄積電位がセンスされ読み出される。セルC21においては、第1選択トランジスタTr1のドレイン電位がVddである。従って、容量MIMの下部プレート電位が上部プレート電位と同じになるため、蓄積電位をセンスできない。セルC12においては、第2選択トランジスタTr2のゲート電位が0Vであり、第1選択トランジスタTr1が開いており容量MIMの下部プレートが浮遊状態のため、蓄積電位をセンスできない。セルC22においては、第1選択トランジスタTr1のドレイン電位がVddであり、第2選択トランジスタTr2のゲート電位が0Vのため、蓄積電位をセンスできない。したがって、所望のセルだけを選択的に読み出すことができる。このようなOTPメモリにおいては、データ1を書き込んだときの変化点であるゲート酸化膜リーク箇所を物理解析では判別できない。従って、データ0が維持されたセルとデータ1が書き込まれたセルとを物理解析によって識別することができない。そのため秘密情報を解読するのが困難であり、秘匿性が高いOTPメモリが実現される。以上の説明においては、第1選択トランジスタTr1と第2選択トランジスタTr2としてNMOSトランジスタが用いられた。PMOSトランジスタを用いることによっても、同様のOTPメモリを構成することができる。図9は、そのようなOTPメモリのアレイ構成を示す。この場合、書き込みに用いられる高電圧Vpp’とVdd_highとしては、NMOSの場合とは逆符号の負電圧が用いられる。図10は、本実施形態におけるOTPメモリセルのレイアウトを示す平面図である。図11は、2列2行のセルアレイのレイアウトを示す。この図の例では、容量MIMが第1選択トランジスタTr1のみならず第2トランジスタTr2の上部にまで配置される。このような配置により、容量MIMの容量値を大きくすることができ、書き込まれたデータの信頼性が向上する。拡散層1-1と拡散層1-2とは、基板1内に形成され、それぞれ図4の素子分離領域2で分離されたPウェルの第1選択トランジスタTr1側の領域と第2選択トランジスタTr2側の領域を示す。第1選択トランジスタTr1のゲート8は、図4の配線17に相当するコンタクトプラグと配線17-1、17-2とを介して、第2選択トランジスタTr2のソース拡散層に接続される。第1選択トランジスタTr1のドレイン拡散層6は、コンタクトプラグを介して第1金属配線19に接続される。この第1金属配線19は、ビット線を形成する。第1選択トランジスタTr1のソース拡散層は、コンタクトプラグ18を介して、この図に示された回路構成の中で最上層に形成される容量MIMの下部プレート14に接続される。第2選択トランジスタTr2のゲート12は、ワード線を形成する。第2選択トランジスタTr2のドレイン拡散層10は、コンタクトプラグを介して第2金属配線20に接続される。この第2金属配線20は、図5~図7に示されたサブワード線SL1、SL2として機能する。図12~図16は、本実施形態におけるOTPメモリを搭載した半導体装置の製造プロセスを示す断面図である。半導体装置には、OTPメモリを構成するメモリセル部21と、メモリを駆動するための周辺回路である制御回路部22が形成される。図12を参照して、基板1にPウェルが形成される。Pウェルは、基板1に素子分離領域2を形成することによって複数の領域に分離される。基板1上に、ゲート絶縁膜となる絶縁層が形成される。制御回路部22においては、例えば酸化膜からなる厚膜ゲート絶縁膜24例えば5nm以上、典型的には8nm程度の厚さが形成される。メモリセル部21においては、厚膜ゲート絶縁膜24よりも薄く、例えば2nm程度の厚さを有する薄膜ゲート絶縁膜23が形成される。図13を参照して、ゲート電極となる層が薄膜ゲート絶縁膜23上と厚膜ゲート絶縁膜24との上に形成される。ゲート絶縁膜とゲート電極がフォトリソグラフィ等によって素子の形状に成型されることにより、第1選択トランジスタTr1のゲート絶縁膜7とゲート8、第2選択トランジスタTr2のゲート絶縁膜11とゲート12、制御回路部22のゲート絶縁膜25とゲート27が形成される。それらのゲートに対応して、各素子を形成するために必要な拡散層図4に示されたソース拡散層5、ドレイン拡散層6、ソース拡散層9、ドレイン拡散層10等と、制御回路部22の拡散層26が基板1内に形成される。図14を参照して、ソース/ドレイン拡散層の形成後、第1層間絶縁膜28が形成される。各素子のソース/ドレイン拡散層に接続するように第1層間絶縁膜28の内部に第1コンタクトプラグ30、31、33、34が形成される。更に、第1選択トランジスタTr1のゲート8に接続する第1コンタクトプラグ32も形成される。その第1コンタクトプラグ32と、第2選択トランジスタTr2のソース拡散層9に接続するコンタクトプラグ31とを同一電位のノードとなるように電気的に接続するために、第1層間絶縁膜28の上に第1金属配線19が形成される。図15を参照して、第1層間絶縁膜28の上に第2層間絶縁膜35が形成される。コンタクトプラグ30、33、34に接続するように第2コンタクトプラグ37、38、39が第2層間絶縁膜35の内部に形成される。第2層間絶縁膜35の上に、第3層間絶縁膜36が形成される。第3層間絶縁膜36の所定領域を第2層間絶縁膜35の表面高さまでエッチングし、一般的なDRAMDynamicRAMの容量と同様の工程により、容量MIMを形成する。具体的には、第2コンタクトプラグ38と接続するように下部プレート14を形成する。下部プレート14上に、容量絶縁膜15と上部プレート16とを形成することにより、容量MIMを形成する。図15の例においては、第1選択トランジスタTr1のみならず、第2選択トランジスタTr2に平面レイアウト上で重なる領域にまで容量MIMが形成される。図16を参照して、第3層間絶縁膜36上に第4層間絶縁膜40が形成される。第3層間膜36と第4層間膜40とを貫通するように、第2コンタクトプラグ37、39とそれぞれ接続する第3コンタクトプラグ42が形成される。第4層間絶縁膜40上に第5層間絶縁膜41が形成される。第5層間絶縁膜41の内部に、各第3コンタクトプラグと接続するように第2金属配線43が形成される。以上の工程により、本実施形態におけるOTPメモリを備えた半導体装置が製造される。