薄膜トランジスタと、前記薄膜トランジスタと外部接続配線とを電気的に接続するための第1接続部と、を備えた半導体装置の製造方法であって、A基板上に第1金属を積層する工程と、B積層した前記第1金属をパターニングして、前記薄膜トランジスタのゲート電極、および前記第1接続部の下部金属層を形成する工程と、C前記ゲート電極および前記下部金属層の上に第1絶縁層を形成する工程と、D前記第1絶縁層の上に酸化物半導体を積層する工程と、E積層した前記酸化物半導体をパターニングして、前記薄膜トランジスタの酸化物半導体層を形成するとともに、前記下部金属層の上部から前記酸化物半導体を除去する工程と、F前記酸化物半導体層および前記第1絶縁層の上に保護層を積層する工程と、G前記保護層の上にマスクパターンを形成する工程と、H前記マスクパターンを介して、前記酸化物半導体層をエッチストッパとして前記保護層および前記第1絶縁層のエッチングを行って、前記酸化物半導体層の一部の上に保護層を形成するとともに、前記下部金属層の上部から前記保護層及び前記第1絶縁層を除去する工程と、I前記保護層および前記下部金属層の上に第2金属を積層する工程と、J前記第2金属をパターニングして、前記薄膜トランジスタのソース電極およびドレイン電極を形成するとともに、前記第1接続部の上部金属層を形成する工程、とを含む半導体装置の製造方法。前記工程Jにおいて、前記第1接続部に、前記第1絶縁層の上に前記保護層と前記上部金属層とが積層された領域が残される、請求項1に記載の半導体装置の製造方法。前記半導体装置は、さらに、接続配線により前記第1接続部に電気的に接続された第2接続部を備え、前記工程Bにおいて、前記第1金属をパターニングして、前記第2接続部の下部金属層が形成され、前記工程Cにおいて、前記第2接続部の前記下部金属層の上に前記第1絶縁層が形成され、前記工程Eにおいて、前記酸化物半導体をパターニングして、前記第2接続部における前記第1絶縁層上に第1半導体層が形成され、前記工程Fにおいて、前記第1半導体層の上に前記保護層が積層され、前記工程Hにおいて、前記マスクパターンを介して、前記第1半導体層をエッチストッパとして前記保護層のエッチングを行って、前記第1半導体層の一部の上から前記保護層が除去され、前記工程Jにおいて、前記第2金属をパターニングして、前記第2接続部内の前記第2金属が除去されるとともに、前記第1半導体層の一部が除去される、請求項1または2に記載の半導体装置の製造方法。前記工程Jにおいて、第2接続部内の前記第1絶縁層の一部の上に前記第1半導体層の一部が残される、請求項3に記載の半導体装置の製造方法。さらに、前記第2接続部内の前記下部金属層の上、および残された前記第1半導体層の前記一部の上に上部導電層を形成する工程を含む、請求項4に記載の半導体装置の製造方法。前記半導体装置は、さらに、前記第1接続部および前記第2接続部を介して前記薄膜トランジスタと外部配線とを電気的に接続するための端子部を備え、前記工程Bにおいて、前記第1金属をパターニングして、前記端子部の下部金属層が形成され、前記工程Cにおいて、前記端子部の前記下部金属層の上に前記第1絶縁層が形成され、前記工程Eにおいて、前記酸化物半導体をパターニングして、前記端子部における前記第1絶縁層上に第2半導体層が形成され、前記工程Fにおいて、前記第2半導体層の上に前記保護層が積層され、前記工程Hにおいて、前記マスクパターンを介して、前記第2半導体層をエッチストッパとして前記保護層のエッチングを行って、前記第2半導体層の一部の上に保護層が形成され、前記工程Jにおいて、前記第2金属をパターニングして、前記端子部内の前記第2金属が除去されるとともに、前記第2半導体層の一部が除去される、請求項3から5のいずれかに記載の半導体装置の製造方法。前記工程Jにおいて、前記端子部の前記第1絶縁層の上に前記第2半導体層の一部が残される、請求項6に記載の半導体装置の製造方法。さらに、前記端子部の前記下部金属層の上、および残された前記第2半導体層の前記一部の上に上部導電層を形成する工程を含む、請求項7に記載の半導体装置の製造方法。前記工程Hにおいて、プラズマエッチング処理によって、前記酸化物半導体の表面が導体化される、請求項1から8のいずれかに記載の半導体装置の製造方法。請求項1から9のいずれかに記載の半導体装置の製造方法を含む表示装置の製造方法であって、さらに、K前記ソース電極、前記ドレイン電極、および前記第1接続部の前記上部金属層の上に第2絶縁層を形成する工程と、L前記第2絶縁層の上に導電膜を積層し、前記導電膜をパターニングして画素電極を形成する工程と、を含む表示装置の製造方法。前記表示装置は、さらに、画素内に配置された補助容量を備え、前記工程Bにおいて、前記第1金属をパターニングして、前記補助容量の第1容量電極が形成され、前記工程Cにおいて、前記第1容量電極の上に前記第1絶縁層が形成され、前記工程Eにおいて、前記酸化物半導体をパターニングして、前記補助容量における前記第1絶縁層上に第3半導体層が形成され、前記工程Jにおいて、前記第2金属をパターニングして、前記第3半導体層に接するように第2容量電極が形成され、前記工程Kにおいて、前記第2容量電極の上の前記第2絶縁層が選択的に除去されてコンタクトホールが形成され、前記工程Lにおいて、前記導電膜が前記コンタクトホール内で前記第2容量電極に接するように積層され、前記第2容量電極が前記画素電極に電気的に接続される、請求項10に記載の表示装置の製造方法。薄膜トランジスタと、前記薄膜トランジスタと外部配線とを電気的に接続するための第1接続部とを備えた半導体装置であって、前記薄膜トランジスタは、ゲート電極と、前記ゲート電極の上に形成された第1絶縁層と、前記第1絶縁層の上に形成された酸化物半導体層と、前記酸化物半導体層に接して設けられた保護層と、前記保護層の上に、それぞれの一部が前記酸化物半導体層に接するように形成されたソース電極及びドレイン電極と、前記ソース電極及び前記ドレイン電極の上に形成された第2絶縁層と、を備え、前記第1接続部は、前記ゲート電極と同一の材料からなる下部金属層と、前記下部金属層に接して形成された、前記ソース電極及びドレイン電極と同一の材料からなる上部金属層と、前記上部金属層の上に形成された、前記第2絶縁層と同一の材料からなる絶縁層と、を備え、前記第1接続部内に、前記上部金属層と、前記薄膜トランジスタの前記保護層と同一の部材からなる層と、前記上部金属層とが積層された領域が形成されている、半導体装置。さらに、接続配線により前記第1接続部に電気的に接続された第2接続部を備え、前記第2接続部は、前記ゲート電極と同一の材料からなる下部金属層と、前記第2接続部の前記下部金属層の上に形成された上部導電層と、を備え、前記第2接続部内に、前記第2接続部の前記下部金属層と前記上部導電層とが接する領域と、前記第2接続部の前記下部金属層と前記上部導電層との間に、前記第1絶縁層と同一の材料からなる絶縁層および前記酸化物半導体層と同一の材料からなる半導体層が積層された領域とが形成されている、請求項12に記載の半導体装置。前記第1接続部および前記第2接続部を介して前記薄膜トランジスタと外部配線とを電気的に接続するための端子部を備え、前記端子部は、前記ゲート電極と同一の材料からなる下部金属層と、前記端子部の前記下部金属層の上に形成された上部導電層と、を備え、前記端子部内に、前記端子部の前記下部金属層と前記上部導電層とが接する領域と、前記端子部の前記下部金属層と前記上部導電層との間に、前記第1絶縁層と同一の材料からなる絶縁層および前記酸化物半導体層と同一の材料からなる半導体層が積層された領域とが形成されている、請求項13に記載の半導体装置。前記薄膜トランジスタの前記酸化物半導体層、前記第2接続部の前記半導体層、および前記端子部の前記半導体層の各表面が、プラズマエッチング処理によって導体化されている、請求項14に記載の半導体装置。請求項12から15のいずれかに記載の半導体装置を備えた表示装置であって、マトリクス状に配置された複数の画素と、画素内において前記第2絶縁層の上に形成された画素電極を備え、前記画素電極は、前記薄膜トランジスタの前記ドレイン電極と電気的に接続されており、前記第2接続部の前記上部導電層が前記画素電極と同一の材料からなる、表示装置。画素内に配置された補助容量を備え、前記補助容量は、前記ゲート電極と同一の材料からなる第1容量電極と、前記第1容量電極の上に形成された、前記第1絶縁層と同一の材料からなる絶縁層と、前記補助容量の前記絶縁層の上に形成された、前記酸化物半導体層と同一の材料からなる半導体層と、前記補助容量の前記半導体層の上に形成された、前記ドレイン電極と同一の材料からなる第2容量電極と、を備えた、請求項16に記載の表示装置。前記補助容量の前記第2容量電極は、前記第2絶縁層に形成された開口部内で前記画素電極と電気的に接している、請求項17に記載の表示装置。前記表示装置は、マトリクス状に配置された複数の画素を含む表示部と、前記表示部の外側に位置する周辺部とを有し、前記周辺部には、前記表示部の表示を制御する電気素子が配置されており、前記第1接続部および前記第2接続部を介して、前記薄膜トランジスタと前記周辺部の電気素子が電気的に接続される、請求項16から18のいずれかに記載の表示装置。前記端子部は、フレキシブルプリント基板を取り付けるために前記周辺部に配置された端子である、請求項19に記載の表示装置。近年、シリコン半導体膜の代わりに、酸化亜鉛などの酸化物半導体膜を用いてTFTの活性層を形成することが提案されている。このようなTFTを酸化物半導体TFTと称する。酸化物半導体がアモルファスシリコンよりも高い移動度を有していることから、酸化物半導体TFTは、アモルファスシリコンTFTよりも高速で動作することが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成されるため、大面積が必要とされる装置にも適用できる。しかしながら、ボトムゲート構造を有する酸化物半導体TFTでは、TFTの製造プロセス中、例えば熱処理工程などにおいて、酸素欠陥によってキャリア電子が生じ、抵抗が低くなるおそれがある。また、ソースドレイン電極のエッチング工程や層間絶縁膜の形成工程において、その下方にある酸化物半導体膜がダメージを受けやすいという問題がある。これに対し、半導体層のうちチャネルが形成される領域チャネル形成領域を覆うようにチャネル保護膜を設ける構造チャネル保護型が考えられる。TFTの製造プロセスにおいて、半導体層上にチャネル保護膜を形成した後、ソースドレイン電極を形成すると、ソースドレイン電極を形成するためのエッチングを行う際に、チャネル保護膜がエッチストップとして機能する。このため、チャネル形成領域がエッチングによって受けるダメージを低減できると考えられる。しかし、このようなチャネル保護膜を追加した場合、従来の積層方法を採用したとすればチャネル保護膜に対するマスクを用いたパターニング工程が必要とされるため、製造工程が増え、半導体装置の製造効率が低下することが予想される。また、液晶表示装置や有機EL表示装置のTFT基板は、一般に、表示領域とその周辺領域額縁領域ともいうとを有しており、表示領域には複数の画素がマトリクス状に配置され、周辺領域には走査信号及び表示信号のそれぞれを駆動させる駆動回路が配置されている。COGChiponGlass方式の表示装置では、これら駆動回路はTFT基板の周辺領域にLSI等の電気素子として搭載される。表示領域と周辺領域との境界付近には、表示領域の走査線、信号線等を周辺領域の接続配線に接続する接続部が設けられる。これに加えて、周辺領域の外縁近傍には、一般に、FPCフレキシブルプリント基板等の素子を取り付けるための端子部が形成される。接続部および端子部は、TFT基板と一体をなしており、TFT基板の製造時に同時に形成される。接続部および端子部においては、上層配線を下層配線に接続する、あるいは下層配線を上層配線に接続するなど、異なる導体配線間の直接的な電気的接続がなされる。接続部および端子部の層構成はTFTの層構成と異なるため、これらの部位を同一基板上に同時に効率よく形成するためには、各部位の構成および製造方法に工夫が必要である。特に、酸化物半導体TFTを高性能に用いる場合は、上述したように、チャネル保護層を余分に積層することが望まれる。よって、COG方式の表示装置に酸化物半導体TFTを適用する場合、酸化物半導体の性能を確保しつつ表示装置のTFT基板の製造効率を上げるために、より一層の工夫が必要である。本発明は、上記に鑑みてなされたものであり、酸化物半導体TFTおよび接続部を備えた半導体装置、または酸化物半導体TFT、接続部、および端子部を備えた半導体装置を高性能かつ製造効率よく製造することを目的とする。また本発明は、そのような半導体装置をTFT基板として備えた表示装置を、高性能かつ製造効率よく製造することを目的とする。本発明による半導体装置の製造方法は、薄膜トランジスタと、前記薄膜トランジスタと外部接続配線とを電気的に接続するための第1接続部と、を備えた半導体装置の製造方法であって、A基板上に第1金属を積層する工程と、B積層した前記第1金属をパターニングして、前記薄膜トランジスタのゲート電極、および前記第1接続部の下部金属層を形成する工程と、C前記ゲート電極および前記下部金属層の上に第1絶縁層を形成する工程と、D前記第1絶縁層の上に酸化物半導体を積層する工程と、E積層した前記酸化物半導体をパターニングして、前記薄膜トランジスタの酸化物半導体層を形成するとともに、前記下部金属層の上部から前記酸化物半導体を除去する工程と、F前記酸化物半導体層および前記第1絶縁層の上に保護層を積層する工程と、G前記保護層の上にマスクパターンを形成する工程と、H前記マスクパターンを介して、前記酸化物半導体層をエッチストッパとして前記保護層および前記第1絶縁層のエッチングを行って、前記酸化物半導体層の一部の上に保護層を形成するとともに、前記下部金属層の上部から前記保護層及び前記第1絶縁層を除去する工程と、I前記保護層および前記下部金属層の上に第2金属を積層する工程と、J前記第2金属をパターニングして、前記薄膜トランジスタのソース電極およびドレイン電極を形成するとともに、前記第1接続部の上部金属層を形成する工程、とを含む。ある実施形態では、前記工程Jにおいて、前記第1接続部に、前記第1絶縁層の上に前記保護層と前記上部金属層とが積層された領域が残される。ある実施形態では、前記半導体装置が、さらに、接続配線により前記第1接続部に電気的に接続された第2接続部を備え、前記工程Bにおいて、前記第1金属をパターニングして、前記第2接続部の下部金属層が形成され、前記工程Cにおいて、前記第2接続部の前記下部金属層の上に前記第1絶縁層が形成され、前記工程Eにおいて、前記酸化物半導体をパターニングして、前記第2接続部における前記第1絶縁層上に第1半導体層が形成され、前記工程Fにおいて、前記第1半導体層の上に前記保護層が積層され、前記工程Hにおいて、前記マスクパターンを介して、前記第1半導体層をエッチストッパとして前記保護層のエッチングを行って、前記第1半導体層の一部の上から前記保護層が除去され、前記工程Jにおいて、前記第2金属をパターニングして、前記第2接続部内の前記第2金属が除去されるとともに、前記第1半導体層の一部が除去される。ある実施形態では、前記工程Jにおいて、第2接続部内の前記第1絶縁層の一部の上に前記第1半導体層の一部が残される。ある実施形態では、前記製造方法が、さらに、前記第2接続部内の前記下部金属層の上、および残された前記第1半導体層の前記一部の上に上部導電層を形成する工程を含む。ある実施形態では、前記半導体装置は、さらに、前記第1接続部および前記第2接続部を介して前記薄膜トランジスタと外部配線とを電気的に接続するための端子部を備え、前記工程Bにおいて、前記第1金属をパターニングして、前記端子部の下部金属層が形成され、前記工程Cにおいて、前記端子部の前記下部金属層の上に前記第1絶縁層が形成され、前記工程Eにおいて、前記酸化物半導体をパターニングして、前記端子部における前記第1絶縁層上に第2半導体層が形成され、前記工程Fにおいて、前記第2半導体層の上に前記保護層が積層され、前記工程Hにおいて、前記マスクパターンを介して、前記第2半導体層をエッチストッパとして前記保護層のエッチングを行って、前記第2半導体層の一部の上に保護層が形成され、前記工程Jにおいて、前記第2金属をパターニングして、前記端子部内の前記第2金属が除去されるとともに、前記第2半導体層の一部が除去される。ある実施形態では、前記工程Jにおいて、前記端子部の前記第1絶縁層の上に前記第2半導体層の一部が残される。ある実施形態では、前記製造方法が、さらに、前記端子部の前記下部金属層の上、および残された前記第2半導体層の前記一部の上に上部導電層を形成する工程を含む。ある実施形態では、前記工程Hにおいて、プラズマエッチング処理によって、前記酸化物半導体の表面が導体化される。本発明による表示装置の製造方法は、上記の半導体装置の製造方法を含む表示装置の製造方法であって、さらに、K前記ソース電極、前記ドレイン電極、および前記第1接続部の前記上部金属層の上に第2絶縁層を形成する工程と、L前記第2絶縁層の上に導電膜を積層し、前記導電膜をパターニングして画素電極を形成する工程と、を含む。ある実施形態では、前記表示装置が、さらに、画素内に配置された補助容量を備え、前記工程Bにおいて、前記第1金属をパターニングして、前記補助容量の第1容量電極が形成され、前記工程Cにおいて、前記第1容量電極の上に前記第1絶縁層が形成され、前記工程Eにおいて、前記酸化物半導体をパターニングして、前記補助容量における前記第1絶縁層上に第3半導体層が形成され、前記工程Jにおいて、前記第2金属をパターニングして、前記第3半導体層に接するように第2容量電極が形成され、前記工程Kにおいて、前記第2容量電極の上の前記第2絶縁層が選択的に除去されてコンタクトホールが形成され、前記工程Lにおいて、前記導電膜が前記コンタクトホール内で前記第2容量電極に接するように積層され、前記第2容量電極が前記画素電極に電気的に接続される。本発明による半導体装置は、薄膜トランジスタと、前記薄膜トランジスタと外部配線とを電気的に接続するための第1接続部とを備えた半導体装置であって、前記薄膜トランジスタは、ゲート電極と、前記ゲート電極の上に形成された第1絶縁層と、前記第1絶縁層の上に形成された酸化物半導体層と、前記酸化物半導体層に接して設けられた保護層と、前記保護層の上に、それぞれの一部が前記酸化物半導体層に接するように形成されたソース電極及びドレイン電極と、前記ソース電極及び前記ドレイン電極の上に形成された第2絶縁層と、を備え、前記第1接続部は、前記ゲート電極と同一の材料からなる下部金属層と、前記下部金属層に接して形成された、前記ソース電極及びドレイン電極と同一の材料からなる上部金属層と、前記上部金属層の上に形成された、前記第2絶縁層と同一の材料からなる絶縁層と、を備え、前記第1接続部内に、前記上部金属層と、前記薄膜トランジスタの前記保護層と同一の部材からなる層と、前記上部金属層とが積層された領域が形成されている。ある実施形態では、前記半導体装置が、さらに、接続配線により前記第1接続部に電気的に接続された第2接続部を備え、前記第2接続部は、前記ゲート電極と同一の材料からなる下部金属層と、前記第2接続部の前記下部金属層の上に形成された上部導電層と、を備え、前記第2接続部内に、前記第2接続部の前記下部金属層と前記上部導電層とが接する領域と、前記第2接続部の前記下部金属層と前記上部導電層との間に、前記第1絶縁層と同一の材料からなる絶縁層および前記酸化物半導体層と同一の材料からなる半導体層が積層された領域とが形成されている。ある実施形態では、前記半導体装置が、前記第1接続部および前記第2接続部を介して前記薄膜トランジスタと外部配線とを電気的に接続するための端子部を備え、前記端子部は、前記ゲート電極と同一の材料からなる下部金属層と、前記端子部の前記下部金属層の上に形成された上部導電層と、を備え、前記端子部内に、前記端子部の前記下部金属層と前記上部導電層とが接する領域と、前記端子部の前記下部金属層と前記上部導電層との間に、前記第1絶縁層と同一の材料からなる絶縁層および前記酸化物半導体層と同一の材料からなる半導体層が積層された領域とが形成されている。ある実施形態では、前記薄膜トランジスタの前記酸化物半導体層、前記第2接続部の前記半導体層、および前記端子部の前記半導体層の各表面が、プラズマエッチング処理によって導体化されている。本発明による表示装置は、上記の半導体装置を備えた表示装置であって、マトリクス状に配置された複数の画素と、画素内において前記第2絶縁層の上に形成された画素電極を備え、前記画素電極は、前記薄膜トランジスタの前記ドレイン電極と電気的に接続されており、前記第2接続部の前記上部導電層が前記画素電極と同一の材料からなる。ある実施形態では、前記表示装置が、画素内に配置された補助容量を備え、前記補助容量は、前記ゲート電極と同一の材料からなる第1容量電極と、前記第1容量電極の上に形成された、前記第1絶縁層と同一の材料からなる絶縁層と、前記補助容量の前記絶縁層の上に形成された、前記酸化物半導体層と同一の材料からなる半導体層と、前記補助容量の前記半導体層の上に形成された、前記ドレイン電極と同一の材料からなる第2容量電極と、を備えている。ある実施形態では、前記補助容量の前記第2容量電極は、前記第2絶縁層に形成された開口部内で前記画素電極と電気的に接している。ある実施形態では、前記表示装置は、マトリクス状に配置された複数の画素を含む表示部と、前記表示部の外側に位置する周辺部とを有し、前記周辺部には、前記表示部の表示を制御する電気素子が配置されており、前記第1接続部および前記第2接続部を介して、前記薄膜トランジスタと前記周辺部の電気素子が電気的に接続される。ある実施形態では、前記端子部は、フレキシブルプリント基板を取り付けるために前記周辺部に配置された端子である。本発明によれば、酸化物半導体TFTおよび接続部を備えた高性能の半導体装置、ならびに酸化物半導体TFT、接続部、および端子部を備えた高性能の半導体装置を製造効率よく提供することができる。また、本発明によれば、そのような半導体装置をTFT基板として備えた高性能の表示装置を製造効率よく提供することができる。以下、図面を参照しながら、本発明の実施形態による半導体装置、表示装置、ならびに半導体装置および表示装置の製造方法を説明する。ただし、本発明の範囲は以下の実施形態に限られるものではない。実施形態1図1は、実施形態1の半導体装置の構成を模式的に表した断面図である。本実施形態の半導体装置は、酸化物半導体TFTが形成されたTFT基板であり、各種表示装置や電子機器などのTFT基板を広く含むものとする。ただし、本実施形態の説明においては、半導体装置を、酸化物半導体TFTをスイッチング素子として備えた液晶表示装置のTFT基板として説明する。本実施形態の半導体装置100TFT基板100と呼ぶこともあるは、薄膜トランジスタ10と、薄膜トランジスタ10と外部配線とを電気的に接続するための第1接続部30、第2接続部40、および端子部50とを備えている。第1接続部30、第2接続部40、および端子部50の詳細は後述する。さらに、半導体装置100は、表示装置のTFT基板として用いられた場合に、補助容量を生じさせる補助容量部補助容量20と呼ぶを備えている。補助容量20を含まない形態も本発明による半導体装置に含まれるものとする。薄膜トランジスタ10は、ゲート電極62aと、ゲート電極62aの上に形成された第1絶縁層64ゲート絶縁層64、または単に絶縁層64と呼ぶこともあると、第1絶縁層64の上に形成された酸化物半導体層66aと、酸化物半導体層66aに接して設けられた保護層68と、保護層68の上に、保護層68の間隙を介してそれぞれの一部が酸化物半導体層66aに接するように形成されたソース電極72as及びドレイン電極72adと、ソース電極72as及びドレイン電極72adの上に形成された第2絶縁層74単に絶縁層74と呼ぶこともあると、を備えている。第2絶縁層74は、ソース電極72as及びドレイン電極72adに接するように成膜された保護膜74a、および保護膜74aの上に成膜された層間絶縁膜74bからなる。第2絶縁層74を1つの層で形成してもよい。第2絶縁層74の上には、表示装置の画素電極として機能し得る導電層画素電極17と呼ぶが形成されている。補助容量20は、ゲート電極62aと同一の金属材料からなる第1容量電極補助容量電極62bと、第1容量電極62bの上に形成された、第2絶縁層64と同一の材料からなる絶縁層64と、絶縁層64の上に形成された、酸化物半導体層66aと同一の材料からなる半導体層66bと、半導体層66bの上に形成された、ソース電極72asおよびドレイン電極72adと同一の材料からなる第2容量電極補助容量対向電極72bと、を備えている。第2容量電極72bの上には絶縁層74が形成されている。補助容量20における絶縁層74にはコンタクトホール開口部19が形成されており、コンタクトホール19内には画素電極17ここでは、画素電極17から延びる導電体層を含めて画素電極17と呼ぶ積層されており、コンタクトホール19の内側で第2容量電極72bが画素電極17に電気的に接続されている。第1接続部30は、ゲート電極62aと同一の材料からなる下部金属層62cと、絶縁層64の間隙の中で下部金属層62cに接して形成された、ソース電極72asおよびドレイン電極72adと同一の材料からなる上部金属層72cと、上部金属層72cの上に形成された、第2絶縁層74と同一の材料からなる絶縁層74と、を備えている。第1接続部30の一部には、絶縁層64と保護層68と上部金属層72cとが積層された領域が存在する。第2接続部40は、ゲート電極62aと同一の材料からなる下部金属層62dと、絶縁層64の間隙の中で下部金属層62dに接するように形成された上部導電層17dと、を備えている。上部導電層17dは画素電極17と同一の材料からなる。第2接続部40内には、下部金属層62dと上部導電層17dとが接する領域と、その領域の外側の下部金属層62dと上部導電層17dとの間に、絶縁層64および酸化物半導体層66aと同一の材料からなる半導体層66dが積層された領域とが形成されている。端子部50は、ゲート電極62aと同一の材料からなる下部金属層62eと、絶縁層64の間隙の中で下部金属層62eに接するように形成された上部導電層17eと、を備えている。上部導電層17eは画素電極17と同一の材料からなる。端子部50内には、下部金属層62eと上部導電層17eとが接する領域と、その領域の外側の下部金属層62eと上部導電層17eとの間に、絶縁層64および酸化物半導体層66aと同一の材料からなる半導体層66eが積層された領域とが形成されている。薄膜トランジスタ10の酸化物半導体層66a、半導体層66b、66d、および66eの保護層68に覆われない部分の表面を、製造工程におけるプラズマエッチング時またはプラズマ処理を追加することによって導体化してもよい。実施形態2図2は、本発明の実施形態2による液晶表示装置1000の構成を模式的に示す斜視図である。図2に示すように、液晶表示装置1000は、液晶層を挟んで互いに対向するTFT基板100実施形態1の半導体装置100に対応および対向基板200と、TFT基板100および対向基板200のそれぞれの外側に配置された偏光板210および220と、表示用の光をTFT基板100に向けて出射するバックライトユニット230とを備えている。TFT基板100には、複数の走査線ゲートバスラインを駆動する走査線駆動回路110、および複数の信号線データバスラインを駆動する信号線駆動回路120が配置されている。走査線駆動回路80及び信号線駆動回路82は、TFT基板100の外部に配置された制御回路130に接続されている。制御回路130による制御に応じて、走査線駆動回路110からTFTのオン-オフを切り替える走査信号が複数の走査線に供給され、信号線駆動回路120から表示信号画素電極17への印加電圧が、複数の信号線に供給される。対向基板200は、カラーフィルタ及び共通電極を備えている。カラーフィルタは、3原色表示の場合、それぞれが画素に対応して配置されたR赤フィルタ、G緑フィルタ、及びB青フィルタを含む。共通電極は、液晶層を挟んで複数の画素電極17を覆うように形成されている。共通電極と各画素電極17との間に与えられる電位差に応じて両電極の間の液晶分子が画素毎に配向し、表示がなされる。図3は、TFT基板100の構成を模式的に示す平面図であり、図4は、TFT基板100の表示領域DAの構成を模式的に示す平面図、図5は、TFT基板の配線構成を模式的に表した平面図である。図3に示すように、表示部DAと表示部の外側に位置する周辺部FAを有する。周辺部FAには、走査線駆動回路110、信号線駆動回路120、電圧供給回路等の電気素子25がCOG方式で配置されている。また、周辺部FAの外端部付近にはFPC等の外部素子を取り付けるための端子部50が配置されている。表示部DAには、図4に示すように、複数の画素5がマトリクス状に配置されており、複数の走査線14と複数の信号線12とが互いに直交するように配置されている。複数の走査線14と複数の信号線12との交点それぞれの付近には、能動素子である薄膜トランジスタTFT10が画素5毎に形成されている。各画素5には、TFT10のドレイン電極に電気的に接続された、例えばITOIndiumTinOxideからなる画素電極17が配置されている。また、隣り合う2つの走査線14の間には補助容量線蓄積容量線、Csラインとも呼ぶ15が走査線14と平行に延びている。TFT10のゲート電極62aおよび補助容量20の第1容量電極62bは、それぞれ走査線14および補助容量線15の一部として形成される。図5に示すように、表示領域DAと周辺領域FAとの境界には複数の接続配線35が配置されている。信号線12、および補助容量線15に接続された補助容量接続線16は、それぞれに対応して配置された接続部30を介して接続配線35に電気的に接続されている。接続部30によって、上層配線である信号線12および補助容量接続線16が下層配線である接続配線35に接続される。なお、補助容量接続線16は、下層配線である補助容量線15に、絶縁層64に形成されたコンタクトホールを介して接続されている。また、TFT10のドレイン電極は補助容量20の上部電極である第2容量電極と接続されており、第2容量電極は画素電極と第2容量電極との間の絶縁層に形成されたコンタクトホールを介して画素電極17に接続されている。各接続配線35の周辺領域FA側には接続部40が配置されている。接続部40において接続配線35は周辺領域FAの上層配線に接続され、上層配線は電気素子25に接続される。また、下層配線である走査線14も、接続部40によって周辺領域の上層配線に接続された後、電気素子25に接続される。電気素子25と端子部50とは複数の配線によって接続されている。次に、図6~8を用いてTFT基板100の製造方法を説明する。図6a~e、図7f~i、および図8j~lは、TFT基板100の製造工程A~Lを示す模式的な断面図である。図6~図8において、薄膜トランジスタTFT10、補助容量20、第1接続部30、第2接続部40、および端子部50の断面は、それぞれ図5におけるA-A断面、B-B断面、C-C断面、D-D断面、およびE―E断面に対応している。工程A:まず、図6aに示すように、基板60の上にスパッタ法などにより、第1金属62を積層する。第1金属62は、例えばTiチタン/Alアルミニウム/Tiチタンの3層からなる金属層であり得る。工程B:次に、図6bに示すように、積層した第1金属62をパターニングすることによって、薄膜トランジスタ10のゲート電極62aと、補助容量20の第1金属層62bと、第1接続部30、第2接続部40、および端子部50の下部金属層62c、62d、および62eが形成される。パターニングには、公知のフォトリソグラフィ法によって、レジストマスク第1のマスクを形成した後、レジストマスクで覆われていない部分の第1金属62を除去して行われる。パターニングの後、レジストマスクは除去される。工程C:次に、図6cに示すように、基板60上に、ゲート電極62a、第1金属層62b、ならびに下部金属層62c、62d、および62eを覆うように第1絶縁層64を積層する。第1絶縁層64は、例えば厚さが約400nmのSiO2膜であり、CVD法を用いて成膜される。第1絶縁層64は、例えばSiO2膜からなる単層膜であってもよいし、SiNx膜を下層とし、SiO2膜を上層とする積層構造を有していてもよい。SiO2膜からなる単層の場合、SiO2膜の厚さは300nm以上500nm以下であることが好ましい。SiNx膜下層およびSiO2膜上層からなる積層構造を有する場合、SiNx膜の厚さは200nm以上500nm以下、SIO2膜の厚さは20nm以上150nm以下であることが好ましい。工程D:次に、図6dに示すように、第1絶縁層64の上に酸化物半導体66を積層する。酸化物半導体66は、スパッタ法を用いて、例えばIn-Ga-Zn-O系半導体IGZO膜を厚さ30nm以上300nmに積層して形成される。工程E:次に、図6eに示すように、積層した酸化物半導体66をパターニングして、薄膜トランジスタ10の酸化物半導体層66aと、補助容量20、第2接続部40、および端子部50の半導体層66b第3半導体層、66d第1半導体層、および66e第2半導体層を得る。このとき、第1接続部30においては、下部金属層62cおよび絶縁層64の上から酸化物半導体が除去される。パターニングは、フォトリソグラフィ法により、酸化物半導体66の所定の領域をレジストマスク第2のマスクで覆い、レジストマスクで覆われていない部分をウェットエッチングによって除去して行なわれる。その後、レジストマスクは除去される。なお、酸化物半導体66には、IGZOの代わりに他の種類の酸化物半導体膜を用いてもよい。工程F:次に、図7fに示すように、酸化物半導体層66a、半導体層66b、66d、および66eを覆うように、第1絶縁層64の上に、例えばSiO2の保護層68を、厚さ150nm程度にCVD法によって積層する。保護層68は、SiOyなどの酸化物を含むことが好ましい。酸化物を用いると、酸化物半導体層66aに酸素欠損が生じた場合に、酸化物に含まれる酸素によって酸素欠損を回復することが可能となるので、酸化物半導体層66aの酸化欠損を効果的に低減できる。なお、ここでは保護層68をSiO2の単層に積層したが、その代わりにSiO2膜を下層とし、SiNx膜を上層とする積層構造を採用してもよい。保護層68の厚さ積層構造を有する場合には各層の合計厚さは50nm以上200nm以下であることが好ましい。50nm以上であれば、ソースドレイン電極のパターニング工程などにおいて、酸化物半導体層66aの表面をより確実に保護できる。一方、200nmを超えると、ソース電極やドレイン電極により大きい段差が生じるので、断線などを引き起こすおそれがあるため好ましくない。工程G:次に、図7gに示すように、保護層68の上にフォトリソグラフィ法によってマスクパターン70第3のマスクを形成する。工程H:次に、図7hに示すように、マスクパターン70を介して、保護層68および第1絶縁層64のエッチングを行う。このとき、酸化物半導体層66a、半導体層66b、66d、および66eがエッチストッパとして用いられる。このエッチングにより、酸化物半導体層66a、半導体層66b、66d、および66eの上に選択的に保護層68が形成される。このとき、プラズマエッチング処理によって、酸化物半導体層66a、半導体層66b、66d、および66eの表面が導体化されてもよい。この工程では、酸化物半導体層66aがエッチングされないように、エッチング条件を選択する。そのため、例えば、エッチングガスとしてCF4/O2流量:475sccm/25sccmを用い、基板の温度を60°Cとして、チャンバー内でドライエッチングを行う。チャンバー内の真空度は15mT、印加パワーは1000W、エッチング時間は7分とする。これにより、TFT10においては、保護層68のうちソースコンタクトおよびドレインコンタクトを形成する部分が除去されて、酸化物半導体層66aを露出する2つの開口部が形成される。保護層68は、酸化物半導体層66aのうちチャネルとなる領域を覆っており、チャネル保護膜として機能する。補助容量20においては、半導体層66bの上に位置する保護層68の大部分が除去されて、半導体層66bを露出する開口部が形成される。開口部の直径は例えば20μmである。第1接続部30では、下部金属層62cの上部から保護層68および第1絶縁層64が除去され、下部金属層62cが露出する。第2接続部40では、保護層68の一部が除去され、半導体層66dが部分的に露出する。端子部50では、保護層68の一部が除去され、半導体層66eが部分的に露出する。本工程では、酸化物半導体層66aをエッチストッパとして、エッチングが行われるように、保護層68および第1絶縁層64の材料などに応じて、エッチング条件が選択されていることが好ましい。これにより、第1接続部30では第1絶縁層64および保護層68が一括してエッチングされGI/ES同時エッチング、同時に、TFT10、補助容量20、第2接続部40、および端子部50においては、絶縁層68のみがエッチングされる。ここでいうエッチング条件とは、ドライエッチングを用いる場合、エッチングガスの種類、基板1の温度、チャンバー内の真空度などを含む。また、ウェットエッチングを用いる場合、エッチング液の種類やエッチング時間などを含む。工程I:次に、図7iに示すように、保護層68、酸化物半導体層66a、半導体層66b、66d、および66e、ならびに下部金属層62を覆うように、基板上に導電材料である第2金属72を積層する。ここでは、例えばスパッタ法によりMoN/Al/MoNの3層が積層される。工程J:次に、図8jに示すように、フォトリソグラフィ法により、マスクパターン第4のマスクを用いて、第2金属72のパターニングが行なわれる。これにより、酸化物半導体層66aに接するようにTFT10のソース電極72asおよびドレイン電極adが形成される。このとき、補助容量20では、半導体層66bに接するように第2容量電極72bが形成され、第1接続部30では、下部金属層62cに接するように上部金属層72cが形成される。第1接続部30内には、絶縁層64の上に保護層68と上部金属層72cとが積層された領域が残される。また、第2接続部40内の全ての第2金属72が除去されるとともに、保護層68に覆われていない部分の半導体層66dが選択的に除去される。つまり、第2接続部40においては、絶縁層64の一部の上にのみ半導体層66dおよび保護層68が残される。端子部50では、第2金属72全てが除去されるとともに、保護層68に覆われていない部分の半導体層66eが選択的に除去される。つまり、端子部50においては、絶縁層64の一部の上にのみ半導体層66eおよび保護層68が残される。このようにして、酸化物半導体TFTであるTFT10、およびが補助容量Csである補助容量20が完成する。なお、酸化物半導体層66aおよび半導体層66b、66d、および66eの表面はドライエッチングダメージにより導電体となる可能性がある。その場合、補助容量20は、第1容量電極62bを補助容量電極とし、導体化した半導体層66bおよび第2容量電極を補助容量対向電極とし、絶縁層64を誘電体層として構成される。工程K:次に、図8kに示すように、TFT10、補助容量20、第1接続部30の上に、第2絶縁層74を形成する。この工程では、まず基板全体の上に、SiO2などの酸化物をCVD法により堆積し、その後SiNx膜を堆積して、保護膜74aおよび層間絶縁層74bを形成する。なお第2絶縁層74は、例えばSiO2の単層として形成してもよいし、例えばSiO2層とSiNx層の2重構造としてもよい。SiO2からなる単層の場合、SiO2層の厚さは50nm以上300nm以下であることが好ましい。2重構造の場合、SIO2の厚さは50nm以上150nm以下、SiNxの厚さは50nm以上200nm以下であることが好ましい。次いで、フォトリソグラフィにより、マスクパターン第5のマスクを用いて、第2絶縁層74のパターニングを行う。これにより、TFT10および第1接続部30の上に第2絶縁層74が残り、第2接続部40および端子部50の上から第2絶縁層74が除去される。このとき、第2接続部40および端子部50の上から保護層68が除去され、さらに半導体層66dおよび66eに覆われない部分の絶縁層64が除去されて、下部金属層62dおよび62eが露出する。また、補助容量20においては、第2容量電極72bの上の第2絶縁層74が除去されてコンタクトホール19が形成され、その内部で第2容量電極72bが露出する。工程L:次に、図8lに示すように、画素電極17、上部導電層17dおよび17eが形成される。ここでは、まず、基板全体の上に、例えばスパッタ法により透明導電材料導電膜を堆積する。このとき、透明導電材料はコンタクトホール19内で補助容量20の第2容量電極72bに接するように堆積する。透明導電材料としては、例えばITO厚さ:50~200nmを用いる。次いで、公知のフォトリソグラフィによって、マスクパターン第6のマスクを用いて、ITO膜のパターニングを行う。これにより、画素5内に画素電極が形成されるとともに、第2接続部40および端子部50の上部導電層17dおよび17eが形成される。補助容量20においては、画素電極17はコンタクトホール19内で第2容量電極72bに画素電極17に電気的に接続されている。第2容量電極72bは図5に示すように、TFT10のドレイン電極72adに電気的に接続されている。また、第2続部40の下部金属層62dおよび半導体層66dに接するように上部導電層17dが形成され、端子部50の下部金属層62eおよび半導体層66eに接するように上部導電層17eが形成される。上記方法で作製されたTFT基板100では、端子部50は次のような構造を有する。端子部50は、基板60上に配置された下部金属層62eと、下部金属層62e上に形成され、下部金属層62eの一部を露出する開口部を有する第1絶縁層64と、第1絶縁層64の上に形成され、第1絶縁層64の開口部内で下部金属層62eと接続された上部導電層17eとを有している。また、第1絶縁層64の開口部の周縁において、第1絶縁層64と上部導電層17eとの間には、酸化物半導体からなる半導体層66eが配置されている。基板60の法線方向から見たとき、半導体層66eは下部金属層62eと重なっていることが好ましい。これにより、上部導電層17eと下部金属層62eとの間に、第1絶縁層64のみでなく半導体層66eも存在させることができるので、端子部50の信頼性を向上できる。図示する例では、半導体層66eの開口部側の端部は、第1絶縁層64の開口部の側壁と整合している。これは、図8kに示す工程において、半導体層66eがエッチングマスクとなって、第1絶縁層64がエッチングされ、開口部が形成されたからである。また、半導体層66eの開口部と反対側の端部は、上部導電層17eの端部と整合していてもよい。このような構造は、図8lに示す工程において、半導体層66eと上部導電層17eとを同時にエッチングすることによって得られる。なお、上述したような構造の端子部50の製造方法は、図6~図8に例示する方法に限定されない。例えば図6~図8では、TFT10や容量部などとともに基板60上に端子部50を製造しているが、TFT10や容量部の構造やプロセスは図6~図8に示す例と異なっていてもよい。また、端子部50は、基板60上に単独で、あるいは、TFT以外の半導体素子とともに基板60上に製造されてもよい。以下に、端子部50を効率的に製造する方法を説明する。以下の説明では、分かり易さのため、図6~図8に示す工程を例として参照する場合がある。まず、基板60の上に下部金属層62eを形成する。次いで、下部金属層62eを覆うように第1絶縁層64を形成する。この後、第1絶縁層64の上に半導体層66eを形成する図6e参照。次いで、半導体層66eの一部を覆うように保護層絶縁層68を形成する。保護層68は、基板60の法線方向から見たとき、第1絶縁層64および半導体層66eを介して、下部金属層62eの一部と重なるように配置される例えば図7h参照。続いて、保護層68をエッチングマスクとして半導体層66eの一部を除去する例えば図8j参照。なお、この工程を、TFT10のソースドレイン分離工程と同時に行ってもよい。これにより、ソースドレイン電極となる金属層のパターニング工程において、保護層68がバリアレイヤとして機能し、半導体層66eが受けるダメージを低減しつつ、半導体層66eを端子部形成領域に残すことが可能となる。続いて、半導体層66e上の保護層68を除去するとともに、第1絶縁層64のうち半導体層66eで覆われていない部分を除去して開口部を形成する図8k参照。すなわち、半導体層66eは、保護層68のエッチングにおいてエッチングストッパとして機能し、かつ、第1絶縁層64のエッチングにおいてはエッチングマスクとして機能する。このように、保護層68によって確保された半導体層66eをエッチングマスクとして利用できるので、開口部を形成するために別個のマスクを形成する必要がなく有利である。この工程により、下部金属層62eの一部が露出される。また、半導体層66eの端部は、第1絶縁層64の開口部の側壁と整合する。この後、開口部内および半導体層66e上に上部導電層17eを形成する図8l参照。なお、基板60上に複数の端子部50を形成する場合に、隣接する端子部50の半導体層66e同士が接続されていると、端子部50同士が導通するおそれがある。従って、各端子部50の半導体層66eは互いに分離したパターンを有していることが好ましい。例えば、上部導電層17dのパターニングの際に、半導体層66eも同時にパターニングしてもよい。その場合、基板60の法線方向から見て、上部導電層17eの端部と半導体層66dの端部とは整合する。ただし、ウェットエッチングを用いてパターニングを行う場合には、基板60に垂直な断面において、半導体層66dの側壁が上部導電層17eの端部から開口部側に傾斜する逆テーパ形状を有する場合もある。このように、上部導電層17dおよび半導体層66eを同時にパターニングすると、製造工程数を増大させることなく、開口部周縁においてのみ、上部導電層17eと第1絶縁層64との間に半導体層66eを残すことができる。従って、端子部50の信頼性を確保しつつ、端子部50同士の導通を抑制できる。以上、TFT基板100の製造方法を説明したが、液晶表示装置1000は、上記TFT100の製造方法で製造したTFT基板に、それ以外の部材を公知の製造方法によって加えることによって得られる。次に、図9および10を用いて第1参考例による半導体装置の製造方法を説明する。図9a~cおよび図10d~fは、第1参考例による半導体装置の製造工程A1-F1を模式的に示す断面図である。第1参考例の半導体装置は、上述の半導体装置100に含まれていた保護層68を含まない半導体装置であり、以下に示す工程は、そのような半導体装置の効率的な製造方法として考えられる典型的な例を表している。なお、半導体装置100と対応する部材および部分には同じ参照番号を付し、その詳細な説明を省略している。工程A1:まず、図6aおよびbと同様の工程を経て、図9aに示すように、第1参考例の半導体装置のTFT10のゲート電極62a、補助容量20の第1容量電極62b、第1接続部30の下部金属層62c、第2接続部40の下部金属層62d、および端子部50の下部金属層62eが形成される。ここで、第1のマスクが用いられる。工程B1:図6c~eに対応する工程であり、図9bに示すように、第1絶縁層64の上に、TFT10の酸化物半導体層66a、第2接続部40の半導体層66d、および端子部50の半導体層66eが形成される。ここで、第2のマスクが用いられる。工程C1:図7f~hに対応する工程であり、図9cに示すように、第1接続部30の第1絶縁層64が除去され、下部金属層62cが露出する。ここで、第3のマスクが用いられる。工程D1:図7i~図8jに対応する工程であり、図10dに示すように、TFT10のソース電極72asおよびドレイン電極72ad、補助容量20の第2容量電極72b、および第1接続部30の上部金属層72cが形成される。ここで、第4のマスクが用いられる。工程E1:図8kに対応する工程であり、図10eに示すように、TFT10、補助容量20、および第1接続部30の上に第2絶縁層74が形成される。補助容量20上の第2絶縁層74にはコンタクトホール19が形成され、第2容量電極72bが露出する。ここで、第5のマスクが用いられる。工程F1:図8lに対応する工程であり、図10fに示すように、TFT10および補助容量20の上に画素電極17が形成されるとともに、第2接続部40および端子部50の上部導電層17dおよび17eが形成される。補助容量20上の画素電極17はコンタクトホール19内で第2容量電極72bに接続される。ここで、第6のマスクが用いられる。このように第1参考例の半導体装置の製造方法においては6枚のマスクが用いられる。しかし、この半導体装置は保護層68を有していないため、TFT10の酸化物半導体層が、スパッタ等によるダメージを受け、TFT10が酸化物半導体TFTとして十分に機能しない恐れがある。この問題を解決するために、第1参考例の製造方法に単に保護層68の形成工程を加えたとすれば、そのために別途1つのフォトリソグラフィ工程第7のマスク工程が必要となり、製造時間およびコストが増大する。本発明による半導体装置100の製造方法によれば、保護層を有する高性能な半導体装置および表示装置のTFT基板を6枚のマスクを用いて製造することが可能であり、製造時間およびコストを削減することができる。次に、図11を用いて第2参考例による半導体装置の製造方法を説明する。図11a~eは、第2参考例による半導体装置の製造工程A2-E2を模式的に示す断面図である。第2参考例の半導体装置は、製造効率を上げるために、半導体装置を5枚のマスクのみによって形成する製造方法である。半導体装置100と対応する部材および部分には同じ参照番号を付し、その詳細な説明を省略している。また、ここでは、端子部50の製造方法は第2接続部の製造方法と同じであるため、その図示を省略している。工程A2:まず、図6aおよびbと同様の工程を経て、図10aに示すように、第2参考例の半導体装置のTFT10のゲート電極62a、補助容量20の第1容量電極62b、第1接続部30の下部金属層62c、第2接続部40の下部金属層62d、および端子部50の下部金属層62eが形成される。ここで、第1のマスクが用いられる。工程B2:図6c~eに対応する工程であり、図10bに示すように、第1絶縁層64の上に、TFT10の酸化物半導体層66a、第2接続部40の半導体層66d、および端子部50の半導体層66eが形成される。ここで、第2のマスクが用いられる。工程C2:図7iおよび図8jに対応する工程であり、図10cに示すように、保護層68が形成されることなく、また第1接続部の第1絶縁層64が除去されることなく、TFT10のソース電極72asおよびドレイン電極72ad、補助容量20の第2容量電極72b、および第1接続部30の上部金属層72cが形成される。ここで、第3のマスクが用いられる。工程D2:図8kに対応する工程であり、図11dに示すように、TFT10、補助容量20、および第1接続部30の上に第2絶縁層74が形成される。補助容量20第2絶縁層74にはコンタクトホール19が形成され、第2容量電極72bが露出する。また、第2接続部30の上の第2絶縁層74にもコンタクトホール19cが形成され、下部金属層62cおよび上部金属層72cが露出する。ここで、第4のマスクが用いられる。工程E2:図8lに対応する工程であり、図11eに示すように、TFT10および補助容量20の上に画素電極17が形成されるとともに、第2接続部40および端子部50の上部導電層17dおよび17eが形成される。補助容量20上の画素電極17はコンタクトホール19内で第2容量電極72bに接続される。また、第2接続部30の上にも画素電極と同じ材料からなる金属層17cが形成され、コンタクトホール19c内で、金属層17cを介して下部金属層62cと上部金属層72cとが電気的に接続される。ここで、第5のマスクが用いられる。このように第2参考例の半導体装置の製造方法においては5枚のマスクが用いられる。しかし、この製造方法によれば、周辺の額縁と呼ばれる領域FAの幅図3におけるd1を小さく例えばd1が1mm以下設計する場合や、端子部50の配置間隔図5におけるd2を非常に短く例えばd2が50μm以下形成することが製造上困難であることから、第2参考例の製造方法を採用することができない恐れがある。また、第2参考例の製造方法も第1参考例の製造方法同様、保護層68を採用しない半導体装置の製造方法であるため、装置の高性能化のために保護層68を採用した場合、さらに工程が増加するという問題もある。本発明による半導体装置100の製造方法によれば、保護層を有する半導体装置を第1接続部30に第2絶縁層74のコンタクトホール19cを形成することなく製造することが可能である。よって、小型かつ高性能な半導体装置および表示装置を製造効率よく製造することが可能となる。本実施形態では、保護層68がSiO2を含むことが好ましい。これにより、保護層68からTFTの活性層となる酸化物半導体層66aに酸素が供給されるので、酸化物半導体層66aに生じる酸素欠損をより低減できる。このため、酸素欠陥に起因して酸化物半導体層66aが低抵抗化されることを抑制できるので、リーク電流やヒステリシスを低減できる。また同様の理由により、酸化物半導体層66aに接する第1絶縁層64がSiO2から形成されていることも好ましい。また、保護層68は、島状の酸化物半導体層66aの上面全体ただしソースドレイン領域を除くおよびその側壁全体を覆っていることが好ましい。このような構成によると、ソースドレイン電極を形成するパターニング工程において、酸化物半導体層66aのチャネル領域およびその近傍に、酸化還元反応によって酸素欠陥が形成されることを抑制できる。この結果、酸素欠陥に起因して酸化物半導体層66aが低抵抗化されることを抑制できるので、リーク電流やヒステリシスを低減できる。また、保護層68は、チャネル幅方向に酸化物半導体66aよりも長く、酸化物半導体層66aの側壁の近傍に位置する第1絶縁層64の上面とも接することが好ましい。これにより、保護層68によって酸化物半導体層66aの上面のみでなく側壁もより確実に保護することができる。本実施形態における酸化物半導体層66aは、例えばZn-O系半導体ZnO、In-Ga-Zn-O系半導体IGZO、In-Zn-O系半導体IZO、またはZn-Ti-O系半導体ZTOからなる層であることが好ましい。次に、半導体装置100におけるTFT10の形態を説明する。図12a~fは、TFT10の第1~第6構成例を模式的に示す平面図である。図12a~fには、第1~第6構成例におけるTFT10のゲート電極62a、酸化物半導体層66a、ソース電極72as、ドレイン電極72ad、および酸化物半導体層66aとソース電極72asおよびドレイン電極72adのそれぞれとを接続する保護層68の間隙68asおよび68adの形状を表している。図12a~fに示す形態の各TFTを半導体装置100のTFT10として用いることができる。実施形態3次に、本発明の実施形態3による液晶表示装置1001の半導体装置101を説明する。図13は、半導体装置101の構成を模式的に示す平面図であり、図5に示した半導体装置100の平面図に対応している。以下に説明する以外の半導体装置101の構成は、基本的に半導体装置100と同じである。同じ機能を有する構成要素には同じ参照番号を付け、その説明を省略する。半導体装置101は、図5に示した半導体装置100から補助容量20と、補助容量線15と、補助容量接続線16と、補助容量接続線16に対応する接続部30、接続配線35、および接続部40とを取り除いた構成を有する。この場合、TFT10のドレイン電極72adは、その上部の第2絶縁層74に形成されたコンタクトホールを介して画素電極17に接続される。例えば、高速表示駆動を行なう表示装置に対しては、補助容量が必要とされない場合があり、そのような表示装置のTFT基板として半導体装置101が好適に用いられる。半導体装置101のTFT10、接続部30、接続部40、および端子部50の構成および製造方法は、実施形態1および2の半導体装置100と同じであるので、半導体装置101によっても、高性能なTFTを備えた半導体装置および表示装置を製造効率よく製造することができる。実施形態4次に、本発明の実施形態4による有機EL表示装置1002を説明する。図14は、有機EL表示装置1002単に表示装置1002とも呼ぶの構成を模式的に示す断面図である。図に示すように、表示装置1002は、TFT基板102と、TFT基板102の上に設けられたホール輸送層104と、ホール輸送層104の上に設けられた発光層106と、発光層106の上に設けられた対向電極108を備えている。ホール輸送層104と発光層106は有機EL層を構成する。有機EL層は絶縁性突起107によって区分されており、区分された有機EL層が1つの画素の有機EL層となる。TFT基板102は、基本的に実施形態1による半導体装置100および実施形態2による液晶表示装置1000のTFT基板100と基本的に同じ構成を有している。つまり、TFT基板102は基板60の上に形成されたTFT10と、ここでは図示を省略している補助容量電極20、接続部30、接続部40、および端子部50を備えている。TFT10は基板60の上に形成されたゲート電極62a、第1絶縁層64、酸化物半導体層66a、保護層68ここでは図示を省略している、ソース電極72as、およびドレイン電極72adを備えている。さらに、TFT基板102は、TFT10を覆って積層された第2絶縁層74および第2絶縁層74の上に形成された画素電極17を有している。画素電極17は、第2絶縁層74に形成されたコンタクトホール内でドレイン電極72adに接続されている。TFT基板102の平面構成は、図3~5に示したものと基本的に同じであるので、同じ構成要素には同じ参照番号を付け、その説明を省略する。なお、TFT基板102として、補助容量20を有しない実施形態3の半導体装置101を用いてもよい。画素電極17および対向電極108によって有機EL層に電圧が印加されると、ホール輸送層104を介して画素電極17から発生したホールが発光層106に送られる。また同時に、発光層106には対向電極108から発生した電子が移動し、そのようなホールと電子が再結合されることにより発光層106内で発光が起こる。発光層106での発光を、アクティブマトリクス基板であるTFT基板102を用いて画素毎に制御することにより、所望の表示がなされる。ホール輸送層104、発光層106、および対向電極108の材料、ならびにこれらの層構造には、公知の材料および構造を用いてよい。ホール輸送層104と発光層106との間に、ホール注入効率を上げるために、ホール注入層を設けることもあり得る。光りの出射光率を上げるとともに、有機EL層への高い電子注入効率を達成するため、対向電極108には、透過率が高く、且つ仕事関数の小さな材料を用いることが好ましい。本実施形態の有機EL表示装置1002は、そのTFT基板に実施形態1~3で説明した半導体装置を用いているため、実施形態1~3で説明したものと同様の効果を得ることができる。本実施形態によれば、高性能な表示を行うことができる有機EL表示装置1002を製造効率よく提供することが可能となる。