第1の素子形成領域と第2の素子形成領域とを有する半導体基板と、前記第1の素子形成領域の上部に形成された第1の活性領域と、前記第2の素子形成領域の上部に形成され、前記第1の活性領域に隣接する第2の活性領域と、少なくとも前記第1の活性領域上から前記第2の活性領域上に亘って延伸するゲート配線と、前記第1の活性領域のうち前記ゲート配線の直下に位置する領域に形成された第1導電型の第1のチャネル領域と、前記第2の活性領域のうち前記ゲート配線の直下に位置する領域に形成された第2導電型の第2のチャネル領域とを備え、前記ゲート配線は、少なくとも前記第1の活性領域上に形成され、引張り応力又は圧縮応力である第1の応力を有する第1の領域と、前記第1の領域よりも前記第2の活性領域に近い位置にあり、前記第1の領域に隣接し、前記第1の領域よりも緩和された前記第1の応力を有する第2の領域とを有しており、前記第1のチャネル領域には、前記第1の応力に応じた歪みが生じている半導体装置。請求項1に記載の半導体装置において、前記ゲート配線は、少なくとも前記第2の活性領域上に形成され、引張り応力又は圧縮応力であって前記第1の応力とは逆の第2の応力を有する第3の領域と、前記第3の領域よりも前記第1の活性領域に近い位置にあり、前記第3の領域に隣接し、前記第3の領域よりも緩和された前記第2の応力を有する第4の領域とをさらに有し、前記ゲート配線のうち前記第1の領域と前記第3の領域との間には、前記第2の領域及び前記第4の領域を含む応力緩和領域が形成されており、前記第2のチャネル領域には、前記第2の応力に応じた歪みが生じていることを特徴とする半導体装置。請求項2に記載の半導体装置において、前記第1の素子形成領域上に、少なくとも前記第1の領域、前記第2の領域、及び前記第1の活性領域を覆うように形成され、前記第1の応力を印加する第1の応力印加膜と、前記第2の素子形成領域上に、少なくとも前記第3の領域、前記第4の領域、及び前記第2の活性領域を覆うように形成され、前記第2の応力を印加する第2の応力印加膜とをさらに備えていることを特徴とする半導体装置。請求項3に記載の半導体装置において、前記応力緩和領域は、前記第2の領域と前記第4の領域の間に形成され、前記第2の領域及び前記第4の領域よりも小さい応力を有する第5の領域をさらに含んでおり、前記第1の応力印加膜は、前記応力緩和領域上で薄膜化されており、前記第2の応力印加膜は、前記応力緩和領域上で薄膜化されており、前記第1の応力印加膜の薄膜化された部分と、前記第2の応力印加膜の薄膜化された部分とは、前記前記第5の領域上で重ね合わされていることを特徴とする半導体装置。請求項3に記載の半導体装置において、前記応力緩和領域は、前記第2の領域と前記第4の領域の間に形成された第6の領域をさらに含んでおり、前記第1の応力印加膜と前記第2の応力印加膜とは、前記第6の領域上で重ね合わされており、前記第1の応力印加膜のうち前記応力緩和領域上に形成された部分の少なくとも一部が有する前記第1の応力は、前記第1の応力印加膜のうち前記第1の活性領域上に形成された部分が有する前記第1の応力よりも緩和されており、前記第2の応力印加膜のうち前記応力緩和領域上に形成された部分の少なくとも一部が有する前記第2の応力は、前記第2の応力緩和膜のうち前記第2の活性領域上に形成された部分が有する前記第2の応力よりも緩和されていることを特徴とする半導体装置。請求項3~5のうちいずれか1つに記載の半導体装置において、前記ゲート配線のうち前記第1の素子形成領域上に形成された部分には第2導電型の不純物が導入されており、前記ゲート配線のうち前記第2の素子形成領域上に形成された部分には第1導電型の不純物が導入されており、前記ゲート配線のうち前記第1の素子形成領域と前記第2の素子形成領域の境界上に位置する領域はドーピング境界となっており、前記ドーピング境界は、前記応力緩和領域内に形成されていることを特徴とする半導体装置。請求項1又は2に記載の半導体装置において、前記第1の領域には前記第1の応力が記憶されており、前記第2の領域には緩和された前記第1の応力が記憶されており、前記第1のチャネル領域には、前記第1の応力に応じた歪みが記憶されていることを特徴とする半導体装置。請求項7に記載の半導体装置において、前記ゲート配線のうち前記第1の素子形成領域上に形成された部分には第2導電型の不純物が導入されており、前記ゲート配線のうち前記第2の素子形成領域上に形成された部分には第1導電型の不純物が導入されており、前記ゲート配線のうち前記第1の素子形成領域と前記第2の素子形成領域の境界上に位置する領域はドーピング境界となっており、前記ドーピング境界は、前記第2の領域内に形成されていることを特徴とする半導体装置。請求項1~8のうちいずれか1つに記載の半導体装置において、前記第1の活性領域と前記第2の活性領域との間に設けられ、前記第1の活性領域と前記第2の活性領域とを電気的に分離する素子分離領域をさらに備えており、少なくとも前記第2の領域は前記素子分離領域上に形成されていることを特徴とする半導体装置。請求項1~9のうちいずれか1つに記載の半導体装置において、前記第1の応力印加膜は、シリコン酸化物、シリコン酸窒化物、又はシリコン窒化物で構成されていることを特徴とする半導体装置。請求項1~10のうちいずれか1つに記載の半導体装置において、前記第1のチャネル領域はP型であり、前記第1の応力は引張り応力であり、前記第1のチャネル領域には引張り歪みが生じており、前記第1の活性領域上には、前記第1のゲート配線の一部をゲート電極として有するNチャネル型MISFETが形成されていることを特徴とする半導体装置。請求項1~10のうちいずれか1つに記載の半導体装置において、前記第1のチャネル領域はN型であり、前記第1の応力は圧縮応力であり、前記第1のチャネル領域には圧縮歪みが生じており、前記第1の活性領域上には、前記第1のゲート配線の一部をゲート電極として有するPチャネル型MISFETが形成されていることを特徴とする半導体装置。請求項1~12のうちいずれか1つに記載の半導体装置において、前記ゲート配線は、シリコン膜と、前記シリコン膜上に形成された金属シリサイド膜とで構成されていることを特徴とする半導体装置。第1の素子形成領域と第2の素子形成領域とを有する半導体基板の前記第1の素子形成領域内に第1の活性領域を形成するとともに、前記第2の素子形成領域内に前記第1の活性領域と隣接する第2の活性領域を形成する工程aと、少なくとも前記第1の活性領域上から前記第2の活性領域上に亘って延伸し、前記第1の活性領域上に位置する第1の領域と、前記第1の領域よりも前記第2の活性領域に近く、前記第1の領域に隣接する第2の領域とを前記第1の素子形成領域上に有するゲート配線を形成する工程bと、前記第1の活性領域を含む前記第1の素子形成領域上に前記第1の領域と前記第2の領域とを覆うように、引張り応力又は圧縮応力である第1の応力を印加する第1の応力印加膜を形成することで、前記第1の活性領域において前記ゲート配線の直下に位置する第1導電型の第1のチャネル領域に歪みを生じさせるとともに、前記第1の領域及び前記第2の領域に前記第1の応力を生じさせる工程cと、前記第1の応力印加膜のうち、前記第2の領域上に形成された部分を加工して、前記第2の領域に印加される前記第1の応力を低減させる工程dとを備えている半導体装置の製造方法。請求項14に記載の半導体装置の製造方法において、前記ゲート配線は、前記第2の活性領域上に位置する第3の領域と、前記第3の領域よりも前記第1の活性領域に近く、前記第3の領域に隣接する第4の領域とをさらに有しており、前記工程dの後、前記第2の活性領域を含む前記第2の素子形成領域上に前記第3の領域と前記第4の領域とを覆うように、前記第1の応力とは逆の第2の応力を印加する第2の応力印加膜を形成することで、前記第2の活性領域において前記ゲート配線の直下に位置する第2導電型の第2のチャネル領域に歪みを生じさせるとともに、前記第3の領域及び前記第4の領域に前記第2の応力を生じさせる工程eと、前記第2の応力印加膜のうち、前記第4の領域上に形成された部分を加工して、前記第4の領域に印加される前記第2の応力を低減させる工程fとをさらに備えていることを特徴とする半導体装置の製造方法。請求項15に記載の半導体装置の製造方法において、前記ゲート配線は、前記第1の領域と前記第3の領域の間に、前記第2の領域と前記第4の領域とを含む応力緩和領域を有しており、前記応力緩和領域は、前記第2の領域と前記第4の領域との間に形成された第5の領域をさらに含んでおり、前記工程dでは、前記第1の応力印加膜のうち前記応力緩和領域上に形成された部分を薄膜化し、前記工程fでは、前記第2の応力印加膜のうち前記応力緩和領域上に形成された部分を薄膜化し、前記第1の応力印加膜の薄膜化された部分と前記第2の応力印加膜の薄膜化された部分とは、前記第5の領域上で重ねられていることを特徴とする半導体装置の製造方法。請求項15に記載の半導体装置の製造方法において、前記ゲート配線は、前記第1の領域と前記第3の領域の間に、前記第2の領域と前記第4の領域とを含む応力緩和領域を有しており、前記応力緩和領域は、前記第2の領域と前記第4の領域との間に形成された第6の領域をさらに含んでおり、前記工程dは、前記工程eの後、前記工程fと同時に行い、前記工程d、fでは、前記第1の応力印加膜及び前記第2の応力印加膜のうち前記応力緩和領域上に形成された部分に応力緩和元素イオンの注入を行い、前記第1の応力印加膜と前記第2の応力印加膜とは、前記第6の領域上で重ねられていることを特徴とする半導体装置の製造方法。第1の素子形成領域と第2の素子形成領域とを有する半導体基板の前記第1の素子形成領域内に第1の活性領域を形成するとともに、前記第2の素子形成領域内に前記第1の活性領域と隣接する第2の活性領域を形成する工程aと、少なくとも前記第1の活性領域上から前記第2の活性領域上に亘って延伸し、前記第1の活性領域上に位置する第1の領域と、前記第1の領域よりも前記第2の活性領域に近く、前記第1の領域に隣接する第2の領域とを前記第1の素子形成領域上に有するシリコン膜を形成する工程bと、前記第1の活性領域を含む前記第1の素子形成領域上に前記第1の領域と前記第2の領域とを覆うように、引張り応力又は圧縮応力である第1の応力を印加する応力印加膜を形成することで、前記第1の活性領域において前記シリコン膜の直下に位置する第1導電型のチャネル領域に歪みを生じさせるとともに、前記第1の領域及び前記第2の領域に前記第1の応力を生じさせる工程cと、前記応力印加膜のうち、前記第2の領域上に形成された部分を加工して、前記第2の領域に印加される前記第1の応力を低減させる工程dと、前記工程dの後に、前記半導体基板を熱アニールすることで、前記第1の領域に前記第1の応力を記憶させるとともに、前記第1の応力に応じて生じる歪みを前記チャネル領域に記憶させる工程eと、前記応力印加膜を除去する工程fとを備えている半導体装置の製造方法。請求項18に記載の半導体装置の製造方法において、前記工程fの後に、前記シリコン膜の上部又は全体をシリサイド化することで、金属シリサイド膜を有するゲート配線を形成する工程gをさらに備えていることを特徴とする半導体装置の製造方法。請求項17又は18に記載の半導体装置の製造方法において、前記工程dでは、前記応力印加膜のうち前記第2の領域上に形成された部分を薄膜化することを特徴とする半導体装置の製造方法。請求項17又は18に記載の半導体装置の製造方法において、前記工程dでは、前記応力印加膜のうち前記第2の領域上に形成された部分に応力緩和元素イオンを注入することを特徴とする半導体装置の製造方法。しかしながら、応力印加膜を通してチャネル領域に歪みを導入するDSL技術やSMT等の方法を用いる場合、応力印加膜に覆われたゲート配線内部にも応力が発生する。ゲート配線内部の応力は必ずしも一定とはならず、特に導電型が相異なるトランジスタの形成領域にまたがって配置されるゲート配線については、その内部で大きさや正負の向きの異なる複数の応力領域が混在することとなる。そのため、それぞれの応力領域の境界で応力が局所的に急変することとなり、応力領域の境界部分でゲート配線にクラックが生じたり、最悪の場合ゲート配線自体が切断されるという不具合がある。例えば、図16aに示す第1の従来例において、プルダウントランジスタ1304とプルアップトランジスタ1306に共通するゲート配線のうち、応力印加膜であるシリコン窒化膜1308に覆われている領域では、ゲート配線に対しても引張り応力が作用し、シリコン窒化膜1308に覆われていない領域では応力が発生しないため、その境界部分ではゲート配線内の応力が引張り応力から応力なしの状態へと局所的に急変することになる。また、図16bに示す第2の従来例において、プルダウントランジスタ1604とプルアップトランジスタ1606に共通するゲート配線のうち、引張り応力を与えるストレスライナ1610に覆われている領域ではゲート配線内でも引張り応力が発生し、圧縮応力を与えるストレスライナ1608に覆われているゲート配線内では圧縮応力が発生する。従って、ストレスライナ1610とストレスライナ1608の境界部分下に位置するゲート配線内部では、内部応力が引張り応力から圧縮応力へと局所的に急変することになる。通常、MOSFETではゲート配線としてポリシリコン膜を使用するが、上記のようにポリシリコン膜内部で応力が局所的に急変する場合、その箇所にクラックが発生し、最悪の場合ゲート配線が断線してしまう。さらに、近年ポリシリコンゲート配線の電気抵抗を低下させる目的で、ポリシリコンゲート配線の一部又は全部をシリサイド化することがあるが、シリサイドは機械的なストレスに対する耐性が低いため、ポリシリコンのみでゲート配線を構成した場合に比べ、応力の局所的な急変箇所でシリサイドにクラックが生じたり、断線したりする可能性がさらに高くなる。上記に鑑み、本発明はチャネル領域に歪みを導入して半導体装置の特性を向上するとともに、応力印加膜に覆われたゲート配線の断線を防止することを目的とする。前記の目的を達成するため、本発明の一例に係る半導体装置は、第1の素子形成領域と第2の素子形成領域とを有する半導体基板と、前記第1の素子形成領域の上部に形成された第1の活性領域と、前記第2の素子形成領域の上部に形成され、前記第1の活性領域に隣接する第2の活性領域と、少なくとも前記第1の活性領域上から前記第2の活性領域上に亘って延伸するゲート配線と、前記第1の活性領域のうち前記ゲート配線の直下に位置する領域に形成された第1導電型の第1のチャネル領域と、前記第2の活性領域のうち前記ゲート配線の直下に位置する領域に形成された第2導電型の第2のチャネル領域とを備えている。また、前記ゲート配線は、少なくとも前記第1の活性領域上に形成され、引張り応力又は圧縮応力である第1の応力を有する第1の領域と、前記第1の領域よりも前記第2の活性領域に近い位置にあり、前記第1の領域に隣接し、前記第1の領域よりも緩和された前記第1の応力を有する第2の領域とを有しており、前記第1のチャネル領域には、前記第1の応力に応じた歪みが生じている。この構成によれば、ゲート配線の第2の領域で第1の応力が緩和されているので、ゲート配線の各領域の境界に生じる応力変化を小さくすることができる。このため、ゲート配線の断線を効果的に防ぐことができ、信頼性を向上させることができる。また、第1の領域とは異なる第2の領域での応力が緩和されているので、第1のチャネルには歪みが生じじており、素子の特性を向上させる効果に影響を与えることはない。なお、DLS技術を使用した場合、SMT技術を使用した場合ともに、上述の効果が得られる。また、本発明の一例に係る半導体装置の製造方法は、第1の素子形成領域と第2の素子形成領域とを有する半導体基板の前記第1の素子形成領域内に第1の活性領域を形成するとともに、前記第2の素子形成領域内に前記第1の活性領域と隣接する第2の活性領域を形成する工程aと、少なくとも前記第1の活性領域上から前記第2の活性領域上に亘って延伸し、前記第1の活性領域上に位置する第1の領域と、前記第1の領域よりも前記第2の活性領域に近く、前記第1の領域に隣接する第2の領域とを前記第1の素子形成領域上に有するゲート配線を形成する工程bと、前記第1の活性領域を含む前記第1の素子形成領域上に前記第1の領域と前記第2の領域とを覆うように、引張り応力又は圧縮応力である第1の応力を印加する第1の応力印加膜を形成することで、前記第1の活性領域において前記ゲート配線の直下に位置する第1導電型の第1のチャネル領域に歪みを生じさせるとともに、前記第1の領域及び前記第2の領域に前記第1の応力を生じさせる工程cと、前記第1の応力印加膜のうち、前記第2の領域上に形成された部分を加工して、前記第2の領域に印加される前記第1の応力を低減させる工程dとを備えている。この方法によれば、ゲート配線の第2の領域で第1の応力印加膜から印加される応力が緩和されるので、当該箇所での断線の発生を効果的に抑えることができる。また、本発明の別の一例に係る半導体装置の製造方法は、第1の素子形成領域と第2の素子形成領域とを有する半導体基板の前記第1の素子形成領域内に第1の活性領域を形成するとともに、前記第2の素子形成領域内に前記第1の活性領域と隣接する第2の活性領域を形成する工程aと、少なくとも前記第1の活性領域上から前記第2の活性領域上に亘って延伸し、前記第1の活性領域上に位置する第1の領域と、前記第1の領域よりも前記第2の活性領域に近く、前記第1の領域に隣接する第2の領域とを前記第1の素子形成領域上に有するシリコン膜を形成する工程bと、前記第1の活性領域を含む前記第1の素子形成領域上に前記第1の領域と前記第2の領域とを覆うように、引張り応力又は圧縮応力である第1の応力を印加する応力印加膜を形成することで、前記第1の活性領域において前記シリコン膜の直下に位置する第1導電型の第1のチャネル領域に歪みを生じさせるとともに、前記第1の領域及び前記第2の領域に前記第1の応力を生じさせる工程cと、前記応力印加膜のうち、前記第2の領域上に形成された部分を加工して、前記第2の領域に印加される前記第1の応力を低減させる工程dと、前記工程dの後に、前記半導体基板を熱アニールすることで、前記第1の領域に前記第1の応力を記憶させるとともに、前記第1の応力に応じて生じる歪みを前記第1のチャネル領域に記憶させる工程eと、前記応力印加膜を除去する工程fとを備えている。このように、応力印加膜の応力をチャネル領域に作用させ、そのときに生じる歪みを熱アニールにより記憶させるSMT技術を使用する際にも、応力印加膜の端部に生じるゲート配線シリコン膜内の応力を低減することができるので、ゲート配線の断線のおそれを低減することができる。本発明の一例に係る半導体装置及びその製造方法によると、チャネル領域に歪みを導入しつつ、ゲート配線に生じる応力を低減することができるので、ゲート配線内での応力変化を緩やかにし、ゲート配線の断線を抑えることができる。第1の実施形態以下、本発明の第1の実施形態に係る半導体装置及びその製造方法について図面を用いて説明する。図1aは、応力印加膜を形成する前の第1の実施形態に係る半導体装置を示す平面図である。また、図1bは、図1aのIb-Ib線における半導体装置の断面図である。図1cは、図1aのIc-Ic線における半導体装置の断面図であり、図1dは、図1aのId-Id線における半導体装置の断面図である。また、図2a~c、図3a~c、図4a、b、及び図5a、bは、本実施形態に係る半導体装置の製造方法において、応力印加膜を形成した後の工程を示す断面図である。以下では、半導体装置のNチャネル型MISFETとPチャネル型MISFETに対して応力印加膜を適用する例を説明しているが、本実施形態の構成は、MISFETに限らず、ゲート配線を有する半導体素子に適用できる。以下、本実施形態の半導体装置の製造方法について説明する。まず、図1a~dに示すように、イオン注入等により、半導体基板122のNチャネル型MISFET形成領域第1の素子形成領域101にP型不純物を導入してPウェル121を形成するとともに、Pチャネル型MISFET形成領域第2の素子形成領域102にN型不純物を導入してNウェル120を形成する。ここで、半導体基板122のうち、Nチャネル型MISFETを形成するための領域をNチャネル型MISFET形成領域101とし、Pチャネル型MISFETを形成するための領域をPチャネル型MISFET形成領域102とする。Nチャネル型MISFET形成領域101と、Pチャネル型MISFET形成領域102とは隣接している。次いで、シリコン等からなる半導体基板122の上部にShallowTrenchIsolationSTI構造等を有し、酸化シリコン等からなる素子分離領域106を形成する。これにより、Pウェル121のうちの素子分離領域106に囲まれた部分であるP型の活性領域104と、Nウェル120のうちの素子分離領域106に囲まれた部分であるN型の活性領域105とが形成される。次に、公知の方法により、活性領域104、105上にシリコン酸化物等からなるゲート絶縁膜113a、113bをそれぞれ形成するとともに、ゲート絶縁膜113a活性領域104上から素子分離領域106をまたいでゲート絶縁膜113b活性領域105上に延伸し、例えば膜厚が100nmのポリシリコン膜シリコン膜/導電膜112を形成する。ポリシリコン膜112の幅ゲート長は、例えば50nmとする。次に、MISFETの動作時にゲート電極の空乏化を防止するために、ポリシリコン膜112のうち、Nチャネル型MISFET形成領域101上に形成された部分にはN型不純物が注入され、Pチャネル型MISFET形成領域102上に形成された部分にはP型不純物が注入される。ここで、ゲート配線103のうちN型不純物が注入された領域とP型不純物が注入された領域との境界をドーピング境界109と称する。ドーピング境界109は、平面視において、Nチャネル型MISFET形成領域101とPチャネル型MISFET形成領域102との境界に一致させる。次に、ポリシリコン膜112をマスクとして活性領域104に選択的にN型不純物をイオン注入することで、活性領域104のうちポリシリコン膜112の両側方に位置する領域にN型エクステンション領域135を形成する。また、ポリシリコン膜112をマスクとして活性領域105に選択的にP型不純物をイオン注入することで、活性領域105のうちポリシリコン膜112の両側方に位置する領域にP型エクステンション領域145を形成する。続いて、ポリシリコン膜112の側面上に酸化シリコンからなるサイドウォールスペーサを形成する。このサイドウォールスペーサのうち、Nチャネル型MISFET形成領域101上に形成された部分をサイドウォールスペーサ131aとし、Pチャネル型MISFET形成領域102上に形成された部分をサイドウォールスペーサ131bと称する。次いで、ポリシリコン膜112及びサイドウォールスペーサ131aをマスクとして活性領域104に選択的にN型不純物をイオン注入することで、活性領域104のうちポリシリコン膜112及びサイドウォールスペーサ131aの両側方であって、N型エクステンション領域135の外側に位置する領域にN型ソース/ドレイン領域132を形成する。また、ポリシリコン膜112及びサイドウォールスペーサ131bをマスクとして活性領域105に選択的にP型不純物をイオン注入することで、活性領域105のうちポリシリコン膜112及びサイドウォールスペーサ131bの両側方であって、P型エクステンション領域145の外側に位置する領域にP型ソース/ドレイン領域142を形成する。本工程においても、ドーピング境界109が不純物導入の境界となっている。次に、N型ソース/ドレイン領域132の上面部、P型ソース/ドレイン領域142の上面部、及びポリシリコン膜112の上面部を選択的にシリサイド化し、シリサイド膜134、144、111を形成する。ここで、ポリシリコン膜112とその上に形成されたシリサイド膜111とを合わせたものがゲート配線103となる。以上の工程により、活性領域104上にはNチャネル型MISFETが形成され、活性領域105上にはPチャネル型MISFETが形成される。なお、活性領域104のうち2つのN型ソース/ドレイン領域132の間であって、ゲート配線103の直下に位置する領域は、Nチャネル型MISFETのチャネル領域80となっており、活性領域105のうち2つのP型ソース/ドレイン領域142の間であって、ゲート配線103の直下に位置する領域は、Pチャネル型MISFETのチャネル領域90となっている。また、上述のシリサイド形成工程においては、ポリシリコン膜112の上面部を一部シリサイド化しているが、ポリシリコン膜112の上面部以外や、ポリシリコン膜112の全体をシリサイド化してもよい。次に、応力印加膜を形成する工程を説明する。まず、図2aに示すように、半導体基板122上の全面に例えばシリコン窒化物からなる引張り応力膜151を、50nm程度の厚さで形成する。引張り応力膜151を形成する方法としては、例えばシリコン窒化膜を熱化学気相成長法ThermalChemicalVaporDeposition;熱CVD法で形成する方法が用いられる。また、別の方法としては、LowPressureCVD法によりシリコン窒化膜を形成する方法があり、さらにPlasmaEnhancedCVD法によりシリコン酸窒化膜SiON膜を形成した後にアニーリングを行う方法や、引張り応力を印加するシリコン酸化膜を引張り応力膜として形成する方法もある。なお、本工程で形成される引張り応力膜151は、応力印加膜であり、これと接触する部材に対して引張り応力を印加する膜である。次に、フォトレジスト152を引張り応力膜151のうちNチャネル型MISFET形成領域101上に形成された部分を覆うように形成する。ここで、フォトレジスト152は、ゲート配線103におけるドーピング境界109から平面距離にして所定の距離例えば0.1μm程度だけPチャネル型MISFET形成領域102側に入った領域上まで形成される。ドーピング境界109の位置は、平面視において、Nチャネル型MISFET形成領域101とPチャネル型MISFET形成領域102との境界位置と重なる。次に、図2bに示すように、フォトレジスト152をマスクとして公知の選択的エッチング技術を用いて引張り応力膜151をパターニングし、Nチャネル型MISFET形成領域101を覆う引張り応力膜151aを形成する。次に、図2cに示すように、フォトレジスト152の表面部分をアッシングすることによりフォトレジスト152を後退させ、フォトレジスト152よりもサイズが小さいフォトレジスト152aを形成する。本工程により、フォトレジスト152aのゲート幅方向ゲート配線103の延伸方向に平行な方向の端部位置はドーピング境界109よりもNチャネル型MISFET形成領域101側に入り込むこととなる。このため、フォトレジスト152に覆われていた引張り応力膜151aにおける周辺部分は、フォトレジスト152aから露出することとなる。なお、フォトレジスト152のゲート幅方向の後退量縮小幅はアッシング条件の変更により容易に調節できる。次に、図3aに示すように、フォトレジスト152aをマスクとして、公知の選択的エッチング技術を用いて、図2cに示す工程で一部露出させた引張り応力膜151aを膜厚方向に一部のみエッチングし、露出部分の膜厚を薄くする。ここで、図3aでは、引張り応力膜151のうち薄膜化された部分を引張り応力膜151bとして示し、フォトレジスト152aに覆われた残りの部分を引張り応力膜151aとして示す。このように、引張り応力膜151bは、フォトレジスト152の後退縮小による自己整合技術により形成されるので、後退量縮小幅を精度良くコントロール可能であり、さらに加工のための追加工程数も少なくなるため、後述の応力緩和領域を低コストで形成することができる。引張り応力膜151aにより、活性領域104の上面近傍には引張り応力が加えられる。この引張り応力に応じてゲート配線103下のチャネル領域80に引張り歪みが生じ、この引張り歪みによってNチャネル型MISFETのチャネル領域での電子の移動度が向上する。また、ゲート配線103のうち引張り応力膜151a、151bに覆われた部分にも引張り応力が加えられることになる。ここで、図9は、応力印加膜の膜厚と、ゲート配線内部に生じる応力との関係の一例を示す図である。同図に示すように、一般に、応力印加膜がその下部構造に応力を及ぼす場合、下部構造内部に発生する応力は応力印加膜の膜厚の増加に応じて増加するが、応力印加膜の膜厚の増加に対して飽和していく傾向にある。本実施形態に係る製造方法では、引張り応力膜151bに覆われたゲート配線103内部の応力を、引張り応力膜151aに覆われたゲート配線103内部の応力の約半分に緩和するために、引張り応力膜151bの厚さを30nmとなるように加工する。また、応力緩和をより効果的に行うため、フォトレジスト152からフォトレジスト152aへのレジスト後退量を、例えばゲート配線103の幅すなわちゲート長50nmの1~2倍程度とすることが好ましい。次に、図3bに示すように、フォトレジスト152aを除去した後、例えば酸化シリコンからなるエッチングストップ膜153を半導体基板122上の全面に形成する。続いて、図3cに示すように、圧縮応力膜155を例えば50nmの厚さで半導体基板122上の全面に形成後、フォトレジスト156をPチャネル型MISFET形成領域102を覆うように形成する。フォトレジスト156は、ドーピング境界109から所定の距離例えば0.1μm程度だけNチャネル型MISFET形成領域101側に入った領域上まで形成される。本工程で形成される圧縮応力膜155は、応力印加膜であり、これと接触する部材に対して圧縮応力を印加する膜である。なお、圧縮応力膜155として、例えばPECVD法により形成されたシリコン窒化膜や、200~400°C程度の低温で形成されたシリコン窒化膜、又は圧縮応力を有するシリコン酸化膜などを用いてもよい。本実施形態では、シリコン窒化膜を用いた例を説明する。次に、図4aに示すように、フォトレジスト156をマスクとして、エッチングストップ膜153に対して十分な選択比を持った公知の選択的エッチング技術を使用して、Nチャネル型MISFET形成領域101上の圧縮応力膜155を選択的に除去し、圧縮応力膜155aをPチャネル型MISFET形成領域102上に形成する。このとき、圧縮応力膜155aの一部は引張り応力膜151bに乗り上げた形とする。次に、図4bに示すように、フォトレジスト156の表面部分をアッシングすることによりフォトレジスト156を後退させ、フォトレジスト156よりもサイズが小さいフォトレジスト156aを形成する。本工程により、フォトレジスト156aのゲート幅方向の端部位置はドーピング境界109よりもPチャネル型MISFET形成領域102側に入ることとなる。このため、フォトレジスト156に覆われていた圧縮応力膜155aにおける周辺部分は、フォトレジスト156aから露出することとなる。なお、フォトレジスト156のゲート幅方向の後退量縮小幅はゲート配線幅の1~3倍程度とすることが好ましい。次に、図5aに示すように、フォトレジスト156aをマスクとして、公知の選択的エッチング技術を用いて、図4bに示す工程で一部露出させた圧縮応力膜155aを膜厚方向に一部のみエッチングし、露出部分の膜厚を薄くする。ここで、図5aでは、圧縮応力膜155のうち薄膜化された部分を圧縮応力膜155bとして示し、フォトレジスト156aに覆われた残りの部分を圧縮応力膜155aとして示す。圧縮応力膜155bの厚さは例えば30nmとし、圧縮応力膜155bに覆われるゲート配線103内部の応力を、圧縮応力膜155aに覆われたゲート配線103内部の応力の約半分となるよう調整する。このように、圧縮応力膜155aにより、活性領域105の上面近傍には圧縮応力が加えられる。この圧縮応力に応じてチャネル領域90に圧縮歪みが生じ、この圧縮歪みによってPチャネル型MISFETのチャネル領域90での正孔の移動度が向上する。また、ゲート配線103のうち圧縮応力膜155a、155bに覆われた部分にも圧縮応力が加えられることになる。次に、図5bに示すように、フォトレジスト156aを除去し、半導体基板122上の全面にシリコン酸化物又はシリコン酸窒化物からなるパッシベーション膜250を形成した後、マスク260を用いてパッシベーション膜250を部分的にエッチングし、ゲート配線103のシリサイド膜111ならびにP型ソース/ドレイン領域上のシリサイド膜及びN型ソース/ドレイン領域上のシリサイド膜に達するコンタクトホール252を形成する。コンタクトホール252の形成位置は、引張り応力膜151bと圧縮応力膜155bとが重なった位置に限られない。次に、マスク260を除去してから、公知の方法によりコンタクトホール252を埋めるコンタクトプラグの形成や配線の形成等を行う。以上の工程により、本実施形態の半導体装置が作製できる。本実施形態の製造方法では、図5aに示すように、薄膜化された引張り応力膜151bと圧縮応力膜155bとは互いに重なり合うように形成されている。このような形状にすることにより、両応力印加膜が重なる領域下に加わる応力が緩和される効果に加え、以下二点の効果がある。図6a、bは、参考例に係る半導体装置を示す断面図であり、上記形状の効果を説明するための図である。まず、一つ目の効果は、ゲート配線103上部のシリサイド膜111の加工ダメージの軽減である。もし、図6aに示す参考例に係る半導体装置のように、引張り応力膜1151と圧縮応力膜1155とが重ならず、両者が間隔を開けて設けられている場合、引張り応力膜1151と圧縮応力膜1155との間に位置するポリシリコン膜112上のシリサイド膜111は、引張り応力膜151のパターン加工時のエッチングダメージと、圧縮応力膜155のパターン加工時のエッチングダメージとを重複して受ける。さらに、この参考例では、引張り応力膜1151と圧縮応力膜1155との間に位置するシリサイド膜111は層間絶縁膜又はパッシベーション膜を形成するまで露出した状態となるため、その後に洗浄工程を行う場合には洗浄液に晒されてしまう。そのため、シリサイド膜111が浸食などを受け、当該浸食部分で断線しやすくなるという不具合が発生する。しかしながら、本実施形態の半導体装置のように、引張り応力膜151bと圧縮応力膜155bとが重なり合う構造とすることにより上記不具合の発生を回避することができる。二つ目の効果は、薄膜化された引張り応力膜151bと圧縮応力膜155bとを互いに重なり合うように形成することにより、引張り応力膜151と圧縮応力膜155bとが互いに重なった領域で、両応力印加膜を薄膜化しないで重ねた場合と比べて応力印加膜の膜厚の合計を低減させることができることである。すなわち、図5aに示す本実施形態の半導体装置において、引張り応力膜151bと圧縮応力膜155bとが重なった部分の応力印加膜の合計膜厚は、図6bに示す参考例に係る半導体装置において、引張り応力膜1151と圧縮応力膜1155とが重なった部分の応力印加膜の合計膜厚の例えば半分程度になっている。また、応力印加膜の形成後、図5bに示すコンタクトホール252の形成工程では、公知のリソグラフィー技術とドライエッチング技術を使用して、まずパッシベーション膜250のみをエッチングする。この際使用するドライエッチングは、パッシベーション膜250の下にある引張り応力膜151a、151b及び圧縮応力膜155a、155bに対して十分な選択比を持った条件で行われるので、引張り応力膜151a、151b及び圧縮応力膜155a、155bをエッチングストッパーとして用いることができる。従って、適切なオーバーエッチング条件を設定することで、たとえ半導体基板122上でパッシベーション膜250の厚みが場所ごとに異なっても、パッシベーション膜250のエッチング残りを生じることなくエッチングすることができる。その次に、下地の引張り応力膜151a、151b及び圧縮応力膜155a、155bをエッチングして、コンタクトホール252を半導体基板122上面又はゲート配線103上面まで開口する。しかしながら、図6aに示す参考例のように、半導体基板122及びゲート配線103でパッシベーション膜のエッチング時に引張り応力膜1151又は圧縮応力膜1155に覆われていない部分があると、パッシベーション膜のエッチング時にその部分でエッチングをストップできない。そのため、オーバーエッチングをする際に、半導体基板122やゲート配線103をエッチングしてしまう。従って、図6aに示す参考例に係る半導体装置では、引張り応力膜1151又は圧縮応力膜1155に覆われていない部分にはコンタクトホールを配置することができず、回路レイアウトが制約を受ける。その結果、チップサイズが大きくなり、半導体装置のコスト上昇を招いてしまう。これに対し、図6bに示す参考例では、DSL技術を適用した半導体装置において、エッチングストッパーとして用いられる引張り応力膜1151と圧縮応力膜1155とが、その端部において互いに重なり合うように形成されることで、オーバーエッチングの際にゲート配線等にダメージが生じるのを防いでいる。しかし、引張り応力膜1151と圧縮応力膜1155とが重なり合った部分では、エッチングストッパーの厚みが他の部分よりも厚くなるので、この場所にコンタクトホールを配置した場合、マスク1200を用いたパッシベーション膜1250のエッチング完了後に引張り応力膜1151及び圧縮応力膜1155をエッチングする際にエッチングが不十分となる。そのため、図6bに示す参考例に係る半導体装置においても引張り応力膜1151と圧縮応力膜1155とが重なった領域では良好なコンタクトホールを形成できず、回路レイアウトが制約を受ける。これに対し、本実施形態に係る半導体装置においては、図5bに示すように、薄膜化した引張り応力膜151bと圧縮応力膜155bとを互いに重なり合うように形成しているので、エッチングストッパーとして機能する膜の厚みを薄膜化されない引張り応力膜151aや圧縮応力膜155a単層の場合とほぼ同じ厚みとすることができる。従って、引張り応力膜151bと圧縮応力膜155bとが重ね合わされた領域にコンタクトホール252を配置しても、エッチングストッパーとして機能する引張り応力膜151b及び圧縮応力膜155bのエッチング時にエッチング不足が生じることがなく、良好なコンタクトホール252を形成することができる。上記二つの効果により、本実施形態に係る半導体装置のように、引張り応力膜の周辺部と圧縮応力膜の周辺部とを、それぞれ薄膜化した状態で重ね合わせることにより、ゲート配線上のシリサイド膜にダメージが生じるのを回避できるとともに、コンタクトホールを引張り応力膜と圧縮応力膜の重ねあわせ領域にも配置することができるようになる。図7は、以上の工程を経て得られる本実施形態の半導体装置を示す断面図であり、図8は、本実施形態の半導体装置を示す平面図である。なお図7、図8は、図5bに示す半導体装置からフォトレジスト156aを除去した状態を示している。以下、図7を用いて、本実施形態に係る半導体装置において、応力緩和領域がいかに形成されているかを説明する。図7に示すように、本実施形態の半導体装置においては、Nチャネル型MISFET形成領域101とPチャネル型MISFET形成領域102との境界近傍に、薄膜化された引張り応力膜151bと薄膜化された圧縮応力膜155bとが重なる領域161が存在する。この領域161のゲート幅方向の両側には、半導体基板122及びゲート配線103が引張り応力膜151bのみに覆われている領域162と、半導体基板122及びゲート配線103が圧縮応力膜155bのみに覆われている領域163とが形成されている。まず、領域162内では、膜厚の小さい引張り応力膜151bのみがゲート配線103を覆っているので、ゲート配線103内部に発生する応力は、引張り応力膜151aに覆われている領域164内でゲート配線103内部に発生する応力と同じ方向の応力であり、且つ約半分の大きさとなっている。すなわち、ゲート配線103の領域162が有する引張り応力は、領域164が有する引張り応力の約半分である。次に、領域161内では、ゲート配線103が引張り応力膜151bと圧縮応力膜155bの両方に覆われているため、応力がほぼキャンセルしあい、ゲート配線103内部の応力はほぼ0となる。そして、領域163内では、ゲート配線103は圧縮応力膜155bにのみ覆われているので、ゲート配線103内部に発生する応力は、圧縮応力膜155aに覆われている領域165の約半分となる。言い換えれば、領域163が有する圧縮応力は、領域165の有する圧縮応力の約半分である。このように、ゲート配線103内では、引張り応力方向をと定義した場合、領域164、162、161、163、165での応力比は概ね1:05:0:-05:-1となり、応力が領域162、161、及び163の三段階で緩和されていることが分かる。すなわち、それぞれ応力が緩和されている領域162と、領域161と、領域163とを合わせた領域160を応力緩和領域とみなすことができる。また、ゲート配線103におけるドーピング境界109は、必ずしも応力緩和領域である領域160内にある必要はないが、領域160内にあればより好ましい。さらに、ゲート配線103におけるドーピング境界109が、ゲート配線103内の応力がほぼ0となっている領域161内にあれば特に好ましい。これは、ドーピング境界109においては、ポリシリコン膜112の膜質と、ポリシリコン膜112上に形成されたシリサイド膜111の膜質が不連続に変化するため、この部分でゲート配線103が断線する危険性が最も高くなるからである。よって、ドーピング境界109を最もストレスの低い領域161内に置くことにより、ゲート配線103の断線を最も効果的に防止することができる。なお、図6bに示すように、引張り応力膜1151と圧縮応力膜1155とを部分的に薄膜化せずに各端部を重ね合わせた場合、その重なり領域ではゲート配線103に加わる応力を相殺してゲート配線103内の応力をほぼゼロにしうる。しかし、上述したように応力印加膜を薄膜化せず重ね合わせると、重ね合わせ部分ではコンタクトホールが良好に形成できなくなる。さらにこの場合、ゲート配線103内部での応力比は、重なり領域でのみ応力をほぼキャンセルできるだけなので、引張り応力膜1151のみが設けられた領域、応力印加膜が重ね合わされた領域、及び圧縮応力膜1155のみが設けられた領域でそれぞれゲート配線103内での応力比は1:0:-1となる。従って、各領域での応力変化が十分に小さくなっていない。また、図6aに示す参考例のように、引張り応力膜1151と圧縮応力膜1155とを間隔を空けて配置しても、引張り応力膜1151と圧縮応力膜1155との間に位置する領域下のゲート配線103内の応力はほぼ0とすることができるため、応力緩和としての効果はある。しかしながら、上述したように引張り応力膜1151と圧縮応力膜1155とを間隔を空けて配置すると、引張り応力膜1151と圧縮応力膜1155との間に位置する領域下では、コンタクトホール形成時に応力印加膜によるエッチングストップができない上、ポリシリコン膜112上のシリサイド膜111が後工程で露出されたままとなることでダメージを受けるおそれがある。さらにこの場合、空隙部分で応力を0にすることができるだけなので、引張り応力膜1151のみが設けられた領域、応力印加膜が重ね合わされた領域、及び圧縮応力膜1155のみが設けられた領域において、ゲート配線103内部の応力比は1:0:-1となる。従って、各領域の境界で応力変化を十分に小さくすることができない。以上のように本実施形態に係る方法によれば、二種類の応力印加膜を自己整合技術によってそれぞれ一部薄膜化することにより、ゲート配線103内部に発生する応力を三段階で緩和する応力緩和領域を形成できるので、ゲート配線103の断線を効果的に防止でき、低コストで高歩留り、且つ信頼性の高い半導体装置を提供することができる。なお、応力緩和領域である領域160には、素子分離領域106が設けられており、Nチャネル型MISFETのチャネル領域80及びPチャネル型MISFETのチャネル領域90の両方から十分に離れているので、引張り応力膜151aによるNチャネル型MISFETにおけるキャリア移動度の向上効果、及び圧縮応力膜155aによるPチャネル型MISFETにおけるキャリア移動度の向上効果は応力緩和領域を形成しない場合と同等である。なお、本実施形態では、引張り応力膜151を圧縮応力膜155の前に形成したが、この順番は逆でも同等の効果を得ることができる。以上の方法によって製造される本実施形態の半導体装置は、Nチャネル型MISFET形成領域101とPチャネル型MISFET形成領域102とが互いに隣接して形成された半導体基板122と、半導体基板122の上部に形成された素子分離領域106と、半導体基板122のNチャネル型MISFET形成領域101内に形成されたPウェル121と、半導体基板122のPチャネル型MISFET形成領域102内に形成されたNウェル120と、Nウェル120の上部であって素子分離領域106に囲まれた領域に形成されたP型の活性領域104と、半導体基板122Pチャネル型MISFET形成領域102の上部であって素子分離領域106に囲まれるとともに、素子分離領域106を間に挟んで活性領域104に隣接する領域に形成されたN型の活性領域105と、活性領域104上に形成されたゲート絶縁膜113aと、活性領域105上に形成されたゲート絶縁膜113bと、少なくともゲート絶縁膜113a上から素子分離領域106上を越えてゲート絶縁膜113b上にまで延伸するゲート配線103と、ゲート配線103の側面上に形成されたサイドウォールスペーサとを備えている。活性領域104のうちゲート配線103の両側方に位置する領域にはN型ソース/ドレイン領域図示せずが形成されており、活性領域105のうちゲート配線103の両側方に位置する領域にはP型ソース/ドレイン領域が形成されている。図7では、サイドウォールスペーサのうちNチャネル型MISFET形成領域101上に形成された部分を便宜的にサイドウォールスペーサ131aとして示し、サイドウォールスペーサのうちPチャネル型MISFET形成領域102上に形成された部分をサイドウォールスペーサ131bとして示している。ゲート配線103は、活性領域104、105上及び素子分離領域106上に形成されたポリシリコン膜112と、ポリシリコン膜112上に形成されたシリサイド膜111とで構成されている。ゲート配線103のうち活性領域104上に位置する部分は、Nチャネル型MISFETのゲート電極となっており、ゲート配線103のうち活性領域105上に位置する部分は、Pチャネル型MISFETのゲート電極となっている。また、ゲート配線103のうちNチャネル型MISFET形成領域101上に形成された部分にはN型不純物が導入され、ゲート配線103のうちPチャネル型MISFET形成領域102上に形成された部分にはP型不純物が導入されている。図7等では、ゲート配線103において、異なる導電型の不純物が導入された部分同士の境界を、ドーピング境界109として図示している。また、活性領域104のうちゲート配線103の両側方に位置する領域にはN型エクステンション領域及びN型ソース/ドレイン領域図示せずが形成されており、活性領域104のうち2つのN型ソース/ドレイン領域に挟まれ、ゲート配線103の直下に位置する領域にはNチャネル型MISFETのチャネル領域80が形成されている。活性領域105のうちゲート配線103の両側方に位置する領域にはP型エクステンション領域及びP型ソース/ドレイン領域図示せずが形成されており、活性領域105のうち2つのP型ソース/ドレイン領域に挟まれ、ゲート配線103の直下に位置する領域にはPチャネル型MISFETのチャネル領域90が形成されている。また、活性領域104を含むNチャネル型MISFET形成領域101上には、ゲート配線103の一部及びサイドウォールスペーサ131aを少なくとも覆う引張り応力膜151が形成されており、活性領域105を含むPチャネル型MISFET形成領域102上には、ゲート配線103の一部及びサイドウォールスペーサ131bを少なくとも覆う圧縮応力膜155が形成されている。引張り応力膜151のうち周辺部分は他の部分に比べて薄膜化されており、この薄膜化された部分すなわち引張り応力膜151bは、例えばNチャネル型MISFET形成領域101とPチャネル型MISFET形成領域102との境界ドーピング境界109上を少なくとも覆っている。引張り応力膜151のうち薄膜化されていない部分すなわち引張り応力膜151aは、少なくとも活性領域104及びその上のゲート配線103を覆っている。チャネル領域80には、ゲート配線103の一部であるゲート電極を介して引張り応力膜151aから印加された応力が印加されるので、チャネル領域80内には引張り歪みが生じる。圧縮応力膜155のうち周辺部分は他の部分に比べて薄膜化されており、この薄膜化された部分すなわち圧縮応力膜155bは、例えばドーピング境界109と同じ位置にあるNチャネル型MISFET形成領域101とPチャネル型MISFET形成領域102との境界上を少なくとも覆っている。圧縮応力膜155のうち薄膜化されていない部分すなわち圧縮応力膜155aは、少なくとも活性領域105及びその上のゲート配線103を覆っている。チャネル領域90には、ゲート配線103の一部であるゲート電極を介して圧縮応力膜155aから印加された応力が印加されるので、チャネル領域90内には圧縮歪みが生じる。さらに、上述のように、引張り応力膜151bと圧縮応力膜155bとは、引張り応力膜151上のエッチングストップ膜153を介して一部が重ね合わされている。上述のように、ゲート配線103は、応力印加膜のうち引張り応力膜151bのみに覆われた領域162、引張り応力膜151bと圧縮応力膜155bとが重なった領域161、及び応力印加膜のうち圧縮応力膜155bのみに覆われた領域163で構成された領域160を有している。この領域160は、両応力印加膜から受ける合計の応力が緩和された応力緩和領域となっている。ゲート配線103におけるドーピング境界109がこの領域160内にあれば、図6a、bに示す参考例に係る半導体装置に比べてドーピング境界109付近におけるゲート配線103内部の応力を効果的に低減することができるので、シリサイド膜111の破損、ゲート配線103の断線等の不具合の発生頻度を大幅に低減することが可能となる。また、領域161では、上述のようにコンタクトホールを形成することが可能となっているので、設計の自由度を向上させることもできる。なお、本実施形態では、領域161においてゲート配線103が有する応力はほぼゼロである例について説明したが、引張り応力膜151bの膜厚と圧縮応力膜155bの膜厚によっては、領域162及び領域163よりも低減された範囲内で領域161が引張り応力又は圧縮応力を有することがある。第2の実施形態図10a~c、図11a~cは、本発明の第2の実施形態に係る半導体装置の製造方法において、応力印加膜を形成した後の工程を示す断面図である。以下、本実施形態の半導体装置の製造方法について説明する。まず、図10aに示す工程で、引張り応力膜151を約50nmの厚さで形成する工程までは第1の実施形態と共通である図2a参照。この引張り応力膜151の形成後、例えばシリコン酸化物からなるエッチングストップ膜170を引張り応力膜151上に形成する。次いで、Nチャネル型MISFET形成領域101を覆うようにフォトレジスト171をパターニングする。次に、図10bに示すように、フォトレジスト171をマスクとする公知のエッチング技術を用いて、エッチングストップ膜170及び引張り応力膜151を部分的に除去し、Nチャネル型MISFET形成領域101を覆う引張り応力膜151cと、その上のエッチングストップ膜170aを形成する。次に、図10cに示すように、フォトレジスト171を除去した後、半導体基板122上の全面に圧縮応力膜172を約50nmの厚さで形成する。次いで、Pチャネル型MISFET形成領域102を覆うようにフォトレジスト173をパターニングする。次に、図11aに示すように、フォトレジスト173をマスクとして、エッチングストップ膜170に対して十分な選択比を持った条件でエッチングを行って、圧縮応力膜172を部分的に除去し、圧縮応力膜172aを形成する。ここで、圧縮応力膜172aは、活性領域104と活性領域105との間に位置する素子分離領域106の上方で、引張り応力膜151cと一部重なるように形成される。その後、フォトレジスト173を除去する。なお、本工程で、引張り応力膜151cと圧縮応力膜172aとが重ね合わされた領域のゲート幅方向の長さは、デザインルールに応じて適宜設定される。次に、図11bに示すように、フォトレジスト174を形成後、半導体装置において応力緩和領域となる領域176を開口するようにフォトレジスト174をパターニングする。領域176は、引張り応力膜151cと圧縮応力膜172aとが重なった領域と、そのゲート幅方向の両側にある引張り応力膜151cのみが設けられた領域及び圧縮応力膜172aのみが設けられた領域とを含む。本実施形態の方法ではゲート配線103の幅を50nmとしているが、領域176のゲート幅方向の長さはゲート配線幅の2~4倍程度とするのが好ましい。その後、フォトレジスト174をマスクにして、応力緩和元素イオン175を注入する。応力緩和元素としては、Siよりも原子半径が大きいものが望ましく、例えばGe、Si、As、In、Sbなどが好ましく用いられる。ただし、応力緩和元素としてSiを用いてもよい。また、本工程でイオン注入の条件としては、引張り応力膜151cと圧縮応力膜172aの厚みを考慮し、両応力印加膜下のゲート配線103内のシリサイド膜111や、Nチャネル型MISFETのN型ソース/ドレイン領域上のシリサイド膜図示せず及びPチャネル型MISFETのP型ソース/ドレイン領域上のシリサイド膜に、注入されたイオンが達しない条件とする。具体的には、イオン注入エネルギーを5KeV~100KeV、ドーズ量を05×1014~10×1015/cm2程度の範囲に設定する。このイオン注入の結果、例えば引張り応力膜151cと圧縮応力膜172aとしてシリコン窒化膜SiNを用いた場合、注入された応力緩和元素イオン175がSi-N結合を切断し、応力緩和元素イオン175が注入された領域の引張り応力膜151cと圧縮応力膜172aの応力を局所的に緩和又は解消できる。次に、図11cに示すように、フォトレジスト174を除去することで、本実施形態の半導体装置を作製できる。以上の方法で作製された本実施形態の半導体装置は、引張り応力膜151cと圧縮応力膜172aの構成が異なっており、それ以外の構成は図7aに示す第1の実施形態と同じである。図11cに示すように、ゲート配線103は、引張り応力膜151cのうち引張り応力が緩和されていない部分のみに覆われた領域180と、引張り応力膜151cのうち応力緩和元素イオン175の注入により引張り応力が緩和された部分のみに覆われた領域177と、引張り応力膜151cと圧縮応力膜172aのうち応力緩和元素イオン175の注入により圧縮応力が緩和された部分とに重ねて覆われた領域178と、圧縮応力膜172aのうち圧縮応力が緩和された部分のみに覆われた領域179と、圧縮応力膜172aのうち圧縮応力が緩和されていない部分のみに覆われた領域181とを有することになる。領域177、179ではゲート配線103内の応力が、領域180、181でのゲート配線103内の応力に比べて大きく低減されている。また、領域178では、引張り応力膜151cから印加される応力から、圧縮応力膜172aの緩和後の応力を引いた分の応力がゲート配線103に加わるが、領域180、181に比べるとゲート配線103が受ける応力は小さくなっている。以上のように、本実施形態では領域177、領域178、領域179を合わせた領域176を応力緩和領域として形成することができる。このため、応力緩和領域でのゲート配線103の断線の発生を抑えることができる。また、ゲート配線103におけるドーピング境界109は、応力緩和領域である領域176内にあることが好ましい。これはポリシリコン膜112の膜質と、ポリシリコン膜112上に形成したシリサイド膜111の膜質がドーピング境界109付近で不連続に変化するため、この部分でゲート配線103の断線が発生しやすくなっているからである。なお、本実施形態の半導体装置では、引張り応力膜151cと圧縮応力膜172aとが第1の実施形態の半導体装置と異なり、薄膜化されることなく重ねあわされている。このため、本実施形態の半導体装置では、コンタクトホールを形成する際のレイアウト上の自由度は低下する。しかしながら、応力緩和の度合を応力緩和元素イオン175の注入条件によってきめ細かくコントロールすることができ、なおかつフォトレジストを使用したイオン注入法を用いることで局所的な応力緩和ができるので、応力緩和領域自体のレイアウト自由度は高くなる。なお、本実施形態に係る製造方法では、引張り応力膜151を圧縮応力膜172の前に形成したが、この順番は逆でも同等の効果が得られる。また、図11cに示す工程以降では、コンタクトホール及びコンタクトプラグの形成、配線形成等のプロセスを経て半導体装置を完成させる。以上のように、本実施形態の半導体装置の製造方法によれば、応力緩和元素イオン175の注入により応力印加膜から加わる応力を、ゲート配線103内で局所的に解消又は緩和できるため、ゲート配線103内に自由度の高い応力緩和領域を設定でき、高歩留りで、且つ信頼性高い半導体装置を実現できる。第3の実施形態図12a~c、図13a、bは、本発明の第3の実施形態に係る半導体装置の製造方法において、応力印加膜を形成した後の工程を示す断面図である。また、図13cは、図13bに示す工程における半導体装置を示す平面図である。以下、本実施形態の半導体装置の製造方法について説明する。まず、図12aに示す工程は、半導体基板122上にNチャネル型MISFET形成領域101とPチャネル型MISFET形成領域102とを形成し、その上にそれぞれNチャネル型MISFET又はPチャネル型MISFETを形成するところまでは第1の実施形態に係る方法と同一である。ただし、N型ソース/ドレイン領域132上、P型ソース/ドレイン領域142上、及びポリシリコン膜112上にシリサイド膜134、144、111を形成する工程はまだ行っていない。次に、Nチャネル型MISFET及びPチャネル型MISFETを形成後、半導体基板122上の全面に引張り応力膜201を、例えば50nmの厚さで形成する。引張り応力膜201としては、例えば熱化学気相成長法又はLPCVD法により形成されたシリコン窒化膜を用いてもよい。あるいは、PECVD法によりシリコン酸窒化膜SiON膜を形成した後にアニーリングを行う方法で引張り応力膜201を形成してもよい。また、引張り応力膜201は、引張り応力を印加するシリコン酸化膜であってもよい。引張り応力膜201を形成後、フォトレジスト202を少なくともNチャネル型MISFET形成領域101を覆うようにパターニングする。なお、Pチャネル型MISFET形成領域102上には、Nチャネル型MISFET形成領域101との境界付近を除きフォトレジスト202は形成されない。すなわち、フォトレジスト202は、ゲート配線103におけるドーピング境界109から平面距離にして所定の距離例えばポリシリコン膜112の幅ゲート長の1~3倍程度だけPチャネル型MISFET形成領域102側に入った領域上まで形成される。次に、図12bに示すように、フォトレジスト202をマスクとする公知のエッチング技術を用いて、Nチャネル型MISFET形成領域101上及びPチャネル型MISFET形成領域102のうちNチャネル型MISFET形成領域101との境界からの距離が例えばゲート長の1~3倍以内の領域上に、パターニングされた引張り応力膜201aを形成する。次に、図12cに示すように、フォトレジスト202の表面部分をアッシングすることによりフォトレジスト202を後退させ、フォトレジスト202よりもサイズが小さいフォトレジスト202aを形成する。次に、図13aに示すように、引張り応力膜201aのうちフォトレジスト202aに覆われず、露出した部分を膜厚方向に一部のみエッチングし、当該露出部分の膜厚を薄くする。ここで、図13aでは、引張り応力膜201aにおいて薄膜化された部分を引張り応力膜201bとして示す。本工程でエッチングされずに残された引張り応力膜201bの厚さは、例えば30nmとする。このような構成とすることにより、引張り応力膜201bがその下のポリシリコン膜112に及ぼす応力を、引張り応力膜201aがその下のポリシリコン膜112に及ぼす応力の約半分程度に緩和することができる。また、引張り応力膜201bの長さはゲート電極であるポリシリコン膜112の幅ゲート長の1~3倍程度が好ましい。このように、引張り応力膜201bは、フォトレジスト202の後退による自己整合技術により形成されるので、後退量を精度良くコントロールすることが可能である。さらに、加工のための追加工程数も少なくて済むため、応力緩和領域を低コストで形成することができる。続いて、図13b、cに示すように、フォトレジスト202aを除去する。この後、RapidThermalAnnealRTAにより、半導体基板122全体を、例えば1000°Cで熱処理する。このとき、引張り応力膜201aと引張り応力膜201bから印加される引張り応力が、ポリシリコン膜112の領域204、203にそれぞれ記憶され、さらにNチャネル型MISFETのチャネル領域80に、引張り応力膜201aから印加された応力により生じた歪みが記憶される。次に、図示しないが、引張り応力膜201aと引張り応力膜201bとを除去してから、公知の方法でポリシリコン膜112の上面部分と、N型ソース/ドレイン領域及びP型ソース/ドレイン領域の上面部分とをシリサイド化することで、シリサイド膜を形成する。その後、公知の方法によりコンタクトホールの形成、コンタクトプラグの形成、配線形成等のプロセスを経て半導体装置を完成させる。コンタクトホールを形成する際には、別途エッチングストッパーを設けてもよい。なお、以上の工程で形成されるゲート配線は、ポリシリコン膜112とその上に形成されたシリサイド膜とで構成されるが、シリサイド膜が形成されず、ゲート配線がポリシリコン膜のみで構成されてもよい。ここで、図13bに示す工程において、ゲート配線を構成するポリシリコン膜112は、図13bに示すように、引張り応力膜201aに覆われた領域204、引張り応力膜201bに覆われ、引張り応力が緩和された領域203、及び引張り応力膜201aにも引張り応力膜201bにも覆われていない領域205の3つの領域に分けられる。領域204、203、205においてポリシリコン膜112に加わる引張り応力の大きさの比は概ね1:05:0となり、引張り応力膜201bに覆われて応力緩和された領域203を設けない場合に比べると、ゲート配線の各領域の境界での応力変化量が大幅に低減されていることが分かる。領域204、203、205においてポリシリコン膜112に加わる引張り応力は、上述の方法で作製された半導体装置のゲート配線に記憶される。なお、ゲート配線ポリシリコン膜112におけるドーピング境界109は、応力緩和領域である領域203内にあることが好ましい。これは、ポリシリコン膜112と、ポリシリコン膜112上のシリサイド膜の膜質が、ドーピング境界109において不連続に変化するため、この部分でゲート配線が断線する危険性が最も高くなるからである。よって、ドーピング境界109を最もストレスの低い領域203内に設けることにより、ゲート配線103の断線を最も効果的に防止することができる。以上のように、本実施形態の半導体装置によれば、SMTを歪み印加技術として使用する際にも、応力印加膜の端部を自己整合技術を用いて薄膜化することにより、ゲート配線内に応力緩和領域を形成することができるので、ゲート配線内部の応力急変によるゲート配線の断線を効果的に防止することができ、低コストで高歩留り且つ信頼性の高い半導体装置を実現できる。なお、本実施例形態に係る半導体装置では、Nチャネル型MISFETのチャネル領域80に引張り応力膜201a、201bを使用して引張り応力を記憶させる例を示したが、この引張り応力膜201a、201bに代えて圧縮応力膜を形成し、Pチャネル型MISFETのチャネル領域90に圧縮応力膜を利用して圧縮応力を記憶させてもよい。また、図7に示すような、端部が薄膜化された形状の引張り応力膜と、端部が薄膜化された形状の圧縮応力膜とを当該端部同士で重ねて形成した後に約1000°Cで熱アニールしてこれらの応力印加膜から印加される応力をチャネル領域80、90及びゲート配線に記憶させてもよい。なお、本実施形態では図13bに示す工程の後、引張り応力膜201a、201bを除去し、シリサイド膜の形成を行っているが、図12aに示す工程で引張り応力膜201を形成する前にあらかじめシリサイド膜を形成しておき、且つ図13bに示す工程の後に引張り応力膜201a、201bの除去を行わない場合でも、Nチャネル型MISFETの移動度の向上を図りつつ、ゲート配線における各領域間での応力変化を緩和することができる。第4の実施形態図14a~c、図15は、本発明の第4の実施形態に係る半導体装置の製造方法において、応力印加膜を形成した後の工程を示す断面図である。まず、図14aに示す工程では、第3の実施形態の方法における図12aに示す工程と同様に、活性領域104上にNチャネル型MISFETを形成し、活性領域105上にPチャネル型MISFETを形成する。なお、N型ソース/ドレイン領域上、P型ソース/ドレイン領域上、及びポリシリコン膜112上にシリサイド膜を形成する工程はまだ行っていない。次に、半導体基板122上の全面に引張り応力膜400を、例えば50nmの厚さで成膜する。引張り応力膜400としては、例えば熱化学気相成長法又はLPCVD法により形成されたシリコン窒化膜を用いてもよい。あるいは、PECVD法によりシリコン酸化窒化膜を形成した後にアニーリングを行う方法で引張り応力膜201を形成してもよい。また、引張り応力膜201は、引張り応力を印加するシリコン酸化膜であってもよい。本実施形態では、引張り応力膜400としてシリコン窒化膜を用いる。引張り応力膜400の形成後、半導体装置において応力緩和領域となる領域403に開口が設けられたフォトレジスト401を引張り応力膜400上に形成する。続いて、フォトレジスト401をマスクとして、応力緩和元素イオン402を引張り応力膜400に注入する。応力緩和元素としては、Siよりも原子半径が大きいものが望ましく、例えばGe、Si、As、In、Sbなどが好ましく用いられる。ただし、応力緩和元素としてSiを用いてもよい。ここで、イオン注入の条件は、引張り応力膜400の厚みを考慮し、活性領域104、105の上面及びポリシリコン膜112の上面にまで注入されたイオンが達しないように設定する。具体的には、イオン注入エネルギーを5Kev~100Kev、ドーズ量を05×1014~10×1015/cm2程度の範囲にする。このイオン注入の結果、注入された応力緩和元素イオン402が引張り応力膜400中のSi-N結合を切断し、引張り応力膜の応力を局所的に緩和又は解消する。本実施形態では、領域403内の引張り応力膜400の引張り応力が、それ以外の領域の引張り応力に対して約半分となるよう応力緩和元素イオン402の注入条件を調整する。次に、図14bに示すように、フォトレジスト401を除去した後、引張り応力膜400上にフォトレジスト404を形成した後、当該フォトレジスト404をパターニングする。フォトレジスト404は、少なくともNチャネル型MISFET形成領域101を覆うよう形成する。次に、図14cに示すように、フォトレジスト404をマスクとして引張り応力膜400を公知のエッチング技術を用いて選択的に除去し、活性領域104を含むNチャネル型MISFET形成領域101を覆う引張り応力膜400aを形成する。次に、フォトレジスト404を除去して図15に示す状態の半導体装置を得る。ゲート電極を構成するポリシリコン膜112は、引張り応力膜400aのうち応力緩和元素が注入されていない部分に覆われた領域406と、引張り応力膜400aのうち応力緩和元素が注入された部分に覆われた領域405と、引張り応力膜400aに覆われていない領域407との3つの領域に分けられる。この領域406、405、407でポリシリコン膜112に加わる引張り応力の大きさはおおよそ1:05:0となり、応力緩和元素が注入された引張り応力膜400aに覆われた領域405を設けない場合に比べると、ポリシリコン膜112における領域境界での応力変化量が大幅に緩和されていることが分かる。この後、RTAにより半導体基板122全体を例えば1000°Cで熱処理する。このとき、引張り応力膜400aにより加えられる引張り応力が、ポリシリコン膜112の領域406、405にそれぞれ記憶され、さらにNチャネル型MISFETのチャネル領域80にも引張り応力膜400aにより加えられる引張り応力が記憶される。次に、引張り応力膜400aを除去してから、ポリシリコン膜112の上面部分と、N型ソース/ドレイン領域及びP型ソース/ドレイン領域の上面部分とをシリサイド化することで、シリサイド膜を形成する図示せず。その後、公知の方法によりコンタクトホールの形成、コンタクトプラグの形成、配線形成等のプロセスを経て半導体装置を完成させる。ポリシリコン膜112と、その上に形成されたシリサイド膜とでゲート配線が構成される。ここで、ゲート配線ポリシリコン膜112におけるドーピング境界109は、応力緩和領域である領域405内にあることが好ましい。これは、ポリシリコン膜112と、ポリシリコン膜112上のシリサイド膜111の膜質が、ドーピング境界109において不連続に変化するため、この部分でゲート配線が断線する危険性が最も高くなるからである。よって、ドーピング境界109を最もストレスの低い領域405内に設けることにより、ゲート配線103の断線を最も効果的に防止することができる。以上のように本実施形態の半導体装置によれば、SMTを歪み印加技術として使用する際にも、応力印加膜の端部に応力緩和元素イオンを注入することにより、ゲート配線内に応力緩和領域を形成することができるので、ゲート配線内部で応力が急激に変化することによるゲート配線の断線を効果的に防止することができる。このため、本実施形態の製造方法によれば、歩留りが高く、且つ信頼性の高い半導体装置を実現することができる。また、応力緩和領域を形成するために応力緩和元素イオンを使用する本実施形態のような方法によると、応力緩和元素イオンの注入条件により、応力緩和の程度を容易にコントロールすることができる。さらに、フォトレジスト401により微細な注入領域を設定できるため、レイアウト自由度の高い、微細な応力緩和領域を形成することができるので、歩留りが高く、且つ信頼性の高い半導体装置を実現できる。なお、本実施形態の方法では、Nチャネル型MISFETのチャネル領域80に引張り応力膜を使用して引張り応力を記憶させる例を示したが、同様の方法によりPチャネル型MISFETのチャネル領域90に圧縮応力膜を使用して歪みを記憶させる場合でも、圧縮応力膜の端部に応力緩和元素イオンを注入することにより同様の効果を得られる。また、本実施形態では図15に示す工程の後、引張り応力膜201a、201bを除去し、シリサイド膜の形成を行っているが、図14aに示す工程で引張り応力膜400を形成する前にあらかじめシリサイド膜を形成しておき、且つ図15に示す工程の後に引張り応力膜201a、201bの除去を行わない場合でも、Nチャネル型MISFETの移動度の向上を図りつつ、ゲート配線における各領域間での応力変化を緩和することができる。なお、以上で説明した半導体装置の構成及び製造方法において、各部材の構成材料やサイズ、形状、部材の形成順序などは本発明の趣旨を逸脱しない範囲において適宜変更可能である。例えば、第1の実施形態に係る半導体装置において、ゲート配線103はポリシリコン膜112及びシリサイド膜111とで構成されているが、ゲート配線103は、いわゆるゲートファーストプロセスで製造される金属材料等で構成されていても、第1の実施形態の半導体装置と同様の断線防止効果が得られる。また、以上では半導体装置がMISFETを有する場合について説明したが、MISFETに代えてゲート配線ゲート電極を有する他の半導体素子を有している場合にも、各実施形態に係る構造は適用できる。