"抵抗変化型不揮発性記憶素子とスイッチ素子とが直列に接続されたメモリセルに対してフォーミング用の電圧パルスを印加することにより、前記抵抗変化型不揮発性記憶素子を、製造後に電圧が印加されていない初期状態から、前記抵抗変化型不揮発性記憶素子の抵抗値が前記初期状態よりも低い範囲にあり、かつ印加される通常動作用の電圧パルスの極性によって高抵抗状態と低抵抗状態とを可逆的に遷移可能な動作可能状態に変化させるフォーミング方法であって、前記抵抗変化型不揮発性記憶素子は、前記スイッチ素子と接続された第1電極と、第2電極と、前記第1電極及び前記第2電極に挟まれた遷移金属酸化物層とを有し、前記遷移金属酸化物層は、前記第1電極と接する酸素不足型の第1の遷移金属酸化物層と、前記第2電極と接し前記第1の遷移金属酸化物層よりも小さい酸素不足度をもつ第2の遷移金属酸化物層とで構成され、前記抵抗変化型不揮発性記憶素子は、通常動作時において、前記第2電極を基準として前記第1電極に対して、第1の閾値電圧以上の正の第1書き込み電圧パルスが印加されると前記低抵抗状態に遷移し、前記第1電極を基準として前記第2電極に対して第2の閾値電圧以上の正の第2書き込み電圧パルスが印加されると高抵抗状態に遷移する特性と、前記初期状態において、前記第1電極と前記第2電極との間に第1の絶対値以上の振幅を有する第1フォーミング用電圧が印加され、当該第1フォーミング用電圧が印加される累積時間が第1の所定時間を超えたときに、前記抵抗変化型不揮発性記憶素子が、前記初期状態から、通常動作用電圧が印加されるに応じて高抵抗状態と低抵抗状態とを可逆的に遷移可能な第1動作可能状態に変化する第1フォーミングが起こり、かつ、前記第1フォーミング用電圧を印加したときに前記抵抗変化型不揮発性記憶素子に流れる電流が大きいほど当該第1の所定時間が減少する特性と、前記第1フォーミング後の前記第1動作可能状態において、さらに、前記第1電極と前記第2電極との間に第2フォーミング用電圧が印加され、当該第2フォーミング用電圧が印加される累積時間が第2の所定時間を超えたときに、前記抵抗変化型不揮発性記憶素子が、前記第1動作可能状態から、前記第1動作可能状態で遷移可能な低抵抗状態における抵抗値よりもさらに抵抗値が低い低抵抗状態に遷移可能な第2動作可能状態に変化する第2フォーミングが起こる特性と、を有し、前記フォーミング方法は、前記抵抗変化型不揮発性記憶素子が前記初期状態にあるときに、前記第1フォーミングが起こるまで、前記第1電極と前記第2電極との間に前記第1フォーミング用電圧を印加する第1フォーミングステップと、前記第1フォーミング後の前記第1動作可能状態において、前記第2フォーミングが起こるまで、前記第1電極と前記第2電極との間に前記第2フォーミング用電圧を印加する第2フォーミングステップと、を含む抵抗変化型不揮発性記憶素子のフォーミング方法。前記第1フォーミングステップは、前記抵抗変化型不揮発性記憶素子を前記初期状態から前記第1動作可能状態に変化させるために、前記第1電極と前記第2電極との間に、前記第1の絶対値以上の振幅を有し、かつ、第1のパルス幅を有する第1電圧パルスを、前記第1フォーミング用電圧として印加する第1電圧印加ステップと、前記第1電圧印加ステップにおける前記第1電圧の印加によって前記第1フォーミングが完了したか否かを判断する第1判断ステップと、を含み、前記第1電圧印加ステップは、前記第1判断ステップで前記第1フォーミングが完了していないと判断された場合に再度実行され、後続の前記第1電圧印加ステップでは、前記第1電極と前記第2電極間に、前記第1の絶対値以上の振幅を有し、かつ、直前の前記第1電圧印加ステップで印加した第1電圧パルスのパルス幅よりも長いパルス幅を有する新たな第1電圧パルスを印加し、前記第2フォーミングステップは、前記抵抗変化型不揮発性記憶素子を前記第1フォーミング後の前記第1動作可能状態から前記第2動作可能状態に変化させるために、前記第1電極と前記第2電極との間に第2電圧パルスを、前記第2フォーミング用電圧として印加する第2電圧印加ステップと、前記第2電圧印加ステップにおける前記第2電圧パルスの印加によって前記第2フォーミングが完了したか否かを判断する第2判断ステップと、を含み、前記第2電圧印加ステップは、前記第2判断ステップで前記第2フォーミングが完了していないと判断された場合に再度実行される請求項1に記載の抵抗変化型不揮発性記憶素子のフォーミング方法。前記1判断ステップでは、前記第2電極を基準として前記第1電極に対して第1の閾値電圧以上の正の第3書き込み電圧パルスを前記抵抗変化型不揮発性記憶素子に印加した後、前記抵抗変化型不揮発性記憶素子が前記初期抵抗状態よりも抵抗値が低い抵抗状態にあるか否かを判断することによって、前記第1フォーミングが完了したか否かを判断する請求項2に記載の抵抗変化型不揮発性記憶素子のフォーミング方法。前記第2判断ステップでは、前記第2電極を基準として前記第1電極に対して第1の閾値電圧以上の正の第4書き込み電圧パルスを前記抵抗変化型不揮発性記憶素子に印加した後、前記抵抗変化型不揮発性記憶素子が前記第2動作可能状態でのみ遷移可能な低抵抗状態にあるか否かを判断することによって、前記第2フォーミングが完了したか否かを判断する請求項2に記載の抵抗変化型不揮発性記憶素子のフォーミング方法。前記第1判断ステップと前記第1電圧印加ステップとは、前記第1判断ステップで前記第1フォーミングが完了したと判断されるまで、繰り返される請求項2又は請求項3に記載の抵抗変化型不揮発性記憶素子のフォーミング方法。前記第2判断ステップと前記第2電圧印加ステップとは、前記第2判断ステップで前記第2フォーミングが完了したと判断されるまで、繰り返される請求項2又は請求項4に記載の抵抗変化型不揮発性記憶素子のフォーミング方法。前記第3書き込み電圧パルスまたは前記第4書き込み電圧パルスのパルス幅は、前記前記第1書き込み電圧パルスのパルス幅と同一である請求項4に記載の抵抗変化型不揮発性記憶素子のフォーミング方法。前記第1電極と前記第2電極とは異なる材料で構成され、前記第2電極は、イリジウムIr、又は、IrとPtの合金で構成される請求項1から請求項7のいずれか1項に記載の抵抗変化型不揮発性記憶素子のフォーミング方法。前記第1の遷移金属酸化物層は、TaOxで表される組成を有する層であり、前記第2の遷移金属酸化物層は、TaOyただし、x<yで表される組成を有する層である請求項1から請求項8のいずれか1項に記載の抵抗変化型不揮発性記憶素子のフォーミング方法。抵抗変化型不揮発性記憶素子とスイッチ素子とが直列に接続されたメモリセルを用いた抵抗変化型不揮発性記憶装置であって、前記抵抗変化型不揮発性記憶素子は、前記スイッチ素子と接続された第1電極と、第2電極と、前記第1電極及び前記第2電極に挟まれた遷移金属酸化物層とを有し、前記遷移金属酸化物層は、前記第1電極と接する酸素不足型の第1の遷移金属酸化物層と、前記第2電極と接し、前記第1の遷移金属酸化物層よりも小さい酸素不足度をもつ第2の酸素不足型の遷移金属酸化物層とで構成され、前記抵抗変化型不揮発性記憶素子は、前記第2電極を基準として前記第1電極に対して第1の閾値電圧以上の正の第1書き込み電圧パルスが印加されると低抵抗状態に遷移し、前記第1電極を基準として前記第2電極に対して第2の閾値電圧以上の正の第2書き込み電圧パルスが印加されると高抵抗状態に遷移する特性と、前記初期状態において、前記第1電極と前記第2電極との間に第1の絶対値以上の振幅を有する第1フォーミング用電圧が印加され、当該第1フォーミング用電圧が印加される累積時間が第1の所定時間を超えたときに、前記抵抗変化型不揮発性記憶素子が、前記初期状態から、通常動作用電圧が印加されるに応じて高抵抗状態と低抵抗状態とを可逆的に遷移可能な第1動作可能状態に変化する第1フォーミングが起こり、かつ、前記第1フォーミング用電圧を印加したときに前記抵抗変化型不揮発性記憶素子に流れる電流が大きいほど当該第1の所定時間が減少する特性と、前記第1フォーミング完了後の前記第1動作可能状態において、さらに、前記第1電極と前記第2電極との間に第2フォーミング用電圧が印加され、当該第2フォーミング用電圧が印加される累積時間が第2の所定時間を超えたときに、前記抵抗変化型不揮発性記憶素子が、前記第1動作可能状態から、前記第1動作可能状態で遷移可能な低抵抗状態における抵抗値よりもさらに抵抗値が低い低抵抗状態に遷移可能な第2動作可能状態に変化する第2フォーミングが起こる特性と、を有し、前記抵抗変化型不揮発性記憶装置は、前記抵抗変化型不揮発性記憶素子とスイッチ素子とが直列に接続された複数のメモリセルから構成されるメモリセルアレイと、前記メモリセルアレイの中から、少なくとも1つメモリセルを選択する選択部と、前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子が高抵抗状態か低抵抗状態かを判定するセンスアンプと、前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子に印加するための前記第1の絶対値以上の振幅を有するフォーミング用電圧パルスを発生するフォーミング用電圧パルス発生部と、前記抵抗変化型不揮発性記憶素子が前記初期状態よりも抵抗値が低い前記第1フォーミング完了後の抵抗状態にあるかどうかを判定するフォーミング完了検知部と、前記フォーミング完了検知部が、前記第1フォーミング完了を検知してから所定時間後に最終的にフォーミング完了信号を生成するフォーミング完了信号生成部と、から構成される自動フォーミング部と、アドレス信号を順次自動生成し、そのアドレス信号に応じて前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子に前記第1フォーミング及び前記第2フォーミングを発生させるために、前記自動フォーミング部を制御する自動フォーミング制御部と、を備え、前記自動フォーミング部は、前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子に、1回のパルス印加で前記第1フォーミングと前記第2フォーミングとを起こすために、前記第1電極と前記第2電極との間に前記所定電圧よりも大きい振幅を有する前記フォーミング用電圧パルスを前記第1フォーミングパルスとして印加しながら、前記フォーミング完了検知部が、前記抵抗変化型不揮発性記憶素子が前記第1フォーミング完了後の抵抗状態に遷移したと判定すると、前記フォーミング用電圧パルスを前記第2フォーミングパルスとして印加し続けながら、当該遷移したと判定してから前記所定時間後にフォーミング完了信号を生成すると共に、前記フォーミング用電圧パルスの印加を停止し、前記選択されたメモリセルのフォーミングを終了する抵抗変化型不揮発性記憶装置。前記フォーミング用電圧パルスの印加では、印加可能な電流量が、所定電流以下に制限されていることを特徴とする請求項10に記載の抵抗変化型不揮発性記憶装置。前記フォーミング完了信号生成部は、n2以上の整数段のシフトレジスタ回路と、各段の前記シフトレジスタ回路の出力が全て入力されたAND回路とから構成される請求項10又は請求項11に記載の抵抗変化型不揮発性記憶装置。抵抗変化型不揮発性記憶素子とスイッチ素子とが直列に接続されたメモリセルを用いた抵抗変化型不揮発性記憶装置であって、前記抵抗変化型不揮発性記憶素子は、前記スイッチ素子と接続された第1電極と、第2電極と、前記第1電極及び前記第2電極に挟まれた遷移金属酸化物層とを有し、前記遷移金属酸化物層は、前記第1電極と接する酸素不足型の第1の遷移金属酸化物層と、前記第2電極と接し、前記第1の遷移金属酸化物層よりも小さい酸素不足度をもつ第2の酸素不足型の遷移金属酸化物層とで構成され、前記抵抗変化型不揮発性記憶素子は、前記第2電極を基準として前記第1電極に対して第1の閾値電圧以上の正の第1書き込み電圧パルスが印加されると低抵抗状態に遷移し、前記第1電極を基準として前記第2電極に対して第2の閾値電圧以上の正の第2書き込み電圧パルスが印加されると高抵抗状態に遷移する特性と、前記初期状態において、前記第1電極と前記第2電極との間に第1の絶対値以上の振幅を有する第1フォーミング用電圧が印加され、当該第1フォーミング用電圧が印加される累積時間が第1の所定時間を超えたときに、前記抵抗変化型不揮発性記憶素子が、前記初期状態から、通常動作用電圧が印加されるに応じて高抵抗状態と低抵抗状態とを可逆的に遷移可能な第1動作可能状態に変化する第1フォーミングが起こり、かつ、前記第1フォーミング用電圧を印加したときに前記抵抗変化型不揮発性記憶素子に流れる電流が大きいほど当該第1の所定時間が減少する特性と、前記第1フォーミング完了後の前記第1動作可能状態において、さらに、前記第1電極と前記第2電極との間に第2フォーミング用電圧が印加され、当該第2フォーミング用電圧が印加される累積時間が第2の所定時間を超えたときに、前記抵抗変化型不揮発性記憶素子が、前記第1動作可能状態から、前記第1動作可能状態で遷移可能な低抵抗状態における抵抗値よりもさらに抵抗値が低い低抵抗状態に遷移可能な第2動作可能状態に変化する第2フォーミングが起こる特性と、を有し、前記抵抗変化型不揮発性記憶装置は、前記抵抗変化型不揮発性記憶素子とスイッチ素子とが直列に接続された複数のメモリセルから構成されるメモリセルアレイと、前記メモリセルアレイの中から、少なくとも1つメモリセルを選択する選択部と、前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子にフォーミングを発生させるためのフォーミング用電圧を発生するフォーミング用電源部と、前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子に印加する前記第1書き込み電圧及び前記第2書き込み用電圧を発生する書き込み用電源部と、前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子をフォーミングする場合、又は、書き込む場合に、当該抵抗変化型不揮発性記憶素子の抵抗状態を所望の状態に遷移させるためのパルス幅可変の書き込み用電圧パルスを発生するパルス幅可変書き込み用電圧パルス発生部と、前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子が前記初期状態よりも抵抗値が低い前記第1フォーミング完了後の抵抗状態にあるか否かを判定する第1フォーミング判定部、前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子が前記第2の低抵抗状態にあるか否かを判定する第2フォーミング判定部、及び、前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子が高抵抗状態か低抵抗状態かを判定するセンスアンプと、を備え、前記パルス幅可変書込み用電圧パルス発生部は、前記抵抗変化型不揮発性記憶素子に前記第1フォーミングを起こすために、前記第1電極と前記第2電極との間に前記第1の絶対値以上の振幅を有し、かつ、第1のパルス幅を有する第1電圧パルスを印加するとともに、前記第1フォーミング判定部が、前記第1電圧パルスの印加後における前記抵抗変化型不揮発性記憶素子が前記第1フォーミング完了後の抵抗状態にないと判断した場合に、前記第1電極と前記第2電極との間に前記第1の絶対値以上の振幅を有し、かつ、前記第1のパルス幅よりも長いパルス幅を有する第2電圧パルスを印加し、さらに、前記抵抗変化型不揮発性記憶素子に、前記第1フォーミング完了後の抵抗状態において遷移可能な前記第1の低抵抗状態から、より抵抗値が低い前記第2の低抵抗状態に遷移可能となる第2フォーミングを起こすために、前記第1電極と前記第2電極との間に第3のパルス幅を有する追加電圧パルスを印加するとともに、前記第2フォーミング判定部が、前記追加電圧パルスの印加後における前記抵抗変化型不揮発性記憶素子が前記第2の低抵抗状態にないと判断した場合に、前記第1電極と前記第2電極との間に前記第3のパルス幅を有する追加電圧パルスをさらに印加する抵抗変化型不揮発性記憶装置。前記第2フォーミング判定部は、前記第2電極を基準として前記第1電極に対して第1の閾値電圧以上の正の第3書き込み電圧パルスを前記メモリセルに印加した後、前記抵抗変化型不揮発性記憶素子が前記第2の低抵抗状態にあるか否かを判断する請求項13に記載の抵抗変化型不揮発性記憶装置。前記第1フォーミング判定部による判断と前記パルス幅可変書込み用電圧パルス発生部による前記第2電圧パルスの印加とは、前記第1フォーミング判定部で前記抵抗変化型不揮発性記憶素子が前記初期抵抗状態よりも低い抵抗状態にあると判断されるまで、繰り返され、前記パルス幅可変書き込み用電圧パルス発生部は、前記第2電圧パルスを印加する際に、短いパルス幅から段階的にパルス幅が長くなるような第1フォーミング用電圧パルスを発生する請求項13に記載の抵抗変化型不揮発性記憶装置。前記第2フォーミング判定部による判断と前記パルス幅可変書込み用電圧パルス発生部による前記追加電圧パルスの印加とは、前記第2フォーミング判定部で前記抵抗変化型不揮発性記憶素子が前記第2の低抵抗状態にあると判断されるまで、繰り返され、前記パルス幅可変書き込み用電圧パルス発生部は、前記追加電圧パルスを印加する際に、所定のパルス幅に固定された第2フォーミング用電圧パルスを発生する請求項13に記載の抵抗変化型不揮発性記憶装置。前記負電圧パルスのパルス幅は、前記書き込み時に用いられる書き込み用電圧パルスのパルス幅と同一である請求項14に記載の抵抗変化型不揮発性記憶装置。前記第1電極と前記第2電極とは異なる材料で構成され、前記第2電極は、イリジウムIr、又は、IrとPtの合金で構成される請求項10から請求項17のいずれか1項に記載の抵抗変化型不揮発性記憶装置。前記第1の遷移金属酸化物層は、TaOxで表される組成を有する層であり、前記第2の遷移金属酸化物層は、TaOyただし、x<yで表される組成を有する層である請求項10から請求項18のいずれか1項に記載の抵抗変化型不揮発性記憶装置。ここで、背景技術で開示された従来の技術をまとめると、非特許文献1では、遷移金属酸化物の幾つかは、電気的パルスの印加により不揮発的な抵抗変化現象を示すことが示されている。またそれらは、製造後非常に高抵抗な状態にあり、導電パスを形成と考えられる、比較的高い電圧を印加する初期化フォーミングで抵抗変化が可能となることが開示されている。特許文献1では、遷移金属酸化物とは異なる材料からなる金属イオン導電型抵抗変化素子でも同様に、比較的高い電圧印加をすることが必要で、初期化フォーミング処理を行うことにより、電気的パルスによる抵抗変化ができることが示されている。特許文献2では、可変抵抗素子に初めて情報を記録する前に、初期化フォーミング処理として、可変抵抗素子に、初期化において、パルス幅の長い1回目の電圧印加だけでなく、徐々に短いパルスを連続的に印加することでフォーミング処理を行い、短パルスでも抵抗変化が可能になることが開示されている。このように、遷移金属酸化物など幾つかの材料は、それを2つの電極で挟んだ単純な構造で抵抗変化型不揮発性記憶素子が構成でき、その不揮発性記憶素子に対し、初期に製造直後に高電圧のフォーミングを施すことで、導電パスを形成し、その後は短パルスの電気信号を与えるだけで低抵抗状態LRと高抵抗状態HRを可逆的に安定に制御でき、かつそれらの状態は不揮発的であることが示されている。そしてこれらの抵抗変化型不揮発性記憶素子をメモリセルとして用いることで、例えばフラッシュメモリなど一般的に知られている不揮発性メモリに比べ、高速動作が可能でかつ低コストのメモリが構成できることが期待できる。本願発明者らが検討している抵抗変化素子の構造と課題本願発明者らは、上記開示内容を踏まえ、抵抗変化型不揮発性記憶装置の1つとして、遷移金属の一つであるタンタルTaを用い、その酸素不足型の酸化物酸化タンタルの抵抗変化層とスイッチ素子とでメモリセルを構成した抵抗変化型不揮発性記憶装置を検討している。ここで、酸素不足型の酸化物とは、化学量論的な組成を有する酸化物と比較して、酸素の含有量原子比:総原子数に占める酸素原子数の割合が少ない酸化物をいう。課題を説明するための準備として、酸素不足型のタンタル酸化物TaOx、0<x<2.5を抵抗変化層とする抵抗変化素子について、実験で得られたいくつかの特性を説明する。なお、これらの詳細は関連特許である特許文献3、特許文献4に開示されている。図39は、従来の抵抗変化素子を用いた1T1R型メモリセルの構成1ビット分の構成を示す模式図であり、図39に示されるように、1T1R型メモリセルは、通常、NMOSトランジスタと抵抗変化素子100から構成されている。図39に示されるように、抵抗変化素子100は、下部電極100a、前記酸素不足型のタンタル酸化物TaOx、0<x<2.5で構成される低抵抗な第1の抵抗変化層100b-1と当該第1の抵抗変化層100b-1より小さい酸素不足度言い換えれば、より高い酸素含有率を持つタンタル酸化物層TaOy、x<yで構成される高抵抗な第2の抵抗変化層100b-2とを積層した抵抗変化層100b、および上部電極100cとが積層して形成されたものである。ここで、酸素不足度とは、それぞれの遷移金属において、その化学量論的組成の酸化物を構成する酸素の量に対し、不足している酸素の割合と定義する。例えば、遷移金属がタンタルTaの場合、化学量論的な酸化物の組成はTa2O5であるので、TaO2.5と表現できる。TaO2.5の酸素不足度は0である。例えばTaO1.5の組成の酸素不足型のタンタル酸化物の酸素不足度は、酸素不足度=2.5-1.5/2.5=40となる。また、Ta2O5の酸素含有率は、総原子数に占める酸素の比率O/TaOであり、71.4atmとなる。したがって、酸素不足型のタンタル酸化物は、酸素含有率は0より大きく、71.4atmより小さいことになる。抵抗変化素子100において、下部電極100aから下部電極端子Bが引き出され、上部電極100cから上部電極端子Aが引き出されている。また、選択トランジスタつまり、スイッチ素子の一例であるNMOSトランジスタ104は、ゲート端子Gを備える。抵抗変化素子100の下部電極端子BとNMOSトランジスタ104のソースまたはドレインN拡散領域が直列に接続され、抵抗変化素子100と接続されていない他方のドレインまたはソースN拡散領域は、下部電極側端子Cとして引き出され、基板端子は、接地電位に接続されている。ここでは高抵抗な第2のタンタル酸化物層100b-2を、NMOSトランジスタ104と反対側の上部電極端子A側に配置している。ここで、上部電極100cの材料としては、関連特許である上記特許文献4に開示されている様に、例えば、Pt白金、Irイリジウム、Pdパラジウム、Ag銀、Niニッケル、Wタングステン、Cu銅などが使用できる。抵抗変化層100bの構成元素であるTaよりも標準電極電位が高い電極材料と抵抗変化層の界面付近で抵抗変化が起こりやすく、逆に標準電極電位がTaよりも低い電極材料では、抵抗変化が起こりにくくなっており、電極材料と抵抗変化層を構成する金属の標準電極電位の差が大きいほど抵抗変化が起こりやすく、差が小さくなるにつれて、抵抗変化が起こりにくくなっていることが開示されている。なお、一般に標準電極電位は、酸化され易さの一つの指標であり、この値が大きければ酸化されにくく、小さければ酸化されやすい事を意味する。特に、標準電極電位が高いPt、Irを電極に用いた場合が、良好な抵抗変化動作が得られ、望ましい。しかしながら、上述した従来の抵抗変化型の半導体記憶装置においては、メモリセルアレイを構成する抵抗変化素子ごとにフォーミング電圧がばらつく、あるいは、抵抗変化が開始される状態へ遷移させるために初期に抵抗変化素子に印加するフォーミング電圧が高くなるという課題がある。また、詳しくは後述するが、このような課題を解決すべくなされた関連発明に係るフォーミング方法によれば、低抵抗状態のセル電流が減少してしまうつまり、抵抗変化素子の低抵抗状態における抵抗値が十分に低くならないという別の課題があることも判明している。本発明はこれらの課題を解決するためになされたものであり、従来に比べてフォーミング電圧を低くし、かつ、フォーミング電圧の抵抗変化素子ごとのばらつきを回避し、さらに低抵抗状態のセル電流を増加させることが可能な抵抗変化型不揮発性記憶素子のフォーミング方法及びそれを実現する抵抗変化型不揮発性記憶装置を提供することを目的としている。上記目的を達成するために、本発明に係る抵抗変化型不揮発性記憶素子のフォーミング方法の一態様は、抵抗変化型不揮発性記憶素子とスイッチ素子とが直列に接続されたメモリセルに対してフォーミング用の電圧パルスを印加することにより、前記抵抗変化型不揮発性記憶素子を、製造後に電圧が印加されていない初期状態から、前記抵抗変化型不揮発性記憶素子の抵抗値が前記初期状態よりも低い範囲にあり、かつ印加される通常動作用の電圧パルスの極性によって高抵抗状態と低抵抗状態とを可逆的に遷移可能な動作可能状態に変化させるフォーミング方法であって、前記抵抗変化型不揮発性記憶素子は、前記スイッチ素子と接続された第1電極と、第2電極と、前記第1電極及び前記第2電極に挟まれた遷移金属酸化物層とを有し、前記遷移金属酸化物層は、前記第1電極と接する酸素不足型の第1の遷移金属酸化物層と、前記第2電極と接し前記第1の遷移金属酸化物層よりも小さい酸素不足度をもつ第2の遷移金属酸化物層とで構成され、前記抵抗変化型不揮発性記憶素子は、通常動作時において、前記第2電極を基準として前記第1電極に対して、第1の閾値電圧以上の正の第1書き込み電圧パルスが印加されると前記低抵抗状態に遷移し、前記第1電極を基準として前記第2電極に対して第2の閾値電圧以上の正の第2書き込み電圧パルスが印加されると高抵抗状態に遷移する特性と、前記初期状態において、前記第1電極と前記第2電極との間に第1の絶対値以上の振幅を有する第1フォーミング用電圧が印加され、当該第1フォーミング用電圧が印加される累積時間が第1の所定時間を超えたときに、前記抵抗変化型不揮発性記憶素子が、前記初期状態から、通常動作用電圧が印加されるに応じて高抵抗状態と低抵抗状態とを可逆的に遷移可能な第1動作可能状態に変化する第1フォーミングが起こり、かつ、前記第1フォーミング用電圧を印加したときに前記抵抗変化型不揮発性記憶素子に流れる電流が大きいほど当該第1の所定時間が減少する特性と、前記第1フォーミング後の前記第1動作可能状態において、さらに、前記第1電極と前記第2電極との間に第2フォーミング用電圧が印加され、当該第2フォーミング用電圧が印加される累積時間が第2の所定時間を超えたときに、前記抵抗変化型不揮発性記憶素子が、前記第1動作可能状態から、前記第1動作可能状態で遷移可能な低抵抗状態における抵抗値よりもさらに抵抗値が低い低抵抗状態に遷移可能な第2動作可能状態に変化する第2フォーミングが起こる特性と、を有し、前記フォーミング方法は、前記抵抗変化型不揮発性記憶素子が前記初期状態にあるときに、前記第1フォーミングが起こるまで、前記第1電極と前記第2電極との間に前記第1フォーミング用電圧を印加する第1フォーミングステップと、前記第1フォーミング後の前記第1動作可能状態において、前記第2フォーミングが起こるまで、前記第1電極と前記第2電極との間に前記第2フォーミング用電圧を印加する第2フォーミングステップと、を含む。ここで、前記第1フォーミングステップは、前記抵抗変化型不揮発性記憶素子を前記初期状態から前記第1動作可能状態に変化させるために、前記第1電極と前記第2電極との間に、前記第1の絶対値以上の振幅を有し、かつ、第1のパルス幅を有する第1電圧パルスを、前記第1フォーミング用電圧として印加する第1電圧印加ステップと、前記第1電圧印加ステップにおける前記第1電圧の印加によって前記第1フォーミングが完了したか否かを判断する第1判断ステップと、を含み、前記第1電圧印加ステップは、前記第1判断ステップで前記第1フォーミングが完了していないと判断された場合に再度実行され、後続の前記第1電圧印加ステップでは、前記第1電極と前記第2電極間に、前記第1の絶対値以上の振幅を有し、かつ、直前の前記第1電圧印加ステップで印加した第1電圧パルスのパルス幅よりも長いパルス幅を有する新たな第1電圧パルスを印加し、前記第2フォーミングステップは、前記抵抗変化型不揮発性記憶素子を前記第1フォーミング後の前記第1動作可能状態から前記第2動作可能状態に変化させるために、前記第1電極と前記第2電極との間に第2電圧パルスを、前記第2フォーミング用電圧として印加する第2電圧印加ステップと、前記第2電圧印加ステップにおける前記第2電圧パルスの印加によって前記第2フォーミングが完了したか否かを判断する第2判断ステップと、を含み、前記第2電圧印加ステップは、前記第2判断ステップで前記第2フォーミングが完了していないと判断された場合に再度実行されるとしてもよい。これにより、フォーミングにおいて、フォーミング用の第1の電圧パルスが印加され、フォーミング完了していない場合に、さらに、フォーミング用の第2の電圧パルスが印加されるので、累積パルス印加時間が増加し、フォーミングが完了する確率が高くなる。さらに、第2の電圧パルスのパルス幅を、第1の電圧パルスのパルス幅よりも大きくすることにより、累積パルス印加時間が加速的に増加し、同一のパルス幅の電圧パルスを繰り返し印加する場合に比べ、より短い時間でフォーミングが完了し得る。ここで、前記1判断ステップでは、前記第2電極を基準として前記第1電極に対して第1の閾値電圧以上の正の第3書き込み電圧パルスを前記抵抗変化型不揮発性記憶素子に印加した後、前記抵抗変化型不揮発性記憶素子が前記初期抵抗状態よりも抵抗値が低い抵抗状態にあるか否かを判断することによって、前記第1フォーミングが完了したか否かを判断してもよい。これにより、抵抗変化型不揮発性記憶素子を低抵抗状態に変化させるための負電圧パルスを印加した後に、その抵抗値が判断されるので、このような負電圧パルスを印加しない場合に比べ、フォーミング完了後の抵抗変化型不揮発性記憶素子の抵抗値が低くなるので、フォーミング完了の判定が容易に、あるいは、正確になる。また、前記第2判断ステップと前記第2電圧印加ステップとは、前記第2判断ステップで前記第2フォーミングが完了したと判断されるまで、繰り返されてもよく、前記負電圧パルスのパルス幅は、前記低抵抗化のための通常動作用電圧の印加時間と同一であってもよい。これにより、再度の正電圧パルスが印加される、あるいは、負電圧パルスのパルス幅が通常書き込みにおける電圧パルスと同程度の小さいパルス幅であるので、負電圧パルスの印加による抵抗変化型不揮発性記憶素子の低抵抗状態への張付きという不具合が回避される。また、上記目的を達成するために、本発明に係る抵抗変化型不揮発性記憶装置の一態様は、抵抗変化型不揮発性記憶素子とスイッチ素子とが直列に接続されたメモリセルを用いた抵抗変化型不揮発性記憶装置であって、前記抵抗変化型不揮発性記憶素子は、前記スイッチ素子と接続された第1電極と、第2電極と、前記第1電極及び前記第2電極に挟まれた遷移金属酸化物層とを有し、前記遷移金属酸化物層は、前記第1電極と接する酸素不足型の第1の遷移金属酸化物層と、前記第2電極と接し、前記第1の遷移金属酸化物層よりも小さい酸素不足度をもつ第2の酸素不足型の遷移金属酸化物層とで構成され、前記抵抗変化型不揮発性記憶素子は、前記第2電極を基準として前記第1電極に対して第1の閾値電圧以上の正の第1書き込み電圧パルスが印加されると低抵抗状態に遷移し、前記第1電極を基準として前記第2電極に対して第2の閾値電圧以上の正の第2書き込み電圧パルスが印加されると高抵抗状態に遷移する特性と、前記初期状態において、前記第1電極と前記第2電極との間に第1の絶対値以上の振幅を有する第1フォーミング用電圧が印加され、当該第1フォーミング用電圧が印加される累積時間が第1の所定時間を超えたときに、前記抵抗変化型不揮発性記憶素子が、前記初期状態から、通常動作用電圧が印加されるに応じて高抵抗状態と低抵抗状態とを可逆的に遷移可能な第1動作可能状態に変化する第1フォーミングが起こり、かつ、前記第1フォーミング用電圧を印加したときに前記抵抗変化型不揮発性記憶素子に流れる電流が大きいほど当該第1の所定時間が減少する特性と、前記第1フォーミング完了後の前記第1動作可能状態において、さらに、前記第1電極と前記第2電極との間に第2フォーミング用電圧が印加され、当該第2フォーミング用電圧が印加される累積時間が第2の所定時間を超えたときに、前記抵抗変化型不揮発性記憶素子が、前記第1動作可能状態から、前記第1動作可能状態で遷移可能な低抵抗状態における抵抗値よりもさらに抵抗値が低い低抵抗状態に遷移可能な第2動作可能状態に変化する第2フォーミングが起こる特性と、を有し、前記抵抗変化型不揮発性記憶装置は、前記抵抗変化型不揮発性記憶素子とスイッチ素子とが直列に接続された複数のメモリセルから構成されるメモリセルアレイと、前記メモリセルアレイの中から、少なくとも1つメモリセルを選択する選択部と、前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子が高抵抗状態か低抵抗状態かを判定するセンスアンプと、前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子に印加するための前記第1の絶対値以上の振幅を有するフォーミング用電圧パルスを発生するフォーミング用電圧パルス発生部と、前記抵抗変化型不揮発性記憶素子が前記初期状態よりも抵抗値が低い前記第1フォーミング完了後の抵抗状態にあるかどうかを判定するフォーミング完了検知部と、前記フォーミング完了検知部が、前記第1フォーミング完了を検知してから所定時間後に最終的にフォーミング完了信号を生成するフォーミング完了信号生成部と、から構成される自動フォーミング部と、アドレス信号を順次自動生成し、そのアドレス信号に応じて前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子に前記第1フォーミング及び前記第2フォーミングを発生させるために、前記自動フォーミング部を制御する自動フォーミング制御部と、を備え、前記自動フォーミング部は、前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子に、1回のパルス印加で前記第1フォーミングと前記第2フォーミングとを起こすために、前記第1電極と前記第2電極との間に前記所定電圧よりも大きい振幅を有する前記フォーミング用電圧パルスを前記第1フォーミングパルスとして印加しながら、前記フォーミング完了検知部が、前記抵抗変化型不揮発性記憶素子が前記第1フォーミング完了後の抵抗状態に遷移したと判定すると、前記フォーミング用電圧パルスを前記第2フォーミングパルスとして印加し続けながら、当該遷移したと判定してから前記所定時間後にフォーミング完了信号を生成すると共に、前記フォーミング用電圧パルスの印加を停止し、前記選択されたメモリセルのフォーミングを終了するものである。また、上記目的を達成するために、本発明に係る抵抗変化型不揮発性記憶装置の一態様は、抵抗変化型不揮発性記憶素子とスイッチ素子とが直列に接続されたメモリセルを用いた抵抗変化型不揮発性記憶装置であって、前記抵抗変化型不揮発性記憶素子は、前記スイッチ素子と接続された第1電極と、第2電極と、前記第1電極及び前記第2電極に挟まれた遷移金属酸化物層とを有し、前記遷移金属酸化物層は、前記第1電極と接する酸素不足型の第1の遷移金属酸化物層と、前記第2電極と接し、前記第1の遷移金属酸化物層よりも小さい酸素不足度をもつ第2の酸素不足型の遷移金属酸化物層とで構成され、前記抵抗変化型不揮発性記憶素子は、前記第2電極を基準として前記第1電極に対して第1の閾値電圧以上の正の第1書き込み電圧パルスが印加されると低抵抗状態に遷移し、前記第1電極を基準として前記第2電極に対して第2の閾値電圧以上の正の第2書き込み電圧パルスが印加されると高抵抗状態に遷移する特性と、前記初期状態において、前記第1電極と前記第2電極との間に第1の絶対値以上の振幅を有する第1フォーミング用電圧が印加され、当該第1フォーミング用電圧が印加される累積時間が第1の所定時間を超えたときに、前記抵抗変化型不揮発性記憶素子が、前記初期状態から、通常動作用電圧が印加されるに応じて高抵抗状態と低抵抗状態とを可逆的に遷移可能な第1動作可能状態に変化する第1フォーミングが起こり、かつ、前記第1フォーミング用電圧を印加したときに前記抵抗変化型不揮発性記憶素子に流れる電流が大きいほど当該第1の所定時間が減少する特性と、前記第1フォーミング完了後の前記第1動作可能状態において、さらに、前記第1電極と前記第2電極との間に第2フォーミング用電圧が印加され、当該第2フォーミング用電圧が印加される累積時間が第2の所定時間を超えたときに、前記抵抗変化型不揮発性記憶素子が、前記第1動作可能状態から、前記第1動作可能状態で遷移可能な低抵抗状態における抵抗値よりもさらに抵抗値が低い低抵抗状態に遷移可能な第2動作可能状態に変化する第2フォーミングが起こる特性と、を有し、前記抵抗変化型不揮発性記憶装置は、前記抵抗変化型不揮発性記憶素子とスイッチ素子とが直列に接続された複数のメモリセルから構成されるメモリセルアレイと、前記メモリセルアレイの中から、少なくとも1つメモリセルを選択する選択部と、前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子にフォーミングを発生させるためのフォーミング用電圧を発生するフォーミング用電源部と、前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子に印加する前記第1書き込み電圧及び前記第2書き込み用電圧を発生する書き込み用電源部と、前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子をフォーミングする場合、又は、書き込む場合に、当該抵抗変化型不揮発性記憶素子の抵抗状態を所望の状態に遷移させるためのパルス幅可変の書き込み用電圧パルスを発生するパルス幅可変書き込み用電圧パルス発生部と、前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子が前記初期状態よりも抵抗値が低い前記第1フォーミング完了後の抵抗状態にあるか否かを判定する第1フォーミング判定部、前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子が前記第2の低抵抗状態にあるか否かを判定する第2フォーミング判定部、及び、前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子が高抵抗状態か低抵抗状態かを判定するセンスアンプと、を備え、前記パルス幅可変書込み用電圧パルス発生部は、前記抵抗変化型不揮発性記憶素子に前記第1フォーミングを起こすために、前記第1電極と前記第2電極との間に前記第1の絶対値以上の振幅を有し、かつ、第1のパルス幅を有する第1電圧パルスを印加するとともに、前記第1フォーミング判定部が、前記第1電圧パルスの印加後における前記抵抗変化型不揮発性記憶素子が前記第1フォーミング完了後の抵抗状態にないと判断した場合に、前記第1電極と前記第2電極との間に前記第1の絶対値以上の振幅を有し、かつ、前記第1のパルス幅よりも長いパルス幅を有する第2電圧パルスを印加し、さらに、前記抵抗変化型不揮発性記憶素子に、前記第1フォーミング完了後の抵抗状態において遷移可能な前記第1の低抵抗状態から、より抵抗値が低い前記第2の低抵抗状態に遷移可能となる第2フォーミングを起こすために、前記第1電極と前記第2電極との間に第3のパルス幅を有する追加電圧パルスを印加するとともに、前記第2フォーミング判定部が、前記追加電圧パルスの印加後における前記抵抗変化型不揮発性記憶素子が前記第2の低抵抗状態にないと判断した場合に、前記第1電極と前記第2電極との間に前記第3のパルス幅を有する追加電圧パルスをさらに印加するものである。本発明の抵抗変化型不揮発性記憶素子のフォーミング方法及び抵抗変化型不揮発性記憶装置によると、従来に比べてフォーミング電圧を低くし、かつ、フォーミング電圧の抵抗変化素子ごとのばらつきを回避することができるので、実用的な電圧範囲で、かつ、アレイ面積を増大させることなく、フォーミング特性にばらつきを有する全メモリセルのフォーミングが可能となり、これにより、高信頼性かつ小面積化が可能となる。また、フォーミング工程で不十分に形成されるフィラメントパスを撲滅拡大でき、低抵抗状態のセル電流を増加させることが可能となり、動作ウィンドウが拡大し、高速読み出しが可能となる。さらに、フォーミングが必要なメモリセルに対してのみ電圧パルスを追加で印加できるため、メモリセルアレイに対して、高速にフォーミングを実施することができる。発明者らは、本願発明に先立ち、従来に比べてフォーミング電圧を低くし、かつ、フォーミング電圧の抵抗変化素子ごとのばらつきを回避することを目的として、抵抗変化型不揮発性記憶素子のフォーミング方法及びそれを実現する抵抗変化型不揮発性記憶装置に関する関連発明を行った。当該関連発明については、本願出願の時点では公開されていない関連出願である特願2010-79478号明細書に詳細に記載されている。本願発明の明細書では、まず、当該関連出願の明細書の要部を再掲するとともに補足的な説明を付け加えることで当該関連発明の内容を明らかにし、さらに当該関連発明に関して判明した新たな課題を説明する。そして、当該新たな課題を解決するためになされた本願発明について、詳細に説明する。関連発明および本願発明のフォーミング方法が適用されるメモリセルまず、関連発明および本願発明が適用される典型的なメモリセルの構造および動作の一例について説明する。図39に示すような、抵抗変化層が第1のタンタル酸化物層100b-1TaOx、0<x<2.5及び第2のタンタル酸化物層100b-2TaOy、x<yで構成される抵抗変化素子を用いた1T1R型メモリセルについて、上部電極100cにPt白金を用いた場合と、上部電極100cにIrイリジウムを用いた場合についてフォーミング特性を説明する。ここで実験に用いたサンプルは、抵抗変化層100bの面積が0.25μm2=0.5μm×0.5μmであり、下部電極100aに接する第1のタンタル酸化物層100b-1TaOx:x=1.54、膜厚:44.5nm、および上部電極100cに接する第2のタンタル酸化物層100b-2TaOy:y=2.47、膜厚:5.5nmを有している。スイッチ素子であるNMOSトランジスタは、ゲート幅W:0.44μm、ゲート長L:0.18μm、およびゲート絶縁膜の膜厚Tox:3.5nmである。第2のタンタル酸化物層100b-2は、上部電極100c製造工程前に、スパッタリングにより成膜された第1のタンタル酸化物層100b-1の表面にプラズマ酸化処理を施して作られ、そのため、第1のタンタル酸化物層100b-1と比べて酸素不足度が小さく、つまり、抵抗値が非常に高い絶縁体に近い構造で、抵抗変化動作するためには最初に一定のフォーミング電圧を印加し第2のタンタル酸化物層100b-2中に導電パスを形成することが必要である。ここでフォーミング処理は、図39に示す1T1R型メモリセルに対し、例えば次のようにして行われる。まず、第1ステップとして、下部電極側端子Cに0V、ゲート端子Gに通常の書き込み動作のためのゲート電圧VGwよりも高いフォーミング用のゲート電圧VG1を印加した状態で、上部電極端子Aにフォーミング電圧VPAで通常の書き込み動作のためのパルス幅と同じパルス幅Tp0の電圧パルスを抵抗変化素子100が高抵抗化する方向に一回だけ印加する。次に、第2ステップとして、上部電極端子Aに0V、ゲート端子Gに電圧VG1を印加した状態で、下部電極側端子Cに同じフォーミング電圧VPAでパルス幅Tn0Tn0=Tp0の電圧パルスを抵抗変化素子100が低抵抗化する方向に一回だけ印加する。そして、第3ステップとして、下部電極側端子Cに0V、ゲート端子Gに通常の読み出し動作のためのゲート電圧VGrVGr<VGw<VG1、上部電極端子Aに読み出し電圧Vread抵抗変化素子100の書き込みの閾値電圧以下の電圧を印加して1T1R型メモリセルに流れる電流が所定以上の電流が流れるつまり、低抵抗状態にあるか否かでフォーミングが完了されたか否かを判定している。もしフォーミングの完了が否と判定された場合は、フォーミング電圧VPAを所定のステップ値だけ上昇させ、再度同じ処理をフォーミング電圧VPAが最大でVG1になるまで繰返す。このように、高抵抗化方向の電圧VPA印加でフォーミング処理を実施した後に、低抵抗化方向の電圧VPAを印加して抵抗変化素子100を低抵抗状態にしたのは、読み出し時のメモリセル電流を大きくして、フォーミング処理が完了したかどうかを容易に判定できるようにするためである。そして、このフォーミング処理のフローを、1T1R型メモリセルを複数個マトリックス状にアレイ配置した不揮発性記憶装置で行っている。なお、この不揮発性記憶装置は、これらの動作を実現するため従来から知られている回路で構成されており、主要部分については後述でも説明するため、ここでは詳細は省略する。電極にPtを用いたメモリセルのフォーミング特性まず、1T1R型メモリセルの上部電極100cを標準電極電位が高い白金Ptを主成分とする電極材料で構成しつまり、上部電極と抵抗変化層の界面近傍で抵抗変化を起こし易い状態にし、下部電極100aを標準電極電位が低い窒化タンタルTaNで構成つまり、下部電極と抵抗変化層の界面近傍で抵抗変化し難い状態にした場合のフォーミング特性について説明する。図40に、図39に示す上部電極100cがPtであり、抵抗変化層100bが酸素不足型のタンタル酸化物で構成される抵抗変化素子100を有する1T1R型メモリセルをアレイ状に配置した不揮発性記憶装置において、メモリセル毎に導電パスを形成するフォーミング処理を低い電圧から高い電圧に向けて実施し、フォーミングが完了した電圧Vbの累積確率分布図を示す。横軸は、図39のメモリセルにおける上部電極端子Aと下部電極側端子C間に、下部電極側端子Cを基準として、上部電極端子Aに下部電極側端子Cよりも高い電圧を印加する正電圧パルスパルス幅Tp0を電圧V1から電圧V2まで印加この時、ゲート端子Gにフォーミング用のゲート電圧VG1を印加、V1<V2<VG1した場合における、各メモリセルのフォーミング電圧フォーミングが完了したと判断された電圧Vbを表し、縦軸は、そのフォーミング電圧Vbにおいて抵抗変化素子のフォーミングが完了している累積確率ここでは、全ての抵抗変化素子のうち、フォーミングが完了した抵抗変化素子の比率を表す。このようにPt白金を1T1R型メモリセルの上部電極100cに適用した場合は、メモリセル毎にV1~V2のばらつきはあるが、所定のフォーミング電圧Vb例えば、V2よりも大きな電圧をメモリセルに印加することで、アレイ全ビットのフォーミングが可能であることが分かる。なお、上部電極100cを構成するPt白金の層は、1nm以上23nm以下の膜厚であって、抵抗変化層と物理的に接触しているのが好ましく、さらに好ましくは、膜厚が1nm以上10nm以下であることが望まれる。Pt白金の層を薄くしないと、白金粒界からマイグレーションが起こり、白金電極表面白金電極と抵抗変化層との界面に突起が形成され、このような突起を有する電極を備えた抵抗変化素子に対して繰り返して電圧パルスを印加すると、その突起部周辺で電界集中が起こり、抵抗変化層が破壊されて抵抗変化しなくなる可能性があるからである。電極にIrを用いたメモリセルのフォーミング特性次に、1T1R型メモリセルの上部電極100cを、標準電極電位が高いイリジウムIrを主成分とする電極材料で構成しつまり、上部電極と抵抗変化層の界面近傍で抵抗変化を起こし易い状態にし、下部電極100aを標準電極電位が低い窒化タンタルTaNで構成つまり、下部電極と抵抗変化層の界面近傍で抵抗変化し難い状態にした場合のフォーミング特性について説明する。図41に、図39に示す上部電極100cがIrであり、抵抗変化層100bが酸素不足型のタンタル酸化物から構成される抵抗変化素子100を有する1T1R型メモリセルアレイにおいて、メモリセル毎に導電パスを形成するフォーミング処理を低い電圧から高い電圧に向けて実施し、フォーミングが完了した電圧Vbの累積確率分布図を示す。横軸及び縦軸は、図40と同様のため、ここでは詳しい説明は省略する。図41から分かるように、上記に示す従来フォーミング方法では、電圧を、V2を超えて最大V3まで上昇させても、アレイ中の約40しかフォーミング処理が完了できず、その為Irを上部電極100cの材料に用いた1T1R型メモリセルでは、約40のビットに対してしか抵抗変化で情報を記録するアレイ動作が実施できないという課題が見出された。しかし、Ir電極を用いた場合、フォーミング処理後の特性ばらつきが小さく、信頼性もよいというメリットがある。なお、図41によると、フォーミング電圧に対し累積フォーミング率は徐々に上昇しており、さらなる高電圧を印加すれば、全てのメモリセルに対しフォーミングができることは推測できる。しかし非常に高い電圧のフォーミング処理を行い得る構成に対応した設計が必要で、例えば高耐圧を有したトランジスタで構成することでセル面積の縮小化が困難になり低コスト化の妨げになる。また、上部電極100cの電極材料に依っては、従来知られているフォーミング方法ではフォーミングが不完全で全てのビットが安定に抵抗変化できない場合も考えられる。しかし、上部電極100cにIrを用いると、フォーミング処理前の初期抵抗のばらつきが、上部電極100cにPtを用いた場合に比べて非常に小さくすることができ、Irを用いたメモリセルに対しフォーミング処理を適切に実施できれば、メモリセルの抵抗変化特性のばらつき低減や信頼性向上が実現できると考えられる。このことは、一般的には半導体記憶装置においては、歩留りや信頼性を向上させたり、微細プロセス化や大容量化を進める場合、より最適な材料を総合的に実験して最適なものを選択していくアプローチが行われるが、このような理由から材料選択の自由度が制限されるという課題にも繋がる。本願の発明者は、このような事情に鑑みて、実用的な電圧パルスを用いて、メモリセルアレイの全ビットがフォーミング可能となる、抵抗変化素子の新たなフォーミング方法とそのような機能を有する抵抗変化型不揮発性記憶装置の検討を行う中で、関連発明に係るフォーミング方法を考案した。関連発明に係るフォーミング方法に関する基礎データ当該関連発明に係るフォーミング方法は、抵抗変化型不揮発性記憶装置の基本部分であるIr電極を用いた1T1R型メモリセルの1ビットに着目したときのフォーミング方法など、いくつかの基礎データに基づいてなされている。便宜上、まず当該基礎データについて説明する。本発明および関連発明に適用される1T1R型メモリセルは、図39で説明した構造と同じもので、特に上部電極100cの材料としてIrイリジウムを主成分として構成されている。なお、抵抗変化素子100の下部電極100a、抵抗変化層100b、第1のタンタル酸化物層100b-1、第2のタンタル酸化物層100b-2、上部電極100cは、それぞれ、本発明に係るフォーミング方法における抵抗変化素子の第1電極、遷移金属酸化物層、第1の遷移金属酸化物層、第2の遷移金属酸化物層、及び、第2電極に相当する。この構造の場合、フォーミング後、抵抗変化動作が可能な状態では、先述のように、抵抗変化素子100の上部電極端子102を基準として下部電極端子105に所定電圧例えば、第1の閾値電圧以上の電圧低抵抗化電圧パルスが印加された場合、抵抗変化素子100は低抵抗状態に遷移し、一方、下部電極端子105を基準として上部電極端子102に別の所定電圧例えば、第2の閾値電圧以上の電圧高抵抗化電圧パルスが印加された場合、抵抗変化素子100は高抵抗状態に遷移する。フォーミング処理において印加する電圧パルスの極性に応じた抵抗推移図1Aは、下部電極を基準にして上部電極に正電圧パルスを連続的に印加してフォーミング処理をした場合における、累積的なパルス印加時間累積パルス印加時間と各ビットの抵抗変化素子100の抵抗値との関係を測定するために試験的に作成したメモリセルの回路図であり、図1Bは、その測定結果を示す図である。ここでは、3個のメモリ回路抵抗変化素子100と1T1R型メモリセルのトランジスタのオン抵抗に相当する固定抵抗R1との直列接続で構成される回路に対して、フォーミング用の正電圧パルスを上部電極に印加してフォーミングを試みたときの、それら3個の抵抗変化素子100の抵抗値と累積パルス印加時間との関係をプロットしている。なお、横軸の累積パルス印加時間は、抵抗変化素子100に印加したフォーミング用の正電圧パルスの累積的な印加時間パルス幅の合計時間である。グラフの縦軸および横軸は、いずれもlogスケールで表されている。ここでは、フォーミングの完了は、読み出し用電圧Vreadの印加に対して抵抗変化素子100に流れる電流と、基準値Ithとの比較により、抵抗変化素子100が初期状態ほぼ絶縁状態から高抵抗状態に変化することで検知している。また、測定の都合上、フォーミングが完了したと検知した後も続けて、下部電極を基準にして上部電極に正電圧パルスを印加している。この図1Bから分かるように、個々の抵抗変化素子100によって、フォーミングに要する累積パルス印加時間が10倍以上ばらついている。図2Aは、下部電極を基準にして上部電極に正電圧パルスと負電圧パルスとを交互に印加してフォーミング処理をした場合における、累積的なパルス印加時間累積パルス印加時間と各ビットの抵抗変化素子の抵抗値との関係の測定結果を示す図である。図2Bは、正電圧パルス連続印加によるフォーミング処理をした場合における、累積的なパルス印加時間累積パルス印加時間と各ビットの抵抗変化素子の抵抗値との関係の測定結果を示す図である。図2Aでは5個、図2Bでは4個のメモリ回路いずれも抵抗変化素子100と1T1R型メモリセルのトランジスタのオン抵抗に相当する固定抵抗R2との直列接続で構成される回路、ただし固定抵抗R2の抵抗値は図1Aの固定抵抗R1の抵抗値とは異なるに対して、フォーミングが完了するまで電圧パルスを印加したときの測定結果が示されている。グラフの縦軸および横軸は、いずれもlogスケールで表され、図2Aと図2Bとで、縦軸のスケールは互いに等しく、横軸のスケールは互いに等しい。図2Aと図2Bとの比較から、フォーミングに要する累積パルス印加時間およびそのばらつきは、正電圧パルスと負電圧パルスとを交互に印加してフォーミング処理をした場合に、正電圧パルスだけでフォーミング処理をした場合と比べて、1/10程度低減する。つまり、正電圧パルスのみでフォーミングするよりも正負交互に電圧パルスを印加した方が、フォーミングが促進される。また、正電圧パルスのみでフォーミングした場合、形成されたフィラメントパス後述も不安定な傾向がある。このことから、フォーミングは、正負交互の電圧パルスの印加にて行うのが好ましいことが分かる。印加する電圧パルスの極性に応じたフォーミング完了検知の容易性図3は、図1Aに示すメモリ回路において正電圧パルス印加によるHR化方向のフォーミング処理を実施した場合における、メモリ回路に流れるセル電流波形図である。縦軸は、図1Aに示すメモリ回路を流れるセル電流であり、横軸の時間は、正電圧パルスの累積印加時間である。ここでは、正電圧パルスを印加した時に抵抗変化素子100に流れる電流の向きは、高抵抗化方向であり、この方向を正方向と定義する。グラフの縦軸および横軸は、いずれもリニアスケールで表されている。図3から分かるように、時刻T0において正電圧パルス印加開始後、抵抗変化素子100の初期の非常に高い抵抗状態における強い電流電圧非線形特性により、フォーミングされる前でもある程度のセル電流が流れるが、時刻T1においてフォーミングによりフィラメントパスが形成されると、抵抗変化素子100の抵抗値が減少し、抵抗変化素子100を流れるセル電流が約1.1倍に増加している。この時、正方向フォーミングを実施しているため、フォーミング後、抵抗変化素子100は、高抵抗状態に遷移するため、フォーミング前後の電流変化としては、あまり大きくならない。図4Aは、負電圧パルス印加によるLR化方向のフォーミング処理をした場合における、負電圧パルス印加時間と抵抗変化素子100に流れるセル電流との関係を測定するための回路図であり、図4Bは、その測定結果を示す図である。図4Aは、固定抵抗R1と抵抗変化素子100とが直列に接続され、固定抵抗R2と接続されていない方の抵抗変化素子100の端子を0Vに設定し、抵抗変化素子100と接続されていない方の固定抵抗R2の端子には振幅Vの正電圧パルスを印加抵抗変化素子100に負電圧パルスを印加可能な回路構成となっている。ここで、抵抗変化素子100と接続されていない方の固定抵抗110の端子に振幅Vの正電圧パルスを印加した時に抵抗変化素子100に流れるセル電流の向きは、低抵抗化方向であり、この方向を負方向と定義する。図4Bは、図4Aに示すメモリ回路において抵抗変化素子100と接続されていない方の固定抵抗110の端子に正電圧パルスを印加し負方向にフォーミングを実施した場合における、メモリ回路に流れるセル電流波形図である。縦軸は、図4Aに示すメモリセル回路を流れるセル電流であり、横軸の時間は、正電圧パルス抵抗変化素子100に対しては負電圧パルス印加時間である。グラフの縦軸および横軸は、いずれもリニアスケールで表されている。図4Bから分かるように、時刻T0において正電圧パルス印加開始後、抵抗変化素子100の初期の非常に高い抵抗状態における強い電流電圧非線形特性により、フォーミングされる前でも僅かなセル電流が流れるが、時刻T2においてフォーミングによりフィラメントパスが形成されると、抵抗変化素子100の抵抗値が大きく減少し、抵抗変化素子100を流れるセル電流が約2倍に増加している。この時、LR化方向のフォーミング処理を実施しているため、フォーミング後に抵抗変化素子100は低抵抗状態に遷移し、LR化方向のフォーミング処理前後の電流変化量は、図3のHR化方向のフォーミング処理の前後の電流変化量と比べて、約8.6倍大きくなる。このことは、フォーミングの完了を回路で検知する場合に、LR化方向のフォーミング処理の方が、容易に検知できることを意味している。しかし、LR化方向のフォーミング処理を行うと、フォーミング処理後の抵抗値がばらつくという課題がある。関連発明に係る抵抗変化素子のフォーミング方法本願発明者らは、先述の基礎データを踏まえて、関連出願である特願2010-79478号の明細書において次のようなフォーミング方法を提案した。図5は、特願2010-79478号の明細書に記載の1T1R型メモリセルのフォーミングフロー図で、ステップS21~S27で構成されている。ステップS21では、初期設定を行う。このステップS21では、抵抗変化素子100は、1T1R型メモリセルの製造が完成後の初期状態ほぼ絶縁状態の非常に高抵抗な状態で、通常の抵抗変化パルスを印加してもパルス抵抗変化はできない状態にある。また、初期設定として、フォーミングパルス幅Tpは、Tp1に、フォーミング繰り返し回数nは1に設定している。ステップS22は、第1電圧印加ステップであり、ステップS22がn回目に実行されるとき、メモリセルの下部端子101を基準にしてメモリセルの上部電極端子102にパルス幅TpnステップS22の実行回数にしたがって増加する可変値であり、1回目のTp1は通常の書き込み動作のためのパルス幅と同じでもよい、電圧Vp=VG1の電圧パルス高抵抗HR化方向である正のフォーミングパルス、つまり、第1の正電圧パルスを1回印加する。この時、ゲート端子103の電圧は通常の書き込み動作のためのゲート電圧VGwよりも高いゲート電圧VG1トランジスタをオン状態にする電圧である。ステップS23は、判断ステップの前半処理であり、ここでは、上部電極端子102を基準して下部端子101に通常の書き込み動作のためのパルス幅と同じパルス幅Tn1固定値かつ電圧Vp=VG1の電圧パルスLR化方向の電圧パルス、つまり、負電圧パルスを1回印加する。この時、ゲート端子103の電圧はVG1トランジスタをオン状態にする電圧である。もちろん、負電圧パルスは抵抗変化素子を低抵抗化できればよく、パルス幅Tn1は通常の書き込み動作のためのパルス幅と異なるパルス幅を用いてもよい。ステップS24は、判断ステップの後半処理であり、ここでは、上部電極端子102あるいは、下部端子101を基準にして下部端子101あるいは、上部電極端子102に電流測定源を接続して、読み出し電圧Vread抵抗変化素子100の書き込みの閾値電圧以下の電圧で下部端子101あるいは、上部電極端子102から上部電極端子102あるいは、下部端子101に流れる電流を測定する。この時、ゲート端子103の電圧はVG1である。そして、読み出し電流が基準値Ith1より大きな値の場合つまり、抵抗変化素子100が低抵抗状態にあると判断できた場合はフォーミングが完了したと判定し、フォーミングフローを終了するS26。もし読み出し電流が基準値より小さな値の場合はフォーミングが完了していないと判定し、ステップS25に移行し印加パルス幅をTp2に変更し、かつ、フォーミング繰り返し回数をインクリメントして再度ステップS22にもどる。そしてステップS24でフォーミングが完了したと判定出来るまで、フォーミング繰り返し回数nに対応させて予め定められたパルス幅Tpnに順次拡げ、繰り返す。Tpnは、一例として、以下の表1に示すように設定してもよい。また、もし設定された最大パルス幅例えば10msのパルスを印加しても、ステップS24でフォーミングが完了したと判定できない場合はここでは、フォーミング繰り返し回数が最大パルス幅が最大パルス幅に相当する繰り返し回数に達した場合、フォーミングできない、即ち抵抗変化動作ができない不良のメモリセルと判定するS27。なお、ステップS22では上部電極端子102に所定の正電圧を印加しているがHR化方向、これはNMOSトランジスタ104の基板バイアス効果が小さい方向に対応し、フォーミング時のトランジスタの駆動電流をより多くできるため、この方向に設定している。つまり、上部電極端子102に正電圧を印加することで、NMOSトランジスタ104のソースは、基準電位となる下部電極側端子Cとほぼ同電位になるので、基板バイアス効果が避けられる。よって、NMOSトランジスタ104は、上部電極端子102に正電圧を印加するときにおける電流駆動能力が、上部電極端子102に負電圧を印加するときにおける電流駆動能力よりも大きい。なお、抵抗変化素子を高抵抗状態に遷移させることをHR化、抵抗変化素子を低抵抗状態に遷移させることをLR化ともいう。さらに、同じ理由でゲート端子103の電圧も通常使用時の電圧より高く設定している。また、ステップS23では、逆に下部端子101に所定の正電圧を印加しているLR化方向。これはフォーミングが完了したか否かをステップS24で判定するが、ステップS22でフォーミングが完了した状態は高抵抗状態にセットされる。高抵抗状態の抵抗値は初期状態の抵抗値に比べると約1/10以下であるが、より判定を容易に、より高速に判定するためには、抵抗変化素子100がより低抵抗な状態であることが望ましい。その為、ステップS23で一旦、抵抗変化素子100のLR化を行っている。もしステップS22でフォーミングが完了していない場合は、ステップS23でも、抵抗変化素子100は初期状態の非常に高い高抵抗状態のままで維持される。なお、このステップS23でもゲート端子103の電圧をステップS22と同じ電圧VG1に設定しているが、これは電圧切り替えの時間ロスを削減する目的の為であり、特に問題にならない場合は、通常の抵抗変化動作時のゲート電圧を通常の書き込み動作のためのゲート電圧VGw<VG1に切替えてもよい。また、このステップS23は、フォーミング完了の判断を容易にするものであり、上述したように、抵抗変化素子の初期状態とフォーミング完了後の状態約1/10の抵抗値の相違を判断できる限りは、本発明に係るフォーミング方法にとって必須のステップではない。また、ステップ22では、抵抗変化素子100にHR化方向のパルスを印加してフォーミングを実施しているが、スイッチ素子として、双方向ダイオードを用いる場合には、NMOSトランジスタの電流駆動能力の大きくなる向きHR化方向でフォーミングする必要はなくなるため、必要に応じてLR化方向でパルス幅可変フォーミングを実施しても良い。この時には、ステップ23は、省略しても良い。また、ステップS24では、抵抗変化素子100の書き込みの閾値電圧以下の読み出し電圧Vreadで電流測定を行っているが、これは書き込み状態へのディスターブの影響つまり、抵抗変化素子100の抵抗状態を変化させてしまうことを回避するためである。またフォーミング直後の抵抗変化素子100の抵抗変化特性はその変化幅が小さい傾向にある。その為、読み出し電流の基準値Ith1として、通常の抵抗変化時の高抵抗状態と低抵抗状態の中間値よりも高抵抗状態寄りのメモリセル電流に対応する電流値を用いている。また、メモリセル電流の測定は、上部電極端子102をグランド電圧に設定して、ステップS23と同じ方向で行っているが、これは電圧切り替えの時間ロスを削減する目的の為で、特に問題にならない場合は、逆方向で判定してもよい。さらにこのステップS24でもゲート端子103の電圧をステップS23と同じ電圧VG1に設定しているが、これも電圧切り替えの時間ロスを削減する目的の為であり、特に問題にならない場合は、通常の読み出し動作時のゲート電圧VGr<VG1に切替えてもよい。また、前述の表1に示す、ステップS22での印加パルスに関し、その開始時のパルス幅や終了時のパルス幅、その間隔は適宜決めればよい。つまり、フォーミング繰り返し回数nのインクリメントに対して、指数関数的に増加していくパルス幅を設定しておいてもよいし、その他、比例的に増加していくパルス幅を設定しておいてもよいし、それらの混在であってもよい。表1の例に示されるようにパルス幅を増加させることにより、フォーミングの繰り返しに伴って累積パルス印加時間が加速的に増加し、同一のパルス幅の正電圧パルスの印加を繰り返す場合に比べ、少ない回数でフォーミングを完了させることができる。なお、表1のように、フォーミング繰り返し回数nが小さいパルス幅が短い時は比例的に増加させ、フォーミング繰り返し回数nが大きくなると指数関数的に増加するようにパルス幅を設定しておくことで、フォーミングしやすいメモリセルへの過大なフォーミングパルスの印加を回避すると共に、同一のパルス幅の正電圧パルスの印加を繰り返す場合に比べ、より少ない回数でフォーミングが完了し得る。関連発明に係るフォーミング方法による抵抗推移図6は、図5に示す1T1R型メモリセルのフォーミングフローにしたがって1T1R型メモリセルのフォーミングを行った場合の、抵抗変化素子100の抵抗推移を示す図である。グラフの縦軸は抵抗値をlogスケールで表し、横軸はパルス印加の回数を表している。一例として、n回目のパルス印加において、表1に示すパルス幅Tpnの正電圧パルスが印加されるとして説明する。ケース1:1回目のTp1の50nsパルス幅でフォーミングが完了したと判定された場合、および、ケース2:8回目のTp8の50μsパルス幅でフォーミングが完了したと判定された場合、の2つを例について説明する。なお、製造後の初期状態で実行されるステップS21では、抵抗変化素子100は、測定器の測定限界である抵抗値より高抵抗な状態S1にある。ケース1では、最初のステップS22においてTp1:50nsのパルスで抵抗変化素子100がフォーミングされる。つまり、抵抗変化素子100は、状態S1から状態S2黒丸に遷移する。このステップS22はHR化方向のパルス印加なので、抵抗変化素子100は、フォーミングされた時点で高抵抗状態状態S1と比べて抵抗値が低い状態S2黒丸に遷移している。ステップS23は逆にLR化方向のパルス印加である。ステップS22でフォーミングができているとすると、低抵抗状態S3黒丸に遷移する。最後にステップS24で電圧Vreadを印加する電流測定源を接続して1T1R型メモリセルの下部端子101から上部電極端子102に流れる電流を測定するが、ステップS23で低抵抗状態S3黒丸に遷移しているので、低抵抗状態に対応する大きな電流が検出される。このことはステップS22の50nsのパルスでフォーミング処理が行われたことを示している。次にケース2を説明する。ステップS22で、Tp1:50ns、Tp2:100ns、Tp3:200ns、Tp4:500ns、Tp5:1μs、Tp6:5μs、Tp7:10μsの最初から7回目までのパルス印加ではフォーミングされていない。従って、抵抗変化素子100は、何れの場合も初期状態と同じ、測定限界を超えた非常に高抵抗な状態Tp1~Tp7におけるS2白四角にある。ステップS23ではLR化方向のパルス印加が行われるが、これらの時はまだフォーミングができていないので、抵抗変化素子100は、抵抗変化は行えず初期状態と同じ、測定限界を超えた非常に高抵抗な状態Tp1~Tp7におけるS3白四角が維持される。その為、ステップS24の電流測定では、殆ど電流が流れない。一方、8回目のステップS22ではTp8:50μsのパルスで抵抗変化素子100がフォーミングされ、高抵抗状態Tp8におけるS2白四角に遷移している。ステップS23は8回目のステップS22でフォーミングがなされているので、抵抗変化素子100は低抵抗状態Tp8におけるS3白四角に遷移する。そしてステップS24では、ステップS23で抵抗変化素子100は低抵抗状態に遷移しているので、低抵抗状態に対応する大きな電流が検出され、この8回目のステップS22の50μsのパルスでフォーミングが行われたことが判定できる。なおこの場合累積で約67μsのパルス幅が印加されたことになる。以上、Irイリジウムを上部電極100cに用いた例で見られるように、従来知られている所定電圧を印加する方法でフォーミング処理が完全にはできない場合でも、フォーミング処理の累積パルス時間を適切に調整することでフォーミングが行えることがわかる。Ir電極の抵抗変化素子とトランジスタとで構成されたメモリセルへの適用ここで、幾つかの実験データを基に、上部電極100cにIrイリジウムを用いた抵抗変化素子とNMOSトランジスタとで構成される1T1R型のメモリセルに関連発明のフォーミング方法を適用するに際して考慮されるべき、当該1T1R型のメモリセルの基礎的な特性を説明する。図7は、図39に示す1T1R型メモリセルにおいて、フォーミングに用いる電圧パルスの電圧VPと、その時フォーミングに要した累積パルス時間の平均平均フォーミング時間の関係を測定したものである。この測定はNMOSトランジスタ104の駆動電流量と平均フォーミング時間との関係を調べる目的で、NMOSトランジスタ104のゲート電圧を2つの条件で測定している。測定は図39に示した1T1R型メモリセルを行及び列方向に複数個配列したメモリセルアレイが搭載された抵抗変化型不揮発性記憶装置を用い、図5に示すフォーミングフローに従いながら、メモリセルアレイの領域毎に電圧パルスの電圧及びゲート電圧を変えてフォーミングを行った。図7は、各領域で、その中の各々のビットがフォーミングに要した累積パルス時間の平均値これを、平均フォーミング時間と定義する。を縦軸に、その時の電圧パルスの電圧VPを横軸に表したものである。グラフの縦軸はlogスケールで平均フォーミング時間を表し、横軸はパルス電圧VPの電圧VG1に対する比を表す。なお、この測定に用いた抵抗変化型不揮発性記憶装置の構成や、具体的な動作方法は後ほど抵抗変化型不揮発性記憶装置の項で説明するので、ここでは省略する。図7において、実線は、メモリセルトランジスタのゲート電圧VGをVG1メモリセルトランジスタを十分にオン可能な電圧に固定とした場合ケース3の特性であり、破線は、メモリセルトランジスタのゲート電圧VGと電圧パルスの電圧VPを連動させて変えた場合ケース4の特性である。何れのケースでも平均フォーミング時間は、電圧パルスの電圧VPに対して、指数関数的に変化していることを示している。また、ケース4は、ケース3に比べてゲート電圧は低く、その為、NMOSトランジスタ104の駆動電流は低い。同一の電圧パルスの電圧VPであってもフォーミング時に抵抗変化素子100に流れる電流が小さく、その結果、ケース4の平均フォーミング時間は、ケース3に比べて長くなることを示している。ところで、電圧パルスの電圧VPが異なっても、同じ平均フォーミング時間として観測されるポイントは、同一のフォーミング電流フォーミング時に流れる電流が流れている結果と考えられる。例えば、図7において、ケース3の点Xゲート電圧VGがVG1、電圧パルスの電圧VPが0.88×VG1と、ケース4の点Yゲート電圧VGと電圧パルスの電圧VPとが何れも0.91×VG1の平均フォーミング時間Tformは同じである。このことは点Xと点Yにおけるフォーミング時には、同一のフォーミング電流が抵抗変化素子100に流れ、抵抗変化素子100のAB端子間電圧Veも同一で、同一の現象が生じている結果と考えられる。図8は、図7における点Xと点Yとの2つの場合のフォーミング時の動作点を考察するための動作点解析図である。ここで、点Xに対応するゲート電圧VGがVG1の時のNMOSトランジスタ104の静特性を曲線1で、点Yに対応するゲート電圧VGが0.91×VG1の時のNMOSトランジスタ104の静特性を曲線2で表している。また、点Xに対応する抵抗変化素子100の負荷特性を直線3で、点Yに対応する抵抗変化素子100の負荷特性を直線3と同一の傾きをもつ直線4で表しており、各々NMOSトランジスタ104の静特性との交点をD点、E点としている。このD点およびE点がフォーミング時のNMOSトランジスタ104と抵抗変化素子100の動作点に対応する。ここで直線3と直線4は、次のようにして決定されている。つまり、先述のように点Xと点Yは、抵抗変化素子100の端子間電圧Veは同一でかつ同一の電流が流れていると考えられる。即ちD点とE点の電流値が同一となるように、直線3および直線4の傾きを調整してプロットしたものである。図8から、点X及び点Yのフォーミング動作は、いずれもフォーミング電流がIformで、かつ、同一の抵抗変化素子100の端子間電圧Veが生じていることがわかる。即ち、フォーミング処理を平均フォーミング時間Tformで行うためには、フォーミング電流Iformが必要であり、抵抗変化素子100のAB端子間電圧がVeになっていることが分かる。図9は、上記手法により図7の各々の電圧パルスの電圧VPに対応する平均フォーミング時間から、フォーミング電流と平均フォーミング時間の関係を求めた図であり、縦軸は、平均フォーミング時間logスケールであり、横軸は、フォーミング電流である。図9中の点Fは、上記で求めたフォーミング電流Iformかつ平均フォーミング時間Tformの点に対応する。図9に示されるように、上部電極100cがIrを主成分とする材料で構成された抵抗変化素子100の平均フォーミング時間は、フォーミング電流を大きく駆動すると、指数関数的に短縮するという特性を今回新たに見出した。つまり、本発明に係る抵抗変化素子は、初期状態において下部電極100aを基準として上部電極100cに対して正の電位を持つ所定電圧以上の電圧の電圧パルスが印加され、かつ、所定時間、当該電圧が印加され続けるとフォーミングが起こり、かつ、抵抗変化素子に流れる電流が増加すると、指数関数的に当該フォーミングの完了時間が減少するという特性とを有する。図10は、上記手法により図7の各電圧パルスの電圧VPに対応する平均フォーミング時間から求めた、フォーミング電流と抵抗変化素子端子間電圧Veの関係を示す図であり、縦軸は、抵抗変化素子端子間電圧Veであり、横軸は、フォーミング電流である。図10中の点Gは、図9の点Fフォーミング電流Iform、平均フォーミング時間Tformに対応する。図10に示されるように、フォーミング時の抵抗変化素子端子間電圧は、抵抗変化素子100を流れる電流量に顕著に依存せず、ほぼ一定の電圧Veを示している。即ちフォーミングは抵抗変化素子100のAB端子間電圧が所定の閾値電圧ここではVeに達したとき生じ、1T1R型メモリセルのAC端子間電圧を上昇させても、抵抗変化素子100のAB端子間電圧は電圧Veにクランプされたような状態に保たれていることがわかる。図11は、フォーミング処理前の初期状態にある図39に示す1T1R型メモリセルに、0Vからフォーミング電圧以上の電圧まで徐々に振幅が大きくなる電圧を印加することで、フォーミング処理前後の電流を直接測定したI-V特性図である。横軸は下部端子101を基準として、上部電極端子102に印加したときの1T1R型メモリセルへの印加電圧VPを示し、縦軸は1T1R型メモリセルに流れるメモリセル電流Icである。このとき、ゲート端子には通常の書き込み動作のためのゲート電圧VGwよりも高いフォーミング用のゲート電圧VGを印加した。なお、この測定は直流電圧源と直流電流測定器を用い、フォーミング電流を直接測定するため行ったもので、一つ一つの電圧印加はDC的な状態で行われたものである。前述の所定パルス幅を印加したフォーミング条件と同じものではないが、概ねの現象は共通すると考えられる。図11によると、初期状態のメモリセルに対して、正バイアス方向のメモリセル端子間電圧VPを増加させて行くと軌跡A、メモリセル端子間電圧VPが低い領域では、絶縁体に近い非常に高抵抗な初期状態にあるメモリセルには殆ど電流は流れない。さらに、メモリセル端子間電圧VPを増加させると、図10で説明した閾値電圧Ve近傍の電圧から急峻に電流が流れ出し、強い非線形の電流-電圧特性を示している。続けて、メモリセル端子間電圧VPをVG1まで増加させ、その後、メモリセル端子間電圧VPを減少させて行くと、別の軌跡軌跡Bを通って原点に戻る特性を示している。軌跡Bの原点近傍の傾きは高抵抗状態に対応する抵抗値を示しており、即ちこの軌跡を経ることでフォーミングが行われ、電圧印加の方向から想定される通り、初期状態から高抵抗状態に遷移したことがわかる。なお、詳細な説明は省略するが、必ずしもメモリセル端子間電圧VPをVG1まで増加する必要はなく、メモリセル端子間電圧VPをVG1よりもやや小さい電圧例えば、VG1の90程度の電圧まで増加させてから減少させても軌跡Aとは異なる軌跡を辿り、フォーミングが行われ高抵抗状態にセットされることが確認されている。他方、メモリセル端子間電圧VPを軌跡Aにおいて急峻に電流が流れ出す閾値電圧Veをやや超える程度の電圧例えば閾値電圧Veの110程度の電圧まで上昇させてから減少させた場合には軌跡Aをそのままたどり、フォーミングされていないことが確認されている。このことは、次のように考えることができる。図11に示した測定はDC的な電圧印加-電流測定装置でなされたものである。一般的なDC電圧印加-電流測定装置の場合、一つ一つの測定は1ミリ秒1ms~10ミリ秒10ms要している。図9で説明した関係から、1ms~10msの平均フォーミング時間でフォーミングを起こすことができるフォーミング電流が特定される。そのようなフォーミング電流をIform0とすると、図11の測定結果から、メモリセル端子間電圧VPを、閾値電圧Veを超え、かつメモリセルにフォーミング電流Iform0を流すことができる電圧を超える電圧まで上昇させることで、フォーミングが起こっていると推測される。すなわち図11では、閾値電圧Veの110程度の電圧は、メモリセルにフォーミング電流Iform0を流すことができる電圧を超えておらず、フォーミングを起こすには不十分だったと考えられる。また、図8の説明では、簡単化のため、抵抗変化素子の電流-電圧特性を線形特性オーミック特性と仮定して考察したが、実際には図11に示すように非線形な特性を示している。しかし図8での考察は、抵抗変化素子100の特性を同一とし、それを横方向にシフトして交点D、Eで同一電流となるNMOSトランジスタ104の動作点を求めているので、ここでの考察では抵抗変化素子の特性が線形性か非線形性かで結果に影響はしないと考えられる。以上、1T1R型のメモリセルに関連発明のフォーミング方法を適用するに際して考慮されるべき特徴は次のように整理される。図39の構造の、スイッチ素子の一例としてNMOSトランジスタ104を用いたメモリセルでは、抵抗変化を起こしやすい電極材料で構成された上部電極100cと接する高抵抗な第2のタンタル酸化物層100b-2に所定電圧を印加してフォーミングを実施することにより、第2のタンタル酸化物層100b-2中に微細なフィラメントパスつまり、導電パスが形成されて、抵抗変化動作が起こると考えられる。上部電極100cにIrを用いた場合においても、抵抗変化素子100は、初期状態においては非常に高抵抗な状態にあるが、所定電圧以上の印加で急激に電流が流れる特徴を有している。しかし、その所定電圧以上に電圧を印加しただけではフォーミングはなされず、さらに所定時間以上フォーミング電流を流し続けることで初めてフィラメントパスが形成され、フォーミングが完了する。また、このフォーミング電流とフォーミング時間との関係は、例えばフォーミング電流を2倍にすると、フォーミング時間は約1/10000に短縮されるという大きな依存性を有している。そしてこれらの特徴を利用すると、スイッチ素子を備えたメモリセルの設計やフォーミング操作は次のようにすると、より最適に行えることがわかる。初期状態は抵抗変化素子が非常に高抵抗な状態にあり、従ってメモリセルに流れる電流は非常に小さいため、例えば、スイッチ素子としてNMOSトランジスタ104を用いた場合、NMOSトランジスタ104での電圧降下は小さく、その為、電流を流す向きはどちらからでも大きな差異はない。しかし、Irのように、所定の電圧以上の電圧を印加した場合に抵抗変化素子100の初期状態においても非線形に大きな電流が流れる上部電極材料で構成された抵抗変化素子100においては、NMOSトランジスタ104のソース電圧が上昇しない向き、即ち下部端子101を基準に、上部電極端子102に正電圧を印加する向きの方がより多くの電流をNMOSトランジスタ104により駆動することができ、フォーミング時間を短縮できる。これは、上述したように、NMOSトランジスタ104に負の基板バイアス効果が発生しないためである。また、スイッチ素子として、双方向ダイオードを用いる場合には、電流駆動能力が高くなる向きでフォーミング処理をするようにすれば、フォーミング時間を短縮できるが、電流-電圧特性が対称である場合には、高抵抗化方向、又は低抵抗化方向いずれの向きでフォーミングしても良い。さらには、抵抗変化素子100の面積をより小さく設計する、またはより小さい面積に加工することは、同一のスイッチ素子例えば、トランジスタサイズであっても相対的に抵抗変化素子100に流れる電流密度を上昇させることであり、フォーミング時間の短縮に有効となる。また、フォーミング処理はフォーミング時間やフォーミング電流で制御できる。このことは、より大容量で高集積なメモリを構成する場合はできるだけメモリセル中のスイッチ素子トランジスタは小さく設計したい。その場合においても、フォーミングが行える適切なパルス時間に調整したパルスを印加することでフォーミング処理は可能になる。この時、フォーミング時間は増加するが、フォーミング処理は、製品の検査工程でデータの書き込みに先立って、1回のみ行えばよいだけなので、製品の性能を左右することなく低コストのメモリ装置の提供が可能になる。なお、この手法についての詳細は後述する。一方、小容量な用途や、メモリセルサイズが直接影響しないような場合においては、メモリセル中のスイッチ素子トランジスタの大きさを適切に大きく設計しておけば、トランジスタの電流能力が拡大され、フォーミング時間は大きく短縮できる。図12は、スイッチ素子であるNMOSトランジスタ104のゲート幅Wがi0.44μm、ii0.88μm、iii1.76μm、iv10.94μmであるメモリセルをそれぞれアレイ状に配置した不揮発性記憶装置におけるフォーミング電圧Vbパルス幅は通常の書き込み動作のためのパルス幅の累積確率分布図を示す。横軸、縦軸及び測定方法は、図41と同様のため、ここでは詳しい説明は省略する。図12に示されるように、1T1R型メモリセルの選択トランジスタであるNMOSトランジスタ104のゲート幅Wを大きくすると、フォーミング時に抵抗変化素子100に供給できる電流が増大し、一例として、ゲート幅Wがiii1.76μm以上になると、通常の書き込み動作のためのパルス幅と同じパルス幅のフォーミング用の正電圧パルスで、累積フォーミング率100に到達できることがわかる。関連発明に係るフォーミング処理後のメモリセルの抵抗変化特性以上、関連発明に係るフォーミング方法を示したが、フォーミング方法はフォーミング後の抵抗変化特性とも関係していることを見出した。上記で示した典型的なフォーミング処理を行った場合と、フォーミング条件を変更した本発明の実施形態について説明する。図13は、図39に示す1T1R型メモリセルにおいて、上部電極100cにIrを用いた場合の抵抗変化素子100を有する1T1R型メモリセルのフォーミング工程と通常データ書込み工程におけるメモリセルに印加される電圧パルスの電圧波形を示すタイミングチャート図である。縦軸は、図39のメモリセルにおける上部電極端子102と下部端子101間に印加される電圧パルスの電圧VPであり、横軸は、時間である。ここでは、下部端子101を基準として、上部電極端子102に下部端子101よりも高い電圧の電圧パルスを印加する方向を正電圧パルスと定義し、逆に下部端子101に上部電極端子102よりも高い電圧の電圧パルスを印加する方向を負電圧パルスと定義して、タイミングチャートが図示されている。図13に示す波形の電圧パルスを用いたフォーミング工程では、図39の初期状態のメモリセルに対して、まず、メモリセルトランジスタのゲート端子にゲート電圧VG1トランジスタを十分にオンさせるゲート電圧を印加し、上部電極端子102に、電圧がVp=VG1かつパルス幅がTpの電圧パルスを印加このとき、下部端子101は、接地電位して、振幅がVPの第1の正電圧パルスを印加する。次に、ゲート端子にゲート電圧VG1を印加し、下部端子101に電圧がVn=VG1かつパルス幅がTn<Tpの電圧パルスを印加このとき、上部電極端子102は、接地電位にして、振幅がVPの負電圧パルスを印加して、セル電流が比較的流れ、フォーミングが完了したかどうかを判定するベリファイ判定がし易くなる低抵抗LR状態近傍に遷移させる。その後、ベリファイ判定を行い、抵抗変化素子100がLR状態近傍に遷移していれば、フォーミング工程終了とし、もし、フォーミングされていなければ、再度、正電圧パルス第2の正電圧パルスの印加フォーミングと負電圧パルスの印加及びベリファイ判定を繰り返す。図13に示す例では、1回の正電圧パルスの印加でフォーミング処理が完了した場合を示している。フォーミング工程完了後、通常データ書き込み工程HR化とLR化交互書き換えでは、ゲート端子103にゲート電圧VGw<VG1が印加され、上部電極端子102に電圧Vh<Vp、パルス幅Thの電圧パルスの印加このとき、下部端子101には、接地電位を印加、つまり振幅がVhの正電圧パルス高抵抗化電圧パルスの印加で抵抗変化素子100を高抵抗化させ、次に、ゲート端子にゲート電圧VGwが印加され、下部端子101に電圧Vl=VG1、パルス幅Tlの電圧パルスの印加このとき、上部電極端子102は、接地電位、つまり振幅がVlの負電圧パルス低抵抗化電圧パルスの印加で、抵抗変化素子100を低抵抗化させる。低抵抗化時、メモリセルトランジスタNMOSはソースフォロア接続となり高抵抗化時より抵抗が大きく、実際に抵抗変化素子100にかかる電圧は低抵抗化時の方が同じ電圧か小さくなる。以降、正電圧パルスの印加と負電圧パルスの印加を交互に繰り返してデータ書き換えが実施可能となる。関連発明に係るフォーミング方法に判明した新たな課題図14は、図13においてフォーミングを完了した複数の1T1R型メモリセルの高抵抗状態HRと低抵抗状態LRにセットした時のセル電流の正規確率分布図ワイブルプロットである。縦軸は、ワイブルプロットの正規期待値を表し、横軸は、高抵抗状態および低抵抗状態にセットされているメモリセルに、読み出し電圧Vreadを印加した時のセル電流をリニアスケールで表している。図14では、フォーミングにより抵抗変化層中にフィラメントパスが形成され、高抵抗状態と低抵抗状態に遷移が可能となっているが、低抵抗状態のセル電流分布の下限が、規格値ILlimを割り込み、動作ウィンドウが狭くなり、その結果、読み出し速度や信頼性が低下してしまうという新たな課題が判明した。次に、低抵抗状態のセル電流が減少してしまう上記課題の推定メカニズムについて説明する。図15は、フォーミングによるフィラメントパス形成状態と低抵抗状態のセル電流との相関が生じる推定メカニズムを説明するための図である。ここで、図15において、図39と同じ構成要素については同じ符号を用い、説明を省略する。また、ここでは、高抵抗層中のフィラメントパス形成状態を説明することを主眼としているため、NMOSトランジスタ104は、省略している。図15は、図39に示す1T1R型メモリセルにおいて、図5に示すフォーミングフローに従いながら、ある複数のビットセルA、セルB、セルCをフォーミングした場合における、各ビットのフォーミング完了までの経過とフォーミング完了後のフィラメントパス形成状態を示したものである。先ず、図15におけるセルAがフォーミングされる場合について説明する。図15において、aは、セルAの抵抗変化素子100の初期状態つまり、製造後において未だフォーミングされていない状態を表し、bに示すように、パルス幅Tp、振幅Vpのフォーミング用正電圧パルスを印加中に、タイミングTfbでフィラメントパスが形成され始める。この時のフィラメントパス径をφ1とする。その後、さらにフォーミング用正電圧パルスが印加され続け、フィラメントパス径が拡大し、正電圧パルス印加終了後には、cに示すようにフィラメントパス径がφ2>φ1となり、図5におけるフォーミングフローのステップS24で読み出し電流が基準値Ith1より大きな値となり、セルAに対しては、フォーミングが十分に実施された状態で、フォーミングが完了したと判定される。次に、図15におけるセルBがフォーミングされる場合について説明する。図15において、dは、セルBの抵抗変化素子100の初期状態つまり、製造後において未だフォーミングされていない状態を表し、eに示すように、パルス幅Tp、振幅Vpのフォーミング用正電圧パルスを印加中に、タイミングTfeでフィラメントパスが形成され始める。この時のフィラメントパスの径をφ1とする。その後、さらにフォーミング用正電圧パルスが印加され続け、フィラメントパス径が拡大するが、フィラメントパスが形成され始めてから、正電圧パルス印加終了までの時間が不十分なため、正電圧パルス印加終了後、fに示すようにフィラメントパス径が不十分なφ3φ2>φ3>φ1となる。この時、図5におけるフォーミングフローのステップS24で読み出し電流が基準値Ith1よりも僅かに大きな値となり、セルBに対しては、フォーミングが最小限に実施された状態で、フォーミングが完了したと判定される。次に、図15におけるセルCがフォーミングされる場合について説明する。図15において、gは、セルCの抵抗変化素子100の初期状態つまり、製造後において未だフォーミングされていない状態を表し、hに示すように、パルス幅Tp、振幅Vpのフォーミング用正電圧パルスを印加終了間際に、タイミングTfhでフィラメントパスが形成され始めるが、その直後に正電圧パルス印加が終了する。この時のフィラメントパスの径をφ1とする。この場合、図5におけるフォーミングフローのステップS24で読み出し電流が基準値Ith1より小さな値となり、フォーミングが完了していないと判定され、パルス幅Tpよりも長いパルス幅を有する次の正電圧パルス印加で、フィラメントパス径が拡大し、次の正電圧パルス印加終了後には、図15において、iに示すようにフィラメントパス径がφ4>φ2>φ1となり、図5におけるフォーミングフローのステップS24で読み出し電流が基準値Ith1より大きな値となり、セルCに対して、フォーミングが十分に実施される。このように、フィラメントパス形成開始時間は、時間的に連続的に分布するため、図5に示すフォーミングフローを実施する限り、図15において、e、fに示すように中途半端なフィラメントパス径のセルが確率的に発生し、アレイ中のあるメモリセルでは、低抵抗状態のセル電流が低下してしまうと推定される。なお、ここでは、抵抗変化層として酸素不足型のタンタル酸化物を例にとり、フォーミング処理によるフィラメントパス形成状態と低抵抗状態のセル電流との相関が生じる推定メカニズムを説明したが、酸素不足型の遷移金属酸化物を用いた抵抗変化型不揮発性記憶素子でも同様の推定メカニズムに従ってフォーミング処理によるフィラメントパス形成状態と低抵抗状態のセル電流との相関が生じるものと考えられる。本願発明は、上述の事情に鑑みてなされたものであり、関連発明の効果である、従来に比べてフォーミング電圧を低くし、かつ、フォーミング電圧の抵抗変化素子ごとのばらつきを軽減できることに加えて、低抵抗状態のセル電流を増加させることが可能な抵抗変化型不揮発性記憶素子のフォーミング処理方法及びそれを実現する抵抗変化型不揮発性記憶装置を提供することを目的とする。以下、本願発明に係るフォーミング処理方法および当該フォーミング処理方法を実現する抵抗変化型不揮発性記憶装置について、詳細に説明する。第1の実施の形態に係るフォーミング方法図16は、本発明の第1の実施の形態に係る、1T1R型メモリセルアレイの低抵抗状態セル電流を増加することが可能な、新たなフォーミングフロー図である。図16に示す第1フォーミング工程は、図5に示すフォーミングフローと同一のため、ここでは説明を省略する。図16に示すフォーミングフロー図は、第1フォーミング工程と第2フォーミング工程で構成され、図5に示す第1フォーミング工程を正常終了S26した図39に示す1T1R型メモリセルに対して、第2フォーミング工程が実施される。本発明の第2フォーミング工程追加フォーミングは、第1フォーミングが完了した後のフィラメントパス径が不十分な抵抗変化素子100を有するメモリセルに対して、追加フォーミングを実施し、フィラメントパス径を拡大し、低抵抗状態のセル電流を向上することを狙いとし、4つのステップS31~S34から構成されている。なお、以下の説明では、第1フォーミングを単にフォーミングと称し、第2フォーミングを追加フォーミングと称する。ステップS31では、初期設定を行う。このステップS31では、抵抗変化素子100は、第1フォーミング工程でフォーミングが完了し、セル電流が基準値Ith1よりも大きいことが確認された低抵抗状態にある。また、初期設定として、追加フォーミング繰り返し回数mは1に設定している。ステップS32は、判断ステップであり、先ず、追加フォーミング繰り返し回数mが繰り返し回数最大値以下であるかどうかを判定し、繰り返し回数最大値以下の場合には、次の低抵抗状態のセル電流LR電流が基準値Ith2>Ith1よりも大きいかどうかを判定するステップに移行する。ここでは、上部電極端子102あるいは、下部端子101を基準にして下部端子101あるいは、上部電極端子102に電流測定源を接続して読み出し電圧Vreadを印加しつつ、下部端子101あるいは、上部電極端子102から上部電極端子102あるいは、下部端子101に流れる電流を測定する。この時、ゲート端子103にはトランジスタをオン状態にするフォーミング用のゲート電圧VG1を印加する。そして、読み出し電流が基準値Ith2より大きな値の場合つまり、抵抗変化素子100が十分低抵抗状態にあると判断できた場合は追加フォーミングが完了したと判定し、追加フォーミングフローを終了しS36、読み出し電流が基準値Ith2より小さな値の場合は追加フォーミングが完了していないと判定し、ステップS33に移行する。ステップS33は、追加電圧印加ステップであり、ここでは、下部端子101と上部電極端子102との間に追加正電圧パルスを1回印加する。この時、ゲート端子103にはフォーミング用のゲート電圧VG1を印加する。追加正電圧パルスは、下部端子101を基準にして上部電極端子102に正電圧を印加するHR化方向のフォーミングパルスであり、通常の書き込み動作のためのパルス幅よりも長いパルス幅Tp2固定値、電圧Vp=VG1の電圧パルスが用いられる。パルス幅Tp2には、例えば、ステップ22のパルス幅としてあらかじめ用意される複数のパルス幅の中央値表1の例では、Tp7=10μsを用いてもよい。ステップS34は、判断ステップの前処理であり、ここでは、上部電極端子102と下部端子101との間に追加負電圧パルスを1回印加する。この時、ゲート端子103にはフォーミング用のゲート電圧VG1を印加する。追加負電圧バルスは、下部端子101を基準にして上部電極端子102に負電圧を印加するLR化方向のパルスであり、例えば、通常の書き込み動作のためのパルス幅と同じパルス幅Tn2固定値、電圧Vp=VG1の電圧パルスが用いられる。もちろん、負電圧パルスは抵抗変化素子を低抵抗化できればよく、パルス幅Tn2及び電圧Vpは通常の書き込み動作のためのパルス幅及び電圧と異なるパルス幅及び電圧を用いてもよい。その後、ステップS35に移行し追加フォーミング繰り返し回数mをインクリメントして再度ステップS32にもどる。そしてステップS32で追加フォーミングが完了したと判定出来るまでステップS32~ステップS35を繰り返す。また、もしS32で追加フォーミングが完了したと判定出来できず、追加フォーミング繰り返し回数mが最大値例えば、100回を越えた場合、追加フォーミングN.G.LR電流が不十分なメモリセルと判定するS37。なお、ステップS33では上部電極端子102に所定のHR化に必要な正電圧を印加しているが、これはNMOSトランジスタ104の基板バイアス効果が小さい方向に対応しており、追加フォーミング時のトランジスタの駆動電流をより多くできるため、この方向に設定している。つまり、上部電極端子102に正電圧を印加することで、NMOSトランジスタ104のソースは、基準電位となる下部電極側端子Cとほぼ同電位になるので、基板バイアス効果が避けられる。よって、NMOSトランジスタ104は、上部電極端子102に正電圧を印加するときにおける電流駆動能力が、上部電極端子102に負電圧を印加するときにおける電流駆動能力よりも大きい。また、ステップ33では、抵抗変化素子100に高抵抗HR化方向のパルスを印加して追加フォーミングを実施しているが、スイッチ素子として、トランジスタの代わりに双方向ダイオードを用いる場合1D1R型メモリセルの場合には、NMOSトランジスタの電流駆動能力の大きくなる向きHR化方向で追加フォーミングする必要はなくなるため、必要に応じてLR化方向のパルスを印加して、追加フォーミングを実施しても良い。この時には、ステップ34は、省略しても良い。このように、図16に示すフォーミングフローでは、第1フォーミング工程でフォーミングが完了したフィラメントパス径が不十分な抵抗変化素子100を有するメモリセルに対して、ステップS32における電流判定用の基準値Ith2を、第1フォーミング工程のステップ24における電流判定用の基準値Ith1よりも大きく、LR状態における電流値と同じ程度に設定して、追加フォーミングを実施し、フィラメントパス径を拡大する。図17は、図16に示す1T1R型メモリセルのフォーミングフローにしたがって1T1R型メモリセルのフォーミング及び追加フォーミングを行った場合の、抵抗変化素子100の抵抗推移を示す図である。グラフの縦軸は抵抗値をlogスケールで表し、横軸はパルス印加の回数を表している。負電圧パルスの印加による抵抗推移を明示するため、パルス印加回数に負電圧パルスも回数に含めて表示している。但し、図16の第1フォーミング工程では、追加フォーミングの効果を確認することを目的として、フォーミング用正電圧パルスのパルス幅Tpnは、表1の例示とは異なり繰り返し回数に応じ拡大せず、各回とも、一例として100μs表1のTp9に相当に固定している。なお、製造後の初期抵抗状態SS1は、抵抗変化素子100は絶縁体に近い非常に高抵抗な状態にある。最初のステップS22で、1回目から8回目まで、パルス幅がTp1からTp8のパルス印加ではフォーミングされていない。従って、抵抗変化素子100は、初期状態とほぼ同じ、非常に高抵抗な状態Tp1~Tp8におけるSS2黒丸にある。ステップS23ではLR化方向のパルス印加が行われるが、これらの時はまだフォーミング処理が完了していないので、抵抗変化素子100は、抵抗変化は行えず初期状態と同じ、非常に高抵抗な状態Tp1~Tp8におけるSS3白丸が維持される。その為、ステップS24の電流測定では、殆ど電流が流れない。一方、9回目のステップS22ではTp9:100μsのパルスで抵抗変化素子100がフォーミングされ、高抵抗状態Tp9におけるSS2黒丸に遷移している。ステップS23は9回目のステップS22でフォーミングがなされてつまり、フィラメントパスが形成されているので、抵抗変化素子100は低抵抗状態近傍Tp9におけるSS3白丸に遷移する。そしてステップS24では、ステップS23で抵抗変化素子100は低抵抗状態に遷移しているので、低抵抗状態に対応する大きな電流が検出され、この9回目のステップS22の100μsのパルスでフォーミングが行われたことが判定できる。なおこの場合累積で900μsのパルス幅が印加されたことになる。次に、第2フォーミング工程追加フォーミング処理における最初m=1の判定ステップS32の電流測定では、低抵抗状態のセル電流が追加フォーミング処理時の基準値Ith2を超えていないため、ステップS33に移行する。次に、ステップS33において、パルス幅がTp2のパルスで抵抗変化素子100が追加フォーミング処理される。つまり、抵抗変化素子100は、状態SS3から状態SS33黒四角に遷移する。このステップS33はHR化方向のパルス印加なので、抵抗変化素子100は、追加フォーミング処理された時点で高抵抗状態状態SS33黒四角に遷移している。ステップS34は逆にLR化方向のパルス印加である。ステップS33で追加フォーミング処理が実施された後、十分フィラメントパスが拡大しているため、低抵抗状態SS34白四角に遷移する。最後にステップS32で、電流測定源を接続して、読み出し電圧Vreadを印加しつつ、1T1R型メモリセルの下部端子101から上部電極端子102に流れる電流を測定するが、ステップS34で低抵抗状態SS34白四角に遷移しているので、低抵抗状態に対応する大きな電流が検出される。この場合、1回目のステップS33における、パルス幅がTp2の正電圧パルス印加で追加フォーミング処理が適切に行われたことが判定できる。図18は、図16のフォーミングフローにしたがってフォーミングを完了した複数の1T1R型メモリセルの高抵抗状態HRと低抵抗状態LRのセル電流分布図である。図18には、比較のため、図14に示したセル電流分布が再掲される。グラフの縦軸及び横軸は、図14と同様である。図18では、図14に示した追加フォーミング処理がないフォーミング処理でフィラメントパスが形成された場合のLR電流分布白菱形とHR電流分布白三角、及び図16に示す追加フォーミング処理を行った本発明のフォーミング処理でフィラメントパスが形成された場合のLR電流分布黒菱形とHR電流分布黒三角が示されている。図18から明らかなように、追加フォーミング処理を実施し、不十分な径のフィラメントパスを有したメモリセルを撲滅することにより、LR電流分布下限が、約22増加して規格値ILlimに適合し、動作ウィンドウを拡大することが可能となる。以上のように、本発明者らは新たな高信頼性のフォーミング手法を見出した。第2の実施の形態次に、本発明の第2の実施の形態として、図16のフォーミングフローを実現する不揮発性記憶装置の一例について説明する。第2の実施の形態に係る不揮発性記憶装置図19は、本発明の第2の実施の形態に係る抵抗変化型不揮発性記憶装置200以下では短く、不揮発性記憶装置200と言うの構成の一例を示すブロック図である。また、図20は、図19におけるA部の構成4ビット分の構成を示す斜視図である。図19に示すように、本実施の形態に係る不揮発性記憶装置200は、半導体基板上に、メモリ本体部201を備えており、メモリ本体部201は、メモリセルアレイ202と、行選択回路/ドライバ203と、列選択回路/ドライバ204と、情報の書き込みを行うための書き込み回路205と、選択ビット線に流れる電流量を検出し、データ1または0と判定するセンスアンプ206と、自動的にフォーミング処理を実行する自動フォーミング回路210と、端子DQを介して入出力データの入出力処理を行うデータ入出力回路207と、を具備している。また、不揮発性記憶装置200は、外部から入力されるアドレス信号を受け取るアドレス入力回路208と、外部から入力されるコントロール信号に基づいて、メモリ本体部201の動作を制御する制御回路209と、外部から入力されるコントロール信号に基づいて、メモリ本体部201の動作を制御し、メモリセルアレイ202をフォーミングする自動フォーミング制御回路211をさらに備えている。メモリセルアレイ202は、図19および図20に示すように、半導体基板の上に互いに平行に形成された複数のワード線WL0、WL1、WL2、...と、これらの複数のワード線WL0、WL1、WL2、...の下方にその半導体基板の主面に平行な面内において互いに平行に、かつ複数のワード線WL0、WL1、WL2、...に立体交差するように形成された複数のビット線BL0、BL1、BL2、...とを備えている。また、これらの複数のワード線WL0、WL1、WL2、...と複数のビット線BL0、BL1、BL2、...との立体交差点に対応してマトリクス状に設けられた複数のメモリセルM111、M112、M113、M121、M122、M123、M131、M132、M133、...以下、メモリセルM111、M112、...と表すが設けられている。ここで、メモリセルM111、M112、...は、図39に示した抵抗変化素子100に相当し、抵抗変化素子100の上部電極100cは、イリジウムで構成されている。ただし、本実施の形態において、これらのメモリセルM111、M112、...は、後述するように、整流素子をスイッチ素子として備えている。なお、図19におけるメモリセルM111、M112、...は、図20においてメモリセル212として示されている。アドレス入力回路208は、外部回路図示せずからアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路/ドライバ203へ出力するとともに、列アドレス信号を列選択回路/ドライバ204へ出力する。ここで、アドレス信号は、複数のメモリセルM111、M112、...のうちの選択される特定のメモリセルのアドレスを示す信号である。また、行アドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は、アドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。制御回路209は、情報の書き込みサイクルにおいては、データ入出力回路207に入力された入力データDinに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路205へ出力する。他方、情報の読み出しサイクルにおいて、制御回路209は、読み出し用電圧の印加を指示する読み出し信号を列選択回路/ドライバ204へ出力する。自動フォーミング制御回路211は、フォーミング動作において、自動フォーミング回路210、行選択回路/ドライバ203、列選択回路/ドライバ204を制御し、メモリセルアレイ202内の全てのメモリセルM111、M112、...を順次フォーミングする。行選択回路/ドライバ203は、アドレス入力回路208から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線WL0、WL1、WL2、...のうちの何れかを選択し、その選択されたワード線に対して、所定の電圧を印加する。また、列選択回路/ドライバ204は、アドレス入力回路208から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線BL0、BL1、BL2、...のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加、または、フォーミング動作時に自動フォーミング回路210を複数のビット線BL0、BL1、BL2、...のうちの何れかと接続する。書き込み回路205は、制御回路209から出力された書き込み信号を受け取った場合、行選択回路/ドライバ203に対して選択されたワード線に対する電圧の印加を指示する信号を出力するとともに、列選択回路/ドライバ204に対して選択されたビット線に対して書き込み用電圧の印加を指示する信号を出力する。また、センスアンプ206は、情報の読み出しサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を検出し、データ1または0と判定する。その結果得られた出力データDOは、データ入出力回路207を介して、外部回路へ出力される。自動フォーミング回路210は、フォーミング処理時に、自動フォーミング制御回路211により選択されたメモリセルM111、M112、...をフォーミングし、フォーミング完了後には、フォーミング完了信号Vfpを自動フォーミング制御回路211に出力する。第2の実施の形態に係る不揮発性記憶装置が備える抵抗変化素子の構成図21Aは、本発明の第2の実施の形態に係る不揮発性記憶装置が備えるメモリセルの構成の一例を示す断面図である。また、図21Bは図21Aの等価回路図である。なお、図21Aでは、図20のB部における構成が示されている。図21Aに示すように、本実施の形態に係る不揮発性記憶装置が備えるメモリセル212は、銅などの配線材料で構成された下部配線214図20におけるビット線BL1に相当すると同じく銅などの配線材料で構成された上部配線213図20におけるワード線WL0に相当するとの間に介在しており、下部電極215と、整流素子216と、内部電極217と、酸素不足型のタンタル酸化物TaOx、0<x<2.5で構成される低抵抗な第1の抵抗変化層218-1と当該第1の抵抗変化層218-1より小さい酸素不足度言い換えれば、より高い酸素含有率を持つタンタル酸化物TaOy、x<yで構成される高抵抗な第2の抵抗変化層218-2とを積層した抵抗変化層218と、上部電極219とがこの順に積層されて構成されている。酸素不足度とは、それぞれの遷移金属において、その化学量論的組成の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。例えば、遷移金属がタンタルTaの場合、化学量論的な酸化物の組成はTa2O5であるので、TaO2.5と表現できる。TaO2.5の酸素不足度は0である。例えばTaO1.5の組成の酸素不足型のタンタル酸化物の酸素不足度は、酸素不足度=2.5-1.5/2.5=40となる。また、Ta2O5の酸素含有率は、総原子数に占める酸素の比率O/TaOであり、71.4atmとなる。したがって、酸素不足型のタンタル酸化物は、酸素含有率は0より大きく、71.4atmより小さいことになる。ここで、内部電極217、抵抗変化層218、および上部電極219は、図39に示した抵抗変化素子100における下部電極100a、抵抗変化層100b、および上部電極100cにそれぞれ相当する。整流素子216は、下部電極215、整流層216-1、及び内部電極217で構成され、タンタル窒化物等で構成された内部電極217を介して、抵抗変化層218と直列接続されている。この整流素子216は、ダイオードに代表されるスイッチ素子であり、電圧に対して非線形な電流特性を示すものである。また、この整流素子216は、電圧に対して双方向性の電流特性を有しており、所定の閾値電圧Vf一方の電極を基準にして例えば2V以上または-2V以下で導通するように構成されている。なお、タンタルおよびその酸化物は、半導体プロセスに一般的に用いられている材料であり、半導体プロセスとの親和性が非常に高いといえる。そのため、既存の半導体製造プロセスに容易に組み入れることが可能である。内部電極217、第1の抵抗変化層218-1、第2の抵抗変化層218-2、及び上部電極219の、各材料及びそれら材料の組み合わせについて、安定した抵抗変化特性を実現することが確かめられている好適例を示す。第1の抵抗変化層218-1を構成するタンタル酸化物の組成をTaOx0<x<2.5とし、第2の抵抗変化層218-2を構成するタンタル酸化物の組成をTaOyx<yとすると、例えば、0.8≦x≦1.9、2.1≦y、かつ第1のタンタル酸化物の膜厚は1nm以上、10nm以下であることが好ましい。抵抗変化層218を構成する金属には、タンタル以外の遷移金属を用いてもよい。遷移金属としては、タンタルTa、チタンTi、ハフニウムHf、ジルコニウムZr、ニオブNb、タングステンW等を用いることができる。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。例えば、ハフニウム酸化物を用いる場合、第1の抵抗変化層218-1を構成する第1のハフニウム酸化物の組成をHfOyとし、第2の抵抗変化層218-2を構成する第2のハフニウム酸化物の組成をHfOxとすると、0.9≦x≦1.6、1.8<y、かつ第1のハフニウム酸化物の膜厚は3nm以上、4nm以下であることが好ましい。また、ジルコニウム酸化物を用いる場合、第1の抵抗変化層218-1を構成する第1のジルコニウム酸化物の組成をZrOyとし、第2の抵抗変化層218-2を構成する第2のジルコニウム酸化物の組成をZrOxとすると、0.9≦x≦1.4、1.9<y、かつ第1のジルコニウム酸化物の膜厚は1nm以上、5nm以下であることが好ましい。なお、第1の抵抗変化層218-1を構成する第1の遷移金属と、第2の抵抗変化層218-2を構成する第2の遷移金属とは、異なる遷移金属を用いてもよい。この場合、第2の抵抗変化層218-2は、第1の抵抗変化層218-1よりも酸素不足度が小さい、つまり抵抗が高い方が好ましい。このような構成とすることにより、抵抗変化時に内部電極217及び上部電極219間に印加された電圧は、第2の抵抗変化層218-2に、より多く分配され、第2の抵抗変化層218-2中で発生する酸化還元反応をより起こしやすくすることができる。また、第1の遷移金属と第2の遷移金属とが互いに異なる材料を用いる場合、第2の遷移金属の標準電極電位は、第1の遷移金属の標準電極電位より小さい方が好ましい。抵抗変化現象は、抵抗が高い第2の抵抗変化層218-2中に形成された微小なフィラメント導電パス中で酸化還元反応が起こってその抵抗値が変化し、発生すると考えられるからである。例えば、第1の抵抗変化層218-1に、酸素不足型のタンタル酸化物を用い、第2の抵抗変化層218-2にチタン酸化物TiO2を用いることにより、安定した抵抗変化動作が得られる。チタン標準電極電位=-1.63eVはタンタル標準電極電位=-0.6eVより標準電極電位が低い材料である。標準電極電位は、その値が大きいほど酸化しにくい特性を表す。第2の抵抗変化層218-2に第1の抵抗変化層218-1より標準電極電位が小さい金属の酸化物を配置することにより、第2の抵抗変化層218-2中でより酸化還元反応が発生しやすくなる。上記の各材料の積層構造の抵抗変化膜における抵抗変化現象は、いずれも抵抗が高い第2の抵抗変化層218-2中に形成された微小なフィラメント中で酸化還元反応が起こってその抵抗値が変化し、発生すると考えられる。つまり、第2の抵抗変化層218-2側の上部電極219に、内部電極217を基準にして正の電圧を印加したとき、抵抗変化膜106中の酸素イオンが第2の抵抗変化層218-2側に引き寄せられて第2の抵抗変化層218-2中に形成された微小なフィラメント中で酸化反応が発生して微小なフィラメントの抵抗が増大すると考えられる。逆に、第2の抵抗変化層218-2側の上部電極219に、内部電極217を基準にして負の電圧を印加したとき、第2の抵抗変化層218-2中の酸素イオンが第1の抵抗変化層218-1側に押しやられて第2の抵抗変化層218-2中に形成された微小なフィラメント中で還元反応が発生して微小なフィラメントの抵抗が減少すると考えられる。酸素不足度がより小さい第2の抵抗変化層218-2に接続されている上部電極219は、例えば、白金Pt、イリジウムIrなど、第2の抵抗変化層218-2を構成する遷移金属及び内部電極217を構成する材料と比べて標準電極電位がより高い材料で構成する。このような構成とすることにより、上部電極219と第2の抵抗変化層218-2の界面近傍の第2の抵抗変化層218-2中において、選択的に酸化還元反応が発生し、安定した抵抗変化現象が得られる。整流素子216を構成する整流層216-1には窒素不足型シリコン窒化物を用い、内部電極217には、前述したように、タンタル窒化物を用いる。ここで、窒素不足型シリコン窒化物とは、シリコン窒化物をSiNy0<yと表記した場合に、窒素Nの組成yが化学量論的に安定な状態よりも少ない組成であるときの窒化物である。Si3N4が化学量論的に安定な状態であるので、0<y<1.33の場合に、窒素不足型のシリコン窒化物であるといえる。タンタル窒化物を用いた場合、0<y≦0.85において、SiNyは半導体特性を示し、抵抗変化に十分な電圧電流をオンオフ可能な電流例えば、10kAcm2以上を流すことができるMSMMetal-Semiconductor-Metalダイオードを構成できる。ここで、タンタル窒化物の仕事関数は4.6eVと、シリコンの電子親和力3.8eVより十分高いので、整流層216-1と内部電極217との界面でショットキーバリアが形成される。同様に、下部電極215にもタンタル窒化物を用いることにより、下部電極215と整流層216-1との界面においてもショットキーバリアが形成され、整流素子216は双方向のMSMダイオードとして機能する。また、抵抗変化素子の抵抗変化時には10kA/cm2以上の大電流密度の電流が流れる。タンタル等の高融点金属及びその窒化物または酸化物は耐熱性に優れ、大電流密度の電流が印加されても安定な特性を示す。以上の理由により、MSMダイオードの電極材料としては、タンタル、チタン、タングステン、タンタル窒化物、チタン窒化物、タングステン窒化物、タンタル酸化物等が好ましい。図22は、図19における自動フォーミング回路210の詳細な構成の一例を示す回路図である。ここでは、抵抗変化素子220がフォーミングされ、フィラメントパスが形成された瞬間にフォーミング電流が急増し、メモリセル212を破壊したり等のダメージを与える恐れがあるため、自動フォーミング回路210は、電流制限をしながらフォーミング処理を実施する構成を採っている。また、図3、図4で示したように、LR化方向でフォーミング処理を実施した場合の方が、フォーミング処理前後で抵抗値の変化が大きくなり、自動フォーミング回路210でフォーミング完了を容易に検知できるため、ここでは、LR化方向でフォーミング処理を実施する構成になっているが、HR化方向でフォーミング処理をしてもよい。自動フォーミング回路210は、定電流ILを生成するPMOSトランジスタ300と、PMOSトランジスタ300とノードNBLとの接続/非接続を切り換えるスイッチの役割を有するスイッチトランジスタ301と、スイッチ302と、差動アンプ303と、ノードNinをフォーミング用電圧VPPにプリチャージするためのプリチャージトランジスタ304と、段数がn段である直列入力並列出力型のシフトレジスタ回路305と、AND回路306とから構成される。PMOSトランジスタ300は、ソース端子とフォーミング用電圧VPPの電圧端子とが接続され、また、ドレイン端子とスイッチトランジスタ301のソース端子とが接続され、ゲート端子には、固定バイアス電圧Vbiasが入力される。このPMOSトランジスタ300は、飽和領域で動作させると、定電流源として機能し、定電流ILをスイッチトランジスタ301と列選択回路/ドライバ204とビット線を介して、メモリセルに供給する。スイッチトランジスタ301のドレイン端子は、列選択回路/ドライバ204及びスイッチ302と接続され、スイッチトランジスタ301のゲート端子には、AND回路306の出力であるフォーミング完了信号Vfpが入力され、フォーミング完了信号Vfpに応じて、導通/非導通状態を切り換えられる。スイッチ302は、一方端をスイッチトランジスタ301のドレイン端子が接続されているノードNBLと接続され、他方端を差動アンプ303の反転入力端子及びプリチャージトランジスタ304のドレイン端子と接続され、フォーミングイネーブル信号SWCの活性/非活性に応じて、それぞれ導通/非導通状態を切り換えられる。プリチャージトランジスタ304は、ソース端子とフォーミング用電圧VPPの電圧端子とが接続され、また、ドレイン端子と差動アンプ303の反転入力端子が接続されているノードNinとが接続され、ゲート端子には、フォーミングイネーブル信号SWCが入力される。ノードNinの電位は、基準電圧Vrefが入力された差動アンプ303により反転増幅され、アンプ出力NOとしてシフトレジスタ回路305に伝達される。シフトレジスタ回路305は、n個n:2以上の整数のフリップフロップFF1~FFnが直列に接続されたn段の構成を有し、各フリップフロップFF1~FFnのクロック入力端子CKには、自動フォーミング制御回路211から出力されるクロック信号CLKが共通に入力される。また、フリップフロップFF1の入力端子Dは、差動アンプ303のアンプ出力NOと接続され、各フリップフロップFF1~FFnの出力N1~Nnは、それぞれAND回路306の入力端子と接続される。AND回路306は、出力N1~Nnの論理積結果をスイッチトランジスタ301のゲート端子、及び自動フォーミング制御回路211に、フォーミング完了信号Vfpとして伝達する。このように、自動フォーミング回路210は、フォーミング時に、絶縁体に近い非常に高抵抗な初期状態にあるメモリセル212に定電流ILを印加する。フォーミングにより、フィラメントパスが形成され抵抗変化素子の抵抗値が低下すると、ノードNBL及びノードNinの電位が低下する。当該電位が、基準電圧Vrefよりも低くなると、アンプ出力NOが活性化され、シフトレジスタ回路305の段数nとクロック信号CLKの周期tに応じた遅延時間後にフォーミング完了信号Vfpが活性化され、スイッチトランジスタ301が非導通になり、フォーミングが自動的に終了する構成になっている。次に、自動フォーミング回路210における適切な基準電圧Vrefの設計指針について説明する。図23は、図21Aおよび図21Bにおける整流素子216例えば、双方向ダイオードと、上部電極219、抵抗変化層218、及び下部電極215から構成される抵抗変化素子220との負荷特性を用いて、定電流ILを印加しフォーミングする場合の動作点解析を行うためのI-V特性模式図であり、縦軸は、電流I任意単位であり、横軸は、電圧Vである。図23は、電流非線形を有した、絶縁体に近い非常に高抵抗な初期状態からLR化方向のフォーミング処理により抵抗変化膜中にフィラメントパスが形成され、低抵抗状態に遷移する場合、抵抗変化素子220の端子間電圧がフィラメントパス形成前後でどの程度変化するのかを説明するためのI-V特性図である。また、図23では、閾値電圧Vfの双方向ダイオードである整流素子216の負荷特性を曲線1で表している。ここで、閾値電圧Vfは、整流素子216がオンする電圧として定義され、例えば、対称な電圧-電流特性を有する双方向ダイオードは、一方の電極を基準にして他方の電極に、Vf以上の電圧または-Vf以下の電圧を印加した場合にオンする。初期抵抗状態にある抵抗変化素子220をフォーミング処理時において、抵抗変化素子220の端子間電圧Vsfが所定の閾値電圧例えば、前述した閾値電圧Veにクランプされるような負荷特性を曲線2で表し、フォーミング完了後の低抵抗状態LRの抵抗変化素子220の負荷特性を直線3で表している。ここで、抵抗変化素子220が絶縁体に近い初期状態にある場合に、フォーミング処理時にメモリセル212に定電流ILが印加されたとすると、フォーミング開始時のメモリセル212の動作点は、点Q負荷特性1と2の交点になる。この時、メモリセル212の端子間電圧は、整流素子216の端子間電圧Vdiと抵抗変化素子220の端子間電圧Vsfの和となり、この電圧が、ビット線、列選択回路/ドライバ204、スイッチ302を介して、差動アンプ303の反転入力端子に入力される。その後、フィラメントパス形成が起こり、抵抗変化素子220の端子間電圧が、動作点Qを保持したまま、Vsfから低抵抗化電圧になるようにVsfの約半分のVseに遷移し、抵抗変化素子220の負荷特性が2から3に遷移し、低抵抗状態LRへのフォーミング処理が完了する。この時、メモリセル212の端子間電圧は、整流素子216の端子間電圧Vdiと抵抗変化素子220の端子間電圧Vseの和である約3.5Vとなり、この電圧が、ビット線、列選択回路/ドライバ204、スイッチ302を介して、差動アンプ303の反転入力端子に入力される。以上の動作点解析から、抵抗変化素子220のフォーミング処理が自動フォーミング回路210により行われると、差動アンプ303の反転入力端子は、VdiVsfからVdiVseに遷移し、その電圧変化を検知するためには、基準電圧Vrefとして、図23に示した好適範囲に含まれる遷移前後の中間電圧を用いることが適切であることが分かる。第2の実施形態に係る不揮発性記憶装置の動作例次に、フォーミング処理が完了した後の通常動作として情報を書き込む場合の書き込みサイクルおよび情報を読み出す場合の読み出しサイクルにおける第2の実施の形態に係る不揮発性記憶装置の動作例について、図24に示すタイミングチャートを参照しながら説明する。図24は、本発明の第2の実施の形態に係る不揮発性記憶装置の通常の書き込み動作および通常の読み出し動作の一例を示すタイミングチャート図である。なお、ここでは、抵抗変化層が高抵抗状態の場合を情報0に、低抵抗状態の場合を情報1にそれぞれ割り当てたときの動作例を示す。また、説明の便宜上、メモリセルM111およびM122について情報の書き込みおよび読み出しをする場合のみについて示す。図24におけるVPは、抵抗変化素子220と整流素子216とで構成されたメモリセル212の抵抗変化に必要な電圧パルスの電圧を示している。ここでは、非選択のワード線及びビット線に印加される電圧VP/2は、VP/2<Vfの関係が成り立つことが望ましい。こうすることにより、非選択のメモリセルの整流素子がオフ状態になり、非選択のメモリセルに回り込んで流れる漏れ電流を抑えることができるからである。その結果、情報を書き込む必要のないメモリセルへ供給される余分な電流を抑制することができ、低消費電流化をより一層図ることができる。また、非選択のメモリセルへの意図しない浅い書き込み一般にディスターブと称されるが抑制されるなどの利点もある。また、図24において、1回の書き込みサイクルに要する時間である書き込みサイクル時間をtWで、1回の読み出しサイクルに要する時間である読み出しサイクル時間をtRでそれぞれ示している。メモリセルM111に対する書き込みサイクルにおいて、ワード線WL0にはパルス幅tPの電圧パルスVPが印加され、そのタイミングに応じて、ビット線BL0には同じく0Vの電圧が印加される。これにより、メモリセルM111に情報0を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルM111の抵抗変化層218が高抵抗化する。すなわち、メモリセルM111に情報0が書き込まれたことになる。次に、メモリセルM122に対する書き込みサイクルにおいて、ワード線WL1にはパルス幅tPの0Vの電圧が印加され、そのタイミングに応じて、ビット線BL1には同じく電圧パルスVPが印加される。これにより、M122に情報1を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルM122の抵抗変化層218が低抵抗化する。すなわち、メモリセルM122に情報1が書き込まれたことになる。メモリセルM111に対する読み出しサイクルにおいては、書き込み時のパルスよりも振幅が小さい電圧パルスであって、0Vよりも大きくVP/2よりも小さい値の読み出し電圧が、ワード線WL0に印加される。また、このタイミングに応じて、書き込み時のパルスよりも振幅が小さい電圧パルスであって、VP/2よりも大きくVPよりも小さい値の電圧が、ビット線BL0に印加される。これにより、高抵抗化されたメモリセルM111の抵抗変化層218の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報0が読み出される。次に、メモリセルM122に対する読み出しサイクルにおいて、先のメモリセルM111に対する読み出しサイクルと同様の電圧がワード線WL1およびビット線BL1に印加される。これにより、低抵抗化されたメモリセルM122の抵抗変化層218の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報1が読み出される。なお、図24に示したように、本発明におけるタンタル酸化物を含む抵抗変化層218を用いた場合、電極間に印加する電気的パルスの幅が50ns程度の高速パルスであっても、抵抗変化現象を確認することができる。したがって、パルス幅tPは50ns程度に設定することができる。このようにパルス幅が50ns程度の高速パルスを用いることができるため、不揮発性記憶装置200の制御回路などの周辺回路の動作時間などを考慮したとしても、1回の書き込みサイクル時間tWは80ns程度に設定することができる。その場合、例えばデータ入出力回路207の端子DQを介して、不揮発性記憶装置200の外部とのデータの入出力を16ビットで行う場合、情報の書き込みに要するデータ転送速度は、1秒間当たり25Mバイトとなり、非常に高速な書き込み動作を実現することができる。さらに、公知のページモードまたはバーストモードなどの手法を用い、不揮発性記憶装置内部での並列の書き込みビット数を増やすことによって、より一層高速な書き込み動作を実現することも可能である。従来の不揮発性メモリにおいて、比較的高速なデータ転送が可能であるとして知られているNANDフラッシュメモリの場合、上記のページモードを用いたとしても、書き込みに要するデータ転送速度は1秒間当たり10Mバイト程度である。このことからも、本実施の形態の不揮発性半導体装置の書き込み動作の高速性を確認することができる。次に、本発明の実施の形態に係る不揮発性記憶装置200の自動フォーミング動作について説明する。図25は、本発明の第2の実施の形態に係る不揮発性記憶装置200の自動フォーミング動作を示すタイミングチャート図である。図25に示すフォーミング動作では、自動フォーミング制御回路211により選択されたメモリセルM111の1ビットのみをアクセスし、そのビットに対して、図22に示す自動フォーミング回路210を用い、フォーミング処理を実施している。図25において、フォーミング開始時は、フォーミング対象のメモリセルM111のワード線WL0とビット線BL0の電圧状態は、VPP/2であり、また、クロック信号CLK、アンプ出力NO、出力N1~Nn、及び、フォーミング完了信号Vfpは、全てLレベルとなっている。さらに、ノードNinの電圧状態は、フォーミング用電圧VPPであり、メモリセルM111は、初期状態である。先ず、プリチャージ状態のメモリセルM111に対して、ビット線BL0には、自動フォーミング回路210から列選択回路/ドライバ204を介して定電流ILが印加され、図23で説明したように、ビット線BL0の電圧は、VdiVsfになり、そのタイミングに応じて、ワード線電圧WL0には0Vの電圧が印加される。この時、ノードNinは、フォーミングイネーブル信号SWCが活性化され、スイッチ302が導通状態となることにより、初期のVPP電位からVdiVsfに遷移する。その後、所定時間t0後にフィラメントパスが形成され始めると、図4bで示したように、フィラメントパス形成直後は不安定なため、揺らぎながらフィラメントパス径が拡大抵抗値が低下及び安定化していき、ビット線BL0の電圧及びノードNinの電位は、フィラメントパス形成前後で、VdiVsfからVdiVseに遷移する。この時、基準電圧Vrefは、VdiVsfとVdiVseとの中間電圧に設定しているため、フィラメントパス形成直後のノードNinの揺らぎにより、アンプ出力NOには、チャタリング図25の破線丸部分Aが発生している。アンプ出力NOにチャタリングAが発生した時、シフトレジスタ回路305の1段目のフリップフロップFF1の出力N1は、クロック信号CLKの立ち上がりエッジに同期してアンプ出力NOのHレベルを取り込み、LレベルからHレベルに遷移する矢印B。その後、フリップフロップFF1が、次のクロック信号CLKの立ち上がりエッジに同期してアンプ出力NOのLレベルを取り込み、出力N1は、HレベルからLレベルに遷移する矢印C。さらに、フリップフロップFF1は、次のクロック信号CLKの立ち上がりエッジに同期してアンプ出力NOのHレベルを取り込み、出力N1は、LレベルからHレベルに遷移する矢印D。その後は、メモリセルM111のフォーミング動作が終了するまで、アンプ出力NOはHレベルとなるため、出力N1は、Hレベルを保持する。また、フリップフロップFF2~FF11の出力N2~N11は、出力N1の波形がそれぞれクロック信号CLKの周期tずつ遅延して伝播していく。この結果、フィラメントパス形成直後矢印Bのタイミングから、n1周期nはシフトレジスタ回路305の段数後に、出力N1~N11が全てHレベルとなり、それに応じて、AND回路306の出力であるフォーミング完了信号Vfpは、LレベルからHレベルに遷移し、スイッチトランジスタ301が非導通状態にされ、ビット線BL0の電圧及びノードNinの電位は、0Vに放電され、メモリセルM111のフォーミングが完了する。その後、次のメモリセルのフォーミングに備え、初期のプリチャージ状態に戻している。ここでは、メモリセルM111に着目して、自動フォーミングを説明したが、実際のアレイのフォーミングでは、自動フォーミング制御回路211が、選択メモリセルのフォーミング完了毎にアドレスをインクリメントしながら順次生成して行き、全てのメモリセルが自動的にフォーミングされる。以上のように、自動フォーミング回路210を用いた自動フォーミングでは、フィラメントパス形成直後フィラメントパス径小から、最低でもクロック信号CLKの周期tのn-1倍nはシフトレジスタ回路305の段数nの時間、抵抗変化素子220に追加で定電流ILが印加されるので、フィラメントパス径が拡大し、フォーミングが十分に実施され、その結果、通常の書き換え動作におけるLR状態のセル電流が増加する。また、フォーミング完了信号Vfp生成にクロック同期のシフトレジスタ回路305を用いることにより、フィラメントパス形成および成長過程の揺らぎチャタリングが生じても、不十分なフィラメントパス径の状態のままフォーミングを終了することなく、十分にフィラメントパスが拡大し安定化された状態でパス判定できるため、動作ウィンドウが拡大した高速及び高信頼性の不揮発性記憶装置を実現可能となる。なお、アンプ出力NOのチャタリングは、クロック信号CLKの周期が長い、又は、フィラメントパス径が拡大し安定化するまでの時間が短い場合等は、必ずしも発生する訳ではない。また、シフトレジスタ回路305の段数n及びクロック信号CLKの周期は、抵抗変化素子のフォーミング特性に応じて、適宜調整すれば良い。さらに、本実施形態では、フォーミング前後で抵抗値の変化が大きくなり、自動フォーミング回路210でフォーミング完了を検知し易いため、LR化方向でのフォーミングを実施したが、正方向のフォーミングでも問題なく検知できる場合には、正方向でのフォーミングを実施しても良い。また、メモリセルアレイサイズが大きくない場合には、非選択の漏れ電流が小さくなるため、スイッチ素子としての役割を果たす整流素子216例えば、双方向ダイオードは無くても良い。さらに、本実施形態では、スイッチ素子として双方向ダイオードを用いるクロスポイントメモリセルアレイで自動フォーミング動作を説明したが、スイッチ素子がMOSトランジスタである1T1Rメモリセルアレイの場合にも同様に適用できることは言うまでもない。本発明の主旨を逸脱しない範囲で、当業者が思いつく各種変形を施したり、実施の形態及び変形例における構成要素を任意に組み合わせたりして実現されるフォーミング方法及び抵抗変化型不揮発性記憶装置も、本発明に含まれる。第3の実施の形態次に、本発明の第3の実施形態として、第2の実施形態で説明した不揮発性記憶装置において自動フォーミング制御回路211及び自動フォーミング回路210を装置内に持たず、不揮発性記憶装置の外部から制御し、フォーミングを実施する場合について説明する。第3の実施の形態に係る不揮発性記憶装置図26は、本発明の実施の形態に係る抵抗変化型不揮発性記憶装置400以下では短く、不揮発性記憶装置400と言うの構成の一例を示すブロック図である。図26に示すように、本実施の形態に係る不揮発性記憶装置400は、半導体基板上に、メモリ本体部401を備えており、メモリ本体部401は、図39で説明した上部電極100cにIrイリジウムを用いた1T1R型メモリセルが行列状に配列されたメモリセルアレイ402と、行選択回路408、ワード線ドライバWLD、ソース線ドライバSLDからなる行ドライバ407と、列選択回路403と、フォーミング及びデータの書き込みを行うためのパルス幅可変書き込み回路406と、選択ビット線に流れる電流量を検出し、高抵抗状態をデータ0に、また低抵抗状態をデータ1と判定するセンスアンプ404と、端子DQを介して入出力データの入出力処理を行うデータ入出力回路405とを備える。センスアンプ404は、機能的には、メモリセルアレイ402から選択された少なくとも一つのメモリセルに含まれる抵抗変化型不揮発性記憶素子が低抵抗状態にあるか否かを判定するフォーミング判定部、及び、そのメモリセルに含まれる抵抗変化型不揮発性記憶素子が高抵抗状態か低抵抗状態かを判定する通常判定部と、を有し、それを実現する具体的な回路構成として、通常動作用基準電流生成回路702、フォーミング動作用基準電流生成回路703及び比較回路704から構成されている。つまり、通常動作用基準電流生成回路702及び比較回路704によって通常判定部が実現され、フォーミング動作用基準電流生成回路703及び比較回路704によってフォーミング判定部が実現されている。さらには、不揮発性記憶装置400は、書き込み用電源411として、高抵抗HR化用電源413及び低抵抗LR化用電源412を備え、また、フォーミング用電源500を備えている。さらに、不揮発性記憶装置400は、外部から入力されるアドレス信号を受け取るアドレス入力回路409と、外部から入力されるコントロール信号に基づいて、メモリ本体部401の動作を制御する制御回路410とを備えている。メモリセルアレイ402は、抵抗変化型不揮発性記憶素子とスイッチ素子ここでは、トランジスタとが直列に接続された複数のメモリセルから構成され、より詳しくは、半導体基板の上に形成された、互いに交差するように配列された複数のワード線WL0、WL1、WL2、および複数のビット線BL0、BL1、BL2、と、これらのワード線WL0、WL1、WL2、、およびビット線BL0、BL1、BL2、の交点に対応してそれぞれ設けられた、スイッチ素子の一例である複数のNMOSトランジスタN11、N12、N13、N21、N22、N23、N31、N32、N33、以下、トランジスタN11、N12、と表すと、トランジスタN11、N12、と1対1に直列接続された複数の抵抗変化素子R11、R12、R13、R21、R22、R23、R31、R32、R33、以下、抵抗変化素子R11、R12、と表すとを備え、個々がメモリセルM11、M12、M13、M21、M22、M23、M31、M32、M33、以下、メモリセルM11、M12、と表すを構成している。図26に示すように、トランジスタN11、N21、N31、のゲートはワード線WL0に接続され、トランジスタN12、N22、N32、のゲートはワード線WL1に接続され、トランジスタN13、N23、N33、のゲートはワード線WL2に接続され、トランジスタN14、N24、N34、のゲートはワード線WL3に接続されている。また、トランジスタN11、N21、N31、およびトランジスタN12、N22、N32、はソース線SL0に共通に接続され、トランジスタN13、N23、N33、およびトランジスタN14、N24、N34、はソース線SL2に共通に接続されている。抵抗変化素子R11、R12、は、図39に示される抵抗変化素子100であり、上述した特性を有する。つまり、これらの抵抗変化素子は、1上部電極第2電極100cを基準として下部電極第1電極100aに対して正の電圧をもつ第1の閾値電圧以上の電圧パルスである低抵抗化電圧パルスが印加されると低抵抗状態に遷移し、下部電極100aを基準として上部電極100cに対して正の電圧をもつ第2の閾値電圧以上の電圧パルスである高抵抗化電圧パルスが印加されると高抵抗状態に遷移する特性と、2製造後に電圧が印加されていない初期状態における非線形の電流-電圧特性と、3初期状態において下部電極100aを基準として上部電極100cに対して正の電位を持つ所定電圧以上の電圧の電圧パルスが印加され、かつ、所定時間、当該電圧が印加され続けると、初期状態から、印加される電圧パルスの極性によって高抵抗状態と低抵抗状態とを可逆的に遷移可能な状態に変化するフォーミングが起こり、かつ、抵抗変化型不揮発性記憶素子に流れる電流が増大すると、指数関数的に当該フォーミング時間が減少する特性と、4フォーミング処理においては、印加される少なくとも1個以上の電圧パルスの累積的なパルス印加時間が大きくなるほどフォーミング処理が完了する確率が大きくなる特性と、を有する。また、抵抗変化素子R11、R12、R13、R14、は、ビット線BL0に接続され、抵抗変化素子R21、R22、R23、R24、はビット線BL1に接続され、抵抗変化素子R31、R32、R33、R34、はビット線BL2に接続されている。このように、実施の形態におけるメモリセルアレイ402に対して、各ビット線BL0、BL1、BL2、に対応する抵抗変化素子R11、R12、R13、がNMOSトランジスタN11、N12、を介さずに直接接続される構成を取っている。制御回路410は、フォーミング時には、フォーミング用電圧の印加を指示するフォーミング信号をフォーミング用電源500及びパルス幅可変書き込み回路406へ出力する。また、データの書き込みサイクルにおいては、データ入出力回路405に入力された入力データDinに応じて、書き込み用電圧の印加を指示する書き込み信号をパルス幅可変書き込み回路406へ出力する。他方、データの読み出しサイクルにおいて、制御回路410は、読み出し動作を指示する読み出し信号をセンスアンプ404へ出力する。なお、行選択回路408及び列選択回路403は、メモリセルアレイ402の中から、少なくとも1つメモリセルを選択する選択部を構成している。行選択回路408は、アドレス入力回路409から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、行ドライバ407より、複数のワード線WL0、WL1、WL2、のうちの何れかに対応するワード線ドライバ回路WLDより、その選択されたワード線に対して、所定の電圧を印加する。また同様に、行選択回路408は、アドレス入力回路409から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、行ドライバ407より、複数のソース線SL0、SL2、のうちの何れかに対応するソース線ドライバ回路SLDより、その選択されたソース線に対して、所定の電圧を印加する。パルス幅可変書き込み回路406は、上記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子をフォーミングする場合、又は、書き込む場合に、当該抵抗変化型不揮発性記憶素子の抵抗状態を所望の状態に遷移させるための書き込み用電圧パルスを発生する回路である。パルス幅可変書き込み回路406は、通常動作モード抵抗変化素子を高抵抗状態と低抵抗状態との間で遷移させる動作モード時は、制御回路410より書き込み指示がされたとき、固定パルス幅の書き込み用電圧パルスを生成する。また、パルス幅可変書き込み回路406は、フォーミングモードフォーミング処理時は、フォーミング用パルス幅制御クロック信号端子より入力される任意幅のパルス信号に基づいて、その幅と同じ幅のフォーミング用パルスを生成する。このように生成された書き込み及びフォーミング用パルスは、列選択回路403により選択されたビット線に対して印加される。具体的には、このパルス幅可変書き込み回路406は、制御回路410による制御の下で、選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子をフォーミングするために、下部電極100aを基準として上部電極100cに対して正の電位を持つ所定電圧よりも大きい振幅を有し、かつ、第1のパルス幅を有する第1の正電圧パルスをメモリセルに印加するとともに、上記フォーミング判定部が、第1の正電圧パルスの印加後における抵抗変化型不揮発性記憶素子が低抵抗状態にないと判断した場合に、下部電極100aを基準として上部電極100cに対して正の電位を持つ所定電圧以上の振幅を有し、かつ、第1のパルス幅よりも大きなパルス幅を有する第2の正電圧パルスをメモリセルに印加する。書き込み用電源411は、上記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子を高抵抗状態から低抵抗状態に、又は、低抵抗状態から高抵抗状態に遷移させる書き込みのための書き込み用電圧を発生する回路である。具体的には、この書き込み用電源411は、低抵抗化用のLR化用電源412と、高抵抗化用のHR化用電源413より構成される。LR化用電源412の出力VL0は行ドライバ407に入力され、また、HR化用電源413の出力VH0はパルス幅可変書き込み回路406に入力されている。また、フォーミング用電源500の出力VFL0は行ドライバ407に入力され、また、出力VFH0はパルス幅可変書き込み回路406に入力されている。通常動作用基準電流生成回路702は、通常読み出し上記通常動作モードにおける読み出し時に、読み出しイネーブル信号C1により活性化され、読み出し用基準電流を比較回路704に転写する。また、フォーミング動作用基準電流生成回路703は、フォーミング動作上記フォーミングモード時に、フォーミング用基準電流選択信号C21およびC22のうち任意の一方により活性化され、図16に示した第1フォーミング工程先ず粗くフィラメントパスを形成で使用する第1フォーミング用基準電流と、第2フォーミング工程径の大きさが不十分なフィラメントパスを拡大で使用する第2フォーミング用基準電流の何れか一方の基準電流を比較回路704に転写する。また、比較回路704は、読み出し用基準電流、又は、第1及び第2のフォーミング用基準電流の何れか一方の基準電流と、列選択回路403により選択されたメモリセル電流とを比較判定し、判定結果をデータ入出力回路405に出力する。図27は、図26におけるセンスアンプ404の詳細な構成の一例を示す回路図である。センスアンプ404は、ミラー比が1対1のカレントミラー回路418とサイズが等しいクランプトランジスタ419、420と、基準回路421、及び差動アンプ424から構成される。基準回路421は、通常動作用基準電流生成回路702と、フォーミング動作用基準電流生成回路703とから構成される。フォーミング動作用基準電流生成回路703は、フォーミング用基準電流選択信号C21により活性化される第1フォーミング動作用基準電流生成回路7031と、フォーミング用基準電流選択信号C22により活性化される第2フォーミング動作用基準電流生成回路7032と、から構成される。通常動作用基準電流生成回路702では、選択トランジスタ422と、通常読み出し用で高抵抗セル電流と低抵抗セル電流のほぼ中間の電流値に対応する抵抗値に設定された基準抵抗Rrefとが直列に接続されたブランチの一端が接地電位に接続され、他方の端子がクランプトランジスタ419のソース端子に接続され、また、選択トランジスタ422のゲート端子には、読み出しイネーブル信号C1が入力され、読み出しイネーブル信号C1により、選択トランジスタ422は、導通/非導通状態を切り換えられる。同様に、第1フォーミング動作用基準電流生成回路7031では、選択トランジスタ423と、第1フォーミング用で、通常動作で書込まれる高抵抗状態の抵抗値より少し低めの抵抗値に設定された基準抵抗Rbとが直列に接続されたブランチの一端が接地電位に接続され、他方の端子がクランプトランジスタ419のソース端子に接続され、また選択トランジスタ423のゲート端子には、フォーミング用基準電流選択信号C21が入力され、フォーミング用基準電流選択信号C21により、選択トランジスタ423は、導通/非導通状態を切り換えられる。同様に、第2フォーミング動作用基準電流生成回路7032では、選択トランジスタ427と、第2追加フォーミング用で、通常動作で書込まれる低抵抗状態の抵抗値に設定された基準抵抗RbLとが直列に接続されたブランチの一端が接地電位に接続され、他方の端子がクランプトランジスタ419のソース端子に接続され、また選択トランジスタ427のゲート端子には、フォーミング用基準電流選択信号C22が入力され、フォーミング用基準電流選択信号C22により、選択トランジスタ427は、導通/非導通状態を切り換えられる。また、クランプトランジスタ419、420は、ゲート端子にクランプ電圧VCLPが入力され、クランプトランジスタ420のソース端子は、列選択回路403とビット線を介して、メモリセルと接続され、クランプトランジスタ419、420のドレイン端子は、それぞれカレントミラー回路418を構成するトランジスタ425、426のドレイン端子と接続される。クランプトランジスタ420のドレイン端子電位は、基準電圧Vsenseが入力された差動アンプ424により反転増幅され、センスアンプ出力SAOとしてデータ入出力回路405に伝達される。図28は、センスアンプ404の判定レベルを説明するための図である。センスアンプ404は、一例として図28に示すように、高抵抗状態HRの抵抗値Rhrと低抵抗状態LRの抵抗値Rlrとの間に、通常読み出し用の基準抵抗Rrefと、第1フォーミング用の基準抵抗Rbと、第2追加フォーミング用の基準抵抗RbLの3つの判定レベルを有する。第1フォーミング用の基準抵抗Rbは、抵抗変化素子にフィラメントパスが形成されたか否かを判定するために、高抵抗状態HRの抵抗値Rhrよりもやや小さい抵抗値に設定される。また、第2追加フォーミング用の基準抵抗RbLは、抵抗変化素子のフィラメントパス径が十分に拡大し、低抵抗状態セル電流が所定値以上になったか否かを判定するために、目標とする低抵抗状態LRの抵抗値Rlrに設定される。また、通常読み出し用の基準抵抗Rrefは、抵抗変化素子が高抵抗状態にあるか低抵抗状態にあるかを判定するために、高抵抗状態HRの抵抗値Rhlより小さく、かつ、低抵抗状態LRの抵抗値Rlrよりも大きい抵抗値に設定される。なお、この図28には、参考として、抵抗変化素子の初期状態の抵抗値Rinitも図示されている。ここで、第1フォーミング処理後の抵抗変化素子の抵抗値としては、必ずしも高抵抗状態HRにおける抵抗値Rhrよりも低いとは限らないので、第1フォーミング用の基準抵抗Rbとしては、図28に示されるような、高抵抗状態HRより小さい抵抗値である必要はなく、初期状態と第1フォーミング処理が完了した状態とを区別できるならば、高抵抗状態HRにおける抵抗値Rhrよりも大きい抵抗値であってもよい。これによって、図5のステップS23における負電圧パルスを印加することなく、フォーミング用の正電圧パルスの印加直後における抵抗値を判断することで、第1フォーミング処理の完了を判断することができる。次に、以上の様に構成された不揮発性記憶装置400について、先ず、センスアンプ404の動作を説明し、その後、不揮発性記憶装置400のデータ書き込み、フォーミングを行う場合の書き込みサイクル、及び通常読み出し、ベリファイ読み出しを行う場合の読み出しサイクルにおける動作を説明する。まず、図27に示されるセンスアンプ404の動作を説明する。センスアンプ404は、抵抗変化素子にフィラメントパスを形成及び拡大する第1及び第2フォーミング工程では、対象の抵抗変化素子にフォーミング用の正電圧パルスを印加し、さらに低抵抗化のための負電圧パルスを印加した後には、列選択回路403とビット線を介して、対象のメモリセル対象の抵抗変化素子を含むと接続される。基準回路421および対象のメモリセルには、クランプ電圧VCLPからクランプトランジスタ419、420のしきい値電圧Vth分低下した電圧VCLP-Vthを上限とする電圧が、読み出し電圧Vreadとして印加される構成となっている。基準回路421では、フォーミング用基準電流選択信号C21により、選択トランジスタ423が活性化され、導通状態になり、第1フォーミング用の基準抵抗Rbが選択され、その他の選択トランジスタ422、427は、それぞれ読み出しイネーブル信号C1及びフォーミング用基準電流選択信号C22により非活性化され、非導通状態にされ、基準電流Iref=Vread/Rbが流れる。基準電流Irefがカレントミラー回路418により転写され、負荷電流ILとしては、基準電流Irefとほぼ同じ大きさの電流が流れ、この負荷電流ILとメモリセル電流Icの大小関係がクランプトランジスタ420で比較される。その比較結果に依存して、クランプトランジスタ420のドレイン端子電圧が基準電圧Vsenseより高くなるか低くなるかが差動アンプ424により検知され、差動アンプ424は、センスアンプ出力SAOを出力する。ここで、低抵抗化のための負電圧パルスの印加後のメモリセルの抵抗値が、第1フォーミング用の基準抵抗Rbよりも高い、初期状態の抵抗値Rinitのままだった場合には、メモリセル電流Ic=Vread/Rinitが流れる。この時、負荷電流ILVread/Rb>メモリセル電流IcVread/Rinitとなり、クランプトランジスタ420のドレイン端子電圧が、所定時間後に基準電圧Vsenseより高くなり、センスアンプ出力SAOは、Lレベル0を出力する。つまり、選択メモリセルが、第1フォーミング用の基準抵抗Rbより高い初期抵抗状態の場合には、センスアンプ404は、0、つまり、フォーミング処理はフェイルと判定する。一方、選択メモリセルが第1フォーミング工程でフォーミングされ、さらに低抵抗化のための負電圧パルスを印加されて、選択メモリセルの抵抗値が、第1フォーミング用の基準抵抗Rbより低いRl1になった場合には、メモリセル電流Ic=Vread/Rl1が流れる。この時、負荷電流ILVread/Rb<メモリセル電流IcVread/Rl1となり、クランプトランジスタ420のドレイン端子電圧が、所定時間後に基準電圧Vsenseより低くなり、センスアンプ出力SAOは、Hレベルを出力する。つまり、選択メモリセルが、第1フォーミング用の基準抵抗Rbより低い抵抗値Rl1になった場合には、センスアンプ404の出力はHレベル1となり、フォーミング処理はパスと判定され、対象メモリセルのフォーミング処理が完了する。同様に、第2追加フォーミング工程時には、基準回路421は、フォーミング用基準電流選択信号C22により、選択トランジスタ427が活性化され、導通状態になり、第2フォーミング用の基準抵抗RbLが選択され、その他の選択トランジスタ422、423は、それぞれ読み出しイネーブル信号C1及びフォーミング用基準電流選択信号C21により非活性化され、非導通状態にされ、基準電流Iref=Vread/RbLが流れる。基準電流Irefがカレントミラー回路418により転写され、負荷電流ILとしては、基準電流Irefとほぼ同じ大きさの電流が流れ、この負荷電流ILとメモリセル電流Icの大小関係がクランプトランジスタ420で比較される。その比較結果に依存して、クランプトランジスタ420のドレイン端子電圧が基準電圧Vsenseより高くなるか低くなるかが差動アンプ424により検知され、差動アンプ424は、センスアンプ出力SAOを出力する。ここで、低抵抗化のための負電圧パルス印加後の抵抗値が、第2フォーミング用の基準抵抗RbLよりも高い低抵抗状態Rl2にあるとした場合には、メモリセル電流Ic=Vread/Rl2が流れる。この時、負荷電流ILVread/RbL>メモリセル電流IcVread/Rl2となり、クランプトランジスタ420のドレイン端子電圧が、所定時間後に基準電圧Vsenseより高くなり、センスアンプ出力SAOは、Lレベル0を出力する。つまり、選択メモリセルが、第2フォーミング用の基準抵抗RbLより高い抵抗値Rl2の場合には、センスアンプ404の出力はLレベル0、つまり、第2追加フォーミング処理はフェイルと判定される。一方、選択メモリセルの抵抗値が第2フォーミング工程で追加フォーミングされ、低抵抗化のための負電圧パルスの印加後の抵抗値が、第2フォーミング用の基準抵抗RbLより低いRl3になった場合には、メモリセル電流Ic=Vread/Rl3が流れる。この時、負荷電流ILVread/RbL<メモリセル電流IcVread/Rl3となり、クランプトランジスタ420のドレイン端子電圧が、所定時間後に基準電圧Vsenseより低くなり、センスアンプ出力SAOは、Hレベル1を出力する。つまり、選択メモリセルが、第2フォーミング用の基準抵抗RbLより低い抵抗値Rl3になった場合には、センスアンプ404の出力はHレベル1となり、追加フォーミング処理はパスと判定され、対象メモリセルの追加フォーミングが完了する。また、通常読み出し時には、基準回路421は、読み出しイネーブル信号C1により、選択トランジスタ422が活性化され、導通状態になり、通常読み出し用の基準抵抗Rrefが選択され、その他の選択トランジスタ427、423は、それぞれフォーミング用基準電流選択信号C22、C21により非活性化され、非導通状態にされ、基準電流Iref=Vread/Rrefが流れる。基準電流Irefがカレントミラー回路418により転写され、負荷電流ILとしては、基準電流Irefとほぼ同じ大きさの電流が流れ、この負荷電流ILとメモリセル電流Icの大小関係がクランプトランジスタ420で比較される。その比較結果に依存して、クランプトランジスタ420のドレイン端子電圧が基準電圧Vsenseより高くなるか低くなるかが差動アンプ224により検知され、差動アンプ224は、センスアンプ出力SAOを出力する。ここで、高抵抗状態の抵抗値をRhr、低抵抗状態の抵抗値をRlrとした場合に、選択メモリセルが高抵抗状態である時には、メモリセル電流Ic=Vread/Rhrが流れる。この時、負荷電流ILVread/Rref>メモリセル電流IcVread/Rhrとなり、クランプトランジスタ420のドレイン端子電圧が、基準電圧Vsenseより高くなり、センスアンプ出力SAOは、Lレベル0を出力する。つまり、選択メモリセルが通常読み出し用の基準抵抗Rrefより高い高抵抗状態の抵抗値Rhrの場合には、センスアンプ404は、0データと判定する。一方、選択メモリセルが低抵抗状態である時には、メモリセル電流Ic=Vread/Rlrが流れる。この時、負荷電流ILVread/Rref<メモリセル電流IcVread/Rlrとなり、クランプトランジスタ420のドレイン端子電圧が、基準電圧Vsenseより低くなり、センスアンプ出力SAOは、Hレベルを出力する。つまり、選択メモリセルが通常読み出し用の基準抵抗Rrefより低い低抵抗状態の抵抗値Rrlの場合には、センスアンプ404は、1データと判定する。次に、フォーミング、フォーミング判定ベリファイ読み出し、1書き込みLR化、0書き込みHR化、読み出しの各動作モードにおけるワード線WL電圧、ソース線SL電圧、ビット線BL電圧の各種設定電圧一覧を図29に示す。図29において、フォーミング時第1フォーミング正電圧パルス印加時及び第2追加フォーミング負電圧パルス印加時を含むにおけるビット線BL電圧は、それぞれVfh及び-Vfhの振幅の電圧パルスを表し、また、1書き込みLR化及び0書き込みHR化におけるビット線BL電圧は、それぞれVH及び-VHの振幅の書き込み電圧パルスを表す。ここで、フォーミング時のVfh>書き込み時のVHである。1書き込みLR化時において、VLは、LR化用電源412で発生されている電圧であり、また、ワード線ドライバ回路WLD、ソース線ドライバ回路SLDから印加されるワード線電圧、ソース線電圧である。VHは、パルス幅可変書き込み回路406に供給されるHR化用電源413で発生されている電圧である。0書き込みHR化時において、VLは、LR化用電源412で発生されている電圧であり、また、ワード線ドライバ回路WLDから印加されるワード線電圧である。VHは、パルス幅可変書き込み回路406に供給されるHR化用電源413で発生されている電圧である。また、第1及び第2追加フォーミング工程の正電圧パルス印加時には、Vfhは、パルス幅可変書き込み回路406から印加される、パルス幅がTpn電圧パルスの印加回数nにしたがって増加する可変値でかつ通常の書き換え用の電圧パルスのパルス幅Th=Tl以上である電圧パルスの振幅であり、Vflは、フォーミング用電源500で発生されている電圧であり、また、ワード線ドライバ回路WLDから印加されるワード線電圧である。また、第1及び第2追加フォーミング工程の負電圧パルス印加時には、Vfhは、パルス幅可変書き込み回路406から印加されるパルス幅がTnで通常の書き換え用の電圧パルスのパルス幅Th=Tlと等しい電圧パルスの振幅であり、Vflは、フォーミング用電源500で発生されている電圧であり、また、ワード線ドライバ回路WLD、ソース線ドライバ回路SLDから印加されるワード線電圧、ソース線電圧である。第1及び第2追加フォーミング判定ベリファイ読み出し及び通常読み出し時において、Vreadは、センスアンプ404でクランプした読み出し用電圧で、読み出しディスターブが発生しないつまり、抵抗変化素子の抵抗状態が変化しないように調整された電圧値に対応している。また、VDDは不揮発性記憶装置400に供給される電源電圧に対応している。さらに、第1フォーミング判定ベリファイ読み出し時には、図11に示されるように、フォーミング可否に拘わらず、Ve近傍の正電圧以上の電圧印加で、セル電流が抵抗変化素子100の非線形特性により急増し、第1フォーミング用基準抵抗Rbに対応するセル電流の基準値Ith1以上の電流が流れてしまうため、第1フォーミング判定読み出し用電圧Vreadは、Veよりも十分低い電圧に設定する必要がある。ここでは、第2追加フォーミング判定読み出し用電圧も、第1フォーミング判定読み出し用電圧Vreadと同じ電圧に設定している。次に、不揮発性記憶装置400における第1フォーミング工程図5及び図16参照のフォーミング動作の一例について、図30に示すフォーミングフロー図を参照しながら説明する。なお、説明の中で適宜、表1に示した具体的な数値や繰り返しの回数を例として用いるが、この例示は、説明を分かりやすくするためであり、本発明を限定するものではない。図30に示すように、まず、フォーミング用正電圧パルスVP電圧Vfhのパルス幅をTp1ここでは、一例として、通常の書き込み動作のためのパルス幅と同じ50nsに設定し、かつ、ループ回数変数nを1に初期設定するステップS1。次にループ回数変数nが13以下かどうかを判定ステップS2し、ループ回数変数nが13より大きい場合にはステップS2でNo、フォーミング不良としてフォーミング動作を終了し、一方、ループ回数変数nが13以下の場合にはステップS2でYes、メモリセルのアドレスADを初期化AD=0しステップS3、次に、選択メモリセルM11のアドレスADがメモリセルアレイ402の最終アドレスADf以下であるかどうかを判定ステップS4する。その結果、選択メモリセルのアドレスADが最終アドレスADf以下である場合にはステップS4でYes、選択メモリセルに対して、選択メモリセルの抵抗値Rcが基準抵抗Rbより小さいRc<Rbかどうかを判断するベリファイ読み出しステップS5判定ステップを行い、その結果、選択メモリセルの抵抗値Rcがフォーミング用の基準抵抗Rbより小さいRc<Rb場合にはステップS5でYes、既にフォーミングを必要としない程度に抵抗値が低下しているため、選択メモリセルのアドレスADをインクリメントステップS8し、次のアドレスADのメモリセルを選択する。一方、選択メモリセルの抵抗値Rcがフォーミング用の基準抵抗Rb以上Rc≧Rbの場合にはステップS5でNo、設定されたフォーミング用の正電圧パルスVP電圧VP=Vfhのパルス幅Tp1を用いて、選択メモリセルに対して、フォーミング用の正電圧パルスVfh、パルス幅Tp1を印加ステップS6第1電圧印加ステップし、次に、フォーミングできたかどうかを判定する前準備として、負電圧パルス-Vfh、パルス幅Tn1を印加ステップS7判断ステップの一部する。その後、選択メモリセルのアドレスADをインクリメントステップS8し、次のアドレスADのメモリセルを選択する。以下、ステップS4~ステップS8までを、選択メモリセルのアドレスADが最終アドレスADfより大きくなるまで、繰り返す。ステップS4で選択メモリセルのアドレスADが最終アドレスADfより大きい場合AD>ADfにはステップS4でNo、メモリセルアレイ402の全メモリセルの各抵抗値Rcがフォーミング用の基準抵抗Rbより小さくRc<Rbなっているかどうかをメモリテスター等の外部装置で判定ステップS9し、全メモリセルの各抵抗値Rcが基準抵抗Rbより小さくなっていない場合にはステップS9でNo、ループ回数変数nを1インクリメントし、n=2に設定ステップS10し、次に、ループ回数変数nが13以下かどうかを判定ステップS2する。その後、ステップS2~ステップS10までを、ループ回数変数nが13より大きくなるまで、又は、ステップS9で全メモリセルのフォーミングがパスするまで、繰り返す。但し、フォーミング用の正電圧パルスの幅Tpnn=1、2、3、、の整数の値は、一例として前出表1のように設定されている。このように、このフォーミングフローは、抵抗変化素子100の抵抗値がフォーミング用の基準抵抗Rbよりも小さいか否かを判定する判定ステップS5と、小さくないと判定された場合にステップS5でNo、通常の書き換えに使用するパルス幅Th及びTlと同一か、それよりも長いフォーミング用の正電圧パルスVfh、パルス幅Tpnを印加する印加ステップS6と、フォーミングできたかどうかを判定する前準備としての負電圧パルス-Vfh、パルス幅Tn1を印加する印加ステップS7と、を含む。もちろん、負電圧パルスは抵抗変化素子を低抵抗化できればよく、パルス幅Tn1は通常の書き込み動作のためのパルス幅と異なるパルス幅を用いてもよい。そして、判定ステップS5と印加ステップS6、S7とはメモリセルアレイ402中の全メモリセルについて繰り返しステップS4~ステップS8、フォーミング対象メモリセルについて同一の正電圧パルスと負電圧パルス印加を終えた後に、フォーミングされていないセルが存在したら、再び、判定ステップS5と印加ステップS6、S7とを全メモリセルについて繰り返すステップS4~ステップS8。図30では、ステップS7の後にステップS8でアドレスADをインクリメントして全ビットについて各パルス幅の正電圧パルスを印加する一例のフローチャートを示したが、ステップS7の後ステップS5に戻し、1ビットずつフォーミングの成功を確認してから、次のビットにアドレスADをインクリメントしてもよい。以上のような、フォーミング処理のための正電圧パルスのパルス幅がステップアップする第1フォーミングフローを採ることにより、フィラメントパス形成が必要なメモリセルに対してのみ正電圧パルス及び負電圧パルスを印加できるため、メモリセルアレイに対して、高速に粗いフォーミングを実施することができる。次に、不揮発性記憶装置400における第2フォーミング工程図16参照のフォーミング動作の一例について、図31に示すフォーミングフロー図を参照しながら説明する。図31の第2追加フォーミングフローでは、図30の第1フォーミングフローに対して、初期化ステップS41、ループ回数変数nが10以下かどうかを判定するステップS42、選択メモリセルの抵抗値Rcが基準抵抗RbL以下Rc≦RbLかどうかを判断するベリファイ読み出しステップS45、正電圧パルス印加ステップS46、メモリセルアレイ402の全メモリセルの各抵抗値Rcが第2フォーミング用の基準抵抗RbL以下Rc≦RbLとなっているかどうかをメモリテスター等の外部装置で判定するステップS49が異なる。図31に示すように、先ず、ループ回数変数nを1に初期化ステップS41する。次にループ回数変数nが10以下かどうかを判定ステップS42し、ループ回数変数nが10より大きい場合にはステップS42でNo、第2追加フォーミング不良として追加フォーミング動作を終了し、一方、ループ回数変数nが10以下の場合にはステップS42でYes、メモリセルのアドレスADを初期化AD=0しステップS43、次に、選択メモリセルM11のアドレスADがメモリセルアレイ402の最終アドレスADf以下であるかどうかを判定ステップS44する。その結果、選択メモリセルのアドレスADが最終アドレスADf以下である場合にはステップS44でYes、選択メモリセルに対して、選択メモリセルの抵抗値Rcが基準抵抗RbL以下Rc≦RbLかどうかを判断するベリファイ読み出しステップS45判定ステップをし、その結果、選択メモリセルの抵抗値Rcが第2フォーミング用の基準抵抗RbL以下Rc≦RbL場合にはステップS45でYes、既にフィラメントパス径を拡大する追加フォーミングを必要としない程度にフィラメントパス径が拡大しているため、選択メモリセルのアドレスADをインクリメントステップS48し、次のアドレスADのメモリセルを選択する。一方、選択メモリセルの抵抗値Rcが第2フォーミング用の基準抵抗RbLより大きいRc>RbL場合にはステップS45でNo、設定されたフォーミング用の正電圧パルスVP電圧VP=Vfhのパルス幅Tp2を用いて、選択メモリセルに対して、フォーミング用の正電圧パルス電圧Vfh、パルス幅Tp2を印加ステップS46追加電圧印加ステップし、次に、追加フォーミングできたかどうかを判定する前準備として、負電圧パルス電圧Vfh、パルス幅Tn2を印加ステップS47判断ステップの一部する。その後、選択メモリセルのアドレスADをインクリメントステップS48し、次のアドレスADのメモリセルを選択する。以下、ステップS44~ステップS48までを、選択メモリセルのアドレスADが最終アドレスADfより大きくなるまで、繰り返す。ステップS44で選択メモリセルのアドレスADが最終アドレスADfより大きい場合AD>ADfにはステップS44でNo、メモリセルアレイ402の全メモリセルの各抵抗値Rcが第2フォーミング用の基準抵抗RbL以下Rc≦RbLなっているかどうかをメモリテスター等の外部装置で判定ステップS49し、全メモリセルの各抵抗値Rcが基準抵抗RbL以下になっていない場合にはステップS49でNo、ループ回数変数nを1インクリメントし、n=2に設定ステップS50し、次に、ループ回数変数nが10以下かどうかを判定ステップS42する。その後、ステップS42~ステップS50までを、ループ回数変数nが10より大きくなるまで、又は、ステップS49で全メモリセルの第2追加フォーミングがパスするまで、繰り返す。このように、この第2追加フォーミングフローは、抵抗変化素子100の抵抗値が第2フォーミング用の基準抵抗RbL以下か否かを判定する判定ステップS45と、RbL以下でないと判定された場合にステップS45でNo、通常の書き換えに使用するパルス幅Th及びTlよりも長い追加フォーミング用の正電圧パルス電圧Vfh、パルス幅Tp2を印加する印加ステップS46と、追加フォーミングできたかどうかを判定する前準備としての負電圧パルス電圧Vfh、パルス幅Tn2を印加する印加ステップS47と、を含む。そして、判定ステップS45と印加ステップS46、S47とはメモリセルアレイ402中の全メモリセルについて繰り返しステップS44~ステップS48、フィラメントパス径が十分大きくない追加フォーミング対象メモリセルについて同一の正電圧パルスと負電圧パルス印加を終えた後に、追加フォーミングされていないセルが存在したら、再び、判定ステップS45と印加ステップS46、S47とを全メモリセルについて繰り返すステップS44~ステップS48。図31では、S47の後にS48でアドレスADをインクリメントして全ビットについて正電圧パルスを印加する一例のフローチャートを示したが、S47の後S45に戻し、1ビットずつフォーミングの成功を確認してから、次のビットにアドレスADをインクリメントしてもよい。以上のような、第2追加フォーミングフローを採ることにより、全メモリセルに対して、低抵抗状態のセル抵抗値を第2フォーミング用の基準抵抗RbL目標LR値以下になるようにフィラメントパス径を拡大する追加フォーミングが実施できると共に、第1フォーミング工程後のフィラメントパス径が不十分なメモリセルに対してのみ正電圧パルス及び負電圧パルスを印加できるため、メモリセルアレイに対して、高速に第2追加フォーミングを実施することができる。以上のように、第1フォーミング工程で先ず粗くフィラメントパスを形成し、その後、第2フォーミング工程で、第1フォーミング工程で確率的に発生するフィラメントパス径が不十分な大きさのメモリセルに対して、追加フォーミングが実施され、フィラメントパス径を拡大することができ、その結果、通常の書き換え動作におけるLR状態のセル電流が増加し、動作ウィンドウが拡大するため、高速及び高信頼性の不揮発性記憶装置を実現できる。以上の様に構成された不揮発性記憶装置400の、データ書き込みサイクル、読み出しサイクル、及びフォーミングにおける動作例について、図32a~図32c及び図33に示すタイミングチャート、図26の本発明の第2の実施形態に係る不揮発性記憶装置400の構成図を参照しながら説明する。図32a~図32cは、本発明の第2の実施形態に係る不揮発性記憶装置400の動作例を示すタイミングチャートである。なお、ここでは、抵抗変化層が高抵抗状態の場合をデータ0に、低抵抗状態の場合をデータ1にそれぞれ割り当てると定義して、その動作例を示す。また、説明は、メモリセルM11についてデータの書き込みおよび読み出しをする場合のみについて示す。図32aに示すメモリセルM11に対するデータ1書き込みサイクルにおいては、最初に選択ビット線BL0及び選択ソース線SL0を、それぞれ電圧VH及び電圧VLここでは、電圧VHと等しいに設定する。次に、選択するワード線WL0を電圧VLに設定するが、この時は、図26の選択メモリセルM11のNMOSトランジスタN11は、まだオフ状態である。この段階では、図26のNMOSトランジスタN11のドレイン端子と、ソース端子はともに等しい電圧VL=VHが印加されているので、トランジスタのオンオフに関係なく電流は流れない。次に、選択ビット線BL0を所定期間Tl=50ns、電圧0Vに設定し、所定期間後、再度電圧VHとなるパルス波形を印加する。この段階で、図26のメモリセルM11には、低抵抗化電圧パルス電圧=-VLが印加され、高抵抗値から低抵抗値に書き込みが行われる。その後、ワード線WL0を電圧0Vに設定し、データ0の書き込みが完了する。つまり、ソース線及びワード線で行方向のメモリセルを選択しておき、その後に、特定のビット線に負電圧方向のパルス波形を印加することで、ソース線、ワード線及びビット線で選択されたメモリセルの抵抗変化素子に負電圧パルスを印加して低抵抗化している。図32bに示すメモリセルM11に対するデータ0書き込みにおいては、最初に選択ビット線BL0、ソース線SL0を電圧0Vに設定する。次に、選択するワード線WL0を電圧VLに設定し、図26の選択メモリセルM11のNMOSトランジスタN11をオンする。次に、選択ビット線BL0を所定期間Th、電圧VLと等しい電圧VHに設定し、所定期間後、再度電圧0Vとなるパルス波形を印加する。この段階で、図26のメモリセルM11には正電圧パルスつまり、高抵抗化電圧パルスが印加され、低抵抗値から高抵抗値に書き込みが行われる。その後、ワード線WL0を電圧0Vに設定し、データ0の書き込みが完了する。つまり、ソース線及びワード線で行方向のメモリセルを選択しておき、その後に、特定のビット線に正電圧方向のパルス波形を印加することで、ソース線、ワード線及びビット線で選択されたメモリセルの抵抗変化素子に正電圧パルスを印加して高抵抗化している。ただし、この方法に限定されるわけではない。図32cに示すメモリセルM11に対するデータの読み出しサイクルにおいては、最初に選択ビット線BL0、ソース線SL0を電圧0Vに設定する。次に、選択するワード線WL0を電圧VH=VLよりも低い電圧VDDに設定し、選択メモリセルM11のNMOSトランジスタN11をオンする。次に、選択ビット線BL0を所定期間、読み出し電圧Vreadに設定し、センスアンプ404により、選択メモリセルM11に流れる電流値を検出することで、記憶されているデータをデータ0またはデータ1と判定する。その後、ワード線WL0を電圧0Vに設定し、データの読み出し動作を完了する。次に、本発明の実施の形態に係る不揮発性記憶装置400のフォーミング動作について説明する。図33は、本発明の第2の実施形態に係る不揮発性記憶装置400のフォーミング動作を示すタイミングチャートである。図33に示すフォーミング動作では、アドレスADが0であるメモリセルM11の1ビットのみをアクセスし、アレイではなく、そのビットに対して、図30及び図31に示すフォーミングフローただし、1ビットのみアクセスするため、ステップS4、ステップS8、ステップS44、およびステップS48を除くを実施している。図33において、フォーミング開始時は、フォーミング対象のメモリセルM11のワード線WL0とビット線BL0とソース線SL0の電圧状態は全て0Vであり、また、フォーミング用パルス幅制御クロック信号、及び、端子DQは、全てLレベルとなっている。また、メモリセルM11は、初期状態である。先ず、図30に示すフローチャートのステップS1において、フォーミング用パルス幅制御クロック信号の電圧をVP電圧VP=VH、パルス幅をTp1に設定し、かつ、ループ回数変数nを1に初期化し、パルス幅可変書き込み回路406が、正電圧パルス電圧VH、パルス幅Tp1を印加できるように設定する。次に、ステップS2において、ループ回数変数nが13以下であると判定され、ステップS3において、メモリセルのアドレスADを初期化AD=0し、ステップS5に移行する。ステップS5において、選択メモリセルの抵抗値Rcが第1フォーミング用の基準抵抗Rbより小さいRc<Rbかどうかをベリファイ読み出しするため、選択するワード線WL0を電圧VDDに設定し、選択メモリセルM11のNMOSトランジスタN11をオンする。次に、選択ビット線BL0を所定期間、読み出し電圧Vreadに設定し、センスアンプ404により、選択メモリセルM11に流れる電流値を検出することで、選択メモリセルM11の抵抗値Rcが第1フォーミング用の基準抵抗Rbより小さいRc<Rbかどうかを判定する。抵抗値Rcが第1フォーミング用の基準抵抗Rb以上の場合、センスアンプ出力SAOは、Lレベルを出力し、端子DQに0データを出力し、フォーミング処理がフェイル偽しているここでは、フォーミング処理が必要であることを外部装置例えば、メモリテスターに伝達する。その後、ワード線WL0及びビット線BL0を電圧0Vに設定し、ベリファイ読み出し動作を完了する。次に、選択メモリセルに対して、図30に示すフォーミング用の正電圧パルス電圧Vfh、パルス幅Tpn、n=1を印加ステップS6するために、最初に選択ビット線BL0、ソース線SL0を電圧0Vに設定する。次に、選択するワード線WL0を電圧Vflに設定し、図26の選択メモリセルM11のNMOSトランジスタN11をオンする。次に、フォーミング用パルス幅制御クロック信号に応じて、選択ビット線BL0を所定期間Tpn、電圧Vfhに設定して、所定期間後、再度電圧0Vとなるパルス波形を印加する。この段階で、図26のメモリセルM11の抵抗値Rcは、初期状態のままで、フォーミングはされていないとしている。つまり、ここではフォーミングは失敗している状態を示している。その後、ワード線WL0を電圧0Vに設定し、正電圧パルス印加が完了する。次に、図30に示すベリファイ読み出しする前準備として、選択メモリセルに対して、負電圧パルス-Vfl、パルス幅Tn1を印加ステップS7するために、最初に選択ビット線BL0、ソース線SL0を、それぞれ電圧Vfh及び電圧Vfhと等しい電圧Vflに設定する。次に、選択するワード線WL0を電圧Vflに設定するが、この時は、図26の選択メモリセルM11のNMOSトランジスタN11は、まだオフ状態である。この段階では、図26のNMOSトランジスタN11のドレイン端子と、ソース端子はともに等しい電圧Vfl=Vfhが印加されているので、トランジスタのオンオフに関係なく電流は流れない。次に、選択ビット線BL0を所定期間Tn1、電圧0Vに設定し、所定期間後、再度電圧Vfhとなるパルス波形を印加する。この段階で、図26のメモリセルM11には、LR化負電圧パルス-Vflが印加されるが、選択メモリセルM11は、フォーミングされていないため、低抵抗状態近傍には遷移できていない状態を示している。その後、ワード線WL0を電圧0Vに設定し、負電圧パルス印加が完了する。その後、ステップS9において、ステップS5の判定結果がフォーミングフェイル偽と確認され図33では図示せず、ステップS10に移行し、ループ回数変数nを1インクリメントし、n=2に設定する。次に、ステップS2において、ループ回数変数nが13以下であると判定され、ステップS3において、メモリセルのアドレスADを初期化AD=0し、ステップS5に移行する。2回目のステップS5では、1回目のステップS5と同様のベリファイ読み出しRc<Rb動作を行うが、今、選択メモリセルM11の抵抗値Rcが初期抵抗状態のままで、第1フォーミング用の基準抵抗Rb以上のため、センスアンプ出力SAOは、Lレベルを出力し、端子DQに0データを出力し、フォーミングがフェイル偽していることを外部装置例えば、メモリテスターに伝達し、ベリファイ読み出し動作を完了する。次に、選択メモリセルに対して、図30に示すフォーミング用の正電圧パルスVfh、パルス幅Tp2=100nsを印加ステップS6するために、最初に選択ビット線BL0、ソース線SL0を電圧0Vに設定する。次に、選択するワード線WL0を電圧Vfhと等しい電圧Vflに設定し、図26の選択メモリセルM11のNMOSトランジスタN11をオンする。次に、フォーミング用パルス幅制御クロック信号に応じて、パルス幅可変書き込み回路406は、選択ビット線BL0を所定期間Tp2、電圧Vfhに設定し、所定期間後、再度電圧0Vとなるパルス波形を印加する。この段階でも、図26のメモリセルM11は、初期状態のままで、フォーミングはされていないとしている。つまり、フォーミングは失敗している状態を示している。その後、ワード線WL0を電圧0Vに設定し、正電圧パルス印加が完了する。次に、図30に示すベリファイ読み出しする前準備として、選択メモリセルに対して、負電圧パルス-Vfl、パルス幅Tn1を印加ステップS7するために、最初に選択ビット線BL0、ソース線SL0を、それぞれ電圧Vfh及び電圧Vfhと等しい電圧Vflに設定する。次に、選択するワード線WL0を電圧Vflに設定するが、この時は、図26の選択メモリセルM11のNMOSトランジスタN11は、まだオフ状態である。この段階では、図26のNMOSトランジスタN11のドレイン端子と、ソース端子はともに等しい電圧Vfl=Vfhが印加されているので、トランジスタのオンオフに関係なく電流は流れない。次に、選択ビット線BL0を所定期間Tn1、電圧0Vに設定し、所定期間後、再度電圧Vfhとなるパルス波形を印加する。この段階で、図26のメモリセルM11には、LR化負電圧パルス-Vflが印加されるが、選択メモリセルM11は、フォーミングされていないため、低抵抗状態近傍には遷移できない。その後、ワード線WL0を電圧0Vに設定し、負電圧パルス印加が完了する。その後、図30に示すステップS2からステップS10ステップS4、ステップS8を除くのループ、つまり、ベリファイ読み出し動作と正電圧パルスの印加及び負電圧パルスの印加を3回目から9回目まで繰返すが、メモリセルM11の抵抗値Rcが初期抵抗状態のままで、基準抵抗Rb以上のままである。つまり、フォーミングは失敗している状態を示している。その後、ステップS9において、ステップS5の判定結果がフォーミングフェイル偽と確認され図33では図示せず、ステップS10に移行し、ループ回数変数nを1インクリメントし、n=10に設定している。次に、ステップS2において、ループ回数変数nが13以下であると判定され、ステップS3において、メモリセルのアドレスADを初期化AD=0し、ステップS5に移行する。10回目のステップS5では、1回目のステップS5と同様のベリファイ読み出しRc<Rb動作を行うが、今、選択メモリセルM11の抵抗値Rcが初期抵抗状態のままで、フォーミング用の基準抵抗Rb以上のため、センスアンプ出力SAOは、Lレベルを出力し、端子DQに0データを出力し、フォーミングがフェイル偽していることを外部装置例えば、メモリテスターに伝達し、ベリファイ読み出し動作を完了する。次に、選択メモリセルに対して、図30に示すフォーミング用の正電圧パルスVfh、パルス幅Tp10を印加ステップS6するために、最初に選択ビット線BL0、ソース線SL0を電圧0Vに設定する。次に、選択するワード線WL0を電圧Vflに設定し、図26の選択メモリセルM11のNMOSトランジスタN11をオンする。次に、フォーミング用パルス幅制御クロック信号に応じて、選択ビット線BL0を所定期間Tp10、電圧Vfhに設定し、所定期間後、再度電圧0Vとなるパルス波形を印加する。この段階で、図26のメモリセルM11には、長いパルス幅Tp10のフォーミング用正電圧パルスが印加されることになり、選択メモリセルM11は、初期の高抵抗状態から、導電パスが形成され、高抵抗状態HR近傍のフォーミング後抵抗値に遷移し、フォーミングが行われる。これにより、フォーミングが成功したことを示している。その後、ワード線WL0を電圧0Vに設定し、フォーミング用正電圧パルス印加が完了する。次に、図30に示すベリファイ読み出しする前準備として、選択メモリセルに対して、負電圧パルス電圧Vfl、パルス幅Tn1を印加ステップS7するために、最初に選択ビット線BL0、ソース線SL0を、それぞれ電圧Vfh及び電圧Vfhと等しい電圧Vflに設定する。次に、選択するワード線WL0を電圧Vflに設定するが、この時は、図26の選択メモリセルM11のNMOSトランジスタN11は、まだオフ状態である。この段階では、図26のNMOSトランジスタN11のドレイン端子と、ソース端子はともに等しい電圧Vfl=Vfhが印加されているので、トランジスタのオンオフに関係なく電流は流れない。次に、選択ビット線BL0を所定期間Tn1、電圧0Vに設定し、所定期間後、再度電圧Vfhとなるパルス波形を印加する。この段階で、図26のメモリセルM11には、LR化負電圧パルス電圧Vflが印加され、選択メモリセルM11は、フォーミングフィラメントパスが形成されているため、高抵抗状態HRから、低抵抗状態LRに遷移する。その後、ワード線WL0を電圧0Vに設定し、負電圧パルス印加が完了する。その後、ステップS9において、ステップS5の判定結果がフォーミングフェイル偽と確認され、ステップS10に移行し、ループ回数変数nを1インクリメントし、n=11に設定する。次に、ステップS2において、ループ回数変数nが13以下であると判定され、ステップS3において、メモリセルのアドレスADを初期化AD=0し、ステップS5に移行する。11回目のステップS5では、ベリファイ読み出しRc<Rb動作を行うが、今、選択メモリセルM11の抵抗値Rcが第1フォーミング用の基準抵抗Rbより小さくなっているため、センスアンプ出力SAOは、Hレベルを出力し、端子DQに1データを出力し、フォーミングがパス真していることを外部装置例えば、メモリテスターに伝達し、ベリファイ読み出し動作を完了する。その後、ステップS9において、直前のステップS5の判定結果がフォーミングパス真していたと確認され、第1フォーミング工程が完了する。次に、図33において、第2フォーミング工程開始時は、追加フォーミング対象のメモリセルM11のワード線WL0とビット線BL0とソース線SL0の電圧状態は全て0Vであり、また、フォーミング用パルス幅制御クロック信号、及び、端子DQは、全てLレベルとなっている。また、メモリセルM11は、第1フォーミング工程が完了しているため、基準抵抗Rbよりも小さい抵抗値になっている。先ず、図31に示すフローチャートのステップS41において、ループ回数変数nを1に初期化する。次に、ステップS42において、ループ回数変数nが10以下であると判定され、ステップS43において、メモリセルのアドレスADを初期化AD=0し、ステップS45に移行する。ステップS45において、選択メモリセルの抵抗値Rcが第2追加フォーミング用の基準抵抗RbL以下Rc≦Rbかどうかをベリファイ読み出しするため、選択するワード線WL0を電圧VDDに設定し、選択メモリセルM11のNMOSトランジスタN11をオンする。次に、選択ビット線BL0を所定期間、読み出し電圧Vreadに設定し、センスアンプ404により、選択メモリセルM11に流れる電流値を検出することで、選択メモリセルM11の抵抗値Rcが第2追加フォーミング用の基準抵抗RbL以下Rc≦RbLかどうかを判定する。抵抗値Rcが第2追加フォーミング用の基準抵抗RbLより大きい場合、センスアンプ出力SAOは、Lレベルを出力し、端子DQに0データを出力し、第2追加フォーミング処理がフェイル偽しているここでは、追加フォーミング処理が必要であることを外部装置例えば、メモリテスターに伝達する。その後、ワード線WL0及びビット線BL0を電圧0Vに設定し、ベリファイ読み出し動作を完了する。次に、選択メモリセルに対して、図31に示す第2追加フォーミング用の正電圧パルス3.3V、パルス幅Tp2を印加ステップS46するために、最初に選択ビット線BL0、ソース線SL0を電圧0Vに設定する。次に、選択するワード線WL0を電圧Vflに設定し、図26の選択メモリセルM11のNMOSトランジスタN11をオンする。次に、フォーミング用パルス幅制御クロック信号に応じて、選択ビット線BL0を所定期間Tp2、電圧Vfhに設定し、所定期間後、再度電圧0Vとなるパルス波形を印加する。この段階で、図26のメモリセルM11の抵抗値Rcは、フィラメントパスが既に形成されているために、高抵抗化する。その後、ワード線WL0を電圧0Vに設定し、正電圧パルス印加が完了する。次に、図31に示すベリファイ読み出しする前準備として、選択メモリセルに対して、負電圧パルス-Vfl、パルス幅Tn2を印加ステップS47するために、最初に選択ビット線BL0、ソース線SL0を、それぞれ電圧Vfh及び電圧Vfhと等しい電圧Vflに設定する。次に、選択するワード線WL0を電圧Vflに設定するが、この時は、図26の選択メモリセルM11のNMOSトランジスタN11は、まだオフ状態である。この段階では、図26のNMOSトランジスタN11のドレイン端子と、ソース端子はともに等しい電圧Vfl=Vfhが印加されているので、トランジスタのオンオフに関係なく電流は流れない。次に、選択ビット線BL0を所定期間Tn2、電圧0Vに設定し、所定期間後、再度電圧Vfhとなるパルス波形を印加する。この段階で、図26のメモリセルM11には、LR化負電圧パルス電圧Vflが印加され、選択メモリセルM11は、低抵抗状態に遷移する。その後、ワード線WL0を電圧0Vに設定し、負電圧パルス印加が完了する。その後、ステップS49において、ステップS45の判定結果がフォーミングフェイル偽と確認され図33では図示せず、ステップS50に移行し、ループ回数変数nを1インクリメントし、n=2に設定する。次に、ステップS42において、ループ回数変数nが10以下であると判定され、ステップS43において、メモリセルのアドレスADを初期化AD=0し、ステップS45に移行する。2回目のステップS45では、ベリファイ読み出しRc≦RbL動作を行うが、今、選択メモリセルM11の抵抗値Rcが第2追加フォーミング用の基準抵抗RbL以下になっているため、センスアンプ出力SAOは、Hレベルを出力し、端子DQに1データを出力し、フォーミングがパス真していることを外部装置例えば、メモリテスターに伝達し、ベリファイ読み出し動作を完了する。その後、ステップS49において、直前のステップS45の判定結果がフォーミングパス真していたと確認され、第2フォーミング工程が完了する。フォーミング後、図32に示すように、高抵抗HR化電圧パルスの電圧をVHに、低抵抗LR化電圧パルスの電圧を-VLに、またパルス幅をTh=Tlに設定し、通常の0データHR化及び1データLR化書き込みが可能となると同時に、図18に示したように追加フォーミングフロー第2フォーミング工程を実施することにより、中途半端なフィラメントパスを有したメモリセルを撲滅でき、LR電流が向上可能となる。このように、図30及び図31に示すフォーミングフローに基づいて、図26に示す1T1R型メモリセルのアレイに対して、メモリセル毎にフィラメントパスを形成し、その後、フィラメントパス径を拡大する追加フォーミングを実施した場合における累積パルス印加時間と累積フォーミング率の関係を図34A、図34Bに示す。図34Aの横軸は、図39のメモリセルにおいて、パルス幅Tpnn=1~13までの整数の正電圧パルス電圧Vfhを印加した場合における、各メモリセルの累積パルス印加時間を表し、縦軸は、アレイの累積第1フォーミング率を表す。また、図34Bの横軸は、図39のメモリセルにおいて、パルス幅Tp2固定の正電圧パルス電圧Vfhを印加した場合における、各メモリセルの累積パルス印加時間を表し、縦軸は、アレイの累積第2フォーミング率を表す。図34Aに示すように、第1フォーミング処理時に、正電圧パルス幅を徐々に広げることで、フォーミングが進行して、一例として、電圧Vfh、累積パルス印加時間t1=ΣTpn,n=1~6の正電圧パルスの印加で、アレイ内のほぼ全てのメモリセルのフィラメントパスが形成される。また、図34Bに示すように、第2追加フォーミング処理時には、パルス幅Tp2固定の1回目の追加正電圧パルスを印加することにより、アレイの約94のメモリセルがパスし、さらに、同じパルス幅の2回目の追加正電圧パルスの印加累積パルス印加時間t2で、アレイ内のほぼ全てのメモリセルの追加フォーミングが完了LR状態セル電流≧Ith2する。従って、従来の方法では、フォーミング用の正電圧パルス幅がt3の場合、図34Aからも明らかなように、全メモリセルのフィラメントパス形成第1フォーミングができなかったが、図30に示すように正電圧パルス幅を徐々に広げてフォーミングを行うフォーミングフローを採ることにより、実用的な電圧範囲で、かつ、アレイ面積を増大させることなくここでは、NMOSトランジスタのゲート幅Wは、0.44μm、全セル第1フォーミング粗くフィラメントパス形成が可能となる。また、第1フォーミング完了後、さらに追加で第2フォーミングを実施することにより、不十分な大きさのフィラメントパス径を拡大することができ、LR状態のセル電流を向上させることが可能となる。さらに、フォーミングが必要なメモリセルに対してのみ正電圧パルス及び負電圧パルスを追加で印加できるため、メモリセルアレイに対して、効率よくフォーミングを実施することができる。以上、本発明に係るフォーミング方法及び抵抗変化型不揮発性記憶装置について、実施の形態及びその変形例に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の主旨を逸脱しない範囲で、当業者が思いつく各種変形を施したり、実施の形態及び変形例における各ステップ及び構成要素を任意に組み合わせたりして実現されるフォーミング方法及び抵抗変化型不揮発性記憶装置も、本発明に含まれる。また、本実施の形態では、1T1R型メモリセルの選択トランジスタとして、NMOSトランジスタを用いたが、PMOSトランジスタを用いても良い。その際には、PMOSトランジスタのソースが正電位に接続されるつまり、ドレインが抵抗変化素子と接続されるのが好ましい。より大きな電流駆動能力を確保するためである。なお、本実施の形態では、フォーミング工程における1回目の正電圧パルスのパルス幅Tp1及び負電圧パルスのパルス幅Tnを、通常データ書込み工程における高抵抗化電圧パルスのパルス幅Th及び低抵抗化電圧パルスのパルス幅Tlと同じ一例として、50nsに設定したが、これらのパルス幅Tn、Th、Tlは必ずしも一致している必要はない。なお、本実施の形態では、通常の0、1データの書き込みにおいて、ワード線WL0電圧=VL、低抵抗化電圧パルスの電圧VP=-VL、及び高抵抗化電圧パルスの電圧VP=VLは、全て電圧の絶対値を同一に設定したが、必ずしも一致させる必要は無い。なお、フォーミング工程は、初回のデータの書き込みに先立って、1回行えばよいため、フォーミング用電源500を設けず、外部から直接フォーミング用電圧を印加しても良い。また、本発明は、抵抗変化型不揮発性記憶素子のフォーミング方法及び抵抗変化型不揮発性記憶装置として実現できるだけでなく、抵抗変化型不揮発性記憶素子として実現できる。つまり、本発明は、図39に示される抵抗変化素子100と同様の構造を有するが、その特性として、1第2電極上記実施の形態における上部電極100cを基準として第1電極上記実施の形態における下部電極100aに対して正の電位を持つ第1の閾値電圧以上の電圧パルスである低抵抗化電圧パルスが印加されると低抵抗状態に遷移し、第1電極を基準として第2電極に対して正の電位をもつ第2の閾値電圧以上の電圧パルスである高抵抗化電圧パルスが印加されると高抵抗状態に遷移する特性と、2初期状態における非線形の電流-電圧特性と、3初期状態において第1電極を基準として第2電極に対して正の電位を持つ所定電圧以上の電圧の電圧パルスが印加、又は、初期状態において第2電極を基準として第1電極に対して正の電位を持つ所定電圧以上の電圧の電圧パルスが印加され、かつ、所定時間、当該電圧が印加され続けるとフィラメントパスが形成され、かつ、抵抗変化型不揮発性記憶素子に流れる電流に応じて、指数関数的に当該フォーミングの完了時間が決まる特性と、4フィラメントパス形成第1フォーミングにおいては、印加される少なくとも1個以上の電圧パルスの累積的なパルス印加時間が大きくなるほどフォーミングが完了する確率が大きくなる特性と、5追加フォーミング第2フォーミングを実施することによりフィラメントパス径を拡大でき、その結果、LR状態セル電流が増加する特性とを有する抵抗変化型不揮発性記憶素子として実現することもできる。"