"磁化方向が可変の記憶層と、前記記憶層上のトンネルバリア層と、前記トンネルバリア層上の磁化方向が不変の参照層と、前記参照層上のハードマスク層と、前記参照層及び前記ハードマスク層の側壁上の側壁スペーサ層とを具備し、前記記憶層及び前記参照層は、垂直磁化を有し、前記参照層の平面サイズは、前記記憶層の平面サイズよりも小さく、前記記憶層及び前記参照層のサイズ差は、2nm以下であり、前記側壁スペーサ層は、ダイアモンド、DLC、BN、SiC、B4C、Al2O3及びAlNのうちの1つを備える磁気抵抗効果素子。前記側壁スペーサ層は、複数の層を備える積層構造を有し、前記積層構造の最上層は、ダイアモンド、DLC、BN、SiC、B4C、Al2O3及びAlNのうちの1つを備える請求項1に記載の磁気抵抗効果素子。請求項1に記載の磁気抵抗効果素子の製造方法において、前記ハードマスク層をマスクにして、第1のエッチングにより前記参照層をパターニングする工程と、前記ハードマスク層及び前記参照層の側壁上に前記側壁スペーサ層を形成する工程と、前記ハードマスク層及び前記側壁スペーサ層をマスクにして、第2のエッチングにより前記記憶層をパターニングする工程とを具備する磁気抵抗効果素子の製造方法。前記第1及び第2のエッチングは、He、H2、Ne、Ar、Xe、Kr、N2、CO、CO2及びCH3OHの1つを含むガスを用いるエッチングである請求項3に記載の磁気抵抗効果素子の製造方法。前記第1及び第2のエッチングは、イオンビームエッチングである請求項3又は4に記載の磁気抵抗効果素子の製造方法。請求項1に記載の磁気抵抗効果素子と、第1及び第2のスイッチ端及び制御端を有し、前記第1のスイッチ端が前記磁気抵抗効果素子の前記記憶層及び前記参照層の一方に接続されるFETと、前記FETの前記制御端に接続されるワード線と、前記磁気抵抗効果素子の前記記憶層及び前記参照層の他方に接続される第1のビット線と、前記FETの前記第2のスイッチ端に接続される第2のビット線と、前記ワード線の電位を制御する第1の制御回路と、前記第1及び第2のビット線の電位を制御する第2の制御回路とを具備する磁気ランダムアクセスメモリ。実施形態は、磁気抵抗効果素子の特性の劣化なしにリデポ現象による電気的ショートを防止可能な技術を提案する。実施形態によれば、磁気抵抗効果素子は、磁化方向が可変の記憶層と、前記記憶層上のトンネルバリア層と、前記トンネルバリア層上の磁化方向が不変の参照層と、前記参照層上のハードマスク層と、前記参照層及び前記ハードマスク層の側壁上の側壁スペーサ層とを備え、前記記憶層及び前記参照層は、垂直磁化を有し、前記参照層の平面サイズは、前記記憶層の平面サイズよりも小さく、前記記憶層及び前記参照層のサイズ差は、2nm以下であり、前記側壁スペーサ層は、ダイアモンド、DLC、BN、SiC、B4C、Al2O3及びAlNのうちの1つを備える。以下、図面を参照しながら実施形態を説明する。1.基本構造磁気抵抗効果素子の特性の劣化なしにリデポ現象による電気的ショートを防止するための基本構造を説明する。図1は、磁気抵抗効果素子の基本構造を示している。記憶層磁気フリー層11上には、トンネルバリア層12が配置される。トンネルバリア層12上には、参照層磁気ピンド層13が配置される。参照層13上には、ハードマスク層14が配置される。記憶層11は、磁化方向が可変の磁性層であり、参照層13は、磁化方向が不変の磁性層である。この構造は、いわゆるトップピン型である。そして、記憶層11及び参照層13は、サイズ差を有する。即ち、参照層13の平面サイズ例えば、円形のときは、直径は、記憶層11の平面サイズよりも小さい。これにより、記憶層11と参照層13との電気的ショートを防止できる。具体的には、この構造によれば、まず、参照層13を物理エッチングによりパターニングする。この時、再付着層16は、参照層13の側壁に付着する。そして、参照層13をパターニングした後に、記憶層11を物理エッチングによりパターニングする。この時、再付着層15は、記憶層13の側壁に付着する。しかし、記憶層11及び参照層13は、サイズ差を有するため、再付着層15,16同士が接触することはなく、リデポ現象による記憶層11と参照層13との電気的ショートが防止される。また、再付着層15,16同士が接触することがないため、記憶層11及び参照層13のパターニング中又はパターニング後に、これらを酸化する処理も不要である。従って、磁気抵抗効果素子の特性の劣化素子抵抗の増大なども同時に防止できる。尚、物理エッチングは、IBE装置又はRIE装置により実行可能である。特に、GCIBエッチングは、磁気抵抗効果素子をパターニングするに当たって望ましい。記憶層11及び参照層13のサイズ差は、側壁スペーサ層17により付加するのが望ましい。なぜなら、側壁スペーサ層17を用いれば、PEPを行うことなく、セルフアラインで、記憶層11をパターニングできるからである。ところで、近年では、記憶層11の磁化を反転させるに当たり、スピン角運動量移動現象を利用する、いわゆるスピン注入磁化反転方式を採用するのが主流である。この方式によれば、磁気抵抗効果素子のサイズが小さくなるに従い、磁化反転電流も小さくなる、というスケーラビリティ性を実現できるため、将来の大容量化にとって望ましいと考えられるからである。また、スピン注入磁化反転方式は、記憶層11及び参照層13が垂直磁化を持つ場合に特に有効である。この場合、磁気抵抗効果素子を、その形状に関係なく、微細化することができるからである。記憶層11及び参照層13が面内磁化を持つ場合には、磁気抵抗効果素子に形状磁気異方性を付けなければならないため、形状制御に制約が生じ、微細化には望ましくない。具体的には、面内磁化を持つ磁気抵抗効果素子の場合、1を超えるアスペクト比面内縦横比を形状的に付ける必要がある。一方、垂直磁化を持つ磁気抵抗効果素子の場合は、アスペクト比が1で十分である。ここで、垂直磁化とは、残留磁化の方向が記憶層11及び参照層13の膜面上面/下面に対して垂直又はほぼ垂直となることである。この明細書において、ほぼ垂直とは、残留磁化の方向が記憶層11及び参照層13の膜面に対して、45°<θ≦90°の範囲内にあることを意味する。記憶層11及び参照層13が垂直磁化を持つ場合、磁気抵抗効果素子のサイズを小さくできる反面、側壁スペーサ層17の横方向の厚さ参照層13の側壁に垂直な方向の厚さtに依存してスピン注入効率に関する新たな課題が発生する。即ち、側壁スペーサ層17の横方向の厚さtが大きくなると、記憶層11及び参照層13のサイズ差が大きくなり、このサイズ差に起因して参照層13から記憶層11へのスピン注入効率が低下する。スピン注入効率の低下は、磁化反転効率に直接影響するため、これを防止することが必要である。これについて検証したところ、スピン注入効率が、記憶層11と参照層13のサイズ差が零のときのそれの80以上であれば、磁化反転特性に大きな影響を与えずに磁化反転を行えることが判明した。この80という値は、例えば、以下の根拠に基づく。即ち、磁気抵抗効果素子に供給可能な電流値は、ドライバFETを駆動する駆動電圧の昇圧により増加でき、それにより増加可能な電流値の最大値は、ドライバの耐圧などの問題から設計値の約1.2倍である。この観点から、本基本構造の採用により、スピン注入効率が設計値の0.8倍80となったとしても、ドライバの駆動電圧を許容される最大値とし、上述のように、磁気抵抗効果素子に供給する電流値を設計値の約1.2倍とすれば、スピン注入効率の低下を駆動電圧の上昇により補うことができる。従って、スピン注入効率が、記憶層11と参照層13のサイズ差が零のときのそれの80以上であれば、磁化反転特性に大きな影響を与えずに磁化反転を行えることになる。また、図3に示すように、スピン注入効率をサイズ差が零のときのそれの80以上とするためには、記憶層11及び参照層13のサイズさは、0よりも大きく、2nm以下にする必要があることが判明した。即ち、側壁スペーサ層17の横方向の厚さtは、0<t≦1nmの範囲内に設定しなければならないことが判明した。但し、記憶層11及び参照層13のサイズ差とは、それらの中心点Oを通る直線上における平面サイズの差のことであり、記憶層11及び参照層13のサイズ差は、側壁スペーサ層17の横方向の厚さtの2倍に等しいものとする。また、側壁スペーサ層17の横方向の厚さtは、再付着層16の横方向の厚さを含むものとする。尚、図3では、記憶層11及び参照層13のサイズ差が零のときのスピン注入効率を1としている。しかし、側壁スペーサ層17の横方向の厚さtを1nm以下にすると、例えば、酸化シリコン、窒化シリコンなどの一般的な側壁スペーサ層17では、物理エッチングに耐え切れず、マスク層として十分な機能を発揮できないことも同時に判明した。そこで、基本構造では、側壁スペーサ層17として、その横方向の厚さが1nm以下であっても、記憶層11のパターニング時に、物理エッチングのマスク層として十分に機能することが可能な材料についても提案する。そのような材料としては、ダイアモンド、DLC、BN、SiC、B4C、Al2O3サファイア、Al2O3微結晶、AlNなどがある。これらの材料は、表1に示すように、記録層11や、記録層11下に配置される下部電極層よりも硬いことに特徴を有する。また、上記の材料は絶縁体である。尚、ハードマスク層14についても、側壁スペーサ層17と同様に、ダイアモンド、DLC、BN、SiC、B4C、Al2O3サファイア、Al2O3微結晶、AlNのうちの1つを備えることが可能である。この場合、ハードマスク層14及び側壁スペーサ層17は、同一材料であってもよい。また、記憶層11及び参照層13の平面形状は、特に制限されない。図1の例では、円形であるが、例えば、図2に示すように、楕円形でもよい。このように、基本構造によれば、トップピン型磁気抵抗効果素子において、記憶層及び参照層にサイズ差を設け、再付着層の酸化なしに記憶層及び参照層の電気的ショートを防止する。また、記憶層に対するスピン注入効率を、記憶層及び参照層のサイズ差が零のときのそれの80以上とするために、記憶層と参照層のサイズ差を0よりも大きく、2nm以下とする。さらに、そのサイズ差をかかる範囲内に設定しても、記憶層のパターニングを正確に行えるように、側壁スペーサ層を記録層よりも硬い材料から構成する。以上より、磁気抵抗効果素子の特性の劣化なしにリデポ現象による電気的ショートを防止することができる。2.実施例第1の実施例図4は、磁気抵抗効果素子の第1の実施例を示している。この実施例は、単層の側壁スペーサ層17を備える垂直磁化トップピン型磁気抵抗効果素子に関する。下部電極LELowerelectrode21上には、下地層としての下部層ULunderlayer22が配置される。下部層22上には、記憶層磁気フリー層11が配置される。記憶層11上には、トンネルバリア層12が配置される。トンネルバリア層12上には、界面層18が配置される。界面層18上には、参照層磁気ピンド層13が配置される。参照層13上には、非磁性層23が配置される。非磁性層23上には、シフト調整層磁性層24が配置される。シフト調整層24上には、非磁性層25が配置される。非磁性層25上には、ハードマスク層14が配置される。ハードマスク層14上には、上部電極UEUpperelectrode26が配置される。記憶層11及び参照層13は、サイズ差を有する。即ち、参照層13の平面サイズは、記憶層11の平面サイズよりも小さい。これにより、記憶層11と参照層13との電気的ショートを防止する。界面層18、参照層13、シフト調整層24、非磁性層23,25及びハードマスク層14の側壁上には、側壁スペーサ層17が配置される。保護層27は、記憶層11、トンネルバリア層12、参照層13、界面層18及びシフト調整層24を覆い、これらを、酸化や、水による腐食などから保護する。記憶層11は、磁化方向が可変の磁性層であり、参照層13は、磁化方向が不変の磁性層である。記憶層11及び参照層13は、共に、残留磁化がそれらの膜面に対して垂直又はほぼ垂直となる垂直磁化を持つ。トンネルバリア層12は、例えば、MgOを備える。シフト調整層24は、磁気抵抗効果素子の構造に起因する記憶層11の磁気ヒステリシス曲線のシフトを調整する機能を有する。シフト調整層24は、参照層13に付加されることによりその機能を発揮する。シフト調整層24は、例えば、Pt,Pd,Irなどを備える。側壁スペーサ層17及びハードマスク層14は、硬質な材料から構成され、例えば、ダイアモンド、DLC、BN、SiC、B4C、Al2O3サファイア、Al2O3微結晶、AlNのうちの1つを備える。保護層27は、例えば、絶縁性窒化物SiN、AlN、BNなどを備える。保護層27は、層間絶縁層からの磁気抵抗効果素子へのH2OやO2の拡散を防止する。保護層27は、トンネルバリア層12の側面部横方向の端部における酸化/還元反応を防止するため、250°C以上の温度で形成するのが望ましい。第2の実施例図5は、磁気抵抗効果素子の第2の実施例を示している。この実施例は、第1の実施例の変形例である。この実施例が第1の実施例と異なる点は、保護層27a,27bの構造にある。その他の点については、第1の実施例と同じであるため、ここでの説明を省略する。保護層27aは、例えば、Al2O3、MgOのうちの1つを備える。保護層27aは、酸化膜酸窒化膜の場合は、トンネルバリア層12の側面部横方向の端部における酸化反応を防止するため、300°C以下の温度で形成するのが望ましい。また、保護層27bは、例えば、SiN、AlN、BNのうちの1つを備える。保護層27bは、窒化膜の場合は、トンネルバリア層12の側面部における還元反応を防止するため、250°C以上、350°C以下の温度で形成するのが望ましい。保護層27a,27bを形成するときの温度は、特に、トンネルバリア層12にMgOを使用したときに有効である。この場合、トンネルバリア層12のエッチング面側面部は、非常に不安定であり、酸化/還元され易くなるからである。尚、本例では、保護層は、2層であるが、3層以上であってもよい。第3の実施例図6は、磁気抵抗効果素子の第3の実施例を示している。この実施例も、第1の実施例の変形例である。この実施例が第1の実施例と異なる点は、側壁スペーサ層17a,17bの構造にある。その他の点については、第1の実施例と同じであるため、ここでの説明を省略する。側壁スペーサ層17aは、絶縁性酸化物、例えば、Al2O3、MgOのうちの1つを備えることができる。この場合、側壁スペーサ層17aは、トンネルバリア層12の側面部横方向の端部における酸化反応を防止するため、300°C以下の温度で形成するのが望ましい。また、側壁スペーサ層17aは、絶縁性窒化物、例えば、SiN、AlN、BNのうちの1つを備えることもできる。この場合、側壁スペーサ層17aは、トンネルバリア層12の側面部における還元反応を防止するため、250°C以上、350°C以下の温度で形成するのが望ましい。側壁スペーサ層17bは、ダイアモンド、DLC、BN、SiC、B4C、Al2O3サファイア、Al2O3微結晶、AlNのうちの1つを備える。尚、本例では、側壁スペーサ層は、2層であるが、3層以上であってもよい。第4の実施例図7は、磁気抵抗効果素子の第4の実施例を示している。この実施例は、第2の実施例と第3の実施例の組み合わせである。側壁スペーサ層17aは、例えば、Al2O3、MgO、SiN、AlN、BNのうちの1つを備える。側壁スペーサ層17bは、ダイアモンド、DLC、BN、SiC、B4C、Al2O3サファイア、Al2O3微結晶、AlNのうちの1つを備える。保護層27aは、例えば、Al2O3、MgOのうちの1つを備える。保護層27bは、例えば、SiN、AlN、BNのうちの1つを備える。尚、本例では、側壁スペーサ層は、2層であるが、3層以上であってもよい。また、保護層も、2層であるが、3層以上であってもよい。第5の実施例図8は、磁気抵抗効果素子の第5の実施例を示している。この実施例は、磁気抵抗効果素子のLSI内のレイアウトに関する。磁気抵抗効果素子MTJは、例えば、第1乃至第4の実施例図4乃至図7に示す構造を有する。本例では、磁気抵抗効果素子MTJの構造については、特に制限されないため、ここでの説明は省略する。磁気抵抗効果素子MTJは、コンタクトビアCB28の直上に下部電極LE21を介して配置される。磁気抵抗効果素子MTJ上には、上部電極UE26が配置される。上部電極UE26上には、ビアV129が配置される。下部電極LE21は、コンタクトビアCB28の上面に形成されるシームseamなどによる凹凸を緩和し、磁気抵抗効果素子MTJの下地を平坦化する役割を有する。磁気抵抗効果素子MTJの下地例えば、下部電極21の上面のラフネスRaは、Ra≦0.3nmであるのが望ましい。上部電極UE26は、ビアV129と磁気抵抗効果素子MTJとのアライメント精度を緩和し、かつ、ビアV129又はそれを配置するビアホールをパターニングするときのストッパとなる。尚、本例においては、下部電極LE21を省略することも可能である。この場合、磁気抵抗効果素子MTJは、コンタクトビアCB28上に直接配置される。第6の実施例図9は、磁気抵抗効果素子の第6の実施例を示している。この実施例も、磁気抵抗効果素子のLSI内のレイアウトに関する。磁気抵抗効果素子MTJは、例えば、第1乃至第4の実施例図4乃至図7に示す構造を有する。本例でも、磁気抵抗効果素子MTJの構造については、特に制限されないため、ここでの説明は省略する。コンタクトビアCB28上に下部電極LE21が配置される。磁気抵抗効果素子MTJは、下部電極LE21上に配置される。磁気抵抗効果素子MTJ上には、上部電極UE26が配置される。上部電極UE26上には、ビアV129が配置される。ビアV129は、磁気抵抗効果素子MTJの直上に配置される。下部電極LE21は、磁気抵抗効果素子MTJとコンタクトビアCB28とのアライメント精度を緩和し、かつ、磁気抵抗効果素子MTJをパターニングするときのストッパとなる。また、下部電極LE21は、コンタクトビアCB28の上面に形成されるシームseamなどによる凹凸を緩和する。下部電極21の上面のラフネスRaは、Ra≦0.3nmであるのが望ましい。尚、本例においては、上部電極UE26を省略することも可能である。この場合、ビアV129は、磁気抵抗効果素子MTJ上に直接配置される。第7の実施例図10は、磁気抵抗効果素子の第7の実施例を示している。この実施例は、第5の実施例と第6の実施例の組み合わせである。コンタクトビアCB28上に下部電極LE21が配置される。磁気抵抗効果素子MTJは、下部電極LE21上に配置される。磁気抵抗効果素子MTJ上には、上部電極UE26が配置される。上部電極UE26上には、ビアV129が配置される。下部電極LE21は、磁気抵抗効果素子MTJとコンタクトビアCB28とのアライメント精度を緩和し、かつ、磁気抵抗効果素子MTJをパターニングするときのストッパとなる。また、下部電極LE21は、コンタクトビアCB28の上面に形成されるシームseamなどによる凹凸を緩和する。下部電極21の上面のラフネスRaは、Ra≦0.3nmであるのが望ましい。上部電極UE26は、ビアV129と磁気抵抗効果素子MTJとのアライメント精度を緩和し、かつ、ビアV129又はそれを配置するビアホールをパターニングするときのストッパとなる。第8の実施例図11は、磁気抵抗効果素子の第8の実施例を示している。この実施例は、第7の実施例の変形例である。この構造は、中間プラグ型であり、下部電極LE21と上部電極UE26とがまとめてパターニングされる点に特徴を有する。このため、下部電極LE21と上部電極UE26の形状は、同じになる。また、下部電極LE21、上部電極UE26及び磁気抵抗効果素子MTJを覆う保護層30が配置される。保護層30は、例えば、SiN、AlN、BNのうちの1つを備える。保護層30は、磁気抵抗効果素子MTJのトンネルバリア層MgOの側面部における酸化/還元反応を防止するため、250°C以上の温度で形成するのが望ましい。この構造によれば、下部電極LE21と上部電極UE26とがまとめてパターニングされるため、PEPPhotoengravingprocessを削減できる。3.製造方法上述の実施例に係わる磁気抵抗効果素子の製造方法を説明する。まず、図12に示すように、下部電極21上に、下部層22、記憶層11、トンネルバリア層12、界面層例えば、CoFeB、CoFeなど18、参照層13及びハードマスク層14を順次形成する。記憶層11は、CoFeB単層、又は、CoFeB複数層の積層膜である。参照層13は、例えば、Co/Ptn、CoPt、FePtなどの垂直磁化を有する磁性層である。トンネルバリア層12は、例えば、MgOである。参照層13と界面層18との具体的組み合わせとしては、例えば、Co/Ptn/CoFeB、FePt/CoFeB、CoPt/CoFeBなどである。ここで、Co/Ptnは、Co層とPt層とが1回以上交互に積み重ねられる構造を意味する。参照層13及び界面層18の厚さは、例えば、それぞれ、3nm以下であり、Co、Fe、Niを50at以上含む磁性合金である。また、参照層13に対しては、中間層を介してシフト調整層を付加してもよい。これをシフト調整層付き参照層という。シフト調整層付き参照層は、例えば、Co/Ptnシフト調整層/Ru中間層/Co/Ptn参照層/CoFeB界面層により構成される。また、参照層13及び界面層18を、シフト調整層/中間層/界面層を備える参照層に代えることも可能である。この場合、参照層は、Co/Ptn/Ru/CoFeBとなる。さらに、シフト調整層が無くても、記憶層11の磁気ヒステリシス曲線のシフト調整を行うこともできる。例えば、参照層として、TbCoFe/CoFeBを用い、TbとCoFeの組成比を調整することにより、参照層13の見かけ上の飽和磁化net-Msを零にすることができる。TbCoFeにおいて、Tbの組成がリッチ側におけるTbの比率を60~90atにすると、TbCoFe/CoFeBの飽和磁化が零になる組成域を設けることができる。次に、PEPによりハードマスク層14上にレジストパターンを形成し、このレジストパターンをマスクにして、物理エッチング、例えば、イオンビームエッチング又はRIEによる物理エッチングを用いて、ハードマスク層14をパターニングする。この後、レジストパターンを除去する。ハードマスク層14は、例えば、ダイアモンド、DLC、BN、SiC、B4C、Al2O3サファイア、Al2O3微結晶、AlNのうちの1つを備える。次に、図13に示すように、ハードマスク層14をマスクにして、物理エッチング、例えば、イオンビームエッチング例えば、GCIBエッチングにより、参照層13及び界面層18をパターニングする。ここで、ハードマスク層14をマスクとするのは、フォトレジストをマスクにすると、それをアッシングにより除去するときに参照層13及び界面層18が酸化される恐れがあるからである。また、このイオンビームエッチングにより参照層13及び界面層18の側壁上には、再付着層が形成されるが、既に述べたように、これが記録層11と参照層13の電気的ショートを発生させることはない。このため、再付着層を酸化処理するプロセスも不要である。尚、同図では、再付着層の記載を省略する。さらに、このイオンビームエッチングは、参照層13及び界面層18のエッチング面側面のダメージを低減するために望ましい。例えば、Arイオンを用いる場合、約200eVのイオン加速電圧において、Arイオンの参照層13及び界面層18に対する横方向の進入長ハードマスク層14の側面からそれに垂直な方向への侵入長は、約1nmであるため、参照層13及び界面層18の物理的ダメージ、磁気的ダメージ及び結晶的ダメージは、それぞれ、無視できる程度に小さい。尚、イオンビームエッチングでのイオン加速電圧は、200eV以下であるのが望ましい。また、参照層13及び界面層18のエッチングは、トンネルバリア層12の上面で止めることMgOバリア止めが必要である。磁性層参照層13及び界面層18とトンネルバリア層12とのエッチング選択比を大きくし、MgOバリア止めを容易化するため、さらに、記憶層11の物理的ダメージを低減するために、イオンビームエッチングでのイオン加速電圧は、100eV以下にするのがさらに望ましい。また、イオンビームエッチングに代えて、He、H2、Ne、Ar、Xe、Kr、N2、CO、CO2、CH3OHなどのガスによるRIEにより、参照層13及び界面層18をパターニングしてもよい。さらに、MgOバリア止めを確実にするために、さらに以下の技術を適用してもよい。参照層13のパターニングの初期段階は、比較的早いエッチングレートにより参照層13のエッチングが進行する。そこで、エッチングが界面層18に到達した時点又はそれから少し経た時点で、比較的遅いエッチングレートで界面層18がエッチングされるエッチングモードに切り替える。このエッチングモードは、界面層18とトンネルバリア層12とのエッチング選択比が大きくなる条件で行うのがさらに望ましい。ここで、エッチングの進行は、イオンビームエッチングのときはSIMSにより、RIEのときはOESにより検出することが可能である。界面層18のエッチング時におけるイオンビームのエネルギーは、イオンビームによるトンネルバリア層12及び界面層18のスパッタリング閾値の関係により決定する。ここで、スパッタリング閾値とは、スパッタリングエッチングが開始されるイオン加速電圧のことである。トンネルバリア層12がMgOのときのスパッタリング閾値は、約80eV、界面層18が、Co、Fe、Niなどの金属を含む材料例えば、CoFeBを備えるときのスパッタリング閾値は、約20eVであることから、上述したように、イオン加速電圧は、100eV以下、さらには、20~80eVの範囲内の値にするのが望ましい。以上の技術を採用することにより、界面層18とトンネルバリア層12とのエッチング選択比を5以上、さらには10以上にすることができるため、MgOバリア止めを確実に行うことが可能になる。尚、上述と同じ材料のときに100eV以上のイオン加速電圧でエッチングを行うと、界面層18とトンネルバリア層12とのエッチング選択比は、1~3となる。次に、図14に示すように、参照層13、ハードマスク層14及び界面層18を覆う硬質材料層17’を形成する。硬質材料層17’は、ハードマスク層14と同様に、例えば、ダイアモンド、DLC、BN、SiC、B4C、Al2O3サファイア、Al2O3微結晶、AlNのうちの1つを備える。硬質材料層17’は、熱ALD法、プラズマALD法、プラズマCVD法、IBD法、スパッタ法などにより形成される。また、硬質材料層17’の形成に際しては、参照層13、ハードマスク層14及び界面層18の側壁に対するカバレージが良いことが重要視される。このため、そのなかでも、カバレージ側壁部/フィールド部が90以上であり、かつ、パターンのエッジ部にボイドが形成されない熱ALD法又はプラズマALD法により硬質材料層17’を形成するのが望ましい。この後、硬質材料層17’を、物理エッチング、例えば、イオンビームエッチングによりエッチングすると、図15に示すように、参照層13、ハードマスク層14及び界面層18の側壁上に、側壁スペーサ層17が形成される。次に、図16に示すように、ハードマスク層14及び側壁スペーサ層17をマスクにして、物理エッチング、例えば、イオンビームエッチング例えば、GCIBエッチングにより、トンネルバリア層12、記憶層11及び下部層22をパターニングする。このイオンビームエッチングにより記憶層11及び下部層22の側壁上には、再付着層が形成されるが、既に述べたように、これが記録層11と参照層13の電気的ショートを発生させることはない。このため、再付着層を酸化処理するプロセスも不要である。尚、同図では、再付着層の記載を省略する。さらに、このイオンビームエッチングは、記憶層11及び下部層22のエッチング面側面のダメージを低減するために望ましい。尚、イオンビームエッチングでのイオン加速電圧は、200eV以下であるのが望ましい。また、記憶層11及び下部層22のエッチングは、下部電極21の上面で止めることが必要である。そのために、参照層13及び界面層18のエッチング時に採用した技術、即ち、エッチング中にエッチングモードを切り替える技術を採用してもよい。以上のプロセスにより磁気抵抗効果素子が形成される。この後、例えば、図17に示すように、磁気抵抗効果素子を覆う保護層27aを形成する。保護層27aの形成は、磁気抵抗効果素子の酸化を防止するために真空中で行うのが望ましい。保護層27aは、例えば、熱ALD法、プラズマALD法、プラズマCVD法、IBD法、スパッタ法などにより形成される。そのなかでも、カバレージ側壁部/フィールド部が90であり、かつ、パターンのエッジ部にボイドが形成されない熱ALD法又はプラズマALD法により保護層27aを形成するのが望ましい。保護層27aは、トンネルバリア層12の側面部横方向の端部を安定化させるために、例えば、Al2O3、MgOのうちの1つを備える。保護層27aは、トンネルバリア層12の側面部における酸化/還元反応を防止するため、300°C以下の温度で形成するのが望ましい。また、例えば、図18に示すように、保護層27a上に保護層27bを形成する。保護層27bは、層間絶縁層から磁気抵抗効果素子へのH2O及びO2の拡散を防止するために、例えば、SiN、AlN、BNのうちの1つを備える。保護層27bは、例えば、熱ALD法、プラズマALD法、プラズマCVD法、IBD法、スパッタ法などにより形成される。そのなかでも、カバレージ側壁部/フィールド部が90であり、かつ、パターンのエッジ部にボイドが形成されない熱ALD法又はプラズマALD法により保護層27bを形成するのが望ましい。図19乃至図22は、上述の製造方法の変形例を示している。本例は、側壁スペーサ層が2層から構成される場合のプロセスに関する。まず、図19に示すように、ハードマスク層14をマスクにして参照層13及び界面層18をパターニングするまでのステップを上述の製造方法により実行する。この後、参照層13、ハードマスク層14及び界面層18を覆う絶縁層17a’を形成する。絶縁層17a’は、例えば、熱ALD法、プラズマALD法、プラズマCVD法、IBD法、スパッタ法などにより形成される。そのなかでも、カバレージ側壁部/フィールド部が90であり、かつ、パターンのエッジ部にボイドが形成されない熱ALD法又はプラズマALD法により絶縁層17a’を形成するのが望ましい。絶縁層17a’は、例えば、Al2O3、MgOにより形成される。この場合、絶縁層17a’は、トンネルバリア層12の側面部横方向の端部における酸化反応を防止するため、300°C以下の温度で形成するのが望ましい。また、絶縁層17a’は、例えば、SiN、AlN、BNにより形成される。この場合、絶縁層17a’は、トンネルバリア層12の側面部における還元反応を防止するため、250°C以上の温度で形成するのが望ましい。続けて、図20に示すように、絶縁層17a’上に硬質材料層17b’を形成する。硬質材料層17b’は、例えば、ダイアモンド、DLC、BN、SiC、B4C、Al2O3サファイア、Al2O3微結晶、AlNにより形成される。また、硬質材料層17b’は、熱ALD法、プラズマALD法、プラズマCVD法、IBD法、スパッタ法などにより形成される。そのなかでも、カバレージ側壁部/フィールド部が90以上であり、かつ、パターンのエッジ部にボイドが形成されない熱ALD法又はプラズマALD法により硬質材料層17b’を形成するのが望ましい。この後、絶縁層17a’及び硬質材料層17b’を、物理エッチング、例えば、イオンビームエッチングによりエッチングすると、図21に示すように、参照層13、ハードマスク層14及び界面層18の側壁上に、側壁スペーサ層17a,17bが形成される。次に、図22に示すように、ハードマスク層14及び側壁スペーサ層17a,17bをマスクにして、物理エッチング、例えば、イオンビームエッチング例えば、GCIBエッチングにより、トンネルバリア層12、記憶層11及び下部層22をパターニングする。以上のプロセスにより磁気抵抗効果素子が形成される。この後、例えば、上述の製造方法図17及び図18と同様に、磁気抵抗効果素子を覆う保護層27a,27bを形成する。4.適用例上述の実施例に係わる磁気抵抗効果素子は、磁気ランダムアクセスメモリやスピンFETなどに適用可能である。以下、磁気ランダムアクセスメモリについて説明する。図23は、磁気ランダムアクセスメモリのメモリセルの等価回路を示している。メモリセルアレイMA内のメモリセルMCは、磁気抵抗効果素子MTJとスイッチ素子例えば、FETTの直列接続体を備える。直列接続体の一端磁気抵抗効果素子MTJの一端は、ビット線BLAに接続され、直列接続体の他端スイッチ素子Tの一端は、ビット線BLBに接続される。スイッチ素子Tの制御端子、例えば、FETのゲート電極は、ワード線WLに接続される。ワード線WLの電位は、第1の制御回路31により制御される。また、ビット線BLA,BLBの電位は、第2の制御回路32により制御される。図24は、磁気ランダムアクセスメモリのメモリセルの構造を示している。半導体基板41は、例えば、シリコン基板であり、その導電型は、P型でも、N型でもどちらでもよい。半導体基板41内には、素子分離絶縁層42として、例えば、STI構造の酸化シリコン層が配置される。半導体基板41の表面領域、具体的には、素子分離絶縁層42により取り囲まれた素子領域アクティブエリア内には、スイッチ素子Tが配置される。本例では、スイッチ素子Tは、FETであり、半導体基板41内の2つのソース/ドレイン拡散層43と、それらの間のチャネル領域上に配置されるゲート電極44とを有する。ゲート電極44は、ワード線WLとして機能する。スイッチ素子Tは、絶縁層例えば、酸化シリコン45により覆われる。コンタクトホールは、絶縁層45内に設けられ、コンタクトビアCB28は、そのコンタクトホール内に配置される。コンタクトビア28は、例えば、Wタングステン、Cu銅などの金属材料から形成される。コンタクトビア28の下面は、スイッチ素子に接続される。本例では、コンタクトビア28は、ソース/ドレイン拡散層43に直接接触している。コンタクトビア28上には、下部電極21が配置される。下部電極21は、例えば、Ta10nm/Ru5nm/Ta5nmの積層構造を有する。下部電極21上、即ち、コンタクトビア28の直上には、磁気抵抗効果素子MTJが配置される。磁気抵抗効果素子MTJ上には、上部電極例えば、TiN26が配置される。上部電極26は、ビア例えば、Cu29を介して、ビット線例えば、CuBLAに接続される。図25は、磁気ランダムアクセスメモリの詳細を示している。メモリセルアレイにおいて、磁気抵抗効果素子MTJは、コンタクトビアCB28と上部電極UE26との間に配置される。スイッチ素子Tは、FETである。磁気抵抗効果素子MTJは、周辺回路内に配置されない。本例では、メタル配線層M1~M4は、4層であり、ビアV1~V4により互いに接続される。ビット線BLA,BLBは、メタル配線層M1内に配置される。図26は、メモリセルアレイの等価回路を示している。このメモリセルアレイの特徴は、1つの磁気抵抗効果素子に対して2つのスイッチ素子セルトランジスタが付加されることにより、磁気抵抗効果素子MTJに流すことが可能な電流値の最大値を大きくできる点にある。同図において、黒く塗りつぶした領域が1つのメモリセルMCに相当する。例えば、磁気抵抗効果素子M11には、2つのスイッチ素子T11a,T11bが付加される。また、磁気抵抗効果素子M12には、2つのスイッチ素子T12a,T12bが付加される。さらに、磁気抵抗効果素子M13には、2つのスイッチ素子T13a,T13bが付加される。図27は、図26のメモリセルアレイMAの第1の方向の断面構造を示し、図28は、図26のメモリセルアレイMAの第2の方向の断面構造を示している。本例では、図25と同様に、メタル配線層M1~M4は、4層であり、ビアV1~V4により互いに接続される。ビット線BLA,BLBは、メタル配線層M1内に配置される。本例の配線層では、いわゆるダマシン構造が採用される。例えば、メタル配線層M1~M3及びビアV1~V4は、バリアメタル層例えば、TiN/TiとCu層とを備えるダマシン構造を有する。但し、最上層のメタル配線層M4は、ダマシン構造を有しない。5.むすび実施形態によれば、磁気抵抗効果素子の特性の劣化なしにリデポ現象による電気的ショートを防止できる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"