データを記憶するメモリセルと、前記メモリセルをロウごとに選択するワード線と、メモリセルから読み出された信号をカラムごとに伝送するビット線と、前記メモリセルの動作を模擬するダミーセルと、前記ダミーセルから読み出された信号を伝送するダミービット線と、前記メモリセルの読み出し速度を検知する速度検知部と、前記メモリセルの読み出し速度に基づいて前記ワード線の電圧および前記メモリセルのセル電源電圧を制御する電圧制御部とを備え、前記電圧制御部は、前記読み出し速度が大きい場合は小さい場合に比べて、前記ワード線の電圧および前記セル電源電圧の双方を低くするパワーセーブモードと、前記読み出し速度が大きい場合は小さい場合に比べて、前記セル電源電圧を一定のままで前記ワード線の電圧を低くするディスターブマージン改善モードとを備え、前記メモリセルの特性のばらつきに応じて前記パワーセーブモードまたは前記ディスターブマージン改善モードを選択することを特徴とする半導体記憶装置。データを記憶するメモリセルと、前記メモリセルをロウごとに選択するワード線と、メモリセルから読み出された信号をカラムごとに伝送するビット線と、前記メモリセルの読み出し速度を検知する速度検知部と、前記メモリセルの読み出し速度に基づいて前記ワード線の電圧または前記メモリセルのセル電源電圧のいずれか少なくとも一方を制御する電圧制御部とを備えることを特徴とする半導体記憶装置。前記速度検知部は、前記メモリセルの動作を模擬するダミーセルと、前記ダミーセルから読み出された信号を伝送するダミービット線とを備え、前記ダミーセルから前記ダミービット線に信号が読み出された時の前記ダミービット線の電位に基づいて前記メモリセルの読み出し速度を検知することを特徴とする請求項2に記載の半導体記憶装置。前記電圧制御部は、前記読み出し速度が大きい場合は小さい場合に比べて、前記ワード線の電圧および前記セル電源電圧の双方を低くすることを特徴とする請求項2または3に記載の半導体記憶装置。前記電圧制御部は、前記読み出し速度が大きい場合は小さい場合に比べて、前記セル電源電圧を一定のままで前記ワード線の電圧を低くすることを特徴とする請求項2または3に記載の半導体記憶装置。本発明の一つの実施形態の目的は、動作速度の低下を抑制しつつ、動作マージンを向上させることが可能な半導体記憶装置を提供することである。実施形態の半導体記憶装置によれば、メモリセルと、ワード線と、ビット線と、速度検知部と、電圧制御部とが設けられている。メモリセルは、データを記憶する。ワード線は、前記メモリセルをロウごとに選択する。ビット線は、メモリセルから読み出された信号をカラムごとに伝送する。速度検知部は、前記メモリセルの読み出し速度を検知する。電圧制御部は、前記メモリセルの読み出し速度に基づいて前記ワード線の電圧または前記メモリセルのセル電源電圧のいずれか少なくとも一方を制御する。以下、実施形態に係る半導体記憶装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。図1は、一実施形態に係る半導体記憶装置の概略構成を示すブロック図である。図1において、半導体記憶装置には、メモリセルアレイ11、カラムデコーダ12、ロウデコーダ13、制御部14、インバータ15、速度検知部16、電圧制御部17およびダミーセルアレイ18が設けられている。ここで、メモリセルアレイ11には、メモリセルMCがロウ方向およびカラム方向にマトリックス状に配置されている。なお、メモリセルMCは、相補的にデータを記憶することができ、例えば、SRAMを構成することができる。そして、メモリセルアレイ11には、メモリセルMCのロウ選択を行う信号を伝送するワード線WL1~WLnnは正の整数がロウごとに設けられている。また、メモリセルアレイ11には、メモリセルMCとの間でやり取りされるデータを伝送するビット線BL1~BLm、BLB1~BLBmmは正の整数がカラムごとに設けられている。そして、同一ロウのメモリセルMCは各ワード線WL1~WLnを介して共通に接続されている。また、同一カラムのメモリセルMCは各ビット線BL1~BLm、BLB1~BLBmを介して共通に接続されている。なお、メモリセルMCに対するリードライト時には、各ビット線BL1~BLm、BLB1~BLBmは互いに相補的に動作させることができる。例えば、メモリセルMCに対するリードライト時において、ビット線BLmがハイレベルに設定されている時はビット線BLBmをロウレベルに設定し、ビット線BLmがロウレベルに設定されている時はビット線BLBmをハイレベルに設定することができる。なお、ビット線BLm、BLBmは、リードライト前に共にハイレベルにプリチャージすることができる。ここで、メモリセルMCには、一対の駆動トランジスタD1、D2、一対の負荷トランジスタL1、L2、一対の伝送トランジスタF1、F2が設けられている。なお、負荷トランジスタL1、L2としては、Pチャンネル電界効果トランジスタ、駆動トランジスタD1、D2および伝送トランジスタF1、F2としては、Nチャンネル電界効果トランジスタを用いることができる。そして、駆動トランジスタD1と負荷トランジスタL1とは互いに直列接続されることでCMOSインバータが構成されるとともに、駆動トランジスタD2と負荷トランジスタL2とは互いに直列接続されることでCMOSインバータが構成されている。そして、これらの一対のCMOSインバータの出力と入力とが互いにクロスカップリングされることでフリップフロップが構成されている。そして、ワード線WL1~WLnは、伝送トランジスタF1、F2のゲートにロウごとに接続されている。ここで、駆動トランジスタD1のドレインと負荷トランジスタL1のドレインとの接続点は記憶ノードNを構成し、駆動トランジスタD2のドレインと負荷トランジスタL2のドレインとの接続点は記憶ノードNBを構成することができる。また、各ビット線BL1~BLmは、伝送トランジスタF1を介して記憶ノードNに接続されている。また、ビット線BLB1~BLBmは、伝送トランジスタF2を介して記憶ノードNBに接続されている。また、ビット線BL1~BLmにはプリチャージトランジスタH1~Hmがそれぞれ接続され、ビット線BLB1~BLBmにはプリチャージトランジスタH1B~HmBがそれぞれ接続されている。なお、プリチャージトランジスタH1~Hm、H1B~HmBとしては、Pチャンネル電界効果トランジスタを用いることができる。また、各メモリセルMCには、セル電源電圧VCSが供給されている。図1の例では、セル電源電圧VCSは、負荷トランジスタL1、L2のソースに供給されている。ダミーセルアレイ18には、ダミーセルDCが配置されている。ダミーセルDCは、メモリセルMCの動作を模擬することができ、メモリセルMCと同様に構成することができる。ここで、ダミーセルアレイ18には、単体で用いた時の製造ばらつきによる特性変動の影響を軽減するため、複数のダミーセルDCを設け、ランダムばらつきが平均化されるようにすることができる。また、ダミーセルアレイ18には、ダミーセルDCから読み出された信号を伝送するダミービット線DBL、DBLBが設けられている。ここで、ダミーセルDCには、一対のダミー駆動トランジスタDD1、DD2、一対のダミー負荷トランジスタDL1、DL2、一対のダミー伝送トランジスタDF1、DF2が設けられている。なお、ダミー負荷トランジスタDL1、DL2としては、Pチャンネル電界効果トランジスタ、ダミー駆動トランジスタDD1、DD2およびダミー伝送トランジスタDF1、DF2としては、Nチャンネル電界効果トランジスタを用いることができる。そして、ダミー駆動トランジスタDD1とダミー負荷トランジスタDL1とは互いに直列接続されることでCMOSインバータが構成されるとともに、ダミー駆動トランジスタDD2とダミー負荷トランジスタDL2とは互いに直列接続されることでCMOSインバータが構成されている。そして、これらの一対のCMOSインバータの出力と入力とが互いにクロスカップリングされることでフリップフロップが構成されている。ここで、ダミー駆動トランジスタDD1のドレインとダミー負荷トランジスタDL1のドレインとの接続点はダミーノードDを構成し、ダミー駆動トランジスタDD2のドレインとダミー負荷トランジスタDL2のドレインとの接続点はダミーノードDBを構成することができる。また、ダミーノードDは、ダミー伝送トランジスタDF1を介してダミービット線DBLに接続されて、ダミーノードDBは、ダミー伝送トランジスタDF2を介してダミービット線DBLBに接続されている。また、ダミービット線DBLにはプリチャージトランジスタH0が接続されている。なお、プリチャージトランジスタH0としては、Pチャンネル電界効果トランジスタを用いることができる。また、ダミーセルアレイ18の一部のダミーセルDCにおいて、ダミー伝送トランジスタDF1のゲートにはバッファB0を介して制御部14が接続され、ダミー伝送トランジスタDF2のゲートは接地されている。また、ダミーセルアレイ18の残りのダミーセルDCでは、伝送トランジスタDF1、DF2のゲートは接地されている。また、各ダミーセルDCには、ダミーセル電源電圧VREPが供給されている。図1の例では、ダミーセル電源電圧VREPは、ダミー負荷トランジスタDL1、DL2のソースに供給されている。カラムデコーダ12は、カラムアドレスで指定されるメモリセルMCのカラム選択を行うことができる。ここで、カラムデコーダ12には、メモリセルMCからビット線BL、BLBに読み出された信号に基づいて、メモリセルMCに記憶されているデータを検知するセンスアンプ回路を設けることができる。そして、このセンスアンプ回路を介して読み出しデータDOを出力することができる。また、カラムデコーダ12は、書き込みデータDIに基づいて、選択ロウのビット線BL1~BLm、BLB1~BLBmの電位を相補的に変化させることで選択セルにデータを書き込むことができる。ロウデコーダ13は、ロウアドレスで指定されるメモリセルMCのロウ選択を行うことができる。バッファB1~Bnは、ロウデコーダ13によるロウ選択に基づいてワード線WL1~WLnをそれぞれ駆動することができる。ここで、バッファB1~Bnの電源電圧として、ワード線電圧VWLが供給されている。制御部14は、アドレスADDおよびコマンドCMDに基づいて、カラムデコーダ12、ロウデコーダ13、バッファB0およびプリチャージトランジスタH0~Hm、H1B~HmBを駆動するタイミングを制御することができる。インバータ15は、ダミービット線DBLの電位に基づいてセンスアンプイネーブル信号SAEを活性化させることができる。速度検知部16は、メモリセルMCの読み出し速度を検知することができる。ここで、速度検知部16は、メモリセルMCの読み出し動作を模擬し、その模擬結果からメモリセルMCの読み出し速度を検知することができる。電圧制御部17は、メモリセルMCの読み出し速度に基づいてワード線電圧VWLまたはメモリセルMCのセル電源電圧VCSのいずれか少なくとも一方を制御することができる。また、電圧制御部17は、セル電源電圧VCSに連動してダミーセル電源電圧VREPを制御することができる。この時、ダミーセル電源電圧VREPは、ワード線電圧VWLおよびセル電源電圧VCSよりも一定の電圧だけ低い電位に設定することができる。これは、メモリセルMCの特性がランダムにばらついていることを考慮して、しきい値電圧が最も高くなっている最も読み出し電流が小さいメモリセルMCの特性を再現できるようにするためである。このダミーセル電源電圧VREPは、このランダムばらつき分に相当する一定の電圧だけ低い値に設定することができる。そして、メモリセルMCのリードライト動作を行う前に、ワード線電圧VWLおよびセル電源電圧VCSの設定動作が行われる。このワード線電圧VWLおよびセル電源電圧VCSの設定動作時には、テストイネーブル信号ENが活性化されることで、クロック信号CLKに従って速度検知部16が動作される。この速度検知部16では、例えば、ビット線BL1~BLmの容量を模擬したダミービット線の充放電を繰り返すことができる。そして、クロック信号CLKの一周期において、その充放電の繰り返し回数をカウントし、そのカウント値COUNTに基づいてコード情報を設定することができる。なお、コード情報は、製品出荷前の検査工程において、図1の半導体記憶装置が搭載されるチップ内のヒューズ素子またはレジスタに記憶するようにしてもよい。そして、電圧制御部17において、このコード情報に基づいてワード線電圧VWLおよびセル電源電圧VCSが設定され、セル電源電圧VCSが負荷トランジスタL1、L2のソースに供給されるとともに、ワード線電圧VWLがバッファB1~Bnの電源電圧として供給される。また、ダミーセル電源電圧VREPがダミー負荷トランジスタDL1、DL2のソースに供給されるとともに、バッファB0の電源電圧として供給される。ここで、ワード線電圧VWLおよびセル電源電圧VCSを設定する方法として、パワーセーブモードとディスターブマージン改善モードとを設けることができる。パワーセーブモードでは、メモリセルMCの読み出し速度が大きい場合は小さい場合に比べて、ワード線電圧VWLおよびセル電源電圧VCSの双方を低くすることができる。ディスターブマージン改善モードでは、読み出し速度が大きい場合は小さい場合に比べて、セル電源電圧VCSを一定のままでワード線電圧VWLを低くすることができる。また、メモリセルMCの特性のばらつきに応じてパワーセーブモードまたはディスターブマージン改善モードを選択することができる。メモリセルMCの特性のばらつきは、メモリセルMCのディスターブ不良発生率から見積もることができる。そして、待機時において、制御部4にてプリチャージ信号PCbが活性化されることで、プリチャージトランジスタH0~Hm、H1B~HmBがオンされ、ダミービット線DBLおよびビット線BL1~BLm、BLB1~BLBmがハイレベルにプリチャージされる。この時、ダミービット線DBLの電位がインバータ15にて反転されることで、センスアンプイネーブル信号SAEがロウレベルに維持され、センスアンプ回路が非活性化される。また、読み出し時において、ロウデコーダ13にてロウ選択されたワード線WL1~WLnが立ち上がるタイミングでバッファB0の出力が立ち上げられる。そして、例えば、選択セルの記憶ノードNには‘0’、記憶ノードNBには‘1’が記憶されているものとすると、選択ロウのワード線WL1~WLnが立ち上がることによって伝送トランジスタF1がオンし、選択カラムのビット線BL1~BLmにセル電流が流れる。このため、選択カラムのビット線BL1~BLmの電位は徐々に低下する。また、バッファB0の出力が立ち上がることによってダミー伝送トランジスタDF1がオンし、ダミービット線DBLにダミー電流が流れる。このため、ダミービット線DBLの電位は徐々に低下する。ここで、ダミービット線DBLはビット線BL1~BLmの容量を模擬することで、ビット線BL1~BLmの電位の変化状況をダミービット線DBLで模擬することができる。そして、ダミービット線DBLの電位がインバータ15のしきい値に達すると、センスアンプイネーブル信号SAEが立ち上がり、センスアンプ回路が活性化される。そして、センスアンプ回路において、ビット線BL1~BLmを介して伝送された信号に基づいてメモリセルMCに記憶されているデータが検出され、読み出しデータDOとして出力される。ここで、メモリセルMCの読み出し速度が速い場合はディスターブマージンが小さく、メモリセルMCの読み出し速度が遅い場合はディスターブマージンが大きいという関係がある。一方、セル電源電圧VCSを上げると、メモリセルリーク電流が増えるが、メモリセルMCの読み出し速度が速くなり、セル電源電圧VCSを下げると、メモリセルリーク電流が減るが、メモリセルMCの読み出し速度が遅くなるという関係がある。また、ワード線電圧VWLを上げると、メモリセルMCに書き込み易いが、ディスターブマージンが小さくなり、ワード線電圧VWLを下げると、メモリセルMCに書き込み難いが、ディスターブマージンが大きいという関係がある。また、ワード線電圧VWLを上げると、メモリセルMCの読み出し速度が速くなるが、ディスターブマージンが小さくなり、ワード線電圧VWLを下げると、メモリセルMCの読み出し速度が遅くなるが、ディスターブマージンが大きくなるという関係がある。このため、メモリセルMCの読み出し速度に基づいてワード線電圧VWLおよびセル電源電圧VCSを設定することにより、動作速度の低下を抑制しつつ、動作マージンを向上させることが可能となる。すなわち、メモリセルMCの読み出し速度が速い場合は、読み出し速度に余裕があると考えられる。このため、読み出し速度の余裕分に応じてセル電源電圧VCSを下げることにより、メモリセルリーク電流を減らすことができ、消費電力を低減することができる。また、読み出し速度の余裕分に応じてワード線電圧VWLを下げることにより、ディスターブマージンを増大させることができる。一方、メモリセルMCの読み出し速度が遅い場合は、メモリセルリーク電流およびディスターブマージンに余裕があると考えられる。このため、メモリセルリーク電流の余裕分に応じてセル電源電圧VCSを上げることにより、メモリセルMCの読み出し速度を増大させることができる。また、ディスターブマージンの余裕分に応じてワード線電圧VWLを上げることにより、メモリセルMCの読み出し速度を増大させることができる。図2aは、図1のメモリセルの各トランジスタのしきい値電圧とメモルセルリーク電流との関係を示す図、2bは、図1のメモリセルの各トランジスタのしきい値電圧と読み出し電流との関係を示す図、2cは、図1のメモリセルの各トランジスタのしきい値電圧とディスターブマージンとの関係を示す図である。なお、図2a~2cにおいて、PDはプルダウン側のトランジスタ、PUはプルアップ側のトランジスタを示す。図2aにおいて、SRAMでは、メモリセルリーク電流は、プルダウン側のトランジスタのしきい値電圧だけでなく、プルアップ側のトランジスタのしきい値電圧にも強く依存する。一方、図2bにおいて、SRAMでは、読み出し電流は、プルダウン側のトランジスタのしきい値電圧のみに強く依存する。また、図2cにおいて、SRAMでは、ディスターブマージンは、プルダウン側のトランジスタのしきい値電圧のみに強く依存する。このため、ディスターブマージンと読み出し電流は相関が高く、メモリセルの読み出し電流によってチップを分類し、ワード線電圧VWLおよびセル電源電圧VCSを設定することにより、読み出し速度とディスターブマージンとの均衡を高精度にとることができる。図3は、図1の速度検知部の構成の一例を示すブロック図である。なお、この速度検知部16では、4本のダミービット線DBL1~DBL4を設ける方法について説明したが、KKは正の整数本のダミービット線を設けるようにしてもよい。図3において、速度検知部16には、制御部21、OR回路22、カウンタ23、ダミービット線DBL1~DBL4、ダミーセルDC1~DC4、プリチャージトランジスタT1~T4、フリップフロップP1~P4、容量C1~C4、インバータN1~N4およびバッファA1~A4が設けられている。なお、ダミーセルDC1~DC4は、図1のダミーセルDCと同様に構成することができる。ダミービット線DBL1~DBL4は、図1のダミービット線DBLと同様に構成することができる。プリチャージトランジスタT1~T4は、Pチャンネル電界効果トランジスタを用いることができる。また、容量C1~C4は、図1のダミービット線DBLの容量に対応させることができる。ここで、各ダミーセルDC1~DC4は、ダミー伝送トランジスタDF1をそれぞれ介してダミービット線DBL1~DBL4にそれぞれ接続されている。また、各ダミーセルDC1~DC4のダミー伝送トランジスタDF1のゲートには、バッファA1~A4の出力が接続されている。また、ダミーセル電源電圧VREPが、ダミーセルDC1~DC4およびバッファA1~A4の電源電圧として供給される。また、各ダミービット線DBL1~DBL4の一端は、プリチャージトランジスタT1~T4をそれぞれ介して電源電位に接続されている。各ダミービット線DBL1~DBL4の他端は、インバータN1~N4をそれぞれ介して次段のフリップフロップP1~P4のセット端子に接続されるとともに、前段のフリップフロップP1~P4のリセット端子に接続されている。ただし、初段のフリップフロップP1については、インバータN4の出力が直接入力される代わりに、インバータN4の出力と制御部21の出力との論理和がOR回路22を介して入力される。また、カウンタ23には、インバータN4の出力が入力されている。図4は、図3の速度検知部のダミービット線電圧の波形を示すタイミングチャートである。図4において、初期状態では、ダミービット線DBL1~DBL4がロウレベルになると、インバータN1~N4の出力がハイレベルになり、フリップフロップP1~P4がリセットされる。このため、プリチャージトランジスタT1~T4がオンされ、ダミービット線DBL1~DBL4がハイレベルにプリチャージされる。そして、出荷テスト時に制御部21にテストイネーブル信号ENが活性化されると、フリップフロップP1がセットされる。このため、プリチャージトランジスタT1がオフされるとともに、バッファA1が活性化され、ダミーセルDC1を介してダミービット線DBL1が放電される。そして、ダミービット線DBL1が十分放電されると、インバータN1の出力が反転し、次段のフリップフロップP1がセットされる。このため、プリチャージトランジスタT2がオフされるとともに、バッファA2が活性化され、ダミーセルDC2を介してダミービット線DBL2が放電される。そして、ダミービット線DBL2が十分放電されると、インバータN2の出力が反転し、次段のフリップフロップP3がセットされるとともに、前段のフリップフロップP1がリセットされる。ここで、フリップフロップP3がセットされると、プリチャージトランジスタT3がオフされるとともに、バッファA3が活性化され、ダミーセルDC3を介してダミービット線DBL3が放電される。また、フリップフロップP1がリセットされると、プリチャージトランジスタT1がオンされるとともに、バッファA1が非活性化され、ダミービット線DBL1がハイレベルにプリチャージされる。次に、ダミービット線DBL3が十分放電されると、インバータN3の出力が反転し、次段のフリップフロップP4がセットされるとともに、前段のフリップフロップP2がリセットされる。ここで、フリップフロップP4がセットされると、プリチャージトランジスタT4がオフされるとともに、バッファA4が活性化され、ダミーセルDC4を介してダミービット線DBL4が放電される。また、フリップフロップP2がリセットされると、プリチャージトランジスタT2がオンされるとともに、バッファA2が非活性化され、ダミービット線DBL2がハイレベルにプリチャージされる。次に、ダミービット線DBL4が十分放電されると、インバータN4の出力が反転し、次段のフリップフロップP1がセットされるとともに、前段のフリップフロップP3がリセットされる。ここで、フリップフロップP1がセットされると、プリチャージトランジスタT1がオフされるとともに、バッファA1が活性化され、ダミーセルDC1を介してダミービット線DBL1が放電される。また、フリップフロップP3がリセットされると、プリチャージトランジスタT3がオンされるとともに、バッファA3が非活性化され、ダミービット線DBL3がハイレベルにプリチャージされる。さらに、インバータN4の出力が反転すると、カウンタ23にてカウントアップされ、カウント値COUNTとして出力される。このような動作がクロック信号CLKの1周期分だけ繰り返され、インバータN4の出力が反転するごとに、カウント値COUNTがインクリメントされる。ここで、ダミーセルDC1~DC4の放電が速いと、インバータN4の出力の反転タイミングが速くなり、クロック信号CLKの1周期分におけるカウント値COUNTが増大する。ここで、ダミーセルDC1~DC4の放電が速いと、メモリセルMCの読み出し速度が速くなる。このため、カウント値COUNTを参照することにより、メモリセルMCの読み出し速度を検知することができる。従って、図1の電圧制御部17において、カウント値COUNTに基づいてワード線電圧VWLおよびセル電源電圧VCSを設定することにより、メモリセルMCの読み出し速度に基づいてワード線電圧VWLおよびセル電源電圧VCSを設定することが可能となる。また、図3の構成では、読み出し電流だけでなく、ビット線の配線抵抗、配線容量、インバータのしきい値変動なども反映されるため、実際の動作速度により近づくようにSRAMを分類することが可能となり、これら諸特性の変動が補償されるようにワード線電圧VWLおよびセル電源電圧VCSを設定することができる。図5aは、図1の半導体記憶装置のパワーセーブモードにおけるワード線電圧およびセル電源電圧と、カウント値との関係を示す図、図5bは、図1の半導体記憶装置のディスターブマージン改善モードにおけるワード線電圧およびセル電源電圧と、カウント値との関係を示す図である。図5aにおいて、メモリセルMCのランダムばらつき量がそれほど大きくなくディスターブ不良を考慮する必要がない場合は、パワーセーブモードに設定することができる。このパワーセーブモードでは、カウント値COUNTが大きいほど、ワード線電圧VWLおよびセル電源電圧VCSを小さくする。このように設定することで、一定の動作速度を維持しつつ、カウント値COUNTが大きなチップについてはリーク電流を削減することができ、消費電力を抑制することができる。一方、図5bにおいて、メモリセルMCのランダムばらつき量が大きく、ディスターブ不良による歩留まり低下を考慮する必要がある場合は、ディスターブマージン改善モードに設定することができる。このディスターブマージン改善モードでは、カウント値COUNTにかかわらずセル電源電圧VCSを一定に維持するとともに、カウント値COUNTが大きいほど、ワード線電圧VWLを小さくする。このように設定することで、一定の動作速度を維持しつつ、カウント値COUNTが大きなチップについてはディスターブ不良を低減することができ、チップの歩留まりを向上させることができる。これらのモードは、製造初期と成熟期、あるいは製造条件の違いなどによって適宜設定することができる。図6aは、図1の半導体記憶装置のパワーセーブモードにおけるトリミング前後の読み出し電流とカウント値との関係を示す図、図6bは、図1の半導体記憶装置のパワーセーブモードにおけるトリミング前後のリーク電流とカウント値との関係を示す図である。なお、トリミング前とは、カウント値COUNTに応じてワード線電圧VWLおよびセル電源電圧VCSを設定する前を示し、トリミング後とは、カウント値COUNTに応じてワード線電圧VWLおよびセル電源電圧VCSを設定した後を示す。図6aおよび図6bにおいて、図5aのパワーセーブモードでは、カウント値COUNTが大きいほど、ワード線電圧VWLおよびセル電源電圧VCSを小さくすることにより、読み出し電流を一定に維持しつつ、リーク電流を削減できる。図7aは、図1の半導体記憶装置のディスターブマージン改善モードにおけるトリミング前後の読み出し電流とカウント値との関係を示す図、図7bは、図1の半導体記憶装置のディスターブマージン改善モードにおけるトリミング前後のリーク電流とカウント値との関係を示す図である。図7aおよび図7bにおいて、図5bのディスターブマージン改善モードでは、カウント値COUNTにかかわらずセル電源電圧VCSを一定に維持するとともに、カウント値COUNTが大きいほど、ワード線電圧VWLを小さくする。このように設定することにより、読み出し電流を一定に維持しつつ、ディスターブマージンを改善できる。なお、上述した実施形態では、メモリセルMCの読み出し速度に基づいてワード線電圧VWLおよびセル電源電圧VCSを設定する方法について説明したが、メモリセルMCの読み出し速度に基づいてメモリセルMCのトランジスタのウェルバイアスまたは基板バイアスを制御するようにしてもよい。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。