"外部クロック信号に基づいて生成される第1の内部クロック信号と、外部から供給されるリードコマンドに応じて生成される第1の内部リードコマンドとを受け、第2の内部リードコマンドを生成するレイテンシカウンタを備え、前記レイテンシカウンタは、前記第1の内部クロック信号に応じて順次活性化する複数の出力ゲート信号を生成するゲート制御信号生成部と、前記複数の出力ゲート信号のそれぞれを遅延させることにより複数の入力ゲート信号を生成する遅延回路部と、前記複数の出力ゲート信号のうち、前記第1の内部リードコマンドが活性化されているときに活性化していた1または複数の前記入力ゲート信号に対応付けられた前記出力ゲート信号が次に活性化したことに応じて、前記第2の内部リードコマンドの生成を開始するコマンド信号ラッチ部とを有し、前記遅延回路部は、第1の電源電圧で動作する第1の遅延素子と、前記第1の電源電圧よりも低い第2の電源電圧で動作する第2の遅延素子とを含むことを特徴とする半導体装置。前記外部クロック信号に基づいて前記第1の内部クロック信号を生成する位相同期回路を備え、前記位相同期回路は、前記第1の電源電圧で動作する回路と、前記第2の電源電圧で動作する回路とを含み、前記第1の遅延素子は、前記位相同期回路内の前記第1の電源電圧で動作する回路の遅延時間に相当する遅延を生ずるよう構成されることを特徴とする請求項1に記載の半導体装置。前記第2の遅延素子は、前記位相同期回路内の前記第2の電源電圧で動作する回路の遅延時間に相当する遅延を生ずるよう構成されることを特徴とする請求項2に記載の半導体装置。前記第1及び第2の遅延素子は、前記出力ゲート信号ごとに設けられることを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置。前記遅延回路部は、前記第2の電源電圧で動作する第3の遅延素子をさらに含むことを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置。前記第1乃至第3の遅延素子は、前記出力ゲート信号ごとに設けられることを特徴とする請求項5に記載の半導体装置。前記リードコマンドに応じて前記第1の内部リードコマンドを生成するコマンドデコーダを備えることを特徴とする請求項1乃至6のいずれか一項に記載の半導体装置。前記第1の内部リードコマンドは、前記第1の内部クロック信号の半周期より長い時間にわたって活性化され、前記コマンド信号ラッチ部は、前記複数の出力ゲート信号のうち、前記第1の内部リードコマンドが活性化されているときにライズエッジが到来した前記入力ゲート信号に予め対応付けられた前記出力ゲート信号が次に活性化したことに応じて、前記第2の内部リードコマンドを生成することを特徴とする請求項1乃至7のいずれか一項に記載の半導体装置。請求項1乃至8のいずれか一項に記載の半導体装置と、前記半導体装置に前記外部クロック信号を供給するとともに、前記出力回路の出力信号を受けるコントローラとを備えることを特徴とするデータ処理システム。第1の内部クロック信号に基づいて第2の内部クロック信号を生成する位相同期回路と、前記第1の内部クロック信号に基づいて第3の内部クロック信号を生成するタイミング発生回路と、前記第3の内部クロック信号に同期して第1の内部リードコマンドを出力するコマンドデコーダと、前記第2の内部クロック信号と前記第1の内部リードコマンドとに基づいて第2の内部リードコマンドを生成するレイテンシカウンタと、前記第2のリードコマンドに応じて外部にデータを出力する出力回路とを備え、前記位相同期回路は、第1の電源電圧で動作する回路と、前記第1の電源電圧よりも低い第2の電源電圧で動作する回路とを含み、前記タイミング発生回路及び前記コマンドデコーダは、前記第2の電源電圧で動作する回路を含む一方、前記第1の電源電圧で動作する回路を含まず、前記レイテンシカウンタは、前記第2の内部クロック信号の1クロックごとに順次活性化する複数の出力ゲート信号を生成するゲート制御信号生成部と、前記複数の出力ゲート信号のそれぞれを遅延させることにより複数の入力ゲート信号を生成する遅延回路部と、前記複数の出力ゲート信号のうち、前記第1の内部リードコマンドが活性化されているときに活性化していた1又は複数の前記入力ゲート信号に予め対応付けられた前記出力ゲート信号が次に活性化したことに応じて、前記第2の内部リードコマンドの生成を開始するコマンド信号ラッチ部とを有し、前記遅延回路部は、第1の電源電圧で動作する第1の遅延素子と、前記第1の電源電圧よりも低い第2の電源電圧で動作する第2の遅延素子とを含むことを特徴とする半導体装置。前記第1の遅延素子は、前記位相同期回路内の前記第1の電源電圧で動作する回路の遅延時間に相当する遅延を生ずるよう構成されることを特徴とする請求項10に記載の半導体装置。前記第2の遅延素子は、前記位相同期回路内の前記第2の電源電圧で動作する回路の遅延時間に相当する遅延を生ずるよう構成されることを特徴とする請求項11に記載の半導体装置。前記第1及び第2の遅延素子は、前記出力ゲート信号ごとに設けられることを特徴とする請求項10乃至12のいずれか一項に記載の半導体装置。前記遅延回路部は、前記第2の電源電圧で動作する第3の遅延素子をさらに含むことを特徴とする請求項10乃至12のいずれか一項に記載の半導体装置。前記第1乃至第3の遅延素子は、前記出力ゲート信号ごとに設けられることを特徴とする請求項14に記載の半導体装置。前記第1の内部リードコマンドは、前記第1の内部クロック信号の半周期より長い時間にわたって活性化され、前記コマンド信号ラッチ部は、前記複数の出力ゲート信号のうち、前記第1の内部リードコマンドが活性化されているときにライズエッジが到来した前記入力ゲート信号に予め対応付けられた前記出力ゲート信号が次に活性化したことに応じて、前記第2の内部リードコマンドを生成することを特徴とする請求項10乃至15のいずれか一項に記載の半導体装置。請求項10乃至16のいずれか一項に記載の半導体装置と、前記半導体装置に外部クロック信号を供給するとともに、前記出力回路の出力信号を受けるコントローラとを備え、前記半導体装置は、前記外部クロック信号に基づいて前記第1の内部クロック信号を生成するクロック入力回路をさらに備えることを特徴とするデータ処理システム。ところで、レイテンシカウンタを用いる半導体装置で内部電圧を用いる場合、入力ゲート信号CITに同期して内部リードコマンドMDRDTを取り込む際のマージンレイテンシカウンタのラッチマージンが低下し、結果として取り込みに失敗してしまう可能性がある。以下、詳しく説明する。上述したように、内部クロック信号LCLKはDLL回路で生成される。DLL回路は、出力回路と同等の遅延を生ずるように調整されたフィードバック回路と、フィードバック回路の出力タイミングが後述する内部クロック信号PreCLKと同期するように内部クロック信号LCLKを調整する回路とを含んで構成される。したがって、内部クロック信号LCLKの位相は、フィードバック回路の遅延時間によって変動する。一方、内部リードコマンドMDRDTは、コマンドデコーダによって生成される。コマンドデコーダは、リードコマンドREADを受けるコマンド入力回路からリードコマンドREADの供給を受け、これに基づいて内部リードコマンドMDRDTを生成し、次に説明する内部クロック信号ICKに同期したタイミングで出力する。内部クロック信号PreCLK及び内部クロック信号ICKは、それぞれ次のようにして生成される。すなわち、まず、外部クロック信号を受けるクロック入力回路が、外部クロック信号に基づいて内部クロック信号PreCLKを生成する。DLL回路には、この内部クロック信号PreCLKが供給される。内部クロック信号PreCLKはタイミング発生回路にも供給され、内部クロック信号ICKに変換される。コマンドデコーダには、この内部クロック信号ICKが供給される。内部電圧を用いる場合、ここまでに挙げた回路のうち、DLL回路、コマンドデコーダ、タイミング発生回路、及びレイテンシカウンタは、原則として内部電圧のみで動作するように構成される。消費電力を削減するためである。一方、内部電圧を用いる場合であっても、クロック入力回路及びコマンド入力回路は、外部電圧で動作する回路を含んで構成される。振幅値が外部電圧に等しい信号を外部から受け付けるためである。また、DLL回路内のフィードバック回路にも、例外的に、外部電圧で動作する回路が含まれる。これは、リードデータを外部に出力する出力回路には、外部電圧で動作する回路を含まざるを得ないことによるものである。ここで、外部電圧に変動が発生したと仮定する。すると、ここまでに説明した各クロック信号のうち少なくとも内部クロック信号PreCLK及び内部クロック信号LCLKに、位相の変動が生ずる。これらを生成するクロック入力回路とDLL回路に、外部電圧で動作する回路が含まれているからである。内部クロック信号PreCLKは内部リードコマンドMDRDTと入力ゲート信号CITとに共通なので、たとえ位相に変動が生じても、少なくともレイテンシカウンタのラッチマージンに影響が波及することはない。一方、内部クロック信号LCLKの位相に変動が生ずると、入力ゲート信号CITのみに位相の変動が生じ、内部リードコマンドMDRDTにはそのような変動は生じない。その結果、内部リードコマンドMDRDTの位相と入力ゲート信号CITの位相がずれ、レイテンシカウンタのラッチマージンが低下してしまうことになる。このように、外部電圧が変動すると、内部リードコマンドMDRDTは変化しない一方、入力ゲート信号CITの位相に変動が発生することから、レイテンシカウンタのラッチマージンが低下してしまう。場合によっては内部リードコマンドMDRDTの取り込みに失敗してしまう可能性もあるため、外部電圧の変動に伴うラッチマージンの低下を抑制する技術が望まれている。本発明による半導体装置は、外部クロック信号に基づいて生成される第1の内部クロック信号と、外部から供給されるリードコマンドに応じて生成される第1の内部リードコマンドとを受け、第2の内部リードコマンドを生成するレイテンシカウンタを備え、前記レイテンシカウンタは、前記第1の内部クロック信号に応じて順次活性化する複数の出力ゲート信号を生成するゲート制御信号生成部と、前記複数の出力ゲート信号のそれぞれを遅延させることにより複数の入力ゲート信号を生成する遅延回路部と、前記複数の出力ゲート信号のうち、前記第1の内部リードコマンドが活性化されているときに活性化していた1又は複数の前記入力ゲート信号に対応付けられた前記出力ゲート信号が次に活性化したことに応じて、前記第2の内部リードコマンドの生成を開始するコマンド信号ラッチ部とを有し、前記遅延回路部は、第1の電源電圧で動作する第1の遅延素子と、前記第1の電源電圧よりも低い第2の電源電圧で動作する第2の遅延素子とを含むことを特徴とする。また、本発明によるデータ処理システムは、前記半導体装置と、前記半導体装置に前記外部クロック信号を供給するとともに、前記出力回路の出力信号を受けるコントローラとを備えることを特徴とする。本発明の他の一側面による半導体装置は、第1の内部クロック信号に基づいて第2の内部クロック信号を生成する位相同期回路と、前記第1の内部クロック信号に基づいて第3の内部クロック信号を生成するタイミング発生回路と、前記第3の内部クロック信号に同期して第1の内部リードコマンドを出力するコマンドデコーダと、前記第2の内部クロック信号と前記第1の内部リードコマンドとに基づいて第2の内部リードコマンドを生成するレイテンシカウンタと、前記第2のリードコマンドに応じて外部にデータを出力する出力回路とを備え、前記位相同期回路は、第1の電源電圧で動作する回路と、前記第1の電源電圧よりも低い第2の電源電圧で動作する回路とを含み、前記タイミング発生回路及び前記コマンドデコーダは、前記第2の電源電圧で動作する回路を含む一方、前記第1の電源電圧で動作する回路を含まず、前記レイテンシカウンタは、前記第2の内部クロック信号の1クロックごとに順次活性化する複数の出力ゲート信号を生成するゲート制御信号生成部と、前記複数の出力ゲート信号のそれぞれを遅延させることにより複数の入力ゲート信号を生成する遅延回路部と、前記複数の出力ゲート信号のうち、前記第1の内部リードコマンドが活性化されているときに活性化していた1又は複数の前記入力ゲート信号に予め対応付けられた前記出力ゲート信号が次に活性化したことに応じて、前記第2の内部リードコマンドの生成を開始するコマンド信号ラッチ部とを有し、前記遅延回路部は、第1の電源電圧で動作する第1の遅延素子と、前記第1の電源電圧よりも低い第2の電源電圧で動作する第2の遅延素子とを含むことを特徴とする。また、本発明の他の一側面によるデータ処理システムは、前記半導体装置と、前記半導体装置に外部クロック信号を供給するとともに、前記出力回路の出力信号を受けるコントローラとを備え、前記半導体装置は、前記外部クロック信号に基づいて前記第1の内部クロック信号を生成するクロック入力回路をさらに備えることを特徴とする。本発明によれば、第1の電源電圧の変動に伴って第1の内部クロック信号の位相が変動したとしても、遅延回路内に第1の遅延素子を設けたことにより、入力ゲート信号に変動が波及することを防止できる。したがって、第1の電源電圧の変動に伴うレイテンシカウンタのラッチマージンの低下が抑制される。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図1は、本発明の好ましい第1の実施の形態による半導体装置10の全体構成を示すブロック図である。本実施の形態による半導体装置10はシンクロナスDRAMであり、外部端子として、クロック端子11a,11b、クロックイネーブル端子11c、コマンド端子12a~12e、リセット端子13、アドレス端子14、データ入出力端子16、電源端子17a,17b,18a,18b、及びキャリブレーション端子15を備えている。クロック端子11a,11bはそれぞれ外部クロック信号CK,/CKが供給される端子であり、クロックイネーブル端子11cはクロックイネーブル信号CKEが入力される端子である。供給された外部クロック信号CK,/CK及びクロックイネーブル信号CKEは、クロック入力回路21に供給される。本明細書において信号名の先頭に/が付されている信号は、対応する信号の反転信号又はロウアクティブな信号であることを意味する。したがって、クロック信号CK,/CKは互いに相補の信号である。クロック入力回路21の出力である内部クロック信号PreCLKは、タイミング発生回路22及びDLL回路23位相同期回路に供給される。タイミング発生回路22は、内部クロック信号PreCLKに基づいて内部クロック信号ICKを生成し、これをデータ出力系の回路を除く各種内部回路に供給する役割を果たす。また、DLL回路23は内部クロック信号LCLKOET第1の内部クロック信号及び内部クロック信号LCLKOEFT第2の内部クロック信号を生成し、内部クロック信号LCLKOETをデータ出力系の各回路に、内部クロック信号LCLKOEFTをレイテンシカウンタ55にそれぞれ供給する役割を果たす。なお、内部クロック信号LCLKOEFTは、DLL回路23の内部で内部クロック信号LCLKOETを分岐して出力した信号であり、原則として内部クロック信号LCLKOETと同一の信号である。ただし、DLL回路23内に遅延回路を設けることにより、内部クロック信号LCLKOEFTと内部クロック信号LCLKOETの位相を異ならせてもよい。DLL回路23は、内部クロック信号LCLKOETの位相を、クロック信号CK,/CKに基づいて制御する機能を有している。具体的には、後述するデータ入出力回路78が、内部クロック信号LCLKOETに同期してデータ入出力端子16からリードデータDQを出力するにあたり、データ入出力端子16におけるリードデータDQの位相がクロック信号CK,/CKの位相と一致するよう、内部クロック信号LCLKOETの位相を制御する。DLL回路23については、後ほどより詳しく説明する。なお、DLL回路23は常に使用されるわけではなく、モードレジスタ56へのセット内容に応じて、その使用の可否が選択される。つまり、モードレジスタ56にDLLオンモードがセットされている場合には、DLL回路23は使用状態とされ、内部クロック信号LCLKOETはクロック信号CK,/CKに対して位相制御される。一方、モードレジスタ56にDLLオフモードがセットされている場合には、DLL回路23は不使用状態とされ、内部クロック信号LCLKOETはクロック信号CK,/CKに対して位相制御されなくなる。モードレジスタ56によるDLL回路23の制御は、モード信号DLLdisによって行われる。コマンド端子12a~12eは、それぞれロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、ライトイネーブル信号/WE、チップセレクト信号/CS、及びオンダイターミネーション信号ODTが供給される端子である。これらのコマンド信号は、コマンド入力回路31を介して、コマンドデコーダ32に供給される。コマンドデコーダ32は、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドICMDを生成する回路である。生成される内部コマンドICMDは、内部クロックICKに同期した信号となる。コマンド信号がリードコマンドREADとして認識される信号であった場合には、コマンドデコーダ32は、内部コマンドICMDとしての内部リードコマンドMDRDT第1の内部リードコマンドを生成する。コマンドデコーダ32で生成された内部コマンドICMDは、ロウ系制御回路51、カラム系制御回路52、リード制御回路53、レイテンシカウンタ55、モードレジスタ56などに供給される。各種内部コマンドICMDのうち内部リードコマンドMDRDTは、少なくともレイテンシカウンタ55及びリード制御回路53に供給される。レイテンシカウンタ55は、内部リードコマンドMDRDTを遅延させることにより、内部リードコマンドDRC第2の内部リードコマンドを生成する回路である。遅延の量は、コマンド入力回路31にリードコマンドREADが供給されてから、モードレジスタ56に予め設定されたCASレイテンシCLが経過した後にリードデータDQが出力されることとなるように決定される。ここで、内部リードコマンドMDRDTは内部クロックICKに同期した信号である一方、レイテンシカウンタ55の出力である内部リードコマンドDRCは、内部クロック信号LCLKOETに同期している必要がある。そこで、レイテンシカウンタ55は、内部リードコマンドDRCを、内部クロック信号LCLKOEFTに同期して出力する。つまり、内部リードコマンドMDRDTの同期対象となるクロックを、内部クロックICKから内部クロック信号LCLKOEFTに乗せ替える役割も果たす。レイテンシカウンタ55についても、後ほどより詳しく説明する。アドレス端子14は、アドレス信号ADDが供給される端子である。アドレス端子14に供給されたアドレス信号ADDは、アドレス入力回路41を介して、アドレスラッチ回路42に供給される。アドレスラッチ回路42は、内部クロックICKに同期してアドレス信号ADDをラッチする回路である。アドレス信号ADDは、通常、メモリセルアレイ70内の1又は複数のメモリセルを特定する信号である。メモリセルアレイ70においては、複数のワード線WLと複数のビット線BLが交差しており、その交点にはメモリセルMCが配置されている。メモリセルアレイ70に隣接して配置されるセンス回路73にはビット線BLごとのセンスアンプSAが設けられており、複数のビット線BLはそれぞれ、センス回路73内の対応するセンスアンプSAに接続されている。なお、図1では、1本のワード線WL、1本のビット線BL、1個のセンスアンプSA、及び1個のメモリセルMCのみを示している。アドレス信号ADDは、ワード線WLを特定するロウアドレスと、ビット線BLセンスアンプSAを特定するカラムアドレスとを含んで構成される。アドレスラッチ回路42にラッチされたアドレス信号ADDのうち、ロウアドレスについてはロウ系制御回路51に供給され、カラムアドレスについてはカラム系制御回路52に供給される。モードレジスタセットにエントリーしている場合のアドレス信号ADDは、メモリセルではなく、同時期に入力されるコマンド信号に応じた所定の情報を示す信号となる。この場合、アドレスラッチ回路42にラッチされたアドレス信号ADDは、モードレジスタ56に供給される。ロウ系制御回路51は、ロウアドレスをロウデコーダ71に供給する回路である。ロウ系制御回路51は、欠陥のあるワード線を示すロウアドレスと、冗長ワード線を示すロウアドレスとを対応付けて記憶しており、アドレスラッチ回路42からロウアドレスが供給されると、そのロウアドレスが欠陥のあるワード線のものとして記憶しているロウアドレスと一致するか否かを判定する。一致しないと判定した場合には、アドレスラッチ回路42から供給されたロウアドレスをそのままロウデコーダ71に供給する。一方、一致すると判定した場合には、アドレスラッチ回路42から供給されたロウアドレスと対応付けて記憶している冗長ワード線を示すロウアドレスを、ロウデコーダ71に供給する。ロウデコーダ71は、メモリセルアレイ70に含まれる複数のワード線WLのうち、ロウ系制御回路51から供給されるロウアドレスに対応するワード線WLを選択する回路である。カラム系制御回路52は、カラムアドレスをカラムデコーダ72に供給する回路である。カラム系制御回路52は、欠陥のあるビット線を示すカラムアドレスと、冗長ビット線を示すカラムアドレスとを対応付けて記憶しており、アドレスラッチ回路42からカラムアドレスが供給されると、そのカラムアドレスが欠陥のあるビット線のものとして記憶しているカラムアドレスと一致するか否かを判定する。一致しないと判定した場合には、アドレスラッチ回路42から供給されたカラムアドレスをそのままカラムデコーダ72に供給する。一方、一致すると判定した場合には、アドレスラッチ回路42から供給されたカラムアドレスと対応付けて記憶している冗長ビット線を示すカラムアドレスを、カラムデコーダ72に供給する。カラムデコーダ72は、メモリセルアレイ70に含まれる複数のビット線BLのうち、カラム系制御回路52から供給されるカラムアドレスに対応するビット線BLに接続されたセンスアンプSAを選択する回路である。カラムデコーダ72によって選択されたセンスアンプSAは、データアンプ74に接続される。キャリブレーション端子15は、キャリブレーション用の外部抵抗不図示が接続される端子であり、キャリブレーション回路66に接続されている。キャリブレーション回路66は、データ入出力回路78内の後述する単位バッファと同じ回路構成を有するレプリカバッファを有している。単位バッファ1個当たりのインピーダンスは例えば240Ωと決められているが、外気温や電源電圧の変化等により若干変動する場合がある。キャリブレーション回路66は、この変動をキャンセルするためのインピーダンスコードZQCODEを生成し、データ入出力回路78に供給する回路である。キャリブレーション端子15に接続される図示しない外部抵抗は、単位バッファのインピーダンスの設計値例えば240Ωと同じインピーダンスをもった抵抗となる。キャリブレーション回路66は、この外部抵抗の抵抗値とレプリカバッファのインピーダンスとを一致させる動作キャリブレーション動作を行うことで、インピーダンスコードZQCODEを生成する。データ入出力端子16は、リードデータDQの出力及びライトデータDQの入力を行うための端子であり、データ入出力回路78に接続されている。データ入出力回路78は、マルチプレクサ76及びFIFO回路75を介してデータアンプ74に接続される。リード動作時には、メモリセルアレイ70からFIFO回路75にプリフェッチされた複数のリードデータDQが、マルチプレクサ76及びデータ入出力回路78を介して、データ入出力端子16からバースト出力される。ライト動作時には、データ入出力端子16にバースト入力された複数のライトデータDQが、データ入出力回路78及びマルチプレクサ76を介してFIFO回路75にプリフェッチされ、メモリセルアレイ70に同時に書き込まれる。データ入出力回路78のインピーダンスは、モードレジスタ56に予め設定される。設定された値は、インピーダンス設定コードRonとして、モードレジスタ56からデータ入出力回路78に供給される。データ入出力回路78は、このインピーダンス設定コードRonに従って、自身のインピーダンスを調整する機能を有している。リード時のFIFO回路75の動作は、リード制御回路53によって制御される。リード制御回路53は、コマンドデコーダ32から内部リードコマンドMDRDTが供給されると、内部クロック信号ICKに同期したタイミングで、FIFO回路75にリードデータDQの出力を指示する回路である。FIFO回路75には、レイテンシカウンタ55によって生成される内部リードコマンドDRCも供給される。FIFO回路75は、リード制御回路53からリードデータDQの出力を指示されると、内部リードコマンドDRCに同期したタイミングで、リードデータDQの出力を開始する。マルチプレクサ76は、クロック分割回路77から供給される相補の内部クロック信号LCLKOEDT,LCLKOEDBに同期して動作するよう構成される。クロック分割回路77は、DLL回路23から内部クロック信号LCLKOETの供給を受け、これに基づいて相補の内部クロック信号LCLKOEDT,LCLKOEDBを生成する回路である。図2は、データ入出力回路78出力回路の構成を示すブロック図である。同図には、クロック分割回路77及びマルチプレクサ76についても表示している。同図に示すように、データ入出力回路78は、出力バッファ500、レベルシフト部510、インピーダンス調整部520、及びスルーレート調整部530を有している。出力バッファ500は、図示していないが、データ入出力端子16に対して並列に接続された複数の単位バッファにより構成される。リードデータDQは、これら複数の単位バッファのうち、後述するインピーダンス調整部520によって選択される1又は複数の単位バッファから、同時に出力される。上述したように、各単位バッファは所定のインピーダンス例えば240Ωを有するように構成されている。したがって、インピーダンス調整部520によって選択される単位バッファの個数によって、出力バッファ500のインピーダンスを変化させることができる。例えば4つの単位バッファが選択された場合には、出力バッファ500のインピーダンスは60Ω=240Ω/4となる。また、6つの単位バッファが選択された場合には、出力バッファ500のインピーダンスは40Ω=240Ω/6となる。レベルシフト部510は、入力信号の振幅値をVPERIからVDDに変換する回路である。図2に示すように、マルチプレクサ76は内部電圧VPERIで動作するよう構成され、一方、インピーダンス調整部520、スルーレート調整部530、及び出力バッファ500は外部電圧VDD外部電圧VDDQで動作するように構成される。したがって、前者の出力信号マルチプレクサ76の出力信号を後者に供給する際には、振幅値をVPERIからVDDに変換する必要がある。レベルシフト部510は、この変換を行うために設けられている。インピーダンス調整部520は、モードレジスタ56から供給されるインピーダンス設定コードRonに基づき、出力バッファ500に含まれる複数の単位バッファのうちの1つ又は複数を選択し、選択した単位バッファに対してリードデータDQを供給する機能を有する。これにより、出力バッファ500のインピーダンスが、インピーダンス設定コードRonに従う値に設定される。また、インピーダンス調整部520は、インピーダンスコードZQCODEに基づいて、各単位バッファのインピーダンスを設計値例えば240Ωに合わせる機能も有している。この機能により、例えば外気温や電源電圧が変化しても、各単位バッファのインピーダンスを設計値に合わせることが可能になる。スルーレート調整回路530は、各単位バッファのスルーレートを、上述したインピーダンスコードZQCODEに基づいて調整する回路である。インピーダンスコードZQCODEに基づいて単位バッファのスルーレートを調整できる理由は次の通りである。つまり、単位バッファの実際のインピーダンスが設計値よりも高くなるという現象が生じるのは、単位バッファを構成するトランジスタの能力が設計値よりも低下しているためであり、このような場合、単位バッファのスルーレートが設計値よりも低下する傾向にある。したがって、このようなケースでは単位バッファのスルーレートを高めることにより、スルーレートを設計値に近づけることが可能となる。逆に、単位バッファの実際のインピーダンスが設計値よりも低くなるという現象が生じるのは、単位バッファを構成するトランジスタの能力が設計値よりも上昇しているためであり、このような場合、単位バッファのスルーレートが設計値よりも上昇する傾向にある。したがって、このようなケースでは単位バッファのスルーレートを低下させることにより、スルーレートを設計値に近づけることが可能となる。以上のことから、スルーレート調整部530は、インピーダンスコードZQCODEにより示される調整前のインピーダンスが高いほど、各単位バッファのスルーレートを上昇させる。一方、インピーダンスコードZQCODEにより示される調整前のインピーダンスが低いほど、各単位バッファのスルーレートを低下させる。図1に戻る。電源端子17a,17bは、それぞれ外部電圧VDD第1の電源電圧及び外部電圧VSSが供給される端子であり、内部電圧発生回路60及びデータ入出力回路78に接続されている。内部電圧発生回路60は、外部電圧VDD,VSSから内部電圧VPERI第2の電源電圧その他の各種内部電圧を生成する回路である。内部電圧VPERIは、外部電圧VDDよりも低い電圧である。電源端子18a,18bは、それぞれ外部電圧VDDQ及び外部電圧VSSQが供給される端子であり、データ入出力回路78に接続されている。外部電圧VDDQ及び外部電圧VSSQの各電位は、それぞれ外部電圧VDD及び外部電圧VSSの各電位と等しくなっている。外部電圧VDD及び外部電圧VSSとは別に外部電圧VDDQ及び外部電圧VSSQを供給しているのは、電源配線を通じてノイズが拡散することを防止するためである。以上が本実施の形態による半導体装置10の全体構成である。本発明の特徴は、外部電圧VDDの変動によって内部クロック信号LCLKOEFTに生ずる位相の変動を、レイテンシカウンタ55内でキャンセルする点にある。内部クロック信号LCLKOEFTは、上述したように、DLL回路23からレイテンシカウンタ55に供給される信号である。そこで以下では、まずDLL回路23の構成について詳しく説明し、その後、レイテンシカウンタ55の構成について詳しく説明することにする。図3は、DLL回路23の構成を示すブロック図である。同図に示すように、DLL回路23は、ディレイライン80,81と、カウンタ回路82,83と、分周回路84と、位相検出回路85と、フィードバック回路86と、デューティ検出回路87と、信号合成器88と、レベルシフト部89とを含んでいる。これらの回路は、原則として内部電圧VPERIで動作するよう構成されるが、一部の回路は外部電圧VDDで動作する。詳しくは、各回路の説明の中で説明する。上述したように、DLL回路23は、内部クロック信号LCLKOET,LCLKOEFTを生成する回路である。フィードバック回路86を除く各回路は、外部クロック信号とフィードバック回路86の出力信号とに基づいて内部クロック信号LCLKOET,LCLKOEFTを生成する内部クロック信号生成回路を構成する。本実施の形態では、図3から明らかなように、内部クロック信号LCLKOETは、遅延回路97によって内部クロック信号LCLKOEFTを遅延させた信号である。ただし、遅延回路97を設けず、内部クロック信号LCLKOETと内部クロック信号LCLKOETとを同一の信号としてもよい。フィードバック回路86は、図3に示すように、クロック分割回路90、マルチプレクサ91、レベルシフト部92、インピーダンス調整部93、スルーレート調整部94が直列接続された構成を有している。クロック分割回路90には内部クロック信号LCLKOETが供給され、スルーレート調整部94からは、相補のフィードバッククロック信号fbCLK,fbCLKBが出力される。フィードバッククロック信号fbCLKは、位相検出回路85へ供給されるとともに、バッファ96を介してデューティ検出回路87へも供給される。フィードバッククロック信号fbCLKBは、バッファ95を介してデューティ検出回路87へ供給される。クロック分割回路90、マルチプレクサ91、レベルシフト部92、インピーダンス調整部93、スルーレート調整部94はそれぞれ、図2に示したクロック分割回路77、マルチプレクサ76、レベルシフト部510、インピーダンス調整部520、スルーレート調整部530と同等の遅延を生ずるよう構成された回路である。つまり、相補のフィードバッククロック信号fbCLK,fbCLKBは、内部クロック信号LCLKOETに対し、図2に示したスルーレート調整部530の出力信号と同等の遅延を受けた信号となっている。クロック分割回路77及びマルチプレクサ76が内部電圧VPERIで動作する回路であることを受け、クロック分割回路90及びマルチプレクサ91も内部電圧VPERIで動作する回路となっている。また、インピーダンス調整部520及びスルーレート調整部530が外部電圧VDDで動作する回路であることを受け、インピーダンス調整部93及びスルーレート調整部94も外部電圧VDDで動作する回路となっている。レベルシフト部92は、レベルシフト部510と同様、外部電圧VDD及び内部電圧VPERIの両方を利用する。ディレイライン80は、内部クロック信号PreCLKを遅延させることによって内部クロック信号LCLK1を生成する回路である。ディレイライン80を用いた遅延量の調整は、内部クロック信号PreCLKとフィードバッククロック信号fbCLKとの位相差PDに基づいて行われる。位相差PDは、位相検出回路85によって検出される。一方、ディレイライン81は、内部クロック信号PreCLKをインバータによって反転してなる内部クロック信号PreCLKBを遅延させることによって、内部クロック信号LCLK2を生成する回路である。ディレイライン81を用いた遅延量の調整は、相補の内部クロック信号LCLKOETのデューティDCCに基づいて行われる。デューティDCCは、デューティ検出回路87によって検出される。デューティ検出回路87は、フィードバッククロック信号fbCLK,fbCLKBに基づいて、内部クロック信号LCLKOETのデューティを検出する機能を有している。ここで、デューティ検出回路87は、フィードバッククロック信号fbCLK,fbCLKBの振幅値に合わせて外部電圧VDDで動作するよう構成され、その出力であるデューティDCCの振幅値も外部電圧VDDとなる。一方、デューティDCCの供給先であるカウンタ回路83は内部電圧VPERIで動作するよう構成される。そこで、デューティ検出回路87とカウンタ回路83の間には、デューティDCCの振幅値を外部電圧VDDから内部電圧VPERIに変換するレベルシフト部89が設けられる。ディレイライン80,81によって生成された内部クロック信号LCLK1,LCLK2は信号合成器88に供給される。信号合成器88は、内部クロック信号LCLK1,LCLK2に基づいて、内部クロック信号LCLKOET,LCLKOEFTを生成する機能を有する。特に限定されるものではないが、ディレイライン80,81には、相対的に粗い調整ピッチで外部クロック信号を遅延させるコースディレイラインと、相対的に細かい調整ピッチで外部クロック信号を遅延させるファインディレイラインを含んでいることが好ましい。カウンタ回路82は、ディレイライン80の遅延量を調整する回路である。カウンタ回路82のカウント値は、位相検出回路85から供給される位相差PDに基づき、後述する分周回路84から供給されるサンプリングクロック信号SYNCLKに同期して更新される。具体的には、位相差PDが位相の進みすぎを示している場合、カウンタ回路82は、サンプリングクロック信号SYNCLKに同期してそのカウント値をアップカウントする。これを受け、ディレイライン80は、内部クロック信号LCLK1の立ち上がりエッジを遅らせる。逆に、位相差PDが位相の遅れを示している場合、カウンタ回路82は、サンプリングクロック信号SYNCLKに同期してそのカウント値をダウンカウントする。これを受け、ディレイライン80は、内部クロック信号LCLK1の立ち上がりエッジを早める。以上のようにして、カウンタ回路82及びディレイライン80は、位相差に基づく内部クロック信号LCLK1の立ち上がりエッジの位置調整を行う。分周回路84は、内部クロック信号PreCLKを分周することにより、サンプリングクロック信号SYNCLKを生成する回路である。サンプリングクロック信号SYNCLKはカウンタ回路82,83に供給され、カウント値の更新タイミングを示す同期信号として用いられる。分周回路84を用いている理由は、カウンタ回路82,83の更新及びディレイライン80,81の遅延量変更にはある一定の時間が必要だからであり、内部クロック信号PreCLKの毎周期ごとにカウンタ回路82,83の更新及びディレイライン80,81の遅延量変更を行うことは困難だからである。また、カウンタ回路82,83の更新及びディレイライン80,81の遅延量変更を必要以上に高頻度に行うと、消費電力が大幅に増大するからである。カウンタ回路83は、ディレイライン81の遅延量を調整する回路である。カウンタ回路83のカウント値は、デューティ検出回路87から供給されるデューティDCCに基づき、サンプリングクロック信号SYNCLKに同期して更新される。具体的には、デューティDCCが50未満である場合、カウンタ回路83は、サンプリングクロック信号SYNCLKに同期してそのカウント値をアップカウントする。これを受け、ディレイライン81は、内部クロック信号LCLK2の立ち上がりエッジを遅らせる。逆に、デューティDCCが50超である場合、カウンタ回路83は、サンプリングクロック信号SYNCLKに同期してそのカウント値をダウンカウントする。これを受け、ディレイライン81は、内部クロック信号LCLK2の立ち上がりエッジを早める。以上のようにして、カウンタ回路83及びディレイライン81は、デューティに基づく内部クロック信号LCLK2の立ち上がりエッジの位置調整を行う。以上説明したように、DLL回路23内には、内部電圧VPERIで動作する回路と、外部電圧VDDで動作する回路とが含まれる。このうち外部電圧VDDで動作する回路の動作速度は外部電圧VDDの変動に伴って変動し、内部クロック信号LCLKOEFTの位相も変動させる。つまり、例えば外部電圧VDDが上昇した場合、フィードバック回路86内の外部電圧VDDで動作する回路の動作速度が速くなるため、内部クロック信号LCLKOET,LCLKOEFTの位相が遅れることになる。内部クロック信号LCLKOETに関しては、これは本来DLL回路23に期待される動作であるので、何ら問題はない。しかしながら、内部クロック信号LCLKOEFTに関しては、レイテンシカウンタ55のラッチマージンが低下してしまう原因となる。以下、このラッチマージンの低下を防止するためのレイテンシカウンタ55の構成について、詳しく説明する。図4は、レイテンシカウンタ55の構成を示すブロック図である。同図に示すように、レイテンシカウンタ55は、ゲート制御信号生成部100と、遅延回路部200と、コマンド信号ラッチ部300とを含んでいる。また、図5は、レイテンシカウンタ55に関連する各信号のタイミングチャートを示す図である。以下では、適宜図5も参照しながら、レイテンシカウンタ55の構成を説明する。ゲート制御信号生成部100は、内部クロック信号LCLKOEFTから8ラインの出力ゲート信号COT0~7を生成する回路である。出力ゲート信号COT0~COT7は、図5に示すように、1クロックごとに順次活性化するように構成される。遅延回路部200は、出力ゲート信号COT0~COT7のそれぞれを遅延させることにより、8ラインの入力ゲート信号CIT0~CIT7を生成する回路である。図6は、遅延回路部200の構成を示すブロック図である。同図に示すように、遅延回路部200は遅延回路200-0~200-7からなり、それぞれ出力ゲート信号COT0~COT7の供給を受け、入力ゲート信号CIT0~CIT7を生成するように構成される。図6には、遅延回路200-0の回路図も示している。図示していないが、遅延回路200-1~200-7も同様の回路構成を有している。同図に示すように、遅延回路200-0は、出力ゲート信号COT0が供給される入力端と入力ゲート信号CIT0が出力される出力端との間に、遅延素子D1、遅延素子D2、遅延素子D3、及びスイッチSWが直列に接続された構成を有している。スイッチSWは2入力1出力のスイッチであり、一方の入力端が遅延素子D3の出力端に接続され、他の入力端が遅延素子D1の出力端に接続される。遅延素子D1~D3は、それぞれ数十段のインバータによって構成される。遅延素子D1は、内部リードコマンドMDRDTを伝達する回路での信号遅延量に相当する遅延を起こすように構成される。一方、遅延素子D2は、DLL回路23内の内部電源VPERIで動作する部分での信号遅延量に相当する遅延を起こすように構成される。また、遅延素子D3は、DLL回路23内の外部電源VDDで動作する部分での信号遅延量に相当する遅延を起こすように構成される。上述したモード信号DLLdisによってDLL回路23の不使用が示される場合、スイッチSWは、遅延素子D1の出力信号を入力ゲート信号CIT0として出力する。一方、モード信号DLLdisによってDLL回路23の使用が示される場合には、スイッチSWは遅延素子D3の出力信号を入力ゲート信号CIT0として出力する。図12に示すように、遅延素子D1,D2は、内部電圧VPERIで動作するよう構成される。スイッチSWも同様である。一方、遅延素子D3は、外部電圧VDDで動作するよう構成される。したがって、遅延素子D3での信号遅延量は、外部電圧VDDの変動による影響を受ける。例えば外部電圧VDDが上昇した場合、遅延素子D3内のインバータを構成する各トランジスタの速度が上昇し、信号遅延量が減少する。この信号遅延量の増減には、外部電圧VDDの変動による内部クロック信号LCLKOEFTの位相の変動を打ち消す効果がある。すなわち、上述したように、内部クロック信号LCLKOEFTの位相は、外部電圧VDDが上昇すると、遅れる方向に変化する。一方、遅延素子D3での信号遅延量は、外部電圧VDDが上昇すると、減少する方向に変化する。つまり、内部クロック信号LCLKOEFTの遅れが、遅延素子D3での信号遅延量の減少によって取り戻されるのである。外部電圧VDDが低下した場合も同様であり、内部クロック信号LCLKOEFTの進みが、遅延素子D3での信号遅延量の増加によって取り消される。したがって、外部電圧VDDの変動に伴う入力ゲート信号CIT0~CIT7の位相の変動が抑制されていると言える。以上のような遅延回路部200での遅延を受け、入力ゲート信号CIT0~CIT7は、図11に示すように、出力ゲート信号COT0~COT7を一定時間遅延させた信号となる。コマンド信号ラッチ部300には、ここまで説明した出力ゲート信号COT0~COT7及び入力ゲート信号CIT0~CIT7と、内部リードコマンドMDRDTとが供給される。コマンド信号ラッチ部300は、内部リードコマンドMDRDTが供給されると、図5に示すように、その時点で活性化していた入力ゲート信号に同期してこれを取り込むよう構成される。図5の例では、入力ゲート信号CIT0に同期して内部リードコマンドMDRDTを取り込んでいる。なお、図4には示していないが、内部リードコマンドMDRDTは、入力ゲート信号に同期して取り込まれる前の段階で、DLL回路23での信号遅延量に相当する遅延を生ずる遅延回路を通過するように構成される。ただし、モード信号DLLdisによってDLL回路23の不使用が示される場合には、この遅延回路はスキップされる。これにより、内部リードコマンドMDRDTと入力ゲート信号CIT0~CIT7の間でのタイミングずれが防止される。なお、この遅延回路は内部電圧VPERIによって動作するよう構成される。したがって、外部電圧VDDの変動による影響は受けず、その信号遅延量は、外部電圧VDDの変動がないとした場合のDLL回路23での信号遅延量に相当する。出力ゲート信号COT0~COT7と入力ゲート信号CIT0~CIT7とは、CASレイテンシCLに応じて一対一に対応付けられる。図5の例CL=7では、入力ゲート信号CIT0~CIT7のそれぞれに対し、出力ゲート信号COT7,COT0~COT6が対応付けられる。図5の例に即して説明すると、コマンド信号ラッチ部300は、内部リードコマンドMDRDTの取り込みに用いた入力ゲート信号CIT0に対応する出力ゲート信号COT7が活性化したタイミングで、レイテンシカウンタ55の出力信号である内部リードコマンドDRCの活性化を開始する。これを受け、FIFO回路75からリードデータの出力が開始され、データ入出力回路78を経て、データ入出力端子16からリードデータDQが出力される。以上のように、本実施の形態によるレイテンシカウンタ55では、遅延回路200内に外部電圧VDDで動作する遅延素子D3を設けたことにより、外部電圧VDDの変動に伴う入力ゲート信号CIT0~CIT7の位相の変動が抑制される。したがって、入力ゲート信号CIT0~CIT7の位相と内部リードコマンドMDRDTの位相との間で外部電圧VDDの変動に起因するずれが起きることが回避されるので、外部電圧VDDの変動によるレイテンシカウンタのラッチマージンLM図5の低下が抑制される。以下、レイテンシカウンタ55の構成について、より詳しく説明する。図7は、レイテンシカウンタ55の構成の一例を詳細に示す図である。同図に示すように、本例によるレイテンシカウンタ55のゲート制御信号生成部100は、内部クロック信号LCLKOEFTに基づいて分周クロック信号LCLKE,LCLKOを生成する分周回路110と、分周クロック信号LCLKEをカウントする第1のカウンタ回路120と、分周クロック信号LCLKOに同期して第1のカウンタ回路120のカウント値を取り込む第2のカウンタ回路130と、第1及び第2のカウンタ回路120,130のカウント値を排他的に選択する選択回路140とを有している。また、コマンド信号ラッチ部300は、入力選択回路310と、シフト回路320と、ラッチ回路330と、出力選択回路340と、出力合成回路350とを有している。まず、ゲート制御信号生成部100の構成について説明する。分周回路110は、内部クロック信号LCLKOEFTの立ち下がりエッジに同期してラッチ動作を行うラッチ回路101と、ラッチ回路101の出力端Qより出力される分周信号LQを反転させて入力端Dに供給するインバータ102と、内部クロック信号LCLKOEFTと分周信号LQの論理積をとるAND回路103と、内部クロック信号LCLKOEFTと分周信号LQの反転信号の論理積をとるAND回路104とを備えている。このような回路構成により、図7に示すように、AND回路103の出力である分周クロック信号LCLKEは、偶数番目の内部クロック信号LCLKOEFTに連動した波形となり、AND回路104の出力である分周クロック信号LCLKOは、奇数番目の内部クロック信号LCLKOEFTに連動した波形となる。このため、分周クロック信号LCLKE,LCLKOは、アクティブな期間ハイレベルである期間が0.5tCKとなり、非アクティブな期間ローレベルである期間が1.5tCKとなる。ただし、1tCKは内部クロック信号LCLKOEFTの一周期に相当する時間である。分周回路110は、内部クロック信号LCLKOEFTを2分周することによって、互いに位相の異なる2つの分周クロック信号LCLKE,LCLKOを生成している。生成された分周クロック信号LCLKE,LCLKOはそれぞれ、図7に示すように第1及び第2のカウンタ回路120,130に供給される。このため、第1及び第2のカウンタ回路120,130はそれぞれ、内部クロック信号LCLKOEFTの半分の周波数で動作を行うことになる。第1のカウンタ回路120は、リップル型のフリップフロップ111,112が従属接続されてなる2ビットのリップルカウンタと、このリップルカウンタの出力をデコードするデコーダ113とを含んでいる。フリップフロップ111のクロック端には分周クロック信号LCLKEが供給される。また、第2のカウンタ回路130は、データラッチ型のフリップフロップ121,122と、これらの出力をデコードするデコーダ123とを含んでいる。フリップフロップ121,122のクロック端には、フリップフロップ2段分に相当する遅延量を有する遅延回路124にて遅延された分周クロック信号LCLKOが供給される。フリップフロップ111の出力ビットB1は、フリップフロップ1段分に相当する遅延量を有する遅延回路114を介して、デコーダ113及びフリップフロップ121のデータ入力端Dに供給される。フリップフロップ112の出力ビットB2は、遅延回路を介さずに、デコーダ113及びフリップフロップ122のデータ入力端Dに供給される。フリップフロップ121の出力ビットB3、フリップフロップ122の出力ビットB4は、ともにデコーダ123に供給される。なお、遅延回路114及び遅延回路124を設けているのは、出力ビットB1~B4の間で変化タイミングに差が発生することを防止するためである。選択回路140は、8個のAND回路140-0~140-7によって構成される。デコーダ113は4本の出力を有しており、それぞれAND回路140-0,140-2,140-4,140-6に接続されている。デコーダ113は、ビットB1を下位ビット、ビットB2を上位ビットとするバイナリ信号の値に基づいて、これら4本の出力のうちのいずれか一つを、ハイレベルに活性化させる。また、デコーダ123も4本の出力を有しており、それぞれAND回路140-1,140-3,140-5,140-7に接続されている。デコーダ123は、ビットB3を下位ビット、ビットB4を上位ビットとするバイナリ信号の値に基づいて、これら4本の出力のうちのいずれか一つを、ハイレベルに活性化させる。AND回路140-0,140-2,140-4,140-6には、分周クロック信号LCLKEも供給される。また、AND回路140-1,140-3,140-5,140-7には、分周クロック信号LCLKOも供給される。AND回路140-0~140-7の出力信号は、それぞれ上述した出力ゲート信号COT0~COT7となる。かかる構成により、出力ゲート信号COT0~COT7は、図5に示したように、1クロックごとに順次活性化する信号となる。出力ゲート信号COT0~COT7は、図7に示すように、対応する遅延回路200-0~200-7に供給されるとともに、コマンド信号ラッチ部300内の出力選択回路340にも供給される。次に、コマンド信号ラッチ部300の構成について説明する。図7に示すように、コマンド信号ラッチ部300には、内部リードコマンドMDRDTが供給される。内部リードコマンドMDRDTが供給されるコマンド信号ラッチ部300の端部は、2本の配線を通じてマルチプレクサ360に接続される。このうち一方の配線は直接マルチプレクサ360に、他方の配線は遅延回路361を介してマルチプレクサ360に、それぞれ接続される。遅延回路361は、内部電圧VPERIによって動作するよう構成される。マルチプレクサ360の出力端は、入力選択回路310に接続される。上述したモード信号DLLdisによってDLL回路23の使用が示される場合、マルチプレクサ360は、遅延回路361を通過した内部リードコマンドMDRDTを、入力選択回路310に供給する。一方、上述したモード信号DLLdisによってDLL回路23の不使用が示される場合、マルチプレクサ360は、遅延回路361を通過しない内部リードコマンドMDRDTを、入力選択回路310に供給する。こうするのは、内部リードコマンドMDRDTと入力ゲート信号CIT0~CIT7の間でのタイミングずれを防止するためである。入力選択回路310は、8つのタイミング制御回路310-0~310-7によって構成される。これらタイミング制御回路310-0~310-7には、マルチプレクサ360からリードコマンドMDRDTが共通に入力されるとともに、入力ゲート信号CIT0~CIT7がそれぞれ入力される。タイミング制御回路310-0の出力信号は、内部リードコマンドDRCa0である。図5に例示するように、タイミング制御回路310-0は、内部リードコマンドMDRDTと入力ゲート信号CIT0とがともに活性化している場合に内部リードコマンドDRCa0を活性化し、その入力ゲート信号CIT0の非活性化に応じて内部リードコマンドDRCa0を非活性化する。タイミング制御回路310-1~310-7についても同様である。タイミング制御回路310-1~310-7の出力信号はそれぞれ、内部リードコマンドDRCa1~DRCa7である。内部リードコマンドDRCa0~DRCa7は、シフト回路320に供給される。シフト回路320は、出力ゲート信号ごとの内部リードコマンドDRCb0~DRCb7を出力する回路であり、これら内部リードコマンドDRCb0~DRCb7に対し、CASレイテンシCLに応じて、入力選択回路310から供給される内部リードコマンドDRCa0~DRCa7を割り当てる機能を有する。図8は、シフト回路320の回路図である。同図に示すように、シフト回路320は、それぞれ内部リードコマンドDRCa0~DRCa7が供給される信号経路La0~La7と、それぞれ内部リードコマンドDRCb0~DRCb7を出力するための信号経路Lb0~Lb7と、これらの間に設けられたマルチプレクサ320-0~320-7とを有している。マルチプレクサ320-0~320-7はそれぞれ、信号経路La0~La7のすべてに接続される。したがって、マルチプレクサ320-0~320-7のそれぞれに、内部リードコマンドDRCa0~DRCa7のすべてが供給される。一方、マルチプレクサ320-0~320-7の出力は、それぞれ信号経路Lb0~Lb7に接続される。マルチプレクサ320-0~320-7はそれぞれ、信号経路La0~La7のいずれかと、信号経路Lb0~Lb7のうちの対応するものとを接続する回路である。マルチプレクサ320-0~320-7にはモードレジスタ56からCASレイテンシCLが供給されており、これにより、各マルチプレクサ内の結線が決定される。図9abは、CASレイテンシCLと各マルチプレクサ内における結線との関係を説明するための図である。図9aはCL=8の例、図9bはCL=7の例をそれぞれ示している。図9abに示す外側のリングLaは、入力側となる信号経路La0~La7を示し、内側のリングLbは出力側となる信号経路Lb0~Lb7を示している。そして、これらリングに付された目盛りの位置が一致する2つの信号経路が、各マルチプレクサ内で相互に接続される。具体的に説明すると、図9aの例CL=8では、信号経路La0~La7と信号経路Lb0~Lb7との差分が0に設定される。この場合、信号経路La0~La7はそれぞれ信号経路Lb0~Lb7と接続される。一方、図9bの例CL=7では、信号経路La0~La7と信号経路Lb0~Lb7との差分が7に設定される。この場合、信号経路La0~La7はそれぞれ信号経路Lb7,Lb0~Lb6と接続される。差分は0~7のいずれかに設定可能であり、設定された状態においては、入力側の信号経路Laと出力側の信号経路Lbとの対応関係は固定される。このように、シフト回路320は、入力側の信号経路Laと出力側の信号経路Lbとの対応関係をCASレイテンシCLに基づいてシフトする役割を果たす。シフト回路320から出力される内部リードコマンドDRCb0~DRCb7は、ラッチ回路330を構成するラッチ回路330-0~330-7にそれぞれ供給される。ラッチ回路330-0~330-7の後段には、出力選択回路340を構成する出力ゲート入力選択回路370がそれぞれ接続されている。以下、図5も参照しながら、ラッチ回路330-7及び出力ゲート340-7の動作に着目して説明する。ラッチ回路330-7は、図5に示すように、入力される内部リードコマンドDRCb7が活性化することによりセットされ、少なくとも対応する出力ゲート信号COT7が次に非活性化するまでの間、その状態で維持される。好適には、出力ゲート信号COT7が非活性化した後、次に他の出力ゲート信号この場合は出力ゲート信号CIT0が活性化するタイミングでリセットされる。出力ゲート340-7は、対応する出力ゲート信号COT7が活性化されている間、ラッチ回路330-7の出力を配線352に出力する回路である。出力ゲート信号COT7が活性化されていない場合には、出力ゲート340-7の出力はハイインピーダンス状態となる。一方、出力ゲート信号COT7が活性化され、かつラッチ回路330-7の出力がハイレベルになっている場合、出力ゲート340-7の出力はハイレベルとなる。また、出力ゲート信号COT7が活性化され、かつラッチ回路330-7の出力がロウレベルになっている場合、出力ゲート340-7の出力はロウレベルとなる。配線352には、図7に示すように、ラッチ回路352aが接続されている。これにより、一旦出力ゲート340-7の出力がハイレベルになると、次に出力ゲート340-7の出力がロウレベルになるまで、図5に示すように、配線352の電位はハイレベルに維持される。ラッチ回路330-0~330-6及び出力ゲート340-0~340-6の動作についても、それぞれラッチ回路330-7及び出力ゲート340-7と同様である。ただし、ラッチ回路330-0,2,4,6の出力は、図7に示すように、配線352ではなく配線351に供給される。配線351にも、出力ゲートの出力を維持するラッチ回路351aが接続されている。配線351,352は、ORゲート回路353の入力端に接続される。ORゲート回路353の出力信号は、出力合成回路350に供給される。出力合成回路350は、ANDゲート回路354とラッチ回路355とを有している。ORゲート回路353の出力信号は、ANDゲート回路354を通過した後、ラッチ回路355にてラッチされ、内部リードコマンドDRCとして出力される。図1を用いて説明したとおり、内部リードコマンドDRCはFIFO回路75に供給され、これにより、リードデータDQの出力タイミングが規定される。ラッチ回路355は、内部クロック信号LCLKOEFTに同期してラッチ動作を行い、その出力は反転してANDゲート回路354に帰還する。これにより、内部リードコマンドDRCの活性化期間は図5に示すように1tCKとなり、配線351又は配線352が活性化している間、1tCK間隔で内部リードコマンドDRCの活性化と非活性化が繰り返されることとなる。以上説明したように、本実施の形態による半導体装置10によれば、レイテンシカウンタ55の遅延回路200内に外部電圧VDDで動作する遅延素子D3を設けたことから、外部電圧VDDの変動に伴う入力ゲート信号CIT0~CIT7の位相の変動が抑制される。したがって、外部電圧VDDの変動に伴うレイテンシカウンタ55のラッチマージンの低下が抑制される。次に、本発明の好ましい第2の実施の形態について、説明する。本実施の形態による半導体装置10は、第1の実施の形態では0.5tCKであった内部リードコマンドMDRDTの活性化期間を0.5tCKより長い期間とした点、及びこれに対応してレイテンシカウンタ55の構成を変更した点で、第1の実施の形態と異なっている。内部リードコマンドMDRDTの活性化期間を延ばしたのは、レイテンシカウンタ55のラッチマージンを上げ、レイテンシカウンタ55が内部リードコマンドMDRDTの取り込みに失敗する可能性を減少させるためである。しかし一方で、内部リードコマンドMDRDTの活性化期間を延ばしたことによって、何らかの理由で内部リードコマンドMDRDTの位相がずれた場合に、レイテンシカウンタ55が誤動作を起こす可能性がある。図10は、レイテンシカウンタ55が誤動作を起こしている場合の、レイテンシカウンタ55に関連する各信号のタイミングチャートを示す図である。同図には、活性化期間を1tCK第1の実施の形態の倍に延ばした内部リードコマンドMDRDTの位相が本来の位相に比べて進んでおり、それによって誤動作が引き起こされた例を示している。以下、図7に示したレイテンシカウンタ55も参照しながら、誤動作の内容について詳しく説明する。図10に示すように、この例では、内部リードコマンドMDRDTの活性化期間に、入力ゲート信号CIT0の活性化期間だけでなく、その1クロック前に活性化する入力ゲート信号CIT7の活性化期間も重なっている。その結果、レイテンシカウンタ55は、入力ゲート信号CIT0だけでなく、その1クロック前に活性化する入力ゲート信号CIT7にも同期して、内部リードコマンドMDRDTを取り込むことになる。これは、図10では、内部リードコマンドDRCa0だけでなく、内部リードコマンドDRCa7も活性化していることに現れている。内部リードコマンドDRCa7が活性化すると、これに伴って内部リードコマンドDRCb6及びラッチ回路330-6の出力も活性化し、さらに、出力ゲート信号COT6の活性化タイミングで、配線351が活性化されることになる。これにより、ORゲート回路353の出力が、図10に示すように出力ゲート信号COT6の活性化タイミングで活性化されるので、内部リードコマンドDRCの活性化が、図5の例に比べて1クロック早く開始されることになる。その結果、リードデータDQの出力が、図10に示すように、CASレイテンシにより示される本来のタイミングより1クロック早く開始されてしまう。つまり、CASレイテンシが守られておらず、レイテンシカウンタ55が誤動作を起こしたと評価されることになる。本実施の形態によるレイテンシカウンタ55では、このような誤動作を防止するために、入力ゲート信号のライズエッジ立ち上がりで内部リードコマンドMDRDTの取り込みを行う。以下、詳しく説明する。図11は、本実施の形態によるレイテンシカウンタ55の構成を示すブロック図である。同図に示すように、本実施の形態によるレイテンシカウンタ55は、ゲート制御信号生成部100aと、遅延回路部200と、コマンド信号ラッチ部300aとを含んでいる。このうち遅延回路部200は、第1の実施の形態で説明したものと同じものである。一方、ゲート制御信号生成部100a及びコマンド信号ラッチ部300aはそれぞれ、第1の実施の形態で説明したゲート制御信号生成部100及びコマンド信号ラッチ部300とは異なる構成を有している。そこで以下では、ゲート制御信号生成部100a及びコマンド信号ラッチ部300aについて、説明する。また、図12は、本実施の形態によるレイテンシカウンタ55に関連する各信号のタイミングチャートを示す図である。以下では、適宜図12も参照しながら説明する。図13は、ゲート制御信号生成部100aの回路図である。同図に示すように、ゲート制御信号生成部100aは、縦続接続された8個のフリップフロップ100-0~100-7第1のフリップフロップを有している。最終段のフリップフロップ100-7の出力端子Qは、初段のフリップフロップ100-0の入力端子Dに接続されている。フリップフロップ100-0~100-7は、同図に示すようにそれぞれエッジトリガータイプのD型フリップフロップであり、クロック端子CKのライズエッジにおける入力端子Dの値が出力端子Qから出力され、その値がクロック端子CKの次のライズエッジまで保存されるという性質を有している。また、フリップフロップ100-0~100-7はそれぞれセット端子SETとリセット端子RSTとを有しており、セット端子SETがハイレベルであり、かつリセット端子RSTがロウレベルである場合に出力端子Qがハイレベルにセットされ、セット端子SETがロウレベルであり、かつリセット端子RSTがハイレベルである場合に出力端子Qがロウレベルにセットされるという性質を有している。フリップフロップ100-0~100-7のクロック端子CKには、内部クロック信号LCLKOEFTが共通に供給される。また、フリップフロップ100-0のリセット端子RSTと、フリップフロップ100-1~100-7のセット端子SETとには、ロウアクティブな信号であるリセット信号/RESETが供給される。リセット信号/RESETは、図示しないリセット端子を通じて外部のコントローラから半導体装置10に供給され、図示しないレベルシフト回路を経てレイテンシカウンタ55に供給される信号である。一方、フリップフロップ100-0のセット端子SETと、フリップフロップ100-1~100-7のリセット端子RSTとには、内部電圧VPERIが供給される。レイテンシカウンタ55に入力される時点でのリセット信号/RESETの振幅値は、内部電圧VPERIに等しくなっている。フリップフロップ100-0~100-7それぞれの出力信号は、インバータにより反転された後、図13に示すように出力ゲート信号COT0~COT7となる。以上のゲート制御信号生成部100aの構成により、出力ゲート信号COT0~COT7と、遅延回路200を経て生成される入力ゲート信号CIT0~CIT7とは、図12に示すように、それぞれ1tCK幅の信号となる。本実施の形態によるこれらの信号のライズエッジの位置は、図5に示した第1の実施の形態によるライズエッジの位置と一致する。図14は、コマンド信号ラッチ部300aの回路図である。同図に示すように、ゲート制御信号生成部100aは、入力選択回路370と、シフト回路320と、出力選択回路380と、出力合成回路350とを有している。このうち、シフト回路320及び出力合成回路350については、第1の実施の形態で説明したものと同じものであるので説明を省略し、以下では、入力選択回路360及び出力選択回路380について詳しく説明する。入力選択回路370は、8つのフリップフロップ370-0~370-7第2のフリップフロップによって構成される。これらフリップフロップ370-0~370-7の入力端子Dには、マルチプレクサ360から内部リードコマンドMDRDTが共通に入力される。なお、内部リードコマンドMDRDTは、図7に示した遅延回路361及びマルチプレクサ360を介して入力されるが、図14ではこれらの図示を省略している。一方、クロック端子CKには、それぞれ入力ゲート信号CIT0~CIT7が入力される。フリップフロップ370-0~370-7の出力端子Qから出力される信号は、それぞれ内部リードコマンドDRCa0~DRCa7となる。出力選択回路380も、8つのフリップフロップ380-0~380-7第3のフリップフロップによって構成される。これらフリップフロップ380-0~380-7の入力端子Dには、シフト回路320からそれぞれ内部リードコマンドDRCb0~DRCb7が供給される。一方、クロック端子CKには、それぞれ出力ゲート信号COT0~COT7が入力される。フリップフロップ380-0~380-7の出力端子Qから出力される信号は、合成された後、出力合成回路350のANDゲート回路354の一方入力端に供給される。フリップフロップ370-0~370-7,380-0~380-7も、それぞれエッジトリガータイプのD型フリップフロップである。したがって、クロック端子CKのライズエッジにおける入力端子Dの値が出力端子Qから出力され、その値がクロック端子CKの次のライズエッジまで保存されるという性質を有している。また、それぞれリセット端子RSTを有しており、リセット端子RSTに所定のリセット信号を供給することにより、出力端子Qをロウレベルにリセット可能に構成されている。以上のコマンド信号ラッチ部300aの構成により、第1の実施の形態と同様のリードデータDQの出力が実現される。以下、図12の例に即して説明すると、入力ゲート信号CIT0のライズエッジで内部リードコマンドMDRDTが活性化しているので、まずフリップフロップ370-0が、内部リードコマンドDRCa0を活性化させる。別の言い方をすれば、フリップフロップ370-0は、内部リードコマンドMDRDTが活性化されているときにライズエッジが到来した入力ゲート信号CIT0に対応する内部リードコマンドDRCa0を活性化させる。これに応じ、シフト回路320が、内部リードコマンドDRCb7を活性化させる。これらの信号の活性状態は、図12に示すように、入力ゲート信号CIT0の次のライズエッジまで維持される。図12の例では、内部リードコマンドMDRDTの活性化期間は、入力ゲート信号CIT0の活性化期間だけでなく、その1クロック前の入力ゲート信号CIT7の活性化期間とも重複している。この状況は図10の例と同じであるが、図12の例では、図10の例とは異なり内部リードコマンドDRCa7は活性化されていない。これこそが、入力ゲート信号のライズエッジで内部リードコマンドMDRDTの取り込みを行うようにしたことの効果である。内部リードコマンドDRCb7が活性化されている状態で出力ゲート信号COT7が活性化すると、フリップフロップ370-7の出力端子Qが活性化される。この活性状態は、図12に示すように、出力ゲート信号COT7の次のライズエッジまで維持される。フリップフロップ380-0~380-7の出力信号は合成され、出力合成回路350に供給される。つまり、出力合成回路350には、フリップフロップ380-0~380-7それぞれの出力信号のうちいずれかがハイレベルである場合にハイレベルが供給され、いずれもがロウレベルである場合にはロウレベルが供給される。フリップフロップ380-7の出力端子Qが活性化されたことに応じ、出力合成回路350は、1tCK間隔で活性化と非活性化を繰り返す内部リードコマンドDRCを生成する。出力合成回路350の動作の詳細は、第1の実施の形態で説明した通りである。こうして生成された内部リードコマンドDRCは図1に示したFIFO回路75に供給され、これにより、リードデータDQの出力タイミングが規定される。以上説明したように、本実施の形態による半導体装置10によれば、入力ゲート信号のライズエッジで内部リードコマンドMDRDTの取り込みを行うようにしたことから、内部リードコマンドMDRDTの活性化期間を0.5tCKより長い期間としたことによるレイテンシカウンタ55の誤動作が防止される。図15は、本実施の形態による半導体装置10を用いたデータ処理システム800の構成を示すブロック図である。図15に示すように、データ処理システム800は、データプロセッサ820コントローラ、本実施の形態による半導体装置10であるDRAM10、ストレージデバイス840、I/Oデバイス850、及びROM860が、システムバス810を介して相互に接続された構成を有している。データプロセッサ820は、DRAM10に外部クロック信号CK,/CKを供給するとともに、DRAM10のデータ入出力回路図1の出力信号リードデータDQを受け取り、受け取ったリードデータDQに応じた処理を実行する機能を有する。具体的なデータプロセッサ820としては、例えば、マイクロプロセッサMPU、ディジタルシグナルプロセッサDSPなどを用いることができる。なお、データプロセッサ820とDRAM10とは、システムバス810を介さずにローカルなバスによって互いに接続されていても構わない。ストレージデバイス840としては、ハードディスクドライブ、光学ディスクドライブ、フラッシュメモリなどを用いることができる。また、I/Oデバイス850としては、液晶ディスプレイなどのディスプレイデバイスや、キーボード、マウスなどの入力デバイスなどを用いることができる。なお、I/Oデバイス850は、入力デバイス及び出力デバイスのいずれか一方のみであっても構わない。図15には、簡単のためシステムバス810が1組しか描かれていないが、必要に応じ、コネクタなどを介しシリアルないしパラレルに複数のシステムバス810が設けられていても構わない。また、ストレージデバイス840、I/Oデバイス850、及びROM860は、必ずしも必須の構成要素ではない。さらに、図15に示す各構成要素は簡単のため1つずつ描かれているが、本発明がこれに限定されるものではなく、1又は2以上の構成要素がそれぞれ複数個ずつ設けられていても構わない。以上、本発明の好ましい実施の形態について説明したが、本発明は、上記の実施の形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。例えば、上記各実施の形態では、遅延回路200が3つの遅延素子D1~D3を有するとしたが、さらにリードコマンドREADの入力段コマンド入力回路31等での信号遅延量に相当する遅延を起こす遅延回路を追加してもよい。また、上記各実施の形態ではDLL回路23が出力する内部クロック信号を内部クロック信号LCLKOETと内部クロック信号LCLKOEFTの2つに分けたが、これを1つの内部クロック信号LCLKで代用することとしてもよい。また、上記各実施の形態ではデータ入出力回路78が複数の単位バッファを有することを前提として説明したが、1つの単位バッファのみを有することとしてもよい。本発明による半導体装置は、次のように構成することも可能であるので、以下に付記する。本発明の他の一側面による第1の半導体装置は、外部クロック信号に基づいて生成される第1の内部クロック信号と、外部から供給されるリードコマンドに応じて生成される第1の内部リードコマンドとを受け、第2の内部リードコマンドを生成するレイテンシカウンタを備え、前記レイテンシカウンタは、前記第1の内部クロック信号の1クロックごとに順次活性化する複数の出力ゲート信号を生成するゲート制御信号生成部と、前記複数の出力ゲート信号のそれぞれを遅延させることにより複数の入力ゲート信号を生成する遅延回路部と、前記複数の入力ゲート信号のうち前記第1の内部リードコマンドが活性化されている第1の期間に第1の論理レベルから第2の論理レベルに遷移した1つの入力ゲート信号に対応付けられた前記複数の出力ゲート信号のうちの1つが次に活性化したことに応じて、前記第2の内部リードコマンドを生成し、前記複数の入力ゲート信号のうち前記第1の期間に前記第1又は第2の論理レベルを維持している、若しくは、前記第2の論理レベルから前記第1の論理レベルに遷移した残りの入力ゲート信号に対応づけられた複数の出力ゲート信号が次に活性化しても前記第2の内部リードコマンドを生成しないコマンド信号ラッチ部とを有することを特徴とする。本発明の他の一側面による第2の半導体装置は、第1の半導体装置において、前記第1の内部リードコマンドは、前記第1の内部クロック信号の半周期より長い時間にわたって活性化されることを特徴とする。本発明の他の一側面による第3の半導体装置は、前記第1又は第2の半導体装置において、前記ゲート制御信号生成部は、従属接続され、かつ最終段の出力端子が初段の入力端子に接続された複数の第1のフリップフロップを有し、前記複数の第1のフリップフロップそれぞれのクロック端子には前記第1の内部クロック信号が共通に供給され、前記複数の出力ゲート信号はそれぞれ、対応する前記第1のフリップフロップの前記出力端子から取り出されることを特徴とする。本発明の他の一側面による第4の半導体装置は、前記第1乃至第3の半導体装置のいずれかにおいて、前記コマンド信号ラッチ部は、前記複数の入力ゲート信号のそれぞれに対応して設けられ、かつクロック端子に対応する前記入力ゲート信号が供給されるとともに入力端子に前記第1の内部リードコマンドが供給される複数の第2のフリップフロップと、前記複数の出力ゲート信号のそれぞれに対応して設けられ、かつクロック端子に対応する前記出力ゲート信号が供給される複数の第3のフリップフロップと、前記複数の第3のフリップフロップのそれぞれに対し、予め設定されるレイテンシに応じて、前記複数の第2のフリップフロップそれぞれの出力信号を供給するシフト回路とを有し、前記第2の内部リードコマンドは、前記複数の第3のフリップフロップそれぞれの出力信号を合成することによって生成されることを特徴とする。"