"底面並びに第1及び第2の側面を有するセル用ゲートトレンチと、前記セル用ゲートトレンチより幅の狭い第1のフィールドシールド用ゲートトレンチと、前記セル用ゲートトレンチと前記第1のフィールドシールド用ゲートトレンチの間に設けられた第1の上部拡散層と、前記セル用ゲートトレンチを挟んで前記第1の上部拡散層の反対側に設けられた第2の上部拡散層と、前記第1のフィールドシールド用ゲートトレンチを挟んで前記第1の上部拡散層の反対側に設けられた第3の上部拡散層と、前記セル用ゲートトレンチの前記底面に設けられた下部拡散層と、それぞれ前記第1及び第2の上部拡散層と電気的に接続された第1及び第2の記憶素子と、前記下部拡散層と電気的に接続されたビット線と、ゲート絶縁膜を介して前記第1及び第2の側面をそれぞれ覆う第1及び第2のセル用ゲート電極と、ゲート絶縁膜を介して前記第1のフィールドシールド用ゲートトレンチに埋め込まれた第1のフィールドシールド用ゲート電極とを備えることを特徴とする半導体装置。前記第1のセル用ゲート電極と前記第1の上部拡散層と前記下部拡散層とによって第1のセルトランジスタが構成され、前記第2のセル用ゲート電極と前記第2の上部拡散層と前記下部拡散層とによって第2のセルトランジスタが構成され、前記第1のフィールドシールド用ゲート電極と前記第1及び前記第3の上部拡散層とによって第1のフィールドシールド用トランジスタが構成されることを特徴とする請求項1に記載の半導体装置。前記第1のフィールドシールド用ゲート電極には、前記第1のフィールドシールド用トランジスタのスレッショルド電圧未満の電圧が印加されることを特徴とする請求項2に記載の半導体装置。前記各セル用ゲート電極は、対応する前記側面に形成されたサイドウォール導電膜であることを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置。前記第1の上部拡散層は、隣接する前記セル用ゲートトレンチ及び前記第1のフィールドシールド用ゲートトレンチの上端に接して設けられ、前記第2の上部拡散層は、隣接する前記セル用ゲートトレンチの上端に接して設けられ、前記第3の上部拡散層は、隣接する前記第1のフィールドシールド用ゲートトレンチの上端に接して設けられることを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置。前記下部拡散層と前記ビット線とを電気的に接続するビット線コンタクトプラグを備え、前記ビット線コンタクトプラグの少なくとも一部は、前記セル用ゲートトレンチ内の前記第1のセル用ゲート電極と前記第2のセル用ゲート電極との間の領域に設けられることを特徴とする請求項1乃至5のいずれか一項に記載の半導体装置。前記セル用ゲートトレンチを挟んで前記第1のフィールドシールド用ゲートトレンチの反対側に延設された、前記セル用ゲートトレンチより幅の狭い第2のフィールドシールド用ゲートトレンチと、前記第2のフィールドシールド用ゲートトレンチを挟んで前記第2の上部拡散層の反対側に設けられた第4の上部拡散層と、ゲート絶縁膜を介して前記第2のフィールドシールド用ゲートトレンチに埋め込まれた第2のフィールドシールド用ゲート電極とを備え、前記第2のフィールドシールド用ゲート電極と前記第2及び前記第4の上部拡散層とによって第2のフィールドシールド用トランジスタが構成され、前記第2のフィールドシールド用ゲート電極には、前記第2のフィールドシールド用トランジスタのスレッショルド電圧未満の電圧が印加されることを特徴とする請求項1乃至6のいずれか一項に記載の半導体装置。半導体基板と、前記半導体基板の表面に平行に延設された複数のセル用ゲートトレンチ及び複数のフィールドシールド用ゲートトレンチとを備え、前記セル用ゲートトレンチと前記フィールドシールド用ゲートトレンチとは、ビット線方向に交互に配置され、前記各セル用ゲートトレンチはそれぞれ、底面と第1及び第2の側面とを有し、前記各セル用ゲートトレンチの幅は、前記各フィールドシールド用ゲートトレンチの幅より広く、前記各セル用ゲートトレンチと前記各フィールドシールド用ゲートトレンチとの間に1つずつ設けられた複数の上部拡散層と、前記各セル用ゲートトレンチの前記底面に1つずつ設けられた複数の下部拡散層と、それぞれ前記各上部拡散層と電気的に接続された複数の記憶素子と、それぞれ前記各下部拡散層と電気的に接続された複数のビット線と、それぞれゲート絶縁膜を介して前記各セル用ゲートトレンチの前記第1の側面を覆う複数の第1のセル用ゲート電極と、それぞれゲート絶縁膜を介して前記各セル用ゲートトレンチの前記第2の側面を覆う複数の第2のセル用ゲート電極と、それぞれゲート絶縁膜を介して前記各フィールドシールド用ゲートトレンチに埋め込まれた複数のフィールドシールド用ゲート電極とを備えることを特徴とする半導体装置。前記第1のセル用ゲート電極と、該第1のセル用ゲート電極にそれぞれ隣接する前記上部拡散層及び前記下部拡散層とによって第1のセルトランジスタが構成され、前記第2のセル用ゲート電極と、該第2のセル用ゲート電極にそれぞれ隣接する前記上部拡散層及び前記下部拡散層とによって第2のセルトランジスタが構成され、前記フィールドシールド用ゲート電極と、該フィールドシールド用ゲート電極にそれぞれ隣接する2つの前記上部拡散層とによってフィールドシールド用トランジスタが構成されることを特徴とする請求項8に記載の半導体装置。前記各フィールドシールド用ゲート電極には、対応する前記フィールドシールド用トランジスタのスレッショルド電圧未満の電圧が印加されることを特徴とする請求項9に記載の半導体装置。前記セル用ゲート電極は、対応する前記側面に形成されたサイドウォール導電膜であることを特徴とする請求項8乃至10のいずれか一項に記載の半導体装置。前記各上部拡散層は、隣接する前記セル用ゲートトレンチと前記フィールドシールド用ゲートトレンチの上端に接して設けられることを特徴とする請求項8乃至11のいずれか一項に記載の半導体装置。前記下部拡散層ごとに設けられ、対応する前記下部拡散層と、対応する前記ビット線とを電気的に接続する複数のビット線コンタクトプラグを備え、前記各ビット線コンタクトプラグそれぞれの少なくとも一部は、対応する前記セル用ゲートトレンチ内の前記第1のセル用ゲート電極と前記第2のセル用ゲート電極との間の領域に設けられることを特徴とする請求項8乃至12のいずれか一項に記載の半導体装置。半導体基板の表面に、底面並びに第1及び第2の側面を有するセル用ゲートトレンチと、該セル用ゲートトレンチより幅の狭いフィールドシールド用ゲートトレンチとを形成する工程と、前記セル用ゲートトレンチ及び前記フィールドシールド用ゲートトレンチの内面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記第1及び第2の側面を覆うワード線材料を成膜する工程と、前記ワード線材料を覆う第1のシリコン窒化膜を成膜する工程と、前記第1のシリコン窒化膜をエッチバックすることにより、前記底面を露出させる下部拡散層生成用トレンチを形成する工程と、前記下部拡散層生成用トレンチを介して不純物を注入することにより、前記底面に下部拡散層を形成する工程と、前記下部拡散層の上面に接するビット線コンタクトプラグを形成する工程と、前記表面のうち、前記セル用ゲートトレンチと前記フィールドシールド用ゲートトレンチの間の領域に不純物を注入することにより、上部拡散層を形成する工程と、前記上部拡散層の上面に接するストレージノードコンタクトプラグを形成する工程とを備えることを特徴とする半導体装置の製造方法。前記ワード線材料の成膜量は、前記第1のシリコン窒化膜のエッチバックにより前記底面が露出するよう設定されることを特徴とする請求項14に記載の半導体装置の製造方法。前記第1のシリコン窒化膜を覆う第1のシリコン酸化膜を成膜する工程と、前記第1のシリコン酸化膜に、前記下部拡散層生成用トレンチを介して前記下部拡散層を露出させる第1のコンタクトホールを形成する工程とを備え、前記ビット線コンタクトプラグは、前記第1のコンタクトホール内に形成されることを特徴とする請求項14又は15に記載の半導体装置の製造方法。前記第1のコンタクトホールの形成は、シリコン酸化膜のエッチングレートに対してシリコン窒化膜のエッチングレートが小さい選択エッチングを用いて行うことを特徴とする請求項16に記載の半導体装置の製造方法。前記ビット線コンタクトプラグの形成後、前記第1のシリコン酸化膜の上面にビット線材料を成膜する工程と、前記ビット線材料をパターニングすることにより、ビット線を形成する工程とを備え、前記ビット線は、前記下部拡散層の真上から、ワード線方向に所定量オフセットした位置に形成されることを特徴とする請求項16又は17に記載の半導体装置の製造方法。前記ビット線の上面及び側面は第2のシリコン窒化膜で覆われており、前記第2のシリコン窒化膜を覆う第2のシリコン酸化膜を成膜する工程と、前記第2のシリコン酸化膜に、前記上部拡散層を露出させる第2のコンタクトホールを形成する工程とを備え、前記ストレージノードコンタクトプラグは、前記第2のコンタクトホール内に形成されることを特徴とする請求項18に記載の半導体装置の製造方法。前記第2のコンタクトホールの形成は、シリコン酸化膜のエッチングレートに対してシリコン窒化膜のエッチングレートが小さい選択エッチングを用いて行うことを特徴とする請求項19に記載の半導体装置の製造方法。特許文献1の例では、ダミーワード線の直下の領域に素子分離領域が形成されている。これに対し、近年は、このような素子分離領域を設けず、ダミーワード線に所定の低電圧を与えることで素子分離を実現することも検討されている。以下、詳しく説明する。各ワード線は、ダミーワード線も含めてすべて同一構造を有している。したがって、ダミーワード線のビット線方向の両隣にも、ワード線と同様に不純物拡散領域が形成されており、これらの不純物拡散領域とダミーワード線とでトランジスタフィールドシールド用トランジスタが構成されている。ダミーワード線には、このフィールドシールド用トランジスタのスレッショルド電圧未満の電圧が常時与えられる。これにより、フィールドシールド用トランジスタは常時オフ状態となっており、ドレイン電流が流れなくなっていることから、活性領域間の素子分離が実現される。ところで、本発明の発明者はこれまでに、片面サイドウォールゲート型のメモリセルを開発している。これは、ワード線方向に延伸するトレンチゲートトレンチの両側面に形成したサイドウォール導電膜をワード線として利用するタイプのメモリセルであり、1つのトレンチ内に片側面1本ずつ計2本のワード線が形成される。これによれば、ワード線の幅が最小加工寸法未満となることから、従来型のメモリセルに比べてセルピッチの縮小が実現される。しかしながら、片面サイドウォールゲート型のメモリセルでは、セルトランジスタのゲート長がトレンチの深さにほぼ等しく、非常に短くなる。フィールドシールド用トランジスタのゲート長も非常に短くなっており、そのために、フィールドシールド用トランジスタの素子分離機能が脆弱なものとなってしまっている。本発明による半導体装置は、底面並びに第1及び第2の側面を有するセル用ゲートトレンチと、前記セル用ゲートトレンチより幅の狭い第1のフィールドシールド用ゲートトレンチと、前記セル用ゲートトレンチと前記第1のフィールドシールド用ゲートトレンチの間に設けられた第1の上部拡散層と、前記セル用ゲートトレンチを挟んで前記第1の上部拡散層の反対側に設けられた第2の上部拡散層と、前記第1のフィールドシールド用ゲートトレンチを挟んで前記第1の上部拡散層の反対側に設けられた第3の上部拡散層と、前記セル用ゲートトレンチの前記底面に設けられた下部拡散層と、それぞれ前記第1及び第2の上部拡散層と電気的に接続された第1及び第2の記憶素子と、前記下部拡散層と電気的に接続されたビット線と、ゲート絶縁膜を介して前記第1及び第2の側面をそれぞれ覆う第1及び第2のセル用ゲート電極と、ゲート絶縁膜を介して前記第1のフィールドシールド用ゲートトレンチに埋め込まれた第1のフィールドシールド用ゲート電極とを備えることを特徴とする。本発明の他の一側面による半導体装置は、半導体基板と、前記半導体基板の表面に平行に延設された複数のセル用ゲートトレンチ及び複数のフィールドシールド用ゲートトレンチとを備え、前記セル用ゲートトレンチと前記フィールドシールド用ゲートトレンチとは、ビット線方向に交互に配置され、前記各セル用ゲートトレンチはそれぞれ、底面と第1及び第2の側面とを有し、前記各セル用ゲートトレンチの幅は、前記各フィールドシールド用ゲートトレンチの幅より広く、前記各セル用ゲートトレンチと前記各フィールドシールド用ゲートトレンチとの間に1つずつ設けられた複数の上部拡散層と、前記各セル用ゲートトレンチの前記底面に1つずつ設けられた複数の下部拡散層と、それぞれ前記各上部拡散層と電気的に接続された複数の記憶素子と、それぞれ前記各下部拡散層と電気的に接続された複数のビット線と、それぞれゲート絶縁膜を介して前記各セル用ゲートトレンチの前記第1の側面を覆う複数の第1のセル用ゲート電極と、それぞれゲート絶縁膜を介して前記各セル用ゲートトレンチの前記第2の側面を覆う複数の第2のセル用ゲート電極と、それぞれゲート絶縁膜を介して前記各フィールドシールド用ゲートトレンチに埋め込まれた複数のフィールドシールド用ゲート電極とを備えることを特徴とする。本発明による半導体装置の製造方法は、半導体基板の表面に、底面並びに第1及び第2の側面を有するセル用ゲートトレンチと、該セル用ゲートトレンチより幅の狭いフィールドシールド用ゲートトレンチとを形成する工程と、前記セル用ゲートトレンチ及び前記フィールドシールド用ゲートトレンチの内面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記第1及び第2の側面を覆うワード線材料を成膜する工程と、前記ワード線材料を覆う第1のシリコン窒化膜を成膜する工程と、前記第1のシリコン窒化膜をエッチバックすることにより、前記底面を露出させる下部拡散層生成用トレンチを形成する工程と、前記下部拡散層生成用トレンチを介して不純物を注入することにより、前記底面に下部拡散層を形成する工程と、前記下部拡散層の上面に接するビット線コンタクトプラグを形成する工程と、前記表面のうち、前記セル用ゲートトレンチと前記フィールドシールド用ゲートトレンチの間の領域に不純物を注入することにより、上部拡散層を形成する工程と、前記上部拡散層の上面に接するストレージノードコンタクトプラグを形成する工程とを備えることを特徴とする。本発明によれば、第1のフィールドシールド用ゲート電極と第1及び第3の上部拡散層とによって構成されるフィールドシールド用トランジスタのゲート長を、背景技術と比べて長く取ることが可能になる。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図1は、本発明の好ましい実施の形態による半導体装置1の模式的な平面図である。また、図2は、半導体装置1の回路構成を示す回路図である。以下、これらの図面を参照しながら、半導体装置1の構成について詳しく説明する。なお、本実施の形態では、半導体装置1は記憶素子ストレージノードとしてセルキャパシタを用いるDRAMであるとして説明する。しかし、本発明による半導体装置がDRAMに限られるわけではなく、本発明は、他の種類の半導体装置、例えば記憶素子として相変化素子を用いるPCRAMなどにも好適に適用できる。図1に示すように、半導体装置1は、それぞれX方向に延在し素子分離領域となる複数のSTI60と、それぞれY方向に延在する複数のフィールドシールドFS用埋め込みワード線ダミーワード線DWLとを有している。STI60はシリコン基板に形成した溝を埋設する絶縁膜で構成されており、Y方向に等間隔で配置される。STI60により、シリコン基板の表面に、それぞれX方向に延在する複数の帯状活性領域BFが区画される。ダミーワード線DWLはX方向に等間隔で配置されており、各帯状活性領域BFを複数の活性領域AFに区画している。個々の活性領域AFは長辺と短辺を有する矩形となり、その長辺方向はビット線BLと同じX方向に延在する。全体でみると、図1及び図2に示すように、複数の活性領域AFがマトリクス状に配置されることになる。また、半導体装置1は、図1及び図2に示すように、複数の活性領域AFに跨ってX方向ビット線方向に延伸する複数のビット線BLと、複数の活性領域AFに跨ってX方向に直角な方向となるY方向ワード線方向に延伸する複数のワード線WLとを備えている。ワード線WLは、1つの活性領域AFに対して長辺を分割するように2本ずつ割り当てられている。また、上述したダミーワード線DWLは、この複数のワード線WLの一部であり、ワード線WLは、3本に1本の割合でダミーワード線DWLとされている。ダミーワード線DWLは、X方向に隣接する2つの活性領域AFの間に位置している。ビット線BLについては、1つの活性領域AFあたり1本が割り当てられている。各活性領域AFにはメモリセルが2つずつ含まれる。具体的には、図2に示すように、セルトランジスタT1第1のセルトランジスタ及びセルキャパシタC1第1の記憶素子からなるメモリセルと、セルトランジスタT2第2のセルトランジスタ及びセルキャパシタC2第2の記憶素子からなるメモリセルとが含まれる。セルトランジスタT1,T2のゲート電極はそれぞれ、各活性領域AFに割り当てられた2本のワード線WLの一方及び他方によって構成される。セルトランジスタT1,T2はX方向に並んで配置されており、それぞれ図1に示すストレージノードコンタクトプラグ22によって、対応するセルキャパシタC1,C2に接続される。また、セルトランジスタT1,T2は、図1に示すビット線コンタクトプラグ23によって、共通のビット線BLと接続される。活性領域AFのX方向の一方側には、図2に示すように、フィールドシールド用トランジスタF1第1のフィールドシールド用トランジスタが設けられ、他方側にはフィールドシールド用トランジスタF2第2のフィールドシールド用トランジスタが設けられる。フィールドシールド用トランジスタF1,F2のゲート電極はそれぞれ、各活性領域AFのX方向の一方側及び他方側に設けられたダミーワード線DWLによって構成される。各ダミーワード線DWLには、図示しない電圧源から、フィールドシールド用トランジスタF1,F2のスレッショルド電圧未満の電圧が常時与えられる。典型的にはセルトランジスタのワード線WLに印加される電圧とは正負逆の電圧が印加される。例えば、セルトランジスタのワード線WLに1Vの電圧が印加される場合、ダミーワード線DWLには-1Vの電圧が印加される。これにより、フィールドシールド用トランジスタF1,F2は常時オフ状態となっており、トランジスタとしては機能しない。したがって、X方向に隣接する活性領域AFを跨ぐ電荷の移動は発生しないようになっている。つまり、X方向に隣接する活性領域AF間での素子分離が実現されている。ワード線WL及びダミーワード線DWLは、シリコン基板の表面に設けられたトレンチ内に設けられる。この点について、以下、図3を参照しながら詳しく説明する。図3は、半導体装置1の模式的な斜視図である。同図には、図1のA-A線断面付近の構造を大まかに示している。同図に示すように、半導体装置1はシリコン基板2を有しており、その表面には、底面10a、側面10b第1の側面、及び側面10bに対向する側面10c第2の側面を有するセル用ゲートトレンチ10が設けられる。セル用ゲートトレンチ10のX方向両側にはさらに、セル用ゲートトレンチ10より幅の狭いフィールドシールド用ゲートトレンチ11も設けられる。トレンチ10,11の内表面は熱酸化されており、熱酸化された部分すなわち酸化シリコン膜によってゲート絶縁膜30が形成されている。以下の説明では、トレンチ10の両側に位置する2つのトレンチ11を、それぞれ、図3に示すようにトレンチ11a第1のフィールドシールド用ゲートトレンチ,トレンチ11b第2のフィールドシールド用ゲートトレンチと称する。また、トレンチ10,1111a,11bのX方向の幅をそれぞれ、w1,w2w1>w2と表す。シリコン基板2の表面にトレンチを形成したことで、その間の領域にはシリコンピラーが形成され、その上端には上部拡散層20が形成されている。シリコンピラーのY方向の両側壁にはSTI60が接している。具体的には、トレンチ10とトレンチ11aの間に形成されたシリコンピラーの上端には第1の上部拡散層20aが形成され、トレンチ10とトレンチ11bの間に形成されたシリコンピラーの上端には第2の上部拡散層20bが形成され、トレンチ11aを挟んで第1の上部拡散層20aの反対側に形成されたシリコンピラーの上端には第3の上部拡散層20cが形成され、トレンチ11bを挟んで第2の上部拡散層20bの反対側に形成されたシリコンピラーの上端には第4の上部拡散層20dが形成されている。また、トレンチ10の底面10aには、下部拡散層21が設けられる。第1乃至第4の上部拡散層20a~20dはそれぞれ、ストレージノードコンタクトプラグ22を介して、上層にあるセルキャパシタ図3では図示していない。に接続される。下部拡散層21は、ビット線コンタクトプラグ23を介して、上層にあるビット線BL図3では図示していない。に接続される。トレンチ10の側面10b,10cは、ゲート絶縁膜30を介して、それぞれワード線WLである第1及び第2のセル用ゲート電極31a,31bで覆われている。すなわち、ゲート電極31a,31bは、対応する側面に形成されたサイドウォール導電膜である。ゲート電極31a,31bのX方向の膜厚w3はトレンチ10の幅w1に比べて十分に小さく設定されており、したがって、ゲート電極31a,31bは互いに離間しており導通していない。1つの活性領域AFに割り当てられた2つのセルトランジスタT1,T2図2参照のうちセルトランジスタT1は、ゲート電極31a、第2の上部拡散層20b、及び下部拡散層21によって構成される。第2の上部拡散層20b及び下部拡散層21はそれぞれ、セルトランジスタT1のソース/ドレインの一方及び他方となる。同様に、セルトランジスタT2は、ゲート電極31b、第1の上部拡散層20a、及び下部拡散層21によって構成される。第1の上部拡散層20a及び下部拡散層21はそれぞれ、セルトランジスタT2のソース/ドレインの一方及び他方となる。したがって、これらセルトランジスタT1,T2は、トレンチの片面に形成されたサイドウォール導電膜がゲート電極を構成し、トレンチの片側面上端及び底面にそれぞれ設けられた2つの拡散層がソース/ドレインを構成する片面サイドウォールゲート型のトランジスタとなっている。トレンチ11a,11bの内部には、ゲート絶縁膜30を介して、それぞれダミーワード線DWLである第1及び第2のフィールドシールド用ゲート電極32a,32bが埋め込まれている。トレンチ11a,11bの幅w2は、ゲート電極31a,31bとゲート電極32a,32bとを同時に形成した場合形成方法の詳細については後述する。に、トレンチ11a,11bの内部が、上端の一部分を除いてゲート電極32a,32bで埋め尽くされるように設定されている。活性領域AFの両側に設けられるフィールドシールド用トランジスタF1,F2図2参照のうちフィールドシールド用トランジスタF1は、ゲート電極32a並びに第1及び第3の上部拡散層20a,20cによって構成される。第1及び第3の上部拡散層20a,20cはそれぞれ、フィールドシールド用トランジスタF1のソース/ドレインの一方及び他方となる。同様に、フィールドシールド用トランジスタF2は、ゲート電極32b並びに第2及び第4の上部拡散層20b,20dによって構成される。第2及び第4の上部拡散層20b,20dはそれぞれ、フィールドシールド用トランジスタF2のソース/ドレインの一方及び他方となる。したがって、これらフィールドシールド用トランジスタF1,F2は、片面サイドウォールゲート型ではなく、トレンチ内に埋め込まれた導電膜がゲート電極ダミーワード線DWLを構成し、トレンチの両側面上端にそれぞれ設けられた2つの拡散層がソース/ドレインを構成する、いわゆるトレンチ型のトランジスタとなっている。ただし、前述のように、ダミーワード線DWLにはゲート絶縁膜30を介して対向するシリコン基板表面にチャネルが形成されないように電圧が印加されるので、フィールドシールド用トランジスタF1,F2がトランジスタとしては機能することはない。フィールドシールド用トランジスタF1,F2はX方向に隣接する活性領域AF間の素子分離としての機能を有するものである。図3には、各トランジスタのチャネルCH1~CH4も図示している。セルトランジスタT1,T2に対応するチャネルCH1およびCH2は、ゲート電極31aおよび31bにスレッショルド電圧以上の所定の電圧を制御して印加することにより、ゲート絶縁膜30を介してゲート電極31aおよび31bに対向するシリコン基板表面に形成される。一方、上述したように、ダミーワード線DWLゲート電極32a,33aには、フィールドシールド用トランジスタF1,F2のスレッショルド電圧未満の電圧が常時与えられる。したがって、フィールドシールド用トランジスタF1,F2のチャネルCH3,CH4の位置にはチャネルが形成されることがなく電流は流れない。ここで、図3から明らかなように、チャネルCH3,CH4の長さ=フィールドシールド用トランジスタF1,F2のゲート長は、チャネルCH1,CH2の長さ=セルトランジスタT1,T2のゲート長に比べて、倍近くの長さとなっている。チャネルCH3,CH4をこのように長くしたことで、半導体装置1では、フィールドシールド用トランジスタにも片面サイドウォールゲート型のトランジスタを用いる背景技術に比べてチャネルCH3,CH4に電流が流れてしまう可能性が低減されており、したがって、フィールドシールド用トランジスタの素子分離機能が強化されている。また、半導体装置1によれば、いわゆるディスターブ不良の発生を抑制することができる。以下、この点について詳しく説明する。初めに、背景技術による半導体装置を参照しながら、ディスターブ不良について説明する。図4aは、背景技術による半導体装置101の平面図である。また、図4bは、図4aのD-D線断面に対応する半導体装置101の断面図である。これらの図に示すように、半導体装置101は半導体基板102を有し、その表面には絶縁膜を埋設してなる素子分離領域103が設けられている。この素子分離領域103により、複数の活性領域104がマトリクス状に区画されている。半導体装置101は、X方向に延伸するビット線BLと、Y方向に延伸するワード線WL1,WL2とを有しており、隣接する2本のワード線WL1,WL2と、1本のビット線BLとが1つの活性領域104と交差している。ワード線WL1,WL2は、図4bに示すように、Y方向に延設されたトレンチ内にゲート絶縁膜130を介して埋め込まれて形成されている。ワード線WL1,WL2の上面は絶縁膜148で覆われている。ワード線WL1と隣接する素子分離領域103の間の領域には、拡散層120が設けられる。ワード線WL2についても同様に、隣接する素子分離領域103との間に拡散層120が設けられる。また、ワード線WL1とワード線WL2の間の領域には拡散層121が設けられる。以上の構成により、ワード線WL1をゲート電極とし、その両側の拡散層120,121をソース/ドレインとするセルトランジスタTr1と、ワード線WL2をゲート電極とし、その両側の拡散層120,121をソース/ドレインとするセルトランジスタTr2とが構成される。拡散層121は、2つのセルトランジスタTr1,Tr2に共通である。半導体基板102の表面には層間絶縁膜105が形成されており、ビット線BLは層間絶縁膜105の内部に埋め込まれて形成される。ビット線BLは拡散層121の上側を通過しており、ビット線BLと拡散層121とは、層間絶縁膜105内に形成されたビット線コンタクトプラグ123によって電気的に接続されている。また、層間絶縁膜105の上面には、各拡散層120と対応する位置にそれぞれセルキャパシタの下部電極170が形成されている。下部電極170の上面及び側面は容量絶縁膜171で覆われ、さらにその上面には上部電極172が形成される。これらによって、セルトランジスタTr1の拡散層120と対応する位置にセルキャパシタSN1が形成され、セルトランジスタTr2の拡散層120と対応する位置にセルキャパシタSN2が形成される。拡散層120と対応する下部電極170とは、層間絶縁膜105を貫通するストレージノードコンタクトプラグ22によって電気的に接続される。以上の構成を有する半導体装置101において、例えばワード線WL1をオン状態としてセルトランジスタTr1のチャネルを形成し、さらに対応するビット線BLにロウレベルの電位を与えると、セルキャパシタSN1には、ロウレベルに対応するデータ0が記憶される。また、例えばワード線WL2をオン状態としてセルトランジスタTr2のチャネルを形成し、さらに対応するビット線BLにハイレベルの電位を与えると、セルキャパシタSN2には、ハイレベルに対応するデータ1が記憶される。ここで、セルキャパシタSN1にデータ0、セルキャパシタSN2にデータ1を記憶させた状態で、仮にワード線WL1のオンオフを繰り返したとする。この動作は、ワード線WL1を用いる他のセルトランジスタを動作させることに対応している。オンオフ動作に伴ってセルトランジスタTr1のチャネルには電子e-が誘起されるが、この電子e-が、図4bに示すようにセルトランジスタTr2の拡散層120に到達し、セルキャパシタSN2に記憶されるデータ1を0に変えてしまう場合がある。つまり、セルキャパシタSN2に記憶されるデータが破壊されてしまう場合がある。これがディスターブ不良である。すなわち、ディスターブ不良は、隣接する一方のメモリセルの動作状態によって他方のメモリセルの記憶状態が破壊されてしまうことを意味する。ディスターブ不良は半導体装置の信頼性低下につながるため、発生頻度をできるだけ抑える必要がある。図4abに示した半導体装置101では、ディスターブ不良の発生頻度は、ワード線WL1とセルトランジスタTr2の拡散層120との間の距離ワード線WL2とセルトランジスタTr1の拡散層120との間の距離が小さいほど大きくなる傾向がある。この距離は、プロセスの最小加工寸法に応じて決まる。例えば、ワード線WL1とワード線WL2の間のスペースの幅Lが70nmとなるプロセス最小加工寸法=70nmでは、ディスターブ不良の発生頻度は十分に小さく、ほとんど問題とはならない。具体的には、ワード線WL1のオンオフ1万回につき、1回程度の発生頻度となる。しかし、微細化が進み、ワード線WL1とワード線WL2の間のスペースの幅Lが50nm以下最小加工寸法≦50nmとなった今日では、ディスターブ不良の発生頻度が大きくなり、問題が顕在化してきている。これに対し、図3に示した本実施の形態による半導体装置1では、一方のセルトランジスタのワード線WL例えば、セル用ゲート電極31aと、他方のセルトランジスタの上部拡散層例えば、上部拡散層20aとの間に下部拡散層21が存在している。この下部拡散層21は、一方のセルトランジスタのワード線WLの近傍から他方のセルトランジスタの上部拡散層に電子が移動することを阻害する。したがって、本実施の形態による半導体装置1によれば、ディスターブ不良の発生が背景技術による半導体装置101に比べて抑制される。次に、半導体装置1の断面図を参照しながら、半導体装置1のその他の構成について説明する。図5、図6a、図6bはそれぞれ、図1のA-A線断面、B-B線断面、C-C線断面に対応する半導体装置1の断面図である。これらの図に示すように、活性領域AFは、X方向には、トレンチ11内に埋め込まれたダミーワード線DWLをゲート電極とするフィールドシールド用トランジスタで区画される一方、Y方向には、STI60によって区画される。セルキャパシタは、図5及び図6aに示す下部電極70、容量絶縁膜71、及び上部電極72によって構成される。1つの活性領域AFに対応する2つのセルキャパシタは、対応する2つのセルトランジスタのほぼ真上の領域にX方向に並んで配置されており、その下部電極70は、ストレージノードコンタクトプラグ22によって、トレンチ10,11の間に設けられた上部拡散層20と接続されている。ビット線BLは、図6abに示すようにセルキャパシタとセルトランジスタに挟まれた領域に設けられており、ビット線コンタクトプラグ23によって、トレンチ10の底面10aに設けられた下部拡散層21と接続されている。ビット線コンタクトプラグ23の一部は、トレンチ10内のゲート電極31a,31bの間の領域に設けられる。下部拡散層21は図6bに示されるように、Y方向をSTI60で分断されており、Y方向に隣接する活性領域間に形成される下部拡散層21同士は接続していない。ビット線BLは、対応する下部拡散層21の真上ではなく、ビット線BLのY方向長さの半分程度だけY方向にオフセットした位置に配置される。こうすることで、ビット線コンタクトプラグ23によるビット線BLと下部拡散層21の接続、及びストレージノードコンタクトプラグ22による下部電極70と上部拡散層20の接続の両方が、ビット線BLを曲げることなく実現されている。次に、本実施の形態による半導体装置1の製造方法について、図7~図25を参照しながら説明する。各図のa~cはそれぞれ、図5、図6a、図6bに対応する半導体装置1の断面図である。まず、図7に示すように、シリコン基板2を用意し、その表面にSTI60を形成する。STI60の形成は、シリコン基板2の表面にトレンチを設け、その内部にシリコン酸化膜などの絶縁膜を埋め込むことによって行う。STI60は、図1にも示したようにX方向に延在しており、これによってY方向に区画される活性領域は、X方向に延在する帯状の活性領域図1に示した帯状活性領域BFを構成している。STI60を形成したら、シリコン基板2の全面に、保護絶縁膜としてのシリコン酸化膜40と、ハードマスクとしてのシリコン窒化膜41とを積層してなるキャップ絶縁膜42を形成する。特に限定されるものではないが、シリコン酸化膜40及びシリコン窒化膜41はCVD法で形成することができ、シリコン酸化膜40の膜厚は約5nm、シリコン窒化膜41の膜厚は約120nmであることが好ましい。次に、X方向に垂直なY方向に延在するマスクパターンを用いてキャップ絶縁膜42をパターニングする。さらに、パターニングしたキャップ絶縁膜42をマスクとして用いて露出しているシリコン基板2およびSTI60の表面をエッチングすることにより、図8に示すように、Y方向に延在するトレンチ10,11を形成する。トレンチ11のX方向の幅w2は、プロセスで決まる最小加工寸法に設定される。一方、トレンチ10のX方向の幅w1は、w2×3/2以上に設定される。例えば最小加工寸法が40nmで構成されるプロセスであれば、w1,w2をそれぞれ80nm、40nm程度とすることが好適である。なお、このエッチングでは、シリコン基板のエッチングレートがシリコン酸化膜のエッチングレートと同等になるエッチング条件を用いれば各々同時にエッチングすることができる。また、各々のエッチングレートを合わせ込まない場合にはシリコン基板とシリコン酸化膜を別々にエッチングして深さを同じにすることもできる。次に、シリコン基板2の表面にMOSトランジスタ特性制御用の不純物不図示を適量導入した後、図9に示すように、トレンチ10,11の内表面を熱酸化し、ゲート絶縁膜30を形成する。そして、全面にポリシリコン43とタングステン等の金属膜44とを順次成膜することで、後にゲート電極31,32となる積層膜45ワード線材料を形成する。ワード線材料としては、上記の積層膜に限らず、窒化チタンとタングステンの積層膜や窒化チタンの単層膜などを用いることもできる。これらは金属膜で構成されるのでワード線WLの低抵抗化に効果があり、半導体装置の高速動作に寄与することができる。ここで、積層膜45の成膜量は、次の図10に示す状態異方性エッチバック後の状態におけるX方向の幅w3がトレンチ10の幅w1の1/4程度となるように設定することが好ましい。こうすることで、トレンチ10の側面10b,10cにそれぞれ成膜された積層膜45が直接触れ合うことはなくなる。また、積層膜45の成膜量をこのように設定することは、ビット線コンタクトプラグ23を好適に形成するためにも必要である。この点についての詳細は後述する。次に、異方性エッチバックを行うことにより、平坦部に積層した積層膜45を除去する。これにより、図10に示すように、トレンチ10の底面10aに成膜された積層膜45が除去されるので、トレンチ10の側面10b,10cにそれぞれ成膜された積層膜45が電気的に分離される。一方、トレンチ11は、内部に積層膜45が埋め込まれた状態となる。なお、図10及び後掲の各図では、図面の見易さを優先して積層膜45を単一の膜として描いている。積層膜45を異方性エッチバックにより除去したら、次にイオン注入法を用いて、トレンチ10の底面10aに比較的低濃度の不純物イオンを注入する。これにより、図10acに示すように、トレンチ10の底面10aに低濃度拡散層21aが形成される。次に、図11に示すように、シリコン基板2の全面にシリコン窒化膜46を形成する。そして、異方性エッチバックによって平坦部のシリコン窒化膜46を除去することにより、図12に示すように、積層膜45の側壁のみにシリコン窒化膜46を残す。その後、積層膜45のみをエッチバックすることにより、積層膜45の上面を下げる。これにより、図13に示すように、トレンチ10,11の内部に、それぞれセル用ゲート電極31、フィールドシールド用ゲート電極32が形成される。なお、積層膜45のエッチバックは、セル用ゲート電極31の上面が、少なくともシリコン基板上面よりも低い位置で、かつ後で形成される上部拡散層20の底面と同等の位置となるように行なう。また、積層膜45のエッチバックは、トレンチ10内にレジスト等を埋め込んでから行うこととしてもよい。こうすることにより、底面10aに形成されている低濃度拡散層21aがエッチングされてしまうことを防止できる。次に、図14に示すように、シリコン窒化膜47を成膜する。シリコン窒化膜47の膜厚は、ゲート電極31,32上部にできた溝を埋め尽くす一方、トレンチ10がシリコン窒化膜47で埋め尽くされることのない程度とする。シリコン窒化膜47の膜厚をこのように設定するのは、次の工程でトレンチ49を形成する際、トレンチ49の底面にトレンチ10の底面10aが好適に露出するようにするためである。なお、トレンチ10内の空間の幅はゲート電極31,32上部にできた溝の幅に比べて十分に広くなっており、したがって、シリコン窒化膜47の膜厚を上記のように設定することが可能となっている。これは、上述したように、積層膜45の成膜量を、異方性エッチバック後の積層膜45の幅w3がトレンチ10の幅w1の1/4程度となるように設定していることによるものである。次に、シリコン窒化膜46,47からなるシリコン窒化膜48第1のシリコン窒化膜をエッチバックすることにより、トレンチ10の中央部にトレンチ49下部拡散層生成用トレンチを形成する。トレンチ49の底面には、上述したように、トレンチ10の底面10aが露出する。露出したトレンチ10の底面10aには、イオン注入法を用いて、比較的高濃度の不純物イオンを注入する。これにより、図15acに示すように、トレンチ10の底面10aに下部拡散層21が形成される。その後、図16に示すように、トレンチ49を埋め尽くし、さらにシリコン窒化膜48の全体を覆える程度の膜厚で、シリコン酸化膜50第1のシリコン酸化膜を成膜する。シリコン酸化膜50の表面は、CMP法により平坦化しておくことが好ましい。次に、シリコン酸化膜50の表面にレジスト51を塗布し、リソグラフィ技術を用いて、ビット線コンタクトプラグ23の形成領域に開口を有するレジストパターンを形成する。そして、このレジストパターンを用いてシリコン酸化膜50及びゲート絶縁膜30をエッチングし、下部拡散層21を露出させる。これにより、図17に示すように、ビット線コンタクトプラグ23を形成するためのコンタクトホール52第1のコンタクトホールが形成される。なお、コンタクトホール52を形成するためのエッチングには、シリコン酸化膜のエッチングレートに対してシリコン窒化膜のエッチングレートが十分に小さい高選択エッチングを用いる。これにより、コンタクトホール52の下部は、トレンチ49のX方向の壁面に沿って自己整合的に形成されることになる。次に、レジスト51を除去し、図18に示すように、コンタクトホール52の内部を埋め尽くす程度以上の膜厚で、導体膜53を成膜する。導体膜53の具体的な材料としては、コバルトシリサイドなどの金属シリサイド膜、窒化チタンやタングステン等の金属膜からなる単層膜あるいは積層膜を用いればよい。そして、CMP法により平坦部の導体膜53を除去することにより、図19に示すように、ビット線コンタクトプラグ23を形成する。次に、シリコン酸化膜50の上面に、図20に示すように、ビット線BLの材料となる導体膜と、シリコン窒化膜54とを順次成膜する。ビット線BLの材料として具体的には、タングステンと窒化チタン膜の積層膜を用いることが好適である。そして、リソグラフィ技術を用いてビット線BLの材料とシリコン窒化膜54とをビット線パターンにパターニングすることにより、図21に示すように、ビット線BLを形成する。ここで、図6を参照しながら説明したように、ビット線BLは、対応する下部拡散層21の真上ではなく、そこからY方向に、ビット線BLのY方向長さの半分程度だけオフセットした位置に形成する。こうすることで、上述したように、ビット線コンタクトプラグ23によるビット線BLと下部拡散層21の接続、及びストレージノードコンタクトプラグ22による下部電極70と上部拡散層20の接続の両方が、ビット線BLを曲げることなく実現される。ビット線BLを形成したら、ビット線BLを覆うシリコン窒化膜を成膜し、エッチバックによりサイドウォール形状に加工する。これにより、ビット線BLの側面には、図22に示すようにサイドウォール絶縁膜55が形成され、ビット線BLの上面及び側面が、シリコン窒化膜第2のシリコン窒化膜で覆われることになる。次に、図23に示すように、ビット線BL及びシリコン窒化膜54により形成される段差を十分に埋める程度の膜厚でシリコン酸化膜56第2のシリコン酸化膜を成膜する。シリコン酸化膜56の表面は、CMP法により平坦化しておくことが好ましい。次に、シリコン酸化膜56の表面にレジスト57を塗布し、リソグラフィ技術を用いて、ストレージノードコンタクトプラグ22の形成領域に開口を有するレジストパターンを形成する。そして、このレジストパターンを用いる異方性ドライエッチングによってシリコン酸化膜56などをエッチングし、シリコン基板2の表面を露出させる。これにより、図24に示すように、ストレージノードコンタクトプラグ22を形成するためのコンタクトホール58第2のコンタクトホールが形成される。この異方性ドライエッチングでも、シリコン酸化膜のエッチングレートに対してシリコン窒化膜のエッチングレートが十分に小さい高選択エッチングを用いる。これにより、ビット線BLを覆うシリコン窒化膜54及びサイドウォール絶縁膜55はほとんどエッチングされなくなるので、図24bに示すように、ビット線BLを残すことが可能になる。次に、露出したシリコン基板2の表面に、イオン注入法を用いて、比較的高濃度の不純物イオンを注入する。ここでの注入量は、上述したように、セル用ゲート電極31の上面と上部拡散層20の底面とが同等の位置となるように設定する。これにより、図25に示すように、下面の位置がセル用ゲート電極31の上面と一致する上部拡散層20が形成される。そして、レジスト57を除去し、コンタクトホール58の内部を埋め尽くす程度以上の膜厚で導体膜を成膜し、CMP法により平坦化することによって、ストレージノードコンタクトプラグ22を形成する。ストレージノードコンタクトプラグ22の具体的な材料としては、タングステン等の金属膜を用いればよい。最後に、図5及び図6に示したようにシリコン酸化膜56の上層にキャパシタを形成し、さらにその上層に必要な配線を形成することにより、半導体装置1が完成する。以上説明したように、本製造方法によれば、片面サイドウォールゲート型のセルトランジスタと、トレンチ型のフィールドシールド用トランジスタとを有する半導体装置1を製造することが可能になる。以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。"