ワード線と、前記ワード線にワード線選択信号を供給するワードドライバと、前記ワード線に接続されたメモリセルと、前記メモリセルに電源電圧を供給するセル電源線と、前記セル電源線への電源電圧の供給状態を制御する電源制御回路とを有し、前記電源制御回路は、前記セル電源線に電源電圧が供給されるオン状態と、前記セル電源線に電源電圧が供給されないオフ状態とを切り替えるスイッチ回路と、前記ワードドライバから前記ワード線選択信号を供給され、前記ワード線選択信号が供給される前、前記スイッチ回路をオフ状態に保持し、前記ワード線選択信号が供給されると、前記スイッチ回路をオン状態に切り替え、前記ワード線選択信号の供給が終了した後も、前記オン状態を保持するスイッチ制御回路とを有する半導体記憶装置。前記スイッチ制御回路は、外部からリセット信号を供給され、前記リセット信号が供給されると、前記スイッチ回路を前記オン状態からオフ状態に切り替える請求項1に記載の半導体記憶装置。前記スイッチ制御回路は、外部から、前記メモリセルに書き込みを行うためのライトイネーブル信号を供給され、前記ワード線選択信号とともに前記ライトイネーブル信号が供給されると、前記スイッチ回路をオン状態に切り替える請求項1または2に記載の半導体記憶装置。前記ワードドライバは、インバータが多段に接続された構造を有し、さらに、前記ワードドライバの最終段のインバータに電源電圧を供給するワードドライバ電源線を有し、前記スイッチ回路は、前記セル電源線とともに前記ワードドライバ電源線に電源電圧が供給されるオン状態と、前記セル電源線とともに前記ワードドライバ電源線に電源電圧が供給されないオフ状態とを切り替え、前記スイッチ制御回路は、前記ワードドライバの、最終段より前のインバータから前記ワード線選択信号を供給される請求項1~3のいずれか1項に記載の半導体記憶装置。前記スイッチ回路は、一方のソースドレインが電源電圧に接続され、他方のソースドレインが前記セル電源線に接続された第1MOSトランジスタを有し、前記スイッチ制御回路は、入力された電圧状態を保持し出力が前記第1MOSトランジスタのゲートに印加される保持回路を有し、前記ワード線選択信号が供給される前、前記保持回路に前記第1MOSトランジスタをオフにするオフ電圧が入力されており、前記ワード線選択信号が供給されると、前記保持回路に前記第1MOSトランジスタをオンにするオン電圧が入力される請求項1~4のいずれか1項に記載の半導体記憶装置。本発明の一目的は、消費電力低減が図られた新規な構造の半導体記憶装置を提供することである。本発明の一観点によれば、ワード線と、前記ワード線にワード線選択信号を供給するワードドライバと、前記ワード線に接続されたメモリセルと、前記メモリセルに電源電圧を供給するセル電源線と、前記セル電源線への電源電圧の供給状態を制御する電源制御回路とを有し、前記電源制御回路は、前記セル電源線に電源電圧が供給されるオン状態と、前記セル電源線に電源電圧が供給されないオフ状態とを切り替えるスイッチ回路と、前記ワードドライバから前記ワード線選択信号を供給され、前記ワード線選択信号が供給される前、前記スイッチ回路をオフ状態に保持し、前記ワード線選択信号が供給されると、前記スイッチ回路をオン状態に切り替え、前記ワード線選択信号の供給が終了した後も、前記オン状態を保持するスイッチ制御回路とを有する半導体記憶装置が提供される。ワード線選択信号が供給される前、メモリセルに電源電圧が供給されないので、メモリセルにおけるリーク電流が低減されるが、メモリセルはデータを保持することができない。ワード線選択信号の供給により、メモリセルへの電源電圧供給が開始される。ワード線選択信号の供給終了後も、メモリセルへの電源電圧供給状態が保たれることにより、書き込んだデータの保持が可能となる。まず、図1を参照して、本発明の第1~第3実施例による半導体記憶装置メモリマクロの概略的な全体構成について説明する。図1は、第1~第3実施例によるメモリマクロのブロック図である。記憶素子メモリセルがアレイ状に配置されて、セルアレイ1が形成されている。メモリセルとして、SRAMが用いられている。各メモリセルは、ワード線およびビット線に接続され、ワード線選択信号およびビット線選択信号で指定されたアドレスのメモリセルに、読み書きを行うことができる。ロウデコーダワードドライバ2が、外部からのアドレス信号や、コントロール回路4からの制御信号を受けて、ワード線選択信号を発生する。ワード線ごとに設けられたワードドライバが、各ワード線にワード線選択信号を供給する。カラムデコーダ3が、外部からのアドレス信号や、コントロール回路4からの制御信号を受けて、ビット線選択信号を発生する。コントロール回路4が、外部からのクロック信号を受けて、メモリマクロ内の制御信号を発生する。センスアンプライトアンプI/O回路5が、コントロール回路4からの制御信号と外部からの入力信号を受けて、メモリセルに書き込むための信号を生成したり、メモリセルから読み出した信号を外部に出力したりする。メモリマクロにおいて使用するワード数やビット幅は、容量例えば64kワードの範囲内で、コンパイラにより変えることができる。ただし、メモリマクロの大容量化に伴い、タイミング設計の難しさなどから、生成可能なワード数のステップが粗くなってしまう例えば2kワードステップ。ワード数のステップが粗いことに起因して、使用されないメモリセルが発生する。また、使用されるメモリセルについても、半導体記憶装置の電源オン時から実際に選択される時点までは、使用されていない状態である。使用されない最後まで選択されないメモリセルであっても、使用されるある時点になると選択されるメモリセルであっても、使用されていない状態のメモリセルに電源電圧が印加されていると、メモリセルがリーク電力を消費することになる。また、使用されていないメモリセルにしかつながらないワードドライバも、リーク電力を消費することになる。第1~第3実施例による半導体記憶装置は、ロウデコーダワードドライバ2とセルアレイ1との間に、セルアレイ電源制御回路6を備える。セルアレイ電源制御回路6は、詳しくは第1~第3実施例に沿って後述するように、ワードドライバからワード線に供給されるワード線選択信号に基づいて、メモリセル等への電源電圧供給状態を制御する。これにより、使用されていない状態のメモリセル等におけるリーク電力消費を抑制することができる。次に、図2を参照して、第1実施例による半導体記憶装置について説明する。図2は、第1実施例の半導体記憶装置における、あるワード線の近傍を示す概略回路図である。ワードドライバにワード線WLが接続され、ワード線WLに複数のSRAMメモリセルが接続されている。なお、メモリセルを単にセルと示している。ワード線WLに接続されている各メモリセルの入出力用MOSトランジスタは、n型MOSトランジスタであり、正電圧のワード線選択信号WLSの印加によりオンとなる。セル電源線CLPが、ワード線WLに接続された複数のメモリセルに対して、共通に電源電圧を供給する。電源制御回路PCNTが、セル電源線CLPへの電源電圧供給状態を制御する。電源制御回路PCNTは、スイッチ回路SWとスイッチ制御回路SCNTとを含む。スイッチ回路SWは、セル電源線CLPへ電源電圧が供給されるオン状態と、電源電圧が供給されないオフ状態とを切り替える。スイッチ制御回路SCNTは、スイッチ回路SWを制御する。スイッチ回路SWは、p型MOSトランジスタTR1により形成されており、p型MOSトランジスタTR1の一方のソースドレインに電源電圧VDDが接続され、他方のソースドレインにセル電源線CLPが接続され、ゲートにスイッチ制御回路SCNTからの制御信号が印加される。スイッチ制御回路SCNTは、保持回路LATと、n型MOSトランジスタTR2と、p型MOSトランジスタTR3とを含む。保持回路LATは、一方の出力が他方の入力に接続され、他方の出力が一方の入力に接続された2つのインバータで構成されており、入力された電圧状態を保持する。保持回路LATからの出力信号が、p型MOSトランジスタTR1のゲートに印加される。n型トランジスタTR2は、一方のソースドレインが接地電位に接続され、他方のソースドレインが保持回路LATの入力端子に接続され、ゲートにワードドライバからの出力信号が印加される。p型トランジスタTR3は、一方のソースドレインが電源電圧VDDに接続され、他方のソースドレインが保持回路LATの入力端子に接続され、ゲートに外部から入力されるリセット信号RSTが印加される。第1実施例の半導体記憶装置の動作について説明する。ワード線選択信号WLSが供給される前の初期状態において、保持回路LATは電源電圧VDDを保持している。従って、p型MOSトランジスタTR1のゲートに電源電圧VDDが印加される状態が保持され、p型MOSトランジスタTR1がオフに保たれる。つまり、スイッチ回路SWがオフであり、セル電源線CLPに電源電圧VDDが供給されない状態が保たれる。ワードドライバからワード線選択信号WLSが供給されると、n型MOSトランジスタTR2がオンとなり、保持回路LATに接地電位が入力される。これにより、p型MOSトランジスタTR1がオンとなる。つまりスイッチ回路SWがオンとなり、セル電源線CLPに電源電圧VDDが供給される。ワード線選択信号WLSの供給が終了しても、保持回路LATに接地電位が保持され、p型MOSトランジスタTR1のオン状態が保たれるので、セル電源線CLPへの電源電圧供給状態を保つことができる。外部からリセット信号RSTが印加されると、p型MOSトランジスタTR3がオンとなり、保持回路LATに電源電圧VDDが入力される。これにより、p型MOSトランジスタTR1がオフとなり、セル電源線CLPに電源電圧が供給されない初期状態に戻る。保持回路LATが電源電圧VDDを保持しているので、再びワード線選択信号WLSが供給されるまで、セル電源線CLPに電源電圧が供給されない状態が保たれる。第1実施例の半導体記憶装置は、使用されていない状態のメモリセルには電源を供給しないことにより、メモリセルにおけるリーク電流を抑制できる。ただし、この状態ではメモリセルはデータを保持することができない。半導体記憶装置の電源オンの後、メモリセルが最初に選択された時点で、当該メモリセルへの電源供給が開始され、一度選択された後は、リセット信号を受けるか半導体記憶装置の電源がオフにされるまで、メモリセルの電源オン状態が保たれる。これにより、書き込んだデータの保持が可能となり、選択速度の低下等のデメリットが抑制される。なお、実際には初回の選択は、電源供給開始動作を伴うので遅くなるが、初回の書き込みは書き換えに比べると高速に処理できるため、初回の選択は遅くなっても特に問題はない。第1実施例の半導体記憶装置は、また、メモリセルの電源が次第にオンしていくため、半導体記憶装置の電源オン時の突入電流の緩和も可能となる。図1に示したセルアレイ電源制御回路6は、1本のワード線WLごとに設けられた電源制御回路PCNTを含み、1本のワード線ごとにメモリセルの電源制御を行うことができる。なお、変形例として、例えば、複数本のワード線ごとに電源制御回路を設け、複数本のワード線ごとにまとめてメモリセルの電源制御を行ってもよい。次に、図3を参照して、第2実施例による半導体記憶装置について説明する。図3は、第2実施例の半導体記憶装置における、あるワード線の近傍を示す概略回路図である。第1実施例との違いは、n型MOSトランジスタTR2と、保持回路LATとの間に、n型MOSトランジスタTR4が挿入されていることである。n型MOSトランジスタTR4は、一方のソースドレインに、n型MOSトランジスタTR2の接地電位側と反対のソースドレインが接続され、他方のソースドレインに、保持回路LATの入力端子が接続され、ゲートに、メモリセルに書き込みを行うため外部から入力されるライトイネーブル信号WREが印加される。第2実施例では、ワード線選択信号WLSが供給されるとともにライトイネーブル信号WREが供給されたときに、n型MOSトランジスタTR2およびn型MOSトランジスタTR4がオンとなり、p型MOSトランジスタTR1がオンとなって、メモリセルへの電源供給が開始される。その他の動作は、第1実施例と同様である。半導体記憶装置の動作において、メモリセルに情報が書き込まれていないのに、読み出しの選択が行われる場合がある。しかし、読み出しのみの選択により、情報が書き込まれていないメモリセルへの電源供給を開始するのは無駄となる。第2実施例では、書き込みの選択が発生した時点でメモリセルへの電源供給を開始するようになっているので、メモリセルにおけるリーク電流の低減効果向上が図られる。次に、図4を参照して、第3実施例による半導体記憶装置について説明する。図4は、第3実施例の半導体記憶装置における、あるワード線の近傍を示す概略回路図である。第2実施例との違いについて説明する。一般に、メモリマクロが大容量となりワード線WLに接続されたメモリセルの個数が増えると、インバータを多段に接続して、ワードドライバの駆動能力を大きくすることとなる。ワードドライバの後段側のインバータほど消費電量が大きくなり、リーク電流も多くなる。第3実施例では、ワードドライバの最終段のインバータに電源を供給するワードドライバ電源線WDPが、セル電源線CLPと接続され、電源制御回路PCNTが、メモリセルへの電源供給ととともに、ワードドライバの最終段のインバータへの電源供給も制御する。ワードドライバの、最終段から偶数段例えば2段前のインバータからの出力信号が、n型MOSトランジスタTR2のゲートに印加される。第3実施例では、ワード線選択信号WLSおよびライトイネーブル信号WREの供給前に、セル電源線CLPとともにワードドライバ電源線WDPにも電源電圧VDDが供給されない。ワードドライバの、最終段から偶数段例えば2段前のインバータから、ワード線選択信号WLSに対応する信号この信号もワード線選択信号WLSと呼ぶこととするが供給されるとともに、ライトイネーブル信号WREが供給されると、第2実施例と同様にスイッチ回路SWがオンとなる。これにより、セル電源線CLPおよびワードドライバ電源線WDPへの電源電圧供給が開始され、ワードドライバの最終段のインバータから出力されたワード線選択信号WLが、ワード線WLに供給される。第3実施例では、ワードドライバの最終段の電源も、メモリセルが使用されていない状態でオフにすることにより、メモリセルにおけるリーク電流低減とともに、ワードドライバにおけるリーク電流低減も図られる。なお、第3実施例において、第2実施例で追加したn型MOSトランジスタTR4を省き、第1実施例と同様なスイッチ制御回路SCNTを採用することもできる。以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。以上説明した第1~第3実施例を含む実施形態に関し、さらに以下の付記を開示する。付記1ワード線と、前記ワード線にワード線選択信号を供給するワードドライバと、前記ワード線に接続されたメモリセルと、前記メモリセルに電源電圧を供給するセル電源線と、前記セル電源線への電源電圧の供給状態を制御する電源制御回路とを有し、前記電源制御回路は、前記セル電源線に電源電圧が供給されるオン状態と、前記セル電源線に電源電圧が供給されないオフ状態とを切り替えるスイッチ回路と、前記ワードドライバから前記ワード線選択信号を供給され、前記ワード線選択信号が供給される前、前記スイッチ回路をオフ状態に保持し、前記ワード線選択信号が供給されると、前記スイッチ回路をオン状態に切り替え、前記ワード線選択信号の供給が終了した後も、前記オン状態を保持するスイッチ制御回路とを有する半導体記憶装置。付記2前記スイッチ制御回路は、外部からリセット信号を供給され、前記リセット信号が供給されると、前記スイッチ回路を前記オン状態からオフ状態に切り替える付記1に記載の半導体記憶装置。付記3前記スイッチ制御回路は、外部から、前記メモリセルに書き込みを行うためのライトイネーブル信号を供給され、前記ワード線選択信号とともに前記ライトイネーブル信号が供給されると、前記スイッチ回路をオン状態に切り替える付記1または2に記載の半導体記憶装置。付記4前記ワードドライバは、インバータが多段に接続された構造を有し、さらに、前記ワードドライバの最終段のインバータに電源電圧を供給するワードドライバ電源線を有し、前記スイッチ回路は、前記セル電源線とともに前記ワードドライバ電源線に電源電圧が供給されるオン状態と、前記セル電源線とともに前記ワードドライバ電源線に電源電圧が供給されないオフ状態とを切り替え、前記スイッチ制御回路は、前記ワードドライバの、最終段より前のインバータから前記ワード線選択信号を供給される付記1~3のいずれか1つに記載の半導体記憶装置。付記5前記スイッチ回路は、一方のソースドレインが電源電圧に接続され、他方のソースドレインが前記セル電源線に接続された第1MOSトランジスタを有し、前記スイッチ制御回路は、入力された電圧状態を保持し出力が前記第1MOSトランジスタのゲートに印加される保持回路を有し、前記ワード線選択信号が供給される前、前記保持回路に前記第1MOSトランジスタをオフにするオフ電圧が入力されており、前記ワード線選択信号が供給されると、前記保持回路に前記第1MOSトランジスタをオンにするオン電圧が入力される付記1~4のいずれか1つに記載の半導体記憶装置。付記6前記スイッチ制御回路は、一方のソースドレインが前記第1MOSトランジスタをオンにする第1電圧に接続され、他方のソースドレインが前記保持回路の入力端子に接続された第2MOSトランジスタを有し、前記第2MOSトランジスタのゲートに前記ワード線選択信号が印加されることにより、前記第2MOSトランジスタがオンとなる付記5に記載の半導体記憶装置。付記7前記スイッチ制御回路は、前記リセット信号が供給されると、前記保持回路に前記第1MOSトランジスタをオフにする電圧が入力される付記2に記載の付記5に記載の半導体記憶装置。付記8前記スイッチ制御回路は、一方のソースドレインが前記第1MOSトランジスタをオフにする第2電圧に接続され、他方のソースドレインが前記保持回路の入力端子に接続された第3MOSトランジスタを有し、前記第3MOSトランジスタのゲートに前記リセット信号が印加されることにより、前記第3MOSトランジスタがオンとなる付記7に記載の半導体記憶装置。付記9前記スイッチ制御回路は、一方のソースドレインが前記第1MOSトランジスタをオンにする第3電圧に接続された第2MOSトランジスタと、前記第2MOSトランジスタの他方のソースドレインに一方のソースドレインが接続され、前記保持回路の入力端子に他方のソースドレインが接続された第4MOSトランジスタとを有し、前記第2MOSトランジスタのゲートに前記ワード線選択信号が印加されるとともに、前記第4MOSトランジスタのゲートに前記ライトイネーブル信号が印加されることにより、前記第2MOSトランジスタおよび前記第4トランジスタがオンとなる、付記3に記載の付記5に記載の半導体記憶装置。