配線対と、前記配線対の一方にソースまたはドレインが接続された第1のトランジスタ群と、前記配線対の他方にソースまたはドレインが接続された第2のトランジスタ群と、前記第1のトランジスタ群が形成された第1の拡散層群と、前記第2のトランジスタ群が形成された第2の拡散層群とを具備し、前記第1の拡散層群は、前記第1のトランジスタ群に含まれて、かつ、ソースまたはドレインを共有する複数のトランジスタが形成された第1の共有型拡散層群を具備し、前記第2の拡散層群は、前記第2のトランジスタ群に含まれて、かつ、ソースまたはドレインを共有する複数のトランジスタが形成された第2の共有型拡散層群を具備し、前記配線対の前記一方における第1の容量負荷と、前記配線対の前記他方における第2の容量負荷とのバランスが取れている半導体集積回路装置。請求項1に記載の半導体集積回路装置において、第1の方向に配列された複数のメモリセルアレイをさらに具備し、前記第1および前記第2の拡散層群は、前記第1の方向において交互に配置されている半導体集積回路装置。請求項2に記載の半導体集積回路装置において、前記複数のメモリセルアレイは、前記第1の方向にこの順番に配置された第1~第4のメモリセルアレイを具備し、前記第1の拡散層群は、第1および第2の拡散層を具備し、前記第2の拡散層群は、第3および第4の拡散層を具備し、前記第1の共有型拡散層群は、前記第1のトランジスタ群に含まれて、前記ソースまたは前記ドレインを共有する2つのトランジスタが形成された第1の2トランジスタ共有型拡散層を具備し、前記第2の共有型拡散層群は、前記第2のトランジスタ群に含まれて、前記ソースまたは前記ドレインを共有する2つのトランジスタが形成された第2の2トランジスタ共有型拡散層を具備し、前記第1のメモリセルアレイと、前記第1の拡散層と、前記第2の2トランジスタ共有型拡散層と、前記第2の拡散層と、前記第2のメモリセルアレイと、前記第3のメモリセルアレイと、前記第3の拡散層と、前記第1の2トランジスタ共有型拡散層と、前記第4の拡散層と前記第4のメモリセルアレイとが、前記第1の方向に、かつ、この順番に配置されている半導体集積回路装置。請求項2に記載の半導体集積回路装置において、前記複数のメモリセルアレイは、前記第1の方向にこの順番に配置された第1および第2のメモリセルアレイを具備し、前記第1の拡散層群は、第1および第2の拡散層を具備し、前記第2の拡散層群は、第3および第4の拡散層を具備し、前記第1の共有型拡散層群は、前記第1のトランジスタ群に含まれて、前記ソースまたは前記ドレインを共有する2つのトランジスタが形成された第1の2トランジスタ共有型拡散層を具備し、前記第2の共有型拡散層群は、前記第2のトランジスタ群に含まれて、前記ソースまたは前記ドレインを共有する2つのトランジスタが形成された第2の2トランジスタ共有型拡散層を具備し、前記第1のメモリセルアレイと、前記第1の拡散層と、前記第2の2トランジスタ共有型拡散層と、前記第2の拡散層と、前記第2のメモリセルアレイとが、前記第1の方向に、かつ、この順番に配置されていて、前記第1のメモリセルアレイと、前記第3の拡散層と、前記第1の2トランジスタ共有型拡散層と、前記第4の拡散層と前記第2のメモリセルアレイとが、前記第1の方向に、かつ、この順番に配置されている半導体集積回路装置。請求項2に記載の半導体集積回路装置において、前記第1の共有型拡散層群は、前記第1のトランジスタ群に含まれて、前記ソースまたは前記ドレインを共有する2つのトランジスタが形成された第1および第2の2トランジスタ共有型拡散層と、前記第1のトランジスタ群に含まれて、前記ソースまたは前記ドレインを共有する4つのトランジスタが形成された第1の4トランジスタ共有型拡散層とを具備し、前記第2の共有型拡散層群は、前記第2のトランジスタ群に含まれて、前記ソースまたは前記ドレインを共有する2つのトランジスタが形成された第3および第4の2トランジスタ共有型拡散層と、前記第2のトランジスタ群に含まれて、前記ソースまたは前記ドレインを共有する4つのトランジスタが形成された第2の4トランジスタ共有型拡散層とを具備し、前記複数のメモリセルアレイは、前記第1の方向にこの順番に配置された第1および第2のメモリセルアレイと、前記第1の方向にこの順番に配置された第3および第4のメモリセルアレイとを具備し、前記第1のメモリセルアレイと、前記第1の2トランジスタ共有型拡散層と、前記第2の4トランジスタ共有型拡散層と、前記第2の2トランジスタ共有型拡散層と、前記第2のメモリセルアレイとが、前記第1の方向に、かつ、この順番に配置されており、前記第3のメモリセルアレイと、前記第3の2トランジスタ共有型拡散層と、前記第2の4トランジスタ共有型拡散層と、前記第4の2トランジスタ共有型拡散層と、前記第4のメモリセルアレイとが、前記第1の方向に、かつ、この順番に配置されている半導体集積回路装置。請求項5に記載の半導体集積回路装置において、前記第1のメモリセルアレイと、前記第1の2トランジスタ共有型拡散層と、前記第2の4トランジスタ共有型拡散層と、前記第2の2トランジスタ共有型拡散層と、前記第2のメモリセルアレイとが、前記第1の方向に、かつ、この順番に配置されている第1の構成単位であって、前記第3のメモリセルアレイと、前記第3の2トランジスタ共有型拡散層と、前記第2の4トランジスタ共有型拡散層と、前記第4の2トランジスタ共有型拡散層と、前記第4のメモリセルアレイとが、前記第1の方向に、かつ、この順番に配置されている第2の構成単位であって、前記第1および前記第2の構成単位は、前記第1の方向に配置されている半導体集積回路装置。請求項5に記載の半導体集積回路装置において、前記第1のメモリセルアレイと、前記第1の2トランジスタ共有型拡散層と、前記第2の4トランジスタ共有型拡散層と、前記第2の2トランジスタ共有型拡散層と、前記第2のメモリセルアレイとが、前記第1の方向に、かつ、この順番に配置されている第1の構成単位であって、前記第3のメモリセルアレイと、前記第3の2トランジスタ共有型拡散層と、前記第2の4トランジスタ共有型拡散層と、前記第4の2トランジスタ共有型拡散層と、前記第4のメモリセルアレイとが、前記第1の方向に、かつ、この順番に配置されている第2の構成単位であって、前記第1および前記第2の構成単位は、前記第1の方向とは異なる第2の方向に配置されている半導体集積回路装置。請求項2に記載の半導体集積回路装置において、前記第1の共有型拡散層群は、前記第1のトランジスタ群に含まれて、前記ソースまたは前記ドレインを共有する2つのトランジスタが形成された第1および第2の2トランジスタ共有型拡散層と、前記第1のトランジスタ群に含まれて、前記ソースまたは前記ドレインを共有する4つのトランジスタが形成された第1の4トランジスタ共有型拡散層とを具備し、前記第2の共有型拡散層群は、前記第2のトランジスタ群に含まれて、前記ソースまたは前記ドレインを共有する2つのトランジスタが形成された第3および第4の2トランジスタ共有型拡散層と、前記第2のトランジスタ群に含まれて、前記ソースまたは前記ドレインを共有する4つのトランジスタが形成された第2の4トランジスタ共有型拡散層とを具備し、前記複数のメモリセルアレイは、前記第1の方向にこの順番に配置された第1~第3のメモリセルアレイを具備し、前記第1のメモリセルアレイと、前記第1の2トランジスタ共有型拡散層と、前記第2の4トランジスタ共有型拡散層と、前記第2の2トランジスタ共有型拡散層と、前記第2のメモリセルアレイと、前記第3の2トランジスタ共有型拡散層と、前記第1の4トランジスタ共有型拡散層と、前記第4の2トランジスタ共有型拡散層と、前記第3のメモリセルアレイとが、前記第1の方向に、かつ、この順番に配置されている半導体集積回路装置。請求項2に記載の半導体集積回路装置において、前記第1の共有型拡散層群は、前記第1のトランジスタ群に含まれて、前記ソースまたは前記ドレインを共有する4つのトランジスタが形成された第1の4トランジスタ共有型拡散層を具備し、前記第2の共有型拡散層群は、前記第2のトランジスタ群に含まれて、前記ソースまたは前記ドレインを共有する4つのトランジスタが形成された第2の4トランジスタ共有型拡散層を具備し、前記複数のメモリセルアレイは、前記第1の方向にこの順番に配置された第1および第2のメモリセルアレイを具備し、前記第1のメモリセルアレイと、前記第1の4トランジスタ共有型拡散層と、前記第2の4トランジスタ共有型拡散層と、前記第2のメモリセルアレイとは、前記第1の方向に、かつ、この順番に配置されている半導体集積回路装置。請求項2~9のいずれかに記載の半導体集積回路装置と、前記複数のメモリセルアレイに接続された複数のビット線と、前記複数のメモリセルアレイに接続された複数のワード線と前記配線対を含む複数のバス線と、前記第1および前記第2のトランジスタ群を含む複数のカラム選択回路と、前記複数のカラム選択回路を含む複数のセンスアンプ回路とを具備する半導体記憶装置。配線対と、前記配線対のいずれかに第1配線を介して結合する複数の素子を備える第1ブロックと、前記配線対のいずれかに第2配線を介して結合する前記複数の素子と同様の複数の素子を備え前記第1ブロックに隣接して配置される第2ブロックと、を有し、前記配線対の一方に結合する前記第1配線と前記第2配線とは本数が異なることを特徴とする半導体記憶装置。従来技術によってバス線へのセンスアンプからの取り出すカラム選択トランジシタの拡散層を共有すると、バス線T/BTrue/Barに結合するカラム選択トランジスタの拡散層容量差に依存して、相補のバス線間の容量にアンバランスが発生してしまう。その結果、メモリセルの情報を読み出すリード動作時に、このビット線からのバス駆動は小振幅のアナログ動作となるので、このバス線を増幅する際に、前述した容量のアンバランスにより、その増幅動作が誤動作を発生する可能性がある。この問題を回避するためには、相補のバス線に寄生する選択トランジスタの拡散層容量を均等化する必要がある。以下に、発明を実施するための形態で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。本発明による半導体集積回路装置は、配線対BUS1、DBUS1と、第1のトランジスタ群DQiT1と、第2のトランジスタ群DQiT2と、第1の拡散層群と、第2の拡散層群とを具備する。ここで、第1のトランジスタ群DQiT1は、配線対の一方BUS1にソースまたはドレインが接続されている。第2のトランジスタ群DQiT2は、配線対の他方DBUS1にソースまたはドレインが接続されている。第1の拡散層群は、第1のトランジスタ群DQiT1が形成されている。第2の拡散層群は、第2のトランジスタ群DQiT2が形成されている。第1の拡散層群は、第1の共有型拡散層群を具備する。ここで、第1の共有型拡散層群には、第1のトランジスタ群DQiT1に含まれて、かつ、ソースまたはドレインを共有する複数のトランジスタDQiT1が形成されている。第2の拡散層群は、第2の共有型拡散層群を具備する。ここで、第2の共有型拡散層群には、第2のトランジスタ群DQiT2に含まれて、かつ、ソースまたはドレインを共有する複数のトランジスタDQiT2が形成されている。配線対の前記一方BUS1における第1の容量負荷と、配線対の前記他方DBUS1における第2の容量負荷とのバランスが取れている。本発明による半導体記憶装置は、配線対BUS1、DBUS1と、第1ブロック例:DQ1T1~DQ4T1およびDQ1T2~DQ4T2、などと、第2ブロック例:DQ5T1~DQ8T1およびDQ5T2~DQ8T2、などとを有する。ここで、第1ブロック例:DQ1T1~DQ4T1およびDQ1T2~DQ4T2、などは、配線対BUS1、DBUS1のいずれか例:BUS1に第1配線を介して結合する複数の素子例:DQ1T1およびDQ2T1を備える。第2ブロック例:DQ5T1~DQ8T1およびDQ5T2~DQ8T2、などは、配線対BUS1、DBUS1のいずれかに第2配線を介して結合する複数の素子を備え、第1ブロックに隣接して配置される。第2ブロックにおける複数の素子は、第1ブロックにおける複数の素子と同様である。配線対の一方に結合する第1配線と、前記第2配線とは、本数が異なる。本発明の半導体記憶装置によれば、カラム選択スイッチに接続されたバス線の対T/Bの接続先となる拡散層群が交互に、または互い違いに配置されている。その結果、カラム選択された信号の増幅時において拡散層容量のバス線対における分布が平坦になる。したがって、カラム選択された信号の安定した増幅動作が実現出来る。添付図面を参照して、本発明による半導体集積回路装置を実施するための形態を以下に説明する。第1の実施形態図5Aは、本発明の第1の実施形態による半導体集積回路装置の半導体レイアウトを示す平面図である。図5Bは、図5Aの半導体レイアウトで実現される回路の構成を示す回路図である。まず、図5Bの回路図について説明する。図5Bの回路図は、従来技術として説明した図4Aの回路図を2つ組み合わせたものに等しい。図5Bの回路図の構成要素について説明する。図5Bの回路は、第1~第8の転送回路DQ1~DQ8と、第1~第8のカラム選択信号線YSW1~YSW8と、バス線BUS1と、ダミーバス線DBUS1と、第1~第4のビット線BL1~BL4と、第1~第4のダミービット線DBL1~DBL4とを具備している。第1の転送回路DQ1は、第1のトランジスタDQ1T1と、第2のトランジスタDQ1T2とを具備している。同様に、第2~第8の転送回路DQ2~DQ8も、第1のトランジスタDQ2T1~DQ8T1と、第2のトランジスタDQ8T1~DQ8T2とをそれぞれ具備している。図5Bの回路の構成要素の接続関係について説明する。第1のカラム選択信号線YSW1は、第1の転送回路DQ1における第1および第2のトランジスタDQ1T1およびDQ1T2のゲートに共通接続されている。第1の転送回路DQ1における第1のトランジスタDQ1T1のソースまたはドレインの一方は、第1のビット線BL1に接続さている。第1の転送回路DQ1における第1のトランジスタDQ1T1のソースまたはドレインの他方は、第1のバス線BUS1に接続さている。第1の転送回路DQ1における第2のトランジスタDQ1T2のソースまたはドレインの一方は、第1のダミービット線DBL1に接続されている。第1の転送回路DQ1における第2のトランジスタDQ1T2のソースまたはドレインの他方は、第1のダミーバス線DBUS1に接続されている。同様に、第2~第8のカラム選択信号線YSW2~YSW8は、第2~第8の転送回路DQ2~DQ8のそれぞれにおける第1および第2のトランジスタDQ2T1~DQ8T1およびDQ2T2~DQ8T2のゲートにそれぞれ共通接続されている。第2~第8の転送回路DQ1のそれぞれにおける第1のトランジスタDQ2T1~DQ8T1のソースまたはドレインの一方は、第2~第8のビット線BL2~BL8にそれぞれ接続されている。第2~第8の転送回路DQ1のそれぞれにおける第1のトランジスタDQ2T1~DQ8T1のソースまたはドレインの他方は、第2~第8のバス線BUS2~BL8にそれぞれ接続されている。第2~第8の転送回路DQ1のそれぞれにおける第2のトランジスタDQ2T2~DQ8T2のソースまたはドレインの一方は、第2~第8のダミービット線DBL2~DBL8にそれぞれ接続されている。第2~第8の転送回路DQ1のそれぞれにおける第2のトランジスタDQ2T2~DQ8T2のソースまたはドレインの他方は、第2~第8のダミーバス線DBUS2~DBL8にそれぞれ接続されている。次に、図5Aの平面図について説明する。図5Aの平面図は、図5Bの回路に対応する半導体レイアウトを示し、さらに、第1~第4のメモリセルアレイMCA1~MCA4をも示している。図5Aに示される、図5Bの回路に対応する半導体レイアウトの構成要素について説明する。図5Aの半導体レイアウトは、第1~第8の拡散層DL1~DL8と、第1~第4の共有型拡散層CDL1~CDL4と、第1~第8のカラム選択信号線YSW1~YSW8と、バス線BUS1と、ダミーバス線DBUS1と、第1~第4のビット線BL1~BL4と、第1~第4のダミービット線DBL1~DBL4とが示されている。第1の拡散層DL1には、第1の転送回路DQ1における第2のトランジスタDQ1T2が形成されている。図5Aでは、第1の転送回路DQ1における第2のトランジスタDQ1T2として、そのゲート部分を指し示している。このゲート部分の両側に広がる、第1の拡散層DL1における左端および右端の領域は、第1の転送回路DQ1における第2のトランジスタDQ1T2のソースおよびドレインとして機能する。同様に、第2~第4の拡散層DL2~DL4には、第2~第4の転送回路DQ2~DQ4における第2のトランジスタDQ2T2~DQ4T2がそれぞれ形成されている。図5Aでは、第2~第4のDQ2~DQ4における第2のトランジスタDQ2T2~DQ2T4として、それらのゲート部分をそれぞれ指し示している。これらのゲート部分の両側に広がる、第2~第4の拡散層DL2~DL4のそれぞれにおける左端および右端の領域は、第2~第4の転送回路DQ2~DQ4における第2のトランジスタDQ2T2~DQ4T2のソースおよびドレインとしてそれぞれ機能する。また、第5の拡散層DL5には、第5の転送回路DQ5における第1のトランジスタDQ5T1が形成されている。図5Aでは、第5の転送回路DQ5における第1のトランジスタDQ5T1として、そのゲート部分を指し示している。このゲート部分の両側に広がる、第5の拡散層DL5における左端および右端の領域は、第5の転送回路DQ5における第1のトランジスタDQ5T1のソースおよびドレインとして機能する。同様に、第6~第8の拡散層DL6~DL8には、第6~第8の転送回路DQ6~DQ8における第1のトランジスタDQ6T1~DQ8T1がそれぞれ形成されている。図5Aでは、第6~第8のDQ6~DQ8における第1のトランジスタDQ6T1~DQ8T1として、それらのゲート部分をそれぞれ指し示している。これらのゲート部分の両側に広がる、第6~第8の拡散層DL6~DL8のそれぞれにおける左端および右端の領域は、第6~第8の転送回路DQ6~DQ8における第1のトランジスタDQ6T1~DQ8T1のソースおよびドレインとしてそれぞれ機能する。第1の共有型拡散層CDL1の左側および右側には、第1および第2の転送回路DQ1およびDQ2における第1のトランジスタDQ1T1およびDQ2T1がそれぞれ形成されている。図5Aでは、第1および第2の転送回路DQ1およびDQ2における第1のトランジスタDQ1T1およびDQ2T1として、左右に形成されたそれぞれのゲート部分を指し示している。これら左右のゲート部分によって、第1の共有型拡散層CDL1は、3つの領域に分けられている。図5Aに向かって左端の領域は、第1のビット線BL1が接続されており、この領域は、図5Bで説明したところの、第1の転送回路DQ1における第1のトランジスタDQ1T1のソースまたはドレインの一方である。図5Aに向かって右端の領域は、第2のビット線BL2が接続されており、この領域は、図5Bで説明したところの、第2の転送回路DQ2における第1のトランジスタDQ2T1のソースまたはドレインの一方である。2つのゲート部分の間にはさまれた中央領域は、第1のバス線BUS1が接続されており、この領域は、図5Bで説明したところの、第1の転送回路DQ1における第1のトランジスタDQ1T1のソースまたはドレインの他方として機能すると同時に、第2の転送回路DQ2における第1のトランジスタDQ2T1のソースまたはドレインの他方としても機能する。すなわち、2つのゲート部分の間にはさまれたこの中央領域は、第1および第2の転送回路DQ1およびDQ2における第1のトランジスタDQ1T1およびDQ2T1が共有するソースまたはドレインである。同様に、第2の共有型拡散層CDL2の左側および右側には、第3および第4の転送回路DQ3およびDQ4における第1のトランジスタDQ3T1およびDQ4T1がそれぞれ形成されている。図5Aでは、第3および第4の転送回路DQ3およびDQ4における第1のトランジスタDQ3T1およびDQ4T1として、左右に形成されたそれぞれのゲート部分を指し示している。これら左右のゲート部分によって、第2の共有型拡散層CDL2は、3つの領域に分けられている。図5Aに向かって左端の領域は、第3のビット線BL3が接続されており、この領域は、図5Bで説明したところの、第3の転送回路DQ3における第1のトランジスタDQ3T1のソースまたはドレインの一方である。図5Aに向かって右端の領域は、第4のビット線BL4が接続されており、この領域は、図5Bで説明したところの、第4の転送回路DQ4における第1のトランジスタDQ4T1のソースまたはドレインの一方である。2つのゲート部分の間にはさまれた中央領域は、バス線BUS1が接続されており、この領域は、図5Bで説明したところの、第3の転送回路DQ3における第1のトランジスタDQ3T1のソースまたはドレインの他方として機能すると同時に、第4の転送回路DQ4における第1のトランジスタDQ4T1のソースまたはドレインの他方としても機能する。すなわち、2つのゲート部分の間にはさまれたこの中央領域は、第3および第4の転送回路DQ3およびDQ4における第1のトランジスタDQ3T1およびDQ4T1が共有するソースまたはドレインである。また、第3の共有型拡散層CDL3の左側および右側には、第5および第6の転送回路DQ5およびDQ6における第2のトランジスタDQ5T2およびDQ6T2がそれぞれ形成されている。図5Aでは、第5および第6の転送回路DQ5およびDQ6における第2のトランジスタDQ5T2およびDQ6T2として、左右に形成されたそれぞれのゲート部分を指し示している。これら左右のゲート部分によって、第3の共有型拡散層CDL3は、3つの領域に分けられている。図5Aに向かって左端の領域は、第1のダミービット線DBL1が接続されており、この領域は、図5Bで説明したところの、第5の転送回路DQ5における第2のトランジスタDQ5T2のソースまたはドレインの一方である。図5Aに向かって右端の領域は、第2のダミービット線DBL2が接続されており、この領域は、図5Bで説明したところの、第6の転送回路DQ6における第2のトランジスタDQ6T2のソースまたはドレインの一方である。2つのゲート部分の間にはさまれた中央領域は、ダミーバス線DBUS1が接続されており、この領域は、図5Bで説明したところの、第5の転送回路DQ5における第2のトランジスタDQ5T2のソースまたはドレインの他方として機能すると同時に、第6の転送回路DQ6における第2のトランジスタDQ6T2のソースまたはドレインの他方としても機能する。すなわち、2つのゲート部分の間にはさまれたこの中央領域は、第5および第6の転送回路DQ5およびDQ6における第2のトランジスタDQ5T2およびDQ6T2が共有するソースまたはドレインである。同様に、第4の共有型拡散層CDL4の左側および右側には、第7および第8の転送回路DQ7およびDQ8における第2のトランジスタDQ7T2およびDQ8T2がそれぞれ形成されている。図5Aでは、第7および第7の転送回路DQ7およびDQ8における第2のトランジスタDQ7T2およびDQ8T2として、左右に形成されたそれぞれのゲート部分を指し示している。これら左右のゲート部分によって、第4の共有型拡散層CDL4は、3つの領域に分けられている。図5Aに向かって左端の領域は、第3のダミービット線DBL3が接続されており、この領域は、図5Bで説明したところの、第7の転送回路DQ7における第2のトランジスタDQ7T2のソースまたはドレインの一方である。図5Aに向かって右端の領域は、第4のダミービット線DBL4が接続されており、この領域は、図5Bで説明したところの、第8の転送回路DQ8における第2のトランジスタDQ8T2のソースまたはドレインの一方である。2つのゲート部分の間にはさまれた中央領域は、ダミーバス線DBUS1が接続されており、この領域は、図5Bで説明したところの、第7の転送回路DQ7における第2のトランジスタDQ7T2のソースまたはドレインの他方として機能すると同時に、第8の転送回路DQ8における第2のトランジスタDQ8T2のソースまたはドレインの他方としても機能する。すなわち、2つのゲート部分の間にはさまれたこの中央領域は、第7および第8の転送回路DQ7およびDQ8における第2のトランジスタDQ7T2およびDQ8T2が共有するソースまたはドレインである。このように、図4Bに示した従来技術で用いた2つの拡散層の代わりに、図5Aのような共有拡散層を用いることで、回路面積の節約が可能となっている。すなわち、図5Aの例では、転送回路におけるトランジスタのソースまたはドレインの幅が2つ分と、拡散層の間に設けるべき間隔の幅が2つ分の、回路面積における節約が可能となっている。図5Aの半導体レイアウトにおける構成要素の位置関係および接続関係について説明する。第1の共有型拡散層CDL1は、図5Aにおける横方向において、第1および第2の拡散層DL1およびDL2の間に配置されている。同様に、第2の共有型拡散層CDL2は、図5Aにおける横方向において、第3および第4の拡散層DL3およびDL4の間に配置されている。第1の拡散層DL1、第1の共有型拡散層CDL1および第2の拡散層DL2からなる第1のブロックと、第1の拡散層DL1、第1の共有型拡散層CDL1および第2の拡散層DL2からなる第2のブロックとは、図5Aにおける縦方向に並んで配置されている。第1のブロックおよび第2のブロックは、図5Aにおける横方向において、第1および第2のメモリセルアレイMCA1およびMCA2の間に配置されている。第3の共有型拡散層CDL3は、図5Aにおける横方向において、第5および第6の拡散層DL5およびDL6の間に配置されている。同様に、第4の共有型拡散層CDL4は、図5Aにおける横方向において、第7および第8の拡散層DL7およびDL8の間に配置されている。第5の拡散層DL5、第3の共有型拡散層CDL3および第6の拡散層DL6からなる第3のブロックと、第7の拡散層DL7、第4の共有型拡散層CDL4および第8の拡散層DL8からなる第4のブロックとは、図5Aにおける縦方向に並んで配置されている。第3のブロックおよび第4のブロックは、図5Aにおける横方向において、第3および第4のメモリセルアレイMCA3およびMCA4の間に配置されている。言い換えれば、第1および第3の共有型拡散層CDL1およびCDL3に注目するとき、第1のメモリセルアレイMCA1、第1の拡散層DL1、第1の共有型拡散層CDL1、第2の拡散層DL2、第2のメモリセルアレイMCA2、第3のメモリセルアレイMCA3、第5の拡散層DL5、第3の共有型拡散層CDL3、第6の拡散層DL6および第4のメモリセルアレイMCA4は、この順番に、一方向に並んで配置されている。同様に、第2および第4の共有型拡散層CDL2およびCDL4に注目するとき、第1のメモリセルアレイMCA1、第3の拡散層DL3、第2の共有型拡散層CDL2、第4の拡散層DL4、第2のメモリセルアレイMCA2、第3のメモリセルアレイMCA3、第7の拡散層DL7、第4の共有型拡散層CDL4、第8の拡散層DL8および第4のメモリセルアレイMCA4は、この順番に、一方向に並んで配置されている。第1のカラム選択信号線YSW1は、第1の拡散層DL1におけるゲート部分と、第1の共有型拡散層CDL1における左側のゲート部分とに接続されている。第2のカラム選択信号線YSW2は、第2の拡散層DL2におけるゲート部分と、第1の共有型拡散層CDL1における右側のゲート部分とに接続されている。第3のカラム選択信号線YSW3は、第3の拡散層DL3におけるゲート部分と、第2の共有型拡散層CDL2における左側のゲート部分とに接続されている。第4のカラム選択信号線YSW4は、第4の拡散層DL4におけるゲート部分と、第2の共有型拡散層CDL2における右側のゲート部分とに接続されている。第5のカラム選択信号線YSW5は、第5の拡散層DL5におけるゲート部分と、第3の共有型拡散層CDL3における左側のゲート部分とに接続されている。第6のカラム選択信号線YSW6は、第6の拡散層DL6におけるゲート部分と、第3の共有型拡散層CDL3における右側のゲート部分とに接続されている。第7のカラム選択信号線YSW7は、第7の拡散層DL7におけるゲート部分と、第4の共有型拡散層CDL4における左側のゲート部分とに接続されている。第8のカラム選択信号線YSW8は、第8の拡散層DL8におけるゲート部分と、第4の共有型拡散層CDL4における右側のゲート部分とに接続されている。バス線BUS1は、上記で説明した第1および第2の共有型拡散層CDL1およびCDL2のそれぞれにおける中央領域に加えて、第5および第7の拡散層DL5およびDL7のそれぞれにおける左端領域と、第6および第8の拡散層DL6およびDL8のそれぞれにおける右端領域とにも接続されている。ダミーバス線DBUS1は、上記で説明した第3および第4の共有型拡散層CDL3およびCDL4のそれぞれにおける中央領域に加えて、第1および第3の拡散層DL1およびDL3のそれぞれにおける左端領域と、第2および第4の拡散層DL2およびDL4のそれぞれにおける右端領域とにも接続されている。第1のビット線BL1は、上記で説明した第1の共有型拡散層CDL1における左端領域に加えて、第5の拡散層DL5における右端領域と、第1および第3のメモリセルアレイMCA1およびMCA3とにも接続されている。第2のビット線BL2は、上記で説明した第1の共有型拡散層CDL1における右端領域に加えて、第6の拡散層DL6における左端領域と、第1および第3のメモリセルアレイMCA1およびMCA3とにも接続されている。第3のビット線BL3は、上記で説明した第2の共有型拡散層CDL2における左端領域に加えて、第7の拡散層DL7における右端領域と、第1および第3のメモリセルアレイMCA1およびMCA3とにも接続されている。第4のビット線BL4は、上記で説明した第2の共有型拡散層CDL2における右端領域に加えて、第8の拡散層DL8における左端領域と、第1および第3のメモリセルアレイMCA1およびMCA3とにも接続されている。第1のダミービット線DBL1は、上記で説明した第3の共有型拡散層CDL3における左端領域に加えて、第1の拡散層DL1における右端領域と、第2および第4のメモリセルアレイMCA2およびMCA4とにも接続されている。第2のダミービット線DBL2は、上記で説明した第3の共有型拡散層CDL1における右端領域に加えて、第2の拡散層DL2における左端領域と、第2および第4のメモリセルアレイMCA2およびMCA4とにも接続されている。第3のダミービット線DBL3は、上記で説明した第4の共有型拡散層CDL4における左端領域に加えて、第3の拡散層DL3における右端領域と、第2および第4のメモリセルアレイMCA2およびMCA4とにも接続されている。第4のダミービット線DBL4は、上記で説明した第4の共有型拡散層CDL4における右端領域に加えて、第4の拡散層DL4における左端領域と、第2および第4のメモリセルアレイMCA2およびMCA4とにも接続されている。図5Aおよび図5Bに示した、本発明の第1の実施形態による半導体集積回路装置の動作について説明する。半導体レイアウトを、図4Aに示した従来技術のものから図5Aに示した本実施形態のものに変更しても、ダイナミック型半導体記憶装置としての機能は変わらない。その上で、本実施形態による効果として、バス線BUS1およびダミーバス線DBUS1に接続される各種拡散層の面積の総和は等しくなっている。したがって、バス線BUS1およびダミーバス線DBUS1は、それぞれにかかる容量負荷において、バランスが取れている。このように、本実施形態によれば、回路面積の節約およびその結果としての製造コストの節約と、対となる配線における容量不可のバランスとを、両立することが可能となる。ここで、図5Aに示した半導体レイアウトにおける反対称性に注目する。図5Aに示した半導体レイアウトのうち、第1および第2のメモリセルアレイMCA1およびMCA2に係る部分を第1ブロックと呼ぶ。同様に、図5Aに示した半導体レイアウトのうち、第3および第4のメモリセルアレイMCA3およびMCA4に係る部分を第2ブロックと呼ぶ。すなわち、第1ブロックは、第1および第2のメモリセルアレイMCA1およびMCA2と、第1~第4の転送回路DQ1~DQ4と、第1~第4のカラム選択信号線YSW1~YSW4と、8個のトランジスタDQ1T1、DQ1T2、DQ2T1、DQ2T2、DQ3T1、DQ3T2、DQ4T1およびDQ4T2と、これらを接続する各配線とを含む。同様に、第2ブロックは、第3および第4のメモリセルアレイMCA3およびMCA4と、第5~第8の転送回路DQ5~DQ8と、第5~第8のカラム選択信号線YSW5~YSW8と、8個のトランジスタDQ5T1、DQ5T2、DQ6T1、DQ6T2、DQ7T1、DQ7T2、DQ8T1およびDQ8T2と、これらを接続する各配線とを含む。このとき、バス線BUS1と、第1ブロックとを接続する配線を、第1配線と呼ぶ。同様に、バス線BUS1と、第2ブロックとを接続する配線を、第2配線と呼ぶ。第1配線は、バス線BUS1と、4つのトランジスタDQ1T1、DQ2T1、DQ3T1およびDQ4T1とを接続している。これら4つのトランジスタは、2つの共有型拡散層CDL1およびCDL2に形成されているので、第1配線の総数は2本である。第2配線は、バス線BUS1と、4つのトランジスタDQ5T1、DQ6T1、DQ7T1およびDQ8T1とを接続している。これら4つのトランジスタは、4つの拡散層DL5~DL8にそれぞれ形成されているので、第2配線の総数は4本である。このように、第1配線と、第2配線とでは、その本数が異なっている。また、ダミーバス線DBUS1と、第1ブロックとを接続する配線を、第3配線と呼ぶ。同様に、バス線BUS1と、第2ブロックとを接続する配線を、第4配線と呼ぶ。第3配線は、ダミーバス線DBUS1と、4つのトランジスタDQ1T2、DQ2T2、DQ3T2およびDQ4T2とを接続している。これら4つのトランジスタは、4つの拡散層DL1~DL4にそれぞれ形成されているので、第3配線の総数は4本である。第4配線は、ダミーバス線DBUS1と、4つのトランジスタDQ5T2、DQ6T2、DQ7T2およびDQ8T2とを接続している。これら4つのトランジスタは、2つの共有型拡散層CDL3およびCDL4に形成されているので、第4配線の総数は2本である。このように、第3配線と、第4配線とでも、その本数が異なっている。このように、図5Aに示した本実施形態による半導体レイアウトでは、第1ブロックおよび第2ブロックと、バス線BUS1およびダミーバス線DBUS1とを接続する第1~第4配線の総数が、反対称の関係にある。言い換えれば、本実施形態による半導体集積回路装置は、反対称の関係にある配線を有する2つのブロックを組み合わせて1つの構成単位とすることで、相補バス線間の容量アンバランスを解消している。このとき、この構成単位を無数に組み合わせることで大容量な記憶装置を形成することが可能である。第2の実施形態図6は、本発明の第2の実施形態による半導体集積回路装置の半導体レイアウトを示す平面図である。図6の半導体レイアウトが実現する回路については、図5Bに示した本発明の第1の実施形態の場合と同じであるので、さらなる詳細な説明を省略する。図6の半導体レイアウトは、図5Aに示した本発明の第1の実施形態の半導体レイアウトに、以下の変更を加えたものに等しい。すなわち、第3~第6の転送回路DQ3~DQ6のそれぞれにおける第1および第2のトランジスタDQ3T1~DQ6T1およびDQ3T2~DQ6T2の位置を交換する。例として、第3の転送回路DQ3における第1および第2のトランジスタDQ3T1およびDQ3T2の位置交換について、より詳細に説明する。第3の転送回路DQ3における第1のトランジスタDQ3T1は、第1の実施形態では第2の共有型拡散層CDL2の左側に形成されている。同じく、第3の転送回路DQ3における第2のトランジスタDQ3T2は、第1の実施形態では第3の拡散層DL3に形成されている。しかし、本実施形態では、第3の転送回路DQ3における第1のトランジスタDQ3T1が第3の拡散層DL3に形成されており、同じく第2のトランジスタDQ3T2が第2の共有型拡散層CDL2の左側に形成されている。この変更に伴い、本実施形態では、本発明の第1の実施形態の場合と比べて、第3の転送回路DQ3における第1のトランジスタDQ3T1におけるソースまたはドレインの一方と、第3のビット線BL3との接続も変更されている。すなわち、第1の実施形態では第2の共有拡散層CDL2の左端に接続されていた第3のビット線BL3が、本実施形態では第3の拡散層DL3の右側に接続されている。同様に、第3の転送回路DQ3における第2のトランジスタDQ3T2におけるソースまたはドレインの一方と、第3のダミービット線DBL3との接続も変更されている。すなわち、第1の実施形態では第3の拡散層DL3の右側に接続されていた第3のダミービット線DBL3が、本実施形態では第2の共有型拡散層の左端に接続されている。さらに、これらの変更に伴い、本実施形態では、本発明の第1の実施形態の場合と比べて、第3の転送回路DQ3と、バス線BUS1との接続も変更されている。すなわち、本発明の第1の実施形態では第2の共有型拡散層CDL2の中央部分に接続されていたバス線BUS1が、本実施形態では第3の拡散層DL3の左側に接続されている。同様に、これらの変更に伴い、本実施形態では、本発明の第1の実施形態の場合と比べて、第3の転送回路DQ3と、ダミーバス線DBUS1との接続も変更されている。すなわち、本発明の第1の実施形態では第3の拡散層DL3の左側に接続されていたダミーバス線DBUS1が、本実施形態では第2の共有型拡散層CDL2の中央部分に接続されている。なお、第3のカラム選択信号線YSW3については、両端の接続先を交換しても、形状や配置に変更は現れない。以上に説明した第3の転送回路DQ3の場合と同様に、本実施形態では、本発明の第1の実施形態の場合と比べて、第4~第6の転送回路DQ4~DQ6のそれぞれにおける第1および第2のトランジスタDQ4T1~DQ6T1およびDQ4T2~DQ6T2の位置が変更されている。また、この変更に伴い、本実施形態では、本発明の第1の実施形態の場合と比べて、第4~第6のビット線BL4~BL6、第4~第6のダミービット線DBL4~DBL6、バス線BUS1およびダミーバス線DBUS1の接続位置も変更されている。本実施形態による半導体集積回路装置の、その他の構成要素、接続関係および動作については、本発明の第1の実施形態の場合と同じであるので、さらなる詳細な説明を省略する。本実施形態によれば、本発明の第1の実施形態の場合に得られる効果に加えて、以下の効果が得られる。図6において、第1および第2のメモリセルアレイMCA1およびMCA2、第1~第4の転送回路DQ1~DQ4ならびにこれらの構成要素に係る配線を、第1の構成単位と呼ぶ。同様に、第3および第4のメモリセルアレイMCA3およびMCA4、第5~第8の転送回路DQ5~DQ8ならびにこれらの構成要素に係る配線を、第2の構成単位と呼ぶ。このとき、第1および第2の構成単位は、全く同じ構成になっている。したがって、本実施形態の半導体レイアウトは、第1または第2の構成単位の一つだけを複数組み合わせるだけで、いかなるサイズにも拡張可能となっている。ただし、見方を変えれば、本実施形態による半導体集積回路装置も、本発明の第1の実施形態と同様の反対称性を有している。すなわち、第1の構成単位のうち、4つのトランジスタDQ1T1、DQ1T2、DQ2T1およびDQ2T2に関係する部分を第1ブロックと捉える。また、4つのトランジスタDQ3T1、DQ3T2、DQ4T1およびDQ4T2に関係する部分を第2ブロックと捉える。この場合、バス線BUS1と、第1ブロックとを接続する第1配線としては、1つの共有型拡散層CDL1に接続されている配線が1本あるだけである。また、バス線BUS1と、第2ブロックとを接続する第2配線としては、2つの拡散層DL1およびDL2に接続されている配線が2本ある。このように、第1配線と、第2配線とでは、その本数が異なっている。同様に、ダミーバス線DBUS1と、第1ブロックとを接続する第3配線としては、2つの拡散層DL3およびDL4に接続されている配線が2本ある。また、ダミーバス線DBUS1と、第2ブロックとを接続する第4配線としては、1つの共有型拡散層CDL2に接続されている配線が1本あるだけである。このように、第3配線と、第4配線とでも、その本数が異なっている。このように、図6に示した半導体レイアウトでも、第1ブロックおよび第2ブロックと、バス線BUS1およびダミーバス線DBUS1とを接続する第1~第4配線の総数が、反対称の関係にある。したがって、本実施形態でも、本発明の第1の実施形態の場合と同じ効果が得られる。第3の実施形態図7は、本発明の第3の実施形態による半導体集積回路装置の半導体レイアウトを示す平面図である。図7の半導体レイアウトが実現する回路については、図5Bに示した本発明の第1の実施形態の場合と同じであるので、さらなる詳細な説明を省略する。図7の半導体レイアウトは、図5Aに示した本発明の第1の実施形態の半導体レイアウトに、以下の変更を加えたものに等しい。すなわち、図5Aにおいて、第1および第3の拡散層DL1およびDL3、または、第2および第4の拡散層DL2およびDL4のように、縦方向に並んだ2つの拡散層を共有化して1つの共有型拡散層に変更する。また、図5Aにおいて、第1および第2の共有型拡散層CDL1およびCDL2のように縦方向に並んだ2つの共有型拡散層についても、さらなる共有化を行って1つの共有型拡散層に変更する。第1の例として、図5Aにおける第1および第4の拡散層DL1およびDL4の共有化して得られる、図7における第1の共有型拡散層CDL1について詳細に説明する。図5Aにおいて第1の拡散層DL1に形成されていた第1の転送回路DQ1における第2のトランジスタDQ1T2は、図7における第1の共有型拡散層CDL1に形成されている。さらに、図5Aにいて第3の拡散層DL3に形成されていた第3の転送回路DQ3における第2のトランジスタDQ3T2も、図7における第1の共有型拡散層CDL1に形成されている。ここで、第1の転送回路DQ1における第2のトランジスタDQ1T2のゲート部分は、L字型に形成されている。このL字型ゲート部分において、一方の端部は、第1の共有型拡散層CDL1から、図7における上方向に突き出している。また、このL字型ゲート部分において、他方の端部は、第1の共有型拡散層CDL1から、図7における右方向に突き出している。その結果、第1の共有型拡散層CDL1の、図7における右上方向の領域が、このL字型ゲート部分によって隔離されている。この右上領域は、第1の転送回路DQ1の第2のトランジスタDQ1T2におけるソースまたはドレインの一方として動作し、第1のダミービット線DBL1が接続されている。同様に、第3の転送回路DQ3における第2のトランジスタDQ3T2のゲート部分も、L字型に形成されている。このL字型ゲート部分において、一方の端部は、第1の共有型拡散層CDL1から、図7における下方向に突き出している。また、このL字型ゲート部分において、他方の端部は、第1の共有型拡散層CDL1から、図7における右方向に突き出している。その結果、第1の共有型拡散層CDL1の、図7における右下方向の領域が、このL字型ゲート部分によって隔離されている。この右下領域は、第3の転送回路DQ3の第2のトランジスタDQ3T2におけるソースまたはドレインの一方として動作し、第3のダミービット線DBL3が接続されている。第1の共有型拡散層CDL1におけるその他の領域は、第1の転送回路DQ1における第2のトランジスタDQ1T2におけるソースまたはドレインの他方として動作する。第1の共有型拡散層CDL1におけるその他の領域は、同時に、第3の転送回路DQ3における第2のトランジスタDQ3T2におけるソースまたはドレインの他方としても動作する。この領域を、共有領域と呼ぶ。この共有領域には、ダミーバス線DBUS1が接続されている。上記に説明した第1の例と同様に、図5Aにおける第2および第4の拡散層DL2およびDL4を共有化して、図7における第3の共有型拡散層CDL3が得られ、図5Aにおける第5および第7の拡散層DL5およびDL7を共有化して、図7における第4の共有型拡散層CDL4が得られ、図5Aにおける第6および第8の拡散層DL6およびDL8を共有化して、図7における第6の共有型拡散層CDL6が得られる。なお、第3の共有型拡散層CDL3の共有領域には、第1の共有型拡散層CDL1の場合と同様に、ダミーバス線DBUS1が接続されている。その一方で、第4および第6の共有型拡散層CDL4およびCDL6のそれぞれにおける共有領域には、バス線BUS1が接続されている。第2の例として、図5Aにおける第1および第2の共有型拡散層CDL1およびCDL2を共有化して得られる、図7における第2の共有型拡散層CDL2について詳細に説明する。図5Aにおいて第1の共有型拡散層CDL1に形成されていた第1および第2の転送回路DQ1およびDQ2のそれぞれにおける第1のトランジスタDQ1T1およびDQ2T1は、図7における第2の共有型拡散層CDL2に形成されている。さらに、図5Aにおいて第2の共有型拡散層CDL2に形成されていた第3および第4の転送回路DQ3およびDQ4のそれぞれにおける第1のトランジスタDQ3T1およびDQ4T1も、図7における第2の共有型拡散層CDL2に形成されている。ここで、第1の転送回路DQ1における第1のトランジスタDQ1T1のゲート部分は、L字型に形成されている。このL字型ゲート部分において、一方の端部は、第2の共有型拡散層CDL2から、図7における上方向に突き出している。また、このL字型ゲート部分において、他方の端部は、第2の共有型拡散層CDL2から、図7における左方向に突き出している。その結果、第2の共有型拡散層CDL2の、図7における左上方向の領域が、このL字型ゲート部分によって隔離されている。この左上領域は、第1の転送回路DQ1の第1のトランジスタDQ1T1におけるソースまたはドレインの一方として動作し、第1のビット線BL1が接続されている。同様に、第2の転送回路DQ2における第1のトランジスタDQ2T1のゲート部分も、L字型に形成されている。このL字型ゲート部分において、一方の端部は、第2の共有型拡散層CDL2から、図7における上方向に突き出している。また、このL字型ゲート部分において、他方の端部は、第2の共有型拡散層CDL2から、図7における右方向に突き出している。その結果、第2の共有型拡散層CDL2の、図7における右上方向の領域が、このL字型ゲート部分によって隔離されている。この右上領域は、第2の転送回路DQ2の第1のトランジスタDQ2T1におけるソースまたはドレインの一方として動作し、第2のビット線BL2が接続されている。同様に、第3の転送回路DQ3における第1のトランジスタDQ3T1のゲート部分も、L字型に形成されている。このL字型ゲート部分において、一方の端部は、第2の共有型拡散層CDL2から、図7における下方向に突き出している。また、このL字型ゲート部分において、他方の端部は、第2の共有型拡散層CDL2から、図7における左方向に突き出している。その結果、第2の共有型拡散層CDL2の、図7における左下方向の領域が、このL字型ゲート部分によって隔離されている。この左下領域は、第3の転送回路DQ3の第1のトランジスタDQ3T1におけるソースまたはドレインの一方として動作し、第3のビット線BL3が接続されている。同様に、第4の転送回路DQ4における第1のトランジスタDQ4T1のゲート部分も、L字型に形成されている。このL字型ゲート部分において、一方の端部は、第2の共有型拡散層CDL2から、図7における下方向に突き出している。また、このL字型ゲート部分において、他方の端部は、第2の共有型拡散層CDL2から、図7における右方向に突き出している。その結果、第2の共有型拡散層CDL2の、図7における右下方向の領域が、このL字型ゲート部分によって隔離されている。この右下領域は、第4の転送回路DQ4の第1のトランジスタDQ4T1におけるソースまたはドレインの一方として動作し、第4のビット線BL4が接続されている。第2の共有拡散層CDL2におけるその他の領域は、第1の転送回路DQ1におけるソースまたはドレインの他方として動作する。この領域は、同時に、第2~第4の転送回路DQ2~DQ4のそれぞれにおけるソースまたはドレインの他方としても動作する。この領域を、共有領域と呼ぶ。この共有領域には、バス線BUS1が接続されている。上記に説明した第2の例と同様に、図5Aにおける第3および第4の共有型拡散層CDL3およびCDL4を共有化して、図7における第5の共有型拡散層CDL5が得られる。ただし、第5の共有型拡散層CDL5の共有領域には、第2の共有型拡散層CDL2の共有領域に接続されていたバス線BUS1の代わりに、ダミーバス線DBUS1が接続されている。本実施形態による半導体集積回路装置の、その他の構成要素、接続関係および動作については、本発明の第1の実施形態の場合と同じであるので、さらなる詳細な説明を省略する。本実施形態によれば、本発明の第1の実施形態の場合に得られる効果に加えて、以下の効果が得られる。すなわち、図5Aまたは図7における横方向のみならず、縦方向にも拡散層の共有化を行うことによって、回路面積のさらなる削減が可能となる。このとき、L字型のトランジスタを導入することによって、回路としての動作は確保されている。本実施形態による半導体集積回路装置も、本発明の第1の実施形態の場合と同様に、反対称性を有している。ここで、本実施形態においても、第1ブロックおよび第2ブロックを、本発明の第1の実施形態の場合と同様に定義するものとする。ただし、バス線BUS1と、第1ブロックとを接続する第1配線は、1つの共有型拡散層CDL2に接続された一本だけである。また、バス線BUS1と、第2ブロックとを接続する第2配線は、2つの共有型拡散層CDL4およびCDL6に接続された2本だけである。さらに、ダミーバス線DBUS1と、第1ブロックとを接続する第3配線は、2つの共有型拡散層CDL1およびCDL3に接続された2本だけである。また、ダミーバス線DBUS1と、第2ブロックとを接続する第4配線は、1つの共有型拡散層CDL5に接続された一本だけである。このように、第1配線と、第2配線とでは、その本数が異なる。同様に、第3配線と、第4配線とでも、その本数が異なる。すなわち、図7で示した本実施形態による半導体レイアウトでは、第1ブロックおよび第2ブロックと、バス線BUS1およびダミーバス線DBUS1とを接続する第1~第4配線の総数が、反対称の関係にある。したがって、本実施形態でも、本発明の第1の実施形態の場合と同じ効果が得られる。第4の実施形態図8は、本発明の第4の実施形態による半導体集積回路装置の半導体レイアウトを示す平面図である。図8の半導体レイアウトが実現する回路については、図5Bに示した本発明の第1の実施形態の場合と同じであるので、さらなる詳細な説明を省略する。本発明の第1~第3の実施形態では、いわゆるオーブンビット線方式のセンスアンプを扱ったが、本実施形態では、いわゆる折り返し型ビット線方式のセンスアンプを扱う。したがって、本発明の第1~第3の実施形態では1つのメモリセルアレイに最大で合計2本のビット線またはダミービット線が接続されていたが、本実施形態では1つのメモリセルアレイに最大で合計4本のビット線またはダミービット線が接続されている。また、本発明の第1~第3の実施形態では隣接する2つのメモリセルアレイが2つの拡散層または2つの共有型拡散層の間に配置されていたが、本実施形態では、2つの共有型拡散層の間に配置されたメモリセルアレイの数は1つである。図8に示す本実施形態による半導体レイアウトは、図7に示した本発明の第2の実施形態による半導体レイアウトに、以下の変更を加えたものに等しい。すなわち、まず、上記のとおり、図7では隣接していた第2および第3のメモリセルアレイMCA2およびMCA3を、図8では1つのメモリセルアレイMCA2に置き換える。この変更に伴い、図7における第4のメモリセルアレイMCA4を、図8では第3のメモリセルアレイMCA3とする。さらに、第1~第4のビット線BL1~BL4および第1~第4のダミービット線DBL1~DBL4の、各メモリセルアレイとの接続を変更する。このとき、第1~第4のビット線BL1~BL4、第1~第4のダミービット線DBL1~DBL4、バス線BUS1およびダミーバス線DBUS1の、各共有型拡散層との接続関係は、図7に示した本発明の第3の実施形態の場合と同じである。第1の例として、第1~第3の共有型拡散層CDL1~CDL3に一方の端部が接続された各配線における他方の端部の接続先について詳細に説明する。第2の共有型拡散層CDL2における左上領域に一方の端部が接続された第1のビット線BL1の他方の端部は、第1のメモリセルアレイMCA1に接続されている。第2の共有型拡散層CDL2における右上領域に一方の端部が接続された第2のビット線BL2の他方の端部は、第2のメモリセルアレイMCA2に接続されている。第2の共有型拡散層CDL2における左下領域に一方の端部が接続された第3のビット線BL3の他方の端部は、第1のメモリセルアレイMCA1に接続されている。第2の共有型拡散層CDL2における右下領域に一方の端部が接続された第4のビット線BL4の他方の端部は、第2のメモリセルアレイMCA2に接続されている。第1の共有型拡散層CDL1における右上領域に一方の端部が接続された第1のダミービット線DBL1の他方の端部は、第1のメモリセルアレイMCA1に接続されている。第3の共有型拡散層CDL3における左上領域に一方の端部が接続された第2のダミービット線DBL2の他方の端部は、第2のメモリセルアレイMCA2に接続されている。第1の共有型拡散層CDL1における右下領域に一方の端部が接続された第3のダミービット線DBL3の他方の端部は、第1のメモリセルアレイMCA1に接続されている。第3の共有型拡散層CDL3における左下領域に一方の端部が接続された第4のダミービット線DBL4の他方の端部は、第2のメモリセルアレイMCA2に接続されている。第2の共有型拡散層CDL2における共有領域には、バス線BUS1が接続されている。第1および第3の共有型拡散層CDL1およびCDL3のそれぞれにおける共有領域には、ダミーバス線DBUS1が接続されている。第2の例として、第4~第6の共有型拡散層CDL4~CDL6に一方の端部が接続された各配線における他方の端部の接続先について詳細に説明する。第5の共有型拡散層CDL5における左上領域に一方の端部が接続された第1のダミービット線DBL1の他方の端部は、第2のメモリセルアレイMCA2に接続されている。第5の共有型拡散層CDL5における右上領域に一方の端部が接続された第2のダミービット線DBL2の他方の端部は、第3のメモリセルアレイMCA3に接続されている。第5の共有型拡散層CDL5における左下領域に一方の端部が接続された第3のダミービット線DBL3の他方の端部は、第2のメモリセルアレイMCA2に接続されている。第5の共有型拡散層CDL5における右下領域に一方の端部が接続された第4のダミービット線DBL4の他方の端部は、第3のメモリセルアレイMCA3に接続されている。第4の共有型拡散層CDL4における右上領域に一方の端部が接続された第1のビット線BL1の他方の端部は、第2のメモリセルアレイMCA2に接続されている。第6の共有型拡散層CDL6における左上領域に一方の端部が接続された第2のビット線BL2の他方の端部は、第3のメモリセルアレイMCA3に接続されている。第4の共有型拡散層CDL4における右下領域に一方の端部が接続された第3のビット線BL3の他方の端部は、第2のメモリセルアレイMCA2に接続されている。第6の共有型拡散層CDL6における左下領域に一方の端部が接続された第4のビット線BL4の他方の端部は、第3のメモリセルアレイMCA3に接続されている。第5の共有型拡散層CDL5における共有領域には、ダミーバス線DBUS1が接続されている。第4および第6の共有型拡散層CDL4およびCDL6のそれぞれにおける共有領域には、バス線BUS1が接続されている。なお、図8では、第1のメモリセルアレイMCA1において、第1~第4のダミービット線DBL1~DBL4との接続関係が省略されている。しかし、これはあくまでも、半導体レイアウトの端部における例であって、本発明を限定するものではない。本実施形態による半導体集積回路装置における、その他の構成要素、接続関係および動作については、本発明の第3の実施形態と同様であるので、さらなる詳細な説明を省略する。本実施形態による半導体レイアウトにおいて、第2のメモリセルアレイMCA2および第1~第3の共有型拡散層CDL1~CDL3を、第1の構成単位と呼ぶ。また、第3のメモリセルアレイMCA3および第4~第6の共有型拡散層CDL4~CDL6を、第2の構成単位と呼ぶ。これら第1および第2の構成単位を、図8における横方向に交互に配置することで、配線対であるバス線BUS1およびダミーバス線DBUS1における容量負荷のバランスが取れる。本実施形態によれば、本発明の第1~第3の実施形態にようにオープンビット線方式のセンスアンプを用いる場合のみならず、折り返し型ビット線方式のセンスアンプを用いる場合でも、回路面積の削減と、配線対間の容量負荷のバランスとが両立可能となる。本実施形態による半導体集積回路装置も、本発明の第3の実施形態の場合と同様に、反対称性を有している。ただし、本実施形態では、第1ブロックに含まれるメモリセルアレイが、第1のメモリセルアレイMCA1と、第2のメモリセルアレイMCA2の一部とであることと、第2ブロックに含まれるメモリセルアレイが、第2のメモリセルアレイMCA2の一部と、第3のメモリセルアレイMCA3とであることとが、本発明の第3の実施形態とは異なる。本実施形態による半導体集積回路装置における反対称性に係るその他の特徴および効果については、本発明の第3の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。第5の実施形態図9は、本発明の第4の実施形態による半導体集積回路装置の半導体レイアウトを示す平面図である。図9の半導体レイアウトが実現する回路については、図5Bに示した本発明の第1の実施形態の場合と同じであるので、さらなる詳細な説明を省略する。図9の半導体レイアウトは、本発明の第4の実施形態では図8の横方向に並べられている第1および第2の構成単位を、縦方向に並べ替えたものに等しい。すなわち、図9に示す本実施形態による第1および第2のメモリセルアレイMCA1およびMCA2は、図8に示した本発明の第4の実施形態による第1および第2のメモリセルアレイMCA1およびMCA2に等しい。また、図9に示す本実施形態による第1~第3の共有型拡散層は、図8に示した本発明の第4の実施形態による第1~第3の共有型拡散層に等しい。同様に、図9における第3および第4のメモリセルアレイMCA3およびMCA4は、図8に示した本発明の第4の実施形態による第2および第3のメモリセルアレイMCA2およびMCA3に等しい。図9に示す本実施形態による第4~第6の共有型拡散層は、図8に示した本発明の第4の実施形態による第4~第6の共有型拡散層に等しい。さらに、図9に示す本実施形態によるバス線BUS1も、図8に示した本発明の第4の実施形態と同様に、第2、第4および第6の共有型拡散層CDL2、CDL4およびCDL6に接続されている。また、図9に示す本実施形態によるダミーバス線DBUS1も、図8に示した本発明の第4の実施形態と同様に、第1、第3および第5の共有型拡散層CDL1、CDL3およびCDL5に接続されている。なお、図9では、第1および第3のメモリセルアレイMCA1およびMCA3において、第1~第4のダミービット線DBL1~DBL4との接続関係が省略されている。しかし、これはあくまでも、半導体レイアウトの端部における例であって、本発明を限定するものではない。本実施形態による半導体集積回路装置における、その他の構成要素、接続関係および動作については、本発明の第4の実施形態と同様であるので、さらなる詳細な説明を省略する。本実施形態によれば、本発明の第4の実施形態の場合と同様の効果が得られる。ただし、本発明の第4の実施形態では第1および第2の構成単位を図8における横方向に交互に配置するところを、本実施形態では図9の縦方向に交互に配置する。したがって、本実施形態による半導体集積回路装置も、本発明の第4の実施形態と同様に、反対称性を有している。ただし、本実施形態では、第1ブロックに含まれるメモリセルアレイが、第1のメモリセルアレイMCA1と、第2のメモリセルアレイMCA2の一部とであることと、第2ブロックに含まれるメモリセルアレイが、第3のメモリセルアレイMCA3と、第4のメモリセルアレイMCA4の一部とであることとが、本発明の第4の実施形態とは異なる。本実施形態による半導体集積回路装置における反対称性に係るその他の特徴および効果については、本発明の第4の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。第6の実施形態図10は、本発明の第4の実施形態による半導体集積回路装置の半導体レイアウトを示す平面図である。図10の半導体レイアウトが実現する回路については、図5Bに示した本発明の第1の実施形態の左側半分、すなわち第1~第4の転送回路DQ1~DQ4に係る部分と同じであるので、さらなる詳細な説明を省略する。図10の半導体レイアウトは、第1および第2のメモリセルアレイMCA1およびMCA2と、第1および第2の共有型拡散層CDL1およびCDL2と、第1~第4のビット線BL1~BL4と、第1~第4のダミービット線DBL1~DBL4と、第1~第4のカラム選択信号線YSW1~YSW4と、バス線BUS1と、ダミーバス線とDBUS1とを具備している。第1の共有型拡散層CDL1には、第1~第4の転送回路DQ1~DQ4のそれぞれにおける第1のトランジスタDQ1T1~DQ4T1が形成されている。ここで、第1~第4の転送回路DQ1~DQ4のそれぞれにおける第1のトランジスタDQ1T1~DQ4T1における各ゲート部分は、L字型に形成されている。第1の転送回路DQ1における第1のトランジスタDQ1T1のL字型ゲート部分において、一方の端部は、第1の共有型拡散層CDL1から、図10における上方向に突き出している。また、このL字型ゲート部分において、他方の端部は、同じく左方向に突き出している。その結果、第1の共有型拡散層CDL1の、図10における左上方向の領域が、このL字型ゲート部分によって隔離されている。この左上領域は、第1の転送回路DQ1の第1のトランジスタDQ1T1におけるソースまたはドレインの一方として動作し、第1のビット線BL1が接続されている。第1のビット線BL1は、第1のメモリセルアレイMCA1にも接続されている。第2の転送回路DQ2における第1のトランジスタDQ2T1のL字型ゲート部分において、一方の端部は、第1の共有型拡散層CDL1から、図10における上方向に突き出している。また、このL字型ゲート部分において、他方の端部は、同じく右方向に突き出している。その結果、第1の共有型拡散層CDL1の、図10における右上方向の領域が、このL字型ゲート部分によって隔離されている。この右上領域は、第2の転送回路DQ2の第1のトランジスタDQ2T1におけるソースまたはドレインの一方として動作し、第2のビット線BL2が接続されている。第2のビット線BL2は、第2のメモリセルアレイMCA2にも接続されている。第3の転送回路DQ3における第1のトランジスタDQ3T1のL字型ゲート部分において、一方の端部は、第1の共有型拡散層CDL1から、図10における下方向に突き出している。また、このL字型ゲート部分において、他方の端部は、同じく左方向に突き出している。その結果、第1の共有型拡散層CDL1の、図10における左下方向の領域が、このL字型ゲート部分によって隔離されている。この左下領域は、第3の転送回路DQ3の第1のトランジスタDQ3T1におけるソースまたはドレインの一方として動作し、第3のビット線BL3が接続されている。第3のビット線BL3は、第1のメモリセルアレイMCA1にも接続されている。第4の転送回路DQ4における第1のトランジスタDQ4T1のL字型ゲート部分において、一方の端部は、第1の共有型拡散層CDL1から、図10における下方向に突き出している。また、このL字型ゲート部分において、他方の端部は、同じく右方向に突き出している。その結果、第1の共有型拡散層CDL1の、図10における右下方向の領域が、このL字型ゲート部分によって隔離されている。この右下領域は、第4の転送回路DQ4の第1のトランジスタDQ4T1におけるソースまたはドレインの一方として動作し、第4のビット線BL4が接続されている。第4のビット線BL4は、第2のメモリセルアレイMCA2にも接続されている。第1の共有型拡散層CDL1におけるその他の領域は、第1~第4の転送回路DQ1~DQ4のそれぞれにおける第1のトランジスタDQ1T1~DQ4T1のそれぞれにおけるソースまたはドレインの他方として共有されて動作する。この領域を、共有領域と呼ぶ。この共有領域には、バス線BUS1が接続されている。同様に、第1の転送回路DQ1における第2のトランジスタDQ1T2のL字型ゲート部分において、一方の端部は、第2の共有型拡散層CDL2から、図10における上方向に突き出している。また、このL字型ゲート部分において、他方の端部は、同じく右方向に突き出している。その結果、第2の共有型拡散層CDL2の、図10における右上方向の領域が、このL字型ゲート部分によって隔離されている。この右上領域は、第1の転送回路DQ1の第2のトランジスタDQ1T2におけるソースまたはドレインの一方として動作し、第1のダミービット線DBL1が接続されている。第1のダミービット線DBL1は、第1のメモリセルアレイMCA1にも接続されている。第2の転送回路DQ2における第2のトランジスタDQ2T2のL字型ゲート部分において、一方の端部は、第2の共有型拡散層CDL2から、図10における上方向に突き出している。また、このL字型ゲート部分において、他方の端部は、同じく左方向に突き出している。その結果、第2の共有型拡散層CDL2の、図10における左上方向の領域が、このL字型ゲート部分によって隔離されている。この左上領域は、第2の転送回路DQ2の第2のトランジスタDQ2T2におけるソースまたはドレインの一方として動作し、第2のダミービット線DBL2が接続されている。第2のダミービット線DBL2は、第2のメモリセルアレイMCA2にも接続されている。第3の転送回路DQ3における第2のトランジスタDQ3T2のL字型ゲート部分において、一方の端部は、第2の共有型拡散層CDL2から、図10における下方向に突き出している。また、このL字型ゲート部分において、他方の端部は、同じく右方向に突き出している。その結果、第2の共有型拡散層CDL2の、図10における右下方向の領域が、このL字型ゲート部分によって隔離されている。この右下領域は、第3の転送回路DQ3の第2のトランジスタDQ3T2におけるソースまたはドレインの一方として動作し、第3のダミービット線DBL3が接続されている。第3のダミービット線DBL3は、第1のメモリセルアレイMCA1にも接続されている。第4の転送回路DQ4における第2のトランジスタDQ4T2のL字型ゲート部分において、一方の端部は、第2の共有型拡散層CDL2から、図10における下方向に突き出している。また、このL字型ゲート部分において、他方の端部は、同じく左方向に突き出している。その結果、第2の共有型拡散層CDL2の、図10における左下方向の領域が、このL字型ゲート部分によって隔離されている。この左下領域は、第4の転送回路DQ4の第2のトランジスタDQ4T2におけるソースまたはドレインの一方として動作し、第4のダミービット線DBL4が接続されている。第4のダミービット線DBL4は、第2のメモリセルアレイMCA2にも接続されている。第2の共有型拡散層CDL2におけるその他の領域は、第1~第4の転送回路DQ1~DQ4のそれぞれにおける第2のトランジスタDQ1T2~DQ4T2のそれぞれにおけるソースまたはドレインの他方として共有されて動作する。この領域を、共有領域と呼ぶ。この共有領域には、ダミーバス線DBUS1が接続されている。第1のカラム選択信号線YSW1は、第1の転送回路DQ1における第1および第2のトランジスタDQ1T1およびDQ1T2のそれぞれにおける、L字型ゲート部分の上方向の突き出し部分を接続している。第2のカラム選択信号線YSW2は、第2の転送回路DQ2における第1および第2のトランジスタDQ2T1およびDQ2T2のそれぞれにおける、L字型ゲート部分の上方向の突き出し部分を接続している。第3のカラム選択信号線YSW3は、第3の転送回路DQ3における第1および第2のトランジスタDQ3T1およびDQ3T2のそれぞれにおける、L字型ゲート部分の下方向の突き出し部分を接続している。第4のカラム選択信号線YSW4は、第4の転送回路DQ4における第1および第2のトランジスタDQ4T1およびDQ4T2のそれぞれにおける、L字型ゲート部分の下方向の突き出し部分を接続している。なお、図10において、第1のメモリセルアレイMCA1には、第2のビット線BL2、第2のダミービット線DBL2、第4のビット線BL4および第4のダミービット線DBL4が接続されていない。これはあくまでも第1のメモリセルアレイMCA1が端部に配置された場合の例であって、本発明を限定するものではない。本実施形態の半導体レイアウトによれば、本発明の第1~第5の実施形態よりさらに、回路面積の削減が可能である。さらに、本実施形態の半導体レイアウトによれば、半導体集積回路装置の対象構成単位が、本発明の第1~第5の実施形態の半分で済む。すなわち、第1および第2の共有型拡散層CDL1およびCDL2ならびに第1または第2のメモリセルアレイMCA1またはMCA2の一方を構成単位とする。この構成単位を図10における横方向に並べるだけで、配線対であるバス線BUS1およびダミーバス線DBUS1の容量負荷のバランスが取れる。その一方で、本実施形態では、本発明の第1~第5の実施形態と比べて、各ビット線および各ダミービット線の長さにおけるばらつきが目立つ。しかし、各メモリセルアレイの、図10における横方向のサイズは、実際には各共有型拡散層よりもずっと大きいので、これらのばらつきは誤差範囲に収まる。なお、本発明の各実施形態による半導体レイアウトは、技術的に矛盾しない範囲において自由に組み合わせることが可能である。