半導体基板と、前記半導体基板の表面に形成され、110面である側面を有するフィンと、前記フィンの側面に形成されたゲート絶縁膜と、前記フィンの側面および上面に、前記ゲート絶縁膜を介して形成されたゲート電極と、前記フィンの側面に、フィン高さ方向に沿って順に形成された複数のエピタキシャル層とを備え、前記フィンは、前記半導体基板上に交互に積層された1層以上の第1半導体層と1層以上の第2半導体層とを含み、前記エピタキシャル層は、個々の前記第2半導体層の側面に形成されており、前記フィン内において、前記第1半導体層の側面は、前記第2半導体層の側面に対し後退しており、前記フィン内において、前記第1半導体層の側面が後退している領域に、絶縁膜が埋め込まれている、半導体装置。半導体基板と、前記半導体基板の表面に形成され、110面である側面を有するフィンと、前記フィンの側面に形成されたゲート絶縁膜と、前記フィンの側面および上面に、前記ゲート絶縁膜を介して形成されたゲート電極と、前記フィンの側面に、フィン高さ方向に沿って順に形成された複数のエピタキシャル層と、を備える半導体装置。前記フィンは、前記半導体基板上に交互に積層された1層以上の第1半導体層と1層以上の第2半導体層とを含み、前記エピタキシャル層は、個々の前記第2半導体層の側面に形成されている、請求項2に記載の半導体装置。前記エピタキシャル層はさらに、個々の前記第1半導体層の側面に形成されている、請求項3に記載の半導体装置。前記フィン内において、前記第1半導体層の側面は、前記第2半導体層の側面に対し後退している、請求項3に記載の半導体装置。前記フィン内において、前記第1半導体層の側面が後退している領域に、絶縁膜が埋め込まれている、請求項5に記載の半導体装置。前記フィンは、前記半導体基板上に交互に積層された1層以上の絶縁膜と1層以上の半導体層とを含み、前記エピタキシャル層は、個々の前記半導体層の側面に形成されている、請求項2に記載の半導体装置。半導体基板の表面に、110面である側面を有するフィンを形成し、前記フィンの側面および上面に、前記フィンの側面のゲート絶縁膜を介して、ゲート電極を形成し、前記フィンを絶縁膜で覆い、前記絶縁膜の上面の高さを低くする処理と、前記フィンの側面に1つのエピタキシャル層を形成する処理とを交互に繰り返すことにより、前記フィンの側面に、フィン高さ方向に沿って複数のエピタキシャル層を順に形成する、半導体装置の製造方法。FinFETの隣接するフィン同士のショートを回避しつつ、エピタキシャル層の表面積を広く確保することが可能な半導体装置およびその製造方法を提供する。一の実施形態による半導体装置は、半導体基板と、前記半導体基板の表面に形成され、110面である側面を有するフィンとを備える。さらに、前記装置は、前記フィンの側面に形成されたゲート絶縁膜と、前記フィンの側面および上面に、前記ゲート絶縁膜を介して形成されたゲート電極とを備える。さらに、前記装置は、前記フィンの側面に、フィン高さ方向に沿って順に形成された複数のエピタキシャル層を備える。また、別の実施形態による半導体装置の製造方法では、半導体基板の表面に、110面である側面を有するフィンを形成する。さらに、前記方法では、前記フィンの側面および上面に、前記フィンの側面のゲート絶縁膜を介して、ゲート電極を形成する。さらに、前記方法では、前記フィンを絶縁膜で覆う。さらに、前記方法では、前記絶縁膜の上面の高さを低くする処理と、前記フィンの側面に1つのエピタキシャル層を形成する処理とを交互に繰り返すことにより、前記フィンの側面に、フィン高さ方向に沿って複数のエピタキシャル層を順に形成する。以下、本発明の実施形態を、図面を参照して説明する。第1実施形態図1は、第1実施形態の半導体装置の構造を示す平面図と断面図である。図1は、半導体装置の平面構造を示す平面図に相当し、図1、図1はそれぞれ、図1に示すI-I’線、J-J’線に沿った断面図に相当する。図1の半導体装置は、FinFETの構成要素として、半導体基板101と、フィン111と、ハードマスク層121と、ゲート絶縁膜131と、ゲート電極132と、キャップ層133と、側壁絶縁膜134と、エピタキシャル層141と、シリサイド層142を備えている。半導体基板101は、例えばシリコン基板である。図1には、半導体基板101の主面に平行で、互いに垂直なX方向およびY方向と、半導体基板101の主面に垂直なZ方向が示されている。図1にはさらに、半導体基板101の表面に、フィン111を部分的に埋め込むように形成された素子分離絶縁膜102が示されている。素子分離絶縁膜102は、例えばシリコン酸化膜である。フィン111は、半導体基板101の表面に形成されている。図1には、FinFETを構成する2本のフィン111が示されている。これらのフィン111は、Y方向に延びており、X方向に互いに隣接している。Z方向は、これらのフィン111のフィン高さ方向に相当する。なお、本実施形態のフィン111は、半導体基板101の表面部分をエッチングすることで形成される。図1に示す符号S1は、フィン111の側面を示す。側面S1は、110面に相当する。また、符号H1は、フィン111の高さを示し、符号H2は、フィン111の、素子分離絶縁膜102から露出した部分の高さを示す。高さH2は、例えば50nm以上である。また、符号Wは、フィン111のX方向の幅を示す。ハードマスク層121は、フィン111の上面に形成されている。ハードマスク層121は、例えばシリコン窒化膜である。ゲート絶縁膜131は、図1に示すように、フィン111の側面に形成されている。また、ゲート電極132は、フィン111の側面および上面に、ゲート絶縁膜131とハードマスク層121を介して形成されている。ゲート絶縁膜131は、例えばシリコン酸化膜である。また、ゲート電極132は、例えばポリシリコン層である。キャップ層133は、ゲート電極132の上面に形成されている。また、側壁絶縁膜134は、図1に示すように、ゲート電極132とキャップ層133のY方向の側面に形成されている。キャップ層133は、例えばシリコン窒化膜である。また、側壁絶縁膜134は、例えばシリコン窒化膜である。図1が、ゲート絶縁膜131とゲート電極132を横切るI-I’線でフィン111を切断した断面を示すのに対し、図1は、フィン111内のS/Dソース/ドレイン領域を横切るJ-J’線でフィン111を切断した断面を示す。エピタキシャル層141は、図1に示すように、三角形の断面形状を有しており、フィン111の側面S1に形成されている。本実施形態では、フィン111の各側面S1に、3個のエピタキシャル層141が、Z方向に沿って順に形成されている。エピタキシャル層141は、例えばシリコン層である。図1に示す符号S2は、エピタキシャル層141のファセット面を示す。ファセット面S2は、111面に相当する。また、符号Tは、エピタキシャル層141の厚さ、すなわち、フィン111の側面S1からエピタキシャル層141の頂点までの距離を示す。本実施形態における厚さTは、15~25nm、例えば20nmである。なお、本実施形態では、フィン111の各側面S1に、3個のエピタキシャル層141が形成されているが、各側面S1のエピタキシャル層141の個数は、2個でもよいし、4個以上でもよい。シリサイド層142は、エピタキシャル層141内のファセット面S2付近に形成されている。本実施形態におけるシリサイド層142の厚さは、5~15nm、例えば10nmである。各エピタキシャル層141は、その全体がシリサイド化されていてもよいし、その一部分のみがシリサイド化されていてもよい。また、各エピタキシャル層141は、シリサイド化されていなくてもよい。以上のように、本実施形態では、フィン111の各側面S1に、複数のエピタキシャル層141が、Z方向に沿って順に形成されている。このような構成には、フィン111の各側面S1に1個のエピタキシャル層141のみを形成する場合に比べて、次のような利点がある。以下、前者の構造を分割エピタキシャル層構造と呼び、後者の構造を単一エピタキシャル層構造と呼ぶことにする。分割エピタキシャル層構造には、第1に、隣接するフィン111同士のショートを回避できるという利点がある。図1では、各側面S1に3個のエピタキシャル層141を形成する場合のエピタキシャル層141の厚さが、Tで示されている。この分割エピタキシャル層構造を単一エピタキシャル層構造に置き換えた場合、エピタキシャル層141の厚さは3×Tとなる。このように、単一エピタキシャル層構造では、エピタキシャル層141の厚さが厚い。そのため、フィン高さの高いフィン111の側面S1に、SEGSelectiveEpitaxialGrowthによりエピタキシャル層141を形成すると、十分にSEGが進む前に、隣接するフィン111のエピタキシャル141層同士がショートしてしまう。これに対し、分割エピタキシャル層構造では、エピタキシャル層141の分割数を十分に大きくすることで、隣接するフィン111のエピタキシャル141層同士のショートを回避することができる。分割エピタキシャル層構造には、第2に、エピタキシャル層141の表面積を広く確保できるという利点がある。図1の分割エピタキシャル層構造の場合、各側面S1のエピタキシャル層141の表面積は、6×T/cosθ/2×各フィンの長さで表される。ただし、θは、エピタキシャル層141の頂点の角度を示す。この表面積は、単一エピタキシャル層構造の場合の表面積と同じである。一方、単一エピタキシャル層構造を作製する際に、SEGを途中で止めると、表面積はこれらの値よりも小さくなる。このように、分割エピタキシャル層構造によれば、十分にSEGが進んだ単一エピタキシャル層構造の場合の表面積に等しい、広い表面積を確保することができる。よって、本実施形態によれば、隣接するフィン111同士のショートを回避しつつ、エピタキシャル層141の表面積を広く確保することができる。本実施形態のFinFETは、例えば、SpinTorqueTransfer型のMRAMMagneticRandomAccessMemoryなどの半導体メモリ用のセルアレイトランジスタとして使用可能である。このような半導体メモリでは、ロジックLSI用のトランジスタよりも小さいフットプリントで、ロジックLSI用のトランジスタ並みの性能が要求される。本実施形態によれば、フィン高さを高く設定しつつ、エピタキシャル層141の表面積を広く確保できるため、高集積、高性能のトランジスタを実現することができる。1第1実施形態の半導体装置の製造方法次に、図2~図19を参照し、第1実施形態の半導体装置の製造方法を説明する。図2~図19は、第1実施形態の半導体装置の製造方法を示す断面図である。図2、図3、図19は、I-I’線に沿った断面図に相当し、図2、図3、図19は、J-J’線に沿った断面図に相当する。まず、半導体基板101上にハードマスク層121を堆積する図2。次に、リソグラフィとRIEReactiveIonEtchingにより、ハードマスク層121を、フィン111を形成するためのマスクパターンに加工する図2。次に、図3に示すように、ハードマスク層121をマスクとするRIEにより、半導体基板101の表面部分をエッチングする。その結果、半導体基板101の表面に、フィン111が形成される。なお、フィン111は、側面S1が110面となるように形成される。次に、半導体基板101上の全面に、素子分離絶縁膜102の材料となる絶縁膜102を堆積する図4。次に、CMPChemicalMechanicalPolishingにより、この絶縁膜102の表面を平坦化し、絶縁膜102をフィン111間に埋め込む図4。次に、図5に示すように、ウェットエッチングにより、絶縁膜102の表面を後退させる。その結果、STIShallowTrenchIsolation絶縁膜である素子分離絶縁膜102が形成される。次に、図6に示すように、熱酸化により、フィン111の側面に、ゲート絶縁膜131用の絶縁膜131を形成する。次に、図7に示すように、半導体基板101上の全面に、ゲート電極132用の電極材132と、キャップ層133を順に堆積する。次に、図8に示すように、キャップ層133を加工してゲート電極132のハードマスクを形成した後、RIEにより、電極材132をエッチングして、ゲート電極132を形成する。図8にて、電極材132が除去されている点に留意されたい。次に、図9に示すように、ウェットエッチングにより、S/D領域のフィン側面の絶縁膜131を除去する。図9にて、絶縁膜131が除去されている点に留意されたい。このようにして、フィン111の側面および上面に、ゲート絶縁膜131とハードマスク層121を介して、ゲート電極132が形成される。次に、図10に示すように、CVDChemicalVaporDepositionとRIEにより、フィン111のX方向の側面と、ゲート電極132とキャップ層133のY方向の側面とに、側壁絶縁膜134を形成する。前者の側壁絶縁膜134は図10に、後者の側壁絶縁膜134は図1に示されている。前者の側壁絶縁膜134は、図11に示すように、RIEのオーバーエッチングにより除去される。次に、半導体基板101上の全面に、エピタキシャル層141の形成処理に利用するための絶縁膜151を堆積する図12。その結果、フィン111が絶縁膜151で覆われる。絶縁膜151は、例えばシリコン酸化膜である。次に、図13に示すように、ウェットエッチングまたはRIEにより、絶縁膜151の上面の高さが低くなるよう、絶縁膜151の上面を後退させる。その結果、フィン111の一部分が露出する。次に、図14に示すように、SEGにより、露出したフィン111の各側面S1に、1つのエピタキシャル層141を形成する。次に、図13の工程と同様の後退処理と、図14の工程と同様のエピタキシャル成長処理を、再度実行する図15、図16。その結果、フィン111の各側面S1に、2つ目のエピタキシャル層141が形成される。次に、これらの後退処理とエピタキシャル成長処理を、さらにもう一度実行する図17、図18。その結果、フィン111の各側面S1に、3つ目のエピタキシャル層141が形成される。このように、本実施形態では、絶縁膜151の上面を後退させる後退処理と、エピタキシャル層141を形成するエピタキシャル成長処理を、交互に繰り返し実行する。その結果、フィン111の各側面S1に、複数のエピタキシャル層141が、Z方向に沿って順に形成される。次に、図19に示すように、各エピタキシャル層141内にシリサイド層142を形成する。この際、各エピタキシャル層141内の全体をシリサイド化してもよいし、各エピタキシャル層141内の一部分のみをシリサイド化してもよい。また、図19の工程は、省略してもよい。その後、本実施形態では、種々の層間絶縁膜、コンタクトプラグ、ビアプラグ、配線層などを形成する処理を行う。こうして、図1の半導体装置が製造される。なお、フィン111の各側面S1のエピタキシャル層141の厚さTは、ほぼ均一でもよいし、不均一でもよい。厚さTは、後退処理における絶縁膜151の後退量を調整することで制御することが可能である。厚さTを不均一にする場合には、例えば、エピタキシャル層141が低い位置にあるほど、その厚さTを厚く設定する。このような構造には、例えば、フィン111間への層間絶縁膜の埋め込みが容易になるという利点がある。2第1実施形態の効果最後に、第1実施形態の効果について説明する。以上のように、本実施形態では、フィン111の各側面S1に、フィン高さ方向に沿って複数のエピタキシャル層141を順に形成する。よって、本実施形態によれば、隣接するフィン111同士のショートを回避しつつ、エピタキシャル層141の表面積を広く確保することが可能となる。本実施形態によれば、フィン高さを高く設定しつつ、エピタキシャル層141の表面積を広く確保できるため、高集積、高性能のトランジスタを実現することが可能となる。第2実施形態図20は、第2実施形態の半導体装置の構造を示す平面図と断面図である。図20は、半導体装置の平面構造を示す平面図に相当し、図20、図20はそれぞれ、図20に示すI-I’線、J-J’線に沿った断面図に相当する。本実施形態では、各フィン111は、半導体基板101の突出部分と、この突出部分上に交互に積層された1層以上のSiGeシリコンゲルマニウム層201と1層以上のSiシリコン層202とを含んでいる。SiGe層201とSi層202は、それぞれ第1、第2半導体層の例である。本実施形態では、SiGe層201の膜厚は、Si層202の膜厚よりも薄く設定されている。符号S3、S4、S5はそれぞれ、半導体基板101の突出部分、SiGe層201、Si層202の側面を示す。これらの側面S3~S5は、110面に相当する。このような積層型のフィン構造によれば、フィン111内のチャネル領域に対し、Y方向、すなわちS/D方向に平行なストレスを印加することができる。よって、本実施形態によれば、チャネル領域内のキャリア移動度を高くし、FinFETの性能をさらに向上させることができる。本実施形態では、フィン111の各側面が、1つの側面S3と、2つの側面S4と、2つの側面S5により構成されている。そして、側面S3、S5のそれぞれに、1つのエピタキシャル層141が形成されている。よって、本実施形態では、第1実施形態と同様に、フィン111の各側面に、3個のエピタキシャル層141が、Z方向に沿って順に形成されている。よって、本実施形態によれば、隣接するフィン111同士のショートを回避しつつ、エピタキシャル層141の表面積を広く確保することができる。符号S6は、エピタキシャル層141のファセット面を示す。ファセット面S6は、111面に相当する。本実施形態では、シリサイド層142が、エピタキシャル層141内のファセット面S6付近に形成されている。なお、本実施形態では、各フィン111が、2層のSiGe層201と2層のSi層202を含んでいるが、3層以上のSiGe層201と3層以上のSi層202を含んでいてもよい。1第2実施形態の半導体装置の製造方法次に、図21~図24を参照し、第2実施形態の半導体装置の製造方法を説明する。図21~図24は、第2実施形態の半導体装置の製造方法を示す断面図である。図21、図22、図24は、I-I’線に沿った断面図に相当し、図21、図22、図24は、J-J’線に沿った断面図に相当する。まず、図21に示すように、半導体基板101上に、1層以上のSiGe層201と、1層以上のSi層202とを交互に積層する。次に、図2から図5の工程により、半導体基板101の表面にフィン111を形成し、フィン111間に素子分離絶縁膜102を形成する。その結果、図22に示す構造が得られる。次に、図6から図9の工程により、フィン111の側面および上面に、ゲート絶縁膜131とハードマスク層121を介して、ゲート電極132を形成する。その結果、図23に示す構造が得られる。次に、図10および図11の工程を行った後、SEGにより、フィン111の側面に、エピタキシャル層141を形成する図24。SiとSiGeの格子定数の違いにより、Si層202の表面にエピタキシャルSi層が成長する速度と、SiGe層201の表面にエピタキシャルSi層が成長する速度は異なる。具体的には、Si層202の表面での成長速度の方が、SiGe層201の表面での成長速度よりも速い。よって、図24の工程では、エピタキシャル層141が、半導体基板101の突出部分の側面S3と、Si層202の側面S5に選択的に形成される。その結果、フィン111の各側面に、3個のエピタキシャル層141が、Z方向に沿って順に形成される。次に、図19の工程により、各エピタキシャル層141内にシリサイド層142を形成する。その後、本実施形態では、種々の層間絶縁膜、コンタクトプラグ、ビアプラグ、配線層などを形成する処理を行う。こうして、図20の半導体装置が製造される。なお、図24の工程では、SiGe層201の表面でも、エピタキシャルSi層がわずかに成長する。よって、図25に示すように、SiGe層201の各側面S4にも、小さなエピタキシャル層141が形成される。図25は、第2実施形態の半導体装置の製造方法の詳細を示す断面図である。その後のシリサイド処理により、シリサイド層142は、この小さなエピタキシャル層141内にも形成される。2第2実施形態の効果最後に、第2実施形態の効果について説明する。以上のように、本実施形態では、フィン111の各側面に、フィン高さ方向に沿って複数のエピタキシャル層141を順に形成する。よって、本実施形態によれば、第1実施形態と同様に、隣接するフィン111同士のショートを回避しつつ、エピタキシャル層141の表面積を広く確保することが可能となる。また、本実施形態では、積層型のフィン構造を採用することで、チャネル領域内のキャリア移動度を向上させることが可能となる。これは、チャネルに高移動度材料であるSiGeを一部使うことと、Si/SiGe積層構造によりSiチャネル、SiGeチャネルにストレスが印加されることによるものである。また、本実施形態では、積層型のフィン構造を採用することで、フィン111の各側面に、複数のエピタキシャル層141を、1回のエピタキシャル成長処理で形成することが可能となる。なお、第1実施形態には逆に、SiGe層201とSi層202を交互に積層する処理が不要になるという利点がある。第3実施形態図26は、第3実施形態の半導体装置の構造を示す平面図と断面図である。図26は、半導体装置の平面構造を示す平面図に相当し、図26、図26はそれぞれ、図26に示すI-I’線、J-J’線に沿った断面図に相当する。本実施形態の各フィン111は、第2実施形態と同様に、半導体基板101の突出部分と、この突出部分上に交互に積層された1層以上のSiGe層201と1層以上のSi層202とを含んでいる。しかしながら、本実施形態では、各フィン111内において、SiGe層201の側面S4が、半導体基板101の突出部分の側面S3や、Si層202の側面S5に対し、後退している。そして、各フィン111内では、SiGe層201層が後退している領域に、絶縁膜301が埋め込まれている。絶縁膜301は、例えばシリコン窒化膜である。符号W1は、半導体基板101の突出部分やSi層202のX方向の幅を示し、符号W2は、SiGe層201のX方向の幅を示す。本実施形態では、幅W2は、幅W1よりも狭くなっているW2<W1。本実施形態では、幅W2を幅W1よりも十分に狭くすることで、Si層202を、ナノワイヤのような構造にすることができる。ナノワイヤFETは、そのゲートアラウンド構造により、FinFETよりも短チャネル効果を抑制することができる。よって、本実施形態では、ゲート長を短縮することで、トランジスタをさらに高集積化することができる。なお、本実施形態では、ゲート絶縁膜131が、側面S3、S4、S5のうち、側面S3、S5のみに形成されている。これは、ゲート絶縁膜131を熱酸化により形成する際に、側面S4が絶縁膜301により保護されており、側面S4が酸化されないことに起因する。SiGeはSiに比べて酸化されやすいため、絶縁膜301による側面S4の保護は有用である。なお、側面S4は絶縁膜301で保護されているため、側面S4にエピタキシャル層141は形成されない。1第3実施形態の半導体装置の製造方法次に、図27~図30を参照し、第3実施形態の半導体装置の製造方法を説明する。図27~図30は、第3実施形態の半導体装置の製造方法を示す断面図である。図27、図28、図30は、I-I’線に沿った断面図に相当し、図27、図28、図30は、J-J’線に沿った断面図に相当する。まず、図22に示す構造を得た後、ウェットエッチングにより、SiGe層201を選択的にエッチングする図27。その結果、SiGe層201の側面S4が、半導体基板101の突出部分の側面S3や、Si層202の側面S5に対し後退する。次に、図28に示すように、CVDにより、半導体基板101上の全面に絶縁膜301を堆積する。その結果、素子分離絶縁膜102、フィン111、ハードマスク層121の表面が、絶縁膜301で覆われる。次に、図29に示すように、RIEにより、フィン111およびハードマスク層121の側面以外に形成された絶縁膜301を除去する。次に、図30に示すように、ウェットエッチングにより、SiGe層201の後退領域以外に形成された絶縁膜301を除去する。こうして、上記後退部分に絶縁膜301が埋め込まれた構造が実現される。その後、図23以降の工程を、第2実施形態と同様に行う。さらに、本実施形態では、種々の層間絶縁膜、コンタクトプラグ、ビアプラグ、配線層などを形成する処理を行う。こうして、図26の半導体装置が製造される。なお、図27の工程では、各フィン111内のSiGe層201を完全に除去してもよい。この場合には、最終的に図31に示す構造が実現される。図31は、第3実施形態の変形例の半導体装置の構造を示す平面図と断面図である。図31の各フィン111は、半導体基板101の突出部分と、この突出部分上に交互に積層された1層以上の絶縁膜301と1層以上のSi層202とを含んでいる。このように、本変形例によれば、各フィン111内のSi層202を、ナノワイヤに加工することができる。なお、本変形例では、フィン111を形成する際に、各フィン111の先端にパッド部302を形成する。さらには、パッド部302のX方向およびY方向の幅を、フィン111のX方向の幅W1よりも広く設定する。これにより、本変形例では、図27の工程を、フィン111内のSiGe層201が完全に除去され、パッド部302内のSiGe層201が一部残存するように実行することが可能となる。図31に示す符号303は、SiGe層201が残存している領域を示す。本変形例では、このようなSiGe残存領域303を有するパッド部302を形成することにより、SiGe層201の除去後に、Si層202をパッド部302により支持することが可能となる。なお、本変形例では、各フィン111の片側の先端にパッド部302を設けているが、各フィン111の両側の先端にパッド部302を設けてもよい。2第3実施形態の効果最後に、第3実施形態の効果について説明する。以上のように、本実施形態では、フィン111の各側面に、フィン高さ方向に沿って複数のエピタキシャル層141を順に形成する。よって、本実施形態によれば、第1、第2実施形態と同様に、隣接するフィン111同士のショートを回避しつつ、エピタキシャル層141の表面積を広く確保することが可能となる。また、本実施形態では、SiGe層201の側面S4を、半導体基板101の突出部分の側面S3や、Si層202の側面S5に対し後退させている。よって、本実施形態によれば、トランジスタの短チャネル効果を抑制することが可能となる。よって、本実施形態では、ゲート長を短縮することで、トランジスタをさらに高集積化することが可能となる。以上、第1から第3実施形態について説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することを意図したものではない。これらの実施形態は、その他の様々な形態で実施することができる。また、これらの実施形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことにより、様々な変形例を得ることもできる。これらの形態や変形例は、発明の範囲や要旨に含まれており、特許請求の範囲およびこれに均等な範囲には、これらの形態や変形例が含まれる。