基板上に形成され、複数のメモリセルが積層されて、複数の前記メモリセルが直列に接続された複数のメモリストリングを備えるメモリセル領域と、前記基板上に複数の導電層が積層されて、容量素子の一方の電極として機能する第1電極と、前記基板上に複数の導電層が積層されて、前記第1電極と前記基板に水平な方向において分離され、前記容量素子の他方の電極として機能する第2電極とを備え、前記メモリストリングは、前記基板上に積層され前記メモリセルに接続されるワード線として機能する複数の第1導電層と、前記複数の第1導電層の上下間に形成された複数の層間絶縁層と、前記複数の第1導電層及び前記複数の層間絶縁層を貫通するように形成され前記メモリセルのボディとして機能する半導体層と、前記第1導電層と前記半導体層との間に形成される電荷蓄積層とを備え、前記第1電極及び前記第2電極は、各々、前記第1導電層と同層に形成された複数の第2導電層と、前記複数の第2導電層の上下間に形成され且つ前記層間絶縁層と同層に形成された複数の第3導電層とを備え、前記メモリセル領域は、前記第1導電層及び前記層間絶縁層を貫通するように積層方向を長手方向として延びる絶縁層を更に備え、前記第3導電層は、所定条件において前記第2導電層よりもエッチングレートが高い材料により形成され、前記第3導電層は、所定条件において前記絶縁層よりもエッチングレートが高い材料により形成され、前記第2導電層はポリシリコンからなり、前記第3導電層はアモルファスシリコンからなることを特徴とする不揮発性半導体記憶装置。基板上に形成され、複数のメモリセルが積層されたメモリセル領域と、前記基板上に複数の導電層が積層されて、容量素子の一方の電極として機能する第1電極と、前記基板上に複数の導電層が積層されて、前記第1電極と前記基板に水平な方向において分離され、前記容量素子の他方の電極として機能する第2電極とを備えたことを特徴とする不揮発性半導体記憶装置。前記メモリセル領域は、複数の前記メモリセルが直列に接続された複数のメモリストリングを備え、前記メモリストリングは、前記基板上に積層され前記メモリセルに接続されるワード線として機能する複数の第1導電層と、前記複数の第1導電層の上下間に形成された複数の層間絶縁層と、前記複数の第1導電層及び前記複数の層間絶縁層を貫通するように形成され前記メモリセルのボディとして機能する半導体層と、前記第1導電層と前記半導体層との間に形成される電荷蓄積層とを備え、前記第1電極及び前記第2電極は、各々、前記第1導電層と同層に形成された複数の第2導電層と、前記複数の第2導電層の上下間に形成され且つ前記層間絶縁層と同層に形成された複数の第3導電層とを備え、前記第3導電層は、所定条件において前記第2導電層よりもエッチングレートが高い材料により形成されている請求項2記載の不揮発性半導体記憶装置。前記メモリセル領域は、前記第1導電層及び前記層間絶縁層を貫通するように積層方向を長手方向として延びる絶縁層を更に備えた請求項3記載の不揮発性半導体記憶装置。前記第3導電層は、所定条件において前記絶縁層よりもエッチングレートが高い材料により形成されている請求項4記載の不揮発性半導体記憶装置。前記第2導電層はポリシリコンからなり、前記第3導電層はアモルファスシリコンからなることを特徴とする請求項3記載の不揮発性半導体記憶装置。電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングを配列してなるメモリセル領域と、及び容量素子を構成する容量素子領域を備える不揮発性半導体記憶装置であって、前記メモリストリングは、基板上に積層され前記メモリセルに接続されるワード線として機能する複数の第1導電層と、前記複数の第1導電層の上下間に形成された複数の層間絶縁層と、前記複数の第1導電層及び前記複数の層間絶縁層を貫通するように形成され前記メモリセルのボディとして機能する半導体層と、前記第1導電層と前記半導体層との間に形成される電荷蓄積層とを備え、前記容量素子領域は、前記基板上に積層され且つ前記第1導電層と同層に形成され前記容量素子の電極として機能する複数の第2導電層と、前記複数の第2導電層の上下間に形成され且つ前記層間絶縁層と同層に形成され前記容量素子の電極として機能する複数の第3導電層と前記第2導電層及び前記第3導電層を前記基板に水平な方向において分離するように形成され前記容量素子の電極間誘電膜として機能する素子分離絶縁膜とを備えたことを特徴とする不揮発性半導体記憶装置。以下に記載する実施の形態に係る不揮発性半導体記憶装置は、容量素子が占有する回路面積の増大を抑制する。以下に説明する実施の形態に係る不揮発性半導体記憶装置は、メモリセル領域、第1電極、及び第2電極を有する。メモリセル領域は、基板上に形成され、複数のメモリセルが積層される。第1電極は、基板上に複数の導電層が積層されて、容量素子の一方の電極として機能する。第2電極は、基板上に複数の導電層が積層されて、第1電極と基板に水平な方向において分離され、容量素子の他方の電極として機能する。以下、図面を参照して、本発明に係る半導体記憶装置の一の実施の形態について説明する。[第1の実施の形態][不揮発性半導体記憶装置100の構成]図1は、第1の実施の形態に係る不揮発性半導体記憶装置100の概略図を示す。図1に示すように、第1の実施の形態に係る不揮発性半導体記憶装置100は、メモリセル領域12、及び階段コンタクト部13を備える。また、図1では図示しないが、第1の実施の形態に係る不揮発性半導体装置100は、周辺回路領域14、及びキャパシタ領域15を備える。メモリセル領域12は、データを記憶するメモリセルMTrを有する。メモリセルMTrは、電荷蓄積膜に電荷を蓄積する機能を有し、その蓄積電荷量の大小によりデータを保持する不揮発性メモリセルである。また、メモリセルMTrは、複数個直列接続されてメモリストリングMSを構成する。メモリセル領域12には、メモリストリングMSがマトリクス状に複数配列される。なお、この実施の形態でのメモリストリングMSは、下端部において折り返されたU字状の断面形状を有する。メモリストリングMSは、その一端にドレイン側選択トランジスタSDTrを接続され、このドレイン側選択トランジスタSDTrを介してビット線BLに接続される。ビット線BLは、例えば1つのメモリブロック中に複数本配列される。センスアンプ16は、メモリセルMTrからビット線BLに読み出した電位を増幅する。また、メモリストリングMSは、その他端にソース側選択トランジスタSSTrを接続され、このソース側選択トランジスタSSTrを介してソース線SLに接続される。また、メモリストリングMS内の複数のメモリセルMTrの各々には、ワード線WLが接続される。図2は、第1の実施の形態に係る不揮発性半導体記憶装置100のメモリセル領域12の一部の概略斜視図である。第1の実施の形態においては、メモリセル領域12は、メモリセルMTr1~MTr16からなるメモリストリングMSを有する。図3は、図2の一部拡大断面図である。第1の実施の形態に係る不揮発性半導体記憶装置100において、メモリセル領域12には、複数のメモリストリングMSがマトリクス状に配列される。メモリストリングMSは、電気的に書き換え可能な複数のメモリセルMTrが直列に接続された構成を有する。メモリストリングMSの各々は、U字状半導体SC、ワード線WLWL1~WL16及びバックゲート線BGを有する。U字状半導体SCは、ロウ方向からみてU字状に形成される。U字状半導体SCは、半導体基板Baに対して略垂直方向に延びる一対の柱状部CL、及び一対の柱状部CLの下端を連結させる連結部JPを有する。また、図3に示すように、U字状半導体SCは、一方の柱状部CLの上端から連結部JPを介して他方の柱状部CLの上端へと連通する中空H1を有する。中空H1内には、絶縁部Iが形成されている。なお、柱状部CLは、円柱状であっても、角柱状であってもよい。また、柱状部CLは、段々形状を有する柱状であってもよい。ここで、ロウ方向は半導体基板と平行な方向であり、後述するカラム方向はロウ方向に直交する方向である。U字状半導体SCは、一対の柱状部CLの中心軸を結ぶ直線がカラム方向に平行になるように配置されている。各層のワード線WLは、ロウ方向に平行に延びる。各層のワード線WLは、カラム方向に所定の間隔を設けて、互いに絶縁分離してライン状に繰り返して形成される。メモリセルMTr1~MTr16のゲートは、各々ワード線WL1~16に接続される。図3に示すように、ワード線WLと柱状部CLとの間には、ONOOxideNitrideOxide層NLが形成されている。ONO層NLは、柱状部CLに接するトンネル絶縁層TI、トンネル絶縁層TIに接する電荷蓄積層EC、及び電荷蓄積層ECに接するブロック絶縁層BIを有する。電荷蓄積層ECは、電荷を蓄積する機能を有する。すなわち、電荷蓄積層ECは、柱状部CLの側面を取り囲む。また、各ワード線WLは、柱状部CLの側面及び電荷蓄積層ECを取り囲む。ドレイン側選択ゲート線SGDは、最上部のワード線WLの上部に設けられる。ドレイン側選択ゲート線SGDは、ロウ方向に平行に延びる。ドレイン側選択ゲート線SGDは、互いに絶縁分離してライン状に繰り返し形成される。ドレイン側選択ゲート線SGDは、後述するソース側選択ゲート線SGSを間に挟む。また、ドレイン側選択ゲート線SGDのカラム方向の中心を貫通して柱状部CLが形成される。図3に示すように、ドレイン側選択ゲート線SGDと柱状部CLとの間には、ゲート絶縁層DGIが形成される。ソース側選択ゲート線SGSは、最上部のワード線WLの上部に設けられる。ソース側選択ゲート線SGSは、ロウ方向に平行に延びる。ソース側選択ゲート線SGSは、互いに絶縁分離してライン状に繰り返し形成される。ソース側選択ゲート線SGSは、ドレイン側選択ゲート線SGDを挟む。また、ソース側選択ゲート線SGSのカラム方向の中心を貫通して柱状部CLが形成される。図3に示すように、ソース側選択ゲート線SGSと柱状部CLとの間には、ゲート絶縁層SGIが形成される。すなわち、カラム方向に、2つのドレイン側選択ゲート線SGD、2つのソース側選択ゲート線SGSが交互に位置する。また、各ドレイン側選択ゲート線SGD及び各ソース側選択ゲート線SGSは、柱状部CL及びゲート絶縁層SGI、DGIを取り囲むように形成される。また、各ドレイン側選択ゲート線SGD及び各ソース側選択ゲート線SGSは、カラム方向に隣接する各柱状部CL毎に分割される。バックゲート線BGは、複数の連結部JPの下部を覆うように、ロウ方向及びカラム方向に2次元的に広がる。図3に示すように、バックゲート線BGと連結部JPとの間には、上述したONO層NLが形成される。また、カラム方向に隣接するU字状半導体SCの柱状部CLの上端には、ソース線SLが形成される。ドレイン側選択ゲート線SGDの上方に延びる柱状部CLの上端には、プラグ線PLを介してビット線BLが形成される。各ビット線BLは、ソース線SLよりも上方に位置する。各ビット線BLは、ロウ方向に所定間隔を設けてカラム方向に延びるライン状に繰り返し形成される。次に、図2~図4を参照して、第1の実施の形態におけるメモリストリングMSにより構成される回路構成を説明する。図4は、第1の実施の形態における一つのメモリストリングMSの回路図である。図2~図4に示すように、第1の実施の形態において、各メモリストリングMSは、16個のメモリセルMTr1~16、及びバックゲートトランジスタBTrを有する。このメモリストリングMSの一端にソース側選択トランジスタSSTrが接続され、メモリストリングMSの他端にドレイン側選択トランジスタSDTrが接続される図4参照。各メモリセルMTrは、柱状部CL、ONO層NL電荷蓄積層EC、及びワード線WLにより構成されている。ワード線WLのONO層NLに接する端部は、メモリセルMTrのゲートとして機能する。ドレイン側選択トランジスタSDTrは、柱状部CL、ゲート絶縁層DGI、及びドレイン側選択ゲート線SGDにより構成される。ドレイン側選択ゲート線SGDのゲート絶縁層DGIに接する端部は、ドレイン側選択トランジスタSDTrのゲートとして機能する。ソース側選択トランジスタSSTrは、柱状部CL、ゲート絶縁層SGI、及びソース側選択ゲート線SGSにより構成される。ソース側選択ゲート線SGSのゲート絶縁層SGIに接する端部は、ソース側選択トランジスタSSTrのゲートとして機能する。バックゲートトランジスタBTrは、連結部JP、ONO層NL電荷蓄積層EC、及びバックゲート線BGにより構成される。バックゲート線BGのONO層NLに接する端部は、バックゲートトランジスタBTrのゲートとして機能する。[不揮発性半導体装置100の具体的構成]次に、図5を参照して、第1の実施の形態に係るメモリセル領域12の具体的構成について説明する。図5は、第1の実施の形態に係る不揮発性半導体装置100のメモリセル領域12の断面図である。図5aはカラム方向の断面を示し、図5bはロウ方向の断面を示す。先ず、第1の実施の形態に係る不揮発性半導体記憶装置100のメモリセル領域12の構成について説明する。図5に示すように、メモリセル領域12は、半導体基板Ba上に順次積層されたバックゲート層20、メモリ層30、選択トランジスタ層40、及び配線層50を有する。バックゲート層20はバックゲートトランジスタBTrとして機能する。メモリ層30はメモリセルMTr1~16として機能する。選択トランジスタ層40はドレイン側選択トランジスタSDTr、及びソース側選択トランジスタSSTrとして機能する。配線層60はソース線SL及びビット線BLとして機能する。バックゲート層20は、図5に示すように、半導体基板Baの上に順次積層された絶縁層21、導電層22を有する。導電層22は、バックゲート線BG、及びバックゲートトランジスタBTrのゲートとして機能する。絶縁層21、及び導電層22は、メモリセル領域12の端部までロウ方向及びカラム方向に広がる。絶縁層21は酸化シリコンSiO2にて構成される。導電層22はポリシリコンpoly-Siにて構成される。バックゲート層20は、図5に示すように、メモリゲート絶縁層23、半導体層24、及び内部絶縁層25を有する。半導体層24はバックゲートトランジスタBTrのボディチャネルとして機能する。メモリゲート絶縁層23は導電層22の側面に接する。半導体層24は、導電層22と共にメモリゲート絶縁層23を一方の側面で挟む。半導体層24は導電層22を掘り込むように形成される。半導体層24は、上面からみてカラム方向を長手方向とする略矩形状に形成される。半導体層24は、ロウ方向及びカラム方向にマトリクス状に形成される。内部絶縁層25は、半導体層24の他方の側面に接する。メモリゲート絶縁層23は、電荷蓄積層窒化シリコンを含む。半導体層24はポリシリコンpoly-Siにて構成される。内部絶縁層25は酸化シリコンSiO2にて構成される。上記バックゲート層20の構成を換言すると、導電層22は、メモリゲート絶縁層23を介して半導体層24の側面及び下面を取り囲む。メモリ層30は、図5に示すように、バックゲート層20の上層に形成される。メモリ層30は、交互に積層された絶縁層31a~31h、導電層32a~32hを有する。導電層32aは、ワード線WL8、及びメモリトランジスタMTr8のゲートとして機能する。また、導電層32aは、ワード線WL9、及びメモリトランジスタMTr9のゲートとしても機能する。同様に、導電層32b~32hは、各々、ワード線WL1~7、及びメモリトランジスタMTr1~7のゲートとして機能する。また、導電層32b~32hは、各々、ワード線WL10~16、及びメモリトランジスタMTr10~16のゲートとしても機能する。絶縁層31a~31h、及び導電層32a~32hは、カラム方向にピッチをもってロウ方向図5の紙面垂直方向を長手方向として延びる。絶縁層31a~31hは酸化シリコンSiO2にて構成される。導電層32a~32hはポリシリコンpoly-Siにて構成される。メモリ層30は、図5に示すように、絶縁層31A及び柱状絶縁層31Bを有する。絶縁層31Aは絶縁層31hの上に積層形成される。柱状絶縁層31Bは、絶縁層31a~31h、及び導電層32a~32hを貫通するように、積層方向を長手方向として延びる。絶縁層31Aは酸化シリコンSiO2にて構成される。柱状絶縁層31Bは窒化シリコンSiNにて構成される。なお、柱状絶縁層31Bの機能は製造工程の説明において詳述する。メモリ層30は、図5に示すように、メモリゲート絶縁層33、柱状半導体層34、及び内部絶縁層35を有する。柱状半導体層34はメモリセルMTr1~16のボディチャネルとして機能する。メモリゲート絶縁層33は、導電層32a~32hの側面に接する。メモリゲート絶縁層33は、上述したメモリゲート絶縁層23と連続して一体に形成される。メモリゲート絶縁層33は電荷蓄積層SiNを含む。柱状半導体層34の一方の側面は、導電層32a~32hと共にメモリゲート絶縁層33を挟む。柱状半導体層34は、導電層32a~32hを貫通する。柱状半導体層34は、半導体基板Baに対して垂直方向に延びる。一対の柱状半導体層34は、上述した半導体層24と連続的に一体形成される。一対の柱状半導体層34は、半導体層24のカラム方向の端部近傍に整合する。柱状半導体層34はポリシリコンpoly-Siにて構成される。内部絶縁層35の一方の側面は、柱状半導体層34の他方の側面に接する。内部絶縁層35は、上述した内部絶縁層25と連続して一体に形成される。内部絶縁層35は酸化シリコンSiO2にて構成される。上記バックゲート層20、及びメモリ層30において、一対の柱状半導体層34、及びその下端を連結する半導体層24は、メモリストリングMSのボディチャネルとして機能するメモリ半導体層34Aを構成する。メモリ半導体層34Aは、ロウ方向からみてU字状に形成される。上記メモリ層30の構成を換言すると、導電層32a~32hは、メモリゲート絶縁層33を介して柱状半導体層34の側面を取り囲む。選択トランジスタ層40は、図5に示すように、絶縁層41、ソース側導電層42a、ドレイン側導電層42b、及び絶縁層43を有する。絶縁層41は、絶縁層31Aの上に形成される。ソース側導電層42aは、ソース側選択ゲート線SGS、及びソース側選択トランジスタSSTrのゲートとして機能する。ドレイン側導電層42bは、ドレイン側選択ゲート線SGD、及びドレイン側選択トランジスタSDTrのゲートとして機能する。なお、以下においてソース側導電層42a及びドレイン側導電層42bを区別しない場合、それらを導電層42と総称する。ソース側導電層42a、及びドレイン側導電層42bは、絶縁層41の上に形成される。ソース側導電層42aは、メモリ半導体層34Aを構成する一方の柱状半導体層34の上層に形成される。ドレイン側導電層42bは、ソース側導電層42aと同層であって、メモリ半導体層34Aを構成する他方の柱状半導体層34の上層に形成される。複数のソース側導電層42a、及びドレイン側導電層42bは、カラム方向に所定ピッチをもってロウ方向に延びる。ソース側導電層42a、及びドレイン側導電層42bは、ポリシリコンpoly-Siにて構成される。絶縁層43は、ソース側導電層42a、及びドレイン側導電層42bを覆う。絶縁層43は酸化シリコンSiO2にて構成される。選択トランジスタ層40は、図5に示すように、ソース側ゲート絶縁層43a、ソース側柱状半導体層44a、ドレイン側ゲート絶縁層43b、及びドレイン側柱状半導体層44bを有する。ソース側柱状半導体層44aはソース側選択トランジスタSSTrのボディチャネルとして機能する。ドレイン側柱状半導体層44bはドレイン側選択トランジスタSDTrのボディチャネルとして機能する。ソース側ゲート絶縁層43aはソース側導電層42aの側面に接する。ソース側ゲート絶縁層43aは酸化シリコンSiO2にて構成される。ソース側柱状半導体層44aは、ソース側導電層42aと共にソース側ゲート絶縁層43aを挟む。ソース側柱状半導体層44aはソース側導電層42aを貫通する。ソース側柱状半導体層44aは、一対の柱状半導体層34の一方の上面に接続され、半導体基板Baに対して垂直方向に延びる柱状に形成される。ソース側柱状半導体層44aはポリシリコンpoly-Siにて構成される。ドレイン側ゲート絶縁層43bはドレイン側導電層42bの側面に接する。ドレイン側ゲート絶縁層43bは酸化シリコンSiO2にて構成される。ドレイン側柱状半導体層44bは、ドレイン側導電層42bと共にドレイン側ゲート絶縁層43bを挟む。ドレイン側柱状半導体層44bはドレイン側導電層42bを貫通する。ドレイン側柱状半導体層44bは、一対の柱状半導体層34の一方の上面に接続され、半導体基板Baに対して垂直方向に延びる柱状に形成される。ドレイン側柱状半導体層44bはポリシリコンpoly-Siにて構成される。上記選択トランジスタ層40の構成を換言すると、ソース側導電層42aは、ソース側ゲート絶縁層43aを介してソース側柱状半導体層44aの側面を取り囲む。ドレイン側導電層42bは、ドレイン側ゲート絶縁層43bを介してドレイン側柱状半導体層44bの側面を取り囲む。配線層50は、ソース線層51、ビット線層52、プラグ層53、及び絶縁層54を有する。ソース線層51はソース線SLとして機能する。ビット線層52はビット線BLとして機能する。ソース線層51は、ソース側柱状半導体層44aの上面に接し、ロウ方向に延びる。ビット線層52は、プラグ層53を介してドレイン側柱状半導体層44bの上面に接し、カラム方向に延びる。ソース線層51、ビット線層52、及びプラグ層53はタングステン等の金属にて構成される。絶縁層54は、ソース線層51、ビット線層52、及びプラグ層53を覆う。絶縁層54は酸化シリコンSiO2にて構成される。次に、図6を参照して、階段コンタクト部13、及び周辺回路領域14について具体的に説明する。図6aは階段コンタクト部13の断面図を示し、図6bは周辺回路領域14の断面図を示す。階段コンタクト部13は、メモリセル領域12の終端に形成される。図6aに示すように、階段コンタクト部13において、絶縁層31a~31h、31A、導電層32a~32h、及び導電層42は、そのロウ方向の端部の位置が異なるように階段状に形成されている。階段コンタクト部13は、図6aに示すように、保護絶縁層61A、絶縁層61B、及び柱状絶縁層62を有する。保護絶縁層61Aは、階段コンタクト部13において、絶縁層31a~31h、31A、導電層32a~32h、及び導電層42のロウ方向の端部を覆う。保護絶縁層61Aは窒化シリコンSiNにて構成される。絶縁層61Bは、保護絶縁層61Aを覆い、導電層42の上面まで形成される。絶縁層61Bは酸化シリコンSiO2にて構成される。柱状絶縁層62は、半導体基板Baに対して垂直方向に延びて導電層32a~32h、及び導電層22を貫通する。柱状絶縁層62は、ロウ方向及びカラム方向にマトリクス状に配列される。柱状絶縁層62は窒化シリコンSiNにて構成される。階段コンタクト部13は、図6aに示すように、コンタクト63A~63C、及び配線64A~64Cを有する。コンタクト63Aは、各々、導電層22、導電層32a~32h、ソース側導電層42aドレイン側導電層42bの上面に接して積層方向に延びる。なお、図6は、導電層32a、32c~32hに接するコンタクト63Aを省略している。配線64Aは、コンタクト63Aの上面に接してカラム方向に延びる。コンタクト63Bは、配線64Aの上面に接して積層方向に延びる。配線64Bは、コンタクト63Bの上面に接してカラム方向に延びる。コンタクト63Cは、配線64Bの上面に接して積層方向に延びる。配線64Cは、コンタクト63Cの上面に接してロウ方向に延びる。コンタクト63A~63C、及び配線64A~64Cはタングステン等の金属にて構成される。周辺回路領域14はメモリセル領域12階段コンタクト部13と離間して形成される。周辺回路領域14においては、半導体基板Ba上に周辺回路に用いられるトランジスタが形成される図示略。図6bに示すように、周辺回路領域14は、絶縁層21及び導電層22を有する。絶縁層21は、メモリ領域12から連続して一体に形成される。周辺回路領域14内の導電層22は、メモリセル領域12内の導電層22と同層に位置する。導電層22は、ポリシリコンpoly-Siにて構成される。周辺回路領域14は、図6bに示すように、交互に積層された導電層131a~131h、導電層32a~32hを有する。周辺回路領域14内の導電層131a~131hは、メモリセル領域12内の絶縁層31a~31hと同層に位置する。周辺回路領域14の導電層32a~32hは、メモリセル領域12内の導電層32a~32hと同層に位置する。導電層131a~131hはアモルファスシリコンにて構成される。導電層32a~32hはポリシリコンpoly-Siにて構成される。アモルファスシリコンのエッチングレートは、ポリシリコンのエッチングレートよりも大きい。周辺回路領域14は、図6bに示すように、絶縁層31A、41を有する。周辺回路領域14内の絶縁層31A、41は、メモリセル領域12内の絶縁層31A、41と同層に位置する。絶縁層31A、41は酸化シリコンSiO2にて構成される。周辺回路領域14は、図6bに示すように、導電層42を有する。周辺回路領域14内の導電層42は、メモリセル領域12内の導電層42と同層に位置する。導電層42はポリシリコンpoly-Siにて構成される。周辺回路領域14において、図6bに示すように、導電層22、32a~32h、131a~131h、42及び絶縁層31A、41は、トレンチT5により分断される。したがって、導電層22、32a~32h、131a~131h、42及び絶縁層31A、41のロウ方向の端部はトレンチT5の内壁に沿って揃う。トレンチT5は、半導体基板Baに設けられるトランジスタ上に形成される。周辺回路領域14は、図6bに示すように、保護絶縁層71、及び絶縁層72を有する。保護絶縁層71は、トレンチT5の内壁を覆う。保護絶縁層71は窒化シリコンSiNにて構成される。絶縁層72は、保護絶縁層71を覆い、トレンチT5を埋める。絶縁層72は酸化シリコンSiO2にて構成される。周辺回路領域14は、図6bに示すように、コンタクト73A~73C、及び配線74A~74Cを有する。コンタクト73Aは、半導体基板Baの上面に接して積層方向に延びる。コンタクト73Aは、絶縁層72及び保護絶縁層71を貫通する。なお、コンタクト73Aの接する半導体基板Ba上には、トランジスタの拡散層ソース/ドレインが形成される図示略。配線74Aは、コンタクト73Aの上面に接してカラム方向に延びる。コンタクト73Bは、配線74Aの上面に接して積層方向に延びる。配線74Bは、コンタクト73Bの上面に接してカラム方向に延びる。コンタクト73Cは、配線74Bの上面に接して積層方向に延びる。配線74Cは、コンタクト73Cの上面に接してカラム方向に延びる。コンタクト73A~73C、及び配線74A~74Cはタングステン等の金属にて構成される。次に、図7を参照して、キャパシタ領域15の具体的構成について説明する。図7は、キャパシタ領域15を示す斜視図である。キャパシタ領域15は、周辺回路領域14の一部に設けられる。キャパシタ領域15は容量素子を構成する。この容量素子は、例えば昇圧回路等に用いられ得る。キャパシタ領域15は、図7に示すように、周辺回路領域14と同様に積層された層を有する。すなわち、キャパシタ領域15は、絶縁層21、導電層22、導電層131a~131h、32a~32hを有する。キャパシタ領域15において、導電層131a~131h、32a~32hは、ロウ方向に対向する一対の櫛歯状に分断され、それらは一対の櫛歯部210を構成する。一対の櫛歯部210の間には、素子分離絶縁膜81が形成される。すなわち、素子分離絶縁膜81は、絶縁層21、導電層22、導電層131a~131h、32a~32hを半導体基板Baと平行な方向に分断するように形成される。素子分離絶縁膜81は、酸化シリコンSiO2又は窒化シリコンSiNにて構成される。なお、キャパシタ領域15内の導電層131a~131hは、メモリセル領域12内の絶縁層31a~31hと同層に位置する。導電層131a~131hは、導電層32a~32hと交互に積層される。また、キャパシタ領域15内の導電層32a~32hは、メモリセル領域12内の導電層32a~32hと同層に位置する。上記構造により、一対の櫛歯部210導電層131a~131h、32a~32hは、容量素子として機能する。櫛歯部210のそれぞれは、容量素子の電極として機能する。素子分離絶縁膜81は、容量素子の電極間誘電膜として機能する。また、キャパシタ領域15は、図7に示すように、コンタクト82を有する。コンタクト82は、導電層32hの上面に接して積層方向に延びる。コンタクト82はタングステン等の金属にて構成される。櫛歯部210は、カラム方向に延びる第1直線部211、及び第1直線部211からロウ方向に延びる複数の第2直線部212を有する。第2直線部211は、カラム方向に長さLの幅を有し、カラム方向に長さ3Lの間隔で配置される。すなわち、一対の櫛歯部210において、第2直線部211は、カラム方向に長さLの間隔をもって配置される。以上のように、キャパシタ領域15において、キャパシタの電極として働く導電層131a~131h、32a~32hは積層方向に広がる。したがって、第1の実施の形態は、容量素子が占有する回路面積の増大を抑制できる。また、第1の実施の形態は、導電層131a~131h、32a~32hの積層数にしたがってキャパシタの電極の対向面積を増大できる。ここで、例えば、導電層32a~32hの間に絶縁層を設け、上下に隣接する導電層32a~32hによりキャパシタの一対の電極を構成する比較例も考えられる。しかしながら、この比較例においては、各導電層32a~32hに対してコンタクト82が必要となる。これに対して、本実施の形態は、導電層32hの上面にのみコンタクト82を設ければ良い。したがって、本実施の形態は、比較例よりもコンタクト82の数を削減できる。[製造工程]次に、図8~図19を参照して、第1の実施の形態に係る不揮発性半導体記憶装置の製造工程について説明する。図8に示すように、先ず、半導体基板Ba上に、酸化シリコン及びポリシリコンを積層させ、絶縁層21及び導電層22が形成される。次に、メモリセル領域12において、導電層22をエッチバックし、マトリクス状に複数のバックゲートホールH1が形成される。そして、それらバックゲートホールH1に犠牲層91が埋め込まれる。例えば、犠牲層91は窒化シリコンにて構成される。続いて、図8に示すように、アモルファスシリコン及びポリシリコンを交互に堆積させ、導電層22上に導電層131a~131h、32a~32hが交互に形成される。そして、導電層32h上に酸化シリコンを堆積させ、絶縁層31Aが形成される。次に、図9に示すように、メモリセル領域12及びキャパシタ領域15のそれぞれにおいて、導電層131a~131h、32a~32h及び絶縁層31Aを櫛歯状に分断するトレンチT1、T2が形成される。そして、トレンチT1を窒化シリコンにて埋め、柱状絶縁層31Bが形成される。同様に、トレンチT2を窒化シリコンにて埋め、素子分離絶縁膜81Aが形成される。また、階段コンタクト部13において、トレンチT3が形成される。トレンチT3は、導電層131a~131h、32a~32h及び絶縁層31AをメモリブロックMB毎に分断する。そして、トレンチT3を窒化シリコンにて埋め、柱状絶縁層92が形成される。続いて、図10に示すように、階段コンタクト部13において、導電層131a~131h、32a~32h、及び絶縁層31Aを貫通するトレンチT4が形成される。次に、図11に示すように、階段コンタクト部13において、トレンチT4を介してウェットエッチングを行う。このウェットエッチングにおいて、導電層131a~131hを構成するアモルファスシリコンは、導電層32a~32hを構成するポリシリコンよりも高いエッチングレートを有する。これにより、階段コンタクト部13において、導電層131a~131hが除去される一方、導電層32a~32hは残存する。したがって、導電層32a~32hの間に空隙Ag1が形成される。また、上記ウェットエッチングにおいて、導電層131a~131hを構成するアモルファスシリコンは、柱状絶縁層92を構成する窒化シリコンよりも高いエッチングレートを有する。これにより、柱状絶縁層92はウェットエッチング後も残存する。柱状絶縁層92は、導電層32a~32hを支持する支柱として機能する。続いて、図12に示すように、階段コンタクト部13において、空隙Ag1内に酸化シリコンSiO2を堆積させ、絶縁層31a~31hが形成される。酸化シリコンSiO2は、例えばCVDにより堆積させる。また、トレンチT4を窒化シリコンにて埋め、柱状絶縁層62が形成される。そして、導電層32hの上に酸化シリコン、ポリシリコン及び酸化シリコンを積層させ、絶縁層41、導電層42及び絶縁層43が形成される。次に、図13に示すように、メモリセル領域12において、犠牲層91のカラム方向の両端に整合する位置に、ホールH2が形成される。ホールH2は、導電層131a~131h、32a~32h、絶縁層31A、41、導電層42、及び絶縁層43を貫通する。続いて、図14に示すように、メモリセル領域12において、ホールH2を介してウェットエッチングを行う。このウェットエッチングにおいて、導電層131a~131hを構成するアモルファスシリコンは、導電層32a~32hを構成するポリシリコンよりも高いエッチングレートを有する。これにより、メモリセル領域12において、導電層131a~131hが除去される一方、導電層32a~32hは残存する。したがって、導電層32a~32hの間に空隙Ag2が形成される。また、上記ウェットエッチングにおいて、導電層131a~131hを構成するアモルファスシリコンは、柱状絶縁層31Bを構成する窒化シリコンよりも高いエッチングレートを有する。これにより、柱状絶縁層31Bはウェットエッチング後も残存する。柱状絶縁層31Bは、導電層32a~32hを支持する支柱として機能する。次に、図15に示すように、メモリセル領域12において、空隙Ag2内に酸化シリコンを堆積させ、絶縁層31a~31hが形成される。酸化シリコンは、例えば、CVDにより形成される。また、ホールH2を介してウェットエッチングを行い、犠牲層91を除去する。そして、ホールH1、H2の側面に、酸化シリコン、窒化シリコン、酸化シリコン、及びポリシリコンを順次積層させる。これにより、ホールH2内に、メモリストリングMSメモリゲート絶縁層23、33、メモリ半導体層34A、内部絶縁層25、35、ソース側ゲート絶縁層43a、ソース側柱状半導体層44a、ドレイン側ゲート絶縁層43b、及びドレイン側柱状半導体層44bが形成される。続いて、図16に示すように、階段コンタクト部13において、導電層32a~32hのロウ方向の端部は、階段状に加工される。これに伴い、柱状絶縁層92は除去される。また、キャパシタ領域15において、絶縁層41、導電層42、及び絶縁層43は除去される。次に、図17に示すように、メモリセル領域12、階段コンタクト部13、周辺回路領域14、及びキャパシタ領域15を覆うように窒化シリコンが堆積され、保護絶縁層61Aが形成される。そして、周辺回路領域14において、導電層22、131a~131h、32a~32h、絶縁層31A、41、導電層42、及び絶縁層43を貫通するトレンチT5が形成される。また、キャパシタ領域15において、導電層131b~131h、32a~32h、絶縁層31A、31Bを櫛歯状に分断するトレンチT6が形成される。続いて、図18に示すように、周辺回路領域14において、トレンチT5内に窒化シリコンを堆積させ、保護絶縁層71が形成される。そして、階段コンタクト部13、周辺回路領域14及びキャパシタ領域15において、酸化シリコンを堆積させる。これにより、階段コンタクト部13において、保護絶縁層61Aを覆う絶縁層61Bが形成される。周辺回路領域14において、トレンチT5を埋める絶縁層72が形成される。キャパシタ領域15において、トレンチT6を埋める素子分離絶縁膜81Bが形成される。ここで、上記図17のキャパシタ領域15において、素子分離絶縁膜81Bが形成される前に、トレンチT6を介して導電層131a~131h、32a~32hの側面をシリサイド化低抵抗化し、それらの抵抗値を下げてもよい。ここで、シリサイド化は熱処理を伴うため、導電層131a~131h、32a~32hは膨張する。そこで、本実施の形態においては、上記製造工程のように素子分離絶縁膜81AトレンチT2に面する導電層131a~131h、32a~32hの側面に対してはシリサイド化を行なわず、素子分離絶縁膜81BトレンチT6に面する導電層131a~131h、32a~32hの側面に対してのみシリサイド化を行なう。これにより、本実施の形態は、導電層131a~131h、32a~32hの膨張を抑制する。次に、図19に示すように、メモリセル領域12において、導電層42が分断され、ソース側導電層42a及びドレイン側導電層42bが形成される。この後、酸化シリコンを堆積させて絶縁層54が形成される。そして、メモリセル領域12、階段コンタクト部13、周辺回路領域14及びキャパシタ領域15において、各導電層の上面に接し積層方向に延びるコンタクト63、73、82が形成される。上記図8~19に示す工程により、第1の実施の形態に係る不揮発性半導体記憶装置は製造される。キャパシタ領域15において容量素子として機能する層は、メモリセル領域12内の層と同じ工程で積層される。よって、第1の実施の形態は製造工程数を削減できる。[第2の実施の形態]次に、図20を参照して、第2の実施の形態について説明する。第2の実施の形態に係る櫛歯部210において、図20に示すように、第2直線部212は、カラム方向に長さLの幅を有し、カラム方向に長さ7Lの間隔で配置される。すなわち、一対の櫛歯部210において、第2直線部211は、カラム方向に長さ3Lの間隔をもって配置される。したがって、第2の実施の形態は、第1の実施の形態よりも大きい間隔を空けて一対の櫛歯部210を配置するため、第1の実施の形態よりも高い耐圧を有する。[第3の実施の形態]次に、図21を参照して、第3の実施の形態について説明する。第3の実施の形態においては、キャパシタ領域15内の一対の櫛歯部210の間に素子分離絶縁膜81を介してフローティング部220が設けられる。なお、フローティング部220は、櫛歯部210と同様に、導電層131a~131h、32a~32hにて構成される。このフローティング部220により、第3の実施の形態は、第1の実施の形態よりも高い耐圧を有する。以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。