積層された複数のメモリトランジスタを含む複数のメモリストリングと、複数の前記メモリストリングを含む複数のメモリブロックと、複数の前記メモリストリングそれぞれに接続された複数のソース線と、複数の前記ソース線に供給する信号を制御する制御回路とを備え、複数の前記メモリストリングは、各々、基板に対して垂直方向に延びる柱状部を含み、前記メモリトランジスタのボディとして機能する半導体層と、前記柱状部の側面を取り囲む電荷蓄積層と、前記電荷蓄積層の側面を取り囲み、且つ、前記メモリトランジスタのゲートとして機能する導電層とを備え、前記制御回路は、前記メモリトランジスタに対する動作の種類に基づいて、複数の前記ソース線を電気的に共通接続するか否かを切り替えることを特徴とする不揮発性半導体記憶装置。複数の前記ソース線を複数の前記メモリブロック間で共通接続する複数の共通配線を備え、前記制御回路は、複数の前記共通配線の間、及び複数の前記ソース線の間の少なくともいずれかに設けられた複数のトランジスタとを備え、複数の前記トランジスタは、前記メモリトランジスタに対する動作の種類に応じて選択的に導通状態とされることを特徴とする請求項1記載の不揮発性半導体記憶装置。前記メモリトランジスタに対する読出動作時及び書込動作時に、前記トランジスタは導通状態とされ、前記メモリトランジスタに対する消去動作時に、前記トランジスタは非導通状態とされることを特徴とする請求項1又は請求項2記載の不揮発性半導体記憶装置。前記メモリトランジスタに対する読出動作時及び書込動作時に、前記トランジスタは導通状態とされ、前記メモリトランジスタに対する消去動作時に、選択した前記トランジスタのみが非導通状態とされ、その他の非選択とされた前記トランジスタは導通状態とされることを特徴とする請求項1又は請求項2項記載の不揮発性半導体記憶装置。前記制御回路は、複数の前記共通配線を介して複数の前記ソース線に電圧を供給するドライバを備え、前記共通配線は、複数の前記ソース線を複数の前記メモリブロック間で共通接続する複数の第1共通配線と、各々の前記第1共通配線と各々の前記ドライバを接続する複数の第2共通配線とを備え、前記ソース線は、前記半導体層の上層に設けられ且つ前記基板と平行な第1方向に延び、前記第1共通配線は、前記ソース線の上層に設けられ且つ前記基板に平行な第2方向に延び、前記第2共通配線は、前記第1配線の上層に設けられ且つ前記第1方向に延びることを特徴とする請求項1乃至請求項4のいずれか1項記載の不揮発性半導体記憶装置。本発明は、消去動作の実行単位を小さくすると共に正確な読出動作を実現可能な不揮発性半導体記憶装置を提供する。一態様に係る不揮発性半導体記憶装置は、複数のメモリストリング、複数のメモリブロック、複数のソース線、及び制御回路を有する。複数のメモリストリングは、積層された複数のメモリトランジスタを含む。複数のメモリブロックは、複数のメモリストリングを含む。複数のソース線は、複数のメモリストリングそれぞれに接続される。制御回路は、複数のソース線に供給する信号を制御する。複数のメモリストリングは、各々、半導体層、電荷蓄積層、及び導電層を有する。半導体層は、基板に対して垂直方向に延びる柱状部を含み、メモリトランジスタのボディとして機能する。電荷蓄積層は、柱状部の側面を取り囲む。導電層は、電荷蓄積層の側面を取り囲み、且つ、メモリトランジスタのゲートとして機能する。制御回路は、メモリトランジスタに対する動作の種類に基づいて、複数のソース線を電気的に共通接続するか否かを切り替える。以下、図面を参照して、不揮発性半導体記憶装置の実施の形態について説明する。[第1の実施の形態][概略構成]先ず、図1を参照して、第1の実施の形態に係る不揮発性半導体記憶装置の概略構成について説明する。第1の実施の形態に係る不揮発性半導体記憶装置は、図1に示すように、メモリセルアレイMA、及び制御回路CCを備える。制御回路CCは、メモリセルアレイ1に供給する信号を制御する。メモリセルアレイMAは、図1に示すように、m個のメモリブロックMB1、...MBmを有する。なお、以下において、全てのメモリブロックMB1、...MBmを総称する場合には、メモリブロックMBと記載する場合もある。各メモリブロックMBは、n行、12列のマトリクス状に配置されたメモリユニットMU1、1~MU12、nを有する。n行、12列は、あくまで一例であり、これに限定されるものではない。なお、以下において、全てのメモリユニットMU1、1~MU12、nを総称する場合には、メモリユニットMUと記載する場合もある。メモリユニットMUは、メモリストリングMS、ソース側選択トランジスタSSTr、及びドレイン側選択トランジスタSDTrを有する。メモリストリングMSは、図1に示すように、直列接続されたメモリトランジスタMTr1~MTr8、及びバックゲートトランジスタBTrにて構成される。メモリトランジスタMTr1~MTr4、MTr5~MTr8は、各々、直列接続される。バックゲートトランジスタBTrは、メモリトランジスタMTr4とメモリトランジスタMTr5との間に接続される。メモリトランジスタMTr1~MTr8は、その電荷蓄積層に電荷を蓄積することによって、その閾値電圧を変化させ、この閾値電圧に応じてデータを保持する。バックゲートトランジスタBTrは、少なくともメモリストリングMSを動作の対象として選択した場合に導通状態とされる。メモリブロックMB1~MBmのそれぞれにおいて、n行12列に配置されたメモリトランジスタMTr1~MTr8のゲートには、各々、ワード線WL1~WL8が共通に接続される。n行12列に配列されたバックゲートトランジスタBTrのゲートには、バックゲート線BGが共通に接続される。ソース側選択トランジスタSSTrのドレインは、メモリトランジスタMTr1のソースに接続される。メモリブロックMB内の1列目、2列目に位置するソース側選択トランジスタSSTrのソースには、ソース線SL1が共通接続される。3列目以降も同様であり、例えば、メモリブロックMB内の11列目、12列目に位置するソース側選択トランジスタSSTrのソースには、ソース線SL6が共通接続される。以下において、全てのソース線SL1~SL6を総称する場合には、ソース線SLと記載する場合もある。ここで、第1の実施の形態の制御回路CCは、各種動作書込動作、読出動作、消去動作に応じて、ソース線SL1~SL6を共通接続する制御を実行する。その構成、及び制御についての詳細は後述する。また、メモリブロックMBの1列目に位置するソース側選択トランジスタSSTrのゲートには、ソース側選択ゲート線SGS1が接続される。2列目以降も同様であり、例えば、メモリブロックMB内の12列目に位置するソース側選択トランジスタSSTrのゲートには、ソース側選択ゲート線SGS12が接続される。以下において、全てのソース側選択ゲート線SGS1~SGS12を総称する場合には、ソース側選択ゲート線SGSと記載する場合もある。ドレイン側選択トランジスタSDTrのソースは、メモリトランジスタMTr8のドレインに接続される。メモリブロックMB内の1行目に位置するドレイン側選択トランジスタSDTrのドレインには、ビット線BL1が接続される。2行目以降も同様であり、例えば、メモリブロックMBのn行目に位置するドレイン側選択トランジスタSDTrのドレインには、ビット線BLnが接続される。ビット線BL1~BLnは、複数のメモリブロックMBを跨ぐように形成される。以下において、全てのビット線BL1~BLnを総称する場合には、ビット線BLと記載する場合もある。また、メモリブロックMBの1列目に位置するドレイン側選択トランジスタSDTrのゲートには、ドレイン側選択ゲート線SGD1が接続される。2列目以降も同様であり、例えば、メモリブロックMB内の12列目に位置するドレイン側選択トランジスタSDTrのゲートには、ドレイン側選択ゲート線SGD12が接続される。以下において、全てのドレイン側選択ゲート線SGD1~SGD12を総称する場合には、ドレイン側選択ゲート線SGDと記載する場合もある。[メモリブロックMBの積層構造]次に、図2及び図3を参照して、第1の実施の形態に係るメモリブロックMBの積層構造について説明する。図2は、メモリブロックMBを示す斜視図である。図3は、メモリブロックMBを示す断面図である。なお、図2はメモリブロックMBの一部を代表的に図示したものであり、メモリブロックMB全体は図2に示す構造をカラム方向及びロウ方向に繰り返し形成したものとなる。メモリブロックMBは、図2及び図3に示すように、基板20上に順次積層されたバックゲート層30、メモリ層40、選択トランジスタ層50、及び配線層60を有する。バックゲート層30は、バックゲートトランジスタBTrとして機能する。メモリ層40は、メモリトランジスタMTr1~MTr8として機能する。選択トランジスタ層50は、ドレイン側選択トランジスタSDTr、及びソース側選択トランジスタSSTrとして機能する。配線層60は、ソース線SL、及びビット線BLとして機能する。バックゲート層30は、図2及び図3に示すように、バックゲート導電層31を有する。バックゲート導電層31は、バックゲート線BG、及びバックゲートトランジスタBTrのゲートとして機能する。バックゲート導電層31は、基板20と平行なロウ方向及びカラム方向に2次元的に、板状に広がるように形成される。バックゲート導電層31は、例えば、ポリシリコンpoly-Siの材料を用いる。バックゲート層30は、図3に示すように、メモリゲート絶縁層43、及び連結半導体層44Bを有する。メモリゲート絶縁層43は、連結半導体層44Bとバックゲート導電層31との間に設けられている。連結半導体層44Bは、バックゲートトランジスタBTrのボディチャネルとして機能する。連結半導体層44Bは、バックゲート導電層31を掘り込むように形成される。連結半導体層44Bは、上面からみてカラム方向を長手方向とする略矩形状に形成される。連結半導体層44Bは、1つのメモリブロックMB中でロウ方向及びカラム方向にマトリクス状に形成される。連結半導体層44Bは、例えば、ポリシリコンpoly-Siの材料を用いる。メモリ層40は、図2及び図3に示すように、バックゲート層30の上層に形成される。メモリ層40は、4層のワード線導電層41a~41dを有する。ワード線導電層41aは、ワード線WL4、及びメモリトランジスタMTr4のゲートとして機能する。また、ワード線導電層41aは、ワード線WL5、及びメモリトランジスタMTr5のゲートとしても機能する。同様に、ワード線導電層41b~41dは、各々、ワード線WL1~WL3、及びメモリトランジスタMTr1~MTr3のゲートとして機能する。また、ワード線導電層41b~41dは、各々、ワード線WL6~WL8、及びメモリトランジスタMTr6~MTr8のゲートとしても機能する。ワード線導電層41a~41dは、その上下間に層間絶縁層図示略を挟んで積層される。ワード線導電層41a~41dは、カラム方向にピッチをもってロウ方向図3の紙面垂直方向を長手方向として延びるように形成される。ワード線導電層41a~41dは、例えば、ポリシリコンpoly-Siの材料を用いる。メモリ層40は、図3に示すように、メモリゲート絶縁層43、及び柱状半導体層44Aを有する。メモリゲート絶縁層43は、柱状半導体層44Aとワード線導電層41a~41dとの間に設けられる。柱状半導体層44Aは、メモリトランジスタMTr1~MTr8のボディチャネルとして機能する。メモリゲート絶縁層43は、ワード線導電層41a~41dの側面側からメモリ柱状半導体層44側へと、ブロック絶縁層43a、電荷蓄積層43b、及びトンネル絶縁層43cを有する。電荷蓄積層43bは、電荷を蓄積可能に構成される。ブロック絶縁層43aは、ワード線導電層41a~41dの側壁に所定の厚みをもって形成される。電荷蓄積層43bは、ブロック絶縁層43aの側壁に所定の厚みをもって形成される。トンネル絶縁層43cは、電荷蓄積層43bの側壁に所定の厚みをもって形成される。ブロック絶縁層43a、及びトンネル絶縁層43cは、酸化シリコンSiO2の材料を用いる。電荷蓄積層43bは、窒化シリコンSiNの材料を用いる。柱状半導体層44Aは、ワード線導電層41a~41d、及び層間絶縁層図示略を貫通するように形成される。柱状半導体層44Aは、基板20に対して垂直方向に延びる。一対の柱状半導体層44Aは、連結半導体層44Bのカラム方向の端部近傍に整合するように形成される。柱状半導体層44Aは、例えば、ポリシリコンpoly-Siの材料を用いる。上記バックゲート層30及びメモリ層40において、一対の柱状半導体層44A、及びその下端を連結する連結半導体層44Bは、メモリストリングMSのボディチャネルとして機能するメモリ半導体層44を構成する。メモリ半導体層44は、ロウ方向からみてU字状に形成される。上記バックゲート層30の構成を換言すると、バックゲート導電層31は、メモリゲート絶縁層43を介して連結半導体層44Bの側面及び下面を取り囲むように形成される。また、上記メモリ層40の構成を換言すると、ワード線導電層41a~41dは、メモリゲート絶縁層43を介して柱状半導体層44Aの側面を取り囲むように形成される。選択トランジスタ層50は、図2及び図3に示すように、ソース側導電層51a、及びドレイン側導電層51bを有する。ソース側導電層51aは、ソース側選択ゲート線SGS、及びソース側選択トランジスタSSTrのゲートとして機能する。ドレイン側導電層51bは、ドレイン側選択ゲート線SGD、及びドレイン側選択トランジスタSDTrのゲートとして機能する。ソース側導電層51aは、メモリ半導体層44を構成する一方の柱状半導体層44Aの上層に形成される。ドレイン側導電層51bは、ソース側導電層51aと同層であって、メモリ半導体層44を構成する他方の柱状半導体層44Aの上層に形成される。ソース側導電層51a、及びドレイン側導電層51bは、カラム方向に所定ピッチをもってロウ方向に延びるように形成される。ソース側導電層51a、及びドレイン側導電層51bは、例えば、ポリシリコンpoly-Siの材料を用いる。選択トランジスタ層50は、図3に示すように、ソース側ゲート絶縁層53a、ソース側柱状半導体層54a、ドレイン側ゲート絶縁層53b、及びドレイン側柱状半導体層54bを有する。ソース側柱状半導体層54aは、ソース側選択トランジスタSSTrのボディチャネルとして機能する。ドレイン側柱状半導体層54bは、ドレイン側選択トランジスタSDTrのボディチャネルとして機能する。ソース側ゲート絶縁層53aは、ソース側導電層51aとソース側柱状半導体層54aとの間に設けられている。ソース側柱状半導体層54aは、ソース側導電層51aを貫通するように形成される。ソース側柱状半導体層54aは、ソース側ゲート絶縁層53aの側面及び一対の柱状半導体層44Aの一方の上面に接続され、基板20に対して垂直方向に延びるように柱状に形成される。ソース側柱状半導体層54aは、例えば、ポリシリコンpoly-Siの材料を用いる。ドレイン側ゲート絶縁層53bは、ドレイン側導電層51bとドレイン側柱状半導体層54bとの間に設けられている。ドレイン側柱状半導体層54bは、ドレイン側導電層51bを貫通するように形成される。ドレイン側柱状半導体層54bは、ドレイン側ゲート絶縁層53bの側面及び一対の柱状半導体層44Aの他方の上面に接続され、基板20に対して垂直方向に延びるように柱状に形成される。ドレイン側柱状半導体層54bは、例えば、ポリシリコンpoly-Siの材料を用いる。配線層60は、図2及び図3に示すように、ソース線層61、ビット線層62、及びプラグ層63を有する。ソース線層61は、ソース線SLとして機能する。ビット線層62は、ビット線BLとして機能する。ソース線層61は、ソース側柱状半導体層54aの上面に接し、ロウ方向に延びるように形成される。ビット線層62は、プラグ層63を介してドレイン側柱状半導体層54bの上面に接し、カラム方向に延びるように形成される。ソース線層61、ビット線層62、及びプラグ層63は、例えば、タングステン等の金属の材料を用いる。次に、図4を参照して、ワード線導電層41aの形状について詳しく説明する。なお、ワード線導電層41b~41dは、ワード線導電層41aと同様の形状であるため、それらの説明は省略する。ワード線導電層41aは、図4に示すように、1つのメモリブロックMBに一対設けられている。一対のワード線導電層41aは、上面からみて、櫛歯条に左右から噛み合うように配置される。[ソース線SLの接続関係]次に、図5を参照して、ソース線SL1~SL6と制御回路CCとの間の接続関係を説明する。図5におけるメモリセルアレイMAは、一例として、7つのメモリブロックMB1~MB7を有している。図5に示すように、メモリセルアレイMAは、メモリブロックMB1~MB7毎に、6本のソース線SL1~SL6を有する。さらに、メモリセルアレイMAは、6本の第1共通配線CL11~CL16、及び6本の第2共通配線CL21~CL26を有する。第1共通配線CL11~CL16は、各々、各メモリブロックMB内のソース線SL1~SL6に接続される。第2共通配線CL21~CL26は、各々、第1共通配線CL11~CL16に接続される。なお、詳細は後述するが、第1共通配線CL11~CL16はソース線SL1~SL6の上層に設けられ、第2共通配線CL21~CL26は第1共通配線CL11~CL16の上層に設けられている。制御回路CCは、図5に示すように、6つのドライバDR1~DR6、トランジスタTr11~Tr15、Tr21~Tr25、ゲート線GL、及びゲート制御回路GCを有する。ドライバDR1~DR6は、各々、第2共通配線CL21~CL26の一端に接続され、その電圧を制御する。以下において、全てのトランジスタTr11~Tr15、Tr21~Tr25を総称する場合には、トランジスタTr1、Tr2と記載する場合もある。トランジスタTr1、Tr2は、ソース側選択トランジスタSSTrドレイン側選択トランジスタSDTrよりも厚いゲート酸化膜を有し、高耐圧に設計される。トランジスタTr1は、トランジスタTr2よりもドライバDR1~DR6の近くに形成される。トランジスタTr1は、第2共通配線CL21~CL26の一端側に設けられ、トランジスタTr2は、第2共通配線CL21~CL26の他端側に設けられている。トランジスタTr11、Tr21は、第2共通配線CL21と第2共通配線CL22との間に設けられている。トランジスタTr12、Tr22は、第2共通配線CL22と第2共通配線CL23との間に設けられている。トランジスタTr13、Tr23は、第2共通配線CL23と第2共通配線CL24との間に設けられている。トランジスタTr14、Tr24は、第2共通配線CL24と第2共通配線CL25との間に設けられている。トランジスタTr15、Tr25は、第2共通配線CL25と第2共通配線CL26との間に設けられている。また、トランジスタTr1、Tr2のゲートは、ゲート線GLを介してゲート制御回路GCから共通に信号SL_MERGEを供給され、その信号に応じて導通状態又は非導通状態となる。信号SL_MERGEは、ドライバDR1~DR6を駆動して且つ消去動作を実行する際にLとされ、それ以外はHとされる。よって、トランジスタTr1、Tr2は、消去動作時に非導通状態となり、それ以外の読出動作時及び書込動作時においては導通状態となる。上記のトランジスタTr1、Tr2を非導通状態とする制御によって、消去動作時にソース線SL1~SL6は各々共通接続されない。すなわち、ソース線SL1~SL6に印加する電圧を独立して制御できる。これにより、消去動作時にソース線SL1~SL6は各々異なる電圧を設定可能である。したがって、第1の実施の形態は、消去動作時に、各ソース線SL1~SL6に接続されたメモリユニットMUメモリストリングMS毎に消去動作を実行することができる。すなわち、第1の実施の形態は、消去動作の実行単位をメモリブロックMBよりも小さいメモリユニットMUにすることができる。また、上記のトランジスタTr1、Tr2を導通状態とする制御によって、読出動作時に全てのソース線SL1~SL6は共通接続される。ここで、後述するように、読出動作時にソース線SL1~SL6は全て同一の電圧を印加されるので、ソース線SL1~SL6を共通接続しても読出動作に問題は生じない。したがって、第1の実施の形態は、読出動作時に、共通接続されたソース線SL1~SL6によりその配線抵抗を削減し、読出動作を正確に実行することができる。また、これにより、ドライバの駆動能力の強化は必要なく、ソース線の幅を大きくする必要もない。よって、第1の実施の形態は、不揮発性半導体記憶装置の占有面積の増大を抑制することができる。また、上記のトランジスタTr1、Tr2を導通状態とする制御によって、書込動作時にソース線SL1~SL6は共通接続される。ここで、後述するように書込動作時にソース線SL1~SL6は全て同一の電圧を印加されるので、ソース線SL1~SL6を共通接続しても書込動作に問題は生じない。したがって、第1の実施の形態は、書込動作時に、共通接続されたソース線SL1~SL6によりその配線抵抗を削減することができる。次に、ゲート制御回路GCの構成について説明する。ゲート制御回路GCは、図5に示すように、NAND回路71、及びレベルシフタ72を有する。NAND回路71は、一端の入力端子から信号SL_DRV_ONを供給され、他方の入力端子から信号SL_ERASE_MODEを供給される。NAND回路71は、供給された信号に基づきレベルシフタ72を介して、出力信号SL-MERGEを出力する。信号SL_DRV_ONは、ドライバDR1~DR6の駆動時にHとされ、それ以外においてLとされる。信号SL_ERASE_MODEは、消去動作時にHとされ、それ以外においてLとされる。なお、NAND回路71、及びレベルシフタ72を構成するトランジスタは、トランジスタTr1、Tr2よりも低耐圧をもつように設計してもよい。次に、図6及び図7を参照して、上述したソース線SL1~SL6、第1共通配線CL11~CL16、第2共通配線CL21~CL26、ゲート線GL、及びトランジスタTr1、Tr2を実現する積層構造について説明する。図6は、図5のA-A’断面図であり、図7は、図5のB-B’断面図である。図6に示すように、上述したソース線SLとして機能するソース線層61図3参照の上層には、層間絶縁層図示略を介して第1共通配線層81a、第2共通配線層82a、82b、及びゲート導電層83が積層される。第1共通配線層81aは、第1共通配線CL11として機能する。第2共通配線層82a、82bは、各々、第2共通配線CL21、CL22として機能する。ゲート導電層83は、ゲート線GLとして機能する。第1共通配線層81は、ソース線層61よりも上層に設けられ、カラム方向に延びるように形成される。第2共通配線層82a、82b、及びゲート導電層83は、第1共通配線層81aよりも上層に設けられ、ロウ方向図9の紙面垂直方向に延びるように形成される。ゲート導電層83は、第2共通配線層82a、82bと同層に位置する。ソース線層61の上面は、積層方向に延びるプラグ層84aを介して第1共通配線層81aの下面に接続される。第1共通配線層81aの上面は、積層方向に延びるプラグ層84bを介して第2共通配線層82aの下面に接続される。図7に示すように、トランジスタTr11は、基板20の表面にソース/ドレインを有する。トランジスタTr11は、拡散層91a、91b、ゲート絶縁層92、及びゲート電極層93により構成される。拡散層91a、91bは、トランジスタTr11のソース、ドレインとして機能する。拡散層91a、91bは、基板20の表面に所定ピッチをもって形成される。ゲート絶縁層92は、拡散層91aと拡散層91bの間の基板20の表面に所定の厚みをもって形成される。ゲート電極層93は、トランジスタTr1のゲートとして機能する。ゲート電極層93は、ゲート絶縁層92の上面に形成される。拡散層91a、91bは、各々、プラグ層85a、85b、電極層86a、86b、プラグ層87a、87b、電極層88a、88b、プラグ層89a、89bを介して第2共通配線層82a、82bに接続される。ゲート電極層93は、プラグ層85c、電極層86c、プラグ層87c、電極層88c、プラグ層89cを介してゲート導電層83に接続される。電極層86a~86cは、ソース線層61と同層に位置する。電極層88a~88cは、第1共通配線層81aと同層に形成される。上記第2共通配線層82a、82bは、その下層の第1共通配線層81a、ソース線層61よりも大きいピッチをもって配置される。よって、第2共通配線層82a、82bを互いに接続するトランジスタTr11は、第1共通配線層81a又はソース線層61を互いに接続するトランジスタよりも容易に基板20上に形成することができる。[読出動作]次に、図8を参照して第1の実施の形態に係る読出動作について説明する。図8に示す読出動作は、選択メモリブロックs-MB内の選択メモリユニットs-MUに含まれるメモリトランジスタMTr3を対象とする。読出動作においては、図8に示すように、メモリブロックMB1内のソース線SL1~SL6は全て同じ電圧に設定される。なお、読出動作は、ベリファイ動作を含むものとする。図8に示すように、読出動作時、ビット線BLは、電圧VDDを印加される。読出動作時、選択メモリブロックs-MBにおいて、ソース線SLは、接地GNDされる。ワード線WL1、WL2、WL4~WL8、バックゲート線BGは読出電圧Vreadを印加され、ワード線WL3は電圧VCGRVを印加される。読出電圧Vreadは、メモリトランジスタMTrが保持するデータによらず、メモリトランジスタMTrを導通させることができる電圧である。電圧VCGRVは、メモリトランジスタMTrが有し得る2つの閾値電圧分布の間の電圧である。また、読出動作時、選択メモリブロックs-MBにおいて、ソース側選択ゲート線SGS1及びドレイン側選択ゲート線SGD1は電圧Vsgを印加され、ソース側選択ゲート線SGS2~SGS12及びドレイン側選択ゲート線SGD2~SGD12は接地GNDを印加される。これにより、選択メモリユニットs-MU内のソース側選択トランジスタSSTr及びドレイン側選択トランジスタSDTrにみが導通状態となる。上記の電圧制御により、メモリトランジスタMTr3の保持するデータに応じて、ビット線BLからソース線SL1に電流が流れる。この電流を検知することにより、メモリトランジスタMTr3のデータが読み出される。以上の読出動作において、第1の実施の形態は、図5に示したトランジスタTr1、Tr2によりソース線SL1~SL6を共通接続する。これにより、第1の実施の形態は、読出動作時、ソース線SLの配線抵抗を低減させ、読出動作を正確に実行することができる。[書込動作]次に、図9を参照して第1の実施の形態に係る書込動作について説明する。図9に示す書込動作は、選択メモリブロックs-MB内の選択メモリユニットs-MUに含まれるメモリトランジスタMTr3を対象とする。書込動作においては、図9に示すように、選択メモリブロックs-MB内のソース線SL1~SL6は全て同じ電圧に設定される。図9に示すように、書込動作時、ビット線BLは、書き込むデータに応じて、接地GND、或いは電圧VDDを印加される。書込動作時、選択メモリブロックs-MBにおいて、ソース線SLは、電圧VSLを印加される。ワード線WL1、WL2、WL4~WL8、バックゲート線BGはパス電圧Vpassを印加され、ワード線WL3はプログラム電圧Vpgmを印加される。パス電圧Vpassは、メモリトランジスタMTrが保持するデータによらず、メモリトランジスタMTrを導通させることができる電圧である。プログラム電圧Vpgmは、メモリトランジスタMTrの電荷蓄積層に電荷を注入するための間の電圧である。また、書込動作時、選択メモリブロックs-MBにおいて、ソース側選択ゲート線SGS1及びドレイン側選択ゲート線SGD1は電圧Vsgを印加され、ソース側選択ゲート線SGS2~SGS12及びドレイン側選択ゲート線SGD1~SGS12は接地GNDされる。これにより、選択メモリユニットs-MU内のソース側選択トランジスタSSTr及びドレイン側選択トランジスタSSTrが導通状態となる。上記の電圧制御により、選択メモリユニットs-MU内のメモリトランジスタMTr3の電荷蓄積層に高電圧が印加され、これにより、その電荷蓄積層に電荷が注入される。すなわち、選択メモリユニットs-MU内のメモリトランジスタMTr3に対して書込動作が実行される。以上の書込動作において、第1の実施の形態は、図5に示したトランジスタTr1、Tr2によりソース線SL1~SL6を共通接続する。これにより、第1の実施の形態は、書込動作時、ソース線SLの配線抵抗を低減させることができる。[消去動作]次に、図10を参照して第1の実施の形態に係る消去動作について説明する。図10に示す消去動作は、選択メモリブロックs-MB内の選択メモリユニットs-MUを対象とする。図10に示す例では、選択メモリユニットs-MUは、ソース線SL1に接続されている。図10に示すように、消去動作時、選択メモリブロックs-MBにおいて、ソース線SL1とソース線SL2~SL6とは異なる電圧に設定される。図10に示すように、消去動作時、ビット線BLは、電圧Vmidを印加される。消去動作時、選択メモリブロックs-MBにおいて、ソース線SL1は電圧Veraを印加され、ソース線SL2~SL6は、電圧Vmidを印加される。ワード線WL1~WL8、バックゲート線BGは接地GNDされる。また、消去動作時、選択メモリブロックs-MBにおいて、ソース側選択ゲート線SGS1、SGS2は電圧Vera-Δを印加され、ソース側選択ゲート線SGS2~SGS12及びドレイン側選択ゲート線SGD2~SGD12は電圧Vmidを印加される。上記の電圧制御により、選択メモリユニットs-MUに含まれるソース側選択トランジスタSSTrのゲート近傍においてGIDL電流が生じる。その結果、選択メモリユニットs-MUに含まれるメモリトランジスタMTr1~MTr8のボディの電圧は上昇し、それらの電荷蓄積層に高電圧がかかる。これにより、選択メモリユニットs-MUに含まれるメモリトランジスタMTr1~MTr8に対して消去動作が実行される。以上の消去動作において、第1の実施の形態は、図5に示したトランジスタTr1、Tr2によりソース線SL1~SL6を各々非接続とする。これにより、第1の実施の形態は、消去動作時、ソース線SL1~SL6を各々独立に制御して、選択的にメモリトランジスタMTr1~MTr8を消去することができる。[第2の実施の形態][ソース線SLの接続関係]次に、第2の実施の形態に係る不揮発性半導体記憶装置について説明する。第2の実施の形態に係る不揮発性半導体記憶装置は、第1の実施の形態と同様のメモリセルアレイMAを有する。第2の実施の形態は、図11に示すようにソース線SL1~SL6と制御回路CCとの間の接続関係において第1の実施の形態と異なる。なお、第2の実施の形態において、第1の実施の形態と同様の構成については同一符号を付し、その説明を省略する。第2の実施の形態は、図11に示すように、トランジスタTr2を有していない点において第1の実施の形態と異なる。すなわち、第2の実施の形態は、第2共通配線CL21~CL26の一端側のみに、トランジスタTr11~Tr15を有する。第2の実施の形態は、第1の実施の形態と同様に、トランジスタTr1により、書込み動作時及び読出動作時にソース線SL1~SL6を共通接続して制御する一方、消去動作時にソース線SL1~SL6を各々独立に制御する。これにより、第2の実施の形態は、第1の実施の形態と同様の効果を奏し得る。第2の実施の形態は、第1の実施の形態と比較して、トランジスタTr2を削減できる。その結果、第1の実施の形態に比べて、回路面積を縮小できる。[第3の実施の形態][ソース線SLの接続関係]次に、第3の実施の形態に係る不揮発性半導体記憶装置について説明する。第3の実施の形態に係る不揮発性半導体記憶装置は、第1の実施の形態と同様のメモリセルアレイMAを有する。第3の実施の形態は、図12に示すようにソース線SL1~SL6と制御回路CCとの間の接続関係において第1の実施の形態と異なる。なお、第3の実施の形態において、第1の実施の形態と同様の構成については同一符号を付し、その説明を省略する。第3の実施の形態は、第1共通配線層CL11~CL16を共通接続することにより、ソース線SL1~SL6を共通接続し、この点で第1及び第2の実施の形態と異なる。第3の実施の形態は、図12に示すように、第1の実施の形態のトランジスタTr1、Tr2の代わりにトランジスタTr31~Tr35を有する。以下において、全てのトランジスタTr31~Tr35を総称する場合には、トランジスタTr3と記載する場合もある。トランジスタTr3は、ソース側選択トランジスタSSTrドレイン側選択トランジスタSDTrよりも厚いゲート酸化膜を有し、高耐圧に設計されている。トランジスタTr3は、第1共通配線CL11~CL16の一端側に設けられている。トランジスタTr31は、第1共通配線CL11と第1共通配線CL12との間に設けられている。トランジスタTr32は、第1共通配線CL12と第1共通配線CL13との間に設けられている。トランジスタTr33は、第1共通配線CL13と第1共通配線CL14との間に設けられている。トランジスタTr34は、第1共通配線CL14と第1共通配線CL15との間に設けられている。トランジスタTr35は、第1共通配線CL15と第1共通配線CL16との間に設けられている。また、トランジスタTr3のゲートは、ゲート線GLを介してゲート制御回路GCから共通に信号SL_MERGEを供給され、その信号に応じて書込動作時及び読出動作時に導通状態となり、消去動作時に非導通状態となる。したがって、第3の実施の形態は、書込み動作時及び読出動作時にソース線SL1~SL6を共通接続して制御する一方、消去動作時にソース線SL1~SL6を各々独立に制御できる。これにより、第3の実施の形態は、第1の実施の形態と同様の効果を奏する。次に、図13を参照して、上述したトランジスタTr3を実現する積層構造について説明する。図13は、図12のA-A’断面図である。図13に示すように、トランジスタTr31は、基板20の表面にソース/ドレインを有する。トランジスタTr31は、拡散層91a’、91b’、ゲート絶縁層92’、及びゲート電極層93’により構成される。拡散層91a’、91b’は、トランジスタTr31のソース、ドレインとして機能する。拡散層91a’、91b’は、基板20の表面に所定ピッチをもって形成される。ゲート絶縁層92’は、拡散層91a’と拡散層91bの間の基板20の表面に所定の厚みをもって形成される。ゲート電極層93’は、トランジスタTr31のゲートとして機能する。ゲート電極層93’は、ゲート絶縁層92’の上面に形成される。拡散層91a’、91b’は、各々、プラグ層85a’85b’、電極層86a’、86b’、プラグ層87a’87b’を介して第1共通配線層81a、81b第1共通配線CL11、CL12に接続される。ゲート電極層93’は、プラグ層85c’、電極層86c’、プラグ層87c’、電極層88c’、プラグ層89c’を介してゲート導電層83ゲート線GLに接続される。電極層86a’~86c’は、ソース線層61と同層に位置する。電極層88c’は、第1共通配線層81a、81bと同層に形成される。上記第1共通配線層81a、81bは、ソース線層61よりも大きいピッチをもって配置される。よって、第1共通配線層81a、81bを互いに接続するトランジスタTr31は、ソース線層61を互いに接続するトランジスタよりも容易に基板20上に形成することができる。[第4の実施の形態][ソース線SLの接続関係]次に、第4の実施の形態に係る不揮発性半導体記憶装置について説明する。第4の実施の形態に係る不揮発性半導体記憶装置は、第1の実施の形態と同様のメモリセルアレイMAを有する。第4の実施の形態は、図14に示すようにソース線SL1~SL6と制御回路CCとの間の接続関係において第1の実施の形態と異なる。なお、第4の実施の形態において、第1の実施の形態と同様の構成については同一符号を付し、その説明を省略する。第4の実施の形態は、ソース線SL1~SL6自体を共通接続し、この点で第1及び第2の実施の形態と異なる。第4の実施の形態は、図14に示すように、第1の実施の形態のトランジスタTr1、Tr2の代わりにトランジスタTr41~Tr45を有する。以下において、全てのトランジスタTr41~Tr45を総称する場合には、トランジスタTr4と記載する場合もある。トランジスタTr4は、ソース側選択トランジスタSSTrドレイン側選択トランジスタSDTrよりも厚いゲート酸化膜を有し、高耐圧に設計されている。トランジスタTr4は、メモリセルアレイMAが設けられた領域に形成される。トランジスタTr41は、ソース線SL1とソース線SL2との間に設けられている。トランジスタTr42は、ソース線SL2とソース線SL3との間に設けられている。トランジスタTr43は、ソース線SL3とソース線SL4との間に設けられている。トランジスタTr44は、ソース線SL4とソース線SL5との間に設けられている。トランジスタTr45は、ソース線SL5とソース線SL6との間に設けられている。また、トランジスタTr4のゲートは、ゲート線GLを介してゲート制御回路GCから共通に信号SL_MERGEを供給され、その信号に応じて書込動作時及び読出動作時に導通状態となり、消去動作時に非導通状態となる。したがって、第4の実施の形態は、書込み動作時及び読出動作時にソース線SL1~SL6を共通接続して制御する一方、消去動作時にソース線SL1~SL6を各々独立に制御できる。これにより、第4の実施の形態は、第1の実施の形態と同様の効果を奏する。次に、図15を参照して、上述したトランジスタTr4を実現する積層構造について説明する。図15は、図14のA-A’断面図である。図15に示すように、トランジスタTr4は、基板20のソース/ドレインを有する。トランジスタTr4は、拡散層91、ゲート絶縁層92、及びゲート電極層93により構成される。拡散層91は、トランジスタTr4のソース、ドレインとして機能する。拡散層91は、隣接するトランジスタTr4により共有されている。拡散層91は、基板20の表面に所定ピッチをもって形成される。ゲート絶縁層92は、拡散層91の間の基板20の表面に所定の厚みをもって形成される。ゲート電極層93は、トランジスタTr4のゲートとして機能する。ゲート電極層93は、ゲート絶縁層92の上面に形成される。拡散層91は、プラグ層85、電極層86、プラグ層87、電極層88、プラグ層89を介してゲート導電層83ゲート線GLに接続される。電極層86は、ソース線層61と同層に位置する。電極層88は、第1共通配線層81a、81bと同層に位置する。[第5の実施の形態][ソース線SLの接続関係]次に、第5の実施の形態に係る不揮発性半導体記憶装置について説明する。第5の実施の形態に係る不揮発性半導体記憶装置は、第1の実施の形態と同様のメモリセルアレイMAを有する。第5の実施の形態は、図16に示すようにソース線SL1~SL6と制御回路CCとの間の接続関係において第1の実施の形態と異なる。なお、第5の実施の形態において、第1の実施の形態と同様の構成については同一符号を付し、その説明を省略する。第5の実施の形態は、第2共通配線CL21~CL26を互いに接続することにより、ソース線SL1~SL6を接続し、この点において第2の実施の形態と共通する。一方、上記図10に示したようにソース線SL1のみに接続された選択メモリユニットs-MUに対して選択的に消去動作を実行する場合、第5の実施の形態は、ソース線SL2~SL6のみを互いに共通接続し、ソース線SL1をソース線SL2~SL6と非接続とする。すなわち、第5の実施の形態は、消去動作時、選択したソース線SL1以外の非選択のソース線SL2~SL6のみを共通接続する。この点で第5の実施の形態は、第2の実施の形態と異なる。これにより、第5の実施の形態は、消去動作時においても、ソース線SL2~SL6の配線抵抗を削減することができる。すなわち、第5の実施の形態は、消去動作時、第2の実施の形態よりもソース線SLの配線抵抗を削減することができる。上記のような制御を可能とするため、第5の実施の形態は、第1の実施の形態のトランジスタTr11~Tr15に加えて、第2共通配線CL26と第2共通配線CL21との間に設けられたトランジスタTr16を有する。さらに、第5の実施の形態において、トランジスタTr11~Tr16のゲートは、各々異なるゲート線GLa1~GLa6を介して、ゲート制御回路GC1~GC6に接続される。ゲート制御回路GC1~GC6は、各々、異なる信号SL_MERGE1~SL_MERGE6をトランジスタTr11~Tr16のゲートに供給する。これにより、トランジスタTr11~Tr16は各々独立に制御され得る。信号SL_MERGE1~SL_MERGE6は、各々、ドライバDR1~DR6を駆動し且つ消去動作を実行される場合であって、さらにソース線SL1~SL6が選択された際に、Lとされ、それ以外はHとされる。したがって、トランジスタTr11~Tr16は、消去動作時であって、各々ソース線SL1~SL6が選択された場合に非導通状態となり、それ以外においては導通状態となる。すなわち、消去動作時、選択されたソース線SLに接続されたトランジスタトランジスタTr11~Tr16のみが非導通状態とされ、非選択とされたソース線SLに接続されたトランジスタTr11~Tr16は導通状態となる。次に、図17を参照して、ゲート制御回路GC1の構成について説明する。ゲート制御回路GC1は、図17に示すように、NOR回路71a、インバータ72a、NAND回路73a、レベルシフタ74aを有する。NOR回路71aは、一端の入力端子から信号SL1_SELを供給され、他方の入力端子から信号SL2_SELを供給される。NOR回路71aは、供給された信号に基づく出力信号をインバータ72aを介してNADN回路73aの第1の入力端子に供給する。信号SL1_SEL、SL2_SELは、各々、ソース線SL1、SL2を選択する場合にHとなり、それ以外はLとなる。NAND回路73aは、第2の入力端子から信号SL_DRV_ONを供給され、第3の入力端子から信号SL_ERASE_MODEを供給される。NAND回路73aは、供給された信号に基づきレベルシフタ74aを介して、出力信号SL-MERGE1を出力する。なお、NOR回路71a、インバータ72a、NAND回路73a、レベルシフタ74aを構成するトランジスタは、トランジスタTr1よりも低耐圧をもつように設計してもよい。ゲート制御回路GC2~GC6は、図17に示したゲート制御回路GC1と略同様の構成を有するため、その説明を省略する。ただし、図16に示すように、ゲート制御回路GC2~GC6は、信号SL2_SEL~信号SL6_SELを供給され、これら信号に基づき、信号SL_MERGE1~6を出力する。信号SL3_SEL、~SL6_SELは、各々、ソース線SL3~SL6を選択する場合にHとなり、それ以外はLとなる。以上のような構成により、第5の実施の形態は、消去動作時、選択したソース線SL以外の非選択のソース線SLを共通接続することができる。すなわち、第5の実施の形態は、消去動作時、第2の実施の形態よりもソース線SLの配線抵抗を削減することができる。[その他の実施の形態]本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、第5の実施の形態の構成は、第1~第4の実施の形態に適用可能である。例えば、上記の実施の形態において、メモリストリングMSのボディとして機能するメモリ半導体層44は、ロウ方向からみてU字状に形成される。しかしながら、メモリ半導体層44は、図18に示すように、ロウ方向からみてI字状に形成されたものであってもよい。