順次接続された複数段のインバータを有し、前記複数段のインバータは、論理閾値を制御信号によりシフトさせることが可能な制御対象インバータを含み、前記制御対象インバータの論理閾値を制御信号によりシフトさせることにより前記複数段のインバータの遅延時間を変化させることを特徴とする可変遅延回路。前記複数段のインバータは、各々の間に他のインバータを挟んで隣り合った複数の制御対象インバータを含むことを特徴とする請求項1に記載の可変遅延回路。前記制御対象インバータに対する電源電圧を前記複数段のインバータにおける前記制御対象インバータ以外のインバータに対する電源電圧に対してシフトさせることにより前記制御対象インバータの論理閾値をシフトさせることを特徴とする請求項1または2に記載の可変遅延回路。前記制御対象インバータに対する高電位側電源電圧および低電位側電源電圧の両方を前記複数段のインバータにおける制御対象インバータ以外のインバータに対する高電位側電源電圧および低電位側電源電圧に対してシフトさせることにより、前記制御対象インバータの論理閾値をシフトさせることを特徴とする請求項3に記載の可変遅延回路。前記制御対象インバータに対する高電位側電源電圧または低電位側電源電圧の一方のみを前記複数段のインバータにおける制御対象インバータ以外のインバータに対する高電位側電源電圧および低電位側電源電圧に対してシフトさせることにより、前記制御対象インバータの論理閾値をシフトさせることを特徴とする請求項3に記載の可変遅延回路。前記制御対象インバータとして、出力信号を反転させるのに寄与する複数の並列接続されたトランジスタを備えたインバータを有し、前記制御対象インバータにおいて出力信号を反転させるのに寄与するトランジスタを切り換えることにより前記制御対象インバータの論理閾値をシフトすることを特徴とする請求項1または2に記載の可変遅延回路。ところで、上述した第1の従来技術による可変遅延回路は、インバータ1段当たりの遅延時間delayが上記式1に示すように電流Iに反比例する。このため、遅延時間delayの電流Iに対する線形性が不十分であり、正確な遅延時間の制御を必要とするシステムへの搭載が困難であった。第2の従来技術による可変遅延回路も同様であり、インバータの遅延時間の電源電圧に対する線形性が不十分であり、正確な遅延時間の制御を必要とするシステムへの搭載が困難であった。この発明は、以上説明した事情に鑑みてなされたものであり、遅延時間の制御信号に対する線形性の高い可変遅延回路を提供することを目的とする。この発明は、順次接続された複数段のインバータを有し、前記複数段のインバータは、論理閾値を制御信号によりシフトさせることが可能な制御対象インバータを含み、前記制御対象インバータの論理閾値を制御信号によりシフトさせることにより前記複数段のインバータの遅延時間を変化させることを特徴とする可変遅延回路を提供する。かかる発明によれば、制御信号により制御対象インバータの論理閾値をシフトすると、複数段のインバータからなる遅延回路に、制御対象インバータの論理閾値のシフト量に比例した遅延時間の変化が発生する。以下、図面を参照し、この発明の実施形態について説明する。<第1実施形態>図1は、この発明の第1実施形態である可変遅延回路の構成を示す回路図である。この可変遅延回路は、順次接続された4個のインバータINV1、INV2、INV3、INV4と、遅延制御回路100とを有する。本実施形態において、インバータの段数は、必要な遅延時間に応じた段数とすればよいが、図1では、図面が煩雑化することを防ぐため、4段のインバータを用いた可変遅延回路を例として挙げている。各インバータINV1~INV4は、いずれもPチャネルMOSFETMetalOxideSemiconductorFieldEffectTransistor金属-酸化膜-半導体構造の電界効果トランジスタであり、以下では単にトランジスタというMP1およびNチャネルトランジスタMN1により構成されている。ここで、奇数段目のインバータINV1およびINV3のPチャネルトランジスタMP1のソースには遅延制御回路100から第1の高電位側電源電圧VDD1が与えられ、同インバータのNチャネルトランジスタMN1のソースには遅延制御回路100から第1の低電位側電源電圧VSS1が与えられる。一方、偶数段目のインバータINV2およびINV4のPチャネルトランジスタMP1のソースには遅延制御回路100から第2の高電位側電源電圧VDD2が与えられ、同インバータのNチャネルトランジスタMN1のソースには遅延制御回路100から第2の低電位側電源電圧VSS2が与えられる。遅延制御回路100は、インバータINV2およびINV4を制御対象インバータとし、インバータINV1およびINV3の論理閾値に対して、インバータINV2およびINV4の論理閾値を所望のシフト量だけ負方向にシフトさせることにより、インバータINV1~INV4からなる遅延回路の遅延時間を可変制御する回路である。さらに詳述すると、遅延制御回路100は、インバータINV1およびINV3に与える電源電圧VDD1-VSS1の大きさを一定値VBに保ち、かつ、インバータINV2およびINV4に与える電源電圧VDD2-VSS2の大きさを同じ一定値VBに保った状態で、前者の電源電圧VDD1およびVSS1の各電位に対して後者の電源電圧VDD2およびVSS2の各電位を所望のシフト量ΔVだけ負方向にシフトさせる。このようにインバータINV1およびINV3の電源電位に対して、制御対象インバータINV2およびINV4の電源電位が相対的にシフトされると、そのシフト量ΔVとほぼ同じシフト量だけ、インバータINV1およびINV3の論理閾値に対して、インバータINV2およびINV4の論理閾値が負方向にシフトされる。この結果、インバータINV1~INV4からなる遅延回路の遅延時間に論理閾値のシフト量に比例した変化が発生するのである。なお、インバータINV1およびINV3のPチャネルトランジスタMP1が形成されるNウェルには第1の高電位側電源電圧VDD1が与えられ、インバータINV2およびINV4のPチャネルトランジスタMP1が形成されるNウェルには第2の高電位側電源電圧VDD2が与えられ、インバータINV1およびINV3のNチャネルトランジスタMN1が形成されるPウェルには第1の低電位側電源電圧VSS1が与えられ、インバータINV2およびINV4のNチャネルトランジスタMN1が形成されるPウェルには第2の低電位側電源電圧VSS2が与えられるようになっている。以上が本実施形態の構成である。図2a~eはインバータINV1およびINV3に対する電源電圧VDD1およびVSS1を1.0Vおよび0.2Vに固定し、インバータINV2およびINV4に対する電源電圧VDD2およびVSS2を各種シフトさせた場合におけるインバータINV1の出力ノードN1、インバータINV2の出力ノードN2、インバータINV3の出力ノードN3およびインバータINV4の出力ノードN4の各信号波形を示すものである。ここで、図2a~cは、初段のインバータINV1の出力ノードN1の信号が立ち上がる場合における各ノードN1、N2、N3、N4の信号波形を、図2dおよびeは、初段のインバータINV1の出力ノードN1の信号が立ち下がる場合における各ノードN1、N2、N3、N4の信号波形を各々示している。図2a~eに示す各例では、インバータINV1~INV4の各々のPチャネルトランジスタMP1とNチャネルトランジスタMN1の閾値電圧の大きさが同じであり、相互コンダクタンスの大きさも同じであることを想定している。このため、インバータINV1およびINV3の出力信号の反転を生じさせるインバータINV1およびINV3の論理閾値VIt1は、VDD1VSS1/2=1.0V0.2V/2=0.6Vに等しい。また、インバータINV2およびINV4の出力信号の反転を生じさせるインバータINV2およびINV4の論理閾値VIt2は、VDD2VSS2/2に等しく、この論理閾値VIt2は電源電圧VDD2およびVSS2のシフトに連動してシフトする。図2aに示す例では、インバータINV2およびINV4に対する電源電圧VDD2およびVSS2が1.0Vおよび0.2Vとなっている。このため、インバータINV2およびINV4の論理閾値VIt2は、VDD2VSS2/2=1.0V0.2V/2=0.6Vである。従って、インバータINV1の出力ノードN1の信号がインバータINV2の論理閾値VIt2=0.6Vを上回るときにインバータINV2の出力ノードN2の信号が立ち下がり始める。そして、出力ノードN2の信号がインバータINV3の論理閾値VIt1=0.6Vを下回るときにインバータINV3の出力ノードN3の信号が立ち上がり始める。このため、図示の例では、インバータINV1の出力ノードN1の信号が論理閾値VIt1を上回るタイミングからインバータINV3の出力ノードN3の信号が論理閾値VIt1を上回るタイミングまでの遅延時間はDelay0=20unitとなる。なお、unitはある長さを持った単位時間である。図2bに示す例では、図2aの場合に比べて、インバータINV2およびINV4に対する電源電圧VDD2およびVSS2がマイナス方向にΔV=0.1Vシフトされており、VDD2=0.9V、VSS2=0.1Vとなっている。このため、インバータINV2およびINV4の論理閾値VIt2は、VDD2VSS2/2=0.9V0.1V/2=0.5Vとなり、図2aの場合に比べてマイナス方向に0.1Vシフトされている。ここで、インバータINV2の論理閾値VIt2がマイナス方向にシフトされると、インバータINV1の出力ノードN1が立ち上がる過程において、インバータINV2の出力ノードN2の立ち下がりが開始されるタイミングが論理閾値VIt2のシフト量に比例した分だけ早まることとなる。また、電源電圧VDD2が1.0Vから0.9Vに低下したことにより、インバータINV2の出力ノードN2の信号が立ち下がり始めてからインバータINV3の論理閾値VIt1=0.6Vに到達するまでの所要時間がこの0.1Vの電源電圧低下に比例した分だけ短くなる。このため、図示の例では、インバータINV1の出力ノードN1の電圧が論理閾値VIt1を上回るタイミングからインバータINV3の出力ノードN3の電圧が論理閾値VIt1を上回るタイミングまでの遅延時間はDelay-1=15unitとなる。図2cに示す例では、図2aの場合に比べて、インバータINV2およびINV4に対する電源電圧VDD2およびVSS2がマイナス方向にΔV=0.2Vシフトされており、VDD2=0.8V、VSS2=0.0Vとなっている。このため、インバータINV2およびINV4の論理閾値VIt2は、VDD2VSS2/2=0.8V0.0V/2=0.4Vとなり、図2aの場合に比べてマイナス方向に0.2Vシフトされている。この場合、インバータINV1の出力ノードN1の電圧が論理閾値VIt1を上回るタイミングからインバータINV3の出力ノードN3の電圧が論理閾値VIt1を上回るタイミングまでの遅延時間は、図2bの場合よりもさらに短くなり、Delay-2=10unitとなる。以上のように初段のインバータINV1の出力ノードN1の信号が立ち上がる動作では、インバータINV2およびINV4の論理閾値VIt2のマイナス方向のシフト量ΔVの増加に比例して、インバータ2段分の遅延時間図示の例ではインバータINV2およびINV3の総遅延時間が減少する。次に初段のインバータINV1の出力ノードN1の信号が立ち下がる場合の動作について説明する。まず、電源電圧VDD2およびVSS2を電源電圧VDD1およびVSS1に各々一致させた場合、図2dに示すように、インバータINV1の出力ノードN1の信号がインバータINV2の論理閾値VIt2=0.6Vを下回るときにインバータINV2の出力ノードN2の信号が立ち上がり始める。そして、出力ノードN2の信号がインバータINV3の論理閾値VIt1=0.6Vを上回るときにインバータINV3の出力ノードN3の信号が立ち下がり始める。このため、図示の例では、インバータINV1の出力ノードN1の信号が論理閾値VIt1を下回るタイミングからインバータINV3の出力ノードN3の信号が論理閾値VIt1を下回るタイミングまでの遅延時間は、図2aの場合と同様、Delay0=20unitとなる。図2eに示す例では、図2dの場合に比べて、インバータINV2およびINV4に対する電源電圧VDD2およびVSS2がマイナス方向にΔV=0.1Vシフトされており、インバータINV2およびINV4の論理閾値VIt2は、VDD2VSS2/2=0.9V0.1V/2=0.5Vとなり、図2dの場合に比べてマイナス方向に0.1Vシフトされている。ここで、インバータINV2の論理閾値VIt2がマイナス方向にシフトされると、インバータINV1の出力ノードN1の信号が立ち下がる過程において、インバータINV2の出力ノードN2の信号の立ち上がりが開始されるタイミングが論理閾値VIt2のシフト量に比例した分だけ遅れることとなる。また、電源電圧VSS2が0.2Vから0.1Vに低下したことにより、インバータINV2の出力ノードN2の信号が立ち上がり始めてからインバータINV3の論理閾値VIt1=0.6Vに到達するまでの所要時間がこの0.1Vの電源電圧低下に比例した分だけ長くなる。このため、図示の例では、インバータINV1の出力ノードN1の信号が論理閾値VIt1を下回るタイミングからインバータINV3の出力ノードN3の信号が論理閾値VIt1を下回るタイミングまでの遅延時間はDelay1=25unitとなる。以上のように初段のインバータINV1の出力ノードN1の信号が立ち下がる動作では、インバータINV2およびINV4の論理閾値VIt2のマイナス方向のシフト量ΔVの増加に比例して、インバータ2段分の遅延時間図示の例ではインバータINV2およびINV3の総遅延時間が増加する。以上のように、本実施形態によれば、インバータINV2およびINV4の論理閾値VIt2のマイナス方向のシフト量ΔVを制御することにより、このシフト量ΔVの増加に比例させて、インバータINV1~INV4がインバータINV1への入力信号の立ち下がりエッジを伝達する際の遅延時間を減少させることができる。また、本実施形態によれば、インバータINV2およびINV4の論理閾値VIt2のマイナス方向のシフト量ΔVを制御することにより、このシフト量ΔVの増加に比例させて、インバータINV1~INV4がインバータINV1への入力信号の立ち上がりエッジを伝達する際の遅延時間を増加させることができる。<第2実施形態>図3は、この発明の第2実施形態である可変遅延回路の構成を示す回路図である。この可変遅延回路は、順次接続された2段のインバータINV1AおよびINV2Aを有する。インバータINV1Aは、PチャネルトランジスタMP10~MP16と、NチャネルトランジスタMN10~MN16とにより構成されている。PチャネルトランジスタMP10は、ソースに高電位側電源電圧VDDが与えられ、ゲートに電流制御のための基準電圧bias1が与えられ、定電流源として機能する。このPチャネルトランジスタMP10のドレインにはPチャネルトランジスタMP14、MP15およびMP16の各ソースが接続されている。そして、PチャネルトランジスタMP14、MP15およびMP16の各ドレインには、PチャネルトランジスタMP11、MP12およびMP13の各ソースが接続されている。このPチャネルトランジスタMP11、MP12およびMP13の各ゲートは、インバータINV1Aの入力ノードN0に接続されており、PチャネルトランジスタMP11、MP12およびMP13の各ドレインは、インバータINV1Aの出力ノードN1に接続されている。NチャネルトランジスタMN10は、ソースに低電位側電源電圧図示の例では接地が与えられ、ゲートに電流制御のための基準電圧bias2が与えられ、定電流源として機能する。このNチャネルトランジスタMN10のドレインにはNチャネルトランジスタMN14、MN15およびMN16の各ソースが接続されている。そして、NチャネルトランジスタMN14、MN15およびMN16の各ドレインには、NチャネルトランジスタMN11、MN12およびMN13の各ソースが接続されている。このNチャネルトランジスタMN11、MN12およびMN13の各ゲートは、インバータINV1Aの入力ノードN0に接続されており、NチャネルトランジスタMN11、MN12およびMN13の各ドレインは、インバータINV1Aの出力ノードN1に接続されている。インバータINV2Aは、インバータINV1Aの出力ノードN1を入力ノードとし、ノードN2を出力ノードとしており、インバータINV1Aと同様、PチャネルトランジスタMP10~MP16とNチャネルトランジスタMN10~MN16とにより構成されている。本実施形態では、図示しない制御手段が、PチャネルトランジスタMP14~MP16とNチャネルトランジスタMN14~MN16の各々のON/OFFを切り換える制御信号各トランジスタに対するゲート電圧を発生することにより、インバータINV1AおよびINV2Aにおいて、出力ノードの信号をレベル反転させるのに寄与するトランジスタを切り換え、インバータINV1AおよびINV2Aの各々の論理閾値を制御する。図示の例において、インバータINV1Aでは、PチャネルトランジスタMP14およびNチャネルトランジスタMN14がON、PチャネルトランジスタMP15およびMP16とNチャネルトランジスタMN15およびMN16はOFFとなっている。従って、PチャネルトランジスタMP11およびNチャネルトランジスタMN11のみが入力ノードN0の信号レベルの変化に応じて出力ノードN1の信号レベルを反転させるのに寄与する。この場合、インバータINV1Aの論理閾値は、PチャネルトランジスタMP11およびNチャネルトランジスタMN11の各閾値電圧のバランスおよび各相互コンダクタンスのバランスにより定まる。仮にPチャネルトランジスタMP11およびNチャネルトランジスタMN11の各閾値電圧の大きさが等しく、各々の相互コンダクタンスが等しいとした場合、インバータINV1Aの論理閾値はVDD/2となる。一方、インバータINV2Aでは、PチャネルトランジスタMP14、MP15およびNチャネルトランジスタMN14がON、PチャネルトランジスタMP16とNチャネルトランジスタMN15およびMN16がOFFとなっている。従って、PチャネルトランジスタMP11およびMP12とNチャネルトランジスタMN11が入力ノードN1の信号レベルの変化に応じて出力ノードN2の信号レベルを反転させるのに寄与する。この場合、インバータINV2Aの論理閾値は、インバータINV1Aの論理閾値よりも高くなる。このように本実施形態では、インバータINV1AおよびINV2Aの各々のPチャネルトランジスタMP14~MP16とNチャネルトランジスタMN14~MN16のON/OFFを切り換えることにより、インバータINV1AおよびINV2Aの論理閾値を独立に制御することが可能である。一方、本実施形態では、例えばノードN0の信号が立ち下がってノードN1の信号が立ち上がる過程では、定電流源としてのPチャネルトランジスタMP10に流れる電流によりノードN1に介在する容量の充電が行われる。また、ノードN0の信号が立ち上がってノードN1の信号が立ち下がる過程では、定電流源としてのNチャネルトランジスタMN10に流れる電流によりノードN1に介在する容量の放電が行われる。そして、本実施形態では、PチャネルトランジスタMP10に流れる電流が基準電圧bias1により定まる一定値となり、NチャネルトランジスタMN10に流れる電流が基準電圧bias2により定まる一定値となる。インバータINV2Aについても同様である。図示は省略したが、PチャネルトランジスタMP14およびMP15に加えて、PチャネルトランジスタMP16をONにすれば、インバータINV1に対するインバータINV2Aの論理閾値のシフト量をさらに大きくすることができる。本実施形態では、PチャネルトランジスタMP11、MP12およびMP13の各々のトランジスタサイズを適切な大きさにすることにより、PチャネルトランジスタMP14のみがONであるときのインバータINV2Aの論理閾値がVIt0、PチャネルトランジスタMP14およびMP15がONであるときのインバータINV2Aの論理閾値がVIt0α、PチャネルトランジスタMP14、MP15およびMP16がONであるときのインバータINV2Aの論理閾値がVIt02α、という具合に線形的に変化するようにしている。従って、本実施形態によれば、ノードN1およびN2に介在する容量を充放電するための電流を一定に保った状態で、インバータINV2AにおけるPチャネルトランジスタMP14、MP15、MP16のうちONさせるトランジスタを選択することにより、インバータINV2Aの論理閾値を線形的に変化させることができる。従って、例えば上記第1実施形態と同様に、インバータINV1Aの論理閾値に対してインバータINV2Aの論理閾値をシフトさせることにより、インバータINV1AおよびINV2Aからなる遅延回路の遅延時間を論理閾値のシフト量に比例させて変化させることができる。<実施形態の効果の確認>本願発明者は、上記第1実施形態の効果を確認するため、図1に示す可変遅延回路の動作のシミュレーションを行った。このシミュレーションでは、図1において、インバータINV1およびINV2に与える電源電圧VDD1およびVSS1を固定し、上述したシフト量ΔVを5ビットのDACにより発生し、電源電圧VDD1およびVSS1をこのシフト量ΔVだけマイナス方向にシフトした電源電圧VDD2およびVSS2をインバータINV2およびINV4に与えた。そして、DACにより発生するシフト量ΔVを0.00Vから0.25Vまで変化させてインバータ2段分の遅延時間を算出した。図4はこのシミュレーションにより求めた遅延時間を理想値とともに示すものである。図4に示すように、本実施形態による可変遅延回路の遅延時間は、シフト量ΔVの変化に対してほぼ直線的に変化するが、遅延時間のシミュレーション値のシフト量ΔVに対するINLIntegralNonLinearity;積分非直線性は、2.403となった。また、電源電圧VDD2をシフトさせずに電源電圧VDD1と同じ電圧に固定し、電源電圧VSS2のみを電源電圧VSS1からシフト量ΔVだけシフトさせる条件でシミュレーションを実行し、本実施形態による可変遅延回路の遅延時間を求めた。その結果を図5に示す。この場合、インバータINV2およびINV4の論理閾値のシフト量が電源電圧VSS2のシフト量ΔVの半分になるため、遅延時間のダイナミックレンジが半分になるが、INLは0.886に改善された。また、本願発明者は、上記第1実施形態との比較のため、上述した第1の従来技術による可変遅延回路の動作のシミュレーションを行った。その結果を図6に示す。この場合、INLは2.300となった。第1の従来技術による可変遅延回路の特性図6と上記第1実施形態による可変遅延回路の特性図4とを比較すると、両者のINLはほぼ同じであるが、前者のダイナミックレンジが10ps程度であるのに対し、後者のダイナミックレンジは50psもある。一般にダイナミックレンジを拡げようとする程、十分なリニアリティを得るのが困難になり、INLは悪化する。従って、同一のダイナミックレンジという対等の条件で両者を比較検討した場合には、上記第1実施形態による可変遅延回路のリニアリティは、第1の従来技術による可変遅延回路のリニアリティに対して格段と優れているということができる。すなわち、本実施形態によれば、ダイナミックレンジを犠牲にすることなく、十分なリニアリティを持った可変遅延回路を実現することができる。また、ダイナミックレンジを犠牲にすることが許されるなら、上述のように電源電圧VSS2のみを電源電圧VSS1からシフト量ΔVだけシフトさせることにより遅延時間の制御を行うようにすればよい。この場合、ダイナミックレンジが減ることになるが、INLはさらに改善されることとなる。以上のように、上記第1実施形態によれば、複数段のインバータからなる遅延回路において、制御対象インバータの論理閾値をシフトさせることにより、そのシフト量に比例した時間だけ遅延回路の遅延時間を変化させることができる。従って、制御信号に対する線形性の高い可変遅延回路を実現することができる。上記第2実施形態に関しても同様である。次に本発明による可変遅延回路の適用例について説明する。図7は集積回路内におけるクロック信号の伝達経路に本発明による可変遅延回路を適用した例を示す図である。この適用例において、クロック信号CLKはインバータ110を通過した後、可変遅延回路111およびインバータ121からなる第1の経路と、可変遅延回路112およびインバータ122からなる第2の経路と、可変遅延回路113およびインバータ123からなる第3の経路に3分岐し、各々クロック信号CLK1、CLK2およびCLK3として集積回路内の各部に供給される。可変遅延回路111、112および113は、各々制御信号V1、V2、V3により論理閾値がシフトされるインバータを含んでおり、各々の遅延時間を制御信号V1、V2、V3により独立に制御可能である。この可変遅延回路111、112および113は、上記第1実施形態のものでもよく、上記第2実施形態のものであってもよい。可変遅延回路111、112および113として、上記第1実施形態のものを用いる場合、制御信号V1、V2またはV3に応じたシフト量だけ図1におけるインバータINV2およびINV4への電源電圧をインバータINV1およびINV3への電源電圧からシフトさせるようにすればよい。可変遅延回路111、112および113として、上記第2実施形態のものを用いる場合、制御信号V1、V2またはV3に応じて、インバータINV2Aの出力信号のレベル反転に寄与するトランジスタの個数を選択するように構成すればよい。上記第1および第2実施形態において説明したように、この発明によれば、可変遅延回路111、112および113として、制御信号V1、V2およびV3に対する線形性の高いものを実現することができる。従って、図7に示すような回路に本発明による可変遅延回路を適用することにより、集積回路各部へのクロック信号の供給タイミングを正確に制御することが可能になる。図8はADCに本発明による可変遅延回路を適用した例を示す図である。このADCは、順次接続された複数段の可変遅延回路151を有する。複数段の可変遅延回路151の各々は、入力アナログ電圧により論理閾値がシフトされる制御対象インバータを含んでおり、入力アナログ電圧により遅延時間が制御される。ここで、可変遅延回路151は、上記第1実施形態のものである。この適用例では、図1におけるインバータINV2およびINV4への電源電圧がインバータINV1およびINV3への電源電圧から入力アナログ電圧と同じ電圧だけシフトされるようになっている。複数段からなる可変遅延回路151のうち初段のものの入力ノードには、所定時間間隔で、所定パルス幅の入力パルスRUNが与えられる。複数段からなる可変遅延回路151は、この入力パルスRUNの立ち上がりエッジを順次遅延させて後段に伝搬させ、その後、到来する入力パルスRUNの立ち下がりエッジを順次遅延させて後段に伝搬させる。複数段からなる可変遅延回路151の初段の入力ノードと最終段の出力ノードと各段間のノードの信号は複数のバッファ152を各々介してラッチ153に与えられる。このラッチ153は、入力パルスRUNがHレベルである間はスルー状態であり、入力パルスRUNの立ち下がり時に、その時点における複数のバッファ152の出力信号値を保持する。このラッチ153が保持する出力信号値列は、入力パルスRUNの立ち上がりエッジが複数段からなる可変遅延回路151の段間ノードのうちいずれのノードまで伝搬したかを示している。ここで、アナログ入力電圧に応じて定まる可変遅延回路151の遅延時間が長い場合、入力パルスRUNがHレベルである期間内に入力パルスRUNの立ち上がりエッジが通過する可変遅延回路151の段数は少ない。従って、ラッチ153が保持する出力信号値列において、ビット1の連続数は少なくなる。これに対し、アナログ入力電圧に応じて定まる可変遅延回路151の遅延時間が短い場合、入力パルスRUNがHレベルである期間内に入力パルスRUNの立ち上がりエッジが通過する可変遅延回路151の段数は多くなる。従って、ラッチ153が保持する出力信号値列において、ビット1の連続数は多くなる。このようにラッチ153に保持される出力信号値列は、複数段からなる可変遅延回路151に与えられる入力アナログ電圧を反映した内容となる。エンコーダ154は、このラッチ154に保持された出力信号値列を、入力アナログ電圧を示すデジタル出力信号に変換する。このエンコーダ154により得られたデジタル出力信号はレジスタ155を介して出力される。以上、この発明の各実施形態について説明したが、この発明には他にも実施形態が考えられる。例えば上記各実施形態では、MOSFETにより可変遅延回路のインバータを構成したが、バイポーラトランジスタ等のMOSFET以外のトランジスタによりインバータを構成してもよい。