相変化メモリにおいてタイルレベルでスナップバック検出を行う装置であって、複数のメモリセルを含むタイルを有する相変化メモリアレイと、デコーダとを備え、前記デコーダは、第1の電圧を示すセンスノードを含むデコード経路と、第1の端子において前記センスノードに結合されており、前記第1の電圧に基づき第2の電圧を提供するキャパシタと、前記キャパシタの第2の端子に結合されており、受信したイネーブル信号および前記第2の電圧に基づきラッチを制御するロジック回路とを有する装置。相変化メモリスイッチPCMSデバイスを備える請求項1に記載の装置。前記キャパシタは、前記第1の電圧の変化に応じて前記第2の電圧が対応して変化するように前記センスノードに結合されており、前記第1の電圧および前記第2の電圧は値が異なる請求項1または2に記載の装置。前記デコーダはさらに、前記キャパシタに結合されている初期化回路を有し、前記初期化回路は、スナップバックイベントを検出する前に前記第2の電圧を初期状態に設定する請求項1から3のいずれか一項に記載の装置。前記初期状態はグラウンドである請求項4に記載の装置。前記ロジック回路は、前記第2の電圧および前記イネーブル信号に対するAND演算の結果に基づいて、前記ラッチを制御する請求項1から5のいずれか一項に記載の装置。前記第1の電圧は、スナップバックイベントが発生する前後において、負の値である請求項1から6のいずれか一項に記載の装置。前記キャパシタは、容量が約50フェムトファラドである請求項1から7のいずれか一項に記載の装置。相変化メモリにおいてタイルレベルでスナップバック検出を行うシステムであって、デコーダを有する相変化メモリデバイスPCMデバイスと、前記PCMデバイスに結合され、イネーブル信号を提供するストレージコントローラとを備え、前記デコーダは、第2のノードにおける負のセンス電圧に基づき第1のノードにおける負でないセンス電圧を提供する調整回路と、前記負でないセンス電圧および前記イネーブル信号に基づき、スナップバック動作を検出するロジック回路とを含み、前記調整回路は、第1の端子において前記第2のノードに結合され、第2の端子において前記ロジック回路に結合されるキャパシタを含むシステム。前記負のセンス電圧を示す前記第2のノードを持つデコード経路をさらに備える請求項9に記載のシステム。前記調整回路は、前記第1のノードおよび前記第2のノードに結合されているキャパシタを含み、前記キャパシタは、前記負でないセンス電圧を前記ロジック回路の第1の入力に供給する請求項10に記載のシステム。前記調整回路はさらに、初期化回路を含み、前記初期化回路は、前記ストレージコントローラから初期化信号を受信し、前記初期化信号に基づき前記負でないセンス電圧を初期状態に設定する請求項11に記載のシステム。前記PCMデバイスは、複数のタイル、および、前記複数のタイルにそれぞれ対応する複数のデコーダを有する請求項9から12のいずれか一項に記載のシステム。前記システムは、ラップトップコンピューティングデバイスまたはモバイルコンピューティングデバイスを備える請求項9から13のいずれか一項に記載のシステム。スナップバック状態を検出する方法であって、第1の電圧でビットラインを、第2の電圧でワードラインを選択的に駆動することによって、タイルのメモリセルを選択する段階と、前記タイルのデコーダのロジック回路にイネーブル信号を供給する段階と、デコード経路のセンスノードに示される負の第2のセンス電圧に基づいて前記ロジック回路に対して正の第1のセンス電圧を提供する段階と、前記ロジック回路が出力する値をラッチする段階とを備え、前記第2のセンス電圧の変化は、前記第1のセンス電圧において対応する変化を引き起こす方法。前記イネーブル信号を供給する段階の前に、前記第1の電圧を第1の状態に初期化する段階をさらに備える請求項15に記載の方法。前記第1の状態はグラウンドである請求項16に記載の方法。前記第2のセンス電圧は、前記メモリセルを選択する段階を実行した結果発生するスナップバックイベントの前後において、負である請求項15から17のいずれか一項に記載の方法。前記第1のセンス電圧を、前記センスノードに結合されているキャパシタに供給する段階をさらに備える請求項15から18のいずれか一項に記載の方法。前記メモリセルを選択する段階の前に、選択された前記ワードラインからデコーダを切り離す段階と、前記メモリセルを選択する段階を実行した結果発生するスナップバックイベントの後で、前記デコーダを前記選択されたワードラインに再接続する段階とラッチされた前記値に基づいて前記メモリセルの設定状態を決定する段階とをさらに備える請求項15から19のいずれか一項に記載の方法。以下に記載する詳細な説明では、本明細書の一部を成す添付図面を参照する。添付図面では、同様の参照番号は同様の構成要素を複数の図面にわたって指定する。添付図面では、実施され得る実施形態を図示する。本開示の範囲から逸脱することなく他の実施形態を利用して構造または論理を変更し得るものと理解されたい。このため、以下に記載する詳細な説明は、限定的に解釈すべきではなく、実施形態の範囲は、特許請求の範囲およびその均等物で定義するものとする。さまざまな処理は、請求の対象となる主題を最も理解し易いように、複数の別箇の動作または処理として説明され得る。しかし、説明の順序は、複数の処理が必ずその順序で実行されることを暗示するものと解釈されるべきではない。特に、これらの処理は、提示した順序で実行されないとしてもよい。説明する処理は、説明する実施形態とは異なる順序で実行されるとしてよい。さまざまな処理を追加で実行するとしてよく、および/または、説明した処理を別の実施形態では省略するとしてもよい。本開示において、Aおよび/またはBは、A、BまたはAおよびBを意味する。本開示において、A、Bおよび/またはCは、A、B、C、AおよびB、AおよびC、BおよびCまたはA、BおよびCを意味する。本明細書では、ある実施形態においてまたは実施形態においてという表現を用いるが、これらは同一または異なる実施形態のうち1以上を意味するとしてよい。さらに、備える、有する、含む等の用語は、本開示の実施形態について用いられる限りにおいて、同義語と見なす。図1は、一部の実施形態に係るメモリデバイス100を示す概略図である。メモリデバイス100は、図示しているように、アレイ状に構成されるメモリセル102を備えるとしてよい。メモリセル102は、例えば、電流で発生させる熱を加えることで、結晶状態とアモルファス状態とを切り替えることが可能なカルコゲニドガラス等の相変化材料を含むとしてよい。相変化材料の状態例えば、結晶状態/アモルファス状態は、メモリセル102の論理値例えば、1または0に対応するとしてよい。このような実施形態によると、メモリデバイス100は、相変化メモリPCMデバイスであってよい。一部の実施形態によると、メモリデバイス100は、PCMスイッチPCMS型メモリアレイであってよい。この場合、メモリセル102は、PCM要素と、オボニックしきい値スイッチOTSとが積層されている。主題はこれに限定されず、メモリデバイス100は、本明細書で説明する原理から恩恵を受ける他の種類のメモリデバイスを含むとしてもよい。メモリデバイス100はさらに、図示しているように、メモリセル102に結合されているアドレスライン、例えば、ビットライン104およびワードライン106を備えるとしてよい。ビットライン104およびワードライン106は、各メモリセル102が各ビットラインと各ワードラインとが交差する箇所に配置されるように構成されるとしてよい。読出処理または書込処理のためにターゲットセルを選択するべく、特定のワードラインおよびビットラインを利用してターゲットメモリセルに電圧またはバイアスを印加するとしてよい。メモリセル102のデコード/選択を実行し易くするべく、図示されているように、ビットラインドライバ128がビットライン104に結合されているとしてよく、ワードラインドライバ126がワードライン106に結合されているとしてよい。各ワードラインドライバ126は、対応するレベルシフタ130図示しているのは1つのみに結合されているとしてよい。レベルシフタ130は、電源、例えば、ワードライン電源132に結合されているとしてよく、デコード経路110を介してワードラインをデコーダ134に結合するべく、対応するドライバを選択的に制御するとしてよい。キャパシタ136は、図示されているように、ビットライン104およびワードライン106に結合されているとしてよい。メモリデバイス100は、複数のタイル、例えば、タイル124を備えるとしてよい。タイル124は、アレイのうち、対応するデコーダ、例えば、デコーダ134を持つ、ワードライン106、ビットライン104およびメモリセル102で形成される一部分を含むとしてよい。タイル124は、ターゲットメモリセルの選択処理において、独立した一単位として扱われる。つまり、一部の実施形態によると、タイル124は、アレイの一部であって、ターゲットメモリセルを選択するべくバイアスが印加される一単位である。タイルレベルで検出することにより、一のコントローラユニットの元で動作している複数のタイル列毎に、複数のタイルを同時に読み出し易くなる。図示している実施形態によると、タイル124は、4つのワードラインおよび4つのビットライン4WL×4BLで形成されるアレイを含む。しかし、他の実施形態では他のタイルサイズも利用することができる。例えば、1000個のワードラインと1000個のビットライン1000WL×1000BLで形成されるタイルサイズを含む。ビットライン104は、経路108ビットライン電極とも呼ばれるに結合されている。経路108はさらに、ビットライン104に対して電力を供給するビットライン電源138に結合されるとしてよい。ワードライン106は、デコード経路110ワードライン電極とも呼ばれるに結合されている。デコード経路110はさらに、ワードライン106に対して電力を供給するワードライン電源132に結合されるとしてよい。経路108および110はそれぞれ、メモリセル102に対する電流経路であってよい。デコーダ134は、デコード経路110とワードライン電源132とを選択的に結合するグローバルセレクタ140と、デコード経路110のセンス電圧を示すセンスノード142と、センスノード142で示されているセンス電圧に基づいて低電圧であるセンス電圧を提供するために用いられる調整回路144と、選択されたターゲットメモリセルの設定状態を決定するために用いるデコード回路152とを含むとしてよい。本明細書で用いる場合、ノードまたはラインは、示されている電圧を提供、提示または出現させることで、電圧を示すとしてよい。センスノード142は、タイル124に対して、グローバルノードであるとしてよい。このグローバルノードで検出することによって、先行技術に係る構成と比べて、タイルレベルで必要なデバイスの数を減らすことができる。尚、先行技術では、タイルレベルのセンスは、デコード後のワードライン経路上で行われており、センスノードとデコード回路との間に追加のデバイスが必要であった。調整回路144は、これに限定されないがデコード回路152等、メモリデバイス100の構成要素の設計および処理を円滑化するように低電圧であるセンス電圧を提供するべく、センス電圧を調整するとしてよい。調整回路144は、センスノード142に結合されているキャパシタ146と、初期化回路148とを有するとしてよい。キャパシタ146は、センスノード142とセンス_LVノード150との間に配置され結合されるとしてよく、センス電圧に対応するセンス_LVノード150におけるセンス_LV電圧を供給するとしてよい。一部の実施形態によると、ノード142上の寄生容量は、センス_LVがキャパシタ146内を通過できるようなスナップ動作を発生させるべく、可能な限り小さくするように設計するとしてよい。一部の実施形態によると、キャパシタ146は、キャパシタンスが約50フェムトファラドfFである比較的小型のp-チャネル金属酸化膜半導体pMOSデバイスまたはn-チャネル金属酸化膜半導体nMOSデバイスであってよい。初期化回路148は、センス_LVノード150上のセンス_LV電圧を初期状態に初期化するためのトランジスタであってよい。初期化回路148のゲートは、ストレージコントローラの制御ロジックから受信する初期化信号INITによって制御されるとしてよい。センス_LV電圧は、基準電圧VREFに初期化されるとしてよい。デコード回路152は、センス_LV電圧を受信するべくセンス_LVノード150に結合されている入力と、イネーブル信号ENABLEを受信するべくストレージコントローラの制御ロジックに結合されている入力とを含むロジック回路154を有するとしてよい。ロジック回路154は、論理演算、例えば、AND演算を2つの入力に対して実行してデコード回路152のラッチ156に対する出力を得るとしてよい。ラッチ156は、ストレージコントローラの制御ロジックからのリセット信号RESETによってリセットされた後、ロジック回路154の出力値を格納する。メモリデバイス100の読出処理は、ターゲットメモリセルの設定状態を決定するために用いられ、図2のタイミングチャート200および図3のフローチャート300を参照しつつ一実施形態に基づいてさらに詳細に図示および説明する。読出処理は、図3のブロック302において、ターゲットメモリセルに対応するワードラインを初期化することから開始されるとしてよい。ワードラインの初期化は、ワードラインドライバ126が適切なワードラインを、ワードライン電源132をデコード経路110に結合しているデコード経路110およびグローバルセレクタ140に選択的に結合することによって実行されるとしてよい。この結果、図2から分かるように、選択されたワードラインのワードライン電圧WLおよびセンスノード142のセンス電圧SENSEがワードライン電源132の値、例えば、-5Vまで変化する。ブロック304において、読出処理は、ラッチ156をリセットすることと、センス_LVノード150を初期化することとを含むとしてよい。簡単に上述したが、制御ロジックは、RESET信号を出力してラッチ156をリセットすることで、ロジック回路154からの値をこの後格納できるようにするとしてよい。RESET信号のアクティブ化と同時に、制御ロジックはさらに、INIT信号をアクティブ化して、センス_LVノード150を初期値VREFへと初期化するとしてよい。初期値VREFは、この場合、グラウンドであってよい。ブロック306において、読出処理は、ロジック回路154をイネーブルすることを含むとしてよい。ロジック回路154のイネーブルは、制御ロジックがロジック回路154の入力のうち1つに供給するイネーブル信号をアクティブ化することによって実行されるとしてよい。ブロック308において、読出処理は、ターゲットメモリセルに対応するビットラインを初期化することを含むとしてよい。ビットラインの初期化は、ビットラインドライバ128が適切なビットラインを経路108を介してビットライン電源138に選択的に結合することで実行されるとしてよい。この結果、ビットライン電圧BLがビットライン電源138の値、例えば、5Vまで変化するとしてよい。ターゲットメモリセルが設定状態である場合、ターゲットメモリセルの電圧は、ビットラインの初期化の後でしきい値電圧を超えて変化する。この時点で、ターゲットメモリセルの電圧はスナップバックして保持電圧まで戻る。ビットライン電圧およびワードライン電圧の両方は中間、または、容量負荷がより大きい側この場合、ビットライン側が、容量負荷が大きくなるように構成されているに向かってコラプスする。センスノード142におけるセンス電圧はこの後、-5Vから負の値がより小さい電圧へと昇圧するとしてよい。ブロック310において、読出処理は、センス電圧に基づきセンス_LV電圧を提供することを含むとしてよい。調整回路144、特に、キャパシタ146は、センス電圧が変化するとセンス_LV電圧がこれに応じて変化するように、センス_LV電圧を提供するとしてよい。このように、センス電圧が示した昇圧動作を、センス_LV電圧も示すとしてよい。しかし、センス電圧は昇圧動作の後であっても負であるが、センス_LV電圧は初期値のVREF値、例えば、グラウンドから昇圧して、ロジック回路154をトリップするために十分な値に到達するとしてよい。ブロック312において、読出処理は、ロジック回路154が出力した値をラッチすることを含むとしてよい。イネーブル信号およびセンス_LV信号の両方がHIGHになっているので、ロジック回路154もHIGHの値DATAOUTを出力するとしてよい。このHIGHの値は、ターゲットメモリセルの設定状態を示すべくラッチ156に格納されるとしてよい。上述した実施形態はセンス_LV電圧の初期値VREFをグラウンドとして説明しているが、センス_LV電圧の初期値はさまざまな実施形態において変化させるとしてよく、デコード回路152の特定の構成、スナップバック状態に対応付けられる電圧スイング、および/または、スナップバック動作の前の選択タイミングにおける複数の異なるデータパターンについてのセルリークに起因するセンス電圧のオフセットに応じて決まるとしてよい。例えば、完全に設定されたアレイにおけるリークによって電位の移動が発生するので、センスノード142は、リセットビットを読み出す際にわずかに移動するとしてよいスナップバック動作無し。このような場合、センス_LV電圧は、適切なレベルに初期化されなければ、ロジック回路154のトリップポイントを超えて、誤検出を発生させてしまう可能性がある。このように、VREF電圧を慎重に選択することで、設定されたメモリセルとリセットされたメモリセルとを正しく検出し易くなるとしてよい。上述した説明ではスナップバック状態が発生する際に検出するものとして説明しているが、他の実施形態では、スナップバックイベントの際に、デコード経路110がスナップバックイベントに電気的に干渉しないように、ターゲットメモリセルをセンスノード142から分離することが望ましいとしてよい。図4は、このような実施形態での処理を示すタイミングチャートである。期間404において、メモリデバイス100は、図2を参照しつつ上述したのと同様の方法で初期化するとしてよい。期間408において、ターゲットメモリセルではスナップバックイベントが発生するとしてよい。本実施形態によると、センスノード142は、スナップバックイベント中にワードラインとの接続を切断するとしてよく、このため、センス電圧は変化しない。期間412において、センスノード142は、ワードラインに再接続されるとしてよく、ワードラインとセンスノード142との間で電荷を共有するとしてよい。ロジック回路154は、センス_LVを通じて示されるこの電荷共有を感知して、ターゲットメモリセルの設定状態を示すHIGHのDATAOUT値を出力するとしてよい。説明した実施形態によると、調整回路144によるセンス信号の調整は、図示しているように、ワードラインおよびビットラインの選択電圧がそれぞれ任意の値で、-5Vおよび5Vであるシステムを提供することによって、メモリデバイス100の構成要素の設計および動作を円滑化する。一方、センス電圧を直接検出する必要があるシステムは、ロジックゲートが0VからVccの間で動作することを考慮すると、ワードライン電圧は負ではない選択電圧に実質的に限定される。本明細書で説明するメモリデバイスは、任意の適切なハードウェアおよび/またはソフトウェアを用いて所望に応じて設定することでシステムに組み込むとしてよい。図5は、一実施形態として、システム500の一例を示す図である。システム500は、1以上のプロセッサ502と、プロセッサ502のうち少なくとも1つに結合されているシステム制御ロジック504と、システム制御ロジック504に結合されているメモリデバイス100と、システム制御ロジック504に結合されている1以上の通信インターフェース506とを備える。通信インターフェース506は、1以上のネットワークを介して、および/または、任意のその他の適切なデバイスとの間で通信を行うべくシステム500用のインターフェースを構成するとしてよい。通信インターフェース506は、任意の適切なハードウェアおよび/またはファームウェアを含むとしてよい。一実施形態に係る通信インターフェース506は、例えば、ネットワークアダプタ、無線ネットワークアダプタ、電話モデムおよび/または無線モデムを含むとしてよい。無線通信について、一実施形態に係る通信インターフェース506は、1以上のアンテナを利用するとしてよい。一実施形態について、プロセッサ502のうち少なくとも1つは、システム制御ロジック504の1以上のコントローラのためのロジックと共にパッケージングされるとしてよい。一実施形態について、プロセッサ502のうち少なくとも1つは、システム制御ロジック504の1以上のコントローラ用のロジックと共にパッケージングされて、システムインパッケージSiPを形成するとしてよい。一実施形態について、プロセッサ502の少なくとも1つは、システム制御ロジック504の1以上のコントローラのためのロジックと共に同じダイに集積化されているとしてよい。一実施形態について、プロセッサ502の少なくとも1つは、システム制御ロジック504の1以上のコントローラのためのロジックと共に同じダイに集積化されてシステムオンチップSoCを形成するとしてよい。一実施形態のシステム制御ロジック504は、プロセッサ502のうち少なくとも1つに対して、および/または、システム制御ロジック504と通信する任意の適切なデバイスまたはコンポーネントに対して任意の適切なインターフェースを構成するべく、任意の適切なインターフェースコントローラを含むとしてよい。一実施形態に係るシステム制御ロジック504は、これらに限定されないが、設定処理、リセット処理および読出処理等のさまざまなアクセス処理を制御することを目的としてメモリデバイス100に対するインターフェースを構成するべくストレージコントローラ508を含むとしてよい。ストレージコントローラ408は、上述したように、イネーブル信号、初期化信号およびリセット信号の生成および発行によって、メモリデバイス100を制御するように特に構成されている制御ロジック410を含むとしてよい。制御ロジック410はさらに、ドライバ、レベルシフタ、グローバルセレクタ等を制御するべくさまざまな選択信号を生成するとしてよい。さまざまな実施形態によると、制御ロジック410は、非一時的なコンピュータ可読媒体に格納されている命令であってよい。これらの命令は、プロセッサ502のうち少なくとも一つによって実行されると、ストレージコントローラに上記の処理を実行させる。さまざまな実施形態によると、システム500は、デスクトップコンピューティングデバイス、ラップトップコンピューティングデバイス、モバイルコンピューティングデバイス例えば、スマートフォン、タブレット等であってよい。システム500は、コンポーネントの数を増減させるとしてもよく、および/または、アーキテクチャを変更するとしてもよい。説明を目的として本明細書では特定の実施形態を図示および説明してきたが、同じ目的を実現するように算出される多岐にわたる代替および/または均等な実施形態または実施例は、本開示の範囲から逸脱することなく、図示および説明した実施形態と置換するとしてもよい。本願は、本明細書で説明した実施形態の適応例または変形例を含むものとする。このため、本明細書で説明した実施形態はその請求項および均等物によってのみ限定されると明確に意図する。