"入力データ信号に含まれる各パルスの立ち上がりまたは立ち下がりのエッジを検出し、一定時間幅のパルス信号からなるゲーティング信号を当該エッジに位相同期して出力するゲーティング回路と、直列接続された複数のゲート回路からなるゲート回路群と位相調整回路とがリング状に接続されてなり、当該ゲート回路群と当該位相調整回路とで自走発振することにより、前記入力データ信号のビットレートに相当する周波数の自走クロック信号を生成するとともに、当該位相調整回路で、前記ゲーティング信号に応じて当該自走クロック信号の発振位相を制御することにより、前記入力データ信号のクロック成分を示すクロック出力信号を生成するリング発振器とを備え、前記位相調整回路は、前記ゲート回路群から出力された自走クロック信号を入力とする第1のMOSトランジスタおよび前記ゲーティング信号を入力とする第2のMOSトランジスタの並列接続回路と、基準となるレファレンス電圧を入力とする第3のMOSトランジスタとが差動対をなすCML回路からなり、当該CML回路で得られた前記自走クロック信号と前記ゲーティング信号との論理和またはその反転論理を前記クロック出力信号として出力することを特徴とするゲーティッドVCO回路。請求項1に記載のゲーティッドVCO回路において、前記位相調整回路は、ゲート端子が前記自走クロック信号に接続され、ドレイン端子が第1の抵抗素子を介して第1の電源電位に接続され、ソース端子が定電流源を介して第2の電源電位に接続された前記第1のMOSトランジスタと、ゲート端子が前記ゲーティング信号に接続され、ドレイン端子が前記第1のMOSトランジスタの前記ドレイン端子に接続され、ソース端子が前記第1のMOSトランジスタの前記ソース端子に接続された前記第2のMOSトランジスタと、ゲート端子が前記レファレンス電圧に接続され、ドレイン端子が第2の抵抗素子を介して前記第1の電源電位に接続され、ソース端子が前記第1のMOSトランジスタの前記ソース端子および前記第2のトランジスタの前記ソース端子と共通接続された前記第3のMOSトランジスタとからなることを特徴とするゲーティッドVCO回路。請求項1または請求項2に記載のゲーティッドVCO回路において、前記位相調整回路から出力された前記クロック出力信号の正相信号の直流レベルと、前記位相調整回路から出力された前記クロック出力信号の逆相信号の直流レベルとの差分電圧を検出して出力する直流レベル差検出回路と、前記差分電圧を一定電位からなるオフセット電圧と比較することにより、前記レファレンス電圧を発生させるレファレンス電圧発生回路とをさらに備えることを特徴とするゲーティッドVCO回路。しかしながら、このような従来技術では、位相調整回路61から出力されるクロック出力信号CLKOUTに、ジッタやクロックデューティ比のずれが含まれており、良好なクロック成分を抽出できないという問題点があった。すなわち、前述の図7に示した、従来のゲーティッドVCO回路200によれば、第1の入力である自走クロック信号CLKINの変化に応じてクロック出力信号CLKOUTが変化するまでの伝搬遅延時間は、第2の入力であるゲーティング信号GOUTの変化に応じてCLKOUTが変化するまでの伝搬遅延時間に比べて、大きく異なる。具体的には、図8に示したように、GOUTPがローレベルに遷移した場合に、CLKOUTNがローレベルからハイレベルへ遷移する際の遅延時間、すなわち立ち上がり時間は短い。ところが、CLKINPがローレベルに遷移した場合に、CLKOUTNがローレベルからハイレベルへ遷移する際の遅延時間、すなわち立ち上がり時間は長くなっている。同様に、CLKINPがハイレベルに遷移した場合に、CLKOUTNがハイレベルからローレベルへ遷移する際の遅延時間、すなわち立ち下がり時間も長くなっている。一般に、MOSトランジスタを用いた回路では、消費電力の削減などを目的として、低い動作電力で動作させる傾向がある。このような厳しい条件の動作電源に対して、MOSトランジスタを直列接続した場合、それぞれのMOSトランジスタで使用できる動作電圧は大幅に低減される。特に、図7に示した回路構成では、ドレイン抵抗R61,R62や電流源ISでも電圧降下があるため、MOSトランジスタQ61,Q62とMOSトランジスタQ63で使用できる動作電圧ドレイン-ソース間電圧はさらに低下する。例えば、VDD-VSS間に1.2Vの動作電圧が供給されている場合、Q61,Q62,Q63で使用できる動作電圧は、それぞれ0.2-0.3V程度となる。また、これらQ61,Q62,Q63を制御するCLKINおよびGOUTとして同一電位の信号を用いた場合、Q63のドレイン電位が上昇して、Q61,Q62で使用できる動作電圧がさらに低下する傾向がある。一方、MOSトランジスタは、動作電圧が低いほどその応答性が低下する傾向がある。このため、元々十分な動作電圧が得られないという厳しい条件下において、さらにQ61,Q62の動作電圧が低下することになり、結果として、Q63に比較して、Q61,Q62応答性が悪くなる。したがって、従来のゲーティッドVCO回路200から出力されるクロック出力信号CLKOUTとして、ゲーティング信号GOUTと自走クロック信号CLKINのどちらを用いているかに依存して、クロック出力信号CLKOUTの立ち上がり/立ち下り時間が変化することになる。このため、CLKOUTの立ち上がり/立ち下り時間の揺れに相当するジッタや、クロックデューティ比1周期に対するハイレベルの時間の比の50からのズレが発生する要因となる。本発明はこのような課題を解決するためのものであり、ジッタやクロックデューティ比のずれが抑えられた良好なクロック成分を抽出できるクロック抽出技術を提供することを目的としている。このような目的を達成するために、本発明にかかるゲーティッドVCO回路は、入力データ信号に含まれる各パルスの立ち上がりまたは立ち下がりのエッジを検出し、一定時間幅のパルス信号からなるゲーティング信号を当該エッジに位相同期して出力するゲーティング回路と、直列接続された複数のゲート回路からなるゲート回路群と位相調整回路とがリング状に接続されてなり、当該ゲート回路群と当該位相調整回路とで自走発振することにより、入力データ信号のビットレートに相当する周波数の自走クロック信号を生成するとともに、当該位相調整回路で、ゲーティング信号に応じて当該自走クロック信号の発振位相を制御することにより、入力データ信号のクロック成分を示すクロック出力信号を生成するリング発振器とを備え、位相調整回路で、ゲート回路群から出力された自走クロック信号を入力とする第1のMOSトランジスタおよびゲーティング信号を入力とする第2のMOSトランジスタの並列接続回路と、基準となるレファレンス電圧を入力とする第3のMOSトランジスタとが差動対をなすCML回路からなり、当該CML回路で得られた自走クロック信号とゲーティング信号との論理和またはその反転論理をクロック出力信号として出力するようにしたものである。この際、位相調整回路を、ゲート端子が自走クロック信号に接続され、ドレイン端子が第1の抵抗素子を介して第1の電源電位に接続され、ソース端子が定電流源を介して第2の電源電位に接続された第1のMOSトランジスタと、ゲート端子がゲーティング信号に接続され、ドレイン端子が第1のMOSトランジスタのドレイン端子に接続され、ソース端子が第1のMOSトランジスタのソース端子に接続された第2のMOSトランジスタと、ゲート端子がレファレンス電圧に接続され、ドレイン端子が第2の抵抗素子を介して第1の電源電位に接続され、ソース端子が第1のMOSトランジスタのソース端子および第2のトランジスタのソース端子と共通接続された第3のMOSトランジスタとから構成してもよい。また、位相調整回路から出力されたクロック出力信号の正相信号の直流レベルと、位相調整回路から出力されたクロック出力信号の逆相信号の直流レベルとの差分電圧を検出して出力する直流レベル差検出回路と、差分電圧を一定電位からなるオフセット電圧と比較することにより、レファレンス電圧を発生させるレファレンス電圧発生回路とをさらに備えてもよい。本発明によれば、リング発振器の位相調整回路において、クロック出力信号として、ゲーティング信号と自走クロック信号のどちらを選択した場合でも、クロック出力信号の立ち上がり/立ち下り時間は変化しない。したがって、ジッタも極めて少なく、クロックデューティ比がほぼ50である、良好なクロック成分を抽出することが可能となる。次に、本発明の実施の形態について図面を参照して説明する。[第1の実施の形態]まず、図1を参照して、本発明の第1の実施の形態にかかるゲーティッドVCO回路100について説明する。図1は、第1の実施の形態にかかるゲーティッドVCO回路の構成を示す回路図である。図1のゲーティッドVCO回路100は、入力データ信号のビットレートに相当する周波数のクロック信号を自走発振により生成し、当該クロック信号の発振位相を、入力データ信号の遷移タイミングに位相同期させて出力する機能を有している。このゲーティッドVCO回路100は、例えば、FTTHFiberToTheHomeを実現するPONPassiveOptica1Networkシステムにおいて、非同期で受け取るバーストデータに対し、瞬時に位相同期を確立してクロックを抽出する際に用いられる。[第1の実施の形態の構成]図1を参照して、ゲーティッドVCO回路100の構成について詳細に説明する。ゲーティッドVCO回路100は、ゲーティング回路10とリング発振器20とから構成される。ゲーティング回路10は、入力データ信号に含まれる各パルスの立ち上がりエッジを検出し、INPUTDATAの基準パルス周期の1/2に相当する時間幅のパルス信号を含むゲーティング信号を当該エッジに位相同期して出力する機能を有している。このゲーティング回路10は、遅延回路11とNAND回路12とから構成されている。遅延回路11は、入力データ信号INPUTDATAの基準パルス周期最小パルス時間幅の1/2に相当する遅延時間だけ遅延させたINPUTDATAの正論理を示す正相遅延信号DERAYPを出力する遅延回路である。NAND回路12は、INPUTDATAとDERAYPの逆論理の逆相遅延信号DERAYN内部信号との論理積の反転論理を取ることにより、INPUTDATAの立ち上がりエッジごとに、入力データ信号の基準パルス周期の1/2に相当する時間長を持つパルスをゲーティング信号GOUT差動信号として出力する。図1の例では、GOUTを反転論理で示した逆相ゲーティング信号GOUTNのみがNAND回路12から位相調整回路21へ出力されている。リング発振器20は、リング状に接続された、位相調整回路21とゲート回路群22とから構成されており、これら位相調整回路21とゲート回路群22とで自走発振することにより、INPUTDATAのビットレートに相当する周波数の自走クロック信号CLKINを生成する。ゲート回路群22は、例えばインバータ回路などの一般的な複数のゲート回路が直列接続された回路である。これらゲート回路と位相調整回路21の接続段数は、自走発振周波数が、INPUTDATAのビットレートに高精度で一致するように予め決定される。位相調整回路21は、ゲート回路群22からのCLKINを反転論理で示した逆相自走クロック信号CLKINNを第1の入力とするとともに、ゲーティング回路10からのGOUTNを第2の入力とし、GOUTNに応じて自走クロック信号CLKINNの発振位相を制御することにより、INPUTDATAのクロック成分を示すクロック出力信号CLKOUT差動信号を生成する。位相調整回路21には、図1に示すように、MOSトランジスタQ1~Q3、抵抗素子R1,R2、および電流源IS1が設けられている。Q1第1のMOSトランジスタは、N型MOSトランジスタからなり、ゲート端子が逆相自走クロック信号CLKINNに接続され、ドレイン端子がR1第1の抵抗素子を介して電源電位VDD第1の電源電位に接続され、ソース端子がIS1を介して接地電位VSS第2の電源電位に接続されている。Q2第2のMOSトランジスタは、N型MOSトランジスタからなり、ゲート端子がGOUTNに接続され、ドレイン端子がQ1のドレイン端子に接続され、ソース端子がQ1のソース端子に接続されている。Q3第3のMOSトランジスタは、N型MOSトランジスタからなり、ゲート端子がレファレンス電圧VREFに接続され、ドレイン端子がR2第2の抵抗素子を介してVDDに接続され、ソース端子がQ1のソース端子およびQ2のソース端子と共通接続されている。VREFの電位は、VDDとVSSの中間に位置する一定電位に設定されている。したがって、位相調整回路21は、全体として、Q1およびQ2の並列接続回路とQ3とが差動対をなすCMLCurrentModeLogic回路から構成されている。これにより、Q1,Q2のドレイン端子の電位が、クロック出力信号CLKOUTの正相クロック出力信号CLKOUTPとして出力され、Q3のドレイン端子の電位が、クロック出力信号CLKOUTの逆相クロック出力信号CLKOUTNとして出力される。すなわち、位相調整回路21は、GOUTNとCLKINNとのNOR論理をCLKOUTPとして出力するゲート回路として動作する。[第1の実施の形態の動作]次に、図2を参照して、本実施の形態にかかるゲーティッドVCO回路100の動作について説明する。図2は、第1の実施の形態にかかるゲーティッドVCO回路の動作を示す信号波形図である。入力データ信号INPUTDATAが、ゲーティング回路10に入力された場合、INPUTDATAと遅延回路11からの正相遅延信号DERAYPの逆論理DERAYNとの論理積の反転論理がNAND回路12に取られる。これにより、INPUTDATAの基準パルス周期の1/2に相当する時間幅のパルス信号を含む逆相ゲーティング信号GOUTNが、INPUTDATAの立ち上がりエッジに位相同期して、NAND回路12から出力される。リング発振器20の位相調整回路21では、GOUTNとCLKINNのいずれか一方、または両方がハイレベルである場合、Q1,Q2のいずれか一方、または両方がオンして定電流源IS1で規定された電流が流れるため、Q3に電流が流れなくなってオフ状態となる。このため、CLKOUTNはハイレベルを示し、CLKOUTPはローレベルを示すことになる。一方、GOUTNとCLKINNの両方がローレベルの場合、Q1,Q2の両方がオフして定電流源IS1で規定された電流が流れなくなるため、Q3にのみ電流が流れてオン状態となる。このため、CLKOUTNはローレベルを示し、CLKOUTPはハイレベルを示すことになる。したがって、位相調整回路21は、GOUTNとCLKINNとの論理和をCLKOUTPとして出力しており、このことは、前述した図7の位相調整回路61における、CLKINPとGOUTPの論理積の反転論理をCLKOUTPとして出力することと、論理回路的に同じである。このため、入力データ信号INPUTDATAに立ち上がりエッジがある場合、すなわちGOUTPがハイレベルの場合には、INPUTDATAの当該エッジに位相同期した、当該信号周期の1/2のパルスが、クロック出力信号CLKOUTとして位相調整回路21から出力される。また、INPUTDATAに立ち上がりエッジがない場合、すなわちGPUPがローレベルの場合には、リング発振器20で生成した、INPUTDATAに相当するビットレートを持つ自走クロック信号CLKINが、CLKOUTとして位相調整回路21から出力される。この際、位相調整回路21は、CML回路において、Q1とQ2が並列接続されたOR論理の形態をとっている。このため、CLKINNの変化によりCLKOUTNが変化するまでの伝搬遅延時間は、GOUTNの変化によりCLKOUTNが変化するまでの伝搬遅延時間と、ほぼ一致する。また、Q1,Q2は、CML回路において、他のMOSトランジスタと直列接続されていないため、CLKOUT出力時においてQ1,Q2で使用できる動作電圧は、VDD-VSS間の動作電圧内で十分確保されており、良好な応答性が得られる。このため、クロック出力信号CLKOUTとして、ゲーティング信号GOUTと自走クロック信号CLKINのどちらを用いても、クロック出力信号CLKOUTの立ち上がり/立ち下り時間は変化せず、ジッタも極めて少なく、クロックデューティ比がほぼ50である、良好なクロック成分が抽出される。[第1の実施の形態の効果]このように、本実施の形態は、リング発振器20の位相調整回路21において、ゲート回路群22から出力された自走クロック信号CLKINCLKINNを入力とするMOSトランジスタQ1、およびゲーティング回路10からのゲーティング信号GOUTGOUTNを入力とするMOSトランジスタQ2の並列接続回路と、基準となるレファレンス電圧VREFを入力とするMOSトランジスタQ3とが差動対をなすCML回路を構成し、当該CML回路で得られた自走クロック信号CLKINNとゲーティング信号GOUTNとの論理和またはその反転論理をクロック出力信号CLKOUTCLKPUTP,CLKOUTNとして出力するようにしたものである。より具体的には、ゲート端子が自走クロック信号CLKINNに接続され、ドレイン端子が抵抗素子R1を介して電源電位VDDに接続され、ソース端子が定電流源IS1を介して接地電位VSSに接続されたMOSトランジスタQ1と、ゲート端子がゲーティング信号GOUTNに接続され、ドレイン端子がQ1のドレイン端子に接続され、ソース端子がQ1のソース端子に接続されたMOSトランジスタQ2と、ゲート端子がレファレンス電圧VREFに接続され、ドレイン端子が抵抗素子R2を介してVDDに接続され、ソース端子がQ1のソース端子およびQ2のソース端子と共通接続されたMOSトランジスタQ3とから位相調整回路21を構成したものである。したがって、位相調整回路21のCML回路では、Q1とQ2が並列接続されているため、CLKINNの変化によりCLKOUTNが変化するまでの伝搬遅延時間は、GOUTNの変化によりCLKOUTNが変化するまでの伝搬遅延時間と、ほぼ一致する。また、Q1,Q2は、CML回路において、他のMOSトランジスタと直列接続されていないため、CLKOUT出力時においてQ1,Q2で使用できる動作電圧は、VDD-VSS間の動作電圧内で十分確保されており、良好な応答性が得られる。このため、クロック出力信号CLKOUTとして、ゲーティング信号GOUTと自走クロック信号CLKINのどちらを選択しても、クロック出力信号CLKOUTの立ち上がり/立ち下り時間は変化しない。したがって、ジッタも極めて少なく、クロックデューティ比がほぼ50である、良好なクロック成分を抽出することが可能となる。[第2の実施の形態]次に、図3および図4を参照して、本発明の第2の実施の形態にかかるゲーティッドVCO回路100について説明する。図3は、第2の実施の形態にかかるゲーティッドVCO回路の構成を示す回路図である。図4は、第2の実施の形態にかかるゲーティッドVCO回路の動作を示す信号波形図である。第1の実施の形態では、リング発振器20の位相調整回路21において、レファレンス電圧VREFを予め設定しておく場合を例として説明した。ここで、VREFが適正値からずれている場合、図4に示すように、クロック出力信号CLKOUTにおいて、正相クロック出力信号CLKOUTPの直流レベルと逆相クロック出力信号CLKOUTNの直流レベルとの間に、差分電圧VDIFFが発生する。例えば、図3の位相調整回路21において、VREFとして適正値より高い電位が与えられた場合、MOSトランジスタQ3のオン抵抗が低下する。これにより、MOSトランジスタQ1,Q2がオン状態であり、本来Q3がオフ状態となる場合でも、Q3に電流が流れやすくなり、CLKOUTNのハイレベルの電位が低下する。このため、CLKOUTNの波形が全体的に下がって、その直流レベルが低下する。また、VREFとして適正値より低い電位が与えられた場合、MOSトランジスタQ3がオン状態に遷移しにくくなり、MOSトランジスタQ1,Q2がオフ状態であり、本来Q3がオン状態となる場合でも、Q3に電流が流れにくくなり、CLKOUTNのローレベルの電位が上昇する。このため、CLKOUTNの波形が全体的に上がって、その直流レベルが上昇する。一方、Q1,Q2は、VREFに関係なく、GOUTNやCLKINNの電位に応じてオンオフ動作する。通常、これらGOUTNやCLKINNは、ゲート回路の出力レベル、すなわちVDD-VSS間で変化するため、Q1,Q2は、オン状態において飽和領域に達している。このため、Q1,Q2から出力されるCLKOUTPの直流レベルは、VREFに関係なく、一定値を示す。したがって、CLKOUTを入力とする後段回路により、これらCLKOUTPとCLKOUTNを差動回路で受ける場合、このようなCLKOUTPとCLKOUTNの直流レベル間のVDIFFが原因で、差動回路が正常に動作せず、CLKOUTを正確に受け取ることができなくなる。また、このようなVREFの電位は、使用する電源電圧、すなわちVDDおよびVSSに依存するため、異なる電源電圧での使用を可能とする場合には、ゲーティッドVCO回路100の外部からVREFの電位を調整する必要がある。本実施の形態では、このようなVREFを自動調整するための構成として、図3に示すように、直流レベル差検出回路31とレファレンス電圧発生回路32とを、ゲーティッドVCO回路100に設けたものである。まず、図5を参照して、直流レベル差検出回路31について詳細に説明する。図5は、直流レベル差検出回路の構成を示す回路図である。直流レベル差検出回路31は、CLKOUTPの平均的な直流レベルとCLKOUTNの平均的な直流レベルとの直流レベル差を示す差分電圧VDIFFを検出して出力する機能を有している。このことにより、位相調整回路21のVREFが、適正値直流レベルが一致する値を越えているか、超えていないか、およびその適正値からの差分を検出する。図5に示すように、直流レベル差検出回路31には、ローパスフィルタ31A,31Bと、差動増幅回路31Cとが設けられている。ローパスフィルタ31Aは、抵抗素子R11と容量素子C11の直列回路を帰還ループとする増幅器A11からなり、CLKOUTNを平滑化して、そのハイレベルの積算とローレベルの積算とが一致する電圧を出力する。このことにより、CLKOUTNの平均的な直流レベルV_CLKOUTNが求められる。ローパスフィルタ31Bは、抵抗素子R12と容量素子C12の直列回路を帰還ループとする増幅器A12からなり、CLKOUTPを平滑化して、そのハイレベルの積算とローレベルの積算とが一致する電圧を出力する。このことにより、CLKOUTPの平均的な直流レベルV_CLKOUTPが求められる。差動増幅回路31Cは、この2つの直流レベルの電圧差を、増幅率Kで増幅して、オフセット電圧VOFFSET1を付加したものを、VDIFFとして出力する。したがって、VDIFFは、次の式1で表される。VDIFF=K×VOFFSET1...1次に、図6を参照して、レファレンス電圧発生回路32について詳細に説明する。図6は、レファレンス電圧発生回路の構成を示す回路図である。レファレンス電圧発生回路32は、直流レベル差検出回路31で検出したVDIFFを、一定電位からなるオフセット電圧VOFFSETと比較することにより、VREFを発生させる機能を有している。すなわち、VDIFFが適正値より大きい場合は、それを減らす方向にVREFを調整し、VDIFFが適正値より小さい場合は、それを増やす方向にVREFを調整する。したがって、直流レベル差検出回路31とレファレンス電圧発生回路32により、出力CLKOUT、CLKOUTNをモニタしながらそれらの直流レベルが一致するようにVREFにフィードバックが加えられる。図6に示すように、レファレンス電圧発生回路32には、MOSトランジスタQ21,Q22、抵抗素子R21,R22、および定電流源IS2が設けられている。Q21は、N型MOSトランジスタからなり、ゲート端子がVDIFFに接続され、ドレイン端子がR21を介してVDDに接続され、ソース端子がIS2を介してVSSに接続されている。Q22は、N型MOSトランジスタからなり、ゲート端子がVOFFSETに接続され、ドレイン端子がR22を介してVDDに接続され、ソース端子がQ21のソース端子に接続されている。レファレンス電圧発生回路32は、全体として差動増幅器の形態を有し、Q21のゲート端子に入力されたVDIFFの電位を、Q22にゲートに入力したVOFFSETと比較してその差分をVREFに出力する。この時、VREFをQ22のドレイン端子から出力することにより、VDIFFとVOFFSETとの差分を出力することができる。差動増幅器の増幅率をK’、オフセット電圧をVOFFSET2と置くと、VREFは、次の式2で表される。VREF=K×VOFFSET2=K×K×K×VOFFSET2...2上記式2のように、CLKOUTPのV_CLKOUTPに対して、CLKOUTNのV_CLKOUTNが低いと、VREFはこれら直流レベルの差分V_CLKOUTP-V_CLKOUTNのK’×K倍だけ上昇する。したがって、位相調整回路21において、VREFが上昇するとQ3のゲート電位が高くなって、抵抗R2に流れる電流が増加する。これにより、V_CLKOUTPが低くなって、CLKOUTNのV_CLKOUTNと一致する。逆に、V_CLKOUTPに対してV_CLKOUTNが高いと、VREFは直流レベルの差分V_CLKOUTP-V_CLKOUTNのK’×K倍だけ低下する。したがって、位相調整回路21において、VREFが低下するとQ3のゲート電位が低くなって、抵抗R2に流れる電流が減少する。これにより、V_CLKOUTPが高くなって、CLKOUTNのV_CLKOUTNと一致する。[第2の実施の形態の効果]このように、本実施の形態は、直流レベル差検出回路31で、正相クロック出力信号CLKOUTの直流レベルV_CLKOUTPと、逆相クロック出力信号CLKOUTNの直流レベルV_CLKOUTNとの差分電圧VDIFFを検出して出力し、レファレンス電圧発生回路32で、差分電圧VDIFFを一定電位からなるオフセット電圧VOFFSETと比較することにより、レファレンス電圧VREFを発生させるようにしたものである。これにより、CLKOUTとCLKOUTNとの直流レベルを一致させるようなレファレンス電圧VREFを、ゲーティッドVCO回路100の内部で、フィードバック制御により自動的に生成することができる。したがって、VREFを適正な電圧に調整するための作業を自動化することができ、製造時あるいは使用時における作業負担を大幅に軽減できる。また、外部調整を必要とすることになく、ジッタも極めて少なく、クロックデューティ比がほぼ50である、良好なクロック成分を抽出することが可能となる。また、本実施の形態において、レファレンス電圧発生回路32で用いるVOFFSETについては、ゲーティッドVCO回路100の外部から与えても良いが、内部回路で生成してもよい。例えば、前述した式2に示したVREF=K’×VOFFSET1-VOFFSETVOFFSET2が、CLKOUTPとCLKOUTNの直流レベルを一致させる電圧VREFと一致するように、レファレンス電圧発生回路32において、抵抗分割回路により電源電圧VDD-VSSから固定的に生成するようにしてもよい。また、本実施の形態において、VOFFSET,VOFFSET1,VOFFSET2を必要とするが、VOFFSET1,VOFFSET2は、直流レベル差検出回路31およびレファレンス電圧発生回路32が動作する上で設定される電圧であり、VOFFSETは回路設計時に設定可能な電位である。したがって、製造時あるいは使用時に調整する必要はない。[実施の形態の拡張]以上、実施形態を参照して本発明を説明したが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解しうる様々な変更をすることができる。また、各実施形態については、矛盾しない範囲で任意に組み合わせて実施することができる。また、以上の実施の形態では、逆相ゲーティングGOUTNと逆相自走クロック信号CLKINNとに基づいて、位相調整回路21でクロック出力信号CLKOUTの位相調整を行う場合を例として説明したが、用いる信号の組合せについては、これらに限定されるものではない。各実施の形態で説明した回路例と論理的に一致する場合には、他の信号を組合せて用いてもよく、MOSトランジスタやインバータ等の回路を追加して、信号論理を整合させてもよい。"