電源と、少なくとも3つのポートを備えるインダクタと、前記少なくとも3つのポートから選択される異なるポート対にそれぞれ接続される少なくとも2つの負性抵抗回路と、を有し、前記インダクタは、前記少なくとも2つの負性抵抗回路に接続されるポート対の間でそれぞれインダクタとして動作可能であることを特徴とする電圧制御発振器。前記負性抵抗回路のそれぞれは、動作状態と、非動作状態とを設定可能であり、前記負性抵抗回路のいずれか1つを動作状態にすることにより、前記動作状態にされた負性抵抗回路と、該動作状態にされた負性抵抗回路にポート対を介して接続される前記インダクタの少なくとも一部とにより発振回路が形成される請求項1に記載の電圧制御発振器。前記形成される発振回路のQ値はそれぞれ、互いに異なる周波数特性を有し、動作状態にされる前記負性抵抗回路を切替えることにより所定の値以上のQ値を有する発振信号を生成する請求項2に記載の電圧制御発振器。前記発振信号を分周する分周回路をさらに有する請求項3に記載の電圧制御発振器。前記ポートの数は5であり、前記負性抵抗回路の数は2であって、第1ポート対は、第1負性抵抗回路に接続され、第2ポート対は、第2負性抵抗回路に接続され、他の1つのポートは、前記電源に接続される請求項1~請求項4のいずれか一項に記載の電圧制御発振器。前記第1負性抵抗回路に接続される第1ポート対間に接続される第1可変容量をさらに有する請求項5に記載の電圧制御発振器。前記第2負性抵抗回路に接続される第2ポート対間に接続される第2可変容量をさらに有する請求項6に記載の電圧制御発振器。このように、電圧制御発振器の発振周波数範囲を広げるために、インダクタにスイッチを挿入し、又はインダクタの代わりにトランスを使用すると、Q値が低くなり、位相雑音特性が劣化するという問題があった。そこで本発明は、良好な位相雑音特性を有し、かつ広帯域な発振周波数範囲を有する電圧制御発振器を提供することを目的とする。上記課題を解決するために、本発明に係る電圧制御発振器は、電源と、少なくとも3つのポートを備えるインダクタと、少なくとも3つのポートから選択される異なるポート対にそれぞれ接続される少なくとも2つの負性抵抗回路と、を有し、インダクタは、少なくとも2つの負性抵抗回路に接続されるポート対でそれぞれインダクタとして動作可能である。また、本発明に係る電圧制御発振器では、負性抵抗回路のそれぞれは、動作状態と、非動作状態とを設定可能であり、負性抵抗回路のいずれか1つを動作状態にすることにより、動作状態にされた負性抵抗回路と、動作状態にされた負性抵抗回路にポート対を介して接続されるインダクタの少なくとも一部とにより発振回路が形成される。これにより、スイッチをインダクタ内部に含まず、かつトランス構造を採用せずに異なる自己インダクタンスを有する複数のインダクタを選択して、発振回路を形成することが可能になった。さらに、本発明に係る電圧制御発振器では、形成される発振回路のQ値はそれぞれ、互いに異なる周波数特性を有し、動作状態にされる負性抵抗回路を切替えることにより所定の値以上のQ値を有する。さらに、本発明に係る電圧制御発振器では、発振信号を分周する分周回路をさらに有してもよい。これにより、本発明に係る電圧制御発振器では、最大周波数以下のいずれの周波数を発振周波数として選択可能になる。また、本発明に係る電圧制御発振器では、ポートの数は5であり、負性抵抗回路の数は2であって、第1ポート対は、第1負性抵抗回路に接続され、第2ポート対は、第2負性抵抗回路に接続され、他の1つのポートは、電源に接続されてもよい。また、本発明に係る電圧制御発振器では、第1負性抵抗回路に接続される第1ポート対間に接続される第1可変容量をさらに有してもよい。また、本発明に係る電圧制御発振器では、第2負性抵抗回路に接続される第2ポート対間に接続される第2可変容量をさらに有してもよい。本発明によれば、良好な位相雑音特性を有し、かつ広帯域な発振周波数範囲を有する電圧制御発振器を提供することが可能となった。以下、本発明に係る実施形態に従う電圧制御発振器について、図面を参照して詳細に説明する。なお、本発明の開示において提供される図は、本発明の説明を意図したものであり、適当な縮尺を示すことを意図したものではないことを理解すべきである。また、それぞれの図面において、同一、又は類似する機能を有する構成要素には、同一、又は類似する符号が付される。したがって、先に説明した構成要素と同一、又は類似する機能を有する構成要素に関しては、改めて説明をしないことがある。以下、図1~8を参照しながら、本発明に係る第1実施形態に従う電圧制御発振器を説明する。図1は、本発明に係る第1実施形態に従う電圧制御発振器1の回路を概略的に示す図である。図1に示すように、電圧制御発振器1は、インダクタ11と、低周波負性抵抗回路12と、低周波可変容量13と、高周波負性抵抗回路14と、高周波可変容量15とを有する。図1において、インダクタ11が有する4つのポート10a、10b、10c、及び10dが示される。インダクタ11のポート対10a、及び10dの間、並びにポート対10b、及び10cの間はそれぞれ、インダクタとして動作可能である。すなわち、ポート対10a、及び10dに負性抵抗回路と、容量とを並列に接続することにより、発振回路を構成することができる。同様に、ポート対10b、及び10cに負性抵抗回路と、容量とを並列に接続することにより、発振回路を構成することができる。ポート10a~10dはそれぞれ、低周波負性抵抗回路12、低周波可変容量13、高周波負性抵抗回路14、及び高周波可変容量15に接続される。具体的には、ポート対10a、及び10dは、低周波負性抵抗回路12、及び低周波可変容量13に接続される。一方、ポート対10b、及び10cは、高周波負性抵抗回路14、及び高周波可変容量15に接続される。このように接続されることにより、電圧制御発振器1は、インダクタ11、低周波負性抵抗回路12、及び低周波可変容量13で形成される低周波発振回路1aと、インダクタ11、高周波負性抵抗回路14、及び高周波可変容量15で形成される高周波発振回路1bとの2つの発振回路を有することができる。以下に詳細に説明されるように、低周波発振回路1a、及び高周波発振回路1bは、低周波負性抵抗回路12、及び高周波負性抵抗回路14のいずれか一方のみをバイアスすることにより動作状態にして、いずれか一方の発振回路のみが発振回路として動作する。以下、電圧制御発振器1を構成するそれぞれの素子について説明する。まず、インダクタ11について説明する。インダクタ11は、適当な巻数で巻回される導電体により形成される。例えば、インダクタ11は、半導体基板上に積層される導電体の配線層を、複数回に亘り巻回すことにより形成される。インダクタ11のポート対10a、及び10dの間と、ポート対10b、及び10cの間とでは、巻数が異なる。さらに、インダクタ11のポート対10a、及び10dの間と、ポート対10b、及び10cの間とでは、巻回される導電体の内側に形成される領域、すなわちインダクタ11に電流が流れることにより磁束が形成される領域の面積が異なる。このため、インダクタ11のポート対10a、及び10dの間の自己インダクタンスは、ポート対10b、及び10cの間の自己インダクタンスと相違する。また、インダクタ11は、ポート対10b、及び10cとの間に配置されるポート10e図示せずを介して電源が接続される。次に、低周波負性抵抗回路12について説明する。低周波負性抵抗回路12は、ポート対10a、及び10dを介して、インダクタ11に並列に接続される。低周波負性抵抗回路12は、印加されるバイアスを変更することにより、負性抵抗値を変更できる。次に、低周波可変容量13について説明する。低周波可変容量13は、低周波負性抵抗回路12と同様に、ポート対10a、及び10dを介して、インダクタ11に並列に接続される。低周波可変容量13の容量値は、連続的に、又は離散的に変更することができる。次に、高周波負性抵抗回路14について説明する。高周波負性抵抗回路14は、ポート対10b、及び10cを介して、インダクタ11に並列に接続される。高周波負性抵抗回路14の負性抵抗値は、低周波負性抵抗回路12と同様に可変である。最後に、高周波可変容量15について説明する。高周波可変容量15は、高周波負性抵抗回路14と同様に、ポート対10b、及び10cを介して、インダクタ11に並列に接続される。高周波可変容量15の容量値は、低周波可変容量13と同様に連続的に、又は離散的に変更することができる。次に、図2を参照しながら、電圧制御発振器1の回路を、より詳細に説明する。図2は、図1に示す電圧制御発振器1の回路の具体的な構成の一例を示す図である。すなわち、図2において、図1に示される電圧制御発振器1の素子それぞれは、より具体的に示される。以下、電圧制御発振器1を構成するそれぞれの素子について説明する。インダクタ11は、3回巻回される導電体であり、一端に配置されるポート10aから右回りにポート10b、10e、及び10cを順に有し、他端にポート10dを有する5ポートインダクタである。自己インダクタンスが大きいインダクタを形成するポート対10a、及び10dは、低周波負性抵抗回路12、及び低周波可変容量13に接続される。また、自己インダクタンスが小さいインダクタを形成するポート対10b、及び10cは、高周波負性抵抗回路14、及び高周波可変容量15に接続される。さらに、ポート10eは、電源に接続される。インダクタ11は、両端に配置されるポート対10a、及び10dの間は、インダクタ11の内部で短絡しないように構成される。したがって、ポート対10a、及び10dに近接する第1交差部A、及びポート対10b、及び10c、並びにポート10eの引出し線に近接する第2交差部Bはそれぞれ、短絡しないように構成される。インダクタ11が半導体基板上に積層される配線層により形成される場合、交差部A、及びBは、半導体基板上の水平方向の位置が相違する配線により構成することができる。例えば、交差部を構成する一方の配線層が半導体基板に最も近接する第1配線層で形成される場合、他方の配線層は、第1交差部Aにおいてハッチングされるように、第1配線層の上方に配置される第2配線層で形成できる。第1配線層と、第2配線層とは、いわゆるビアViaにより電気的に接続される。ビアは、配線層間に配置される絶縁層に形成される孔に導電体を配置することにより、上層配線層を下層配線層に電気的に接続する接続部である。また、第2交差部Bのように3つの配線が交差する場合には、第1配線層、及び第2配線層に加えて、第3配線層を使用することにより、互いに短絡することを防止する。ここで、図3を参照して、低周波発振回路1a、及び高周波発振回路1bそれぞれに使用されるインダクタについて説明する。図3aは、図2の電圧制御発振器1を構成するインダクタ11を示す図である。先に説明したように、インダクタ11のポート対10a、及び10dは、低周波負性抵抗回路12、及び低周波可変容量13に接続される。また、ポート対10b、及び10cは、高周波負性抵抗回路14、及び高周波可変容量15に接続される。さらに、ポート10eは、電源に接続される。図3bは、インダクタ11において、ポート対10a、及び10dの間に形成されるインダクタ11Bを示す図である。また、図3cは、インダクタ11において、ポート対10b、及び10cの間に形成されるインダクタ11Cを示す図である。説明を簡明にするために、図3bにおいて、ポート対10b、及び10cは図示されない。また、図3cにおいて、ポート10a、及び10bの間の導電体、並びにポート10c、及び10dの間の導電体は、図示されない。図3bから明らかなように、インダクタ11Bの巻数は3である。一方、図3cから明らかなように、インダクタ11Cの巻数は2である。また、ポート対10a、及び10dの間に形成されるインダクタにより磁束が形成される領域の面積は、ポート対10b、及び10cの間に形成されるインダクタにより磁束が形成される領域の面積よりも大きい。このため、同一の電流が流される場合、図3bに示されるインダクタ11Bの自己インダクタンスは、図3cに示されるインダクタ11Cの自己インダクタンスよりも大きくなる。再び図2を参照して、低周波負性抵抗回路12について説明する。低周波負性抵抗回路12は、第1トランジスタ21aと、第2トランジスタ21bと、第1トランジスタ21a、及び第2トランジスタ21bそれぞれのソースに接続される電流源22とを有する。第1トランジスタ21a、及び第2トランジスタ21bはそれぞれ、nMOSトランジスタである。第1トランジスタ21aのゲートは、第1容量24aを介してポート10dに接続され、第1トランジスタ21aのドレインは、ポート10aに接続される。一方、第2トランジスタ21bのゲートは、第2容量24bを介してポート10aに接続され、第2トランジスタ21bのドレインは、ポート10dに接続される。第1トランジスタ21a、及び第2トランジスタ21bのゲートは、第1抵抗25a、及び第2抵抗25bをそれぞれ介して、バイアス端子26に接続される。バイアス端子26をLowレベルに固定し、電流源22に電流が流れないように制御することにより低周波発振回路1aは、非動作状態になる。また、バイアス端子26をHighレベルにし、電流源22に所定の電流が流れるように制御するすると、低周波発振回路1aは、動作状態になる。低周波負性抵抗回路12の動作は広く知られているので、ここでは詳しい説明は省略する。次に、低周波可変容量13について説明する。図2に示されるように、低周波可変容量13は、第1可変容量31aと、第2可変容量31bとを有する。第1可変容量31a、及び第2可変容量31bは、制御端子図示せずにより容量値が制御される。ここで、図4を参照して、低周波可変容量13の構成の一例について詳細に説明する。図4は、低周波可変容量13の回路の具体的な構成の一例を示す図である。第1可変容量31aは、可変容量32aと、第1容量33aと、第2容量34aと、第3容量35aとを有する。一方、第2可変容量31bは、可変容量32bと、第1容量33bと、第2容量34bと、第3容量35bとを有する。可変容量32a、及び可変容量32bは、バラクタとも称される可変容量ダイオードにより構成される。また、可変容量32a、及び第1可変容量32bはともに、制御端子36に接続される。制御端子36に印加する電圧を変化させることにより、可変容量32a、及び第1可変容量32bの容量を連続的に変化させることができる。第1容量33a、及び33b、第2容量34a、及び34b、並びに第3容量35a、及び35bはそれぞれ、所定の容量値を有するキャパシタである。第1容量33a、及び33bの容量値は、Cであり、第2容量34a、及び34bの容量値は、2Cであり、第3容量35a、及び35bの容量値は、4Cである。また、第1容量33a、及び33bの間、第2容量34a、及び34bの間、並びに第3容量35a、及び35bの間はそれぞれ、トランジスタで構成されるスイッチ37a、37b、及び37cを介して接続される。第1可変容量31a、及び第2可変容量31bはそれぞれ、容量値を連続的に変化可能な可変容量32a、及び可変容量32bと、容量値を離散的に変化させる第1容量33a、及び33b、第2容量34a、及び34b、並びに第3容量35a、及び35bとを適当に組み合わせることにより、容量値を連続的に変化させることが可能になる。再び図2を参照して、高周波負性抵抗回路14について説明する。高周波負性抵抗回路14は、低周波負性抵抗回路12と類似する構成を有する。すなわち、高周波側負性抵抗回路14は、第1トランジスタ41aと、第2トランジスタ41bと、第1トランジスタ41a、及び第2トランジスタ41bそれぞれのソースに接続される電流源42とを有する。第1トランジスタ41aのゲートは、第1容量44aを介してポート10bに接続され、第1トランジスタ41aのドレインは、ポート10cに接続される。一方、第2トランジスタ41bのゲートは、第2容量44bを介してポート10cに接続され、第2トランジスタ41bのドレインは、ポート10bに接続される。また、第1トランジスタ41a、及び第2トランジスタ41bのゲートは、第1抵抗45a、及び第2抵抗45bをそれぞれ介して、バイアス端子46に接続される。次に、高周波可変容量15について説明する。高周波可変容量15は、低周波可変容量13と同様な構成を有する。高周波負性抵抗回路14、及び高周波可変容量15はそれぞれ、低周波負性抵抗回路12、及び低周波可変容量13と同様な構成を有するが、トランジスタのゲートサイズなどの回路定数は、高周波発振回路1bが所定の発振周波数で発振するように適当に調整される。以上、図1~4を参照して、電圧制御発振器1を構成するそれぞれの構成素子について詳細に説明してきた。次に、電圧制御発振器1において、発振回路1a、及び1bのいずれか一方を動作状態にすることにより、発振信号を発生する動作について説明する。図1~4を参照して説明したように、電圧制御発振器1は、低周波負性抵抗回路12、又は高周波負性抵抗回路14のいずれか一方をバイアスすることにより動作状態にして、低周波発振回路1a、又は高周波発振回路1bのいずれか一方を発振させる。図5~7を参照して、低周波発振回路1a、及び高周波発振回路1bの動作を説明する。図5は、低周波負性抵抗回路12をバイアスし、高周波負性抵抗回路14をバイアスしないことにより、低周波負性抵抗回路12を動作状態にすることにより、低周波発振回路1aを形成する状態を示す図である。図5において、低周波発振回路1aにおいて使用される閉回路は、実線で示され、使用されない回路は破線で示される。図5に示すように、低周波発振回路1aにおいて、インダクタ11は、ポート対10a、及び10dの間の導電体、すなわちインダクタ11の全長に亘る導電体により形成されるインダクタを使用して発振動作が行われる。一方、図6は、高周波負性抵抗回路14をバイアスし、低周波負性抵抗回路12をバイアスしないことにより、高周波負性抵抗回路14を動作状態にすることにより、高周波発振回路1bを形成する状態を示す図である。図6において、低周波発振回路1bにおいて使用される閉回路は、実線で示され、使用されない回路は破線で示される。図6に示すように、低周波発振回路1bにおいて、インダクタ11は、ポート対10c、及び10dの間の導電体、すなわちインダクタ11の一部の導電体により形成されるインダクタを使用して発振動作が行われる。図5、及び6を相互に参照することにより明らかなように、低周波発振回路1aと、高周波発振回路1bとは、単一のインダクタ11を使用する。そして、発振回路を形成する負性抵抗回路を変更することにより、使用するインダクタの自己インダクタンスを切替える。このため、電圧制御発振器1では、インダクタ内部に切換えスイッチを有しない。また、電圧制御発振器1は、トランス構造を採用しない。この結果、電圧制御発振器1のQ値は、良好な特性を有することが可能になる。図7は、低周波発振回路1a、及び高周波発振回路1bのQ値の周波数特性の一例を示す図である。図7において、縦軸は、Q値QualityFactorであり、横軸は発振周波数である。ここで、曲線C1は、電圧制御発振器1において低周波数負性抵抗回路12を動作状態にして形成される低周波発振回路1aのQ値の周波数特性を示す。一方、曲線C2は、電圧制御発振器1において高周波数負性抵抗回路14を動作状態にして形成される高周波発振回路1bのQ値の周波数特性を示す。図7において、低周波発振回路1aによる発振周波数範囲RLは、ほぼ2.1~3.2GHzの範囲を有する。発振周波数範囲RLにおける低周波発振回路1aのQ値は、9以上である。一方、高周波発振回路1bによる発振周波数範囲RHは、ほぼ3.2~4.3GHzの範囲を有する。このときの高周波発振回路1bのQ値もまた、9以上である。すなわち、電圧制御発振器1は、9以上という高いQ値を維持しながら、2.1~4.3GHzの発振周波数範囲を有することが可能であることが理解される。以上、図5~7を参照して、低周波発振回路1a、及び高周波発振回路1bの動作を説明してきた。次に、図8を参照して、電圧制御発振器1において、発振周波数を決定する処理を説明する。図8は、電圧制御発振器1において、発振信号を決定する処理を説明するフローを示す図である。図8に示すように、まずステップS101において、目標とする発振周波数に応じて、低周波負性抵抗回路12、及び高周波負性抵抗回路14のいずれか一方の負性抵抗回路を動作状態にする。この処理により、低周波発振回路1a、及び高周波発振回路1bのいずれか一方の発振回路が動作状態にされる。次いで、ステップS102において、目標とする発振周波数となるように、低周波発振回路1a、又は高周波発振回路1bの発振周波数を決定する。ステップS102において発振周波数を決定するときに、可変容量13、又は15の制御信号36、及びスイッチ37a~37cを制御する。そして、ステップS103において、発振信号の振幅を決定する。発振信号の振幅は、低周波負性抵抗回路12、又は高周波負性抵抗回路14のバイアス信号、及び電流源の電流値を調整することにより決定できる。以上、図1~8を参照しながら、本発明に係る第1実施形態に従う電圧制御発振器1について説明してきた。電圧制御発振器1は、ポート対間でそれぞれインダクタとして動作可能な2対のポート対を有する。これらのポート対に接続される負性抵抗回路のバイアス信号を調整することにより、いずれか一方のポート対を介して形成される発振回路が形成される。このような構成を採用することにより、それぞれの負性抵抗回路から見て、切換え動作などのために使用されるトランジスタが、インダクタに並列、又は直列に挿入されない。また、結合が疎である相互インダクタスを利用するトランスを採用する構造を有しない。このため、高いQ値を有する発振回路を構成することが可能である。また、電圧制御発振器1では、自己インダクタンスの異なる2つのインダクタを1つのインダクタによって形成することができる。半導体プロセスで形成されるインダクタは、一般にチップ面積に与える影響が大きいので、電圧制御発振器1は、従来の発振回路と比較してチップ面積を大幅に削減することができる。次に、図9を参照して、本発明に係る第2実施形態に従う電圧制御発振器20について説明する。電圧制御発振器20は、図1~8を参照して説明された電圧制御発振器1と同様な構造を有する電圧制御発振器2と、電圧制御発振器2の発振周波数を分周する分周回路201~207とを有する。ここで、第1分周回路201は、電圧制御発振器2の発振周波数を1/2に分周し、第2分周回路202は、電圧制御発振器2の発振周波数を1/4に分周し、第7分周回路207は、電圧制御発振器2の発振周波数を1/128に分周する。電圧制御発振器2の低周波数発振回路の発振周波数は、図9においてモード2で示されるように、3.14~5.06GHzである。また、高周波数発振回路の発振周波数は、図9においてモード1で示されるように、4.71~6.44GHzである。また、高周波数発振回路の発振周波数の最大値6.44GHzを第1分周回路201により分周したときの周波数は、3.22GHzとなり、低周波数発振回路の発振周波数の最小値3.14GHzよりも大きくなる。さらに、第1分周回路201の最小周波数は、低周波数発振回路の発振周波数の最小値3.14GHzを第1分周回路201により分周したときの周波数1.57GHzとなる。これから、電圧制御発振器20は、高周波数発振回路の発振周波数の最大値6.44GHzから第1分周回路201の最小周波数1.57GHzまで連続的に出力できることが理解される。同様に、第2分周回路202の最大周波数は、1.61GHzとなり、第1分周回路201の最小周波数1.57よりも大きくなる。このように、第7分周回路207まで最大周波数が前段の分周回路の最小周波数よりも大きくなる。このため、電圧制御発振器20は、高周波数発振回路の発振周波数の最大値6.44GHzから第7分周回路207の最小周波数である25MHzまで連続的に出力できることが理解される。電圧制御発振器20のように、電圧制御発振器2の高周波数発振回路の発振周波数の最大値が、低周波数発振回路の発振周波数の最小値の2倍よりも大きい場合、発振信号を分周することにより、高周波数発振回路の発振周波数の最大値よりも低い周波数の発振信号を生成することができることが理解される。次に、図10、及び11を参照して、本発明に係る第3実施形態に従う電圧制御発振器3、及び4について説明する。図10に示す電圧制御発振器3は、低周波可変容量13を有しないことが図1に示す電圧制御発振器1と相違する。また、図11に示す電圧制御発振器4は、高周波可変容量15を有しないことが図1に示す電圧制御発振器1と相違する。電圧制御発振器3、及び4のように低周波可変容量13、又は高周波可変容量15のいずれか一方を省略することにより、オフ時の容量値が大きいバラクタを省略できる。電圧制御発振器3、及び4をPLLPhaseLockedLoop回路用の電圧制御発振器として使用する場合、制御端子を削減することができる。この場合、電圧制御発振器3のように、可変容量として高周波可変容量15のみを有することが好ましい。次に、図12を参照して、本発明に係る第4実施形態に従う電圧制御発振器5について説明する。図12に示す電圧制御発振器5は、低周波可変容量13、及び高周波可変容量15の双方を有しないことが図1に示す電圧制御発振器1と相違する。電圧制御発振器5は、発振周波数を制御する機能を有する低周波可変容量13、及び高周波可変容量15を有さない。そこで、電圧制御発振器5では、発振周波数の制御は、低周波負性抵抗回路12、及び高周波負性抵抗回路14がそれぞれ有する寄生容量の容量値を調整することにより行われる。例えば、低周波負性抵抗回路12、及び高周波負性抵抗回路14の寄生容量の容量値の調整は、負性抵抗回路に含まれる電流源、及びバイアス信号を調整することにより行われる。次に、図13を参照して、本発明に係る第5実施形態に従う電圧制御発振器6について説明する。図13に示す電圧制御発振器6は、図12を参照して説明された電圧制御発振器5と比較すると、第3負性抵抗回路16がさらに付加されることが相違する。図14は、図12に示される負性抵抗回路を2つ有する電圧制御発振器5、及び図13に示される負性抵抗回路を3つ有する電圧制御発振器6のQ値の周波数特性を示す図である。ここで、曲線C1は、電圧制御発振器5、及び6において低周波数負性抵抗回路12を動作状態にして形成される低周波発振回路のQ値の周波数特性を示す。また、曲線C2は、電圧制御発振器5、及び6において高周波数負性抵抗回路14を動作状態にして形成される高周波発振回路のQ値の周波数特性を示す。そして、曲線C3は、電圧制御発振器6において第3負性抵抗回路16を動作状態にして形成される高周波発振回路のQ値の周波数特性を示す。また、発振周波数範囲RL、及びRHは、電圧制御発振器5のそれぞれの負性抵抗回路を動作状態にすることにより形成される発振回路の発振周波数を示す。一方、発振周波数範囲R1、R2、及びR3は、電圧制御発振器6の3つの負性抵抗回路それぞれを動作状態にすることにより形成される発振回路の発振周波数を示す。また、Q2は、電圧制御発振器5のQ値を示し、Q3は、電圧制御発振器6のQ値を示す。Q2とQ3との比較から明らかなように、電圧制御発振器6のQ値Q3は、電圧制御発振器5のQ値Q2よりも大きい。このため、3つの負性抵抗回路を有する電圧制御発振器6は、2つの負性抵抗回路を有する電圧制御発振器5は、よりも良好な位相雑音特性を有することが理解される。このように、配置される負性抵抗回路を増加させることにより、使用されるQ値を大きくして、位相雑音特性を改善することが可能になる。図13に示す電圧制御発振器6は、3つの負性抵抗回路を有するが、本発明に係る電圧制御発振器は、4つ以上の負性抵抗回路を有することができる。また、本発明に係る電圧制御発振器は、これまでの説明で参照されてきた差動型の構成を有する必要はない。図15は、インダクタ11と複数の負性抵抗回路12、14、16、及び18のそれぞれの一端とが1つのポート10aを介して接続される第6実施形態に従う電圧制御発振器7を示す図である。電圧制御発振器7において、第1負性抵抗回路12、第2負性抵抗回路14、第3負性抵抗回路16、第4負性抵抗回路18の一端は、1つのポート10aを介してインダクタ11に接続される。また、第1負性抵抗回路12、第2負性抵抗回路14、第3負性抵抗回路16、第4負性抵抗回路18の他端は、異なるポート10e、10b、10c、及び10dにそれぞれ接続される。このため、第1負性抵抗回路12、第2負性抵抗回路14、第3負性抵抗回路16、第4負性抵抗回路18それぞれと、インダクタ11とにより形成される発振回路の自己インダクタンスは互いに相違する。次に図16~18を参照して、本発明の実施例について説明する。図16は、本発明に係る電圧制御発振器8のダイフォトを示す図である。電圧制御発振器8は、5ポートインダクタ11と、低周波部81と、高周波部82とを有する。5ポートインダクタ11のポート対10a、及び10dは、低周波部81に接続され、ポート対10b、及び10cは、高周波部82に接続される。また、ポート10eは、電源に接続される。低周波部81は、図1に示す電圧制御発振器1の低周波負性抵抗回路12、及び低周波可変容量13に相当する回路を含む。また、高周波部82は、図1に示す電圧制御発振器1の高周波負性抵抗回路14、及び高周波可変容量15に相当する回路を含む。電圧制御発振器8は、180nmCMOSプロセスにより製造され、チップサイズは、470μm×760μmである。また、電圧制御発振器8において、インダクタ11と、低周波部81とにより形成される低周波発振回路8aの発振周波数は、3.14~5.06GHzであり、高周波発振回路8bの発振周波数4.71~6.44GHzである。図17は、ポート対10a、及び10dの間の自己インダクタンスLL、及びポート対10b、及び10cの間の自己インダクタンスLHの周波数特性を示す。自己インダクタンスLLは、低周波発振回路8aの発振周波数範囲で2.1nH程度である。一方、自己インダクタンスLHは、高周波発振回路8bの発振周波数範囲で0.95nH程度である。図18は、電圧制御発振器8の位相雑音特性を示す図である。図18aは、図9に示す電圧制御発振器20の分周回路により発振周波数が1.3GHzである発振信号を生成したときの位相雑音特性である。また、図18bは、発振周波数が4.4GHzのときの位相雑音特性である。さらに、図18cは、発振周波数が6.1GHzのときの位相雑音特性である。図18から、発振周波数が1.3GHz、及び4.4GHzのとき、オフセット周波数1MHzで-120dB以下の位相雑音であることが理解される。なお、このときの消費電力は、8.8mWであった。また、全体の消費電力は、発振周波数に依存するが、7.1mW~16.3mWであった。表1に従来技術と、電圧制御発振器8との特性の比較結果を示す。従来技術の論文名などは、表2に示す。Reference[1]は、非特許文献2であり、Reference[2]は、非特許文献6である。また、FoMFigureofMeritsは、式1で表され、FoMTは、式2で表される。ここで、PhaseNoise、及びPNは、位相雑音であり、Power、及びPDCは、消費電力であり、foは、発振周波数であり、foffsetは、オフセット周波数である。また、TuningRange、及びFTRFrequencyTuningRangeは、発振周波数範囲である。なお、FTRは、で表される。ここで、fminは発振周波数範囲の最小値であり、fmaxは発振周波数範囲の最大値である。[表2]Reference名一覧[1]:ADBernyetalA18GHzLCVCOwith13GHztuningrangeanddigitalamplitudecalibrationIEEEJSolidStateCircuitsvol40no4pp909917Apr2005[2]:ZSafarianandHHashemiA136GHztriplemodeCMOSVCOusingcoupledinductorsIEEECustomIntegratedCircuitsConferencepp6972Sep2008[3]:SHaraKenichiOkadaandAkiraMatsuzawaA93MHzto57GHztunableLCbasedVCOusingadividebyNinjectionlockedfrequencydividerIEEEAsianSolidStateCircuitsConferencepp8184Nov2009[4]:BAnderaetalA347GHztransformerbaseddualmodewidebandVCOIEEEEuropeanSolidStateCircuitsConferencepp440443Sep2006[5]:SHaraKenichiOkadaandAkiraMatsuzawa10MHzto7GHzquadraturesignalgenerationusingaDivideby43325325234and5injectionlockedfrequencydividerIEEESymponVLSICircuitspp5152June2010[6]:YTakigawaetalA926tuningrangeVCOutilizingsimultaneouslycontrollingoftransformersandMOSvaractorsin013μmCMOStechnologyIEEERFICSympDigpp8386Jun2009[7]:NFongetalA1V3857GHzwidebandVCOwithdifferentiallytunedaccumulationMOSvaractorsforcommonmodenoiserejectioninCMOSSOItechnologyIEEETransMicrowTheoryTechvol51no8pp19521959Aug2003[8]:ZDengandMNiknejadA4portinductorbasedVCOcouplingmethodforphasenoisereductionIEEECustomIntegratedCircuitsConferencepp14Sep2010以上、図1~18を参照して、本発明に係るさまざまな実施形態について説明してきた。しかしならが、本発明はこれらの実施形態に限定されるものではない。例えば、本明細書において、図2に示すように負性抵抗回路は、NMOSトランジスタを差動型に配置するいわゆるNMOSクロスカップル部を抵抗、及び容量でバイアスする構成を有する。しかしながら、本発明における負性抵抗回路は、NMOSクロスカップル部を有するものに限定されず、他の構成を採用してもよい。例えば、PMOSトランジスタを差動型に配置するPMOSクロスカップル部、又はNMOSトランジスタ、及びPMOSトランジスタを差動型に配置するCMOSクスカップル部を抵抗、及び容量でバイアスする構成を採用してもよい。PMOSクロスカップル部、又はCMOSクロスカップル部により負性抵抗回路を構成する場合、本発明に係る電圧制御発振器への電源は、リアクタ11には接続されず、負性抵抗回路に接続される。参考のため、図19に一般的なLC型の電圧制御発振器の分類例を示す。ここで、電圧制御発振器9aは、NMOS型VCOであり、電圧制御発振器9bは、NMOS型VCOであり、電圧制御発振器9cは、NMOS型VCOであり、電圧制御発振器9dは、PMOS型VCOであり、電圧制御発振器9eは、CMOS型VCOあり、電圧制御発振器9fは、C級VCOである。本発明に係る電圧制御発振器は、いずれの型の電圧制御器としても構成することが可能である。また、図9に示す第2実施形態において、分周回路として、周波数を1/2に分周する2分周回路が採用されるが、2分周回路のみを採用するのではなく、分周比が異なる回路を組み合わせてもよい。例えば、表2のReference[3]、及び[5]に示されるように、2分周回路、周波数を1/3に分周する3分周回路、及び周波数を1/4に分周する4分周回路を適当に組み合わせた構成を採用してもよい。例えば、高周波数発振回路1aの発振信号の発振周波数の最大値が、低周波数発振回路1bの発振信号の発振周波数の最小値の2倍程度であれば、2分周回路と、4分周回路とを組み合わせて分周回路を構成することができる。また、高周波数発振回路1aの発振信号の発振周波数の最大値が、低周波数発振回路1bの発振信号の発振周波数の最小値の1.5倍程度であれば、2分周回路と、3分周回路とを組み合わせて分周回路を構成することができる。さらに、高周波数発振回路1aの発振信号の発振周波数の最大値が、低周波数発振回路1bの発振信号の発振周波数の最小値の1.3333倍程度であれば、3分周回路と、4分周回路とを組み合わせて分周回路を構成することができる。このような構成を採用することにより、高周波数発振回路1aの発振信号の発振周波数の最大値が、低周波数発振回路1bの発振信号の発振周波数の最小値の1.3333倍程度であっても、高周波数発振回路1aの発振周波数の最大値よりも低い周波数の発振信号を生成することが可能になる。