第1の信号線と、前記第1の信号線と非平行な第2の信号線と、前記第1の信号線と前記第2の信号線とに接続されたメモリセルであって、前記第1の信号線と前記第2の信号線との間を流れる電流により抵抗値が変化する抵抗変化部と、前記電流を制御する電流制御部と、を含むメモリセルと、を備え、前記抵抗変化部と前記電流制御部とが、前記第1の信号線と前記第2の信号線との間に直列に配置され、前記電流制御部は、第1の導電体と、前記第1の導電体から離間して設けられた第2の導電体と、前記第1の導電体と前記第2の導電体と間の対向する2つの面の間に設けられた絶縁層と、を有し、前記2つの面のそれぞれは、前記第1の信号線から前記第2の信号線に向かう方向に直交する平面に対して、平行な部分と、交差する部分と、を有する不揮発性記憶装置。前記第1の導電体は、前記抵抗変化部の側の開口と、前記第1の信号線または前記第2の信号線の側の底部と、を有する凹部、もしくは、前記第1の信号線または第2の信号線の側の開口と、前記抵抗変化部の側の底部と、を有する凹部を含み、前記第2の導電体は、前記凹部の中に延在する部分を有する請求項1記載の不揮発性記憶装置。前記電流制御部は、前記第1の導電体と前記第2の導電体との間に前記絶縁層を介して流れる前記電流を制御する請求項1または2に記載の不揮発性記憶装置。前記抵抗変化部を流れる前記電流の密度は、前記第1の導電体と前記第2の導電体との間を流れる前記電流の密度よりも高い請求項1~3のいずれか1つに記載の不揮発性記憶装置。前記電流制御部の最大電流は、前記抵抗変化部の書き込み電流よりも大きい請求項1~4のいずれか1つに記載の不揮発性記憶装置。実施形態は、抵抗変化素子と、それを安定して双方向動作させることが可能な電流制御素子と、を有するメモリセルを備えた不揮発性記憶装置を提供する。実施形態に係る不揮発性記憶装置は、第1の信号線と、前記第1の信号線と非平行な第2の信号線と、前記第1の信号線と前記第2の信号線とに接続されたメモリセルを備える。前記メモリセルは、前記第1の信号線と前記第2の信号線との間を流れる電流により抵抗値が変化する抵抗変化部と、前記電流を制御する電流制御部と、を含む。そして、前記抵抗変化部と前記電流制御部とが、前記第1の信号線と前記第2の信号線との間に直列に配置され、前記電流制御部は、第1の導電体と、前記第1の導電体から離間して設けられた第2の導電体と、前記第1の導電体と前記第2の導電体と間の対向する2つの面の間に設けられた絶縁層と、を有する。前記2つの面のそれぞれは、前記第1の信号線から前記第2の信号線に向かう方向に直交する平面に対して、平行な部分と、交差する部分と、を有する。以下、本発明の実施の形態について図面を参照しながら説明する。なお、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。また、便宜上、図面中に示した直交座標のX、Y、Z軸にもとづいて各要素の配置を説明する場合がある。図1は、本実施形態に係る不揮発性記憶装置のメモリアレイ100を模式的に示す斜視図である。図2は、メモリアレイ100に含まれるメモリセル30を模式的に示す斜視図である。図1に示すメモリアレイ100は、第1の信号線であるワード線10と、第2の信号線であるビット線20を含む。同図に示すように、複数のワード線10と、複数のビット線20とが、それぞれX‐Y平面において平行に配置される。そして、複数のワード線10と、複数のビット線20は、Z方向に交互に積層される。ワード線10の延在方向と、ビット線20の延在方向とは、互いに非平行である。すなわち、ワード線10と、ビット線20と、は、交差する。図1に示す例では、Y方向に延在する複数のワード線10は、X方向に配置される。X方向に延在する複数のビット線20は、Y方向に配置される。そして、ワード線10とビット線20との交差部には、メモリセル30が接続されている。メモリセル30は、ワード線10とビット線20との間に設けられ、Z方向に積層される。同図には、メモリセル30をZ方向に2段に積層した例を示すが、3段以上の任意の多層構造とすることができる。これにより、3次元のメモリアレイが構成される。また、図1に示すように、メモリアレイ100は、基板2の上に設けられる。基板2には、例えば、シリコン基板を用いる。そして、メモリアレイを駆動する制御回路図示しないを基板2の表面に設けることができる。ワード線10およびビット線20は、例えば、タングステンW、または、その合金であるタングステンシリコンWSi、もしくは、ニッケルシリコンNiSi、コバルトシリコンCoSiなどを用いることができる。これらの金属は、熱に強く、且つ、比抵抗が小さいため、配線材料として好適である。図2に示すように、メモリセル30は、直列に接続された抵抗変化部5と、電流制御部3と、を有する。抵抗変化部5では、上下に導電性の電極層が配置され、その間に抵抗値が変化する抵抗変化層が配置される。抵抗変化層は、例えば、電界、電流、熱もしくは化学エネルギー等により抵抗値が変化する材料を用いる。本実施形態では、電圧を印加することにより抵抗値が変化する材料を用いる。例えば、ハフニウムHf、アルミニウムAl、ジルコニウムZr、チタンTi、バナジウムV、タンタルTa、マンガンMn、ニオブNb、クロムCr、タングステンW、モリブデンMo、コバルトCoおよびニッケルNiのうちの、少なくとも1つの金属と、酸素Oと、を含む材料を用いる。一方、電流制御部には、双方向の電流、すなわち、ワード線10からビット線20に向けて流れる電流、および、ビット線20からワード線10に流れる電流の双方を制御できる素子を用いる。例えば、電流の流れる方向に2つの導電層と、それに挟まれた絶縁層と、を有するMIM構造MetalInsulatorMetal、もしくは、SIS構造SiliconInsulatorSiliconの素子を用いる。次に、図3および図4を参照して、抵抗変化部5および電流制御部3の動作を説明する。図3は、抵抗変化部5の電流電圧特性を示すグラフであり、図4は、電流制御部3の電流電圧特性を示すグラフである。それぞれ、横軸は、例えば、ワード線10からビット線20の方向に印加される電圧を示す。中央の0点を境に、右はワード線10の側に印加されるプラス電圧、左はマイナス電圧を示している。縦軸は、抵抗変化部5および電流制御部3に流れる電流の絶対値を電流密度として示す。中央の0点を境に、右側では、ワード線10の側からビット線20の側に電流が流れ、左側では、ビット線20の側からワード線10の側へ電流が流れる。抵抗変化部5では、一方向に流れる電流によりデータ書き込みを行い、その逆方向に流れる電流によりデータの消去を行う双方向動作が可能である。例えば、ワード線10からビット線20の方向に電流を流してデータの書き込みを行い、ビット線20からワード線10の方向に電流を流してデータを消去する。抵抗変化部5の電流電圧特性は、電流の方向に依存しないので、ビット線20とワード線10とを入れ替えた構成としても良い。図3に示すグラフのプラス側は、高抵抗状態にある抵抗変化部5において、ワード線10の側からビット線20の側に流れる電流を示し、マイナス側は、低抵抗状態にある抵抗変化部5において、ビット線20の側からワード線10の側に流れる電流を示す。例えば、高抵抗状態にある抵抗変化部5のワード線10側の電極にV1以上の電圧を印加すると、抵抗変化部5に流れる電流はステップ状に増加し、その後、飽和する。そして、抵抗変化部5は、高抵抗状態から低抵抗状態へ変化する。すなわち、ワード線10の側にV1以上の電圧を印加し、同図中に示す書き込み電流IWを流すことにより、抵抗変化部5をON状態低抵抗状態に変化させることができる。次に、ワード線10の側の電極にマイナス電圧を印加し、ON状態にある抵抗変化部をOFF状態に移行させる。すなわち、図3に示すように、-V2以上の電圧を印加し、抵抗変化部5に消去電流IEを流すことにより、OFF状態に変化させる。データの読み出しは、例えば、ビット線20にV1およびV2よりも低い電圧V3を印加し、抵抗変化部5に流れる電流を検出することにより行う。図3に示すように、OFF状態にある抵抗変化部5には、読み出し電流IR1が流れる。一方、ON状態にある抵抗変化部では、読み出し電流IR2が流れる。この際、抵抗変化部5に流れる電流IR1、IR2がIWおよびIEよりも小さく、抵抗変化を生じさせないように制御する。そして、例えば、OFF状態の読み出し電流IR1を0に対応させ、ON状態の読み出し電流IR2を1に対応させる。図4は、例えば、MIM構造を有する電流制御部3の電流電圧特性を示す。同図に示すように、ワード線10の側にプラス電圧が印加される右側の特性と、マイナス電圧が印加される左側の特性とは左右対称である。電流制御部3では、印加電圧V4~V5の間において電流密度がステップ状に変化し、直列に接続された抵抗変化部5に流れる電流をILおよびIHの2段階に制御することができる。例えば、抵抗変化部5がOFF状態の時、ワード線10に印加される電圧がV1V5以上の電圧であれば、電流制御部3は、ワード線10からビット線20の方向へ電流IHを流すことができる。そして、IHがIWよりも大きければ、抵抗変化部5には書き込み電流IWが流れ、OFF状態からON状態に変化する。一方、ON状態にある抵抗変化部5において、ワード線10とビット線20との間に-V2-V5以上の電圧が印加されると、電流制御部3は、ビット線20からワード線10へ電流IHを流すことができる。そして、IHがIEよりも大きければ、抵抗変化部5には消去電流IEが流れ、ON状態からOFF状態に変化する。さらに、例えば、データ読み出し時には、±V4の範囲の電圧をワード線10の側に印加することにより、抵抗変化部5に流れる電流をIL以下に抑制することができる。ILがIWおよびIEよりも十分に小さければ、抵抗変化部5における抵抗値の変化誤動作を防ぐことができる。上記の通りメモリセル30は、直列に配置された抵抗変化部5と電流制御部3とを含む。例えば、電流制御部3に用いるMIM構造、もしくは、SIS構造の素子が双方向動作する電流範囲は、低い電流領域に限られる。このため、抵抗変化部5の状態を変化させるために十分な電流を流すことができない場合がある。すなわち、ワード線10とビット線20との間を流れる電流に対し、抵抗変化部5と電流制御部3とが同じ断面積を有する場合、電流制御部3の電流IHが、抵抗変化部5の書き込み電流IWもしくは消去電流IEよりも小さく、抵抗変化に時間がかかるか、又は、抵抗変化が起こらないことがある。これに対し、本実施形態では、例えば、図5に示す構造の電流制御部3を用いることにより、抵抗変化部5を安定して双方向動作させる。以下、図5~図9を参照して、本実施形態に係る不揮発性記憶装置およびメモリセル30について詳細に説明する。図5は、メモリセル30の構造を模式的に示す断面図である。図5aは、ワード線10およびビット線20を含む断面であり、図5bは、図5a中に示すVb-Vb断面を示している。図5cは、図5aに示すメモリセルの変形例を示す断面図である。図5aに示すように、メモリセル30は、ワード線10とビット線20との間に直列に配置された抵抗変化部5と電流制御部3とを含む。電流制御部3は、ワード線10の側に設けられた第1の導電体である金属部21と、金属部21から離間して設けられた第2の導電体である金属部25とを有する。そして、金属部21と金属部25と間の対向する2つの面の間に設けられた絶縁層23を有する。また、図5bに示すように、メモリセル30は、例えば、円形の断面を有し、外側の金属部21と、中央の金属部25と、の間に絶縁層23が設けられる。金属部21は、例えば、ワード線10からビット線20に向かう方向に直交する平面であって、抵抗変化部5の側の主面21cに開口28aが設けられ、ワード線10の側に底部28bが設けられた凹部28を有する。そして、金属部25は、凹部28の中に延在する部分29を有する。また、金属部25に凹部が設けられ、金属部21が、その凹部に延在する部分を有しても良い。すなわち、ワード線10の側に設けられた開口と、抵抗変化部5の側に設けられた底部と、を有する凹部を、金属部25に設けても良い。このように、金属部21の凹部28の中に金属部25の一部が延在する構造とすることにより、金属部21と絶縁層23との接触面の面積、および、金属部25と絶縁層23との接触面の面積は、例えば、2つの金属部が、ワード線10からビット線20に向かう方向に直交する平面を介して対向する単純なMIM構造に比べて広くなる。電流制御部3では、金属部21と金属部25との間に絶縁層23を介して流れる電流を制御する。したがって、金属部21もしくは金属部25と、絶縁層23と、の間の接触面積を広くすることにより、電流制御部3に流す電流を大きくすることができる。一方、抵抗変化部5は、例えば、スラブ状の抵抗変化層13を、2つの電極15および25で挟み込んだ構造を有する。ここで、金属部25は、抵抗変化部5のワード線10の側の電極を兼ねる。抵抗変化層13のワード線10の側の主面13a、および、ビット線20の側の主面13bは、ワード線10からビット線20に向かう方向に直交する平面であり、その面積は、例えば、図5bに示す断面に等しい。そして、金属部21もしくは金属部25と、絶縁層23と、の間の接触面積よりも狭い。したがって、例えば、ワード線10からビット線20に流れる電流の抵抗変化部5における電流密度は、電流制御部3の電流密度よりも大きくなる。すなわち、図4に示す電流制御部の電流IHが、抵抗変化部5の書き込み電流IWよりも小さい場合であっても、金属部21もしくは金属部25と、絶縁層23と、の間の接触面積を広くすることにより、抵抗変化部5をOFF状態からON状態に変化させることができる。また、IHが消去電流IEよりも小さい場合でも、抵抗変化部5をON状態からOFF容量状態に変化させることができる。例えば、IWがIHの1.1倍、且つ、IEがIHの1.1倍である場合には、電流制御部3における金属部21および金属部25と絶縁層23との間の接触面積を抵抗変化部5の主面13aの面積の1.1倍以上とすれば良い。また、IWがIHの1.8倍、且つ、IEがIHの2.2倍の場合は、金属部21および金属部25と絶縁層23との間の接触面積を、抵抗変化部5の主面13aの2.2倍以上にすれば良い。これにより、電流制御部3が流すことのできる最大電流を、抵抗変化部5の書き込み電流および消去電流よりも大きくすることができる。電流制御部3における金属部21もしくは25と、絶縁層23と、の間の接触面積を広げる方法は、上記の実施形態に限らず、様々な形態が考えられる。すなわち、金属部21と金属部25との間において、対向する2つの面が、ワード線10からビット線20に向かう方向に直交する面に対し、平行な部分主面21cと、交差する部分27aおよび27bと、を有していれば良い。これにより、ワード線10からビット線20に向かう方向に直交する面に交差する部分27aもしくは27bの面積が付加され、金属部21もしくは25と、絶縁層23と、の間の接触面積を、抵抗変化層13の主面13aおよび13bよりも広くすることができる。電流制御部3および抵抗変化部5は、電流の流れる方向に依存しない特性を有する。したがって、図5aに示すメモリセル30のワード線10とビット線20とを単純に入れ替えても、上記の動作を実現できる。さらに、図5cに示すように、電流制御部3をビット線20の側に配置し、抵抗変化部5をワード線10の側に配置しても、メモリセル30と同じように動作させることができる。図5cに示すメモリセルでは、金属層21において、ビット線20の側の開口28aと、抵抗変化部5の側に設けられた底部28bと、を有する凹部28が設けられ、金属層25の一部が凹部28の中に延在する。また、図5cの例でも、金属層25に凹部が設けられ、金属層21がその凹部に延在する部分を有しても良い。次に、図6~図9を参照して、メモリアレイ100の製造過程の一例を説明する。図6a~図6cは、その製造過程を模式的に示す斜視図であり、図7~図9は、各工程における断面図である。まず、図6aに示すように、ワード線10となる金属層10aの上に、絶縁層31を形成し、その表面から金属層10aに至る複数の開口33を形成する。絶縁層31には、例えば、シリコン酸化膜SiO2を用いることができる。開口33は、例えば、円形に形成する図5b参照。なお、金属層10aは、例えば、シリコン基板図示しないの上に設けられる。次に、絶縁層31の上面および開口33の内部に、金属部21となる金属層21a、絶縁層23、および、金属部25となる金属層25aを順に積層する。図6bに示すように、金属層25aは、開口33の内部を埋め込み、その表面が平坦となるように形成する。金属層21aおよび25aには、例えば、Pt、Au、Ag、Ru、RuN、Ir、Co、Ni、Ti、TiN、TaN、W、Al等を用いることができる。続いて、図6cに示すように、金属層25aの上に、抵抗変化層13と、電極15となる電極層15aと、を形成する。抵抗変化層13および電極層15aは、例えば、スパッタ法を用いて形成することができる。次に、図7aに示すように、金属層21aと、絶縁層23と、金属層25aとが埋め込まれた開口33の上に、ハードマスク41を形成する。ハードマスク41には、例えば、SiO2膜を用いることができ、開口33の形状に合わせて形成される。続いて、図7bに示すように、例えば、RIEReactiveIonEtching法を用いて、電極層15aの表面から金属層10aに至る部分をエッチングし、電極層15a、抵抗変化層13、および、金属部21と絶縁層23と金属部25とを含むMIM構造を選択的に形成する。次に、図8aに示すように、ハードマスク41を除去し、電流制御部3と抵抗変化部5とを含むメモリセル30を絶縁層35aで覆う。続いて、図8bに示すように、絶縁層35aの表面にハードマスク45を形成し、絶縁層35aおよび金属層10aをエッチングして分断する。これにより、金属層10aは、複数のワード線10に加工される。次に、図9aに示すように、ハードマスク45を除去し、絶縁層35aに覆われたメモリセル30と、ワード線10の側面と、を覆う絶縁層35bを形成する。続いて、図9bに示すように、絶縁層35bの上面を研削して電極15を露出させ、その上にビット線20を形成する。ビット線20は、例えば、ワード線10に直交する方向に形成する。これにより、メモリアレイ100の第1層目が完成する。さらに、同様の工程を繰り返して、複数層のメモリセルが積層された3次元メモリアレイを形成することができる。例えば、図1に示すように、ワード線10とビット線20とは、積層方向に交互に形成する。また、電流制御部3および抵抗変化部5の積層順を、交互に反転させて形成することもできる。さらに、上記の例において、ワード線10とビット線20とを入れ替えた構成とすることもできる。次に図10を参照して、本実施形態の変形例に係るメモリセル40を説明する。図10aは、メモリセル40におけるワード線10およびビット線20を含む断面を示す模式図である。図10bは、図10a中に示すXb-Xb断面を示す模式図である。本変形例に係るメモリセル40では、図10aに示すように、金属部21の凹部28の中に金属部25の一部が延在する点で、図5に示すメモリセル30と共通するが、金属部21の凹部28が溝状に設けられる点で相違する。図10bに示すように、ワード線10からビット線20に向かう方向に直交するMIM構造の断面では、ストライプ状の2つの金属部21の間に金属部25が設けられ、金属部21と金属部25との間に絶縁層23が挟まれた構造となる。金属部21と金属部25との間において対向する2つの面は、ワード線10からビット線20に向かう方向に直交する面に対し、平行な部分主面21cと、交差する部分27aおよび27bと、を有する。これにより、電流制御部3における金属部21および金属部25と絶縁層23との間の接触面積を、抵抗変化層13の主面13aの面積よりも大きくすることができる。そして、本変形例では、図5に示すメモリセル30よりも金属部21と絶縁層23との間の接触面積を広くすることができる。したがって、抵抗変化部5における書き込み電流IWおよび消去電流IEと、電流制御部の電流IHと、の差が大きい場合に有利である。次に、図11~図12を参照して、本変形例に係るメモリセル40の製造過程を説明する。図11a~図12cは、その製造過程を模式的に示す斜視図である。図11aに示すように、ワード線10となる金属層10aの上に、絶縁層31を形成し、その表面から金属層10aに至るストライプ状の複数の開口51を形成する。金属層10aは、例えば、シリコン基板図示しないの上に設けられる。次に、図11bに示すように、絶縁層31の上面および開口51の内部に、金属部21となる金属層21a、絶縁層23、および、金属部25となる金属層25aを順に積層する。金属層25aは、開口51の内部を埋め込み、その表面が平坦となるように形成する。続いて、図11cに示すように、金属層25aの上に、抵抗変化層13と電極層15aとを形成する。次に、金属層21aと、絶縁層23と、金属層25aとが埋め込まれた開口51の上にハードマスク41を形成し図7b参照、電極層15aの表面から金属層10aに至る部分をエッチングする。これにより、図12aに示すように、電極層15a、抵抗変化層13、金属部21、絶縁層23および金属部25をストライプ状に形成する。さらに、金属層10aをエッチングして分断し、複数のワード線10を形成する。次に、ストライプ状の電極層15aと、抵抗変化層13と、金属部21、絶縁層23および金属部25を含むMIM構造と、の間に絶縁層図示しないを形成し、その後、ワード線10と直交する方向にエッチングマスクを形成する。そして、図12bに示すように、電極層15aと、抵抗変化層13と、MIM構造と、をメモリセル40の形状にエッチングする。続いて、メモリセル40の間の空間に絶縁層を形成した後、ワード線10に直交するビット線20を形成して、第1層目のメモリセル40を完成する。そして、同様の工程を繰り返すことにより、複数のメモリセル40が積層されたメモリアレイを形成することができる。次に、図13を参照して、本実施形態の別の変形例に係るメモリセル50を説明する。図13aは、メモリセル50におけるワード線10およびビット線20を含む断面を示す模式図である。図13bは、図13a中に示すXIIIb-XIIIb断面を示す模式図である。図13aに示すように、メモリセル50では、金属部21におけるビット線20の方向に延設された部分と、金属部25におけるワード線10の方向に延設された部分と、が対向し、その間に絶縁層23が設けられる。一方、図13bに示すように、ワード線10からビット線20に向かう方向に直交する断面では、金属部21と金属部25との間にストライプ状の絶縁層23が設けられる。本変形例に係るメモリセル50は、例えば、図11cに示す工程において、開口51の中央を境界として、その中に埋め込まれた金属層21a、絶縁層23および金属層25aをエッチングすることにより形成することができる。メモリセル50は、図10に示すメモリセル40に比べて構造が単純であり、メモリアレイ100を微細化する場合に有効である。上記の実施形態に示す例では、ワード線10からビット線20に向かう方向に直交する平面に対し、金属部21と金属部25とが対向する2つの面の一部が直交する例を用いて説明したが、これに限られる訳ではない。例えば、2つの面の一部が、ワード線10からビット線20に向かう方向に直交する平面に対し、斜めに交差しても良い。また、金属部21および金属部25は、導電体であれば良く、例えば、半導体を用いても良い。さらに、金属部25と抵抗変化層13との間に電極を設けても良い。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。