アナログ-デジタル変換器ADC100であって、入力アナログ信号を受け取る複数のチャネル102と、各チャネル内の演算増幅器104と、前記演算増幅器に接続された比較器106と、前記比較器に接続され、前記比較器から受け取った比較器信号に基づいて出力を発生するように構成された、各チャネル内の論理回路108と、前記複数のチャネルに接続され、時間的に変化する基準信号を供給するように構成されたランプ発生器116とを備えるアナログ-デジタル変換器ADC。前記演算増幅器104が、前記入力アナログ信号からのサンプルを蓄積するためのサンプルホールド回路400と、前記入力アナログ信号のサンプルから基準信号を減算するための電荷減算回路と、減算後の残留電荷を保持するための帰還コンデンサ114と、残留カウントの数を追跡するためのカウンタとをさらに備える、請求項1記載のADC。前記複数のチャネル102のそれぞれにおける一時蓄積コンデンサ110であって、前記一時蓄積コンデンサを放電するために一端が第1のスイッチ117、第2のスイッチ117、および第3のスイッチ117に接続され、他端が接地に接続された、一時蓄積コンデンサ110をさらに備え、前記第1のスイッチは、回路を完結するように閉じられたときは前記ランプ発生器116から基準電圧を受け取り、前記第2のスイッチは、回路を完結するように閉じられたときは前記一時蓄積コンデンサから前記蓄積された基準電圧を前記演算増幅器に渡す、請求項1記載のADC100。前記ランプ発生器116の出力が、前記比較器106に直接印加される、請求項1記載のADC100。前記ランプ発生器116の出力が2進重み付けされる、請求項1記載のADC100。前記ランプ発生器が、抵抗性ラダー300およびコンデンサアレイ200のうちの少なくとも1つである、請求項1記載のADC100。前記ADCが、前記複数のチャネル102のすべてに共通なデジタル-アナログ変換器DACを備える、請求項1記載のADC100。前記複数のチャネル102が、チャネルごとにコンデンサアレイ200を備えない、請求項1記載のADC100。前記複数のチャネル102が、診断医用画像システム用の放射線検出器のデータチャネルを備える、請求項1記載のADC100。アナログ-デジタル変換器を用いてアナログ信号をデジタル信号に変換する方法600であって、複数のチャネルにて入力アナログ信号を受け取るステップ602と、各チャネル内で前記入力アナログ信号から入力電圧信号をサンプルするステップ604と、各チャネル内で前記入力電圧信号を保持するステップ604と、前記複数のチャネル用にランプ発生器を用いて時間的に変化する基準信号を生じるステップ606と、前記変化する基準信号を前記入力アナログ信号と比較するステップ608と、前記入力アナログ信号が前記変化する基準信号より小さい場合は、前記入力アナログ信号から前記基準信号を減算するステップ608と、減算後の残留電荷を蓄積するステップ610とを含む方法。以下の詳細な説明は本質的に単に例示的なものであり、本明細書で開示される主題、または述べられる主題の様々な実施形態の応用および使用を限定するものではない。さらに上記の技術分野、背景技術、発明の概要、または以下の詳細な説明で示される、いかなる明示的または暗黙の理論によっても限定されるものではない。さらに当業者には、本明細書で開示される主題は、任意の数の応用例に関連して実施することができ、本明細書で述べられるアナログ-デジタル変換器ADC構成を含む量子化器は、単に本明細書で開示される主題の例示の応用例であることが理解されよう。本明細書で用いられるスイッチとは、所与の信号、論理レベル、電圧、データパターン、電流、または量がそこに存在する、任意の内部または外部基準点、接続点、接合、信号線、導通要素などを意味する。さらに1つの物理的要素により、2つ以上のスイッチを実現することができる。また以下の説明では、スイッチまたは機構が共に接続されるまたは結合されることに言及する。本明細書で用いられる場合は別に明記しない限り、スイッチが閉じるまたは閉じられるとは、スイッチが導通状態にあるスイッチの状態を指す。本明細書では導通状態とは、信号、電圧、電流、または任意の導通要素が、電気回路において、1つの点/ノードから別の点/ノードへスイッチを通じて流れることができるスイッチの状態を意味する。本明細書で用いられる場合は別に明記しない限り、スイッチが開くまたは開かれるとは、そのスイッチが非導通状態にあるスイッチの状態を指す。本明細書では非導通状態とは、信号、電圧、電流、または任意の導通要素が、電気回路において、1つの点/ノードから別の点/ノードへスイッチを通じて流れることができないスイッチの状態を意味する。たとえば1つのスイッチは、複数のノードに結合され得るが、これらのノードのすべてが常に互いに接続される必要はない。したがって、スイッチはスイッチの状態に応じて、異なるノードを互いに接続することができる。さらに本明細書で示される様々な概略図は、いくつかの、要素の例示の構成を示すが、実施形態には追加の介在要素、デバイス、機構、または構成要素が存在することができる。また、構成要素も回路と呼ばれる場合があり、構成要素は任意のタイプのデバイスとすることができる。以下の説明では全体にわたって、同様な部分または要素を参照するために、同様な番号または参照記号が用いられる。さらに、用語aまたはanは、1つまたは2つ以上を含むように用いられる。様々な実施形態ではADCが提供され、Nビット変換を処理するように構成され、ただしNは任意の数とすることができる。たとえば、ADCは8ビットとすることができる。あるいは、ADCは16ビット分解能のものとすることができる。図1は、一実施形態による、複数のチャネル102のうちの1つの構成要素を示す、多チャネルアナログ-デジタル変換器ADC100の概略図を示す。ADC100は、1群のチャネル126を定義することができる複数の別々のチャネル102を含む。たとえば、ADC100内のチャネル102の数は、1024とすることができる。1つのチャネル102のみが示されるが、チャネル102のそれぞれは同様な構成要素を有することができる。ADC100の各チャネル102は、演算増幅器オペアンプ104、比較器106、論理回路108、および一時蓄積コンデンサ110を含む。オペアンプ104は、入力アナログ信号122と比較器106の間に接続される。比較器106出力は、論理回路108によって受け取られ、論理回路108は、オペアンプ104に図示の帰還経路を通じて帰還120を供給し、この帰還120は、本明細書で述べられるように減算動作を行うかどうかを判定するのに用いられる。さらに、単一のランプ発生器116は、複数のチャネル102に接続され、時間的に変化する基準信号を供給するように構成される。ランプ発生器116からの電荷は、一時蓄積コンデンサ110に蓄積され、一時蓄積コンデンサ110は、オペアンプ104および比較器106に基準電圧Vrefを供給する。様々な実施形態においてオペアンプ104は、サンプルホールド動作、電荷減算、および増幅を行うように動作する。たとえばオペアンプ104は、入力アナログ信号をサンプルホールドするためのSHA回路以下ではSHAとも呼ぶとして動作する。オペアンプ104はまた、逐次近似レジスタSAR動作時には、サンプルされたアナログ信号から基準信号を減算する電荷減算回路として動作する。帰還コンデンサ114は、減算動作後の残留電荷を保持することに留意されたい。カウンタ図示せずは、実行される特定の減算動作の数のカウントを保持または維持する。さらにオペアンプ104は、サンプルされたアナログ信号および/または残留信号を増幅するように動作し、それによってSAR動作の一部として追加の利得をもたらす。具体的には、様々な実施形態においてSHA動作時は、オペアンプ104は、たとえばアナログ-デジタル変換を含む特定の動作時に、アナログ信号を受け取りかつ/または捕捉し、信号を保持する。SHA動作は2つの動作モードを含み、それらはサンプルモードおよびホールドモードである。SHAがサンプルすなわちトラックモードにあるときは、出力は、小さな電圧オフセットだけを有しながら入力に追従する。ホールドモードでは、入力アナログ電圧とコンデンサ112の間のスイッチ図示せずが開かれ、コンデンサ112は、コンデンサが入力バッファから切断される前に存在した電圧を持ち続ける。SHAがホールドモードに置かれるときは、1にセットされる最上位ビットMSBを除くSARのすべてのビットは0にリセットされる。SHAは、SAR動作が完了するまでサンプルされたアナログ電圧を保持する。たとえば各チャネル102内で、比較器106に接続された論理回路108は、比較器106から受け取った比較器信号に基づいて出力を発生するように構成される。比較器信号VsigがVrefより大きい場合は、論理回路108はデジタルビットを1にセットする。あるいは、比較器信号VsigがVrefより小さい場合は、論理回路108はデジタルビットを0にセットする。アナログのサンプルされた電圧からの基準電圧の帰還減算は、逐次近似で用いられる基本プロセスとなる。帰還減算は、オペアンプ104を用いて行われる電荷減算動作を用い、本明細書で詳細に述べられるように行われる。具体的には電荷減算回路は、SAR動作時に、サンプルされたアナログ信号から基準信号を減算する。電荷減算回路の出力信号はさらに、帰還コンデンサ114に蓄積される。カウンタ図示せずは、減算動作後の残留電荷を保持することに加えて、行われた残留動作のカウントを保持する。さらにオペアンプ104は、SAR動作の一部として、サンプルされたアナログ信号および/または残留信号に追加の利得をもたらす。利得は、コンデンサ112に蓄積された電荷を帰還コンデンサ114に蓄積された電荷で割った比として計算される。したがって動作時には、サンプルされた入力信号Vsigは、比較器106で基準電圧Vrefと比較される。本明細書でより詳しく述べるように、信号経路およびVrefの伝送を制御するために、1つまたは複数のスイッチ116を設けることができる。比較器オフセットは、このオフセットが全体的な伝達特性におけるオフセットとして現れるので、全体的な直線性には影響を及ぼさないことに留意されたい。さらに、比較器オフセットを低減するために、任意の適当なオフセットキャンセル技術を適用することができる。一部の比較器106の実施形態では、入力換算ノイズは1LSB未満である。さらに、様々な実施形態では、比較器106は、全体的なシステムの精度内で電圧を分解し、言い換えれば比較器106は、全体的なシステムと同じ精度となるように構成される。本明細書で述べられるように、またランプ発生器116が設けられ、すべてのチャネル102に対する単一の基準電圧源となる。ランプ発生器116は、時間的に変化する基準電圧を生じる。時間的に変化する基準電圧はたとえば、前回の基準電圧から、1/2だけ、または他の係数値だけ変化する電圧とすることができる。基準電圧は、主バイアスチャネル118を通じてすべてのチャネル102に供給される。SAR動作時は任意の所与の時点で、すべてのチャネル102内の一時蓄積コンデンサ110は、同じVref電圧を蓄積する。一時蓄積コンデンサ110は、オペアンプ104、および比較器106内の比較コンデンサ422にVref電圧を供給する。各ビット比較サイクルの終わりに、一時蓄積コンデンサ110および比較コンデンサ422は放電される。次いで次の基準電圧が一時蓄積コンデンサ110に蓄積される。MSBの決定が完了した後に、サイクルは2番目のビットに対して、新しい、より低い基準電圧を用いて続行される。新しい電圧はたとえば、前回のVrefの半分Vref/2に等しくすることができる。前回のステップの量子化決定ロジックが繰り返され、Nビット比較器に対するLSBまで続けられる。逐次近似レジスタはたとえば、MSBがデジタル1に等しくなるように初期化される。サンプルされた入力信号が基準電圧より大きい場合は、ロジックは先へ進み、デジタルビットは1のままにする。電荷減算回路は、オペアンプ104内のVsgnからVrefを減算する。しかしVsgnがVrefより小さい場合は、デジタルビット0が記録され、電荷減算回路は何もしない。この動作の終わりでのオペアンプ104内の残留信号が、新しいVsgn信号となる。次いでこの新しいVsgnは、次の変化するVrefと比較され、以下同様である。一実施形態では、ランプ発生器116は、コンデンサアレイ200とすることができる。そこで図2は、コンデンサアレイ200をベースとするランプ発生器116を示す。説明を簡単にするために、コンデンサアレイの出力をすべてのチャネルに駆動するためのバッファオペアンプ、およびコンデンサアレイの諸部分を接地に接続することによって時間的に変化する基準を発生するスイッチは示していないことに留意されたい。この実施形態ではランプ発生器116は、DACとすることができ、信号と基準の間の差は判定しない。ランプ発生器116は、基準電圧全体を分割するためにコンデンサアレイ200を用いる。動作時はコンデンサアレイ200は、最大基準電圧を、最大から最小基準電圧まで順次分割する。たとえば、次の基準電圧ごとに、前回の基準電圧の1/2とすることができる。このステッピングは、アレイ内の各コンデンサグループ202、204、および206を接地または基準に接続することによって得られる。したがって電圧基準を供給するために、すべてのチャネル102に対して1つだけのコンデンサアレイ200が用いられる。たとえば、1024チャネルすべてに対して1つのコンデンサアレイ200が用いられる。したがってこの実施形態では、外部DACは設けられない。単一のコンデンサアレイ200により、ADC100の電力消費は低減され、設計は簡単になり、ADC100のサイズは縮小される。さらにADC100内のクロストークは低減することができ、較正は容易になる。別法としてランプ発生器116は、抵抗性ラダー300とすることができる。そこで図3は、抵抗性ラダー300をベースとするランプ発生器116を示す。説明を簡単にするために、抵抗性ラダーの出力をすべてのチャネルに駆動するためのバッファオペアンプ、および抵抗性ラダーの諸部分を接地に接続することによって時間的に変化する基準を発生するスイッチは、示していないことに留意されたい。抵抗性ラダー300は、抵抗器302の繰り返し単位から形成される電気回路である。たとえば抵抗性ラダー300は、共に直列に接続された複数の抵抗素子302を含むことができる。さらに、抵抗性ラダー302内に複数のスイッチ図示せずを設けることができる。一時に1つのスイッチだけが閉じられるようにして、これらのスイッチを順次的に動作させることにより、出力端にてステップ型のランプ電圧を得ることができる。抵抗器302は、基準用電圧の間の分圧器として働き、それによって2進重み付けされたランプを発生する。適宜、ランプ発生器は、コンデンサアレイ200と抵抗性ラダー300の複合体とすることができる。たとえばランプ発生器は、MSB用の抵抗性ラダー300と、LSB用の2進重み付けの原理とを組み合わせることができる。この選択は、たとえば、精度抵抗性ラダーを用いることによる、およびサイズ、すなわち抵抗性または電流源2進重み付けの原理を用いることによるの数などの設計仕様に基づくものとすることができる。たとえば抵抗性ラダー300は大きなMSB用に用いることができ、コンデンサアレイ200はより小さなステップサイズのLSB用に用いることができる。したがってすべてのMSBをもたらすためにSAR手法を用い、すべてのLSBをもたらすためにランプをベースとする手法を用いることによって、SAR手法とランプをベースとする手法とを組み合わせることができる。一実施形態では、ADC100は、SAR動作を行うために、以下に従って動作することができる。Vresidue=GVsigただし、GはS/H回路の利得ForI=Nから1までただし、Nはビットすなわちランプステップの数IfVresiduei-1≧VrampiVresiduei=Vresiduei-1-Vrampi;残留値からランプが減算されるDi=1;デジタルビットは1にセットされるElseifVresiduei=Vresiduei-1;Di=0;デジタルビットは0にセットされるENDENDしたがって動作時は、時間的に変化する基準電圧が主バイアスチャネル118に発生される。この基準電圧は、すべてのチャネル102に供給される。サンプルされた入力アナログ信号が基準電圧より大きい場合は、SAR制御ロジック108は先へ進み、デジタルビットを1にセットする。オペアンプ104内の電荷減算回路は、アナログサンプル信号から基準を減算する。入力アナログサンプル信号が基準より小さい場合は、デジタルビット0が記録される。そのときは電荷減算回路は、何もしない。この動作の終わりでのオペアンプ104内の残留信号が、新しいアナログサンプル信号となる。主バイアスチャネルにおいて基準電圧は1/2だけ変化され、量子化が完了するまで、前回のステップがNビット比較器のLSBまで続けて繰り返される。図4から12は、量子化、特にSAR動作を行うときのADC100の様々な状態を示す。具体的には図4は、一実施形態によるチャネル102のうちの1つのための構成を示す。図4は、すべてのスイッチが開いた位置にある状態でのSAR構成400を示す。この状態ではすべてのクロック信号はゼロ電位にあり、それによってスイッチをデフォルトの開いた位置のままにする。ADC100の入力段の動作は、任意の適当な入力技術を用いて行い得ることに留意されたい。図1に示されるSARロジックの他の実装形態では、図4において、コンデンサが比較器106に先行する。この実施形態では、クロックサイクルごとにコンデンサCs424は、SHAからの前回のクロックサイクルの残留部分をサンプルする。コンデンサCdac422およびCos110は同時にまたは平行して、新しい時間的に変化する基準電圧Vrefをサンプルする。比較器は、Cdac422およびCs424に蓄積された電荷を比較する。動作時は、時間的に変化する基準電圧Vrefは最初はMSBで開始し、Vrefは各サイクルごとに次第に小さくなる。非常に小さな時間的に変化する基準電圧を避けるために、残留部分には利得が加えられる。利得は、Cs424とCdac422の比として計算することができる。あるいは残留電圧は、帰還コンデンサCfb114内の電荷を再分配することにより、またはCs424とCdac422の比を変化させることにより、利得を変化させることによって増幅することができる。ADC100の入力段内のスイッチは、図5に示されるクロック信号によって制御することができ、クロック信号発生器はADC100のための適切な同期信号を供給する。たとえば図5に示されるように、クロック信号の相対タイミングによってADC100の動作が制御される。図5は、左から右への時間軸に沿って、チャネル102上のクロック信号の異なる状態を示す。ADC100内のスイッチは、クロック信号により、および論理回路108によって発生されるスイッチ制御信号によって制御される。クロック信号500がハイのときは関連するスイッチは閉じられ、クロック信号500がローのときは関連するスイッチは開かれる。たとえば、クランプクロック信号552がハイで、トラッククロック信号554がローの場合は、クランプスイッチ402は開かれ、トラックスイッチ404は閉じられる。この動作状態では、ホールドクロック信号がハイのときに、VrefはCdac422上に蓄積される。あるいは、サンプルクロック信号558がハイのときは、Cdac422は放電される。別の実装形態では、サンプルクロック信号558がハイのときにVrefはCdac422に印加され、ホールドクロック信号560がハイのときにCdac422は接地へ放電される。図6は、一実施形態により、クランプスイッチ402が閉じられ、トラックスイッチ404が開かれた状態でのSHA動作を示す。図6に対するクロックサイクルの動作状態は、602に示される。602では、クランプクロック信号552、S2クロック信号556、およびSubOSNクロック信号564はハイである。さらにトラッククロック信号554、およびSubOSクロック信号566はローである。このクロッキングにより、クランプスイッチ402、S2スイッチ406、およびSubOSNスイッチ412は閉じられ、トラックスイッチ404、およびSubOS414スイッチは開かれる。この状態ではオペアンプ104は、バッファとしておよび電圧フォロワとして動作する。さらに602では、入力VsigおよびVref電圧はゼロである。図7は、一実施形態により、クランプスイッチ402が開かれ、トラックスイッチ404が閉じられた状態でのSHA動作を示す。図7の場合のクロックサイクルの動作状態は、702となる。702では、トラッククロック信号554、S2クロック信号556、およびSubOSNクロック信号564はハイである。さらにクランプクロック信号552、およびSubOSクロック信号566はローである。このクロッキングにより、クランプスイッチ402は開かれ、トラックスイッチ404は閉じられる。さらに、入力アナログ信号Vsigが印加される。この状態では入力アナログ信号Vsigは増幅され、たとえばコンデンサCdsa112とCfb114の比がオペアンプ104の利得を表す。増幅された出力電圧Voは、以下のようにVsigの反転と利得の積に等しい。Vo=-VsigCdsa/Cfb図8は、一実施形態により、S2スイッチ406が開いた状態でのSHA動作を示す。クランプクロック信号552、S2Nクロック信号図示せず、およびSubOSNクロック信号564はハイである。さらにトラッククロック信号554、S2クロック信号556、およびSubOSクロック信号566はローである。このクロッキングによりスイッチS2406は開かれ、Vsig408信号がCfb114に蓄積されるのを可能にする。それにより基準信号が蓄積される。さらに基準電圧Vref410がオペアンプ104に印加される。図9は、一実施形態により、サンプルスイッチ416が開かれ、比較器106が自動ゼロ化される状態でのSHA動作を示す。902では、トラック信号554、クランプ信号552、およびS2信号556クロックはゼロにあり、したがってそれぞれのスイッチはデフォルトの開いた位置にある。さらにサンプルクロック信号558はハイで、ホールドクロック信号560はローであり、それによりサンプルスイッチ416は閉じられ、ホールドスイッチ418は開かれる。これによりコンデンサCdac422がVref410レベルまで充電することが可能になる。さらにオペアンプ104の出力はCs424に蓄積され、比較器106は自動ゼロ化接地される。図10は、一実施形態により、ADC100が基準電圧Vref410と入力信号サンプルVsig408を比較するのを示す。すなわち図10は、SAR動作のための比較を示す。この状態では、サンプルクロック信号558はローになり、ホールドクロック信号560はハイになる。そのときはコンデンサCdac422は、電荷Vref410を保持する。さらにサンプルされた入力信号は、Cs424に保持される。比較器106は、入力としてCdac422に蓄積されたVref410と、Cs424に蓄積されたVsig408とを取り込み、比較を行う。次いで比較器106は、論理制御108に信号を送り、本明細書でより詳細に述べられるように、Vsig408がVref410より大きいか小さいかを論理回路108に通信する。図11は、一実施形態により、入力信号408サンプルが基準電圧Vref410より大きいときの動作を示す。入力信号Vsig408が基準信号Vref410より大きいときは、論理回路108はビットを1にセットする。このハイビットはクロック信号発生器図示せずに通信され、クロック信号発生器はSubOSNクロック信号564をローにし、SubOSクロック信号566をハイにする。これにより、利得フェーズの間は、SubOSスイッチ414は閉じられる。次いでVsig408からVref410が減算される。コンデンサCsub図示せずは、結果としての残留信号を蓄積する。SubOSスイッチ414は閉じられ、帰還コンデンサCfb114は放電接地される。このプロセスは、次のクロックサイクルに対して続けられる。Csub図示せずに蓄積された電圧が、新しい信号電圧Vshとなる。次のサイクルに対する減算プロセスを表す式は、次の通りである。図12は、一実施形態により、入力信号408サンプルが基準電圧より小さいときの動作を示す。入力信号Vsigが基準信号Vrefより小さいときは、論理回路108はビットを0にセットする。このロービットはクロック信号発生器に通信され、クロック信号発生器はSubOSNクロック信号504をハイに、SubOSクロック信号566をローに変化する。これによりSubOSスイッチ412は開かれ、スイッチSubOSN412は閉じられる。古いVref410信号はコンデンサCos110から接地へ放電され、次の時間的に変化する基準信号がコンデンサを充電することを可能にする。ADC100は、減算は行わない。Vsig408がVref140より小さい時のプロセスを表す式は、次の通りである。次のクロックサイクルが発生され、図10、11、および12に示されるプロセスが反復プロセスにて繰り返される。SAR動作は、量子化動作における必要なビット数に対して続行される。様々な実施形態はまた、図13のフローチャートに示されるSARを行う方法600を提供する。具体的には602でADCは、入力端Vsigにてアナログ信号を受け取る。たとえば信号は、1つまたは複数のCT検出器または任意の他の形の放射線検出器からのものとすることができる。しかし信号は、他の医用または非医用システムからのものでもよい。あるいはアナログ信号は、任意の形の連続信号とすることができる。604では入力信号Vsigは、サンプルされ、保持され、たとえば一時的に蓄積される。SHA動作は、各チャネル内の別個のSHA回路によるなど、データチャネルごとに行われることに留意されたい。606では、単一のランプ発生器によって時間的に変化する基準電圧Vrefが発生され、主バイアスチャネルを通じて各チャネルに供給される。たとえば、時間的に変化する基準は、前回の基準信号の1/2とすることができる。608では、入力VsigおよびVref信号が比較される。その後に610では、比較結果がたとえば論理回路に通信される。612で論理回路は、その比較を用いてVsigがVrefより大きいかどうかを判定する。入力VsigがVrefより大きい場合は、信号が供給され、614でたとえば論理回路はデジタルビットを1にセットする。この決定ビットはクロック発生器に通信され、クロック発生器はたとえば本明細書で述べられるように、減算を行うための適切なクロック信号を生じる。それにより616では、たとえば、本明細書で述べられるようなオペアンプの一部を形成することができる電荷減算回路により、減算が行われる。618では減算後の残留電荷が、たとえばコンデンサに蓄積され、これはまた行われた減算動作の回数のカウントを維持する。618の終わりでの残留信号は、新しいVsigとして用いられる。Vrefは、約1/2だけ変化され、それにより新しいVrefは前回のVrefの半分となる。しかし他の係数値も用い得ることに留意されたい。方法は624へ続き、これは以下でより詳細に述べる。612に戻り、入力VsigがVrefより小さい場合は、信号が供給され、620でたとえば論理回路はデジタルビットを0にセットする。次いで論理回路は、この決定をクロック発生器に通信し、クロック発生器はVrefを保持するコンデンサの放電を行うための適切なクロック信号を生じる。622ではコンデンサはVrefを放電し、方法は624へ続く。624では、たとえばNビット量子化に対するすべてのビットが処理されたかどうかの判定がなされる。すべてのビットが処理されていない場合は、方法は606へ進む。たとえば8ビットADCでは、ステップ606~624は合計8回行われる。606~624のステップは、反復プロセスにてNビット比較器のLSBまで繰り返され、続けられる。その後に、方法は626で終了する。様々な実施形態によるSAR動作は、受けるノイズを低くすることができることに留意されたい。概して、Vref410を減算するためにスイッチCos110が閉じられるたびに、ノイズを受ける。ADC100は、kTCos/Cfbの平方根に等しいノイズを受ける。しかし一部の実施形態では量子化は、SAR動作を用いてMSBに対してのみ行われ、最も小さい信号はこのようなノイズの影響を受けない。最も小さい信号は、連続する線形ランプを印加し、比較器がNビットすべてを比較するのにかかるクロックサイクルの数をカウントすることによって量子化される。ランプ発生器で発生されるランプは、すべてのチャネルに共通である。SARおよびランプをベースとする基準電圧発生の複合により、ADCの速度を損なうことなく較正の要件が軽減される。たとえばCT/X線用途では、CT/X線の場合はより高い信号ではより大きなノイズが許容されるが、放射線検出器の場合は許容されない。放射線検出器の場合は、Cos110は、NkTCos/Cfbの平方根≦1LSBとなるように寸法設定することができ、ただしNは逐次近似を用いて実現されるMSBの数である。画像システムでは、たとえば高速ADC動作をもたらすために様々な実施形態を実装することができる。少なくとも1つの実施形態の技術的効果は、より低い電力で動作し、物理的構成要素のために用いられる面積およびクロストークを低減することができるADCを提供することである。様々な実施形態は医療分野に限定されず、たとえばオフセット補正設計および自動較正をもたらすために多くの電子回路にわたって用いることができる。上記の説明は例示的なものであり、限定するものではないことが理解されるべきである。たとえば上述の実施形態および/またはその態様は互いに組み合わせて用いることができる。さらに特定の状況または材料に適合するように、本明細書で開示される主題の様々な実施形態の教示に対してそれらの範囲を逸脱することなく多くの変更を行うことができる。本明細書で述べられる材料の寸法およびタイプは、本明細書で開示される主題の様々な実施形態のパラメータを明瞭に示すものであり、実施形態は、全く限定するものでなく、例示的実施形態である。当業者には、上記の説明を読むことにより多くの他の実施形態が明らかとなるであろう。したがって本明細書で開示される主題の様々な実施形態の範囲は、添付の特許請求の範囲、ならびにそのような特許請求の範囲が権利を有する全ての範囲の等価物を参照して決定されるべきである。添付の特許請求の範囲では、用語includingおよびinwhichは、それぞれ用語comprisingおよびwhereinの平易な英語での等価なものとして用いられる。さらに添付の特許請求の範囲では、用語第1の、第2の、および第3のなどは単にラベルとして用いられ、それらの物に対して数に関する要件を課すものではない。さらに、添付の特許請求の範囲の限定事項は、means-plus-function形式では書かれておらず、そのような特許請求の限定事項が明示的に語句meansforを用いてさらなる構造なしに機能の記述が続かない限り、またはそのように記述されるまで、米国特許法第112条第6パラグラフに基づいて解釈されることを意図するものではない。本文書による説明は、最良の形態を含む、本明細書で開示される主題の様々な実施形態を開示するため、およびまた任意の装置またはシステムを製造することおよび使用すること、ならびに任意の組み込まれた方法を実行することを含めて、当業者が本明細書で開示される主題の様々な実施形態を実施することを可能にするために、実施例を用いている。本明細書で開示される主題の様々な実施形態の特許性のある範囲は、特許請求の範囲によって定義され、当業者が思い付く他の実施例を含み得る。このような他の実施例は、実施例が特許請求の範囲の文言と異ならない構造要素を有する場合、または実施例が特許請求の範囲の文言から大幅に異ならない等価な構造要素を含む場合は、特許請求の範囲に包含されるものとする。