"前記映像信号に基づく各画素毎の1水平走査分の画素データ片の各々を夫々互いに異なるタイミングで取り込み、夫々を取込画素データ片として出力するラッチ部と、前記取込画素データ片各々によって示される輝度レベルに対応した駆動パルスを表示パネルのデータラインに夫々印加する出力アンプと、を有する表示パネルの駆動装置であって、前記ラッチ部は、ロードクロック信号が第1レベルの状態にある間は前記画素データ片の取り込みを行う一方、前記ロードクロック信号が第2レベルの状態にある間は前記第1レベルの状態にある間に取り込んだ前記画素データ片を保持する第1ラッチと、前記ロードクロック信号を遅延させた遅延ロードクロック信号を生成する遅延回路と、前記遅延ロードクロック信号が前記第1レベルの状態にある間は前記画素データ片の取り込みを行う一方、前記遅延ロードクロック信号が前記第2レベルの状態にある間は前記第1レベルの状態にある間に取り込んだ前記画素データ片を保持する第2ラッチと、を含み、前記ロードクロック信号が前記第2レベルから前記第1レベルの状態に遷移してから、前記遅延ロードクロック信号が前記第1レベルの状態に遷移するまでの遅延時間よりも、前記ロードクロック信号が前記第1レベルから前記第2レベルの状態に遷移してから、前記遅延ロードクロック信号が前記第2レベルの状態に遷移するまでの遅延時間が短いことを特徴とする表示パネルの駆動装置。前記ロードクロック信号が前記第1レベルから前記第2レベルの状態に遷移する時点と、前記遅延ロードクロック信号が前記第1レベルから前記第2レベルの状態に遷移するまでの時点と、が同一であることを特徴とする請求項1記載の表示パネルの駆動装置。前記遅延回路は、外部入力された遅延量に応じた遅延時間にて前記ロードクロック信号の遅延を行うことを特徴とする請求項1又は2に記載の表示パネルの駆動装置。前記遅延回路は、前記ロードクロック信号を遅延して遅延クロック信号を得る遅延素子と、前記遅延クロック信号と前記ロードクロック信号との論理積結果を前記遅延ロードクロック信号として生成するアンドゲートと、を含むことを特徴とする請求項1~3のいずれか1に記載の表示パネルの駆動装置。前記遅延素子は、外部入力された遅延量に応じた遅延時間にて前記ロードクロック信号の遅延を行うことを特徴とする請求項4に記載の表示パネルの駆動装置。前記映像信号に基づく各画素毎の1水平走査分の画素データ片の各々を夫々互いに異なるタイミングで取り込み、夫々を取込画素データ片として出力するラッチ部と、前記取込画素データ片各々によって示される輝度レベルに対応した駆動パルスを表示パネルのデータラインに夫々印加する出力アンプと、を有する半導体集積装置であって、前記ラッチ部は、ロードクロック信号が第1レベルの状態にある間は前記画素データ片の取り込みを行う一方、前記ロードクロック信号が第2レベルの状態にある間は前記第1レベルの状態にある間に取り込んだ前記画素データ片を保持する第1ラッチと、前記ロードクロック信号を遅延させた遅延ロードクロック信号を生成する遅延回路と、前記遅延ロードクロック信号が前記第1レベルの状態にある間は前記画素データ片の取り込みを行う一方、前記遅延ロードクロック信号が前記第2レベルの状態にある間は前記第1レベルの状態にある間に取り込んだ前記画素データ片を保持する第2ラッチと、を含み、前記ロードクロック信号が前記第2レベルから前記第1レベルの状態に遷移してから、前記遅延ロードクロック信号が前記第1レベルの状態に遷移するまでの遅延時間よりも、前記ロードクロック信号が前記第1レベルから前記第2レベルの状態に遷移してから、前記遅延ロードクロック信号が前記第2レベルの状態に遷移するまでの遅延時間が短いことを特徴とする半導体集積装置。前記ロードクロック信号が前記第1レベルから前記第2レベルの状態に遷移する時点と、前記遅延ロードクロック信号が前記第1レベルから前記第2レベルの状態に遷移するまでの時点と、が同一であることを特徴とする請求項6記載の半導体集積装置。前記遅延回路は、外部入力された遅延量に応じた遅延時間にて前記ロードクロック信号の遅延を行うことを特徴とする請求項6又は7に記載の半導体集積装置。前記遅延回路は、前記ロードクロック信号を遅延して遅延クロック信号を得る遅延素子と、前記遅延クロック信号と前記ロードクロック信号との論理積結果を前記遅延ロードクロック信号として生成するアンドゲートと、を含むことを特徴とする請求項6~8のいずれか1に記載の半導体集積装置。前記遅延素子は、外部入力された遅延量に応じた遅延時間にて前記ロードクロック信号の遅延を行うことを特徴とする請求項9に記載の半導体集積装置。映像信号に基づく各画素毎の1水平走査分の画素データ片各々を夫々異なるタイミングで取り込み、取り込んだ画素データ片に基づく駆動パルスを表示パネルのデータライン各々に印加する表示パネル駆動装置における画素データの取り込み方法であって、前記画素データ片各々に対するデータ取り込み開始タイミングを互いに異ならせるための遅延時間よりも、前記画素データ片各々に対するデータ取り込み終了タイミングを互いに異ならせるための遅延時間を短くしたことを特徴とする表示パネル駆動装置における画素データの取り込み方法。前記画素データ片各々に対するデータ取り込み終了タイミングを互いに一致させたことを特徴とする請求項11記載の表示パネル駆動装置における画素データの取り込み方法。本発明は、誤動作させることなく、瞬間的な大電流の流れ込みに伴うノイズを大幅に低減することが可能な表示パネルの駆動装置、半導体集積装置及び表示パネル駆動装置における画素データ取り込み方法を提供することを目的とするものである。本発明に係る表示パネルの駆動装置は、映像信号に応じた駆動パルスを表示パネルに形成されている複数のデータラインに夫々印加する表示パネルの駆動装置であって、前記映像信号に基づく各画素毎の1水平走査分の画素データ片の各々を夫々互いに異なるタイミングで取り込み夫々を取込画素データ片として出力するラッチ部と、前記取込画素データ片各々によって示される輝度レベルに対応した駆動パルスを前記表示パネルの前記データラインに夫々印加する出力アンプと、を有し、前記ラッチ部は、ロードクロック信号が第1レベルの状態にある間は前記画素データ片の取り込みを行う一方、前記ロードクロック信号が第2レベルの状態にある間は前記第1レベルの状態にある間に取り込んだ前記画素データ片を保持する第1ラッチと、前記ロードクロック信号を遅延させた遅延ロードクロック信号を生成する遅延回路と、前記遅延ロードクロック信号が前記第1レベルの状態にある間は前記画素データ片の取り込みを行う一方、前記遅延ロードクロック信号が前記第2レベルの状態にある間は前記第1レベルの状態にある間に取り込んだ前記画素データ片を保持する第2ラッチと、を含み、前記ロードクロック信号が前記第2レベルから前記第1レベルの状態に遷移してから、前記遅延ロードクロック信号が前記第1レベルの状態に遷移するまでの遅延時間よりも、前記ロードクロック信号が前記第1レベルから前記第2レベルの状態に遷移してから、前記遅延ロードクロック信号が前記第2レベルの状態に遷移するまでの遅延時間が短い。又、本願発明に係る半導体集積装置は、映像信号に応じて、表示パネルに形成されている複数のデータラインに夫々印加すべき駆動パルスを生成する半導体集積装置であって、前記映像信号に基づく各画素毎の1水平走査分の画素データ片の各々を夫々互いに異なるタイミングで取り込み、夫々を取込画素データ片として出力するラッチ部と、前記取込画素データ片各々によって示される輝度レベルに対応した前記駆動パルスを生成する出力アンプと、を有し、前記ラッチ部は、ロードクロック信号が第1レベルの状態にある間は前記画素データ片の取り込みを行う一方、前記ロードクロック信号が第2レベルの状態にある間は前記第1レベルの状態にある間に取り込んだ前記画素データ片を保持する第1ラッチと、前記ロードクロック信号を遅延させた遅延ロードクロック信号を生成する遅延回路と、前記遅延ロードクロック信号が前記第1レベルの状態にある間は前記画素データ片の取り込みを行う一方、前記遅延ロードクロック信号が前記第2レベルの状態にある間は前記第1レベルの状態にある間に取り込んだ前記画素データ片を保持する第2ラッチと、を含み、前記ロードクロック信号が前記第2レベルから前記第1レベルの状態に遷移してから、前記遅延ロードクロック信号が前記第1レベルの状態に遷移するまでの遅延時間よりも、前記ロードクロック信号が前記第1レベルから前記第2レベルの状態に遷移してから、前記遅延ロードクロック信号が前記第2レベルの状態に遷移するまでの遅延時間が短い。本発明に係る表示パネル駆動装置における画素データ取り込み方法は、映像信号に基づく各画素毎の1水平走査分の画素データ片各々を夫々異なるタイミングで取り込み、取り込んだ画素データ片に基づく駆動パルスを表示パネルのデータライン各々に印加する表示パネル駆動装置における画素データの取り込み方法であって、前記画素データ片各々に対するデータ取り込み開始タイミングを互いに異ならせるための遅延時間よりも、前記画素データ片各々に対するデータ取り込み終了タイミングを互いに異ならせるための遅延時間を短くする。本発明においては、映像信号に基づく各画素毎の1水平走査分の画素データ片を複数のラッチにおいて夫々異なるタイミングで取り込み、その取り込んだ画素データ片に基づく駆動パルスを表示パネルのデータラインに印加するにあたり、各ラッチのデータ取込開始タイミングを夫々異ならせる為の遅延時間よりも、データ取込終了タイミングを各ラッチ毎に異ならせる為の遅延時間を短くしている。これにより、上記した如き各ラッチのデータ取込開始タイミングを夫々異ならせる為の遅延時間を長くしても、各ラッチによるデータ取り込み期間が次の1水平走査分の画素データの供給タイミングと重なるような不具合が防止される。よって、誤ったデータ取り込みを生じさせることなく、表示パネルのデータライン各々に流れ込む電流を十分な遅延時間をもって時間的に分散させることができるので、ノイズ低減効果を大幅に向上させることが可能となる。本発明は、映像信号に基づく各画素毎の1水平走査分の画素データ片を取り込み、取り込んだ画素データ片各々に基づく駆動パルスを表示パネルのデータライン各々に印加するにあたり、かかる画素データ片の取り込みを、以下の如きラッチ部によって行う。すなわち、クロック入力端に供給されたクロック信号が第1レベルの状態にある間は画素データ片の取り込みを行い、第2レベルの状態にある間は第1レベルの状態にある間に取り込んだ画素データ片を保持する複数のラッチ各々の内で、第1のラッチのクロック入力端子にはロードクロック信号を供給し、第2のラッチのクロック入力端子にはこのロードクロック信号を遅延させた遅延ロードクロック信号を供給する。この際、ロードクロック信号が第2レベルから第1レベルの状態に遷移してから、遅延ロードクロック信号が第1レベルの状態に遷移するまでの遅延時間よりも、ロードクロック信号が第1レベルから第2レベルの状態に遷移してから、遅延ロードクロック信号が第2レベルの状態に遷移するまでの遅延時間を短くする。図1は、本発明に係る表示パネルの駆動装置を搭載した液晶表示装置の概略構成を示す図である。図1において、液晶パネルとしての表示パネル20には、液晶層図示せぬを駆動すべく、夫々が2次元画面の水平方向に伸張するn個の走査ラインS1~Snと、夫々が2次元画面の垂直方向に伸張するm個のデータラインD1~Dmとが設けられている。更に、走査ライン及びデータラインの各交叉部の領域には、画素を担う表示セルが形成されている。駆動制御部10は、入力映像信号に応じて、走査パルスを走査ラインS1~Sn各々に順次印加させるべき走査制御信号を生成しこれ走査ドライバ11に供給する。また、駆動制御部10は、図2に示す如く、入力映像信号における水平同期信号に同期させて取込開始パルス信号ST及びロードクロック信号LCを生成し、これらを基準クロック信号CLKと共にデータドライバ12に供給する。尚、駆動制御部10は、1水平走査期間毎にその先頭部において1度だけ、図2に示す如き1パルス分の取込開始パルス信号STをデータドライバ12に供給する。更に、駆動制御部10は、入力映像信号に基づき各画素毎の輝度レベルを表す画素データPDを生成し、これを1水平走査ライン分毎に2分割し、夫々をシリアル形態にて基準クロック信号CLKに同期させたタイミングで順次、データドライバ12に供給する。すなわち、駆動制御部10は、1水平走査ライン分の画素データPD1~PDmを、PD1~PDm/2なる第1画素データ系列Q1と、PD1m/2~PDmなる第2画素データ系列Q2とに分割し、各系列中の画素データPDの各々を図2に示す如く基準クロック信号CLKに同期させて順次、データドライバ12に供給する。尚、駆動制御部10は、1水平走査期間内の前半部において第1画素データ系列Q1及び第2画素データ系列Q2を全て送出した後、この1水平走査期間内の後半部において、図2に示す如く論理レベル0から1そして再び0に推移するパルス波形を有するロードクロック信号LCをデータドライバ12に供給する。走査ドライバ11は、駆動制御部10から供給された走査制御信号に応じて走査パルスを生成し、これを表示パネル20の走査ラインS1~Sn各々に順次択一的に印加する。データドライバ12は、駆動制御部10から供給された各種制御信号ST、LD、CLKに応じて、第1画素データ系列Q1及び第2画素データ系列Q2中の画素データPDを順次取り込む。そして、1水平走査ライン分の画素データPD1~PDmの取り込みが終了する度に、データドライバ12は、画素データPD1~PDm各々にて示される各輝度レベルに対応した駆動パルスを生成し、表示パネル20のデータラインD1~Dmに印加する。尚、これら走査ドライバ11及びデータドライバ12は、夫々単一又は複数の半導体チップに構築されている。図3は、データドライバ12の内部構成を示す図である。図3において、シフトレジスタ121は、駆動制御部10から供給された図2に示す如き取込開始パルス信号STに応じて、1水平走査期間毎に、図2に示す如きクロック信号CK1~CKm/2を順次生成して第1ラッチ部122に供給する。図4は、かかるシフトレジスタ121の内部構成を示す回路図である。図4に示すように、DラッチFA1~FAm/2が直列に接続されてなるシフトレジスタ121は、図2に示す如き取込開始パルス信号STを、基準クロック信号CLKに応じて次段のDラッチFAに順次シフトする。この際、DラッチFA1~FAm/2各々の出力が、図2に示す如きクロック信号CK1~CKm/2として第1ラッチ部122に供給される。図5は、かかる第1ラッチ部122の内部構成を示す回路図である。図5において、DラッチFF1~FFmの内のFF1~FFm/2各々のデータ入力端子DにはラインL1を介して図2に示す如き第1画素データ系列Q1PD1~PDm/2が共通に供給されている。DラッチFF1~FFm/2各々のクロック入力端子には、シフトレジスタ121から供給されたクロック信号CK1~CKm/2が夫々個別に供給されている。これにより、DラッチFF1~FFm/2の各々は、夫々に供給されたクロック信号CK1~CKm/2のタイミングで第1画素データ系列Q1の取り込みを行い、取り込まれた画素データの値を画素データA1~Am/2として夫々第2ラッチ部123に供給する。例えば、DラッチFF1は、図2に示す如きクロック信号CK1のタイミングによって、第1画素データ系列Q1中における画素データPD1を取り込み、これを画素データA1として第2ラッチ部123に供給する。また、DラッチFF2は、図2に示す如きクロック信号CK2のタイミングによって、第1画素データ系列Q1中における画素データPD2を取り込み、これを画素データA2として第2ラッチ部123に供給する。また、DラッチFFm/2は、図2に示す如きクロック信号CKm/2のタイミングによって、第1画素データ系列Q1中における画素データPDm/2を取り込み、これを画素データAm/2として第2ラッチ部123に供給する。DラッチFF1~FFmの内のFF1~FFm各々のデータ入力端子Dには、ラインL2を介して図2に示す如き第2画素データ系列Q2PD1~PDmが共通に供給されている。DラッチFF1~FFm各々のクロック入力端子には、シフトレジスタ121から供給されたクロック信号CK1~CKm/2が夫々個別に供給されている。これにより、DラッチFF1~FFmの各々は、夫々に供給されたクロック信号CK1~CKm/2のタイミングで第2画素データ系列Q2の取り込みを行い、取り込まれた画素データの値を画素データA1~Amとして夫々第2ラッチ部123に供給する。例えば、DラッチFF1は、図2に示す如きクロック信号CK1のタイミングによって、第2画素データ系列Q2中における画素データPD1を取り込み、これを画素データA1として第2ラッチ部123に供給する。また、DラッチFF2は、図2に示す如きクロック信号CK2のタイミングによって、第2画素データ系列Q2中における画素データPD2を取り込み、これを画素データA2として第2ラッチ部123に供給する。また、DラッチFFmは、図2に示す如きクロック信号CKm/2のタイミングによって、第2画素データ系列Q2中における画素データPDmを取り込み、これを画素データAmとして第2ラッチ部123に供給する。かかる構成により、第1ラッチ部122は、駆動制御部10からシリアル形態にて供給される1水平走査ライン分の画素データPD1~PDmの各々を、m個のDラッチFF1~FFmに順次取り込み、これらを画素データA1~Amとして次段の第2ラッチ部123に供給するのである。第2ラッチ部123は、これら画素データA1~Amの各々を図2に示す如きロードクロック信号LCに応じて取り込み、夫々を画素データB1~Bmとして出力アンプ124に供給する。出力アンプ124は、画素データB1~Bm各々によって示される輝度レベルに対応した電圧を有する駆動パルスを夫々生成し、表示パネル20のデータラインD1~Dmに印加する。尚、第2ラッチ部123では、表示パネル20のデータラインD1~Dmに流れ込むピーク電流を時間的に分散させるべく、各Dラッチの取り込みタイミングを異ならせるようにしている。図6は、第2ラッチ部123の内部構成を示す回路図である。図6において、レベルセンシティブタイプのDラッチFL1~FLnは、夫々のクロック入力端子に供給されたクロック信号が論理レベル1の状態にある間だけ、第1ラッチ部122から供給された画素データA1~Amを取り込み、夫々画素データB1~Bmとして出力アンプ124に供給する。一方、そのクロック入力端子に供給されたクロック信号が論理レベル0の状態にある間は、DラッチFL1~FLnは、クロック信号が論理レベル1の状態にある間に取り込んだ画素データA1~Amを保持し、夫々を画素データB1~Bmとして出力アンプ124に供給する。この際、DラッチFL1~FLn各々の内の第1番目のFL1及び第1番目のFL1各々のクロック入力端子には、クロック信号として図2に示す如きロードクロック信号LCが供給される。また、第2~第m/2番目のDラッチFL2~FLm/2、及び第m-1~第2番目のDラッチFLm-1~FL2各々のクロック入力端子には、以下の如き遅延ロードクロック信号LD2~LDm/2が夫々供給される。遅延回路DL1は、上記したロードクロック信号LCを所定時間だけ遅延させた遅延クロック信号を遅延ロードクロック信号LD2として、DラッチFL2及びFLm-1各々のクロック入力端子に供給する。遅延回路DL2は、上記遅延ロードクロック信号LD2を所定時間だけ遅延させた遅延クロック信号を遅延ロードクロック信号LD3として、DラッチFL3及びFLm-2各々のクロック入力端子に供給する。遅延回路DL3は、上記遅延ロードクロック信号LD3を所定時間だけ遅延させた遅延クロック信号を遅延ロードクロック信号LD4として、DラッチFL4及びFLm-3各々のクロック入力端子に供給する。また、遅延回路DL1は、遅延ロードクロック信号LD1を所定時間だけ遅延させた遅延クロック信号を遅延ロードクロック信号LDm/2として、DラッチFLm/2及びFL1各々のクロック入力端子に供給する。すなわち、遅延回路DLkkは、1~1は、第k番目のDラッチFLkのクロック入力端子に供給された遅延ロードクロック信号LDkを所定時間だけ遅延させた遅延クロック信号を遅延ロードクロック信号LDk1として、DラッチFLk1及びFLm各々のクロック入力端子に供給する。尚、遅延回路DL1~DL1の各々は、互いに直列に接続されたインバータIV1及びIV2と、アンドゲートANとからなる。遅延回路DL1のインバータIV1は、ロードクロック信号LCの論理レベルを反転させた反転クロック信号をインバータIV2に供給する。遅延回路DL1のインバータIV2は、かかる反転クロック信号の論理レベルを反転させた信号をアンドゲートANに供給する。つまり、ロードクロック信号LCがインバータIV1及びIV2によって遅延された遅延クロック信号がアンドゲートANに供給されるのである。遅延回路DL1のアンドゲートANは、インバータIV1及びIV2によってロードクロック信号LCを遅延した遅延クロック信号と、このロードクロック信号LC自体との論理積を求め、その論理積結果を上記遅延ロードクロック信号LD2とする。同様に、遅延回路DL2~DL1各々のインバータIV1は、遅延ロードクロック信号LDkkは、2~1の論理レベルを反転させた反転クロック信号をインバータIV2に供給する。インバータIV2は、かかる反転クロック信号の論理レベルを反転させた信号をアンドゲートANに供給する。アンドゲートANは、遅延ロードクロック信号LDkをインバータIV1及びIV2によって遅延した遅延クロック信号と、この遅延ロードクロック信号LDk自体との論理積を求め、その論理積結果を上記遅延ロードクロック信号LDk1とする。尚、遅延回路DL1~DL1の各々は、図6に示す如きインバータIV1及びIV2による遅延素子と、アンドゲートANとの処理で費やされる遅延時間を利用した遅延回路である。この際、遅延回路DL1~DL1各々の遅延素子として直列2段のインバータを用いたがその直列段数は2段に限定されるものではなく、また、インバータ以外の論理素子を用いて遅延素子を構築するようにしても良い。上記した構成により、第2ラッチ部123におけるDラッチFL2~FLm/2、及びFL1~FLm各々のクロック入力端子には、ロードクロック信号LCを夫々異なる遅延量にて遅延させた遅延ロードクロック信号LD2~LDm/2が供給されるのである。従って、ロードクロック信号LCが論理レベル0の状態から論理レベル1の状態に切り替わる、いわゆる立ち上りエッジに対して、遅延ロードクロック信号LD2~LDm/2各々の立ち上りエッジのタイミングは、図2に示す如く夫々異なることになる。例えば、図2に示すように、ロードクロック信号LCの立ち上りエッジの時点T1に対して、遅延ロードクロック信号LD2の立ち上りエッジは、遅延回路DL1による遅延時間だけ経過した時点T2で表れる。また、ロードクロック信号LCの立ち上りエッジの時点T1に対して、遅延ロードクロック信号LD2の立ち上りエッジは、遅延回路DL1及びDL2による遅延時間だけ経過した時点T3で表れる。これにより、第2ラッチ部123のDラッチFL1~FLmは、第1ラッチ部122から供給された画素データA1~Amを夫々異なるタイミングで取り込み、夫々を図2に示す如き画素データB1~Bmとして夫々異なるタイミングで出力アンプ124に供給することになる。よって、現時点で第2ラッチ部123のDラッチFL1~FLn各々に保持されている画素データの値が、新たな画素データA1~Amの取り込みによって低レベル状態から高レベル状態又はその反対に遷移しても、その取り込まれた値が画素データB1~Bmとして出力アンプ124に供給されるタイミングは、図2に示す如く夫々時間的に分散する。従って、画素データB1~Bmに応じた駆動パルスが表示パネル20のデータラインD1~Dm各々に印加されたときに、これらデータラインD1~Dm各々に同時に流れ込む電流量は小となるので、電流の同時流れ込みに伴うノイズの発生を抑制することが可能となる。ここで、図6に示す第2ラッチ部123における遅延回路DLkでは、ロードクロック信号LCと遅延ロードクロック信号LDkとの論理積結果を遅延ロードクロック信号LDk1としている。これにより、ロードクロック信号LC及び遅延ロードクロック信号LD2~LDm/2各々の立ち上がりエッジのタイミング、つまり各DラッチFLのデータ取り込み開始タイミングは夫々異なることになる。しかしながら、ロードクロック信号LC及び遅延ロードクロック信号LD2~LDm/2が論理レベル1の状態から論理レベル0の状態に遷移する、いわゆる立ち下がりエッジのタイミング、つまり各DラッチFLのデータ取り込み終了タイミングは、図2に示すように、全て同一の時点Teとなる。すなわち、遅延ロードクロック信号LD2~LDm/2は、ロードクロック信号LCに対してその立ち上がりエッジタイミングのみを遅延させたクロック信号なのである。よって、図2に示す如く、ロードクロック信号LCが論理レベル1から論理レベル0に遷移した時点Teにおいて、DラッチFL1及びFLmのみならず、その他の全てのDラッチFL各々のクロック入力端子に供給される遅延ロードクロック信号LD2~LDm/2も論理レベル1から論理レベル0に遷移する。従って、ロードクロック信号LCに対して、遅延回路DLの遅延時間及び/又は遅延段数を増やしても、第2ラッチ部123のDラッチFL1~FLmによるデータ取り込み期間が、第1ラッチ部122による次の1水平走査分の画素データの取り込みタイミングと重なるような不具合が防止される。これにより、図6に示す第2ラッチ部123によれば、誤ったデータ取り込みを生じさせることなく、表示パネルのデータライン各々に流れ込む電流を十分な遅延時間をもって時間的に分散させることができるので、ノイズ低減効果を大幅に向上させることが可能となる。図7は、図6に示す第2ラッチ部123の変形例を示す回路図である。尚、図7に示される構成では、遅延回路DL1~DL1各々のインバータIV1に代えて論理反転機能を有する可変遅延素子IVCを採用した点を除く他の構成、及びその基本となる動作は、図6に示されるものと同一である。図7に示す構成を有する第2ラッチ部123を採用した場合、駆動制御部10は、遅延回路DL1~DL1各々の遅延量を個別に指定する為の外部入力を受け付け、各遅延回路DL1~DL1各々の遅延量を示す遅延量指定データDCを、これら遅延回路DL1~DL1の各々に供給する。遅延回路DL1~DL1各々の可変遅延素子IVCは、駆動制御部10から供給された遅延量指定データDCにて指定された遅延量にて、前段から供給されたロードクロック信号LC又は遅延ロードクロック信号LDを遅延し、更に論理反転させた信号をインバータIV2に供給する。よって、図7に示す第2ラッチ部123によれば、DラッチFL2~FLm/2、FL2~FLm各々のデータ取り込み開始タイミングを任意に調整することが可能となる。尚、上記実施例においては、第2ラッチ部123のDラッチFL1~FLmとして、そのクロック入力端子に供給されているクロック信号が論理レベル1の状態にある間だけ画素データの取り込みを行って出力するタイプを用いたが、クロック信号が論理レベル0の状態にある間だけデータを取り込んで出力するタイプを使用しても良い。要するに、第2ラッチ部123のDラッチFL1~FLmの各々としては、各クロック入力端子に供給されたクロック信号が第1レベルの状態及び第2レベルの状態の内の一方の状態にある間だけデータを取り込んで出力するレベルセンシティブ型のDラッチであれば良いのである。また、図6又は図7に示す第2ラッチ部123では、各遅延回路DL内にアンドゲートANを設けることにより、図2に示す如く各DラッチFLのデータ取り込み開始タイミングT1~Tm/2を夫々異ならせる一方、各DラッチFLのデータ取り込み終了タイミングTeを一致させている。しかしながら、各DラッチFLに対するデータ取り込み終了タイミングに関しては、必ずしもロードクロック信号LCに基づくデータ取り込み終了タイミングと一致させる必要はない。要するに、各DラッチFLのデータ取り込み開始タイミングを夫々異ならせる為の遅延量よりも少ない遅延量にて、各DラッチFLのデータ取り込み終了タイミングを夫々異ならせるようにすれば良いのである。つまり、遅延回路DLとしては、ロードクロック信号LCが論理レベル0から1に遷移してから、遅延ロードクロック信号LDが論理レベル1に遷移するまでの遅延時間よりも、ロードクロック信号LCが論理レベル1から0に遷移してから、遅延ロードクロック信号LDが論理レベル0に遷移するまでの遅延時間が短くなるような遅延回路を採用するのである。また、上記実施例では、表示パネル20のデータラインD1~Dmを2つのグループに分け、各グループに属するm/2個のデータラインD各々に対して夫々異なるタイミングで駆動パルスを印加する場合に適用される構成を説明した。しかしながら、表示パネル20に形成されている全てのデータラインDに対して夫々異なるタイミングで駆動パルスを印加する場合にも同様に適用可能である。また、上記実施例では、図3に示すシフトレジスタ121、第1ラッチ部122、第2ラッチ部123、及び出力アンプ124の如き4つのモジュールを含むデータドライバ12を単一又は複数の半導体チップで構築するようにしたが、各モジュール単位で半導体チップ化しても良い。また、これら4つのモジュールの内の2つ又は3つを組み合わせたものを半導体チップ化しても良い。また、図6に示される第2ラッチ部123では、遅延回路DL1~DL1各々から出力された遅延ロードクロック信号LD2~DLm2を、DラッチFL1~FLm2からなるラッチグループと、DラッチFL1~FLmからなるラッチグループとで共有しているが、各ラッチグループ毎に、遅延回路DL1~DL12を個別に設けるようにしても良い。図8は、かかる点に鑑みて為された第2ラッチ部123の他の変形例を示す図である。図8に示す構成において、DラッチFL1~FLn各々の動作、ロードクロック信号LCを遅延する遅延回路DL1~DL1各々の動作、並びに第2ラッチ部123としての動作は、図6に示されるものと同一である。ここで、DラッチFL1及びFLn各々のクロック入力端子には上記したロードクロック信号LCが直接供給される。DラッチFL2~FLm2各々のクロック入力端子には、遅延回路DL1~及びDL1からなる第1遅延回路群DUT1から送出された遅延ロードクロック信号LD2~DLm2が夫々供給される。また、DラッチFLm1,FLm2FL1各々のクロック入力端子には、第1遅延回路群DUT1と同様に遅延回路DL1~及びDL1からなる第2遅延回路群DUT2が送出した遅延ロードクロック信号LD2~DLm2が夫々供給される。図8に示す構成によれば、遅延回路DL1~DL1が2系統DUT1、DUT2必要になるものの、DラッチFL1~FLm2からなるラッチグループと、DラッチFL1~FLmからなるラッチグループとの間を接続する配線の数は、ロードクロック信号LCを伝送する為の1本となる。よって、両ラッチグループ間において、遅延ロードクロック信号LD2~DLm2を伝送する為に[m/2-1本の配線が必要となる図6に示す如き構成を採用する場合に比して、チップ占有面積を小さくすることが可能となる。"