"第1の基板と第2の基板とが接続部を介して電気的に接続される固体撮像装置を備える補正処理装置であって、前記固体撮像装置が有する画素は、前記第1の基板に含まれる光電変換素子と、前記第1の基板から前記接続部を介して前記第2の基板に送られた信号を出力する水平読み出し回路と、を有し、当該補正処理装置は、前記第1の基板と前記接続部との接合部分を示す接合領域の前記第1の基板上における配置パターンに応じて、前記画素から出力される信号の補正を制御する補正処理部をさらに有することを特徴とする補正処理装置。前記画素は、前記第2の基板に含まれ、前記光電変換素子で発生した信号を蓄積する信号蓄積回路と、前記光電変換素子で発生した信号を増幅する増幅回路と、をさらに備え、前記信号蓄積回路は、前記増幅回路によって増幅された増幅信号を蓄積することを特徴とする請求項1に記載の補正処理装置。前記画素は、前記増幅信号中のノイズを低減するノイズ低減回路をさらに備え、前記信号蓄積回路は、前記ノイズが低減された増幅信号を蓄積することを特徴とする請求項2に記載の補正処理装置。前記第1の基板は、単位画素セルまたは複数画素をまとめた画素ブロック毎に、複数の領域に区分されており、前記補正処理部は、前記区分された領域を示す区分領域内における前記接合領域の配置パターンに応じて、前記区分領域内に属する前記画素から出力される前記信号を補正することを特徴とする請求項1に記載の補正処理装置。前記第1の基板と前記第2の基板は複数の接続部を介して接続されており、前記複数の接続部のそれぞれは、前記複数の区分領域のそれぞれに割り当てられるよう構成されることを特徴とする請求項4に記載の補正処理装置。前記区分領域に属する前記各画素は、前記区分領域に割り当てられた前記接続部を共有することを特徴とする請求項5に記載の補正処理装置。前記区分領域内に、前記第1の基板と共有対象の前記接続部との接合部分を示す前記接合領域を含むよう構成されることを特徴とする請求項6に記載の補正処理装置。前記補正処理部は、前記区分領域内における前記接合領域が配置された位置からの距離が所定の閾値よりも大きい前記画素から出力される前記信号の信号レベルを低くするように、当該信号を補正することを特徴とする請求項4に記載の補正処理装置。前記補正処理部は、前記区分領域内の各画素に、前記画素から出力される前記信号を補正するための補正係数を割り当てる補正係数割当部を備え、前記補正処理部は、前記補正係数割当部が割り当てた前記補正係数をもとに、前記画素から出力される前記信号を補正することを特徴とする請求項4に記載の補正処理装置。前記補正処理部は、前記区分領域内において、前記補正係数の算出の基準となる基準画素を設定し、前記基準画素から出力される前記信号をもとに、前記区分領域内の各画素に割り当てるべき前記補正係数を算出する補正係数算出部を備え、前記補正係数割当部は、前記区分領域内の各画素に、前記補正係数算出部が算出した前記補正係数を割り当てることを特徴とする請求項9に記載の補正処理装置。前記補正係数算出部は、前記区分領域内の前記画素のうち、前記接合領域からの距離が所定の閾値よりも大きい前記画素を前記基準画素として設定することを特徴とする請求項10に記載の補正処理装置。前記第1の基板上には遮光された遮光領域が形成されており、前記補正係数算出部は、前記遮光領域に含まれる前記画素を前記基準画素として設定することを特徴とする請求項9に記載の補正処理装置。前記補正係数算出部は、複数の前記画素ブロック内において同じ位置に配置されている前記画素毎に、当該画素から出力される前記信号の平均値を算出し、当該算出した平均値を用いて前記補正係数を算出することを特徴とする請求項9に記載の補正処理装置。前記増幅回路は、前記光電変換素子で発生した信号をゲートに受け、前記ゲートに受けた信号を増幅してソースおよびドレインの一方から増幅信号を出力する増幅トランジスタを含むことを特徴とする請求項3に記載の補正処理装置。前記ノイズ低減回路は、前記増幅トランジスタから出力された前記増幅信号をクランプするクランプ容量と、前記クランプ容量でクランプされた前記増幅信号に応じた信号をソースおよびドレインの一方に受け、当該ソースおよびドレインの一方に受けた信号をサンプルホールドして前記信号蓄積回路に蓄積するトランジスタと、をさらに有することを特徴とする請求項14に記載の補正処理装置。前記接続部は、前記光電変換素子から前記信号蓄積回路までの電気的に接続された経路において、前記光電変換素子と前記増幅トランジスタの間、前記増幅トランジスタと前記クランプ容量の間、前記クランプ容量と前記トランジスタの間、または前記トランジスタと前記信号蓄積回路の間に配置されることを特徴とする請求項15に記載の補正処理装置。前記接続部はバンプであることを特徴とする請求項1に記載の補正処理装置。前記接続部は、前記第1の基板の表面に形成された第1の電極と、前記第2の基板の表面に形成され、前記第1の電極と貼り合わされた第2の電極とを有することを特徴とする請求項1に記載の補正処理装置。前記第2の基板は、前記光電変換素子に入射する光が照射される前記第1の基板の表面とは反対側の表面と接続されることを特徴とする請求項1に記載の補正処理装置。前記光電変換素子をリセットする第1のリセット回路と、前記増幅回路の入力部をリセットする第2のリセット回路と、前記複数の光電変換素子のそれぞれで発生した信号を前記増幅回路の入力部に順次転送する転送回路と、前記信号蓄積回路に蓄積された前記増幅信号を増幅して第2の増幅信号を出力する第2の増幅回路と、前記第2の増幅回路の入力部をリセットする第3のリセット回路と、をさらに有することを特徴とする請求項2に記載の補正処理装置。第1の基板と第2の基板とが接続部を介して電気的に接続される固体撮像装置を備える撮像装置であって、前記固体撮像装置が有する画素は、前記第1の基板に含まれる光電変換素子と、前記第1の基板から前記接続部を介して前記第2の基板に送られた信号を出力する水平読み出し回路と、を有し、当該撮像装置は、前記第1の基板と前記接続部との接合部分を示す接合領域の前記第1の基板上における配置パターンに応じて、前記画素から出力される信号の補正を制御する補正処理部をさらに有することを特徴とする撮像装置。第1の基板と第2の基板とが接続部を介して電気的に接続される固体撮像装置の前記画素から読み出した信号を補正する補正処理方法であって、前記第1の基板と前記接続部との接合部分を示す接合領域の前記第1の基板上における配置パターンに応じて、前記第1の基板に含まれる光電変換素子と、前記第1の基板から前記接続部を介して前記第2の基板に送られた信号を出力する水平読み出し回路とを備える画素から出力される信号の補正を制御する補正処理ステップを有することを特徴とする補正処理方法。しかしながら、従来知られている固体撮像装置では、光電変換部が形成された第1の基板と、複数のMOSトランジスタが形成された第2の基板とを張り合わせるために、大きな加重を加える。そのため、この加重により第1の基板および第2の基板に大きな負荷がかかり、第1の基板に形成された光電変換部や第2の基板に形成されたMOSトランジスタの特性が変化する可能性が高い。特に、バンプを形成した直上と直下ではこの影響が大きいと考えられる。そして、この光電変換部やMOSトランジスタの特性変化により、例えばバンプの配置パターンに対応したノイズが撮影画像に表れる可能性がある。図11は、従来知られている、光電変換部が形成された第1の基板と、複数のMOSトランジスタが形成された第2の基板とを張り合わせた固体撮像装置が撮像した画像のノイズの例を示した概略図である。図示する例では、複数の画素からなる画素ブロック毎に1つのバンプが形成された固体撮像素子が撮像した画像1101を示しており、点線は各画素ブロックが撮像した領域を示している。また、図示する例では、バンプが形成された部分にノイズ1102が表れている。また、バンプは金属を用いるため、バンプ付近の画素とバンプから離れた位置にある画素とでは熱の移動が異なるため、暗電流等の熱により発生するノイズに差異が生じる可能性がある。本発明は上記の問題を解決するためになされたものであり、より高品質の画像を得ることができ、且つ固体撮像装置が形成されるチップ面積の縮小化を図ることができる補正処理装置、撮像装置および補正処理方法を提供することを目的とする。本発明の一態様に係る補正処理装置は、第1の基板と第2の基板とが接続部を介して電気的に接続される固体撮像装置を備える補正処理装置であって、前記固体撮像装置が有する画素は、前記第1の基板に含まれる光電変換素子と、前記第1の基板から前記接続部を介して前記第2の基板に送られた信号を出力する水平読み出し回路と、を有し、当該補正処理装置は、前記第1の基板と前記接続部との接合部分を示す接合領域の前記第1の基板上における配置パターンに応じて、前記画素から出力される信号の補正を制御する補正処理部をさらに有することを特徴とする。本発明の他の態様に係る撮像装置は、第1の基板と第2の基板とが接続部を介して電気的に接続される固体撮像装置を備える撮像装置であって、前記固体撮像装置が有する画素は、前記第1の基板に含まれる光電変換素子と、前記第1の基板から前記接続部を介して前記第2の基板に送られた信号を出力する水平読み出し回路と、を有し、当該撮像装置は、前記第1の基板と前記接続部との接合部分を示す接合領域の前記第1の基板上における配置パターンに応じて、前記画素から出力される信号の補正を制御する補正処理部をさらに有することを特徴とする。本発明の他の態様に係る補正処理方法は、第1の基板と第2の基板とが接続部を介して電気的に接続される固体撮像装置の前記画素から読み出した信号を補正する補正処理方法であって、前記第1の基板と前記接続部との接合部分を示す接合領域の前記第1の基板上における配置パターンに応じて、前記第1の基板に含まれる光電変換素子と、前記第1の基板から前記接続部を介して前記第2の基板に送られた信号を出力する水平読み出し回路とを備える画素から出力される信号の補正を制御する補正処理ステップを有することを特徴とする。第1の実施形態以下、図面を参照し、本発明の実施形態を説明する。以下の詳細な説明は、一例として特定の詳細な内容を含んでいる。以下の詳細な内容にいろいろなバリエーションや変更を加えたとしても、そのバリエーションや変更を加えた内容が本発明の範囲を超えないことは、当業者であれば当然理解できる。したがって、以下で説明する各種の実施形態は、権利を請求された発明の一般性を失わせることはなく、また、権利を請求された発明に対して何ら限定を加えることもない。図1は、本実施形態による撮像装置の構成を示している。本発明の一態様に係る撮像装置は、撮像機能を有する電子機器であればよく、デジタルカメラのほか、デジタルビデオカメラ、内視鏡等であってもよい。図1に示す撮像装置は、レンズ201と、撮像部202と、画像処理部203補正処理部と、表示部204と、駆動制御部205と、レンズ制御部206と、カメラ制御部207と、カメラ操作部208とを備えている。図1にはメモリカード209も示されているが、このメモリカード209を撮像装置に対して着脱可能に構成することによって、メモリカード209は撮像装置に固有の構成でなくても構わない。図1に示す各ブロックは、ハードウェア的には、コンピュータのCPU、メモリ等の電気回路部品や、レンズ等の光学部品、ボタン、スイッチ等の操作部品など各種部品で実現でき、ソフトウェア的にはコンピュータプログラム等によって実現できるが、ここではそれらの連携によって実現される機能ブロックとして描いている。したがって、これらの機能ブロックがハードウェア、ソフトウェアの組合せによって色々な形態で実現できることは、当業者であれば当然理解できる。レンズ201は、固体撮像装置固体撮像素子を構成する撮像部202の撮像面に被写体の光学像を結像するための撮影レンズである。撮像部202は、複数の画素を備え、レンズ201によって結像された被写体の光学像を光電変換によりデジタルの画像信号に変換して出力する。画像処理部203は、撮像部202から出力される画像信号に種々のデジタル的な画像処理を施す。また、画像処理部203は、補正係数算出部2031と、記憶部2032と、補正係数割当部2033とを備える。補正係数算出部2031は、画素の配置に基づいた補正係数αを算出する。記憶部2032は、補正係数算出部2032が算出した補正係数αを記憶する。補正係数割当部2033は、記憶部2032が記憶する補正係数αを、画素の配置に基づいて、各画素に割り当てる。また、画像処理部203は、補正係数割当部2033が割り当てた補正係数αを用いて、各画素が出力する画素信号の補正処理を行う。表示部204は、画像処理部203により表示用に画像処理された画像信号に基づき画像を表示する。この表示部204は、静止画像を再生表示することができると共に、被撮像範囲の画像をリアルタイムに表示する動画ライブビュー表示を行うことができるようになっている。駆動制御部205は、カメラ制御部207からの指示に基づいて撮像部202の動作を制御する。レンズ制御部206は、カメラ制御部207からの指示に基づいて、レンズ201の絞りや焦点位置を制御する。カメラ制御部207は、撮像装置全体を制御する。カメラ制御部207の動作は、撮像装置が内蔵するROMに格納されているプログラムに規定されている。カメラ制御部207は、このプログラムを読み出して、プログラムが規定する内容に従って、各種の制御を行う。カメラ操作部208は、ユーザが撮像装置に対する各種の操作入力を行うための操作用の各種部材を有し、操作入力の結果に基づく信号をカメラ制御部207へ出力する。カメラ操作部208の具体例として、撮像装置の電源をオンオフするための電源スイッチ、静止画撮影を指示するためのレリーズボタン、静止画撮影モードを単写モードと連写モードの間で切り替えるための静止画撮影モードスイッチなどが挙げられる。メモリカード209は、画像処理部203により記録用に処理された画像信号を保存するための記録媒体である。なお、撮像部202と画像処理部203とが、請求項に係る補正処理装置に相当する。図2は、撮像部202の構成を示している。撮像部202は、複数の画素1を有する画素部2と、垂直走査回路3と、列処理回路4と、水平読み出し回路5と、出力アンプ6と、制御回路7とを有する。図2に示す各回路要素の配置位置は実際の配置位置と必ずしも一致するわけではない。画素部2では、複数の画素1が2次元の行列状に配列されている。図2では、10行×12列の120個の画素1が配列されているが、図2に示す画素の配列は一例であり、行数および列数は2以上であればよい。また、図2は、それぞれの画素1が行列状に配列されている様子を模式的に示した図であり、図2に示すようにそれぞれの画素1が分離して配置されているわけではない。後述するように、実際には複数の画素間で一部の回路要素を共有している。本実施形態では、撮像部202が有する全画素からなる領域を画素信号の読み出し対象領域とするが、撮像部202が有する全画素からなる領域の一部を読み出し対象領域としてもよい。読み出し対象領域は、少なくとも有効画素領域の全画素を含むことが望ましい。また、読み出し対象領域は、有効画素領域の外側に配置されているオプティカルブラック画素常時遮光されている画素を含んでもよい。オプティカルブラック画素から読み出した画素信号は、例えば暗電流成分の補正に使用される。垂直走査回路3は、例えばシフトレジスタで構成されており、行単位で画素1の駆動制御を行う。この駆動制御には、画素1のリセット動作、蓄積動作、信号読み出し動作等が含まれる。この駆動制御を行うため、垂直走査回路3は、行毎に設けられている制御信号線8を介してそれぞれの画素1へ制御信号制御パルスを出力し、画素1を行毎に独立して制御する。垂直走査回路3が駆動制御を行うことによって、列毎に設けられている垂直信号線9へ画素1から画素信号が出力される。列処理回路4は、列毎の垂直信号線9に接続されており、画素1から出力された画素信号に対してノイズ除去や増幅等の信号処理を行う。水平読み出し回路5は、例えばシフトレジスタで構成されており、画素信号を読み出す画素列を選択して、選択した画素列に係る列処理回路4を順次選択し、列処理回路4から画素信号を順次水平信号線10へ出力することにより画素信号を読み出す。出力アンプ6は、水平信号線10へ出力された画素信号に対して信号処理を行い、出力端子11を介して外部へ画素信号を出力する。制御回路7は、垂直走査回路3、列処理回路4、水平読み出し回路5等の動作の基準となるクロック信号や制御信号等を生成し、垂直走査回路3、列処理回路4、水平読み出し回路5等へ出力する。図3は撮像部202の断面構造図3aおよび平面構造図3bを示している。撮像部202は、画素1を構成する回路要素光電変換素子や、トランジスタ、容量等が配置された2枚の基板第1基板20、第2基板21が重なった構造を有する。画素1を構成する回路要素は第1基板20と第2基板21に分配して配置されている。第1基板20と第2基板21は、画素1の駆動時に2枚の基板間で電気信号を授受可能なように電気的に接続されている。第1基板20の2つの主面側面よりも相対的に表面積が大きい表面のうち、光Lが照射される側の主面側に光電変換素子が形成されており、第1基板20に照射された光は光電変換素子に入射する。第1基板20の2つの主面のうち、光Lが照射される側の主面とは反対側の主面には、第2基板21との接続用の電極である多数のマイクロパッド22が形成されている。1画素毎あるいは複数画素毎に1つのマイクロパッド22が配置される。また、第2基板21の2つの主面のうち、第1基板20と対向する側の主面において、マイクロパッド22と対応する位置には、第1基板20との接続用の電極である多数のマイクロパッド23が形成されている。マイクロパッド22とマイクロパッド23の間にはマイクロバンプ24が形成されている。第1基板20と第2基板21は、マイクロパッド22とマイクロパッド23が互いに対向するように重ねて配置され、マイクロパッド22とマイクロパッド23間がマイクロバンプ24によって電気的に接続されるように一体化されている。マイクロパッド22、マイクロバンプ24、マイクロパッド23は、第1基板20と第2基板21を接続する接続部を構成する。第1基板20に配置されている光電変換素子で発生した信号電荷に基づく信号は、マイクロパッド22、マイクロバンプ24、マイクロパッド23を介して第2基板21へ出力される。第1基板20の2つの主面のうち、光Lが照射される側の主面とは反対側の主面の周辺部には、マイクロパッド22と同様の構造を有するマイクロパッド25が形成されている。第2基板21の2つの主面のうち、第1基板20と対向する側の主面において、マイクロパッド25と対応する位置には、マイクロパッド23と同様の構造を有するマイクロパッド26が形成されている。マイクロパッド25とマイクロパッド26の間にはマイクロバンプ27が形成されている。第1基板20に配置された回路要素、または第2基板21に配置された回路要素を駆動するための電源電圧等は、マイクロパッド25、マイクロバンプ27、マイクロパッド26を介して第1基板20から第2基板21へ、または第2基板21から第1基板20へ供給される。第2基板21の2つの主面のうち一方の主面の周辺部には、第1基板20、第2基板21以外の系とのインターフェースとして使用されるパッド28が形成されている。パッド28に代えて、第2基板21を貫通する貫通電極を設け、貫通電極を外部接続用の電極として使用してもよい。図3に示す例では第1基板20と第2基板21の主面の面積が異なるが、第1基板20と第2基板21の主面の面積が同じであってもよい。また、マイクロバンプを設けずに、第1基板20の表面に設けたマイクロパッド第1の電極と、第2基板21の表面に設けたマイクロパッド第2の電極とを直接貼り合わせることにより第1基板20と第2基板21を接続してもよい。画素1を構成する回路要素は第1基板20と第2基板21に分散して配置されている。画素1以外の垂直走査回路3、列処理回路4、水平読み出し回路5、出力アンプ6、制御回路7に関しては、それぞれ第1基板20と第2基板21のどちらに配置されていてもよい。また、垂直走査回路3、列処理回路4、水平読み出し回路5、出力アンプ6、制御回路7のそれぞれを構成する回路要素が第1基板20と第2基板21に分散して配置されていてもよい。画素1以外の構成についても第1基板20と第2基板21の間で信号の授受が必要となる場合があるが、画素1と同様にマイクロパッドとマイクロバンプを使用して第1基板20と第2基板21を接続したり、マイクロパッド同士を直接接続して第1基板20と第2基板21を接続したりすることが可能である。図4は2画素分の画素1の回路構成を示している。画素12画素は、光電変換素子101a,101bと、転送トランジスタ102a,102bと、FDフローティングディフュージョン103と、FDリセットトランジスタ104と、第1増幅トランジスタ105と、電流源106と、クランプ容量107と、サンプルトランジスタ108a,108bと、アナログメモリリセットトランジスタ109a,109bと、アナログメモリ110a,110bと、第2増幅トランジスタ111a,111bと、選択トランジスタ112a,112bとを有する。図4に示す各回路要素の配置位置は実際の配置位置と必ずしも一致するわけではない。図4には第1の画素の回路要素と第2の画素の回路要素とが含まれる。第1の画素は、光電変換素子101aと、転送トランジスタ102aと、FD103と、FDリセットトランジスタ104と、第1増幅トランジスタ105と、電流源106と、クランプ容量107と、サンプルトランジスタ108aと、アナログメモリリセットトランジスタ109aと、アナログメモリ110aと、第2増幅トランジスタ111aと、選択トランジスタ112aとを有する。第2の画素は、光電変換素子101bと、転送トランジスタ102bと、FD103と、FDリセットトランジスタ104と、第1増幅トランジスタ105と、電流源106と、クランプ容量107と、サンプルトランジスタ108bと、アナログメモリリセットトランジスタ109bと、アナログメモリ110bと、第2増幅トランジスタ111bと、選択トランジスタ112bとを有する。図4に示す共有領域Shに配置されたFD103と、FDリセットトランジスタ104と、第1増幅トランジスタ105と、電流源106と、クランプ容量107とは、第1の画素と第2の画素とで共有されている。光電変換素子101aの一端は接地されている。転送トランジスタ102aのドレイン端子は光電変換素子101aの他端に接続されている。転送トランジスタ102aのゲート端子は垂直走査回路3に接続されており、転送パルスΦTX1が供給される。光電変換素子101bの一端は接地されている。転送トランジスタ102bのドレイン端子は光電変換素子101bの他端に接続されている。転送トランジスタ102bのゲート端子は垂直走査回路3に接続されており、転送パルスΦTX2が供給される。FD103の一端は転送トランジスタ102a,102bのソース端子に接続されており、FD103の他端は接地されている。FDリセットトランジスタ104のドレイン端子は電源電圧VDDに接続されており、FDリセットトランジスタ104のソース端子は転送トランジスタ102a,102bのソース端子に接続されている。FDリセットトランジスタ104のゲート端子は垂直走査回路3に接続されており、FDリセットパルスΦRSTが供給される。第1増幅トランジスタ105のドレイン端子は電源電圧VDDに接続されている。第1増幅トランジスタ105の入力部であるゲート端子は転送トランジスタ102a,102bのソース端子に接続されている。電流源106の一端は第1増幅トランジスタ105のソース端子に接続されており、電流源106の他端は接地されている。一例として、ドレイン端子が第1増幅トランジスタ105のソース端子に接続され、ソース端子が接地され、ゲート端子が垂直走査回路3に接続されたトランジスタで電流源106を構成してもよい。クランプ容量107の一端は第1増幅トランジスタ105のソース端子および電流源106の一端に接続されている。サンプルトランジスタ108aのドレイン端子はクランプ容量107の他端に接続されている。サンプルトランジスタ108aのゲート端子は垂直走査回路3に接続されており、サンプルパルスΦSH1が供給される。サンプルトランジスタ108bのドレイン端子はクランプ容量107の他端に接続されている。サンプルトランジスタ108bのゲート端子は垂直走査回路3に接続されており、サンプルパルスΦSH2が供給される。アナログメモリリセットトランジスタ109aのドレイン端子は電源電圧VDDに接続されており、アナログメモリリセットトランジスタ109aのソース端子はサンプルトランジスタ108aのソース端子に接続されている。アナログメモリリセットトランジスタ109aのゲート端子は垂直走査回路3に接続されており、クランプメモリリセットパルスΦCL1が供給される。アナログメモリリセットトランジスタ109bのドレイン端子は電源電圧VDDに接続されており、アナログメモリリセットトランジスタ109bのソース端子はサンプルトランジスタ108bのソース端子に接続されている。アナログメモリリセットトランジスタ109bのゲート端子は垂直走査回路3に接続されており、クランプメモリリセットパルスΦCL2が供給される。アナログメモリ110aの一端はサンプルトランジスタ108aのソース端子に接続されており、アナログメモリ110aの他端は接地されている。第2増幅トランジスタ111aのドレイン端子は電源電圧VDDに接続されている。第2増幅トランジスタ111aの入力部を構成するゲート端子はサンプルトランジスタ108aのソース端子に接続されている。選択トランジスタ112aのドレイン端子は第2増幅トランジスタ111aのソース端子に接続されており、選択トランジスタ112aのソース端子は垂直信号線9に接続されている。選択トランジスタ112aのゲート端子は垂直走査回路3に接続されており、選択パルスΦSEL1が供給される。アナログメモリ110bの一端はサンプルトランジスタ108bのソース端子に接続されており、アナログメモリ110bの他端は接地されている。第2増幅トランジスタ111bのドレイン端子は電源電圧VDDに接続されている。第2増幅トランジスタ111bの入力部を構成するゲート端子はサンプルトランジスタ108bのソース端子に接続されている。選択トランジスタ112bのドレイン端子は第2増幅トランジスタ111bのソース端子に接続されており、選択トランジスタ112bのソース端子は垂直信号線9に接続されている。選択トランジスタ112bのゲート端子は垂直走査回路3に接続されており、選択パルスΦSEL2が供給される。上述した各トランジスタに関しては極性を逆にし、ソース端子とドレイン端子を上記と逆にしてもよい。光電変換素子101a,101bは、例えばフォトダイオードであり、入射した光に基づく信号電荷を生成発生し、生成発生した信号電荷を保持蓄積する。転送トランジスタ102a,102bは、光電変換素子101a,101bに蓄積された信号電荷をFD103に転送するトランジスタである。転送トランジスタ102aのオン/オフは、垂直走査回路3からの転送パルスΦTX1によって制御され、転送トランジスタ102bのオン/オフは、垂直走査回路3からの転送パルスΦTX2によって制御される。FD103は、光電変換素子101a,101bから転送された信号電荷を一時的に保持蓄積する容量である。FDリセットトランジスタ104は、FD103をリセットするトランジスタである。FDリセットトランジスタ104のオン/オフは、垂直走査回路3からのFDリセットパルスΦRSTによって制御される。FDリセットトランジスタ104と転送トランジスタ102a,102bを同時にオンにすることによって、光電変換素子101a,101bをリセットすることも可能である。FD103/光電変換素子101a,101bのリセットは、FD103/光電変換素子101a,101bに蓄積されている電荷量を制御してFD103/光電変換素子101a,101bの状態電位を基準状態基準電位、リセットレベルに設定することである。第1増幅トランジスタ105は、ゲート端子に入力される、FD103に蓄積されている信号電荷に基づく信号を増幅した増幅信号をソース端子から出力するトランジスタである。電流源106は、第1増幅トランジスタ105の負荷として機能し、第1増幅トランジスタ105を駆動する電流を第1増幅トランジスタ105に供給する。第1増幅トランジスタ105と電流源106はソースフォロワ回路を構成する。クランプ容量107は、第1増幅トランジスタ105から出力される増幅信号の電圧レベルをクランプ固定する容量である。サンプルトランジスタ108a,108bは、クランプ容量107の他端の電圧レベルをサンプルホールドし、アナログメモリ110a,110bに蓄積するトランジスタである。サンプルトランジスタ108aのオン/オフは、垂直走査回路3からのサンプルパルスΦSH1によって制御され、サンプルトランジスタ108bのオン/オフは、垂直走査回路3からのサンプルパルスΦSH2によって制御される。アナログメモリリセットトランジスタ109a,109bは、アナログメモリ110a,110bをリセットするトランジスタである。アナログメモリリセットトランジスタ109a,109bのオン/オフは、垂直走査回路3からのクランプメモリリセットパルスΦCL1,ΦCL2によって制御される。アナログメモリ110a,110bのリセットは、アナログメモリ110a,110bに蓄積されている電荷量を制御してアナログメモリ110a,110bの状態電位を基準状態基準電位、リセットレベルに設定することである。アナログメモリ110a,110bは、サンプルトランジスタ108a,108bによってサンプルホールドされたアナログ信号を保持蓄積する。アナログメモリ110a,110bの容量は、FD103の容量よりも大きな容量に設定される。アナログメモリ110a,110bには、単位面積当たりのリーク電流暗電流の少ない容量であるMIMMetalInsulatorMetal容量やMOSMetalOxideSemiconductor容量を使用することがより望ましい。これによって、ノイズに対する耐性が向上し、高品質な信号が得られる。第2増幅トランジスタ111a,111bは、ゲート端子に入力される、アナログメモリ110a,110bに蓄積されている信号電荷に基づく信号を増幅した増幅信号をソース端子から出力するトランジスタである。第2増幅トランジスタ111a,111bと、垂直信号線9に接続された、負荷となる電流源113とはソースフォロワ回路を構成する。選択トランジスタ112a,112bは、画素1を選択し、第2増幅トランジスタ111a,111bの出力を垂直信号線9に伝えるトランジスタである。選択トランジスタ112aのオン/オフは、垂直走査回路3からの選択パルスΦSEL1によって制御され、選択トランジスタ112bのオン/オフは、垂直走査回路3からの選択パルスΦSEL2によって制御される。図4に示す回路要素のうち、光電変換素子101a,101bは第1基板20に配置され、アナログメモリ110a,110bは第2基板21に配置され、他の回路要素は第1基板20と第2基板21のいずれかに配置される。図4の破線D1は第1基板20と第2基板21の境界線を示している。第1基板20には、光電変換素子101a,101bと、転送トランジスタ102a,102bと、FD103と、FDリセットトランジスタ104と、第1増幅トランジスタ105とが配置されている。第2基板21には、電流源106と、クランプ容量107と、サンプルトランジスタ108a,108bと、アナログメモリリセットトランジスタ109a,109bと、アナログメモリ110a,110bと、第2増幅トランジスタ111a,111bと、選択トランジスタ112a,112bとが配置されている。第1基板20の第1増幅トランジスタ105から出力された増幅信号は、マイクロパッド22、マイクロバンプ24、およびマイクロパッド23を介して第2基板21へ出力される。また、電源電圧VDDは、マイクロパッド25、マイクロバンプ27、およびマイクロパッド26を介して第1基板20と第2基板21の間で授受される。図4では、マイクロパッド22、マイクロバンプ24、マイクロパッド23を含む接続部が第1増幅トランジスタ105のソース端子と、電流源106の一端およびクランプ容量107の一端との間の経路に配置されているが、これに限らない。接続部は、光電変換素子101a,101bからアナログメモリ110a,110bまでの電気的に接続された経路上のどこに配置されていてもよい。図5は、第1基板20と第2基板21の境界線の例を示している。破線D1~D5は、第1基板20と第2基板21の境界線として可能な例を示している。第1基板20と第2基板21の境界線は、破線D1~D5のいずれであってもよく、これら以外もあり得る。破線D1については上述した通りである。破線D2が示す例では、光電変換素子101a,101bの他端と転送トランジスタ102a,102bのドレイン端子との間の経路に接続部が配置される。破線D3が示す例では、転送トランジスタ102a,102bのソース端子と、FD103の一端、FDリセットトランジスタ104のソース端子、および第1増幅トランジスタ105のゲート端子との間の経路に接続部が配置される。破線D4が示す例では、クランプ容量107の他端と、サンプルトランジスタ108a,108bのドレイン端子との間の経路に接続部が配置される。破線D5が示す例では、サンプルトランジスタ108a,108bのソース端子と、アナログメモリリセットトランジスタ109a,109bのソース端子、アナログメモリ110a,110bの一端、および第2増幅トランジスタ111a,111bのゲート端子との間の経路に接続部が配置される。上記の構成を有する全ての画素1は複数のグループに分類されており、それぞれの画素1は複数のグループのうちのいずれかに属する。図6は、一例として8行×8列の64個の画素1を複数のグループに分類した状態を示している。図6において各画素1には便宜上の番号Pnmn:1~8、m:1~8を付与している。番号Pnmの数字nは行番号を示し、数字mは列番号を示している。画素位置に応じて、画素1が複数のグループに分類されている。図6aは、2画素で1グループを構成した例を示している。垂直方向に隣接する2画素が1グループを構成する。図6bは、4画素で1グループを構成した例を示している。垂直方向に連続して配置されている4画素が1グループを構成する。行毎に画素1の駆動制御が行われるため、垂直方向に並んだ複数画素が1グループを構成している。1つの画素1に1つの光電変換素子が対応しているため、画素1が属するグループと光電変換素子が属するグループは等価である。同一グループ内の画素1の複数の光電変換素子図6aの例では2個、図6bの例では4個がFD103と、FDリセットトランジスタ104と、第1増幅トランジスタ105と、電流源106と、クランプ容量107とを共有する。次に、図7および図8を参照し、画素1の動作を説明する。以下では2つの動作例を説明する。<第1の動作例>図7は、垂直走査回路3から行毎に画素1に供給される制御信号を示している。以下では、図4に示した2画素の単位で、図7に示す期間T1~T6における画素1の動作を説明する。同一グループに属する2つの画素1のうち一方の画素1を第1の画素とし、他方の画素1を第2の画素とする。上記の複数のグループのそれぞれにおいて、動作の開始タイミング図7の期間T1の開始タイミングは同一である。[期間T1の動作]まず、転送パルスΦTX1,ΦTX2がLLowレベルからHHighレベルに変化することで、転送トランジスタ102a,102bがオンとなる。同時に、FDリセットパルスΦRSTがLレベルからHレベルに変化することで、FDリセットトランジスタ104がオンとなる。期間T1は全ての画素1以下、全画素と記載で共通の期間であるため、全画素の光電変換素子101a,101bがリセットされる。続いて、転送パルスΦTX1,ΦTX2およびFDリセットパルスΦRSTがHレベルからLレベルに変化することで、転送トランジスタ102a,102bおよびFDリセットトランジスタ104がオフとなる。これによって、全画素の光電変換素子101a,101bのリセットが終了し、全画素の露光信号電荷の蓄積が一括して同時に開始される。[期間T2の動作]期間T2は露光期間内の期間である。まず、クランプメモリリセットパルスΦCL1がLレベルからHレベルに変化することで、アナログメモリリセットトランジスタ109aがオンとなる。これによって、アナログメモリ110aがリセットされる。同時に、サンプルパルスΦSH1がLレベルからHレベルに変化することで、サンプルトランジスタ108aがオンとなる。これによって、クランプ容量107の他端の電位が電源電圧VDDにリセットされると共に、サンプルトランジスタ108aがクランプ容量107の他端の電位のサンプルホールドを開始する。続いて、FDリセットパルスΦRSTがLレベルからHレベルに変化することで、FDリセットトランジスタ104がオンとなる。これによって、FD103がリセットされる。続いて、FDリセットパルスΦRSTがHレベルからLレベルに変化することで、FDリセットトランジスタ104がオフとなる。これによって、FD103のリセットが終了する。FD103のリセットを行うタイミングは露光期間中であればよいが、露光期間の終了直前のタイミングでFD103のリセットを行うことによって、FD103のリーク電流によるノイズをより低減することができる。続いて、クランプメモリリセットパルスΦCL1がHレベルからLレベルに変化することで、アナログメモリリセットトランジスタ109aがオフとなる。これによって、アナログメモリ110aのリセットが終了する。この時点でクランプ容量107は、第1増幅トランジスタ105から出力される増幅信号FD103のリセット後の増幅信号をクランプしている。[期間T3の動作]まず、転送パルスΦTX1がLレベルからHレベルに変化することで、転送トランジスタ102aがオンとなる。これによって、光電変換素子101aに蓄積されている信号電荷が、転送トランジスタ102aを介してFD103に転送され、FD103に蓄積される。これによって、第1の画素の露光信号電荷の蓄積が終了する。図7の露光期間1は第1の画素の露光期間信号蓄積期間を示している。続いて、転送パルスΦTX1がHレベルからLレベルに変化することで、転送トランジスタ102aがオフとなる。続いて、サンプルパルスΦSH1がHレベルからLレベルに変化することで、サンプルトランジスタ108aがオフとなる。これによって、サンプルトランジスタ108aがクランプ容量107の他端の電位のサンプルホールドを終了する。[期間T4,T5の動作]上述した期間T2,T3の動作は、第1の画素の動作である。期間T4,T5の動作は、期間T2,T3の動作に対応しており、第2の画素の動作である。期間T4の動作は期間T2の動作と同様であり、期間T5の動作は期間T3の動作と同様であるため、期間T4,T5の動作の動作については説明を省略する。図7の露光期間2は第2の画素の露光期間信号蓄積期間を示している。以下では、第1の画素のアナログメモリ110aの一端の電位の変化について説明する。第2の画素のアナログメモリ110bの一端の電位の変化についても同様である。FD103のリセットが終了した後に光電変換素子101aからFD103に信号電荷が転送されることによるFD103の一端の電位の変化をΔVfd、第1増幅トランジスタ105のゲインをα1とすると、光電変換素子101aからFD103に信号電荷が転送されることによる第1増幅トランジスタ105のソース端子の電位の変化ΔVamp1はα1×ΔVfdとなる。アナログメモリ110aとサンプルトランジスタ108aの合計のゲインをα2とすると、光電変換素子101aからFD103に信号電荷が転送された後のサンプルトランジスタ108aのサンプルホールドによるアナログメモリ110aの一端の電位の変化ΔVmemはα2×ΔVamp1、すなわちα1×α2×ΔVfdとなる。アナログメモリ110aのリセットが終了した時点のアナログメモリ110aの一端の電位は電源電圧VDDであるため、光電変換素子101aからFD103に信号電荷が転送された後、サンプルトランジスタ108aによってサンプルホールドされたアナログメモリ110aの一端の電位Vmemは以下の1式となる。1式において、ΔVmem0、ΔVfd0である。Vmem=VDDΔVmem=VDDα1×α2×ΔVfd1また、α2は以下の2式となる。2式において、CLはクランプ容量107の容量値であり、CSHはアナログメモリ110aの容量値である。ゲインの低下をより小さくするため、クランプ容量107の容量値CLはアナログメモリ110aの容量値CSHよりも大きいことがより望ましい。[期間T6の動作]期間T6では、アナログメモリ110a,110bに蓄積されている信号電荷に基づく信号が行毎に順次読み出される。まず、第1の画素からの信号の読み出しが行われる。選択パルスΦSEL1がLレベルからHレベルに変化することで、選択トランジスタ112aがオンとなる。これによって、1式に示した電位Vmemに基づく信号が選択トランジスタ112aを介して垂直信号線9へ出力される。続いて、選択パルスΦSEL1がHレベルからLレベルに変化することで、選択トランジスタ112aがオフとなる。続いて、クランプメモリリセットパルスΦCL1がLレベルからHレベルに変化することで、アナログメモリリセットトランジスタ109aがオンとなる。これによって、アナログメモリ110aがリセットされる。続いて、クランプメモリリセットパルスΦCL1がHレベルからLレベルに変化することで、アナログメモリリセットトランジスタ109aがオフとなる。続いて、選択パルスΦSEL1がLレベルからHレベルに変化することで、選択トランジスタ112aがオンとなる。これによって、アナログメモリ110aをリセットしたときのアナログメモリ110aの一端の電位に基づく信号が選択トランジスタ112aを介して垂直信号線9へ出力される。続いて、選択パルスΦSEL1がHレベルからLレベルに変化することで、選択トランジスタ112aがオフとなる。列処理回路4は、1式に示した電位Vmemに基づく信号と、アナログメモリ110aをリセットしたときのアナログメモリ110aの一端の電位に基づく信号との差分をとった差分信号を生成する。この差分信号は、1式に示した電位Vmemと電源電圧VDDとの差分に基づく信号であり、光電変換素子101aに蓄積された信号電荷がFD103に転送された直後のFD103の一端の電位と、FD103の一端がリセットされた直後のFD103の電位との差分ΔVfdに基づく信号である。したがって、アナログメモリ110aをリセットすることによるノイズ成分と、FD103をリセットすることによるノイズ成分とを抑圧した、光電変換素子101aに蓄積された信号電荷に基づく信号成分を得ることができる。列処理回路4から出力された信号は、水平読み出し回路5によって水平信号線10へ出力される。出力アンプ6は、水平信号線10へ出力された信号を処理し、出力端子11から画素信号として出力する。以上で、第1の画素からの信号の読み出しが終了する。続いて、第2の画素からの信号の読み出しが行われる。第2の画素からの信号の読み出しは第1の画素からの信号の読み出しと同様であるので、第2の画素からの信号の読み出しについては説明を省略する。期間T6において画素1から信号を読み出す期間は、行毎に異なる。図8は、期間T6における各画素1の動作を示している。図8では、第1の画素である奇数行i行の画素1のクランプメモリリセットパルスΦCL1をΦCL1iとし、選択パルスΦSEL1をΦSEL1iとしている。また、図8では、第2の画素である偶数行j行の画素1のクランプメモリリセットパルスΦCL2をΦCL2jとし、選択パルスΦSEL2をΦSEL2jとしている。また、図8では行数nが偶数である場合を示している。期間T6は、期間T61,T62,,T6nからなる。期間T61では、1行目および2行目の画素1から信号が読み出される。期間T61における画素1の動作は、図7の期間T6における画素1の動作と同様である。期間T62では、3行目および4行目の画素1から信号が読み出される。期間T62における画素1の動作も、図7の期間T6における画素1の動作と同様である。4行目以降の画素1についても、同様の動作が行毎に行われる。期間T6Nでは、最終行目n行目の画素1から信号が読み出される。期間T6Nにおける画素1の動作も、図7の期間T6における画素1の動作と同様である。以上の動作により、全画素から信号が読み出される。上記の動作では、光電変換素子101a,101bからFD103に転送された信号電荷をFD103が各画素1の読み出しタイミングまで保持していなければならない。FD103が信号電荷を保持している期間中にノイズが発生すると、FD103が保持している信号電荷にノイズが重畳され、信号品質SNが劣化する。FD103が信号電荷を保持している期間以下、保持期間と記載中に発生するノイズの主な要因は、FD103のリーク電流による電荷以下、リーク電荷と記載と、光電変換素子101a,101b以外の部分に入射する光に起因する電荷以下、光電荷と記載である。単位時間に発生するリーク電荷と光電荷をそれぞれqid、qpnとし、保持期間の長さをtcとすると、保持期間中に発生するノイズ電荷Qnはqidqpntcとなる。FD103の容量をCfd、アナログメモリ110a,110bの容量をCmemとし、CfdとCmemの比CmemCfdをAとする。また、前述したように、第1増幅トランジスタ105のゲインをα1、アナログメモリ110a,110bとサンプルトランジスタ108a,108bの合計のゲインをα2とする。露光期間中に光電変換素子101a,101bで発生した信号電荷をQphとすると、露光期間の終了後にアナログメモリ110a,110bに保持される信号電荷はA×α1×α2×Qphとなる。光電変換素子101からFD103に転送された信号電荷に基づく信号は期間T3または期間T5にサンプルトランジスタ108によってサンプルホールドされ、アナログメモリ110に格納される。したがって、FD103に信号電荷が転送されてからアナログメモリ110に信号電荷が格納されるまでの時間は短く、FD103で発生したノイズは無視することができる。アナログメモリ110が信号電荷を保持している期間に発生するノイズを上記と同じQnと仮定すると、SNはA×α1×α2×QphQnとなる。一方、特許文献2に記載された従来技術のように、容量蓄積部に保持された信号電荷を、増幅トランジスタを介して画素から読み出す場合のSNはQphQnとなる。したがって、本実施形態のSNは従来技術のSNのA×α1×α2倍となる。A×α1×α2が1よりも大きくなるようにアナログメモリ110a,110bの容量値を設定する例えば、アナログメモリ110の容量値をFD103の容量値よりも十分大きくすることによって、信号品質の劣化を低減することができる。上記の第1の動作例では、露光の開始タイミングは全画素で同一であるが、図7の露光期間1,2が示すように、同一グループ内で各画素1の露光の終了タイミングは異なる。ただし、露光期間の差は微小である。<第2の動作例>図9は、垂直走査回路3から行毎に画素1に供給される制御信号を示している。以下では、図4に示した2画素の単位で、図9に示す期間T1~T6における画素1の動作を説明する。同一グループに属する2つの画素1のうち一方の画素1を第1の画素とし、他方の画素1を第2の画素とする。上記の複数のグループのそれぞれにおいて、動作の開始タイミング図9の期間T1の開始タイミングは同一である。以下では、第1の動作例と異なる部分のみ説明する。図7に示した動作とは、期間T1,T1’における動作が異なる。期間T1では、第1の画素についてのみ光電変換素子101aのリセットが行われる。また、期間T1’では、第2の画素についてのみ光電変換素子101bのリセットが行われる。図9の露光期間1は第1の画素の露光期間信号蓄積期間を示し、露光期間2は第2の画素の露光期間信号蓄積期間を示している。期間T1’の開始タイミングは、露光期間1と露光期間2の長さが同一となるように設定される。これによって、第2の動作例では全画素の露光期間の長さが同一となるため、より高画質な信号を得ることができる。また、第2の動作例でも、第1の動作例と同様に信号品質の劣化を低減することができる。次に、本実施形態において、画素1が出力する画素信号の補正方法について説明する。本実施形態では、上述したグループ内での画素1の配置に応じて、画素1が出力する画素信号の補正を行う。図10は、一例として8行×8列の64個の画素1を、4行×4列の16画素で1グループを構成した例を示している。図10において各画素1には便宜上の番号Pnmn:1~8、m:1~8を付与している。番号Pnmの数字nは行番号を示し、数字mは列番号を示している。図示する例では、画素番号P11~P14,P21~P24,P31~P34,P41~P44の16個の画素1で、グループ301を構成している。また、画素番号P15~P18,P25~P28,P35~P38,P45~P48の16個の画素1で、グループ302を構成している。また、画素番号P51~P54,P61~P64,P71~P74,P81~P84の16個の画素1で、グループ303を構成している。また、画素番号P55~P58,P65~P68,P75~P78,P85~P88の16個の画素1で、グループ304を構成している。1つの画素1に1つの光電変換素子が対応しているため、画素1が属するグループと光電変換素子が属するグループは等価である。同一グループ内の16個の画素1の複数の光電変換素子がFD103と、FDリセットトランジスタ104と、第1増幅トランジスタ105と、電流源106と、クランプ容量107とを共有する。また、各グループ301~304に含まれる画素1の複数の光電変換素子がFD103と、FDリセットトランジスタ104と、第1増幅トランジスタ105と、電流源106と、クランプ容量107とを共有するために、グループ301~304のそれぞれにマイクロパッド22が1つずつ配置されている。グループ301には、画素番号P22,P23,P32,P33の位置にマイクロパッド22が配置されている。また、グループ302には、画素番号P26,P27,P36,P37の位置にマイクロパッド22が配置されている。また、グループ303には、画素番号P62,P63,P72,P73の位置にマイクロパッド22が配置されている。また、グループ304には、画素番号P66,P67,P76,P77の位置にマイクロパッド22が配置されている。なお、第1の基板20と第2の基板21とを貼り合わせる際に、第1の基板20と第2の基板21とには大きな加重がかかる。そのため、この加重により第1の基板20および第2の基板21に大きな負荷がかかり、第1の基板21に形成された光電変換素子の特性が変化する可能性が高い。特に、マイクロパッド22が配置された部分ではこの影響が大きく、ノイズも大きくなる可能性が高い。従って、例えばマイクロパット22の配置パターンに対応したノイズが撮影画像に表れる可能性がある図11参照。また、マイクロパット22は金属であるため、マイクロパット22付近の画素1と、マイクロパット22から離れた位置にある画素1とでは、マイクロパット22を介した熱エネルギーの移動量が異なる。つまり、暗電流等の温度依存があるノイズの発生量はマイクロパット22からの距離に関係し、画素ブロック毎に暗電流のパターンノイズが発生する可能性がある。上述した理由により、画素1が出力する画素信号には、グループ301~304における画素1の位置配置パターンに応じたノイズが含まれる。そこで、本実施形態では、配置パターンに応じたノイズを補正するために、グループ301~304における画素1の位置に応じて補正係数αを決定し、決定した補正係数を用いて画素1が出力する画素信号を補正する。本実施形態では、画像処理部203が備える補正係数算出部2031が補正係数αを算出する。また、記憶部2032は、補正係数算出部2031が算出した補正係数αを記憶する。また、補正係数割当部2033は、画素1が出力する画素信号の補正処理を行う際に、記憶部2032が記憶している補正係数αを各画素信号に対して割り当てる。また、画像処理部203は、補正係数割当部2033が割り当てた補正係数αを用いて、画素1が出力する画素信号の補正処理を行う。例えば、補正係数算出部2031は、グループ301~304のそれぞれにおいて、1行1列の位置1,1に配置されている画素1画素番号P11,P15,P51,P55の補正係数α1,1を算出する。また、補正係数算出部2031は、グループ301~304のそれぞれにおいて、1行2列の位置1,2に配置されている画素1画素番号P12,P16,P52,P56の補正係数α1,2を算出する。また、補正係数算出部2031は、他の画素1についても同様に、グループ301~304のそれぞれにおける位置x,yに応じて補正係数αx,yを算出する。なお、補正係数算出部2031は、任意のタイミング例えば、撮像装置の電源投入後や、ユーザに指示されたタイミングなどで補正係数αx,yを算出してもよく、また、撮像装置の出荷前に補正係数αx,yを算出し、記憶部2032に補正係数αx,yを記憶させた状態で撮像装置を出荷するようにしてもよい。次に、補正係数αx,yの決定方法について説明する。撮像装置の撮像部202が均一な光源を撮像した場合やシャッターを閉じて撮像した場合では、ノイズが無ければ各画素1が出力する画素信号の値は同じ値となる。そこで、撮像装置は、撮像部202が均一な光源を撮像した際やシャッターを閉じて撮像した際に各画素1が出力する画素信号を用いて、全ての画素1が出力した画素信号の値が、基準となる画素1が出力した画素信号の値と同じ値となるように、補正係数αx,yを決定する。なお、基準となる画素1は、任意の画素1としてよい。なお、補正係数αx,yは、画素1の位置x,yによって決まる値であるため、補正係数αx,yを決定する際には、グループ301~304のいずれかのグループに含まれる画素1が出力する画素信号のみを用いて補正係数αx,yを決定してもよく、また、グループ301~304における位置x,yが同じ画素1が出力する画素信号の平均値をそれぞれ算出し、算出した平均値を用いて補正係数αx,yを決定するようにしてもよい。また、暗電流等の温度依存があるノイズよりも、第1の基板20と第2の基板21とを貼り合わせる際にマイクロパット22にかかる負荷によるノイズの影響が大きいため、マイクロパット22が配置されていない画素1では共通の補正係数αを用いるようにしてもよい。図10に示した例では、画素番号P11~P18,P21,P24,P25,P28,P31,P34,P35,P38,P41~P48,P51~P58,P61,P65,P68,P71,P74,P75,P78,P81~P88の画素1で共通の補正係数αを用いるようにしてもよい。これにより、補正係数αを記憶する記憶部2032の記憶容量を削減することが可能となる。また、撮像部202がシャッターを閉じて撮像した際に各画素1が出力する画素信号を用いて、全ての画素1が出力した画素信号の値が、基準となる画素1が出力した画素信号の値と同じ値となるように、補正係数αx,yを決定する場合、オプティカルブラックOB領域の画素を基準となる画素としてもよい。オプティカルブラック領域の画素は、物理的に遮光されているため、より精度の良い補正係数αx,yを算出することができる。また、上述したとおり、マイクロパット22を介した熱エネルギーの移動量が異なるために発生する画素信号のノイズの発生量は、マイクロパット22からの距離に関係するため、マイクロパット22からの距離に応じた補正係数αを用いるようにしてもよい。例えば、図10に示した例では、グループ301では画素番号P11,P14,P41,P44の画素1は、マイクロパット22からの距離が同じであるため、共通の補正係数αを用いるようにしてもよい。これにより、補正係数αを記憶する記憶部2032の記憶容量を削減することが可能となる。上述したとおり、撮像部22が備える第1基板20と第2基板21とは、マイクロパット22,23とマイクロバンプ24とで電気的に接続されている。また、第1基板20と第2基板21とを貼り合わせる際には大きな加重がかかり、第1の基板21に形成された光電変換素子の特性が変化する可能性が高い。特に、マイクロパッド22が配置された部分ではこの影響が大きく、ノイズも大きくなる可能性が高い。従って、撮像部202が撮像した画像には、グループ301~304における画素1の配置パターンに応じた画素信号のノイズが発生する。そこで、本実施形態では、上述したノイズを補正するために、補正係数算出部2031は、グループ301~304における画素1の位置に応じて補正係数αを算出する。また、記憶部2032は、補正係数算出部2031が算出した補正係数αを記憶する。また、補正係数割当部2033は、各画素1が配置されている位置に応じて、記憶部2032が記憶する補正係数αを割り当てる。また、画像処理部203は、補正係数割当部2033割り当てた補正係数αを用いて、各画素1が出力する画素信号の補正処理を行う。これにより、撮像部202が撮像した画像に含まれる、グループ301~304における画素1の配置パターンに応じた画素信号のノイズを削減することができる。従って、本実施形態における撮像装置は、固体撮像装置固体撮像素子のチップ面積の縮小化を図りつつ、より高品質の画像を得ることができる。以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。例えば、本実施形態に係る固体撮像装置は、2枚の基板が接続部により接続されていてもよいし、3枚以上の基板が接続部で接続部により接続されていてもよい。また、3枚以上の基板が接続部で接続される固体撮像装置の場合、そのうちの2枚の基板が請求項に係る第1の基板と第2の基板とに相当する。また、例えば、本発明の一態様に係る補正処理装置は、第1の基板と第2の基板とが接続部を介して電気的に接続される固体撮像装置を備える補正処理装置であって、前記固体撮像装置が有する画素は、前記第1の基板に含まれる光電変換手段と、前記第1の基板から前記接続部を介して前記第2の基板に送られた信号を出力する水平読み出し手段と、を有し、当該補正処理装置は、前記第1の基板と前記接続部との接合部分を示す接合領域の前記第1の基板上における配置パターンに応じて、前記画素から出力される信号の補正を制御する補正処理手段をさらに有することを特徴とする補正処理装置。であってもよい。また、上述した各構成要素や各処理プロセスの任意の組合せを実現するコンピュータプログラムプロダクトも本発明の態様として有効である。コンピュータプログラムプロダクトとは、プログラムコードが記録された記録媒体DVD媒体,ハードディスク媒体、メモリ媒体など、プログラムコードが記録されたコンピュータ、プログラムコードが記録されたインターネットシステム例えば、サーバとクライアント端末を含むシステムなど、プログラムコードが組み込まれた記録媒体、装置、機器やシステムをいう。この場合、上述した各構成要素や各処理プロセスは各モジュールで実装され、その実装されたモジュールからなるプログラムコードがコンピュータプログラムプロダクト内に記録される。例えば、本発明の一態様に係るコンピュータプログラムプロダクトは、第1の基板と第2の基板とが接続部を介して電気的に接続される固体撮像装置の前記画素から読み出した信号を補正する補正処理をコンピュータに実行させるためのプログラムコードが記録されたコンピュータプログラムプロダクトであって、前記第1の基板と前記接続部との接合部分を示す接合領域の前記第1の基板上における配置パターンに応じて、前記第1の基板に含まれる光電変換素子と、前記第1の基板から前記接続部を介して前記第2の基板に送られた信号を出力する水平読み出し回路とを備える画素から出力される信号の補正を制御する補正処理ステップを含むプログラムコードが記録されたコンピュータプログラムプロダクト。であってもよい。上述した実施形態による各構成要素や各処理プロセスの任意の組合せを実現するためのプログラムも本発明の態様として有効である。このプログラムを、コンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータに読み込ませ、実行させることで、本発明の目的を達成することができる。ここで、コンピュータは、WWWシステムを利用している場合であれば、ホームページ提供環境あるいは表示環境も含むものとする。また、コンピュータ読み取り可能な記録媒体とは、フレキシブルディスク、光磁気ディスク、ROM、CD-ROM等の可搬媒体、コンピュータに内蔵されるハードディスク等の記憶装置のことをいう。さらにコンピュータ読み取り可能な記録媒体とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムが送信された場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリRAMのように、一定時間プログラムを保持しているものも含むものとする。また、上述したプログラムは、このプログラムを記憶装置等に格納したコンピュータから、伝送媒体を介して、あるいは伝送媒体中の伝送波により他のコンピュータに伝送されてもよい。ここで、プログラムを伝送する伝送媒体は、インターネット等のネットワーク通信網や電話回線等の通信回線通信線のように、情報を伝送する機能を有する媒体のことをいう。また、上述したプログラムは、前述した機能の一部を実現するためのものであってもよい。さらに、前述した機能を、コンピュータに既に記録されているプログラムとの組合せで実現できるもの、いわゆる差分ファイル差分プログラムであってもよい。以上、本発明の好ましい実施形態を説明したが、上述した各構成要素や各処理プロセスとして、色々な代替物、変形物、等価物を用いることができる。本明細書に開示された実施形態において、1または複数の機能を実行するために、1つの部品を複数の部品と置き換えてもよいし、複数の部品を1つの部品で置き換えてもよい。このような置換が、本発明の目的を達成するために適切に作用しない場合を除き、このような置換は、本発明の範囲内である。したがって、本発明の範囲は、上記の説明を参照して決められるものではなく、請求項により決められるべきであり、均等物の全範囲も含まれる。請求項において、明示的に断らない限り、各構成要素は1またはそれ以上の数量である。請求項において~のための手段のような語句を用いて明示的に記載する場合を除いて、請求項がミーンズプラスファンクションの限定を含むものと解してはならない。本明細書に使用される用語は特定の実施形態を説明することのみを目的としており、本発明を制限しようとするものではない。本明細書においては、単数形で用語が使用されている場合でも、複数形を排除することが文脈で明確に示されていない限り、その用語は複数形をも同様に含む。"