第1端子、第2端子および制御端子を有し、前記第1端子が接地された第1トランジスタと、第1端子、第2端子および制御端子を有し、前記制御端子に前記第1トランジスタの第2端子が接続され、前記第1端子が前記第1トランジスタの前記第2端子と高周波的に接続され、前記第2端子に直流電源が接続される第2トランジスタと、前記第1トランジスタの第2端子と前記第2トランジスタの制御端子との間のノードに一端が接続され、他端が前記第2トランジスタの第1端子に接続された第1抵抗と、を具備したことを特徴とする電子回路。前記第1抵抗に一端が接続され、他端が前記第2トランジスタの第1端子に接続された第1分布定数線路を具備することを特徴とする請求項1記載の電子回路。前記第1トランジスタの第2端子に一端が接続され、前記ノードに他端が接続された第2分布定数線路と、前記ノードに一端が接続され、前記第2トランジスタの制御端子に他端が接続された第3分布定数線路と、前記ノードに一端が接続され、前記第2トランジスタの第1端子に他端が接続され、前記第1分布定数線路と直列に接続された第4分布定数線路と、を具備することを特徴とする請求項1または2記載の電子回路。前記第1分布定数線路の電気長は、前記第1トランジスタおよび前記第2トランジスタが増幅する高周波信号の1/4波長より長く、かつ3/4波長より短いことを特徴とする請求項2記載の電子回路。前記第2トランジスタの制御端子の電圧と前記第2トランジスタの第1端子の電圧の位相差が、90度以上かつ270°C度以下であることを特徴とする請求項1記載の電子回路。カレントリユース増幅回路は、電源電圧に対して、複数のトランジスタに直列に接続するため、トランジスタの段数分だけ1段に印加される電圧は低くなる。このため、増幅回路の高出力化のためには、電源電圧を高くしなければならない。本発明は、上記課題に鑑みなされたものであり、高出力動作が可能なカレントリユース電子回路を提供することを目的とする。本発明は、第1端子、第2端子および制御端子を有し、前記第1端子が接地された第1トランジスタと、第1端子、第2端子および制御端子を有し、前記制御端子に前記第1トランジスタの第2端子が接続され、前記第1端子が前記第1トランジスタの前記第2端子と高周波的に接続され、前記第2端子に直流電源が接続される第2トランジスタと、前記第1トランジスタの第2端子と前記第2トランジスタの制御端子との間のノードに一端が接続され、他端が前記第2トランジスタの第1端子に接続された第1抵抗と、を具備したことを特徴とする電子回路である。本発明によれば、高出力動作が可能なカレントリユース電子回路を提供することができる。上記構成において、前記第1抵抗に一端が接続され、他端が前記第2トランジスタの第1端子に接続された第1分布定数線路を具備する構成とすることができる。上記構成において、前記第1トランジスタの第2端子に一端が接続され、前記ノードに他端が接続された第2分布定数線路と、前記ノードに一端が接続され、前記第2トランジスタの制御端子に他端が接続された第3分布定数線路と、前記ノードに一端が接続され、前記第2トランジスタの第1端子に他端が接続され、前記第1分布定数線路と直列に接続された第4分布定数線路と、を具備する構成とすることができる。上記構成において、前記第1分布定数線路の電気長は、前記第1トランジスタおよび前記第2トランジスタが増幅する高周波信号の1/4波長より長く、かつ3/4波長より短い構成とすることができる。上記構成において前記第2トランジスタの制御端子の電圧と前記第2トランジスタの第1端子の電圧の位相差が、90度以上かつ270°C度以下である構成とすることができる。本発明によれば、高出力動作が可能なカレントリユース電子回路を提供することができる。図1は、比較例1に係る電子回路の回路図である。図1に示すように、電子回路101は第1トランジスタT1および第2トランジスタT2を有する2段増幅回路である。第1トランジスタT1および第2トランジスタT2としてFETFieldEffectTransistorを用いた場合を例に説明する。電子回路101の入力端子Tinと第1トランジスタT1のゲートG1制御端子との間には、キャパシタC3が直列に接続されている。キャパシタC3と第1トランジスタT1のゲートG1との間のノードは抵抗R3を介し接地されている。第1トランジスタT1のソースS1第1端子はキャパシタC1と抵抗R2とを介し接地されている。キャパシタC1と抵抗R2とは並列に接続されている。第1トランジスタT1のドレインD1第2端子は分布定数線路L2および分布定数線路L3を直列に介し第2トランジスタT2のゲートG2制御端子に接続されている。第2トランジスタT2のソースS2第1端子はキャパシタC2を介し接地されている。分布定数線路L2と分布定数線路L3との間のノードN1は、分布定数線路L4および抵抗R1を直列に介し、第2トランジスタT2のソースS2とキャパシタC1との間のノードに接続されている。第2トランジスタT2のドレインD2第2端子と出力端子Toutとの間には、キャパシタC4が直列に接続されている。第2トランジスタT2のドレインD2とキャパシタC4との間のノードは、直流電源VDDに接続されている。図2は、比較例1に係る電子回路を直流的にみた回路図である。図2に示すように、キャパシタC1~C4は、直流的には無視できる。分布定数線路L2~L4は、直流的には短絡となる。このため、電源から供給される直流電流は、第2トランジスタT2、抵抗R1、第1トランジスタT1および抵抗R2を介しグランドに流れる。第1トランジスタT1と第2トランジスタT2との大きさ例えばゲート幅がほぼ等しく、抵抗R1と抵抗R2との抵抗値がほぼ等しい場合、第1トランジスタT1と第2トランジスタT2のそれぞれにかかる電圧はほぼ同じになる。例えば、第2トランジスタT2のドレインD2にかかる電圧がVDDの場合、グランドと第1トランジスタT1のドレインD1との間には電圧VDD/2、第1トランジスタT1のドレインD1と第2トランジスタT2のドレインD2との間には電圧VDD/2が印加される。直流電源VDDの電圧が5Vの場合、電圧VDD/2は約2.5Vとなる。以下の説明では、直流電源VDDの電圧を5V、第1トランジスタT1および第2トランジスタT2による電圧降下をそれぞれ約2.3V、抵抗R1およびR2による電圧降下を約0.2Vとして説明する。これらの数値は例であり、当然のことながらこの数値に限られない。図3aから図3fは、比較例1の各トランジスタの各端子における電圧信号の変化を示す模式図である。横軸は時間、縦軸は電圧を示している。図3aに示すように、第1トランジスタT1のゲートG1には、-0.2Vを基準とした高周波信号である電圧Vg1が入力されている。図3bに示すように、第1トランジスタT1のソースS1の電圧Vs1は、抵抗R2の電圧降下に相当する0.2Vである。第1トランジスタT1のドレインD1には、抵抗R2と第1トランジスタT1とによる電圧降下に相当する2.5Vがバイアスされている。したがって、図3cに示すように、第1トランジスタT1のドレイン電圧Vd1は、2.5Vを基準として、第1トランジスタT1が増幅した高周波信号が重畳された値になる。図3dに示すように、第2トランジスタT2のゲートG2の電圧Vg2には、位相変化はあるものの、実質的に図3cと同じ信号が入力される。図3eに示すように、第2トランジスタT2のソースS2の電圧Vs2は、直流電圧が抵抗R2と第1トランジスタT1と抵抗R1とによる電圧降下に相当する2.7Vである。高周波信号はキャパシタC2により接地されるため、第2トランジスタT2のソースS2には高周波信号は重畳されていない。第2トランジスタT2のドレインD2の電圧Vd2は、5Vの電源電圧VDDが印加されている。したがって、図3fに示すように、電圧Vd2には5Vの直流電圧に、第2トランジスタT2が増幅した高周波信号が重畳されている。比較例1に係る電子回路101の出力電力は、第2トランジスタT2のソース-ドレイン電圧Vds2が大きいほど大きくなる。ここで、第2トランジスタT2のソース-ドレイン電圧Vds2は、電圧Vd2-Vs2である。比較例1に係る電子回路101において、入力信号の電力を大きくしても出力信号の電力は予想ほど大きくならないことがわかった。この原因は、以下のように考えられる。図1において、入力信号が大きくなると、第1トランジスタT1において増幅された高周波信号が第2トランジスタT2のゲートG2に入力する図1の矢印10。このため、第2トランジスタT2は、第1トランジスタT1よりドレイン電流を流そうとする。しかし、カレントリユース増幅回路においては、第1トランジスタT1と第2トランジスタT2とを流れるドレイン電流は一定に維持される。このため、第2トランジスタT2のソースS2の電圧Vs2が上昇する。図4は、第2トランジスタT2のドレインD2の電圧Vd2を示す模式図である。5Vの直流電圧に、第2トランジスタT2により増幅された高周波信号が重畳されている。第2トランジスタT2のソースS2の電圧Vs2が図3eの2.7Vから上昇し、電圧Vs2 ́となる。これにより、高周波信号の低電圧側がソース電圧Vs2 ́により制限されてしまう。第2トランジスタT2のドレイン-ソース電圧Vds2は、電圧Vd2-Vs2である。Vs2が2.7Vより高いVs2 ́となるため、ドレイン-ソース電圧Vds2が制限されてしまう。これにより、高周波信号の振幅が制限されてしまう。よって、入力信号の電力が大きくなっても出力信号の電力は大きくならない。以下に、上記課題を解決する実施例1について説明する。図5は、実施例1に係る電子回路の回路図である。図5に示すように、実施例1に係る電子回路100においては、キャパシタC2が設けられていない。抵抗R1と第2トランジスタT2のソースS2との間に分布定数線路L1が設けられている。その他の接続関係は比較例1の図1と同じであり説明を省略する。実施例1においては、キャパシタC2が設けられていないため、第2トランジスタT2のソースS2は、高周波的に接地されていない。すなわち、第2トランジスタT2のソースS2は、第1トランジスタT1のドレインD1と高周波的に接続される。抵抗R1は第2トランジスタT2のゲートG2およびソースS2の電位を設定する。抵抗R2は第1トランジスタT1のソースS1の電位を設定する。分布定数線路L2~L4は第1トランジスタT1と第2トランジスタT2との間のインピーダンスを整合させる。抵抗R1は第1トランジスタT1と第2トランジスタT2との間のインピーダンスを抵抗的に整合させる。抵抗R1は、第2トランジスタT2のゲートG2の電位を定める機能を有する。分布定数線路L1は後述するように、第2トランジスタT2のドレインD2とソースS2との間の位相差を調整する。キャパシタC3およびC4は直流成分カット用キャパシタである。図6aから図6fは、実施例1の各トランジスタの各端子における電圧信号の変化を示す模式図である。横軸は時間、縦軸は電圧を示している。図6aから図6dおよび図6fは図3aから図3dおよび図3fと同じであり説明を省略する。図6eに示すように、第2トランジスタT2のソースS2の電圧Vs2は、ソースS2が高周波的に接地されていないため、高周波信号が重畳されている。次に、第2トランジスタT2のソース電圧Vs2とドレイン電圧Vd2との位相差について検討する。図7aおよび図7bは、電圧Vd2およびVs2を示す模式図であり、図7cおよび図7dは、第2トランジスタT2のソースドレイン間電圧Vds2を示す模式図である。図7aおよび図7cは、電圧Vd2とVs2が逆位相の場合であり、図7bおよび図7dは、電圧Vd2とVs2が同位相の場合である。図7aおよび図7bにおいて、第2トランジスタT2のドレイン電圧Vd2実線は、5Vの電源電圧VDDに第2トランジスタT2の出力が重畳されたものである。また、第2トランジスタT2のソース電圧Vs2破線は、2.7Vを基準にして、高周波信号が重畳されたものである。電圧Vd2と電圧Vs2との差がドレイン-ソース電圧Vds2である。図7aにおいて、電圧Vd2実線と電圧Vs2破線とは逆位相である。図8bにおいて、電圧Vd2実線と電圧Vs2破線とは同位相である。図7cと図7dに示すように、電圧Vd2と電圧Vs2とが逆位相のときは、同位相の場合に比べ、ドレイン-ソース電圧Vds2が大きくなる。つまり、第2トランジスタT2のドレイン出力は、電圧Vd2と電圧Vs2とが逆位相のとき最大になる。このように、図6の実施例1に係る電子回路においては、電圧Vd2と電圧Vs2の位相が逆位相であることが最も好ましい。なお、電圧Vd2と電圧Vs2との位相を異ならせることで、同位相の場合に比べ、ドレイン-ソース電圧Vds2を大きくできる。つまり、第2トランジスタT2のドレイン出力が大きくなる。さらに電圧Vd2と電圧Vs2との位相差が90度以上かつ270度以下であることが好ましい。さらに、この位相差は、120度以上かつ240度以下がより好ましく、150度以上かつ210度以下がさらに好ましい。これにより、第2トランジスタT2のドレイン出力を大きくできる。図7aから図7dに示すように、電圧Vd2と電圧Vs2との位相差により、実施例1に係る電子回路の出力電力が異なる。以下、実施例1に係る電子回路のシミュレーションについて説明する。図8は、本シミュレーションに用いた回路である。図8に示すように、キャパシタC3と第1トランジスタT1のゲートG1との間に、分布定数線路L5、L6およびL8が直列に接続されている。分布定数線路L5とL6との間のノードとグランドとの間にキャパシタC5が接続されている。分布定数線路L6とL8との間のノードとグランドとの間に分布定数線路L7と抵抗R3とが直列に接続されている。分布定数線路L5からL8、キャパシタC5および抵抗R3は、ゲートG1に対するゲートバイアス回路および入力端子TinとゲートG1との間のインピーダンス整合回路として機能する。第1トランジスタT1のソースS1と抵抗R2およびキャパシタC2との間には、ソースS1とグランドとの間の整合をとるための分布定数線路L9が接続されている。第2トランジスタT2とキャパシタC4との間には、分布定数線路L10、L12およびL13が直列に接続されている。分布定数線路L10とL12との間のノードと直流電源VDDとの間には、分布定数線路L11が直列に接続されている。直流電源VDDとグランドとの間には、キャパシタC6が接続されている。分布定数線路L12とL13との間には、オープンスタブL14が接続されている。分布定数線路L10からL14は、ドレインD2に対するドレインバイアス回路およびドレインD2と出力端子Toutとの間のインピーダンス整合回路として機能する。キャパシタC6は直流電圧VDDに対するフィルタである。表1は、シミュレーションに用いた各値を示す表である。なお、図8の各分布定数線路は、マイクロストリップ線路とした。この分布定数線路は、GaAs基板上にポリイミドからなる誘電体が設けられ、誘電体上に金属からなるグランド面が設けられ、該誘電体の中に金属からなる線路導体を設けることにより形成される。表1に、分布定数線路の長さLと幅Wを示している。誘電体の膜厚は8μmのとした。キャパシタおよび抵抗については、表1にそれぞれ容量値および抵抗値を示している。第1トランジスタT1および第2トランジスタT2は、HEMTHighElectronMobilityTransistorを用い、表1にはゲート幅を示している。さらに、表1には電源電圧の電圧値を示している。シミュレーションに用いた高周波信号の周波数は18GHzとしている。図9aおよび図9bは、実施例1に係る電子回路のシミュレーション結果を示す図である。図9aは、時間に対する電圧Vs2およびVd2、図9bは、時間に対する電圧Vds2を示す図である。シミュレーションは、分布定数線路L1の長さを電子回路100が増幅する高周波信号このシミュレーションでは18GHzの波長λの1/2に対応する4mmとしている。図9aに示すように、入力電力Pinを-12dBm、-6dBm、0dBmおよび6dBmと増加させても、電圧Vs2は高くなっていかない。電圧Vd2の振幅は入力電力Pinの増加に伴い増加する。図9bに示すように、電圧Vds2は、入力電力Pinが増加にともない増加する。図10aおよび図10bは、比較例1に係る同様の電子回路のシミュレーション結果を示す図である。図10aは、時間に対する電圧Vs2およびVd2、図10bは、時間に対する電圧Vds2を示す図である。本シミュレーションは、上記実施例1の図8の回路において、第2トランジスタT2のソースS2に比較例1の回路におけるキャパシタC2を設け、図8の分布定数線路L1を除去したものにおいて実施した。キャパシタC2の容量値を3pFとした。その他の条件は実施例1のシミュレーションと同じである。図10aのように、入力電力を-12dBm、-6dBm、0dBmおよび6dBmと増加させると、電圧Vs2は高くなっていく。しかし、図9aの場合に比べて、入力電力Pinの増加にともなう電圧Vds2の増大率は小さい。これは、図10aに示すように、入力電力の増加にともない、電圧Vs2が高くなるためである。これにより、比較例1においては、図10bに示すように、入力電力の増加に対し、出力電力を、図9bの実施例1ほど大きくできない。以上のように、図10bの比較例1に比べ、図9bの実施例1においては、入力電力の増加に対し電圧Vds2を大きくできる。これにより、実施例1においては、入力電力の増加にともない、出力電力を大きくできる。図11aは、分布定数線路L1の長さを変化させたときの時間に対する電圧Vds2を示す図である。電子回路100に入力した入力電力は12dBmであり、これは出力電力が飽和する電力である。分布定数線路L1の長さL1が、2mm、4mm、6mmおよび8mmは、それぞれ1/4λ、2/4λ、3/4λおよびλに対応する。なお、λは電子回路100が増幅する高周波信号の波長である。図11aに示すように、分布定数線路L1の長さL1により、電圧Vds2が変化する。図11bは、分布定数線路L1の長さL1を高周波信号の波長λで規格化し、実施例1に係る電子回路の飽和電力Psatを示した図である。実線は、実施例1に係る電子回路100に対応する。破線は比較例1に係る電子回路101に対応する。なお、比較例1には分布定数線路L1を設けていないため、飽和電力Psatを直線で示した。実施例1においては、入力電力は12dBmであり、比較例1においては、入力電力は6dBmである。図11bに示すように、飽和電力Psatは、分布定数線路L1の長さL1に依存する。分布定数線路L1の長さL1が1/4λから3/4λのとき、飽和電力Psatが大きくなる。これは、分布定数線路L1の長さが1/4λから3/4λのとき、第2トランジスタT2のドレインD2の電圧Vd2とソースS2の位相差をほぼ逆位相とできるためである。なお、第2トランジスタT2のドレインD2の電圧Vd2とソースS2の電圧Vs2との位相差は、第2トランジスタT2のゲートG2とソースS2との間の位相差で定まる。よって、電圧Vd2とVs2との位相差には、分布定数線路L1以外に、分布定数線路L3およびL4の電気長も影響する。しかし、分布定数線路L3およびL4はインピーダンス整合のためのものであり、電気長は高周波信号の波長に比べ非常に小さい。よって、分布定数線路L1の電気長によって、第2トランジスタT2のドレインD2の電圧Vd2とソースS2の電圧Vs2との位相差がほぼ定まる。図12は、実施例1に係る電子回路における入力電力に対する出力電力を示す図である。図12において、分布定数線路L1の長さL1を0.2mm、2.2mm、4.2mmおよび6.2mmと変えて入力電力Pinに対する出力電力Poutをシミュレーションしている。図12に示すように、分布定数線路L1の長さL1が1/2λに近い4.2mmの場合、ゲインが最も大きくなっており、出力電力Poutも大きくなっている。実施例1によれば、分布定数線路L1第1分布定数線路は、第1トランジスタT1のドレインD2と第2トランジスタT2のゲートG2との間のノードN1に一端が接続され、他端が第2トランジスタT2のソースS2に接続されている。抵抗R1第1抵抗は、ノードN1と第2トランジスタのソースS2との間に、分布定数線路L1と直列に接続されている。分布定数線路L1第1分布定数線路の電気長は、第1トランジスタT1および第2トランジスタT2が増幅する高周波信号の1/4波長より長く3/4波長より短い。これにより、図11bに示すように、出力電力を大きくすることができる。分布定数線路L1の電気長は、高周波信号の0.3波長より長く0.7波長より短いことが好ましく、0.35波長より長く、0.65波長より短いことがより好ましい。なお、抵抗R1は、第2トランジスタT2のゲートG2の電位を定める機能を有し、分布定数線路L1はゲートG2とソースS2との位相差を設ける機能を有する。このため、抵抗R1が分布定数線路L1とソースS2との間に接続されていてもよい。本実施例は第1トランジスタT1のドレインD1と第2トランジスタT2のソースS2との間を高周波的に接続する構成を採用することで、第2トランジスタT2のソース電位に第1トランジスタT1のドレインD1の出力が重畳される効果を発揮するものである。すなわち、分布定数線路L1を設けない場合であっても、第1トランジスタT1のドレインD1と第2トランジスタT2のソースS2との間に介在するエレメントによる位相変化量が適切であれば、上記位相関係を実現することも可能である。また、抵抗R2第2抵抗は、第1トランジスタT1のソースS1に一端が接続され、他端が接地されている。キャパシタC1は、第1トランジスタT1のソースS1に一端が接続され、他端が接地され、抵抗R2と並列に接続されている。これにより、第1トランジスタT1のソースS1を直流的かつ高周波的に接地し、かつ、第1トランジスタT1のソースS1の電位を定めることができる。抵抗R2の抵抗値を抵抗R1と同じとし、第1トランジスタT1と第2トランジスタT2の大きさを同じとする例えば、ゲート幅を同じとすることが好ましい。これにより、第1トランジスタT1と第2トランジスタT2にかかる電圧を同じとすることができる。さらに、分布定数線路L2第2分布定数線路は、第1トランジスタT1のドレインD2に一端が接続され、ノードN1に他端が接続されている。分布定数線路L3第3分布定数線路は、ノードN1に一端が接続され、第2トランジスタT2のゲートG2に他端が接続されている。分布定数線路L2とL3を設けることにより、第1トランジスタT1と第2トランジスタT2との間のインピーダンスを整合させることができる。さらに、分布定数線路L4第4分布定数線路は、ノードN1に一端が接続され、第2トランジスタT2のソースS2に他端が接続され、分布定数線路L1と直列に接続されている。分布定数線路L4は設けられていなくともよいが、分布定数線路L4を設けることにより、第1トランジスタT1と第2トランジスタT2との間のインピーダンスをより整合させることができる。また分布定数線路L1の機能を分布定数線路L4に代替することもできる。実施例1において、第1トランジスタT1および第2トランジスタT2としてFETの例を説明したが、第1トランジスタT1および第2トランジスタT2はバイポーラトランジスタでもよい。この場合、エミッタが第1端子、コレクタが第2端子、ベースが制御端子に対応する。また、分布定数線路は、ショートスタブ等のインダクタタンス素子でもよい。さらに、分布定数線路として、コプレーナ線路等を用いてもよい。以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形変更が可能である。