"伝送信号が入力及び出力される一対の入出力端子と所定の高電位レベルと所定の低電位レベルとの2つの電位レベルを有するスイッチ制御信号が入力される第1の制御端子とを備え、一方の前記入出力端子に対する前記第1の制御端子の電位に応じてオン又はオフするようMOSトランジスタを用いて構成された第1のアナログスイッチと、前記スイッチ制御信号を前記第1のアナログスイッチの第1の制御端子へ伝達する制御信号経路上に設けられ、前記制御信号経路の電位に対するその第2の制御端子の電位に応じてオン又はオフするようMOSトランジスタを用いて構成された第2のアナログスイッチと、前記第1のアナログスイッチが、前記第1の制御端子の電位が前記一方の入出力端子の電位を第1の閾値電圧分下回らない場合にオフするよう構成されているか又は前記第1のアナログスイッチが、前記第1の制御端子の電位が前記一方の入出力端子の電位を前記第1の閾値電圧分上回らない場合にオフするよう構成されているかに応じて前記伝送信号の電位が前記所定の高電位レベルを第2の閾値電圧分上回る場合又は前記伝送信号の電位が前記所定の低電位レベルを前記第2の閾値電圧分下回る場合にオンして、前記第1のアナログスイッチの前記一方の入出力端子と前記第1の制御端子とを短絡するようMOSトランジスタを用いて構成された第3のアナログスイッチと、を備え、前記第2のアナログスイッチは、少なくとも前記第3のアナログスイッチが前記第1のアナログスイッチの前記一方の入出力端子と前記第1の制御端子とを短絡する場合に、前記伝送信号の電位が前記第2の制御端子に印加されてオフするよう構成されている、アナログスイッチ回路。前記伝送信号が入力及び出力される第1及び第2の入出力端子と前記所定の高電位レベルと前記所定の低電位レベルとの2つの電位レベルを有する第1のスイッチ制御信号が入力される前記第1の制御端子とを備え、前記第1の制御端子の電位が前記第1の入出力端子の電位を前記第1の閾値電圧分下回るか否かに応じてオン又はオフして前記伝送信号を通過させ又は阻止するようP型MOSトランジスタを用いて構成された前記第1のアナログスイッチと、前記第1のスイッチ制御信号を前記第1のアナログスイッチの第1の制御端子へ伝達する前記制御信号経路上に設けられ、前記第2の制御端子としてのそのゲート端子の電位に応じてオン又はオフして前記所定の高電位レベルの第1のスイッチ制御信号を通過させ又は阻止するP型MOSトランジスタと、当該P型MOSトランジスタに並列に接続され、前記第2の制御端子としてのそのゲート端子の電位に応じてオン又はオフして前記所定の低電位レベルの第1のスイッチ制御信号を通過させ又は阻止するN型MOSトランジスタとを備える前記第2のアナログスイッチと、前記所定の高電位レベルと前記所定の低電位レベルとの2つの電位レベルを有する第2のスイッチ制御信号と前記第1のアナログスイッチの前記第1の入出力端子に入力又は出力される伝送信号とが入力され、前記第2のスイッチ制御信号の前記所定の高電位レベルの期間及び前記所定の低電位レベルの期間にそれぞれ前記所定の低電位レベル及び前記入力される伝送信号の電位レベルとなるPMOSゲート信号を前記第2のアナログスイッチのP型MOSトランジスタのゲート端子に出力し、前記第2のスイッチ制御信号に相当するNMOSゲート信号を前記第2のアナログスイッチのN型MOSトランジスタのゲート端子に出力する前記ゲート信号生成回路と、前記第1のアナログスイッチの前記第1の入出力端子及び前記第1の制御端子にそれぞれ接続された第3及び第4の入出力端子と前記所定の高電位レベルと前記所定の低電位レベルとの2つの電位レベルを有する第3のスイッチ制御信号が入力される第3の制御端子とを備え、前記第1のアナログスイッチの前記第1の入出力端子に接続された前記第3の入出力端子の電位が前記第3の制御端子の電位を前記第2の閾値電圧分上回るか否かに応じてオン又はオフして前記第1のアナログスイッチの前記第1の入出力端子と前記第1の制御端子とを短絡又は遮断するようP型MOSトランジスタを用いて構成された前記第3のアナログスイッチと、前記第1のスイッチ制御信号、前記第2のスイッチ制御信号、及び前記第3のスイッチ制御信号を、それぞれ、前記制御信号経路、前記ゲート信号生成回路、及び前記第3のアナログスイッチの前記第3の制御端子出力し、且つ、少なくとも前記伝送信号の電位が前記所定の高電位より高い場合に、前記所定の低電位レベルとなる第2のスイッチ制御信号と前記所定の高電位レベルとなる第3のスイッチ制御信号とを出力するよう構成されたスイッチ制御回路と、を備える、請求項1に記載のアナログスイッチ回路。前記第1のアナログスイッチは、互いに直列に接続された2つのP型MOSトランジスタの一方のトランジスタの主端子と他方のトランジスタの主端子とがそれぞれ前記第1の入出力端子と前記第2の入出力端子とを構成し、且つ、前記2つのP型MOSトランジスタのゲート端子が互いに接続されて前記第1の制御端子を構成するよう構成されており、前記第3のアナログスイッチは、互いに直列に接続された2つのP型MOSトランジスタの一方のトランジスタの主端子と他方のトランジスタの主端子とがそれぞれ前記第3の入出力端子と前記第4の入出力端子とを構成し、且つ、前記2つのP型MOSトランジスタのゲート端子が互いに接続されて前記第3の制御端子を構成するよう構成されており、前記ゲート信号生成回路は、互いに直列に接続された一対のP型MOSトランジスタ及びN型MOSトランジスタを備え、前記一対のP型MOSトランジスタ及びN型MOSトランジスタのそれぞれの主端子がそれぞれ前記第1のアナログスイッチの前記第1の入出力端子及び前記所定の低電位レベルの電位を与える低位電源に接続され、前記一対のP型MOSトランジスタ及びN型MOSトランジスタのそれぞれのゲート端子が互いに接続され、この互いに接続されたゲート端子に前記第2のスイッチ制御信号が入力され、この互いに接続されたゲート端子の電位が前記NMOSゲート信号として出力され、前記一対のP型MOSトランジスタ及びN型MOSトランジスタの互いの接続点の電位が前記PMOSゲート信号として出力されるよう構成されており、前記第1のアナログスイッチ及び前記第3のアナログスイッチの前記2つのP型MOSトランジスタは、それぞれの寄生ダイオードの順方向が互いに反対方向を向くようにそれぞれの主端子とそれぞれのウェル端子とが接続されて構成されており、前記第2のアナログスイッチの前記P型MOSトランジスタ及び前記N型MOSトランジスタは、それぞれの寄生ダイオードの順方向が前記制御信号経路における前記第1のアナログスイッチの前記第1の制御端子に向かう方向となるようにそれぞれの主端子とそれぞれのウェル端子とが接続されて構成されており、且つ、前記ゲート信号生成回路の前記一対のP型MOSトランジスタ及び前記N型MOSトランジスタは、それぞれの寄生ダイオードの順方向が前記低位電源から前記第1のアナログスイッチの前記第1の入出力端子に向かう方向となるようにそれぞれの主端子とそれぞれのウェル端子とが接続されて構成されている、請求項2に記載のアナログスイッチ回路。前記第1のアナログスイッチは、互いに並列に接続されたP型MOSトランジスタ及びN型MOSトランジスタのそれぞれの一方の主端子とそれぞれの他方の主端子とがそれぞれ前記第1の入出力端子と前記第2の入出力端子とを構成し、且つ、このP型MOSトランジスタのゲート端子が前記第1の制御端子を構成し、且つ、このN型MOSトランジスタのゲート端子に前記第1のスイッチ制御信号が反転されてなる制御信号が入力されるよう構成されている、請求項2に記載のアナログスイッチ回路。前記第1のアナログスイッチは、互いに直列に接続された2つのP型MOSトランジスタと互いに直列に接続された2つのN型MOSトランジスタとが互いに並列に接続され、前記2つのP型MOSトランジスタ及び前記2つのN型MOSトランジスタの一方のトランジスタの主端子と他方のトランジスタの主端子とがそれぞれ前記第1の入出力端子と前記第2の入出力端子とを構成し、前記2つのP型MOSトランジスタのゲート端子が互いに接続されて前記第1の制御端子を構成し、且つ前記2つのN型MOSトランジスタのゲート端子に前記第1のスイッチ制御信号が反転されてなる制御信号が入力されるよう構成されており、前記第3のアナログスイッチは、互いに直列に接続された2つのP型MOSトランジスタの一方のトランジスタの主端子と他方のトランジスタの主端子とがそれぞれ前記第3の入出力端子と前記第4の入出力端子とを構成し、且つ、前記2つのP型MOSトランジスタのゲート端子が互いに接続されて前記第3の制御端子を構成するよう構成されており、前記ゲート信号生成回路は、互いに直列に接続された一対のP型MOSトランジスタ及びN型MOSトランジスタを備え、前記一対のP型MOSトランジスタ及びN型MOSトランジスタのそれぞれの主端子がそれぞれ前記第1のアナログスイッチの前記第1の入出力端子及び前記所定の低電位レベルの電位を与える低位電源に接続され、前記一対のP型MOSトランジスタ及びN型MOSトランジスタのそれぞれのゲート端子が互いに接続され、この互いに接続されたゲート端子に前記第2のスイッチ制御信号が入力され、この互いに接続されたゲート端子の電位が前記NMOSゲート信号として出力され、前記一対のP型MOSトランジスタ及びN型MOSトランジスタの互いの接続点の電位が前記PMOSゲート信号として出力されるよう構成されており、前記第1のアナログスイッチの2つのP型MOSトランジスタ及び前記2つのN型MOSトランジスタ並びに前記第3のアナログスイッチの前記2つのP型MOSトランジスタは、それぞれの寄生ダイオードの順方向が互いに反対方向を向くようにそれぞれの主端子とそれぞれのウェル端子とが接続されて構成されており、前記第2のアナログスイッチの前記P型MOSトランジスタ及び前記N型MOSトランジスタは、それぞれの寄生ダイオードの順方向が前記制御信号経路における前記第1のアナログスイッチの前記第1の制御端子に向かう方向となるようにそれぞれの主端子とそれぞれのウェル端子とが接続されて構成されており、且つ、前記ゲート信号生成回路の前記一対のP型MOSトランジスタ及び前記N型MOSトランジスタは、それぞれの寄生ダイオードの順方向が前記低位電源から前記第1のアナログスイッチの前記第1の入出力端子に向かう方向となるようにそれぞれの主端子とそれぞれのウェル端子とが接続されて構成されている、請求項2に記載のアナログスイッチ回路。前記伝送信号が入力及び出力される第1及び第2の入出力端子と前記所定の高電位レベルと前記所定の低電位レベルとの2つの電位レベルを有する第1のスイッチ制御信号が入力される前記第1の制御端子とを備え、前記第1の制御端子の電位が前記第1の入出力端子の電位を前記第1の閾値電圧分上回るか否かに応じてオン又はオフして前記伝送信号を通過させ又は阻止するようN型MOSトランジスタを用いて構成された前記第1のアナログスイッチと、前記第1のスイッチ制御信号を前記第1のアナログスイッチの第1の制御端子へ伝達する前記制御信号経路上に設けられ、前記第2の制御端子としてのそのゲート端子の電位に応じてオン又はオフして前記所定の高電位レベルの第1のスイッチ制御信号を通過させ又は阻止するP型MOSトランジスタと、当該P型MOSトランジスタに並列に接続され、前記第2の制御端子としてのそのゲート端子の電位に応じてオン又はオフして前記所定の低電位レベルの第1のスイッチ制御信号を通過させ又は阻止するN型MOSトランジスタとを備える前記第2のアナログスイッチと、前記所定の高電位レベルと前記所定の低電位レベルとの2つの電位レベルを有する第2のスイッチ制御信号と前記第1のアナログスイッチの前記第1の入出力端子に入力又は出力される伝送信号とが入力され、前記第2のスイッチ制御信号の前記所定の高電位レベルの期間及び前記所定の低電位レベルの期間にそれぞれ前記入力される伝送信号の電位レベル及び前記所定の高電位レベルとなるNMOSゲート信号を前記第2のアナログスイッチのN型MOSトランジスタのゲート端子に出力し、前記第2のスイッチ制御信号に相当するPMOSゲート信号を前記第2のアナログスイッチのP型MOSトランジスタのゲート端子に出力する前記ゲート信号生成回路と、前記第1のアナログスイッチの前記第1の入出力端子及び前記第1の制御端子にそれぞれ接続された第3及び第4の入出力端子と前記所定の高電位レベルと前記所定の低電位レベルとの2つの電位レベルを有する第3のスイッチ制御信号が入力される第3の制御端子とを備え、前記第1のアナログスイッチの前記第1の入出力端子に接続された前記第3の入出力端子の電位が前記第3の制御端子の電位を前記第2の閾値電圧分下回るか否かに応じてオン又はオフして前記第1のアナログスイッチの前記第1の入出力端子と前記第1の制御端子とを短絡又は遮断するようN型MOSトランジスタを用いて構成された前記第3のアナログスイッチと、前記第1のスイッチ制御信号、前記第2のスイッチ制御信号、及び前記第3のスイッチ制御信号を、それぞれ、前記制御信号経路、前記ゲート信号生成回路、及び前記第3のアナログスイッチの前記第3の制御端子出力し、且つ、少なくとも前記伝送信号の電位が前記所定の高電位より低い場合に、前記所定の高電位レベルとなる第2のスイッチ制御信号と前記所定の低電位レベルとなる第3のスイッチ制御信号とを出力するよう構成されたスイッチ制御回路と、を備える、請求項1に記載のアナログスイッチ回路。前記第1のアナログスイッチは、互いに直列に接続された2つのN型MOSトランジスタの一方のトランジスタの主端子と他方のトランジスタの主端子とがそれぞれ前記第1の入出力端子と前記第2の入出力端子とを構成し、且つ、前記2つのN型MOSトランジスタのゲート端子が互いに接続されて前記第1の制御端子を構成するよう構成されており、前記第3のアナログスイッチは、互いに直列に接続された2つのN型MOSトランジスタの一方のトランジスタの主端子と他方のトランジスタの主端子とがそれぞれ前記第3の入出力端子と前記第4の入出力端子とを構成し、且つ、前記2つのN型MOSトランジスタのゲート端子が互いに接続されて前記第3の制御端子を構成するよう構成されており、前記ゲート信号生成回路は、互いに直列に接続された一対のP型MOSトランジスタ及びN型MOSトランジスタを備え、前記一対のP型MOSトランジスタ及びN型MOSトランジスタのそれぞれの主端子がそれぞれ前記所定の高電位レベルの電位を与える高位電源及び前記第1のアナログスイッチの前記第1の入出力端子に接続され、前記一対のP型MOSトランジスタ及びN型MOSトランジスタのそれぞれのゲート端子が互いに接続され、この互いに接続されたゲート端子に前記第2のスイッチ制御信号が入力され、この互いに接続されたゲート端子の電位が前記PMOSゲート信号として出力され、前記一対のP型MOSトランジスタ及びN型MOSトランジスタの互いの接続点の電位が前記NMOSゲート信号として出力されるよう構成されており、前記第1のアナログスイッチ及び前記第3のアナログスイッチの前記2つのN型MOSトランジスタは、それぞれの寄生ダイオードの順方向が互いに反対方向を向くようにそれぞれの主端子とそれぞれのウェル端子とが接続されて構成されており、前記第2のアナログスイッチの前記P型MOSトランジスタ及び前記N型MOSトランジスタは、それぞれの寄生ダイオードの順方向が前記制御信号経路における前記第1のアナログスイッチの前記第1の制御端子と反対側に向かう方向となるようにそれぞれの主端子とそれぞれのウェル端子とが接続されて構成されており、且つ、前記ゲート信号生成回路の前記一対のP型MOSトランジスタ及び前記N型MOSトランジスタは、それぞれの寄生ダイオードの順方向が前記第1のアナログスイッチの前記第1の入出力端子から前記高位電源に向かう方向となるようにそれぞれの主端子とそれぞれのウェル端子とが接続されて構成されている、請求項6に記載のアナログスイッチ回路。前記第1のアナログスイッチは、互いに並列に接続されたP型MOSトランジスタ及びN型MOSトランジスタのそれぞれの一方の主端子とそれぞれの他方の主端子とがそれぞれ前記第1の入出力端子と前記第2の入出力端子とを構成し、且つ、このN型MOSトランジスタのゲート端子が前記第1の制御端子を構成し、且つ、このP型MOSトランジスタのゲート端子に前記第1のスイッチ制御信号が反転されてなる制御信号が入力されるよう構成されている、請求項6に記載のアナログスイッチ回路。前記第1のアナログスイッチは、互いに直列に接続された2つのP型MOSトランジスタと互いに直列に接続された2つのN型MOSトランジスタとが互いに並列に接続され、前記2つのP型MOSトランジスタ及び前記2つのN型MOSトランジスタの一方のトランジスタの主端子と他方のトランジスタの主端子とがそれぞれ前記第1の入出力端子と前記第2の入出力端子とを構成し、前記2つのN型MOSトランジスタのゲート端子が互いに接続されて前記第1の制御端子を構成し、且つ前記2つのP型MOSトランジスタのゲート端子に前記第1のスイッチ制御信号が反転されてなる制御信号が入力されるよう構成されており、前記第3のアナログスイッチは、互いに直列に接続された2つのN型MOSトランジスタの一方のトランジスタの主端子と他方のトランジスタの主端子とがそれぞれ前記第3の入出力端子と前記第4の入出力端子とを構成し、且つ、前記2つのN型MOSトランジスタのゲート端子が互いに接続されて前記第3の制御端子を構成するよう構成されており、前記ゲート信号生成回路は、互いに直列に接続された一対のP型MOSトランジスタ及びN型MOSトランジスタを備え、前記一対のP型MOSトランジスタ及びN型MOSトランジスタのそれぞれの主端子がそれぞれ前記所定の高電位レベルの電位を与える高位電源及び前記第1のアナログスイッチの前記第1の入出力端子に接続され、前記一対のP型MOSトランジスタ及びN型MOSトランジスタのそれぞれのゲート端子が互いに接続され、この互いに接続されたゲート端子に前記第2のスイッチ制御信号が入力され、この互いに接続されたゲート端子の電位が前記PMOSゲート信号として出力され、前記一対のP型MOSトランジスタ及びN型MOSトランジスタの互いの接続点の電位が前記NMOSゲート信号として出力されるよう構成されており、前記第1のアナログスイッチの前記2つのN型MOSトランジスタ及び前記2つのP型MOSトランジスタ並びに前記第3のアナログスイッチの前記2つのN型MOSトランジスタは、それぞれの寄生ダイオードの順方向が互いに反対方向を向くようにそれぞれの主端子とそれぞれのウェル端子とが接続されて構成されており、前記第2のアナログスイッチの前記P型MOSトランジスタ及び前記N型MOSトランジスタは、それぞれの寄生ダイオードの順方向が前記制御信号経路における前記第1のアナログスイッチの前記第1の制御端子と反対側に向かう方向となるようにそれぞれの主端子とそれぞれのウェル端子とが接続されて構成されており、且つ、前記ゲート信号生成回路の前記一対のP型MOSトランジスタ及び前記N型MOSトランジスタは、それぞれの寄生ダイオードの順方向が前記第1のアナログスイッチの前記第1の入出力端子から前記高位電源に向かう方向となるようにそれぞれの主端子とそれぞれのウェル端子とが接続されて構成されている、請求項6に記載のアナログスイッチ回路。しかしながら、この従来のアナログスイッチ回路では、入力信号端子Aの電位が高位電源の電位より高い状態となった場合、第1のアナログスイッチ31のP型MOSトランジスタのゲート端子の電位ASW1Pが高電位電源の電位以上となるため、入力信号端子Aを電流の供給源として、第3のアナログスイッチ33を通り、第2のアナログスイッチ32から前段のインバータへ電流がリークする。この電流リークは第2のアナログスイッチ32のP型MOSトランジスタの主端子の電位が閾値電圧以上、ゲート端子の電位を上回ると顕著に現れる。この電流リークにより第1のアナログスイッチ31のP型MOSトランジスタのゲート端子の電位ASW1Pが電流リーク量と第3のアナログスイッチ33のオン抵抗との積に相当する電圧分低下し、この低下した電圧が第1のアナログスイッチ31のP型MOSトランジスタの閾値電圧以上となると第1のアナログスイッチ31のP型MOSトランジスタがオンする。あるいは電流リークが発生し、入力信号端子Aを出力信号端子Bに対し遮断できなくなるという問題がある。この問題は、低閾値のMOSトランジスタを用いると特に深刻になる。本発明は上記課題を解決するためになされたもので、高位電源の電位より高い又は低位電源の電位より低い伝送信号を、MOSトランジスタを用いたアナログスイッチにより好適に阻止可能なアナログスイッチ回路を提供することを目的とする。上記課題を解決するために、本発明のある形態に係るアナログスイッチ回路は、伝送信号が入力及び出力される一対の入出力端子と所定の高電位レベルと所定の低電位レベルとの2つの電位レベルを有するスイッチ制御信号が入力される第1の制御端子とを備え、一方の前記入出力端子に対する前記第1の制御端子の電位に応じてオン又はオフするようMOSトランジスタを用いて構成された第1のアナログスイッチと、前記スイッチ制御信号を前記第1のアナログスイッチの第1の制御端子へ伝達する制御信号経路上に設けられ、前記制御信号経路の電位に対するその第2の制御端子の電位に応じてオン又はオフするようMOSトランジスタを用いて構成された第2のアナログスイッチと、前記第1のアナログスイッチが、前記第1の制御端子の電位が前記一方の入出力端子の電位を第1の閾値電圧分下回らない場合にオフするよう構成されているか又は前記第1のアナログスイッチが、前記第1の制御端子の電位が前記一方の入出力端子の電位を前記第1の閾値電圧分上回らない場合にオフするよう構成されているかに応じて前記伝送信号の電位が前記所定の高電位レベルを第2の閾値電圧分上回る場合又は前記伝送信号の電位が前記所定の低電位レベルを前記第2の閾値電圧分下回る場合にオンして、前記第1のアナログスイッチの前記一方の入出力端子と前記第1の制御端子とを短絡するようMOSトランジスタを用いて構成された第3のアナログスイッチと、を備え、前記第2のアナログスイッチは、少なくとも前記第3のアナログスイッチが前記第1のアナログスイッチの前記一方の入出力端子と前記第1の制御端子とを短絡する場合に、前記伝送信号の電位が前記第2の制御端子に印加されてオフするよう構成されている。前記伝送信号が入力及び出力される第1及び第2の入出力端子と前記所定の高電位レベルと前記所定の低電位レベルとの2つの電位レベルを有する第1のスイッチ制御信号が入力される前記第1の制御端子とを備え、前記第1の制御端子の電位が前記第1の入出力端子の電位を前記第1の閾値電圧分下回るか否かに応じてオン又はオフして前記伝送信号を通過させ又は阻止するようP型MOSトランジスタを用いて構成された前記第1のアナログスイッチと、前記第1のスイッチ制御信号を前記第1のアナログスイッチの第1の制御端子へ伝達する前記制御信号経路上に設けられ、前記第2の制御端子としてのそのゲート端子の電位に応じてオン又はオフして前記所定の高電位レベルの第1のスイッチ制御信号を通過させ又は阻止するP型MOSトランジスタと、当該P型MOSトランジスタに並列に接続され、前記第2の制御端子としてのそのゲート端子の電位に応じてオン又はオフして前記所定の低電位レベルの第1のスイッチ制御信号を通過させ又は阻止するN型MOSトランジスタとを備える前記第2のアナログスイッチと、前記所定の高電位レベルと前記所定の低電位レベルとの2つの電位レベルを有する第2のスイッチ制御信号と前記第1のアナログスイッチの前記第1の入出力端子に入力又は出力される伝送信号とが入力され、前記第2のスイッチ制御信号の前記所定の高電位レベルの期間及び前記所定の低電位レベルの期間にそれぞれ前記所定の低電位レベル及び前記入力される伝送信号の電位レベルとなるPMOSゲート信号を前記第2のアナログスイッチのP型MOSトランジスタのゲート端子に出力し、前記第2のスイッチ制御信号に相当するNMOSゲート信号を前記第2のアナログスイッチのN型MOSトランジスタのゲート端子に出力する前記ゲート信号生成回路と、前記第1のアナログスイッチの前記第1の入出力端子及び前記第1の制御端子にそれぞれ接続された第3及び第4の入出力端子と前記所定の高電位レベルと前記所定の低電位レベルとの2つの電位レベルを有する第3のスイッチ制御信号が入力される第3の制御端子とを備え、前記第1のアナログスイッチの前記第1の入出力端子に接続された前記第3の入出力端子の電位が前記第3の制御端子の電位を前記第2の閾値電圧分上回るか否かに応じてオン又はオフして前記第1のアナログスイッチの前記第1の入出力端子と前記第1の制御端子とを短絡又は遮断するようP型MOSトランジスタを用いて構成された前記第3のアナログスイッチと、前記第1のスイッチ制御信号、前記第2のスイッチ制御信号、及び前記第3のスイッチ制御信号を、それぞれ、前記制御信号経路、前記ゲート信号生成回路、及び前記第3のアナログスイッチの前記第3の制御端子出力し、且つ、少なくとも前記伝送信号の電位が前記所定の高電位より高い場合に、前記所定の低電位レベルとなる第2のスイッチ制御信号と前記所定の高電位レベルとなる第3のスイッチ制御信号とを出力するよう構成されたスイッチ制御回路と、を備えてもよい。前記第1のアナログスイッチは、互いに直列に接続された2つのP型MOSトランジスタの一方のトランジスタの主端子と他方のトランジスタの主端子とがそれぞれ前記第1の入出力端子と前記第2の入出力端子とを構成し、且つ、前記2つのP型MOSトランジスタのゲート端子が互いに接続されて前記第1の制御端子を構成するよう構成されており、前記第3のアナログスイッチは、互いに直列に接続された2つのP型MOSトランジスタの一方のトランジスタの主端子と他方のトランジスタの主端子とがそれぞれ前記第3の入出力端子と前記第4の入出力端子とを構成し、且つ、前記2つのP型MOSトランジスタのゲート端子が互いに接続されて前記第3の制御端子を構成するよう構成されており、前記ゲート信号生成回路は、互いに直列に接続された一対のP型MOSトランジスタ及びN型MOSトランジスタを備え、前記一対のP型MOSトランジスタ及びN型MOSトランジスタのそれぞれの主端子がそれぞれ前記第1のアナログスイッチの前記第1の入出力端子及び前記所定の低電位レベルの電位を与える低位電源に接続され、前記一対のP型MOSトランジスタ及びN型MOSトランジスタのそれぞれのゲート端子が互いに接続され、この互いに接続されたゲート端子に前記第2のスイッチ制御信号が入力され、この互いに接続されたゲート端子の電位が前記NMOSゲート信号として出力され、前記一対のP型MOSトランジスタ及びN型MOSトランジスタの互いの接続点の電位が前記PMOSゲート信号として出力されるよう構成されており、前記第1のアナログスイッチ及び前記第3のアナログスイッチの前記2つのP型MOSトランジスタは、それぞれの寄生ダイオードの順方向が互いに反対方向を向くようにそれぞれの主端子とそれぞれのウェル端子とが接続されて構成されており、前記第2のアナログスイッチの前記P型MOSトランジスタ及び前記N型MOSトランジスタは、それぞれの寄生ダイオードの順方向が前記制御信号経路における前記第1のアナログスイッチの前記第1の制御端子に向かう方向となるようにそれぞれの主端子とそれぞれのウェル端子とが接続されて構成されており、且つ、前記ゲート信号生成回路の前記一対のP型MOSトランジスタ及び前記N型MOSトランジスタは、それぞれの寄生ダイオードの順方向が前記低位電源から前記第1のアナログスイッチの前記第1の入出力端子に向かう方向となるようにそれぞれの主端子とそれぞれのウェル端子とが接続されて構成されていてもよい。前記第1のアナログスイッチは、互いに並列に接続されたP型MOSトランジスタ及びN型MOSトランジスタのそれぞれの一方の主端子とそれぞれの他方の主端子とがそれぞれ前記第1の入出力端子と前記第2の入出力端子とを構成し、且つ、このP型MOSトランジスタのゲート端子が前記第1の制御端子を構成し、且つ、このN型MOSトランジスタのゲート端子に前記第1のスイッチ制御信号が反転されてなる制御信号が入力されるよう構成されていてもよい。前記第1のアナログスイッチは、互いに直列に接続された2つのP型MOSトランジスタと互いに直列に接続された2つのN型MOSトランジスタとが互いに並列に接続され、前記2つのP型MOSトランジスタ及び前記2つのN型MOSトランジスタの一方のトランジスタの主端子と他方のトランジスタの主端子とがそれぞれ前記第1の入出力端子と前記第2の入出力端子とを構成し、前記2つのP型MOSトランジスタのゲート端子が互いに接続されて前記第1の制御端子を構成し、且つ前記2つのN型MOSトランジスタのゲート端子に前記第1のスイッチ制御信号が反転されてなる制御信号が入力されるよう構成されており、前記第3のアナログスイッチは、互いに直列に接続された2つのP型MOSトランジスタの一方のトランジスタの主端子と他方のトランジスタの主端子とがそれぞれ前記第3の入出力端子と前記第4の入出力端子とを構成し、且つ、前記2つのP型MOSトランジスタのゲート端子が互いに接続されて前記第3の制御端子を構成するよう構成されており、前記ゲート信号生成回路は、互いに直列に接続された一対のP型MOSトランジスタ及びN型MOSトランジスタを備え、前記一対のP型MOSトランジスタ及びN型MOSトランジスタのそれぞれの主端子がそれぞれ前記第1のアナログスイッチの前記第1の入出力端子及び前記所定の低電位レベルの電位を与える低位電源に接続され、前記一対のP型MOSトランジスタ及びN型MOSトランジスタのそれぞれのゲート端子が互いに接続され、この互いに接続されたゲート端子に前記第2のスイッチ制御信号が入力され、この互いに接続されたゲート端子の電位が前記NMOSゲート信号として出力され、前記一対のP型MOSトランジスタ及びN型MOSトランジスタの互いの接続点の電位が前記PMOSゲート信号として出力されるよう構成されており、前記第1のアナログスイッチの2つのP型MOSトランジスタ及び前記2つのN型MOSトランジスタ並びに前記第3のアナログスイッチの前記2つのP型MOSトランジスタは、それぞれの寄生ダイオードの順方向が互いに反対方向を向くようにそれぞれの主端子とそれぞれのウェル端子とが接続されて構成されており、前記第2のアナログスイッチの前記P型MOSトランジスタ及び前記N型MOSトランジスタは、それぞれの寄生ダイオードの順方向が前記制御信号経路における前記第1のアナログスイッチの前記第1の制御端子に向かう方向となるようにそれぞれの主端子とそれぞれのウェル端子とが接続されて構成されており、且つ、前記ゲート信号生成回路の前記一対のP型MOSトランジスタ及び前記N型MOSトランジスタは、それぞれの寄生ダイオードの順方向が前記低位電源から前記第1のアナログスイッチの前記第1の入出力端子に向かう方向となるようにそれぞれの主端子とそれぞれのウェル端子とが接続されて構成されていてもよい。前記伝送信号が入力及び出力される第1及び第2の入出力端子と前記所定の高電位レベルと前記所定の低電位レベルとの2つの電位レベルを有する第1のスイッチ制御信号が入力される前記第1の制御端子とを備え、前記第1の制御端子の電位が前記第1の入出力端子の電位を前記第1の閾値電圧分上回るか否かに応じてオン又はオフして前記伝送信号を通過させ又は阻止するようN型MOSトランジスタを用いて構成された前記第1のアナログスイッチと、前記第1のスイッチ制御信号を前記第1のアナログスイッチの第1の制御端子へ伝達する前記制御信号経路上に設けられ、前記第2の制御端子としてのそのゲート端子の電位に応じてオン又はオフして前記所定の高電位レベルの第1のスイッチ制御信号を通過させ又は阻止するP型MOSトランジスタと、当該P型MOSトランジスタに並列に接続され、前記第2の制御端子としてのそのゲート端子の電位に応じてオン又はオフして前記所定の低電位レベルの第1のスイッチ制御信号を通過させ又は阻止するN型MOSトランジスタとを備える前記第2のアナログスイッチと、前記所定の高電位レベルと前記所定の低電位レベルとの2つの電位レベルを有する第2のスイッチ制御信号と前記第1のアナログスイッチの前記第1の入出力端子に入力又は出力される伝送信号とが入力され、前記第2のスイッチ制御信号の前記所定の高電位レベルの期間及び前記所定の低電位レベルの期間にそれぞれ前記入力される伝送信号の電位レベル及び前記所定の高電位レベルとなるNMOSゲート信号を前記第2のアナログスイッチのN型MOSトランジスタのゲート端子に出力し、前記第2のスイッチ制御信号に相当するPMOSゲート信号を前記第2のアナログスイッチのP型MOSトランジスタのゲート端子に出力する前記ゲート信号生成回路と、前記第1のアナログスイッチの前記第1の入出力端子及び前記第1の制御端子にそれぞれ接続された第3及び第4の入出力端子と前記所定の高電位レベルと前記所定の低電位レベルとの2つの電位レベルを有する第3のスイッチ制御信号が入力される第3の制御端子とを備え、前記第1のアナログスイッチの前記第1の入出力端子に接続された前記第3の入出力端子の電位が前記第3の制御端子の電位を前記第2の閾値電圧分下回るか否かに応じてオン又はオフして前記第1のアナログスイッチの前記第1の入出力端子と前記第1の制御端子とを短絡又は遮断するようN型MOSトランジスタを用いて構成された前記第3のアナログスイッチと、前記第1のスイッチ制御信号、前記第2のスイッチ制御信号、及び前記第3のスイッチ制御信号を、それぞれ、前記制御信号経路、前記ゲート信号生成回路、及び前記第3のアナログスイッチの前記第3の制御端子出力し、且つ、少なくとも前記伝送信号の電位が前記所定の高電位より低い場合に、前記所定の高電位レベルとなる第2のスイッチ制御信号と前記所定の低電位レベルとなる第3のスイッチ制御信号とを出力するよう構成されたスイッチ制御回路と、を備えてもよい。前記第1のアナログスイッチは、互いに直列に接続された2つのN型MOSトランジスタの一方のトランジスタの主端子と他方のトランジスタの主端子とがそれぞれ前記第1の入出力端子と前記第2の入出力端子とを構成し、且つ、前記2つのN型MOSトランジスタのゲート端子が互いに接続されて前記第1の制御端子を構成するよう構成されており、前記第3のアナログスイッチは、互いに直列に接続された2つのN型MOSトランジスタの一方のトランジスタの主端子と他方のトランジスタの主端子とがそれぞれ前記第3の入出力端子と前記第4の入出力端子とを構成し、且つ、前記2つのN型MOSトランジスタのゲート端子が互いに接続されて前記第3の制御端子を構成するよう構成されており、前記ゲート信号生成回路は、互いに直列に接続された一対のP型MOSトランジスタ及びN型MOSトランジスタを備え、前記一対のP型MOSトランジスタ及びN型MOSトランジスタのそれぞれの主端子がそれぞれ前記所定の高電位レベルの電位を与える高位電源及び前記第1のアナログスイッチの前記第1の入出力端子に接続され、前記一対のP型MOSトランジスタ及びN型MOSトランジスタのそれぞれのゲート端子が互いに接続され、この互いに接続されたゲート端子に前記第2のスイッチ制御信号が入力され、この互いに接続されたゲート端子の電位が前記PMOSゲート信号として出力され、前記一対のP型MOSトランジスタ及びN型MOSトランジスタの互いの接続点の電位が前記NMOSゲート信号として出力されるよう構成されており、前記第1のアナログスイッチ及び前記第3のアナログスイッチの前記2つのN型MOSトランジスタは、それぞれの寄生ダイオードの順方向が互いに反対方向を向くようにそれぞれの主端子とそれぞれのウェル端子とが接続されて構成されており、前記第2のアナログスイッチの前記P型MOSトランジスタ及び前記N型MOSトランジスタは、それぞれの寄生ダイオードの順方向が前記制御信号経路における前記第1のアナログスイッチの前記第1の制御端子と反対側に向かう方向となるようにそれぞれの主端子とそれぞれのウェル端子とが接続されて構成されており、且つ、前記ゲート信号生成回路の前記一対のP型MOSトランジスタ及び前記N型MOSトランジスタは、それぞれの寄生ダイオードの順方向が前記第1のアナログスイッチの前記第1の入出力端子から前記高位電源に向かう方向となるようにそれぞれの主端子とそれぞれのウェル端子とが接続されて構成されていてもよい。前記第1のアナログスイッチは、互いに並列に接続されたP型MOSトランジスタ及びN型MOSトランジスタのそれぞれの一方の主端子とそれぞれの他方の主端子とがそれぞれ前記第1の入出力端子と前記第2の入出力端子とを構成し、且つ、このN型MOSトランジスタのゲート端子が前記第1の制御端子を構成し、且つ、このP型MOSトランジスタのゲート端子に前記第1のスイッチ制御信号が反転されてなる制御信号が入力されるよう構成されていてもよい。前記第1のアナログスイッチは、互いに直列に接続された2つのP型MOSトランジスタと互いに直列に接続された2つのN型MOSトランジスタとが互いに並列に接続され、前記2つのP型MOSトランジスタ及び前記2つのN型MOSトランジスタの一方のトランジスタの主端子と他方のトランジスタの主端子とがそれぞれ前記第1の入出力端子と前記第2の入出力端子とを構成し、前記2つのN型MOSトランジスタのゲート端子が互いに接続されて前記第1の制御端子を構成し、且つ前記2つのP型MOSトランジスタのゲート端子に前記第1のスイッチ制御信号が反転されてなる制御信号が入力されるよう構成されており、前記第3のアナログスイッチは、互いに直列に接続された2つのN型MOSトランジスタの一方のトランジスタの主端子と他方のトランジスタの主端子とがそれぞれ前記第3の入出力端子と前記第4の入出力端子とを構成し、且つ、前記2つのN型MOSトランジスタのゲート端子が互いに接続されて前記第3の制御端子を構成するよう構成されており、前記ゲート信号生成回路は、互いに直列に接続された一対のP型MOSトランジスタ及びN型MOSトランジスタを備え、前記一対のP型MOSトランジスタ及びN型MOSトランジスタのそれぞれの主端子がそれぞれ前記所定の高電位レベルの電位を与える高位電源及び前記第1のアナログスイッチの前記第1の入出力端子に接続され、前記一対のP型MOSトランジスタ及びN型MOSトランジスタのそれぞれのゲート端子が互いに接続され、この互いに接続されたゲート端子に前記第2のスイッチ制御信号が入力され、この互いに接続されたゲート端子の電位が前記PMOSゲート信号として出力され、前記一対のP型MOSトランジスタ及びN型MOSトランジスタの互いの接続点の電位が前記NMOSゲート信号として出力されるよう構成されており、前記第1のアナログスイッチの前記2つのN型MOSトランジスタ及び前記2つのP型MOSトランジスタ並びに前記第3のアナログスイッチの前記2つのN型MOSトランジスタは、それぞれの寄生ダイオードの順方向が互いに反対方向を向くようにそれぞれの主端子とそれぞれのウェル端子とが接続されて構成されており、前記第2のアナログスイッチの前記P型MOSトランジスタ及び前記N型MOSトランジスタは、それぞれの寄生ダイオードの順方向が前記制御信号経路における前記第1のアナログスイッチの前記第1の制御端子と反対側に向かう方向となるようにそれぞれの主端子とそれぞれのウェル端子とが接続されて構成されており、且つ、前記ゲート信号生成回路の前記一対のP型MOSトランジスタ及び前記N型MOSトランジスタは、それぞれの寄生ダイオードの順方向が前記第1のアナログスイッチの前記第1の入出力端子から前記高位電源に向かう方向となるようにそれぞれの主端子とそれぞれのウェル端子とが接続されて構成されていてもよい。本発明のアナログスイッチ回路は、高位電源の電位より高い又は低位電源の電位より低い伝送信号を、MOSトランジスタを用いたアナログスイッチにより好適に阻止可能であるという効果を奏する。以下、本発明を実施するための形態を、図面を参照しながら説明する。なお、以下では全ての図を通じて同一又は相当する要素には同一の参照符号を付して、重複する説明を省略する。実施の形態1図1は本発明の実施の形態1に係るアナログスイッチ回路の構成を示す回路図である。本実施の形態1のアナログスイッチ回路は、伝送信号が入力される入力信号端子Aと、伝送信号が入力される出力信号端子Bとを備えている。入力信号端子Aと出力信号端子Bとに接続されて第1のアナログスイッチ11が設けられている。ここで、第1のアナログスイッチ11が通過させ又は阻止する対象は、伝播する電圧電位の変動、すなわち電圧電位波である。しかし、本発明では、便宜上、これを伝送信号と呼ぶ。すなわち、本発明において、伝送信号は、情報を電圧の変動で表した一般的な電圧信号と、情報とは無関係な単なる電圧の変動との双方を意味する。また、本明細書及び特許請求の範囲では、Pチャンネル型MOSトランジスタをP型MOSトランジスタと略称し、Nチャンネル型MOSトランジスタをN型MOSトランジスタと略称する。また、MOSトランジスタのソース端子及びドレイン端子を主端子という場合がある。また、電流リークとは、アナログスイッチのオフ時に電流リーク電流が流れることと、オン時にオン電流が流れることとの双方を意味する。第1のアナログスイッチ11は、伝送信号が入力及び出力される一対の入出力端子11a,11bと所定の高電位レベルと所定の低電位レベルとの2つの電位レベルを有するスイッチ制御信号が入力される制御端子11c第1の制御端子とを備え、一方の入出力端子11aに対する制御端子11cの電位に応じてオン又はオフするようMOSトランジスタを用いて構成されている。具体的には第1のアナログスイッチ11の一方の入出力端子11a及び他方の入出力端子11bは、それぞれ、入力信号端子A及び出力信号端子Bに接続されている。なお、例えば、本実施の形態1のアナログスイッチ回路が他の電子回路の一部を構成するような形態においては、入力信号端子A及び出力信号端子Bを省略してもよい。第1のアナログスイッチ11の制御端子11cには第1のスイッチ制御信号ASW1’が入力される。なお、後述するように、制御端子11cには第3のアナログスイッチ13を介して伝送信号も入力されるので、制御端子11cに入力される信号をゲート信号ASW1と総称する。所定の高電位レベルと所定の低電位レベルとの2つの電位レベルを有する信号とは、周知のhighとlowとの2値信号のことである。第1のスイッチ制御信号ASW1’はこの2値信号である。良く知られているように、この2値信号における所定の高電位レベルHighと所定の低電位レベルとは、それぞれ、高位電源が付与する電位と低位電源が付与する電位に相当する。所定の低電位レベルとして、例えば接地電位が用いられる。伝送信号の通過及び阻止を行なうMOSトランジスタとしてP型MOSトランジスタが用いられる場合には、第1のアナログスイッチ11は、制御端子11cの電位が一方の入出力端子11aの電位を第1の閾値電圧分下回らない場合にオフする。一方、当該MOSトランジスタとしてN型MOSトランジスタが用いられる場合には、第1のアナログスイッチ11は制御端子11cの電位が一方の入出力端子11aの電位を第1の閾値電圧分上回らない場合にオフする。第1のアナログスイッチ11の一方の入出力端子11aと制御端子11cとの間には、第3のアナログスイッチ13が設けられている。第3のアナログスイッチ13は、その一対の入出力端子13a,13bが第1のアナログスイッチ11の一方の入出力端子11aと制御端子11cとにそれぞれ接続され、その制御端子13cに上述の所定の高電位レベルと所定の低電位レベルとの2値信号からなる第3のスイッチ制御信号ASW3’が入力される。第3のアナログスイッチ13は、第1のアナログスイッチ11が、制御端子11cの電位が一方の入出力端子11aの電位を閾値電圧分下回らない場合にオフするよう構成されている場合には例えばP型MOSトランジスタで構成され、例えば、第3のスイッチ制御信号ASW3’が所定の高電位レベルに保持されることにより、伝送信号の電位が所定の高電位レベルを第2の閾値電圧分上回る場合にオンして第1のアナログスイッチ11の一方の入出力端子11aと制御端子11cとを短絡するよう構成されている。一方、第1のアナログスイッチ11が、制御端子11cの電位が一方の入出力端子11の電位を閾値電圧分上回らない場合にオフするよう構成されている場合には、第3のアナログスイッチ13は、例えばN型MOSトランジスタで構成され、例えば、第3のスイッチ制御信号ASW3’が所定の低電位レベルに保持されることにより、伝送信号の電位が所定の低電位レベルを第2の閾値電圧分下回る場合にオンして第1のアナログスイッチ11の一方の入出力端子11aと制御端子11cとを短絡するよう構成されている。従って、第3のアナログスイッチ13は、第1のアナログスイッチ11の上述の構成に応じて、伝送信号の電位が所定の高電位レベルを第2の閾値電圧分上回らない場合又は所定の低電位レベルを第2の閾値電圧分下回らない場合には、オフして第1のアナログスイッチの13一方の入出力端子11aと制御端子11cとを遮断するよう構成されている。換言すると、第3のアナログスイッチ13は、第1のアナログスイッチ11の上述の構成の如何に関わらず、伝送信号の電位が所定の高電位レベルを第2の閾値電圧分上回らず且つ所定の低電位レベル第2の閾値電圧分下回らない場合には、オフして第1のアナログスイッチの13一方の入出力端子11aと制御端子11cとを遮断するよう構成されている。第2のアナログスイッチ12の制御端子第2の制御端子12a,12bにはゲート信号生成回路14からゲート信号ASW2P,ASW2Nが入力される。ゲート信号生成回路14には、上述の所定の高電位レベルと所定の低電位レベルとの2値信号からなる第2のスイッチ制御信号ASW2’と伝送信号とが入力される。ゲート信号生成回路14は、第2のスイッチ制御信号ASW2’に基づき、且つ、第2のスイッチ制御信号ASW2’及び伝送信号を用いて以下のように動作するよう構成されている。以上のように構成された本実施の形態1のアナログスイッチ回路によれば、第1のアナログスイッチ11が、制御端子11cの電位が一方の入出力端子11aの電位を第1の閾値電圧分下回らない場合にオフするよう構成されている場合には、第3のアナログスイッチ13が、伝送信号の電位が所定の高電位レベルを第2の閾値電圧分上回る場合にオンして、第1のアナログスイッチ11の一方の入出力端子11aと制御端子11cとを短絡する。一方、第1のアナログスイッチ11が、制御端子11cの電位が一方の入出力端子11aの電位を第1の閾値電圧分上回らない場合にオフするよう構成されている場合には、第3のアナログスイッチ13が、伝送信号の電位が所定の低電位レベルを第2の閾値電圧分下回る場合にオンして、第1のアナログスイッチ11の一方の入出力端子11aと制御端子11cとを短絡する。この動作により、伝送信号がゲート信号ASW1として第1のアナログスイッチ11の制御端子11cに入力されるので、第1のアナログスイッチ11は、一方の入出力端子11aと制御端子11cとが同電位となってオフする。一方、このとき、第2のアナログスイッチ12は、上記一方の制御端子に伝送信号の電位が印加されるとともに上記他方の制御端子にオフとして作用する所定の高電位レベル又は所定の低電位レベルの電位が印加されている。従って、第2のアナログスイッチ12のこの一方の制御端子と制御信号経路21の第2のアナログスイッチ12と第1のアナログスイッチ11の制御端子11cとの間の部分の電位とが同電位となり、この一方の制御端子に対応するMOSトランジスタはオフする。また、第2のアナログスイッチ12のこの他方の制御端子に対応するMOSトランジスタはオフとして作用する所定の高電位レベル又は所定の低電位レベルによりオフしている。このため、第2のアナログスイッチ12はオフし、従来例のように、第3のアナログスイッチ13が第1のアナログスイッチ11の一方の入出力端子11aと制御端子11cとを短絡した際に、第2のアナログスイッチ12がオンしてオン電流が流れることが防止される。従って、高位電源の電位より高い又は低位電源の電位より低い伝送信号を、MOSトランジスタを用いた第1のアナログスイッチ11により好適に阻止することができる。なお、伝送信号の電位が所定の高電位レベルと所定の低電位レベルとの間にある場合には、上述のように第3のアナログスイッチ13が第1のアナログスイッチ11の一方の入出力端子11aと制御端子11cとを遮断するので、第1のアナログスイッチ11の制御端子11cの電位は一方の入出力端子11aの電位の影響を受けなくなる。また、第2のアナログスイッチ12は、上述のゲート信号ASW2P,ASW2Nが入力され、第1のアナログスイッチ11をオフするように所定の高電位レベルあるいは所定の低電位レベルが第1のスイッチ制御信号ASW1’として入力されている場合には、伝送信号の電位が所定の高電位レベル-P型MOSトランジスタの閾値電圧以下あるいは所定の低電位レベルN型MOSトランジスタの閾値電圧以上である場合には、オンする。また、伝送信号の電位が所定の高電位レベル±P型MOSトランジスタの閾値電圧の範囲又は所定の低電位レベル±N型MOSトランジスタの閾値電圧の範囲にある場合にはオフするが、この場合には、第3のアナログスイッチ13がオフしているので第1のアナログスイッチ11の状態がそのまま維持され、第1のスイッチ制御信号ASW1’による第1のアナログスイッチ11の制御に支障を来たすことはない。従って、スイッチ制御部15が、第1のスイッチ制御信号ASW1’及び第1のスイッチ制御信号ASW2’を、適宜、出力することにより、第1のアナログスイッチ11により伝送信号が通過され又は阻止される。実施の形態2本発明の実施の形態2は、実施の形態1のアナログスイッチ回路のうち、高位電源の電位より高い伝送信号を阻止するアナログスイッチ回路の具体的な構成を例示するものである。[構成]図2は実施の形態2に係るアナログスイッチ回路の構成を示す回路図である。本実施の形態2のアナログスイッチ回路は、実施の形態1の各構成要素が以下のように構成されている。第1のアナログスイッチ11はP型MOSトランジスタを用いて構成されている。そして、このP型MOSトランジスタの一方のトランジスタの主端子と他方の主端子とがそれぞれ上述の一方の入出力端子11a第1の入出力端子と他方の入出力端子11b第2の入出力端子とを構成し、且つ、P型MOSトランジスタのゲート端子が制御端子11c第1の制御端子を構成している。なお、第1のアナログスイッチ11は、伝送信号の通過及び阻止を行なうトランジスタとしてP型MOSトランジスタを用いればよく、P型MOSトランジスタの数は限定されない。第2のアナログスイッチ12は、互いに並列に接続されたP型MOSトランジスタとN型MOSトランジスタとで構成されている。そして、P型MOSトランジスタとN型MOSトランジスタとの2つの接続点が、それぞれ、制御信号経路21に接続されている。P型MOSトランジスタのゲート端子及びN型MOSトランジスタのゲート端子が、それぞれ、制御端子12a第2の制御端子及び制御端子12b第2の制御端子を構成している。本実施の形態2では、制御端子12aが上述の一方の制御端子であり、制御端子12bが上述の他方の制御端子である。P型MOSトランジスタのゲート端子及びN型MOSトランジスタのゲート端子には、それぞれ、PMOSゲート信号ASW2P及びNMOSゲート信号ASW2Nが入力される。P型MOSトランジスタは、そのゲート端子の電位に応じてオン又はオフして所定の高電位レベルの第1のスイッチ制御信号ASW1’を通過させ又は阻止するよう構成されている。N型MOSトランジスタは、そのゲート端子の電位に応じてオン又はオフして所定の低電位レベルの第1のスイッチ制御信号ASW1’を通過させ又は阻止するよう構成されている。第3のアナログスイッチ13は、第1のアナログスイッチ11の一方の入出力端子11aに接続された一方の入出力端子13aの電位がその制御端子13c第3の制御端子の電位をその第2の閾値電圧分上回るか否かに応じてオン又はオフして第1のアナログスイッチ11の一方の入出力端子11aと制御端子11cとを短絡又は遮断するようP型MOSトランジスタを用いて構成されている。P型MOSトランジスタの数は限定されない。具体的には、P型MOSトランジスタの一方の主端子と他方の主端子とが、それぞれ、一方の入出力端子13a第3の入出力端子と他方の入出力端子13b第4の入出力端子とを構成し、且つ、P型MOSトランジスタのゲート端子が制御端子13c第3の制御端子を構成している。ゲート信号生成回路14は、互いに直列に接続された一対のP型MOSトランジスタ及びN型MOSトランジスタで構成されている。この一対のP型MOSトランジスタ及びN型MOSトランジスタのそれぞれの主端子がそれぞれ第1のアナログスイッチ11の一方の入出力端子11a及び所定の低電位レベルの電位を与える低位電源に接続されている。この一対のP型MOSトランジスタ及びN型MOSトランジスタのそれぞれのゲート端子は互いに接続され、この互いに接続されたゲート端子に第2のスイッチ制御信号ASW2’が入力されている。そして、この互いに接続されたゲート端子の電位がNMOSゲート信号ASW2Nとして出力され、この一対のP型MOSトランジスタ及びN型MOSトランジスタの互いの接続点の電位がPMOSゲート信号ASW2Pとして出力されるよう構成されている。なお、本実施の形態2では、第1のアナログスイッチ11、第2のアナログスイッチ12、及び第3のアナログスイッチ13で用いられる上述のP型MOSトランジスタの閾値電圧は実質的に同じ設計上同じである。[動作]次に、以上のように構成された本実施の形態2のアナログスイッチ回路の動作例を説明する。ここでは、所定の低電位レベルから所定の高電位レベル以上までの電位を有する伝送信号を阻止する場合におけるアナログスイッチ回路の動作を説明する。このアナログスイッチ回路は、第1のアナログスイッチ11をオフする方法として、第2のアナログスイッチ12と第3のアナログスイッチ13とを利用することで3つの動作モードを取ることができる。<第1の動作モード>所定の高電位レベル以下の電位を有する伝送信号を対象として第1のアナログスイッチ11をオフさせる動作を第1の動作モードとして述べる。まず、スイッチ制御部15は、第3のアナログスイッチ13に所定の高電位レベルの第3の制御信号ASW3’を出力する。伝送信号の電位入力信号端子Aの電位は所定の高電位レベル以下であるため、第3のアナログスイッチ13のP型MOSトランジスタがオフし、第1のアナログスイッチ11のP型MOSのゲート端子は伝送信号の電位入力信号端子Aの電位の影響を受けない。次に、スイッチ制御部15は、所定の高電位レベルの第1のスイッチ制御信号ASW1’と、所定の高電位レベルの第2のスイッチ制御信号ASW2’とを出力する。すると、ゲート信号生成回路14では、N型MOSトランジスタがオンし、第2のアナログスイッチ12のP型MOSトランジスタのゲート端子には所定の低電位レベルのPMOSゲート信号ASW2Pが出力される。一方、第2のアナログスイッチ12のN型MOSトランジスタのゲート端子には第2のスイッチ制御信号ASW2’がNMOSゲート信号ASW2Nとして出力され、所定の高電位レベルの電位が印加される。よって第2のアナログスイッチ12はオンし、第1のスイッチ制御信号ASW1’が第1のアナログスイッチ11のP型MOSトランジスタのゲート端子にゲート信号ASW1として出力される。その結果、第1のアナログスイッチ11のP型MOSトランジスタのゲート端子には所定の高電位レベルの電位が印加される。伝送信号の電位入力信号端子Aの電位は所定の高電位レベルの電位以下であるため、第1のアナログスイッチ11のP型MOSトランジスタはオフし、入力信号端子Aから出力信号端子Bへ向かう伝送信号を阻止する。このように、所定の高電位レベルの電位を有する伝送信号については、アナログスイッチ回路が第1の動作モードを取ることで、第1のアナログスイッチ11をオフさせて入力信号端子Aから出力信号端子Bへ向かう伝送信号を阻止することができる。<第2の動作モード>所定の高電位レベルより高い電位を有する伝送信号を対象として第1のアナログスイッチ11をオフさせる動作を第2の動作モードとして述べる。まず、スイッチ制御部15は、第3のアナログスイッチ13に所定の低電位レベルの第3の制御信号ASW3’を出力する。伝送信号の電位入力信号端子Aの電位は所定の高電位レベルより高いので、第3のアナログスイッチ13のP型MOSトランジスタがオンし、第1のアナログスイッチ11のP型MOSのゲート端子は一方の入出力端子11aと短絡され、当該ゲート端子に伝送信号がゲート信号ASW1として出力される。次に、スイッチ制御部15はゲート信号生成回路14に所定の低電位レベルの第2のスイッチ制御信号ASW2’を出力する。ゲート信号生成回路14では、P型MOSトランジスタがオンし、第2のアナログスイッチ12のP型MOSトランジスタのゲート端子に伝送信号がPMOSゲート信号ASW2Pとして出力される。一方、第2のアナログスイッチ12のN型MOSトランジスタのゲート端子には第2のスイッチ制御信号ASW2’がNMOSゲート信号ASW2Nとして出力され、所定の低電位レベルの電位が印加される。この状態において、第2のアナログスイッチ12はオフし、しかも、P型MOSトランジスタのゲート端子に伝送信号の電位が印加されているため、自身がオフして、その一対の主端子間の通過を阻止可能な信号の電位は、所定の低電位レベルの電位以上で且つ伝送信号の電位入力信号端子Aの電位P型MOSトランジスタの閾値電圧を下回る範囲の電位となる。もし、第2のアナログスイッチ12が従来のアナログスイッチのように構成されていれば、ゲート端子に所定の高電位レベルの電位が印加されるので、伝送信号が所定の高電位レベル以上、特に所定の高電位レベルP型MOSトランジスタの閾値電圧以上の電位であった場合には、第2のアナログスイッチ12は完全にオフしきれず、リーク電流が入力信号端子Aから第3のアナログスイッチ13と第2のアナログスイッチとを通って流れる。そして、このリーク電流のため、第1のアナログスイッチ11のゲート端子の電位が降下して、第1のアナログスイッチ11に電流リークが発生する。しかし、本実施の形態2では、第2のアナログスイッチ12のP型MOSトランジスタのゲート端子が第1のアナログスイッチ11の制御端子11c入力信号端子Aと接続されているその主端子と同電位になるため、第2のアナログスイッチ12は完全にオフしてオン電流は流れない。その結果、第1のアナログスイッチ11のP型MOSのゲート端子は入力信号端子Aに接続されているその主端子と同電位となり、第1のアナログスイッチ11の電流リークは発生しない。その結果、入力信号端子Aから出力信号端子Bへ向かう伝送信号が阻止される。このように、所定の高電位レベルより高い電位を有する伝送信号については、アナログスイッチ回路が第2の動作モードを取ることで、第1のアナログスイッチ11をオフさせて入力信号端子Aから出力信号端子Bへ向かう伝送信号を阻止することができる。<第3の動作モード>所定の低電位レベルから所定の高電位レベル以上の電位を有する伝送信号を対象として第1のアナログスイッチ11をオフさせる動作を第3の動作モードとして述べる。まず、スイッチ制御部15は、第3のアナログスイッチ13に所定の高電位レベルの第3の制御信号ASW3’を出力する。この状態においては、第3のアナログスイッチ13のP型MOSトランジスタは、伝送信号の電位入力信号端子Aの電位が所定の高電位レベルP型MOSトランジスタの閾値電圧を下回る場合にオフする。次に、スイッチ制御部15は、所定の低電位レベルの第2のスイッチ制御信号ASW2’を出力する。これにより、第2のアナログスイッチ12のN型MOSトランジスタのゲート端子には所定の低電位レベルの電位が印加される。また、ゲート信号生成回路14では、P型MOSトランジスタがオンし、第2のアナログスイッチ12のP型MOSトランジスタのゲート端子には伝送信号の電位が印加される。この状態においては、第2のアナログスイッチ12のP型MOSトランジスタの一対の主端子間の通過を阻止可能な信号の電位は、所定の低電位レベルの電位以上で且つ伝送信号の電位入力信号端子Aの電位P型MOSトランジスタの閾値電圧を下回る範囲の電位となる。また、スイッチ制御部15は、所定の高電位レベルの第1のスイッチ制御信号ASW1’を出力する。{第1の動作領域}この状態で、伝送信号の電位入力信号端子Aの電位が所定の高電位レベル-P型MOSトランジスタの閾値電圧以下である場合、アナログスイッチ回路は以下のように動作する。第3のアナログスイッチ13のP型MOSトランジスタは、そのゲート端子の電位が所定の高電位レベルの電位であるため、オフする。第2のアナログスイッチ12のP型MOSトランジスタは、そのゲート端子に伝送信号の電位が印加されるとともにその一方の主端子に所定の高電位レベルの電位が印加されているため、オンする。これにより、第1のアナログスイッチ11のP型MOSトランジスタのゲート端子には第1のスイッチ制御信号ASW1’がゲート信号ASW1として出力され、所定の高電位レベルの電位が印加される。図3は第3の動作モードにおける第1のアナログスイッチ11のP型MOSトランジスタのゲート端子及び主端子の電位変化を示す図であり、aはゲート端子の電位変化を示す図、bはゲート端子-主端子間電圧主端子に対するゲート端子の差電圧の変化を示す図である。図3a及び図3bにおいては、伝送信号が所定の低電位レベルの電位から所定の高電位レベル以上の電位まで直線的に上昇し、そこから所定の低電位レベルの電位まで直線的に下降する場合を例示している。なお、図3aで、P型MOSトランジスタのゲート端子の電位をASW1の記号で示し、第1のスイッチ制御信号の電位をASW1’の記号で示し、伝送信号の電位を入力端子Aの記号で示している。図3aに示す第2のアナログスイッチオン状態の領域が上述の動作領域である。この動作領域では、第2のアナログスイッチ12がオンすることにより、第1のアナログスイッチ11のゲート端子の電位ASW1は第1のスイッチ制御信号ASW1’の所定の高電位レベルの電位となる。その結果、図3bに示すように、第1のアナログスイッチ11のP型MOSトランジスタのゲート端子-主端子間の電圧が常にゼロ以上であるため、第1のアナログスイッチ11のP型MOSトランジスタはオフし、入力信号端子Aからの伝送信号は阻止される。{第2の動作領域}上述の状態で、伝送信号の電位入力信号端子Aの電位が所定の高電位レベル-P型MOSトランジスタの閾値電圧を上回り且つ所定の高電位レベルP型MOSトランジスタの閾値電圧を下回る場合、アナログスイッチ回路は以下のように動作する。図3aに示す第2、第3のアナログスイッチオフ状態の領域がこの動作領域である。この動作領域では、第2のアナログスイッチ12及び第3のアナログスイッチ13が共にオフするので、第1のアナログスイッチ11のP型MOSトランジスタのゲート端子の電位ASW1がそのまま維持される。詳しく説明すると、伝送信号の電位が所定の高電位レベル-P型MOSトランジスタの閾値電圧の電位を跨ぐ様に低位から高位の電位へ遷移した場合、第3のアナログスイッチ13は、依然として、伝送信号の電位入力信号端子Aの電位が所定の高電位レベルP型MOSトランジスタの閾値電圧を下回るのでオフを維持する。一方、第2のアナログスイッチ12は、ゲート端子の電位が上述の伝送信号の電位の遷移に伴って遷移し、伝送信号の電位が、所定の高電位レベルの電位ASW1’-P型MOSトランジスタの閾値電圧を上回り且つ所定の高電位レベルの電位ASW1’P型MOSトランジスタの閾値電圧を下回る範囲の電位である場合にはオフするものとなる。従って、第2のアナログスイッチ12はオフする。これにより、第1のアナログスイッチ11のP型MOSトランジスタのゲート端子の電位ASW1は直前の第2のアナログスイッチ12がオンしている状態における電位、すなわち所定の高電位レベルの電位ASW1’を維持し、第1のアナログスイッチ11はオフ状態を継続する。その結果、図3bに示すように第1のアナログスイッチ11のP型MOSトランジスタのゲート端子-主端子間の電圧が当該P型MOSトランジスタの閾値電圧以下とならないため、第1のアナログスイッチ11のP型MOSトランジスタがオフし、入力信号端子Aからの伝送信号は阻止される。一方、伝送信号の電位が所定の高電位レベルP型MOSトランジスタの閾値電圧の電位を跨ぐ様に高位から低位の電位へ遷移した場合、後述するようにその前の状態第3の動作領域において、第1のアナログスイッチ11のP型MOSトランジスタのゲート端子の電位が主端子の電位と同電位であるため、上述の場合と同様に、第1のアナログスイッチ11のP型MOSトランジスタがオフし、入力信号端子Aからの伝送信号が阻止される。{第3の動作領域}上述の状態で、伝送信号の電位入力信号端子Aの電位が所定の高電位レベルP型MOSトランジスタの閾値電圧以上である場合、アナログスイッチ回路は以下のように動作する。第3のアナログスイッチ13のP型MOSトランジスタのゲート端子には所定の高電位レベルの電位が印加されているが、伝送信号の電位入力信号端子Aの電位が所定の高電位レベルP型MOSトランジスタの閾値電圧以上であるため、第3のアナログスイッチ13はオンする。一方、第2のアナログスイッチ12のP型MOSトランジスタは、そのゲート端子に伝送信号の電位が印加されていて、第1のアナログスイッチ11の制御端子11cに接続された主端子の電位が、伝送信号の電位P型MOSトランジスタの閾値電圧を下回る範囲の電位である限りオフする。図3aに示す第3のアナログスイッチオン状態がこの動作領域である。この動作領域では、第3のアナログスイッチ13がオンすることにより、第1のアナログスイッチ11のゲート端子には伝送信号の電位が常に印加される。その結果、図3bに示すように第1のアナログスイッチ11のゲート端子-主端子間の電圧が常にゼロであるため、第1のアナログスイッチ11がオフし、入力信号端子Aからの伝送信号は阻止される。以上に説明したように、伝送信号が所定の低電位レベルから所定の高電位レベル以上の電位を有する場合、スイッチ制御部15から上述したような第1乃至第3のスイッチ制御信号ASW1’~ASW3’を出力することにより、第1のアナログスイッチ11を好適にオフして、入力信号端子Aから出力信号端子Bに向かう伝送信号を阻止することができる。<第1乃至第3の動作モードのまとめ>以上に説明したように、伝送信号の電位状態よって、第1の動作モードと第2の動作モードとを採用することで、第1のアナログスイッチ11を好適にオフして、伝送信号を阻止することができる。また、第3の動作モードについては、所定の低電位レベルから所定の高電位レベル以上の電位の伝送信号を、第1のアナログスイッチ11をオフして好適に阻止することができる。<伝送信号の通過動作>次に、入力信号端子Aから出力信号端子Bへ伝送信号を通過させる場合のアナログスイッチ回路の動作を説明する。アナログスイッチにて通過させることが可能な伝送信号の電位範囲が所定の低電位レベルの電位から所定の高電位レベルの電位以下であることは周知の事実である。まず、スイッチ制御部15は、第3のアナログスイッチ13に所定の高電位レベルの第3の制御信号ASW3’を出力する。伝送信号の電位は所定の高電位レベル以下であるため、第3のアナログスイッチ13のP型MOSトランジスタはオフする。これにより、第1のアナログスイッチ11のP型MOSトランジスタのゲート端子と主端子との間が遮断される。次に、スイッチ制御部15は、所定の低電位レベルの第1のスイッチ制御信号ASW1’と、所定の高電位レベルの第2のスイッチ制御信号ASW2’とを出力する。これにより、第2のアナログスイッチ12のN型MOSトランジスタがオンする。また、ゲート信号生成回路14のN型MOSトランジスタがオンして所定の低電位レベルの電位が第2のアナログスイッチ12のP型MOSトランジスタのゲート端子に印加され、当該第2のアナログスイッチ12のP型MOSトランジスタがオンする。これにより、第1の制御信号ASW1P’が第1のアナログスイッチ11のP型MOSトランジスタのゲート端子にゲート信号ASW1として出力される。その結果、第1のアナログスイッチ11のP型MOSトランジスタゲート端子に所定の低電位レベルの電位が印加され、第1のアナログスイッチ11はオンし、入力信号端子Aから伝送信号が出力信号端子Bへ通過される。実施の形態3図4は本発明の実施の形態3に係るアナログスイッチ回路の構成を示す回路図である。本実施の形態3のアナログスイッチ回路は実施の形態2のアナログスイッチ回路と以下の点で相違し、これ以外は同様である。本実施の形態3のアナログスイッチ回路では、第1のアナログスイッチ11において、P型MOSトランジスタに並列にN型MOSトランジスタが接続され、そのゲートに、第1のスイッチ制御信号ASW1’をインバータ17により反転してなるゲート信号ASW1Nが入力されている。N型MOSトランジスタの数が限定されない。実施の形態2の第1のアナログスイッチ11の構成では、所定の低電位レベル付近の電位の伝送信号を通過させることが困難である。しかし、上述のようにP型MOSトランジスタに対してN型MOSトランジスタを並列に接続すると、P型MOSトランジスタと同時にN型MOSトランジスタがオンし、このN型MOSトランジスタを通じて、所定の低電位レベル付近の電位の伝送信号を通過させることができる。実施の形態4本発明の実施の形態4は、実施の形態2のアナログスイッチ回路において、MOSトランジスタの寄生ダイオードによる電流リークを防止したアナログスイッチ回路を例示するものである。なお、MOSトランジスタの寄生ダイオードによる電流リークを防止する方策として、これ以外に、例えばMOSトランジスタのウェル電位を所定の電位に維持する等、種々の方策が知られている。従って、本実施の形態4の方策は好ましい形態であるが、本発明の必須の構成要素ではない。また、P型MOSトランジスタはソース端子とウェル端子が接続されることにより、ドレイン端子側がアノード、ソース端子側がカソードとなるダイオードが寄生素子として発生する。また、N型MOSトランジスタはソース端子とウェル端子が接続されることにより、ソース端子側がアノード、ドレイン端子側がカソードとなるダイオードが寄生素子として発生する。この寄生素子を寄生ダイオードと呼ぶ。図5は本発明の実施の形態4に係るアナログスイッチ回路の構成を示す回路図である。本実施の形態4のアナログスイッチ回路は実施の形態2のアナログスイッチ回路と以下の点で相違し、これ以外は同様である。以下、この相違点を説明する。本実施の形態4では、第1のアナログスイッチ11は、互いに直列に接続された2つのP型MOSトランジスタの一方のトランジスタの主端子と他方のトランジスタの主端子とがそれぞれ一方の入出力端子11aと他方の入出力端子11bとを構成し、且つ、この2つのP型MOSトランジスタのゲート端子が互いに接続されて制御端子11cを構成するよう構成されている。第3のアナログスイッチ13は、互いに直列に接続された2つのP型MOSトランジスタの一方のトランジスタの主端子と他方のトランジスタの主端子とがそれぞれ入出力端子13aと入出力端子13bとを構成し、且つ、この2つのP型MOSトランジスタのゲート端子が互いに接続されて制御端子13cを構成するよう構成されている。第1のアナログスイッチ11及び第3のアナログスイッチ13のそれぞれの2つのP型MOSトランジスタは、それぞれの寄生ダイオードの順方向が互いに反対方向を向くようにそれぞれの主端子とそれぞれのウェル端子とが接続されて構成されている。図12は互いに直列に接続された一対のMOSトランジスタにおけるそれぞれの寄生ダイオードの順方向が互いに反対方向を向いた構成例を示す回路図である。第1のアナログスイッチ11及び第3のアナログスイッチ13のそれぞれの2つのP型MOSトランジスタは、図5では、図12aに示すように構成されているが、図12bに示すように構成してもよい。第2のアナログスイッチ12のP型MOSトランジスタ及びN型MOSトランジスタは、それぞれの寄生ダイオードの順方向が制御信号経路21における第1のアナログスイッチ11の制御端子11cに向かう方向となるようにそれぞれの主端子とそれぞれのウェル端子とが接続されて構成されている。ゲート信号生成回路14の一対のP型MOSトランジスタ及びN型MOSトランジスタは、それぞれの寄生ダイオードの順方向が低位電源から第1のアナログスイッチ11の一方の入出力端子11aに向かう方向となるようにそれぞれの主端子とそれぞれのウェル端子とが接続されて構成されている。以上の構成によれば、第1のアナログスイッチ11と第3のアナログスイッチ13では、2つのP型MOSトランジスタの寄生ダイオードの順方向が互いに反対方向となっているので、寄生ダイオードによる電流リークが防止される。また、ゲート信号生成回路14の一対のP型MOSトランジスタ及びN型MOSトランジスタでは、それぞれの寄生ダイオードの順方向が低位電源から当該低位電源より電位の高い伝送信号が入力される第1のアナログスイッチ11の一方の入出力端子11aに向かう方向となっているので、寄生ダイオードによる電流リークが防止される。また、第2のアナログスイッチ12においては、寄生ダイオードによる電流リークが問題になるのはそのオフ時である。第2のアナログスイッチ12は、少なくとも第3のアナログスイッチ13がオンする時にはオフする。第3のアナログスイッチ13は、伝送信号の電位が所定の高電位レベルの電位をP型MOSトランジスタの閾値電圧分上回る場合にオンし、第1のアナログスイッチ11の制御端子11cの電位を伝送信号と同電位にする。これにより、第1のアナログスイッチ11の電流リークが防止されるのであるが、このとき、第2のアナログスイッチ12では、第1のアナログスイッチ11の制御端子11cに接続された入出力端子の電位が他方の入出力端子の電位より高くなる。もし、スイッチ制御部15に第2のアナログスイッチ12を通じてリーク電流が流れると、第1のアナログスイッチ11の制御端子11cの電位が下降して、第1のアナログスイッチ11の電流リークを防止する効果が減殺される。よって、上述のように寄生ダイオードの順方向が制御信号経路21における第1のアナログスイッチ11の制御端子11cに向かう方向となるよう構成することにより、寄生ダイオードによる電流リークが防止され、ひいては、第1のアナログスイッチ11の電流リークを防止する効果を好適に得ることができる。実施の形態5本発明の実施の形態5は、実施の形態3のアナログスイッチ回路において、MOSトランジスタの寄生ダイオードによる電流リークを防止したアナログスイッチ回路を例示するものである。図6は本実施の形態5に係るアナログスイッチ回路の構成を示す回路図である。本実施の形態5のアナログスイッチ回路は実施の形態3のアナログスイッチ回路と比較すると、以下の点で相違し、これ以外は同様である。すなわち、第1のアナログスイッチ11は、互いに直列に接続された2つのP型MOSトランジスタと互いに直列に接続された2つのN型MOSトランジスタとが互いに並列に接続され、2つのP型MOSトランジスタ及び2つのN型MOSトランジスタの一方のトランジスタの主端子と他方のトランジスタの主端子とがそれぞれ一方の入出力端子11aと他方の入出力端子11bとを構成し、この2つのP型MOSトランジスタのゲート端子が互いに接続されて制御端子11cを構成し、且つこの2つのN型MOSトランジスタのゲート端子に第1のスイッチ制御信号ASW1’がインバータ17により反転されてなるゲート信号ASW1Nが入力されるよう構成されている。そして、2つのN型MOSトランジスタの寄生ダイオードの順方向が互いに反対方向となっている。図13は、互いに直列に接続された2つのP型MOSトランジスタの対と互いに直列に接続された2つのN型MOSトランジスタの対とが互いに並列に接続された2対のMOSトランジスタの各対におけるそれぞれの寄生ダイオードの順方向が互いに反対方向を向いた構成例を示す回路図である。第1のアナログスイッチ11は、第1のアナログスイッチ11は、図6では、図13aに示すように構成されているが、図13b乃至図13dに示すように構成してもよい。この構成によれば、所定の低電位レベル付近の電位の伝送信号を通過させることができるとともに、N型MOSトランジスタの寄生ダイオードによる電流リークを防止することができる。実施の形態6本発明の実施の形態6は、実施の形態1のアナログスイッチ回路のうち、低位電源の電位より低い伝送信号を阻止するアナログスイッチ回路の具体的な構成を例示するものである。[構成]図7は実施の形態6に係るアナログスイッチ回路の構成を示す回路図である。本実施の形態6のアナログスイッチ回路は、実施の形態1の各構成要素が以下のように構成されている。第1のアナログスイッチ11はN型MOSトランジスタを用いて構成されている。そして、このN型MOSトランジスタの一方の主端子と他方の主端子とがそれぞれ上述の一方の入出力端子11a第1の入出力端子と他方の入出力端子11b第2の入出力端子とを構成し、且つ、N型MOSトランジスタのゲート端子が制御端子11c第1の制御端子を構成している。なお、第1のアナログスイッチ11は、伝送信号の通過及び阻止を行なうトランジスタとしてN型MOSトランジスタを用いればよく、N型MOSトランジスタの数は限定されない。第2のアナログスイッチ12は、互いに並列に接続されたP型MOSトランジスタとN型MOSトランジスタとで構成されている。そして、P型MOSトランジスタとN型MOSトランジスタとの2つの接続点が、それぞれ、制御信号経路21に接続されている。P型MOSトランジスタのゲート端子及びN型MOSトランジスタのゲート端子が、それぞれ、制御端子12a第2の制御端子及び制御端子12b第2の制御端子を構成している。本実施の形態6では、制御端子12bが上述の一方の制御端子であり、制御端子12aが上述の他方の制御端子である。P型MOSトランジスタのゲート端子及びN型MOSトランジスタのゲート端子には、それぞれ、PMOSゲート信号ASW2P及びNMOSゲート信号ASW2Nが入力される。P型MOSトランジスタは、そのゲート端子の電位に応じてオン又はオフして所定の高電位レベルの第1のスイッチ制御信号ASW1’を通過させ又は阻止するよう構成されている。N型MOSトランジスタは、そのゲート端子の電位に応じてオン又はオフして所定の低電位レベルの第1のスイッチ制御信号ASW1’を通過させ又は阻止するよう構成されている。第3のアナログスイッチ13は、第1のアナログスイッチ11の一方の入出力端子11aに接続された一方の入出力端子13aの電位がその制御端子13c第3の制御端子の電位をその第2の閾値電圧分下回るか否かに応じてオン又はオフして第1のアナログスイッチ11の一方の入出力端子11aと制御端子11cとを短絡又は遮断するようN型MOSトランジスタを用いて構成されている。N型MOSトランジスタの数は限定されない。具体的には、N型MOSトランジスタの一方の主端子と他方の主端子とが、それぞれ、一方の入出力端子13a第3の入出力端子と他方の入出力端子13b第4の入出力端子とを構成し、且つ、N型MOSトランジスタのゲート端子が制御端子13c第3の制御端子を構成している。ゲート信号生成回路14は、互いに直列に接続された一対のP型MOSトランジスタ及びN型MOSトランジスタで構成されている。この一対のP型MOSトランジスタ及びN型MOSトランジスタのそれぞれの主端子がそれぞれ所定の高電位レベルの電位を与える高位電源及び第1のアナログスイッチ11の一方の入出力端子11aに接続されている。この一対のP型MOSトランジスタ及びN型MOSトランジスタのそれぞれのゲート端子は互いに接続され、この互いに接続されたゲート端子に第2のスイッチ制御信号ASW2’が入力されている。そして、この互いに接続されたゲート端子の電位がPMOSゲート信号ASW2Pとして出力され、この一対のP型MOSトランジスタ及びN型MOSトランジスタの互いの接続点の電位がNMOSゲート信号ASW2Nとして出力されるよう構成されている。なお、本実施の形態6では、第1のアナログスイッチ11、第2のアナログスイッチ12、及び第3のアナログスイッチ13で用いられる上述のN型MOSトランジスタの閾値電圧は実質的に同じ設計上同じである。[動作]次に、以上のように構成された本実施の形態6のアナログスイッチ回路の動作例を説明する。ここでは、所定の高電位レベルから所定の低電位レベル以下までの電位を有する伝送信号を阻止する場合におけるアナログスイッチ回路の動作を説明する。このアナログスイッチ回路は、第1のアナログスイッチ11をオフする方法として、第2のアナログスイッチ12と第3のアナログスイッチ13とを利用することで3つの動作モードを取ることができる。<第1の動作モード>所定の低電位レベル以上の電位を有する伝送信号を対象として第1のアナログスイッチ11をオフさせる動作を第1の動作モードとして述べる。まず、スイッチ制御部15は、第3のアナログスイッチ13に所定の低電位レベルの第3の制御信号ASW3’を出力する。伝送信号の電位入力信号端子Aの電位は所定の低電位レベル以上であるため、第3のアナログスイッチ13のN型MOSトランジスタがオフし、第1のアナログスイッチ11のN型MOSのゲート端子は伝送信号の電位入力信号端子Aの電位の影響を受けない。次に、スイッチ制御部15は、所定の低電位レベルの第1のスイッチ制御信号ASW1’と、所定の低電位レベルの第2のスイッチ制御信号ASW2’とを出力する。すると、ゲート信号生成回路14では、P型MOSトランジスタがオンし、第2のアナログスイッチ12のN型MOSトランジスタのゲート端子には所定の高電位レベルのNMOSゲート信号ASW2Nが出力される。一方、第2のアナログスイッチ12のP型MOSトランジスタのゲート端子には第2のスイッチ制御信号ASW2’がPMOSゲート信号ASW2Pとして出力され、所定の低電位レベルの電位が印加される。よって第2のアナログスイッチ12はオンし、第1のスイッチ制御信号ASW1’が第1のアナログスイッチ11のN型MOSトランジスタのゲート端子にゲート信号ASW1として出力される。その結果、第1のアナログスイッチ11のN型MOSトランジスタのゲート端子には所定の低電位レベルの電位が印加される。伝送信号の電位入力信号端子Aの電位は所定の低電位レベルの電位以上であるため、第1のアナログスイッチ11のN型MOSトランジスタはオフし、入力信号端子Aから出力信号端子Bへ向かう伝送信号を阻止する。このように、所定の低電位レベルの電位を有する伝送信号については、アナログスイッチ回路が第1の動作モードを取ることで、第1のアナログスイッチ11をオフさせて入力信号端子Aから出力信号端子Bへ向かう伝送信号を阻止することができる。<第2の動作モード>所定の低電位レベルより低い電位を有する伝送信号を対象として第1のアナログスイッチ11をオフさせる動作を第2の動作モードとして述べる。まず、スイッチ制御部15は、第3のアナログスイッチ13に所定の高電位レベルの第3の制御信号ASW3’を出力する。伝送信号の電位入力信号端子Aの電位は所定の低電位レベルより低いので、第3のアナログスイッチ13のN型MOSトランジスタがオンし、第1のアナログスイッチ11のN型MOSのゲート端子は一方の入出力端子11aと短絡され、当該ゲート端子に伝送信号がゲート信号ASW1として出力される。次に、スイッチ制御部15はゲート信号生成回路14に所定の高電位レベルの第2のスイッチ制御信号ASW2’を出力する。ゲート信号生成回路14では、N型MOSトランジスタがオンし、第2のアナログスイッチ12のN型MOSトランジスタのゲート端子に伝送信号がNMOSゲート信号ASW2Nとして出力される。一方、第2のアナログスイッチ12のP型MOSトランジスタのゲート端子には第2のスイッチ制御信号ASW2’がPMOSゲート信号ASW2Pとして出力され、所定の高電位レベルの電位が印加される。この状態において、第2のアナログスイッチ12はオフし、しかも、N型MOSトランジスタのゲート端子に伝送信号の電位が印加されているため、自身がオフして、その一対の主端子間の通過を阻止可能な信号の電位は、所定の高電位レベルの電位以下で且つ伝送信号の電位入力信号端子Aの電位-N型MOSトランジスタの閾値電圧を上回る範囲の電位となる。もし、第2のアナログスイッチ12が従来のアナログスイッチのように構成されていれば、ゲート端子に所定の低電位レベルの電位が印加されるので、伝送信号が所定の低電位レベル以下、特に所定の低電位レベル-N型MOSトランジスタの閾値電圧以下の電位であった場合には、第2のアナログスイッチ12は完全にオフしきれず、リーク電流が入力信号端子Aから第3のアナログスイッチ13と第2のアナログスイッチとを通って流れる。そして、このリーク電流のため、第1のアナログスイッチ11のゲート端子の電位が上昇して、第1のアナログスイッチ11に電流リークが発生する。しかし、本実施の形態6では、第2のアナログスイッチ12のN型MOSトランジスタのゲート端子が第1のアナログスイッチ11の制御端子11c入力信号端子Aと接続されているその主端子と同電位になるため、第2のアナログスイッチ12は完全にオフしてオン電流は流れない。その結果、第1のアナログスイッチ11のN型MOSのゲート端子は入力信号端子Aに接続されているその主端子と同電位となり、第1のアナログスイッチ11の電流リークは発生しない。その結果、入力信号端子Aから出力信号端子Bへ向かう伝送信号が阻止される。このように、所定の低電位レベルより低い電位を有する伝送信号については、アナログスイッチ回路が第2の動作モードを取ることで、第1のアナログスイッチ11をオフさせて入力信号端子Aから出力信号端子Bへ向かう伝送信号を阻止することができる。<第3の動作モード>所定の高電位レベルから所定の低電位レベル以下の電位を有する伝送信号を対象として第1のアナログスイッチ11をオフさせる動作を第3の動作モードとして述べる。まず、スイッチ制御部15は、第3のアナログスイッチ13に所定の低電位レベルの第3の制御信号ASW3’を出力する。この状態においては、第3のアナログスイッチ13のN型MOSトランジスタは、伝送信号の電位入力信号端子Aの電位が所定の低電位レベル-N型MOSトランジスタの閾値電圧を上回る場合にオフする。次に、スイッチ制御部15は、所定の高電位レベルの第2のスイッチ制御信号ASW2’を出力する。これにより、第2のアナログスイッチ12のP型MOSトランジスタのゲート端子には所定の高電位レベルの電位が印加される。また、ゲート信号生成回路14では、N型MOSトランジスタがオンし、第2のアナログスイッチ12のN型MOSトランジスタのゲート端子には伝送信号の電位が印加される。この状態においては、第2のアナログスイッチ12のN型MOSトランジスタの一対の主端子間の通過を阻止可能な信号の電位は、所定の高電位レベルの電位以下で且つ伝送信号の電位入力信号端子Aの電位-N型MOSトランジスタの閾値電圧を上回る範囲の電位となる。また、スイッチ制御部15は、所定の低電位レベルの第1のスイッチ制御信号ASW1’を出力する。{第1の動作領域}この状態で、伝送信号の電位入力信号端子Aの電位が所定の低電位レベルN型MOSトランジスタの閾値電圧を上回る場合、アナログスイッチ回路は以下のように動作する。第3のアナログスイッチ13のN型MOSトランジスタは、そのゲート端子の電位が所定の低電位レベルの電位であるため、オフする。第2のアナログスイッチ12のN型MOSトランジスタは、そのゲート端子に伝送信号の電位が印加されるとともにその一方の主端子に所定の低電位レベルの電位が印加されているため、オンする。これにより、第1のアナログスイッチ11のN型MOSトランジスタのゲート端子には第1のスイッチ制御信号ASW1’がゲート信号ASW1として出力され、所定の低電位レベルの電位が印加される。図8は第3の動作モードにおける第1のアナログスイッチ11のN型MOSトランジスタのゲート端子及び主端子の電位変化を示す図であり、aはゲート端子の電位変化を示す図、bはゲート端子-主端子間電圧主端子に対するゲート端子の差電圧の変化を示す図である。図8a及び図8bにおいては、伝送信号が所定の高電位レベルの電位から所定の低電位レベル以下の電位まで直線的に下降し、そこから所定の高電位レベルの電位まで直線的に上昇する場合を例示している。なお、図8aで、N型MOSトランジスタのゲート端子の電位をASW1の記号で示し、第1のスイッチ制御信号の電位をASW1’の記号で示し、伝送信号の電位を入力端子Aの記号で示している。図8aに示す第2のアナログスイッチオン状態の領域が上述の動作領域である。この動作領域では、第2のアナログスイッチ12がオンすることにより、第1のアナログスイッチ11のゲート端子の電位ASW1は第1のスイッチ制御信号ASW1’の所定の低電位レベルの電位となる。その結果、図8bに示すように、第1のアナログスイッチ11のN型MOSトランジスタのゲート端子-主端子間の電圧が常にゼロ以下であるため、第1のアナログスイッチ11のN型MOSトランジスタはオフし、入力信号端子Aからの伝送信号は阻止される。{第2の動作領域}上述の状態で、伝送信号の電位入力信号端子Aの電位が所定の低電位レベルN型MOSトランジスタの閾値電圧を下回り且つ所定の低電位レベル-N型MOSトランジスタの閾値電圧を上回る場合、アナログスイッチ回路は以下のように動作する。図8aに示す第2、第3のアナログスイッチオフ状態の領域がこの動作領域である。この動作領域では、第2のアナログスイッチ12及び第3のアナログスイッチ13が共にオフするので、第1のアナログスイッチ11のN型MOSトランジスタのゲート端子の電位ASW1がそのまま維持される。詳しく説明すると、伝送信号の電位が所定の低電位レベルN型MOSトランジスタの閾値電圧の電位を跨ぐ様に高位から低位の電位へ遷移した場合、第3のアナログスイッチ13は、依然として、伝送信号の電位入力信号端子Aの電位が所定の低電位レベル-N型MOSトランジスタの閾値電圧を上回るのでオフを維持する。一方、第2のアナログスイッチ12は、ゲート端子の電位が上述の伝送信号の電位の遷移に伴って遷移し、伝送信号の電位が所定の低電位レベルの電位ASW1’N型MOSトランジスタの閾値電圧を下回り且つ所定の低電位レベルの電位ASW1’-N型MOSトランジスタの閾値電圧を上回る範囲の電位である場合にはオフするものとなる。従って、第2のアナログスイッチ12はオフする。これにより、第1のアナログスイッチ11のN型MOSトランジスタのゲート端子の電位ASW1は直前の第2のアナログスイッチ12がオンしている状態における電位、すなわち所定の低電位レベルの電位ASW1’を維持し、第1のアナログスイッチ11はオフ状態を継続する。その結果、図8bに示すように第1のアナログスイッチ11のN型MOSトランジスタのゲート端子-主端子間の電圧が当該N型MOSトランジスタの閾値電圧以上とならないため、第1のアナログスイッチ11のN型MOSトランジスタがオフし、入力信号端子Aからの伝送信号は阻止される。一方、伝送信号の電位が所定の低電位レベル-N型MOSトランジスタの閾値電圧の電位を跨ぐ様に低位から高位の電位へ遷移した場合、後述するようにその前の状態第3の動作領域において、第1のアナログスイッチ11のN型MOSトランジスタのゲート端子の電位が主端子の電位と同電位であるため、上述の場合と同様に、第1のアナログスイッチ11のN型MOSトランジスタがオフし、入力信号端子Aからの伝送信号が阻止される。{第3の動作領域}上述の状態で、伝送信号の電位入力信号端子Aの電位が所定の低電位レベル-N型MOSトランジスタの閾値電圧以下である場合、アナログスイッチ回路は以下のように動作する。第3のアナログスイッチ13のN型MOSトランジスタのゲート端子には所定の低電位レベルの電位が印加されているが、伝送信号の電位入力信号端子Aの電位が所定の低電位レベル-N型MOSトランジスタの閾値電圧以下であるため、第3のアナログスイッチ13はオンする。一方、第2のアナログスイッチ12のN型MOSトランジスタは、そのゲート端子に伝送信号の電位が印加されていて、第1のアナログスイッチ11の制御端子11cに接続された主端子の電位が、伝送信号の電位-N型MOSトランジスタの閾値電圧を上回る範囲の電位である限りオフする。図8aに示す第3のアナログスイッチオン状態がこの動作領域である。この動作領域では、第3のアナログスイッチ13がオンすることにより、第1のアナログスイッチ11のゲート端子には伝送信号の電位が常に印加される。その結果、図8bに示すように第1のアナログスイッチ11のゲート端子-主端子間の電圧が常にゼロであるため、第1のアナログスイッチ11がオフし、入力信号端子Aからの伝送信号は阻止される。以上に説明したように、伝送信号が所定の高電位レベルから所定の低電位レベル以下の電位を有する場合、スイッチ制御部15から上述したような第1乃至第3のスイッチ制御信号ASW1’~ASW3’を出力することにより、第1のアナログスイッチ11を好適にオフして、入力信号端子Aから出力信号端子Bに向かう伝送信号を阻止することができる。<第1乃至第3の動作モードのまとめ>以上に説明したように、伝送信号の電位状態よって、第1の動作モードと第2の動作モードとを採用することで、第1のアナログスイッチ11を好適にオフして、伝送信号を阻止することができる。また、第3の動作モードについては、所定の高電位レベルから所定の低電位レベル以下の電位の伝送信号を、第1のアナログスイッチ11をオフして好適に阻止することができる。<伝送信号の通過動作>次に、入力信号端子Aから出力信号端子Bへ伝送信号を通過させる場合のアナログスイッチ回路の動作を説明する。アナログスイッチにて通過させることが可能な伝送信号の電位範囲が所定の高電位レベルの電位から所定の低電位レベルの電位以下であることは周知の事実である。まず、スイッチ制御部15は、第3のアナログスイッチ13に所定の低電位レベルの第3の制御信号ASW3’を出力する。伝送信号の電位は所定の低電位レベル以上であるため、第3のアナログスイッチ13のN型MOSトランジスタはオフする。これにより、第1のアナログスイッチ11のN型MOSトランジスタのゲート端子と主端子との間が遮断される。次に、スイッチ制御部15は、所定の高電位レベルの第1のスイッチ制御信号ASW1’と、所定の低電位レベルの第2のスイッチ制御信号ASW2’とを出力する。これにより、第2のアナログスイッチ12のP型MOSトランジスタがオンする。また、ゲート信号生成回路14のP型MOSトランジスタがオンして所定の高電位レベルの電位が第2のアナログスイッチ12のN型MOSトランジスタのゲート端子に印加され、当該第2のアナログスイッチ12のN型MOSトランジスタがオンする。これにより、第1の制御信号ASW1’が第1のアナログスイッチ11のN型MOSトランジスタのゲート端子にゲート信号ASW1として出力される。その結果、第1のアナログスイッチ11のN型MOSトランジスタゲート端子に所定の高電位レベルの電位が印加され、第1のアナログスイッチ11はオンし、入力信号端子Aから伝送信号が出力信号端子Bへ通過される。実施の形態7図9は本発明の実施の形態7に係るアナログスイッチ回路の構成を示す回路図である。本実施の形態7のアナログスイッチ回路は実施の形態6のアナログスイッチ回路と以下の点で相違し、これ以外は同様である。本実施の形態7のアナログスイッチ回路では、第1のアナログスイッチ11において、N型MOSトランジスタに並列にP型MOSトランジスタが接続され、そのゲートに、第1のスイッチ制御信号ASW1’をインバータ17により反転してなるゲート信号ASW1Pが入力されている。N型MOSトランジスタの数が限定されない。実施の形態6の第1のアナログスイッチ11の構成では、所定の高電位レベル付近の電位の伝送信号を通過させることが困難である。しかし、上述のようにN型MOSトランジスタに対してP型MOSトランジスタを並列に接続すると、N型MOSトランジスタと同時にP型MOSトランジスタがオンし、このP型MOSトランジスタを通じて、所定の高電位レベル付近の電位の伝送信号を通過させることができる。実施の形態8本発明の実施の形態8は、実施の形態6のアナログスイッチ回路において、MOSトランジスタの寄生ダイオードによる電流リークを防止したアナログスイッチ回路を例示するものである。なお、MOSトランジスタの寄生ダイオードによる電流リークを防止する方策として、これ以外に、上述の種々の方策が知られている。従って、本実施の形態8の方策は好ましい形態であるが、本発明の必須の構成要素ではない。図10は本発明の実施の形態8に係るアナログスイッチ回路の構成を示す回路図である。本実施の形態8のアナログスイッチ回路は実施の形態6のアナログスイッチ回路と以下の点で相違し、これ以外は同様である。以下、この相違点を説明する。本実施の形態8では、第1のアナログスイッチ11は、互いに直列に接続された2つのN型MOSトランジスタの一方のトランジスタの主端子と他方のトランジスタの主端子とがそれぞれ一方の入出力端子11aと他方の入出力端子11bとを構成し、且つ、この2つのN型MOSトランジスタのゲート端子が互いに接続されて制御端子11cを構成するよう構成されている。第3のアナログスイッチ13は、互いに直列に接続された2つのN型MOSトランジスタの一方のトランジスタの主端子と他方のトランジスタの主端子とがそれぞれ入出力端子13aと入出力端子13bとを構成し、且つ、この2つのN型MOSトランジスタのゲート端子が互いに接続されて制御端子13cを構成するよう構成されている。第1のアナログスイッチ11及び第3のアナログスイッチ13のそれぞれの2つのP型MOSトランジスタは、それぞれの寄生ダイオードの順方向が互いに反対方向を向くようにそれぞれの主端子とそれぞれのウェル端子とが接続されて構成されている。第2のアナログスイッチ12のP型MOSトランジスタ及びN型MOSトランジスタは、それぞれの寄生ダイオードの順方向が制御信号経路21における第1のアナログスイッチ11の制御端子11cと反対側に向かう方向となるようにそれぞれの主端子とそれぞれのウェル端子とが接続されて構成されている。第1のアナログスイッチ11及び第3のアナログスイッチ13のそれぞれの2つのP型MOSトランジスタは、図10では、図12cに示すように構成されているが、図12dに示すように構成してもよい。ゲート信号生成回路14の一対のP型MOSトランジスタ及びN型MOSトランジスタは、それぞれの寄生ダイオードの順方向が第1のアナログスイッチ11の一方の入出力端子11aから高位電源に向かう方向となるようにそれぞれの主端子とそれぞれのウェル端子とが接続されて構成されている。以上の構成によれば、第1のアナログスイッチ11と第3のアナログスイッチ13では、2つのN型MOSトランジスタの寄生ダイオードの順方向が互いに反対方向となっているので、寄生ダイオードによる電流リークが防止される。また、ゲート信号生成回路14の一対のP型MOSトランジスタ及びN型MOSトランジスタでは、それぞれの寄生ダイオードの順方向が、伝送信号が入力される第1のアナログスイッチ11の一方の入出力端子11aから当該伝送信号より電位の高い高位電源に向かう方向となっているので、寄生ダイオードによる電流リークが防止される。また、第2のアナログスイッチ12においては、寄生ダイオードによる電流リークが問題になるのはそのオフ時である。第2のアナログスイッチ12は、少なくとも第3のアナログスイッチ13がオンする時にはオフする。第3のアナログスイッチ13は、伝送信号の電位が所定の低電位レベルの電位をN型MOSトランジスタの閾値電圧分下回る場合にオンし、第1のアナログスイッチ11の制御端子11cの電位を伝送信号と同電位にする。これにより、第1のアナログスイッチ11の電流リークが防止されるのであるが、このとき、第2のアナログスイッチ12では、第1のアナログスイッチ11の制御端子11cに接続された入出力端子の電位が他方の入出力端子の電位より低くなる。もし、スイッチ制御部15から第2のアナログスイッチ12を通じてリーク電流が流れると、第1のアナログスイッチ11の制御端子11cの電位が上昇して、第1のアナログスイッチ11の電流リークを防止する効果が減殺される。よって、上述のように寄生ダイオードの順方向が制御信号経路21における第1のアナログスイッチ11の制御端子11cと反対側に向かう方向となるよう構成することにより、寄生ダイオードによる電流リークが防止され、ひいては、第1のアナログスイッチ11の電流リークを防止する効果を好適に得ることができる。実施の形態9本発明の実施の形態9は、実施の形態7のアナログスイッチ回路において、MOSトランジスタの寄生ダイオードによる電流リークを防止したアナログスイッチ回路を例示するものである。図11は本実施の形態9に係るアナログスイッチ回路の構成を示す回路図である。本実施の形態9のアナログスイッチ回路は実施の形態7のアナログスイッチ回路と比較すると、以下の点で相違し、これ以外は同様である。すなわち、第1のアナログスイッチ11は、互いに直列に接続された2つのN型MOSトランジスタと互いに直列に接続された2つのP型MOSトランジスタとが互いに並列に接続され、2つのN型MOSトランジスタ及び2つのP型MOSトランジスタの一方のトランジスタの主端子と他方のトランジスタの主端子とがそれぞれ一方の入出力端子11aと他方の入出力端子11bとを構成し、この2つのN型MOSトランジスタのゲート端子が互いに接続されて制御端子11cを構成し、且つこの2つのP型MOSトランジスタのゲート端子に第1のスイッチ制御信号ASW1’がインバータ17により反転されてなるゲート信号ASW1Pが入力されるよう構成されている。そして、2つのP型MOSトランジスタの寄生ダイオードの順方向が互いに反対方向となっている。第1のアナログスイッチ11は、図11では、図13aに示すように構成されているが、図13b乃至図13dに示すように構成してもよい。この構成によれば、所定の高電位レベル付近の電位の伝送信号を通過させることができるとともに、P型MOSトランジスタの寄生ダイオードによる電流リークを防止することができる。なお、実施の形態2乃至9におけるゲート信号生成回路14の構成は例示であり、ゲート信号生成回路14はこれには限定されず、入力される2値信号に基づいて、相補的な2つの2値信号を出力するものであればよい。上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び/又は機能の詳細を実質的に変更できる。"