入力された単相交流電圧を全波整流する全波整流回路と、当該全波整流された整流電圧を昇圧する昇圧回路とを備えた昇圧型PFC制御装置であって、前記全波整流回路は、ブリッジ接続された複数の交流スイッチ部と、前記複数の交流スイッチ部のオンオフ状態を制御することにより前記単相交流電圧の印加により流れる双方向電流の電流径路を切り換える交流スイッチ制御回路とを備え、前記複数の交流スイッチ部の各々は、ゲート端子とドレイン端子とソース端子とを有し、1ソース電圧に対するゲート電圧であるゲート-ソース間電圧が閾値電圧より高い場合に、ドレイン-ソース間電圧の極性に応じて前記ドレイン端子から前記ソース端子へ、または、前記ソース端子から前記ドレイン端子へ電流を流し、2前記ゲート-ソース間電圧が前記閾値電圧以下の場合に、前記ドレイン端子から前記ソース端子へ流れる電流を遮断し、ドレイン電圧に対するゲート電圧が前記閾値電圧以上になると前記ソース端子から前記ドレイン端子への電流を流すスイッチング素子で構成される昇圧型PFC制御装置。前記昇圧回路は、直列接続された2つの双方向スイッチング素子と、前記2つの双方向スイッチング素子が同時にオン状態とならないように前記2つの双方向スイッチング素子のゲート信号の出力タイミングを調整する貫通防止回路とを有するハーフブリッジ回路と、前記整流電圧が印加され、前記2つの双方向スイッチング素子の接続点に接続された昇圧用コイルと、前記ハーフブリッジ回路に並列接続され、前記昇圧用コイル及びハーフブリッジ回路により前記整流電圧が昇圧された出力電圧を保持するキャパシタと、前記出力電圧に対応した電圧値と出力電圧設定値との差分である誤差電圧と、前記整流電圧とに基づいて、前記2つの双方向スイッチング素子のオンオフ状態を制御する昇圧用PFC制御部とを備え、前記2つの双方向スイッチング素子は、ゲート端子とドレイン端子とソース端子とを有し、1ソース電圧に対するゲート電圧であるゲート-ソース間電圧が閾値電圧より高い場合に、ドレイン-ソース間電圧の極性に応じて前記ドレイン端子から前記ソース端子へ、または、前記ソース端子から前記ドレイン端子へ電流を流し、2前記ゲート-ソース間電圧が前記閾値電圧以下の場合に、前記ドレイン端子から前記ソース端子へ流れる電流を遮断し、ドレイン電圧に対するゲート電圧が前記閾値電圧以上になると前記ソース端子から前記ドレイン端子への電流を流す特徴を有する請求項1に記載の昇圧型PFC制御装置。前記貫通防止回路は、さらに、前記全波整流回路と前記ハーフブリッジ回路との間に流れる電流が略零の場合には、前記ハーフブリッジ回路が有する前記2つの双方向スイッチング素子の前記ゲート-ソース間電圧が前記閾値電圧以下になるように前記ゲート信号を出力する請求項2に記載の昇圧型PFC制御装置。前記複数の交流スイッチ部は、第1~第4の前記スイッチング素子を備え、前記第1のスイッチング素子のドレイン端子と前記第3のスイッチング素子のソース端子とは、前記単相交流電圧が印加される第1交流端子に接続され、前記第2のスイッチング素子のドレイン端子と前記第4のスイッチング素子のソース端子とは、前記単相交流電圧が印加される第2交流端子に接続され、前記第1のスイッチング素子のソース端子と前記第2のスイッチング素子のソース端子とは、前記昇圧回路の接地端子及び前記接続点の一方に接続され、前記第3のスイッチング素子のドレイン端子と前記第4のスイッチング素子のドレイン端子とは、前記昇圧用コイルを介して前記接地端子及び前記接続点の他方に接続され、前記第1~第4のスイッチング素子のゲート端子は、前記交流スイッチ制御回路から出力される制御信号に応じて複数の信号レベルをシフトするプリドライブ回路に接続されている請求項2に記載の昇圧型PFC制御装置。前記複数の交流スイッチ部のそれぞれは、ソース端子同士またはドレイン端子同士が直列接続された2つの前記スイッチング素子で構成される請求項1~3のうちいずれか1項に記載の昇圧型PFC制御装置。前記スイッチング素子は、半導体基板の上に形成された複数の窒化物半導体層からなる積層体と、前記積層体の上に形成された前記ゲート端子と、前記ゲート端子を挟んで両側方に形成された前記ドレイン端子及び前記ソース端子とを備える請求項1~5のうちいずれか1項に記載の昇圧型PFC制御装置。前記2つの双方向スイッチング素子は、それぞれ、半導体基板の上に形成された複数の窒化物半導体層からなる積層体と、前記積層体の上に形成された前記ゲート端子と、前記ゲート端子を挟んで両側方に形成された前記ドレイン端子及び前記ソース端子とを備える請求項2~4のうちいずれか1項に記載の昇圧型PFC制御装置。従来の昇圧型PFC制御装置には、その構成要素である整流回路として、一般的に整流ダイオードブリッジ回路が用いられる。図11は、従来の昇圧型PFC制御装置の整流回路に、整流ダイオードブリッジ回路を用いた場合の回路ブロック図である。同図に記載された昇圧型PFC制御装置は、一例として、4つのダイオードで構成された整流ダイオードブリッジ回路501が用いられている。また、誤差増幅回路507と、乗算回路508と、電流誤差検出回路510と、断続指令回路520と、発振回路521と、異常検出回路530とで、昇圧用PFC制御部550を構成している。昇圧用PFC制御部550は、出力電圧Voの分圧回路506による分圧電圧voと出力電圧設定値vsとの差分に比例した誤差電圧Veと、入力交流電圧Vaを整流ダイオードブリッジ回路501で整流した整流電圧Vrとを、乗算回路508で乗算し、電流制御の指令値となる電圧誤差信号Seを生成する。この電圧誤差信号Seは、誤差電圧Veに比例し且つ整流電圧Vrと同じ脈動波形となる。一方で、スイッチング手段503のオン/オフにより整流ダイオードブリッジ回路501から流れ出る電流は、検出抵抗509により検出され、電流波形信号Scが生成される。図11に示された電流誤差検出回路510と、断続指令回路520と、発振回路521と、スイッチング手段503と、磁気誘導手段502と、ダイオード504と、キャパシタ505と、分圧回路506と、検出抵抗509と、出力端子及びGnd端子E間にある負荷図示せずとにより構成される電流制御負帰還ループにより、電流波形信号Scは電圧誤差信号Seに追従し、該Seとほぼ同じ値となるように制御される。電圧誤差信号Seは、前述したように整流電圧Vrと同じように交流電源電圧を全波整流した形の脈動波形であるため、電流波形信号Scが電圧誤差信号Seに追従することで、整流ダイオードブリッジ回路501から流れ出る電流波形は、交流電源電圧を全波整流した電圧波形と相似形となる。結果として、入力の交流電源電圧Vaと交流電源電流とは、ほぼ同位相でかつほぼ同波形となり、入力交流電源の力率はほぼ1となる。また、出力分圧電圧voと出力電圧設定値vsとの誤差電圧Veは、該voと該vsとの差分が誤差増幅回路507で増幅された電圧である。誤差増幅回路507と乗算回路508と前述の電流制御負帰還ループとで構成されるPFC制御ループにより、誤差増幅回路507の出力である誤差電圧Veは、有限の値となる。誤差電圧Veは、誤差増幅回路507のゲインをAとすると、下記の式で記述される。Ve=A×vs-vo式1従って、誤差電圧Veが有限の値であることは、誤差増幅回路507のゲインAが十分に大きく設定されていれば、vs=voとなる。つまり出力電圧Voはvsによって決まる固定電圧値となる。以上の説明から判るように、図11に示された昇圧型PFC制御装置では、その出力電圧Voは出力電圧設定値vsで設定された所望の電圧を維持しながら、入力交流電源の力率をほぼ1とする。しかし、この整流ダイオードブリッジ回路501により入力交流電源電圧Vaの全波整流された電圧波形の波高値は、入力交流電源電圧Vaのピーク値より、ダイオードの順方向電圧VFの2倍の電圧値分だけ低くなる。すなわち、整流ダイオードブリッジ回路501では2つのダイオードのVF分だけの電圧降下が発生している。また、磁気誘導手段502とスイッチング手段503とダイオード504とキャパシタ505とで構成される昇圧回路では、スイッチング手段503により磁気誘導手段502に蓄えられたエネルギーをキャパシタ505に蓄える際にダイオード504で順方向電圧VFの電圧降下が発生する。すなわち、従来の整流ダイオードブリッジ回路が用いられた昇圧型PFC制御装置では、昇圧型AC/DCコンバータとして入力交流電源電圧Vaを整流して交流電圧のピーク値より大きいDC電圧を出力する際に、整流ダイオードブリッジ回路501とダイオード504によるダイオード順方向電圧VFに起因したパワー損失、すなわち、整流ダイオードブリッジ回路501及びダイオード504による消費電力が発生している。この消費電力は、上記昇圧型PFC制御装置の全体の消費電力の約半分を占めている。例えば、上記昇圧型PFC制御装置を用いた、あるアプリケーションにおいて、該昇圧型PFC制御装置の出力の消費電力が200Wになるように動作させた場合、該昇圧型PFC制御装置での消費電力は10Wであったが、その内の5Wは整流ダイオードブリッジ回路501とダイオード504による消費電力であった。また、ダイオード504にはダイオード内の少数キャリア蓄積効果によるリカバリー電流成分が発生する。その結果、スイッチング手段503を構成するスイッチングトランジスタが磁気誘導手段502を駆動するときに、該スイッチングトランジスタのターンオン動作により、磁気誘導手段502の駆動電流に加え不要なダイオード504のリカバリー電流をも駆動してしまう。上記リカバリー電流の電流値は無視できない大きなもので、上記スイッチングトランジスタのスイッチング動作時の消費電力を意味するスイッチング損失の増大に影響を及ぼす。スイッチング損失はPFC制御装置のスイッチング周波数に比例して増大する。その為、磁気誘導手段502のサイズを小さくする為にスイッチング周波数を上げることは、上記スイッチングトランジスタのスイッチング損失の増大を招く。つまり、ダイオード504は、自身の順方向電圧VFによる昇圧型PFC制御装置の消費電力への寄与だけでなく、スイッチング手段503のスイッチング損失を通して該昇圧型PFC制御装置の消費電力増大にも影響を与え、又その装置の小型化にも影響を及ぼしている。本発明は、上記課題に鑑み、PFC制御装置内の消費電力の大部分を占める整流ダイオードブリッジ回路と昇圧用ダイオードとを無くして低消費電力化及び小型化を実現する昇圧型PFC制御装置を提供することを目的とする。上記の課題を解決するために、本発明の一態様に係る昇圧型PFC制御装置は、入力された単相交流電圧を全波整流する全波整流回路と、当該全波整流された整流電圧を昇圧する昇圧回路とを備えた昇圧型PFC制御装置であって、前記全波整流回路は、ブリッジ接続された複数の交流スイッチ部と、前記複数の交流スイッチ部のオンオフ状態を制御することにより前記単相交流電圧の印加により流れる双方向電流の電流径路を切り換える交流スイッチ制御回路とを備え、前記複数の交流スイッチ部の各々は、ゲート端子とドレイン端子とソース端子とを有し、1ソース電圧に対するゲート電圧であるゲート-ソース間電圧が閾値電圧より高い場合に、ドレイン-ソース間電圧の極性に応じて前記ドレイン端子から前記ソース端子へ、または、前記ソース端子から前記ドレイン端子へ電流を流し、2前記ゲート-ソース間電圧が前記閾値電圧以下の場合に、前記ドレイン端子から前記ソース端子へ流れる電流を遮断し、ドレイン電圧に対するゲート電圧が前記閾値電圧以上になると前記ソース端子から前記ドレイン端子への電流を流すスイッチング素子で構成されることを特徴とするものである。上記構成によれば、交流スイッチブリッジ回路は、従来の昇圧型PFC制御装置が有する整流ダイオードブリッジと同じ全波整流機能を有する。よって、ダイオード順方向電圧に起因したパワー損失が発生する整流ダイオードブリッジ回路が不要であり、これらの代わりに配置された、低オン抵抗である双方向のスイッチング素子で構成された交流スイッチブリッジ回路により、従来の全波整流機能を維持しつつ消費電力を低減することができる。また、本発明の一態様は、前記昇圧回路は、直列接続された2つの双方向スイッチング素子と、前記2つの双方向スイッチング素子が同時にオン状態とならないように前記2つの双方向スイッチング素子のゲート信号の出力タイミングを調整する貫通防止回路とを有するハーフブリッジ回路と、前記整流電圧が印加され、前記2つの双方向スイッチング素子の接続点に接続された昇圧用コイルと、前記ハーフブリッジ回路に並列接続され、前記昇圧用コイル及びハーフブリッジ回路により前記整流電圧が昇圧された出力電圧を保持するキャパシタと、前記出力電圧に対応した電圧値と出力電圧設定値との差分である誤差電圧と、前記整流電圧とに基づいて、前記2つの双方向スイッチング素子のオンオフ状態を制御する昇圧用PFC制御部とを備え、前記2つの双方向スイッチング素子は、ゲート端子とドレイン端子とソース端子とを有し、1ソース電圧に対するゲート電圧であるゲート-ソース間電圧が閾値電圧より高い場合に、ドレイン-ソース間電圧の極性に応じて前記ドレイン端子から前記ソース端子へ、または、前記ソース端子から前記ドレイン端子へ電流を流し、2前記ゲート-ソース間電圧が前記閾値電圧以下の場合に、前記ドレイン端子から前記ソース端子へ流れる電流を遮断し、ドレイン電圧に対するゲート電圧が前記閾値電圧以上になると前記ソース端子から前記ドレイン端子への電流を流す特徴を有することが好ましい。これにより、ハーフブリッジ回路は、従来の昇圧型PFC制御装置が有する昇圧用スイッチング手段及び昇圧用ダイオードと同じ昇圧機能を有する。よって、昇圧用のダイオードが不要であり、これらの代わりに配置された、低オン抵抗である双方向スイッチング素子で構成されたハーフブリッジ回路により、従来の昇圧機能を維持しつつ消費電力を低減することができる。また、ハーフブリッジ回路を制御する昇圧用PFC制御部は、従来の昇圧型PFC制御装置の昇圧用PFC制御部をそのまま用いることができ、昇圧型PFC制御装置としての制御動作は従来のものとほとんど同じ制御動作を実現できる。従って、従来の昇圧型PFC制御装置から本発明の昇圧型PFC制御装置への置き換えも容易にできる。また、本発明の他の態様は、前記貫通防止回路は、さらに、前記全波整流回路と前記ハーフブリッジ回路との間に流れる電流が略零の場合には、前記ハーフブリッジ回路が有する前記2つの双方向スイッチング素子の前記ゲート-ソース間電圧が前記閾値電圧以下になるように前記ゲート信号を出力することが好ましい。昇圧用コイルに流れる電流が略零の場合は、ハーフブリッジ回路が有する双方向スイッチング素子はオフ動作状態となり、等価的に従来の昇圧型PFC制御装置の昇圧用のダイオードと同じ働きをする。この機能により、昇圧用コイルに電流が流れなくなり該コイルに蓄えられた磁気的なエネルギーがなくなった為に、出力端子から上記双方向スイッチング素子及び昇圧用コイルを介して交流スイッチブリッジ回路の出力端子に電流が逆流しないようにすることが可能となる。また、本発明の他の態様は、前記複数の交流スイッチ部は、第1~第4の前記スイッチング素子を備え、前記第1のスイッチング素子のドレイン端子と前記第3のスイッチング素子のソース端子とは、前記単相交流電圧が印加される第1交流端子に接続され、前記第2のスイッチング素子のドレイン端子と前記第4のスイッチング素子のソース端子とは、前記単相交流電圧が印加される第2交流端子に接続され、前記第1のスイッチング素子のソース端子と前記第2のスイッチング素子のソース端子とは、前記昇圧回路の接地端子及び前記接続点の一方に接続され、前記第3のスイッチング素子のドレイン端子と前記第4のスイッチング素子のドレイン端子とは、前記昇圧用コイルを介して前記接地端子及び前記接続点の他方に接続され、前記第1~第4のスイッチング素子のゲート端子は、前記交流スイッチ制御回路から出力される制御信号に応じて複数の信号レベルをシフトするプリドライブ回路に接続されていてもよい。これによれば、交流スイッチブリッジ回路は、4つの双方向スイッチ素子がブリッジ接続された基本的なブリッジ回路で構成されるので、交流スイッチ制御回路は、簡潔かつ高効率に双方向電流の電流パスを制御することが可能となる。また、本発明の他の態様は、前記複数の交流スイッチ部のそれぞれは、ソース端子同士またはドレイン端子同士が直列接続された2つの前記スイッチング素子で構成されてもよい。これによれば、上述した昇圧型PFC制御装置と同様に、従来の昇圧型PFC制御装置の整流昇圧動作を維持しつつ消費電力を低減することができる。さらには、高入力耐圧性を有する昇圧型PFC制御装置が実現できる。また、この昇圧型PFC制御装置は、入力交流電圧源から、当該PFC制御装置の出力端子とGND端子との間に接続される負荷を完全に切り離すことも可能である。また、本発明の他の態様は、前記スイッチング素子は、半導体基板の上に形成された複数の窒化物半導体層からなる積層体と、前記積層体の上に形成された前記ゲート端子と、前記ゲート端子を挟んで両側方に形成された前記ドレイン端子及び前記ソース端子とを備えることが望ましい。また、本発明の他の態様は、前記2つの双方向スイッチング素子は、それぞれ、半導体基板の上に形成された複数の窒化物半導体層からなる積層体と、前記積層体の上に形成された前記ゲート端子と、前記ゲート端子を挟んで両側方に形成された前記ドレイン端子及び前記ソース端子とを備えることが望ましい。上記スイッチング素子及び上記双方向スイッチング素子は、一般的に、窒化ガリウム半導体を用いたヘテロ接合電界効果トランジスタとして知られていて、GaNトランジスタと呼ばれている。上記GaNトランジスタは、ゲート/ソース間電圧がある閾値電圧より高い場合にFET特性と逆FET特性を有し、且つ、ゲート/ソース間電圧が当該閾値電圧以下の場合に逆導通特性を有し、また、高耐圧特性を有する双方向スイッチング素子ともなり、FET特性及び逆FET特性において非常に低いオン抵抗値のFETトランジスタでもある。また、シリコン系半導体素子のような少数キャリア効果がなく、リカバリー電流によるスイッチング損失増大の影響もほとんど無い。従って、本発明の昇圧型PFC制御装置が有する双方向スイッチング素子としてGaNトランジスタを用いることで、より低消費電力の昇圧型PFC制御装置が実現できる。また、スイッチング損失の低減によりスイッチング周波数を上げることが可能となり、これにより昇圧用コイルのサイズを小さくでき、結果的に装置の小型化が可能となる。本発明によれば、整流ダイオードブリッジ回路及び昇圧用のダイオードの無い昇圧型PFC制御装置を提供することができる。従来の昇圧型PFC制御装置の消費電力の多くは整流ダイオードブリッジ回路とダイオードとの2つの部分によるものであるが、本発明では消費電力を大幅に削減できる。また、昇圧型PFC制御装置が有するPFC制御部は、従来の昇圧型PFC制御装置の有する制御部をそのまま用いることができるので、従来の昇圧型PFC制御装置から本発明の昇圧型PFC制御装置への置き換えが容易である。以下に、本発明に係る昇圧型PFC制御装置について、順次、好適な実施の形態を、図面を参照しつつ詳細に説明する。なお、本発明は、以下の実施の形態に記載した具体的な構成に限定されるものではなく、実施の形態において説明する技術的思想と同様の技術的思想及び当技術分野における技術常識に基づいて構成されるものを含むものである。実施の形態1図1は、本発明の実施の形態1に係る昇圧型PFC制御装置の回路ブロック図である。同図に記載された昇圧型PFC制御装置1は、交流スイッチブリッジ回路101と、ハーフブリッジ回路102と、昇圧用PFC制御部150と、昇圧用コイル2と、キャパシタ5と、分圧回路6と、検出抵抗9とを備える。昇圧用PFC制御部150は、図11に示された従来の昇圧型PFC制御装置が有する昇圧用PFC制御部550と同じ構成である。また、昇圧型PFC制御装置1は、図11に示された整流ダイオードブリッジ回路501及び昇圧用のダイオード504を無くした構成となっている。つまり、昇圧用PFC制御部150は、従来の昇圧用PFC制御部550と同じ電流連続モード制御を行う昇圧用PFC制御部と考えてよい。そのため、図1には、昇圧用PFC制御部150の詳細ブロック図は図示せず、単に1つのブロックとして図示している。但し、本発明の昇圧型PFC制御装置1が有する昇圧用PFC制御部150の制御方式は、電流連続モード制御に限定される必要はなく、電流臨界モード制御とすることも可能である。その場合には、図1の昇圧用PFC制御部150を、電流臨界モード制御のものに置き換えればよい。さらには、昇圧用PFC制御部150は、それ以外の制御方法による制御を実行するものであってもよい。また、図1の昇圧型PFC制御装置1では、図11に示された整流ダイオードブリッジ回路501の代わりに交流スイッチブリッジ回路101が配置され、また、図11に示されたスイッチング手段503及び昇圧用のダイオード504の代わりに、ハーフブリッジ回路102が配置されている。交流スイッチブリッジ回路101は、入力された単相交流電圧Vaを全波整流する全波整流回路であり、双方向に電流を流すことのできる4つの交流スイッチ11~14と、これらの交流スイッチをオン/オフ制御する為のレベルシフト機能を有する4つのプリドライブ回路51と、プリドライブ回路51に電源を供給する3つの電源52と、単相交流電圧Vaの状態に応じて交流スイッチ11~14のオン/オフ制御をする交流スイッチ制御回路54とを備える。交流スイッチ11~14は、後述する特性を持つ双方向のスイッチング素子で構成された交流スイッチ部であり、単相交流電圧Vaにより流れる双方向電流の導通状態及び遮断状態を切り換える。具体的には、交流スイッチ11のドレイン端子と交流スイッチ13のソース端子とは、単相交流電圧Vaが印加される第1交流端子である交流A端子に接続される。また、交流スイッチ12のドレイン端子と交流スイッチ14のソース端子とは、単相交流電圧Vaが印加される第2交流端子である交流B端子に接続される。また、交流スイッチ11のソース端子と交流スイッチ12のソース端子とは、検出抵抗9を介してGND端子に接続される。また、交流スイッチ13のドレイン端子と交流スイッチ14のドレイン端子とは、昇圧用コイル2に接続される。また、交流スイッチ11~14のゲート端子は、交流スイッチ制御回路54から出力される制御信号に応じて複数の信号レベルをシフトするプリドライブ回路51に接続されている。ハーフブリッジ回路102は、双方向に電流を流すことのできるスイッチング素子21及び22と、スイッチング素子21及び22が同時にオン動作しないように、スイッチング素子21及び22の制御信号である各ゲート信号のタイミングを調整する貫通防止回路55とを備える。スイッチング素子21及び22は、後述する特性を持つ双方向スイッチング素子である。交流スイッチ11~14を構成する双方向のスイッチング素子、及び、スイッチング素子21及び22は、図2A~図2Cに示されたI-V特性を持つスイッチング素子である。以下にこの特性について説明する。図2Aは、本発明に用いる双方向スイッチング素子のFET特性を表すI-V特性図である。また、図2Bは、本発明に用いる双方向スイッチング素子の逆FET特性を表すI-V特性図である。また、図2Cは、本発明に用いる双方向スイッチング素子の逆導通特性を表すI-V特性図である。上記双方向スイッチング素子は、ゲート端子と、ドレイン端子と、ソース端子とを有し、ソース端子電圧に対するゲート端子電圧の差分電圧であるゲート/ソース間電圧Vgsが、閾値電圧Vthより高い場合に、ドレイン端子とソース端子との間の差分電圧VDSの極性に応じてドレイン端子からソース端子へ電流IDSを流し、または、ソース端子からドレイン端子へ電流IDSを流すことができる。図2A及び図2Bでは、ゲート/ソース間電圧Vgsが閾値電圧Vthより高いことによりスイッチング素子がオン動作状態となっている場合の、電流IDSと差分電圧VDSとの関係を表している。電流IDSはドレイン端子からソース端子へ流れる場合を正の値とする。上記I-V特性は、MOSFETのI-V特性のように3極管領域と飽和領域とを有する。3極管領域とは、VDSがゼロ電圧からある電圧値に達するまでのゼロ電圧近傍の領域であり、飽和領域とは、VDSが変化してもIDSがあまり変化しない定電流特性に類似した特性を示す領域である。3極管領域では、I-V特性に直線性がありIDSに対するVDSの傾きを、スイッチング素子のオン抵抗Ronとして定義できる。3極管領域におけるオン抵抗Ronは、飽和領域におけるオン抵抗に比べ十分小さい。この3極管領域における双方向スイッチング素子の特性が、交流スイッチ11~14ならびにスイッチング素子21及び22の動作特性として重要であり、以下の説明では3極管領域の特性について説明する。図2Aは、VDSが正の場合、つまりドレイン電圧がソース電圧より高い場合のI-V特性図である。このI-V特性図からわかるように、IDSは正の値となり、電流はドレイン端子からソース端子へ流れる。図2Aに表されたI-V特性を、FET特性と呼ぶことにする。また、図2Bは、VDSが負の場合、つまりドレイン電圧がソース電圧より低い場合のI-V特性図である。このI-V特性図からわかるように、IDSは負の値となり、電流はソース端子からドレイン端子へ流れる。図2Bに表されたI-V特性を、逆FET特性と呼ぶことにする。上記双方向スイッチング素子は、ゲート/ソース間電圧Vgsが閾値電圧Vthより低い場合、ドレイン端子からソース端子へは電流IDSを流せない。但し、双方向スイッチング素子は、ゲート/ソース間電圧Vgsが閾値電圧Vthより低い場合でも、ゲート端子電圧に対してドレイン端子電圧が低く、且つこの差電圧Vgs-VDSが閾値電圧Vthより高い場合には、ソース端子からドレイン端子に電流IDSを流すことができる。この特性を逆導通特性と呼ぶことにする。図2Cは、この逆導通特性を示したI-V特性図である。図2Cからわかるように、Vgs=0Vの状態すなわちゲート端子とソース端子とがショートしたような状態では、ソース端子をアノードとしドレイン端子をカソードとして順方向電圧が閾値電圧VthであるダイオードのI-V特性と同じである。以上のように、図2A、図2B及び図2Cからわかることは、双方向スイッチング素子は、ゲート/ソース間電圧Vgsが閾値電圧Vth以上であれば、FET動作及び逆FET動作をし、オン抵抗値Ronを持つ抵抗と見なすことができる。一方、ゲート/ソース間電圧Vgsが閾値電圧Vth以下であれば、逆導通特性による動作をし、ソース端子をアノードとしドレイン端子をカソードとするダイオードと見なせる。このダイオードの順方向電圧はVth-Vgsとなる。今後、本発明の実施の形態においては、スイッチング素子を以下のように等価変換する。1ゲート/ソース間電圧Vgsが閾値電圧Vthより高い状態のスイッチング素子のオン動作状態では、該スイッチング素子をオン抵抗値Ronの抵抗と見なす。2ゲート端子とソース端子とを短絡したスイッチング素子のオフ動作状態では、該スイッチング素子を、ソース端子をアノードとしドレイン端子をカソードとするダイオードと見なす。図1に示された交流スイッチブリッジ回路101は、交流スイッチ制御回路54に交流A及び交流Bの電圧をモニタさせた上で、交流スイッチ11~14、すなわち、双方向スイッチング素子を制御して、図11に示された整流ダイオードブリッジ回路501と同じ働きをする。図3は、本発明の実施の形態1に係る交流スイッチ制御回路の回路構成図である。また図4Aは、実施の形態1に係る交流スイッチブリッジ回路の動作波形を表すタイミングチャートである。また、図4Bは、実施の形態1に係る交流スイッチブリッジ回路の状態遷移図である。交流スイッチ制御回路54は、単相交流電圧Vaに同期させて交流スイッチ11~14のオンオフ状態を制御する機能を有し、リミット回路61と、リミット回路62と、比較器63と、比較器64とを備える。交流A端子及び交流B端子に単相交流電圧Vaが入力され、それらの電圧はリミット回路61とリミット回路62とで緩衝される。これにより、比較器63及び比較器64の各非反転端子には、該端子の定格耐圧以上の高電圧が入らないような制限がかかる。つまり、比較器63及び比較器64の各非反転端子に入力される信号VA1及びVA2は、図4Aに示されたように、交流A端子電圧及び交流B端子電圧を各々クランプした電圧波形図4AのVA1及びVA2と記載された波形となる。このクランプされた電圧は、図3のリミット回路61及び62のリミット電圧VLIMから緩衝用の高耐圧MOSFET31及び32のオン動作時のゲート/ソース電圧Vgsを引いた電圧となる。なお、図4Aにおいて、交流A端子電圧及び交流B端子電圧は、それぞれ、交流A-GND及び交流B-GNDと記述されており、GND基準の信号波形として描かれている。これは、交流スイッチ制御回路54のGNDは、昇圧型PFC制御装置1の出力側のGND端子に接続されていることによるものである。なお、昇圧型PFC制御装置1の有する検出抵抗9の抵抗値は小さな値であるために、この抵抗に電流が流れた時の電圧降下は無視してもよい。交流スイッチ11~14のオン/オフを制御する制御信号11_G~14_Gは、VA1及びVA2と、比較基準信号VDとを比較することにより、図4Aに示されたタイミング波形となる。制御信号11_G~14_GがHighレベルの信号であれば、交流スイッチ11~14は、それぞれ、オン動作状態となり、Lowレベルの信号であればオフ動作状態となる。前述したスイッチング素子の等価変換の規則により、図4に示された各タイミング状態a~fにおける交流スイッチ11~14は、図4Bに示されたような状態遷移を行う。図4Bに記載された入力電流の方向から判るように、単相交流電圧Vaの交流A端子電圧及び交流B端子電圧の極性が変化しても、交流スイッチブリッジ回路101の出力端子Vr及びVgの関係は、常にVrがVgに対して正極性となることが判る。従って、Vgを交流スイッチブリッジ回路101の2次側出力のGndとすれば、図4Aに示されたように、Vr-Vgは単相交流電圧Vaを全波整流した電圧となる。つまり、交流スイッチブリッジ回路101は、単相交流電圧Vaにより発生した双方向電流を整流して当該整流された電流を昇圧用コイル2に単方向に流す。交流スイッチブリッジ回路101は、図4A及び図4Bからわかるように、単相交流電圧Vaの1周期の大部分の区間において、図4Bにおける状態bまたは状態eとなっており、単相交流電圧Vaを全波整流した出力電圧Vr-Vgを出力する。状態bと状態eとでは、入力電流を駆動する交流スイッチ12及び13、又は、11及び14がオン抵抗値Ronを有する抵抗と見なすことができる。このオン抵抗値Ronでの電力損失は、ダイオードの順方向電圧VFによる電力損失に比べ非常に小さなものである。以上の結果から、交流スイッチブリッジ回路101は、整流ダイオードブリッジ回路に比べ、より低消費電力で、かつ、整流ダイオードブリッジ回路と同じ全波整流動作を実現できる。次に、本発明の昇圧型PFC制御装置1において、従来の昇圧型PFC制御装置が有するスイッチング手段503と昇圧用のダイオード504とを無くし、ハーフブリッジ回路102を配置した構成について説明する。ハーフブリッジ回路102は、直列接続されたスイッチング素子21及び22と、スイッチング素子21及び22が同時にオン状態とならないようにスイッチング素子21及び22のゲート信号の出力タイミングを調整する貫通防止回路55とを備える。昇圧用コイル2は、整流電圧Vrが印加され、スイッチング素子21及び22の接続点に接続されている。キャパシタ5は、ハーフブリッジ回路102に並列接続され、昇圧用コイル2及びハーフブリッジ回路102により整流電圧Vrが昇圧された出力電圧Voを保持する。昇圧用PFC制御部150は、出力電圧Voに対応した電圧値voと出力電圧設定値との差分である誤差電圧と、整流電圧Vrとに基づいて、スイッチング素子21及び22のオンオフ状態を制御する。ハーフブリッジ回路102と、昇圧用コイル2と、キャパシタ5と、昇圧用PFC制御部150とは、全波整流された整流電圧を昇圧する昇圧回路を構成する。図5Aは、ハーフブリッジ回路が有する貫通防止回路の回路ブロック図であり、図5Bは、貫通防止回路の内部信号の動作を表すタイミングチャートである。貫通防止回路55は、昇圧用PFC制御部150からの出力であって昇圧動作を制御するPWM信号であるSW信号を受けて、従来の昇圧型PFC制御装置のスイッチング手段503に相当するスイッチング素子21のゲート端子に昇圧動作の為のPWM信号であるLPWM信号を出力する。一方、貫通防止回路55は、SW信号を受けて、従来の昇圧型PFC制御装置の昇圧用のダイオード504に相当するスイッチング素子22のゲート端子にスイッチング素子21と同期動作させる為のPWM信号であるUPWM信号を出力する。図5Bからわかるように、スイッチング素子21をオン/オフ制御するLPWM信号は、昇圧動作を制御するSW信号と同じPWM信号であるが、ある遅延時間DTだけSW信号から遅延している。同じく、スイッチング素子22をオン/オフ制御するUPWM信号は、LPWM信号とは逆極性の信号であり、UPWM信号とLPWM信号との間には、2つの信号が同時にLowである区間を遅延時間DTだけ設けるように波形生成されている。この2つの信号が同時にLowである区間をデッドタイムと呼ぶことにする。このデッドタイムにより、2つのスイッチング素子21及び22は、正常な動作をしている限りは、同時にオン動作状態になることは在り得なくなる。結果的には、スイッチング素子21とスイッチング素子22とが共にオン動作状態することで昇圧型PFC制御装置の出力とGNDとが短絡状態となってしまう、いわゆるスイッチング素子21及び22の貫通状態に陥ることが回避される。そして、昇圧用コイル2に蓄えられたエネルギーにより流れる電流は、スイッチング素子21及び22のスイッチング動作を経由して、キャパシタ5に移され安定した昇圧動作が実現される。この昇圧動作において、昇圧用のダイオードに相当するスイッチング素子22は、前述した等価変換の規則により、デッドタイムの区間は勿論、デッドタイム区間だけでなくUPWM信号がLowである区間もダイオードとして動作し、UPWM信号がHighである区間は、オン抵抗値Ronを有する抵抗として動作する。スイッチング素子22がダイオードとして動作している間において電流が流れる区間は、デッドタイム区間だけの非常に短い時間だけである。従って、従来の昇圧用のダイオードに比べ、スイッチング素子22での消費電力は非常に小さくなる。また、ハーフブリッジ回路102と交流スイッチブリッジ回路101との間に流れる電流がほとんど無い状態、すなわち昇圧用コイル2に流れる電流がほとんど無い状態では、ヒステリシス比較器71が検出抵抗9の電圧降下を示す信号Scと比較基準電圧-VSCとを比較することにより、貫通防止回路55は、当該電流がほとんどないことを検出する。そして、このとき、貫通防止回路55は、UPWM信号をLowにする。この機能により、昇圧用コイル2に流れる電流がほとんど無い場合はハーフブリッジ回路102のスイッチング素子22はオフ動作状態となり、等価的に従来の昇圧型PFC制御装置の昇圧用のダイオードと同じ働きをする。この機能は、昇圧用コイル2に電流が流れなくなり該コイルに蓄えられた磁気的なエネルギーがなくなった為に、キャパシタ5からスイッチング素子22及び昇圧用コイル2を介して交流スイッチブリッジ回路101の出力Vrに電流が逆流しないようにする為のものである。なお、昇圧用コイル2に電流が流れなくなると、該コイルの両端電圧がリンギング現象を起こすことがある。この場合には、図5Aに図示していないが、出力信号CZEROがLowレベルになると一定期間Lowレベルを維持する機能ブロックを、ヒステリシス比較器71の後段に追加すればよい。以上、本実施の形態によれば、整流ダイオードブリッジ回路及び昇圧用ダイオードの無い昇圧型PFC制御装置が実現され、従来の昇圧型PFC制御装置に比べ、昇圧型PFC制御装置の消費電力を大幅に削減できる。また、本実施の形態に係る昇圧型PFC制御装置1は、従来の昇圧型PFC制御装置が有する昇圧用PFC制御部をそのまま用いて、従来のものとほぼ同じように動作させる事ができる。従って、従来の昇圧型PFC制御装置から本発明の昇圧型PFC制御装置への置き換えも容易にできる。なお、上述したスイッチング素子は、半導体基板の上に形成された窒化物半導体層からなる積層体と、当該積層体の上に互いに間隔をおいて形成されたドレイン端子及びソース端子と、当該ドレイン端子及びソース端子の間に形成されたゲート端子とを備えることを特徴とするものであってもよい。このスイッチング素子について、図6を用いて説明する。図6は、本発明の昇圧型PFC制御装置が有するスイッチング素子の断面図の一例である。同図に記載された双方向型のスイッチング素子は、半導体基板の上に形成された窒化物半導体からなるノーマリオフ型のヘテロ接合FETである。具体的には、上記スイッチング素子は、シリコン基板201の上にバッファ層202を介して半導体層の積層体203が形成されることにより実現される。バッファ層202は、窒化アルミニウムと窒化ガリウムとが交互に積層されたものである。積層体203は、アンドープ窒化ガリウム層204の上にn型窒化アルミニウムガリウム層205が形成されたもので、この2つの層の間のヘテロ界面近傍には2次元電子ガスと呼ばれるキャリア濃度の高いFETのチャンネル領域が生成される。積層体203の上に、ソース端子とドレイン端子とを形成するために、チャンネル領域とオーミック接合するソース端子用オーミック電極206aとドレイン端子用オーミック電極206bと配線210とが配置される。ソース端子用オーミック電極206aとドレイン端子用オーミック電極206bとの間の領域では、FET特性を制御するp型半導体層であるコントロール層209がn型窒化アルミニウムガリウム層205の上に形成される。コントロール層209の上にはゲート電極208が形成され、コントロール層209とはオーミック接触している。このゲート電極208に与えられる電気信号により、ノーマリオフ型のヘテロ接合FET、すなわち、双方向型のスイッチング素子のドレイン端子とソース端子との間に流れる電流が制御される。図6において、ドレイン端子用オーミック電極206bからゲート電極208までの距離が、ソース端子用オーミック電極206aからゲート電極208までの距離より長いのは、ドレイン端子とゲート端子間の耐圧のほうがソース端子とゲート端子間の耐圧より大きいことが要求されるためである。図6のように形成された双方向型のスイッチング素子は、GaNトランジスタと呼ばれ、IGBTのように高耐圧で大電流駆動することができるデバイスである。また、IGBTの電流電圧特性におけるPN接合によるオフセット電圧を持たずに、図2A及び図2Bで示したような双方向に電流を流す特性を有する。さらに、デバイスのチップ面積に対してオン抵抗成分Ronが非常に小さい。加えて、上記GaNトランジスタは、図2Cに示した逆導通特性をも有する。上述した特性に加え、GaNトランジスタは、少数キャリアによる蓄積効果がほとんどなく、IGBTや他のシリコン系半導体素子のようなターンオフ時のテール電流効果もほとんどない。故に、上記GaNトランジスタを双方向スイッチング素子として用いた交流スイッチで構成された交流スイッチブリッジ回路101は、その非常に小さなオン抵抗値Ronにより、消費電力を大幅に小さくできる。また、上記双方向型のスイッチング素子にGaNトランジスタを適用することで、リカバリー電流によるスイッチング損失増大の影響もほとんど無く、スイッチング損失の低減によりスイッチング周波数を上げることが可能となり、これにより昇圧用コイル2のサイズを小さくでき、結果的に装置の小型化が可能となる。また、ハーフブリッジ回路102のスイッチング素子21及び22として、非常に小さなオン抵抗値Ronを有しターンオフ時のテール電流効果等の無い上記GaNトランジスタを用いることにより、ハーフブリッジ回路102の昇圧動作時の消費電力を大幅に削減できる。従って、本発明の実施の形態1に係る昇圧型PFC制御装置1のスイッチング素子としてGaNトランジスタを用いることで、より低消費電力の昇圧型PFC制御装置が実現できる。実施の形態2図7は、本発明の実施の形態2に係る昇圧型PFC制御装置の回路ブロック図である。同図に記載された昇圧型PFC制御装置81は、実施の形態1に係る昇圧型PFC制御装置1と同様に、図11に示された従来の昇圧型PFC制御装置が有する昇圧用PFC制御部550と同様の昇圧用PFC制御部150を用いている。また、図11に図示された従来の昇圧型PFC制御装置が有する整流ダイオードブリッジ回路501と昇圧用のダイオード504を無くした構成となっている。なお、昇圧用PFC制御部150は、実施の形態1と同じく、電流連続モード制御にこだわる必要はなく、電流臨界モード制御のものでも、またそれ以外の制御方法によるものであってもよい。図7において、従来の昇圧型PFC制御装置が有する整流ダイオードブリッジ回路501は、交流スイッチブリッジ回路111に置き換えられ、従来の昇圧型PFC制御装置が有するスイッチング手段503及び昇圧用のダイオード504は、ハーフブリッジ回路102に置き換えられている。本実施の形態に係る昇圧型PFC制御装置81が、実施の形態1に係る昇圧型PFC制御装置1と異なる点は、交流スイッチブリッジ回路111である。具体的には、交流スイッチブリッジ回路111は、実施の形態1の交流スイッチブリッジ回路101と比較して、交流スイッチ91~94の構成と、当該交流スイッチのオン/オフ制御する交流スイッチ制御回路84の構成とが異なる。以下、実施の形態1に係る交流スイッチブリッジ回路101と同じ点については説明を割愛し、異なる点のみ説明をする。交流スイッチ91~94は、それぞれ、2つの双方向スイッチング素子を互いにドレインとソースを逆向きに直列接続した構成であることを特徴とする。なお、図7での交流スイッチ91~94は、2つの双方向スイッチング素子のドレイン端子同士が接続された構成となっているが、ソース端子同士が接続された構成であってもよい。交流スイッチ制御回路84は、単相交流電圧Vaの交流A端子電圧と交流B端子電圧とをモニタした上で交流スイッチ91~94のオン/オフを制御する。これにより、交流スイッチブリッジ回路111は、整流ダイオードブリッジ回路と同様の機能を有することになる。図8は、本発明の実施の形態2に係る交流スイッチ制御回路の回路構成図である。図8及び図3に記載された交流スイッチ制御回路より、交流スイッチ制御回路84は、実施の形態1に係る交流スイッチ制御回路54と比較して、交流スイッチ91~94の各々がゲート端子を2つ有していることに伴い交流スイッチ制御回路84の出力端子数が8個に倍増していることのみである。よって、交流スイッチ制御回路84の詳細な説明は省略する。図9Aは、本発明の実施の形態2に係る交流スイッチブリッジ回路の動作波形を表すタイミングチャートである。また、図9Bは、本発明の実施の形態2に係る交流スイッチブリッジ回路の状態遷移図である。図9Aに記載された交流スイッチブリッジ回路111の動作波形は、図4Aに記載された交流スイッチブリッジ回路101の動作波形とほぼ同じなので説明を省略する。前述したスイッチング素子の等価変換の規則により、図9Aに示された各タイミング状態a~fにおける交流スイッチ91~94は、図9Bに示されたような状態遷移を行う。図9Bに記載された入力電流の方向から判るように、単相交流電圧Vaの交流A端子電圧及び交流B端子電圧の極性が変化しても、交流スイッチブリッジ回路111の出力端子VrとVgの関係は、常にVrがVgに対して正極性となることが判る。従って、Vgを交流スイッチブリッジ回路111の2次側出力のGndとすれば、図9Aに示されたように、Vr-Vgは入力交流電圧Vaを全波整流した電圧となる。交流スイッチブリッジ回路111は、単相交流電圧Vaの1周期の大部分の区間において、図9Bにおける状態bまたは状態eとなっており、単相交流電圧Vaを全波整流した出力電圧Vr-Vgを出力する。状態bと状態eとでは、入力電流を駆動する交流スイッチ92及び93、または、91及び94がオン抵抗値Ronを有する抵抗と見なすことができる。このオン抵抗値Ronでの電力損失は、ダイオードの順方向電圧VFによる電力損失に比べ非常に小さなものである。以上の結果から、交流スイッチブリッジ回路111は、整流ダイオードブリッジ回路に比べ、より低消費電力で、かつ、整流ダイオードブリッジ回路と同じ全波整流動作を実現できる。本実施の形態に係る昇圧型PFC制御装置81は、交流スイッチブリッジ回路111以外の部分は実施の形態1の昇圧型PFC制御装置1と同じ構成となっている。さらに、本実施の形態に係る昇圧型PFC制御装置81では、交流スイッチ91~94の各々が2つのスイッチング素子を2つ直列接続した構成をとることにより、交流スイッチの耐圧を上げることが可能となり、より高入力耐圧の昇圧型PFC制御装置が実現できる。また、昇圧型PFC制御装置81は、通常のオフ動作時において状態a、状態c、状態d及び状態fとなるよう、交流スイッチ制御回路84の出力信号である制御信号91_UG~94_UG及び91_LG~94_LGを設定している。つまり、通常のオフ動作時には、交流スイッチブリッジ回路111は、従来の整流ダイオードブリッジ回路と同じ動作状態にしている。本実施の形態では、昇圧型PFC制御装置81の単相交流電圧Vaと昇圧型PFC制御装置81の出力とは、交流スイッチブリッジ回路111、昇圧用コイル2及びスイッチング素子22を介してつながっている。これは、従来の整流ダイオードブリッジ回路を用いた昇圧型PFC制御装置でも同じことである。ここで、本実施の形態に係る昇圧型PFC制御装置81の構成によれば、オフ動作時に交流スイッチ制御回路84の出力信号である制御信号91_UG~94_UG及び91_LG~94_LGのすべてをLowに設定することにより、オフ動作時において単相交流電圧Vaから昇圧型PFC制御装置81の出力を完全に切り離すことも可能である。以上、実施の形態1及び2で説明したように、本発明に係る昇圧型PFC制御装置は、4個の交流スイッチ、複数のレベルシフト機能を備えたプリドライブ回路、及び入力の単相交流電源から印加された単相交流電圧に同期させて上記4つの交流スイッチを制御する交流スイッチ制御回路を有する交流スイッチブリッジ回路と、2個の双方向スイッチング素子、当該2個の双方向スイッチング素子が同時にオン動作しないようにタイミングを調整する貫通防止回路及びプリドライブ回路を有するハーフブリッジ回路とを備える。そして、上記4個の交流スイッチの各々は、電流制御をするゲート端子と、当該電流を流出入するためのドレイン端子及びソース端子とを有し、1ソース端子電圧に対するゲート端子電圧の差分電圧であるゲート/ソース間電圧が閾値電圧より高い場合に、ドレイン/ソース間電圧の極性に応じてドレイン端子からソース端子へ、または、ソース端子からドレイン端子へ電流を流すことができるFET特性及び逆FET特性を有し、2且つ、ゲート/ソース間電圧が上記閾値電圧以下の場合に、ドレイン端子からソース端子への電流は遮断されるがドレイン端子電圧を基準にしてゲート端子電圧が上記閾値電圧以上になるとソース端子からドレイン端子に電流を流すことができる逆導通特性を有する、双方向スイッチング素子で構成される。また、上記交流スイッチブリッジ回路は、従来の昇圧型PFC制御装置が有する整流ダイオードブリッジと同じ全波整流機能を有する。また、上記ハーフブリッジ回路は、従来の昇圧型PFC制御装置が有する昇圧用スイッチング手段及び昇圧用ダイオードと同じ昇圧機能を有する。この構成によれば、整流ダイオードブリッジ回路及び昇圧用のダイオードが不要であり、これらの代わりに配置された交流スイッチブリッジ回路及びハーフブリッジ回路により消費電力を低減することができる。また、昇圧用PFC制御部は従来の昇圧型PFC制御装置の昇圧用PFC制御部をそのまま用いることができ、昇圧型PFC制御装置としての制御動作は従来のものとほとんど同じ制御動作を実現できる。また、ハーフブリッジ回路を制御する昇圧用PFC制御部は、従来の昇圧型PFC制御装置の昇圧用PFC制御部をそのまま用いることができ、昇圧型PFC制御装置としての制御動作は従来のものとほとんど同じ動作となる。また、貫通防止回路は、ハーフブリッジ回路と交流スイッチブリッジ回路との間に流れる電流が略零の場合には、当該電流がないことを検出するヒステリシス比較器からの制御信号を受けて、ハーフブリッジ回路が有する双方向スイッチング素子のゲート/ソース間電圧が閾値電圧以下になるように制御をする。これにより、昇圧用コイルに流れる電流が略零の場合は、ハーフブリッジ回路が有する双方向スイッチング素子はオフ動作状態となり、等価的に従来の昇圧型PFC制御装置の昇圧用のダイオードと同じ働きをする。この機能は、昇圧用コイルに電流が流れなくなり該コイルに蓄えられた磁気的なエネルギーがなくなった為に、キャパシタ5から上記双方向スイッチング素子及び昇圧用コイルを介して交流スイッチブリッジ回路の出力端子に電流が逆流しないようにすることが可能となる。また、実施の形態2によれば、交流スイッチは、ソース端子同士またはドレイン端子同士が直列接続された2つの双方向スイッチング素子で構成される。これによれば、上述した昇圧型PFC制御装置と同様に、従来の昇圧型PFC制御装置の整流昇圧動作を維持しつつ消費電力を低減することができる。さらには、高入力耐圧性を有する昇圧型PFC制御装置が実現できる。また、この昇圧型PFC制御装置は、入力交流電圧源から、当該PFC制御装置の出力端子とGND端子との間に接続される負荷を完全に切り離すことも可能である。また、実施の形態1及び2に係る昇圧型PFC制御装置において、双方向スイッチング素子は、半導体基板の上に形成された窒化物半導体層からなる積層体と、当該積層体の上に形成されたゲート端子と、当該ゲート端子を挟んで両側方に形成されたドレイン端子及びソース端子とを備える。この双方向スイッチング素子は、一般的に、窒化ガリウム半導体を用いたヘテロ接合電界効果トランジスタとして知られていて、GaNトランジスタと呼ばれている。上記GaNトランジスタは、ゲート/ソース間電圧がある閾値電圧より高い場合にFET特性と逆FET特性を有し、且つ、ゲート/ソース間電圧が当該閾値電圧以下の場合に逆導通特性を有し、また、高耐圧特性を有する双方向スイッチング素子ともなり、FET特性及び逆FET特性において非常に低いオン抵抗値のFETトランジスタでもある。また、シリコン系半導体素子のような少数キャリア効果がなく、リカバリー電流によるスイッチング損失増大の影響もほとんど無い。従って、本発明の昇圧型PFC制御装置が有する双方向スイッチング素子としてGaNトランジスタを用いることで、より低消費電力の昇圧型PFC制御装置が実現できる。以上、本発明の昇圧型PFC制御装置について、実施の形態に基づいて説明してきたが、本発明に係る昇圧型PFC制御装置は、上記実施の形態1及び2に限定されるものではない。実施の形態1及び2における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態1及び2に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る昇圧型PFC制御装置を内蔵した各種機器も本発明に含まれる。