マルチチップモジュールを製造する方法であって、複数のパターニングされた導電体層と、隣接し合うパターニングされた導電体層間の誘電体層とを有する相互接続レイヤスタックを、犠牲基板上に形成する工程と、フリップチップ構成の第1の集積回路ICダイを、最も上のパターニングされた導電体層に電気的に結合する工程と、前記第1のICダイとそれに隣接する前記相互接続レイヤスタックの部分との間に、第1のアンダーフィル層を形成する工程と、前記犠牲基板を除去して、最も下のパターニングされた導電体層を露出させる工程と、フリップチップ構成の第2のICダイを、前記最も下のパターニングされた導電体層に電気的に結合する工程と、前記第2のICダイとそれに隣接する前記相互接続レイヤスタックの部分との間に、第2のアンダーフィル層を形成する工程と、を有する方法。前記犠牲基板はガラスを有する、請求項1に記載の方法。前記誘電体層はポリイミドを有する、請求項1に記載の方法。前記第1及び第2のアンダーフィル層は各々エポキシ材料を有する、請求項1に記載の方法。前記相互接続レイヤスタックを形成する工程は、50μm未満の厚さを有するように前記相互接続レイヤスタックを形成することを有する、請求項1に記載の方法。前記犠牲基板を除去する工程は、エッチングによって前記犠牲基板を除去することを有する、請求項1に記載の方法。複数のパターニングされた導電体層と、隣接し合うパターニングされた導電体層間の誘電体層とを有する相互接続レイヤスタックと、最も上のパターニングされた導電体層に電気的に結合された、フリップチップ構成の第1の集積回路ICダイと、前記第1のICダイとそれに隣接する前記相互接続レイヤスタックの部分との間の第1のアンダーフィル層と、最も下のパターニングされた導電体層に電気的に結合された、フリップチップ構成の第2のICダイと、前記第2のICダイとそれに隣接する前記相互接続レイヤスタックの部分との間の第2のアンダーフィル層と、を有するマルチチップモジュール。前記第1及び第2のアンダーフィル層は各々エポキシ材料を有する、請求項7に記載のマルチチップモジュール。前記相互接続レイヤスタックは50μm未満の厚さを有する、請求項7に記載のマルチチップモジュール。以上の背景技術に鑑み、本発明の1つの目的は、マルチチップモジュールの厚さを薄くすることである。上述及びその他の目的、特徴及び利点が、マルチチップモジュールを製造する方法によって実現される。当該方法は、犠牲基板上に相互接続レイヤスタックを形成することを含む。相互接続レイヤスタックは、例えば、複数のパターニングされた導電体層と、隣接し合うパターニングされた導電体層間の誘電体層とを含む。当該方法は更に、フリップチップ構成の少なくとも1つの第1の集積回路ICダイを最も上のパターニングされた導電体層に電気的に結合し、前記少なくとも1つの第1のICダイとそれに隣接する相互接続レイヤスタックの部分との間に第1のアンダーフィル誘電体層を形成することとを含む。当該方法は更に、犠牲基板を除去して最も下のパターニングされた導電体層を露出させ、フリップチップ構成の少なくとも1つの第2のICダイを最も下のパターニングされた導電体層に電気的に結合することを含む。さらに、当該方法は、例えば、前記少なくとも1つの第2のICダイとそれに隣接する相互接続レイヤスタックの部分との間に第2のアンダーフィル誘電体層を形成することを含む。従って、このマルチチップモジュールは、従来技術に係るマルチチップモジュールと比較して薄い厚さを有する。犠牲基板は例えばガラスとすることができ、誘電体層は例えばポリイミドを含み得る。第1及び第2のアンダーフィル層は各々エポキシ材料を含み得る。相互接続レイヤスタックは、例えば50μm未満の厚さを有するように形成され得る。犠牲基板は、化学エッチングによって、あるいは機械研磨と化学エッチングとの組合せによって除去され得る。他の一態様は、最も下のパターニングされた導電体層の上に、他のフリップチップICに代えて複数のはんだコンタクトがあるマルチチップモジュールを製造する方法に関する。複数のはんだコンタクトを形成することは、ボールグリッドアレイを形成することを含む。デバイスの一態様は、相互接続レイヤスタックを含んだマルチチップモジュールに関する。相互接続レイヤスタックは、複数のパターニングされた導電体層と、隣接し合うパターニングされた導電体層間の誘電体層とを含む。マルチチップモジュールは更に、例えば、最も上のパターニングされた導電体層に電気的に結合されたフリップチップ構成の少なくとも1つの第1のICダイと、前記少なくとも1つの第1のICダイとそれに隣接する相互接続レイヤスタックの部分との間の第1のアンダーフィル誘電体層とを含む。マルチチップモジュールは更に、最も下のパターニングされた導電体層に電気的に結合されたフリップチップ構成の少なくとも1つの第2のICダイと、前記少なくとも1つの第2のICダイとそれに隣接する相互接続レイヤスタックの部分との間の第2のアンダーフィル誘電体層とを含む。デバイスの他の一態様は、相互接続レイヤスタックを含んだマルチチップモジュールに関する。この相互接続レイヤスタックは、複数のパターニングされた導電体層と、隣接し合うパターニングされた導電体層間の誘電体層とを含む。相互接続レイヤスタックは、例えば50μm未満の厚さを有し得る。このマルチチップモジュールは更に、例えば、最も上のパターニングされた導電体層に電気的に結合されたフリップチップ構成の少なくとも1つのICダイと、該少なくとも1つのICダイとそれらに隣接する前記最も上のパターニングされた導電体層の部分との間の第1のアンダーフィル誘電体層とを含む。このマルチチップモジュールは更に、最も下のパターニングされた導電体層に結合された複数のはんだコンタクトを含む。以下、本発明の好適実施形態を示す添付図面を参照して、本発明をより十分に説明する。しかしながら、本発明は、数多くの異なる形態で具現化され得るものであり、ここに説明される実施形態に限定されるものとして解釈されるべきでない。むしろ、これらの実施形態が提示されているのは、本開示が詳細で完全であり、且つ本発明の範囲を当業者に十分に伝えるものであるようにするためである。全体を通して、同様の要素は似通った参照符号で参照し、代替的な実施形態における同様の要素を指し示すためにダッシュ表記を使用する。先ず、図1及び2を参照して、マルチチップモジュール20を製造する方法を説明する。この方法は、犠牲基板28上に相互接続レイヤスタック21を形成することを含む。相互接続レイヤスタック積層体21は、間隙を有する第1のパターニングされた導電体層22又はパッド層を含む。第1のパターニングされた導電体層22は例えば、薄膜金属層であり、銅を含み得る。相互接続レイヤスタック21はまた、第1の誘電体層23、より具体的にはポリイミドを含み、第1のパターニングされた導電体層22の間隙を充填する。第1の誘電体層23も間隙を有する。当業者に認識されるように、ポリイミドは、より高い構造的完全性を提供し、故に、マルチチップモジュール20の全体強度を高めることに寄与する。当業者に認識されるように、ポリイミド以外の材料も使用され得る。相互接続レイヤスタック21はまた、第2のパターニングされた導電体層25又は配線層を含む。第2のパターニングされた導電体層25は、第1の誘電体層23上に形成されて、第1の誘電体層の間隙を充填する。換言すれば、第1の誘電体層23は、第1のパターニングされた導電体層22と第2のパターニングされた導電体層25との間にある。第2のパターニングされた導電体層25も間隙を有する。第2の誘電体層26例えば、やはるポリイミドが、第2のパターニングされた導電体層25上に形成されて、その間隙を充填する。相互接続レイヤスタック21は更に、第3のパターニングされた導電体層27又は第2のパッド層を含む。第3のパターニングされた導電体層27は、第2の誘電体層26上に形成されて、その間隙を充填する。第3のパターニングされた導電体層27も間隙を有する。相互接続レイヤスタック21、すなわち、第1、第2及び第3のパターニングされた導電体層22、25、27並びに第1及び第2の誘電体層23、26は、典型的に、組み合わせた厚さ合計厚で50μm未満である。より具体的には、相互接続レイヤスタック21は、5μmから50μmの範囲内、より好ましくは10μmから25μmの範囲内の合計厚を有し得る。当業者に認識されるように、隣接し合うパターニングされた導電体層間に誘電体層を用いた、パターニングされた導電体層の積層ビルドアップは、所望数のレイヤが犠牲基板28上に形成されるまで続けられ得る。換言すれば、所望の厚さまで如何なる数のレイヤが積層されてもよい。しかしながら、相互接続レイヤスタック21ガラス基板28を除くの好適な合計厚は、小型モジュールを形成するために、50μm未満とし得る。フリップチップ構成の一対の第1の集積回路ICダイ31a、31bが、最も上のパターニングされた導電体層、すなわち、第3のパターニングされた導電体層27の上に電気的に結合される。一対のICダイ31a、31bを例示するが、如何なる数のICダイが最も上のパターニングされた導電体層に電気的に結合されてもよい。さらに、例えば表面実装技術SMT部品といったその他の部品、又は部品群の組合せが、最も上のパターニングされた導電体層に電気的に結合されてもよい。第1のアンダーフィル誘電体層33が、一対の第1のICダイ31a、31bとそれらに隣接する相互接続レイヤスタック21の部分との間に形成される。第1のアンダーフィル誘電体層33は、例えばLoctite3568登録商標といったエポキシ材料であり、より高い構造的硬直性をマルチチップモジュール20にもたらし、すなわち、マルチチップモジュール20を強化する。第1のアンダーフィル誘電体層33はまた、機械的にも、マルチチップモジュール20、より具体的には一対のICダイ31a、31bを、それらに隣接した最も上のパターニングされた導電体層27の部分に結合し得る。当業者に認識されるように、化学エッチング溶液に対して一層高い耐性を有し得るその他の種類のアンダーフィル材料が使用されてもよい。犠牲基板28は、例えば、ガラス基板とし得る。当業者に認識されるように、ガラス犠牲基板は有利なことに、例えば10μmのラインアンドスペースで高密度入力/出力I/O部品を接続する超高密度配線ultrahighdensityinterconnect;UHDIの製造を可能にする寸法安定性を提供する。当然ながら、犠牲基板は別の材料であってもよい。ガラス犠牲基板28が除去されて、最も下のパターニングされた導電体層22が露出される。犠牲基板28の除去により、第1の誘電体層23も露出される。犠牲基板28は、エッチングによって除去される。より具体的には、犠牲基板28は、例えばフッ酸HFを用いてエッチングされる。例えば機械研磨と化学エッチングとの組合せといった、その他のエッチング技術も使用され得る。HFエッチング溶液は有利なことに、反応してガラス基板28を除去するが、銅の回路22及び/又は第1のポリイミド誘電体層23、すなわち、パターン形成された相互接続レイヤスタック21とはあまり反応しない。フリップチップ構成の3つの第2の集積回路ダイ34a、34b、34cが、最も下のパターニングされた導電体層22に電気的に結合される。3つの第2のICダイ34a、34b、34cを例示するが、如何なる数の第2のICダイが最も下のパターニングされた導電体層22に電気的に結合されてもよい。さらに、例えばSMT部品といったその他の部品、又は部品群の組合せが、最も下の相互接続層22に電気的に結合されてもよい。第2のアンダーフィル誘電体層35が、第2のICダイ34a、34b、34cとそれらに隣接した最も下のパターニングされた導電体層22及び第1の誘電体層23の部分との間に形成される。第2のアンダーフィル層35は、例えばLoctite3568登録商標といったエポキシ材料であり、より高い構造的硬直性をマルチチップモジュール20にもたらし、すなわち、マルチチップモジュール20を強化する。第2のアンダーフィル誘電体層35はまた、機械的にも、マルチチップモジュール20、より具体的には第2のICダイ34a、34b、34cを、それらに隣接した最も下のパターニングされた導電体層22の部分に結合し得る。また、例えばマルチチップモジュールの外部の部品といったその他の部品に結合するよう、複数のパターニングされた導電体層のうちの選択されたものに接合パッド図示せずが結合されてもよい。さらに、SMT部品、ICダイ、又はこれらの組合せがポッティング材料図示せずで封止されてもよい。ポッティング材料はモジュールの機械的安定性を高め得る。次に、図3及び4を参照して、他の一実施形態に係るマルチチップモジュール20’を製造する方法を説明する。上述の方法と同様に、犠牲基板28’上に形成された相互接続レイヤスタックを用いて、フリップチップ構成の一対の第1のICダイ31a’、31b’が最も上のパターニングされた導電体層27’に電気的に結合され、そして、犠牲基板が除去されて、最も下のパターニングされた導電体層22’及び第1の誘電体層23’が露出される。最も下のパターニングされた導電体層22’上にはんだコンタクト37’が形成される。より具体的には、はんだコンタクト37’は、はんだボールアタッチメント、すなわち、ボールグリッドアレイである。例えばランドグリッドアレイといったその他の種類のはんだコンタクト37’が最も下の相互接続層22’上に形成されてもよい。当業者に認識されるように、本実施形態においては、最も下のパターニングされた導電体層22’に電気的に結合されるフリップチップ構成の第2の集積回路ダイは存在せず、故に、第2の誘電体アンダーフィル層は存在しない。これは有利なことに、マルチチップモジュール20’がその他のシステムコンポーネントに結合する、あるいは一体化されることを可能にし得る。当然ながら、はんだコンタクト37’は、上述のようにフリップチップ構成のICダイとともに使用されてもよいし、あるいはその他の部品とともに使用されてもよい。有利なことに、マルチチップモジュールを製造する方法は、比較的薄く且つ比較的高密度のマルチチップモジュールの形成を可能にする。有利なことに、例えばICダイなどの部品が相互接続レイヤスタックの両面に配置されることが可能にされ、あるいは代替的に、マルチチップモジュールが例えばボールグリッドアレイのフットプリントを用いてはんだ付けされることが可能にされ得る。実際、上述の方法を用いて製造されるマルチチップモジュールは、より小型のフォームファクタのマルチチップモジュールを作り出す。サイズが主に、相互接続レイヤスタック上で使用されるチップ及びダイのサイズに依存し得るからである。さらには、この方法は設計サイクルのコストを低減し得る。実際、この方法は、現行の3次元3D集積に使用される典型的な長リードタイムのプロセスと比較して短縮された時間で実行され得る。デバイスの一態様は、相互接続レイヤスタック21を含んだマルチチップモジュール20に関する。相互接続レイヤスタック21は、複数のパターニングされた導電体層22、25、27と、隣接し合うパターニングされた導電体層間の誘電体層23、26とを含む。マルチチップモジュール20は更に、最も上のパターニングされた導電体層27に電気的に結合されたフリップチップ構成の一対の第1のICダイ31a、31bと、一対の第1のICダイ31a、31bとそれらに隣接する相互接続レイヤスタックの部分との間の第1のアンダーフィル誘電体層33とを含む。如何なる数の第1のICダイが、最も上のパターニングされた導電体層27に電気的に結合されてもよい。マルチチップモジュール20は更に、最も下のパターニングされた導電体層22に電気的に結合されたフリップチップ構成の3つの第2のICダイ34a、34b、34cと、これら3つの第2のICダイとそれらに隣接する相互接続レイヤスタック21の部分との間の第2のアンダーフィル誘電体層35とを含む。如何なる数の第2のICダイが、最も下のパターニングされた導電体層22に電気的に結合されてもよい。デバイスの他の一態様は、相互接続レイヤスタック21’を含んだマルチチップモジュール20’に関する。相互接続レイヤスタック21’は、複数のパターニングされた導電体層22’、25’、27’と、隣接し合うパターニングされた導電体層間の誘電体層23’、26’とを含む。相互接続レイヤスタック21’は、例えば50μm未満の厚さを有し得る。マルチチップモジュール20’は更に、最も上のパターニングされた導電体層27’に電気的に結合されたフリップチップ構成の一対のICダイ31a’、31b’と、これら一対のICダイとそれらに隣接する最も上のパターニングされた導電体層の部分との間の第1のアンダーフィル誘電体層33’とを含む。マルチチップモジュール20’は更に、最も下のパターニングされた導電体層22’に結合された複数のはんだコンタクト37’を含む。