"基板と、前記基板上に形成される半導体領域、前記半導体領域内に形成され、互いに分離されているソース領域及びドレイン領域、前記半導体領域内に形成され、前記ソース領域及び前記ドレイン領域を分離するチャネル領域、前記チャネル領域上に形成され、1×1019atoms/cm2よりも大きいピーク濃度で、Si、O、またはNとは異なる少なくとも一つの要素を有する界面酸化層、及び前記界面酸化層上に形成され、実質的に前記界面酸化層に隣接する深さでhigh―k/界面酸化層接合面を有するhigh―k絶縁層、を有するMOSmetaloxidesemiconductorトランジスタと、を備え、前記少なくとも一つの要素のピーク濃度の少なくとも一つの深さは、実質的に前記high―k/界面酸化層接合面よりも下に位置する半導体装置。前記少なくとも一つの要素は、一つまたはそれ以上のAl、Ge、La、Y、Mg、Lu、Gd、Ba、またはTiを含んでいる請求項1の半導体装置。前記MOSトランジスタは、nチャネルMOSnMOSトランジスタである請求項1の半導体装置。前記少なくとも一つの要素は、一つまたはそれ以上のAl、Ge、La、Y、Mg、Lu、Gd、Ba、またはTiを含んでいる請求項3の半導体装置。前記MOSトランジスタは、pチャネルMOSpMOSトランジスタである請求項1の半導体装置。前記少なくとも一つの要素は、一つまたはそれ以上のAlまたはGeを含んでいる請求項5の半導体装置。基板と、前記基板上に形成される半導体領域、前記半導体領域内に形成され、互いに分離されているソース領域及びドレイン領域、前記半導体領域内に形成され、前記ソース領域及び前記ドレイン領域を分離するチャネル領域、前記チャネル領域上に形成され、1×1019atoms/cm2よりも大きいピーク濃度で、Si、O、またはNとは異なる少なくとも一つの要素を有する界面酸化層、前記界面酸化層上に形成され、実質的に前記界面酸化層に隣接する深さでhigh―k/界面酸化層接合面を有するhigh―k絶縁層、及び前記high―k絶縁層に隣接し、実質的に前記少なくとも一つの要素、または、前記少なくとも一つの要素の少なくとも一つの酸化物を含む追加層、を有するMOSmetaloxidesemiconductorトランジスタと、を備え、前記少なくとも一つの要素のピーク濃度の少なくとも第1の深さは、実質的に前記high―k/界面酸化層接合面よりも下に位置し、前記少なくとも一つの要素のピーク濃度の少なくとも第2の深さは、実質的に前記high―k絶縁層よりも上に位置する半導体装置。前記追加層は、の一つまたはそれ以上の前記high―k/界面酸化層接合面に対応する深さ、または実質的に前記high―k絶縁層よりも上に位置する深さに位置する請求項7の半導体装置。前記少なくとも一つの要素は、一つまたはそれ以上のAl、Ge、La、Y、Mg、Lu、Gd、Ba、またはTiを含んでいる請求項7の半導体装置。前記MOSトランジスタは、nチャネルMOSnMOSトランジスタである請求項7の半導体装置。前記少なくとも一つの要素は、一つまたはそれ以上のAl、Ge、La、Y、Mg、Lu、Gd、Ba、またはTiを含んでいる請求項10の半導体装置。前記MOSトランジスタは、pチャネルMOSpMOSトランジスタである請求項7の半導体装置。前記少なくとも一つの要素は、一つまたはそれ以上のAl、またはGeを含んでいる請求項12の半導体装置。基板にチャネル領域を形成することと、前記チャネル領域上に界面酸化層を形成することと、Si、O、またはNとは異なる少なくとも一つの要素を、前記チャネル領域及び前記界面酸化層から構成される組から選択される一つまたはそれ以上の領域にドープすることと、前記界面酸化層上にhigh―k絶縁層を堆積することとを備える半導体装置の製造方法。前記ドープすることは、前記チャネル領域上に前記界面酸化層を形成することと、前記界面酸化層上に前記high―k絶縁層を堆積することとの間に、前記界面酸化層内に前記少なくとも一つの要素をドープすることを備える請求項14の方法。前記ドープすることは、前記少なくとも一つのピーク位置が、前記少なくとも一つの要素がドープされる前記一つまたはそれ以上の領域の表面から1Aよりも大きくなるように、前記少なくとも一つの要素をドープすることを備える請求項14の方法。前記ドープすることは、イオン注入によって、前記少なくとも一つの要素をドープすることを備える請求項14の方法。前記イオン注入は、実質的に10keVよりも小さいエネルギーレベルで実行される請求項17の方法。前記少なくとも一つの要素の前記ピーク濃度の深さは、前記界面酸化層内に位置する請求項1の半導体装置。前記少なくとも一つの要素の前記ピーク濃度の深さは、前記界面酸化層内に位置する請求項7の半導体装置。高品質な半導体装置及びその製造方法を提供する。実施形態の半導体装置は、基板と、前記基板上に形成される半導体領域、前記半導体領域内に形成され、互いに分離されているソース領域及びドレイン領域、前記半導体領域内に形成され、前記ソース領域及び前記ドレイン領域を分離するチャネル領域、前記チャネル領域上に形成され、1×1019atoms/cm2よりも大きいピーク濃度で、Si、O、またはNとは異なる少なくとも一つの要素を有する界面酸化層、及び前記界面酸化層上に形成され、実質的に前記界面酸化層に隣接する深さでhigh―k/界面酸化層接合面を有するhigh―k絶縁層、を有するMOSmetaloxidesemiconductorトランジスタと、を備え、前記少なくとも一つの要素のピーク濃度の少なくとも一つの深さは、実質的に前記high―k/界面酸化層接合面よりも下に位置する。主題となるイノベーションsubjectinnovationは、high―k、及び/または界面酸化層interfacialoxidelayerの主要な要素componentではなく、ゲート絶縁層、及び/または界面酸化層にドープされる第3の要素thirdelementsを有する各半導体装置を提供する。種々の実施形態において、ピーク濃度深さ領域peakdensitydepthregionsの一つは、high―k/界面酸化接合面interfaceよりも下のチャネル側に位置する。種々の他の実施形態において、追加の層は、high―k/界面酸化接合面、またはそれよりも上の半導体装置内に導入される。それにより、二つのピークのドープ濃度の深さが導入される。更に他の実施形態において、上述した少なくとも一つに従った半導体装置の製造方法が提供される。第1の実施形態に従って、半導体装置は、基板、及びMOSMetalOxideSemiconductorトランジスタを備えている。MOSトランジスタは、基板上に形成される半導体領域、半導体領域内に形成され、互いに分離されるソース領域及びドレイン領域、半導体領域内に形成され、ソース領域及びドレイン領域を分離するチャネル領域、チャネル領域上に形成され、Si、OまたはNとは異なる少なくとも一つの要素elementが1×1019atoms/cm2よりも大きいピーク濃度で取り込まれる含まれるincorporated界面酸化層IL:interfacialoxidelayer、及び界面酸化層上に形成され、実質的にILに近接する深さでhigh―k/IL接合面interfaceを有するhigh―k絶縁層を含んでいる。半導体装置において、IL内に取り込まれた要素のピーク濃度の少なくとも第1の深さは、実質的にhigh―k/IL接合面よりも下に位置する。MOSトランジスタは、ILに取り込まれる各要素がAl及びGeを含むpチャネルMOSまたはpMOSトランジスタである。更に、または代替的に、MOSトランジスタは、ILに取り込まれる各要素がLa、Y、Mg、Lu、Gd、Ba、及びTiを含むnチャネルMOSまたはnMOSトランジスタである。第2の実施形態に従って、半導体装置は、基板及びMOSトランジスタを含む。MOSトランジスタは、基板上に形成される半導体領域、半導体領域内に形成され、互いに分離されるソース領域及びドレイン領域、半導体領域内に形成され、ソース領域及びドレイン領域を分離するチャネル領域、チャネル領域上に形成され、Si、OまたはNとは異なる少なくとも一つの要素が1×1019atoms/cm2よりも大きいピーク濃度で取り込まれる界面酸化層IL:interfacialoxidelayer、界面酸化層上に形成され、実質的にILに近接する深さでhigh―k/I5L接合面を有するhigh―k絶縁層、及び実質的に、ILに取り込まれている要素、または少なくとも一つの前記要素の酸化物で構成されるhigh―k絶縁層に近接する追加層supplementallayerを含んでいる。半導体装置において、IL内に取り込まれた要素のピーク濃度の少なくとも第1の深さは、実質的にhigh―k/IL接合面よりも下に位置し、IL内に取り込まれた要素のピーク濃度の少なくとも第2の深さは、追加層に関する深さに位置する。追加層は、high―k/IL接合面に対応する深さ、及び/または実質的にhigh―k絶縁層上に位置する深さであることがある。MOSトランジスタは、IL及び/または追加層に取り込まれる各要素がAl及びGeを含むpチャネルMOSまたはpMOSトランジスタである。更に、または代替的に、MOSトランジスタは、IL及び/または追加層に取り込まれる各要素がLa,Y、Mg、Lu、Gd、Ba、及びTiを含むnチャネルMOSまたはnMOSトランジスタである。第3の実施形態に従って、半導体装置を製造する方法は、基板を用意すること、基板内にチャネル領域を形成すること、チャネル領域上にILを形成すること、チャネル領域及び/またはIL内にSi、O、またはNとは異なる少なくとも一つの要素をドープすること、及びIL上にhigh―k絶縁を堆積することを含む。IL及びhigh―k堆積の形成の間、少なくとも一つの要素はIK内にドープされる。代替的に、少なくとも一つの要素は、IL形成に先立ってチャネル領域内にドープされる。少なくとも一つの要素がチャネル領域内にドープされた場合には、IL形成、及びhigh―k堆積の間にアニールが実行される。一部の例では、ドープすることは、少なくとも一つの要素のピーク位置が、少なくとも一つの要素がドープされる領域の表面から1Aよりも大きくなるように実行される。更に、一部の例では、ドープすることは、イオン注入例えば、実質的に10keVよりも小さいエネルギーレベルにより実行される。下記の記載、及び添付図面は、明細書のいくらかの例となる態様を示す。しかしながら、これらの態様は、使用されうる明細書の原理の種々の方法のうちの数例を示す。明細書の他の利点及び新規の構成は、下記の図面と併せて考慮する際に開示される情報の詳細な記載により明らかになる。要求される主題は、同一構成には同一参照番号を付している図面を参照して以下に説明される。下記の記載において、説明の目的で、多くの具体的な詳細は、要求される主題の十分な理解を提供するために示される。しかしながら、これらの具体的な詳細なしで要求される主題は実行可能であるということが明白になる。他の例において、よく知られた構造及び装置は、要求された主題を説明することを容易にするためにブロックダイアグラム形式で示され得る。第1の実施形態まず図1を参照する。図1は半導体装置100例の断面図であり、第1の実施形態に従って提供される。図1に示すように、半導体装置100は基板、及び本明細書でpMOSトランジスタと称されるpチャネルMOSトランジスタ、またはMOSFETを含む。pMOSトランジスタは、基板上に形成されたn型半導体領域と、n型半導体領域内に形成され、互いに分離されるソース領域102及びドレイン領域104とを備える。加えて、pMOSトランジスタは、n型半導体領域内に形成され、ソース領域102及びドレイン領域104を分離するチャネル領域を含む。pMOSトランジスタは、チャネル上、且つゲートとソース/ドレイン領域との間に位置する界面酸化層IL106を更に備える。更に、pMOSトランジスタは、ゲート電極110が上に配置されるゲートまたは高誘電率定数kを有するhigh―k絶縁層108を含む。明細書の限定されない例において、IL106がチャネル材料例えばSi,Ge,C等を含む。更に、酸素、及び追加の窒素が取り込まれることがある。他の限定されない例において、high―k絶縁層108は、おおよそ0.1nm~25nmの間の厚さを示すことがある。更にhigh―k絶縁層108は、種々の金属Si材料、及び/または高誘電定数highdielectricconstantを有する任意の他の適当な材料を用いて構成されることがある。例えば、high―k絶縁層108に利用される材料は、xが0及び1の間であるHfxSi1-xO2、HfxSi1-xON、ZrxSi1-xO2、ZrxSi1-xON、LaxSi1-xO2、LaxSi1-xON、GdxSi1-xO2、GdxSi1-xON、HfZrSiO、HfZrSiON、HfLaSiO、及びHfGdSiO等の化学式chemicalformulaeを有する組成compositionを有することができる。しかしながら、先立ったリストは、例として単に提供されているということ、及び他の組成も利用可能であるということが正しく理解されるべきである。更に限定されない例において、ゲート電極110は、金属または金属混合物metallicalloyを用いて形成されることがある。ゲート電極110について利用される構成の具体例は、Ti、Hf、Ta、W、Al、Ru、Pt、Re、Cu、Ni、Pd、Ir、及び/またはMoのような金属、TiN、TaN、TiC、TaC、WN、WC、及び/またはHfNのような窒素及び炭素、RuOx、及び/またはReOxのような導電性の酸素、Ti-Al、Hf-Al、Ta-Al、及び/またはTaAlNのような金属―金属混合物、TiN/W、TiN/Ti-Al、Ta/TiN/Ti-Alのような先立った組成の積層構造等を含む。第1の実施形態に従って、一つまたはそれ以上の上述した組成は、NiSix、PtSix、PdSix、CoSix、TiSix、WSix等のようなSi及び金属シリサイドと共に積層される。しかしながら、先立ったリストは例として単に提供されているということ、及び他の組成はゲート電極110について利用可能であるということが正しく理解されるべきである。半導体装置100の構成に関して、本明細書で図示及び記載されているような種々の他の半導体装置と同様に、装置構造、導電性、動作電圧等に従って、それぞれが最適な閾値電圧を有するゲート電極の形成は、一部の例では、関連するCMOSFET及び/または他の半導体装置の製造工程を複雑にし、それによりコストが増加し、及び/または他の悪影響が導入されるということが正しく理解されるべきである。従って、単純な方法で各電極の閾値電圧を制御する方法が望ましいということが正しく理解されるべきである。更に第1の実施形態に従って、半導体装置において、high―k及び界面酸化層の主な要素ではない第3の要素は、ゲート絶縁、及び/または界面酸化層内にドープされることができる。一例において、少なくとも一つの結果と生じるピーク濃度深さ領域は、チャネル側のhigh―k/界面酸化接合面よりも下に位置されることがある。このような方法で半導体装置を構成することによって、仕事関数workfunctionは、従来の方法と比較してより少量のドーズによって、簡単に変調され、結果として装置性能を改善するということが正しく理解されるべきである。上述及び後述の実施形態に関して、図1及び本明細書で提供されたそれぞれの他の図面は、実施形態で実施される可能性がある半導体装置の例を示す場合、本明細書に記載された実施形態はまた、新規のチャネル装置例えば、SiGe、SiC、SiGeC、III-V材料等、新規の装置構造例えば、SOISioninsulator、3次元トランジスタ例えばフィンFET、バーティカルverticalFET、ナノワイヤnanowire、ナノチューブ、...等、及び/または任意の他の適切な装置タイプとして適用できるということが正しく理解されるべきである。更に、Al及び/またはGeまたは任意の他の適切な要素の取り込みは、更に、または半導体装置100に関して図示されるpMOSトランジスタに代わって高閾値電圧VtnMOSについて利用されることがあるということが正しく理解されるべきである。第1の実施形態に従って、半導体装置100の拡張された閾値電圧変調enhancedthresholdvoltagemodulationは、一つまたはそれ以上の第3の要素例えば、IL106またはhigh―k絶縁層108の主な要素として利用されない要素をIL106及び/またはhigh―k絶縁層108に導入することで達成されることがある。例として図1に示されるように、Alは、IL106内に取り込まれる。従って、半導体装置100について正の閾値電圧シフトをもたらす。この技術は、Al及び/または他の適当な材料の層が半導体装置の一つまたはそれ以上の深さに挿入される従来の半導体製造技術とは大きく異なっている。例えば、図2に示すように、グラフ202は、high―k層上にAl挿入層insertedlayerを有する半導体装置内のAlの濃度の深さプロファイルを示している。そして、グラフ204は、high―k/IL層にAl挿入層を有する半導体装置内のAlの濃度の深さプロファイルを示している。対照的に、ひとつまたはそれ以上の第3の要素を、半導体装置100のIL106及び/またはhigh―k絶縁層108に取り込む事incorporatingによって、半導体装置100内のAlの濃度のプロファイル深さは、実質的に図3のグラフ300に図示したものと同様になる。グラフ300に示すように、半導体装置100のAlピーク濃度深さ領域は、high―k界面酸化接合面よりも下、及びSiチャネル側に位置することがある。対照的に、従来の方法は、グラフ202、及び204に図示される。再び図1を参照し、上述するように、第1の実施形態におけるAlは、少なくともIL106に取り込まれる。一例において、IL106内のAlは、Alの濃度に依存する正の仕事関数変調workfunctionmodulationに対応して半導体装置100の閾値電圧Vtを変調するために利用されることがある。他の実施形態において、IL106内のAlのピーク濃度は、おおよそ1019atoms/cm2から、おおよそ1022atoms/cm2である。半導体装置100が、Alが取り込まれた界面酸化層を有するMOSトランジスタを明らかにする場合、他の実施も利用可能であるということが正しく理解されるべきである。例えば、Alは、更に、またはIL106の代わりに半導体装置100のチャネルまたはhigh―k絶縁層108に取り込まれることがある。更に、Ge等のような他の要素は、Alに加えて、またはALの代わりに取り込まれることがある。第1の実施形態に従って、図4のグラフ400は、種々の取り込み方法に従った半導体装置におけるAl濃度と、半導体装置のベースライン閾値電圧Vtlinとの関係を示すデータ例を図示している。しかしながら、グラフ400がAl取り込みの具体例のデータを示す場合、Ge取り込みの場合及び/または他の適切な材料の取り込みにおいて、同様の結果が達成されることがあるということが正しく理解されるべきである。更にグラフ400を参照すると、線402は、実質的に高エネルギーのAlイオン注入I/I:ionimplantationによって得られる閾値電圧データを表し、線404は、実質的に低エネルギーのAlイオン注入によって得られる閾値電圧データを表す。線402及び404の両方の場合において、Alイオンは、high―k堆積に先立って半導体装置の界面酸化層にイオン注入される。更に、Alは、1013~1016ions/cm2のドーズ範囲、及び1keVより小さいエネルギー範囲で取り込まれる。しかしながら、注入で利用されるドーズ及びエネルギーは、一部の例で、要素の種類に依存するということが正しく理解されるべきである。線402及び404によって図示されたような界面酸化層へのAlイオン注入の場合において、実質的に大きな閾値電圧の変調は、線412~418によって図示される従来の閾値電圧変調方法と比較できるAl濃度で達成されることがあるということがグラフ400から観察される。特に、線412は、チャネルへのフッ素イオン注入によって得られる閾値電圧変調結果を図示し、線414は、high―k/IL界面例えばグラフ204に示すようににおけるAl層挿入に基づく閾値電圧変調結果を図示し、線416は、金属ゲート及びhigh―k層を通したAlイオン注入に基づく閾値電圧変調結果を図示し、そして、線418は、high―k層の上部でAl層挿入を用いる閾値電圧変調結果を図示する。実施形態に従って、イオン注入によって取り込まれるAl及び/または他の適切な要素を有するpMOSトランジスタ例えば、図1の半導体装置100に示されるようなは、レジストストリップresiststrip再加工、及び/または他の適切な技術によるVtlin変動を抑えることができる。例えば、図4のダイアグラム400は、種々のレジストストリップウェット工程反復resiststripwetprocessingiterationに関して、IL内にAlを取り込んだ場合、及び取り込んでいない場合におけるVtlinの比較を示している。ダイアグラム400に示された例において、レジストストリップウェット工程は、CMOS集積工程フローをシミュレートするためにAlI/Iステップの前に実行される。ダイアグラム400に図示するように、たとえVtlin値がILへのALI/I無しの場合に負にシフトしても、Alを加えることでウェットエッチングに対して実質的に安定しているVtlinが実現される。この利点は、正のVtlinシフトのような本明細書に記載の他の利点に対して補足であるということが正しく理解されるべきである。しかしながら、上述した例が、Al取り込みの具体例について図示される場合、Vtlin安定の改善はまた、概して本明細書に記載されているような任意の他の適切な要素の取り込みによって達成されることがあるということが正しく理解されるべきである。次に図5を参照する。図5は半導体装置500例の断面図であり、実施形態に従って提供される。図5に示すように、半導体装置500は基板、及び本明細書でnMOSトランジスタと称されるnチャネルMOSトランジスタ、またはMOSFETを含む。nMOSトランジスタは、基板上に形成されたp型半導体領域と、p型半導体領域内に形成され、互いに分離されるソース領域502及びドレイン領域504を備える。加えて、nMOSトランジスタは、p型半導体領域内に形成され、ソース領域502及びドレイン領域504を分離するチャネル領域を含む。nMOSトランジスタは、チャネル上、且つゲートとソース/ドレイン領域との間に位置する界面酸化層IL506を更に備える。更に、nMOSトランジスタは、ゲート電極510が上に配置されるゲートまたは高誘電率定数kを有するhigh―k絶縁層508を含む。実施形態に従って、IL506、high―k絶縁層508、及びゲート電極510は、同様の性質を示す、及び/または半導体装置100に関する上の記載と同様の組成を利用するように、構成される。より詳しく、そして限定されない例として、IL506は酸素、及び追加の窒素が取り込まれることがあるチャネル材料例えばSi,Ge,C等を含む。他の限定されない例において、high―k絶縁層508は、おおよそ0.1nm~25nmの間の厚さを示すことがある。更にhigh―k絶縁層508は、種々の金属Si材料、及び/または高誘電定数を有する任意の他の適当な材料を用いて構成されることがある。例えば、high―k絶縁層508に利用される材料は、xが0及び1の間であるHfxSi1-xO2、HfxSi1-xON、ZrxSi1-xO2、ZrxSi1-xON、LaxSi1-xO2、LaxSi1-xON、GdxSi1-xO2、GdxSi1-xON、HfZrSiO、HfZrSiON、HfLaSiO、及びHfGdSiO等の化学式を有する組成を有することができる。しかしながら、先立ったリストは例として単に提供されているということ、及び他の組成はまた利用可能であるということが正しく理解されるべきである。更に限定されない例において、ゲート電極510は、金属または金属混合物metallicalloyを用いて形成されることがある。ゲート電極510について利用される構成の具体例は、Ti、Hf、Ta、W、Al、Ru、Pt、Re、Cu、Ni、Pd、Ir、及び/またはMoのような金属、TiN、TaN、TiC、TaC、WN、WC、及び/またはHfNのような窒素及び炭素、RuOx、及び/またはReOxのような導電性の酸素、Ti-Al、Hf-Al、Ta-Al、及び/またはTaAlNのような金属―金属混合物、TiN/W、TiN/Ti-Al、Ta/TiN/Ti-Alのような先立った組成の積層構造等を含む。実施形態に従って、一つまたはそれ以上の上述した組成は、NiSix、PtSix、PdSix、CoSix、TiSix、WSix、等のようなSi及び金属シリサイドと共に積層される。しかしながら、先立ったリストは例として単に提供されているということ、及び他の組成はゲート電極610について利用可能であるということが正しく理解されるべきである。図5に示されるように他の実施形態に従って、Laは少なくとも半導体装置500のIL506内に取り込まれることがある。一例において、IL506内のLaは、半導体装置500の閾値電圧の負のシフトによって、半導体装置500の閾値電圧Vtの変調を促進するために利用されることがある。一例において、そのような変調は、負の効果的な仕事関数変調に対応する。更なる実施形態に従って、IL506内のLaのピーク濃度は、おおよそ1019atoms/cm2から、おおよそ1022atoms/cm2である。半導体装置500が、Laが取り込まれた界面酸化層を有するMOSトランジスタを明らかにする場合、他の実施も利用可能であるということが正しく理解されるべきである。例えば、Laは、更に、またはIL506の代わりに半導体装置500のチャネルまたはhigh―k絶縁層508に取り込まれることがある。更に、Y,Mg、Lu、Gd、Ba、Ti等のような他の要素は、Laに加えて、またはLaの代わりに取り込まれることがある。実施形態に従って、La及び/または、一つまたはそれ以上の、上述された他の要素及び/または任意の他の適当な要素は、更に、または半導体装置500に関して図示されるnMOSトランジスタに代わって高VtpMOSについて利用されることがある。更に、半導体装置500がMOSトランジスタを明確にする場合、本明細書に記載された実施形態はまた、新規のチャネル装置例えば、SiGe、SiC、SiGeC、III-V材料等、新規の装置構造例えば、SOISioninsulator、3次元トランジスタ例えばフィンFET、バーティカルverticalFET、ナノワイヤnanowire、ナノチューブ、...等、及び/または任意の他の適切な装置タイプとして適用できるということが正しく理解されるべきである。第2の実施形態次に図6を参照するように、第2の実施形態に従って、他の半導体装置600例の断面図が提供される。図6に示されるように、半導体装置600は、半導体装置100に関して上述で記載されたものと同様の方法で、ソース領域102、ドレイン領域104、界面酸化層106、high―k絶縁層108、及びゲート電極110を用いて構成されるpMOSトランジスタを含むことがある。実施形態に従って、Al及び/またはGeまたは任意の他の適切な要素は、少なくとも半導体装置600のIL106に取り込まれることがあり、それにより、半導体装置100に関して上述されたものと同様の方法において、正の閾値電圧シフトによって、半導体装置600の拡張された閾値電圧変調を促進する。他の実施形態に従って、半導体装置600は、半導体装置600のhigh―k/ゲート接合面において、さらにAlまたはAlOx及び/またはGeまたはGeOx、または任意の他の適切な要素または金属酸化物の追加層supplementallayer602を含む。更なる実施形態に従って、追加層602は、おおよそ0.1nm及びおおよそ3nmの間の厚さを示すことがある。半導体装置600のhigh―k/ゲート接合面において、追加層602を取り込むことによって、半導体装置600内のAlまたはGeの濃度の深さプロファイルは、図7のグラフ700によって図示されるものと実質的に同様であることがあるということが正しく理解されるべきである。グラフ700に図示するように、半導体装置内の一つまたはそれ以上の追加層を取り込むことによって、一つまたはそれ以上のピーク濃度の深さが現れることがある。例えば、ピーク濃度の第1の深さは、半導体装置100に関して記載された一つまたはそれ以上の第3の要素のドーズに起因して、high―k/IL接合面よりも下であることがある。そして、ピーク濃度の第2の深さは、半導体装置600に関して記載されるような追加層の取り込みに起因して、high―k/IL接合面よりも上、または該接合面であることがある。更に、または代替的に、図6に示されないとしても、追加層は、半導体装置600のhigh―k/IL接合面に導入されることがある。上述したような少なくともIL106のドーズに加えて、一つまたはそれ以上の追加層602を、半導体装置600内に含むことにより、図1によって示された構造と同様に、従来の技術よりも大きいVtシフトが得られることがあるということが正しく理解されるべきである。図6の半導体装置600によって達成可能なVtシフトを図示するように、図8のグラフ800は、反転Tinvに基づいて、ゲート絶縁膜厚の作用functionのような種々の半導体装置の実施に関するベースライン閾値電圧データを示している。特に、グラフ800の線802は、IL内のAlイオン注入、及びhigh―k層上のAl層の両方が実施されている半導体装置を表し、線804は、Al層のみがhigh―k層上に導入されている半導体装置を表し、そして、線806は、Alイオン注入のみがIL層上に実施されている半導体装置を表す。更に、線802~806より下の点は、Alイオン注入も、Al層も実施されない制御装置を表す。従って、グラフ800に示すように、Alイオン注入技術、及びAl層技術は、該制御の場合よりも、より大きな閾値電圧変調をもたらす。グラフ800によって、更に示されるように、Alイオン注入技術及びAl層技術の組み合わせは、それぞれの技術を別々に実行するよりも、より多くの閾値電圧変調をもたらす。次に図9を参照すると、実施形態に従って、更に他の半導体装置900例の断面図が提供される。図9に示されるように、半導体装置900は、半導体装置500に関して上述で記載されたものと同様の方法で、ソース領域502、ドレイン領域504、界面酸化層506、high―k絶縁層508、及びゲート電極510を用いて構成されるnMOSトランジスタを含むことがある。更に、LaまたはY、Mg、Lu、Gd、Ba、Ti、及び/または任意の他の適切な要素は、少なくとも半導体装置900のIL506に取り込まれることがあり、それにより、半導体装置500に関して上述されたものと同様の方法において、負の閾値電圧シフトによって、半導体装置900の拡張された閾値電圧変調を促進する。他の実施形態に従って、半導体装置900は、半導体装置500のhigh―k/ゲート接合面において、さらにLaまたはLaOx及び/またはY、Mg、Lu、Gd、Ba、Ti、任意の他の適切な要素、またはそのような要素の任意の金属酸化物の追加層902を含む。更なる実施形態に従って、追加層902は、おおよそ0.1nm及びおおよそ3nmの間の厚さを示すことがある。半導体装置900のhigh―k/ゲート接合面において、追加層902を取り込むことによって、半導体装置600に関するグラフ700によって示されるものと同様の方法において、一つ以上のピーク濃度の深さが現れるということが正しく理解されるべきである。例えば、ピーク濃度の第1の深さは、半導体装置500に関して記載された一つまたはそれ以上の第3の要素のドーズに起因して、high―k/IL接合面よりも下であることがある。そして、ピーク濃度の第2の深さは、半導体装置900に関して記載されるような追加層の取り込みに起因して、high―k/IL接合面よりも上、または該接合面であることがある。更に、または代替的に、図9に示されないとしても、追加層は、半導体装置900のhigh―k/IL接合面で導入されることがある。上述したような少なくともIL506のドーズに加えて、一つまたはそれ以上の追加層902を、半導体装置900内に含むことにより、図5によって示された構造と同様に、従来の技術よりも大きいVtシフトが得られることがあるということが正しく理解されるべきである。実施形態に従って、半導体装置100、500、600、及び/または900または任意の他の適切な半導体装置のような種々の半導体装置は、追加の装置構成を形成するために、種々の方法で結合されることがある。そのような装置構成の例は、図10~図13によって本明細書で図示されるような各半導体装置に基づいて形成されることがある。まず図10を参照する。図10にはpMOSトランジスタ1002及びnMOSトランジスタ1004を備えるCMOS半導体装置1000が図示されている。実施形態に従って、pMOSトランジスタ1002、及びnMOSトランジスタ1004は、少なくともそれぞれの界面酸化層に取り込まれる一つまたはそれ以上の第3の要素を有することがある。従って、半導体装置100及び500のそれぞれと同様の方法で、拡張された閾値電圧変調を促進する。図11は、他の実施形態に従って利用されることがあるマルチVtpMOS半導体装置1100例を図示している。そして、半導体装置1100は、第1のpMOSトランジスタ1102及び第2のpMOSトランジスタ1104を備えることがある。一例において、pMOSトランジスタ1102及び1104は、pMOSトランジスタ1002及び半導体装置100に関して上述したものと同様の方法で、少なくともpMOSトランジスタそれぞれの界面酸化層内に取り込まれる少なくとも一つの第3の要素を備えることがある。更に、第2のpMOSトランジスタ1104は、半導体装置600と同様の方法で、Al、AlOx、及び/または任意の他の適当な要素、または金属酸化物の追加層を有することがあり、それにより、第1のpMOSトランジスタ1102の閾値電圧変調よりも実質的に高い閾値電圧変調を促進し、半導体装置1100のマルチVt動作を可能にすることができる。図12は、さらに他の実施形態に従って利用されることがあるマルチVtnMOS半導体装置1200例を図示している。そして、半導体装置1200は、第1のnMOSトランジスタ1202及び第2のnMOSトランジスタ1204を備えることがある。一例において、nMOSトランジスタ1202及び1204は、nMOSトランジスタ1004及び半導体装置500に関して上述したものと同様の方法で、少なくともnMOSトランジスタそれぞれの界面酸化層内に取り込まれる少なくとも一つの第3の要素を備えることがある。更に、第2のnMOSトランジスタ1204は、半導体装置900と同様の方法で、La、LaOx、及び/または任意の他の適当な要素、または金属酸化物の追加層を有することがあり、それにより、第1のnMOSトランジスタ1202の閾値電圧変調よりも実質的に高い閾値電圧変調を促進し、半導体装置1200のマルチVt動作を可能にすることができる。次に図13を参照すると、pMOSトランジスタ1302及びnMOSトランジスタ1304を備える第2のCMOS半導体装置1300は、追加の実施形態に従って図示されている。実施形態に従って、pMOSトランジスタ1302及びnMOSトランジスタ1304は、少なくともpMOSトランジスタ1302及びnMOSトランジスタ1304のそれぞれの界面酸化層において一つまたはそれ以上の第3の要素を備えることがある。それにより、半導体装置100、及び500とそれぞれ同様の方法で、閾値電圧変調を促進する。更にpMOSトランジスタ1302及びnMOSトランジスタ1304は、半導体装置600、及び900のそれぞれと同様の方法で、更に少なくとも一つの追加金属、または金属酸化物層を含むことができる。それにより、イオン注入または追加層が個々によって達成されることがあるものよりも、より多くの閾値電圧変調を促進する。第3の実施形態次に、図14~図17を参照する。図14~図17では、少なくとも上述した実施形態に従って、半導体装置を製造するための種々の技術が表される。しかしながら、上述した半導体装置は、任意の適当な工程、または工程の組み合わせを用いて形成されることができるということと、下記の記載は、限定されない例として提供されるということとが正しく理解されるべきである。更に、下の記載で表れる工程は、任意の適切な製品を形成するために利用されることがあり、上述した半導体装置に限定することを表さないということが正しく理解されるべきである。まず図14を参照すると、主題となるイノベーションの実施形態に従った、半導体装置の製造方法についての第1の手段例は、ダイアグラム1400によって図示されている。ダイアグラム1400に図示するように、界面酸化層の形成に関して、Alまたは他の適切な要素は、イオン注入例えば、10keVよりも小さいエネルギー、及び/または任意の他の適切なエネルギーレベル、プラズマドーピング、イオン注入工程の間、ウエハ温度が室温よりも下げられる低温イオン注入、及び/または、任意の他の適切な技術、または界面酸化層内への材料取り込みについての技術の組み合わせのような種々の技術によって界面酸化層に取り込まれることがある。限定されない例の明細書において、取り込み工程の間に半導体装置にドープされた要素のピーク位置は、取り込み工程例えば、界面酸化層の表面の時点で、半導体装置の表面から実質的に1Aよりも大きいことがある。界面酸化層へのAl及び/または他の適切な材料の取り込みに続き、半導体製造工程はhigh―k堆積、及び/または任意の他の適切な動作によって続く。一例において、更なるアニール、ゲート形成、及び/または任意の他の適切な動作が、high―k堆積に続いて生じる。他の例において、一つまたはそれ以上の追加層例えば、図6で示されるようなAl/AlOx層、または他の適切な層、図9に示されるようなLa/LaOxまたは他の適切な層等が望まれる場合、追加層の形成は、先行技術で一般的に知られているような種々の技術に従って、high―k堆積の前、及び/または後に実行されることがある。実施形態に従って、半導体装置の少なくとも部分的な形成を実施するための方法例は、図15のフローダイアグラム1500によって図示される。フローダイアグラム1500に図示するように、半導体装置製造方法例は、1502においてチャネル生成、その後に1504においてチャネルに界面酸化層の形成、及び1506において界面酸化層へのイオン注入を含む。まず図16を参照すると、主題となるイノベーションの実施形態に従った、半導体装置の製造方法についての第2の手段例は、ダイアグラム1602、及び1604によって図示されている。まず、ダイアグラム1602に図示するように、Alまたは他の適切な要素は、半導体装置のチャネル表面内に取り込まれることがある。チャネル内への第3の要素の取り込みについて利用される技術は、例えばイオン注入例えば、10keVよりも小さいエネルギー、及び/または任意の他の適切なエネルギーレベル、プラズマドーピング、イオン注入工程の間、ウエハ温度が室温よりも下げられる低温イオン注入、及び/または、任意の他の適切な技術、または材料を取り込むための技術の組み合わせ等を含む。限定されない例の明細書において、取り込み工程の間に半導体装置にドープされた要素のピーク位置は、取り込み工程例えば、チャネル表面の時点で、半導体装置の表面から実質的に1Aよりも大きいことがある。Geドーピングのケースにおいて、1013~3×1015ions/cm2のドーズ範囲、及び5keVよりも小さいエネルギー範囲は、チャネル高ホールhighhole/電子の移動度が高いチャネルelectronmobilitychannelの良い結晶性を維持することで、大きいVtシフトを得ることが好ましい。チャネルへの、一つまたはそれ以上の第3の要素の取り込みにおいて、界面酸化層は、1604に示すようにチャネル上に形成されることがある。更に、Al偏析segregationアニール及び/またはチャネル内に取り込まれる任意の適切な材料に対応するアニールは、界面酸化層の形成に関連して実行されることがある。界面酸化層の形成及びアニールに続いて、半導体形成工程は、high―k堆積、及び/または任意の他の適切な動作によって続く。一例において、更にアニール、ゲート形成、及び/または任意の他の適切な動作が、high―k堆積に続いて生じる。他の例において、一つまたはそれ以上の追加層例えば、図6で示されるようなAl/AlOx層、または他の適切な層、図10に示されるようなLa/LaOxまたは他の適切な層等が望まれる場合、追加層の形成は、先行技術で一般的に知られているような種々の技術に従って、high―k堆積の前、及び/または後に実行されることがある。他の実施形態に従って、半導体装置の少なくとも部分的な形成を実施するための方法例は、図17のフローダイアグラム1700によって図示される。フローダイアグラム1700に図示するように、半導体装置製造方法例は、1702においてチャネル生成、その後に1704においてチャネル表面にイオン注入を含む。1706でチャネルへの界面酸化層の形成、及び1708において偏析アニールが続いて生じる。界面酸化層形成及びアニールに続いて、1710において、high―k堆積が実行されることがある。更なる実施形態に従って、Si酸化物、または窒素のスクリーン層は、1704でのイオン注入に先立って、1703で形成されることがある。例えば、重いイオン注入ケース例えばGe、La等の場合のような、イオン注入工程の間、チャネル内の物理的ダメージを減らすために、1703でスクリーン層形成が実行されることがある。一例において、膜厚が、おおよそ1nm及びおおよそ30nmの間であるスクリーンSi酸化物、または窒素は、浅い深さプロファイル、及びチャネルダメージの抑制の両方を実現するために利用されることがある。追加の実施形態に従って、再結晶アニールは、チャネルの結晶性を改善するために、1704でのイオン注入、及び1706でのIL形成の間の1705で実行されることがある。1705での再結晶アニールについて利用されることができる技術は、限定されない、ファーニスアニールfurnaceanneal、スパイクアニールspikeanneal、RTArapidthermalanneal、及びミリ秒アニールmillisecondannealを含むことがある。限定されない例として、RTAまたはスパイクアニールの場合、アニールについて用いられる温度範囲は、おおよそ700°C、及び1300°Cの間である。そして、再結晶アニールの後のイオン注入層の上部に薄いエピタキシャルSi、SiGe、SiC、またはSiGeC層を加えることは、ホール/電子の移動度を改善するために効果的な方法である。膜厚が0.5nm~5nmの範囲の薄いエピタキシャル層は、大きなVtシフト、及び高キャリア移動度の両方を実現するために好ましい。上述された事は、開示されたイノベーションの例を含んでいる。当然、開示されるイノベーションを説明するために、考えられる構成、または方法の組み合わせを全て記載することは不可能である。しかし、当業者は更に多くの組み合わせ、及び開示されたイノベーションの置換が可能であるということを認識することができる。従って、開示されたイノベーションは、添付された特許請求の範囲の範囲及びスピリットに含まれるそのような変更、変形、変化を採用することを目的としている。更に、用語、含む有する備える具備する含有するまたはそれらの変形程度は、発明を実施するための形態または特許請求の範囲で用いられ、そのような用語は、用語からなると同様のものとして包含される。用語からなるは、特許請求の範囲で転換語transitionalwordとして用いられる際のものと解釈される。任意の図、または所定の特徴についての数値範囲に関して、数値範囲を生成するために、一つの範囲からの図、またはパラメータは、同じ特性の異なる範囲からの他の図、またはパラメータと混合され得る。動作例以外、または別に示唆された例において、明細書及び特許請求の範囲において用いられる構成要素、反応、状態等の両を言及する全ての数、値、及び/または式は、用語約によって、全ての例が変更されるということが理解される。更に、明確な実施形態が上述された場合、これらの実施形態は、単なる例として表され、要求された主題の範囲に限定されることを示したものではないということが正しく理解されるだろう。実際には、本明細書に記載の新規の方法及び動作は、上述した記載のスピリットから離れないで実行され得る。添付された特許請求の範囲、及びそれらの相当物は、主題となるイノベーションの範囲及びスピリットに含まれる、そのような形式、または変形例をカバーするということを示す。更に、上で提供された各方法が単純な目的のために、一連の動作として示され記載されている場合、そのような方法は動作の順序によって限定されず、ひとつまたはそれ以上の態様に従って、いくつかの動作は、異なる順序、及び/または本明細書に示され記載された一連の動作からの他の動作と同時に生じることができるということが正しく理解されるべきである。例えば、当業者は、例えば状態ダイアグラムにおいて、方法が代替的に相互関係のある状態、または出来事の連続として表されるということがわかり、正しく理解するだろう。更に、説明された動作の全てが、一つまたはそれ以上の態様に従って方法を実施するために要求され得るとは限らない。以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。"