イメージプロセッシング回路であって、複数のイメージプロセッシングユニットを有し、前記複数のイメージプロセッシングユニットのそれぞれは、構成ベクトルを保存する第1構成ベクトルレジスタと、アップデートされた構成ベクトルを保存する第2構成ベクトルレジスタと、第1イネーブル信号を発生させる論理回路とを含み、前記第1イネーブル信号の制御下で、第2構成ベクトルレジスタの出力を前記第1構成ベクトルレジスタに入力し、前記第1イネーブル信号は、トリガー信号及び第2イネーブル信号に基づいて発生することを特徴とするイメージプロセッシング回路。前記複数のイメージプロセッシングユニットは、直列に接続され、前記複数のイメージプロセッシングユニットのそれぞれは、前記第1イネーブル信号をラッチし、前記ラッチされた第1イネーブル信号を次のイメージプロセッシングユニットによって受信される前記第2イネーブル信号として出力するラッチ部をさらに含むことを特徴とする請求項1に記載のイメージプロセッシング回路。前記アップデートされた構成ベクトルを受信して、前記第1構成ベクトルレジスタに出力するスイッチング部をさらに含むことを特徴とする請求項1に記載のイメージプロセッシング回路。前記トリガー信号は、前記イメージプロセッシング回路でイメージデータの各フレームの到達と時間が同期されていることを特徴とする請求項1に記載のイメージプロセッシング回路。前記複数のイメージプロセッシングユニットのうちから第1イメージプロセッシングユニットによって受信された前記第2イネーブル信号は、トランスファーイネーブルビットをラッチして、トランスファーイネーブルレジスタによって出力されたトランスファーイネーブル信号であることを特徴とする請求項1に記載のイメージプロセッシング回路。前記トランスファーイネーブルビットは、CPUによって前記トランスファーイネーブルレジスタに書き込まれることを特徴とする請求項5に記載のイメージプロセッシング回路。前記アップデートされた構成ベクトルを生成するCPUをさらに有することを特徴とする請求項1に記載のイメージプロセッシング回路。前記CPUは、前記アップデートされた構成ベクトルを前記第2構成ベクトルレジスタに書き込むことを特徴とする請求項7に記載のイメージプロセッシング回路。前記イメージプロセッシングユニットの前記第2イネーブル信号が活性化している間、前記アップデートされた構成ベクトルは、如何なるイメージプロセッシングユニットの前記第2構成ベクトルレジスタにも書き込まれないことを特徴とする請求項1に記載のイメージプロセッシング回路。前記イメージプロセッシングユニットの前記トリガー信号は、前記イメージプロセッシングユニットによって受信されたタイミング信号に基づいて、前記イメージプロセッシングユニット内で発生することを特徴とする請求項1に記載のイメージプロセッシング回路。直列接続された複数のイメージプロセッシングユニットを通じてイメージデータの第1フレーム及び第2フレームを連続して処理する方法において、前記複数のイメージプロセッシングユニットのうち1つである第1イメージプロセッシングユニットで前記イメージデータの第1フレームを受信する段階と、第1イネーブル信号が活性化している間、前記イメージデータの第1フレームに対応する構成ベクトルを前記第1イメージプロセッシングユニットのアクティブ構成ベクトルレジスタに書き込む段階と、前記イメージデータの第1フレームに対応するタイミング信号から生成されたトリガー信号と第2イネーブル信号とを結合することによって、前記活性化した第1イネーブル信号を発生させる段階とを有し、前記タイミング信号は、ビデオフレーム同期信号を含むことを特徴とするイメージプロセッシング方法。前記第1イネーブル信号が活性化される前に、前記イメージデータの第1フレームに対応する前記構成ベクトルを前記第1イメージプロセッシングユニットのバッファリングされた構成ベクトルレジスタに書き込む段階をさらに有することを特徴とする請求項11に記載のイメージプロセッシング方法。前記トリガー信号は、前記ビデオフレーム同期信号から生成されることを特徴とする請求項11に記載のイメージプロセッシング方法。複数のビデオプロセッシングユニットを含むカメラにおいて、前記複数のビデオプロセッシングユニットのそれぞれは、前記ビデオプロセッシングユニットのビデオプロセッシングコアを構成するアクティブ構成ベクトルを保存する第1構成ベクトルレジスタと、アップデートされた構成ベクトルを保存する第2構成ベクトルレジスタと、前記第1構成ベクトルレジスタと第2構成ベクトルレジスタとの間に接続され、第1イネーブル信号に基づいて、前記保存されたアップデート構成ベクトルを前記第1構成ベクトルレジスタに伝送するパスゲートと、トリガー信号と第2イネーブル信号とを結合することによって、前記第1イネーブル信号を発生させる論理回路とを有し、前記トリガー信号は、ビデオフレーム同期信号に時間依存であることを特徴とするカメラ。前記複数のビデオプロセッシングユニットは、直列に接続されることを特徴とする請求項14に記載のカメラ。前記アップデートイネーブル信号をラッチし、前記ラッチされたアップデートイネーブル信号を次のビデオプロセッシングユニットによって受信される前記第2イネーブル信号として出力するラッチ部をさらに含むことを特徴とする請求項15に記載のカメラ。第1ビデオプロセッシングユニットによって受信される前記第2イネーブル信号は、CPUから発生することを特徴とする請求項16に記載のカメラ。各ビデオプロセッシングユニットから次のビデオプロセッシングユニットに伝達される前記第2イネーブル信号は、イメージデータ及びそれに対応するタイミング信号の流れと並行して伝達され、前記タイミング信号から派生したトリガー信号がイネーブルされた場合、アクティブ構成ベクトルレジスタをアップデートするためのアクティブトリガーとして表われ、そのようなハードウェアイネーブルトリガー活性化は、チェーンダウンストリームchaindown-stream方式で第1ビデオプロセッシングユニットからそれぞれの次のビデオプロセッシングユニットにカスケードcascade接続されることを特徴とする請求項14に記載のカメラ。直列接続されてリプログラムreprogram可能な複数のイメージプロセッシングユニットに含まれた複数のフレームを処理する方法において、前記直列接続された複数のイメージプロセッシングユニットのそれぞれのリプログラミングreprogrammingが可能になるように制御する段階を有し、前記リプログラミングが可能になるように制御する段階は、イメージデータ及びタイミング信号の流れと並行して、各イメージプロセッシングユニットから次のイメージプロセッシングユニットにリプログラミングイネーブル信号を伝達する段階を含み、前記イメージデータの到達と時間が同期されているトリガー信号は、チェーンダウンストリーム方式で第1イメージプロセッシングユニットから次のイメージプロセッシングユニットにカスケードcascade接続されるようにイネーブルされることを特徴とするフレームプロセッシング方法。前記第1ビデオプロセッシングユニットによって受信される前記リプログラミングイネーブル信号は、CPUから発生することを特徴とする請求項19に記載のフレームプロセッシング方法。本発明の目的は、イメージプロセッシングユニットの処理に対する最小限の中断とともにCPUに負担なしに、アップデートされた構成ベクトルが、それぞれの以前プロセッシングユニットを通じて遅延されたイメージデータの遅延及びタイミングと同期してなされるMIPI接続プロセッシングユニットを適用するイメージプロセッシング回路及びその方法並びにそれらを有するカメラを提供することにある。本発明の一態様によれば、各イメージプロセッシングユニットによる遅延に関係なく、CPUがデータのタイミングとは別途にアップデートされた構成ベクトルを出力する場合にも、イメージプロセッシングユニットのチェーンで各イメージプロセッシングユニット段階を順次にアップデートするために、タイミング派生されたトリガーイベントとインターロックするイネーブル論理回路とを提供する。前記タイミング派生されたトリガー信号は、受信されたアップデートされた構成ベクトルの適用とイメージデータの新たなフレームのイメージプロセッシングユニットによる受信を同期化するのに使われる。各イメージプロセッシングユニットから次のイメージプロセッシングユニットに伝達されるハードウェアイネーブル信号は、イメージデータ及びそれに対応するタイミング信号の流れと並行して伝達され、前記タイミング信号から生成されたトリガー信号がイネーブルした場合、アクティブ構成ベクトルレジスタをアップデートするためのアクティブトリガーイベントとして表われる。ハードウェアイネーブルトリガー活性化は、チェーンダウンストリームchaindown-stream方式で第1イメージプロセッシングユニットからそれぞれの次のイメージプロセッシングユニットにカスケードcascade接続される。本発明の一態様によれば、複数のビデオプロセッシングユニットを含むイメージプロセッシング回路を提供する。各ビデオプロセッシングユニットは、前記ビデオプロセッシングユニットのビデオプロセッシングコアを構成するアクティブ構成ベクトルを保存するアクティブ構成ベクトルレジスタ及び前記アクティブ構成ベクトルレジスタに伝送され、アップデートイネーブル信号に基づいて、前記アクティブ構成ベクトルになるアップデートされた構成ベクトルを保存するバッファリングされた構成ベクトルレジスタを含む。前記各ビデオプロセッシングユニットは、トリガー信号及び受信されたハードウェアイネーブル信号を結合することによって、前記アップデートイネーブル信号を発生させる論理回路をさらに含み、前記トリガー信号は、ビデオフレーム同期信号に時間依存である。本発明の一実施形態において、ハードウェアインターロックロジックは、受信したアップデートされた構成ベクトルを適切な時点にタイミング派生したトリガー信号と同期させて適用させるために、パイプラインでの各段階を‘アーミングarms’及び‘ディスアーミングdisarms’する。以前段階がアーミング及びトリガーされた以後、各段階にアップデートされた構成ベクトルの伝送が‘アーミング’イネーブルされる。本発明の一実施形態による各ビデオプロセッシングユニットは、以前ビデオプロセッシングユニットによって発生し、現在のタイミング派生したトリガーイベントが移行または無視されるか否かを表わすイネーブル信号を受信する。各ビデオプロセッシングユニットは、次のビデオプロセッシングユニットがタイミング派生したトリガリングイベントを移行または無視するか否かを表わす信号であるハードウェアイネーブル信号HWENを次のビデオプロセッシングユニットに入力する。本発明の一実施形態によるイメージプロセッシング回路は、互いに直列接続された複数のイメージプロセッシングユニットを含み、複数のイメージプロセッシングユニットのそれぞれは、前記イメージプロセッシングユニットの動作を制御する第1構成ベクトルレジスタと、アップデートされた構成ベクトルを保存する第2構成ベクトルレジスタと、前記イメージプロセッシングユニットのトリガー信号及び受信されたハードウェアイネーブル信号を組み合わせることによって、前記イメージプロセッシングユニットのスイッチイネーブル信号を発生させる組み合わせ論理回路とを含み、前記イメージプロセッシングユニットの前記スイッチイネーブル信号が活性化している間、スイッチング部を通じて前記第2構成ベクトルレジスタの出力を前記第1構成ベクトルレジスタに入力する。本発明の一実施形態によるイメージプロセッシング回路は、複数のビデオプロセッシングユニットを含み、前記複数のビデオプロセッシングユニットのそれぞれは、前記ビデオプロセッシングユニットのビデオプロセッシングコアを構成するアクティブ構成ベクトルを保存する第1構成ベクトルレジスタと、アップデートされた構成ベクトルを保存する第2構成ベクトルレジスタと、前記第1構成ベクトルレジスタと第2構成ベクトルレジスタとの間に接続され、アップデートイネーブル信号に基づいて、前記アップデートされた構成ベクトルを前記第1構成ベクトルレジスタに伝送するスイッチング部と、トリガー信号及びハードウェアイネーブル信号を結合することによって、前記アップデートイネーブル信号を発生させる論理回路とを含み、前記トリガー信号は、ビデオフレーム同期信号に時間依存である。前記イメージプロセッシング回路は、前記アップデートイネーブル信号をラッチし、前記ラッチされたアップデートイネーブル信号を次のビデオプロセッシングユニットによって受信される前記ハードウェアイネーブル信号として出力するラッチ部をさらに含む。前記スイッチング部、前記論理回路、及び前記ラッチ部は、イメージデータの流れと並行して、各イメージプロセッシングユニットから次のイメージプロセッシングユニットに前記ハードウェアイネーブル信号を伝達し、前記ハードウェアイネーブルトリガー活性化は、チェーンダウンストリームchaindown-stream方式で第1イメージプロセッシングユニットからそれぞれの次のイメージプロセッシングユニットにカスケード接続される。本発明の概念の一態様によれば、第1ビデオプロセッシングユニットによって受信された前記ハードウェアイネーブル信号は、レジスタ及び入出力I/Oピンを通じてハードウェアイネーブル信号を受信する第1ビデオプロセッシングユニットを制御するCPUから発生する。直列接続された複数のイメージプロセッシングユニットを通じてイメージデータの第1フレーム及び第2フレームを連続してプロセッシングするために提供される方法において、前記複数のイメージプロセッシングユニットのうちの1つである第1イメージプロセッシングユニットで前記イメージデータの第1フレームを受信する段階と、アップデートイネーブル信号が活性化している間、前記イメージデータの第1フレームに対応する構成ベクトルを前記第1イメージプロセッシングユニットのアクティブ構成ベクトルレジスタに書き込む段階と、前記イメージデータの第1フレームに対応するタイミング信号から生成されたトリガー信号とハードウェアイネーブル信号とを結合することによって、前記活性化されたアップデートイネーブル信号を発生させる段階とを含み、前記タイミング信号は、ビデオフレーム同期信号を含む。前記方法は、前記アップデートイネーブル信号が活性化される以前に、前記イメージデータの第1フレームに対応する前記構成ベクトルを前記第1イメージプロセッシングユニットのバッファリングされた構成ベクトルレジスタに書き込む段階をさらに含み、前記トリガー信号は、前記ビデオフレーム同期信号から生成される。イメージプロセッシング回路は、複数のビデオプロセッシングユニットを含み、前記複数のビデオプロセッシングユニットのそれぞれは、前記ビデオプロセッシングユニットのビデオプロセッシングコアを構成するアクティブ構成ベクトルを保存する第1構成ベクトルレジスタと、アップデートされた構成ベクトルを保存する第2構成ベクトルレジスタと、前記第1構成ベクトルレジスタと第2構成ベクトルレジスタとの間に接続され、アップデートイネーブル信号に基づいて、前記アップデートされた構成ベクトルを前記第1構成ベクトルレジスタに伝送するパスゲートと、トリガー信号及びハードウェアイネーブル信号を結合することによって、前記アップデートイネーブル信号を発生させる論理回路とを含み、前記トリガー信号は、ビデオフレーム同期信号に時間依存である。前記複数のビデオプロセッシングユニットは、直列に接続される。前記複数のビデオプロセッシングユニットのそれぞれは、前記アップデートイネーブル信号をラッチし、前記ラッチされたアップデートイネーブル信号を次のビデオプロセッシングユニットによって受信される前記ハードウェアイネーブル信号として出力するラッチ部をさらに含む。前記第1ビデオプロセッシングユニットによって受信されたハードウェアイネーブル信号は、CPUまたはファームウェアから発生する。各ビデオプロセッシングユニットから次のビデオプロセッシングユニットに伝達された前記ハードウェアイネーブル信号は、イメージデータ及びそれに対応するタイミング信号の流れと並行して伝達され、前記タイミング信号から生成されたトリガー信号がイネーブルされた場合、アクティブ構成ベクトルレジスタをアップデートするためのアクティブトリガーとして表われる。前記ハードウェアイネーブルトリガー活性化は、チェーンダウンストリームchaindown-stream方式で前記第1ビデオプロセッシングユニットからそれぞれの次のイメージプロセッシングユニットにカスケード接続される。本発明の他の態様は、直列接続されてリプログラムできる複数のイメージプロセッシングユニットに含まれた複数のフレームをプロセッシングする方法を提供する。前記方法は、前記直列接続された複数のイメージプロセッシングユニットのそれぞれのリプログラミングが可能になるように制御する段階を含み、イメージデータ及びタイミング信号の流れと並行して、各イメージプロセッシングユニットから次のイメージプロセッシングユニットにリプログラミングイネーブル信号を伝達し、前記リプログラミングイネーブル信号は、前記タイミング信号に基づいて、トリガー信号が、前記イメージプロセッシングユニットのリプログラミングをトリガーしなければならないか否かを制御する。前記イネーブルされたトリガー信号は、チェーンダウンストリーム方式で第1イメージプロセッシングユニットからそれぞれの次のイメージプロセッシングユニットにカスケード接続される。前記第1ビデオプロセッシングユニットによって受信されたリプログラミングイネーブル信号は、CPUまたはファームウェアから発生する。本発明に係るイメージプロセッシング回路及びその方法並びにカメラによれば、イメージプロセッシングユニットの処理に対する最小限の中断とともにCPUに負担なしに、アップデートされた構成ベクトルが、それぞれの以前プロセッシングユニットを通じて遅延されたイメージデータの遅延及びタイミングと同期してなされるという効果がある。図1は、本発明の一実施形態によるイメージプロセッシング回路を含むデジタルカメラのブロック図である。デジタルカメラ100は、本発明の実施形態によるイメージプロセッシングユニット24を含むイメージプロセッシング回路20を含む。デジタルカメラ100は、レンズ10、イメージセンサー12、パイプラインpipeline構造の複数のイメージプロセッシングユニット2421-A、21-B、21-C、21-D、21-Eを含むイメージプロセッシング回路20、及びイメージセンサー12と、それぞれのイメージプロセッシングユニット21-A、21-B、21-C、21-D、21-Eを制御するCPUCentralProcessingUnit23とを含む。イメージセンサー12は、I2CInterIntegratedCircuitバスのようなデータバスを通じてCPU23によって制御される一方、イメージセンサー12は、MIPICSIを通じてイメージデータを第1イメージプロセッシングユニット21-Aに伝送する。I2Cバスの動作速度は、400KHz範囲であり、MIPICSIは、さらに早い速度例えば、約20MHzで動作することができる。構成バスは、構成ベクトルを複数のイメージプロセッシングユニット21-A、21-B、21-C、21-D、21-Eのそれぞれに伝送するのに使われる第2I2Cまたは等価バス例えば、APBバスとして具現可能である。それぞれのイメージプロセッシングユニット21-A、21-B、21-C、21-D、21-Eは、ハードウェアイネーブルhardware-enable信号を受信し、第1イメージプロセッシングユニット21-Aによって受信されたハードウェアイネーブル信号は、トランスファーイネーブルtransfer-enable信号t-eであり得る。イメージセンサー12は、CMOSセンサーとして具現されたローべイヤーRAW-Bayerイメージセンサーであり、第1イメージプロセッシングユニット21-Aは、同様にMIPI-CMOSセンサーインターフェースMIPI-CSIであり得る。第2イメージプロセッシングユニット21-Bは、べイヤーBayerプロセッシングユニットであり、第3イメージプロセッシングユニット21-Cは、RGBプロセッシングユニットであり、第4イメージプロセッシングユニット21-Dは、ポストpostプロセッシングユニットであり、第5イメージプロセッシングユニット21-Eは、サイズ調整/回転/アフィン変換Scaling/Rotating/Affine-Transformプロセッシングユニットであり得る。プロセッシングユニットの形態と順序は、上述したような本発明の実施形態による特定の形態と順序とに限定されるものではない。図1に示すように、イメージプロセッシングユニット24は、例えば、入出力I/Oピンを通じて構成アップデートをイネーブルするビデオイメージのフレーム、及び制御信号を受信するように構成されたICチップとして具現可能である。図2は、本発明の一実施形態による複数のイメージプロセッシングユニットのブロック図である。図2では、イメージプロセッシング回路20の第1~第3イメージプロセッシングユニット21-A、21-B、21-Cのみを示した。第1~第3イメージプロセッシングユニット21-A、21-B、21-Cのそれぞれは、入/出力ピンまたは上位プロセッシングユニットからイメージデータDataを受信する。イメージプロセッシングユニット21-A、21-B、21-Cのそれぞれは、イメージデータのフレームを処理して、次の下位プロセッシングユニット21-A、21-B、21-Cに出力するイメージプロセッシングコア22-A、22-B、22-Cを含む。各イメージプロセッシングユニット21-A、21-B、21-Cは、カメラ100の構成、例えば、イメージのサイズ、色温度などをアップデートするために、各ユニット21-A、21-B、21-Cに対応する構成ベクトルAV、BV、CVを利用する。イメージデータの各フレームのタイミングは、タイミング信号Timingによって表われる。プロセッシング遅延時間は、イメージプロセッシングコア22によってイメージデータを処理するために必要な時間と関連する。タイミング信号は、同様にイメージプロセッシングコア22を通じて遅延される。構成ベクトルAV、BV、CVは、オンチップon-chip、又はオフチップoff-chipであり得る本発明の実施形態によるプロセッサによって書き込まれるwriteか、ファームウェアによって書き込まれ、イメージの多様な側面、例えば、イメージのサイズ、色の深さなどを制御する。各イメージプロセッシングユニット21-A、21-B、21-Cのアクティブ構成ベクトルは、イメージプロセッシングユニット21-A、21-B、21-Cでアクティブ第1構成ベクトルレジスタCRAV、CRBV、CRCVに保存される。アップデートされた構成ベクトルは、CPU23によってイメージプロセッシングユニット21-A、21-B、21-Cに対応するバッファリングされた第2構成ベクトルレジスタCRAV1、CRBV1、CRCV1に書き込まれ、スイッチSW-A、SW-B、SW-Cが活性化されるまで保持される。本発明の他の実施形態によって、各イメージプロセッシングユニット21-A、21-B、21-Cに備えられたバッファリングされた第2構成ベクトルレジスタCRAV1、CRBV1、CRCV1は、FIFOFirst-In、First-Outバッファとして具現可能である。スイッチイネーブル信号によってスイッチSW-A、SW-B、SW-Cが活性化された場合、第2構成ベクトルレジスタCRAV1、CRBV1、CRCV1に保存されたアップデートされた構成ベクトルは、第1構成ベクトルレジスタCRAV、CRBV、CRCVにコピーされ、イメージプロセッシングユニット21-A、21-B、21-Cのアクティブ構成ベクトルになる。スイッチイネーブル信号は、トリガーイベントtrigger-event信号と以前イメージプロセッシングユニットから受信されたハードウェアイネーブル信号HWENとの論理結合に基づいて、イメージプロセッシングユニット21-A、21-B、21-Cに備えられたスイッチSW-A、SW-B、SW-Cを閉じるcloseことができる。第1イメージプロセッシングユニット21-Aの場合、外部回路又はCPU23からトランスファーイネーブル信号transfer-enableが入力される。トリガーイネーブルtrigger-enable信号は、イメージプロセッシングユニットによって受信されたタイミング信号Timingから生成される。スイッチイネーブル信号は、チップ入出力I/Oピンを通じて外部回路から受信されたトランスファーイネーブル信号で表わしたハードウェアイネーブル信号HWENの論理結合に基づいて、第1イメージプロセッシングユニット21-Aに備えられたスイッチSW-Aを閉じる。第1イメージプロセッシングユニット21-Aによって受信されたハードウェアイネーブルHWEN/トリガーイネーブル信号は、CPU23またはファームウェアによって発生しうる。スイッチイネーブル信号は、イメージプロセッシングユニット21-A、21-B、21-Cによって受信されたタイミング信号から生成されたトリガーイベント信号図示せずに基づいて、各イメージプロセッシングユニット21-A、21-B、21-Cで第1構成ベクトルレジスタCRVと第2構成ベクトルレジスタCRV1との間のスイッチSW-A、SW-B、SW-Cを非活性化開放openする。トリガーイベント信号が瞬間パルスである場合、スイッチSW-A、SW-B、SW-Cは、瞬間的に活性化閉じるされると同時に、以前イメージプロセッシングユニットから受信されたトランスファーイネーブル信号HWENは活性化される。したがって、各イメージプロセッシングユニット21-A、21-B、21-Cの第2構成ベクトルレジスタCRV1で第1構成ベクトルレジスタCRVに保存されたアップデートの伝送は、MIPI接続された各イメージプロセッシングユニット21-A、21-B、21-Cを通じて遅延された量に関係なく、順次に活性化されるだけではなく、各イメージプロセッシングユニット21-A、21-B、21-Cによって受信されたタイミング信号と同期して進行する。これは、また、CPU23に負担なしに、または一時割り込みで行われる。トランスファーイネーブル信号は、CPU23によって直接的に、またはCPU23によって制御されるファームウェアによって間接的に制御されるトランスファーイネーブルレジスタTERに保存されたトランスファーイネーブルビットT-Eビットに基づく。各イメージプロセッシングユニット21-A、21-B、21-Cは、現在トリガーイベント信号が移行されるか、または無視されるか否かを制御する以前イメージプロセッシングユニットまたは、トランスファーイネーブル信号からハードウェアイネーブル信号HWENを受信する。したがって、各イメージプロセッシングユニット21-A、21-B、21-Cは、受信されたイメージデータと関連したタイミング情報によって表われたトリガーイベントを移行するか、または無視するか否かを表わすハードウェアイネーブル信号HWENを次のイメージプロセッシングユニットに提供する。チェーン方式で第1イメージプロセッシングユニット21-Aは、CPU23又はファームウェアによって制御されるトランスファーイネーブルレジスタTERと呼ばれるレジスタから第1イメージプロセッシングユニット21-Aのトランスファーイネーブル信号を受信する。ハードウェアイネーブル信号HWENは、イメージプロセッシングユニットのチェーンを経ることにより遅延される。図3は、本発明の一実施形態によるイメージプロセッシング回路の動作の第1モードの間のイメージプロセッシング回路の多様な信号のタイミング図である。図3では、図1に示したデジタルカメラ100のイメージプロセッシング回路20の動作の第1モードで図2の第1及び第2イメージプロセッシングユニット21-A、21-Bの入出力及び内部信号のタイミング図のみを示した。図2、3を参照すると、ハードウェアイネーブルインターロック、interlock信号HWENは、順次にアップデートされたアクティブ構成ベクトルを有するチェーン方式のイメージプロセッシングユニット21-A、21-B、21-Cで各ユニットを保証ensureするために提供される。インターロックは、パイプラインでの各段階をトリガー信号にアーミングarmsし、以前段階がアーミング及びトリガーされてからは、各段階はアーミングされる。したがって、新たな構成ベクトルV1は、非常に短い時間リアルタイムに割り込みに応答するためにプロセッサを必要とせず、プロセッサユニットパイプラインの動作の中断なしにあらゆるイメージプロセッシングユニット21-A、21-B、21-Cのレジスタに適用される。イメージセンサー12は、RAW8、RAW10、RAW12、またはユーザ定義された8ビット例えば、JPEGで並列ビデオストリームstreamを送る。ピクセルストリームは、ピクセルデータストリームの開始地点でトリガーパルス又は同期信号より先行する。HSYNCは、ビデオ水平ライン同期信号VideoHorizontalLineSynchronizationsignalである。イメージデータは、HSYNCがハイレベルである間に有効である。HBLANKは、HSYNCの逆相信号である。VSYNCは、ビデオフレーム同期信号VideoFrameSynchronizationsignalである。VSYNCは、イメージデータフレームの開始地点で活性化、例えば、ハイレベルで活性化されるか、転換される。イメージセンサー12は、フレーム開始例えば、ハイレベルになるVSYNC、及びフレームエンド例えば、ローレベルになるVSYNCでトリガーパルスを発生させうる。イメージセンサー12は、ピクセルスキャン周波数例えば、ほぼ10MHz~30MHz程度でトグリングtogglingするピクセルクロックを提供することができる。本発明の実施形態によって、イメージセンサー12と直接的に接続されたMIPI-CSIは、ローべイヤーRAW-Bayerイメージセンサー12と直接的に結合interfaceされ、CRC及びECCコードを生成させ、ピクセルをバイトbyteに変換し、MIPIスペックによってクロックドメインの間で相互作用interfaceする。一方、CPU23は、イメージプロセッシングユニット24の動作と独立して続いて稼働することができ、ユーザが他のイメージフレームサイズを選択するか、デジタルズーム係数を変更する場合のようなユーザインターフェースと相互作用するユーザの制御に基づいて、構成ベクトルアップデートされたを独立して発生することがある。図3に示したように、データの第1フレームを受信して処理するための期間は、データの次の第2フレームを受信して処理するための期間と異なりうる例えば、各フレームのサイズによって。また、イメージプロセッシングユニットを通じてデータの第1フレームの第1遅延TDA1は、同じイメージプロセッシングユニットを通じてデータの第2フレームの第2遅延TDA2と異なりうる。したがって、イメージプロセッシングユニットは、構成レジスタをアップデートする目的で各イメージプロセッシングユニットを通じるデータのタイミングと遅延とを追跡することは、CPUに負担になる。各イメージプロセッシングユニットに対する新たな構成ベクトルアップデートされたは、各イメージプロセッシングユニットがフレーム処理を始める時、または始める以前に適用されなければならず、データの全体フレームを処理する間に、一定に保持されなければならない。アップデートされた構成ベクトルは、イメージデータのタイミングのうち独立したいつでもCPU23によって例えば、各イメージプロセッシングユニットの第2構成ベクトルレジスタCRV1に書き込まれうる。したがって、スイッチSWがイネーブルされる同時に、CPU23が新たにアップデートされた構成ベクトルを第2構成ベクトルレジスタCRV1に書き込む場合、第1構成ベクトルレジスタCRVに伝送される瞬間に構成ベクトルが損傷されることが起き得、イメージデータの損傷が発生する可能性がある。イメージプロセッシング回路20の動作の第1モードにおいて、2つ以上連続したイメージデータフレームの区間にまたがり一定のハイ活性化状態でトランスファーイネーブル信号が保持される。このようなイメージプロセッシング回路20の動作の第1モードで、トランスファーイネーブル信号は、データの多重フレームにまたがりspanover、CPU23が新たな構成ベクトルを第2構成ベクトルレジスタCRV1に書き込む場合、データが損傷される可能性を避けることができなくなる。イメージプロセッシング回路20の動作の第2モードにおいて、CPU23が新たな構成ベクトルを第2構成ベクトルレジスタCRV1に書き込む間に、トランスファーイネーブル信号は、第1構成ベクトルレジスタCRVに構成ベクトルの伝送が不可能になるように変調される。すなわち、イメージプロセッシング回路20の動作の第2モードにおいて、新たな構成ベクトルアップデートされたは、CPU23によって最初に書き込まれた後、タイミング信号から生成されたトリガーイベントは、構成ベクトルを第1構成ベクトルレジスタCRVに伝送する。その代わりに、トランスファーイネーブルビット/信号は、新たな構成ベクトルアップデートされたを第2構成ベクトルレジスタCRV1に書き込む機能も移譲されるファームウェアによって制御される。しかし、第1構成ベクトルレジスタCRVと第2構成ベクトルレジスタCRV1との間のスイッチSWの活性化を制御するためのトランスファーイネーブル信号の変調のみに基づいてアップデートを伝送することは、アップデートされた構成ベクトルが1つ以上のイメージプロセッシングユニットの中間フレームに適用されるので、データの損傷が発生することがある。したがって、回路動作の2つのモードで、各イメージプロセッシングユニットは、データのフレームが処理される開始と同時に、新たな構成ベクトルを受信するために、各イメージプロセッシングユニットのスイッチSWの活性化は、ハードウェアイネーブル信号とタイミング派生したトリガーイベントtiming-derivedtriggereventの論理結合、又はトランスファーイネーブル信号とタイミング派生したトリガーイベントの論理結合によって決定される。イメージプロセッシング回路20の動作の第2モードについては後述する。図4は、図2に示したイメージプロセッシングユニットのアップデートイネーブル回路の回路図である。図4には、図1に示したデジタルカメラ100において、図2のイメージプロセッシングユニット21-A、21-B、21-Cのアップデートイネーブル論理回路31-A、31-B、31-Cの回路図を示す。図3及び図5のタイミング図に示すように、各イメージプロセッシングユニット21-A、21-B、21-Cのアップデートイネーブル論理回路31-A、31-B、31-Cは、タイミング例えば、VSYNC信号を受信し、イメージプロセッシングユニットが受信されたイメージデータのフレームの処理を始める以前に、第1構成ベクトルレジスタCRVと第2構成ベクトルレジスタCRV1との間のスイッチSW-A、SW-B、SW-Cを活性化するトリガーイベント信号trigger-eventを発生させるトリガーイベント信号発生ロジック32を含む。アップデートイネーブル論理回路31は、HWEN/トランスファーイネーブル信号及びトリガーイベント信号を論理結合することによって例えば、論理AND、イメージプロセッシングユニット21-A、21-B、21-Cのスイッチイネーブル信号例えば、switch-enable-A、switch-enable-B、switch-enable-Cを発生させる組み合わせ論理ゲートg-A、g-B、g-Cをさらに含みうる。スイッチイネーブル信号switch-enable-A、switch-enable-B、switch-enable-Cは、アップデートされたイネーブルスイッチSW-A、SW-B、SW-Cを制御し、受信されたハードウェアイネーブル信号HWENと受信されたタイミング信号から生成されるトリガー信号の論理結合に基づいて、バッファリングされた第2構成ベクトルからアップデートされた構成ベクトルをアクティブ第1構成ベクトルレジスタに伝送する本発明の実施形態によるスイッチング部を制御する。アップデートイネーブル信号が活性化された場合、アップデートされた構成ベクトルは、アクティブ構成ベクトルレジスタCRVに伝送される第2構成ベクトルレジスタCRV1に保存される。アップデートイネーブル論理回路31は、スイッチイネーブル信号switch-enable-A、switch-enable-B、switch-enable-Cをラッチし、次のイメージプロセッシングユニットによって使うためのハードウェアイネーブル信号HWENとして出力するラッチ部L-A、L-B、L-Cをさらに含む。第2及び次の段階例えば、第1イメージプロセッシングユニット、第2イメージプロセッシングユニット...において、各イメージプロセッシングユニットのスイッチイネーブル信号switch-enable-A、switch-enable-B、switch-enable-Cは、以前段階で出力された信号であるラッチされたスイッチイネーブル信号HWENをリセットするためのHWENリセット信号HWEN-resetとして以前イメージプロセッシングユニットのラッチ部にフィードバックされる。例えば、以前イメージプロセッシングユニット21-Aから出力されたスイッチイネーブル信号HWENn1をリセットするために、第2イメージプロセッシングユニット21-Bのスイッチイネーブル信号switch-enable-Bは、以前イメージプロセッシングユニット21-Aのラッチ部L-Aにフィードバックされる。各イメージプロセッシングユニットに備えられたラッチ部L-A、L-B、L-Cは、セット電極及びリセット電極を有するSRラッチとして具現可能である。各イメージプロセッシングユニットに備えられたスイッチSW-A、SW-B、SW-Cは、マルチプレクサ、各構成ベクトルのビットであり得る多くのポールpoleを有する単投スイッチsingle-throwswitch、または構成ベクトルの各ビットのための伝送経路を有する半導体パスゲートsemiconductorpass-gateのような多様な方法で具現可能である。図5は、本発明の一実施形態による動作のイメージプロセッシング回路の第2モードの間のイメージプロセッシング回路の多様な信号のタイミング図である。図5には、図1に示したデジタルカメラ100のイメージプロセッシング回路20の動作の第2モードで図2の第1及び第2イメージプロセッシングユニット21-A、21-Bの入出力及び内部信号のタイミング図のみを示した。図5を参照すると、本発明の実施形態による第2モードによれば、新たな構成ベクトルが、すべてのイメージプロセッシングユニットに対する第2構成ベクトルレジスタCRV1に完全に書き込まれた以後、イメージプロセッシングユニットは、順次にアップデートされる。インターロックは、パイプラインでの各段階をトリガー信号にアーミングarmsし、以前段階がアーミング及びトリガーされてから、各段階はアーミングされる。図2、図4及び図5を参照すると、ハードウェアイネーブルインターロック信号HWENは、有効なアップデートが効力がある間に、各イメージプロセッシングユニットが順次にアップデートされたアクティブ構成ベクトルを有するかを確認するために選択された時点に提供される。インターロックは、パイプラインでの各段階をトリガー信号をアーミングarmsし、以前段階がアーミング及びトリガーされてから、各段階はアーミングされる。すなわち、新たな構成ベクトルV1は、プロセッサ動作の中断なしに、またプロセッサが非常に短い時間での割り込みに応答する必要なしに、あらゆるイメージプロセッシングユニットのレジスタに適用される。CPU23は、イメージプロセッシングユニット24の動作と独立して続いて稼働することができ、ユーザが他のイメージフレームサイズを選択するか、デジタルズーム係数を変更する場合のようなユーザインターフェースと相互作用するユーザの制御に基づいて、構成ベクトルアップデートされたを独立して発生することがある。アップデートされた構成ベクトルは、イメージデータのタイミングとは関係ない所定の時点でCPUによって例えば、各イメージプロセッシングユニットの第2構成ベクトルレジスタCRV1に書き込みされうる。各イメージプロセッシングユニットの第2構成ベクトルレジスタCRV1に保存されたアップデートされた構成ベクトルは、イメージデータのタイミングと同期して、第1構成ベクトルレジスタCRVに伝送することができる。したがって、各イメージプロセッシングユニットの第2構成ベクトルレジスタCRV1のデータは、対応する第1構成ベクトルレジスタCRVにトリガーイベントパルスが発生する度に伝送されない。上記開示された発明は、実施形態として考慮されたものであるので、制限されて解析されてはならず、添付の請求項は、発明の思想によって変形、添加、及び他の実施例まで含むものと理解しなければならない。したがって、後続する請求項及びその均等物の最大限の解析によって発明の保護範囲は、法によって許容される最大の内容まで決定されなければならず、前述した詳細な説明によって制限的に解析されてはならない。