半導体基板における活性領域を取り囲むように形成された溝に素子分離絶縁膜が埋め込まれた素子分離領域と、前記活性領域に形成された不純物領域と、前記不純物領域上及び前記素子分離絶縁膜上を覆う層間絶縁膜と、前記層間絶縁膜を貫通し、前記不純物領域上及び前記素子分離領域上に跨って形成されたコンタクトプラグと、少なくとも前記コンタクトプラグ下方において、前記不純物領域上に形成された金属シリサイド膜とを備え、前記素子分離領域は、前記コンタクトプラグの下方において、前記素子分離絶縁膜と前記不純物領域との間に設けられた保護絶縁膜を更に有することを特徴とする半導体装置。請求項1の半導体装置において、前記保護絶縁膜の上端は、前記不純物領域の底面よりも上方に位置することを特徴とする半導体装置。請求項1又は2の半導体装置において、前記保護絶縁膜の下端は、前記不純物領域の底面よりも下方に位置することを特徴とする半導体装置。請求項1~3のいずれか1つの半導体装置において、前記保護絶縁膜の下端は、前記素子分離絶縁膜の下端よりも上方に位置することを特徴とする半導体装置。請求項1~4のいずれか1つの半導体装置において、前記活性領域上に、ゲート絶縁膜を介してゲート電極が形成され、前記不純物領域は、前記ゲート電極の両側に形成されたソース/ドレイン領域であることを特徴とする半導体装置。請求項5の半導体装置おいて、前記ゲート電極の側面上に、サードウォールスペーサが設けられていることを特徴とする半導体装置。請求項6の半導体装置おいて、前記サイドウォールスペーサは、L字状の断面を有する層を含む積層構造であることを特徴とする半導体装置。請求項5~7のいずれか1つの半導体装置において、前記ゲート絶縁膜は、前記ゲート電極の底面及び側面を覆うように形成されていることを特徴とする半導体装置。請求項1~8のいずれか1つの半導体装置において、前記金属シリサイド膜は、前記コンタクトプラグ直下のみに形成されていることを特徴とする半導体装置。請求項1~8のいずれか1つの半導体装置において、前記金属シリサイド膜は、前記不純物領域の上面全体に形成されていることを特徴とする半導体装置。請求項1~10のいずれか1つの半導体装置において、前記不純物領域上に形成されたストレスライナー膜を更に備えることを特徴とする半導体装置。半導体基板における活性領域を取り囲む溝を形成し、前記溝に素子分離絶縁膜を埋め込んで素子分離領域を形成する工程aと、前記活性領域に不純物領域を形成する工程bと、前記工程bの後に、前記半導体基板上を覆う層間絶縁膜を形成する工程cと、前記層間絶縁膜を貫通し、前記活性領域上及び前記素子分離絶縁膜上に跨ってコンタクトホールを形成する工程dとを備え、前記工程d完了時において、前記コンタクトホール内に露出した前記素子分離絶縁膜の一部が除去されて前記素子分離絶縁膜と前記不純物領域との間にスリットが形成されており、前記工程dの後に、前記スリットを埋め込む保護絶縁膜を形成する工程eと、前記工程cの前、又は、前記工程eの後に、前記不純物領域上に金属シリサイド膜を形成する工程fとを更に備えることを特徴とする半導体装置の製造方法。請求項12の半導体装置の製造方法において、前記スリットは、前記工程dにおいて形成されることを特徴とする半導体装置の製造方法。請求項12又は13の半導体装置の製造方法において、前記工程eは、前記コンタクトホールの内面を覆い且つ前記スリットを埋め込むように絶縁膜を形成する工程と、前記スリットに埋め込まれた部分以外の前記絶縁膜を除去する工程とを備えることを特徴とする半導体装置の製造方法。請求項12の半導体装置の製造方法において、前記工程fは、前記工程eの後に行ない、前記金属シリサイド膜は、前記コンタクトホール内に露出した部分の前記不純物領域上に形成されることを特徴とする半導体装置の製造方法。請求項12の半導体装置の製造方法において、前記工程fは、前記工程cの前に行ない、前記金属シリサイド膜は、前記不純物領域の全面に形成されることを特徴とする半導体装置の製造方法。特許文献1によると、コンタクトホールを開口した後に高融点金属を堆積すると共にシリサイド化し、形成されたチタンシリサイド層116からの不純物拡散によって自己整合的に拡散層117等を形成する。しかしながら、シリサイド化と拡散層の形成とをバランス良く制御することは難しく、その結果として、シリサイド層と接する部分に均一な拡散層を形成することも困難である。例えば、シリサイド化の速度が拡散速度に比べて速い場合、拡散層は形成されず、シリサイド層と半導体基板とが直接接触する。この場合、接合漏れ電流の増大という問題を解決できない。また、拡散層が形成されたとしても、シリサイド層の形成状態厚さ等によって拡散層の厚さにバラツキが生じるので、安定して接合漏れ電流を抑制することは困難である。以上に鑑みて、本開示の目的は、コンタクトホールの一部が素子分離領域上に配置された構造において、短絡及び接合漏れ電流の増大を安定して抑制できる半導体装置及びその製造方法を提供することである。前記の目的を達成するために、本開示の半導体装置は、半導体基板における活性領域を取り囲むように形成された溝に素子分離絶縁膜が埋め込まれた素子分離領域と、活性領域に形成された不純物領域と、不純物領域上及び素子分離絶縁膜上を覆う層間絶縁膜と、層間絶縁膜を貫通し、不純物領域上及び素子分離領域上に跨って形成されたコンタクトプラグと、少なくともコンタクトプラグ下方において、不純物領域上に形成された金属シリサイド膜とを備え、素子分離領域は、コンタクトプラグの下方において、素子分離絶縁膜と活性領域との間に設けられた保護絶縁膜を更に有する。このような半導体装置によると、その製造工程において、不純物領域と素子分離絶縁膜との間にコンタクトプラグ又は金属シリサイド膜の一部が入り込むことは、保護絶縁膜によって防がれている。従って、コンタクトプラグ又は金属シリサイド膜が半導体基板に直接接触して生じする短絡及び接合漏れ電流の増大を抑制することができる。尚、保護絶縁膜の上端は、不純物領域の底面よりも上方に位置していても良い。また、保護絶縁膜の下端は、不純物領域の底面よりも下方に位置していても良い。これにより、不純物領域の底面より下においてコンタクトプラグ又は金属シリサイド膜が半導体基板と直接接触するのをより確実に防ぐことができる。また、保護絶縁膜の下端は、素子分離絶縁膜の下端よりも上方に位置していても良い。このような範囲に保護絶縁膜が形成されていれば、コンタクトプラグ又は金属シリサイド膜が半導体基板と直接接触するのを防ぐことができる。また、活性領域上に、ゲート絶縁膜を介してゲート電極が形成され、不純物領域は、ゲート電極の両側に形成されたソース/ドレイン領域であっても良い。つまり、半導体装置は、MISFETMetalInsulatorSemiconductorFieldEffectTransistorであっても良い。ここで、ソース/ドレイン領域とは、ゲート電極の一方に形成されたソース領域及び他方に形成されたドレイン領域を合わせて呼ぶものである。また、ゲート電極の側面上に、サードウォールスペーサが設けられていても良い。また、サイドウォールスペーサは、L字状の断面を有する層を含む積層構造であっても良い。このように、サイドウォールスペーサーを有する構造であっても良い。また、ゲート絶縁膜は、ゲート電極の底面及び側面を覆うように形成されていても良い。これは、ゲートラストプロセスにより半導体装置を製造した場合に得られる構造であり、このようになっていても構わない。また、金属シリサイド膜は、コンタクトプラグ直下のみに形成されていても良い。また、金属シリサイド膜は、不純物領域の上面全体に形成されていても良い。金属シリサイド膜が形成される領域は、製造方法の違い等により異なるが、前記のいずれであっても良い。また、不純物領域上に形成されたストレスライナー膜を更に備えていても良い。次に、前記の目的を達成するために、本開示の半導体装置の製造方法は、半導体基板における活性領域を取り囲む溝を形成し、溝に素子分離絶縁膜を埋め込んで素子分離領域を形成する工程aと、活性領域に不純物領域を形成する工程bと、工程bの後に、半導体基板上を覆う層間絶縁膜を形成する工程cと、層間絶縁膜を貫通し、活性領域上及び素子分離絶縁膜上に跨ってコンタクトホールを形成する工程dとを備え、工程d完了時において、コンタクトホール内に露出した素子分離絶縁膜の一部が除去されて素子分離絶縁膜と不純物領域との間にスリットが形成されており、工程dの後に、スリットを埋め込む保護絶縁膜を形成する工程eと、工程cの前、又は、工程eの後に、不純物領域上に金属シリサイド膜を形成する工程fとを更に備える。このような半導体装置の製造方法によると、工程dが完了した時点において形成されているスリット内に、不純物領域の下方部分の活性領域が露出することがある。しかしながら、工程eにより当該スリットを埋め込む保護絶縁膜が形成される。このことから、不純物領域上及び素子分離領域上に跨ってコンタクトホールを形成したとしても、金属シリサイド膜、又は、コンタクトホールを埋め込むコンタクトプラグが活性領域に直接接触するのを避けることができる。従って、そのような直接の接触に起因する短絡及び接合漏れ電流が抑制された半導体装置を製造することができる。尚、スリットは、工程dにおいて形成されても良い。コンタクトホールを形成する際には、不純物領域上に層間絶縁膜等が残るのを防ぐために、オーバーエッチングを行なうことがある。この結果、素子分離絶縁膜の一部が除去されてスリットが形成される。このようにして生じるスリットを埋め込むように、保護絶縁膜を形成する。また、工程eは、コンタクトホールの内面を覆い且つスリットを埋め込むように絶縁膜を形成する工程と、スリットに埋め込まれた部分以外の絶縁膜を除去する工程とを備えていても良い。このようにして、スリットに残された部分の絶縁膜を保護絶縁膜としても良い。尚、工程fは、工程eの後に行ない、金属シリサイド膜は、コンタクトホール内に露出した部分の不純物領域上に形成されても良い。工程fを工程eの後に行なう場合、仮に、スリットを埋め込む保護絶縁膜を設けなかったとすると、工程fにて形成される金属シリサイド膜がスリット内にも形成され、不純物領域下方の活性領域と直接接触することがある。これに対し、保護絶縁膜を設けることにより、このような直接の接触を防ぐことができる。また、工程fは、工程cの前に行ない、金属シリサイド膜は、不純物領域の全面に形成されても良い。工程fを工程cの前に行なう場合、仮に、スリットを埋め込む保護絶縁膜を設けなかったとすると、工程eの後にコンタクトホール内に埋め込まれるコンタクトプラグがスリット内にも形成され、活性領域と直接接触することがある。これに対し、保護絶縁膜を設けるにより、このような直接の接触を避けることができる。本開示の半導体装置及びその製造方法によると、位置合わせズレ又は設計により素子分離絶縁膜上にコンタクトホールの一部が配置される場合にも、短絡及び接合漏れ電流を抑制することができる。第1の実施形態以下、本開示の第1の実施形態の例示的半導体装置及びその製造方法について、図面を参照して説明する。図1a~f及び図2a~fは、例示的半導体装置60の製造工程を説明する図である。また、本実施形態では、n型MISトランジスタにおけるゲートラストプロセスの場合を説明する。図1aには、半導体基板10の上部に設けられたトレンチ状の素子分離用溝15b内に埋め込まれた素子分離絶縁膜15aを有する素子分離領域15と、当該素子分離領域15によって囲まれた半導体基板10からなる活性領域10aと、活性領域10aを含みみ、半導体基板10に形成されたpウェル領域11と、活性領域10a上に形成されたダミーゲート部19とが示されている。ダミーゲート部19は、活性領域10a上に、ダミーゲート絶縁膜16、ダミーゲート電極17及び保護膜18が下からこの順に積層された構造を有する。尚、p型MISトランジスタの場合、pウェル領域11の代わりにnウェル領域が形成される。このような構造を得るためには、例えば、半導体基板10上に犠牲酸化膜を介してシリコン窒化膜を形成し、該シリコン窒化膜及び犠牲酸化膜をフォトリソグラフィ及びエッチング等により加工して、シリコン窒化膜からなるハードマスクを形成する。該ハードマスクをマスクとして、例えば反応性イオンエッチングRIE:ReactiveIonEtching法により半導体基板10をエッチングし、トレンチ状の素子分離用溝15b深さは、例えば300~400nm程度を形成する。続いて、例えば高密度プラズマCVDChemicalVaporDeposition法により全面にシリコン酸化膜を堆積した後、化学機械研磨CMP:ChemicalMechanicalPolishingによりハードマスクの厚さが半分程度になるまで研磨を行なう。これにより、素子分離用溝15b内に埋め込まれたシリコン酸化膜からなる素子分離絶縁膜15aを有する素子分離領域15を形成する。続いて、例えば150°Cの熱リン酸等のウェットエッチングにより、犠牲酸化膜をエッチングストップ膜として、シリコン窒化膜からなるハードマスクを除去する。この結果、素子分離絶縁膜15aは、半導体基板10活性領域10aの表面に対して突出するようになり、素子分離領域15に囲まれた半導体基板10からなる活性領域10aが形成される。この後、半導体基板10に対し、pウェル領域11の形成、パンチスルー防止のための埋め込み層の形成、閾値調整等の各種の不純物導入を必要に応じて行なう。更に、犠牲酸化膜を例えば希フッ酸DHF等を用いたウェットエッチングにより除去した後、例えば熱酸化法により膜厚が数nmのシリコン酸化膜ダミーゲート絶縁膜16となる膜を形成する。続いて、例えばCVD法により、シリコン酸化膜上に厚さ80~150nm程度のポリシリコン膜ダミーゲート電極17となる膜を形成し、更にその上に、例えばCVD法により膜厚が50~100nm程度のシリコン窒化膜保護膜18となる膜を形成する。この後、フォトリソグラフィによりレジストパターン図示せずを形成し、異方性ドライエッチングを行なって、ゲート長10~15nmのダミーゲート電極17を含むダミーゲート部19を形成する。次に、図1bの工程を行なう。まず、CVD法により厚さ8nm程度のシリコン窒化膜を半導体基板10上に堆積した後ドライエッチングを行なうことにより、ダミーゲート部19の側面上にシリコン窒化膜からなるオフセットスペーサ20を形成する。続いて、ダミーゲート部19及びオフセットスペーサ20をマスクとして、活性領域10aにn型不純物であるAs砒素のイオン注入を行なう。これにより、活性領域10aにおけるダミーゲート部19の側方に、接合深さが比較的浅いn型ソース/ドレイン領域21LDD領域又はエクステンション領域が自己整合的に形成される。尚、p型MISトランジスタの場合、p型不純物として、例えばBF2が用いられる。次に、図1cの工程を行なう。例えば、CVD法により半導体基板10上の全面に膜厚10nmのシリコン酸化膜を形成し、更にその上を覆うように、膜厚30nmのシリコン窒化膜を形成する。この後、これらのシリコン酸化膜及びシリコン窒化膜に対して異方性エッチングを行なうことにより、ダミーゲート部19の側面上に、オフセットスペーサ20を介してサイドウォールスペーサ25を形成する。サイドウォールスペーサ25は、前記のシリコン酸化膜からなり断面形状がL字状の内側サイドウォールスペーサ24aの上に、前記のシリコン窒化膜からなる外側サイドウォールスペーサ24bが積層された構造を有する。次に、図1dの工程を行なう。フォトリソグラフィ法及びイオン注入法を用い、ダミーゲート部19、オフセットスペーサ20及びサイドウォールスペーサ25をマスクとして、活性領域10aにn型不純物であるAsを導入する。n型MISトランジスタの場合、例えばAsを用いれば良いp型のMISトランジスタの場合には、p型不純物として例えばBを用いる。これにより、活性領域10aにおけるサイドウォールスペーサ25の外側に、浅いn型ソース/ドレイン領域21よりも深い接合深さを有する深いソース/ドレイン領域26が自己整合的に形成される。この後、熱処理を行ない、深いn型ソース/ドレイン領域26に含まれるn型不純物を活性化させる。次に、図1eの工程を行なう。まず、内側サイドウォールスペーサ24aシリコン酸化膜に対して選択比の得られるドライエッチング法又はウェットエッチング法を用いて、外側サイドウォールスペーサ24bシリコン窒化膜を除去する。次に、半導体基板10上の全面に、ストレスライナー膜27を形成する。このためには、例えば、プラズマCVD法を用いて、半導体基板10上の全面に膜厚50nmのシリコン窒化膜からなるストレスライナー膜27を堆積する。ストレスライナー膜27は、n型MISトランジスタのチャネル領域に対してゲート長方向の引っ張りストレスを印加し、トランジスタの駆動力を向上させる効果がある。尚、p型MISトランジスタの場合、p型MISトランジスタのチャネル領域に対してゲート長方向の圧縮ストレスを印加するストレスライナー膜を形成する。但し、ストレスライナー膜27は必須ではなく、チャネル領域へのストレスの印加を伴わないライナー膜シリコン窒化膜等を用いても良い。また、外側サイドウォールスペーサ24bを除去することについても必須ではない。但し、外側サイドウォールスペーサ24bを除去することにより、ストレスライナー膜27からの引っ張りストレスの印加を高めることができる。この後、例えばCVD法を用いてシリコン酸化膜を堆積し、ストレスライナー膜27上を覆う層間絶縁膜28とする。更に、例えばCMP法を用いて層間絶縁膜28の表面を平坦化する。この時、ダミーゲート部19の保護膜18の上面が露出するまで層間絶縁膜28及びストレスライナー膜27の研磨処理を行なう。次に、図1fの工程を行なう。保護膜18を露出させた前記の研磨処理に続いて、シリコン酸化膜とシリコン窒化膜との選択比が1となる条件により、更にCMP法による研磨を行なう。これは、ダミーゲート部19の保護膜18が除去され、ダミーゲート電極17の上面が露出するまで行なう。次に、例えばドライエッチング処理により、ダミーゲート部19におけるダミーゲート電極17を除去する。この際、ダミーゲート絶縁膜16に対して十分大きな選択比が得られるエッチング条件を用いる。更に、例えばフッ酸系の薬液を用いたエッチング処理により、ダミーゲート絶縁膜16を除去する。以上のようにして、一対のオフセットスペーサ20に挟まれた領域に、ゲート電極形成用溝14が形成される。次に、図2aの工程を行なう。例えば、有機金属気相堆積MetalOrganicChemicalVaporDeposition:MOCVD法、又はALDAtomicLayerDeposition法等により、ゲート電極形成用溝14の内側表面を含む層間絶縁膜28上に、膜厚が2nmのゲート絶縁膜29を形成する。ゲート絶縁膜29は、比誘電率が例えば10以上である金属酸化物からなる高誘電率膜を含むことが望ましい。続いて、ゲート電極形成用溝14の内側及び層間絶縁膜28上に、ゲート絶縁膜29を介して、金属含有膜30aを形成する。金属含有膜30aは、純金属材料層、合金層及び金属化合物層の1つ又は複数を含む膜として形成する。具体例としては、CVD法又はALD法等により、タングステン膜、チタン膜、ハフニウム膜、ルテニウム膜及びTiN膜の1つ又は複数を含む膜を形成する。更に、ポリシリコン膜を含んでいても良い。次に、図2bの工程を行なう。ここでは、金属含有膜30aをCMP法により上方から層間絶縁膜28の上面が露出するまで研磨し、ゲート電極形成用溝14の外に位置する部分の金属含有膜30aを除去する。これにより、ゲート電極形成用溝14内に、ゲート絶縁膜29を介してゲート電極30が形成される。続いて、ゲート電極30、オフセットスペーサ20、内側サイドウォールスペーサ24a及び層間絶縁膜28上に、例えばCVD法により厚さ200~1000nmのシリコン酸化膜を堆積し、上層絶縁膜31とする。必要に応じて、ゲート電極30上方における上層絶縁膜31の膜厚が100~800nm程度になるように、CMP法による研磨等を行なう。次に、図2cに示すように、上層絶縁膜31及び層間絶縁膜28及びストレスライナー膜27を貫通してソース/ドレイン領域26に達するコンタクトホール32を形成する。例えば、フォトリソグラフィを用いてコンタクトホール32のパターンに合わせた開口を有するレジストを形成し、該レジストをマスクとして、RIE等のドライエッチングを行なう。コンタクトホール32のゲート長方向の開口幅は、例えば、30~100nmとする。コンタクトホール32の平面視形状は、円形、長方形等である。コンタクトホール32を形成する際、位置合わせズレに起因して、コンタクトホール32の一部がソース/ドレイン領域26の外側に位置する場合がある。また、コンタクトホール32の一部がソース/ドレイン領域26の外側に配置された設計とする場合もある。また、コンタクトホール32を開口する際には、層間絶縁膜28の膜厚バラツキ、エッチング時のエッチング速度バラツキ等によってソース/ドレイン領域26上に絶縁膜が残るのを防ぐために、オーバーエッチングする。これらのことから、図2cに示すように、エッチングによりコンタクトホール32がソース/ドレイン領域26の表面にまで達した後、コンタクトホール32の底部に露出した素子分離絶縁膜15aの一部が除去されることがある。この場合、ソース/ドレイン領域26の表面よりも下方にまでコンタクトホール32が形成され、ソース/ドレイン領域26及びその下方の活性領域10aと素子分離絶縁膜15aとの間にスリット32aを生じる。次に、図2dの工程を行なう。例えばCVD法又はALD法等を用いて、半導体基板10上の全面コンタクトホール32の内面及び上層絶縁膜31上に、例えば膜厚1~20nmの絶縁膜35aを形成する。絶縁膜35aとしては、シリコン酸化膜又はシリコン窒化膜であっても良い。絶縁膜35aは、スリット32aを埋め込むように形成する。次に、図2eの工程を行なう。まず、絶縁膜35aに対してドライエッチング、ウェットエッチング等を用いたエッチバックを行ない、ソース/ドレイン領域26の上面を露出させると共に、スリット32a内の絶縁膜35aを残存させて、絶縁膜35aからなる保護絶縁膜35を形成する。これにより、素子分離領域15は、素子分離絶縁膜15a及び保護絶縁膜35によって構成されることになる。続いて、ソース/ドレイン領域26の上面上に、金属シリサイド膜33を形成する。このためには、初めに、ソース/ドレイン領域26の表面に形成されていた自然酸化膜図示は省略を除去する。続いて、例えば、スパッタ法を用いて、コンタクトホール32内及び上層絶縁膜31の上面を覆うように、膜厚10nmのニッケルNiからなる膜をシリサイド用金属膜図示は省略として形成する。この後、例えば、窒素雰囲気中、320°Cにおいて1回目のRTARapidThermalAnnealing処理を行なう。これにより、ソース/ドレイン領域26のSiとシリサイド用金属膜のNiとを反応させて、コンタクトホール32内に露出した部分のソース/ドレイン領域26上に、ニッケルシリサイドからなる金属シリサイド膜33を形成する。その後、硫酸と過酸化水素水との混合液からなるエッチング液中に半導体基板10を浸漬する。これにより、上層絶縁膜31上の部分及びコンタクトホール32内面に残る未反応のシリサイド用金属膜を除去する。更に、2回目のRTA処理により、金属シリサイド膜33の組成比を安定させる。この際、コンタクトホール32底部において、ソース/ドレイン領域26と素子分離絶縁膜15aとの間に生じたスリット32aには、保護絶縁膜35が埋め込まれている。従って、ソース/ドレイン領域26の底面のPN接合面よりも下方にまで金属シリサイド膜33が形成されるのを抑制することができる。次に、図2fの工程を行なう。例えばTi、TiN等の密着層をCVD法により堆積した後、タングステンW等の金属膜を更に堆積し、CMP法による平坦化のための研磨処理を行なう。これにより、コンタクトホール32内に下地との密着層図示せずを介して金属膜からなるコンタクトプラグ34を形成する。Ti、TiN膜の形成方法としては、CVD法の他に、IMPIonMetalPlasma法によるスパッタリングを利用しても良い。また、コンタクトホール32外の部分の金属膜を除去してコンタクトプラグ34を形成するために、CMP法に代えて、エッチバックを用いても良い。続いて、Al等の配線材料により配線を行ない、上層絶縁膜31上に、コンタクトプラグ34と電気的に接続された上層配線37を形成する。上層配線37の他の例としては、Cuを材料とするダマシンプロセスを用いた配線としても良い。以上のようにして、本実施形態の例示的半導体装置60が製造される。ここで、素子分離用溝15bに埋め込まれた素子分離絶縁膜15a及び保護絶縁膜35によって、素子分離領域15が構成されている。半導体装置60によると、コンタクトホール32がソース/ドレイン領域26の外側にも配置され、ソース/ドレイン領域26と素子分離絶縁膜15aとに跨って形成されたとしても、接合漏れ電流及び短絡等を防ぐことができる。つまり、ソース/ドレイン領域26及びその下方の活性領域10aと素子分離絶縁膜15aとの間に生じるスリット32aを埋め込む保護絶縁膜35が形成されているので、金属シリサイド膜33がスリット32a内にまで形成されて活性領域10aと直接接触するのを避けることができる。従って、そのような直接の接触が原因となる短絡及び接合漏れ電流を防ぐことができる。ここで、保護絶縁膜35の上端が、ソース/ドレイン領域26の底面よりも上方に位置していると、金属シリサイド膜33が活性領域10aに直接接するのをより確実に防ぐことができる。また、スリット32aがソース/ドレイン領域26の底面よりも深くなった部分を有するとき、当該部分にまで保護絶縁膜35が形成されているつまり、保護絶縁膜35の下端が、ソース/ドレイン領域26の底面よりも下方に位置していると、金属シリサイド膜33が活性領域10aに直接接するのをより確実に防ぐことができる。また、保護絶縁膜35の下端は、素子分離絶縁膜15aの下端よりも上方に位置してれば良い。前記の通り、スリット32aは、図2cの工程においてソース/ドレイン領域26上に絶縁膜ストレスライナー膜27等が残るのを防ぐためにオーバーエッチングを行なうことにより生じる。この際、スリット32aが素子分離絶縁膜15aよりも深くなるのを防ぐようにオーバーエッチングを制御することは通常は可能である。従って、スリット32aに埋め込まれる保護絶縁膜35の下端を、素子分離絶縁膜15aの下端よりも上方に位置するようにすることができる。第2の実施形態次に、本開示の第2の実施形態の例示的半導体装置60aについて、図3a~e及び図4a~dを参照して説明する。第1の実施形態では、コンタクトホール32を開口した後に金属シリサイド膜33を形成するプロセスを説明した。これに対し、本実施形態では、ソース/ドレイン領域を形成した後、層間絶縁膜を形成するよりも前に、金属シリサイド膜を形成する。また、本実施形態では、n型MISトランジスタにおけるゲートファーストプロセスの場合を説明する。具体的に、まず、図3aの構造を形成する。半導体基板10におけるの活性領域10aと、活性領域10aを取り囲む素子分離絶縁膜15aを有する素子分離領域15とについては、第1の実施形態において図1aを参照して説明したのと同様に形成すれば良い。次に、例えば、ISSGInSituSteamGeneration酸化法により、活性領域10a上に、膜厚0.8nm~1nmのシリコン酸化膜からなる下地膜図示は省略を形成する。続いて、例えば、MOCVD法又はALD法等により、下地膜上に、膜厚2nmの高誘電率膜ゲート絶縁膜38となる膜を形成する。その後、例えばCVD法、ALD法又はスパッタ法等により、前記高誘電率膜上に、例えば窒化チタンTiNからなる金属膜39を形成する。当該金属膜39の膜厚は、例えば1nm以上で且つ10nm以下より好ましくは、1nm以上で且つ5nm以下とする。また、金属膜39として、TiN膜に代えて、タングステン膜、チタン膜、ハフニウム膜、ルテニウム膜及びイリジウム膜のいずれか1つ又は複数を含む膜としても良い。この後、例えばCVD法により、金属膜39上に、例えば膜厚が100nmのポリシリコン膜からなるシリコン膜40を形成する。続いて、シリコン膜40上にレジスト図示は省略を形成し、当該レジストをマスクとする異方性ドライエッチング等により下地膜図示せず、高誘電率膜、金属膜39及びシリコン膜40をエッチングする。これにより、活性領域10a上に、下地膜図示せず及び高誘電率膜からなるゲート絶縁膜38を介して、金属膜39及びシリコン膜40からなるゲート電極41が形成される。次に、図3bの工程を行なう。例えば、CVD法により膜厚8nm程度のシリコン窒化膜を半導体基板10上の全面に堆積した後、ドライエッチングを行なうことにより、ゲート電極41の側面上にシリコン窒化膜からなるオフセットスペーサ42を形成する。続いて、ゲート電極41及びオフセットスペーサ42をマスクととして、活性領域10aにn型不純物であるAs砒素のイオン注入を行なう。これにより、活性領域10aにおけるゲート電極41の側方に、接合深さが比較的浅いn型ソース/ドレイン領域43LDD領域又はエクステンション領域が自己整合的に形成される。尚、p型MISトランジスタの場合、p型不純物としては例えばBF2が用いられる。次に、図3cの工程を行なう。例えば、CVD法により半導体基板10上の全面に膜厚10nmのシリコン酸化膜を形成し、更にその上を覆うように、膜厚30nmのシリコン窒化膜を形成する。この後、これらのシリコン酸化膜及びシリコン窒化膜に対して異方性エッチングを行なうことにより、ダミーゲート部19の側面上に、オフセットスペーサ42を介してサイドウォールスペーサ47を形成する。サイドウォールスペーサ47は、前記のシリコン酸化膜からなり断面形状がL字状の内側サイドウォールスペーサ46aの上に、前記のシリコン窒化膜からなる外側サイドウォールスペーサ46bが積層された構造を有する。次に、図3dの工程を行なう。フォトリソグラフィ法及びイオン注入法等を用い、ゲート電極41、オフセットスペーサ42及びサイドウォールスペーサ47をマスクとして、活性領域10aにn型不純物であるAsを導入する。p型のMISトランジスタの場合には、p型不純物として例えばBを用いる。これにより、活性領域10aにおけるサイドウォールスペーサ47の外側に、浅いn型ソース/ドレイン領域43よりも深い接合深さ有する深いソース/ドレイン領域48が自己整合的に形成される。この後、熱処理を行ない、深いn型ソース/ドレイン領域48に含まれるn型不純物を活性化させる。次に、図3eの工程を行なう。まず、内側サイドウォールスペーサ46aシリコン酸化膜に対して選択比の得られるドライエッチング法又はウェットエッチング法を用いて、外側サイドウォールスペーサ46bシリコン窒化膜を除去する。続いて、深いソース/ドレイン領域48の上面及びシリコン膜40の上面に形成された自然酸化膜図示は省略を除去する。その後、例えば、スパッタ法により、半導体基板10上の全面に、膜厚10nmのニッケルNiからなる膜をシリサイド用金属膜図示は省略として形成する。この後、例えば窒素雰囲気中、320°Cにおいて1回目のRTARapidThermalAnnealing処理を行なう。これにより、深いn型ソース/ドレイン領域48のSiとシリサイド用金属膜のNiとを反応させて、ソース/ドレイン領域48上に、ニッケルシリサイドからなる金属シリサイド膜49を形成する。また、同時に、ゲート電極41を構成するシリコン膜40上にも、金属シリサイド膜44を形成する。その後、硫酸と過酸化水素水との混合液からなるエッチング液中に半導体基板10を浸漬する。これにより、オフセットスペーサ42上及び内側サイドウォールスペーサ46a上に残る未反応のシリサイド用金属膜を除去する。更に、一回目のRTAよりも高温例えば550°C2回目のRTA処理により、金属シリサイド膜33の組成比を安定させる。次に、図4aの工程を行なう。まず、半導体基板10上の全面に、例えば、プラズマCVD法を用いて、膜厚50nmのシリコン窒化膜からなるストレスライナー膜50を形成する。ストレスライナー膜50は、n型MISトランジスタにおけるチャネル領域に対してゲート長方向の引っ張りストレスを印加し、トランジスタの駆動力を向上させる効果がある。尚、p型MISトランジスタの場合、p型MISトランジスタのチャネル領域に対してゲート長方向の圧縮ストレスを印加するストレスライナー膜を形成する。但し、ストレスライナー膜50は必須ではなく、チャネル領域に対するストレスの印加を伴わないライナー膜シリコン窒化膜等を用いても良い。また、外側サイドウォールスペーサ46bを除去することについても必須ではない。但し、外側サイドウォールスペーサ46bを除去することにより、ストレスライナー膜50からの引っ張りストレスの印加を高めることができる。この後、例えばCVD法を用いてシリコン酸化膜を堆積し、ストレスライナー膜50上を覆う層間絶縁膜51とする。続いて、例えばCMP法を用いて、層間絶縁膜51の表面を平坦化する。更に、層間絶縁膜51及びストレスライナー膜50を貫通してソース/ドレイン領域48に達するコンタクトホール52を形成する。例えば、フォトリソグラフィを用いてコンタクトホール52のパターンに合わせた開口を有するレジストを形成し、該レジストをマスクとして、RIE等のドライエッチングを行なう。コンタクトホール52のゲート長方向の開口幅は、例えば、30~100nmとする。コンタクトホール52の平面視形状は、円形、長方形等である。コンタクトホール52を形成する際、位置合わせズレに起因して、コンタクトホール52の一部がソース/ドレイン領域48の外側に位置する場合がある。また、コンタクトホール52の一部がソース/ドレイン領域48の外側に配置された設計とする場合もある。また、コンタクトホール52を開口する際には、層間絶縁膜51の膜厚バラツキ、エッチング時のエッチング速度バラツキによってソース/ドレイン領域48上に絶縁膜が残るのを防ぐために、オーバーエッチングする。これらのことから、図4aに示すように、エッチングによりコンタクトホール52がソース/ドレイン領域48の表面にまで達した後、コンタクトホール52の底部に露出した素子分離絶縁膜15aの一部が除去されることがある。この場合、ソース/ドレイン領域48の表面よりも下方にまでコンタクトホール52が形成され、ソース/ドレイン領域48及びその下方の活性領域10aと、素子分離絶縁膜15aとの間にスリット52aを生じる。次に、図4bの工程を行なう。例えばCVD法又はALD法等を用いて、半導体基板10上の全面コンタクトホール52の内面及び層間絶縁膜51上に、例えば膜厚1~20nmの絶縁膜53aを形成する。絶縁膜53aとしては、シリコン酸化膜又はシリコン窒化膜であっても良い。次に、図4cの工程を行なう。つまり、絶縁膜53aに対してドライエッチング、ウェットエッチング等を用いたエッチバックを行ない、ソース/ドレイン領域48の上面を露出させるとともに、スリット52a内の絶縁膜53aを残存させて、絶縁膜53aからなる保護絶縁膜53を形成する。これにより、素子分離領域15は、素子分離絶縁膜15a及び保護絶縁膜53によって構成されることになる。次に、図4dの工程を行なう。例えばTi、TiN等の密着層をCVD法により堆積した後、タングステンWの金属膜を更に堆積し、CMP法を用いた平坦化のための研磨処理を行なう。これにより、コンタクトホール52内に下地との密着層図示せずを介して金属膜からなるコンタクトプラグ55を形成する。Ti、TiN膜の形成方法としては、CVD法の他に、IMP法によるスパッタリングを利用しても良い。また、コンタクトホール52外の部分の金属膜を除去してコンタクトプラグ55を形成するために、CMP法に代えて、エッチバックを用いても良い。ここで、コンタクトホール52底部において、ソース/ドレイン領域48及びその下方の活性領域10aと素子分離絶縁膜15aとの間に生じたスリット52aには、保護絶縁膜53が埋め込まれている。従って、ソース/ドレイン領域48の底面のPN接合面よりも下方にまで密着層及びコンタクトプラグ55が形成されるのを抑制することができる。この後、Al等の配線材料により配線を行ない、層間絶縁膜51上に、コンタクトプラグ55と接続された上層配線56を形成する。上層配線56の他の例としては、Cuを材料とするダマシンプロセスを用いた配線としても良い。以上のようにして、本実施形態の例示的半導体装置60aが製造される。ここで、素子分離用溝15bに埋め込まれた素子分離絶縁膜15a及び保護絶縁膜53によって、素子分離領域15が構成されている。半導体装置60aによると、コンタクトホール52がソース/ドレイン領域48の外側にも配置され、ソース/ドレイン領域48と素子分離絶縁膜15aとに跨って形成されたとしても、接合漏れ電流及び短絡等を防ぐことができる。つまり、ソース/ドレイン領域48及びその下方の活性領域10aと素子分離絶縁膜15aとの間に生じるスリット52aを埋め込む保護絶縁膜53が形成されている。このことから、スリット52a内をコンタクトプラグ55が埋め込んで活性領域10aと直接接触するのを避けることができる。従って、そのようなコンタクトプラグと活性領域10aとの直接の接触が原因となる短絡及び接合漏れ電流をことができる。ここで、保護絶縁膜53の上端が、ソース/ドレイン領域48の底面よりも上方に位置していると、コンタクトプラグ55が活性領域10aに直接接するのをより確実に防ぐことができる。また、スリット52aがソース/ドレイン領域48の底面よりも深くなった部分を有するとき、当該部分にまで保護絶縁膜53が形成されているつまり、保護絶縁膜53の下端が、ソース/ドレイン領域48の底面よりも下方に位置していると、コンタクトプラグ55が活性領域10aに直接接するのをより確実に防ぐことができる。また、保護絶縁膜53の下端は、素子分離絶縁膜15aの下端よりも上方に位置してれば良い。前記の通り、スリット52aは、図4aの工程においてソース/ドレイン領域48上に絶縁膜ストレスライナー膜50等が残るのを防ぐためにオーバーエッチングを行なうことにより生じる。この際、スリット52aが素子分離絶縁膜15aよりも深くなるのを防ぐようにオーバーエッチングを制御することは通常は可能である。従って、スリット52aに埋め込まれる保護絶縁膜53の下端を、素子分離絶縁膜15aの下端よりも上方に位置するようにすることができる。尚、第1及び第2の実施形態において、ゲート絶縁膜29及び38に含まれる高誘電率膜を構成する金属酸化物としては、例えば、酸化ハフニウムHfO2、ハフニウムシリケートHfSiO及び窒化ハフニウムシリケートHfSiON等のハフニウム系酸化物が挙げられる。また、タンタルTa、ジルコニウムZr、チタンTi、アルミニウムAl、スカンジウムSc、イットリウムY及びランタンLa等のいずれかを含む酸化物を用いても良い。また、第1の実施形態におけるダミーゲート電極17及び第2の実施形態におけるゲート電極41のシリコン膜40としては、例示したポリシリコン膜に代えて、アモルファスシリコン膜又は単結晶シリコン膜等を用いても良い。また、金属シリサイド膜33及び49を形成するための金属としては、例示したNiに代えて、例えば白金、コバルト、チタン及びタングステン等を用いても良い。また、以上では、コンタクトホール32又は52を開口する際にスリット32a又は52aが形成される場合を例として説明した。しかしながら、スリット32a又は52aは、犠牲酸化膜をエッチングにより除去する際、ダミーゲート部19及びゲート電極41をエッチングに等により形成する際、オフセットスペーサ20又は42を形成するためのエッチングの際、サイドウォールスペーサ25又は47を形成するためのエッチングの際等、種々の工程において形成される場合がある。しかしながら、形成されたスリット32a又は52aを埋め込むように保護絶縁膜35又は53を形成することにより、スリット32a又は52aに起因する短絡、接合漏れ電流等を抑制することができる。また、以上では、いずれもn型のMISトランジスタを例として説明したが、p型のMISトランジスタにおいても同様の効果を得ることができる。また、第1及び第2の実施形態にてそれぞれ示した通り、本開示の半導体装置及びその製造方法は、ゲートラストプロセス及びゲートファーストプロセスのいずれにも適用可能である。また、第1の実施形態のようにコンタクトホールを開口した後に不純物領域上の金属シリサイド膜を形成するプロセスにおいて、第2の実施形態のようなゲートファーストプロセスを取ることもできる。逆に、第2の実施形態のように層間絶縁膜を形成する前に金属シリサイド膜を形成するプロセスにおいて、第1の実施形態のようなゲートラストプロセスを取ることもできる。