第1の電源電圧と第1の接地電圧からなる第1の電源系統と、第2の電源電圧と第2の接地電圧からなる第2の電源系統と、前記第2の電源系統から電源供給を受ける出力回路と、前記第1の電源系統から電源供給を受け、前記出力回路を駆動する信号を出力する第1の駆動回路と、前記第1の接地電圧と前記第2の接地電圧との間に接続された第1の保護回路と、一端が、前記出力回路の出力ノードに接続され、他の一端が、前記第1の接地電圧に接続されている第1の保護素子と、を備えることを特徴とする半導体装置。前記第1の保護回路は、前記第1の接地電圧と前記第2の接地電圧との間に接続された第1のダイオード素子と、前記第1の接地電圧と前記第2の接地電圧との間に、前記第1のダイオード素子とは相対する方向で接続された第2のダイオード素子と、を含む請求項1の半導体装置。前記第1の保護回路は、前記第1の接地電圧と前記第2の接地電圧との間に接続され、ゲートが第1の接地電位配線に接続された第1のMOSトランジスタと、前記第1の接地電圧と前記第2の接地電圧との間に接続され、ゲートが第2の接地電位配線に接続された第2のMOSトランジスタと、を含む請求項1の半導体装置。前記出力ノードは、第3のダイオード素子を介して前記第2の電源電圧と接続され、前記第1の保護素子は、第4のダイオード素子であって、前記第4のダイオード素子のカソードは、前記出力ノードに接続され、アノードは、前記第1の接地電圧に接続されている請求項1乃至3のいずれか一に記載の半導体装置。第2の電源系統から電源供給を受け、前記第1の駆動回路が出力する信号を受け付け、前記出力回路に対して、前記出力回路を駆動する信号を出力する第2の駆動回路を備える請求項1乃至4のいずれか一に記載の半導体装置。さらに、前記第1の接地電圧と、前記第2の接地電圧と、の間に接続されている第2の保護素子を備える請求項1乃至5のいずれか一に記載の半導体装置。前記第2の保護素子は、第5のダイオード素子であり、前記第5のダイオード素子のカソードは、前記第1の接地電圧に接続され、アノードは、前記第2の接地電圧に接続される請求項6の半導体装置。前記出力回路は、出力MOSトランジスタと、一端が、前記出力MOSトランジスタのドレインと接続された抵抗と、を含み、前記抵抗の他の一端を前記出力ノードとする請求項1乃至7のいずれか一に記載の半導体装置。第1の電源電圧と第1の接地電圧からなる第1の電源系統と、第2の電源電圧と第2の接地電圧からなる第2の電源系統と、前記第1の電源電圧と前記第1の接地電圧の間に接続された第1のGGNMOSGateGroundedNMOSトランジスタと、前記第1の電源系統から電源供給を受ける第1の回路と、前記第1の回路と接続され、前記第2の電源系統から電源供給を受ける第2の回路と、前記第2の回路と接続され、前記第2の電源系統から電源供給を受ける出力回路と、前記第2の電源電圧と前記第2の接地電圧の間に接続された第2のGGNMOSトランジスタと、前記第1の接地電圧と前記第2の接地電圧との間に接続された第1のダイオード素子と、前記第1の接地電圧と前記第2の接地電圧との間に、前記第1のダイオード素子とは相対する方向で接続された第3のダイオード素子と、前記出力回路の出力ノードと、前記第2の電源電圧の間に接続された第3のダイオード素子と、前記出力回路の出力ノードと、前記第1の接地電圧の間に接続された第4のダイオード素子と、を備えることを特徴とする半導体装置。さらに、前記第1の接地電圧と前記第2の接地電圧との間に接続された第5のダイオード素子を備える請求項9の半導体装置。さらに、前記第1の接地電圧と前記第2の接地電圧との間に接続された第3のMOSトランジスタを備える請求項9の半導体装置。第1の電源電圧と第1の接地電圧からなる第1の電源系統と、第2の電源電圧と第2の接地電圧からなる第2の電源系統と、前記第1の電源電圧と前記第1の接地電圧の間に接続された第1のGGNMOSGateGroundedNMOSトランジスタと、前記第1の電源系統から電源供給を受ける第1の回路と、前記第1の回路と接続され、前記第2の電源系統から電源供給を受ける第2の回路と、前記第2の回路と接続され、前記第2の電源系統から電源供給を受ける出力回路と、前記第2の電源電圧と前記第2の接地電圧の間に接続された第2のGGNMOSトランジスタと、前記第1の接地電圧と前記第2の接地電圧との間に接続された第1のMOSトランジスタと、前記第1の接地電圧と前記第2の接地電圧との間に、前記第1のMOSトランジスタとは相対する方向で接続された第2のMOSトランジスタと、前記出力回路の出力ノードと、前記第2の電源電圧の間に接続された第3のダイオード素子と、前記出力回路の出力ノードと、前記第1の接地電圧の間に接続された第4のダイオード素子と、を備えることを特徴とする半導体装置。さらに、前記第1の接地電圧と前記第2の接地電圧との間に接続された第5のダイオード素子を備える請求項12の半導体装置。さらに、前記第1の接地電圧と前記第2の接地電圧との間に接続された第3のMOSトランジスタを備える請求項12の半導体装置。なお、上記先行技術文献の各開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明の観点からなされたものである。上述のように、半導体装置に対するESD保護回路として、各種の提案がなされている。しかし、いずれの場合であっても、静電気によって半導体装置が破壊される可能性がある。特許文献1で開示されたGGNMOSトランジスタは、同一の電源系統から電源供給を受ける回路の静電気保護に対しては有効であるが、異なる電源系統と接続された回路を保護するには問題がある。即ち、特許文献1で開示されたGGNMOSトランジスタだけでは、異なる電源系統の境界に配置された回路を相互に接続するノードを介して印加される静電気に対しては有効ではない。さらに、特許文献2で開示されたESD保護回路ダイオード素子を用いたとしても、半導体装置に異なる電源系統が含まれ、出力トランジスタを備える出力回路の電源系統と出力回路を駆動する回路の電源系統とが、異なる場合には静電気により出力トランジスタが破壊される恐れがある。信号を出力する出力パッドが形成される位置が、ダイオード素子から離れていると、放電経路上の抵抗値が上昇し、その影響が顕在化するためである。その結果、半導体装置に含まれる出力トランジスタが、静電気によって破壊される可能性がある。なお、出力トランジスタを備える出力回路の電源系統と、出力回路を駆動する回路の電源系統が、異なる場合に、出力トランジスタが破壊される理由については後述する。以上のとおり、異なる電源系統を含む半導体装置において、出力トランジスタに対するESD保護回路には、解決すべき問題点が存在する。そのため、異なる電源系統を含む半導体装置において、静電気による破壊から出力トランジスタを保護する保護素子を備えた半導体装置が、望まれる。本発明の第1の視点によれば、第1の電源電圧と第1の接地電圧からなる第1の電源系統と、第2の電源電圧と第2の接地電圧からなる第2の電源系統と、前記第2の電源系統から電源供給を受ける出力回路と、前記第1の電源系統から電源供給を受け、前記出力回路を駆動する信号を出力する第1の駆動回路と、前記第1の接地電圧と前記第2の接地電圧との間に接続された第1の保護回路と、一端が、前記出力回路の出力ノードに接続され、他の一端が、前記第1の接地電圧に接続されている第1の保護素子と、を備える半導体装置が提供される。本発明の第2の視点によれば、第1の電源電圧と第1の接地電圧からなる第1の電源系統と、第2の電源電圧と第2の接地電圧からなる第2の電源系統と、前記第1の電源電圧と前記第1の接地電圧の間に接続された第1のGGNMOSGateGroundedNMOSトランジスタと、前記第1の電源系統から電源供給を受ける第1の回路と、前記第1の回路と接続され、前記第2の電源系統から電源供給を受ける第2の回路と、前記第2の回路と接続され、前記第2の電源系統から電源供給を受ける出力回路と、前記第2の電源電圧と前記第2の接地電圧の間に接続された第2のGGNMOSトランジスタと、前記第1の接地電圧と前記第2の接地電圧との間に接続された第1のダイオード素子と、前記第1の接地電圧と前記第2の接地電圧との間に、前記第1のダイオード素子とは相対する方向で接続された第3のダイオード素子と、前記出力回路の出力ノードと、前記第2の電源電圧の間に接続された第3のダイオード素子と、前記出力回路の出力ノードと、前記第1の接地電圧の間に接続された第4のダイオード素子と、を備える半導体装置が提供される。本発明の第3の視点によれば、第1の電源電圧と第1の接地電圧からなる第1の電源系統と、第2の電源電圧と第2の接地電圧からなる第2の電源系統と、前記第1の電源電圧と前記第1の接地電圧の間に接続された第1のGGNMOSGateGroundedNMOSトランジスタと、前記第1の電源系統から電源供給を受ける第1の回路と、前記第1の回路と接続され、前記第2の電源系統から電源供給を受ける第2の回路と、前記第2の回路と接続され、前記第2の電源系統から電源供給を受ける出力回路と、前記第2の電源電圧と前記第2の接地電圧の間に接続された第2のGGNMOSトランジスタと、前記第1の接地電圧と前記第2の接地電圧との間に接続された第1のMOSトランジスタと、前記第1の接地電圧と前記第2の接地電圧との間に、前記第1のMOSトランジスタとは相対する方向で接続された第2のMOSトランジスタと、前記出力回路の出力ノードと、前記第2の電源電圧の間に接続された第3のダイオード素子と、前記出力回路の出力ノードと、前記第1の接地電圧の間に接続された第4のダイオード素子と、を備える半導体装置が提供される。本発明の各視点によれば、異なる電源系統を含む半導体装置において、静電気による破壊から出力トランジスタを保護する保護素子を備えた半導体装置が、提供される。初めに、図1を用いて一実施形態の概要について説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、本発明を図示の態様に限定することを意図するものではない。上述のように、半導体装置に異なる電源系統が含まれ、出力トランジスタを備える出力回路の電源系統と、出力回路を駆動する回路の電源系統が、異なる場合には静電気により出力トランジスタが破壊される恐れがある。そのため、異なる電源系統を含む半導体装置において、静電気による破壊から出力回路を保護する保護素子を備えた半導体装置が、望まれる。そこで、一例として図1に示す半導体装置を提供する。図1に示す半導体装置は、第1の電源電圧と第1の接地電圧からなる第1の電源系統と、第2の電源電圧と第2の接地電圧からなる第2の電源系統と、第2の電源系統から電源供給を受ける出力回路と、第1の電源系統から電源供給を受け、出力回路を駆動する信号を出力する第1の駆動回路と、第1の接地電圧と第2の接地電圧との間に接続された第1の保護回路と、一端が、出力回路の出力ノードに接続され、他の一端が、第1の接地電圧に接続されている第1の保護素子と、を備えている。図1に示す第1の保護素子は、外部から印加される静電気から、出力回路を保護するためのものである。ここで、第1の保護素子が第2の接地電圧と接続され、さらに、第1の接地電圧と第2の接地電圧が、第1の保護回路例えば、ダイオード素子を介して接続されている場合には、出力ノードから印加された静電気の放電経路は、第2の接地電圧、第1の保護回路、第1の接地電圧となる。しかし、放電時の第1の保護回路の導通抵抗が影響し、放電経路の抵抗値が上昇してしまう。そのため、放電経路の放電能力が相対的に低下し、出力回路に含まれる出力トランジスタを破壊する可能性がある。そこで、第1の接地電圧と第2の接地電圧との間に接続されるダイオード等の保護素子の影響を排除するため、第1の保護素子を直接第1の接地電圧に接続する。その結果、放電経路の放電能力が低下することはなく、出力回路を保護することができる。本発明において下記の形態が可能である。[形態1]上記第1の視点に係る半導体装置のとおりである。[形態2]前記第1の保護回路は、前記第1の接地電圧と前記第2の接地電圧との間に接続された第1のダイオード素子と、前記第1の接地電圧と前記第2の接地電圧との間に、前記第1のダイオード素子とは相対する方向で接続された第2のダイオード素子と、を含むことが好ましい。[形態3]前記第1の保護回路は、前記第1の接地電圧と前記第2の接地電圧との間に接続され、ゲートが第1の接地電位配線に接続された第1のMOSトランジスタと、前記第1の接地電圧と前記第2の接地電圧との間に接続され、ゲートが第2の接地電位配線に接続された第2のMOSトランジスタと、を含むことが好ましい。[形態4]前記出力ノードは、第3のダイオード素子を介して前記第2の電源電圧と接続され、前記第1の保護素子は、第4のダイオード素子であって、前記第4のダイオード素子のカソードは、前記出力ノードに接続され、アノードは、前記第1の接地電圧に接続されていることが好ましい。[形態5]半導体装置は、第2の電源系統から電源供給を受け、前記第1の駆動回路が出力する信号を受け付け、前記出力回路に対して、前記出力回路を駆動する信号を出力する第2の駆動回路を備えることが好ましい。[形態6]半導体装置は、さらに、前記第1の接地電圧と、前記第2の接地電圧と、の間に接続されている第2の保護素子を備えることが好ましい。[形態7]前記第2の保護素子は、第5のダイオード素子であり、前記第5のダイオード素子のカソードは、前記第1の接地電圧に接続され、アノードは、前記第2の接地電圧に接続されることが好ましい。[形態8]前記出力回路は、出力MOSトランジスタと、一端が、前記出力MOSトランジスタのドレインと接続された抵抗と、を含み、前記抵抗の他の一端を前記出力ノードとすることが好ましい。[形態9]上記第2の視点に係る半導体装置のとおりである。[形態10]半導体装置は、さらに、前記第1の接地電圧と前記第2の接地電圧との間に接続された第5のダイオード素子を備えることが好ましい。[形態11]半導体装置は、さらに、前記第1の接地電圧と前記第2の接地電圧との間に接続された第3のMOSトランジスタを備えることが好ましい。[形態12]上記第3の視点に係る半導体装置のとおりである。[形態13]半導体装置は、さらに、前記第1の接地電圧と前記第2の接地電圧との間に接続された第5のダイオード素子を備えることが好ましい。[形態14]半導体装置は、さらに、前記第1の接地電圧と前記第2の接地電圧との間に接続された第3のMOSトランジスタを備えることが好ましい。次に、ESD保護回路を含む半導体装置について、図面を参照して詳しく説明する。上述のように、半導体装置に対する静電気保護については、各種の提案がなされている。しかし、いずれの場合であっても、静電気によって半導体装置が破壊される可能性がある。特許文献1で開示されたGGNMOSトランジスタは、同一の電源系統から電源供給を受ける回路の静電気保護に対しては有効であるが、異なる電源系統と接続された回路を保護するには問題がある。図2は、異なる電源系統を含む半導体装置とそのESD保護回路の一例を示す図である。図2には、第1の電源系統電源電圧VDD1、接地電圧VSS1に接続された第1の回路10と、第2の電源系統電源電圧VDD2、接地電圧VSS2に接続された第2の回路20が含まれている。第1の回路10は、Nチャンネル型MOSトランジスタN01とPチャンネル型MOSトランジスタP01から構成されている。第2の回路20は、Nチャンネル型MOSトランジスタN02とPチャンネル型MOSトランジスタP02から構成されている。さらに、第1の回路10と第2の回路20を静電気から保護するためのESD保護回路として、GGNMOSトランジスタG01及びG02が、それぞれ、含まれている。第1の回路10と第2の回路20は、ノードS1を介して接続されている。なお、以下の説明では、電源電圧VDD1から電圧を供給する配線をL01、接地電圧VSS1から電圧を供給する配線をL02、電源電圧VDD2から電圧を供給する配線をL03、接地電圧VSS2から電圧を供給する配線をL04、とそれぞれ定める。図2に示す半導体装置において、電源電圧VDD1と接地電圧VSS2との間に、正電位の静電気が印加された場合、電源電圧VDD1と接地電圧VSS2との間に放電経路が存在しないため、図2の点線で示す経路で静電気は放電する。静電気は、Pチャンネル型MOSトランジスタP01、ノードS1、Nチャンネル型MOSトランジスタN02という経路で接地電圧VSS2に放電される。その結果、Nチャンネル型MOSトランジスタN02には、その絶対最大定格を超える電圧が印加されることが考えられ、Nチャンネル型MOSトランジスタN02の破壊に至る。そこで、特許文献2が開示するように、第1の接地電位配線L02と第2の接地電位配線L04の間にESD保護回路を接続することが考えられる。図3は、図2に示す半導体装置に対してESD保護回路を追加した際の一例を示す図である。図3において図2と同一構成要素には、同一の符号を表し、その説明を省略する。図3に示す半導体装置では、ダイオードD01及びD02が、第1の接地電位配線L02と第2の接地電位配線L04との間に双方向に接続されている。ダイオードD01及びD02は、上述の第1の保護回路に相当する。図3に示す半導体装置において、電源電圧VDD1と接地電圧VSS2との間に、正電位の静電気が印加された場合、GGNMOSトランジスタG01が導通することで、接地電圧VSS1に放電した後、ダイオードD01を介して接地電圧VSS2に放電される図3の点線で示す経路。一方、電源電圧VDD1と接地電圧VSS2との間に、負電位の静電気が印加された場合、静電気は、ダイオードD02、GGNMOSトランジスタG01を介して電源電圧VDD1に放電される。このように、第1の接地電位配線L02と第2の接地電位配線L04との間にダイオードD01及びD02を双方向に接続することで、電源電圧VDD1と接地電圧VSS2の間に静電気が印加された場合でも、電源電圧VDD1と接地電圧VSS2との間に放電経路が形成され、Nチャンネル型MOSトランジスタN02の破壊を防ぐことができる。なお、電源電圧VDD2と接地電圧VSS1との間に静電気が印加された場合であっても、GGNMOSトランジスタG02とダイオードD02によって、電源電圧VDD2と接地電圧VSS1との間に放電経路が形成される。しかし、図3に示すESD保護回路ダイオードD01及びD02を挿入したとしても、図3の点線で示す放電経路が高抵抗であれば、図2に示す放電経路が形成される可能性がある。そのため、図3に示す放電経路が低抵抗となるように半導体装置を設計する必要がある。より具体的には、GGNMOSトランジスタG01と、ダイオードD01及びD02のサイズを大きくすると共に、第1の接地電位配線L02及び第2の接地電位配線L04を低抵抗に設計する。以上のように、接地電圧VSS1と接地電圧VSS2との間にダイオードD01及びD02を双方向に接続することで、異なる電源系統を含む半導体装置であっても、放電経路を形成することができる。その結果、信号の授受のために、異なる電源系統の境界に接続された回路が存在したとしても、このような回路を静電気による破壊から保護することができる。しかし、異なる電源系統を含む半導体装置において、出力トランジスタを備える出力回路が第2の電源系統に接続され、出力回路を駆動する回路の一部が第1の電源系統に接続されている場合には、GGNMOSトランジスタG01及びG02と、ダイオードD01及びD02と、によるESD保護回路では静電気による破壊を保護できない場合がある。図4は、図3に示す半導体装置において、出力回路を含む場合の構成の一例を示す図である。図4において図3と同一構成要素には、同一の符号を表し、その説明を省略する。図4に示す出力回路30には、出力トランジスタとしてNチャンネル型MOSトランジスタN03とPチャンネル型MOSトランジスタP03が含まれており、Nチャンネル型MOSトランジスタN03は抵抗R01を介して、Pチャンネル型MOSトランジスタP03は抵抗R02を介して、それぞれ出力パッド40に接続されている。即ち、出力パッド40が出力回路30の出力ノードに相当する。抵抗R01及びR02は、出力トランジスタN03、P03の駆動能力を考慮に入れつつ、その抵抗値を変更することで、出力パッド40から出力される信号の立ち上がり時間及び立ち下り時間を所望の時間に調整するための抵抗である。出力回路30は、その前段の第2の回路20からノードS2を介して、信号を受け取り出力パッド40から出力する。さらに、第2の回路20は、ノードS1を介して第1の回路10から信号を受け取るものとする。即ち、第1の回路10及び第2の回路20は、出力回路30の駆動回路であり、第1の回路10は第1の電源系統から電源供給を受けているため、出力回路30を駆動する回路の一部が異なる電源系統に接続されているといえる第1の回路10が上述の第1の駆動回路に相当し、第2の回路20が上述の第2の駆動回路に相当する。さらに、出力トランジスタN03、P03を静電気による破壊から保護する目的で、ダイオードD03及びD04が、それぞれ出力パッド40と第2の電源電位配線L03と第2の接地電位配線L04の間に接続されている。より具体的には、ダイオードD03のカソードは第2の電源電位配線L03に接続され、アノードは出力パッド40に接続されている。ダイオードD04のカソードは出力パッド40に接続され、アノードは第2の接地電位配線L04に接続されている。図4に示す半導体装置では、接地電圧VSS2に静電気が印加された場合だけではなく、出力パッド40に静電気が印加された場合にも、第1の電源系統と第2の電源系統との境界に接続されたNチャンネル型MOSトランジスタN02が破壊される可能性がある。ここで、出力端子を複数備える半導体装置では、多数の出力パッドが半導体チップ上に形成されることになる。その際、出力パッドが形成される位置が、第1の接地電位配線L02と第2の接地電位配線L04との間に接続したダイオードD01及びD02から離れていると、放電経路となる第2の接地電位配線L04上の抵抗値が上昇し、その影響が顕在化する。図5は、図4に示す半導体装置において、第2の接地電位配線L04上の抵抗の影響が顕在化した場合の一例を示す図である。図5の抵抗R03が、第2の接地電位配線L04上の抵抗を示している。なお、抵抗R03は、第2の接地電位配線L04の配線抵抗とダイオードD01又はD02が放電する際の導通抵抗を表すものとする。図5において、電源電圧VDD1に対して出力パッド40に負電位の静電気が印加される場合を考える。この際、抵抗R03の抵抗値が十分低く、第2の接地電位配線L04上の抵抗の影響が顕在化しない状況では、ダイオードD04、ダイオードD01、GGNMOSトランジスタG01という放電経路で静電気は放電される図4の点線で示す経路。しかし、抵抗R03の抵抗値が高く、第2の接地電位配線L04上の抵抗の影響が顕在化する状況下では、ダイオードD04、Nチャンネル型MOSトランジスタN02、ノードS1、Pチャンネル型MOSトランジスタP01という放電経路が一部形成される図5に点線で示す経路。その結果、Nチャンネル型MOSトランジスタN02が、静電気によって破壊される可能性がある。続いて、具体的な実施の形態について、図面を参照してさらに詳しく説明する。[第1の実施形態]本発明の第1の実施形態について、図面を用いてより詳細に説明する。図6は、本実施形態に係る半導体装置1の内部構成の一例を示す図である。図6において図4と同一構成要素には、同一の符号を表し、その説明を省略する。図4に示す半導体装置と図6に示す半導体装置1の相違点は、ダイオードD04を第2の接地電位配線L04に接続せず、第1の接地電位配線L02に接続する点である。図6に示す半導体装置1に対して、出力パッド40と電源電圧VDD1との間に負電位の静電気が印加された場合、ダイオードD04から接地電圧VSS1へ放電した後、GGNMOSトランジスタG01を介して電源電圧VDD1へ放電される図6の点線で示す経路。このように、ダイオードD04を第2の接地電位配線L04に接続するのではなく、第1の接地電位配線L02に接続することで、放電経路上の抵抗の影響を軽減することができる。より具体的には、半導体装置1に対して、出力パッド40と電源電圧VDD1との間に負電位の静電気が印加された場合、ダイオードD01を介して放電せず、ダイオードD01の導通抵抗が、放電経路上の抵抗として顕在化しない。即ち、ダイオードD01の放電時の導通抵抗の影響を受けず、放電経路ダイオードD04、ダイオードD01、GGNMOSトランジスタG01の放電能力が向上し、ノードS1を介した放電は発生しない。そのため、Nチャンネル型MOSトランジスタN02を保護することができる。[第2の実施形態]続いて、第2の実施形態について図面を参照して詳細に説明する。図7は、本実施形態に係る半導体装置2の内部構成の一例を示す図である。図7において図6と同一構成要素には、同一の符号を表し、その説明を省略する。図7に示す半導体装置2では、図6に示す半導体装置1に対して、第1の接地電位配線L02と第2の接地電位配線L04の間にダイオードD05を追加している。半導体装置2の回路図上では、ダイオードD05はダイオードD02と同じ接続状態になる。しかし、ダイオードD02は、第1の電源系統から電源供給を受ける第1の回路領域例えば、第1の回路10と、第2の電源系統から電源供給を受ける第2の回路領域例えば、第2の回路20、出力回路30と、の境界に配置されることが想定されるが、ダイオードD05は、出力パッド40の近傍に配置されることが好ましい。第1の実施形態に係る半導体装置1では、ダイオードD04の接続先を第2の接地電位配線L04から第1の接地電位配線L02に変更した。その際、Nチャンネル型MOSトランジスタN03に接続する抵抗R01の抵抗値が小さいと、上記の接続変更に伴って、Nチャンネル型MOSトランジスタN03を介した放電が起きる可能性がある。そこで、そのような放電を防止する目的でダイオードD05を付加する。即ち、出力パッド40と接地電圧VSS2との間に負電位の静電気が印加された場合、第1の実施形態に係る半導体装置1では、出力パッド30からダイオードD04を介して接地電圧VSS1に放電した後、ダイオードD02を介して接地電圧VSS2に放電するため、接地電圧VSS2の放電能力が低下する恐れがあるためである第2の接地電位配線L04の配線抵抗が影響する。接地電圧VSS2の放電能力が低下すると、第2の接地電位配線L04に接続したNチャンネル型MOSトランジスタN03を介した放電が新たに起こり、Nチャンネル型MOSトランジスタN03を破壊する可能性がある。そこで、第1の接地電位配線L02と第2の接地電位配線L04との間に接続したダイオードD05を出力パッド40の近傍に配置する。その結果、出力パッド40と接地電圧VSS2との間に負電位の静電気が印加されたとしても、ダイオードD04、D05を介して接地電圧VSS2に放電される。その結果、Nチャンネル型MOSトランジスタN03を保護することができる。なお、半導体装置には複数の出力パッドが存在するが、各出力パッドにダイオードD05に相当するダイオードを付加する形態だけではなく、2個ごと、又は、4個ごと、といったダイオードの配置であってもNチャンネル型MOSトランジスタN03出力トランジスタの破壊を防止することができる。ここで、第1の接地電位配線L02と第2の接地電位配線L04の間に接続されるESD保護回路第1の保護回路は、必ずしもダイオード素子で構成されることを要しない。図8は、本実施形態に係る半導体装置2の内部構成の別の一例を示す図である。図8において図7と同一構成要素には、同一の符号を表し、その説明を省略する。図8に示すように、ダイオードD01をNチャンネル型MOSトランジスタN04に、ダイオードD02をNチャンネル型MOSトランジスタN05に置き換えることも可能である。Nチャンネル型MOSトランジスタN04のゲート及びソースは、第1の接地電位配線L02に接続され、ドレインは第2の接地電位配線L04に接続されている。同様に、Nチャンネル型MOSトランジスタN05のゲート及びソースは、第2の接地電位配線L04に接続され、ドレインは第1の接地電位配線L02に接続されている。なお、第1の実施形態においても、第1の接地電位配線L02と第2の接地電位配線L04の間に接続されるESD保護回路第1の保護回路を、Nチャンネル型MOSトランジスタN04及びN05により構成することができる。さらに、ダイオードD05に相当する保護回路についても、Nチャンネル型MOSトランジスタN06を用いることができる図8参照。図8に示すNチャンネル型MOSトランジスタN06のソースは、第1の接地電位配線L02に接続され、ドレインは第2の接地電位配線L04に接続されている。さらに、ゲートは第2の接地電位配線L04に接続されている。なお、引用した上記の特許文献等の各開示は、本書に引用をもって繰り込むものとする。本発明の全開示請求の範囲を含むの枠内において、さらにその基本的技術思想に基づいて、実施形態の変更調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。