半導体層と、前記半導体層上に、それぞれ交互に積層された複数の電極層と複数の第1絶縁膜とを有する第1積層体と、前記第1積層体を前記第1積層体の積層方向に貫通し、下端が接続された一対の第1チャネルボディ層と、前記一対の第1チャネルボディ層と前記複数の電極層間に設けられた第1メモリ膜と、前記第1積層体を前記第1積層体の積層方向に貫通し、下端が接続された一対の第2チャネルボディ層と、前記一対の第2チャネルボディ層と前記複数の電極層間に設けられた第2メモリ膜と、前記第1積層体の上に設けられ、第2絶縁膜と、第1層間絶縁膜との上に設けられた選択ゲート層と、前記選択ゲート層上に設けられた第3絶縁膜とを有する第2積層体と、前記一対の第1チャネルボディ層のそれぞれの上端に設けられ、前記第2積層体を前記第2積層体の積層方向に貫通する第3チャネルボディ層と、前記第3チャネルボディ層と前記選択ゲート層間に設けられた第1ゲート絶縁膜と、前記一対の第2チャネルボディ層のそれぞれ上端に設けられ、前記第2積層体を前記第2積層体の積層方向に貫通する第4チャネルボディ層と、前記第4チャネルボディ層と前記選択ゲート層間に設けられた第2ゲート絶縁膜と、を有し、前記第3チャネルボディ層及び前記第4チャネルボディ層は、前記積層方向に対して垂直な第1方向に配置され、前記第3絶縁膜上に設けられ、隣り合った一方の前記第3チャネルボディ層と一方の前記第4チャネルボディ層を電気的に接続するパッド層を備える不揮発性半導体記憶装置。前記パッド層の上にビアを介して接続されたビット線と、他方の前記第3チャネルボディ層に接続された第1ソース線と、他方の前記第4チャネルボディ層に接続された第2ソース線と、をさらに備えた請求項1記載の不揮発性半導体記憶装置。前記第1積層体の積層方向から前記パッド層をみて、前記パッド層の形状は楕円状である請求項1または2に記載の不揮発性半導体記憶装置。楕円状の前記パッド層の長軸方向と、前記ビット線が延在する方向と、が略平行である請求項1~3のいずれか1つに記載の不揮発性半導体記憶装置。前記ビット線の側面及び前記パッド層の側面に設けられた第4絶縁層を、さらに備え、前記第4絶縁層の内部に、ボイドが設けられた請求項1~4のいずれか1つに記載の不揮発性半導体記憶装置。前記ボイドは前記ビット線の側面を覆う高さから前記電極パッドの側面を覆う高さまで形成されている請求項5記載の不揮発性半導体記憶装置。本発明が解決しようとする課題は、メモリストリングと他の配線との電気的接続を容易にする不揮発性半導体記憶装置を提供することである。実施形態の不揮発性半導体記憶装置は、半導体層と、前記半導体層上に、それぞれ交互に積層された複数の電極層と複数の第1絶縁膜とを有する第1積層体と、前記第1積層体を前記第1積層体の積層方向に貫通し、下端が接続された一対の第1チャネルボディ層と、前記一対の第1チャネルボディ層と前記複数の電極層間に設けられた第1メモリ膜と、を備える。さらに、前記第1積層体を前記第1積層体の積層方向に貫通し、下端が接続された一対の第2チャネルボディ層と、前記一対の第2チャネルボディ層と前記複数の電極層間に設けられた第2メモリ膜と、を備える。さらに、前記第1積層体の上に設けられ、第2絶縁膜と、第1層間絶縁膜との上に設けられた選択ゲート層と、前記選択ゲート層上に設けられた第3絶縁膜とを有する第2積層体と、を備える。さらに、前記一対の第1チャネルボディ層のそれぞれの上端に設けられ、前記第2積層体を前記第2積層体の積層方向に貫通する第3チャネルボディ層と、前記第3チャネルボディ層と前記選択ゲート層間に設けられた第1ゲート絶縁膜と、前記一対の第2チャネルボディ層のそれぞれ上端に設けられ、前記第2積層体を前記第2積層体の積層方向に貫通する第4チャネルボディ層と、前記第4チャネルボディ層と前記選択ゲート層間に設けられた第2ゲート絶縁膜と、を有する。前記第3チャネルボディ層及び前記第4チャネルボディ層は、前記積層方向に対して垂直な第1方向に配置されている。さらに、前記第3絶縁膜上に設けられ、隣り合った一方の前記第3チャネルボディ層と一方の前記第4チャネルボディ層を電気的に接続するパッド層を備える。以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。第1実施形態まず、不揮発性半導体記憶装置の概要について斜視模式図を用いて説明する。図1は、第1実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの斜視模式図である。図1においては、図を見易くするために、メモリホールMHの内壁に形成された絶縁膜以外の絶縁部分については図示を省略している。この絶縁部分については、同メモリセルアレイの断面構造を示す図3を用いて説明する。図2は、メモリセルが設けられた部分の拡大断面図である。図1において、説明の便宜上、XYZ直交座標系を導入する。この座標系においては、基板10の主面に対して平行な方向であって相互に直交する2方向をX方向およびY方向とし、これらX方向およびY方向の双方に対して直交する方向をZ方向とする。不揮発性半導体記憶装置1においては、基板10上には図示しない絶縁層を介してバックゲートBGが設けられている。基板10と、この絶縁層を含めて下地層と称する。基板10内には、トランジスタ等の能動素子、抵抗、容量などの受動素子を設けてもよい。バックゲートBGは、例えば、不純物元素が添加され導電性を有するシリコンSi層である。なお、図3においては、半導体層ホウ素添加シリコン層11がバックゲートBGに対応する。バックゲートBG上には、複数の絶縁膜34図2参照と、複数の電極層WL1D、WL2D、WL3D、WL4D、WL1S、WL2S、WL3S、WL4Sがそれぞれ交互に積層されている。電極層WL1Dと電極層WL1Sは、同じ階層に設けられ、下から1層目の電極層を表す。電極層WL2Dと電極層WL2Sは、同じ階層に設けられ、下から2層目の電極層を表す。電極層WL3Dと電極層WL3Sは、同じ階層に設けられ、下から3層目の電極層を表す。電極層WL4Dと電極層WL4Sは、同じ階層に設けられ、下から4層目の電極層を表す。電極層WL1Dと電極層WL1Sとは、Y方向に分断されている。電極層WL2Dと電極層WL2Sとは、Y方向に分断されている。電極層WL3Dと電極層WL3Sとは、Y方向に分断されている。電極層WL4Dと電極層WL4Sとは、Y方向に分断されている。電極層WL1Dと電極層WL1Sとの間、電極層WL2Dと電極層WL2Sとの間、電極層WL3Dと電極層WL3Sとの間、および電極層WL4Dと電極層WL4Sとの間には、絶縁層62図3参照が設けられている。電極層WL1D、WL2D、WL3D、WL4Dは、バックゲートBGとドレイン側選択ゲートSGDとの間に設けられている。電極層WL1S、WL2S、WL3S、WL4Sは、バックゲートBGとソース側選択ゲートSGSとの間に設けられている。電極層WL1D、WL2D、WL3D、WL4D、WL1S、WL2S、WL3S、WL4Sの層数は任意であり、図1に例示する4層に限らない。また、以下の説明において、各電極層WL1D、WL2D、WL3D、WL4D、WL1S、WL2S、WL3S、WL4Sを、単に電極層WLと表すこともある。電極層WLは、例えば、不純物が添加され導電性を有するシリコン層である。電極層WLは、ゲート電極として充分な導電性を有する。絶縁膜34は、例えば、後述するONO構造を有する。電極層WL4D上には、図示しない絶縁層を介して、ドレイン側選択ゲートSGDが設けられている。ドレイン側選択ゲートSGDは、例えば、不純物が添加され導電性を有するシリコン層である。電極層WL4S上には、図示しない絶縁層を介して、ソース側選択ゲートSGSが設けられている。ソース側選択ゲートSGSは、例えば、不純物が添加され導電性を有するシリコン層である。ドレイン側選択ゲートSGDとソース側選択ゲートSGSとは、Y方向に分断されている。なお、以下の説明において、ドレイン側選択ゲートSGDとソース側選択ゲートSGSとを区別することなく単に選択ゲートSGと表すこともある。ソース側選択ゲートSGS上には、図示しない絶縁層を介して、ソース線SLが設けられている。ソース線SLは、金属層、または不純物が添加され導電性を有するシリコン層である。ドレイン側選択ゲートSGDおよびソース線SL上には、図示しない絶縁層を介して、複数本のビット線BLが設けられている。各ビット線BLはY方向に延在している。バックゲートBGおよびこのバックゲートBG上の積層体には、U字状のメモリホールMHが複数形成されている。例えば、電極層WL1D~WL4Dおよびドレイン側選択ゲートSGDには、それらを貫通しZ方向に延びるホールが形成されている。電極層WL1S~WL4Sおよびソース側選択ゲートSGSには、それらを貫通しZ方向に延びるホールが形成されている。それらZ方向に延びる一対のホールは、バックゲートBG内に形成された凹部空間部を介して繋がり、U字状のメモリホールMHを構成する。メモリホールMHの内部には、U字状にチャネルボディ層20が設けられている。チャネルボディ層20は、例えば、シリコン層である。チャネルボディ層20と、メモリホールMHの内壁との間にはメモリ膜30が設けられている。チャネルボディ層51とドレイン側選択ゲートSGDとの間には、ゲート絶縁膜GDが設けられている。チャネルボディ層51とソース側選択ゲートSGSとの間には、ゲート絶縁膜GDが設けられている。チャネルボディ層51は、例えば、シリコン層である。なお、メモリホールMH内のすべてをチャネルボディ層20、51で埋める構造に限らず、メモリホールMHの中心軸側に空洞部が残るようにチャネルボディ層20、51を形成し、その内側の空洞部に絶縁物を埋め込んだ構造であってもよい。メモリ膜30は、例えば、一対のシリコン酸化膜でシリコン窒化膜を挟んだONOOxideNitrideOxide構造を有する。図2に示すように、各電極層WLとチャネルボディ層20との間には、電極層WL側から順に絶縁膜31、電荷蓄積膜32および絶縁膜33が設けられている。絶縁膜31は電極層WLに接し、絶縁膜33はチャネルボディ層20に接し、絶縁膜31と絶縁膜33との間に電荷蓄積膜32が設けられている。なお、絶縁膜34は、ONO構造を有する層が2層になった層である。例えば、絶縁膜34は、絶縁膜31、33によって電荷蓄積膜32を挟んだ層が2層になった構造を有する。チャネルボディ層20は、メモリセルを構成するトランジスタにおけるチャネルとして機能し、電極層WLはコントロールゲートとして機能し、電荷蓄積膜32はチャネルボディ層20から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ層20と各電極層WLとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルMCが形成されている。第1実施形態の不揮発性半導体記憶装置1は、データの消去書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。メモリセルMCは、例えば、チャージトラップ構造のメモリセルである。電荷蓄積膜32は、電荷電子を閉じこめるトラップを多数有し、例えば、シリコン窒化膜である。第2の絶縁膜33は、例えば、シリコン酸化膜であり、電荷蓄積膜32にチャネルボディ層20から電荷が注入される際、または電荷蓄積膜32に蓄積された電荷がチャネルボディ層20へ拡散する際に電位障壁となる。絶縁膜31は、例えば、シリコン酸化膜であり、電荷蓄積膜32に蓄積された電荷が、電極層WLへ拡散するのを防止する。ドレイン側選択ゲートSGD、チャネルボディ層51およびそれらの間のゲート絶縁膜GDは、ドレイン側選択トランジスタSTDを構成する。ドレイン側選択トランジスタSTDの上方のチャネルボディ層51は、電極パッドパッド層80を介して、ビット線BLと電気的に接続されている。電極パッド80の構造については、後述する。ソース側選択ゲートSGS、チャネルボディ層51およびそれらの間のゲート絶縁膜GDは、ソース側選択トランジスタSTSを構成する。ソース側選択トランジスタSTSの上方のチャネルボディ層51は、ソース線SLと電気的に接続されている。バックゲートBG、このバックゲートBG内に設けられたチャネルボディ層20およびメモリ膜30は、バックゲートトランジスタBGTを構成する。ドレイン側選択トランジスタSTDとバックゲートトランジスタBGTとの間には、各電極層WL4D~WL1DをコントロールゲートとするメモリセルMCが複数設けられている。同様に、バックゲートトランジスタBGTとソース側選択トランジスタSTSの間にも、各電極層WL1S~WL4SをコントロールゲートとするメモリセルMCが複数設けられている。それら複数のメモリセルMC、ドレイン側選択トランジスタSTD、バックゲートトランジスタBGTおよびソース側選択トランジスタSTSは、チャネルボディ層20を通じて直列接続され、U字状の1つのメモリストリングMSを構成する。1つのメモリストリングMSは、複数の電極層WLを含む積層体の積層方向に延びる一対の柱状部CLと、バックゲートBGに埋め込まれ、一対の柱状部CLを繋ぐ連結部JPとを有する。このメモリストリングMSがX方向およびY方向に複数配列されていることにより、複数のメモリセルがX方向、Y方向およびZ方向に3次元的に設けられている。複数のメモリストリングMSは、基板10におけるメモリセルアレイ領域に設けられている。基板10におけるメモリセルアレイ領域の例えば、周辺には、メモリセルアレイを制御する周辺回路が設けられている。図3は、第1実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの断面模式図である。図3は、図1のY方向に対して平行に、チャネルボディ層20の中心線を切断した切断面が示されている。不揮発性半導体記憶装置1は、下地層12の上に、例えば、ホウ素等の不純物元素を含む半導体層11を備える。半導体層11は、図1に示すバックゲートBGに対応している。半導体層11の表面には、絶縁層35A第1絶縁層および絶縁層35Bが設けられている。絶縁層35Aおよび絶縁層35Bのそれぞれと、半導体層11との間には、酸化シリコン膜等の絶縁膜36が介設されている。半導体層11の上、絶縁層35Aの上、および絶縁層35Bの上には、酸化シリコン膜等の絶縁膜50が設けられている。絶縁膜50の上には、それぞれ交互に積層された複数の電極層WLと複数の絶縁膜34とを有する積層体53第1積層体が設けられている。積層体53には、積層体53の積層方向に貫通し絶縁層35Aに達する一対のホール70A第1ホールが設けられている。一対のホール70Aのそれぞれの側壁には、メモリ膜30A第1メモリ膜が設けられている。一対のホール70A内のそれぞれのメモリ膜30Aの内側には、チャネルボディ層20A第1チャネルボディ層が設けられている。一対のホール70Aに挟まれた積層体53は、窒化シリコン層等の絶縁層62によってY方向に分断されている。また、積層体53には、積層体53の積層方向に貫通し絶縁層35Bに達する一対のホール70B第2ホールが設けられている。一対のホール70Bのそれぞれの側壁には、メモリ膜30B第2メモリ膜が設けられている。一対のホール70B内のそれぞれのメモリ膜30Bの内側には、チャネルボディ層20B第2チャネルボディ層が設けられている。一対のホール70Bに挟まれた積層体53は、絶縁層62によってY方向に分断されている。一対のホール70Aのそれぞれは、積層方向に対して垂直な第1方向図中のY方向に並設し、かつ、一対のホール70Bのそれぞれは、第1方向に並設している。また、半導体層11の表面に対して垂直な方向から不揮発性半導体記憶装置1をみたとき、一対のホール70Aと一対のホール70Bとは、第1方向に交互に配列している。積層体53の上には、さらに、積層体54第2積層体が設けられている。積層体54は、酸化シリコン膜等の層間絶縁膜65第1層間絶縁膜と、層間絶縁膜65の上に設けられた選択ゲートSGと、を有する。選択ゲートSGは、上述したように、ドレイン側選択ゲートSGDおよびソース側選択ゲートSGSである。一対のホール70Aのそれぞれの上端と連通し、積層体54を積層体54の積層方向に貫通するホール72A第3ホールの側壁には、ゲート絶縁膜GD第1ゲート絶縁膜が設けられている。ホール72A内におけるゲート絶縁膜GDの内側には、チャネルボディ層51A第3チャネルボディ層が設けられている。すなわち、チャネルボディ層20Aとチャネルボディ層51Aとは繋がっている。一対のホール70Bのそれぞれ上端と連通し、積層体54を積層体54の積層方向に貫通するホール72B第4ホールの側壁には、ゲート絶縁膜GD第2ゲート絶縁膜が設けられている。ホール72B内におけるゲート絶縁膜GDの内側には、チャネルボディ層51B第4チャネルボディ層が設けられている。すなわち、チャネルボディ層20Bとチャネルボディ層51Bとは繋がっている。絶縁層35A内には、一対のホール70A内のそれぞれに設けられたチャネルボディ層20Aの下端どうしに繋がったチャネルボディ層21A第5チャネルボディ層が設けられている。絶縁層35B内には、一対のホール70B内のそれぞれに設けられたチャネルボディ層20Bの下端どうしに繋がったチャネルボディ層21B第6チャネルボディ層が設けられている。チャネルボディ層21A、21Bは、例えば、シリコン層である。選択ゲートSGの上には、酸化シリコン膜等の層間絶縁膜66第2層間絶縁膜が設けられている。層間絶縁膜66の上には、電極パッド80が設けられている。電極パッド80は、一対のホール70Aの一方に連通したホール72A内に設けられたチャネルボディ層51Aの上端と、一対のホール70Bの一方に連通したホール72B内に設けられチャネルボディ層51Aに隣り合う一方のチャネルボディ層51Bの上端と、に電気的に接続されている。電極パッド80は、層間絶縁膜66の上に島状に設けられている。島状に設けられた電極パッド80の形態から、電極パッド80をランディングパッドLandingPadと称してもよい。なお、電極パッド80とチャネルボディ層51Aとはビア電極81Aを介して接続されている。電極パッド80とチャネルボディ層51Bとはビア電極81Bを介して接続されている。電極パッド80の上には、酸化シリコン膜等の層間絶縁膜67第3層間絶縁膜が設けられている。層間絶縁膜67内には、電極パッド80に電気的に接続されたビア電極82が設けられている。層間絶縁膜67の上には、ビア電極82に電気的に接続されたビット線BLが設けられている。一対のホール70Aの他方に連通したホール71A内に設けられたチャネルボディ層51Aの上端は、ソース線SL第1ソース線に電気的に接続されている。また、一対のホール70Bの他方に連通したホール71B内に設けられたチャネルボディ層51Bの上端は、ソース線SL第2ソース線に電気的に接続されたている。チャネルボディ層51Aとソース線SLとは、ビア電極84Aを介して接続されている。チャネルボディ層51Bとソース線SLとは、ビア電極84Bを介して接続されている。電極パッド80と絶縁層86との界面、および電極パッド80と層間絶縁膜66との界面にはバリア膜80aを設けてもよい。また、ソース線SLと絶縁層86との界面、およびソース線SLと層間絶縁膜66との界面にはバリア膜SLaを設けてもよい。また、ビット線BLと層間絶縁膜67との界面にはバリア膜BLaを設けてもよい。実施形態では、バリア膜80aを電極パッドに含めて電極パッド80とする。また、バリア膜SLaをソース線に含めてソース線SLとする。また、バリア膜BLaをビット線に含めてビット線BLとする。図4は、第1実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの模式図であり、aは、メモリセルアレイの上面模式図、bは、aのA-B線に沿った位置での断面模式図であり、cは、aのC-D線に沿った位置での断面模式図である。図4bcには、層間絶縁膜66から下方を表示していない。図4aに示すように、積層体53の積層方向から電極パッド80をみると、電極パッド80の形状は楕円状になっている。楕円状の電極パッド80の長軸80Lと、ビット線BLが延在する方向と、は略平行になっている。ビット線BLとソース線SLは略直交している。また、電極パッド80とソース線SLとはY方向に交互に配置されている。図4bに示すように、不揮発性半導体記憶装置1は、ビット線BLの側面BLWと、電極パッド80の側面80Wと、に対向する絶縁層85を備える。絶縁層85は、ビット線BLの側面BLWと、電極パッド80の側面80Wに設けられている。絶縁層85は、ビット線BLの側面BLWと、電極パッド80の側面80Wと、に直接接してもよく、別の絶縁層を介して、ビット線BLの側面BLWと、電極パッド80の側面80Wと、に接してもよい。絶縁層85の内部には、ビット線BLの側面BLWから電極パッド80の側面80Wにまで通じるボイド85bが設けられている。ボイド85bについては、エアギャップ85bと称してもよい。図4cに示すように、絶縁層85は、隣り合う電極パッド80の間のほか、隣り合うソース線SLの間にも存在する。次に、第1実施形態に係る不揮発性半導体記憶装置1の製造過程について説明する。図5~図11は、第1実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。以下に示す断面模式図は、図1のY方向に対して平行に、メモリホールMHの中心を切断したときの断面図である。まず、図5aに示すように、下地層12の上に、不純物元素を含む半導体層11を形成する。下地層12は、例えば、メモリセルを制御する周辺回路部のトランジスタや配線、層間絶縁膜等を有する。続いて、半導体層11に、フォトリソグラフィプロセスによって、溝13を形成する。溝13の位置は、半導体層11にメモリホールMHの下端を連結する連結部JPの位置に対応している。次に、図5bに示すように、溝13内に絶縁膜36を形成し、溝13内に絶縁膜36を介して無添加シリコン犠牲膜15を形成する。無添加シリコン犠牲膜15は、例えば、ノンドープのシリコン膜である。無添加シリコン犠牲膜15の余剰部分については、エッチバックにより取り除き、隣り合う無添加シリコン犠牲膜15の間の半導体層11の表面を表出させる。この段階で、下地層12上には、不純物元素を含む不純物含有領域と、不純物含有領域よりも不純物濃度が低い被エッチング領域と、を有する半導体層11が形成される。不純物含有領域とは、隣り合う無添加シリコン犠牲膜15によって挟まれた半導体層11であり、被エッチング領域とは、無添加シリコン犠牲膜15である。無添加シリコン犠牲膜15は、X方向もしくはY方向に所定の間隔で複数配置される。次に、図5cに示すように、半導体層11の上および無添加シリコン犠牲膜15の上に絶縁膜50を形成する。続いて、下地層12の上に、絶縁膜50を介して、積層体53を形成する。積層体53は、それぞれ交互に積層された複数の電極層WLと複数の被エッチング層52と、を有する。被エッチング層52は、無添加ポリシリコン層である。積層体53は、電極層WLと被エッチング層52とが多段積層された積層体である。また、積層体53は、複数の電極層WLのそれぞれの間に、被エッチング層52を有する。図6aからは、下地層12の表示を省略する。図6aに示すように、フィトリソグラフィプロセスによって、積層体53の表面から絶縁膜50にまで達するスリット60を形成する。スリット60は、X方向に延在する。この段階で、積層体53がスリット60によってY方向に分断される。この際、絶縁膜50は、エッチングストップ層として機能する。次に、図6bに示すように、スリット60内に絶縁層62を形成する。絶縁層62については、必要に応じて、その余剰部分をエッバックによって取り除き、最上層の電極層WLを表出させる。次に、図6cに示すように、層間絶縁膜65を、積層体53の上および絶縁層62の上に形成する。続いて、層間絶縁膜65の上に選択ゲートSGを形成する。これにより、積層体53の上に積層体54が形成される。次に、図7aに示すように、フォトリソグラフィプロセスによって、積層体54を貫通し、積層体53にまで達する一対のホール72A、72Bを形成する。さらに、積層体53を貫通し、無添加シリコン犠牲膜15にまで達する一対のホール70A、70Bを形成する。一対のホール70A、70Bのそれぞれは、絶縁層62を挟み、積層体53の上面から下面にまで貫通している。また、一対のホール70A、70Bの内部では、複数の電極層WLのそれぞれの間に設けられた被エッチング層52が露出する。次に、図7bに示すように、無添加シリコン犠牲膜15被エッチング領域と、複数の電極層WLのそれぞれの間に設けられた被エッチング層52を一対のホール70A、70B、72A、72Bを通じて除去する。例えば、アルカリ系薬液処理をホール70A、70B内に導入することにより、無添加シリコン犠牲膜15および被エッチング層52を一対のホール70A、70B、72A、72Bを通じて除去する。アルカリ系薬液としては、KOH水酸化カリウム溶液が用いられる。これにより、半導体層11には、一対のホール70A、70Bのそれぞれの下端と繋がった空間部凹部71A、71Bが形成される。一対のホール70A、70Bを形成した後、複数の電極層WLのそれぞれの表面が露出する。次に、図8aに示すように、一対のホール70Aのそれぞれの側壁に、電荷蓄積膜32を含むメモリ膜30Aを形成する。さらに、複数の電極層WLのそれぞれの間に、絶縁膜34を形成する。また、空間部71Aの内壁に、電荷蓄積膜32を含む絶縁層35Aを形成する。さらに、一対のホール72Aのそれぞれの側壁に、ゲート絶縁膜GDを形成する。メモリ膜30A、絶縁膜34、絶縁層35A、およびゲート絶縁膜GDは、例えば、原子層堆積法ALD法によって形成される。また、一対のホール70Bのそれぞれの側壁に、電荷蓄積膜32を含むメモリ膜30Bを形成する。さらに、複数の電極層WLのそれぞれの間に、絶縁膜34を形成する。また、空間部71Bの内壁に、電荷蓄積膜32を含む絶縁層35Bを形成する。さらに、一対のホール72Bのそれぞれの側壁に、ゲート絶縁膜GDを形成する。メモリ膜30B、絶縁膜34、絶縁層35B、およびゲート絶縁膜GDは、例えば、原子層堆積法ALD法によって形成される。続いて、メモリ膜30Aの表面に、チャネルボディ層20Aを形成する。これとともに、絶縁層35Aの表面に、チャネルボディ層21Aを形成する。また、ゲート絶縁膜GDの表面には、チャネルボディ層51Aを形成する。さらに、メモリ膜30Bの表面に、チャネルボディ層20Bを形成する。これとともに、絶縁層35Bの表面に、チャネルボディ層21Bを形成する。ゲート絶縁膜GDの表面には、チャネルボディ層51Bを形成する。次に、図8bに示すように、フォトリソグラフィプロセスによって、選択ゲートSGを分離し、ドレイン側選択ゲートSGDと、ソース側選択ゲートSGSと、を形成する。次に、図9aに示すように、選択ゲートSGの上に層間絶縁膜66を形成する。この層間絶縁膜66内には、フォトリソグラフィプロセス、および成膜技術によって、一方のチャネルボディ層51Aの上端に接続されたビア電極81Aと、他方のチャネルボディ層51Aの上端に接続されたビア電極84Aと、を形成する。また、一方のチャネルボディ層51Bの上端に接続されたビア電極81Bと、他方のチャネルボディ層51Bの上端に接続されたビア電極84Bと、を形成する。次に、図9bに示すように、層間絶縁膜66の上に、例えば、ダマシン法等を用いて、電極パッド80を形成する。電極パッド80は、一方のチャネルボディ層51Aの上端と、このチャネルボディ層51Aに隣り合う一方のチャネルボディ層51Bの上端と、にビア電極を介して電気的に接続される。さらに、層間絶縁膜66の上に、電極パッド80のほか、ソース線SLを形成する。ソース線SLは、他方のチャネルボディ層51Aの上端と、他方のチャネルボディ層51Bの上端と、にビア電極を介して電気的に接続される。電極パッド80およびソース線SLは、例えば、同じダマシン工程で形成される。電極パッド80の上面、ソース線SLの上面、および電極パッド80とソース線SLとの間に残存する絶縁層86の上面は、例えば、CMPChemicalMechanicalPolishingによって面一になる。また、電極パッド80と絶縁層86との界面、および電極パッド80と層間絶縁膜66との界面には、予めバリア膜80aを形成してもよい。さらに、ソース線SLと絶縁層86との界面、およびソース線SLと層間絶縁膜66との界面には、予めバリア膜SLaを形成してもよい。次に、電極パッド80から上方の部位の製造過程について説明する。以下に示す模式図は、図4のA-B断面に対応している。図10aに示すように、電極パッド80の上に、層間絶縁膜67を形成する。続いて、層間絶縁膜67内に、電極パッド80に接続されたビア電極82を形成する。ビア電極82と層間絶縁膜67との間には、予めバリア膜82aを形成してもよい。バリア膜82aをビア電極に含めてビア電極82とする。続いて、層間絶縁膜67の上に、ビア電極82に接続されたビット線層BLFを形成する。ビット線層BLFを形成した後、図10bに示すように、ビット線層BLFの上にハードマスク層90を形成する。続いて、図10cに示すように、ハードマスク層90の上に、フォトリソグラフィプロセスによってレジストパターン91を形成する。このレジストパターン91によって、ハードマスク層90をパターニングする。図11aに示すように、ハードマスク材で構成されたマスクパターン90pから表出されたビット線層BLFの表面から下方にトレンチ92を形成する。トレンチ92は、ビット線層BLFの表面から層間絶縁膜67を貫通し、さらに電極パッド80の側面80Wを通って層間絶縁膜66にまで達している。トレンチ92の底部は、電極パッド80の下面よりも下側に位置している。このトレンチ92の形成によってビット線層BLFが分断されて、ビット線BLが形成される。上述したように、ビット線BLはY方向に延在している図4a参照。ビット線BLが延在する方向と電極パッド80の長軸とが同じY方向に向いているため、一括して、それぞれの側面に対向するトレンチ92を形成できる。次に、図11bに示すように、マスクパターン90pと、ビット線BLの側面BLWと、電極パッド80の側面80Wと、に対向する絶縁層85を形成する。絶縁層85は、トレンチ92内における埋め込み性が悪い条件で形成される。これにより、トレンチ92内の絶縁層85の内部には、ビット線BLの側面BLWから電極パッド80の側面80Wにまで通じるボイド85bが形成される。すなわち、ボイド85bは、ビット線BLの側面を覆う高さから電極パッド80の側面を覆う高さまで形成されている。第1実施形態では、トレンチ92の底部を電極パッド80の底面よりも下側に位置させて、予め深いトレンチ92を形成する。そして、このようなトレンチ92内に絶縁層85を形成する。このような手法によれば、ビット線BLの側面BLWから電極パッド80の側面80Wにまで通じるボイドの形成が容易になる。この後、図11cに示すように、マスクパターン90pの上方に形成された絶縁層85、およびマスクパターン90pをCMPによって除去する。このような製造過程で、不揮発性半導体記憶装置1が形成される。第1実施形態によれば、Y方向に隣り合うメモリストリングMSどうしを同じ電極パッド80で電気的に接続している。電極パッド80に電気的に接続された2つのチャネルボディ層はともに同電位なので、これら2つのチャネルボディ層を同じ電極パッド80に繋げても電気的な問題は起きない。仮に、電極パッド80を設けない場合は、それぞれのメモリストリングMSに繋がれたビア電極81A、81Bをビット線BLにまで延ばす必要がある。しかし、メモリセルの各部位の微細化が進行し、ビット線BL、ビア電極、あるいはメモリストリングMSが微細になると、ビア電極81A、81Bとビット線BLとの位置あわせや、あるいはビア電極81A、81BとメモリストリングMSとの位置あわせが難しくなる。その結果、ビア電極81A、81Bとビット線BLとの電気的接続、あるいはビア電極81A、81BとメモリストリングMSとの電気的接続に不具合が生じる可能性がある。第1実施形態では、ビア電極81A、81BとメモリストリングMSとの間に、電極パッド80を介設することにより、ビア電極81A、81Bとビット線BLとの電気的接続、あるいはビア電極81A、81BとメモリストリングMSとの電気的接続を容易かつ確実なものにしている。また、電極パッド80の平面形状は、楕円状である。従って、ビット線BLと電極パッド80との間を繋ぐビア電極82の設計自由度が増す。例えば、ビア電極82の切断面XY平面での切断面を真円にする必要はない。例えば、電極パッド80の平面形状に応じて、ビア電極82の切断面を楕円状にしてもよい。また、ビア電極82の切断面を楕円状にすれば、ビット線BLと電極パッド80との間の接触面積が増加し、ビット線BLと電極パッド80との間のコンタクト抵抗がさらに低下する。また、ビア電極81A、81BとメモリストリングMSとの間に、電極パッド80を介設することにより、ビア電極82は、ビット線BLと電極パッド80との間に位置する。このため、ビア電極82のアスペクト比は高くならず、バリア膜82aをCVDChemicalVaporDepositionに依らず、PVDPhysicalVaporDepositionで形成することができる。これにより、バリア膜82aの形成が容易になり、さらにバリア膜82aの製造コストが低減する。また、第1実施形態によれば、絶縁層85は、ビット線BLから電極パッド80に跨っている。この絶縁層85は、ビット線BLの側面BLWから電極パッド80の側面80Wにまで通じるボイド85bを有する。すなわち、ビット線BLおよび電極パッド80の両方に、ボイド85bが形成された絶縁層85が対向する。これにより、ビット線BLの周辺もしくは電極パッド80の周辺の寄生容量が低下する。これにより、不揮発性半導体記憶装置1の読み出し動作の高速化が可能になる。特に、電極パッド80は、その長軸をY方向に延ばした構造であるため、無垢の絶縁層誘電体層を電極パッド80の側面80Wに配置すると、電極パッド80の周辺の寄生容量が増加する可能性がある。しかし、第1実施形態では、ボイド85bを有する絶縁層85を電極パッド80の側面80Wに配置することによって、電極パッド80の周辺の寄生容量が必然的に低減する。また、第1実施形態によれば、ビット線BLから電極パッド80にまで跨るトレンチ92を一括で形成している。そして、このトレンチ92内に絶縁層85を形成している。従って、絶縁層85を形成する際の製造工程の数が減少し、絶縁層85を形成するときの製造コストが低減する。また、トレンチ92を一括で形成するので、このトレンチ形成におけるフォトリソグラフィプロセスのマージンが縮小することもない。また、電極パッド80とソース線SLは、同じ製造工程で製造できるため、ソース線SLとともに電極パッド80を簡便に形成することができる。従って、電極パッド80を新たに不揮発性半導体記憶装置1に付加させたとしても、製造工程のコスト上昇は起きない。ここで、参考例に係る電極パッド、ビット線、およびボイドを有する絶縁層の形成過程について説明する。図12~図14は、参考例に係る電極パッド、ビット線、およびボイドを有する絶縁層の形成過程を説明するための断面模式図である。以下に示す模式図は、図4のA-B断面に対応している。参考例では、図12aから図13cまでのルーチンを2回繰り返して、電極パッド80、ビット線BL、および絶縁層110を形成する。すなわち、以下に例示される導電層100は、電極パッド80もしくはビット線BLに対応している。先ず、図12aに示すように、層間絶縁膜66の上に、導電層100Lを形成する。次に、図12bに示すように、導電層100Lの上に、ハードマスク層90を形成する。次に、図12cに示すように、ハードマスク層90の上に、フォトリソグラフィプロセスによって、レジストパターン91を形成する。このレジストパターン91によって、ハードマスク層90がパターニングされる。次に、図13aに示すように、ハードマスク材で構成されたマスクパターン90pから表出された導電層100Lの表面から下方にトレンチ95を形成する。トレンチ95は、導電層100Lの表面から層間絶縁膜66にまで達している。トレンチ95の形成によって導電層100Lが分断されて、導電層100が形成される。次に、図13bに示すように、マスクパターン90pと、導電層100の側面と、に対向する絶縁層110を形成する。絶縁層110は、トレンチ95内における埋め込み性が悪い条件で形成される。これにより、トレンチ95内の絶縁層110の内部には、ボイド110bが形成される。実際のプロセスでは、トレンチ95内に絶縁層110を形成すると、ボイド110bの上方の絶縁層110の表面に凹部110cが形成される場合がある。図13bには、その凹部110cを破線で表している。次に、図13cに示すように、マスクパターン90pの上方に形成された絶縁層110をCMPで除去する。CMP処理によって形成された絶縁層110には、図13bに示す凹部110cの影響を受けて、絶縁層110上に凹部110cが残存転写する。上述したように、参考例では、図12aから図13cまでのルーチンを2回繰り返して、電極パッド80、ビット線BL、および絶縁層110を形成する。但し、電極パッド80、ビット線BLを形成する毎に、絶縁層110を形成するので、凹部110cの転写も繰り返される。電極パッド80、ビット線BL、および絶縁層110を形成した後の状態を、図14に示す。参考例においても、図14に示すように、電極パッド80の側面80Wおよびビット線BLの側面BLWに、ボイド110bを有する絶縁層110が対向している。従って、ビット線BLの周辺もしくは電極パッド80の周辺の寄生容量は低下する。しかし、参考例では、絶縁層110の形成工程が複数回に及んでしまう。また、凹部110cの転写が複数回、繰り返されると、ビット線BLを形成する下地に段差が生じる場合がある。例えば、絶縁層110を形成した部分は凹部110cの影響で凹み、ビット線BLを形成する下地に段差が生じる場合がある。従って、参考例では、ビット線BLを形成する際のフォトリソグラフィプロセスのフォーカスマージンが低下する場合がある。これに対し、第1実施形態では、1回の製造工程によってビット線BLの側面BLWから電極パッド80の側面80Wにまで通じる絶縁層85を形成している。第1実施形態では、絶縁層85の形成工程が1回のみであり、凹部110cの転写が繰り返されない。従って、ビット線BLを形成する下地に段差は生じ難く、上述したフォーカスマージンが確保される。第2実施形態次に、第2実施形態に係る電極パッド80から上方の部位の製造過程について説明する。以下に示す断面模式図は、図4のA-B断面に対応している。図15および図16は、第2実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。まず、図15aに示すように、電極パッド80の上に、電極パッド80に接続されたビア電極82を形成する。続いて、電極パッド80の上に、層間絶縁膜67を形成する。続いて、層間絶縁膜67の上に、絶縁層68を形成する。さらに、絶縁層68の上に、フォトリソグラフィによってレジストパターン96を形成する。レジストパターン96から表出された絶縁層68にエッチング加工を施す。続いて、レジストパターン96を除去する。この状態を、図15bに示す。図15bに示すように、絶縁層68には、トレンチ97が形成される。次に、図15cに示すように、トレンチ97内に、ダマシン法等によって、ビット線BLを形成する。ビット線BLの上面と、絶縁層68の上面と、は、CMPによって面一にする。次に、図16aに示すように、ビット線BL自体をマスクとして、ビット線BLの表面から下方にトレンチ98を形成する。トレンチ98は、ビット線BLの表面から層間絶縁膜67を貫通し、さらに電極パッド80の側面80Wを通って層間絶縁膜66にまで達している。トレンチ98の底部は、電極パッド80の下面よりも下側に位置している。上述したように、ビット線BLはY方向に延在している図4a参照。ビット線BLが延在する方向と電極パッド80の長軸とが同じY方向に向いているため、一括して、それぞれの側面に対向するトレンチ98を形成できる。次に、図16bに示すように、ビット線BLの側面BLWと、電極パッド80の側面80Wと、に対向する絶縁層85を形成する。絶縁層85は、トレンチ98内における埋め込み性が悪い条件で形成される。これにより、トレンチ98内の絶縁層85の内部には、ビット線BLの側面BLWから電極パッド80の側面80Wにまで通じるボイド85bが形成される。第2実施形態では、トレンチ98の底部を電極パッド80の底面よりも下側に位置させて、予め深いトレンチ98を形成する。そして、このようなトレンチ98内に絶縁層85を形成する。このような手法によれば、ビット線BLの側面BLWから電極パッド80の側面80Wにまで通じるボイドの形成が容易になる。この後、図16cに示すように、ビット線BLの上方に形成された絶縁層85をCMPによって除去する。このような製造過程によっても、不揮発性半導体記憶装置1が形成される。第2実施形態においても、第1実施形態と同様の効果を奏する。特に、第2実施形態によれば、ビット線BL自体をマスクとして自己整合的にトレンチ98を形成するので、絶縁層85を形成するためのトレンチ98の位置精度がさらに向上する。以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。