aマスクパターン形成工程であって、a1基準マスク線幅のパターンを有する基準設計マスクを準備する工程と、a2試験基板上の試験用フォトレジストに対し、前記基準設計マスクを用いて試験露光および現像処理を行う工程と、a3前記a2工程により得られた複数のフォトレジストパターンのレジスト線幅とラインばらつきとの相関を調べる工程と、a4前記レジスト線幅とラインばらつきとの相関から、ラインばらつきのより小さいレジスト線幅である補正用レジスト線幅を選出する工程と、a5前記基準マスク線幅に対応する基準レジスト線幅と前記補正用レジスト線幅との差に基づいて前記基準マスク線幅を補正する工程と、a6前記a5工程の補正後の補正マスク線幅に基づいてマスクパターンを形成する工程と、を有するマスクパターン形成工程と、b前記マスクパターンを用いて半導体基板上の第1膜上に形成されたフォトレジストを露光および現像する工程と、を有することを特徴とする半導体装置の製造方法。前記ラインばらつきは、LWRまたはLERであることを特徴とする請求項1記載の半導体装置の製造方法。前記a2工程は、前記試験用フォトレジストの複数の領域に対し、前記基準設計マスクを用いて、露光量を変えながら複数回露光を行った後、現像処理することにより、前記複数のフォトレジストパターンを形成する工程であることを特徴とする請求項1記載の半導体装置の製造方法。前記補正用レジスト線幅は、前記レジスト線幅とラインばらつきとの相関を示すグラフの最小値であることを特徴とする請求項1記載の半導体装置の製造方法。前記複数のフォトレジストパターンのうちの第1フォトレジストパターンは、第1露光量で露光されたものであり、前記複数のフォトレジストパターンのうちの第2フォトレジストパターンは、前記第1露光量より大きい第2露光量で露光されたものであり、前記第2フォトレジストパターンのレジスト線幅は、前記第1フォトレジストパターンのレジスト線幅より小さく、前記第2フォトレジストパターンのレジスト線幅が、前記補正用レジスト線幅であり、前記補正マスク線幅は、前記基準マスク線幅より小さいことを特徴とする請求項3記載の半導体装置の製造方法。前記b工程の露光は、前記第2露光量で行われることを特徴とする請求項5記載の半導体装置の製造方法。前記試験用フォトレジストおよび前記b工程のフォトレジストは、ポジ型のフォトレジスト材料よりなることを特徴とする請求項1記載の半導体装置の製造方法。前記a2工程の試験露光および前記b工程の露光は、EUV光を照射する露光であることを特徴とする請求項1記載の半導体装置の製造方法。前記a2工程の試験露光および前記b工程の露光は、紫外線、KrFレーザーまたはArFレーザーを照射する露光であることを特徴とする請求項1記載の半導体装置の製造方法。前記基準マスク線幅には、前記a5工程の補正以外の補正処理による補正データが加味されていることを特徴とする請求項1記載の半導体装置の製造方法。前記補正処理は、OPC補正、フレアー補正、斜入射補正またはアジマス補正であることを特徴とする請求項10記載の半導体装置の製造方法。前記a5工程において、前記差に基づいた前記補正に加え、他の補正処理の補正値に基づいて前記基準マスク線幅を補正することを特徴とする請求項1記載の半導体装置の製造方法。前記他の補正処理は、OPC補正、フレアー補正、斜入射補正またはアジマス補正であることを特徴とする請求項12記載の半導体装置の製造方法。前記b工程の後、c前記b工程により現像されたフォトレジストをマスクとして前記第1膜をエッチングする工程を有することを特徴とする請求項1記載の半導体装置の製造方法。aマスクパターン形成工程であって、a1基準マスク線幅のパターンを有する基準設計マスクを準備する工程と、a2試験基板上の試験用フォトレジストに対し、前記基準設計マスクを用いて試験露光および現像処理を行う工程と、a3前記a2工程により得られた複数のフォトレジストパターンのレジスト線幅とラインばらつきとの相関を調べる工程と、a4前記レジスト線幅とラインばらつきとの相関から、ラインばらつきのより小さいレジスト線幅である補正用レジスト線幅を選出する工程と、a5前記基準マスク線幅に対応する基準レジスト線幅と前記補正用レジスト線幅との差に基づいて前記基準マスク線幅を補正する工程と、a6前記a5工程の補正後の補正マスク線幅に基づいてマスクパターンを形成する工程と、を有するマスクパターン形成工程と、を有することを特徴とするマスクパターン形成方法。前記ラインばらつきは、LWRまたはLERであることを特徴とする請求項15記載のマスクパターン形成方法。前記a2工程は、前記試験用フォトレジストの複数の領域に対し、前記基準設計マスクを用いて、露光量を変えながら複数回露光を行った後、現像処理することにより、前記複数のフォトレジストパターンを形成する工程であることを特徴とする請求項15記載のマスクパターン形成方法。前記補正用レジスト線幅は、前記レジスト線幅とラインばらつきとの相関を示すグラフの最小値であることを特徴とする請求項15記載のマスクパターン形成方法。前記複数のフォトレジストパターンのうちの第1フォトレジストパターンは、第1露光量で露光されたものであり、前記複数のフォトレジストパターンのうちの第2フォトレジストパターンは、前記第1露光量より大きい第2露光量で露光されたものであり、前記第2フォトレジストパターンのレジスト線幅は、前記第1フォトレジストパターンのレジスト線幅より小さく、前記第2フォトレジストパターンのレジスト線幅が、前記補正用レジスト線幅であり、前記補正マスク線幅は、前記基準マスク線幅より小さいことを特徴とする請求項17記載のマスクパターン形成方法。前記マスクパターンは、ラインおよびスペースが繰り返し配置された領域を有し、前記ラインの幅は、前記スペースの幅より小さいことを特徴とする請求項15記載のマスクパターン形成方法。本発明者は、露光技術についての研究開発に従事している。特に、EUV光を用いた露光特性の向上について検討している。具体的には、感度特性、解像度特性およびラインばらつき特性LERまたはLWRなどの向上や、これらの特性の向上を図ることができるフォトレジスト材料の検討を行っている。特に、上記特性の中でも、ラインばらつき、即ち、ラインのエッジのばらつきは、半導体装置の特性を左右する重要な要素であり、ラインばらつきにより、半導体装置特性の劣化がもたらされる。そこで、本発明の目的は、露光特性を向上させ、半導体装置の特性を向上させることができる半導体装置の製造方法を提供することにある。特に、ラインばらつきを低減することにより、半導体装置の特性を向上させることができる半導体装置の製造方法を提供することにある。また、本発明の他の目的は、良好なマスクパターンの形成方法を提供することにある。このマスクパターン形成方法により形成されたマスクを用いることにより、半導体装置の特性を向上させることができる。特に、ラインばらつきを低減したレジストパターンを形成することができる。本発明の上記目的およびその他の目的と新規な特徴は、本願明細書の記載および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。本願において開示される発明のうち、代表的な実施の形態に示される半導体装置の製造方法は、以下のaおよび工程を有する。a工程は、マスクパターン形成工程であって、以下のa1~a6工程を有する。a1工程は、基準マスク線幅のパターンを有する基準設計マスクを準備する工程である。a2工程は、試験基板上の試験用フォトレジストに対し、上記基準設計マスクを用いて試験露光および現像処理を行う工程である。a3工程は、上記a2工程により得られた複数のフォトレジストパターンのレジスト線幅とラインばらつきとの相関を調べる工程である。a4工程は、上記レジスト線幅とラインばらつきとの相関から、ラインばらつきのより小さいレジスト線幅である補正用レジスト線幅を選出する工程である。a5工程は、上記基準マスク線幅に対応する基準レジスト線幅と上記補正用レジスト線幅との差に基づいて上記基準マスク線幅を補正する工程である。a6工程は、上記a5工程の補正後の補正マスク線幅に基づいてマスクパターンを形成する工程である。また、b工程は、上記マスクパターンを用いて半導体基板上の第1膜上に形成されたフォトレジストを露光および現像する工程である。本願において開示される発明のうち、代表的な実施の形態に示されるマスクパターン形成方法は、以下のa1~a6工程を有する。a1工程は、基準マスク線幅のパターンを有する基準設計マスクを準備する工程である。a2工程は、試験基板上の試験用フォトレジストに対し、上記基準設計マスクを用いて試験露光および現像処理を行う工程である。a3工程は、上記a2工程により得られた複数のフォトレジストパターンのレジスト線幅とラインばらつきとの相関を調べる工程である。a4工程は、上記レジスト線幅とラインばらつきとの相関から、ラインばらつきのより小さいレジスト線幅である補正用レジスト線幅を選出する工程である。a5工程は、上記基準マスク線幅に対応する基準レジスト線幅と上記補正用レジスト線幅との差に基づいて上記基準マスク線幅を補正する工程である。a6工程は、上記a5工程の補正後の補正マスク線幅に基づいてマスクパターンを形成する工程である。本願において開示される発明のうち、以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、半導体装置の特性を向上させることができる。本願において開示される発明のうち、以下に示す代表的な実施の形態に示されるマスクパターンの形成方法によれば、良好なマスクパターンを形成することができる。以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等個数、数値、量、範囲等を含むについても同様である。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。実施の形態以下、図面を参照しながら本実施の形態の半導体装置の製造方法におよびそれに用いられるレチクルの形成方法について説明する。図1は、本実施の形態の走査型EUV露光装置を示す概略構成図である。EUV露光装置10Aは、EUV露光光束12を発生するEUV光源11、照明ミラー14、15、16からなる照明光学系13、投影ミラー31、32、33、34、35、36からなる投影光学系37、折り返しミラー17、反射型のレチクル21を装着するレチクルステージ22、被露光体である半導体基板ウエハ1を搭載するウエハステージ24、これらを収納する空間であるチャンバ25、チャンバ25内を排気する複数のポンプ26A、26B、26C、26Dなどで構成されている。上記折り返しミラー17、レチクル21および投影ミラー31~36の各表面には、EUV露光光束12を正反射させるための多層膜図示せずが形成されている。図示はしないが、半導体基板ウエハ1の表面にはEUV用のレジストが塗布されている。レチクルステージ22とウエハステージ24は、縮小倍率に比例した速度比で同期して走査する機構を有している。以下では、レチクル21または半導体基板ウエハ1の面内での走査方向をY軸方向、それに垂直な方向をX軸方向、レチクル21または半導体基板ウエハ1の面に垂直な方向をZ軸方向とする。一般に、走査型露光装置では、レチクルとウエハを縮小比に応じて同期させて移動させ、1ショットの露光を行うスキャン露光と呼ばれる。例えば、1/4縮小投影の場合では、レチクルはウエハの4倍のスピードで同期する。このように、光源から発する露光光束をウエハ上に走査しながら照射し、1ショット分の露光が行われた後、露光光束が停止、もしくはシャッターなどでウエハ面に到達しなくなると、1ショット1スキャンとも呼ばれるが終了する。次に、ステップと呼ばれる次露光ショットの初期位置にウエハが移動する。その後、再度レチクルとウエハの走査による露光2回目のスキャンが行われる。このように、走査型露光装置では、スキャンとステップとを交互に繰り返しながらウエハのほぼ全面を露光する。図2は、本実施の形態のレチクルパターンと、レジストパターン転写パターンとの関係を模式的に示す断面図である。なお、一般的には、縮小投影露光が行われるが、ここでは、説明を容易にするために等倍1:1露光を例に説明する。また、レチクルパターンの形状に制限はないが、ここでは、ライン状のレチクルパターンを例に説明する。図3は、レチクルパターンの平面図であり、図4は、露光現像処理後のレジストパターンの平面図である。図5は、LWRを説明するための平面図であり、図6は、LERを説明するための平面図である。図2に示すように、レチクル21にEUV光Eaを照射し、その反射EUV光Eaを半導体基板1上の膜被エッチング膜3上に形成されたフォトレジスト膜5に照射することにより、レチクル21に描かれたレチクルパターンここでは、スペースを置いて配置されたラインパターンLをフォトレジスト膜5上に転写する。ここでは、ポジ型のフォトレジストを用いる。この場合、スペースLSの形状に対応して反射EUV光Eaが照射され、フォトレジスト膜5が変質し、現像液により溶融可能となる。次いで、現像処理により、フォトレジスト膜5中の変質部5aを除去する。以上の工程により、レチクルパターンラインパターンLに対応する位置にフォトレジスト膜5が残存する。以下、残存したフォトレジスト膜5をレジストパターンと言う場合がある。図2および図3に示すように、レチクル21には、レチクルに描かれたレチクルパターン描画パターンである複数のラインパターン光吸収部Lが、所定のスペース光反射部LSを置いて配置されている。ラインパターンLの幅はLLであり、ラインパターンとスペースとの和ピッチは、LP=LLLSとなる。一般的には、LL=LSである。また、図4に示すように、レジストパターン5の幅は、RLであり、スペースの幅は、RSである。等倍1:1露光の場合は、LL=RL、LS=RSとなることが理想的であるが、露光特性やフォトレジスト材料を考慮して種々の補正が行われ、所望のRLおよびRSとなるようレチクル21のLLおよびLSの形状が設計され、また、補正される。また、図4においては、模式的にレジストパターン5を矩形で示し、その長辺を直線で示したが、レジストパターン5は、その端部側面において凹凸が生じる。即ち、図5および図6に示すように、レジストパターン5の端部は、直線状ではなく、波線状となる。このようなレジストパターン5の端部のばらつきを、ラインばらつきという。このばらつきを示す指標としては、LER、LWRなどがある。LWRlinewidthroughnessは、図5に示すように、凹凸によって生じたライン幅のばらつきを示し、LERはlineedgeroughnessは、図6に示すように、ラインパターンの壁面に生じた凹凸の大きさを示す。このようなラインばらつきLER、LWRの値が大きいと、半導体装置の特性が劣化する。例えば、MISFETmetalinsulatorsemiconductorfieldeffecttransistorを構成するゲート電極のLWRが大きいと、ゲート長がばらつくこととなる。この場合、MISFETのオンオフ比が劣化する他、しきい電圧がばらつくと言った不具合が生じる。次いで、本発明者の検討事項実験例について説明する。図7は、転写パターン寸法nmとLWRnmとの関係を示すグラフである。この転写パターン寸法およびLWRは、転写パターン5の幅RLが所定の寸法ターゲット寸法となるよう設計されたレチクル第1設計レチクル、試験用レチクルを用いて露光を行うことにより測定したものである。丸印グラフaは、上記所定の寸法が45nmの場合、四角印グラフbは、上記所定の寸法ターゲット寸法が32nmの場合を示す。このように、上記所定の寸法ターゲット寸法となるように設計されたレチクル第1設計レチクル、試験用レチクルを用いて転写する際、露光量を随時大きくしながら露光すると、転写パターンの幅の平均の寸法nmが減少する。これは、反射EUV光Eaの強度が大きくなり、変質部5aの幅が大きくなるためである図2参照。なお、露光量は、例えば、露光強度×露光時間で表せ、露光時間を変化させることにより、露光量を変化させることができる。この幅の異なる各転写パターンにおいて、LWRを測定したところ、所定の寸法グラフaでは45nm、グラフbでは32nmより細い幅となる転写パターンターゲット寸法;グラフaにおいては横軸45nm未満の領域、グラフbにおいては横軸32nm未満の領域において、LWRの低下が確認された。特に、グラフaにおいてはPaの点、グラフbにおいては、Pbの点において、LWRの最小値を示した。なお、露光量は、8J/cm2から12mJ/cm2の範囲で、0.5mJ/cm2ずつ増加させた。また、フォトレジスト材料としては、化学増幅系のポジ型レジストである、PHSポリハイドロオキシスチレン系のフォトレジストを用いた。Paでの露光量は、10mJ/cm2であり、Pbでの露光量は、11.5mJ/cm2である。このように、ターゲット寸法に対応して定められた設計露光量よりも、やや多い露光量で形成され、ターゲット寸法よりも寸法が小さくなった転写パターンにおいて、LWRが小さくなることが分かった。このような傾向は、上記PHS系のフォトレジストの他、化学増幅系のポジ型レジストであるアクリレート材料系のフォトレジスト、化学増幅系のポジ型レジストであるフラーレン材料系のフォトレジスト、化学増幅系のポジ型レジストであるノリア材料系のフォトレジストおよび化学増幅系のポジ型レジストであるPHS-アクリレートハイブリット材料系のフォトレジストなどを用いた場合にも確認することができた。ラインばらつき補正処理そこで、デバイス製造用のレチクルの設計補正、微調整の際、あらかじめ対象となるフォトレジストに対して、転写パターン寸法とLWRの関係を調査する。即ち、試験半導体基板上の被エッチング膜上に、試験用フォトレジストを塗布し、レチクルパターンの幅基準マスク線幅がLLである基準設計レチクルを用いて等倍の試験露光および現像処理を行う。これにより、転写パターンの線幅平均線幅とラインばらつきLER、LWRとの関係を調べる。次いで、この転写パターンの線幅とラインばらつきLER、LWRとの関係から、より小さいLWR、好ましくは最小のLWR補正用レジスト線幅を決定する。次いで、ターゲット寸法RL0と最小のLWRとなった転写パターン寸法補正用レジスト線幅RL1との差α=RL0-RL1を求め、αを補正値とし、レチクルパターンに対してこの補正値αを考慮したパターン設計を行う。例えば、等倍1:1露光の場合は、レチクル21のレチクルパターンラインパターンLの幅基準マスク線幅、LLを、両側からα/2ずつ小さくし、LL―αの幅とすればよい。もちろん、レチクル21のレチクルパターンラインパターンLの幅について、各種補正データから他の補正値βを考慮し、例えば、ラインパターンLの幅をLL-αβとしてもよい。また、1/4の縮小投影露光の場合には、LL-α×4nmとするなど、1/Nの縮小投影露光の場合には、LL-α×Nnmとすればよい。また、縮小倍率についても各種補正、フレアーの効果やMEEFMaskErrorEnhancementFactorを考慮し、LL×N-αβ×Ncnmとしてもよい。このように、上記幅LLの補正以外の他の補正βやNcなどが別途考慮されることは言うまでもない。例えば、図7に示すグラフaにおいては、RL0=45、RL1=37nmであるため、α=45-37=8nmとなる。よって、等倍1:1露光の場合は、レチクル21のラインパターンLの幅を、両側から4nmずつ小さくし、37nmの幅とすればよい。また、1/4の縮小投影露光の場合には、37×4nmとすればよい。もちろん、上記補正倍率Ncや補正値βなどの他の補正要素を考慮してもよい。例えば、1/4の縮小投影露光の場合において、例えばフレアーの効果による寸法が細る補正としてβ=2、MEEFによる補正としてNc=3.5とした場合、レチクルでのライン幅は、45×4-8-2×3.5=159nmとなる。また、例えば、図7に示すグラフbにおいては、RL0=32、RL1=29.5nmであるため、α=32-29.5=2.5nmとなる。よって、等倍1:1露光の場合は、レチクル21のラインパターンLの幅を、両側から1.25nmずつ小さくし、29.5nmの幅とすればよい。また、1/4の縮小投影露光の場合には、29.5×4nmとすればよい。もちろん、上記補正倍率Ncや補正値βなどの他の補正要素を考慮してもよい。このように、本実施の形態によれば、LWRなどのラインばらつきを小さくすることができる。これにより、転写パターン形状や被エッチング膜のパターン形状の制御性が向上する。その結果、半導体装置の特性が向上する。なお、図7においては、縦軸にLWRを用いたが、LERを用いてもよい。レチクルの設計補正工程を含むフローの説明図8は本実施の形態のレチクル作成工程およびそのレチクルを用いて半導体基板上に回路パターンを形成する工程のフローチャートである。図8に示すように、ステップST1において、設計データCADデータを準備する。例えば、製造対象のデバイス半導体装置に基づき、ターゲット寸法例えば、45nm等の必要データを準備する。次いで、ステップST2において、ターゲット寸法基準レジスト線幅、例えば、45nmに対応するレチクルパターンの寸法基準マスク線幅、例えば、LL0とするに対し、既存の各種補正処理を施し、補正単位補正グリッドを定める。補正処理としては、OPC、PPC、フレアー補正、斜入射補正およびアジマス補正などがある。このようなOPC、もしくはPPCにより、後述するゲート電極被エッチング膜のパターン、パターンGの線幅制御性を向上させることができる。また、特に、EUV光を用いた露光処理においては、フレアーと呼ばれる被り露光の影響を低減するため、フレアー補正が重要となる。また、EUV光を用いた露光処理においては、EUV光を円弧状のスリットを介して照射する際のスキャン方向Y方向と円弧方向X方向の差斜入射補正および円弧方向の位置依存性アジマス補正等を考慮した補正を行う必要がある。このように、パターンに依存した補正値を予め決定し、補正を考慮してデバイス製造用のレチクルを形成することによりゲート電極Gの線幅などパターン形状の制御性を向上させることができる。次いで、ステップST3において、ラインばらつき補正処理、具体的には、上記LWR補正処理を行う。即ち、前述した転写パターン寸法とLWRとの関係図7参照を調べ、LWRがより良くなる、好ましくは最小となる転写パターンの線幅パターン寸法およびその際の露光量を判定する。次いで、ターゲット寸法RL0と上記転写パターン寸法RL1との差RL0-RL1から補正値αを求める。次いで、ステップST4において、レチクルマスクを形成する。具体的には、ステップST2およびステップST3の補正データ例えば、Nc、β、αを考慮して、レチクルパターンの寸法を補正する例えば、LL0をLL1と補正する。。次いで、上記補正されたレチクルパターンの寸法LL1を用いて、デバイス製造用のレチクルを形成する。即ち、上記補正されたレチクルパターンの寸法補正マスク線幅、LL1を有するパターンを用いて回路パターンをレチクル上に形成する。補正されたレチクルパターンの寸法補正マスク線幅、LL1は、当初のレチクルパターンの寸法基準マスク線幅、例えば、LL0とするより小さくなるLL1<LL0。上記レチクルの形成は、例えば、描画装置画像装置を用いて行うことができる。以下に、レチクルの形成工程について一例を説明する。例えば、基材基板として、低熱膨張ガラスLTME基板を用い、その上にMo/Siの積層膜よりなる多層膜を形成する。次いで、多層膜上に遮光膜として例えばTaN膜を被着形成する。次いで、TaN膜上にフォトレジスト膜を形成する。なお、TaN膜上にハードマスクを形成した後、その上部にフォトレジスト膜を形成してもよい。次いで、描画装置内に、基材を搬送し、電子線を走査しながらフォトレジスト膜上に所望の回路パターンを描画する。電子線の照射露光後、フォトレジスト膜に対して現像処理を施す。この転写パターンをマスクとして下地のTaN膜をエッチングすることにより、レチクルが形成される。なお、ハードマスクを用いた場合には、レジストパターンをマスクとしてハードマスクをエッチングし、さらに、このハードマスクをマスクとして、下地のTaN膜をエッチングする。次いで、ステップST4において作製されたレチクル以下、このレチクルを21cで示すを用いて、半導体装置を作成する。図9~図12は、本実施の形態の半導体装置の製造工程を示す基板の要部断面図である。ここでは、半導体装置として、MISFETを製造する場合を例に説明する。図8のステップST5および図9に示すように、ゲート絶縁膜303を介して堆積された導電性膜第1膜305を有する半導体基板基板、ウエハ301を準備する。この半導体基板301の全面上にフォトレジスト膜感光性絶縁膜Rを形成する。なお、導電性膜305上に有機下地膜を形成した後、フォトレジスト膜Rを形成してもよい。さらに、導電性膜305と有機下地膜との間にシリコン系酸化膜ハードマスク/スピンオンカーボン膜SOC/SiN系ハードマスクを積層した多層構造膜を形成してもよい。次いで、図10に示すように、上記ステップST4において作製されたレチクル21c、即ち、補正された線幅で描かれたレチクル21cを用いてフォトレジスト膜Rを露光する。具体的には、上記レチクル21cにEUV光Eaを照射し、その反射EUV光により、レチクル21cに描かれた回路パターンLcをフォトレジスト膜Rに転写する。この際のEUV光Eaによる露光量露光条件は、ステップST3において、選択したLWRがより良くなる、好ましくは最小となる点のパターン寸法を形成した際の露光量とする。例えば、前述の図7においては、ターゲット寸法が45nmの場合には、Pa点の露光量、ターゲット寸法が32nmの場合には、Pbの点の露光量とする。次いで、図11に示すように、現像処理により、フォトレジスト膜R中の変質部Raを除去することにより、レジストパターンRを形成する。この際、図8のステップST6に示すように、レジストパターンRのライン幅などの寸法やLWRを測定してもよい。その測定結果を踏まえて、測定結果が許容の範囲外であった場合は、ルートR11により、ステップST3に戻る。言い換えれば、上記測定結果を、ステップST3にフィードバックしてもよい。これにより、レチクルパターンの線幅の微調整など、更なる補正を行う。また、図示はしていないが、上記測定結果をステップST2にフィードバックし、更なる補正を行ってもよい。上記測定結果が許容の範囲内であった場合には、ステップST7および図12に示すように、上記レジストパターンRをマスクとして、下層の導電性膜をエッチングすることにより、例えば、ゲート電極パターンGを形成する。この後、アッシングなどによりレジストパターンRを除去する。なお、この後、ゲート電極Gの両側の半導体基板中に不純物イオンを注入することにより、ソース、ドレイン領域307を形成する。次いで、図8のステップST8に示すように、ゲート電極パターンGのライン幅などの寸法を測定してもよい。この測定結果が許容の範囲外であった場合は、ルートR12により、ステップST2にフィードバックする。これにより、レチクルパターンの更なる補正を行い、デバイス製造用の修正レチクルを形成する。また、図示はしていないが、上記測定結果をステップST3にフィードバックしてもよい。上記許容の範囲であるか否かは、例えば、次のように検証する。ゲート電極パターンGのライン幅の平均をとり、その平均が、±補正のグリッドの2倍以内であるか否かで判断する。2倍とするのは、ラインは両端を有し、線幅は、補正グリッドの2倍で変化するためである。以上、いわゆるMISFETの形成工程を例に説明したが、半導体装置を構成する各種回路パターンの形成に際し、図8に示すフローが適用可能であることは言うまでもない。なお、上記フローにおいては、レチクル21cに回路パターンを描画したが、レチクル21cをレチクル21と同様に試験用レチクルとし、単なる、ラインパターンを描画してもよい。この場合、図8に示すフローのルートR11やR12などによるフィードバックにより、所望のレジストパターンの寸法または被エッチング膜パターンの寸法が、許容の範囲内となった後、全ての補正を考慮し、デバイス製造用の修正レチクルとして回路パターンを形成すればよい。なお、図8においては、各種補正処理ステップST2を行った後、ラインばらつき補正処理ステップST3を行ったが、これらの順序を逆としてもよい。図13は、本実施の形態の他のレチクル作成工程を示すフローチャートである。図13に示すように、ステップST1において、設計データを準備した後、ステップST3において、ラインばらつき補正処理を行う。即ち、前述した転写パターンの線幅とLWRとの関係図7参照を調べ、LWRがより良くなる、好ましくは最小となる転写パターンの線幅パターン寸法およびその際の露光量を判定する。次いで、ステップST2において、OPC、フレアー補正、斜入射補正およびアジマス補正などの各種補正処理を施す。なお、以降のステップST4~ST8およびフィードバックのルートR11、R12などは、図8に示すフローと同様であるためその説明を省略する。このように、図13のフローによれば、ステップST3で判定された露光量に基づいてステップST2の各種補正を行うことができ、上記図8のフローによる効果に加え、補正処理を効率良く行うことができる。以上詳細に説明したように、図8に示すフローによれば、LWRなどのラインばらつきを小さくすることができる。また、各種補正を踏まえたレチクルの形成が可能となる。これにより、回路パターンに対応するレジストパターン形状や被エッチング膜のパターン形状の制御性が向上し、半導体装置の特性が向上する。例えば、MISFETを構成するゲート電極のLWRが低減し、ゲート長のばらつきが低減する。その結果、MISFETのオンオフ特性が向上する。また、MISFETのしきい電圧の制御性が向上する。このように、半導体装置の特性や信頼性を向上させることができる。また、半導体装置の製造歩留まりを向上させることができる。また、半導体装置のスループットの短縮および製造コストの低減を図ることができる。以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。特に、本実施の形態においては、EUV光を用いて露光を行ったが、g線436nm、i線365nmのような紫外線から、KrFエキシマレーザー248nm、ArFエキシマレーザー193nmを露光源とする露光技術を用いてもよい。また、電子線を露光源とする露光技術を用いてもよい。但し、EUV光は、上記ArFの波長の1/10以下となり、極微細パターン形成方法が可能である。例えば、上記実施の形態で用いたフォトレジストのうち、PHS系のフォトレジストおよびPHS-アクリレートハイブリット材料系のフォトレジストは、KrFエキシマレーザーを露光源とする露光工程に適用可能である。また、アクリレート材料系のフォトレジストは、ArFエキシマレーザーを露光源とする露光工程に適用可能である。また、フラーレン材料系のフォトレジストおよびノリア材料系のフォトレジストは、電子線を露光源とする露光工程に適用可能である。