出力素子を成す半導体素子と前記半導体素子を駆動するための駆動回路とを有し、前記駆動回路の出力端子が前記半導体素子の制御端子に接続される半導体回路において、前記駆動回路の最終出力段の電源端子と前記最終出力段を除く部分の電源との間に配置される抵抗体と、前記駆動回路の前記電源端子に接続される第1端子と、前記半導体素子の基準端子に接続される第2端子と、当該素子を制御する第3端子を有する電圧制御型半導体素子と、を備え、前記電圧制御型半導体素子の前記第3端子は、前記半導体素子の高電位側端子に接続される、ことを特徴とする半導体回路。前記電圧制御型半導体素子は、MOSFETであることを特徴とする請求項1記載の半導体回路。出力素子を成す第1半導体素子と前記第1半導体素子を駆動するための第1駆動回路と、前記第1半導体素子に直列に接続された第2半導体素子と、第1駆動回路に対してレベルシフトされていて前記第2半導体素子を駆動するための第2駆動回路とを有し、前記第1駆動回路の出力端子が前記第1半導体素子の制御端子に接続され、前記第2駆動回路の出力端子が前記第2半導体素子の制御端子に接続される半導体回路において、前記第1駆動回路の最終出力段の電源端子と前記最終出力段を除く部分の電源との間に配置される抵抗体と、前記第1駆動回路の前記電源端子に接続される第1端子と、前記第1半導体素子の基準端子に接続される第2端子と、前記第1半導体素子の高電位側端子に接続される第3端子を有する第1電圧制御型半導体素子と、前記第2半導体素子の制御端子に接続される第1端子と、前記第2半導体素子の基準端子に接続される第2端子と、前記第1半導体素子の基準端子に接続される第3端子とを有する第2電圧制御型半導体素子と、を備えていることを特徴とする半導体回路。前記第1電圧制御型半導体素子は、MOSFETであり、前記第2電圧制御型半導体素子は、接合型FETであることを特徴とする請求項3記載の半導体回路。前記抵抗体は、電流-電圧特性が非線形性を有する素子であることを特徴とする請求項1記載の半導体回路。出力素子を成す半導体素子と前記半導体素子を駆動するための駆動回路とを有し、前記駆動回路の出力端子が前記半導体素子の制御端子に接続される半導体回路を有するインバータ回路において、前記駆動回路の最終出力段の電源端子と前記最終出力段を除く部分の電源との間に配置される抵抗体と、前記駆動回路の前記電源端子に接続される第1端子と、前記半導体素子の基準端子に接続される第2端子と、当該素子を制御する第3端子とを有する電圧制御型半導体素子と、を備え、前記電圧制御型半導体素子の前記第3端子は、前記半導体素子の高電位側端子に接続される、ことを特徴とするインバータ回路。出力端子が出力素子を成す半導体素子の制御端子に接続されて前記半導体素子を駆動するための駆動回路が所定の半導体基板上に構成された半導体装置において、前記駆動回路の最終出力段の電源端子と前記最終出力段を除く部分の電源との間に配置される抵抗体と、前記駆動回路の前記電源端子に接続される第1端子と、前記半導体素子の基準端子に接続される第2端子と、当該素子を制御する第3端子とを有する電圧制御型半導体素子と、を備え、前記電圧制御型半導体素子の前記第3端子は、前記半導体素子の高電位側端子に接続される、ことを特徴とする半導体装置。前記出力素子を成す前記半導体素子が前記所定の半導体基板とは別の半導体基板上に設けられており、前記第3端子は、前記所定の半導体基板に独立して設けられている、ことを特徴とする請求項7記載の半導体装置。上述のように、従来の駆動回路では、NO124がオン状態の場合、高圧回路側からNO124のコレクタに電流が流れ込み、エミッタから高圧回路側に戻っていく。このように主電流が流れるとき、端子短絡などの異常がなければ、NO124の出力端子の電圧は低下する。すると、NO124のコレクタ-ゲート間の帰還容量の電荷を放出する電流が、NO124コレクタ→高圧回路出力素子を含む→VDD123のマイナス電極→VDD123のプラス電極→PD121→NO124のゲートを通って流れる。この電流は、制御系電源VDD123の電圧上昇をもたらす原因となるという問題点があった。一般に、回路設計において、PD121には、所定の時間内にNO124のゲート充電を完了するのに十分な電流供給能力を与え、R125は、PD121の供給電流や帰還容量からNO124に流れ込む電流を緩和するように設定される。また、VDD123の電圧は、プラズマディスプレイパネルのガス放電電流を低抵抗で通電できるように設定される。前述した軽負担時においても出力素子NO124のゲート電圧を最大負荷時と同じ電圧で駆動するため、出力の電圧変化が激しく、出力素子NO124の帰還容量を介してノイズが発生し、制御系電源VDD123に過電圧がのることとなる。しかしながら、特許文献1に記載の対応策では、根本的な解決ができない。また、上述のクロック信号が入力されてから一定時間経過しても次のクロック信号が入力されない場合に、出力素子のゲート電圧を低下させてICの破壊を防ぐ手法では、ゲート電圧低下後は十分なガス放電電流を流すことができないので、プラズマディスプレイパネルの駆動方法に制約をもたらしてしまうという問題があった。上記対策のために、回路構成を複雑にした例もあるが、コストアップや高集積化の妨げになるなど、一般的な回路に採用することは難しかった。本発明はこのような点に鑑みてなされたものであり、回路構成を複雑にすることなく、過電圧から素子を保護することが可能な半導体回路、このような半導体回路を有したインバータ回路、ならびにこのような半導体回路を所定の半導体基板上に構成した半導体装置を提供することを目的とする。本発明では、上記課題を解決するために、出力素子を成す半導体素子と前記半導体素子を駆動するための駆動回路とを有し、前記駆動回路の出力端子が前記半導体素子の制御端子に接続される半導体回路において、前記駆動回路の最終出力段の電源端子と前記最終出力段を除く部分の電源との間に配置される抵抗体と、前記駆動回路の前記電源端子に接続される第1端子と、前記半導体素子の基準端子に接続される第2端子と、当該素子を制御する第3端子を有する電圧制御型半導体素子と、を備え、前記電圧制御型半導体素子の前記第3端子は、前記半導体素子の高電位側端子に接続される、ことを特徴とする半導体回路、が提供される。このような半導体回路によれば、出力素子を成す半導体素子を駆動するための駆動回路の最終出力段の電源端子と電源の間に抵抗体を配置する。また、駆動回路の電源端子と半導体素子の基準端子間に電圧制御型半導体素子を接続し、抵抗体の抵抗値を制御するための第3端子を半導体素子の動作に応じて相対的にダイナミックに変化する電位に接続する。これにより、半導体素子出力素子の出力電位に応じて、駆動回路に配置される抵抗体の抵抗値を自動的に変化させて駆動回路の電源電圧を制御する。さらに、上記課題を解決するために、上記の半導体回路を有するインバータ回路およびこのような半導体回路が所定の半導体基板上に構成される半導体装置が提供され、駆動回路に配置された抵抗体と出力素子に接続する電圧制御型半導体素子が、出力素子の動作に応じてその抵抗体の抵抗値を変化させ、駆動回路の電源電圧を制御する。本発明による半導体回路では、駆動回路に抵抗体を配置し、駆動回路の電源端子と出力素子を成す半導体素子の基準端子間に電圧制御型半導体素子を接続して、その半導体素子出力素子の出力電位に応じて抵抗体の抵抗値を自動的に変化させることにより、駆動回路の電源電圧を制御し、電源電圧の上昇を防止することができる。このように、本発明の半導体回路によれば、簡単な回路構成で、ノイズ発生を抑制し、かつ異常時などに過電圧から素子を保護することが可能である。この結果、安価でかつ簡便な高信頼性の駆動回路の提供が可能となる。また、上記の説明の本発明の半導体回路を少なくとも1組有したインバータ回路、および上記の半導体回路を所定の半導体基板上に構成した半導体装置でも同様に、出力素子の出力電位に応じて駆動回路の電源電圧を制御することによって、簡単な回路構成で、ノイズ発生の抑制と異常時の保護機能を備えることができる。この結果、安価でかつ簡便な高信頼性の駆動回路を備えたインバータ回路および半導体装置の提供が可能となる。以下、本発明の実施の形態を図面を参照して説明する。本発明に係る半導体回路は、出力素子と、この出力素子を駆動するための駆動回路を備え、駆動回路の出力端子が出力素子の制御端子に接続される構成に、出力素子の出力電位に応じて、出力素子のゲート電位、または駆動回路の電源電圧を制御する電圧制御型半導体素子を設けた回路構成をとる。以下、第1の実施の形態として、電圧制御型半導体素子によって出力素子のゲート電位を制御する回路構成について説明し、第2の実施の形態として電圧制御型半導体素子によって駆動回路の電源電圧を制御する回路構成について説明する。まず、第1の実施の形態として、電圧制御型半導体素子を出力素子のゲート抵抗として機能させ、出力素子のゲート電位を制御する回路構成について、図面を参照して詳細に説明する。図1は、本発明の第1の実施の形態の半導体回路を示した回路図である。第1の実施の形態の半導体回路は、p-chMOSFETPD2と、n-chMOSFETND3と、制御系電源VDD4を有する駆動回路と、出力素子である高耐圧のn-chIBGTNO5との間に、出力素子NO5のゲート電位を制御する電圧制御型半導体素子N1が配置される構成をとる。駆動回路を成す低耐圧のPD2と、同じく低耐圧のND3は、それぞれのドレイン端子が接続されており、ゲート端子は、相互に接続されるとともに入力端子に接続している。また、PD2のソース端子はVDD4のプラス電極に接続され、ND3のソース端子はVDD4のマイナス電極に接続されている。高耐圧の出力素子であるNO5のエミッタ端子は、VDD4のマイナス電極に接続され、NO5のゲート端子は、抵抗R6を介してPD2およびND3のドレイン端子に接続されている。そして、NO5の出力端子であるコレクタ端子は、負荷などに接続される。NO5のゲート電位の制御は、NO5のエミッタ端子を基準に行われるので、NO5のエミッタ端子がNO5の基準端子となる。以上の各部は、図9に示した従来の回路構成と同様である。第1の実施の形態では、このような回路構成に、No5のゲート電位を制御するN1を配置する。高電圧で抵抗値を制御可能なN1は、ドレイン端子、ソース端子およびゲート端子の3端子を有している。ドレイン端子は、抵抗R6を介して出力素子NO5のゲート端子制御端子に接続する。同時に、駆動回路側のPD2およびND3のドレイン端子に接続される。N1のソース端子は、NO5のエミッタ端子基準端子と、ND3のソース端子に接続される。そして、N1のゲート端子は、NO5の出力端子であるコレクタ端子に接続される。これにより、N1のゲート端子は、NO5のスイッチング動作に応じてソース端子の電位との間の電位差が変化する電位出力電位に接続される。ところで、別に設けられた高圧回路の高電位側に出力端子を接続し、低電位側にVDD4のマイナス電極を接続すると、N1のゲート端子を形成するゲート酸化膜には高電圧が付加される。そこで、N1は、厚膜ゲート酸化膜を有する低耐圧MOSFET、あるいは接合型FETを用いる。たとえば、500nmのゲート酸化膜を備えた低耐圧MOSFETの場合、使用上問題のない酸化膜に印加される電界強度を4MV/cmとすると、200Vのゲート電圧の印加に耐えることが可能である。なお、N1のドレイン-ソース間耐圧は、PD2、ND3と同程度でよい。また、N1のオン抵抗は、PD2のそれと同等程度が必要である。また、N1のゲート酸化膜は500nmと厚いが高電圧を印加することができるので、オン抵抗はゲート酸化膜の薄い低耐圧のND3と同程度とできる。よって、占有面積もND3と同程度でよい。このように、N1は高いゲート電圧で低いドレイン出力を制御する素子であり、一般的ではない。しかしながら、上記の条件を満たす素子の製造は、一般的なCMOSプロセスを適用することで可能である。たとえば、厚いゲート酸化膜は、半導体基板上に素子分離用などの形成に用いるLOCOSLocalOxidationofSiliconプロセスを用いて形成される。以下、第1の実施の形態の半導体回路の動作について説明する。入力端子がHiVDD4のプラス電位の場合、PD2オフ、ND3オンとなり、それぞれの素子のドレインはLoレベルVDD4のマイナス電位となる。そして、これに接続されたNO5のゲート電位もLoレベルとなるので、NO5はオフ状態になる。この状態で別に設けられた高圧回路の高電位側にNO5の出力端子を接続し、低電位側にVDD4のマイナス電極を接続すると、NO5のコレクタ-エミッタ間には所望の高電圧が印加される。このとき、N1のゲート端子にはNO5の出力端子と同じ高電圧が印加されるので、N1はオン状態となっている。この状態で入力端子をLoレベルに切替えると、NO5のゲート電位は上昇するが、すぐにはHiレベルにならない。このとき、PD2はオン状態であり、NO5の出力端子には未だ高電圧が印加されているので、N1もオン状態である。前述のようにN1とPD2両素子のオン抵抗をほぼ同じに設定しているので、NO5のゲート電位はVDD4の半分程度になる。この値をNO5の閾値以上に設定しておけば、NO5の電流駆動能力は低い状態ではあるが、オン状態となるので、高圧回路側から電流がコレクタに流れ込み、エミッタから高圧回路に戻っていく。NO5の電流駆動能力を抑えているので、NO5の出力端子の電圧は、相対的に穏やかに低下する。このようにNO5の出力端子の電圧の低下に伴い、N1のゲート電圧が低下するので、同素子の抵抗値は上昇し、NO5のゲート電圧も徐々に上昇する。そして、NO5の出力端子の電圧がN1の閾値以下になると、N1はオフ状態になる。このとき、NO5のゲート電圧はHiレベルに達するので、NO5は、十分な電流駆動能力の状態となる。このように、従来と異なりNO5の出力端子の電圧変化スピードが緩くなる分、NO5のコレクタ-ゲート間の帰還容量の電荷を放出する放電電流のピーク値は低下するので、制御系電源VDD4の電圧上昇は抑制される。また、N1がオン状態である間は、帰還容量の放電電流は、NO5のコレクタ→高圧回路→N1→NO5のゲートへと流れる経路が存在するので、合わせて制御系電源VDD4への悪影響を軽減できる。さらに、仮にNO5の出力端子が直接電源などにショートしていれば、NO5の出力端子の電圧の低下は起こらないため、結果としてNO5のゲート電位は低いままであり、NO5の電流駆動能力は低い状態であるので、素子が破壊されにくい。以上のように、第1の実施の形態の半導体回路によれば、簡単な回路構成で、帰還容量を介したノイズ発生を抑制し、かつ異常時などに過電圧から素子を保護することが可能である。以下、第1の実施の形態をプラズマディスプレイのスキャンドライバICと、サステインドライバ回路に適用した場合を説明する。ところで、AC型プラズマディスプレイパネルの駆動において、ドライバ回路の動作状態は、高電圧が印加される出力素子と、大電流を流す必要のある出力素子は別々に構成される。つまり、ハイサイド素子に高電圧が印加されている場合に、ガス放電電流を流すための素子は、ローサイド素子である。高電圧が印加されている素子のゲート電圧は0Vで、一方、ガス放電電流を流す素子のゲート電圧は、スキャンICの場合で主に5V、サステインドライバ回路の場合は主として15Vである。ガス放電が完了し、次のステップに移行するために、ゲート電圧が印加されていた素子の電圧を0Vに切替えた後に、高電圧が掛かっていた素子のゲート電圧を0Vから所定のゲート電圧に切替える。このとき、プラズマディスプレイパネルの電極電位が変化することで、次のガス放電状態にセッティングされる。ドライバ回路の出力素子は高電圧印加から低電圧最終的には0Vに変化するが、このときに流れる電流は、パネル電極電位の変化に伴う容量電荷分のみであり、ガス放電時の最大電流に比べ、4分の1程度である。図2は、第1の実施の形態の半導体回路をスキャンドライバICに適用した回路の一例を示した回路図である。この回路は、ハイレベルHi側の出力素子NOH13と、ローレベルLo側の出力素子NOL14と、出力素子NOH13を駆動する駆動回路を構成するp-chMOSFETPD15、PD17と、n-chMOSFETND16、ND18に、NOH13のゲート電位を制御する電圧制御型半導体素子NH11と、NOL14のゲート電位を制御する電圧制御型半導体素子NL12が配置される構成をとる。出力素子NOL14の駆動回路は制御信号生成部22内に構成される。出力素子である2つのn-chIBGTNOH13とNOL14は、高電位電源端子VDH19と接地端子GND20の間に直列に接続される。駆動回路を構成するPD15、PD17、ND16およびND18は、制御信号生成部22が出力する制御信号に応じて出力素子NOH13をオン、オフさせる。高電圧で抵抗値を制御可能なNH11とNL12は、ゲート酸化膜の厚いn-chMOSFETで構成される。NH11は、ドレイン端子がHi側のNOH13のゲート、ソース端子がインバータ出力Do21Hi側のNOH13の基準端子であるエミッタ端子、そしてゲート端子がVDH19NOH13の出力端子であるコレクタ端子に接続されている。また、NL12は、ドレイン端子がLo側のNOL14のゲート、ソース端子がGND20NOL14の基準端子であるエミッタ端子、そしてゲート端子がDo21NOL14の出力端子であるコレクタ端子に接続されている。NH11、NL12には、たとえば、チャネル長L=2μm、チャネル幅W=4μmのサイズで、閾値Vth=17.4V、ゲート電圧100VのときのMOS抵抗Ron=2.5kΩというような厚膜n-chMOSFETを用いる。図1を用いて説明したように、インバータ出力Do21の電位の変化により、2つの出力素子、Hi側のNOH13とLo側のNOL14に印加されるゲート電圧は個別にコントロールすることが可能である。また、出力短絡の異常が発生した場合は、Do21の電位が変化しないことで、該当する出力素子のゲート電圧は低い状態のままなので、破壊しにくくなる。なお、NH11およびNL12は小型でよいので、スキャンドライバICのように多出力であっても、出力ごとに配置することができる。図3は、第1の実施の形態の半導体回路をサステインドライバ回路に応用した回路の一例を示した回路図である。これは、図1に示した回路を2系統配置したブートストラップ回路の構成例である。この回路は、Hi側の出力素子NOH34と、NOH34を駆動するp-chMOSFETPDH32およびn-chMOSFETNDH33、出力素子NOH34のゲート電位を制御するNH31で構成される系と、Lo側の出力素子NOL38と、NOL38を駆動するp-chMOSFETPDL36およびn-chMOSFETNDL37、出力素子NOL38のゲート電位を制御するNL35で構成される系の2系統が、レベルシフト回路39の出力する制御信号に応じて、インバータ出力Do30の電位を制御している。それぞれの系は、図1に示した構成と同様であり、Hi側のNH31は、ドレイン端子がNOH34のゲート、ソース端子がDo30、そしてゲート端子がNOH34のコレクタ端子に接続する。また、Lo側のNL35は、ドレイン端子がNOL38のゲート、ソース端子が接地端子NOL38の基準端子であるエミッタ端子、そしてゲート端子がNOL38の出力端子であるコレクタ端子に接続する。NH31およびNL35は、たとえば、チャネル長L=2μm、チャネル幅W=300μmのサイズで、閾値Vth=15.6V、ゲート電圧200VのときのMOS抵抗Ron=12.5Ωというような厚膜n-chMOSFETで構成することができる。また、サイズは、NDH33、NDL37と同じとする。このような回路では、図1を用いて説明したように、インバータ出力Do30の電位の変化により、2つの出力素子、Hi側のNOH34とLo側のNOL38に印加されるゲート電圧は個別にコントロールすることが可能である。また、出力短絡の異常が発生した場合は、Do30の電位が変化しないことで、該当する出力素子のゲート電圧は低い状態のままなので、破壊しにくくなる。なお、NH31およびNL35は一般的な素子ではないので、図の一点鎖線で囲まれた領域A、すなわち、出力素子を除く駆動部を1つの回路としてICに組み込むとよい。ICには、NH31、NL35のゲート端子を独立して設け、出力素子NOH34、NOL38に接続できるようにする。この場合、NH31およびNL35のゲート端子を図のようにNOH34およびNOL38の出力端子であるコレクタ端子に接続すれば、本実施の形態の効果が得られる。場合により、それぞれのゲート端子を自身のソース電位側に接続すれば、従来の回路と同じように使用することもできる。以上、第1の実施の形態の半導体回路について、プラズマディスプレイのスキャンドライバICやサステインドライバ回路を例に示して説明した。実施の形態によれば、出力素子に高電圧が掛かっている状態では、駆動電流を絞ってノイズ発生を抑え、出力素子に低電圧しか掛からない状態で大電流を流すときには、十分な駆動動力を得ることが可能となる。このために追加する素子は、1系統に1個のみであり、かつ、制御は自動的に行われるので、煩雑な回路構成や制御方法を必要とせず、安価で簡便な半導体回路、インバータ回路および半導体装置を提供することができる。また、この半導体回路は、一般的なパワー素子駆動回路にも応用することができる。一般的なパワー素子駆動回路において、基本的な出力素子の安全動作領域を考慮する場合、高電圧で大電流の領域では、素子の発熱が大であり、破壊しやすい。したがって、本発明に係る回路を応用すれば、比較的簡単に危険な動作領域を回避することが可能である。図4は、第1の実施の形態の半導体回路をインバータ回路の出力駆動回路に応用した回路の一例を示した回路図である。図4は、一般的なモータ駆動に用いられるインバータ回路の出力駆動回路に第1の実施の形態の半導体回路を応用した例で、通常600Vの3相電源にインバータの出力が接続される。図では、1相分を示している。この回路は、図3と同様に、Hi側の出力素子NOH44と、NOH44を駆動するp-chMOSFETPDH42およびn-chMOSFETNDH43、出力素子NOH44のゲート電位を制御するNH41で構成される系と、Lo側の出力素子NOL48と、NOL48を駆動するp-chMOSFETPDL46およびn-chMOSFETNDL47、出力素子NOL48のゲート電位を制御するNL45で構成される系の2系統が、レベルシフト回路49の出力する制御信号に応じて、インバータ出力Do40の電位を制御している。また、図3と異なり、NH41、NL45のゲート端子は、それぞれコンデンサCH51、CL53の一端に接続される。CH51、CL53のもう一端は、出力素子NOH44の出力端子であるコレクタ端子、NOL48の出力端子であるコレクタ端子に接続されている。さらに、NH41とCH51の接続部分には、ダイオードDH52のカソード端子が接続され、アノード端子はNH41のソース端子に接続される。同様に、NL45とCL53の接続部分には、ダイオードDL54のカソード端子が接続され、アノード端子はNL45のソース端子に接続される。図1の説明のように、NH41、NL45のゲート酸化膜を厚さが500nmとすると、約200Vまでの印加に耐えることができる。この程度の厚さであれば、通常のLSIのプロセスたとえば、LOCOS酸化膜などで対応可能であるが、600Vまで安定して印加できる膜厚を作りこむことは困難である。そこで、図4に示すように、CH51、CL53を追加してNH41、NL45のゲート-ソースの容量と直列に接続して分圧することで、NH41、NL45のゲートに印加される電圧を抑えることができる。電源が600Vの場合、CH51、CL53の容量は、NH41、NL45のゲート-ソース間容量の2分の1でよい。そうすることで、CH51、CL53には400Vの電圧が印加され、NH41、NL45のゲート-ソース間電圧を200Vに抑えることができる。DH52、DL54は、過電圧保護のために200Vの耐圧があればよい。また、電流はほとんど流す必要がないので、小型でよい。NH41、NL45の閾値が15.6Vである場合、図4の回路では、出力素子NOH44、NOL48の出力電圧が15.6V×3倍=46.8V以下になると、NH41、NL45がオフ状態となり、これらの素子の抵抗値が大きくなる。したがって、出力素子がオフ状態600Vからオン状態に移行する間、すなわち、出力素子の出力電圧高電位側端子の電圧が600V~46.8Vの間は、NH41、NL45がオン状態となるので、その間NH41、NL45の抵抗は低く、この結果、出力素子を穏やかにオンすることが可能である。以上のように、一般的なインバータ回路においても、本実施の形態の半導体回路によれば、比較的簡単に危険な動作領域を回避することが可能である。次に、第2の実施の形態として、電圧制御型半導体素子によって駆動回路に設けられた抵抗体の抵抗値を制御させ、駆動回路の電源電圧を制御する回路構成について、図面を参照して詳細に説明する。図5は、本発明の第2の実施の形態の半導体回路を示した回路図である。第2の実施の形態の半導体回路では、第1の実施の形態と同様のp-chMOSFETPD63と、n-chMOSFETND64と、制御系電源VDD65を有する駆動回路と、出力素子である高耐圧のn-chIBGTNO66という回路構成に、PD63とVDD65の間にダイオード61を挿入し、ダイオード61とNO66の間に電圧制御型半導体素子N62が配置される。ダイオード61は、駆動回路の最終段の電源端子とVDD65との間に配置され、アノード端子がVDD65のプラス電位側に接続され、カソード端子がPD63のソース端子に接続される。ダイオード61は、電流-電圧特性が非線形性を有する接合ダイオードなどで、VDD65の電源電圧を降下させる抵抗体として機能する。また、ダイオードの代わりに、電流-電圧特性が非線形性を有する抵抗を配置してもよい。N62は、第1の実施の形態と同様に、高電圧で制御可能な、たとえば、n-chMOSFETにより構成される。N62は、ドレイン端子がダイオード61のカソード端子、したがって、PD63のソース端子に接続され、ソース端子がNO66の基準端子であるエミッタ端子と、ND64のソース端子に接続される。そして、ゲート端子は、NO66の出力端子であるコレクタ端子に接続される。これにより、N62のゲート端子は、NO66のスイッチング動作に応じてソース端子の電位との間の電位差が変化する電位出力電位に接続される。入力端子がHiレベルの場合、PD63オフ、ND64オンとなり、これに接続されたNO66のゲート電位もLoレベルとなるので、NO66はオフ状態になる。この状態で別に設けられた高圧回路の高電位側にNO66の出力端子を接続し、低電位側にVDD65のマイナス電極を接続すると、NO66のコレクタ-エミッタ間には所望の高電圧が印加される。このとき、N62のゲート端子はオン状態となっている。この状態で入力端子をLoレベルに切替えると、PD63はオン状態になり、NO66のゲート電位は上昇する。このとき、NO66の出力端子には未だ高電圧が印加されているので、N62もオン状態であり、ダイオード61の電圧降下分だけNO66のゲート電圧を低く抑えることができる。また、仮にNO66の出力端子が直接電源などにショートしていれば、NO66の出力端子の電圧の低下は起こらないため、結果としてNO66のゲート電位は低いままであり、NO66の電流駆動能力も低い状態であるので、素子が破壊されにくい。以上のように、第2の実施の形態の半導体回路によれば、簡単な回路構成で、帰還容量を介したノイズ発生を抑制し、かつ異常時などに過電圧から素子を保護することが可能である。なお、ダイオード61を共通とし、複数の出力段の駆動回路PD63とND64と、N62のドレイン端子をダイオード61のカソード端子に接続する形態をとれば、複数の系のうち、1出力でも電位が高い状態にあるときには、残りの出力の駆動力も抑えることができる。第2の実施の形態の半導体回路は、第1の実施の形態の半導体回路と同様に、プラズマディスプレイのスキャンドライバICやサステインドライバ回路および一般的なインバータ回路に適用することができる。たとえば、図2に示したスキャンドライバICでは、第2の実施の形態の半導体回路をLo側に適用することができる。また、図3に示したサステインドライバ回路では、第2の実施の形態の半導体回路をHi側、Lo側両方に適用することができる。図6は、第2の実施の形態の半導体回路をサステインドライバ回路に応用した回路の一例を示した回路図である。これは、図3に示したサステインドライバ回路におけるHi側のNH31の代わりにn型接合FETNH71を配置し、Lo側のNL35の代わりに図5に示したようなダイオードD72とn-chMOSFETNL73を配置した回路構成の例である。図3と同じものには同じ番号を付し、説明は省略する。NH71は、n-ch接合型FETであり、ゲート電圧が低い0Vの場合には低抵抗で、高い場合には高抵抗を示すので、ゲート端子はマイナス電位側に接続するとよい。図の例では、ゲート端子は、制御系電源VDDのマイナス電位側に接続されている。この素子の場合、先に示したn-chMOSFETと異なり、通常時オンで、かつ完全にオフ状態になることはないが、同様の効果を得ることができる。D72とNL73を有するLo側は、図5に示した回路構成と同じになっており、NL73がオンすることで、D72の電圧降下分だけNOL38のゲート電圧を低く抑えることができる。ここで、図5に示したようなダイオードをHi側にも形成し、NH71のドレイン端子をダイオードのカソード端子と接続する構成としてもよい。なお、以上の第1の実施の形態もしくは第2の実施の形態の半導体回路、あるいは、この半導体回路が適用されたインバータ回路を少なくとも1組、同一半導体基板上に構成し、半導体装置として提供することができる。この半導体装置によっても、上記の第1の実施の形態もしくは第2の実施の形態の半導体回路と同様の効果を得ることができる。また、半導体装置は、出力素子をのぞく半導体回路を少なくとも1組同一の半導体基板上に構成して電圧制御型半導体素子のゲート端子を独立して設け、別の半導体基板上に設けられた出力素子と接続する構成としてもよい。