"ワード線を介してアドレス可能なメモリセルアレイのメモリセルと、前記ワード線を選択または選択解除するプルアッププルダウンPUPD列とを具備してなり、前記PUPD列は、前記ワード線と前記ワード線を選択する電流シンクとの間に電気的に接続されたプルダウントランジスタと、前記ワード線と前記ワード線を選択解除する電源との間に電気的に接続された一以上のプルアップ抵抗とを備え、前記一以上のプルアップ抵抗は前記プルダウントランジスタに直列に接続されていることを特徴とするメモリデバイス。前記一以上のプルアップ抵抗は、前記メモリセルアレイ端部上または端部近傍に設けられたシリコン拡散部からなることを特徴とする請求項1に記載のメモリデバイス。前記シリコン拡散部は、シリコン基板内に埋め込まれたn型物質からなることを特徴とする請求項2に記載のメモリデバイス。前記一以上のプルアップ抵抗は、前記メモリセルのベースまで伸びた前記ワード線始端上または始端近傍のシリコン拡散部からなることを特徴とする請求項1に記載のメモリデバイス。注入電流なしに実行するよりも高速に前記ワード線を選択解除する連続した二つの前記プルダウントランジスタ間の前記PUPD列に電流を注入する付加トランジスタを更に具備することを特徴とする請求項1に記載のメモリデバイス。前記連続した二つのプルダウントランジスタの一方のベースと、前記付加トランジスタのベースとの間に電気的に接続されたインバータを更に具備することを特徴とする請求項5に記載のメモリデバイス。前記プルダウントランジスタは、NMOSトランジスタからなることを特徴とする請求項1に記載のメモリデバイス。メモリセルアレイのメモリセルにアドレスするように基板上にワード線を形成する工程と、前記基板上に一以上のプルアップ抵抗を形成する工程とを具備してなり、前記一以上のプルアップ抵抗は、前記ワード線を選択解除するように電圧を上げるものであることを特徴とする方法。前記メモリセルアレイ及び前記一以上のプルアップ抵抗を、同じマスクを用いて実質的に同時に形成する工程を更に具備することを特徴とする請求項8に記載の方法。前記一以上のプルアップ抵抗は、シリコン拡散部を用いて形成することを特徴とする請求項8に記載の方法。前記シリコン拡散部は、前記基板内に埋め込まれたn型物質からなることを特徴とする請求項10に記載の方法。前記メモリセルアレイ端部は、前記メモリセルのベースまで伸びた前記ワード線始端からなることを特徴とする請求項11に記載の方法。注入電流なしに実行するよりも高速に前記ワード線を選択解除する一以上のプルアップ抵抗に直列に接続した連続する二つの前記プルダウントランジスタ間に電流を注入する付加トランジスタを形成する工程を更に具備することを特徴とする請求項8に記載の方法。前記連続した二つのプルダウントランジスタの一方のベースと、前記付加トランジスタベースとの間に電気的に接続したインバータを形成する工程を更に具備することを特徴とする請求項13に記載の方法。前記連続する二つのプルダウントランジスタは、NMOSトランジスタからなることを特徴とする請求項13に記載の方法。メモリデバイスを動作するメモリコントローラと、一以上のアプリケーションをホストするとともに、前記メモリセルアレイ内の前記メモリセルにアクセスを与えるように前記メモリコントローラにコマンドを開始するプロセッサとを具備してなり、前記メモリデバイスは、ワード線を介してアドレス可能なメモリセルアレイのメモリセルと、前記コマンドを復号することによって生成された電気信号に応答する前記ワード線を選択または選択解除するプルアッププルダウンPUPD列とを備えるとともに、前記PUPD列は、前記ワード線と前記ワード線を選択解除する電源との間に電気的に接続した一以上のプルアップ抵抗を備えることを特徴とするシステム。前記PUPD列内の前記一以上のプルアップ抵抗に直列に接続されるとともに、前記ワード線と前記ワード線を選択する電流シンクとの間に電気的に接続されたプルダウントランジスタを更に具備することを特徴とする請求項16に記載のシステム。前記プルダウントランジスタは、前記NMOSトランジスタからなることを特徴とする請求項17に記載のシステム。前記一以上のプルアップ抵抗は、前記メモリセルアレイ端部上または端部近傍に設けられたシリコン拡散部からなることを特徴とする請求項16に記載のシステム。注入電流なしに実行するよりも高速に前記ワード線を選択解除する連続した二つの前記プルダウントランジスタ間の前記PUPD列に電流を注入する付加トランジスタを更に具備することを特徴とする請求項17に記載のシステム。以下に図を参照して、非制限的かつ非網羅的ではない実施形態について説明する。特に規定がない限り、様々な図を通して類似の参照番号は類似の部分について言及するものである。本明細書を通して、一実施形態または実施形態という言及は、実施形態に関連して記載した特別な特徴、構造、または特性が、請求項に記載された発明の主題の少なくとも一実施形態に含まれることを意味する。それゆえ、本明細書を通して様々な箇所における一実施形態または実施形態という語句の出現は、必ずしも全てが同一の実施形態を参照しているものではない。更に、特定の特徴、構造、または特性は、一以上の実施形態において組み合わされてもよい。実施形態において、メモリアレイ内ワード線を駆動する処理は、相補型金属酸化膜半導体CMOSトランジスタと、一以上の抵抗とからなる特定の組み合わせを組み込むワード線ドライバを含んでもよい。例えば、プルダウン処理は、一以上のNチャンネル金属酸化膜半導体電界効果NMOSトランジスタを用いて実行してもよく、一方、プルアップ処理は、一以上の抵抗を用いて実行してもよい。こうしたワード線ドライバは、全てのCMOSトランジスタワード線デバイス例えば、抵抗なしの面積に比べて、こうしたワード線によって占有されたメモリデバイスの面積の減少を含む利点を与えることができる。こうした面積の節約は、代償を伴うことなく実現することができる。例えば、相変化メモリPCMまたはNORフラッシュメモリにおける、行及び列の復号、及び/またはワード線の駆動に割り当てられた回路は、メモリアレイによって占有された面積の1/3をほぼ占有する。こうした占有面積比率は、少なくとも部分的にメモリの所望の性能に依存してもよい。本明細書に記載した実施形態は、行の復号機能、及び/またはワード線の駆動機能に割り当てられたこうしたメモリ面積の割合を減少させることができてもよい。勿論、こうした利点は単なる例であって、請求項に記載された内容はそのように限定されるものではない。特定の実施形態において、メモリデバイスは、ワード線を経由してアドレッシング可能であり、メモリセルアレイの行に対応し得るメモリセルアレイのメモリセルを含んでもよい。メモリデバイスはまた、メモリセルアレイのワード線を選択する、または選択解除するために、本明細書においてプルアッププルダウンPUPD列と呼ぶ直列回路素子を含んでもよい。こうしたPUPD列は、ワード線を選択するようにワード線と電流シンクとの間に電気的に接続されたプルダウントランジスタと、ワード線を選択解除するようにワード線と電圧源との間に電気的に接続された一以上のプルアップ抵抗とを含んでもよい。以下に更に詳細に記載するように、こうしたプルアップ抵抗はプルダウントランジスタに直列に接続されてもよい。特定の実施形態において、一以上のこうしたプルアップ抵抗は、メモリセルアレイ端部上または端部近傍に設けられたシリコン拡散部を含んでもよい。例えば、シリコン拡散部は、シリコン基板に埋め込まれたn型物質を含んでもよい。シリコン拡散部を含むプルアップ抵抗は、メモリセルアレイ内のメモリセルのベースまで伸びたワード線始端上または始端近傍に設置されてもよい。勿論、請求項に記載された内容は、上記の例で述べたように、こうしたPUPD列の詳細によって限定されるものではない。他の実施形態において、メモリデバイスは、連続する二つのプルダウントランジスタ間のPUPD列内に電流を注入するように付加トランジスタを更に含んでもよい。以下に詳細に記載するように、このような構成はこうした注入電流なしに実行するよりも高速でワード線の選択解除を可能にすることができる。請求項に記載された内容はそのように限定されるものではないが、特定の実施形態において、インバータは、連続する二つのプルダウントランジスタの一方のベースと付加トランジスタのベースとの間に電気的に接続されてもよい。図1は、本発明の実施形態に係るワード線ドライバ100の回路を概略的に示す図であり、ワード線ドライバ100はメモリセルアレイ図示せずのワード線205を選択解除及び選択するように、プルアップCMOSトランジスタまたはプルダウンCMOSトランジスタがそれぞれ組み込まれている。例えば、ワード線ドライバ100は電源135ノードを含んでもよく、電源135ノードは、接地または別の低電圧130ノードに接続された、一以上のNMOSトランジスタ120,122,124に接続された、一以上の並列Pチャンネル金属酸化膜半導体電界効果PMOSトランジスタ110,112,114に接続されていてもよい。一実施形態において、PMOS110及びNMOS120の両方に行復号ゲート信号L1Xを用いてもよく、PMOS112及びNMOS114の両方に行復号ゲート信号L2Xを用いてもよく、PMOS114及びNMOS124の両方に行復号ゲート信号L3Xを用いてもよい。したがって、L1X,L2X,L3Xの値に依存して、ワード線を選択解除または選択するように、ワード線WLをプルアップまたはプルダウンすることができる。図2は、本発明の実施形態に係るワード線ドライバ200の回路を概略的に示す図であり、ワード線ドライバ200はメモリセルアレイ図示せずのワード線205を選択解除及び選択するように、プルアップ部及びプルダウン部がそれぞれ組み込まれている。例えば、ワード線ドライバ200は、接地または低電圧230に接続された、一以上のNMOSトランジスタ220,222,224に連続した、プルアップ抵抗210を具備するPUPD列に接続された、電源135ノードを含むことができる。一実施形態において、NMOS220に行復号ゲート信号L1Xが印加されてもよく、NMOS214に行復号ゲート信号L2Xが印加されてもよく、NMOS224に行復号ゲート信号L3Xが印加されてもよい。したがって、L1X、L2X、及びL3Xの値に依存して、ワード線を選択解除または選択するように、ワード線WLをプルアップまたはプルダウンすることができる。以下により詳細に記載するように、プルアップ抵抗210はメモリアレイ端部上のシリコン拡散を用いて組み込まれてもよい。勿論、こうしたワード線ドライバの詳細は単なる例示であり、請求項に記載された内容はそのように限定されるものではない。図3は、本発明の実施形態に係るメモリアレイ340の一部に用いたワード線の回路を概略的に示す図である。メモリアレイ340は、メモリセル345の行及び列を含むことができる。以下に説明するように、個々の列はビット線に対応している。個々の行は、メモリセルのワード線335に対応して、少なくとも部分的にPUPD列320によって設定されたワード線の電圧レベルに基づいて、選択または選択解除されてもよい。特定の実施形態において、個々のメモリセル345は、例えば、PCMセル、NORフラッシュメモリセル、または他のタイプの記憶セルを含むことができる記憶セル360に接続された選択トランジスタを含んでもよい。それぞれの選択トランジスタ350の基本接続を共有する多数のメモリセル345は、ワード線335を含んでもよい。それぞれの選択トランジスタ350のエミッタ接続を共有する多数のメモリセル345は、例えば、ビット線375を含んでもよい。読取り動作及び/または書出し動作をする特定のメモリセル345を選択するように、特定のメモリセルに対応する選択トランジスタ350は、ワード線335上の電圧をプルダウンすることによってターンオンされてもよい。他方、特定のメモリセルを対応する選択トランジスタ350は、メモリセル345を選択解除するように、ワード線335上の電圧をプルアップすることによってターンオフされてもよい。こうしたワード線上の電圧をプルダウンしたりプルアップしたりすることは、PUPD列320によって実行されてもよく、請求項に記載された内容はそのように限定されるものではないが、図2に示したように、ワード線ドライバ200を含んでもよい。特に、PUPD列320は、プルアップ抵抗310を構成してよい。ノード325は、プルアップ抵抗310及びNMOSトランジスタ列330を接続してもよい。メモリアレイ340のワード線335は、ノード325を介してPUPD列320に接続してもよい。多数の構成が可能であるが、特定の実施形態において、ワード線選択プルダウンはNMOSトランジスタ列330を用いて実行されてもよい。このようなNMOSトランジスタ列330は、多数のワード線を階層的に選択するように選択されてもよい。一実施形態において、例えば、行復号ゲート信号L1Xを受信する最初のNMOSトランジスタは、ワード線335を選択するようにターンオンされてもよい。特に、このようなNMOSトランジスタ列330内のトランジスタをターンオンすることは、ワード線335上の電圧をプルダウンしてもよく例えば、接地、それによって選択トランジスタ350のそれぞれのベース上の電圧を下げ、結果としてワード線335に対応するメモリセルを選択することができる。同様に、行復号ゲート信号L2Xを受信する第二のNMOSトランジスタは、例えば、32本のワード線のような複数のワード線からなるグループを選択するようにターンオンされてもよい。また、行復号ゲート信号L3Xを受信する第三のNMOSトランジスタは、例えば、256本のワード線のような複数のワード線からなる付加グループを選択するように選択されてもよい。勿論、このようなグループのワード線数は変化してもよく、請求項に記載された内容はこの点に限定されるものではない。他の実施形態において、ワード線または行復号は、復号信号の組み合わせを用いてワード線を選択することを伴ってもよい。例えば、もし一つのL1XのNMOSトランジスタ例えば、32個のうちのNMOSトランジスタがターンオンされ、一つのL2XのNMOSトランジスタ例えば、8個のうちのNMOSトランジスタがターンオンされ、一つのL3XのNMOSトランジスタ例えば、8個のうちのNMOSトランジスタがターンオンされるとき、単一のワード線例えば、2048本のうちのワード線を選択することができる。しかしながら、ニ以上のL1X、L2X、またはL3XのNMOSトランジスタが同時にターンオンされてもよく、このような場合、二以上のワード線が選択されてもよい。特定の実施形態において、ワード線の選択解除プルアップは、プルアップ抵抗310を用いて実行することができる。NMOSトランジスタ列330内のNMOSトランジスタのターンオフは、ワード線335上の電圧を例えば、供給電源VHXまでプルアップしてもよく、それによって選択トランジスタ350のそれぞれのベース上の電圧を上げ、結果としてワード線335に対応するメモリセルを選択解除することができる。一実施例において、一つのプルアップ抵抗または、一つの連続するプルアップ抵抗のグループは、一つのワード線を選択解除することができる。プルアップ抵抗の抵抗値は、少なくとも一部がメモリデバイスの所望の実行速度及び消費電力に基づいて選択されてもよい。例えば、ワード線ドライバ300は、消費電力が比較的低くなるように、ワード線を選択する間は比較的低電圧を供給するような比較的高抵抗を持つプルアップ抵抗を具備してもよい。他方、ワード線ドライバ300は、一つの読取り/書出し動作から、次の読取り/書出し動作に移行する間に、固有の抵抗キャパシタRC時間継続が比較的速くなるように比較的低い抵抗を持つプルアップ抵抗を具備してもよい。このようなワード線ドライバ動作速度問題について、以下に記載する。勿論、上に記載したワード線ドライバの詳細は単なる例示であり、請求項に記載された内容はそのように限定されるものではない。図4は、本発明の実施形態に係るワード線ドライバ400の回路を概略的に示す図であり、ワード線ドライバ400は付加トランジスタを具備する。このような付加トランジスタ475は、例えば、連続する二つのプルダウントランジスタ422,424間のPUPD列420に電流を注入するようにNOMSトランジスタを含んでもよい。こうした電流を注入するような付加トランジスタを具備することで、前記注入電流なしに実行するよりも高速でワード線を解除することができるようになる。例えば、プルアップ処理は、付加NMOSトランジスタを具備する間に実行してもよい。読取り動作に続いて、プルダウントランジスタ422,420を介する二つのレベルの行復号は、プルダウントランジスタ424を介する第三レベルの行復号がターンオフされる間、特定の時間例えば、数ナノ秒間変化しないままであってもよい。その結果、付加NMOSトランジスタは、比較的速くワード線435をプルアップすることができるようにターンオンされてもよい。ワード線ドライバの動作速度を改善するように電流を注入することができる性能を付加することは、一つのNMOSトランジスタ及びPMOS-NMOSトランジスタ対によって実行されたインバータを第三レベルの行復号に付加することによって実現することができる。したがって、このような動作速度を改善するアプローチを具体化することによって占有されたメモリデバイスの面積は、例えば、二以上の付加抵抗を伴うような他のアプローチに比べて比較的小さくてもよい。一実施形態において、付加トランジスタ475のベースは、PUPD列420内に具備されるプルダウントランジスタ424に印加された電気信号に関して反転された電気信号を受信してもよい。したがって、もしこのように印加された信号が比較的高い例えば、論理高電圧のとき、プルダウントランジスタ424は、ワード線435を接地ノード480または、電圧シンクを含む他の比較的低い電圧ノードに電気的に接続するようにターンオンされてもよい。その結果、反転して印加された信号が電源電圧VHXからワード線435を電気的に孤立させるように付加トランジスタ475をターンオフすることができる間、プルダウントランジスタ424は、ワード線435の電圧をプルダウンすることができる。他方、もしこのように印加された信号が比較的低い例えば、論理的低電圧のとき、プルダウントランジスタ424は、プルアップ抵抗410がワード線435の電圧をプルアップできるように、接地ノード480からワード線435を電気的に孤立させるためにターンオフされてもよい。一方、反転して印加された信号は、電源VHXに電気的に接続することなく実行された場合よりも高速でワード線435を選択解除するために、電源VHXにワード線435を電気的に接続するように付加トランジスタ475をターンオンすることができる。勿論、このようなワード線ドライバの詳細は単なる例示であって、請求項に記載された内容はそのように限定されるものではない。図5は、本発明の他の実施形態に係るワード線ドライバ500の回路を概略的に示す図であり、ワード線ドライバ500は付加トランジスタを具備する。このような付加トランジスタ575は、例えば、連続する二つのプルダウントランジスタ522,524間のPUPD列520に電流を注入するようにNMOSトランジスタを含むことができる。このように電流を注入するような付加トランジスタを具備することで、こうした注入電流なしに実行される場合よりも高速でワード線を選択解除することができるようになる。このような付加トランジスタの動作は、例えば、図4に示したワード線ドライバ400について上に記載した動作と同様であってよい。一実施形態において、付加トランジスタ575のベースは、例えば、図8に示したメモリコントローラ815のようなメモリコントローラによって与えられた大域信号590を含む電気信号を受信することができる。このような大域信号は、一以上のメモリ動作の読取り/書出しに関連して時間調整する付加トランジスタ575を選択的にターンオン/ターンオフするように、付加トランジスタ575のベースに印加されてもよい。例えば、上述したように読取り動作に続いてプルアップ処理が実行されてもよい。特に、プルダウントランジスタ522,520を介する二つのレベルの行復号は、特定の時間例えば、数ナノ秒間変化しないままであってよく、一方で、プルダウントランジスタ524を介する第三レベルの行復号がターンオフされてもよい。その結果、付加NMOSトランジスタは、比較的高速にワード線535をプルアップすることができるように、大域信号590を介してターンオンしてもよい。ワード線ドライバの動作速度を改善するように電流を注入する性能を付加することは、第三レベルの行復号に一つのNMOSトランジスタを付加することによって実現できる。したがって、このような動作速度を改善するアプローチを具体化することによって占有されたメモリデバイスの面積は、例えば、二以上の付加トランジスタ及び/またはインバータを伴うことができる他のアプローチに比べて比較的小さいことがある。勿論、このようなワード線の詳細は単なる例示であって、請求項に記載された内容はそのように限定されるものではない。図6は、本発明の実施形態に係るワード線ドライバ及びメモリアレイの一部の回路を概略的に示す図であり、図7は、本発明の実施形態に係るワード線ドライバ及びメモリアレイの一部を示す断面図である。例えば、PUPD列620はノード655においてメモリセル645の行に接続されてもよく、ストレージユニット660及び選択トランジスタ650を含むことができる。PUPD列620は、メモリセルアレイ640/740端部上または端部近傍の基板795上に設けられたプルアップ抵抗610に接続した一連のトランジスタ630を含むことができる。一実施形態において、メモリセルアレイ640端部は、選択トランジスタ650のベースまで伸びたワード線635始端を含むことができる。ワード線635は、プルアップ抵抗610を介して電源VHXに接続してもよい。図7に示すように、ストレージユニット760は、選択トランジスタ650/750の一部を形成するpエミッタ拡散部763及びnベース拡散部765上に設置されてもよい。金属配線788は、プルダウントランジスタ650/750にプルアップ抵抗610/710を電気的に接続するノード655/755を含むことができる。一実施形態において、nベース拡散765は、プルアップ抵抗610/710を組み立てる処理と同じ処理で組み立てられてもよい。例えば、n型半導体物質は、nベース拡散部765を生成するように基板795上に埋め込まれ、かつ/または堆積されてもよく、ほぼ同時にプルアップ抵抗610/710を生成するようにn型半導体物質を埋め込んでもよい。したがって、単一のマスクは、ストレージユニット660/760及びプルアップ抵抗610/710を具備するメモリセルアレイの少なくとも一部を形成するように用いることができる。このような一部は、例えば、バイポーラ接合トランジスタBJTセレクタのベースを含むことができる。一方、p型半導体物質は、選択トランジスタ650/750のコレクタを含むことができるp基板を形成するように基板795上に埋め込まれ、かつ/または堆積されてもよい。一実施形態において、金属配線788は、図6に示したトランジスタ630のような一連のトランジスタに電気的に接続することができる。ワード線を含むnベース拡散765は、プルアップ抵抗610/710を介して電源VHXに電気的に接続することができる。勿論、このようなワード線ドライバの詳細は単なる例示であり、請求項に記載された内容はそのように限定されるものではない。図8は、本発明の実施形態に係るコンピュータシステム及びメモリデバイスを概略的に示す図である。このようなコンピュータデバイスは、例えば、アプリケーション及び/または他のコードを実行するように、一以上のプロセッサを含むことができる。例えば、メモリデバイス810は、図3に示したメモリアレイ340を含んでもよい。コンピュータデバイス804は、メモリデバイス810を統御するように構成可能な任意のデバイス、器具、または装置の典型的なものでよい。メモリデバイス810は、メモリコントローラ815及びメモリ822を具備することができる。例示であって限定されるものではないが、コンピュータデバイス804は、例えば、デスクトップコンピュータ、ラップトップコンピュータ、ワークステーション、サーバーデバイス、またはこれらと類似の一以上のコンピュータデバイス及び/またはプラットフォームと、例えば、パーソナルデジタルアシスタントPDA、モバイル通信デバイス、またはこれらと類似の一以上のパーソナルコンピュータデバイスまたはパーソナルコンピュータ器具または通信デバイスまたは通信器具と、例えば、データベースまたはデータ記憶サービスプロバイダ/システムのようなコンピュータシステム及び/または関連サービスプロバイダ機能と、及び/またはこれらの任意の組み合わせとを含むことができる。前記システム800に示した様々なデバイスの全てまたは一部は、ハードウェア、ファームウェア、ソフトウェア、またはこれらの任意の組み合わせを用いて、または具備して組み込まれることができると認識されるものである。したがって、例示であって限定されるものではないが、コンピュータデバイス804は、バス840と、ホストまたはメモリコントローラ815とを通じてメモリ822に動作的に連結された、少なくとも一つの処理装置820を具備することができる。処理装置820は、データ計算手続きまたはデータ計算処理の少なくとも一部を実行するように設定可能な一以上の典型的な回路である。例示であって限定されるものではないが、処理装置820は、一以上のプロセッサ、コントローラ、マイクロプロセッサ、マイクロコントローラ、アプリケーション特化集積回路、デジタル信号プロセッサ、プログラマブル論理デバイス、フィールドプログラマブルゲートアレイ、及び類似物、またはこれらの任意の組み合わせを具備することができる。処理装置820は、メモリコントローラ815と通信するように設定されたオペレーティングシステムを具備することができる。このようなオペレーティングシステムは、例えば、バス840を超えてメモリコントローラ815に送信されるコマンドを生成することができる。このようなコマンドは、読取りコマンド及び/または書出しコマンドを含むことができる。書出しコマンドに対応して、例えば、メモリコントローラ815は、例えば、メモリパーティションへのコマンド書出しに関連した情報を書出すセットパルスまたはリセットパルスのようなバイアス信号を与えることができる。実施形態において、メモリコントローラ815はメモリデバイス810を動作することができ、処理装置820は、一以上のアプリケーションをホストすることができ、かつ/または、例えば、メモリデバイス810内のメモリセルへのアクセスを与えるようにメモリコントローラにコマンドの書出しを開始することができる。一実施形態において、システムはメモリデバイスを動作するようにメモリコントローラを含むことができ、メモリデバイスは、ワード線を介してアドレス可能なメモリセルアレイのメモリセル、コマンドを復号することによって生成された電気信号に応答してワード線を選択または選択解除するPUPD列を含んでもよい。このようなPUPDは、ワード線とワード線を選択解除する電源との間に電気的に接続されたプルアップ抵抗、及び/またはPUPD列内のプルアップ抵抗に直列に接続されるとともにワード線とワード線を選択する電流シンクとの間に電気的に接続されたプルダウントランジスタを具備してもよい。このようなシステムは更に、一以上のアプリケーションをホストするとともに、メモリセルアレイ内のメモリセルへのアクセスを与えるようにメモリコントローラにコマンドを開始させるプロセッサを具備してもよい。メモリ822は、典型的な任意のデータ記憶機構である。メモリ822は、例えば、プライマリストレージユニット824、及び/またはセカンダリストレージユニット826を具備することができる。プライマリストレージユニット824は、例えば、ランダムアクセスメモリ、読取り専用メモリなどを含み得る。この例では、処理装置820とは別のものであるとして示されているが、プライマリストレージユニット824の全部または一部は、処理装置820内に設けられているか、あるいは処理装置820と同じ場所に設置されているか、または処理装置820に連結していると理解されるべきものである。セカンダリストレージユニット826は、例えば、プライマリストレージユニットと同型または類似型のメモリ、及び/または、例えば、ディスクドライブ、光学ディスクドライブ、テープドライブ、固体状態記憶ドライブなどの一以上のデータ記憶デバイスまたはシステムを具備することができる。いくらかの実施形態において、セカンダリストレージユニット826はコンピュータ読取り可能メディア828を動作的に受信可能であってもよく、またはコンピュータ読取り可能メディア828に連結するように設定可能であってもよい。コンピュータ読取り可能メディア828は、例えば、システム800内の一以上のデバイスに、アクセス可能なデータ、コード、及び/または命令を伝送でき、かつ/または、アクセス可能なデータ、コード、及び/または命令を生成できる、任意のメディアを具備してもよい。コンピュータデバイス804は、例えば、入力/出力832を具備することができる。入力/出力832は、人及び/または機械入力を受け入れるように、あるいは人及び/または機械入力を導入するように設定することができる一以上の典型的なデバイスまたは機構であるとともに/あるいは、人または機械出力に伝えるように、または人または機械出力に与えるように設定可能な一以上のデバイスまたは機構である。例示であって限定されるものではないが、入力/出力デバイス832は、動作的に設定されたディスプレイ、スピーカー、キーボード、マウス、トラックボール、タッチスクリーン、データポートなどを具備することができる。本発明の実施形態であると現時点で考えられることについて説明するとともに記載してきたが、請求項に記載された内容から逸脱することなく他の様々に変更されてもよく、かつ等価なものに置換されてもよいと当業者に認識されるべきものである。更に、本発明の精神から逸脱することなく、請求項に記載された内容の教示に対して特定の状況を適用するように多くの変更がなされてもよい。それゆえ、請求項に記載された内容は、開示した特定の実施形態に制限されるものではないと意図されるとともに、そのような請求項に記載された内容はまた、添付の請求項の範囲内及びその等価物にある全ての実施形態を包含することができると意図される。"