半導体集積回路に含まれるトランジスタを抽出するステップaと、前記ステップaで抽出されたトランジスタのゲート絶縁膜に印加される電界強度の大きさに基づいて、当該トランジスタに適用するストレスバイアス条件を分類するステップbと、前記ステップbでの前記ストレスバイアス条件の分類に応じて、前記トランジスタの劣化後の特性を求めるステップcと、前記ステップcで求めた劣化後のトランジスタ特性を用いて、前記半導体集積回路の回路シミュレーションを行うステップdとを備えていることを特徴とする半導体集積回路の設計方法。請求項1に記載の半導体集積回路の設計方法において、前記ステップbにおいて、前記ゲート絶縁膜に印加される電界強度の大きさの指標として、第1の電界強度領域、前記第1の電界強度領域よりも小さい第2の電界強度領域、及び前記第2の電界強度領域よりも小さい第3の電界強度領域を設定し、当該各電界強度領域毎に前記ストレスバイアス条件を分類することを特徴とする半導体集積回路の設計方法。請求項1又は2に記載の半導体集積回路の設計方法において、前記ステップcにおいて、前記トランジスタの特性劣化の実測データを用いて、前記劣化後のトランジスタ特性を求めることを特徴とする半導体集積回路の設計方法。請求項1又は2に記載の半導体集積回路の設計方法において、前記ステップcにおいて、前記トランジスタの特性劣化のモデル式を用いて、前記劣化後のトランジスタ特性を求めることを特徴とする半導体集積回路の設計方法。請求項4に記載の半導体集積回路の設計方法において、前記モデル式は、前記トランジスタに前記ストレスバイアス条件の適用を開始してからの累積時間の関数であることを特徴とする半導体集積回路の設計方法。請求項1~5のいずれか1項に記載の半導体集積回路の設計方法において、前記ステップcにおいて、前記劣化後のトランジスタ特性として、前記トランジスタのしきい値電圧を求めることを特徴とする半導体集積回路の設計方法。請求項1~5のいずれか1項に記載の半導体集積回路の設計方法において、前記ステップcにおいて、前記劣化後のトランジスタ特性として、前記トランジスタに流れる電流値を求めることを特徴とする半導体集積回路の設計方法。しかしながら、アナログ回路に使用されるトランジスタでは、ロジック回路とは異なり、動作バイアス電圧は一義的に決まらない。ロジック回路のトランジスタが主に飽和領域で動作するのに対して、アナログ回路のトランジスタは線形領域で動作する。そのため、アナログ回路で動作するトランジスタには中間的なバイアスが印加されるので、ゲート、ソース、ドレイン及び基板の各端子の電位が互いに異なる状態で動作するモードが支配的になる。また、アナログ回路には多種多様なサイズのトランジスタが組み込まれていると共に、アナログ回路動作は、トランジスタの線形領域特性やノイズ等の影響を受け易い。このようなアナログ回路に使用されるトランジスタにおいては、ロジック回路での一義的なバイアス電圧を想定した従来の劣化モデルを用いた特性変動の予測方法を単純に適用することはできない。例えば特許文献1に開示された方法を使用したとしても、アナログ回路に使用されるトランジスタの劣化による特性変動を正確に予測することは困難である。トランジスタの劣化による特性変動を正確に予測できないと、トランジスタ劣化による特性変動に対して、回路動作を保証する設計マージンを適正に確保できなくなる危険性がある。具体的には、トランジスタ劣化による特性変動を過大に評価してしまった場合、必要以上に大きい設計マージンを確保しようとして、トランジスタ寸法の増大、さらには、チップ面積の増大を引き起こしてしまう。一方、トランジスタ劣化による特性変動を過小に評価してしまった場合、本来必要とされるマージンよりも小さい設計マージンで回路設計を行ってしまい、半導体集積回路装置の寿命の短縮又は歩留まりの低下を引き起こしてしまう。前記に鑑み、本発明は、アナログ回路動作で発生するトランジスタ劣化による特性変動を正確に予測できる半導体集積回路の設計方法を提供することを目的とする。前記の目的を達成するために、本発明に係る半導体集積回路の設計方法は、半導体集積回路に含まれるトランジスタを抽出するステップaと、前記ステップaで抽出されたトランジスタのゲート絶縁膜に印加される電界強度の大きさに基づいて、当該トランジスタに適用するストレスバイアス条件を分類するステップbと、前記ステップbでの前記ストレスバイアス条件の分類に応じて、前記トランジスタの劣化後の特性を求めるステップcと、前記ステップcで求めた劣化後のトランジスタ特性を用いて、前記半導体集積回路の回路シミュレーションを行うステップdとを備えている。本発明に係る半導体集積回路の設計方法において、前記ステップbにおいて、前記ゲート絶縁膜に印加される電界強度の大きさの指標として、第1の電界強度領域、前記第1の電界強度領域よりも小さい第2の電界強度領域、及び前記第2の電界強度領域よりも小さい第3の電界強度領域を設定し、当該各電界強度領域毎に前記ストレスバイアス条件を分類してもよい。本発明に係る半導体集積回路の設計方法において、前記ステップcにおいて、前記トランジスタの特性劣化の実測データを用いて、前記劣化後のトランジスタ特性を求めてもよい。本発明に係る半導体集積回路の設計方法において、前記ステップcにおいて、前記トランジスタの特性劣化のモデル式を用いて、前記劣化後のトランジスタ特性を求めてもよい。ここで、前記モデル式は、前記トランジスタに前記ストレスバイアス条件の適用を開始してからの累積時間の関数であってもよい。本発明に係る半導体集積回路の設計方法において、前記ステップcにおいて、前記劣化後のトランジスタ特性として、前記トランジスタのしきい値電圧を求めてもよい。本発明に係る半導体集積回路の設計方法において、前記ステップcにおいて、前記劣化後のトランジスタ特性として、前記トランジスタに流れる電流値を求めてもよい。本発明によれば、アナログ回路に含まれるトランジスタのゲート絶縁膜に印加される電界強度の大きさに基づいて、当該トランジスタに適用するストレスバイアス条件を分類し、当該ストレスバイアス条件の分類に応じて、劣化後のトランジスタ特性を求めることが可能となる。このため、従来の一義的なバイアス電圧を想定したトランジスタ劣化による特性変動の予測を行う場合と比べて、劣化後のトランジスタ特性を正確に予測できるので、回路動作を保証する設計マージンを適正に確保することができる。従って、トランジスタ寸法の増大、つまりはチップ面積の増大を防止することができると共に、半導体集積回路装置の信頼性を向上させることができる。以下、本発明の一実施形態に係る半導体集積回路の設計方法について、図面を参照しながら説明する。図1は、本実施形態に係る半導体集積回路の設計方法のフローチャートを示している。また、図8は、本実施形態に係る半導体集積回路の設計方法の実施に用いられるコンピュータシステムの一例の概略構成を示している。ここで、図8に示すコンピュータシステムは、例えば回路シミュレーション等の演算や制御を行う中央演算処理装置CPU1と、各種シミュレーションモデル及び当該モデルに必要なデータ等を格納したメモリ2と、シミュレーションに必要な条件等のデータを入力する入力部3と、シミュレーションの結果等を出力する出力部4と、CPU1、メモリ2、入力部3及び出力部4を相互に接続するバス5とを含む。まず、ステップS11において、半導体集積回路以下、対象回路というの設計を行うと共に対象回路のネットリストを生成し、当該ネットリストを入力部3に入力する。また、対象回路の入出力信号に基づいて対象回路の使用条件を設定し、当該使用条件を入力部3に入力する。続いて、ステップS12において、半導体集積回路内に組み込まれるトランジスタの検索及び抽出を行う。具体的には、ステップS11で入力したネットリストからトランジスタを検索して抽出する。次に、ステップS13において、ステップS11で入力した回路使用条件に基づいて、各トランジスタのストレスバイアス条件を抽出する。具体的には、回路使用条件に基づいて、例えばSPICESimulationProgramwithIntegratedCircuitEmphasisシミュレーションを行って、各トランジスタに適用されるストレスバイアス条件を求める。次に、ステップS14において、トランジスタ劣化による特性変動が無い状態で、対象回路の回路シミュレーションを実施する。ここで、ステップS14とは並列に、ステップS15において、各トランジスタのゲート絶縁膜に印加される電界強度の大きさ以下、ゲート絶縁膜電界強度というに基づいて、各トランジスタに適用されるストレスバイアス条件を分類する。ここで、電界強度の大きさについては、例えばTCADTechnologyComputerAidedDesignシミュレーション技術を用いて算出してもよい。次に、ステップS16において、ゲート絶縁膜電界強度に基づくストレスバイアス条件の分類に応じて、トランジスタ劣化による特性変動のモデル以下、特性変動モデルというを入力部3に入力する。このとき、予めメモリ2に記憶されている複数のモデルの中から、ストレスバイアス条件の分類に応じたモデルを選択してもよい。次に、ステップS17において、ステップS14での回路シミュレーション結果トランジスタ劣化による特性変動が無い状態での回路シミュレーションの結果、及び、ステップS16で選択した特性変動モデルを用いて、各トランジスタの特性劣化シミュレーションを行う。ここで、トランジスタの特性を示すパラメータとして、例えば、トランジスタのしきい値電圧、又はトランジスタに流れる電流値等を用いることができる。次に、ステップS18において、ステップS17で求めた劣化後のトランジスタ特性を用いて、対象回路トランジスタ劣化による特性変動後の対象回路の回路シミュレーションを実施する。次に、ステップS19において、初期のトランジスタ特性及び劣化後のトランジスタ特性のそれぞれについて、回路動作マージンが確保できているかどうかを判定し、判定がOKであれば、対象回路は問題無しとして回路設計を終了する。一方、ステップS19での判定がNGであれば、回路設計をやり直す。回路設計をやり直す場合、ステップS20において、信頼性設計余裕度設計マージンの修正が可能かどうかを判断し、当該修正が可能であれば、修正後の信頼性設計余裕度に基づいて、初期のトランジスタ特性及び劣化後のトランジスタ特性のそれぞれつまりステップS14、S17、S18のシミュレーション結果について、ステップS19の回路動作判定をやり直す。一方、ステップS20で信頼性設計余裕度の修正が不可能であると判断された場合には、ステップS21において、回路構成及びトランジスタ寸法等の見直しを行い、その後、ステップS11から再度回路設計をやり直す。尚、本実施形態においては、ステップS16で、ゲート絶縁膜電界強度に基づくストレスバイアス条件の分類に応じて、トランジスタ劣化による特性変動のモデル特性変動モデルを選択し、選択した特性変動モデルを用いて、各トランジスタの特性劣化シミュレーションを行って劣化後のトランジスタ特性を求めた。しかし、これに代えて、ゲート絶縁膜電界強度に基づくストレスバイアス条件の分類に応じて、予め、トランジスタの特性劣化の実測データを求めておき、当該実測データを用いて劣化後のトランジスタ特性を求めてもよい。以下、前述の図1のフローチャートに示す本実施形態に係る半導体集積回路の設計方法と、図5のフローチャートに示す比較例に係る半導体集積回路の設計方法との相違点について説明する。図5に示す比較例のフローチャートにおけるステップS51~S54、S56~S61では、図1に示す本実施形態のフローチャートにおけるステップS11~S14、S16~S21と同様の処理を行う。すなわち、図1に示す本実施形態のフローチャートと、図5に示す比較例のフローチャートとの相違点は、図5に示す比較例のフローチャートにおいては、図1に示す本実施形態のフローチャートのステップS15、つまり、ゲート絶縁膜電界強度に基づいてストレスバイアス条件を分類する処理が存在しないことである。具体的には、比較例では、ステップS53で各トランジスタのストレスバイアス条件を抽出した後、ステップS56でトランジスタ劣化による特性変動モデルを入力する際に、当該ストレスバイアス条件の内容に関わらず特性変動モデルを一義的に決める。すなわち、比較例では、ロジック回路動作を想定したトランジスタ劣化による特性変動モデルを入力する。図6は、ロジック回路動作でトランジスタに印加されるストレスバイアス電圧とトランジスタ劣化との関係を模式的に示している。尚、図6における3つの軸はそれぞれ、ゲート-基板間電圧Vgb、ドレイン-基板間電圧Vdb、ソース-基板間電圧Vsbである。また、図6の各軸におけるVratは、最大定格電圧RatingVoltageを表している。図6に示すように、ロジック回路動作でのトランジスタ劣化は、トランジスタに印加されるストレスバイアス電圧に応じて、NBTI劣化及びHC劣化具体的にはChannelHotCarrierHC-CHC劣化及びIsubmaxHC-Isubmax劣化に限定される。図7は、ロジック回路のDC直流動作におけるトランジスタ劣化による特性変動の例として、NBTI劣化による特性変動を示している。図7に示すように、PMOSトランジスタのNBTI劣化によるしきい値電圧の変動絶対値-ΔVthには、ストレス時間Timeの指数関数依存性が強く現れている。この依存性は、下記式1のようにモデル化することができる。ΔVtht=C1×tn式1但し、C1及びnは定数であり、tはストレス時間トランジスタにストレスバイアス電圧の印加を開始してからの累積時間である。しかしながら、前述の比較例に係る半導体集積回路の設計方法をアナログ回路設計に適用すると、中間的なゲート絶縁膜電界強度領域図2の中間電界領域参照では、トランジスタ劣化による特性変動を過大評価してしまうことになる。このため、過大な劣化量予測に基づいて信頼性を確保することになるので、実際の回路動作に必要とされるよりも過剰な劣化マージンを設定することになり、結果的に、必要以上に大きいトランジスタを配置することになってチップ面積の増大を招いてしまう。それに対して、本実施形態では、ステップS16でトランジスタ劣化による特性変動モデルを入力する前に、予めステップS13で各トランジスタのストレスバイアス条件を抽出した後、ステップS15でゲート絶縁膜電界強度に基づいてストレスバイアス条件を分類する。このとき、ステップS15でストレスバイアス条件を分類する際に、前もってストレスバイアス条件とゲート絶縁膜電界強度との関係を求めておくと効率的である。例えばMOS型トランジスタの場合、ゲート絶縁膜電界強度は、ゲートチャネル下不純物濃度ゲート電極下側のチャネル領域の不純物濃度、ゲート酸化膜厚さ、ストレスバイアス条件ゲート電圧、ソース電圧、ドレイン電圧、基板電圧等によって決まる。通常のMOS型トランジスタでは、ゲートチャネル下不純物濃度の不均一性等のために、モデル式を用いてゲート絶縁膜電界強度を解析的に求めることは難しいが、例えばTCADシミュレーション技術を用いてゲート絶縁膜電界強度を数値解析的に求めることは可能である。図2は、アナログ回路内のトランジスタに適用されるストレスバイアス条件をゲート絶縁膜電界強度の大きさに基づいて分類した様子の一例を模式的に示している。尚、図2における3つの軸はそれぞれ、ゲート-基板間電圧Vgb、ドレイン-基板間電圧Vdb、ソース-基板間電圧Vsbである。また、図2の各軸におけるVratは、最大定格電圧を表している。各トランジスタに適用されるストレスバイアス条件に応じてゲート絶縁膜電界強度は変化するが、図2に示すように、本実施形態においては、ゲート絶縁膜電界強度の大きさに基づいて、ストレスバイアス条件を、例えば、1高電界領域、2中間電界領域、及び3低電界領域の3つに分類し、当該各分類毎にトランジスタ劣化による特性変動モデルを定義する。尚、ストレスバイアス条件の分類の仕方つまり各電界領域の範囲は、プロセス条件、デバイス構造、回路動作時の周辺温度等に応じて変わる。図2に示す高電界領域のストレスバイアス条件には、ロジック回路動作におけるNBTI劣化が生じる条件NBTI条件及びHC-CHC劣化が生じる条件HC-CHC条件が含まれている図6参照。この高電界領域のストレスバイアス条件でのトランジスタ劣化による特性変動においては、図7及び式1に示すストレス時間の指数関数依存性が強く現れる。一方、図2に示す低電界領域のストレスバイアス条件では、トランジスタ劣化による特性変動は小さく、無視できるレベルである。また、図2に示す中間電界領域のストレスバイアス条件でのトランジスタ特性変動においては、例えば図3に示すように、特性の劣化と良化とがストレス時間に対して変極して現れる。ここで、図3は、中間電界領域のストレスバイアス条件でのアナログ回路動作で発生するトランジスタ特性変動の一例を示している。以下、前述の中間電界領域のストレスバイアス条件でのトランジスタ特性変動のメカニズムについて説明する。まず、中間電界領域のストレスバイアス条件が適用された直後のトランジスタにおいては、図3に示すように、通常のNBTI劣化による特性変動が現れる。その後、ストレス時間Timeの経過に伴い、PMOSトランジスタの場合は電子トラッピングの影響が現れ始めてトランジスタ特性は良化に転じる。この電子トラッピングの発生は、以下に述べるようにゲート電流の影響によるものと考えられている。ゲート電流は、ゲート電極からチャネル領域基板へ流れる電子電流成分と、基板側反転層チャネル領域からゲート電極へ流れるホール電流成分とからなる。このうち電子電流成分により、ゲート絶縁膜のプロセス工程で予め形成されていたトラップサイトに対して電子トラッピングが発生し、その結果、トランジスタ特性が良化すると考えられている。その後、ストレス時間がさらに経過すると、電子トラッピングは飽和して再びNBTI劣化による特性変動が現れる。前述の中間電界領域のストレスバイアス条件でのトランジスタ特性変動のメカニズムを考慮して、本実施形態においては、中間電界領域のストレスバイアス条件でのトランジスタのしきい値電圧の変動を下記式2のようにモデル化する。ΔVtht=C1×tn1但しt≦t1C2×exp-log-C20但しt1≦t≦t2C4×tn2-C40但しt2≦t式2ここで、C1、n1、C2、C3、C20、C4、n2、C40、t1、t2は定数であり、tはストレス時間トランジスタにストレスバイアス条件の適用を開始してからの累積時間である。式2では、トランジスタ特性変動の支配的劣化要因に応じて、ストレス時間tの範囲を分割している。具体的には、t≦t1では、式1と同様に、NBTI劣化によるトランジスタ特性変動の成分が支配的である。また、t1≦t≦t2では、電子トラッピングによるトランジスタ特性変動の成分が支配的である。さらに、t2≦tでは、電子トラッピングの成分は飽和して、再びNBTI劣化によるトランジスタ特性変動の成分が支配的になる。また、式2の各定数は、プロセス条件、デバイス構造、回路動作時の周辺温度、ストレスバイアス条件ゲート絶縁膜電界強度等で決まる。これらの各定数は、プロセス条件、デバイス構造、周辺温度、ゲート絶縁膜電界強度等の各条件毎に測定したデータに対してフィッティングを行うことによって求めることができる。これにより、電子トラッピングによるトランジスタ特性良化の影響を表すことができるので、中間電界領域でのトランジスタ特性変動を正確に表すことができる。以下、図4a~dを参照しながら、本実施形態に係る半導体集積回路の設計方法特に本実施形態の特徴であるゲート絶縁膜電界強度に基づくストレスバイアス条件の分類図1のステップS15の一例について、その具体的な手順を説明する。図4aは、設計対象であるアナログ回路の一例として、PMOSトランジスタを用いた差動対回路の等価回路図を示している。まず、図4bに示すように、図4aに示すトランジスタM1及びM2の入力電圧Vinが電源電圧Vdd付近にある場合、トランジスタM1及びM2はカットオフされて回路に電流は流れない。ここで、図4bの縦軸のId1及びId2は、トランジスタM1及びM2に流れる電流を示している。また、図4aに示すトランジスタM3の入力電圧Vbは入力電圧Vinとは独立しているが、入力電圧Vbが電源電圧Vdd付近にある場合には、トランジスタM3がカットオフされて回路に電流は流れない。一方、図4bに示すように、入力電圧Vin及びVbがそれぞれ、Vdd-|Vth3|以下になると、回路に電流が流れ始め、各トランジスタM1、M2及びM3にはストレスバイアス電圧が印加される。ここで、図4cに示すように、図4aに示す点Pでの電圧Vpは、Vin<Vdd-|Vth3|ではVinに対して線形に変化し、Vin>Vdd-|Vth3|ではVddで一定値となる。尚、図4cの|Vgs1|は、Vin=0VのときのVpの値であり、点Pでは、トランジスタM1に印加される電圧Vgs1の分だけ電位が上昇していることを意味している。また、図4dに示すように、トランジスタM3が飽和領域に入る電圧Vdd-|Vth3|以下では、図4aに示す各負荷抵抗Rdには定電流Iss/2が流れるので、出力電圧Vout1及びVout2は、Iss×Rd/2で一定値となる。ここで、トランジスタM1及びM2のしきい値電圧をVth12とし、|Vth12|<Iss×Rd/2であるとすると、入力電圧Vinが接地点0V付近の電圧である場合には、トランジスタM1及びM2は線形領域で動作する。すなわち、|Vth12|<Iss×Rd/2であり且つ入力電圧Vinが接地点0V付近であるストレスバイアス条件では、トランジスタM3は飽和動作して前記ストレスバイアス条件は高電界領域のストレスバイアス条件に分類される一方、トランジスタM1及びM2は線形動作して前記ストレスバイアス条件は中間的電界領域のストレスバイアス条件に分類される。従って、トランジスタM3のしきい値電圧の変動モデルとしては、例えば式1を用いればよく、トランジスタM1及びM2のしきい値電圧の変動モデルとしては、例えば式2を用いればよい。尚、以上の説明においては、PMOSトランジスタでのNBTI劣化による特性変動を想定していたが、NMOSNchannelMetalOxideSemiconductorトランジスタのPBTIPositiveBiasTemperatureInstability劣化による特性変動の場合でも同様の手法を適用することができる。この場合、中間電界領域のストレスバイアス条件でのトランジスタ特性変動においては、ゲート電流のうち、ゲート電極からチャネル領域基板へ流れるホール電流成分により、ゲート絶縁膜のトラップサイトに対してホールトラッピングが発生し、その結果、NMOSトランジスタの特性が良化する現象が起こる。以上に説明したように、本実施形態によれば、アナログ回路に含まれるトランジスタのゲート絶縁膜に印加される電界強度の大きさに基づいて、当該トランジスタに適用するストレスバイアス条件を分類し、当該ストレスバイアス条件の分類に応じて、劣化後のトランジスタ特性を求めることが可能となる。このため、従来の一義的なバイアス電圧を想定したトランジスタ劣化による特性変動の予測を行う場合と比べて、劣化後のトランジスタ特性を正確に予測できるので、回路動作を保証する設計マージンを適正に確保することができる。従って、トランジスタ寸法の増大、つまりはチップ面積の増大を防止することができると共に、半導体集積回路装置の信頼性を向上させることができる。