"標準論理セルを備えた半導体集積回路装置であって、前記標準論理セルは、第1方向に延びる第1電源配線および第1接地配線と、前記第1電源配線と前記第1接地配線との間において前記第1方向に垂直をなす第2方向において隣接して配置された第1Pchトランジスタ配置領域および第1Nchトランジスタ配置領域とを含む、第1回路領域と、前記第1方向に延びる第2電源配線および第2接地配線と、前記第2電源配線と前記第2接地配線との間において前記第2方向において隣接して配置された第2Pchトランジスタ配置領域および第2Nchトランジスタ配置領域とを含む、第2回路領域とを備えたものであり、前記第1および第2回路領域は、外形形状がいずれも矩形であり、前記第2方向における長さが互いに等しく、かつ、前記第1および第2電源配線を共有するように、または、前記第1および第2接地配線を共有するように、前記第2方向において隣接して配置されており、前記第1回路領域に配置されたトランジスタと前記第2回路領域に配置されたトランジスタとが協調動作することによって、前記標準論理セルの回路機能が実現されるものであり、前記第1方向において、前記第1回路領域の両端部の位置と前記第2回路領域の両端部の位置とは、少なくともいずれか一方が異なっていることを特徴とする半導体集積回路装置。請求項1記載の半導体集積回路装置において、前記第1方向において、前記第1回路領域の両端部の位置と前記第2回路領域の両端部の位置とは、いずれか一方が異なっており、前記標準論理セルの外形形状が、L字状になっていることを特徴とする半導体集積回路装置。請求項1記載の半導体集積回路装置において、前記第1方向において、前記第1回路領域の両端部の位置と前記第2回路領域の両端部の位置とは、両方とも異なっており、前記標準論理セルの外形形状が、T字状になっていることを特徴とする半導体集積回路装置。請求項1記載の半導体集積回路装置において、前記第1方向において、前記第1回路領域の両端部の位置と前記第2回路領域の両端部の位置とは、両方とも異なっており、前記標準論理セルの外形形状が、クランク状になっていることを特徴とする半導体集積回路装置。請求項1記載の半導体集積回路装置において、前記第1回路領域と前記第1方向において隣接し、かつ、前記第2回路領域と前記第2方向において隣接しており、前記標準論理セルに含まれていない他の回路領域を備え、前記他の回路領域は、前記標準論理セルの回路機能に寄与しないトランジスタが配置されていることを特徴とする半導体集積回路装置。請求項1記載の半導体集積回路装置において、前記第1回路領域と前記第1方向において隣接し、かつ、前記第2回路領域と前記第2方向において隣接しており、前記標準論理セルに含まれていない他の回路領域を備え、前記他の回路領域は、デカップリング容量を形成するトランジスタが配置されていることを特徴とする半導体集積回路装置。請求項5または6記載の半導体集積回路装置において、前記他の回路領域は、前記標準論理セルと異なる第2の標準論理セルに含まれており、前記第2の標準論理セルは、前記第2方向における長さが、前記第1および第2回路領域の前記第2方向における長さと等しいことを特徴とする半導体集積回路装置。請求項1記載の半導体集積回路装置において、共有された前記第1および第2電源配線、または、共有された前記第1および第2接地配線の下を通って、前記第1回路領域と前記第2回路領域とを電気的に接続するゲート配線が延びていることを特徴とする半導体集積回路装置。請求項1記載の半導体集積回路装置において、共有された前記第1および第2電源配線、または、共有された前記第1および第2接地配線の上を通って、前記第1回路領域と前記第2回路領域とを電気的に接続する上層配線が、前記第2方向において延びていることを特徴とする半導体集積回路装置。請求項1記載の半導体集積回路装置において、前記標準論理セルは、前記第2回路領域と、前記第2接地配線を共有するように、または、前記第2電源配線を共有するように、前記第2方向において隣接して配置された第3回路領域をさらに備えたものであることを特徴とする半導体集積回路装置。請求項1記載の半導体集積回路装置において、前記標準論理セルは、前記回路機能として、フリップフロップを実現するものであることを特徴とする半導体集積回路装置。図13は従来のマルチハイトセルのレイアウトセルの一例である。上述したように、従来のマルチハイトセルは、複数の回路領域が高さ方向に積み重ねられた構造を持ち、その外形形状は矩形になっている。図13に示すダブルハイトセル50も、高さL1を有する回路領域と高さL2を有する回路領域とが積み重ねられた構造となっている。ところが、マルチハイトセルを構成する各回路領域は、配置されるトランジスタ数やトランジスタサイズの違い、あるいは配線配置の仕方等に起因して、必要とする面積に違いが生じる。このため、図13のように、最も幅の広い回路領域によってセル幅を規定し、マルチハイトセルの外形形状を矩形にした場合には、セル内に無駄な空き領域V1が残存してしまう。このことは、レイアウトの面積効率の低下を招くことになり、好ましくない。本発明は、半導体集積回路装置において、レイアウトの面積効率の低下を抑制可能となる、マルチハイトセルのレイアウト構造を提供することを目的とする。本発明の一態様では、標準論理セルを備えた半導体集積回路装置において、前記標準論理セルは、第1方向に延びる第1電源配線および第1接地配線と、前記第1電源配線と前記第1接地配線との間において前記第1方向に垂直をなす第2方向において隣接して配置された第1Pchトランジスタ配置領域および第1Nchトランジスタ配置領域とを含む、第1回路領域と、前記第1方向に延びる第2電源配線および第2接地配線と、前記第2電源配線と前記第2接地配線との間において前記第2方向において隣接して配置された第2Pchトランジスタ配置領域および第2Nchトランジスタ配置領域とを含む、第2回路領域とを備えたものであり、前記第1および第2回路領域は、いずれも矩形であり、前記第2方向における長さが互いに等しく、かつ、前記第1および第2電源配線を共有するように、または、前記第1および第2接地配線を共有するように、前記第2方向において隣接して配置されており、前記第1回路領域に配置されたトランジスタと前記第2回路領域に配置されたトランジスタとが協調動作することによって、前記標準論理セルの回路機能が実現されるものであり、前記第1方向において、前記第1回路領域の両端部の位置と前記第2回路領域の両端部の位置とは、少なくともいずれか一方が異なっている。この態様によると、標準論理セルは、電源配線または接地配線を共有するように、第2方向において隣接して配置されている第1および第2回路領域を備えており、第1回路領域に配置されたトランジスタと第2回路領域に配置されたトランジスタとが協調動作することによって、標準論理セルの回路機能が実現される。すなわち、標準論理セルは、いわゆるマルチハイトセルである。そして、第1方向において、第1回路領域の両端部の位置と第2回路領域の両端部の位置とは、少なくともいずれか一方が異なっている。すなわち、標準論理セルの外形形状は、第1および第2回路領域の外形形状が矩形であるにもかかわらず、非矩形となっている。これにより、例えば、第1回路領域に配置されたトランジスタが占める面積と、第2回路領域に配置されたトランジスタが占める面積とが異なっている場合に、回路機能に寄与するデバイスや配線が配置されない空き領域を、標準論理セルから実質的に削減することが可能になる。したがって、マルチハイトセルを配置することによるレイアウトの面積効率の低下を、確実に抑制することができる。本発明によると、マルチハイトセル内の空き領域によるチップの面積効率低下を確実に抑制しつつ、自由なレイアウト設計を可能にすることができる。以下、本発明の実施の形態について図面を参照して詳細に説明する。実施形態1図1は実施形態1に係る標準論理セルのレイアウトを示す平面図である。図1では、第1電源配線としてのメタル配線11、第1および第2接地配線としてのメタル配線12、および第2電源配線としてのメタル配線13が、X方向第1方向に平行に延びるように配置されている。そして標準論理セル10は、メタル配線11からメタル配線12にかけての第1回路領域A1とメタル配線12からメタル配線13にかけての第2回路領域A2とを備えており、いわゆるダブルハイトセルとして構成されている。第1回路領域A1と第2回路領域A2とは、メタル配線12を接地配線として共有するように、Y方向第2方向において隣接して配置されている。CFは標準論理セル10の外形形状である。第1回路領域A1では、第1Pchトランジスタ配置領域A1Pおよび第1Nchトランジスタ配置領域A1Nが、メタル配線11,12の間にY方向に隣接して配置されている。第2回路領域A2では、第2Nchトランジスタ配置領域A2Nおよび第2Pchトランジスタ配置領域A2Pが、メタル配線12,13の間にY方向に隣接して配置されている。第1および第2回路領域A1,A2は、いずれも矩形であり、Y方向における長さL1,L2が互いに等しくなっているL1=L2。一方、X方向における長さW1,W2は互いに異なっている。図2は図1の標準論理セルの回路機能を示す回路図であり、通常のレベルシフタの回路構成を示している。本実施形態に係る標準論理セルは、図2に示す回路構成からなるレベルシフタを実現する。図2のレベルシフタは、低電圧駆動電源電圧VDDLのPMOSトランジスタP1およびNMOSトランジスタN1からなるインバータ16と、高電圧駆動電源電圧VDDHのPMOSトランジスタP2,P3およびNMOSトランジスタN2,N3からなるクロスカップル型ラッチ17とを備えている。入力端子INは低電圧系の入力信号を受け、インバータ16はその反転信号を生成する。クロスカップル型ラッチ17は低電圧系の入力信号とその反転信号を受け、高電圧系の信号にレベルシフトする。レベルシフト後の信号が出力端子OUTから出力される。図1のレイアウトでは、インバータ16を構成する低電圧駆動のPMOSトランジスタP1およびNMOSトランジスタN1が、第1回路領域A1に配置されており、クロスカップル型ラッチ17を構成する高電圧駆動のPMOSトランジスタP2,P3およびNMOSトランジスタN2,N3が、第2回路領域A2に配置されている。メタル配線11には電源電圧VDDLが供給されており、メタル配線13には電源電圧VDDHが供給されている。メタル配線12には接地電圧VSSが供給されている。第1回路領域A1において、PMOSトランジスタP1およびNMOSトランジスタN1のゲート電極は、ゲート配線G1によりコンタクトC1を介して入力端子INに接続されている。PMOSトランジスタP1のソース電極はメタル配線M1によりコンタクトC2を介して、電源電圧VDDLを供給するメタル配線11に接続されている。NMOSトランジスタN1のソース電極はメタル配線M2によりコンタクトC3を介して、接地電圧VSSを供給するメタル配線12に接続されている。PMOSトランジスタP1およびNMOSトランジスタN1のドレイン電極は、メタル配線M3によりコンタクトC4,C5を介して互いに接続されている。このような接続関係によって、PMOSトランジスタP1およびNMOSトランジスタN1からなるインバータ16が形成されている。第2回路領域A2において、PMOSトランジスタP2,P3のソース電極はメタル配線M4によりコンタクトC6を介して、電源電圧VDDHを供給するメタル配線13に接続されている。NMOSトランジスタN2,N3のソース電極はメタル配線M5によりコンタクトC7を介して、接地電圧VSSを供給するメタル配線12に接続されている。PMOSトランジスタP3のゲート電極はメタル配線M6によりコンタクトC8,C9を介して、PMOSトランジスタP2およびNMOSトランジスタN2のドレイン電極にそれぞれ接続されている。PMOSトランジスタP2のゲート電極はメタル配線M7によりコンタクトC10,C11を介して、PMOSトランジスタP3およびNMOSトランジスタN3のドレイン電極にそれぞれ接続されている。メタル配線M7が出力端子OUTとなる。このような接続関係によって、PMOSトランジスタP2,P3およびNMOSトランジスタN2,N3からなるクロスカップル型ラッチ17が形成されている。そして、第1回路領域A1と第2回路領域A2とは、ゲート配線によって、電気的に接続されている。第1回路領域A1に配置されたトランジスタと第2回路領域A2に配置されたトランジスタとが協調動作することによって、標準論理セル10のレベルシフタとしての回路機能が実現される。例えば、第1回路領域A1において入力端子INとPMOSトランジスタP1およびNMOSトランジスタN1のゲート電極とを接続するゲート配線G1が、メタル配線12の下を通って、第2回路領域A2まで延びている。第2回路領域A2において、ゲート配線G1はNMOSトランジスタN2のゲート電極に接続されている。すなわち、入力端子INに入力された信号は、ゲート配線G1を介して、第1および第2回路領域A1,A2の境界を跨いで、NMOSトランジスタN2のゲート電極に伝達される。また、第2回路領域A2においてNMOSトランジスタN3のゲート電極に接続されているゲート配線G2が、メタル配線12の下を通って、第1回路領域A1まで延びている。第1回路領域A1において、ゲート配線G2はコンタクトC12を介して、PMOSトランジスタP1およびNMOSトランジスタN1のドレインと接続されたメタル配線M3と接続されている。すなわち、PMOSトランジスタP1およびNMOSトランジスタN1からなるインバータ16の出力信号は、ゲート配線G2を介して、第1および第2回路領域A1,A2の境界を跨いで、NMOSトランジスタN3のゲート電極に伝達される。ここで、第1回路領域A1に配置されたトランジスタが占める面積は、第2回路領域A2に配置されたトランジスタが占める面積よりも小さい。このため、第1回路領域A1と第2回路領域A2のX方向における長さを互いに等しくした場合には、第1回路領域A1において、回路機能に寄与するデバイスや配線が配置されない空き領域が存在してしまう。標準論理セル10を構成する第1回路領域A1に空き領域が存在することは、チップ面積の増大の原因となり得るため、好ましくない。そこで本実施形態では、図1に示すように、トランジスタが占める面積が小さい方の第1回路領域A1のX方向における長さW1を、第2回路領域A2のX方向における長さW2よりも小さくしている。これにより、標準論理セル10の外形形状CFは、第1および第2回路領域A1,A2がそれぞれ矩形であるにもかかわらず、非矩形となっている。この構成によって、空き領域の面積が標準論理セル10から実質的に削減されている。削減された空き領域は、例えば、標準論理セル10とは別のセルの回路領域として使用することができる。図1の構成では、約10のセル面積削減の効果が得られている。さらに、図1の構成では、第1回路領域A1の右端の位置と第2回路領域A2の右端の位置とを一致させて、標準論理セル10の外形形状CFをL字状にしている。すなわち、X方向において、第1回路領域A1の両端部の位置をx1a,x1bとし、第2回路領域A2の両端部の位置をx2a,x2bとすると、位置x1a,x2aは異なっている一方、位置x1b,x2bは一致している。なお、第1回路領域A1の左端部の位置と第2回路領域A2の左端部の位置、および、第1回路領域A1の右端部の位置と第2回路領域A2の右端部の位置が、両方とも異なっているレイアウト構成としてもかまわない。図3は実施形態1に係る標準論理セルのレイアウト他の例を示す平面図である。図3のレイアウトは図1と同様に、図2のレベルシフタを実現するものである。図3の構成では、第1回路領域A1の両端部の位置x1a,x1bと、第2回路領域A2の両端部の位置x2a,x2bとが、両方とも異なっており、標準論理セル10Aの外形形状CFがT字状になっている。図1のレイアウトでは、第2回路領域A2において、NMOSトランジスタN2,N3はそれぞれ、2つのトランジスタを並列接続して構成されている。しかし、低電圧側の電源電圧VDDLがより低くなった場合には、PMOSトランジスタP2に対するNMOSトランジスタN2のトランジスタ幅、および、PMOSトランジスタP3に対するNMOSトランジスタN3のトランジスタ幅を拡張して、スイッチング電圧を低下させることが必要になる。このため、図3のレイアウトでは、NMOSトランジスタN2,N3を構成するトランジスタの並列数を増やしており、この結果、第2回路領域A2のX方向の長さW2は図1のレイアウトよりも大きくなっている。したがって、標準論理セル10の外形形状CFを非矩形とすることによるセル面積削減の効果が、図1のレイアウトよりも大きくなっている。図3の構成では、約20のセル面積削減の効果が得られている。あるいは、図4のレイアウトのように、標準論理セル10Bの外形形状CFをクランク状にしてもよい。図4の構成でも図3の構成と同様に、第1回路領域A1の両端部の位置x1a,x1bと、第2回路領域A2の両端部の位置x2a,x2bとが、両方とも異なっている。ただし、図3の構成では、x2a<x1a,x1b<x2bの関係になっているのに対して、図4の構成では、x2a<x1a,x2b<x1bの関係になっている。図4の構成でも、セル面積削減の効果が得られている。実施形態2実施形態1では、低電圧駆動のトランジスタと高電圧駆動のトランジスタとを含むレベルシフタを実現する標準論理セルを例にとって説明した。すなわち、第1回路領域A1にはメタル配線11を介して電源電圧VDDLが供給される一方、第2回路領域A2にはメタル配線13を介して電源電圧VDDHが供給されていた。これに対して実施形態2では、同一電圧の電源電圧VDDが供給される2つの回路領域からなる標準セルを例にとって説明を行う。このような標準論理セルでも、外形形状を非矩形にすることによって、実施形態1と同様の効果が得られる。図5は実施形態2に係る標準論理セルのレイアウトを示す平面図である。図5では、図1と同様に、第1電源配線としてのメタル配線21、第1および第2接地配線としてのメタル配線22、および第2電源配線としてのメタル配線23が、X方向第1方向に平行に延びるように配置されている。そして標準論理セル20は、メタル配線21からメタル配線22にかけての第1回路領域A1とメタル配線22からメタル配線23にかけての第2回路領域A2とを備えており、いわゆるダブルハイトセルとして構成されている。第1回路領域A1と第2回路領域A2とは、メタル配線22を接地配線として共有するように、Y方向第2方向において隣接して配置されている。CFは標準論理セル20の外形形状である。第1回路領域A1では、第1Pchトランジスタ配置領域A1Pおよび第1Nchトランジスタ配置領域A1Nが、メタル配線21,22の間にY方向に隣接して配置されている。第2回路領域A2では、第2Nchトランジスタ配置領域A2Nおよび第2Pchトランジスタ配置領域A2Pが、メタル配線22,23の間にY方向に隣接して配置されている。第1および第2回路領域A1,A2は、いずれも矩形であり、Y方向における長さL1,L2が互いに等しくなっているL1=L2。一方、X方向における長さW1,W2は互いに異なっている。図5のレイアウトでは、メタル配線21,23には同じ電源電圧VDDが供給されている。そして、第1回路領域A1にPMOSトランジスタP1およびNMOSトランジスタN1からなるインバータ26が配置されており、第2回路領域A2にPMOSトランジスタP2およびNMOSトランジスタN2からなるインバータ27が配置されている。インバータ26,27をゲート配線G3によって接続することによって、バッファ回路が実現されている。ゲート配線G3はメタル配線22の下を通っている。ここで、第1回路領域A1に配置されたトランジスタが占める面積は、第2回路領域A2に配置されたトランジスタが占める面積よりも小さい。このため、実施形態1と同様に、トランジスタが占める面積が小さい方の第1回路領域A1のX方向における長さW1を、第2回路領域A2のX方向における長さW2よりも小さくしている。これにより、標準論理セル20の外形形状CFは、第1および第2回路領域A1,A2がそれぞれ矩形であるにもかかわらず、非矩形となっている。この構成によって、空き領域の面積が標準論理セル20から実質的に削減されている。さらに、図5の構成では、第1回路領域A1の右端の位置と第2回路領域A2の右端の位置とを一致させて、標準論理セル20の外形形状CFをL字状にしている。なお、実施形態1で示したように、標準論理セル20の外形形状CFをT字状やクランク状にしても、同様の効果が得られる。なお、図5の構成では、メタル配線22の下を通るゲート配線G3によって第1回路領域A1と第2回路領域A2とを電気的に接続するものとしたが、これに限られるものではない。例えば図6に示すように、メタル配線22の上を通る上層配線MU1を用いて、第1回路領域A1と第2回路領域A2とを電気的に接続するようにしてもよい。なお、図6の標準論理セル20Aでは、第1回路領域A1と第2回路領域A2とを電気的に接続する上層配線MU1はY方向に直線状に延びているが、必ずしもこの限りではない。ただし、単一の回路機能を実現する標準論理セルの場合には、回路領域同士を電気的に接続する上層配線は、シングルハイトセル同士を電気的に接続するセル間配線とは異なり、比較的きれいな形状になるものと考えられる。なお、実施形態1で示した標準論理セル10についても、メタル配線12の上を通る上層配線を用いて、第1回路領域A1と第2回路領域A2とを電気的に接続するようにしてもかまわない。また、図5の構成では、第1回路領域A1と第2回路領域A2とは接地配線を共有するものとしたが、これに限られるものではない。例えば図7に示すように、第1回路領域A1と第2回路領域A2とが電源電圧VDDを供給するメタル配線32を共有するようにしてもよい。すなわち、図7では、第1接地配線としてのメタル配線31、第1および第2電源配線としてのメタル配線32、および第2接地配線としてのメタル配線33が、X方向第1方向に平行に延びるように配置されている。そして標準論理セル30は、メタル配線31からメタル配線32にかけての第1回路領域A1とメタル配線32からメタル配線33にかけての第2回路領域A2とを備えており、いわゆるダブルハイトセルとして構成されている。第1回路領域A1と第2回路領域A2とは、メタル配線32を電源配線として共有するように、Y方向第2方向において隣接して配置されている。なお、実施形態1ではレベルシフタを実現する標準論理セルを例にとって説明を行い、実施形態2ではバッファ回路を実現する標準論理セルを例にとって説明を行ったが、各実施形態に係る標準論理セルが実現する回路機能はレベルシフタやバッファ回路に限られるものではない。例えば、フリップフロップ、加算器、セレクタ等を実現する標準論理セルについても、各実施形態を同様に適用可能である。図8および図9は実施形態に係る標準論理セルに他のセルが隣接して配置された状態を示す図である。図8および図9では、図5に示す標準論理セル20に、他のセルがX方向に隣接して配置された状態を示している。図8では、第2の標準論理セルとしてのシングルハイトセル41が、標準論理セル20の第1回路領域A1とX方向に隣接して配置されている。シングルハイトセル41のY方向における長さは、第1および第2回路領域A1,A2の長さと等しい。シングルハイトセル41では、電源電圧VDDを供給するメタル配線21と接地電圧VSSを供給するメタル配線22との間に、トランジスタが配置されている。すなわち、第1回路領域A1とX方向に隣接し、かつ、第2回路領域A2とY方向に隣接している領域に、標準論理セル20に含まれておらず、シングルハイトセル41に含まれた他の回路領域が形成されている。この回路領域には、標準論理セル20の回路機能に寄与しないトランジスタPX1,NX1が配置されている。図9では、外形形状がクランク状になっているダブルハイトセル42が、標準論理セル20の第1回路領域A1および第2回路領域A2とX方向に隣接して配置されている。ダブルハイトセル42では、電源電圧VDDを供給するメタル配線21と接地電圧VSSを供給するメタル配線22との間の回路領域と、メタル配線22と電源電圧VDDを供給するメタル配線23との間の回路領域とが、ゲート配線G4によって電気的に接続されている。すなわち、第1回路領域A1とX方向に隣接し、かつ、第2回路領域A2とY方向に隣接している領域に、標準論理セル20に含まれておらず、ダブルハイトセル42に含まれた他の回路領域が形成されている。この回路領域には、標準論理セル20の回路機能に寄与しないトランジスタPX2,NX2が配置されている。なお、第1回路領域A1とX方向に隣接し、かつ、第2回路領域A2とY方向に隣接しており、標準論理セル20に含まれていない他の回路領域に、デカップリング容量を形成するトランジスタが配置されていてもよい。図10は実施形態に係る標準論理セルをシングルハイトセルと混載して配置したレイアウト例を示す図である。図10において、ダブルハイトセルDC1およびシングルハイトセルSC1は、例えば図8の標準論理セル20およびシングルハイトセル41に相当し、ダブルハイトセルDC2,DC3は、例えば図9の標準論理セル20およびダブルハイトセル42に相当する。実施形態に係る標準論理セルを用いることによって、図10に示すように、削減されたセル領域に対して隣接セルを詰めて配置することによって、ブロック面積をより削減することができる。あるいは、削減されたセル領域に他のシングルハイトセルを配置することによって、機能を追加することも可能となる。なお、上述の実施形態では、2つの回路領域を組み合わせたいわゆるダブルハイトセルを例にとって説明を行ったが、これに限られるものではなく、3つ以上の回路領域を組み合わせてセル高さがシングルハイトセルの3倍またはそれ以上となったマルチハイトセルについても、同様に適用可能である。図11a~cは3つ以上の回路領域を組み合わせたマルチハイトセルのレイアウトの例である。なお、図11では、各回路領域A1~A4の両端のメタル配線と、セルの外形形状CFのみを示しており、各回路領域A1~A4の内部の回路構成は省略している。例えば、図11aでは、第1回路領域A1と第2回路領域A2とが接地配線46を共有するように隣接配置されており、第2回路領域A2と第3回路領域A3とが電源配線47を共有するように隣接配置されている。なお、もちろん、第1回路領域A1と第2回路領域A2とが電源配線を共有するように隣接配置されており、第2回路領域A2と第3回路領域A3とが接地配線を共有するように隣接配置されていてもよい。図11の各レイアウトにおいても、各回路領域A1~A4は矩形であるが、セルの外形形状CFは非矩形となっており、セル面積が実質的に削減されている。"