第1の面と第2の面を有する導電性部材と、前記導電性部材の前記第1の面側に設けられた絶縁性フィルムと、第1の面と第2の面を有し、前記第2の面が前記絶縁性フィルム側になるように設けられた第1導電型の半導体基板と、前記半導体基板の前記第1の面側にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を挟むように形成された第2導電型の第1および第2不純物拡散層とを有し、前記第1不純物拡散層が前記半導体基板に電気的に接続された絶縁ゲート電界効果トランジスタと、を具備することを特徴とする半導体装置。前記絶縁性フィルムは、ダイアタッチフィルムであることを特徴とする請求項1に記載の半導体装置。前記導電性部材は接地され、前記半導体基板と前記絶縁性フィルムと前記導電性部材により形成される容量が前記絶縁ゲート電界効果トランジスタの前記第1不純物拡散層に付加されることを特徴とする請求項1に記載の半導体装置。前記導電性部材の前記第1の面および前記半導体基板の前記第2の面の一方または両方に凹凸が設けられていることを1に記載の半導体装置。前記半導体基板の前記第1の面側に、前記第2の電圧を分圧し、帰還電圧を出力する分圧回路と、基準電圧を発生する基準電圧発生回路と、前記帰還電圧と前記基準電圧を比較し、比較結果を前記ゲート電極に出力する誤差増幅回路とが設けられ、前記絶縁ゲート電界効果トランジスタは、前記第1不純物拡散層に第1の電圧が印加され、前記基準電圧に応じて、前記第1の電圧を前記第1の電圧より低い第2の電圧に変換して前記第2不純物拡散層から出力することを特徴とする請求項1に記載の半導体装置。本発明は、外付けされるキャパシタを内蔵した半導体装置を提供する。一つの実施形態によれば、半導体装置では、絶縁性フィルムが、第1の面と第2の面を有する導電性部材の前記第1の面側に設けられている。第1の面と第2の面を有する第1導電型の半導体基板が、前記第2の面が前記絶縁性フィルム側になるように設けられている。前記半導体基板の前記第1の面側に、ゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を挟むように形成された第2導電型の第1および第2不純物拡散層とを有する絶縁ゲート電界効果トランジスタが設けられている。前記第1不純物拡散層が前記半導体基板に電気的に接続されている。以下、本発明の実施例について図面を参照しながら説明する。本実施例に係る半導体装置について図1乃至図3を用いて説明する。図1は半導体装置を示す図で、図1aはその平面図、図1bは図1aのA-A線に沿って切断し矢印方向に眺めた断面図である。図2は半導体装置の等価回路を示す回路図である。図3は半導体装置の要部を示す断面図である。本実施例の半導体装置10はシリーズレギュレータで、入力電圧Vin第1の電圧を入力電圧Vinより低い出力電圧Vout第2の電圧に変換して出力する出力トランジスタを有している。更に、半導体装置10は、入力電圧Vinに重畳されたノイズをバイパスし、入力電圧Vinを安定化するための入力キャパシタCinを内蔵している。入力電圧Vinは、例えば6VのDC電圧であり、出力電圧Voutは、例えば1から5VのDC電圧である。入力キャパシタCinは使用状況にもよるが、例えば0.1μF程度が用いられる。図1に示すように、半導体装置10では、リードフレーム11導電性部材のマウントベッド11a上にダイアタッチフィルム12絶縁性フィルムを介して、上述した出力トランジスタが設けられた半導体チップ13が載置されている。ダイアタッチフィルムとは、周知のように、半導体素子が形成された半導体ウェーハをダイに分割するダイシング工程ではダイシングシートとして作用し、分割されたダイを支持基板上に載置するマウント工程では接着剤として作用する接着フィルムのことである。ダイアタッチフィルムは、例えばポリイミド系材料およびアクリル系材料等とエポキシ系材料による複合材料からなり、接着性を有している。ダイアタッチフィルムは、フィルム基材の全面に液状のダイアタッチフィルム原料を塗工し、塗工された液状の樹脂を乾燥させてフィルム基材の全面にダイアタッチフィルム材を形成することにより製造されている。リードフレーム11は、例えば5本のリード端子11bを有している。5本のリード端子を総称するときは、単にリード端子11bと記し、個々のリード端子を指すときは反時計回りにリード端子11bに添え字1乃至5付けて記す。リード端子11b1は入力端子1で、入力電圧Vinが入力される。リード端子11b2は接地端子2で、マウントベッド11aを接地電位GNDに接続する。リード端子11b5は出力端子5で、入力電圧Vinを変換した出力電圧Voutが出力される。リード端子11b3は制御端子3で、出力端子5に過渡的に生じるチャージを逃がすための制御信号Vcが入力される。リード端子11b4には何も接続されていない。半導体チップ13は、例えば4個のボンディングパッド13aを有している。4個のボンディングパッドを総称するときはボンディングパッド13aと記し、個々のボンディングパッドを指すときは反時計回りにボンディングパッド13aに添え字1乃至4付けて記す。ボンディングパッド13a1、13a2、13a4は、ワイヤ14を介してリード端子11b1、11b3、11b5に電気的に接続されている。ボンディングパッド13a3は、ワイヤ14を介してマウントベッド11aに電気的に接続されている。リード端子11bの一部を露出させてリードフレーム11、半導体チップ13およびワイヤ14が樹脂15で一体にモールドされている。図2は半導体装置10の等価回路を示す回路図である。図2に示すように、半導体装置10は入力電圧Vinを入力電圧Vinより低い出力電圧Voutに変換して出力するpチャネル絶縁ゲート電界効果トランジスタpMOSトランジスタ21以後単に、出力トランジスタというと、出力電圧Voutを分圧して帰還電圧Vfbを出力する分圧回路22と、基準電圧Vrefを発生する基準電圧発生回路23と、帰還電圧Vfbと基準電圧Vrefを比較し、比較結果を出力トランジスタ21に出力する誤差増幅器回路24を有している。更に、半導体装置10はキャパシタC1と抵抗R3を有し、キャパシタC1と抵抗R3の時定数に応じて帰還電圧Vfbの位相遅れを補償する位相補償回路25を備えている。また、半導体装置10は、半導体装置10の動作を制御端子3に入力される制御信号Vcに応じてオンまたはオフするための制御回路26を有している。制御回路26は、制御端子3に入力される制御信号Vcに応じて、基準電圧発生回路23に基準電圧Vrefを所定の値または0Vに設定する信号を出力する。これにより、基準電圧Vrefが所定の値のとき、所定の出力電圧Voutが出力される。基準電圧Vrefが0Vのとき、出力電圧Voutは0Vになる。同時に、制御回路26は、制御信号Vcに応じて、出力端子5と接地端子2の間に接続されたnチャネル絶縁ゲート電界効果トランジスタnMOSトランジスタ27をオフまたはオンする信号をnMOSトランジスタ27のゲートに出力する。これにより、出力電圧Voutが所定値から0Vになったとき、nMOSトランジスタ27がオンになり、出力端子5に発生するチャージを接地電位GNDに逃がすことができる。制御端子3と接地端子2の間に、ディプレッションモードのnMOSトランジスタ28が接続されている。nMOSトランジスタ28はプルダウン抵抗で、制御端子3の電位を安定化させるために設けられている。出力トランジスタ21は、ソースが入力端子1に接続されるとともにバックゲート半導体基板に接続されている。リードフレーム11のマウントベッド11aが接地端子2に接続されている。その結果、半導体基板とダイアタッチフィルム12とマウントベッド11aにより入力端子1と接地端子2の間に接続される入力キャパシタCinを形成することが可能である。本実施例の半導体装置10は、入力端子1と接地端子2の間に外付けされていた入力キャパシタCinを内蔵するように構成されている。これにより、外付けされていた入力キャパシタCinを配置するスペースが不要になり、半導体装置10を組み込む機器を小型化することが可能である。なお、分圧回路22、基準電圧発生回路23、誤差増幅回路24、位相補償回路25、制御回路26などについては周知であり、その説明は省略する。半導体チップ13には、出力トランジスタ21および上述した回路がCMOSComplementaryMetalOxideSemiconductorプロセスによりモノリシックに形成されている。図3は半導体チップ13の要部を示す断面図である。図3に示すように、半導体チップ13にはCMOSプロセスにより一対のpMOSトランジスタとnMOSトランジスタが形成されている。pMOSトランジスタは出力トランジスタ21であり、nMOSトランジスタは、例えばnMOSトランジスタ27である。リードフレーム11は対向する第1の面11cと第2の面11dを有している。ダイアタッチフィルム12はマウントベッド11aの第1の面11c側に設けられている。n型第1導電型半導体基板31は、対向する第1の面31aと第2の面31bを有している。n型半導体基板31の第2の面31bがダイアタッチフィルム12側になるように設けられている。n型半導体基板31の上部には、n型ウェル32とp型ウェル33が設けられている。出力トランジスタ21は、n型ウェル32に設けられている。nMOSトランジスタ27はp型ウェル33に設けられている。出力トランジスタ21は、n型半導体基板31の第1の面31aにゲート絶縁膜34を介して形成されたゲート電極35と、ゲート電極35を挟むように形成されたp型第1および第2不純物拡散層36、37を有している。p型第1不純物拡散層36がソースであり、p型第2不純物拡散層37がドレインである。n型半導体基板31の上部には、n型半導体基板31にコンタクトを取るためのn型不純物拡散層38が設けられている。p型第1不純物拡散層36は、入力端子1に電気的に接続されるとともに、配線39を介してn型不純物拡散層38に電気的に接続されている。n型半導体基板31、ダイアタッチフィルム12およびマウントベッド11aにより入力キャパシタCinが形成されている。例えば、半導体チップ13のサイズが1mm×1mm、ダイアタッチフィルム12の膜厚が1μm、ダイアタッチフィルム12の比誘電率が4の場合、約33.6pFの入力キャパシタCinが得られる。nMOSトランジスタ27は、ゲート絶縁膜41を介して形成されたゲート電極42と、ゲート電極42を挟むように形成されたn型不純物拡散層43、44を有している。n型不純物拡散層43、44がソース、ドレインである。nMOSトランジスタ27は、n型半導体基板31から電気的に分離されている。図4は比較例の半導体装置の等価回路を示す回路図である。図4に示すように、比較例の半導体装置50は、pMOSトランジスタである出力トランジスタ51を有し、入力端子1と接地端子2の間に入力キャパシタCinが外付けされている。図5は比較例の半導体装置の要部を示す断面図である。図5に示すように、比較例の半導体チップ53では、p型半導体基板54にCMOSプロセスにより一対のpMOSトランジスタとnMOSトランジスタが形成されている。pMOSトランジスタは出力トランジスタ51であり、nMOSトランジスタは、例えばnMOSトランジスタ27である。半導体基板54の上部には、n型ウェル55とp型ウェル56が設けられている。出力トランジスタ51は、n型ウェル55に設けられている。nMOSトランジスタ27はp型ウェル56に設けられている。半導体チップ53は、ハンダ層57を介してマウントベッド11a上に載置されている。出力トランジスタ51は、半導体基板54から電気的に分離されている。半導体基板54は、ハンダ層57を通して基準電位GNDに接続されている。従って、比較例の半導体装置50では、入力キャパシタCinは形成されない。以上説明したように、本実施例では、半導体装置10は、n型半導体基板31に出力トランジスタ21を形成し、ダイアタッチフィルム12を介して半導体チップ13を基準電位GNDに接地されたマウントベッド11a上に載置している。その結果、n型半導体基板31、ダイアタッチフィルム12およびマウントベッド11aにより入力キャパシタCinを形成することができる。従って、外付けされるキャパシタを内蔵した半導体装置が得られる。ここでは、出力トランジスタ21がCOMSプロセスによりn型半導体基板31にモノリシックに形成されている場合について説明したが、特に限定されず個別のトランジスタであっても構わない。その場合、入力キャパシタCinの容量は、出力トランジスタ21のチップサイズにより決定されるので、比較的電流容量の大きい、例えば500mAから1A以上の個別の出力トランジスタを用いるシリーズレギュレータに適している。出力トランジスタ以外の回路は、CMOSプロセスにより半導体基板にモノリシックに形成するのが適していることは、言うまでも無い。本実施例に係る半導体装置について、図6を用いて説明する。図6は本実施例の半導体装置の要部を示す図で、図6aはその断面図、図6bはダイアタッチフィルムを介してリードフレームに載置された状態を示す断面図である。本実施例において、上記実施例1と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施例が実施例1と異なる点は、半導体基板の第2の面に凹凸が設けられていることにある。即ち、図6に示すように、本実施例では、n型半導体基板61の第2の面61bに凸部61cおよび凹部61dが設けられている。n型半導体基板61は、第2の面61bがダイアタッチフィルム12側になるようにリードフレーム11のマウントベッド11aに設けられている。このとき、n型半導体基板61を押圧して、n型半導体基板61の凸部61cをダイアタッチフィルム12に食い込ませ、余剰のダイアタッチフィルム12をn型半導体基板61の凹部61dに押し込むようにする。これにより、n型半導体基板61の第2の面61bとダイアタッチフィルム12の接触面積が増大し、n型半導体基板61の第2の面61bとマウントベッド11aの距離が短くなる。これにより、入力キャパシタCinを増加させることが可能である。n型半導体基板61の第2の面61bの粗さRmaxは、ダイアタッチフィルム12の厚さt1の1/2乃至2/3程度が適当である。これは、粗さRmaxが小さ過ぎると、入力キャパシタCinの増加が見込めなくなるためである。粗さRmaxが大き過ぎると、ダイアタッチフィルム12を突き破ってn型半導体基板61とマウントベッド11aが短絡する恐れがあるためである。n型半導体基板61の第2の面61bに絶縁膜、例えば熱酸化膜を形成しておけば、万一、n型半導体基板61の凸部61cがダイアタッチフィルム12を突き破っても、n型半導体基板61とマウントベッド11aの短絡を未然に防止することができる。n型半導体基板61の第2の面61bの凹凸は、例えば粒子径がサブミクロンオーダのアルミナ微粉研磨剤などを用いたラッピング、薬液によるウエットエッチングなどにより形成することができる。以上説明したように、本実施例では、n型半導体基板61の第2の面61bに凹凸が設けられている。その結果、n型半導体基板61の第2の面61とダイアタッチフィルム12との接触面積が増大し、n型半導体基板61の第2の面61bとマウントベッド11aの距離が短くなるので、入力キャパシタCinを増加させることができる利点がある。ここでは、半導体基板の第2の面に凹凸が設けられている場合について説明したが、リードフレームの第1の面に凹凸が設けられていても同様の効果を得ることができる。図7はリードフレームの要部を示す図で、図7aはその断面図、図7bはダイアタッチフィルムを介して半導体チップを載置した状態を示す断面図である。図7に示すように、リードフレームのマウントベッド71aの第1の面71cに凸部71eおよび凹部71fが設けられている。リードフレームのマウントベッド71aにダイアタッチフィルム12を介して半導体チップが載置されている。更に、半導体基板の第2の面およびマウントベッドの第1の面の両方に凹凸を設けることも可能である。図8は半導体基板およびリードフレームの要部を示す図で、図8aは半導体基板を示す断面図、図8bはマウントベッドを示す断面図、図8cはダイアタッチフィルムを介して半導体チップをマウントベッドに載置した状態を示す断面図である。図8に示すように、n型半導体基板81の第2の面81bに凸部81cおよび凹部81dが設けられている。リードフレームのマウントベッド85aの第1の面85cに凸部85eおよび凹部85fが設けられている。n型半導体基板81の凸部81cおよび凹部81dと、マウントベッド85aの凸部85eおよび凹部85fは、例えば三角波状であり、互いに嵌合するように設けられている。n型半導体基板81の凸部81cおよび凹部81dは、例えばインプリント法により形成することができる。マウントベッド85aの凸部85eおよび凹部85dは、例えばプレスにより形成することができる。マウントベッド85a上にダイアタッチフィルム12を介してn型半導体基板81を載置する。マウントベッド85aに横方向の振動、例えば超音波振動を加えながらn型半導体基板81を押圧する。これにより、凸部81cと凹部85f、および凹部81dと凸部85eを嵌合させる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。本発明は、以下の付記に記載されているような構成が考えられる。付記1前記導電性部材の前記第1の面の凹凸部と前記半導体基板の前記第2の面の凹凸部が互いに嵌合するように設けられている請求項4に記載の半導体装置。付記2前記半導体基板に、前記絶縁ゲート電界効果トランジスタと反対のチャネルの絶縁ゲート電界効果トランジスタが設けられている請求項1に記載の半導体装置。