"差動入力信号をゲート電極で受ける一対のMOSトランジスタと、前記一対のMOSトランジスタのドレインそれぞれと、高電位電源線とに電気的に接続し、前記一対のMOSトランジスタのドレインそれぞれに電気的に接続する差動出力ノード間の電位差を増幅し、増幅後の電位を前記差動出力ノードに保持する増幅部と、前記差動出力ノード間の電圧を前記増幅部が増幅する際に、前記差動出力ノードの一方にキャンセル電流を流し、前記増幅部による増幅動作後に、前記一対のMOSトランジスタのドレイン電圧に応じて前記差動出力ノードへの前記キャンセル電流の流入を遮断するオフセットキャンセル回路と、前記差動入力信号の一方の信号の電位を他方の信号の電位と等しく設定し、前記差動出力ノード間の電位差を増幅したときに、前記差動出力ノード間の電位が、前記キャンセル電流を注入する前に比較し、前記キャンセル電流の注入後において逆転するように、前記キャンセル電流を設定するスレッショルドコントローラと、を備えることを特徴とする増幅回路。前記オフセットキャンセル回路は、前記スレッショルドコントローラによりオンオフが制御され、前記差動出力ノードの一つに一方の端子が接続するn個のスイッチと、前記n個のスイッチの他方の端子それぞれにドレイン端子にて接続し、ゲート端子にて前記一対のMOSトランジスタのドレインの内の一つと接続し、ソース端子をグランド電位とすることが可能なn個の第1MOSトランジスタと、を備えることを特徴とする請求項1に記載の増幅回路。前記スレッショルドコントローラからの信号の論理レベルと、クロック信号の論理レベルに応じた論理レベルを有する論理信号を出力するn個の第1ロジック回路と、ドレイン端子にて前記差動出力ノードの一つ接続し、ゲート端子にて前記一対のMOSトランジスタのドレインの内の一つと接続するn個の第1MOSトランジスタと、ドレイン端子にて前記n個の第1MOSトランジスタのソース端子それぞれに接続し、ゲート端子にて前記n個の第1ロジック回路それぞれから出力される前記論理信号を受け、ソース端子にてグランド線に接続するn個の第2MOSトランジスタと、を備えることを特徴とする請求項1に記載の増幅回路。前記スレッショルドコントローラからの信号の論理レベルと、前記一対のMOSトランジスタのドレインの内の一つの電位に応じた電位を有する信号を出力する第2ロジック回路と、ドレイン端子にて前記差動出力ノードの一つと接続し、ゲート端子にて前記第2ロジック回路からの信号を受けるn個の第1MOSトランジスタと、ドレイン端子にて前記n個の第1MOSトランジスタのソース端子それぞれに接続し、ゲート端子にてクロック信号を受け、ソース端子にてグランド線に接続するn個の第2MOSトランジスタと、を備えることを特徴とする請求項1に記載の増幅回路。前記スレッショルドコントローラからの信号の論理レベルと、クロック信号の論理レベルに応じた論理レベルを有する論理信号を出力するn個の第1ロジック回路と、前記スレッショルドコントローラからの信号の論理レベルと、前記一対のMOSトランジスタのドレインの内の一つの電位に応じた電位を有する信号を出力する第2ロジック回路と、ドレイン端子にて前記差動出力ノードの一つと接続し、ゲート端子にて前記第2ロジック回路からの信号を受けるn個の第1MOSトランジスタと、ドレイン端子にて前記n個の第1MOSトランジスタのソース端子それぞれに接続し、ゲート端子にて前記n個の第1ロジック回路それぞれから出力される前記論理信号を受け、ソース端子にてグランド線に接続するn個の第2MOSトランジスタと、を備えることを特徴とする請求項1に記載の増幅回路。差動入力信号をゲート電極で受ける一対のMOSトランジスタと、前記一対のMOSトランジスタのドレインそれぞれと、グランド線とに電気的に接続し、前記一対のMOSトランジスタのドレインそれぞれに電気的に接続する差動出力ノード間の電位差を増幅し、増幅後の電位を前記差動出力ノードに保持する増幅部と、前記差動出力ノード間の電圧を前記増幅部が増幅する際に、前記差動出力ノードの一方にキャンセル電流を流し、前記増幅部による増幅動作後に、前記一対のMOSトランジスタのドレイン電圧に応じて差動出力ノードへのキャンセル電流の流入を遮断するオフセットキャンセル回路と、差動入力信号の一方及び他方の信号の電位を等しく設定し、前記差動出力ノード間の電位差を増幅したときに、前記差動出力ノード間の電位が、前記キャンセル電流を注入する前に比較し、前記キャンセル電流の注入後において逆転するように、前記キャンセル電流を設定するスレッショルドコントローラと、を備えることを特徴とする増幅回路。前記オフセットキャンセル回路は、前記スレッショルドコントローラによりオンオフが制御され、前記差動出力ノードの一つに一方の端子が接続するn個のスイッチと、前記n個のスイッチの他方の端子それぞれにドレイン端子にて接続し、ゲート端子にて前記一対のMOSトランジスタのドレインの内の一つと接続し、ソース端子をグランド電位とすることが可能なn個の第1MOSトランジスタと、を備えることを特徴とする請求項6に記載の増幅回路。前記スレッショルドコントローラからの信号の論理レベルと、クロック信号の論理レベルに応じた論理レベルを有する論理信号を出力するn個の第1ロジック回路と、ドレイン端子にて前記差動出力ノードの一つ接続し、ゲート端子にて前記一対のMOSトランジスタのドレインの内の一つと接続するn個の第1MOSトランジスタと、ドレイン端子にて前記n個の第1MOSトランジスタのソース端子それぞれに接続し、ゲート端子にて前記n個の第1ロジック回路それぞれから出力される前記論理信号を受け、ソース端子にて高電位線に接続するn個の第2MOSトランジスタと、を備えることを特徴とする請求項6に記載の増幅回路。前記スレッショルドコントローラからの信号の論理レベルと、前記一対のMOSトランジスタのドレインの内の一つの電位に応じた電位を有する信号を出力する第2ロジック回路と、ドレイン端子にて前記差動出力ノードの一つと接続し、ゲート端子にて前記第2ロジック回路からの信号を受けるn個の第1MOSトランジスタと、ドレイン端子にて前記n個の第1MOSトランジスタのソース端子それぞれに接続し、ゲート端子にてクロック信号を受け、ソース端子にて高電位線に接続するn個の第2MOSトランジスタと、を備えることを特徴とする請求項6に記載の増幅回路。前記スレッショルドコントローラからの信号の論理レベルと、クロック信号の論理レベルに応じた論理レベルを有する論理信号を出力するn個の第1ロジック回路と、前記スレッショルドコントローラからの信号の論理レベルと、前記一対のMOSトランジスタのドレインの内の一つの電位に応じた電位を有する信号を出力する第2ロジック回路と、ドレイン端子にて前記差動出力ノードの一つと接続し、ゲート端子にて前記第2ロジック回路からの信号を受けるn個の第1MOSトランジスタと、ドレイン端子にて前記n個の第1MOSトランジスタのソース端子それぞれに接続し、ゲート端子にて前記n個の第1ロジック回路それぞれから出力される前記論理信号を受け、ソース端子にて高電位線に接続するn個の第2MOSトランジスタと、を備えることを特徴とする請求項6に記載の増幅回路。そこで、本発明の課題は、コンパレータのオフセットキャンセル動作において発生する消費電力を、低減させることが可能なオフセットキャンセル機構を搭載したコンパレータを提供することを目的とする。そこで、上記の課題を解決するため、差動入力信号をゲート電極で受ける一対のNMOSトランジスタと、一対のNMOSトランジスタのドレインそれぞれと、高電位電源線とに電気的に接続し、一対のNMOSトランジスタのドレインそれぞれに電気的に接続する差動出力ノード間の電位差を増幅し、増幅後の電位を差動出力ノードに保持する増幅部と、差動出力ノード間の電圧を前記増幅部が増幅する際に、差動出力ノードの一方にキャンセル電流を流し、増幅部による増幅動作後に、一対のMOSトランジスタのドレイン電圧に応じて差動出力ノードへのキャンセル電流の流入を遮断するオフセットキャンセル回路と、差動入力信号の一方及び他方の信号の電位を等しく設定し、差動出力ノード間の電位差を増幅したときに、差動出力ノードに発生する電位が、キャンセル電流を注入する前に比較し、キャンセル電流の注入後において逆転するように、キャンセル電流を設定するスレッショルドコントローラと、を備えることを特徴とする増幅回路を提供する。コンパレータのオフセットキャンセル動作において発生する消費電力を、低減させることが可能なオフセットキャンセル機構を搭載したコンパレータを提供することができる。本発明は、以下に説明する実施例に対し、当業者が想到可能な、設計上の変更が加えられたもの、及び、実施例に現れた構成要素の組み換えが行われたものも含む。また、本発明は、その構成要素が同一の作用効果を及ぼす他の構成要素へ置き換えられたもの等も含み、以下の実施例に限定されない。図1は実施例1のコンパレータ10を示す回路図である。コンパレータ10はスレッショルドコントローラ20、オフセットキャンセル部30、オフセットキャンセル部40、P型MOSトランジスタ51、52、N型MOSトランジスタ53、54、55、56、スイッチ57を含む。コンパレータ10は比較動作と、コンパレータ10のオフセットをキャリブレーションする動作を行うことができる。なお、比較動作とは、与えられた相補入力信号の一方と他方の電圧を増幅し、電圧が高かった方の信号の電位を論理Hの電位にし、電圧が低かった方の信号の電位を論理Lにする増幅動作である。また、キャリブレーション動作とは、電圧の高低の判定に伴うオフセットを検出し、そのオフセットに応じたキャンセル電流の量を設定する動作である。P型MOSトランジスタ51のソースは高電位線AVDと接続し、ドレインはN型MOSトランジスタ53のドレインと接続し、ゲートはN型MOSトランジスタ54のドレインと接続している。なお、P型MOSトランジスタ51のドレインは出力信号OMが出力される出力端子に接続している。N型MOSトランジスタ53のソースはノードDMと接続し、ゲートはN型MOSトランジスタ54のドレインと接続している。N型MOSトランジスタ55のソースはスイッチ57の一方の電極と接続し、ゲートは入力信号VIPが伝搬する信号線と接続している。以上より、P型MOSトランジスタ51、N型MOSトランジスタ53、N型MOSトランジスタ55はソース及びドレインによって、スイッチ57と高電位線AVD間に直列に接続しており、ノードDMを含む第1の電流経路を形成している。なお、第1の電流経路の電流は、N型MOSトランジスタによって入力信号VIPの電位に応じて、制御され、増減する。P型MOSトランジスタ52のソースは高電位線AVDと接続し、ドレインはN型MOSトランジスタ54のドレインと接続し、ゲートはN型MOSトランジスタ53のドレインと接続している。なお、P型MOSトランジスタ52のドレインは出力信号OPが出力される出力端子に接続している。N型MOSトランジスタ54のソースはノードDPと接続し、ゲートはN型MOSトランジスタ53のドレインと接続している。N型MOSトランジスタ56のソースはスイッチ57の一方の電極と接続し、ゲートは入力信号VIMが伝搬する信号線と接続している。以上より、P型MOSトランジスタ52、N型MOSトランジスタ54、N型MOSトランジスタ56はソース及びドレインによって、スイッチ57と高電位線AVD間に直列に接続しており、ノードDPを含む第2の電流経路を形成している。なお、第2の電流経路の電流は、N型MOSトランジスタによって入力信号VIMの電位に応じて、制御され、増減する。なお、スイッチ57はクロック信号CLKの電位に応じて、N型MOSトランジスタ55、56のソースとグランド線を接続又は切断するスイッチである。以上より、第1の電流経路と、第2の電流経路に属するトランジスタと、スイッチ57は、出力端子OM、OPが接続するノードの電位差を増幅し、電位が高かった方の電位を論理Hにし、電位が低かった方の電位を論理Lとする。従って、第1の電流経路と、第2の電流経路に属するトランジスタと、スイッチ57は、信号の増幅部を形成する。オフセットキャンセル部30は、スレッショルドコントローラ20からのデジタル信号からなるコード信号36及びノードDMの電位に応じて、出力信号OMが出力される出力端子を介して第1の電流経路からグランド線へのキャンセル電流を制御する回路である。オフセットキャンセル部30は、n個のスイッチ331、33233nと、n個のN型MOSトランジスタ341、34234nと、n個のスイッチ351、35235nと、スイッチ31、32とを含む。n個のスイッチ331、33233nそれぞれは、一方の端で、出力信号OMが出力される出力端子に接続し、他方の端で、N型MOSトランジスタ341、34234nのドレインそれぞれと接続する。N型MOSトランジスタ341、34234nのソースそれぞれは、スイッチ351、35235nの一方の端それぞれに接続し、ゲートはノードDMに接続する。スイッチ351、35235nの他方の端はグランド線と接続する。スイッチ32は出力信号OMが出力される出力端子と高電位線AVDを接続又は切断する。スイッチ31はノードDMと高電位線AVDを接続又は切断する。なお、スイッチ31、32はクロック信号CLKの反転信号/CLKの電位に応じて接続又は切断を実行する。従って、増幅動作開始前は出力信号OMが出力される出力端子とノードDMは高電位線AVDと等しい電位である。また、増幅動作開始する時に出力信号OMが出力される出力端子とノードDMは高電位線AVDから切り離される。スイッチ351、35235nはクロック信号CLKの電位に応じて接続又は切断を実行する。なお、クロック信号CLKとクロック信号CLKの反転信号/CLKとは論理状態が逆の信号である。n個のスイッチ331、33233nは、スレッショルドコントローラ20から出力される、複数ビットのデジタル信号からなるコード信号36を受けると、n個の内、そのデジタル信号で表された2進数に応じた数のスイッチは接続状態となり、その他のスイッチは切断状態を保持する。従って、オフセットキャンセル部30は、ノードDMとN型トランジスタ53を介して接続する出力信号OMが出力される出力端子、ノードDPとN型MOSトランジスタ54を介して接続する出力信号OPが出力される出力端子間の電圧を増幅する際に、接続状態となっているN型MOSトランジスタ341、34234nと、スイッチ331、33233nを介して、出力信号OMが出力される出力端子にキャンセル電流を流す。キャンセル電流とはコンパレータ10のオフセットをキャンセルするための電流である。電圧の増幅後、ノードDMの電位がほぼグランドレベルとなるので、N型MOSトランジスタ341、34234nはオフし、キャンセル電流の注入を遮断する。オフセットキャンセル部40は、スレッショルドコントローラ20からのデジタル信号からなるコード信号46及びノードDPの電位に応じて、出力信号OPが出力される出力端子を介して第2の電流経路からグランド線へのキャンセル電流を制御する回路である。オフセットキャンセル部40は、n個のスイッチ431、43243nと、n個のN型MOSトランジスタ441、44244nと、n個のスイッチ451、45245nと、スイッチ41、42とを含む。n個のスイッチ431、43243nそれぞれは、一方の端で、出力信号OPが出力される出力端子に接続し、他方の端で、N型MOSトランジスタ441、44244nのドレインそれぞれと接続する。N型MOSトランジスタ441、44244nのソースそれぞれは、スイッチ451、45245nの一方の端それぞれに接続し、ゲートはノードDPに接続する。スイッチ451、45245nの他方の端はグランド線と接続する。スイッチ42は出力信号OPが出力される出力端子と高電位線AVDを接続又は切断する。スイッチ41はノードDPと高電位線AVDを接続又は切断する。なお、スイッチ41、42はクロック信号CLKの反転信号/CLKの電位に応じて接続又は切断を実行する。従って、増幅動作開始前は出力信号OPが出力される出力端子とノードDPは高電位線AVDと等しい電位である。また、増幅動作開始する時に出力信号OPが出力される出力端子とノードDPは高電位線AVDから切り離される。スイッチ451、45245nはクロック信号CLKの電位に応じて接続又は切断を実行する。なお、クロック信号CLKとその反転信号/CLKとは論理状態が逆の信号である。n個のスイッチ431、43243nは、スレッショルドコントローラ20から出力される、複数ビットのデジタル信号からなるコード信号36を受けると、n個の内、そのデジタル信号で表された2進数に応じた数のスイッチは接続状態となり、その他のスイッチは切断状態を保持する。従って、オフセットキャンセル部40も、オフセットキャンセル部30と同様に、増幅動作開始する時に出力信号OPが出力される出力端子にキャンセル電流を流し、電圧の動作後は、キャンセル電流の注入を遮断する。図2は実施例1のコンパレータ10のスレッショルドコントローラ20を示す図である。スレッショルドコントローラ20はアンド回路21、パルスカウンタ22、デコーダ23、レジスタ24、オア回路25、信号供給回路27を含む。アンド回路21は、CPU26から出力される、スレッショルドコントローラ20をキャリブレーション動作とするときに論理Hとなる補正信号selと、コンパレータ10から出力され、論理Hとなっている出力信号OM又はOPを受けてオア回路25から出力される信号を受けて、クロック信号CLKをパルスカウンタ22に供給する回路である。パルスカウンタ22はアンド回路21からクロック信号CLKを供給されている間、クロックをカウントする回路である。そして、アンド回路21からクロック信号CLKの供給がされなくなったときに、その時のカウント値を補正値calとしてレジスタ24に出力する回路である。デコーダ23はレジスタ24から補正値calを受けたときに、その補正値calに応じたコード信号を出力する回路である。レジスタ24はパルスカウンタ22から出力される補正値calを記憶するメモリ回路である。オア回路25は、コンパレータ10からの出力信号OM、OPの内、どちらかが論理Hとなっている場合に、論理Hを出力するオア回路である。CPU26は、コンパレータ10を含むアナログデジタル回路を制御する、制御回路である。一般的には、アナログデジタル回路を搭載しているLSI中に含まれる中央処理装置が上記の制御回路となる。そこで、スレッショルドコントローラ20はコンパレータ10が通常に動作する時にはCPU26からの書き込み命令によって、レジスタ24に格納しているデータをデコーダ23に対して出力させる。デコーダ23はレジスタ24からのデータをデコードして、コード信号をオフセットキャンセル部30、40に出力する。一方、スレッショルドコントローラ20はコンパレータ10がキャリブレーション動作をするときには、図3で説明する動作を行う。図3はコンパレータ10のキャリブレーション動作を説明するフローチャートである。オペレーションop100においては、スレッショルドコントローラ20は初期状態に設定される。例えば、CPU26は論理Lの補正信号selを出力するとともに、リセット信号resetを出力し、パルスカウンタ22をリセットする。また、CPU26は、レジスタ24内に記憶されている補正値を、補正値cal=0に設定する。その結果、レジスタ24から補正値cal=0が出力されるので、デコーダ23からも補正値cal=0に相当するコード信号が出力される。オペレーションop110においては、スレッショルドコントローラ20はオフセットの検出を開始する。CPU26は、補正信号selの論理を論理Lから論理Hに立ち上げる。スレッショルドコントローラ10において、出力信号OM又はOPに起因して、オア回路25から論理Hの信号が出力されると、パルスカウンタ22にクロック信号CLKが供給される。オペレーションop120においては、オフセット検出回路20はオフセットが出力信号OM側にあるか、出力信号OP側にあるかを検出する。CPU26は出力信号OMの電位と、出力信号OPの電位を比較し、どちらが大きいかに応じた信号ssを信号供給回路27に出力する。その結果、スレッショルドコントローラ20はコード信号をキャリブレーション部30に対して出力するか、キャリブレーション部40に対し出力するかを、信号ssの論理に応じて決定する。そして、出力信号OPの電位が出力信号OMの電位より大きいときには、オペレーション130に進み、出力信号OMの電位が出力信号OPの電位より大きいときには、オペレーション160に進む。オペレーションop130、140、150において、スレッショルドコントローラ20はオフセットを検出する動作を行う。ここで、オペレーションop120において出力信号OPの電位が出力信号OMの電位より大きいと判断しているので、入力信号VIPと入力信号VIMの電位が等しくても、N型MOSトランジスタ55に流れる電流が大きいことになる。そこで、CPU26はオフセットキャンセル部40を動作させて出力信号OPが伝搬する信号線側にキャンセル電流が流れるように信号ssの論理を設定する。パルスカウンタ22はクロック信号CLKのクロックをカウントする。出力信号OPの電位と出力信号OMの電位の大小関係が逆転したときに、パルスカウンタ22におけるカウント値を、補正値calとしてレジスタ24に出力する。その後、オペレーション190に進む。なお、スレッショルドコントローラ20のオフセット検出動作は図4のタイミング図を使用して詳細に説明する。オペレーションop160、170、180において、スレッショルドコントローラ20はオフセットを検出する動作を行う。ここで、オペレーションop120において出力信号OMの電位が出力信号OPの電位より大きいと判断しているので、入力信号VIPと入力信号VIMの電位が等しくても、N型MOSトランジスタ56に流れる電流が大きいことになる。そこで、CPU26はオフセットキャンセル部30を動作させて出力信号OMが伝搬する信号線側にキャンセル電流が流れるように信号ssの論理を設定する。パルスカウンタ22はクロック信号CLKのクロックをカウントする。出力信号OMの電位と出力信号OPの電位の大小関係が逆転したときに、パルスカウンタ22におけるカウント値を、補正値calとしてレジスタ24に出力する。その後、オペレーション190に進む。なお、スレッショルドコントローラ20のオフセット検出動作は図4のタイミング図を使用して詳細に説明する。オペレーションop190において、スレッショルドコントローラ20はオフセット検出動作を終了する。CPU26は補正信号selの論理を論理Hから論理Lに立ち下げる。また、パルスカウンタ22から出力された補正値calをレジスタ24は格納する。その後、コンパレータ10のキャリブレーション動作は終了する。なお、アナログデジタル回路が複数のコンパレータ10を含む場合、CPU26はすべてのコンパレータ10について順次、キャリブレーション動作を行い、それぞれのコンパレータ10について、補正値calをそれぞれのレジスタ24に格納させる。図4はスレッショルドコントローラ20の動作に関係する信号の電位の変化を時間とともに表したタイミング図である。オフセット検出動作をスレッショルドコントローラ20にさせるにあたり、CPU26は、同電位の入力信号VIPと入力信号VIMを入力する。その結果、出力信号OPの電位と出力信号OMの電位とに電位差が発生すれば、コンパレータ10においてオフセットが発生していると考えられる。時刻T1と時刻T2との間にオフセット検出動作を開始するため、CPU26から出力される補正信号selが立ち上げられる。そうすると、アンド回路21からクロック信号CLKが出力され、パルスカウンタ22は、時刻T2よりカウントを開始する。時刻T2、T3、T4において、カウント値はカウントアップして行くとともに、デコーダ回路23からそのカウント値に応じたコード信号が出力される。そして、そのコード信号に応じて、オフセットキャンセル部30のn個のスイッチ331、33233nの内の所定の数のスイッチ又はオフセットキャンセル部40のn個のスイッチ431、43243n内の所定の数のスイッチが、各スイッチに対応するn型MOSトランジスタと、出力信号OP又はOMが伝搬する信号線とを接続する。なお、オフセットキャンセル部30内のスイッチ331、33233nにコード信号を送るか、オフセットキャンセル部40内のスイッチ431、43243nにコード信号を送るかは、出力信号OPの電位と出力信号OMの電位を比較した結果に応じて、CPU26が信号供給回路27に出力する信号の論理に応じて決定される。また、オフセットキャンセル部30内のスイッチ331、33233n、及び、オフセットキャンセル部40内のスイッチ431、43243nが一つオンする度に発生する出力信号OMの電位の変動については、図5を用いて説明する。その結果、時刻T4と時刻T5の間において、出力信号OP又はOMが伝搬する信号線と接続されたMOSトランジスタの数が、一定の数に達し、出力信号OPと出力信号OMの電位が逆転したときに、出力信号OMが接続する第1の電流経路中のP型MOSトランジスタ51に流れる電流と、出力信号OPが接続する第2の電流経路中のP型MOSトランジスタ52に流れる電流がほぼ等しくなったと考え、コンパレータ10のオフセットがキャンセルされた状態になったと考えられる。そこで、CPU26は、出力信号OPと出力信号OMの電位が逆転したときに、補正信号selの論理をHから立ち下げ、スレッショルドコントローラ20のオフセット検出動作を終了させる。その結果、パルスカウンタ22のカウントアップ動作も終了する。そして、パルスカウンタ22のカウントアップ動作が終了した時点のカウンタ値を検出したオフセットとする。図5は、オフセット検出動作時における、オフセットキャンセル部30、40におけるオフセット補正量を、オンするスイッチの数に対して示したグラフである。図5のグラフにおいて、横軸の正軸側はオフセットキャンセル回路40側においてオンするスイッチの数を示し、横軸の負軸側はオフセットキャンセル回路30側においてオンするスイッチの数を示す。スイッチによって、接続されるN型MOSトランジスタのサイズは、例えば、W=0.5μm、L=0.06μmである。縦軸は、オフセット検出動作時において接続するスイッチの数に対する、出力信号OMの電位変化をオフセット補正量VppdiffmVとして表している。すなわち、オフセットキャンセル回路30側においてオンするスイッチを一つオンする度に、出力信号OMの電位は、当初の出力信号OMの電位に比較して、100mV低下する。また、オフセットキャンセル回路40側においてオンするスイッチを一つオンする度に、出力信号OMの電位は、相対的に出力信号OPの電位に比較して、100mV増加する。なお、上記のように出力信号OMの電位が、スイッチの開閉に応じて変動するのは以下の理由による。まず、オフセットキャンセル回路30において、スイッチが一つオンするとP型MOSトランジスタ51に流れる電流が一定量増加する。その結果、P型MOSトランジスタ51のオン抵抗による、ドレイン側の電圧降下量が一定量増加する。そこで、スイッチが一つオンする毎に出力信号OMが伝搬する信号線に接続するN型MOSトランジスタのサイズを、例えば、W=0.5μm、L=0.06μmとした場合に、上記N型MOSトランジスタのドレイン側には出力信号OMが伝搬する信号線が接続しているので、シミュレーションにより電圧降下量を求めると、出力信号OMの電位は、100mV低下することがわかった。同様に考えると.オフセットキャンセル回路40において、スイッチが一つオンするとP型MOSトランジスタ52に流れる電流が一定量増加する。その結果、P型MOSトランジスタ52のオン抵抗による、ドレイン側の電圧降下量が一定量増加する。そこで、スイッチが一つオンする毎に出力信号OPが伝搬する信号線に接続するN型MOSトランジスタのサイズを、例えば、W=0.5μm、L=0.06μmとした場合に、上記N型MOSトランジスタのドレイン側には出力信号OPが伝搬する信号線が接続しているので、シミュレーションにより電圧降下量を求めると、出力信号OPの電位は、100mV低下することがわかった。その結果、相対的に、出力信号OPの電位に対する出力信号OMの電位は増加する。図6は、コンパレータ10の通常動作時におけるクロック信号CLK、ノードDP/DM、出力信号OP/OMの電位を時間変化とともに表したタイミング図及び接続中のスイッチを流れる電流を時間変化とともに表した図である。オフセット検出動作が終了すると、通常動作時のコンパレータ10において、検出したオフセットに対応してオフセットキャンセル回路30、又は、オフセットキャンセル回路40のスイッチが出力信号OM又は出力信号OPが伝搬する信号線に所定数のN型MOSトランジスタを接続した状態となる。そこで、図6は、ほぼ同電位の入力信号VIPと入力信号VIMとを入力するとともに、クロック信号CLKをコンパレータ10に入力した場合に、ノードDP、DMの電位及び出力信号OP、OMの電位の変化を時間とともに表したタイミング図を示す。また、図6は、オフセットキャンセル回路30、又は、オフセットキャンセル回路40のオンしているスイッチと接続するN型MOSトランジスタに流れる電流Icalの電流変化を時間とともに表したタイミング図を示す。なお、クロック信号CLK、ノードDP、DMの電位及び出力信号OP、OMに関するタイミング図では、縦軸は電位、横軸は時間である。また、電流Icalの電流変化に関するタイミング図では、縦軸は電流、横軸は時間である。クロック信号CLKは100Psec、433Psec、766Psecにおいて、論理Lから論理Hに立ち上がる周波数3GHzのクロック信号である。クロック信号CLKが論理Lの期間においてコンパレータ10は、入力信号VIPの電位と入力信号VIMの電位の比較動作を行わない。すなわち、スイッチ57が切断されるため、出力信号OM、出力信号OPともに論理Hとなる。一方、クロック信号CLKが論理Hの期間においてコンパレータ10は、入力信号VIPの電位と入力信号VIMの電位の比較動作を行う。そうすると、その比較動作において、入力信号VIPと入力信号VIMの内、入力信号VIPの電位が高いとした場合に、出力信号OMの論理はLとなり、出力信号OPの論理はHとなる。クロック信号CLKが論理Lの期間において、スイッチ57が切断されるため、ノードDP、ノードDMともに論理Hとなる。一方、クロック信号CLKが論理Hの期間において、ノードDP,DMの電位はクロック信号CLKの立ち上がりから、立ち下がりを開始し、30Psecから40Psecまでの期間内で、論理Lとなる。スイッチ57がオンし、N型トランジスタ55、56のソースがグランドに接続され、N型トランジスタ55、56がオンすることにより、ノードDM、ノードOPもグランドに接続されるためである。スイッチ331、33233nのいずれかがオンし、N型MOSトランジスタ341、34234nのいずれかが、出力信号OMの信号線に接続した場合、あるいは、スイッチ431、43243nのいずれかがオンし、N型MOSトランジスタ441、44244nのいずれかが、出力信号OMの信号線に接続した場合、接続したN型MOSトランジスタを流れる電流は、クロック信号CLKの論理が立ち上がったときに流れる。しかし、クロック信号CLKの論理が立ち上がってから30Psecから40Psecまでの期間の経過後には、ノードDM、ノードDPの論理はLとなる、すなわち、ノードDM、ノードDPの電位はグランドレベルになる。従って、ノードDM及びノードDPにゲート電極が接続されているN型MOSトランジスタ341、34234n及びN型MOSトランジスタ441、44244nはオフする。その結果、30Psecから40Psecまでの期間の経過後には、N型MOSトランジスタ341、34234n及びN型MOSトランジスタ441、44244nには、電流が流れなくなる。以上より、実施例1のコンパレータ10は、差動入力信号をゲート電極で受ける一対のN型MOSトランジスタN型MOSトランジスタ55、56と、前記一対のN型MOSトランジスタのドレインそれぞれと、高電位電源線AVDとに電気的に接続し、前記一対のN型MOSトランジスタのドレインそれぞれに電気的に接続する差動出力ノード出力信号OM、OPに接続する出力ノード間の電位差を増幅し、増幅後の電位を差動出力ノードに保持する増幅部トランジスタ51-54と、上記差動出力ノード間の電圧を上記増幅部が増幅する際に、上記差動出力ノードの一方にキャンセル電流を流し、上記増幅部による増幅動作後に、上記一対のN型MOSトランジスタのドレイン電圧に応じて差動出力ノードへのキャンセル電流の流入を遮断するオフセットキャンセル回路オフセットキャンセル回路30、40と、差動入力信号の一方及び他方の信号の電位を等しく設定し、上記差動出力ノード間の電位差を増幅したときに、差動出力ノードに発生する電位が、キャンセル電流を注入する前に比較し、キャンセル電流の注入後において逆転するように、キャンセル電流を設定するスレッショルドコントローラスレッショルドコントローラ20と、を備えることを特徴とする増幅回路である。実施例1のコンパレータ10は、実施例1のコンパレータ10における前記オフセットキャンセル回路オフセットキャンセル回路30、40が、前記差動出力ノード出力信号OM、OPに接続する出力ノードの一つに、一方の端子が接続するn個のスイッチスイッチ331、33233n及びスイッチ431、43243nと、n個のスイッチの他方の端子それぞれにドレイン端子にて接続し、ゲート端子にて一対のMOSトランジスタのドレインの内の一つと接続し、ソース端子をグランド電位とすることが可能なn個のMOSトランジスタN型MOSトランジスタ341、34234n及びN型MOSトランジスタ441、44244nと、を備えることを特徴とする増幅回路である。実施例1のコンパレータ10は、実施例1のコンパレータ10における前記スレッショルドコントローラが、クロック信号CLKを受けて、クロックパルスをカウントするパルスカウンタパルスカウンタ22と、パルスカウンタからのカウンタ値を記憶するレジスタレジスタ24と、キャリブレーション動作の時にはパルスカウンタからのカウント値に応じたコード信号を出力し、増幅動作の時には、レジスタから出力されるカウンタ値に応じたコード信号を出力するデコーダ回路デコーダ23と、を備えることを特徴とする増幅回路である。実施例1のコンパレータ10において行われる増幅方法は、差動入力信号をゲート電極で受ける一対のNMOSトランジスタと、前記一対のNMOSトランジスタのドレインそれぞれと、高電位電源線とに電気的に接続する増幅部と、上記増幅部における差動出力ノードと、上記一対のNMOSトランジスタのドレインと、グランド電源とに電気的に接続し、差動出力ノードにキャンセル電流を注入するオフセットキャンセル回路と、キャンセル電流を設定するスレッショルドコントローラと、を備える増幅回路であって、差動入力信号の一方及び他方の信号の電位を等しく設定し、上記差動出力ノード間の電位差を増幅したときに、差動出力ノードに発生する電位が、キャンセル電流を注入する前に比較し、キャンセル電流の注入後において逆転するように、キャンセル電流を設定する工程と、上記差動出力ノード間の電圧を上記増幅部が増幅する際に、上記差動出力ノードの一方にキャンセル電流を流し、上記増幅部による増幅動作後に、上記一対のMOSトランジスタのドレイン電圧に応じて差動出力ノードへのキャンセル電流の流入を遮断する工程と、上記一対のNMOSトランジスタのドレインそれぞれに電気的に接続する差動出力ノード間の電位差を増幅し、増幅後の電位を差動出力ノードに保持する工程と、を備える電圧増幅方法である。実施例1のコンパレータ10においては、比較動作を行うときに、オフセットキャンセル回路30、40が、オフセットをキャンセルするように、差動出力ノードに電流を流す。しかし、比較動作終了後において、差動出力ノードの電位が一定の論理を表すように安定すると、入力信号をゲートで受ける一対のN型MOSトランジスタのドレインの電位は論理Lとなるため、オフセットキャンセル回路30、40は差動出力ノードへの電流供給を遮断する。その結果、コンパレータ10においては、オフセットキャンセル動作において発生する消費電力が低減される。図7は実施例2のコンパレータ10bを示す回路図である。コンパレータ10bはスレッショルドコントローラ20b、オフセットキャンセル部30b、オフセットキャンセル部40b、N型MOSトランジスタ51b、52b、P型MOSトランジスタ53b、54b、55b、56b、スイッチ57bを含む。コンパレータ10bは入力信号VIPと入力信号VIMとの比較動作を行う機能を有する、すなわち、入力信号VIPと入力信号VIM間の電位差の増幅動作を行う。また、コンパレータ10bはそれ自身のオフセットをキャリブレーションする動作を行うことができる。この点、実施例1のコンパレータ10と同様である。N型MOSトランジスタ51bのソースはグランド線と接続し、ドレインはP型MOSトランジスタ53bのドレインと接続し、ゲートはP型MOSトランジスタ54bのドレインと接続している。なお、N型MOSトランジスタ51bのドレインは出力信号OMbが出力される出力端子に接続している。P型MOSトランジスタ53bのソースはノードDMbと接続し、ゲートはP型MOSトランジスタ54bのドレインと接続している。P型MOSトランジスタ55bのソースはスイッチ57の一方の電極と接続し、ゲートは入力信号VIPbが伝搬する信号線と接続している。以上より、N型MOSトランジスタ51b、P型MOSトランジスタ53b、P型MOSトランジスタ55bはソース及びドレインによって、スイッチ57bとグランド線間に直列に接続しており、ノードDMbを含む第1の電流経路を形成している。なお、第1の電流経路の電流は、P型MOSトランジスタ55bによって入力信号VIPbの電位に応じて、制御され、増減する。N型MOSトランジスタ52bのソースはグランド線と接続し、ドレインはP型MOSトランジスタ54bのドレインと接続し、ゲートはP型MOSトランジスタ53bのドレインと接続している。なお、N型MOSトランジスタ52bのドレインは出力信号OPbが出力される出力端子に接続している。P型MOSトランジスタ54bのソースはノードDPbと接続し、ゲートはP型MOSトランジスタ53bのドレインと接続している。P型MOSトランジスタ56bのソースはスイッチ57の一方の電極と接続し、ゲートは入力信号VIMbが伝搬する信号線と接続している。以上より、N型MOSトランジスタ52b、P型MOSトランジスタ54b、P型MOSトランジスタ56bはソース及びドレインによって、スイッチ57とグランド線間に直列に接続しており、ノードDPbを含む第2の電流経路を形成している。なお、第2の電流経路の電流は、P型MOSトランジスタ56bによって入力信号VIMの電位に応じて、制御され、増減する。なお、スイッチ57はクロック信号CLKの電位に応じて、P型MOSトランジスタ55b、56bのソースと高電位線AVDを接続又は切断するスイッチである。以上より、第1の電流経路と、第2の電流経路に属するトランジスタと、スイッチ57bは、出力端子OMb、OPbが接続するノードの電位差を増幅し、電位が高かった方の電位を論理Hにし、電位が低かった方の電位を論理Lとする。従って、第1の電流経路と、第2の電流経路に属するトランジスタと、スイッチ57bは、信号の増幅部を形成する。オフセットキャンセル部30bは、スレッショルドコントローラ20bからのデジタル信号からなるコード信号36b及びノードDMbの電位に応じて、出力信号OMbが出力される出力端子を介して第1の電流経路から高電位線AVDへのキャンセル電流を制御する回路である。オフセットキャンセル部30bは、n個のスイッチ33b1、33b233bnと、n個のP型MOSトランジスタ34b1、34b234bnと、n個のスイッチ35b1、35b235bnと、スイッチ31b、32bとを含む。n個のスイッチ33b1、33b233bnそれぞれは、一方の端で、出力信号OMbが出力される出力端子に接続し、他方の端で、P型MOSトランジスタ341、34234nのドレインそれぞれと接続する。P型MOSトランジスタ34b1、34b234bnのソースそれぞれは、スイッチ35b1、35b235bnの一方の端それぞれに接続し、ゲートはノードDMbに接続する。スイッチ35b1、35b235bnの他方の端は高電位線AVDと接続する。スイッチ32bは出力信号OMbが出力される出力端子とグランド線を接続又は切断する。スイッチ31bはノードDMbとグランド線を接続又は切断する。なお、スイッチ31b、32bはクロック信号CLKの反転信号/CLKの電位に応じて接続又は切断を実行する。従って、増幅動作開始前は出力信号OMbが出力される出力端子とノードDMbはグランド線と等しい電位である。また、増幅動作開始する時に出力信号OMbが出力される出力端子とノードDMbはグランド線から切り離される。スイッチ35b1、35b235bnはクロック信号CLKの電位に応じて接続又は切断を実行する。なお、クロック信号CLKとその反転信号/CLKとは論理状態が逆の信号である。n個のスイッチ33b1、33b233bnは、スレッショルドコントローラから出力される、複数ビットのデジタル信号からなるコード信号を受けると、n個の内、そのデジタル信号で表された2進数に応じた数のスイッチは接続状態となり、その他のスイッチは切断状態を保持する。従って、オフセットキャンセル部30は、ノードDMbとN型トランジスタ53bを介して接続する出力信号OMbが出力される出力端子、ノードDPbとN型MOSトランジスタ54bを介して接続する出力信号OPbが出力される出力端子間の電圧を増幅する際に、接続状態となっているP型MOSトランジスタ34b1、34b234bnと、スイッチ33b1、33b233bnを介して、出力信号OMbが出力される出力端子にキャンセル電流を流す。キャンセル電流とはコンパレータ10bのオフセットをキャンセルするための電流である。電圧の増幅後、ノードDMbの電位がほぼ高電位線AVDの電位レベルとなるので、P型MOSトランジスタ341、34234nはオフし、キャンセル電流の注入を遮断する。オフセットキャンセル部40bは、スレッショルドコントローラ20bからのデジタル信号からなるコード信号46b及びノードDPbの電位に応じて、出力信号OPbが出力される出力端子を介して第2の電流経路から高電位線AVDへのキャンセル電流を制御する回路である。オフセットキャンセル部40bは、n個のスイッチ43b1、43b243bnと、n個のN型MOSトランジスタ44b1、44b244bnと、n個のスイッチ45b1、45b245bnと、スイッチ41b、42bとを含む。n個のスイッチ43b1、43b243bnそれぞれは、一方の端で、出力信号OPbが出力される出力端子に接続し、他方の端で、P型MOSトランジスタ44b1、44b244bnのドレインそれぞれと接続する。P型MOSトランジスタ44b1、44b244bnのソースそれぞれは、スイッチ45b1、45b245bnの一方の端それぞれに接続し、ゲートはノードDPbに接続する。スイッチ45b1、45b245bnの他方の端は高電位線AVDと接続する。スイッチ42bは出力信号OPbが出力される出力端子とグランド線を接続又は切断する。スイッチ41bはノードDPbとグランド線とを接続又は切断する。なお、スイッチ41b、42bはクロック信号CLKの反転信号CLKの電位に応じて接続又は切断を実行する。従って、増幅動作開始前は出力信号OPbが出力される出力端子とノードDPbはグランド線と等しい電位である。また、増幅動作開始する時に出力信号OPbが出力される出力端子とノードDPbはグランド線から切り離される。スイッチ45b1、45b245bnはクロック信号CLKの電位に応じて接続又は切断を実行する。なお、クロック信号CLKとその反転信号/CLKとは論理状態が逆の信号である。n個のスイッチ43b1、43b243bnは、スレッショルドコントローラ20から出力される、複数ビットのデジタル信号からなるコード信号を受けると、n個の内、そのデジタル信号で表された2進数に応じた数のスイッチは接続状態となり、その他のスイッチは切断状態を保持する。従って、オフセットキャンセル部40bも、オフセットキャンセル部30bと同様に、増幅動作開始する時に出力信号OPbが出力される出力端子にキャンセル電流を流し、電圧の動作後は、キャンセル電流の注入を遮断する。以上より、実施例2のコンパレータ10bにおいて、第1の電流経路に属するトランジスタと、第2の電流経路に属するトランジスタと、スイッチ57bとから構成される、信号の増幅部と、実施例1のコンパレータ10の増幅部とを比較すると、高電位電源線AVDと、グランド線が入れ代わっており、N型MOSトランジスタはP型MOSトランジスタに入れ代わっており、P型MOSトランジスタはN型MOSトランジスタに入れ代わっている。また、実施例2のオフセットキャンセル部30b、40bと、実施例1のオフセットキャンセル部30、40とを比較した場合も同様である。しかし、実施例2の増幅部と、実施例1の増幅部は同様な機能を有する。同様に、実施例2のオフセットキャンセル部30b、40bと、実施例1のオフセットキャンセル部30、40とは同様な機能を有する。従って、実施例2のコンパレータ10bは、差動入力信号をゲート電極で受ける一対のP型MOSトランジスタP型MOSトランジスタ55b、56bと、前記一対のP型MOSトランジスタのドレインそれぞれと、グランド線とに電気的に接続し、前記一対のP型MOSトランジスタのドレインそれぞれに電気的に接続する差動出力ノード出力信号OMb、OPbに接続する出力ノード間の電位差を増幅し、増幅後の電位を差動出力ノードに保持する増幅部トランジスタ51b-54bと、上記差動出力ノード間の電圧を上記増幅部が増幅する際に、上記差動出力ノードの一方にキャンセル電流を流し、上記増幅部による増幅動作後に、上記一対のP型MOSトランジスタのドレイン電圧に応じて差動出力ノードへのキャンセル電流の流入を遮断するオフセットキャンセル回路オフセットキャンセル回路30b、40bと、差動入力信号の一方及び他方の信号の電位を等しく設定し、上記差動出力ノード間の電位差を増幅したときに、差動出力ノードに発生する電位が、キャンセル電流を注入する前に比較し、キャンセル電流の注入後において逆転するように、キャンセル電流を設定するスレッショルドコントローラスレッショルドコントローラ20bと、を備えることを特徴とする増幅回路である。実施例2のコンパレータ10bにおいては、増幅動作を行うときに、オフセットキャンセル回路30b、40bが、オフセットをキャンセルするために、差動出力ノードに電流を流す。しかし、増幅後において、差動出力ノードの電位が一定の論理を表すように安定すると、一対のP型MOSトランジスタのドレインの電位は論理Hとなるため、オフセットキャンセル回路は差動出力ノードへの電流を遮断する。その結果、コンパレータ10bにおいては、オフセットキャンセル動作において発生する消費電力を、低減させることが可能である。図8は実施例1のコンパレータ10又は実施例2のコンパレータ10bを使用したアナログデジタル回路70を示す。アナログデジタル回路70はn2個の抵抗611から抵抗61n2まで、n1個のコンパレータ711からコンパレータ71n1まで、n1個のフリップフロップFF811からフリップフロップFF81n1まで、エンコーダEncoder90を含む。抵抗611から抵抗61n2までは、基準電源と、グランド電源との間に直列に接続されている抵抗からなる抵抗列である。ここで、基準電源はアナログデジタル回路70に電圧Vrefを供給する。また、抵抗611から抵抗61n2までの各抵抗の抵抗値は等しい。コンパレータ711からコンパレータ71n1までは、実施例1のコンパレータ10又は実施例2のコンパレータ10bと同様な機能を持つコンパレータである。従って、コンパレータ711からコンパレータ71n1までについて、機能についての説明を省く。ただし、実施例1で説明した相補信号の一方として、コンパレータ711からコンパレータ71n1までは、アナログデジタル回路70に入力されるアナログ信号Vinを受け取る。また、実施例1で説明した相補信号の他方として、コンパレータ711からコンパレータ71n1までは、上記の抵抗611から抵抗61n2までが直列接続されている状態における接続点それぞれから出力される信号を受け取る。従って、実施例3のアナログ回路70においては、アナログ信号Vinの電圧が、抵抗611から抵抗61n2までの各抵抗値に応じて決定される電圧区間のどこに属するかを判定することによって、アナログ信号Vinのデジタル化が行われる。なお、コンパレータ711からコンパレータ71n1までは、CPU26から補正信号sel、リセット信号reset、信号ssからなる信号conを受け取り、通常の増幅動作とキャリブレーション動作とが切り替わり、また、スレッショルドコントローラ20のリセットが行われる。なお、キャリブレーション動作を行う際には、コンパレータ711からコンパレータ71n1までが有する2個の端子に同電位の信号が入力されることはいうまでもない。すなわち、CPU26はアナログ信号Vinの電位を、上記抵抗列における抵抗同士が接続される接続点の内の一つであってキャリブレーションをしようとするコンパレータに接続している接続点の電位とが等しくなるように制御する。そうすると、実施例3のアナログデジタル回路70において、電源投入直後に、コンパレータ711からコンパレータ71n1までについて、CPU26からの制御により、キャリブレーション動作を行うことができる。その結果、各コンパレータ711からコンパレータ71n1までにおいて、補正値calがレジスタ24に記憶される。そこで、CPU26からの制御により、コンパレータ711からコンパレータ71n1までが通常の増幅動作に設定されると、オフセットキャンセル部30又は40によって、増幅動作時にキャンセル電流が、出力信号OP、又は,OMが出力される出力端子に流される。その結果、各コンパレータ711からコンパレータ71n1までのオフセットが補正される。実施例2のアナログデジタル回路70においては、各コンパレータのオフセットがほぼなくなるので、アナログ信号Vinの電圧が、抵抗611から抵抗61n2までの各抵抗値に応じて決定される電圧区間のどこに属するかの判定が正確に行われる。フリップフロップ811から81n1までは、コンパレータ711からコンパレータ71n1までから出力された相補信号を受け取り、その相補信号をラッチし、ラッチした相補信号をエンコーダ90へ出力する。その結果、相補信号で表された論理値をエンコーダ90は受け取る。エンコーダ90は、フリップフロップ811から81n1までが出力した論理信号を受け取り、アナログ信号の電位に応じた、複数ビットからなるデジタル信号Voutを出力する。以上より、実施例3のアナログデジタル回路は、基準電源と、グランド電源との間に直列に接続されている複数の抵抗からなる抵抗列と、上記抵抗列における抵抗同士が接続される接続点の内の一つと接続し、入力信号の電位と、接続している前記接続点の電位とを比較する、複数のコンパレータと、前記複数のコンパレータから出力される複数の比較結果から、上記入力信号の電位に応じたデジタル信号を出力するエンコーダと、を備え、上記コンパレータは、上記入力信号の電位及び上記接続点の電位をゲート電極で受ける一対のNMOSトランジスタと、前記一対のNMOSトランジスタのドレインそれぞれと、高電位電源線とに電気的に接続し、前記一対のNMOSトランジスタのドレインそれぞれに電気的に接続する差動出力ノード間の電位差を増幅し、増幅後の電位を差動出力ノードに保持する増幅部と、上記差動出力ノード間の電圧を上記増幅部が増幅する際に、上記差動出力ノードの一方にキャンセル電流を流し、上記増幅部による増幅動作後に、上記一対のMOSトランジスタのドレイン電圧に応じて差動出力ノードへのキャンセル電流の流入を遮断するオフセットキャンセル回路と、上記入力信号及び上記接続点の電位を等しく設定し、上記差動出力ノード間の電位差を増幅したときに、差動出力ノードに発生する電位が、キャンセル電流を注入する前に比較し、キャンセル電流の注入後において逆転するように、キャンセル電流を設定するスレッショルドコントローラと、を備えることを特徴とするアナログデジタル回路である。上記のアナログデジタル回路においては、コンパレータが増幅動作を行うときに、コンパレータに含まれるオフセットキャンセル回路が、オフセットをキャンセルするために、差動出力ノードに電流を流す。しかし、コンパレータの増幅動作後において、差動出力ノードの電位が論理的に安定すると、一対のNMOSトランジスタのドレインの電位は論理Lとなるため、オフセットキャンセル回路はコンパレータの差動出力ノードへの電流を遮断する。その結果、コンパレータ10においては、オフセットキャンセル動作において発生する消費電力が低減され、そのコンパレータを含むアナログデジタル回路の消費電力も低減される。図9は実施例4のコンパレータ10cを示す回路図である。コンパレータ10cはスレッショルドコントローラ20c、オフセットキャンセル部30c、オフセットキャンセル部40c、P型MOSトランジスタ51c、52c、N型MOSトランジスタ53c、54c、55c、56c、スイッチ57c、クロックバッファ60cを含む。コンパレータ10cは入力信号VIPと入力信号VIMとの比較動作を行う機能を有する、すなわち、入力信号VIPと入力信号VIM間の電位差の増幅動作を行う。また、コンパレータ10cはそれ自身のオフセットをキャリブレーションする動作を行うことができる。P型MOSトランジスタ51c、52c、N型MOSトランジスタ53c、54c、55c、56cは実施例1のコンパレータ10に含まれるP型MOSトランジスタ51、52、N型MOSトランジスタ53、54、55、56と同様なトランジスタである。また、トランジスタ間の接続関係、高電位VD線及びグランド線との接続関係、動作及び機能においても、両者に差はない。スイッチ57cはN型MOSトランジスタであり、ドレインはN型MOSトランジスタ55c、56cのソースと接続し、ソースはグランド線と接続し、ゲートはクロックバッファ60cから出力されるクロック信号CLKを受ける。そうすると、スイッチ57cは、クロック信号CLKの電位に応じて、N型MOSトランジスタ55c、56cのソースとグランド線を接続又は切断するスイッチである。クロックバッファ60cはマスタークロック信号MCLKをバッファし、クロック信号CLKを発生する回路である。後にクロックバッファ60cについて図18を用いて説明する。オフセットキャンセル部30cは、スレッショルドコントローラ20cからのデジタル信号SWM1-SWMn及びノードDMの電位に応じて、出力信号OMが出力される出力線を介して第1の電流経路からグランド線へのキャンセル電流を制御する回路である。オフセットキャンセル部30cは、ゲートにノードDMが接続されているn個のN型MOSトランジスタ34c1-34cnと、n個のスイッチ35c1-35cnと、ロジック回路37c1-37cnと、スイッチ31c、32cとを含む。N型MOSトランジスタ34c1-34cnの各ドレインは出力信号OMが出力される出力線に接続している。n個のスイッチ35c1-35cnはN型MOSトランジスタであり、各ソースにグランド線が接続され、各ドレインにN型MOSトランジスタ34c1-34cnの各ソースが接続され、各ゲートにロジック回路37c1-37cnから出力される各信号が接続されている。ロジック回路37c1-37cnそれぞれはデジタル信号SWM1-SWMnそれぞれ及びクロック信号CLKの電位に応じて、信号を出力する回路であり、その信号の電位に応じて、スイッチ35c1-35cnはオン又はオフ状態となる。なお、ロジック回路37c1-37cnについて、図15、図16を用いて詳細な構成を説明するが、接続するデジタル信号SWM1-SWMnの論理がLであるときには、ロジック回路37c1-37cnは論理Lの信号を出力し、接続するデジタル信号SWM1-SWMnの論理がHであるときには、クロック信号CLKと同様な論理を有する信号を出力する。スイッチ32cは出力信号OMが出力される出力線と高電位線AVDを接続又は切断する。スイッチ31cはノードDMと高電位線AVDを接続又は切断する。なお、スイッチ31c、32cはクロック信号CLKの逆論理信号/CLKの電位に応じて接続又は切断を実行する。デジタル信号SWM1-SWMnそれぞれは、n個のデジットからなる2進数の各デジットに対応する信号であり、それぞれの信号電位により論理値を表す。スレッショルドコントローラ20cはデジタル信号SWM1-SWMnを通じて、n個のスイッチ35c1-35cnの内、オン又はオフするスイッチの個数を制御する。その結果、出力信号OMが出力される出力線とグランド線間にコンパレータ10cのオフセットに応じたキャンセル電流が流れる。なお、入力信号VIPの電位と入力信号VIMの電位の電位差に応じて、出力信号OMの電位がHを表す論理レベル又はLを表す論理レベルに確定すると、ノードDMの電位はLを表す論理レベルとなるため、n個のN型MOSトランジスタ34c1-34cnすべてがオフする。その結果、オフセットキャンセル部30cは、出力信号OMが出力される出力線とグランド線間を流れるキャンセル電流の発生を遮断する。オフセットキャンセル部40cは、スレッショルドコントローラ20cからのデジタル信号SWP1-SWPn及びノードDPの電位に応じて、出力信号OPが出力される出力線を介して第2の電流経路からグランド線へのキャンセル電流を制御する回路である。オフセットキャンセル部40cは、ゲートにノードDPが接続されているn個のN型MOSトランジスタ44c1-44cnと、n個のスイッチ45c1-45cnと、ロジック回路47c1-47cnと、スイッチ41c、42cとを含む。N型MOSトランジスタ44c1-44cnの各ドレインは出力信号OPが出力される出力線に接続している。n個のスイッチ45c1-45cnはN型MOSトランジスタであり、各ソースにグランド線が接続され、各ドレインにN型MOSトランジスタ44c1-44cnの各ソースが接続され、各ゲートにロジック回路47c1-47cnから出力される各信号が接続されている。ロジック回路47c1-47cnそれぞれはデジタル信号SWP1-SWPnそれぞれ及びクロック信号CLKの電位に応じて、信号を出力する回路であり、その信号の電位に応じて、スイッチ45c1-45cnはオン又はオフ状態となる。なお、ロジック回路47c1-47cnについて、図15、図16を用いて詳細な構成を説明するが、接続するデジタル信号SWP1-SWPnの論理がLであるときには、ロジック回路47c1-47cnは論理Lの信号を出力し、接続するデジタル信号SWP1-SWPnの論理がHであるときには、クロック信号CLKと同様な論理を有する信号を出力する。スイッチ42cは出力信号OPが出力される出力線と高電位線AVDを接続又は切断する。スイッチ41cはノードDPと高電位線AVDを接続又は切断する。なお、スイッチ41c、42cはクロック信号CLKの逆論理信号/CLKの電位に応じて接続又は切断を実行する。デジタル信号SWP1-SWPnそれぞれは、n個のデジットからなる2進数の各デジットに対応する信号であり、それぞれの信号電位により論理値を表す。スレッショルドコントローラ20cはデジタル信号SWP1-SWPnを通じて、n個のスイッチ45c1-45cnの内、オン又はオフするスイッチの個数を制御する。その結果、出力信号OPが出力される出力線とグランド線間にコンパレータ10cのオフセットに応じたキャンセル電流が流れる。なお、入力信号VIPの電位と入力信号VIMの電位の電位差に応じて、出力信号OPの電位がHを表す論理レベル又はLを表す論理レベルに確定すると、ノードDPの電位はLを表す論理レベルとなるため、n個のN型MOSトランジスタ44c1-44cnすべてがオフする。その結果、オフセットキャンセル部40cにより発生した、出力信号OPが出力される出力線とグランド線間を流れるキャンセル電流は遮断される。スレッショルドコントローラ20cは、実施例1において説明したスレッショルドコントローラ20と比較すると、スイッチ331-33n、スイッチ431-43nのオンオフを制御するコード信号36の替わりに、デジタル信号SWM1-SWMn及びデジタル信号SWP1-SWPnを出力する点で異なるが、その他の点ではスレッショルドコントローラ20と同様な回路を構成しており、同様な機能を有する。実施例1に示すコンパレータ10においては、スイッチ331-33n及びスイッチ431-43nによりキャンセル電流量の増減を行っている。また、スイッチ351-35n及び451-45nがクロック信号CLKを受けることにより、オンオフするため、オフセットキャンセル部30、40のキャンセル電流発生期間はクロック信号CLKの論理がHである期間に限定されている。さらに、ノードDMの電位をN型MOSトランジスタ341-34nが受けており、ノードDPの電位をN型MOSトランジスタ341-34nが受けて動作することにより、キャンセル電流がスイッチ331-33n及びスイッチ431-43nを流れる期間を限定している。上記に対し、実施例4に示すコンパレータ10cにおいては、スイッチ35c1-35cn及び45c1-45cnはN型MOSトランジスタであり、ロジック回路37c1-37cn及びロジック回路47c1-47cnから出力される信号をゲートで受けている。その結果、スイッチ35c1-35cn及び45c1-45cnによって、キャンセル電流量の増減が実行されるとともに、オフセットキャンセル部30、40のキャンセル電流発生期間はクロック信号CLKの論理がHである期間に限定されている。一方、ノードDMの電位をN型MOSトランジスタ34c1-34cnがゲートで受けており、ノードDPの電位をN型MOSトランジスタ44c1-44cnがゲートで受けて動作することにより、キャンセル電流がスイッチ34c1-34cn及びスイッチ44c1-44cnを流れる期間を限定している。以上より、実施例4のコンパレータ10cにおいては、比較動作を行うときに、オフセットキャンセル回路30c、40cが、オフセットをキャンセルするように、差動出力ノードに電流を流す。しかし、比較動作中において、差動出力ノードDM、DPの電位が一定の論理を表すように安定すると、入力信号をゲートで受ける一対のN型MOSトランジスタのドレインの電位は論理Lとなるため、オフセットキャンセル回路30c、40cは差動出力ノードDM、DPへの電流供給を遮断する。その結果、コンパレータ10cにおいては、オフセットキャンセル動作において発生する消費電力が低減される。図10は実施例5のコンパレータ10dを示す回路図である。コンパレータ10dはスレッショルドコントローラ20d、オフセットキャンセル部30d、オフセットキャンセル部40d、P型MOSトランジスタ51d、52d、N型MOSトランジスタ53d、54d、55d、56d、スイッチ57d、クロックバッファ60dを含む。コンパレータ10dは入力信号VIPと入力信号VIMとの比較動作を行う機能を有する、すなわち、入力信号VIPと入力信号VIM間の電位差の増幅動作を行う。また、コンパレータ10dはそれ自身のオフセットをキャリブレーションする動作を行うことができる。P型MOSトランジスタ51d、52d、N型MOSトランジスタ53d、54d、55d、56dは実施例1のコンパレータ10に含まれるP型MOSトランジスタ51、52、N型MOSトランジスタ53、54、55、56と同様なトランジスタである。また、トランジスタ間の接続関係、高電位線AVD及びグランド線との接続関係、動作及び機能においても、両者に差はない。スイッチ57dはN型MOSトランジスタであり、ドレインはN型MOSトランジスタ55d、56dのソースと接続し、ソースはグランド線と接続し、ゲートはクロックバッファ60dから出力されるクロック信号CLKを受ける。そうすると、スイッチ57dは、クロック信号CLKの電位に応じて、N型MOSトランジスタ55d、56dのソースとグランド線を接続又は切断するスイッチである。クロックバッファ60dはマスタークロック信号MCLKをバッファし、クロック信号CLKを発生する回路である。後にクロックバッファ60dについて図18を用いて説明する。オフセットキャンセル部30dは、スレッショルドコントローラ20dからのデジタル信号SWM1-SWMn及びノードDMの電位に応じて、出力信号OMが出力される出力線を介して第1の電流経路からグランド線へのキャンセル電流を制御する回路である。オフセットキャンセル部30dは、n個のロジック回路38d1-38dnと、ゲートにロジック回路38d1-38dnそれぞれからの出力信号を受けるn個のN型MOSトランジスタ34d1-34dnと、n個のスイッチ35d1-35dnと、スイッチ31d、32dとを含む。N型MOSトランジスタ34d1-34dnの各ドレインは出力信号OMが出力される出力線に接続している。n個のスイッチ35d1-35dnはN型MOSトランジスタであり、各ソースにグランド線が接続され、各ドレインにN型MOSトランジスタ34d1-34dnの各ソースが接続され、各ゲートによりクロックバッファ60dからのクロック信号CLKを受ける。ロジック回路38d1-38dnそれぞれはデジタル信号SWM1-SWMnそれぞれ及びノードDMの電位に応じて、信号を出力する回路であり、その信号の電位に応じて、N型MOSトランジスタ34d1-34dnはオン又はオフ状態となる。なお、ロジック回路38d1-38dnについて、図17を用いて詳細な構成を説明するが、接続するデジタル信号SWM1-SWMnの論理がLであるときには、ロジック回路38d1-38dnは論理Lの信号を出力し、接続するデジタル信号SWM1-SWMnの論理がHであるときには、ノードDMとほぼ同電位を有する信号を出力する。スイッチ32dは出力信号OMが出力される出力線と高電位線AVDを接続又は切断する。スイッチ31dはノードDMと高電位線AVDを接続又は切断する。なお、スイッチ31d、32dはクロック信号CLKの逆論理信号/CLKの電位に応じて接続又は切断を実行する。デジタル信号SWM1-SWMnそれぞれは、n個のデジットからなる2進数の各デジットに対応する信号であり、それぞれの信号電位により論理値を表す。スレッショルドコントローラ20dはデジタル信号SWM1-SWMnを通じて、n個のN型MOSトランジスタ34d1-34dnの内、オン又はオフするN型MOSトランジスタの個数を制御する。その結果、出力信号OMが出力される出力線とグランド線間にコンパレータ10dのオフセットに応じたキャンセル電流が流れる。なお、入力信号VIPの電位と入力信号VIMの電位の電位差に応じて、出力信号OMの電位がHを表す論理レベル又はLを表す論理レベルに確定すると、ノードDMの電位はLを表す論理レベルとなるため、n個のN型MOSトランジスタ34d1-34dnすべてがオフする。その結果、オフセットキャンセル部30dは出力信号OMが出力される出力線とグランド線間を流れるキャンセル電流の発生を遮断する。オフセットキャンセル部40dは、スレッショルドコントローラ20dからのデジタル信号SWP1-SWPn及びノードDPの電位に応じて、出力信号OPが出力される出力線を介して第2の電流経路からグランド線へのキャンセル電流を制御する回路である。オフセットキャンセル部40dは、ロジック回路48d1-48dnと、ゲートにロジック回路48d1-48dnそれぞれからの出力信号を受けるn個のN型MOSトランジスタ44d1-44dnと、n個のスイッチ45d1-45dnと、スイッチ41d、42dとを含む。N型MOSトランジスタ44d1-44dnの各ドレインは出力信号OPが出力される出力線に接続している。n個のスイッチ345d1-45dnはN型MOSトランジスタであり、各ソースにグランド線が接続され、各ドレインにN型MOSトランジスタ44d1-44dnの各ソースが接続され、各ゲートによりクロック信号CLKを受ける。ロジック回路48d1-48dnそれぞれはデジタル信号SWP1-SWPnそれぞれ及びノードDPの電位に応じて、信号を出力する回路であり、その信号の電位に応じて、スイッチ44d1-44dnはオン又はオフ状態となる。なお、ロジック回路48d1-48dnについて、図17を用いて詳細な構成を説明するが、接続するデジタル信号SWP1-SWPnの論理がLであるときには、ロジック回路48d1-48dnは論理Lの信号を出力し、接続するデジタル信号SWP1-SWPnの論理がHであるときには、ノードDPとほぼ同電位を有する信号を出力する。スイッチ42dは出力信号OPが出力される出力線と高電位線AVDを接続又は切断する。スイッチ41dはノードDPと高電位線AVDを接続又は切断する。なお、スイッチ41d、42dはクロック信号CLKの逆論理信号/CLKの電位に応じて接続又は切断を実行する。デジタル信号SWP1-SWPnそれぞれは、n個のデジットからなる2進数の各デジットに対応する信号であり、それぞれの信号電位により論理値を表す。スレッショルドコントローラ20dはデジタル信号SWP1-SWPnを通じて、n個のスイッチ44d1-44dnの内、オン又はオフするスイッチの個数を制御する。その結果、出力信号OPが出力される出力線とグランド線間にコンパレータ10dのオフセットに応じたキャンセル電流が流れる。なお、入力信号VIPの電位と入力信号VIMの電位の電位差に応じて、出力信号OPの電位がHを表す論理レベル又はLを表す論理レベルに確定すると、ノードDPの電位はLを表す論理レベルとなるため、n個のN型MOSトランジスタ44d1-44dnすべてがオフする。その結果、オフセットキャンセル部40dは、出力信号OPが出力される出力線とグランド線間を流れるキャンセル電流の発生を遮断する。スレッショルドコントローラ20dは、実施例1において説明したスレッショルドコントローラ20と比較すると、スイッチ331-33n、スイッチ431-43nのオンオフを制御するコード信号36の替わりに、デジタル信号SWM1-SWMn及びデジタル信号SWP1-SWPnを出力する点で異なるが、その他の点ではスレッショルドコントローラ20と同様な回路であり、同様な機能を有する。実施例1に示すコンパレータ10においては、スイッチ331-33n及びスイッチ431-43nによりキャンセル電流量の増減を行っている。また、スイッチ351-35n及び451-45nがクロック信号CLKを受けることにより、オンオフするため、オフセットキャンセル部30、40のキャンセル電流発生期間はクロック信号CLKの論理がHである期間に限定されている。さらに、ノードDMの電位をN型MOSトランジスタ341-34nが受けており、ノードDPの電位をN型MOSトランジスタ341-34nが受けて動作することにより、キャンセル電流がスイッチ331-33n及びスイッチ431-43nを流れる期間を限定している。上記に対し、実施例5に示すコンパレータ10dにおいては、スイッチ35d1-35dn及び45d1-45dnはN型MOSトランジスタであり、クロック信号CLKをゲートで受けている。その結果、スイッチ35d1-35dn及び45d1-45dnによって、オフセットキャンセル部30、40のキャンセル電流発生期間は、クロック信号CLKの論理がHである期間に限定されている。一方、ロジック回路38d1-38dnからの出力信号をN型MOSトランジスタ34d1-34dnが受けており、論理Lの信号を出力しているロジック回路38d1-38dnに接続しているN型MOSトランジスタ34d1-34dnにおいては、キャンセル電流は流れないが、ノードDPと同様な電位を有する信号を出力しているロジック回路38d1-38dnに接続しているN型MOSトランジスタ34d1-34dnおいては、キャンセル電流の流れる期間が限定される。ロジック回路48d1-48dnから出力される信号の論理に応じて、N型MOSトランジスタ44d1-44dnも、上記と同様に動作する。以上より、実施例5のコンパレータ10dにおいては、比較動作を行うときに、オフセットキャンセル回路30d、40dが、オフセットをキャンセルするように、差動出力ノードに電流を流す。しかし、比較動作中において、差動出力ノードDM、DPの電位が一定の論理を表すように安定すると、入力信号をゲートで受ける一対のN型MOSトランジスタのドレインの電位は論理Lとなるため、オフセットキャンセル回路30d、40dは差動出力ノードDM、DPへの電流供給を遮断する。その結果、コンパレータ10dにおいては、オフセットキャンセル動作において発生する消費電力が低減される。図11は実施例6のコンパレータ10eを示す回路図である。コンパレータ10eはスレッショルドコントローラ20e、オフセットキャンセル部30e、オフセットキャンセル部40e、P型MOSトランジスタ51e、52e、N型MOSトランジスタ53e、54e、55e、56e、スイッチ57e、クロックバッファ60eを含む。コンパレータ10eは入力信号VIPと入力信号VIMとの比較動作を行う機能を有する、すなわち、入力信号VIPと入力信号VIM間の電位差の増幅動作を行う。また、コンパレータ10eはそれ自身のオフセットをキャリブレーションする動作を行うことができる。P型MOSトランジスタ51e、52e、N型MOSトランジスタ53e、54e、55e、56eは実施例1のコンパレータ10に含まれるP型MOSトランジスタ51、52、N型MOSトランジスタ53、54、55、56と同様なトランジスタである。また、トランジスタ間の接続関係、高電位線AVD及びグランド線との接続関係、動作及び機能においても、両者に差はない。スイッチ57eはN型MOSトランジスタであり、ドレインはN型MOSトランジスタ55e、56eのソースと接続し、ソースはグランド線と接続し、ゲートはクロックバッファ60eから出力されるクロック信号CLKを受ける。そうすると、スイッチ57eは、クロック信号CLKの電位に応じて、N型MOSトランジスタ55e、56eのソースとグランド線を接続又は切断するスイッチである。クロックバッファ60eはマスタークロック信号MCLKをバッファし、クロック信号CLKを発生する回路である。後にクロックバッファ60eについて図18を用いて説明する。オフセットキャンセル部30eは、スレッショルドコントローラ20eからのデジタル信号SWM1-SWMn及びノードDMの電位に応じて、出力信号OMが出力される出力線を介して第1の電流経路からグランド線へのキャンセル電流を制御する回路である。オフセットキャンセル部30eは、n個のロジック回路37e1-37enと、n個のロジック回路38e1-38enと、ゲートにロジック回路38e1-38enそれぞれからの出力信号を受けるn個のN型MOSトランジスタ34e1-34enと、ロジック回路37e1-37enそれぞれからの出力信号を受けて動作するn個のスイッチ35e1-35dnと、スイッチ31e、32eとを含む。N型MOSトランジスタ34e1-34enの各ドレインは出力信号OMが出力される出力線に接続している。n個のスイッチ35e1-35enはN型MOSトランジスタであり、各ソースにグランド線が接続され、各ドレインにN型MOSトランジスタ34e1-34enの各ソースが接続され、各ゲートによりロジック回路37e1-37enそれぞれからの出力信号を受ける。ロジック回路37e1-37enそれぞれはデジタル信号SWM1-SWMnそれぞれ及びクロック信号CLKの電位に応じて、信号を出力する回路であり、その信号の電位に応じて、N型MOSトランジスタ34e1-34enはオン又はオフ状態となる。なお、ロジック回路37e1-37enについて、図15、図16を用いて詳細な構成を説明するが、接続するデジタル信号SWM1-SWMnの論理がLであるときには、ロジック回路37e1-37enは論理Lの信号を出力し、接続するデジタル信号SWM1-SWMnの論理がHであるときには、クロック信号CLKと同相な信号を出力する。ロジック回路38e1-38enそれぞれはデジタル信号SWM1-SWMnそれぞれ及びノードDMの電位に応じて、信号を出力する回路であり、その信号の電位に応じて、N型MOSトランジスタ34e1-34enはオン又はオフ状態となる。なお、ロジック回路38e1-38enについて、図17を用いて詳細な構成を説明するが、接続するデジタル信号SWM1-SWMnの論理がLであるときには、ロジック回路38e1-38enは論理Lの信号を出力し、接続するデジタル信号SWM1-SWMnの論理がHであるときには、ノードDMとほぼ同電位を有する信号を出力する。スイッチ32eは出力信号OMが出力される出力線と高電位線AVDを接続又は切断する。スイッチ31eはノードDMと高電位線AVDを接続又は切断する。なお、スイッチ31e、32eはクロック信号CLKの反転信号/CLKの電位に応じて接続又は切断を実行する。デジタル信号SWM1-SWMnそれぞれは、n個のデジットからなる2進数の各デジットに対応する信号であり、それぞれの信号電位により論理値を表す。スレッショルドコントローラ20eはデジタル信号SWM1-SWMnを通じて、n個のN型MOSトランジスタ34e1-34enの内、オン又はオフするN型MOSトランジスタの個数を制御する。その結果、出力信号OMが出力される出力線とグランド線間にコンパレータ10eのオフセットに応じたキャンセル電流が流れる。なお、入力信号VIPの電位と入力信号VIMの電位の電位差に応じて、出力信号OMの電位がHを表す論理レベル又はLを表す論理レベルに確定すると、ノードDMの電位はLを表す論理レベルとなるため、n個のN型MOSトランジスタ34e1-34enすべてがオフする。その結果、オフセットキャンセル部30eは出力信号OMが出力される出力線とグランド線間を流れるキャンセル電流の発生を遮断する。オフセットキャンセル部40eは、スレッショルドコントローラ20eからのデジタル信号SWP1-SWPn及びノードDPの電位に応じて、出力信号OPが出力される出力線を介して第2の電流経路からグランド線へのキャンセル電流を制御する回路である。オフセットキャンセル部40eは、n個のロジック回路47e1-47enと、n個のロジック回路48e1-48enと、ゲートにロジック回路48e1-48enそれぞれからの出力信号を受けるn個のN型MOSトランジスタ44e1-44enと、ロジック回路47e1-47enそれそれから出力される信号を受けるn個のスイッチ45e1-45enと、スイッチ41e、42eとを含む。N型MOSトランジスタ44e1-44enの各ドレインは出力信号OPが出力される出力線に接続している。n個のスイッチ45e1-45enはN型MOSトランジスタであり、各ソースにグランド線が接続され、各ドレインにN型MOSトランジスタ44e1-44enの各ソースが接続され、各ゲートにロジック回路47e1-47enから出力される各信号が接続されている。ロジック回路47e1-47enそれぞれはデジタル信号SWM1-SWMnそれぞれ及びクロック信号CLKの電位に応じて、信号を出力する回路であり、その信号の電位に応じて、N型MOSトランジスタ44e1-44enはオン又はオフ状態となる。なお、ロジック回路47e1-47enについて、図15、図16を用いて詳細な構成を説明するが、接続するデジタル信号SWP1-SWPnの論理がLであるときには、ロジック回路47e1-47enは論理Lの信号を出力し、接続するデジタル信号SWP1-SWPnの論理がHであるときには、クロック信号CLKと同相な信号を出力する。ロジック回路48e1-48enそれぞれはデジタル信号SWP1-SWPnそれぞれ及びノードDPの電位に応じて、信号を出力する回路であり、その信号の電位に応じて、スイッチ44e1-44enはオン又はオフ状態となる。なお、ロジック回路48e1-48enについて、図17を用いて詳細な構成を説明するが、接続するデジタル信号SWP1-SWPnの論理がLであるときには、ロジック回路48e1-48enは論理Lの信号を出力し、接続するデジタル信号SWP1-SWPnの論理がHであるときには、ノードDPとほぼ同電位を有する信号を出力する。スイッチ42eは出力信号OPが出力される出力線と高電位線AVDを接続又は切断する。スイッチ41eはノードDPと高電位線AVDを接続又は切断する。なお、スイッチ41e、42eはクロック信号CLKの反転信号/CLKの電位に応じて接続又は切断を実行する。デジタル信号SWP1-SWPnそれぞれは、n個のデジットからなる2進数の各デジットに対応する信号であり、それぞれの信号電位により論理値を表す。スレッショルドコントローラ20eはデジタル信号SWP1-SWPnを通じて、n個のN型MOSトランジスタ44e1-44enの内、オン又はオフするスイッチの個数を制御する。その結果、出力信号OPが出力される出力線とグランド線間にコンパレータ10eのオフセットに応じたキャンセル電流が流れる。なお、入力信号VIPの電位と入力信号VIMの電位の電位差に応じて、出力信号OPの電位がHを表す論理レベル又はLを表す論理レベルに確定すると、ノードDPの電位はLを表す論理レベルとなるため、n個のN型MOSトランジスタ44e1-44enすべてがオフする。その結果、オフセットキャンセル部40dは、出力信号OPが出力される出力線とグランド線間を流れるキャンセル電流の発生を遮断する。スレッショルドコントローラ20eは、実施例1において説明したスレッショルドコントローラ20と比較すると、スイッチ331-33n、スイッチ431-43nのオンオフを制御するコード信号36の替わりに、デジタル信号SWM1-SWMn及びデジタル信号SWP1-SWPnを出力する点で異なるが、その他の点ではスレッショルドコントローラ20と同様な回路であり、同様な機能を有する。実施例1に示すコンパレータ10においては、スイッチ331-33n及びスイッチ431-43nによりキャンセル電流量の増減を行っている。また、スイッチ351-35n及び451-45nがクロック信号CLKを受けることにより、オンオフするため、オフセットキャンセル部30、40のキャンセル電流発生期間はクロック信号CLKの論理がHである期間に限定されている。さらに、ノードDMの電位をN型MOSトランジスタ341-34nが受けており、ノードDPの電位をN型MOSトランジスタ341-34nが受けて動作することにより、キャンセル電流がスイッチ331-33n及びスイッチ431-43nを流れる期間を限定している。上記に対し、実施例6に示すコンパレータ10eにおいては、スイッチ35e1-35en及び45e1-45enはN型MOSトランジスタであり、ロジック回路37e1-37en、ロジック回路47e1-47enからの出力をゲートで受けている。その結果、スイッチ35e1-35en及び45e1-45enによって、キャンセル電流量の増減が実行されるとともに、オフセットキャンセル部30e、40eのキャンセル電流発生期間は、クロック信号CLKの論理がHである期間に限定されている。一方、ロジック回路38e1-38enからの出力信号をN型MOSトランジスタ34e1-34enがゲートで受けているため、ロジック回路38e1-38enが論理Lの信号を出力しているときには、N型MOSトランジスタ34e1-34enにおいて、キャンセル電流は流れないが、ロジック回路38e1-38enがノードDPと同様な電位を有する信号を出力しているときにはN型MOSトランジスタ34e1-34enおいては、キャンセル電流の流れる期間が限定される。ロジック回路48e1-48enから出力される信号の論理に応じて、N型MOSトランジスタ44e1-44enも、上記と同様に動作する。以上より、実施例6のコンパレータ10eにおいては、比較動作を行うときに、オフセットキャンセル回路30e、40eが、オフセットをキャンセルするように、差動出力ノードに電流を流す。しかし、比較動作中において、差動出力ノードDM、DPの電位が一定の論理を表すように安定すると、入力信号をゲートで受ける一対のN型MOSトランジスタのドレインの電位は論理Lとなるため、オフセットキャンセル回路30e、40eは差動出力ノードDM、DPへの電流供給を遮断する。その結果、コンパレータ10eにおいては、オフセットキャンセル動作において発生する消費電力が低減される。図12は実施例7のコンパレータ10fを示す回路図である。コンパレータ10fはスレッショルドコントローラ20f、オフセットキャンセル部30f、オフセットキャンセル部40f、N型MOSトランジスタ51f、52f、P型MOSトランジスタ53f、54f、55f、56f、スイッチ57f、クロックバッファ60fを含む。コンパレータ10fは入力信号VIPと入力信号VIMとの比較動作を行う機能を有する、すなわち、入力信号VIPと入力信号VIM間の電位差の増幅動作を行う機能を有する。また、コンパレータ10fはそれ自身のオフセットをキャリブレーションする動作を行う機能を有する。N型MOSトランジスタ51f、52f、P型MOSトランジスタ53f、54f、55f、56fは実施例2のコンパレータに含まれるN型MOSトランジスタ51b、52b、P型MOSトランジスタ53b、54b、55b、56bと同様なトランジスタである。また、上記のトランジスタ間の接続関係、高電位線AVD及びグランド線との接続関係、動作及び機能においても、両者に差はない。スイッチ57fはP型MOSトランジスタであり、ドレインはP型MOSトランジスタ55f、56fのソースと接続し、ソースは高電位線AVDと接続し、ゲートはクロックバッファ60fから出力されるクロック信号CLKを受ける。すなわち、スイッチ57fは、クロック信号の電位に応じて、P型MOSトランジスタ55f、56fのソースと高電位線AVDを接続又は切断するスイッチである。クロックバッファ60fはマスタークロック信号MCLKをバッファし、クロック信号CLKを発生する回路である。後にクロックバッファ60fについて図18を用いて説明する。オフセットキャンセル部30fは、スレッショルドコントローラ20fからのデジタル信号SWM1-SWMn及びノードDMの電位に応じて、出力信号OMが出力される出力線を介して第1の電流経路から高電位線AVDへのキャンセル電流を制御する回路である。オフセットキャンセル部30fは、ロジック回路37f1-37fnと、ゲートにノードDMが接続されているn個のP型MOSトランジスタ34f1-34fnと、ゲートにロジック回路37f1-37fnからの出力を受けるn個のP型MOSトランジスタ35f1-35fnと、スイッチ31f、32fとを含む。P型MOSトランジスタ34f1-34fnの各ドレインは出力信号OMが出力される出力線に接続している。n個のスイッチ35f1-35fnはP型MOSトランジスタであり、各ソースに高電位線AVDが接続され、各ドレインにP型MOSトランジスタ34f1-34fnの各ソースが接続され、各ゲートにロジック回路37f1-37fnから出力される各信号が接続されている。ロジック回路37f1-37fnそれぞれはデジタル信号SWM1-SWMnそれぞれ及びクロック信号CLKの電位に応じて、信号を出力する回路であり、その信号の電位に応じて、スイッチ35f1-35fnはオン又はオフ状態となる。なお、ロジック回路37f1-37fnについて、図15、図16を用いて詳細な構成を説明するが、接続するデジタル信号SWM1-SWMnの論理がLであるときには、ロジック回路37f1-37fnは論理Hの信号を出力し、接続するデジタル信号SWM1-SWMnの論理がHであるときには、クロック信号CLKと同様な論理を有する信号を出力する。スイッチ32fは出力信号OMが出力される出力線とグランド線を接続又は切断する。スイッチ31fはノードDPとグランド線を接続又は切断する。なお、スイッチ31f、32fはクロック信号CLKの逆論理信号/CLKの電位に応じて接続又は切断を実行する。デジタル信号SWM1-SWMnそれぞれは、n個のデジットからなる2進数の各デジットに対応する信号であり、それぞれの信号電位により論理値を表す。スレッショルドコントローラ20fはデジタル信号SWM1-SWMnを通じて、n個のスイッチ35f1-35fnの内、オン又はオフするスイッチの個数を制御する。その結果、出力信号OMが出力される出力線とグランド線間にコンパレータ10fのオフセットに応じたキャンセル電流が流れる。なお、入力信号VIPの電位と入力信号VIMの電位の電位差に応じて、出力信号OMの電位がHを表す論理レベル又はLを表す論理レベルに確定すると、ノードDMの電位はHを表す論理レベルとなるため、n個のP型MOSトランジスタ35f1-35fnすべてがオフする。その結果、オフセットキャンセル部30fは、出力信号OMが出力される出力線と高電位線AVD間を流れるキャンセル電流の発生を遮断する。オフセットキャンセル部40fは、スレッショルドコントローラ20fからのデジタル信号SWP1-SWPn及びノードDPの電位に応じて、出力信号OPが出力される出力線を介して第2の電流経路からグランド線へのキャンセル電流を制御する回路である。オフセットキャンセル部40fは、ロジック回路47f1-47fnと、ゲートにノードDPが接続されているn個のP型MOSトランジスタ44f1-44fnと、ゲートにロジック回路47f1-47fnからの出力を受けるn個のスイッチ45f1-45fnと、スイッチ41f、42fとを含む。P型MOSトランジスタ44f1-44fnの各ドレインは出力信号OPが出力される出力線に接続している。n個のスイッチ45f1-45fnはP型MOSトランジスタであり、各ソースに高電位線AVDが接続され、各ドレインにP型MOSトランジスタ44f1-44fnの各ソースが接続され、各ゲートにロジック回路47c1-47cnから出力される各信号が接続されている。ロジック回路47f1-47fnそれぞれはデジタル信号SWP1-SWPnそれぞれ及びクロック信号CLKの電位に応じて、信号を出力する回路であり、その信号の電位に応じて、スイッチ45f1-45fnはオン又はオフ状態となる。なお、ロジック回路47f1-47fnについて、図15、図16を用いて詳細な構成を説明するが、接続するデジタル信号SWP1-SWPnの論理がLであるときには、ロジック回路47f1-47fnは論理Hの信号を出力し、接続するデジタル信号SWP1-SWPnの論理がHであるときには、クロック信号CLKと同様な論理を有する信号を出力する。スイッチ42fは出力信号OPが出力される出力線とグランド線を接続又は切断する。スイッチ41fはノードDPとグランド線を接続又は切断する。なお、スイッチ41f、42fはクロック信号CLKの逆論理信号/CLKの電位に応じて接続又は切断を実行する。デジタル信号SWP1-SWPnそれぞれは、n個のデジットからなる2進数の各デジットに対応する信号であり、それぞれの信号電位により論理値を表す。スレッショルドコントローラ20fはデジタル信号SWP1-SWPnを通じて、n個のスイッチ45f1-45fnの内、オン又はオフするスイッチの個数を制御する。その結果、出力信号OPが出力される出力線とグランド線間にコンパレータ10fのオフセットに応じたキャンセル電流が流れる。なお、入力信号VIPの電位と入力信号VIMの電位の電位差に応じて、出力信号OPの電位がHを表す論理レベル又はLを表す論理レベルに確定すると、ノードDPの電位はLを表す論理レベルとなるため、n個のN型MOSトランジスタ45f1-45fnすべてがオフする。その結果、オフセットキャンセル部40fにより発生した、出力信号OPが出力される出力線と高電位線AVD間を流れるキャンセル電流は遮断される。スレッショルドコントローラ20fは、実施例2において説明したスレッショルドコントローラ20bと比較すると、スイッチ33b1-33bn、スイッチ43b1-43bnのオンオフを制御するコード信号36の替わりに、デジタル信号SWM1-SWMn及びデジタル信号SWP1-SWPnを出力する点で異なるが、その他の点ではスレッショルドコントローラ20と同様な回路を構成しており、同様な機能を有する。実施例2に示すコンパレータ10bにおいては、スイッチ33b1-33bn及びスイッチ43b1-43bnによりキャンセル電流量の増減を行っている。また、スイッチ351-35n及び451-45nがクロック信号CLKを受けることにより、オンオフするため、オフセットキャンセル部30b、40bのキャンセル電流発生期間はクロック信号CLKの論理がLである期間に限定されている。さらに、ノードDMの電位をP型MOSトランジスタ34b1-34bnが受けており、ノードDPの電位をP型MOSトランジスタ34b1-34bnが受けて動作することにより、キャンセル電流がスイッチ33b1-33bn及びスイッチ43b1-43bnを流れる期間を限定している。上記に対し、実施例7に示すコンパレータ10fにおいては、スイッチ35f1-35fn及び45f1-45fnはP型MOSトランジスタであり、ロジック回路37f1-37fn及びロジック回路47f1-47fnから出力される信号をゲートで受けている。その結果、スイッチ35f1-35fn及び45f1-45fnによって、キャンセル電流量の増減が実行されるとともに、オフセットキャンセル部30f、40fのキャンセル電流発生期間はクロック信号CLKの論理がLである期間に限定されている。一方、ノードDMの電位をP型MOSトランジスタ34f1-34fnがゲートで受けており、ノードDPの電位をP型MOSトランジスタ44f1-44fnがゲートで受けて動作することにより、キャンセル電流がスイッチ34f1-34fn及びスイッチ44f1-44fnを流れる期間を限定している。以上より、実施例7のコンパレータ10fにおいては、比較動作を行うときに、オフセットキャンセル回路30f、40fが、オフセットをキャンセルするように、差動出力ノードに電流を流す。しかし、比較動作中において、差動出力ノードDM、DPの電位が一定の論理を表すように安定すると、入力信号をゲートで受ける一対のP型MOSトランジスタのドレインの電位は論理Hとなるため、オフセットキャンセル回路30f、40fは差動出力ノードDM、DPへの電流供給を遮断する。その結果、コンパレータ10fにおいては、オフセットキャンセル動作において発生する消費電力が低減される。図13は実施例8のコンパレータ10gを示す回路図である。コンパレータ10gはスレッショルドコントローラ20g、オフセットキャンセル部30g、オフセットキャンセル部40g、N型MOSトランジスタ51g、52g、P型MOSトランジスタ53g、54g、55g、56g、スイッチ57g、クロックバッファ60gを含む。コンパレータ10gは入力信号VIPと入力信号VIMとの比較動作を行う機能を有する、すなわち、入力信号VIPと入力信号VIM間の電位差の増幅動作を行う機能を有する。また、コンパレータ10gはそれ自身のオフセットをキャリブレーションする動作を行う機能を有する。N型MOSトランジスタ51g、52g、P型MOSトランジスタ53g、54g、55g、56gは実施例2のコンパレータに含まれるN型MOSトランジスタ51b、52b、P型MOSトランジスタ53b、54b、55b、56bと同様なトランジスタである。また、上記のトランジスタ間の接続関係、高電位線AVD及びグランド線との接続関係、動作及び機能においても、両者に差はない。スイッチ57gはP型MOSトランジスタであり、ドレインはP型MOSトランジスタ55f、56fのソースと接続し、ソースは高電位線AVDと接続し、ゲートはクロックバッファ60gから出力されるクロック信号CLKを受ける。すなわち、スイッチ57gは、クロック信号CLKの電位に応じて、P型MOSトランジスタ55g、56gのソースと高電位線AVDを接続又は切断するスイッチである。クロックバッファ60fはマスタークロック信号MCLKをバッファし、クロック信号CLKを発生する回路である。後にクロックバッファ60fについて図18を用いて説明する。オフセットキャンセル部30gは、スレッショルドコントローラ20gからのデジタル信号SWM1-SWMn及びノードDMの電位に応じて、出力信号OMが出力される出力線を介して第1の電流経路から高電位線AVDへのキャンセル電流を制御する回路である。オフセットキャンセル部30gは、ロジック回路38g1-38gnと、ゲートによりロジック回路38g1-38gnからの出力信号を受けるn個のP型MOSトランジスタ34g1-34gnと、n個のスイッチ35g1-35gnと、スイッチ31g、32gとを含む。P型MOSトランジスタ34g1-34gnの各ドレインは出力信号OMが出力される出力線に接続している。n個のスイッチ35g1-35gnはP型MOSトランジスタであり、各ソースに高電位線AVDが接続され、各ドレインにP型MOSトランジスタ34g1-34gnの各ソースが接続され、各ゲートによりクロックバッファ60gからのクロック信号CLKを受ける。ロジック回路38g1-38gnそれぞれはデジタル信号SWM1-SWMnそれぞれ及びノードDPの電位に応じて、信号を出力する回路であり、その信号の電位に応じて、スイッチ34g1-34gnはオン又はオフ状態となる。なお、ロジック回路38g1-38gnについて、図17を用いて詳細な構成を説明するが、接続するデジタル信号SWM1-SWMnの論理がLであるときには、ロジック回路38g1-38gnは論理Hの信号を出力し、接続するデジタル信号SWM1-SWMnの論理がHであるときには、ノードDPと同様な電位を有する信号を出力する。スイッチ32gは出力信号OMが出力される出力線とグランド線を接続又は切断する。スイッチ31gはノードDPとグランド線を接続又は切断する。なお、スイッチ31f、32fはクロック信号CLKの逆論理信号/CLKの電位に応じて接続又は切断を実行する。デジタル信号SWM1-SWMnそれぞれは、n個のデジットからなる2進数の各デジットに対応する信号であり、それぞれの信号電位により論理値を表す。スレッショルドコントローラ20gはデジタル信号SWM1-SWMnを通じて、n個のP型MOSトランジスタ34g1-34gnの内、オン又はオフするスイッチの個数を制御する。その結果、出力信号OMが出力される出力線とグランド線間にコンパレータ10gのオフセットに応じたキャンセル電流が流れる。なお、入力信号VIPの電位と入力信号VIMの電位の電位差に応じて、出力信号OMの電位がHを表す論理レベル又はLを表す論理レベルに確定すると、ノードDMの電位はHを表す論理レベルとなるため、n個のP型MOSトランジスタ34g1-34gnすべてがオフする。その結果、オフセットキャンセル部30gは、出力信号OMが出力される出力線と高電位線AVD間を流れるキャンセル電流の発生を遮断する。オフセットキャンセル部40gは、スレッショルドコントローラ20gからのデジタル信号SWP1-SWPn及びノードDPの電位に応じて、出力信号OPが出力される出力線を介して第2の電流経路からグランド線へのキャンセル電流を制御する回路である。オフセットキャンセル部40gは、ロジック回路48g1-48gnと、ロジック回路48g1-48gnから出力された信号をゲートで受けるn個のP型MOSトランジスタ44g1-44gnと、n個のスイッチ45g1-45gnと、スイッチ41g、42gとを含む。P型MOSトランジスタ44g1-44gnの各ドレインは出力信号OPが出力される出力線に接続している。n個のスイッチ45g1-45gnはP型MOSトランジスタであり、各ソースに高電位線AVDが接続され、各ドレインにP型MOSトランジスタ44g1-44gnの各ソースが接続され、各ゲートによりクロックバッファ60gからクロック信号CLKを受ける。ロジック回路48f1-48fnそれぞれはデジタル信号SWP1-SWPnそれぞれ及びノードDPの電位に応じて、信号を出力する回路であり、その信号の電位に応じて、P型MOSトランジスであるスイッチ44g1-44gnはオン又はオフ状態となる。なお、ロジック回路48g1-48gnについて、図17を用いて詳細な構成を説明するが、接続するデジタル信号SWP1-SWPnの論理がLであるときには、ロジック回路48f1-48fnは論理Hの信号を出力し、接続するデジタル信号SWP1-SWPnの論理がHであるときには、クロック信号CLKと同様な論理を有する信号を出力する。スイッチ42gは出力信号OPが出力される出力線とグランド線を接続又は切断する。スイッチ41gはノードDPとグランド線を接続又は切断する。なお、スイッチ41g、42gはクロック信号CLKの逆論理信号/CLKの電位に応じて接続又は切断を実行する。デジタル信号SWP1-SWPnそれぞれは、n個のデジットからなる2進数の各デジットに対応する信号であり、それぞれの信号電位により論理値を表す。スレッショルドコントローラ20gはデジタル信号SWP1-SWPnを通じて、n個のP型MOSトランジスタ44g1-44gnの内、オン又はオフするスイッチの個数を制御する。その結果、出力信号OPが出力される出力線とグランド線間にコンパレータ10gのオフセットに応じたキャンセル電流が流れる。なお、入力信号VIPの電位と入力信号VIMの電位の電位差に応じて、出力信号OPの電位がHを表す論理レベル又はLを表す論理レベルに確定すると、ノードDPの電位はHを表す論理レベルとなるため、n個のP型MOSトランジスタ44g1-44gnすべてがオフする。その結果、オフセットキャンセル部40gにより発生した、出力信号OPが出力される出力線と高電位線AVD間を流れるキャンセル電流は遮断される。スレッショルドコントローラ20gは、実施例2において説明したスレッショルドコントローラ20bと比較すると、スイッチ33b1-33bn、スイッチ43b1-43bnのオンオフを制御するコード信号36の替わりに、デジタル信号SWM1-SWMn及びデジタル信号SWP1-SWPnを出力する点で異なるが、その他の点ではスレッショルドコントローラ20bと同様な回路を構成しており、同様な機能を有する。実施例2に示すコンパレータ10bにおいては、スイッチ33b1-33bn及びスイッチ43b1-43bnによりキャンセル電流量の増減を行っている。また、スイッチ351-35n及び451-45nがクロック信号CLKを受けることにより、オンオフするため、オフセットキャンセル部30b、40bのキャンセル電流発生期間はクロック信号CLKの論理がLである期間に限定されている。さらに、ノードDMの電位をP型MOSトランジスタ34b1-34bnが受けており、ノードDPの電位をP型MOSトランジスタ34b1-34bnが受けて動作することにより、キャンセル電流がスイッチ33b1-33bn及びスイッチ43b1-43bnを流れる期間を限定している。上記に対し、実施例8に示すコンパレータ10gにおいては、スイッチ35g1-35gn及び45g1-45gnはP型MOSトランジスタであり、クロックバッファ60gから出力されるクロックバッファ信号CLKをゲートで受けている。その結果、スイッチ35g1-35gn及び45g1-45gnによって、オフセットキャンセル部30g、40gのキャンセル電流発生期間はクロック信号CLKの論理がLである期間に限定されている。一方、ロジック回路38g1-38gnから出力される信号をP型MOSトランジスタ34f1-34fnがゲートで受けており、スレッショルドコントローラ20gはデジタル信号SWP1-SWPnを通じて、n個のP型MOSトランジスタ34f1-34fnの内、オン又はオフするP型MOSトランジスタの個数を制御するため、キャンセル電流量の増減が実行されるとともに、オフセットキャンセル部30gのキャンセル発生期間はクロック信号CLKの論理がLである期間に限定されている。なお、P型MOSトランジスタ44f1-44fnもロジック回路48g1-48gnから出力される信号をゲートで受けて動作することにより、オフセットキャンセル部40gのキャンセル電流量の増減が実行されるとともに、オフセットキャンセル部40gのキャンセル発生期間はクロック信号CLKの論理がHである期間に限定される。以上より、実施例8のコンパレータ10gにおいては、比較動作を行うときに、オフセットキャンセル回路30g、40gが、オフセットをキャンセルするように、差動出力ノードに電流を流す。しかし、比較動作中において、差動出力ノードDM、DPの電位が一定の論理を表すように安定すると、入力信号をゲートで受ける一対のP型MOSトランジスタのドレインの電位は論理Hとなるため、オフセットキャンセル回路30g、40gは差動出力ノードDM、DPへの電流供給を遮断する。その結果、コンパレータ10gにおいては、オフセットキャンセル動作において発生する消費電力が低減される。図14は実施例9のコンパレータ10hを示す回路図である。コンパレータ10hはスレッショルドコントローラ20h、オフセットキャンセル部30h、オフセットキャンセル部40h、N型MOSトランジスタ51h、52h、P型MOSトランジスタ53h、54h、55h、56h、スイッチ57h、クロックバッファ60hを含む。コンパレータ10hは入力信号VIPと入力信号VIMとの比較動作を行う機能を有する、すなわち、入力信号VIPと入力信号VIM間の電位差の増幅動作を行う。また、コンパレータ10hはそれ自身のオフセットをキャリブレーションする動作を行うことができる。N型MOSトランジスタ51h、52h、P型MOSトランジスタ53h、54h、55h、56hは実施例2のコンパレータ10hに含まれるN型MOSトランジスタ51h、52h、P型MOSトランジスタ53h、54h、55h、56hと同様なトランジスタである。また、トランジスタ間の接続関係、高電位線AVD及びグランド線との接続関係、動作及び機能においても、両者に差はない。スイッチ57hはP型MOSトランジスタであり、ドレインはP型MOSトランジスタ55h、56hのソースと接続し、ソースは高電位線AVDと接続し、ゲートはクロックバッファ60hから出力されるクロック信号CLKを受ける。そうすると、スイッチ57hは、クロック信号CLKの電位に応じて、P型MOSトランジスタ55h、56hのソースとグランド線を接続又は切断するスイッチである。クロックバッファ60hはマスタークロック信号MCLKをバッファし、クロック信号CLKを発生する回路である。後にクロックバッファ60hについて図18を用いて説明する。オフセットキャンセル部30hは、スレッショルドコントローラ20hからのデジタル信号SWM1-SWMn及びノードDMの電位に応じて、出力信号OMが出力される出力線を介して第1の電流経路からグランド線へのキャンセル電流を制御する回路である。オフセットキャンセル部30hは、n個のロジック回路37h1-37hnと、n個のロジック回路38h1-38hnと、ゲートにロジック回路38h1-38hnそれぞれからの出力信号を受けるn個のP型MOSトランジスタ34h1-34hnと、ロジック回路37h1-37hnそれぞれからの出力信号を受けて動作するn個のスイッチ35h1-35hnと、スイッチ31h、32hとを含む。P型MOSトランジスタ34h1-34hnの各ドレインは出力信号OMが出力される出力線に接続している。n個のスイッチ35h1-35hnはP型MOSトランジスタであり、各ソースにグランド線が接続され、各ドレインにP型MOSトランジスタ34h1-34hnの各ソースが接続され、各ゲートによりロジック回路37h1-37hnそれぞれからの出力信号を受ける。ロジック回路37h1-37hnそれぞれはデジタル信号SWM1-SWMnそれぞれ及びクロック信号CLKの電位に応じて、信号を出力する回路であり、その信号の電位に応じて、P型MOSトランジスタ34h1-34hnはオン又はオフ状態となる。なお、ロジック回路37h1-37hnについて、図15、図16を用いて詳細な構成を説明するが、接続するデジタル信号SWM1-SWMnの論理がLであるときには、ロジック回路37h1-37hnは論理Hの信号を出力し、接続するデジタル信号SWM1-SWMnの論理がHであるときには、クロック信号CLKと同相な信号を出力する。ロジック回路38h1-38hnそれぞれはデジタル信号SWM1-SWMnそれぞれ及びノードDMの電位に応じて、信号を出力する回路であり、その信号の電位に応じて、P型MOSトランジスタ34h1-34hnはオン又はオフ状態となる。なお、ロジック回路38h1-38hnについて、図17を用いて詳細な構成を説明するが、接続するデジタル信号SWM1-SWMnの論理がLであるときには、ロジック回路38e1-38enは論理Hの信号を出力し、接続するデジタル信号SWM1-SWMnの論理がHであるときには、ノードDMとほぼ同電位を有する信号を出力する。スイッチ32hは出力信号OMが出力される出力線と高電位線AVDを接続又は切断する。スイッチ31hはノードDMと高電位線AVDを接続又は切断する。なお、スイッチ31h、32hはクロック信号CLKの逆論理信号/CLKの電位に応じて接続又は切断を実行する。デジタル信号SWM1-SWMnそれぞれは、n個のデジットからなる2進数の各デジットに対応する信号であり、それぞれの信号電位により論理値を表す。スレッショルドコントローラ20eはデジタル信号SWM1-SWMnを通じて、n個のP型MOSトランジスタ34h1-34hnの内、オン又はオフするP型MOSトランジスタの個数を制御する。その結果、出力信号OMが出力される出力線とグランド線間にコンパレータ10hのオフセットに応じたキャンセル電流が流れる。なお、入力信号VIPの電位と入力信号VIMの電位の電位差に応じて、出力信号OMの電位がHを表す論理レベル又はLを表す論理レベルに確定すると、ノードDMの電位はHを表す論理レベルとなるため、n個のP型MOSトランジスタ34h1-34hnすべてがオフする。その結果、オフセットキャンセル部30hは出力信号OMが出力される出力線とグランド線間を流れるキャンセル電流の発生を遮断する。オフセットキャンセル部40hは、スレッショルドコントローラ20hからのデジタル信号SWP1-SWPn及びノードDPの電位に応じて、出力信号OPが出力される出力線を介して第2の電流経路からグランド線へのキャンセル電流を制御する回路である。オフセットキャンセル部40hは、n個のロジック回路47h1-47hnと、n個のロジック回路48h1-48hnと、ゲートにロジック回路48h1-48hnそれぞれからの出力信号を受けるn個のP型MOSトランジスタ44h1-44hnと、ロジック回路47h1-47hnそれそれから出力される信号を受けるn個のスイッチ45h1-45hnと、スイッチ41h、42hとを含む。P型MOSトランジスタ44h1-44hnの各ドレインは出力信号OPが出力される出力線に接続している。n個のスイッチ45h1-45hnはP型MOSトランジスタであり、各ソースにグランド線が接続され、各ドレインにP型MOSトランジスタ44h1-44hnの各ソースが接続され、各ゲートにロジック回路47h1-47hnから出力される各信号が接続されている。ロジック回路47h1-47hnそれぞれはデジタル信号SWP1-SWPnそれぞれ及びクロック信号CLKの電位に応じて、信号を出力する回路であり、その信号の電位に応じて、P型MOSトランジスタであるスイッチ45h1-45hnはオン又はオフ状態となる。なお、ロジック回路47h1-47hnについて、図15、図16を用いて詳細な構成を説明するが、接続するデジタル信号SWP1-SWPnの論理がLであるときには、ロジック回路47h1-47hnは論理Hの信号を出力し、接続するデジタル信号SWP1-SWPnの論理がHであるときには、クロック信号CLKと同相な信号を出力する。ロジック回路48h1-48hnそれぞれはデジタル信号SWP1-SWPnそれぞれ及びノードDPの電位に応じて、信号を出力する回路であり、その信号の電位に応じて、スイッチ44h1-44hnはオン又はオフ状態となる。なお、ロジック回路48h1-48dhnについて、図17を用いて詳細な構成を説明するが、接続するデジタル信号SWP1-SWPnの論理がLであるときには、ロジック回路48h1-48hnは論理Hの信号を出力し、接続するデジタル信号SWP1-SWPnの論理がHであるときには、ノードDPとほぼ同電位を有する信号を出力する。スイッチ42hは出力信号OPが出力される出力線と高電位線AVDを接続又は切断する。スイッチ41hはノードDPと高電位線AVDを接続又は切断する。なお、スイッチ41h、42hはクロック信号CLKの逆論理信号/CLKの電位に応じて接続又は切断を実行する。デジタル信号SWP1-SWPnそれぞれは、n個のデジットからなる2進数の各デジットに対応する信号であり、それぞれの信号電位により論理値を表す。スレッショルドコントローラ20hはデジタル信号SWP1-SWPnを通じて、n個のP型MOSトランジスタ44h1-44hnの内、オン又はオフするスイッチの個数を制御する。その結果、出力信号OPが出力される出力線とグランド線間にコンパレータ10hのオフセットに応じたキャンセル電流が流れる。なお、入力信号VIPの電位と入力信号VIMの電位の電位差に応じて、出力信号OPの電位がHを表す論理レベル又はLを表す論理レベルに確定すると、ノードDPの電位はHを表す論理レベルとなるため、n個のP型MOSトランジスタ44h1-44hnすべてがオフする。その結果、オフセットキャンセル部40hは、出力信号OPが出力される出力線とグランド線間を流れるキャンセル電流の発生を遮断する。スレッショルドコントローラ20hは、実施例2において説明したスレッショルドコントローラ20と比較すると、スイッチ331-33n、スイッチ431-43nのオンオフを制御するコード信号36の替わりに、デジタル信号SWM1-SWMn及びデジタル信号SWP1-SWPnを出力する点で異なるが、その他の点ではスレッショルドコントローラ20と同様な回路であり、同様な機能を有する。実施例2に示すコンパレータ10においては、スイッチ33b1-33bn及びスイッチ43b1-43bnによりキャンセル電流量の増減を行っている。また、スイッチ35b1-35bn及び45b1-45bnがクロック信号CLKを受けることにより、オンオフするため、オフセットキャンセル部30b、40bのキャンセル電流発生期間はクロック信号CLKの論理がHである期間に限定されている。さらに、ノードDMの電位をP型MOSトランジスタ34b1-34bnが受けており、ノードDPの電位をP型MOSトランジスタ34b1-34bnが受けて動作することにより、キャンセル電流がスイッチ331-33n及びスイッチ431-43nを流れる期間を限定している。上記に対し、実施例9に示すコンパレータ10hにおいては、スイッチ35h1-35hn及び45h1-45hnはP型MOSトランジスタであり、ロジック回路37h1-37hn、ロジック回路47h1-47hnからの出力をゲートで受けている。その結果、スイッチ35h1-35hn及び45h1-45hnによって、キャンセル電流量の増減が実行されるとともに、オフセットキャンセル部30h、40hのキャンセル電流発生期間は、クロック信号CLKの論理がHである期間に限定されている。一方、ロジック回路38h1-38hnからの出力信号をP型MOSトランジスタ34h1-34hnがゲートで受けているため、論理Hの信号を出力しているロジック回路38h1-38hnに接続しているP型MOSトランジスタ34h1-34hnにおいては、キャンセル電流は流れない。しかし、ノードDPと同様な電位を有する信号を出力しているロジック回路38h1-38hnに接続しているP型MOSトランジスタ34h1-34hnおいては、ノードDPの電位が閾値以上の電位であるときに、キャンセル電流が流れる期間が限定される。ロジック回路48h1-48hnから出力される信号の論理に応じて、P型MOSトランジスタ44h1-44hnも、上記と同様に動作する。以上より、実施例9のコンパレータ10hにおいては、比較動作を行うときに、オフセットキャンセル回路30h、40hが、オフセットをキャンセルするように、差動出力ノードに電流を流す。しかし、比較動作中において、差動出力ノードDM、DPの電位が一定の論理を表すように安定すると、入力信号をゲートで受ける一対のP型MOSトランジスタのドレインの電位は論理Lとなるため、オフセットキャンセル回路30e、40eは差動出力ノードDM、DPへの電流供給を遮断する。その結果、コンパレータ10hにおいては、オフセットキャンセル動作において発生する消費電力が低減される。図15は、実施例4において示したロジック回路37c1に対する第1回路例となるロジック回路37aを説明するための図である。図15において、出力信号OPが伝搬する信号線、N型MOSトランジスタ35、N型MOSトランジスタ34、ロジック回路37aが示されている。N型トランジスタ35において、ドレインは出力信号OPが伝搬する信号線に接続し、ドレインはN型MOSトランジスタ34のドレインに接続し、ゲートにより入力信号DP又はDMを受ける。N型MOSトランジスタ34において、ソースはグランド線に接続し、ゲートによりロジック回路37aの出力を受ける。ロジック回路37aは、ロジック回路37c1に対する一つの第1回路例である。ロジック回路37aはP型MOSトランジスタ371、374、N型MOSトランジスタ372、373、インバータ375を含む。インバータ375はデジタル信号SWP1-SWPnの反転論理信号を発生するインバータである。P型MOSトランジスタ371のソースはクロック信号CLKを受けるとともに、N型MOSトランジスタ372のドレインと接続する。P型MOSトランジスタ371のドレインはP型MOSトランジスタ373のソース、N型MOSトランジスタ374のドレイン、及び、ロジック回路37aから外部への出力線に接続し、N型MOSトランジスタ34のゲートに信号を出力する。P型MOSトランジスタ371のゲートはデジタル信号SWP1-SWPnの内のいずれかの反転論理信号を受けるとともに、N型MOSトランジスタ374のゲートに接続している。N型MOSトランジスタ372のゲートは信号SWP1-SWPnの内のいずれかを受けるとともに、P型MOSトランジスタ373のゲートと接続している。P型MOSトランジスタ373のドレインはグランド線及びN型MOSトランジスタ374のソースと接続している。デジタル信号SWM1-SWMnの論理がLであるときには、ロジック回路37aは論理Lの信号を出力し、接続するデジタル信号SWM1-SWMnの論理がHであるときには、クロック信号CLKと同様な論理を有する信号を出力する。そこで、ロジック回路37aが論理Lの信号を出力するときには、ノードDP又はDMで電位がN型MOSトランジスタ35の閾値以上の電位であるときでも、N型MOSトランジスタ34がオフなため、出力信号OPを伝搬する出力線からグランド線に向けたキャンセル電流は遮断される。一方、ロジック回路37aが論理Hの信号を出力するときには、ノードDP又はDMで電位がN型MOSトランジスタ35の閾値以上の電位であるときには、出力信号OPを伝搬する出力線からグランド線に向けたキャンセル電流が流れる。なお、ロジック回路37aはロジック回路37c1-37cnの回路例であるとともに、ロジック回路37dn、37en、47dn、47en、の回路例でもある。また、ロジック回路37aは37fn、37gn、37hn、47fn、47gn、47hnの回路例でもある。図16は、実施例4において示したロジック回路37c1に対する第2回路例となるロジック回路37bを説明するための図である。図16において、出力信号OPが伝搬する信号線、N型MOSトランジスタ35、N型MOSトランジスタ34、ロジック回路37bが示されている。N型トランジスタ35において、ドレインは出力信号OPが伝搬する信号線に接続し、ドレインはN型MOSトランジスタ34のドレインに接続し、ゲートにより入力信号DP又はDMを受ける。N型MOSトランジスタ34において、ソースはグランド線に接続し、ゲートによりロジック回路37bの出力を受ける。ロジック回路37bは、ロジック回路37c1に対する回路例である。ロジック回路37bはNAND376及びインバータ377を含む。NAND376は一方の入力にクロック信号CLKを、他方の入力にデジタル信号SWP1-SWPnの内のいずれかを受け、クロック信号CLKと他方の入力信号との論理積をとり、その論理を反転させた信号を出力する。そうすると、デジタル信号SWM1-SWMnの論理がLであるときには、ロジック回路37bは論理Lの信号を出力し、接続するデジタル信号SWM1-SWMnの論理がHであるときには、クロック信号CLKと同様な論理を有する信号を出力する。そこで、ロジック回路37bが論理Lの信号を出力するときには、ノードDP又はDMで電位がN型MOSトランジスタ35の閾値以上の電位であるときでも、N型MOSトランジスタ34はオフするので、出力信号OPを伝搬する出力線からグランド線に向けたキャンセル電流は遮断される。一方、ロジック回路37bが論理Hの信号を出力するときには、ノードDP又はDMで電位がN型MOSトランジスタ35の閾値以上の電位であるときには、出力信号OPを伝搬する出力線からグランド線に向けたキャンセル電流が流れる。なお、ロジック回路37bはロジック回路37c1-37cnの回路例であるとともに、ロジック回路37dn、37en、ロジック回路47cn、47dn、47enでもある。また、ロジック回路37bはロジック回路37fn、37gn、37hn、47fn、47gn、47hnの回路例でもある。ただし、N型MOSトランジスタ34、35に対応するトランジスタの極性はP型となるので、ロジック回路37bにおいてインバータ377は不要となる。図17は、実施例4において示したロジック回路38c1に対する回路例となるロジック回路38aを説明するための図である。図17において、出力信号OPが伝搬する信号線、N型MOSトランジスタ35、N型MOSトランジスタ34、ロジック回路38aが示されている。N型トランジスタ35において、ドレインは出力信号OPが伝搬する信号線に接続し、ドレインはN型MOSトランジスタ34のドレインに接続し、ゲートによりロジック回路38aの出力を受ける。N型MOSトランジスタ34において、ソースはグランド線に接続し、ゲートによりクロック信号CLKを受ける。ロジック回路38aは、ロジック回路38c1に対する回路例である。ロジック回路38bはP型MOSトランジスタ381、384、N型MOSトランジスタ382、383、インバータ385を含む。インバータ385はデジタル信号SWP1-SWPnの反転論理信号を発生するインバータである。P型MOSトランジスタ381のソースはノードDM又はDPからの信号を受けるとともに、N型MOSトランジスタ382のドレインと接続する。P型MOSトランジスタ371のドレインはP型MOSトランジスタ383のソース、N型MOSトランジスタ384のドレイン、及び、ロジック回路38aから外部への出力線に接続し、N型MOSトランジスタ35のゲートに信号を出力する。P型MOSトランジスタ381のゲートはデジタル信号SWP1-SWPnの内のいずれかの反転論理信号を受けるとともに、N型MOSトランジスタ384のゲートに接続している。N型MOSトランジスタ382のゲートは信号SWP1-SWPnの内のいずれかを受けるとともに、P型MOSトランジスタ383のゲートと接続している。P型MOSトランジスタ383のドレインはグランド線及びN型MOSトランジスタ384のソースと接続している。デジタル信号SWM1-SWMnの論理がLであるときには、ロジック回路38aは論理Lの信号を出力し、接続するデジタル信号SWM1-SWMnの論理がHであるときには、ノードDM又はDPと同様な電位を有する信号を出力する。そこで、ロジック回路38aが論理Lの信号を出力するときには、クロック信号CLKがN型MOSトランジスタ34の閾値以上の電位であるときでも、N型MOSトランジスタ35がオフなため、出力信号OPを伝搬する出力線からグランド線に向けたキャンセル電流は遮断される。一方、ロジック回路38aが論理Hの信号を出力するときには、クロック信号CLKがN型MOSトランジスタ34の閾値以上の電位であるときには、出力信号OPを伝搬する出力線からグランド線に向けたキャンセル電流が流れる。なお、ロジック回路38aはロジック回路38c1の回路例であるとともに、ロジック回路38cnの回路例でもあり、ロジック回路38dn、38en、38fn、38gn、378nでもある。また、ロジック回路38aはロジック回路48cn、ロジック回路48dn、48en、48fn、48gn、48hnの回路例でもある。図18はクロックバッファ60aの回路図を示す。クロックバファ60aはインバータ60a1、インバータ60a2、NAND60a3、インバータ60a4、NAND60a5、インバータ60a6、インバータ60a7、インバータ60a8を含む。インバータ60a1はメインクロックMCLKを受け、インバータ60a2に第1反転信号を出力する。第1反転信号を受けたインバータ60a2は、NAND60a3の一方の端子、インバータ60a4、NAND60a5の一方の端子に第2反転信号を出力する。NAND60a3は、NAND60a3の他方の端子にて信号SWPを受け、第2反転信号と信号SMPとの論理積をとって得た第1論理積信号をインバータ60a6に出力する。第1論理積信号を受け、インバータ60a6はその反転信号であり、かつ、オフセットキャンセル部30c-30h用のクロック信号CLKを出力する。インバータ60a4は、第2反転信号を受け、第3反転信号をインバータ60a7に出力する。インバータ60a7は、第3反転信号を受け、その反転信号であり、かつ、スイッチ57c-57h用のクロック信号CLKを出力する。NAND60a5は、NAND60a5の他方の端子にて信号SWMを受け、第2反転信号と信号SWMとの論理積をとって得た第2論理積信号をインバータ60a8に出力する。第2論理積信号を受け、インバータ60a8はその反転信号であり、かつ、オフセットキャンセル部40c-40h用のクロック信号CLKを出力する。信号SWPと信号SWMはスレッショルドコントローラ20cからスレッショルドコントローラ20hまでのいずれからも出力され、以下のような論理レベルを有する。デジタル信号SWP1-SWPnの内のいずれかが論理Hのときは、信号SWPの論理はHであり、デジタル信号SWP1-SWPnの内のいずれもが論理Lのときは、信号SWPの論理はLである。一方、デジタル信号SWM1-SWMnの内のいずれかが論理Hのときは、信号SWMの論理はHであり、デジタル信号SWM1-SWMnの内のいずれもが論理Lのときは、信号SWMの論理はLである。すなわち、信号SWPが論理Hのときは、信号SWMの論理はLであり、信号SWMが論理Hのときは、信号SWPの論理はLである。従って、コンパレータ10cからコンパレータ10hにおいて、信号SWPが論理Hであるときには、オフセットキャンセル部30cからオフセットキャンセル部30hまでにはクロック信号CLKが供給される。一方、オフセットキャンセル部40cからオフセットキャンセル部40hまでにはクロック信号CLKは供給されない。一方、信号SWMが論理Hであるときには、オフセットキャンセル部30cからオフセットキャンセル部30hまでにはクロック信号CLKが供給されない。一方、オフセットキャンセル部40cからオフセットキャンセル部40hまでにはクロック信号CLKは供給される。すなわち、コンパレータ10cからコンパレータ10hにおいて、オフセットキャンセル部30cからオフセットキャンセル部30hまでに供給されるクロック信号CLK又はオフセットキャンセル部40cからオフセットキャンセル部40hまでに供給されるクロック信号CLKのいずれかが遮断されるため、コンパレータ10及びコンパレータ10bの消費電力に比較し、コンパレータ10cからコンパレータ10hの消費電力は低下する。図19はクロックバッファ60bの回路図を示す。クロックバッファ60bはクロック駆動能力調整部60b0、クロック分配部60b1、コントローラ60b2を含む。コントローラ60b2はクロックバッファ60bに含まれるスイッチの接続及び遮断を制御する。クロック駆動能力調整部60b0は基本クロックBCLKを受けるインバータ60b00と、n個のスイッチと、n個のインバータ60b01-60b0nを含む。n個のスイッチそれぞれはインバータ60b01-60b0nそれぞれに直列に接続し、スイッチ1つとインバータ60b01-60b0nの内の一つとでセットを構成している。上記のn個のセットはインバータ60b00の出力と、クロック駆動能力調整部60b0との間において並列に接続されている。なお、上記のn個のスイッチの接続及び遮断はコントローラ60b2により、クロック分配部60b1中において動作中にインバータの個数に応じて、制御される。すなわち、クロック駆動能力調整部60b0の駆動能力は、クロック駆動能力調整部60b0の出力に接続するインバータの個数により増減するので、接続されているスイッチの個数に応じて増減する。クロック分配部60b1は、m個×n個のインバータ60b11-60bmn、及び、それぞれのインバータに直列して接続するm個×n個のスイッチを含む。m個×n個のインバータ60b11-60bmnそれぞれはm個×n個のコンパレータコンパレータ10cからコンパレータ10hを含むにメインクロック信号MCLKを供給する。なお、上記のm個×n個のスイッチの接続及び遮断は、コントローラ60b2により、動作が必要と判断されたコンパレータコンパレータ10cからコンパレータ10hを含むにメインクロック信号MCLKを供給するために行われる。実施例3において説明したようにコンパレータコンパレータ10cからコンパレータ10hを含むはアナログデジタル回路等において、複数使用される。しかし、複数のコンパレータコンパレータ10cからコンパレータ10hを含むを同時に動作させるとは限らない。そうすると、動作するコンパレータコンパレータ10cからコンパレータ10hを含むのみにメインクロック信号MCLKを接続すればよいことになる。そこで、クロックバッファ60bによって、動作するコンパレータコンパレータ10cからコンパレータ10hを含むのみにメインクロック信号MCLKを接続することとすれば、アナログデジタル回路等が搭載されている半導体素子の消費電力を削減することができる。以下、発明の特徴について付記する付記1差動入力信号をゲート電極で受ける一対のMOSトランジスタと、前記一対のMOSトランジスタのドレインそれぞれと、高電位電源線とに電気的に接続し、前記一対のMOSトランジスタのドレインそれぞれに電気的に接続する差動出力ノード間の電位差を増幅し、増幅後の電位を前記差動出力ノードに保持する増幅部と、前記差動出力ノード間の電圧を前記増幅部が増幅する際に、前記差動出力ノードの一方にキャンセル電流を流し、前記増幅部による増幅動作後に、前記一対のMOSトランジスタのドレイン電圧に応じて前記差動出力ノードへの前記キャンセル電流の流入を遮断するオフセットキャンセル回路と、前記差動入力信号の一方の信号の電位を他方の信号の電位と等しく設定し、前記差動出力ノード間の電位差を増幅したときに、前記差動出力ノード間の電位が、前記キャンセル電流を注入する前に比較し、前記キャンセル電流の注入後において逆転するように、前記キャンセル電流を設定するスレッショルドコントローラと、を備えることを特徴とする増幅回路。付記2前記オフセットキャンセル回路は、前記スレッショルドコントローラによりオンオフが制御され、前記差動出力ノードの一つに一方の端子が接続するn個のスイッチと、前記n個のスイッチの他方の端子それぞれにドレイン端子にて接続し、ゲート端子にて前記一対のMOSトランジスタのドレインの内の一つと接続し、ソース端子をグランド電位とすることが可能なn個の第1MOSトランジスタと、を備えることを特徴とする付記1に記載の増幅回路。付記3前記スレッショルドコントローラからの信号の論理レベルと、クロック信号の論理レベルに応じた論理レベルを有する論理信号を出力するn個の第1ロジック回路と、ドレイン端子にて前記差動出力ノードの一つ接続し、ゲート端子にて前記一対のMOSトランジスタのドレインの内の一つと接続するn個の第1MOSトランジスタと、ドレイン端子にて前記n個の第1MOSトランジスタのソース端子それぞれに接続し、ゲート端子にて前記n個の第1ロジック回路それぞれから出力される前記論理信号を受け、ソース端子にてグランド線に接続するn個の第2MOSトランジスタと、を備えることを特徴とする付記1に記載の増幅回路。付記4前記スレッショルドコントローラからの信号の論理レベルと、前記一対のMOSトランジスタのドレインの内の一つの電位に応じた電位を有する信号を出力する第2ロジック回路と、ドレイン端子にて前記差動出力ノードの一つと接続し、ゲート端子にて前記第2ロジック回路からの信号を受けるn個の第1MOSトランジスタと、ドレイン端子にて前記n個の第1MOSトランジスタのソース端子それぞれに接続し、ゲート端子にてクロック信号を受け、ソース端子にてグランド線に接続するn個の第2MOSトランジスタと、を備えることを特徴とする付記1に記載の増幅回路。付記5前記スレッショルドコントローラからの信号の論理レベルと、クロック信号の論理レベルに応じた論理レベルを有する論理信号を出力するn個の第1ロジック回路と、前記スレッショルドコントローラからの信号の論理レベルと、前記一対のMOSトランジスタのドレインの内の一つの電位に応じた電位を有する信号を出力する第2ロジック回路と、ドレイン端子にて前記差動出力ノードの一つと接続し、ゲート端子にて前記第2ロジック回路からの信号を受けるn個の第1MOSトランジスタと、ドレイン端子にて前記n個の第1MOSトランジスタのソース端子それぞれに接続し、ゲート端子にて前記n個の第1ロジック回路それぞれから出力される前記論理信号を受け、ソース端子にてグランド線に接続するn個の第2MOSトランジスタと、を備えることを特徴とする付記1に記載の増幅回路。付記6前記スレッショルドコントローラは、クロック信号を受けて、クロックパルスをカウントするパルスカウンタと、前記パルスカウンタからのカウンタ値を記憶するレジスタと、キャリブレーション動作の時には前記パルスカウンタからのカウント値に応じたコード信号を出力し、増幅動作の時には、前記レジスタから出力されるカウンタ値に応じたコード信号を出力するデコーダ回路と、を備えることを特徴とする付記1に記載の増幅回路。付記7基準電源と、グランド電源との間に直列に接続されている複数の抵抗からなる抵抗列と、前記抵抗列における抵抗同士が接続される接続点の内の一つと接続し、前記入力信号の電位と、接続している前記接続点の電位とを比較する、複数のコンパレータと、前記複数のコンパレータから出力される複数の比較結果から、前記入力信号の電位に応じたデジタル信号を出力するエンコーダと、を備え、前記コンパレータは、前記入力信号の電位及び前記接続点の電位をゲート電極で受ける一対のMOSトランジスタと、前記一対のMOSトランジスタのドレインそれぞれと、高電位電源線とに電気的に接続し、前記一対のMOSトランジスタのドレインそれぞれに電気的に接続する差動出力ノード間の電位差を増幅し、増幅後の電位を前記差動出力ノードに保持する増幅部と、前記差動出力ノード間の電圧を前記増幅部が増幅する際に、前記差動出力ノードの一方にキャンセル電流を流し、前記増幅部による増幅動作後に、前記一対のMOSトランジスタのドレイン電圧に応じて差動出力ノードへのキャンセル電流の流入を遮断するオフセットキャンセル回路と、前記入力信号及び前記接続点の電位を等しく設定し、前記差動出力ノード間の電位差を増幅したときに、差動出力ノードに発生する電位が、キャンセル電流を注入する前に比較し、キャンセル電流の注入後において逆転するように、キャンセル電流を設定するスレッショルドコントローラと、を備えることを特徴とするアナログデジタル回路。付記8差動入力信号をゲート電極で受ける一対のMOSトランジスタと、前記一対のMOSトランジスタのドレインそれぞれと、グランド線とに電気的に接続し、前記一対のMOSトランジスタのドレインそれぞれに電気的に接続する差動出力ノード間の電位差を増幅し、増幅後の電位を前記差動出力ノードに保持する増幅部と、前記差動出力ノード間の電圧を前記増幅部が増幅する際に、前記差動出力ノードの一方にキャンセル電流を流し、前記増幅部による増幅動作後に、前記一対のMOSトランジスタのドレイン電圧に応じて差動出力ノードへのキャンセル電流の流入を遮断するオフセットキャンセル回路と、差動入力信号の一方及び他方の信号の電位を等しく設定し、前記差動出力ノード間の電位差を増幅したときに、前記差動出力ノード間の電位が、前記キャンセル電流を注入する前に比較し、前記キャンセル電流の注入後において逆転するように、前記キャンセル電流を設定するスレッショルドコントローラと、を備えることを特徴とする増幅回路。付記9前記オフセットキャンセル回路は、前記スレッショルドコントローラによりオンオフが制御され、前記差動出力ノードの一つに一方の端子が接続するn個のスイッチと、前記n個のスイッチの他方の端子それぞれにドレイン端子にて接続し、ゲート端子にて前記一対のMOSトランジスタのドレインの内の一つと接続し、ソース端子をグランド電位とすることが可能なn個の第1MOSトランジスタと、を備えることを特徴とする付記8に記載の増幅回路。付記10前記スレッショルドコントローラからの信号の論理レベルと、クロック信号の論理レベルに応じた論理レベルを有する論理信号を出力するn個の第1ロジック回路と、ドレイン端子にて前記差動出力ノードの一つ接続し、ゲート端子にて前記一対のMOSトランジスタのドレインの内の一つと接続するn個の第1MOSトランジスタと、ドレイン端子にて前記n個の第1MOSトランジスタのソース端子それぞれに接続し、ゲート端子にて前記n個の第1ロジック回路それぞれから出力される前記論理信号を受け、ソース端子にて高電位線に接続するn個の第2MOSトランジスタと、を備えることを特徴とする付記8に記載の増幅回路。付記11前記スレッショルドコントローラからの信号の論理レベルと、前記一対のMOSトランジスタのドレインの内の一つの電位に応じた電位を有する信号を出力する第2ロジック回路と、ドレイン端子にて前記差動出力ノードの一つと接続し、ゲート端子にて前記第2ロジック回路からの信号を受けるn個の第1MOSトランジスタと、ドレイン端子にて前記n個の第1MOSトランジスタのソース端子それぞれに接続し、ゲート端子にてクロック信号を受け、ソース端子にて高電位線に接続するn個の第2MOSトランジスタと、を備えることを特徴とする付記8に記載の増幅回路。付記12前記スレッショルドコントローラからの信号の論理レベルと、クロック信号の論理レベルに応じた論理レベルを有する論理信号を出力するn個の第1ロジック回路と、前記スレッショルドコントローラからの信号の論理レベルと、前記一対のMOSトランジスタのドレインの内の一つの電位に応じた電位を有する信号を出力する第2ロジック回路と、ドレイン端子にて前記差動出力ノードの一つと接続し、ゲート端子にて前記第2ロジック回路からの信号を受けるn個の第1MOSトランジスタと、ドレイン端子にて前記n個の第1MOSトランジスタのソース端子それぞれに接続し、ゲート端子にて前記n個の第1ロジック回路それぞれから出力される前記論理信号を受け、ソース端子にて高電位線に接続するn個の第2MOSトランジスタと、を備えることを特徴とする付記8に記載の増幅回路。"