"入力信号が入力される入力端子と、前記入力信号が増幅された出力信号を出力する出力端子と、を備える差動増幅器であって、前記入力信号を増幅し前記出力信号を生成する増幅部と、前記増幅部と電源端子との間に接続され、第1導電型トランジスタと、前記第1導電型トランジスタのゲート端子をドレイン端子に接続するかまたは前記出力端子に接続するかを切り替える切り替えスイッチと、を有する負荷回路と、前記切り替えスイッチのオフリーク電流を低減するキャンセル電流を生成するリークキャンセルスイッチと、を備える差動増幅器。前記切り替えスイッチは、一端が前記ゲート端子に、他端が前記ドレイン端子に接続されており、前記負荷回路は、前記出力端子と前記ゲート端子との間に設けられた容量素子を有し、前記切り替えスイッチを短絡することで、前記ゲート端子を前記ドレイン端子に接続し、前記切り替えスイッチを開放することで、前記ゲート端子を前記出力端子に接続するか切り替え、前記リークキャンセルスイッチは、開放された状態で一端が前記容量素子の一端に接続され、他端が前記容量素子の他端に接続されており、前記第1導電型トランジスタの前記ゲート端子に前記リークキャンセルスイッチのオフリーク電流を前記キャンセル電流として入力することで、前記切り替えスイッチのオフリーク電流を低減する請求項1に記載の差動増幅器。前記キャンセル電流の大きさは、前記切り替えスイッチのオフリーク電流の大きさ以上である請求項1又は請求項2に記載の差動増幅器。入力信号が入力される入力端子と、前記入力信号が増幅された出力信号を出力する出力端子と、を備える差動増幅器であって、正相の前記入力信号を増幅し、逆相の前記出力信号を生成する第1の増幅部と、逆走の前記入力信号を増幅し、正相の前記出力信号を生成する第2の増幅部と、前記第1の増幅部と電源端子との間に接続される第1のトランジスタと、前記第1のトランジスタのゲート端子と前記正相の出力端子との間に設けられた第1の容量素子と、短絡することで前記第1のトランジスタのゲート端子と前記第1のトランジスタの前記ソース端子またはドレイン端子とを接続し、開放することで前記第1のトランジスタのゲート端子と前記正相の出力端子とを接続する第1の切り替えスイッチと、前記第2の増幅部と電源端子との間に接続される第2のトランジスタと、前記第2のトランジスタのゲート端子と前記逆相の出力端子との間に設けられた第2の容量素子と、短絡することで前記第2のトランジスタのゲート端子と前記第2のトランジスタの前記ソース端子またはドレイン端子とを接続し、開放することで前記第2のトランジスタのゲート端子と前記逆相の出力端子とを接続する第2の切り替えスイッチと、を備える負荷回路と、開放された状態で一端が前記第1の容量素子の一端に、他端が前記第1の容量素子の他端に接続された第1のキャンセルスイッチと、開放された状態で一端が前記第2の容量素子の一端に、他端が前記第2の容量素子の他端に接続された第2のキャンセルスイッチと、を備える差動増幅器。アナログ信号の電圧と複数の異なる参照電圧との差を、それぞれ増幅してデジタル信号に変換する複数の増幅器を備え、前記各増幅器は、入力信号が入力される入力端子と、前記入力信号が増幅された出力信号を出力する出力端子と、前記入力信号を増幅し前記出力信号を生成する増幅部と、第1導電型トランジスタと、前記第1導電型のトランジスタのゲート端子をソース端子またはドレイン端子に接続するかまたは前記出力端子に接続するかを切り替える切り替えスイッチとを有し、前記増幅部と電源端子との間に接続される負荷回路と、前記切り替えスイッチのオフリーク電流を低減するキャンセル電流を生成するリークキャンセルスイッチと、を備えるアナログ/デジタル変換器。特許文献1に開示されるアナログ/デジタル変換器の差動増幅器は、リセット時と比較時とで切り替えスイッチを用いて利得を切り替えている。リセット時には切り替えスイッチを短絡オンし、負荷回路をダイオード接続とし利得を下げている。比較時には切り替えスイッチを開放オフし、出力信号を負荷回路にフィードバックさせている。例えば、アナログ回路の微細化が進むとスイッチを開放してもスイッチにオフリーク電流が流れる場合がある。オフリーク電流は回路の微細化に限らず、回路の製造プロセスに依存し発生する。上述した特許文献1に開示される差動増幅器の利得を切り替えるスイッチにも、微細プロセス等、製造プロセスによってはリーク電流が発生し、このオフリーク電流の影響で比較時の差動増幅器の利得が減少増加を繰り返し発振してしまうという問題があった。そこで、本開示は、スイッチに流れるオフリーク電流の影響を抑制し、利得の発振を抑えることができる差動増幅器及びアナログ/デジタル変換器を提供することを目的とする。本開示に係る差動増幅器は、入力信号が入力される入力端子と、前記入力信号が増幅された出力信号を出力する出力端子と、を備える差動増幅器であって、前記入力信号を増幅し前記出力信号を生成する増幅部と、前記増幅部と電源端子との間に接続され、第1導電型トランジスタと、前記第1導電型トランジスタのゲート端子をドレイン端子に接続するかまたは前記出力端子に接続するかを切り替える切り替えスイッチと、を有する負荷回路と、前記切り替えスイッチのオフリーク電流を低減するキャンセル電流を生成するリークキャンセルスイッチと、を備える。また、本開示に係る差動増幅器は、入力信号が入力される入力端子と、前記入力信号が増幅された出力信号を出力する出力端子と、を備える差動増幅記であって、正相の前記入力信号を増幅し、逆相の前記出力信号を生成する第1の増幅部と、逆走の前記入力信号を増幅し、正相の前記出力信号を生成する第2の増幅部と、前記第1の増幅部と電源端子との間に接続される第1のトランジスタと、前記第1のトランジスタのゲート端子と前記正相の出力端子との間に設けられた第1の容量素子と、短絡することで前記第1のトランジスタのゲート端子と前記第1のトランジスタの前記ソース端子またはドレイン端子を接続し、開放することで前記第1のトランジスタのゲート端子と前記正相の出力端子を接続する第1の切り替えスイッチと、前記第2の増幅部と電源端子との間に接続される第2のトランジスタと、前記第2のトランジスタのゲート端子と前記逆相の出力端子との間に設けられた第2の容量素子と、短絡することで前記第2のトランジスタのゲート端子と前記第2のトランジスタの前記ソース端子またはドレイン端子を接続し、開放することで前記第2のトランジスタのゲート端子と前記逆相の出力端子を接続する第2の切り替えスイッチと、を備える負荷回路と、開放された状態で一端が前記第1の容量素子の一端に、他端が前記第1の容量素子の他端に接続された第1のキャンセルスイッチと、開放された状態で一端が前記第2の容量素子の一端に、他端が前記第2の容量素子の他端に接続された第2のキャンセルスイッチと、を備える。また、本開示に係るアナログ/デジタル変換器は、アナログ信号の電圧と複数の異なる参照電圧との差を、それぞれ増幅してデジタル信号に変換する複数の増幅器を備え、前記各増幅器は、入力信号が入力される入力端子と、前記入力信号が増幅された出力信号を出力する出力端子と、前記入力信号を増幅し前記出力信号を生成する増幅部と、第1導電型トランジスタと、前記第1導電型のトランジスタのゲート端子をソース端子またはドレイン端子に接続するかまたは前記出力端子に接続するかを切り替える切り替えスイッチとを有し、前記増幅部と電源端子との間に接続される負荷回路と、前記切り替えスイッチのオフリーク電流を低減するキャンセル電流を生成するリークキャンセルスイッチと、を備える。本開示に係る差動増幅器及びアナログ/デジタル変換器は、スイッチに流れるオフリーク電流の影響を抑制し、利得の減少を抑えることができる。第1実施形態以下に、第1実施形態に係るアナログ/デジタル変換器1について図面を参照しながら説明する。以下の説明では、アナログ信号をデジタル信号の上位2ビットに変換した後に、デジタル信号の下位2ビットに変換する計4ビットのサブレンジング型アナログ/デジタル変換器1を例に説明するが、本実施形態の具体的な形態についてはこれに限られるものではない。アナログ/デジタル変換器1は、図1に示すように、アナログ信号をサンプリング及びホールドするサンプルホールド手段2と、異なる複数の参照電圧を生成する参照電圧生成手段3と、アナログ信号の電圧と異なる複数の参照電圧とを比較する比較手段4と、比較手段4の出力を論理処理することによってアナログ信号に対応するデジタル信号を出力する論理処理手段5とを備えている。サンプルホールド手段2は、入力端子Tinに印加されたアナログ信号の電圧を所定のタイミングで所定期間保持し、ホールド信号線6を介して比較手段4に出力する。参照電圧生成手段3は、高電位側の基準電位となる高電位側基準電源端子Trtと、低電位側の基準電位となる低電位側金電源端子Trbとの間に、同一抵抗値を有する16個の抵抗R1~R16を有する。16個の抵抗R1~R16は、それぞれ直列に接続されている。参照電圧生成手段3は、高電位側の基準電位と低電位側の基準電位との間の電圧を抵抗R1~R16で分圧することで複数の参照電圧を生成する。参照電圧生成手段3は、所定の参照電圧を上位ビット側参照電圧信号線7,8又は下位ビット側参照電圧信号線9,10を介して比較手段4に出力する。具体的には、参照電圧生成手段3は、高電位側基準電源端子Trtから4個目の抵抗R4と5個目の抵抗R5との間に上位ビット側参照電圧信号線7を接続する。低電位側金電源端子Trbから4個目の抵抗R13と5個目の抵抗R12との間に上位ビット側参照電圧信号線8を接続する。下位ビット側参照電圧信号線9は、スイッチSW1を介して高電位側基準電源端子Trtから1個目の抵抗R1と2個目の抵抗R2との間に接続されている。下位ビット側参照電圧信号線9は、スイッチSW3を介して高電位側基準電源端子Trtから7個目の抵抗R7と8個目の抵抗R8との間に接続されている。下位ビット側参照電圧信号線9は、スイッチSW5を介して高電位側基準電源端子Trtから9個目の抵抗R9と10個目の抵抗R10との間に接続されている。高電位側基準電源端子Trtは、スイッチSW7を介して高電位側基準電源端子Trtから15番目の抵抗R15と16番目の抵抗R16との間に接続されている。下位ビット側参照電圧信号線10は、スイッチSW2を介して高電位側基準電源端子Trtから3個目の抵抗R3と4個目の抵抗R4との間に接続されている。下位ビット側参照電圧信号線10は、スイッチSW4を介して高電位側基準電源端子Trtから5番目の抵抗R5と6番目の抵抗R6との間に接続されている。下位ビット側参照電圧信号線10は、スイッチSW6を介して高電位側基準電源端子Trtから11番目の抵抗R11と12番目の抵抗R12との間に接続されている。下位ビット側参照電圧信号線10は、スイッチSW8を介して高電位側基準電源端子Trtから13番目の抵抗R13と14番目の抵抗R14との間に接続されている。参照電圧生成手段3は、アナログ信号を上位ビット側のデジタル信号に変換する場合には、スイッチSW1~SW8を開放オフ状態として、上位ビット側参照電圧信号線7,8から参照電圧を出力する。参照電圧生成手段3は、アナログ信号を開ビット側のデジタル信号に変換する場合には、スイッチSW1~SW8を短絡オフ状態として、下位ビット側参照電圧信号線9,10から参照電圧を出力する。比較手段4は、アナログ信号の電圧と上位ビット側の参照電圧とを比較する上位ビット側比較手段11と、アナログ信号の電圧と下位ビット側の参照電圧とを比較する下位ビット側比較手段12とを備えている。上位ビット側比較手段11及び下位ビット側比較手段12は、同様の構成のため、上位ビット側比較手段11について説明し下位ビット側比較手段12の説明は省略する。上位ビット側比較手段11は、アナログ信号の電圧と参照電圧との差を増幅する増幅手段13と、増幅手段13の出力を比較保持する比較保持手段14とを備える。増幅手段13は、2個の差動増幅器15,16を直接接続した2段増幅器17を2つ備える。2つの2段増幅器17は、一方が上位ビット側参照電圧信号線7を介して入力された参照電圧とアナログ信号との差を増幅し、他方が上位ビット側参照電圧信号線8を介して入力された参照電圧とアナログ信号との差を増幅する。増幅手段13は、差動増幅器15の出力を増幅する補間増幅器18を有している。なお、2段増幅器17の代わりに3個以上の差動増幅器を直接接続したn段増幅器nは3以上の整数を用いてもよい。2段増幅器17は、図2及び図3に示すように、一定利得の差動増幅器15の後段に可変利得の差動増幅器16を直列接続している。差動増幅器15の非反転入力端子19にはホールド信号線6が接続される。差動増幅器15の反転入力端子20にはスイッチSW9を介して上位ビット側参照電圧信号線78が接続される。ホールド信号線6及び上位ビット側参照電圧信号線78は、スイッチSW10によって接続されている。図2及び図3に示すように、スイッチSW9,SW10は、図示しないクロック生成回路から入力されるクロック信号CLKに基づいて相補的に短絡開放が切り替わる。差動増幅器16は、差動増幅回路21と、切り替えスイッチ22を有する負荷回路23とを備える。差動増幅器16は、切り替えスイッチ22によって負荷回路23のインピーダンスを変化させ、利得を増減している。2段増幅器17は、切り替えスイッチ22を用いて後段の差動増幅器16の利得を増減させることによって前段の差動増幅器15のオフセット電圧を見かけ上で圧縮するオフセット圧縮機能を有している。以下に、2段増幅器17の具体的な構造について、図4を用いて説明する。前段の差動増幅器15は、一対の第1導電型トランジスタT11,T12を有している。本実施形態では、第1導電型をNチャネル型、第2導電型をPチャネル型とするが、第1導電型をPチャネル型、第2導電型をNチャネル型としてもよい。トランジスタT11のゲート端子は、非反転入力端子19に接続される。トランジスタT11のドレイン端子は、電流源I1を介して第1電源端子Vccに接続される。トランジスタT11のソース端子は、電流源I3を介して第2電源端子グランド、GNDに接続される。トランジスタT12のゲート端子は反転入力端子20に接続され、ドレイン端子は電流源I2を介してVccに接続され、ソース端子は電流源I3を介してグランドに接続される。前段の差動増幅器15は、Pチャネル型のトランジスタT21,T22と前段の差動増幅器15の出力を制限するための振幅制限手段24とを備えている。トランジスタT21のソース端子は、トランジスタT11のドレイン端子に接続される。トランジスタT21のゲート端子には、所定のバイアス電圧Vb1が印加されており、トランジスタT21のドレイン端子から差動増幅器15の正相出力信号が後段の差動増幅器16に出力される。トランジスタT22のソース端子は、トランジスタT12のドレイン端子に接続され、ゲート端子には、所定のバイアス電圧Vb1が印加されており、ドレイン端子から差動増幅器15の逆相出力信号が後段の差動増幅器16に出力される。振幅制御手段24は、一端がトランジスタT21のドレイン端子に接続された負荷抵抗R21と、一端がトランジスタT22のドレイン端子に接続された負荷抵抗R22と、一端が負荷抵抗R21,R22の他端に接続され、他端がグランドに接続された抵抗R30と、を有する。負荷抵抗R21,R22は、前段の差動増幅器15の出力信号正相出力信号及び逆相出力信号の出力振幅を制限している。抵抗R30は、後段の差動増幅器16の入力信号、即ち前段の差動増幅器15の出力信号のDC動作点を最適な電圧に調整する。図4を用いて後段の差動増幅器16を説明する。後段の差動増幅器16は、前段の差動増幅器15からの出力信号が入力信号として入力される正相及び逆相入力端子27,28と、入力信号が増幅された出力信号を出力する正相及び逆相出力端子25,26を備える。差動増幅器16は、差動の入力信号を増幅し出力信号を生成する増幅部21と、増幅部21とグランドとの間に接続されPチャネル型のトランジスタT34,T35を有する負荷回路23と、負荷回路23が有する替えスイッチ22のオフリーク電流を低減するキャンセル電流を生成するリークキャンセルスイッチ30と、を備える。増幅部21は、3個のN型トランジスタT31~T33を有する。トランジスタT31は、ドレイン端子がVcc接続され、ゲート端子に所定のバイアス電圧が印加されている。トランジスタT31は電流源として動作する。トランジスタT32のゲート端子には正相入力端子27が接続されており正相入力信号が入力される。トランジスタT32のドレイン端子はトランジスタT31のソース端子に接続され、ソース端子は逆相出力端子25に接続されている。トランジスタT32は、ゲート端子から入力された正相入力信号を増幅し逆相出力信号を生成し、ソース端子から逆相出力信号を出力する第1の増幅部として動作する。トランジスタT33のゲート端子には逆相入力端子28が接続されており逆相入力信号が入力される。トランジスタT33のドレイン端子はトランジスタT31のソース端子に接続され、ソース端子は正相出力端子26に接続される。トランジスタT33は、ゲート端子から入力された逆相入力信号を増幅し正相出力信号を生成し、ソース端子から逆相出力信号を出力する第2の増幅部として動作する。なお、トランジスタT32T33のゲート端子とトランジスタT21,T22のドレイン端子との間にコンデンサを接続して容量カットを行うようにすることもできる。この場合、トランジスタT32,T33のゲート端子に所定のDC動作点となる電圧を印加する必要がある。負荷回路23は、Pチャネル型のトランジスタT34,T35と、容量素子C1,C2と、切り替えスイッチ22として動作するPチャネル型のトランジスタT36,T37を有する。トランジスタT34は、トランジスタT32とグランドとの間に接続される。トランジスタT34のドレイン端子は、トランジスタT32のソース端子に接続される。トランジスタT34のゲート端子は、トランジスタT36を介してトランジスタT34のドレイン端子に接続され、かつ容量素子C1を介して正相出力端子26に接続される。容量素子C1は、一端がトランジスタT34のゲート端子に接続し、他端が正相出力端子26に接続している。切り替えスイッチ22として動作するトランジスタT36は、一端がトランジスタT34のドレイン端子に、他端がトランジスタT34のゲート端子に接続している。トランジスタT36のゲート端子に入力される制御信号に従って、トランジスタT36は、トランジスタT34のゲート端子とドレイン端子との間を短絡開放する。トランジスタT35は、トランジスタT33とグランドとの間に接続される。トランジスタT35のドレイン端子は、トランジスタT33のソース端子に接続される。トランジスタT35のゲート端子は、トランジスタT37を介してトランジスタT35のドレイン端子に接続され、かつ容量素子C2を介して逆相出力端子25に接続される。容量素子C2は、一端がトランジスタT35のゲート端子に接続し、他端が逆相出力端子25に接続している。切り替えスイッチ22として動作するトランジスタT37は、一端がトランジスタT35のドレイン端子に、他端がトランジスタT35のゲート端子に接続している。トランジスタT37のゲート端子に入力される制御信号に従って、トランジスタT37は、トランジスタT35のゲート端子とドレイン端子との間を短絡開放する。トランジスタT36が短絡オンし、トランジスタT34のゲート端子とドレイン端子とが接続されると、トランジスタT34は、増幅部21のダイオード接続の負荷回路として動作する。トランジスタT37が短絡オンし、トランジスタT35のゲート端子とドレイン端子とが接続されると、トランジスタT35は、増幅部21のダイオード接続の負荷回路として動作する。これにより、差動増幅器16の出力インピーダンスが低下し、差動増幅器16の利得が減少する。一方、トランジスタT36が開放オフすると、トランジスタT34のゲート端子には正相出力端子から正相出力信号が入力される。トランジスタT37が開放オフすると、トランジスタT35のゲート端子には逆相出力端子から逆相出力信号が入力される。これにより、出力信号が正帰還され、差動増幅器16の利得が増加する。なお、ここでは、切り替えスイッチ22としてPチャネル型のトランジスタT36,T37を用いているが、トランジスタT34,T35のゲート端子の接続をドレイン端子か容量素子かに切り替えられればよく、Nチャネル型トランジスタやMOSスイッチを用いてもよい。リークキャンセルスイッチ30は、Pチャネル型のトランジスタT38,T39を有している。トランジスタT38は、ソース端子が容量素子C1の一端に接続され、ドレイン端子が容量素子C1の他端に接続されている。トランジスタT38のゲート端子はグランドに接続されており、トランジスタT38は常に開放オフ状態となっている。トランジスタT38は、切り替えスイッチ22であるトランジスタT36と同程度かあるいはそれ以上にオフリーク電流が流れやすくなっている。これは、例えばトランジスタT38のゲート長をトランジスタT36より小さくし、ゲート幅を大きくすればよい。これにより、トランジスタT38に流れるオフリーク電流がトランジスタT36に流れるオフリーク電流より大きくなる。トランジスタT39は、ソース端子が容量素子C2の一端に接続され、ドレイン端子が容量素子C2の他端に接続されている。トランジスタT39のゲート端子はグランドに接続されており、トランジスタT39は常に開放オフ状態となっている。トランジスタT39は、切り替えスイッチ22であるトランジスタT37と同程度かあるいはそれ以上にオフリーク電流が流れやすくなっている。これは、例えばトランジスタT39のゲート長をトランジスタT37より小さくし、ゲート幅を大きくすればよい。これにより、トランジスタT39に流れるオフリーク電流がトランジスタT37に流れるオフリーク電流より大きくなる。図5を用いて、本実施形態に係るアナログ/デジタル変換器1の動作を説明する。図5は、上から順にクロックCLK信号、サンプルホールド手段2、上位ビット側の2段増幅器17、上位ビット側の比較保持手段14、下位ビット側の2段増幅器17、下位ビット側の比較保持手段14の動作タイミングを示すタイミングチャートである。なお、上位ビット側の2段増幅器17、上位ビット側の比較保持手段14は、それぞれ上位ビット側比較手段11が有する2段増幅器17、比較保持手段14を指す。下位ビット側の2段増幅器17、下位ビット側の比較保持手段14は、それぞれ下位ビット側比較手段12が有する2段増幅器17、比較保持手段14を指す。サンプルホールド手段2は、クロック信号の立ち上がりに同期して所定期間Tの間アナログ信号をトラックサンプルする。その後、サンプルホールド手段2は、次のクロック信号の立ち上がりまでの所定期間Hの間アナログ信号をホールドする。図6の例では、まず1クロック目にアナログ信号の入力電圧Vn1をトラックホールドし、次の2クロック目にアナログ信号の入力電圧V2をトラックホールドする。上位ビット側の2段増幅器17は、クロック信号の立ち上がりから所定時間t1経過後、クロック信号の立ち下がりまでの間、比較モードとして動作する。上位ビット側の2段増幅器17は、比較モードとして動作する場合、サンプルホールド手段2でホールドしているアナログ信号の電圧と参照電圧との電圧差を増幅する。上位ビット側の2段増幅器17は、クロック信号の立ち下がりから、クロック信号の立ち上がりから所定時間t1経過後までの間、リセットモードとして動作する。2段増幅器17の動作の詳細については後述する。上位ビット側の比較保持手段14は、クロック信号の立ち上がりに同期してリセットされ、立ち下がりに同期して2段増幅器17の出力を保持する。すなわち上位ビット側の比較保持手段14は、クロック信号がHighの期間でリセットされ、Lowの期間、2段増幅器17の出力を保持している。図1の論理処理手段5は、上位ビット側の比較保持手段14が保持している2段増幅器17の出力を論理処理し、上位ビット側のデジタル信号を生成する。参照電圧生成手段3は、下位ビット側の参照電圧を生成する。図5に戻る。下位ビット側の2段増幅器17は、クロック信号の立ち下がりから所定時間t1経過後、クロック信号の立ち上がりまでの間、比較モードとして動作する。下位ビット側の2段増幅器17は、比較モードとして動作する場合、サンプルホールド手段2でホールドしているアナログ信号の電圧と参照電圧との電圧差を増幅する。下位ビット側の2段増幅器17は、クロック信号の立ち上がりから、クロック信号の立ち下がりから所定時間t1経過後までの間、リセットモードとして動作する。2段増幅器17の動作の詳細については後述する。下位ビット側の比較保持手段14は、クロック信号の立ち下がりに同期してリセットされ、立ち上がりに同期して2段増幅器17の出力を保持する。すなわち下位ビット側の比較保持手段14は、クロック信号がLowの期間でリセットされ、Highの期間、2段増幅器17の出力を保持している。図1の論理処理手段5は、下位ビット側の比較保持手段14が保持している2段増幅器17の出力を論理処理し、下位ビット側のデジタル信号を生成する。図5に戻る。論理手段5は、生成した上位ビット側及び下位ビット側のデジタル信号を出力する。従って、図6に示すようにデジタル信号は、対応するアナログ信号がサンプルホールド手段2によってトラックされてから1クロック後に出力される。次に、上位ビット側の2段増幅器17の動作について説明する。なお、下位ビット側の2段増幅器17の動作は、図6に示すようにタイミングが異なるが、それ以外の動作は上位ビット側の2段増幅器17と同じであるため説明を省略する。2段増幅器17のスイッチSW9及びスイッチSW10は、クロック信号によって短絡オン開放オフが相補的に切り替わる。クロック信号の立ち下がり後、立ち上がりから所定期間t1が経過するまでの間、図2に示すようにスイッチSW9がオフし、スイッチSW10がオンする。これにより、前段の差動増幅器15の非反転入力端子19及び反転入力端子20が短絡され、両端子にアナログ信号の電圧が印加される。スイッチSW9がオフしスイッチSW10がオンしている場合、2段増幅器17はリセットモードで動作している。クロック信号の立ち上がりから所定時間t1だけ経過後クロック信号が立ち下がるまでの間、図3に示すようにスイッチSW9がオンし、スイッチSW10がオフする。これにより、前段の差動増幅器15の非反転入力端子19にはアナログ信号の電圧が印加され、反転入力端子20には参照電圧が印加される。スイッチSW9がオンしスイッチSW10がオフしている場合、2段増幅器17は比較モードで動作している。切り替えスイッチ22は、クロック信号に応じて短絡オン開放オフが切り替わる。具体的には、クロック信号の立ち下がり後、立ち上がりから所定期間t1が経過するまでの間、切り替えスイッチ22はオンとなり、2段増幅器17がリセットモードとして動作する。一方、クロック信号の立ち上がりから所定時間t1だけ経過後クロック信号が立ち下がるまでの間、切り替えスイッチ22はオフとなり、2段増幅器17は比較モードとして動作する。2段増幅器17がリセットモードで動作する場合、図4に示す切り替えスイッチ22がオンとなり、後段の差動増幅器16の負荷回路23がダイオード接続の負荷回路となる。これにより、リセットモード時の後段の差動増幅器16の利得が低減する。2段増幅器17が比較モードで動作する場合、図4に示す切り替えスイッチ22がオフとなり、後段の差動増幅器16の負荷回路23が電流源負荷回路となる。さらに、切り替えスイッチ22がオフとなることで、トランジスタT34、T35のゲート端子と差動増幅器16の出力端子25,26とが容量素子C1,C2を介して接続される。これにより、トランジスタT34,T35のゲート端子に出力信号が正帰還され、差動増幅器16の利得がさらに増加する。差動増幅器16の利得をリセットモード時よりも比較モード時の方が大きくなるようにしている。これにより、2段増幅器17は、前段の差動増幅器15のオフセット電圧を見かけ上で圧縮するようにしている。以下、前段の差動増幅器15のオフセット電圧を見かけ上で圧縮する点について説明する。差動増幅器15のオフセット電圧をVos、リセットモード時の2段増幅器17の利得をGr、比較モード時の2段増幅器17の利得をGcGr>Gc、比較モード時の入力電圧をVinとすると、リセットモード時の出力電圧Voutは、Vout=GrVosとなる。比較モード時の出力電圧Voutは、Vout=GcVinとなることから、GrVos=GcVinとなり、Vin=VosGr/Gcとなる。このように、モードによって差動増幅器16の利得を増減する2段増幅器17では、オフセット電圧がGr/Gc倍Gr>Gcに圧縮されており、入力換算オフセットがVosGr/Gcと表せることになる。特に、本実施形態に係る差動増幅器16では、比較モード時に容量素子C1,C2を介してトランジスタT34,T35のゲート端子と出力端子とを接続することで、正帰還を実現している。そのため、単に負荷回路23を電流源負荷とする場合に比べ利得をA1増加させることができる。これにより、2段増幅器17は、切り替えスイッチ22をオフとし、負荷回路23を単に電流源負荷とした場合に比べ利得増加分A1だけさらにオフセット電圧を圧縮することができる。しかしながら、比較モード時に差動増幅器16の負荷回路23を正帰還とすることで、切り替えスイッチ22のオフリーク電流の影響により、差動増幅器16の利得が減少してしまう場合がある。以下、図6を用いて切り替えスイッチ22のオフリーク電流の影響について説明する。図6は、図4に示す差動増幅器16からリークキャンセルスイッチ30を除いた構成となっている。図6aに示すように、比較モード時には、切り替えスイッチ22はオフになっている。具体的には切り替えスイッチ22として動作するトランジスタT36,T37のゲート端子に電圧が印加されず、各トランジスタT36,T37がオフとなっている。正相入力端子27に正相入力信号が印加され、正相入力端子27の電位が上昇すると、逆相出力信号が負荷回路23に正帰還され、容量素子C1とトランジスタT34のゲート端子との間の電位が上昇する。これにより、増幅部21のトランジスタT32と、負荷回路23のトランジスタT34との間の電位が下降する。逆相入力端子28に逆相入力信号が印加され、逆相入力端子28の電位が下降すると、正相出力信号が負荷回路23に正帰還され、容量素子C2とトランジスタT35のゲート端子との間の電位が下降する。これにより、増幅部21のトランジスタT33と、負荷回路23のトランジスタT35との間の電位が上昇する。図6bに示すように、比較モード開始から時間が経過するほど正帰還による利得増加によって、増幅部21のトランジスタT32と負荷回路23のトランジスタT34との間の電位の下降量が増加する。増幅部21のトランジスタT32と負荷回路23のトランジスタT34との間の電位の下降量が増加すると、切り替えスイッチ22であるトランジスタT36のドレイン端子とソース端子との間の電位差が大きくなり、オフリーク電流が発生してしまう。同様に、比較モード開始から時間が経過するほど正帰還による利得増加によって、増幅部21のトランジスタT33と負荷回路23のトランジスタT35との間の電位の上昇量が増加する。増幅部21のトランジスタT33と負荷回路23のトランジスタT35との間の電位の上昇量が増加すると、切り替えスイッチ22であるトランジスタT37のドレイン端子とソース端子との間の電位差が大きくなり、オフリーク電流が発生してしまう。図6bに示すように、オフリーク電流は、トランジスタT36の容量素子C1と接続している他端側から、トランジスタT34のドレイン端子と接続している一端側へと流れる。また、オフリーク電流は、トランジスタT37の、トランジスタT35のドレイン端子と接続している一端側から、容量素子C2と接続している他端側へと流れる。これにより、図6cに示すように、容量素子C1とトランジスタT34のゲート端子との間の電位が下降し、増幅部21のトランジスタT32と負荷回路23のトランジスタT34との間の電位が上昇する。また、容量素子C2とトランジスタT35のゲート端子との間の電位が上昇し、増幅部21のトランジスタT33と負荷回路23のトランジスタT35との間の電位が下降する。これにより、利得が反転してしまう。図6dに示すように、差動増幅器16は、負荷回路23に出力信号を正帰還しているため、利得が反転したまま時間が経過するほど正帰還によって利得がさらに減少する。これにより、増幅部21のトランジスタT32と負荷回路23のトランジスタT34との間の電位の上昇量が増加し、切り替えスイッチ22であるトランジスタT36のドレイン端子とソース端子との間の電位差が大きくなり、オフリーク電流が発生してしまう。このオフリーク電流は、トランジスタT36の、トランジスタT34のドレイン端子と接続している一端側から、容量素子C1と接続している他端側へと流れる。同様に、増幅部21のトランジスタT33と負荷回路23のトランジスタT35との間の電位の下降量が増加し、切り替えスイッチ22であるトランジスタT37のドレイン端子とソース端子との間の電位差が大きくなり、オフリーク電流が発生してしまう。このオフリーク電流は、トランジスタT37の、容量素子C2と接続している他端側から、トランジスタT33のドレイン端子と接続している一端側へと流れる。図6dに示すオフリーク電流の影響で容量素子C1とトランジスタT34のゲート端子との間の電位が上昇し、増幅部21のトランジスタT32と負荷回路23のトランジスタT34との間の電位が下降する。また、容量素子C2とトランジスタT35のゲート端子との間の電位が下降し、増幅部21のトランジスタT33と負荷回路23のトランジスタT35との間の電位が上昇する。これにより、利得が反転し、図6aに示す状態となる。このように、切り替えスイッチ22にオフリーク電流が流れると、切り替えスイッチ22の両端の電位が上昇又は下降を繰り返し、差動増幅器16の利得が反転を繰り返してしまう。製造プロセスによって切り替えスイッチ22にオフリーク電流が流れやすい回路の場合、この影響が顕著にあらわれ、リセットモード時に比べ比較モード時の差動増幅器16の利得が不安定になってしまう。オフリーク電流による利得の反転は、オフリーク電流が流れやすい回路だけでなく、例えば1MHzのクロック信号を用いた場合のように、クロック信号の周波数が低い場合にも発生する。クロック信号の周波数が低い場合、比較モードの期間が長くなるため、正帰還によって増幅部21と負荷回路23との間の電位が大きくなりオフリーク電流が大きくなりやすいためである。そこで、本実施形態に係る差動増幅器16は、オフリーク電流の影響を低減するために、リークキャンセルスイッチ30を備える。リークキャンセルスイッチ30は、リーク電流と反対方向に、すなわち正帰還を維持する方向にリークキャンセル電流を流す。これにより、差動増幅器16は、リーク電流による利得の反転を抑制し、動作が不安定になることを抑制している。図7に示すように、リークキャンセルスイッチ30は、ドレイン端子が正相出力端子26に、ソース端子がトランジスタT35のゲート端子に接続されたトランジスタT38と,ドレイン端子が逆相出力端子25に、ソース端子がトランジスタT34のゲート端子に接続されたトランジスタT39とを備えている。トランジスタT38,T39のゲート端子は、いずれもグランドに接地されており、リークキャンセルスイッチ30は、常にオフ状態となっている。以下、リークキャンセルスイッチ30の比較モード時の動作を説明する。比較モード開始後、時間が経過するほど図6bに示すように正帰還により利得が増加し、増幅部21のトランジスタT33と負荷回路23のトランジスタT35との間、即ち正相出力端子の電位が上昇する。容量素子C1とトランジスタT34のゲート端子との間の電位も上昇するが、上昇量は正相出力端子26の方が大きい。従って、図7に示すように、リークキャンセルスイッチ30のトランジスタT38のドレイン端子の電位がソース端子より大きくなり、ドレイン端子からソース端子へトランジスタT38のオフリーク電流が流れる。上述したように、正帰還による利得上昇により、増幅部21のトランジスタT32と負荷回路23のトランジスタT35との間の電位が下降する。これにより、切り替えスイッチ22のトランジスタT36に、容量素子C1に接続された他端側からトランジスタT34のドレイン端子と接続している一端側へとオフリーク電流が流れる。リークキャンセルスイッチ30がない場合は、図6cのように容量素子C1とトランジスタT34のゲート端子との間の電位が下降する。一方、図7に示すように、本実施形態に係る差動増幅器16では、トランジスタT36の容量素子C1に接続された他端にリークキャンセルスイッチ30のトランジスタT38からオフリーク電流が流入する。これにより、容量素子C1とトランジスタT34のゲート端子との間の電位の下降が抑制され、差動増幅器16の利得が反転しない。このようにトランジスタT38のオフリーク電流は、切り替えスイッチ22のオフリーク電流の影響をキャンセルするリークキャンセル電流として働く。同様に、増幅部21のトランジスタT32と負荷回路23のトランジスタT34との間、即ち逆相出力端子25の電位が下降する。容量素子V2とトランジスタT35のゲート端子との間の電位も下降するが、下降量は逆相出力端子25の方が大きい。従って、図7に示すように、リークキャンセルスイッチ30のトランジスタT39のドレイン端子の電位がソース端子より大きくなり、ソース端子からドレイン端子へトランジスタT39のオフリーク電流が流れる。切り替えスイッチ22のトランジスタT37にトランジスタT35のドレイン端子と接続している一端側から容量素子C2に接続された他端側へとオフリーク電流が流れるとともに、リークキャンセルスイッチ30のトランジスタT38からトランジスタT37の容量素子C2に接続された他端へトランジスタT38のオフリーク電流が流入する。これにより、容量素子C2とトランジスタT35のゲート端子との間の電位の上昇が抑制され、差動増幅器16の利得が反転しない。このようにトランジスタT39のオフリーク電流は、切り替えスイッチ22のオフリーク電流の影響をキャンセルするリークキャンセル電流として働く。容量素子C1とトランジスタT34のゲート端子との間の電位の下降又は上昇を抑制するためには、リークキャンセルスイッチ30のトランジスタT38に流れるリークキャンセル電流の大きさが、切り替えスイッチ22のトランジスタT36に流れるオフリーク電流と同じかそれ以上であればよい。同様に、容量素子C2とトランジスタT35のゲート端子との間の電位の上昇又は下降を抑制するためには、リークキャンセルスイッチ30のトランジスタT39に流れるリークキャンセル電流の大きさが、切り替えスイッチ22のトランジスタT37に流れるオフリーク電流と同じかそれ以上であればよい。これは、例えばトランジスタT38,T39のゲート幅をトランジスタT36,T37のゲート幅と同じもしくはそれより大きくすること、又はトランジスタT38,T39のゲート長をトランジスタT36,T37のゲート長と同じかより小さくすることで実現できる。このように、比較モード時に、切り替えスイッチ22のオフリーク電流と同じもしくはそれより大きいリークキャンセル電流を、正帰還を維持する方向に流すことで、リークが発生しやすい製造プロセスで回路を製造した場合やアナログ/デジタル変換器1を低速で動作させた場合でも差動増幅器16の利得の発振を抑制することができる。このように、差動増幅器16を有するアナログ/デジタル変換器1は、切り替えスイッチに流れるリーク電流の影響を抑制し利得の発振を抑えることができる。なお、上述したアナログ/デジタル変換器1では、2段増幅器17の後段の差動増幅器として図5に示す差動増幅器16を用いているが、これに限られず図8~図12に示す差動増幅器16a~16eを用いてもよい。なお、図8~図12では、図5に示す回路と同一の機能を有するものには同一の符号付している。図8に示す差動増幅器16aは、一端が負荷回路23のトランジスタT34のゲート端子に接続され、他端がグランドに接地された容量素子C3と、一端が負荷回路23のトランジスタT35のゲート端子に接続され、他端がグランドに接地された容量素子C4とを備えている。容量素子C3,C4を接続することで、比較モード時の動作点をより安定させることができる。次に、図9に示す差動増幅器16bは、トランジスタT34にカスコード接続されたトランジスタT40とトランジスタT35にカスコード接続されたトランジスタT41と、を備える。トランジスタT40,T41には所定のバイアス電圧が印加される。図10に示す差動増幅器16cは、トランジスタT32にカスコード接続されたトランジスタT42とトランジスタT33にカスコード接続されたトランジスタT43と、を備える。トランジスタT42,T43には所定のバイアス電圧が印加される。図11に示す差動増幅器16dは、正相出力端子26と容量素子C1との間に設けられ正相出力信号を増幅して容量素子C1に入力する増幅器44と、逆相出力端子25と容量素子C2との間に設けられ逆相出力信号を増幅して容量素子C2に入力する増幅器45と、を有する。なお、増幅器44,45に換えてバッファを用いてもよい。また、図11では、リークキャンセルスイッチ30のトランジスタT38の一端を増幅器44の入力側と接続しているが、増幅器44の出力側に接続し、トランジスタT38と容量素子C1が並列接続されるようにしてもよい。同様にリークキャンセルスイッチ30のトランジスタT39の一端を増幅器45の出力側に接続し、トランジスタT39と容量素子C2とが並列接続されるようにしてもよい。図12に示す差動増幅器16eは、一端が正相入力端子27に接続され、他端が負荷回路23のトランジスタT34のゲート端子に接続された容量素子C5と、一端が逆相入力端子28に接続され、他端が負荷回路23のトランジスタT35のゲート端子に接続された容量素子C6と、を備える。容量素子C5,C6の効果を説明する。差動増幅器16eの増幅部21のトランジスタT32,T33のトランスコンダクタンスをgm1、負荷回路23のトランジスタT34,T35のトランスコンダクタンスをgm2、負荷回路23の負荷容量をC、比較モードの期間をtとすると、リセットモード時の利得Grは、Gr=gm1/gm2と表される。一方、比較モード時の利得は、比較モードの期間が短い間では、Gc=gm1gm2/Ctと表せることから、入力換算オフセットは、Vin=VosC/gm2gm2/gm1tと表せることになる。容量素子C5,C6がない回路では、入力換算オフセットがVin=VosC/gm2tとなることから、容量素子C5,C6を設けることで、gm2gm1の分オフセット圧縮の効果が増大したことになる。なお、上述した図8~図12に示す差動増幅器16a~eのいくつかを組合せてアナログ/デジタル変換器1の差動増幅器として用いてもよい。以上、実施形態のうちいくつかを図面に基づいて詳細に説明したが、これらは例示であり、上記記載の態様を始めとして、当業者の知識に基づいて、種々の変形、改良を施した他の実施形態で実施をすることができる。"