"半導体基板の一表面上に絶縁膜を介して形成された導電層と、前記導電層と電気的に接続され、前記半導体基板の一表面から他表面に貫通して形成された貫通孔内に形成された貫通電極部と、前記半導体基板の他表面上に形成されたバンプ部とを有し、前記貫通電極部は、その基板面に平行な断面積が前記バンプ部の基板面に平行な断面積より小さい形状を有し、前記バンプ部は前記貫通電極部と一体に形成された第1バンプ部を含む半導体装置。前記貫通電極部及び前記バンプ部は、その基板面に平行な断面形状が非相似形である請求項1に記載の半導体装置。前記バンプ部の側面は、基板面に対してほぼ垂直である請求項1又は2に記載の半導体装置。前記バンプ部の表面がほぼ平坦である請求項1ないし3のいずれか1項に記載の半導体装置。前記貫通電極部の側壁及び底面に金属シード層を有し、該金属シード層は前記第1バンプ部下の半導体基板表面上に延在してなる請求項1ないし4のいずれか1項に記載の半導体装置。前記バンプ部は、前記貫通電極部と一体に形成された前記第1バンプ部と、該第1バンプ部上に異なる材料よりなる第2バンプ部を含む請求項1ないし5のいずれか1項に記載の半導体装置。前記貫通電極部と前記第1バンプ部は銅を主体としてなり、前記第2バンプ部は、ニッケルと金、ニッケルと鉛と金、錫と銀とを含む合金若しくは無鉛半田よりなる請求項6に記載の半導体装置。前記貫通電極部及びバンプ部は貫通電極部の側壁及びバンプ部下に形成された絶縁膜により半導体基板と絶縁されている請求項1ないし7のいずれか1項に記載の半導体装置。前記貫通電極部は半導体基板と接しており、該貫通電極部から隔離された外周部に前記半導体基板を貫通した絶縁分離部で、絶縁分離部外周の半導体基板と前記貫通電極部及びバンプ部が少なくとも絶縁されている請求項1ないし7のいずれか1項に記載の半導体装置。半導体基板の一表面上に絶縁膜を介して形成された導電層と、前記半導体基板の他面上に形成されたバンプ部と、前記導電層と前記バンプ部とを接続する前記半導体基板を貫通する貫通電極部とを有する半導体装置の製造方法であって、前記半導体基板の他表面から前記導電層に接続する貫通孔を形成する工程と、前記半導体基板の他表面上及び前記貫通孔内表面に金属シード層を形成する工程と、前記半導体基板の他表面上に前記貫通孔開口部を包含し前記貫通孔開口部より大きい開口部を有するメッキマスク層を形成する工程と、前記メッキマスク層をマスクとして前記貫通孔及び前記メッキマスク層開口部内に電解メッキ法を用いて連続して第1メッキ膜を成膜して前記貫通電極部と前記バンプ部の少なくとも一部となる第1バンプ部とを一体に形成する工程と、を含むことを特徴とする半導体装置の製造方法。前記メッキマスク層を形成する工程は、フォトレジスト膜に露光及び現像する工程を含む請求項10に記載の半導体装置の製造方法。前記フォトレジスト膜を現像する工程は、前記貫通孔内の前記金属シード層表面のレジスト残渣の除去を含む請求項11に記載の半導体装置の製造方法。前記現像工程は、基板を低速回転させながらノズルから基板上に現像液を供給するステップと、基板の回転を止め、基板上に現像液を止まらせ現像を行うステップと、基板を低速回転させ基板上の現像液を振り切るステップとよりなり、該現像工程を複数回実施することで、前記貫通孔内の前記金属シード層表面のレジスト残渣の除去を行う請求項12に記載の半導体装置の製造方法。前記複数回の現像工程において、現像液の濃度を順次若しくは階段状に低減することを特徴とする請求項13に記載の半導体装置の製造方法。複数回の現像工程の間に、少なくとも1回の水洗工程を含む請求項12又は13に記載の半導体装置の製造方法。前記第1メッキ膜を形成する工程は、金属シード層形成後の貫通孔の半径をR、深さをdとし、電解メッキ法で形成される第1メッキ膜の貫通孔開口部付近の水平方向の平均成膜レートをr1、貫通孔底部から上方に向かって成膜する平均成膜レートをr2とそれぞれ定義したとき、d/r2>R/r1となるメッキ膜成膜条件で実施する請求項10ないし15のいずれか1項に記載の半導体装置の製造方法。前記第1メッキ膜を形成する工程は、前記貫通孔底部から上方に向かっての成膜が前記基板表面に達するよりも先に前記貫通孔開口部付近の水平方向の成膜により前記貫通孔開口部が閉塞するメッキ膜成膜条件で実施する請求項10ないし15のいずれか1項に記載の半導体装置の製造方法。前記第1バンプ部における第1メッキ膜の高さをdpとして、0.3R≦dp≦1.2Rとなる高さまで成膜する請求項16又は17に記載の半導体装置の製造方法。さらに、前記メッキ膜成膜とは異なるメッキ膜成膜条件にて同材料のメッキ膜を前記第1メッキ膜上に成膜する請求項16ないし18のいずれか1項に記載の半導体装置の製造方法。前記第1メッキ膜を形成する工程は、金属シード層形成後の貫通孔の半径をR、深さをdとし、電解メッキ法で形成される第1メッキ膜の貫通孔開口部付近の水平方向の平均成膜レートをr1、貫通孔底部から上方に向かって成膜する平均成膜レートをr2とそれぞれ定義したとき、d/r2≦R/r1となる条件で実施する請求項10ないし15のいずれか1項に記載の半導体装置の製造方法。前記第1メッキ膜を形成する工程は、前記貫通孔開口部付近の水平方向の成膜により前記貫通孔開口部が閉塞するよりも先に前記貫通孔底部から上方に向かって成膜する成膜レートが速く基板表面に達するメッキ膜成膜条件で実施する請求項10ないし15のいずれか1項に記載の半導体装置の製造方法。さらに、前記メッキ膜成膜とは異なるメッキ膜成膜条件にて同材料のメッキ膜を前記第1メッキ膜上に成膜する請求項20又は21に記載の半導体装置の製造方法。前記貫通電極部と同材料で形成されるバンプ部上に、異なる材料よりなる第2バンプ部を形成する工程を有する請求項10ないし22のいずれか1項に記載の半導体装置の製造方法。前記貫通電極部と同材料で形成されるバンプ部は銅を主体としてなり、前記第2バンプ部は、ニッケルと金、ニッケルと鉛と金、錫と銀とを含む合金若しくは無鉛半田よりなる請求項23に記載の半導体装置の製造方法。前記メッキマスク層を除去した後、露出する金属シード層を除去する工程をさらに含む請求項10ないし24のいずれか1項に記載の半導体装置の製造方法。前記貫通孔を形成する工程の後であって、金属シード層を形成する工程の前に、前記貫通孔の側壁に絶縁膜を形成する工程を有する請求項10ないし25のいずれか1項に記載半導体装置の製造方法。前記半導体基板に、前記貫通孔から隔離された領域に、貫通孔を囲み、前記半導体基板の一表面から他表面に貫通する絶縁分離部を形成する工程を有する請求項10ないし25のいずれか1項に記載の半導体装置の製造方法。しかしながら、特許文献1に記載の技術では、貫通電極とバンプとを別々に形成しているので工程が長く、特に貫通電極形成の際にチップ表面に成膜された銅を除去する必要があり、高コストのCMP工程を要する点、好ましくない。また、貫通電極とバンプの間には層抵抗の比較的高いバリア層及びシード層があり、また、各層間の界面抵抗が原因で電気抵抗を十分下げることが難しい。特許文献2に記載の技術では、開口部によって露出した金属層をシード層として、引用文献3に記載の技術では、貫通孔底部にシード層を形成し、その後、いずれも無電解メッキを用いて貫通電極及びバンプを形成していることから、これらの形状及び大きさは貫通孔の形状で決まり、独立に調整できない。特許文献2及び3は、貫通電極とバンプ径は実質同一であり、結果として太い貫通電極は大きな内部応力を持つことになり、ストレスマイグレーション起因のボイドを生じるなど不具合につながる可能性がある。また、無電解メッキは、成膜速度が極めて遅いため、生産上は好ましい方法とは言い難い。本発明の一実施形態によれば、半導体基板の一表面上に絶縁膜を介して形成された導電層と、前記導電層と電気的に接続され、前記半導体基板の一表面から他表面に貫通して形成された貫通孔内に形成された貫通電極部と、前記半導体基板の他表面上に形成されたバンプ部とを有し、前記貫通電極部は、その基板面に平行な断面積が前記バンプ部の基板面に平行な断面積より小さい形状を有し、前記バンプ部は前記貫通電極部と一体に形成された第1バンプ部を含む半導体装置が提供される。また、本発明の別の実施形態によれば、半導体基板の一表面上に絶縁膜を介して形成された導電層と、前記半導体基板の他面上に形成されたバンプ部と、前記導電層と前記バンプ部とを接続する前記半導体基板を貫通する貫通電極部とを有する半導体装置の製造方法であって、前記半導体基板の他表面から前記導電層に接続する貫通孔を形成する工程と、前記半導体基板の他表面上及び前記貫通孔内表面に金属シード層を形成する工程と、前記半導体基板の他表面上に前記貫通孔開口部を包含し前記貫通孔開口部より大きい開口部を有するメッキマスク層を形成する工程と、前記メッキマスク層をマスクとして前記貫通孔及び前記メッキマスク層開口部内に電解メッキ法を用いて連続して第1メッキ膜を成膜して前記貫通電極部と前記バンプ部の少なくとも一部となる第1バンプ部とを一体に形成する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。本発明の実施形態によれば、貫通電極とバンプの平面形状および大きさ断面積をそれぞれ任意に形成可能でかつ、貫通電極とバンプを連続して一体形成できる。その結果、貫通電極を形成する導電層のストレスマイグレーション起因のボイドの原因となる内部応力を緩和し、かつ、電気抵抗の低減が図れる。また、電解メッキ法は無電解メッキ法と比較して成膜速度が速く、生産効率の向上が図れる。以下、具体的な実施形態例を挙げて本発明の実施形態を具体的に説明するが、本発明はこれらの実施形態例のみに限定されるものではなく、当業者が適宜本発明の主旨を逸脱しない範囲内で変更可能である。実施形態例1図1は実施形態例1の半導体装置の構造を示す。ここでは、絶縁膜ライナー型TSVについての実施形態を示す。なお、本発明では主として貫通電極に着目して説明し、主として係わらない半導体装置の他の構造は省略している。本例の半導体装置はシリコン基板1上の片面に第1絶縁膜2と導電層パッドという3を配置し、反対側から貫通孔Throughsiliconvia:TSVというを形成し、シリコン基板1の他面とTSV側面を覆う第2絶縁膜4と第3絶縁膜5、バリアメタルとシードメタル合わせてメタル膜6という、第1メッキ膜7と第2メッキ膜8で構成される。シリコン基板1を貫通している第1メッキ膜7の部分が貫通電極部であり、シリコン基板1上のメタル膜6、第1メッキ膜7及び第2メッキ膜8がバンプ部である。図2は実施形態例1の半導体装置の製造方法を示す工程断面図である。図2-aに示すように、シリコン基板1の片面に第1絶縁膜2とパッド3を配置したものを準備する。図2-bに示すように、シリコン基板1の反対側に第2絶縁膜4を形成する。図2-cに示すように、第2絶縁膜4上に第1フォトレジスト9を塗布、露光、現像し、TSVパターンを形成する。図2-dに示すように、第1フォトレジスト9のパターンにてTSVを形成する。この時TSVはドライエッチングで形成する。図2-eに示すように、TSV形成後に、第1フォトレジスト8を除去する。図2-fに示すように、TSV形成側から、第3絶縁膜5を形成する。図2-gに示すように、TSV形成側から、ドライエッチングで第3絶縁膜5をエッチバックし、さらに第1絶縁膜2に貫通穴をあけて、パッド3までのTSVを形成する。図2-hに示すように、TSV形成側から、スパッタでバリアメタルとシードメタル合わせてメタル膜6と表示するを形成する。本実施例ではTiによるバリアメタルと、Cuによるシードメタルを形成する。図2-iに示すように、TSV形成側から、第2フォトレジスト10を塗布する。第2フォトレジスト10はスピンコートでポジ型フォトレジストを塗布する。図2-jに示すように、TSV形成側から、第2フォトレジスト10を露光して、形成するバンプの形状に合わせて、第2フォトレジスト露光部11を形成する。図2-kに示すように、TSV形成側から、第2フォトレジスト露光部11を現像することにより、パターン形成を行う。現像を分割して実施するが、回数を増やすことにより、TSV内のレジストを確実に除去する。ここで、TSV内のレジストを除去する工程について詳述する。非常に深いTSV内のレジストの除去は従来非常に困難なものである。特許文献1-3に記載の技術はいずれもTSV内のレジストを除去する工程を含まない。TSV内にレジストが残ると電解メッキ工程で成膜異常が発生するため、TSV内に設けたシードメタルの表面をクリーニングする必要がある。また、一方、基板表面に残したレジスト層に与えるダメージは最小限に止める必要がある。例えば、基板表面に残したレジストの側壁の形状や表面状態が変化すると出来上がったバンプの形状に影響し、好ましくないことがある。図3はTSV内のレジストを除去する工程を説明するフロー図である。通常、現像工程はシリコンウェハを低速回転させながらノズルからシリコンウェハ上に現像液を供給するステップと、シリコンウェハの回転を止め、シリコンウェハ上に現像液を止まらせ現像を行うステップと、シリコンウェハを低速回転させシリコンウェハ上の現像液を振り切るステップとよりなる。本実施例では上記3ステップよりなる現像工程を5回くりかえすことで貫通孔内のレジストを除去することができた。この場合、最初の現像工程で使用する現像液に対して2回目以降の現像工程で使用する現像液の濃度を低減させるとより効果的である。後の現像工程は現像の作用よりもTSV内のレジスト除去の作用が期待され、一方、基板表面に残したレジスト層に与えるダメージは最小限に止める必要があるためである。より具体的には、2回目以降の現像液濃度を順次若しくは階段状に低減させる方法が挙げられる。また、現像工程の間に水洗工程を挿入する方法も効果的であった。現像工程の間にTSV内のレジストを除去するクリーニング工程を挿入することで除去効果を高めることができる。また、現像工程とTSV内のレジストを除去するクリーニング工程を交互に設けても同様の効果が得られる。ここで例えば水洗工程として回転するシリコンウェハ上にノズルから純水を供給する方法があるが、低速回転よりも高い回転数を用いることも有効である。さらに、超音波振動を与える、あるいはシリコンウェハの近傍に電極を設けて高周波電圧を印加する方法もある。水洗工程は、現像工程の間に1回挿入すれば、効果を奏するが、複数回挿入しても良い。以上、3ステップよりなる現像工程を例として詳述したが、他の公知の現像方法を適用しても同様の作用効果が得られる。一連の工程を経た後、シリコンウェハを高速回転させる乾燥ステップで終了する。実施形態例1では、現像工程を複数回実施することにより、TSV内に入り込んだレジストを確実に除去することができ、貫通電極とバンプを連続して電解メッキ法により形成することが可能になる。この結果、従来貫通電極のメッキ工程後に実施していたメッキ層のCMP、CMP後のバリアメタル及びシードメタルの形成、その後のバンプのパターニングのリソグラフィー工程を省略することが可能である。さらに、現像工程の途中に水洗工程を入れることで、現像工程の回数を減らし、現像液の使用量を減らすことも可能になる。このように、TSV内に入り込んだレジストを確実に除去した後、以下の工程を実施する。図2-lに示すように、TSV形成側から、第1メッキ膜7として電解メッキ法によりCu膜を形成する。残存する第2フォトレジスト10は、メッキマスク層となる。ここでは、貫通電極とバンプの一部を第1メッキ膜7で形成する。ここで貫通電極と一体に形成されるバンプ部を第1バンプ部という。なお、本発明において一体に形成されるとは、連続して同じ材料で形成されることを意味し、別材料との接合面を有して一体に形成されるものを除く。続いて、第2メッキ膜8として電解メッキ法によりSnAg膜を形成する。第2メッキ膜8によるバンプ部を第2バンプ部という。図2-mに示すように、第2フォトレジストメッキマスク層10を除去する。図2-nに示すように、バリアメタルとシードメタルのメタル膜6を除去する。第1バンプ部第1メッキ膜7の下であってシリコン基板表面上のメタル膜6を第3バンプ部という。電解メッキ技術を用いてシリコン基板に形成したTSV内に金属材料を埋設し貫通電極を形成し、さらに連続して貫通電極上にバンプを一体形成する工程について詳述する。ここで留意すべきことは、貫通電極及びバンプを一体形成した際にバンプ第1バンプ部表面の凹みあるいは突起の形成を抑制することである。バンプ表面の凹みあるいは突起は、その後の、第2メッキ膜8第2バンプ部形成時に異常成長を招くなど不具合を生じることがある。一般に電解メッキに用いるメッキ液は成膜する金属材料イオンを含む基本液と添加剤よりなる。添加剤は促進剤と抑制剤を含み、貫通電極形成のように深い孔内に金属材料を埋め込む際には重要な役割をはたす。これらの混合比を適正に設定することでシリコン基板表面での成膜レートを抑えつつ、孔内の成膜を促進し、深孔の埋め込みに最適なメッキ成膜条件を得ることができる。また、この混合比によって所望のメッキ成膜特性を得ることが可能である。この場合、所望の成膜特性が得られる成膜条件は、孔の開口径やアスペクト比、さらには成膜時に与える電流密度によっても変化する。ここで、基板表面及びTSV上部開口部付近の成膜レートを強く抑え、孔底部から孔開口部へ向かって成膜するレートを加速するメッキ成膜条件を高レート埋め込みメッキ成膜条件とし、一方、基板表面及びTSV上部開口部付近の成膜レートの抑制を弱めて、ある程度成膜レートが得られるメッキ成膜条件をコンフォーマル傾向メッキ成膜条件と定義する。より具体的には、高レート埋め込みメッキ成膜条件は、開口部付近の水平方向の成膜により開口部が閉塞するよりも先に孔底部から上方に向かって成膜する成膜レートが速く基板表面に達する成膜条件をいう。ここで、TSVメタル膜6形成後の半径をR、TSVの深さをd、TSV開口部付近の水平方向の平均成膜レートをr1、TSV底部から上方に向かって成膜する平均成膜レートをr2とそれぞれ定義すると、高レート埋め込みメッキ成膜条件は目安としてd/r2≦R/r1とする。コンフォーマル傾向メッキ成膜条件は、孔底部から上方に向かっての成膜が基板表面に達するよりも先に開口部付近の水平方向の成膜により開口部が閉塞する成膜条件をいう。すなわち、目安としてd/r2>R/r1となる。ただし、この定義は従来技術を説明するものではなく、本発明の説明の便宜のためのものである。ここでTSVが正多角形の場合はメタル膜6形成後のTSVに内接する円の半径をRとする。次に図面を用いて貫通電極、バンプ第1バンプ部を連続して一体形成する工程について説明する。図4は高レート埋め込みメッキ成膜条件を用いて貫通電極、バンプを連続して一体形成する例について示しており、時間の経過と共に成膜がどのように行われるか示している。開口部付近の水平方向の成膜により開口部が閉塞するよりも先に孔底部から上方に向かって成膜する成膜レートが速く基板表面に達する成膜条件を用いて貫通電極、バンプを連続して一体形成することで、幅の狭い凹みは形成されにくく、ほぼ平坦なバンプ表面を得ることができる。この場合、底部から上方に向かって成膜する膜が基板表面に達したときに第1メッキ膜7の表面はほぼ平坦になる。このとき、開口部付近の水平方向の成膜は開口部中央に達しておらず閉塞していないところに特徴がある。また、バンプ厚dpが所望の厚さに対して不足する場合は、バンプ表面がほぼ平坦になった後にさらに添加剤の混合比等、異なる電解メッキ液に変更して連続して成膜する2ステップ電解メッキをすることでバンプ中央部に凸部が形成されるのを回避しながら所望のバンプ膜厚を得ることができる。このとき、平坦部にメッキするのに最適なメッキ液を用いることが好ましい。一方、図5-aはコンフォーマル傾向メッキ成膜条件を用いて貫通電極、バンプを連続して一体形成する例について示しており、時間の経過と共に成膜がどのように行われるか示している。この場合は、TSV内に成膜すると同時にバンプ部にもある程度成膜がなされる特徴を有しているが、メッキ膜表面には幅の狭い凹みが形成される。成膜を継続し、バンプ膜厚dpがほぼTSVの半径Rに達するとバンプの表面は平坦になる。さらに成膜を行うと、図示するようにバンプの表面の中央が凸型に盛り上がるという特徴がある。本発明者らの実験によるとバンプ厚dpはTSVの半径Rと同等の場合が最適であるが、TSVの半径の30以上dp≧0.3Rとするとバンプ表面の凹みは許容範囲内にはいる。また、TSVの半径を若干超えて若干凸状となっても、TSV半径の120以下であれば、許容範囲である。したがって、第1メッキ膜7はバンプ厚がTSV半径の30~120の範囲となるように形成することが好ましい。図5-bに示すように、第1メッキ膜7をバンプの表面の中央が平坦になる時間dp=Rで止めて、さらに第3メッキ膜第1メッキ膜と同一材料12をさらに添加剤の混合比等、異なる電解メッキ液に変更して連続して成膜する2ステップ電解メッキをすることで、バンプ表面の平坦性を維持したまま、バンプ膜厚を厚くすることが可能になる。このとき、平坦部にメッキするのに最適なメッキ液を用いることが好ましい。このようにして、第1バンプ部第3メッキ膜12を含むを形成した後、第2バンプ部となる第2メッキ膜8を形成する。形成されるバンプ部は、メッキマスク層第2フォトレジスト10の側壁の形状が反映され、ほぼシリコン基板1の平面に対して垂直な壁面を有する形状となる。実施形態例1では、TSVをドライエッチングで形成する例で示したが、ウェットエッチングで形成してもよい。また、第1フォトレジスト8を使用せず、レーザーで形成してもよい。実施形態例1では、第3絶縁膜5のエッチバックと第1絶縁膜2の開口部をドライエッチングで形成する例で示したが、ウェットエッチング、レーザーで形成してもよい。実施形態例1は第3絶縁膜5と第1絶縁膜2に貫通穴を形成する際に、フォトレジストのパターニング無しで形成する例で示したが、フォトレジストでパターン形成後に形成し、フォトレジストを除去してもよい。実施形態例1はTiによるバリアメタルと、Cuによるシードメタルを形成する例で示したが、一般的に使用されている他の材料で形成してもよい。実施形態例1はスピンコートでフォトレジストを塗布する例で示したが、感光型レジストフィルムを貼り付けることで形成してもよい。感光型レジストフィルムを貼り付けることで、TSV内へのレジストの入り込みを防止することができ、現像時に溶解したレジスト材料のTSV内への侵入物は水洗等で容易に除去することができる。実施形態例1ではポジ型のフォトレジストを使用し、バンプのパターンを形成し、現像時に露光部11を除去する例で示したが、ネガ型のフォトレジストを使用してもよい。この場合は、バンプのパターンを未露光部として、基板上を露光部とすればよい。実施形態例1は、電解銅メッキにて貫通電極及びバンプの一部となる第1メッキ膜を形成しているが、他の電解メッキ可能な材料で貫通電極及びバンプを形成してもよい。導電性の観点からは銅メッキが好ましい。第2メッキ膜8は、電解メッキ法で形成しているが、無電解メッキ法で形成しても良い。第2メッキ膜として、上記のSnAg以外に、NiとAuを含む膜、Ni、Pb、Auとを含む膜、無鉛半田などを挙げることができる。第1絶縁膜、第2絶縁膜、第3絶縁膜としては、絶縁性の材料であればいずれも使用することができるが、第1絶縁膜、第2絶縁膜は基板面に形成されることから応力の小さい酸化シリコン膜であることが好ましい。また、第2絶縁膜として酸化シリコン膜と窒化シリコン膜の積層膜としても良い。また、第3絶縁膜は、貫通電極からの金属拡散を防止するバリア機能を有する膜であることが好ましく、窒化シリコン膜を含む膜であることが好ましい。実施形態例2実施形態例1では、貫通電極の側面に絶縁膜第3絶縁膜を有する絶縁膜ライナー型TSVについて説明しているが、本発明はこれに限定されず、TSVから隔離された領域にTSVを囲み、半導体基板を一表面から他表面に貫通する絶縁分離部絶縁リングを形成しても良い。図6は、絶縁リング付きTSVを示す断面図であり、図1と同様に主として係わらない半導体装置の他の構造は省略している。本例の半導体装置はシリコン基板1上の片面に第1絶縁膜2とパッド3を配置し、反対側からTSVを形成し、シリコン基板1の他面を覆う第2絶縁膜4と、バリアメタルとシードメタル6、第1メッキ膜7と第2メッキ膜8で構成される。また、TSVの周囲に環状の絶縁層絶縁リング23が形成されている。絶縁リング23は窒化シリコン膜21と酸化シリコン膜22とで構成される。窒化シリコン膜21は、貫通電極からの金属拡散を防止するバリア機能を有する。図7は、実施形態例2の半導体装置の製造方法を示す工程断面図である。まず、図7-aに示すように、シリコン基板1の片面に第4絶縁膜24を形成し、絶縁リング23を形成するリング状の溝をシリコン基板1に形成した状態を示す。形成する溝は、例えば溝幅2μm、深さ50μmに形成する。なお、図7の工程では、図6に示す構造とは上下が逆に表示される。次に図7-bに示すように、第4絶縁膜24を除去した後、全面に窒化シリコン膜21と酸化シリコン膜22とを成膜する。図7-cに示すように、CMP等により、シリコン基板1表面を露出させると共に、溝内に窒化シリコン膜21と酸化シリコン膜22とで構成される絶縁リング23を形成する。絶縁リングを形成した面に第1絶縁膜2とパッド3とを配置する。この例では、第1絶縁膜2中にパッド3が埋め込まれた構造を示している。最後に、第1絶縁膜2及びパッド3の形成面とは反対面のシリコン基板1を研削し、絶縁リング23の底部を露出させる。例えば、シリコン基板1の厚みが40μmとなるように研削する。以降は、実施形態例1において、第3絶縁膜5の形成を除いて同様に、シリコン基板の反対面に第2絶縁膜4を形成し、TSV形成、バリアメタル及びシードメタルからなるメタル膜6形成、第1メッキ膜7,第2メッキ膜8の形成を行うことで、図6に示す装置が完成する。このように、絶縁リングを用いることで、絶縁性、金属原子の拡散防止性がより向上する。さらに、寄生容量の低減を図ることができる。また、パッド及びバンプの外周よりも絶縁リングを外側に配置することで、これらとシリコン基板上の素子や配線との電気的絶縁性も向上する。なお、絶縁リングは、図6に示すような円形リングに限定されず、矩形などの他形状の絶縁リングであっても良い。また、絶縁リングは1重のリングに限定されず、多重リングとしても良い。以上、シリコン基板1上の片面に形成された第1絶縁膜2上に平面方向に延在する導電層パッド3に達する貫通孔を開口した場合を例として詳述したが、第1の絶縁膜2、もしくは第1の絶縁膜よりも上方に設けられた他の絶縁膜中にシリコン基板表面に対し垂直方向に延在する導電プラグに接続するように貫通孔を開口した場合でも本発明は適用可能であり、全く同様の作用効果を有するものである。応用例図8,図9に本発明に係る半導体装置の応用例を示す。図8は、バンプ一体型の貫通電極とバンプの反対面に形成されたパッドとが接続された、本発明に係る半導体チップ51を複数積層した積層モジュール50を示す概略断面図である。各半導体チップ51のバッドにはBGA等の接続端子52が形成されており、積層した下層の半導体チップのバンプと接続される。また、各チップ間には絶縁のために絶縁材料53がアンダーフィル充填されている。図9は、このように形成した積層モジュール50を配線基板101上に搭載し、モールド樹脂103で封止したパッケージ100を示す。配線基板101には不図示の配線層が形成されており、下層に向かって配線幅及び間隔が広くなるように配線層が複数積層されている。102はBGA等の外部端子であり、さらに、パッケージ100をマザーボード等に搭載することができる。"