ハイパバイザにより1以上のCPUおよび1以上のメモリモジュールから成る複数の物理計算機を複数の仮想計算機に分割し、各仮想計算機に前記CPUおよび前記メモリモジュールのメモリ領域を割当てて動作させる仮想計算機システムの制御方法において、前記ハイパバイザは、メモリモジュール配置情報として、前記CPUが実装される物理計算機と同じ物理計算機に存在するメモリモジュールであるローカルメモリと、前記CPUが実装される物理計算機と異なる物理計算機に存在するメモリモジュールであるリモートメモリと、前記CPUとの配置関係を管理し、メモリ管理情報として、前記メモリモジュールのアドレスであるホスト物理アドレス、前記仮想計算機の論理メモリモジュールのアドレスであるゲスト物理アドレス及び前記仮想計算機の対応を前記メモリモジュールのエントリ毎に管理し、前記メモリモジュール配置情報に基づき、各仮想計算機に割当てた前記CPUと各仮想計算機に割当てた前記メモリモジュールとの配置関係を検知するステップと、前記仮想計算機に割当てられたメモリモジュールが前記仮想計算機に割当てられたCPUにとってリモートメモリとなる仮想計算機を停止させるステップと、前記メモリ管理情報に基づき、前記停止させた仮想計算機に割当てられていたメモリモジュールのメモリ領域に記憶されている第一の情報を、前記停止させた仮想計算機に割当てられたCPUにとってローカルメモリとなるメモリモジュールにおいて未使用のメモリ領域に移動させるステップと、前記メモリ管理情報において、前記第一の情報の移動後のメモリ領域に含まれるエントリのゲスト物理アドレスを、前記停止させた仮想計算機が使用していたメモリモジュールのメモリ領域に含まれるエントリのゲスト物理アドレスに置き換えるステップと、前記ゲスト物理アドレスを前記ホスト物理アドレスに変換するためのベースアドレスを管理するアドレス変換情報において、前記ホスト物理アドレスと前記置き換えたゲスト物理アドレスとに基づき新たなベースアドレスに更新するステップと、前記停止させた仮想計算機を再稼動させるステップとが実行され、前記再稼動した仮想計算機上で動作するゲストOSにより、前記更新したアドレス変換情報を用いて、前記ゲスト物理アドレスから前記ホスト物理アドレスにアクセスするステップが実行されることを特徴とする仮想計算機システムの制御方法。ハイパバイザにより1以上のCPUおよび1以上のメモリモジュールから成る複数の物理計算機を複数の仮想計算機に分割し、各仮想計算機に前記CPUおよび前記メモリモジュールのメモリ領域を割当てて動作させるSMP構成の仮想計算機システムの制御方法において、前記ハイパバイザは、メモリモジュール配置情報として、前記CPUが実装される物理計算機と同じ物理計算機に存在するメモリモジュールであるローカルメモリと、前記CPUが実装される物理計算機と異なる物理計算機に存在するメモリモジュールであるリモートメモリと、前記CPUとの配置関係を管理し、メモリ管理情報として、前記メモリモジュールのアドレスであるホスト物理アドレス、前記仮想計算機の論理メモリモジュールのアドレスであるゲスト物理アドレス及び前記仮想計算機の対応を前記メモリモジュールのエントリ毎に管理し、所定の仮想計算機にCPUを占有させるステップと、前記メモリモジュール配置情報に基づき、各仮想計算機に割当てた前記CPUと各仮想計算機に割当てた前記メモリモジュールとの配置関係を検知するステップと、前記CPUを占有させた仮想計算機を停止させるステップと、前記メモリ管理情報に基づき、前記停止させた仮想計算機に割当てられていたメモリモジュールのメモリ領域に記憶されている第一の情報を、前記仮想計算機に占有させたCPUにとってローカルメモリとなるメモリモジュールにおいて未使用のメモリ領域に移動させるステップと、前記メモリ管理情報において、前記第一の情報の移動後のメモリ領域に含まれるエントリのゲスト物理アドレスを、前記停止させた仮想計算機が使用していたメモリモジュールのメモリ領域に含まれるエントリのゲスト物理アドレスに置き換えるステップと、前記ゲスト物理アドレスを前記ホスト物理アドレスに変換するためのベースアドレスを管理するアドレス変換情報において、前記ホスト物理アドレスと前記置き換えたゲスト物理アドレスとに基づき新たなベースアドレスに更新するステップと、前記停止させた仮想計算機を再稼動させるステップとが実行され、前記再稼動した仮想計算機上で動作するゲストOSにより、前記更新したアドレス変換情報を用いて、前記ゲスト物理アドレスから前記ホスト物理アドレスにアクセスするステップが実行されることを特徴とする仮想計算機システムの制御方法。ハイパバイザにより1以上のCPUおよび1以上のメモリモジュールから成る複数の物理計算機を複数の仮想計算機に分割し、各仮想計算機に前記CPUおよび前記メモリモジュールのメモリ領域を割当てて制御する仮想計算機システムにおいて、前記ハイパバイザは、前記CPUが実装される物理計算機と同じ物理計算機に存在するメモリモジュールであるローカルメモリと、前記CPUが実装される物理計算機と異なる物理計算機に存在するメモリモジュールであるリモートメモリと、前記CPUとの配置関係を管理するメモリモジュール配置情報と、前記メモリモジュールのアドレスであるホスト物理アドレス、前記仮想計算機の論理メモリモジュールのアドレスであるゲスト物理アドレス及び前記仮想計算機の対応を前記メモリモジュールのエントリ毎に管理するメモリ管理情報とを有し、前記メモリモジュール配置情報に基づき、各仮想計算機に割当てた前記CPUと各仮想計算機に割当てた前記メモリモジュールとの配置関係を検知し、前記仮想計算機に割当てられたメモリモジュールが前記仮想計算機に割当てられたCPUにとってリモートメモリとなる仮想計算機を停止し、前記メモリ管理情報に基づき、前記停止させた仮想計算機に割当てられていたメモリモジュールのメモリ領域に記憶されている第一の情報を、前記停止させた仮想計算機に割当てられたCPUにとってローカルメモリとなるメモリモジュールにおいて未使用のメモリ領域に移動し、前記メモリ管理情報において、前記第一の情報の移動後のメモリ領域に含まれるエントリのゲスト物理アドレスを、前記停止させた仮想計算機が使用していたメモリモジュールのメモリ領域に含まれるエントリのゲスト物理アドレスに置き換え、前記ゲスト物理アドレスを前記ホスト物理アドレスに変換するためのベースアドレスを管理するアドレス変換情報において、前記ホスト物理アドレスと前記置き換えたゲスト物理アドレスとに基づき新たなベースアドレスに更新し、前記停止させた仮想計算機を再稼動させ、前記再稼動した仮想計算機上で動作するゲストOSは、前記更新したアドレス変換情報を用いて、前記ゲスト物理アドレスから前記ホスト物理アドレスにアクセスすることを特徴とする仮想計算機システム。ハイパバイザにより1以上のCPUおよび1以上のメモリモジュールから成る複数の物理計算機を複数の仮想計算機に分割し、各仮想計算機に前記CPUおよび前記メモリモジュールのメモリ領域を割当てて制御するSMP構成の仮想計算機システムにおいて、前記ハイパバイザは、前記CPUが実装される物理計算機と同じ物理計算機に存在するメモリモジュールであるローカルメモリと、前記CPUが実装される物理計算機と異なる物理計算機に存在するメモリモジュールであるリモートメモリと、前記CPUとの配置関係を管理するメモリモジュール配置情報と、前記メモリモジュールのアドレスであるホスト物理アドレス、前記仮想計算機の論理メモリモジュールのアドレスであるゲスト物理アドレス及び前記仮想計算機の対応を前記メモリモジュールのエントリ毎に管理するメモリ管理情報とを有し、所定の仮想計算機にCPUを占有させ、前記メモリモジュール配置情報に基づき、各仮想計算機に割当てた前記CPUと各仮想計算機に割当てた前記メモリモジュールとの配置関係を検知し、前記CPUを占有させた仮想計算機を停止し、前記メモリ管理情報に基づき、前記停止させた仮想計算機に割当てられていたメモリモジュールのメモリ領域に記憶されている第一の情報を、前記仮想計算機に占有させたCPUにとってローカルメモリとなるメモリモジュールにおいて未使用のメモリ領域に移動し、前記メモリ管理情報において、前記第一の情報の移動後のメモリ領域に含まれるエントリのゲスト物理アドレスを、前記停止させた仮想計算機が使用していたメモリモジュールのメモリ領域に含まれるエントリのゲスト物理アドレスに置き換え、前記ゲスト物理アドレスを前記ホスト物理アドレスに変換するためのベースアドレスを管理するアドレス変換情報において、前記ホスト物理アドレスと前記置き換えたゲスト物理アドレスとに基づき新たなベースアドレスに更新し、前記停止させた仮想計算機を再稼動させ、前記再稼動した仮想計算機上で動作するゲストOSは、前記更新したアドレス変換情報を用いて、前記ゲスト物理アドレスから前記ホスト物理アドレスにアクセスすることを特徴とする仮想計算機システム。ひとつのDIMMDualInlineMemoryModuleを複数LPARが共有していることから、あるLPARでメモリ障害を検出して停止した場合、他LPARでの当該DIMMの使用を制御していないため、その後も使用し続けることにより、共有している全LPARが障害となる可能性があった。また、複数サーバで構成されるNUMANonUniformMemoryAccess構成やSMPSymmetricMultiProcessing構成では、ひとつのLPARが使用するメモリ領域が複数サーバのDIMMに分散されることがあり、CPUのメモリアクセスにおいて性能を低下させていた。上記課題を解決する為、本発明では、ハイパバイザにより1以上のCPUおよび2以上のメモリモジュールから成る物理計算機を複数の仮想計算機に分割し、各仮想計算機に前記CPUおよび前記メモリモジュールのメモリ領域を割当てて動作させる仮想計算機システムの制御方法において、前記ハイパバイザは制御対象の仮想計算機を停止させるステップと、前記停止させた仮想計算機に割当てられていたメモリモジュールのメモリ領域に記憶されている情報を、該メモリモジュールとは異なるメモリモジュールのメモリ領域に移動させるステップと、前記停止させた仮想計算機に前記情報の移動後のメモリモジュールのメモリ領域を割当てるステップと、前記停止させた仮想計算機を再稼動させるステップとを有することを特徴とする仮想計算機システムの制御方法を実現する本発明により、LPARをディアクティベイトすることなくメモリフラグメンテーションを回避することができる。また、NUMA構成やSMP構成において複数サーバにおいて分散されていたLPARのメモリ領域をひとつのサーバに収めることができ、メモリアクセスの性能を改善することができる。さらに、メモリ障害が発生したDIMMを使用していた場合、他のDIMMに移動させることが可能となり、障害拡大の防止が可能となる。以下、本発明の実施例を図面に基づいて説明する。図1は、LPAR上で動作するゲストOSがアクセスする論理的なメモリに対する実際の物理メモリの割当て状況を示している。本実施形態では、DIMM0とDIMM1の2つのバンクから構成されるメモリブロックと、DIMM2とDIMM3の2つのバンクから構成されるメモリブロックとを有し、ハイパバイザがこれら2つのメモリブロックをLPAR1、LPAR2、LPAR3、LPAR4のメモリ領域に分割している。LPAR1とLPAR2にはDIMM0とDIMM1から構成されるメモリブロックのメモリ領域が割当てられている。すなわち、LPAR1のゲストOS106がアクセスする論理メモリ110はDIMM0とDIMM1のアドレス30番地から始まる領域120に割当てられている。LPAR2のゲストOS107がアクセスする論理メモリ111はDIMM0とDIMM1のアドレス80番地から始まる領域122に割当てられている。LPAR3にはDIMM0とDIMM1から構成されるメモリブロックのメモリ領域と、このメモリブロックとは異なるDIMM2とDIMM3から構成されるメモリブロックのメモリ領域とが割当てられている。すなわち、LPAR3のゲストOS108がアクセスする論理メモリ112の前半分0~512MBはDIMM0とDIMM1のアドレス140番地から始まる領域1241とに割当てられて、後半分512~1024MBはDIMM2とDIMM3のアドレス200番地から始まる領域1242に割当てられている。LPAR4はDIMM2とDIMM3から構成されるメモリブロックのメモリ領域が割当てられている。すなわち、LPAR4のゲストOS109がアクセスする論理メモリ113はDIMM2とDIMM3のアドレス160番地から始まる領域125に割当てられている。サーバ100は4枚のDIMM2GB115、116、117、118を実装しDIMM0とDIMM1、DIMM2とDIMM3の2ウェイインタリーブ構成となっている。ハイパバイザ101は物理的な1台のサーバを論理的に複数のサーバに見せる仮想化機構である。本実施形態ではハイパバイザ上に4台の論理計算機LPAR102、103、104、105が、実装される4枚のDIMM2GB115、116、117、118を共有して動作しており、各LPARが使用するメモリ領域120、122、1241、1242、125は動的に未使用領域へ移動できる。矢印130はLPAR3のゲストOSが使用するアドレス200番地から始まる領域1242が、アドレス120番地から始まる領域123に移動することを表している。ただし、ハイパバイザが使用するメモリ領域119、121はメモリ移動の対象外とする。図2は、図1に示す物理メモリ114のメモリ管理テーブル200である。メモリ管理テーブル200はハイパバイザ101によって物理メモリ114を256MBずつに分けられたエントリ201からなり、全エントリ情報を管理している。メモリ管理テーブルはエントリ201毎に、そのエントリ201を割当てられたLPAR202、そのエントリ201に対応する物理メモリの開始アドレスであるホスト物理アドレス203、そのエントリのサイズ204256MB、そのエントリ201を割当てられたLPAR202上の論理メモリにおけるそのエントリに対応する論理メモリの開始アドレスであるゲスト物理アドレス205、そのエントリを含む一群のメモリ領域であるセグメントの開始アドレスであるベースアドレス206を管理する。メモリ移動を実施する際はエントリ単位で行う。ただし、ハイパバイザ領域119、121はメモリ管理テーブル200からは除外され、メモリの移動対象とはならない。LPARへのエントリ割り当ては、ハイパバイザ101がメモリ管理テーブルから未割り当てエントリLPARが0のエントリを検索し、LPAR202にLPAR番号を登録することで割当てる。割当てるエントリ数はオペレータが指定した256×nMBに依存する。図3は、図1に示す各LPAR102、103、104、105上で稼動するゲストOS106、107、108、109が、ホスト物理アドレス126にアクセスするためのアドレス変換についてLPAR3104を例にして示した図である。各LPARはLPAR上の論理メモリのアドレスであるゲスト物理アドレスを、物理メモリのアドレスであるホスト物理アドレスへ変換する際に利用するアドレス変換テーブル303を保持している。このアドレス変換テーブル303はエントリ毎のゲスト物理アドレスの開始アドレス、ゲスト物理アドレスの終了アドレス、ベースアドレスを管理する。図3ではLPAR3300上のゲストOS301がゲスト物理アドレス20302にアクセスすると、アドレス変換テーブル303に登録してあるベースアドレス180304をゲスト物理アドレス20302に加算することで算出した305ホスト物理アドレス200306にアクセスすることになる。図4は、LPAR3に割当てるメモリ領域を物理メモリ1242から物理メモリ123に移動130した後の、メモリ管理テーブルを示したものである。図2のメモリ管理テーブル200はLPAR3104のメモリ領域移動前1242の全エントリ情報を管理しており、LPAR3104にはエントリ10、11、16、17が割当てられている。図4のメモリ管理テーブル400はメモリ領域移動後123の更新された全エントリ情報を管理しており、LPAR3104にはエントリ8、9、10、11が割当てられている。図5は、LPAR3に割当てるメモリ領域を物理メモリ1242から物理メモリ123に移動130した後の、アドレス変換テーブルを示したものである。図3はLPAR3104のメモリ領域移動前1242の、図5はメモリ領域移動後123のホスト物理アドレス126へのアクセスに利用するメモリアドレス変換テーブルを示している。LPAR3104のメモリ移動130が行われるとメモリ変換テーブルが更新され、更新されたメモリ変換テーブル503の新たなベースアドレス504、505をゲスト物理アドレス502に加算することで506、ゲストOS501は移動先のホスト物理アドレス507にアクセスすることができる。図6は本発明の実施におけるシステム構成図である。ハイパバイザ600は、メモリ移動プログラム605、性能管理プログラム603、障害管理プログラム604、LPAR602、メモリ管理テーブル601を持っている。物理メモリ607に対して実際のメモリ移動処理を行うのがメモリ移動プログラム605である。メモリ移動プログラム605は、性能管理プログラム603、障害管理プログラム604、オペレータ606からメモリ移動要求があると、メモリ管理テーブル601が管理するエントリ単位201でメモリの移動を行う。性能管理プログラム603は、各LPARにディパッチされているCPUと割り与えられているメモリ領域との関係を検知し、論理計算機のメモリアクセスの遅延を解消するためにメモリ移動プログラムに移動要求を出す。障害管理プログラム604はメモリ障害がおきたDIMMを使用しているLPARを、そのDIMMから退避させるためにメモリ移動要求を出す。オペレータ606が、LPARの使用するメモリ領域を任意の未使用領域に移動させる指示を出した場合に、メモリ移動プログラムに移動要求を出す。図7はメモリ移動プログラム605の手順について説明したものである。図1~図4の例を用いて図7の手順を説明する。まず、メモリ移動プログラム703は、性能管理プログラム700、障害管理プログラム701、オペレータ702のいずれかからメモリ移動要求を受け付ける704。この時メモリ移動プログラム703にはメモリ移動の対象となるLPAR3と移動元のエントリ16と17、移動先のエントリ8と9が伝えられる。移動要求を受け付けると、メモリ移動プログラム703は、対象LPARであるLPAR3をアクティベイト状態に維持したままCPUのディスパッチ対象から外し、停止させる705。その後、移動元エントリ16と17のメモリ領域の内容を移動先エントリ8と9のメモリ領域に移動させる706。すなわち、移動元エントリ16と移動先エントリ8に従い、LPAR3104が使用する200番地から始まる256MBのメモリ領域を120番地から始まる256MBのメモリ領域へ移動し、また移動元エントリ17と移動先エントリ9に従い、210番地から始まる256MBのメモリ領域を130番地から始まる256MBのメモリ領域への移動する。メモリ移動プログラム703は一度に複数エントリの移動要求を受け付けることにより、複数のエントリを一度に移動することもできる。移動後、メモリ管理テーブル601を移動後のメモリ状態を示すように更新する707。すなわち、図4に示すように、エントリ8と9がLPAR3に割当てられるので、メモリ管理テーブル601のエントリ8と9のLPARが3となり、エントリ16と17のLPARは0未割当てとなる。また、このメモリ領域の内容の移動によって、LPAR3上の論理メモリ112におけるゲスト物理アドレスは動かない。このため、エントリ8と9にLPAR3が割当てられたことに伴い、メモリ管理テーブル601のエントリ8と9のゲスト物理アドレスは、移動前のLPAR3のゲスト物理アドレスであった20と30となる。ベースアドレスは、ホスト物理アドレスとゲスト物理アドレスに基づき算出する。すなわち、エントリ8のホスト物理アドレスは120となり、ゲスト物理アドレスは20であることから、120から20を差し引いて、ベースアドレスは100となる。また、エントリ9のホスト物理アドレスは130となり、ゲスト物理アドレスは30であることから、130から30を差し引いて、ベースアドレスも100となる。続いて対象となるLPARのアドレス変換テーブルを、メモリ管理テーブルの更新後の情報をもとに更新する708。すなわち、図5に示すようにメモリ管理テーブルにてLPAR3に割当てられるエントリがエントリ16、17からエントリ8、9に変更されるので、LPAR3のアドレス変換テーブルの対象となるエントリもエントリ16、17からエントリ8、9に変更される。また、LPAR3上の論理メモリにおけるゲスト物理アドレスは変更されないため、開始アドレス、終了アドレスの変更はなく、エントリ8の開始アドレスは20、終了アドレスは29、エントリ9の開始アドレスは30、終了アドレスは39となる。ベースアドレスは、メモリ管理テーブルで算出した結果に従い変更し、エントリ8、9のベースアドレスはともに100となる。最後に停止させていた対象LPARであるLPAR3をCPUのディスパッチ対象に戻し再稼動させる709。なお、LPARをCPUのディスパッチ対象から外し、CPUのディスパッチ対象に戻すまでの間、LPARはアクティベイト状態を維持している。図8はNUMA構成時の実施形態である。サーバモジュール0800は、CPU0807、CPU1808の2つのCPUと、DIMM0813とDIMM1814、DIMM2815とDIMM3816の2つの2ウェイインタリーブを構成する4枚のDIMM2GB813、814、815、816を実装している。また、サーバモジュール1801は、CPU2809、CPU3810の2つのCPUとDIMM4817とDIMM5818、DIMM6819とDIMM7820の2つの2ウェイインタリーブを構成する4枚のDIMM2GB817、818、819、820を実装している。メモリアドレスはサーバモジュール0800からサーバモジュール1801へと連続的に割り振られ、サーバモジュール0800のDIMM813、814、815、816が低位アドレス、サーバモジュール1801のDIMM817、818、819、820が高位アドレスとなる。サーバ800、801には4つのLPAR803、804、805、806が稼動しており、各LPARはアクティベイトした順に低位アドレスの領域から順に使用する。また、CPU0807はLPAR1803、CPU1808はLPAR2804、CPU2809はLPAR3805、CPU3810はLPAR4806の占有CPUとして使用されている。また、MC0811、MC1812はCPUからのメモリアクセスの際に、そのアクセスが自サーバモジュールのメモリへのアクセスかを判断し、自サーバモジュールへのアクセスの場合は当該メモリにアクセスし、他サーバモジュールのメモリへのアクセスの場合は他サーバのMCから当該メモリにアクセスを行う。本実施例では、LPAR2804のメモリ領域8211、8212が2つのサーバ800、801に分散される。CPU1は、CPU1と同一ノードに存在するローカルメモリDIMM2815、DIMM3816のメモリ領域8211と、CPU1とは異なるノードに存在するリモートメモリであるDIMM4817、DIMM5818のメモリ領域8212にアクセスすることとなる。CPU1からローカルメモリとなるメモリ領域8211へのアクセスはMC0を経由しアクセスすることとなる。一方、CPU1からリモートメモリとなるメモリ領域8212へのアクセスは、MC0及びMC1を経由しアクセスすることとなり、CPU1808のメモリアクセスに遅延が生じる。このようなメモリアクセスの遅延を解消するため、図6に示す性能管理プログラム603はCPUとDIMMとの配置関係を図15のメモリモジュール配置テーブルから検知し、メモリアクセスの遅延解消の要否を判定する。図15のメモリモジュール配置テーブルはDIMM1501とCPU1502、1503、1504、1505の関係を表している。このメモリモジュール配置テーブルはハイパバイザにより管理され、CPUからみたDIMMがローカルメモリに相当するか、リモートメモリに相当するかを管理している。なお、Lはローカルメモリを、Rはリモートメモリに表している。図8ではCPU0、CPU1にとって、DIMM0~DIMM3はローカルメモリとなり、DIMM4~DIMM7はリモートメモリとなる。一方、CPU2、CPU3にとって、DIMM0~DIMM3はリモートメモリとなり、DIMM4~DIMM7はローカルメモリとなる。メモリアクセスの遅延の解消が必要な場合は、LPAR2804のメモリ領域8212をサーバモジュール0800上DIMM813、814、815、816に移動できないかメモリ管理テーブル601の未使用エントリの有無を確認する。移動可能であれば、性能管理プログラム603はメモリ移動プログラム605に移動要求を出す。移動不可である場合は、サーバモジュール0800上のDIMM813、814、815、816が未使用になるまで待つ。本実施例の場合はLPAR1803がDIMM813、814、815、816を使用しているので、LPAR1803がディアクトベイトされるまで待つことになる。後にLPAR1803がディアクトベイトされDIMM813、814、815、816が未使用となれば、性能管理プログラム603はメモリ移動プログラムにメモリ移動要求を出す。その後は図7の手順に従って、LPAR2804のメモリ領域8212を移動させる。すなわち、メモリ移動プログラムは移動要求を受付け704、LPAR2をアクティベイト状態に維持したままCPU1のディスパッチ対象から外し705、メモリ領域8212をメモリ領域8212に移動する706。この後、メモリ管理テーブルを更新し707、対象LPARのアドレス変換テーブルを更新し708、LPAR2をCPU1のディスパッチ対象に戻す709。なお、LPAR2をCPUのディスパッチ対象から外し、CPUのディスパッチ対象に戻すまでの間、LPAR2はアクティベイト状態を維持している。図9は上記手順により、図8のLPAR1803がディアクトベイトされ、LPAR2804のメモリ領域8212が移動された後の状態を示す。図10、図11は、SMP構成時における実施形態である。図10のサーバモジュール01000およびサーバモジュール11001は図8のサーバモジュール800、801と同様の構成をとる。メモリアドレスはサーバモジュール01000とサーバモジュール11001のメモリバンクに対して、交互に連続して割り振る。LPAR1を例にとると、アドレス20、21をサーバモジュール01000のDIMM0、DIMM1に、アドレス22、23をサーバモジュール11001のDIMM4、DIMM5...にと、順に割り振っていくこととなる。サーバモジュール1000、1001には4つのLPAR1003、1004、1005、1006が稼動しており、各LPARはアクティベイトした順に低位アドレスの領域から使用している。また、各LPARは4つのCPU1007、1008、1009、1010を共有論理CPUとして時分割共有で使用している。図10に示す4つのCPU1003、1004、1005、1006のうち、CPU31010だけをLPAR41006の占有CPUに切り替えた場合、CPU31010と各LPAR1006との関係は図10の実線1023、1024での接続はなくなり、点線1025にて接続されることとなる。一方、LPAR41006のメモリ領域10211、10212は図10に示すように、2つのサーバモジュール1000、1001に分散される。このため、CPU31010のメモリアクセスに問題が生じる。すなわち、サーバモジュール11001のメモリ領域10212はローカルメモリであるが、サーバモジュール01000のメモリ領域10211はリモートメモリとなり、CPU3はMC1、MC0を経由してメモリ領域10211にアクセスすることとなる。この結果、メモリ領域10211の情報がローカルメモリにある場合よりも、メモリアクセスが遅くなり、アクセス性能が低下する。このようにメモリアクセスの遅延を解消するため、図6に示す性能管理プログラム603はCPUとメモリの配置関係を図16のメモリモジュール配置テーブルから検知し、メモリアクセスの遅延解消の要否を判定する。メモリアクセスの遅延の解消が必要な場合は、LPAR41006のメモリ領域10211をサーバモジュール11001上のDIMM1017、1018、1019、1020に移動できないかメモリ管理テーブル601の未使用エントリの有無を確認する。移動可能であれば、性能管理プログラム603はメモリ移動プログラム605に移動要求を出す。本実施例の場合はDIMM61019、DIMM71020が未使用であり、メモリ領域10211のLPAR4を移動するのに十分なエントリが確保できるため、メモリ移動プログラム605は図7の手順に従って、DIMM01013及びDIMM11014のLPAR41006のメモリ領域10211をDIMM61019及びDIMM7020に移動させる。すなわち、メモリ移動プログラムは移動要求を受付け704、LPAR4をCPUのディスパッチ対象から外し705、メモリ領域10211をDIMM61019、DIMM71020に移動する706。この後、メモリ管理テーブルを更新し707、対象LPARのアドレス変換テーブルを更新し708、LPAR4をCPU3のディスパッチ対象に戻す709。図11は上記手順により、図10のLPAR41006がディアクトベイトされ、LPAR41006のメモリ領域10211がメモリ領域11212に移動された後の状態を示す。図12はメモリ障害時における実施形態である。ひとつのDIMMを複数LPARが共有している場合、ひとつのLPARでメモリ障害を検出して停止した場合も、他LPARでの当該DIMMの使用を制御していないため、その後も他LPARが当該DIMMを使用し続けることにより、共有している全LPARが障害となる可能性がある。本実施例は、メモリ障害で停止したLPAR11200と同じDIMM1205をLPAR21201が使用していた場合、LPAR21201にも障害が起きるという可能性から、LPAR2のメモリ領域1201を別のDIMM31206、DIMM41207の領域1203に移動させて被害の拡大を防ぐ実施形態である。本実施例では、LPAR11200の配置された番地1202でメモリ障害を検出し停止している。障害管理プログラム604はこれを検知し、LPAR1が使用していたDIMM1205を他のLPARが使用していないかメモリ管理テーブル601の情報をもとに調べる。調査の結果、LPAR2が使用しているので、障害管理プログラム604は、メモリ管理テーブル601から他のDIMMの未使用エントリを確認する。移動可能であれば、メモリ移動プログラム605に移動要求を出す。その後は図7の手順に従って、LPAR2のメモリ領域1201をDIMM21206、DIMM31207のメモリ領域1203に移動させる。図13は、MCメモリコントロール1303にメモリのインタリーブの変更機能を設け、ハイパバイザはMCにメモリインタリーブの設定コマンドを送出することにより、インタリーブ状態に設定し、解除コマンドを送出することによるインタリーブ状態の解除について示している。本実施例の場合は、特定のバンクのみインタリーブを解除可能とする実施形態である。ハイパバイザはMC1303にインタリーブ解除コマンドを送出し、動的にDIMM21306とDIMM31307のみインタリーブを解除し、それぞれ単独のバンクに変更する。DIMM21306、DIMM31307のメモリアドレスはDIMM21308、DIMM31309のように割り振り直され、LPAR1のメモリ領域1310も2バンクから1バンクに変更される。本実施例では、メモリインタリーブの解除について示したが、LPARを割当てるメモリ領域を1バンクから複数バンクにして新たにメモリインタリーブを構成したり、LPARを割当てるメモリ領域を元の複数バンクとは異なる複数バンクにしてメモリインタリーブの構成を変更したり、変更前後で使用するバンク数は本実施例に限らない。図14は図13に示したメモリ移動の詳細を表したものである。ハイパバイザ1400はMCにインタリーブ解除コマンドを送出すると一旦LPAR11401をアクティベイト状態に維持したままCPUのディスパッチ対象から外し、停止させる。また、この時もとのメモリ情報1~16を記憶する。その後、MCによってDIMM21402、DIMM31403のインタリーブは解除され、メモリアドレスが振り直される。記憶したメモリ情報のメモリ移動は高位のアドレス1408から順々に行い、最終的にはDIMM21404のみにメモリが配置し直される1407。メモリ移動が終了したら、LPAR11401を再びCPUのディスパッチ対象に戻し、再稼動させる。なお、LPAR1をCPUのディスパッチ対象から外し、CPUのディスパッチ対象に戻すまでの間、LPAR1はアクティベイト状態を維持している。