シリコン基板上に他の画素と分離されて形成された画素電極と、前記画素電極上に形成された光電変換膜と、前記光電変換膜上に形成された対向電極とを有し、行列状に配置された複数の画素と、少なくとも読み出しタイミングが異なる前記画素の行ごとに、前記画素の露光期間以外の所定のタイミングで、前記画素の露光中に前記光電変換膜に印加される電位に対して逆方向となる電位を印加する駆動部とを備える撮像素子。前記対向電極は、少なくとも読み出しタイミングが異なる前記画素の行ごとに、隣接する他の対向電極と分離して形成される請求項1に記載の撮像素子。前記駆動部は、前記画素の露光期間以外の所定のタイミングで、前記対向電極に印加する電位を、前記画素電極のリセットレベルの電位よりも高電位とする請求項2に記載の撮像素子。前記画素は、前記光電変換膜により光電変換された電荷を蓄積する電荷蓄積領域と、前記画素電極に接続されるコンタクト領域と、前記電荷蓄積領域と前記コンタクト領域との間に設けられ、所定の電位の電位障壁を形成する電位障壁部とをさらに有する請求項3に記載の撮像素子。前記駆動部は、少なくとも前記画素の露光期間が開始される前、かつ、前記所定のタイミング以降となる期間において、前記対向電極に、前記画素電極と略等電位の電圧を印加する請求項4に記載の撮像素子。前記画素は、行方向に並ぶ複数の前記光電変換膜を共有して構成される請求項1に記載の撮像素子。前記駆動部は、読み出しタイミングが同一となる前記画素の行ごとに配設されている電源線を介して、各行の画素に供給される電源電圧を、前記画素の露光期間以外の所定のタイミングで前記対向電極の電位よりも低電位にする請求項1に記載の撮像素子。シリコン基板上に他の画素と分離されて形成された画素電極と、前記画素電極上に形成された光電変換膜と、前記光電変換膜上に形成された対向電極とを有し、行列状に配置された複数の画素を備える撮像素子の駆動方法であって、少なくとも読み出しタイミングが異なる前記画素の行ごとに、前記画素の露光期間以外の所定のタイミングで、前記画素の露光中に前記光電変換膜に印加される電位に対して逆方向となる電位を印加するステップを含む駆動方法。シリコン基板上に他の画素と分離されて形成された画素電極と、前記画素電極上に形成された光電変換膜と、前記光電変換膜上に形成された対向電極とを有し、行列状に配置された複数の画素と、少なくとも読み出しタイミングが異なる前記画素の行ごとに、前記画素の露光期間以外の所定のタイミングで、前記画素の露光中に前記光電変換膜に印加される電位に対して逆方向となる電位を印加する駆動部とを有する撮像素子を備える電子機器。上述したように、画素の駆動中には、シリコン上に積層された光電変換膜に同一方向の電界が常に与えられていることにより、光電変換膜において電荷トラップが増加してしまう現象があった。これにより、光電変換特性が変動するといった信頼性低下という不具合があった。本開示は、このような状況に鑑みてなされたものであり、光電変換膜の劣化を抑制することができるようにするものである。本開示の一側面の撮像素子は、シリコン基板上に他の画素と分離されて形成された画素電極と、前記画素電極上に形成された光電変換膜と、前記光電変換膜上に形成された対向電極とを有し、行列状に配置された複数の画素と、少なくとも読み出しタイミングが異なる前記画素の行ごとに、前記画素の露光期間以外の所定のタイミングで、前記画素の露光中に前記光電変換膜に印加される電位に対して逆方向となる電位を印加する駆動部とを備える。本開示の一側面の駆動方法は、シリコン基板上に他の画素と分離されて形成された画素電極と、前記画素電極上に形成された光電変換膜と、前記光電変換膜上に形成された対向電極とを有し、行列状に配置された複数の画素を備える撮像素子の駆動方法であって、少なくとも読み出しタイミングが異なる前記画素の行ごとに、前記画素の露光期間以外の所定のタイミングで、前記画素の露光中に前記光電変換膜に印加される電位に対して逆方向となる電位を印加するステップを含む。本開示の一側面の電子機器は、シリコン基板上に他の画素と分離されて形成された画素電極と、前記画素電極上に形成された光電変換膜と、前記光電変換膜上に形成された対向電極とを有し、行列状に配置された複数の画素と、少なくとも読み出しタイミングが異なる前記画素の行ごとに、前記画素の露光期間以外の所定のタイミングで、前記画素の露光中に前記光電変換膜に印加される電位に対して逆方向となる電位を印加する駆動部とを有する撮像素子を備える。本開示の一側面においては、少なくとも読み出しタイミングが異なる画素の行ごとに、画素の露光期間以外の所定のタイミングで、画素の露光中に光電変換膜に印加される電位に対して逆方向となる電位が印加される。本開示の一側面によれば、光電変換膜の劣化を抑制することができる。以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。図1は、本技術を適用した固体撮像素子の第1の実施の形態の構成例を示す回路図である。図1に示すように、固体撮像素子11は、アレイ状に配置された複数の画素12、垂直駆動部13、カラム処理部14、および水平駆動部15を備えて構成される。また、固体撮像素子11では、画素12の行ごとに、それぞれの画素12と垂直駆動部13とが、電源線16、水平信号線17、および対向電極電源線18により接続されている。また、固体撮像素子11では、画素12の列ごとに、それぞれの画素12とカラム処理部14および水平駆動部15とが、垂直信号線19により接続されている。画素12は、光電変換部21、転送トランジスタ22、FDFloatingDiffusion:フローティングディフュージョン23、増幅トランジスタ24、選択トランジスタ25、およびリセットトランジスタ26を備えて構成される。なお、図1では、固体撮像素子11において行列状に配置された複数の画素12のうちの一部2行×3列の画素12のみが図示されている。垂直駆動部13は、電源線16を介して電源電圧VDDを供給するとともに、少なくとも読み出しタイミングが異なる画素12の行ごとに、画素12を駆動させる駆動信号を供給する。即ち、垂直駆動部13は、水平信号線17を介して、転送トランジスタ22の駆動を制御する転送信号TRGを送信する。また、垂直駆動部13は、図示しない水平信号線を介して、選択トランジスタ25の駆動を制御する選択信号SELを送信し、リセットトランジスタ26の駆動を制御するためのリセット信号RSTを送信する。さらに、垂直駆動部13は、対向電極電源線18を介して、光電変換部21を構成する対向電極図2の対向電極36に印加する電圧を制御する。カラム処理部14は、垂直信号線19を介して、それぞれの画素12から出力される画素信号から、CDS動作により信号レベルを抽出して、画素データを出力する。水平駆動部15は、カラム処理部14に、順次、所定のタイミングで、画素データを出力させる信号を供給し、カラム処理部14から出力される画素データを、図示しない後段の画像処理回路に出力させる。光電変換部21は、受光した光の光量に応じた電荷を発生するフォトダイオードであり、そのアノードが対向電極電源線18に接続され、そのカソードが転送トランジスタ22に接続されている。転送トランジスタ22は、水平信号線17を介して供給される転送信号TRGに従って、光電変換部21で発生した電荷をFD23に転送する。FD23は、転送トランジスタ22から転送された電荷を蓄積する蓄積領域であり、FD23に蓄積された電荷に応じた電位が、増幅トランジスタ24のゲートに印加される。増幅トランジスタ24は、FD23に蓄積されている電荷を、その電荷に応じた電圧の画素信号に変換して出力する。選択トランジスタ25は、図示しない水平信号線を介して供給される選択信号SELに従って、増幅トランジスタ24からの信号を、垂直信号線19に出力する。リセットトランジスタ26は、図示しない水平信号線を介して供給されるリセット信号RSTに従って、FD23に蓄積されている電荷を電源線16に排出して、FD23をリセットする。図2は、図1の固体撮像素子11の画素アレイ部分の垂直方向に沿った垂直信号線19に沿った方向の断面構造を示す断面図である。図2には、積層型のCMOSComplementaryMetalOxideSemiconductorイメージセンサの構成を採用した固体撮像素子11の構成例が示されている。図2に示すように、固体撮像素子11は、シリコン層31aおよび酸化膜31bからなるシリコン基板31に形成されており、図2において上側を向く面以下、上面と称するに撮像光が照射される。固体撮像素子11では、画素12ごとに、シリコン層31aの上面側に、FD23および電荷蓄積領域32が埋め込まれており、FD23および電荷蓄積領域32の間に転送トランジスタ22が形成されている。また、固体撮像素子11では、画素12ごとに、酸化膜31bを貫通するように接続部33が形成されている。また、固体撮像素子11では、画素12ごとに、酸化膜31bの上面から順に、光電変換部21を構成する画素電極34、光電変換膜35、および対向電極36が積層されている。電荷蓄積領域32は、接続部33を介して画素電極34に接続されており、光電変換膜35で発生した電荷を蓄積する。接続部33は、電荷蓄積領域32と画素電極34とを接続する。画素電極34は、シリコン基板31上に積層されており、光電変換膜35と接続部33とを接続するための電極である。光電変換膜35は、画素電極34上に積層されており、受光した光を電荷に変換する。対向電極36は、光電変換膜35上に積層されており、図1の対向電極電源線18を介して垂直駆動部13から所定の電圧が供給される。ここで、固体撮像素子11では、垂直駆動部13は、画素12の行ごとに画素信号の読み出しを制御しており、対向電極36は、少なくとも読み出しタイミングが異なる画素12どうしで互いに分離されるように形成されている。即ち、図2に示すように、対向電極36は、画素12の行ごとに分断された構成となっている。図3は、画素12の構成例を示す断面図である。図3に示すように、画素12では、シリコン層31aの上面側に、FD23、電荷蓄積領域32、拡散層41乃至43が埋め込まれている。また、画素12では、接続部33を介して、光電変換部21が電荷蓄積領域32に接続されており、電荷蓄積領域32とFD23と電荷蓄積領域32との間に転送トランジスタ22が形成されている。また、画素12では、FD23と拡散層43との間にリセットトランジスタ26が形成され、拡散層43と拡散層41との間に増幅トランジスタ24が形成され、拡散層41と拡散層42との間に選択トランジスタ25が形成されている。そして、拡散層43に電源線16が接続され、拡散層42に垂直信号線19が接続されている。このように構成されている画素12の駆動方法について、図4を参照して説明する。図4には、画素12の駆動タイミング、並びに、光電変換膜35を挟む電極である画素電極34および対向電極36の電位変化が示されている。なお、電荷蓄積領域32は、接続部33を介して画素電極34と接続されているため、画素電極34と等電位となる。また、以下では、光電変換信号として電子を用いた場合について説明を行うが、ホールを用いた場合については電位を逆極性とすることで説明される。また、上述したように、図1の垂直駆動部13は、対向電極電源線18を介して対向電極36に印加する電圧を制御しており、通常時後述するタイミングT3以外の期間において、対向電極36は画素電極34よりも低い電位例えば、0Vとされている。まず、垂直駆動部13は、タイミングT1において、転送信号TRGおよびリセット信号RSTをオンにして、FD23を介して、電源電圧VDDにより電荷蓄積領域32をリセットする。即ち、転送信号TRGおよびリセット信号RSTに従ってリセットトランジスタ26および転送トランジスタ22がオンになり、電荷蓄積領域32に蓄積されていた電荷が、FD23を介して電源線16に排出される。なお、このとき、電荷蓄積領域32のリセットレベルは、ポテンシャル設計によって変動するが、ここでは、一例として、15Vとする。そして、タイミングT1が経過し、転送信号TRGおよびリセット信号RSTがオフにされた時点で、光電変換部21の露光期間が開始される。光電変換部21の露光期間中は、光電変換膜35で発生した電荷が電荷蓄積領域32に蓄積されるのに従って、電荷蓄積領域32の電位が低下する。光電変換部21の露光期間が終了する時点での電荷蓄積領域32のレベルは、例えば、1Vとなる。また、垂直駆動部13は、露光期間中に選択信号SELをオンとし、その間に、リセット信号RSTをオンとすることで、リセット状態のFD23の電位が読み出される。その後、垂直駆動部13は、タイミングT2において転送信号TRGをオンにし、転送信号TRGがオンになった時点で露光期間が終了し、電荷蓄積領域32に蓄積されていた電荷がFD23に転送される。これにより、露光期間中に発生した電荷に応じたFD23の電位が読み出される。また、ことのき、電荷蓄積領域32の電位は、再びリセットレベルとなる。そして、タイミングT2が経過した直後、垂直駆動部13は、タイミングT3において、対向電極電源線18を介して、画素電極34のリセットレベルよりも高い電位例えば、27Vを対向電極36に印加する。これにより、光電変換膜35には露光中と逆方向の電位が印加されるため、露光期間中に印加される電圧によって光電変換膜35の内部に発生した電荷トラップが消去放出される。つまり、従来の固体撮像素子では、光電変換膜に常に同方向の電界が与えられており、光電変換膜の内部でトラップが増加していくことで、特性劣化が加速していたのに対し、固体撮像素子11では、光電変換膜35の内部で電荷トラップが蓄積されるのを回避することができる。このように、光電変換膜35に電荷トラップが蓄積することが回避されるので、従来のような電荷トラップに伴う劣化を抑制することができる。従って、光電変換膜35の特性変動も抑制され、光電変換膜35の信頼性を向上させることができる。また、固体撮像素子11では、タイミングT2の直後のタイミングT3において光電変換膜35に露光中と逆方向の電位を印加することで、タイミングT3で印加される電圧が、固体撮像素子11が有する複数の画素12において略同一となる。即ち、タイミングT2の直後にタイミングT3を設けることにより、固体撮像素子11が有する複数の画素12ごとに、逆バイアスの電圧にバラツキが発生すること回避することができる。例えば、光電変換膜35に露光中と逆方向の電位を印加するタイミングT3を、タイミングT2から離れた時点とした場合でも、光電変換膜35に電荷トラップが蓄積されることを回避することができる。しかしながら、この場合、タイミングT2後における光電変換によって画素12ごとに電荷の蓄積量が異なっているため、逆バイアスの電圧にバラツキが発生するため、電荷トラップの消去される度合いが、画素12ごとに異なるものとなる。その結果、画素12ごとの特性も異なるものになると想定される。これに対し、固体撮像素子11では、逆バイアスの電圧にバラツキが発生することがなく、それぞれの画素12において同程度に電荷トラップを消去することができる。従って、画素12ごとに特性が異なるものになることを回避することができる。もちろん、電荷トラップを消去するという点に関しては、光電変換膜35に露光中と逆方向の電位を印加するタイミングT3は、タイミングT2の直後に限定されるものではない。なお、例えば、シリコン基板31の上に光電変換膜35が積層される構成の積層型イメージセンサでは、配線を形成する工程の後に光電変換膜35を形成する工程が行われる。このため、プロセス温度の制約から、光電変換膜35には、低温で成膜されたアモルファス半導体、多結晶半導体、または有機膜などが採用されることになる。このような材質が採用された光電変換膜35は、その内部に欠陥が多くなるため、動作中に電荷トラップによる特性変動が発生しやすく、信頼性が低下することがあった。従って、このような材質が採用された光電変換膜35を有する固体撮像素子11において、図4を参照して説明したような駆動方法で駆動することにより、より有効な効果を得ることができる。即ち、電荷トラップによる劣化が発生しやすい光電変換膜35において、その内部の電荷トラップを排出して、劣化を抑制することは非常に有益である。なお、この駆動方法では、転送トランジスタ22がオフである状態即ち、画素電極34がフローティングである状態で、露光中と逆方向の電位を光電変換膜35に印加するため、光電変換膜35の内部でトラップされた電荷を有効に引き抜くことができる。次に、図5は、画素12の変形例を示す断面図である。図5に示されている画素12’は、光電変換部21、転送トランジスタ22、FD23、増幅トランジスタ24、選択トランジスタ25、リセットトランジスタ26、電荷蓄積領域32、接続部33、および拡散層41乃至43を備えて構成される点で、図3の画素12と共通しており、これらの共通する各部についての詳細な説明は省略する。そして、画素12’は、コンタクト領域51および電位障壁部52を備え、コンタクト領域51に接続部33を介して光電変換部21が接続されている点で、図3の画素12と異なる構成となっている。コンタクト領域51は、例えば、電荷蓄積領域32よりもn型の不純物濃度が高い領域例えば、電荷蓄積領域32はN-の領域であり、コンタクト領域51はNの領域である。また、電位障壁部52は、電荷蓄積領域32よりもn型の不純物濃度が低い領域例えば、N--の領域である。従って、図5の下側に示すポテンシャル図のように、コンタクト領域51と電荷蓄積領域32との間には、電位障壁部52により所定の電位コンタクト領域51および電荷蓄積領域32よりも高い電位の電位障壁が形成される。これにより、光電変換部21から接続部33を介してコンタクト領域51に電荷が転送されて蓄積された電荷は、電位障壁部52による電位障壁を超えた分だけ、コンタクト領域51から電荷蓄積領域32に溢れ出ることになる。このように、画素12’では、コンタクト領域51と電荷蓄積領域32との間に電位障壁部52を設けることにより、コンタクト領域51は、電位障壁部52によって定められる一定の電位に常に保持されるように構成される。そして、電位障壁部52を乗り越えた電荷が、電荷蓄積領域32に蓄積されて、画素信号として読み出される。図6を参照して、画素12’の第1の駆動方法について説明する。図6には、画素12’の駆動タイミング、並びに、光電変換膜35を挟む電極である画素電極34および対向電極36の電位変化が示されている。ここで、画素電極34は、接続部33を介してコンタクト領域51に接続されているため、画素電極34の電位は、コンタクト領域51と等電位となる。そして、コンタクト領域51の電位は、電位障壁部52によって定められる一定の電位に常に保持されているため、画素電極34の電位も常に一定例えば、05Vとなっている。そして、通常時において、対向電極36には、コンタクト領域51よりも低い電位例えば、0Vが印加されている。まず、垂直駆動部13は、図4の駆動タイミングと同様に、タイミングT1において、転送信号TRGおよびリセット信号RSTをオンにして、FD23を介して電荷蓄積領域32をリセットする。このとき、電荷蓄積領域32とコンタクト領域51との間に電位障壁部52が形成されているため、図4の電位変化とは異なり、コンタクト領域51の電位は一定である。そして、タイミングT1が経過し、転送信号TRGおよびリセット信号RSTがオフにされた時点で、光電変換部21の露光期間が開始される。光電変換部21の露光期間中は、光電変換膜35で発生した電荷が接続部33を介してコンタクト領域51に供給されるが、その電荷は、電位障壁部52を乗り越えて電荷蓄積領域32に蓄積される。その後、図4の駆動タイミングと同様に、リセット状態のFD23の電位が読み出されて、タイミングT2において露光が終了し、電荷蓄積領域32に蓄積されていた電荷がFD23に転送される。そして、タイミングT2が経過した直後、垂直駆動部13は、タイミングT3において、対向電極電源線18を介して、コンタクト領域51よりも高い電位例えば、15Vを対向電極36に印加する。これにより、画素12’では、光電変換膜35には露光中と逆方向の電位が印加されるため、露光期間中に印加される電圧によって光電変換膜35の内部に発生した電荷トラップが消去される。従って、光電変換膜35に電荷トラップが蓄積されることが回避され、電荷トラップの蓄積に伴う光電変換膜35の劣化を抑制することができる。さらに、画素12’では、コンタクト領域51の電位が一定に保持されているので、タイミングT3において光電変換膜35に露光中と逆方向の電位を印加したときに、固体撮像素子11が有する複数の画素12の全てで、電位差が略同一となる。これにより、全ての画素12で、同程度に電荷トラップを消去することができ、画素12ごとに特性が異なることを回避することができる。次に、図7を参照して、画素12’の第2の駆動方法について説明する。画素12’の第2の駆動方法は、露光期間中において、コンタクト領域51よりも低い電位例えば、0Vが対向電極36に印加され、タイミングT3において、コンタクト領域51よりも高い電位例えば、15Vが対向電極36に印加される点で、図6を参照して説明した第1の駆動方法と同様である。但し、画素12’の第2の駆動方法では、露光期間が開始されるまで、および、タイミングT3の経過後において、コンタクト領域51と等電位例えば、05Vが対向電極36に印加される点で、第1の駆動方法と異なっている。このように、画素12’の第2の駆動方法では、コンタクト領域51と対向電極36とが等電位である期間において、光電変換膜35は電位差のない状態となるので、上述の第1の駆動方法よりも、光電変換膜35に電圧が印加される期間が短縮されることになる。これにより、光電変換膜35に電圧が印加される期間が長い場合と比較して、光電変換膜35の劣化を抑制することができる。なお、この期間において、コンタクト領域51と対向電極36とは、完全に等しい電位である必要はなく、略等電位であれば効果を得ることができる。図8は、固体撮像素子11の第2の実施の形態について、画素アレイ部分の垂直方向に沿った断面構造の構成例を示す断面図である。図8の固体撮像素子11Aは、転送トランジスタ22、FD23、電荷蓄積領域32、接続部33、および画素電極34が形成されている点で、図2の固体撮像素子11と同様に構成されており、以下、これらの各部についての詳細な説明は省略する。そして、固体撮像素子11Aは、光電変換膜35’および対向電極36’を備える点で、図2の固体撮像素子11と異なる構成となっている。即ち、図2の固体撮像素子11では、光電変換膜35および対向電極36は、画素12の行ごとに分離されて構成されていた。これに対し、固体撮像素子11Aでは、光電変換膜35’および対向電極36’が、画素12が配置された領域全体で連続した構成画素12の行ごとに分離されない構成とされている。このような構成により、固体撮像素子11Aでは、対向電極36’は、画素12の行ごとに独立しておらず、領域全体で電気的に接続された状態となっており、全ての画素12において等電位とされる。図9には、固体撮像素子11Aの回路図が示されている。図9に示すように、固体撮像素子11Aでは、画素12の行ごとに配設された対向電極電源線18が、対向電極電源線18’により電気的に接続されている点で、図1の固体撮像素子11と異なる構成となっている。また、固体撮像素子11Aでは、リセットトランジスタ26と増幅トランジスタ24とで電源系統が分けられており、リセットトランジスタ26には電源線16-1が接続され、増幅トランジスタ24には電源線16-2が接続されている。そして、後述の図10で説明するように、リセットトランジスタ26に供給される電源電圧VDDは、所定のタイミングでマイナスの電位となる。また、増幅トランジスタ24には、固定の電源電圧VDD例えば、27Vが供給される。なお、固体撮像素子11Aの他の構成は、固体撮像素子11と同様である。このように構成されている固体撮像素子11Aは、例えば、図4を参照して説明したように、画素12の行ごとに異なる電位を印加することができず、固体撮像素子11とは異なる駆動方法により駆動される。図10を参照して、固体撮像素子11Aの画素12の駆動方法について説明する。図10には、固体撮像素子11Aの画素12の駆動タイミングと、光電変換膜35’を挟む電極である画素電極34および対向電極36’の電位変化とが示されている。図10に示すように、固体撮像素子11Aでは、対向電極36’の電位は、常に一定電位例えば、0Vに保持されている。まず、垂直駆動部13は、タイミングT1において、転送信号TRGおよびリセット信号RSTをオンにするとともに、電源線16-1を介して画素12に供給する電源電圧VDDを、対向電極36’の電位よりも低電位にする。例えば、垂直駆動部13は、通常時において27Vであった電源電圧VDDを、タイミングT1の間だけ10Vとする。このように、タイミングT1において、リセットトランジスタ26および転送トランジスタ22がオンとなることで、FD23を介して、電荷蓄積領域32は、対向電極36’の電位よりも低電位の電源電圧VDDに接続される。そして、画素電極34の電位は、電荷蓄積領域32と同電位であるので、画素電極34の電位は、対向電極36’の電位よりも低電位となる。従って、光電変換膜35’におけるバイアス方向は、対向電極36’に電子が抜ける方向となる。なお、この際には、シリコン基板31の電荷蓄積領域32には、電源線16-1を介して電子が注入されるため、電荷蓄積領域32に電子が蓄積された状態となる。タイミングT1の経過した後、垂直駆動部13は、タイミングT2において、転送信号TRGおよびリセット信号RSTを再びオンにする。このとき、電源電圧VDDは、対向電極36’の電位よりも高電位であるので、タイミングT1で電荷蓄積領域32に注入された電子が、セットトランジスタ26、FD23、および転送トランジスタ22を介して、電源電圧VDDに排出される。即ち、電荷蓄積領域32に蓄積されていた電荷がリセットされる。その後、タイミングT2が終了した時点で露光期間が開始され、光電変換膜35で発生した電荷が電荷蓄積領域32に蓄積されるのに従って、電荷蓄積領域32の電位が低下する。また、垂直駆動部13は、選択信号SELをオンとし、その間に、リセット信号RSTをオンとすることで、リセット状態のFD23の電位が読み出される。そして、タイミングT3において、垂直駆動部13が転送信号TRGをオンにすることで露光期間が終了し、電荷蓄積領域32に蓄積されていた電荷がFD23に転送されて、電荷蓄積領域32の電位、つまり、画素電極34の電位が再びリセットレベルとされる。以下、同様に、次のフレームで、タイミングT1において、転送信号TRGおよびリセット信号RSTをオンにし、電源線16-1を介して供給する電源電圧VDDを対向電極36’の電位よりも低電位にする処理が行われる。このように、固体撮像素子11Aでは、露光期間以外の所定のタイミングにおいて、図10の例では、電荷蓄積領域32をリセットするタイミングT2の直前のタイミングT1において、露光期間とは逆方向のバイアスが光電変換膜35’に印加される。これにより、露光期間中に印加される電圧によって光電変換膜35’の内部で発生した電荷トラップを消去することができ、電荷トラップの蓄積に伴う光電変換膜35’の劣化を抑制することができる。図11は、固体撮像素子11の第3の実施の形態の構成例を示す回路図である。図11に示すように、固体撮像素子11Bは、1つの画素12Bが、2つの光電変換部21-1および21-2を構成する光電変換膜35を共有するように構成されている。即ち、画素12Bは、光電変換部21-1および21-2、転送トランジスタ22-1および22-2、FD23、増幅トランジスタ24、選択トランジスタ25、およびリセットトランジスタ26を備えて構成される。なお、固体撮像素子11Bにおいて、図2に示す固体撮像素子11と同様に、少なくとも読み出しタイミングが異なる画素12Bどうしで、対向電極36が分離されるように形成されている。従って、画素12Bでは、読み出しタイミングが同一となる行方向に並ぶ複数の光電変換部21図11では、2つの光電変換部21-1および21-2を共有することができる。また、画素12Bは、光電変換部21-1および21-2ごとに電荷蓄積領域32を備えており、光電変換部21-1および21-2ごとに、図5に示す画素12’と同様に、コンタクト領域51と電位障壁部52を備えて構成される。次に、図12を参照して、画素12Bの駆動方法について説明する。まず、固体撮像素子11Bでは、画素12Bの露光期間が開始されるまで、および、タイミングT3の経過後において、コンタクト領域51と等電位例えば、05Vが対向電極36に印加されている。そして、タイミングT1-1において、垂直駆動部13は、転送信号TRG1およびリセット信号RSTをオンにして、FD23を介して、光電変換部21-1の電荷蓄積領域32をリセットする。このとき、光電変換部21-1の電荷蓄積領域32とコンタクト領域51との間に電位障壁部52が形成されているため、コンタクト領域51の電位は一定である。そして、タイミングT1が経過し、転送信号TRGおよびリセット信号RSTがオフにされた時点で、光電変換部21-1の露光期間が開始される。また、タイミングT1-2において、垂直駆動部13は、転送信号TRG2およびリセット信号RSTをオンにして、FD23を介して光電変換部21-2の電荷蓄積領域32をリセットする。このとき、光電変換部21-2の電荷蓄積領域32とコンタクト領域51との間に電位障壁部52が形成されているため、コンタクト領域51の電位は一定である。そして、タイミングT2が経過し、転送信号TRG2およびリセット信号RSTがオフにされた時点で、光電変換部21-2の露光期間が開始される。その後、タイミングT2-1において光電変換部21-1の露光が終了し、垂直駆動部13は、転送信号TRG1をオンにして、光電変換部21-1の電荷蓄積領域32に蓄積されていた電荷をFD23に転送する。また、タイミングT2-2において光電変換部21-2の露光が終了し、垂直駆動部13は、転送信号TRG2をオンにして、光電変換部21-2の電荷蓄積領域32に蓄積されていた電荷をFD23に転送する。そして、タイミングT2-2が経過した直後、垂直駆動部13は、タイミングT3において、対向電極電源線18を介して、コンタクト領域51よりも高い電位例えば、15Vを対向電極36に印加する。これにより、画素12Bでは、光電変換部21-1および21-2の光電変換膜35には露光中と逆方向の電位が印加されるため、露光期間中に印加される電圧によって光電変換膜35の内部に発生した電荷トラップが消去される。従って、光電変換部21-1および21-2の光電変換膜35に電荷トラップが蓄積されることが回避され、電荷トラップの蓄積に伴って、それぞれの光電変換膜35の劣化を抑制することができる。このように、2つの光電変換部21-1および21-2を共有する構成の画素12Bにおいても、光電変換膜35の劣化を抑制することができ、光電変換膜35の特性変動を抑制して、光電変換膜35の信頼性を向上することができる。ここで、上述したような固体撮像素子は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像システム、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。図13は、電子機器に搭載される撮像装置の構成例を示すブロック図である。図13に示すように、撮像装置101は、光学系102、シャッタ装置103、撮像素子104、駆動回路105、信号処理回路106、モニタ107、およびメモリ108を備えて構成され、静止画像および動画像を撮像可能である。光学系102は、1枚または複数枚のレンズを有して構成され、被写体からの像光入射光を撮像素子104に導き、撮像素子104の受光面センサ部に結像させる。シャッタ装置103は、光学系102および撮像素子104の間に配置され、駆動回路105の制御に従って、撮像素子104への光照射期間および遮光期間を制御する。撮像素子104としては、上述したような実施の形態および変形例の固体撮像素子のいずれかが適用される。撮像素子104には、光学系102およびシャッタ装置103を介して受光面に結像される像に応じて、一定期間、信号電荷が蓄積される。そして、撮像素子104に蓄積された信号電荷は、駆動回路105から供給される駆動信号タイミング信号に従って転送される。駆動回路105は、撮像素子104の転送動作、および、シャッタ装置103のシャッタ動作を制御する駆動信号を出力して、撮像素子104およびシャッタ装置103を駆動する。信号処理回路106は、撮像素子104から出力された信号電荷に対して各種の信号処理を施す。信号処理回路106が信号処理を施すことにより得られた画像画像データは、モニタ107に供給されて表示されたり、メモリ108に供給されて記憶記録されたりする。このように構成されている撮像装置101では、撮像素子104として、上述したような光電変換膜の固体撮像素子を適用することにより、より信頼性を向上させることができる。なお、本技術は、露光期間以外においても固体撮像素子11に光が照射される構成の撮像装置に適用することで、より有効な効果を得ることができる。特に、上述したように、積層型イメージセンサにおいて非常に有益である。さらに、例えば、ローリングシャッタに対応したCISのような固体撮像素子では、画素領域にある画素は常に露光状態であり、駆動中に露光時と逆バイアスの電圧を印加することが困難であった。これに対し、本技術を適用することで、ローリングシャッタ動作のCMOSイメージセンサにおいても、露光期間中と逆方向のバイアスを光電変換膜35に印加することができ、光電変換膜35の電荷トラップを放出することができる。また、露光期間中以外は、機械的なシャッタにより固体撮像素子11が遮光される構成の撮像装置であっても、暗電流などにより光電変換膜35に電荷トラップが蓄積することがあるため、その構成の撮像装置に本技術を適用しても上述の効果を得ることができる。また、画素12の構成としては、図1に示したような4つのトランジスタを有する構成の他、選択トランジスタ以外の3つのトランジスタを有する構成を採用することができる。なお、本技術は、シリコン基板31上に形成された光電変換部21の光電変換膜35で生成されたキャリアを、接続部33を通じて、シリコン基板31内に形成された電荷蓄積領域32に蓄積させ、電荷蓄積領域32からの読み出し動作を行う積層型のCMOSイメージセンサに適用するのに好適である。また、光電変換膜35の材料は、上述したようなアモルファス半導体、多結晶半導体化合物半導体、または有機膜に限られない。また、本技術における固体撮像素子11の構成は、裏面照射型のCMOS型固体撮像素子や、表面照射型のCMOS型固体撮像素子、CCD型固体撮像素子に採用することができる。さらに、本技術は、シリコン基板31の深さ方向に吸収する波長が異なる光電変換領域が積層された縦方向分光型のCMOSイメージセンサなど、その構造に依存せずに適用することができる。なお、本技術は以下のような構成も取ることができる。1シリコン基板上に他の画素と分離されて形成された画素電極と、前記画素電極上に形成された光電変換膜と、前記光電変換膜上に形成された対向電極とを有し、行列状に配置された複数の画素と、少なくとも読み出しタイミングが異なる前記画素の行ごとに、前記画素の露光期間以外の所定のタイミングで、前記画素の露光中に前記光電変換膜に印加される電位に対して逆方向となる電位を印加する駆動部とを備える撮像素子。2前記対向電極は、少なくとも読み出しタイミングが異なる前記画素の行ごとに、隣接する他の対向電極と分離して形成される上記1に記載の撮像素子。3前記駆動部は、前記画素の露光期間以外の所定のタイミングで、前記対向電極に印加する電位を、前記画素電極のリセットレベルの電位よりも高電位とする上記2に記載の撮像素子。4前記画素は、前記光電変換膜により光電変換された電荷を蓄積する電荷蓄積領域と、前記画素電極に接続されるコンタクト領域と、前記電荷蓄積領域と前記コンタクト領域との間に設けられ、所定の電位の電位障壁を形成する電位障壁部とをさらに有する上記1乃至3のいずれかに記載の撮像素子。5前記駆動部は、少なくとも前記画素の露光期間が開始される前、かつ、前記所定のタイミング以降となる期間において、前記対向電極に、前記画素電極と略等電位の電圧を印加する上記1乃至4のいずれかに記載の撮像素子。6前記画素は、行方向に並ぶ複数の前記光電変換膜を共有して構成される上記1乃至5のいずれかに記載の撮像素子。7前記駆動部は、読み出しタイミングが同一となる前記画素の行ごとに配設されている電源線を介して、それぞれの画素に供給される電源電圧を、前記画素の露光期間以外の所定のタイミングで前記対向電極の電位よりも低電位にする上記1に記載の撮像素子。なお、本実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。