"高電位側電源と低電位側電源との間にそれぞれの分圧により画像データの階調に応じた複数の基準電圧を発生するように複数の抵抗が直列に接続されて構成されたラダー抵抗器と、入力される前記基準電圧を二以上の所定数のボルテージフォロワ回路がそれぞれ前記階調電圧として出力するボルテージフォロワ回路ユニットを、前記複数の基準電圧毎に備えてなるボルテージフォロワ回路群と、前記ボルテージフォロワ回路ユニットの前記所定数のボルテージフォロワ回路にそれぞれ対応する前記所定数の選択回路グループを備えてなる階調電圧選択回路と、を備え、前記所定数の選択回路グループは、それぞれ、前記ボルテージフォロワ回路ユニットに対応する選択回路を備えており、それぞれの前記選択回路は、それぞれの属する前記選択回路グループに対応する前記ボルテージフォロワ回路から出力された前記階調電圧が入力されるとともに、前記画像データが入力されて該画像データの階調に対応する一つの階調電圧を該複数の基準電圧に対応する階調電圧の中から選択して出力するように構成されている、階調電圧発生回路。前記ボルテージフォロワ回路が、反転入力端子に出力端子が接続され、且つ非反転入力端子に前記基準電圧が入力されるオペアンプで構成されている、請求項1に記載の階調電圧発生回路。補正対象の前記ボルテージフォロワ回路に入力される前記基準電圧を選択する補正基準選択回路と、前記補正対象のボルテージフォロワ回路から出力される前記階調電圧を選択する補正対象選択回路と、前記補正基準電圧回路において選択された前記基準電圧と前記補正対象選択回路において選択された前記階調電圧とを比較するコンパレータと、前記コンパレータの出力に基づいて前記補正対象のボルテージフォロワ回路に補正信号を出力する補正制御回路と、を備え、前記ボルテージフォロワ回路群に含まれる前記複数のボルテージフォロワ回路は、前記補正制御回路から出力された前記補正信号に基づいてオフセット電圧を補正するように構成されている、請求項1に記載の階調電圧発生回路。前記ボルテージフォロワ回路群に含まれる前記複数のボルテージフォロワ回路は、オフセットキャンセル機能を備えるように構成されている、請求項1に記載の階調電圧発生回路。前記複数の選択回路に入力される前記画像データに基づいて、表示パネルの表示中で未使用階調電圧を検出し、該検出した未使用階調電圧を出力する前記ボルテージフォロワ回路をオフ状態とさせる未使用階調検出回路を備えている、請求項1に記載の階調電圧発生回路。前記複数の選択回路に入力される前記画像データに基づいて、前記ボルテージフォロワ回路ユニットの前記所定数のボルテージフォロワ回路のうち表示パネルの表示中で未使用ボルテージフォロワ回路を検出し、該検出した未使用ボルテージフォロワ回路をオフ状態とさせる未使用階調検出回路を備えている、請求項1に記載の階調電圧発生回路。行列状に配置された複数の画素と、前記複数の画素に列又は行毎に接続された複数の信号線と、前記複数の画素のうちの前記階調電圧を印加すべき画素を行又は列毎に選択するための複数の走査線と、を備える表示パネルと、前記複数の走査線を介して前記画素の選択を行う走査線駆動回路と、前記複数の信号線に前記複数の出力端がそれぞれ接続された請求項1乃至6のいずれかに記載の階調電圧発生回路と、前記画像データに対応する階調電圧が前記複数の画素に印加されるように、前記階調電圧発生回路による前記複数の出力端からの前記階調電圧の出力と前記走査線駆動回路による前記画素の選択とを制御するタイミングコントローラと、を備える、表示装置。特許文献1の構成では、次のような問題がある。第1に、下位ビットの階調電圧が液晶パネルの画素容量に充電される際、上位ビットの階調電圧が確定された後に下位ビットの階調電圧を時系列に切り替える必要があるので、駆動スピードが劣化するという問題がある。第2に、階調電圧毎に設けられた複数のオペアンプから出力された複数の階調電圧の中からいずれか1つを選択して液晶パネルに供給するように構成されているので、或る1つの階調電圧が集中して選択され続けるような場合、1つのオペアンプによって液晶パネルの全ての信号線が駆動されることになる。この結果、上記の駆動スピードの劣化がより顕著となる。第3に、液晶表示装置の全体液晶パネル、走査線駆動回路の動作を考慮に入れたタイミング調整が必要であり、必ずしも現実的なシステムとはなりえない。第4に、下位ビット分の階調電圧がトランジスタによって構成された階段波電圧発生源の電圧に依存しているため、温度の変化等により精度がばらつくという欠点もある。本発明の目的は、上記問題点を解決するためになされたもので、表示中の階調が一つに集中する場合であっても駆動スピードの劣化を適切に解消することが可能な階調電圧発生回路及びそれを用いた表示装置を提供することである。上記の課題を解決するために、本発明の一つの形態aspectに係る階調電圧発生回路は、高電位側電源と低電位側電源との間にそれぞれの分圧により画像データの階調に応じた複数の基準電圧を発生するように複数の抵抗が直列に接続されて構成されたラダー抵抗器と、入力される前記基準電圧を二以上の所定数のボルテージフォロワ回路がそれぞれ前記階調電圧として出力するボルテージフォロワ回路ユニットを、前記複数の基準電圧毎に備えてなるボルテージフォロワ回路群と、前記ボルテージフォロワ回路ユニットの前記所定数のボルテージフォロワ回路にそれぞれ対応する前記所定数の選択回路グループを備えてなる階調電圧選択回路と、を備え、前記所定数の選択回路グループは、それぞれ、前記ボルテージフォロワ回路ユニットに対応する選択回路を備えており、それぞれの前記選択回路は、それぞれの属する前記選択回路グループに対応する前記ボルテージフォロワ回路から出力された前記階調電圧が入力されるとともに、前記画像データが入力されて該画像データの階調に対応する一つの階調電圧を該複数の基準電圧に対応する階調電圧の中から選択して出力するように構成されている、ものである。前記階調電圧発生回路において、前記ボルテージフォロワ回路が、反転入力端子に出力端子が接続され、且つ非反転入力端子に前記基準電圧が入力されるオペアンプで構成されている、としてもよい。この構成によれば、ボルテージフォロワ回路群は、ラダー抵抗器で発生した基準電圧それぞれに対し、二以上の所定数のボルテージフォロワ回路ユニットが設けられるように構成されている。また、階調電圧発生回路は所定数のボルテージフォロワ回路に対応する所定数の選択回路グループを備え、所定の選択回路グループはボルテージフォロワ回路ユニットに対応する選択回路を備えている。このため、表示パネルの表示中において或る1つの階調が集中して選択されるような場合であっても、所定数のボルテージフォロワ回路ユニット及び所定数の選択回路グループによって負荷分散され、駆動スピードの劣化を解消できるようになる。前記階調電圧発生回路において、補正対象の前記ボルテージフォロワ回路に入力される前記基準電圧を選択する補正基準選択回路と、前記補正対象のボルテージフォロワ回路から出力される前記階調電圧を選択する補正対象選択回路と、前記補正基準電圧回路において選択された前記基準電圧と前記補正対象選択回路において選択された前記階調電圧とを比較するコンパレータと、前記コンパレータの出力に基づいて前記補正対象のボルテージフォロワ回路に補正信号を出力する補正制御回路と、を備え、前記ボルテージフォロワ回路群に含まれる前記複数のボルテージフォロワ回路は、前記補正制御回路から出力された前記補正信号に基づいてオフセット電圧を補正するように構成されている、としてもよい。この構成によれば、1つの基準電圧に対して二以上の所定数のボルテージフォロワ回路が設けられている場合、この所定数のボルテージフォロワ回路の間でオフセット電圧が等しくなるように補正されることになる。これにより、所定数のボルテージフォロワ回路の間でのオフセット電圧の相違に伴う表示パネルの表示ムラを解消することができる。前記階調電圧発生回路において、前記ボルテージフォロワ回路群に含まれる前記複数のボルテージフォロワ回路は、オフセットキャンセル機能を備えるように構成されている、としてもよい。この構成によれば、1つの基準電圧に対して二以上の所定数のボルテージフォロワ回路が設けられている場合、この所定数のボルテージフォロワ回路それぞれのオフセット電圧がキャンセルされることになる。これにより、所定数のボルテージフォロワ回路の間でのオフセット電圧の相違に伴う表示パネルの表示ムラを解消することができる。前記階調電圧発生回路において、前記複数の選択回路に入力される前記画像データに基づいて、表示パネルの表示中で未使用階調電圧を検出し、該検出した未使用階調電圧を出力する前記ボルテージフォロワ回路をオフ状態とさせる未使用階調検出回路を備えている、としてもよい。この構成によれば、表示パネルの表示中において未使用階調電圧を出力するボルテージフォロワ回路を強制的にオフさせるので、階調電圧発生回路の低消費電力化が図られることになる。前記階調電圧発生回路において、前記複数の選択回路に入力される前記画像データに基づいて、前記ボルテージフォロワ回路ユニットの前記所定数のボルテージフォロワ回路のうち表示パネルの表示中で未使用ボルテージフォロワ回路を検出し、該検出した未使用ボルテージフォロワ回路をオフ状態とさせる未使用階調検出回路を備えている、としてもよい。この構成によれば、二以上の所定数のボルテージフォロワ回路のうち表示パネルの表示中において未使用ボルテージフォロワ回路を強制的にオフさせるので、階調電圧発生回路の低消費電力化が図られることになる。上記の課題を解決するために、本発明のその他の形態aspectに係る表示装置は、行列状に配置された複数の画素と、前記複数の画素に列又は行毎に接続された複数の信号線と、前記複数の画素のうちの前記階調電圧を印加すべき画素を行又は列毎に選択するための複数の走査線と、を備える表示パネルと、前記複数の走査線を介して前記画素の選択を行う走査線駆動回路と、前記複数の信号線に前記複数の出力端がそれぞれ接続された前記階調電圧発生回路と、前記画像データに対応する階調電圧が前記複数の画素に印加されるように、前記階調電圧発生回路による前記複数の出力端からの前記階調電圧の出力と前記走査線駆動回路による前記画素の選択とを制御するタイミングコントローラと、を備える、ものである。本発明によれば、表示中の階調が一つに集中する場合であっても駆動スピードの劣化を適切に解消することが可能な階調電圧発生回路及びそれを用いた表示装置を提供することができる。以下、本発明の好ましい実施の形態を、図面を参照しながら説明する。なお、以下では全ての図を通じて同一又は相当する要素には同一の参照符号を付して、その重複する説明を省略する。実施の形態1[表示装置]図1は本発明の実施の形態1に係る表示装置の構成例を示した図である。なお、以下の全ての実施の形態を通じて、本発明に係る表示装置として液晶表示装置を例に挙げて説明するが、画像データに応じた階調電圧がガンマ特性に応じて補正されるアクティブマトリックス型の表示装置であればよい。図2は図1に示す各画素の構成を模式的に示した図である。図3は画像データと階調電圧との関係を表したグラフである。図1の液晶表示装置は、液晶パネル100と、バックライト110と、走査線駆動回路10と、信号線駆動回路20と、タイミングコントローラ30とを備えている。バックライト110から液晶パネル100に表示用の光が供給され、外部から指令された画像データDATA階調データ、表示データに応じた透過率で表示用の光を透過するように、走査線駆動回路10及び信号線駆動回路20が駆動されることにより、液晶パネル100に画像データDATAに応じた画像が表示される。液晶パネル100は、対向基板101とアレイ基板102との間に液晶層103を挟持した構造となっている。アレイ基板102及び対向基板101の液晶層103とは反対側の表面には偏向板105が配置され、アレイ基板102及び対向基板101の液晶層103側の表面には配光膜図示せずが配置されている。アレイ基板102の内面には、ガラス基板上に行列状ここでは、N行×M列。但し、N、Mは自然数。以下同様に配置されたN×M個の画素PIX_iji=1~N、j=1~Mと、画素PIX_ijに列又は行毎に接続されたN本の信号線Y_ii=1~Nと、画素PIX_ijのうちの階調電圧を印加すべき画素を行又は列毎に選択するためのM本の走査線G_jj=1~Mと、が形成されている。走査線G_jは走査線駆動回路10によって駆動され、信号線Y_iは信号線駆動回路20によって駆動される。画素PIX_ijには、走査線G_j及び信号線Y_iの交差位置に、薄膜トランジスタTFT:ThinFilmTransistorW及び画素電極PIXが形成されている。薄膜トランジスタWは、そのゲートが1本の走査線G_jに接続され、そのソースが1本の信号線Y_iに接続され、そのドレインが画素電極PIXに接続されている。対向基板101は、ガラス基板上に配置されたカラーフィルタ図示せずと、アレイ基板102の画素電極PIXに対向して該カラーフィルタ上に配置された共通電極VCOMとを含む。この共通電極VCOMとこれに対向する画素電極PIXとの間に液晶容量C寄生容量も含むが形成されている。画素PIX_ijの透過率は、アレイ基板102の画素電極PIXに供給される階調電圧画素電圧と、対向基板101の共通電極VCOMに供給されるコモン電圧と、の差電圧として液晶層103に印加される駆動電圧に応じて制御される。共通電極VCOMは対向基板101上に形成された共通線図示せずを介して、コモン電圧を付与する電源に接続されている。信号線駆動回路20は、階調電圧発生回路40と、出力回路50とを備える。階調電圧発生回路40は、電源回路図示せずから供給された電源電圧をもとに複数の階調電圧を発生する。例えば1画素当たりの画像データDATAが6ビットの場合、64=2の6乗種類の階調電圧γ1~γ64を発生する図3を参照。また、階調電圧発生回路40は、信号線Y_iそれぞれを対象として、複数ビットの画像データDATAに基づいて複数の階調電圧のいずれか一つを選択して出力回路50に出力する。出力回路50は、信号線Y_iそれぞれを対象として、階調電圧発生回路40から供給された階調電圧をバッファリングして信号線Y_iそれぞれに出力する。これにより、複数の信号線Y_iそれぞれが駆動される。タイミングコントローラ30は、画像データDATAに対応する階調電圧γ1~γ64が画素PIX_ijに印加されるように、階調電圧発生回路40による階調電圧の出力γ1~γ64と走査線駆動回路10による画素PIX_ijの選択とを制御する。具体的には、1垂直走査期間1V毎に走査線G_1~G_Nを順次選択するための制御信号CTGと、1水平走査期間1H毎に画像データDATAに含まれる1ライン分の画素PIX_ijに対するアナログ画像データDATAを信号線Y_1~Y_Mそれぞれに割り当てるための制御信号CTY等を発生する。制御信号CTGは、1垂直走査期間1V毎に発生されるパルスである垂直スタート信号、及び1垂直走査期間1Vにおいて走査線G_jの本数分発生されるパルスである垂直クロック信号等を含む。制御信号CTGは、タイミングコントローラ30から走査線駆動回路10に供給される。制御信号CTYは、1水平走査期間1H毎に発生されるパルスである水平スタート信号STH、各水平走査期間において信号線数分発生されるパルスである水平クロック信号CKH、1ライン分の画素PIX_ijに対する画像データDATAに対応して信号線Y_iを駆動するために1水平走査期間1H毎にスタート信号STHから所定時間遅れて発生されるパルスであるストローブ信号STB、及び1水平走査期間毎1H及び1垂直走査期間1V毎にコモン電圧VCOMに対して画素電圧の極性を設定するための極性信号POL等を含む。制御信号CTYは、画像データDATAと共にタイミングコントローラ30から信号線駆動回路20に供給される。なお、画像データDATAは、液晶パネル100の階調特性ガンマ特性を補正するための階調データを含む。[階調電圧発生回路]図4は、本発明の実施の形態1に係る階調電圧発生回路の構成例を示したブロック図である。図4に示す階調電圧発生回路40は、ラダー抵抗器1と、ボルテージフォロワ回路群2と、階調電圧選択回路3とを含む。なお、同図に示す例では、画像データDATAが6ビットであり、階調電圧が2の6乗である64種類の階調に対応する電圧レベルを有する。ラダー抵抗器1は、電源回路図示せずから供給された電源電圧をもとに生成された高電位側電源VDDと低電位側電源VSSとの間に、65個の抵抗R1~R65が直列に接続されて構成されている。ラダー抵抗器1は、高電位側電源VDDと低電位側電源VSSとの間の電位差を抵抗R1~R65により分圧することで、抵抗R1~R65それぞれの接続点から基準電圧γref1~γref64が取り出される。なお、基準電圧γref1が最大基準電圧であり、基準電圧γref64が最小基準電圧である。ボルテージフォロワ回路群2は、ラダー抵抗器1で生成した基準電圧γref1~γref64それぞれに対して、2つのオペアンプ2_k_L、2_k_Rk=1~64を備えたボルテージフォロワ回路ユニットが設けられるように、構成されている。ボルテージフォロワ回路ユニットの一方のオペアンプ2_k_Lは、一方の出力端グループOUT1~OUTM/2を駆動するものである。ボルテージフォロワ回路ユニットの他方のオペアンプ2_k_Rは、他方の出力端グループOUTM/21~OUTMを駆動するものである。オペアンプ2_k_L,2_k_Rそれぞれは、いわゆるボルテージフォロア回路として機能するように構成されている。つまり、オペアンプ2_k_L、2_k_Rは、ラダー抵抗器1から基準電圧γref1~γref64が入力され、外部負荷の入力インピーダンスが低くても損失なく駆動できるように、電圧を保ったままでインピーダンス変換して階調電圧γ1~γ64を出力するように構成されている。なお、ボルテージフォロワ回路ユニットの2つのボルテージフォロワ回路は、オペアンプで構成する他に、ソースフォロワ等のトランジスタ増幅回路で構成してもよい。階調電圧選択回路3は、信号線Y_iの本数に対応した出力端OUT1~OUTMそれぞれに対して、1つの選択回路3_1~3_Mが設けられるように構成されている。選択回路3_1~3_Mは、出力端OUT1~OUTMに接続されている画素PIX_ijに印加させる電圧を、階調電圧γ1~γ64の中から1つだけ選択するように構成されている。具体的には、選択回路3_1~3_Mは、ボルテージフォロワ回路群2から階調電圧γ1~γ64が入力されるともにタイミングコントローラ30から6ビットの画像データDATAが入力され、該6ビットの画像データDATAをデコードした結果に基づいて階調電圧γ1~γ64の中から1つを選択して出力するように構成されている。階調電圧選択回路3に含まれる選択回路3_1~3_Mは、ボルテージフォロワ回路ユニットのうち一方のオペアンプ2_k_Lから出力された一方の階調電圧γLkが入力される一方の選択回路グループ3_1~3_M/2と、他方のオペアンプ2_k_Rから出力された他方の階調電圧γRkが入力される他方の選択回路グループ3_M/21~3Mと、に区分されている。図5は、図4に示す階調電圧選択回路3に含まれる一つの選択回路3_1の構成例を示した図である。その他の選択回路3_2~3_Mについても同様の構成である。選択回路3_1は、所謂トーナメント方式の選択アルゴリズムを実現するように、P型トランジスタ又はN型トランジスタで構成されたスイッチを配置して構成されている。ここで、トーナメント方式の選択アルゴリズムとは、画像データDATAのビット値に基づいて64個の階調電圧のうち隣り合う2個の階調電圧を二者択一で選択することを繰り返していくことで、最終的に1つの階調電圧が選択されるようなアルゴリズムのことを指す。図5中のL:ONは、画像データDATAの対応ビットがLow=0の時にON状態となり、該対応ビットがHigh=1の時にOFF状態となるP型トランジスタを表している。図5中のH:ONは、画像データDATAの対応ビットがHigh=1の時にON状態となり、該対応ビットがLow=0の時にOFF状態となるN型トランジスタを表している。例えば、6ビットの画像データDATAが111111である場合、64個の入力端γ1~γ64から1個の出力端OUT1までの経路の中で、全てのスイッチがON状態となるのは入力端γ64から出力端OUT1への経路のみとなる。この場合、選択回路3_1は、入力端64に入力された階調電圧γ64を選択して出力端OUT1から出力する。つぎに、図4に示す階調電圧発生回路の動作の概要を説明する。例えば、出力端OUT1~OUTMそれぞれに50pFの負荷容量が接続されている場合とする。この場合、出力端OUT1~OUTMそれぞれに接続されている各画素が同じ階調電圧を選択すると、1つのオペアンプで50pF×Mの負荷容量を駆動することになり、オペアンプ出力の収束時間が長期化するおそれがある。そこで、上記のとおり、基準電圧γrefkk=1~64それぞれに対して、2つのオペアンプ2_k_L,2_k_Rk=1~64を準備しておくことで、1つのオペアンプによって駆動される負荷容量が50pF×Mから50pF×M/2まで半減することになる。これにより、オペアンプ出力の収束時間の長期化を改善することが可能となる。図6は、図4に示す階調電圧発生回路の物理的な配置イメージ図である。図6に示すように、液晶表示装置の信号線駆動回路20は、出力端OUT1~OUTMの配列方向が信号線駆動回路20の長手方向となるように配置されている。このため、オペアンプ2_k_L,2_k_Rから出力端OUT1~OUTMまでの間の距離が長い程、負荷容量が増すだけでなく、配線引き回しによる面積増加が生じる。つまり、オペアンプ2_k_L,2_k_Rから出力端OUT1~OUTMまでの距離はできる限り短くした方が好ましい。そこで、上記のとおり、基準電圧γrefkそれぞれに対して2つのオペアンプ2_k_L,2_k_Rが設けられた場合、図6に示すように、一方の出力端グループOUT1~OUTM/2の近傍に一方のオペアンプ2_k_Lを配置するとともに、他方の出力端グループOUTM/21~OUTMの近傍に他方のオペアンプ2_k_Rを配置することで、オペアンプ2_k_L,2_k_Rから出力端OUT1~OUTMまでの距離を実質的に短くすることができる。[オペアンプの負荷分散に伴うオフセット電圧の補正]上記のとおり、1つの階調電圧を2つのオペアンプで駆動する場合、該2つのオペアンプのオフセット電圧の違いが階調電圧の違いとなって現れ、表示ムラの問題が起こり得る。そこで、オペアンプそれぞれにオフセット電圧補正機能を付加して、オペアンプのオフセット自体が小さくなるような対策をとる。図7は、本発明の実施の形態1に係る階調電圧発生回路のその他の構成例、つまり、図4に示す階調電圧発生回路のボルテージフォロワ回路群2に対しオフセット補正機能を付加した構成例を示したブロック図である。図8は、図7に示すオフセット電圧補正機能付きのオペアンプの構成例を示した回路図である。まず、図8に示すオフセット電圧補正機能付きのオペアンプ2_1_L_Cの構成を説明する。なお、図8に示すオペアンプ2_1_L_Cは、図7に示すオペアンプ2_k_L_Cの一つを表しており、図7に示すオペアンプ2_k_R_Cそれぞれも同様の構成である。補正制御回路7の出力端とオペアンプ2_k_L_C,2_k_R_Cの所定の入力端との間を接続する補正信号線71は、複数ビットのデジタルデータを転送する信号線である。ここでは、例として3ビットとする。また、補正制御回路7の出力端とオペアンプ2_k_L_C,2_k_R_Cの所定の入力端との間を接続する補正電圧線72は、それぞれ異なった電圧値を有した2本以上のアナログ信号を伝送する電圧線である。補正信号線71が3ビットであれば、補正電圧線72は2の3乗である8本となる。オペアンプ2_1_L_Cは、記憶回路8と、補正電圧選択回路9と、補正電流供給部2Uと、差動増幅部2Sと、出力部2Oとを含んでいる。記憶回路8は、補正制御回路7から補正信号線71を介して転送される3ビットのデジタルデータを取り込んでそれを記憶するように構成されている。補正電圧選択回路9は、記憶回路8に記憶されたデジタルデータに応じて、補正制御回路7から補正電圧線72を介して伝送される8本分のアナログ電圧の中から1つを選択し、その選択したアナログ電圧に基づいて補正電流供給部2Uの補正トランジスタM21,M22の各ゲートに補正差動入力電圧P,Nを印加させるように構成されている。補正電流供給部2Uは、補正電圧選択回路9から供給された補正差動入力電圧P,Nに基づいて、差動増幅部2Sにおける2本の各電流経路に補正電流I1,I2が供給されるように構成されている。具体的には、補正電流供給部2Uは、差動増幅部2Sの差動トランジスタM1のドレインに、補正差動入力電圧Nの電圧値に応じた補正電流I1が供給されるように、かつ、差動増幅部2Sの差動トランジスタM2のドレインに、補正差動入力電圧Pの電圧値に応じた補正電流I2が供給されるように構成されている。なお、ここで、電流を供給するとは、電流を吐出することと電流を吸い込むことの両方を包含することを表している。上記の構成において、補正差動入力電圧P,Nの差分が調整されることにより、オペアンプ2_1_L_Cのオフセット電圧を相殺することができる。具体的には、階調電圧γL1が基準電圧γref1よりもΔVだけ大きい場合には、補正差動入力電圧Pは補正差動入力電圧NよりもΔVだけ小さい電圧値に設定すればよい。同様に、階調電圧γL1が基準電圧γref1よりもΔVだけ小さい場合には、補正差動入力電圧Pは補正差動入力電圧NよりもΔVだけ大きい電圧値に設定すればよい。なお、補正差動入力電圧P,Nの電圧値は、補正トランジスタM21,M22が動作可能な電圧範囲内例えば、トランジスタ閾値電圧以上であれば、任意の値でよい。このように、オペアンプ2_1_L_Cは、オフセット電圧が最も小さくなるように設定された補正信号線71のデジタルデータに基づいて選択された補正電圧線72のアナログ電圧に応じて、出力電圧階調電圧γL1を補正することができる。つぎに、図7に示す階調電圧発生回路の構成を説明する。図7に示す階調電圧発生回路は、図4に示す構成に対して、補正基準選択回路4と、補正対象選択回路5と、コンパレータ6と、補正制御回路7とを追加したものである。さらに、ボルテージフォロワ回路群2Cに含まれるオペアンプ2_k_L_C,2_k_R_Cは、図8に示したとおり、オフセット電圧を補正する機能が付加されるように構成されている。補正基準選択回路4は、オペアンプ2_k_L_C,2_k_R_Cの入力電圧である基準電圧γrefkを選択し、その基準電圧γrefkを補正基準線41を介してコンパレータ6の一方の入力端に供給するように構成されている。補正対象選択回路5は、オペアンプ2_k_L_C,2_k_R_Cから出力された階調電圧γLk,γRkを選択して、それらの階調電圧γLk,γRkを補正対象線51を介してコンパレータ6の他方の入力端に供給するように構成されている。コンパレータ6は、補正基準線41を介して供給された基準電圧γrefkと、補正対象線51を介して供給された階調電圧γLk,γRkとを比較して、階調電圧γLk,γRkが基準電圧γrefkよりも高ければ、コンパレータ出力線61を介してHighレベルの信号を補正制御回路7に出力し、階調電圧γLk,γRkが基準電圧γrefkよりも低ければ、コンパレータ出力線61を介してLowレベルの信号を補正制御回路7に出力するように構成されている。補正制御回路7は、コンパレータ6からコンパレータ出力線61を介して供給された信号に基づいて、オペアンプ2_k_L_C,2_k_R_Cそれぞれに対して補正信号線71を介して補正用のデジタルデータを転送するとともに、補正電圧線72を介して補正用のアナログ電圧を伝送するように構成されている。つぎに、図9を参照しながら、図7に示す階調電圧発生回路のオフセット電圧の補正動作を説明する。なお、図9は、図7に示す補正制御回路によるオフセット電圧の補正方法を説明するための図である。補正制御回路7は、オペアンプ2_1_L_Cのオフセット電圧を補正するために、補正基準選択回路4及び補正対象選択回路5を第1の制御線73及び第2の制御線74を介してつぎのように制御する。まず、補正制御回路7は、補正信号線71を介して転送するデジタルデータを3’h03ビット幅の16進数表記の0に設定する。図9に示されるように、オペアンプ2_1_L_Cは階調電圧γL1として電圧Aを出力する。このとき、補正対象選択回路5から補正対象線51を介してコンパレータ6に入力される電圧は、電圧Aである。つぎに、コンパレータ6は、補正基準選択回路4から供給された基準電圧γref1と補正対象選択回路5から供給された電圧Aとを比較する。ここで、電圧Aは基準電圧γref1よりも低いので、コンパレータ6は、コンパレータ出力線61を介して補正制御回路7にLowレベルの信号を出力する。つぎに、補正制御回路7は、コンパレータ6からコンパレータ出力線61を介して供給された信号がLowレベルであるので、補正信号線71を介して転送するデジタルデータを3’h13ビット幅の16進数表記の1にインクリメントする。すると、図9に示されるように、オペアンプ2_1_L_Cは、階調電圧γL1として電圧Bを出力する。このとき、補正対象選択回路5から補正対象線51を介してコンパレータ6に入力される電圧は、電圧Bである。つぎに、コンパレータ6は、補正基準選択回路4から供給された基準電圧γref1と補正対象選択回路5から供給された電圧Bとを比較する。ここで、電圧Bは基準電圧γref1よりも低いので、コンパレータ6は、コンパレータ出力線61を介して補正制御回路7にLowレベルの信号を出力する。つぎに、補正制御回路7は、コンパレータ6からコンパレータ出力線61を介して供給された信号がLowレベルであるので、補正信号線71を介して転送するデジタルデータを3’h23ビット幅の16進数表記の2にインクリメントする。すると、図9に示されるように、オペアンプ2_1_L_Cは、階調電圧γL1として電圧Cを出力する。このとき、補正対象選択回路5から補正対象線51を介してコンパレータ6に入力される電圧は、電圧Cである。つぎに、コンパレータ6は、補正基準選択回路4から供給された基準電圧γref1と補正対象選択回路5から供給された電圧Cとを比較する。ここで、電圧Cは基準電圧γref1よりも高いので、コンパレータ6は、コンパレータ出力線61を介して補正制御回路7にHighレベルの信号を出力する。つぎに、補正制御回路7は、コンパレータ6からコンパレータ出力線61を介して供給された信号がHighレベルであるので、オペアンプ2_1_L_Cの記憶回路8がデジタルデータの3’h2を保持し続けるように制御する。このように、オペアンプ2_1_L_Cのオフセット電圧が小さくなるように補正が行われる。他の全てのオペアンプについても同様にオフセット電圧の補正が行われる。この結果、負荷分散のために1つの階調電圧に対して設けられた2つのオペアンプのオフセット電圧の違いが相殺されることになり、ひいては表示ムラの発生が抑えられることになる。[オフセットキャンセル機能付きオペアンプの採用]図10は、本発明の実施の形態1に係る階調電圧発生回路のその他の構成、つまり、図7に示すオフセット電圧補正機能を付加したオペアンプ2_k_L_C,2_k_R_Ck=1~Mを、オフセットキャンセル機能付きオペアンプ2_k_L_D,2_k_R_Dk=1~Mに置き換えるとともに、図7に示す補正制御回路7、補正基準選択回路4、補正対象選択回路5、及びコンパレータ6を省略した構成例を示したブロック図である。図11は、図10のオフセットキャンセル機能付きオペアンプ2_k_L_D,2_k_R_Dの構成例を示す回路図である。このように、オフセットキャンセル機能付きオペアンプ2_k_L_D,2_k_R_Dを採用しても、オフセット電圧補正機能を付加したオペアンプ2_k_L_C,2_k_R_Cを採用した場合と同様の効果が得られる。[変形例]ボルテージフォロワ回路群2は、入力される前記基準電圧を二以上の所定数のボルテージフォロワ回路がそれぞれ階調電圧として出力するボルテージフォロワ回路ユニットを、ラダー抵抗器1が生成する複数の基準電圧γref1~γref64毎に備えればよい。つまり、ボルテージフォロワ回路ユニットは、2つのボルテージフォロワ回路を備える構成に限定されず、3以上のボルテージフォロワ回路を備えるように構成してもよい。また、階調電圧選択回路3は、ボルテージフォロワ回路ユニットの所定数のボルテージフォロワ回路にそれぞれ対応する所定数の選択回路グループを備えればよい。つまり、ボルテージフォロワ回路ユニットが備える所定数のボルテージフォロワ回路に対応して、階調電圧選択回路3は所定数の選択回路グループを備えればよい。実施の形態2図12は、本発明の実施の形態2に係る階調電圧発生回路の構成例を示すブロック図である。なお、図12に示す階調電圧発生回路は、図4に示す階調電圧発生回路に対して未使用階調検出回路11を追加したものである。本実施の形態では、階調表示がなく駆動停止中の状態にあるオペアンプであっても静止電流が流れ続けることに着目して、液晶パネル100の表示の際に、未使用階調検出回路11によって未使用階調を検出するとともに、この検出した未使用階調に対応したオペアンプを強制的にオフさせる。これにより、階調電圧発生回路の低消費電力化が図られることになる。具体的には、未使用階調検出回路11は、画像データバス[5:0]を介して、各出力端OUT1~OUTMそれぞれの画像データ1~Mを6ビットのデジタル信号として時系列に受信するように構成されている。また、未使用階調検出回路11は、時系列に受信した6ビットのデジタル信号の内容をデコードし、液晶パネル100の表示の際に1度も選択されなかった或る1つの階調に対応したオペアンプ2_k_L,2_k_Rk=1~Mに対してHighレベルのアンプオフ信号を出力するように構成されている。なお、表示中に1度も選択されなかった階調を検出するため、例えば、全ての階調に対して1つのフリップフロップ以下、FFというを備え、該FFは対応する或る階調が1度でも選択されればHighレベルのフラグアンプオフ信号を保持するように構成される。オペアンプ2_k_L,2_k_Rは、未使用階調検出回路11からHighレベルのアンプオフ信号が入力されたとき、その駆動を停止するように構成されている。図12は、オペアンプ2_k_L,2_k_Rの構成例を示す回路図である。図12に示されるとおり、オペアンプ2_k_L,2_k_Rは、その差動増幅部として、カレントミラーを構成するP型トランジスタP1、P2と、該カレントミラーの電流吐出側に設けられたN型トランジスタN1、N2と、該N型トランジスタN1,N2と共通に接続されたN型トランジスタN3とを備えている。また、オペアンプ2_k_L,2_k_Rは、その出力部として、直列に接続されたP型トランジスタP3とN型トランジスタN4とを備えている。なお、新たに設けた未使用階調検出回路11を利用して、実施の形態1のように1つの基準電圧に対して二以上のオペアンプが設けられる場合において、当該二以上のオペアンプのうち未使用オペアンプを検出して、当該未使用オペアンプを強制的にオフさせることもできる。これにより、階調電圧発生回路のさらなる低消費電力化が図られることになる。上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び/又は機能の詳細を実質的に変更できる。"