第1のゲート端子がワード線に電気的に接続され、第1のソース端子がビット線に電気的に接続され、第1のドレイン端子がソース線に電気的に接続され、半導体材料を含んだ基板により構成された第1のトランジスタと、第2のゲート端子が酸化物半導体用のワード線に電気的に接続され、第2のソース端子が酸化物半導体用ビット線と電気的に接続され、第2のドレイン端子が前記第1のトランジスタの第1のゲート端子に電気的に接続され、酸化物半導体層を含んで構成された第2のトランジスタと、前記第1のトランジスタの第1のゲート端子と前記ワード線に電気的に接続された容量素子と、を有するメモリセルと、第3のソース端子と、第3のドレイン端子と、第3のゲート端子と、第4のゲート端子からなるデュアルゲート駆動のトランジスタにより構成され、前記第3のソース端子及び第3のゲート端子が、電源電圧が入力される端子に電気的に接続され、前記第3のドレイン端子が、前記ビット線に電気的に接続される抵抗素子と、基準電位を出力する基準電位回路と、前記基準電位回路及び前記ビット線と電気的に接続され、該基準電位回路が出力する基準電位と前記ビット線の電位を比較する電位比較回路と、前記電位比較回路と電気的に接続され、該電位比較回路の出力電位が電源制御回路部及び状態遷移回路部に与えられる制御回路と、を有し、前記制御回路において、前記状態遷移回路部は、前記電源制御回路部の入力部及び前記抵抗素子の第4のゲート端子と電気的に接続されて該第4のゲート端子に電位を与え、前記電源制御回路部は、前記酸化物半導体用のビット線と電気的に接続され、前記酸化物半導体用のビット線に電位を与えることを特徴とする半導体装置。前記基準電位回路は、異なる電位を出力する複数の基準電位回路である請求項1に記載の半導体装置。前記半導体材料は、単結晶半導体基板である請求項1または請求項2に記載の半導体装置。前記半導体材料は、シリコンである請求項1乃至請求項3のいずれか一に記載の半導体装置。前記酸化物半導体層は、In、GaおよびZnを含んでなる酸化物半導体材料である請求項1乃至請求項4のいずれか一に記載の半導体装置。しかし、多値メモリでは、記憶の大容量化に伴い、多種の異なる電位値を用いるため、必要とする回路も増加し、半導体装置の大型化やコスト高を招くという問題がある。また、多値メモリでは、一般的には複数のトランジスタを用いた回路にて構成しており、同一の電位であっても各トランジスタのばらつきにより、メモリセル毎に電位値のばらつきが発生してしまう。場合によっては、これらのばらつきにより、データの正確な書き込み、及び読み出しが出来ないという問題がある。このような問題を解決する手法の一つとして、通常はベリファイ動作が行われる。しかしながら、ベリファイ動作の判定は、情報の書き込み後のしきい値電位が所定の範囲内にあることを確かめるために、しきい値電位を超えたところで電位が保持される。この時にデータを読み出す際のしきい値電位が書き込み時と同等であった場合、書き込み時に保持された電位と読み出し時の電位とのマージンが少ない。すなわち、このような状態で判定を行うと、少しの電荷の抜けでしきい値電位を下回り、誤った読み出しをしてしまう。また、外部からのノイズ等により、しきい値電位が変動する現象、所謂チャタリング現象が生じると正確な読み出しを行うことができないという問題がある。上記課題に対して、ベリファイ動作の電位と、読み出し時の基準電位を2種類用意し制御する方法や、スイッチ等の周辺回路により基準電位を制御する方法が考えられる。しかしながら、これらの方法では回路規模が大きくなり、消費電力も増加するという問題がある。上記の問題に顧み、開示する発明の一形態では、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな半導体装置を提供することを目的の一つとする。また、開示する発明の一形態では、新たな半導体装置により、回路規模を縮小し、書き込み、読み出しに対する信頼性を向上させることを目的の一つとする。本明細書に開示する発明の一形態は、酸化物半導体層を含むトランジスタを用いたメモリセルに対して、ベリファイ動作と、読み出しを行う際に、異なるしきい値電圧を示すデュアルゲート駆動のトランジスタを抵抗素子として用いることで、一系統の基準電位回路のみで安定したベリファイ動作、及び読み出し動作が可能となる。また、本明細書に開示する発明の一形態は、酸化物半導体層を含むトランジスタを用いたメモリセルに書き込みを行う際に、書き込み電位を段階的に上昇させて、同時に読み出し電流を確認し、読み出し電流の結果を書き込み電位に利用して多値書き込みを行う。つまり、書き込みとベリファイ動作を同時に行い、信頼性の高い書き込みが可能となる。メモリセルに用いるトランジスタは、オフ電流を十分に小さくすることができる材料、例えば、ワイドギャップ材料より具体的には、例えば、エネルギーギャップEgが3eVより大きい半導体材料を半導体層として有するトランジスタを用いる。酸化物半導体材料がワイドギャップ材料なので、半導体装置のトランジスタが含む酸化物半導体として用いる。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間にわたって情報を保持することが可能となる。本明細書に開示する半導体装置の一形態は、第1のゲート端子がワード線に電気的に接続され、第1のソース端子がビット線に電気的に接続され、第1のドレイン端子がソース線に電気的に接続され、半導体材料を含んだ基板により構成された第1のトランジスタと、第2のゲート端子が酸化物半導体用のワード線に電気的に接続され、第2のソース端子が酸化物半導体用ビット線と電気的に接続され、第2のドレイン端子が第1のトランジスタの第1のゲートに電気的に接続され、酸化物半導体層を含んで構成された第2のトランジスタと、第1のトランジスタの第1のゲート端子とワード線に電気的に接続された容量素子と、を有するメモリセルと、第3のソース端子と、第3のドレイン端子と、第3のゲート端子と、第4のゲート端子からなるデュアルゲート駆動のトランジスタにより構成され、第3のソース端子及び第3のゲート端子が、電源電圧が入力される端子に電気的に接続され、第3のドレイン端子が、ビット線に電気的に接続される抵抗素子と、基準電位を出力する基準電位回路と、基準電位回路及びビット線と電気的に接続され、基準電位回路が出力する基準電位とビット線の電位を比較する電位比較回路と、電位比較回路と電気的に接続され、電位比較回路の出力電位が電源制御回路部及び状態遷移回路部に与えられる制御回路と、を有し、制御回路において、状態遷移回路部は、電源制御回路部の入力部及び抵抗素子の第4のゲート端子と電気的に接続されて第4のゲート端子に電位を与え、電源制御回路部は、酸化物半導体用のビット線と電気的に接続され、酸化物半導体用のビット線に電位を与えることを特徴とする半導体装置である。また、上記構成において、基準電位回路は、異なる電位を出力する複数の基準電位回路である構成としてもよい。また、上記構成において、半導体材料は、単結晶半導体基板である構成としてもよい。また、上記構成において、半導体材料は、シリコンである構成としてもよい。また、上記構成において、酸化物半導体層は、In、GaおよびZnを含んでなる酸化物半導体材料である構成としてもよい。なお、上記においては、酸化物半導体材料を用いて第2のトランジスタを構成しているが、開示する発明はこれに限定されない。酸化物半導体材料をはじめとするワイドギャップ材料より具体的には、例えば、エネルギーギャップEgが3eVより大きい半導体材料などを適用しても良い。なお、本明細書等において上や下の用語は、構成要素の位置関係が直上または直下であることを限定するものではない。例えば、ゲート絶縁層上のゲート電極の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。また、本明細書等において電極や配線の用語は、これらの構成要素を機能的に限定するものではない。例えば、電極は配線の一部として用いられることがあり、その逆もまた同様である。さらに、電極や配線の用語は、複数の電極や配線が一体となって形成されている場合なども含む。また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。なお、本明細書等において、電気的に接続には、何らかの電気的作用を有するものを介して接続されている場合が含まれる。ここで、何らかの電気的作用を有するものは、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、何らかの電気的作用を有するものには、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。また、開示する発明に係る半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、浮遊ゲートへの電子の注入や、浮遊ゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるため、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作例えば、情報の読み出し動作の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路論理回路、駆動回路などを好適に実現することが可能である。このように、酸化物半導体以外の材料を用いたトランジスタより広義には、十分な高速動作が可能なトランジスタと、酸化物半導体を用いたトランジスタより広義には、十分にオフ電流が小さいトランジスタとを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、開示する発明の一形態では、書き込み時において、書き込み電位を段階的に上昇させ、同時に読み出し電流を確認し、読み出し電流の結果を書き込み電位に利用することにより、メモリセルでのトランジスタのばらつきの影響を低減し、安定した書き込みをすることができる。さらに、開示する発明の一形態では、ベリファイ動作時と読み出し時において、異なるしきい値電圧を示すデュアルゲート駆動のトランジスタを抵抗素子として用いることで、ベリファイ動作用の電位と、読み出し用の電位にマージンを設けることができ、一系統の基準電位回路のみで、安定した読み出しを行うことができる。したがって、回路規模を縮小することが可能となる。本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。なお、本明細書等における第1、第2、第3などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。実施の形態1本実施の形態では、開示する発明の一態様に係る半導体装置について、図1乃至図3を参照して説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、OSの符号を併せて付す場合がある。<回路構成>はじめに回路構成について、図1を参照して説明する。図1に示す回路構成は、NOR型のメモリ1bit/cellであり、複数のメモリセルがマトリクス状に配置されたメモリセルアレイ253と、基準電位回路250と、電位比較回路254と、駆動の制御を行う制御回路259と、トランジスタにより形成された抵抗素子260により構成されている。また、上記回路構成に、ワード線選択回路251RowDecoderまたは、ビット線選択回路252ColumnDecoderなどの周辺回路を適宜設けても良い。メモリセルアレイ253は、一つのメモリセルが半導体材料を含む基板に設けられた第1のトランジスタ211と、酸化物半導体層を含んで構成された第2のトランジスタ212と、容量素子213と、により構成されており、第1のトランジスタ211は、ワード線217に電気的に接続された第1のゲート端子と、ビット線214に電気的に接続された第1のソース端子と、ソース線に電気的に接続された第1のドレイン端子により形成され、第2のトランジスタ212は、酸化物半導体用ワード線216に電気的に接続された第2のゲート端子と、酸化物半導体用ビット線215に電気的に接続された第2のソース端子と、第1のトランジスタ211の第1のゲート端子に電気的に接続された第2のドレイン端子により形成され、第1のトランジスタ211の第1のゲート端子とワード線217の間には、容量素子213が電気的に接続されている。上記一つのメモリセルの構成が、縦m行×横n列mおよびnは1以上の自然数に複数配置されている。ここで、第2のトランジスタ212には、例えば、酸化物半導体を用いたトランジスタが適用される。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、第2のトランジスタ212をオフ状態とすることで、第1のトランジスタ211の第1のゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子213を有することにより、第1のトランジスタ211の第1のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。なお、第1のトランジスタ211については特に限定されない。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。次に、電位比較回路254は、ベリファイ動作時に基準電位回路250からの基準電位と、メモリセルアレイ253からの電位との比較を行い、制御回路259へ出力を与える。制御回路259は、段階的に電位を上昇させる機能を有する電源制御回路257BiasControllerと、各種関連回路ワード線選択回路251、ビット線選択回路252、電位比較回路254、電源制御回路257などに信号を送り、書き込み動作、ベリファイ動作、及び読み出し動作を制御する状態遷移回路258FSM:FiniteStateMachineと、を有する。また、制御回路259は、電位比較回路254からの出力255OutputVERIFY_OUT、READ_OUT含む。と、情報の保持が可能なラッチ回路256と、電源制御回路257と、を有する。電源制御回路257は、ラッチ回路256からの信号により、電源電圧VDDの制御を行う。次に、抵抗素子260は、状態遷移回路258FSMより信号を与えられて機能し、電源電圧VDDが与えられる第3のゲート電極および第3のソース電極と、状態遷移回路258FSMと電気的に接続された第4のゲート電極と、メモリセルアレイ253のビット線214に電気的に接続された第3のドレイン電極により構成されている。なお、抵抗素子260は、第3のゲート電極、及び第4のゲート電極と2つのゲート電極を備えている構成から、所謂デュアルゲート駆動トランジスタとも言う。以上により図1に示す回路構成が形成され、メモリセルアレイ253に情報の格納を行うことが可能である。具体的には、第1のトランジスタ211の第1のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、ベリファイ、保持、読み出しを行うことが出来る。また、抵抗素子260のデュアルゲート駆動トランジスタを生かすことで、回路規模を縮小した、ベリファイ動作、及び読み出しを行うことができる。<駆動方法>次に、図1の回路構成を用いて具体的な駆動方法について、以下説明を行う。まず、情報の書き込みとベリファイ動作について説明する。書き込みとベリファイ動作は同時に行い、それぞれ状態遷移回路258からの信号により機能する。書き込みは、酸化物半導体用ワード線216に電位を与え、第2のトランジスタ212をオン状態とする。これにより、酸化物半導体用ビット線215の電位が第1のトランジスタ211の第1のゲート電極、及び容量素子213に与えられる。なお、酸化物半導体用ビット線215の電位は、電源制御回路257BiasControllerより段階的に上昇させる。このようにすることで、第1のトランジスタ211の第1のゲート電極と接続されたノード203すなわちノードFG。記憶ノードともいう。の電位も段階的に上昇し、第1のトランジスタ211に流れる電流も段階的に上昇する。ベリファイ動作は、状態遷移回路258からの信号により、抵抗素子260の第4のゲート電極に正の電位を与え、ビット線214に電源電圧VDDの電位が与えられる。その後、ビット線214より第1のトランジスタ211に流れる電流をモニタし、基準電位回路250から出力される基準電位に達するまで酸化物半導体用ビット線215の電位を段階的に上昇させ続ける。また、基準電位との比較は電位比較回路254にて行われる。なお、抵抗素子260は、第4のゲート電極に正の電位が与えられることにより、トランジスタのしきい値Vthがマイナスシフトし、電源電圧VDDからの電流を流しやすくなる。すなわちトランジスタを抵抗素子としてみた場合、低抵抗となる。抵抗素子はスイッチを用いた回路にて形成することも可能であるが、回路規模が大きくなり好ましくない。ここで、抵抗素子260として用いているデュアルゲート駆動トランジスタの動作について図2を用いて説明を行う。図2は、デュアルゲート駆動トランジスタの計算結果になる。縦軸はトランジスタに流れる電流IDをログスケールで示し、横軸は第3のゲート電極の電圧をリニアスケールで示している。ID-VGカーブともいう。実線280は第4のゲート電極に正の電位を与えたときのトランジスタ特性であり、実線282は第4のゲート電極に電位を与えていないときのトランジスタ特性である。第4のゲート電極に正の電位を与えることで、トランジスタのしきい値Vthがマイナスシフトする。すなわち、電源電圧VDDが固定の際、第4のゲート電極に電位を与えていない時よりも正の電位を与えたときの方が、より多くの電流が流れる。なお、書き込み時に第1のトランジスタ211に流れる電流をベリファイしているため、非選択のワード線への誤書き込み、及び誤ベリファイ動作の防止として、非選択のワード線に負の電位を与えることが好ましい。具体的には、非選択のワード線の書き込み用電圧、及び非選択のワード線の読み出し用電圧は、それぞれ-3Vの電位を用いることができる。次に、情報の保持について説明する。状態遷移回路258は、第1のトランジスタ211に流れる電流が基準電位に達した段階すなわちベリファイ動作で正しい判定がされた段階で、酸化物半導体用ビット線215をオフ状態とする信号を送る。これにより、第1のトランジスタ211の第1のゲート電極に与えられた電荷が保持される。次に、情報の読み出しについて説明する。状態遷移回路258の信号により読み出しの動作を行う。状態遷移回路258は、抵抗素子260の第4のゲート電極には電位を与えない。すなわち、抵抗素子260は、図2に示す実線282のトランジスタ特性となり、高抵抗となる。その後、ビット線214に所定の電位定電位を与えた状態で、容量素子213の一端に接続されたワード線217に適切な電位読み出し電位を与えると、第1のトランジスタ211の第1のゲート電極に保持された電荷量に応じて、第1のトランジスタ211のソース電流、またはドレイン電流は異なる電位をとる。例えば、保持された電荷量が多い場合は、第1のトランジスタ211に流れる電流が大きいため、電位比較回路254に入力される電位のノード204V_MEMは小さくなる。なお、読み出し時の抵抗素子260は、第4のゲート電極に電荷を与えられていないため高抵抗となり、ベリファイ時と比較し低い電位で読み出しが可能となる。以上により、メモリセルアレイ253への情報の書き込み、ベリファイ動作、保持、読み出しを行うことが可能となる。ここで、図3に書き込み時、ベリファイ時、及び読み出し時の各出力のタイミングチャートを示す。図3は、書き込み、及びベリファイ動作を示すタイミングチャート300と、読み出し時の動作を示すタイミングチャート302である。ここで、図3に示すタイミングチャートにおいて、V_RAMPは書き込み電圧電位、V_KEEPはノード203ノードFGの電位、V_REFは基準電位、V_MEMVERIFYはベリファイ時のノード204の電位メモリセルアレイ253の電位、V_MEMREADは読み出し時のノード204の電位メモリセルアレイ253の電位、VERIFY_OUTはベリファイ時の判定結果、READ_OUTは読み出し時の判定結果をそれぞれ示している。書き込み時は、書き込み電圧V_RAMPが段階的に上昇し、それに伴いノード203に保持される電位V_KEEPも段階的に上昇する。また、書き込み時と同時に開始するベリファイ動作は、まず抵抗素子260の第4のゲート電極に正の電位が与えられ低抵抗となる。その後、ノード203に保持される電位V_KEEPの上昇に伴い、第1のトランジスタ211に流れる電流が上昇するため、ノード204の電位V_MEMVERIFYは、段階的に下降し、基準電位V_REFを満たした段階で書き込み電位は一定の値になる。その後、書き込み電圧V_RAMPの供給は停止する。一方、ノード203の電位V_KEEPは、書き込み電圧V_RAMPの供給停止後も、そのまま一定の値を保持している。なお、基準電位V_REFを満たした段階で、判定結果VERIFY_OUT、出力255に相当は正しい書き込みが行われた判定correctを返す。一方、読み出し時は、書き込み電圧V_RAMPの供給は停止した状態であり、第1のトランジスタ211のノード203の電位V_KEEPに保持された電荷量を読み出す。この時の電源電圧VDDは、ベリファイ動作時と同電位である。しかし、抵抗素子260の第4のゲート電極は、正の電位が与えられていない。すなわち、抵抗素子260は高抵抗となる。したがって、読み出し時のノード204の電位V_MEMREADは、ベリファイ時と比較し、低い電位で読み出しを行うことができる。なお、ノード204の電位V_MEMREADが基準電位V_REFを満たしている場合においては、読み出し時の判定結果READ_OUTは、正しく読み出される。このようにベリファイ時と読み出し時において、電源電圧VDDは、抵抗素子260により、異なる値をとる。すなわち、一系統の基準電位回路250のみで、みかけ上2種類の基準電位回路250を有する構造と同等の機能を有する。従って、基準電位回路250を増加させることがないため、回路規模を小さくすることが可能となる。なお、抵抗素子260に使用するトランジスタについては、特に限定されない。ただし、半導体基板上に作製する第1のトランジスタ、または、酸化物半導体を含む第2のトランジスタのどちらか一方のトランジスタの作製工程で同時に作製することで、工程を増加させることなく形成できるため好適である。次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、酸化物半導体用ワード線216の電位を、第2のトランジスタ212がオン状態となる電位にして、第2のトランジスタ212をオン状態とする。これにより、酸化物半導体用ビット線215の電位新たな情報に係る電位が、第1のトランジスタ211の第1のゲート電極および容量素子213に与えられる。また、書き込み時と同様に、酸化物半導体用ビット線215の電位も段階的に上昇させ、第1のトランジスタ211に流れる電流をモニタし、あらかじめ設定した電位に達するまで、酸化物半導体用ビット線215の電位を段階的に上昇させ続ける。基準電位になった後、酸化物半導体用ワード線216の電位を、第2のトランジスタ212がオフ状態となる電位にして、第1のトランジスタ211の第1のゲート電極は、新たな情報に係る電荷が与えられた状態となることで情報が書き換えられる。このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。また、書き込み動作中に読み出し電位をベリファイし、読み出し電位が基準電位に達するまで、書き込み電位を段階的に上昇させることにより、誤書き込みの防止が可能であり、且つベリファイ時と読み出し時においては、基準電位に対し異なる電源電圧を用いることにより、安定した読み出しを行うことが可能となる。なお、第2のトランジスタ212の第2のドレイン電極は、第1のトランジスタ211の第1のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。このため、図1に示す第2のトランジスタ212の第2のドレイン電極と、第1のトランジスタ211の第1のゲート電極が電気的に接続されたノード203をフローティングゲートFGと呼ぶ場合がある。第2のトランジスタ212がオフ状態の場合、当該フローティングゲートFGは絶縁体中に埋設されたと見ることができ、フローティングゲートFGには電荷が保持される。酸化物半導体を用いた第2のトランジスタ212のオフ電流は、シリコン半導体などで形成されるトランジスタの10万分の1以下であるため、第2のトランジスタ212のリークによる、フローティングゲートFGに蓄積される電荷の消失を無視することが可能である。つまり、酸化物半導体を用いた第2のトランジスタ212により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。例えば、第2のトランジスタ212の室温25°Cでのオフ電流が10zA1zAゼプトアンペアは1×10-21A以下であり、容量素子213の容量値が10fF程度である場合には、少なくとも104秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。また、この場合、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜トンネル絶縁膜の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。本実施の形態で示す半導体装置においては、フローティングゲートFGが、フラッシュメモリ等のフローティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施の形態のフローティングゲートFGは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有する。フラッシュメモリでは、コントロールゲートに印加される電圧が高いため、その電位の影響が、隣接するセルのフローティングゲートにおよぶことを防ぐために、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。一方、本実施の形態に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。また、高電界が不要であり、大型の周辺回路昇圧回路などが不要である点も、フラッシュメモリに対するアドバンテージである。例えば、本実施の形態に係るメモリセルに印加される電圧メモリセルの各端子に同時に印加される電位の最大のものと最小のものの差の最大値は、2段階1ビットの情報を書き込む場合、一つのメモリセルにおいて、5V以下、好ましくは3V以下とすることができる。このような構成を併せて用いることで、開示する発明に係る半導体装置での、より一層の高集積化が可能である。また、本実施の形態に係る半導体装置は、電源電圧VDDとメモリ回路との間に抵抗素子としてデュアルゲート駆動トランジスタを用いている。これにより、ベリファイ時と読み出し時に抵抗素子を使い分け、基準電位に対して異なる電源電圧VDDを持たせることが可能となる。このような構成とすることで、ベリファイ用と読み出し用と2種類の基準電位回路を設ける必要が無く、回路規模を縮小することが可能である。なお、上記説明は、電子を多数キャリアとするn型トランジスタnチャネル型トランジスタを用いる場合についてのものであるが、n型トランジスタに代えて、正孔を多数キャリアとするp型トランジスタを用いることができるのはいうまでもない。以上のように、セル毎に、所望のデータが得られるように、保持電位が調整されているため、セル毎のトランジスタ特性のばらつきを吸収した書き込み、ベリファイ、及び読み出しを行うことができる。従って、メモリとしての書き込み、読み出しに対する信頼性が大幅に向上する。本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態2次に、図1に示した回路構成と異なる回路構成及び駆動方法について、図4乃至図8を参照して説明する。<応用例>図1と図4の相違点は、図1に示した回路構成は1bit/cellであったのに対し、図4に示す回路構成は2bit/cellの多値メモリ回路となる。図4に示す多値メモリ回路は、基準電位の信号を送る基準電位回路350ReferenceBias1、基準電位回路360ReferenceBias2、及び基準電位回路370ReferenceBias3と、ワード線のアドレスを選択/制御するワード線選択回路351RowDecoderと、ビット線のアドレスを選択/制御するビット線選択回路352ColumnDecoderと、データを格納するメモリセルアレイ353と、基準電位回路350、基準電位回路360、及び基準電位回路370から出力された基準電位とメモリセルアレイ353との電位を比較する電位比較回路354a、電位比較回路354b、及び電位比較回路354cと、制御と確認を可能とする制御回路359と、電源電圧VDDからの電位を変える抵抗素子380により形成されている。制御回路359は、電位比較回路354a、電位比較回路354b、電位比較回路354cから論理和に相当する出力355Outputの保持が可能なラッチ回路356LATと、ラッチ回路356からの信号により電位を制御する電位制御回路357BiasControllerと、制御を実現する状態遷移回路358FSMにより構成されている。抵抗素子380は、図1に示した抵抗素子260と同様の機能を有しており、電源電圧VDDが与えられる第3のゲート電極および第3のソース電極と、状態遷移回路358FSMと電気的に接続された第4のゲート電極と、メモリセルアレイ353の第1のビット線314と電気的に接続された第3のドレイン電極により構成されたデュアルゲート駆動トランジスタである。また、メモリセルアレイ353は、第1のトランジスタ311と、第2のトランジスタ312と、容量素子313と、第1のビット線314と、第1の酸化物半導体用ビット線315と、第1の酸化物半導体用ワード線316と、第1のワード線317により一つのメモリセルが構成され、複数のメモリセルが形成されている。また、第2のトランジスタ312のドレイン電極と、第1のトランジスタ311のゲート電極と、容量素子313の一方の電極の接続箇所には、ノード303ノードFGを付記している。図4に示す多値メモリ回路の構成は、保持電圧を4値に分ける必要があるため、基準電位の信号を送る基準電位回路が3種類必要である。また、同時に各基準電位回路から出力される基準電位と比較する電位比較回路も基準電位回路に合わせて必要となる。図4に示す回路構成の駆動方法について、図5乃至図8のタイミングチャートを用いて説明を行う。なお、図5乃至図8のタイミングチャートは、図3に示すタイミングチャートと同一の符号については、同様の機能を有し、その繰り返しの説明は省略する。また、図5乃至図8において、V_RAMPは書き込み電圧、V_KEEPはノード303ノードFGの電位、V_REFは基準電位、V_MEMVERIFYはベリファイ時のメモリセルアレイ353の電位、V_MEMREADは読み出し時のメモリセルアレイ353の電位、VERIFY_OUTはベリファイ時の判定結果、READ_OUTは読み出し時の判定結果をそれぞれ示している。なお、判定結果VERIFY_OUTが1を満たす基準電位は、各基準電位回路で異なる電位とする。よって、判定結果VERIFY_OUTは、3種類設けた基準電位回路350ReferenceBias1、基準電位回路360ReferenceBias2、および基準電位回路370ReferenceBias3の、いずれかの基準電位に対して、確認/判定するかによって決まる。図5に示すタイミングチャートは基準電位がdata=00の場合のタイミングチャートである。なお、図5Aは、書き込み、及びベリファイ動作のタイミングチャートを示し、図5Bは、読み出し動作を示すタイミングチャートを示している。図5Aの時刻Aにおいて、書き込み電圧V_RAMPが上昇する前に、V_MEMVERIFYは、既に基準電位V_REFを満たしているので、判定結果VERIFY_OUTは、基準電位V_REFに対し一致した信号correctが電位制御回路357BiasControllerに送られ、書き込み電圧は保持される。つまり書き込み電圧V_RAMPが上昇する前に、一致correctした信号を出力するため、書き込み電圧V_RAMPが上昇しない。また、図5Bに示す読み出し時において、V_MEMREADは、V_MEMVERIFYよりも低い電位で読み出している。これは、抵抗素子380の抵抗をベリファイ時と、読み出し時に低抵抗と高抵抗とを使い分けている。すなわち、抵抗素子380として機能するデュアルゲート駆動トランジスタは、状態遷移回路358からの信号により、ベリファイ時においては第4のゲート電極に正の電位が与えられ、読み出し時においては第4のゲート電極に電位が与えられない。次に、図6に示すタイミングチャートは基準電位がdata=01の場合のタイミングチャートである。なお、図6Aは、書き込み、及びベリファイ動作のタイミングチャートを示し、図6Bは、読み出し動作を示すタイミングチャートを示している。図6Aの時刻Bにおいて、書き込み電圧V_RAMPが段階的に上昇し、V_MEMVERIFYが、基準電位V_REFを満たした時点で、判定結果VERIFY_OUTは、基準電位V_REFに対し一致した信号correctを電位制御回路357BiasControllerに送り、V_KEEPノード303ノードFGの電位は、保持される。また、図6Bに示す読み出し時において、V_MEMREADは、V_MEMVERIFYよりも低い電位で読み出している。これは、抵抗素子380の抵抗をベリファイ時と、読み出し時に低抵抗と高抵抗とを使い分けている。すなわち、抵抗素子380として機能するデュアルゲート駆動トランジスタは、状態遷移回路358からの信号により、ベリファイ時においては第4のゲート電極に正の電位が与えられ、読み出し時においては第4のゲート電極に電位が与えられない。次に、図7に示すタイミングチャートは基準電位がdata=10の場合のタイミングチャートである。なお、図7Aは、書き込み、及びベリファイ動作のタイミングチャートを示し、図7Bは、読み出し動作を示すタイミングチャートを示している。図7Aの時刻Cにおいて、書き込み電圧V_RAMPが段階的に上昇し、V_MEMVERIFYが、基準電位V_REFを満たした時点で、判定結果VERIFY_OUTは、基準電位V_REFに対し一致した信号correctを電位制御回路357BiasControllerに送り、V_KEEPノード303ノードFGの電位は、保持される。また、図7Bに示す読み出し時において、V_MEMREADは、V_MEMVERIFYよりも低い電位で読み出している。これは、抵抗素子380の抵抗をベリファイ時と、読み出し時に低抵抗と高抵抗とを使い分けている。すなわち、抵抗素子380として機能するデュアルゲート駆動トランジスタは、状態遷移回路358からの信号により、ベリファイ時においては第4のゲート電極に正の電位が与えられ、読み出し時においては第4のゲート電極に電位が与えられない。次に、図8に示すタイミングチャートは基準電位がdata=11の場合のタイミングチャートである。なお、図8Aは、書き込み、及びベリファイ動作のタイミングチャートを示し、図8Bは、読み出し動作を示すタイミングチャートを示している。図8Aの時刻Dにおいて、書き込み電圧V_RAMPが段階的に上昇し、V_MEMVERIFYが、基準電位V_REFを満たした時点で、判定結果VERIFY_OUTは、基準電位V_REFに対し一致した信号correctを電位制御回路357BiasControllerに送り、V_KEEPノード303ノードFGの電位は、保持される。また、図8Bに示す読み出し時において、V_MEMREADは、V_MEMVERIFYよりも低い電位で読み出している。これは、抵抗素子380の抵抗をベリファイ時と、読み出し時に低抵抗と高抵抗とを使い分けている。すなわち、抵抗素子380として機能するデュアルゲート駆動トランジスタは、状態遷移回路358からの信号により、ベリファイ時においては第4のゲート電極に正の電位が与えられ、読み出し時においては第4のゲート電極に電位が与えられない。以上のように、書き込み電圧V_RAMPを上昇させながら、読み出しも行うことで、読み出し用トランジスタである第1のトランジスタ311、及び書き込み用トランジスタである第2のトランジスタ312に特性のばらつきがあった場合においても、設定した電位で書き込むことが可能である。また、本実施の形態に係る半導体装置は、メモリセル毎に、所望のデータが得られるように、保持電位が調整されているため、メモリセル毎のトランジスタ特性の、ばらつきを吸収した書き込みを行うことができる。また、本実施の形態に係る半導体装置は、電源電圧VDDとメモリ回路との間に抵抗素子としてデュアルゲート駆動トランジスタを用いている。これにより、ベリファイ時と読み出し時に抵抗素子を使い分け、基準電位に対して異なる電源電圧VDDを持たせることが可能となる。このような構成とすることで、ベリファイ用と読み出し用と2種類の基準電位回路を設ける必要が無く、回路規模を縮小し、マージンのある読み出しを行うことが可能となる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態3本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法について、図9乃至図13を参照して説明する。半導体装置の断面構成および平面構成図9は、図1に示すメモリセルアレイ253が有する第1のトランジスタ211、及び第2のトランジスタ212、または図4に示すメモリセルアレイ353が有する第1のトランジスタ311、及び第2のトランジスタ312に対応する半導体装置の構成の一例である。図9Aには、半導体装置の断面を、図9Bには、半導体装置の平面を、それぞれ示す。ここで、図9Aは、図9BのA1-A2における断面に相当する。なお、図9Bでは、煩雑になることを避けるため、当該半導体装置の構成要素の一部絶縁層154、絶縁層172、配線171、及び配線158を省略している。図9Aおよび図9Bに示される半導体装置は、下部に第1の半導体材料を用いたトランジスタ160を有し、上部に第2の半導体材料を用いたトランジスタ162を有するものである。なお、トランジスタ160が、第1のトランジスタ211、及び第1のトランジスタ311と対応し、トランジスタ162が、第2のトランジスタ212、及び第2のトランジスタ312と対応する。また、トランジスタ160、トランジスタ162、及び容量素子164により、メモリセル190が構成されている。ここで、第1の半導体材料と第2の半導体材料とは異なる材料とすることが望ましい。例えば、第1の半導体材料を酸化物半導体以外の半導体材料シリコンなどとし、第2の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。なお、上記トランジスタは、いずれもnチャネル型トランジスタであるものとして説明するが、pチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分に低減することが可能な半導体材料をトランジスタ162に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。図9Aおよび図9Bにおけるトランジスタ160は、半導体材料例えば、シリコンなどを含む基板100に設けられたチャネル形成領域116を挟むように設けられた不純物領域120aおよび不純物領域120bと、不純物領域120aおよび不純物領域120bに接する金属化合物領域124aおよび金属化合物領域124bと、チャネル形成領域116上に設けられたゲート絶縁層108と、ゲート絶縁層108上に設けられたゲート電極110と、を有する。なお、図9Aのように、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が、ドレイン電極との記載にはドレイン領域が、含まれうる。また、基板100上にはトランジスタ160を囲むように素子分離絶縁層106が設けられており、トランジスタ160を覆うように絶縁層128が設けられている。なお、高集積化を実現するためには、図9Aおよび図9Bに示すようにトランジスタ160がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ160の特性を重視する場合には、ゲート電極110の側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を設けても良い。ここで、絶縁層128は、平坦性の良好な表面を有しているのが好ましく、例えば、絶縁層128の表面は、二乗平均平方根RMS粗さを1nm以下とすることが好ましい。図9Aおよび図9Bにおけるトランジスタ162は、絶縁層128上に形成された絶縁層140に埋め込まれたソース電極142aおよびドレイン電極142bと、絶縁層140、ソース電極142aおよびドレイン電極142bの一部と接する酸化物半導体層144と、酸化物半導体層144を覆うゲート絶縁層146と、ゲート絶縁層146上に酸化物半導体層144と重畳するように設けられたゲート電極148と、を有する。ここで、酸化物半導体層144は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層144の水素濃度は5×1019atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下とする。なお、上述の酸化物半導体層144中の水素濃度は、二次イオン質量分析法SIMS:SecondaryIonMassSpectroscopyで測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠損に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層144では、水素等のドナーに起因するキャリア密度が1×1012/cm3未満、望ましくは、1×1011/cm3未満、より望ましくは1.45×1010/cm3未満となる。また、例えば、室温25°Cでのオフ電流ここでは、単位チャネル幅1μmあたりの値は100zA1zAゼプトアンペアは1×10-21A以下、望ましくは10zA以下となる。このように、i型化真性化または実質的にi型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ162を得ることができる。また、絶縁層140の表面であって酸化物半導体層144と接する領域は、その二乗平均平方根RMS粗さを1nm以下とすることが好ましい。このように、二乗平均平方根RMS粗さが1nm以下という極めて平坦な領域にトランジスタ162のチャネル形成領域を設けることにより、トランジスタ162が微細化される状況においても、短チャネル効果などの不具合を防止し、良好な特性を有するトランジスタ162を提供することが可能である。トランジスタ162の上には、絶縁層150が設けられており、絶縁層150および容量素子164の電極152上には絶縁層154が設けられている。絶縁層150及び絶縁層154にはゲート電極148に達する開口が形成され、該開口には電極170が形成されている。絶縁層154上に、絶縁層154に埋め込まれるように形成された電極170に接して配線171を形成することで、ゲート電極148と配線171とが電気的に接続している。絶縁層154及び配線171上には絶縁層172が設けられている。ゲート絶縁層146、絶縁層150、絶縁層154、及び絶縁層172に形成された開口には、電極156が設けられ、絶縁層172上には電極156と接続する配線158が形成される。ゲート絶縁層146、絶縁層150、絶縁層154、及び絶縁層172に形成された開口に設けられた電極156と、絶縁層140に埋め込まれたドレイン電極142bと、絶縁層128に埋め込まれた電極126と、を介して配線158とトランジスタ160のドレイン領域として機能する金属化合物領域124bとが電気的に接続される。なお、開示する発明に係る半導体装置の構成は、図9Aおよび図9Bに示されるものに限定されない。開示する発明の一態様の技術的思想は、酸化物半導体と、酸化物半導体以外の材料と、を用いた積層構造を形成する点にあるから、電極の接続関係等の詳細については、適宜変更することができる。次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のトランジスタ160の作製方法について図10および図11を参照して説明し、その後、上部のトランジスタ162および容量素子164の作製方法について図12および図13を参照して説明する。まず、半導体材料を含む基板100を用意する図10A参照。半導体材料を含む基板100としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用することができる。なお、一般にSOI基板は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含む概念として用いる。つまり、SOI基板が有する半導体層は、シリコン半導体層に限定されない。また、SOI基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。ここでは、半導体材料を含む基板100として、単結晶シリコン基板を用いる場合の一例について示すものとする。半導体材料を含む基板100として、特に、シリコンなどの単結晶半導体基板を用いる場合には、半導体装置の読み出し動作を高速化することができるため好適である。なお、トランジスタのしきい値電圧を制御するために、後にトランジスタ160のチャネル形成領域116となる領域に、不純物元素を添加しても良い。ここでは、トランジスタ160のしきい値電圧が正となるように導電性を付与する不純物元素を添加する。半導体材料がシリコンの場合、該導電性を付与する不純物には、例えば、硼素、アルミニウム、ガリウムなどがある。なお、不純物元素の添加後には、加熱処理を行い、不純物元素の活性化や不純物元素の添加時に生じる欠陥の改善等を図るのが望ましい。基板100上には、素子分離絶縁層を形成するためのマスクとなる保護層102を形成する図10A参照。保護層102としては、例えば、酸化シリコンや窒化シリコン、酸窒化シリコンなどを材料とする絶縁層を用いることができる。次に、上記の保護層102をマスクとしてエッチングを行い、保護層102に覆われていない領域露出している領域の、基板100の一部を除去する。これにより他の半導体領域と分離された半導体領域104が形成される図10B参照。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。次に、半導体領域104を覆うように絶縁層を形成し、半導体領域104に重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層106を形成する図10C参照。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成される。絶縁層の除去方法としては、CMP化学的機械的研磨処理などの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。なお、半導体領域104の形成後、または、素子分離絶縁層106の形成後には、上記保護層102を除去する。次に、半導体領域104の表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。絶縁層は後のゲート絶縁層となるものであり、例えば、半導体領域104表面の熱処理熱酸化処理や熱窒化処理などによって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、He、Ar、Kr、Xeなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行うことができる。もちろん、CVD法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムアルミネートHfAlxOyx>0、y>0等を含む単層構造または積層構造とすることが望ましい。また、絶縁層の厚さは、例えば、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、CVD法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層108およびゲート電極110を形成する図10C参照。次に、半導体領域104にリンPやヒ素Asなどを添加して、チャネル形成領域116、不純物領域120a、及び不純物領域120bを形成する図10D参照。なお、ここではn型トランジスタを形成するためにリンやヒ素を添加しているが、p型トランジスタを形成する場合には、硼素BやアルミニウムAlなどの不純物元素を添加すればよい。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。なお、ゲート電極110の周囲にサイドウォール絶縁層を形成して、不純物元素が異なる濃度で添加された不純物領域を形成しても良い。次に、ゲート電極110、不純物領域120a、及び不純物領域120bを覆うように金属層122を形成する図11A参照。当該金属層122は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層122は、半導体領域104を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。次に、熱処理を施して、上記金属層122と半導体材料とを反応させる。これにより、不純物領域120a、不純物領域120bに接する金属化合物領域124a、及び金属化合物領域124bが形成される図11A参照。なお、ゲート電極110として多結晶シリコンなどを用いる場合には、ゲート電極110の金属層122と接触する部分にも、金属化合物領域が形成されることになる。上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物領域124a、及び金属化合物領域124bを形成した後には、金属層122は除去する。次に、トランジスタ160の金属化合物領域124b上に接するように電極126を形成する図11B参照。電極126は、スパッタリング法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて導電層を形成した後、当該導電層を所望の形状にエッチング加工することによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。以上により、半導体材料を含む基板100を用いたトランジスタ160が形成される図11B参照。このようなトランジスタ160は、高速動作が可能であるという特徴を有する。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。次に、上述の工程により形成された各構成を覆うように、絶縁層128を形成する図11C参照。絶縁層128は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層128に誘電率の低いlow-k材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層128には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層128は、ポリイミド、アクリル樹脂等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、絶縁層128を単層構造としているが、開示する発明の一態様はこれに限定されない。絶縁層128を2層以上の積層構造としても良い。その後、トランジスタ162および容量素子164の形成前の処理として、絶縁層128にCMP処理を施して、ゲート電極110および電極126の上面を露出させる図11D参照。ゲート電極110の上面を露出させる処理としては、CMP処理の他にエッチング処理などを適用することも可能であるが、トランジスタ162の特性を向上させるために、絶縁層128の表面は可能な限り平坦にしておくことが望ましく、例えば、絶縁層128の表面は、二乗平均平方根RMS粗さを1nm以下とすることが好ましい。なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。上部のトランジスタの作製方法次に、ゲート電極110、電極126、絶縁層128などの上に導電層を形成し、該導電層を選択的にエッチングして、ソース電極142a、ドレイン電極142bを形成する図12A参照。導電層は、スパッタリング法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンからから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。導電層は、単層構造であっても良いし、2層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された2層構造、窒化チタン膜上にチタン膜が積層された2層構造、チタン膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極142aおよびドレイン電極142bへの加工が容易であるというメリットがある。また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウムIn2O3、酸化スズSnO2、酸化亜鉛ZnO、酸化インジウム酸化スズ合金In2O3-SnO2、ITOと略記する場合がある、酸化インジウム酸化亜鉛合金In2O3-ZnO、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。なお、導電層のエッチングは、ドライエッチング、ウェットエッチングのいずれを用いて行っても良いが、微細化のためには、制御性の良いドライエッチングを用いるのが好適である。また、形成されるソース電極142aおよびドレイン電極142bがテーパー形状となるように行っても良い。テーパー角は、例えば、30°以上60°以下とすることができる。上部のトランジスタ162のチャネル長Lは、ソース電極142a、およびドレイン電極142bの上端部の間隔によって決定される。なお、チャネル長Lが25nm未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数nm~数10nmと波長の短い超紫外線ExtremeUltravioletを用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長Lを、2μm未満、好ましくは10nm以上350nm0.35μm以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。なお、絶縁層128の上には、下地として機能する絶縁層を設けても良い。当該絶縁層は、PVD法やCVD法などを用いて形成することができる。次に、ソース電極142a、およびドレイン電極142bを覆うように絶縁層140を形成した後、ソース電極142aおよびドレイン電極142bが露出されるように、CMP化学的機械的研磨処理によって絶縁層140を平坦化する図12A参照。絶縁層140は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。絶縁層140には、後に酸化物半導体層144が接することになるから、特に、酸化シリコンを用いたものにするのが好適である。絶縁層140の形成方法に特に限定はないが、酸化物半導体層144と接することを考慮すれば、水素が十分に低減された方法によって形成するのが望ましい。このような方法としては、例えば、スパッタリング法がある。もちろん、プラズマCVD法をはじめとする他の成膜法を用いても良い。またCMP化学的機械的研磨処理は、ソース電極142aおよびドレイン電極142bの表面の少なくとも一部が露出する条件で行う。また、当該CMP処理は、絶縁層140表面の二乗平均平方根RMS粗さが1nm以下好ましくは0.5nm以下となる条件で行うのが好ましい。このような条件でCMP処理を行うことにより、後に酸化物半導体層144が形成される表面の平坦性を向上させ、トランジスタ162の特性を向上させることができる。なお、CMP処理は、1回のみ行ってもよいし、複数回行ってもよい。複数回に分けてCMP処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うのが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、絶縁層140の表面の平坦性をさらに向上させることができる。次に、ソース電極142aの上面、ドレイン電極142bの上面、および絶縁層140の上面に接するように酸化物半導体層を形成した後、当該酸化物半導体層を選択的にエッチングして酸化物半導体層144を形成する。酸化物半導体層144は、四元系金属酸化物であるIn-Sn-Ga-Zn-O系や、三元系金属酸化物であるIn-Ga-Zn-O系、In-Sn-Zn-O系、In-Al-Zn-O系、Sn-Ga-Zn-O系、Al-Ga-Zn-O系、Sn-Al-Zn-O系や、二元系金属酸化物であるIn-Zn-O系、Sn-Zn-O系、Al-Zn-O系、Zn-Mg-O系、Sn-Mg-O系、In-Mg-O系や、In-O系、Sn-O系、Zn-O系などを用いて形成することができる。また、上記酸化物半導体にSiO2を含んでもよい。中でも、In-Ga-Zn-O系の酸化物半導体材料は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体装置に用いる半導体材料としては好適である。In-Ga-Zn-O系の酸化物半導体材料の代表例としては、InGaO3ZnOmm>0で表記されるものがある。また、Gaに代えてMの表記を用い、InMO3ZnOmm>0のように表記される酸化物半導体材料がある。ここで、Mは、ガリウムGa、アルミニウムAl、鉄Fe、ニッケルNi、マンガンMn、コバルトCoなどから選ばれた一の金属元素または複数の金属元素を示す。例えば、Mとしては、Ga、GaおよびAl、GaおよびFe、GaおよびNi、GaおよびMn、GaおよびCoなどを適用することができる。なお、上述の組成は結晶構造から導き出されるものであり、あくまでも一例に過ぎないことを付記する。また、用いる酸化物半導体材料としては、少なくともインジウムInあるいは亜鉛Znとを含むことが好ましい。特にInとZnを含むことが好ましい。また、該酸化物半導体材料を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウムGaを有することが好ましい。また、スタビライザーとしてスズSnを有することが好ましい。また、スタビライザーとしてハフニウムHfを有することが好ましい。また、スタビライザーとしてアルミニウムAlを有することが好ましい。また、他のスタビライザーとして、ランタノイドである、ランタンLa、セリウムCe、プラセオジムPr、ネオジムNd、サマリウムSm、ユウロピウムEu、ガドリニウムGd、テルビウムTb、ジスプロシウムDy、ホルミウムHo、エルビウムEr、ツリウムTm、イッテルビウムYb、ルテチウムLuのいずれか一種あるいは複数種を有してもよい。例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるIn-Zn系酸化物、Sn-Zn系酸化物、Al-Zn系酸化物、Zn-Mg系酸化物、Sn-Mg系酸化物、In-Mg系酸化物、In-Ga系酸化物、三元系金属の酸化物であるIn-Ga-Zn系酸化物IGZOとも表記する、In-Al-Zn系酸化物、In-Sn-Zn系酸化物、Sn-Ga-Zn系酸化物、Al-Ga-Zn系酸化物、Sn-Al-Zn系酸化物、In-Hf-Zn系酸化物、In-La-Zn系酸化物、In-Ce-Zn系酸化物、In-Pr-Zn系酸化物、In-Nd-Zn系酸化物、In-Sm-Zn系酸化物、In-Eu-Zn系酸化物、In-Gd-Zn系酸化物、In-Tb-Zn系酸化物、In-Dy-Zn系酸化物、In-Ho-Zn系酸化物、In-Er-Zn系酸化物、In-Tm-Zn系酸化物、In-Yb-Zn系酸化物、In-Lu-Zn系酸化物、四元系金属の酸化物であるIn-Sn-Ga-Zn系酸化物、In-Hf-Ga-Zn系酸化物、In-Al-Ga-Zn系酸化物、In-Sn-Al-Zn系酸化物、In-Sn-Hf-Zn系酸化物、In-Hf-Al-Zn系酸化物を用いることができる。なお、ここで、例えば、In-Ga-Zn系酸化物とは、InとGaとZnを有する酸化物という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素が入っていてもよい。例えば、In:Ga:Zn=1:1:1=1/3:1/3:1/3あるいはIn:Ga:Zn=2:2:1=2/5:2/5:1/5の原子比のIn-Ga-Zn系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1:1:1=1/3:1/3:1/3、In:Sn:Zn=2:1:3=1/3:1/6:1/2あるいはIn:Sn:Zn=2:1:5=1/4:1/8:5/8の原子比のIn-Sn-Zn系酸化物やその組成の近傍の酸化物を用いるとよい。しかし、これらに限られず、必要とする半導体特性移動度、しきい値、ばらつき等に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。酸化物半導体層144をスパッタリング法で作製するための酸化物ターゲットとしては、In:Ga:Zn=1:x:yxは0以上、yは0.5以上5以下の組成比で表されるものを用いるのが好適である。例えば、In:Ga:Zn=1:1:1[atom比]x=1、y=1、すなわち、In2O3:Ga2O3:ZnO=1:1:2[mol数比]の組成比を有するターゲットなどを用いることができる。また、In:Ga:Zn=1:1:0.5[atom比]x=1、y=0.5の組成比を有するターゲットや、In:Ga:Zn=1:1:2[atom比]x=1、y=2の組成比を有するターゲットや、In:Ga:Zn=1:0:1[atom比]x=0、y=1の組成比を有するターゲットを用いることもできる。本実施の形態では、非晶質構造の酸化物半導体層144を、In-Ga-Zn-O系の金属酸化物ターゲットを用いるスパッタリング法により形成することとする。また、その膜厚は、1nm以上50nm以下、好ましくは2nm以上20nm以下、より好ましくは3nm以上15nm以下とする。金属酸化物ターゲット中の金属酸化物の相対密度は80以上、好ましくは95以上、さらに好ましくは99.9以上である。相対密度の高い金属酸化物ターゲットを用いることにより、緻密な構造の酸化物半導体層を形成することが可能である。酸化物半導体層144の形成雰囲気は、希ガス代表的にはアルゴン雰囲気、酸素雰囲気、または、希ガス代表的にはアルゴンと酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度1ppm以下望ましくは濃度10ppb以下にまで除去された高純度ガス雰囲気を用いるのが好適である。酸化物半導体層144の形成の際には、例えば、減圧状態に保たれた処理室内に被処理物を保持し、被処理物の温度が100°C以上550°C未満、好ましくは200°C以上400°C以下となるように被処理物を熱する。または、酸化物半導体層144の形成の際の被処理物の温度は、室温25°C±10°Cとしてもよい。そして、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタリングガスを導入し、上記ターゲットを用いて酸化物半導体層144を形成する。被処理物を熱しながら酸化物半導体層144を形成することにより、酸化物半導体層144に含まれる不純物を低減することができる。また、スパッタリングによる損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボ分子ポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水などを除去することができるため、酸化物半導体層中の不純物濃度を低減できる。また、酸化物半導体層144は、上記水素や水などの不純物濃度の低減とともに、アルカリ金属、及びアルカリ土類金属の不純物濃度も低減させる必要がある。なお、アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちNaは、酸化物半導体膜に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してNaとなる。また、Naは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの特性の劣化が起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジスタの特性の劣化と、特性のばらつきは、酸化物半導体膜中の水素の濃度が十分に低い場合において顕著に現れる。従って、酸化物半導体膜中の水素の濃度が5×1019cm-3以下、特に5×1018cm-3以下である場合には、上記不純物の濃度を低減することが望ましい。具体的に、二次イオン質量分析法によるNa濃度の測定値は、5×1016/cm3以下、好ましくは1×1016/cm3以下、更に好ましくは1×1015/cm3以下とするとよい。同様に、Li濃度の測定値は、5×1015/cm3以下、好ましくは1×1015/cm3以下とするとよい。同様に、K濃度の測定値は、5×1015/cm3以下、好ましくは1×1015/cm3以下とするとよい。次に、酸化物半導体層144の形成条件としては、例えば、被処理物とターゲットの間との距離が170mm、圧力が0.4Pa、直流DC電力が0.5kW、雰囲気が酸素酸素100雰囲気、またはアルゴンアルゴン100雰囲気、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流DC電源を用いると、ごみ成膜時に形成される粉状の物質などを低減でき、膜厚分布も均一となるため好ましい。酸化物半導体層144の厚さは、前記の通り1nm以上50nm以下、好ましくは2nm以上20nm以下、より好ましくは3nm以上15nm以下とする。開示する発明に係る構成を採用することで、このような厚さの酸化物半導体層144を用いる場合であっても、微細化に伴う短チャネル効果を抑制することが可能である。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる。なお、上記のように絶縁層140を形成することにより、酸化物半導体層144のチャネル形成領域に相当する部分の形成表面を十分に平坦化することができるので、厚みの小さい酸化物半導体層であっても、好適に形成することが可能である。また、図12Bに示すように、酸化物半導体層144のチャネル形成領域に相当する部分の断面形状を、平坦な形状とすることが好ましい。酸化物半導体層144のチャネル形成領域に相当する部分の断面形状を平坦な形状とすることすることにより、酸化物半導体層144の断面形状が平坦でない場合と比較して、リーク電流を低減することができる。なお、酸化物半導体層144をスパッタリング法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタリングを行い、形成表面例えば絶縁層140の表面の付着物を除去しても良い。ここで、逆スパッタリングとは、通常のスパッタリングにおいては、スパッタターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。酸化物半導体層144の形成後には、酸化物半導体層144に対して熱処理第1の熱処理を行うことが望ましい。この第1の熱処理によって酸化物半導体層144中の、過剰な水素水や水酸基を含むを除去し、酸化物半導体層144の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。第1の熱処理の温度は、例えば、300°C以上550°C未満、好ましくは400°C以上500°C以下とする。熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、450°C、1時間の条件で行うことができる。この間、酸化物半導体層は大気に触れさせず、水や水素の混入が生じないようにする。熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、GRTAGasRapidThermalAnneal装置、LRTALampRapidThermalAnneal装置等のRTARapidThermalAnneal装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光電磁波の輻射により、被処理物を加熱する装置である。GRTA装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。例えば、第1の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すGRTA処理を行ってもよい。GRTA処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第1の熱処理を行うことで、酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである。なお、不活性ガス雰囲気としては、窒素、または希ガスヘリウム、ネオン、アルゴン等を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、6N99.9999以上、好ましくは7N99.99999以上すなわち、不純物濃度が1ppm以下、好ましくは0.1ppm以下とする。いずれにしても、第1の熱処理によって不純物を低減し、酸素を供給し酸素欠損を補填して、i型真性半導体またはi型に限りなく近い酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実現することができる。ところで、上述の熱処理第1の熱処理には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や、脱水素化処理は、酸化物半導体層144の形成後やゲート絶縁層146の形成後、ゲート電極の形成後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。酸化物半導体層144のエッチングは、上記熱処理の前、または上記熱処理の後のいずれにおいて行っても良い。また、素子の微細化という観点からはドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。なお、素子におけるリークなどが問題とならない場合には、酸化物半導体層を島状に加工しないで用いても良い。酸化物半導体層144とソース電極142a、ドレイン電極142bとの間に、ソース領域及びドレイン領域として機能する酸化物導電層をバッファ層として設けてもよい。酸化物導電層の成膜方法は、スパッタリング法や真空蒸着法電子ビーム蒸着法などや、アーク放電イオンプレーティング法や、スプレー法を用いる。酸化物導電層の材料としては、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができる。膜厚は50nm以上300nm以下の範囲内で適宜選択する。また、上記材料に酸化珪素を含ませてもよい。酸化物導電層はソース電極142a、ドレイン電極142bと同じフォトリソグラフィ工程によって形状を加工することができる。また、該酸化物導電層を、酸化物半導体層144を形成するためのフォトリソグラフィ工程においてさらに同じマスクによって形状を加工してもよい。ソース領域及びドレイン領域として、酸化物導電層を酸化物半導体層144とソース電極142a、ドレイン電極142bとの間に設けることで、ソース領域及びドレイン領域の低抵抗化を図ることができ、トランジスタ162の高速動作をすることができる。また、酸化物半導体層144、酸化物導電層、ドレイン電極142bの構成とすることによって、トランジスタ162の耐圧を向上させることができる。ソース領域及びドレイン領域として酸化物導電層を用いることは、周辺回路駆動回路の周波数特性を向上させるためにも有効である。金属電極モリブデンやタングステン等と酸化物半導体層との接触に比べ、金属電極モリブデンやタングステン等と酸化物導電層との接触は、接触抵抗を下げることができるからである。酸化物半導体層とソース電極層及びドレイン電極層との間に酸化物導電層を介在させることで接触抵抗を低減でき、周辺回路駆動回路の周波数特性を向上させることができる。次に、酸化物半導体層144を覆うようにゲート絶縁層146を形成する図12B参照。ゲート絶縁層146は、CVD法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層146は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムアルミネートHfAlxOyx>0、y>0などを含むように形成するのが好適である。また、ゲート絶縁層146は、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層146に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムアルミネートHfAlxOyx>0、y>0、などの高誘電率high-k材料を用いると良い。high-k材料をゲート絶縁層146に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。例えば、酸化ハフニウムは比誘電率が15程度であり、酸化シリコンの比誘電率の3~4と比較して非常に大きな値を有している。このような材料を用いることにより、酸化シリコン換算で15nm未満、好ましくは2nm以上10nm以下のゲート絶縁層を実現することも容易になる。なお、high-k材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。また、ゲート絶縁層146のように、酸化物半導体層144と接する膜には、酸化膜、窒化膜、または金属酸化物膜を用いることが好ましく、例えば、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコンなどの材料を用いて形成する。また、13族元素および酸素を含む材料を用いて形成することもできる。13族元素および酸素を含む材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウムおよび酸化ガリウムアルミニウムのいずれか一または複数を含む材料などがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量原子よりアルミニウムの含有量原子が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量原子がアルミニウムの含有量原子以上のものを示す。金属酸化物膜は、上述の材料を用いて、単層構造または積層構造で形成することができる。ゲート絶縁層146の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第2の熱処理を行うのが望ましい。熱処理の温度は、200°C以上450°C以下、望ましくは250°C以上350°C以下である。例えば、窒素雰囲気下で250°C、1時間の熱処理を行えばよい。第2の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層146が酸素を含む場合、酸化物半導体層144に酸素を供給し、該酸化物半導体層144の酸素欠損を補填して、i型真性半導体またはi型に限りなく近い酸化物半導体層を形成することもできる。なお、本実施の形態では、ゲート絶縁層146の形成後に第2の熱処理を行っているが、第2の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第2の熱処理を行っても良い。また、第1の熱処理に続けて第2の熱処理を行っても良いし、第1の熱処理に第2の熱処理を兼ねさせても良いし、第2の熱処理に第1の熱処理を兼ねさせても良い。上述のように、第1の熱処理と第2の熱処理の少なくとも一方を適用することで、酸化物半導体層144を、その主成分以外の不純物が極力含まれないように高純度化することができる。次に、ゲート絶縁層146上にゲート電極148を形成する。ゲート電極148は、ゲート絶縁層146上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電極148となる導電層は、スパッタリング法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて形成することができる。詳細は、ソース電極142aまたはドレイン電極142bなどの場合と同様であり、これらの記載を参酌できる。以上により、高純度化された酸化物半導体層144を用いたトランジスタ162が完成する図12C参照。このようなトランジスタ162は、オフ電流が十分低減されているという特徴を有する。このため、当該トランジスタを書き込み用のトランジスタとして用いることで、長時間の電荷保持を行うことができる。次に、ゲート絶縁層146およびゲート電極148上に、絶縁層150を形成する図12D参照。絶縁層150は、PVD法やCVD法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて、単層または積層で形成することができる。なお、絶縁層150には、誘電率の低い材料や、誘電率の低い構造多孔性の構造などを用いることが望ましい。絶縁層150の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。次に、ソース電極142aと重畳するように、絶縁層150上に電極152を形成する図13A参照。電極152は、ゲート電極148と同様の方法および材料で形成することができるので、詳細は、上記ゲート電極148の記載を参酌することができる。以上により、容量素子164が完成する。次に、絶縁層150および電極152上に、絶縁層154を形成する。絶縁層150、絶縁層154に、ゲート電極148にまで達する開口を形成した後、開口に電極170を形成し、絶縁層154上に、電極170に接する配線171を形成する図13B参照。当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。次に、絶縁層154および配線171上に、絶縁層172を形成する。次に、ゲート絶縁層146、絶縁層150、絶縁層154、および絶縁層172に、ドレイン電極142bにまで達する開口を形成した後、開口に電極156を形成し、絶縁層172上に、電極156に接する配線158を形成する図13C参照。当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。絶縁層154および絶縁層172は、絶縁層150と同様に、PVD法やCVD法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて、単層または積層で形成することができる。なお、絶縁層154および絶縁層172には、誘電率の低い材料や、誘電率の低い構造多孔性の構造などを用いることが望ましい。絶縁層154および絶縁層172の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。なお、上記絶縁層154および絶縁層172は、その表面が平坦になるように形成することが望ましい。表面が平坦になるように絶縁層154および絶縁層172を形成することで、半導体装置を微細化した場合などにおいても、絶縁層154および絶縁層172上に、電極や配線などを好適に形成することができるためである。なお、絶縁層154および絶縁層172の平坦化は、CMP化学的機械的研磨などの方法を用いて行うことができる。電極170および電極156は、例えば、開口を含む領域にPVD法やCVD法などを用いて導電層を形成した後、エッチング処理やCMPといった方法を用いて、上記導電層の一部を除去することにより形成することができる。より具体的には、例えば、開口を含む領域にPVD法によりチタン膜を薄く形成し、CVD法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、PVD法により形成されるチタン膜は、被形成面の酸化膜自然酸化膜などを還元し、下部電極などここではドレイン電極142bとの接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。配線171および配線158は、スパッタリング法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて導電層を形成した後、当該導電層を所望の形状にエッチング加工することによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は、ソース電極142aなどと同様である。なお、上記工程の後に、各種配線や電極などを形成しても良い。配線や電極は、いわゆるダマシン法や、デュアルダマシン法などの方法を用いて形成することができる。以上の工程より、図9A、図9Bに示すような構成の半導体装置を作製することができる。本実施の形態において示すトランジスタ162では、酸化物半導体層144が高純度化されているため、その水素濃度は、5×1019atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下である。また、酸化物半導体層144のキャリア密度は、一般的なシリコンウェハにおけるキャリア密度1×1014/cm3程度と比較して、十分に小さい値例えば、1×1012/cm3未満、より好ましくは、1.45×1010/cm3未満をとる。そして、トランジスタ162のオフ電流も十分に小さくなる。例えば、トランジスタ162の室温25°Cでのオフ電流ここでは、単位チャネル幅1μmあたりの値は100zA1zAゼプトアンペアは1×10-21A以下、望ましくは10zA以下となる。このように高純度化され、真性化された酸化物半導体層144を用いることで、トランジスタ162のオフ電流を十分に低減することが容易になる。そして、このようなトランジスタ162を用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態4本実施の形態では、本明細書に開示する半導体装置に適用できるトランジスタの例を示す。本明細書に開示する半導体装置に適用できるトランジスタの構造は特に限定されず、例えばトップゲート構造、又はボトムゲート構造のスタガ型及びプレーナ型などを用いることができる。また、トランジスタはチャネル形成領域が一つ形成されるシングルゲート構造でも、2つ形成されるダブルゲート構造もしくは3つ形成されるトリプルゲート構造であっても良い。また、チャネル領域の上下にゲート絶縁層を介して配置された2つのゲート電極層を有する、デュアルゲート型でもよい。本明細書に開示する半導体装置例えば、実施の形態1におけるトランジスタ212に適用できるトランジスタの断面構造の例を図14A乃至Dに示す。図14A乃至Dに示すトランジスタは絶縁層400上に設ける例を示すが、ガラス基板などの基板上に設けられてもよい。図14Aに示すトランジスタ410は、ボトムゲート構造の薄膜トランジスタの一つであり、逆スタガ型薄膜トランジスタともいう。トランジスタ410は、絶縁層400上に、ゲート電極層401、ゲート絶縁層402、酸化物半導体層403、ソース電極層405a、及びドレイン電極層405bを含む。また、トランジスタ410を覆い、酸化物半導体層403に積層する絶縁層407が設けられている。絶縁層407上にはさらに絶縁層409が形成されている。図14Bに示すトランジスタ420は、チャネル保護型チャネルストップ型ともいうと呼ばれるボトムゲート構造の一つであり逆スタガ型薄膜トランジスタともいう。トランジスタ420は、絶縁層400上に、ゲート電極層401、ゲート絶縁層402、酸化物半導体層403、酸化物半導体層403のチャネル形成領域を覆うチャネル保護層として機能する絶縁層427、ソース電極層405a、及びドレイン電極層405bを含む。また、トランジスタ420を覆い、絶縁層409が形成されている。図14C示すトランジスタ430はボトムゲート型の薄膜トランジスタであり、絶縁表面を有する基板である絶縁層400上に、ゲート電極層401、ゲート絶縁層402、ソース電極層405a、ドレイン電極層405b、及び酸化物半導体層403を含む。また、トランジスタ430を覆い、酸化物半導体層403に接する絶縁層407が設けられている。絶縁層407上にはさらに絶縁層409が形成されている。トランジスタ430においては、ゲート絶縁層402は絶縁層400及びゲート電極層401上に接して設けられ、ゲート絶縁層402上にソース電極層405a、ドレイン電極層405bが接して設けられている。そして、ゲート絶縁層402、及びソース電極層405a、ドレイン電極層405b上に酸化物半導体層403が設けられている。図14Dに示すトランジスタ440は、トップゲート構造の薄膜トランジスタの一つである。トランジスタ440は、絶縁層400上に、絶縁層437、酸化物半導体層403、ソース電極層405a、及びドレイン電極層405b、ゲート絶縁層402、ゲート電極層401を含み、ソース電極層405a、ドレイン電極層405bにそれぞれ配線層436a、配線層436bが接して設けられ電気的に接続している。ボトムゲート構造のトランジスタ410、420、430を基板上に設ける場合、下地膜となる絶縁膜を絶縁層400とゲート電極層の間に設けてもよい。下地膜は、絶縁層400からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜、又は酸化窒化シリコン膜から選ばれた一又は複数の膜による積層構造により形成することができる。ゲート電極層401の材料は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて、単層でまたは積層して形成することができる。ゲート絶縁層402は、プラズマCVD法又はスパッタリング法等を用いて、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸化ハフニウム層を単層で又は積層して形成することができる。例えば、第1のゲート絶縁層としてプラズマCVD法により膜厚50nm以上200nm以下の窒化シリコン層SiNyy>0を形成し、第1のゲート絶縁層上に第2のゲート絶縁層として膜厚5nm以上300nm以下の酸化シリコン層SiOxx>0を積層して、合計膜厚200nmのゲート絶縁層とする。ソース電極層405a、ドレイン電極層405bに用いる導電膜としては、例えば、Al、Cr、Cu、Ta、Ti、Mo、Wからから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等を用いることができる。また、Al、Cuなどの金属層の下側又は上側の一方または双方にTi、Mo、Wなどの高融点金属層を積層させた構成としても良い。また、Al膜に生ずるヒロックやウィスカーの発生を防止する元素Si、Nd、Scなどが添加されているAl材料を用いることで耐熱性を向上させることが可能となる。ソース電極層405a、ドレイン電極層405bに接続する配線層436a、配線層436bのような導電膜も、ソース電極層405a、ドレイン電極層405bと同様な材料を用いることができる。また、ソース電極層405a、ドレイン電極層405bこれと同じ層で形成される配線層を含むとなる導電膜としては導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウムIn2O3、酸化スズSnO2、酸化亜鉛ZnO、酸化インジウム酸化スズ合金In2O3―SnO2、ITOと略記する、酸化インジウム酸化亜鉛合金In2O3―ZnOまたはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。絶縁層407、絶縁層427、及び絶縁層437は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、または酸化窒化アルミニウム膜などの無機絶縁膜を用いることができる。絶縁層409は、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができる。また、絶縁層409上にトランジスタ起因の表面凹凸を低減するために平坦化絶縁膜を形成してもよい。平坦化絶縁膜としては、ポリイミド、アクリル樹脂、ベンゾシクロブテン系樹脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料low-k材料等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁膜を形成してもよい。また、酸化物半導体層403とソース電極層405a、ドレイン電極層405bとの間に、ソース領域及びドレイン領域として機能する酸化物導電層をバッファ層として設けてもよい。図14Dのトランジスタ440に酸化物導電層を設けたトランジスタ441、及びトランジスタ442を図15ABに示す。図15A、及び図15Bのトランジスタ441、トランジスタ442は、酸化物半導体層403とソース電極層405a、ドレイン電極層405bとの間に、ソース領域及びドレイン領域として機能する酸化物導電層404a、及び酸化物導電層404bが形成されている。図15A、及び図15Bのトランジスタ441、及びトランジスタ442は作製工程により酸化物導電層404a、酸化物導電層404bの形状が異なる例である。図15Aのトランジスタ441では、酸化物半導体膜と酸化物導電膜の積層を形成し、酸化物半導体膜と酸化物導電膜との積層を同じフォトリソグラフィ工程によって形状を加工して島状の酸化物半導体層403と酸化物導電膜を形成する。酸化物半導体層及び酸化物導電膜上にソース電極層405a、ドレイン電極層405bを形成した後、ソース電極層405a、ドレイン電極層405bをマスクとして、島状の酸化物導電膜をエッチングし、ソース領域およびドレイン領域となる酸化物導電層404a、および酸化物導電層404bを形成する。図15Bのトランジスタ442では、酸化物半導体層403上に酸化物導電膜を形成し、その上に金属導電膜を形成し、酸化物導電膜および金属導電膜を同じフォトリソグラフィ工程によって加工して、酸化物導電層404a、酸化物導電層404b、ソース電極層405a、およびドレイン電極層405bを形成する。なお、酸化物導電層の形状を加工するためのエッチング処理の際、酸化物半導体層が過剰にエッチングされないように、エッチング条件エッチング材の種類、濃度、エッチング時間等を適宜調整する。酸化物導電層404a、および酸化物導電層404bの成膜方法は、スパッタリング法や真空蒸着法電子ビーム蒸着法などや、アーク放電イオンプレーティング法や、スプレー法を用いる。酸化物導電層の材料としては、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができる。また、上記材料に酸化珪素を含ませてもよい。ソース領域及びドレイン領域として、酸化物導電層を酸化物半導体層403とソース電極層405a、ドレイン電極層405bとの間に設けることで、ソース領域及びドレイン領域の低抵抗化を図ることができ、トランジスタ441、442が高速動作をすることができる。また、酸化物半導体層403、酸化物導電層404a、および酸化物導電層404b、ソース電極層405a、ドレイン電極層405bの構成とすることによって、トランジスタ441、およびトランジスタ442の耐圧を向上させることができる。本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。実施の形態5上記実施の形態1乃至4において、トランジスタの半導体層に用いることのできる酸化物半導体層の一形態を、図16を用いて説明する。本実施の形態の酸化物半導体層は、第1の結晶性酸化物半導体層上に第1の結晶性酸化物半導体層よりも厚い第2の結晶性酸化物半導体層を有する積層構造である。絶縁層400上に絶縁層437を形成する。本実施の形態では、絶縁層437として、PCVD法またはスパッタリング法を用いて、50nm以上600nm以下の膜厚の酸化物絶縁層を形成する。例えば、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜から選ばれた一層またはこれらの積層を用いることができる。次に、絶縁層437上に膜厚1nm以上10nm以下の第1の酸化物半導体膜を形成する。第1の酸化物半導体膜の形成は、スパッタリング法を用い、そのスパッタリング法による成膜時における基板温度は200°C以上400°C以下とする。本実施の形態では、金属酸化物ターゲットIn-Ga-Zn-O系金属酸化物ターゲットIn2O3:Ga2O3:ZnO=1:1:2[mol数比]を用いて、基板とターゲットの間との距離を170mm、基板温度を250°C、圧力を0.4Pa、直流DC電源を0.5kW、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚5nmの第1の酸化物半導体膜を成膜する。次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第1の加熱処理を行う。第1の加熱処理の温度は、400°C以上750°C以下とする。第1の加熱処理によって第1の結晶性酸化物半導体層450aを形成する図16A参照。第1の加熱処理の温度にもよるが、第1の加熱処理によって、膜表面から結晶化が起こり、膜の表面から内部に向かって結晶成長し、C軸配向した結晶が得られる。第1の加熱処理によって、亜鉛と酸素が膜表面に多く集まり、上平面が六角形をなす亜鉛と酸素からなるグラフェンタイプの二次元結晶が最表面に1層または複数層形成され、これが膜厚方向に成長して重なり積層となる。加熱処理の温度を上げると表面から内部、そして内部から底部と結晶成長が進行する。第1の加熱処理によって、酸化物絶縁層である絶縁層437中の酸素を第1の結晶性酸化物半導体層450aとの界面またはその近傍界面からプラスマイナス5nmに拡散させて、第1の結晶性酸化物半導体層の酸素欠損を低減する。従って、下地絶縁層として用いられる絶縁層437は、膜中バルク中、第1の結晶性酸化物半導体層450aと絶縁層437の界面、のいずれかには少なくとも化学量論比を超える量の酸素が存在することが好ましい。次いで、第1の結晶性酸化物半導体層450a上に10nmよりも厚い第2の酸化物半導体膜を形成する。第2の酸化物半導体膜の形成は、スパッタリング法を用い、その成膜時における基板温度は200°C以上400°C以下とする。成膜時における基板温度を200°C以上400°C以下とすることにより、第1の結晶性酸化物半導体層の表面上に接して成膜する酸化物半導体層にプリカーサの整列が起き、所謂、秩序性を持たせることができる。本実施の形態では、金属酸化物ターゲットIn-Ga-Zn-O系金属酸化物ターゲットIn2O3:Ga2O3:ZnO=1:1:2[mol数比]を用いて、基板とターゲットの間との距離を170mm、基板温度を400°C、圧力を0.4Pa、直流DC電源を0.5kW、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚25nmの第2の酸化物半導体膜を成膜する。次いで、基板を配置するチャンバー雰囲気を窒素雰囲気下、酸素雰囲気下、或いは窒素と酸素の混合雰囲気下とし、第2の加熱処理を行う。第2の加熱処理の温度は、400°C以上750°C以下とする。第2の加熱処理によって第2の結晶性酸化物半導体層450bを形成する図16B参照。第2の加熱処理は、窒素雰囲気下、酸素雰囲気下、或いは窒素と酸素の混合雰囲気下で行うことにより、第2の結晶性酸化物半導体層450bの高密度化及び欠陥数の減少を図る。第2の加熱処理によって、第1の結晶性酸化物半導体層450aを核として膜厚方向、即ち底部から内部に結晶成長が進行して第2の結晶性酸化物半導体層450bが形成される。また、絶縁層437の形成から第2の加熱処理までの工程を大気に触れることなく連続的に行うことが好ましい。絶縁層437の形成から第2の加熱処理までの工程は、水素及び水分をほとんど含まない雰囲気不活性雰囲気、減圧雰囲気、乾燥空気雰囲気など下に制御することが好ましく、例えば、水分については露点-40°C以下、好ましくは露点-50°C以下の乾燥窒素雰囲気とする。次いで、第1の結晶性酸化物半導体層450aと第2の結晶性酸化物半導体層450bからなる酸化物半導体積層を加工して島状の酸化物半導体積層からなる酸化物半導体層453を形成する図16C参照。図では、第1の結晶性酸化物半導体層450aと第2の結晶性酸化物半導体層450bの界面を点線で示し、酸化物半導体積層と説明しているが、明確な界面が存在しているのではなく、あくまで分かりやすく説明するために図示している。酸化物半導体積層の加工は、所望の形状のマスクを酸化物半導体積層上に形成した後、当該酸化物半導体積層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。なお、酸化物半導体積層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。また、上記作製方法により、得られる第1の結晶性酸化物半導体層450a、及び第2の結晶性酸化物半導体層450bは、C軸配向を有していることを特徴の一つとしている。ただし、第1の結晶性酸化物半導体層450a、及び第2の結晶性酸化物半導体層450bは、単結晶構造ではなく、非晶質構造でもない構造であり、C軸配向を有した結晶CAxisAlignedCrystal;CAACとも呼ぶを含む酸化物を有する。なお、第1の結晶性酸化物半導体層450a、及び第2の結晶性酸化物半導体層450bは、一部に結晶粒界を有している。CAACを得るには酸化物半導体膜の堆積初期段階において六方晶の結晶が形成されるようにすることと、当該結晶を種として結晶が成長されるようにすることが肝要である。そのためには、基板加熱温度を100°C~500°C、好適には200°C~400°C、さらに好適には250°C~300°Cにすると好ましい。また、これに加えて、成膜時の基板加熱温度よりも高い温度で、堆積された酸化物半導体膜を熱処理することで膜中に含まれるミクロな欠陥や、積層界面の欠陥を修復することができる。なお、第1及び第2の結晶性酸化物半導体層は、少なくともZnを有する酸化物材料であり、四元系金属酸化物であるIn-Al-Ga-Zn-O系の材料や、In-Sn-Ga-Zn-O系の材料や、三元系金属酸化物であるIn-Ga-Zn-O系の材料、In-Al-Zn-O系の材料、In-Sn-Zn-O系の材料、Sn-Ga-Zn-O系の材料、Al-Ga-Zn-O系の材料、Sn-Al-Zn-O系の材料や、二元系金属酸化物であるIn-Zn-O系の材料、Sn-Zn-O系の材料、Al-Zn-O系の材料、Zn-Mg-O系の材料や、Zn-O系の材料などがある。また、In-Si-Ga-Zn-O系の材料や、In-Ga-B-Zn-O系の材料や、In-B-Zn-O系の材料を用いてもよい。また、上記の材料にSiO2を含ませてもよい。ここで、例えば、In-Ga-Zn-O系の材料とは、インジウムIn、ガリウムGa、亜鉛Znを有する酸化物膜、という意味であり、その組成比は特に問わない。また、InとGaとZn以外の元素を含んでいてもよい。また、第1の結晶性酸化物半導体層上に第2の結晶性酸化物半導体層を形成する2層構造に限定されず、第2の結晶性酸化物半導体層の形成後に第3の結晶性酸化物半導体層を形成するための成膜と加熱処理のプロセスを繰り返し行って、3層以上の積層構造としてもよい。上記作製方法で形成された酸化物半導体積層からなる酸化物半導体層453を、本明細書に開示する半導体装置に適用できるトランジスタ例えば、実施の形態1におけるトランジスタ212、実施の形態2におけるトランジスタ312に、適宜用いることができる。また、酸化物半導体層の一方の面から他方の面に電界が印加されることはなく、また、電流が酸化物半導体積層の厚さ方向一方の面から他方の面に流れる方向、具体的に図16Cでは上下方向に流れる構造ではない。電流は、主として、酸化物半導体積層の界面を流れるトランジスタ構造であるため、トランジスタに光照射が行われ、またはBTストレスが与えられても、トランジスタ特性の劣化は抑制される、または低減される。酸化物半導体層453のような第1の結晶性酸化物半導体層と第2の結晶性酸化物半導体層の積層をトランジスタに用いることで、安定した電気的特性を有し、且つ、信頼性の高いトランジスタを実現できる。本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。実施の形態6本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図17を用いて説明する。本実施の形態では、コンピュータ、携帯電話機携帯電話、携帯電話装置ともいう、携帯情報端末携帯型ゲーム機、音響再生装置なども含む、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置テレビ、またはテレビジョン受信機ともいうなどの電子機器に、上述の半導体装置を適用する場合について説明する。図17Aは、ノート型のパーソナルコンピュータであり、筐体701、筐体702、表示部703、キーボード704などによって構成されている。筐体701と筐体702の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、長期間の記憶保持が可能で、情報の書き込みおよび読み出しが高速で、且つ情報の書き込みおよび読み出しに対する信頼性が高いノート型のパーソナルコンピュータが実現される。図17Bは、携帯情報端末PDAであり、本体711には、表示部713と、外部インターフェイス715と、操作ボタン714等が設けられている。また、携帯情報端末を操作するスタイラス712などを備えている。本体711内には、先の実施の形態に示す半導体装置が設けられている。そのため、長期間の記憶保持が可能で、情報の書き込みおよび読み出しが高速で、且つ情報の書き込みおよび読み出しに対する信頼性が高い携帯情報端末が実現される。図17Cは、電子ペーパーを実装した電子書籍720であり、筐体721と筐体723の2つの筐体で構成されている。筐体721および筐体723には、それぞれ表示部725および表示部727が設けられている。筐体721と筐体723は、軸部737により接続されており、該軸部737を軸として開閉動作を行うことができる。また、筐体721は、電源731、操作キー733、スピーカー735などを備えている。筐体721、筐体723の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、長期間の記憶保持が可能で、情報の書き込みおよび読み出しが高速で、且つ情報の書き込みおよび読み出しに対する信頼性が高い電子書籍が実現される。図17Dは、携帯電話機であり、筐体740と筐体741の2つの筐体で構成されている。さらに、筐体740と筐体741は、スライドし、図17Dのように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体741は、表示パネル742、スピーカー743、マイクロフォン744、操作キー745、ポインティングデバイス746、カメラ用レンズ747、外部接続端子748などを備えている。また、筐体740は、携帯電話機の充電を行う太陽電池セル749、外部メモリスロット750などを備えている。また、アンテナは、筐体741に内蔵されている。筐体740と筐体741の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、長期間の記憶保持が可能で、情報の書き込みおよび読み出しが高速で、且つ情報の書き込みおよび読み出しに対する信頼性が高い携帯電話機が実現される。図17Eは、デジタルビデオカメラであり、本体761、表示部767、接眼部763、操作スイッチ764、表示部765、バッテリー766などによって構成されている。本体761内には、先の実施の形態に示す半導体装置が設けられている。そのため、長期間の記憶保持が可能で、情報の書き込みおよび読み出しが高速で、且つ情報の書き込みおよび読み出しに対する信頼性が高いデジタルビデオカメラが実現される。図17Fは、テレビジョン装置770であり、筐体771、表示部773、スタンド775などで構成されている。テレビジョン装置770の操作は、筐体771が備えるスイッチや、リモコン操作機780により行うことができる。筐体771およびリモコン操作機780には、先の実施の形態に示す半導体装置が設けられている。そのため、長期間の記憶保持が可能で、情報の書き込みおよび読み出しが高速で、且つ情報の書き込みおよび読み出しに対する信頼性が高いテレビジョン装置が実現される。以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が設けられている。そのため、長期間の記憶保持が可能で、情報の書き込みおよび読み出しが高速で、且つ情報の書き込みおよび読み出しに対する信頼性が高い電子機器が実現される。