"メモリセルアレイに含まれ、複数のグループに分けられたメモリセル群に対し、消去が完了したと判定されるグループが現れるまで消去パルスを加えて第1の消去試験を行い、最初に消去が完了したと判定されたグループを検出した時の消去パルス数に基づいて、前記メモリセル群を含む他のメモリセル群に対して第2の消去試験を行う、半導体記憶装置の試験方法。前記メモリセル群は、前記メモリセルアレイのセクタ内の一部のメモリセルであり、前記他のメモリセル群は、前記セクタ内の全メモリセルである、請求項1記載の半導体記憶装置の試験方法。前記第1の消去試験の際、前記メモリセルアレイのロウアドレス及びコラムアドレスをインクリメントまたはデクリメントして、各グループ間で、ロウアドレスまたはコラムアドレスの一方が同一のメモリセルに対して、消去が完了しているか否かの検証を行っていく、請求項1または2に記載の半導体記憶装置の試験方法。前記消去パルス数に所定の値を加算した値に基づいて、前記第2の消去試験を行う、請求項1乃至3の何れか1項に記載の半導体記憶装置の試験方法。前記第1の消去試験は、前記複数のグループに含まれる第1グループ及び第2グループに対して、第1パルス数の消去パルスを用いて、前記メモリセルの消去が完了したか否かを検証する工程と、前記第1グループに含まれる第1メモリセルの消去が完了していないことが検出された場合、前記第1メモリセルのロウアドレス及びコラムアドレスをレジスタに格納する工程と、前記メモリセルアレイの前記ロウアドレス及び前記コラムアドレスをインクリメントまたはデクリメントして、前記第2グループに対して、前記第1パルス数の消去パルスを用いて前記検証を行う工程と、前記第2グループに含まれる第2メモリセルの消去が完了していないことが検出された場合、前記レジスタに格納された前記第1メモリセルの前記ロウアドレス及び前記コラムアドレスを読み出す工程と、前記第1グループ及び前記第2グループに対して、読み出された前記ロウアドレス及び前記コラムアドレスに基づき、前記第1パルス数より大きい第2パルス数の消去パルスを用いて前記検証を行う工程と、を含む請求項1記載の半導体記憶装置の試験方法。メモリセルアレイと、前記メモリセルアレイに含まれ、複数のグループに分けられたメモリセル群に対し、消去が完了したと判定されるグループが現れるまで消去パルスを加えて第1の消去試験を行い、最初に消去が完了したと判定されたグループを検出した時の消去パルス数に基づいて、前記メモリセル群を含む他のメモリセル群に対して第2の消去試験を行う、ように半導体記憶装置を制御する試験制御回路、を有する半導体記憶装置。一部の記憶領域の消去試験で得られた消去パルスの数やパルス幅を、その他の領域の検証時における検証閾値と考えると、この検証閾値に達しないうちに消去が完了するものは、正常なメモリセルと判断されることになる。一部の記憶領域中に、他のメモリセルに比べて消去にかかる時間が大きいメモリセルがある場合、得られる消去パルスの数やパルス幅はそのメモリセルの影響を受け、検証閾値が上がり、その他の領域の検証時の検証基準が緩くなるという問題がある。この場合、本来不良とすべきセルが検出できず、半導体記憶装置の信頼性が低下してしまう。発明の一観点によれば、メモリセルアレイに含まれ、複数のグループに分けられたメモリセル群に対し、消去が完了したと判定されるグループが現れるまで消去パルスを加えて第1の消去試験を行い、最初に消去が完了したと判定されたグループを検出した時の消去パルス数に基づいて、前記メモリセル群を含む他のメモリセル群に対して第2の消去試験を行う、半導体記憶装置の試験方法が提供される。また、発明の一観点によれば、メモリセルアレイと、試験制御回路を有する半導体記憶装置が提供される。試験制御回路は、前記メモリセルアレイに含まれ、複数のグループに分けられたメモリセル群に対し、消去が完了したと判定されるグループが現れるまで消去パルスを加えて第1の消去試験を行い、最初に消去が完了したと判定されたグループを検出した時の消去パルス数に基づいて、前記メモリセル群を含む他のメモリセル群に対して第2の消去試験を行う、ように半導体記憶装置を制御する。開示の半導体記憶装置の試験方法及び半導体記憶装置によれば、消去が遅いメモリセルの影響で消去試験時の検証基準が緩くなることを抑制でき、半導体記憶装置の信頼性低下を抑制できる。以下、半導体記憶装置の試験方法及び半導体記憶装置の実施の形態を、図面を参照しつつ説明する。第1の実施の形態図1は、第1の実施の形態の半導体記憶装置の試験方法の一例を示す図である。また、図2は、第1の実施の形態の半導体記憶装置の一例を示す図である。まず、図2について説明する。半導体記憶装置1は、たとえば、フラッシュメモリなどの不揮発性メモリであり、メモリコア2、コマンド生成回路3、試験制御回路4、動作制御回路5、アドレスコントローラ6、アドレス生成回路7、データ入出力回路8を有する。メモリコア2は、メモリセルアレイ2a、リファレンスセルアレイ2b、選択回路2c、読み出し/書き込み回路2dを有する。メモリセルアレイ2aには、複数のメモリセルが行列状に配置されている。リファレンスセルアレイ2bは、試験時にメモリセルアレイ2aに含まれるメモリセル以下、単にセルというと比較されるリファレンスセルを有している。たとえば、消去試験時に、リファレンスセルに流れる電流と、メモリセルアレイ2aの試験対象メモリセルに流れる電流とが比較される。選択回路2cは、入力されるアドレスにしたがって、メモリセルアレイ2a内のセルを選択し、所定の電圧を印加する。読み出し/書き込み回路2dは、選択されたセルからのデータの読み出し、または選択されたセルへのデータの書き込みを行う。コマンド生成回路3は、外部から入力される制御信号やアドレスに応じてリードコマンド、ライトコマンド、イレースコマンドまたはテストモードなどを生成する。試験制御回路4は、コマンド生成回路3で指定されるテストモードに応じて、書き込み試験、読み出し試験、消去試験などを実行する。動作制御回路5は、コマンド生成回路3で生成されたコマンドまたは試験制御回路4からの信号に応じて、メモリコア2に対する制御信号を生成して選択回路2cと読み出し/書き込み回路2dに供給する。アドレスコントローラ6は、コマンド生成回路3で生成されたコマンドまたは試験制御回路4からの信号に応じて、アドレス生成回路7で生成される内部アドレスコラムアドレス及びロウアドレスを制御する。アドレス生成回路7は、外部からアドレスを入力するとともに、アドレスコントローラ6の制御にしたがって内部アドレスを生成する。データ入出力回路8は、メモリセルアレイ2aから読み出されたデータの出力や、メモリセルアレイ2aに書き込むデータの入力を行う。なお、図2では、内部電圧を生成する回路部や、メモリセルアレイ2a内の不良セルを正常なセルに入れ替える冗長機能を実施する回路部については図示を省略している。以下、図1及び図2を用いて消去試験時の半導体記憶装置1の動作を説明する。本実施の形態において、消去試験は、図1に示すように2つのステップを有している。ステップS1:第1の消去試験メモリセルアレイ2aに含まれ、複数のグループに分けられたメモリセル群に対し、試験制御回路4は、消去が完了したと判定したグループが現れるまで消去パルスを加えて第1の消去試験を行う。図1では、2つのグループA,Bに分けられたメモリセル群が示されている。ここで、メモリセル群は、メモリセルアレイ2a中の一部のセルである。図1の例では、コラム方向とロウ方向に対して斜めに配列されているメモリセル群が示されている。試験制御回路4は、動作制御回路5に対して、所定のパルス幅の消去パルスを生成させ、たとえば、各グループのメモリセル群を含む、消去単位セクタのメモリセル群に印加させる。その後、試験制御回路4は、メモリセル群の各セルが消去完了しているか否かを判定するために、アドレスコントローラ6を制御してアドレス生成回路7に、リファレンスセルアレイ2bの消去試験用のリファレンスセルを選択するアドレスを生成させる。さらに、試験制御回路4は、アドレスコントローラ6に対して各グループA,Bのメモリセル群を選択するアドレスを生成するように指示する。図1に示される例のようなメモリセル群を選択する場合、アドレスコントローラ6は、アドレス生成回路7に対して、ロウアドレス及びコラムアドレスをインクリメントまたはデクリメントさせるように指示する。これにより、各グループA,B間で、ロウアドレスが同一のセルが順に選択される。そして、試験制御回路4は、動作制御回路5にメモリコア2の読み出し動作を行うための制御信号を出力させる。読み出し/書き込み回路2dは、たとえば、リファレンスセルと選択されたメモリセル群のセルから読み出された値たとえばドレインソース電流の値を比較するセンスアンプを有している。試験制御回路4は、比較結果に応じて、選択されたセルが消去完了しているか否かを判定する。たとえば、リファレンスセルの電流より、選択されたセルの電流の方が多ければ、消去が完了passであり、リファレンスセルの電流より、選択されたセルの電流の方が少なければ、消去が完了していないfailと判定される。全てのグループA,Bのメモリセル群に検証でfailしたセルが存在する場合、試験制御回路4は、複数のグループA,Bのうち消去が完了するグループが現れるまで消去パルスを1つずつ加えて、上記と同様の検証を繰り返す。たとえば、図1のように、消去パルス数がXのときにグループAのメモリセル群の各セルが全てpassした場合、グループBに消去パルス数がXのときfailしたセルや検証未実施のセルが残っていても第1の消去試験を終了する。そして、試験制御回路4は、その時の消去パルス数Xを保持する。ステップS2:第2の消去試験試験制御回路4は、最初にメモリセル群の消去が完了したグループを検出した時の消去パルス数に基づいて、上記のメモリセル群を含む他のメモリセル群たとえば、セクタ内の全メモリセルに対して第2の消去試験を行う。たとえば、上記のように最初にグループAのメモリセル群の消去が完了した場合、そのときの消去パルス数=Xが第2の消去試験にて適用される。そして、試験制御回路4は、セクタ内の全メモリセルに対して、上記と同様に、たとえば、リファレンスセルと比較することによる消去試験を行う。図1に示す例では、この消去試験によって、検証にfailした2つのセルが検出された例が示されている。たとえば、このようなセルは、後述する冗長技術により、正常なセルに置き換えることが可能である。なお、第2の消去試験で適用する消去パルス数は、第1の消去試験で得られた消去パルス数Xに対して、ある係数を乗じた値としてもよい。第2の消去試験では、第1の消去試験で得られた消去パルス数に基づく消去パルスが印加されたときに消去されるセルがpassとされる。そのため、第1の消去試験で得られる消去パルス数が、第2の消去試験時での検証閾値ということもできる。以上のような手法によれば、第1の消去試験の際に、プロセス上の問題などで特異的に消去が遅いセルたとえば、図1のグループBのfailしたセルがあっても、それに引きずられて第2の消去試験で適用する消去パルス数が増大することを抑制できる。つまり、消去が遅い一部のセルにより第2の消去試験時での検証閾値が上がって検証基準が緩くなることを抑制できる。したがって、消去の遅いセルを精度よく検証できるようになり、そのようなセルを後述の冗長技術により正常なセルに置き換えることで、半導体記憶装置の実効的な消去時間が短縮できる。また、検証基準が緩くなって半導体記憶装置の信頼性が低下することを抑制できる。なお、上記では、リファレンスセルを用いて検証を行うとしたが、検証方法についてはこれに限定されず、試験対象セルの端子の電圧の変化などから、正しく消去されているか否かを試験制御回路4が検証するようにしてもよい。第2の実施の形態図3は、第2の実施の形態の半導体記憶装置の一例を示す図である。第2の実施の形態の半導体記憶装置10は、たとえば、フラッシュメモリである。半導体記憶装置10は、メモリコア11、コマンド生成回路12、BISTBuiltInSelfTest制御回路13、動作制御回路14、アドレスコントローラ15、アドレス生成回路16、データ入出力回路17を有している。さらに、半導体記憶装置10は、内部電圧生成回路18、冗長用CAMContentAddressableMemory19、CAMアクセス制御回路20、バス制御回路21を有している。メモリコア11は、メモリセルアレイ111、リファレンスセルアレイ112、X制御回路113、Y制御回路114、リードライトアンプ115、冗長回路116を有している。メモリセルアレイ111には、複数のセルが行列状に配置されている。メモリセルアレイ111には、冗長用のメモリセルアレイ111aが含まれている。リファレンスセルアレイ112には、試験時にメモリセルアレイ111に含まれるセルと比較されるリファレンスセルが配置されている。X制御回路113は、アドレス生成回路16で生成されるロウアドレスと、動作制御回路14からの制御信号に応じて、メモリセルアレイ111aのセルのゲートなどに所定の電圧を印加する。Y制御回路114とリードライトアンプ115は、アドレス生成回路16で生成されるコラムアドレスと動作制御回路14からの制御信号に応じて、メモリセルアレイ111aのメモリセルのビット線に所定の電圧を印加し、読み出しまたは書き込み動作を行う。冗長回路116は、冗長用のメモリセルアレイ111aに対する、Y制御回路114及びリードライトアンプ115の機能を有している。コマンド生成回路12は、外部端子CEX,WEX,CLK、アドレス端子ADDに接続されている。そして、コマンド生成回路12は、これらの端子から入力されるチップイネーブル信号、ライトイネーブル信号、クロック信号、アドレスに応じてリードコマンド、ライトコマンド、イレースコマンドまたはテストモードなどを生成する。BIST制御回路13は、図2に示した試験制御回路4の機能を有し、コマンド生成回路12で指定されるテストモードに応じて、書き込み試験、読み出し試験、消去試験などを実行する。BIST制御回路13は、消去試験において消去が正しく行われたか判定する機能を有する。また、BIST制御回路13は、消去パルス数をカウントするカウンタ13aや、消去試験の際にfailしたセルのアドレスを記憶するレジスタ13bを有する。なお、カウンタ13aやレジスタ13bは、BIST制御回路13の外に設けられていてもよい。動作制御回路14は、コマンド生成回路12で生成されたコマンドまたはBIST制御回路13からの信号に応じて、メモリコア11に対する制御信号を生成してX制御回路113、Y制御回路114、リードライトアンプ115に供給する。アドレスコントローラ15は、コマンド生成回路12で生成されたコマンドまたはBIST制御回路13からの信号に応じて、アドレス生成回路16で生成される内部アドレスコラムアドレス及びロウアドレスを制御する。アドレス生成回路16は、アドレス端子ADDから外部アドレスを入力するとともに、アドレスコントローラ15からの指示にしたがって内部アドレスを生成する。なお、アドレス端子ADDは複数あるが、図示を省略している。データ入出力回路17は、入出力端子IOに接続されており、メモリセルアレイ111から読み出されたデータの出力や、メモリセルアレイ111に書き込むデータの入力を行う。なお、入出力端子IOは複数あるが、図示を省略している。内部電圧生成回路18は、BIST制御回路13から供給される制御信号に基づいて、各種の内部電圧を生成し、冗長用CAM19、X制御回路113、メモリセルアレイ111に供給する。冗長用CAM19は、冗長する不良セルのアドレスを保持する。CAMアクセス制御回路20は、BIST制御回路13からの制御信号をもとに、冗長用CAM19への書き込みアクセスや読み出しアクセスなどを制御する。バス制御回路21は、データ入出力回路17と、リードライトアンプ115間に接続され、バス22に流れるデータを制御する。半導体記憶装置10による消去試験図4は、消去試験の一例の流れを示すフローチャートである。消去試験は、図4に示すように3つのステップを有している。ステップS10:第1の消去試験第1の消去試験は、メモリセルアレイ111での消去単位であるセクタ内の一部のメモリセル群に対して行われる。セクタの一部のメモリセル群は、複数のグループに分かれており、最初に消去完了したグループが現れた時点でそのセクタに印加した消去パルス数が保持され、そのセクタに対する第1の消去試験が終了する。ステップS11:第2の消去試験第2の消去試験は、全セクタの全セルに対して行われる。ここでは、ステップS10の処理で求められた各セクタの消去パルス数に所定の係数を掛けたもの以下MAXパルス数と呼ぶに基づいて、各セクタの全セルに対して消去試験が行われる。係数を掛ける理由は、第1の消去試験がセクタ内の一部のメモリセルで行われるため、セクタ内の全セルの状態を反映しきれない可能性があるためである。この係数は過去の消去試験の結果などから経験的に設定される。第2の消去試験では、MAXパルス数の消去パルスでは消去できないセルを含むセクタを示す情報フラグ値が、BIST制御回路13のレジスタ13bに格納される。ステップS12:ベリファイ/冗長処理MAXパルス数の消去パルスでは消去できないセルを含むセクタの全セルに対して、ベリファイが実施される。そして、ベリファイでfailとなったセルが冗長用のメモリセルアレイ111aのセルに置き換えられる。failセルを含むセクタごと、冗長用のメモリセルアレイ111aのセル群に置き換えられるようにしてもよい。以下、各ステップの詳細を説明する。第1の消去試験第1の消去試験では、BIST制御回路13により制御されたアドレスコントローラ15は、たとえば、以下のように各セクタの一部のセルを選択する。図5は、あるセクタ内において、第1の消去試験で指定されるアドレスのシーケンスの一例を示す図である。セクタ30は、たとえば、複数のセルを含むブロックBK0,...,BK15,BK16,...,BK31と、冗長用のセルを含むブロックBK32,BK33を有している。ブロックBK0~BK31は、たとえば、32個の入出力端子IOに対応しており、各入出力端子IOから入力されるデータが書き込まれるブロックである。このようなセクタ30において、アドレスコントローラ15は、各ブロックBK0~BK33おいて、コラムアドレス及びロウアドレスをインクリメントまたはデクリメントして、図5に示すような斜めの方向のアドレスを指定していく。たとえば、矢印A1をコラムアドレスが減少する方向、矢印A2をロウアドレスが減少する方向とすると、コラムアドレス及びロウアドレスを両方デクリメントすることで、図5に示すようなアドレスが指定される。これにより、各ブロックBK0~BK33間でロウアドレスが同一のセルが順に選択される。なお、各セクタの一部のセルを選択する方法は、上記の例に限定されるわけではない。たとえば、あるセクタの一角のセルを選択するようにしてもよい。以下の説明では、BIST制御回路13は、ブロックBK0~BK15で選択されるセル群をグループG1とし、ブロックBK16~BK33で選択されるセル群をグループG2と見なして消去試験を行うものとする。ただし、グループの分け方はこの例に限定されるものではなく、ロウ方向に分けてもよい。その場合、コラムアドレス及びロウアドレスをインクリメントまたはデクリメントして、各グループ間で、コラムアドレスが同一のセルを選択して消去試験を行っていくようにしてもよい。また、第1の消去試験の開始時、メモリセルアレイ111のセルは書き込み状態になっているものとする。図6は、第1の消去試験の開始直後のセルの状態を示す図である。図6では、図5に示したグループG1に属するブロックBK0とグループG2に属するブロックBK16のベリファイ対象のセルの状態を示している。黒塗りのブロックがfailしたセル、白塗りのブロックが検証未実施のセルを示している。BIST制御回路13は、初めに各ブロックBK0,BK16の一番左上のセルに対して、消去ベリファイを行うが、消去パルスが印加されていない状態では、図6に示されているように検証結果はfailとなる。BIST制御回路13は、各ブロックの最初のセルの検証結果が全てpassとなるまで、セクタ内の全セルに消去パルスを追加し、消去パルス数をカウンタ13aによりカウントする。図7は、消去ベリファイの一例を示す図である。消去ベリファイの際には、図3に示したメモリセルアレイ111に含まれるベリファイ対象のセル40と、リファレンスセルアレイ112に含まれる消去ベリファイ用のリファレンスセル50とがセンスアンプ60に接続され、電流の比較が行われる。センスアンプ60は、たとえば、図3に示したメモリコア11のリードライトアンプ115に含まれる。リファレンスセル50と、セル40のセンスアンプ60への接続は、たとえば、Y制御回路114にて制御される。図7の例では、両セルはフラッシュメモリのメモリセルである。DeepNwell41,51に形成されたPwell42,52に、ソース領域43,53、ドレイン領域44,54が形成されており、さらに、フローティングゲート45,55、コントロールゲート46,56が形成されている。消去ベリファイの際には、両セルを読み出し状態とするために、たとえば、DeepNwell41,51及びPwell42,52と、ソース領域43,53に接続されるソース端子S,Srは0Vとされる。また、ドレイン領域44,54に接続されるドレイン端子D,Drには0.9Vが印加され、コントロールゲート46,56に接続されるコントロールゲート端子CG,CGrには、3.5Vが印加される。図8は、消去ベリファイの判断基準の一例を示す図である。横軸はゲートソース電圧Vgs、縦軸はドレインソース電流Idsを示している。リファレンスセル50のVgs-Ids特性において、ゲートソース電圧Vgs=3.5Vのときのドレインソース電流IdsがIdsrであるとする。このとき、ベリファイ対象のセル40のドレインソース電流Idsが、Idsrよりも多い場合は、センスアンプ60は1を出力し、BIST制御回路13は、このセル40を検証にpassしたセルとして判定する。ベリファイ対象セル40のドレインソース電流Idsが、Idsrよりも少ない場合は、センスアンプ60は0を出力し、BIST制御回路13は、このベリファイ対象セル40を検証にfailしたセルとして判定する。たとえば、BIST制御回路13は、各ブロックBK0~BK33の最初のセルの検証結果が全てpassしたことを検出すると、アドレスコントローラ15に図5に示したような斜めの方向でアドレスを進めさせる。そして、BIST制御回路13は、指定されたアドレスで選択されるセルに対して、消去ベリファイを行う。あるグループにおいて、検証にfailしたセルが検出された場合には、BIST制御回路13は、そのセルのアドレスをレジスタ13bに記憶し、全てのグループG1,G2で検証にfailしたセルを検出するまで、アドレスを進めさせる。図9は、全グループで検証にfailしたセルが検出されたときの状態を示す図である。図9では、図5に示したグループG1に属するブロックBK0とグループG2に属するブロックBK16のベリファイ対象セルの状態を示している。斜線が施されたブロックが検証にpassしたセル、黒塗りのブロックが検証にfailしたセル、白塗りのブロックが検証未実施のセルを示している。グループG2に属するブロックBK16で、検証にfailしたセル70が検出されたとき、グループG1の各ブロックのベリファイ対象のセルは全てpassしている場合、セル70のアドレスがレジスタ13bに記憶された後、アドレスが進められる。そして、図9のようにグループG1のブロックBK0では、セル71,72,73の消去ベリファイが行われる。図9の例では、セル73が検証にfailしたと判定されている。このように全グループで検証にfailしたセルが検出されると、BIST制御回路13は、動作制御回路14に消去パルスを追加させ、その後、記憶していたセル70のアドレスを呼び出す。BIST制御回路13は、そのアドレスと同じロウアドレスを持つブロックBK0~BK33のベリファイ対象のセルから、再び検証を進め、最初に検証にfailしたと判定されたセルのアドレスを記憶する。そして、BIST制御回路13は、全てのグループG1,G2で検証にfailしたセルを検出するまで、アドレスを進めさせる。図10は、第1の消去試験の途中のセルの状態の一例を示す図である。図10では、図9に示した状態から消去パルスを追加後のセルの状態を示している。消去パルスを追加したことにより、グループG2のブロックBK16のセル70は検証にpassしているが、グループG1のブロックBK0のセル73はfailのままである。BIST制御回路13は、セル73と同一のロウアドレスを有するグループG2の各ブロックBK16~BK33のセルが全て検証にpassしていれば、セル73のアドレスを記憶し、アドレスを進めさせる。そして、図10のようにグループG2のブロックBK16では、セル74,75の消去ベリファイが行われる。図10の例では、セル75が検証にfailしたと判定されているので、BIST制御回路13は、再び動作制御回路14に消去パルスを追加させ、その後、記憶していたセル73のアドレスを呼び出す。BIST制御回路13は、そのアドレスと同じロウアドレスを持つブロックBK0~BK33のベリファイ対象のセルから、再び検証を進めていく。以上のような処理が進められると、あるグループのブロックのベリファイ対象のセルが全て検証にpassする。図11は、あるグループのブロックのベリファイ対象のセルが全て検証にpassした状態を示す図である。図11に示される例では、グループG1のブロックBK0のベリファイ対象セルが全て検証にpassした状態となっている。グループG1の他のブロックについても同様に全てのベリファイ対象セルがpass状態になると、グループG2にfailしたセル75があっても、セクタ30に対する第1の消去試験が終了する。BIST制御回路13は、このときの消去パルス数を保持する。以上のような第1の消去試験が、メモリセルアレイ111の全てのセクタに対して行われる。なお、上記では最初に検証にfailしたセルのアドレスをBIST制御回路13内のレジスタ13bに記憶するとしたが、検証にfailした全てのセルのアドレスを記憶するようにしてもよい。以下、第1の消去試験の流れをフローチャートで説明する。図12は、第1の消去試験の一例の流れを示すフローチャートである。第1の消去試験を開始する際、BIST制御回路13は、アドレスコントローラ15を制御してアドレス生成回路16で生成されるアドレスをリセットさせる。これにより、図5に示した例では、あるセクタ30内において、各ブロックBK0~BK33の左上のアドレスが指定され、そのアドレスで指定されるセルが選択される。ステップS20BIST制御回路13は、カウンタ13aのカウンタ値PCを0に設定する。カウンタ値は、消去パルス数を示す。ステップS21BIST制御回路13は、CAMアクセス制御回路20から冗長用CAM19に保持してある不良セルのアドレスを取得する。そのアドレスで指定されるセルは冗長される冗長用のメモリセルアレイ111aのセルに置き換えられるので、BIST制御回路13は、そのセルの検証結果をpassと判定する。ステップS22BIST制御回路13は、たとえば、図7に示した方法で、消去ベリファイを行う。消去ベリファイは、各グループで選択されるセルに対して順に行われる。たとえば、図5に示した例では、アドレスリセット後には、各グループG1,G2のブロックBK0~BK33の最初のセルに対して、消去ベリファイが行われる。ただし、ステップS21の処理でpassと判定されたセルは除かれる。BIST制御回路13は、1グループ以上で検証にfailしたセルを検出した場合、ステップS25の処理に進み、全グループのセルが全て検証にpassしたことを検出した場合にはステップS23の処理を行う。ステップS23BIST制御回路13は、セクタ内の全対象セル図5に示した例では、ブロックBK0~BK33内の矢印で示されたアドレスで指定される全セルのベリファイが終了したか判定する。セクタ内の全対象セルのベリファイが終了したと判定した場合には、ステップS34の処理が行われ、終了していない場合には、ステップS24の処理が行われる。ステップS24セクタ内の全対象セルのベリファイが終了していない場合、BIST制御回路13は、アドレスコントローラ15にセクタ内の次のアドレスを指定させる。ステップS24の処理の後、ステップS22からの処理が繰り返される。ステップS25ステップS22の消去ベリファイで、検証にfailしたセルが存在した場合には、BIST制御回路13は、最初に検証にfailしたセルのアドレスを、レジスタ13bに記憶する。なお、レジスタ13bは、1つであってもよいし、グループごとに設けられていてもよい。ステップS26BIST制御回路13は、全グループで検証にfailしたセルが検出されたのか否かを判定し、全グループでfailしたセルが検出された場合、ステップS27の処理に進み、そうでない場合には、ステップS31の処理に進む。ステップS27BIST制御回路13は、カウンタ13aのカウンタ値PCがMAX以下であるか否かを判定する。MAXは、消去パルス数の上限値である。PC≦MAXであればステップS28の処理が行われ、PC>MAXの場合には、ステップS34の処理が行われる。ステップS28BIST制御回路13は、動作制御回路14に対して、セクタ内の全セルに対して所定のパルス幅の消去パルスを1つ印加させる。消去パルスは、たとえば、各セルのコントロールゲートに-9.3V、Pwellに9.3Vの大きさで印加される。ステップS29BIST制御回路13は、カウンタ13aのカウンタ値PCに1を加算する。ステップS30BIST制御回路13は、ステップS25の処理でレジスタ13bに記憶した、検証にfailしたセルのアドレスを呼び出す。そして、そのアドレスで再びステップS21からの処理が繰り返される。ステップS31ステップS26の処理で、あるグループのセルが全て検証にpassしていると判定された場合、BIST制御回路13は、アドレスコントローラ15にセクタ内の次のアドレスを指定させる。ステップS32BIST制御回路13は、検証にfailしたセルが検出されなかったグループの各ブロックの1つのセルに対して消去ベリファイを行う。ここで、1グループ以上のセルが全て検証にpassした場合には、ステップS33の処理が行われ、全グループで検証にfailしたセルが検出された場合には、ステップS27の処理が行われる。たとえば、図9に示した例では、グループG1のBK0のセル73が検証にfailしたと判定されると、全グループで検証にfailしたセルが検出されたことになり、前述のステップS27の処理が行われる。ステップS33BIST制御回路13は、セクタ内の全対象セルベリファイ対象セルのベリファイが終了したか判定する。セクタ内の全対象セルのベリファイが終了したと判定された場合には、ステップS34の処理が行われ、終了していない場合には、ステップS31の処理が行われる。ステップS34BIST制御回路13は、上記の処理を適用したセクタの消去パルス数を示す値SPTCNT[sector]をカウンタ値PCとして、BIST制御回路13内のレジスタ13bに保持する。変数sectorは、たとえば、セクタの数または番号である。ステップS35BIST制御回路13は、全セクタのベリファイが終了したか否かを判定する。たとえば、BIST制御回路13は、変数sectorを参照し、sector=1である場合には、全セクタのベリファイが終了したと判定し、第1の消去試験を終える。全セクタのベリファイが終了していない場合には、ステップS36の処理が行われる。ステップS36BIST制御回路13は、次のセクタに対して第1の消去試験を実施するために変数sectorの値から1を引く。そして、次のセクタに対して、ステップS20からの処理を実施する。第2の消去試験第2の消去試験は、全セクタの全セルに対して行われる。ここでは、第1の消去試験で求められた各セクタの消去パルス数を示す値SPTCNT[sector]に基づいて、各セクタの全セルに対して消去試験が行われる。図13は、第2の消去試験の一例の流れを示すフローチャートである。第2の消去試験を開始する際、BIST制御回路13は、アドレスコントローラ15を制御してアドレス生成回路16で生成されるアドレスをリセットさせる。これにより、あるセクタの最初のアドレスで指定されるセルが選択される。また、セクタ内の各セルは、上記の第1の消去試験により、SPTCNT[sector]で示される消去パルス数の消去パルスが印加された後の状態となっている。ステップS40BIST制御回路13は、カウンタ13aに、試験対象の最初のセクタに関して第1の消去試験で得られた消去パルス数の値であるSPTCNT[sector]を設定する。つまり、BIST制御回路13は、PC=SPTCNT[sector]とする。ステップS41BIST制御回路13は、CAMアクセス制御回路20から冗長用CAM19に保持してある不良セルのアドレスを取得する。そのアドレスで指定されるセルは冗長されるので、BIST制御回路13は、そのセルの検証結果をpassと判定する。ステップS42BIST制御回路13は、たとえば、図7に示した方法で、消去ベリファイを行う。第2の消去試験では、消去ベリファイは、各セクタの全セルに対して順に行われる。ただし、ステップS41の処理でpassと判定されたセルは除かれる。BIST制御回路13は、選択されたセルが消去ベリファイでfailとなった場合、ステップS45の処理に進み、passした場合、ステップS43の処理を行う。ステップS43BIST制御回路13は、セクタ内の全セルのベリファイが終了したか判定する。セクタ内の全セルのベリファイが終了したと判定した場合には、ステップS49の処理が行われ、終了していない場合には、ステップS44の処理が行われる。ステップS44セクタ内の全セルのベリファイが終了していない場合、BIST制御回路13は、アドレスコントローラ15にセクタ内の次のアドレスを指定させる。ステップS44の処理の後、ステップS42からの処理が繰り返される。ステップS45BIST制御回路13は、カウンタ13aのカウンタ値PCがMAXPC以下であるか否かを判定する。MAXPCは、SPTCNT[sector]×n所定の係数で表されるMAXパルス数である。なお、MAXPCが、消去パルスの上限値MAX以上の場合には、MAXPC=MAXとする。PC≦MAXPCであればステップS46の処理が行われ、PC>MAXの場合には、ステップS48の処理が行われる。また、MAXPCは、SPTCNT[sector]V所定の固定値×nとしてもよい後述の変形例参照。ステップS46BIST制御回路13は、動作制御回路14に対して、セクタ内の全セルに対して所定のパルス幅の消去パルスを1つ印加させる。消去パルスは、たとえば、各セルのコントロールゲートに-9.3V、Pwellに9.3Vの大きさで印加される。ステップS47BIST制御回路13は、カウンタ13aのカウンタ値PCに1を加算し、ステップS41からの処理を繰り返す。ステップS48PC>MAXの場合、BIST制御回路13は、たとえば、レジスタ13bに格納されるフラグ値flag[sector]=Hと設定し、ステップS49の処理に進む。ステップS49BIST制御回路13は、全セクタのベリファイが終了したか否かを判定する。たとえば、BIST制御回路13は、変数sectorを参照し、sector=1である場合には、全セクタのベリファイが終了したと判定し、第2の消去試験を終える。全セクタのベリファイが終了していない場合には、ステップS50の処理が行われる。ステップS50BIST制御回路13は、次のセクタに対して第2の消去試験を実施するために変数sectorの値から1を引く。そして、次のセクタに対して、ステップS40からの処理を実施する。ベリファイ/冗長処理ベリファイ/冗長処理は、フラグ値flag[sector]=Hのセクタの全セルに対して行われる。図14は、ベリファイ/冗長処理の一例の流れを示すフローチャートである。ベリファイ/冗長処理を開始する際、BIST制御回路13は、アドレスコントローラ15を制御してアドレス生成回路16で生成されるアドレスをリセットさせる。これにより、あるセクタの最初のアドレスが指定され、そのアドレスで指定されるセルが選択される。ステップS60BIST制御回路13は、セクタのフラグ値flag[sector]を、たとえば、レジスタ13bから読み出し、flag[sector]=Hであるか否かを判定する。BIST制御回路13は、flag[sector]=Hであれば、ステップS62の処理を行い、flag[sector]=HでなければステップS61の処理を行う。ステップS61BIST制御回路13は、変数sectorの値から1を引く。そして、次のセクタのフラグ値flag[sector]に対して、ステップS60の判定を行う。ステップS62BIST制御回路13は、CAMアクセス制御回路20から冗長用CAM19に保持してある不良セルのアドレスを取得する。選択しているセクタにおいて、そのアドレスで指定されるセルは冗長されるので、BIST制御回路13は、そのセルの検証結果をpassと判定する。ステップS63BIST制御回路13は、たとえば、図7に示した方法で、消去ベリファイを行う。消去ベリファイは、flag[sector]=Hとなったセクタの全セルに対して順に行われる。ただし、ステップS62の処理でpassと判定されたセルは除かれる。BIST制御回路13は、選択されたセルが消去ベリファイでfailとなった場合、ステップS66の処理に進み、passした場合、ステップS64の処理を行う。ステップS64BIST制御回路13は、セクタ内の全セルのベリファイが終了したか判定する。セクタ内の全セルのベリファイが終了したと判定した場合には、ステップS68の処理が行われ、終了していない場合には、ステップS65の処理が行われる。ステップS65セクタ内の全セルのベリファイが終了していない場合、BIST制御回路13は、アドレスコントローラ15にセクタ内の次のアドレスを指定させる。ステップS65の処理の後、ステップS63からの処理が繰り返される。ステップS66BIST制御回路13は、CAMアクセス制御回路20に対して、検証にfailしたセルの冗長が可能か問い合わせる。CAMアクセス制御回路20は、たとえば、冗長用のメモリセルアレイ111aに、まだ冗長可能なセルが残っていれば冗長可能と判定する。これにより、ステップS67の処理が行われる。たとえば、冗長可能なセルが残っていなければ冗長不可能と判定され、ベリファイ/冗長処理が終了failstopされる。ステップS67CAMアクセス制御回路20は、BIST制御回路13の制御のもと、検証にfailしたセルを、冗長用のメモリセルアレイ111aのセルに置き換える冗長処理を行う。このとき検証にfailしたセルのアドレスは、冗長用CAM19に格納され、冗長回路116は、そのセルのアドレスが指定されたときには、置き換えられた冗長用のメモリセルアレイ111aのセルを選択することになる。ステップS68BIST制御回路13は、全セクタのベリファイが終了したか否かを判定する。たとえば、BIST制御回路13は、変数sectorを参照し、sector=1である場合には、flag[sector]=Hとなる全セクタのベリファイが終了したと判定し、ベリファイ/冗長処理を終える。全セクタのベリファイが終了していない場合には、ステップS69の処理が行われる。ステップS69BIST制御回路13は、変数sectorの値から1を引き、次のセクタに対して、ステップS60からの処理を実施する。以上のような手法によれば、第1の消去試験の際に、特異的に消去が遅いセルがあっても、それに引きずられて第2の消去試験で適用する消去パルス数が増大することを抑制できる。つまり、消去が遅い一部のセルにより第2の消去試験時での検証閾値が上がって検証基準が甘くなることを抑制できる。したがって、消去の遅いセルを精度よく検証できるようになり、そのようなセルを冗長処理により冗長することで、半導体記憶装置の実効的な消去時間が短縮できる。また、半導体記憶装置の信頼性を向上させることができる。また、第1の消去試験の際に、アドレスコントローラ15は、たとえば、図5に示したように、セクタ30内のブロックBK0~BK33のアドレスを同じ進め方コラムアドレス及びロウアドレスをインクリメントまたはデクリメントするで指定する。そのため、アドレスコントローラ15の処理を簡略化でき、回路規模の増大を抑えることができる。変形例図15は、第2の実施の形態の半導体記憶装置の変形例を示す図である。図3に示した半導体記憶装置10と同じ要素については同一符号を付している。半導体記憶装置10aにおいて、BIST制御回路130は、カウンタ13aとレジスタ13bの他に加算器13cを備えている。なお、加算器13cは、BIST制御回路130の外に備えられていてもよい。加算器13cは、第1の消去試験で得られた消去パルス数の値であるSPTCNT[sector]に対して、固定値のパルス数を加算する。加算する固定値は、たとえば、端子INを介して外部から0以上に設定可能である。固定値が用いられる場合、第2の消去試験では、MAXパルス数MAXPCとして、SPTCNT[sector]固定値に、係数nを乗じた値が用いられる。たとえば、第1の消去試験で、1つのグループのセルが他のグループのセルよりも早く検証にpassしすぎると、SPTCNT[sector]が少なすぎ、第2の消去試験時に、検証にfailするセルが多く発生する可能性がある。そこで、冗長されるセルの数などを参照して、その数が多すぎる場合には、SPTCNT[sector]に固定値を加えることで、第2の消去試験時での検証閾値となる消去パルス数を調整することができる。固定値は、過去の消去試験の結果などから経験的に設定される。以上、実施の形態に基づき、本発明の半導体記憶装置の試験方法及び半導体記憶装置の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。以上説明した複数の実施の形態に関し、さらに以下の付記を開示する。付記1メモリセルアレイに含まれ、複数のグループに分けられたメモリセル群に対し、消去が完了したと判定されるグループが現れるまで消去パルスを加えて第1の消去試験を行い、最初に消去が完了したと判定されたグループを検出した時の消去パルス数に基づいて、前記メモリセル群を含む他のメモリセル群に対して第2の消去試験を行う、半導体記憶装置の試験方法。付記2前記メモリセル群は、前記メモリセルアレイのセクタ内の一部のメモリセルであり、前記他のメモリセル群は、前記セクタ内の全メモリセルである、付記1記載の半導体記憶装置の試験方法。付記3前記消去パルス数は、前記セクタごとに求められる、付記2記載の半導体記憶装置の試験方法。付記4前記第1の消去試験の際、前記メモリセルアレイのロウアドレス及びコラムアドレスをインクリメントまたはデクリメントして、各グループ間で、ロウアドレスまたはコラムアドレスの一方が同一のメモリセルに対して、消去が完了しているか否かの検証を行っていく、付記1乃至3の何れか1つに記載の半導体記憶装置の試験方法。付記5前記消去パルス数に所定の係数を乗じた値を上限消去パルス数として、前記第2の消去試験を行う、付記1乃至4の何れか1つに記載の半導体記憶装置の試験方法。付記6前記消去パルス数に所定の値を加算した値に基づいて、前記第2の消去試験を行う、付記1乃至4の何れか1つに記載の半導体記憶装置の試験方法。付記7前記消去パルス数に所定の値を加算した値に、所定の係数を乗じた値を上限消去パルス数として、前記第2の消去試験を行う、付記6記載の半導体記憶装置の試験方法。付記8前記第1の消去試験は、前記複数のグループに含まれる第1グループ及び第2グループに対して、第1パルス数の消去パルスを用いて、前記メモリセルの消去が完了したか否かを検証する工程と、前記第1グループに含まれる第1メモリセルの消去が完了していないことが検出された場合、前記第1メモリセルのロウアドレス及びコラムアドレスをレジスタに格納する工程と、前記メモリセルアレイの前記ロウアドレス及び前記コラムアドレスをインクリメントまたはデクリメントして、前記第2グループに対して、前記第1パルス数の消去パルスを用いて前記検証を行う工程と、前記第2グループに含まれる第2メモリセルの消去が完了していないことが検出された場合、前記レジスタに格納された前記第1メモリセルの前記ロウアドレス及び前記コラムアドレスを読み出す工程と、前記第1グループ及び前記第2グループに対して、読み出された前記ロウアドレス及び前記コラムアドレスに基づき、前記第1パルス数より大きい第2パルス数の消去パルスを用いて前記検証を行う工程と、を含む付記1記載の半導体記憶装置の試験方法。付記9メモリセルアレイと、前記メモリセルアレイに含まれ、複数のグループに分けられたメモリセル群に対し、消去が完了したと判定されるグループが現れるまで消去パルスを加えて第1の消去試験を行い、最初に消去が完了したと判定されたグループを検出した時の消去パルス数に基づいて、前記メモリセル群を含む他のメモリセル群に対して第2の消去試験を行う、ように半導体記憶装置を制御する試験制御回路、を有する半導体記憶装置。"