"内部クロック信号の伝搬時間を測定する測定回路と、前記測定回路による測定結果に基づいて前記内部クロック信号の伝搬時間を調整する遅延調整回路と、前記内部クロック信号に同期してデータ信号を出力するデータ出力回路と、を備えることを特徴とする半導体装置。前記測定回路は前記内部クロック信号の伝搬経路のレプリカ回路を含み、前記レプリカ回路に前記内部クロック信号とは異なるテスト信号を入力した後、前記レプリカ回路から前記テスト信号が出力されるまでの時間を測定することによって、前記内部クロック信号の伝搬時間を測定することを特徴とする請求項1に記載の半導体装置。前記レプリカ回路に前記テスト信号を入力した後、前記レプリカ回路から前記テスト信号が出力されるまでの時間は、前記内部クロック信号の伝搬時間よりも大きいことを特徴とする請求項2に記載の半導体装置。前記測定回路は、前記レプリカ回路に入力される前記テスト信号が第1の論理レベルから第2の論理レベルに変化した後、前記テスト信号が前記第2の論理レベルから前記第1の論理レベルに変化したことに応答して、前記レプリカ回路から出力される前記テスト信号をラッチするラッチ回路をさらに含むことを特徴とする請求項2又は3に記載の半導体装置。前記測定回路は、前記テスト信号が前記第1の論理レベルから前記第2の論理レベルに変化する度に異なるカウント値を出力するカウンタ回路と、前記ラッチ回路にラッチされた前記テスト信号の論理レベルに応じて前記カウント値を記憶するレジスタ回路とを更に含むことを特徴とする請求項4に記載の半導体装置。前記データ出力回路は、前記レジスタ回路に記憶された前記カウント値を外部に出力可能に構成されていることを特徴とする請求項5に記載の半導体装置。前記測定回路による測定結果に基づいて遅延コードが記憶される記憶回路をさらに備え、前記遅延調整回路は、前記記憶回路から読み出された前記遅延コードに基づいて前記内部クロック信号の伝搬時間を調整することを特徴とする請求項1乃至6のいずれか一項に記載の半導体装置。前記記憶回路は、前記遅延コードを電気的に書き込み可能な不揮発性記憶素子を含むことを特徴とする請求項7に記載の半導体装置。前記データ出力回路は、前記記憶回路に記憶された前記遅延コードを外部に出力可能に構成されていることを特徴とする請求項7又は8に記載の半導体装置。前記データ出力回路は、位相制御されていない前記内部クロック信号に同期して前記データ信号を出力することを特徴とする請求項1乃至9のいずれか一項に記載の半導体装置。第1乃至第3の外部端子と、前記第1の外部端子を介して供給される外部クロック信号に基づいて内部クロック信号を生成するクロック入力回路と、前記内部クロック信号に同期して前記第2の外部端子からデータ信号を出力するデータ出力回路と、前記クロック入力回路と前記データ出力回路との間における前記内部クロック信号の伝搬経路に設けられ、前記内部クロック信号の伝搬時間を調整する遅延調整回路と、前記第3の外部端子を介して供給されるテスト信号を受けるレプリカ回路と、を備え、前記レプリカ回路に前記テスト信号が入力された後、前記レプリカ回路から前記テスト信号が出力されるまでの第1の時間は、前記第1の外部端子に前記外部クロック信号が供給された後、前記データ出力回路に前記内部クロック信号が到達するまでの第2の時間に比例することを特徴とする半導体装置。前記第1の時間は、前記第2の時間よりも長いことを特徴とする請求項11に記載の半導体装置。前記第2の外部端子から出力される前記データ信号に同期して、前記第3の外部端子からデータストローブ信号を出力するストローブ回路をさらに備えることを特徴とする請求項11又は12に記載の半導体装置。内部クロック信号の伝搬時間を測定する測定回路と、遅延コードが記憶される記憶回路と、前記遅延コードに基づいて前記内部クロック信号の伝搬時間を調整する遅延調整回路と、前記内部クロック信号に同期してデータ信号を出力するデータ出力回路と、を備える半導体装置を作製する第1の工程と、前記測定回路を用いて前記内部クロック信号の伝搬時間を測定する第2の工程と、前記測定回路による測定結果に基づいて、前記記憶回路に前記遅延コードを書き込む第3の工程と、を備えることを特徴とする半導体装置の製造方法。前記第1乃至第3の工程を半導体ウェハの状態で行うことを特徴とする請求項14に記載の半導体装置の製造方法。前記第1乃至第3の工程を行った後、前記半導体ウェハをダイシングすることによって個片化された前記半導体装置を取り出す第4の工程と、個片化された前記半導体装置に対して動作試験を行う第5の工程と、をさらに備えることを特徴とする請求項15に記載の半導体装置の製造方法。前記第5の工程は、前記内部クロック信号の伝搬時間が等しい複数の半導体装置に対して並列に実行することを特徴とする請求項16に記載の半導体装置の製造方法。遅延時間tACの値は、仕様によって所定の許容範囲が定められる。したがって、製造された複数の半導体記憶装置間において遅延時間tACにばらつきが存在していても、このばらつきが許容範囲内であれば良品として出荷することができる。しかしながら、遅延時間tACがばらつくと、パッケージング後の選別試験工程が複雑になるという問題があった。これは、遅延時間tACの異なる複数の半導体記憶装置に対して並列に選別試験を行うためには、各半導体記憶装置に対してデータストローブ信号の出力タイミングを調整する必要があるからである。このため、選別試験を行う前、例えば半導体ウェハの状態で遅延時間tACを測定しておき、測定結果に基づいて内部クロック信号の伝搬時間を調整することによって遅延時間tACのばらつきを低減することが望まれる。しかしながら、半導体ウェハの状態で行う試験は高速なテスタを用いることが困難であり、通常、動作速度の遅いテスタが用いられる。このため、このようなテスタを用いて遅延時間tACを正確に測定することはできないという問題があった。このような問題は、DRAMのような半導体記憶装置に限らず、位相制御されていない内部クロック信号に同期してデータの出力を行う全ての半導体装置において生じる問題である。本発明の一側面による半導体装置は、内部クロック信号の伝搬時間を測定する測定回路と、前記測定回路による測定結果に基づいて前記内部クロック信号の伝搬時間を調整する遅延調整回路と、前記内部クロック信号に同期してデータ信号を出力するデータ出力回路と、を備えることを特徴とする。本発明の他の側面による半導体装置は、第1乃至第3の外部端子と、前記第1の外部端子を介して供給される外部クロック信号に基づいて内部クロック信号を生成するクロック入力回路と、前記内部クロック信号に同期して前記第2の外部端子からデータ信号を出力するデータ出力回路と、前記クロック入力回路と前記データ出力回路との間における前記内部クロック信号の伝搬経路に設けられ、前記内部クロック信号の伝搬時間を調整する遅延調整回路と、前記第3の外部端子を介して供給されるテスト信号を受けるレプリカ回路と、を備え、前記レプリカ回路に前記テスト信号が入力された後、前記レプリカ回路から前記テスト信号が出力されるまでの第1の時間は、前記第1の外部端子に前記外部クロック信号が供給された後、前記データ出力回路に前記内部クロック信号が到達するまでの第2の時間に比例することを特徴とする。本発明の一側面による半導体装置の製造方法は、内部クロック信号の伝搬時間を測定する測定回路と、遅延コードが記憶される記憶回路と、前記遅延コードに基づいて前記内部クロック信号の伝搬時間を調整する遅延調整回路と、前記内部クロック信号に同期してデータ信号を出力するデータ出力回路と、を備える半導体装置を作製する第1の工程と、前記測定回路を用いて前記内部クロック信号の伝搬時間を測定する第2の工程と、前記測定回路による測定結果に基づいて、前記記憶回路に前記遅延コードを書き込む第3の工程と、を備えることを特徴とする。本発明によれば、低速なテスタを用いた場合であっても、内部クロック信号の伝搬時間を正確に測定することができる。これにより、例えば半導体ウェハの状態で遅延時間tACを調整することが可能となる。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図1は、本発明の好ましい第1の実施形態による半導体装置10の構成を示すブロック図である。本実施形態による半導体装置10はDRAMであり、外部端子として、クロック端子11a,11b、コマンドアドレス端子12a、チップ選択端子12b、クロックイネーブル端子12c、データ入出力端子14及びデータストローブ端子15a,15bを備えている。その他、電源端子なども備えられているが、これらについては図示を省略してある。クロック端子11a,11bは、それぞれ外部クロック信号CK,CKBが供給される端子であり、供給された外部クロック信号CK,CKBは、クロック入力回路21に供給される。本明細書において信号名の末尾にBが付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号CK,CKBは互いに相補の信号である。クロック入力回路21の出力である内部クロック信号PCLKR,PCLKFは、タイミング発生回路22及び分周回路23に供給される。タイミング発生回路22は各種の内部クロックICLKを生成し、これを各種内部回路に供給する役割を果たす。また、分周回路23は、内部クロック信号PCLKR,PCLKFを分周することによって、互いに位相の異なる8相の分周クロック信号CLK0~CLK7を生成する。分周クロック信号CLK0~CLK7の周波数は、外部クロック信号CKの周波数の1/4であり、互いに内部クロック信号PCLKR,PCLKFの1/4クロックサイクルずつ位相がずれている。本実施形態においては分周回路23を用いて8相の分周クロック信号を生成しているが、本発明がこれに限定されるものではない。例えば、分周回路23を用いて4相の分周クロック信号を生成しても構わない。分周クロック信号CLK0~CLK7は、逓倍回路24に供給される。逓倍回路24は、分周クロック信号CLK0~CLK7を逓倍することによって内部クロック信号CLKDQを生成する回路である。逓倍回路24によって生成される内部クロック信号CLKDQの周波数は、外部クロック信号CKの周波数と同一である。つまり逓倍回路24は、分周回路23によって周波数が外部クロック信号CKの1/4とされた分周クロック信号CLK0~CLK7を逓倍することによって、周波数が外部クロック信号CKと同一である内部クロック信号CLKDQを再生する役割を果たす。内部クロック信号CLKDQは遅延調整回路100に供給される。遅延調整回路100は、内部クロック信号CLKDQを受け、これを遅延させることによって内部クロック信号CLKDQaを生成する。遅延調整回路100による調整量は、記憶回路25から読み出された遅延コードCODEに基づいて定められる。記憶回路25は、遅延コードCODEを書き込み可能な不揮発性記憶素子、例えば、光学ヒューズ素子や電気ヒューズ素子などを含む。特に限定されるものではないが、記憶回路25は、電気ヒューズ素子のように遅延コードCODEを電気的に書き込み可能な不揮発性記憶素子を含むことが好ましい。電気ヒューズ素子としては、高電圧の印加による絶縁破壊によってデータを記憶するアンチヒューズ素子が挙げられる。遅延調整回路100から出力される内部クロック信号CLKDQaは、データ入出力回路81及びストローブ回路82に供給される。遅延調整回路100の構成については後述する。コマンドアドレス端子12aは、コマンド信号CMD及びアドレス信号ADDを構成するコマンドアドレス信号CA0~CA9が供給される端子である。また、チップ選択端子12bはチップ選択信号CSが供給される端子であり、クロックイネーブル端子12cはクロックイネーブル信号CKEが供給される端子である。これらの信号は、コマンドアドレス入力回路31に供給される。コマンドアドレス入力回路31に供給されたこれらの信号のうち、コマンド信号CMD、チップ選択信号CS及びクロックイネーブル信号CKEはコマンドデコーダ32に供給され、アドレス信号ADDはアドレスラッチ回路42に供給される。コマンドデコーダ32は、内部クロックICLKに同期して、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドICMDを生成する回路である。生成された内部コマンドICMDは、ロウ系制御回路51、カラム系制御回路52、リードライト制御回路53及びモードレジスタ54に供給される。アドレスラッチ回路42は、内部クロックICLKに同期してアドレス信号ADDをラッチする回路である。アドレスラッチ回路42にラッチされたアドレス信号ADDのうち、ロウアドレスについてはロウ系制御回路51に供給され、カラムアドレスについてはカラム系制御回路52に供給される。また、モードレジスタセットにエントリしている場合には、アドレス信号ADDはモードレジスタ54に供給され、これによってモードレジスタ54の内容が更新される。ロウ系制御回路51の出力は、ロウデコーダ61に供給される。ロウデコーダ61は、メモリセルアレイ70に含まれるいずれかのワード線WLを選択する回路である。メモリセルアレイ70内においては、複数のワード線WLと複数のビット線BLが交差しており、その交点にはメモリセルMCが配置されている図1では、1本のワード線WL、1本のビット線BL及び1個のメモリセルMCのみを示している。ビット線BLは、センス回路63に含まれる対応するセンスアンプSAに接続されている。また、カラム系制御回路52の出力は、カラムデコーダ62に供給される。カラムデコーダ62は、センス回路63に含まれるいずれかのセンスアンプSAを選択する回路である。カラムデコーダ62によって選択されたセンスアンプSAは、データアンプ64に接続される。データアンプ64は、リード動作時においてはセンス回路63によって増幅されたリードデータをさらに増幅し、これをデータ入出力回路81に供給する。一方、ライト動作時においては、データ入出力回路81から供給されるライトデータを増幅し、これをセンス回路63に供給する。データアンプ64及びデータ入出力回路81の動作は、リードライト制御回路53によって制御される。データ入出力端子14は、リードデータDQの出力及びライトデータDQの入力を行うための端子であり、データ入出力回路81に接続されている。データ入出力回路81は、データ出力回路81R及びデータ入力回路81Wを有している。データ出力回路81Rは、リード動作時においてリードデータDQを内部クロック信号CLKDQaに同期して出力する。データ入力回路81Wは、ライト動作時において内部データストローブ信号IDQS,IDQSBに同期してライトデータDQの取り込みを行う。本実施形態による半導体装置10はDLL回路を備えていないため、内部クロック信号CLKDQaは外部クロック信号CK,CKBとは非同期である。したがって、リードデータDQは外部クロック信号CK,CKBとは非同期に出力される。データストローブ端子15a,15bは、それぞれ外部データストローブ信号DQS,DQSBの入出力を行うための端子であり、ストローブ回路82に接続されている。ストローブ回路82は、リード動作時においてはリードデータDQに同期して外部データストローブ信号DQS,DQSBの出力を行い、ライト動作時においては外部データストローブ信号DQS,DQSBに基づいて内部データストローブ信号IDQS,IDQSBの生成を行う。ストローブ回路82から出力される内部データストローブ信号IDQS,IDQSBは、測定回路200にも供給される。測定回路200は、クロック端子11a,11bに外部クロック信号CK,CKBが入力された後、内部クロック信号CLKDQaの対応するアクティブエッジがデータ入出力回路81に到達するまでの伝搬時間をモニタするためのレプリカ回路である。測定回路200による測定結果Sは、データ入出力回路81及びデータ入出力端子14を介して外部に出力される。図2は、本実施形態による半導体装置10のレイアウトを説明するための平面図である。図2に示すように、本実施形態による半導体装置10は1つのシリコンチップCPに集積されている。シリコンチップCPの主面は四角形であり、互いに平行な第1及び第2の辺L1,L2と、これらの辺L1,L2と直交し互いに平行な第3及び第4の辺L3,L4とを有している。本実施形態による半導体装置10は、第1の辺L1に沿って設けられた第1のパッド領域P1と、第2の辺L2に沿って設けられた第2のパッド領域P2とを有している。第3及び第4の辺L3,L4に沿ったパッド領域は設けられていない。第1及び第2のパッド領域P1,P2は、複数の外部端子が配列される領域である。第1のパッド領域P1には、クロック端子11a,11b、コマンドアドレス端子12a、チップ選択端子12b及びクロックイネーブル端子12cなどが配置される。また、第2のパッド領域P2には、データ入出力端子14及びデータストローブ端子15a,15bなどが配置される。また、本実施形態による半導体装置10は、第1のパッド領域P1に沿った第1の周辺回路領域C1と、第2のパッド領域P2に沿った第2の周辺回路領域C2と、第1及び第2の周辺回路領域C1,C2に挟まれたメモリセルアレイ領域MAを有している。第1の周辺回路領域C1には、第1のパッド領域P1に含まれる外部端子に関連する周辺回路が配置され、第2の周辺回路領域C2には、第2のパッド領域P2に含まれる外部端子に関連する周辺回路が配置される。例えば、第1の周辺回路領域C1にはクロック入力回路21や分周回路23などが配置され、第2の周辺回路領域C2には逓倍回路24、データ入出力回路81、ストローブ回路82などが配置される。このようなレイアウトのため、内部クロック信号PCLKR,PCLKFを第2の周辺回路領域C2に直接供給すると、距離の長いクロック配線の持つ比較的大きな寄生容量によって波形の鈍りが大きくなる。このような問題は、クロック配線の途中にいくつかの中継バッファを介在させれば解消するが、この場合には、中継バッファによって内部クロック信号PCLKR,PCLKFに電源ノイズが重畳するという問題が生じる。このため、内部クロック信号PCLKR,PCLKFを分周回路23によって分周し、これにより生成された分周クロック信号CLK0~CLK7を距離の長いクロック配線LINEを介して第2の周辺回路領域C2に伝送している。伝送された分周クロック信号CLK0~CLK7は、第2の周辺回路領域C2に配置された逓倍回路24によって逓倍され、内部クロック信号PCLKR,PCLKFと同じ周波数を有する内部クロック信号CLKDQとして再生される。かかる構成により、クロック配線LINEの配線距離が非常に長いにもかかわらず、データ入出力回路81にて使用する内部クロック信号CLKDQaの信号品質が高められている。図3は、遅延調整回路100の構成を示すブロック図である。図3に示すように、遅延調整回路100は直列接続された複数の遅延回路110と、これら遅延回路110の出力信号を受ける選択回路120とを備える。初段の遅延回路110には内部クロック信号CLKDQが供給され、これが遅延されて後段の遅延回路110に送られるため、より後段の遅延回路110からの出力信号ほどタイミングが遅くなる。選択回路120には遅延コードCODEが供給されており、これに基づいていずれかの遅延回路110からの出力信号が内部クロック信号CLKDQaとして出力される。かかる構成により、遅延コードCODEに基づいて内部クロック信号CLKDQaのタイミングを調整することが可能となる。このことは、クロック端子11a,11bに外部クロック信号CK,CKBが入力された後、内部クロック信号CLKDQaの対応するアクティブエッジがデータ入出力回路81に到達するまでの伝搬時間を調整可能であることを意味する。図4は、測定回路200の構成を示すブロック図である。図4に示すように、測定回路200は入力遅延レプリカ回路210、ゲート遅延レプリカ回路220、配線遅延レプリカ回路230及び調整遅延レプリカ回路240からなる直列回路と、ラッチ回路250とを備えている。レプリカ回路210~240は、クロック端子11a,11bに外部クロック信号CK,CKBが入力された後、内部クロック信号CLKDQaの対応するアクティブエッジがデータ入出力回路81に到達するまでの時間、つまり、内部クロック信号の伝搬時間をモニタするためのレプリカ回路である。より具体的に説明すると、入力遅延レプリカ回路210は、図1に示したクロック入力回路21のレプリカ回路であり、クロック入力回路21の遅延時間に比例する遅延時間を有している。具体的な回路構成については特に限定されないが、クロック入力回路21と同じ回路を用いることができる。入力遅延レプリカ回路210はモードレジスタ54から供給されるテストモード信号TESTにより活性化される。テストモード信号TESTは、モードレジスタ54に所定のテストモードが設定された場合に活性化される信号であり、したがって、レプリカ回路210~240はテストモード時においてのみ使用される。ゲート遅延レプリカ回路220は、クロック入力回路21から遅延調整回路100までの信号パスに存在する複数の論理ゲート回路のレプリカ回路であり、当該信号パスに存在する複数の論理ゲート回路の遅延時間に比例する遅延時間を有している。具体的な回路構成については特に限定されないが、複数のインバータ回路を直列接続したインバータチェーンを用いることができる。配線遅延レプリカ回路230は、図2に示したクロック配線LINEのレプリカ回路であり、クロック配線LINEの遅延時間に比例する遅延時間を有している。具体的な回路構成については特に限定されないが、クロック配線LINEに類似する配線パターンを用いることができる。調整遅延レプリカ回路240は、図1に示した遅延調整回路100のレプリカ回路であり、テスト遅延コードTCODEに基づいて遅延量を調整することができる。具体的な回路構成については特に限定されないが、遅延調整回路100と同様の回路構成とすればよい。テスト遅延コードTCODEの入力方法については特に限定されず、モードレジスタ54の設定値を調整遅延レプリカ回路240に入力しても構わないし、コマンドアドレス端子12aやデータ入出力端子14から直接入力しても構わない。ラッチ回路250は、調整遅延レプリカ回路240から出力されるレプリカ信号REPを内部データストローブ信号IDQS,IDQSBに同期してラッチする回路である。本実施形態におけるラッチ回路は、内部データストローブ信号IDQSがローレベル、内部データストローブ信号IDQSBがハイレベルに変化したタイミングで、入力ノードDに供給されるレプリカ信号REPをラッチする。ラッチ回路250にラッチされた信号は、出力ノードQから測定結果Sとして出力され、データ入出力回路81に供給される。本発明においては、測定回路200に供給される内部データストローブ信号IDQS,IDQSBをテスト信号と呼ぶことがある。レプリカ回路210~240の遅延量は、内部クロック信号の伝搬時間に比例すれば足り、必ずしも内部クロック信号の伝搬時間と一致する必要はない。一例として、レプリカ回路210~240の遅延量が内部クロック信号の伝搬時間の4倍となるよう、設計することができる。このように、レプリカ回路210~240の遅延量を内部クロック信号の伝搬時間よりも大きく設計すれば、低速なテスタを用いた場合であっても測定回路200を用いた正確な測定が可能となる。図5及び図6は測定回路200の動作を説明するためのタイミング図である。図5及び図6に示す符号210a,220a及び230aは、それぞれ図4に示すレプリカ回路210,220及び230の出力信号である。図5に示す例では、調整遅延レプリカ回路240の遅延量がT1に設定されている。その結果、内部データストローブ信号IDQSがローレベルからハイレベルに変化内部データストローブ信号IDQSBがハイレベルからローレベルに変化する時刻t10から、内部データストローブ信号IDQSがハイレベルからローレベルに変化内部データストローブ信号IDQSBがローレベルからハイレベルに変化する時刻t11までの期間T1が経過した時点においては、レプリカ信号REPのレベルはハイレベルである。したがって、ラッチ回路250にはハイレベルの信号がラッチされ、測定結果Sはハイレベルとなる。一方、図6に示す例では、調整遅延レプリカ回路240の遅延量がT2>T1に設定されている。その結果、内部データストローブ信号IDQSがローレベルからハイレベルに変化内部データストローブ信号IDQSBがハイレベルからローレベルに変化する時刻t10から、内部データストローブ信号IDQSがハイレベルからローレベルに変化内部データストローブ信号IDQSBがローレベルからハイレベルに変化する時刻t11までの期間T1が経過した時点においては、レプリカ信号REPのレベルはローレベルである。したがって、ラッチ回路250にはローレベルの信号がラッチされ、測定結果Sはローレベルとなる。このように、調整遅延レプリカ回路240の遅延量によって、得られる測定結果Sの論理レベルが異なる。具体的には、レプリカ回路210~240の遅延量が内部データストローブ信号IDQS,IDQSBのパルス幅よりも短い場合には、図5に示した例のように測定結果Sはハイレベルとなる。逆に、レプリカ回路210~240の遅延量が内部データストローブ信号IDQS,IDQSBのパルス幅よりも長い場合には、図6に示した例のように測定結果Sはローレベルとなる。したがって、テスト遅延コードTCODEを変化させることによって、調整遅延レプリカ回路240の遅延量を徐々に変化させながら測定結果Sを参照すれば、内部クロック信号の伝搬時間を評価することが可能となる。一例として、調整遅延レプリカ回路240の遅延量を最小値から1ピッチずつ短くして順次測定を行えば、測定結果Sの論理レベルがハイレベルからローレベルに変化した際の遅延量が内部クロック信号の伝搬時間に対応することになる。レプリカ回路210~240の遅延量を内部クロック信号の伝搬時間の4倍に設計している場合、測定結果Sの論理レベルがハイレベルからローレベルに変化した際の遅延量の1/4が内部クロック信号の伝搬時間であることになる。上述した伝搬時間の測定は、半導体装置10の製造過程において、半導体ウェハの状態で実行することができる。以下、本実施形態による半導体装置10の製造方法について説明する。図7は、本実施形態による半導体装置10の製造方法の概要を説明するためのフローチャートである。まず、半導体ウェハの状態で半導体装置10の作製を行うステップS11。半導体ウェハには同一の回路構成を有する多数の半導体装置10が同時に形成されるが、プロセス条件には面内ばらつきが存在する。このため、同一の半導体ウェハ上に形成された半導体装置10であっても、内部クロック信号の伝搬時間は必ずしも一致しない。次に、半導体ウェハの状態で動作試験を行うステップS12。かかる動作試験は、主にメモリセルアレイ70に含まれる不良ワード線や不良ビット線を検出するための試験であり、多数の半導体装置10に対して並列に実行される。このため、かかる動作試験に用いられるテスタには、多数の半導体装置10の不良アドレスをマッピングするための大容量メモリが必要であり、その動作速度は必然的に低速となる。後述するとおり、かかる動作試験においては、測定回路200を用いた伝搬時間のモニタも実行される。動作試験が完了すると、試験の結果に基づいて半導体装置10に対してトリミングが実行されるステップS13。トリミングは、主に検出された不良アドレスを光学ヒューズに記録するために行われる。これにより、ステップS12の動作試験によって検出された不良ワード線や不良ビットが予備のワード線や予備のビット線に置換され、不良アドレスが救済される。さらに、ステップS13においては、ステップS12において測定された伝搬時間に基づき、記憶回路25に対するトリミングも行われる。次に、半導体ウェハをダイシングすることによって個片化された半導体装置10を取り出しステップS14、さらにパッケージングするステップS15。その後、パッケージングされた半導体装置10に対し、製品選別のための動作試験を行うステップS16。ステップS16における動作試験はステップS12における動作試験とは異なり、高速なテスタを用いて実行される。図8は、ステップS12の動作試験のうち本発明に関連する動作をより詳細に説明するためのフローチャートである。既に説明したとおり、ステップS12の動作試験は、複数の半導体装置10に対し低速なテスタを用いて並列に実行される。まず、テスト対象となる複数の半導体装置10に対し、コマンドアドレス端子12aを介してテストコマンドを発行し、これら半導体装置10を所定のテストモードにエントリさせるステップS21。テストモードにエントリすると、各半導体装置10内のモードレジスタ54からはテストモード信号TESTが出力され、これにより測定回路200は伝搬時間の測定が可能な状態となる。次に、テスト遅延コードTCODEを初期値に設定しステップS22、この状態で外部データストローブ信号DQS,DQSBを各半導体装置10に対して供給するステップS23。テスト遅延コードTCODEの初期値については、最小遅延量を示す値であっても構わないし、最大遅延量を示す値であっても構わない。この状態で各半導体装置10に対して外部データストローブ信号DQS,DQSBを供給すると、ハイレベル又はローレベルの測定結果Sが得られる。テスタはデータ入出力端子14を介して測定結果Sを取得し、テスタ内のワークメモリに測定結果Sを一時的に保存するステップS24。図5及び図6を用いて説明したとおり、測定結果Sがハイレベルである場合には、レプリカ回路210~240の遅延量が内部データストローブ信号IDQS,IDQSBのパルス幅よりも短いことを意味し、逆に、測定結果Sがローレベルである場合には、レプリカ回路210~240の遅延量が内部データストローブ信号IDQS,IDQSBのパルス幅よりも長いことを意味する。かかる動作をテスト遅延コードTCODEを更新して繰り返し実行するステップS23~S26。例えば、ステップS22にて設定した遅延量が最小遅延量である場合、ステップS26にて遅延量を1ピッチずつ増加させる。この場合、当初得られる測定結果Sはハイレベルであることが期待され、その後、レプリカ回路210~240の遅延量が所定の遅延量に達すると、その後得られる測定結果Sはローレベルに変化する。この場合、測定結果Sがハイレベルからローレベルに変化する直前のテスト遅延コードTCODEが内部クロック信号の伝搬時間に対応することになる。尚、既に説明したとおり、測定回路200の遅延量は内部クロック信号の伝搬時間よりも大きくなるよう設計することが好ましく、例えば、測定回路200の遅延量が内部クロック信号の伝搬時間の4倍となるよう設計されている場合には、測定結果Sがハイレベルからローレベルに変化する直前の遅延量の1/4に相当する時間が内部クロック信号の伝搬時間となる。ステップS12の動作試験では低速なテスタが使用されるため、測定回路200の遅延量を内部クロック信号の伝搬時間と一致するように設計すると測定が困難となるが、上述のように、測定回路200の遅延量を内部クロック信号の伝搬時間の例えば4倍となるよう設計すれば、低速なテスタを用いた場合であっても内部クロック信号の伝搬時間を正確に測定することが可能となる。そして、全てのテスト遅延コードTCODEでのテストを完了するとステップS25:YES、測定により得られた内部クロック信号の伝搬時間に基づいてトリミングを行うステップS13。トリミングは図1に示す記憶回路25に対して行われ、例えば記憶回路25が光学ヒューズ素子からなる場合には、所定のヒューズ素子にレーザービームを照射して切断する。これにより、記憶回路25には所定の遅延コードCODEが不揮発的に書き込まれることになる。尚、レーザービームを用いた光学ヒューズ素子の切断は、不良アドレスを記憶させるためにも行われる。記憶回路25に書き込む遅延コードCODEは、各半導体装置10間における内部クロック信号の伝搬時間が互いに一致するような値とすることが好ましい。例えば、遅延調整回路100のデフォルト値が最小遅延量に設定されている場合、テスト対象となる複数の半導体装置10のうち内部クロック信号の伝搬時間が最も遅い半導体装置10を基準とし、他の半導体装置10における内部クロック信号の伝搬時間がこれと一致するよう、遅延調整回路100の遅延量を増大させればよい。逆に、遅延調整回路100のデフォルト値が最大遅延量に設定されている場合、テスト対象となる複数の半導体装置10のうち内部クロック信号の伝搬時間が最も速い半導体装置10を基準とし、他の半導体装置10における内部クロック信号の伝搬時間がこれと一致するよう、遅延調整回路100の遅延量を減少させればよい。或いは、目標となる伝搬時間を予め定めておき、内部クロック信号の伝搬時間が目標値よりも遅い半導体装置10については遅延調整回路100の遅延量を減少させ、内部クロック信号の伝搬時間が目標値よりも速い半導体装置10については遅延調整回路100の遅延量を増大させても構わない。このようにして記憶回路25に遅延コードCODEを書き込むことにより、テスト対象となる複数の半導体装置10間における内部クロック信号の伝搬時間をほぼ一致させることができる。トリミングが完了すると、上述の通り、ダイシングステップS14及びパッケージングステップS15が行われ、その後、製品選別のための動作試験が行われるステップS16。ステップS16における動作試験は、図9に示すように、高速テスタ300を複数の半導体装置10に接続し、これにより複数の半導体装置10に対して並列に実行する。高速テスタ300を用いた動作試験は、半導体装置10の実使用状態を想定した高速テストであり、場合によってはクロックサイクルが遅延時間tACの許容範囲よりも短い外部クロック信号CK,CKBが用いられる。このため、半導体装置10ごとに遅延時間tACがばらついていると、遅延時間tACが許容範囲内に収まっている場合であっても、動作試験を並列に正しく実行することが困難となる。しかしながら、本実施形態においては、記憶回路25へのトリミングによって複数の半導体装置10間における内部クロック信号の伝搬時間がほぼ一致していることから、遅延時間tACも各半導体装置10間においてほぼ一致する。このため、高速テスタ300を用いた動作試験を複数の半導体装置10に対して並列に実行することが容易に可能となる。図10は、本実施形態による半導体装置10を用いたマルチチップパッケージ90の構造を示す略断面図である。図10に示すマルチチップパッケージ90は、パッケージ基板91上に4つの半導体装置10が積層された構成を有している。上下に隣接する半導体装置10及びパッケージ基板91は、接着剤92によって固定されている。また、半導体装置10とパッケージ基板91はボンディングワイヤ93によって接続されており、これにより、各半導体装置10は、パッケージ基板91に設けられた内部配線図示せずを介して外部電極94に電気的に接続される。また、パッケージ基板91上には、半導体装置10及びボンディングワイヤ93を保護するための封止樹脂95が設けられている。このようなマルチチップパッケージ90に積層する4つの半導体装置10として、遅延時間tACがほぼ一致した半導体装置10を用いれば、アクセス時間が揃ったマルチチップパッケージ90を提供することが可能となる。上述の通り、本実施形態によれば遅延時間tACがほぼ一致した半導体装置10を容易に得ることが可能である。このように、本実施形態による半導体装置10は、DLL回路を持たないメモリデバイスであるにもかかわらず、遅延時間tACを一定の値に揃えることが可能となる。これにより、パッケージング後の高速な動作試験を並列に実行することが容易となるばかりでなく、図10を用いて説明したように、アクセス時間が揃ったマルチチップパッケージ90を提供することも可能となる。尚、本実施形態による半導体装置10は、マルチチップパッケージ90のみならず、他の種類の積層型半導体デバイスに適用することも可能である。次に、本発明の好ましい第2の実施形態について説明する。図11は、本発明の第2の実施形態にて用いる測定回路200aの構成を示すブロック図である。図11に示す測定回路200aは、図4に示した測定回路200に対し、カウンタ回路260、トランスファゲート270及びレジスタ回路280が追加された構成を有している。カウンタ回路260は例えば8ビットのバイナリカウンタであり、伝搬時間の測定動作を実行するたびにカウント値COUNTがインクリメント又はデクリメントされる。伝搬時間の測定動作を実行するたびにカウンタ回路260をインクリメント又はデクリメントする方法としては、テストモード信号TESTをトリガとする方法や、内部データストローブ信号IDQS,IDQSBの変化をトリガとする方法などが挙げられる。いずれにしても、テストモードにエントリしている場合に、内部データストローブ信号IDQSがローレベルからハイレベルに変化内部データストローブ信号IDQSBがハイレベルからローレベルに変化する度に異なるカウント値COUNTが出力されるよう制御すれば良い。カウンタ回路260から出力されるカウント値COUNTは、それぞれ対応するトランスファゲート270を介してそれぞれ対応するレジスタ回路280に供給される。トランスファゲート270は、測定結果Sがハイレベルであればカウント値COUNTを通過させ、測定結果Sがローレベルであればカウント値COUNTを遮断する。これにより、図8のステップS22にて設定したテスト遅延コードTCODEが最小遅延量であれば、当初得られる測定結果Sはハイレベルであるためカウント値COUNTはレジスタ回路280にラッチされる。その後、ステップS26にてテスト遅延コードTCODEが更新されるごとにカウント値COUNTの値は変化するが、測定結果Sがハイレベルである限り、レジスタ回路280にカウント値COUNTが上書きされる。そして、測定結果Sがローレベルに変化すると、カウント値COUNTの値が変化しても最早レジスタ回路280の値は上書きされず、従前の値を保持する。したがって、全てのテスト遅延コードTCODEでのテストを完了すればステップS25:YES、レジスタ回路280に保持された値は、測定結果Sがハイレベルからローレベルに変化する直前のテスト遅延コードTCODEに対応するカウント値COUNTとなる。かかる値は、検出値DETECTとして出力され、データ入出力回路81及びデータ入出力端子14を介してテスタに供給される。したがって、テスタは各半導体装置10から得られた検出値DETECTに基づいて、記憶回路25へのトリミングを行えばよい。このように、本実施形態によれば、測定結果Sがハイレベルからローレベルに変化する直前のテスト遅延コードTCODEに対応するカウント値COUNTを保持するレジスタ回路280を備えていることから、テスタは測定を行う度に測定結果Sを取得する必要がない。これにより、テスタ側で必要とされるテスト用のプログラムを簡素化することが可能となる。また、上述した実施形態に比べ、テスト時間をより短縮することも期待される。次に、本発明の好ましい第3の実施形態について説明する。図12は、本発明の好ましい第3の実施形態による半導体装置10bの構成を示すブロック図である。図12に示す半導体装置10bは、測定回路200aから出力される検出値DETECTが記憶回路25に供給される点において、図1に示した半導体装置10と相違している。その他の点については図1に示した半導体装置10と基本的に同一であることから、同一の要素には同一の符号を付し重複する説明は省略する。本実施形態においては、モードレジスタ54に所定のテストモードが設定されると、プログラム信号PRGが記憶回路25に供給される。本実施形態では記憶回路25がアンチヒューズ素子など、遅延コードCODEを電気的に書き込み可能な不揮発性記憶素子からなり、プログラム信号PRGが活性化すると、検出値DETECT又はこれに対応する値が遅延コードCODEとして書き込まれる。これにより、テスタ側では測定結果Sや検出値DETECTを取得する必要が無くなるため、テスタ側で必要とされるテスト用のプログラムをよりいっそう簡素化することが可能となる。また、上述した各実施形態に比べ、テスト時間をより短縮することも期待される。次に、本発明の好ましい第4の実施形態について説明する。図13は、本発明の好ましい第4の実施形態による半導体装置10cの構成を示すブロック図である。図13に示す半導体装置10cは、測定回路200aから出力される検出値DETECTが遅延調整回路100に供給される点において、図1に示した半導体装置10と相違している。その他の点については図1に示した半導体装置10と基本的に同一であることから、同一の要素には同一の符号を付し重複する説明は省略する。本実施形態においては、検出値DETECTを用いて遅延調整回路100を直接制御可能である点に特徴を有している。かかる構成により、記憶回路25へのトリミングによって遅延調整回路100の遅延量を確定させた後であっても、遅延調整回路100の遅延量を随時変更することができる。例えばテストコマンドを発行することによって実使用時において図8に示した動作試験を実行し、その結果に応じて遅延調整回路100の遅延量を変更できる。これにより、ユーザ側で遅延時間tACを変化させることが可能となる。次に、本発明の好ましい第5の実施形態について説明する。図14は、本発明の好ましい第5の実施形態による半導体装置10dの構成を示すブロック図である。図14に示す半導体装置10dは、記憶回路25から出力される遅延コードCODEがデータ入出力回路81に供給される点において、図1に示した半導体装置10と相違している。その他の点については図1に示した半導体装置10と基本的に同一であることから、同一の要素には同一の符号を付し重複する説明は省略する。本実施形態においては、モードレジスタ54に所定のテストモードが設定されると、コード読み出し信号RDが記憶回路25に供給される。コード読み出し信号RDが活性化すると、記憶回路25に保持されている遅延コードCODEがデータ入出力回路81及びデータ入出力端子14を介して外部に出力される。このため、製造時においてどのような調整が行われたのか、ユーザ側で確認することが可能となる。次に、本発明の好ましい第6の実施形態について説明する。本実施形態においては、テスト遅延コードTCODEを用いて測定回路200の遅延量を変化させるのではなく、内部データストローブ信号IDQS,IDQSBのパルス幅を変化させることによって測定を行う。したがって、調整遅延レプリカ回路240の遅延量は固定的で構わない。調整遅延レプリカ回路240の遅延量としては、遅延コードCODEがデフォルト値を示している場合における遅延調整回路100の遅延時間に比例する遅延時間に設計すればよい。図15及び図16は本実施形態の動作を説明するためのタイミング図である。図15に示す例では、内部データストローブ信号IDQSがローレベルからハイレベルに変化内部データストローブ信号IDQSBがハイレベルからローレベルに変化する時刻t20から、内部データストローブ信号IDQSがハイレベルからローレベルに変化内部データストローブ信号IDQSBがローレベルからハイレベルに変化する時刻t21までの期間がT21である。本例では、時刻t21におけるレプリカ信号REPのレベルはハイレベルである。したがって、ラッチ回路250にはハイレベルの信号がラッチされ、測定結果Sはハイレベルとなる。一方、図16に示す例では、内部データストローブ信号IDQSがローレベルからハイレベルに変化内部データストローブ信号IDQSBがハイレベルからローレベルに変化する時刻t30から、内部データストローブ信号IDQSがハイレベルからローレベルに変化内部データストローブ信号IDQSBがローレベルからハイレベルに変化する時刻t31までの期間がT22<T21である。本例では、時刻t31におけるレプリカ信号REPのレベルはローレベルである。したがって、ラッチ回路250にはローレベルの信号がラッチされ、測定結果Sはローレベルとなる。このように、内部データストローブ信号IDQS,IDQSBのパルス幅によって、得られる測定結果Sの論理レベルが異なる。具体的には、内部データストローブ信号IDQS,IDQSBのパルス幅がレプリカ回路210~240の遅延量よりも長い場合には、図15に示した例のように測定結果Sはハイレベルとなる。逆に、内部データストローブ信号IDQS,IDQSBのパルス幅がレプリカ回路210~240の遅延量よりも短い場合には、図16に示した例のように測定結果Sはローレベルとなる。上述の通り、レプリカ回路210~240の遅延量は、内部クロック信号の伝搬時間に比例する遅延量に設計されていることから、内部データストローブ信号IDQS,IDQSBのパルス幅を徐々に変化させながら測定結果Sを参照すれば、内部クロック信号の伝搬時間を評価することが可能となる。一例として、内部データストローブ信号IDQS,IDQSBのパルス幅を最大値から1ピッチずつ短くして順次測定を行えば、測定結果Sの論理レベルがハイレベルからローレベルに変化した際のパルス幅が内部クロック信号の伝搬時間に対応することになる。レプリカ回路210~240の遅延量を内部クロック信号の伝搬時間の4倍に設計している場合、測定結果Sの論理レベルがハイレベルからローレベルに変化した際のパルス幅の1/4が内部クロック信号の伝搬時間であることになる。図17は、本実施形態の動作を説明するためのフローチャートである。まず、テスト対象となる複数の半導体装置10に対し、コマンドアドレス端子12aを介してテストコマンドを発行し、これら半導体装置10を所定のテストモードにエントリさせるステップS31。テストモードにエントリすると、各半導体装置10内のモードレジスタ54からはテストモード信号TESTが出力され、これにより測定回路200は伝搬時間の測定が可能な状態となる。次に、テスタ内において外部データストローブ信号DQS,DQSBのパルス幅を初期値に設定しステップS32、設定されたパルス幅を持つ外部データストローブ信号DQS,DQSBを各半導体装置10に対して供給するステップS33。パルス幅の初期値については、最大パルス幅を示す値であっても構わないし、最小パルス幅を示す値であっても構わない。各半導体装置10に対して所定のパルス幅を持つ外部データストローブ信号DQS,DQSBを供給すると、ハイレベル又はローレベルの測定結果Sが得られる。テスタはデータ入出力端子14を介して測定結果Sを取得し、テスタ内のワークメモリに測定結果Sを一時的に保存するステップS34。図15及び図16を用いて説明したとおり、測定結果Sがハイレベルである場合には、内部データストローブ信号IDQS,IDQSBのパルス幅がレプリカ回路210~240の遅延量よりも長いことを意味し、逆に、測定結果Sがローレベルである場合には、内部データストローブ信号IDQS,IDQSBのパルス幅がレプリカ回路210~240の遅延量よりも短いことを意味する。かかる動作をパルス幅を更新して繰り返し実行するステップS33~S36。例えば、ステップS32にて設定したパルス幅が最大パルス幅である場合、ステップS36にてパルス幅を1ピッチずつ縮小させる。この場合、当初得られる測定結果Sはハイレベルであることが期待され、その後、パルス幅が所定のパルス幅未満に縮小されると、その後得られる測定結果Sはローレベルに変化する。この場合、測定結果Sがハイレベルからローレベルに変化する直前のパルス幅が内部クロック信号の伝搬時間に対応することになる。そして、全てのパルス幅でのテストを完了するとステップS35:YES、測定により得られた内部クロック信号の伝搬時間に基づいてトリミングを行うステップS13。このように、本実施形態においては、測定回路200の遅延量を変化させるのではなく、内部データストローブ信号IDQS,IDQSBのパルス幅を変化させることによって測定を行っている。このため、測定回路200の回路構成を簡素化することが可能となる。以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。例えば、上記の各実施形態では、外部データストローブ信号DQS,DQSBをテスト信号として用いているが、測定回路200に供給するテスト信号がこれに限定されるものではなく、他の信号を用いても構わない。また、測定回路200に供給するテスト信号を外部から供給することは必須でなく、内部生成される信号をテスト信号として用いても構わない。"