基準クロックと、出力クロックから生成されたフィードバッククロックと、の位相周波数差に応じた位相周波数差信号を出力する比較回路と、前記位相周波数差信号に応じた電流を出力するチャージポンプ回路と、前記チャージポンプ回路の出力に一端が接続された抵抗素子と、前記抵抗素子の他端に一端が接続され且つ接地に他端が接続された容量素子と、を有し、前記チャージポンプ回路が出力した電流を変換して、前記抵抗素子の一端から第1の制御電圧信号を出力し且つ前記容量素子の一端から第2の制御電圧信号を出力する第1の低域通過フィルタと、前記抵抗素子の一端に第1の非反転入力端子が接続され、前記容量素子の一端に第2の非反転入力端子が接続され、出力端子と反転入力端子とが接続され、前記出力端子から第3の制御電圧信号を出力するアンプ回路と、前記第3の制御電圧信号が制御端子に入力され、前記第3の制御電圧信号に応じた周波数の出力クロックを出力するVCO回路と、を備え、前記アンプ回路は、第1の電位に一端が接続された第1導電型の第1のトランジスタと、前記第1のトランジスタの他端に一端が接続され、第2の電位に他端が接続され、ダイオード接続された第2導電型の第2のトランジスタと、前記第1の電位に一端が接続され、前記第1のトランジスタのゲートにゲートが接続され、ダイオード接続された第1導電型の第3のトランジスタと、前記第3のトランジスタの他端に一端が接続され、前記反転入力端子がゲートに接続された第2導電型の第4のトランジスタと、前記第4のトランジスタの他端と前記第2の電位との間に接続され、電流が流れるようにゲートに電圧が印加された第2導電型の第5のトランジスタと、前記第1の電位に一端が接続され、ダイオード接続された第1導電型の第6のトランジスタと、前記第6のトランジスタの他端に一端が接続され、前記第1の非反転入力端子にゲートが接続された第2導電型の第7のトランジスタと、前記第7のトランジスタの一端に一端が接続され、前記第7のトランジスタの他端に他端が接続され、前記第2の非反転入力端子にゲートが接続された第2導電型の第8のトランジスタと、前記第1の電位に一端が接続され、前記アンプ回路の出力端子に他端が接続され、前記第6のトランジスタのゲートにゲートが接続された第1導電型の第9のトランジスタと、前記アンプ回路の出力端子に一端が接続され、前記第2の電位に他端が接続され、前記第2のトランジスタのゲートにゲートが接続された第2導電型の第10のトランジスタと、を有し、前記第3の制御電圧信号の電圧vVC、前記第1の制御電圧信号の電圧vVLPF、および第2の制御電圧信号の電圧vLFCの関係は、前記第4のトランジスタの第1のサイズ、前記第7のトランジスタの第2のサイズ、および、前記第8のトランジスタの第3のサイズの比が、l:m:nである場合、以下の式で表されるなお、式において、Const.、l、m、およびnは、定数であることを特徴とするPLL回路。基準クロックと、出力クロックから生成されたフィードバッククロックと、の位相周波数差に応じた位相周波数差信号を出力する比較回路と、前記位相周波数差信号に応じた電流を出力するチャージポンプ回路と、前記チャージポンプ回路の出力に一端が接続された抵抗素子と、前記抵抗素子の他端に一端が接続され且つ接地に他端が接続された容量素子と、を有し、前記チャージポンプ回路が出力した電流を変換して、前記抵抗素子の一端から第1の制御電圧信号を出力し且つ前記容量素子の一端から第2の制御電圧信号を出力する第1の低域通過フィルタと、前記抵抗素子の一端に第1の非反転入力端子が接続され、前記容量素子の一端に第2の非反転入力端子が接続され、出力端子と反転入力端子とが接続され、前記出力端子から第3の制御電圧信号を出力するアンプ回路と、前記第3の制御電圧信号が制御端子に入力され、前記第3の制御電圧信号に応じた周波数の出力クロックを出力するVCO回路と、を備え、前記第3の制御電圧信号の電圧vVC、前記第1の制御電圧信号の電圧vVLPF、および第2の制御電圧信号の電圧vLFCの関係は、以下の式で表されるなお、式において、Const.、l、m、およびnは、定数であることを特徴とするPLL回路。前記VCO回路は、前記第3の制御電圧信号に応じて遅延時間が変化する複数の遅延回路を環状に接続したリングオシレータを有することを特徴とする請求項1又は2に記載のPLL回路。前記容量素子の一端と前記第2の非反転入力端子との間に接続された第2の低域通過フィルタをさらに備えることを特徴とする請求項1ないし3のいずれか一項に記載のPLL回路。基準クロックと、出力クロックから生成されたフィードバッククロックと、の位相周波数差に応じた位相周波数差信号を出力する比較回路と、前記位相周波数差信号に応じた電流を出力するチャージポンプ回路と、前記チャージポンプ回路の出力に一端が接続された抵抗素子と、前記抵抗素子の他端に一端が接続され且つ接地に他端が接続された容量素子と、を有し、前記チャージポンプ回路が出力した電流を変換して、前記抵抗素子の一端から第1の制御電圧信号を出力し且つ前記容量素子の一端から第2の制御電圧信号を出力する第1の低域通過フィルタと、前記抵抗素子の一端に第1の非反転入力端子が接続され、前記容量素子の一端に第2の非反転入力端子が接続され、前記出力端子から制御電流信号を出力するアンプ回路と、前記制御電流信号が制御端子に入力され、前記制御電流信号に応じた周波数の出力クロックを出力するICO回路と、を備え、前記制御電流信号の電流iVC、前記第1の制御電圧信号の電圧vVLPF、および第2の制御電圧信号の電圧vLFCの関係は、以下の式で表されるなお、式において、Const.、R10、R20、M、およびNは、定数であることを特徴とするPLL回路。電圧制御発振回路の発振周波数レンジを広く保持しつつ、出力クロックのジッターを低減することが可能なPLL回路を提供する。実施例に従ったPLL回路は、基準クロックと、出力クロックから生成されたフィードバッククロックと、の位相周波数差に応じた位相周波数差信号を出力する位相周波数比較回路を備える。PLL回路は、前記位相周波数差信号に応じた電流を出力するチャージポンプ回路を備える。PLL回路は、前記チャージポンプ回路の出力に一端が接続された抵抗素子と、前記抵抗素子の他端に一端が接続され且つ接地に他端が接続された容量素子と、を有し、前記チャージポンプ回路が出力した電流を変換して、前記抵抗素子の一端から第1の制御電圧信号を出力し且つ前記容量素子の一端から第2の制御電圧信号を出力する第1の低域通過フィルタを備える。PLL回路は、前記抵抗素子の一端に第1の非反転入力端子が接続され、前記容量素子の一端に第2の非反転入力端子が接続され、出力端子と反転入力端子とが接続され、前記出力端子から第3の制御電圧信号を出力するアンプ回路を備える。PLL回路は、前記第3の制御電圧信号が制御端子に入力され、前記第3の制御電圧信号に応じた周波数の出力クロックを出力するVCO回路と、を備える。前記第3の制御電圧信号の電圧vVC、前記第1の制御電圧信号の電圧vVLPF、および第2の制御電圧信号の電圧vLFCの関係は、以下の式で表されるなお、式において、Connst.、l、m、およびnは、定数である。比較例先ず、実施形態の比較対象となる比較例について説明する。図1は、比較例に係るPLL回路100Xの構成を示すブロック図である。また、図2は、図1に示すPLL回路100Xのアンプ回路4XとVCO回路5に注目した回路図である。また、図3は、図1に示すVCO回路5のI-V特性を示す図である。図1に示すように、PLL回路100Xは、比較回路1と、チャージポンプ回路2と、フィードバックループの安定性のための位相補償用の第1の低域通過フィルタLPF3と、アンプ回路4Xと、電圧制御発振回路VCO回路5と、分周回路6と、を備える。図2に示すように、アンプ回路4Xは、トランジスタ4X1~4X9を備える。これらのトランジスタ4X1、4X3、4X6、4X8、4X2、4X9は、図2に示すように、それぞれサイズWp1~Wp4、Wn1、Wn2を有する。また、アンプ回路4Xの出力信号VCがゲートに入力されるトランジスタ4X4と、信号VLPFがゲートに入力されるトランジスタ4X7とは、サイズmを有する。なお、トランジスタ4X4、4X7は、複数のトランジスタで構成されていてもよい。ここで、トランジスタ4X4、4X7に流れる電流i1、i2の差は、以下の式1のように表される。なお、式1において、A0は、信号VC、VLPFが入力されるトランジスタ4X4、4X7の特性、サイズ、およびトランジスタ4X5に流れる電流i0で決まる値である。したがって、アンプ回路4Xの出力電流、すなわち、VCO回路5に流れる電流iVCは、以下の式2のように表される。なお、式2において、A1、A2、B1、B2は、定数である。ここで、図3のように、VCO回路5のI-V特性を定義すると、電流iVCおよび電圧vVCは、以下の式3、4のように表される。なお、式3、4において、基本的に、B1R0>>1である。このように、従来の回路では、VCO回路5を動作させる電圧制御電圧信号vVCは、アンプ回路4Xに入力される電圧vVLPFに比例する。したがって、LPFの出力アンプ回路への入力信号vに抵抗の熱雑音によるノイズや他の信号からのクロストークによるノイズが発生すると、VCO回路の発振周波数にもVCOゲインに比例したノイズが載るので、出力クロックのジッターは、VCOゲインが大きい場合は大きくなり、小さい場合は小さくなる。そこで、以下の実施例では、電圧制御発振回路の発振周波数レンジを広く保持しつつ、出力クロックのジッターを低減することが可能なPLL回路を提案する。以下、実施例について図面に基づいて説明する。図4は、実施例1に係るPLL回路100の構成の一例を示す図である。図4に示すように、PLL回路100は、比較回路1と、チャージポンプ回路2と、フィードバックループの安定性のための位相補償用の第1の低域通過フィルタLPF3と、アンプ回路4と、VCO回路5と、分周回路6と、を備える。比較回路1は、一方の入力端子に、外部から基準クロックREFCLKが入力され、他方の入力端子に、分周回路5からフィードバッククロックFBCLKが入力される。なお、フィードバッククロックFBCLKは、VCO回路5が生成する出力クロックCLKOUTをN分周したクロック信号である。この比較回路1は、基準クロックREFCLKと、出力クロックCLKOUTから生成されたフィードバッククロックFBCLKと、の位相周波数差に応じたパルス幅を有する位相周波数差信号アップ信号UP、ダウン信号DNを出力するようになっている。例えば、比較回路1は、基準クロックREFCLKとフィードバッククロックFBCLKとの間の位相及び周波数を比較する。比較の結果、基準クロックREFCLKの位相がFBCLKに対して進んでいる場合と、基準クロックREFCLKの周波数が高い場合とに、チャージポンプ回路2に対して位相差に応じたパルス幅を持つアップ信号UPを出力する。一方、基準クロックREFCLKの位相がFBCLKに対して遅れている場合と、基準クロックREFCLKの周波数が低い場合とに、チャージポンプ回路2に対して位相差に応じたパルス幅を持つダウン信号DNを出力する。チャージポンプ回路2は、該位相周波数差信号のパルス幅に応じた電流を出力するようになっている。例えば、チャージポンプ回路2は、アップ信号UPがアクティブである例えば、アップ信号UPがHighレベルである期間内、第1の低域通過フィルタ3の容量素子C0を充電する。これにより、第1、第2の制御電圧信号VLPF、LFCの電圧が上昇する。一方、チャージポンプ回路2は、ダウン信号DNがアクティブ例えば、ダウン信号DNがHighレベルである期間内、第1の低域通過フィルタ3の容量素子C0を放電する。これにより、第1、第2の制御電圧信号VLPF、LFCの電圧が降下する。第1の低域通過フィルタ3は、チャージポンプ回路2の出力に一端が接続された抵抗素子Rと、この抵抗素子Rの他端に一端が接続され且つ接地に他端が接続された容量素子C0と、を有する。この第1の低域通過フィルタ3は、チャージポンプ回路2が出力した信号に含まれる高周波成分を除去する。そして、第1の低域通過フィルタ3は、チャージポンプ回路2が出力した電流を変換して、抵抗素子Rの一端から第1の制御電圧信号VLPFを出力し且つ容量素子C0の一端から第2の制御電圧信号LFCを出力する。アンプ回路4は、抵抗素子Rの一端に第1の非反転入力端子41が接続され、容量素子C0の一端に第2の非反転入力端子42が接続され、出力端子44と反転入力端子43とが接続されている。このアンプ回路4は、出力端子44から第3の制御電圧信号VCを出力するようになっている。VCO回路5は、第3の制御電圧信号VCが制御端子に入力され、第3の制御電圧信号VCに応じた周波数の出力クロックCLKOUTを出力するようになっている。すなわち、VCO回路5は、第3の制御電圧信号VCの電圧が高いときには高い周波数で発振し、第3の制御電圧信号VCの電圧が低いときには低い周波数で発振する。このVCO回路5は、例えば、第3の制御電圧信号VCに応じて遅延時間が変化する複数の遅延回路5a~5cを環状に接続したリングオシレータを有する。遅延回路5a~5cは、例えば、インバータである。上述のようにVCO回路5が第3の制御電圧信号VCの電圧に応じて生成する或る周波数の出力クロックCLKOUTが、分周回路6にてN分周され、フィードバッククロックFBCLKとして比較回路1に与えられる。このフィードバックループによって、適度な電圧値の第3の制御電圧信号VCがVCO回路5に入力され、VCO回路5が所望周波数のクロックCLKOUTを出力する。比較回路1における基準クロックREFCLKとフィードバッククロックFBCLKとの間の位相及び周波数の比較の結果、安定的に一致した状態になるロック時における出力クロックCLKOUTは、ほぼ一定の周波数基準クロックREFCLKのN倍になる。ここで、図5は、図4に示すPLL回路100のアンプ回路4とVCO回路5に注目した回路図である。なお、図5の例では、第1の電位は、電源電位であり、第2の電位は、接地電位であり、第1導電型のトランジスタは、pMOSトランジスタであり、第2導電型のトランジスタは、nMOSトランジスタである場合について示している。しかし、回路の極性を逆にしてもよい。この場合、第1の電位は、接地電位であり、第2の電位は、電源電位であり、第1導電型のトランジスタは、nMOSトランジスタであり、第2導電型のトランジスタは、pMOSトランジスタになる。図5に示すように、アンプ回路4は、第1導電型の第1のトランジスタpMOSトランジスタ4aと、第2導電型の第2のトランジスタnMOSトランジスタ4bと、第1導電型の第3のトランジスタpMOSトランジスタ4cと、第2導電型の第4のトランジスタnMOSトランジスタ4dと、第2導電型の第5のトランジスタnMOSトランジスタ4eと、第1導電型の第6のトランジスタpMOSトランジスタ4fと、第2導電型の第7のトランジスタnMOSトランジスタ4gと、第2導電型の第8のトランジスタnMOSトランジスタ4hと、第1導電型の第9のトランジスタpMOSトランジスタ4iと、第2導電型の第10のトランジスタnMOSトランジスタ4jと、を有する。第1のトランジスタ4aは、電源電位第1の電位に一端ソースが接続されている。第2のトランジスタ4bは、第1のトランジスタ4aの他端ドレインに一端ドレインが接続され、接地電位第2の電位に他端ソースが接続され、ダイオード接続されている。第3のトランジスタ4cは、電源電位に一端ソースが接続され、第1のトランジスタ4aのゲートにゲートが接続され、ダイオード接続されている。第4のトランジスタ4dは、第3のトランジスタ4cの他端ドレインに一端ドレインが接続され、反転入力端子43出力端子44がゲートに接続されている。第5のトランジスタ4eは、第4のトランジスタ4dの他端ドレインと接地電位との間に接続され、電流i0が流れるようにゲートに電圧が印加されている。第6のトランジスタ4fは、電源電位に一端ソースが接続され、ダイオード接続されている。第7のトランジスタ4gは、第6のトランジスタ4fの他端ドレインに一端ドレインが接続され、第1の非反転入力端子41にゲートが接続されている。第8のトランジスタ4hは、第7のトランジスタ4gの一端ドレインに一端ドレインが接続され、第7のトランジスタ4gの他端ソースに他端ソースが接続され、第2の非反転入力端子42にゲートが接続されている。第9のトランジスタ4iは、電源電位に一端ソースが接続され、アンプ回路4の出力端子44に他端ドレインが接続され、第6のトランジスタ4fのゲートにゲートが接続されている。第10のトランジスタ4jは、アンプ回路4の出力端子44に一端ドレインが接続され、接地電位に他端ソースが接続され、第2のトランジスタ4bのゲートにゲートが接続されている。なお、第4のトランジスタ4dの第1のサイズ図5においてはlと表記、第7のトランジスタ4gの第2のサイズ図5においてはmと表記、および、第8のトランジスタ4hの第3のサイズ図5においてはnと表記の比は、l:m:nである。また、第1のサイズlは、例えば、第2のサイズmと第3のサイズnとの和と等しい。なお、これらの第4のトランジスタ4d、第7のトランジスタ4g、および、第8のトランジスタ4hは、それぞれ、複数のトランジスタで構成されていてもよい。次に、以上のような構成を有するPLL回路100の特性について説明する。既述の比較例で説明したようにして同様の計算を実行すると、第3の制御電圧信号VCの電圧vVC、第1の制御電圧信号VLPFの電圧vVLPF、および第2の制御電圧信号LFCの電圧vLFCの関係は、以下の式5のように表される。なお、式5において、Connst.、l、m、およびnは、定数である。この式5において、例えば、l=mnの関係が成立する場合、電圧vVLPFに対するアンプ回路4のゲインは、m/mnに抑えられることになる。ここで、図6は、図4、図5に示すVCO回路5の動作特性を示す特性図である。なお、図6では、縦軸は、ゲインKvcoHz/Vであり、Kvco_DCとそのm/mnであるKvco_DC×m/mnとが示されている。横軸は制御電圧信号に含まれる周波数成分Hzであり、第1の低域通過フィルタ3の帯域f_BWが示されている。図6に示すように、制御電圧信号VLPFに含まれる周波数成分が、第1の低域通過フィルタ3の帯域f_BWよりも低い周波数で変化するときのVCOゲインは、Kvco_DCとなる。このKvco_DCは、一般的なリングオシレータ構成のVCO回路で得られるVCOゲインである。また、制御電圧信号に含まれる周波数成分が、第1の低域通過フィルタ3の帯域f_BWよりも高い周波数で変化するときのVCOゲインは、図5に示す構成では、Kvco_DC×m/mnとなる。このように、高い周波数域でVCOゲインを低下させる特性は、一般的なリングオシレータ構成のVCO回路では得られない特性である。したがって、VCO回路5では、制御電圧信号VLPFにノイズが載っても、第1の低域通過フィルタ3の帯域よりも高い周波数側では、VCOゲインが小さくなる。これにより、出力クロックCLKOUTに現れる高周波のジッターを小さくすることができる。また、第4、第7、第8のトランジスタ4d、4g、4hのサイズl、m、nを調整することにより、低域と高域においてVCOゲインの比を任意の値に設定することもできる。以上のように、本実施例に係るPLL回路によれば、電圧制御発振回路の発振周波数レンジを広く保持しつつ、出力クロックのジッターを低減することができる。図7は、実施例2に係るPLL回路200の構成の一例を示す図である。なお、図7において、図4と同じ符号は、実施例1と同様の構成を示す。図7に示すように、PLL回路200は、実施例1と比較して、容量素子C0の一端と第2の非反転入力端子42との間に接続された第2の低域通過フィルタをさらに備える。この第2の低域通過フィルタ7は、第2の制御電圧信号の電圧vLFCをフィルタリングして、第2の非反転入力端子42に出力するようになっている。これにより、第1の低域通過フィルタ3が出力する第2の制御電圧信号の電圧vLFCに対して、フィルタリングを実行し、所定の帯域を通過した第2の制御電圧信号の電圧vLFCを第2の非反転入力端子42に供給することができる。なお、PLL回路200のその他の構成および機能は、実施例1のPLL回路100と同様である。すなわち、本実施例に係るPLL回路によれば、実施例1と同様に、電圧制御発振回路の発振周波数レンジを広く保持しつつ、出力クロックのジッターを低減することができる。図8は、実施例3に係るPLL回路300の構成の一例を示す図である。なお、図8において、図4と同じ符号は、実施例1と同様の構成を示す。図8に示すように、PLL回路300は、比較回路1と、チャージポンプ回路2と、フィードバックループの安定性のための位相補償用の第1の低域通過フィルタLPF3と、アンプ回路304と、ICO回路305と、分周回路6と、を備える。アンプ回路304は、抵抗素子Rの一端に第1の非反転入力端子41が接続され、容量素子C0の一端に第2の非反転入力端子42が接続されている。このアンプ回路4は、出力端子44から制御電流信号iVCを出力するようになっている。ICO回路305は、制御電流信号iVCが制御端子に入力され、制御電流信号iVCに応じた周波数の出力クロックCLKOUTを出力するようになっている。すなわち、ICO回路305は、制御電流信号iVCの電流が大きいときには高い周波数で発振し、制御電流信号iVCの電流が小さいときには低い周波数で発振する。このICO回路305は、実施例1の既述のVCO回路5と同様の回路構成を有し、制御電流信号iVCに応じて遅延時間が変化する複数の遅延回路5a~5cを環状に接続したリングオシレータを有する。遅延回路5a~5cは、例えば、インバータである。上述のようにICO回路305が制御電流信号iVCの電流に応じて生成する或る周波数の出力クロックCLKOUTが、分周回路6にてN分周され、フィードバッククロックFBCLKとして比較回路1に与えられる。なお、ICO回路305は実施例1のVOC回路5と異なる回路構成としてもよい。このフィードバックループによって、適度な電流値の制御電流信号iVCがICO回路305に入力され、ICO回路305が所望周波数のクロックCLKOUTを出力する。ここで、図9は、図8に示すPLL回路100のアンプ回路304とICO回路305に注目した回路図である。なお、図9の例では、第1の電位は、電源電位であり、第2の電位は、接地電位であり、第1導電型のトランジスタは、pMOSトランジスタであり、第2導電型のトランジスタは、nMOSトランジスタである場合について示している。しかし、回路の極性を逆にしてもよい。この場合、第1の電位は、接地電位であり、第2の電位は、電源電位であり、第1導電型のトランジスタは、nMOSトランジスタであり、第2導電型のトランジスタは、pMOSトランジスタになる。図9に示すように、アンプ回路304は、第1導電型の第1のトランジスタpMOSトランジスタ304aと、第2導電型の第2のトランジスタnMOSトランジスタ304bと、第1導電型の第3のトランジスタ304cと、第1導電型の第4のトランジスタpMOSトランジスタ304dと、第2導電型の第5のトランジスタnMOSトランジスタ304eと、第1導電型の第6のトランジスタ304fと、第1の抵抗R1と、第2の抵抗R2と、を有する。第1のトランジスタ304aは、電源電位第1の電位に一端ソースが接続され、ダイオード接続されている。第2のトランジスタ304bは、第1のトランジスタ304aの他端ドレインに一端ソースが接続され、第1の非反転入力端子41にゲートが接続されている。第1の抵抗R1は、第2のトランジスタ304bの他端と接地電位第2の電位との間に接続されている。第3のトランジスタ304cは、電源電位に一端ソースが接続され、アンプ回路304の出力端子44に他端ドレインが接続され、第1のトランジスタ304aのゲートにゲートが接続されている。第4のトランジスタ304dは、電源電位に一端ソースが接続され、ダイオード接続されている。第5のトランジスタ304eは、第4のトランジスタ304dの他端ドレインに一端ドレインが接続され、第2の非反転入力端子42にゲートが接続されている。第2の抵抗R2は、第5のトランジスタ304eの他端ソースと接地電位との間に接続されている。第6のトランジスタ304fは、電源電位に一端ソースが接続され、アンプ回路304の出力端子44に他端が接続され、第4のトランジスタ304dのゲートにゲートが接続されている。なお、PLL回路300のその他の構成および機能は、実施例1のPLL回路100と同様である。次に、以上のような構成を有するPLL回路300の特性について説明する。実施例1と同様にして計算を実行すると、制御電流信号の電流iVC、第1の制御電圧信号VLPFの電圧vVLPF、および第2の制御電圧信号LFCの電圧vLFCの関係は、以下の式6のように表される。なお、式6において、第1のトランジスタ304aの第1のサイズをWp00とし、第3のトランジスタ304cの第2のサイズをWp01とし、第4のトランジスタ304dの第3のサイズをWp10とし、第6のトランジスタの第4のサイズをWp11とする。また、第1の抵抗R1の抵抗値がR10であり、第2の抵抗R2の抵抗値がR20である。ここで、第1のトランジスタ304aの第1のサイズWp00と第3のトランジスタ304cの第2のサイズWp01の比が1:Mであり、第4のトランジスタ304dの第3のサイズWp10と第6のトランジスタの第4のサイズWp11の比が1:Nであるとすると、式6は、式7のように表される。この式7は、実施例1の式5の電圧を電流に置き換えたものと同様の特性を表す。すなわち、この実施例3に示すPLL回路300は、電圧に代えて電流でICO回路305を制御する点以外は、実施例1に示すPLL回路100と同様の特性を有する。以上のように、本実施例に係るPLL回路によれば、実施例1と同様に、電圧制御発振回路の発振周波数レンジを広く保持しつつ、出力クロックのジッターを低減することができる。なお、実施形態は例示であり、発明の範囲はそれらに限定されない。