"信号線と、前記信号線と交差する走査線と、前記信号線から突出する第1の電極と、前記第1の電極に対向する複数の第2の電極と、前記複数の第2の電極に接続する複数の画素電極と、前記第1の電極及び前記複数の第2の電極と接続し、且つ前記走査線と、前記第1の電極及び前記複数の第2の電極との間に設けられる半導体膜と、を有し、前記走査線の一部はループ形状で開口部を有しており、前記第1の電極の一部は、前記走査線の開口部と重畳することを特徴とする表示装置。請求項1において、前記走査線及び前記半導体膜の間には、ゲート絶縁膜を有し、前記走査線、前記ゲート絶縁膜、前記半導体膜、前記第1の電極、及び前記第2の電極により薄膜トランジスタを構成することを特徴とする表示装置。信号線と、前記信号線と交差する走査線と、前記信号線から突出する第1の電極と、前記第1の電極に対向する第2の電極と、前記第1の電極に対向する第3の電極と、前記第2の電極に接続する第1の画素電極と、前記第3の電極に接続する第2の画素電極と、前記第1の電極乃至前記第3の電極と接続し、且つ前記走査線と、前記第1の電極乃至前記第3の電極との間に設けられる半導体膜と、を有し、前記走査線の一部はループ形状で開口部を有しており、前記第1の電極の一部は、前記走査線の開口部と重畳することを特徴とする表示装置。請求項3において、前記走査線及び前記半導体膜の間には、ゲート絶縁膜を有し、前記走査線、前記ゲート絶縁膜、前記半導体膜、前記第1の電極、及び前記第2の電極により第1の薄膜トランジスタを構成し、前記走査線、前記ゲート絶縁膜、前記半導体膜、前記第1の電極、及び前記第3の電極により第2の薄膜トランジスタを構成することを特徴とする表示装置。信号線と、前記信号線と交差する走査線と、前記信号線から突出する第1の電極と、前記第1の電極に対向する第2の電極と、前記第1の電極に対向する第3の電極と、前記第2の電極に接続する第1の画素電極と、前記第3の電極に接続する第2の画素電極と、前記第1の電極及び前記第2の電極と接続し、且つ前記走査線と、前記第1の電極及び前記第2の電極との間に設けられる第1の半導体膜と、前記第1の電極及び前記第3の電極と接続し、且つ前記走査線と、前記第1の電極及び前記第3の電極との間に設けられる第2の半導体膜と、を有し、前記走査線の一部はループ形状で開口部を有しており、前記第1の電極の一部は、前記走査線の開口部と重畳することを特徴とする表示装置。請求項5において、前記走査線と、前記第1の半導体膜及び前記第2の半導体膜との間に、ゲート絶縁膜を有し、前記走査線、前記ゲート絶縁膜、前記第1の半導体膜、前記第1の電極、及び前記第2の電極により第1の薄膜トランジスタを構成し、前記走査線、前記ゲート絶縁膜、前記第2の半導体膜、前記第1の電極、及び前記第3の電極により第2の薄膜トランジスタを構成することを特徴とする表示装置。請求項3乃至請求項6のいずれか一項において、前記第1の電極は、上面形状において、前記第2の電極及び前記第3の電極の間に設けられることを特徴とする表示装置。請求項3乃至請求項6のいずれか一項において、前記第2の電極及び前記第3の電極は、上面形状において、前記第1の電極の一方の辺側に設けられることを特徴とする表示装置。請求項1乃至請求項8のいずれか一項において、前記走査線の一部はループ形状で開口部を有する領域であり、前記走査線の他部は前記信号線と交差する方向に延伸する領域であり、前記走査線の一部において、前記開口部を挟んだ走査線の幅の合計は、前記走査線の他部の幅以上であることを特徴とする表示装置。請求項1乃至請求項8のいずれか一項において、前記走査線の一部はループ形状で開口部を有する領域であり、前記走査線の他部は前記信号線と交差する方向に延伸する領域であり、前記走査線の一部の端部は、前記走査線の他部の端部より外側に位置することを特徴とする表示装置。しかしながら、液晶表示装置の大型化と高精細化に伴い、必要とされる画素数が著しく増加し、一画素当たりの書き込み時間が短くなる。このため、画素電極の電位を制御する薄膜トランジスタには、高速動作及び高いオン電流等が求められている。また、配線抵抗及び配線間に生じる寄生容量の増大は、信号線の終端への信号伝達の遅れを引き起こす。この結果、表示ムラや階調不良などの表示品質の低下や、消費電力の増加が生じてしまう。そこで、本発明の一態様は、配線抵抗の上昇を防ぎつつ、配線間の寄生容量を低減できる表示装置を提供することを課題とする。また、本発明の一態様は、表示品質を向上させた表示装置を提供することを課題とする。また、本発明の一態様は、消費電力を低減できる表示装置を提供することを課題とする。本発明の一態様は、液晶表示装置の画素において、信号線と、該信号線と交差する走査線と、信号線から突出する第1の電極と、該第1の電極と対向する第2の電極と、該第2の電極と接続する画素電極とを有する。また、走査線の一部はループ形状で開口部を有しており、第1の電極の一部は、走査線の開口部と重畳する領域に位置する。即ち、第1の電極の一部は、走査線と重畳しない。また、本発明の一態様は、マルチドメイン構造の液晶表示装置の画素において、信号線と、該信号線と交差する走査線と、信号線から突出する第1の電極と、該第1の電極と対向する複数の第2の電極と、該複数の第2の電極と接続する複数の画素電極とを有する。また、走査線の一部はループ形状で開口部を有する。また、走査線、第1の電極、ゲート絶縁膜、半導体膜、及び複数の第2の電極の一により第1の薄膜トランジスタを構成し、走査線の開口部と第1の電極とが重畳する。また、走査線、第1の電極、ゲート絶縁膜、半導体膜、及び複数の第2の電極の二により第2の薄膜トランジスタを構成し、走査線の開口部と第1の電極とが重畳する。上記走査線において、走査線の一部はループ形状で開口部を有する領域であり、走査線の他部は信号線と交差する方向に延伸する領域であり、走査線の一部において、開口部を挟んだ走査線の幅の合計は、走査線の他部の幅以上であることが好ましい。また、走査線の一部の端部は、走査線の他部の端部より外側に位置することが好ましい。更には、当該走査線の一部の端部が、走査線の他部の端部より外側に位置する領域において、走査線は上記ループ形状を有する。なお、第1の電極は、第1の薄膜トランジスタ及び第2の薄膜トランジスタのソース電極及びドレイン電極の一方として機能する。また、複数の第2の電極の一は、第1の薄膜トランジスタのソース電極及びドレイン電極の他方として機能し、複数の第2の電極の二は、第2の薄膜トランジスタのソース電極及びドレイン電極の他方として機能する。また、第1の電極は、上面形状において、複数の第2の電極それぞれの間に設けられてもよい。または、第2の電極及び第3の電極は、上面形状において、前記第1の電極の一方の辺側に設けられてもよい。複数の薄膜トランジスタにおいて、ソース電極及びドレイン電極の一方として機能する第1の電極が共通している。このため、ソース電極及びドレイン電極の一方並びに走査線の重畳面積を低減することが可能であり、画素の開口率を維持しつつ、且つ走査線及び第1の電極の間に生じる寄生容量を低減することができる。また、走査線の一部はループ形状で開口部を有しており、当該開口部と重畳する領域に、薄膜トランジスタにおいてソース電極及びドレイン電極の一方として機能する第1の電極が位置する。このため、ループ形状の走査線と、第1の電極との重畳面積を低減することが可能であり、走査線と第1の電極の寄生容量を低減することができる。本発明の一態様を適用することで、配線抵抗の上昇を防ぎつつ、画素の開口率を維持しつつ、且つ配線間の寄生容量を低減することができる。また、本発明の一態様を適用することで、表示装置の表示品質を向上させることができる。また、本発明の一態様を適用することで、表示装置の消費電力を低減することができる。本発明の実施の形態について、図面を参照して以下に説明する。ただし、本発明は以下の説明に限定されるものではない。本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解されるからである。したがって、本発明は以下に示す実施の形態の記載内容のみに限定して解釈されるものではない。なお、図面を用いて本発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお本明細書にて用いる第1、第2、第3、乃至第nnは自然数という用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。実施の形態1本実施の形態では、配線容量を低減した液晶表示装置の一画素の構成について、図1~図3、及び図8を用いて説明する。なお、本実施の形態では、1画素に複数のサブ画素を設けた画素を、画素100として説明するがこれに限定されるものではない。図1は、本実施の形態に示すマルチドメイン構造の液晶表示装置の一画素100の上面図を示し、図2Aは、図1に示す画素100の回路図を示し、図2Bは従来の画素の回路図を示し、図3Aは、図1に示す一点鎖線A-Bの断面図を示し、図3Bは、図1に示す一点鎖線C-Dの断面図を示す。図8Aは、図1における薄膜トランジスタ136及び薄膜トランジスタ137の近傍の拡大上面図である。図8Bは、図8Aの走査線103、走査線103a、及び走査線103bの形状を見やすくするため、走査線103、走査線103a、走査線103b、容量配線105a、及び容量配線105bのみハッチングを用いて示した上面図である。図8Cは、図8Aの第1の電極123の形状を見やすくするため、信号線121、第1の電極123、第2の電極125a、及び第3の電極125bのみハッチングを用いて示した上面図である。なお、図8B及び図8Cは、図1の一部を縮小して表示している。図1及び図2Aに示すように、画素100には、走査線103と、走査線103と交差する信号線121とを有する。また、走査線103と同じ方向に延びる容量配線105a及び容量配線105bを有する。なお、容量配線105aと、容量配線105bとの間に、走査線103を有する。また、走査線103及び信号線121の交差部近傍に薄膜トランジスタ136及び薄膜トランジスタ137を有する。薄膜トランジスタ136は、走査線103に重畳する半導体膜135と、半導体膜135と重畳する第1の電極123及び第2の電極125aを有する。第1の電極123は、信号線121から突出した領域である。第1の電極123及び第2の電極125aは、薄膜トランジスタ136においてソース電極及びドレイン電極として機能する。薄膜トランジスタ137は、走査線103に重畳する半導体膜135と、半導体膜135と重畳する第1の電極123及び第3の電極125bとを有する。第1の電極123及び第3の電極125bは、薄膜トランジスタ137においてソース電極及びドレイン電極として機能する。薄膜トランジスタ136に含まれる第2の電極125aは、画素電極139aと接続される。即ち、薄膜トランジスタ136は、第2の電極125aにより画素電極139aを含む液晶素子142と接続する。また、容量素子140の一方の電極は画素電極139a及び薄膜トランジスタ136の第2の電極125aと接続し、他方の電極は容量配線105aと接続する図2A参照。。薄膜トランジスタ137に含まれる第3の電極125bは、画素電極139bと接続される。即ち、薄膜トランジスタ137は、第3の電極125bにより画素電極139bを含む液晶素子143と接続する。また、容量素子141の一方の電極は画素電極139b及び薄膜トランジスタ137の第3の電極125bと接続し、他方の電極は容量配線105bと接続する図2A参照。。即ち、薄膜トランジスタ136及び薄膜トランジスタ137は、上面形状において画素100の略中央に位置し、画素100における各サブ画素の画素電極139a及び画素電極139bの間に形成される。薄膜トランジスタ136及び薄膜トランジスタ137を画素電極139a及び画素電極139bの間に設けることにより、第2の電極125a及び画素電極139a、並びに第3の電極125b及び画素電極139bの接続距離を短くすることが可能であるため、第2の電極125a及び画素電極139a、並びに第3の電極125b及び画素電極139bの間に発生する寄生容量を低減すると共に、画素100における開口率の低減を防ぐことができる。薄膜トランジスタ136及び薄膜トランジスタ137は、ソース電極及びドレイン電極の一方である第1の電極123が共通している。即ち、各画素において、信号線から突出する電極が第1の電極123一つであり、且つ薄膜トランジスタ136及び薄膜トランジスタ137において共通であるため、走査線103と信号線121から突出された第1の電極123との間に発生する寄生容量を低減することができる。また、走査線103は、薄膜トランジスタ136及び薄膜トランジスタ137が形成される領域近傍においてループ形状であり、走査線103a及び走査線103bとなっており、開口部126を有する。即ち、走査線は、信号線121と交差する方向に延伸する領域である走査線103と、間に開口部126を挟むことでループ形状を形成する走査線103a及び走査線103bとで構成される。このとき、開口部126を挟む走査線103a及び走査線103bの幅の合計は、走査線103の幅以上である。また、ループ形状となっている走査線103a及び走査線103bにおいては、走査線103の端部より走査線103a及び走査線103bの端部が外側に突出している図8B参照。。また、ループ形状を形成する走査線103a及び走査線103bの間に設けられる開口部において、第1の電極123の一部が配置される図8C参照。。走査線103a及び走査線103bの幅の合計は、走査線103の幅以上であるため、走査線103から分岐した走査線103a及び走査線103bにおいて、配線抵抗の増加を防ぐことができると共に、発熱、静電破壊等による半導体装置の不良の発生を低減することができる。なお、図2A及び図8Aに示すように、薄膜トランジスタ136においては、走査線103a及び第1の電極123の重畳部において寄生容量C4が発生する。また、走査線103a及び第2の電極125aの重畳部において寄生容量C5が発生する。薄膜トランジスタ137においては、走査線103b及び第1の電極123の重畳部において寄生容量C6が発生する。また、走査線103b及び第3の電極125bの重畳部において寄生容量C7が発生する。ここで、比較例として、薄膜トランジスタと重畳する領域においてループ形状を有せず、直線状である走査線203を有し、薄膜トランジスタ236及び薄膜トランジスタ237それぞれにおいて、信号線121と接続する電極が異なる画素200の回路図を図2Bに示す。図2Aと同様の構成においては、同じ符号を用いて示し、構成の説明を省略する。図2Bに示すように、画素200には、走査線203と、走査線203と交差する信号線121とを有する。また、走査線203と同じ方向に延びる容量配線105a及び容量配線105bを有する。なお、容量配線105aと、容量配線105bとの間に、走査線203を有する。また、走査線203及び信号線121の交差部近傍に薄膜トランジスタ236及び薄膜トランジスタ237を有する。薄膜トランジスタ236は、走査線203に接続するゲート電極と、信号線121から突出する第1の電極と、液晶素子142と接続する第2の電極とを有する。また、容量素子140の一方の電極は、液晶素子142に含まれる画素電極及び薄膜トランジスタ236の第2の電極に接続し、容量素子140の他方の電極は、容量配線105aに接続する。薄膜トランジスタ237は、走査線203に接続するゲート電極と、信号線121から突出する第3の電極と、液晶素子143と接続する第4の電極とを有する。また、容量素子141の一方の電極は、液晶素子143に含まれる画素電極及び薄膜トランジスタ237の第4の電極に接続し、容量素子141の他方の電極は、容量配線105bに接続する。なお、薄膜トランジスタ236においては、走査線203及び第1の電極の重畳部において寄生容量C14が発生する。また、走査線203及び第2の電極の重畳部において寄生容量C15が発生する。薄膜トランジスタ237においては、走査線203及び第3の電極の重畳部において寄生容量C16が発生する。また、走査線203及び第4の電極の重畳部において寄生容量C17が発生する。薄膜トランジスタ136及び薄膜トランジスタ236のそれぞれにおいて、走査線103a、203、及び第1の電極の重畳部の面積が略同一であれば、寄生容量C4及び寄生容量C14は略同一である。また、走査線103a、203、及び第2の電極の重畳部の面積が略同一であれば、寄生容量C5及び寄生容量C15は略同一である。薄膜トランジスタ137及び薄膜トランジスタ237において、走査線103b及び第1の電極の重畳部の面積と、走査線203及び第3の電極の重畳部の面積とが略同一であれば、寄生容量C6及び寄生容量C16は略同一である。また、走査線103b及び第3の電極の重畳部の面積と、走査線203及び第4の電極の重畳部の面積とが略同一であれば、寄生容量C7及び寄生容量C17は略同一である。比較例である、薄膜トランジスタと重畳する領域において、ループ形状を有せず、直線状である走査線203を有する画素200は、図2Bに示すように、走査線203及び信号線121の間において、寄生容量C11が発生している。また、薄膜トランジスタ236及び薄膜トランジスタ237において、ソース電極及びドレイン電極の一方となる電極が異なる電極薄膜トランジスタ236においては第1の電極、薄膜トランジスタ237においては第3の電極の場合、即ち、薄膜トランジスタ236の第1の電極及び薄膜トランジスタ237の第3の電極のそれぞれと、信号線121とが接続する場合、走査線203及び第1の電極の間に寄生容量C12が発生し、走査線203及び第3の電極の間に寄生容量C13が発生する。しかしながら、本実施の形態に示す走査線103は、薄膜トランジスタ136及び薄膜トランジスタ137が形成される領域近傍においてループ形状であり、図1及び図8Bに示すように、走査線103a及び走査線103bとなっており、開口部126を有する。また、ループ形状である走査線103a及び走査線103bの間に設けられる開口部126において、第1の電極123が配置している図8C参照。。このため、当該領域における第1の電極123において、走査線との寄生容量は生じていない。即ち、図8Aにおける寄生容量C3はゼロである。なお、走査線103a及び信号線121の間、並びに走査線103b及び信号線121の間においては、それぞれ寄生容量C1及び寄生容量C2が生じている。また、走査線103a及び走査線103bの幅の合計を走査線203の幅と、概略同一とすると、画素200における寄生容量C11と、画素100における寄生容量C1及び寄生容量C2の合計とは、略同一とすることが可能であるため、画素100と比較して、画素200においては、寄生容量C12及び寄生容量C13が多い。また、図1及び図2Aに示す画素100において、薄膜トランジスタ136及び薄膜トランジスタ137は、ソース電極及びドレイン電極の一方である第1の電極123が共通している図8C参照。このため、第1の電極123において、抵抗が生じる。しかしながら、図2Bに示すような、薄膜トランジスタ236及び薄膜トランジスタ237において、ソース電極及びドレイン電極の一方となる電極が異なる電極の場合、即ち、薄膜トランジスタ236の第1の電極及び薄膜トランジスタ237の第3の電極のそれぞれと、信号線121とが接続する場合、薄膜トランジスタ236の第1の電極及び薄膜トランジスタ237の第3の電極のそれぞれにおいて、抵抗が生じる。これらのことから、図1及び図2Aに示すように、信号線121から突出した第1の電極123を、薄膜トランジスタ136及び薄膜トランジスタ137それぞれのソース電極及びドレイン電極の一方とすることで、走査線103及び第1の電極123の重畳面積を低減することが可能であり、配線幅を広げることなく、即ち、開口率を維持しつつ、走査線103及び第1の電極123の間に生じる寄生容量を低減することができる。なお、ここでは、走査線103a及び走査線103bの幅の合計を走査線203の幅と、概略同一としたが、走査線103a及び走査線103bの幅の合計は、走査線103の幅以上であればよい。この結果、画素における走査線の抵抗の増加を防ぐことができる。また、図1に示す画素100において、信号線121、第1の電極123、第2の電極125a、及び第3の電極125bと、走査線103a、走査線103b、容量配線105a、及び容量配線105bとが交差する領域近傍において、信号線121、第1の電極123、第2の電極125a、及び第3の電極125bと、走査線103a、走査線103b、容量配線105a、及び容量配線105bとの交差部の外側に、半導体膜135の端部が位置する。即ち、走査線103a及び信号線121、走査線103b及び信号線121、容量配線105a及び信号線121、容量配線105b及び信号線121、走査線103a及び第1の電極123、走査線103a及び第2の電極125a、走査線103b及び第3の電極125bの間において、ゲート絶縁膜のみでなく、半導体膜135が形成されるため、配線間の寄生容量を低減できる。なお、本実施の形態に示す薄膜トランジスタは、第1の電極123を間として、第2の電極125a及び第3の電極125bが設けられている。このため、第1の電極123から第2の電極125aに流れる電流の方向と、第1の電極123から第3の電極125bに流れる電流の方向が反対である。画素を2分割し、それぞれにチャネル方向電流の流れる方向の異なる薄膜トランジスタを設けることにより、半導体膜135の結晶性のばらつきを原因とする、画素ごとの薄膜トランジスタの電気特性のばらつきを低減することができる。また、薄膜トランジスタ136及び薄膜トランジスタ137において、共通の半導体膜を有するため、薄膜トランジスタ136及び薄膜トランジスタ137において、第1の電極123及び半導体膜が接する領域を共有することができる。この結果、画素100における薄膜トランジスタ136及び薄膜トランジスタ137の専有面積を低減することが可能である。なお、本実施の形態においては、一画素に2つの薄膜トランジスタを設けた構造を示したが、これに限定されない。一画素に3つ以上の複数の薄膜トランジスタ及び当該薄膜トランジスタに接続する複数の画素電極を有してもよい。次に、薄膜トランジスタ及び容量素子の構造について、図3を用いて説明する。図3Aは、図1に示す一点鎖線A-Bにおける薄膜トランジスタ136の断面構造である。薄膜トランジスタ136は、基板101上に、走査線103と、半導体膜135と、走査線103及び半導体膜135の間に設けられるゲート絶縁膜107と、半導体膜135に接するソース領域及びドレイン領域として機能する不純物半導体膜127及び不純物半導体膜129と、不純物半導体膜127に接する第1の電極123と、不純物半導体膜129に接する第2の電極125aとを有する。また、ゲート絶縁膜107、半導体膜135、不純物半導体膜127、不純物半導体膜129、第1の電極123、及び第2の電極125aを覆う絶縁膜138が形成される。また、絶縁膜138の開口部において第2の電極125aと接続する画素電極139aが形成される。基板101としては、ガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる程度の耐熱性を有するプラスチック基板等を用いることができる。また、基板に透光性を要しない場合には、ステンレス等の金属の基板の表面に絶縁膜を設けたものを用いてもよい。ガラス基板としては、例えば、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス若しくはアルミノケイ酸ガラス等の無アルカリガラス基板を用いるとよい。なお、基板101のサイズに限定はなく、例えば液晶表示装置でよく使われる第3世代乃至第10世代のガラス基板を用いることができる。走査線103の一部は薄膜トランジスタ136のゲート電極として機能する。走査線103は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム、ニッケル等の金属材料またはこれらを主成分とする合金材料を用いて、単層でまたは積層して形成することができる。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、Ag-Pd-Cu合金、Al-Nd合金、Al-Ni合金などを用いてもよい。例えば、走査線103の二層の積層構造としては、アルミニウム膜上にモリブデン膜を積層した二層の積層構造、または銅膜上にモリブデン膜を積層した二層構造、または銅膜上に窒化チタン膜若しくは窒化タンタル膜を積層した二層構造、窒化チタン膜とモリブデン膜とを積層した二層構造、酸素を含む銅-マグネシウム合金膜と銅膜とを積層した二層構造、酸素を含む銅-マンガン合金膜と銅膜とを積層した二層構造、銅-マンガン合金膜と銅膜とを積層した二層構造などとすることが好ましい。三層の積層構造としては、タングステン膜または窒化タングステン膜と、アルミニウムとシリコンの合金膜またはアルミニウムとチタンの合金膜と、窒化チタン膜またはチタン膜とを積層した三層構造とすることが好ましい。電気的抵抗が低い膜上にバリア膜として機能する金属膜が積層されることで、電気的抵抗を低くでき、且つ金属膜から半導体膜への金属元素の拡散を防止することができる。なお、走査線103と同時に、容量配線105a及び容量配線105bが形成される。このため、容量配線105a及び容量配線105bは、走査線103と同様の材料及び積層構造を有する。ゲート絶縁膜107は、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、または窒化酸化アルミニウム膜を、単層でまたは積層して形成することができる。なお、ゲート絶縁膜107において、半導体膜135が微結晶シリコン膜の場合、半導体膜135と接する層を、酸化シリコン膜、酸化アルミニウム膜等の酸化物膜で形成することで、半導体膜135との界面の窒素濃度を低減できるため、薄膜トランジスタの電気特性の信頼性を高めることができる。なお、ここでは、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものであって、好ましくは、ラザフォード後方散乱法RBS:RutherfordBackscatteringSpectrometry及び水素前方散乱法HFS:HydrogenForwardScatteringSpectrometryを用いて測定した場合に、組成範囲として酸素が50~70原子、窒素が0.5~15原子、シリコンが25~35原子、水素が0.1~10原子の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものであって、好ましくは、RBS及びHFSを用いて測定した場合に、組成範囲として酸素が5~30原子、窒素が20~55原子、シリコンが25~35原子、水素が10~30原子の範囲で含まれるものをいう。ただし、酸化窒化シリコンまたは窒化酸化シリコンを構成する原子の合計を100原子としたとき、窒素、酸素、シリコン及び水素の含有比率が上記の範囲内に含まれるものとする。半導体膜135は、シリコンまたはシリコンゲルマニウムを用いて形成する。または、酸化物半導体を用いて形成する。酸化物半導体の代表例としては、四元系金属酸化物であるIn-Sn-Ga-Zn-O膜や、三元系金属酸化物であるIn-Ga-Zn-O膜、In-Sn-Zn-O膜、In-Al-Zn-O膜、Sn-Ga-Zn-O膜、Al-Ga-Zn-O膜、Sn-Al-Zn-O膜や、二元系金属酸化物であるIn-Zn-O膜、Sn-Zn-O膜、Al-Zn-O膜、In-Ga-O膜などを用いることができる。また、半導体膜135は、上記半導体材料のいずれかを用いた、非晶質半導体、微結晶半導体、または結晶性半導体を、単層または積層して形成することができる。なお、微結晶半導体とは、非晶質と結晶構造単結晶、多結晶を含むの中間的な構造の半導体である。微結晶半導体は、自由エネルギー的に安定な第3の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質な半導体であり、混相粒径が2nm以上200nm以下、好ましくは10nm以上80nm以下、より好ましくは、20nm以上50nm以下の柱状または針状の混相粒が基板表面に対して法線方向に成長している。このため、柱状または針状の混相粒の界面には、粒界が形成される場合もある。微結晶半導体の代表例である微結晶シリコンは、そのラマンスペクトルが単結晶シリコンを示す520cm-1より低波数側に、シフトしている。即ち、単結晶シリコンを示す520cm-1とアモルファスシリコンを示す480cm-1の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手ダングリングボンドを終端するため水素またはハロゲンを少なくとも1原子含んでいる。さらに、ヘリウム、アルゴン、ネオン、クリプトン、キセノンなどの希ガス元素を含ませて格子歪みをさらに助長させることで、安定性が増し良好な微結晶半導体が得られる。このような微結晶半導体に関する記述は、例えば、米国特許4,409,134号で開示されている。ここでは、半導体膜135として、微結晶半導体領域131及び非晶質半導体領域133の積層構造を適用する。微結晶半導体領域131は表面が鋭角な凹凸状であり、凸部はゲート絶縁膜107から非晶質半導体領域133に向かって、先端が狭まる凸部の先端が鋭角である凸状錐形状である。なお、微結晶半導体領域131の凹凸の形状は、ゲート絶縁膜107から非晶質半導体領域133に向かって幅が広がる凸状逆錐形状であってもよい。微結晶半導体領域131において、少なくとも凸部の領域は、窒素濃度の高い領域である。また、微結晶半導体領域131に含まれる結晶粒界に、NH基またはNH2基を有してもよい。二次イオン質量分析法によって計測される微結晶半導体領域131の凸部の領域に含まれる窒素の濃度を、1×1020atoms/cm3以上1×1021atoms/cm3以下、好ましくは2×1020atoms/cm3以上1×1021atoms/cm3以下とすることで、錐形状または逆錐形状を含む凹凸を形成することが可能である。非晶質半導体領域133は、窒素を有する非晶質半導体で形成される。窒素を有する非晶質半導体に含まれる窒素は、例えばNH基またはNH2基として存在していてもよい。非晶質半導体としては、アモルファスシリコンを用いて形成する。窒素を含む非晶質半導体は、従来の非晶質半導体と比較して、CPMConstantphotocurrentmethodやフォトルミネッセンス分光測定で測定されるUrbach端のエネルギーが小さく、欠陥吸収スペクトル量が少ない半導体である。即ち、窒素を含む非晶質半導体は、従来の非晶質半導体と比較して、欠陥が少なく、価電子帯のバンド端における準位のテール裾の傾きが急峻である秩序性の高い半導体である。窒素を含む非晶質半導体は、価電子帯のバンド端における準位のテール裾の傾きが急峻であるため、バンドギャップが広くなり、トンネル電流が流れにくい。このため、窒素を含む非晶質半導体を、微結晶半導体領域131と不純物半導体膜127及び不純物半導体膜129との間に設けることで、薄膜トランジスタのオフ電流を低減することができる。また、窒素を含む非晶質半導体を設けることで、オン電流と電界効果移動度を高めることが可能である。さらに、窒素を含む非晶質半導体は、低温フォトルミネッセンス分光によるスペクトルのピーク領域が、1.31eV以上1.39eV以下である。なお、微結晶半導体、代表的には微結晶シリコンを低温フォトルミネッセンス分光により測定したスペクトルのピーク領域は、0.98eV以上1.02eV以下であり、窒素を含む非晶質半導体は、微結晶半導体とは異なるものである。また、非晶質半導体領域133に、粒径が1nm以上10nm以下、好ましくは1nm以上5nm以下の半導体結晶粒を含ませることで、更に薄膜トランジスタのオン電流と電界効果移動度を高めることが可能である。不純物半導体膜127及び不純物半導体膜129は、必要に応じて設ければよい。例えば、半導体膜をシリコン膜またはシリコンゲルマニウム膜で形成する場合であって、且つnチャネル型薄膜トランジスタの場合は、リンが添加されたアモルファスシリコン、リンが添加された微結晶シリコン等を用いて形成する。また、リンが添加されたアモルファスシリコン及びリンが添加された微結晶シリコンの積層構造とすることもできる。なお、pチャネル型薄膜トランジスタの場合は、不純物半導体膜127及び不純物半導体膜129は、ホウ素が添加された微結晶シリコン、ホウ素が添加されたアモルファスシリコン等を用いて形成する。第1の電極123及び第2の電極125aは、アルミニウム、銅、チタン、ネオジム、スカンジウム、モリブデン、クロム、タンタル若しくはタングステン等により単層で、または積層して形成することができる。または、ヒロック防止元素が添加されたアルミニウム合金走査線103に用いることができるAl-Nd合金等により形成してもよい。ドナーとなる不純物元素を添加した結晶性シリコンを用いてもよい。ドナーとなる不純物元素が添加された結晶性シリコンと接する側の膜を、チタン、タンタル、モリブデン、タングステンまたはこれらの元素の窒化物により形成し、その上にアルミニウムまたはアルミニウム合金を形成した積層構造としてもよい。更には、アルミニウムまたはアルミニウム合金の上面及び下面を、チタン、タンタル、モリブデン、タングステンまたはこれらの元素の窒化物で挟んだ積層構造としてもよい。なお、第1の電極123及び第2の電極125aと同時に、第3の電極125bが形成される。このため、第3の電極125bは、第1の電極123及び第2の電極125aと同様の材料及び積層構造を有する。また、第1の電極123は、信号線121の一部が突出した領域である。このため、信号線121は、第1の電極123と同様の材料及び積層構造を有する。絶縁膜138は、ゲート絶縁膜107と同様の材料を適宜用いることができる。なお、絶縁膜138を積層構造とする場合は、半導体膜135に接する層を、酸化シリコン膜、酸化アルミニウム膜等の酸化物膜で形成することが好ましい。これは、絶縁膜138上にバックゲート電極を設ける場合、半導体膜135において絶縁膜138に接する領域はチャネル領域として機能する。チャネル領域における窒素濃度を低減させることで、薄膜トランジスタの信頼性を高めることができるためである。画素電極139aは、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物、インジウム亜鉛酸化物、または酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料や、グラフェンを用いて形成することができる。画素電極139aと同時に、画素電極139bが形成される。このため、画素電極139bは、画素電極139aと同様の材料及び積層構造を有する。図3Bは、図1に示す一点鎖線C-Dにおける容量素子の断面構造である。容量素子140は、基板101上に、容量配線105aと、第2の電極125aと、容量配線105a及び第2の電極125aの間に設けられるゲート絶縁膜107とで構成される。また、ゲート絶縁膜107及び第2の電極125aを覆う絶縁膜138が形成される。また、絶縁膜138上に第2の電極125aと接続する画素電極139aが形成される。なお、図示しないが、薄膜トランジスタ137は、薄膜トランジスタ136と同様の構造で構成される。また、薄膜トランジスタ137に接続する容量素子141は、容量素子140と同様の構造で構成される。本実施の形態により、マルチドメイン構造の液晶表示装置において、走査線及び信号線の間、薄膜トランジスタの走査線と、ソース電極及びドレイン電極の一方との寄生容量を低減することができる。このため、大型である液晶表示装置、高速駆動が可能な液晶表示装置、解像度の高い液晶表示装置において、表示品質を向上させることができる。また、液晶表示装置の消費電力を低減することができる。なお、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。実施の形態2本実施の形態では、配線容量を低減した液晶表示装置において、実施の形態1と異なる構造を有する一画素の構成について、図4及び図5を用いて説明する。なお、本実施の形態では、1画素に複数のサブ画素を設けた画素を、画素150として説明するがこれに限定されるものではない。図4は、本実施の形態に示すマルチドメイン構造の液晶表示装置の一画素150の上面図であり、図5は、図4に示す一点鎖線E-Fの断面図を示す。図4に示すように、画素150には、走査線103と、走査線103と交差する信号線151とを有する。また、走査線103と同じ方向に延びる容量配線105a及び容量配線105bを有する。なお、容量配線105aと、容量配線105bとの間に、走査線103を有する。また、走査線103及び信号線151の交差部近傍に薄膜トランジスタ166及び薄膜トランジスタ167を有する。薄膜トランジスタ166は、走査線103に重畳する半導体膜165aと、半導体膜165aと重畳する第1の電極153及び第2の電極155aとを有する。第1の電極153は、信号線151から突出した領域である。第1の電極153及び第2の電極155aは、薄膜トランジスタ166においてソース電極及びドレイン電極として機能する。薄膜トランジスタ167は、走査線103に重畳する半導体膜165bと、半導体膜165bと重畳する第1の電極153及び第3の電極155bとを有する。第1の電極153及び第3の電極155bは、薄膜トランジスタ167においてソース電極及びドレイン電極として機能する。薄膜トランジスタ166に含まれる第2の電極155aは、画素電極169aと接続される。また、容量配線105aと、第2の電極155a及び画素電極169aのそれぞれ一部とが重畳している。容量配線105a、ゲート絶縁膜、及び第2の電極155aにより容量素子を構成する。薄膜トランジスタ167に含まれる第3の電極155bは、画素電極169bと接続される。また、容量配線105bと、第3の電極155b及び画素電極169bのそれぞれ一部とが重畳している。容量配線105b、ゲート絶縁膜、及び第3の電極155bにより容量素子を構成する。即ち、薄膜トランジスタ166及び薄膜トランジスタ167は、薄膜トランジスタ136及び薄膜トランジスタ137と同様に、上面形状において画素150の略中央に位置し、画素150における各サブ画素の画素電極169a及び画素電極169bの間に形成される。このため、第2の電極155a及び画素電極169a、並びに第3の電極155b及び画素電極169bの間に発生する寄生容量を低減すると共に、画素150における開口率の低減を防ぐことができる。薄膜トランジスタ166及び薄膜トランジスタ167は、ソース電極及びドレイン電極の一方である第1の電極153が共通している。即ち、各画素において、信号線から突出する電極が第1の電極153一つであり、且つ薄膜トランジスタ166及び薄膜トランジスタ167において共通であるため、走査線103と信号線151から突出された第1の電極153との間に発生する寄生容量を低減することができる。また、走査線103は、薄膜トランジスタ166及び薄膜トランジスタ167が形成される領域近傍においてループ形状であり、走査線103a及び走査線103bとなっている。また、ループ形状である走査線103a及び走査線103bとの間に設けられる開口部において、第1の電極153の一部が配置される。このため、薄膜トランジスタ166及び薄膜トランジスタ167それぞれに、ソース電極及びドレイン電極の一方が設けられる場合と比較して、走査線103及び第1の電極153の重畳面積を低減することが可能であり、走査線103及び第1の電極153の間に生じる寄生容量を低減することができる。また、走査線103a及び走査線103bの幅の合計は、走査線103の幅以上であるため、走査線103から分岐した走査線103a及び走査線103bにおいて、配線抵抗の増加を防ぐことができると共に、発熱、静電破壊等による半導体装置の不良の発生を低減することができる。これらのことから、走査線103及び第1の電極153の重畳面積を低減することが可能であり、配線幅を広げることなく、即ち、開口率を維持しつつ、走査線103及び第1の電極153の間に生じる寄生容量を低減することができる。また、画素における抵抗を低減することができる。また、図4に示す画素150において、走査線103a及び信号線151、走査線103b及び信号線151、容量配線105a及び信号線151、並びに容量配線105b及び信号線151の間において、半導体膜165cが設けられている。また、走査線103a及び信号線151、走査線103b及び信号線151、容量配線105a及び信号線151、並びに容量配線105b及び信号線151それぞれの交差部より外側に、半導体膜165cの端部が位置する。このため、上記配線間には、ゲート絶縁膜のみでなく、半導体膜165cが形成されるため、配線間の寄生容量を低減できる。なお、半導体膜165cの端部は、走査線103の一端部と重畳しているため、走査線103の一端部及び第1の電極153の一部における寄生容量を低減している。また、薄膜トランジスタ166及び薄膜トランジスタ167のそれぞれにおいて、半導体膜165a及び半導体膜165bの端部は、走査線103の内側に位置する。このため、半導体膜165a及び半導体膜165bへのバックライトや外光の照射を低減することが可能であり、薄膜トランジスタ166及び薄膜トランジスタ167の光リーク電流を低下することができる。なお、本実施の形態に示す薄膜トランジスタは、上面形状において、第1の電極153の一方の辺側に、第2の電極155a及び第3の電極155bが設けられている。即ち、第2の電極155a及び第3の電極155bと、信号線151との間に、信号線から突出する第1の電極153が設けられる。このため、第1の電極153及び第2の電極155aの間に流れる電流の方向と、第1の電極153及び第3の電極155bの間に流れる電流の方向とが略一致する。半導体膜が微結晶半導体膜または結晶性半導体膜の場合、結晶の配向方向と、上記電流の流れる方向を略一致させることで、薄膜トランジスタの電気特性を向上させることができる。また、薄膜トランジスタ166及び薄膜トランジスタ167が有する半導体膜がそれぞれ異なるため、薄膜トランジスタ同士におけるリーク電流が少なく、更には、一方の薄膜トランジスタの電気特性が悪くとも、一方の薄膜トランジスタの電気特性が他方の薄膜トランジスタの電気特性に影響しないため、画素間の電気特性のムラを低減することができる。なお、本実施の形態においては、一画素に2つの薄膜トランジスタを設けた構造を示したが、これに限定されない。一画素に3つ以上の複数の薄膜トランジスタ及び当該薄膜トランジスタに接続する複数の画素電極を有してもよい。次に、薄膜トランジスタの構造について、図5を用いて説明する。図5は、図4に示す一点鎖線E-Fにおける薄膜トランジスタ166の断面構造である。薄膜トランジスタ166は、基板101上に、走査線103と、半導体膜165aと、走査線103及び半導体膜165aの間に設けられるゲート絶縁膜107と、半導体膜165aに接するソース領域及びドレイン領域として機能する不純物半導体膜157及び不純物半導体膜159と、不純物半導体膜157に接する第1の電極153と、不純物半導体膜159に接する第2の電極155aとを有する。また、ゲート絶縁膜107、半導体膜165a、不純物半導体膜157、不純物半導体膜159、第1の電極153、及び第2の電極155aを覆う絶縁膜168が形成される。また、絶縁膜168の開口部において第2の電極155aと接続する画素電極169aが形成される。半導体膜165aは、実施の形態1に示す半導体膜135と同様の材料及び構造を適宜用いることができる。なお、半導体膜165aと同時に、半導体膜165bが形成される。このため、半導体膜165bは、半導体膜165aと同様の材料及び積層構造を有する。不純物半導体膜157及び不純物半導体膜159は、必要に応じて設ければよい。また、不純物半導体膜157及び不純物半導体膜159を設ける場合は、実施の形態1に示す不純物半導体膜127及び不純物半導体膜129と同様の材料及び構造を適宜用いることができる。第1の電極153及び第2の電極155aは、実施の形態1に示す第1の電極123及び第2の電極125aと同様の材料及び構造を適宜用いることができる。なお、第1の電極153及び第2の電極155aと同時に、第3の電極155bが形成される。このため、第3の電極155bは、第1の電極153及び第2の電極155aと同様の材料及び積層構造を有する。また、第1の電極153は、信号線151の一部が突出した領域である。このため、信号線151は、第1の電極153と同様の材料及び積層構造を有する。絶縁膜168は、実施の形態1に示す絶縁膜138と同様の材料及び構造を適宜用いることができる。画素電極169aは、実施の形態1に示す画素電極139aと同様の材料及び構造を適宜用いることができる。なお、画素電極169aと同時に、画素電極169bが形成される。このため、画素電極169bは、画素電極169aと同様の材料及び積層構造を有する。本実施の形態により、マルチドメイン構造の液晶表示装置において、走査線及び信号線の間、薄膜トランジスタの走査線と、ソース電極及びドレイン電極の一方との寄生容量を低減することができる。このため、大型である液晶表示装置、高速駆動が可能な液晶表示装置、解像度の高い液晶表示装置において、表示品質を向上させることができる。また、液晶表示装置の消費電力を低減することができる。なお、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。実施の形態3本実施の形態では、実施の形態1及び実施の形態2に示す薄膜トランジスタの作製方法について、図6及び図7を用いて説明する。なお、ここでは、実施の形態1に示す薄膜トランジスタ136の作製方法を説明するが、適宜実施の形態1に示す薄膜トランジスタ137、実施の形態2に示す薄膜トランジスタ166及び薄膜トランジスタ167に適用することができる。なお、薄膜トランジスタは、p型よりもn型の方が、キャリアの移動度が高い。また、同一の基板上に形成する薄膜トランジスタを全て同じ極性に統一すると、工程数を抑えることができ、好ましい。そのため、本実施の形態では、n型の薄膜トランジスタの作製方法について説明する。図6Aに示すように、基板101上に走査線103を形成する。次に、走査線103を覆うゲート絶縁膜107を形成し、ゲート絶縁膜107上に微結晶半導体膜109を形成する。走査線103は、基板101上に、スパッタリング法または真空蒸着法を用いて、上記した材料により導電膜を形成し、該導電膜上にフォトリソグラフィ法またはインクジェット法等によりマスクを形成し、該マスクを用いて導電膜をエッチングして形成することができる。また、銀、金または銅等の導電性ナノペーストをインクジェット法により基板上に吐出し、焼成することで形成することもできる。なお、走査線103及び基板101の密着性向上を目的として、上記の金属材料の窒化物膜を、基板101と、走査線103との間に設けてもよい。ここでは、基板101上に導電膜を形成し、フォトリソグラフィ工程により形成したレジストで形成されるマスクを用いて、当該導電膜をエッチングする。なお、走査線103の側面は、テーパー形状とすることが好ましい。これは、後の工程で、走査線103上に形成される絶縁膜、半導体膜及び配線が、走査線103の段差箇所において切断されないようにするためである。走査線103の側面をテーパー形状にするためには、レジストで形成されるマスクを後退させつつエッチングを行えばよい。また、走査線103を形成する工程により、容量配線105a及び容量配線105bを同時に形成することができる。ゲート絶縁膜107は、CVD法またはスパッタリング法等を用いて形成することができる。ゲート絶縁膜107を形成する際のグロー放電プラズマの生成は、3MHzから30MHz、代表的には13.56MHz、27.12MHzのHF帯の高周波電力、または30MHzより大きく300MHz程度までのVHF帯の高周波電力、代表的には、60MHzを印加することで行われる。また、1GHz以上のマイクロ波の高周波電力を印加することで行われる。なお、高周波電力がパルス状に印加されるパルス発振や、連続的に印加される連続発振とすることができる。また、HF帯の高周波電力と、VHF帯の高周波電力とを重畳させることで、大面積基板においてもプラズマのムラを低減し、均一性を高めることができると共に、堆積速度を高めることができる。高周波数が1GHz以上であるマイクロ波プラズマCVD装置を用いてゲート絶縁膜107を形成すると、ゲート電極と、ドレイン電極及びソース電極との間の耐圧を向上させることができるため、信頼性の高い薄膜トランジスタを得ることができる。また、ゲート絶縁膜107として、有機シランガスを用いたCVD法により酸化シリコン膜を形成することで、後に形成する半導体膜の結晶性を高めることが可能であるため、薄膜トランジスタのオン電流及び電界効果移動度を高めることができる。有機シランガスとしては、テトラメチルシランTMS:化学式SiCH34、テトラメチルシクロテトラシロキサンTMCTS、オクタメチルシクロテトラシロキサンOMCTS、ヘキサメチルジシラザンHMDS、トリエトキシシランSiHOC2H53、トリスジメチルアミノシランSiHNCH323等のシリコン含有化合物を用いることができる。微結晶半導体膜109は、プラズマCVD装置の反応室内において、シリコンまたはゲルマニウムを含む堆積性気体と、水素とを混合し、グロー放電プラズマにより形成する。または、シリコンまたはゲルマニウムを含む堆積性気体と、水素と、ヘリウム、アルゴン、ネオン、クリプトン、キセノン等の希ガスとを混合し、グロー放電プラズマにより形成する。ここでは、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量を50倍以上1000倍以下にして堆積性気体を希釈する条件により、微結晶シリコン、微結晶シリコンゲルマニウム等を形成する。このときの堆積温度は、室温~350°Cとすることが好ましく、より好ましくは150~280°Cとする。なお、上部電極及び下部電極の間隔は、プラズマが発生しうる間隔とすればよい。シリコンまたはゲルマニウムを含む堆積性気体の代表例としては、SiH4、Si2H6、GeH4、Ge2H6等がある。なお、微結晶半導体膜109の原料ガスに、ヘリウム、アルゴン、ネオン、クリプトン、キセノン等の希ガスを添加することで、微結晶半導体膜109の成膜速度が高まる。この結果、成膜速度が高まることで、微結晶半導体膜109に混入される不純物量が低減する。また、高いパワーを供給せずとも安定したプラズマを発生させることが可能である。これらの結果、微結晶半導体膜109のプラズマダメージを低減することが可能であり、微結晶半導体膜109の結晶性を高めることができる。微結晶半導体膜109のCVD法による形成工程において、グロー放電プラズマの生成は、ゲート絶縁膜107形成の際のグロー放電プラズマの生成条件を適宜用いることができる。次に、図6Bに示すように、微結晶半導体膜109上に半導体膜111を形成する。半導体膜111は、微結晶半導体領域111a及び非晶質半導体領域111bで構成される。次に、半導体膜111上に、不純物半導体膜113を形成する。次に、不純物半導体膜113上にマスクを形成する。微結晶半導体膜109を種結晶として、部分的に結晶成長させる条件結晶成長を低減さる条件で、微結晶半導体領域111a及び非晶質半導体領域111bを有する半導体膜111を形成することができる。半導体膜111は、プラズマCVD装置の処理室内において、シリコンまたはゲルマニウムを含む堆積性気体と、水素と、窒素を含む気体とを混合し、グロー放電プラズマにより形成する。窒素を含む気体としては、アンモニア、窒素、フッ化窒素、塩化窒素、クロロアミン、フルオロアミン等がある。グロー放電プラズマの生成は、ゲート絶縁膜107と同様にすることができる。このとき、シリコンまたはゲルマニウムを含む堆積性気体と、水素との流量比は、微結晶半導体膜109と同様に微結晶半導体膜を形成する流量比を用い、さらに原料ガスに窒素を含む気体を用いる条件とすることで、微結晶半導体膜109の堆積条件よりも、結晶成長を低減することができる。具体的には、半導体膜111の堆積初期においては、原料ガスに窒素を含む気体が含まれるため、部分的に結晶成長が抑制され、錐形状の微結晶半導体領域が成長すると共に、非晶質半導体領域が形成される。さらに、堆積中期または後期では、錐形状の微結晶半導体領域の結晶成長が停止し、非晶質半導体領域のみが堆積される。この結果、半導体膜111において、微結晶半導体領域111a、及び欠陥が少なく、価電子帯のバンド端における準位のテール裾の傾きが急峻である秩序性の高い半導体膜で形成される非晶質半導体領域111bを形成することができる。ここでは、半導体膜111を形成するガス流量条件の代表例は、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量が10~2000倍、好ましくは10~200倍である。なお、通常の非晶質半導体膜を形成するガス流量条件の代表例は、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量は0~5倍である。また、半導体膜111の原料ガスに、ヘリウム、アルゴン、ネオン、クリプトン、キセノン等の希ガスを導入することで、成膜速度を高めることができる。半導体膜111の厚さは、厚さ50~350nmとすることが好ましく、さらに好ましくは120~250nmとする。ここでは、半導体膜111の原料ガスに窒素を含む気体を含ませて、微結晶半導体領域111a及び非晶質半導体領域111bを有する半導体膜111を形成したが、他の半導体膜111の形成方法として、微結晶半導体膜109の表面を窒素を含む気体に曝して、微結晶半導体膜109の表面に窒素を吸着させた後、シリコンまたはゲルマニウムを含む堆積性気体及び水素を原料ガスとして、微結晶半導体領域111a及び非晶質半導体領域111bを有する半導体膜111を形成することができる。不純物半導体膜113は、プラズマCVD装置の反応室内において、シリコンを含む堆積性気体と、水素と、ホスフィン水素希釈またはシラン希釈とを混合したグロー放電プラズマにより、リンが添加されたアモルファスシリコン、またはリンが添加された微結晶シリコンを形成する。なお、p型の薄膜トランジスタを作製する場合は、不純物半導体膜113として、ホスフィンの代わりに、ジボランを用いて、グロー放電プラズマにより、ボロンが添加されたアモルファスシリコン、またはボロンが添加された微結晶シリコンを形成すればよい。また、不純物半導体膜113を、リンが添加された微結晶シリコン、またはホウ素が添加された微結晶シリコンで形成する場合は、半導体膜111と、不純物半導体膜113との間に、微結晶半導体膜、代表的には微結晶シリコン膜を形成することで、界面の特性を向上させることができる。この結果、不純物半導体膜113と、半導体膜111との界面に生じる抵抗を低減することができる。この結果、薄膜トランジスタのソース領域、半導体膜、及びドレイン領域を流れる電流量を増加させ、オン電流及び電界効果移動度の増加が可能となる。マスクはフォトリソグラフィ工程により形成することができる。次に、マスクを用いて、微結晶半導体膜109、半導体膜111、及び不純物半導体膜113をエッチングする。この工程により、微結晶半導体膜109、半導体膜111、及び不純物半導体膜113を素子毎に分離し、半導体膜116及び不純物半導体膜117を形成する。なお、半導体膜116は、微結晶半導体膜109及び半導体膜111の微結晶半導体領域111aそれぞれ一部を含む微結晶半導体領域114と、半導体膜111の非晶質半導体領域111bの一部を含む非晶質半導体領域115とを有する。この後、マスクを除去する図6C参照。。次に、不純物半導体膜117上に導電膜119を形成する図6D参照。。導電膜119は、CVD法、スパッタリング法または真空蒸着法を用いて形成する。次に、フォトリソグラフィ工程によりレジストで形成されるマスクを形成し、当該レジストで形成されるマスクを用いて導電膜119をエッチングして、ソース電極及びドレイン電極として機能する第1の電極123及び第2の電極125aを形成する。導電膜119のエッチングはドライエッチングまたはウェットエッチングを用いることができる。または、第1の電極123及び第2の電極125aは、銀、金または銅等の導電性ナノペーストを用いてスクリーン印刷法またはインクジェット法等を用いて吐出し、焼成することで形成しても良い。なお、当該工程において、第3の電極125b及び信号線121を形成する。次に、不純物半導体膜117及び半導体膜116の一部をエッチングして、ソース領域及びドレイン領域として機能する不純物半導体膜127及び不純物半導体膜129を形成する。また、微結晶半導体領域114及び凹部を有する非晶質半導体領域133を有する半導体膜135を形成する。ここでは、第1の電極123及び第2の電極125aの端部と、不純物半導体膜127及び不純物半導体膜129の端部とが揃っているが、第1の電極123及び第2の電極125aの端部と、不純物半導体膜127及び不純物半導体膜129の端部とがずれ、断面において、第1の電極123及び第2の電極125aの端部が、不純物半導体膜127及び不純物半導体膜129の端部より内側に位置してもよい。次に、ドライエッチングを行ってもよい。ドライエッチングの条件は、非晶質半導体領域133にダメージが入らず、且つ非晶質半導体領域133に対するエッチング速度が低い条件を用いる。エッチングガスとしては、代表的にはCl2、CF4、またはN2等を用いる。また、エッチング方法については特に限定はなく、誘導結合型プラズマICP:InductivelyCoupledPlasma方式、容量結合型プラズマCCP:CapacitivelyCoupledPlasma方式、電子サイクロトン共鳴プラズマECR:ElectronCyclotronResonance方式、反応性イオンエッチングRIE:ReactiveIonEtching方式等を用いることができる。次に、非晶質半導体領域133の表面にプラズマ処理、代表的には水プラズマ処理、酸素プラズマ処理、オゾンプラズマ処理、N2Oプラズマ処理、酸素及び水素の混合ガスによるプラズマ処理等の酸化ガス雰囲気によるプラズマ処理を行う。この後、マスクを除去する。なお、当該マスクの除去は、不純物半導体膜117及び半導体膜116のドライエッチング前に行ってもよい。上記したように、非晶質半導体領域133にダメージを与えない条件で更なるドライエッチングを行うことで、露出した非晶質半導体領域133上に存在する残渣などの不純物を除去することができる。また、ドライエッチングに続けて、水プラズマ、または水素及び酸素の混合ガスによるプラズマ処理を行うことで、非晶質半導体領域133の欠陥を低減することができる。このため、後に完成する薄膜トランジスタのオフ電流を低減し、電気的特性のばらつきを低減することができる。なお、フォトリソグラフィ工程により形成されるマスクを導電膜119上に形成し、当該レジストで形成されるマスクを用いて導電膜119をエッチングして、ソース電極及びドレイン電極として機能する第1の電極123及び第2の電極125aを形成する。次に、不純物半導体膜117をエッチングして、ソース領域及びドレイン領域として機能する不純物半導体膜127及び不純物半導体膜129を形成する。この際、半導体膜116の一部がエッチングされる場合もある。次に、マスクを除去した後、半導体膜116の一部をエッチングして、非晶質半導体領域133を形成してもよい。当該エッチング工程のエッチングガスとして、HBrと、CF4、NF3、及びSF6の一以上と、酸素との混合ガスを用いることで、エッチングの残渣物を低減することが可能であるため、薄膜トランジスタの特性のバラツキを低減することができる。また、マスクを除去した後、第1の電極123及び第2の電極125aを用いて、非晶質半導体領域115の一部をエッチングして、凹部を有する非晶質半導体領域133を形成する。このため、剥離液及びレジストの残渣物に触れた非晶質半導体領域はエッチングにより除去されるため、バックチャネルには残存しない。この結果、バックチャネルに残存した剥離液及びレジストの残渣物によるリーク電流が発生しないため、薄膜トランジスタのオフ電流をより低減することができる。以上の工程によりシングルゲート型の薄膜トランジスタを作製することができる図7A参照。。また、本実施の形態に示す薄膜トランジスタは、逆スタガ型の薄膜トランジスタであるため、オン電流及び電界効果移動度が高く、オフ電流が低く、且つ電気特性の変動が少ないシングルゲート型の薄膜トランジスタを生産性高く作製することができる。次に、図7Bに示すように、半導体膜135、不純物半導体膜127、不純物半導体膜129、第1の電極123、及び第2の電極125aの上に絶縁膜138を形成する。絶縁膜138は、ゲート絶縁膜107と同様に形成することができる。次に、フォトリソグラフィ工程により形成したレジストで形成されるマスクを用いて絶縁膜138に開口部を形成する。次に、絶縁膜138上に画素電極139aを形成する。以上の工程により、薄膜トランジスタと、当該薄膜トランジスタに接続する画素電極を作製することができる。なお、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができるものとする。"