第1の導電型を有し、基板表面を有する半導体基板と、第1の導電型を有し、前記半導体基板上に形成され、第1のエピタキシャル層表面を有する第1のエピタキシャル層と、第2の導電型を有し、前記第1のエピタキシャル層の表面近傍に選択的に形成され、前記半導体基板表面から離れた埋め込み層表面を有する埋め込み層と、第2の導電型を有し、第2のエピタキシャル層表面を有し、前記第1のエピタキシャル層と、前記埋め込み層の上に形成された第2のエピタキシャル層と、第2の導電型を有し、前記第1のエピタキシャル層表面から離れた第1の不純物拡散領域表面を有し、前記埋め込み層の第1の領域の上方に位置し、前記第1のディープ拡散領域表面を通して前記第2のエピタキシャル層内に選択的に形成され、前記第1のディープ拡散領域表面から前記埋め込み層の前記第1の領域の表面、もしくは前記第1のエピタキシャル層表面にまで達する第1のディープ拡散領域と、第1の導電型を有し、前記第1のディープ拡散領域表面を通して前記第1のディープ拡散領域内に選択的に形成され、前記第1のディープ拡散領域表面から離れた位置において、前記第1のディープ拡散領域と第1のPN接合ダイオードを形成する第1の拡散領域と、第1の導電型を有し、前記第1のディープ拡散領域から離れた位置に第2の拡散領域表面を有し、前記埋め込み層の第2の領域の上方に位置し、前記第2の拡散領域表面を通して前記第2のエピタキシャル層内に選択的に形成され、前記第2の拡散領域表面から離れた位置において、前記第2のエピタキシャル層との間で第2のPN接合ダイオードを形成する第2の拡散領域と、第1の導電型を有し、前記埋め込み層の上方に位置し、前記第2のエピタキシャル層の表面より、前記埋め込み層の表面、もしくは前記第1のエピタキシャル層の表面にまで達し、前記第1の拡散領域を取り囲むように配置された第1の分離領域と、第1の導電型を有し、前記埋め込み層の上方に位置し、前記第2のエピタキシャル層の表面より、前記埋め込み層の表面、もしくは前記第1のエピタキシャル層の表面にまで達し、前記第2の拡散領域を取り囲むように配置された第2の分離領域とからなり、前記第1の拡散領域を第1の電極に接続し、前記第2の拡散領域を第2の電極に接続した半導体装置。請求項1に記載の半導体装置であって、第2の導電型を有し、前記第1のディープ拡散領域、及び前記第2の拡散領域から離れた位置に第3の拡散領域表面を有し、前記第2のエピタキシャル層内の、前記埋め込み層が形成されておらず、前記第1のエピタキシャル層と前記第2のエピタキシャル層間で第3のPN接合ダイオードを形成する領域の上方に選択的に形成された第3の拡散領域を有し、前記第2、及び第3の拡散領域を前記第2の電極に接続した半導体装置。請求項1または2に記載の半導体装置であって、前記第1及び第2のエピタキシャル層は前記半導体基板よりも低いピークドーピング濃度を有し、前記第1のディープ拡散領域は前記第2のエピタキシャル層よりも高いピークドーピング濃度を有する半導体装置。請求項1または2に記載の半導体装置であって、第1の導電型を有し、前記第2のエピタキシャル層の表面より、前記第1のエピタキシャル層の表面、もしくは前記基板表面にまで達する第2のディープ拡散領域を有し、前記第2のディープ拡散領域と前記第1の拡散領域が導電体により接続された半導体装置。請求項1または2に記載の半導体装置であって、第2の導電型を有し、前記第1のエピタキシャル層表面から離れた第4のディープ拡散領域表面を有し、前記埋め込み層の第3の領域の上方に位置し、前記第4のディープ拡散領域表面を通して前記第2のエピタキシャル層内に選択的に形成され、前記第4のディープ拡散領域表面から前記埋め込み層の表面にまで達する第4のディープ拡散領域を有する半導体装置。請求項1または2に記載の半導体装置であって、第1の導電型を有し、前記第2のエピタキシャル層表面より、前記基板表面にまで達する第3の分離領域を有し、前記第3の分離領域が前記半導体装置を個片に分割する際に、チップ側面に露出するように構成された半導体装置。請求項1または2に記載の半導体装置であって、前記第2及び第3の拡散領域のいずれかもしくは両方が、複数の独立した拡散領域からなり、前記複数の拡散領域が円柱状もしくは多角柱状の導電体により、前記第2の電極に接続されたことを特徴とする半導体装置。請求項1または2に記載の半導体装置であって、前記第1のディープ拡散領域は、第2の導電型を有し、前記第1のエピタキシャル層表面から離れた第3のディープ拡散領域表面を有し、前記埋め込み層の第1の領域の上方に位置し、前記第3のディープ拡散領域表面を通して前記第2のエピタキシャル層内に選択的に形成され、前記第3のディープ拡散領域表面から前記埋め込み層の前記第1の領域の表面、もしくは前記第1のエピタキシャル層表面にまで達する第3のディープ拡散領域と、第2の導電型を有し、前記第3のディープ拡散領域表面を通して前記第3のディープ拡散領域内に選択的に形成され、前記第3のディープ拡散領域表面から離れた位置において前記第1の拡散領域と第4のPN接合ダイオードを形成する第4の拡散領域とを具備し、前記第1の拡散領域は、前記第3のディープ拡散領域表面を通して前記第3のディープ拡散領域内に選択的に形成された前記第4の拡散領域内に選択的に形成された、半導体装置。請求項8に記載の半導体装置であって、前記第3のディープ拡散領域は前記第2のエピタキシャル層よりも高いピークドーピング濃度を有し、前記第4の拡散領域は前記第3のディープ拡散領域よりも高いピークドーピング濃度を有する半導体装置。請求項2に記載の半導体装置であって、前記第1の分離領域は、前記第2のエピタキシャル層表面より前記埋め込み層にまで達し、前記第1の拡散領域を取り囲むように配置された第1のトレンチ分離領域を有し、前記第1のトレンチ分離領域の先端部は、前記埋め込み層表面よりも深く、かつ前記埋め込み層底面よりも浅く形成されるか、もしくは前記第1のエピタキシャル層と前記第2のエピタキシャル層により形成されるPN接合面よりも深く形成されるかのいずれかの条件を満たす半導体装置。請求項2乃至9のいずれか一項に記載の半導体装置であって、前記第2の分離領域は、前記第2のエピタキシャル層表面より前記埋め込み層にまで達し、前記第2の拡散領域を取り囲むように配置された第2のトレンチ分離領域を有し、前記第2のトレンチ分離領域の先端部は、前記埋め込み層表面よりも深く、かつ前記埋め込み層底面よりも浅く形成されるか、もしくは前記第1のエピタキシャル層と前記第2のエピタキシャル層により形成されるPN接合面よりも深く形成されるかのいずれかの条件を満たす半導体装置。請求項10または11に記載の半導体装置であって、前記第1から第3のトレンチのうち、隣り合う2本のトレンチに挟まれた前記第2のエピタキシャル層の表面近傍に、前記第2のエピタキシャル層とは異なる導電型を有する拡散層を形成した半導体装置。請求項10または11に記載の半導体装置であって、前記第1及び第2のエピタキシャル層は前記半導体基板よりも低いピークドーピング濃度を有し、前記第3のディープ拡散領域は前記第2のエピタキシャル層よりも高いピークドーピング濃度を有し、前記第4の拡散領域は前記第3のディープ拡散領域よりも高いピークドーピング濃度を有する半導体装置。請求項10または11に記載の半導体装置であって、前記第2のディープ拡散領域は、第1の導電型を有し、前記第1のエピタキシャル層表面から離れた第5のディープ拡散領域表面を有し、前記埋め込み層の第3の領域の上方に位置し、前記第5のディープ拡散領域表面を通して前記第2のエピタキシャル層内に選択的に形成され、前記第5のディープ拡散領域表面から前記埋め込み層の表面にまで達する第5のディープ拡散領域と、第1の導電型を有し、前記第5のディープ拡散領域底部から前記第1のエピタキシャル層表面まで達する埋め込み層の表面にまで達する第6のディープ拡散領域とを有する半導体装置。請求項2に記載の半導体装置であって、さらに、第1の導電型を有し、前記第1のエピタキシャル層の表面近傍に選択的に形成され、前記半導体基板表面から離れた補助埋め込み層表面を有し、前記第1のエピタキシャル層よりも高いドーピング濃度を有する補助埋め込み層を有する半導体装置。しかしながら、上記特許文献1に示されている従来の構成の過渡電圧保護素子では、埋め込み層711と半導体基板701との接合部が寄生ツェナーダイオードを形成しているため、ツェナーダイオード721と並列に寄生ツェナーダイオードが接続された構成となり、半導体基板701と埋め込み層711の濃度によっては、寄生ツェナーダイオードの特性が支配的になってしまうという問題がある。また、第1の拡散層712と第3の拡散層714間の分離が不十分であるために、第3の拡散層714から埋め込み層711を通らずに第1の拡散層712に過渡電流が流れる可能性があり、この場合、過渡電圧耐量が低下するという問題点がある。さらに、第1の拡散層712と第2の拡散層713の接合によりツェナーダイオード721のブレークダウン電圧VBR1を決定する方法では、第1の拡散層712の濃度によりVBR1が決定されるため、相対的に高いブレークダウン電圧が必要な場合には第1の拡散層712の濃度を下げる必要があり、その結果ツェナーダイオード721の内部抵抗が上昇し、過渡電圧に対する耐量が低下するという問題点もある。本発明は前記実情に鑑みてなされたもので、低容量で、寄生素子の影響を排除し、ツェナーダイオード特性を制御性良く決定することができる過渡電圧保護素子を提供することを目的とする。前記の目的を達成するため、本発明に係る過渡電圧保護素子を構成する半導体装置は以下の構成を有している。本発明の半導体装置は、第1の導電型を有し、基板表面を有する半導体基板と、第1の導電型を有し、前記半導体基板上に形成され、第1のエピタキシャル層表面を有する第1のエピタキシャル層と、第2の導電型を有し、前記第1のエピタキシャル層の表面近傍に選択的に形成され、前記半導体基板表面から離れた埋め込み層表面を有する埋め込み層と、第2の導電型を有し、第2のエピタキシャル層表面を有し、前記第1のエピタキシャル層と、前記埋め込み層の上に形成された第2のエピタキシャル層と、第2の導電型を有し、前記第1のエピタキシャル層表面から離れた第1のディープ拡散領域表面を有し、前記埋め込み層の第1の領域の上方に位置し、前記第1のディープ拡散領域表面を通して前記第2のエピタキシャル層内に選択的に形成され、前記第1のディープ拡散領域表面から前記埋め込み層の前記第1の領域の表面、もしくは前記第1のエピタキシャル層表面にまで達する第1のディープ拡散領域と、第1の導電型を有し、前記第1のディープ拡散領域表面を通して前記第1のディープ拡散領域内に選択的に形成され、前記第1のディープ拡散領域表面から離れた位置において、前記第1のディープ拡散領域と第1のPN接合ダイオードを形成する第1の拡散領域と、第1の導電型を有し、前記第1のディープ拡散領域から離れた位置に第2の拡散領域表面を有し、前記埋め込み層の第2の領域の上方に位置し、前記第2の拡散領域表面を通して前記第2のエピタキシャル層内に選択的に形成され、前記第2の拡散領域表面から離れた位置において、前記第2のエピタキシャル層との間で第2のPN接合ダイオードを形成する第2の拡散領域と、第1の導電型を有し、前記埋め込み層の上方に位置し、前記第2のエピタキシャル層の表面より、前記埋め込み層の表面、もしくは前記第1のエピタキシャル層の表面にまで達し、前記第1の拡散領域を取り囲むように配置された第1の分離領域と、第1の導電型を有し、前記埋め込み層の上方に位置し、前記第2のエピタキシャル層の表面より、前記埋め込み層の表面、もしくは前記第1のエピタキシャル層の表面にまで達し、前記第2の拡散領域を取り囲むように配置された第2の分離領域とからなり、前記第1の拡散領域を第1の電極に接続し、前記第2の拡散領域を第2の電極に接続した構成を有している。また本発明は、前記半導体装置であって、さらに第2の導電型を有し、前記第1のディープ拡散領域、及び前記第2の拡散領域から離れた位置に第3の拡散領域表面を有し、前記第2のエピタキシャル層内の、前記埋め込み層が形成されておらず、前記第1のエピタキシャル層と前記第2のエピタキシャル層間で第3のPN接合ダイオードを形成する領域の上方に選択的に形成された第3の拡散領域を有し、前記第2、及び第3の拡散領域を前記第2の電極に接続したものを含む。また、前記第1のPN接合ダイオードと前記第2のPN接合ダイオードを逆方向に直列接続した第1の回路を構成し、前記第1の回路と前記第3のPN接合ダイオードを並列に接続し、前記第2のPN接合ダイオードと前記第3のPN接合ダイオードは逆方向である構成を有してもよい。また本発明は、前記半導体装置であって、前記第1及び第2のエピタキシャル層は前記半導体基板よりも低いピークドーピング濃度を有し、前記第1のディープ拡散領域は前記第2のエピタキシャル層よりも高いピークドーピング濃度を有する構成を有したものを含む。また本発明は、前記半導体装置であって、第1の導電型を有し、前記第2のエピタキシャル層の表面より、前記第1のエピタキシャル層の表面、もしくは前記基板表面にまで達する第2のディープ拡散領域を有し、前記第2のディープ拡散領域と前記第1の拡散領域が導電体により接続された構成を有したものを含む。また本発明は、前記半導体装置であって、第2の導電型を有し、前記第1のエピタキシャル層表面から離れた第4のディープ拡散領域表面を有し、前記埋め込み層の第3の領域の上方に位置し、前記第4のディープ拡散領域表面を通して前記第2のエピタキシャル層内に選択的に形成され、前記第4のディープ拡散領域表面から前記埋め込み層の表面にまで達する第4のディープ拡散領域を有する構成を有したものを含む。また本発明は、前記半導体装置であって、第1の導電型を有し、前記第2のエピタキシャル層表面より、前記基板表面にまで達する第3の分離領域を有し、前記第3の分離領域が前記過渡電圧保護素子を個片に分割する際に、チップ側面に露出する構成を有したものを含む。また本発明は、前記半導体装置であって、前記第2及び第3の拡散領域のいずれかもしくは両方が、複数の独立した拡散領域からなり、前記複数の拡散領域が円柱状もしくは多角柱状の導電体により、前記第2の電極に接続された構成を有したものを含む。また本発明は、前記半導体装置であって、前記第1のディープ拡散領域は、第2の導電型を有し、前記第1のエピタキシャル層表面から離れた第3のディープ拡散領域表面を有し、前記埋め込み層の第1の領域の上方に位置し、前記第3のディープ拡散領域表面を通して前記第2のエピタキシャル層内に選択的に形成され、前記第3のディープ拡散領域表面から前記埋め込み層の前記第1の領域の表面、もしくは前記第1のエピタキシャル層表面にまで達する第3のディープ拡散領域と、第2の導電型を有し、前記第3のディープ拡散領域表面を通して前記第3のディープ拡散領域内に選択的に形成され、前記第3のディープ拡散領域表面から離れた位置において前記第1の拡散領域と第4のPN接合ダイオードを形成する第4の拡散領域とを具備し、前記第1の拡散領域は、前記第3のディープ拡散領域表面を通して前記第3のディープ拡散領域内に選択的に形成された前記第4の拡散領域内に選択的に形成されたものを含む。また本発明は、前記半導体装置であって、前記第3のディープ拡散領域は前記第2のエピタキシャル層よりも高いピークドーピング濃度を有し、前記第4の拡散領域は前記第3のディープ拡散領域よりも高いピークドーピング濃度を有するものを含む。また本発明は、前記半導体装置であって、前記第1の分離領域は、前記第2のエピタキシャル層表面より前記埋め込み層にまで達し、前記第1の拡散領域を取り囲むように配置された第1のトレンチ分離領域を有し、前記第1のトレンチ分離領域の先端部は、前記埋め込み層表面よりも深く、かつ前記埋め込み層底面よりも浅く形成されるか、もしくは前記第1のエピタキシャル層と前記第2のエピタキシャル層により形成されるPN接合面よりも深く形成されるかのいずれかの条件を満たすものを含む。また本発明は、前記半導体装置であって、前記第2の分離領域は、前記第2のエピタキシャル層表面より前記埋め込み層にまで達し、前記第2の拡散領域を取り囲むように配置された第2のトレンチ分離領域を有し、前記第2のトレンチ分離領域の先端部は、前記埋め込み層表面よりも深く、かつ前記埋め込み層底面よりも浅く形成されるか、もしくは前記第1のエピタキシャル層と前記第2のエピタキシャル層により形成されるPN接合面よりも深く形成されるかのいずれかの条件を満たすものを含む。また本発明は、前記半導体装置であって、前記第1から第3のトレンチのうち、隣り合う2本のトレンチに挟まれた前記第2のエピタキシャル層の表面近傍に、前記第2のエピタキシャル層とは異なる導電型を有する拡散層を形成したものを含む。また本発明は、前記半導体装置であって、前記第1及び第2のエピタキシャル層は前記半導体基板よりも低いピークドーピング濃度を有し、前記第3のディープ拡散領域は前記第2のエピタキシャル層よりも高いピークドーピング濃度を有し、前記第4の拡散領域は前記第3のディープ拡散領域よりも高いピークドーピング濃度を有するものを含む。また本発明は、前記半導体装置であって、前記第2のディープ拡散領域は、第1の導電型を有し、前記第1のエピタキシャル層表面から離れた第5のディープ拡散領域表面を有し、前記埋め込み層の第3の領域の上方に位置し、前記第5のディープ拡散領域表面を通して前記第2のエピタキシャル層内に選択的に形成され、前記第5のディープ拡散領域表面から前記埋め込み層の表面にまで達する第5のディープ拡散領域と、第1の導電型を有し、前記第5のディープ拡散領域底部から前記第1のエピタキシャル層表面まで達する埋め込み層の表面にまで達する第6のディープ拡散領域とを有するものを含む。また本発明は、前記半導体装置であって、さらに、第1の導電型を有し、前記第1のエピタキシャル層の表面近傍に選択的に形成され、前記半導体基板表面から離れた補助埋め込み層表面を有し、前記第1のエピタキシャル層よりも高いドーピング濃度を有する補助埋め込み層を有するものを含む。本発明の半導体装置によれば、ツェナーダイオードとPN接合ダイオードとを直列接続した構成をもつ過渡電圧保護素子において、第2のエピタキシャル層を設け、この第2のエピタキシャル層内にツェナーダイオードを設けているため、この第2のエピタキシャル層と埋め込み層との濃度差を最適化することができ、寄生ツェナーダイオードができるのを抑制することができる。実施の形態1以下、本発明の実施の形態1に係る半導体装置としての過渡電圧保護素子について、図面を参照しながら説明する。本実施の形態では、第1のエピタキシャル層210を形成し、この第1のエピタキシャル層210内に埋め込み層220を形成している。そして、この第1のエピタキシャル層210上に形成した第2のエピタキシャル層211内に第1のディープ拡散領域250を形成し、寄生ツェナーダイオードの生成を抑制するようにしたものである。すなわち半導体基板と第2のエピタキシャル層211との間に第1のエピタキシャル層210を介在させ、各領域の不純物濃度を所望の値にするものである。従って、相対的に高いブレークダウン電圧が必要な場合にも、第1のディープ拡散領域250の濃度を下げることなく形成可能となる結果、ツェナーダイオード110の内部抵抗の上昇を抑制でき、過渡電圧に対する耐量の低下を防ぐことができるものである。図1に本発明の実施の形態1の過渡電圧保護素子の等価回路を示す。本発明の実施の形態1の過渡電圧保護素子は、PN接合ダイオード101とツェナーダイオード110を逆極性に接続した回路を構成し、この回路と並列にPN接合ダイオード102を、PN接合ダイオード101と逆極性となるように接続した構成を有している。一般的な使用方法としては、カソード電極を構成する端子120を高速信号ラインに接続し、アノード電極を構成する端子121を接地とする。端子120に正の過渡電圧が印加された場合、PN接合ダイオード101は順方向に、PN接合ダイオード102は逆方向に、またツェナーダイオード110は逆方向にそれぞれバイアスされる。ツェナーダイオード110のブレークダウン電圧は任意に設定可能であり、PN接合ダイオード102のブレークダウン電圧よりも低く設定することにより、PN接合ダイオード102には電流が流れず、ツェナーダイオード110の逆方向に電流が流れるようにすることができる。これにより、正の過渡電圧が端子120に印加された場合の過渡電流IRは、端子120からPN接合ダイオード101、ツェナーダイオード110を通り、端子121へと流れる。このときの端子120のクランプ電圧VCL3は、PN接合ダイオード101の順方向電圧VF3とツェナーダイオード110のブレークダウン電圧VBR3の和VF3VBR3に等しくなる。本実施の形態の過渡電圧保護素子では、例えば過渡電流が1Aにおいて、VBR3は12V以下、VF1は3V以下であるため、端子120のクランプ電圧VCL3は15V以下に固定される。このようにして信号ラインの電圧が一定の値以下に保たれ、その結果、信号ラインにつながる他の回路素子を保護することが出来る。一方、端子120に負の過渡電圧が印加された場合、PN接合ダイオード101は逆方向に、PN接合ダイオード102は順方向に、またツェナーダイオード110は順方向にそれぞれバイアスされる。PN接合ダイオード101のブレークダウン電圧よりもPN接合ダイオード102の順方向電圧VF4の方が低いため、過渡電流IFは接地より端子121を経て、PN接合ダイオード102を通り、端子120に流れる。このときの端子120のクランプ電圧VCL4は、接地電位からダイオード102の順方向電圧VF4だけ低い値の-VF4となるが、例えば過渡電流が1AのときのVF4が3V以下であることからクランプ電圧VCL4は-3V以上となり、この場合も信号ラインにつながる他の回路素子が保護されることが理解できる。一般に、USBUniversalSerialBusやHDMIHigh-DefinitionMultimediaInterfaceなどの高速ディジタル信号は、信号周波数が数GHzと高いために、数pF程度の寄生容量が付加された場合でも信号波形が劣化し、伝送レートが低下する。また、電圧振幅も1V以下と小さいため、高速ディジタル信号ラインに接続される過渡電圧保護素子は、0Vのバイアス電圧においても低容量であることが要求される。尚、図1の回路は単体のツェナーダイオードと同様の特性を示すため、端子121をアノード、端子120をカソードとして使用することが出来る。図2に本発明の実施の形態1の過渡電圧保護素子の断面構造図を示す。まず、半導体基板201はP型であり、そのドーピング濃度は1×1019atoms/cm3であるが、が1×1018atoms/cm3~1×1021atoms/cm3の範囲にあることが望ましい。半導体基板210上に、第1のエピタキシャル層210を形成する。第1のエピタキシャル層210はP型であり、そのドーピング濃度は1×1017atoms/cm3であるが、半導体基板201のドーピング濃度よりも少なくとも一桁程度低く、1×1014atoms/cm3~1×1020atoms/cm3の範囲にあることが望ましい。第1のエピタキシャル層の厚さは10μmであるが、1μmから20μmの範囲にあることが望ましい。次に第1のエピタキシャル層210内に、選択的に埋め込み層220を形成する。埋め込み層はN型であり、そのピークドーピング濃度は1×1019atoms/cm3であるが、第1のエピタキシャル層のドーピング濃度よりも少なくとも一桁程度高く、1×1015atoms/cm3~1×1021atoms/cm3の範囲にあることが望ましい。次に、第2のエピタキシャル層211を形成する。第2のエピタキシャル層はN型であり、そのドーピング濃度は1×1014atoms/cm3であるが、1×1013atoms/cm3~1×1016atoms/cm3の範囲にあることが望ましい。第2のエピタキシャル層の厚さは5μmであるが、1μmから10μmの範囲にあることが望ましい。次に第2のエピタキシャル層表面216より、第1の分離領域240、第2の分離領域241、第3の分離領域242、第1のディープ拡散領域250、第2のディープ拡散領域251を形成する。第1のディープ拡散領域はN型であり、そのピークドーピング濃度は1×1018atoms/cm3であるが、ツェナーダイオード110のブレークダウン電圧により決定され、一般的には1×1017atoms/cm3~1×1019atoms/cm3の範囲にあることが望ましい。第2のディープ拡散領域はP型であり、そのピークドーピング濃度は1×1019atoms/cm3であるが、1×1016atoms/cm3以上であることが望ましい。第1から第3の分離領域はP型であり、そのピークドーピング濃度は1×1019atoms/cm3であるが、1×1015atoms/cm3~1×1021atoms/cm3の範囲にあることが望ましい。第1、第2、第3の分離領域240、241、242は、埋め込み層220が存在する領域では埋め込み層表面225まで達することが望ましく、埋め込み層が存在しない領域では、第1のエピタキシャル層表面215にまで達することが望ましい。次に、第1の拡散領域230、第2の拡散領域231、第3の拡散領域232、フィールドリミティングリングFLR229を形成する。第1、第2の拡散領域230、231はP型であり、そのピークドーピング濃度は1×1019atoms/cm3であるが、1×1018atoms/cm3~1×1021atoms/cm3の範囲にあることが望ましい。また、第1、第2の拡散領域は同時に形成することが可能である。第3の拡散領域232はN型であり、そのピークドーピング濃度は1×1019atoms/cm3であるが、1×1018atoms/cm3~1×1021atoms/cm3の範囲にあることが望ましい。フィールドリミティングリングFLR229はP型であり、第1の拡散領域230の周辺電界を緩和する目的で設置されており、そのピークドーピング濃度は1×1019atoms/cm3であるが、1×1018atoms/cm3~1×1021atoms/cm3の範囲にあることが望ましい。フィールドリミティングリングFLR229は、第1の拡散領域と同時に形成することが可能である。次に、ウェハ全面にSiO2膜を1μmの厚さで形成した後、第1の拡散領域、第2のディープ拡散領域、第2の拡散領域、及び第3の拡散領域に相当する部分のSiO2膜を開口し、第1の拡散領域と第2のディープ拡散領域が共通に接続されてアノード電極を構成する端子121となるように、かつ第2の拡散領域と第3の拡散領域が共通に接続されてカソード電極を構成する端子120となるように、Alを堆積する。図7に示した従来の過渡電圧保護素子と異なり、第1のN型埋め込み層が低濃度のP型エピタキシャル層上に形成されるため、寄生ツェナーダイオードが形成されることなく、PN接合面270で決定される本来のツェナーダイオードにより過渡電圧保護素子のブレークダウン電圧が決定される。第1のPN接合面270に形成されるツェナーダイオードは図1の110に、第2のPN接合面271に形成されるPN接合ダイオードは図1の101に、また第3のPN接合面272に形成されるPN接合ダイオードは図1の102にそれぞれ対応する。図1に示す過渡電圧保護素子の端子120、121間の容量値は次のように計算される。ツェナーダイオード110の0バイアス時の容量値をCz1とし、PN接合ダイオード101、102の0バイアス時の容量値をそれぞれCpn1、Cpn2とすると、ツェナーダイオード110とPN接合ダイオード101の直列構成の容量値Ct1は、Cz1×Cpn1/Cz1Cpn1で表され、素子全体の容量値はCt1Cpn2で表される。ツェナーダイオード110は過渡電圧に対する十分な耐量を確保するため、第1のPN接合面270の面積を相対的に大きくする必要があり、容量値は数pF~数10pF程度と大きくなるのに対し、PN接合ダイオード101、102は順方向電流しか流れないため、PN接合面271、272の面積を相対的に小さくすることができる。さらにPN接合ダイオード101と102のドリフト層濃度を、0バイアス時にドリフト層の一部もしくは全体を空乏化させる程度まで低濃度化することにより、PN接合ダイオード101、102の容量Cpn1、及びCpn2を、Cz1、Cz2に比べて一桁以上小さい0.5pF以下にすることができる。その結果、Ct1はほぼCpn1に等しくなり、図1の素子全体の容量値はCpn1Cpn2にほぼ等しく、1pF以下の値とすることができる。このように、容量値が大きいツェナーダイオードを用いながら、低容量のPN接合ダイオードと直列に接続することにより、素子全体として低容量化することが可能である。これにより、高速ディジタル信号に影響を及ぼさない程度にまで容量値を低減しつつ、過渡電圧に対する耐量を確保することができる。プラスの過渡電圧がカソード電極を構成する端子120に印加された場合、過渡電流は第2の拡散領域231から埋め込み層220、第1のディープ拡散領域250、第1の拡散領域230を通り、アノード電極を構成する端子121へと流れる。また、マイナスの過渡電圧がカソード電極を構成する端子120に印加された場合、過渡電流はアノード電極を構成する端子121から第2のディープ拡散領域251、基板201、第3の拡散領域232を経てカソード電極を構成する端子120へと流れる。いずれの場合においても、上記動作により、カソード電極を構成する端子120の電圧変動を最小限に抑えることにより、カソード電極を構成する端子120につながる他の回路素子を保護することができる。本発明の実施の形態1の半導体装置によると、埋め込み層と基板間に存在する寄生ツェナーダイオードが存在せず、本来のツェナーダイオード特性が得られる上、第1、第2の分離領域240、241の存在により素子間の分離が可能であることから、他の寄生素子の影響を排除することができるため、チップサイズの縮小が可能であり、さらに、半導体基板表面のみに電極を形成することができるため、CSPやBGA等のフリップチップ実装が可能である等の特徴を有する優れた過渡電圧保護素子を実現することが出来る。上記構成によれば、半導体チップ表面にアノード電極とカソード電極を形成することができるため、CSPChipSizePackageやBGABallGridArray等のフリップチップ実装を可能とする過渡電圧保護素子を実現することが出来る。また、上記構成によれば、埋め込み層と表面電極との低抵抗コンタクトを得ることが出来るため、複数の信号線保護に適する回路構成を実現することができる。また、上記構成によれば、半導体チップ周辺部にPN接合面が露出されることを防止するため、高い信頼性の過渡電圧保護素子を実現することができる。また、上記構成によれば、過渡電圧印加時にPN接合ダイオードの高濃度拡散層内における電流集中を防止することができるため、高い耐過渡電圧特性を有する過渡電圧保護素子を実現することができる。また、上記構成によれば、ツェナーダイオードのブレークダウン特性を高精度に制御することができるため、ブレークダウン電圧が高精度に制御された過渡電圧保護素子を実現することができる。実施の形態2次に本発明の実施の形態2について説明する。図3に実施の形態2の半導体装置としての過渡電圧保護素子の等価回路図を示す。図4は同半導体装置の要部断面図である。この半導体装置は、ツェナーダイオード310に、ハイサイドステアリングダイオード301と、ローサイドステアリングダイオード302とを直列接続した接続体と、ハイサイドステアリングダイオード303と、ローサイドステアリングダイオード304とを直列接続した接続体とを並列接続したものである。そしてさらに、第1の導電型を有し、第1のエピタキシャル層よりも高いドーピング濃度を有する補助埋め込み層420を第1のエピタキシャル層の表面近傍に選択的に形成している。この補助埋め込み層420は半導体基板表面から離れた補助埋め込み層表面を有する。ここで320は端子1、321は端子2、330は電源端子、331は接地端子を示す。図3に示す過渡電圧保護素子は2本の信号線を保護するための構成を有し、端子1、端子2のそれぞれに保護すべき信号線1、信号線2が接続される。端子1にプラスの過渡電圧が印加された場合、過渡電流IPは、ハイサイドステアリングダイオード301、ツェナーダイオード310を通り、接地端子331へ流れる。端子1の電圧は、ダイオード301の順方向電圧VF5とツェナーダイオード310の逆方向ブレークダウン電圧VBR5の和の電圧でクランプされる。また、端子1にマイナスの過渡電圧が印加された場合、過渡電流IMは、接地端子331よりローサイドステアリングダイオード302を通り端子1へと流れる。端子1の電圧はダイオード302の順方向電圧に相当する-VF5にクランプされる。VBR5とVF5を適当な値に設計することにより、信号線1に接続される他の回路素子を保護することが出来る。端子2についても端子1と同様の原理により、信号線2に接続される他の回路素子が保護される。図4に実施の形態2の過渡電圧保護素子の断面構造図を示す。この例では、前記実施の形態1における第1のディープ拡散領域250を、第2の導電型を有し、第1のエピタキシャル層210表面から離れた第3のディープ拡散領域表面410を有し、埋め込み層220の第1の領域の上方に位置し、第3のディープ拡散領域表面を通して第2のエピタキシャル層211内に選択的に形成され、第3のディープ拡散領域表面から埋め込み層220の記第1の領域の表面、もしくは第1のエピタキシャル層210表面にまで達する第3のディープ拡散領域450と、第2の導電型を有し、前記第3のディープ拡散領域表面410を通して第3のディープ拡散領域内450に選択的に形成され、第3のディープ拡散領域表面410から離れた位置において第1の拡散領域230と第4のPN接合ダイオードを形成する第4の拡散領域430とを具備し、この第1の拡散領域230は、第3のディープ拡散領域表面410を通して第3のディープ拡散領域450内に選択的に形成された第4の拡散領域430内に選択的に形成されたことを特徴とする。図4に断面構造を示す過渡電圧保護素子は図3に点線で示す領域300に相当し、その基本的な動作は図2に示す過渡電圧保護素子と同様であるが、本実施の形態では、第4の拡散領域430を設けることにより、ツェナーダイオード310の逆方向ブレークダウン電圧が第5のPN接合面470で決定されるようになる。第4の拡散領域は第2のエピタキシャル層表面216からの距離を小さくできるため、第4の拡散領域430のドーピング濃度を精度良く制御することができ、その結果、ツェナーダイオード310のブレークダウン電圧を精度良く決定することができる。第4の拡散領域はN型であり、その濃度は1×1018atoms/cm3であるが、1×1016atoms/cm3~1×1020atoms/cm3の範囲にあることが望ましい。また、第5の拡散領域431、及び第6の拡散領域432を複数の拡散領域に分割し、直径0.8μm、高さ1.0μmの円柱状の導電体を経由して、各拡散領域とカソード電極を構成する端子120を接続することにより、過渡電圧が印加された場合の過渡電流の集中を防止することができ、過渡電圧に対する耐量を向上させることができる。第5の拡散領域431はP型であり、そのピークドーピング濃度は1×1019atoms/cm3であるが、1×1018atoms/cm3~1×1021atoms/cm3の範囲にあることが望ましい。第6の拡散領域432はN型であり、そのピークドーピング濃度は1×1019atoms/cm3であるが、1×1018atoms/cm3~1×1021atoms/cm3の範囲にあることが望ましい。また、この補助埋め込み層420はP型であり、そのピークドーピング濃度は1×1018atoms/cm3であるが、1×1017atoms/cm3~1×1020atoms/cm3の範囲にあることが望ましい。実施の形態2においては、第5のディープ拡散領域452と第6のディープ拡散領域453を追加することにより、第3のPN接合面272に形成されるダイオードの電流経路における内部抵抗値を低減することが出来るため、過渡電圧に対する耐量がさらに向上する。第6のディープ拡散領域453は、第1のエピタキシャル層形成後に埋め込み層220と同様にして形成可能であり、第2のエピタキシャル層211形成後に形成される第5のディープ拡散領域452の高濃度領域と重なるよう、熱拡散等の方法により形成することができる。また、同様にして第4の分離領域440と第5の分離領域441を形成することにより、ダイシング後のチップ端面のドーピング濃度を増加させることができ、高い信頼性を得ることができる。実施の形態2によると、実施の形態1の特徴に加え、ツェナーダイオード310のブレークダウン電圧を制御性良く決定できるという特徴と、電流集中の防止による高い過渡電圧耐量を有する、優れた過渡電圧保護素子を実現することが出来る。また、補助埋め込み層420により、PN接合面272が順方向にバイアスされた場合の伝導度変調効果を高めることが出来るため、PN接合ダイオード102の動作抵抗を低減し、ESD耐量を向上することができる。実施の形態3以下、本発明の実施の形態3について図面を参照しつつ詳細に説明する。図5に本発明の実施の形態3の半導体装置としての過渡電圧保護素子の断面構造図を示す。本実施の形態ではこの半導体装置は、前記実施の形態1で図2に示したものと同様図1に示した等価回路をもつものである。その動作は実施の形態1と基本的に同じであるが、実施の形態1と異なる点は、分離領域240、241の代わりにトレンチ501、502、503を用いた点である。トレンチ501、502、503を用いることにより、実施の形態2の構成よりもさらに分離特性が改善するものである。これにより、分離領域に起因する寄生素子をなくすことができる。第2のエピタキシャル層211を形成後、第1のディープ拡散領域250、第2のディープ拡散領域251、第3の分離領域242を熱拡散により形成後、第1の拡散領域230、第2の拡散領域231、第3の拡散領域232をイオン注入とアニーリングにより形成する。その後、第2のエピタキシャル層表面より異方性エッチング等により基板201に垂直にトレンチを形成し、トレンチの側壁及び底面を酸化膜で覆い、空洞部にポリシリコンを充填する。埋め込み層220の存在する領域においてはトレンチの最深部は埋め込み層表面225よりも深く、かつ埋め込み層底面226よりも浅く形成される。埋め込み層が存在しない領域においてはトレンチの最深部は第1のエピタキシャル層と第2のエピタキシャル層により形成されるPN接合面よりも深く、かつ基板表面205よりも浅く形成される。第1から第3のトレンチのうち、隣り合うトレンチ間の第2のエピタキシャル層表面に、第7から第9の拡散領域、530から532を形成することにより、トレンチ間の第2のエピタキシャル層を空乏化させ、ダイオード301、302の浮遊容量を低減することができる。第7から第9の拡散領域、530から532のピークドーピング濃度は1×1019atoms/cm3であるが、1×1014atoms/cm3~1×1021atoms/cm3の範囲にあることが望ましい。実施の形態3によれば埋め込み層と基板間に存在する寄生ツェナーダイオードが存在せず、本来のツェナーダイオード特性が得られる上、トレンチ分離により素子間の分離特性に優れていることから、他の寄生素子の影響を排除することができるため、チップサイズのさらなる小型化が可能である。また、半導体基板表面のみに電極を形成することができるため、CSPやBGA等のフリップチップ実装が可能であり、さらにトレンチ間に存在する第2のエピタキシャル層を空乏化することにより、PN接合ダイオードの容量値を低減できるため、低容量で優れた特徴を有する過渡電圧保護素子を実現することが出来る。以上のように上記構成によれば、トレンチ分離により寄生素子の影響を排除することができるため、いかなる過渡電圧印加時にも安定に動作し、かつチップサイズの小型化が可能な過渡電圧保護素子を実現することができる。実施の形態4図6は本発明の過渡電圧保護素子の実施の形態4の断面構造図を示す。図6において、650は第7のディープ拡散領域である。図6に示す過渡電圧保護素子は図3に点線で示す領域300の部分に相当し、その基本的な動作は実施の形態2の図4に示す過渡電圧保護素子と同様であるが、実施の形態2と異なる点は、分離領域240、241の代わりにトレンチ501、502、503を用いた点である。トレンチ501、502、503を用いることにより、実施例2の構成よりもさらに分離特性が改善するため、分離領域に起因する寄生素子をなくすことができる。また、第4の拡散領域430を設けることにより、ツェナーダイオード310の逆方向ブレークダウン電圧が第5のPN接合面470で決定されるようになるため、ツェナーダイオード310のブレークダウン電圧を精度良く決定することができる。また、第5の拡散領域431、及び第6の拡散領域432を複数の拡散領域に分割し、直径0.8μm、高さ1.0μmの円柱状導電体を経由して、各拡散領域とカソード電極を構成する端子120を接続することにより、過渡電圧が印加された場合の過渡電流の集中を防止することができ、過渡電圧に対する耐量を向上することができる。471は第6のPN接合面である。実施の形態4によると、実施の形態3の特徴に加え、ツェナーダイオード310のVBR特性を制御性良く決定できるという特徴と、過渡電流の分散による高い耐過渡電圧特性を有する、優れた過渡電圧保護素子を実現することが出来る。また、第7のディープ拡散領域650により、埋め込み層220と表面電極330とのコンタクトが可能であるため、多様な回路構成に対応することができる。尚、実施の形態1から4の構成における半導体層の導電型は一例を示すものであり、P型とN型を逆にしても同等の効果が得られる。また、隣り合う2本のトレンチに挟まれた第2のエピタキシャル層の表面近傍に、第2のエピタキシャル層とは異なる導電型を有する拡散層として第7の拡散領域530を形成することで、PN接合ダイオードの寄生容量をさらに低減することができる。従ってこの構成により、超低容量の過渡電圧保護素子を実現することができる。本実施の形態においても、補助埋め込み層620はP型であり、そのピークドーピング濃度は1×1018atoms/cm3であるが、1×1017atoms/cm3~1×1020atoms/cm3の範囲にあることが望ましい。補助埋め込み層620により、PN接合面272が順方向にバイアスされた場合の伝導度変調効果を高めることが出来るため、ダイオード302及び304の動作抵抗を低減し、ESD耐量を向上することができる。また、前記第1及び第2のエピタキシャル層は前記半導体基板よりも低いピークドーピング濃度を有し、第3のディープ拡散領域は前記第2のエピタキシャル層よりも高いピークドーピング濃度を有し、第4の拡散領域は前記第3のディープ拡散領域よりも高いピークドーピング濃度を有する構成を有しており、ツェナーダイオードのブレークダウン特性を高精度に制御することができる上、トレンチ分離により寄生素子の影響を排除することができるため、ブレークダウン電圧が高精度に制御され、安定な動作が得られる小型の過渡電圧保護素子を実現することができる。