不純物添加シリコン層と層間絶縁膜とが交互に積層され、ロウ方向に沿って幅が周期的に変化している第1の積層体と、不純物添加シリコン層と層間絶縁膜とが交互に積層され、ロウ方向に沿って幅が周期的に変化している第2の積層体と、前記第1の積層体の積層方向に沿って形成され、前記第1の積層体内にロウ方向に配列された第1のホールと、前記第2の積層体の積層方向に沿って形成され、前記第2の積層体内にロウ方向に配列された第2のホールと、前記第1の積層体と前記第2の積層体をロウごとに分離するスリットと、前記第1の積層体の積層方向に沿って前記第1のホール内に形成された第1のチャネル層と、前記第1のホールの内面と前記第1のチャネル層との間に形成された第1のトンネル絶縁膜と、前記第1のホールの内面と前記第1のトンネル絶縁膜との間に形成された第1のチャージトラップ層と、前記第1のホールの内面と前記第1のチャージトラップ層との間に形成された第1のブロック絶縁膜と、前記第2の積層体の積層方向に沿って前記第2のホール内に形成された第2のチャネル層と、前記第2のホールの内面と前記第2のチャネル層との間に形成された第2のトンネル絶縁膜と、前記第2のホールの内面と前記第2のトンネル絶縁膜との間に形成された第2のチャージトラップ層と、前記第2のホールの内面と前記第2のチャージトラップ層との間に形成された第2のブロック絶縁膜とを備えることを特徴とする半導体装置。第1のホールが複数配列され、前記第1のホールの配列方向に沿って幅が周期的に変化している第1の被加工パターンと、第2のホールが複数配列され、前記第2のホールの配列方向に沿って幅が周期的に変化している第2被加工パターンと、前記第1のホールの配列方向に沿って形成され、前記第1の被加工パターンと前記第2の被加工パターンとを分離するスリットとを備えることを特徴とする半導体装置。第1方向より第2方向の間隔が狭くなるように配列された複数の芯材パターンを被加工膜上に形成する工程と、前記第2方向に繋がるとともに、前記第1方向に分離された側壁パターンを前記芯材パターンの外周に沿って形成する工程と、前記側壁パターンの形成後に前記芯材パターンを除去する工程と、前記側壁パターンが転写されるように前記被加工膜を加工する工程とを備えることを特徴とする半導体装置の製造方法。前記芯材パターンを形成する前に、前記被加工膜上にストッパパターンを形成する工程をさらに備えることを特徴とする請求項3に記載の半導体装置の製造方法。不純物添加シリコン層と層間絶縁膜とが交互に積層された積層体を形成する工程とロウ方向よりカラム方向の間隔が狭くなるように配列された複数の芯材パターンを前記積層体上に形成する工程と、前記カラム方向に繋がるとともに、前記ロウ方向に分離された側壁パターンを前記芯材パターンの外周に沿って形成する工程と、前記側壁パターンの形成後に前記芯材パターンを除去する工程と、前記側壁パターンが転写されるように前記積層体を加工することにより、前記積層体を介して前記カラム方向に配列されたホールを前記積層体に形成するとともに、前記積層体をロウ方向に分離するスリットを形成する工程と、前記ホールの内面にブロック絶縁膜を形成する工程と、前記ホール内の前記ブロック絶縁膜の表面にチャージトラップ層を形成する工程と、前記ホール内の前記チャージトラップ層の表面にトンネル絶縁膜を形成する工程と、前記ホール内のトンネル絶縁膜の表面にチャネル層を形成する工程とを備えることを特徴とする半導体装置の製造方法。本発明の一つの実施形態の目的は、ホールの微細化を図りつつ、ホールとスリットとを一括形成することが可能な半導体装置および半導体装置の製造方法を提供することである。実施形態の半導体装置によれば、第1の被加工パターンと第2の被加工パターンとスリットとが設けられている。第1の被加工パターンは、第1のホールが複数配列され、前記第1のホールの配列方向に沿って幅が周期的に変化している。第2の被加工パターンは、第2のホールが複数配列され、前記第2のホールの配列方向に沿って幅が周期的に変化している。スリットは、前記ホールの配列方向に沿って形成され、前記第1の被加工パターンと前記第2の被加工パターンとを分離する。以下、実施形態に係る半導体装置および半導体装置の製造方法について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。第1実施形態図1a~図6aは、第1実施形態に係る半導体装置の製造方法を示す平面図、図1b~図6bは、図1a~図6aのA-A ́線でそれぞれ切断した断面図、図1c~図6cは、図1a~図6aのB-B ́線でそれぞれ切断した断面図である。図1a~図1cにおいて、下地層1上には被加工膜2が形成され、被加工膜2上にはマスク層3が形成されている。なお、下地層1は半導体基板であってもよいし、半導体基板上に形成された絶縁層などであってもよく、特に限定されない。また、被加工膜2の材料としては、例えば、ワード線などに用いられる多結晶シリコン膜を挙げることができる。あるいは、被加工膜2の材料は、AlまたはCuなどの金属であってもよい。あるいは、被加工膜2は、多結晶シリコン膜と絶縁体との積層体であってもよい。また、マスク層3は、レジスト膜などの有機膜であってもよいし、シリコン酸化膜などの無機膜であってもよい。そして、フォトリソグラフィ技術およびエッチング技術を用いることにより、マスク層3上に芯材パターン4を形成する。この時、芯材パターン4は、縦方向の間隔Pyが横方向の間隔Pxより狭くなるように配列することができる。なお、芯材パターン4の材料は、レジスト材を用いるようにしてもよいし、BSG膜やシリコン窒化膜などのハードマスク材を用いるようにしてもよい。また、芯材パターン4の形状は直径Wの円柱状であってもよし、角柱状であってもよい。また、等方性エッチングなどの方法により芯材パターン4をスリミングし、芯材パターン4の径を細くするようにしてもよい。次に、図2a~図2cに示すように、例えば、CVDなどの方法により、芯材パターン4の側壁を含むマスク層3上の全面に芯材パターン4に対する選択比が高い側壁材を堆積する。なお、芯材パターン4に対する選択比が高い側壁材としては、例えば、芯材パターン4がBSG膜からなる場合、シリコン窒化膜を用いることができる。そして、側壁材の異方性エッチングを行うことにより、側壁材を芯材パターン4の側壁に残したままマスク層3を露出させる。この時、芯材パターン4の外周に沿って側壁パターン5が形成される。この側壁パターン5は、縦方向に繋がるとともに横方向に分離されるようにすることができる。この時、側壁パターン5には、側壁パターン5を横方向に分離するスリットZ1が形成されるとともに、側壁パターン5を介して縦方向に配列されたホールH1が形成される。ただし、この段階では、ホールH1には芯材パターン4が埋め込まれている。次に、図3a~図3cに示すように、フォトリソグラフィ技術およびエッチング技術を用いることにより、側壁パターン5をマスク層3上に残したまま、芯材パターン4をマスク層3上から除去する。次に、図4a~図4cに示すように、側壁パターン5を介してマスク層3をエッチングすることにより、側壁パターン5が転写されたマスクパターン3aを下地層1上に形成する。ここで、マスクパターン3aは、縦方向に繋がるとともに横方向に分離されるようにすることができる。この時、マスクパターン3aには、マスクパターン3aを横方向に分離するスリットZ2が形成されるとともに、マスクパターン3aを介して縦方向に配列されたホールH2が形成される。次に、図5a~図5cに示すように、マスクパターン3aを介して被加工膜2をエッチングすることにより、マスクパターン3aが転写された被加工パターン2aを下地層1上に形成する。ここで、被加工パターン2aは、縦方向に繋がるとともに横方向に分離されるようにすることができる。この時、被加工パターン2aには、被加工パターン2aを横方向に分離するスリットZ3が形成されるとともに、被加工パターン2aを介して縦方向に配列されたホールH3が形成される。次に、図6a~図6cに示すように、スリットZ3内に埋込材料を埋め込むことにより、スリットZ3内にラインパターン7を形成する。また、ホールH3内に埋込材料を埋め込むことにより、ホールH3内にビアパターン6を形成する。なお、ビアパターン6およびラインパターン7の材料を互いに異なっていてもよいし、同一であってもよい。また、ビアパターン6およびラインパターン7の材料は、AlまたはCuなどの導体であってもよいし、SiまたはSiGeなどの半導体であってもよいし、シリコン酸化膜などの絶縁体であってもよい。ここで、スリットZ1およびホールH1が形成された側壁パターン5をエッチングマスクとして用いることにより、ホールH3の微細化を図りつつ、ホールH3とスリットZ3とを被加工膜2に一括形成することが可能となる。このため、ホールH3とスリットZ3とを別工程にて形成した場合に比べて位置合わせ精度を向上させることが可能となるとともに、工程数を減らすことができる。なお、上述した実施形態では、ホールH3とスリットZ3とを被加工膜2に一括形成するために、マスクパターン3aを介して被加工膜2をエッチングする方法について説明した。これに対して、ホールH3とスリットZ3とを被加工膜2に一括形成するために、被加工膜2上にマスク層3を形成することなく、側壁パターン5を介して被加工膜2をエッチングするようにしてもよい。第2実施形態図7a~図11aは、第2実施形態に係る半導体装置の製造方法を示す平面図、図7b~図11bは、図7a~図11aのA-A ́線でそれぞれ切断した断面図、図7c~図11cは、図7a~図11aのB-B ́線でそれぞれ切断した断面図である。図7a~図7cにおいて、下地層1上には被加工膜2が形成されている。そして、CVDなどの方法にてストッパ材を被加工膜2上に成膜する。そして、フォトリソグラフィ技術およびエッチング技術を用いてストッパ材をパターニングすることにより、ストッパパターン11を被加工膜2上に形成する。その後、CVDなどの方法にてマスク層3を被加工膜2上に形成する。なお、ストッパパターン11はマスク層3および被加工膜2に対する選択比が高い材料を用いることができる。例えば、マスク層3がシリコン酸化膜、被加工膜2が多結晶シリコン膜からなる場合、ストッパパターン11の材料はシリコン窒化膜を用いることができる。次に、図8a~図8cに示すように、フォトリソグラフィ技術およびエッチング技術を用いることにより、マスク層3上に芯材パターン4を形成する。次に、図2a~図2cの工程と同様に、芯材パターン4の側壁を含むマスク層3上の全面に芯材パターン4に対する選択比が高い側壁材を堆積する。次に、図3a~図3cの工程と同様に、フォトリソグラフィ技術およびエッチング技術を用いることにより、側壁パターン5をマスク層3上に残したまま、芯材パターン4をマスク層3上から除去する。次に、図9a~図9cに示すように、側壁パターン5を介してマスク層3をエッチングすることにより、側壁パターン5が転写されたマスクパターン3aを下地層1上に形成する。ここで、ストッパパターン11はマスク層3に対する選択比が高いので、マスク層3のエッチング時にストッパパターン11がエッチングされないようにすることができる。次に、図10a~図10cに示すように、マスクパターン3aおよびストッパパターン11を介して被加工膜2をエッチングすることにより、マスクパターン3aが転写された被加工パターン2aを下地層2上に形成するとともに、ストッパパターン11が転写されたベタパターン12を下地層2上に形成する。ここで、ストッパパターン11は被加工膜2に対する選択比が高いので、被加工膜2のエッチング時にストッパパターン11がエッチングされないようにすることができる。次に、図11a~図11cに示すように、スリットZ3内に埋込材料を埋め込むことにより、スリットZ3内にラインパターン7を形成する。また、ホールH3内に埋込材料を埋め込むことにより、ホールH3内にビアパターン6を形成する。ここで、被加工膜2上にストッパパターン11を設けることにより、ホールH3とスリットZ3とを被加工膜2に一括形成することを可能としつつ、被加工膜2の特定の領域にホールH3またはスリットZ3が形成されないようにすることができる。第3実施形態図12aおよび図13aは、第3実施形態に係る半導体装置の製造方法を示す平面図、図12bおよび図13bは、図12aおよび図13aのA-A ́線でそれぞれ切断した断面図、図12cおよび図13cは、図12aおよび図13aのB-B ́線でそれぞれ切断した断面図である。図12a~図12cにおいて、この第3実施形態では、図7a~図7cのストッパパターン11に加えストッパパターン13が被加工膜2上に形成される。次に、図13a~図13cに示すように、図8a~図8c、図9a~図9c、図10a~図10cおよび図11a~図11cと同様の工程を経ることにより、マスクパターン3aが転写された被加工パターン2aが下地層1上に形成されるとともに、ストッパパターン11、13がそれぞれ転写されたベタパターン12、14が下地層2上に形成される。第4実施形態図14a~図14cは、第4実施形態に係るホールとスリットとを一括形成するためのグリッドの配置方法を示す平面図である。図14a~図14cにおいて、芯材パターン4を配置する場合、グリッドG1~G3が設定される。なお、グリッドG1~G3のサイズは、被加工膜2に形成されるホールH3の最小サイズに対応させることができる。ここで、図14aに示すように、グリッドG1を格子状に設定するようにしてもよい。あるいは、図14bに示すように、格子が行ごとにハーフピッチ分だけずらされるようにグリッドG2を設定してもよい。あるいは、図14cに示すように、六角形のグリッドG3であってもよい。図15は、図14aのグリッドにおけるホールとスリットの配置例を示す平面図である。図15において、例えば、図14aのグリッドG1上でエリアE1にスリットZ3を配置し、エリアE2にホールH3を配置し、エリアE3にホールH3およびスリットZ3を配置しないものとする。この場合、エリアE2に芯材パターン4を配置し、エリアE3にストッパパターン11を配置すればよい。第5実施形態図16a~図16hは、第5実施形態に係るホールとスリットの配置例を示す平面図である。図16aにおいて、下地層21には被加工パターン22が形成されている。ここで、被加工パターン22には、スリットZ4が横方向に形成されるとともに、ホールH4が横方向に配列されている。この時、ホールH4の形状は円とすることができる。また、図16bに示すように、一部のホールH4はベタパターンB1であってもよい。図16cにおいて、下地層21には被加工パターン23が形成されている。ここで、被加工パターン23には、スリットZ5が縦方向に形成されるとともに、ホールH5が縦方向に配列されている。この時、ホールH5の形状は円とすることができる。また、図16dに示すように、一部のホールH5はベタパターンB2であってもよい。図16eにおいて、下地層21には被加工パターン24が形成されている。ここで、被加工パターン24には、スリットZ6が被加工パターン24内に形成されている。また、ホールH6がスリットZ6の周囲に配列されるとともに、スリットZ6を横切るように配列されている。この時、ホールH6の形状は円とすることができる。また、図16fに示すように、一部のスリットZ6はベタパターンB3であってもよいし、一部のホールH6はベタパターンB4であってもよい。図16gにおいて、下地層21には被加工パターン25が形成されている。ここで、被加工パターン25には、スリットZ7が横方向に形成されるとともに、ホールH7が横方向に配列されている。この時、ホールH7の形状は楕円とすることができる。また、被加工パターン25の幅は、図16aの被加工パターン22の幅よりも細くすることができる。図16hにおいて、下地層21には被加工パターン26が形成されている。ここで、被加工パターン26には、スリットZ8が横方向に形成されるとともに、ホールH8が横方向に配列されている。この時、ホールH8の形状は楕円とすることができる。また、被加工パターン26の幅は、図16gの被加工パターン25の幅よりも太くすることができる。第6実施形態図17aは、第6実施形態に係るホールとスリットの積層例を示す斜視図である。図17aにおいて、ラインパターン32a下にはビアパターン31aが配列され、ラインパターン32a上にはビアパターン33aが配列されている。また、ラインパターン31b上にはビアパターン32bが配列され、ビアパターン32b上にはラインパターン33bが配置されている。ここで、ラインパターン31b、32a、33bは互いに並列に配置されている。また、ビアパターン31aとラインパターン31bは互いに同一層に配置されている。ビアパターン32bとラインパターン32aは互いに同一層に配置されている。ビアパターン33aとラインパターン33bは互いに同一層に配置されている。第7実施形態図17bは、第7実施形態に係るホールとスリットの積層例を示す斜視図である。図17bにおいて、ラインパターン35a下にはビアパターン34aが配列されている。また、ラインパターン34b上にはビアパターン35bが配列されている。ここで、ラインパターン35a、34bは互いに直交するように配置されている。また、ビアパターン34aとラインパターン34bは互いに同一層に配置されている。ビアパターン35bとラインパターン35aは互いに同一層に配置されている。第8実施形態図18は、第8実施形態に係る不揮発性半導体記憶装置に適用されるメモリセルアレイの概略構成を示す回路図である。なお、この第8実施形態では、メモリセルがロウ方向、カラム方向および高さ方向に3次元的には配置された3次元的NANDメモリについて説明する。この3次元的NANDメモリの具体例として、BiCSBitCostScalableMemoryを例にとる。また、この第8実施形態では、ワード線WL1~WLhおよびセレクトゲート線SGD1~SGDqと、ワード線WLh1~WL2hおよびセレクトゲート線SGS1~SGSqとを互いに反対方向に引き出す方法を示した。図18において、メモリセルアレイには、qqは2以上の整数個のブロックB1~Bqがカラム方向に配置されている。そして、各ブロックB1~Bqには、NANDストリングNS1~NSqがロウ方向にmmは正の整数個づつ配置されている。ここで、各ブロックB1~Bqは、hhは正の整数層のセルレイヤML1~MLhが積層されている。各NANDストリングNS1~NSqには、セルトランジスタMT1~MT2hが設けられ、これらのセルトランジスタMT1~MT2hが順次直列に接続されている。なお、メモリセルアレイの1個のメモリセルは、1個のセルトランジスタにて構成することができる。また、各セルトランジスタMT1~MT2hには、電荷を蓄積する電荷蓄積領域を設けることができる。ここで、セルトランジスタMT1~MThはメモリセルアレイの高さ方向に上から下に向かって配置され、下端でU字状に折り返されるようにして、セルトランジスタMTh1~MT2hがメモリセルアレイの高さ方向に下から上に向かって配置されている。すなわち、セルトランジスタMTh、MTh1はセルレイヤML1に配置され、セルトランジスタMT2、MT2h-1はセルレイヤMLh-1に配置され、セルトランジスタMT1、MT2hはセルレイヤMLhに配置されている。また、メモリセルアレイには、q個のブロックB1~Bqにて共有されるようにしてm本のビット線BL1~BLmがカラムCL1~CLmごとに配置されている。そして、ビット線BL1~BLmの引き出し方向にはセンスアンプ53が配置されている。なお、ビット線BL1~BLmは、NANDストリングNS1~NSqをカラム方向に選択することができる。また、メモリセルアレイには、ワード線WL1~WL2hおよびセレクトゲート線SGS1~SGSq、SGD1~SGDqがロウRS1~RSq、RD1~RDqごとに配置されている。そして、ワード線WL1~WLhおよびセレクトゲート線SGD1~SGDqは、ワード線WLh1~WL2hおよびセレクトゲート線SGS1~SGSqと反対方向に引き出されている。そして、ワード線WL1~WLhおよびセレクトゲート線SGD1~SGDqの引き出し方向にはロウデコーダ51が配置されている。ワード線WLh1~WL2hおよびセレクトゲート線SGS1~SGSqの引き出し方向にはロウデコーダ52が配置されている。ここで、ワード線WL1~WL2hは、同一のビット線BL1~BLmを共有する互いに異なるロウのNANDストリングNS1~NSqにてセルレイヤML1~MLhごとに共有されている。具体的には、セルレイヤML1には、ワード線WLh、WLh1がロウ方向に設けられ、セルレイヤMLh-1には、ワード線WL2、WL2h-1がロウ方向に設けられ、セルレイヤMLhには、ワード線WL1、WL2hがロウ方向に設けられている。そして、各ワード線WL1~WLhは、各セルレイヤML1~MLhごとにq本のロウRD1~RDqにて共有されている。各ワード線WLh1~WL2hは、各セルレイヤML1~MLhごとにq本のロウRS1~RSqにて共有されている。すなわち、ワード線WL1は、NANDストリングNS1~NSqのq本のロウRD1~RDqのセルトランジスタMT1にて共有されている。ワード線WL2は、NANDストリングNS1~NSqのq本のロウRD1~RDqのセルトランジスタMT2にて共有されている。ワード線WLhは、NANDストリングNS1~NSqのq本のロウRD1~RDqのセルトランジスタMThにて共有されている。ワード線WLh1は、NANDストリングNS1~NSqのq本のロウRS1~RSqのセルトランジスタMTh1にて共有されている。ワード線WL2h-1は、NANDストリングNS1~NSqのq本のロウRS1~RSqのセルトランジスタMT2h-1にて共有されている。ワード線WL2hは、NANDストリングNS1~NSqのq本のロウRS1~RSqのセルトランジスタMT2hにて共有されている。また、各NANDストリングNS1~NSqには、NANDストリングをロウ方向に選択するセレクトトランジスタDT1~DTq、ST1~STqが設けられている。ここで、セレクトトランジスタDT1~DTqはロウRD1~RDqごとに設けられている。また、セレクトトランジスタST1~STqはロウRS1~RSqごとに設けられている。そして、各カラムCL1~CLmにおいて、各NANDストリングNS1~NSqのセルトランジスタMT1はセレクトトランジスタDT1~DTqをそれぞれ介してビット線BL1~BLmに接続されている。また、各カラムCL1~CLmにおいて、各NANDストリングNS1~NSqのセルトランジスタMT2hはセレクトトランジスタDT1~DTqをそれぞれ介してソース線SCEに接続されている。また、メモリセルアレイには、セレクトゲート線SGD1~SGDq、SGS1~SGSqがロウ方向に設けられている。ここで、セレクトゲート線SGD1~SGDq、SGS1~SGSqは、セレクトゲート線SGD1~SGDqとセレクトゲート線SGS1~SGSqとをそれぞれ1本ずつペアとしてブロックB1~Bqごとに配置されている。そして、セレクトゲート線SGD1~SGDqはセレクトトランジスタDT1~DTqのゲートにそれぞれ接続され、セレクトゲート線SGS1~SGSqはセレクトトランジスタST1~STqのゲートにそれぞれ接続されている。ここで、例えば、ビット線BL1に接続されたq個のNANDストリングNS1~NSqからNANDストリングNSs1≦s≦qを選択する場合、そのNANDストリングNSsのセレクトトランジスタDTs、STsをオンする。また、そのNANDストリングNSsのセルトランジスタMT1~MT2hからセルトランジスタMTr1≦r≦2hを選択する場合、そのセルトランジスタMTrのワード線WLrを活性化する。ここで、セレクトトランジスタDT1~DTq、ST1~STqをロウRD1~RDq、RS1~RSqごとに設けた上で、ワード線WL1~WLhをロウRD1~RDqにて共有するとともに、ワード線WLh1~WL2hをロウRS1~RSqにて共有することにより、NANDストリングNS1~NSqを個別に選択することを可能としつつ、ワード線WL1~WL2hをロウRD1~RDq、RS1~RSqごとにロウデコーダ51、52に引き出す必要をなくすことができ、ワード線WL1~WL2hからの引き出し線の本数を減らすことが可能となるとともに、ロウデコーダ51、52の大規模化を抑制することができる。図19は、図18の不揮発性半導体記憶装置のメモリセルアレイの概略構成例を示す斜視図である。なお、図19の例では、4層分だけ積層されたメモリセルMCを下端で折り返し、8個のメモリセルMCを直列接続することでNANDストリングNSを形成する方法を示した。すなわち、図19の例では、図18において、m=6、h=4、q=2の場合を例にとった。図19において、半導体基板SBには回路領域R1が設けられ、回路領域R1上にはメモリ領域R2が設けられている。なお、回路領域R1が設けられる基板と、メモリ領域R2が設けられる基板とを別個にしてもよい。そして、回路領域R1において、半導体基板SB上には回路層CUが形成されている。回路層CU上にはバックゲート層BGが形成され、バックゲート層BGには接続層CPが形成されている。接続層CP上には、柱状体MP1、MP2が隣接して配置され、柱状体MP1、MP2の下端は接続層CPを介して互いに接続されている。また、接続層CP上には、4層分のワード線WL4~WL1が順次積層されるとともに、ワード線WL4~WL1にそれぞれ隣接するように4層分のワード線WL5~WL8が順次積層されている。そして、ワード線WL5~WL8が柱状体MP1にて貫かれるとともに、ワード線WL1~WL4が柱状体MP2にて貫かれている。また、柱状体MP1、MP2上には柱状体SP1、SP2がそれぞれ形成されている。最上層のワード線WL8上には、柱状体SP1にて貫かれたセレクトゲート電極SGDが形成され、最上層のワード線WL1上には、柱状体SP2にて貫かれたセレクトゲート電極SGSが形成されている。また、セレクトゲート電極SGS上には、柱状体SP2に接続されたソース線SCEが設けられるとともに、ソース線SCEには、プラグPGを介して柱状体SP1に接続されたビット線BL1~BL6がカラムごとに形成されている。なお、柱状体MP1、MP2は、ビット線BL1~BL6とワード線WL1~WL8との交点に配置することができる。ここで、ワード線WL1~WL8およびセレクトゲート電極SGD、SGSはロウ方向に沿って幅が周期的に変化されている。ワード線WL1~WL8およびセレクトゲート電極SGD、SGSの幅が変化する時の周期は、柱状体SP1のロウ方向の間隔に対応させることができる。図20は、図19のE部分を拡大して示す断面図である。図20において、ワード線WL1~WL4とワード線WL5~WL8との間には絶縁体ILが埋め込まれている。ワード線WL1~WL4間およびワード線WL5~WL8間には層間絶縁膜45が形成されている。また、ワード線WL1~WL4および層間絶縁膜45には、それらを積層方向に貫通するホールKA2が形成され、ワード線WL5~WL8および層間絶縁膜45には、それらを積層方向に貫通するホールKA1が形成されている。ホールKA1内には柱状体MP1が形成されるとともに、ホールKA2内には柱状体MP2が形成されている。柱状体MP1、MP2の中心には柱状半導体41が形成されている。なお、柱状半導体41には、図18のセルトランジスタMT1~MT2hのチャネル領域およびソース/ドレイン層を形成することができる。ホールKA1、KA2の内面と柱状半導体41との間にはトンネル絶縁膜42が形成され、ホールKA1、KA2の内面とトンネル絶縁膜42との間にはチャージトラップ層43が形成され、ホールKA1、KA2の内面とチャージトラップ層43との間にはブロック絶縁膜44が形成されている。柱状半導体41は、例えば、Siなどの半導体を用いることができる。トンネル絶縁膜42およびブロック絶縁膜44は、例えば、シリコン酸化膜を用いることができる。チャージトラップ層43は、例えば、シリコン窒化膜またはONO膜シリコン酸化膜/シリコン窒化膜/シリコン酸化膜の3層構造を用いることができる。第9実施形態図21a~図21dは、第9実施形態に係る不揮発性半導体記憶装置に適用されるメモリセルアレイの製造方法を示す断面図である。なお、この第9実施形態では、図19のメモリセルMCが8層分だけ積層される場合を例にとった。図21aにおいて、下地層60には、接続部61が設けられている。そして、接続部61に犠牲膜を埋め込んだ後、下地層60上に層間絶縁膜62を形成する。なお、下地層60は、例えば、半導体基板を用いることができる。層間絶縁膜62の材料は、例えば、シリコン酸化膜を用いることができる。接続部61に埋め込まれた犠牲膜は、層間絶縁膜62よりも選択比の小さな材料を用いることができる。そして、CVDなどの方法にて、不純物添加シリコン層63と絶縁層64を交互に積層する。なお、絶縁層64は、例えば、BSG膜であってもよいし、シリコン酸化膜であってもよい。ただし、絶縁層64の材料は、不純物添加シリコン層63とエッチングレートができる限り等しくなるように選択することが好ましい。また、不純物添加シリコン層63の不純物は、B、PまたはAsなどを用いることができる。さらに、CVDなどの方法にて最上層の不純物添加シリコン層63上に層間絶縁膜65を形成する。なお、層間絶縁膜65の材料は、例えば、シリコン酸化膜を用いることができる。次に、図21bに示すように、CVDなどの方法にて層間絶縁膜65上に不純物添加シリコン層66を形成する。さらに、CVDなどの方法にて不純物添加シリコン層66上に層間絶縁膜67を形成する。そして、図1a~図1c、図2a~図2c、図3a~図3cおよび図4a~図4cの工程と同様にして、図4a~図4cのマスクパターン3aを層間絶縁膜67上に形成する。そして、マスクパターン3aを介して層間絶縁膜67、65、62、不純物添加シリコン層66、63、層間絶縁膜65および絶縁層64をエッチングすることにより、層間絶縁膜67、65、62、不純物添加シリコン層66、63、層間絶縁膜65および絶縁層64にスリットZ及びホールHを一括して形成する。この時、図1a~図1cの被加工膜2は、層間絶縁膜67、65、62、不純物添加シリコン層66、63、層間絶縁膜65および絶縁層64の積層構造に対応させることができる。次に、ホールHを介して接続部61の犠牲膜をエッチングすることにより、接続部61の犠牲膜を除去する。次に、図21cに示すように、CVDなどの方法にてスリットZに絶縁体68を埋め込む。なお、絶縁体68の材料は、例えば、シリコン酸化膜を用いることができる。次に、図21dに示すように、CVDなどの方法にてホールHおよび接続部61内に柱状体69を埋め込む。さらに、層間絶縁膜67に埋め込まれた柱状体69の一部を除去し、その除去された部分にプラグ70を埋め込む。なお、柱状体69としては、図21の柱状体MP2と同様の構成を用いることができる。柱状体MP2を形成する方法としては、CVDなどの方法にてホールHの内面にブロック絶縁膜44を形成する。次に、CVDなどの方法にてホールH内のブロック絶縁膜44の表面にチャージトラップ層43を形成する。次に、CVDなどの方法にてホールH内のチャージトラップ層43の表面にトンネル絶縁膜42を形成する。次に、CVDなどの方法にてトンネル絶縁膜42を介してホールH内に柱状半導体41を埋め込む。ここで、柱状半導体41にはチャネル層を形成することができる。なお、ホールH内に柱状半導体41を埋め込む代わりに、トンネル絶縁膜42の表面に半導体層を形成した後、ホールH内に柱状絶縁体を埋め込むようにしてもよい。これにより、ホールH、スリットZ、ブロック絶縁膜44、チャージトラップ層43、トンネル絶縁膜42およびチャネル層の形成を1層ごとに繰り返すことなく、メモリセルMCを積層化することができ、工程数の増大を抑制しつつ、NANDフラッシュメモリの高集積化を図ることができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。