不良なメモリセルのアドレスを記憶するためのヒューズ素子が配列されるヒューズ領域と、前記ヒューズ領域の周囲に形成されるリングであって、第1層に形成される第1リングと前記第1層よりも上の第2層に形成される第2リングを含むガードリングと、を備え、前記第2リングの下に前記第1リングの非形成領域が確保されるように、前記第1リングを前記第2リングの内側に配置したことを特徴とする半導体記憶装置。前記第1層および第2層を覆い、前記ヒューズ領域の直上に開口部が設けられた保護膜、を更に備え、前記ガードリングは、前記保護膜内における前記開口部の周縁に設けられることを特徴とする請求項1に記載の半導体記憶装置。前記開口部は、下層側の開口面積よりも上層側の開口面積が大きいことを特徴とする請求項2に記載の半導体記憶装置。前記ガードリングは、前記第2層よりも上の第3層に形成される第3リングを更に備えることを特徴とする請求項1に記載の半導体記憶装置。前記第2リングは、前記第3リングよりも内側にせり出すように形成されることを特徴とする請求項4に記載の半導体記憶装置。前記第3リングの下に前記第2リングの非形成領域を確保し、前記非形成領域に信号配線が形成されることを特徴とする請求項5に記載の半導体記憶装置。前記第1層の前記非形成領域には、信号配線が形成されることを特徴とする請求項1に記載の半導体記憶装置。前記信号配線は、前記ヒューズ素子の接続状態を示す信号を伝搬するための配線であることを特徴とする請求項7に記載の半導体記憶装置。量産初期のように不良セルが多く発生する場合、あらかじめヒューズ素子を多数用意しておく必要がある。ヒューズ素子の増加は、救済アドレス信号を伝搬するための信号線を増加複雑化させる。信号線の増加は、DRAMの回路規模を増加させる要因となりやすい。また、信号線の複雑化は、救済アドレス信号の伝搬時間を長くするため、アクセス速度を低下させる要因にもなりかねない。本発明にかかる半導体記憶装置は、不良なメモリセルのアドレスを記憶するためのヒューズ素子が配列されるヒューズ領域と、ヒューズ領域の周囲に形成されるリングであって、第1層に形成される第1リングと第1層よりも上の第2層に形成される第2リングを含むガードリングを備える。ここで、第2リングの下に第1リングの非形成領域が確保されるように、第1リングを第2リングの内側に配置する。本発明によれば、DRAMの回路規模や信号伝搬時間を抑制しやすくなる。以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。図1は、半導体記憶装置100の平面レイアウト図である。本実施形態における半導体記憶装置100はDDRDoubleDataRate型のSDRAMSynchronousDynamicRandomAccessMemoryである。紙面右方向にx軸、紙面上方向にy軸、紙面から手前に向かう方向にz軸を設定する。図1では、メモリバンク102a~102dの4つのメモリバンクを図示している。各メモリバンク102内においては、複数のワード線WLy方向と複数のビット線BLx方向が交差しており、その交点にはメモリセルMCが配置されている。メモリバンク102aのx辺側にはロウデコーダ104aが配置される。メモリバンク102b、102c、102dのx辺側にもそれぞれロウデコーダ104b、104c、104dが配置される。メモリバンク102のy辺側にはカラムデコーダ106aが配置される。メモリバンク102b、102c、102dのy辺側にもそれぞれカラムデコーダ106b、106c、106dが配置される。ロウデコーダ104a、104bの間には、x方向にカラム制御回路110aとロウ制御回路108aが並置される。カラム制御回路110aとロウ制御回路108aは、メモリバンク102a、102bの両方に対応する。同様に、ロウデコーダ104cとロウデコーダ104dの間には、x方向にカラム制御回路110bとロウ制御回路108bが並置される。カラム制御回路110bとロウ制御回路108bは、メモリバンク102c、102dの両方に対応する。メモリバンク102a、102bのy辺側には信号端子エリア112、メモリバンク102c、102dのy辺側にはデータ端子エリア113がそれぞれ配置される。信号端子エリア112には、アドレス端子やコマンド端子等が配置される。データ端子エリア113には、データ入出力端子等が配置される。更に、カラムデコーダ106a、106cの間にはリードライトバッファ114a、カラムデコーダ106b、106dの間にはリードライトバッファ114bが配置される。リードライトバッファ114aは、メモリバンク102a、102cに割り当てられる。リードライトバッファ114bは、メモリバンク102b、102dに割り当てられる。以下、メモリバンク102a、102bの制御を中心として説明するが、メモリバンク102c、102dの制御についても基本的に同様である。信号端子エリア112には、アドレスやコマンド等の各種信号が入力される。これらの信号は、信号端子エリア112の近傍に設けられたメインコントローラ図示せずで処理された後、ロウ制御回路108aやカラム制御回路110aに転送される。アドレス信号のうち、ロウアドレスはロウ制御回路108a、108bおよびロウデコーダ104a、~104dに供給され、カラムアドレスはカラム制御回路110a、110bおよびカラムデコーダ106a~106dに供給される。また、アドレス信号には、メモリバンク102a~102dのいずれをアクセス対象とするかを指定する情報も含まれる。ロウデコーダ104aは、ロウ制御回路108aにより制御され、メモリバンク102aに含まれるいずれかのワード線をロウアドレスにしたがって選択する。ロウデコーダ104bは、ロウ制御回路108aにより制御され、メモリバンク102bに含まれるいずれかのワード線をロウアドレスにしたがって選択する。カラムデコーダ106aは、カラム制御回路110aにより制御され、メモリバンク102aに含まれるいずれかのビット線BLをカラムアドレスにしたがって選択する。選択されたビット線BLはセンスアンプSAを介してリードライトバッファ114aと接続される。これにより、アクセス対象となるメモリセルMCのデータはデータ端子エリア113内のデータ入出力端子を介してアクセス可能となる。同様に、カラムデコーダ106bは、カラム制御回路110aにより制御され、メモリバンク102bに含まれるいずれかのビット線BLをカラムアドレスにしたがって選択する。選択されたビット線BLはセンスアンプSAを介してリードライトバッファ114bと接続される。リードライトバッファ114bにより増幅されたデータ信号は、データ端子エリア113からアクセス可能となる。ロウ制御回路108a、108b、カラム制御回路110a、110bには、救済アドレスを記録するためのヒューズ領域が確保されている。ロウ制御回路108aは、入力されたロウアドレスが救済アドレス不良セルのアドレスに一致するときには、救済アドレス信号をロウデコーダ104aやロウデコーダ104bに送信する。ロウデコーダ104a、104bは、救済アドレス信号を受信したときには、不良セルへのアクセスをあらかじめ定められた冗長セルへのアクセスに変更する。ロウ制御回路108b、カラム制御回路110a、110bについても同様である。以下においては、ロウ制御回路108等に含まれるヒューズ領域とその周縁の構成を中心として説明する。まず、一般的に考えられる構成を一般構成例1として説明し、そのあと、本発明を応用した構成を第1実施形態として説明する。[一般構成例1]図2は一般構成例1におけるヒューズ領域116とその周縁の平面レイアウト図であり、図3は一般構成例1におけるヒューズ領域116とその周縁の断面図である。図3は、図2のA-Aで示す線に沿った半導体記憶装置100の断面を示している。また、図4は、一般構成例1におけるヒューズ領域116とガードリング118の周辺拡大図である。図2、3、4を参照しつつ一般構成例1について説明する。ヒューズ領域116には、レーザービームの照射により切断可能な複数のヒューズ素子120がxy平面方向に配列される図2参照。ヒューズ素子120とヒューズ素子120の間隔は、レーザービームの精度に依存する。ヒューズ素子120の上部はシリコン酸化膜122で被膜され、更に、その上部はパッシベーション膜124保護膜で被膜される図3参照。パッシベーション膜124は、ヒューズ素子120の直上部が開口するように形成される。これは、レーザービームLBを照射するとき、レーザービームLBのエネルギーがパッシベーション膜124によって減衰されないようにするためである。パッシベーション膜124はシリコン酸化膜122への堆積により形成されるため、開口部126の側面はz軸方向に対して斜形となる図3参照。いいかえれば、下層側ヒューズ素子120側よりも上層側の方が開口が大きくなる。xy平面においては、開口部126は長方形となる図2参照。パッシベーション膜124はガードリング118を覆う図3参照。ガードリング118は、開口部126を包囲するように形成される図2、図3参照。図3に示すガードリング118は、第1層128、第2層130、第3層132という3つの層から成る。これらの層は、配線層であってもよい。第1層128、第2層130、第3層132には、それぞれ第1リング134、第2リング136、第3リング138が形成される。これらのリングは信号伝送のための配線である必要はない。第1リング134と第2リング136は第1接続リング142により接続され、第2リング136と第3リング138は第2接続リング144に接続される。すなわち、図3のガードリング118は、第1リング134、第2リング136、第3リング138とそれらを接続する第1接続リング142、第2接続リング144が一体化したリングである。このような3層構成のガードリング118がヒューズ領域116を包囲している。また、これら3層のリングはz軸方向に直列している図3参照。ヒューズ素子120は、第1リング134と同じ第1層128に形成される。ヒューズ素子120はVIA148を介してセル配線層150と接続され、セル配線層150はVIA152を介して更に下層の拡散層154に接続される。セル配線層150は、図示しない信号線を介して、ガードリング118よりも外側図3の場合、y軸正方向側に位置する救済回路図示せず等と接続される。開口部126からレーザービームLBをヒューズ素子120に照射すると、レーザービームLBはシリコン酸化膜122を貫通し、ヒューズ素子120を溶断する。開口部126を包囲するガードリング118により、ガードリング118よりも外側に位置する救済回路等の各種電子回路はこの破壊によるストレスから守られる。また、開口部126から水や埃などの異物が進入した場合にも、ガードリング118により外側の電子回路や配線は守られる。いわば、ガードリング118は、電子回路領域を守るための防護壁である。図2~図4に示す構成において、ガードリング118の底部、すなわち、第1リング134から、ヒューズ素子120までの距離をD1とする。第1層128においては、第1リング134の外側に各種配線第1配線156を配置するための第1配線領域158が確保される。ガードリング118よりも内側図3のy軸負方向側:開口部126側は、ガードリング118による防護ができないため、第1配線156を配置できない。このガードリング118よりも内側の領域を非配線領域160とよぶことにする。本発明者は、図2~図4に示す構成では、距離D1が大きいため、非配線領域160が大きくなり、結果として、回路スペースを有効利用できないと考えた。[第1実施形態]図5は第1実施形態におけるヒューズ領域116とその周縁の平面レイアウト図であり、図6は第1実施形態におけるヒューズ領域116とその周縁の断面図である。図6は、図5のA-Aで示す線に沿った半導体記憶装置100の断面を示している。また、図7は、第1実施形態におけるヒューズ領域116とガードリング118の周辺拡大図である。図5、6、7を参照しつつ第1実施形態について説明する。図6に示すように、第1実施形態においては第2リング136が内側y軸負方向側:開口部126側に延伸している。そして、第2リング136の内側において第1リング134が接続される。この結果、第1接続リング142と第2接続リング144は、z軸方向に直列していない。いいかえれば、第1リング134、第2リング136、第3リング138、第1接続リング142、第2接続リング144は、z軸方向に直列していない。第2リング136が内側にせり出す構造となっているため、第1リング134が開口部126に近づくことになり、距離D1が短縮されている。このように、第1リング134を第2リング136の内側に配置することにより非配線領域160が狭くなり、第1配線領域158を広く確保することができる。これは、第2リング136の下に第1リング134の非形成領域が確保されるため、ここに第1配線領域158を設けることができるためである。この広がった第1配線領域158を利用すれば、回路規模を拡大することなくより多くの配線が可能となる。また、第1配線領域158の拡大により、第1配線156をより太くできるので、配線抵抗を減らすこともできる。あるいは、電源幹線を新たに設けてもよい。このような対応策により、信号の伝搬速度を高速化しやすくなる。y軸方向だけでなく、x軸方向においても、第1実施形態における半導体記憶装置100は、一般構成例1よりも第1配線領域158を大きく確保しやすくなる。次に、ガードリング118を4層で構成するときに一般的に考えられる構成を一般構成例2として説明し、そのあと、本発明を4層のガードリング118に応用した構成を第2実施形態として説明する。[一般構成例2]図8は、一般構成例2におけるヒューズ領域116とその周縁の断面図である。図8に示すガードリング118は、第1層128、第2層130、第3層132および第4層133の4層から構成される。第1層128、第2層130、第3層132、第4層133には、それぞれ第1リング134、第2リング136、第3リング138、第4リング140が形成される。パッシベーション膜124に充分な厚みがあれば4層以上の構成も可能である。第1リング134と第2リング136は第1接続リング142により接続され、第2リング136と第3リング138は第2接続リング144に接続される。また、第3リング138と第4リング140は第3接続リング146により接続される。図8のガードリング118は、第1リング134、第2リング136、第3リング138、第4リング140とそれらを接続する第1接続リング142、第2接続リング144、第3接続リング146が一体化したものである。図8の場合、一般構成例1と同じくこれらのリングはz軸方向に直列している。図8の場合、第2層130に設けられる第2配線領域に第2配線162が設置されている。第2リング136から開口部126までの距離をD2とする。ガードリング118よりも内側図3のy軸負方向側は、ガードリング118による防護ができないため、第1配線156や第2配線162を配置できない。この結果、一般構成例1と同じく、第1層128や第2層130において非配線領域160が大きくなりやすい。[第2実施形態]図9は第2実施形態におけるヒューズ領域116とその周縁の断面図である。図9に示すように、第2実施形態においては第2リング136と第3リング138が開口部126側に延伸している。第2リング136の内側において第1リング134が接続され、第3リング138の内側において第2リング136が接続される。図9の場合、第1接続リング142と第2接続リング144、第3接続リング146は、z軸方向に直列していない。いいかえれば、第1リング134、第2リング136、第3リング138、第4リング140、第1接続リング142、第2接続リング144は、第3接続リング146z軸方向に直列していない。第3リング138と第2リング136が、内側にせり出す構造となっているため、距離D1、D2が短縮される。このように、第1リング134を第2リング136の内側に、第2リング136を第3リング138の内側に配置することにより非配線領域160が狭くなるため、第1配線領域158や第2配線領域164を広く確保することができる。第2リング136の下に第1配線領域158第1リング134の非形成領域が確保されるとともに、第3リング138の下にも第2配線領域164第2リング136の非形成領域が広く確保されるためである。この広がった第1配線領域158と第2配線領域164により、省スペースにてより多くの配線が可能となる。また、第1配線領域158や第2配線領域164の拡大により、第1配線156や第2配線162をより太くできるので、配線抵抗を減らすこともできる。あるいは、電源幹線を新たに設けてもよい。このような対応策により、信号の伝搬速度を高速化しやすくなる。y軸方向だけでなく、x軸方向においても、第2実施形態における半導体記憶装置100は、一般構成例2よりも第1配線領域158や第2配線領域164を大きく確保しやすくなる。最後に、ガードリング118を2層で構成するときに一般的に考えられる構成を一般構成例3として説明し、そのあと、本発明を2層のガードリング118に応用した構成を第3実施形態として説明する。[一般構成例3]図10は、一般構成例3におけるヒューズ領域116とその周縁の断面図である。図10に示すガードリング118は、第1層128および第2層130という2つの層を含む。第1層128と第2層130には、それぞれ第1リング134と第2リング136が形成される。第1リング134と第2リング136は第1接続リング142により接続される。図10のガードリング118は、第1リング134、第2リング136とそれらを接続する第1接続リング142が一体化したものである。図10の場合、一般構成例1、2と同じくこれらのリングはz軸方向に直列している。図10の場合においても、一般構成例1、2と同じく、第1層128において非配線領域160が大きくなりやすい。[第3実施形態]図11は第3実施形態におけるヒューズ領域116とその周縁の断面図である。図11に示すように、第3実施形態においては第2リング136が開口部126側に延伸している。第2リング136の内側において第1リング134が接続される。第2リング136が、一般構成例3と比べて内側にせり出す構造となっているため、距離D1が短縮される。第1リング134を第2リング136の内側に配置することにより非配線領域160が狭くなるため、第1配線領域158を広く確保することができる。この広がった第1配線領域158により、省スペースにてより多くの配線が可能となる。y軸方向だけでなく、x軸方向においても、第3実施形態における半導体記憶装置100は、一般構成例3よりも第1配線領域158を大きく確保しやすくなる。以上、実施形態に基づいて、半導体記憶装置100を説明した。パッシベーション膜124を、シリコン酸化膜122に堆積させるとき、開口部126の断面は図3等に示すように斜形になりやすい。このような構造に鑑みて、本実施形態に示したように第1リング134等を内側に寄せて配置すれば、第1配線領域158や第2配線領域164を開口部126のより近くまで確保できる。第1配線156や第2配線162等を省スペースにて多数配線しやすくなるため、ヒューズ素子120の実装密度を高めることができる。あるいは、第1配線156等の配線を太くしたり、電源幹線を増やすことにより、信号伝搬速度の低下を抑制することもできる。以上、本発明をいくつかの実施の形態をもとに説明した。これらの実施の形態は例示であり、いろいろな変形および変更が本発明の特許請求範囲内で可能なこと、またそうした変形例および変更も本発明の特許請求の範囲にあることは当業者に理解されるところである。従って、本明細書での記述および図面は限定的ではなく例証的に扱われるべきものである。