"クロック信号と複数のデータ信号とを重畳した信号を、正負二つの差動信号によって伝送する信号伝送方式であって、前記クロック信号は、伝送すべき前記複数のデータ信号各々の転送レートを規定する基準クロック信号であり、前記複数のデータを前記クロック信号の転送レートで送信することを特徴とする信号伝送方式。前記複数のデータ信号をパラレルシリアル変換して、変換後のシリアルデータを前記クロック信号の前記転送レートで送信することを特徴とする請求項1に記載の信号伝送方式。前記クロック信号と前記複数のデータ信号との排他的論理和の信号と、前記複数のデータ信号を、別の信号線ペアを用いてそれぞれ差動信号で伝送することを特徴とする請求項1または請求項2いずれか一項に記載の信号伝送方式。前記クロック信号と前記複数のデータ信号との排他的論理和の信号と、前記複数のデータ信号とを多重化し、多重化した信号を1対の信号線ペアを用いて、多値の振幅をもつ差動信号で伝送することを特徴とする請求項1または請求項2いずれか一項に記載の信号伝送方式。前記多値の振幅を、予め設定されたテーブルに基づいて設定することを特徴とする請求項4に記載の信号伝送方式。前記シリアルデータ毎に、0及び1の連続したデータを付加して伝送することを特徴とする請求項2から請求項5いずれか一項に記載の信号伝送方式。前記複数のデータ信号を複数のデータブロックに分割し、前記クロック信号と前記複数のデータブロックを転送する複数の送信データレーン毎に、前記クロック信号の位相を変えて前記データブロックを伝送することを特徴とする請求項1から請求項6いずれか一項に記載の信号伝送方式。受信側において、前記複数の送信データレーン毎に、送信側から送出される差動信号に基づいて前記クロック信号を再生し、前記複数の送信データレーン毎に再生されたクロック信号の論理の組合せに基づいてサンプリングクロックを生成し、生成したサンプリングクロックに基づいて、前記複数のデータ信号をサンプリングすることを特徴とする請求項7に記載の信号伝送方式。送信側において、前記クロック信号を第1のスキュー制御回路により遅延させ、当該遅延させたクロック信号に応じて前記排他的論理和の信号を送信することを特徴とする請求項1から請求項8いずれか一項に記載の信号伝送方式。受信側において、送信側から送出される差動信号に基づいて前記クロック信号を再生し、再生したクロック信号を第2のスキュー制御回路により遅延させ、当該遅延させたクロック信号に基づいて前記データ信号の論理の切り替わりの中央部において安定してサンプリングすることを特徴とする請求項1から請求項9いずれか一項に記載の信号伝送方式。前記複数の送信データレーン以外に設けられた送受信レーンを用いて、前記複数のデータ信号に関する情報を送受信することを特徴とする請求項10に記載の信号伝送方式。前記複数のデータ信号に関する情報は、前記複数のデータ信号を処理する際に用いる情報であることを特徴とする請求項11に記載の信号伝送方式。送信側が前記第1のスキュー調整回路の遅延時間を設定する、或いは受信側が前記第2のスキュー調整回路の遅延時間を設定することを特徴とする請求項11に記載の信号伝送方式。受信側に設けられた受信回路の判定しきい値を設定し、送信側に設けられた送信回路の前記差動信号の振幅を設定することを特徴とする請求項11に記載の信号伝送方式。前記差動信号を出力する送信回路は、差動信号を電流出力することを特徴とする請求項1から請求項14いずれか一項に記載の信号伝送方式。クロック信号と複数のデータ信号とを重畳した信号を、正負二つの差動信号によって伝送する信号伝送方式における送信装置であって、前記クロック信号は、伝送すべき前記複数のデータ信号各々の転送レートを規定する基準クロック信号であり、前記複数のデータを前記クロック信号の転送レートで送信する送信部を備えることを特徴とする送信装置。上述したように、図20に示すような従来の差動信号伝送方式においては、少なくともデータ信号Dataとクロック信号CKとを伝送する2対の信号線が必要であった。しかしながら、近年のシステムにおいてはより多量のデータを並列に伝送する必要があり、従来の差動信号伝送方式においては信号線の数が非常に多くなってしまうという問題があった。また、EMIの発生源としては伝送配線でのコネクタやケーブルからの放射が考えられるが、これらの基となるノイズは伝送する信号に依存する。特に、クロック信号は信号が0に対応する値と1に対応する値との間でスイッチングする回数も多く、クロック信号の周波数及び高調波に大きなスペクトル成分を持つことになる。このようなクロック信号が有するエネルギーが、コネクタ、ケーブル、基板等から放射されて、EMIの発生源として問題となる。しかし、特許文献1に示すような多重方式は、上述した通り、クロック信号の多重方式については記載されておらず、基本的にはクロック信号の伝送を必要とするシステムとなっている。さらに、AC結合接続をする場合、DCバランスを保つようなエンコード8B10B等が必要となり、回路構成が複雑化するという問題が生じてしまう。このような問題を解決するために、本願発明者は、特許文献2に示すように、より簡単な構成でクロックとデータの重畳、データ多重化を実現する方式を提案している。特許文献2において開示した方式は、上述した問題を解決するため、クロック信号とデータ信号を多重し、容易にクロック再生でき且つAC結合伝送においてもエンコードなしでDCバランスのよい信号伝送を実現し、特にノイズ源となりやすいクロック信号を容易にノイズピークの低い伝送信号として送信可能とする方式である。しかし、この方式を用いて多量のデータを並列に伝送する場合、クロック信号とデータ信号とを重畳した差動信号の配線数も増え、重畳されるクロック信号によるEMI増大を抑制することができなくなるという問題がある。本発明は、上記差動駆動方式の効果を維持しつつ、さらに、複数のデータ信号の転送レートを下げずに、データ信号に重畳するクロック信号の周波数を低減することを主要な課題とする。本発明の信号伝送方式は、上記課題を解決する第1の解決手段として、クロック信号と複数のデータ信号とを重畳した信号を、正負二つの差動信号によって伝送する信号伝送方式であって、前記クロック信号は、伝送すべき前記複数のデータ信号各々の転送レートを規定する基準クロック信号であり、前記複数のデータを前記クロック信号の転送レートで送信することを特徴とする。また、本発明の信号伝送方式は、上記課題を解決する第2の解決手段として、上記第1の解決手段において、前記複数のデータ信号をパラレルシリアル変換して、変換後のシリアルデータを前記クロック信号の前記転送レートで送信することを特徴とする。また、本発明の信号伝送方式は、上記課題を解決する第3の解決手段として、上記第1の解決手段または第2の解決手段において、前記クロック信号と前記複数のデータ信号との排他的論理和の信号と、前記複数のデータ信号を、別の信号線ペアを用いてそれぞれ差動信号で伝送することを特徴とする。また、本発明の信号伝送方式は、上記課題を解決する第4の解決手段として、上記第1の解決手段または第2の解決手段において、前記クロック信号と前記複数のデータ信号との排他的論理和の信号と、前記複数のデータ信号とを多重化し、多重化した信号を1対の信号線ペアを用いて、多値の振幅をもつ差動信号で伝送することを特徴とする。また、本発明の信号伝送方式は、上記課題を解決する第5の解決手段として、上記第4の解決手段において、前記多値の振幅を、予め設定されたテーブルに基づいて設定することを特徴とする。また、本発明の信号伝送方式は、上記課題を解決する第6の解決手段として、上記第2の解決手段から第5の解決手段において、前記シリアルデータ毎に、0及び1の連続したデータを付加して伝送することを特徴とする。また、本発明の信号伝送方式は、上記課題を解決する第7の解決手段として、上記第1の解決手段から第6の解決手段において、前記複数のデータ信号を複数のデータブロックに分割し、前記クロック信号と前記複数のデータブロックを転送する複数の送信データレーン毎に、前記クロック信号の位相を変えて前記データブロックを伝送することを特徴とする。また、本発明の信号伝送方式は、上記課題を解決する第8の解決手段として、上記第7の解決手段において、受信側において、前記複数の送信データレーン毎に、送信側から送出される差動信号に基づいて前記クロック信号を再生し、前記複数の送信データレーン毎に再生されたクロック信号の論理の組合せに基づいてサンプリングクロックを生成し、生成したサンプリングクロックに基づいて、前記複数のデータ信号をサンプリングすることを特徴とする。また、本発明の信号伝送方式は、上記課題を解決する第9の解決手段として、上記第1の解決手段から第8の解決手段において、送信側において、前記クロック信号を第1のスキュー制御回路により遅延させ、当該遅延させたクロック信号に応じて前記排他的論理和の信号を送信することを特徴とする。また、本発明の信号伝送方式は、上記課題を解決する第10の解決手段として、上記第1の解決手段から第9の解決手段において、受信側において、送信側から送出される差動信号に基づいて前記クロック信号を再生し、再生したクロック信号を第2のスキュー制御回路により遅延させ、当該遅延させたクロック信号に基づいて前記データ信号の論理の切り替わりの中央部において安定してサンプリングすることを特徴とする。また、本発明の信号伝送方式は、上記課題を解決する第11の解決手段として、上記第10の解決手段において、前記複数の送信データレーン以外に設けられた送受信レーンを用いて、前記複数のデータ信号に関する情報を送受信することを特徴とする。また、本発明の信号伝送方式は、上記課題を解決する第12の解決手段として、上記第11の解決手段において、前記複数のデータ信号に関する情報は、前記複数のデータ信号を処理する際に用いる情報であることを特徴とする。また、本発明の信号伝送方式は、上記課題を解決する第13の解決手段として、上記第11の解決手段において、送信側が前記第1のスキュー調整回路の遅延時間を設定する、或いは受信側が前記第2のスキュー調整回路の遅延時間を設定することを特徴とする。また、本発明の信号伝送方式は、上記課題を解決する第14の解決手段として、上記第11の解決手段において、受信側に設けられた受信回路の判定しきい値を設定し、送信側に設けられた送信回路の前記差動信号の振幅を設定することを特徴とする。また、本発明の信号伝送方式は、上記課題を解決する第15の解決手段として、上記第1から上記第14の解決手段において、前記差動信号を出力する送信回路は、差動信号を電流出力することを特徴とする。また、本発明の送信装置は、上記課題を解決する第1の解決手段として、クロック信号と複数のデータ信号とを重畳した信号を、正負二つの差動信号によって伝送する信号伝送方式における送信装置であって、前記クロック信号は、伝送すべき前記複数のデータ信号各々の転送レートを規定する基準クロック信号であり、前記複数のデータを前記クロック信号の転送レートで送信する送信部を備えることを特徴とする。本発明によれば、信号伝送方式において、複数のデータ信号の転送レートを下げずに、データ信号に重畳するクロック信号の周波数、エネルギーを低減することができ、差動駆動方式におけるEMI削減を図ることができる。以下、図面を参照しながら本発明の実施形態を詳細に説明する。[第1の実施形態]図1aにおいて、第1の実施形態の信号伝送方式は、送信側データ処理部1A、送信部1B、伝送部1C、受信部1D及び受信側データ処理部1Eを備える。さらに、送信側データ処理部1Aは、符号7で示すP/S変換部を備える。送信部1Bは、符号1で示す排他的論理和回路、符号2、3で示す差動信号出力回路を備える。伝送部1Cは、符号10,11で示す伝送路を備える。受信部1Dは、符号4,5で示す差動信号受信回路、符号6で示す排他的論理和回路を備える。また、受信側データ処理部1Eは、符号8で示す位相同期部PLL、符号9で示すS/P変換部を備える。また、図1aにおいて、CK及びCKOはクロック信号、D及びDOはデータ信号、CD及びCDOは内部信号、S0、S1は差動信号を示す。図1bは、図1aのP/S変換部パラレルシリアル変換ブロック7の詳細なブロック図である。また、図1cは、図1aのS/P変換部シリアルパラレル変換ブロック9の詳細なブロック図である。パラレルシリアル変換ブロック7は、データロード部7a、シフトレジスタ部7b、クロック信号CK生成部7cを備える。シリアルパラレル変換ブロック9は、シフトレジスタ部9a、データロード部9bを備える。送信側において、データ信号Dは、差動信号出力回路3により差動信号S1として伝送路C1へ出力される。また、クロック信号CKは、排他的論理和回路1によりデータ信号Dと排他的論理和演算され、この排他的演算結果信号は内部信号CDとなって、差動信号出力回路2により差動信号S0として伝送路C0へ出力される。一方、受信側において、伝送路C1を介して伝送された差動信号S1は、差動信号受信回路5によりシングルエンドの信号データ信号DOとして再生される。また、伝送路C0を介して伝送された差動信号S0は、差動信号受信回路4によりシングルエンド信号内部信号CDOに変換され、差動信号受信回路5によりシングルエンド変換された信号データ信号DOと共に排他的論理和回路6に入力され、その排他的論理和回路6の演算結果クロック信号CKOが出力される。ここで、差動信号出力回路2,3と差動信号受信回路4,5は、周知のものであるから、従来既知の回路を採用することができる。次に、図1aの送信側データ処理部1A及び送信部1B送信装置の動作を、図1bのパラレルシリアル変換ブロック7の詳細図を用いて詳細に説明する。図1bにおいて、P/S変換ブロックパラレルシリアル変換ブロック7は、送信側の信号処理部であり、データロード部7a、シフトレジスタ部7b、及びクロック信号CK生成部7cを含んで構成される。データロード部7aは、一例として6個のデータ信号D0~D5複数のデータ信号の各々に対応して設けられる各データロードデータのメモリから構成される。データロード各々は、入力されるデータ信号D0~D5各々をパラレルCKパラレルデータレートのクロックによりロードしメモリに格納し、ロードしたデータを、後段のシフトレジスタ部7bを構成する各ラッチ回路、例えば周知のD型フリップフロップに出力する。シフトレジスタ部7bは、データロードから並列に入力される複数のデータ信号D0~D5をシリアルCKシリアルクロックにより、データ信号D0~D5の順番にシリアルデータデータ信号Dとして出力する。ここで、パラレルデータレートのクロックは、複数のデータ信号D0~D5各々の転送レートを規定する基準クロック信号であり、送信側データ処理部1Aの外から各データ信号とともに入力される。また、シリアルクロックは、パラレルデータレートのクロックを逓倍した本実施形態においては6逓倍したクロック信号であり、本実施形態においては、6ビットのデータデータ信号D0~D5を、パラレルデータレートのクロックの1周期の間に含ませてシリアルデータとするため、シリアルクロックの周波数はパラレルデータレートのクロックの6倍の周波数となる。このシリアルクロックは、例えば、パラレルデータレートのクロックに同期してその逓倍にロックする周知のPLL回路などを用いて、送信側データ処理部1Aにおいて生成される。クロック信号CK生成部7cは、このシリアルクロックをシフトCKシフトクロックとして用い、パラレルデータレートのクロックをシフトクロックの1周期分シフトさせて、クロック信号CKを生成し、排他的論理和回路1に出力する。排他的論理和回路1は、上述の通り、シリアルデータデータ信号Dとクロック信号CKとを排他的論理和演算し、演算結果として内部信号CDを出力する。また、差動信号出力回路2は、内部信号CDから差動信号S0を生成し、生成した差動信号S0を、伝送路C0を介して受信側の受信部1Dに送信する。また、差動信号出力回路3は、データ信号Dから差動信号S1を生成し、生成した差動信号S1を、伝送路C1を介して受信側の受信部1Dに送信する。次に、図1aの受信側データ処理部1Eの動作を、図1cのシリアルパラレル変換ブロック9の詳細図を用いて詳細に説明する。図1cにおいて、S/P変換ブロックシリアルパラレル変換ブロック9は、シフトレジスタ部9a、及びデータロード部9bを含んで構成される。位相同期部PLL8は、排他的論理和回路6から入力されるクロック信号CKOに同期してその逓倍本実施形態においては6逓倍にロックするシリアルCKシリアルクロックを生成し、シフトレジスタ部9aに出力する。シフトレジスタ部9aは、このシリアルクロックをシフトCKシフトクロックとして用い、データ信号DOシリアルデータを内部で転送し、各ラッチ部から、対応するデータロード部9bにおけるデータロードデータのメモリへ出力する。データロード部9bは、排他的論理和回路6から入力されるクロック信号CKOにより、各データロードからデータ信号データ信号D0~D5を並列に、パラレルデータレートで信号処理部の外部へ、例えば受信側データ処理部1Eの次段に設けられた表示装置におけるデータドライバ不図示へ出力する。図2は、図1に示す信号伝送方式の信号タイミングと差動出力信号の波形とを示す図であり、データ信号Dを送出するときの各々の信号のタイミングチャートと差動出力信号の波形を示す。パラレルシリアル変換ブロック7は、パラレルCKパラレルデータレートのクロック、図2の送信側の1段目の波形参照を逓倍し、シリアルCKシリアルクロックを生成する図2の送信側の9段目の波形参照。また、パラレルシリアル変換ブロック7は、パラレルデータレートのクロックを、このシリアルクロックの立ち上がりでシフトさせ、クロック信号CKを生成し図2の送信側の2段目の波形参照、排他的論理和回路1に出力する。また、パラレルシリアル変換ブロック7は、生成したシリアルクロックの立ち上がりで、複数のデータ信号D0~D5図2の送信側の3段目から8段目に波形を示すを、シリアルデータ図2の送信側の10段目に波形を示すデータ信号Dに変換し、排他的論理和回路1及び差動信号出力回路3に出力する。排他的論理和回路1は、上述したようにデータ信号Dとクロック信号CKとの排他的論理和演算し、演算結果の内部信号CDを出力する。内部信号CDは、複数のデータ信号D0~D5で示すデータ系列を送信する場合には、図2の送信側の11段目においてCDで示す波形の信号となる。差動信号出力回路2は、内部信号CDから差動信号S0図2の送信側の13段目に波形を示すを生成し、生成した差動信号S0をパラレルデータレートで、伝送路C0を介して受信側の受信部1Dに送信する。また、差動信号出力回路3は、データ信号Dから差動信号S1図2の送信側の12段目に波形を示すを生成し、生成した差動信号S1を受信側に送信する。送信側の送信部1Bが送出する差動信号のうち、差動信号S1はデータ信号Dそのものの差動信号であり、受信部1Dの差動信号受信回路5によりシングルエンド信号に変換され、データ信号DOとして再生される図2の受信側の1段目の波形参照。また、差動信号S0は上述した内部信号CDの差動信号であり、差動信号受信回路4によりシングルエンド変換され、内部信号CDOとして再生される。この再生された内部信号CDOとデータ信号DOとを排他的論理和回路6により排他的論理和演算し、クロック信号CKO図2の受信側の2段目の波形参照が再生される。受信側のPLL8は、このクロック信号CKOを逓倍し、シリアルクロック図2の受信側の3段目の波形参照を生成する。シリアルパラレル変換ブロック9は、このシリアルクロックの立ち上がりで、データ信号DOをシフトする。また、シリアルパラレル変換ブロック9は、クロック信号CKOをデータロードCKデータロードクロックとして、シフトされたデータ信号DOシリアルデータを、複数のデータ信号D0~D5パラレルデータに変換し、送信側に入力されたときと同じ転送レート、つまりパラレルデータレートで出力する図2の受信側の4段目から9段目にD0~D5で波形を示す。このように、本実施形態の信号伝送方式は、送信側において、6ビットのデータ6個のデータ信号D0~D5をデータ信号Dシリアルデータに変換し、変換後のシリアルデータとクロック信号CKとを重畳し、その結果の差動信号S0を伝送路C0を介して受信側へ送信する。ここで、シリアルデータに重畳する送信クロックCKは、パラレルデータレートのクロック複数のデータ信号の転送レートを規定する基準クロック信号と同一周波数である。すなわち、本実施形態の信号伝送方式は、パラレルデータのクロックを送信するとともに、シリアルデータをパラレルデータレートで送信する。また、本実施形態の信号伝送方式は、受信側においてシリアルデータ受信後、シリアルデータをパラレルデータ複数のデータ信号D0~D5に変換し、このパラレルデータを送信側へ入力されたときと同じレート、すなわちパラレルデータレートで出力する。本実施形態の信号伝送方式によれば、複数のデータ信号D0~D5を重畳するクロックの周波数は、これら複数のデータ信号各々の転送レートを規定する基準クロックパラレルデータレートのクロックの周波数と同じとなり、複数のデータ信号の転送レートを下げずに、差動信号に重畳するクロックの周波数、エネルギーを低減することができる。つまり、本実施形態の信号伝送方式を採用することで、差動信号に重畳するクロック信号は、EMIノイズエネルギーが大きくなりやすいクロック信号例えば、上述のシリアルクロックではなく、複数のデータ信号各々の転送レートを規定する基準クロックそのものとすることができる。また、本実施形態の信号伝送方式を採用することで、差動信号に重畳されるクロック信号は、データ信号と共に一様でない信号として送出され、特定のスペクトラム成分が大きくなりEMI発生源となるような信号を抑える働きをする。また、上述の通り、本実施形態の信号伝送方式を採用することで、複数のデータ信号をシリアル転送することにより、信号線を低減することが可能となる。[第2の実施形態]図3は、本発明の実施形態に係る信号伝送方式の他の構成例を示す図である。図3に示す信号伝送方式は、送信側から受信側へ送信する差動信号を多値振幅差動信号に適用した信号伝送方式である。図3において、10,13は排他的論理和回路、11は2値振幅の絶対値差動信号出力回路、12は2値差動信号受信回路であり、14はパラレルシリアル変換ブロック、15はPLL回路、16はシリアルパラレル変換ブロックである。このうち、排他的論理和回路10は、図1における排他的論理和回路1、排他的論理和回路13は、図1における排他的論理和回路6に、それぞれ対応する。また、パラレルシリアル変換ブロック14は、図1におけるパラレルシリアル変換ブロック7、シリアルパラレル変換ブロック16は、図1におけるシリアルパラレル変換ブロック9に、それぞれ対応する。これらの図1に対応する各回路の構成は、上述した第1の実施形態と同様であり、その説明を省略し、2値差動信号出力回路11、及び2値差動信号受信回路12を中心に説明する。本構成例において、データ信号Dは2値差動信号出力回路11の一方に入力される。また、クロック信号CKパラレルデータレートは、排他的論理和回路10によりデータ信号Dと排他的論理和演算される。演算結果信号は内部信号CDとなる。内部信号CDは2値差動信号出力回路11の他方に入力される。2値差動信号出力回路11は入力されたデータ信号Dと内部信号CDの信号の組み合わせにより出力振幅を一意に決定し出力する。図4は、この出力振幅決定の際に用いるデータ信号Dと内部信号CDの組み合わせに対応する差動信号Sの振幅値を示すテーブルの例である。なお、出力振幅決定の際に用いるデータ信号Dと内部信号CDの組み合わせに対応する差動信号Sの振幅値割当ては、この図4に示すテーブルに限定されるものではない。上述のテーブルに基づいて決定されるデータ信号Dと内部信号CDとによる2値差動出力信号は差動信号Sとして2値差動信号出力回路11より出力される。図5は、図3に示す信号伝送方式の信号タイミングと2値差動出力信号の波形とを示す図である。図5に示す差動信号Sの波形から分かるように、差動信号Sが、クロック信号CKのような振幅が固定される固定パターンとは相違し、4値の振幅を持つ振幅の絶対値としては2値差動信号となり、この差動信号SがEMI発生源としては有利な信号となる。また、本実施形態における信号伝送方式は、図1に示す第1の実施形態における信号伝送方式の構成との対比において、信号本数は半分に削減され、省面積、省ピン数、さらにはトータルなEMIエネルギーの削減にとって非常に有益な信号伝送方式である。なお、本実施形態は、多値振幅変調の各々の振幅値について規定するものではない。本実施形態の特徴的部分は、上述したようなデータ信号Dシリアルデータ、及びクロック信号CKを多値化して伝送することであり、振幅値については、実現する伝送路、受信回路等の設計により適当な値を設定することが可能であり、本実施形態の実現に制約を加えるものではない。受信側について説明すると、送信された差動信号Sは2値差動信号受信回路12により、上記の図4のテーブルに従って、振幅値から内部信号CDとデータ信号Dとの信号が逆変換される。逆変換されたデータ信号DOは送信されたデータ信号Dそのものである。また、逆変換されたデータ信号DO及び内部信号CDOは排他的論理和回路13により演算され、その結果、送信クロック信号CKOが再生される。クロック信号CKOをPLL15により逓倍し、データ信号DOシリアルデータのサンプリングCKサンプリングクロックを生成する。このようにして、第2の実施形態における信号伝送方式によれば、データ信号Dとクロック信号CKとの二つの信号を一対の差動信号Sで伝送する。本実施形態の信号伝送方式によれば、差動信号Sを、クロック信号CKのような振幅が規則的な信号に比べて、信号のスペクトラムピークを低減した信号とすることができるため、第1の実施形態の効果を維持しつつ、差動信号SによるEMIをさらに抑制することができる。また、第2の実施形態の信号伝送方式によれば、差動増幅信号の信号本数の削減を実現することができる。[第3の実施形態]次に、本発明の第3の実施形態について、図6~図8を参照して説明する。図6は、本発明の実施形態における信号伝送方式の構成例を示す図である。また、図7は、図6に示す信号伝送方式の信号タイミングと2値差動出力信号の波形とを示す図である。また、図8は、受信側において再生したデータ信号DO0~DO2とクロック信号CKO0~CKO2の信号タイミング、及び受信側におけるデータ信号DO0~DO2シリアルデータから複数のデータパラレルーデータへの再生処理の信号タイミングを示す図である。図6aに示すように、本実施形態の信号伝送方式は、差動信号S0~S2各々に対応して設けられた3つの送信データレーンから構成される。なお、本実施形態においては、送信データレーンが3つの場合を示しているが、これは例示であって、送信データレーンの数に制限はない。また、送信データレーン各々においては、上述した第2の実施形態と同じく、6ビットのデータ信号をシリアルデータに変換し、変換したシリアルデータをクロック信号と重畳させ、重畳信号を多値化本構成例では4値の振幅を持つ振幅の絶対値としては2値して差動信号を伝送する構成である。また、本実施形態において、特徴的な部分は、受信側において、第1の実施形態図1参照及び第2の実施形態図3参照と相違し、PLL回路を必要としないことである。これについては、動作説明で詳述する。図6aにおいて、17,20,21,24,25及び28は排他的論理和回路、18,22及び26は2値振幅差動信号出力回路、19,23及び27は2値差動信号受信回路、S0、S1及びS2は差動信号をそれぞれ示している。また、51,53及び55はパラレルシリアル変換ブロック、52,54及び56はシリアルパラレル変換ブロックを示す。これらの回路のうち、排他的論理和回路、2値振幅差動信号出力回路、2値差動信号受信回路、及びパラレルシリアル変換ブロックは、第2の実施形態の対応する回路と同一の回路構成で実現できる。また、受信側の信号処理部におけるシリアルパラレル変換ブロック52,54及び56の回路構成を、図6cに示す。図6cは、シリアルパラレル変換ブロック52の回路構成を示しており、他のシリアルパラレル変換ブロック54及び56の回路構成は、シリアルパラレル変換ブロック52と同一の回路構成である。また、図6bは、受信側の信号処理部に共通に設けられる論理回路を示す。図6b及び図6cに示す回路の動作については、図6aに示す信号伝送方式の送信側の動作について説明した後、受信側の動作とともに詳述する。以下、差動信号S0を送信する送信データレーンを第1送信データレーン、差動信号S1を送信する送信データレーンを第2送信データレーン、差動信号S2を送信する送信データレーンを第3送信データレーンとして説明する。第1送信データレーンにおいて、パラレル/シリアル変換されたデータ信号D0は、2値差動信号出力回路18の一方に入力される。また、クロック信号CK0は、排他的論理和回路17によりデータ信号D0と排他的論理和演算される。演算結果信号は内部信号CD0となる。この内部信号CD0は2値差動信号出力回路18の他方に入力される。2値差動信号出力回路18は、入力されるデータ信号D0と内部信号CD0の信号の組み合わせにより出力振幅を一意に決定し、多値差動信号S0を出力する。また、第2送信データレーンにおいて、パラレル/シリアル変換されたデータ信号D1は、排他的論理和回路21によりクロック信号CK1と排他的論理和演算される。演算結果信号は内部信号CD1となる。この内部信号CD1は2値差動信号出力回路22の一方に入力される。2値差動信号出力回路22は、入力されるデータ信号D1と内部信号CD1の信号の組み合わせにより出力振幅を一意に決定し、多値差動信号S1を出力する。また、第3送信データレーンにおいて、パラレルシリアル変換されたデータ信号D2は、排他的論理和回路25によりクロック信号CK2と排他的論理和演算される。演算結果信号は内部信号CD2となる。この内部信号CD2は2値差動信号出力回路26の他方に入力される。2値差動信号出力回路26は、入力されるデータ信号D2と内部信号CD2の信号の組み合わせにより出力振幅を一意に決定し、多値差動信号S2を出力する。なお、各送信データレーンにおいて出力振幅を決定するテーブルは、第2の実施形態に用いた図4に例示したテーブルを用いることができる。もちろん、第2の実施形態における信号伝送方式と同様に、本実施形態における信号伝送方式においても、2値振幅変換の割当ては、図4に示すテーブルに限定されるものではない。このようにして決められた信号送出のタイムテーブルを図7に示す。図7は図6に示す信号伝送方式の信号タイミングと2値差動出力信号の波形とを示す図である。図7に示す差動信号S0~S2の波形からも分かるように、本実施形態における信号伝送方式によれば、送信する差動信号各々は、クロック信号CKのような固定パターンでない4値の振幅を持つ振幅の絶対値としては2値差動信号となり、この差動信号がEMI発生源としては有利な信号となっている。また、本実施形態における信号伝送方式によれば、3系統のシリアルデータとクロック信号を3つの差動信号多値差動信号S0~多値差動信号S2により伝送できる。送信された差動信号S0、S1、S2は、差動信号受信回路19,23、27により、上述した図4に示すテーブルに従って、振幅値より受信側の内部信号CD0,CD1,CD2とデータ信号D0,D1,D2が逆変換される。逆変換されたデータ信号DO0,DO1,DO2は送信されたデータ信号D0,D1,D2そのものである。また、データ信号DO0,DO1,DO2及び逆変換された内部信号CDO0,CDO1,CDO2は、それぞれ排他的論理和回路20,24,28により演算され、その結果、送信されたクロック信号CK0、CK1、CK2がクロック信号CKO0,CKO1,CKO2として再生される。図8に再生したデータ信号データ信号DO0,DO1,DO2とクロック信号CKクロック信号クロック信号CKO0,CKO1,CKO2のタイミング図を示す。送信するクロック信号CK0、CK1、CK2は、パラレルデータレートのクロックであり、それぞれ位相を1/660度ずつずらした信号になっている図8aにおける4段~6段目の波形参照。なお、位相のずらし方は、各送信データレーンの送信側信号処理部におけるクロック信号CK生成部7cにおいて、各送信データレーンの間で、シフトクロックの立ち上がりで1周期分相当ずらしてパラレルデータレートのクロックをシフトさせて発生することにより、可能である。受信側では、再生したクロック信号クロック信号CKO0,CKO1,CKO2の各エッジより、図8bの4段目に示すサンプリングクロックCKOを生成することが、以下に説明するように容易になり、第1の実施形態及び第2の実施形態において用いたPLL回路が不要となる。サンプリングクロックを生成するため、第1~第3送信データレーンは、図6bに示すロジック論理回路を共通に有している。図6bに示すように、このロジックは、排他的論理和回路61及び排他的論理和回路62を含んで構成される。排他的論理和回路61は、第1送信データレーンの排他的論理和回路20により再生されたクロック信号CKO0、及び第2送信データレーンの排他的論理和回路24により再生されたクロック信号CKO1が入力される。排他的論理和回路62は、排他的論理和回路61の出力、及び第3送信データレーンの排他的論理和回路28により再生されたクロック信号CKO2が入力され、サンプリングクロックCKOを出力する図8bの4段目のCKO波形参照。各送信データレーンにおけるシリアルパラレル変換ブロックは、このサンプリングクロックCKO及び各送信データレーンにおいて再生したクロック信号クロック信号CKO0,CKO1,CKO2により、データ信号DO0,DO1,DO2シリアルデータを、パラレルデータへ変換する。図6cは、第1の送信データレーンの受信側におけるシリアルパラレル変換ブロック52の回路構成図であり、シリアルパラレル変換ブロック52は、シフトレジスタ部63a、シフトレジスタ部63b、及びデータロード部63cを含んで構成される。なお、第2の送信データレーンの受信側におけるシリアルパラレル変換ブロック54及び第3の送信データレーンの受信側におけるシリアルパラレル変換ブロック56も、第1の送信データレーンの受信側におけるシリアルパラレル変換ブロック52と同一の回路構成であり、回路構成図による図示は省略する。シフトレジスタ部63aを構成する各ラッチ回路は、サンプリングクロックCKOの立下りで前段からのデータ信号DO0を取り込み、次の立ち上がりで次段のラッチ回路、及びデータロード部を構成する各データロードへデータ信号DO0を出力する。また、シフトレジスタ部63bを構成する各ラッチ回路は、サンプリングクロックCKOの立上がりで前段からのデータ信号DO0を取り込み、次の立ち下がりで次段のラッチ回路、及びデータロード部を構成する各データロードへデータ信号DO0を出力する。この構成により、シフトレジスタ部63aは、再生されたデータ信号DO0図8bの5段目に波形を示すの先頭のデータ信号DO0_0を、サンプリングクロックCKOの最初の立下りで取り込み、そこから3番目のサンプリングクロックCKOの立ち上がりで、3段目のラッチ回路からデータ信号DO0_0をデータロードへ出力する図8bの11段目にDO0_0で示す波形参照。同様に、シフトレジスタ部63bは、再生されたデータ信号DO0の2番目のデータ信号DO0_1を、サンプリングクロックCKOの2番目の立上がりで取り込み、そこから3番目のサンプリングクロックCKOの立ち下がりで、3段目のラッチ回路からデータ信号DO0_1をデータロードへ出力する図8bの10段目にDO0_1で示す波形参照。以下、同様に、シフトレジスタ部63aは、再生されたデータ信号DO0の3番目のデータ信号DO0_2を、先頭のデータ信号DO0_0を取り込んだ次のサンプリングクロックCKOの立下りで取り込み、そこから2番目のサンプリングクロックCKOの立ち上がりで、2段目のラッチ回路からデータ信号DO0_2をデータロードへ出力する図8bの9段目にDO0_2で示す波形参照。また、シフトレジスタ部63bは、再生されたデータ信号DO0の4番目のデータ信号DO0_3を、2番目のデータ信号DO0_1を取り込んだサンプリングクロックCKOの次の立上がりで取り込み、そこから2番目のサンプリングクロックCKOの立ち下がりで、2段目のラッチ回路からデータ信号DO0_3をデータロードへ出力する図8bの8段目にDO0_3で示す波形参照。また、シフトレジスタ部63aは、再生されたデータ信号DO0の5番目のデータ信号DO0_4を、3番目のデータ信号DO0_2を取り込んだ次のサンプリングクロックCKOの立下りで取り込み、次のサンプリングクロックCKOの立ち上がりで、1段目のラッチ回路からデータ信号DO0_4をデータロードへ出力する図8bの7段目にDO0_4で示す波形参照。また、シフトレジスタ部63bは、再生されたデータ信号DO0の6番目のデータ信号DO0_5を、4番目のデータ信号DO0_3を取り込んだサンプリングクロックCKOの次の立上がりで取り込み、次のサンプリングクロックCKOの立ち下がりで、1段目のラッチ回路からデータ信号DO0_5をデータロードへ出力する図8bの6段目にDO0_5で示す波形参照。第1の送信データレーンの受信側におけるデータロード部63cは、排他的論理和回路20から入力されるデータロードクロック再生したクロック信号CKO1の立ち上がりにより、各データロードからデータ信号データ信号D0_0~D0_5を、パラレルデータレートで信号処理部の外部へ出力する図8bの第12段~最終段に示す信号を参照。なお、第2の送信データレーン及び第3の送信データレーンの受信側におけるデータロード部も、それぞれ、送信側に入力される複数のデータ信号不図示を、パラレルデータレートで信号処理部の外部へ出力する。このようにして、第3の実施形態における信号伝送方式によれば、クロック信号CK0、CK1、CK2とデータ信号D0,D1,D2を3対の差動信号で伝送でき、クロック信号CKのような規則的な信号ではなく、スペクトラムピークを低減且つ信号本数の削減を実現することができる。また、第2の実施形態と同じく、信号本数は送信する総信号数シリアルデータ及び重畳するクロック信号の総数の半分の差動信号対にて実現できる。受信側において、シリアルデータデータ信号D0,D1,D2をサンプリングするために必要なサンプリングクロック信号のエッジが3本のクロック信号CKO0、CKO1、CKO2のいずれかに存在する。そのため、シリアルデータのサンプリングクロックは、上述した通り、簡単なロジック図6bに示す回路により容易に生成可能である。このようにして、第3の実施形態における信号伝送方式によれば、第1の実施形態及び第2の実施形態において必要であったサンプリングクロックをクロック信号により逓倍生成するPLL回路は不要となり、送信データレーンを構成する回路の回路規模の低減、及び送信データレーンが動作する際の低消費電力を実現することができる。[第4の実施形態]次に、本発明の第4の実施形態に係る信号伝送方式において、AC結合伝送に向けたDCバランス改善手法の例を示す。本実施形態においては、上述した第3の実施形態にDCバランス改善手法を適用した場合の例を、図9及び図10を参照して説明する。図9は、図6に示す信号伝送方式において、AC結合伝送に向けたDCバランス改善手法を適用した場合の信号タイミングと4値の振幅を持つ振幅の絶対値としては2値差動出力信号の波形とを示す図である。また、図10は、図9に示す信号伝送方式の再生したデータとCKのタイミングを示す図を示す。これまで説明してきたように、第1の実施形態~第3の実施形態によれば、クロック信号そのものがデータ信号と重畳され、クロック信号そのものの伝送はなくなるので、EMI削減の効果が期待できる。ここで、重畳されたデータ信号及びクロック信号は、基本的にランダムな信号である。しかしながら、第1の実施形態~第3の実施形態において、送信する信号として、クロック信号とデータ信号との排他的論理和演算により送信データを生成することを基本としている。そのため、クロック信号と同一の0または1のデータパターンが連続すると、その間送信信号はDC出力となる。送信と受信を直結している場合は問題ないが、AC結合へ適応する場合は問題となる。そこで、本実施形態においては、このような場合においてもAC結合が可能なような信号伝送方式についても示している。本実施形態は、説明のため、シリアルデータの6ビット毎に1、0、1からなる連続データを3ビット挿入している場合である。本実施形態においては、6ビット毎に3ビットの連続するデータ信号を送信するため、このデータ信号とパラレルデータのクロック信号との排他的論理和をとることにより、10の変化点が必ず生成される図9における差動信号S0~S2参照。従って、必ず6ビット毎にデータ反転が存在することになり、DCパターンの発生を6ビット以下に抑えることができ、AC結合伝送に向けたDCバランス改善を実現できる。なお、挿入データ1、0、1からなる送信データは、送信部における信号処理部が、データ信号のパラレルシリアル変換動作後、予め設定されたデータを各送信データレーンに設けられた送信側の排他的論理和回路図6に示す排他的論理和回路17、21、25に、パラレルシリアル変換ブロック51、53、55に代って送信する構成としてよい。また、受信側は、再生したクロック信号クロック信号CKO0,CKO1,CKO2により、例えば、上記第3の実施形態における手段図6b及びcに示す回路と同様に、サンプリングクロック図10にCKで示すを生成し、データ信号DO0,DO1,DO2シリアルデータを、パラレルデータへ変換すればよい。ここで、第5の実施形態の説明をする前に、差動信号の振幅を制御する信号伝送方式上述した第2の実施形態~第4の実施形態において、差動信号の振幅を制御する場合の回路構成例について、図11及び図12を参照して説明する。図11は、差動信号の振幅を制御する場合の2値差動信号出力回路の回路構成図であり、図12は、差動信号の振幅を制御する場合の差動信号受信回路の回路構成図である。図11において、QN1からQN8はMOSトランジスタ、RTは差動信号の終端抵抗を示す。図示する2値差動信号出力回路は、端子101と端子102から入力された信号によって、終端抵抗RTに流れる電流の方向を制御している。差動信号の振幅は、この終端抵抗RTの値とそこに流す電流値によって決まる。終端抵抗RTに流れる電流は、トランジスタQN7,QN8と端子104から入力されるBias電圧値によって決定される。また、差動信号の中心電圧コモン電圧は、QN5と端子105から入力されるBias電圧とによって決定される。通常、この電圧は差動出力電圧をモニタしてフィードバック制御することにより一定の決められたコモン電圧となるように制御されている。この制御については、本発明に係る特徴的な部分ではないので詳細な説明を省略する。図11に示す2値差動信号出力回路において、入力端子101にクロック信号CK、入力端子102に該クロックの反転信号CKBを入力する。クロック信号CKがHハイ、かつ、反転信号CKBがLロウのとき、QN1からQN4を含んで構成するトランジスタによるスイッチは、次のように動作する。すなわち、QN2及びQN3がONオンとなり、QN1とQN4がOFFオフとなる。このとき、終端抵抗RTに流れる電流は、端子106から端子107の方向へ流れる。また、逆に、クロック信号CKがL、かつ、反転信号CKBがHとなると、QN2,QN3がOFFとなり、QN1とQN4がONとなる。このとき、終端抵抗RTに流れる電流は、端子107から端子106の方向へ流れる。このようにして、クロック信号により差動信号の方向を制御している。差動信号の振幅に関しては、上述したようにQN7,QN8によって決定される。データ信号を、端子103からQN6のゲートに入力する。QN6は、スイッチとして動作し、終端抵抗RTに流れる電流値を制御している。基本的には、端子104から入力されるBias電圧とQN7から決まる電流値IDが、終端抵抗RTに流れる。データ信号が0のとき、QN6はOFFしており、終端抵抗RTに流れる電流は、上記の電流値IDとなる。一方、データ信号が1のときは、QN6がONとなり、終端抵抗RTに流れる電流は、上記電流値IDに加えて、端子104のBias電流とQN8から決まる電流値ID2とを加算した電流が流れる。終端抵抗RTの両端の電位差は、IDID2×RTとなるので、ID2の分だけ振幅が増えることになる。以上説明したような回路構成と原理によって、上述した第2の実施形態~第4の実施形態における、差動信号の振幅を制御する場合の2値差動信号出力回路を実現することができる。この2値差動信号出力回路は、端子104に入力されるBias電圧と、端子105に入力されるBais電圧とをBias電圧制御することにより、電流値ID、ID2を制御し、振幅を制御することが可能となる。差動信号受信回路は、図12に示すように、差動アンプ110、差動アンプ111、差動アンプ112、及びANDゲート133を含んで構成される。図17において、差動受信信号SO,SO-は差動アンプ111に入力される。差動アンプ111からの出力は、差動信号の振幅には関係なく、信号方向による極性反転の信号が出力される。すなわち、上述した図4に示すテーブルに従うデータ信号DOが出力される。また、差動受信信号SOの信号は、比較器110に入力され、比較器110の他方の入力は、大振幅の判定しきい値VrefUが入力される。比較器110は、2つの入力信号を比較し、差動受信信号SOが判定しきい値VrefUより大きい時、Hを出力する。他方、差動受信信号SO-は比較器112に入力され、比較器112の他方の入力は、大振幅の判定しきい値VrefDが入力される。比較器112は、2つの入力信号を比較し、差動受信信号SO-がVrefDより小さい時Hを出力する。比較器110と112の出力はANDゲート113に入力される。ANDゲート113は差動信号の入力振幅が大きいとき、すなわち差動受信信号SOが判定しきい値VrefUより大きく、かつ、差動受信信号SO-が判定しきい値VrefDより小さいとき、Hを出力する。また、ANDゲート113は差動信号の入力振幅が小さいとき、すなわち差動受信信号SOが判定しきい値VrefUより小さく、かつ、差動受信信号SO-が判定しきい値VrefDより大きいとき、Lを出力する。このようにして、差動信号受信回路から内部信号CDを再生した内部信号CDOが出力される。なお、差動信号の振幅に応じて、判定値VrefD,VrefUの電圧レベルを制御することにより、差動信号受信回路の判定レベルを変えることができることは言うまでもない。[第5の実施形態]続いて、本発明の第5の実施形態について、図13を参照して説明する。本実施形態に係る信号伝送方式においては、データ信号線の他に制御及び付加信号を送受信できるレーン送受信レーンを追加する。図13に示す信号伝送方式は、上述した第3の実施形態図6参照に、双方向にデータを送受できる2線の伝送路を追加した信号伝送方式である。図13において、31、34、35、38、39、42は排他的論理和回路、32、36、40は2値振幅差動信号送信回路、33、37、41は2値振幅差動信号受信回路、29,30は双方向の2線信号双方向制御線の送受信回路である。双方向制御線は例えばI2C信号に代表されるような制御方法で実現できる。どのような制御方法で双方向性制御線を実現するかは、本発明においては規定されるものではなく、双方向受信機能が実現できれば手段を問わない。上述してきた複数の送信データレーンにおけるデータ転送とは別に、双方向データ信号系統送受信レーンを追加することで、データ信号の他に付随する制御信号、データ信号等を送受信することが可能となる。送信する制御信号の例として、差動データ信号にて送信するデータ信号の情報を送信することにより、受信側での受信データの処理を容易にすることが可能となる。例えば、差動データで送信する信号が映像信号の場合、送信する映像信号フォーマットに関する情報画素数等を送信することで、受信側で適切に映像信号フォーマットに従った処理が可能となる。また、受信側での受信データの処理を容易にする例として、受信側でデータ信号をサンプリングするタイミングを調整するスキュー制御、あるいは、送信側でデータ信号に重畳されるクロック信号パラレルデータレートのクロックの出力タイミングを調整するスキュー制御がある。これらのスキュー制御を行うための受信側の回路構成を図14に、送信側の回路構成を図15に示す。図14は、本実施形態において、受信側でスキュー制御する場合の回路構成例を示す。図14において、43は差動信号受信回路、44は排他的論理和回路、45はスキュー制御回路、46は受信レジスタである。受信側において、再生されたクロック信号CKOを、スキュー制御回路45により遅延時間を制御することにより、クロック信号CKdとし、受信レジスタ46に入力する。これにより、データ信号DOのサンプリングタイミングを、最適なサンプリングタイミング例えばシリアルデータにおけるビットの切替りと切替りの間である各ビットの中央部に調整することができる。図15は、本実施形態において、送信側でスキュー制御する場合の回路構成例を示す。図において49は送信回路、48は排他的論理和回路、47はスキュー制御回路である。送信側において、CKパラレルデータレートのクロックを、スキュー制御回路47により遅延時間を制御することにより、クロック信号CKdとし、排他的論理和回路48に入力する。これにより、データ信号DOのサンプリングタイミングを、受信側で調整するのと同様に、最適なサンプリングタイミングに調整することができる。次に、図13に示す信号伝送方式において、受信側で受信側でのスキューを調整することができるようにした信号伝送方式、及びその動作テスト動作について、図16及び図17を参照して説明する。図16は、上記スキュー制御を説明するための信号伝送方式を示す図である。また、図17は、スキュー制御動作を説明するためのタイミングチャートである。図16に示す伝送信号方式は、図13に示す伝送信号方式に、スキュー制御回路71~76を設けた構成となっている。差動信号S0を送信する第1の送信データレーンにおいて、再生の後データ信号DO0をスキュー制御するためのスキュー制御回路71、及び再生後のクロック信号CKO0をスキュー制御するためのスキュー制御回路72が設けられる。また、差動信号S1を送信する第2の送信データレーンにおいて、再生の後データ信号DO1をスキュー制御するためのスキュー制御回路73、及び再生後のクロック信号CKO1をスキュー制御するためのスキュー制御回路74が設けられる。また、差動信号S2を送信する第3の送信データレーンにおいて、再生の後データ信号DO2をスキュー制御するためのスキュー制御回路75、及び再生後のクロック信号CKO2をスキュー制御するためのスキュー制御回路76が設けられる。なお、各スキュー制御回路の下に記載された値は、下記に説明するテスト動作により、各スキュー制御回路に設定される遅延値遅延時間である。図17aに示すように、クロック信号と対になって重畳されているデータ信号についてスキューはそろっている例えば1段目に示す再生後のシリアルデータは、2段目に示すパラレルレートのクロック信号の一周期に含まれる。しかしながら、送信側でクロック信号を送信データレーン毎に位相差をもたせて送信した場合、送信データレーン毎に再生後のクロック信号の配線は別である。そのため、再生後のクロック信号に異なる遅延差が生じ、再生後のクロック信号の間で、送信側のクロック信号の間に付与した位相差とは異なる位相差が生じる場合がある。これでは、第3の実施形態の様に、再生後のクロック信号の論理を取って、サンプリング信号を生成する場合に好ましくない。そのため、テスト動作において、各スキュー制御回路において遅延時間を設定し、再生後のクロック信号、及び再生後のデータ信号シリアルデータを、送信データレーン間で所定の送信側で付与した位相差に戻す制御を行う。図17aは、第2の送信データレーンにおける再生後のデータ信号DO1及び再生後のクロック信号CKO1が、第1の送信データレーンにおける再生後のデータ信号DO0及び再生後のクロック信号CKO0に対して時間t1だけ遅延差を生じた場合を示している。また、図17aは、第3の送信データレーンにおける再生後のデータ信号DO2及び再生後のクロック信号CKO2が、第1の送信データレーンにおける再生後のデータ信号DO0及び再生後のクロック信号CKO0に対して時間t2だけ遅延差を生じた場合を示している。本実施形態の信号伝送方式は、この遅延差をなくすため、テスト動作において、最適な遅延時間を決定する。具体的には、図17bに示すように、第1の送信データレーンにおける再生後のデータ信号DO0及び再生後のクロック信号CKO0を、スキュー制御回路71、72に遅延時間t1を設定することにより、時間t1だけ遅延させる。また、第3の送信データレーンにおける再生後のデータ信号DO2及び再生後のクロック信号CKO2を、スキュー制御回路75、76に遅延時間t1t2を設定することにより、時間t1t2だけ遅延させる。このようにして、サンプリングクロック、及びサンプリングデータとして用いる遅延後のクロック信号及び遅延後のデータ信号各スキュー制御回路の出力の各送信データレーン間での位相差は、送信側において設定した位相差となる。図16に戻って、送信側から双方向制御線S_CK,S_Dを用いて、TESTパターンを送信する情報複数のデータ信号を送信データレーンにより送信する旨の送信側から受信側へのテスト開始信号を受信側へ送信するステップ1。受信側ではその情報を受けて、テストパターンの受信準備を実施する。つまり、受信側は、各スキュー制御回路第2のスキュー調整回路の遅延時間を設定するステップ2。遅延時間設定後、受信側は、つまり、テストパターンの受信準備完了後、送受信レーンを用いて送信側へのテスト準備完了信号を送信するステップ3。送信側は、次に決められたTESTパターン複数のデータ信号を送信するステップ4。受信側は、受信パターンを予め設定されているTESTパターン照合するステップ5。このとき、受信側のスキュー制御、例えば図16に示す遅延値を変化させて、パターン照合して一致する値の最適値を求める。つまり、上記ステップ2からステップ5を受信したTESTパターンと予め設定されたTESTパターンが一致するまで実行する。受信側は、遅延時間の最適値が決まった場合、双方向制御線によりその情報を送信側に返すことによりシーケンスを終了するステップ6。次に、送信側でスキュー制御する場合の例を説明する。図18は、送信側でスキュー制御する場合の信号伝送方式を示す図である。図18において、送信側に設けられるスキュー制御回路は、省略して示しているが、スキュー制御回路として、例えば、図15に示す回路を用いることができる。本実施形態では、図16に示す信号伝送方式と同様にして、送信側の遅延図15のスキュー制御回路47の遅延量を制御する。つまり、まず、送信側は、送受信レーンを用いてテスト開始信号を送信するステップ1。引き続き、送信側が各送信データレーンにおけるスキュー制御回路47第1のスキュー調整回路の遅延時間を設定するステップ2。受信側が、送受信レーンを用いて送信側へのテスト準備完了信号を送信するステップ3。次に、送信側が、テスト準備完了を受けて、複数の送信データレーンに受信側が予め記憶するテストパターンを送信するステップ4。次に、受信側が、複数の送信データレーンを介して受信したTESTパターンと、予め記憶するTESTパターンとを比較するステップ5。送信側は、上記ステップ2においてスキュー制御回路の遅延時間を変化させ、送信側または受信側は上記ステップ2からステップ5を順次実行し、ステップ5において、比較結果が一致した場合、受信側が、送受信レーンを用いてテスト終了信号を送信するステップ6。これにより、スキュー制御回路の最適な遅延を設定することで、受信側におけるデータ信号のサンプリングが、シリアルデータの安定したポイントで行うことになる。そのため、送信するデータ信号の品質をあげることができる。次に、図11に示す2値差動信号出力回路における振幅の制御、図12に示す差動信号受信回路におけるしきい値制御の例を示す。上述した場合と同様にして、基本の送信振幅においてテストパターン送信し、差動信号受信回路のしきい値を制御してパターンが一致する値を制御する。次に送信振幅を変えて、同様にテストし、差動信号受信回路のしきい値を決定する。これらの制御を繰り返し、最も振幅が小さく確実に受信できる振幅、しきい値を決定する。すなわち、まず送信側が、送受信レーンを用いてテスト開始信号を送信するステップ1。受信側は、受信側に設けられた差動信号受信回路の判定しきい値を設定するステップ2。次に、送信側は、送信側に設けられた送信回路の差動信号の振幅を設定するステップ3。次に、受信側は、送受信レーンを用いて送信側へのテスト準備完了信号を送信するステップ4。送信側は、テスト準備完了を受けて、複数の送信データレーンに受信側が予め記憶するテストパターンを送信するステップ5。受信側は、複数の送信データレーンを介して受信したTESTパターンと、予め記憶するTESTパターンとを比較するステップ6。次に、受信側は、上記ステップ2において判定しきい値を変化させる。以降、受信側または送信側は、上記ステップ2、及びステップ4~ステップ6を順次実行する。そして、上記ステップ6において、比較結果が一致した場合、送信側は、上記ステップ3において振幅を変化させる。以降、受信側または送信側は、上記ステップ3~ステップ6を順次実行する。そして、上記ステップ6の過程において、比較結果が一致した場合、受信側は、送受信レーンを用いてテスト終了信号を送信するステップ7。これにより、必要最小限の振幅でデータ送信が実現でき、EMI抑制、消費電力削減を実現することができる。第5の実施形態の信号伝送方式によれば、上述したとおり制御線送受信レーンを追加することにより、第3の実施形態の信号伝送方式、第4の実施形態の信号伝送をより有効に実現することが可能となる。以上説明したように、本発明の実施形態の要点は、次のような課題解決を意図し、そのための課題解決手段を提示し、作用効果を奏させることが特徴である。すなわち、デジタルTVの高画質化に伴い伝送する信号のバンド幅が増大していく傾向があり、現状の方式では信号本数、クロックスキュー等の限界が迫っており、LSIの消費電力、チップ面性が共に増加し、EMI等のノイズ発生要因となっている。そこで、本実施形態では、増大するデジタル映像信号の伝送をより少ない信号線数で、且つスキューマージンを確保しつつ、EMIノイズ発生の少ない差動信号の信号伝送方式を実現しようとするものである。まず、上述した各実施形態に共通して、クロック信号と伝送するデータ信号とのEXORをとることでクロック信号をランダム化し、受信側においてEXORで逆変換することで容易にクロック信号を再生できる変換データの伝送によりEMIを低減する。特に、データ信号とクロック信号とを同じ伝送路で送信することにより、データ信号とクロック信号の遅延差を少なくすることが可能となる。更に、データ信号に重畳させるクロック信号として、パラレルデータレートのクロックを使用することで、複数のデータ信号の転送レートを下げずに、データ信号に重畳するクロックの周波数、エネルギーを低減することができ、差動駆動方式におけるEMI削減を図ることができる。さらには、データ信号を、例えばパラレル/シリアル変換し、送信することで、信号本数を削減することができる。第2の実施形態では、データ信号とクロック信号との二つの信号を一対の差動信号Sで伝送する。差動信号Sをクロック信号CKのような振幅が規則的な信号ではなく、信号のスペクトラムピークを低減することができるため、差動信号SによるEMIをさらに抑制することができる。また、第2の実施形態の信号伝送方式によれば、差動増幅信号の信号本数の削減を実現することができる。また、第3の実施形態では、複数の送信データレーンにおいて、データ信号に送信レーン毎に位相をずらしたクロック信号を重畳させ、受信側で簡単なロジックにより容易にシリアルデータをサンプリングするサンプリングクロックを生成する。これにより、PLLなしにシリアルデータのサンプリングを実現することが可能となり、送信データレーンを構成する回路の回路規模の低減、及び送信データレーンが動作する際の低消費電力を実現することができる。また、第4の実施形態では、シリアルデータ毎に1及び0の連続するデータ信号を送信するため、このデータ信号とパラレルデータのクロック信号との排他的論理和をとることにより、10の変化点が必ず生成される。これにより、必ずシリアルデータ毎にデータ反転が存在することになり、DCパターンの発生をシリアルデータのビット数以下に抑えることができ、AC結合伝送に向けたDCバランス改善を実現できる。また、第5の実施形態では、複数の送信データレーンとは別に双方向の送受信レーンを設け、データ信号に関する情報を送受信レーンにて送信側と受信側とで制御信号を送受信する構成とした。これにより、例えば、送信側または受信側に設けたスキュー制御回路の最適な遅延を設定することで、受信側におけるデータ信号のサンプリングが、シリアルデータの安定したポイントで行うことになる。そのため、送信するデータ信号の品質をあげることができる。また、送信側の出力回路の振幅、受信側の差動信号受信回路の判定しきい値電圧を設定することで、差動信号の振幅を最小限に低い値とできる。これにより、信号伝送方式において、必要最小限の振幅でデータ送信が実現できることとなり、さらにEMI抑制、消費電力削減を実現することができる。以上、この発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の変更等も含まれる。"