"導電性材料を用いた第1の電極と、前記第1の電極に接続され、マグネシウムMg、カルシウムCa、ストロンチウムSr、及びバリウムBaのうちの少なくとも1種類の元素が前記電極との界面部に面密度がピークになるように含有された、導電型がp型の第1の炭化珪素SiC半導体部と、を備えたことを特徴とする半導体装置。前記第1の電極に接続され、硫黄S、セレンSe、及びテルルTeのうちの少なくとも1種類の元素が前記電極との界面部に面密度がピークになるように含有された、導電型がn型の第2のSiC半導体部、をさらに備えたことを特徴とする請求項1記載の半導体装置。SiC半導体基板と、前記SiC半導体基板上に形成されたn型のSiC半導体層と、前記n型のSiC半導体層上の少なくとも一部に選択的に形成され、前記第1と第2のSiC半導体部と接続して配置された、複数のp型の第3のSiC半導体部と、前記第2~第3のSiC半導体部上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された第2の電極と、前記SiC半導体基板の裏面に形成された第3の電極と、をさらに備えたことを特徴とする請求項2記載の半導体装置。前記第1の電極に接続された、導電型がn型の第2のSiC半導体部と、SiC半導体基板と、前記SiC半導体基板上に形成されたn型のSiC半導体層と、前記n型のSiC半導体層上の少なくとも一部に選択的に形成され、前記第1と第2のSiC半導体部と接続して配置された、複数のp型の第3のSiC半導体部と、前記第2~第3のSiC半導体部上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された第2の電極と、前記SiC半導体基板の裏面に形成された第3の電極と、をさらに備えたことを特徴とする請求項1記載の半導体装置。前記SiC半導体基板は、導電型がn型であることを特徴とする請求項3又は4記載の半導体装置。前記SiC半導体基板は、導電型がp型であることを特徴とする請求項3又は4記載の半導体装置。前記第1のSiC半導体部は、導電型がp型のSiC半導体基板であることを特徴とする請求項1記載の半導体装置。導電性材料を用いた電極と、前記電極に接続され、硫黄S、セレンSe、及びテルルTeのうちの少なくとも1種類の元素が前記電極との界面部に面密度がピークになるように含有された、導電型がn型の炭化珪素SiC半導体部と、を備えたことを特徴とする半導体装置。前記SiC半導体部は、導電型がn型のSiC半導体基板であることを特徴とする請求項8記載の半導体装置。本発明の実施形態は、上述した問題点を克服し、p型SiC領域と金属との低抵抗コンタクトの実現を可能とする半導体装置を提供することを1つの目的とする。また、n型SiC領域と金属との低抵抗コンタクトの実現を可能とする半導体装置を提供することを他の1つの目的とする。更に、n型SiC領域とp型SiC領域の両方に同じ金属で低抵抗コンタクトの実現を可能とする半導体装置を提供することを他の1つの目的とする。実施形態の半導体装置は、導電性材料を用いた電極と、導電型がp型の炭化珪素SiC半導体部と、を備えており、かかるp型のSiC半導体部は、前記電極に接続され、マグネシウムMg、カルシウムCa、ストロンチウムSr、及びバリウムBaのうちの少なくとも1種類の元素が前記電極との界面部に面密度がピークになるように含有されたことを特徴とする。また、他の実施形態の半導体装置は、導電性材料を用いた電極と、導電型がn型の炭化珪素SiC半導体部と、を備えており、かかるn型のSiC半導体部は、前記電極に接続され、硫黄S、セレンSe、及びテルルTeのうちの少なくとも1種類の元素が前記電極との界面部に面密度がピークになるように含有されたことを特徴とする。また、他の実施形態の半導体装置は、導電性材料を用いた電極と、導電型がp型の炭化珪素SiC半導体部と、を備えており、かかるp型のSiC半導体部は、前記電極に接続され、マグネシウムMg、カルシウムCa、ストロンチウムSr、及びバリウムBaのうちの少なくとも1種類の元素が前記電極との界面部に面密度がピークになるように含有されたことを特徴とし、かつ、導電型がn型の炭化珪素SiC半導体部を備えており、かかるn型のSiC半導体部は、前記電極に接続され、硫黄S、セレンSe、及びテルルTeのうちの少なくとも1種類の元素が前記電極との界面部に面密度がピークになるように含有されたことを特徴とする。第1の実施形態第1の実施形態について、以下、図面を用いて説明する。図1では、一例として、DiMOSFETDoubleImplantedMetalOxideSemiconductorFieldEffectTransistorの構造断面を示している。図1において、高濃度n型n炭化珪素SiC:シリコンカーバイド半導体基板200の表面上に、低濃度n型n-SiC半導体層202が形成され、配置される。n-SiC半導体層202は、nSiC半導体基板200よりも不純物濃度が低濃度に形成されている。n-SiC半導体層202は、耐圧保持層となる。nSiC半導体基板200は、n型の炭化珪素SiC半導体部の一例である。そして、nSiC半導体基板200の裏面には、導電性材料の電極262が接続され、配置される。電極262はドレイン電極となる。電極262は第3の電極の一例となる。その際、nSiC半導体基板200は、硫黄S、セレンSe、及びテルルTeのうちの少なくとも1種類の元素が電極262との界面部に面密度がピークになるように含有されている。電極262は、nSiC半導体基板200の裏面にオーミック接続される。そして、n-SiC半導体層202の表面上の一部に、互いに間隔を隔て所定の膜厚の複数の低濃度p型p-SiC半導体領域210がn-SiC半導体層202の表面から内部途中の深さまで選択的に形成され、配置される。p-SiC半導体領域210は第3の半導体部の一例となる。1つの半導体素子には、2つのp型p-SiC半導体領域210がn-SiC半導体層202の領域を挟むように配置される。各p-SiC半導体領域210の表面上の一部に、それぞれp-SiC半導体領域210の表面から内部途中の深さまで所定の膜厚の高濃度n型nSiC半導体領域230が選択的に形成され、配置される。そして、各p-SiC半導体領域210の表面上の一部に、n型nSiC半導体領域230に隣接してp型pSiC半導体領域220が配置される。このように、複数のp型p-SiC半導体領域210は、n-SiC半導体層202上の少なくとも一部に選択的に形成され、n型nSiC半導体領域230とp型pSiC半導体領域220とに接続して配置される。図1の例では、各p-SiC半導体領域210の表面上の一部に、隣接したn型nSiC半導体領域230とp型pSiC半導体領域220とがそれぞれ1つずつ配置される例を示している。そして、1つの半導体素子を形成する際に、2つのp型pSiC半導体領域220が、2つのn型nSiC半導体領域230を挟むように配置される。言い換えれば、1つの半導体素子では、p型pSiC半導体領域220が、n型nSiC半導体領域230の外側に配置される。また、各p-SiC半導体領域210には、それぞれn型nSiC半導体領域230よりも内側にn-SiC半導体層202と電気的に導通するチャネル領域が形成される。2つのn型nSiC半導体領域230表面の一部に跨るように、絶縁膜250が形成される。絶縁膜250は、例えばSiO2酸化膜が用いられる。絶縁膜250は、両側のn型nSiC半導体領域230の表面と、n型nSiC半導体領域230及びp型pSiC半導体領域220が形成されていない各p-SiC半導体領域210の表面と、2つのp-SiC半導体領域210間のチャネル間領域となるn-SiC半導体層202の表面とに接して形成される。絶縁膜250上には、電極260が形成される。絶縁膜250は、ゲート絶縁膜の一例である。よって、電極260は、両側のn型nSiC半導体領域230と、n型nSiC半導体領域230及びp型pSiC半導体領域220が形成されていない各p-SiC半導体領域210の部分領域と、2つのp-SiC半導体領域210間のチャネル間領域となるn-SiC半導体層202とに跨るように絶縁膜250を介して形成される。電極260はゲート電極となる。電極260は、第2の電極の一例となる。また、n型nSiC半導体領域230表面の他の一部とp型pSiC半導体領域220表面上には、電極240が形成される。電極240はソース電極となる。電極240は第1の電極の他の一例となる。ここで、p型pSiC半導体領域220は、マグネシウムMg、カルシウムCa、ストロンチウムSr、及びバリウムBaのうちの少なくとも1種類の元素が電極240との界面部に面密度がピークになるように含有されている。電極240は、p型pSiC半導体領域220にオーミック接続される。かかるp型pSiC半導体領域220は、MOSでは基板コンタクト領域となる。p型pSiC半導体領域220は、第1のSiC半導体部の一例となる。一方、n型nSiC半導体領域230は、硫黄S、セレンSe、及びテルルTeのうちの少なくとも1種類の元素が電極240との界面部に面密度がピークになるように含有されている。電極240は、n型nSiC半導体領域230にオーミック接続される。かかるn型nSiC半導体領域230は、MOSではソース領域となる。n型nSiC半導体領域230は、SiC半導体部或いは第2のSiC半導体部の一例となる。ここで、第1の実施形態では、イオン半径の小さなドーパントn型では窒素N或いはリンPを、p型ではホウ素B或いはアルミニウムAlを導入するとイオン半径の大きなピン止め材Pinning材をSiC中に共ドープする。n型界面ではS、Se、或いはTeを、p型界面では、Mg、Ca、Sr或いはBaを導入する。SiCを用いる場合、使用するドーパントが小さいことも原因の一つとなって、十分な量のドーパントを導入し、かつ活性化するためには、高温例えば1700°C長時間例えば30分のアニールが必要となる。ここに、大きなイオン半径の元素を共ドープすると、導入時の歪が緩和され、格子点への直接的な導入が容易になる。一方で、ピン止め材だけを導入しても、今度はイオン半径が大きすぎて、SiC中に入れるのは困難である。このようにして、ドーパントとピン止め材を組み合わせることによって、より多くのこれらの材料をSiC中に導入することができる。また、SiCは格子が小さいので、導入された材料の拡散が、Siに比較して極めて遅いことも、Siとの大きな違いである。Si中では、導入された材料は一様にSiの膜中に全体に広がってしまう。それに対し、SiCでは、高温のアニールを行っても、導入した初期状態に近い分布を得ることができる。以上のように、イオン半径の小さなドーパントと、イオン半径の大きなピン止め材が同時に入ることで、両者を導入し易くなるというメリットがある。SiCでは、ドーパントが入り難く、特に高濃度化することが厳しい。しかし、ここでは、共ドープすることで、ドーパントの高濃度化が容易になる。つまり、従来1700°C、30分程度の高温長時間のアニールが必要であったが、共ドープすることで、1050°C、1分程度のアニールが有効になることが分かった。ピン止め材は、n型では2電子多く持つため、深い状態ができても、n型伝導には影響を殆ど与えない。p型も同様に、電子が二つ足りず、深い状態ができても、p型伝導には影響を殆ど与えない。それ故、ピン止め材はドーパントの導入、及び活性化アシスト材としても有効であることが分かった。ピン止め材は、ピン止め材というだけではなく、ドーパントを使い易く低温度短時間アニールへの移行してくれる、重要な添加元素であることが分かった。また、Si中では、多くの物質の拡散が早く、分布が広がってしまうため、S、Se、TeなどをSi中に導入しておいて、後から拡散させた場合に、界面に集中させることが困難であることが分かっている。それに対し、SiC中では、格子定数が小さいことに由来して、ピン止め材の拡散は遅く、しかも、以下に示すように、内部にいるよりも、n型SiC/金属界面にパイルアップする方が得である。同様に、Mg、Ca、Sr、BaなどをSi中に導入しておいて、後から拡散させた場合に、界面に集中させることが困難であることが分かっている。それに対し、SiC中では、ピン止め材の拡散は遅く、p型SiC/金属界面にパイルアップする方が得である。図2aに示すように、添加元素S,Se,Te添加元素Dとするは、SiCの伝導帯底に状態を作る。これらの添加元素が、n-SiCと金属との界面にあると、電子を金属に放出して、界面にダイポールができる。それ故に、図2bに示すように、金属の実効仕事関数が小さな浅い方向に移る。この時、電子が移動できた分だけ、系全体では、エネルギー的に得である。このようにして、これらの添加元素Dは、界面にパイルアップする。この利得の機構が働くには、使用する金属の仕事関数がある程度大きい方4.2eVよりも大きいがより界面にパイルアップすることが分かる。また、4.2eVよりも小さな仕事関数を有する金属材料を用いた場合は、この機構が働かないが、そもそも接合は十分にオーミックな接合になる。また、実際の金属の多くは、4.3eVよりも大きな仕事関数を有していると考えられるので、n-SiC/金属界面に、S、Se、Teなどの添加元素Dがパイルアップすることにより、オーミック接続が自動的にできる。図3aに示すように、添加元素Mg、Ca、Sr、Ba添加元素Aとするは、SiCの価電子帯の直上に状態を作る。これらの添加元素が、p-SiCと金属との界面にあると、電子を金属からもらって、界面にダイポールができる。それ故に、図3bに示すように、金属の実効仕事関数が大きな深い方向に移る。この時、電子が移動できた分だけ、系全体では、エネルギー的に得である。このようにして、これらの添加元素Aは、界面にパイルアップする。使用する金属の仕事関数は、大きくても5.7eV程度例えば金である。SiCの価電子帯の頂上は、およそ7.4eVと非常に深いので、金属から電子が移動して、大きな利得が期待できる。7.4eVよりも大きな仕事関数を有する金属材料を用いた場合は、この機構は不要であり、接合は十分にオーミックな接合になると考えられる。実際の金属の多くは、5.7eVよりも小さな仕事関数を有していると考えられるので、p-SiC/金属界面に、Mg、Ca、Sr、Baなどの添加物質Aがパイルアップすることにより、オーミック接続が自動的にできる。一般に使われている金属の仕事関数は、4.3eV-5.7eV程度に分布している。よって、n-SiC側では、0.1eV程度のショットキー障壁を持ったn-SiC/金属接合が、それ程の困難もなく作製でき、実効的には、オーミック接合と考えて良い。しかし、p-SiC/金属接合では、高いショットキー障壁が予想される。それは、SiCが大きなバンドギャップを有していることが原因である。ところが、第1の実施形態によれば、高いショットキー障壁が予想される界面ほど、電子が移動することによるエネルギー利得が大きくなると考えられるので、第1の実施形態はより有効になる。ワイドギャップ半導体では、特に、このエネルギー利得が得られるため効果を発揮できる。図4を用いて、第1の実施形態におけるピン止め効果を従来と比較して説明する。図4aでは、第1の実施形態のように、上述したピン止め材を用いていない場合を示している。図4aでは、ドーパントを高濃度に注入し、高温アニールで活性化することで低バリア化を実現しようとしていた。また、電極材料の選択も重要であった。これに対して、第1の実施形態では、図4bに示すように、SiCと金属との界面にピン止め材を導入する。これにより、バンド端に界面状態を作り込むことができる。かかるピン止め材の効果により、ほぼゼロバリアを実現できる。さらに、金属の選択の自由度を飛躍的に高めることができる。さらに、高温でのアニールを不要とすることができ、デバイスの劣化を回避或いは抑制できる。また、n型、p型のSiCに対して、同時適用が可能である。以上のように、n型SiCおよびp型SiCそれぞれ用のピン止め材を電極との界面部に面密度がピークになるように含有させることで、n型およびp型、それぞれ共に低抵抗化することができる。さらに、n型nSiC半導体領域230及びp型pSiC半導体領域220上に同時に1種類の金属による電極形成ができる。第1の実施形態では、n型nSiC半導体領域230とソース電極となる電極240との接合部の低抵抗化と、p型pSiC半導体領域220とソース電極となる電極240との接合部の低抵抗化と、nSiC半導体基板200の裏面とドレイン電極となる電極262との接合部の低抵抗化と、をすべて実現できる。但し、これに限るものではなく、n型nSiC半導体領域230とソース電極となる電極240との接合部の低抵抗化と、p型pSiC半導体領域220とソース電極となる電極240との接合部の低抵抗化と、nSiC半導体基板200の裏面とドレイン電極となる電極262との接合部の低抵抗化とのうち、1つだけ、或いはいずれか2つを実現する構成にしてもよい。今後、パターンの微細化が進むと、SiC単一素子内のn型SiC領域とp型SiC領域の両方に同じ金属でコンタクトを取る必要が生じてくる。n型SiC領域とp型SiC領域の両方に同じ金属でコンタクトを取るとなると、合わせ精度の制約やプロセスの簡略化の点から、同時、かつ低抵抗のコンタクト形成が望ましい。言い換えれば、一つの電極にて、n型SiC領域とp型SiC領域の両方に、低抵抗のコンタクトを取る技術が望ましい。そして、かかる低抵抗化を実現できないと、n型SiC領域では、オン抵抗が大きくなってしまう。一方、p型SiC領域では、実効的に抵抗とキャパシタが形成されることになるので、スイッチング速度に問題が生じてしまう。p型SiC領域へのコンタクト抵抗が大きいと、素子駆動時のRC時定数が大きくなるため、動作スピードが遅くなってしまう。これらの問題に対して、第1の実施形態によれば、n型SiC領域とp型SiC領域の両方に同じ金属でコンタクトがとれる。さらに、同時、かつ低抵抗のコンタクト形成ができる。よって、n型SiC領域では、オン抵抗を小さくできる。一方、p型SiC領域では、スイッチング速度を高速化できる。第1の実施形態における半導体装置の製造方法の要部工程を示すフローチャートが図5に示されている。図5において、第1の実施形態における半導体装置の製造方法は、n-SiC膜形成工程S102と、p-化用のイオン注入工程S104と、n化用のイオン注入工程S106と、ピン止め材Sのイオン注入工程S108と、p化用のイオン注入工程S110と、ピン止め材Mgのイオン注入工程S112と、アニール工程S114と、絶縁膜形成工程S116と、電極ソース電極形成工程S118と、低温アニール工程S122と、電極ゲート電極形成工程S124と、電極ドレイン電極形成工程S126と、低温アニール工程S128という一連の工程を実施する。第1の実施形態における半導体装置の製造方法のフローチャートに対応して実施される工程を表す工程断面図が図6に示されている。図6では、図5のn-SiC膜形成工程S102からイオン注入工程S112までを示している。それ以降の工程は後述する。図6aにおいて、n-SiC膜形成工程S102として、nSiC半導体基板200の表面上に、n-SiC半導体層202が形成される。nSiC半導体基板200として、例えば固体単結晶SiC基板が用いられる。nSiC半導体基板200内の不純物濃度ドーピング濃度は、1×1016原子/cm3以上、1×1020原子/cm3未満が好適である。ここでは、例えば、6×1017原子/cm3で形成されたものを用いる。以後の実施例でも、特に断らない限り、p型、n型にかかわらず、基板濃度として6×1017原子/cm3の基板を用いている。nSiC半導体基板200として、0001面の六方晶系SiC基板4H-SiC基板が好適である。そして、n-SiC半導体層202は、エピタキシャル気相成長法によりnSiC半導体基板200の表面上にn-SiC膜がエピタキシャル成長することにより形成される。エピタキシャル層を形成する際、原料ガスとして例えばSiH4ガスおよびC3H8ガスを用いることができる。また、不純物ドーパントとしては、窒素或いはPを用いるとよい。n-SiC半導体層202は、耐圧保持層となる。n-SiC半導体層202は、膜厚として、例えば、0.5μm以上20μm以下が好適である。ここでは、例えば、10μmに形成される。また、n-SiC半導体層202の不純物濃度ドーピング濃度は、8×1014原子/cm3以上、3×1017原子/cm3未満が好適である。ここでは、例えば、5×1015原子/cm3で形成されたものを用いる。以後の実施例でも、特に断らない限り、n-SiCの濃度として5×1015原子/cm3を用いている。図6bにおいて、p-化用のイオン注入工程S104として、フォトリソグラフィおよびエッチングを用いて形成した酸化膜をマスクとして用いて、導電型がp型の不純物を選択的にn-SiC半導体層202に注入することにより、p-SiC半導体領域210を形成する。p-SiC半導体領域210における導電性不純物の濃度は、例えば、1×1016/cm3とすることが出来る。以後の実施例でも、特に断らない限り、p-SiCの濃度として1×1016原子/cm3を用いている。p型の不純物となるAlイオンの注入の条件としては、例えば、1×1015/cm2、80KeVとすることができる。ここでは、例えば300°Cに基板を加熱した。p-SiC半導体領域210における導電性不純物の濃度は、1×1013/cm3以上、5×1017/cm3以下が好適である。より好ましくは1×1015/cm3以上5×1016/cm3以下がよい。図6cにおいて、n化用のイオン注入工程S106として、p-SiC半導体領域210表面の一部に、選択的にn型の導電性不純物を注入することにより、nSiC半導体領域230を形成する。図7を使って、第1の実施形態における共ドープの仕方を説明する。p-SiC半導体領域210の形成に用いた酸化膜のマスクを除去した後、図7aに示すように、再度新たなパターンを有する酸化膜のマスク222を、フォトリソグラフィおよびエッチングを用いて形成する。そして、新たなマスク222の開口部を通して、n型の導電性不純物を注入することにより、nSiC半導体領域230を形成する。nSiC半導体領域230における導電性不純物の濃度は、例えば、5×1016/cm3とすることが出来る。以後の実施例でも、特に断らない限り、nSiCの濃度として5×1016原子/cm3を用いている。n型の不純物となるNイオンの注入の条件としては、例えば、1×1015/cm2、40KeVとすることができる。ここでは、300°Cに基板を加熱した。nSiC半導体領域230における導電性不純物の濃度は、1×1014/cm3以上1×1018/cm3以下が好適である。より好ましくは5×1015/cm3以上5×1017/cm3以下がよい。そして、n型のピン止め材Sのイオン注入工程S108として、Nイオン導入の直後に、同じマスク222を用いて、nSiC半導体領域230に、n型のピン止め材となるSイオンを打ち込む。ここで、Sの濃度は、例えば、1×1015/cm3とすることができる。Sイオンの注入の条件としては、例えば、1×1014/cm2、20KeVとすることができる。ここでは、Nイオンの導入時のまま、300°Cに基板を加熱した。nSiC半導体領域230におけるSは、電極形成後のアニールにより、界面に集まりパイルアップして、界面での面密度を、1×1012/cm2以上1×1015/cm2以下とすることができる。本実施形態では、およそ2×1013/cm2であった。ここで、ピン止め材の量について、簡単に考察する。下限は、界面での必要な電圧シフト量で決まる。n型では、0.1V程度4.3eV以上ある金属の仕事関数を、4.2eVよりも小さな実効仕事関数にするためであり、p型では、1.7eV程度5.7eV以下しかない金属の仕事関数を、7.4eVよりも大きな実効仕事関数にするためである。金属とSiC基板界面で構成される、固定分極量によるシフトXボルトは、X=電荷×面密度×分極の長さ/誘電率から計算できる。より詳細に説明すると、Xボルト=電荷×面密度×分極の長さ/誘電率=電荷2×1.602×10-19クーロン×面密度cm-2×分極の長さ×10-8cm/比誘電率ε/[8.854×10-12fard/m]=1.81×10-14数面密度cm-2単位×分極の長さÅ単位/比誘電率となる。ここでSiC基板中のS、Se、TeやMg、Ca、Sr、Baでは、電荷は2、数面密度が1013cm-2程度、誘電率10である。下限を考えるので、分極の長さは最大値を採用して、10Å程度とする。よって、X=1.81×10-14×2×1013×10/10=0.36Vとなる。n型では、0.1V程度にしたいので、0.28×1013cm-2以上が必要であり、p型では、1.7V程度にしたいので、4.7×1013cm-2以上が必要である。これ以下では、必要なシフト量が得られず、抵抗が大きくなってしまう。上限は、Siがピン止め材で置き換わった状態である。この時のピン止め材の面密度は、1原子÷ユニットセルの面積=1÷格子定数a×格子定数a×√3÷2=1.22×1015cm-2となる。しかし、界面に於ける添加物は、可能な限り、少ない方がよい。余分にあると、基板側では欠陥が多く抵抗が高くなる可能性がある。特に電極側では、不純物が多いと抵抗が高くなり損である。上記の式から、上限を求める。上限を求めるので、分極の長さは最小値を採用して、1Å程度とする。n型では、界面でのシフト量を1.5V以下5.7eVの仕事関数を、4.2eVよりも小さな実効仕事関数にするためで十分なので、4.2×1014cm-2以下でよい。p型では、3.1eV以下4.3eVの仕事関数を、7.4eVよりも大きな実効仕事関数にするためで十分なので、8.7×1014cm-2以下でよい。ここで示した上限は、分極の長さを1Å程度として決めたが、10Å程度にまで出来る。よって、1/10程度で十分であるとも言える。可能な限り少ない方が良いので、それぞれ、n型では、4.2×1013cm-2以下でよい。p型では、8.7×1013cm-2以下で十分である。以上をまとめると、n型では、0.28×1013cm-2以上、1.22×1015cm-2以下である。好ましくは、0.28×1013cm-2以上、4.2×1014cm-2以下である。より好ましくは、0.28×1013cm-2以上、4.2×1013cm-2以下である。p型では、4.7×1013cm-2以上、1.22×1015cm-2以下である。好ましくは、4.7×1013cm-2以上、8.7×1014cm-2以下である。より好ましくは、4.7×1013cm-2以上、8.7×1013cm-2以下である。図6dにおいて、p化用のイオン注入工程S110として、p-SiC半導体領域210表面の他の一部に、nSiC半導体領域230と隣接するように選択的にp型の導電性不純物を注入することにより、pSiC半導体領域220を形成する。nSiC半導体領域230の形成に用いた酸化膜のマスク222を除去した後、図7bに示すように、再度新たなパターンを有する酸化膜のマスク232を、フォトリソグラフィおよびエッチングを用いて形成する。そして、新たなマスク232の開口部を通して、p型の導電性不純物を注入することにより、pSiC半導体領域220を形成する。pSiC半導体領域220における導電性不純物の濃度は、例えば、5×1016/cm2とすることが出来る。p型の不純物となるAlイオンの注入の条件としては、例えば、1×1015/cm2、40KeVとすることができる。ここでは、300°Cに基板を加熱した。pSiC半導体領域220における導電性不純物の濃度は、1×1014/cm2以上1×1018/cm2以下が好適である。より好ましくは5×1015/cm2以上5×1017/cm2以下がよい。そして、p型のピン止め材Mgのイオン注入工程S112として、Alイオン導入の直後に、同じマスク232を用いて、pSiC半導体領域220にMgイオンを打ち込む。ここで、Mgの濃度は、例えば、1×1015/cm3とすることが出来る。ここでは、Alイオンの導入時のまま、300°Cに基板を加熱した。Mgイオンの注入の条件としては、例えば、1×1014/cm2、20KeVとすることができる。pSiC半導体領域220におけるMgは、電極形成後のアニールにより、界面にパイルアップして、界面での面密度を、1×1012/cm2以上1×1015/cm2以下とすることができる。本実施例では、およそ8×1013/cm2であった。アニール工程S114として、上述した注入工程の後、活性化アニール処理を行なう。この活性化アニール処理としては、たとえばアルゴンArガスを雰囲気ガスとして用いて、加熱温度1600°C、加熱時間30分といった条件を用いることができる。このようにして、図6dに示す構造を得る。この時、SiC内部に導入されたドーパントの活性化は実現できるが、殆ど拡散はしない。また、導入されているS、およびMgなども、殆ど拡散しない。この点は、SやMgの他、Se、Te、Ca、Sr、Baなど、他のピン止め材を導入する場合でも同様であることを確認している。このように、ドーパンとその他の元素がSiC中では拡散し難いという点が、SiC材では、Siと大きく異なる点である。Si中では、多くのドーパントや、仮にS、或いはMgを注入した場合には、拡散してしまう。Si-Cの格子間隔が小さいため、Siに比べて、拡散が制限されるためかかる違いが生じる。第1の実施形態における半導体装置の製造方法のフローチャートに対応して実施される工程を表す工程断面図が図8に示されている。図8では、図5の絶縁膜形成工程S116から電極ゲート電極形成工程S124までを示している。それ以降の工程は後述する。図8aにおいて、絶縁膜形成工程S116として、n-SiC半導体層202、p-SiC半導体領域210、pSiC半導体領域220、及びnSiC半導体領域230の全体に覆うように酸化膜250を形成する。酸化膜250の形成方法として、例えばドライ酸化熱酸化を行っても良い。例えば、1200°C、加熱時間30分という条件のドライ酸化により、緻密な酸化膜を作成できる。次に、図8bにおいて、まず、酸化膜250上にフォトリソグラフィ法を用いてパターンを有するレジスト膜を形成する。当該レジスト膜をマスクとして用いて、pSiC半導体領域220表面およびnSiC半導体領域230表面の一部に位置する酸化膜250の部分をエッチングにより除去する。これにより、両側のnSiC半導体領域230間を跨ぐ酸化膜250が形成できる。続いて、電極ソース電極形成工程S118として、かかるレジスト膜と酸化膜250が除去されて形成された開口部によって露出されたpSiC半導体領域220表面およびnSiC半導体領域230表面の一部に、金属などの導電体膜を形成する。かかる導電体膜が電極240となる。その後、レジスト膜を除去することにより、当該レジスト膜上に位置していた導電体膜を除去リフトオフする。また、酸化膜250の幅をエッチバック等で狭くすれば酸化膜250と電極240とが接触しないように隙間を形成できる。ここで、電極240となる導電体としては、例えば、ニッケルNi、タングステンW、或いは窒化チタンTiNが好適である。WやTiNは可能し易いというメリットがある。従来であれば、この電極は、種類や作成プロセスが大幅に限定されていた。しかし、次の熱処理により、実効仕事関数が、n領域では、4.2eV程度にピン止めされ、p領域では、7.2eV程度にピン止めされるため、安定な導体であれば、特に制限がつかないことが分かる。よって、例えば、その他の金属、或いは金属以外にも加工性に優れる、n型燐ドープなどポリシリコン、p型ホウ素ドープなどポリシリコンpoly-Si、n型窒素や燐ドープなどポリシリコンカーバイト、p型ホウ素やAlドープなどポリシリコンカーバイトpoly-SiCなどでも良い。SiやSiCはSiC基板の構成物質であるので、基板との相性が非常に良い。本特許の方法を用いれば、電極の仕事関数などの制限が完全に外れるため、安定性、加工性、抵抗、作成の容易さ、基板との相性などにより、自由に選択することが可能である。低温アニール工程S122として、ソース電極を作成した後に、400°Cの熱処理を行う。例えば、アルゴンArガス中で加熱時間5分とする。かかる熱処理により、電極240とnSiC半導体領域230の界面にSを、電極240とpSiC半導体領域220の界面にMgを、それぞれ集合させるパイルアップすることができる。これは、電極との電子のやりとりにより、界面にパイルアップすることで、S、及びMgの状態が安定になるからである。ゲート酸化膜となる酸化膜250形成後に、従来のような高温例えば、1700°Cのアニールを行ってしまうと酸化膜250とチャネル領域との界面の劣化が生じてしまうが、本実施形態では、400°Cと大幅に加熱温度を低温化できるので、かかる劣化を抑制できる。300°C以下の低温では、加熱処理時間が長時間化してしまう。また、高温になればなるほど、熱処理前後の温度の昇降に処理時間を要するようになる。これらを総合的に考えると300°C~400°Cが適温である。トータルの処理時間を考えたとき、400°C前後がベストである。この温度であれば、SiCと金属との反応も起こらない。その意味でも、良い温度と言える。SiCと金属を反応させたシリサイドを電極に使いたい場合には、高温でシリサイドを作った後に、本特許の低温アニールにより界面パイルアップ工程を導入すれば良い。図8cにおいて、電極ゲート電極形成工程S124として、ゲート絶縁膜としての酸化膜250上にゲート電極となる電極260を形成する。例えば、n型ポリシリコンなどで良い。また、ソース電極もn型ポリシリコンとして、ソース電極、ゲート電極とも、さらにNi膜を形成して熱処理例えば500°C、30秒、Ar中アニールをおこなうことで、NiSiのサリサイド膜を電極としてもよい。第1の実施形態における半導体装置の製造方法のフローチャートに対応して実施される工程を表す工程断面図が図9に示されている。図9では、図5の電極ドレイン電極形成工程S126から低温アニール工程S128までを示している。電極ドレイン電極形成工程S126として、nSiC半導体基板200の裏面上にドレイン電極となる電極262を形成する。ここで、裏面電極に関して、従来の電極構成、例えば、Ni電極などを使うと、800°Cを越える、高温過程が必要になる。そこで、第1の実施形態では、界面へのピン止め材となるSをここでも用いる。図10を使って、第1の実施形態におけるピン止め材ドープの方法の他の一例を説明する。n型のピン止め材となるSを注入する方法として、スパッタ法を用いることができる。つまり、電極材料となるNiにSを1原子混入したターゲット10を用いて、スパッタ法により、nSiC半導体基板200の裏面上に導電性膜を成膜することで電極262を形成する。例えば500°C、30秒、Ar中アニールを行い、NiSi電極を形成する。そして、低温アニール工程S128として、400°Cの熱処理を行う。例えば、アルゴンArガス中で加熱時間5分とする。かかる熱処理により、電極262とnSiC半導体基板200の界面にSを集合させるパイルアップすることができる。この時、界面付近には、薄くNiSiができるが、SiCとの界面にSがパイルアップして、実効仕事関数が4.2eVとなり、オーミック接続ができる。図11のグラフでは、第1の実施形態におけるピン止め材の面密度の一例を示している。縦軸が面密度、横軸が位置を示している。図11aでは、ドーパントとピン止め材の共ドープを行った場合のピン止め材の面密度の一例を示している。言い換えれば、SiC側にまずピン止め材を注入した後で、金属材の電極を形成した場合を示している。例えば、nSiC半導体では、n型のピン止め材となるSを注入した場合を示している。Se、Teを注入した場合も同様である。pSiC半導体にp型のピン止め材となるMg、Ca、Sr、Baを注入した場合もグラフの傾向は同様である。図11aの点線で示すように、金属膜が形成されてもアニールされる前は、SiCの表面側が高濃度になってはいるが、特に目立つピークは存在していない。これに対して、アニール処理を行なうことで、界面にパイルアップが生じ、SiCの金属との界面部、ここでは、SiCの表面から10Å内に、S或いは、その他のピン止め材のピークが表れていることがわかる。ピークの出来る機構は、電子移動による安定化である。10Å以内であれば、電子の移動が可能なので、この範囲にピークが出現する。このプロセスの特徴として、共ドープの効果により、高効率に活性化が出来る。また、金属側での不純物が少ないので、金属側の抵抗を低く保つことが可能である。つまり、接触抵抗の低減だけではなく、基板側、金属側の低抵抗化もできている。ピン止め材を更に多量に導入すれば、共ドープの効果を高めることは可能である。それにより、動作温度での活性化率を100近くにすることも、即ち、基板部分の低抵抗化も可能である。本実施例では、ピン止め効果のみを実証するために、敢えてピン止め材の量を少なくしている。よって、10程度の活性化率の向上が見られる程度であるが、更に高めることは容易である。このプロセスは、活性化アニールによってピン止め材SやMgなどが拡散しないこと、電極を形成した後の低温アニールによって、界面にパイルアップすること、という二つの特性を用いている。第一の特性は格子定数が小さいことが原因である。第二の特性は、ギャップが大きいことが原因である。図11bでは、SSe、Teでも同様が含有した電極材料をターゲットに用いてスパッタした場合のピン止め材の面密度の一例を示している。図11bの点線で示すように、金属膜が形成されアニールされる前は、金属膜中にほぼ同濃度でSが存在している。これに対して、アニール処理を行なうことで、金属側からSiC側にSが移動し界面にパイルアップが生じ、SiCの金属との界面部、ここでは、SiCの表面から10Å内に、Sのピークが表れていることがわかる。pSiC半導体にp型のピン止め材となるMg、Ca、Sr、Baを注入した場合もグラフの傾向は同様である。この時、ピン止め材は、基板内部には殆ど拡散しない。ゆえに、共ドープの効果は発揮できない。また、金属側に不純物が多量に入ることになるので、金属の抵抗は高めにならざるをえない。つまり、特性という意味では、aのプロセスの方が優れている。しかし、bのプロセスは、非常に簡便であり、コスト面で優れている。ここで、nSiC半導体基板200として、例えば000―1面など、他の面を主表面とする4H-SiC基板を用いてもよい。つまり、本実施例のソース電極とn領域の界面へのS或いはSe、Teのパイルアップによるオーミック接続、或いは、ソース電極とp領域の界面へのMg或いはCa、Sr、Baのパイルアップによるオーミック接続は、その基板方位に関係なく有効であるからである。つまり、硫黄或いは、セレン、テルルの電子状態が、伝導帯の底付近に局在状態を作ることは、バルクとしての性質である。また、Mg或いは、カルシウム、ストロンチウム、バリウムの電子状態が、価電子帯の頂上付近に局在状態を作ることは、バルクとしての性質である。第1の実施形態では、ソース電極/n領域界面への硫黄の低温でのパイルアップ、ソース電極/p領域界面へのMgの低温でのパイルアップによりオーミック接続が得られた。硫黄の代わりに、Se、Teを導入しても同様であった。Mgの代わりに、Ca、Sr、Baを導入しても同様であった。その結果、1ソース電極/n領域界面のオン抵抗が従来よりも桁違いに小さくできることが分かった。接触抵抗として、1×10-5Ωcm2以下が目標であるが、1×10-7Ωcm2が実現出来ている。2ソース電極/p領域界面の接触抵抗が従来よりも桁違いに小さく出来ることが分かった。接触抵抗として、1×10-3Ωcm2以下が目標であるが、こちらも、1×10-6Ωcm2が実現出来ている。3従来構成であれば、ソース電極とn領域、p領域との高温での界面反応層を形成することで、接触を取っていた。ゲート絶縁膜を作成した後に、高温熱工程を通ると、SiO2/SiC基板界面のダングリングボンドが大量に発生するため、移動度が極端に低下することが知られている。しかし、本実施形態では、低温での添加物質のパイルアップを目的とした低温アニールのみを行っている。その結果、チャネル移動度が従来高温熱工程通過後、ピーク値20cm2/Vsの一桁以上大きい値本実施形態のプロセス通過後、ピーク値320cm2/Vsを出すことが分かった。この移動度の向上は、オン抵抗に直接的な影響を与えるので、デバイス特性向上に極めて有効である。4電極を、TiN電極、ポリシリコン電極、W電極と変えたが、大きな違いは見られなかった。しかし、硫黄、或いはMgを導入しなかった場合には、電極依存性が極めて強く出ている。以上のように第1の実施形態によれば、ソース電極とドレイン電極を共にオーミック接続にできる。よって、p型SiC領域と金属との低抵抗コンタクトの実現を可能にできる。また、n型SiC領域と金属との低抵抗コンタクトのより低温での実現を可能にできる。さらに、1つの電極で同時にp型SiC領域とn型SiC領域とに接続できる。勿論、n領域と金属のオーミック接合、或いは、p領域と金属のオーミック接合の片方のみを作ることも可能である。例えば、n領域とNiをオーミック接合しておいて、p領域だけ、Al導入と同時にMgを導入しておけば良い。第2の実施形態第1の実施形態では、nSiC半導体領域230を形成する際に、ドーパントとピン止め材の共ドープを行った場合を説明した。同様に、pSiC半導体領域220を形成する際に、ドーパントとピン止め材の共ドープを行った場合を説明した。第2の実施形態では、スパッタ法を用いてnSiC半導体領域230とpSiC半導体領域220にピン止め材を導入する方法を説明する。第2の実施形態における半導体装置の製造方法の要部工程を示すフローチャートが図12に示されている。図12において、ピン止め材Sのイオン注入工程S108とピン止め材Mgのイオン注入工程S112とが削除された点と、電極ソース電極形成工程S118の代わりに、電極ソース電極形成工程S120が追加された点以外は、図5と同様である。また、半導体装置の構成自体は図1と同様である。また、以下、特に説明しない内容は第1の実施形態と同様である。n-SiC膜形成工程S102からn化用のイオン注入工程S106までは第1の実施形態と同様である。第2の実施形態における半導体装置の製造方法のフローチャートに対応して実施される工程を表す工程断面図が図13に示されている。図13では、図12のイオン注入工程S106から電極ソース電極形成工程S118までを示している。図13aにおいて、イオン注入工程S106として、p-SiC半導体領域210表面の一部に、選択的にn型の導電性不純物を注入することにより、nSiC半導体領域230を形成する。第2の実施形態では、続けて、Sのイオン注入は行わない。図13bにおいて、p化用のイオン注入工程S110として、p-SiC半導体領域210表面の他の一部に、nSiC半導体領域230と隣接するように選択的にp型の導電性不純物を注入することにより、pSiC半導体領域220を形成する。第2の実施形態では、続けて、Mgのイオン注入は行わない。そして、アニール工程S114と、絶縁膜形成工程S116とを第1の実施形態と同様に実施する。図13cにおいて、電極ソース電極形成工程S120として、第1の実施形態と同様、レジスト膜と酸化膜250が除去されて形成された開口部によって露出されたpSiC半導体領域220表面およびnSiC半導体領域230表面の一部に、金属などの導電体膜を形成する。その際、SとMgとの両方が含有した導電性材料のターゲットを用いてスパッタ法により、導電体膜を形成する。かかる導電体膜が電極240となる。実施例1の電極240とは、ピン止め材を含有している点が異なる。詳しい説明は図11にて行っている。その後、レジスト膜を除去することにより、当該レジスト膜上に位置していた導電体膜を除去リフトオフする。また、酸化膜250の幅をエッチバック等で狭くすれば酸化膜250と電極240とが接触しないように隙間を形成できる。以降の工程は、第1の実施形態と同様である。低温アニール工程S122により、nSiC半導体領域230上の電極240からSが、pSiC半導体領域220上の電極240からMgが、それぞれSiC側に移動し、界面部にパイルアップする。そして、第1の実施形態と同様、nSiC半導体領域230と電極240がオーミック接続する。同様に、pSiC半導体領域220と電極240がオーミック接続する。本実施例では、n型SiC領域と金属との界面でのピン止め材Sの量は、およそ2×1013/cm2であった。また、p型SiC領域と金属との界面でのピン止め材Mgの量は、およそ8×1013/cm2であった。或いは、界面近傍だけS、Mgなどの個別ターゲットを同時にスパッターコスパッターしても良い。n領域のMgは、ドーパントNなどから電子を受け取ってしまうので、働かないことになり、n領域では、Mgは界面にパイルアップすることもない。p領域のSも、ドーパントAlなどに電子を与えてしまうので、働かないことになり、p領域では、Sは界面にパイルアップすることもない。この様に、逆向きのピン止め材は、存在しても問題がないことが分かる。つまり、両方のピン止め材を導入してしまえば、n領域では伝導帯底に、p領域では価電子帯直上に電極の実効仕事関数をピン止めすることになる。或いは、電極を形成した後に、SやMgをイオン打ち込みしても良い。n領域、p領域に別々に打ち込むには、別途、マスクプロセスが必要になり、あわせずれなども問題になる。しかし、金属を製膜するときのマスクパターンそのものを使って、金属に硫黄、及びMgを両方ともイオン打ち込みすることにプロセス負荷は殆どない。この時、n領域、p領域にそれぞれ、両方のピン止め材料が導入されていることになるが、上記のように、n領域では伝導帯底に、p領域では価電子帯直上に電極の実効仕事関数をピン止めすることになる。Sの代わりに、Se、Teを、Mgの代わりに、Ca、Sr、Baを用いても良い。勿論、n領域と金属のオーミック接合、或いは、p領域と金属のオーミック接合の片方のみを作ることも可能である。例えば、NiにMgを導入した電極を作成すると、n領域とNiはオーミック接合する。p領域だけ、界面にMgがパイルアップして、p領域もオーミック接合となる。以上のように第2の実施形態でも、ソース電極とドレイン電極を共にオーミック接続にできる。よって、p型SiC領域と金属との低抵抗コンタクトの実現を可能にできる。ソース電極/p領域界面では、接触抵抗として、1×10-6Ωcm2が実現出来ている。また、n型SiC領域と金属との低抵抗コンタクトのより低温での実現を可能にできる。ソース電極/n領域界面では、接触抵抗として、1×10-7Ωcm2が実現出来ている。さらに、1つの電極で同時にp型SiC領域とn型SiC領域とに接続できる。電極を、TiN電極、ポリシリコン電極、W電極と変えたが、大きな違いは見られなかった。しかし、硫黄、或いはMgを導入しなかった場合には、電極依存性が極めて強く出ている。また、チャネル移動度が従来高温熱工程通過後、ピーク値20cm2/Vsの一桁以上大きい値本実施形態のプロセス通過後、ピーク値320cm2/Vs程度を出すことが分かった。第3の実施形態第1の実施形態では、n-SiC半導体層202にp型ドーパントを選択的に注入して、複数のp型SiC領域とp型SiC領域間のn型SiC領域を形成したが、これに限るものではない。図14では、第3の実施形態における半導体装置の構成を示している。図14では、図1と同様、DiMOSFETの構造断面を示している。図14では、n-SiC半導体層202上に、互いに間隔を隔て所定の膜厚の複数の低濃度p型p-SiC半導体領域212が形成され、p-SiC半導体領域212間に高濃度n型nSiC半導体領域214が形成された点以外は、図1と同様である。また、以下、特に説明する内容以外は、第1の実施形態と同様である。図15に第3の実施形態における半導体装置の製造方法の要部工程を示すフローチャートを示している。図15において、p-化用のイオン注入工程S104の代わりに、n-SiC膜形成工程S102とn化用のイオン注入工程S106との間に、p-SiC膜形成工程S103とn化用のイオン注入工程S105を追加した点以外は図5と同様である。図16に第3の実施形態における半導体装置の製造方法のフローチャートに対応して実施される工程を表す。図16では、図15のp-SiC膜形成工程S103から低温アニール工程S128までを示している。図16aにおいて、p-SiC膜形成工程S103として、n-SiC半導体層202上に、p-SiC半導体層212をエピタキシャル成長させる。例えば、0.6μmの膜厚で形成する。その際、nSiC半導体基板200側の0.4μmの不純物濃度は、例えば、4×1017/cm3とし、表面側の0.2μmの不純物濃度は、例えば、1×1016/cm3とすると好適である。p型の不純物は、Alを用いば良い。図16bにおいて、n化用のイオン注入工程S105として、p-SiC半導体層212に選択的にNをイオン注入し、nSiC半導体領域214を形成する。具体的には、まず、イオン注入マスクを形成する。たとえばポリシリコン膜を成長させ、所定のレジストマスクプロセスを経た後、ポリシリコン膜のパターニングを行う。その際ポリシリコンのエッチング条件を異方性の強い条件たとえばリアクティブイオンエッチングで形成する。エッチングが異方的であるためマスクは矩形にパターニングされる。このイオン注入マスクを用いて窒素をイオン注入し、pエピ層をn型に転換させ不純物濃度は、例えば、1×1016/cm3程度とすると好適である、下地のn-SiC半導体層202につなげる。これにより、nSiC半導体領域214とならなかったp-SiC半導体層212の残りが、図1におけるp-SiC半導体領域210となる。以降の工程は、第1の実施形態或いは第2の実施形態と同様である。これにより、図16cに示すように、第1の実施形態と同等の半導体装置を形成できる。第3の実施形態では、MOSチャネル領域をイオン注入する必要がないためイオン注入起因の順方向特性劣化が防げることが利点である。第4の実施形態第2の実施形態では、n-SiC半導体層202にp型ドーパントを選択的に注入して、複数のp型SiC領域とp型SiC領域間のn型SiC領域を形成したが、これに限るものではない。第4の実施形態における半導体装置の構成は、図14と同様である。また、以下、特に説明する内容以外は、第2の実施形態と同様である。図17に第4の実施形態における半導体装置の製造方法の要部工程を示す。図17において、p-化用のイオン注入工程S104の代わりに、n-SiC膜形成工程S102とn化用のイオン注入工程S106との間に、p-SiC膜形成工程S103とn化用のイオン注入工程S105を追加した点以外は図12と同様である。また、p-SiC膜形成工程S103とn化用のイオン注入工程S105の内容は、第3の実施形態と同様である。これにより、第2の実施形態と同等の半導体装置を形成できる。第4の実施形態では、MOSチャネル領域をイオン注入する必要がないためイオン注入起因の順方向特性劣化が防げることが利点である。第5の実施形態上述した各実施形態では、DiMOSFETについて説明した。しかし、適用可能な半導体装置は、これに限るものではない。第5の実施形態では、一例として、IGBTInsulatedGateBipolarTransistorに適用した場合について説明する。図18に第5の実施形態における半導体装置の構成を示す。図18では、一例として、IGBTの構造断面を示している。図18において、n型nSiC半導体基板200の代わりに、p型pSiC半導体基板201を用いた点、およびn-SiC半導体層202の代わりに、n型半導体層206として、nSiC半導体層203とn-SiC半導体層204の積層構造にした点、以外は図1と同様である。言い換えれば、高濃度p型pSiC半導体基板201の表面上に、高濃度n型nSiC半導体層203不純物濃度は、例えば、6×1017/cm3程度が形成され、配置される。そして、n型nSiC半導体層203上に低濃度n型n-SiC半導体層204不純物濃度は、例えば、5×1015/cm3程度が形成され、配置される。n型半導体層206は、耐圧保持層となる。pSiC半導体基板201は、第1のp型のSiC半導体部の一例である。そして、pSiC半導体基板201の裏面には、導電性材料の電極262が接続され、配置される。電極262はコレクタ電極となる。電極262は第3の電極の一例となる。その際、pSiC半導体基板201は、Mg、Ca、Sr、及びBaのうちの少なくとも1種類の元素が電極262との界面部に面密度がピークになるように含有されている。電極262は、pSiC半導体基板201の裏面にオーミック接続される。また、電極240は、第5の実施形態ではエミッタ電極となる。電極240がn型nSiC半導体領域230及びp型pSiC半導体領域220とオーミック接続される点は上述したとおりである。以上のように、n型SiCおよびp型SiCそれぞれ用のピン止め材を電極との界面部に面密度がピークになるように含有させることで、n型およびp型、それぞれ共に低抵抗化することができる。さらに、n型nSiC半導体領域230及びp型pSiC半導体領域220上に同時に1種類の金属による電極形成ができる。第5の実施形態では、n型nSiC半導体領域230とエミッタ電極となる電極240との接合部の低抵抗化と、p型pSiC半導体領域220とエミッタ電極となる電極240との接合部の低抵抗化と、pSiC半導体基板201の裏面とコレクタ電極となる電極262との接合部の低抵抗化と、をすべて実現できる。但し、これに限るものではなく、n型nSiC半導体領域230とエミッタ電極となる電極240との接合部の低抵抗化と、p型pSiC半導体領域220とエミッタ電極となる電極240との接合部の低抵抗化と、pSiC半導体基板201の裏面とコレクタ電極となる電極262との接合部の低抵抗化とのうち、1つだけ、或いはいずれか2つを実現する構成にしてもよい。図19に第5の実施形態における半導体装置の製造方法の要部工程を示す。図19において、n-SiC膜形成工程S102の前に、nSiC膜形成工程S100が追加された点と、電極ソース電極形成工程S118の代わりに、電極エミッタ電極形成工程S119が追加された点と、電極ドレイン電極形成工程S126の代わりに電極コレクタ電極形成工程S127が追加された点、以外は図5と同様である。nSiC膜形成工程S100として、pSiC半導体基板201の表面上に、nSiC半導体層203が形成される。nSiC半導体層203はコレクタ層となる。nSiC半導体層203はエピタキシャル成長することにより形成される。不純物ドーパントとしては、Nを用いればよい。そして、n-SiC膜形成工程S102として、nSiC半導体層203上に、n-SiC半導体層204が形成される。n-SiC半導体層204は、n-SiC半導体層203と同様、エピタキシャル成長することにより形成される。n-SiC半導体層204は、膜厚として、例えば、0.5μm以上20μm以下が好適である。ここでは、例えば、10μmに形成される。以降、絶縁膜形成工程S116まで、第1の実施形態と同様である。また、次の電極エミッタ電極形成工程S119は、ソース電極をエミッタ電極と読み替えた点以外は電極ソース電極形成工程S118の内容と同様である。以降、電極ゲート電極形成工程S124まで、第1の実施形態と同様である。電極コレクタ電極形成工程S127として、pSiC半導体基板201の裏面上にコレクタ電極となる電極262を形成する。ここでは、図10において、電極材料となるNiに、Sの代わりにMgを1原子混入したターゲット10を用いて、スパッタ法により、pSiC半導体基板201の裏面上に導電性膜を成膜することで電極262を形成する。そして、低温アニール工程S128として、400°Cの熱処理を行う。例えば、アルゴンArガス中で加熱時間5分とする。かかる熱処理により、電極262とpSiC半導体基板201の界面にMgを集合させるパイルアップすることができる。この時、界面付近には、薄くNiSiができるが、SiCとの界面にMgがパイルアップして、オーミック接続ができる。以上のように第5の実施形態では、高性能のIGBTを得ることができた。バイポーラ動作になるため、伝導度変調が起こり、オン抵抗が小さくなる。その結果、上述したDiMOSFETに比べて、通電能力を大幅に高めることができる。この時、電子電流のみならず、正孔電流も流れるので、エミッタ電極とp領域との接触抵抗を低くすることは、非常に重要である。第5の実施形態により、十分に低い接触抵抗を得ることができるので、今後の微細加工を伴った、IGBT素子作成において、第5の実施形態の技術は極めて効果的である。第6の実施形態第5の実施形態では、nSiC半導体領域230を形成する際に、ドーパントとピン止め材の共ドープを行った場合を説明した。同様に、pSiC半導体領域220を形成する際に、ドーパントとピン止め材の共ドープを行った場合を説明した。第6の実施形態では、スパッタ法を用いてnSiC半導体領域230とpSiC半導体領域220にピン止め材を導入する方法を説明する。第6の実施形態は、IGBTにおいて、第2の実施形態における構成を適用させた場合に相当する。図20に第6の実施形態における半導体装置の製造方法の要部工程を示す。図20において、ピン止め材Sのイオン注入工程S108とピン止め材Mgのイオン注入工程S112とが削除された点と、電極エミッタ電極形成工程S119の代わりに、電極エミッタ電極形成工程S121が追加された点以外は、図19と同様である。また、半導体装置の構成自体は図18と同様である。以下、特に説明しない内容は第5の実施形態と同様である。また、イオン注入工程S104から絶縁膜形成工程S116の各工程の内容は、n-SiC半導体層202をn-SiC半導体層204と読み替える点以外は、第2の実施形態と同様である。電極エミッタ電極形成工程S121の内容は、ソース電極をエミッタ電極と読み替えた点以外は、第2の実施形態における電極ソース電極形成工程S120の内容と同様である。以上のように、IGBTの場合も、エミッタ電極とコレクタ電極を共にオーミック接続にできる。よって、p型SiC領域と金属との低抵抗コンタクトの実現を可能にできる。また、n型SiC領域と金属との低抵抗コンタクトのより低温での実現を可能にできる。さらに、1つの電極で同時にp型SiC領域とn型SiC領域とに接続できる。第7の実施形態第5の実施形態では、n-SiC半導体層204にp型ドーパントを選択的に注入して、複数のp型SiC領域とp型SiC領域間のn型SiC領域を形成したが、これに限るものではない。第7の実施形態は、IGBTにおいて、第3の実施形態における構成を適用させた場合に相当する。図21に第7の実施形態における半導体装置の構成を示す。図21では、図18と同様、IGBTの構造断面を示している。図21では、n-SiC半導体層204上に、互いに間隔を隔て所定の膜厚の複数の低濃度p型p-SiC半導体領域212が形成され、p-SiC半導体領域212間に高濃度n型nSiC半導体領域214が形成された点以外は、図18と同様である。また、以下、特に説明する内容以外は、第5の実施形態と同様である。図22に第7の実施形態における半導体装置の製造方法の要部工程を示す。図22において、p-化用のイオン注入工程S104の代わりに、n-SiC膜形成工程S102とn化用のイオン注入工程S106との間に、p-SiC膜形成工程S103とn化用のイオン注入工程S105を追加した点以外は図19と同様である。p-SiC膜形成工程S103とn化用のイオン注入工程S105の内容は、n-SiC半導体層202をn-SiC半導体層204と読み替える点以外は、第3の実施形態と同様である。第8の実施形態第2の実施形態では、n-SiC半導体層202にp型ドーパントを選択的に注入して、複数のp型SiC領域とp型SiC領域間のn型SiC領域を形成したが、これに限るものではない。第8の実施形態は、IGBTにおいて、第4の実施形態における構成を適用させた場合に相当する。第8の実施形態における半導体装置の構成は、図21と同様である。また、以下、特に説明する内容以外は、第6の実施形態と同様である。図23に第8の実施形態における半導体装置の製造方法の要部工程を示す。図23において、p-化用のイオン注入工程S104の代わりに、n-SiC膜形成工程S102とn化用のイオン注入工程S106との間に、p-SiC膜形成工程S103とn化用のイオン注入工程S105を追加した点以外は図20と同様である。また、p-SiC膜形成工程S103とn化用のイオン注入工程S105の内容は、第4の実施形態と同様である。第9の実施形態上述したピン止め材を用いて導電性材料とp型SiC或いはn型SiCとのオーミック接合させる技術は、上述した例に限るものではない。第9の実施形態では、ダイオードに使用した場合について一例を説明する。図24に第9の実施形態における半導体装置の構成を示す。図24では、一例として、PiNダイオードの構造断面を示している。図24において、高濃度n型nSiC半導体基板20の表面上に、n型n-SiC半導体層22が形成され、配置される。nSiC半導体基板20は、n型のSiC半導体部の一例である。そして、nSiC半導体基板20の裏面には、導電性材料の電極32が接続され、配置される。その際、nSiC半導体基板20は、S、Se、及びTeのうちの少なくとも1種類の元素が電極32との界面部に面密度がピークになるように含有されている。本実施形態では、およそ2×1013/cm2であった。電極32は、nSiC半導体基板20の裏面にオーミック接続される。nSiC半導体基板20の裏面に電極32を形成する方法は、上述した各実施形態においてn型SiCに金属等の電極をオーミック接続させる方法と同様でよい。nSiC半導体基板20は、SiC半導体部の一例となる。そして、n-SiC半導体層22上に、p型p-SiC半導体領域24が形成され、配置される。p型p-SiC半導体領域24上には、導電性材料の電極30が接続され、配置される。その際、p-SiC半導体領域24は、Mg、Ca、Sr、及びBaのうちの少なくとも1種類の元素が電極24との界面部に面密度がピークになるように含有されている。本実施形態では、およそ8×1013/cm2であった。電極24は、p-SiC半導体領域24にオーミック接続される。p-SiC半導体領域24は、第1のSiC半導体部の一例となる。p-SiC半導体領域24上に電極30を形成する方法は、上述した各実施形態においてp型SiCに金属等の電極をオーミック接続させる方法と同様でよい。かかるピン止め材を用いることで高濃度ではなく、低濃度のp-SiC半導体領域24と電極24はオーミック接続できる。第10の実施形態上述したピン止め材を用いて導電性材料とp型SiC或いはn型SiCとのオーミック接合させる技術は、上述した例に限るものではない。第10の実施形態では、他の半導体装置の一例を説明する。図25に第10の実施形態における半導体装置の構成を示す。図25では、一例として、一方の電極がショットキー接続される半導体装置の構造断面を示している。図25において、高濃度n型nSiC半導体基板20の表面上に、n型n-SiC半導体層22が形成され、配置される。nSiC半導体基板20は、n型のSiC半導体部の一例である。そして、nSiC半導体基板20の裏面には、導電性材料の電極32が接続され、配置される。その際、nSiC半導体基板20は、S、Se、及びTeのうちの少なくとも1種類の元素が電極32との界面部に面密度がピークになるように含有されている。本実施形態では、およそ2×1013/cm2であった。電極32は、nSiC半導体基板20の裏面にオーミック接続される。nSiC半導体基板20の裏面に電極32を形成する方法は、上述した各実施形態においてn型SiCに金属等の電極をオーミック接続させる方法と同様でよい。nSiC半導体基板20は、SiC半導体部の一例となる。そして、n-SiC半導体層22上に、金属の電極31がショットキー接続される。第11の実施形態上述したピン止め材を用いて導電性材料とp型SiC或いはn型SiCとのオーミック接合させる技術は、上述した例に限るものではない。第11の実施形態では、ダイオードに使用した場合について他の一例を説明する。図26に第11の実施形態における半導体装置の構成を示す。図26において、高濃度n型nSiC半導体基板20の表面上に、n型n-SiC半導体層22が形成され、配置される。nSiC半導体基板20は、n型のSiC半導体部の一例である。そして、nSiC半導体基板20の裏面には、導電性材料の電極32が接続され、配置される。その際、nSiC半導体基板20は、S、Se、及びTeのうちの少なくとも1種類の元素が電極32との界面部に面密度がピークになるように含有されている。本実施形態では、およそ2×1013/cm2であった。電極32は、nSiC半導体基板20の裏面にオーミック接続される。nSiC半導体基板20の裏面に電極32を形成する方法は、上述した各実施形態においてn型SiCに金属等の電極をオーミック接続させる方法と同様でよい。nSiC半導体基板20は、SiC半導体部の一例となる。そして、n-SiC半導体層22上に、選択的に複数のp型pSiC半導体領域26が形成され、配置される。そして、p型pSiC半導体領域26間には、p型p-SiC半導体領域28とn型nSiC半導体領域29とが形成され、下からこの順で配置される。そして、両側のp型pSiC半導体領域26とp型pSiC半導体領域26間のnSiC半導体領域29上に1つの電極33が接続される。その際、pSiC半導体領域26は、Mg、Ca、Sr、及びBaのうちの少なくとも1種類の元素が電極33との界面部に面密度がピークになるように含有されている。本実施形態では、およそ8×1013/cm2であった。電極33は、p型pSiC半導体領域26にオーミック接続される。p型pSiC半導体領域26は、第1のSiC半導体部の一例となる。p型pSiC半導体領域26上に電極33を形成する方法は、上述した各実施形態においてp型SiCに金属等の電極をオーミック接続させる方法と同様でよい。同様に、nSiC半導体領域29は、S、Se、及びTeのうちの少なくとも1種類の元素が電極33との界面部に面密度がピークになるように含有されている。本実施形態では、およそ2×1013/cm2であった。電極33は、nSiC半導体領域29にオーミック接続される。nSiC半導体領域29上に電極33を形成する方法は、上述した各実施形態においてn型SiCに金属等の電極をオーミック接続させる方法と同様でよい。nSiC半導体領域29は、SiC半導体部或いは第2のSiC半導体部の一例となる。以上、具体例を参照しつつ実施形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。上述した実施形態では、一連の半導体材料として、SiCを用いたが、これに限るものではない。特に、価電子帯の真空からの位置が5.7eV以上に大きい物質に有効である。また、半導体部における拡散が小さい場合に有効なので、格子定数がSiよりも小さい方が有効である。例えば、一連の半導体材料として、窒化ガリウムGaN、ダイヤモンド等を用いても同様の効果を得ることができる。また、各層膜の膜厚や、開口部のサイズ、形状、数などについても、半導体集積回路や各種の半導体素子において必要とされるものを適宜選択して用いることができる。その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置の製造方法は、本発明の範囲に包含される。また、説明の簡便化のために、半導体産業で通常用いられる手法、例えば、フォトリソグラフィプロセス、処理前後のクリーニング等は省略しているが、それらの手法が含まれ得ることは言うまでもない。"