"以下の工程を含む半導体集積回路装置の製造方法:a被検査デバイスを組み立てる工程;bテストボード上にテストソケットを搭載したテスト装置を準備する工程;c前記テスト装置の前記テストソケットに前記被検査デバイスを載置する工程;d前記被検査デバイスが前記テストソケットに載置された状態で、前記被検査デバイスの信号端子、電源端子および接地端子に、それぞれ信号用テストピン、電源用テストピンおよび接地用テストピンを接触させた状態で、電気的テストを実行する工程、ここで、前記テストソケットは、以下を有する:x1上面および下面を有するソケット枠体;x2前記ソケット枠体の前記上面および前記下面間の中間層に設けられたソケット中間配線層;x3前記ソケット中間配線層内に設けられたソケット中間配線層内電源配線およびソケット中間配線層内接地配線;x4前記ソケット枠体の前記上面と前記下面との間を貫通する前記信号用テストピン;x5前記ソケット枠体の前記上面と前記ソケット中間配線層との間を貫通し、前記ソケット中間配線層内電源配線と電気的に接続された前記電源用テストピン;x6前記ソケット枠体の前記上面と前記ソケット中間配線層との間を貫通し、前記ソケット中間配線層内接地配線と電気的に接続された前記接地用テストピン、ここで、前記電源用テストピンと前記接地用テストピンの間には、直接又は間接にバイパスコンデンサが電気的に接続されており、前記信号用テストピンは、前記ソケット中間配線層と電気的に接続されていない。前記1項の半導体集積回路装置の製造方法において、前記テストソケットは、更に以下を有する:x7前記ソケット枠体の前記ソケット中間配線層と前記下面との間を貫通し、前記ソケット中間配線層内電源配線と電気的に接続された電源用中継ピン;x8前記ソケット枠体の前記ソケット中間配線層と前記下面との間を貫通し、前記ソケット中間配線層内接地配線と電気的に接続された接地用中継ピン、ここで、前記電源用中継ピンおよび前記接地用中継ピンは、平面的に見て、前記信号用テストピンよりも外側に配置されている。前記2項の半導体集積回路装置の製造方法において、前記電源用中継ピンおよび前記接地用中継ピンのそれぞれの総断面積は、前記電源用テストピンおよび前記接地用テストピンのそれぞれの総断面積よりも大きい。前記2項の半導体集積回路装置の製造方法において、前記テストボードは、以下を有する:y1電源用テストボード中間配線と接地用テストボード中間配線を有する電源接地用テストボード中間配線層;y2前記電源接地用テストボード中間配線層よりも下層に設けられ、信号用テストボード中間配線を有する信号用テストボード中間配線層;y3前記信号用テストボード中間配線および前記信号用テストピンと電気的に接続し、且つ、前記電源接地用テストボード中間配線層の中央部をこれと電気的に接続することなく、前記テストボードの上面と前記信号用テストボード中間配線層との間を貫通する信号用上部ビア;y4前記電源用テストボード中間配線および前記テストボードの前記上面と前記電源接地用テストボード中間配線層との間を貫通し、前記電源用中継ピンと電気的に接続された電源用上部ビア;y5前記テストボードの前記上面と前記電源接地用テストボード中間配線層との間を貫通し、前記接地用テストボード中間配線および前記接地用中継ピンと電気的に接続された接地用上部ビア。前記1項の半導体集積回路装置の製造方法において、前記バイパスコンデンサは、前記テストソケット内に設けられている。前記5項の半導体集積回路装置の製造方法において、前記バイパスコンデンサは、前記ソケット中間配線層内電源配線と前記ソケット中間配線層内接地配線の間に接続されている。前記6項の半導体集積回路装置の製造方法において、前記バイパスコンデンサは、前記ソケット中間配線層の下側に設けられている。前記4項の半導体集積回路装置の製造方法において、前記テストボードは、更に以下を有する:y6前記信号用テストボード中間配線層と前記テストボードの下面との間を貫通し、前記信号用テストボード中間配線層と電気的に接続された信号用下部ビア;y7前記電源接地用テストボード中間配線層と前記テストボードの前記下面との間を貫通し、前記電源接地用テストボード中間配線層と接続することなく、前記電源用テストボード中間配線と電気的に接続された電源用下部ビア;y8前記電源接地用テストボード中間配線層と前記テストボードの前記下面との間を貫通し、前記信号用テストボード中間配線層と接続することなく、前記接地用テストボード中間配線と電気的に接続された接地用下部ビア。前記8項の半導体集積回路装置の製造方法において、前記信号用下部ビアは、平面的に見て、前記電源用下部ビアおよび前記接地用下部ビアよりも外側にある。前記3項の半導体集積回路装置の製造方法において、前記電源用中継ピンおよび前記接地用中継ピンは、それぞれ複数本のピンから構成されている。前記1項の半導体集積回路装置の製造方法において、前記被検査デバイスはBGAパッケージであって、前記a工程は、z1配線基板を準備する工程と、z2前記配線基板上に接着剤層を介して半導体チップを搭載する工程と、z3前記半導体チップ上のボンディングパッドと前記配線基板上の外部リードとをボンディングワイヤにより電気的に接続する工程と、z4前記配線基板4の上面、前記半導体チップ2、前記ボンディングワイヤ、および前記外部リードを封止樹脂体により封止する工程と、z5前記配線基板の下面に、複数の半田ボールを搭載し、半田バンプ電極を形成する工程と、を有する。LSILargeScaleIntegration等の半導体集積回路装置の電気的テスト、たとえばパッケージテストにおいては、一般にLSIテスティング治具が使用される。このLSIテスティング治具は、通常、テストボード、その上に取り付けられたテストソケット等から構成されている。このテストボードは、多層配線樹脂基板であり、各配線層は、基本的に信号用配線層と電源用配線層に大別される。また、テストボード内には、多数のビア配線が設けられており、このビア配線は、たとえば最上層の電源パッド、中間の電源配線層および最下層のパッド等を相互接続する貫通ビア配線と、たとえば最上層の信号パッドおよび中間の信号配線層間等を相互接続する部分ビア配線に大別される。貫通ビア配線は、主に電源用に使用され、部分ビア配線は、主に信号用に使用される。半導体集積回路装置の電気的テストパッケージテスト等においては、テストヘッド内の電源からプローブプローブピン、プローブ針等に至る比較的長い経路を介して供給される電源電圧の変動を防止するために、通常、テストボード上等たとえば、下面に、電界コンデンサ等の大容量のバイパスコンデンサを設置している。テストボードの設計に於いては、被テストデバイスであるLSIとバイパスコンデンサ間の距離をできる限り短くすることが求められる。しかしながら、半導体集積回路装置の高機能化に伴うピン数の増大などにより、それに対応するテストボードの配線層の数は増加の一途をたどっており、LSIとバイパスコンデンサ間の距離は、徐々に大きくなる傾向にある。従って、電源変動によるノイズ成分が信号系統に影響を与えないように、電源系と信号系のクロストークを極力低減することが重要となる。本願発明は、これらの課題を解決するためになされたものである。本発明の目的は、信頼性の高い半導体集積回路装置の製造プロセスを提供することにある。本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。すなわち、本願の一つの発明は、半導体集積回路装置の製造方法における電気的テストに際して、テストソケット内に、電源用テスト端子および電源系接地用テスト端子と連結し、信号用テスト端子と連結しない中間層配線を設けることによって、被検査デバイスの近傍に於いて、電源系と信号系の電流通路を空間的に分離できるようにしたものである。本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。すなわち、半導体集積回路装置の製造方法における電気的テストに際して、テストソケット内に、電源用テスト端子および電源系接地用テスト端子と連結し、信号用テスト端子と連結しない中間層配線を設けることによって、被検査デバイスの近傍に於いて、電源系と信号系の電流通路を空間的に分離できるようにしたので、電源ノイズが信号系に影響することを極力防止することができる。実施の形態の概要先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。1.以下の工程を含む半導体集積回路装置の製造方法:a被検査デバイスを組み立てる工程;bテストボード上にテストソケットを搭載したテスト装置を準備する工程;c前記テスト装置の前記テストソケットに被検査デバイスを載置する工程;d前記被検査デバイスが前記テストソケットに載置された状態で、前記被検査デバイスの信号端子、電源端子および接地端子に、それぞれ信号用テストピン、電源用テストピンおよび接地用テストピンを接触させた状態で、電気的テストを実行する工程、ここで、前記テストソケットは、以下を有する:x1上面および下面を有するソケット枠体;x2前記ソケット枠体の前記上面および前記下面間の中間層に設けられたソケット中間配線層;x3前記ソケット中間配線層内に設けられたソケット中間配線層内電源配線およびソケット中間配線層内接地配線;x4前記ソケット枠体の前記上面と前記下面との間を貫通する前記信号用テストピン;x5前記ソケット枠体の前記上面と前記ソケット中間配線層との間を貫通し、前記ソケット中間配線層内電源配線と電気的に接続された前記電源用テストピン;x6前記ソケット枠体の前記上面と前記ソケット中間配線層との間を貫通し、前記ソケット中間配線層内接地配線と電気的に接続された前記接地用テストピン、ここで、前記電源用テストピンと前記接地用テストピンの間には、直接又は間接にバイパスコンデンサが電気的に接続されており、前記信号用テストピンは、前記ソケット中間配線層と電気的に接続されていない。2.前記1項の半導体集積回路装置の製造方法において、前記テストソケットは、更に以下を有する:x7前記ソケット枠体の前記ソケット中間配線層と前記下面との間を貫通し、前記ソケット中間配線層内電源配線と電気的に接続された電源用中継ピン;x8前記ソケット枠体の前記ソケット中間配線層と前記下面との間を貫通し、前記ソケット中間配線層内接地配線と電気的に接続された接地用中継ピン、ここで、前記電源用中継ピンおよび前記接地用中継ピンは、平面的に見て、前記信号用テストピンよりも外側に配置されている。3.前記2項の半導体集積回路装置の製造方法において、前記電源用中継ピンおよび前記接地用中継ピンのそれぞれの総断面積は、前記電源用テストピンおよび前記接地用テストピンのそれぞれの総断面積よりも大きい。4.前記2または3項の半導体集積回路装置の製造方法において、前記テストボードは、以下を有する:y1電源用テストボード中間配線と接地用テストボード中間配線を有する電源接地用テストボード中間配線層;y2前記電源接地用テストボード中間配線層よりも下層に設けられ、信号用テストボード中間配線を有する信号用テストボード中間配線層;y3前記信号用テストボード中間配線および前記信号用テストピンと電気的に接続し、且つ、前記電源接地用テストボード中間配線層の中央部をこれと電気的に接続することなく、前記テストボードの上面と前記信号用テストボード中間配線層との間を貫通する信号用上部ビア;y4前記電源用テストボード中間配線および前記テストボードの前記上面と前記電源接地用テストボード中間配線層との間を貫通し、前記電源用中継ピンと電気的に接続された電源用上部ビア;y5前記テストボードの前記上面と前記電源接地用テストボード中間配線層との間を貫通し、前記接地用テストボード中間配線および前記接地用中継ピンと電気的に接続された接地用上部ビア。5.前記1から4項のいずれか一つの半導体集積回路装置の製造方法において、前記バイパスコンデンサは、前記テストソケット内に設けられている。6.前記1から5項のいずれか一つの半導体集積回路装置の製造方法において、前記バイパスコンデンサは、前記ソケット中間配線層内電源配線と前記ソケット中間配線層内接地配線の間に接続されている。7.前記1から6項のいずれか一つの半導体集積回路装置の製造方法において、前記バイパスコンデンサは、前記ソケット中間配線層の下側に設けられている。8.前記4から7項のいずれか一つの半導体集積回路装置の製造方法において、前記テストボードは、更に以下を有する:y6前記信号用テストボード中間配線層と前記テストボードの下面との間を貫通し、前記信号用テストボード中間配線層と電気的に接続された信号用下部ビア;y7前記電源接地用テストボード中間配線層と前記テストボードの前記下面との間を貫通し、前記信号用テストボード中間配線層と接続することなく、前記電源用テストボード中間配線と電気的に接続された電源用下部ビア;y8前記電源接地用テストボード中間配線層と前記テストボードの前記下面との間を貫通し、前記電源接地用テストボード中間配線層と接続することなく、前記接地用テストボード中間配線と電気的に接続された接地用下部ビア。9.前記8項の半導体集積回路装置の製造方法において、前記信号用下部ビアは、平面的に見て、前記電源用下部ビアおよび前記接地用下部ビアよりも外側にある。10.前記2から9項のいずれか一つの半導体集積回路装置の製造方法において、前記電源用中継ピンおよび前記接地用中継ピンは、それぞれ複数本のピンから構成されている。11.前記1項の半導体集積回路装置の製造方法において、前記被検査デバイスはBGAパッケージであって、前記a工程は、z1配線基板を準備する工程と、z2前記配線基板上に接着剤層を介して半導体チップを搭載する工程と、z3前記半導体チップ上のボンディングパッドと前記配線基板上の外部リードとをボンディングワイヤにより電気的に接続する工程と、z4前記配線基板4の上面、前記半導体チップ2、前記ボンディングワイヤ、および前記外部リードを封止樹脂体により封止する工程と、z5前記配線基板の下面に、複数の半田ボールを搭載し、半田バンプ電極を形成する工程と、を有する。本願における記載形式、基本的用語、用法の説明1.本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。更に、本願において、半導体装置または半導体集積回路装置というときは、主に、各種トランジスタ能動素子単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等たとえば単結晶シリコン基板上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、MOSFETMetalOxideSemiconductorFieldEffectTransistorに代表されるMISFETMetalInsulatorSemiconductorFieldEffectTransistorを例示することができる。このとき、集積回路構成の代表的なものとしては、Nチャネル型MISFETとPチャネル型MISFETを組み合わせたCMOSComplemetaryMetalOxideSemiconductor型集積回路に代表されるCMISComplemetaryMetalInsulatorSemiconductor型集積回路を例示することができる。2.同様に実施の態様等の記載において、材料、組成等について、AからなるX等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、A以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、Aを主要な成分として含むX等の意味である。たとえば、シリコン部材等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。3.同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。4.さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。5.ウエハ、半導体チップというときは、通常は半導体集積回路装置半導体装置、電子装置も同じをその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、SOI基板、LCDガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。6.半導体集積回路装置、半導体装置等の電気的試験は、ウエハ状態で試験を実行するウエハプローブテストと、チップに分離した状態またはパッケージされた状態で試験を実行するパッケージテストに分類できる。ウエハプローブテストには、DCパラメトリックテストやプローブテストが含まれる。一方、パッケージテストには、いわゆる選別テスト、最終テスト、スクリーニングテスト、バーンインテスト、テストバーンイン等が含まれる。本願では、主にパッケージテストを例に取り具体的に説明する。また、テストボードというときは、特に、そうでない旨、明記した場合、または、明らかに、そうでないことが明白な場合を除き、パッケージテストにおいて、被検査デバイス用テストソケットを搭載した主要な配線基板を指し、ウエハプローブテストにおいては、プローブカードの主要部を構成する配線基板を指すものとする。更に、信号用テストピン、電源用テストピン、接地用テストピンとは、特に、そうでない旨、明記した場合、または、明らかに、そうでないことが明白な場合を除き、パッケージテストにおいて、それぞれの機能に対応する被検査デバイス用テストソケットのテスト端子通常、ポゴピンが使われるが、それ以外でも良いを指し、ウエハプローブテストにおいては、プローブカードに取り付けられたプローブ針を指すものとする。ここで、テストソケットとは、被検査デバイスをセットして、検査を実行するための構造体であり、テスト端子が被検査デバイス側の端子信号端子、電源端子、接地端子等とコンタクトできるようにされた基板、枠体、配線構造体等を含む。7.本願に於いて、ソケット中間配線層とは、ソケット又はソケット枠体の上面の被検査デバイスとのコンタクト平面と、ソケット枠体の下面のテストボードとのコンタクト平面との間の中間層に対応する配線層をいう。この配線層は、通常、絶縁基板の両面に配線を設けた両面構造たとえば、上が電源配線で、下が接地配線であるが、片方の面に設けたものでも良い。また、中継ピンとは、ソケット内に於いて、ソケット中間配線層とソケット枠体の下面間を電気的に繋ぐポゴピン等ポゴピンに限定されず、その他のピン又はビア配線等でも良いの中継連結部材である。なお、本願に於いて、ビアとは、特にそうでない旨明記した場合、および文脈から明らかにそうでない場合を除き、ビア配線等を示すものとする。更に、テストボード中間配線層とは、テストボードの上面のソケットとのコンタクト平面と、テストボードの下部ポゴピンとのコンタクト平面との間の中間層に対応する配線層をいう。この配線層は、通常、ある機能に対応する配線とそれに対応する接地配線の一対のサブ層等からなる2層構造または多層構造であるがたとえば、信号配線、電源配線と接地配線等、単一層の構造としてもよい。実施の形態の詳細実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。1.本願の一実施の形態の半導体集積回路装置の製造方法における要部プロセスである電気的テスト工程に使用する試験装置の全体構成の説明主に図1以下では、典型的なテスト装置を例にとり具体的に説明するが、これらは一例であり、たとえば、テスト電源部55図1参照は、テスタ本体51の外、テストヘッド52内や、テストボード21上に設けても良い。また、以下の例では、テストヘッド52とテストボード21の相互接続は、ポゴピンを用いたものを例示したが、これは単なる一例であり、その他の接続方法でもよいことはいうまでもない。図1は本願の一実施の形態の半導体集積回路装置の製造方法における要部プロセスである電気的テスト工程に使用する試験装置の全体構成を説明するためのパッケージテスト装置全体模式断面図である。これに基づいて、本願の一実施の形態の半導体集積回路装置の製造方法における要部プロセスである電気的テスト工程に使用する試験装置の全体構成を説明する。図1に示すように、テスト装置1のテスタヘッド52の上面に、必要に応じて、パフォーマンスボード24等の補助ボード、ポゴピン群23等を介して、テストボード21が設置されている。テストボード21の上面21aには、テストソケット22が取り付けられており、このテストソケット22内のソケット端子15テスト端子に被検査デバイス3たとえば、BGA等の半導体パッケージのバンプ電極9すなわち、外部端子であり、QFP等の場合は、外部リードをコンタクトさせた状態で電気的試験を実行する。電気的試験の際の電源やテスト信号は、テスト装置1のテスタ本体51に設けられたテスタ電源55およびテスト回路部54から電源信号ケーブル53たとえば数千本のケーブルの束からなるを介し、更にテスタヘッド52内、パフォーマンスボード24、ポゴピン群23、テストボード21のポゴピンによる接続部ポゴ座27、テストボード21内の配線ビアを含む、テストソケット22、ソケット端子15テスト端子等を介して、被検査デバイス3に供給される計測はこの逆経路である。2.本願の前記一実施の形態の半導体集積回路装置の製造方法における電気的テスト工程の対象デバイスの一例の説明主に図2および図3本願の発明の適用される対象製品は、広く、半導体集積回路装置の全般に及ぶが、以下では、具体例として、標準的なCMOSComplemetaryMetalOxideSemiconductor型集積回路に代表されるCMISComplemetaryMetalInsulatorSemiconductor型集積回路を搭載した半導体チップおよびそれを封止したデバイスを例にとり、具体的に説明する。ここでは、パッケージ形式として、BGABallGridArray型パッケージを例に取り、具体的に説明するが、PGAPinGridArray型パッケージでも、QFPQuadFlatPackage,QFNQuadFlatNon-leadedPackage等その他のパッケージでも良いことは、言うまでもない。図2は本願の前記一実施の形態の半導体集積回路装置の製造方法における電気的テスト工程の対象デバイスの一例のBGABallGridArrayパッケージ型デバイスの全体模式断面図である。図3は図2の半導体チップ2のデバイス面の模式レイアウト図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法における電気的テスト工程の対象デバイスの一例を説明する。図2にプラスチックBGA型パッケージ3を示す。図2に示すように、被検査デバイス3の断面に於いて、配線基板4上に、接着剤層5を介して半導体チップ2が搭載されており、半導体チップ2のデバイス面2a上のボンディングパッド11と配線基板4上の外部リード6の間に、金ワイヤ等のボンディングワイヤ7が接続されている。この配線基板4の上面には、半導体チップ2、ボンディングワイヤ7、外部リード6等を封止するように、封止樹脂体8が形成されており、配線基板4の下面には、複数の通常、百個から数百個以上程度の半田バンプ電極9信号端子、電源端子、接地端子等の外部端子が設けられている。なお、図2に示すプラスチックBGA型パッケージ3は、以下の順序で組み立てられる。最初に配線基板4を準備し、その配線基板4上に接着剤層5を介して半導体チップ2を搭載する。次に、半導体チップ2のデバイス面2a上のボンディングパッド11と配線基板4上の外部リード6とを金ワイヤ等のボンディングワイヤ7により電気的に接続する。次に、配線基板4の上面、半導体チップ2、ボンディングワイヤ7、および外部リード6を封止樹脂体8により封止する。次に、配線基板4の下面には、複数の半田ボールを搭載し、半田バンプ電極9を形成する。通常のLSILargeScaleIntegrationの電源電圧は、1ボルト系電源、3ボルト系電源、5ボルト系電源等の多電源系となっており、その電流は比較的大きいので、バンプ電極9個数は、例えば、数百個の半分程度は、電源端子およびそれに対応する接地端子となっている。たとえば、1ボルト系電源を例に取れば、以下に説明する図3に示すように、チップ上の電源パッドVddは、パッケージ3内で枝分かれして、多数の電源端子、すなわち、電源用バンプ電極に接続されている。なお、その他の多くの部分は信号端子が占めており、残りが、その他の各種の端子である。図3に、CMOS集積回路チップ2のレイアウトの概要を示す。図3に示すように、半導体チップ2の上面2aデバイス面または第1の主面の周辺部のパッド配置領域には、外部電源電極Vdd電源パッド、電源端子、接地電極Gnd接地パッド、接地端子、複数の入出力パッドIO等のボンディングパッド11が設けられており、その内側には、内部領域の各回路に電源を供給する電源幹配線が設けられている。チップ2の上面2aの内部領域には、たとえば、CPUを中心としたコアロジック領域CL、各回路へクロックを供給するPLL回路部PLL、メモリ回路部SRAM、外部メモリ等とのインターフェースを構成する高速インターフェース回路部BUS、ビルトインセルフテスト回路部BIST等が設けられている。3.本願の前記一実施の形態の半導体集積回路装置の製造方法における要部プロセスである電気的テスト工程の概要説明主に図4このセクションでは、セクション2で説明した被検査デバイスをセクション1で説明したテスト装置を使用して、電気的テストを実行するためのテストボードとその周辺構造等のアウトラインについて説明する。ここでは、パッケージテストを例に取り、具体的に説明するが、ウエハテスト等の他の形式の電気的テストにも適用できることは言うまでもない。以下の電気的試験装置の要部図面では、図示の都合上、多数ある信号ラインおよび電源系電源および対応する接地ラインの内、代表のみ1本から数本程度を示す。また、通常、バイパスコンデンサは、一つの電源系に10個から数十個程度設置するが、以下の図では、代表として、1から2個程度を表示する。図4は本願の前記一実施の形態の半導体集積回路装置の製造方法における要部プロセスである電気的テスト工程の概要を説明するためのパッケージテスト装置の要部模式断面図である。これに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法における要部プロセスである電気的テスト工程の概要を説明する。現在のロジック回路システムは、システムクロックに同期してオンおよびオフを繰り返す非常に多くのスイッチの集合体と考えられるから、そのオンオフに対応して、電源電流および電源電圧も変動することになり、これが電源ノイズの原因である。テスト装置の被検査デバイス周辺は、比較的小さな空間に多くの電流通路が存在するため、クロストークの回避は特に重要である。まず、テストソケット近傍における信号系電流通路と電源系電流通路のクロストークの回避を検討する。図4に示すように、被検査デバイス3の下面には、信号端子9s、電源端子9v、接地端子9gがあり、電気的テストの際には、これらに対して、それぞれ信号用テストピン15s、電源用テストピン15v、接地用テストピン15gがコンタクトしている。ここで、信号用テストピン15sは、ソケット中間配線基板14に作られたソケット中間配線層12に接続されることなく、テストソケット22テストソケット枠体の上面22aと下面22b間を貫通している。一方、電源用テストピン15vおよび接地用テストピン15gは、ソケット中間配線層12に接続され、水平位置が外方へシフトして、それぞれ電源用中継ピン16vおよび接地用中継ピン16gに接続されている。すなわち、電源用テストピン15vおよび接地用テストピン15gは、テストソケット22の上面22aとソケット中間配線層12の間を貫通しており、電源用中継ピン16vおよび接地用中継ピン16gは、ソケット中間配線層12とテストソケット22の下面22b間を貫通している。ここで、電源用中継ピン16vおよび接地用中継ピン16gは、テストソケット22内に於いて、平面的に見て、信号用テストピン15sよりも外側に配置されている。このようにすることによって、電源系と信号系の間のクロストークを防止することができる。また、電源用テストピン15vおよび接地用テストピン15g信号用テストピン15sも同じの断面積と比較して、電源用中継ピン16vおよび接地用中継ピン16gの断面積を大きくすると、電源と被検査デバイス間のインダクタンスを下げるのに有効である。具体的に断面積を増やす方法としては、ピンの本数を増やす方法すなわち、電源用中継ピン16vおよび接地用中継ピン16gの本数を複数本とする方法であると、1本のピンの径を増やす方法がある。また、ピンの本数を増やすと同時に、各ピンの径を増やす方法もある。更に、各ピンの径を増やすことは、レイアウト上の面積効率を上げる効果がある。また、ピンの単価は、径にあまり依存しないので、価格的にも有利である。なお、各ピンの具体的な径を例示すると、以下のごとくである。すなわち、信号用テストピン15s、電源用テストピン15vおよび接地用テストピン15gの直径は、たとえば0.3ミリメートル程度、電源用中継ピン16vおよび接地用中継ピン16gの直径は、たとえば0.4ミリメートル程度である。なお、本願に於いては、テストソケット22テストソケット枠体とテストソケット22の蓋、被検査デバイス押さえ部材等は、種々の形式があるためテストソケット22とは別の部材と考えている。テストソケット22内、たとえば、ソケット中間配線層12の下方には、電源用テストピン15vおよび接地用テストピン15g間には、直接又は間接に電源-接地間のバイパスコンデンサ10が接続されている。ここで、一つのバイパスコンデンサ10の容量は、たとえば、1マイクロファラドから0.01マイクロファラド程度である。テストソケット22は、テストボード21上に搭載されており、各信号用テストピン15sは、テストボード21の上面21aで、対応する信号用上部ビア17sとコンタクトしており、電源用中継ピン16vおよび接地用中継ピン16gは、同様に、それぞれ電源用上部ビア17vおよび接地用上部ビア17gとコンタクトしている。テストボード21内に於いて、電源用上部ビア17vおよび接地用上部ビア17gは、コアロジック回路系電源接地用テストボード中間配線層Lvc電源接地用テストボード中間配線層と接続され、平面的に外方へシフトされている。すなわち、電源用上部ビア17vおよび接地用上部ビア17gは、テストボード21の上面21aと電源接地用テストボード中間配線層Lvcの間を貫通している。各信号用上部ビア17sは、電源接地用テストボード中間配線層Lvcよりも下方に設けられた信号用テストボード中間配線層Lsと接続され、電源接地用テストボード中間配線層Lvcと接続されることなく電源用上部ビア17vおよび接地用上部ビア17gよりも平面的に外方へシフトされている。すなわち、各信号用上部ビア17sは、テストボード21の上面21aと信号用テストボード中間配線層Lsの間を貫通している。このようのコアロジック回路系電源接地用テストボード中間配線層Lvc電源接地用テストボード中間配線層よりも下層に信号用テストボード中間配線層Lsを持ってくることによって、テストボード21の被検査デバイス3に比較的近い部分で、電源系のビア位置を外側へシフトできるので、それよりもテスタ電源に近い部分のビアや配線の自由度が飛躍的に向上する。外方へシフトされた電源用上部ビア17vおよび接地用上部ビア17gは、それぞれ電源用下部ビア18vおよび接地用下部ビア18gを介して、テストボード21の下面21bに導かれる。同様に、電源用下部ビア18vおよび接地用下部ビア18gよりも外側へシフトされた各信号用上部ビア17sは、それぞれ信号用下部ビア18sを介して、テストボード21の下面21bに導かれる。すなわち、電源用下部ビア18vおよび接地用下部ビア18gは、信号用テストボード中間配線層Lsと接続されることなく、コアロジック回路系電源接地用テストボード中間配線層Lvc電源接地用テストボード中間配線層とテストボード21の下面21bの間を貫通している。一方、信号用下部ビア18sは、信号用テストボード中間配線層Lsとテストボード21の下面21bの間を貫通している。ここで、信号用下部ビア18sは、テストボード21内に於いて、平面的に見て、電源用下部ビア18vおよび接地用下部ビア18gよりも外側に配置されている。このことによって、被検査デバイスの信号端子が増加しても、そのレイアウトを比較的容易に行うことができる。これは、外周部の方が、面積が大きいからである。ここで、各ビアの径を具体的に例示するとすれば以下のごとくである。すなわち、テストボード21の全ビアの径を例えば同じとして、その径は、たとえば、0.15ミリメートル程度である。なお、ビアによって、その径を異ならせても良い。4.本願の前記一実施の形態の半導体集積回路装置の製造方法における電気的テスト工程に使用する試験装置の要部詳細説明主に図5から図11このセクションでは、セクション3で説明した方法を具体的な端子配置を有する被検査デバイスに適用する際の例を詳細に説明する。図5は本願の前記一実施の形態の半導体集積回路装置の製造方法における電気的テスト工程に使用する試験装置のテストボードの一例の上面図である。図6は図5のX-X’断面に対応するテストボードおよびその周辺の模式断面図である。図7は図6のテストボード多層配線基板の各配線層の構成を示す模式断面図である。図8は図6のテストソケットおよび被検査デバイスの構成を示す模式断面図である。図9は図8のソケット中間配線基板14ソケット中間配線層12の上面図である。図10は図6のテストボードのコアロジック回路系電源接地用テストボード中間配線層Lvcの上面図である。図11は図6のテストボードの信号用テストボード中間配線層Lsの上面図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法における電気的テスト工程に使用する試験装置の要部の詳細を説明する。まず、図5にテストボード21の上面周辺の概要を示す。図5に示すように、テストボード21の中央部には、矩形または円形の絶縁基板をその基体とし、その上面21aにテストソケット22が搭載されている。一方、テストボード21の周辺部には、ポゴ座27下部ポゴピンとのコンタクト部が設けられており、これらのポゴ座27には、テストボード下ポゴピン群23がコンタクトされている。具体的な各部の寸法を例示すると、以下のごとくである。すなわち、テストボード21の全幅は、たとえば50センチメートル程度、厚さは、たとえば5ミリメートル程度、テストソケット22の全幅は、たとえば5センチメートル程度、厚さはたとえば7ミリメートル程度である。次に、図5のX-X’断面を図6に示す。図6に示すように、被検査デバイス3の下面には、電源端子9v、接地端子9g、信号端子9s等のバンプ電極9が多数設けられている。電気的テストの際には、電源端子9v、接地端子9g、信号端子9s等には、それぞれの機能に対応して、信号用テストピン15s、電源用テストピン15v、接地用テストピン15g等のテスト端子がコンタクトしている。信号用テストピン15sは、テストソケット22テストソケット枠体の上面22aと下面22bの間を貫通しており、電源用テストピン15vおよび接地用テストピン15gは、テストソケット22の上面22aとソケット中間配線基板14等の上に作られたソケット中間配線層12の間を貫通している。電源用テストピン15vと接地用テストピン15gの間には、直接又は間接にバイパスコンデンサ10が接続されており、このバイパスコンデンサ10は、たとえば、テストソケット22の内部であって、ソケット中間配線層12の下方に配置されている。電源用テストピン15vと接地用テストピン15gは、ソケット中間配線層12に接続され、平面的に信号用テストピン15sよりも外方にシフトされ、そのシフトされた位置から、それぞれ電源用中継ピン16vおよび接地用中継ピン16gを介して、テストソケット22の下面22bに導かれる。すなわち、電源用中継ピン16vおよび接地用中継ピン16gは、ソケット中間配線層12とテストソケット22の下面22bの間を貫通している。図4で説明したのと同様に、図6に示すように、テストソケット22は、テストボード21の上面21a上に搭載されている。テストソケット22の下面22bにおいて、各信号用テストピン15sは、信号用上部ビア17sとコンタクトしており、電源用中継ピン16vおよび接地用中継ピン16gは、同様に、それぞれ電源用上部ビア17vおよび接地用上部ビア17gとコンタクトしている。電源用上部ビア17vおよび接地用上部ビア17gは、テストボード21の上面21aとテストボード21内に作られたコアロジック回路系電源接地用テストボード中間配線層Lvc電源接地用テストボード中間配線層の間を貫通している。一方、各信号用上部ビア17sは、テストボード21の上面21aと電源接地用テストボード中間配線層Lvcよりも下方に設けられた信号用テストボード中間配線層Lsの間を貫通している。電源用上部ビア17vおよび接地用上部ビア17gは、電源接地用テストボード中間配線層Lvcによって、平面的に外方にシフトされており、シフトされた位置でそれぞれ電源用下部ビア18vおよび接地用下部ビア18gを介して、テストボード21の下面21bに導かれる。一方、各信号用上部ビア17sは、信号用テストボード中間配線層Lsによって、電源用下部ビア18vおよび接地用下部ビア18gよりも平面的に外方の位置にシフトされ、その位置で、信号用下部ビア18sによって、テストボード21の下面21bに導かれる。テストボード21の下面21bと、パフォーマンスボード24図1の接続は、テストボード21の下面21bのポゴ座27とテストボード下ポゴピン群23によって行われる。次に、テストボード21内の具体的配線構造の一例を図7に示す。図7に示すように、テストボード21は、たとえば20層程度の多層配線基板である。ここで、電源系配線層は、通常、各種の電源配線とそれに対応する接地配線の対から構成されており、信号系配線層も、各信号配線層とこれに対応する接地配線層の対から構成されている。この例では、電流容量の比較的大きな大電流電源接地用テストボード中間配線層群Gvhは、比較的上方に設けられており、デジタル信号用テストボード中間配線層群Gdsは、比較的中央部の層に設けられている。一方、電流容量の比較的小さな小電流電源接地用テストボード中間配線層群Gvsは、比較的下方に設けられている。最上層は、一般にほぼ全面に、シールド用の全面接地層Vgsが設けられ、最下層には、たとえば、予備的なその他の配線層Wxが設けられている。ここで、アナログ系の配線層、すなわち、アナログ信号用テストボード中間配線層Lasが必要な場合は、たとえば、デジタル信号用テストボード中間配線層群Gdsとデジタル信号用テストボード中間配線層群Gdsの間等に設けられる。大電流電源接地用テストボード中間配線層群Gvhは、たとえば、コアロジック回路系電源接地用テストボード中間配線層Lvc電源接地用テストボード中間配線層、バス回路系電源接地用テストボード中間配線層Lvb等から構成されている。コアロジック回路系電源接地用テストボード中間配線層Lvcは、たとえば、コアロジック用電源層Vdcとコアロジック用接地層Vgcの対から構成されており、バス回路系電源接地用テストボード中間配線層Lvbは、たとえば、バス用電源層Vdbとバス用接地層Vgbの対から構成されている。デジタル信号用テストボード中間配線層群Gdsは、たとえば、複数の信号用テストボード中間配線層LsLs1,Ls2,Ls3,Ls4から構成されており、各信号用テストボード中間配線層Ls1,Ls2,Ls3,Ls4は、デジタル信号層Φs1、Φs2、Φs3、Φs4およびデジタル信号用接地層Φg1、Φg2、Φg3、Φg4から選ばれた一対から構成されている。すなわち、信号用テストボード中間配線層Ls1は、デジタル信号層Φs1およびデジタル信号用接地層Φg1の対から構成されている。信号用テストボード中間配線層Ls1は、デジタル信号層Ls2およびデジタル信号用接地層Φg2の対から構成されている。信号用テストボード中間配線層Ls3は、デジタル信号層Φs3およびデジタル信号用接地層Φg3の対から構成されている。信号用テストボード中間配線層Ls4は、デジタル信号層Φs4およびデジタル信号用接地層Φg4の対から構成されている。アナログ信号用テストボード中間配線層Lasは、アナログ信号層Φsaおよびアナログ信号接地層Φgaの対から構成されている。小電流電源接地用テストボード中間配線層群Gvsは、アナログ回路系電源接地用テストボード中間配線層Lva、PLL回路系電源接地用テストボード中間配線層Lvp等から構成されている。アナログ回路系電源接地用テストボード中間配線層Lvaは、アナログ用電源層Vdaとアナログ用接地層Vgaの対から構成されている。一方、PLL回路系電源接地用テストボード中間配線層Lvpは、PLL用電源層VdpおよびPLL用接地層Vgpの対から構成されている。次に、図5のX-X’断面に対応するテストソケット22周辺の断面を図8に示す。図8に示すように、ソケット中間配線層12たとえば、図7のコアロジック回路系電源接地用テストボード中間配線層、すなわち、電源接地用テストボード中間配線層Lvcは、それぞれソケット中間配線基板14の上面および下面等に形成されたソケット中間配線層内電源配線19v、ソケット中間配線層内接地配線19g等を有する。ソケット中間配線層内電源配線19vおよびソケット中間配線層内接地配線19gの間には、この例では、直接、バイパスコンデンサ10が接続されている。ソケット中間配線層内電源配線19vおよびソケット中間配線層内接地配線19gは、ソケット中間配線基板14の上面に対応する平面P1等において、それぞれ電源用テストピン15vおよび接地用テストピン15gとコンタクトしている。一方、ソケット中間配線層内電源配線19vおよびソケット中間配線層内接地配線19gは、ソケット中間配線基板14の下面に於いて、電源用中継ピン16vおよび接地用中継ピン16gとコンタクトしている。信号用テストピン15sは、ソケット中間配線基板14ソケット中間配線層12内の配線ソケット中間配線層内電源配線19v、ソケット中間配線層内接地配線19g等を含むと接続することなく、ソケット中間配線基板14を貫通している。図8のソケット中間配線基板14の上面に対応する平面P1に対応する上面図を図9に示す。図9に示すように、ソケット中間配線基板14は、たとえば、ガラスエポキシ等の絶縁性樹脂板で構成されており、その上面には、銅等による電源配線プレート19vソケット中間配線層内電源配線が設けられている。一方、ソケット中間配線基板14の下面には、銅等による接地配線プレート19gソケット中間配線層内接地配線が設けられている。ソケット内電源配線プレート19vソケット中間配線層内電源配線に対して、上方から電源用テストピン15vがコンタクトしており、下方から電源用中継ピン16vがコンタクトしている。一方、ソケット内接地配線プレート19gソケット中間配線層内接地配線に対して、上方から接地用テストピン15gがコンタクトしており、下方から接地用中継ピン16gがコンタクトしている。信号用テストピン15は、ビア周辺の配線のない部分26によって、ソケット内電源配線プレート19vおよびソケット内接地配線プレート19gと接続しないように、ソケット中間配線基板14を貫通している。なお、電源用テストピン15vの本数に比べて、電源用中継ピン16vの本数は多くなっている。同様に、接地用テストピン15gの本数に比べて、接地用中継ピン16gの本数は多くなっている。また、この例では、電源用テストピン15vおよび接地用テストピン15g信号用テストピン15sも同じと比較して、電源用中継ピン16vおよび接地用中継ピン16gの直径は太くなっている。これは、その方がレイアウト上の面積効率が高いからである。具体的には、たとえば、電源用テストピン15vおよび接地用テストピン15gの直径を、0.3ミリメートル程度とすると、電源用中継ピン16vおよび接地用中継ピン16gの直径は、たとえば0.4ミリメートル程度である。次に、図6のコアロジック回路系電源接地用テストボード中間配線層Lvcの上面に対応する平面P2の上面図を図10に示す。図10に示すように、テストボード21のコアロジック回路系電源接地用テストボード中間配線層Lvc電源接地用テストボード中間配線層は、たとえば、テストボード21内部のガラスエポキシ絶縁基板等の絶縁基板電源接地用テストボード中間配線層絶縁基板とその両面に形成された配線層から構成されている。すなわち、絶縁基板の上面には、銅等によるテストボード内電源配線プレート25v電源用テストボード中間配線が設けられており、下面には、銅等によるテストボード内接地配線プレート25g接地用テストボード中間配線が設けられている。テストボード内電源配線プレート25v電源用テストボード中間配線に対して、上方から電源用上部ビア17vが接続されており、下方から信号用下部ビア18vが接続されている。一方、テストボード内接地配線プレート25g接地用テストボード中間配線に対して、接地用上部ビア17gが接続されており、下方から接地用下部ビア18gが接続されている。なお、信号用上部ビア17sは、コアロジック回路系電源接地用テストボード中間配線層Lvc電源接地用テストボード中間配線層と接続されることなく、この層の絶縁基板のほぼ中央部を貫通している。一方、この層よりも下方の信号用下部ビア18sを図中に例示する。次に、図6の信号用テストボード中間配線層Lsの上面に対応する平面P3の上面図を図11に示す。図11に示すように、信号用テストボード中間配線層Lsは、たとえば、テストボード21内部のガラスエポキシ絶縁基板等の絶縁基板信号用テストボード中間配線層絶縁基板とその両面または片面に形成された配線層ビア等を含むから構成されている。すなわち、たとえば、この絶縁基板の上面には、信号用テストボード中間配線25sが形成されており、上方から信号用上部ビア17sが接続されており、下方から信号用下部ビア18sが接続されている。5.本願の前記一実施の形態の半導体集積回路装置の製造方法における電気的テスト工程に使用する試験装置の要部変形例の詳細説明主に図12から図16このセクションでは、セクション4に対する変形例異なる端子配置の被検査デバイスを説明する。図12は本願の前記一実施の形態の半導体集積回路装置の製造方法における電気的テスト工程に使用する試験装置のテストボードおよびその周辺の変形例を説明するためのテストボードおよびその周辺の模式断面図図5のX-X’断面に対応である。図13は図12のテストソケットおよび被検査デバイスの構成を示す模式断面図である。図14は図13のソケット中間配線基板14ソケット中間配線層12の上面図である。図15は図12のテストボードのコアロジック回路系電源接地用テストボード中間配線層Lvcの上面図である。図16は図12のテストボードの信号用テストボード中間配線層Lsの上面図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法における電気的テスト工程に使用する試験装置の要部の変形例の詳細を説明する。この例は、基本的に図6のものと同じであるが、図12に示すように、被検査デバイス3の電源系端子電源端子9v、接地端子9gが、外周部にあるのが特徴となっている。従って、図13に示すように、図8と相違して、電源用テストピン15vおよび接地用テストピン15gは、平面的に信号用テストピン15sの外方にある。また、図14に示すように、図9と相違して、ソケット中間配線層内電源配線19vソケット内電源配線プレートおよびソケット中間配線層内接地配線19gソケット内接地配線プレートも、周辺部にもの存在する。なお、図15に示すように、コアロジック回路系電源接地用テストボード中間配線層Lvc電源接地用テストボード中間配線層の構造は、信号用上部ビア17s等の具体的レイアウトを除いて、基本的に図10と同じである。また、図16に示すように、信号用テストボード中間配線層Lsの構造は、信号用上部ビア17s等の具体的レイアウトを除いて、基本的に図11と同じである。6.本願の全般に関する考察並びに各実施の形態に関する補足的説明このセクションに於いては、本願の全般に関する考察並びに先行する実施の形態変形例を含むに関する補足的説明を行う。前記各実施の形態図4、図6、図12等参照に示したように、被検査デバイス3の近傍に、具体的には、ソケット内に於いて、中間配線層12を設けて、電源系ピン電源用テストピン15v、接地用テストピン15gの平面的位置を外方へシフトすることで、バイパスコンデンサ10を設置するスペースを確保するとともに、信号用テストピン15s信号系ピンとの距離を確保している。すなわち、バイパスコンデンサ10をできるだけ被検査デバイス3の近傍に接続するとともに、電源供給源図1のテスト電源部55と被検査デバイス3の間のインピーダンスを下げることを可能としたものである。これは、単純に多数のバイパスコンデンサ10たとえば、1電源系統につき、10から20個程度を小さなソケットに持ち込むと、ピン経路配線経路が密集して交錯するため、クロストークが増大する。また、ポゴピン等のピンの径を太くしたり、被検査デバイス3の一つの電源系端子電源端子、接地端子に対応するソケット22内の電流通路の数を増加させることも困難になる。そこで、前記各実施の形態においては、テストソケット22内における対応として、比較的スペース的な余裕があるテストソケット22の周辺部に、電源系電流通路をシフトさせている。この対象として特に有効な電源系ピンというのは、比較的電流が大きな大電流電源系ピンである。具体的には、図7で説明したように、コアロジック回路系電源接地用テストピン、バス回路系電源接地用テストピン等である。これに加えて、必須ではないが、テストボード21にも改良を加えている。すなわち、大電流電源系電流通路コアロジック回路系電源接地用テストピン、バス回路系電源接地用テストピン等に対応するテストボード21内の電流通路を比較的上層主要な信号系配線層よりも上層で、スペース的に比較的余裕のあるテストボード21の外周部へシフトさせている。このことによって、図10又は図15に示すように、電源接地用テストボード中間配線層Lvcより上側のビア電源用上部ビア17v、接地用上部ビア17gの総断面積よりも電源接地用テストボード中間配線層Lvcより下側のビア電源用下部ビア18v、接地用下部ビア18gの総断面積を大きくすることが容易となる。具体的には、この例では、上側のビアの本数に比べて、下側のビアの本数を増やしている。ここで、電源接地用テストボード中間配線層Lvcを信号用テストボード中間配線層Lsよりも上層に持ってきているのは、被検査デバイス3にできる限り近い位置で、電流通路の断面積を増やしたいからである。これは、電源接地用テストボード中間配線層Lvcを信号用テストボード中間配線層Lsよりも下層にすると、今後ますます増加するテストボード21内の信号系配線層によって、電源接地用テストボード中間配線層Lvcの位置がますます被検査デバイス3から遠くなるからである。更に、テストボード21内において、信号用テストピン15s等に対応する信号系電流通路主にデジタル信号用電流通路を信号用テストボード中間配線層LsLs1,Ls2,Ls3,Ls4によって、電源用下部ビア18vおよび接地用下部ビア18gよりも外側へシフトしているので、今後ますます進行する信号系電流通路の増加にも対応できる。7.サマリ以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、前記実施の形態では、CMOS集積回路を例にとり具体的に説明したが、本発明はそれに限定されるものではなく、その他の集積回路にも適用できることはいうまでもない。前記実施の形態では、主にソケット部分にポゴピンを使用した例を説明したが、本発明はそれに限定されるものではなく、プリント配線とビアによる通常の配線基板を使用したソケットを用いてもよい。また、ポゴピンとビアを共用したソケットを用いてもよい。また、ポゴピン以外の垂直プローブや、その他のプローブを用いてもよい。"