第1不純物濃度を有する第1導電型の半導体基板にトレンチを形成する工程と、前記トレンチの底部に第1導電型の不純物をイオン注入する工程と、前記トレンチを埋めるように、第2不純物濃度を有する半導体層を形成する工程と、前記半導体層が埋められた前記半導体基板を熱処理し、前記半導体基板の内部に前記第1不純物濃度より高い第3不純物濃度を有する不純物拡散層を形成する工程と、前記半導体層側であって、前記半導体基板の一部に第2導電型のベースを形成し、前記ベース層に絶縁ゲート電界効果トランジスタを形成する工程と、前記半導体層と反対側であって、前記不純物拡散層が露出するまで前記半導体基板を除去する工程と、を具備することを特徴とする半導体装置の製造方法。前記半導体層が第1導電型であり、前記第2不純物濃度が前記第1不純物濃度に略等しいことを特徴とする請求項1に記載の半導体装置の製造方法。前記半導体層が第2導電型であり、前記第2不純物濃度が、前記半導体基板であって前記半導体層に挟まれた部分に含まれる第1不純物量と前記半導体層に含まれる第2不純物量が略等しくなるように設定され、前記ベース層が前記半導体層に形成されることを特徴とする請求項1に記載の半導体装置の製造方法。前記トレンチの底部が、前記半導体基板側へ尖るように形成されることを特徴とする請求項1に記載の半導体装置の製造方法。第1不純物濃度を有する第1導電型の第1半導体層と、前記第1半導体層上に形成され、前記第1不純物濃度より高い第2不純物濃度を有する第1導電型の第2半導体層と、前記第2半導体層上であって前記第2半導体層と平行な方向に交互に隣接するように形成され、前記第1不純物濃度に等しい第3不純物濃度を有する第1導電型の第3半導体層と第4不純物濃度を有する第4半導体層と、を具備することを特徴とする半導体基板。本発明は、内部に高不純物濃度の半導体層を有する半導体基板および半導体装置の製造方法を提供する。一つの実施形態によれば、半導体基板は、第1不純物濃度を有する第1導電型の第1半導体層上に前記第1不純物濃度より高い第2不純物濃度を有する第1導電型の第2半導体層が形成されている。前記第2半導体層上であって前記第2半導体層と平行な方向に交互に隣接するように、前記第1不純物濃度に等しい第3不純物濃度を有する第1導電型の第3半導体層と第4不純物濃度を有する第4半導体層が形成されている。別の実施例によれば、半導体装置の製造方法では、第1不純物濃度を有する第1導電型の半導体基板にトレンチを形成する。前記トレンチの底部に第1導電型の不純物をイオン注入する。前記トレンチを埋めるように、第2不純物濃度を有する半導体層を形成する。前記半導体層が埋められた前記半導体基板を熱処理し、前記半導体基板の内部に前記第1不純物濃度より高い第3不純物濃度を有する不純物拡散層を形成する。前記半導体層側であって、前記半導体基板の一部に第2導電型のベースを形成し、前記ベース層に絶縁ゲート電界効果トランジスタを形成する。前記半導体層と反対側であって、前記不純物拡散層が露出するまで前記半導体基板を除去する。以下、本発明の実施例について図面を参照しながら説明する。本実施例について図1乃至図6を用いて説明する。図1は半導体基板を示す図で、図1aはその断面図、図1bは図1aのA-A線に沿った不純物濃度分布を示す図である。図2は半導体装置を示す図で、図2aはその断面図、図2bは図2aのB-B線に沿った不純物濃度分布を示す図である。図3乃至図6は半導体装置の製造工程を順に示す断面図である。本実施例は、RAWウェーハを投入し、まずRAWウェーハを内部に高不純物濃度の半導体層を有する半導体基板に変換する。引き続いてこの半導体基板のまま流品して、半導体素子を作り込み、その後この半導体基板を薄化して半導体素子を完成させる場合の例である。ここで、RAWウェーハとは、単結晶インゴットから切り出されて所定の厚さにミラーポリッュされているバルク半導体基板のことである。始に、RAWウェーハを変換して得られる内部に高濃度不純物層を有する半導体基板について説明する。図1に示すように、本実施例の半導体基板10は、第1乃至第4半導体層11、12、13、14を有している。第1半導体層11はN-型第1導電型で、第1不純物濃度N1を有している。第2半導体層12は第1半導体層11上に形成されている。第2半導体層12はN型で、第1不純物濃度N1より高い第2不純物濃度N2を有しているN1<N2。第3半導体層13および第4半導体層14は、第2半導体層12上であって、第2半導体層12と平行な方向紙面のX方向に交互に隣接するように形成されている。第3半導体層13はN-型で、第1不純物濃度N1に等しい第3不純物濃度N3を有しているN1=N3。第4半導体層14はN-型で、第3不純物濃度N3に略等しい第4不純物濃度を有しているN3≒N4。従って、第3半導体層13と第4半導体層14は略同等であり、一つの半導体層15として機能する。半導体基板10は、例えば直径200mm、厚さが700μmのN型シリコン基板である。第1半導体層11は、例えば第1不純物濃度N1が約1E15cm-3、厚さt1が約645μmである。第2半導体層12は、例えば第2不純物濃度N2が約1E18cm-3、厚さt2が約10μmである。第3および第4半導体層13、14は、例えば第3および第4不純物濃度N3、N4が約1E15cm-3、厚さt3が約45μmである。第3半導体層13の幅W1と第4半導体層14の幅W2は略等しく、例えば約2μmである。第1半導体層11は、第2半導体層12および半導体層15第3および第4半導体層13、14より十分厚く、支持体として機能する。半導体装置は、第2半導体層12および半導体層15に形成される。次に、RAWウェーハを変換して得られた内部に高濃度不純物層を有する半導体基板10を用いて形成された半導体装置について説明する。図2に示すように、半導体装置20は半導体基板10を用いて形成されたトレンチゲート型MOSトランジスタである。トレンチゲート型MOSトランジスタは第2半導体層12および半導体層15第3および第4半導体層13、14に形成されている。支持体として機能する第1半導体層11は、最終的に除去されている。トレンチゲート型MOSトランジスタの構造は周知であるが、以下簡単に説明する。トレンチゲート型MOSトランジスタでは、ドレイン層第1半導体層12の一方の面上にドリフト層半導体層15が形成されている。ドリフト層半導体層15の上部にP型第2導電型のベース層21が形成されている。ベース層21の上部の一部にN型のソース層22が形成されている。ソース層22およびベース層21を貫通してドリフト層15に達するトレンチにゲート絶縁膜23を介してゲート電極24が形成されている。ベース層21、ソース層22およびゲート電極24を覆うように絶縁膜25が形成されている。絶縁膜25上にソース層22に電気的に接続されたソースメタル26、ゲート電極24に電気的に接続された図示されないゲートメタルが形成されている。ドレイン層12の他方の面上にドレインメタル27が形成されている。ゲート電極24に電圧を印加することにより、ゲート電極24の直下のベース層21にチャネルが形成され、ソース層22とドレイン層12の間に電流が流れる。次に、半導体装置20の製造方法について説明する。始に、図3および図4に示すようにして半導体基板10を形成する。次に、図5および図6に示すようにして半導体装置20を形成する。図3aに示すように、RAWウェーハ30を用意する。次に、図3bに示すように、RAWウェーハ30上に、例えば熱酸化法により厚さ約0.8μmのシリコン酸化膜31を形成する。シリコン酸化膜31に、フォトリソグラフィー法により、幅Wが2μmのストライプ状の開口32aを有するレジスト膜32を形成する。開口32aは、ピッチPが4μmで複数形成されている。次に、図3bに示すように、レジスト膜32をマスクとして、例えばフッ素系ガスを用いたRIEReactiveIonEtching法によりシリコン酸化膜31を異方性エッチングし、レジスト膜32のパターンをシリコン酸化膜31に転写する。引き続いて、レジスト膜32およびシリコン酸化膜31をマスクとして、例えば塩素系/フッ素系ガスを用いたRIE法によりRAWウェーハ30を異方性エッチングする。エッチング深さD1は、第2半導体層t2の厚さの1/2と半導体層15の厚さt3の和に略等しくするD1≒t2/2t3。更に、塩素系/フッ素系ガスを用いたCDEChemicalDryEtching法によりRAWウェーハ30を等方性エッチングし、RIEダメージを除去する。これにより、RAWウェーハ30に幅が約2μm、深さが約50μmのストライプ状のトレンチ33が形成される。この段階では、トレンチ33の底部は略フラットである。次に、レジスト膜32を、例えばアッシャーを用いて除去した後、図4aに示すように、シリコン酸化膜31をマスクとして、トレンチ33の底部にN型の不純物、例えば燐Pをドーズ量約1E15atoms/cm-2でイオン注入する。これにより、トレンチ33の底部の周りにイオン注入層34が形成される。次に、図4bに示すように、例えば気相成長法によりトレンチ33を埋めるようにシリコン膜をエピタキシャル成長させる。エピタキシャル成長は、例えばキャリアガスとして水素H2、プロセスガスとしてジクロルシランSiH2Cl2と塩酸HClの混合ガスを用い、温度1050°Cで行う。N型のドーパントガスとして、フォスフィンPH3を用いる。シリコン酸化膜31上には、シリコン膜は形成されないので、選択的にトレンチ33を埋めるようにエピタキシャル層35が形成される。このエピタキシャル層35が図1に示す第4半導体層14になる。次に、シリコン酸化膜31を、例えばウェットエッチングにより除去し、CMPChemicalMechanicalPolishing法により表面を平坦化した後、図4cに示すように、トレンチ33にエピタキシャル層35が埋められたRAWウェーハ30を熱処理して、イオン注入層34内のPを活性化し且つ周りに熱拡散させる。これにより、各イオン注入層34内のPが熱拡散した熱拡散層が互いに合体して不純物拡散層36が形成される。この不純物拡散層36が、図1に示す第2半導体層12になる。不純物拡散層36より下側にあるRAWウェーハ30の下部が、図1に示す第1半導体層11になる。不純物拡散層36より上側にあるRAWウェーハ30の上部が、図1に示す第3半導体層13になる。これにより、RAWウェーハ30は、厚い第1半導体層11と低不純物濃度の半導体層15に挟まれて、内部に高不純物濃度の第2半導体層12を有する半導体基板10に変換される。引き続いて、RAWウェーハ30が変換された半導体基板10を用いて半導体装置20を形成する。図5aに示すように、半導体層15上に、例えば熱酸化法により厚さ約0.8μmのシリコン酸化膜37を形成する。次に、半導体層15上にフォトリソグライー法により第4半導体層14を露出するストライプ状の開口38aを有するレジスト膜38を形成する。次に、図5bに示すように、レジスト膜38をマスクとして、例えばフッ素系ガスを用いたRIE法によりシリコン酸化膜37を異方性エッチングし、レジスト膜38のパターンをシリコン酸化膜37に転写する。引き続いて、レジスト膜38およびシリコン酸化膜37をマスクとして、例えば塩素系/フッ素系ガスを用いたRIE法により半導体層15を異方性エッチングし、塩素系/フッ素系ガスを用いたCDE法により半導体層15を等方性エッチングする。これにより、半導体層15に幅が約2μm、深さが約20μmのストライプ状のトレンチ39が形成される。トレンチ39はトレンチ33より浅く設定される。次に、レジスト膜38を、例えばアッシャーを用いて除去し、シリコン酸化膜38をウェットエッチングにより除去した後、図5cに示すように、例えば熱酸化法によりトレンチ39の内面にシリコン酸化膜を形成し、CVDChemicalVaporDeposition法によりトレンチ39にポリシリコン膜を形成する。これにより、トレンチ39内にゲート絶縁膜23を介してゲート電極24が形成される。次に、図6aに示すように、半導体層15の上部に、例えばホウ素Bをイオン注入してベース層21を形成する。ベース層21上部の一部に、例えばPをイオン注入してソース層22を形成する。次に、図6bに示すように、ベース層21、ソース層22およびゲート電極24を覆う絶縁膜25として、例えばCVD法によるシリコン酸化膜を形成する。絶縁膜25上にソース層22に電気的に接続されたソースメタル26として、例えばスパッタリング法によりアルミニウムAl膜を形成する。次に、図6cに示すように、半導体基板10を厚さ700μmから厚さ50μmに薄化する。具体的には、半導体層15側を、例えば研削盤のステージに固定し、第1半導体層11を第2半導体層12が露出する手前まで研削する。次に、第1半導体層11に生じた破砕層を、例えばウェットエッチングにより除去し、第2半導体層12を露出させる。更に、第2半導体層12の露出面を、例えばCMP法によりポリッシュし、第2半導体層12の平坦度を向上させる。次に、第2半導体層12上に、ドレインメタル27として、例えばスパッタリング法によりニッケル/金NiAu積層膜を形成する。これにより、図2に示す半導体装置20が得られる。以上説明したように、本実施例では、RAWウェーハ30を内部に高濃度不純物層を有する半導体基板10に変換し、半導体基板10に半導体装置20を作り込み、その後半導体基板10を薄化して高濃度不純物層を露出させることにより、半導体装置20を完成させている。その結果、大口径の半導体基板10でも、RAWウェーハ30の当初の厚さのまま流品できるので、ハンドリングが容易であり、半導体基板10が破損する恐れは少ない。半導体装置20の製造工程をRAWウェーハ30の投入から一気通関して実施することができる。拡散ウェーハまたはエピタキシャルウェーハを用いる場合に比べて、半導体装置20を効率的に低コストで製造することができる。従って、内部に高不純物濃度の半導体層を有する半導体基板および半導体装置の製造方法が得られる。ここでは、トレンチ33がストライプ状である場合について説明したが、その他の形状、例えばホールでも構わない。図7はトレンチを示す平面図で、図7aはストライプ状のトレンチを示す平面図、図7bはホール状のトレンチを示す平面図である。図7aに示すように、本実施例では、RAWウェーハ30に複数のストライプ状のトレンチ33が互いに対向するように形成されている。図7bに示すように、RAWウェーハ30に複数のホール状のトレンチ33aが分散して形成されている。破線に示すように、各トレンチ33aは周りのトレンチ33aから等距離にあるように配置するとよい。隣接するトレンチ33a間の距離は、トレンチ33aのサイズW3に略等しくするとよい。トレンチ33の底部が略フラットである場合について説明したが、トレンチ33の底部が尖っていても構わない。図8はトレンチを示す断面図で、図8aはV字状の底部40bを有するトレンチ33bを示す断面図、図8bはU字状の底部40cを有するトレンチ33cを示す断面図、図8cはM字状の底部40dを有するトレンチ33dを示す断面図である。なお、底部が尖ったトレンチは、例えば以下のようにして形成することが可能である。V字状の底部は、例えばエッチングとエッチング側壁保護を繰り返すエッチング手法において、等方性の強いエッチング条件と異方性のエッチング条件を組み合わせて行うことにより形成できる。または、トレンチを形成した後、アルカリ性水溶液に浸して111面が露出するように選択エッチングすることにより形成できる。U字状の底部は、例えば、トレンチを形成した後に、CDEなどの等方性エッチングを追加して底部に丸みを持たせることにより形成できる。M字状の底部は、例えばトレンチを形成するRIE工程において、マイクロトレンチ側壁部に沿って深くなる現象条件で異方性エッチングすることにより形成できる。トレンチの底部が尖っている場合、イオン注入層が底部の傾斜面に沿って形成されるので、イオン注入層が深さ方向に厚くなる。その結果、底部がフラットな場合に比べて不純物拡散層を厚く形成することができる。図9は別の半導体装置の製造工程の要部を示す断面図である。図9aに示すように、RAWウェーハ30に、例えばV字状の底部を有するトレンチ41を形成する。トレンチ41の最深部の深さは、底部の傾斜面の傾きに応じて更にD2だけ大きくなる。次に、図4aと同様にして、トレンチ41の底部にPをイオン注入し、イオン注入層42を形成する。イオン注入層42は底部の傾斜面に沿って形成され、イオン注入層42は深さ方向に厚くなる。次に、図9bに示すように、図4bと同様にして、トレンチ41を埋めるようにエピタキシャル層43を形成する。次に、図9cに示すように、図4cと同様にして、トレンチ41がエピタキシャル層43で埋められたRAWウェーハ30に熱処理を施し、イオン注入層42内のPを活性化し且つ周りに熱拡散させる。各イオン注入層42内のPが熱拡散した熱拡散層が互いに合体して不純物拡散層44が形成される。不純物拡散層44の厚さt4は、図4cに示す不純物拡散層36の厚さt2より大きくなる。不純物拡散層44が厚いと、図6cに示す工程において、第1半導体層11を研削するときの加工マージンが増加する利点がある。トレンチ39を第4半導体層14に形成する場合について説明したが、第3半導体層13に形成しても構わない。また、第3半導体層13と第4半導体層14に跨って形成しても構わない。第3半導体層13の第3不純物濃度N3と第4半導体層14の第4不純物濃度N4が略等しいためである。第3半導体層13の第3不純物濃度N3と第4半導体層14の第4不純物濃度N4が略等しい場合について説明したが、異なっていても構わない。トレンチゲート型MOSトランジスタでは高耐圧と低オン抵抗が要求されるが、要求の優先度に応じてトレンチ39を第3半導体層13または第4半導体層14に形成することができる。例えば第4不純物濃度N4が第3不純物濃度N3より高いとする。オン抵抗を優先する場合は、トレンチ39を不純物濃度の低い第3半導体層13に形成するとよい。耐圧を優先する場合は、トレンチ39を不純物濃度の高い第4半導体層14に形成するとよい。半導体装置がトレンチゲート型MOSトランジスタである場合について説明したが、その他の縦型半導体装置、例えばIGBTInsulatedGateBipolarTransistorでも同様に実施することができる。図10は別の半導体装置であるIGBTを示す断面図である。IGBTの構造は周知であるが、以下簡単に説明する。図10に示すように、半導体装置50では、N型バッファ層51の一方の面上にN-型ドリフト層52が形成されている。N-型ドリフト層52の上部の一部にP型ベース層53が形成されている。P型ベース層53の上部の一部にN型ソース層カソード54が形成されている。N-型ドリフト層52とN型ソース層54に挟まれたP型ベース層53を跨ぐように、P型ベース層53上にゲート絶縁膜図示せずを介してゲート電極55が形成されている。ゲート電極55を覆うように絶縁膜56が形成されている。P型ベース層53に電気的に接続されたソースメタル57、ゲート電極に電気的に接続された図示されないゲートメタルが形成されている。N型バッファ層51の他方の面上にP型ドレイン層アノード58が形成されている。P型ドレイン層58上にドレインメタル59が形成されている。N-型ドリフト層52、P型ベース層53、N型ソース層54およびゲート電極55により、NチャネルMOSトランジスタ構造が形成されている。P型ドレイン層58、N型バッファ層51およびP型ベース層53により、PNPバイポーラトランジスタが構成されている。PNPバイポーラトランジスタが伝導度変調を起こすことにより、低飽和電圧特性を実現している。半導体装置50では、N型バッファ層51が図1に示す第2半導体層12に相当する。N-型ドリフト層52が、図1に示す半導体層15に相当する。P型ドレイン層58は第2半導体層12に、例えばP型不純物としてホウ素Bをイオン注入することにより形成される。そのため、第2半導体層12は、一部がP型ドレイン層58になり、残部がN型バッファ層51になっている。従って、第2半導体層12は予めN型バッファ層51の厚さとP型ドレイン層58の厚さの和に相当する厚さが必要である。これには、図9cに示す厚い第2半導体層44が適している。本発明の実施例2に係る半導体装置の製造方法について図11乃至図14を用いて説明する。図11は半導体基板を示す図で、図11aはその断面図、図11bは図11aのC-C線に沿った不純物濃度分布を示す図である。図12は半導体装置を示す図で、図12aはその断面図、図12bは図12aのD-D線に沿った不純物濃度分布を示す図である。図13および図14は半導体装置の製造工程の要部を順に示す断面図である。本実施例において、上記実施例1と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施例が実施例1と異なる点は、第4半導体層の導電型をP型にしたことにある。即ち、図11に示すように、本実施例のRAWウェーハを変換して得られる内部に高濃度不純物層を有する半導体基板60は、P型の第4半導体層61を有している。第4半導体層61の第4不純物濃度N4は、第3半導体層13に含まれる第1不純物量Q1と第4半導体層61に含まれる第2不純物量Q2が略等しくなるように設定されているQ1=Q2。ここで、Q1=N3W1t3、Q2=N4W2t3である。但し、第3および第4半導体層13、61のストライプ方向紙面に垂直な方向の長さは1単位長さとしている。図12に示すように、本実施例の半導体装置70は、RAWウェーハを変換して得られた半導体基板60を用いて形成されたスーパージャンクションSuperJunction構造と呼ばれるMOSトランジスタである。スーパージャンクションMOSトランジスタは第2半導体層12および半導体層15第3および第4半導体層13、61に形成されている。支持体として機能する第1半導体層11は、最終的に除去されている。スーパージャンクションMOSトランジスタの構造は周知であるが、以下簡単に説明する。スーパージャンクションMOSトランジスタでは、電流経路と耐圧を維持する領域が分離されている。電流経路となる第3半導体層N型半導体ピラー層13と電流仕切り領域となる第4半導体層P型半導体ピラー層61が水平方向に交互に配列されている。第4半導体層61の上部に、P型ベース層71が形成されている。ベース層71の上部の一部にN型ソース層72が形成されている。ソース層72と第3半導体層13の間のベース層71上に、ゲート絶縁膜図示せずを介してゲート電極73が形成されている。ゲート電極73に電圧を印加することにより、ゲート電極73の直下のベース層71にチャネルが生じ、ソース層72とドレイン層第2半導体層12の間に電流が流れる。スーパージャンクションMOSトランジスタでは、オン抵抗は、ドレイン電流をN型半導体ピラー層に流しているので、N型半導体ピラー層のキャリア濃度に依存する。一方、耐圧は、空乏層を水平方向へ伸ばしているので、N型およびP型半導体ピラー層のキャリア濃度および幅に依存する。次に、半導体装置70の製造方法について説明する。半導体基板60は、図13に示すようにして形成する。半導体装置70は、図14に示すようにして形成する。始に、図13aに示すように、図4aと同様にして、RAWウェーハ30にトレンチ33を形成し、トレンチ34の底部にイオン注入層34を形成する。次に、図13bに示すように、図4bと同様にして、トレンチ33を埋めるようにP型のエピタキシャル層81を形成する。P型のドーパントとしてはジボランB2H2を用いる。次に、図13cに示すように、図4cと同様にして、トレンチ33にP型のエピタキシャル層81が埋められたRAWウェーハ30に熱処理を施し、不純物拡散層36を形成する。次に、図14aに示すように、図6aと同様にして、第4半導体層61にベース層71とソース層72を形成する。次に、図14bに示すように、ゲート絶縁膜図示せずを介してゲート電極73を形成する。次に、図14cに示すように、図6cと同様にして、第1半導体層11を除去して、第2半導体層12を露出させる。以上説明したように、本実施例では、第4半導体層の導電型をP型としている。その結果、スーパージャンクションMOSトランジスタである半導体装置50をトレンチ型MOSトランジスタである半導体装置20と同様に製造することができる。ここでは、第1不純物量Q1と第2不純物量Q2が等しい場合について説明したが、第1不純物量Q1と第2不純物量Q2が等しくなくても実施することも可能である。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。本発明は、以下の付記に記載されているような構成が考えられる。付記1前記トレンチの底部がV字状、U字状、またはM字状である請求項4に記載の半導体装置の製造方法。付記2前記第4半導体層が第1導電型であり、前記第4不純物濃度が前記第1不純物濃度に略等しい請求項5に記載の半導体基板。付記3前記第4半導体層が第2導電型であり、前記第4不純物濃度が前記第3半導体層に含まれる第1不純物量と前記第4半導体層に含まれる第2不純物量が略等しくなるように設定される請求項5に記載の半導体基板。付記4第1不純物濃度を有する第1導電型の半導体基板に複数のトレンチを形成する工程と、前記複数のトレンチの底部に第1導電型の不純物をイオン注入する工程と、前記複数のトレンチを埋めるように、第2不純物濃度を有する半導体層を形成する工程と、前記半導体層が埋められた前記半導体基板を熱処理して、前記半導体基板の内部に前記第1不純物濃度より高い第3不純物濃度を有する不純物拡散層を形成する工程と、を具備する半導体基板の製造方法。付記5前記半導体層が第1導電型であり、前記第2不純物濃度が前記第1不純物濃度に略等しい付記4に記載の半導体基板の製造方法。付記6前記半導体層が第2導電型であり、前記第2不純物濃度が、前記半導体基板であって前記半導体層間に挟まれた部分に含まれる第1不純物量と前記半導体層に含まれる第2不純物量が略等しくなるように設定される付記4に記載の半導体基板の製造方法。付記7前記トレンチの底部が、前記半導体基板側へ尖るように形成される付記4に記載の半導体基板の製造方法。