"電界効果トランジスタと、前記電界効果トランジスタに並列に接続されるショットキーバリアダイオードとを同一の半導体チップに備え、前記半導体チップには、前記電界効果トランジスタを形成する複数のトランジスタセルの形成領域が、前記ショットキーバリアダイオードの形成領域を挟むように配置されており、前記半導体チップの主面には、前記半導体チップの外周に沿って延在する第1メタルゲート配線と、前記ショットキーバリアダイオードの形成領域を挟むように前記第1メタルゲート配線から前記ショットキーバリアダイオードの形成領域に向かって前記複数のトランジスタセルの形成領域上に延在する複数の第2メタルゲート配線とが配置されていることを特徴とする半導体装置。請求項1記載の半導体装置において、前記半導体チップの外部には前記ショットキーバリアダイオードのアノードが電気的に接続される端子が配置されており、前記ショットキーバリアダイオードの形成領域は、前記端子の延在方向に沿うように配置されていることを特徴とする半導体装置。請求項1記載の半導体装置において、前記ショットキーバリアダイオードの形成領域の中心位置は、前記半導体チップの中心位置と同一であることを特徴とする半導体装置。請求項1記載の半導体装置において、前記ショットキーバリアダイオードの形成領域は、前記半導体チップの第1方向の端辺から反対側の端辺に向かって延在して配置され、前記第1方向に交差する第2方向の中央に配置されていることを特徴とする半導体装置。請求項4記載の半導体装置において、前記半導体チップの前記第1方向の長さは、前記半導体チップの前記第2方向の長さよりも長いことを特徴とする半導体装置。請求項1記載の半導体装置において、前記半導体チップの主面の前記第1メタルゲート配線、前記第2メタルゲート配線およびメタルゲート端子の形成されていない領域には、前記複数のトランジスタセルのソースおよび前記ショットキーバリアダイオードのアノードが電気的に接続されるメタル端子が配置されていることを特徴とする半導体装置。請求項6記載の半導体装置において、前記半導体チップの外部には端子が配置されており、前記端子はボンディングワイヤを通じて前記メタル端子と電気的に接続されていることを特徴とする半導体装置。電界効果トランジスタと、前記電界効果トランジスタに並列に接続されるショットキーバリアダイオードとを同一の半導体チップに備え、前記半導体チップには、前記電界効果トランジスタを形成する複数のトランジスタセルの形成領域と、前記ショットキーバリアダイオードの形成領域とが配置されており、前記ショットキーバリアダイオードの形成領域の中心位置は、前記半導体チップの中心位置からずれていることを特徴とする半導体装置。請求項8記載の半導体装置において、前記半導体チップの主面には、前記半導体チップの外周に沿って延在する第1メタルゲート配線と、前記第1メタルゲート配線から前記複数のトランジスタ配置領域上に延在する複数の第2メタルゲート配線と、前記第1、第2メタルゲート配線および前記半導体チップの外部のゲート端子が電気的に接続されるメタルゲート端子とが配置され、前記ショットキーバリアダイオードの形成領域は、前記メタルゲート端子が配置された辺に対向する端辺側に配置されていることを特徴とする半導体装置。請求項8記載の半導体装置において、前記半導体チップの外部には前記ショットキーバリアダイオードのアノードが電気的に接続される端子が配置されており、前記ショットキーバリアダイオードの形成領域は、前記半導体チップにおいて前記端子が配置される端辺側に配置されていることを特徴とする半導体装置。請求項8記載の半導体装置において、前記ショットキーバリアダイオードの形成領域は、前記半導体チップの第1方向の端辺から反対側の端辺に向かって延在するように配置され、前記第1方向に交差する第2方向の一方の短辺側に配置されていることを特徴とする半導体装置。請求項11記載の半導体装置において、前記半導体チップの前記第1方向の長さは、前記半導体チップの前記第2方向の長さよりも長いことを特徴とする半導体装置。請求項8記載の半導体装置において、前記ショットキーバリアダイオードの形成領域は、前記半導体チップの第1方向の一方の端辺側に配置され、前記第1方向に交差する第2方向の端辺から反対側の端辺に延在するように配置されていることを特徴とする半導体装置。請求項13記載の半導体装置において、前記半導体チップの主面には、前記半導体チップの外周に沿って延在する第1メタルゲート配線と、前記第1メタルゲート配線から前記複数のトランジスタ配置領域上に延在する複数の第2メタルゲート配線と、前記第1、第2メタルゲート配線および前記半導体チップの外部のゲート端子が電気的に接続されるメタルゲート端子とが配置されており、前記ショットキーバリアダイオードの形成領域は、前記第1メタルゲート配線および前記第2メタルゲート配線によって取り囲まれるように配置されていることを特徴とする半導体装置。請求項8記載の半導体装置において、前記半導体チップの主面の前記第1メタルゲート配線、第2メタルゲート配線およびメタルゲート端子の形成されていない領域には、前記複数のトランジスタセルのソースおよび前記ショットキーバリアダイオードのアノードが電気的に接続されるメタル端子が配置されていることを特徴とする半導体装置。請求項15記載の半導体装置において、前記半導体チップの外部には端子が配置されており、前記端子はボンディングワイヤを通じて前記メタル端子と電気的に接続されていることを特徴とする半導体装置。以下の工程を有することを特徴とする半導体装置の製造方法:a半導体基板の第1導電型の第1半導体層上に第1導電型の半導体層であって前記第1半導体層よりも第1導電型の不純物濃度が低い第2半導体層を形成する工程、b前記第2半導体層上に第1導電型と反対の第2導電型の第3半導体層を形成する工程、c前記第3半導体層上に第1導電型の第4半導体層を形成する工程、d前記半導体基板の主面から前記第2半導体層に達する第1の溝を形成する工程、e前記第1の溝内に、電界効果トランジスタを形成する複数のトランジスタセルのゲート絶縁膜を形成した後、ゲート電極を形成する工程、f前記半導体基板の主面から前記第2半導体層に達する第2の溝を形成する工程、g前記第2の溝の底部の前記第2半導体層に、前記第2半導体層よりも第1導電型の不純物濃度が低い第5半導体層を形成する工程、h前記第2の溝内に、ショットキー接合を形成する第1メタル層を形成し、前記第1メタル層と前記第5半導体層との接触部にショットキーバリアダイオードを形成する工程。請求項17記載の半導体装置の製造方法において、前記第2の溝の形成工程は、前記半導体基板の主面上に前記第2の溝を形成するための開口部を有するマスキングパターンを形成する工程と、前記マスキングパターンを不純物導入マスクとして、前記開口部を通じて前記第3半導体層に前記第2導電型の不純物を導入した後、その第2導電型の不純物を拡散させることにより、前記第3半導体層に前記開口部よりも平面的に広く、かつ、前記第3半導体層よりも第2導電型の不純物濃度が高い第2導電型の第6半導体層を形成する工程と、前記マスキングパターンをエッチングマスクとして、前記開口部から露出する前記第4半導体層、前記第3半導体層、前記第6半導体層および前記第2半導体層を順にエッチングして前記第2の溝を形成する工程とを有することを特徴とする半導体装置の製造方法。ところが、ローサイドのパワーMOSFETとSBDとを別々の半導体チップに形成する上記特許文献1の技術では、ローサイドのパワーMOSFETとSBDとを接続する配線のインダクタンスの影響によりデットタイム期間中のSBDへの転流が小さくなる結果、ボディダイオードよりも順方向電圧が低いSBDを接続したにもかかわらず、ダイオードの導通損失やリカバリー損失を低減する上で充分な効果が得られないという問題がある。また、ローサイドのパワーMOSFETのゲート抵抗は、ハイサイドのパワーMOSFETのゲート抵抗ほど重視されていないのが現状であるが、上記のように大電流および高周波化に伴い、ローサイドのパワーMOSFETのゲート抵抗がある値以上になると急激にセルフターンオン現象が顕著になり、損失が著しく増大する問題があることを本発明者が初めて見出した。セルフターンオン現象は、ローサイドのパワーMOSFETをオフ、ハイサイド用のパワーMOSFETをオンにした時に、ローサイドのパワーMOSFETとハイサイドのパワーMOSFETとを結ぶ配線の電位が上昇し、ローサイドのパワーMOSFETのドレイン-ゲート間の容量と、ソース-ゲート間の容量との比に応じてローサイドのパワーMOSFETのゲート電圧が上昇する結果、ローサイドのパワーMOSFETが意に反してオンしてしまう誤動作である。そこで、本発明者らの検討によれば、ローサイドのパワーMOSFETのゲート抵抗を下げるために半導体チップの主面のアクティブセル領域にも複数のメタル配線ゲートフィンガを引き延ばし配置することが好ましいとされている。上記特許文献2においては、ロー側のパワーMOSFETと、それに並列に接続されるSBDとを同一の半導体チップに形成することについては開示されているが、大電流化および高周波化に伴うセルフターンオン現象の多発化とこれに起因する損失増大の問題やその対策のゲートフィンガの構成、さらにはSBD領域、パワーMOSFET領域およびゲートフィンガの好ましい配置について何ら開示されていない。さらに、上記特許文献3では、SBDをロー側のMOSFETのアクティブセル内に形成することが開示されているが、ロー側のパワーMOSFETのチャネル層とショットーメタルとのオーミックコンタクトについて何ら開示がないので、そのオーミックコンタクトの形成手段についても何ら記載されていない。また、SBDのショットキー接触部でリーク電流が増大する問題についても開示がないので、そのリーク電流の低減手段についても何ら記載されていない。本発明の目的は、半導体装置の電源電圧の変換効率を向上させることのできる技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。すなわち、本発明は、電界効果トランジスタとSBDとを有する半導体チップにおいて、前記電界効果トランジスタを形成する複数のトランジスタセルの形成領域が、前記SBDの配置領域を挟むように配置されており、かつ、前記複数のトランジスタセルの各々のゲート電極と電気的に接続される複数のメタルゲート配線が前記SBDの配置領域を挟むように前記複数のトランジスタセルの形成領域に配置されているものである。また、本発明は、第1電位の供給用の第1電源端子と、前記第1電位よりも低い第2電位の供給用の第2電源端子と、前記第1、第2電源端子の間に直列に接続された第1、第2電界効果トランジスタと、これら第1、第2電界効果トランジスタの入力と電気的に接続され、その第1、第2電界効果トランジスタの動作を制御する制御回路と、前記第1、第2電界効果トランジスタを結ぶ配線に接続された出力配線部と、前記出力配線部と前記第2電源端子との間に、前記第2電界効果トランジスタに並列に接続されたSBDとを備え、前記第2電界効果トランジスタおよび前記SBDは同一の半導体チップに形成されており、前記半導体チップには、前記第2電界効果トランジスタを形成する複数のトランジスタセルの形成領域が前記SBDの配置領域を挟むように配置され、かつ、前記複数のトランジスタセルの各々のゲート電極と電気的に接続される複数のメタルゲート配線が前記SBDの配置領域を挟むように前記複数のトランジスタセルの形成領域に配置されているものである。また、本発明は、第1電位の供給用の第1電源端子と、前記第1電位よりも低い第2電位の供給用の第2電源端子と、前記第1、第2電源端子の間に直列に接続された第1、第2電界効果トランジスタと、これら第1、第2電界効果トランジスタの入力と電気的に接続され、その第1、第2電界効果トランジスタの動作を制御する制御回路と、前記第1、第2電界効果トランジスタを結ぶ配線に接続された出力配線部と、前記出力配線部と前記第2電源端子との間に、前記第2電界効果トランジスタに並列に接続されたSBDとを備え、前記第1電界効果トランジスタは第1の半導体チップに形成され、前記第2電界効果トランジスタおよび前記SBDは同一の第2の半導体チップに形成され、前記制御回路は第3の半導体チップに形成されており、前記第2の半導体チップには、前記第2電界効果トランジスタを形成する複数のトランジスタセルの形成領域が前記SBDの配置領域を挟むように配置され、かつ、前記複数のトランジスタセルの各々のゲート電極と電気的に接続される複数のメタルゲート配線が前記SBDの配置領域を挟むように前記複数のトランジスタセルの形成領域に配置されており、前記第1、第2および第3の半導体チップが同一の封止体に封止されているものである。また、本発明は、電界効果トランジスタとSBDとを有する半導体チップにおいて、前記SBDが前記電界効果トランジスタを形成する複数のトランジスタセルの形成領域に形成されており、前記SBDを形成するメタルと前記半導体チップを形成する半導体基板との接触部に、前記半導体基板の不純物濃度よりも低い半導体領域が形成されているものである。また、本発明は、電界効果トランジスタとSBDとを有する半導体チップにおいて、前記SBDが前記電界効果トランジスタを形成する複数のトランジスタセルの形成領域に形成されており、前記SBDを形成するメタルと前記複数のトランジスタセルの各々のチャネル層との接触部に前記チャネル層の不純物濃度よりも高い第1半導体領域が形成されており、前記SBDを形成するメタルと前記半導体チップを形成する半導体基板との接触部に、前記半導体基板の不純物濃度よりも低い第2半導体領域が形成されているものである。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。すなわち、前記電界効果トランジスタと前記メタルゲート配線とを有する半導体チップ内に前記SBDを良好に形成することができるので、前記電界効果トランジスタと前記SBDとを接続する配線のインダクタンスを低減できる。このため、半導体装置の電源電圧の変換効率を向上させることができる。以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。また、本実施の形態では電界効果トランジスタを代表するMOSFETMetalOxideSemiconductorFieldEffectTransistorをMOSと略す。以下、本発明の実施の形態を図面に基づいて詳細に説明する。実施の形態1本実施の形態1の半導体装置は、例えばデスクトップ型のパーソナルコンピュータ、ノート型のパーソナルコンピュータ、サーバまたはゲーム機等のような電子機器の電源回路に用いられる非絶縁型DC-DCコンバータである。図1は、その非絶縁型DC-DCコンバータ1の回路図の一例を示している。非絶縁型DC-DCコンバータ1は、制御回路2、ドライバ回路第1、第2制御回路3a,3b、パワーMOS第1、第2電界効果トランジスタQ1,Q2、SBDSchottkyBarrierDiodeD1、コイルL1およびコンデンサC1等のような素子を有している。制御回路2は、例えばパルス幅変調PulseWidthModulation:PWM回路等のようなパワーMOSQ1,Q2の電圧スイッチオンの幅オン時間を制御する信号を供給する回路である。この制御回路2は、パワーMOSQ1,Q2とは別にパッケージングされている。この制御回路2の出力制御信号用の端子は、ドライバ回路3a,3bの入力に電気的に接続されている。ドライバ回路3a,3bの出力は、それぞれパワーMOSQ1、Q2のゲートに電気的に接続されている。ドライバ回路3a,3bは、制御回路2から供給された制御信号によって、それぞれパワーMOSQ1,Q2のゲートの電位を制御し、パワーMOSQ1,Q2の動作を制御する回路である。ドライバ回路3a,3bは、例えばCMOSインバータ回路によって形成されている。ドライバ回路3aの回路図の一例を図2に示す。ドライバ回路3aは、pチャネル型のパワーMOSQ3とnチャネル型のパワーMOSQ4とが直列に相補接続された回路構成を有している。ドライバ回路3aは、制御用の入力信号IN1に基づいて制御され、パワーMOSQ1を介して、出力信号OUT1のレベルを制御している。なお、符合のGはゲート、Dはドレイン、Sはソースを示している。また、ドライバ回路3bの動作はドライバ回路3aとほぼ同じなので説明を省略する。図1に示した上記パワーMOSQ1,Q2は、入力用電源電位第1電源電位Vin供給用の端子第1電源端子ET1と、基準電位第2電源電位GND供給用の端子第2電源端子との間に直列に接続されている。すなわち、パワーMOSQ1は、そのソースドレイン経路が、端子ET1と出力ノード出力端子N1との間に直列に接続されるように設けられ、パワーMOSQ2は、そのソースドレイン経路が出力ノードN1と接地電位GND供給用の端子との間に直列に接続されるように設けられている。入力電源電位Vinは、例えば5~12V程度である。また、基準電位GNDは、例えば入力用電源電位よりも低い電源電位であり、例えば接地電位で0零Vである。また、非絶縁型DC-DCコンバータ1の動作周波数パワーMOSQ1,Q2をオン、オフするときの周期は、例えば1MHz程度である。パワーMOSQ1は、ハイサイドスイッチ高電位側:第1動作電圧用のパワートランジスタであり、非絶縁型DC-DCコンバータ1の出力負荷回路4の入力に電力を供給するコイルL1にエネルギーを蓄えるためのスイッチ機能を有している。このパワーMOSQ1は、そのチャネルが半導体チップの厚さ方向に形成される縦型の電界効果トランジスタにより形成されている。本発明者の検討によれば、ハイサイドスイッチ用のパワーMOSQ1では、それに付加される寄生容量により、非絶縁型DC-DCコンバータ1の動作周波数が高くなるにつれスイッチング損失ターンオン損失およびターンオフ損失が大きく見えてくるようになる。従って、通常であれば、スイッチング損失を考慮してハイサイドスイッチ用の電界効果トランジスタとして、チャネルが半導体チップの主面半導体チップの厚さ方向に対して交差する面に沿って形成される横型の電界効果トランジスタを適用することが望ましい。この理由は、横型の電界効果トランジスタは、ゲート電極とドレイン領域のオーバーラップ面積が、縦型の電界効果トランジスタに比べて小さいため、ゲートとドレインと間に付加される寄生容量ゲート寄生容量を低減できるからである。しかし、横型の電界効果トランジスタの動作時において生じる抵抗オン抵抗を縦型の電界効果トランジスタと同程度の値を得ようとすると、横型の電界効果トランジスタのセル面積は縦型の電界効果トランジスタのセル面積の約2.5倍以上と大きくしなければならなくなるため、素子の小型化に不利である。これに対して縦型の電界効果トランジスタの場合、横型の電界効果トランジスタに比べて単位面積あたりのチャネル幅を増加でき、オン抵抗を低減することができる。すなわち、ハイサイドスイッチ用のパワーMOSQ1を縦型の電界効果トランジスタで形成することにより、素子の小型化を実現することができ、パッケージングを小型化することができる。一方、パワーMOSQ2は、ローサイドスイッチ低電位側:第2動作電圧用のパワートランジスタであり、非絶縁型DC-DCコンバータ1の整流用のトランジスタであって、制御回路2からの周波数に同期してトランジスタの抵抗を低くして整流を行う機能を有している。このパワーMOSQ2は、パワーMOSQ1と同様にチャネルが半導体チップの厚さ方向に沿って形成される縦型のパワーMOSにより形成されている。これは、例えば次の理由からである。図3は、非絶縁型DC-DCコンバータ1のタイミングチャートの一例を示している。Tonはハイサイドスイッチ用のパワーMOSQ1のオン時のパルス幅、Tはパルス周期を示している。この図3に示すように、ローサイド用のパワーMOSQ2は、そのオン時間電圧をかけている間の時間が、ハイサイドスイッチ用のパワーMOSQ1のオン時間よりも長い。このため、パワーMOSQ2では、スイッチング損失についてよりもオン抵抗による損失が大きく見えてくるので、横型の電界効果トランジスタに比べて単位面積当たりのチャネル幅を増加できる縦型の電界効果トランジスタを適用することが有利だからである。すなわち、ローサイドスイッチ用のパワーMOSQ2を縦型の電界効果トランジスタで形成することにより、オン抵抗を小さくできるので、非絶縁型DC-DCコンバータ1に流れる電流が増大しても電圧変換効率を向上させることができるからである。図1の非絶縁型DC-DCコンバータ1のパワーMOSQ1のソースと、パワーMOSQ2のドレインとを結ぶ配線間には、出力用電源電位を外部に供給する上記出力ノードN1が設けられている。出力ノードN1は、出力配線を介してコイルL1と電気的に接続され、さらに出力配線を介して負荷回路4と電気的に接続されている。この出力ノードN1とコイルL1とを結ぶ出力配線と基準電位GND供給用の端子との間には、上記SBDD1がパワーMOSQ2と並列になるように電気的に接続されている。このSBDD1は、パワーMOSQ2の寄生ダイオードDpよりも順方向電圧Vfが低いダイオードである。SBDD1のアノードは基準電位GND供給用の端子と電気的に接続され、カソードは、出力ノードN1とパワーMOSQ2のドレインとを結ぶ出力配線に電気的に接続されている。このようにSBDD1を接続することにより、パワーMOSQ2をオフにした時のデットタイムの電圧降下を小さくし、ダイオードの導通損失の低減ができ、また、逆回復時間trrの高速化によりダイオードリカバリー損失の低減ができるような構成とされている。上記コイルL1と負荷回路4とを結ぶ出力配線と基準電位GND供給用の端子との間には、上記コンデンサC1が電気的に接続されている。負荷回路4は、上記電子機器のCPUCentralProcessingUnitまたはDSP等を例示できる。また、図1の端子ET2,ET3は、それぞれドライバ回路3a,3bへの電源電圧供給用の端子である。このような回路では、パワーMOSQ1,Q2で同期を取りながら交互にオン/オフすることにより電源電圧の変換を行っている。すなわち、ハイサイドスイッチ用のパワーMOSQ1がオンの時、パワーMOSQ1のドレインに電気的に接続された端子ET1からパワーMOSQ1を通じて出力ノードN1に電流第1電流I1が流れ、ハイサイドスイッチ用のパワーMOSQ1がオフの時、コイルL1の逆起電圧により電流I2が流れる。この電流I2が流れている時にローサイドスイッチ用のパワーMOSQ2をオンすることで、電圧降下を少なくすることができる。上記電流I1は、例えば20A程度の大電流である。ところで、図4は、ローサイドのパワーMOSQ2とSBDD1とを別々の半導体チップに形成した場合の非絶縁型DC-DCコンバータ50Aの構成の一例を示している。この非絶縁型DC-DCコンバータ50Aでは、ハイサイドスイッチ用のパワーMOSQ1、ローサイドスイッチ用のパワーMOSQ2、ドライバ回路3a,3bおよびショットキーバリアダイオードD1がそれぞれ別々の半導体チップ5a~5dに形成されている。しかし、このような構成では、以下の問題があることを本発明者は見出した。第1の問題は、SBDD1を別チップにしたことにより、SBDD1のカソードと非絶縁型DC-DCコンバータ50Aの出力配線とを電気的に接続する配線の経路やSBDD1のアノードと接地用の配線とを電気的に接続する配線の経路が長くなり、それらの配線に寄生する寄生インダクタンスLk,Laが増大し、非絶縁型DC-DCコンバータ50Aのデットタイム両パワーMOSQ1,Q2がターンオフした期間中における負荷電流の転流が上記寄生インダクタンスLk,Laにより阻害されSBDD1に流れ難くなり、パワーMOSQ2の寄生ダイオードDpに流れてしまう結果、ボディダイオードDpよりも順方向電圧が低いSBDD1を接続したにもかかわらず、ダイオード導通損失の低減および逆回復時間trrの高速化によるダイオードリカバリー損失の低減の上で充分な効果が得られず、SBDD1による電圧変換効率の向上効果が阻害されるという問題である。近年、非絶縁型DC-DCコンバータでは、負荷回路4の駆動電流の増大に伴い非絶縁型DC-DCコンバータに必要とされる駆動電流が増大している上、定電圧を安定的に供給する観点や、コイルL1およびコンデンサC1を小型化素子個数を低減させて全体的な寸法を縮小する観点から非絶縁型DC-DCコンバータの動作周波数も高くなってきているので、上記配線のインダクタンスLk,Laに起因する問題は益々顕著な問題となる。第2の問題は、上記SBDD1への負荷電流の転流が配線の寄生インダクタンスLk,Laにより阻害されることに起因して、ドライバ回路3a,3bが形成されたドライバチップ半導体チップ5cで生じる問題である。この問題を図5および図6により説明する。図5はドライバ回路3,3bとその出力段とを含む非絶縁型DC-DCコンバータの回路の説明図、図6はドライバ回路3aが形成された半導体チップ5cの寄生素子の動作の説明図をそれぞれ示している。図5の端子ET4は上記基準電位GND供給用の端子であり、端ET5は非絶縁型DC-DCコンバータ1の出力端子である。端子ET6BOOTはハイサイドスイッチ用のパワーMOSQ1のゲートを制御するための、ブートストラップ回路用の端子であり、パワーMOSQ1のソースの電位が基準電位GNDに対して高い値浮いているなので、その電圧に対して端子ET6から電圧を供給している。符号のUVLは、端子ET5と端子ET6との間の電圧が、ある一定の基準電圧に達していない場合に、異常状態と判断し、非絶縁型DC-DCコンバータ1の出力の発生を自動的に停止する機能を持つ保護回路である。また、符号のGHは、ハイサイドスイッチ用のパワーMOSQ1のゲートを示している。また、図6の半導体基板SUBは、上記半導体チップ5cの基板部であり、例えばp型のシリコンSi単結晶からなる。符号のNISOは、n型の半導体領域、PWはp型の半導体領域pウエル、CHNはpチャネル型のパワーMOSQ3のチャネルが形成されるn型の半導体領域、CHPはnチャネル型のパワーMOSQ4のチャネルが形成されるp型の半導体領域、PR1はpチャネル型のパワーMOSQ3のソースドレイン用のp型の半導体領域、NR1はnチャネル型のパワーMOSQ4のソースドレイン用のn型の半導体領域をそれぞれ示している。このような構成では、両パワーMOSQ1,Q2のデットタイム時に、負荷電流はSBDD1を通じて供給される。しかし、重負荷時に、上記のように配線の寄生インダクタンスLk,Laに起因してSBDD1に流れる負荷電流が小さくなり、ローサイドスイッチ用のパワーMOSQ2の寄生ダイオードボディダイオードDpにも負荷電流が流れると、非絶縁型DC-DCコンバータ50Aの出力側の端子ET5VSWHの電位が寄生ダイオードDpの順方向電圧Vf分だけ負電位に落ち、パワーMOSQ1に電気的に接続されているドライバチップ制御用ICの出力も負電位になる結果、半導体チップ5c内で寄生のnpn型のバイポーラトランジスタQpがオンしてしまい、ドライバチップの消費電流が増加する問題がある。さらに、端子ET6BOOTから電荷を引き抜く量が大きくなり、端子ET5と端子ET6との間の電位が規定の電位値より低くなると、上記保護回路UVLが自動的に動作し、パワーMOSQ1の動作を意に反して停止させるという誤動作が生じる問題がある。第3の問題は、ショットキーバリアダイオードD1が別パッケージなのでシステムが大形化する問題である。特に1つの負荷回路4に複数の非絶縁型DC-DCコンバータが電気的に接続されることで全体的なシステムが構築される場合、個々の非絶縁型DC-DCコンバータに別パッケージでショットキーバリアダイオードD1が接続されると、全体的なシステムの小型化が阻害されてしまう問題がある。そこで、本実施の形態1では後述するようにパワーMOSQ2とSBDD1とを同一の半導体チップ内に形成する。これにより、パワーMOSQ2とSBD1とを接続する配線に寄生する寄生インダクタンスLa,Lkを大幅に低減することができるので、デットタイム期間中に、ボディーダイオードDpよりもSBDD1に電流が流れるようにすることができる。すなわち、SBDD1の機能を充分に発揮させることができる。したがって、ダイオードの導通損失およびリカバリー損失を低減することができるので、非絶縁型DC-DCコンバータ1の電源電圧の変換効率を向上させることができる。また、SBDD1の効果を充分に発揮できるので、ドライバ回路3a,3bが形成された半導体チップ5c内で寄生のnpn型のバイポーラトランジスタQpがオンしてしまうのを抑制または防止でき、半導体チップ5c内の回路の消費電流の増大を抑制または防止できる。さらに、上記図5に示した端子ET6からの電荷の引き抜きを抑えることができるので、端子ET5と端子ET6との間の電位が規定の電位値より低くなってしまうのを抑制または防止できる。このため、保護回路UVLの動作によるパワーMOSQ1の停止動作誤動作を抑制または防止できるので、非絶縁型DC-DCコンバータ1の動作信頼性を向上させることができる。しかも、SBDD1がパワーMOSQ2が形成された半導体チップ5bに形成されているのでシステムを小型化することができる。次に、図7は、本発明者が検討したローサイドスイッチ用のパワーMOSQ2が形成された現状の半導体チップ51の全体平面図の一例を示している。なお、図7のXは第1方向、Yは第1方向Xに直交する第2方向を示している。この半導体チップ51の主面上には、半導体チップ51の外周に沿ってゲートフィンガ6aが形成されている。また、半導体チップ51の1つの角部近傍には、パワーMOSQ2のゲート電極用の幅広のボンディングパッド以下、単にパッドという6BPが、上記ゲートフィンガ6aと一体的に形成されている。半導体チップ51の主面上の中央にはゲートフィンガは配置されておらず、パワーMOSQ2のソース電極およびSBDD1のアノード電極用のパッドBP50が配置されている。さらに、半導体チップ51の長手方向第1方向X中央には、上記SBDD1の形成領域SDRが半導体チップ51の短方向第2方向Yの端辺から反対側の端辺に延在するように配置されている。このSBDD1の配置領域DRの左右両側にパワーMOSQ2の複数の単位トランジスタセルが配置されている。しかし、このようにゲートフィンガ6aが半導体チップ51の主面外周にしかない構造では、パワーMOSQ2のゲート抵抗を低減できずスイッチング速度が遅くなる。特にこのような構成を非絶縁型DC-DCコンバータ1のローサイドのパワーMOSQ2に適用した場合、ローサイドのパワーMOSQ2のゲート抵抗がある値以上になると急激にセルフターンオン現象が顕著になり損失が著しく増大するという問題があることを本発明者が初めて見出した。セルフターンオン現象は、ローサイドのパワーMOSQ2をオフ、ハイサイド用のパワーMOSQ1をオンにした時に、ローサイドのパワーMOSQ2とハイサイドのパワーMOSQ1とを結ぶ配線の電位が上昇し、ローサイドのパワーMOSQ2のドレイン-ゲート間の容量と、ソース-ゲート間の容量との比に応じてローサイドのパワーMOSQ2のゲート電圧が上昇する結果、ローサイドのパワーMOSQ2が意に反してオンしてしまう誤動作である。図8は、例えば入力用電源電位Vin=12V、出力電圧Vout=1.3V、出力電流Iout=25A、動作周波数f=1MHzの条件でのローサイドのパワーMOSQ2のゲート抵抗と損失との依存性の計算結果の概略を示している。図8のグラフの横軸の抵抗ローサイドのパワーMOSQ2のゲート抵抗ドライバ回路3bの出力段の抵抗が、2.4Ωを超えるあたりから、セルフターンオン現象が起こり初め、損失が増大することが分かる。現状は、非絶縁型DC-DCコンバータ1の電流値も小さく周波数も低いためセルフターンオン現象による損失増大の影響が小さく、ローサイドのパワーMOSQ2のゲート抵抗は、ハイサイドのパワーMOSQ1のゲート抵抗ほど重視されていないが、上記のように非絶縁型DC-DCコンバータ1の大電流および高周波化に伴い、セルフターンオン現象による損失増大が問題となる。そこで、本実施の形態1では、ローサイドのパワーMOSQ2のゲート抵抗を下げるために半導体チップ5bの主面のアクティブセル領域にも複数のゲートフィンガメタルゲート配線が配置されている。これにより、セルフターンオン現象を抑制できる。このため、非絶縁型DC-DCコンバータ1の損失を低減できる。また、非絶縁型DC-DCコンバータ1の大電流および高周波化にも対応できる。次に、本実施の形態1のローサイドのパワーMOSQ2およびSBDD1が形成された半導体チップ5bの具体例を図9~図17に示す。図9は半導体チップ5bの全体平面図を示している。なお、図9は平面図であるが図面を見易くするためにゲートフィンガ6a,6bおよびパッドBP1にハッチングを付す。半導体チップ5bの平面形状は、例えば第1方向Xの長さが第2方向Yの長さよりも長い長方形状とされている。この半導体チップ5bの主面の第2方向Yの中央には、上記SBDD1の形成領域SDRが第1方向Xの端辺から反対側端辺に延在するように配置されている。このSBDD1の形成領域SDRの第2方向Yにおける上下には、上記パワーMOSQ2を形成する複数の単位トランジスタセル群の形成領域が上記SBDD1の形成領域SDRを挟むように配置されている。見方を変えると、半導体チップ5bの主面のパワーMOSQ2の複数の単位トランジスタセル群の形成領域が、上記SBDD1の形成領域SDRの配置により、上下にほぼ均等に2分割されている。このように、本実施の形態1では、SBDD1の上下両側にパワーMOSQ2の複数の単位トランジスタセルを配置特に半導体チップ5bの主面のパワーMOSQ2の複数の単位トランジスタセルの形成領域を上記SBDD1の形成領域SDRでほぼ均等に2分割したことにより、SBDD1から最も遠いパワーMOSQ2の単位トランジスタセルまでの距離を、SBDD1の形成領域SDRを一方の辺に偏らせて配置する場合のそれよりも短くすることができる。そして、その分割の際に、図7に示したように長手方向第1方向Xで2分割するのではなく、短方向第2方向Yで2分割することにより、SBDD1から最も遠いパワーMOSQ2の単位トランジスタセルまでの距離を図7の場合のそれよりも短くできる。また、SBDD1の形成領域SDRを半導体チップ5bの長手方向第1方向Xに沿って延在させることにより、SBDD1に近接するパワーMOSQ2の単位トランジスタの数を、図7の場合のそれよりも増やすことができる。これにより、SBDD1の機能を半導体チップ5b内のパワーMOSQ2の複数の単位トランジスタセルの全体に渡ってより効果的に発揮させることができるので、非絶縁型DC-DCコンバータ1の損失を低減できる。この半導体チップ5bの主面には、ゲートフィンガ第1メタルゲート配線6aおよびパッドメタルゲート端子6BPが図7と同様に配置されている。ここで異なるのは、パワーMOSQ2の複数の単位トランジスタセル群の形成領域上にも複数のゲートフィンガ第2メタルゲート配線6bが配置されていることである。各ゲートフィンガ6bは、外周のゲートフィンガ6aと一体的に形成されており、上記SBDD1の形成領域SDRを挟み込むように、半導体チップ5bの長辺側のゲートフィンガ6aの複数箇所から半導体チップ5bの第2方向Yの中央のSBDD1の形成領域SDRに近接する位置までに延びている。このようにゲートフィンガ6bをパワーMOSQ2の複数の単位トランジスタセル群の形成領域上にも配置したことにより、パワーMOSQ2のゲート抵抗を低減でき、セルフターンオン現象を抑制できるので、非絶縁型DC-DCコンバータ1の損失を低減でき、また、非絶縁型DC-DCコンバータ1の大電流および高周波化にも対応できる。しかも本実施の形態1の場合は、上記のようにSBDD1の形成領域SDRを半導体チップ5bの短方向第2方向Yの中央に配置したことにより、ゲートフィンガ6bの長さを、SBDD1の形成領域SDRを一方の辺に偏らせて配置する場合のそれよりも短くすることができる。すなわち、パワーMOSQ2のゲート抵抗を、SBDD1の形成領域SDRを一方の辺に偏らせて配置する場合のそれよりも低減できる。そして、以上の理由から上記位置にSBDD1の形成領域SDRを配置することにより、パワーMOSQ2のゲート抵抗の低減効果を阻害することなく、パワーMOSQ2が形成された半導体チップ5bにSBDD1を形成することができる。半導体チップ5bの主面上において、ゲートフィンガ6a,6bに囲まれた領域には、パッドBP1が平面櫛歯状に形成されている。ここでは、パッドBP1の歯状の部分が、上下第2方向両方に形成されている場合が例示されている。このパッドBP1は、パワーMOSQ2のソース電極と、SBDD1のアノード電極との共通電極となっている。ゲートフィンガ6a,6bおよびパッド6BPとパッドBP1とは、同一のメタルをエッチングによりパターニングすることで形成されているが、互いに絶縁されている。次に、図10は図9にボンディングワイヤ以下、単にワイヤというWAおよび外部電極端子7Eを配置した様子を示す半導体チップ5bの全体平面図を示している。なお、図10も平面図であるが図面を見易くするためにゲートフィンガ6a,6bおよびパッドBP1にハッチングを付す。ここでは、半導体チップ5bの一方の短辺と長辺とに沿うように平面L字状の外部電極7Eが配置されている場合が例示されている。この外部電極7Eは、複数本のワイヤWAを通じて上記ソースおよびアノード用のパッドBP1と電気的に接続されている。ワイヤWAは、例えば金Auからなるメタル細線である。本実施の形態1では、上記のようにSBDD1を半導体チップ5bの短方向第2方向Yの中央に配置することにより、SBDD1と外部電極7Eとの距離がそれほど遠くならないようにできる。これにより、SBD1のアノード側の寄生インダクタンスLaを増加させることもない。また、上記のようにSBDD1を半導体チップ5bの短方向第2方向Yの中央に配置することにより、パワーMOSQ2と外部電極7Eとの距離もそれほど遠くならないようにできる。これにより、パワーMOSQ2のソース側の寄生インダクタンスおよびインピーダンスを増加させることもないので、パワーMOSQ2での損失増加も抑制できる。また、SBDD1を半導体チップ5bの長手方向第1方向Xに沿って延在させたことにより、SBDD1およびパワーMOSQ2に対するワイヤWAの本数をできる限り多く配置できる。これにより、SBD1のアノードおよびパワーMOSQ2のソースの寄生インダクタンスおよびインピーダンスを低減できる。以上のことから、非絶縁型DC-DCコンバータ1の損失を低減できる。次に、図11は図9の領域Aの拡大平面図、図12は図11のY1-Y1線の断面図、図13は図11のY2-Y2線の断面図、図14はSBDD1の要部拡大断面図、図15はパワーMOSQ2の単位トランジスタセルの拡大断面図、図16は図11のX1-X1線の断面図、図17は図16の要部拡大断面図をそれぞれ示している。なお、図11では、図面を見易くするためパッドBP1を取り除くとともに、ゲートフィンガ6a,6bを透かして示し、パッドBP1およびゲートフィンガ6a,6bの下層のゲートパターン8ゲート電極8Gおよびゲート配線8Lを見易くするためにゲートパターン8に梨地のハッチングを付して示した。半導体チップ5bは、素子が形成される主面デバイス形成面:第1面と、その反対側の裏面電極LBEが形成される裏面裏面電極形成面:第2面とを有している。この半導体チップ5bを構成する半導体基板第1半導体層5LSは、例えばn型のシリコン単結晶からなり、その上層には、n-型のシリコン単結晶からなるエピタキシャル層第2半導体層5LEPが形成されている。このエピタキシャル層5LEPの主面には、例えば酸化シリコンSiO2等からなるフィールド絶縁膜FLDが形成されている。このフィールド絶縁膜FLDとその下層のpウエルPWL1とに囲まれた活性領域にパワーMOSQ2の複数の単位トランジスタセルおよびSBDD1が形成されている。エピタキシャル層5LEPの主面上には、例えばPSGPhosphoSilicateGlass等のような絶縁層9aを介して上記パッドBP1が形成されている。パッドBP1は、例えば図14に示すように、チタンタングステンTiW等のようなバリアメタル層10aと、例えばアルミニウムAl等のようなメタル層10bとを下層から順に積み重ねた構成を有している。上記SBDD1の形成領域SDRにおいて、パッドBP1のバリアメタル層10aは、絶縁層9aに形成されたコンタクトホール11aを通じてエピタキシャル層5LEPの主面と接しており、そのバリアメタル層10aとエピタキシャル層5LEPとの接触部に上記SBDD1が形成されている。SBDD1のリーク電流を低減するため、エピタキシャル層5LEPの不純物濃度は、例えば5×1015/cm3程度のやや低めの濃度にされている。一方、上記ゲートフィンガ6a,6bとSBDD1の形成領域SDRとで囲まれた活性領域には、上記パワーMOSQ2の複数の単位トランジスタセルの形成領域LQRが配置されている。この形成領域LQRには、例えばトレンチゲート構造のnチャネル型の縦型のパワーMOSQ2が形成されている。トレンチゲート構造とすることにより、パワーMOSQ2の単位トランジスタセルの微細化及び高集積化が可能となっている。この単位トランジスタセルは、ドレイン領域としての機能を持つ半導体基板5LSおよびnウエルNWL1と、チャネル形成領域としての機能を持つp型の半導体領域第3半導体層12と、ソース領域としての機能を持つ上記n型の半導体領域第4半導体層13と、エピタキシャル層5LEPの厚さ方向に掘られた溝第1の溝14と、溝14の底面および側面に形成されたゲート絶縁膜15と、溝14内にゲート絶縁膜15を介して埋め込まれたゲート電極8Gとを有している。上記のようにエピタキシャル層5LEPの不純物濃度をやや低めに設定しているので、このままエピタキシャル層5LEPにパワーMOSQ2の単位トランジスタセルを形成するとその単位トランジスタの形成領域LQRでのエピタキシャル層5LEPの抵抗成分が大きくなり、パワーMOSQ2のオン抵抗が増大してしまう。そこで、パワーMOSQ2の複数の単位トランジスタの形成領域LQRには、深いnウエルNWL1を形成することにより、エピタキシャル層5LEPの不純物濃度を、例えば2×1016/cm3程度まで高濃度化している。これにより、SBDD1と、パワーMOSQ2との両方を含む半導体チップ5bにおいて、SBDD1のリーク電流の低減と、パワーMOSQ2の低オン抵抗とを両立できる。ここでは、溝14およびゲート電極8Gがストライプ状に配置されている場合が例示されている。すなわち、パワーMOSQ2の各単位トランジスタ群の形成領域において、第1方向Xに延在する平面帯状の複数のゲート電極8Gが、第2方向Yに沿って複数並んで配置されている。溝14およびゲート電極8Gの平面配置形状はストライプ状に限定されるものではなく種々変更可能であり、例えば平面格子状としても良い。溝14の深さは、nウエルNWL1に達する程度とされている。ゲート電極8Gは、例えば低抵抗な多結晶シリコンからなり、これと一体形成された多結晶シリコンからなるゲート配線8Lを通じてフィールド絶縁膜FLD上に引き出されている。ゲート電極8Gおよびゲート配線8Lの表面は上記絶縁層9aで覆われており、パッドBP1との絶縁が図られているが、ゲート配線8Lは絶縁層9aに形成されたコンタクトホール11bを通じて上記ゲートフィンガ6a,6bと電気的に接続されている。ゲートフィンガ6a,6bの構成は上記パッドBP1と同じである。パワーMOSQ2の複数の単位トランジスタセルの形成領域LQRにおいて、パッドBP1は、絶縁層9aに形成されたコンタクトホール11cを通じてソース用のn型の半導体領域13と電気的に接続されている他、エピタキシャル層5LEPに掘られた溝16を通じてp型の半導体領域17と電気的に接続され、これを通じてチャネル形成用のp型の半導体領域12とも電気的に接続されている。パワーMOSQ2の動作電流は、各単位トランジスタセルにおいてnウエルNWL1とn型の半導体領域13との間をゲート電極8Gの側面すなわち、溝14の側面に沿って半導体基板5LSの厚さ方向に流れるようになっている。このような縦型のパワーMOSQ2は、横型の電界効果トランジスタチャネルが半導体基板の主面に対して水平な方向に形成されるより、単位トランジスタセル面積あたりのゲート面積が大きく、またゲート電極8Gとドレインのドリフト層との接合面積が大きいため、ゲート-ドレイン間の寄生容量が大きくなる反面、単位トランジスタセル面積あたりのチャネル幅を大きくすることができ、オン抵抗を小さくすることができる。半導体チップ5bの主面最上層には、表面保護膜18が堆積されている。表面保護膜18は、例えば酸化シリコン膜および窒化シリコンSi3N4膜の積層膜あるいはその積層膜上にポリイミド膜PiQのような有機膜が積層されてなる。ゲートフィンガ6a,6bの表面は、表面保護膜18により覆われているが、パッドBP1,6BPの一部は、表面保護膜18の一部に形成された開口部19を通じて露出されている。この露出領域は、ワイヤが接続されるボンディング領域となっている。一方、半導体基板5LSの裏面には、例えば金Au等からなる上記裏面電極LBEが形成されている。この裏面電極LBEは、上記パワーMOSQ2のドレイン電極と、上記SBDD1のカソード電極との共通電極となっている。次に、図18は、デットタイム期間中にSBDに転流する電流の計算結果を、SBDがMOSが形成された半導体チップとは別の半導体チップに形成された場合IA破線と、本実施の形態1のようにSBDとMOSとが同一の半導体チップに形成された場合IB実線とで比較して示している。SBDの面積は、例えば2mm2としている。MOSとSBDとの間の寄生インダクタンスは、SBDが別の半導体チップの場合、例えば1nH、SBDが同一の半導体チップの場合、例えば01nHで計算した。以下の計算条件は全て、例えば入力用電源電位Vin=12V、出力電圧Vout=1.3V、出力電流Iout=25A、動作周波数f=1MHzである。図18に示すように、本実施の形態1のようのSBDとMOSとを同一の半導体チップに形成した場合の方が、SBDを別の半導体チップに形成した場合に比べて、デットタイム期間中に、より多くの電流がSBDに転流することが分かる。SBDは順方向電圧が寄生ダイオードボディダイオードDpに比べて低く電子が動作に寄与するので、損失が小さく動作が速い。したがって、多くの電流がSBDに流れることで、デットタイム期間中の導通損失およびリカバリー損失を低減できる。次に、図19は、SBDを、MOSとは別の半導体チップに形成した場合と、MOSと同一の半導体チップに形成した場合との損失の計算結果を示している。SBD無しよりは別の半導体チップでSBDを搭載した方が損失は小さいが、さらにSBDを同一の半導体チップに形成することにより、より多くの電流がSBDに転流するため、MOSの寄生ダイオードボディダイオードの導通損失およびリカバリー損失を低減でき、結果として、SBDとMOSとを1チップ化した場合が最も損失を低減できる。次に、図20は、上記半導体チップ5a,5bを収容したパッケージ20A内の構成例の平面図を示し、図21は、図20のX2-X2線の断面図を示している。なお、図20では図面を見やすくするため樹脂封止体MBを取り除いて示している。パッケージ20A内には、2つのダイパッド7a1,7a2と、その周囲に配置されたリード7b7b1,7b2,7b3,7b6,7b7とが互いに近接した状態で配置されている。ダイパッド7a1上には、上記ハイサイドスイッチ用のパワーMOSQ1が形成された半導体チップ5aがその主面を上に向けた状態で配置されている。この半導体チップ5aの主面には、パワーMOSQ1のソース電極用のパッドBP2およびゲート電極用のパッド6BP1が配置されている。このソース電極用のパッドBP2は、複数本のワイヤWA1を通じてダイパッド7a2と一体形成されているリード7b3と電気的に接続されている。また、上記ゲート電極用のパッド6BP1は、ワイヤWB2を通じてリード7b6と電気的に接続されている。このリード7b6には、上記ドライバ回路3aからの出力信号が入力される。さらに、半導体チップ5aの裏面はパワーMOSQ1のドレインと接続されるドレイン電極となっており、ダイパッド7a1を通じてダイパッド7a1の外周に一体的に形成された複数のリード7b1と電気的に接続されている。このリード7b1は上記端子ET1と電気的に接続される。なお、ワイヤWA1は、第1方向Xに隣接するワイヤWA1が上下のパッドBP2に交互に接続されるように、千鳥配置されている。相対的に大きなダイパッド7a2には、上記ローサイドスイッチ用のパワーMOSQ2が形成された半導体チップ5bがその主面を上に向けた状態で配置されている。半導体チップ5bの上記パッドBP1は、複数本のワイヤWA2を通じてリード7b27bと電気的に接続され、上記パッド6BP2は、ワイヤWB3を通じてリード7b7と電気的に接続されている。このリード7b7には、上記ドライバ回路3bからの出力信号が入力される。さらに、半導体チップ5bの裏面電極LBEは、ダイパッド7a2を通じてダイパッド7a2の外周に一体的に形成された複数のリード7b37bと電気的に接続されている。このリード7b3は出力用の上記端子ET5と電気的に接続される。この2つの半導体チップ5a,5bおよびワイヤWA1,WA2,WB2,WB3は、樹脂封止体MBにより封止されている。このように2つの半導体チップ5a,5bを1つのパッケージ20A内に収容することにより、半導体チップ5a,5b間の寄生インダクタンスを低減でき、損失を低減できる。なお、半導体チップ5aの構成や半導体チップ5a,5bの配置等については後述の実施の形態で詳細に説明する。次に、図22は図20の変形例の平面図を示し、図23は図22のX3-X3線の断面図を示している。なお、図22では図面を見やすくするため樹脂封止体MBを取り除いて示している。ここでは、パッドBP2とリード7b3、パッドBP1とリード7b2とがそれぞれワイヤに代えて金属板配線21により接続されている。この金属板配線21は、例えば銅CuまたはアルミニウムAl等のような金属からなり、バンプ電極22を介してパッドBP1,BP2やリード7b2,7b3と電気的に接続されている。バンプ電極22は、例えば鉛Pb/錫Snまたは金Au等のような金属からなる。バンプ電極22に代えて導電性樹脂を用いても良い。金属板配線22もその全体が樹脂封止体MBにより覆われている。このようにワイヤに代えて金属板配線21を用いたことにより、配線経路に寄生するインダクタンス及びインピーダンスをさらに低減できるので、スイッチング損失および導通損失をさらに低減でき、非絶縁型DC-DCコンバータ1の電圧変換効率をさらに向上させることができる。また、SBDD1のアノード電極が大面積の金属板配線21を通じて基準電位GNDに電気的に接続されるようになるので、アノード側の配線抵抗およびアノード電極側に寄生するインダクタンスLaを大幅に低減できる。したがって、SBDD1の効果をさらに発揮でき、ダイオード導通損失およびダイオードリカバリー損失を低減できるので、非絶縁型DC-DCコンバータ1の電圧変換効率をさらに向上させることができる。また、インダクタンスLk,Laを低減できるので、ノイズをさらに低減することもできる。次に、図24は図22の変形例であって図22のX3-X3に相当する箇所の断面図を示している。ここでも、パッドBP2とリード7b3、パッドBP1とリード7b2とがそれぞれ金属板配線21により接続されている。ただし、その金属板配線21の一部が樹脂封止体MBから露出されている。金属板配線21は、特に半導体チップ5a,5bの熱発生源であるパワーMOSQ1,Q2の形成領域を覆うように配置されている。ここでは、半導体チップ5a,5bを覆う2つの金属板配線21の両方が樹脂封止体MBの上面から露出している場合が例示されているが、発熱量が相対的に高いローサイドスイッチ用のパワーMOSQ2が形成された半導体チップ5b側の金属板配線21のみを露出させるような構成としても良い。また、樹脂封止体MBの上面に放熱フィンを載せ金属板配線21の露出面に接合することにより、放熱性をさらに向上させることもできる。図24の構成によれば、上記で説明した効果の他に、金属板配線21に放熱機能を持たせていることにより、放熱用の他の部品を追加する必要がないので、放熱用の部品を追加する場合に比べて半導体装置の組み立て工程を簡略化でき、半導体装置の組み立て時間を短縮できる。また、部品点数を減らせるので、半導体装置のコストを低減できる。実施の形態2本実施の形態2では、半導体チップ内におけるSBDの配置位置の変形例について説明する。図25は半導体チップ5bの全体平面図、図26は図25にワイヤWAおよび外部電極7Eを配置した様子を示す半導体チップ5bの全体平面図を示している。なお、図25および図26は平面図であるが図面を見易くするためにゲートフィンガ6a,6bおよびパッドBP1にハッチングを付す。本実施の形態2では、SBDD1の形成領域SDRが半導体チップ5bの片側の長辺に寄って配置されている。特に図26に示すように、SBDD1の形成領域SDRが外部電極7Eに近い長辺側に配置されている。これにより、SBDD1のアノード側の寄生インダクタンスを低減できるので、SBDD1により多くの電流を転流させることができる。このため、前記実施の形態1よりもダイオードの導通損失およびリカバリー損失を低減できる。前記実施の形態1の図9および図10で説明した構成と、本実施の形態2の構成とで、どちらがより効果的かは実際の使用条件によって異なる。すなわち、デットタイム期間中のダイオードの導通損失やリカバリー損失が支配的な使用条件では、本実施の形態2のような構成を用いることが好ましく、MOSの導通損失が支配的な使用条件では、前記実施の形態1の図9および図10で説明した構成を用いることが好ましい。したがって、非絶縁型DC-DCコンバータ1の使用条件によって各々の構成を使い分けるようにする。なお、ゲートフィンガ6bは、半導体チップ5bの一方の長辺側のゲートフィンガ6aからSBDD1の形成領域SDRの近傍まで延びている。これにより、SBDD1の形成領域SDRは、ゲートフィンガ6aとゲートフィンガ6bとにより挟まれている。また、パッドBP1は、片側に歯のある櫛歯形状とされている。実施の形態3本実施の形態3では、半導体チップ内におけるSBDの配置位置の他の変形例について説明する。図27は半導体チップ5bの全体平面図、図28は図27にワイヤWAおよび外部電極7Eを配置した様子を示す半導体チップ5bの全体平面図を示している。なお、図27および図28は平面図であるが図面を見易くするためにゲートフィンガ6a,6bおよびパッドBP1にハッチングを付す。本実施の形態3では、SBDD1の形成領域SDRが半導体チップ5bの片側の短辺に寄って配置されている。ここではSBDD1の形成領域SDRが半導体チップ5bの短辺第2方向Yに沿って延びている。特に図28に示すように、SBDD1の形成領域SDRが外部電極7Eに近い短辺側に配置されている。これにより、SBDD1のアノード側の寄生インダクタンスを低減できるので、SBDD1により多くの電流を転流させることができる。このため、前記実施の形態1よりもダイオードの導通損失およびリカバリー損失を低減できる。また、本実施の形態3では、SBDD1の形成領域SDRがゲート用のパッド6BPの配置位置に対して逆の位置に配置されている。これにより、パッドBP1に接続するワイヤWAと、ゲート用のパッド6BPに接続するワイヤとを、互いに邪魔し合うことなく配置することができる。また、ゲートフィンガ6bは、半導体チップ5bの一方の長辺側のゲートフィンガ6aから他方の長辺側のゲートフィンガ6aの近傍まで延びている。これにより、SBDD1の形成領域SDRは、その四辺がゲートフィンガ6a,6bにより取り囲まれたような状態とされている。ゲートフィンガ6bをさらに延ばして一方の長辺側のゲートフィンガ6aと他方の長辺側のゲートフィンガ6aと接続し、個々のパッドBP1および単位トランジスタセル群を孤立させた構成としても良い。しかし、その場合、パワーMOSQ2の複数の単位トランジスタセルの検査に際して、ゲートフィンガ6bで区切られた複数のパッドBP1毎に単位トランジスタ群の検査を行わなければならない。そこで、本実施の形態3では、パッドBP1をゲートフィンガ6aで完全に切断してしまうことなく1つのパッドBP1として繋がっている構成とした。これにより、パワーMOSQ2の複数の単位トランジスタの検査が1度で済ませることができる。実施の形態4前記実施の形態1は、ローサイドのパワーMOSとSBDとを同一の半導体チップに形成する構成について説明した。しかし、図4の非絶縁型DC-DCコンバータ50Aにおいて、各半導体チップ5a~5dを別々のパッケージに収容する構成とすると、以下の課題があり、ローサイドのパワーMOSとSBDとを1チップ化した効果が低減されてしまう。本実施の形態4では、これを解決するための構成例を説明する。まず、課題について説明する。すなわち、前記した図4においてハイサイドスイッチ用のパワーMOSQ1、ローサイドスイッチ用のパワーMOSQ2、ドライバ回路3a,3bおよびショットキーバリアダイオードD1を別々のパッケージに収容したことにより、各半導体チップ5a~5dパッケージ間の配線経路が長くなり、その配線部に寄生するインダクタンスが増大する結果、非絶縁型DC-DCコンバータ50Aの電圧変換効率が低下するという問題である。図29は非絶縁型DC-DCコンバータ50Aに寄生するインダクタンス成分を示した等価回路である。符号LdH,Lgh,LsH,LdL,LgL,LsLは、パワーMOSQ1,Q2のパッケージ及びプリント配線基板の配線等に寄生するインダクタンスを示している。またVgHはパワーMOSQ1をオンにするためのゲート電圧、符号のVgLはパワーMOSQ2をオンにするためのゲート電圧を示している。ハイサイドスイッチ用のパワーMOSQ1のソース側に寄生するインダクタンスLsHとゲート側に寄生するLgH、ローサイドスイッチ用のパワーMOSQ2のソース側に寄生するインダクタンスLsLの影響により非絶縁型DC-DCコンバータ50Aの電圧変換効率が低下する。特に寄生のインダクタンスLsHが増加すると、ハイサイドスイッチ用のパワーMOSQ1のターンオン損失およびターンオフ損失特にターンオン損失が著しく大きくなり、非絶縁型DC-DCコンバータ50Aの電圧変換効率が著しく低下する。ターンオン損失およびターンオフ損失は、周波数および出力電流に比例するので、上記のように非絶縁型DC-DCコンバータ50Aの大電流化および高周波化が進むにつれ損失成分が大きくなる。次に、寄生のインダクタンスLsHが増加すると、ターンオン及びターンオフが遅くなり、ターンオン損失およびターンオフ損失が増加する原因について説明する。図30は非絶縁型DC-DCコンバータ50Aの回路動作の説明図、図31は図30の回路動作時のデバイス断面の説明図である。ハイサイドスイッチ用のパワーMOSQ1のゲート電圧がしきい値電圧を超え、パワーMOSQ1のドレイン領域DR1からソース領域SR1に向かって電流第1電流I1が流れ始めると、寄生のインダクタンスLsHにより、逆起電力LsH×didtが発生し、出力ノードN1に比べ、ハイサイドスイッチ用のパワーMOSQ1のソース電位が高くなる。パワーMOSQ1のゲート電圧は、ドライバ回路3aにより、出力ノードN1を基準に与えられるので、ハイサイドスイッチ用のパワーMOSQ1のゲートと接続されるゲート電極G1とソース領域SR1との間に印加される電圧は、ゲート電圧VgHよりも低くなる。このため、ハイサイドスイッチ用のパワーMOSQ1のチャネル抵抗R1が充分に下がらないので、電流I1の損失が発生する。すなわち、ターンオン時間が長くなる。上記のように大電力化および高周波化によりターンオン損失及びターンオフ損失が増加するのは、大電力化および高周波化により逆起電力LsH×didtが増加するからである。また、ハイサイドスイッチ用のパワーMOSQ1は、非絶縁型DC-DCコンバータ50Aの出力負荷回路4の入力に電力を供給するコイルL1にエネルギーを蓄えるためのスイッチ機能を有しているため、高周波化においてスイッチング動作の高速化を要求される。しかし、ドライバ回路3aとパワーMOSQ1との間には、寄生のインダクタンスLgHが生じるため、スイッチング動作は遅くなる。すなわち、スイッチング損失となり、電圧変換効率は低下する。一方、ローサイドスイッチ用のパワーMOSQ2では、上記のようなスイッチング損失がパワーMOSQ1よりは生じ難い構成になっている。すなわち、ハイサイドスイッチ用のパワーMOSQ1をオフすると、ローサイドスイッチ用のパワーMOSQ2に並列に接続されているショットキーバリアダイオードD1を通じて出力側に電流第2電流I21が流れ、また、寄生ダイオードDpを通じて基準電位GNDからパワーMOSQ2のドレイン領域DR2に向かって電流第2電流I22が流れる。この状態で、ローサイドスイッチ用のパワーMOSQ2のゲートと接続されるゲート電極G2にゲート電圧VgLを印加しオンすると、パワーMOSQ2のソース領域SR2からパワーMOSQ2のチャネル領域を通じてドレイン領域DR2に向かって電流第3電流I23が流れるが、その前に既に上記電流I21,I22が流れており、電流I23が流れる時の単位時間当たりの電流変化量が小さいので、寄生のインダクタンスLsLによる逆起電力は無視できるほど小さく実質的な損失につながらないからである。しかし、上記のようにショットキーバリアダイオードD1のアノードおよびカソード側に寄生するインダクタンスLa,Lkが大きいと、ショットキーバリアダイオードD1側に流れる電流I21が小さくなり、順方向電圧が寄生ダイオードDpよりも小さいショットキーバリアダイオードD1を接続したことによる効果が充分に得られない。なお、ハイサイドスイッチ用のパワーMOSQ1においても、同様に寄生ダイオードDpが存在するが、ハイサイドスイッチ用のパワーMOSQ1側の寄生ダイオードDpは、それぞれパワーMOSQ1のソース領域SR1側にアノード、パワーMOSQ1のドレイン領域DR1側にカソードが形成されており、パワーMOSQ1のドレイン領域DR1からソース領域SR1に向かって流れる電流第1電流I1と同じ向きに対して順方向に接続されていない。このため、ゲート電圧VgHを印加しオンする前にパワーMOSQ1に電流が流れておらず、単位時間当たりの電流変化量が小さくならないことからスイッチング損失が生じる。また、パワーMOSQ2は、非絶縁型DC-DCコンバータ50Aの整流用のトランジスタであって、制御回路2からの周波数に同期してトランジスタの抵抗を低くして整流を行う機能を有している。このため、上記のようにパワーMOSQ2のオン時間は、パワーMOSQ1よりも長いので、スイッチング損失よりもオン抵抗による損失が顕著となり、オン抵抗の低抵抗化が要求される。しかし、パワーMOSQ2と基準電位GNDが供給される端子第2電源端子ET4との間には、寄生のインダクタンスLsLによって生じる配線抵抗配線インピーダンスのため、オン抵抗は増加し、電流変換効率は低下する。そこで、本実施の形態4では、図1に示した非絶縁型DC-DCコンバータ1を構成するハイサイドスイッチ用のパワーMOSQ1が形成された半導体チップ5a、ローサイドスイッチ用のパワーMOSQ2およびSBDD1が形成された半導体チップ5b、ドライバ回路3a,3bが形成された半導体チップ5cを同一のパッケージに収容する構成とした。このように半導体チップ5a~5cを同一のパッケージ内に収容したことにより、それぞれを別パッケージに収容する構成に比べて、各半導体チップ5a~5cの配線経路を短くすることができるので、その配線に寄生するインダクタンスLdH,Lgh,LsH,LdL,LgL,LsLを低減できる。このため、非絶縁型DC-DCコンバータ1の電圧変換効率を向上させることができる。また、非絶縁型DC-DCコンバータ1を小型化することができる。ここで、小型化やインダクタンス低減のみに着目した場合、ハイサイドスイッチ用のパワーMOSQ1とローサイドスイッチ用のパワーMOSQ2とを同一の半導体チップに形成した方が好ましいと考えられるが、各々のトランジスタを同一の半導体チップに形成すると、それぞれの素子特性が充分に引き出されない。また、製造プロセスが複雑になり半導体チップの製造に時間がかかる上、コストが増大する問題もある。また、ローサイドスイッチ用のパワーMOSQ2は、上記のようにハイサイドスイッチ用のパワーMOSQ1に比べてオン時間が長いため発熱し易い。したがって、両パワーMOSQ1,Q2を同一の半導体チップに形成してしまうと、ローサイドスイッチ用のパワーMOSQ2の動作時に発生した熱が半導体基板を通じてハイサイドスイッチ用のパワーMOSQ1に悪影響を及ぼすことも懸念される。このような観点から、ハイサイドスイッチ用のパワーMOSQ1と、ローサイドスイッチ用のパワーMOSQ2と、ドライバ回路3a,3bとを、それぞれ別体の半導体チップ5a~5cに分けて形成している。これにより、ハイサイドスイッチ用のパワーMOSQ1とローサイドスイッチ用のパワーMOSQ2とドライバ回路3a、3bとを同一の半導体チップに形成する場合に比べて、それぞれの素子特性を充分に引き出すことができる。また、非絶縁型DC-DCコンバータ1の製造プロセスを容易にすることができるので、非絶縁型DC-DCコンバータ1の製造時間を短縮でき、また、コストを低減できる。また、ハイサイドスイッチ用のパワーMOSQ1およびドライバ回路3a,3bがローサイドスイッチ用のパワーMOSの動作時に発生した熱による悪影響を受けないようにすることができるので、非絶縁型DC-DCコンバータ1の動作安定性を向上させることができる。なお、ドライバ回路3a,3bは、互いに同期して交互に動作するものなので、全体的な回路動作の安定性の観点から同一の半導体チップ5cに形成している。ところで、上記のように、非絶縁型DC-DCコンバータ1の電圧変換効率を向上させるには、各半導体チップ5a~5cを同一のパッケージに収容することが重要であるが、ただ単純に同一のパッケージに収容しただけでは、電圧変換効率を向上させる上で充分な効果が得られない。そこで、非絶縁型DC-DCコンバータ1の電圧変換効率を向上させる上で重要なパッケージ内の具体的な構成例について説明する。図32はパッケージ20Bの主面側の全体平面図、図33は図32のパッケージ20Bの側面図、図34は図32のパッケージ20Bの裏面側の全体平面図、図35は図32のパッケージ20Bの外観斜視図をぞれぞれ示している。本実施の形態4のパッケージ20Bは、例えばQFNQuadFlatNonleadedpackage構成とされている。ただし、QFNに限定されるものではなく種々変更可能であり、例えばQFPQuadFlatPackageやSOPSmallOutlinePackage等のようなフラットパッケージ構成としても良い。パッケージ20Bを構成する樹脂封止体MBは、その外観が薄板状に形成されている。樹脂封止体MBは、例えばエポキシ系の樹脂からなる。また、樹脂封止体MBの材料として低応力化を図る等の理由から、例えばフェノール系硬化剤、シリコーンゴムおよびフィラー等が添加されたビフェニール系の熱硬化性樹脂を用いても良い。樹脂封止体MBの形成方法としては、大量生産に好適なトランスファーモールディング法を用いている。この樹脂封止体MBの裏面からは、例えば平面略矩形状の3つのダイパッド第1~第3チップ搭載部7a1,7a2,7a3の裏面が露出されている。また、樹脂封止体MBの四側面および裏面外周からは、樹脂封止体MBの外周に沿って複数のリード外部端子7bの一部が露出されている。ダイパッド7a1,7a2,7a3およびリード7bは、例えば42アロイ等のような金属材料を主材料として形成されており、その厚さは、例えば200μm程度である。ダイパッド7a1,7a2,7a3およびリード7bの他の材料として、例えば銅Cuまたは銅の表面に表面から順にニッケルNi、パラジウムPdおよび金Auをメッキしたものを使用しても良い。後述のように、ダイパッド7a1,7a2の主面には、それぞれ上記半導体チップ5a,5bが搭載されている。また、ダイパッド7a3の主面には、上記半導体チップ5cが搭載されている。ダイパッド7a3の1つの角部には位置決め用のテーパTR1インデックスマークが形成されている。このテーパTR1は、例えばパッケージ20Bを出荷するときの向き合わせやパッケージ20Bに商標等を印す時にパッケージ20Bの主裏面の区別をする時に使用されるもので、例えばエッチングにより形成されている。パワーMOSQ1,Q2が形成された半導体チップ5a,5bを搭載するダイパッド7a1,7a2は、第1、第2電源端子から電流I1,I2が供給される部分であるため、テーパTR1を形成すると外形寸法が小さくなり電流特性に影響を及ぼす虞がある。これに対して、ダイパッド7a3にはダイナミックな電流が流れず、電位は固定されているため、電流特性をあまり気にする必要がないので、位置決め用のテーパTR1はダイパッド7a3の一部に形成することが好ましい。なお、この構造ではダイパッド7a1~7a3の裏面半導体チップ5a、5b、5cが搭載された面の反対側の面も、リード7bの裏面配線基板の端子と接合される接合面も、パッケージ20Bの搭載面パッケージ20Bを配線基板に搭載するときに配線基板に対向する面に存在する。次に、図36はパッケージ20Bの内部を透かして見たときのパッケージ20Bの主面側の全体平面図、図37は図36のY3-Y3線の断面図、図38は図36のX4-X4線の断面図をそれぞれ示している。なお、図36は平面図であるが、図面を見易くするために、ダイパッド7a1~7a3、リード7bおよび配線部7cにハッチングを付した。パッケージ20B内には、上記した3つのダイパッド7a1~7a3第1~第3チップ搭載部と、そのダイパッド7a1~7a3上に後述のように搭載された複数の半導体チップ5a~5cと、半導体チップ5a~5cのパッドBP1~BP11を各部に電気的に接続するワイヤWA1,WA2,WB1~WB6とが封止されている。ダイパッド7a1~7a3は、互いに所定の間隔を持って分離された状態で隣接して配置されている。半導体チップ5a~5cの動作時に発生した熱は、主に半導体チップ5a~5cの裏面からダイパッド7a1~7a3を通じてその裏面側から外部に放熱されるようになっている。このため、各々のダイパッド7a1~7a3は、半導体チップ5a~5cの面積よりも大きく形成されている。これにより、非絶縁型DC-DCコンバータ1の放熱性を向上させることができ、動作安定性を向上させることができる。ダイパッド7a1~7a3およびリード7bの裏面側の外周一部は、その厚さが薄くなるようにハーフエッチング領域が形成されている。これは、ダイパッド7a1~7a3およびリード7bと樹脂封止体MBとの密着性を向上させてダイパッド7a1~7a3およびリード7bの剥離や変形不良を低減または防止するためである。図36の左上のダイパッド7a1上には、上記ハイサイドスイッチ用のパワーMOSQ1が形成された半導体チップ5aがその主面を上に向けた状態で配置されている。この半導体チップ5aの主面には、パワーMOSQ1のソース電極用のパッドBP2およびゲート電極用のパッド6BP1が配置されている。このソース電極用のパッドBP2は、複数本のワイヤWA1を通じてダイパッド7a2と電気的に接続されているとともに、複数本のワイヤWB1を通じて半導体チップ5cのドライバ回路3aのソース電極用のパッドBP3と電気的に接続されている。また、上記ゲート電極用のパッド6BP1は、複数本のワイヤWB2を通じて半導体チップ5cのドライバ回路3aの出力ドレイン電極用のパッドBP4と電気的に接続されている。さらに、半導体チップ5aの裏面はパワーMOSQ1のドレインと接続されるドレイン電極となっており、ダイパッド7a1を通じてダイパッド7a1の外周に一体的に形成された複数のリード7b17bと電気的に接続されている。このリード7b1は上記端子ET1と電気的に接続される。なお、ワイヤWA1は、第1方向Xに隣接するワイヤWA1が上下のパッドBP2に交互に接続されるように、千鳥配置されている。ハイサイドスイッチ用のパワーMOSQ1が形成された半導体チップ5aは、図36の第1方向Xの長さが、これに直交する第2方向Yの長さよりも長い長方形に形成されている。この半導体チップ5aは、ダイパッド7a1の中央からダイパッド7a2に近づくようにずれて配置されている。すなわち、半導体チップ5aは、ダイパッド7a2の一辺に隣接するダイパッド7a1の一辺に寄せて配置されている。このように、半導体チップ5aをダイパッド7a2に寄せて配置することにより、パワーMOSQ1のソース電極用のパッドBP2とダイパッド7a2とを電気的に接続するワイヤWA1の長さを短くすることができるので、パワーMOSQ1のソースと、パワーMOSQ2のドレインとの間に生じる寄生のインダクタンスLsHを低減できる。また、半導体チップ5aは、その長辺がダイパッド7a2の隣接長辺に沿うように配置されている。これにより、半導体チップ5aのソース電極用のパッドBP2とダイパッド7a2との対向長さを確保できるので、上記ワイヤWA1を複数本配置することができ、パワーMOSQ1のソースと、パワーMOSQ2のドレインとの間のインダクタンスLsHを低減できる。また、半導体チップ5aを長方形に形成したことにより、図36の第2方向Yに延在するポリシリコンで形成されたゲート配線の長さを短くすることができるので、パワーMOSQ1のゲート抵抗を低減できる。さらに、半導体チップ5aは、半導体チップ5a,5c間の距離が、半導体チップ5a,5b間の距離よりも短くなるように、特に半導体チップ5aのゲート電極用のパッド6BP1と、半導体チップ5cの出力電極用のパッドBP4との距離が近づくように配置されている。これは、ハイサイドスイッチ用のパワーMOSQ1では、そのゲートのインダクタンスの増大がスイッチング損失の増大に大きく影響を及ぼすことを考慮した構成であり、半導体チップ5aを半導体チップ5cに近づけて配置することにより、パワーMOSQ1のゲート電極用のパッド6BP1と、ドライバ回路3aの出力電極用のパッドBP4とを電気的に接続するワイヤWB2の長さを短くすることができるので、パワーMOSQ1のゲートに寄生するインダクタンスLgHを低減でき、パワーMOSQ1のスイッチング損失を低減できる。以上のような半導体チップ5aの配置によりパワーMOSQ1のスイッチング損失を低減でき、非絶縁型DC-DCコンバータ1の電圧変換効率を向上させることができる。また、半導体チップ5aのソース電極用のパッドBP2には、2種類のワイヤWA1,WB1が電気的に接続されている。すなわち、半導体チップ5aのソース電極用のパッドBP2と電気的に接続されるワイヤを、ダイパッド7a2と接続されるワイヤWA1とドライバ回路3aのソースに接続されるワイヤWB1とに分けている。これにより、パワーMOSQ1のソースから、ダイパッド7a2を通じて出力端子に流れる電流I1と、ドライバ回路3aに向かって流れる電流との経路を分散できるため、それぞれのワイヤWA1,WB1に生じる電流負荷を低減できる。このため、パワーMOSQ1とドライバ回路3aとの間に生じる寄生のインダクタンスを低減できることから、スイッチング損失をさらに改善できる。また、上記ワイヤWA1,WB1,WB2は、共に、例えば金Auからなるが、ワイヤWA1は、ワイヤWB1,WB2よりも太いものが使用されている。これにより、パワーMOSQ1のソース側の配線インダクタンスを低減できるので、非絶縁型DC-DCコンバータ1のスイッチング損失を低減でき、電圧変換効率を向上させることができる。図36の下側の最も大面積のダイパッド7a2上には、上記ローサイドスイッチ用のパワーMOSQ2およびSBDD1が形成された半導体チップ5bがその主面を上に向けた状態で配置されている。半導体チップ5bの主面には、パワーMOSQ2のソース電極およびSBDD1のアノード電極用のパッドBP1およびゲート電極用のパッド6BP2が配置されている。このパッドBP1は、複数本のワイヤWA2を通じてリード7b27bと電気的に接続され、複数本のワイヤWB3を通じて半導体チップ5cのドライバ回路3bのソース電極用のパッドBP7と電気的に接続されている。また、上記ゲート電極用のパッド6BP2は、複数本のワイヤWB4を通じて半導体チップ5cのドライ回路3bの出力ドレイン電極用のパッドBP8と電気的に接続されている。さらに、半導体チップ5bの裏面はパワーMOSQ2のドレイン電極およびSBDD1のカソード電極となっており、ダイパッド7a2を通じてダイパッド7a2の外周に一体的に形成された複数のリード7b37bと電気的に接続されている。このリード7b3は出力用の上記端子ET5と電気的に接続される。ローサイドスイッチ用のパワーMOSQ2が形成された半導体チップ5bは、図36の第1方向Xの長さが、第2方向Yの長さよりも長い長方形に形成されている。この半導体チップ5bは、半導体チップ5aと沿うように配置されているが、半導体チップ5bから離間され、リード7b2に近づくようにダイパッド7a2の中央からずれて配置されている。すなわち、半導体チップ5bは、出力用の端子ET5が接続されるリード7b3よりも、基準電位GNDが供給される端子ET4が接続されるリード7b2に近接するダイパッド7a2の角部図36の左側角部に寄せて配置されている。そして、半導体チップ5bの第2方向Yの長さは、複数のリード7b2が接続された配線部7cの第2方向Yの長さとほぼ等しく、また、半導体チップ5bの第1方向Xの長さは、複数のリード7b2が接続された配線部7cの第1方向Xの長さとほぼ等しくなるようにされている。このような構成にすることより、パワーMOSQ2のソース電極およびSBDD1のアノード電極用のパッドBP1とリード7b2とを電気的に接続するワイヤWA2の長さを短くすることができる。また、半導体チップ5aの互いに交差する長辺と短辺の2辺が、複数のリード7b2の配置形状平面L字状に沿うように配置され、特にパワーMOSQ2のソース電極およびSBDD1のアノード電極用のパッドBP1が、複数のリード7b2の配置形状に沿って延びるような形状とされている。これにより、パッドBP1と複数のリード7b2の一群との対向長さを長く確保することができるので、上記ワイヤWA2を複数本配置することができる。さらに、複数のリード7b2は、ダイパッド7a2の互いに直交する2つの辺に沿って配置され、かつ、その2つの辺に沿って延びる平面L字状の配線部7cに接続されている。このように複数のリード7b2を配線部7cにまとめて接続したことにより、複数のリード7b2が分割されているよりも体積が増加するため、配線抵抗を低減でき、基準電位GNDを強化できる。このような構成は、ローサイドスイッチ用のパワーMOSQ2のソース側のオン抵抗の増大がスイッチング損失の増大に大きく影響を及ぼすことを考慮した構成であり、上記のような構成にすることにより、パワーMOSQ2のソース側のオン抵抗を低減できるので、パワーMOSQ2の導通損失を低減できる。また、ワイヤWA2に生じる寄生のインピーダンスのばらつきを低減できるので、ワイヤWA2に流れる電流の大きさのばらつきも低減できる。これらにより、非絶縁型DC-DCコンバータ1の電圧変換効率を向上させることができる。また、基準電位GNDの強化が可能となり、非絶縁型DC-DCコンバータ1の動作安定性を向上させることができる。また、SBDD1に関しても、SBDD1のカソード電極が大面積のダイパッド7a2を通じて出力配線やパワーMOSQ1のドレイン電極と電気的に接続されるようになるので、上記カソードに寄生するインダクタンスLkを大幅に低減できる。また、前記したようにパワーMOSQ2とSBDD1とを同一の半導体チップ5bに形成したことにより、SBDD1のアノードとパワーMOSQ2のソースとを結ぶ配線長を短くできるので、その配線に寄生するインダクタンスLaを大幅に低減できる。すなわち、SBDD1のアノードおよびカソードに寄生するインダクタンスLa,Lkを低減できるので、上記したようにSBDD1の効果を充分に発揮でき、ダイオード導通損失およびダイオードリカバリー損失を低減でき、非絶縁型DC-DCコンバータ1の電圧変換効率を向上させることができる。また、インダクタンスLa,Lkを低減できるので、ノイズを低減することもできる。また、上記のようにローサイドスイッチ用のパワーMOSQ2は動作時の発熱量が最も高いので、最も面積の大きいダイパッド7a2に搭載されている。これにより、パワーMOSQ2で発生した熱の放散性を向上させることができるので、非絶縁型DC-DCコンバータ1の動作安定性を向上させることができる。また、上記ワイヤWA2,WB3,WB4は、共に、例えば金Auからなるが、ワイヤWA2は、ワイヤWB3,WB4よりも太いものが使用されている。パワーMOSQ2のソースおよびSBDD1のアノードに電気的に接続されるワイヤとして太いワイヤWA2を使用することにより、パワーMOSQ2のソースおよびSBDD1のアノード側の配線抵抗を低減できる。このため、パワーMOSQ2のオン抵抗を低減でき、また、ダイオードの損失を低減できるので、非絶縁型DC-DCコンバータ1の電圧変換効率を向上させることができる。さらに図36の右上の最も小面積のダイパッド7a3には、上記ドライバ回路3a,3bが形成された半導体チップ5cがその主面を上に向けた状態で配置されている。この半導体チップ5cの主面には、上記のパッドBP3,BP4,BP7,BP8の他に、ドライバ回路3a,3bの各々の信号入力ゲート電極用のパッドBP10およびソース電極用のパッドBP11が配置されている。このゲート電極用のパッドBP10は、複数本のワイヤWB5を通じてリード7b47bと電気的に接続されている。ソース電極用のパッドBP11は、複数本のワイヤWB6を通じて、ダイパッド7a3と一体形成されたリード7b57bと電気的に接続されている。このドライバ回路3a,3bが形成された半導体チップ5cも平面矩形状に形成されており、パワーMOSQ1,Q2と接続されるパッドBP3,BP4BP7,BP8が、半導体チップ5cの主面において、半導体チップ5a,5bのそれぞれと隣接する側の2辺に沿って配置されている。これにより、ワイヤWB1,WB2,WB3,WB4の長さをさらに短くすることができるので、配線経路に生じる寄生のインダクタンスLgH,LsH,LgL,LsLをさらに低減することができる。また、上記のように、半導体チップ5aでは、オン抵抗よりもスイッチング損失を低減したいことから、上記のように半導体チップ5cと半導体チップ5aとの距離が半導体チップ5cと半導体チップ5bとの距離よりも近くなるように配置している点に付け加えて、上記ワイヤWB1,WB2,WB3,WB4についても、パワーMOSQ1のソース、ゲートとそれぞれ電気的に接続されるワイヤWB1,WB2は、パワーMOSQ2のソース、ゲートとそれぞれ電気的に接続されるワイヤWB3,WB4よりも短く形成されている。上記半導体チップ5a~5cは、各々の特性の違いから外形サイズ面積は異なり、半導体チップ5aの外形サイズは半導体チップ5cの外形サイズよりも大きく形成され、半導体チップ5bの外形サイズは半導体チップ5aの外形サイズよりも大きく形成されている。ドライバ回路3a、3bを有する半導体チップ5cは、パワーMOSQ1、Q2のゲートを制御する制御回路であるため、パッケージ全体のサイズを考慮して、できるだけ素子の外形サイズを小さくしたい。これに対し、パワーMOSQ1、Q2には、電流I1,I2が流れるため、トランジスタ内に生じるオン抵抗をできるだけ低減したい。オン抵抗を低減するためには、単位トランジスタセル面積あたりのチャネル幅を広げることで実現できる。このため、半導体チップ5a,5bの外形サイズは、半導体チップ5cの外形サイズよりも大きく形成している。さらに、図3に示したように、ローサイドスイッチ用のパワーMOSQ2は、ハイサイドスイッチ用のパワーMOSQ1よりもオン時間が長いため、パワーMOSQ2のオン抵抗は、パワーMOSQ1のオン抵抗よりもさらに低減する必要がある。このため、半導体チップ5bの外形サイズは、半導体チップ5aの外形サイズよりも大きく形成している。なお、上記ワイヤWA1,WA2,WB1~WB6は、例えば超音波熱圧着ボンディング法により接続されるが、ダイパッド7a1~7a3やリード7bのワイヤボンディング部に超音波エネルギーが上手く伝わらないとボンディング不良となる虞があるため、上記ハーフエッチング領域を避けてワイヤボンディングされている。これにより、ボンディング不良を低減または防止することができる。また、半導体チップ5cに接続されるワイヤWB1~WB6に細いワイヤが使用されている理由は、太いワイヤを使用すると必然的にパッドBP3,BP4,BP7,BP8,BP10,BP11等も大きくしなければならず、チップサイズが増大し、コストが高くなるからである。次に、図39は上記半導体チップ5aの拡大平面図、図40は図39のX5-X5線の断面図、図41は半導体チップ5aの要部断面図、図42は図39のY4-Y4線の断面図を示している。半導体チップ5aは半導体基板5HS、この半導体基板5HSの主面パッドBP2,6BP1の形成面側に形成された複数の単位トランジスタ素子、半導体基板5HSの主面上において絶縁層9bおよびゲートフィンガ6c,6dの夫々を複数段積み重ねた多層配線層、このゲートフィンガ6c,6dを覆うようにして形成された表面保護膜最終保護膜18等を有している。半導体基板5HSは、例えばn型のシリコンSi単結晶からなる。絶縁層9bは、例えば酸化シリコン膜からなる。パッドBP2,6BP1、ゲートフィンガ6c,6dは、例えばアルミニウムAlのような金属材料からなり、ここでは最上の配線層である。表面保護膜18は、例えば酸化シリコン膜、窒化シリコンSi3N4膜またはそれらの積層膜上にポリイミド膜PiQのような有機膜が積層されてなる。半導体チップ5aは、互いに反対側に位置する主面回路形成面5axおよび裏面裏面電極形成面5ayを有している。半導体チップ5aの主面5ax側には集積回路およびパッドBP2,6BP1が形成され、裏面5ayにはドレイン領域DRと電気的に接続された裏面電極HBEが形成されている。集積回路は、主に、半導体基板5HSの主面5axに形成されたトランジスタ素子、パッドBP2およびゲートフィンガ6ac,6d等によって構成されている。裏面電極HBEは、例えば金Au等の金属が蒸着されて形成されており、上記のようにダイパッド7a2と接続される。表面保護膜18には、パッドBP2、ゲートフィンガ6cの一部が露出されるような開口部19が形成されている。ソース電極用のパッドBP2は、半導体チップ5aの幅方向第2方向Yに2つ形成されており、各々のパッドBP2は互いに向かい合うように半導体チップ5aの長手方向第1方向Xに沿って延在した状態で形成されている。ゲート電極用のパッド6BP1は、半導体チップ5の一方の短辺の近傍に配置されている。ゲート電極用のパッド6BP1の平面形状は、例えば正方形であり、その平面寸法は、例えば280μm×280μm程度である。ゲート電極用のパッド6BP1は、ゲートフィンガ6c,6dと一体的に形成されている。ゲートフィンガ6dは、パッド6BP1から半導体チップ5aの長手方向に沿って延在するパターンであり、上記2つのパッドBP2の間に配置されている。一方のゲートフィンガ6cは、半導体チップ5aの外周に沿って延在するパターンであり、2つのパッドBP2を取り囲むように配置されている。ゲートフィンガ6c,6dの幅は、例えば25μm程度である。このような構成にすることにより、ソース電極用のパッドBP2を上記ダイパッド7a2に寄せて、かつ、一対の長辺に沿うように配置することができる。これにより、ソース電極用のパッドBP2とダイパッド7a2とを電気的に接続するワイヤWA1の長さを短くすることができる上、より多くのワイヤWA1を並べて配置することができるため、寄生のインダクタンスLsHを低減できる。また、ゲートフィンガ6dにおいて、半導体チップ5aの一方の端部パッド6BP1と接続している辺と反対側の端部は、ゲートフィンガ6cの一部と繋がらないように形成することで、パワーMOSQ1のソース領域SR1を分離しないで形成できる。すなわち、ソース領域SR1を分離しないで形成することで、オン抵抗を低減することができる。上記半導体基板5HSの主面には、例えばn型のシリコン単結晶からなるエピタキシャル層5HEPが形成されている。このエピタキシャル層5HEPには、n-型の半導体領域24n1と、その上のp型の半導体領域24p1と、その上のn型の半導体領域24n2と、半導体基板5HSの主面から上記p型の半導体領域24p1に接続されるように延びるp型の半導体領域24p2とが形成されている。そして、このような半導体基板5HSおよびエピタキシャル層5HEPには、例えばトレンチゲート構造のnチャネル型の縦型のパワーMOSQ1が形成されている。パワーMOSQ1は、ソース領域SR1としての機能を持つ上記n型の半導体領域24n2と、ドレイン領域DR1としての機能を持つ上記n-型の半導体領域24n1と、チャネル形成領域CH1としての機能を持つ上記p型の半導体領域24p1と、エピタキシャル層5HEPの厚さ方向に掘られた溝14の内壁面に形成されたゲート絶縁膜15bと、溝14内にゲート絶縁膜15bを介して埋め込まれたゲート電極8Gとを有している。ゲート電極8Gは、例えば低抵抗な多結晶シリコンで形成される。このようなトレンチゲート構造とすることにより、パワーMOSQ1の単位領域の微細化及び高集積化が可能となっている。各セルのゲート電極8Gは、これと一体形成された多結晶シリコンからなるゲート配線8Lを通じてフィールド絶縁膜FLD上に引き出され、コンタクトホール11dを通じて上記ゲートフィンガ6dと電気的に接続されている。ゲート電極8Gおよびゲート配線8L表面は上記表面保護膜18で覆われており、パッドBP2との絶縁が図られている。パッドBP2は、ソース用のn型の半導体領域24n2の他、p型の半導体領域24p2を通じてチャネル形成用のp型の半導体領域24p1とも電気的に接続されている。パワーMOSQ1の動作時の上記電流I1は、ソース領域SR1とドレイン領域DR1との間を溝14の深さ方向に沿ってドリフト層の厚さ方向に流れる、かつゲート絶縁膜15bの側面に沿って流れる。このような縦型のパワーMOSQ1は、チャネルが半導体基板の主面に対して水平な方向に形成される横型の電界効果トランジスタより、単位セル面積あたりのゲート面積が大きく、またゲート電極8Gとドレインのドリフト層との接合面積が大きいため、ゲート-ドレイン間の寄生容量が大きくなる反面、単位セル面積あたりのチャネル幅を大きくすることができ、オン抵抗を小さくすることができる。なお、PWL2はp-型のpウエルである。次に、ローサイドスイッチ用のパワーMOSQ2が形成された半導体チップ5bの素子構成については、前記実施の形態1で説明したので省略する。ただし、ローサイドスイッチ用のパワーMOSQ2のしきい値電圧はハイサイドスイッチ用のパワーMOSQ1のしきい値電圧よりも高い値で制御する。これは、ハイサイドスイッチ用のパワーMOSQ1からローサイドスイッチ用のパワーMOSQ2にスイッチを切り換えるときに、電流貫通電流が端子ET1から端子ET4に向かって流れてしまう現象セルフターンオンが生じるのを抑制するための構成であり、上記のようにすることにより、貫通電流の経路を抑制または遮断することができるので、上記セルフターンオンを抑制または防止することができる。次に、制御用のドライバ回路3a,3bが形成された半導体チップ5cについて説明する。半導体チップ5cの回路構成およびデバイス断面構成は、図5および図6で説明したのと同じである。ドライバ回路3aの基本構成例を図43に示す。なお、ドライバ回路3bのデバイス構成は、ドライバ回路3aとほぼ同じなので、ドライバ回路3aを説明することでドライバ回路3bの説明は省略する。ドライバ回路3aは、n型のウエルNWL2に形成されたpチャネル型の横型チャネルが半導体基板SUBの主面に対して水平方向に形成されるタイプのパワーMOSQ3と、p型のウエルPWL3に形成されたnチャネル型の横型のパワーMOSQ4とを有している。パワーMOSQ3は、ソース領域SR3と、ドレイン領域DR3と、ゲート絶縁膜15pと、ゲート電極G3とを有している。ソース領域SR3およびドレイン領域DR3は、p-型の半導体領域25aと、p型の半導体領域25bとを有している。パワーMOSQ4は、ソース領域SR4と、ドレイン領域DR4と、ゲート絶縁膜15nと、ゲート領域G4とを有している。ソース領域SR4およびドレイン領域DR4は、n-型の半導体領域26aと、n型の半導体領域26bとを有している。また、ドレイン領域DR3,DR4は、出力用の端子ET7に接続され、出力用の端子ET7を介してハイサイドスイッチ用のパワーMOSQ1のゲートと電気的に接続される。また、ソース領域SR4は、端子ET8に接続され、この端子ET8を介してハイサイドスイッチ用のパワーMOSQ1のソースと電気的に接続される。次に、図44は上記パッケージ20Bの実装状態の一例の平面図、図45は図44のパッケージ20Bの側面図をそれぞれ示している。なお、図44では配線基板30の配線の様子が分かるようにパッケージ20Bを透かして見せている。配線基板30は、例えばプリント配線基板からなり、その主面には、パッケージ20B,31,32およびチップ部品33,34が搭載されている。パッケージ31には、上記制御回路2が形成され、パッケージ32には、上記負荷回路4が形成されている。チップ部品33には、上記コイルL1が形成され、チップ部品34には、上記コンデンサC1が形成されている。パッケージ31のリード31aは、配線基板30の配線30aを通じてパッケージ20Bのリード7b7b4と電気的に接続されている。パッケージ20Bのリード7b1は、配線基板30の配線30bと電気的に接続されている。パッケージ20Bの出力のリード出力端子7b3は、配線基板30の配線出力配線30cを通じてチップ部品33のコイルL1の一端に電気的に接続されている。チップ部品33のコイルL1の他端は、配線基板30の配線出力配線30dを通じて負荷回路4と電気的に接続されている。パッケージ20Bの基準電位GND用のリード7b2は、配線基板30の配線30eを通じて複数のチップ部品34のコンデンサC1の一端と電気的に接続されている。チップ部品34のコンデンサC1の他端は、配線基板30の配線30dを通じて負荷回路4と電気的に接続されている。次に、図46は本実施の形態1のパッケージ20Bを含む非絶縁型DC-DCコンバータ1の回路システム構成の一例を示している。この回路システムでは、1つの負荷回路4に対して複数個のパッケージ20Bが並列に接続されている。入力電源電位Vin、基準電位GNDおよび制御回路2は複数個のパッケージ20Bに共通となっている。このような回路システムでは、パワーMOSQ1,Q2、ドライバ回路3a,3b,SBDD1がそれぞれ別々にパッケージングされている構成であると、システム全体の小型化が阻害される。これに対して、本実施の形態1では、パワーMOSQ1,Q2、ドライバ回路3a,3b,SBDD1SBDD1はパワーMOSQ2と同一の半導体チップ5bに形成されているが同一のパッケージ20Bに収容されているので、システム全体を小型にすることができる。次に、本実施の形態1のパッケージ20Bの組立方法を図47の組み立てフロー図を用いて説明する。まず、3種類の半導体ウエハおよびダイシングテープを用意する工程100a,100b。3種類の半導体ウエハの主面には、それぞれ半導体チップ5a~5cが複数個形成されている。続いて、各半導体ウエハの裏面にダイシングテープを貼り付け、ダイシングブレードにより各半導体ウエハからそれぞれ半導体チップ5a~5dを切り出す工程101,102。次いで、リードフレームおよびダイボンドペーストを用意する工程103a,103b。図48および図49にリードフレーム7の単位領域の要部平面図の一例を示す。図48はリードフレーム7の主面を示し、図49はリードフレーム7の裏面を示している。リードフレーム7は、図48の左右方向に沿って延びる2つの枠体部7f1と、2つの枠体部7f1間を橋渡すように枠体部7f1に対して直交する方向に延びる枠体部7f2と、枠体部7f1,7f2の内周から単位領域の中央に向かって延びる複数のリード7bと、この複数のリード7bと一体成形されそのリード7bを通じて枠体部7f1,7f2に支持されている3つのダイパッド7a1~7a3およびL字状の配線部7cとを有している。リード7bおよびダイパッド7a1~7a3の裏面側の外周には、ハーフエッチング領域HFが形成されており、他の部分よりも薄くされている。なお、図49では図面を見易くするため上記ハーフエッチング領域HFに斜線のハッチングを付した。また、ダイボンドペーストとしては、例えば銀Agペーストを用いた。続いて、上記リードフレーム7の各単位領域のダイパッド7a1~7a3の主面上に、ダイボンドペーストを介して上記半導体チップ5a~5cを搭載した後、熱処理を施しダイボンドペーストをキュアし、図50の工程S1に示すように、半導体チップ5a~5cをダイパッド7a1~7a3上に固着する工程104,105。小さな半導体チップ5c,5a,5bの順に搭載することで生産性の向上を図ることもできる。次いで、2種類のワイヤWA1,WA2,WB1~WB6を用意する工程106a,106b。ワイヤWA1,WA2,WB1~WB6は、いずれも例えば金Auからなるが、ワイヤWA1,WA2は、例えば50μmの太さの太いワイヤであり、ワイヤWB1~WB6は、例えば30μm太さの細いワイヤである。続いて、2種のワイヤWA1,WA2,WB1~WB6を超音波熱圧着法によりボンディングする工程106。ここで、太いワイヤWA1,WA2のボンディング処理では、細いワイヤWB1~WB6のボンディング処理時よりも大きな荷重を必要とするので、先に細いワイヤWB1~WB6をボンディングした後に、太いワイヤWA1,WA2をボンディングするとその時の大きな荷重により細いワイヤWB1~WB6が断線してしまう虞がある。特に発明者の検討によればダイパッド7a1~7a3が分離している場合に上記のワイヤ断線不良が発生し易い。そこで、本実施の形態4のワイヤボンディング工程では、図50の工程S2,S3で示すように、太いワイヤWA1,WA2のボンディングを行った後、細いワイヤWB1~WB6のボンディングを行う。これにより、細いワイヤWB1~WB6の断線不良を抑制または防止できる。次いで、封止用樹脂および封止用テープを用意する工程107a,107b。続いて、トランスファーモールド法により樹脂封止モールド工程を行う工程108。トランスファーモールディング法は、ポット、ランナー、樹脂注入ゲートおよびキャビティ等を備えた成形金型モールド金型を使用し、ポットからランナーおよび樹脂注入ゲートを通してキャビティの内部に熱硬化性樹脂を注入して樹脂封止体MBを形成する方法である。QFN型のパッケージ20Bの製造においては、複数の製品形成領域デバイス形成領域、製品取得領域を有する多数個取りリードフレームを使用し、各製品形成領域に搭載された半導体チップを各製品形成領域毎に樹脂封止する個別方式のトランスファーモールド法や、各製品形成領域に搭載された半導体チップを一括して樹脂封止する一括方式のトランスファーモールド法が採用されている。本実施の形態4では、例えば個別方式のトランスファーモールド法を採用している。この樹脂封止工程では、例えば次のようにする。まず、樹脂成形金型の下型の金型面上に封止用テープを配置した後、その封止用テープ上にリードフレーム7を配置し、複数のリード7bの一部およびダイパッド7a1~7a3の裏面が封止用テープに密着するように樹脂成形金型の型締めクランプを行う。樹脂封止工程の前にリードフレーム7の裏面に封止用テープを貼り付けておく理由は、本実施の形態4のように1つのパッケージ6内に複数のダイパッド7a1~7a3を持つような構成のものの樹脂封止工程では、図48に示す3つのダイパッド7a1~7a3の境界を形成するスリットの交点部分Zにおいて樹脂漏れが生じ易く、その交点部分Zを通じてダイパッド7a1~7a3の裏面パッケージ20Bを配線基板に実装するときの実装面側に入り込んだ樹脂樹脂バリがパッケージ20Bの実装を邪魔して実装不良を招くのを防止するためである。本実施の形態4では、上記のような樹脂漏れが生じないように、封止工程に先立って3つのダイパッドの裏面側3つのダイパッドの境界を形成するスリットを含むに封止用テープをしっかりと貼り付け上記交点部分Z等から封止用樹脂がダイパッド7a1~7a3の裏面に漏れないようにしている。これにより、樹脂バリによるパッケージ20Bの実装不良を防止できる。上記のように封止用テープは封止工程時にダイパッド7a1~7a3等にしっかりと接着されていることが好ましいので、そのような観点から封止用テープの粘着強度は、例えば0.5N以上と高い粘性強度が得られるものが好ましい。一方、近年は、例えばニッケルNiパラジウムPd金Auフラッシュめっきの施されたリードフレーム7が使用されている。これは、Pdパラジウムめっき製のリードフレーム7の場合、パッケージ20Bを配線基板に実装する際に鉛フリー半田の使用を実現でき環境に良いといった効果の他、一般的なリードフレームではワイヤボンディングのためにリードフレームのワイヤボンディング部に予め銀Agぺーストを塗布しておくことが必要なのに対してそのようなAgペースト材が塗布されていなくてもワイヤを接続できる等の利点を有しているからである。ところで、Pdめっき製のリードフレーム7の場合でも上記のような樹脂バリによる実装不良の問題が生じるので、樹脂バリが形成された場合は、樹脂バリを洗浄処理等により除去することが行われるが、Pdめっき製のリードフレーム7の場合、製造工程を削減するために、樹脂封止工程の前にリードフレーム7にめっき処理を施しているため、洗浄処理等によりこの樹脂バリを剥がそうとすると、予めめっきしたPdめっき膜も剥離してしまうため問題である。すなわち、Pdめっき製のリードフレーム7を使用できない可能性がある。これに対して、本実施の形態4では、上記のように樹脂バリの形成を防止でき、封止工程後に強い洗浄処理を行わないで済むので、上記のような良好な利点を持つPdめっき製のリードフレーム7を使用できる。続いて、上金型キャビティ内に封止用樹脂を注入し、ダイパッド7a1~7a3の一部と、複数のリード7bの一部とが樹脂封止体MB封止部材から露出するように半導体チップ5a~5cおよび複数のワイヤWA1,WA2,WB1~WB6を樹脂封止して樹脂封止体MBを形成する。本実施の形態4では、上記のように、ダイパッド7a1~7a3およびリード7bの裏面の周辺部にハーフエッチ領域を形成している。このように、ハーフエッチ領域斜めのハッチングを付した領域を形成することでダイパッド7a1~7a3およびリード7bと樹脂封止体MBとの密着力を強くできる。すなわち、リード抜けを抑制または防止できる。特に半導体装置の軽薄軽量化の要求に伴いリードフレームの厚さも薄くなってきていることに加え、リード7bは他の部分に比べて細く、しかもその先端が他の部分と接続されずに浮いているような状態なので、何ら手段を施さずに樹脂封止するとリード部分が変形または剥離してしまう場合がある。そこで、リード7bの先端側の裏面外周部分もハーフエッチし、リード7bの先端側の裏面外周に段差を形成する。これにより、封止工程時に封止用樹脂がそのハーフエッチ部分に流れ込み、ハーフエッチ部分を覆い、リード7bの先端側外周部を押さえ込むようになるので、リード7bが変形したり剥離したりするのを抑制または防止することができるようになっている。上記のような樹脂封止工程後、注入した封止用樹脂を硬化しレジンキュア工程108、マーク工程109を行った後に、リードフレーム7から個々の製品部分を分割する工程110。実施の形態5図51は本実施の形態5のパッケージ20Cの構成例の平面図、図52は図51のX6-X6線の断面図、図53は図51のY5-Y5線の断面図を示している。なお、図51でも、図面を見易くするため、樹脂封止部材MBを透かして示すとともに、ダイパッド7a1,7a2、リード7bおよび配線部7cにハッチングを付した。本実施の形態5では、パッドと各部とを電気的に接続する配線の一部がワイヤに代えて金属板配線21とされている。すなわち、半導体チップ5aのパワーMOSQ1のソース電極用のパッドBP2は、1つの金属板配線21を通じて、ダイパッド7a2と電気的に接続されている。また、半導体チップ5bのパワーMOSQ2のパッドBP1は、1つの金属板配線21を通じて、リード7b27bと電気的に接続されている。この金属板配線21の構成や各部との接続方法は、前記実施の形態1で説明したものと同じなので説明を省略する。金属板配線21もその全体が樹脂封止体MBにより覆われている。このように本実施の形態5によれば、ワイヤに代えて金属板配線21を用いたことにより、配線経路に寄生するインダクタンスおよびインピーダンスをさらに低減できるので、スイッチング損失およびダイオード導通損失をさらに低減でき、非絶縁型DC-DCコンバータ1の電圧変換効率を実施の形態4よりもさらに向上させることができる。また、SBDD1のアノード電極を大面積の金属板配線21で基準電位GNDに電気的に接続するようになるので、アノード側の配線抵抗およびアノード電極側に寄生するインダクタンスLaを大幅に低減できる。したがって、前記実施の形態4の場合よりもSBDD1の効果を充分に発揮でき、ダイオード導通損失およびダイオードリカバリー損失を低減できるので、非絶縁型DC-DCコンバータ1の電圧変換効率をさらに向上させることができる。また、インダクタンスLk,Laを低減できるので、ノイズをさらに低減することもできる。ここで、配線経路に寄生するインダクタンスのみ着目した場合、ドライバ回路3a,3bの複数のパッドBP3,BP4,BP7,BP8,BP10,BP11と各部とを電気的に接続するワイヤWB1~WB6も金属板配線21で形成した方が好ましい。しかし、ドライバ回路3a,3bの複数のパッドBP3,BP4,BP7,BP8,BP10,BP11の開口部は、例えば90μmと狭く、ワイヤWB1~WB6の代わりに金属板配線21を接続するとなると金属板配線21も幅の狭いものを使用せざるを得ず、ワイヤと比べても寄生インダクタンスを低減する上で充分な効果が得られないことが予想される。また、例えば100μm以下の金属板配線21を製造するのは困難であり、ワイヤと比べ接続するのが困難でもあるため、製品コストの増加や製品歩留まりの低下が懸念される。また、ドライバ回路3a,3b用の半導体チップ3cも同一のパッケージ20C内に収容されているので、ワイヤでも充分寄生インダクタンスを小さくできる。そこで、本実施の形態5では、ドライバ御回路3a,3bの複数のパッドBP3,BP4,BP7,BP8,BP10,BP11と各部とをワイヤWB1~WB6で接続する構成を採用している。ただし、上記のようにパワーMOSQ1,Q2とドライバ回路3a,3bとを結ぶ配線経路では、その配線経路での寄生インダクタンスを低減するため、複数本のワイヤWB1,WB2を並べて接続している。すなわち、この部分では、例えば200μm幅の幅広の金属板配線21を使用できるので、ワイヤWB1,WB2に代えて金属板配線21を使用することができる。このようにパワーMOSQ1,Q2とドライバ回路3a,3bとの間については、双方を金属板配線21で電気的に接続することにより、寄生するインダクタンスを低減することができるので、スイッチング損失を低減することができる。実施の形態6図54および図55は本実施の形態6のパッケージ20Dの図51のX6-X6線およびY5-Y5線に相当する箇所の断面図を示している。なお、パッケージ20D内の様子は図51で示したのと同じである。また、パッケージ20Dの上面は、パッケージ20Dの搭載面配線基板と対向する面とは反対側の面である。本実施の形態6では、前記実施の形態5と同様にパッドと各部とが金属板配線21によって接続されている。ただし、その金属板配線21の一部が樹脂封止体MBから露出されている。金属板配線21は、特に半導体チップ5a,5bの熱発生源であるパワーMOSQ1,Q2の形成領域を覆うように配置されている。ここでは、半導体チップ5a,5bを覆う2つの金属板配線21の両方がパッケージ20Dの上面から露出している場合が例示されているが、発熱量が相対的に高いローサイドスイッチ用のパワーMOSQ2が形成された半導体チップ5b側の金属板配線21のみを露出させるような構成としても良い。また、パッケージ20Dの上面に放熱フィンを載せ金属板配線21の露出面に接合することにより、放熱性をさらに向上させることもできる。本実施の形態6によれば、前記実施の形態4,5で得られた効果の他に、金属板配線21に放熱機能を持たせていることにより、放熱用の他の部品を追加する必要がないので、放熱用の部品を追加する場合に比べてパッケージ20Dの組み立て工程を低減でき、パッケージ20Dの組み立て時間を短縮できる。また、部品点数を減らせるので、半導体装置のコストを低減できる。実施の形態7DC-DCコンバータの大電流化および高周波化に起因する他の問題として動作時の熱の問題がある。特に、前記実施の形態1,4~6での説明では、半導体チップ5a,5bを1つのパッケージに収容する構成なので、高い放熱性が必要となる。本実施の形態7では、その放熱性を考慮した構成について説明する。図56は、本実施の形態7のパッケージ20Eの断面図を示している。ここでは、リード7bが前記実施の形態4~6のリード7bの場合に対して逆成型されている。この構造ではダイパッド7a1,7a2の裏面半導体チップ5a,5bが搭載された面の反対側の面がパッケージ6の上面に露出され、リード7bの裏面配線基板の端子と接合される接合面側がパッケージ20Eの搭載面に露出されている。また、図57は、図56のパッケージ20Eを配線基板30に搭載した状態の一例の断面図を示している。パッケージ20Eの裏面搭載面のリード7bは、例えば鉛/錫半田等のような接着材38を介して配線基板30の端子と接合されている。パッケージ20Eの上面、すなわち、ダイパッド7a1,7a2の裏面には、例えばシリコーンゴム等のような高い熱伝導性を有する絶縁シート39を介して放熱フィンヒートシンク40が接合されている。この構成では、半導体チップ5a,5bで発生した熱は、半導体チップ5a,5bの裏面からダイパッド7a1,7a2を通じて放熱フィン40に伝わり放熱されるようになっている。これにより、1つのパッケージ20E内に2つの半導体チップ5a,5bを有するような構成において、非絶縁型DC-DCコンバータ1が大電流化および高周波化されても、高い放熱性を得ることができる。ここでは、風冷式のヒートシンクを例示したが、例えば放熱体に冷却流水を流すことができるような流路を持つ液冷式のヒートシンクを用いても良い。実施の形態8前記実施の形態1~7では、SBDとMOSとを同一半導体チップの別領域に形成しているが、この構造では、SBDの形成領域には、MOSの形成領域を配置できないし、半導体チップのサイズは決まっているので、SBDを内蔵した分だけMOSの面積が小さくなり、MOSの導通損失が増大する問題がある。そこで、本実施の形態8では、例えば図58に示すように、パワーMOSQ2の単位トランジスタの形成領域LQR活性領域内に、SBDD1が形成されている。ここでは、パワーMOSQ2の単位トランジスタにおいて、もともとパッドBP1とp型の半導体領域12とを接続するために形成していた溝16を、主面からチャネル層p型の半導体領域12を突き抜けるまで深く形成し、その溝16の底面で、溝16内のバリアメタル層10aとn-型のエピタキシャル層5LEPとを接触させてショットキー接続を形成するようにしている。また、パッドBP1とp型の半導体領域12との接続は、溝16の側面においてオーミック接続を形成するようにしている。このような構成とすることにより、半導体チップ5b内にSBDD1の専用領域を確保する必要がなくなるので、半導体チップ5bの主面内におけるパワーMOSQ2の形成領域の面積を減らすことなく、大面積のSBDを形成することができる。図59は本実施の形態8の損失分析の計算結果を示している。本構造では、パワーMOSQ2の寄生ダイオードボディダイオードDpとSBDD1との計算上での区別ができないため一体となっているが、導通損失、ドライブ損失は変わらず、ボディダイオード損失が大幅に低減していることがわかる。SBDD1を別領域に形成した場合の損失低減効果は、約0.2W程度であるが、本実施の形態8の構成の場合では、約0.55Wの損失低減が可能である。ところで、ただ単純に溝16を深くしただけの構成では、以下の2つの問題があることを本発明者は見出した。第1の問題はバリアメタル層10aとp型の半導体領域12との接続性についてである。すなわち、通常、p型の半導体領域12の不純物濃度は、例えば~1017/cm3オーダーであり、オーミックコンタクトを形成するためには不純物濃度が低い。このため、パッドBP1とp型の半導体領域12との良好な接続ができない。また、第2の問題は、n-型のエピタキシャル層5LEPの不純物濃度が高いため、ショットキー接合部でのリーク電流が大きいという問題である。すなわち、本実施の形態8の構成では、パワーMOSQ2とSBDD1とを同じ領域に設けるので、前記実施の形態1~7のように、パワーMOSQ2の形成領域だけに深いnウエルを形成し、かつ、SBDD1の形成領域に低濃度のn-型のエピタキシャル層を用いてショットキー接続を形成するという作り分けができない。ここで、~1016/cm3程度の不純物濃度を持つn-型のエピタキシャル層にショットキー接合を形成すると、SBDのリーク電流が大きすぎてリーク電流による損失が大きくなってくる。そこで、本実施の形態8では、図58に示すように、上記第1の問題を解決すべく、p型の半導体領域12内に溝16の側面に接するようにp型の半導体領域第6半導体層41が形成されており、その溝16の側面でバリアメタル層10aとp型の半導体領域41とのオーミック接続がなされている。これにより、パッドBP1とp型の半導体領域12との良好な接続が可能となる。なお、p型の半導体領域41は、チャネルすなわち、溝14の側面に達しないように形成されている。もし、チャネルまでp型の半導体領域41が形成されると、反転層が形成され難くなり、またしきい値電圧Vtが増加してしまうが、本実施の形態8のようにチャネルに達しないように形成することで、上記問題を改善できる。また、本実施の形態8では、上記第2の問題を解決すべく、溝第2の溝16の底部側のバリアメタル層10aが接する領域に、n型の半導体領域第5半導体層42を形成し、ショットキー接合部でのn-型のエピタキシャル層5LEPの不純物濃度を局所的に低くする。すなわち、n型の半導体領域42により、ショットキー接合部にn-型のエピタキシャル層5LEPよりも高抵抗の領域を形成する。これにより、オン抵抗は増加させずに、SBDD1のリーク電流を下げることができる。この場合、SBDD1は、図11等に示した半導体チップ5bのパワーMOSQ2の各単位トランジスタセルの形成領域LQRの複数のストライプ状のゲート電極8Gの全ての隣接間に形成しても良いが、1つおきまたは数ラインおきに配置しても良い。なお、パッドBP1,6BP、ゲートフィンガ6a,6b、ゲート電極8Gおよびゲート配線8Lの平面レイアウトは、前記図9~図11、図25~図28を用いて説明したのと同じである。次に、本実施の形態8の半導体チップ5bの製造方法の一例を図60のフロー図に沿って図61~図66により説明する。また、比較のため、本発明者が検討したSBDとMOSとを有する半導体チップの製造方法例のフロー図を図67に示す。まず、図61に示すように、n型のシリコン単結晶からなる半導体ウエハ平面円形状の半導体基板5LSを用意し、その主面上に、例えば2×1016/cm3程度の不純物濃度のn-型のエピタキシャル層5LEPをエピタキシャル法により形成する工程200。発明者が検討した図67の工程300では、エピタキシャル層の不純物濃度が、例えば5×1015/cm3程度と低濃度であるのに対して、本実施の形態8の方法では、SBDD1をパワーMOSQ2の単位トランジスタセルの形成領域内に形成するためにエピタキシャル層5LEPの不純物濃度を低くする必要はない。続いて、半導体ウエハのエピタキシャル層5LEPに上記pウエルPWL1をイオン注入法およびその後の熱拡散処理により形成する工程201。発明者が検討した図67では、pウエルPWL1の形成工程201の前に、パワーMOSQ2のオン抵抗を低減するためにエピタキシャル層5LEPに深いnウエルNWL1を形成している工程300。これに対して、本実施の形態8では、上記のようにエピタキシャル層5LEPの不純物濃度を低くしないで済むので、深いnウエルが不要となり、その形成工程300を削減できる。したがって、半導体チップ5bの製造時間を短縮でき、スループットを向上させることができる。その後、半導体ウエハの主面にエピタキシャル層5LEPに達する溝14を形成工程202した後、半導体ウエハ主面のエピタキシャル層5LEP表面に酸化処理を施して、溝14内を含むエピタキシャル層5LEPの表面にゲート絶縁膜15を形成する工程203。その後、例えば低抵抗な多結晶シリコン膜を半導体ウエハの主面上に堆積するとともに、溝14内に埋め込む。その後、その多結晶シリコン膜をエッチング法によりパターニングすることにより、溝14内に上記ゲート電極8Gを形成するとともに、上記ゲート配線8Lを形成する工程204。次いで、半導体ウエハの主面に、例えばホウ素等のようなp型の不純物をイオン注入し熱拡散することにより、p型の半導体領域12を形成した後工程205、半導体ウエハの主面に、例えばリンPまたはヒ素As等のようなn型不純物をイオン注入し熱拡散することによりゲート電極8G間のp型の半導体領域12の上層にソース用のn型の半導体領域13を形成する工程206。続いて、半導体ウエハの主面上に絶縁層9aを堆積した後、その絶縁層9aに開口部9a1を形成した後、図62に示すように、その絶縁層9aをイオン注入マスクとして、例えばホウ素等のようなp型不純物をp型の半導体領域12にイオン注入し、さらにその後、その不純物に対して熱拡散処理を施すことにより、図63に示すように、半導体ウエハのp型の半導体領域12に、上記開口部9a1よりも平面的に広いp型の半導体領域41を形成する工程207。この熱拡散処理では、p型の半導体領域41がチャネル側溝14の側面側に達しないように、低温で短時間の熱処理を施すことが好ましい。次いで、絶縁層9aをエッチングマスクとして、そこから露出するシリコン部分をすなわち、n型の半導体領域13、p型の半導体領域12、p型の半導体領域41、p型の半導体領域12およびn-型のエピタキシャル層5LEPの上部を順にエッチングすることにより、図64に示すように、p型の半導体領域12を突き抜けその下層のn-型のエピタキシャル層5LEPに達するような溝16を形成する工程208。溝16の側面からは上記p型の半導体領域41が露出されている。続いて、図65に示すように、絶縁層9aをイオン注入マスクとして、溝16の底部にp型不純物をイオン注入することにより、溝16の底部のn-型のエピタキシャル層5LEPのn型不純物の濃度を局所的に低くする。その後、熱拡散処理を施すことにより、溝16の底部領域にn型の半導体領域42を形成する工程209。なお、本実施の形態8ではp型の半導体領域41を既に形成しているので、図67のpインプラ拡散工程301は不要である。その後、絶縁層9aに対してエッチング処理を施すことにより、開口部9a1の開口幅を図66に示すように広げる。この段階の開口部9a1は、上記コンタクトホール11cであり、その底面からは、n型の半導体領域13が露出している。続いて、図58に示したように、下層から順にバリアメタル層10a、メタル層10bを堆積する工程210,211し、これをエッチング法によりパターニングすることにより、上記パッドBP1,6BPおよびゲートフィンガ6a,6bを形成する。その後、半導体ウエハの裏面に、例えば金Auを蒸着することにより裏面電極LBEを形成する工程212。これ以降は、通常の工程を経て半導体ウエハから個々の半導体チップを切り出し、半導体チップを製造する。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば前記実施の形態では、パッケージ構造としてフラットパッケージ構造を例示したが、これに限定されるものではなく、例えばBGABallGridArrayパッケージ構造を採用しても良い。以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるCPUやDSPの駆動用の電源回路に適用した場合について説明したが、それに限定されるものではなく種々適用可能であり、例えば他の回路の駆動用の電源回路にも適用できる。"