パタン信号とエッジ信号とに基づいてドライバ波形を整形する複数個の波形整形器と、指定されたタイミングでエッジ信号を前記各波形整形器に出力するドライバタイミング発生器と、前記ドライバタイミング発生器にエッジ信号の出力タイミングを指示するとともに、前記複数個の波形整形器に独立にパタン信号を出力するフォーマッタと、を備えたことを特徴とする半導体試験装置。前記フォーマッタは、波形整形器毎にドライバ波形の整形を行なうか否かを示す信号に基づいて、前記複数個の波形整形器に独立にパタン信号を出力することを特徴とする請求項1に記載の半導体試験装置。前記波形整形器、前記ドライバタイミング発生器、前記フォーマッタは、前記半導体試験装置のピンエレクトロニクスカードに搭載され、前記波形整形器毎にドライバ波形の整形を行なうか否かを示す信号は、前記ピンエレクトロニクスカードの外部あるいは前記ピンエレクトロニクスカードが備えるコントロールメモリから送られることを特徴とする請求項2に記載の半導体試験装置。前記フォーマッタは、前記複数個の波形整形器に出力するパタン信号について、それぞれ異なるドライバフォーマット設定により生成可能なことを特徴とする請求項1~3のいずれか1項に記載の半導体試験装置。前記フォーマッタは、前記複数個の波形整形器に共通のパタン信号を出力可能であることを特徴とする請求項1~3のいずれか1項に記載の半導体試験装置。前記フォーマッタは、前記エッジ信号を、波形整形器毎に時分割に利用することを特徴とする請求項1~5のいずれか1項に記載の半導体試験装置。エッジ信号に基づいて比較信号を取り込む複数個の比較波形ストローブと、指定されたタイミングでエッジ信号を前記各比較波形ストローブに出力するストローブタイミング発生器と、比較判定を行なうか否かを示すマスク信号が比較を行なう旨を示している場合に、前記比較波形ストローブが取り込んだ比較信号と、期待パタンとを比較判定する複数個の論理比較器と、前記ストローブタイミング発生器にエッジ信号の出力タイミングを指示するとともに、前記複数個の論理比較器に、独立に期待パタンおよびマスク信号を出力するフォーマッタと、を備えたことを特徴とする半導体試験装置。前記比較波形ストローブ、前記ストローブタイミング発生器、前記論理比較器は、前記半導体試験装置のピンエレクトロニクスカードに搭載され、前記フォーマッタは、前記マスク信号を、前記ピンエレクトロニクスカードの外部からの信号あるいは前記ピンエレクトロニクスカードが備えるコントロールメモリの制御により出力することを特徴とする請求項7に記載の半導体試験装置。前記フォーマッタは、前記複数個の論理比較器に出力する期待パタン信号について、それぞれ異なる判定フォーマット設定により生成可能なことを特徴とする請求項7または8に記載の半導体試験装置。前記フォーマッタは、前記複数個の論理比較器に共通の期待パタンおよびマスク信号を出力可能であることを特徴とする請求項7~9のいずれか1項に記載の半導体試験装置。前記フォーマッタは、前記エッジ信号を、比較波形ストローブ毎に時分割に利用することを特徴とする請求項7~10のいずれか1項に記載の半導体試験装置。DRVタイミング発生器320とSTBタイミング発生器350は、試験目的に応じて種々のタイミングでエッジ信号を出力するため、多数の遅延回路を含んで構成され、回路規模が大きくなる。このため、同時試験可能なピン数が、DRVタイミング発生器320とSTBタイミング発生器350のサイズによって制限されることが多々ある。ピン数の制限を解消する目的で、DRVエッジ、STBエッジをバッファして、複数ピンとして使用するシェアードという手法も提案されているが、シェアードされたピンは共通のタイミングでしかエッジを発生することができないため、基本的に同じDUTを並列試験するときの同一ピンとしてしか使用することができない。そこで、本発明は、従来のタイミング発生器を用いて、異なるタイミングで動作可能なピン数を増加させることを目的とする。上記課題を解決するため、本発明の第1の態様である半導体試験装置は、パタン信号とエッジ信号とに基づいてドライバ波形を整形する複数個の波形整形器と、指定されたタイミングでエッジ信号を前記各波形整形器に出力するドライバタイミング発生器と、前記ドライバタイミング発生器にエッジ信号の出力タイミングを指示するとともに、前記複数個の波形整形器に独立にパタン信号を出力するフォーマッタとを備えたことを特徴とする。ここで、前記フォーマッタは、波形整形器毎にドライバ波形の整形を行なうか否かを示す信号に基づいて、前記複数個の波形整形器に独立にパタン信号を出力することができる。また、前記波形整形器、前記ドライバタイミング発生器、前記フォーマッタは、前記半導体試験装置のピンエレクトロニクスカードに搭載され、前記波形整形器毎にドライバ波形の整形を行なうか否かを示す信号は、前記ピンエレクトロニクスカードの外部あるいは前記ピンエレクトロニクスカードが備えるコントロールメモリから送られることができる。また、前記フォーマッタは、前記複数個の波形整形器に出力するパタン信号について、それぞれ異なるドライバフォーマット設定により生成可能としてもよい。あるいは、前記フォーマッタは、前記複数個の波形整形器に共通のパタン信号を出力可能としてもよい。また、前記フォーマッタは、前記エッジ信号を、波形整形器毎に時分割に利用することができる。上記課題を解決するため、本発明の第2の態様である半導体試験装置は、エッジ信号に基づいて比較信号を取り込む複数個の比較波形ストローブと、指定されたタイミングでエッジ信号を前記各比較波形ストローブに出力するストローブタイミング発生器と、比較判定を行なうか否かを示すマスク信号が比較を行なう旨を示している場合に、前記比較波形ストローブが取り込んだ比較信号と、期待パタンとを比較判定する複数個の論理比較器と、前記ストローブタイミング発生器にエッジ信号の出力タイミングを指示するとともに、前記複数個の論理比較器に、独立に期待パタンおよびマスク信号を出力するフォーマッタとを備えたことを特徴とする。ここで、前記比較波形ストローブ、前記ストローブタイミング発生器、前記論理比較器は、前記半導体試験装置のピンエレクトロニクスカードに搭載され、前記フォーマッタは、前記マスク信号を、前記ピンエレクトロニクスカードの外部からの信号あるいは前記ピンエレクトロニクスカードが備えるコントロールメモリの制御により出力することができる。また、前記フォーマッタは、前記複数個の論理比較器に出力する期待パタン信号について、それぞれ異なる判定フォーマット設定により生成可能としてもよい。あるいは、前記フォーマッタは、前記複数個の論理比較器に共通の期待パタンおよびマスク信号を出力可能としてもよい。また、前記フォーマッタは、前記エッジ信号を、比較波形ストローブ毎に時分割に利用することができる。本発明によれば、従来のタイミング発生器を用いて、異なるタイミングで動作可能なピン数を増加させることができる。本発明の実施の形態について図面を参照して説明する。図1は、本実施形態に係る半導体試験装置のピンエレクトロニクスPEカードの回路構成例を示すブロック図である。本ブロック図は、本発明に関連する部位に注目して簡略化したものである。PEカード10は、半導体試験装置内の他のカードから基準クロック、基準マーカー、DRV/期待パタン、コントロール信号、補助コントロール信号を入力する。そして、これらに基づいて第1試験パタンを第1DUT201に出力し、第1DUT201から動作結果を示す応答信号を入力して第1期待パタンと比較する。また、第2試験パタンを第2DUT202に出力し、第2DUT202から動作結果を示す応答信号を入力して第2期待パタンと比較する。PEカード10の基本的な動作は従来のPEカード30と同様であるが、ピン数が増え、それぞれのピンを異なるタイミングで動作させるための仕組みが追加されている。本実施形態では、ピン数が2つに増えているが、それ以上のピン数としてもよい。なお、図中のブロック等においては、第1を1で示し、第2を2で示している。本図に示すように、PEカード10は、デバイス100、第1ドライバDRV1181、第2ドライバDRV2182、第1コンパレータCMP1191、第2コンパレータCMP2192を備えている。第1ドライバDRV1181、第2ドライバDRV2182は、それぞれ従来のドライバDRV380と入出力信号は異なるが同様の機能を有している。第1コンパレータCMP1191、第2コンパレータCMP2192は、それぞれ従来のコンパレータCMP390と入出力信号は異なるが同様の機能を有している。デバイス100は、基準タイミング発生器110、DRVタイミング発生器120、フォーマッタ130、第1DRV波形整形器141、第2DRV波形整形器142、STBタイミング発生器150、第1CMP波形ストローブ161、第2CMP波形ストローブ162、第1論理比較器171、第2論理比較器172を備えている。以下では、第1DRV波形整形器141、第1ドライバDRV1181、第1CMP波形ストローブ161、第1コンパレータCMP1191、第1論理比較器171を第1ピン系統と称し、第2DRV波形整形器142、第2ドライバDRV2182、第2CMP波形ストローブ162、第2コンパレータCMP2192、第2論理比較器172を第2ピン系統と称する。第1ピン系統は、第1DUT201の試験に関し、第2ピン系統は、第2DUT202の試験に関する系統である。基準タイミング発生器110は、基準クロック、基準マーカーを入力し、デバイス100内の各ブロックの同期を取るための基準タイミングSTを生成して出力する。フォーマッタ130は、DRV/期待パタン、コントロール信号、補助コントロール信号を入力する。コントロール信号は、従来のコントロール信号と同様の制御信号である。補助コントロール信号は、コントロール信号と同期して入力され、第1ピン系統、第2ピン系統にフォーマットを実施するか否かそのサイクルにおいて遷移対象とするか否か、判定対象とするか否かを指示する信号である。フォーマッタ130は、従来のフォーマッタ330と同様に、コントロール信号にしたがって、DRVエッジ発生制御信号A、BDTGA、BおよびSTBエッジ発生制御信号STGを生成し、基準タイミングSTに同期して出力する。また、フォーマッタ130は、DRV/期待パタン、コントロール信号、補助コントロール信号およびDRVタイミング発生器120が出力するDRVエッジ発生検出信号A、BDEEA、Bを基に、第1DRVA、BパタンDPATA1、B1を生成して第1DRV波形整形器141に出力するとともに、第2DRVA、BパタンDPATA2、B2を生成して第2DRV波形整形器142に出力する。フォーマッタ130では、第1DRVA、BパタンDPATA1、B1および第2DRVA、BパタンDPATA2、B2について入力信号に基づく遷移規則が定められており、それぞれのパタンを独立に異なるタイミングで出力することができる。さらに、フォーマッタ130は、DRV/期待パタン、コントロール信号および補助コントロール信号を基に、第1期待パタンEPAT1、第1マスク信号EMSK1を生成して第1論理比較器171に出力するとともに、第2期待パタンEPAT2、第2マスク信号EMSK2を生成して第2論理比較器172に出力する。ここで、第nマスク信号は、第nピン系統について判定を行なうか否かを指示する信号であり、1であればそのピン系統においては判定を行なわない。DRVタイミング発生器120は、従来のDRVタイミング発生器320と同様の機能を有している。ただし、DRVエッジA、BDEA、Bを、第1DRV波形整形器141および第2DRV波形整形器142に出力する。STBタイミング発生器150は、従来のSTBタイミング発生器350と同様の機能を有している。ただし、STBエッジSEを、第1CMP波形ストローブ161および第2CMP波形ストローブ162に出力する。第1DRV波形整形器141は、DRVA、BエッジDEA、Bおよび第1DRVA、BパタンDPATA1、B1を基に第1DRV波形を生成し、第1ドライバDRV181に出力する。第2DRV波形整形器142は、DRVA、BエッジDEA、Bおよび第2DRVA、BパタンDPATA2、B2を基に第2DRV波形を生成し、第2ドライバDRV182に出力する。第1DRV波形整形器141、第2DRV波形整形器142の回路構成は、図7に示した従来のDRV波形整形器340と同様とすることができる。第1CMP波形ストローブ161は、STBエッジSEのタイミングで、第1コンパレータCMP1191から出力される第1CMP波形を取り込み、基準タイミングSTに同期させて第1CMPデータCD1として第1論理比較器171に出力する。第2CMP波形ストローブ162は、STBエッジSEのタイミングで、第2コンパレータCMP2192から出力される第2CMP波形を取り込み、基準タイミングSTに同期させて第2CMPデータCD2として第2論理比較器172に出力する。第1論理比較器171は、フォーマッタ130から出力される第1マスク信号EMSK1が0のときに、基準タイミングSTで、第1CMPデータCD1とフォーマッタ130から出力される第1期待パタンEPAT1との比較を行ない、PASS/FAILを判定する。第1マスク信号EMSK1が1のときにはPASS/FAIL判定を行なわない。この場合、便宜的にPASSと判定する。第2論理比較器172は、フォーマッタ130から出力される第2マスク信号EMSK2が0のときに、基準タイミングSTで、第2CMPデータCD2とフォーマッタ130から出力される第2期待パタンEPAT2との比較を行ない、PASS/FAILを判定する。第2マスク信号EMSK2が1のときにはPASS/FAIL判定を行なわない。この場合、便宜的にPASSと判定する。図2のタイミングチャートを参照して本実施形態に係るPEカード10におけるDRV波形生成動作の概要を説明する。ここでは、ドライバフォーマットは第1ピン系統、第2ピン系統ともNRZ2であり、第1DRV波形、第2DRV波形は、DRVAエッジDEAで1に遷移し、DRVBエッジDEBで0に遷移するものとする。コントロール信号は、T1、T2でC_1、T3、T4でC_3、T5、T6でC_5、T7~T10でC_7が送られてくるものとする。このコントロール信号にしたがって、フォーマッタ130は、それぞれ所定のタイミングを示すDRVA、Bエッジ発生制御信号DTGA_1DTGB_1、DTGA_3DTGB_3、DTGA_5DTGB_5、DTGA_7DTGB_7をDRVタイミング発生器120に出力する。補助コントロール信号は、T1、T3、T5、T6でC2_1、T2、T4、T7、T8でC2_2、T9、T10でC2_0が送られてくるものとする。ここで、C2_1は、第1ピン系統にフォーマットをかけ、C2_2は、第2ピン系統にフォーマットをかけ、C2_0は、第1ピン系統および第2ピン系統にフォーマットをかける信号である。具体的には、補助コントロール信号C2_1のとき、DRV/期待パタンが1であれば、第1DRVAパタンDPATA1は1に、第2DRVAパタンDPATA2は第2DRVBパタンDPATB2の値に、第1DRVBパタンDPATB1は1に、第2DRVBパタンDPATB2は第2DRVAパタンDPATA2の値にそれぞれのタイミングで遷移する。DRV/期待パタンが0であれば、第1DRVAパタンDPATA1は第1DRVBパタンDPATB1の値に、第2DRVAパタンDPATA2は第2DRVBパタンDPATB2の値に、第1DRVBパタンDPATB1は0に、第2DRVBパタンDPATB2は第2DRVAパタンDPATA2の値にそれぞれのタイミングで遷移する。補助コントロール信号C2_2のときは、補助コントロール信号C2_1のときの第1DRVAパタンDPATA1と第2DRVAパタンDPATA2、第1DRVBパタンDPATB1と第2DRVBパタンDPATB2を逆にした動作となる。補助コントロール信号C2_0のときは、DRV/期待パタンが1であれば、第1DRVAパタンDPATA1、第1DRVBパタンDPATB1、第2DRVAパタンDPATA2、第2DRVBパタンDPATB2は、いずれも1にそれぞれのタイミングで遷移する。DRV/期待パタンが0であれば、第1DRVAパタンDPATA1、第2DRVAパタンDPATA2は第1DRVBパタンDPATA1、第2DRVBパタンDPATB2の値に、第1DRVBパタンDPATA1、第2DRVBパタンDPATB2は0にそれぞれのタイミングで遷移する。DRV/期待パタンとしては、T1~T10にかけて、1001010010が入力されるものとする。したがって、第1DRV波形1は、T1、T6で1に遷移し、T3、T10で0に遷移する。T2、T7、T8、T9では1のまま、T4、T5では0のままとなる。また、第2DRV波形2は、T4、T9で1に遷移し、T7、T10で0に遷移する。T1、T2、T3、T8では0のまま、T5、T6では1のままとなる。図3は、本実施形態に係るPEカード10における判定動作の概要を説明するタイミングチャートである。ここでは、判定フォーマットは第1ピン系統、第2ピン系統ともNRZであるとし、DRV/期待パタンがそのまま第1期待パタンEPAT1、第2期待パタンEPAT2となるものとする。フォーマッタ130は、コントロール信号C_1C_3C_5C_7により、それぞれ所定のタイミングを示すSTBエッジ発生制御信号STGSTG_1STG_3STG_5STG_7をSTBタイミング発生器150に出力する。また、フォーマッタ130は、DRV/期待パタンを、基準タイミングSTに同期して、そのまま第1期待パタンEPAT1として第1論理比較器171に出力し、第2期待パタンEPAT2として第2論理比較器172に出力する。このため、第1期待パタンEPAT1、第2期待パタンEPAT2は、T1、T4、T6、T9で1となり、T2、T3、T5、T7、T8、T10で0となる。さらに、フォーマッタ130は、補助コントロール信号C2_1のときに、第2マスク信号EMSK2を1とし、補助コントロール信号C2_2のときに、第1マスク信号EMSK1を1とし、他の場合はいずれのマスク信号とも0とする。STBタイミング発生器150は、STBエッジ発生信号STG_nで指定されたタイミングで、STBエッジSEを第1CMP波形ストローブ161および第2CMP波形ストローブ162に出力する。第1CMP波形ストローブ161、第2CMP波形ストローブ162は、それぞれ第1CMP波形、第2CMP波形をSTBエッジSEのタイミングで取り込み、第1CMPデータCD1、第2CMPデータCD2として基準タイミングSTに同期して第1論理比較器171、第2論理比較器172に出力する。第1論理比較器171では、第1CMPデータCD1と段数が合うように第1マスク信号EMSK1をシフトさせた第1マスク信号SEMSKS1が0のとき、第1期待パタンEPAT1をシフトさせた第1期待パタンATS1と、第1CMPデータCD1との論理比較を行ない、一致したらPASS、不一致であればFAILと判定する。第1マスク信号SEMSKS1が1のときは、PASSと判定する。本例では、T1、T2、T4、T5、T7、T8でPASSと判定され、T3、T6、T9でFAILと判定されている。網掛けは第1マスク信号SEMSKS1が1のときを示している。第2論理比較器172では、第2CMPデータCD2と段数が合うように第2マスク信号EMSK2をシフトさせた第2マスク信号SEMSKS2が0のとき、第2期待パタンEPAT2をシフトさせた第2期待パタンATS2と、第2CMPデータCD2との論理比較を行ない、一致したらPASS、不一致であればFAILと判定する。第2マスク信号SEMSKS2が1のときは、PASSと判定する。本例では、T1、T2、T3、T5、T6、T8でPASSと判定され、T4、T7、T9でFAILと判定されている。網掛けは第2マスク信号SEMSKS2が1のときを示している。なお、ピン系統毎にフォーマットをかけるか否か、PASS/FAIL判定を行なうか否かの制御は、外部からの補助コントロール信号によらず、デバイスが備えるコントロールメモリ不図示で行なうようにしてもよい。また、上述の例では、第1ピン系統と第2ピン系統とで同じドライバフォーマット設定、判定フォーマット設定としていたが、ピン系統毎に異なるドライバフォーマット設定、判定フォーマット設定としてもよい。図4は、第2ピン系統のドライバフォーマットをRZに変更したときのDRV波形生成の一例を示すタイミングチャートである。ここで、ドライバフォーマットRZでは、第2DRV波形は、DRVAエッジDEAで1に遷移し、DRVBエッジDEBで0に遷移するものとする。なお、本実施形態のPEカード10は、全ピン同時にドライバフォーマットを実施するか否か、全ピン同時にPASS/FAIL判定を実施するか否かを制御することにより、通常のシェアードピンとして使用することができる。また、ドライバフォーマットを実施するDRVエッジをピン系統毎に時分割制御したり、PASS/FAIL判定を実施するSTBエッジをピン系統毎に時分割制御してもよい。図5は、ドライバフォーマットを実施するDRVエッジをピン系統毎に時分割に制御したときのDRV波形生成の一例を示すタイミングチャートである。本図の例では、補助コントロール信号C2_11のときに、第1DRV波形整形器141側が、DRVAエッジDEAのみ、第2DRV波形整形器142側が、DRVBエッジDEBのみでフォーマットがかかり、補助コントロール信号C2_12のときに、第1DRV波形整形器141側が、DRVBエッジDEBのみ、第2DRV波形整形器142側が、DRVAエッジDEAのみでフォーマットがかかり、補助コントロール信号C2_10のときに、第1DRV波形整形器141、第2DRV波形整形器142とも、DRVAエッジDEA、DRVBエッジDEBの両方でフォーマットがかかるように制御している。