"磁化配列が固定された固定層と、前記固定層上に設けられたトンネル絶縁膜と、前記バリア膜上に設けられ磁化配列を変更可能な記録層とを備えた磁気トンネル接合素子と、前記固定層に電気的に接続された第1の配線と、前記記録層に電気的に接続された上部電極と、一端が前記上部電極を介して前記記録層に電気的に接続されたセルトランジスタと、前記セルトランジスタの他端に電気的に接続され、前記第1の配線と電気的に絶縁するように該第1の配線の下方に設けられた前記第2の配線とを備え、複数の前記磁気トンネル接合素子および複数の前記セルトランジスタが設けられており、前記セルトランジスタごとに分離されており、前記セルトランジスタのゲートの延伸方向に対してほぼ直交する第1の方向に延伸している複数のアクティブエリアをさらに備え、複数の前記アクティブエリアは、前記第1の方向に配列されて複数のアクティブエリア列を構成し、前記セルトランジスタのゲートの延伸方向にほぼ平行な第2の方向に隣接する2つの前記アクティブエリア列は、前記第1の方向に半ピッチずつずれて配置され、前記アクティブエリアの表面上方から見たときに、前記磁気トンネル接合素子は各前記アクティブエリアの一端に重複するように配置され、前記第1および前記第2の配線は、互いに隣接する2つの前記アクティブエリア列の前記磁気トンネル接合素子に交互に重複するように前記第1および前記第2の方向に対して傾斜する方向に折り返しながら延伸していることを特徴とする半導体記憶装置。磁化配列が固定された固定層と、前記固定層上に設けられたトンネル絶縁膜と、前記バリア膜上に設けられ磁化配列を変更可能な記録層とを備えた磁気トンネル接合素子と、前記固定層に電気的に接続された第1の配線と、前記記録層に電気的に接続された上部電極と、一端が前記上部電極を介して前記記録層に電気的に接続されたセルトランジスタと、前記セルトランジスタの他端に電気的に接続され、前記第1の配線と電気的に絶縁するように該第1の配線の下方に設けられた前記第2の配線とを備え、複数の前記磁気トンネル接合素子および複数の前記セルトランジスタが設けられており、前記セルトランジスタごとに分離されており、前記セルトランジスタのゲートの延伸方向に対して斜め方向に延伸している複数のアクティブエリアをさらに備え、複数の前記アクティブエリアは、前記セルトランジスタのゲートの延伸方向に対してほぼ直交する第1の方向に配列されて複数のアクティブエリア列を構成し、前記アクティブエリアの表面上方から見たときに、前記磁気トンネル接合素子は各前記アクティブエリアの一端に重複するように配置され、前記第1および前記第2の配線は、各前記アクティブエリア列の前記磁気トンネル接合素子に重複するように前記第1の方向に直線状に延伸していることを特徴とする半導体記憶装置。前記上部電極は、第1のアクティブエリアの上方に設けられた前記磁気トンネル接合素子の前記記録層と前記第1のアクティブエリアに隣接する第2のアクティブエリアに形成された前記セルトランジスタの一端とを接続し、前記第1の配線と前記第2の配線との間において前記磁気トンネル接合素子および前記セルトランジスタを直列に接続することを特徴とする請求項1または請求項2に記載の半導体記憶装置。磁化配列が固定された固定層と、前記固定層上に設けられたトンネル絶縁膜と、前記バリア膜上に設けられ磁化配列を変更可能な記録層とを備えた磁気トンネル接合素子と、前記固定層に電気的に接続された第1の配線と、前記記録層に電気的に接続された上部電極と、一端が前記上部電極を介して前記記録層に電気的に接続されたセルトランジスタと、前記セルトランジスタの他端に電気的に接続され、前記第1の配線と電気的に絶縁するように該第1の配線の下方に設けられた前記第2の配線とを備え、複数の前記磁気トンネル接合素子および複数の前記セルトランジスタが設けられており、複数の前記セルトランジスタごとに分離されており、前記セルトランジスタのゲートの延伸方向に対して傾斜する方向に延伸している複数のアクティブエリアをさらに備え、前記磁気トンネル接合素子は、前記上部電極と前記セルトランジスタの一端との間の第1のコンタクトから前記セルトランジスタのゲートの延伸方向に対して傾斜する方向に配置され、前記上部電極は、前記磁気トンネル接合素子の前記記録層と前記第1のコンタクトとの間を接続するために前記セルトランジスタのゲートの延伸方向に対して傾斜する方向に延伸し、前記セルトランジスタのゲートの延伸方向に対してほぼ直交する方向に隣接する2つの前記磁気トンネル接合素子は、前記第2の配線と前記セルトランジスタの他端との間を接続する第2のコンタクトの両側に配置され、前記第2のコンタクトの両側に隣接する2つの前記セルトランジスタは、該第2のコンタクトを共有していることを特徴とする半導体記憶装置。前記第1および前記第2の配線は、前記アクティブエリアの表面上方から見たときに、前記第2のコンタクトおよび該第2のコンタクトの両側に隣接する2つの前記磁気トンネル接合素子に重複するように前記セルトランジスタのゲートの延伸方向に対してほぼ直交する方向に延伸し、それ以外の領域において前記セルトランジスタのゲートの延伸方向に対して傾斜する方向に延伸していることを特徴とする請求項4に記載の半導体記憶装置。前記第1および前記第2の配線は、前記アクティブエリアの表面上方から見たときに、前記第2のコンタクトおよび該第2のコンタクトの両側に隣接する2つの前記磁気トンネル接合素子に重複するように前記セルトランジスタのゲートの延伸方向に対してほぼ直交する方向に直線状に延伸していることを特徴とする請求項4に記載の半導体記憶装置。前記アクティブエリアの表面上方から見たときに、前記上部電極は、第1のアクティブエリアに重複する第1の磁気トンネル接合素子と、前記第1の磁気トンネル接合素子の前記記録層を前記第1のアクティブエリアに接続する前記第1のコンタクトと、前記第1のアクティブエリアに隣接する第2のアクティブエリアに重複する第2の磁気トンネル接合素子と、前記第2の磁気トンネル接合素子の前記記録層を前記第2のアクティブエリアに接続する前記第1のコンタクトとを電気的に接続することを特徴とする請求項4に記載の半導体記憶装置。前記アクティブエリアの表面上方から見たときに、前記アクティブエリアは、前記セルトランジスタのゲートの延伸方向に対して90度-atan1/2の角度で傾斜することを特徴とする請求項4から請求項7のいずれかに記載の半導体記憶装置。磁化配列が固定された固定層と、前記固定層上に設けられたトンネル絶縁膜と、前記バリア膜上に設けられ磁化配列を変更可能な記録層とを備えた磁気トンネル接合素子と、前記固定層に電気的に接続された第1の配線と、前記記録層に電気的に接続された上部電極と、一端が前記上部電極を介して前記記録層に電気的に接続されたセルトランジスタと、前記セルトランジスタの他端に電気的に接続され、前記第1の配線と電気的に絶縁するように該第1の配線の下方に設けられた前記第2の配線とを備え、複数の前記磁気トンネル接合素子および複数の前記セルトランジスタが設けられており、前記セルトランジスタのゲートの延伸方向に対して直交する方向に延伸している複数のアクティブエリアをさらに備え、前記磁気トンネル接合素子は、前記上部電極と前記セルトランジスタの一端との間の第1のコンタクトから前記セルトランジスタのゲートの延伸方向に対して傾斜する方向に配置され、かつ、前記第2の配線と前記セルトランジスタの他端との間を接続する第2のコンタクトから前記セルトランジスタのゲートの延伸方向に対して傾斜する方向に配置され、前記上部電極は、前記磁気トンネル接合素子の前記記録層と前記第1のコンタクトとの間を接続するために前記セルトランジスタのゲートの延伸方向に対して傾斜する方向に延伸し、前記第2のコンタクトの両側に隣接する2つの前記セルトランジスタは、該第2のコンタクトを共有していることを特徴とする半導体記憶装置。セルトランジスタの電流駆動能力の劣化を抑制し、メモリセルごとの信号のばらつきを抑制し、かつ、微細化された半導体記憶装置を提供する。本実施形態による半導体記憶装置は、磁化配列が固定された固定層と、固定層上に設けられたトンネル絶縁膜と、バリア膜上に設けられ磁化配列を変更可能な記録層とを備えた磁気トンネル接合素子を備える。第1の配線は、固定層に電気的に接続されている。上部電極は、記録層に電気的に接続されている。セルトランジスタは、一端が上部電極を介して記録層に電気的に接続されている。第2の配線は、セルトランジスタの他端に電気的に接続され、第1の配線と電気的に絶縁するように該第1の配線の下方に設けられている。複数の磁気トンネル接合素子および複数のセルトランジスタが設けられている。複数のアクティブエリアは、セルトランジスタごとに分離されており、セルトランジスタのゲートの延伸方向に対してほぼ直交する第1の方向に延伸している。複数のアクティブエリアは、第1の方向に配列されて複数のアクティブエリア列を構成している。セルトランジスタのゲートの延伸方向にほぼ平行な第2の方向に隣接する2つのアクティブエリア列は、第1の方向に半ピッチずつずれて配置されている。アクティブエリアの表面上方から見たときに、磁気トンネル接合素子は各アクティブエリアの一端に重複するように配置されえちる。第1および第2の配線は、互いに隣接する2つのアクティブエリア列の磁気トンネル接合素子に交互に重複するように第1および前記第2の方向に対して傾斜する方向に折り返しながら延伸している。以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。第1の実施形態図1は、第1の実施形態に従ったMARMの構成を示すブロック図である。メモリセルアレイ11内には、複数のメモリセルMCがマトリクス状に二次元配置されている。各メモリセルMCは、MTJ素子およびセルトランジスタを含む。MTJ素子は、抵抗状態の変化によってデータを記憶し、電流によってデータを書き換え可能な磁気トンネル接合素子である。セルトランジスタは、MTJ素子に対応して設けられ、該対応するMTJ素子に電流を流すときに導通状態となるように構成されている。複数のワード線WLはロウ方向に、複数のビット線BLはカラム方向にそれぞれ互いに交差するように配線されている。隣接する2つのビット線BLは対を成しており、メモリセルMCは、ワード線WLとビット線対例えば、第1のビット線BL1、第2のビット線BL2との交点に対応して設けられている。各メモリセルMCのMTJ素子およびセルトランジスタは、ビット線対の間例えば、BL1とBL2との間に直列に接続されている。また、セルトランジスタCTのゲートはワード線WLに接続されている。メモリセルアレイ11のビット線方向の両側には、センスアンプ12およびライトドライバ22が配置されている。センスアンプ12は、ビット線BLに接続されており、選択ワード線WLに接続されたメモリセルMCに流れる電流を検知することによって、メモリセルに格納されたデータを読み出す。ライトドライバ22は、ビット線BLに接続されており、選択ワード線WLに接続されたメモリセルMCに電流を流すことによってデータを書き込む。メモリセルアレイ11のワード線方向の両側には、ロウデコーダ13およびワード線ドライバ21がそれぞれ配置されている。ワード線ドライバ21は、ワード線に接続されており、データ読出しまたはデータ書込みの際に選択ワード線WLに電圧を印加するように構成されている。センスアンプ12またはライトドライバ22と外部入出力端子I/Oとの間のデータの授受は、データバス14及びI/Oバッファ15を介して行われる。コントローラ16には、各種の外部制御信号、例えば、チップイネーブル信号/CE、アドレスラッチイネーブル信号ALE、コマンドラッチイネーブル信号CLE、書き込みイネーブル信号/WE、及び読み出しイネーブル信号/REなどが入力される。コントローラ16は、これらの制御信号に基づいて、入出力端子I/Oから供給されるアドレスAddとコマンドComとを識別する。そして、コントローラ16は、アドレスAddを、アドレスレジスタ17を介してロウデコーダ13及びカラムデコーダ18に転送する。また、コントローラ16は、コマンドComをデコードする。センスアンプ12は、カラムデコーダ18によってデコードされたカラムアドレスに従って、ビット線に電圧を印加することができるように構成されている。ワード線ドライバ21は、ロウデコーダ13によってデコードされたロウアドレスに従って、選択ワード線WLに電圧を印加することができるように構成されている。コントローラ16は、外部制御信号とコマンドに従って、データ読み出し、データ書き込み及び消去の各シーケンス制御を行う。内部電圧発生回路19は、各動作に必要な内部電圧例えば、電源電圧より昇圧された電圧を発生するために設けられている。この内部電圧発生回路19も、コントローラ16により制御され、昇圧動作を行い必要な電圧を発生する。図2は、本実施形態によるメモリセルMCの書込み動作を示す説明図である。TMRtunnelingmagnetoresistive効果を利用したMTJ素子は、2枚の強磁性層F,Pとこれらに挟まれた非磁性層トンネル絶縁膜Bとからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。MTJ素子は、2枚の強磁性層F,Pの磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。例えば、低抵抗状態をデータ0と定義し、高抵抗状態をデータ1と定義すれば、MTJ素子に1ビットデータを記録することができる。もちろん、低抵抗状態をデータ1と定義し、高抵抗状態をデータ0と定義してもよい。例えば、MTJ素子は、固定層ピン層P、トンネルバリア層B、記録層フリー層Fを順次積層して構成される。ピン層Pおよびフリー層Fは、強磁性体で構成されており、トンネルバリア層Bは、絶縁膜例えば、Al2O3,MgOからなる。ピン層Pは、磁化配列の向きが固定されている層であり、フリー層Fは、磁化配列の向きが可変であり、その磁化の向きによってデータを記憶する。書込み時に矢印A1の向きに電流を流すと、ピン層Pの磁化の向きに対してフリー層Fのそれがアンチパラレル状態AP状態となり、高抵抗状態データ1となる。書込み時に矢印A2の向きに電流を流すと、ピン層Pとフリー層Fとのそれぞれの磁化の向きがパラレル状態P状態となり、低抵抗状態データ0となる。このように、TMJ素子は、電流を流す方向によって異なるデータを書き込むことができる。本実施形態においてフリー層FがセルトランジスタCTを介してビット線BL2に接続されている。ピン層Pは、セルトランジスタCTを介することなくビット線BL1に接続されている。この場合、矢印A1に示すように電流IP-APを流すときに、セルトランジスタCTのソースは、ビット線BL2に接続されている。従って、ソース電圧は上昇せず、かつ、バックバイアス効果も抑制されるので、セルトランジスタCTの電流駆動能力は高く維持される。即ち、書込み電流IAP-Pよりも大きな書込み電流IP-APを流すときに、セルトランジスタCTの電流駆動能力は高く維持される。これにより、本実施形態によるMRAMは、MTJ素子をP状態からAP状態へ容易に、短時間にかつ充分に変更することができる。書込み電流IAP-Pは比較的小さくてよいので、セルトランジスタCTの電流駆動能力が多少劣化しても、MTJ素子をAP状態からP状態へ変更するのには差し支えない。図3は、第1の実施形態によるMRAMの断面図である。半導体基板10にアクティブエリアAAおよび素子分離領域STIShallowTrenchIsolationが交互に形成されている。アクティブエリアAAには、セルトランジスタCTが形成されているが、図3ではソースまたはドレインの拡散層のみが現れている。MTJ素子は、ピン層P上にトンネル絶縁膜Bが設けられ、トンネル絶縁膜B上にフリー層Fが設けられている。即ち、ピン層P、トンネル絶縁膜Bおよびフリー層Fのうち、半導体基板10に最も近くにピン層Pが設けられ、トンネル絶縁膜Bおよびフリー層Fの順番に積層されている。通常、MTJ素子の側面は、図3に示すように順テーパー状に形成される。この場合、MTJ素子の加工時においてマスクに近いフリー層Fのサイズ幅は、メモリセルMCごとにばらつき難い。一方、MTJ素子の加工時においてマスクから遠いピン層Pのサイズ幅は、フリー層Fに比較するとメモリセルMCごとにばらつき易い。フリー層Fのサイズのばらつきは、ピン層Pのサイズのばらつきに比べて読出し信号に与える影響が大きい。従って、フリー層Fのサイズのばらつきを小さくすることによって、メモリセルMCごとに信号のばらつきを抑制することができる。もし、半導体基板10に最も近くにフリー層Fが設けられ、トンネル絶縁膜Bおよびピン層Pの順番に積層した場合、フリー層Fのばらつきが大きくなるので、メモリセルMCごとに信号のばらつきが大きくなるおそれがある。本実施形態では、このような信号のばらつきを抑制することができる。第1の配線としてのメタル配線M1は、ピン層Pに電気的に接続されている。上部電極UEは、フリー層Fに電気的に接続されている。上部電極UEは、第1のコンタクトとしてのビアコンタクトV1に接続されている。ビアコンタクトV1は、コンタクトプラグCB1を介して、アクティブエリアAAに形成されたセルトランジスタCTの一端の拡散層例えば、ドレインに接続されている。これにより、フリー層Fは、上部電極UE、ビアコンタクトV1、コンタクトプラグCB1を介してセルトランジスタCTの一端の拡散層に電気的に接続されている。第2の配線としてのメタル配線M0は、第2のコンタクトとしてのビアコンタクトV0に接続されている。ビアコンタクトV0は、コンタクトプラグCB0を介してセルトランジスタCTの他端の拡散層例えば、ソースに電気的に接続されている。これにより、第2の配線M0は、ビアコンタクトV0およびコンタクトプラグCB0を介してセルトランジスタCTの他端の拡散層に電気的に接続されている。第2の配線M0は、第1の配線M1の下方に設けられており、両者は層間絶縁膜ILDによって電気的に絶縁されている。第1の配線M1は、半導体基板10の表面上方アクティブエリアAAの表面上方から見たときに、第2の配線M0に重複する。MTJ素子も、半導体基板10の表面上方から見たときに、第1おより第2の配線M1、M0に重複する。図3においてビット線BLは省略されているが、上部電極UEの上方に図3の紙面に対して垂直方向に延伸している。図4は、第1の実施形態によるMRAMの平面レイアウト図である。図3の断面は、図4の3-3線に沿った断面に対応する。本実施形態では、複数のアクティブエリアAAがセルトランジスタCTごとに分離されており、セルトランジスタCTのゲート電極GCワード線WLの延伸方向に対してほぼ直交するカラム方向第1の方向に延伸している。セルトランジスタCTは、アクティブエリアAAとゲート電極GCワード線WLとの交点にチャネルを有するように形成されている。また、複数のアクティブエリアAAは、カラム方向に配列され、複数のアクティブエリア列CAAを構成する。ゲートGCの延伸方向にほぼ平行なロウ方向第2の方向に隣接する2つのアクティブエリア列CAAにおいて、アクティブエリアAAは、カラム方向に半ピッチずつずれて配置されている。アクティブエリアAAの周囲には、素子分離領域STIが形成されている。MTJ素子は、半導体基板10の表面上方から見たときに平面レイアウトにおいて、アクティブエリアAAの一端に重複するように配置されている。図4では、MTJ素子は、各アクティブエリアAAの右端部に重複している。ビアコンタクトV0は、図3に示すようにMTJ素子の下方に設けられている。従って、ビアコンタクトV0は、平面レイアウトにおいて、MTJ素子に重複している。図3に示すビアコンタクトV0の下に設けられたコンタクトプラグCB0もMTJ素子に重複している。ビアコンタクトV1は、平面レイアウトにおいて、アクティブエリアAAの他端に重複するように配置されている。図4では、ビアコンタクトV1は、各アクティブエリアAAの左端部に重複している。図3に示すビアコンタクトV1の下に設けられたコンタクトプラグCB1もアクティブエリアAAの他端に重複している。コンタクトプラグCB0とCB1との間にセルトランジスタCTのゲート電極GCが設けられている。ゲート電極GCは、アクティブエリアAA上に設けられたゲート絶縁膜図示せず上に設けられている。ゲート電極GCは、ロウ方向に延伸しており、ワード線WLとしても機能する。互いに隣接する2つのアクティブエリア列CAAにおいてアクティブエリアAAはカラム方向に半ピッチずれているので、MTJ素子は、ロウ方向において、ビアコンタクトV1と隣接する。従って、上部電極UEは、ロウ方向に延伸することによって、ロウ方向に互いに隣接するMTJ素子のフリー層FとビアコンタクトV1とを接続することができる。即ち、上部電極UEは、第1のアクティブエリアAAに重複するMJT素子のフリー層と、第1のアクティブエリアAAに対してカラム方向に隣接する第2のアクティブエリアAAに重複するビアコンタクトV1とを接続する。これにより、上部電極UEは、第1の配線M1と第2の配線M0との間においてMTJ素子およびセルトランジスタCTを直列に接続することができる。第1および第2の配線M1、M0は、互いに隣接する2つのアクティブエリア列のMTJ素子に交互に重複するようにカラム方向およびロウ方向に対して傾斜する方向に折り返しながら延伸している。即ち、第1および第2の配線M1、M0は、互いに隣接する2つのアクティブエリア列の間を、W形状を繰り返しながら、ジグザグ状に延伸している。第1および第2の配線M1、M0の延伸方向は、ロウ方向またはカラム方向に対して約45度傾斜した方向である。以上のように、MTJ素子の下側に位置するピン層Pは、第1の配線M1を介してビット線BL1に接続される。MTJ素子の上側に位置するフリー層Fは、上部電極UEを介してロウ方向に隣接するビアコンタクトV1に接続され、ビアコンタクトV1およびコンタクトプラグCB1を介してセルトランジスタCTの一端の拡散層に電気的に接続する。即ち、或るアクティブエリア列に重複するように設けられたMTJ素子は、そのアクティブエリア列に隣接する他のアクティブエリア列に形成されたセルトランジスタCTに上部電極UEを介して接続されている。第2の配線M0は、第1の配線M1の直下に重複しており、ビアコンタクトV0およびコンタクトプラグCB0を介してセルトランジスタCTの他端の拡散層に電気的に接続されている。セルトランジスタCTの他端の拡散層は、第2の配線M0を介してビット線BL2に接続される。これにより、ビット線対BL1とBL2との間にセルトランジスタCTおよびMTJ素子が直列に接続される。互いに直列に接続された1つのセルトランジスタCTおよび1つのMTJ素子は1つのメモリセルMCを構成する。図4に示すように、メモリセルMCは、ロウ方向に隣接する2つのアクティブエリア列CAAに亘ってL字型に設けられている。複数のメモリセルMCは、隣接する2つのアクティブエリア列CAAに亘って連続して配列されることによって、平面レイアウトにおいてカラム方向に延伸するように凹凸状に設けられる。本実施形態によるメモリセルMCの一単位のサイズユニットセルUCのサイズは、8F24F×2Fとなる。ここで、Fは、リソグラフィ技術およびエッチング技術を用いた最小加工寸法である。データ書込みまたは読出し動作では、或るメモリセルMCを選択するために、そのメモリセルMCに対応するゲート電極GCワード線WLを駆動させる。これにより、そのワード線WLに接続されロウ方向に配列された複数のセルトランジスタCTが導通状態になる。そして、或るカラムのビット線対BL1、BL2に電圧差を与えることによって、選択ワード線WLと選択ビット線対BL1、BL2との交点に対応するメモリセルMCが選択され、その選択メモリセルMCのMTJ素子にセルトランジスタCTを介して電流を流すことができる。本実施形態によるMRAMは、MTJ素子のフリー層FがセルトランジスタCTに接続されている。これにより、比較的大きな書込み電流IP-APを流すときに、セルトランジスタCTの電流駆動能力は高く維持されるので、MTJ素子をP状態からAP状態へ容易に、短時間にかつ充分に変更することができる。また、本実施形態によるMTJ素子は、ピン層P、トンネル絶縁膜Bおよびフリー層Fのうち、半導体基板10に最も近くにピン層Pが設けられ、トンネル絶縁膜Bおよびフリー層Fの順番に積層されている。これにより、複数のメモリセルMCにおけるフリー層Fのサイズのばらつきを小さくすることができるので、メモリセルMC間の信号のばらつきを抑制することができる。さらに、本実施形態によるMRAMは、図4に示すようなレイアウト構成にすることによって、ユニットセルUCのサイズを8F2と小さくすることができる。第1および第2の配線M1、M0が平面レイアウトにおいて重複しているので、MRAMのサイズを小さくできる。本実施形態によるMRAMでは、複数のMTJ素子は、平面レイアウトにおいて正方格子状に均一に配置されている。即ち、MTJ素子は、カラム方向およびロウ方向に等間隔で二次元配置されている。従って、複数のMTJ素子は、リソグラフィ技術およびエッチング技術によって加工しやすく、MTJ素子のサイズのばらつきを抑制することができる。ビアコンタクトV1、V0も平面レイアウトにおいて正方格子状に均一に配置されている。従って、ビアコンタクトV1、V0も、リソグラフィ技術およびエッチング技術によって加工しやすい。尚、本実施形態は、セルトランジスタCTとしてFinFET等の完全空乏型トランジスタを採用したMRAMにも適用することができる。第2の実施形態図5は、第2の実施形態によるMRAMの平面レイアウト図である。図3の断面は、図5の3-3線に沿った断面に対応する。MRAM全体の構成およびメモリセルMCの構成は、それぞれ図1および図2に示した構成でよい。第2の実施形態では、複数のアクティブエリアAAは、セルトランジスタCTごとに分離されており、カラム方向およびロウ方向に対して傾斜した方向に延伸している。アクティブエリアAAの延伸方向は、カラム方向またはロウ方向に対して約45度傾斜した方向である。複数のアクティブエリアAAは、カラム方向に配列されて複数のアクティブエリア列CAAを構成している。ロウ方向に隣接する2つのアクティブエリア列CAAにおいて、アクティブエリアAAは、カラム方向に揃っており、ずれていない。半導体基板10の表面上方から見たときに、MTJ素子は各アクティブエリアAAの一端に重複するように配置されている。図5では、MTJ素子は、各アクティブエリアAAの左上端部に重複している。ビアコンタクトV0は、図3に示すようにMTJ素子の下方に設けられている。従って、ビアコンタクトV0は、平面レイアウトにおいて、MTJ素子に重複している。図3に示すビアコンタクトV0の下に設けられたコンタクトプラグCB0もMTJ素子に重複している。ビアコンタクトV1は、平面レイアウトにおいて、アクティブエリアAAの他端に重複するように配置されている。図5では、ビアコンタクトV1は、各アクティブエリアAAの右下端部に重複している。図3に示すビアコンタクトV1の下に設けられたコンタクトプラグCB1もアクティブエリアAAの他端に重複している。セルトランジスタCTのゲート電極GCワード線WLの構成は、第1の実施形態のそれと同様である。同一アクティブエリア列CAAにおいて隣接する2つのアクティブエリアAAは、一方のアクティブエリアAAの一端が他方のアクティブエリアAAの他端に対してロウ方向に隣接するように配置されている。例えば、MTJ素子が重複する第1のアクティブエリアAAの左上端は、第1のアクティブエリアAAに対してカラム方向に隣接する第2のアクティブエリアAAの右下端と隣接する。従って、ロウ方向に隣接する2つのアクティブエリア列CAAにおいてアクティブエリアAAは半ピッチずれておらず、かつ、上部電極UEは傾斜せずにロウ方向に延伸しているにもかかわらず、上部電極UEは、第1のアクティブエリアAAに重複するMJT素子のフリー層と、第2のアクティブエリアAAに重複するビアコンタクトV1とを接続することができる。これにより、上部電極UEは、第1の配線M1と第2の配線M0との間においてMTJ素子およびセルトランジスタCTを直列に接続することができる。さらに、第2の実施形態のようにアクティブエリアAAをロウ方向およびカラム方向に対して傾斜させるように形成することによって、MTJ素子およびビアコンタクトV0がカラム方向に直線状に配列され得る。これにより、第1および第2の配線M1およびM0は、カラム方向に延伸するように直線状に形成すれば足りる。即ち、第1および第2の配線M1、M0は、各アクティブエリア列CAAのMTJ素子に重複するようにカラム方向に直線状に形成されればよい。これにより、第1および第2の配線M1、M0は、製造工程において加工し易い。第1の実施形態と第2の実施形態とを比較すると、第1の実施形態では、アクティブエリアAAおよび上部電極UEがそれぞれカラム方向およびロウ方向に延伸し互いに直交し、かつ、第1および第2の配線M1、M0が傾斜することによって、メモリセルMCがビット線対BL1、BL2の間に接続されるように構成されている。これに対し、第2の実施形態では、第1および第2の配線M1、M0および上部電極UEがそれぞれカラム方向およびロウ方向に延伸し互いに直交し、かつ、アクティブエリアAAが傾斜することによって、メモリセルMCがビット線対BL1、BL2の間に接続されるように構成されている。このように、第1の実施形態および第2の実施形態は、平面レイアウトにおいて傾斜させる構成要素を変更しているものの、等価回路では同じに構成されている。第2の実施形態では、メモリセルMCは、略V字型に設けられている。第2の実施形態のユニットセルUCのサイズも8F2である。第2の実施形態によるMRAMの動作は、第1の実施形態のそれと同様であるので、その説明を省略する。第2の実施形態によれば、第1および第2の配線M1、M0は、各アクティブエリア列CAAのMTJ素子に重複するようにカラム方向に直線状に延伸している。これにより、第1および第2の配線M1、M0は、製造工程において加工がし易い。さらに、第2の実施形態は、第1の実施形態の効果も有する。第3の実施形態図6は、第3の実施形態によるMRAMの平面レイアウト図である。図7は、図6の7-7線に沿った断面図であり、図8は、図6の8-8線に沿った断面図であり、図9は、図6の9-9線に沿った断面図である。図10は、図6の10-10線に沿った断面図である。図11は、図6の11-11線に沿った断面図である。アクティブエリアAAは、複数のセルトランジスタCTごとに分離されており、カラム方向またはロウ方向に対して傾斜する方向に延伸している。第3の実施形態において、アクティブエリアAAは、平面レイアウトにおいて、カラム方向またはロウ方向に対して傾斜する方向に連続的に延伸しており、複数のメモリセルMCのセルトランジスタCTがその上に形成されている。セルトランジスタCTは、アクティブエリアAAとゲート電極GCワード線WLとの交点にチャネルを有するように形成されている。MTJ素子は、平面レイアウトにおいて、上部電極UEとセルトランジスタCTの一端との間を接続するビアコンタクトV1からロウ方向またはカラム方向に対して傾斜する方向に配置されている。第3の実施形態では、MTJ素子は、カラム方向またはロウ方向に対してビアコンタクトV1から約45度の方向に位置する。これに伴い、上部電極UEは、MTJ素子のフリー層FとビアコンタクトV1との間を接続するためにロウ方向またはカラム方向に対して傾斜する方向に延伸している。例えば、上部電極UEの延伸方向は、カラム方向またはロウ方向に対して約45度傾斜した方向である。ロウ方向に隣接する2つのMTJ素子は、それらのMTJ素子を含む2つのメモリセルMCに共有されている1つのビアコンタクトV0の両側に配置されている。従って、その2つのメモリセルMCに含まれている2つのセルトランジスタCTは、1つのビアコンタクトV0を共有しており、該ビアコンタクトV0を介して第2の配線M0に電気的に接続されている。アクティブエリアAAの延伸方向の傾斜角度は、上部電極UEの延伸方向の傾斜角度よりもカラム方向に近い。アクティブエリアAAの延伸方向は、ロウ方向に対して約63.435度63.435度=90度-atan1/2傾斜した方向である。アクティブエリアAAがこのように傾斜する理由は以下の通りである。2つのMTJ素子が1つのビアコンタクトV0を共有して2つのメモリセルMCを構成している。この2つのメモリセルMCは、アクティブエリアAAに沿って繰り返し配置されている。この繰り返しの最小単位の長さは、ゲート電極GCの配線スペースピッチの3ピッチ分である。また、この2つのメモリセルMCは、ゲート電極GCに沿って繰り返し配置されている。この繰り返しの最小単位長さは、配線M0およびM1の配線スペースピッチの1.5ピッチ分である。ここで、ゲート電極GCの配線スペースピッチと配線M0およびM1の配線スペースピッチとは同じ値であるため、アクティブエリアAAとゲート電極GCの角度は、90度-atan1×1.5/3=90度-atan1/2となる。従って、図7に示すように、MTJ素子は、アクティブエリアAAの上方からロウ方向に多少ずれた位置に設けられている。一方、図8に示すように、ビアコンタクトV0は、アクティブエリアAAの上方にあり、平面レイアウトにおいてアクティブエリアAAと重複している。これにより、2つの隣接するMTJ素子が共通のビアコンタクトV0の両側にカラム方向に沿って配置され得る。つまり、図11に示すように、ビアコンタクトV0およびその両側にある2つのMTJ素子がカラム方向に沿って直線状に配列されている。従って、該2つのMTJ素子およびビアコンタクトV0が設けられている平面レイアウトの領域においては、第1および第2の配線M1、M0は、該2つのMTJ素子およびビアコンタクトV0に重複しつつ、カラム方向に直線状に延伸することができる。一方、図10に示すように、ビアコンタクトV1は、アクティブエリアAAの延伸方向に他のビアコンタクトV1と隣接する。隣接する2つのビアコンタクトV1の間には、ダミーゲート電極DGCダミーワード線DWLが設けられている。そして、ダミーゲート電極DGCおよびその両側にあるビアコンタクトV1の平面レイアウト領域において、第1および第2の配線M1、M0は、ロウ方向に隣接する2つのビアコンタクトV1の間を通過するように、ロウ方向またはカラム方向に対して傾斜する方向に延伸している。図9を参照すると、第1および第2の配線M1、M0がロウ方向に隣接する2つのビアコンタクトV1の間を通過する様子が理解できる。該2つのビアコンタクトV1およびダミーゲート電極GCの平面レイアウト領域において、第1および第2の配線M1、M0の延伸方向は、アクティブエリアAAの延伸方向と同じであるか、あるいは、アクティブエリアAAの延伸方向を、カラム方向を軸に反転させた方向である。以上から、第1および第2の配線M1、M0は、ビアコンタクトV0およびその両側に隣接する2つのMTJ素子がある領域ではカラム方向に延伸し、それ以外の領域ダミーゲート電極GCおよびその両側に2つのビアコンタクトV1がある領域では傾斜している。その結果、第1および第2の配線M1、M0は、図6に示すように蛇行している。第3の実施形態のユニットセルUCのサイズは、6F23F×2Fである。従って、第3の実施形態による平面レイアウトにより、MRAMは、DRAMと同程度の微細化が可能になる。従って、本実施形態によるMRAMは、DRAMの代替として用いることができる。また、MRAMは不揮発性メモリであるので、EEPROMとしても用いることができる。第3の実施形態によるMRAMの基本的な構成は、図1および図2に示したものと同じである。よって、第3の実施形態のその他の構成は、それらに対応する第1の実施形態の構成と同様でよい。第3の実施形態では、MTJ素子は、平面レイアウトにおいて、正方格子状には配置されていない。しかし、第3の実施形態は、それ以外の点において第1の実施形態の効果を得ることができる。第4の実施形態図12は、第4の実施形態によるMRAMの平面レイアウト図である。図12の7-7線に沿った断面は、図7に対応し、図12の8-8線に沿った断面は、図8に対応し、図12の9-9線に沿った断面は、図9に対応する。図12の11-11線に沿った断面は、図11に対応する。さらに、図13は、図12の13-13線に沿った断面図である。第4の実施形態では、アクティブエリアAAは、カラム方向またはロウ方向に対して傾斜する方向に延伸しているが、連続していない。図13に示すように、アクティブエリアAAは、1つのビアコンタクトV0を共有し互いに隣接する2つのメモリセルMCごとに分離されている。つまり、アクティブエリアAAは、1つのビアコンタクトV0に共通に接続された2つのセルトランジスタCTごとに分離されている。各アクティブエリアAAの延伸方向は、ロウ方向に対して約63.435度63.435度=90度-atan1/2傾斜した方向である。これは、第3の実施形態において説明したように以下の通りである。上記2つのメモリセルMCは、アクティブエリアAAに沿って繰り返し配置されている。この繰り返しの最小単位の長さは、ゲート電極GCの配線スペースピッチの3ピッチ分である。また、この2つのメモリセルMCは、ゲート電極GCに沿って繰り返し配置されている。この繰り返しの最小単位長さは、配線M0およびM1の配線スペースピッチの1.5ピッチ分である。また、複数のアクティブエリアAAは、それぞれカラム方向に6F、ロウ方向に2Fずらされて配置されている。これにより、第1および第2の配線M1、M0は、平面レイアウトにおいて、ビアコンタクトV0およびその両側に隣接する2つのMTJ素子が設けられた領域、並びに、ダミーゲート電極GCおよびその両側に2つのビアコンタクトV1が設けられた領域の両方において、カラム方向に直線状に延伸することができる。第4の実施形態のその他の構成は、それらに対応する第3の実施形態の構成と同様でよい。第4の実施形態によれば、第1および第2の配線M1、M0を直線状に形成できるので、製造工程において加工がし易い。さらに、第4の実施形態は、第3の実施形態の効果も有する。尚、第4の実施形態におけるユニットセルUCのサイズも6F2である。第5の実施形態図14は、第5の実施形態によるMRAMの平面レイアウト図である。図14の7-7線に沿った断面は、図7に示す断面に対応する。図15は、図14の15-15線に沿った断面図である。図16は、図14の16-16線に沿った断面図である。図17は、図14の17-17線に沿った断面図である。第5の実施形態では、アクティブエリアAAは、カラム方向またはロウ方向に対して傾斜する方向に延伸しているが、連続していない。アクティブエリアAAは、1つのビアコンタクトV0を共有し互いに隣接する2つのメモリセルMCごとに分離されている。つまり、図16に示すように、アクティブエリアAAは、1つのビアコンタクトV0に共通に接続された2つのセルトランジスタCTごとに分離されている。アクティブエリアAAの延伸方向は、ロウ方向に対して約63.435度63.435度=90度-atan1/2傾斜した方向である。アクティブエリアAAがこのように傾斜する理由は以下の通りである。2つのMTJ素子が1つのビアコンタクトV0を共有して2つのメモリセルMCを構成している。この2つのメモリセルMCは、アクティブエリアAAに沿って繰り返し配置されている。この繰り返しの最小単位の長さは、ゲート電極GCの配線スペースピッチの3ピッチ分である。また、この2つのメモリセルMCは、ゲート電極GCに沿って繰り返し配置されている。この繰り返しの最小単位長さは、配線M0およびM1の配線スペースピッチの1.5ピッチ分である。従って、アクティブエリアAAとゲート電極GCの角度は、90度-atan1×1.5/3=90度-atan1/2となる。カラム方向に隣接する複数のアクティブエリアAAは、カラム方向に4Fずらされて配置されている。カラム方向に隣接する複数のアクティブエリアAAは、ロウ方向においてずらされておらず、揃っている。これにより、図17に示すように、第1および第2の配線M1、M0は、平面レイアウトにおいて、ビアコンタクトV0およびその両側に隣接する2つのMTJ素子が設けられた領域R0、並びに、それ以外の領域R1の両方において、カラム方向に直線状に延伸することができる。さらに、第5の実施形態において、上部電極UEは、カラム方向に隣接する2つのMTJ素子のフリー層Fと、ロウ方向に隣接する2つのビアコンタクトV1とを電気的に接続する。例えば、図14に示すように、第1のアクティブエリアAA1に重複する第1のMTJ素子MTJ1と、第1のMTJ素子MTJ1のフリー層Fを第1のアクティブエリアAAに接続するビアコンタクトV1と、第1のアクティブエリアAA1に隣接する第2のアクティブエリアAA2に重複する第2のMTJ素子MTJ2と、第2のMTJ素子MTJ2のフリー層Fを第2のアクティブエリアAA2に接続するビアコンタクトV1とを電気的に接続する。尚、第5の実施形態では、ダミーゲート電極DGCダミーワード線DWLが設けられていない。第5の実施形態のその他の構成は、対応する第4の実施形態の構成と同様でよい。このように、上部電極UEは、2つのMTJ素子および2つのビアコンタクトV1を接続するので、レイアウト面積が大きくなる。さらに、上部電極UEは、平面レイアウトにおいてカラム方向およびロウ方向に等間隔で均等に配置されている。これにより、上部電極UEの加工の際に、上部電極UEは、リソグラフィ技術およびエッチング技術によって加工し易くなる。さらに、第5の実施形態によれば、第1および第2の配線M1、M0を直線状に形成できるので、製造工程において加工がし易い。さらに、第5の実施形態は、第4の実施形態の効果も有する。尚、第5の実施形態におけるユニットセルUCのサイズも6F2である。第6の実施形態図18は、第6の実施形態によるMRAMの平面レイアウト図である。図18の7-7線に沿った断面は、図7に示す断面に対応する。図18の8-8線に沿った断面は、図8に示す断面に対応する。図18の9-9線に沿った断面は、図9に示す断面に対応する。さらに、図19は、図18の19-19線に沿った断面図である。図20は、図18の20-20線に沿った断面図である。第6の実施形態では、アクティブエリアAAがカラム方向に直線状に延伸している。アクティブエリアAAがカラム方向に直線状に延伸しているので、図20に示すように、ビアコンタクトV0、V1は、カラム方向に直線状に配列されている。これに伴い、MTJ素子は、ビアコンタクトV1からカラム方向またはロウ方向に対して傾斜する方向に配置され、かつ、ビアコンタクトV0からカラム方向またはロウ方向に対して傾斜する方向に配置されている。例えば、MTJ素子は、カラム方向またはロウ方向に対してビアコンタクトV0、V1から約45度傾斜した方向に配置されている。上部電極UEは、MTJ素子のフリー層FとビアコンタクトV1とを接続するために、カラム方向またはロウ方向に対して傾斜する方向に延伸している。例えば、上部電極UEは、カラム方向またはロウ方向に対して約45度傾斜する方向に延伸している。図20に示すように、ビアコンタクトV0の両側に隣接する2つのメモリセルMCは、ビアコンタクトV0を共有している。従って、ビアコンタクトV0の両側に隣接するセルトランジスタCTは、ビアコンタクトV0に共通に接続されている。ビアコンタクトV0およびそれに対して斜め方向に隣接する2つのMTJ素子が設けられている平面レイアウトの領域において、第1および第2の配線M1、M0は、該ビアコンタクトV0および2つのMTJ素子に重複しつつ、カラム方向またはロウ方向に傾斜する方向に延伸する。一方、隣接する2つのビアコンタクトV1の間には、ダミーゲート電極DGCダミーワード線DWLが設けられている。そして、ダミーゲート電極DGCおよびその両側にあるビアコンタクトV1の平面レイアウト領域においては、第1および第2の配線M1、M0は、ロウ方向に隣接する2つのビアコンタクトV1の間を通過するように、カラム方向に直線状に延伸している。以上から、第1および第2の配線M1、M0は、ビアコンタクトV0およびその両側に隣接する2つのMTJ素子がある領域ではカラム方向またはロウ方向に傾斜するように延伸し、それ以外の領域ダミーゲート電極GCおよびその両側に2つのビアコンタクトV1がある領域ではカラム方向に直線状に延伸している。その結果、第1および第2の配線M1、M0は、図13に示すように蛇行している。このような平面レイアウトにより、アクティブエリアAAとゲート電極GCとは、互いに直交する。この場合、アクティブエリアAAとゲート電極GCとが傾斜して交差する場合に比べて、セルトランジスタCTとして完全空乏層型FinFETを用いた場合に、ゲート電極GCが被覆するチャネル領域の面積が広くなる。これにより、セルトランジスタCTのチャネル電位を良好に制御することができ、かつ、電流駆動能力を向上させることができる。さらに、第6の実施形態は、第4の実施形態の効果も有する。尚、第6の実施形態におけるユニットセルUCのサイズも6F2である。上記第2、第4から第6の実施形態において、MTJ素子が複数のロウおよび複数のカラムの全交点に対応して設けられている。従って、MTJ素子のエッチング加工時に、ロウ方向およびカラム方向に形成された複数の側壁をマスクとして用いてMTJ素子を形成してもよい。これにより、リソグラフィ技術を用いること無く、MTJ素子を加工することができるので、MRAMの製造工程が短縮される。また、側壁は、最小加工寸法Fよりも狭くすることができる。従って、この側壁マスク加工技術を用いることによって、MTJ素子をさらに微細化することができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。"