製品FPGAに形成される検証対象回路の動作を観測する評価システムにおいて、前記製品FPGAが搭載され実用に供される製品ボードと、前記検証対象回路と論理的に等価な等価検証対象回路が形成される観測用FPGAが搭載される評価ボードと、前記製品ボードと前記評価ボードとの間に接続されるインターフェースとを備え、前記製品FPGAは、前記製品ボードの実動作状態において前記検証対象回路に入力される入力信号を取得する信号取得回路を備え、前記観測用FPGAは、前記等価検証対象回路の内部信号を取得する第1内部信号取得回路を備え、前記評価ボードは、前記インターフェースを介して受信する前記入力信号に応じて前記等価検証対象回路が動作状態である場合の、前記第1内部信号取得回路により取得される前記内部信号を格納する記憶回路を備え、前記記憶回路に格納される前記内部信号の論理検証を行うことを特徴とする評価システム。前記入力信号が前記製品FPGAに入力される外部入力信号である場合、前記信号取得回路は、前記外部入力信号を分岐する分岐回路を含むことを特徴とする請求項1に記載の評価システム。前記入力信号が前記製品FPGAの内部で生成される内部入力信号である場合、前記信号取得回路は、前記内部入力信号を取得する第2内部信号取得回路を含むことを特徴とする請求項1に記載の評価システム。前記製品FPGAは、前記信号取得回路により取得される前記入力信号を前記インターフェースに送出する送信回路を備え、前記観測用FPGAは、前記インターフェースを介して前記入力信号を受信して前記等価検証対象回路に出力する受信回路を備えることを特徴とする請求項1ないし3の何れか1項に記載の評価システム。前記記憶回路は、前記内部信号を前記入力信号に対応させて格納することを特徴とする請求項1ないし4の何れか1項に記載の評価システム。第一の背景技術は、FPGAの内部ノードの検出に利用できる未使用端子の数に制約があり全ての内部ノードを同時にFPGAの端子に出力させることができない場合の代替手段ではある。マルチプレクサにより複数組の内部ノード群から1組が選択されて出力される。このため、検証に必要な内部ノードが複数組に及ぶ場合には、複数回に渡り同じ検証動作をFPGAに与え、検証動作ごとに1組ずつ内部ノード群を検出することが必要となる。したがって、内部ノード群を全て検出するまで、同じ検証動作を繰り返すことが必要であり、長い検証時間を要するという課題がある。また、第二の背景技術は、FPGAの内部ノードの検出に利用できる未使用端子の数に制約がある場合にも多数の内部ノードを同時に出力させるための手段ではある。検証回路としてのFPGAは、未使用端子数の制約を受けずに内部信号を出力する場合において、セレクタにより本来の出力信号は外部に出力されない。したがって、実使用に用いられる製品ボードにFPGAを搭載した状態で内部ノードを出力することができない。内部ノードを選択した場合には、FPGAから本来出力されるべき出力信号が実製品ボードに搭載される他のデバイスに対して出力できず、他のデバイスが制御されない。よって、FPGAには、FPGAから出力される出力信号に対するフィードバック信号等が入力されず、実使用状態での動作が保証されないからである。実使用に基づいた論理検証をすることができないという課題がある。本願に開示される技術は上記の課題に鑑み提案されたものであって、製品ボードに搭載される製品FPGAの端子数に制限されず、一回の検証動作で必要な内部ノードの検出を可能とし、FPGAを実製品ボードに搭載された実使用状態で論理検証することが可能な評価システムを提供することを目的とする。本願に開示される技術に係る評価システムは、製品FPGAに形成される検証対象回路の動作を観測するものである。評価システムは、製品ボードと評価ボードとインターフェースとを備える。製品ボードは製品FPGAが搭載され実用に供されるものであり、評価ボードは検証対象回路と論理的に等価な等価検証対象回路が形成される観測用FPGAが搭載されるものである。インターフェースは製品ボードと評価ボードとの間に接続される。製品FPGAは、製品ボードの実動作状態において検証対象回路に入力される入力信号を取得する信号取得回路を備える。観測用FPGAは、等価検証対象回路の内部信号を取得する第1内部信号取得回路を備える。評価ボードは、インターフェースを介して受信する入力信号に応じて等価検証対象回路が動作状態である場合の、第1内部信号取得回路により取得される内部信号を格納する記憶回路を備える。記憶回路に格納される内部信号の論理検証を行う。本願に開示される技術に係る評価システムによれば、製品ボードに搭載される製品FPGAの端子数に制限されず、内部信号の観測を可能とし、製品FPGAを製品ボードに搭載された実使用状態で論理検証することが可能である。図1は、実施形態に係る評価システム1のブロック図である。評価システム1は、製品ボード2、評価ボード3、PC4、およびシリアル信号の伝送路であるシリアルインターフェース5を備える。製品ボード2は、製品FPGA6と、製品ボード2上に搭載され製品FPGA6以外の回路部分であるその他の回路群7とを搭載し、実製品に搭載される製品用のボードである。ここで、その他の回路群7とは、製品ボード2に応じて必要とされる回路群である。図示しないCPU等のコントローラ、メモリシステム、各種の制御回路、外部インターフェース等の回路群を示す。製品FPGA6と共に製品ボード2の設計に応じて備えられる。後述するように製品FPGA6内のコアロジック60から出力される出力信号は、その他の回路群7に対して出力される。また、その他の回路群7から外部入力信号が製品FPGA6内の分岐回路61を介してコアロジック60に入力される。製品FPGA6内のコアロジック60とその他の回路群7との間では、製品ボード2上に設計された仕様に係る実動作が行われる。評価システム1では、実動作を行う製品ボード2を取り込んだ状態での製品FPGA6の論理検証を行う。製品FPGA6は、コアロジック60、分岐回路61、パケット送信回路62、およびRAM63を備える。コアロジック60は、製品ボード2の設計にしたがって製品FPGA6に搭載される回路ブロックであって製品ボード2の実動作に必要とされる論理回路の回路ブロックである。本願における評価システム1により論理検証の行われる対象である。分岐回路61は、コアロジック60に入力される外部入力信号を2つに分岐する回路ブロックである。分岐された外部入力信号の一方はコアロジック60に向けて出力され、分岐された外部入力信号の他方はパケット送信回路62に向けて出力される。パケット送信回路62は、外部入力信号をシリアル信号に変換し、変換されたシリアル信号にヘッダデータを付与することによりパケットを生成し、パケットをシリアルインターフェース5に送出する回路ブロックである。ここで、ヘッダデータとは、製品ボード2と評価ボード3との間を接続するシリアルインターフェース5を伝送する通信プロトコルに基づき、受信側で同期をとるためのデータや誤り検出符号などのデータ群を総称するものである。図5は、パケット送信回路62のブロック図であり、クロック逓倍器620およびパケット生成器621を備える。クロック逓倍器620は、外部入力信号と同期するクロック信号CLK1が入力され、パケット生成器621から出力されるシリアル信号の送出に必要となる逓倍されたクロック信号CLK2を出力する。クロック信号CLK2の逓倍数は、後述するようにnh倍である。パケット生成器621には、n本の外部入力信号D1ないしDnからなるパラレル信号およびクロック信号CLK2が入力される。パケット生成器621は、外部入力信号をシリアル信号に変換し、シリアル信号に通信プロトコルに基づいたヘッダデータの付与を行うことによりパケットを作成する。さらに、作成されたパケットをクロック信号CLK2に同期してシリアルインターフェース5に送出する。図7は、パケット送信回路62により作成されるパケットのデータ構造を示す図である。パケットは、hビットのヘッダデータを先頭にして、ヘッダデータの後にnビットの外部入力信号が続くhnビットの情報伝達の単位である。図5に戻り、パケット送信回路62の説明を続ける。外部入力信号は、クロック信号CLK1のサイクルごとに製品FPGA6に入力される。クロック信号CLK1の1サイクルでnビットの外部入力信号が入力されるため、この外部入力信号を送出するhnビットで構成されるパケットは、クロック信号CLK1の1サイクルごとにシリアルインターフェース5に送出される必要がある。そのため、クロック逓倍器620は、クロック信号CLK1のhn逓倍であるクロック信号CLK2を出力する。パケットはクロック信号CLK2に同期して送出されるので、クロック信号CLK1のサイクルごと入力される外部入力信号をシリアルインターフェース5に送出することができる。図1に戻り、製品FPGA6の説明を続ける。RAM63は、コンフィギュレーションメモリであり、回路ブロックの作成可能領域である論理ブロック64に、コアロジック60、分岐回路61、およびパケット送信回路62を作成するコンフィギュレーションデータを格納する。分岐回路61およびパケット送信回路62は、本願における評価システム1において備えられる回路であり、製品FPGA6において実製品に必要とされる回路ではない。後述する製品FPGA6における回路ブロック作成処理のフローにより、製品FPGA6の実動作状態での論理検証の際に、コアロジック60が搭載されている論理ブロック64の空き領域に搭載される。図3は、製品FPGA6における回路ブロック作成処理のフローである。論理ブロック64に対する回路ブロックの作成を開始するとSt0a、RAM63からコンフィギュレーションデータを論理ブロック64にロードすることにより、コアロジック60St2a、分岐回路61St4a、およびパケット送信回路62が順次作成されるSt6a。その後に、作成されたコアロジック60、分岐回路61、およびパケット送信回路62が結合されSt8a、製品FPGA6における回路ブロックの作成動作が終了するSt10a。図1に戻り、評価ボード3の説明を始める。評価ボード3は観測FPGA8と外部メモリ9とを備え、シリアルインターフェース5を介して製品ボード2が接続される。観測FPGA8において、製品ボード2に搭載される製品FPGA6の動作を再現しながら、製品FPGA6の内部信号に対応する信号として観測FPGA8の内部信号を取得する評価用のボードである。PC4は評価ボード3に対して、取得したい内部信号を要求し、取得した内部信号により製品FPGA6の論理検証を行うことができる。観測FPGA8は、パケット受信回路80、観測コアロジック81、内部信号取得回路82、メモリインターフェース83、およびPCインターフェース84を備える。パケット受信回路80は、シリアルインターフェース5からパケットを受信し、パケットのヘッダデータに基づいてパケットをパラレル信号に復元する回路ブロックである。パケット受信回路80により外部入力信号D1ないしDnが復元される。図6は、パケット受信回路80のブロック図である。パケット受信回路80は、クロックデータリカバリ回路以降、CDR800、分周器801、およびデータ抽出器802を備える。CDR800は、パケットのエッジを検出することにより、パケットのクロックサイクルを抽出する回路であり、クロック信号CLK2と同じ周波数のクロック信号を抽出する。分周器801は、CDR800から抽出されるクロック信号CLK2と同じ周波数をhn分の1に分周する回路であり、クロック信号CLK1と同じ周波数のクロック信号を生成する。データ抽出器802は、CDR800から出力されるクロック信号に同期してパケットに含まれる外部入力信号D1ないしDnを内部に取り込む。そして、n本の外部入力信号D1ないしDnと同じ信号である外部入力信号D1ないしDnを出力する。図1に戻り、観測FPGA8の説明を続ける。観測コアロジック81は、コアロジック60と論理的に等価の回路ブロックである。外部入力信号を入力することにより、評価システム1の検証処理におけるコアロジック60の動作を再現することができる。内部信号取得回路82は、観測コアロジック81の内部信号を取得する回路ブロックである。内部信号取得回路82により、評価システム1の検証処理において動作の再現されるコアロジック60の内部信号と等価な内部信号を観測コアロジック81から取得することができる。図2は、内部信号取得回路82および観測コアロジック81の接続関係を示すブロック図である。図2は、観測コアロジック81はフリップフロップFF0、FF1を備え、内部信号取得回路82はフリップフロップFF2、FF3を備える。フリップフロップFF0ないしFF3には、クロック信号CLK1と同じ周波数のクロック信号CLK0が入力される。フリップフロップFF1には、フリップフロップFF0から出力される内部信号S0が入力され、内部信号S1を出力する。フリップフロップFF2には、内部信号S0が入力され、クロック信号CLK0により1サイクル後に内部信号S0aとして出力する。フリップフロップFF3には、内部信号S1が入力され、クロック信号CLK0により1サイクル後に内部信号S1aとして出力する。図1に戻り、観測FPGA8の説明を続ける。メモリインターフェース83は、内部信号取得回路82により取得される内部信号を格納する外部メモリ9に対して、内部信号を転送する回路ブロックである。PCインターフェース84は、外部メモリ9に対して、PC4からの要求を仲介し、要求に応じて内部信号をPC4に出力する回路ブロックである。RAM85はコンフィギュレーションメモリであり、回路ブロックの作成領域である論理ブロック86に、パケット受信回路80、観測コアロジック81、内部信号取得回路82、メモリインターフェース83、およびPCインターフェース84を作成するコンフィギュレーションデータを格納する。また、後述する観測FPGA8における回路ブロック作成処理のフローの際に、論理ブロック86に全ての回路ブロックが納まらない場合には、観測FPGAを複数用意することにより、回路ブロックを分割して作成することができる。図4は、観測FPGA8における回路ブロック作成処理のフローである。論理ブロック86に対する回路ブロックの作成を開始するとSt0b、RAM85からコンフィギュレーションデータを論理ブロック86にロードすることにより、観測コアロジック81St2b、パケット受信回路80St4b、内部信号取得回路82St6b、メモリインターフェース83St8b、およびPCインターフェース84St10bが順次作成される。その後に作成された観測コアロジック81、パケット受信回路80、内部信号取得回路82、メモリインターフェース83、およびPCインターフェース84が結合されるSt12b。作成する回路ブロックの全てが論理ブロック86に納まらない場合St14b:NOには、複数の観測FPGAに分けて作成するため、作成された回路ブロックについてのコンフィギュレーションデータの分割が行われSt16b、観測FPGA8における回路ブロック作成処理は終了するSt18b。論理ブロック86に全てのブロックが作成できる場合St14b:YESには、そのまま観測FPGA8における回路ブロックの作成処理が終了するSt18b。図8は、評価システム1における検証処理のフローである。評価システム1による検証処理動作の開始St0c後、その他の回路群7から製品FPGA6に対して外部入力信号が入力されるSt2c。外部入力信号は、分岐回路61により分岐されることによりSt4c、コアロジック60とパケット送信回路62とに入力される。パケット送信回路62に入力された外部入力信号はパケット生成器621により作成されるパケットに取り込まれるSt6c。作成されたパケットはシリアルインターフェース5に送出されるSt8c。ステップSt2cないしSt8cは、製品ボード2において行われる処理フローである。続いて、後述するステップSt10cないしSt20cは、評価ボード3において行われる処理フローである。シリアルインターフェース5に伝送されたパケットは、パケット受信回路80によって受信されるSt10c。データ抽出器802により、パケット受信回路80により受信されたパケットから外部入力信号が抽出されSt12c、抽出された外部入力信号は観測コアロジック81に入力されるSt14c。外部入力信号の入力により、観測コアロジック81において、コアロジック60の動作が再現される。観測コアロジック81の内部信号は、内部信号取得回路82により取得されるSt16c。取得された内部信号は、メモリインターフェース83を介して外部メモリ9に格納されるSt18c。外部メモリ9に格納された内部信号は、PC4の要求に応じて、外部メモリ9からPCインターフェース84を介してPC4に出力されるSt20c。PC4は、取得された内部信号の論理検証を行いSt22c、評価システム1における検証処理のフローは終了するSt24c。図9は、別例のコアロジック60aおよび入力信号取得回路65を示すブロック図である。コアロジック60aは、ブロックA600a、およびブロックB600bを有する論理回路の回路ブロックである。ブロックA600aは、コアロジック60aの一部であり、評価システム1により論理検証の行われる対象である。ブロックB600bは、コアロジック60aに含まれるその他の回路ブロックであり、IPコア等の既に論理検証がなされた回路ブロックである。コアロジック60aは、コアロジック60と同様に、製品ボード2の実動作に必要とされる論理回路の回路ブロックであり、ブロックA600aおよびブロックB600bの両方を有することにより、実動作が行うことができる。入力信号取得回路65は、コアロジック60aの内部で生成され、ブロックA600aに入力される内部入力信号を取得する回路ブロックである。RAM63に格納されているコンフィギュレーションデータにより、論理ブロック64に作成される。取得された内部入力信号はパケット送信回路62に向けて出力される。図10に示す観測コアロジックA81aは、観測コアロジック81の別例のブロック図である。観測コアロジックA81aは、コアロジック60aの備えるブロックA600aと論理的に等価の回路ブロックである。観測コアロジックA81aに内部入力信号を入力することにより、評価システム1の検証処理におけるブロックA600aの動作を再現することができる。内部信号取得回路82は、観測コアロジックA81aの内部信号を取得する回路ブロックであり、観測コアロジックA81aからブロックA600aの内部信号と等価な内部信号を取得することができる。以上詳細に説明したように、本願に開示される技術に係る評価システム1によれば、製品ボード2の実使用状態で製品ボード2に搭載される製品FPGA6に入力される外部入力信号を取り出し評価ボード3に送ることができる。評価ボード3には、製品FPGA6に作成され製品ボード2の実使用状態に供されるコアロジック60と論理的に等価な観測コアロジック81が作成されており、送られてきた外部入力信号に応じて製品ボード2でのコアロジック60の動作と同じ論理動作を行なわせることができる。これにより、観測FPGA8に作成される観測コアロジック81から内部信号を取得することにより、製品FPGA6の端子数に制限されず、製品FPGA6に作成されるコアロジック60の実使用状態での論理検証をすることが可能である。尚、本発明は上記の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。例えば、メモリインターフェース83は、外部メモリ9に、内部信号取得回路82から出力される内部信号に加えて、内部信号に対応する外部入力信号をペアとして転送してもよい。外部入力信号と内部信号とを対応付けて格納すれば、PC4により論理検証において、入出力応答の信号を合わせて取得でき好都合である。また、図2に示す内部信号取得回路82において、フリップフロップFF2、FF3に入力されるクロック信号はクロック信号CLK0に限定されず、観測コアロジック81の内部クロックと異なる周波数で制御されても構わない。クロック信号CLK0より高周波数のクロックを使用すれば、内部信号が同期するクロック信号CLK0のタイミングより細かい時間間隔で内部信号を取得することができ、より詳細な論理検証を行なうことができる。これにより、例えば、セットアップ時間、ホールド時間などを観測することができる。また、図3に示す、製品FPGA6における回路ブロック作成処理のフロー、および図4に示す、観測FPGA8における回路ブロック作成処理のフローにおいて、各回路ブロックを作成する順番は各フローに示す順番に制限されない。また、複数の観測FPGAに回路ブロックを作成する際に、各観測FPGAに観測コアロジック81の一部を作成し、用意した複数の観測FPGAに渡り1つの観測コアロジック81を形成しても構わない。また、パケット送信回路62、パケット受信回路80、およびシリアルインターフェース5の備えるシリアル信号の伝送路は1系統に限らない。複数系統である場合に、各系統で通信されるパケットに同期されるクロック信号は別々の周波数でも構わない。また、外部入力信号をシリアル信号に変換することなくパラレルに転送を行っても構わない。また、外部メモリ9は、評価ボード3に搭載される必要はなく、観測FPGA8の内部に作成されても構わない。外部メモリ9を備えないでメモリインターフェース83を介して、PC4に内部信号を転送しても構わない。また、メモリインターフェース83、PCインターフェース84は、観測FPGA8に作成される必要はなく、評価ボード3に搭載されても構わない。また、論理回路等を自由にプログラミングすることが可能なデバイスであればFPGAに限定されない。ここで、コアロジック60およびブロックA600aは検証対象回路の一例、観測コアロジック81および観測コアロジックA81aは等価検証対象回路の一例、内部信号取得回路82は第1内部信号取得回路の一例、入力信号取得回路65は第2内部信号取得回路の一例、パケット送信回路62は送信回路の一例、パケット受信回路80は受信回路の一例である。