第1および第2の信号線群によって互いに接続される信号送信回路と信号受信回路とを備え、前記信号送信回路は、入力されたワードに誤り検出訂正符号を付加して符合語を生成する符号語生成部と、前記符号語生成部により生成された複数の符号語を、前記ワードと同じビット数の情報ビットと前記誤り検出訂正符号と同じビット数の符号ビットとを含むビット列に分割し、前記ビット列単位で、前記ビット列の情報ビットを前記第1の信号線群に出力するとともに符号ビットを前記第2の信号線群に出力し、前記ビット列への分割では、同じ符号語の複数のビットが前記第1および第2の信号線群の範囲または前記第1および第2の信号線群を構成する部分信号線群の範囲で同一のタイミングで出力されることがなく、且つ、同じ符号語の誤り検出訂正符号の各ビットが前記第2の信号線群のそれぞれ異なる信号線に出力されるという条件を満たすように分割を行う変換部とを有し、前記信号受信回路は、前記第1および第2の信号線群から受信した複数の前記ビット列を並べ換えて、前記ワードに前記誤り検出訂正符号が付加された前記符号語を再構成する逆変換部と、前記逆変換部により再構成された符号語に含まれる前記誤り訂正符号を用いて前記ワードの誤り訂正を行い、ワード単位で外部に出力する誤り訂正部とを有することを特徴とする信号送受信回路。前記変換部は、前記ビット列への分割では、同じ符号語の任意の2ビットの組み合わせが、前記第1および第2の信号線群の範囲または前記第1および第2の信号線群を構成する部分信号線群の範囲で同一のタイミングで出力されることがないように分割を行うことを特徴とする請求項1に記載の信号送受信回路。前記部分信号線群は、信号線を駆動する駆動回路の電源が同じ信号線の集まりであることを特徴とする請求項1または2に記載の信号送受信回路。第1および第2の信号線群に接続された信号送信回路であって、入力されたワードに誤り検出訂正符号を付加して符合語を生成する符号語生成部と、前記符号語生成部により生成された複数の符号語を、前記ワードと同じビット数の情報ビットと前記誤り検出訂正符号と同じビット数の符号ビットとを含むビット列に分割し、前記ビット列単位で、前記ビット列の情報ビットを前記第1の信号線群に出力するとともに符号ビットを前記第2の信号線群に出力し、前記ビット列への分割では、同じ符号語の複数のビットが前記第1および第2の信号線群の範囲または前記第1および第2の信号線群を構成する部分信号線群の範囲で同一のタイミングで出力されることがなく、且つ、同じ符号語の誤り検出訂正符号の各ビットが前記第2の信号線群のそれぞれ異なる信号線に出力されるという条件を満たすように分割を行う変換部とを有することを特徴とする信号送信回路。前記変換部は、前記ビット列への分割では、同じ符号語の任意の2ビットの組み合わせが、前記第1および第2の信号線群の範囲または前記第1および第2の信号線群を構成する部分信号線群の範囲で同一のタイミングで出力されることがないように分割を行うことを特徴とする請求項4に記載の信号送信回路。前記部分信号線群は、信号線を駆動する駆動回路の電源が同じ信号線の集まりであることを特徴とする請求項4または5に記載の信号送信回路。請求項4乃至6の何れかに記載の信号送信回路から送信されたビット列を第1および第2の信号線群を介して受信する信号受信回路であって、前記第1および第2の信号線群から受信した複数の前記ビット列を並べ換えて、ワードに誤り検出訂正符号が付加された符号語を再構成する逆変換部と、前記逆変換部により再構成された符号語に含まれる前記誤り訂正符号を用いて前記ワードの誤り訂正を行い、ワード単位で外部に出力する誤り訂正部とを有することを特徴とする信号受信回路。符号語生成部と変換部とを有する信号送信回路と、逆変換部と誤り訂正部とを有する信号受信回路とが、第1および第2の信号線群によって互いに接続される信号送受信回路が実行する信号送受信方法であって、前記符号語生成部が、入力されたワードに誤り検出訂正符号を付加して符合語を生成し、前記変換部が、前記符号語生成部により生成された複数の符号語を、前記ワードと同じビット数の情報ビットと前記誤り検出訂正符号と同じビット数の符号ビットとを含むビット列に分割し、前記ビット列単位で、前記ビット列の情報ビットを前記第1の信号線群に出力するとともに符号ビットを前記第2の信号線群に出力し、前記ビット列への分割では、同じ符号語の複数のビットが前記第1および第2の信号線群の範囲または前記第1および第2の信号線群を構成する部分信号線群の範囲で同一のタイミングで出力されることがなく、且つ、同じ符号語の誤り検出訂正符号の各ビットが前記第2の信号線群のそれぞれ異なる信号線に出力されるという条件を満たすように分割を行い、前記逆変換部が、前記第1および第2の信号線群から受信した複数の前記ビット列を並べ換えて、前記ワードに前記誤り検出訂正符号が付加された前記符号語を再構成し、前記誤り訂正部が、前記逆変換部により再構成された符号語に含まれる前記誤り訂正符号を用いて前記ワードの誤り訂正を行い、ワード単位で外部に出力することを特徴とする信号送受信方法。LSI間等でデータを伝送する場合、ソフトエラーの確率よりも同時スイッチングノイズに起因して発生するエラーの確率が高くなる。同時スイッチングノイズは、多数のドライバが同一の論理方向例えば0→1の方向に同時にスイッチングする時に電源ラインに発生するノイズである。電源ラインに同時スイッチングノイズが発生すると、その電源ラインから電力の供給を受けている複数の信号線に同時にエラーが発生する可能性がある。このため、図23の信号フォーマットのように、各ワードに誤り検出訂正符号を付加して符号語を生成し、符号語単位で伝送を行う信号送受信回路は、同時スイッチングノイズが発生すると同じ符号語に2ビット以上の訂正不可能なエラーが発生する確率が高くなる。他方、特許文献2に記載されるように、一定個数の符号語毎に、m×nのセルを持ったメモリに順番に行方向に1ビットずつ書き込みを行った後、読み出しを列方向に変えて読み出す場合、mとnを符号語のビット数に等しく設定すると、図23の信号フォーマットを図24の信号フォーマットに変換して伝送することができる。図24の信号フォーマットでは、全ての符号語において、或るタイミングで伝送されるビット数は1ビットになるため、同時スイッチングノイズが発生して信号線上の全ビットにエラーが発生したとしても、それぞれの符号語では高々1ビットのエラーになる。このため、全ての符号語で誤り訂正が可能になる。しかしながら、図24の信号フォーマットでは、同じ符号語の全ビットが同じ信号線を通じて伝送される。このため、信号線毎に設けられている入出力バッファアンプの経年変化による性能劣化などが原因で何れか1つの信号線にエラーが多発すると、同じ符号語に2ビット以上の訂正不可能なエラーが発生する可能性が高くなる。本発明の目的は、上述したような課題、すなわち、同時スイッチングエラーと特定の信号線上の多発エラーとの双方に対してエラー訂正能力を確保するのは困難である、という課題を解決する信号送受信回路を提供することにある。本発明の一形態にかかる信号送受信回路は、第1および第2の信号線群によって互いに接続される信号送信回路と信号受信回路とを備え、上記信号送信回路は、入力されたワードに誤り検出訂正符号を付加して符合語を生成する符号語生成部と、上記符号語生成部により生成された複数の符号語を、上記ワードと同じビット数の情報ビットと上記誤り検出訂正符号と同じビット数の符号ビットとを含むビット列に分割し、上記ビット列単位で、上記ビット列の情報ビットを上記第1の信号線群に出力するとともに符号ビットを上記第2の信号線群に出力し、上記ビット列への分割では、同じ符号語の複数のビットが上記第1および第2の信号線群の範囲または上記第1および第2の信号線群を構成する部分信号線群の範囲で同一のタイミングで出力されることがなく、且つ、同じ符号語の誤り検出訂正符号の各ビットが上記第2の信号線群のそれぞれ異なる信号線に出力されるという条件を満たすように分割を行う変換部とを有し、上記信号受信回路は、上記第1および第2の信号線群から受信した複数の上記ビット列を並べ換えて、上記ワードに上記誤り検出訂正符号が付加された上記符号語を再構成する逆変換部と、上記逆変換部により再構成された符号語に含まれる上記誤り訂正符号を用いて上記ワードの誤り訂正を行い、ワード単位で外部に出力する誤り訂正部とを有する、といった構成を採る。本発明は上述したような構成を有するため、同時スイッチングエラーと特定の信号線上の多発エラーとの双方に対してエラー訂正能力を確保することが可能になる。次に本発明の実施の形態について図面を参照して詳細に説明する。第1の実施形態図1を参照すると、本発明の第1の実施形態にかかる信号送受信回路100は、信号送信回路110と、この信号送信回路110に信号線群130を通じて接続される信号受信回路120とから構成される。信号線群130は、複数の信号線により構成される。信号線群130は、情報ビットの伝送に使用する信号線群131と、誤り検出訂正符号の伝送に使用する信号線群132とに分けられている。信号送信回路110は、入力されたワードに誤り検出訂正符号を付加して符合語を生成する機能と、生成した複数の符号語を、それと同数かつ同ビット数の複数のビット列に分割し、信号線群130を介して信号受信回路120に送信する機能とを有している。その際、信号送信回路110は、同じ符号語の複数のビットが信号線群130のうちの特定の信号線群に同一のタイミングで並列に出力されず、且つ、同じ符号語の誤り検出訂正符号の各ビットが信号線群132のそれぞれ異なる信号線に出力されるようにする。ここで、特定の信号線群とは、信号線を駆動する駆動回路の電源が同じ信号線の集まりを意味する。従って、単一電源の場合には、信号線群130全体が1つの特定の信号線群になる。また、信号線群131と信号線群132とがそれぞれ異なる電源で駆動される駆動回路につながっている場合には、信号線群131と信号線群132のそれぞれが1つの特定の信号線群となる。さらに、信号線群131中に、或る電源で駆動される駆動回路につながる信号線群と別の電源で駆動される駆動回路につながる信号線群とが存在する場合、信号線群131中の同じ電源で駆動される駆動回路につながる信号線どうしが1つの特定の信号線群となる。一般にLSI、FPGAにおいては、信号出力の際の電源ノイズはLSI/FPGAのチップ上の電源配線から決まる電源供給の単位、いわゆる電源バンクBank単位にほぼ独立に発生する。従って異なる電源バンク間では同時スイッチングノイズを考慮する必要はない。本実施形態の信号送信回路110は、符号語生成部111と変換部112とを有する。符号語生成部111は、入力されたワードに誤り検出訂正符号を付加して符合語を生成する機能を有する。変換部112は、符号語生成部111により生成された複数の符号語を、ワードと同じビット数の情報ビットと誤り検出訂正符号と同じビット数の符号ビットとを含むビット列に分割し、信号線群130にビット列単位で出力する機能を有する。変換部112は、ビット列の情報ビットを信号線群131に出力し、当該ビット列の符号ビットを信号線群132に出力する。また変換部112は、上記のビット列への分割では、同じ符号語の複数のビット好ましくは、同じ符号語の任意の2ビットが信号線群130の範囲または信号線群130を構成する部分信号線群の範囲で同一のタイミングで出力されることがなく、且つ、同じ符号語の誤り検出訂正符号の各ビットが信号線群132のそれぞれ異なる信号線に出力されるという条件を満たすようにする。信号受信回路120は、信号線群130を介して信号送信回路110から複数のビット列を受信し、元のワードの単位で外部に出力する機能を有する。本実施形態では、信号受信回路120は、逆変換部121と誤り訂正部122とを有する。逆変換部121は、信号線群130から受信した複数のビット列を並べ換えて、ワードに誤り検出訂正符号が付加された符号語を再構成する機能を有する。誤り訂正部122は、逆変換部121により再構成された符号語に含まれる誤り訂正符号を用いてワードの誤り訂正を行い、ワード単位で外部に出力する機能を有する。本実施形態では、誤り検出訂正符号として、ハミング符号あるいは拡張ハミング符号を用いることができる。この場合の必要ビット数は以下の通りである。ワードのビット数ハミング符号拡張ハミング符号4ビット3ビット4ビット8ビット4ビット5ビット16ビット5ビット6ビット32ビット6ビット7ビット64ビット7ビット8ビットまた本実施形態では、誤り検出訂正符号として、多ビット訂正が可能は符号例えばBCH符号やブロック訂正が可能な符号例えばリードソロモンReadSolomon符号を用いることができる。次に本実施形態の動作を説明する。信号送信回路110の符号語生成部111は、外部からワードが順に入力されると、入力されたワードに誤り検出訂正符号を付加した符号語を生成し、変換部112に出力する。変換部112は、変換部112によって生成された複数の符号語を、ワードと同じビット数の情報ビットと誤り検出訂正符号と同じビット数の符号ビットとを含むビット列に分割し、信号線群130にビット列単位で出力する。このとき変換部112は、ビット列の情報ビットを信号線群131に出力すると共に当該ビット列の符号ビットを信号線群132に出力する。また変換部112は、複数の符号語の複数のビット列への分割では、同じ符号語の複数のビット好ましくは、同じ符号語の任意の2ビットが信号線群130の範囲または信号線群130を構成する部分信号線群の範囲で同一のタイミングで出力されることがなく、且つ、同じ符号語の誤り検出訂正符号の各ビットが信号線群132のそれぞれ異なる信号線に出力されるという条件を満たすように分割を行う。他方、信号受信回路120の逆変換部121は、信号線群130から受信した複数のビット列を並べ換えて元の符号語を再構成し、誤り訂正部122に出力する。誤り訂正部122は、逆変換部121により再構成された符号語に含まれる誤り訂正符号を用いてワードの誤り訂正を行い、ワード単位で外部に出力する。このように本実施形態にかかる信号送受信回路100によれば、同時スイッチングエラーと特定の信号線上の多発エラーとの双方に対してエラー訂正能力を確保することが可能になる。その理由は、同じ符号語の複数のビットが信号線群130のうちの特定の信号線群、すなわち信号線を駆動する駆動回路の電源が同じ複数の信号線に、同一のタイミングで出力されないため、同時スイッチングエラーが発生しても同じ符号語の複数のビットにエラーが発生する確率が低下するためである。また、同じ符号語の誤り検出訂正符号の各ビットが同じ一つの信号線に出力されないため、特定の信号線上に多発エラーが発生しても同じ符号語の誤り検出訂正符号の複数のビットにエラーが発生する確率が低下するためである。第2の実施形態図2を参照すると、本発明の第2の実施形態にかかる信号送信回路210は、符号語生成部211と変換部212とを有する。以下、ワードのビット数が4ビット、誤り検出訂正符号のビット数が3ビットのハミング符号を例にして、各部の構成を説明する。符号語生成部211は、クロックに同期してワードを構成する4ビットを入力し、この4ビットから周知の方法によって3ビットの誤り検出訂正符号を生成し、入力されたワードを構成する4ビットa1a2a3a4と、上記生成した誤り検出訂正符号の3ビットc1c2c3との合計7ビットから構成される符号語を変換部212に出力する。変換部212は、複数のセルから構成されるFFアレイ213を有する。各セルは、一つのフリップフロップで構成される。以下、紙面の横方向を行、縦方向を列と定義し、i行目のj列目のセルをCijと表記する。FFアレイ213は、1行目に1個のセルC11が配列され、2行目に2個のセルC21、C22が配置され、以下、1行ずつ下がる毎にセルの個数が1つずつ増加し、最後の7行目には7個のセルC71、C72、C73、C74、C75、C76、C77が配置されている。変換部212は、クロックに同期して符号語の各ビットを入力する。変換部212に入力された符号語の各ビットは、FFアレイ213の各行の1列目のセルC11、C21、C31、C41、C51、C61、C71に入力される。このとき、各セルが保持していたビット情報は1つ後ろの列のセルに移動し、最後尾の列のセルC11、C22、C33、C44、C55、C66、C77が保持していたビット情報は信号線群131、132に出力される。すなわち、FFアレイ213の各行は、それぞれ段数の異なるシフトレジスタを構成している。次に本実施形態の信号送信回路210の動作を説明する。図3は、信号送信回路210に入力されるワードの時系列である。図3において、縦方向はワード内のビットの並びを示し、横方向は時間を示す。ワードを他のワードと区別するため、およびワード内のビットを他のビットを区別するために、ワードのビットは、ワード識別子‐ワード内識別子という形式の参照符号を付与している。例えば、時刻t7に入力されているビット71は、7番目に入力されたワードの1番目のビットを示している。信号送信回路210の符号語生成部211は、図3に示すような順序で入力されるワードをクロックに同期して入力し、ワードを構成する4ビットを訂正範囲とする3ビットの誤り検出訂正符号を生成し、合計7ビットの符号語を変換部212に出力する。変換部212は、符号語生成部211から出力される符号語の7ビットをクロックに同期してFFアレイ213に順にシフトインする。また変換部212は、FFアレイ213からシフトアウトされるビット列を信号線群131、132に出力する。このとき、FFアレイ213の第1~第4行からシフトアウトされる4ビット各々のビットはそれぞれ異なるワードのビットであるが信号線131に出力され、第5~第7行からシフトアウトされる3ビット各々のビットはそれぞれ異なる符号語の誤り検出訂正符号ビットであるが信号線132に出力される。図4は、変換部212から信号線群に出力されるビット列の時系列である。図4において、縦方向はビット列の並びを示し、横方向は時間を示す。誤り検出訂正符号を他の符号語の誤り検出訂正符号と区別するため、および同じ符号語の誤り検出訂正符号内のビットを他のビットと区別するために、誤り検出訂正符号のビットは、符号語識別子‐誤り検出訂正符号内識別子という形式の参照符号を付与している。例えば、時刻t11に出力されているビットE51は、5番目の符号語における誤り検出訂正符号の1番目のビットであることを示している。また、各ワードの各ビットがどの符号語に属するかを明らかにするために、ワードのビットに符号語識別子を括弧付きで付記している。例えば、時刻t11に出力されている、7番目のワードの3番目のビット73は、7番目の符号語に属していることを示している。図4を参照すると、本実施形態では、符号語の構成ビットが信号線群の並列伝送方向および時間方向に対して2次元的に配置され、同じタイミングで出力されるビットおよび同じ信号線に出力されるビットは符号語当たり高々1ビットである。従って、同時スイッチングノイズによって信号線群上の全てのビットにエラーが発生した場合でも、それぞれのビットがそれぞれ異なる符号語に属しているが故に訂正可能となる。例えば、時刻t9に送信されたビット71、62、53、44の全てにエラーが発生した場合、ビット71は7番目の符号語、ビット62は6番目の符号語、ビット53は5番目の符号語、ビット44は4番目の符号語にそれぞれ属しているので、それぞれの符号語が1ビットずつエラー訂正を行うことで、結果としてビット71、62、53、44で構成される全ビットのエラー訂正が可能になる。また、何れか一つの信号線にエラーが多発した場合でも、それぞえのビットがそれぞれ異なる符号語に属しているが故に訂正可能となる。すなわち、本実施形態は、同時スイッチングエラーと特定の信号線上の多発エラーとの双方に対してエラー訂正能力を確保することができる。なお、本実施形態では、通信開始後の最初の6クロックおよび最後の6クロックは、実質的に伝送の並列度が低下するので、ワード信号が常時連続して流れるような装置に適している。第3の実施形態図5を参照すると、本発明の第3の実施形態にかかる信号受信回路310は、逆変換部311と誤り訂正部312とを有する。以下、ワードのビット数が4ビット、誤り検出訂正符号のビット数が3ビットのハミング符号を例にして、各部の構成を説明する。逆変換部311は、複数のセルから構成されるFFアレイ313を有する。各セルは、一つのフリップフロップで構成される。FFアレイ313は、1行目に7個のセルC11、C12、C13、C14、C15、C16、C17が配列され、2行目に6個のセルC21、C22、C23、C24、C25、C26が配置され、以下、1行ずつ下がる毎にセルの個数が1つずつ減少し、最後の7行目には1個のセルC71が配置されている。逆変換部311は、クロックに同期して符号語の各ビットを入力する。逆変換部311に入力された符号語の各ビットは、FFアレイ313の各行の1列目のセルC11、C21、C31、C41、C51、C61、C71に入力される。このとき、各セルが保持していたビット情報は1つ後ろの列のセルに移動し、最後尾の列のセルC17、C26、C35、C44、C53、C62、C71が保持していたビット情報は、1符号語として誤り訂正部312に出力される。すなわち、FFアレイ313の各行は、それぞれ段数の異なるシフトレジスタを構成している。誤り訂正部312は、逆変換部311により再構成された符号語に含まれる誤り訂正符号を用いて前記ワードの誤り訂正を行い、ワード単位で外部に出力する。具体的には、誤り訂正部312は、入力された符号語の情報ビットと誤り検出訂正符号との合計7ビットから周知の計算を行って3ビットのシンドロームを計算し、この3ビットのシンドロームから誤りの有無を判定し、若し4ビットの情報ビットの何れか1ビットに誤りがある場合には、3ビットのシンドロームを用いて誤り訂正を行う。次に本実施形態の信号受信回路310の動作を説明する。信号受信回路310には、信号線群130を通じて図4に示したような時系列信号が入力される。信号受信回路310の逆変換部311は、図4に示すような順序で入力されるビット列をクロックに同期してFFアレイ313に順にシフトインし、FFアレイ313からシフトアウトされる7ビットを誤り訂正部312に出力する。例えば、図4の時刻t10のビット列81726354E41E32E23がFFアレイ313にシフトインされたとき、FFアレイ313の最後尾のセルC17、C26、C35、C44、C53、C62、C71からビット列11121314E11E12E13、すなわち第1のワードとその誤り検出訂正符号とから構成される1番目の符号語が誤り訂正部312に出力される。誤り訂正部312は、新たな符号語が入力される毎に、その符号語の誤り検出を行う。そして誤り訂正部312は、若し1ビットの誤りを検出した場合はその誤りを訂正し、訂正後のワードを出力する。本実施形態によれば、第2の実施形態にかかる信号送信回路と組み合わせて用いることができる信号受信回路を提供することができる。第4の実施形態図6を参照すると、本発明の第4の実施形態にかかる信号送信回路410は、符号語生成部411と変換部412とを有する。以下、ワードのビット数が4ビット、誤り検出訂正符号のビット数が3ビットのハミング符号を例にして、各部の構成を説明する。符号語生成部411は、クロックに同期してワードを構成する4ビットを入力し、この4ビットから3ビットの誤り検出訂正符号を生成し、入力されたワードを構成する4ビットa1a2a3a4と、上記生成した誤り検出訂正符号の3ビットc1c2c3との合計7ビットから構成される符号語を変換部412に出力する。変換部412は、FFアレイ413と並べ換え部414とFFアレイ415とを有する。FFアレイ413は、7=符号語長×7=符号語長のセルを有する。各セルは、一つのフリップフロップで構成される。変換部412は、クロックに同期して符号語を構成する各ビットを符号語生成部411から入力する。変換部412に入力された符号語の各ビットは、FFアレイ413の1列目のセルC11、C21、C31、C41、C51、C61、C71に入力される。このとき、各セルが保持していたビット情報は1つ後ろの列のセルに移動し、最後尾の列のセルC17、C27、C37、C47、C57、C67、C77が保持していたビット情報は廃棄される。すなわち、FFアレイ413の各行は一つのシフトレジスタを構成している。また、FFアレイ413のセルが保持するビット情報は、並列に読み出すことができる。本実施形態では、7クロック毎に、全てのセルから合計49=符号語長×符号語長ビットが並べ換え部414に読み出される。FFアレイ415は、7=符号語長×7=符号語長のセルを有する。各セルは、一つのフリップフロップで構成される。FFアレイ415の各セルには並列にビット情報を書き込むことができる。FFアレイ415の各セルに書き込まれたビット情報は、行方向にシフトすることができる。FFアレイ415が一つ右シフトされると、各列が保持しているビット情報が1つ後ろの列のセルに移動し、最後尾の列のセルC17、C27、C37、C47が保持していた情報ビットが信号線131に出力され、最後尾の列のセルC57、C67、C77が保持していた符号ビットが信号線132に出力される。並べ換え部414は、FFアレイ413から読み出した7符号語分の合計49ビットを並べ換えて、FFアレイ415に格納する。並べ換えでは、FFアレイ413上の同じ符号語の任意の2ビットの組み合わせがFFアレイ415の同じ行のセルに保持されるビットの組み合わせにならず、然もFFアレイ415の同じ列のセルに保持されるビットの組み合わせにならないようにする。具体的には、本実施形態は、図7の配列Aを配列Bに示すように並べ替る。すなわち、例えばFFアレイ413のセルC27が保持するビットは、FFアレイ415のセルC26に移す。また、FFアレイ413のセルC37が保持するビットは、FFアレイ415のセルC35に移す。このように並べ換えは1対1の関係で行われる。従って、FFアレイ413の各セルの並列出力端子とFFアレイ415の該当するセルの並列入力端子とを配線によって接続しておくことで、所望の並べ換えを行うことができる。次に本実施形態の信号送信回路410の動作を説明する。信号送信回路410には、図3に示したような時系列信号が入力される。信号送信回路410の符号語生成部411は、図3に示すような順序で入力されるワードをクロックに同期して入力し、ワードを構成する4ビットを訂正範囲とする3ビットの誤り検出訂正符号を生成し、合計7ビットの符号語を変換部412に出力する。変換部412は、符号語生成部411から出力される符号語をクロックに同期してFFアレイ413に順に入力していく。そして、連続する7個の符号語がFFアレイ413に入力された時点で、並べ換え部414により、FFアレイ413から読み出した合計49ビットを並べ換えてFFアレイ415に格納する。続いて変換部412は、クロックに同期してFFアレイ415を右シフトする。これにより、FFアレイ415からシフトアウトされるビット列が信号線131、132に出力される。図8は、FFアレイ415から信号線群に出力されるビット列の時系列である。図8に示されるように、本実施形態では、符号語の構成ビットが信号線群の並列伝送方向および時間方向に対して2次元的に配置され、同じタイミングで出力されるビットおよび同じ信号線に出力されるビットは符号語当たり高々1ビットである。従って、同時スイッチングエラーと特定の信号線上の多発エラーとの双方に対してエラー訂正能力を確保することができる。また本実施形態では、7×7ビット単位で、7ワード分の情報ビットとそれらのための誤り検出訂正符号の全ビットとを送信することができる。このため、本実施形態は、バーストデータの送信に特に適している。第5の実施形態図9を参照すると、本発明の第5の実施形態にかかる信号受信回路510は、逆変換部511と誤り訂正部512とを有する。以下、ワードのビット数が4ビット、誤り検出訂正符号のビット数が3ビットのハミング符号を例にして、各部の構成を説明する。逆変換部511は、FFアレイ513と並べ換え部514とFFアレイ515とを有する。FFアレイ513は、7=符号語長×7=符号語長のセルを有する。各セルは、一つのフリップフロップで構成される。逆変換部511は、クロックに同期して符号語を構成する各ビットを信号線群131、132から入力する。逆変換部511に入力された符号語の各ビットは、FFアレイ513の1列目のセルC11、C21、C31、C41、C51、C61、C71に入力される。このとき、各セルが保持していたビット情報は1つ後ろの列のセルに移動し、最後尾の列のセルC17、C27、C37、C47、C57、C67、C77が保持していたビット情報は廃棄される。すなわち、FFアレイ513の各行は一つのシフトレジスタを構成している。また、FFアレイ513のセルが保持するビット情報は、並列に読み出すことができる。本実施形態では、7クロック毎に、全てのセルから合計49=符号語長×符号語長ビットが並べ換え部514に読み出される。FFアレイ515は、7=符号語長×7=符号語長のセルを有する。各セルは、一つのフリップフロップで構成される。FFアレイ515の各セルには並列にビット情報を書き込むことができる。FFアレイ515の各セルに書き込まれたビット情報は、行方向にシフトすることができる。FFアレイ515が一つ右シフトされると、各列が保持しているビット情報が1つ後ろの列のセルに移動し、最後尾の列のセルC17、C27、C37、C47、C57、C67、C77が保持していた合計7ビットが1符号語として誤り訂正部512に出力される。並べ換え部514は、FFアレイ513から読み出した合計49ビットを並べ換えて、FFアレイ415に格納する。並べ換えでは、FFアレイ513上の同じ符号語のビットがFFアレイ515の同じ列のセルに保持されるようにする。具体的には、本実施形態は、図7の配列Bを配列Aに示すように並べ替る。すなわち、例えばFFアレイ513のセルC26が保持するビットは、FFアレイ515のセルC27に移す。また、FFアレイ413のセルC35が保持するビットは、FFアレイ415のセルC37に移す。このように並べ換えは1対1の関係で行われる。従って、FFアレイ513の各セルの並列出力端子とFFアレイ515の該当するセルの並列入力端子とを配線によって接続しておくことで、所望の並べ換えを行うことができる。誤り訂正部512は、逆変換部511により再構成された符号語に含まれる誤り訂正符号を用いてワードの誤り訂正を行い、ワード単位で外部に出力する。次に本実施形態の信号受信回路510の動作を説明する。信号受信回路510には、信号線群131、132を通じて図8に示したような時系列信号が入力される。信号受信回路510の逆変換部511は、図8に示すような順序で入力されるビット列をクロックに同期してFFアレイ513に順にシフトインしていく。そして、連続する7個のビット列がFFアレイ513に入力された時点で、並べ換え部514により、FFアレイ513から読み出した合計49ビットを並べ換えてFFアレイ515に格納する。続いて逆変換部511は、クロックに同期してFFアレイ515を右シフトする。これにより、FFアレイ515からシフトアウトされるビット列が符号語として誤り生成部312に出力される。例えば、図8の時刻t11からt17までの49ビットがFFアレイ513に格納された後に並べ換えられてFFアレイ515に移され、FFアレイ515が右シフトされると、FFアレイ511の最後尾のセルC17、C26、C35、C44、C53、C62、C71からビット列11121314E11E12E13、すなわち第1のワードとその誤り検出訂正符号とから構成される1番目の符号語が誤り訂正部512に出力される。誤り訂正部512は、新たな符号語が入力される毎に、その符号語の誤り検出を行う。そして誤り訂正部512は、若し1ビットの誤りを検出した場合はその誤りを訂正し、訂正後のワードを出力する。本実施形態によれば、第4の実施形態にかかる信号送信回路と組み合わせて用いることができる信号受信回路を提供することができる。第6の実施形態図10を参照すると、本発明の第6の実施形態にかかる信号送信回路610は、符号語生成部611と変換部612とを有する。以下、ワードのビット数が4ビット、誤り検出訂正符号のビット数が3ビットのハミング符号を例にして、各部の構成を説明する。また、信号送信回路610に接続される信号線群131は、電源バンクAに属する信号線群131-1と、電源バンクBに属する信号線群131-2とに分割されているものとする。さらに信号線群132は、別の電源バンクCに属するものとする。符号語生成部611は、クロックに同期してワードを構成する4ビットを入力し、この4ビットから周知の方法によって3ビットの誤り検出訂正符号を生成し、入力されたワードを構成する4ビットa1a2a3a4と、上記生成した誤り検出訂正符号の3ビットc1c2c3との合計7ビットから構成される符号語を変換部612に出力する。変換部612は、信号線群131-1に対応するFFアレイ613と、信号線群131-2に対応するFFアレイ614と、信号線群132に対応するFFアレイ615とを有する。FFアレイ613~615は、複数のセルを有する。各セルは、一つのフリップフロップで構成される。FFアレイ613、614は、1行目に1個のセルC11が配列され、2行目に2個のセルC21、C22が配置されている。FFアレイ615は、1行目に1個のセルC11が配列され、2行目に2個のセルC21、C22が配置され、3行目に3個のセルC31、C32、C33が配置されている。変換部612は、クロックに同期して符号語の各ビットを入力する。変換部612に入力された符号語の各ビットは、FFアレイ613~615の各行の1列目のセルに入力される。このとき、各セルが保持していたビット情報は1つ後ろの列のセルに移動し、最後尾の列のセルが保持していたビット情報は信号線群131-1、131-2、132に出力される。すなわち、FFアレイ613~615の各行は、それぞれ段数の異なるシフトレジスタを構成している。次に本実施形態の信号送信回路610の動作を説明する。信号送信回路610の符号語生成部611は、図3に示すような順序で入力されるワードをクロックに同期して入力し、ワードを構成する4ビットを訂正範囲とする3ビットの誤り検出訂正符号を生成し、合計7ビットの符号語を変換部612に出力する。変換部612は、符号語生成部611から出力される符号語の7ビットをクロックに同期してFFアレイ613~615に順にシフトインする。また変換部612は、FFアレイ613~615からシフトアウトされるビット列を信号線群131-1、131-2、132に出力する。このとき、FFアレイ613の第1~第2行からシフトアウトされる2ビット各々のビットはそれぞれ異なるワードのビットであるが信号線131-1に出力され、FFアレイ614の第1~第2行からシフトアウトされる2ビット各々のビットはそれぞれ異なるワードのビットであるが信号線131-2に出力され、FFアレイ615の第1~第3行からシフトアウトされる3ビット各々のビットはそれぞれ異なる符号語の誤り検出訂正符号ビットであるが信号線132に出力される。図11は、変換部612から信号線群に出力されるビット列の時系列である。図11に示されるように、本実施形態では、電源バンク毎に、符号語の構成ビットが信号線群の並列伝送方向および時間方向に対して2次元的に配置され、同じタイミングで出力されるビットおよび同じ信号線に出力されるビットは符号語当たり高々1ビットである。従って、同時スイッチングエラーと特定の信号線上の多発エラーとの双方に対してエラー訂正能力を確保することができる。なお、本実施形態では、通信開始後の最初の2クロックおよび最後の2クロックは、実質的に伝送の並列度が低下するので、ワード信号が常時連続して流れるような装置に適している。第7の実施形態図12を参照すると、本発明の第7の実施形態にかかる信号受信回路710は、逆変換部711と誤り訂正部712とを有する。以下、ワードのビット数が4ビット、誤り検出訂正符号のビット数が3ビットのハミング符号を例にして、各部の構成を説明する。また、信号受信回路710に接続される信号線群131は、電源バンクAに属する信号線群131-1と、電源バンクBに属する信号線群131-2とに分割されているものとする。さらに信号線群132は、別の電源バンクCに属するものとする。逆変換部711は、信号線群131-1に対応するFFアレイ713と、信号線群131-2に対応するFFアレイ714と、信号線群132に対応するFFアレイ715とを有する。FFアレイ713~715は、複数のセルを有する。各セルは、一つのフリップフロップで構成される。FFアレイ713、714は、1行目に3個のセルC11、C12、C13が配列され、2行目に2個のセルC11、C12が配置されている。FFアレイ715は、1行目に3個のセルC11、C12、C13が配列され、2行目に2個のセルC11、C12が配列され、3行目に1個のセルC11が配置されている。逆変換部711は、クロックに同期して符号語の各ビットを信号線131-1、131-2、132から入力する。変換部711に入力された符号語の各ビットは、FFアレイ713~715の各行の1列目のセルに入力される。このとき、各セルが保持していたビット情報は1つ後ろの列のセルに移動し、最後尾の列のセルが保持していたビット情報は1符号語として誤り訂正部712に出力される。すなわち、FFアレイ713~715の各行は、それぞれ段数の異なるシフトレジスタを構成している。誤り訂正部712は、逆変換部711から入力される符号語に含まれる誤り訂正符号を用いてワードの誤り訂正を行い、ワード単位で外部に出力する。具体的には、誤り訂正部712は、入力された符号語の情報ビットと誤り検出訂正符号との合計7ビットから周知の計算を行って3ビットのシンドロームを計算し、この3ビットのシンドロームから誤りの有無を判定し、若し4ビットの情報ビットの何れか1ビットに誤りがある場合には、3ビットのシンドロームを用いて誤り訂正を行う。次に本実施形態の信号受信回路710の動作を説明する。信号受信回路710には、信号線群131-1、131-2、132を通じて図11に示したような時系列信号が入力される。信号受信回路710の逆変換部711は、図11に示すような順序で入力されるビット列をクロックに同期してFFアレイ713~715に順にシフトインし、FFアレイ713~715からシフトアウトされる7ビットを誤り訂正部312に出力する。例えば、図11の時刻t6のビット列41324334E41E32E23がFFアレイ713~715にシフトインされたとき、FFアレイ713~715の最後尾のセルからビット列11121314E11E12E13、すなわち第1のワードとその誤り検出訂正符号とから構成される1番目の符号語が誤り訂正部712に出力される。誤り訂正部712は、新たな符号語が入力される毎に、その符号語の誤り検出を行う。そして誤り訂正部712は、若し1ビットの誤りを検出した場合はその誤りを訂正し、訂正後のワードを出力する。本実施形態によれば、第6の実施形態にかかる信号送信回路と組み合わせて用いることができる信号受信回路を提供することができる。第8の実施形態図13を参照すると、本発明の第8の実施形態にかかる信号送信回路810は、符号語生成部811と変換部812とを有する。以下、ワードのビット数が4ビット、誤り検出訂正符号のビット数が3ビットのハミング符号を例にして、各部の構成を説明する。また、信号送信回路810に接続される信号線群131は、電源バンクAに属する信号線群131-1と、電源バンクBに属する信号線群131-2とに分割されているものとする。さらに信号線群132は、別の電源バンクCに属するものとする。符号語生成部811は、クロックに同期してワードを構成する4ビットを入力し、この4ビットから3ビットの誤り検出訂正符号を生成し、入力されたワードを構成する4ビットa1a2a3a4と、上記生成した誤り検出訂正符号の3ビットc1c2c3との合計7ビットから構成される符号語を変換部812に出力する。変換部812は、FFアレイ813と並べ換え部814とFFアレイ815とを有する。FFアレイ813は、3つのFFアレイ813-1~813-3から構成される。FFアレイ813-1~813-3は、複数のセルを有する。各セルは、一つのフリップフロップで構成される。FFアレイ813-1、813-2は、2×5のセルから構成される。FFアレイ813-3は、3×5のセルから構成される。変換部812は、クロックに同期して符号語の各ビットを入力する。変換部812に入力された符号語の各ビットは、FFアレイ813-1~813-3の各行の1列目のセルに入力される。このとき、各セルが保持していたビット情報は1つ後ろの列のセルに移動し、最後尾の列のセルが保持していたビット情報は廃棄される。すなわち、FFアレイ813-1~813-3の各行は、それぞれシフトレジスタを構成している。またFFアレイ813-1~813-3のセルが保持するビット情報は、並列に読み出すことができる。本実施形態では、5クロック毎に、FFアレイ813-1~813-3の全てのセルから合計35ビットが並べ換え部814に読み出される。FFアレイ815は、3つのFFアレイ815-1~815-3から構成される。FFアレイ815-1~815-3は、複数のセルを有する。各セルは、一つのフリップフロップで構成される。FFアレイ815-1は、信号線群131-1に対応しており、2×5のセルから構成される。FFアレイ815-2は、信号線群131-2に対応しており、2×5のセルから構成される。FFアレイ815-3は、信号線群132に対応しており、3×5のセルから構成される。FFアレイ815-1~815-3の各セルには並列にビット情報を書き込むことができる。FFアレイ815-1~815-3の各セルに書き込まれたビット情報は、行方向にシフトすることができる。FFアレイ815-1~815-3が一つ右シフトされると、各列が保持しているビット情報が1つ後ろの列のセルに移動し、最後尾の列のセルが保持していた情報ビットが信号線131-1、131-2、132に出力される。並べ換え部814は、FFアレイ813-1とFFアレイ815-1との組、FFアレイ813-2とFFアレイ815-2との組、FFアレイ813-3とFFアレイ815-3との組毎に、FFアレイ813から読み出したビットを並べ換えて、FFアレイ815に格納する。並べ換えでは、FFアレイ813上の同じ符号語の任意の2ビットの組み合わせがFFアレイ815の同じ行のセルに保持されるビットの組み合わせにならず、然もFFアレイ815の同じ或いは隣接する列のセルに保持されるビットの組み合わせにならないようにする。具体的には、本実施形態は、図14の配列A1~A3を配列B1~B3に示すように並べ換える。このような並べ換えは1対1の関係で行われる。従って、FFアレイ813の各セルの並列出力端子とFFアレイ815の該当するセルの並列入力端子とを配線によって接続しておくことで、所望の並べ換えを行うことができる。次に本実施形態の信号送信回路810の動作を説明する。信号送信回路810には、図3に示したような時系列信号が入力される。信号送信回路810の符号語生成部811は、図3に示すような順序で入力されるワードをクロックに同期して入力し、ワードを構成する4ビットを訂正範囲とする3ビットの誤り検出訂正符号を生成し、合計7ビットの符号語を変換部812に出力する。変換部812は、符号語生成部811から出力される符号語をクロックに同期してFFアレイ813に順に入力していく。そして、連続する5個の符号語がFFアレイ813に入力された時点で、並べ換え部814により、FFアレイ813から読み出した合計35ビットを並べ換えてFFアレイ815に格納する。続いて変換部812は、クロックに同期してFFアレイ815を右シフトする。これにより、FFアレイ815からシフトアウトされるビット列が信号線131-1、131-2、132に出力される。図15は、FFアレイ815から信号線群に出力されるビット列の時系列である。図15に示されるように、本実施形態では、電源バンク毎に、符号語の構成ビットが信号線群の並列伝送方向および時間方向に対して2次元的に配置され、同じタイミングで出力されるビットおよび同じ信号線に出力されるビットは符号語当たり高々1ビットである。従って、同時スイッチングエラーと特定の信号線上の多発エラーとの双方に対してエラー訂正能力を確保することができる。また本実施形態では、電源バンク毎に、同じ符号語の構成ビットが連続して出力されず、1ビット飛びで出力されている。このため、非常に大きな同時スイッチングノイズによって連続する2ワードにエラーが発生した場合でも、それぞれのビットがそれぞれ異なる符号語に属しているが故に訂正可能となる。本実施形態では、1ビット飛びであるが、2ビット飛び、3ビット飛びの符号化フォーマットにすればさらに効果が増すのは言うまでもない。また本実施形態では、5×7ビット単位で、5ワード分の情報ビットとそれらのための誤り検出訂正符号の全ビットとを送信することができる。このため、本実施形態は、バーストデータの送信に特に適している。第9の実施形態図16を参照すると、本発明の第9の実施形態にかかる信号受信回路910は、逆変換部911と誤り訂正部912とを有する。以下、ワードのビット数が4ビット、誤り検出訂正符号のビット数が3ビットのハミング符号を例にして、各部の構成を説明する。また、信号受信回路910に接続される信号線群131は、電源バンクAに属する信号線群131-1と、電源バンクBに属する信号線群131-2とに分割されているものとする。さらに信号線群132は、別の電源バンクCに属するものとする。逆変換部911は、FFアレイ913と並べ換え部914とFFアレイ915とを有する。FFアレイ913は、3つのFFアレイ913-1~913-3から構成される。FFアレイ913-1~913-3は、複数のセルを有する。各セルは、一つのフリップフロップで構成される。FFアレイ913-1は、信号線群131-1に対応しており、2×5のセルから構成される。FFアレイ913-2は、信号線群131-2に対応しており、2×5のセルから構成される。FFアレイ913-3は、信号線群132に対応しており、3×5のセルから構成される。逆変換部911は、クロックに同期して符号語の各ビットを信号線131-1、131-2、132から入力する。逆変換部911に入力された符号語の各ビットは、FFアレイ913-1~913-3の各行の1列目のセルに入力される。このとき、各セルが保持していたビット情報は1つ後ろの列のセルに移動し、最後尾の列のセルが保持していたビット情報は廃棄される。すなわち、FFアレイ913-1~913-3の各行は、それぞれシフトレジスタを構成している。またFFアレイ913-1~913-3のセルが保持するビット情報は、並列に読み出すことができる。本実施形態では、5クロック毎に、FFアレイ913-1~913-3の全てのセルから合計35ビットが並べ換え部914に読み出される。FFアレイ915は、3つのFFアレイ915-1~915-3から構成される。FFアレイ915-1~915-3は、複数のセルを有する。各セルは、一つのフリップフロップで構成される。FFアレイ915-1、915-2は、2×5のセルから構成される。FFアレイ815-3は、3×5のセルから構成される。FFアレイ915-1~915-3の各セルには並列にビット情報を書き込むことができる。FFアレイ915-1~915-3の各セルに書き込まれたビット情報は、行方向にシフトすることができる。FFアレイ915-1~915-3が一つ右シフトされると、各列が保持しているビット情報が1つ後ろの列のセルに移動し、最後尾の列のセルが保持していた情報ビットが1符号語として誤り訂正部912に出力される。並べ換え部914は、FFアレイ913-1とFFアレイ915-1との組、FFアレイ913-2とFFアレイ915-2との組、FFアレイ913-3とFFアレイ915-3との組毎に、FFアレイ913から読み出したビットを並べ換えて、FFアレイ915に格納する。並べ換えでは、FFアレイ913上の同じ符号語のビットがFFアレイ915の同じ列のセルに保持されるようにする。具体的には、本実施形態は、図14の配列B1~B3を配列A1~A3に示すように並べ替る。このような並べ換えは1対1の関係で行われる。従って、FFアレイ913の各セルの並列出力端子とFFアレイ915の該当するセルの並列入力端子とを配線によって接続しておくことで、所望の並べ換えを行うことができる。次に本実施形態の信号受信回路910の動作を説明する。信号受信回路910には、信号線群131-1、131-2、132を通じて図15に示したような時系列信号が入力される。信号受信回路910の逆変換部911は、図15に示すような順序で入力されるビット列をクロックに同期してFFアレイ913に順に入力していく。そして、連続する5個の符号語がFFアレイ913に入力された時点で、並べ換え部914により、FFアレイ913から読み出した合計35ビットを並べ換えてFFアレイ915に格納する。続いて逆変換部911は、クロックに同期してFFアレイ915を右シフトする。これにより、FFアレイ915からシフトアウトされるビット列が1符号語として誤り訂正部912に出力される。誤り訂正部912は、新たな符号語が入力される毎に、その符号語の誤り検出を行う。そして誤り訂正部912は、若し1ビットの誤りを検出した場合はその誤りを訂正し、訂正後のワードを出力する。本実施形態によれば、第8の実施形態にかかる信号送信回路と組み合わせて用いることができる信号受信回路を提供することができる。第10の実施形態図17を参照すると、本発明の第10の実施形態にかかる信号送信回路1010は、符号語生成部1011と変換部1012とを有する。以下、ワードのビット数が4ビット、誤り検出訂正符号のビット数が3ビットのハミング符号を例にして、各部の構成を説明する。符号語生成部1011は、クロックに同期してワードを構成する4ビットを入力し、この4ビットから3ビットの誤り検出訂正符号を生成し、入力されたワードを構成する4ビットa1a2a3a4と、上記生成した誤り検出訂正符号の3ビットc1c2c3との合計7ビットから構成される符号語を変換部1012に出力する。変換部1012は、FFアレイ1013と並べ換え部1014とFFアレイ1015とを有する。FFアレイ1013は、7×4のセルを有する。各セルは、一つのフリップフロップで構成される。変換部1012は、クロックに同期して符号語を構成する各ビットを符号語生成部1011から入力する。変換部1012に入力された符号語の各ビットは、FFアレイ1013の1列目のセルC11、C21、C31、C41、C51、C61、C71に入力される。このとき、各セルが保持していたビット情報は1つ後ろの列のセルに移動し、最後尾の列のセルC14、C24、C34、C44、C54、C64、C74が保持していたビット情報は廃棄される。すなわち、FFアレイ1013の各行は一つのシフトレジスタを構成している。また、FFアレイ1013のセルが保持するビット情報は、並列に読み出すことができる。本実施形態では、4クロック毎に、全てのセルから合計28ビットが並べ換え部1014に読み出される。FFアレイ1015は、7×4のセルを有する。各セルは、一つのフリップフロップで構成される。FFアレイ1015の各セルには並列にビット情報を書き込むことができる。FFアレイ1015の各セルに書き込まれたビット情報は、行方向にシフトすることができる。FFアレイ1015が一つ右シフトされると、各列が保持しているビット情報が1つ後ろの列のセルに移動し、最後尾の列のセルC14、C24、C34、C4が保持していた情報ビットが信号線131に出力され、最後尾の列のセルC54、C64、C74が保持していた符号ビットが信号線132に出力される。並べ換え部1014は、FFアレイ1013から読み出した4符号語分の合計28ビットを並べ換えて、FFアレイ1015に格納する。並べ換えでは、電源バンク毎に、FFアレイ1013上の同じ符号語の任意の2ビットの組み合わせがFFアレイ1015の同じ列のセルに保持されるビットの組み合わせにならないようにする。具体的には、本実施形態は、図18の配列Aを配列Bに示すように並べ換える。このような並べ換えは1対1の関係で行われる。従って、FFアレイ1013の各セルの出力端子とFFアレイ1015の該当するセルの並列入力端子とを配線によって接続しておくことで、所望の並べ換えを行うことができる。次に本実施形態の信号送信回路1010の動作を説明する。信号送信回路1010には、図3に示したような時系列信号が入力される。信号送信回路1010の符号語生成部1011は、図3に示すような順序で入力されるワードをクロックに同期して入力し、ワードを構成する4ビットを訂正範囲とする3ビットの誤り検出訂正符号を生成し、合計7ビットの符号語を変換部1012に出力する。変換部1012は、符号語生成部1011から出力される符号語をクロックに同期してFFアレイ1013に順に入力していく。そして、連続する4個の符号語がFFアレイ1013に入力された時点で、並べ換え部1014により、FFアレイ1013から読み出した合計28ビットを並べ換えてFFアレイ1015に格納する。続いて変換部1012は、クロックに同期してFFアレイ1015を右シフトする。これにより、FFアレイ1015からシフトアウトされるビット列が信号線131、132に出力される。図19は、FFアレイ1015から信号線群に出力されるビット列の時系列である。図19に示されるように、本実施形態では、電源バンク毎に、同じタイミングで信号線群に出力されるビットは符号語当たり高々1ビットである。従って、同時スイッチングエラーに対してエラー訂正能力を確保することができる。また本実施形態では、同じ信号線に出力される誤り検出訂正ビットは符号語当たり高々1ビットである。従って、特定の信号線上の多発エラーに対してエラー訂正能力を確保することが可能になる。また本実施形態では、28ビット単位で、4ワード分の情報ビットとそれらのための誤り検出訂正符号の全ビットとを送信することができる。このため、本実施形態は、バーストデータの送信に特に適している。第11の実施形態図20を参照すると、本発明の第11の実施形態にかかる信号受信回路1110は、逆変換部1111と誤り訂正部1112とを有する。以下、ワードのビット数が4ビット、誤り検出訂正符号のビット数が3ビットのハミング符号を例にして、各部の構成を説明する。また、信号受信回路1110に接続される信号線群131は電源バンクAに属し、信号線群132は別の電源バンクBに属するものとする。逆変換部1111は、FFアレイ1113と並べ換え部1114とFFアレイ1115とを有する。FFアレイ1113は、7×4のセルを有する。各セルは、一つのフリップフロップで構成される。逆変換部1111は、クロックに同期してビット列を信号線131、132から入力する。逆変換部1111に入力されたビット列は、FFアレイ1113の1列目のセルC11、C21、C31、C41、C51、C61、C71に入力される。このとき、各セルが保持していたビット情報は1つ後ろの列のセルに移動し、最後尾の列のセルC14、C24、C34、C44、C54、C64、C74が保持していたビット情報は廃棄される。すなわち、FFアレイ1113の各行は一つのシフトレジスタを構成している。また、FFアレイ1113のセルが保持するビット情報は、並列に読み出すことができる。本実施形態では、4クロック毎に、全てのセルから合計28ビットが並べ換え部1114に読み出される。FFアレイ1115は、7×4のセルを有する。各セルは、一つのフリップフロップで構成される。FFアレイ1115の各セルには並列にビット情報を書き込むことができる。FFアレイ1115の各セルに書き込まれたビット情報は、行方向にシフトすることができる。FFアレイ1115が一つ右シフトされると、各列が保持しているビット情報が1つ後ろの列のセルに移動し、最後尾の列のセルC14、C24、C34、C44、C54、C64、C74が保持していたビット列が1符号語として誤り訂正部1112に出力される。並べ換え部1114は、FFアレイ1113から読み出した4符号語分の合計28ビットを並べ換えて、FFアレイ1115に格納する。並べ換えでは、FFアレイ1113上の同じ符号語のビットがFFアレイ1015の同じ列のセルに保持されるようにする。具体的には、本実施形態は、図18の配列Bを配列Aに示すように並べ換える。このような並べ換えは1対1の関係で行われる。従って、FFアレイ1113の各セルの出力端子とFFアレイ1115の該当するセルの並列入力端子とを配線によって接続しておくことで、所望の並べ換えを行うことができる。次に本実施形態の信号受信回路1110の動作を説明する。信号受信回路1110には、信号線群131、132を通じて図19に示したような時系列信号が入力される。信号受信回路1110の逆変換部1111は、図19に示すような順序で入力されるビット列をクロックに同期してFFアレイ1113に順に入力していく。そして、連続する4個の符号語がFFアレイ1113に入力された時点で、並べ換え部1114により、FFアレイ1113から読み出した合計28ビットを並べ換えてFFアレイ1115に格納する。続いて逆変換部1111は、クロックに同期してFFアレイ1115を右シフトする。これにより、FFアレイ1115からシフトアウトされるビット列が1符号語として誤り訂正部1112に出力される。誤り訂正部1112は、新たな符号語が入力される毎に、その符号語の誤り検出を行う。そして誤り訂正部1112は、若し1ビットの誤りを検出した場合はその誤りを訂正し、訂正後のワードを出力する。本実施形態によれば、第10の実施形態にかかる信号送信回路と組み合わせて用いることができる信号受信回路を提供することができる。第12の実施形態図21を参照すると、本発明の第12の実施形態にかかる信号送受信回路1200は、信号送信側LSI1210と、この信号送信側LSI1210に信号線群1230、信号線群1240を通じて接続される信号受信側LSI1220とから構成される。信号線群1230は、例えばデータバスであり、複数の信号線により構成される。信号線群1240は、ECC符号を伝送する複数の信号線により構成される。信号送信側LSI1210は、デジタルロジック部1211と信号送信部1212とを有する。信号受信側LSI1220は、デジタルロジック部1221と信号受信部1222とを有する。デジタルロジック部1211、1221は、MPU等で構成される。デジタルロジック部1211は、デジタルロジック部1221にデータを送信する場合、ワード単位でデータを信号送信部1212へ出力する。信号送信部1212は、デジタルロジック部1211から複数のワードを順に入力し、これら複数のワードからワードと同じビット数の情報ビットと誤り検出訂正符号とから構成される複数の符号語を生成し、信号線群1230、1240を介して信号受信回路1220に送信する機能を有している。この信号送信部1212は、上述した第1、第2、第4、第6、第8、第10の実施形態にかかる信号送信回路によって構成することができる。信号受信部1222は、信号線群1230、1240を介して信号送信回路1210から複数の符号語を受信し、この受信した符号語毎に誤り検出訂正符号を用いて情報ビットの誤り訂正を行い、誤り訂正後の情報ビットによって構成されるデータをワード単位にデジタルロジック部1221に出力する機能を有する。この信号受信部1221は、上述した第1、第3、第5、第7、第9、第11の実施形態にかかる信号受信回路によって構成することができる。第13の実施形態図22を参照すると、本発明の第13の実施形態にかかる信号送受信回路1300は、LSI1310と、このLSI1310とバス信号およびECC符号の授受を行うDDR-SDRAM1320とから構成される。またLSI1310は、MPU等で構成されるデジタルロジック部1330と、DDRコントローラ1340と、デジタルロジック部1330とDDRコントローラ1340との間に配置された信号送信部1350および信号受信部1360とを有する。信号送信部1350は、デジタルロジック部1330から複数のワードを順に入力し、これら複数のワードからワードと同じビット数の情報ビットと誤り検出訂正符号とから構成される複数の符号語を生成し、信号線群1371、1381を介してDDRコントローラ1340に送信する機能を有している。この信号送信部1350は、上述した第1、第2、第4、第6、第8、第10の実施形態にかかる信号送信回路によって構成することができる。信号受信部1360は、信号線群1372、1382を介してDDRコントローラ1340から複数の符号語を受信し、この受信した符号語毎に誤り検出訂正符号を用いて情報ビットの誤り訂正を行い、誤り訂正後の情報ビットによって構成されるデータをワード単位にデジタルロジック部1330に出力する機能を有する。この信号受信部1360は、上述した第1、第3、第5、第7、第9、第11の実施形態にかかる信号受信回路によって構成することができる。以上本発明について幾つかの実施形態を挙げて説明したが、本発明は以上の実施形態にのみ限定されずその他各種の付加変更が可能である。また、説明を簡略化するために、4ビット構成のワードに3ビットの誤り検出訂正符号を付加する例に基づいて各実施形態を説明したが、ワードの構成ビット数は4ビットに限定されず、8ビット、16ビット、32ビット、64ビット等に任意のビット数とすることができ、また誤り検出訂正符号もワードの構成ビット数および誤り検出訂正能力に応じた任意のビット数にすることが可能である。