"それぞれ複数のメモリセルに接続され、アクセスが要求されたアドレスに応じて選択される複数の選択線と、前記アクセスが要求されたアドレスと欠陥のある選択線のアドレスとを比較し、これらが一致したことに応答して第1のヒット信号を生成する第1のヒット信号生成回路と、複数の第1の冗長メモリセルに接続され、前記第1のヒット信号の活性化に応答して選択される第1の冗長選択線と、を備え、前記第1のヒット信号生成回路は、前記欠陥のある選択線のアドレスが第1のアドレス範囲にある場合、前記比較の結果にかかわらず前記第1のヒット信号を非活性状態とすることを特徴とする半導体装置。前記第1のヒット信号が活性化したか否かにかかわらず、前記アクセスが要求されたアドレスに基づいて前記複数の選択線のいずれかを選択するデコーダ回路をさらに備えることを特徴とする請求項1に記載の半導体装置。前記第1のアドレス範囲に属するアドレスは、該アドレスを構成する複数ビットのうち一部のビットの値が共通であることを特徴とする請求項1又は2に記載の半導体装置。前記第1のヒット信号生成回路は、欠陥のある選択線のアドレスを構成する複数ビットをそれぞれ記憶する複数のヒューズ回路と、前記アクセスが要求されたアドレスの各ビットと前記複数のヒューズ回路に記憶されたアドレスの各ビットとをそれぞれ比較する複数の比較回路と、前記複数の比較回路が全て一致を検出したことに応答して前記第1のヒット信号を生成するヒット判定回路とを含み、前記ヒット判定回路は、前記欠陥のある選択線のアドレスの前記一部のビットの値が前記共通の値ではないことに応答して活性化されることを特徴とする請求項3に記載の半導体装置。前記欠陥のある選択線のアドレスの前記一部のビットに対応する複数のヒューズ回路が全て未プログラム状態である場合、前記一部のビットの値が前記共通の値を示すことを特徴とする請求項4に記載の半導体装置。前記複数の選択線はそれぞれワード線であり、前記第1の冗長選択線は冗長ワード線であることを特徴とする請求項1乃至5のいずれか一項に記載の半導体装置。前記複数のワード線は、前記アクセスが要求されたアドレスが前記第1のアドレス範囲にある場合に選択される複数の第1のワード線を含み、前記複数の第1の冗長メモリセルは、前記複数の第1のワード線の少なくとも一つに接続された複数のメモリセルと同じセンスアンプに接続されていることを特徴とする請求項6に記載の半導体装置。前記複数の選択線はそれぞれビット線であり、前記第1の冗長選択線は冗長ビット線であることを特徴とする請求項1乃至5のいずれか一項に記載の半導体装置。前記アクセスが要求されたアドレスと欠陥のある選択線のアドレスとを比較し、これらが一致したことに応答して第2のヒット信号を生成する第2のヒット信号生成回路と、複数の第2の冗長メモリセルに接続され、前記第2のヒット信号の活性化に応答して選択される第2の冗長選択線と、をさらに備え、前記第2のヒット信号生成回路は、前記欠陥のある選択線のアドレスが前記第1のアドレス範囲とは異なる第2のアドレス範囲にある場合、前記比較の結果にかかわらず前記第2のヒット信号を非活性状態とすることを特徴とする請求項3に記載の半導体装置。前記第2のアドレス範囲に属するアドレスは、該アドレスを構成する複数ビットのうち一部のビットの値が共通であり、且つ、前記第1のアドレス範囲に属するアドレスの前記一部のビットの値とは異なる値であることを特徴とする請求項9に記載の半導体装置。欠陥のある選択線のアドレスを構成する複数ビットをそれぞれ記憶する複数のヒューズ回路と、アクセスが要求されたアドレスの各ビットと前記複数のヒューズ回路に記憶されたアドレスの各ビットとをそれぞれ比較する複数の比較回路と、前記複数の比較回路が全て一致を検出したことに応答してヒット信号を生成するヒット判定回路と、を備え、前記ヒット判定回路は、前記欠陥のある選択線のアドレスの一部のビットの値が所定の値を示していることに応答して非活性化されることを特徴とする半導体装置。前記所定の値は、対応する複数のヒューズ回路が全て未プログラム状態である場合に得られる値であることを特徴とする請求項11に記載の半導体装置。複数の第1のメモリセルに接続され、第1の部分を含む第1のアドレス情報で指定される第1の選択線と、複数の第2のメモリセルに接続され、前記第1のアドレス情報の前記第1の部分と対応する第2の部分を含む第2のアドレス情報で指定される第2の選択線と、複数の冗長メモリセルに接続され、前記第1の選択線を置き換えることができ、かつ、前記第2の選択線を置き換えることを禁止された冗長選択線と、前記第1のアドレス情報の前記第1の部分に対応する第3の部分を含む冗長アドレス情報を保持する保持部を含み、入力アドレス情報を受け取り、当該冗長アドレス情報と当該入力アドレス情報とを比較して、比較結果に応じて前記冗長選択線を選択状態又は非選択状態に制御するヒット信号生成回路であって、前記冗長アドレス情報の前記第3の部分が、前記第2のアドレス情報の前記第2の部分と一致した場合には、前記冗長アドレス情報の残りの部分にかかわらず前記冗長選択線を前記非選択状態とするように構成される、前記ヒット信号生成回路と、を備えることを特徴とする半導体装置。前記第1のアドレス情報の前記第1の部分が前記第2のアドレス情報の前記第2の部分と一致しないことを特徴とする請求項13に記載の半導体装置。複数の第3のメモリセルに接続され、前記第1のアドレス情報の前記第1の部分に対応する第4の部分を含む第3のアドレス情報で指定される第3の選択線であって、前記冗長選択線が当該第3の選択線を置き換えることを禁止された前記第3の選択線を更に備え、前記第3のアドレス情報の前記第4の部分が前記第2のアドレス情報の前記第2の部分と一致することを特徴とする請求項13に記載の半導体装置。各々が、前記複数の第2のメモリセルのうちの対応する1つと、前記複数の冗長メモリセルのうちの対応する1つとに、共通に接続される複数のセンスアンプ回路を備えることを特徴とする請求項13に記載の半導体装置。前記第1及び前記第2の選択線がワード線であり、前記冗長選択線が冗長ワード線であり、前記第1及び第2のアドレス情報、並びに、前記冗長アドレス情報及び前記入力アドレス情報が、ロウアドレスであることを特徴とする請求項13に記載の半導体装置。前記第1及び前記第2の選択線がビット線であり、前記冗長選択線が冗長カラム線であり、前記第1及び第2のアドレス情報、並びに、前記冗長アドレス情報及び前記入力アドレス情報が、カラムアドレスであることを特徴とする請求項13に記載の半導体装置。前記ヒット信号生成回路の前記保持部は、複数のヒューズ素子を含むことを特徴とする請求項13に記載の半導体装置。しかしながら、特許文献1に記載されたヒット信号生成回路では、当該ヒット信号生成回路が使用状態であるか否かを判定するために、アドレス記憶用のヒューズ回路の出力の全てを論理和合成する必要があるため、比較的多くの回路素子が必要になる。このため、イネーブルヒューズ回路を排除しつつ、当該ヒット信号生成回路が使用状態であるか否かをより少ない回路素子を用いて判定可能な半導体装置が望まれる。本発明の一側面による半導体装置は、それぞれ複数のメモリセルに接続され、アクセスが要求されたアドレスに応じて選択される複数の選択線と、前記アクセスが要求されたアドレスと欠陥のある選択線のアドレスとを比較し、これらが一致したことに応答して第1のヒット信号を生成する第1のヒット信号生成回路と、複数の第1の冗長メモリセルに接続され、前記第1のヒット信号の活性化に応答して選択される第1の冗長選択線と、を備え、前記第1のヒット信号生成回路は、前記欠陥のある選択線のアドレスが第1のアドレス範囲にある場合、前記比較の結果にかかわらず前記第1のヒット信号を非活性状態とすることを特徴とする。本発明の他の側面による半導体装置は、欠陥のある選択線のアドレスを構成する複数ビットをそれぞれ記憶する複数のヒューズ回路と、アクセスが要求されたアドレスの各ビットと前記複数のヒューズ回路に記憶されたアドレスの各ビットとをそれぞれ比較する複数の比較回路と、前記複数の比較回路が全て一致を検出したことに応答してヒット信号を生成するヒット判定回路と、を備え、前記ヒット判定回路は、前記欠陥のある選択線のアドレスの一部のビットの値が所定の値を示していることに応答して非活性化されることを特徴とする。本発明のさらに他の側面による半導体装置は、複数の第1のメモリセルに接続され、第1の部分を含む第1のアドレス情報で指定される第1の選択線と、複数の第2のメモリセルに接続され、前記第1のアドレス情報の前記第1の部分と対応する第2の部分を含む第2のアドレス情報で指定される第2の選択線と、複数の冗長メモリセルに接続され、前記第1の選択線を置き換えることができ、かつ、前記第2の選択線を置き換えることを禁止された冗長選択線と、前記第1のアドレス情報の前記第1の部分に対応する第3の部分を含む冗長アドレス情報を保持する保持部を含み、入力アドレス情報を受け取り、当該冗長アドレス情報と当該入力アドレス情報とを比較して、比較結果に応じて前記冗長選択線を選択状態又は非選択状態に制御するヒット信号生成回路であって、前記冗長アドレス情報の前記第3の部分が、前記第2のアドレス情報の前記第2の部分と一致した場合には、前記冗長アドレス情報の残りの部分にかかわらず前記冗長選択線を前記非選択状態とするように構成される、前記ヒット信号生成回路とを備えることを特徴とする。本発明のさらに他の側面による半導体装置は、複数のグループに分類される複数の選択線と、前記アクセスが要求されたアドレスと欠陥のある選択線のアドレスとを比較し、これらが一致したことに応答してヒット信号を生成する複数のヒット信号生成回路と、前記ヒット信号の活性化に応答してそれぞれ選択される複数の冗長選択線と、を備え、前記複数のヒット信号生成回路のそれぞれは、前記複数のグループのいずれかに関連づけられており、前記欠陥のある選択線のアドレスが当該グループに属する選択線を示していることに応答して非活性化され、これにより、前記複数の冗長選択線のそれぞれは、関連づけられたグループに属する選択線の置換が禁止されることを特徴とする。本発明によれば、アドレス記憶用のヒューズ回路の出力の一部を参照するだけで、当該ヒット信号生成回路が使用状態であるか否かを判定することができる。これにより、イネーブルヒューズ回路を排除しつつ、当該ヒット信号生成回路が使用状態であるか否かをより少ない回路素子を用いて判定することが可能となる。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図1は、本発明の好ましい実施形態による半導体装置10の全体ブロック図である。本実施形態による半導体装置10はDRAMであり、図1に示すように、メモリセルアレイ11を備えている。メモリセルアレイ11には複数のワード線WL及び複数のビット線BLが設けられ、これらの交点にメモリセルMCが配置されている。但し、図1においては1本のワード線WL、1本のビット線BL及び1個のメモリセルMCのみを図示している。メモリセルMCは、第1の構造の第1の揮発性記憶素子である。ワード線WLの選択はロウデコーダ12によって行われる。ロウデコーダ12には、アドレス端子21、アドレスバッファ回路23及びロウ冗長アドレス判定回路24を介してアドレス信号A0~Anが供給される。ロウ冗長アドレス判定回路24は、制御回路33より供給されるアクティブ信号ACTが活性化している場合に、アドレスバッファ回路23から出力されるアドレス信号A0~Anを取り込み、ロウデコーダ12又は冗長ロウデコーダ12Rを制御する。アクティブ信号ACTは、コマンド端子31を介して外部から供給されるコマンド信号が所定の組み合わせアクティブコマンドを示しているとコマンドデコーダ32が判定した場合に活性化される信号である。コマンド端子31に供給されるコマンド信号は、チップ選択信号/CS、ロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS及びライトイネーブル信号/WEからなる。図1に示すように、半導体装置10には冗長メモリセルアレイ11Rがさらに設けられている。冗長メモリセルアレイ11Rは冗長ワード線RWL及び冗長ビット線RBLを含み、冗長ワード線RWLは冗長ロウデコーダ12Rによって選択される。冗長ロウデコーダ12Rは、アクセスが要求されたロウアドレスが不良ワード線に対応するロウアドレスである場合に、ロウ冗長アドレス判定回路24によって活性化される。これにより、不良ワード線が冗長ワード線RWLに置換されることになる。一方、メモリセルアレイ11に含まれるビット線BLは、センス回路13に含まれるセンスアンプに接続される。センスアンプの選択はカラムデコーダ14によって行われる。カラムデコーダ14には、アドレス端子21、アドレスバッファ回路23及びカラム冗長アドレス判定回路25を介してアドレス信号A0~Anが供給される。カラム冗長アドレス判定回路25は、制御回路33より供給されるカラム信号COLが活性化している場合に、アドレスバッファ回路23から出力されるアドレス信号A0~Anを取り込み、カラムデコーダ14又は冗長カラムデコーダ14Rを制御する。図1に示すように、冗長メモリセルアレイ11Rに対応して冗長センス回路13R及び冗長カラムデコーダ14Rが設けられており、冗長ビット線RBL及びこれに接続された冗長センスアンプは冗長カラムデコーダ14Rによって選択される。冗長カラムデコーダ14Rは、アクセスが要求されたカラムアドレスが不良ビット線に対応するカラムアドレスである場合に、カラム冗長アドレス判定回路25によって活性化される。これにより、不良ビット線が冗長ビット線RBLに置換されることになる。カラムデコーダ14又は冗長カラムデコーダ14Rによって選択されたセンスアンプ又は冗長センスアンプは、データ入出力部34を介してデータ入出力端子35に接続される。これにより、コマンド信号がリード動作を示している場合には、アドレス信号A0~Anによって特定されるメモリセルMCから読み出されたリードデータDQ0~DQmがデータ入出力端子35から外部に出力され、コマンド信号がライト動作を示している場合には、外部からデータ入出力端子35に入力されるライトデータDQ0~DQmが、アドレス信号A0~Anによって特定されるメモリセルMCに書き込まれる。実際にはメモリセルアレイ11及び冗長メモリセルアレイ11Rは複数のバンクに分割されており、いずれのバンクを選択するかはアドレス端子22を介して供給されるバンクアドレスBAによって指定される。図2は、半導体装置10のレイアウトを説明するための模式図である。図2に示すように、本実施形態による半導体装置10においては、メモリセルアレイ11及び冗長メモリセルアレイ11Rがバンク0~バンク7からなる8つのバンクに分割されている。各バンクのX方向側には当該バンクに対応するロウデコーダ12及び冗長ロウデコーダ12Rが配置されており、各バンクのY方向側には当該バンクに対応するカラムデコーダ14及び冗長カラムデコーダ14Rが配置されている。また、本例ではアドレス信号A0~AnがA0~A14からなる15ビット構成であり、最上位のアドレスビットA14によってエリア0又はエリア1が選択される。最上位のアドレスビットA14はロウアクセス時に供給されるビットであり、明細書及び図面においてはX14と表記する。同様に、ロウアクセス時に供給されるアドレスビットA0~A13についても、X0~X13と表記する。一方、カラムアクセス時にはアドレスビットA3~A9が供給され、これらについてはY3~Y9と表記する。図3は、一つのバンクの構造を説明するための模式図である。図3に示すように、本実施形態による半導体装置10では、一つのバンクがX方向に24メモリブロック、Y方向に25メモリブロックに分割されている。X方向に分割された24メモリブロックのうち、左半分の12メモリブロックは最上位のアドレスビットX14の値が0である場合に選択され、右半分の12メモリブロックは最上位のアドレスビットX14の値が1である場合に選択される。選択された12メモリブロックのうちいずれを選択するかは、カラムアドレスによって指定される。Y方向に分割された25メモリブロックのいずれを選択するかは、ロウアドレスのアドレスビットX13~X9によって指定される。尚、Y方向における端部に位置するメモリブロックMB0,MB24はいずれも他のメモリブロックに比べて記憶容量が半分であり、これら2個のメモリブロックMB0,MB24で他のメモリブロックの1つ分に相当する。これは、本実施形態による半導体装置10がいわゆるオープンビット方式を採用しているためである。本実施形態ではY方向に分割された25メモリブロックが3ブロックずつ一つのグループを構成している。これにより8つのグループG0~G7が構成され、いずれのグループを選択するかはロウアドレスのアドレスビットX13~X11によって指定される。一例として、図3に示すようにアドレスビットX13~X11の値がいずれも0である場合には、メモリブロックMB0~MB2からなるグループG0が選択される。尚、メモリブロックMB0~MB2からなるグループG0には、メモリブロックMB24も含まれる。その理由は上述の通りである。各グループを構成する3つのメモリブロックのうち、2つは冗長ワード線を含まない通常のメモリブロックMBであり、残りの1つは冗長ワード線を含むメモリブロックRMBである。図3においては、冗長ワード線を含むメモリブロックRMBにハッチングを付してある。図3に示す例では、各グループを構成する3つのメモリブロックのうちY方向における中央のメモリブロックが冗長ワード線を含むメモリブロックRMBである。特に限定されるものではないが、本実施形態ではハッチングが付されたメモリブロックRMBに16本の冗長ワード線RWLが含まれている。詳細については後述するが、各メモリブロックRMBに含まれる冗長ワード線RWLは、当該グループに属する不良ワード線WLの置換が禁止される。換言すれば、各冗長ワード線RWLは他のグループに属する不良ワード線WLのみを置換可能となる。具体例を挙げると、図3に示すワード線WL6が不良ワード線である場合、これを冗長ワード線RWL4に置換することは許される。これは、ワード線WL6と冗長ワード線RWL4が互いに異なるグループに属しているからである。これに対し、図3に示すワード線WL22又はWL23が不良ワード線である場合、これを冗長ワード線RWL22に置換することは禁止される。これは、ワード線WL22,WL23と冗長ワード線RWL22が互いに同じグループに属しているからである。図4は、メモリブロックMB,RMBの構成をより詳細に示す模式図である。図4に示すように、メモリブロックMB,RMBはX方向及びY方向にマトリクス状にレイアウトされている。X方向に隣接するメモリブロック間にはサブワードドライバ列SWDAが配置され、Y方向に隣接するメモリブロック間にはセンスアンプ列SAAが配置される。サブワードドライバ列SWDAは複数のサブワードドライバからなる回路ブロックであり、各サブワードドライバはそれぞれ対応するワード線WLを駆動する。センスアンプ列SAAは複数のセンスアンプからなる回路ブロックであり、各センスアンプはY方向に隣接する一方のメモリブロックMBに設けられたビット線BLと、Y方向に隣接する他方のメモリブロックMBに設けられたビット線BLとの電位差を増幅する。また、メモリブロックRMBには冗長ワード線RWLが追加されている。尚、図4においては冗長ビット線の図示は省略されている。図5は、不良ワード線WLを当該グループに属する冗長ワード線RWLによって置換できない理由を説明するための模式図である。図5にはメモリブロックMB0~RMB4が示されており、Y方向に隣接するメモリブロック間にはセンスアンプ列SAAが配置されている。センスアンプ列SAAには、X方向に配列された複数のセンスアンプSAが含まれている。図5においては、1つのセンスアンプSAを黒丸で図示している。各センスアンプSAは2本のビット線BLに接続されており、これらの電位差を増幅する役割を果たす。これら2本のビット線BLは、Y方向に隣接する2つのメモリブロックにそれぞれ属している。換言すれば、あるメモリブロックMBに属する複数のビット線BLのうち、半分はY方向における一方側に設けられたセンスアンプ列SAAに接続され、残りの半分はY方向における他方側に設けられたセンスアンプ列SAAに接続されている。このため、あるワード線WLが選択されると、当該メモリブロックの両側に位置するセンスアンプ列SAAがいずれも活性化されることになる。したがって、例えばメモリブロックMB2に属するワード線WL2が選択されたとすると、センスアンプ列SAA12及びSAA23の両方が活性化されることになる。このことは、ワード線WL2を選択した場合、隣接するメモリブロックRMB1,MB3に属するワード線RWL1,WL3を選択できないことを意味する置換禁止条件。このため、置換動作時においても不良ワード線へのアクセスを停止しない仕様である場合には、仮にワード線WL2が不良ワード線であっても、これを冗長ワード線RWL1に置換することができないことを意味する。置換動作時においても不良ワード線へのアクセスを停止しない仕様である場合、図1に示すロウデコーダ12は、冗長ワード線RWLを選択するか否かにかかわらず、アクセスが要求されたロウアドレスに基づいて所定のワード線WLを選択する。これに対し、ワード線WL2が不良ワード線である場合、これをメモリブロックRMB4内の冗長ワード線RWL4に置換することは可能である。これは、置換動作時において不良ワード線へのアクセスを停止しない仕様であっても、ワード線WL2と冗長ワード線RWL4はセンスアンプSAを共有しないため、同時に選択してもデータの競合が生じないからである。そして、本実施形態ではY方向に並んだ3つのメモリブロックが1つのグループを構成し、その中央のブロックが冗長ワード線RWLを含むメモリブロックRMBであることから、不良ワード線WLを当該グループに属する冗長ワード線RWLによって置換することはできなくなる。このことは、各冗長ワード線RWLには、置換元となる不良ワード線WLのアドレスとして、当該グループに属するアドレスが割り当てられることが無いことを意味する。本実施形態は、この性質を利用してイネーブルヒューズ回路を排除するものである。図6は、冗長ワード線を含まないメモリブロックMBの構成を説明するための模式図である。図6に示すように、冗長ワード線を含まないメモリブロックMBはY方向に配列された128個のセグメントに分割されている。これらセグメントSEG0~SEG127は、ロウアドレスのアドレスビットX8~X2によって排他的に選択される。具体的には、ロウアドレスのアドレスビットX8~X2がロウデコーダ12によってデコードされ、セグメントSEG0~SEG127にそれぞれ対応する128本のメインワード線MWL0~MWL127のいずれか1本が活性化される。対応するメインワード線MWLが活性化したセグメントがアクセス対象のセグメントであり、ロウアドレスの残りのアドレスビットX1,X0によってワード線WLが選択される。図7は、冗長ワード線を含むメモリブロックRMBの構成を説明するための模式図である。図7に示すように、冗長ワード線を含むメモリブロックRMBは、図6に示したメモリブロックMBと同様の構成に加え、冗長セグメントRSEGを有している。冗長セグメントRSEGには16本の冗長ワード線RWLが含まれており、それぞれヒット信号HIT0~HIT15によって選択される。図8は、一つのセグメントSEGの構成を説明するための模式図である。図8に示すように、一つのセグメントSEGは4本のワード線WL0~WL3を含む。これらワード線WL0~WL3とビット線BLとの交点にはメモリセルMCが配置される。ワード線WL0~WL3はそれぞれ対応するサブワードドライバSWD0~SWD3によって駆動される。サブワードドライバSWD0~SWD3は当該セグメントに割り当てられたメインワード線MWLが活性化し、且つ、それぞれ対応するサブワード駆動信号FX0~FX3が活性化した場合に、対応するワード線WL0~WL3を選択レベルに駆動する。サブワード駆動信号FX0~FX3は、ロウアドレスのアドレスビットX1,X0によって排他的に選択される。これらワード線WL0~WL3を、サブワード線と呼ぶことがある。図9は、冗長セグメントRSEGの構成を説明するための模式図である。図9に示すように、冗長セグメントRSEGは16本の冗長ワード線RWL0~RWL15を含む。これら冗長ワード線RWL0~RWL15を、冗長サブワード線と呼ぶことがある。これら冗長ワード線RWL0~RWL15とビット線BLとの交点には冗長メモリセルRMCがそれぞれ配置される。冗長メモリセルRMCは、第1の構造の第1の揮発性記憶素子である。冗長ワード線RWL0~RWL15はそれぞれ対応する冗長サブワードドライバRSWDn0~RSWDn3によって駆動される。冗長サブワードドライバRSWDn0~RSWDn3は、それぞれ対応する冗長メインワード線RMWL0~RMWL3が活性化し、且つ、それぞれ対応するサブワード駆動信号FX0~FX3が活性化した場合に、対応する冗長ワード線RWL0~RWL15を選択レベルに駆動する。図9に示すように、冗長ワード線RWL0~RWL3は冗長メインワード線RMWL0に割り当てられ、冗長ワード線RWL4~RWL7は冗長メインワード線RMWL1に割り当てられ、冗長ワード線RWL8~RWL11は冗長メインワード線RMWL2に割り当てられ、冗長ワード線RWL12~RWL15は冗長メインワード線RMWL3に割り当てられる。図10は、ロウデコーダ12の構成を示すブロック図である。図10に示すように、ロウデコーダ12は、メインワード線MWL0~MWL127のいずれかを活性化させるメインワードデコーダ12aと、サブワード駆動信号FX0~FX3を生成するサブワードデコーダ12bからなる。メインワードデコーダ12aは、ロウアドレスの上位ビットX2~X8からなる7ビットをデコードする回路であり、これによりメインワード線MWL0~MWL127のいずれか1本が活性化する。サブワードデコーダ12bは、下位アドレスロウデコーダ12c、ORゲート回路12d及びサブワード駆動信号生成部12eを含む。下位アドレスロウデコーダ12cは、ロウアドレスの下位ビットX0,X1からなる2ビットをデコードする回路であり、これによりサブワード選択信号RF0B0~RF0B3のいずれか一つを活性化させる。ここで、サブワード選択信号RF0B0~RF0B3はローアクティブの信号である。つまり、下位アドレスロウデコーダ12cは、ロウアドレスX0,X1に応じて、サブワード選択信号RF0B0~RF0B3のいずれか一つをローレベルとする。サブワード選択信号RF0B0~RF0B3は、サブワード駆動信号生成部12eを構成するサブワード駆動信号生成回路FXG0~FXG3にそれぞれ供給される。ORゲート回路12dは、ヒット信号HIT0~HIT15の論理和演算を行う。ヒット信号HIT0~HIT15は、図1に示したロウ冗長アドレス判定回路24によって生成される。ORゲート回路12dの出力信号HITAは、サブワード駆動信号生成部12eを構成するサブワード駆動信号生成回路FXG0~FXG3に共通に供給される。サブワード駆動信号生成回路FXG0は、ORゲート回路12dの出力信号HITA、サブワード選択信号RF0B0、ヒット信号HIT0,HIT4,HIT8,HIT12を受け、これらの論理レベルに基づいてサブワード駆動信号FX0を発生する。具体的には、サブワード選択信号RF0B0が非活性レベルハイレベル、かつ、ヒット信号HIT0,HIT4,HIT8,HIT12のいずれもが非活性レベルローレベルをとる場合、サブワード線駆動信号FX0は、非活性レベルローレベルとなる。一方、サブワード選択信号RF0B0が活性レベルローレベル、かつ、ヒット信号HIT0,HIT4,HIT8,HIT12のいずれもが非活性レベルローレベルをとる場合、サブワード線駆動信号FX0は、活性レベルハイレベルとなる。これらに対し、ヒット信号HIT0,HIT4,HIT8,HIT12のいずれかが活性レベルハイレベルとなる場合、サブワード選択信号RF0B0の論理レベルに関係なく、サブワード線駆動信号FX0は、活性レベルハイレベルとなる。同様に、サブワード駆動信号生成回路FXG1は、サブワード選択信号RF0B1及びヒット信号HIT1,HIT5,HIT9,HIT13のいずれかが活性レベルをとる場合に、サブワード駆動信号FX1を活性レベルとする。サブワード駆動信号生成回路FXG2は、サブワード選択信号RF0B2及びヒット信号HIT2,HIT6,HIT10,HIT14のいずれかが活性レベルをとる場合に、サブワード駆動信号FX2を活性レベルとする。サブワード駆動信号生成回路FXG3は、サブワード選択信号RF0B3及びヒット信号HIT3,HIT7,HIT11,HIT15のいずれかが活性レベルをとる場合に、サブワード駆動信号FX3を活性レベルとする。このように、サブワード駆動信号生成部12eは、ヒット信号HIT0~HIT15が全て非活性である場合には、サブワード選択信号RF0B0~RF0B3に応じてサブワード駆動信号FX0~FX3のいずれか1本を活性化させる。一方、ヒット信号HIT0~HIT15のいずれかが活性状態である場合には、サブワード選択信号RF0B0~RF0B3に関わらず、ヒット信号HIT0~HIT15に応じてサブワード駆動信号FX0~FX3のいずれか1本を活性化させる。図11は、冗長ロウデコーダ12Rの回路図である。図11に示すように、冗長ロウデコーダ12Rは、ヒット信号HIT0~HIT15を受け取り、冗長メインワード線RMWL0~RMWL3のいずれかを活性化する。具体的には、ヒット信号HIT0~HIT3のいずれかが活性状態ハイレベルの時には冗長メインワード線RMWL0を活性化し、ヒット信号HIT4~HIT7のいずれかが活性状態ハイレベルの時には冗長メインワード線RMWL1を活性化し、ヒット信号HIT8~HIT11のいずれかが活性状態ハイレベルの時には冗長メインワード線RMWL2を活性化し、ヒット信号HIT12~HIT15のいずれかが活性状態ハイレベルの時には冗長メインワード線RMWL3を活性化する。図12は、メモリブロックRMB22に対応するヒット信号HIT0を生成するためのヒット信号生成回路40の回路図である。メモリブロックRMB22に対応する他のヒット信号HIT1~HIT15を生成するためのヒット信号生成回路40も同じ回路構成を有している。図3を用いて説明したように、メモリブロックRMB22はグループG7に属し、ロウアドレスのアドレスビットX13~X11の値がいずれも1である場合に選択される。図12に示すように、ヒット信号生成回路40は、ヒューズ回路F0~F13を備えている。イネーブルヒューズ回路は設けられていない。ヒューズ回路F0~F13は、置換対象となる不良ワード線WLのアドレスビットX0~X13にそれぞれ対応しており、それぞれ対応する論理値を不揮発的に記憶するヒューズ素子を含む。ヒューズ素子の種類については特に限定されないが、レーザビームを照射することによって切断可能な光学ヒューズ素子や、高電圧の印加によってゲート絶縁膜を絶縁破壊することによって接続可能な電気ヒューズ素子を用いることができる。ヒューズ回路F0~F13は、半導体装置10の外部から供給されるリセット信号RSTBに応答してヒューズ素子からの読み出し動作を実行し、読み出した論理値を保持する。ヒューズ回路の回路構成については後述する。ヒューズ回路F0~F13に記憶された論理値はそれぞれ相補信号FT,FBの形式で出力され、それぞれ対応する比較回路C0~C13に入力される。信号FTは正出力、信号FBは負出力であり、プログラムされたヒューズ回路からは正信号FT=ハイレベル、負信号FB=ローレベルが出力される。これに対し、プログラムされていないヒューズ素子からは正信号FT=ローレベル、負信号FB=ハイレベルが出力される。ここで、プログラムされたヒューズ素子とは光学ヒューズ素子であればレーザビームの照射によって切断された状態のヒューズ素子を意味し、電気ヒューズ素子であれば高電圧の印加によって絶縁破壊された状態のヒューズ素子を意味する。比較回路C0~C13は、アクセスが要求されたアドレスビットX0~X13と、ヒューズ回路F0~F13の出力とをそれぞれ比較する回路であり、両者の情報が一致すると対応する一致信号H0~H13をハイレベルに活性化させる。一致信号H0~H13は、ヒット判定回路41に供給される。さらに、ヒット信号生成回路40は、ヒューズ回路F11~F13の負出力FBを入力信号とするNANDゲート回路42を備えている。NANDゲート回路42の出力であるイネーブル信号ENは、ヒット判定回路41に供給される。これにより、ヒット判定回路41は、ヒューズ回路F11~F13の少なくとも一つがプログラム状態であり、且つ、アクセスが要求されたアドレスビットX0~X13とヒューズ素子F0~F13の出力が全て一致した場合に、ヒット信号HIT0をハイレベルに活性化させる。このように、ヒット信号生成回路40に含まれるヒット判定回路41は、ヒューズ回路F11~F13の少なくとも一つがプログラム状態であることを条件として活性化される。逆に言えば、ヒューズ回路F11~F13が全て未プログラム状態である場合、ヒット判定回路41は非活性化され、比較回路C0~C13による比較の結果が無効化される。ここで、ヒューズ回路F11~F13が全て未プログラム状態となるのは、ヒューズ回路F0~F13からなるヒューズセットに記憶されたアドレス、つまり、不良ワード線WLのアドレスが図3に示すグループG7に属している場合に限られる。上述の通り、各冗長ワード線RWLは、当該グループに属する不良ワード線WLを置換することができないことから、このような禁止アドレスを利用してイネーブル信号ENを生成しているのである。禁止アドレスの範囲はグループごとに異なるため、本実施形態ではNANDゲート回路42への入力信号を決める結線がグループごとに相違している。図13は、各グループに割り当てられたヒット信号生成回路40におけるNANDゲート回路42の入力元を示す表である。図13に示すように、NANDゲート回路42の入力元は、当該グループのアドレス範囲を決めるアドレスビットX13~X11の論理レベルに対応している。これにより、いずれのグループも禁止アドレスを利用してイネーブル信号ENを生成することができる。例えば、グループG1に割り当てられたヒット信号生成回路40においては、ヒューズ回路F11を未プログラム状態とし、ヒューズ回路F12,F13をプログラム状態とすれば、当該ヒット信号生成回路40はディセーブル状態となる。このように、本実施形態では、グループG0~G6に割り当てられたヒット信号生成回路40をディセーブル状態とするためには、ヒューズ回路F11~F13の少なくとも一つをプログラム状態とする必要があるが、ヒューズ回路F11~F13と比較回路C11~C13との接続関係については全てのヒット信号生成回路40において同一とすることができる。図14は、ヒューズ回路F0~F13の回路図である。ヒューズ回路F0~F13は互いに同じ回路構成を有していることから、これらヒューズ回路F0~F13を特に区別しないときには単にヒューズ回路Fと表記する。図14に示すように、ヒューズ回路Fは、一端が接地されたヒューズ素子60と、ヒューズ素子60に記憶された情報を読み出すヒューズ判定回路とを備える。ヒューズ判定回路は、電源電位VDDとヒューズ素子60の他端との間に並列接続されたPチャンネル型MOSトランジスタ61,62を含む。トランジスタ61のゲート電極にはリセット信号RSTBが供給されているため、リセット信号RSTBがローレベルに活性化すると、ヒューズ素子60とトランジスタ61,62との接続接点NDには電源電位VDDが印加されることになる。接続接点NDのレベルは、インバータ63,64を介して正信号FTとして出力されるとともに、インバータ63を介して負信号FBとして出力される。また、負信号FBはトランジスタ62のゲート電極にフィードバックされ、これによりリセット信号RSTBがハイレベルに非活性化すると、ヒューズ素子60から読み出された論理レベルが保持される。リセット信号RSTBは、半導体装置10の外部から供給されるコマンド信号の一種であり、電源投入直後において一時的にローレベルとされ、その後はハイレベルを維持する信号である。このため、電源投入直後においてリセット信号RSTBがローレベルになると、接続接点NDはトランジスタ61を介して電源電位VDDに接続される。このとき、ヒューズ素子60が導通状態であれば接続接点NDの電位はインバータ63のしきい値を超えて上昇することがないため、正信号FTはローレベル、負信号FBはハイレベルとなる。ここで、ヒューズ素子60が導通状態であるとは、ヒューズ素子60が光学ヒューズからなる場合は未プログラム状態を指し、ヒューズ素子60が電気ヒューズからなる場合はプログラム状態を指す。そして、負信号FBはトランジスタ62のゲート電極にフィードバックされるため、トランジスタ62はオフ状態となる。このため、リセット信号RSTBがハイレベルに変化すると、接続接点NDのレベルは接地レベルに固定される。一方、ヒューズ素子60が非導通状態である場合には、リセット信号RSTBによってトランジスタ61がオンすると、接続接点NDの電位はインバータ63のしきい値を超えて上昇し、正信号FTはハイレベル、負信号FBはローレベルとなる。ここで、ヒューズ素子60が非導通状態であるとは、ヒューズ素子60が光学ヒューズからなる場合はプログラム状態を指し、ヒューズ素子60が電気ヒューズからなる場合は未プログラム状態を指す。そして、負信号FBはトランジスタ62のゲート電極にフィードバックされるため、トランジスタ62はオン状態となる。このため、リセット信号RSTBがハイレベルに変化すると、接続接点NDのレベルは電源電位レベルに固定される。図15は、比較回路C0~C13の回路図である。比較回路C0~C13は互いに同じ回路構成を有していることから、これら比較回路C0~C13を特に区別しないときには単に比較回路Cと表記する。図15に示すように、比較回路Cはクロックトインバータ65とトランスファゲート66が並列接続された構成を有しており、対応するアドレスビットXが入力信号として用いられる。クロックトインバータ65は正信号FTがハイレベル、負信号FBがローレベルである場合に活性化される。逆に、トランスファゲート66は正信号FTがローレベル、負信号FBがハイレベルである場合に活性化される。これにより、対応するアドレスビットXと正信号FTの論理レベルが一致すると、対応する一致信号Hがハイレベルに活性化する。両者が不一致の場合には、対応する一致信号Hはローレベルに非活性化される。図16は、相補のアドレス信号を用いた場合における比較回路Cの第1の例による回路図である。図16に示す比較回路Cは、アドレスビットの正信号XTを通過させるトランスファゲート67と、アドレスビットの負信号XBを通過させるトランスファゲート68とを備え、これらトランスファゲート67,68の出力がワイヤードオア接続された構成を有している。トランスファゲート67は対応するヒューズ回路Fの正信号FTがハイレベルである場合に導通し、逆に、トランスファゲート68は対応するヒューズ回路Fの正信号FTがローレベルである場合に導通する。これにより、比較回路Cは、対応するアドレスビットX0~X13と、ヒューズ素子F0~F13の出力とが一致すると対応する一致信号H0~H13をハイレベルに活性化させる。図17は、相補のアドレス信号を用いた場合における比較回路Cの第2の例による回路図である。図17に示す比較回路Cは複合ゲート回路であり、アドレスビットの正信号XTとヒューズ回路Fの負信号FBの論理積出力と、アドレスビットの負信号XBとヒューズ回路Fの正信号FTの論理積出力とを論理和合成する。これにより、図16に示した比較回路Cと同様の動作を行う。図18は、ヒット信号生成回路40の動作を説明するためのタイミング図である。図18に示すように、電源投入直後である時刻t0以前においては、リセット信号RSTBがまだハイレベルであり、このためヒューズ回路Fから出力される正信号FTの値は不定となる。そして、時刻t0~t1の期間においてリセット信号RSTBがローレベルに活性化されると、ヒューズ素子60からの読み出しが実行される。これにより、ヒューズ素子60が導通状態光学ヒューズにおいては未切断状態である場合には正信号FTはローレベルとなり、ヒューズ素子60が非導通状態光学ヒューズにおいては切断状態である場合には正信号FTはハイレベルとなる。使用状態であるヒット信号生成回路40においては、イネーブル信号ENもハイレベルとなる。その後、時刻t2,t3において外部からアクティブコマンドとともにアドレス信号が供給されると、比較回路C0~C13による比較が行われ、比較の結果に応じて一致信号H0~H13の論理レベルが決まる。図18に示す例では、時刻t2に入力されたアドレス信号X0~X13はヒューズ回路F0~F13の論理レベルと一致しなかったため、ヒット信号HITはローレベルのままである。これに対し、時刻t3に入力されたアドレス信号X0~X13はヒューズ回路F0~F13の論理レベルと全て一致しており、これによりヒット信号HITがハイレベルに活性化している。このような動作により、アクティブコマンドとともにアドレス信号が供給される度に比較動作が行われる。以上説明した構成により、アクティブコマンドとともに供給されたアドレス信号がヒューズ回路F0~F13に保持された値と全て一致すると、ヒット信号生成回路40によってヒット信号HIT0~HIT15のいずれかが活性化し、不良ワード線の代わりに冗長ワード線RWL0~RWL15のいずれかが選択される。そして、ヒット信号生成回路40にはイネーブルヒューズ回路が含まれていないことから、比較的広い面積を使用するヒューズ素子の数を削減することが可能となる。しかも、イネーブル信号ENを生成するための回路として3入力のNANDゲート回路42を用いているだけであることから、イネーブル信号ENを生成するための回路が多くの面積を占有することもない。また、イネーブル信号ENがディセーブル状態を示すのは、置換が禁止されたアドレス領域が指定された場合に限られることから、救済効率が低下することもない。図19は、変形例によるヒット信号生成回路40aの回路図である。図19に示すヒット信号生成回路40aは、ヒューズ回路F13の正出力FTと負出力FBを入れ替えて比較回路C13に供給する点において、上述したヒット信号生成回路40と相違している。ヒューズ回路F13の正出力FTと負出力FBが入れ替えられると、比較回路C13による比較動作は、正出力FTと負出力FBが入れ替えられていない場合と逆になる。このため、例えばヒューズ回路F13~F11がいずれも未プログラム状態であれば、アドレスビットX13~X11の論理レベルがそれぞれ0,1,1である場合に、一致信号H13~H11は全てハイレベルとなる。一方、このような正出力FTと負出力FBの入れ替えに関係なく、NANDゲート回路42にはいずれもヒューズ回路F13~F11の負出力FBが入力される。このため、ヒューズ回路F13~F11がいずれも未プログラム状態である場合に、イネーブル信号ENはローレベルとなり、ヒット判定回路41が非活性化される。したがって、このようなヒット信号生成回路40aを図3に示したグループG3に割り当てれば、当該グループG3を置換元とすることが禁止される。つまり、ヒューズ回路F13~F11をプログラムすることなく、ヒット判定回路41を非活性化することができる。同様に、図11においてFTと表記されているヒューズ回路の出力を入れ替えれば、いずれのグループに割り当てられたヒット信号生成回路40aにおいても、ヒューズ回路をわざわざプログラムすることなく、当該ヒット信号生成回路40aを不使用状態とすることが可能となる。このように、変形例によるヒット信号生成回路40aを用いれば、使用しないヒット信号生成回路40aに対するプログラム動作が不要となる。このため、ヒューズ回路をプログラムするための時間を短縮することが可能となる。図20は、変形例によるバンクの構造を説明するための模式図である。図20に示す例では、一つのバンクがX方向に24メモリブロック、Y方向に33メモリブロックに分割されている。本例ではY方向に分割された33メモリブロックが4ブロックずつ一つのグループを構成している。これにより8つのグループG0~G7が構成され、いずれのグループを選択するかはロウアドレスのアドレスビットX13~X11によって指定される。各グループを構成する4つのメモリブロックのうち、3つは冗長ワード線を含まない通常のメモリブロックMBであり、残りの1つは冗長ワード線を含むメモリブロックRMBである。図20に示す例では、各グループを構成する4つのメモリブロックのうち上から2番目のメモリブロックが冗長ワード線を含むメモリブロックRMBである。このようなメモリブロック構成である場合、例えば、グループG0に属するメモリブロックMB3に不良ワード線WLが存在する場合、これを当該グループG0に属するメモリブロックRMB1内の冗長ワード線RWLに置換しても実際には問題は生じない。これは、メモリブロックMB3とメモリブロックRMB1は同じグループに属しているものの、互いに隣接しないため、これらメモリブロックMB3,RMB1に含まれるワード線WL,RWLを同時に選択してもデータの競合が生じないからである。しかしながら、図20に示すようなメモリブロック構成であっても、同一グループ内における置換は全て禁止することが望ましい。これは、同一グループ内における置換を条件付きで許可するためには、複雑な回路が必要となるからである。そして、同一グループ内における置換禁止は、上位ビットに対応するヒューズ回路F13~F11を用い、これらの値が当該グループを示している場合にイネーブル信号ENを非活性化させることにより行えばよい。以上、不良ワード線WLを冗長ワード線RWLに置換する場合を例に説明したが、本発明は不良ビット線BLを冗長ビット線RBLに置換する場合にも適用できる。但し、ビット線BLの置換においては、ワード線WLの置換とは異なりデータの競合が生じないことから、置換元と置換先の関係は自由である。例えば、図3に示すビット線BL7が不良ビット線である場合、隣接するメモリブロックに属する冗長ビット線RBL6に置換することが可能である。したがって、本発明をビット線BLの置換に適用する場合、ワード線WLの置換のようにデータの競合が生じるアドレス範囲を禁止アドレスとするのではなく、任意のアドレス範囲を禁止アドレスとすることができる。つまり、置換元として任意に禁止された不良ビット線BLのアドレスが設定されている場合には、イネーブル信号ENを非活性化させればよい。図21は、不良ビット線BLを冗長ビット線RBLに置換するためのヒット信号生成回路50の回路図である。図21に示すように、ヒット信号生成回路50は、ヒューズ回路F3~F9及び比較回路C3~C9を備えている。イネーブルヒューズ回路は設けられていない。ヒューズ回路F3~F9は、置換対象となる不良ビット線BLのアドレスビットY3~Y9にそれぞれ対応している。ここで、アドレスビットY2~Y0が使用されないのは、DDR3doubleDataRate3型のSDRAMでは8ビットのプリフェッチが行われるからである。比較回路C3~C9から出力される一致信号H3~H9は、ヒット判定回路51に供給される。さらに、ヒット信号生成回路50は、ヒューズ回路F6~F9の負出力FBを入力信号とするNANDゲート回路52を備えている。NANDゲート回路52の出力であるイネーブル信号ENは、ヒット判定回路51に供給される。これにより、ヒット判定回路51は、ヒューズ回路F6~F9の少なくとも一つがプログラム状態であり、且つ、アクセスが要求されたアドレスビットY3~Y9とヒューズ素子F3~F9の出力が全て一致した場合に、ヒット信号HITをハイレベルに活性化させる。ヒット信号HITは、冗長ビット線RBLを選択するための信号である。上述の通り、ビット線BLの置換においては、データの競合を防ぐための制約は存在しない。このため、本来であれば置換元のアドレスと置換先のアドレスとの関係は任意であるが、本実施形態ではヒューズ回路F6~F9が全て未プログラム状態となるアドレスを禁止アドレスに設定し、禁止アドレスがプログラムされたヒット信号生成回路50を非活性状態としている。これにより、ヒット信号生成回路50においてもイネーブルヒューズ回路が不要となることから、チップ上における占有面積を削減することが可能となる。尚、イネーブル信号ENを生成するために、どのヒューズ回路の出力を参照するかは任意である。したがって、図21に示す例ではヒューズ回路F6~F9の出力からイネーブル信号ENを生成しているが、本発明がこれに限定されるものではない。イネーブル信号ENを生成するために参照するヒューズ回路の数を多く設定すれば、禁止アドレスの範囲を狭くすることができる一方、NANDゲート回路52の回路規模が大きくなる。逆に、参照するヒューズ回路の数を少なく設定すれば、NANDゲート回路52の回路規模を小さくすることができる一方、禁止アドレスの範囲が広くなる。このように両者はトレードオフの関係にあるため、イネーブル信号ENを生成するため参照するヒューズ回路の数は、求められる特性などに応じて決定する必要がある。図22は、変形例によるヒット信号生成回路50aの回路図である。図22に示すヒット信号生成回路50aは、ヒューズ回路F9の正出力FTと負出力FBを入れ替えて比較回路C9に供給する点において、上述したヒット信号生成回路50と相違している。その意義は図19に関連して説明したとおりであり、使用しないヒット信号生成回路50aに対するプログラム動作が不要となる。このため、ヒューズ回路をプログラムするための時間を短縮することが可能となる。図23は、冗長ビット線RBLの好ましい配置例を示す模式図である。図23に示す例では、ロウアドレスの最上位ビットX14によって選択される各エリアがX方向にDQ0エリア~DQ7エリアに分割されている。DQ0エリア~DQ7エリアは、それぞれデータ入出力端子35から入出力されるデータDQ0~DQ7に対応するエリアである。上述の通り、DDR3型のSDRAMでは8ビットプリフェッチが行われることから、1回のアクセスでこれらDQ0エリア~DQ7エリアにおいてそれぞれ8本のビット線BLが選択され、合計で64ビットのデータが入出力される。一つのDQエリアにおいて同時に選択される8本のビット線BLは、図23においてビット線セットBLSを構成している。一例として、カラムアドレスの値が16進数で000であれば000と表記されたビット線セットBLSが選択され、16進数で008であれば008と表記されたビット線セットBLSが選択される。本例では、一つのDQエリアに4つの冗長ビット線セットRBLSが設けられている。各冗長ビット線セットRBLSは、それぞれ8本の冗長ビット線RBLからなる。図23に示すように、本例ではDQ0,2,4,6エリアにおいては冗長ビット線セットRBLSがエリアの右側端部に纏めて配置され、DQ1,3,5,7エリアにおいては冗長ビット線セットRBLSがエリアの左側端部に纏めて配置されている。これにより、冗長ビット線セットRBLSが配置される領域は4つに纏められ、これらはバンクの端部を避けて配置されることから、不良の発生確率が比較的高いバンクの端部に冗長ビット線セットRBLSが配置されることがない。図23に示す例では、各DQエリアに設けられた4つの冗長ビット線セットRBLSのうち、冗長ビット線セットRBLS0においてはヒューズ回路F9~F6に記憶された値が1100である場合にディセーブル状態となり、冗長ビット線セットRBLS1においてはヒューズ回路F9~F6に記憶された値が1001である場合にディセーブル状態となり、冗長ビット線セットRBLS2においてはヒューズ回路F9~F6に記憶された値が0110である場合にディセーブル状態となり、冗長ビット線セットRBLS3においてはヒューズ回路F9~F6に記憶された値が0011である場合にディセーブル状態となる。尚、図21に示したヒット信号生成回路50を用いる場合には、図23においてTと表記されたアドレスビットについては正出力FTをNANDゲート回路52に接続し、Bと表記されたアドレスビットについては負出力FBをNANDゲート回路52に接続すればよい。また、図22に示したヒット信号生成回路50aを用いる場合には、図23においてTと表記されたアドレスビットについては正出力FTと負出力FBとを入れ替えて比較回路Cに供給し、Bと表記されたアドレスビットについては正出力FTと負出力FBとを入れ替えることなく比較回路Cに供給すればよい。これにより、冗長ビット線セットRBLS0においてはカラムアドレスの値が16進数で300~33Fの範囲にある不良ビット線BLの置換が禁止され、冗長ビット線セットRBLS1においてはカラムアドレスの値が16進数で240~27Fの範囲にある不良ビット線BLの置換が禁止され、冗長ビット線セットRBLS2においてはカラムアドレスの値が16進数で180~1BFの範囲にある不良ビット線BLの置換が禁止され、冗長ビット線セットRBLS3においてはカラムアドレスの値が16進数で0C0~0FFの範囲にある不良ビット線BLの置換が禁止される。図23においては禁止アドレスを網掛け表示している。このように、置換先が制限されるビット線BLを分散しておけば、不良ビット線BLが偏在している場合であっても、これらを全て置換できる確率が高くなる。また、バンクの端部近傍に配置されるビット線BLは置換先が制限されないことから、不良の発生確率が比較的高いバンクの端部におけるビット線BLの救済効率が低下することはない。以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。本願の技術思想は、揮発性または不揮発性のメモリを有する半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式限られない。更に、メモリセル及び冗長メモリセルは、不揮発性記憶素子であってもよい。本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、CPUCentralProcessingUnit、MCUMicroControlUnit、DSPDigitalSignalProcessor、ASICApplicationSpecificIntegratedCircuit、ASSPApplicationSpecificStandardProduct、メモリMemory等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、SOCシステムオンチップ、MCPマルチチップパッケージやPOPパッケージオンパッケージなどが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。また、トランジスタとして電界効果トランジスタFieldEffectTransistorFETを用いる場合、MOSMetalOxideSemiconductor以外にもMISMetalInsulatorSemiconductor、TFTThinFilmTransistor等の様々な種類のFETを用いることができる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。更に、NMOSトランジスタN型チャネルMOSトランジスタは、第1導電型のトランジスタ、PMOSトランジスタP型チャネルMOSトランジスタは、第2導電型のトランジスタの代表例である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。"