第1の信号と第2の信号の位相を比較する位相検出回路と、前記位相検出回路を構成する複数のトランジスタのうち所定のトランジスタの閾値電圧を補正する補正回路と、を備えている半導体装置。半導体装置内部の温度を検出するセンサを備え、前記補正回路が、前記センサで検出された温度情報に基づき、前記位相検出回路を構成する前記所定のトランジスタの閾値電圧を補正する請求項1記載の半導体装置。半導体装置毎又は半導体装置群単位でのトランジスタの閾値電圧情報を記憶する記憶部を備え、前記補正回路は、前記記憶部に記憶される前記半導体装置毎又は半導体装置群単位でのトランジスタの閾値電圧情報に基づき、前記位相検出回路を構成する前記所定のトランジスタの閾値電圧を補正する請求項1又は2記載の半導体装置。前記補正回路が、前記位相検出回路を構成する前記所定のトランジスタのバックゲートに与える電圧を生成する電圧源回路を備え、前記センサからの前記温度情報、及び/又は、前記記憶部に記憶された前記トランジスタの閾値電圧情報に基づき、前記バックゲート電圧を可変に設定する請求項3記載の半導体装置。半導体装置外部信号から入力された入力信号を遅延させるディレイラインと、前記位相検出回路と、カウンタ回路と、を含むDLLDelayLockLoopを備え前記位相検出回路は、前記ディレイラインから出力された信号を帰還入力し、前記帰還入力した前記信号と、前記半導体装置外部信号から入力された前記入力信号とを、前記第1及び第2の信号として入力して位相を比較し、前記カウンタ回路は、前記位相検出回路での位相比較結果に基づきカウント値を可変させ、前記カウント値に基づき前記ディレイラインの遅延時間を可変させる、請求項1乃至4のいずれか1項に記載の半導体装置。前記ディレイラインから出力される前記信号に応答してデータ信号を出力端子に出力する出力バッファ回路の遅延を模したレプリカ回路を備え、前記ディレイラインから出力された信号は前記レプリカ回路に入力され、前記レプリカ回路から出力される信号が前記位相検出回路に帰還入力される請求項5記載の半導体装置。前記位相検出回路は、前記第1及び第2の信号の一方の信号を差動で入力する第1導電型の差動トランジスタ対と、前記第1及び第2の信号の他方の信号の活性化のタイミングから所定期間、前記差動対に駆動電流を供給する第1導電型の電流源トランジスタと、前記第1及び第2の信号の前記他方の信号に基づき、前記差動回路の差動出力を、所定の電位でプリチャージイコライズする受ける第2導電型のプリチャージイコライズ回路と、入力と出力がそれぞれ交差接続され、前記差動回路の差動出力に接続された第1及び第2のインバータと、前記第1及び第2のインバータの電源パスに挿入され、前記第1及び第2の信号の前記他方の信号に基づき、導通非導通が制御される第1導電型のトランジスタスイッチと、前記差動回路の差動出力をそれぞれ受ける第1及び第2の出力バッファ回路と、を備え、前記第1導電型の差動トランジスタ対、前記第1導電型のトランジスタスイッチ、前記第1導電型の電流源トランジスタのバックゲートが前記補正回路の出力に接続されている、請求項6記載の半導体装置。前記第1の信号が、半導体装置外部信号から入力された相補の外部クロック信号であり、前記第2の信号が、前記レプリカ回路から出力される信号であり、前記第2導電型のプリチャージイコライズ回路、前記第1導電型のトランジスタスイッチ、前記第1導電型の電流源トランジスタが、前記第2の信号に基づき、活性化と非活性化が制御される、請求項7記載の半導体装置。温度を検出する前記センサとして、前記半導体装置内部に組み込まれた自動温度補償セルフリフレッシュ機能の温度センサを用いる、請求項2記載の半導体装置。以下、関連技術の分析を与える。位相検出回路PDにおいて、当該位相検出回路PDを構成するMOSFETの閾値電圧Vtが変化すれば、位相検出回路PDの動作は変化する。位相検出回路PD動作の変化は、外部クロック信号CKとレプリカクロック信号Repclkの位相比較動作の変化として現れる。すなわち、サンプルチップ間に存在する閾値電圧Vtばらつき製造ばらつきや、同一サンプル同一チップ内においても、動作温度等の変化により発生する閾値電圧Vtの変動に伴い、ロック位相ロック時に、RepclkとCK間に発生する位相差が変化する。閾値電圧Vtの変化に伴うロック位相の変化を以下に説明する。異なるサンプルチップ間で閾値電圧Vtが異なる。この場合、サンプル間でロック位相が異なる。同一サンプル同一チップ内であるが、動作温度により閾値電圧Vtが異なる。この場合、同一サンプルであるが、動作温度によって、ロック位相が変化する。図4は、DRAMデバイスにおける、ロック位相を示す図である。図4において、左側のY軸はロック位相を表している。白の四角□は位相検出回路PDの位相比較結果↑アップ、黒の菱型◆は位相検出回路PDの位相比較結果↓ダウン、右側のY軸=電流値、白の三角形△は電流を表している。X軸の1行目は温度であり、-5、110、25一部条件のみ°C。X軸の2行目は、位相検出回路PDの動作電圧本例では1.1Vのみである。X軸の3行目は、入力信号リファレンスレベルDRAM等の相補入力相補クロックCK/CKBを想定している。入力VDD=1.3、1.5、1.7V、入力スイング=0.25Vにて、以下の分類となる。クロック波形のクロスポイント相補クロックCK、/CKの立ち上がりと立ち下がりがクロスするポイントとして、低は、CKと/CKBのクロスポイント=47.5[]、普は、CKと/CKBのクロスポイント=50.0[]HighとLowの中央、Duty=50の対称波形、高は、CKと/CKBのクロスポイント=52.5[]。X軸の4行目は、電源電圧VDD、X軸の5行目は、製造時の閾値電圧Vtである。上記した区分けにて、温度閾値電圧Vt変動に注目した場合、図3上のワーストケースとなる、丸で囲んだ1、2間のロック位相差は、50psである。他の状況にも、一様に、ロック位相差が存在することがわかる。このように、プロセス-閾値電圧Vt条件P、動作電圧条件V、温度条件Tにより、ロック位相にばらつきが見られる事がわかる。図4によれば、Lock位相は、PVT条件変動に伴い、例えば50ps程度の変動が起こり得る。以上のように、ロック位相の定常性は保たれていない。よって、サンプル温度等の変位に伴い発生するロック位相の変動に対応し、補正するシステムの提案が求められている。また、近時の低電圧化の流れに伴い、上記の変動幅は、拡大していくものと考えられる。上記問題点の少なくとも1つを解決するため、本発明は概略以下の構成とされるただし以下に限定されない。本発明によれば、DLLの位相検出回路を構成する複数のトランジスタのうち所定のトランジスタの閾値電圧を補正する補正回路を備えた半導体装置が提供される。本発明によれば、サンプル間、温度等の変位に伴い発生するロック位相の変動を補正し、ロック位相を一定とすることができる。本発明の課題を解決する技術思想コンセプトの代表的な一例は以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願請求項に記載の内容であることは言うまでもない。いくつかの好ましい形態によれば、第1の信号と第2の信号の位相を比較する位相検出回路105と、前記位相検出回路105を構成する複数のトランジスタのうち所定のトランジスタの閾値電圧を補正する補正回路例えば図5のPDバックゲート電位変更回路106を備えている。位相検出回路105はDLLの入力信号と出力信号の位相を比較し、DLLのディレイラインの遅延時間を増減させるための信号を出力する。好ましい形態によれば、さらに、半導体装置内部の温度を検出するセンサ図5の107を備え、前記補正回路は、前記センサ107で検出された温度情報に基づき、前記位相検出回路を構成する前記所定のトランジスタの閾値電圧を補正する。あるいは、半導体装置毎又は半導体装置群単位例えばウェハ単位、あるいはロット単位等でのトランジスタの閾値電圧情報を記憶する記憶部108を備え、前記補正回路は、前記記憶部に記憶される前記半導体装置毎又は半導体装置群単位でのトランジスタの閾値電圧情報に基づき、前記位相検出回路を構成する前記所定のトランジスタの閾値電圧を補正する。好ましい形態によれば、前記補正回路が、前記位相検出回路105を構成する前記所定のトランジスタのバックゲートに与える電圧を生成する電圧源回路図7の1064を備え、前記センサからの前記温度情報、及び/又は、前記記憶部に記憶された前記トランジスタの閾値電圧情報に基づき、前記バックゲート電圧を可変に設定する。DLLの前記ディレイライン100から出力される前記信号に応答してデータ信号を出力端子に出力する出力バッファ回路103の遅延を模したレプリカ回路104を備え、前記ディレイライン100から出力された信号は、前記レプリカ回路104で遅延され、前記位相検出回路105に入力される。本発明によれば、温度及びサンプルの条件により、ダイナミックに位相検出回路のトランジスタの閾値電圧Vtを補正する。いくつかの好ましい形態PreferredModesによれば、位相検出回路PDを構成するMOSトランジスタの閾値電圧Vtの変化の補正を行い、サンプル別、あるいは動作温度別に発生していたロック位相ロック時にRepclkとCK間に発生する位相差のばらつきを解消する。DLLは、レプリカクロック信号Repclkを用いて、外部クロックと位相比較し、ディレイラインの遅延時間をフィードバック制御する回路構成である。レプリカ回路の遅延が出力回路の遅延時間を模すこと図2の遅延時間T=T’で、ロック動作中にロック位相を読み取り、位相検出回路PDにおいて、DLL入力信号の位相と、レプリカクロック信号Repclkの位相どちらのエッジが時間的の前に位置するかの前後を判断している。位相検出回路PDにおいては、前述したように、位相検出回路PDを構成するMOSFETの閾値電圧Vtに影響を受け、ロック位相が変化するという問題を持つが、本発明によれば、これを是正することができる。<実施形態>図5は、本発明の一実施形態を説明するための図である。図2の構成に対して、位相検出回路PD105を構成する複数のMOSFETのうち所定のMOSFETのバックゲート電位を変更するPDバックゲート電位変更回路106と、温度センサATCSRAutoTemperatureCompensatedSelfRefresh:自動温度補償セルフリフレッシュ107と、サンプル別閾値電圧Vt情報を記憶したFuseヒューズ108を備えている。温度センサ107の温度情報、ヒューズFuse108に記憶されたサンプル別閾値電圧Vt情報は、PDバックゲート電位変更回路106に読み出される。図5において、ディレイライン100、デコーダ回路101、カウンタ回路102、出力回路103、レプリカ回路104は、図2の構成と同様である。すなわち、図1及び図2に示した構成に、さらに、図5の温度センサ107、サンプル別閾値電圧Vt情報を記憶するヒューズFuse108、PDバックゲート電位変更回路106を備えた構成が、この実施形態に係る半導体装置の一例となる。なお、図5のFuseヒューズ108は、ROMReadOnlyMemory等他の任意の不揮発性記憶装置であってもよいことは勿論である。なお、ヒューズFuse108等にはデバイス製造時例えばウエハテスト時、あるいは製品出荷時等に、サンプル別閾値電圧Vt情報が設定される。以下では、本実施形態において、図1について共通部分の説明の重複は回避する。特に制限されないが、本実施形態では、ATCSRが温度センサ107として用いられている。ATCSRは、DRAM製品に搭載される温度センサの一種であり、DRAMデバイス内部に組み込まれた温度センサで検出された周囲温度情報に応じて自動的にリフレッシュ間隔を変更する。DRAMの場合、例えばモバイル用途等の低電圧動作品、DDR3以降の高速動作品においてATCSR機能の搭載が一般化しつつある。なお、ATCSRを具備している低電圧動作品高速動作品に、本発明を適用する場合、新たに温度計を搭載する必要はなく、ATCSRの組み込み温度センサから出力される温度情報を利用すればよい。また特に制限されないが、ATCSR機能により読み出された情報は、温度レジスタ等にデジタル情報として設定される。なお、図5の温度センサ107として、ダイオード素子等PN接合素子を半導体装置内に組み込み、ダイオード素子に定電流を流し、端子間電圧を例えばAD変換器でアナログデジタル変換し温度情報に換算する構成としてもよい。ダイオード素子に流す電流順方向電流I、アノードカソード間電圧V、絶対温度Tとの間には、I≒IsexpqV/kT1の関係がありただし、Isは飽和電流逆方向飽和電流、qは単位電荷、kはボルツマン定数、上式の両辺の対数をとると、V=kT/qlnI/Is2が得られ、電圧Vは絶対温度Tに比例する。MOSトランジスタMOSFETの閾値電圧Vtは、MOSFETのバックゲート電位基板電位により変化するという基板バイアス効果を利用し、PDバックゲート電位変更回路106は、温度センサ107からの温度情報、及び/又は、ヒューズFuse等によるサンプル別の閾値電圧Vt情報108に基づき、MOSFETのバックゲート電位を制御する。なお、MOSFETの閾値電圧Vtは負の温度特性を有し、温度が上昇すると、閾値電圧Vtは下る。MOSFETの閾値電圧Vtは、次式3で与えられる。ただし、Vt0はNch-MOSFETの場合、界面がp基板と同程度にn型に反転したときのゲート電圧であり、γは基板バイアス効果係数典型的には、0.3~0.4V12、φFはkT/qlnNsub/niただし、qは単位電荷、kはボルツマン定数、Nsubは基板の不純物濃度、niは真性半導体内のキャリア電子濃度、Vsbはソース基板間電圧又は、ソースウェル間電圧である。Nch-MOSFETの場合、バックゲート電位基板電位、あるいは、Nch-MOSFETが形成されるPウエルの電位をソース電位例えばVSSよりも下げる負電位とするとVsbが正値となり、式3から、Vtは、バックゲート電位=VSSのときの値Vt0よりも増大する。一方、バックゲート電位をソース電位例えばVSSよりも上げると、Vtはバックゲート電位=VSSのときの値Vt0よりも減少する。一方、Pch-MOSFETの場合、バックゲート電位を電源VDDよりも上げると、閾値電圧Vtの絶対値|Vt|はバックゲート電位=VDDのときの絶対値|Vt0|よりも増大し、バックゲート電位を電源VDDよりも下げると、閾値電圧Vtの絶対値Vtは、バックゲート電位=VDDのときの絶対値|Vt0|よりも減少する。PDバックゲート電位変更回路106は、例えば図7に示すように、温度センサ107の温度情報、ヒューズFuse108に記憶されたサンプル別閾値電圧Vt情報をそれぞれ読み出す第1、第2の入力回路1061、1062と、第1、第2の入力回路1061、1062の読み出し情報に基づき、位相検出回路PD105を構成する複数のMOSFETのうち所定のMOSFETのバックゲート電位を確定するバックゲート電位決定回路1063と、バックゲート電位決定回路1063で決定されたバックゲート電位を、MOSFETのバックゲートにそれぞれ出力する電圧源回路1064と、制御回路1065を備えている。制御回路1065は、第1、第2の入力回路1061、1062の読み出しの開始/停止を制御する制御信号指示信号タイミング信号や、バックゲート電位決定回路1063の動作の開始/停止を制御する制御信号指示信号、タイミング信号、電圧源回路1064を制御する制御信号をそれぞれ供給する。なお、特に制限されないが、バックゲート電位決定回路1063は、測定された周囲温度情報と、Pch-MOSFET又はNch-MOSFETのバックゲート電圧の対応をテーブル形式で記憶したROMReadOnlyMemoryを備え、例えば周囲温度に対応するアドレスをROMに入力しバックゲート電位を読み出す方式としてもよい。さらに、第2の入力回路1062で読み取られたサンプル別閾値電圧Vt情報と、第1の入力回路1061で読み取られた温度情報を合わせた情報からROMのアドレス情報を生成しバックゲート電圧情報を取得するようにしてもよい。この場合、サンプル依存且つ温度依存でPDのMOSFETの閾値電圧を制御することができる。電圧源回路1064は、出力電圧が可変に設定可能な定電圧源programmableconstantvoltagesourceで構成され、位相検出回路PD105の所定のMOSFETが形成されたウエルコンタクトにバックゲート電圧VBBを供給する。また、制御回路1065は、制御回路1065から指示がない場合には、例えばNch-MOSFETのバックゲート電位VBBとしてVSSPch-MOSFETのバックゲート電位としてVDD電位を出力し、バックゲート電位決定回路1063から新たなバックゲート電位情報が決定された場合に、制御回路1065から指示に基づき、位相検出回路PDの例えばMOSFETのバックゲートに、新たなバックゲート電位VBBを出力する構成としてもよい。Nch-MOSFETの場合、閾値電圧Vtを、VBB=VSSの場合よりも高くするには、VBB<VSSとし、低くするには、VBB>VSSとする。サンプル別閾値電圧Vt情報は、チップ毎に、あるいは、当該チップが形成されたウエハ単位、あるいは、ロット単位例えば1ロットは12又は25枚分のウエハ等、チップの集合チップ群単位に、閾値電圧情報を設定するようにしてもよい。なお、本実施形態において、PDバックゲート電位変更回路106において、温度情報の取得のタイミングとして、特に制限されないが、例えばDRAMデバイスでのセルフリフレッシュに応答して温度情報を取得するようにしてもよい。あるいは、DRAMデバイス外部のCPUからコントローラを介してDRAMに設定されるコマンド等の内容に応じて温度情報を取得するようにしてもよい。また特に制限されないが、サンプル別閾値電圧Vt情報は、DRAMデバイスのパワーオン時等の初期設定時等に、Fuse108から第2の入力回路1062に設定され記憶保持する構成としてもよい。なお、セルフリフレッシュは、セルフリフレッシュ開始コマンドSREコマンドの入力時、クロックイネーブル信号CKE図1参照をHighからLowとしておくことでセルフリフレッシュモードDRAM側でリフレッシュを自動で行うが開始し、セルフリフレッシュ中、クロックイネーブル信号CLKはLowに保持される。なお、クロックイネーブル信号CLKがLowとされることで内部クロックは停止する。セルフリフレッシュのリフレッシュ周期は内部タイマー等によって制御される。クロックイネーブル信号CKEをLowからHighとすると、セルフリフレッシュモードの終了となる。また、セルフリフレッシュ開始時、DLLは一旦リセットされ、セルフリフレッシュ終了時、動作可となる。このため、セルフリフレッシュの開始等に同期して、PDバックゲート電位変更回路106が温度センサ107から温度情報を取得する場合、温度センサ107からの温度情報を第1の入力回路1061のレジスタ等に設定するためのタイミング信号は、例えばクロックイネーブル信号CKEのHighからLowへの遷移、内部タイマーのタイムアウト発生等に応答して制御回路1065内で生成されるパルス等ワンショット又はマルチショットパルスで行うようにしてもよい。位相検出回路PD105のNch-MOSFETにおける閾値電圧制御の動作例を説明する。1Nch-MOSFETの閾値電圧Vtが高めのウエハの場合、ヒューズFuse108に記憶されたサンプル別の閾値電圧Vt情報に基づき、PDバックゲート電位変更回路106は、Nch-MOSFETのバックゲート電位Nch-MOSFETが形成されたPウエル電位を上げ、閾値電圧Vtを下げる。Nch-MOSFETは、シリコン基板に設けられたPウエル内にN拡散層ソースドレインとその間のゲートが作成され、バックゲートはPウエルとなる。Nch-MOSFETが形成されたPウエルのウエル電位を上げる。閾値電圧Vtが低めのウエハの場合には、PDバックゲート電位変更回路106は、Nch-MOSFETのバックゲート電位Nch-MOSFETが形成されたPウエル電位を下げ、閾値電圧Vtを上げる。2閾値電圧Vtが高まる低温時は、閾値電圧Vtを下げる。すなわち、PDバックゲート電位変更回路106は、Nch-MOSFETが形成されたPウエルのウエル電位を上げる。閾値電圧Vtが低まる高温時には、閾値電圧Vtを上げる。PDバックゲート電位変更回路106は、Nch-MOSFETが形成されたPウエルのウエル電位を下げる。以上の最適値温度とNch-MOSFETのバックゲート電位、サンプル別Vt情報とNch-MOSFETバックゲート電位を事前にシミュレーション等で求めておき、ATCSR情報、閾値電圧Vt情報ヒューズ108等で保持にしたがって、PDバックゲート電位変更回路106にて動的に変更するようにしてもよい。次に、位相検出回路PD105のPch-MOSFETにおける閾値電圧制御の動作例を説明する。1閾値電圧Vtが高めのウエハの場合、閾値電圧Vtを下げる。Pch-MOSFETは、シリコン基板に設けられたNウエル内にP拡散層ソースドレインとその間のゲートが作成され、バックゲートはNウエルとなる。PDバックゲート電位変更回路106は、Pch-MOSFETが形成されたNウエルのウエル電位を下げる。閾値電圧Vtが低めのウエハの場合、閾値電圧Vtを上げる基板電位を上げる。PDバックゲート電位変更回路106は、Pch-MOSFETが形成されたNウエルのウエル電位を上げる。2閾値電圧Vtが高まる低温時には、閾値電圧Vtを下げる。PDバックゲート電位変更回路106は、Pch-MOSFETが形成されたNウエルのウエル電位を下げる。閾値電圧Vtが低まる高温時には、閾値電圧Vtを上げる。PDバックゲート電位変更回路106は、Pch-MOSFETが形成されたNウエルのウエル電位を上げる。以上の最適値温度とPch-MOSFETのバックゲート電位、サンプル別Vt情報とPch-MOSFETバックゲート電位を事前にシミュレーション等で求めておき、ATCSR情報、閾値電圧Vt情報Fuse等で保持にしたがって動的に変更する。なお、Nch-MOSFET~Pch-MOSFET間では、基板電位ウエル電位の上下が逆転する。上記1~2の操作に伴って、位相検出回路PD105を構成するMOSFETの閾値電圧Vtは、常に一定に保たれる。したがって、従来サンプル別、同一サンプル動作温度別に、発生していたRep位相情報の変化が抑制される。よって、ロック位相の定常性が保たれる。なお、Nch-MOSFETとPch-MOSETのそれぞれのバックゲート電位を独立に制御する場合、シリコン基板上にPウエル、Nウエルを備えたツインウエルCMOSプロセスを用いてもよい。電流消費低減低電圧動作のトレンドに対して、近時、半導体製品のトレンドとして、電流消費低減低電圧動作が目標となっている。電流消費低減のためには、MOSFETの閾値電圧Vtを高め、リーク電流等を削減する手法が有効である。しかしながら、閾値電圧Vtの上昇に伴い、MOSFET動作におけるゲートオーバードライブ=Vgsゲートソース間電圧-閾値電圧Vtが低下し、MOSFETの最低動作電圧を押し上げてしまう。閾値電圧Vtの上昇は、低電圧動作のトレンドに対して逆行するものといえる。そのため、現在は、同一チップ内の一部MOSFETのみ設計製造時の作り分け等により、低閾値電圧Vt-MOSFETを採用する等して対処している。位相検出回路PDにも、低閾値電圧Vt-MOSFETが採用される例はあるが、本発明を適用することで、位相検出回路PDを構成するMOSFETの閾値電圧Vtを動的に変化させることができる。つまり、他要素と同一あるいは、高めの閾値電圧Vtを利用して製造しておき、動作時に、位相検出回路PDの基板電位変更回路106を用いて位相検出回路PD105の閾値電圧Vtのみを下げるといった対策が可能である。本実施形態により、MOSFETの閾値電圧Vtを動的に変更することで、位相検出回路PDに関しては、低閾値電圧Vt-MOSFETを用いずに、電流消費削減、低電圧動作というトレンドに対して、効果的な対応が可能といえる。また位相検出回路PDの低閾値電圧Vt化を動的に行えることから、半導体製品全体を、高閾値電圧Vt化して製造し、製品全体のリーク電流等の削減に注力しつつ、位相検出回路PDのMOSFETの閾値電圧Vtを変更することで、通常品と同様のロック位相を保つといった応用も可能である。本実施形態によれば、製造コスト低減を可能としている。すなわち、位相検出回路PD以外の各要素を通常閾値電圧Vtで設計できた場合、上記の低閾値電圧Vt-MOSFETは、位相検出回路PDのみのために導入せざるを得ず、製造コストの増加に繋がっていた。本発明を適用し、位相検出回路PD以外の各要素を、通常閾値電圧Vt-MOSFETにて製造できた場合には、低閾値電圧Vt-MOSFETの製造工程そのものを排除できるケースが想定できる。このため、製造工程の削減がコスト削減に結びつく事はいうまでも無い。本実施形態によれば、高周波動作への対応を可能としている。すなわち、上記述べてきたように、本発明によれば、ロック位相のサンプル間ばらつき、動作温度ばらつきを低減するものである。したがって高周波動作時に厳しいタイミングマージンを満たす上でも効果がある。高周波動作半導体は必然的にタイミングスペックが厳しくなるが、位相検出回路PDの形式が同じである場合、ロック位相のばらつき分布は変わらず、タイミングスペックへの影響が、相対的に大きくなっていく。ロック位相が、温度閾値電圧Vt等により変化する事は、先に述べたとおりであるが、本発明を適用することにより、一定のロック位相を保つことで、タイミングスペックへの悪影響を抑える事が可能である。以上より、本実施形態の位相検出回路PDは高周波動作に対する利点をも兼ね備える。さらに、回路形式の柔軟さ、増幅回路つき位相検出回路PDへの利用が可能となる。本発明によれば、MOSトランジスタの閾値電圧Vtの一定化を目的としたものである。したがって、閾値電圧Vtの変動がロック位相に対して大きな影響を及ぼし、従来、利用が見送られてきた形式の位相検出回路PDがあれば、本発明を適用する事で、実現が容易となる。図6に示す回路例は、閾値電圧Vt変動に敏感なダイナミックアンプを利用した位相検出回路PD例である。ダイナミックアンプは、クロック信号の活性化時例えばHighパルスのときアンプを駆動する電流源が活性化されて増幅動作する。図6の位相比較回路は、CKと、CKBの電圧を比較する電圧コンパレータを構成するNch差動対201、202と、差動対の差動出力DLSAT、DLSABを差動でラッチする差動型フリップフロップ203、204、205、206と、差動出力DLSAT、DLSABをプリチャージイコライズする回路211-213と、クロック信号Repclkに基づき、差動対201、202の電流源207の活性化を制御する回路210、208を備えている。レプリカクロック信号Repclkの立ち上がりエッジの到来時に、相補のクロック信号CK、CKBの状態を把握するものである。レプリカクロック信号RepclkがLowからHighとなった時点でのクロック信号CK、CKBの状態をサンプルし、CKがHighであれば、比較結果を出力する正転端子COTにLowパルスを出力する。CKBがHighであれば、比較結果を出力する反転端子COBにLowパルスを出力する。レプリカクロック信号RepclkがHighからLowとなると、COT、COBはともHighとされ、次の比較動作レプリカクロック信号RepclkのHighパルスの入力までともにHighに保持される。なお、図6のCKBは、図1、図5の/CKクロック信号CKの相補信号を入力する。より詳しくは、図6に示すように、共通接続されたソースが、Nch-MOSFET207、208を介してVSSに接続され、ゲートにCK、CKBCKを入力するNch-MOSFET201、202と、ソースが電源VPERIに接続されたPch-MOSFET204、206と、Pch-MOSFET204、206のドレインにそれぞれドレインが接続され、共通接続されたソースがNch-MOSFET209のドレインに接続されたNch-MOSFET203、205と、ソースが電源VPERIに接続されたPch-MOSFET212、213と、Pch-MOSFET212、213のドレイン間に接続されたPch-MOSFET211と、を備えている。Pch-MOSFET212のドレインは、DLSABノードにおいて、Nch-MOSFET201のドレインに接続され、さらにPch-MOSFET204とNch-MOSFET203のドレインの接続点に接続され、DLSABノードはインバータ214の入力に接続され、Pch-MOSFET213のドレインは、DLSATノードにおいて、Nch-MOSFET202のドレインに接続され、さらにPch-MOSFET206とNch-MOSFET205のドレインの接続点に接続され、DLSATノードはインバータ217の入力に接続され、Pch-MOSFET204とNch-MOSFET203と共通ドレインと共通ゲートは、Pch-MOSFET206とNch-MOSFET205の共通ゲートと共通ドレインに交差接続されている。インバータ217、214の出力信号は、インバータ反転型出力バッファ218、216でそれぞれ反転され、端子COT、COBに出力される。Pch-MOSFET211、212、213、Nch-MOSFET207、209は、レプリカクロック信号Repclkに接続され、Nch-MOSFET208のゲートは、レプリカクロック信号Repclkをインバータ210で反転した信号Repclk2が入力される。レプリカクロック信号RepclkがLowからHighとなると、Repclk2はインバータ210の伝播遅延時間経過後、HighからLowとなる。したがって、RepclkがLowからHighとなった後、Repclk2がHighからLowとなるまでの期間、Nch-MOSFET207、208がオンし、差動対トランジスタ201、202の共通ソースに定電流を供給する。特に制限されないが、Nch-MOSFET207が定電流源トランジスタ、Nch-MOSFET208は、Repclk2に基づき、定電流源トランジスタ207の活性化を制御するスイッチトランジスタとして構成される。Nch-MOSFET207、208、209はRepclkインプットディスチャージ回路、Nch-MOSFET201、202は、CK、CKBインプットディスチャージ回路、MOSFET203、204、205、206はダイナミックバッファ、211はイコライザ、Pch-MOSFET212、113はプリチャージ回路を構成している。電源VPERIは、図1のDRAMの周辺回路を駆動する電源である。図6において、VPERIの代わりに、内部電源電圧VDD等であってもよいとは勿論である。また位相検出回路の出力を差動出力COT、COBの代わりに、シングルエンデッド出力としてもよいことは勿論である。図6に示すように、本実施形態では、Nch-MOSFET201、202、207、208等のバックゲートは、VSSの変わりに、PDバックゲート電位変更回路106から出力されるバックゲートバイアス電圧VBBに接続されている。レプリカクロックRepclkの立ち上がりエッジ到来時のCK、CKBの電位極性を、インバータ214、217以降の情報として出力する。すなわち、Repclkの立ち上がりエッジのタイミングで、CK=Low、CKB=Highの場合、COT=High、COB=Lowとなる。すなわち、Repclkの位相がCKよりも進んでおりRepclkの遅延不足である、DLLのカウンタ回路102図5参照のカウンタ値を増加させてディレイライン100図5参照の遅延を増加させる。Repclkの立ち上がりエッジのタイミングで、CK=High、CKB=Lowの場合、COT=Low、COB=Highとなる。Repclkの位相がCKよりも遅れておりRepclkの遅延が過剰である、DLLのカウンタ回路102図5参照のカウンタ値を減少させてディレイライン100図5参照の遅延を減少させる。レプリカクロック信号Repclkの立ち下がりエッジ以降から立ち上がりジ到来までのLow期間中、プリチャージ用のPch-MOSFET212、213およびイコライズ用のPch-MOSFET211がオン導通状態である。また、レプリカインプットディスチャージ220のNch-MOSFET208、209はオフ非導通状態となり、差動対201、202の出力ノードDLSAT、DLSAB共にHigh電位VPERIとされプリチャージ状態、COT、COBはともにHigh電位とされる。なお、このプリチャージ状態においても、外部よりCK、CKBは入力される。Nch-MOSFET210、202は、一定程度のアナログゲートレベルであるが、レプリカインプットディスチャージ回路220=非活性状態とされ、Nch-MOSFET210、202の共通ソースの電位はほぼ一定に保たれる。レプリカクロック信号Repclkの立ち上がりエッジにて、DLSAB、および、Nch-MOSFET210、202のソースの電位が低下する。この際、Nch-MOSFET210、202のゲート電位は相補の関係であるため、両者には電位差が生じる一方は他方よりも高電位である。したがって、ノードDLSABとDLSAT間電位に差が生じる。DLSABとDLSATの間に電位差が生じた状態がダイナミックアンプ入力と出力が交差接続された2つのCMOSインバータ203、204と205、206からなる219に発生することからその電位差が差動増幅される。差動増幅されたDLSAT、DLSABノード間の電位差は、インバータ217、218、インバータ214、216を通って出力端子COT、COBから外部図5のカウンタ回路102に伝播する。位相検出回路PDに、ダイナミックアンプによる増幅動作が組み込まれているのは、半導体製品外部入力CK、CKBが、電源レベルの1/2などに設定されたリファレンスレベルVef付近の差動小振幅な信号となっているためである。すなわち、コモン電圧をVrefとして、Vref±ΔVとされる振幅=2ΔV、Vref=VDD/2、VrefΔV<VDD。小振幅による差動伝送は、信号伝播時の電力消費抑制などに効果が大きいものの、差動信号を受けるレシーバ例えば位相検出回路PDにて増幅が必要である。この様な小振幅な差動信号を扱う回路では、特性に影響を及ぼす閾値電圧Vtの影響が相対的に大きい。サンプル別動作温度別閾値電圧Vtの影響を抑えるため、従来、例えば以下の対策が行われていた。Aインプットディスチャージトランジスタ201、202、207-209を低閾値電圧Vtとする。Bインプットディスチャージトランジスタのサイズを拡大する。これらの対策は、レプリカクロック信号Repclkの立ち上がりの到来時のインプットディスチャージトランジスタの電流を増加し、ダイナミックアンプの増幅初期差電位の増加を目指すものである。本質的なサンプル動作温度ばらつきを抑制できるものではないが、本来ならば増幅初期差電位が小さい状況下でも、ダイナミックアンプの動作の確実化がなされるため、相対的に動作の平準化に寄与できる。ただし、インプットディスチャージトランジスタの電流増加に伴い、位相検出回路PD全体の消費電流増加がおき、また本質的なばらつき低減策ではないなど問題が多い。これに対して、本実施形態による閾値電圧Vtの均一化は、図6に示した位相検出回路PDのような増幅回路を備える形式へ適用する。本実施形態によれば、Nch-MOSFT201、202、207-209のバックゲートは、PDバックゲート電位変更回路106からのバックゲートバイアス電圧VBBに接続され、例えばVBB>VSSとすることで、低閾値電圧化を達成する。また、従来のサンプル温度別ばらつきを本質的に解消し、またインプットディスチャージトランジスタの大電流化も抑制することができる。さらに、本実施形態によれば以下のような作用効果を奏する。ATCSR例えばDRAM等が標準的に備える温度計、Fuse等によるサンプル別閾値電圧Vt情報を基に、位相検出回路PDの基板電位を変更する。基板電位の変更に伴い、位相検出回路PDの動作に由来するロック位相が補正され、平準化される。DLLへの適用にあたり、基板電位の変更は、位相検出回路PDにのみ適用すればよく、複雑化増大の程度が小さい。電流消費低減低電圧動作のトレンドに対応可能である。製造コストの低減を可能としている。高周波動作への対応を可能としている。閾値電圧Vt変化に過敏な回路に適用することで、位相検出回路PDへの実用可能性をさらに高めることができる。上記の通り、実施形態では、増幅回路ダイナミックアンプ付き位相検出回路PDへの本発明の適用による、ロック位相の定常化、位相検出回路PD自体の消費電力の低減、位相検出回路PDを構成するMOSトランジスタサイズの小型化等の作用について説明した。本発明の技術思想は、様々な半導体装置に適用することができる。例えば、CPUCentralProcessingUnit、MCUMicroControlUnit、DSPDigitalSignalProcessor、ASICApplicationSpecificIntegratedCircuit、ASSPApplicationSpecificStandardProduct、メモリMemory等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、SOCシステムオンチップ、MCPマルチチップパッケージやPOPパッケージオンパッケージなどが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。また、トランジスタは、電界効果トランジスタFieldEffectTransistor;FETであれば良く、MOSMetalOxideSemiconductor以外にもMISMetal-InsulatorSemiconductor、TFTThinFilmTransistor等の様々なFETに適用できる。トランジスタ等の様々なFETに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。更に、PMOSFETP型チャネルMOSFETは、第2導電型のトランジスタ、Nch-MOSFETN型チャネルMOSFETは、第1導電型のトランジスタの代表例である。本発明の全開示請求の範囲を含むの枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。