記憶データに応じた磁化状態に設定される第1のスピンMOSFETと前記記憶データに応じた磁化状態に設定される第2のスピンMOSFETとが並列に接続されたスピンMOSFET対と、検索データに応じて、前記第1のスピンMOSFETおよび第2のスピンMOSFETのいずれか一方が導通するようゲート電圧を印加する第1の配線と、前記スピンMOSFET対に対して電流を印加する第2の配線とを有することを特徴とする連想メモリ。前記スピンMOSFET対は直列に複数接続され、前記第2の配線は、前記直列に接続された複数のスピンMOSFET対に対して電流を印加することを特徴とする請求項1に記載の連想メモリ。前記スピンMOSFET対からの出力信号と基準値との比較により、前記スピンMOSFET対の前記記憶データと前記検索データとの一致を判断する比較器を更に有することを特徴とする請求項1または2に記載の連想メモリ。前記記憶データは2つの値から成り、前記第1のスピンMOSFETと第2のスピンMOSFETのうち、前記スピンMOSFET対の一方が他方よりも抵抗が高い磁化状態に設定されることを特徴とする請求項1乃至3のいずれか1項に記載の連想メモリ。前記記憶データは、1、0、またはDon’tcareの3値から成り、前記スピンMOSFET対に設定する記憶データが1または0の場合、前記第1のスピンMOSFETは第1の磁化状態に設定され、前記第2のスピンMOSFETは、第1のスピンMOSFETと抵抗の異なる第2の磁化状態に設定され、前記記憶データがDon’tcareの場合、前記第2のスピンMOSFETは前記第1のスピンMOSFETと同じ第1の磁化状態に設定されることを特徴とする請求項1乃至3のいずれか1項に記載の連想メモリ。前記第1のスピンMOSFETと第2のスピンMOSFETの一方がn型スピンMOSFETであり、他方がp型スピンMOSFETであることを特徴とする請求項1乃至5のいずれか1項に記載の連想メモリ。前記第1のスピンMOSFETと第2のスピンMOSFETの両方が同じn型スピンMOSFETもしくはp型スピンMOSFETであって、前記第1の配線は、第1のスピンMOSFETに第1の電圧を印加する第1のサブ配線と前記第1の電圧と異なる第2の電圧を前記第2のスピンMOSFETに印加する第2のサブ配線を含むことを特徴とする請求項1乃至5のいずれか1項に記載の連想メモリ。記憶データの書き込み時において、前記第1の配線は前記検索データに応じて印加するゲート電圧よりも大きい電圧をスピンMOSFET対に印加することを特徴とする請求項1乃至7のいずれか1項に記載の連想メモリ。前記スピンMOSFET対のソースもしくはドレインのいずれか一方に交差するように配置された電流線をさらに有することを特徴とする請求項1乃至7のいずれか1項に記載の連想メモリ。前記直列に接続された複数のスピンMOSFET対のそれぞれを、第1の磁化状態に設定するスピンMOSFETが導通するよう入力ゲート電圧を与えて、前記直列に接続された複数のスピンMOSFET対に対して第1の方向に所定の閾値以上の電流を流し、前記直列に接続された複数のスピンMOSFET対のそれぞれを、前記第1の磁化状態とは異なる第2の磁化状態に設定するスピンMOSFETが導通するよう入力ゲート電圧を与えて、前記直列に接続された複数のスピンMOSFET対に対して前記第1の方向とは反対の第2の方向に所定の閾値以上の電流を流して前記スピンMOSFET対の磁化状態を設定する制御回路を更に有することを特徴とする請求項1乃至7のいずれか1項に記載の連想メモリ。本発明は、低消費電力で、高速に動作可能な連想メモリを提供することを目的とする。本発明の実施形態は、記憶データに応じて第1の磁化状態に設定される第1のスピンMOSFETと前記記憶データに応じて第2の磁化状態に設定される第2のスピンMOSFETとが並列に接続されたスピンMOSFET対と、検索データに応じて、前記第1のスピンMOSFETおよび第2のスピンMOSFETのいずれか一方が導通するようゲート電圧を印加する第1の配線と、前記スピンMOSFET対に対して電流を印加する第2の配線とを有することを特徴とする連想メモリに関する。第1の実施形態以下、本発明の実施形態について図面を参照して説明する。図1は、スピンMOS電界効果トランジスタ以下、スピンMOSFETと称するの構造を示す図である。このスピンMOSFET1は、半導体基板2上に離間して磁性体スピン偏極材料から成るソースドレインS/D電極3が形成される。S/D電極3の一方は磁化の向きが固着された磁性層を有し、他方は磁化の向きが可変の磁性層を有する。また、S/D電極3下にはそれぞれ拡散層4が形成され、拡散層4の間の半導体基板2上にゲート絶縁膜5が形成され、ゲート絶縁膜5上にはゲート電極6が形成される。スピンMOSFET1において、ゲート電極6にゲート電圧を印加すると、電子はスピン偏極を保持したまま、半導体基板2のチャネルを伝導する。ソースとドレインの磁性体の磁化の向きの関係は、2つの磁性体の磁化の向きが略平行な平行状態Parallelと略反平行な反平行状態Anti-Parallelとがあり、平行状態か反平行状態かに応じて2つの磁性体間の抵抗値が異なる。平行状態では反平行状態よりも抵抗値が低く、出力電流が高い。図2に、スピンMOSFETのId-Vd特性、Id-Vg特性を表す。図2では、磁化平行状態のときの特性を実線で表し、磁化反平行状態のときの特性を破線で表す。図2に示すように、磁化の向きが平行状態のときに電流が大きく、通常のMOSFETと同等の駆動電流が得られる。それに対して、反平行状態のときは平行状態のときよりも電流が小さくなる。反平行状態の振る舞いは動作メカニズムによりいくつかに分類される。磁性体のスピン偏極率が小さく磁気抵抗が小さい場合は図2のType-Aのようになる。スピンMOSFETの電極がハーフメタルのようにスピンアップかダウンの片方のバンドでギャップを有する場合、閾値が変化するようなId-Vd特性となる図2のType-C。ドレイン端で強く散乱するような構造の場合、移動度が低下するようなId-Vd特性となる図2のType-B。また、図2のType-BとType-Cの両方の効果が現れた場合、移動度が低下し、閾値が変化するようなId-Vd特性となる図2のType-D。これらは、製造するスピンMOSFETの電極とチャネルの材料と構造に依存して決まり、いくつかの動作原理が重ね合わせられた特性になる。このような磁化状態に応じた電流の差を利用して、ソースとドレインの磁性体の磁化の向きが平行状態であるか反平行状態であるかを読み取ることができる。以下では、反平行状態のときに、Type-Bのように移動度が変化したようなId-Vd特性であるとして説明する。なお、ソースとドレインの磁性体の磁化の向きの関係は平行状態と反平行状態であるとして説明するが、平行状態と反平行状態に限られず、スピンMOSFETの抵抗が異なれば良い。この理由はMTJMagneticTunnelJunctionの場合と同様に、スピンMOSの磁化方向が平行だからといって多数派スピンが伝導するとは限らないからである。次に、本発明の実施形態に係るスピンMOSFETの製造方法について説明する。ここでは、例としてn型スピンMOSFETの製造方法を説明する。図3に示すように、例えばホウ素Bが1015atoms/cm3程度ドープされた面方位100面のp型シリコン半導体基板10にシリコン酸化膜からなる素子分離領域STI:ShallowTrenchIsolation11を形成する。そして、その素子分離領域11を境界として一方に第1の半導体領域p-well12を不純物のイオン注入により形成する。第1の半導体領域12には、後述する工程を経てn型スピンMOSFETが形成される。また、第1の半導体領域12に対して素子分離領域11を挟んだ隣の領域には、例えば第2の半導体領域n-well13を不純物のイオン注入により形成し、第2の半導体領域13にp型スピンMOSFETを形成することができる。図4に示すように、半導体領域12上にゲート絶縁膜14を膜厚1nm程度形成する。ゲート絶縁膜14としては、例えばシリコン酸化膜を熱酸化法により形成する。ただし、これに限られることはなく、シリコン酸化膜より誘電率の高い絶縁膜材料高誘電率絶縁膜を適用することも可能である。具体的には、La2O5、La2O3、CeO2、ZrO2、HfO2、SrTiO3、PrO3、LaAlO3、Si3N4、Al2O3、Ta2O5、TiO2等をゲート絶縁膜14に適用することが可能である。あるいは、シリコン酸化膜や高誘電率絶縁膜に、窒素やフッ素を添加した絶縁膜を適用することも可能である。また、これらの化合物の組成比を変化させた絶縁膜や、複数の絶縁膜を組み合わせた複合膜を適用することも可能である。また、ZrシリケートやHfシリケートのように、シリコン酸化物に金属イオンを添加した絶縁膜を適用することも可能である。次に、ゲート絶縁膜14上にゲート電極となるポリシリコン膜を減圧化学的気相堆積LP-CVD法によって100nm~150nm程度堆積する。そして、リソグラフィー技術および反応性イオンエッチングRIE等のエッチング技術により、図5に示すように、ゲート絶縁膜14およびゲート電極となるポリシリコン膜をパターニングし、ゲート長が30nm程度以下のゲート電極15とゲート絶縁膜14を形成する。また、必要に応じて、ここでポスト酸化を行い、膜厚1~2nmの酸化膜を形成する。なお、ゲート電極15の材料は、ポリシリコンに限ることはなく、いわゆるメタルゲート材料例えば、Ti、Ta、Wなどの金属単体、窒化物、炭化物、酸化物などを適用することが可能である。次に、LP-CVD法によって半導体基板10上にシリコン窒化膜を8nm程度堆積する。そして、RIE法によってエッチバックすることにより、図6に示すように、シリコン窒化膜をゲート電極15の側面にのみ残す。これにより、ゲート電極15の側面に側壁絶縁膜16を形成する。その後、図7に示すように、スパッタ法により膜厚10nm程度の磁性層17、例えば、CoFe80P20膜を半導体領域12上に形成する。これにより、スピンMOSFETのソース/ドレイン領域となる領域12上にCoFe80P20膜17が接するように堆積する。そして、図8に示すように、第1の熱処理として例えば、RTARapidThermalAnnealにより、250°C、30秒程度のアニールを行い、CoFe80P20膜からリンPを半導体領域12の表面より内部へと拡散させる。これにより、ゲート電極15の両側の半導体領域12内にソース/ドレイン領域としてのn型半導体領域不純物拡散領域12A、12Bを形成する。ここで、CoFe80P20膜におけるCoとFeの組成は原子比で2:1とし、熱処理はシリサイド化が起きる典型的な温度である300°Cよりも低温とすることが望ましい。熱処理の温度を300°Cよりも低温とすることにより、CoSi、FeSiなどへのシリサイド化を抑制したまま、不純物元素のみを拡散することができる。次に、第2の熱処理としてRTAにより、450°C、30秒程度のアニールを施すことにより、CoFe80P20膜17中のCoFeをシリサイド化させる。すなわち、図9に示すように、CoFe80P20膜17の少なくとも一部をシリサイド化させて、n型半導体領域12A、12B上に磁性シリサイド層18A、18Bをそれぞれ形成する。さらに、RIE法によりエッチバックすることにより、シリサイド層18A、18B上にソース/ドレイン電極としてのCoFe80P20膜17を残す。なお、このとき、ゲート電極15上にもシリサイド膜19が形成される。この第2の熱処理によりシリサイド化したのは、n型半導体領域とCoFe80P20膜17との界面からSi基板側へ5nm程度の深さまでであった。ここで、形成されたシリサイド層18A、18Bは、Co3SiとFe3Siの混晶であり、磁性層である。この磁性層はシリコンに対し高いスピン偏極率を有する電流注入が可能である。また、CoとFeの組成によっては、ホイスラー合金Co2FeSiも形成される。この場合も、高いスピン偏極率を有している。すなわち、シリコンと接して磁性シリサイド層18A、18Bが形成され、その上にシリサイド化しなかった磁性層17が存在する構造が形成され、磁性シリサイド層18A、18Bのスピン偏極率は80P20膜磁性層17よりも高い。本実施形態のスピンMOSFETでは、n型半導体領域12A、12Bと磁性シリサイド層18A、18Bとの界面層は高濃度のリンPを有し、その濃度は、例えば4×1020~4×1021atoms/cm3である。以上説明したような方法によって、図9に示すようなn型スピンMOSFETを製造することができる。なお、上述の説明では、ゲート部ゲート絶縁膜14およびゲート電極15をソース/ドレイン領域12A、12Bの形成前に作成するゲートファーストプロセスを用いて説明したが、ゲート部をソース/ドレイン領域の形成後に作成するゲートラストプロセスを用いても良い。ゲートラストプロセスでは、ゲート作成部にダミーゲートを形成した後にソース/ドレイン領域を形成し、次いでダミーゲートを剥離し、ゲート部を作成する。また、第1の熱処理低温と第2の熱処理高温の順序を入れ替えても良いし、熱処理の回数を1回のみにしても良い。これらの場合でも、プロセス条件の最適化により高いスピン偏極率を有する磁性シリサイド層を形成できる。また、半導体基板は、シリコンに限るわけではなく、その他の半導体基板、例えばゲルマニウムGeあるいはSiとGeの混晶から成る半導体基板を用いても良い。さらに、ソースまたはドレインの片方、あるいは両方にMTJを用いてスピン注入書き込みを容易にした構造を用いても良い。また、ソースドレイン電極と半導体の間にトンネル絶縁膜を設け、スピン注入効率を高める構造にしても良い。これらは製造者が設計仕様に合わせて適宜選択できる事項である。次に、上記製造方法にて作成したスピンMOSFETを用いたCAMの構成と動作を説明する。本実施形態に係るCAMは、CAMセルがマトリクス状に配列されたCAMアレイを有する。図10は、本実施形態に係るCAMにおいて、1ビットの情報を格納するCAMセルの構成を示す図である。図10に示すように、本実施形態に係るCAMセル100では、1対のスピンMOSFETが並列に接続され、両方のスピンMOSFETのゲートがサーチラインSLに接続されている。CAMセル100は、1ビットの情報をこの1対のスピンMOSFETによって格納する。この1対のスピンMOSFETは、入力電圧に対して相補的に動作するよう、例えば一方をn型スピンMOSFET40、他方をp型スピンMOSFET50で構成する。n型スピンMOSFET40とp型スピンMOSFET50のそれぞれの電圧閾値は、ノーマリーオン、ノーマリーオフのどちらかになるように、ドーピング濃度等のプロセス条件で適切に制御しておく。これはCMOSインバーターの作製方法と同じ考え方である。これによって、n型スピンMOSFET40とp型スピンMOSFET50の両方のゲートに、図示しない制御回路によって検索データの1に対応付けられた電圧信号が入力されたときは、n型スピンMOSFET40のみがON、p型スピンMOSFET50はOFFとなる。一方、検索データの0に対応付けられた電圧信号が入力されたときは、p型スピンMOSFET50のみがON、n型スピンMOSFET40はOFFとなる。また、このスピンMOSFET対では、n型スピンMOSFET40に、記憶すべきデータに対応する磁化情報を書き込み、p型スピンMOSFET50にはn型スピンMOSFET40に記憶した磁化情報と相補的な磁化情報を書き込む。つまりは、n型スピンMOSFET40に磁化平行の磁化情報を書き込むならば、p型スピンMOSFET50に磁化反平行の磁化情報を書き込み、n型スピンMOSFET40に磁化反平行の磁化情報を書き込むならば、p型スピンMOSFET50に磁化平行の磁化情報を書き込む。本実施形態では、n型スピンMOSFET40に磁化平行の磁化情報が書き込まれているときp型スピンMOSFET50に磁化反平行の磁化情報が書き込まれているときの記憶データを1とする。また、n型スピンMOSFET40に磁化反平行の磁化情報が書き込まれているときp型スピンMOSFET50に磁化平行の磁化情報が書き込まれているときの記憶データを0であるとする。なお、検索データの内容を1、0、およびDon’tCareの3値で構成するTCAMTernaryCAMの場合、記憶データがDon’tCareの場合には、n型スピンMOSFET40およびp型スピンMOSFET50の両方に磁化平行の磁化情報を書き込む。図11と図12を用いて図10に示すスピンMOSFET対の動作を説明する。このCAMセル100の記憶データを1にする場合、n型スピンMOSFET40を磁化平行状態図11中ではPと示すにし、p型スピンMOSFET50を磁化反平行状態図11中ではAPと示すにする。そして、検索データが1の場合には、スピンMOSFET対の両方のゲートに電圧信号の1を入力し、INに駆動電圧VDDを印加してINからOUTへ電流を流す。すると、n型スピンMOSFET40が導通し、磁化平行状態のスピンMOSFETに電流が流れる。一方、検索データが0の場合には、スピンMOSFET対の両方のゲートに電圧信号の0を入力し、INに駆動電圧VDDを印加してINからOUTへ電流を流す。すると、p型スピンMOSFET50が導通し、磁化反平行状態のスピンMOSFETに電流が流れる。このCAMセルの記憶データを0にする場合には、n型スピンMOSFET40を磁化反平行状態にし、p型スピンMOSFET50を磁化平行状態にする。そして、検索データが1の場合には、スピンMOSFET対の両方のゲートに電圧信号の1を入力し、INに駆動電圧VDDを印加してINからOUTへ電流を流す。すると、磁化反平行状態のn型スピンMOSFET40に電流が流れる。一方、検索データが0の場合には、スピンMOSFET対の両方のゲートに電圧信号の0を入力し、INに駆動電圧VDDを印加してINからOUTへ電流を流す。すると、磁化平行状態のp型スピンMOSFET50に電流が流れる。このCAMセルの記憶データをDon’tcareにする場合、n型スピンMOSFET40を磁化平行状態にし、p型スピンMOSFET50を磁化平行状態にする。すると、スピンMOSFET対の両方のゲートに電圧信号の1が入力されてn型スピンMOSFET40が導通したとしても、0が入力されてp型スピンMOSFET50が導通したとしても、磁化平行状態のスピンMOSFETに電流が流れる。このように、本実施形態に係るCAMセルでは、記憶データと検索データが一致する場合には、磁化平行状態のスピンMOSFETに電流が流れ、一致しない場合には、磁化反平行状態のスピンMOSFETに電流が流れる。このようなCAMセルの動作は、CAMセルの記憶データと検索データの排他的論理和XORを出力する過程と対応する。図12は、記憶データSと検索データCとが一致する場合と不一致の場合を示している。なお、CAMセルの記憶データをDon’tcareにする動作は、検索データCおよびその反転値C’を1としてデータを出力することに相当する。図13、図14に磁化平行状態のスピンMOSFETを電流が流れた場合の出力電流と磁化反平行状態のスピンMOSFETを電流が流れた場合の出力電流を示す。また、磁化平行状態のスピンMOSFETを電流が流れた場合の出力電流と磁化反平行状態のスピンMOSFETを電流が流れた場合の出力電流との比率を表す磁気電流MC:MagnetCurrentの比も図13、図14中に示す。図13、図14のとおり、磁化平行状態のスピンMOSFETに電流が流れる場合には、磁化反平行状態のスピンMOSFETに電流が流れる場合と比較して、抵抗が低く、OUTを流れる電流が高い。そのため、OUTを流れる電流を所定の閾値と比較することによって、記憶データと検索データが一致するか否かを判断することができる。図15は、本実施形態に係るCAMアレイの構成を示す図である。本実施形態では、例えば検索データ1ワードが4ビットから構成されるとする。図15に示すCAMアレイは、1ビットを構成する一対のスピンMOSFETが1ワード分本例では4ビット分直列に接続され、CAMアレイに格納する検索可能なデータ数以上の数nのワードを備える。ただし、図15では省略して2つのワードを示している。なお、図15では、スピンMOSのS、Dを直列接続にしているが、ゲート電圧を定義するためには基板電位を取っておき、基板電位は変更することが出来る。本実施形態に係るCAMアレイにおいて、データ検索時には、MLnINに駆動電圧VDDを印加し、MLnINからMLnOUTへ電流を流し、MLnOUTに流れる電流によって、検索データとワードMLnに記憶された情報とが一致するかどうかを判定する。図16~図18を用いて、本実施形態に係るCAMを用いた検索について説明する。図16は、記憶データと検索データとが一致する場合の検索の例である。図16に示した1ワード分のCAMセルでは、1つめのビットを構成するCAMセル101は1を記憶するn型スピンMOSFETを磁化平行状態であり、p型スピンMOSFETが磁化反平行状態である。2つめのビットを構成するCAMセル102は0を記憶するn型スピンMOSFETは磁化反平行状態、p型スピンMOSFETは磁化平行状態である。3つめのビットを構成するCAMセル103は1を記憶するn型スピンMOSFETは磁化平行状態、p型スピンMOSFETは磁化反平行状態である。4つめのビットを構成するCAMセル104は1を記憶するn型スピンMOSFETは磁化平行状態、p型スピンMOSFETは磁化反平行状態である。この状態で、検索データ1011との照合を行う。つまり、1ビット目のCAMセルのn型スピンMOSFETとp型スピンMOSFETの両方のゲートに電圧信号の1が入力され、2ビット目のCAMセルの両方のゲートに電圧信号の0が入力され、3ビット目のCAMセルの両方のゲートに電圧信号の1が入力され、4ビット目のCAMセルの両方のゲートに電圧信号の1が入力される。これによって、1ビット目のCAMセル101は、n型スピンMOSFETがONとなりp型スピンMOSFETがOFFとなる。2ビット目のCAMセル102は、n型スピンMOSFETがOFFとなり、p型スピンMOSFETがONとなる。3ビット目のCAMセル103は、n型スピンMOSFETがONとなり、p型スピンMOSFETがOFFとなる。4ビット目のCAMセル104は、n型スピンMOSFETがONとなり、p型スピンMOSFETがOFFとなる。このため、1ビット目~4ビット目の全て、磁化平行状態のスピンMOSFETを電流が流れる。それに対して、図17は記憶データと検索データとが一致しない場合の検索の例である。図17に示した1ワード分のCAMセルに記憶されたデータは1010であり、検索データは1011であるとする。この場合、4ビット目のCAMセル104の記憶データは0であるため、CAMセル104のn型スピンMOSFETは磁化反平行状態、p型スピンMOSFETは磁化平行状態である。一方、検索データの4ビット目は1であるため、CAMセル104の両方のゲートに電圧信号の1が入力され、n型スピンMOSFETがONとなる。そのため、4ビット目のCAMセル104は磁化反平行状態のn型スピンMOSFETを電流が流れる。このように、記憶データと検索データが一致する場合は、全て磁化平行状態のスピンMOSFETを電流が流れるのに対して、記憶データと検索データが1ビットでも一致しない場合は、少なくとも1つの磁化反平行状態のスピンMOSFETを電流が流れる。そのため、記憶データと検索データが一致する場合には記憶データと検索データが一致しない場合と比較して出力電流が高い。言い換えると抵抗が低い。図19、図20に4ビット全て磁化平行状態のスピンMOSFETを電流が流れた場合の出力電流と4ビットのうち1ビットは磁化反平行状態のスピンMOSFETを電流が流れ、残り3ビットは磁化平行状態のスピンMOSFETを電流が流れた場合の出力電流を示す。また、磁気電流比も図19、図20中に図示する。図19、図20のとおり、4ビット全て磁化平行状態のスピンMOSFETを電流が流れた場合の出力電流と4ビットのうち1ビットでも磁化反平行状態のスピンMOSFETを電流が流れた場合の出力電流とには差がある。そこで、全て一致と等価な参照セル、すなわち、磁化状態が平行の時の抵抗を有するトランジスタのみで構成されたセルを設けておき、これらの電流を比較することで当たり判定ができる。例えば図21に示すように読み出し出力として参照セル60との比較器70を設けておく。比較器70に入力されるときには、CAMセル104からの出力電流は電圧に変換され、参照セル60から出力された信号の電圧と比較する。なお、参照セル60と比較器70は図21に示した形態だけでなく、様々な変形が可能である。例えば、参照セルに関しては、1つのトランジスタとするのではなく、検索ビット列と同じ構成のものを磁化平行にセットして用いる方法がある。比較器に関しては、負帰還をかけていないOPアンプであればコンパレータとして用いることができ、一般的なもので良い。図18は、Don’tcareビットがある場合の検索の例である。図18の例では、4ビット目のCAMセル104の記憶データがDon’tcareであるデータを記憶している1ワード分のCAMセルを示す。このCAMセル104のn型スピンMOSFETとp型スピンMOSFETは両方とも磁化平行状態である。このとき、検索データが1010であっても1011であっても、全て磁化平行状態のスピンMOSFETを電流が流れる。そのため、4ビット目の検索データにかかわらずに検索データと記憶データとが一致するか否かを判定することができる。なお、上述の説明では、記憶データを1にする場合、n型スピンMOSFETを磁化平行状態にし、p型スピンMOSFETを磁化反平行状態にして、検索データが1の場合にn型スピンMOSFETをONにするとして説明したが、これには限られない。例えば、記憶データを1にする場合にp型スピンMOSFETを磁化平行状態にして、検索データが1の場合にp型スピンMOSFETをONにしても良い。また、検索データと記憶データが全て一致する場合に全て磁化反平行のスピンMOSFETを電流が流れて、1ビットでも一致する場合には少なくとも1つの磁化平行状態のスピンMOSFETを電流が流れるようにしても良い。つまり、記憶データが1または0の場合には、データ記憶時に、対のスピンMOSFETのうち、記憶データが1か0かに応じたいずれか一方を磁化平行状態にするとともに他方を磁化反平行状態とする。また、検索時には、ゲート電極にかける電圧に応じて、対のスピンMOSFETのいずれか一方が導通し、他方が導通しないように動作すれば良い。次に、図22~図24を用いて本実施形態に係るCAMへの記憶データの書き込みについて説明する。記憶データの書き込みはワード単位で行い、検索データの内容を1、0の2値で表すBCAMBinaryCAMの場合は2回、TCAMの場合は3回の手順で書き込む。ここでは、1、0、1、Don’tcareの4ビットを書き込む場合を例にして説明する。図22~図24に示すように、本実施形態に係るCAMは、書き込むワードを選択するために、1ワードごとにパストランジスタ81、82を有する。図22は、記憶データ書込みの第1手順を示す図である。まず、書き込みたいスピンMOSFET対にデータ読み出し時よりも十分大きなゲート電圧を与える。このとき、記憶すべきデータが1もしくはDon’tcareのCAMセルにはn型スピンMOSFETがONとなるように十分大きな正のゲート電圧を与え、記憶すべきデータが0のCAMセルにはp型スピンMOSFETがONとなるように十分大きな負のゲート電圧を与える。そして、図示しない制御回路が、WEを昇圧してパストランジスタ81、82をONにし、WLからWL’へ、もしくは、WL’からWLへ電流を流して、スピン注入磁化反転スピン注入磁化反転については、例えば、特許文献1参照により磁化情報を書き込む。図25は、スピンMOSFETの書込み特性を示す図である。図25のとおり、スピンMOSFETは、Ith以上の正の電流を流したときに、磁化反平行から磁化平行へ磁化情報が変化し、Ith以上の負の電流を流したときに、磁化平行から磁化反平行へ磁化情報が変化する。なお、CAMセルへデータを書き込む時に、データ読み出し時よりも十分大きなゲート電圧を与える理由は、読み出し時と書き込み時の動作マージンを大きくするためである。つまり、書き込みゲート電圧を例えば2V以上と大きくしなければスピン注入磁化反転が起きるために必要なIth以上の大きな電流が得られないようにしておき、読み出しゲート電圧を例えば1V以下と小さく設定しておいて、小さな電流で読み出す。これによって、データ読み出し時に誤ってデータが書き込まれることを防ぐことができる。本実施形態では、WLからWL’へ電流を流したときに、磁化情報が磁化平行から磁化反平行に変化すると定義する。また、WL’からWLへ電流を流したときに、磁化情報が磁化反平行から磁化平行へ変化すると定義する。WL’にHighの電圧を印加し、WLをGNDにすると、WL’からWLへIth以上の電流が流れ、磁化反平行状態のスピンMOSFETは磁化平行状態へ変化し、磁化平行状態のスピンMOSFETは、磁化平行状態のままとなる。これによって、図22に示すように、1ビット目のCAMセル101のn型スピンMOSFET、2ビット目のCAMセル102のp型スピンMOSFET、3ビット目のCAMセル103のn型スピンMOSFET、4ビット目のCAMセル104のn型スピンMOSFETが磁化平行状態となる。次に、図23に示す記憶データの第2手順に移る。第2手順では、第1手順にてゲート電極に加えた電圧と逆の電圧をゲート電極に加える。つまり、記憶すべきデータが1もしくはDon’tcareのCAMセルには、p型スピンMOSFETがONとなるように十分大きな負のゲート電圧を与え、記憶すべきデータが0のCAMセルにはn型スピンMOSFETがONとなるように十分大きな正のゲート電圧を与える。そして、第1手順とは逆に、WLにHighの電圧を印加し、WL’をGNDにすると、WLからWL’へIth以上の電流が流れ、磁化平行状態のスピンMOSFETは磁化反平行状態へ変化し、磁化反平行状態のスピンMOSFETは、磁化反平行状態のままとなる。これによって、図23に示すように、1ビット目のCAMセル101のp型スピンMOSFET、2ビット目のCAMセル102のn型スピンMOSFET、3ビット目のCAMセル103のp型スピンMOSFET、4ビット目のCAMセル104のp型スピンMOSFETが磁化反平行状態となる。次に、図24に示す記憶データの第3手順に移る。第3手順では、記憶すべきデータが1もしくは0のCAMセルには第1手順と同じ電圧をゲート電極に加え、記憶すべきデータがDon’tcareのCAMセルには第1手順と逆の電圧をゲート電圧に加える。つまり、記憶すべきデータが1のCAMセルには、n型スピンMOSFETがONとなるように十分大きな正のゲート電圧を与え、記憶すべきデータが0もしくはDon’tcareのCAMセルにはp型スピンMOSFETがONとなるように十分大きな負のゲート電圧を与える。そして、第1手順と同様に、WL’にHighの電圧を印加し、WLをGNDにすると、WL’からWLへIth以上の電流が流れ、磁化反平行状態のスピンMOSFETは磁化平行状態へ変化し、磁化平行状態のスピンMOSFETは、磁化平行状態のままとなる。4ビット目のCAMセル104のp型スピンMOSFETが磁化平行状態となる。この第3手順が完了すると、図24のようにCAMセルに対して1、0、Don’tcareのいずれかの記憶データが書き込まれた状態となる。なお、上述の書き込み手順では、第1手順にて一方のスピンMOSFETを磁化平行状態にし、第2手順にて他方のスピンMOSFETを磁化反平行状態にしたが、第1手順と第2手順の順番を入れ替えても良い。また、第1手順にてDon’tcareビットのn型スピンMOSFETを磁化平行状態にし、第3手順にてDon’tcareビットのp型スピンMOSFETを磁化平行状態にしたが、第1手順にてp型スピンMOSFETを磁化平行状態にし、第3手順にてn型スピンMOSFETを磁化平行状態にしても良い。このように、CAMへの書き込みは、基本的にスピンRAMの書き込み選択方式と同等の方式によって行うことができ、1ビットのスピンMOSFETへの書き込み方式を多ビットへの書き込み方式に拡張したため、BCAMの場合には1ワードあたり2回の書き込み手順、TCAMの場合には1ワードあたり3回の書き込み手順で多ビットに書き込むことができる。以上説明したように、本実施形態に係るCAMは、相補的に動作する一対のスピンMOSFETを直列に接続して構成する。このため、1ビットずつ逐次読み出したり書き込んだりするCAMと比較して、並列に処理することができるため、高速に動作することができる。また、スピンMOSFETを使って不揮発なCAMを実現することができ、不使用のメモリブロックへの供給電力を止めるなどして、低消費電力化を達成することができる。さらに、このような構成のCAMは、フロントエンドプロセスのみで作製できるため、シンプルな配線で構成されて設計が容易となる。また、例えばMRAM型のCAMのようにトランジスタとMTJを組み合わせたCAMが、トランジスタとMTJの抵抗の整合性を取る必要があるのに比較して、本実施形態に係るCAMでは抵抗の増大が抑えられる。また、MRAM型のCAMと比較して、比較的小さく配線も短くなることから、RC遅延を抑えることができ、より高速に動作することができる。第2の実施の形態次に、本発明の第2の実施形態について説明する。本実施形態に係るCAMは、n型かp型かどちらか一方のスピンMOSFETを用いて構成される。図26は、第2の実施形態に係るCAMにおいて、1ビットの情報を格納するCAMセルの構成を示す図である。第2の実施形態に係るCAMセル200は、2つのn型スピンMOSFETと2本のサーチラインSL、S’Lを含む。一方のスピンMOSFET41はSLに接続され、他方のスピンMOSFET42はS’Lに接続される。S’LはSLの反転値をスピンMOSFET42に入力する。このように2本の配線に対して相補的な入力値を与えるには、配線対SLとS’Lとの間にCMOSインバーターを設ける。また、スピンMOSFETのS、Dを直列接続にしているが、ゲート電圧を定義するためには基板電位を取っておく。第2の実施形態に係るCAMセル200は、第1の実施形態に係るCAMセル100と同様に1ワード分のCAMセルを直列に接続して構成される。配線S’LにはSLの反転値が与えられるため、スピンMOSFET対は、一方がONなら他方はOFFとなるよう動作する。また、スピンMOSFET対の磁化情報は、第1の実施形態と同様に相補的な情報を書き込む。つまり、記憶データが1の場合には一方を磁化平行状態にして他方を磁化反平行状態にし、記憶データが0の場合には1の場合とは逆に一方を磁化反平行状態にして他方を磁化平行状態にし、記憶データがDon’tcareの場合には両方を磁化平行状態にする。このように構成されたCAMの読み出し方法、書き込み方法については第1の実施形態にて説明した方法と同様であるため、説明を省略する。このようにn型とp型のいずれか一方のスピンMOSFETを用いてCAMセルを構成する場合、第1の実施形態と比較してゲート入力のための配線が増えるものの、対となるスピンMOSFETの磁気電流比MC比を同じにするのが容易であるため、プロセスが簡便となる。第3の実施形態次に、本発明の第3の実施形態について説明する。本実施形態は、1ワードが4ビットよりも多い場合のCAMである。1ワードのビット数が多くなるにつれて、読み出し信号電圧が小さくなる。図27、図28に8ビット分のスピンMOSFET対を直列に接続して、全て磁化平行状態のスピンMOSFETを電流が通った場合検索データと記憶データが一致する場合。図中のMatchと、1箇所磁化反平行状態のスピンMOSFETを電流が通った場合検索データと記憶データが1ビット異なる場合。図中のMismatchの出力電流と、MC比を示す。また、図29、図30に16ビット分のスピンMOSFET対を直列に接続して、全て磁化平行状態のスピンMOSFETを電流が通った場合と、1箇所磁化反平行状態のスピンMOSFETを電流が通った場合の出力電流と、MC比を示す。また、図31に読み出し時に検索データと記憶データとが一致する場合と1ビット異なる場合との出力電流の差と、1ワードを構成するビット数との関係を示す。1ワードが4ビットの場合図19、図20、8ビットの場合図27、図28、16ビットの場合図29、図30を比較すると、1ワードあたりのビット数が増えるほど出力電流が小さくなり、Matchの場合とMismatchの場合の出力電流の差が小さくなる。そこで、スピンMOSFET対一つ当たりのMC比を高く設定する。高いMC比を得るにはゲート長の短いスピンMOSFETを用いるか、高いスピン偏極率を有する磁性電極を用いれば良い。具体的には、CMOSスケーリングルールに従い、130nm、90nm、65nm、45nmと微細化していき、22nm世代以降で、かつ、物理的に準バリスティックな電子輸送が実現されるゲート長ほどになるとスピン散乱機構の質的変化によりスピン緩和が劇的に抑えられる可能性を有している。高スピン偏極材料としては、磁性体単体では第一原理計算と実験でハーフメタル性完全スピン偏極率100が確認されているCo系フルホイスラー合金Co2MnSiや、酸化物ペロブスカイトLaSrMnO3などのうち半導体材料との格子整合性などの組み合わせに優れる材料を用いるか、あるいは、一般的な磁性材料でFe、Co、CoFe、CoFeBなどとMgOトンネルバリアを組み合わせて実効的に高いスピン偏極率を得る方法がある。これによって、多ビットでも比較的大きな信号を得ることができる。すなわちスピンMOSFETを用いたCAM高性能化の指導原理はMC比を大きくすることである。このように高いMC比を有するスピンMOSFETを用いる場合には、第1の実施形態や第2の実施形態にて説明したCAMと同様の構成で構成され、CAMからのデータの読み出し方法とCAMへのデータの書き込み方法も同様の方法で実現できる。別の方法としては、スピンMOSFET対から出力された信号の電圧を増幅するセンスアンプを多段に設ける方法がある。比較器に入力する段階ではスピンMOSFET対からの出力電流を電圧に変換して参照セルとの比較を行うため、センスアンプを多段に設けてスピンMOSFET対から出力される小さな信号電圧を増幅して比較器に入力する。これによって、スピンMOSFET対から出力される信号が小さくても、検索データと記憶データが一致する場合と一致しない場合とを判別することができる。このようにセンスアンプを多段に設ける場合でも、CAMからのデータの読み出し方法とCAMへのデータの書き込み方法は第1の実施形態や第2の実施形態にて説明したものと同様の方法で実現できる。また、別の方法としては、1ワードの検索データを複数に分けて多段にしても良い。例えば、1ワードが8ビットから成る場合に、4ビットずつ2ブロックのCAMで検索し、2ブロック両方で検索データと記憶データが一致すれば、1ワードの検索データが記憶データに合致すると判断することができる。このように多段に分けて検索すると、全てのビットを直列に接続したCAMセルで検索する場合と比較して、検索を並列に行うため、検索にかかる速度が低下しない。また、複数のブロックに分けて検索することで、CAMの検索動作時に不要なブロックの電源を切っておくことができ、低消費電力化が実現できる。このように多段に分けて検索する場合であっても、CAMからのデータの読み出し方法とCAMへのデータの書き込み方法は第1の実施形態や第2の実施形態にて説明したものと同様の方法で実現できる。第4の実施形態次に、本発明の第4の実施形態について説明する。本実施形態では、電流誘起磁場によって磁化情報を書き込む。電流誘起磁場による磁化情報の書き込みのために、スピンMOSFETのソースあるいはドレインのいずれか一方に対して直交するように磁場書き込み線を設ける。図32は、ドレインに直交するように磁場書き込み線を設け、ドレインに磁化情報を書き込む場合のCAMアレイの例である。図32では、本実施形態に係るCAMアレイの一部を図示している。電流誘起磁場による磁化情報の書き込みは、互いに交差して配置された磁場書き込み線に同時に電流を流すことによって誘起される合成磁場を利用する。同時に電流を流した磁場書き込み線の交点近傍に配置されたスピンMOSFETでは、合成磁場によって磁化の反転が生じる。例えば、図32の1ビット目のCAMセル101の磁化情報を書き込む場合を例にして説明する。磁場書き込み線WW1に、図32の左から右へ電流を流すことで、磁場書き込み線WW1が交差するスピンMOSFETには上向きの磁界が発生し、磁場書き込み線WB1に図32の下から上へ電流を流すことで、磁場書き込み線WB1が交差するスピンMOSFETには左向きの磁界が発生する。そのため、CAMセル101のn型スピンMOSFETでは、磁場書き込み線WW1とWB1に同時に電流が流されると、左上向きの磁界が発生する。この方向が磁化容易軸となるようにスピンMOSFETの電極構造を形成する。これによって、磁場書き込み線WW1に図32の左から右へ電流を流すとともに、磁場書き込み線WB1に図32の下から上へ電流を流す場合と、磁場書き込み線WW1に図32の右から左へ電流を流すとともに、磁場書き込み線WB1に図32の上から下へ電流を流す場合とで、異なる磁化情報を書き込むことができる。CAMセル101のn型スピンMOSFETへの磁化情報の書き込みが終了すると、磁場書き込み線¬WW1、WB1を用いてCAMセル101のp型スピンMOSFETへの磁化情報の書き込みを行う。p型スピンMOSFETへの磁化情報の書き込み方法はn型スピンMOSFETへの磁化情報の書き込み方法と同様であるため、説明を省略する。本実施形態に係るCAMからのデータの読み出しについては、第1の実施形態にて説明した読み出し方法と同様の方法を取ることができる。なお、図32では、n型とp型のスピンMOSFET対を用いる場合を例にしたが、第2の実施形態にて説明したように、n型もしくはp型いずれか一方のスピンMOSFET対を用いるようにしても良い。このように、電流誘起磁場によって磁化情報を書き込むCAMは、第1の実施形態にて説明したスピン注入磁化反転によって磁化情報を書き込むCAMと比較して、素子サイズを小さくしたときに書き込みに要するエネルギーが大きく、ゲート入力配線を避けるための設計が必要であり、例えば、漏れ磁場などの影響を避け、容量結合を抑制しなければならない。しかしながら、スピンMOSFET電極のサイズが例えば100nm以上の場合は、本実施形態に係るCAMのように磁場書き込み線を設けて書き込み制御することが可能である。この場合、素子の読み出し配線と書き込み配線が独立して存在するため、これらの配線を別々に最適化した構造にすることができる。以上説明したように、本発明の実施形態に係るCAMは、小さな回路面積にて、低消費電力で、高速に動作することができる。なお、上記実施形態に限定されることはなく、本発明の要旨を逸脱しない範囲において、適宜変更しても良い。