"複数の第1のビット線と、前記複数の第1ビット線に隣接する複数の第2のビット線と、前記第1のビット線と前記第2のビット線との間に接続された複数のメモリセルと、前記複数の第1のビット線に共有され、前記メモリセルに保持されたデータを検出するセンスアンプと、前記複数の第1のビット線と前記センスアンプとの間に電流経路が接続された第1のカラムスイッチと、前記第1のビット線に共有され、前記複数の第1のビット線にリセット電圧を伝達する第1のリセット線とを備え、データ読出し時に、前記第1のビット線と前記リセット電圧源との間の抵抗を、非導通状態の前記第1のカラムスイッチの抵抗よりも高い高抵抗状態にすることを特徴とする半導体記憶装置。前記複数の第2のビット線と基準電圧源との間にそれぞれ接続された複数の第2のカラムスイッチと、前記複数の第2のビット線に共有され、前記複数の第2のビット線に前記リセット電圧を伝達する第2のリセット線と、をさらに備え、データ読出し時に、前記2のリセット線と前記リセット電圧源との間の抵抗を、非導通状態の前記第2のカラムスイッチの抵抗よりも高い高抵抗状態にすることを特徴とする請求項1に記載の半導体記憶装置。前記第1のリセット線と前記リセット電圧を供給するリセット電圧源との間に接続された第1のリセットパススイッチをさらに備え、データ読出し時に、前記第1のリセットパススイッチは、前記第1のリセット線と前記リセット電圧源との間を切断することを特徴とする請求項1または請求項2に記載の半導体記憶装置。前記第1のリセット線と前記リセット電圧源との間において前記第1のリセットパススイッチに対して並列に接続され、オン抵抗が非導通状態の前記第1のカラムスイッチの抵抗よりも高い第3のリセットパススイッチをさらに備え、前記第1のリセットパススイッチは、データ読出し時にオフ状態になり、前記第3のリセットパススイッチは、データ読出し時にオン状態になることを特徴とする請求項3に記載の半導体記憶装置。前記複数の第1のビット線と前記第1のリセット線との間にそれぞれ接続された複数の第1のリセットスイッチをさらに備え、データ読出し時に、前記複数の第1のリセットスイッチの抵抗は、非導通状態の前記第1のカラムスイッチの抵抗よりも高い高抵抗状態になることを特徴とする請求項1に記載の半導体記憶装置。前記複数の第1のビット線と前記第1のリセット線との間にそれぞれ接続された複数の第1のリセットスイッチと、前記複数の第2のビット線と前記第2のリセット線との間にそれぞれ接続された複数の第2のリセットスイッチとをさらに備え、前記複数のビット線対は、1対または複数対からなる偶数ビット線対グループおよび奇数ビット線対グループを含み、前記偶数ビット線対グループおよび前記奇数ビット線対グループは、交互に配置され、前記センスアンプを共有しており、同一の前記偶数ビット線対グループ内のビット線対は、それぞれ異なる前記センスアンプに接続されており、同一の前記奇数ビット線対グループ内の複数のビット線対は、それぞれ異なる前記センスアンプに接続されており、データ読出し時において、前記偶数ビット線対グループおよび前記奇数ビット線対グループに含まれる前記第1のビット線に接続された前記複数の第1のリセットスイッチは、前記第1のビット線と前記第1のリセット線との間の抵抗を、非導通状態の前記第1のカラムスイッチの抵抗よりも高い高抵抗状態にし、前記偶数ビット線対グループに含まれる前記ビット線対に接続された前記メモリセルにデータを書き込む時には、前記偶数ビット線対グループに含まれる前記第1のビット線に接続された前記第1のリセットスイッチは、前記偶数ビット線対グループに含まれる前記第1のビット線と前記第1のリセット線との間の抵抗を、非導通状態の前記第1のカラムスイッチの抵抗よりも高い高抵抗状態にし、前記奇数ビット線対グループに含まれる前記第1のビット線に接続された前記第1のリセットスイッチは、前記奇数ビット線対グループに含まれる前記第1のビット線を前記第1のリセット線に接続し、前記奇数ビット線対グループに含まれる前記ビット線対に接続された前記メモリセルにデータを書き込む時に、前記奇数ビット線対グループに含まれる前記第1のビット線に接続された前記第1のリセットスイッチは、前記奇数ビット線対グループに含まれる前記第1のビット線と前記第1のリセット線との間の抵抗を、非導通状態の前記第1のカラムスイッチの抵抗よりも高い高抵抗状態にし、前記偶数ビット線対グループに含まれる前記第1のビット線に接続された前記第1のリセットスイッチは、前記偶数ビット線対グループに含まれる前記第1のビット線を前記第1のリセット線に接続することを特徴とする請求項1に記載の半導体記憶装置。本実施形態は、センスアンプがデータを正確に検出できる半導体記憶装置を提供する。本実施形態による半導体記憶装置は、複数の第1のビット線と複数の第1ビット線に隣接する複数の第2のビット線とを備える。複数のメモリセルが、第1のビット線と第2のビット線との間に接続されている。センスアンプは、複数の第1のビット線に共有され、メモリセルに保持されたデータを検出する。第1のカラムスイッチは、複数の第1のビット線とセンスアンプとの間に電流経路が接続されている。第1のリセット線は、第1のビット線に共有され、複数の第1のビット線にリセット電圧を伝達する。データ読出し時に、第1のビット線とリセット電圧源との間の抵抗を、非導通状態の第1のカラムスイッチの抵抗よりも高い高抵抗状態にする。以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。第1の実施形態図1は、第1の実施形態に従った磁気ランダムアクセスメモリ以下、MRAMのメモリチップを示すブロック図である。尚、本実施形態は、MRAM以外の抵抗変化型素子を用いたメモリ例えば、PCRAM、RRAM等にも適用可能である。本実施形態によるMRAMは、メモリセルアレイMCAと、センスアンプSAと、メインデータコントローラMDCと、DQバッファDQBと、カラムコントローラCCと、ロウコントローラRCと、クロックバッファCLKBと、コマンドコントローラCMDCと、アドレスコントローラADDCと、アレイコントローラACとを備えている。メモリセルアレイMCAは、例えばマトリクス状に二次元配置された複数のメモリセルMCを備えている。各メモリセルMCはビット線対例えばBL10とBL20とワード線WLとの交点に対応して配置されている。すなわち、メモリセルMCの一端は、ビット線対の一方BL10に接続され、他端はビット線対の他方BL20に接続される。ビット線対BL10、BL20は、カラム方向に延伸している。ワード線WLは、カラム方向に対して直交するロウ方向に延伸している。センスアンプSAは、例えばビット線BL10を介してメモリセルMCに接続されており、メモリセルMCのデータを検出する機能を有する。ビット線BL20は、基準電圧グランドに接続されている。ライトドライバWDは、例えばビット線BL10を介してメモリセルMCに接続されており、メモリセルMCにデータを書き込む機能を有する。メインデータコントローラMDCは、DQバッファDQBから受け取ったデータを、カラムコントローラCCの制御を受けて、所望のカラムに書き込むようにライトドライバWDへ転送し、あるいは、カラムコントローラCCの制御を受けて、所望のカラムから読み出したデータをDQバッファDQBへ転送する。DQバッファDQBは、DQパッドDQを介して読出しデータを一時的に保持し、その読出しデータをメモリチップ1の外部へ出力する。あるいは、DQバッファDQBは、DQパッドDQを介して書込みデータをメモリチップ1の外部から受け取り、一時的に保持する。カラムコントローラCCは、カラムアドレスに従って所望のカラムのビット線BLを選択的に駆動するようにセンスアンプSAまたはライトドライバWDを動作させる。ロウコントローラRCは、ロウアドレスに従って所望のワード線WLを選択的に駆動させるようにワード線ドライバWLDを動作させる。クロックバッファCLKBは、メモリチップ1全体の動作のタイミングを決定するクロック信号を入力する。コマンドコントローラCMDCは、読出し動作、書込み動作等の各種動作を示すコマンドを受け取り、それらのコマンドに従ってカラムコントローラCCおよびロウコントローラRCを制御する。アドレスコントローラADDCは、ロウアドレスおよびカラムアドレス等を受け取り、これらのアドレスをデコードし、カラムコントローラCCおよびロウコントローラRCにこれらのアドレスを送る。アレイコントローラACは、メモリセルアレイMCAの全体的な制御を行う。図2は、単一のメモリセルMCの構成を示す説明図である。各メモリセルMCは、それぞれ磁気トンネル接合素子MTJMagneticTunnelJunction素子と、セルトランジスタCTとを含む。MTJ素子およびセルトランジスタCTは、ビット線BL1とビット線BL2との間に直列に接続されている。メモリセルMCにおいて、セルトランジスタCTがビット線BL2側に配置され、MTJ素子がビット線BL1側に配置されている。セルトランジスタCTのゲートは、ワード線WLに接続されている。TMRtunnelingmagnetoresistive効果を利用したMTJ素子は、2枚の強磁性層とこれらに挟まれた非磁性層絶縁薄膜とからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。MTJ素子は、2枚の強磁性層の磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。例えば、低抵抗状態をデータ0と定義し、高抵抗状態をデータ1と定義すれば、MTJ素子に1ビットデータを記録することができる。もちろん、低抵抗状態をデータ1と定義し、高抵抗状態をデータ0と定義してもよい。例えば、MTJ素子は、図2に示すように、固定層P、トンネルバリア層B、記録層Frを順次積層して構成される。固定層Pおよび記録層Frは、強磁性体で構成されており、トンネルバリア層Bは、絶縁膜からなる。固定層Pは、磁化の向きが固定されている層であり、記録層Frは、磁化の向きが可変であり、その磁化の向きによってデータを記憶する。書込み時に矢印A1の向きに反転閾値電流以上の電流を流すと、固定層Pの磁化の向きに対して記録層Frのそれがアンチパラレル状態となり、高抵抗状態データ1となる。書込み時に矢印A2の向きに反転閾値電流以上の電流を流すと、固定層Pと記録層Frとのそれぞれの磁化の向きがパラレル状態となり、低抵抗状態データ0となる。このように、TMJ素子は、電流の方向によって異なるデータを書き込むことができる。MRAMのデータ読出し動作では、センスアンプSAは、メモリセルMCに電流セル電流を供給することによってメモリセルMCの抵抗値の違いを検知する。このとき、セル電流は、書込み時の反転閾値電流未満の電流であり、従って、読出し電流は、必然的に非常に小さい値となる。例えば、センスアンプSAには、定電流型センスアンプおよび定電圧クランプ型センスアンプ等がある。定電流型センスアンプを用いた場合、データ0とデータ1との電圧差信号差は数10mVである。定電圧クランプ型センスアンプを用いた場合、データ0とデータ1との電流比信号比は数μAである。図3は、第1の実施形態に従ったMRAMのメモリセルアレイMCAおよびその周辺部の構成を示す図である。複数のメモリセルMCがマトリクス状に二次元配置されており、メモリセルアレイMCAを構成している。複数のビット線BL10~BL25がカラム方向に延伸しており、複数のワード線WL0~WL3がロウ方向に延伸している。ビット線BL10、BL20、ビット線BL11、BL21、ビット線BL12、BL22、ビット線BL13、BL23、ビット線BL14、BL24、および、ビット線BL15、BL25は、それぞれビット線対を成している。メモリセルMCは、第1のビット線としてのビット線BL10~BL15と第2のビット線としてのビット線BL20~BL25との間にそれぞれ接続されている。ワード線WL0~WL3は、メモリセルMCのセルトランジスタCTのゲートに接続されている。センスアンプ側の周辺部の構成第1のビット線BL10~BL15は、第1のカラムスイッチCSW10~CSW15を介してデータ線DLsaに接続されている。データ線DLsaは、1つのセンスアンプSAに接続されている。即ち、第1のビット線BL10~BL15は、1つのセンスアンプSAを共有している。センスアンプSAは、データ読出し時に、第1のビット線BL10~BL15の中から選択されたビット線を介してメモリセルMCに格納されたデータを検出する。ライトドライバWDもセンスアンプSAと同様に第1のビット線BL10~BL15に接続されている。また、ライトドライバWDは、データ線DLsinkにも接続されている。データ線DLsa側のライトドライバWDとデータ線DLsink側のライトドライバWDとの間に電圧を印加することによって、第1および第2のビット線対BL10~BL15、BL20~BL25の中から選択されたビット線対を介してメモリセルMCにデータを書き込む。第1のカラムスイッチCSW10~CSW15は、データ線DLsaと第1のビット線BL10~BL15との間にそれぞれ接続されている。第1のカラムスイッチCSW10~CSW15のゲートは、それぞれカラム選択線CSL0~CSL5に接続されており、カラム選択信号を受ける。これにより、第1のカラムスイッチCSW10~CSW15は、カラム選択信号に従って選択された第1のビット線をデータ線DLsaに接続する。カラム選択信号は、図1に示すカラムコントローラCCがカラムを選択するためにカラムアドレスに従って出力する信号である。第1のリセット線RSTL1は、第1のビット線BL10~BL15に共有されており、リセット電圧Vrstを第1のビット線BL10~BL15に伝達するために設けられている。リセット電圧Vrstは、データ読出しまたはデータ書込み時において非選択ビット線の電圧を固定するために用いられる。また、リセット電圧Vrstは、ビット線BL10~BL25の電圧をリセットするために用いられる。第1のリセットスイッチRSW10~RSW15は、第1のリセット線RSTL1と第1のビット線BL10~BL15との間にそれぞれ接続されている。第1のリセットスイッチRSW10~RSW15のゲートは、インバータを介してカラム選択線CSL0~CSL5に接続されており、カラム選択信号の反転信号を受ける。これにより、第1のリセットスイッチRSW10~RSW15は、カラム選択信号の反転信号に従って非選択カラムの第1のビット線をリセット線RSTL1に接続する。さらに、第1のリセットパススイッチRPSW1が第1のリセット線RSTL1とリセット電圧Vrstを供給するリセット電圧源RSTとの間に接続されている。第1のリセットパススイッチRPSW1のゲートは、データ読出し時にアサートされるリード信号Sreadの反転信号を受ける。これにより、第1のリセットパススイッチRPSW1は、データ読出し時にオフ状態非導通状態となり、第1のリセット線RSTL1とリセット電圧源RSTとの間を切断する。ここで、第1のリセットパススイッチRPSW1は、第1のリセット線RSTL1とリセット電圧源RSTとの間の抵抗を、非導通状態の第1のカラムスイッチCSW10~CSW15の各抵抗あるいは合成抵抗よりも高い高抵抗状態にする。シンク側の周辺部の構成第2のビット線BL20~BL25は、第2のカラムスイッチCSW20~CSW25を介してデータ線DLsinkに接続されている。データ線DLsinkは、基準電圧源SNKに接続されている。即ち、第2のビット線BL20~BL25は、基準電圧源SNKに共通に電気的に接続されている。基準電圧源SNKは、例えば、グランドでよい。尚、リセット電圧Vrstおよび基準電圧Vssは、等しくてもよく、あるいは、相違させてもよい。第2のカラムスイッチCSW20~CSW25は、データ線DLsinkと第2のビット線BL20~BL25との間にそれぞれ接続されている。第2のカラムスイッチCSW20~CSW25のゲートは、それぞれカラム選択線CSL0~CSL5に接続されており、カラム選択信号を受ける。これにより、第2のカラムスイッチCSW20~CSW25は、カラム選択信号に従って選択された第2のビット線をデータ線DLsinkに接続する。カラム選択線CSL0~CSL5は、それぞれビット線対BL10、BL20、BL11、BL21、BL12、BL22、BL13、BL23、BL14、BL24、BL15、BL25に対応している。従って、カラム選択線CSL0~CSL5は、ビット線対を選択することができる。例えば、カラム選択線CSL3が活性化された場合、ビット線対BL13、BL23が選択される。そして、選択ビット線対BL13、BL23に接続されたいずれかのメモリセルMCのデータを読み出し、あるいは、選択ビット線対BL13、BL23に接続されたいずれかのメモリセルMCにデータを書き込むことができる。第2のリセット線RSTL2は、第2のビット線BL20~BL25に共有されており、リセット電圧Vrstを第2のビット線BL20~BL25に伝達するために設けられている。第2のリセットスイッチRSW20~RSW25は、第2のリセット線RSTL2と第2のビット線BL20~BL25との間にそれぞれ接続されている。第2のリセットスイッチRSW20~RSW25のゲートは、インバータを介してカラム選択線CSL0~CSL5に接続されており、カラム選択信号の反転信号を受ける。これにより、第2のリセットスイッチRSW20~RSW25は、カラム選択信号の反転信号に従って非選択カラムの第2のビット線を第2のリセット線RSTL2に接続する。さらに、第2のリセットパススイッチRPSW2が第2のリセット線RSTL2とリセット電圧源RSTとの間に接続されている。第2のリセットパススイッチRPSW2のゲートは、リード信号Sreadの反転信号を受ける。これにより、第2のリセットパススイッチRPSW2は、データ読出し時にオフ状態非導通状態となり、第2のリセット線RSTL2とリセット電圧源RSTとの間を切断する。ここで、第2のリセットパススイッチRPSW2は、第2のリセット線RSTL2とリセット電圧源RSTとの間の抵抗を、非導通状態の第2のカラムスイッチCSW20~CSW25の各抵抗あるいは合成抵抗よりも高い高抵抗状態にする。第1および第2のリセットパススイッチRPSW1、RPSW2のゲートに入力される制御信号Sreadは、データ読出し動作時に活性化される信号である限り任意の信号を用いてよい。例えば、信号Sreadは、リードイネーブル信号でもよい。また、信号Sreadは、データ読出し時にセンスアンプSAを活性化させるセンスアンプ活性化信号でもよい。また、データ読出し動作時に論理ロウになる信号を制御信号として用いることもできる。この場合には、その制御信号は、非反転状態で第1および第2のリセットパススイッチRPSW1、RPSW2のゲートに印加される。本実施形態では、第1および第2のカラムスイッチCSW10~CSW15,CSW20~CSW25、第1および第2のリセットスイッチRSW10~RSW15,RSW20~RSW25、並びに、第1および第2のリセットパススイッチRPSW1、RPSW2は、MISFETMetalInsulatorSemiconductorFieldEffectTransistorで構成してよい。第1および第2のリセットパススイッチRPSW1、RPSW2は、リード信号Sreadによってオン/オフし、リセット線RATL1、RSTL2とリセット電圧源RSTとの間を接続/切断することができる。尚、メモリセルMC、ビット線BL、ワード線WLの数は、図1に示すものに限定されず、増減させても差し支えない。次に、上述の構成を有するMRAMのデータ読出し動作を説明する。図4は、第1の実施形態によるMRAMのデータ読出し動作を示すタイミング図である。例えば、MRAMがビット線対BL13、BL23およびワード線WL3によって選択されるメモリセルMC33にデータを書き込むものとする。この場合、t0において、選択ワード線WL3が論理ハイに活性化され、他の非選択ワード線WL0~WL2は論理ロウのままである。また、選択カラムのカラム選択線CSL3が論理ハイに活性化され、第1および第2のカラムスイッチCSW13、CSW23がオン状態になり、かつ、第1および第2のリセットスイッチRSW13、RSW23がオフ状態となる。これにより、選択メモリセルMC33の一端は、第1のビット線BL13およびデータ線DLsaを介してセンスアンプSAに接続され、選択メモリセルMC33の他端は、第2のビット線BL23およびデータ線DLsinkを介して基準電圧源SNKに接続される。尚、トランジスタTsinkは、データ読出し動作においてオン状態となっている。トランジスタTsinkがライトドライバWDと別個に設けられている場合、トランジスタTsinkは、データ書込み動作においてオフ状態となっている。トランジスタTsinkがライトドライバWDに組み込まれている場合、データ書込み動作において、トランジスタTsinkは、書込みデータの論理に基づいてオンまたはオフ状態となる。例えば、データ1を書き込むために第2のビット線BL23を低レベル電圧にする場合には、トランジスタTsinkは、オン状態になる。データ0を書き込むためにライトドライバWDが第2のビット線BL23を高レベル電圧にする場合には、トランジスタTsinkはオフ状態になる。一方、非選択カラムのカラム選択線CSL0~CSL2、CSL4およびCSL5は論理ロウのままであり、第1および第2のカラムスイッチCSW10~CSW12、CSW14、CSW15、CSW20~CSW22、CSW24、CSW25がオフ状態になり、第1および第2のリセットスイッチRSW10~RSW12、RSW14、RSW15、RSW20~RSW22、RSW24、RSW25がオン状態となる。これにより、非選択ビット線対BL10、BL20、BL11、BL21、BL12、BL22、BL14、BL24、BL15、BL25は、データ線DLsaおよびDLsinkから切断され、かつ、第1および第2のリセット線RSTL1、RSTL2に接続される。このとき、非選択カラムのカラムスイッチCSW10~CSW12、CSW14、CSW15の中で、オフリーク電流の大きな不良スイッチがある場合、リーク電流は、データ線DLsaからその不良スイッチを介して第1のリセット線RSTL1へ流れようとする。しかし、データ読出し時には、上述のとおり、リード信号Sreadが論理ハイに活性化される。これにより、第1のリセットパススイッチRPSW1はオフ状態になり、第1のリセット線RSTL1は、リセット電圧源RSTから切断される。従って、リーク電流は、非選択カラムのカラムスイッチCSW10~CSW12、CSW14、CSW15を介してリセット電圧源RSTへは流れない。また、非選択カラムのカラムスイッチCSW20~CSW22、CSW24、CSW25の中で、オフリーク電流の大きな不良スイッチがある場合、リーク電流は、データ線DLsinkからその不良スイッチを介して第2のリセット線RSTL2へ流れようとする。しかし、データ読出し時には、第2のリセットパススイッチRPSW2はオフ状態になり、第2のリセット線RSTL2は、リセット電圧源RSTから切断される。従って、リーク電流は、非選択カラムのカラムスイッチCSW20~CSW22、CSW24、CSW25を介してリセット電圧源RSTへは流れない。例えば、定電圧クランプ型センスアンプを用いた場合、上述のとおりデータ0とデータ1との電流比信号比は数μAである。この場合、オフリーク電流の許容値は、数10nA以下である。[第1実施形態の効果磁気ランダムアクセスメモリ等の半導体記憶装置は、メモリセルアレイの高集積化およびセンスアンプの占有面積の削減のために、複数のビット線に対して1つのセンスアンプが接続されている場合がある。このような場合、複数のビット線のうち選択されたビット線をセンスアンプに接続するために、センスアンプとビット線との間にカラムスイッチが設けられている。また、ビット線の電圧をリセットするために、各ビット線にはリセットスイッチが設けられている。このように複数のビット線が1つのセンスアンプを共有している場合、データ読出しまたはデータ書込み動作において、センスアンプは、カラムアドレスによって選択された1つのビット線に接続される必要がある。このとき、選択カラムのカラムスイッチは選択ビット線をセンスアンプに接続するためにオン状態となっており、非選択カラムのカラムスイッチはオフ状態となっている。また、選択カラムのリセットスイッチはオフ状態となっており、非選択カラムのリセットスイッチは、非選択ビット線をリセット電圧に固定するためにオン状態となっている。例えば、データ読出し中に、非選択カラムのカラムスイッチの中でオフリーク電流の大きなカラムスイッチが存在していた場合、そのオフリーク電流は、カラムスイッチおよびリセットスイッチを介して流れる。このようなオフリーク電流は、センスアンプにおけるデータの検出に悪影響を与える場合がある。また、MRAMはデータ書込み時に電流を必要とするため、カラムスイッチのゲート長は世代毎に微細化されている。従って、カラムスイッチのオフリーク電流のばらつきが次第に増大している。さらに、メモリセルの微細化に伴い、データ読出し時にセンスアンプが検出すべき電流または電圧も小さくなっている。このため、オフリーク電流が読出し信号に与える影響も大きくなっており、読出し信号のマージンを大きく劣化させる場合がある。オフリーク電流の大きなカラムスイッチのあるカラムを、他の冗長カラムに置換することが考えられる。しかし、オフリーク電流の大きなカラムスイッチは、依然として共通のセンスアンプに接続されているため、冗長カラムへの置換は、オフリーク電流の抑制にはならない。本実施形態によるMRAMにおいて、データ読出し時に、リセットパススイッチRPSW1、RPSW2がリセット線RSTL1、RSTL2をリセット電圧源RSTから切断する。即ち、リセットパスを絶つ。これにより、リーク電流が非選択カラムのカラムスイッチを介してリセット電圧源SRTへ流れることを抑制することができる。その結果、読出しデータを劣化させることなく即ち、読出しマージンを大きく維持しつつ、センスアンプSAは、データを正確に検出することができる。また、データ読出し時に、リーク電流の経路自体を絶つので、カラムスイッチCSW10~CSW25のゲート幅を大きくしても差し支えない。カラムスイッチCSW10~CSW25のゲート幅を大きくすることによって、カラムスイッチCSW10~CSW25の電流駆動能力が増大するので、メモリセルMCへのデータの書込みが容易となる。つまり、データの書込みが短時間になる、あるいは、反転閾値電流以上の電流を容易に得られる。さらに、データ読出し時に、リーク電流の経路自体を絶つので、微細化によってカラムスイッチCSW10~CSW25のゲート長が小さくなっても差し支えない。従って、本実施形態によるMRAMは、メモリの微細化を可能とし、データ書込み時の電流を充分大きくすることができ、かつ、ビット線におけるオフリーク電流を充分に低減させることができる。図3では、第1のビット線BL10~BL15の側と第2のビット線BL20~BL25の側との両方にリセットパススイッチRPSW1、RPSW2が設けられている。しかし、第1のビット線BL10~BL15の側にのみにリセットパススイッチRPSW1またはRPSW2が設けられていても、本実施形態の効果を得ることができる。第2の実施形態図5は、第2の実施形態に従ったMRAMのメモリセルアレイMCAおよびその周辺部の構成を示す図である。第2の実施形態は、第1のリセット線RSTL1とリセット電圧源RSTとの間において、第1のリセットパススイッチRPSW1に対して並列に接続された第3のリセットパススイッチRPSW3をさらに備えている。第3のリセットパススイッチRPSW3のゲートは、信号Sreadの非反転信号を受ける。従って、第3のリセットパススイッチRPSW3のオン/オフ状態は、第1のリセットパススイッチRPSW1のそれと逆になる。第3のリセットパススイッチRPSW3は、そのオン状態において、非導通状態の第1のカラムスイッチCSW10~CSW15の各抵抗あるいは合成抵抗よりも高い抵抗を有する高抵抗トランジスタを用いて構成されている。例えば、第3のリセットパススイッチRPSW3は、第1のカラムスイッチCSW10~CSW15よりもゲート長において長く、ゲート幅において狭く、および/または、第1のカラムスイッチCSW10~CSW15よりも閾値電圧において高い。また、第2の実施形態は、第2のリセット線RSTL2とリセット電圧源RSTとの間において、第2のリセットパススイッチRPSW2に対して並列に接続された第4のリセットパススイッチRPSW4をさらに備えている。第4のリセットパススイッチRPSW4のゲートは、信号Sreadの非反転信号を受ける。従って、第4のリセットパススイッチRPSW4のオン/オフ状態は、第2のリセットパススイッチRPSW2のそれと逆になる。第4のリセットパススイッチRPSW4は、そのオン状態において、非導通状態の第2のカラムスイッチCSW20~CSW25の各抵抗あるいは合成抵抗よりも高い抵抗を有する高抵抗トランジスタを用いて構成されている。例えば、第4のリセットパススイッチRPSW4は、第2のカラムスイッチCSW20~CSW25よりもゲート長において長く、ゲート幅において狭く、および/または、第2のカラムスイッチCSW20~CSW25よりも閾値電圧において高い。信号Sread、ワード線WLおよびカラム選択線CSLの動作は、図4に示すタイミング図と同様でよい。データ読出し時に、第1のリセットパススイッチRPSW1は第1のリセット線RSTL1とリセット電圧源RSTとの間を切断するが、第3のリセットパススイッチRPSW3は、オン状態となり、第1のリセット線RSTL1とリセット電圧源RSTとの間を高抵抗状態で接続する。第2のリセットパススイッチRPSW2は第2のリセット線RSTL2とリセット電圧源RSTとの間を切断するが、第4のリセットパススイッチRPSW4は、オン状態となり、第2のリセット線RSTL2とリセット電圧源RSTとの間を高抵抗状態で接続する。これにより、第1および第2のリセット線RSTL1、RSTL2が完全な浮遊状態とならず、その電位が或る程度安定する。これにより、カップリング等の隣接効果を抑制することができ、選択ビット線対およびデータ線DLsaに伝達される読出しデータにノイズが乗ることを抑制することができる。第3のリセットパススイッチRPSW3のオン抵抗は、非導通状態の第1のカラムスイッチCSW10~CSW15の各抵抗あるいは合成抵抗よりも高い。従って、第2の実施形態は、第1の実施形態の効果も有する。図5では、第1のビット線BL10~BL15の側と第2のビット線BL20~BL25の側との両方にリセットパススイッチRPSW1~RPSW4が設けられている。しかし、第1のビット線BL10~BL15の側にのみにリセットパススイッチRPSW1、RPSW3またはRPSW2、RPSW4が設けられていても、第2の実施形態の効果を得ることができる。第3の実施形態図6は、第3の実施形態に従ったMRAMのメモリセルアレイMCAおよびその周辺部の構成を示す図である。第3の実施形態によるMRAMは、リセットパススイッチを備えておらず、第1および第2のリセットスイッチRSW10~RSW15、RSW20~RSW25をリード信号Sreadおよびライト信号Swriteを用いて制御している。従って、第1および第2のリセットスイッチRSW10~RSW15、RSW20~RSW25のゲートは、カラム選択線CSL0~CSL5に接続されていない。第1および第2のリセットスイッチRSW10~RSW15のゲート、および、RSW20~RSW25のゲートは、リード信号Sreadおよびライト信号Swriteを入力するNORゲートGnor1およびGnor2の出力にそれぞれ接続されている。NORゲートGnor1は、データ読出しおよびデータ書込み時に、第1のリセットスイッチRSW10~RSW15をオフ状態にする。このとき、第1のリセットスイッチRSW10~RSW15の抵抗は、非導通状態の第1のカラムスイッチCSW10~CSW15の抵抗よりも高い高抵抗状態になる。同様に、NORゲートGnor2は、データ読出しおよびデータ書込み時に、第2のリセットスイッチRSW20~RSW25をオフ状態にする。このとき、第2のリセットスイッチRSW20~RSW25の抵抗は、非導通状態の第2のカラムスイッチCSW20~CSW25の抵抗よりも高い高抵抗状態になる。第3の実施形態のその他の構成は、対応する第1の実施形態の構成と同様でよい。これにより、データ読出しおよびデータ書込みにおいて、リーク電流がリセット電圧源RSTへ流れることを抑制できる。第3の実施形態は、リセットパススイッチおよびリセットスイッチのゲートに接続されるインバータを有しない。従って、第3の実施形態によるMRAMは、微細化に有利である。さらに、第3の実施形態は、第1の実施形態の効果を得ることができる。図6では、第1のリセットスイッチRSW10~RSW15と第2のリセットスイッチRSW20~RSW25との両方とも、信号Sread、Swriteで制御されている。しかし、第1のリセットスイッチRSW10~RSW15のみを、信号Sread、Swriteで制御してもよい。第4の実施形態図7は、第4の実施形態に従ったMRAMのメモリセルアレイおよびその周辺部の構成を示す図である。第4の実施形態は、第3の実施形態と同様に、リセットパススイッチを備えておらず、第1および第2のリセットスイッチRSW10~RSW15、RSW20~RSW25をリード信号Sreadおよびライト信号Swriteを用いて制御している。従って、第1および第2のリセットスイッチRSW10~RSW15、RSW20~RSW25のゲートは、カラム選択線CSL0~CSL5に接続されていない。さらに、第4の実施形態は、データ書込み時に、偶数番号のカラム選択線CSL0、CSL2、CSL4に対応するリセットスイッチRSW0、RSW2、RSW4と奇数番号のカラム選択線CSL1、CSL3、CSL5に対応するリセットスイッチRSW1、RSW3、RSW5とに分けて制御している。以下、偶数番号のカラム選択線を偶数カラム選択線と呼び、奇数番号のカラム選択線を奇数カラム選択線と呼ぶ。尚、偶数カラム選択線は、カラム選択線の偶数番号を選択するアドレス信号をカラム選択時に有効にする信号線または論理ゲートであり、奇数カラム選択線は、カラム選択線の奇数番号を選択するアドレス信号をカラム選択時に有効にする信号線または論理ゲートである。第4の実施形態は、リード信号Sread、ライト信号Swriteおよび偶数カラム選択信号CSL_evenを入力する論理ゲートG10、G20と、リード信号Sread、ライト信号Swriteおよび奇数カラム選択信号CSL_oddを入力する論理ゲートG11、G21とをさらに備えている。ライト信号Writeは、データ書込み時に論理ハイに活性化される信号である。例えば、ライト信号Writeは、ライトイネーブル信号でよい。偶数カラム選択信号CSL_evenは、偶数カラムを選択するときに論理ハイに活性化される信号である。奇数カラム選択信号CSL_oddは、奇数カラムを選択するときに論理ハイに活性化される信号である。論理ゲートG10の出力は、第1のリセットスイッチRSW10、RSW12、RSW14のゲートに共通に接続されている。論理ゲートG11の出力は、第1のリセットスイッチRSW11、RSW13、RSW15のゲートに共通に接続されている。論理ゲートG20の出力は、第2のリセットスイッチRSW20、RSW22、RSW24のゲートに共通に接続されている。論理ゲートG21の出力は、第2のリセットスイッチRSW21、RSW23、RSW25のゲートに共通に接続されている。第4の実施形態のその他の構成は、対応する第3の実施形態の構成と同様でよい。図8は、第4の実施形態によるMRAMのデータ読出し動作を示すタイミング図である。論理ゲートG10、G11、G20、G21は、データ読出し時においてリード信号Sreadの反転信号を出力する。例えば、t0~t1において、リード信号Sreadが論理ハイに活性化された場合、論理ゲートG10、G11、G20、G21は、論理ロウを出力する。これにより、リセットスイッチRSW10~RSW25は、オフ状態になり、リセット線RSTL1、RSTL2をビット線BL10~BL25から切断する。この動作は、第3の実施形態における読出し動作と同様である。従って、第4の実施形態は、第3の実施形態と同様に、データ読出し時において、オフリーク電流を抑制することができる。図9は、第4の実施形態によるMRAMのデータ書込み動作を示すタイミング図である。データ書込み時において、偶数カラムに含まれるビット線対に接続されたメモリセルにデータを書き込む場合t10~t11、偶数カラム選択信号CSL_evenが論理ハイになるので、論理ゲートG10、G20は、論理ロウを出力し、偶数カラムのリセットスイッチRSW10、RSW12、RSW14、RSW20、RSW22、RSW24をオフ状態にする。これにより、偶数カラムのビット線対がリセット線RSTL1、RSTL2から切断され、ライトドライバWDは、書込み対象の偶数ビット線対に接続された選択メモリセルへデータを書き込むことができる。一方、このとき、奇数カラム選択信号CSL_oddが論理ロウになるので、論理ゲートG11、G21は、論理ハイを出力し、奇数カラムのリセットスイッチRSW11、RSW13、RSW15、RSW21、RSW23、RSW25をオン状態にする。これにより、奇数カラムのビット線対はリセット線RSTL1、RSTL2に接続され、リセット電圧Vrstに固定される。逆に、奇数カラムに含まれるビット線対に接続されたメモリセルにデータを書き込む場合t20~t21、奇数カラム選択信号CSL_oddが論理ハイになるので、論理ゲートG11、G21は、論理ロウを出力し、奇数カラムのリセットスイッチRSW11、RSW13、RSW15、RSW21、RSW23、RSW25をオフ状態にする。これにより、奇数カラムのビット線対がリセット線RSTL1、RSTL2から切断され、ライトドライバWDは、書込み対象のビット線対に接続された選択メモリセルへデータを書き込むことができる。一方、このとき、偶数カラム選択信号CSL_evenが論理ロウになるので、論理ゲートG10、G20は、論理ハイを出力し、偶数カラムのリセットスイッチRSW10、RSW12、RSW14、RSW20、RSW22、RSW24をオン状態にする。これにより、偶数カラムのビット線対はリセット線RSTL1、RSTL2に接続され、リセット電圧Vrstに固定される。このように、書込み対象のビット線対の両隣に隣接するビット線対の電圧が固定されるため、容量カップリングによる書込みディスターブ隣接効果は抑制される。従って、第4の実施形態は、データ読出し時においてオフリーク電流を抑制することができ、かつ、データ書込み時における隣接効果を抑制することができる。第4の実施形態の変形例図10は、第4の実施形態の変形例に従ったMRAMのメモリセルアレイおよびその周辺部の構成を示す図である。上記第4の実施形態においては、偶数番号のカラムおよび奇数番号のカラムは、それぞれ1つのビット線対を有している。しかし、本変形例では、偶数番号のカラムおよび奇数番号のカラムは、それぞれ複数のビット線対を含む。例えば、図10に示すように、偶数番号のカラム選択線CSL0は、2つのビット線対BL10、BL20、BL11、BL21を同時に選択する。奇数番号のカラム選択線CSL1は、2つのビット線対BL12、BL22、BL13、BL23を同時に選択する。偶数番号のカラム選択線CSL2は、2つのビット線対BL14、BL24、BL15、BL25を同時に選択する。同じ番号のカラム選択線によって同時に選択される複数のビット線対は、それぞれ異なるデータ線DLsa1、DLsa2を介して、それぞれ異なるセンスアンプSA1、SA2、および、それぞれ異なるライトドライバWD1、WD2に接続されている。また、同じ番号のカラム選択線によって同時に選択される複数のビット線対は、それぞれ異なるデータ線DLsink1、DLsink2を介して、それぞれ異なるライトドライバWD3、WD4に接続されている。さらに、データ線DLsink1、DLsink2は、それぞれ異なるトランジスタTsink1、Tsink2を介して基準電圧SNKに接続されている。これにより、同一カラムに属する複数のビット線対のデータを同時に読み出し、あるいは、同一カラムに属する複数のビット線対へデータを同時に書き込むことができる。データ書込みまたはデータ読出し時に同時に選択される同一カラム内の複数のビット線対を、以下、ビット線対グループと呼ぶ。偶数番号のカラム選択線CSL0、CSL2によって選択されるビット線対グループを、以下、偶数ビット線対グループと呼ぶ。奇数番号のカラム選択線CSL1、CSL3によって選択されるビット線対グループを、以下、奇数ビット線対グループと呼ぶ。偶数ビット線対グループおよび奇数ビット線対グループは、交互に配置され、センスアンプSA1、SA2を共有している。例えば、偶数ビット線対グループBL10、BL20、BL11、BL21、奇数ビット線対グループBL12、BL22、BL13、BL23および偶数ビット線対グループBL14、BL24、BL15、BL25は、交互に配置され、センスアンプSA1、SA2を共有している。同一のビット線対グループ内の複数のビット線対は、それぞれ異なるセンスアンプSA1またはSA2に接続されている。例えば、ビット線対BL10、BL20、ビット線対BL11、BL21は、それぞれ異なるセンスアンプSA1、SA2に接続されている。論理ゲートG10は、偶数ビット線対グループBL10、BL20、BL11、BL21に対応するリセットスイッチRSW10、RSW11のゲート、および、偶数ビット線対グループBL14、BL24、BL15、BL25に対応するリセットスイッチRSW14、RSW15のゲートに接続されている。論理ゲートG20は、偶数ビット線対グループBL10、BL20、BL11、BL21に対応するリセットスイッチRSW20、RSW21のゲート、および、偶数ビット線対グループBL14、BL24、BL15、BL25に対応するリセットスイッチRSW24、RSW25のゲートに接続されている。論理ゲートG11は、奇数ビット線対グループBL12、BL22、BL13、BL23に対応するリセットスイッチRSW12、RSW13のゲートに接続されている。論理ゲートG21は、奇数ビット線対グループBL12、BL22、BL13、BL23に対応するリセットスイッチRSW22、RSW23のゲートに接続されている。本変形例によるMRAMの動作を、図8および図9を参照して説明する。データ読出し動作データ読出し時において、偶数ビット線対グループおよび奇数ビット線対グループの両方に含まれる第1のビット線BL10~BL15に接続された第1のリセットスイッチRSW10~RSW15は、オフ状態となり、第1のビット線BL10~BL15と第1のリセット線RSTL1との間を切断する。また、偶数ビット線対グループおよび奇数ビット線対グループの両方に含まれる第2のビット線BL20~BL25に接続された第2のリセットスイッチRSW20~RSW25も、オフ状態となり、第2のビット線BL20~BL25と第2のリセット線RSTL2との間を切断する。これにより、本変形例は、上記第4の実施形態と同様に、データ読出し時においてオフリーク電流を抑制することができる。トランジスタTsink1、Tsink2は、データ読出し動作においてオン状態となっている。偶数ビット線対グループへの書込み動作例えば、偶数ビット線対グループに含まれるビット線対BL10、BL11に接続されたいずれかのメモリセルにデータを書き込む時には、第1のビット線BL10、BL11に接続された第1のリセットスイッチRSW10、RSW11は、オフ状態となり、第1のビット線BL10、BL11と第1のリセット線RSTL1との間を切断する。奇数ビット線対グループに含まれる第1のビット線BL12、BL13に接続された第1のリセットスイッチRSW12、RSW13は、オン状態となり、第1のビット線BL12、BL13を第1のリセット線RSTL1に接続する。また、偶数ビット線対グループに含まれる第2のビット線BL20、BL21に接続された第2のリセットスイッチRSW20、RSW21は、オフ状態となり、第2のビット線RSW20、RSW21と第2のリセット線RSTL2との間を切断する。奇数ビット線対グループに含まれる第2のビット線BL22、BL23に接続された第2のリセットスイッチRSW22、RSW23は、オン状態となり、第2のビット線BL22、BL23を第2のリセット線RSTL2に接続する。これにより、書込み対象の偶数ビット線対グループの両隣に隣接する奇数ビット線対グループの第1および第2のビット線は、リセット電圧Vrstに固定される。従って、容量カップリングによる書込みディスターブ隣接効果が抑制される。尚、トランジスタTsink1、Tsink2がそれぞれライトドライバWD3、WD4と別個に設けられている場合、トランジスタTsink1、Tsink2は、データ書込み動作においてオフ状態となっている。トランジスタTsink1、Tsink2がライトドライバWD3、WD4に組み込まれている場合、データ書込み動作において、トランジスタTsink1、Tsink2は、書込みデータの論理に基づいてオン状態またはオフ状態となる。例えば、データ1を書き込むために第2のビット線BL21を低レベル電圧にする場合には、トランジスタTsink2は、オン状態になる。データ0を書き込むためにライトドライバWD4が第2のビット線BL21を高レベル電圧にする場合には、トランジスタTsink2はオフ状態になる。このとき、トランジスタTsink1はオフ状態を維持する。例えば、データ1を書き込むために第2のビット線BL20を低レベル電圧にする場合には、トランジスタTsink1は、オン状態になる。データ0を書き込むためにライトドライバWD3が第2のビット線BL20を高レベル電圧にする場合には、トランジスタTsink1はオフ状態になる。このとき、トランジスタTsink2はオフ状態を維持する。奇数ビット線対グループへの書込み動作奇数ビット線対グループに含まれるビット線対BL12、BL13に接続されたメモリセルにデータを書き込む時には、第1のビット線BL12、BL13に接続された第1のリセットスイッチRSW12、RSW13は、オフ状態となり、第1のビット線BL12、BL13と第1のリセット線RSTL1との間を切断する。偶数ビット線対グループに含まれる第1のビット線BL10、BL11、BL14、BL15に接続された第1のリセットスイッチRSW10、RSW11、RSW14、RSW15は、オン状態となり、第1のビット線BL10、BL11、BL14、BL15を第1のリセット線RSTL1に接続する。また、奇数ビット線対グループに含まれる第2のビット線BL22、BL23に接続された第2のリセットスイッチRSW22、RSW23は、オフ状態となり、第2のビット線RSW22、RSW23と第2のリセット線RSTL2との間を切断する。偶数ビット線対グループに含まれる第2のビット線BL20、BL21、BL24、BL25に接続された第2のリセットスイッチRSW20、RSW21、RSW24、RSW25は、オン状態となり、第2のビット線BL20、BL21、BL24、BL25を2のリセット線RSTL2に接続する。これにより、書込み対象の奇数ビット線対グループの両隣に隣接する偶数ビット線対グループの第1および第2のビット線は、リセット電圧Vrstに固定される。従って、容量カップリングによる書込みディスターブ隣接効果が抑制される。即ち、本変形例は、第4の実施形態と同様の効果を得ることができる。尚、トランジスタTsink1、Tsink2がそれぞれライトドライバWD3、WD4と別個に設けられている場合、トランジスタTsink1、Tsink2は、データ書込み動作においてオフ状態となっている。トランジスタTsink1、Tsink2がライトドライバWD3、WD4に組み込まれている場合、データ書込み動作において、トランジスタTsink1、Tsink2は、書込みデータの論理に基づいてオン状態またはオフ状態となる。例えば、データ1を書き込むために第2のビット線BL23を低レベル電圧にする場合には、トランジスタTsink2は、オン状態になる。データ0を書き込むためにライトドライバWD4が第2のビット線BL23を高レベル電圧にする場合には、トランジスタTsink2はオフ状態になる。このとき、トランジスタTsink1はオフ状態を維持する。例えば、データ1を書き込むために第2のビット線BL22を低レベル電圧にする場合には、トランジスタTsink1は、オン状態になる。データ0を書き込むためにライトドライバWD3が第2のビット線BL22を高レベル電圧にする場合には、トランジスタTsink1はオフ状態になる。このとき、トランジスタTsink2はオフ状態を維持する。本変形例では、各ビット線対グループは、2つのビット線対を含んでいたが、各ビット線対グループは、3つ以上のビット線対を含んでいてもよい。この場合、センスアンプSAおよびライトドライバWDの数は、1つのビット線対グループに含まれるビット線対の数と同じにすればよい。図7および図10では、第1のリセットスイッチRSW10~RSW15と第2のリセットスイッチRSW20~RSW25との両方とも、信号Sread、Swriteで制御されている。しかし、第1のリセットスイッチRSW10~RSW15のみを、信号Sread、Swriteで制御してもよい。上記実施形態において、リセット線とリセット電圧源との切断は、リセット線とリセット電圧源との間の抵抗を、カラムスイッチのオフ抵抗よりも高抵抗にすることを含む。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。"