発振器からの第1クロックをN分周し、この第1クロックを1/N分周した第2クロックを出力する周波数分周回路と、前記第1クロックと前記周波数分周回路からの前記第2クロックとのいずれかを選択し、選択したいずれかクロックを出力する選択回路と、前記第1クロックまたは前記第2クロックのいずれかをカウントするタイマ回路と、前記タイマ回路のカウント結果をデコードし、デコードした第1結果を出力するデコーダと、前記デコーダからの前記第1結果に基づき、前記選択回路が前記第2クロックを選択するよう第1選択信号を出力するステートマシンと、前記第1選択信号に基づき、前記ステートマシンの動作を停止する停止信号を出力する論理回路とを具備する半導体装置。前記ステートマシンを再起動する再起動回路を更に備え、前記ステートマシンは、前記タイマ回路のカウント結果に基づき前記再起動回路に起動信号を出力し、前記再起動回路は、前記ステートマシンから前記起動信号を受け取ると、前記選択回路に前記第1クロックを選択するための、前記第1選択信号とは異なる第2選択信号を出力することを特徴とする請求項1記載の半導体装置。前記論理回路は、前記第2選択信号と前記第1クロックとを演算し、前記ステートマシンを稼働させることを特徴とする請求項2記載の半導体装置。前記論理回路は、前記第2クロックを選択する前記第1選択信号を反転させて、前記ステートマシンを停止させることを特徴とする請求項3記載の半導体装置。NAND型フラッシュメモリを制御可能とする制御部を更に備え、前記制御部は、前記第1選択信号に基づき停止し、前記第2選択信号によって再稼働することを特徴とする請求項4記載の半導体装置。本実施形態は、所定の動作期間においてクロックを停止或いは低速とし、消費電力を低減する半導体記憶装置を提供する。実施形態に係る半導体装置によれば、発振器からの第1クロックをN分周し、この第1クロックを1/N分周した第2クロックを出力する周波数分周回路と、前記第1クロックと前記周波数分周回路からの前記第2クロックとのいずれかを選択し、選択したいずれかクロックを出力する選択回路と、前記第1クロックまたは前記第2クロックのいずれかをカウントするタイマ回路と、前記タイマ回路のカウント結果をデコードし、デコードした第1結果を出力するデコーダと、前記デコーダからの前記第1結果に基づき、前記選択回路が前記第2クロックを選択するよう第1選択信号を出力するステートマシンと、前記第1選択信号に基づき、前記ステートマシンの動作を停止する停止信号を出力する論理回路とを具備する。以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。第1の実施形態第1の実施形態に係る半導体装置は、例えばメモリセルの消去動作時など、長期間に渡りメモリセルトランジスタのゲート電極と、このゲート電極の直下に位置するチャネルとの電位差を一定にする必要がある場合、制御部に供給されるクロック信号を制御するものである。具体的には、長期間に渡り動作させる必要のない構成例えばステートマシンなどにクロック信号例えば、Lレベルを入力させることで、その構成の動作を停止させるものである。これにより、この停止した構成における消費電力を低減するものである。<全体構成例>図1を用いて第1の実施形態に係る半導体装置の全体構成例について説明する。図1に示すように、本実施形態に係る半導体装置は、NAND型フラッシュメモリ1メモリchipと、このNAND型フラッシュメモリ1を制御するコントローラ2図1中、Controllerとを備える。NAND型フラッシュメモリ1は、大きく分類すると、データを保持可能とするメモリセルアレイ10図1中、Memorycellarray、周辺回路11、制御部12、及びコントローラ2と制御信号及びデータなどを入出力するPAD13を備える。図示するように、コントローラ2とNAND型フラッシュメモリ1とは信号線3で電気的に接続され、上述したようにコントローラ2から供給されるデータ及び制御信号によって、NAND型フラッシュメモリが所定の動作を行う。以下本実施形態において、長期間に渡りゲート電極とチャネルとの電位差を一定に保つ必要が生じる場合としてメモリセルアレイ10が保持するデータの消去動作を一例に挙げる。まず、図2を用いてNAND型フラッシュメモリ1の構成例を説明する。<メモリセルアレイ10>メモリセルアレイ10は、データ保持可能な複数の不揮発性のメモリセルトランジスタMTを備えている。そしてメモリセルトランジスタMTは、例えば電荷蓄積層と制御ゲートを含む積層ゲートを備えたnチャネルMOSトランジスタである。メモリセルトランジスタMTの制御ゲートはワード線として機能し、ドレインはビット線に電気的に接続され、ソースはソース線に電気的に接続されている。そして、メモリセルアレイ10は複数の不揮発性のメモリセルトランジスタMTを含んだブロックBLK0乃至BLKsを備えるsは自然数。図示するようにブロックBLK0乃至BLKsの各々は、不揮発性のメモリセルトランジスタMTの電流経路が直列接続された複数のNANDストリング10-1を備えている。NANDストリング10-1の各々は、例えば64個のメモリセルトランジスタMTと、選択トランジスタST1、ST2とを含んでいる。メモリセルトランジスタMTは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層浮遊ゲート:導電層と、浮遊ゲート上に形成された層間絶縁膜と、更に層間絶縁膜層上に形成された制御ゲート電極とを有するFG構造である。なお、このメモリセルトランジスタMTは、MONOS構造であってもよい。MONOS構造は、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層例えば絶縁膜と、電荷蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜以下、ブロック層と呼ぶと、更にブロック層上に形成された制御ゲート電極とを有する。なお、メモリセルトランジスタMTの個数は64個に限られず、128個や256個、512個等であってもよく、その数は限定されるものではない。またメモリセルトランジスタMTは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタST1、ST2間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタMTの一端側のドレイン領域は選択トランジスタST1のソース領域に接続され、他端側のソース領域は選択トランジスタST2のドレイン領域に接続されている。同一行にあるメモリセルトランジスタMTの制御ゲート電極はワード線WL0~WL63のいずれかに共通接続され、同一行にあるメモリセルトランジスタMTの選択トランジスタST1、ST2のゲート電極は、それぞれセレクトゲート線SGD1、SGS1に共通接続されている。なお説明の簡単化のため、以下ではワード線WL0~WL63を区別しない場合には、単にワード線WLと呼ぶことがある。また、メモリセルアレイ10において同一列にある選択トランジスタST1のドレインは、いずれかのビット線BL0~BLnに共通接続される。以下、ビット線BL0~BLnについても、これらを区別しない場合には一括してビット線BLと呼ぶn:自然数。選択トランジスタST2のソースはソース線SLに共通接続される。また、ブロックBLK0~ブロックBLKsについても。これらを区別しない場合には、一括してブロックBLKと呼ぶ。また、同一のワード線WLに接続された複数のメモリセルトランジスタMTには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、複数のNANDストリング10-1はブロックBLK単位で一括してデータが消去される。<メモリセルトランジスタMTの閾値分布について>次に図3を用いて上記メモリセルトランジスタMTの閾値分布について説明する。図3は、横軸に閾値分布を、縦軸にメモリセルトランジスタMTの数を表したグラフを示す。図示するように、各々のメモリセルトランジスタMTは、例えば2値2levelsのデータ1ビットデータを保持できる。すなわち、メモリセルトランジスタMTは、閾値電圧Vthの低い順に‘1’、及び‘0’の2種のデータを保持できる。メモリセルトランジスタMTにおける‘1’データの閾値電圧Vth0は、Vth0<V01である。‘0’データの閾値電圧Vth1は、V01<Vth1である。このようにメモリセルトランジスタMTは、閾値に応じて‘0’データ、及び‘1’データの1ビットデータを保持可能とされている。この閾値電圧は、電荷蓄積層に電荷を注入することによって変動する。また、上記メモリセルトランジスタMTは4値以上のデータを保持可能とされても良い。次に図2に戻りロウデコーダ11-1について説明する。<ロウデコーダ11-1>ロウデコーダ11-1は、データの書き込み動作時、及び読み出し動作時において、制御部12-1から与えられたブロックアドレスをデコードし、その結果に基づいてブロックBLKを選択する。これにより、ロウデコーダ11-1は、選択されたブロックBLKに対応するメモリセルアレイ10のロウ方向を選択する。つまり、制御部12-1から与えられる制御信号に基づいて、ロウデコーダ11-1はセレクトゲート線SGD1、SGS1、及びワード線WL0~WL63に対し、電圧発生回路11-2から与えられた電圧をそれぞれ印加する。<電圧発生回路11-2>次に電圧発生回路11-2について説明する。電圧発生回路11-2は、図示せぬリミッタ回路及びチャージポンプ回路を備え、制御部12-1により例えばデータの書き込み動作、読み出し動作、及び消去動作に必要な電圧を発生する。具体的には、データの書き込み時に電圧VPGM、及び電圧VPASSを発生させ、データの読み出し時に電圧VREAD及びVCGRを発生させ、消去時にVERAを発生させる。電圧VPGMとは、データの書き込み時に選択ワード線WLに転送される電圧であり、メモリセルトランジスタMTにおけるチャネルの電荷が電荷蓄積層に注入され、該メモリセルトランジスタMTの閾値が別レベルに遷移する程度の大きさの電圧である。すなわち、図2において、閾値電圧をVth1からVth0へと遷移させる程度の大きさの電圧である。電圧VPASSとは、データの書き込み時に、非選択ワード線WLに転送される電圧であり、メモリセルトランジスタMTがオン状態とされる電圧である。電圧VREADとは、データの読み出し時に非選択ワード線に転送される電圧であり、保持するデータに関わらずメモリセルトランジスタMTをオン状態とする電圧である。電圧VCGRとは、データの読み出し時に選択ワード線WLに転送される電圧である。電圧VCGRとは、メモリセルトランジスタMTから読み出そうとするデータに応じた電圧である。また、この電圧VCGRは書き込みベリファイ電圧としても使用される。すなわち、電圧VCGRをある一定の値に設定することで、所望の書き込みベリファイ電圧を設定する。そして、この電圧VCGRにより、メモリセルトランジスタMTがオン状態とされれば、メモリセルトランジスタMTの閾値電圧は設定した書き込みベリファイ電圧よりも低く、逆にメモリセルトランジスタMTがオフ状態とされればベリファイ電圧よりも高いことが確認できる。そして、この書き込みベリファイ電圧はリミッタ回路により制御される。すなわち、メモリセルトランジスタMTの閾値分布に応じて、この書き込みベリファイ電圧を個々に設定できる。電圧VERAとは、データの消去時にメモリセルトランジスタMTが配置されるウェル領域に印加され、メモリセルトランジスタMTを構成する電荷蓄積層内の電荷を引き抜き、メモリセルトランジスタMTの閾値を負に遷移させるための電圧である。すなわち、図2において、閾値電圧をVth0からVth1へと遷移させるための電圧である。<センスアンプ11-3>次にセンスアンプ11-3について説明する。センスアンプ11-3は、データの読み出し時において読み出し対象のメモリセルトランジスタMTに接続されたビット線BL読み出し対象のビット線BLから読み出されたデータをセンスして増幅する。具体的には、センスアンプ11-3は、読み出し対象とするビット線BLを所定の電圧例えば、電圧VDDにプリチャージした後、ロウデコーダ11-1により選択されたNANDストリング10-1によってビット線BLを放電させ、そのビット線BLの放電状態をセンスする電圧センス型。つまり、センスアンプ11-3でビット線BLの電圧を増幅してメモリセルトランジスタMTの有するデータをセンスする。次いで、読み出したデータを、データ線Dlineを介してデータ入出力回路8に転送する。なお、この際、読み出し対象ではないビット線BLは電圧VDDに固定する。またなお、データの読み出しは、電流センス型であっても良い。また電流センスの場合、ビット線BLに電流を流し、このビット線BLに流れる電流値をセンスする。この電流値によってメモリセルトランジスタMTのデータを判定する。また更に、データの書き込み時では、センスアンプ11-3は書き込み対象のビット線BLに書き込みデータを転送する。具体的には、‘1’データ書き込みの場合には、ビット線BLに所定の電圧例えば、電圧VDDを転送し、‘0’データ書き込みの場合には、ビット線BLに、例えば0Vを転送する。この際、書き込み対象とならないビット線BLは電圧VDDに固定する。以上のようにデータの読み出し及び書き込みは、隣接する2本のビット線BLのうちの1本ずつ行われる。更に、データの消去時では、センスアンプ11-3は、メモリセルアレイ10から電気的に分離される。つまり、ビット線BLに接続され、センスアンプ11-3内に形成された図示せぬMOSトランジスタをカットオフする。これによって、消去時にメモリセルトランジスタMTが形成されるウェルに印加された電圧VERAがビット線BLを介してセンスアンプ11-3に転送されることを防ぐ。なお、この消去時間teraは、上記データの読み出し時間tread、及びデータの書き込み時間tpgmに比して約1000倍の大きさとされる。<データ入出力回路13-1>データ入出力回路13-1は、図示せぬI/O端子を介してホストhostから供給されたアドレス及びコマンドを制御部12-1へ出力する。またデータ入出力回路8は、書き込みデータを、データ線Dlineを介してセンスアンプ11-3へと出力する。また、データをホストへ出力する際は、制御部12-1からの命令を受け、センスアンプ11-3が増幅したデータを、データ線Dlineを介して受け取った後、I/O端子を介してホストへ出力する。<制御部12-1の詳細>次に図4を用いて本実施形態に係る制御部12-1の詳細について説明する。図4に示すように、制御部12-1は、N分周周波数分周回路120-1、切り替え回路120-2セレクタ、タイマ回路120-3、デコーダ120-4、中段受付回路120-5、AND回路120-6、120-7、主制御回路120-8、ステートマシン回路120-9、再起動回路120-10、及び分周ON回路120-11を備える。なお、発振回路11-4オシレータは、制御部11ではなく図1に示す周辺回路11に含まれる。N分周周波数分周回路120-1は、発振回路11-4から出力されるクロック信号CLKoriを取り込み、これを1/Nに分周する。次いでN分周周波数分周回路120-1は、1/N分周したクロック以下、1/N分周クロック信号CLKdivを切り替え回路120-2に供給する。なお、本実施形態では、例えばN=8とする。すなわち、発振回路11-4が出力したクロック信号CLKの周波数を1/8にする。切り替え回路120-2は発振回路11-4からのクロック信号CLKoriと、N分周周波数分周回路120-1からの1/N分周クロック信号CLKdivとを受け取り、後述する分周ON回路120-11から供給される分周ON/OFF信号に基づき、クロック信号CLKoriまたは1/N分周クロック信号CLKdivのいずれかクロック信号CLKをタイマ回路120-3、及びAND回路120-7に供給する。なお、分周を行っていない高速のクロック信号CLKoriと1/N分周クロック信号CLKdivとを区別しない場合には、単にクロック信号CLKと呼ぶ。タイマ回路120-3は、切り替え回路120-2から供給されたいずれかクロック信号CLKをカウントし、このカウント結果をデコーダ120-4、ステートマシン120-9、及び主制御回路120-8に供給する。後述するが、タイマ回路120-3は、フリップフロップF/Fで形成されている。すなわち、タイマ回路120-3は、切り替え回路120-2から供給されるクロック信号CLKに同期してデータを取り込み、所定の演算結果をカウント値ビット値として出力する。また例えばN=8の場合、タイマ回路120-3は、分周を行わない場合と比べて3ビット分フリップフロップを省略した構成とされる。デコーダ120-4は、タイマ回路120-3から供給されたカウント値をデコードし、このデコード結果を信号SETとして再起動回路120-10に供給する。再起動回路120-10には、信号RESET、信号SET、及び分周ON信号ori図中、信号Bが供給され、これらの値に応じて、分周ON回路120-11に、分周ON信号cal図中、信号Cを出力する。分周ON信号calとはL又はHレベルの信号である。ステートマシン回路120-9から信号RESET分周ON信号の反転信号が供給されると、分周ON回路120-11に、Lレベルの信号Cを出力する。これに対し、信号SESETがステートマシン回路120-9から出力されるまで、再起動回路120-10は、Hレベルの信号Cを出力する。分周ON回路120-11は、再起動回路120-10からの信号に応じて、分周ONまたはOFF信号のいずれかを出力する。具体的には、再起動回路120-10から、Lレベルの信号Cが供給されると、分周OFF信号分周を行わない旨:ここでは、Lレベルとするを切り替え回路120-2、AND回路120-6、及びAND回路120-7に出力する。これに対し、分周ON回路120-11は、再起動回路120-10からHレベルの信号Cが供給されると、分周ON信号分周を行う旨:Hレベルとするを切り替え回路120-2AND回路120-6、及びAND回路120-7に出力する。AND回路120-6は、発振回路11-4からのクロック信号CLKoriと、分周ON/OFF信号とをAND演算し、この演算結果をステートマシン回路120-9に供給する。例えば、分周ON信号が供給されると、AND回路120-6は、発振回路11-4からのクロック信号CLKoriの値に拘わらず、演算結果として常にLレベルを出力する。これに対し、例えば、分周OFF信号が供給されると、AND回路120-6は、演算結果としてHレベルを出力する。すなわち、ステートマシン回路120-9を再起動するための信号を出力する。AND回路120-7は、切り替え回路120-2からのクロック信号CLKoriまたは分周1/Nクロック信号CLKdivのいずれかと、分周ON/OFF信号calとをAND演算し、この演算結果を主制御回路120-8に供給する。例えば、分周ON信号が供給されると、AND回路120-6は、切り替え回路120-2からの信号の値に拘わらず、演算結果として常にLレベルを出力する。これに対し、例えば、分周OFF信号が供給されると、AND回路120-7は、演算結果としてHレベルを出力する。すなわち、主制御回路120-8を再起動するための信号を出力する。ステートマシン回路120-9は、AND回路120-6からLレベルの信号が供給されている期間、自身の動作を停止する。これに対し、AND回路120-6の演算結果がHレベルとされると、停止状態から復帰し、元の動作に戻る。また、タイマ回路120-3から所定のカウント値例えば、消去状態が終了したことを供給されると、信号RESETを再起動回路120-10に出力する。更に、中断を受け可能なステートにおいて、後述する中断受付回路120-5から中断信号が転送されてきた場合、ステートマシン回路120-9は論理回路121-2へRESET信号を発生する。これは、後述するステート遷移以外にも、中断受付回路からの信号によってAND回路120-6による動作の停止を解除する必要があるためである。主制御回路120-8は、ステートマシン回路120-9からのシーケンスに応じて、NAND型フラッシュメモリの所定の動作に必要な電圧、コマンドなどを生成し、これらをNAND型フラッシュメモリに供給する。また、主制御回路120-8は、AND回路120-7から演算結果としてLレベルの信号が供給されると、自身の動作を停止する。これに対し、AND回路120-7から演算結果としてHレベルの信号が供給されると、停止状態から復帰し、元の動作に戻る。中段受付回路120-5は、例えばN分周している際に、高速クロックで動作する必要のある動作コマンドをPAD13から例えば割り込みで受け付けると、これをステートマシン回路120-9に転送する。このため、中段受付回路120-5は、発振回路11-4からのクロック信号CLKが供給されている。割り込みしてくるコマンドとして、例えば、中断コマンド、Cache用Bufferを搭載したシステムによる多重動作など、急なステート遷移を必要とするようなコマンドがある。<再起動回路120-10の詳細>次に、上述した再起動回路120-10の詳細な構成について説明する。図4に示すように、再起動回路120-10は、AND回路121-1、信号SET、信号RESETが供給される論理回路121-2、及びこの後段に位置するフリップフロップ121-3を備える。AND回路121-1は、ステートマシン回路120-9からの分周ON信号ori以下、信号Bと呼ぶことがあると、フリップフロップ121-3からの信号F/F以下、信号Aと呼ぶことがるを反転した信号とをAND演算し、この演算結果を分周ON信号calこれを、信号Cとするとして出力する。つまり、フリップフロップ121-3からの信号F/FがHレベルであると、分周ON信号oriの値に拘わらず、AND回路121-1は演算結果として、Lレベルの分周ON信号calを出力する。これに対し、フリップフロップ121-3からの信号F/Fが反転した結果、HレベルからLレベルへとされると、AND回路121-1は演算結果として、Hレベルの分周ON信号calを出力する。論理回路121-2には、信号SET及び信号RESETが供給され、この演算結果を後段のフリップフロップ121-3に供給する。論理回路121-2は、信号RESETが供給されるまで、フリップフロップ121-3に対し信号F/FとしてHレベルを出力させる。これに対し、信号RESETが供給されると、フリップフロップ121-3に対し信号F/FとしてLレベルを出力させる。フリップフロップ121-3は、論理回路121-2からの信号に基づき、L、又はHレベルの信号F/Fを出力する。フリップフロップ121-3が出力する信号F/Fは、ステートマシン回路120-9から信号RESETが供給されない限り、Lレベルとされる。つまり、ステートマシン回路120-9から信号RESETが供給されて初めて、フリップフロップ121-3は信号F/FとしてHレベルの信号を出力する。これにより、AND回路121-1は分周ON信号oriと信号F/FとをAND演算した結果、Lレベルの分周ON信号calを出力する。このため、AND回路120-6は、分周ON信号calがLレベルとされた結果、Hレベルの演算結果がAND回路120-6からステートマシン回路120-9に供給される。このようにして、再起動回路120-10は分周ON信号calとしてLレベルまたはHレベルのいずれかを出力し、ステートマシン回路120-9の停止または復帰の制御をする。<タイマ回路120-3の詳細>次に、図5を用いてタイマ回路120-3の詳細の構成について説明する。タイマ回路120-3は、上述したように複数のフリップフロップF/F、及び加算器adderを備える。N=8の場合、カウントするビット数が3ビット分だけ少なくなることから、設けられるフリップフロップF/Fの数は、クロック信号CLKoriを分周する前に比べて、3ビット分、すなわち3つのフリップフロップF/Fを省略することが出来る。すなわち、元々m個のフリップフロップF/Fが必要だとすると、タイマ回路120-3は、分周することによって、m-3個のフリップフロップF/Fを備えていればよい。なお、加算器adderは、1実際は、m-3桁の000001と、m-3個のフリップフロップF/FがノードN1へと出力した値とを加算し、この加算結果を、更にm-3個のフリップフロップF/F0~F/Fm-3に出力する。例えば、m-3=3とすると、加算器adderは001とフリップフロップF/F0~フリップフロップF/F2からの出力とを加算することになる。図示するように、0ビット目のフリップフロップF/F0は、加算器adderによる、000001とフリップフロップF/F1~フリップフロップF/Fmの出力との加算結果を、切り替え回路120-2からのクロック信号CLKクロック信号CLKori又はクロック信号CLKdivのいずれかが供給されたタイミングで取り込む。次いで、次のクロック信号CLKが供給されたタイミングで、取り込んだ値を加算器adder及びデコーダ120-4に供給する。同様に、1ビット目のフリップフロップF/F1は、加算器adderによる、000001とフリップフロップF/F1~フリップフロップF/Fmの出力との加算結果を、切り替え回路120-2からのクロック信号CLKが供給されたタイミングで取り込む。次いで、次のクロック信号CLKが供給されたタイミングで、取り込んだ値を加算器adder及びデコーダ120-4に供給する。以下、m-3ビット目のフリップフロップF/Fmについても同様である。<タイマ回路120-3の動作>次に、図5を用いて上述したタイマ回路120-3の動作について簡単に説明する。なお、ここでは説明を簡単にするために、m-3=3として説明をする。すなわち、加算器adderに加算される一方の値は001である。また、初期値としてフリップフロップF/F0~フリップフロップF/F2は、000を出力するものとする。まず、フリップフロップF/F0~フリップフロップF/F2は、切り替え回路120-2から供給されるクロック信号CLKで、加算器adderから供給された001を取り込み、次いで、次のクロック信号CLKに同期して、001をノードN1に出力する。次に、加算器adderは001とノードN1の001とを加算し、この加算結果である010をフリップフロップF/F0~フリップフロップF/F2に供給する。フリップフロップF/F0~フリップフロップF/F2は、010を、切り替え回路120-2から供給されるクロック信号CLKに同期して取り込み、次いで、クロック信号CLKに同期して010をノードN1に出力する。次いで、加算器adderは001と010とを加算し、その加算結果011をフリップフロップF/F0~フリップフロップF/F2に供給する。フリップフロップF/F0~フリップフロップF/F2は、011を切り替え回路120-2から供給されるクロック信号CLKに同期して取り込み、次いで、クロック信号CLKに同期して011をノードN1に出力する。以下同様に、タイマ回路120-3は、100、101、110、及び111までカウントする。<ステートマシン回路120-9の動作>次に、上述したステートマシン回路120-9の動作について簡単に説明する。上述したようにステートマシン回路120-9は、タイマ回路120-3から供給される値に応じて、信号RESETを出力する。ここで、タイマ回路120-3が001を出力している状態を、ステートS1以下、S1、タイマ回路120-3が010~101を出力している状態をステートS2以下、S2、そしてタイマ回路120-3が111を出力した状態をステートS3以下、S3とする。ここで例えば、S2をメモリセルトランジスタMTの消去動作をする期間とすると、S3は消去動作が終了して次の動作例えば、消去ベリファイに遷移していることを意味する。ステートマシン回路120-9は、タイマ回路120-3から001を供給されると、S1に遷移していると認識し、010~110が供給される期間は、S2であることを認識する。そして、タイマ回路120-3から供給される値が110から111とされたタイミングで、状態がS2からS3へと切り替わったと認識する。このため、タイマ回路120-3から111を供給されると、ステートマシン回路120-9は、自身を停止状態から復帰させるため、再起動回路120-10に信号RESETを出力する。<制御部12-1の動作>次に、図6を用いて上記した制御部12-1全体の動作について説明する。図5は、制御部12-1の動作を示すタイムチャートである。図示するように、縦軸に切り替え回路120-2が出力するクロック信号発振回路11-4からのクロック信号oriまたは1/N分周クロック信号div、主制御回路12-1の状態、ステートマシン回路120-9が出力する分周ON信号ori信号B、フリップフロップ121-3が出力する信号F/F信号A、及びAND回路121-1が出力する分周ON信号cal信号Cを取り、横軸に時間tを取る。切り替え回路120-2は、時刻t0から時刻t1の期間ステートS1、発振回路11-4からのクロック信号CLKoriをタイマ回路120-3に出力する。時刻t1でタイマ回路120-3が規定値001→010に達すると、ステートS1からステートS2に状態が遷移する。するとステートマシン回路120-9は、時刻t1において信号B分周ON信号oriをLレベルからHレベルとする。これに応じて、AND回路121-1は演算の結果として、分周ON信号calをLレベルからHレベルにする。その後ステートマシン回路120-9は、時刻t2においてタイマ回路120-3が、例えばカウント値111を出力することを期待する。すなわち、時刻t2でステートマシン回路120-9は、ステートS2メモリセルトランジスタMTのデータ消去動作が終了することを期待する。すると、ステートマシン回路120-9は、信号RESET図示せぬを出力する。これに応じて、フリップフロップ121-3は信号AをLレベルからHレベルにする。これにより、AND回路121-1はそれまでの分周ON信号calをHレベルからLレベルとする。これに応じてAND回路120-6がAND演算の結果、Hレベルを出力することで、ステートマシン回路120-9が再起動する。また、時刻t2で分周ON信号calがLレベルとされることから、切り替え回路120-2は、この時刻t2でそれまで選択していた1/N分周クロック信号CLKdivからクロック信号CLKoriへと切り替える。時刻t2を経過すると、ステートS2からステートS2 ́へと遷移する。このステートS2 ́とは、次のステートS3へと遷移するためのダミー期間であるが、このダミー期間を設けなくてもよい。その後、時刻t3において、ステートS3に遷移するこのステートS3では例えば消去動作以外であって、高速処理の読み出し動作、書き込み動作などが実行される。<第1の実施形態に係る効果>本実施形態に係る半導体装置であると、以下1の効果を奏することが出来る。1消費電力を低減することが出来るその1。上述したように、本実施形態に係る半導体装置であると、タイマ回路120-3での消費電力を低減することが出来る。上述したように、ステートマシン回路120-9や主制御回路120-8などがタイマ回路120-3のカウント値を把握することで、現在の状態例えば、ステートS1~S3のいずれかを認識している。ここで、本実施形態ではクロック信号CLKを1/Nに分周させる周波数分周回路120-1を備えることから、ある一定の期間tを計測する際、タイマ回路120-3内のフリップフロップF/Fに供給されるクロック信号CLKの変化点が少なくて済む。すなわち、クロック信号CLKの変化点は、本来の1/Nで済む。このため、フリップフロップF/Fがデータを取り込む際に、このフリップフロップF/F内に流れるスイッチング電流Iを低減することが出来る。具体的には、例えばN=8とすると、ある期間tの間にフリップフロップF/Fに供給されるクロック信号CLKの変化点この変化点で、スイッチング電流Iが流れるが1/8とされるため、消費電力も1/8とされる。2消費電力を低減することが出来るその2。本実施形態に係る半導体装置であると、上記1の効果に加え、更に2の効果を奏することが出来る。本実施形態に係る半導体装置であると、上述したように、例えば消去動作を行っている期間上述したステートS2、ステートマシン回路120-9、及び主制御回路120-8の動作が停止する。厳密には、ステートマシン回路120-9において、信号RESETを出力する機能以外は、ステートS2の期間停止している。これは、上述したが、ステートS2の期間、AND回路120-6とAND回路120-7とがそれぞれLレベルステートS2の期間、演算結果は固定されたLレベルを、これらステートマシン回路120-9及び主制御回路120-8に出力するからである。この停止によって、ステートマシン回路120-9及び主制御回路120-8が動作を停止するため消費電力を低減することが出来る。本実施形態に係る半導体装置では、この停止をメモリセルトランジスタMTのデータ消去動作が行われる期間に実施することを一例として挙げたが、この消去動作の期間は上述したように書き込み/読み出しベリファイ動作に要する期間に比して1000倍程度長いことから、この期間に電力を消費しないことは、更なる消費電力の低減に繋がる。3面積を縮小させることが出来るその1。上記1、2の効果に加え、3の効果を更に奏することが出来る。本実施形態に係る半導体装置であると、タイマ回路120-3が備えるフリップフロップF/Fの数を3ビット分省略することが出来る。これは上述したように、周波数分周回路120-1でクロック信号CLKを1/8分周しているためである。[第2の実施形態]次に第2の実施形態に係る半導体装置について説明する。第2の実施形態に係る半導体装置は、例えばメモリセルトランジスタMTのデータ消去動作時に、ステートマシン回路120-9に1/N分周クロック信号CLKを供給することで、ステートマシン回路120-9の動作を最小限に抑えるものである。具体的には、データ消去動作を実行している期間に、1/N分周クロック信号CLKの、例えばLレベルに遷移している期間を設けることで、実質ステートマシン回路120-9の動作を停止させるものである。なお、本実施形態に係る半導体装置であっても、上記第1の実施形態と同様に主制御回路120-8の動作は停止する。<構成>図7を用いて第2の実施形態に係る制御部12の構成について説明する。なお、上記第1の実施形態に係る制御部11と同一の構成については説明を省略する。図示するように、AND回路120-6、及び再起動回路120-10を廃した構成をとる。以下、具体的に説明する。切り替え回路120-2は、クロック信号CLKori及び1/N分周クロック信号CLKdivのいずれかを選択し、これらクロック信号CLKのいずれかをステートマシン回路120-9に直接供給する。AND回路120-7はステートマシン回路120-9から供給される分周ON信号と、切り替え回路120-2から供給されるクロック信号CLKとをAND演算し、この演算結果を、信号CLKCとして主制御回路120-8に出力する。つまり、ステートマシン回路120-9から供給される分周ON信号がHレベルとされると、AND回路120-7は、切り替え回路120-2からのクロック信号CLKの値に拘わらず、Lレベルを出力する。なお、ステートマシン回路120-9が分周ON信号を出力するタイミングは、上記第1の実施形態で説明したため、説明を省略する。主制御回路120-8は、AND回路120-7から、Lレベルの信号CLKCが供給されると、動作を停止する。これに対し、信号CLKCがHレベルとされると、上述した動作を実行する。なお、分周ON信号の制御は、ステートマシン回路120-9が供給されるタイマ回路120-3からのカウント値に応じて行う。<第2の実施形態に係る効果>4面積を縮小することが出来るその2本実施形態に係る半導体装置であると、上記第1の実施形態に係る半導体装置に対して、AND回路120-6、及び再起動回路120-10を廃した構成とされる。このため、これらAND回路120-6、及び再起動回路120-10の分だけ面積を縮小することが出来る。更に、消去動作に要する時間teraが、1/N分周クロック信号CLKdivがLレベルとされる期間と等しい、又はこの時間teraの方が小さければ、実質消去動作時にステートマシン回路120-9及び主制御回路120-8の動作が停止していることになる。つまり、上記条件を満たすのであれば、本実施形態に係る半導体装置であっても、上記1~3の効果を得つつ、4の効果を奏することが出来る。なお、例え、時間teraが、1/N分周クロック信号CLKdivがLレベルとされる期間よりも長い場合であった場合、ステートマシン回路120-9、主制御回路120-8は動作状態へと遷移するが、少なくともクロック信号CLKoriよりも単位時間当たりの変化点が少なければ周波数が分周されていれば、上記1~3と同様の効果を奏することが出来る。なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。