第1のゲートと、第2のゲートと、酸化物半導体を有する第3のゲートと、チャネル形成領域を含む半導体層と、を有するトランジスタと、データ線と、を有し、前記第1のゲートは、前記チャネル形成領域と重なる位置に、前記第3のゲートを間に挟んで設けられ、前記第3のゲートは、前記チャネル形成領域と重なる領域と、前記第1のゲートの端部を超えて延伸し、前記データ線に接続するオフセット領域を有し、前記第2のゲートは、前記オフセット領域と重なる位置に設けられていることを特徴とする半導体装置。請求項1において、前記半導体層は、酸化物半導体であることを特徴とする半導体装置。請求項1または請求項2において、前記第2のゲートは、前記第1のゲートの端部と、前記オフセット領域と、前記データ線の端部と重なる位置に設けられていることを特徴とする半導体装置。第1の制御ゲートと、第2の制御ゲートと、記憶ゲートと、チャネル形成領域を含む半導体層と、を有するトランジスタを有し、ワード線と、データ線と、制御線と、読み出し信号線と、ビット線を有し、前記第1の制御ゲートは前記ワード線と接続され、前記第2の制御ゲートは前記制御線と接続され、前記記憶ゲートは前記データ線と接続され、前記トランジスタのソースまたはドレインの一方は、前記読み出し信号線と接続され、前記ソースまたは前記ドレインの他方は、前記ビット線と接続され、前記第1の制御ゲートは、前記チャネル形成領域と重なる位置に、前記記憶ゲートを間に挟んで設けられ、前記記憶ゲートは、前記チャネル形成領域と重なる領域と、前記第1の制御ゲートの端部を超えて延伸し、前記データ線に接続するオフセット領域を有し、前記第2の制御ゲートは、前記オフセット領域と重なる位置に設けられていることを特徴とする半導体装置。請求項4において、前記記憶ゲートは、酸化物半導体であることを特徴とする半導体装置。請求項4乃至請求項5において、前記半導体層は、酸化物半導体であることを特徴とする半導体装置。請求項2乃至請求項6において、前記第2の制御ゲートは、前記第1の制御ゲートの端部と、前記オフセット領域と、前記データ線の端部と重なる位置に設けられていることを特徴とする半導体装置。第1の制御ゲートと、第2の制御ゲートと、酸化物半導体で形成された記憶ゲートを有するトランジスタを含むメモリセルを有し、前記第1及び前記第2の制御ゲートの電位を、前記記憶ゲートを導電体化させる電位とし、前記記憶ゲートに記憶させる電位を供給し、前記第1及び前記第2の制御ゲートの電位を、前記記憶ゲートを絶縁体化させる電位とすることを特徴とする半導体装置の駆動方法。請求項8において、前記記憶ゲートに記憶させる前記電位は、前記トランジスタをオフ状態とする電位であることを特徴とする半導体装置の駆動方法。第1の制御ゲートと、第2の制御ゲートと、酸化物半導体で形成された記憶ゲートを有するトランジスタを含むメモリセルを有し、前記トランジスタのドレインに第1の電位を供給した後、前記トランジスタのソースに第2の電位を供給し、前記第1の制御ゲートに前記記憶ゲートを導電体化させる電位を供給し、前記ドレインの電位変化を検出することを特徴とする半導体装置の駆動方法。請求項10において、前記第2の制御ゲートの電位は、前記記憶ゲートを絶縁体化させる電位であることを特徴とする半導体装置の駆動方法。請求項10または請求項11において、前記第1の電位と、前記第2の電位は、異なる電位であることを特徴とする半導体装置の駆動方法。上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状態でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。高集積化、大記憶容量化が可能な半導体装置を提供することを目的の一とする。動作が安定し、信頼性の高い半導体装置を提供することを目的の一とする。高速動作が可能な半導体装置を提供することを目的の一とする。消費電力が低減された半導体装置を提供することを目的の一とする。本明細書で開示する発明の一態様は、上記課題の少なくとも一つを解決する。開示する発明の一態様では、トランジスタに酸化物半導体を用いた記憶ゲートを設ける。記憶ゲートをN型化導電体化させ、該記憶ゲートに特定の電位を供給した後、該記憶ゲートを絶縁体化させて電位電荷を保持させる。本発明の一態様は、第1のゲートと、第2のゲートと、酸化物半導体を有する第3のゲートと、チャネル形成領域を含む半導体層と、を有するトランジスタと、データ線と、を有し、第1のゲートは、チャネル形成領域と重なる位置に、第3のゲートを間に挟んで設けられ、第3のゲートは、チャネル形成領域と重なる領域と、第1のゲートの端部を超えて延伸し、前記データ線に接続するオフセット領域を有し、第2のゲートは、オフセット領域と重なる位置に設けられていることを特徴とする半導体装置である。第2のゲートは、第1のゲートの端部と、オフセット領域と、データ線の端部と重なる位置に設ける。本発明の一態様は、第1の制御ゲートと、第2の制御ゲートと、記憶ゲートと、チャネル形成領域を含む半導体層と、を有するトランジスタを有し、ワード線と、データ線と、制御線と、読み出し信号線と、ビット線を有し、第1の制御ゲートはワード線と接続され、第2の制御ゲートは制御線と接続され、記憶ゲートはデータ線と接続され、トランジスタのソースまたはドレインの一方は、読み出し信号線と接続され、ソースまたはドレインの他方は、ビット線と接続され、第1の制御ゲートは、チャネル形成領域と重なる位置に、記憶ゲートを間に挟んで設けられ、記憶ゲートは、チャネル形成領域と重なる領域と、第1の制御ゲートの端部を超えて延伸し、データ線に接続するオフセット領域を有し、第2の制御ゲートは、オフセット領域と重なる位置に設けられていることを特徴とする半導体装置である。第2の制御ゲートは、第1の制御ゲートの端部と、オフセット領域と、データ線の端部と重なる位置に設ける。本発明の一態様は、第1のゲートと、第2のゲートと、酸化物半導体を有する第3のゲートと、を有するトランジスタを含むメモリセルと、第1の配線と、第2の配線と、第4の配線と、第5の配線を有し、第1のゲートは第1の配線と電気的に接続され、第2のゲートは第5の配線と電気的に接続され、第3のゲートは第2の配線と電気的に接続され、トランジスタのソースまたはドレインの一方は第5の配線と電気的に接続され、トランジスタのソースまたはドレインの他方は、第4の配線と電気的に接続されていることを特徴とする半導体装置である。第3のゲートは、第1のゲートと重なる領域と、第2の配線に接続する領域と、第1のゲートの端部を超えて、第2の配線に接続する領域まで延伸するオフセット領域を有し、第2のゲートは、第1のゲートの端部と、第3のゲートが第2の配線と接続する領域と、第3のゲートのオフセット領域と重なる位置に設ける。記憶ゲートまたは第3のゲートに用いる酸化物半導体は、i型化真性化または実質的にi型化された酸化物半導体を用いることが好ましい。i型化された酸化物半導体電界を加えてi型化された酸化物半導体を含むのキャリア密度は、十分に小さい値1×1012/cm3未満、もしくは、1.45×1010/cm3未満をとるため、絶縁体として機能する。記憶ゲートまたは第3のゲートに用いる酸化物半導体は、電界を加えることによりi型化可能な酸化物半導体であれば、i型化真性化または実質的にi型化された酸化物半導体でなくとも用いることができる。記憶ゲートまたは第3のゲートに用いる酸化物半導体に電界を加え、酸化物半導体を導電体として機能させた時に、記憶させる情報の電位を与え、その後、酸化物半導体をi型化絶縁体化することで電位を保持させ、情報を記憶させることができる。記憶ゲートまたは第3のゲートは、トランジスタが有する半導体層のチャネル形成領域と重なる位置に設ける。トランジスタのチャネルが形成される半導体には、単結晶半導体、多結晶半導体、微結晶半導体、非晶質半導体等を用いることができる。半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を挙げることができる。トランジスタのチャネルが形成される半導体に酸化物半導体を用いると、オフ電流が極めて少ないトランジスタを実現することができる。このため、消費電力の小さい半導体装置を実現することができる。また、上記半導体装置において、第1の制御ゲート及び第2の制御ゲートの電位を、記憶ゲートを導電体化n型化させる電位とし、記憶ゲートに、メモリセルに記憶する電位を供給し、第1の制御ゲート及び第2の制御ゲートの電位を記憶ゲートを絶縁体化i型化させる電位とすることで情報の書き込みを行う。また、上記半導体装置において、第1の配線の電位を第3のゲートを導電体化させる電位とし、第2の配線に第3のゲートに記憶させる電位を供給し、第1の配線の電位を第3のゲートを絶縁体化させる電位とすることで情報の書き込みを行う。また、上記半導体装置において、トランジスタのドレインに第1の電位とするための電荷を供給プリチャージし、トランジスタのソースに第2の電位を供給し、第1の制御ゲートに情報を読み出すための電位を供給し、ドレインの電位変化を検出することで情報の読み出しを行う。また、上記半導体装置において、第4の配線に、第4の配線を第1の電位とするための電荷を供給プリチャージし、第3の配線に第2の電位を供給し、第1の配線に情報を読み出すための電位を供給し、第4の配線の電位変化を検出することで情報の読み出しを行う。なお、本明細書等において、不揮発性の半導体装置とは、電力が供給されない状態でも、一定期間以上少なくとも1×104秒以上、好ましくは1×106秒以上情報を保持可能な半導体装置をいう。本発明の一態様によれば、半導体装置の専有面積を削減できるため、高集積化、大記憶容量化が可能な半導体装置を提供することができる。また、情報の書き込みに高い電圧を必要としないため、ゲート絶縁層の劣化といった問題が生じにくく、書き換え可能回数や信頼性が飛躍的に向上する。さらに、情報を消去するための動作も不要であるため、高速な動作も容易に実現しうる。また、酸化物半導体を絶縁体化させて情報を記憶させるため、極めて長期にわたり記憶した情報を保持することが可能となる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、半導体装置の消費電力を低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能となる。本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。なお、本明細書等における第1、第2、第3などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではない。また、本明細書等において電極や配線の用語は、これらの構成要素を機能的に限定するものではない。例えば、電極は配線の一部として用いられることがあり、その逆もまた同様である。さらに、電極や配線の用語は、一体となった複数の電極や配線を指す場合もある。また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等において、電気的に接続には、何らかの電気的作用を有するものを介して接続されている場合が含まれる。ここで、何らかの電気的作用を有するものは、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、何らかの電気的作用を有するものには、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。なお、電圧とは2点間における電位差のことをいい、電位とはある一点における静電場の中にある単位電荷が持つ静電エネルギー電気的な位置エネルギーのことをいう。ただし、一般的に、ある一点における電位と基準となる電位例えば接地電位との電位差のことを、単に電位もしくは電圧と呼び、電位と電圧が同義語として用いられることが多い。このため、本明細書では特に指定する場合を除き、電位を電圧と読み替えてもよいし、電圧を電位と読み替えてもよいこととする。トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、IGFETInsulatedGateFieldEffectTransistorや薄膜トランジスタTFT:ThinFilmTransistorを含む。実施の形態1本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成およびその動作の一例について、図1乃至図4を参照して説明する。本実施の形態では、トランジスタにn型トランジスタnチャネル型トランジスタを用いる場合について説明する。図1Aは、トランジスタ210を含む不揮発性のメモリセル200の回路構成を示している。トランジスタ210は、第1の制御ゲート211と、記憶ゲート212と、第2の制御ゲート213を有している。図1Aにおいて、トランジスタ210の第1の制御ゲート211は、第1の配線201ワード線WLとも呼ぶと、電気的に接続されている。トランジスタ210の記憶ゲート212は、第2の配線202データ線DLとも呼ぶと、電気的に接続されている。第2の制御ゲート213は、第3の配線203制御線CLとも呼ぶと、電気的に接続されている。第1の制御ゲート211は、トランジスタ210のチャネル形成領域と、記憶ゲート212の一部と重なるように配置されている。第2の制御ゲート213は、記憶ゲート212のうち、トランジスタ210のチャネル形成領域と第2の配線202の間の領域に重なるように配置されている。トランジスタ210のソースまたはドレインの一方は、第4の配線204ビット線BLとも呼ぶと電気的に接続されている。トランジスタ210のソースまたはドレインの他方は、第5の配線205読み出し信号線RLとも呼ぶと、電気的に接続されている。トランジスタ210のチャネルが形成される半導体には、単結晶半導体、多結晶半導体、微結晶半導体、非晶質半導体等を用いることができる。半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を挙げることができる。このような半導体材料を用いたトランジスタ210は、十分な高速動作が可能なため、記憶した情報の読み出しなどを高速に行うことが可能である。つまり、半導体装置の高速動作が実現される。また、トランジスタ210のチャネルが形成される半導体に酸化物半導体を用いることもできる。酸化物半導体は、エネルギーギャップが3.0eV以上と大きく、酸化物半導体を適切な条件で加工して得られたトランジスタにおいては、オフ状態での単位チャネル幅1μmあたりのソースとドレイン間のリーク電流値オフ電流値を、使用時の温度条件下例えば、25°Cにおいて100zA/μm1×10-19A/μm以下、もしくは10zA/μm1×10-20A/μm以下、さらには1zA/μm1×10-21A/μm以下とすることができる。このため、消費電力の小さい半導体装置を実現することができる。トランジスタ210が有する記憶ゲート212は、酸化物半導体で形成する。酸化物半導体には、電界が加えられるとn型化する酸化物半導体と、電界が加えられるとp型化する酸化物半導体があることが知られているが、本明細書では電界が加えられるとn型となる場合を例に説明する。また、記憶ゲート212に用いる酸化物半導体はi型化真性化または実質的にi型化された酸化物半導体を用いることが好ましい。記憶ゲート212に用いる酸化物半導体は、電界を加えることによりi型化可能な酸化物半導体であれば、i型化真性化または実質的にi型化された酸化物半導体でなくとも用いることができる。ただし、i型化真性化または実質的にi型化された酸化物半導体は、電界を加えなくともi型であるため、回路設計がしやすく、消費電力を抑えた半導体装置を作製することができる。ここで、図2を用いて、誘電体として絶縁体と酸化物半導体の積層体を用いた、容量素子300の過渡電流特性の測定結果を説明しておく。図2Aは、測定した容量素子300の積層構成を説明する模式図である。容量素子300は、電極301と電極304の間に、酸化物半導体302と絶縁体303を有している。電極301は酸化物半導体302と接しており、電極304は絶縁体303と接している。酸化物半導体302には、厚さ30nmのIn-Ga-Zn系の酸化物半導体を用いた。絶縁体303には、厚さ100nmの酸化珪素を用いた。また、電極301と電極304が重なる面積を1mm2とした。過渡電流の測定は、アジレントテクノロジー株式会社製プレシジョン半導体パラメータアナライザ4156Cを用いて行った。測定は、まず、電極301の電位を0Vとし、電極304の電位を2Vとして、電極301と電極304の間に流れる電流値を60秒間測定した。次に、電極301の電位を0Vとし、電極304の電位を-2Vとして、電極301と電極304の間に流れる電流値を60秒間測定した。図2Bに、過渡電流の測定結果を示す。図2Bにおいて、横軸は電圧印加時間測定時間を示し、縦軸は電極301と電極304の間に流れる電流の絶対値を示している。図2B中の曲線311は、電極304に2Vを加えた時の電極301と電極304の間に流れる電流値の変化を示しており、曲線312は、電極304に-2Vを加えた時の電極301と電極304の間に流れる電流値の変化を示している。曲線311及び曲線312より、電極304に2Vを加えた場合は、電極301と電極304の間にほとんど電流が流れないが、その後、電極304に-2Vを加えると、電圧を加えてから30秒間ほどは、電極304に2Vを加えた場合に比較して明らかに多くの電流が流れていることがわかる。なお、図ではわかりにくいが、30秒経過後も曲線312で示される電流値は、曲線311で示される電流値よりも大きいことが確認できている。なお、酸化物半導体はエネルギーギャップが3.0~3.5eV以上と大きく、i型化真性化または実質的にi型化された酸化物半導体のキャリア密度は、一般的なシリコンウェハにおけるキャリア密度1×1014/cm3程度と比較して、十分に小さい値例えば、1×1012/cm3未満、もしくは、1.45×1010/cm3未満をとる。すなわち、i型化または実質的にi型化された酸化物半導体は、シリコンなどを用いた半導体と比較して遙かに絶縁体に近い状態となる。また、シリコンやゲルマニウムなどを用いた半導体は、半導体に正の電界が加わると、該半導体がn型化され、負の電界が加わるとp型化されるため、電界が加わると常に導電体となる。一方、In-Ga-Zn系などの酸化物半導体では、酸化物半導体に正の電界が加わると、該酸化物半導体はn型化されるが、負の電界が加えられてもi型のままとなる。図2Bに示す過渡電流の測定結果から、以下の考察が得られる。電極304に2Vを加えると、絶縁体303を介して酸化物半導体302に正の電界が加えられ、酸化物半導体302がn型化する。酸化物半導体302はn型化すると、電極301から酸化物半導体302中に電荷が供給されて導電体として機能するため、容量素子300の誘電体層は絶縁体303のみとなる。絶縁体303は絶縁体であるため、電極301と電極304の間に電流はほとんど流れない。次に、電極304に-2Vを加えると酸化物半導体302がi型となる。前述したように、酸化物半導体はエネルギーギャップが3.0eV以上と大きく、i型化または実質的にi型化された酸化物半導体は、シリコンなどを用いた半導体と比較して遙かに絶縁体に近い状態となる。そのため、n型化導電体化された時に酸化物半導体302中に供給された電荷は、i型化絶縁体化された酸化物半導体302から容易に移動することができない。図2Bの曲線312は、酸化物半導体302が絶縁体化されたことにより、まず電極301と酸化物半導体302の接合界面近傍の、酸化物半導体302中の電荷の移動が起こり、その後は電極301から離れた位置にある酸化物半導体302中の電荷が電界ドリフト効果により、ゆっくりと移動していることを示している。酸化物半導体は加えられた電界に応じて、導電体と絶縁体のどちらかの状態となり、酸化物半導体が導電体化された状態で与えられた電荷は、酸化物半導体が絶縁体化i型化されても保持することが可能となる。また、電極301と酸化物半導体302が重なる面積を小さくすることで、酸化物半導体302が絶縁体化した時の、酸化物半導体302から電極301への電荷の移動を起きにくくすることができる。すなわち、電極304と酸化物半導体302が重なる面積よりも、電極301と酸化物半導体302が重なる面積を小さくすることで、絶縁体化した酸化物半導体302による電荷の保持をより確実なものとすることができる。酸化物半導体の上記特性を利用することで、従来よりも低い電圧で情報の書き込み及び読み出しが可能で、書き込み及び読み出し動作の速い記憶素子を実現することができる。続いて、本実施の形態で開示する半導体装置に、2値の情報例えば、0または1の情報を記憶するための、書き込み動作書き込みモードおよび読み出し動作読み出しモードの一例について、図3に示すタイミングチャートを用いて具体的に説明する。図3に示すタイミングチャートは、図1Aに示す各部位の電位または状態の時間変化を示している。本実施の形態では、2値の情報として、メモリセル200にハイレベル電位VDLHまたはローレベル電位VDLLを記憶させ、また、記憶させた情報を読み出す動作について説明する。図3では、第1の配線201ワード線WLに、ハイレベル電位VWLHまたはローレベル電位VWLLが与えられるものとする。また、第2の配線202データ線DLに、ハイレベル電位VDLHまたはローレベル電位VDLLが与えられるものとする。また、第3の配線203制御線CLにハイレベル電位VCLHまたはローレベル電位VCLLが与えられるものとする。また、第4の配線204ビット線BLに、ハイレベル電位VBLHまたはローレベル電位VBLLが与えられるものとする。第5の配線205読み出し信号線RLにハイレベル電位VRLHまたはローレベル電位VRLLが与えられるものとする。また、図3では、酸化物半導体で形成されている記憶ゲート212図3中、MLと表記するが導電体化n型化する電圧以下、Vthosともいうを1Vと仮定し、VWLHを3Vとし、VWLLを0Vとする。なお、酸化物半導体がn型化する電位を1Vとすると、記憶ゲート212が導電体化n型化する電位VWLHは1V以上とすればよい。また、記憶ゲート212が絶縁体化する電位VWLLは1V未満とすればよい。また、VDLHを0Vとし、VDLLを-2Vとし、VRLHを2Vとし、VRLLを0Vとし、VBLHを2Vとし、VBLLを0Vとする。また、記憶ゲート212にVDLHが書き込まれ、記憶ゲート212が絶縁体化した後の記憶ゲート212の電位をVMLHとし、記憶ゲート212にVDLLが書き込まれ、記憶ゲート212が絶縁体化した後の記憶ゲート212の電位をVMLLとする。なお、本実施の形態では、VMLHは-1Vとなり、VMLLは-3Vとなる。また、トランジスタ210図3中、TRと表記するのしきい値電圧を1Vとする。絶縁体化した記憶ゲート212は、電気的に浮遊したフローティング状態となる。このため、絶縁体化した記憶ゲート212の電位は、第1の配線201ワード線WL、第5の配線205読み出し信号線RL、第4の配線204ビット線BLの電位が変動すると、それに連動して変化してしまう。絶縁体化した記憶ゲート212の電位の変動量は、第1の配線201ワード線WLが電気的に接続している第1の制御ゲート211と、記憶ゲート212の間に生じる容量成分以下、CCMと言う、及び、記憶ゲート212と、トランジスタ210のチャネル形成領域の間に生じる容量成分以下、CMSと言うの比により決定される。CCMの容量値をCMSの容量値よりも大きくすると、絶縁体化した記憶ゲート212の電位は、制御ゲート211すなわち第1の配線201ワード線WLの電位変動にほぼ連動して変化するが、第5の配線205読み出し信号線RLや第4の配線204ビット線BLの電位変動の影響をほとんど受けなくなる。すなわち、CCMの容量値をCMSの容量値よりも大きくすることで、読み出し動作における第4の配線204ビット線BLや、第5の配線205読み出し信号線RLの電位変動の影響を抑制し、記憶ゲート212に記憶された情報を正確に読み出すことができる。CCMの容量値は、CMSの容量値の1.5倍以上とすることが好ましく、5倍以上もしくは10倍以上とするとさらに好ましい。本実施の形態では、CCMの容量値がCMSの容量値よりも十分大きく、第4の配線204ビット線BLや、第5の配線205読み出し信号線RLの電位変動の影響は無視できるものとする。はじめに、メモリセル200への情報の書き込み書き換え動作について説明する。ここでは、トランジスタ210にn型nチャネル型のトランジスタを用いて、記憶ゲート212にハイレベル電位VMLHを保持させる動作について説明する。まず、第1の動作として、書き込み対象として選択されたメモリセル200に接続する第1の配線201ワード線WLに、ハイレベル電位VWLHを与え、第3の配線203制御線CLに、ハイレベル電位VCLHを与え、第2の配線202データ線DLにハイレベル電位VDLHを与える。第1の配線201ワード線WLにハイレベル電位VWLHが与えられると、第1の制御ゲート211の電位がハイレベル電位VWLHとなる。また、第3の配線203制御線CLに、ハイレベル電位VCLHが与えられると、第2の制御ゲート213の電位がハイレベル電位VCLHとなる。すると、第2の配線202データ線DLを基準としたときの、第2の配線202データ線DLと第1の制御ゲート211の電位差が3Vとなり、第2の配線202データ線DLと第2の制御ゲート213の電位差が2Vとなる。すなわち、どちらもVthos1V以上となるため、記憶ゲート212の全体が導電体化し、記憶ゲート212に第2の配線202データ線DLの電位が供給され、記憶ゲート212の電位がハイレベル電位VDLHとなる。なお、書き込み動作において、第4の配線204ビット線BLと第5の配線205読み出し信号線RLの電位に特段の制約は無いが、ここではどちらも0Vとしている。次に、第2の動作として、第1の配線201ワード線WLにローレベル電位VWLLを与え、第3の配線203制御線CLにローレベル電位VCLLを与える。この時、第2の配線202データ線DLの電位は、ハイレベル電位VDLHのままとする。第1の配線201ワード線WL及び第3の配線203制御線CLにローレベル電位が与えられると、第1の制御ゲート211及び第2の制御ゲート213の電位がローレベル電位となる。すると、第2の配線202データ線DLを基準としたときの、第2の配線202データ線DLと第1の制御ゲート211の電位差、及び、第2の配線202データ線DLと第2の制御ゲート213の電位差が、どちらもVthos1V未満となり、記憶ゲート212が絶縁体化する。この時、記憶ゲート212がn型化する電圧は1Vであるため、第2の配線202データ線DLと第1の配線201の電位制御ゲート211の電位差が1V未満となるまでは、記憶ゲート212の電位はハイレベル電位VDLHであるが、該電位差が1V未満となると、記憶ゲート212が絶縁体化する。すると、第1の配線201ワード線WLの電位変動の影響により、絶縁体化した記憶ゲート212の電位はVDLH-1V-VWLLとなる。すなわち、本実施の形態では-1Vハイレベル電位VMLHとなる。記憶ゲート212が絶縁体化すると、記憶ゲート212中の電荷は移動することができないため、第2の配線202の電位が変動しても、記憶ゲート212の電位はハイレベル電位VMLHのままとなる。このようにして、記憶ゲート212に情報を記憶させることができる。記憶ゲート212にローレベル電位VMLLを保持させる動作は、図3A中のVDLHとVDLLを互いに置き換え、上記原理を勘案することで理解できる。また、記憶ゲート212に記憶するハイレベル電位VMLH及びローレベル電位VMLLは、どちらもトランジスタ210をオフ状態とする電位とする。記憶ゲート212に記憶する電位をトランジスタ210をオフ状態とする電位とすることで、メモリセル200を複数接続する構成とした時に、異なるメモリセルの読み出し動作時の誤動作を防ぎ、正確な読み出し動作を実現し、半導体装置の信頼性を高めることができる。続いて、メモリセル200に記憶されている情報の読み出し動作について説明する。図3Bは、読み出しモードの動作を説明するタイミングチャートである。ここでは、記憶ゲート212にハイレベル電位VMLHが保持されている場合の動作について説明する。まず、第1の動作として、第4の配線204ビット線BLに電荷を与えプリチャージ、ハイレベル電位VBLHとする。なお、ハイレベル電位VBLHとローレベル電位VRLLは異なる電位とする。この時、第1の配線201ワード線WL及び第3の配線203制御線CLは、それぞれローレベル電位のままとする。なお、第2の配線202データ線DLの電位に特段の制約はないが、ここではハイレベル電位VDLHとしている。次に、第2の動作として、第3の配線203制御線CLの電位をローレベル電位VCLLのままとし、第1の配線201ワード線WLの電位をハイレベル電位VWLHとする。ここで、記憶ゲート212に記憶されているハイレベル電位VMLHは-1Vであり、ローレベル電位VRLLは0Vであるため、ゲート-ソース間電圧は、VWLHVMLH-VRLL=3-1-0=2Vとなり、トランジスタ210のしきい値電圧本実施の形態では1V以上の電圧となるため、トランジスタ210がオン状態となる。トランジスタ210がオン状態となると、トランジスタ210を介して第4の配線204ビット線BLに第5の配線205読み出し信号線RLの電位が供給されるため、第4の配線204ビット線BLの電位が変化する。記憶ゲート212にローレベル電位VMLLが記憶されている場合は、第1の配線201ワード線WLの電位をハイレベル電位VWLHとしても、ゲート-ソース間電圧は、VWLHVMLL-VRLL=3-3-0=0Vであり、トランジスタ210のしきい値電圧を超えることができない。この場合は、トランジスタ210はオフ状態のままであるため、第4の配線204の電位は変化しない。このようにして、第5の配線205読み出し信号線RLの電位をローレベル電位VRLLとした時の第4の配線204ビット線BLの電位変動を検出することで、記憶ゲート212に記憶されている情報を読み出すことができる。読み出し動作において、第3の配線203制御線CLの電位をローレベル電位VCLLとしておくことで、記憶ゲート212のうち第2の制御ゲート213と重なる領域は絶縁体化されたままとなる。このため、第3の配線203制御線CLの電位をローレベル電位VWLLとしておくことで、第1の配線201ワード線WLの電位がハイレベル電位VWLHとなり、記憶ゲート212のうち第1の制御ゲートと重なる領域が導電体化された場合でも、記憶ゲート212が第2の配線202データ線DLの電位に影響を受けることはない。つまり、第3の配線203制御線CLの電位をローレベル電位VWLLとしておくことで、第2の配線202データ線DLや第1の配線201ワード線WLの電位が変動しても、記憶ゲート212は記憶された情報を保持することが可能となる。このように、記憶ゲート212に保持されている情報電荷は、書き込みモードにより新たな情報に書き換えられるまで保持される。絶縁体化された酸化物半導体は、抵抗率が高く、電荷の移動がほとんどおきないため、記憶ゲート212の電位を極めて長時間にわたって保持することが可能となる。ところで、いわゆるフラッシュメモリでは、制御ゲートの電位の影響が、隣接するセルのフローティングゲートにおよぶことを防ぐために、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの原理に起因するものである。また、フラッシュメモリの上記原理によって、絶縁膜の劣化が進行し、書き換え回数の限界10000回程度という別の問題も生じる。開示する発明に係る半導体装置は、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、制御ゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。また、トンネル電流による電荷の注入を行わないため、トンネル電流によるメモリセルの劣化が起きない。つまり、フラッシュメモリと比較して高い耐久性および信頼性を有することになる。また、高電界が不要であり、大型の周辺回路昇圧回路などが不要である点も、フラッシュメモリに対する有利な点である。なお、上記説明は、電子を多数キャリアとするn型トランジスタを用いる場合についてのものであるが、n型トランジスタに代えて、正孔を多数キャリアとするp型トランジスタを用いることもできる。トランジスタをp型トランジスタとして構成する場合は、上記動作原理を踏まえて、各配線に供給する電位を決定すればよい。図1Bに、図1Aに示した半導体装置を用いた、m×nビットの記憶容量を有する半導体装置の回路図の一例を示す。図1Bは、メモリセル1200が並列に接続された、いわゆるNOR型の半導体装置の回路図である。図1Bに示す半導体装置は、m本のワード線WLと、n本のデータ線DLと、n本の制御線CLと、n本の読み出し信号線RLと、n本のビット線BLと、複数のメモリセル1200が縦m個行×横n個列m、nは自然数のマトリクス状に配置されたメモリセルアレイと、第1の駆動回路1221と、第2の駆動回路1222と、第3の駆動回路1223と、第4の駆動回路1224と、第5の駆動回路1225といった周辺回路によって構成されている。ここで、メモリセル1200としては、図1Aに示した構成が適用される。各メモリセル1200は、トランジスタ1210を有している。トランジスタ1210は、第1の制御ゲート1211と、第2の制御ゲート1213と、記憶ゲート1212を有している。第1の制御ゲート1211はワード線WLと電気的に接続され、第2の制御ゲート1213は制御線CLと電気的に接続され、記憶ゲート1212はデータ線DLと電気的に接続されている。トランジスタ1210のソースまたはドレインの一方は読み出し信号線RLと電気的に接続され、ソースまたはドレインの他方はビット線BLと電気的に接続されている。また、i行j列のメモリセル1200i、jiは1以上m以下の整数、jは1以上n以下の整数は、データ線DL_j、制御線CL_j、読み出し信号線RL_j、ビット線BL_j、ワード線WL_i、にそれぞれ電気的に接続されている。ワード線WLは、第1の駆動回路1221と電気的に接続されており、データ線DLは、第2の駆動回路1222と電気的に接続されており、制御線CLは第3の駆動回路1223と電気的に接続されており、読み出し信号線RLは第4の駆動回路1224と電気的に接続されており、ビット線BLは、第5の駆動回路1225と電気的に接続されている。なお、ここでは、第1の駆動回路1221、第2の駆動回路1222、第3の駆動回路1223、第4の駆動回路1224、第5の駆動回路1225をそれぞれ独立に設けているが、いずれか一、または複数の機能を有するデコーダを用いても良い。メモリセル1200への情報の書き込みは、前述の書き込み動作により行うことができるが、ワード線WLにVWLHが加えられると、該ワード線WLに接続している全てのトランジスタ1210が有する記憶ゲートが導電体化してしまう。このため、書き込み動作時に、書き込み対象のメモリセル1200に接続する制御線CLの電位をハイレベル電位VCLHとし、書き込み対象でないメモリセル1200に接続されている制御線CLの電位をローレベル電位VCLLとすることで、書き込み対象でないメモリセル1200の情報が、誤って書き換えられることを防ぐ。また、書き込み対象以外のメモリセル1200に接続するワード線WLの電位をローレベル電位VWLLとしておくことで、書き込み対象以外のメモリセル1200に接続する制御線CLの電位がハイレベル電位VCLHとなっても、書き込み対象以外のメモリセル1200の情報が書き換えられることを防ぐことができる。なお、選択されたワード線WLに接続しているメモリセルであれば、1つのメモリセルのみに情報を書き込む以外にも、複数または全数のメモリセルに同時に情報を書き込むことも可能である。メモリセル1200からの情報の読み出しは、前述の読み出し動作により行うことができる。読み出し動作時は、全ての制御線CLの電位をローレベル電位VCLLとすることで、情報を読み出すために選択されたワード線WLに接続している読み出し対象以外のメモリセルの情報が、誤って書き換えられることを防ぐ。また、読み出し対象のメモリセルの情報と他のメモリセルの情報の混同を防ぐため、情報を読み出すために選択されたワード線WL以外のワード線WLの電位はローレベル電位VWLLとしておく。なお、選択されたワード線WLに接続しているメモリセルであれば、1つのメモリセルの情報の読み出しだけでなく、複数または全数のメモリセルの情報を同時に読み出すことも可能である。なお、上記説明は、n型トランジスタnチャネル型トランジスタを用いる場合についてのものであるが、n型トランジスタに代えて、p型トランジスタを用いることもできる。トランジスタをp型トランジスタとして構成する場合は、上記動作原理を踏まえて、各配線に供給する電位を決定すればよい。本実施の形態で開示する半導体装置は、動作原理上、DRAMで必須とされるキャパシタを用いない構成であるため、単位メモリセル当たりの面積が削減可能となり、高集積化が可能となる。例えば、最小加工寸法をFとして、メモリセルの占める面積を15F2~25F2とすることが可能となる。また、半導体装置の歩留まり向上やコストダウンを図ることができる。また、本実施の形態で開示する半導体装置は、酸化物半導体を絶縁体化させて情報を記憶させるため、保持された電荷の移動がほとんど起こらない。このため、従来のDRAMで必要とされたリフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低く例えば、一ヶ月乃至一年に一度程度することが可能となり、半導体装置の消費電力を十分に低減することができる。また、本実施の形態で開示する半導体装置は、メモリセルへの再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。また、従来のフローティングゲート型トランジスタで書き込みや消去の際に必要とされた高い電圧を必要としないため、半導体装置の消費電力をさらに低減することができる。図4に、メモリセルに記憶されているデータを読み出すための、読み出し回路の概略を示す。当該読出し回路は、トランジスタとセンスアンプ回路を有する。読み出し時には、端子Aは読み出しを行うメモリセルが接続されたビット線BLに接続される。また、トランジスタのゲート電極にはバイアス電位Vbiasが印加され、端子Aの電位が制御される。センスアンプ回路は、端子Aの電位が参照電位Vref例えば、0Vより高いとハイデータを出力し、端子Aの電位が参照電位Vrefより低いとローデータを出力する。まず、トランジスタをオン状態として、端子Aに接続されたビット線BLにVBLHの電位をプリチャージする。次に、読み出しを行うメモリセルを読み出しモードとし、端子Aに接続されたビット線BLの電位を、参照電位Vrefと比較すると、メモリセルに記憶された情報に応じて、出力データがハイデータもしくはローデータを出力する。このように、読み出し回路を用いることで、メモリセルに記憶されているデータを読み出すことができる。なお、本実施の形態の読み出し回路は一例である。他の公知の回路を用いても良い。本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。実施の形態2本実施の形態では、実施の形態1に示した半導体装置の構成およびその作製方法の一例について、図5乃至図7を参照して説明する。半導体装置の断面構成および平面構成図5は、記憶素子として適用することができるトランジスタの一例を示している。図5Aは、トランジスタ150の平面を示しており、図5Bは、図5AにおけるX1-X2で示した部位の断面を示している。図5Cは、図5Bにおける部位190の拡大図である。トランジスタ150は、基板100上に第1の制御ゲート101が設けられている。また、第1の制御ゲート101上に第1のゲート絶縁層102が設けられ、第1のゲート絶縁層102上に電極103が設けられ、第1のゲート絶縁層102と電極103に接して記憶ゲート104が設けられている。また、記憶ゲート104上に第2のゲート絶縁層105が設けられ、第2のゲート絶縁層105上に第2の制御ゲート110と、半導体層106が設けられている。また、半導体層106上にソース電極107a及びドレイン電極107bが設けられている。また、半導体層106、ソース電極107a及びドレイン電極107b上に絶縁層108が設けられ、絶縁層108上に保護絶縁層109が設けられている。トランジスタ150は、ボトムゲート構造のトランジスタの一つであり、逆スタガ型トランジスタの一つでもある。なお、図示していないが、第1の制御ゲート101はワード線WLに電気的に接続され、ソース電極107aは読み出し信号線RLに電気的に接続され、ドレイン電極107bはビット線BLに電気的に接続され、電極103はデータ線DLに電気的に接続され、第2の制御ゲート110は制御線CLに電気的に接続されている。また、第1の制御ゲート101は、第1の制御ゲート211に相当し、第2の制御ゲート110は第2の制御ゲート213に相当する。電極103は、記憶ゲート104の一部に接して設けられ、記憶ゲート104に記憶させる情報を供給する。記憶ゲート104は、第1のゲート絶縁層102と第2のゲート絶縁層105の間に挟まれて設けられている。また、記憶ゲート104は、少なくとも半導体層106のチャネル形成領域半導体層106中の、ソース電極107a及びドレイン電極107bの間に位置する領域と重なる部分において、第1のゲート絶縁層102と第2のゲート絶縁層105に接して設けられている。第1の制御ゲート101は、記憶ゲート104と半導体層106のチャネル形成領域と重なる位置に設けられている。記憶ゲート104は、第1の制御ゲート101と半導体層106の間に挟まれて設けられている。電極103は、第1の制御ゲート101及び半導体層106のチャネル形成領域から離れた位置に設けられている。図5Cは、第1の制御ゲート101の端部から電極103の端部までの領域を拡大した図である。記憶ゲート104は、第1の制御ゲート101の端部を超えて延伸し、電極103に接する領域以下、オフセット領域112というを有している。第2の制御ゲート110は、第1の制御ゲート101の端部と、記憶ゲート104が有するオフセット領域112と、電極103の端部に重なるように配置される。このような構成とすることで、記憶ゲート104に情報を書き込む際に、第1の制御ゲート101及び第2の制御ゲート110にハイレベル電位を供給して、少なくとも記憶ゲート104の半導体層106のチャネル形成領域と重なる部位と、電極103と接する部位までの記憶ゲート104を導電体化することで、記憶ゲート104への情報の書き込みを確実に行うことができる。また、第1の制御ゲート101にハイレベル電位を供給して情報を読み出す際に、第2の制御ゲート110の電位を、記憶ゲート104が有するオフセット領域112が絶縁体化する電位としておくことで、電極103の電位が記憶ゲート104に供給されることを防ぐことができる。半導体装置の作製方法次に、上記トランジスタ150の作製方法の一例について図6を参照して説明する。なお、特段の説明が無い限り、本明細書で言うフォトリソグラフィ工程には、レジストマスクの形成工程と、導電層または絶縁層のエッチング工程と、レジストマスクの剥離工程が含まれているものとする。まず、基板100上に導電層を形成し、第1のフォトリソグラフィ工程により導電層これと同じ層で形成される配線を含むを部分的にエッチング除去し、第1の制御ゲート101を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。基板100に使用することができる基板に大きな制限はないが、ガラス基板、セラミック基板、石英基板、サファイア基板の他、結晶化ガラスなどを用いることができる。また、基板100として、可撓性基板フレキシブル基板を用いてもよい。可撓性基板を用いる場合、可撓性基板上に、トランジスタを直接作製してもよいし、他の作製基板上にトランジスタを作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板とトランジスタとの間に、剥離層を設けるとよい。また、基板100と第1の制御ゲート101の間に、下地層を設けてもよい。下地層は、窒化アルミニウム、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化シリコン、酸化シリコン、窒化酸化シリコンまたは酸化窒化シリコンから選ばれた一又は複数の絶縁層による積層構造により形成することができ、基板100からの不純物元素の拡散を防止する機能がある。また、下地層に、塩素、フッ素などのハロゲン元素を含ませることで、基板100からの不純物元素の拡散を防止する機能をさらに高めることができる。下地層に含ませるハロゲン元素の濃度は、SIMS二次イオン質量分析計を用いた分析により得られる濃度ピークにおいて、1×1015/cm3以上1×1020/cm3以下とすればよい。また、下地層として酸化ガリウムを用いてもよい。また、下地層を酸化ガリウムと上記絶縁層の積層構造としてもよい。酸化ガリウムは帯電しにくい材料であるため、絶縁層のチャージアップによるしきい値電圧の変動を抑えることができる。また、制御ゲート101の材料は、モリブデンMo、チタンTi、タンタルTa、タングステンW、アルミニウムAl、銅Cu、クロムCr、ネオジムNd、スカンジウムSc、マグネシウムMg等の金属材料又はこれらを主成分とする合金材料を用いて、単層又は積層して形成することができる。続いて、第1の制御ゲート101上に第1のゲート絶縁層102を形成する図6A参照。第1のゲート絶縁層102には、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化タンタル、酸化ガリウム、酸化ランタン、酸化セシウム、酸化マグネシウム、酸化イットリウム、酸化ハフニウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が導入されたハフニウムシリケートHfSixOyNzx>0、y>0、z>0、窒素が導入されたハフニウムアルミネートHfAlxOyNzx>0、y>0、z>0等を用いることができ、プラズマCVD法やスパッタリング法等で形成することができる。また、第1のゲート絶縁層102は単層に限らず異なる層の積層でも良い。例えば、ゲート絶縁層AとしてプラズマCVD法により窒化シリコン層SiNyy>0を形成し、ゲート絶縁層Aの上にゲート絶縁層Bとして酸化シリコン層SiOxx>0を積層して、第1のゲート絶縁層102としても良い。第1のゲート絶縁層102の形成は、スパッタリング法やプラズマCVD法などの他、μ波例えば周波数2.45GHzを用いた高密度プラズマCVD法などの成膜方法を適用することができる。また、第1のゲート絶縁層102には、この後形成する酸化物半導体と同種の成分を含む絶縁材料を用いると特に好ましい。このような材料は酸化物半導体との相性が良く、これを第1のゲート絶縁層102に用いることで、酸化物半導体との界面の状態を良好に保つことができるからである。ここで、酸化物半導体と同種の成分とは、酸化物半導体の構成元素から選択される一または複数の元素を意味する。例えば、酸化物半導体がIn-Ga-Zn系の酸化物半導体材料によって構成される場合、同種の成分を含む絶縁材料としては酸化ガリウムなどがある。また、第1のゲート絶縁層102を積層構造とする場合には、酸化物半導体と同種の成分を含む絶縁材料でなる膜と、該膜の成分材料とは異なる材料を含む膜との積層構造としても良い。次に、第1のゲート絶縁層102上に導電層を形成し、第2のフォトリソグラフィ工程により導電層を部分的にエッチング除去し、電極103これと同じ層で形成される配線を含むを形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。電極103に用いる導電層としては、例えば、Al、Cr、Cu、Ta、Ti、Mo、Wから選ばれた元素を含む金属、または上述した元素を成分とする金属窒化物窒化チタン、窒化モリブデン、窒化タングステン等を用いることができる。また、Al、Cuなどの金属層の下側又は上側の一方または双方にTi、Mo、Wなどの高融点金属またはそれらの金属窒化物窒化チタン、窒化モリブデン、窒化タングステンを積層させた構成としても良い。次いで、電極103及び第1のゲート絶縁層102上に、膜厚2nm以上200nm以下、好ましくは5nm以上30nm以下の酸化物半導体層を形成する。また、酸化物半導体層に水素、水酸基及び水分がなるべく含まれないようにするために、酸化物半導体層の成膜の前処理として、スパッタリング装置の予備加熱室で電極103及び第1のゲート絶縁層102が形成された基板100を予備加熱し、基板100に吸着した水素、水分などの不純物を脱離し排気することが好ましい。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。またこの予備加熱は、絶縁層108の成膜前に、ソース電極107a及びドレイン電極107bまで形成した基板100にも同様に行ってもよい。酸化物半導体層に用いる酸化物半導体としては、四元系金属酸化物であるIn-Sn-Ga-Zn系酸化物半導体や、三元系金属酸化物であるIn-Ga-Zn系酸化物半導体、In-Sn-Zn系酸化物半導体、In-Al-Zn系酸化物半導体、Sn-Ga-Zn系酸化物半導体、Al-Ga-Zn系酸化物半導体、Sn-Al-Zn系酸化物半導体、In-Hf-Zn系酸化物半導体、In-La-Zn系酸化物半導体、In-Ce-Zn系酸化物半導体、In-Pr-Zn系酸化物半導体、In-Nd-Zn系酸化物半導体、In-Pm-Zn系酸化物半導体、In-Sm-Zn系酸化物半導体、In-Eu-Zn系酸化物半導体、In-Gd-Zn系酸化物半導体、In-Tb-Zn系酸化物半導体、In-Dy-Zn系酸化物半導体、In-Ho-Zn系酸化物半導体、In-Er-Zn系酸化物半導体、In-Tm-Zn系酸化物半導体、In-Yb-Zn系酸化物半導体、In-Lu-Zn系酸化物半導体や、二元系金属酸化物であるIn-Zn系酸化物半導体、Sn-Zn系酸化物半導体、Al-Zn系酸化物半導体、Zn-Mg系酸化物半導体、Sn-Mg系酸化物半導体、In-Mg系酸化物半導体や、In-Ga系酸化物半導体、In系酸化物半導体、Sn系酸化物半導体、Zn系酸化物半導体などを用いることができる。また、上記酸化物半導体にSiO2を含ませてもよい。なお、酸化物半導体は非晶質でもよく、一部または全部が結晶化していてもよい。酸化物半導体に、結晶性を有する酸化物半導体を用いる場合は、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さRaが1nm以下、好ましくは0.3nm以下の表面上に形成するとよい。Raは原子間力顕微鏡AFM:AtomicForceMicroscopeにて評価可能である。酸化物半導体は、好ましくはInを含有する酸化物半導体、さらに好ましくは、In、及びZnを含有する酸化物半導体である。さらに、Ga、Sn、Hf、Al、ランタノイドを含有させてもよい。ここで、例えば、In-Ga-Zn系酸化物半導体とは、インジウムIn、ガリウムGa、亜鉛Znを有する酸化物半導体、という意味であり、その組成比はとくに問わない。また、InとGaとZn以外の元素を含んでもよい。また、酸化物半導体層は、化学式InMO3ZnOmm>0で表記される薄膜を用いることができる。ここで、Mは、Sn、Zn、Ga、Al、MnおよびCoから選ばれた一または複数の金属元素を示す。例えばMとして、Ga、Ga及びAl、Ga及びMn、またはGa及びCoなどがある。本実施の形態では、酸化物半導体層をIn-Ga-Zn系金属酸化物ターゲットを用いてスパッタリング法により成膜する。また、酸化物半導体層は、希ガス代表的にはアルゴン雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下においてスパッタリング法により形成することができる。酸化物半導体層をスパッタリング法で作製するためのターゲットとしては、例えば、組成比として、In2O3:Ga2O3:ZnO=1:1:1[mol数比]の金属酸化物ターゲットを用い、In-Ga-Zn系酸化物半導体を成膜する。また、このターゲットの材料及び組成に限定されず、例えば、In2O3:Ga2O3:ZnO=1:1:2[mol数比]の金属酸化物ターゲットを用いてもよい。なお、In-Ga-Zn系酸化物半導体は、IGZOと呼ぶことができる。また、In-Sn-Zn系酸化物半導体は、ITZOと呼ぶことができる。酸化物半導体層としてITZOの薄膜を用いる場合は、ITZOをスパッタ法で成膜するためのターゲットの組成比を、原子数比でIn:Sn:Zn=1:2:2、In:Sn:Zn=2:1:3、In:Sn:Zn=1:1:1、または20:45:35などとすればよい。また、金属酸化物ターゲットの相対密度は90以上100以下、好ましくは95以上99.9以下である。相対密度の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体層を緻密な膜とすることができる。酸化物半導体層を成膜する際に用いるスパッタガスは水素、水、水酸基を有する化合物又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。例えば、スパッタガスとしてアルゴンを用いる場合は、純度9N、露点-121°C、含有H2O量0.1ppb以下、含有H2量0.5ppb以下が好ましく、酸素を用いる場合は、純度8N、露点-112°C、含有H2O量1ppb以下、含有H2量1ppb以下が好ましい。酸化物半導体層の成膜は、減圧状態に保持された成膜室内に基板を保持し、基板温度を100°C以上600°C以下好ましくは300°C以上500°C以下として行う。基板を加熱しながら成膜することにより、成膜した酸化物半導体層に含まれる水素、水分、水素化物、または水酸化物などの不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。そして、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層を成膜する。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水H2Oなど水素原子を含む化合物より好ましくは炭素原子を含む化合物も等が排気されるため、当該成膜室で成膜した酸化物半導体層に含まれる不純物の濃度を低減できる。また、酸化物半導体層中のNaやLiなどのアルカリ金属の濃度は、1×1018atoms/cm3以下、好ましくは2×1016atoms/cm3以下とするとよい。成膜条件の一例としては、基板とターゲットの間との距離を100mm、圧力0.6Pa、直流DC電源電力0.5kW、スパッタガスとして酸素酸素流量比率100を用いる条件が適用される。なお、パルス直流電源を用いると、成膜時に発生する粉状物質パーティクル、ごみともいうが軽減でき、膜厚分布も均一となるために好ましい。次いで、第1の加熱処理を行う。この第1の加熱処理によって酸化物半導体層中の過剰な水素水や水酸基を含むを除去脱水化または脱水素化し、酸化物半導体層を高純度化することができる。第1の加熱処理は、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、または超乾燥エアCRDSキャビティリングダウンレーザー分光法方式の露点計を用いて測定した場合の水分量が20ppm露点換算で-55°C以下、好ましくは1ppm以下、好ましくは10ppb以下の空気雰囲気下で、250°C以上750°C以下、または400°C以上基板の歪み点未満の温度で行う。例えば、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下450°Cにおいて1時間の加熱処理を行う。なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、GRTAGasRapidThermalAnneal装置、LRTALampRapidThermalAnneal装置等のRTARapidThermalAnneal装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光電磁波の輻射により、被処理物を加熱する装置である。GRTA装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性ガスが用いられる。例えば、第1の加熱処理として、650°C~700°Cの高温に加熱した不活性ガス中に基板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中から出すGRTAを行ってもよい。加熱処理を、窒素または希ガスなどの不活性ガス、酸素、超乾燥エアのガス雰囲気下で行なう場合は、これらの雰囲気に水、水素などが含まれないことが好ましい。また、加熱処理装置に導入する窒素、酸素、または希ガスの純度を、6N99.9999以上好ましくは7N99.99999以上即ち不純物濃度を1ppm以下、好ましくは0.1ppm以下とする。次いで、酸化物半導体層を第3のフォトリソグラフィ工程により部分的にエッチング除去し、記憶ゲート104を形成する図6B参照。また、記憶ゲート104を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。また、第1のゲート絶縁層102にコンタクトホールを形成する場合、その工程は酸化物半導体層の加工時に同時に行うことができる。なお、ここでの酸化物半導体層のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。例えば、酸化物半導体層のウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ITO-07N関東化学社製を用いてもよい。レジストマスクを除去した後、イオン注入法により記憶ゲート104に酸素を導入してもよい。また、酸素の導入は、プラズマドープ法により行ってもよい。具体的には、高周波RFを用いて酸素をプラズマ化し、酸素ラジカル、酸素イオンを基板上の酸化物半導体層へ導入する。この時、記憶ゲート104が形成される基板にバイアスを印加すると好ましい。基板に印加するバイアスを大きくすることで、より深くまで酸素を導入することができる。酸素の導入は、イオン注入法により行ってもよい。プラズマドープ法により記憶ゲート104にドープされる酸素酸素ラジカル、酸素原子、及び/又は酸素イオンは、酸素を含むガスを用いてプラズマ発生装置により供給されてもよいし、又はオゾン発生装置により供給されてもよい。より具体的には、例えば、半導体装置に対してエッチング処理を行うための装置や、レジストマスクに対してアッシングを行うための装置などを用いて酸素を発生させ、記憶ゲート104を処理することができる。記憶ゲート104に酸素を導入することで、酸素が過剰に導入された記憶ゲート104酸化物半導体が形成される。酸化物半導体層に酸素を導入することで、M-H結合より水素原子を奪い、M-OH基を形成する。すなわち、酸素の導入により、酸化物半導体に残存する金属と水素の間の結合、或いは該金属上の水酸基の酸素-水素結合を切断するとともに、水を生成する。特に不対電子を有する酸素は、酸化物半導体中に残存する水素と容易に反応し、水を生成しやすい。よって、後に行われる加熱処理により、不純物である水素、または水酸基を、水として、脱離させやすくすることができる。記憶ゲート104に酸素を導入した後、第2の加熱処理好ましくは200°C以上600°C以下、例えば250°C以上550°C以下を行う。例えば、窒素雰囲気下で450°C、1時間の第2の加熱処理を行う。なお、上記雰囲気に水、水素などが含まれないことが好ましい。以上の工程を経ることによって、酸素の導入及び加熱処理によって、酸化物半導体層の脱水化または脱水素化を行うことができ、第1の加熱処理で除去しきれなかった水素、水、水酸基又は水素化物水素化合物ともいうなどの水素原子を含む不純物を記憶ゲート104中から排除することができる。また、不純物の排除工程によって同時に減少してしまう酸化物半導体を構成する主成分材料の一つである酸素を補い、酸化物半導体層をi型真性化することができる。また、記憶ゲート104と、記憶ゲート104が接する絶縁層との界面に生じた欠陥を低減することができる。このようにして、記憶ゲート104を構成する酸化物半導体を高純度化して、電気的にi型化された酸化物半導体とすることができる。続いて、記憶ゲート104及び電極103を覆って第2のゲート絶縁層105を形成する図6C参照。第2のゲート絶縁層105は、前述した第1のゲート絶縁層102と同様の材料及び方法で形成することができる。続いて、第2のゲート絶縁層105上に半導体層を形成し、第4のフォトリソグラフィ工程により半導体層を部分的にエッチング除去し、トランジスタ150のチャネルが形成される島状の半導体層106を形成する。半導体層106には、単結晶半導体、多結晶半導体、微結晶半導体、非晶質半導体等を用いることができる。半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を挙げることができる。このような半導体材料を用いたトランジスタ150は、十分な高速動作が可能なため、記憶した情報の読み出しなどを高速に行うことが可能である。つまり、半導体装置の高速動作が実現される。また、半導体層106として、酸化物半導体を用いることもできる。酸化物半導体は、記憶ゲート104と同様の材料及び方法を用いて形成することができる。酸化物半導体は、水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化され、i型化されているものであることが望ましい。具体的には、例えば、酸化物半導体層の水素濃度は5×1019atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下とする。なお、上述の酸化物半導体層中の水素濃度は、二次イオン質量分析法SIMS:SecondaryIonMassSpectroscopyで測定したものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体では、キャリア濃度が1×1012/cm3未満、望ましくは、1×1011/cm3未満、より望ましくは1.45×1010/cm3未満となる。例えば、室温25°Cでのオフ電流ここでは、単位チャネル幅1μmあたりの値は、100zA/μm1zAゼプトアンペアは1×10-21A以下、望ましくは、10zA/μm以下となる。また、85°Cでは、100zA/μm1×10-19A/μm以下、望ましくは10zA/μm1×10-20A/μm以下となる。このように、i型化真性化または実質的にi型化された酸化物半導体を用いることで、極めて低いオフ電流特性のトランジスタ150を得ることができる。次いで、第2のゲート絶縁層105上、および半導体層106上に、第2の制御ゲート110、ソース電極及びドレイン電極これと同じ層で形成される配線を含むとなる導電層を形成する。第2の制御ゲート110、ソース電極及びドレイン電極に用いる導電層は、電極103と同様の材料及び方法で形成することができる。また、第2の制御ゲート110、ソース電極及びドレイン電極に用いる導電層として、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウムIn2O3、酸化スズSnO2、酸化亜鉛ZnO、酸化インジウム酸化スズ混合酸化物In2O3―SnO2、ITOと略記する、酸化インジウム酸化亜鉛混合酸化物In2O3―ZnOまたはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。第5のフォトリソグラフィ工程により導電層上にレジストマスクを形成し、選択的にエッチングを行って第2の制御ゲート110、ソース電極107a、ドレイン電極107bを形成した後、レジストマスクを除去する。また、レジストマスクはインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。次いで、半導体層106、第2の制御ゲート110、ソース電極107a及びドレイン電極107bの上に、絶縁層108を形成する図6D参照。絶縁層108は、第1のゲート絶縁層102と同様の材料及び方法で形成することができる。なお、水素や水などが混入しにくいという点では、スパッタリング法による形成が好適である。絶縁層108に水素が含まれると、その水素の酸化物半導体層への侵入、又は水素による酸化物半導体層中の酸素の引き抜きが生じ、酸化物半導体層が低抵抗化n型化する恐れがある。従って、絶縁層108は、水素及び水素を含む不純物が含まれない手段を用いて成膜することが重要である。絶縁層108としては、代表的には酸化シリコン、酸化窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化ガリウムなどの無機絶縁材料を用いることができる。酸化ガリウムは帯電しにくい材料であるため、絶縁層のチャージアップによるしきい値電圧の変動を抑えることができる。なお、半導体層106に酸化物半導体を用いる場合、絶縁層108として、または、絶縁層108と積層して、酸化物半導体と同種の成分を含む金属酸化物層を形成してもよい。本実施の形態では、絶縁層108として膜厚200nmの酸化シリコンをスパッタリング法を用いて成膜する。成膜時の基板温度は、室温以上300°C以下とすればよく、本実施の形態では100°Cとする。酸化シリコン層のスパッタリング法による成膜は、希ガス代表的にはアルゴン雰囲気下、酸素雰囲気下、または希ガスと酸素の混合雰囲気下において行うことができる。また、ターゲットには、酸化シリコンまたはシリコンを用いることができる。例えば、シリコンをターゲットに用いて、酸素を含む雰囲気下でスパッタを行うと酸化シリコンを形成することができる。絶縁層108の成膜時における成膜室内の残留水分を除去するためには、吸着型の真空ポンプクライオポンプなどを用いることが好ましい。クライオポンプを用いて排気した成膜室で成膜した絶縁層108は、絶縁層108中に含まれる不純物の濃度を低減することができる。また、絶縁層108の成膜室内の残留水分を除去するための排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。絶縁層108を成膜する際に用いるスパッタガスは水素、水、水酸基を有する化合物、又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。次いで、減圧雰囲気下、不活性ガス雰囲気下、酸素ガス雰囲気下、または超乾燥エア雰囲気下で第3の加熱処理好ましくは200°C以上600°C以下、例えば250°C以上550°C以下を行ってもよい。例えば、窒素雰囲気下で450°C、1時間の第3の加熱処理を行ってもよい。第3の加熱処理を行うと、酸化物半導体層の一部チャネル形成領域が絶縁層108と接した状態で昇温される。なお、上記雰囲気に水、水素などが含まれないことが好ましい。半導体層106に酸化物半導体を用いた場合、半導体層106と酸素を含む絶縁層108とを接した状態で熱処理を行うと、酸素を含む絶縁層108から酸素を半導体層106へ供給することができる。なお、酸素を含む絶縁層108は、酸素過剰領域を有する絶縁層であることが好ましい。以上の工程でトランジスタ150が形成される。また、絶縁層108上にさらに保護絶縁層109を形成してもよい。保護絶縁層109には、水分や、水素イオンや、OH-などの不純物をほとんど含まず、更にアルカリ金属や、水素及び酸素に対するバリア性の高い材料を用いるとよい。具体的には、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、酸化アルミニウム、酸化窒化アルミニウムなどを用いると良い。本実施の形態では、保護絶縁層109に酸化アルミニウムを用いる図6D参照。保護絶縁層109に用いる酸化アルミニウムは、絶縁層108まで形成された基板100を100°C~400°Cの温度で加熱し、水素及び水分が除去された高純度酸素を含むスパッタガスを導入し、アルミニウムのターゲットを用いて成膜する。この場合においても、絶縁層108と同様に、処理室内の残留水分を除去しつつ保護絶縁層109を成膜することが好ましい。また、保護絶縁層109は、保護絶縁層109の下方に設ける第1のゲート絶縁層102または下地層図示せずと接する構成とすることが好ましく、基板の端部近傍からの水分や、水素イオンや、OH-などの不純物が侵入することをブロックする。加えて、酸化物半導体層中からの酸素脱離を防ぐことができる。トランジスタ150の形成後、さらに大気中で100°C以上200°C以下、1時間以上30時間以下での加熱処理を行ってもよい。この加熱処理は一定の加熱温度を保持して加熱してもよいし、室温から加熱温度への昇温と加熱温度から室温までの降温を1サイクルとする処理を複数回繰り返して行ってもよい。また、第1の加熱処理を行わず、第2の加熱処理を第1の加熱処理の条件で行ってもよい。なお、トランジスタ150において、制御ゲート101、電極103、ソース電極107a及びドレイン電極107bの端部は、テーパー形状であることが好ましい。ここで、テーパー角は、例えば、30°以上60°以下とする。なお、テーパー角とは、層をその断面基板の表面と直交する面に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。制御ゲート101、電極103、ソース電極107a及びドレイン電極107bの端部をテーパー形状とすることにより、以降の工程で形成される層の被覆性を向上し、段切れを防止することができる。図7Aに、トランジスタ150にバックゲート111を形成した構成例として、トランジスタ160を示す。バックゲート111は、第1の制御ゲート101と、バックゲート111で半導体層106のチャネル形成領域を挟むように配置される。バックゲート111は、第1の制御ゲート101、ソース電極107a、ドレイン電極107bなどと同様の材料及び方法により形成することができる。図7Aにおいて、バックゲート111は、半導体層106のチャネル形成領域上に、絶縁層108及び保護絶縁層109を介して形成されている。図7Aは、バックゲート111を保護絶縁層109上に形成する例を示しているが、バックゲート111は、絶縁層108と保護絶縁層109の間に形成してもよい。バックゲート111は、ソース電極107aまたはドレイン電極107bのどちらかに接続しても良いし、どこにも接続せず電気的に浮遊した状態フローティングとしても良い。バックゲート111を設けると、半導体装置に複数のトランジスタを形成した時の特性ばらつきが低減し、半導体装置の動作が安定する効果が得られる。本実施の形態の半導体層に用いる酸化物半導体は、ドナーとなる性質を持つ水素を酸化物半導体から極力除去し、不純物が極力含まれないように高純度化し、その後、酸化物半導体に酸素を供給して、酸化物半導体内の酸素欠損を低減することによりi型真性の酸化物半導体、又はi型に限りなく近い酸化物半導体としたものである。従って、上述のトランジスタに用いられる酸化物半導体層は、電気的にi型化した酸化物半導体層である。また、高純度化され電気的にi型化した酸化物半導体中にはキャリアが極めて少なくゼロに近い、キャリア濃度は1×1014/cm3未満、好ましくは1×1012/cm3未満、さらに好ましくは1×1011/cm3未満とすることができる。なお、酸化物半導体は、酸化物半導体の化学量論比に対し、酸素を過剰にすると好ましい。酸素を過剰にすることで酸化物半導体の酸素欠損に起因するキャリアの生成を抑制することができる。酸化物半導体中にキャリアが極めて少ないため、酸化物半導体をチャネル形成領域に用いたトランジスタは、オフ電流を少なくすることができる。オフ電流は少なければ少ないほど好ましい。具体的には、上述の酸化物半導体をチャネル形成領域に用いたトランジスタは、単位チャネル幅1μmあたりのオフ電流値を室温下において10aA/μm1×10-17A/μm以下にすること、さらには、1aA/μm1×10-18A/μm以下、さらには1zA/μm1×10-21A/μm以下、さらには1yA/μm1×10-24A/μm以下にすることが可能である。また、上述の酸化物半導体をチャネル形成領域に用いたトランジスタは、オン電流の温度依存性がほとんど見られず、オフ電流の変化も非常に小さい。また、上述の酸化物半導体をチャネル形成領域に用いたトランジスタは、外部刺激例えばバイアス-熱ストレス試験によるトランジスタのしきい値電圧の変化量が低減でき、信頼性の高いトランジスタとすることができる。また、上述の酸化物半導体を用いたトランジスタは、比較的高い電界効果移動度が得られるため、高速駆動が可能である。以上のように、安定した電気的特性を有する酸化物半導体を用いた半導体装置を提供することができる。よって、信頼性の高い半導体装置を提供することができる。なお、本実施の形態では、ボトムゲート構造のトランジスタを一例としてその作製方法を説明したが、本実施の形態の構成はこれに限られるものではない。図7Bに示すトランジスタ170は、トップゲート構造のトランジスタの一例であり、トランジスタ150と第1の制御ゲート101や半導体層106の積層位置などが異なるが、トランジスタ150と同様の材料、方法を用いて形成することができる。また、トランジスタ170は、基板100と半導体層106の間に下地層120を設けている。トランジスタ170にバックゲート111を設ける場合は、例えば、基板100と下地層120の間の、半導体層106と重なる位置に設けることができる。また、トップゲート構造の場合は、半導体層106を最下層に設けることができるため、基板100にシリコンウェハなどの単結晶基板を用いて、単結晶基板の一部を半導体層106として用いることが容易となる。本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。実施の形態3本実施の形態では、実施の形態1とは異なる回路構成およびその動作について、図8及び図9を参照して説明する。本実施の形態では、トランジスタにn型トランジスタnチャネル型トランジスタを用いる場合について説明する。なお、実施の形態1と同一部分又は同様な機能を有する部分、及び工程は、実施の形態1と同様とすればよく、その繰り返しの説明や、同じ箇所の詳細な説明は原則省略する。図8Aは、トランジスタ230を含む不揮発性のメモリセル220の回路構成を示している。実施の形態1で説明したトランジスタ210は、第2の制御ゲート213が制御線CLに接続されていたが、本実施の形態では第3の配線203制御線CLを設けず、第2の制御ゲート213を第5の配線205読み出し信号線RLに接続している。本実施の形態で開示するメモリセル220は、実施の形態1で説明したメモリセル200と比較して、単位メモリセル当たりの配線数を削減した構成となっている。このため、更なる、単位メモリセル当たりの面積削減及びメモリセルの高集積化が可能となる。続いて、本実施の形態で開示する半導体装置の書き込み動作および読み出し動作について、図9に示すタイミングチャートを用いて具体的に説明する。図9に示すタイミングチャートは、図8に示す各部位の電位または状態の時間変化を示している。なお、各配線に供給される電位や、トランジスタ230のしきい値電圧などの前提条件は、実施の形態1と同じとする。はじめに、メモリセル220への情報の書き込み書き換え動作について説明する。ここでは、トランジスタ230にn型nチャネル型のトランジスタを用いて、記憶ゲート212にハイレベル電位VMLHを保持させる動作について説明する。まず、第1の動作として、書き込み対象として選択されたメモリセル220に接続する第1の配線201ワード線WLにハイレベル電位VWLHを与え、第5の配線205読み出し信号線RLにハイレベル電位VRLHを与え、第2の配線202データ線DLにハイレベル電位VDLHを与える。第1の配線201ワード線WLにハイレベル電位VWLHが与えられると、第1の制御ゲート211の電位がハイレベル電位VWLHとなる。また、第5の配線205読み出し信号線RLに、ハイレベル電位VRLHが与えられると、第2の制御ゲート213の電位がハイレベル電位VRLHとなる。すると、第2の配線202データ線DLを基準としたときの、第2の配線202データ線DLと第1の制御ゲート211の電位差が3Vとなり、第2の配線202データ線DLと第2の制御ゲート213の電位差が2Vとなる。すなわち、どちらもVthos1V以上となるため、記憶ゲート212の全体が導電体化し、記憶ゲート212に第2の配線202データ線DLの電位が供給され、記憶ゲート212の電位がハイレベル電位VDLHとなる。なお、書き込み動作においては、第4の配線204ビット線BLの電位に特段の制約は無いが、ここでは0Vとしている。次に、第2の動作として、第1の配線201ワード線WLにローレベル電位VWLLを与え、第5の配線205読み出し信号線RLにローレベル電位VRLLを与える。この時、第2の配線202データ線DLの電位は、ハイレベル電位VDLHのままとする。第1の配線201ワード線WL及び第5の配線205読み出し信号線RLにローレベル電位が与えられると、第1の制御ゲート211及び第2の制御ゲート213の電位がローレベル電位となる。すると、第2の配線202データ線DLを基準としたときの、第2の配線202データ線DLと第1の制御ゲート211の電位差、及び、第2の配線202データ線DLと第2の制御ゲート213の電位差が、どちらもVthos1V未満となり、記憶ゲート212が絶縁体化する。この時、記憶ゲート212がn型化する電圧は1Vであるため、第2の配線202データ線DLと第1の配線201の電位制御ゲート211の電位差が1V未満となるまでは、記憶ゲート212の電位はハイレベル電位VDLHであるが、該電位差が1V未満となると、記憶ゲート212が絶縁体化する。すると、第1の配線201ワード線WLの電位変動の影響により、絶縁体化した記憶ゲート212の電位はVDLH-1V-VWLLとなる。すなわち、本実施の形態では-1Vハイレベル電位VMLHとなる。記憶ゲート212が絶縁体化すると、記憶ゲート212中の電荷は移動することができないため、第2の配線202の電位が変動しても、記憶ゲート212の電位はハイレベル電位VMLHのままとなる。このようにして、記憶ゲート212に情報を記憶させることができる。記憶ゲート212にローレベル電位VMLLを保持させる動作は、図9A中のVDLHとVDLLを互いに置き換え、上記原理を勘案することで理解できる。また、記憶ゲート212に記憶するハイレベル電位VMLH及びローレベル電位VMLLは、どちらもトランジスタ230をオフ状態とする電位とする。記憶ゲート212に記憶する電位をトランジスタ230をオフ状態とする電位とすることで、メモリセル220を複数接続する構成とした時に、異なるメモリセルの読み出し動作時の誤動作を防ぎ、正確な読み出し動作を実現し、半導体装置の信頼性を高めることができる。また、第5の配線205読み出し信号線RLの電位により、記憶ゲート212の第2の制御ゲートと重なる領域を導電体化または絶縁体化させるため、ハイレベル電位VRLHは記憶ゲート212を導電体化させる電位よりも高い電位とし、ローレベル電位VRLLは記憶ゲート212を絶縁体化させる電位よりも低い電位とする。続いて、メモリセル220に記憶されている情報の読み出し動作について説明する。図9Bは、読み出しモードの動作を説明するタイミングチャートである。ここでは、記憶ゲート212にハイレベル電位VMLHが保持されている場合の動作について説明する。まず、第1の動作として、第4の配線204ビット線BLに電荷を与えプリチャージ、ハイレベル電位VBLHとする。なお、ハイレベル電位VBLHとローレベル電位VRLLは異なる電位とする。この時、第1の配線201ワード線WL及び第5の配線205読み出し信号線RLは、それぞれローレベル電位のままとする。なお、第2の配線202データ線DLの電位に特段の制約はないが、ここではハイレベル電位VDLHとしている。次に、第2の動作として、第5の配線205読み出し信号線RLの電位をローレベル電位VRLLのままとし、第1の配線201ワード線WLの電位をハイレベル電位VWLHとする。ここで、記憶ゲート212に記憶されているハイレベル電位VMLHは-1Vであり、ローレベル電位VRLLは0Vであるため、ゲート-ソース間電圧は、VWLHVMLH-VRLL=3-1-0=2Vとなり、トランジスタ230のしきい値電圧本実施の形態では1V以上の電圧となるため、トランジスタ230がオン状態となる。トランジスタ230がオン状態となると、トランジスタ230を介して第4の配線204ビット線BLに第5の配線205読み出し信号線RLの電位が供給されるため、第4の配線204ビット線BLの電位が変化する。記憶ゲート212にローレベル電位VMLLが記憶されている場合は、第1の配線201ワード線WLの電位をハイレベル電位VWLHとしても、ゲート-ソース間電圧は、VWLHVMLL-VRLL=3-3-0=0Vであり、トランジスタ230のしきい値電圧を超えることができない。この場合は、トランジスタ230はオフ状態のままであるため、第4の配線204の電位は変化しない。このようにして、第5の配線205読み出し信号線RLの電位をローレベル電位VRLLとした時の第4の配線204ビット線BLの電位変動を検出することで、記憶ゲート212に記憶されている情報を読み出すことができる。読み出し動作において、第5の配線205読み出し信号線RLの電位をローレベル電位VRLLとしておくことで、記憶ゲート212のうち第2の制御ゲート213と重なる領域は絶縁体化されたままとなる。このため、第1の配線201ワード線WLの電位がハイレベル電位VWLHとなり、記憶ゲート212のうち第1の制御ゲート211と重なる領域が導電体化された場合でも、記憶ゲート212が第2の配線202データ線DLの電位に影響を受けることはない。つまり、第5の配線205読み出し信号線RLの電位をローレベル電位VRLLとしておくことで、第2の配線202データ線DLや第1の配線201ワード線WLの電位が変動しても、記憶ゲート212は記憶された情報を保持することが可能となる。このように、記憶ゲート212に保持されている情報電荷は、書き込みモードにより新たな情報に書き換えられるまで保持される。絶縁体化された酸化物半導体は、抵抗率が高く、電荷の移動がほとんどおきないため、記憶ゲート212の電位を極めて長時間にわたって保持することが可能となる。図8Bに、図8Aに示した半導体装置を用いた、m×nビットの記憶容量を有する半導体装置の回路図の一例を示す。図8Bは、メモリセル1220が並列に接続された、いわゆるNOR型の半導体装置の回路図である。図8Bに示す半導体装置は、m本のワード線WLと、n本のデータ線DLと、n本の読み出し信号線RLと、n本のビット線BLと、複数のメモリセル1220が縦m個行×横n個列m、nは自然数のマトリクス状に配置されたメモリセルアレイと、第1の駆動回路1221と、第2の駆動回路1222と、第4の駆動回路1224と、第5の駆動回路1225といった周辺回路によって構成されている。ここで、メモリセル1220としては、図1Aに示した構成が適用される。各メモリセル1220は、トランジスタ1230を有している。トランジスタ1230は、第1の制御ゲート1211と、第2の制御ゲート1213と、記憶ゲート1212を有している。第1の制御ゲート1211はワード線WLと電気的に接続され、第2の制御ゲート1213は読み出し信号線RLと電気的に接続され、記憶ゲート1212はデータ線DLと電気的に接続されている。トランジスタ1210のソースまたはドレインの一方は読み出し信号線RLと電気的に接続され、ソースまたはドレインの他方はビット線BLと電気的に接続されている。また、i行j列のメモリセル1220i、jiは1以上m以下の整数、jは1以上n以下の整数は、データ線DL_j、読み出し信号線RL_j、ビット線BL_j、ワード線WL_i、にそれぞれ電気的に接続されている。ワード線WLは、第1の駆動回路1221と電気的に接続されており、データ線DLは、第2の駆動回路1222と電気的に接続されており、読み出し信号線RLは第4の駆動回路1224と電気的に接続されており、ビット線BLは、第5の駆動回路1225と電気的に接続されている。本実施の形態で開示するメモリセル1220は、実施の形態1で説明したメモリセル1200と比較して、制御線CLを削減した構成となっている。このため、第2の駆動回路1223を設ける必要が無く、半導体装置のさらなる高集積化や、歩留まり向上や、コストダウンを図ることができる。なお、ここでは、第1の駆動回路1221、第2の駆動回路1222、第4の駆動回路1224、第5の駆動回路1225をそれぞれ独立に設けているが、いずれか一、または複数の機能を有するデコーダを用いても良い。メモリセル1220への情報の書き込みは、前述の書き込み動作により行うことができるが、ワード線WLにVWLHが加えられると、該ワード線WLに接続している全てのトランジスタ1230が有する記憶ゲートが導電体化してしまう。このため、書き込み動作時に、書き込み対象のメモリセル1220に接続する読み出し信号線RLの電位をハイレベル電位VRLHとし、書き込み対象でないメモリセル1220に接続されている読み出し信号線RLの電位をローレベル電位VRLLとすることで、書き込み対象でないメモリセル1220の情報が、誤って書き換えられることを防ぐ。また、書き込み対象以外のメモリセル1220に接続するワード線WLの電位をローレベル電位VWLLとしておくことで、書き込み対象以外のメモリセル1220に接続する読み出し信号線RLの電位がハイレベル電位VRLHとなっても、書き込み対象以外のメモリセル1220の情報が書き換えられることを防ぐことができる。なお、選択されたワード線WLに接続しているメモリセルであれば、1つのメモリセルのみに情報を書き込む以外にも、複数または全数のメモリセルに同時に情報を書き込むことも可能である。メモリセル1220からの情報の読み出しは、前述の読み出し動作により行うことができる。読み出し動作時は、全ての読み出し信号線RLの電位をローレベル電位VRLLとすることで、情報を読み出すために選択されたワード線WLに接続している読み出し対象以外のメモリセルの情報が、誤って書き換えられることを防ぐ。また、読み出し対象のメモリセルの情報と他のメモリセルの情報の混同を防ぐため、情報を読み出すために選択されたワード線WL以外のワード線WLの電位はローレベル電位VWLLとしておく。なお、選択されたワード線WLに接続しているメモリセルであれば、1つのメモリセルの情報の読み出しだけでなく、複数または全数のメモリセルの情報を同時に読み出すことも可能である。なお、上記説明は、電子を多数キャリアとするn型トランジスタnチャネル型トランジスタを用いる場合についてのものであるが、n型トランジスタに代えて、正孔を多数キャリアとするp型トランジスタを用いることもできる。トランジスタをp型トランジスタとして構成する場合は、上記動作原理を踏まえて、各配線に供給する電位を決定すればよい。本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。実施の形態4本実施の形態では、実施の形態3に示した半導体装置の構成の一例について、図10を参照して説明する。半導体装置の断面構成および平面構成図10は、記憶素子として適用することができるトランジスタの一例を示している。図10Aは、トランジスタ180の平面を示しており、図10Bは、図10AにおけるY1-Y2で示した部位の断面を示している。図10Cは、図10Bにおける部位191の拡大図である。トランジスタ180は、基板100上に第1の制御ゲート101が設けられている。また、第1の制御ゲート101上に第1のゲート絶縁層102が設けられ、第1のゲート絶縁層102上に電極103が設けられ、第1のゲート絶縁層102と電極103に接して記憶ゲート104が設けられている。また、記憶ゲート104上に第2のゲート絶縁層105が設けられ、第2のゲート絶縁層105上に半導体層106が設けられている。また、半導体層106上にソース電極107a及びドレイン電極107bが設けられている。また、半導体層106、ソース電極107a及びドレイン電極107b上に絶縁層108が設けられ、絶縁層108上に保護絶縁層109が設けられている。トランジスタ180は、ボトムゲート構造のトランジスタの一つであり、逆スタガ型トランジスタの一つでもある。なお、図示していないが、第1の制御ゲート101はワード線WLに電気的に接続され、ソース電極107aは読み出し信号線RLに電気的に接続され、ドレイン電極107bはビット線BLに電気的に接続され、電極103はデータ線DLに電気的に接続されている。また、第1の制御ゲート101は、第1の制御ゲート211に相当する。電極103は、記憶ゲート104の一部に接して設けられ、記憶ゲート104に記憶させる情報を供給する。記憶ゲート104は、第1のゲート絶縁層102と第2のゲート絶縁層105の間に挟まれて設けられている。また、記憶ゲート104は、少なくとも半導体層106のチャネル形成領域半導体層106中の、ソース電極107a及びドレイン電極107bの間に位置する領域と重なる部分において、第1のゲート絶縁層102と第2のゲート絶縁層105に接して設けられている。第1の制御ゲート101は、記憶ゲート104と半導体層106のチャネル形成領域と重なる位置に設けられている。記憶ゲート104は、第1の制御ゲート101と半導体層106の間に挟まれて設けられている。電極103は、第1の制御ゲート101及び半導体層106のチャネル形成領域から離れた位置に設けられている。図10Cは、第1の制御ゲート101の端部から電極103の端部までの領域を拡大した図である。記憶ゲート104は、第1の制御ゲート101の端部を超えて延伸し、電極103に接する領域オフセット領域112を有している。また、ソース電極107aは、第1の制御ゲート101の端部を超えて延伸し、記憶ゲート104が有するオフセット領域112と、電極103の端部を覆うように配置される。ソース電極107aのうち、第1の制御ゲート101の端部と、記憶ゲート104が有するオフセット領域112と、電極103の端部を覆う領域は、第2の制御ゲート213として機能する。このような構成とすることで、記憶ゲート104に情報を書き込む際に、第1の制御ゲート101及びソース電極107aにハイレベル電位を供給して、少なくとも記憶ゲート104の半導体層106のチャネル形成領域と重なる部位と、電極103と接する部位までの記憶ゲート104を導電体化することで、記憶ゲート104への情報の書き込みを確実に行うことができる。本実施の形態で示したトランジスタ180は、実施の形態2で示したトランジスタ150が有する第2の制御ゲート110を削減した構成となっている。トランジスタ180は、実施の形態2で説明した作製方法と同様の方法で作製することができる。また、トランジスタ180にバックゲートを形成してもよいし、トップゲート構造のトランジスタに適用することもできる。本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。実施の形態5本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図11を用いて説明する。本実施の形態では、コンピュータ、携帯電話機携帯電話、携帯電話装置ともいう、携帯情報端末携帯型ゲーム機、音響再生装置なども含む、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置テレビ、またはテレビジョン受信機ともいうなどの電子機器に、上述の半導体装置を適用する場合について説明する。図11Aは、ノート型のパーソナルコンピュータであり、筐体701、筐体702、表示部703、キーボード704などによって構成されている。筐体701と筐体702内には、前述の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。図11Bは、携帯情報端末PDAであり、本体711には、表示部713と、外部インターフェイス715と、操作ボタン714等が設けられている。また、携帯情報端末を操作するスタイラス712などを備えている。本体711内には、前述の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。図11Cは、電子ペーパーを実装した電子書籍720であり、筐体721と筐体723の2つの筐体で構成されている。筐体721および筐体723には、それぞれ表示部725および表示部727が設けられている。筐体721と筐体723は、軸部737により接続されており、該軸部737を軸として開閉動作を行うことができる。また、筐体721は、電源731、操作キー733、スピーカー735などを備えている。筐体721、筐体723の少なくとも一には、前述の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。図11Dは、携帯電話機であり、筐体740と筐体741の2つの筐体で構成されている。さらに、筐体740と筐体741は、スライドし、図11Dのように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体741は、表示パネル742、スピーカー743、マイクロフォン744、ポインティングデバイス746、カメラ用レンズ747、外部接続端子748などを備えている。また、筐体740は、携帯電話機の充電を行う太陽電池セル749、外部メモリスロット750などを備えている。また、アンテナは、筐体741に内蔵されている。筐体740と筐体741の少なくとも一には、前述の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。また、表示パネル742はタッチパネルを備えており、図11Dには映像表示されている複数の操作キー745を点線で示している。なお、太陽電池セル749で出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路も実装している。図11Eは、デジタルカメラであり、本体761、表示部767、接眼部763、操作スイッチ764、表示部765、バッテリー766などによって構成されている。本体761内には、前述の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。図11Fは、テレビジョン装置770であり、筐体771、表示部773、スタンド775などで構成されている。テレビジョン装置770の操作は、筐体771が備えるスイッチや、リモコン操作機780により行うことができる。筐体771およびリモコン操作機780には、前述の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。以上のように、本実施の形態に示す電子機器には、前述の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。