オシレータ回路と、テスト信号の活性化期間内に前記オシレータ回路に対してクロッキング動作を行わせる前記テスト信号を前記オシレータ回路に出力するコマンド回路と、前記オシレータ回路と接続され、前記クロッキング動作によるクロッキング数をカウントするカウンタ回路と、を備えることを特徴とする半導体装置。前記オシレータ回路は、リング状に互いに直列に接続された複数の信号伝送部を備え、各々の前記信号伝送部が第1の導電型の半導体のみで構成されている第1オシレータ回路を備え、前記カウンタ回路は、前記第1オシレータ回路に対して行われたクロッキング動作によるクロッキング数をカウントすることを特徴とする請求項1に記載の半導体装置。前記オシレータ回路は、リング状に互いに直列に接続された複数の信号伝送部を備え、各々の前記信号伝送部が第2の導電型の半導体のみで構成されている第2オシレータ回路を備え、前記カウンタ回路は、前記第2オシレータ回路に対して行われたクロッキング動作によるクロッキング数をカウントすることを特徴とする請求項1または請求項2に記載の半導体装置。前記オシレータ回路は、リング状に互いに直列に接続された複数の信号伝送部を備え、各々の前記信号伝送部がCMOSで構成されている第3オシレータ回路を備え、前記カウンタ回路は、前記第3オシレータ回路に対して行われたクロッキング動作によるクロッキング数をカウントすることを特徴とする請求項1から請求項3のいずれか1項に記載の半導体装置。前記オシレータ回路は、前記テスト信号の非活性化に基づき、カウントされた前記クロッキング数を外部へ出力することを特徴とする請求項1から請求項4のいずれか1項に記載の半導体装置。前記テスト信号の活性化期間は、前記オシレータ回路における信号伝送部の1段あたりの遅延時間、前記カウンタ回路のビット数に基づく期間であることを特徴とする請求項1から請求項5のいずれか1項に記載の半導体装置。自半導体装置の基本クロック信号を生成するクロック信号回路と、タイミング調整部と、を備え、前記タイミング調整部は、前記カウンタ回路がカウントしたカウント数に基づき、前記クロック信号回路に対してタイミング調整を行うことを特徴とする請求項1から請求項6のいずれか1項に記載の半導体装置。前記タイミング調整部は、前記カウンタ回路がカウントしたカウント数に基づき、前記コマンド回路に対してタイミング調整を行うことを特徴とする請求項7に記載の半導体装置。前記アドレス回路と、を備え、前記タイミング調整部は、前記カウンタ回路がカウントしたカウント数に基づき、前記アドレス回路に対してタイミング調整を行うことを特徴とする請求項7または請求項8に記載の半導体装置。半導体装置におけるタイミング検出方法であって、コマンド回路が、テスト信号の活性化期間内にオシレータ回路に対してクロッキング動作を行わせる前記テスト信号を前記オシレータ回路に出力する手順と、カウンタ回路が、前記オシレータ回路と接続され、前記クロッキング動作によるクロッキング数をカウントする手順と、を含むことを特徴とするタイミング検出方法。半導体装置におけるタイミング調整方法であって、コマンド回路が、テスト信号の活性化期間内にオシレータ回路に対してクロッキング動作を行わせる前記テスト信号を前記オシレータ回路に出力する手順と、カウンタ回路が、前記オシレータ回路と接続され、前記クロッキング動作によるクロッキング数をカウントする手順と、タイミング調整部が、前記カウンタ手順でカウントしたカウント数に基づき、自半導体装置の基本クロック信号を生成するクロック信号回路に対してタイミング調整を行う手順と、を含むことを特徴とするタイミング調整方法。しかしながら、特許文献1に記載の技術では、CMOSのリングオシレータによる発振回路を用いて発振器を制御していたので、設計値に対する内部回路のタイミングずれを精度良く検出できない。この結果、特許文献1に記載の技術では、半導体装置で発生するタイミングずれを精度良く補正できない場合があった。上記目的を達成するため、本発明に係る半導体装置は、オシレータ回路と、テスト信号の活性化期間内に前記オシレータ回路に対してクロッキング動作を行わせる前記テスト信号を前記オシレータ回路に出力するコマンド回路と、前記オシレータ回路と接続され、前記クロッキング動作によるクロッキング数をカウントするカウンタ回路と、を備えることを特徴としている。上記目的を達成するため、本発明は、半導体装置におけるタイミング検出方法であって、コマンド回路が、テスト信号の活性化期間内にオシレータ回路に対してクロッキング動作を行わせる前記テスト信号を前記オシレータ回路に出力する手順と、カウンタ回路が、前記オシレータ回路と接続され、前記クロッキング動作によるクロッキング数をカウントする手順と、を含むことを特徴としている。上記目的を達成するため、本発明は、半導体装置におけるタイミング調整方法であって、コマンド回路が、テスト信号の活性化期間内にオシレータ回路に対してクロッキング動作を行わせる前記テスト信号を前記オシレータ回路に出力する手順と、カウンタ回路が、前記オシレータ回路と接続され、前記クロッキング動作によるクロッキング数をカウントする手順と、タイミング調整部が、前記カウンタ手順でカウントしたカウント数に基づき、自半導体装置の基本クロック信号を生成するクロック信号回路に対してタイミング調整を行う手順と、を含むことを特徴としている。本発明によれば、カウンタ回路が、オシレータ回路と接続され、クロッキング動作によるクロッキング数をカウントする。この結果、本発明によれば、半導体装置における内部回路の特性をクロッキング数により検出することができる。また、本発明によれば、検出されたクロッキング数に基づき、内部回路のタイミングを調整することができる。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図1は、この発明の技術思想を示す原理図である。図1に示すように、テスタ2と半導体装置1とは、アドレス信号線ADD、コマンド信号線COM、クロック信号線CKT及びCKB、データ信号線DATA、及び電源線Voltage外部電圧VDD及び接地電圧VSSが互いに接続されている。テスタ2は、半導体装置1に対して、アドレス信号線ADD、コマンド信号線COM、クロック信号線CKT及びCKB、及びデータ信号線DATAを介して各種のコマンドを出力する。半導体装置1のコマンド回路1-1は、テスタ2が出力するコマンドに基づき、テスト信号の活性化期間内にオシレータ回路1-2に対してクロッキング動作を行わせるテスト信号をオシレータ回路1-2に出力する。なお、クロッキング動作とは、オシレータ回路1-2がクロックを生成する動作である。オシレータ回路1-2は、コマンド回路1-1が出力するテスト信号に基づきクロッキング動作を開始する。この場合、オシレータ回路1-2は、内部回路のP型チャネルMOSトランジスタ以下、PMOSというのみに対してテストを行い、あるいは、N型チャネルMOSトランジスタ以下、NMOSというのみに対してテストを行うことで、PMOSとNMOSとの特性を別々に得ることができる。カウンタ回路1-3は、テスタ2が出力するコマンドに基づきオシレータ回路1-2が生成するクロック数クロッキング数ともいうをカウントすることで内部回路1-5の特性を測定する。カウンタ回路1-3は、測定結果をテスタ2に出力する。タイミング調整部1-4は、テスタ2がコマンド回路1-1を介して出力するタイミング調整信号に基づき内部回路1-5に対するタイミング調整値を生成し、生成したタイミング調整値に基づき、内部回路1-5に対して信号のタイミングを調整する。なお、内部回路1-5は、例えば、クロック入力回路、アドレス入力回路、コマンド入力回路などである。以上のように、半導体装置1の内部回路1-5における信号のタイミング調整をPMOS、NMOSに対して個別に行うことで、信号のタイミング調整を最適に行うことを技術思想とする。[第1実施形態]図2は、本実施形態に係る半導体装置1の概略構成図である。図2の半導体装置1は、例えば外部から供給されるクロック信号に同期して動作するSDRAMシンクロナスダイナミックランダムアクセスメモリである。なお、図2に示されている各回路ブロックは、全て単結晶シリコンからなる同一の半導体チップ上に形成される。各回路ブロックは、例えば、PMOS及びNMOS等の複数のトランジスタで構成される。半導体装置1は、クロック入力回路11、DLL回路12、タイミングジェネレータ13、テスト回路14、ヒューズ回路15、コマンド入力回路16、コマンドデコード回路17、モードレジスタ18、リフレッシュ制御回路19、アドレス入力回路20、アドレスラッチ回路21、書込読出回路25、FIFO回路26、入出力回路27、内部電源発生回路28を含んで構成される。また、半導体装置1は、ロウデコーダ22、カラムデコーダ23、及びメモリアレイ24をそれぞれ含んで構成されるメモリバンクを4個メモリバンクbank0~bank3備えている。なお、図1のカウンタ回路1-3、オシレータ回路1-2に相当する機能部は、テスト回路14である。また、タイミング調整部1-3に相当するのは、テスト回路14、ヒューズ回路15である。内部回路1-5に相当するのは、クロック入力回路11である。半導体装置1は、外部端子として、クロック端子Tp1a、Tp1b、コマンド端子Tp2a~Tp2c、アドレス端子Tp3、データ入出力端子Tp4及び電源端子Tp5a、Tp5bを備えている。その他、データストローブ端子やリセット端子なども備えられているが、これらについては図示を省略してある。クロック端子Tp1a及びTp1bは、それぞれ外部クロック信号CKT及びCKBが供給される端子である。クロック入力回路11は、クロック端子Tp1a及びTp1bを介して外部クロック信号CKT及びCKBが入力される。ここで、外部クロック信号CKTとCKBは互いに相補の関係にある信号である。クロック入力回路11は、外部クロック信号CKT及びCKBに基づいて単相の内部クロック信号PreCLKを生成し、生成した内部クロック信号PreCLKをDLL回路12及びタイミングジェネレータ13に供給する。また、クロック入力回路11は、テスト回路14が出力するタイミング調整信号に基づき、クロック動作のタイミングを調整する。DLLディレイロックループ回路12は、内部クロック信号PreCLKに基づいて、位相制御された内部クロックLCLKを生成し、生成した内部クロックLCLKを入出力回路27に供給する。タイミングジェネレータ13は、内部クロック信号PreCLKに基づいて、半導体装置1における他の回路に動作の基準信号となる内部クロック信号GCLK生成し、生成した内部クロック信号生成GCLKを書込読出回路25及びFIFO回路26に供給する。コマンド端子Tp2a~Tp2cは、それぞれロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、及びライトイネーブル信号/WEが供給される端子である。これらの端子に入力される信号の組合せによりコマンド信号CMDが構成される。このコマンド信号CMDは、コマンド入力回路16に入力される。なお、本明細書において、信号名に/が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。コマンドデコード回路17は、コマンド入力回路16を介して入力されるコマンド信号CMDを保持し、この保持したコマンド信号CMDのデコードなどを行い、各種内部コマンド信号ICMDを生成する。コマンドデコード回路17は、生成した内部コマンド信号ICMDを、モードレジスタ18、リフレッシュ制御回路19、及びカラム系制御回路であるカラムデコーダ23に供給する。また、コマンドデコード回路17は、テスタ2から入力されたコマンドから、テスト回路14に対するコマンドTEST_Aを抽出し、抽出したコマンドTEST_Aをテスト回路14に出力する。コマンドデコード回路17は、テスタ2から入力されたコマンドから、ヒューズ回路15に対するコマンドTEST_Bを抽出し、抽出したコマンドTEST_Bをヒューズ回路15に出力する。なお、コマンド信号TEST_Aには、テスト回路14のオシレータ回路に対するオシレータ活性化信号OSCEN_P、OSCEN_N、OSCEN_C、及びカウンタ出力制御信号TCNT_OUTが含まれている。なお、コマンドTEST_Bは、コマンドTEST_Aのテスト結果に基づくヒューズ回路15に対する補正情報を含む。テスト回路14カウンタ回路、タイミング調整部は、コマンドデコード回路17が出力するテスト信号TEST_Aに基づき、後述するようにクロック入力回路11を予め定められている期間動作させ、その期間内のクロック数を内部のカウンタでカウントする。テスト回路14は、カウントした値を示す情報をデータ入出力端子Tp4に出力する。また、テスト回路14は、ヒューズ回路15が出力するヒューズ調整信号を用いてクロック入力回路11の動作タイミングを調整するタイミング調整信号を生成し、生成したタイミング調整信号をクロック入力回路11に出力する。なお、タイミング調整信号は、後述するようにクロック入力回路11の初段回路におけるPMOSに対するタイミング調整信号CODEP_0~n、クロック入力回路11の初段回路におけるNMOSに対するタイミング調整信号CODEN_0~nを含む。ヒューズ回路15タイミング調整部は、コマンドデコード回路17が出力するコマンドTEST_Bに基づきクロック入力回路11の信号タイミングを調整するように内部の設定を切り替える。ヒューズ回路15は、タイミング調整した結果を示す情報をテスト回路14に出力する。ヒューズ回路15は、製造バラツキを調整するデータとして期待値データを書き込む図示しないヒューズROMが設けられている。ヒューズ回路15は、図示しないヒューズROMに書き込まれたデータである調整データヒューズROMに実際に書き込まれている書込データを、クロック入力回路11における調整データにより特性を調整する調整回路不図示へ出力する。ヒューズ回路15は、ヒューズROMにより調整データのデータセットを設定した場合、クロック入力回路11の調整データ毎に設ける構成とする。ヒューズ回路15におけるヒューズROMは、レーザの照射光のエネルギーにより溶断する光学ヒューズ、若しくは電気エネルギーにより溶断する電気ヒューズ例えば、アンチヒューズ等のOne-Time-ROMReadOnlyMemory、または電気的に書き込み可能なEP-ROMErasableProgrammable-ROM、若しくはEEP-ROMElectricallyErasableProgrammable-ROMなどの電気的に書き換えが可能な不揮発性ROMで構成されている。アドレス端子Tp3は、アドレス信号ADDが供給される端子であり、供給されたアドレス信号ADDを、アドレス入力回路20に出力する。アドレスラッチ回路21は、供給されるアドレス信号ADDをラッチする。アドレスラッチ回路21は、ラッチしたアドレス信号ADDのうち、ロウアドレスをロウデコーダ22に出力し、カラムアドレスをカラムデコーダ23に出力する。モードレジスタ18には、コマンドデコード回路17が出力する内部コマンド信号ICMD、及びアドレスラッチ回路21が出力するアドレス信号が入力される。モードレジスタ18は、入力された内部コマンド信号ICMD及びアドレス信号に基づき、内部回路用のモードmode情報を生成し、生成したモード情報を各内部回路に供給する。リフレッシュ制御回路19は、デコードされた内部コマンドICMDに基づき、メモリセルアレイ24の各メモリセルに書き込まれているデータ電荷をリフレッシュするための内部ロウアドレスを生成し、生成した内部ロウアドレスをロウデコーダ22に出力する。ロウデコーダ22は、リフレッシュ制御回路19が出力する内部ロウアドレスにより、各メモリバンクbank0~3内に含まれるいずれかのワード線WLを選択する回路である。また、カラムデコーダ23は、各メモリバンクbank0~3内におけるセンスアンプに含まれるいずれかの図示しないセンスアンプを選択する回路である。カラムデコーダ23によって選択されたセンスアンプは、例えば図示しないデータアンプに接続される。このデータアンプは、リード動作時においてはセンスアンプによって増幅されたリードデータをさらに増幅し、リードライトバスを介して増幅したリードデータを書込読出回路25に出力する。一方、ライト動作時において、データアンプは、リードライトバスを介して書込読出回路25から入力されるライトデータを増幅し、増幅したライトデータをセンスアンプに出力する。書込読出回路25は、FIFO回路26を介して、入出力回路27に接続されている。データ入出力端子Tp4は、リードデータDQの出力及びライトデータDQの入力を行うための端子であり、入出力回路27に接続されている。入出力回路27は、リード動作時において、内部クロックLCLKに同期してFIFO回路26からのリードデータをデータ入出力端子Tp4へリードデータDQとして並列出力する。また、入出力回路27は、ライト動作時において、内部クロックLCLKに同期して、データ入出力端子Tp4からのライトデータDQを、FIFO回路26へ直列出力する。なお、データ入出力端子Tpの数は、図1に示すように複数あるが、4、8、16などいくつであってもよい。電源端子Tp5a及びTp5bは、それぞれ外部電圧VDD及び接地電圧VSSが供給される端子である。本明細書においては、外部電圧VDD及び接地電圧VSS間の電圧を単に外部電圧VDDと呼ぶことがある。電源端子Tp5a及びTp5bは、内部電圧発生回路28に接続されている。外部電圧VDDは、内部電源発生回路28に供給される。内部電源発生回路28は、内部回路の使用する電圧に応じた複数の内部電圧を発生する。これらの各内部電圧は、それぞれ対応する内部回路に供給される。ここで、メモリバンクbank_kk=0~3とは、複数のワード線と複数のビット線とそれらの交点に設けられた複数のメモリセルからなるメモリセルアレイ24を複数配列して構成され、メモリセルに対するリード動作或いはライト動作、リフレッシュ等の独立動作が可能な一単位をいう。例えば、メモリバンクbank_0は、コマンド入力回路16にアクティブコマンドが入力されると活性化されて、アクティブコマンドに応じた動作センス動作を行う。メモリバンクbank_0がアクティブコマンドを受けてから、データ読み出し動作に対応するリードコマンド或いはデータ書き込み動作に対応するライトコマンドを受けるまでの期間、或いはこれらのコマンドを受けた後の期間、メモリバンクbank_1は、コマンド入力回路16にリフレッシュコマンドが入力されると活性化されて、リフレッシュコマンドに応じた動作センス動作を行うことができる。なお、図2において、4個のメモリバンクが設けられているが、メモリバンクの数は4個に限るものではなく、例えば8個でも良い。次に、クロック入力回路11の初段回路100の構成について、図3を用いて説明する。図3は、本実施形態に係るクロック入力回路11の初段回路100の概略構成図である。図3に示すように、定電流源110、定電流源120、差動回路130、差動回路140、出力回路150から構成されている。定電流源110は、PMOS第1の導電型の半導体111-1~111-nnは1以上の整数で構成されている。PMOS111-1~111-nは、各ソース端子が、内部電源VPERIに接続されている。なお、内部電源発生回路28は、外部電圧VDDを降圧して内部電圧VPERIを生成する。PMOS111-1~111-nは、各ゲート端子が、各制御信号CODEP_0~nに接続されている。PMOS111-1~111-nは、各ドレイン端子が、差動回路130のPMOS131及びPMOS132のソース端子、差動回路140のPMOS141及びPMOS142のソース端子と接続されている。定電流源120は、NMOS第2の導電型の半導体121-1~121-nnは1以上の整数で構成されている。NMOS121-1~121-nは、各ソース端子が、VSSに接続、すなわち接地されている。NMOS121-1~121-nは、各ゲート端子が、各制御信号CODEN_0~nに接続されている。NMOS121-1~121-nは、各ドレイン端子が、差動回路140のNMOS133及びNMOS134のソース端子、差動回路140のNMOS143及びNMOS144のソース端子と接続されている。差動回路130は、PMOS131及び132からなる差動回路、NMOS133及び134からなる差動回路を含む差動回路から構成されている。PMOS131とPMOS132とは、ソース端子が、定電流源110に接続されている。PMOS131とNMOS133とは、ゲート端子が、クロック信号CKTの配線に接続されている。PMOS131は、ドレイン端子が、NMOS133のドレイン端子、出力回路150のPMOS151のゲート端子及びNMOS152のゲート端子に接続されている。PMOS132は、ゲート端子が、PMOS134のゲート端子、差動回路140のPMOS141のゲート端子、NMOS143のゲート端子、PMOS142のドレイン端子とNMOS144のドレイン端子との接続点とに接続されている。PMOS132は、ドレイン端子がNMOS134のソース端子に接続されている。NMOS133とNMOS134の各ソース端子は、定電流源120に接続されている。差動回路140は、PMOS141及び142からなる差動回路、NMOS143及び144からなる差動回路を含む差動回路から構成されている。PMOS142とPMOS144とは、ゲート端子が、クロック信号CKBの配線と接続されている。PMOS141とPMOS142とは、ソース端子が、定電流源110に接続されている。NMOS143とNMOS144とは、ドレイン端子が、定電流源120に接続されている。PMOS141は、ゲート端子が、NMOS143のゲート端子、PMOS142のドレイン端子、NMOS144のソース端子、差動回路130のPMOS132のゲート端子、NMOS134のゲート端子と接続されている。PMOS141は、ドレイン端子が、NMOS143のドレイン端子と接続されている。PMOS142は、ソース端子が、NMOS144のドレイン端子に接続されている。出力回路150は、PMOS151、NMOS152から構成されている。PMOS151は、ソース端子が、内部電圧VRERIに接続され、ドレイン端子が、NチャネルMOS152のドレイン端子に接続されている。NMOS152は、ソース端子が、接地されている。PMOS151とNMOS152とは、ドレイン端子が、クロック信号ICLKTの配線に接続されている。図3に示すように、入力初段回路100は、外部からのクロック信号CKT及びCKBが入力される回路である。また、定電流源110は、ヒューズ回路15が出力する制御信号CODEP_0~nに基づき、PMOS111-1~111-nのオン状態とオフ状態を制御し、差動回路130及び140に供給される電流を調整している。また、定電流源120は、ヒューズ回路15が出力する制御信号CODEN_0~nに基づき、NMOS121-1~121-nのオン状態とオフ状態を制御し、差動回路130及び140に供給される電流を調整している。例えば、制御信号CODEP_1は、PMOS111-1のオン状態とオフ状態を制御する。制御信号CODEP_2は、PMOS111-2のオン状態とオフ状態を制御し、制御信号CODEP_3は、PMOS111-3のオン状態とオフ状態を制御し、制御信号CODEP_4は、PMOS111-4のオン状態とオフ状態を制御する。制御信号CODEN_1は、NMOS121-1のオン状態とオフ状態を制御する。制御信号CODEN_2は、NMOS121-2のオン状態とオフ状態を制御し、制御信号CODEN_3は、NMOS121-3のオン状態とオフ状態を制御し、制御信号CODEN_4は、NMOS121-4のオン状態とオフ状態を制御する。テスト回路14の構成次に、テスト回路14の構成について図4~図6を用いて説明する。図4は、本実施形態に係るテスト回路14の概略構成図である。図4に示すように、テスト回路14は、NOR回路210、NOT回路211、第1オシレータ回路220、第2オシレータ回路230、第3オシレータ回路240、NAND回路221、231及び241、カウンタ回路250から構成されている。NOR回路210は、3入力1出力の否定論理和回路である。NOR回路210は、第1入力が、第1オシレータ回路220に対するオシレータ活性化信号OSCEN_Pに接続され、第2入力が、第2オシレータ回路230に対するオシレータ活性化信号OSCEN_Nに接続され、第3入力が、第3オシレータ回路240に対するオシレータ活性化信号OSCEN_Cに接続されている。NOR回路210は、出力が、NOT回路211の入力に接続されている。NOR回路210は、オシレータ活性化信号OSCEN_P、OSCEN_N、OSCEN_Cのうち、いずれか一つの信号がHレベルになると、出力信号をHレベルからLレベルへ遷移させる。なお、オシレータ活性化信号OSCEN_P、OSCEN_N、OSCEN_Cは、HレベルがイネーブルEnable状態、LレベルがディセーブルDisable状態である。NOT回路211は、1入力1出力の否定回路である。NOT回路211は、入力が、NOR回路210の出力に接続され、出力が、カウンタ回路250の第1入力に接続されている。NOT回路211は、入力信号がLレベルからHレベルになると、出力信号をHレベルからLレベルへ遷移させる。第1オシレータ回路220オシレータは、後述するように、PMOSで構成されるリングオシレータである。第1オシレータ回路220は、第1入力が、オシレータ活性化信号OSCEN_Pに接続され、第2入力が、NAND回路221の出力に接続されている。第1オシレータ回路220は、出力が、NAND回路221の第2入力に接続されている。第1オシレータ回路220は、第1入力のオシレータ活性化信号OSCEN_Pと第2入力の信号IN_Pを用いてクロック信号OUT_Pを生成する。NAND回路221は、2入力1出力の否定論理積回路である。NAND回路221は、第1入力が、オシレータ活性化信号OSCEN_Pに接続され、第2入力が、第1オシレータ回路220の出力に接続されている。NAND回路221は、出力が、カウンタ回路250の第2入力に接続されている。NAND回路221は、オシレータ活性化信号OSCEN_Pと第1オシレータ回路220の出力信号OUT_Pのどちらか一方がLレベルのとき、Hレベルの出力信号を出力する。第2オシレータ回路230オシレータは、後述するように、NMOSで構成されるリングオシレータである。第2オシレータ回路230は、第1入力が、オシレータ活性化信号OSCEN_Nに接続され、第2入力が、NAND回路231の出力に接続されている。第2オシレータ回路230は、出力が、NAND回路231の第2入力に接続されている。第2オシレータ回路230オシレータは、第1入力のオシレータ活性化信号OSCEN_Nと第2入力の信号IN_Nを用いてクロック信号OUT_Nを生成する。NAND回路231は、2入力1出力の否定論理積回路である。NAND回路231は、第1入力が、オシレータ活性化信号OSCEN_Nに接続され、第2入力が、第2オシレータ回路230の出力に接続されている。NAND回路231は、出力が、カウンタ回路250の第3入力に接続されている。NAND回路231は、オシレータ活性化信号OSCEN_Nと第2オシレータ回路230の出力信号OUT_Nのどちらか一方がLレベルのとき、Hレベルの出力信号を出力する。第3オシレータ回路240オシレータは、後述するように、PMOSとNMOSとのCMOS相補型金属酸化膜半導体トランジスタ以下、CMOSというで構成されるリングオシレータである。第3オシレータ回路240は、第1入力が、オシレータ活性化信号OSCEN_Cに接続され、第2入力が、NAND回路241の出力に接続されている。第3オシレータ回路240は、出力が、NAND回路241の第2入力に接続されている。第3オシレータ回路240は、第1入力のオシレータ活性化信号OSCEN_Cと第2入力の信号IN_Cを用いてクロック信号OUT_Cを生成する。NAND回路241は、2入力1出力の否定論理積回路である。NAND回路241は、第1入力が、オシレータ活性化信号OSCEN_Cに接続され、第2入力が、第3オシレータ回路240の出力に接続されている。NAND回路241は、出力が、カウンタ回路250の第4入力に接続されている。NAND回路241は、オシレータ活性化信号OSCEN_Cと第3オシレータ回路240の出力信号OUT_Cのどちらか一方がLレベルのとき、Hレベルの出力信号を出力する。カウンタ回路250は、第1入力が、NOT回路211の出力に接続され、第2入力が、第1オシレータ回路220の出力及びNAND回路221の出力に接続されている。カウンタ回路250は、第3入力が、第2オシレータ回路230の出力及びNAND回路231の出力に接続され、第4入力が、第3オシレータ回路240の出力及びNAND回路241の出力に接続され、第5入力が、カウンタ出力制御信号TCNT_OUTに接続されている。カウンタ回路250は、出力が、データ入出力端子Tp4に接続されている図2。カウンタ回路250は、オシレータ活性化信号OSCEN_P、OSCEN_N、またはOSCEN_Cのいずれか1つが活性化している期間、第1オシレータ回路220、第2オシレータ回路230、または第3オシレータ回路240が出力するクロック数をカウントする。カウンタ回路250は、カウントしたカウント数を、カウンタ出力制御信号TCNT_OUTに応じて出力する。第1オシレータ回路220の構成次に、第1オシレータ回路220の構成について、図5を用いて説明する。図5は、本実施形態に係る第1オシレータ回路220の構成図である。図5に示すように、第1オシレータ回路220は、NOT回路222、n個のPMOS223-1~223-nnは2以上の偶数から構成されている。NOT回路220は、入力が、オシレータ活性化信号OSCEN_Pの配線に接続され、出力が、PMOS223-2、223-4、223-6、223-8、、223-nの各ゲート端子に接続されている。PMOS223-1は、ソース端子が電源VDDに接続され、ゲート端子がNAND回路221図4の出力信号IN_Pの配線に接続され、ドレイン端子がPMOS223-2のソース端子及びPMOS223-3のゲート端子に接続されている。PMOS223-2は、ドレイン端子が接地されている。PMOS223-3は、ソース端子が電源VDDに接続され、ドレイン端子がPMOS223-4のソース端子及びPMOS223-5のゲート端子に接続されている。PMOS223-4は、ドレイン端子が接地されている。以下、PMOS223-3とPMOS223-4との接続構成信号伝送部が、リング状且つ直列に接続されている。PMOS223-n-3は、ソース端子が電源VDDに接続され、ドレイン端子がPMOS223-n―2のソース端子及びPMOS223-n-1のゲート端子に接続されている。PMOS223-n―2は、ドレイン端子が接地されている。PMOS223-n-1は、ソース端子が電源VDDに接続され、ドレイン端子がPMOS223-nのソース端子に接続されている。PMOS223-nは、ドレイン端子が接地されている。また、PMOS223-n-1は、ドレイン端子とPMOS223-nのソース端子の接点から出力信号OUT_Pを出力する。図5に示したように、PMOS223-1とPMOS223-2の組は、インバータ回路である。このインバータ回路を奇数段、リング状に接続することでインバータ回路の遅延を用いたリングオシレータ回路を構成している。インバータのみでリングオシレータを構成する場合には奇数段のインバータが必要であるが、図4に示すとおり、リングオシレータ制御用にNAND回路221が入っているため、インバータ部分は偶数段になる。このため、カウンタ回路250は、予め定められた期間、第1オシレータ回路220が生成したクロック数をカウントすることで、PMOSの特性を計測することができる。具体的には、カウント数が、予め設定されているカウント数より多い場合、PMOSの動作は、設計値の動作速度より高速である。一方、カウント数が予め設定されているカウント数より少ない場合、PMOSの動作は、設計値の動作速度より低速である。第2オシレータ回路230の構成次に、第2オシレータ回路230の構成について、図6を用いて説明する。図6は、本実施形態に係る第2オシレータ回路230の構成図である。図6に示すように、第2オシレータ回路230は、n個のNMOS233-1~233-nnは2以上の偶数から構成されている。オシレータ活性化信号OSCEN_Nの配線は、PMOS233-1、233-3、233-5、233-7、、233-n-1の各ゲート端子に接続されている。NMOS233-1は、ソース端子が電源VDDに接続され、ドレイン端子がNMOS233-2のソース端子及びNMOS233-4のゲート端子に接続されている。NMOS233-2は、ゲート端子がNAND回路231図4の出力信号IN_Nに接続され、ドレイン端子が接地されている。NMOS233-3は、ソース端子が電源VDDに接続され、ドレイン端子がNMOS233-4のソース端子及びNMOS223-6のゲート端子に接続されている。NMOS233-4は、ドレイン端子が接地されている。以下、NMOS223-3とNMOS233-4の接続構成信号伝送部が、リング状且つ直列に接続されている。NMOS233-n-3は、ソース端子が電源VDDに接続され、ドレイン端子がNMOS233-n―2のソース端子及びNMOS233-nのゲート端子に接続されている。NMOS233-n―2は、ドレイン端子が接地されている。NMOS233-n-1は、ソース端子が電源VDDに接続され、ドレイン端子がNMOS233-nのソース端子に接続されている。NMOS233-nは、ドレイン端子が接地されている。また、NMOS233-n-1は、ドレイン端子とNMOS233-nのソース端子の接点から出力信号OUT_Nを出力する。図6に示したように、NMOS233-1とNMOS233-2の組は、インバータ回路である。このインバータ回路を奇数段、リング状に接続することでインバータ回路の遅延を用いたリングオシレータ回路を構成している。図6に示した第2オシレータ回路230は、NMOSにより構成しているため、このオシレータにより生成されるクロックは、PMOSの影響を受けない。このため、後段のカウンタ回路250で予め定められた期間、第2オシレータ回路230が生成したクロック数をカウントすることで、NMOSの特性を計測することができる。テスト回路14は、このようにカウントしたカウント数を、データ入出力端子Tp4を介してテスタ2に出力する。テスタ2は、半導体装置1が出力するPMOSに対するテスト結果のカウント値、及びNMOSに対するテスト結果のカウント値に基づき、半導体装置1の特性を判定する。具体的には、PMOSで構成される第1オシレータ回路220のカウント数が、設計値から得られるカウント数より多い場合、テスタ2は、PMOSの能力が設計より大きい、すなわち電流を多く流せると判定し、NMOSで構成される第2オシレータ回路230のカウント数が設計値から得られるカウント数より多い場合は、テスタ2はNMOSの能力が設計より大きいと判定する。一方、カウント数が、予め設定されているカウント数より少ない場合、テスタ2は、PMOS、NMOSが、設計値より能力が低いと判定する。テスタ2は、判定結果に基づき、クロック入力回路11のタイミングを補正するための補正情報を半導体装置1に出力する。半導体装置1は、テスタ2の補正情報に基づき、クロック入力回路11のタイミングを、ヒューズ回路15のレーザーヒューズ等を調整することで調整する。ヒューズ回路15は、設定されたタイミングに基づきクロック入力回路11のタイミング調整信号CODEP_0~n、CODEN_0~nを生成し、生成したイミング調整信号CODEP_0~n、CODEN_0~nをクロック入力回路11に出力する。具体的には、例えばPMOSの能力が高いと判定した場合には、PMOSで構成される定電流源110の能力を下げるようにCODEP_0~nを調整し、逆にPMOSの能力が低いと判定した場合には定電流源110の能力を上げるようにCODEP_0~nの値を調整する。テスト回路14の動作次に、テスト回路14の動作について、図7を用いて説明する。図7は、本実施形態に係るテスト回路14の動作の一例を説明するタイミングチャートである。図7において、横軸は時間を表し、縦軸は信号のレベルを表している。時刻t1において、テスタ2からコマンドTEST1が半導体装置1に入力される。時刻t2において、コマンドデコード回路17は、コマンドTEST1に基づきテスト回路14に出力するオシレータ活性化信号OSCEN_Pを、非活性化レベルLレベルから活性化レベルHレベルに遷移させる。なお、オシレータ活性化信号OSCEN_Pを活性化して各オシレータ回路第1オシレータ回路、第2オシレータ回路、第3オシレータ回路のクロック生成を行わせるクロッキング動作期間は、図5に示した第1オシレータ回路220における信号伝送部の1段あたりの遅延時間、カウンタ回路250のビット数等に応じて設定するとよい。オシレータ活性化信号OSEN_Pが活性化された後、テスト回路14の第1オシレータ回路220は、クロック信号の生成を開始する。時刻t3において、カウンタ回路250は、第1オシレータ回路220が出力するクロック信号のカウントを開始する。すなわち、カウンタ回路250は、オシレータ活性化信号OSCEN_P、OSCEN_N、OSCEN_Cの論理和ORによりカウント開始する。このため、カウンタ回路250は、これらの3つのオシレータ活性化信号のうち1つでも活性化された場合、リセット状態が破棄され、カウント動作を開始、カウント値Count_valuePが1→2→3→......と各オシレータ回路のクロッキング動作に従い変化する。時刻t4において、テスタ2からコマンドTEST3が半導体装置1に入力される。これに従い、時刻t5において、コマンドデコード回路17は、コマンドTEST3に基づきテスト回路14に出力するカウンタ出力制御信号TCNT_OUTを、非活性化レベルLレベルから活性化レベルHレベルに遷移させる。カウンタ出力制御信号TCNT_OUTが立ち上がった瞬間に、第1オシレータ回路220のカウント値をテスト回路14に取り込むものとする。図7では時刻t5のタイミングでカウント値m1m1は整数を取り込んだものとする。カウンタ出力制御信号TCNT_OUTは一定時間後Lレベルに戻るものとする時刻t7。このとき、オシレータ活性化信号OSCEN_Pも同時にLレベルに戻るものとする。オシレータ活性化信号OSCEN_PがLレベルに戻ると同時に第1オシレータ回路220のクロッキング動作も停止する。カウンタ出力制御信号TCNT_OUTがHレベルになると、カウント値を取り込むと同時に、カウンタ回路250は、カウント数を示す値m1COUNT_OUTをデータ入出力端子Tp4に出力する。これには通常ある程度の遅延が生ずるので、時刻t5でカウンタ出力制御信号TCNT_OUTがHレベルになったタイミングにやや遅れて時刻t6から、データ入出力端子Tp4を介してカウント数を示す値m1データDQが出力される。カウンタ回路250は、オシレータ活性化信号OSCEN_Pが活性化レベルHレベルから非活性化レベルLレベルに遷移したため、オシレータ活性化信号OSCEN_Pにやや遅れた時刻t8にカウンタ値をリセットする。時刻t9において、テスタ2からコマンドTEST2が半導体装置1に入力される。時刻t10において、コマンドデコード回路17は、コマンドTEST2に基づきテスト回路14に出力するオシレータ活性化信号OSCEN_Nを、非活性化レベルLレベルから活性化レベルHレベルに遷移させる。なお、オシレータ活性化信号OSCEN_Nを活性化して各オシレータ回路第1オシレータ回路、第2オシレータ回路、第3オシレータ回路のクロック生成を行わせるクロッキング動作期間は、図6に示した第2オシレータ回路230における信号伝送部の1段あたりの遅延時間、カウンタ回路250のビット数等に応じて設定するとよい。オシレータ活性化信号OSEN_Nが活性化された後、テスト回路14の第2オシレータ回路230は、クロック信号の生成を開始する。時刻t10以後、カウンタ回路250は、第2オシレータ回路230が出力するクロック信号のカウントを開始する。カウンタ回路250は、オシレータ活性化信号OSCEN_P、OSCEN_N、OSCEN_Cの3つのオシレータ活性化信号のうち1つでも活性化された場合、リセット状態が破棄され、カウント動作を開始、カウント値Count_valuePが1→2→3→......と第2オシレータ回路230のクロッキング動作に従い変化する。時刻t11において、テスタ2からコマンドTEST3が半導体装置1に入力される。これに従い、時刻t12において、コマンドデコード回路17は、コマンドTEST3に基づきテスト回路14に出力するカウンタ出力制御信号TCNT_OUTを、非活性化レベルLレベルから活性化レベルHレベルに遷移させる。カウンタ出力制御信号TCNT_OUTが立ち上がった瞬間に、第2オシレータ回路230のカウント値をテスト回路14に取り込むものとする。図7では時刻t13のタイミングでカウント値m2m2は整数を取り込んだものとする。カウンタ出力制御信号TCNT_OUTは一定時間後Lレベルに戻るものとする時刻t14。このとき、オシレータ活性化信号OSCEN_Nも同時にLレベルに戻るものとする。オシレータ活性化信号OSCEN_NがLレベルに戻ると同時に第2オシレータ回路230のクロッキング動作も停止する。カウンタ出力制御信号TCNT_OUTがHレベルになると、カウント値を取り込むと同時に、カウンタ回路250は、カウント数を示す値m2COUNT_OUTをデータ入出力端子Tp4に出力する。これには通常ある程度の遅延が生ずるので、時刻t12でカウンタ出力制御信号TCNT_OUTがHレベルになったタイミングにやや遅れて時刻t13から、データ入出力端子Tp4を介してカウント数を示す値m2データDQが出力される。カウンタ回路250は、オシレータ活性化信号OSCEN_Nが活性化レベルHレベルから非活性化レベルLレベルに遷移したため、OSCEN_Nにやや遅れた時刻t15にカウンタ値をリセットする。カウンタ回路250の出力動作次に、カウンタ回路250のカウンタ数を示す値の出力動作について図8及び図9を用いて説明する。図8は、本実施形態に係るカウンタ回路250のカウンタ数を示す値の出力動作の一例を説明する図である。図8に示すように、カウンタ回路250は、nビットカウンタ及びn本の出力COUNT_OUT1~nnは、1以上の自然数を有している。カウンタ回路250は、カウンタ出力制御信号TCNT_OUTが非活性化レベルLレベルから活性化レベルHレベルに遷移したとき、各ビットの値を、各出力ラインCOUNT_OUT1~nを介して、入出力回路27のDQ出力回路27aに出力する。DQ出力回路27aは、入力された各ビットの値をデータ入出力端子Tp4からパラレル信号として出力する。このため、必要なDQ信号線の本数はn本となる。図9は、本実施形態に係るカウンタ回路250aのカウンタ数を示す値の出力動作の一例を説明する図である。図9に示すようにカウンタ回路250aは、nビットカウンタ及びn本の出力COUNT_OUT1~nnは、1以上の自然数を有している。カウンタ回路250aには、図8とは異なり、テスタ2から入力されたコマンドに基づくカウンタ出力制御信号TCNT_OUTとカウンタ用クロック信号TCNT_CLKが入力される。なお、カウンタ用クロック信号TCNT_CLKは、コマンドに基づき、コマンドデコード回路17が生成する。カウンタ回路250aは、カウンタ出力制御信号TCNT_OUTが非活性化レベルLレベルから活性化レベルHレベルに遷移したとき、カウンタ用クロック信号TCNT_CLKに応じて、nビットの各値を順次、出力ラインCOUNT_OUTを介して、入出力回路27のDQ出力回路27bに入力する。すなわち、カウンタ回路250aは、各ビットの値を、シリアル信号として出力する。次に、クロック入力回路11の初段回路100の一例の動作について、図10を用いて説明する。図10は、本実施形態に係るクロック入力回路11の初段回路100の一例の動作波形図である。図10において、横軸は時間を表し、縦軸は信号のレベルを表している。符号g301は、クロック入力回路11に入力されるクロック信号CKTを表している。符号g302は、クロック信号CKTを反転したとき、MOSトランジスタの特性によって生じる仮想的な立ち上がりと立ち下がりの波形を表している。符号g303は、クロック信号CKTを反転した信号ICKTを表している。図10に示すように、半導体装置1に入力されるクロック信号CKTは、時刻t101における立ち上がりtr1と、時刻t104における立ち上がりtf1はほぼ等しい。しかしながら、波形g302のように、例えばクロック信号の入力バッファのPMOSとNMOSとの特性差があり、立ち上がりtr2時刻t102が早く、立ち下がりtf2時刻t105が遅い場合、波形g303のように、CKTを反転した信号であるICKTがクロック信号CKTに対してHレベルの期間とLレベルの期間が異なってしまう。具体的には、波形g301は、Hレベルの期間が、時刻t102からt104までの期間であり、Lレベルの期間が、時刻t104からt107の期間である。一方、クロック信号ICKTのHレベルの期間は、時刻t103からt106の期間であり、クロック信号CKTのHレベルの期間より長い。また、クロック信号ICKTのLレベルの期間は、時刻t106からt108の期間であり、クロック信号CKTのLレベルの期間より長い。このようなPMOSとNMOSとの特性差による立ち上がりと立ち下がり特性に差が生じることは、高速な半導体装置1においては書き込み速度や読み出し速度の低下などの要因になるという課題があった。このため、本実施形態では、CMOS型のリングオシレータ回路だけではなく、PMOSによるリングオシレータを用いて、PMOSによるタイミングずれを検出して、検出結果に基づきクロック回路11の定電流源110の電流を補正する。具体的には、PMOSで構成される定電流源110に流れる電流が多くなるように制御した場合、クロック入力回路11の初段回路100の出力信号ICLKBの立ち上がりが早くなる。また、NMOSで構成される定電流源120に流れる電流が多くなるように制御した場合、クロック入力回路11の初段回路100の出力信号ICLKBの立ち下がりが早くなる。このため、テスト回路14は、クロック入力回路11のPMOSとNMOSの特性を別々に第1オシレータ回路220と第2オシレータ回路230を用いてタイミングずれを表すカウント値を検出する。テスト回路14は、検出したカウント値を示す情報をテスタ2に出力する。テスタ2は、テスト回路14が出力する検出されたカウント数を示す値に基づき、ヒューズ回路15への設定値を含むにコマンドTEST_Bを半導体装置1に出力する。テスト回路14は、ヒューズ回路15が出力するタイミング調整信号に基づき、PMOSに対するタイミングを調整するための定電流源110に流れる電流が多くするように制御するタイミング調整信号CODEP_0~nを生成する。また、テスト回路14は、ヒューズ回路15が出力するタイミング調整信号に基づき、NMOSに対するタイミングを調整するための定電流源120に流れる電流が多くするように制御するタイミング調整信号CODEN_0~nを生成する。クロック入力回路11は、テスト回路14が出力するタイミング調整信号CODEP_0~nに基づき、定電流源110の電流量を調整することでクロック動作のタイミングを調整する。また、クロック入力回路11は、テスト回路14が出力するタイミング調整信号CODEN_0~nに基づき、定電流源120の電流量を調整することでクロック動作のタイミングを調整する。このように、半導体装置1は、オシレータ回路1-2図1、第1オシレータ回路220、第2オシレータ回路230、第3オシレータ回路240と、テスト信号の活性化期間内にオシレータ回路に対してクロッキング動作を行わせるテスト信号をオシレータ回路に出力するコマンド回路1-1図1、コマンドデコード回路17と、オシレータ回路と接続され、クロッキング動作によるクロッキング数をカウントするカウンタ回路1-3図1、250と、を備える。これにより、本実施形態では、テスト回路14は、PMOSによるリングオシレータで構成される第1オシレータ回路220、カウンタ回路250により、クロック入力回路11に対する設計値と実測値とのタイミングのずれ量を検出する。そして、検出されたずれ量に基づき、クロック入力回路11に対する補正値の設定をヒューズ回路15に行う。テスト回路14は、このように設定されたタイミング調整信号CODEP_0~n、CODEN_0~nに基づき、PMOSで構成される定電流源110とNMOSで構成される定電流源120を制御する。この結果、クロック入力回路11におけるPMOSとNMOSの特性差を補正することができるので、各信号の立ち上がり、立ち下がり特性を揃えることが可能になる。なお、本実施形態では、テスト回路14の第1オシレータ回路220及び第2オシレータ回路230を用いてタイミングずれを調整する例を説明したが、PMOSとNMOSによるCMOSで構成される第3オシレータ回路240も用いるようにしてもよい。この場合、例えば、第3オシレータ回路240で検出したタイミングずれに対して、ヒューズ回路15を用いて補正し、さらに上述したように第1オシレータ回路220及び第2オシレータ回路230を用いてタイミングずれを微調整するようにしてもよい。また、本実施形態では、クロック入力回路11の初段回路におけるPMOSとNMOSの特性差を補正する例を説明したが、この例に限られない。例えば、アドレス入力回路20及びコマンド入力回路16の各初段回路におけるPMOSとNMOSの特性差を補正するようにしてもよい。アドレス入力回路20の初段回路におけるPMOSとNMOSの特性差の補正を行う場合、テスト回路14は、コマンドデコード回路17が出力するコマンドTEST_Aに基づき、アドレス入力回路20に対してPMOS、NMOSの特性を検出する。テスト回路14は、クロック入力回路11の場合と同様にPMOS、NMOSのカウント数を示す値をテスタ2に出力する。また、テスト回路14は、ヒューズ回路15が出力するタイミング調整信号に基づき、アドレス入力回路20のタイミングを調整するタイミング調整信号ACODEP_0~n、ACODEN_0~nnは1以上の整数を生成する。テスト回路14は、生成したタイミング調整信号ACODEP_0~n、ACODEN_0~nをアドレス入力回路20に出力する。また、アドレス入力回路20及びコマンド入力回路の初段回路におけるPMOSとNMOSの特性差を補正する場合においても、クロック入力回路11に対してもタイミングを調整するようにしてもよい。この場合、クロック入力回路11の初段回路100の定電流源110及び120、アドレスデコード回路17の初段回路の各定電流源は、それぞれ回路構成に合わせて別々に調整するようにしてもよい。また、本実施形態では、テスト回路14がカウントしたカウント数に基づきテスタ2がヒューズ回路15に対するタイミング調整信号を生成する例を説明したが、例えばテスト回路14がヒューズ回路15に対するタイミング調整信号を生成するようにしてもよい。本願の技術思想は、メモリ機能以外に様々な機能を有する半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式に限られない。また、本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、CPUCentralProcessingUnit、MCUMicroControlUnit、DSPDigitalSignalProcessor、ASICApplicationSpecificIntegratedCircuit、ASSPApplicationSpecificStandardProduct、メモリMemory等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、SOCシステムオンチップ、MCPマルチチップパッケージやPOPパッケージオンパッケージなどが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。また、トランジスタは、電界効果トランジスタFieldEffectTransistorFETであれば良く、MOSMetalOxideSemiconductor以外にもMISMetalInsulatorSemiconductor、TFT等の様々なFETに適用できる。トランジスタ等の様々なFETに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ、ないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であれば成し得る各種変形、修正を含むことは勿論である。