デバイスを製造する方法であって:基板上にエピタキシャルシリコンゲルマニウムを形成し、前記エピタキシャルシリコンゲルマニウム上にエピタキシャルシリコンを形成し、前記エピタキシャルシリコンゲルマニウム上に配置された前記エピタキシャルシリコンをパターニングして複数のフィン構造を形成し、前記複数のフィン構造上にそれらを横切って複数のスペーサを形成し、前記複数のスペーサに隣接した前記基板のソース/ドレイン領域から前記フィン構造の一部を除去し、その後、前記ソース/ドレイン領域上にソース/ドレイン構造を形成し、前記スペーサ同士の間に配置された前記フィン構造から前記エピタキシャルシリコンの層及び前記エピタキシャルシリコンゲルマニウムの層のうちの一方を除去することを有する方法。前記フィン構造は、ゲートオールアラウンド型ナノワイヤデバイスの一部を有する、請求項1に記載の方法。エピタキシャルシリコン上のエピタキシャルシリコンゲルマニウムの更なる交互層を形成する、ことを更に有する請求項1に記載の方法。前記フィン構造から前記シリコンが除去されて、ギャップによって互いに分離された複数のシリコンゲルマニウムナノワイヤ構造が形成される、請求項1に記載の方法。前記フィン構造から前記シリコンゲルマニウムが除去されて、ギャップによって互いに分離された複数のシリコンナノワイヤ構造が形成される、請求項1に記載の方法。前記シリコンゲルマニウムナノワイヤ構造の全ての側面の周りにゲート誘電体が形成される、ことを更に有する請求項4に記載の方法。前記シリコンナノワイヤ構造の全ての側面の周りにゲート誘電体が形成される、ことを更に有する請求項5に記載の方法。前記シリコンゲルマニウムナノワイヤ構造の周りにゲート電極材料が形成される、ことを更に有する請求項6に記載の方法。前記シリコンナノワイヤ構造の周りにゲート電極材料が形成される、ことを更に有する請求項7に記載の方法。前記シリコンゲルマニウムナノワイヤ構造の周りにゲート電極材料が形成される、ことを更に有する請求項8に記載の方法。前記ゲート電極材料は金属を有する、請求項9に記載の方法。前記ゲート電極材料は金属を有する、請求項10に記載の方法。前記ソース/ドレイン構造にトレンチコンタクトが結合されることを更に有し、前記ソース/ドレイン構造はnドープされたシリコンを有する、請求項9に記載の方法。前記ソース/ドレイン構造と前記基板との間にシリコンエピタキシャルチップが配設される、ことを更に有する請求項13に記載の方法。前記デバイスはNMOSゲートオールアラウンドチャネルデバイスの一部を有する、請求項9に記載の方法。前記ソース/ドレイン構造にトレンチコンタクトが結合されることを更に有し、前記ソース/ドレイン構造はpシリコンゲルマニウムを有する、請求項9に記載の方法。前記ソース/ドレイン構造と前記基板との間にシリコンエピタキシャルチップが配設される、ことを更に有する請求項16に記載の方法。前記デバイスはPMOSゲートオールアラウンドチャネルデバイスの一部を有し、前記シリコンナノワイヤは歪みシリコンナノワイヤを有する、請求項17に記載の方法。ナノワイヤデバイスを製造する方法であって:SOI基板上に、エピタキシャルシリコンゲルマニウム上のエピタキシャルシリコンの交互層を形成し、前記交互層をパターニングして複数のフィン構造を形成し、前記複数のフィン構造上にそれらを横切って複数のスペーサを形成し、前記複数のスペーサに隣接した前記基板のソース/ドレイン領域から前記フィン構造の一部を除去し、その後、前記ソース/ドレイン領域上にソース/ドレイン構造を形成し、前記スペーサ同士の間に配置された前記フィン構造から前記エピタキシャルシリコンの層及び前記エピタキシャルシリコンゲルマニウムの層のうちの一方を除去することを有する方法。前記SOI基板の底部酸化物の部分のエッチングを制御することによって、前記フィン構造の底部のナノワイヤの幾何学形状を画成する、ことを更に有する請求項19に記載の方法。前記底部酸化物は、1つのナノワイヤと1つのトライゲート構造とを形成するようにエッチングされる、請求項20に記載の方法。前記底部酸化物は、2つのナノワイヤを形成するようにエッチングされる、請求項20に記載の方法。ナノワイヤデバイスを製造する方法であって:基板上に、エピタキシャルシリコンゲルマニウム上のエピタキシャルシリコンの交互層を形成し、前記交互層をエッチングして複数のトレンチを形成することによって複数のフィン構造を形成し、前記フィン構造にフィンスペーサを形成し、第2のトレンチエッチングを行って、前記フィン構造の底部フィン領域を露出させ、前記底部フィン領域を酸化し、前記複数のフィン構造上にそれらを横切って複数のスペーサを形成し、前記複数のスペーサに隣接した前記基板のソース/ドレイン領域から前記フィン構造の一部を除去し、その後、前記ソース/ドレイン領域上にソース/ドレイン構造を形成し、前記スペーサ同士の間に配置された前記フィン構造から前記シリコンの層を除去することを有する方法。底部ナノワイヤが前記酸化された底部フィン領域上に配置される、請求項23に記載の方法。ナノワイヤデバイスを製造する方法であって:基板上に、エピタキシャルシリコンゲルマニウム上のエピタキシャルシリコンの交互層を形成し、前記交互層をエッチングして複数のトレンチを形成することによって複数のフィン構造を形成し、前記トレンチ内に酸化物を形成し、前記フィン構造にフィンスペーサを形成し、底部フィン領域を酸化し、前記複数のフィン構造上にそれらを横切って複数のスペーサを形成し、前記複数のスペーサに隣接した前記基板のソース/ドレイン領域から前記フィン構造の一部を除去し、その後、前記ソース/ドレイン領域上にソース/ドレイン構造を形成し、前記スペーサ同士の間に配置された前記フィン構造から前記エピタキシャルシリコンの層を除去することを有する方法。底部ナノワイヤが前記酸化された底部フィン領域上に配置される、請求項25に記載の方法。ナノワイヤデバイスを製造する方法であって:基板上に、エピタキシャル酸化物材料上のエピタキシャル半導体材料の交互層を形成し、前記交互層をエッチングすることによって複数のフィン構造を形成し、前記複数のフィン構造上にそれらを横切って複数のスペーサを形成し、前記複数のスペーサに隣接した前記基板のソース/ドレイン領域から前記フィン構造の一部を除去し、その後、前記ソース/ドレイン領域上にソース/ドレイン構造を形成し、前記スペーサ同士の間に配置された前記フィン構造から前記エピタキシャル酸化物材料の部分を除去することを有する方法。底部半導体材料ナノワイヤが前記エピタキシャル半導体材料上に配置される、請求項27に記載の方法。前記エピタキシャル酸化物材料は前記フィン構造から完全に除去される、請求項27に記載の方法。前記エピタキシャル酸化物材料は前記フィン構造から部分的に除去される、請求項27に記載の方法。ナノワイヤデバイスを製造する方法であって:基板上に、エピタキシャルシリコンゲルマニウム材料上のエピタキシャルシリコン材料の交互層を形成し、前記交互層をエッチングして複数のトレンチを形成することによって複数のフィン構造を形成し、前記複数のフィン構造上にそれらを横切って複数のスペーサを形成し、前記基板のソース/ドレイン領域から前記フィン構造の一部を除去し、前記フィン構造に隣接する前記スペーサ内の空隙を第2のスペーサで充填し、前記複数のスペーサに隣接した前記ソース/ドレイン領域上にソース/ドレイン構造を形成し、前記スペーサ同士の間に配置された前記フィン構造から前記エピタキシャルシリコンの層及び前記エピタキシャルシリコンゲルマニウムの層のうちの一方を除去することを有する方法。前記第2のスペーサの材料はスペーサ的な材料及びlow-k材料のうちの少なくとも一方を有する、請求項31に記載の方法。前記スペーサ内の空隙は前記スペーサのソース/ドレイン側で充填される、請求項31に記載の方法。前記スペーサ内の空隙は前記スペーサのゲート側で充填される、請求項31に記載の方法。ナノワイヤデバイスを製造する方法であって:<111>チャネルを有する100基板上に、エピタキシャルシリコンゲルマニウム材料上のエピタキシャルシリコン材料の交互層を形成し、前記交互層をエッチングして複数のトレンチを形成することによって複数のフィン構造を形成し、前記複数のフィン構造上にそれらを横切って複数のスペーサを形成し、前記複数のスペーサに隣接した前記基板のソース/ドレイン領域から前記フィン構造の一部を除去し、その後、前記ソース/ドレイン領域上にソース/ドレイン構造を形成し、シリコンに対して選択的であり且つシリコンゲルマニウムに対して選択的でないウェットエッチングを用いて、前記スペーサ同士の間に配置された前記フィン構造から前記エピタキシャルシリコンの層を除去することを有する方法。前記フィン構造のシリコンゲルマニウムSiGeナノワイヤ同士の間のシリコンの全てを除去した後、前記SiGeナノワイヤが部分的にエッチングされる、請求項35に記載の方法。前記ウェットエッチングは、前記スペーサ内での横方向エッチングを最小化するよう、異方性エッチングを有する、請求項36に記載の方法。ナノワイヤデバイスを製造する方法であって:シリコン基板上に配置された窒化物と酸化物との交互層をパターニングして、背面領域及びトレンチ領域を露出させ、前記トレンチ領域及び前記背面領域内にシリコン材料及びシリコンゲルマニウム材料のうちの一方を形成し、前記シリコン材料及びシリコンゲルマニウム材料のうちの一方上にハードマスクを形成し、前記ハードマスクによって覆われていない前記窒化物と酸化物との交互層の部分を除去することによってフィン構造を形成し、前記フィン構造を酸化し、そして酸化された部分を除去することによって、ナノワイヤ構造を形成することを有する方法。前記ナノワイヤ構造は、前記デバイスの実質的に全体を横切るように配置される、請求項38に記載の方法。ナノワイヤデバイスを製造する方法であって:シリコン基板上に配置された窒化物と酸化物との交互層をパターニングして、背面領域及びトレンチ領域を露出させ、前記トレンチ領域及び前記背面領域内にシリコン材料及びシリコンゲルマニウム材料のうちの一方を形成し、前記シリコン材料及びシリコンゲルマニウム材料のうちの一方上にハードマスクを形成し、前記ハードマスクによって覆われていない前記窒化物と酸化物との交互層の部分を除去することによってフィン構造を形成し、前記フィン構造の周りに第2のハードマスクを形成し、前記フィン構造の一部を露出させて、前記フィン構造に隣接してゲート領域を形成し、前記フィン構造を酸化し、そして酸化された部分を除去することによって、ナノワイヤ構造を形成することを有する方法。前記ナノワイヤ構造は前記ゲート領域内にのみ配置される、請求項40に記載の方法。前記フィン構造の前記酸化された部分は:ウェットエッチングを用いて酸化物を除去し、異方性エッチングを用いて前記シリコン材料及びシリコンゲルマニウム材料のうちの一方をエッチングすることによって除去される、請求項40に記載の方法。基板と、Nナノワイヤチャネル及びPナノワイヤチャネルと結合するトールコンタクトと、前記Nナノワイヤチャネル及び前記Pナノワイヤチャネルのうちの一方に結合するショートコンタクトであり、前記Nナノワイヤチャネル及び前記Pナノワイヤチャネルは基板の上方に配置されている、ショートコンタクトと、前記Nナノワイヤチャネル及び前記Pナノワイヤチャネルのうちの一方と前記基板とに結合された、前記ショートコンタクトの下方に配置された底部コンタクトと、を有するナノワイヤデバイス構造。前記基板は、Vss用のNインバータを有する、請求項43に記載の構造。前記ショートコンタクト及び前記底部コンタクトが互いに位置をずらされている、請求項43に記載の構造。前記Nナノワイヤ及び前記Pナノワイヤは左右のウィング構造を有する、請求項43に記載の構造。ナノワイヤデバイス構造であって、CMOSデバイスのゲート領域の上方で上下に配置されたナノワイヤチャネル構造であり、シリコンナノワイヤ及びシリコンゲルマニウムナノワイヤのうちの一方を有するナノワイヤチャネル構造、を有する構造。前記ナノワイヤチャネル構造は、上下に第2のナノワイヤより上に配置された第1のナノワイヤを有する、請求項47に記載の構造。前記ナノワイヤチャネル構造は、当該デバイス構造の実質的に全体上に配置されている、請求項47に記載の構造。スペーサに隣接配置されたソース/ドレイン構造を有する基板と、前記スペーサ同士の間に配置されたナノワイヤチャネル構造であり、互いに上下に積み重ねられたナノワイヤチャネル構造と、を有するナノワイヤデバイス。前記ナノワイヤチャネル構造は、間隙によって互いに分離された複数のエピタキシャルシリコンナノワイヤチャネル構造を有する、請求項50に記載のナノワイヤデバイス。前記ナノワイヤチャネル構造は、間隙によって互いに分離された複数のエピタキシャルシリコンゲルマニウムナノワイヤチャネル構造を有する、請求項50に記載のナノワイヤデバイス。前記ナノワイヤチャネル構造は更に、当該ナノワイヤチャネル構造全周のゲート誘電体材料と、当該ナノワイヤチャネル構造を取り囲むメタルゲートとを有する、請求項50に記載のナノワイヤデバイス。前記ゲート誘電体材料はhigh-kゲート誘電体材料を有する、請求項53に記載のナノワイヤデバイス。前記ナノワイヤチャネル構造はエピタキシャルシリコン及びエピタキシャルシリコンゲルマニウムのうちの一方を有する、請求項50に記載のナノワイヤデバイス。前記ソース/ドレイン構造はエピタキシャルシリコンゲルマニウムを有する、請求項50に記載のナノワイヤデバイス。前記基板はSOI基板を有し、該SOI基板の酸化物部分上に底部ナノワイヤチャネル構造が配置されている、請求項50に記載のナノワイヤデバイス。前記基板はSOI基板を有し、該SOI基板の酸化物部分上に底部ナノワイヤチャネル構造が配置されている、請求項50に記載のナノワイヤデバイス。当該デバイスはNMOSデバイスを有し、前記ソース/ドレイン構造にトレンチコンタクトが結合され、前記ソース/ドレイン構造はnドープされたシリコンを有し、前記ソース/ドレイン構造と前記基板との間にシリコンエピタキシャルチップが配設されている、請求項50に記載のナノワイヤデバイス。当該デバイスはPMOSデバイスを有し、前記ソース/ドレイン構造にトレンチコンタクトが結合され、前記ソース/ドレイン構造はpドープされたシリコンゲルマニウムを有し、前記ソース/ドレイン構造と前記基板との間にシリコンエピタキシャルチップが配設されている、請求項50に記載のナノワイヤデバイス。前記ナノワイヤチャネル構造は、エピタキシャル酸化物ナノワイヤチャネル構造上に配置されたエピタキシャルシリコンゲルマニウムナノワイヤチャネルを有する、請求項50に記載のナノワイヤデバイス。前記エピタキシャル酸化物ナノワイヤは部分的にエッチングされている、請求項61に記載のナノワイヤデバイス。ナノワイヤデバイス及びその製造方法を提供する。一態様において、デバイスを製造する方法は、基板上にエピタキシャルシリコンゲルマニウムを形成し、前記エピタキシャルシリコンゲルマニウム上にエピタキシャルシリコンを形成し、前記エピタキシャルシリコンゲルマニウム上に配置された前記エピタキシャルシリコンをパターニングして複数のフィン構造を形成し、前記複数のフィン構造上にそれらを横切って複数のスペーサを形成し、前記複数のスペーサに隣接した前記基板のソース/ドレイン領域から前記フィン構造の一部を除去し、その後、前記ソース/ドレイン領域上にソース/ドレイン構造を形成し、前記スペーサ同士の間に配置された前記フィン構造から前記エピタキシャルシリコンの層及び前記エピタキシャルシリコンゲルマニウムの層のうちの一方を除去することを有する。以下の詳細な説明においては、実施され得る特定の実施形態を例として示す添付図面を参照する。それらの実施形態は、当業者がそれら実施形態を実施することができるように十分に詳細に説明される。理解されるように、様々な実施形態は、相異なるものであったとしても、必ずしも相互に排他的なものではない。例えば、1つの実施形態に関連してここに記載される特定の機能、構造又は特徴は、それらの精神及び範囲を逸脱することなく、その他の実施形態内で用いられ得る。また、理解されるように、開示の各実施形態内の個々の要素の位置又は構成は、それらの精神及び範囲を逸脱することなく変更され得る。故に、以下の詳細な説明は限定的な意味で解されるべきものではなく、実施形態の範囲は、適切に解釈される添付の請求項、並びに請求項の権利範囲に均等な範囲全体、によってのみ定められるものである。図面において、複数の図を通して、同一あるいは同様の機能は似通った参照符号によって参照することとする。例えばナノワイヤデバイス構造などのマイクロエレクトロニクス構造の形成方法及び使用方法、並びに関連構造を説明する。これらの方法及び構造は、ソース/ドレイン構造を有する基板とソース/ドレイン構造間の複数のナノワイヤとを有するナノワイヤデバイスを形成することを含み得る。これら複数のナノワイヤチャネル構造は、互いに上下に積層される。ここに含まれる様々な実施形態は、15nmノードより先のデバイス寸法スケーリング時にも移動度向上及び短チャネル制御を可能にする。実施形態は更に、基板からのチャネルのアイソレーションの強化、スペーサ-ギャップ分離に付随するキャパシタンスの低減、及びナノワイヤを用いた縦方向アーキテクチャのスケーリングを可能にする。図1a-1nは、例えばナノワイヤデバイス構造を形成するなどの、マイクロエレクトロニクス構造を形成する実施形態を例示している。図1aは基板100を示している。一実施形態において、基板100はバルクシリコン基板100を有し得る。他の実施形態において、基板100は、シリコンオンインシュレータSOI基板を有し得るが、好適な如何なる種類の基板材料を含んでいてもよい。一実施形態において、基板100上に、エピタキシャル成長により、第1のシリコンゲルマニウム材料102が成長され得る。一実施形態において、第1のエピタキシャルシリコンゲルマニウム102上に、第一のシリコン材料104がエピタキシャル成長され得る。第1のシリコン層104上に第2層のシリコンゲルマニウム102’が形成され、第2のシリコンゲルマニウム102’上に第2層のシリコン104’が形成され得る。他の一実施形態において、基板上に形成される交互のエピタキシャルシリコンゲルマニウム層102/エピタキシャルシリコン層104の数は、具体的な用途に応じて様々になり得る。他の一実施形態において、層の順序は、エピタキシャルシリコン104及びエピタキシャルシリコンゲルマニウム102の交互層が基板100上に形成されるように逆にされてもよい。一実施形態において、シリコンゲルマニウム/シリコン/シリコンゲルマニウム/シリコンのエピタキシャルスタック積層体120が、従来からのパターニング/エッチング技術を用いてパターニングされ得る図1b。例えば、スタック構造120は、例えばシャロートレンチアイソレーションSTIプロセスにおけるものなどの、トレンチエッチプロセスにてエッチングされることができ、複数のフィン構造107を形成するように基板100内に複数のトレンチ101が形成され得る。形成されたフィン構造107の各々は、トレンチ101内に形成され得る酸化物103によって互いに分離され得る。一実施形態において、フィン構造107は、ゲートオールアラウンドgateallaround;GAA、全周ゲートナノワイヤデバイスのデュアルチャネル部を有し得る。デバイス内のチャネルの数は、フィン構造107内の層数に依存することになる。フィン構造107はナノワイヤ構造を有し得る。スペーサ106が、フィン構造107に対して直交配置されて、フィン構造107上にこれらフィン構造107を横切って形成され得る図1c。一実施形態において、スペーサ106は、プロセスにおいてフィン構造107の材料に対して選択的な材料を有し得る。一実施形態において、ゲート電極材料108が、スペーサ106同士内/間に、スペーサ106同士の間に位置するフィン構造107部分の周りに形成され得る。一実施形態において、ゲート電極材料がフィン構造107の一部の周りに形成されて、ゲートの両側にスペーサ106が形成されてもよい。ゲート108は、一部の例においてポリシリコンを有することができ、また、犠牲ゲート構造108を有していてもよい。一実施形態において、フィン構造107の一部が基板100から除去されて、ソース/ドレイン領域109が露出され得る図1d。一実施形態において、フィン構造107の該一部は、ソース/ドレイン領域109を露出させるように、ドライエッチングプロセスによってエッチングされ得る。一実施形態において、ソース/ドレイン領域109は、基板100又は底部ワイヤ102又は104の何れか上で終端するようにエッチングされ得る。具体的なデバイスニーズに応じて、必要に応じてのアンダーカットウェットあるいはドライエッチングプロセスを用いて、ゲート108領域/チップtipオーバーラップ領域の更なる材料を除去してもよい。一実施形態において、エピタキシャル成長技術を用いて、シリコン又はシリコンゲルマニウムのソースドレイン構造110が、ソース/ドレイン領域109に成長され図1e、スペーサ106間に配置されたフィン構造107の部分に結合され得る。一実施形態において、エピタキシャルソース/ドレイン構造110は、具体的な用途のデバイス型に応じて、NMOSデバイスではnドープされたシリコン、PMOSデバイスではpドープされたシリコン/シリコンゲルマニウムとし得る。ドーピングは、エピタキシャルプロセスにて、イオン注入によって、プラズマドーピングによって、固体ソース源ドーピングによって、あるいは技術的に知られたその他の方法によって導入され得る。チップとソース/ドレインとのジャンクション接合は、異なるドーパント種及び濃度でドープされたエピタキシャルレイヤ群を組み合わせることによって工学設計されることができる。例えば、PMOSデバイスのシリコンチャネルに歪みを付与するためにシリコンゲルマニウムのソース/ドレインが使用される場合、ソース/ドレインのシリコンゲルマニウムエピタキシャル構造110を成長させる前に、先ず、シリコンエッチング停止層/チップ112を成長させることで、後続のシリコンゲルマニウムエッチング中にソース/ドレイン領域109をエッチングしてしまうことが回避される図1f。換言すれば、PMOSチップ材料は、後のシリコンゲルマニウムエッチングプロセスに耐性を有する必要がある。基板100上に、ソース/ドレイン構造110、ゲート108及びスペーサ106を覆って、層間誘電体ILD図示せずが形成され得る。一実施形態において、化学的機械的研磨CMPにより、犠牲ポリゲート108の頂部が開放され得る。そして、スペーサ材料106同士の間から犠牲ゲート電極材料108が除去され得る図1g。図1hは、スペーサ材料106間の内側の様子を示しており、2つのスペーサ一方のみが示されている間にフィン構造107が配置されている。一実施形態において、フィン構造107からシリコン層104、104’が選択的に除去され、シリコンゲルマニウムチャネル102、102’間にギャップ間隙111が空けられ得る図1i。一実施形態において、シリコン層104、104’は、シリコンゲルマニウムナノワイヤ構造102、102’をエッチングせずにシリコン104、104’を選択的に除去するウェットエッチングを用いて、選択的にエッチングされ得る。シリコンを選択的にエッチングすることには、例えば、水酸化アンモニウム及び水酸化カリウムを含む含水水酸化物ケミストリなどのエッチングケミストリが使用され得る。他の一実施形態においては、フィン構造107及び側壁からシリコンゲルマニウム層102、102’が選択的に除去され、シリコンチャネル層104、104’間にギャップ間隙113が空けられ得る図1j。一実施形態において、シリコンゲルマニウム102、102’は、シリコンナノワイヤチャネル104、104’をエッチングせずにシリコンゲルマニウムを選択的に除去するウェットエッチングを用いて、選択的にエッチングされ得る。シリコンゲルマニウムを選択的にエッチングすることには、例えばカルボン酸/硝酸/HFケミストリ及びクエン酸/硝酸/HFなどのエッチングケミストリが使用され得る。故に、スペーサ106間で、フィン構造107からシリコン層が除去されてシリコンゲルマニウムナノワイヤ102、102’を形成するか、フィン構造107からシリコンゲルマニウム層が除去されてシリコンチャネルナノワイヤ104、104’構造を形成するか、の何れかが行われ得る。一実施形態において、例えば、インバータ構造内のNMOSのSi及びPMOSのSiGeのように、同一ウェハ上、同一ダイ内、あるいは同一回路上に、シリコンチャネル材料とシリコンゲルマニウムチャネル材料との双方が存在し得る。同一回路内にNMOSのSi及びPMOSのSiGeを有する一実施形態において、Siチャネル厚さSiGe層間及びSiGeチャネル厚さSi層間は共に、回路性能及び/又は回路最小動作電圧を改善するように選定され得る。一実施形態において、回路性能及び/又は回路最小動作電圧を改善するために、エッチングプロセスにより、同一回路内の異なるデバイス間でワイヤ数が変えられてもよい。スペーサ106間のチャネル領域を囲むようにゲート誘電体材料115が形成され得る。一実施形態において、ゲート誘電体材料115は、誘電率が約4より高い値を有し得るhigh-kゲート誘電体材料を有することができる。一実施形態において、ゲート誘電体材料115は、スペーサ106間のシリコンナノワイヤ構造104、104’の四方にコンフォーマル共形に形成され得る図1k。他の一実施形態において、ゲート誘電体材料115は、スペーサ106間のシリコンゲルマニウムナノワイヤ構造102、102’の四方に形成され得る図示せず。そして、ゲート誘電体材料115の周りにゲート電極材料117が形成され得る図1l。ゲート電極材料117は、例えばTi、W、Ta、Alの純金属及び合金などのメタルゲート電極材料例えばTaN、TiNなどの窒化物を含むを有することができ、また、例えばEr、Dyなどのレアアースとの合金、又は例えばPtなどの貴金属を含み得る。シリコンナノワイヤ構造104、104’間のギャップ113は、ゲート電極材料117で充填され得る。他の一実施形態において、シリコンゲルマニウムナノワイヤ構造102、102’間のギャップ111は、ゲート電極材料117で充填され得る図示せず。一実施形態において、基板100上で更に標準CMOSプロセスが実行され、ここでの実施形態に従ったCMOSデバイスが製造され得る。一実施形態において、NMOSデバイス及び/又はPMOSデバイスが形成され得る。図1mは、形成され得るNMOSデバイス単一のシリコンチャネルが描写されているを示しており、具体的な用途に応じて、トレンチコンタクト119がソースドレイン構造110に結合し得る。ソースドレイン構造110は、一部の例において、nにドープされたシリコンとし得る。一部の例においてn-ドープされ得るシリコンエピタキシャルチップ112が、ソースドレイン構造110と基板100との間に配置され得る。ゲート電極材料117がシリコンナノワイヤチャネル104を取り囲み得る。図1nは、PMOSデバイス単一のシリコンチャネル104が描写されているを示しており、具体的な用途に応じて、トレンチコンタクト119がソースドレイン構造110に結合し得る。ソースドレイン構造110は、一部の例において、Pにドープされたシリコンゲルマニウムとし得る。一部の例においてp-ドープされ得るシリコンエピタキシャルチップ/エッチングストッパ120が、ソースドレイン構造110と基板100との間に配置され得る。ゲート電極材料117が、一部の例において歪みシリコンチャネル104を有し得るシリコンチャネル104を取り囲み得る。一部の例において、シリコンゲルマニウムチャネル構造例えば、図1iに示したものなどを使用するデバイスは、シリコンゲルマニウム特性による高キャリア移動度を有することによって有利となり得る。一実施形態において、ゲートアールアラウンドシリコンゲルマニウムチャネルデバイスプロセスは、エピタキシャルレイヤスタック120が逆にされることを除いて、すなわち、基板上に先ずシリコン材料104が形成され、該シリコン上にシリコンゲルマニウムが形成されることを除いて、ゲートアールアラウンドシリコンチャネルデバイスプロセスと同様とし得る。この下層のシリコンはシリコンゲルマニウムに対して選択的に除去されることになるので、ソース/ドレインはシリコンゲルマニウムを有し、犠牲ゲート電極材料の下のエッチングストッパも同様にシリコンゲルマニウムを有し、基板エッチングが回避される。ここでの実施形態は、セルフアラインされるゲートオールアラウンドGAA型のシリコンチャネル及びシリコンゲルマニウムチャネルのトランジスタ構造及びデバイスの製造を可能にする。ナノワイヤチャネルデバイスは、短チャネル効果SCEの低減により、より低いサブスレッショルドリークを示す。GAA型SiGe高移動度チャネルデバイスの実装は、例えば、SCE効果を抑圧する。GAAデバイスは、チャネルに対する静電的ゲート制御を最大化することができる。一実施形態において、ここでの様々な実施形態に従って製造されるデバイスは、強化された基板アイソレーションを備え得る。図2aを参照するに、基板200上に配置される底部ナノワイヤチャネル202は、一部の例において、劣悪なサブフィンリークを有する短絡されたトライゲートを有し得る。1つの対策は、シリコンオンインシュレータSOI基板201上にデバイスを形成することを有し図2b-2c、その場合、ソース/ドレイン構造210及びナノワイヤ構造204は、図2aに示したようにバルクシリコン基板200上に配置されるのでなく、例えば酸化物材料203などの絶縁体材料203上に配置される。SOI基板201を用いることにより、底部ナノワイヤ204の幾何学形状は、ナノワイヤフィン構造例えば、図1bのナノワイヤフィン構造107と同様のシリコンゲルマニウムエッチングの後、且つゲート電極材料例えば、図1lのゲート電極材料117と同様を形成する前に、底部酸化物をエッチングすることによって画成され得る。例えば、図2dは、誘電体をエッチングして1つのナノワイヤと1つのトライゲートとを形成することを示しており、図2eは、誘電体をエッチングして2つのナノワイヤを有するデバイスを形成することを示している。他の一実施形態において、強化された基板アイソレーションは、トレンチエッチング後にフィン207の側壁にフィンスペーサ211図2fを形成することによって達成され得る。その後、底部フィン領域216を露出させるように第2のトレンチエッチング214が行われ、そして、底部フィン領域216のシリコン部分が酸化され得る図2g。故に、デバイスの底部ナノワイヤが酸化物上に配置されて基板アイソレーションが改善される。他の一実施形態において、フィンスペーサ211は、トレンチのエッチング及び充填の後にフィン207の側壁に形成されてもよい図2h。基板アイソレーションを強化するために、STIリセス形成/酸化物充填の後にフィン207の底部シリコン部分216が酸化され得る図2i。故に、デバイスの底部ナノワイヤが酸化物上に配置されて基板アイソレーションが改善され得る。一実施形態において、ナノワイヤスタック307のシリコン領域の除去によって、スペーサ306内に空隙311が残され得る図3a。例えばメタルゲート構造例えば、図1lのゲート構造117と同様などのゲートの付与後、空隙311は、後で形成されたゲートとソースドレイン構造310との間の非常に高キャパシタンスの寄生領域を作り出し得る。一実施形態において、この潜在的な寄生領域は、開始スタックに、シリコンではなく、エピタキシャル酸化物302を使用することシリコン基板300の方位の変更を要する場合もあるいし要しない場合もあるによって回避され得る図3b。一実施形態において、エピタキシャル半導体材料304の交互層は、基板300上に形成され得るエピタキシャル酸化物材料302上に形成され得る。例えば、111シリコン上にGd2O3をエピタキシャル成長させ、その後、Gd2O3の頂部にシリコンゲルマニウムを成長させることで、基板上に、後にシリコンゲルマニウムワイヤを形成し得るフィン構造307へとエッチングされることが可能な多層スタックを構築することができる。他の一実施形態において、多層スタックを形成するように、111シリコン上あるいは代替的に100シリコン上に酸化セリウムが成長され得る。酸化物/半導体/酸化物スタックを用いる場合、フィン構造307の酸化物材料302、302’をエッチングしない、部分的にエッチングする、あるいは完全にエッチングする、という選択肢が存在するそれぞれ、図3c-3e。エッチングなしの選択肢図3cは、キャパシタンスの問題を解決するが、より劣悪な閉じ込めコンファインメントという代償を伴う。部分的なエッチングの選択肢図3dは、閉じ込めを改善するが、或る程度の寄生キャパシタンスという代償を伴う。他の一実施形態において、図3aに示したフィン構造に隣接するスペーサ内の空隙311は、ソースドレインのエピタキシャル成長に先立って、スペーサ306のソース/ドレイン310側から、スペーサ的な材料312又はlow-k材料312を有する第2のスペーサ312で充填され得る図3f。第2のスペーサ312の材料は、以下に限られないが例えばSiON、SiN、SiC、SiOBN、及びlow-k酸化物などの材料を有し得る。一実施形態において、スタック307のエッチングにてシリコンの全てが除去されてもよく、その結果、ゲート置換エッチング犠牲ゲート電極材料の除去は酸化物のみに突き当たる。他の一実施形態において、空隙311は、ゲート側からゲート堆積に先立ってスペーサ的な材料312又はlow-k材料312で充填されてもよい図3g。このような実施形態は、スタック307の完全なエッチング又は部分的なエッチングを実行することを含む完全なエッチングとして図示。他の一実施形態において、空隙311は、スタック307からの除去工程中のシリコンのエッチアウトを最小化するように、シリコンの異方性エッチングを活用することによって充填されてもよい。例えば、110ウェハが<111>に沿ったチャネルとともに使用され得る。この構造は、ソース/ドレイン310に面して、エッチングレートの低い111面を有することになり、故に、アンダーカットを制限する。ここで選択されるウェットエッチングはまた、SiGeナノワイヤ間のシリコンの全てを除去した後に、部分的にしかエッチングされていないSiGeナノワイヤを残存させるよう、SiGeをSiよりもゆっくりとエッチングするものでなければならない。故に、スペーサ306内での横方向エッチングを最小化するよう異方性エッチングが使用され、エッチングケミストリは、シリコンには高度に選択的であるがシリコンゲルマニウムには選択的でないようにされ得る。一実施形態において、ナノワイヤを利用して、縦方向アーキテクチャのスケーリングが達成され得る。一実施形態において、基板からトレンチ内にシリコンゲルマニウム又はシリコンがエピタキシャル成長され、その後、例えば酸化プロセス又はエッチングプロセスを用いて、フィン構造が、互いに上下に積層されたものとし得るナノワイヤへと分離され得る。一実施形態において、ソース/ドレイン領域がSiGe若しくはSi及び酸化物のレイヤ群として開始するとして、ワイヤ全体の酸化が行われ得る。シリコン基板401上に、交互にされた酸化物層404及び窒化物層402より多くのワイヤを形成するよう、より多くの層が用いられてもよいが形成され得る図4a。これらの酸化物層及び窒化物層は、トレンチ405と背面部406とを形成するようにパターニングエッチングされ、トレンチ405が基板401のシリコン材料を露出させ得る図4b。シリコンゲルマニウム又はシリコン407が、トレンチ405内及び背面部にエピタキシャル成長され、且つ研磨され得る図4c。ハードマスク408が、シリコンゲルマニウム又はシリコン407上に形成され、且つパターニングエッチングされて、フィン410の側面が露出される図4d。一実施形態において、フィン構造は、ハードマスクによって覆われていない窒化物及び酸化物の交互層の一部を除去することによって形成され得る。フィン410が酸化されて、ナノワイヤが画成され得る図4e。フィン410の酸化された部分が除去され、デバイスのチャネル構造として機能し且つ実質的に構造全体を横切って形成されたナノワイヤ412が形成され得る。一実施形態において、第1のナノワイヤ412は、縦方向に第2のナノワイヤ412’より上方に配置され得る。他の一実施形態において、これらのワイヤはチャネル領域内のみに画成されてもよい図4g-4j。例えばSiCである第2のマスク材料413がフィン構造410の周りに形成され得る。第2のマスク材料413は、酸化物及び窒化物に対して選択的なものとし得る。フィン構造410は、例えば、図4dにおけるものと同様に、交互にされた酸化膜/窒化膜を有し得る。フィン構造410に隣接するゲート領域を画成するために、後にゲート電極材料が形成されるところにトレンチ414が形成されて、フィン構造410の一部が露出され得る図4h。酸化を行ってナノワイヤが画成され図4i、そして、ワイヤは更に、フィン構造の酸化された部分を除去することによって画成され得る図4j。故に、ワイヤは、ゲート領域/トレンチ414内には形成されるが、ソース/ドレイン領域内には形成されない。ナノワイヤをパターニングすることに関するリソグラフィの懸念を軽減するために、スペーサプロセスを使用することができる。そこで、フィン410を囲む窒化物をエッチングすることによって、Si又はSiGeのフィン410の側部が露出され得る頂部は、例えばSiCなどのハードマスク421によって覆われ得る。そして、等方性の堆積及び異方性エッチングの組合せにより、スペーサ420が形成される図4k。このスペーサ420は、フィン410の側壁を露出させるエッチングをマスクするために使用される。スペーサ420はその後に除去され得る。他の一実施形態において、異方性ウェットエッチングにより、フィンが、図4lに示すワイヤへと分離される。先ず、ウェットエッチングを用いて酸化物がエッチング除去され得る。その後、Si又はSiGeの異方性ウェットエッチングを用いて、露出されたフィン410のSiGe又はSiがエッチングされる。エッチングレートの結晶方向依存性によって、ナノワイヤが形成され得る。双方のエッチングが行われた後、一実施形態において、ナノワイヤは六角形状に形成され得る。酸化物の除去後、Si又はSiGeのフィンが形成され得る図4m。ナノワイヤの縦方向スケーリングが達成され得る。ナノワイヤサイズはフォノン散乱によって約7nmに制限され得るので、このことがこのようなデバイスの長期のスケーリングを制限し得る。1つの対策は、Nチャネル又はPチャネルの一方を底部ワイヤ内に位置付け且つ他方のチャネルを頂部ワイヤ内に位置付けて、デバイス群を縦方向に構築することである。一実施形態において、VssのためにN基板が使用され得る。他の一実施形態において、頂部コンタクトと底部コンタクトとが位置をずらされ得る。他の一実施形態において、左及び右のウィング部を有するワイヤが形成され得る。図5aは、Vss用のN基板500とゲート501とを用いて製造されるインバータを示している。なお、これは、N及びPのナノワイヤチャネル514を接続する背の高いトールコンタクト512TCNと、N及びPのナノワイヤチャネル514のうちの一方と結合する短いショート頂部TCN510と、N及びPのナノワイヤチャネル514のうちの一方及び基板500に結合する基板プラグ508/底部TCNとを必要とする。図5bは、位置をずらされた頂部TCN510及び底部TCN508を示している。図5cは、左右のウィング型ナノ構造514を有するN及びPのナノワイヤを示している。図5dは、左右のウィング型ナノ構造514を用いて配線されたインバータを示している。GAAを具備するナノワイヤは、フィン構造及びトライゲート構造だけでなくGAA型非ナノワイヤ構造に対しても改善を提供する。置換金属ゲートreplacementmetalgate;RMG式のゲートオールアラウンドプロセスを用いる横方向のナノワイヤの使用は、RMGを用いるプレーナ型からRMGを用いるフィン型へのロードマップの論理的延長である。ゲートオールアラウンドGAA型ナノワイヤ構造は、GAA型非ナノワイヤ構造及びフィンに対して短チャネル制御を改善する可能性を提供する。シリコン又はシリコンゲルマニウムのナノワイヤ構造内の底部ワイヤの、基板からのアイソレーションの改善が、ここでの実施形態によって達成され得る。フォノン散乱によって最小ナノワイヤサイズが~7nmに制限されるときの密度スケーリングが可能にされ得る。シリコン及びシリコンゲルマニウム双方に関して、横方向のナノワイヤ構造が、トライゲート構造に関して開発されたものから改良されたワイヤ用の置換金属ゲートアーキテクチャ及び製造上適合した製造技術と組み合わされ得る。ナノワイヤを用いた縦方向アーキテクチャスケーリングが可能にされる。ナノワイヤを用いてトランジスタ層自体に回路を構築することが可能にされる。図6は、一実施形態に従ったコンピュータシステムを示している。システム600は、プロセッサ610、メモリデバイス620、メモリコントローラ630、グラフィックコントローラ640、入力/出力I/Oコントローラ650、ディスプレイ652、キーボード654、ポインティングデバイス656、及び周辺装置658を含んでおり、一部の実施形態において、これらは全て、バス660を介して相互に通信可能に結合され得る。プロセッサ610は、汎用プロセッサ又は特定用途向け集積回路ASICとし得る。I/Oコントローラ650は、有線通信又は無線通信のための通信モジュールを含み得る。メモリデバイス620は、ダイナミックランダムアクセスメモリDRAMデバイス、スタティックランダムアクセスメモリSRAMデバイス、フラッシュメモリデバイス、又はこれらのメモリデバイスの組み合わせとし得る。故に、一部の実施形態において、システム600内のメモリデバイス620はDRAMデバイスを含む必要はない。システム600内に示した構成要素のうちの1つ以上が、ここに含まれる様々な実施形態に係る1つ以上のナノワイヤデバイスを含み得る。例えば、プロセッサ610、若しくはメモリデバイス620、若しくはI/Oコントローラ650の少なくとも一部、又はこれらのコンポーネントの組み合わせが、ここで説明した構造の少なくとも1つの実施形態を含んだ集積回路パッケージに含められ得る。これらの要素は、技術的に周知の従来からの機能を果たす。具体的には、メモリデバイス620は、一部の例において、一部の実施形態に係る構造を形成する方法のための実行可能命令の長期間の記憶を提供するために使用されることができ、また、他の実施形態において、実施形態に係る構造を形成する方法の実行可能命令を、プロセッサ610による実行中に短期ベースで格納するために使用されることができる。また、それらの命令は、システムに通信可能に結合される例えばコンパクトディスク読み出し専用メモリCD-ROM、デジタル多用途ディスクDVD、フロッピー登録商標ディスク、搬送波、及び/又はその他の伝播信号などの機械アクセス可能媒体に格納され、あるいはその他の方法で結合され得る。一実施形態において、メモリデバイス620はプロセッサ610に、実行のための実行可能命令を供給し得る。システム600は、コンピュータ例えば、デスクトップ、ラップトップ、ハンドヘルド、サーバ、Web機器、ルータなど、無線通信装置例えば、セル方式電話、コードレス電話、ポケットベル、携帯情報端末など、コンピュータ関連周辺機器例えば、プリンタ、スキャナ、モニタなど、娯楽機器例えば、テレビジョン、ラジオ、ステレオ、テーププレーヤ及びコンパクトディスクプレーヤ、ビデオカセットレコーダ、ビデオカメラ、デジタルカメラ、MP3MPEGオーディオレイヤ3プレーヤ、ビデオゲーム装置、時計など、及びこれらに類するものを含み得る。以上の説明では、実施形態で使用され得る特定の工程及び材料を詳述しているが、当業者に認識されるように、数多くの変更及び代用が為され得る。そのような変更、改変、代用及び付加は、添付の請求項によって定められる本実施形態の精神及び範囲に入ると見なされるべきものである。また、認識されるように、例えばトランジスタデバイスなどの様々なマイクロエレクトロニクス構造は技術的に広く知られている。故に、ここに提示される図は、典型的なマイクロエレクトロニクス構造のうちの、本実施形態の実施に関係する部分のみを示している。従って、本実施形態はここに記載された構造に限定されるものではない。