"出力端子を備えたラッチ回路であって、酸化物半導体によってチャネル領域が形成されるトランジスタを有し、前記トランジスタのソース及びドレインの一方並びに前記ラッチ回路の出力端子に電気的に接続され、且つ前記トランジスタがオフ状態となることによって浮遊状態となるノードにおいてデータを保持するラッチ回路。第1及び第2の入力端子並びに出力端子を備えたラッチ回路であって、入力端子が前記ラッチ回路の第1の入力端子に電気的に接続されたインバータと、ゲートが前記ラッチ回路の第1の入力端子に電気的に接続され、ソース及びドレインの一方が前記ラッチ回路の第2の入力端子に電気的に接続され、ソース及びドレインの他方が前記ラッチ回路の出力端子に電気的に接続された第1のトランジスタと、ゲートが前記ラッチ回路の第2の入力端子に電気的に接続され、ソース及びドレインの一方が前記インバータの出力端子に電気的に接続され、ソース及びドレインの他方が前記ラッチ回路の出力端子に電気的に接続された第2のトランジスタと、を有し、前記第1のトランジスタ及び前記第2のトランジスタのチャネル領域は、酸化物半導体によって形成され、前記第1のトランジスタのソース及びドレインの他方、前記第2のトランジスタのソース及びドレインの他方、並びに前記ラッチ回路の出力端子に電気的に接続され、且つ前記第1のトランジスタ及び前記第2のトランジスタがオフ状態となることによって浮遊状態となるノードにおいてデータを保持するラッチ回路。第1及び第2の入力端子並びに出力端子を備えたラッチ回路であって、第1の入力端子が前記ラッチ回路の第1の入力端子に電気的に接続され、第2の入力端子が前記ラッチ回路の第2の入力端子に電気的に接続されたORゲートと、ゲートが前記ORゲートの出力端子に電気的に接続され、ソース及びドレインの一方が前記ラッチ回路の第2の入力端子に電気的に接続され、ソース及びドレインの他方が前記ラッチ回路の出力端子に電気的に接続されたトランジスタと、を有し、前記トランジスタのチャネル領域は、酸化物半導体によって形成され、前記トランジスタのソース及びドレインの他方並びに前記ラッチ回路の出力端子に電気的に接続され、且つ前記トランジスタがオフ状態となることによって浮遊状態となるノードにおいてデータを保持するラッチ回路。第1及び第2の入力端子並びに出力端子を備えたラッチ回路であって、入力端子が前記ラッチ回路の第1の入力端子に電気的に接続された第1のインバータと、入力端子が前記ラッチ回路の第2の入力端子に電気的に接続された第2のインバータと、ゲートが前記第1のインバータの出力端子に電気的に接続され、ソース及びドレインの一方が前記ラッチ回路の第2の入力端子に電気的に接続され、ソース及びドレインの他方が前記ラッチ回路の出力端子に電気的に接続された第1のトランジスタと、ゲートが前記第2のインバータの出力端子に電気的に接続され、ソース及びドレインの一方が前記第1のインバータの出力端子に電気的に接続され、ソース及びドレインの他方が前記ラッチ回路の出力端子に電気的に接続された第2のトランジスタと、を有し、前記第1のトランジスタのソース及びドレインの他方、前記第2のトランジスタのソース及びドレインの他方、並びに前記ラッチ回路の出力端子に電気的に接続され、且つ前記第1のトランジスタ及び前記第2のトランジスタがオフ状態となることによって浮遊状態となるノードにおいてデータを保持するラッチ回路。第1及び第2の入力端子並びに出力端子を備えたラッチ回路であって、第1の入力端子が前記ラッチ回路の第1の入力端子に電気的に接続され、第2の入力端子が前記ラッチ回路の第2の入力端子に電気的に接続されたNANDゲートと、ゲートが前記NANDゲートの出力端子に電気的に接続され、ソース及びドレインの一方が前記ラッチ回路の第2の入力端子に電気的に接続され、ソース及びドレインの他方が前記ラッチ回路の出力端子に電気的に接続されたトランジスタと、を有し、前記トランジスタのチャネル領域は、酸化物半導体によって形成され、前記トランジスタのソース及びドレインの他方並びに前記ラッチ回路の出力端子に電気的に接続され、且つ前記トランジスタがオフ状態となることによって浮遊状態となるノードにおいてデータを保持するラッチ回路。第1乃至第3の入力端子及び出力端子を備えたラッチ回路であって、第1の入力端子が前記ラッチ回路の第1の入力端子に電気的に接続され、第2の入力端子が前記ラッチ回路の第2の入力端子に電気的に接続された第1のNANDゲートと、第1の入力端子が前記ラッチ回路の第1の入力端子に電気的に接続され、第2の入力端子が前記ラッチ回路の第3の入力端子に電気的に接続され、第3の入力端子が前記ラッチ回路の出力端子に電気的に接続された第2のNANDゲートと、入力端子が前記第1のNANDゲートの出力端子に電気的に接続された第1のインバータと、入力端子が前記第2のNANDゲートに電気的に接続された第2のインバータと、ゲートが前記第1のインバータの出力端子に電気的に接続され、ソース及びドレインの一方が前記第2のNANDゲートの出力端子に電気的に接続され、ソース及びドレインの他方が前記ラッチ回路の出力端子に電気的に接続された第1のトランジスタと、ゲートが前記第2のインバータの出力端子に電気的に接続され、ソース及びドレインの一方が前記第1のインバータの出力端子に電気的に接続され、ソース及びドレインの他方が前記ラッチ回路の出力端子に電気的に接続された第2のトランジスタと、入力端子が前記ラッチ回路の出力端子に電気的に接続され、出力端子が前記第1のNANDゲートの第3の入力端子に電気的に接続された第3のインバータと、を有し、前記第1のトランジスタのソース及びドレインの他方、前記第2のトランジスタのソース及びドレインの他方、並びに前記ラッチ回路の出力端子に電気的に接続され、且つ前記第1のトランジスタ及び前記第2のトランジスタがオフ状態となることによって浮遊状態となるノードにおいてデータを保持するラッチ回路。第1乃至第3の入力端子及び出力端子を備えたラッチ回路であって、第1の入力端子が前記ラッチ回路の第1の入力端子に電気的に接続され、第2の入力端子が前記ラッチ回路の第2の入力端子に電気的に接続された第1のNANDゲートと、第1の入力端子が前記ラッチ回路の第1の入力端子に電気的に接続され、第2の入力端子が前記ラッチ回路の第3の入力端子に電気的に接続された第2のNANDゲートと、入力端子が前記第1のNANDゲートの出力端子に電気的に接続された第1のインバータと、入力端子が前記第2のNANDゲートの出力端子に電気的に接続された第2のインバータと、ゲートが前記第1のインバータの出力端子に電気的に接続され、ソース及びドレインの一方が前記第2のインバータの出力端子に電気的に接続され、ソース及びドレインの他方が前記ラッチ回路の出力端子に電気的に接続された第1のトランジスタと、ゲートが前記第2のインバータの出力端子に電気的に接続され、ソース及びドレインの一方が前記第1のNANDゲートの出力端子に電気的に接続され、ソース及びドレインの他方が前記ラッチ回路の出力端子に電気的に接続された第2のトランジスタと、を有し、前記第1のトランジスタのソース及びドレインの他方、前記第2のトランジスタのソース及びドレインの他方、並びに前記ラッチ回路の出力端子に電気的に接続され、且つ前記第1のトランジスタ及び前記第2のトランジスタがオフ状態となることによって浮遊状態となるノードにおいてデータを保持するラッチ回路。第1乃至第3の入力端子及び出力端子を備えたラッチ回路であって、第1の入力端子が前記ラッチ回路の第1の入力端子に電気的に接続され、第2の入力端子が前記ラッチ回路の第2の入力端子に電気的に接続された第1のNANDゲートと、第1の入力端子が前記ラッチ回路の第1の入力端子に電気的に接続され、第2の入力端子が前記ラッチ回路の第3の入力端子に電気的に接続された第2のNANDゲートと、第1の入力端子が第1のNANDゲートの出力端子に電気的に接続され、第2の入力端子が前記第2のNANDゲートに電気的に接続された第3のNANDゲートと、ゲートが前記第3のNANDゲートに電気的に接続され、ソース及びドレインの一方が前記第2のNANDゲートの出力端子に電気的に接続され、ソース及びドレインの他方が前記ラッチ回路の出力端子に電気的に接続されたトランジスタと、を有し、前記トランジスタのチャネル領域は、酸化物半導体によって形成され、前記トランジスタのソース及びドレインの他方並びに前記ラッチ回路の出力端子に電気的に接続され、且つ前記トランジスタがオフ状態となることによって浮遊状態となるノードにおいてデータを保持するラッチ回路。第1及び第2の入力端子並びに出力端子を備えたラッチ回路であって、ゲートが前記ラッチ回路の第1の入力端子に電気的に接続され、ソース及びドレインの一方が前記ラッチ回路の第2の入力端子に電気的に接続され、ソース及びドレインの他方が前記ラッチ回路の出力端子に電気的に接続されたトランジスタのみを有し、前記トランジスタのチャネル領域は、酸化物半導体によって形成され、前記トランジスタのソース及びドレインの他方並びに前記ラッチ回路の出力端子に電気的に接続され、且つ前記トランジスタがオフ状態となることによって浮遊状態となるノードにおいてデータを保持するラッチ回路。請求項1乃至請求項9のいずれか一項に記載のラッチ回路を有する半導体装置。上述した点に鑑み、本発明の一態様は、新規のラッチ回路を提供することを目的とする。具体的には、本発明の一態様は、電源供給が停止された状態であってもデータの保持が可能なラッチ回路を提供することを目的の一とする。また、本発明の一態様は、従来のラッチ回路よりも半導体素子数が低減されたラッチ回路を提供することを目的の一とする。また、本発明の一態様は、データ保持特性の劣化が抑制されたラッチ回路を提供することを目的の一とする。なお、本発明の一態様は、上述した目的の少なくとも一を達成することを課題とする。本発明の一態様は、酸化物半導体によってチャネル領域が形成されるトランジスタを用いてラッチ回路を構成することを要旨とする。なお、当該酸化物半導体は、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い。このような酸化物半導体によってトランジスタのチャネル領域が形成されることで、オフ電流リーク電流が極めて低いトランジスタを実現することができる。具体的には、本発明の一態様は、図1に示すラッチ回路である。図1に示すラッチ回路は、酸化物半導体OSによってチャネル領域が形成されるトランジスタ10を有し、出力端子Q端子並びにトランジスタ10のソース及びドレインの一方に電気的に接続され、且つトランジスタ10がオフ状態となることによって浮遊状態となるノード11においてデータを保持するラッチ回路である。加えて、当該酸化物半導体は、電子供与体ドナーとなり得る水分または水素などの不純物濃度が低減されたi型真性半導体又はi型に限りなく近い酸化物半導体purifiedOSであることが好ましい。これにより、酸化物半導体によってチャネル領域が形成されるトランジスタのオフ電流リーク電流をさらに低減することが可能である。具体的には、当該酸化物半導体は、二次イオン質量分析法SIMS:SecondaryIonMassSpectroscopyによる水素濃度の測定値が、5×1019atoms/cm3以下、好ましくは5×1018atoms/cm3以下、より好ましくは5×1017atoms/cm3以下である。また、ホール効果測定により測定できる当該酸化物半導体のキャリア密度は、1×1014/cm3未満、好ましくは1×1012/cm3未満、さらに好ましくは1×1011/cm3未満である。また、酸化物半導体のバンドギャップは、2eV以上、好ましくは2.5eV以上、より好ましくは3eV以上である。また、アルカリ金属及びアルカリ土類金属は酸化物半導体にとっては悪性の不純物であり、少ないほうがよい。特にアルカリ金属のうち、ナトリウムNaは酸化物半導体に接する絶縁層が酸化物であった場合、その中に拡散し、Naとなる。また、酸化物半導体内において、金属と酸素の結合を分断し、あるいは結合中に割り込む。その結果、トランジスタ特性の劣化例えば、ノーマリオン化しきい値の負へのシフト、移動度の低下等をもたらす。加えて、特性のばらつきの原因ともなる。このような問題は、特に酸化物半導体中の水素の濃度が十分に低い場合において顕著となる。したがって、酸化物半導体中の水素濃度が5×1019atoms/cm3以下、特に5×1018atoms/cm3以下である場合には、アルカリ金属の濃度を低減することが強く求められる。具体的には、当該酸化物半導体には、二次イオン質量分析法によって得られる濃度の最低値が、ナトリウムNaは5×1016atoms/cm3以下、好ましくは1×1016atoms/cm3以下、さらに好ましくは1×1015atoms/cm3以下であること、リチウムLiは5×1015atoms/cm3以下、好ましくは1×1015atoms/cm3以下であること、及びカリウムKは5×1015atoms/cm3以下、好ましくは1×1015atoms/cm3以下であることが求められる。ここで、二次イオン質量分析法SIMS:SecondaryIonMassSpectrometryで行う水素濃度の分析について触れておく。SIMS分析は、その原理上、試料表面近傍や、材質が異なる膜との積層界面近傍のデータを正確に得ることが困難であることが知られている。そこで、膜中における水素濃度の厚さ方向の分布をSIMSで分析する場合、対象となる膜が存在する範囲において、値に極端な変動が無く、ほぼ一定の値が得られる領域における平均値を、水素濃度として採用する。また、測定の対象となる膜の厚さが小さい場合、隣接する膜内の水素濃度の影響を受けて、ほぼ一定の値が得られる領域を見いだせない場合がある。この場合、当該膜が存在する領域における、水素濃度の最大値または最小値を、当該膜中の水素濃度として採用する。さらに、当該膜が存在する領域において、最大値を有する山型のピーク、最小値を有する谷型のピークが存在しない場合、変曲点の値を水素濃度として採用する。なお、酸化物半導体は、四元系金属酸化物であるIn-Sn-Ga-Zn-O系酸化物半導体、三元系金属酸化物であるIn-Ga-Zn-O系酸化物半導体、In-Sn-Zn-O系酸化物半導体、In-Al-Zn-O系酸化物半導体、Sn-Ga-Zn-O系酸化物半導体、Al-Ga-Zn-O系酸化物半導体、Sn-Al-Zn-O系酸化物半導体、二元系金属酸化物であるIn-Zn-O系酸化物半導体、Sn-Zn-O系酸化物半導体、Al-Zn-O系酸化物半導体、Zn-Mg-O系酸化物半導体、Sn-Mg-O系酸化物半導体、In-Mg-O系酸化物半導体、In-Ga-O系酸化物半導体、及びIn-O系酸化物半導体、Sn-O系酸化物半導体、Zn-O系酸化物半導体などを用いることができる。なお、本明細書においては、例えば、In-Sn-Ga-Zn-O系酸化物半導体とは、インジウムIn、錫Sn、ガリウムGa、亜鉛Znを有する金属酸化物、という意味であり、その組成比は特に問わない。また、上記酸化物半導体は、シリコンを含んでいてもよい。また、本明細書において、酸化物半導体は、例えば、化学式InMO3ZnOmm>0で表記することができる。ここで、Mは、Ga、Al、MnおよびCoから選ばれた一または複数の金属元素を指す。本発明の一態様のラッチ回路は、酸化物半導体によってチャネル領域が形成されるトランジスタのソース及びドレインの一方に電気的に接続され、且つ当該トランジスタがオフ状態となることによって浮遊状態となるノードにおいてデータを保持する。なお、当該トランジスタのオフ電流リーク電流の値は、極めて低い。そのため、当該ノードの電位を特定の値に設定後、当該トランジスタをオフ状態とすることで当該電位を一定又はほぼ一定に維持することが可能である。これにより、当該ラッチ回路において、正確なデータの保持が可能となる。また、当該ラッチ回路に対する電源供給が停止された場合においても当該トランジスタはオフ状態を維持する。そのため、当該ラッチ回路は、電源供給が停止された状態においてもデータの保持が可能である。また、本発明の一態様のラッチ回路は、酸化物半導体によってチャネル領域が形成されるトランジスタを活用してデータの保持を行う。そのため、論理ゲートを組み合わせて構成されるラッチ回路と比較してトランジスタ数を低減することが可能である。また、本発明の一態様のラッチ回路は、強誘電体素子を用いずに構成される。そのため、データ保持特性の劣化を抑制することが可能である。以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。<酸化物半導体によってチャネル領域が形成されるトランジスタのオフ電流>まず、酸化物半導体によってチャネル領域が形成されるトランジスタのオフ電流リーク電流を測定した結果について示す。まず、上記測定に用いたトランジスタの作製方法について図2を参照して説明する。始めに、ガラス基板50上に膜厚100nmの窒化シリコン層及び膜厚150nmの酸化窒化シリコン層の積層からなる下地層51をCVD法により形成した図2A参照。次いで、当該下地層51上に膜厚100nmのタングステン層をスパッタリング法により形成した。さらに、当該タングステン層をフォトリソグラフィ法を用いて選択的にエッチングすることでゲート層52を形成した図2B参照。次いで、下地層51上及びゲート層52上に膜厚100nmの酸化窒化シリコン層からなるゲート絶縁層53をCVD法により形成した図2C参照。次いで、ゲート絶縁層53上に膜厚25nmの酸化物半導体層をスパッタリング法により形成した。なお、当該酸化物半導体層の形成には、In2O3:Ga2O3:ZnO=1:1:2[mol]の金属酸化物ターゲットを用いた。また、当該酸化物半導体層の形成は、基板温度を200°C、チャンバー内圧を0.6Pa、直流電源を5kW、酸素及びアルゴンの混合雰囲気酸素流量50sccm、アルゴン流量50sccmという条件において行っている。さらに、当該酸化物半導体層をフォトリソグラフィ法を用いて選択的にエッチングすることで酸化物半導体層54を形成した図2D参照。次いで、窒素及び酸素の混合雰囲気窒素80、酸素20下で450°C、1時間の熱処理を行った。次いで、フォトリソグラフィ法を用いてゲート絶縁層53を選択的にエッチングした図示しない。なお、当該エッチング工程は、ゲート層52と、後に形成される導電層とのコンタクトホールを形成するための工程である。次いで、ゲート絶縁層53及び酸化物半導体層54上に膜厚100nmのチタン層、膜厚200nmのアルミニウム層、及び膜厚100nmのチタン層の積層をスパッタリング法により形成した。さらに、当該積層をフォトリソグラフィ法を用いて選択的にエッチングすることでソース層55a及びドレイン層55bを形成した図2E参照。次いで、窒素雰囲気下で300°C、1時間の熱処理を行った。次いで、ゲート絶縁層53、酸化物半導体層54、ソース層55a、及びドレイン層55b上に膜厚300nmの酸化シリコン層からなる保護絶縁層56を形成した。さらに、保護絶縁層56をフォトリソグラフィ法を用いて選択的にエッチングした図2F参照。なお、当該エッチング工程は、ゲート層、ソース層、及びドレイン層と、後に形成される導電層とのコンタクトホールを形成するための工程である。次いで、保護絶縁層56上に膜厚1.5μmのアクリル層を塗布し、該アクリル層を選択的に露光することによって平坦化絶縁層57を形成した図2G参照。さらに、窒素雰囲気下で250°C、1時間の熱処理を行うことで、アクリル層からなる平坦化絶縁層57を焼き固めた。次いで、平坦化絶縁層57上に膜厚200nmのチタン層をスパッタリング法により形成した。さらに、当該チタン層をフォトリソグラフィ法を用いて選択的にエッチングすることでゲート層52に接続する導電層図示しない、ソース層55aに接続する導電層58a、及びドレイン層55bに接続する導電層58bを形成した図2H参照。次いで、窒素雰囲気下で250°C、1時間の熱処理を行った。以上の工程によって、上記測定に用いたトランジスタを作製した。さらに、上記測定に用いた特性評価用回路によるオフ電流の値の算出方法について以下に説明する。特性評価用回路による電流測定について、図3を用いて説明する。図3は、特性評価用回路を説明するための図である。まず、特性評価用回路の回路構成について図3Aを用いて説明する。図3Aは、特性評価用回路の回路構成を示す回路図である。図3Aに示す特性評価用回路は、複数の測定系801を備える。複数の測定系801は、互いに並列に接続される。ここでは、8個の測定系801が並列に接続される構成とする。複数の測定系801を用いることにより、同時に複数の測定を行うことができる。測定系801は、トランジスタ811と、トランジスタ812と、容量素子813と、トランジスタ814と、トランジスタ815と、を含む。トランジスタ811、トランジスタ812、トランジスタ814、及びトランジスタ815は、Nチャネル型の電界効果トランジスタである。トランジスタ811のソース及びドレインの一方には、電圧V1が入力され、トランジスタ811のゲートには、電圧Vext_aが入力される。トランジスタ811は、電荷注入用のトランジスタである。トランジスタ812のソース及びドレインの一方は、トランジスタ811のソース及びドレインの他方に接続され、トランジスタ812のソース及びドレインの他方には、電圧V2が入力され、トランジスタ812のゲートには、電圧Vext_bが入力される。トランジスタ812は、リーク電流評価用のトランジスタである。なお、ここでのリーク電流とは、トランジスタのオフ電流を含むリーク電流である。容量素子813の一方の電極は、トランジスタ811のソース及びドレインの他方に接続され、容量素子813の他方の電極には、電圧V2が入力される。なお、ここでは、電圧V2は、0Vである。トランジスタ814のソース及びドレインの一方には、電圧V3が入力され、トランジスタ814のゲートは、トランジスタ811のソース及びドレインの他方に接続される。なお、トランジスタ814のゲートと、トランジスタ811のソース及びドレインの他方、トランジスタ812のソース及びドレインの一方、並びに容量素子813の一方の電極との接続箇所をノードAともいう。なお、ここでは、電圧V3は、5Vである。トランジスタ815のソース及びドレインの一方は、トランジスタ814のソース及びドレインの他方に接続され、トランジスタ815のソース及びドレインの他方には、電圧V4が入力され、トランジスタ815のゲートには、電圧Vext_cが入力される。なお、ここでは、電圧Vext_cは、0.5Vである。さらに、測定系801は、トランジスタ814のソース及びドレインの他方と、トランジスタ815のソース及びドレインの一方との接続箇所の電圧を出力電圧Voutとして出力する。ここでは、トランジスタ811として、図2を用いて説明した作製方法によって形成される、チャネル長L=10μm、チャネル幅W=10μmのトランジスタを用いる。また、トランジスタ814及びトランジスタ815として、図2を用いて説明した作製方法によって形成される、チャネル長L=3μm、チャネル幅W=100μmのトランジスタを用いる。なお、少なくともトランジスタ812は、図3Bに示すようにゲート層52及びソース層55aと、ゲート層52及びドレイン層55bとが重畳せず、幅1μmのオフセット領域を有する。当該オフセット領域を設けることにより、寄生容量を低減することができる。さらに、トランジスタ812としては、チャネル長L及びチャネル幅Wの異なる6つのトランジスタのサンプルSMPともいうを用いる表1参照。図3Aに示すように、電荷注入用のトランジスタと、リーク電流評価用のトランジスタとを別々に設けることにより、電荷注入の際に、リーク電流評価用のトランジスタを常にオフ状態に保つことができる。また、電荷注入用のトランジスタと、リーク電流評価用のトランジスタとを別々に設けることにより、それぞれのトランジスタを適切なサイズとすることができる。また、リーク電流評価用トランジスタのチャネル幅Wを、電荷注入用のトランジスタのチャネル幅Wよりも大きくすることにより、リーク電流評価用トランジスタのリーク電流以外の特性評価回路のリーク電流成分を相対的に小さくすることができる。その結果、リーク電流評価用トランジスタのリーク電流を高い精度で測定することができる。同時に、電荷注入の際に、リーク電流評価用トランジスタを一度オン状態とする必要がないため、チャネル領域の電荷の一部がノードAに流れ込むことによるノードAの電圧変動の影響もない。次に、図3Aに示す特性評価回路のリーク電流測定方法について、図3Cを用いて説明する。図3Cは、図3Aに示す特性評価回路を用いたリーク電流測定方法を説明するためのタイミングチャートである。図3Aに示す特性評価回路を用いたリーク電流測定方法は、書き込み期間及び保持期間に分けられる。それぞれの期間における動作について、以下に説明する。書き込み期間では、電圧Vext_bとして、トランジスタ812がオフ状態となるような電圧VL-3Vを入力する。また、電圧V1として、書き込み電圧Vwを入力した後、電圧Vext_aとして、一定期間トランジスタ811がオン状態となるような電圧VH5Vを入力する。これによって、ノードAに電荷が蓄積され、ノードAの電圧は、書き込み電圧Vwと同等の値になる。その後、電圧Vext_aとして、トランジスタ811がオフ状態となるような電圧VLを入力する。その後、電圧V1として、電圧VSS0Vを入力する。また、保持期間では、ノードAが保持する電荷量の変化に起因して生じるノードAの電圧の変化量の測定を行う。電圧の変化量から、トランジスタ812のソースとドレインとの間を流れる電流値を算出することができる。以上により、ノードAの電荷の蓄積とノードAの電圧の変化量の測定とを行うことができる。このとき、ノードAの電荷の蓄積及びノードAの電圧の変化量の測定蓄積及び測定動作ともいうを繰り返し行う。まず、第1の蓄積及び測定動作を15回繰り返し行う。第1の蓄積及び測定動作では、書き込み期間に書き込み電圧Vwとして5Vの電圧を入力し、保持期間に1時間の保持を行う。次に、第2の蓄積及び測定動作を2回繰り返し行う。第2の蓄積及び測定動作では、書き込み期間に書き込み電圧Vwとして3.5Vの電圧を入力し、保持期間に50時間の保持を行う。次に、第3の蓄積及び測定動作を1回行う。第3の蓄積及び測定動作では、書き込み期間に書き込み電圧Vwとして4.5Vの電圧を入力し、保持期間に10時間の保持を行う。蓄積及び測定動作を繰り返し行うことにより、測定した電流値が、定常状態における値であることを確認することができる。言い換えると、ノードAを流れる電流IAのうち、過渡電流測定開始後から時間経過とともに減少していく電流成分を除くことができる。その結果、より高い精度でリーク電流を測定することができる。一般に、ノードAの電圧VAは、出力電圧Voutの関数として式1のように表される。また、ノードAの電荷QAは、ノードAの電圧VA、ノードAに接続される容量CA、定数constを用いて、式2のように表される。ここで、ノードAに接続される容量CAは、容量素子813の容量と容量素子813以外の容量成分の和である。ノードAの電流IAは、ノードAに流れ込む電荷またはノードAから流れ出る電荷の時間微分であるから、ノードAの電流IAは、式3のように表される。なお、ここでは、Δtを約54000secとする。このように、ノードAに接続される容量CAと、出力電圧Voutから、リーク電流であるノードAの電流IAを求めることができるため、特性評価回路のリーク電流を求めることができる。次に、上記特性評価回路を用いた測定方法による出力電圧の測定結果及び該測定結果より算出した特性評価回路のリーク電流の値について、図4を用いて説明する。図4Aに、SMP4、SMP5、及びSMP6におけるトランジスタの上記測定第1の蓄積及び測定動作に係る経過時間Timeと、出力電圧Voutとの関係を示し、図4Bに、上記測定に係る経過時間Timeと、該測定によって算出された電流IAとの関係を示す。測定開始後から出力電圧Voutが変動しており、定常状態に到るためには10時間以上必要であることがわかる。また、図5に、上記測定により得られた値から見積もられたSMP1乃至SMP6におけるノードAの電圧とリーク電流の関係を示す。図5では、例えばSMP4において、ノードAの電圧が3.0Vの場合、リーク電流ここでは、単位チャネル幅1μmあたりの値は28yA/μmである。リーク電流にはトランジスタ812のオフ電流も含まれるため、トランジスタ812のオフ電流も28yA/μm以下とみなすことができる。また、図6乃至図8に、85°C、125°C、及び150°Cにおける上記測定により見積もられたSMP1乃至SMP6におけるノードAの電圧とリーク電流の関係を示す。図6乃至図8に示すように、150°Cの場合であっても、リーク電流は、100zA/μm以下であることがわかる。以上のように、酸化物半導体によってチャネル領域が形成されるトランジスタを用いた特性評価用回路において、リーク電流が十分に低いため、該トランジスタのオフ電流が十分に小さいことがわかる。また、該トランジスタのオフ電流は、温度が上昇した場合であっても十分に低いことがわかる。<本明細書で開示されるラッチ回路について>本明細書で開示されるラッチ回路は、酸化物半導体によってチャネル領域が形成されるトランジスタのソース及びドレインの一方が電気的に接続され、且つ当該トランジスタがオフ状態となることによって浮遊状態となるノードにおいてデータを保持する。そのため、当該ノードの電位を特定の値に設定後、当該トランジスタをオフ状態とすることで当該電位を一定又はほぼ一定に維持することが可能である。これにより、当該ラッチ回路において、正確なデータの保持が可能となる。また、当該ラッチ回路に対する電源供給が停止された場合においても当該トランジスタはオフ状態を維持する。そのため、当該ラッチ回路は、電源供給が停止された状態においてもデータの保持が可能である。また、当該ラッチ回路は、強誘電体素子を用いずに構成される。そのため、データ保持特性の劣化を抑制することが可能である。<具体例>上述したラッチ回路の具体例について図9~図25を参照して説明する。<SRラッチ回路の具体例1>図9Aは、SRラッチ回路の具体例を示す回路図である。図9Aに示すSRラッチ回路は、入力端子がReset端子図9Aに示すSRラッチ回路の第1の入力端子、以下、R端子ともいうに電気的に接続されたインバータ20と、ゲートがR端子に電気的に接続され、ソース及びドレインの一方がSet端子図9Aに示すSRラッチ回路の第2の入力端子、以下、S端子ともいうに電気的に接続され、ソース及びドレインの他方がQ端子図9Aに示すSRラッチ回路の出力端子に電気的に接続されたトランジスタ21と、ゲートがS端子に電気的に接続され、ソース及びドレインの一方がインバータ20の出力端子に電気的に接続され、ソース及びドレインの他方がQ端子に電気的に接続されたトランジスタ22とを有する。なお、トランジスタ21、22は、チャネル領域が酸化物半導体OSによって形成されるトランジスタである。また、当該ラッチ回路は、トランジスタ21のソース及びドレインの他方、トランジスタ22のソース及びドレインの他方、並びにQ端子が電気的に接続するノードにおいてデータの保持を行うラッチ回路である。なお、図9Bは、SRラッチ回路の真理値表を示す図である。ここで、図9Aに示した回路がSRラッチ回路として動作しうるかを評価した結果について示す。なお、当該計算では、トランジスタ21、22としてVg-Id特性が異なる3種のトランジスタのそれぞれを適用した場合におけるQ端子の出力信号を計算した。図10は、当該Vg-Id特性が異なる3種のトランジスタのVg-Id特性を示す図である。ここで、3種のVg-Id特性を有するトランジスタのそれぞれは、しきい値電圧が0.6Vの酸化物半導体によってチャネル領域が形成されるトランジスタOS_Vth=0.6V、しきい値電圧が1.6Vの酸化物半導体によってチャネル領域が形成されるトランジスタOS_Vth=1.6V、又はシリコンによってチャネル領域が形成されるトランジスタSiを想定したものである。図11Aは、特定期間においてS端子及びR端子に入力される電位を示す図である。なお、図11Aにおいて電圧5Vが論理1に相当し、電圧0Vが論理0に相当する。図11Bは、当該特定期間におけるQ端子の出力電位を示す図である。なお、図11Bには、トランジスタ21、22として、上述した3種のトランジスタのそれぞれを適用した場合のQ端子の出力電位を示している。図11Bに示すように、酸化物半導体によってチャネル領域が形成されるトランジスタを想定したVg-Id特性を示すトランジスタの場合は、図9Bに示すSRラッチ回路の真理値表に従って図9Aに示す回路が動作することが確認できた。他方、シリコンによってチャネル領域が形成されるトランジスタを想定したVg-Id特性を示すトランジスタの場合は、論理0の保持が困難であることが確認された。具体的には、図11Bに示す2×10-4s~3×10-4s及び6×10-4s~7×10-4sの期間において、0V近傍の電位を保持できないことが確認された。以上より、図9Aに示す回路は、トランジスタ21、22として上述した酸化物半導体によってチャネル領域が形成されるトランジスタのような極めてオフ電流の値が低いトランジスタを適用した場合にSRラッチ回路として適用可能であることが確認できた。また、図9Aに示す回路は、図26Aに示したSRラッチ回路よりもトランジスタ数が低減された回路構成によってSRラッチ回路を実現することが可能である。<SRラッチ回路の具体例2>図12Aは、図9Aとは異なるSRラッチ回路の具体例を示す回路図である。図12Aに示すSRラッチ回路は、第1の入力端子がR端子図12Aに示すSRラッチ回路の第1の入力端子に電気的に接続され、第2の入力端子がS端子図12Aに示すSRラッチ回路の第2の入力端子に電気的に接続されたORゲート30と、ゲートがORゲート30の出力端子に電気的に接続され、ソース及びドレインの一方がS端子に電気的に接続され、ソース及びドレインの他方がQ端子図12Aに示すSRラッチ回路の出力端子に電気的に接続されたトランジスタ31とを有する。なお、トランジスタ31は、チャネル領域が酸化物半導体OSによって形成されるトランジスタである。また、当該ラッチ回路は、トランジスタ31のソース及びドレインの他方並びにQ端子が電気的に接続するノードにおいてデータの保持を行うラッチ回路である。なお、図12Bは、SRラッチ回路の真理値表を示す図である。ここで、図12Aに示した回路がSRラッチ回路として動作しうるかを評価した結果について示す。なお、当該計算では、トランジスタ31として図10に示したVg-Id特性が異なる3種のトランジスタのそれぞれを適用した場合におけるQ端子の出力信号を計算した。当該3種のトランジスタについては上述したため、ここでは上述の説明を援用することとする。図13Aは、特定期間においてS端子及びR端子に入力される電位を示す図である。なお、図13Aにおいて電圧5Vが論理1に相当し、電圧0Vが論理0に相当する。図13Bは、当該特定期間におけるQ端子の出力電位を示す図である。なお、図13Bには、トランジスタ31として、上述した3種のトランジスタのそれぞれを適用した場合のQ端子の出力電位を示している。図13Bに示すように、全ての場合において論理1の保持を行う際4×10-4s又は8×10―4sに、Q端子の出力電位の大幅な低下が見られる。すなわち、全ての場合において、論理1の保持が困難であることが示された。ただし、しきい値電圧が1.6Vの酸化物半導体によってチャネル領域が形成されるトランジスタを想定したVg-Id特性を示すトランジスタを適用した場合は、論理1の保持期間においてもQ端子の出力電位が1V程度を維持する。そのため、論理0及び論理1の判別しきい値を0.5V程度とし、且つ酸化物半導体によってチャネル領域が形成されるトランジスタをトランジスタ31として適用することで図12Aに示す回路は、SRラッチ回路として動作する可能性がある回路であることが確認された。以上より、図12Aに示す回路は、トランジスタ31として上述した酸化物半導体によってチャネル領域が形成されるトランジスタのような極めてオフ電流の値が低いトランジスタを適用した場合にSRラッチ回路となりうる回路であることが確認できた。また、図12Aに示す回路は、図26Aに示したSRラッチ回路よりもトランジスタ数が低減された回路構成によってSRラッチ回路を実現する可能性を有する回路である。</SRラッチ回路の具体例1>図14Aは、/SRラッチ回路の具体例を示す回路図である。図14Aに示す/SRラッチ回路は、入力端子が/S端子図14Aに示す/SRラッチ回路の第1の入力端子に電気的に接続されたインバータ40と、入力端子が/R端子図14Aに示す/SRラッチ回路の第2の入力端子に電気的に接続されたインバータ41と、ゲートがインバータ40の出力端子に電気的に接続され、ソース及びドレインの一方が/R端子に電気的に接続され、ソース及びドレインの他方がQ端子図14Aに示す/SRラッチ回路の出力端子に電気的に接続されたトランジスタ42と、ゲートがインバータ41の出力端子に電気的に接続され、ソース及びドレインの一方がインバータ40の出力端子及びトランジスタ42のゲートに電気的に接続され、ソース及びドレインの他方がQ端子に電気的に接続されたトランジスタ43とを有する。なお、トランジスタ42、43は、チャネル領域が酸化物半導体OSによって形成されるトランジスタである。また、当該ラッチ回路は、トランジスタ42のソース及びドレインの他方、トランジスタ43のソース及びドレインの他方、並びにQ端子が電気的に接続するノードにおいてデータの保持を行うラッチ回路である。なお、図14Bは、/SRラッチ回路の真理値表を示す図である。ここで、図14Aに示した回路が/SRラッチ回路として動作しうるかを評価した結果について示す。なお、当該計算では、トランジスタ42、43として図10に示したVg-Id特性が異なる3種のトランジスタのそれぞれを適用した場合におけるQ端子の出力信号を計算した。当該3種のトランジスタについては上述したため、ここでは上述の説明を援用することとする。図15Aは、特定期間において/S端子及び/R端子に入力される電位を示す図である。なお、図15Aにおいて電圧5Vが論理1に相当し、電圧0Vが論理0に相当する。図15Bは、当該特定期間におけるQ端子の出力電位を示す図である。なお、図15Bには、トランジスタ42、43として、上述した3種のトランジスタのそれぞれを適用した場合のQ端子の出力電位を示している。図15Bに示すように、酸化物半導体によってチャネル領域が形成されるトランジスタを想定したVg-Id特性を示すトランジスタの場合は、図14Bに示す/SRラッチ回路の真理値表に従って図14Aに示す回路が動作することが確認できた。他方、シリコンによってチャネル領域が形成されるトランジスタを想定したVg-Id特性を示すトランジスタの場合は、論理0の保持が困難であることが確認された。具体的には、図15Bに示す4×10-4s~5×10-4s及び8×10-4s~9×10-4sの期間において、0V近傍の電位を保持できないことが確認された。以上より、図14Aに示す回路は、トランジスタ42、43として上述した酸化物半導体によってチャネル領域が形成されるトランジスタのような極めてオフ電流の値が低いトランジスタを適用した場合に/SRラッチ回路として適用可能であることが確認できた。また、図14Aに示す回路は、図26Cに示した/SRラッチ回路よりもトランジスタ数が低減された回路構成によって/SRラッチ回路を実現することが可能である。</SRラッチ回路の具体例2>図16Aは、/SRラッチ回路の具体例を示す回路図である。図16Aに示す/SRラッチ回路は、第1の入力端子が/S端子図16Aに示す/SRラッチ回路の第1の入力端子に電気的に接続され、第2の入力端子が/R端子図16Aに示す/SRラッチ回路の第2の入力端子に電気的に接続されたNANDゲート60と、ゲートがNANDゲート60の出力端子に電気的に接続され、ソース及びドレインの一方が/R端子に電気的に接続され、ソース及びドレインの他方がQ端子図16Aに示す/SRラッチ回路の出力端子に電気的に接続されたトランジスタ61とを有する。なお、トランジスタ61は、チャネル領域が酸化物半導体OSによって形成されるトランジスタである。また、当該ラッチ回路は、トランジスタ61のソース及びドレインの他方並びにQ端子が電気的に接続するノードにおいてデータの保持を行うラッチ回路である。なお、図16Bは、/SRラッチ回路の真理値表を示す図である。ここで、図16Aに示した回路が/SRラッチ回路として動作しうるかを評価した結果について示す。なお、当該計算では、トランジスタ61として図10に示したVg-Id特性が異なる3種のトランジスタのそれぞれを適用した場合におけるQ端子の出力信号を計算した。当該3種のトランジスタについては上述したため、ここでは上述の説明を援用することとする。図17Aは、特定期間において/S端子及び/R端子に入力される電位を示す図である。なお、図17Aにおいて電圧5Vが論理1に相当し、電圧0Vが論理0に相当する。図17Bは、当該特定期間におけるQ端子の出力電位を示す図である。なお、図17Bには、トランジスタ61として、上述した3種のトランジスタのそれぞれを適用した場合のQ端子の出力電位を示している。図17Bに示すように、酸化物半導体によってチャネル領域が形成されるトランジスタを想定したVg-Id特性を示すトランジスタの場合は、論理0及び論理1の判別しきい値を2V程度に設定することによって図16Bに示す/SRラッチ回路の真理値表に従って図16Aに示す回路が動作することが確認できた。他方、シリコンによってチャネル領域が形成されるトランジスタを想定したVg-Id特性を示すトランジスタの場合は、論理0の保持が困難であることが確認された。具体的には、図17Bに示す4×10-4s~5×10-4s及び8×10-4s~9×10-4sの期間において、論理0に相当する電位を保持できないことが確認された。以上より、図16Aに示す回路は、トランジスタ61として上述した酸化物半導体によってチャネル領域が形成されるトランジスタのような極めてオフ電流の値が低いトランジスタを適用した場合に/SRラッチ回路として適用可能であることが確認できた。また、図16Aに示す回路は、図26Cに示した/SRラッチ回路よりもトランジスタ数が低減された回路構成によって/SRラッチ回路を実現することが可能である。<JKラッチ回路の具体例>図18Aは、JKラッチ回路の具体例を示す回路図である。図18Aに示すJKラッチ回路は、第1の入力端子がCK端子図18Aに示すJKラッチ回路の第1の入力端子に電気的に接続され、第2の入力端子がJ端子図18Aに示すJKラッチ回路の第2の入力端子に電気的に接続されたNANDゲート70と、第1の入力端子がCK端子に電気的に接続され、第2の入力端子がK端子図18Aに示すJKラッチ回路の第3の入力端子に電気的に接続され、第3の入力端子がQ端子図18Aに示すJKラッチ回路の出力端子に電気的に接続されたNANDゲート71と、入力端子がNANDゲート70の出力端子に電気的に接続されたインバータ72と、入力端子がNANDゲート71の出力端子に電気的に接続されたインバータ73と、ゲートがインバータ72の出力端子に電気的に接続され、ソース及びドレインの一方がNANDゲート71の出力端子に電気的に接続され、ソース及びドレインの他方がQ端子に電気的に接続されたトランジスタ74と、ゲートがインバータ73の出力端子に電気的に接続され、ソース及びドレインの一方がインバータ72の出力端子に電気的に接続され、ソース及びドレインの他方がQ端子に電気的に接続されたトランジスタ75と、入力端子がQ端子に電気的に接続され、出力端子がNANDゲート70の第3の入力端子に電気的に接続されたインバータ76とを有する。なお、トランジスタ74、75は、チャネル領域が酸化物半導体OSによって形成されるトランジスタである。また、当該ラッチ回路は、トランジスタ74のソース及びドレインの他方、トランジスタ75のソース及びドレインの他方、並びにQ端子が電気的に接続するノードにおいてデータの保持を行うラッチ回路である。なお、図18Bは、JKラッチ回路の真理値表を示す図である。ここで、図18Aに示した回路がJKラッチ回路として動作しうるかを評価した結果について示す。なお、当該計算では、トランジスタ74、75として図10に示したVg-Id特性が異なる3種のトランジスタのそれぞれを適用した場合におけるQ端子の出力信号を計算した。当該3種のトランジスタについては上述したため、ここでは上述の説明を援用することとする。図19Aは、特定期間においてJ端子、K端子、及びCK端子に入力される電位を示す図である。なお、図19Aにおいて電圧5Vが論理1に相当し、電圧0Vが論理0に相当する。図19Bは、当該特定期間におけるQ端子の出力電位を示す図である。なお、図19Bには、トランジスタ74、75として、上述した3種のトランジスタのそれぞれを適用した場合のQ端子の出力電位を示している。図19Bに示すように、酸化物半導体によってチャネル領域が形成されるトランジスタを想定したVg-Id特性を示すトランジスタの場合は、論理0及び論理1の判別しきい値を2V程度に設定することによって図18Bに示すJKラッチ回路の真理値表に従って図18Aに示す回路が動作することが確認できた。他方、シリコンによってチャネル領域が形成されるトランジスタを想定したVg-Id特性を示すトランジスタの場合は、論理0の保持が困難であることが確認された。具体的には、図19Bに示す4×10-4s~5×10-4sの期間において、論理0に相当する電位を保持できないことが確認された。以上より、図18Aに示す回路は、トランジスタ74、75として上述した酸化物半導体によってチャネル領域が形成されるトランジスタのような極めてオフ電流の値が低いトランジスタを適用した場合にJKラッチ回路として適用可能であることが確認できた。<ゲーテッドSRラッチ回路の具体例1>図20Aは、ゲーテッドSRラッチ回路の具体例を示す回路図である。図20Aに示すゲーテッドSRラッチ回路は、第1の入力端子がE端子図20Aに示すゲーテッドSRラッチ回路の第1の入力端子に電気的に接続され、第2の入力端子がR端子図20Aに示すゲーテッドSRラッチ回路の第2の入力端子に電気的に接続されたNANDゲート80と、第1の入力端子がE端子に電気的に接続され、第2の入力端子がS端子図20Aに示すゲーテッドSRラッチ回路の第3の入力端子に電気的に接続されたNANDゲート81と、入力端子がNANDゲート80の出力端子に電気的に接続されたインバータ82と、入力端子がNANDゲート81の出力端子に電気的に接続されたインバータ83と、ゲートがインバータ82の出力端子に電気的に接続され、ソース及びドレインの一方がインバータ83の出力端子に電気的に接続され、ソース及びドレインの他方がQ端子に電気的に接続されたトランジスタ84と、ゲートがインバータ83の出力端子に電気的に接続され、ソース及びドレインの一方がNANDゲート80の出力端子に電気的に接続され、ソース及びドレインの他方がQ端子に電気的に接続されたトランジスタ85とを有する。なお、トランジスタ84、85は、チャネル領域が酸化物半導体OSによって形成されるトランジスタである。また、当該ラッチ回路は、トランジスタ84のソース及びドレインの他方、トランジスタ85のソース及びドレインの他方、並びにQ端子が電気的に接続するノードにおいてデータの保持を行うラッチ回路である。なお、図20Bは、ゲーテッドSRラッチ回路の真理値表を示す図である。ここで、図20Aに示した回路がゲーテッドSRラッチ回路として動作しうるかを評価した結果について示す。なお、当該計算では、トランジスタ84、85として図10に示したVg-Id特性が異なる3種のトランジスタのそれぞれを適用した場合におけるQ端子の出力信号を計算した。当該3種のトランジスタについては上述したため、ここでは上述の説明を援用することとする。図21Aは、特定期間においてS端子、R端子、及びE端子に入力される電位を示す図である。なお、図21Aにおいて電圧5Vが論理1に相当し、電圧0Vが論理0に相当する。図21Bは、当該特定期間におけるQ端子の出力電位を示す図である。なお、図21Bには、トランジスタ84、85として、上述した3種のトランジスタのそれぞれを適用した場合のQ端子の出力電位を示している。図21Bに示すように、酸化物半導体によってチャネル領域が形成されるトランジスタを想定したVg-Id特性を示すトランジスタの場合は、図20Bに示すゲーテッドSRラッチ回路の真理値表に従って図20Aに示す回路が動作することが確認できた。他方、シリコンによってチャネル領域が形成されるトランジスタを想定したVg-Id特性を示すトランジスタの場合は、論理0の保持が困難であることが確認された。具体的には、図21Bに示す4×10-4s~5×10-4sの期間において、論理0に相当する電位を保持できないことが確認された。以上より、図20Aに示す回路は、トランジスタ84、85として上述した酸化物半導体によってチャネル領域が形成されるトランジスタのような極めてオフ電流の値が低いトランジスタを適用した場合にゲーテッドSRラッチ回路として適用可能であることが確認できた。また、図20Aに示す回路は、図26Gに示したゲーテッドSRラッチ回路よりもトランジスタ数が低減された回路構成によってゲーテッドSRラッチ回路を実現することが可能である。<ゲーテッドSRラッチ回路の具体例2>図22Aは、ゲーテッドSRラッチ回路の具体例を示す回路図である。図22Aに示すゲーテッドSRラッチ回路は、第1の入力端子がE端子図22Aに示すゲーテッドSRラッチ回路の第1の入力端子に電気的に接続され、第2の入力端子がS端子図22Aに示すゲーテッドSRラッチ回路の第2の入力端子に電気的に接続されたNANDゲート90と、第1の入力端子がE端子に電気的に接続され、第2の入力端子がR端子図22Aに示すゲーテッドSRラッチ回路の第3の入力端子に電気的に接続されたNANDゲート91と、第1の入力端子がNANDゲート90の出力端子に電気的に接続され、第2の入力端子がNANDゲート91の出力端子に電気的に接続されたNANDゲート92と、ゲートがNANDゲート92の出力端子に電気的に接続され、ソース及びドレインの一方がNANDゲート91の出力端子に電気的に接続され、ソース及びドレインの他方がQ端子図22Aに示すゲーテッドSRラッチ回路の出力端子に電気的に接続されたトランジスタ93とを有する。なお、トランジスタ93は、チャネル領域が酸化物半導体OSによって形成されるトランジスタである。また、当該ラッチ回路は、トランジスタ93のソース及びドレインの他方並びにQ端子が電気的に接続するノードにおいてデータの保持を行うラッチ回路である。なお、図22Bは、ゲーテッドSRラッチ回路の真理値表を示す図である。ここで、図22Aに示した回路がゲーテッドSRラッチ回路として動作しうるかを評価した結果について示す。なお、当該計算では、トランジスタ93として図10に示したVg-Id特性が異なる3種のトランジスタのそれぞれを適用した場合におけるQ端子の出力信号を計算した。当該3種のトランジスタについては上述したため、ここでは上述の説明を援用することとする。図23Aは、特定期間においてS端子、R端子、及びE端子に入力される電位を示す図である。なお、図23Aにおいて電圧5Vが論理1に相当し、電圧0Vが論理0に相当する。図23Bは、当該特定期間におけるQ端子の出力電位を示す図である。なお、図23Bには、トランジスタ93として、上述した3種のトランジスタのそれぞれを適用した場合のQ端子の出力電位を示している。図23Bに示すように、酸化物半導体によってチャネル領域が形成されるトランジスタを想定したVg-Id特性を示すトランジスタの場合は、論理0及び論理1の判別しきい値を2V程度に設定することによって図22Bに示すゲーテッドSRラッチ回路の真理値表に従って図22Aに示す回路が動作することが確認できた。他方、シリコンによってチャネル領域が形成されるトランジスタを想定したVg-Id特性を示すトランジスタの場合は、論理0の保持が困難であることが確認された。具体的には、図23Bに示す4×10-4s~5×10-4sの期間において、論理0に相当する電位を保持できないことが確認された。以上より、図22Aに示す回路は、トランジスタ93として上述した酸化物半導体によってチャネル領域が形成されるトランジスタのような極めてオフ電流の値が低いトランジスタを適用した場合にゲーテッドSRラッチ回路として適用可能であることが確認できた。また、図22Aに示す回路は、図26Gに示したゲーテッドSRラッチ回路よりもトランジスタ数が低減された回路構成によってゲーテッドSRラッチ回路を実現することが可能である。<Dラッチ回路の具体例>図24Aは、Dラッチ回路の具体例を示す回路図である。図24Aに示すDラッチ回路は、ゲートがE端子図24Aに示すDラッチ回路の第1の入力端子に電気的に接続され、ソース及びドレインの一方がD端子図24Aに示すDラッチ回路の第2の入力端子に電気的に接続され、ソース及びドレインの他方がQ端子図24Aに示すDラッチ回路の出力端子に電気的に接続されたトランジスタ99のみからなる。なお、トランジスタ99は、チャネル領域が酸化物半導体OSによって形成されるトランジスタである。また、当該ラッチ回路は、トランジスタ99のソース及びドレインの他方並びにQ端子が電気的に接続するノードにおいてデータの保持を行うラッチ回路である。なお、図24Bは、Dラッチ回路の真理値表を示す図である。ここで、図24Aに示した回路がDラッチ回路として動作しうるかを評価した結果について示す。なお、当該計算では、トランジスタ99として図10に示したVg-Id特性が異なる3種のトランジスタのそれぞれを適用した場合におけるQ端子の出力信号を計算した。当該3種のトランジスタについては上述したため、ここでは上述の説明を援用することとする。図25Aは、特定期間においてD端子及びE端子に入力される電位を示す図である。なお、図25Aにおいて電圧5Vが論理1に相当し、電圧0Vが論理0に相当する。図25Bは、当該特定期間におけるQ端子の出力電位を示す図である。なお、図25Bには、トランジスタ99として、上述した3種のトランジスタのそれぞれを適用した場合のQ端子の出力電位を示している。図25Bに示すように、酸化物半導体によってチャネル領域が形成されるトランジスタを想定したVg-Id特性を示すトランジスタの場合は、図24Bに示すDラッチ回路の真理値表に従って図24Aに示す回路が動作することが確認できた。他方、シリコンによってチャネル領域が形成されるトランジスタを想定したVg-Id特性を示すトランジスタの場合は、論理1の保持が困難であることが確認された。具体的には、図25Bに示す2×10-4s~3×10-4s及び6×10-4s~7×10-4sの期間において、論理1に相当する電位を保持できないことが確認された。以上より、図24Aに示す回路は、トランジスタ99として上述した酸化物半導体によってチャネル領域が形成されるトランジスタのような極めてオフ電流の値が低いトランジスタを適用した場合にDラッチ回路として適用可能であることが確認できた。また、図24Aに示す回路は、図26Iに示したDラッチ回路よりもトランジスタ数が低減された回路構成によってDラッチ回路を実現することが可能である。<ラッチ回路を構成するトランジスタの具体例>上述のラッチ回路が有するトランジスタの具体例について説明する。具体的には、論理ゲートを構成するトランジスタを単結晶シリコンなどの半導体材料を含む基板を用いて形成し、当該トランジスタ上に酸化物半導体によってチャネル領域が形成されるトランジスタを形成する場合の一例について示す。図27は、ラッチ回路が有するトランジスタの一例を示す図である。図27に示すトランジスタ160は、半導体材料を含む基板100に設けられたチャネル領域116と、チャネル領域116を挟むように設けられた一対の不純物領域114a、114b及び一対の高濃度不純物領域120a、120bこれらをあわせて単に不純物領域とも呼ぶと、チャネル領域116上に設けられたゲート絶縁層108と、ゲート絶縁層108上に設けられたゲート層110と、不純物領域114aと電気的に接続するソース層130aと、不純物領域114bと電気的に接続するドレイン層130bとを有する。なお、ゲート層110の側面にはサイドウォール絶縁層118が設けられている。また、半導体材料を含む基板100のサイドウォール絶縁層118と重ならない領域には、一対の高濃度不純物領域120a、120bが存在し、一対の高濃度不純物領域120a、120b上には一対の金属化合物領域124a、124bが存在する。また、基板100上にはトランジスタ160を囲むように素子分離絶縁層106が設けられており、トランジスタ160を覆うように、層間絶縁層126および層間絶縁層128が設けられている。ソース層130a、ドレイン層130bは、層間絶縁層126および層間絶縁層128に形成された開口を通じて、一対の金属化合物領域124a、124bの一方と電気的に接続されている。つまり、ソース層130aは、金属化合物領域124aを介して高濃度不純物領域120aおよび不純物領域114aと電気的に接続され、ドレイン層130bは、金属化合物領域124bを介して高濃度不純物領域120bおよび不純物領域114bと電気的に接続されている。図27に示すトランジスタ164は、層間絶縁層128上に設けられたゲート層136dと、ゲート層136d上に設けられたゲート絶縁層138と、ゲート絶縁層138上に設けられた酸化物半導体層140と、酸化物半導体層140上に設けられ、酸化物半導体層140と電気的に接続されているソース層142aと、ドレイン層142bとを有する。ここで、ゲート層136dは、層間絶縁層128上に形成された絶縁層132に、埋め込むように設けられている。また、ゲート層136dと同様に、トランジスタ160が有する、ソース層130aに接する電極層136a及びドレイン層130bに接する電極層136bが形成されている。また、トランジスタ164の上には、酸化物半導体層140の一部と接するように、保護絶縁層144が設けられており、保護絶縁層144上には層間絶縁層146が設けられている。ここで、保護絶縁層144および層間絶縁層146には、ソース層142a及びドレイン層142bにまで達する開口が設けられており、当該開口を通じて、ソース層142aに接する電極層150d、ドレイン層142bに接する電極層150eが形成されている。また、電極層150d、電極層150eと同様に、ゲート絶縁層138、保護絶縁層144、層間絶縁層146に設けられた開口を通じて、電極層136aに接する電極層150a及び電極層136bに接する電極層150bが形成されている。ここで、酸化物半導体層140は水素などの不純物が十分に除去され、高純度化されている。具体的には、酸化物半導体層140の水素濃度は5×1019atoms/cm3以下である。なお、酸化物半導体層140の水素濃度は、5×1018atoms/cm3以下であることが望ましく、5×1017atoms/cm3以下であることがより望ましい。水素濃度が十分に低減されて高純度化された酸化物半導体層140を用いることで、極めて優れたオフ電流特性のトランジスタ164を得ることができる。このように、水素濃度が十分に低減されて高純度化された酸化物半導体層140を適用することで、トランジスタ164のリーク電流を低減することができる。なお、上述の酸化物半導体層140中の水素濃度は、二次イオン質量分析法SIMS:SecondaryIonMassSpectrometryで測定したものである。また、層間絶縁層146上には絶縁層152が設けられており、絶縁層152に埋め込まれるように、電極層154a、電極層154b、電極層154dが設けられている。なお、電極層154aは電極層150aと接しており、電極層154bは電極層150bおよび電極層150dと接しており、電極層154dは電極層150eと接している。図27に示すように、トランジスタ160が有するドレイン層130bは、上層領域に設けられた電極層136b、電極層150b、電極層154b、及び電極層150dを介してトランジスタ164が有するソース層142aに電気的に接続している。<作製工程例>次に、トランジスタ160及びトランジスタ164の作製方法の一例について説明する。以下では、はじめにトランジスタ160の作製方法について図28を参照して説明し、その後、トランジスタ164の作製方法について図29および図30を参照して説明する。まず、半導体材料を含む基板100を用意する図28A参照。半導体材料を含む基板100としては、シリコン及び炭化シリコンなどの単結晶半導体基板若しくは多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、又はSOI基板などを適用することができる。ここでは、半導体材料を含む基板100として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般にSOI基板は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板をも含むこととする。つまり、SOI基板が有する半導体層は、シリコン半導体層に限定されない。また、SOI基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成も含まれるものとする。基板100上には、素子分離絶縁層を形成するためのマスクとなる保護層102を形成する図28A参照。保護層102としては、例えば、酸化シリコンや窒化シリコン、窒化酸化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、n型の導電性を付与する不純物元素やp型の導電性を付与する不純物元素を基板100に添加してもよい。半導体がシリコンの場合、n型の導電性を付与する不純物としては、例えば、リンや砒素などを用いることができる。また、p型の導電性を付与する不純物としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。次に、上記の保護層102をマスクとしてエッチングを行い、保護層102に覆われていない領域露出している領域の基板100の一部を除去する。これにより分離された半導体領域104が形成される図28B参照。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。次に、半導体領域104を覆うように絶縁層を形成し、半導体領域104に重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層106を形成する図28B参照。当該絶縁層は、酸化シリコンや窒化シリコン、窒化酸化シリコンなどを用いて形成される。絶縁層の除去方法としては、CMPChemicalMechanicalPolishingなどの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。なお、半導体領域104の形成後、または、素子分離絶縁層106の形成後には、上記保護層102を除去する。次に、半導体領域104上に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。絶縁層は後のゲート絶縁層となるものであり、CVD法やスパッタリング法等を用いて得られる酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等を含む膜の単層構造または積層構造とすると良い。他に、高密度プラズマ処理や熱酸化処理によって、半導体領域104の表面を酸化、窒化することにより、上記絶縁層を形成してもよい。高密度プラズマ処理は、例えば、He、Ar、Kr、Xeなどの希ガスと、酸素、酸化窒素、アンモニア、窒素などとの混合ガスを用いて行うことができる。また、絶縁層の厚さは特に限定されないが、例えば、1nm以上100nm以下とすることができる。導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、導電材料を含む多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、CVD法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、ここでは、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層108、ゲート層110を形成する図28C参照。次に、ゲート層110を覆う絶縁層112を形成する図28C参照。そして、半導体領域104に硼素B、リンP、ヒ素Asなどを添加して、浅い接合深さの一対の不純物領域114a、114bを形成する図28C参照。なお、一対の不純物領域114a、114bの形成により、半導体領域104のゲート絶縁層108下部には、チャネル領域116が形成される図28C参照。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。また、ここでは、絶縁層112を形成した後に一対の不純物領域114a、114bを形成する工程を採用しているが、一対の不純物領域114a、114bを形成した後に絶縁層112を形成する工程としても良い。次に、サイドウォール絶縁層118を形成する図28D参照。サイドウォール絶縁層118は、絶縁層112を覆うように絶縁層を形成した後に、当該絶縁層に異方性の高いエッチング処理を適用することで、自己整合的に形成することができる。また、この際に、絶縁層112を部分的にエッチングして、ゲート層110の上面と、一対の不純物領域114a、114bの上面を露出させると良い。次に、ゲート層110、一対の不純物領域114a、114b、サイドウォール絶縁層118等を覆うように、絶縁層を形成する。そして、一対の不純物領域114a、114bの一部に対して硼素B、リンP、ヒ素Asなどを添加して、一対の高濃度不純物領域120a、120bを形成する図28E参照。その後、上記絶縁層を除去し、ゲート層110、サイドウォール絶縁層118、一対の高濃度不純物領域120a、120b等を覆うように金属層122を形成する図28E参照。金属層122は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層122は、半導体領域104を構成する半導体材料と反応して低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。次に、熱処理を施して、金属層122と半導体材料とを反応させる。これにより、一対の高濃度不純物領域120a、120bに接する一対の金属化合物領域124a、124bが形成される図28F参照。なお、ゲート層110として多結晶シリコンなどを用いる場合には、ゲート層110の金属層122と接触する部分にも、金属化合物領域が形成されることになる。上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理が実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、一対の金属化合物領域124a、124bを形成した後には、金属層122は除去する。次に、上述の工程により形成された各構成を覆うように、層間絶縁層126、層間絶縁層128を形成する図28G参照。層間絶縁層126や層間絶縁層128は、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。また、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、層間絶縁層126や層間絶縁層128の二層構造としているが、層間絶縁層の構成はこれに限定されない。層間絶縁層128の形成後には、その表面を、CMPやエッチング処理などによって平坦化しておくことが望ましい。その後、上記層間絶縁層に、一対の金属化合物領域124a、124bにまで達する開口を形成し、当該開口に、ソース層130a、ドレイン層130bを形成する図28H参照。ソース層130a及びドレイン層130bは、例えば、開口を含む領域にPVD法やCVD法などを用いて導電層を形成した後、エッチング処理やCMPといった方法を用いて、上記導電層の一部を除去することにより形成することができる。なお、ソース層130a及びドレイン層130bを形成する際には、その表面が平坦になるように加工することが望ましい。例えば、開口を含む領域にチタン膜や窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する場合には、その後のCMPによって、不要なタングステン、チタン、窒化チタンなどを除去すると共に、その表面の平坦性を向上させることができる。このように、ソース層130a及びドレイン層130bを含む表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。なお、ここでは、一対の金属化合物領域124a、124bと接触するソース層130a及びドレイン層130bのみを示しているが、この工程において、配線として機能する電極層などをあわせて形成することができる。ソース層130a及びドレイン層130bとして用いることができる材料について特に限定はなく、各種導電材料を用いることができる。例えば、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料を用いることができる。以上により、半導体材料を含む基板100を用いたトランジスタ160が形成される。なお、上記工程の後には、さらに電極や配線、絶縁層などを形成しても良い。配線の構造として、層間絶縁層および導電層の積層構造でなる多層配線構造を採用することにより、高度に集積化した回路を提供することができる。次に、図29および図30を用いて、層間絶縁層128上にトランジスタ164を作製する工程について説明する。なお、図29および図30は、層間絶縁層128上の各種電極層や、トランジスタ164などの作製工程を示すものであるから、トランジスタ164の下部に存在するトランジスタ160等については省略している。まず、層間絶縁層128、ソース層130aおよびドレイン層130b上に絶縁層132を形成する図29A参照。絶縁層132はPVD法やCVD法などを用いて形成することができる。また、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。次に、絶縁層132に対し、ソース層130aおよびドレイン層130bにまで達する開口を形成する。この際、後にゲート層136dが形成される領域にも併せて開口を形成する。そして、上記開口に埋め込むように、導電層134を形成する図29B参照。上記開口はマスクを用いたエッチングなどの方法で形成することができる。当該マスクは、フォトマスクを用いた露光などの方法によって形成することが可能である。エッチングとしてはウェットエッチング、ドライエッチングのいずれを用いても良いが、微細加工の観点からは、ドライエッチングを用いることが好適である。導電層134の形成は、PVD法やCVD法などの成膜法を用いて行うことができる。導電層134の形成に用いることができる材料としては、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料や、これらの合金、化合物例えば窒化物などが挙げられる。より具体的には、例えば、PVD法により開口を含む領域にチタン膜を薄く形成し、CVD法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、PVD法により形成されるチタン膜は、界面の酸化膜を還元し、下部電極層ここでは、ソース層130a、ドレイン層130bなどとの接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。導電層134を形成した後には、エッチング処理やCMPといった方法を用いて導電層134の一部を除去し、絶縁層132を露出させて、電極層136a、電極層136b、ゲート層136dを形成する図29C参照。なお、上記導電層134の一部を除去して電極層136a、電極層136b、ゲート層136dを形成する際には、表面が平坦になるように加工することが望ましい。このように、絶縁層132、電極層136a、電極層136b、ゲート層136dの表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。次に、絶縁層132、電極層136a、電極層136b、ゲート層136dを覆うように、ゲート絶縁層138を形成する図29D参照。ゲート絶縁層138は、CVD法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層138は、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ガリウムなどを含むように形成するのが好適である。なお、ゲート絶縁層138は、単層構造としても良いし、積層構造としても良い。例えば、原料ガスとして、シランSiH4、酸素、窒素を用いたプラズマCVD法により、酸化窒化珪素でなるゲート絶縁層138を形成することができる。ゲート絶縁層138の厚さは特に限定されないが、例えば、10nm以上500nm以下とすることができる。積層構造の場合は、例えば、膜厚50nm以上200nm以下の第1のゲート絶縁層と、第1のゲート絶縁層上の膜厚5nm以上300nm以下の第2のゲート絶縁層の積層とすると好適である。次いで、ゲート絶縁層138上に、酸化物半導体層を形成し、マスクを用いたエッチングなどの方法によって該酸化物半導体層を加工して、島状の酸化物半導体層140を形成する図29E参照。酸化物半導体層としては、四元系金属酸化物であるIn-Sn-Ga-Zn-O系酸化物半導体、三元系金属酸化物であるIn-Ga-Zn-O系酸化物半導体、In-Sn-Zn-O系酸化物半導体、In-Al-Zn-O系酸化物半導体、Sn-Ga-Zn-O系酸化物半導体、Al-Ga-Zn-O系酸化物半導体、Sn-Al-Zn-O系酸化物半導体、二元系金属酸化物であるIn-Zn-O系酸化物半導体、Sn-Zn-O系酸化物半導体、Al-Zn-O系酸化物半導体、Zn-Mg-O系酸化物半導体、Sn-Mg-O系酸化物半導体、In-Mg-O系酸化物半導体、In-Ga-O系酸化物半導体、及びIn-O系酸化物半導体、Sn-O系酸化物半導体、Zn-O系酸化物半導体などを用いることができる。ここでは、酸化物半導体層としてIn-Ga-Zn-O系の金属酸化物ターゲットを用いて、非晶質の酸化物半導体層をスパッタリング法により形成することとする。酸化物半導体層140をスパッタリング法で作製するためのターゲットとしては、例えば、酸化亜鉛などを主成分とする金属酸化物のターゲットを用いることができる。また、In、Ga、およびZnを含む金属酸化物ターゲット組成比として、In2O3:Ga2O3:ZnO=1:1:1[mol比]、In:Ga:Zn=1:1:0.5[atom比]などを用いることもできる。また、In、Ga、およびZnを含む金属酸化物ターゲットとして、In:Ga:Zn=1:1:1[atom比]、またはIn:Ga:Zn=1:1:2[atom比]の組成比を有するターゲットなどを用いても良い。金属酸化物ターゲットの充填率は90以上100以下、好ましくは95以上例えば99.9である。充填率の高い金属酸化物ターゲットを用いることにより、緻密な酸化物半導体層が形成される。また、酸化物半導体としてIn-Sn-Zn-O系の材料を用いる場合、用いるターゲットの組成比は、In:Sn:Znが原子数比で、1:2:2、2:1:3、1:1:1、または20:45:35などとなる酸化物ターゲットを用いる。なお、In-Sn-Zn系酸化物は、ITZOと呼ぶことができる。酸化物半導体層の形成雰囲気は、希ガス代表的にはアルゴン雰囲気、酸素雰囲気、または、希ガス代表的にはアルゴンと酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、数ppm程度望ましくは数ppb程度にまで除去された高純度ガスを用いるのが好適である。酸化物半導体層の形成の際には、減圧状態に保持された処理室内に基板を保持し、基板温度を100°C以上600°C以下好ましくは200°C以上400°C以下とする。基板を加熱しながら酸化物半導体層を形成することにより、酸化物半導体層に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。そして、処理室内の残留水分を除去しつつ水素および水が除去されたスパッタガスを導入し、金属酸化物をターゲットとして酸化物半導体層を形成する。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることができる。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水H2Oなど水素原子を含む化合物より好ましくは炭素原子を含む化合物等が排気されるため、当該成膜室で形成した酸化物半導体層に含まれる不純物の濃度を低減できる。形成条件としては、例えば、基板とターゲットの間との距離が100mm、圧力が0.6Pa、直流DC電力が0.5kW、雰囲気が酸素酸素流量比率100雰囲気、といった条件を適用することができる。なお、パルス直流DC電源を用いると、ごみが軽減でき、膜厚分布も均一となるため、好ましい。酸化物半導体層の厚さは、2nm以上200nm以下、好ましくは5nm以上30nm以下とする。なお、適用する酸化物半導体材料により適切な厚さは異なるから、その厚さは用いる材料に応じて適宜選択すればよい。なお、酸化物半導体層をスパッタリング法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁層138の表面に付着しているゴミを除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところ、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、基板付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いても良い。上記酸化物半導体層のエッチングには、ドライエッチング、ウェットエッチングのいずれを用いても良い。もちろん、両方を組み合わせて用いることもできる。所望の形状にエッチングできるよう、材料に合わせてエッチング条件エッチングガスやエッチング液、エッチング時間、温度等を適宜設定する。ドライエッチングに用いるエッチングガスには、例えば、塩素を含むガス塩素系ガス、例えば塩素Cl2、三塩化硼素BCl3、四塩化珪素SiCl4、四塩化炭素CCl4などなどがある。また、フッ素を含むガスフッ素系ガス、例えば四弗化炭素CF4、六弗化硫黄SF6、三弗化窒素NF3、トリフルオロメタンCHF3など、臭化水素HBr、酸素O2、これらのガスにヘリウムHeやアルゴンArなどの希ガスを添加したガス、などを用いても良い。ドライエッチング法としては、平行平板型RIEReactiveIonEtching法や、ICPInductivelyCoupledPlasma:誘導結合型プラズマエッチング法を用いることができる。所望の形状にエッチングできるように、エッチング条件コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等は適宜設定する。ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ITO07N関東化学社製などのエッチング液を用いてもよい。次いで、酸化物半導体層に第1の熱処理を行うことが望ましい。この第1の熱処理によって酸化物半導体層の脱水化または脱水素化を行うことができる。第1の熱処理の温度は、300°C以上750°C以下、好ましくは400°C以上基板の歪み点未満とする。例えば、抵抗発熱体などを用いた電気炉に基板を導入し、酸化物半導体層140に対して窒素雰囲気下450°Cにおいて1時間の熱処理を行う。この間、酸化物半導体層140は、大気に触れることなく、水や水素の再混入が行われないようにする。なお、熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置であっても良い。例えば、GRTAGasRapidThermalAnneal装置、LRTALampRapidThermalAnneal装置等のRTARapidThermalAnneal装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光電磁波の輻射により、被処理物を加熱する装置である。GRTA装置は、高温のガスを用いて熱処理を行う装置である。気体としては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。例えば、第1の熱処理として、650°C~700°Cの高温に加熱した不活性ガス中に基板を投入し、数分間加熱した後、当該不活性ガス中から基板を取り出すGRTA処理を行ってもよい。GRTA処理を用いると短時間での高温熱処理が可能となる。また、短時間の熱処理であるため、基板の歪み点を超える温度条件であっても適用が可能となる。なお、第1の熱処理は、窒素、または希ガスヘリウム、ネオン、アルゴン等を主成分とする雰囲気であって、水、水素などが含まれない雰囲気で行うことが望ましい。例えば、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、6N99.9999以上、好ましくは7N99.99999以上すなわち、不純物濃度が1ppm以下、好ましくは0.1ppm以下とする。第1の熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層が結晶化し、微結晶または多結晶となる場合もある。例えば、結晶化率が90以上、または80以上の微結晶の酸化物半導体層となる場合もある。また、第1の熱処理の条件、または酸化物半導体層の材料によっては、結晶成分を含まない非晶質の酸化物半導体層となる場合もある。また、非晶質の酸化物半導体例えば、酸化物半導体層の表面に微結晶粒径1nm以上20nm以下代表的には2nm以上4nm以下が混在する酸化物半導体層となる場合もある。また、非晶質中に微結晶を配列させることで、酸化物半導体層の電気的特性を変化させることも可能である。例えば、In-Ga-Zn-O系の金属酸化物ターゲットを用いて酸化物半導体層を形成する場合には、電気的異方性を有するIn2Ga2ZnO7の結晶粒が配向した微結晶部を形成することで、酸化物半導体層の電気的特性を変化させることができる。より具体的には、例えば、In2Ga2ZnO7のc軸が酸化物半導体層の表面に垂直な方向をとるように配向させることで、酸化物半導体層の表面に平行な方向の導電性を向上させ、酸化物半導体層の表面に垂直な方向の絶縁性を向上させることができる。また、このような微結晶部は、酸化物半導体層中への水や水素などの不純物の侵入を抑制する機能を有する。なお、上述の微結晶部を有する酸化物半導体層は、GRTA処理による酸化物半導体層の表面加熱によって形成することができる。また、Znの含有量がInまたはGaの含有量より小さいスパッタターゲットを用いることで、より好適に形成することが可能である。酸化物半導体層140に対する第1の熱処理は、島状の酸化物半導体層140に加工する前の酸化物半導体層に行うこともできる。その場合には、第1の熱処理後に、加熱装置から基板を取り出し、フォトリソグラフィ工程を行うことになる。なお、上記熱処理は、酸化物半導体層140に対する脱水化、脱水素化の効果があるから、脱水化処理、脱水素化処理などと呼ぶこともできる。このような脱水化処理、脱水素化処理は、酸化物半導体層の形成後、酸化物半導体層140上にソース層及びドレイン層を積層させた後、又はソース層及びドレイン層上に保護絶縁層を形成した後、などのタイミングにおいて行うことが可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。次に、酸化物半導体層140に接するように、ソース層142a及びドレイン層142bを形成する図29F参照。ソース層142a及びドレイン層142bは、酸化物半導体層140を覆うように導電層を形成した後、当該導電層を選択的にエッチングすることにより形成することができる。当該導電層は、スパッタリング法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、トリウムのいずれか一または複数から選択された材料を用いてもよい。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素を単数、または複数組み合わせた材料を用いてもよい。導電層は、単層構造であっても良いし、2層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された2層構造、チタン膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。なお、導電層のエッチングの際には、酸化物半導体層140が除去されないように、それぞれの材料およびエッチング条件を適宜調節する。なお、材料およびエッチング条件によっては、当該工程において、酸化物半導体層140の一部がエッチングされ、溝部凹部を有する酸化物半導体層となることもある。また、酸化物半導体層140とソース層142aの間、又は酸化物半導体層140とドレイン層142bの間に、酸化物導電層を形成してもよい。酸化物導電層と、ソース層142a及びドレイン層142bを形成するための金属層とは、連続して形成すること連続成膜が可能である。酸化物導電層は、ソース領域またはドレイン領域として機能しうる。このような酸化物導電層を設けることで、ソース領域またはドレイン領域の低抵抗化を図ることができるため、トランジスタの高速動作が実現される。また、上記マスクの使用数や工程数を削減するため、透過した光が複数の強度となる露光マスクである多階調マスクによってレジストマスクを形成し、これを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは、複数の厚みを有する形状階段状となり、アッシングによりさらに形状を変形させることができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。つまり、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって、露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が図れる。なお、上述の工程の後には、N2O、N2、またはArなどのガスを用いたプラズマ処理を行うのが好ましい。当該プラズマ処理によって、露出している酸化物半導体層の表面に付着した水などが除去される。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。次に、大気に触れさせることなく、酸化物半導体層140の一部に接する保護絶縁層144を形成する図29G参照。保護絶縁層144は、スパッタリング法など、保護絶縁層144に水、水素等の不純物を混入させない方法を適宜用いて形成することができる。また、その厚さは、少なくとも1nm以上とする。保護絶縁層144に用いることができる材料としては、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素などがある。また、その構造は、単層構造としても良いし、積層構造としても良い。保護絶縁層144を形成する際の基板温度は、室温以上300°C以下とするのが好ましく、雰囲気は、希ガス代表的にはアルゴン雰囲気、酸素雰囲気、または希ガス代表的にはアルゴンと酸素の混合雰囲気とするのが好適である。保護絶縁層144に水素が含まれると、その水素の酸化物半導体層140への侵入や、水素による酸化物半導体層140中の酸素の引き抜き、などが生じ、酸化物半導体層140のバックチャネル側が低抵抗化してしまい、寄生チャネルが形成されるおそれがある。よって、保護絶縁層144はできるだけ水素を含まないように、形成方法においては水素を用いないことが重要である。また、処理室内の残留水分を除去しつつ保護絶縁層144を形成することが好ましい。これは、酸化物半導体層140および保護絶縁層144に水素、水酸基または水分が含まれないようにするためである。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水H2Oなど水素原子を含む化合物等が除去されているため、当該成膜室で形成した保護絶縁層144に含まれる不純物の濃度を低減できる。保護絶縁層144を形成する際に用いるスパッタガスとしては、水素、水、水酸基または水素化物などの不純物が、数ppm程度望ましくは、数ppb程度にまで除去された高純度ガスを用いることが好ましい。次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第2の熱処理好ましくは200°C以上400°C以下、例えば250°C以上350°C以下を行うのが望ましい。例えば、窒素雰囲気下で250°C、1時間の第2の熱処理を行う。第2の熱処理を行うと、トランジスタの電気的特性のばらつきを軽減することができる。また、大気中、100°C以上200°C以下、1時間以上30時間以下の熱処理を行ってもよい。この熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、100°C以上200°C以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。また、この熱処理を、保護絶縁層の形成前に、減圧下で行ってもよい。減圧下で熱処理を行うと、加熱時間を短縮することができる。なお、当該熱処理は、上記第2の熱処理に代えて行っても良いし、第2の熱処理の前後などに行っても良い。次に、保護絶縁層144上に、層間絶縁層146を形成する図30A参照。層間絶縁層146はPVD法やCVD法などを用いて形成することができる。また、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。層間絶縁層146の形成後には、その表面を、CMPやエッチングなどの方法によって平坦化しておくことが望ましい。次に、層間絶縁層146、保護絶縁層144、およびゲート絶縁層138に対し、電極層136a、電極層136b、ソース層142a、ドレイン層142bにまで達する開口を形成し、当該開口に埋め込むように導電層148を形成する図30B参照。上記開口はマスクを用いたエッチングなどの方法で形成することができる。当該マスクは、フォトマスクを用いた露光などの方法によって形成することが可能である。エッチングとしてはウェットエッチング、ドライエッチングのいずれを用いても良いが、微細加工の観点からは、ドライエッチングを用いることが好適である。導電層148の形成は、PVD法やCVD法などの成膜法を用いて行うことができる。導電層148の形成に用いることができる材料としては、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料や、これらの合金、化合物例えば窒化物などが挙げられる。具体的には、例えば、開口を含む領域にPVD法によりチタン膜を薄く形成し、CVD法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、PVD法により形成されるチタン膜は、界面の酸化膜を還元し、下部電極ここでは、電極層136a、電極層136b、ソース層142a、ドレイン層142bとの接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。導電層148を形成した後には、エッチングやCMPといった方法を用いて導電層148の一部を除去し、層間絶縁層146を露出させて、電極層150a、電極層150b、電極層150d、電極層150eを形成する図30C参照。なお、上記導電層148の一部を除去して電極層150a、電極層150b、電極層150d、電極層150eを形成する際には、表面が平坦になるように加工することが望ましい。このように、層間絶縁層146、電極層150a、電極層150b、電極層150d、電極層150eの表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。さらに、絶縁層152を形成し、絶縁層152に、電極層150a、電極層150b、電極層150d、電極層150eにまで達する開口を形成し、当該開口に埋め込むように導電層を形成した後、エッチングやCMPなどの方法を用いて導電層の一部を除去し、絶縁層152を露出させて、電極層154a、電極層154b、電極層154dを形成する図30D参照。当該工程は、電極層150a等を形成する場合と同様であるから、詳細は省略する。<トランジスタの変形例>図31乃至図36は、トランジスタ164の変形例を示す図である。図31には、酸化物半導体層140の下にゲート層136dを有し、ソース層142a及びドレイン層142bが、酸化物半導体層140の下側表面において接する構成のトランジスタ164を示す。図31に示す構成と図27に示す構成の大きな相違点として、ソース層142a及びドレイン層142bと、酸化物半導体層140との接続の位置が挙げられる。つまり、図27に示す構成では、酸化物半導体層140の上側表面において、ソース層142a及びドレイン層142bと接するのに対して、図31に示す構成では、酸化物半導体層140の下側表面において、ソース層142a及びドレイン層142bと接する。そして、この接触の相違に起因して、その他の電極層、絶縁層などの配置が異なるものとなっている。なお、各構成要素の詳細は、図27と同様である。具体的には、図31に示すトランジスタ164は、層間絶縁層128上に設けられたゲート層136dと、ゲート層136d上に設けられたゲート絶縁層138と、ゲート絶縁層138上に設けられた、ソース層142a及びドレイン層142bと、ソース層142a及びドレイン層142bの上側表面に接する酸化物半導体層140と、を有する。また、トランジスタ164の上には、酸化物半導体層140を覆うように、保護絶縁層144が設けられている。図32には、酸化物半導体層140の上にゲート層136dを有するトランジスタ164を示す。ここで、図32Aは、ソース層142a及びドレイン層142bが、酸化物半導体層140の下側表面において酸化物半導体層140と接する構成の例を示す図であり、図32Bは、ソース層142a及びドレイン層142bが、酸化物半導体層140の上側表面において酸化物半導体層140と接する構成の例を示す図である。図27又は図31に示す構成と図32に示す構成の大きな相違点は、酸化物半導体層140の上にゲート層136dを有する点である。また、図32Aに示す構成と図32Bに示す構成の大きな相違点は、ソース層142a及びドレイン層142bが、酸化物半導体層140の下側表面または上側表面のいずれにおいて接するか、という点である。そして、これらの相違に起因して、その他の電極層、絶縁層などの配置が異なるものとなっている。なお、各構成要素の詳細は、図27などと同様である。具体的には、図32Aに示すトランジスタ164は、層間絶縁層128上に設けられたソース層142a及びドレイン層142bと、ソース層142a及びドレイン層142bの上側表面に接する酸化物半導体層140と、酸化物半導体層140上に設けられたゲート絶縁層138と、ゲート絶縁層138上の酸化物半導体層140と重畳する領域のゲート層136dと、を有する。また、図32Bに示すトランジスタ164は、層間絶縁層128上に設けられた酸化物半導体層140と、酸化物半導体層140の上側表面に接するように設けられたソース層142a及びドレイン層142bと、酸化物半導体層140、ソース層142a、及びドレイン層142b上に設けられたゲート絶縁層138と、ゲート絶縁層138上の酸化物半導体層140と重畳する領域に設けられたゲート層136dと、を有する。なお、図32に示す構成では、図27に示す構成などと比較して、構成要素が省略される場合がある例えば、電極層150aや、電極層154aなど。この場合、作製工程の簡略化という副次的な効果も得られる。もちろん、図27などに示す構成においても、必須ではない構成要素を省略できることはいうまでもない。図33には、素子のサイズが比較的大きい場合であって、酸化物半導体層140の下にゲート層136dを有する構成のトランジスタ164を示す。この場合、表面の平坦性やカバレッジに対する要求は比較的緩やかなものであるから、配線や電極などを絶縁層中に埋め込むように形成する必要はない。例えば、導電層の形成後にパターニングを行うことで、ゲート層136dなどを形成することが可能である。図33Aに示す構成と図33Bに示す構成の大きな相違点は、ソース層142a及びドレイン層142bが、酸化物半導体層140の下側表面または上側表面のいずれにおいて接するか、という点である。そして、これらの相違に起因して、その他の電極層、絶縁層などの配置が異なるものとなっている。なお、各構成要素の詳細は、図27などと同様である。具体的には、図33Aに示すトランジスタ164は、層間絶縁層128上に設けられたゲート層136dと、ゲート層136d上に設けられたゲート絶縁層138と、ゲート絶縁層138上に設けられた、ソース層142a及びドレイン層142bと、ソース層142a及びドレイン層142bの上側表面に接する酸化物半導体層140と、を有する。また、図33Bに示すトランジスタ164は、層間絶縁層128上に設けられたゲート層136dと、ゲート層136d上に設けられたゲート絶縁層138と、ゲート絶縁層138上のゲート層136dと重畳する領域に設けられた酸化物半導体層140と、酸化物半導体層140の上側表面に接するように設けられたソース層142a及びドレイン層142bと、を有する。なお、図33に示す構成においても、図27に示す構成などと比較して、構成要素が省略される場合がある。この場合も、作製工程の簡略化という効果が得られる。図34には、素子のサイズが比較的大きい場合であって、酸化物半導体層140の上にゲート層136dを有する構成のトランジスタ164を示す。この場合にも、表面の平坦性やカバレッジに対する要求は比較的緩やかなものであるから、配線や電極などを絶縁層中に埋め込むように形成する必要はない。例えば、導電層の形成後にパターニングを行うことで、ゲート層136dなどを形成することが可能である。図34Aに示す構成と図34Bに示す構成の大きな相違点は、ソース層142a及びドレイン層142bが、酸化物半導体層140の下側表面または上側表面のいずれにおいて接するか、という点である。そして、これらの相違に起因して、その他の電極層、絶縁層などの配置が異なるものとなっている。なお、各構成要素の詳細は、図27などと同様である。具体的には、図34Aに示すトランジスタ164は、層間絶縁層128上に設けられたソース層142a及びドレイン層142bと、ソース層142a及びドレイン層142bの上側表面に接する酸化物半導体層140と、ソース層142a、ドレイン層142b、及び酸化物半導体層140上に設けられたゲート絶縁層138と、ゲート絶縁層138上の酸化物半導体層140と重畳する領域に設けられたゲート層136dと、を有する。また、図34Bに示すトランジスタ164は、層間絶縁層128上に設けられた酸化物半導体層140と、酸化物半導体層140の上側表面に接するように設けられたソース層142a及びドレイン層142bと、ソース層142a、ドレイン層142b、及び酸化物半導体層140上に設けられたゲート絶縁層138と、ゲート絶縁層138上に設けられたゲート層136dと、を有する。なお、ゲート層136dは、ゲート絶縁層138を介して、酸化物半導体層140と重畳する領域に設けられる。なお、図34に示す構成においても、図27に示す構成などと比較して、構成要素が省略される場合がある。この場合も、作製工程の簡略化という効果が得られる。また、図27に示すトランジスタ164の酸化物半導体層140と、ソース層142a、ドレイン層142bとの間に、ソース領域及びドレイン領域として機能する酸化物導電層をバッファ層として設けてもよい。図35、36は、図27のトランジスタ164に酸化物導電層を設けたトランジスタを示す図である。図35、36のトランジスタ164は、酸化物半導体層140と、ソース層142a、ドレイン層142bとの間に、ソース領域及びドレイン領域として機能する酸化物導電層162a、162bが形成されている。図35、36のトランジスタ164の違いは、作製工程により酸化物導電層162a、162bの形状が異なる点である。図35のトランジスタ164では、酸化物半導体層と酸化物導電層の積層を形成し、酸化物半導体層と酸化物導電層との積層を同じフォトリソグラフィ工程によって形状を加工して島状の酸化物半導体層140と酸化物導電層を形成する。酸化物半導体層及び酸化物導電層上にソース層142a、ドレイン層142bを形成した後、ソース層142a、ドレイン層142bをマスクとして、島状の酸化物導電層をエッチングし、ソース領域およびドレイン領域となる酸化物導電層162a、162bを形成する。図36のトランジスタ164では、酸化物半導体層140上に酸化物導電層を形成し、その上に金属導電層を形成し、酸化物導電層および金属導電層を同じフォトリソグラフィ工程によって加工して、ソース領域およびドレイン領域となる酸化物導電層162a、162b、ソース層142a、ドレイン層142bを形成する。なお、酸化物導電層の形状を加工するためのエッチング処理の際、酸化物半導体層が過剰にエッチングされないように、エッチング条件エッチング材の種類、濃度、エッチング時間等を適宜調整する。酸化物導電層162a、162bの成膜方法は、スパッタリング法や真空蒸着法電子ビーム蒸着法などや、アーク放電イオンプレーティング法や、スプレー法を用いる。酸化物導電層の材料としては、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウム、インジウム錫酸化物などを適用することができる。また、上記材料に酸化珪素を含ませてもよい。ソース領域及びドレイン領域として、酸化物導電層を酸化物半導体層140とソース層142a、ドレイン層142bとの間に設けることで、ソース領域及びドレイン領域の低抵抗化を図ることができ、トランジスタ164が高速動作をすることができる。また、このような構成とすることによって、トランジスタ164の耐圧を向上させることができる。なお、図35、36では、図27に示したトランジスタ164の酸化物半導体層140と、ソース層142a及びドレイン層142bとの間に酸化物導電層を設ける構成について示したが、図31、32、33、34に示したトランジスタ164の酸化物半導体層140と、ソース層142a及びドレイン層142bとの間に酸化物導電層を設ける構成とすることも可能である。なお、ここでは、トランジスタ160上にトランジスタ164を積層して形成する例について説明したが、トランジスタ160及びトランジスタ164の構成はこれに限られるものではない。例えば、同一平面上にトランジスタ160及びトランジスタ164を形成することができる。さらに、トランジスタ160と、トランジスタ164とを重畳して設けても良い。<酸化物半導体層の作製工程の変形例>上述したトランジスタの作製工程と異なる酸化物半導体層の作製工程について図37を用いて説明する。当該酸化物半導体層は、第1の結晶性酸化物半導体層上に第1の結晶性酸化物半導体層よりも厚い第2の結晶性酸化物半導体層を有する。絶縁層400上に絶縁層437を形成する。ここでは、絶縁層437として、PECVD法またはスパッタリング法を用いて、50nm以上600nm以下の膜厚の酸化物絶縁層を形成する。例えば、当該酸化物絶縁層として、酸化シリコン層、酸化ガリウム層、酸化アルミニウム層、酸化窒化シリコン層、酸化窒化アルミニウム層、若しくは窒化酸化シリコン層から選ばれた一層またはこれらの積層を用いることができる。次に、絶縁層437上に膜厚1nm以上10nm以下の第1の酸化物半導体層を形成する。第1の酸化物半導体層の形成は、スパッタリング法を用い、そのスパッタリング法による成膜時における基板温度は200°C以上400°C以下とする。ここでは、金属酸化物ターゲットIn-Ga-Zn-O系金属酸化物ターゲットIn2O3:Ga2O3:ZnO=1:1:2[mol数比]を用いて、基板とターゲットの間との距離を170mm、基板温度250°C、圧力0.4Pa、直流DC電源0.5kW、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚5nmの第1の酸化物半導体層を成膜する。次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第1の加熱処理を行う。第1の加熱処理の温度は、400°C以上750°C以下とする。第1の加熱処理によって第1の結晶性酸化物半導体層450aを形成する図37A参照。成膜時における基板温度や第1の加熱処理の温度にもよるが、成膜や第1の加熱処理によって、膜表面から結晶化が起こり、膜の表面から内部に向かって結晶成長し、c軸配向した結晶が得られる。第1の加熱処理によって、亜鉛と酸素が膜表面に多く集まり、上平面が六角形をなす亜鉛と酸素からなるグラフェンタイプの二次元結晶が最表面に1層または複数層形成され、これが膜厚方向に重なり積層となる。加熱処理の温度を上げると表面から内部、そして内部から底部と結晶成長が進行する。第1の加熱処理によって、酸化物絶縁層である絶縁層437中の酸素を第1の結晶性酸化物半導体層450aとの界面またはその近傍界面からプラスマイナス5nmに拡散させて、第1の結晶性酸化物半導体層の酸素欠損を低減する。従って、下地絶縁層として用いられる絶縁層437は、膜中バルク中、第1の結晶性酸化物半導体層450aと絶縁層437の界面、のいずれかには少なくとも化学量論比を超える量の酸素が存在することが好ましい。次いで、第1の結晶性酸化物半導体層450a上に10nmよりも厚い第2の酸化物半導体層を形成する。第2の酸化物半導体層の形成は、スパッタリング法を用い、その成膜時における基板温度は200°C以上400°C以下とする。成膜時における基板温度を200°C以上400°C以下とすることにより、第1の結晶性酸化物半導体層の表面上に接して成膜する第2の酸化物半導体層にプリカーサの整列が起き、所謂、秩序性を持たせることができる。ここでは、金属酸化物ターゲットIn-Ga-Zn-O系金属酸化物ターゲットIn2O3:Ga2O3:ZnO=1:1:2[mol数比]を用いて、基板とターゲットの間との距離を170mm、基板温度400°C、圧力0.4Pa、直流DC電源0.5kW、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚25nmの第2の酸化物半導体層を成膜する。次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第2の加熱処理を行う。第2の加熱処理の温度は、400°C以上750°C以下とする。第2の加熱処理によって第2の結晶性酸化物半導体層450bを形成する図37B参照。第2の加熱処理は、窒素雰囲気下、酸素雰囲気下、または窒素と酸素の混合雰囲気下で行うことにより、第2の結晶性酸化物半導体層の高密度化及び欠陥数の減少を図る。第2の加熱処理によって、第1の結晶性酸化物半導体層450aを核として膜厚方向、即ち底部から内部に結晶成長が進行して第2の結晶性酸化物半導体層450bが形成される。また、絶縁層437の形成から第2の加熱処理までの工程を大気に触れることなく連続的に行うことが好ましい。絶縁層437の形成から第2の加熱処理までの工程は、水素及び水分をほとんど含まない雰囲気不活性雰囲気、減圧雰囲気、乾燥空気雰囲気など下に行うことが好ましく、例えば、水分については露点-40°C以下、好ましくは露点-50°C以下の乾燥窒素雰囲気とする。次いで、第1の結晶性酸化物半導体層450aと第2の結晶性酸化物半導体層450bからなる酸化物半導体積層を加工して島状の酸化物半導体積層からなる酸化物半導体層453を形成する図37C参照。図では、第1の結晶性酸化物半導体層450aと第2の結晶性酸化物半導体層450bの界面を点線で示し、酸化物半導体積層と説明しているが、明確な界面が存在しているのではなく、あくまで分かりやすく説明するために図示している。酸化物半導体積層の加工は、所望の形状のマスクを酸化物半導体積層上に形成した後、当該酸化物半導体積層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。なお、酸化物半導体積層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。なお、第1及び第2の結晶性酸化物半導体層は、少なくともインジウムInあるいは亜鉛Znを含むことが好ましい。特にInとZnを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウムGaを有することが好ましい。また、スタビライザーとしてスズSnを有することが好ましい。また、スタビライザーとしてハフニウムHfを有することが好ましい。また、スタビライザーとしてアルミニウムAlを有することが好ましい。また、他のスタビライザーとして、ランタノイドである、ランタンLa、セリウムCe、プラセオジムPr、ネオジムNd、サマリウムSm、ユウロピウムEu、ガドリニウムGd、テルビウムTb、ジスプロシウムDy、ホルミウムHo、エルビウムEr、ツリウムTm、イッテルビウムYb、ルテチウムLuのいずれか一種あるいは複数種を有してもよい。例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるIn-Zn系酸化物、Sn-Zn系酸化物、Al-Zn系酸化物、Zn-Mg系酸化物、Sn-Mg系酸化物、In-Mg系酸化物、In-Ga系酸化物、三元系金属の酸化物であるIn-Ga-Zn系酸化物IGZOとも表記する、In-Al-Zn系酸化物、In-Sn-Zn系酸化物、Sn-Ga-Zn系酸化物、Al-Ga-Zn系酸化物、Sn-Al-Zn系酸化物、In-Hf-Zn系酸化物、In-La-Zn系酸化物、In-Ce-Zn系酸化物、In-Pr-Zn系酸化物、In-Nd-Zn系酸化物、In-Sm-Zn系酸化物、In-Eu-Zn系酸化物、In-Gd-Zn系酸化物、In-Tb-Zn系酸化物、In-Dy-Zn系酸化物、In-Ho-Zn系酸化物、In-Er-Zn系酸化物、In-Tm-Zn系酸化物、In-Yb-Zn系酸化物、In-Lu-Zn系酸化物、四元系金属の酸化物であるIn-Sn-Ga-Zn系酸化物、In-Hf-Ga-Zn系酸化物、In-Al-Ga-Zn系酸化物、In-Sn-Al-Zn系酸化物、In-Sn-Hf-Zn系酸化物、In-Hf-Al-Zn系酸化物を用いることができる。なお、ここで、例えば、In-Ga-Zn系酸化物とは、InとGaとZnを主成分として有する酸化物という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素が入っていてもよい。In-Zn系金属酸化物を用いる場合、例えば、In:Zn=50:1乃至In:Zn=1:2モル数比に換算するとIn2O3:ZnO=25:1乃至In2O3:ZnO=1:4、好ましくはIn:Zn=20:1乃至In:Zn=1:1モル数比に換算するとIn2O3:ZnO=10:1乃至In2O3:ZnO=1:2、さらに好ましくはIn:Zn=15:1乃至In:Zn=1.5:1モル数比に換算するとIn2O3:ZnO=15:2乃至In2O3:ZnO=3:4の組成比である酸化物ターゲットを用いてIn-Zn系金属酸化物の半導体層を形成することができる。例えば、In-Zn系酸化物半導体の形成に用いるターゲットは、原子数比がIn:Zn:O=P:U:Rのとき、R>1.5PUとする。Inの量を多くすることにより、トランジスタの移動度を向上させることができる。また、酸化物半導体としては、InMO3ZnOmmは0より大きい数で表記される材料を用いることもできる。InMO3ZnOmのMは、Ga、Al、Mn、及びCoから選ばれた一つ又は複数の金属元素を示す。例えば、In:Ga:Zn=1:1:1=1/3:1/3:1/3あるいはIn:Ga:Zn=2:2:1=2/5:2/5:1/5の原子数比のIn-Ga-Zn系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1:1:1=1/3:1/3:1/3、In:Sn:Zn=2:1:3=1/3:1/6:1/2あるいはIn:Sn:Zn=2:1:5=1/4:1/8:5/8の原子数比のIn-Sn-Zn系酸化物やその組成の近傍の酸化物を用いるとよい。しかし、これらに限られず、必要とする半導体特性移動度、しきい値、ばらつき等に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。例えば、In-Sn-Zn系酸化物では比較的容易に高い移動度が得られる。しかしながら、In-Ga-Zn系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。なお、例えば、In、Ga、Znの原子数比がIn:Ga:Zn=a:b:cabc=1である酸化物の組成が、原子数比がIn:Ga:Zn=A:B:CABC=1の酸化物の組成の近傍であるとは、a、b、cが、a―A2b―B2c―C2≦r2を満たすことを言い、rは、例えば、0.05とすればよい。他の酸化物でも同様である。酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さRaが1nm以下、好ましくは0.3nm以下、より好ましくは0.1nm以下の表面上に形成するとよい。なお、Raは、JISB0601で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、基準面から指定面までの偏差の絶対値を平均した値と表現でき、以下の式にて定義される。なお、上記において、S0は、測定面座標x1,y1x1,y2x2,y1x2,y2で表される4点によって囲まれる長方形の領域の面積を指し、Z0は測定面の平均高さを指す。Raは原子間力顕微鏡AFM:AtomicForceMicroscopeにて評価可能である。また、上記作製方法により、得られる第1の結晶性酸化物半導体層及び第2の結晶性酸化物半導体層は、c軸配向を有している。ただし、第1の結晶性酸化物半導体層及び第2の結晶性酸化物半導体層は、単結晶構造ではなく、非晶質構造でもない構造であり、c軸配向を有した結晶CAxisAlignedCrystal;CAACとも呼ぶを含む酸化物を有する。なお、第1の結晶性酸化物半導体層及び第2の結晶性酸化物半導体層は、一部に結晶粒界を有している。CAACを含む酸化物とは、広義に、非単結晶であって、そのab面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつc軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物をいう。CAACは単結晶ではないが、非晶質のみから形成されているものでもない。また、CAACは結晶化した部分結晶部分を含むが、1つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。CAACに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、CAACを構成する個々の結晶部分のc軸は一定の方向例えば、CAACを支持する基板面、CAACの表面などに垂直な方向に揃っていてもよい。または、CAACを構成する個々の結晶部分のab面の法線は一定の方向例えば、CAACを支持する基板面、CAACの表面などに垂直な方向を向いていてもよい。CAACは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。このようなCAACの例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子または窒素原子の層状配列が認められる結晶を挙げることもできる。次に、CAACに含まれる結晶構造の一例について図39乃至図41を用いて詳細に説明する。なお、特に断りがない限り、図39乃至図41は上方向をc軸方向とし、c軸方向と直交する面をab面とする。なお、単に上半分、下半分という場合、ab面を境にした場合の上半分、下半分をいう。また、図39において、丸で囲まれたOは4配位のOを示し、二重丸で囲まれたOは3配位のOを示す。図39Aに、1個の6配位のInと、Inに近接の6個の4配位の酸素原子以下4配位のOと、を有する構造を示す。ここでは、金属原子が1個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図39Aの構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図39Aの上半分および下半分にはそれぞれ3個ずつ4配位のOがある。図39Aに示す小グループは電荷が0である。図39Bに、1個の5配位のGaと、Gaに近接の3個の3配位の酸素原子以下3配位のOと、Gaに近接の2個の4配位のOと、を有する構造を示す。3配位のOは、いずれもab面に存在する。図39Bの上半分および下半分にはそれぞれ1個ずつ4配位のOがある。また、Inも5配位をとるため、図39Bに示す構造をとりうる。図39Bに示す小グループは電荷が0である。図39Cに、1個の4配位のZnと、Znに近接の4個の4配位のOと、を有する構造を示す。図39Cの上半分には1個の4配位のOがあり、下半分には3個の4配位のOがある。または、図39Cの上半分に3個の4配位のOがあり、下半分に1個の4配位のOがあってもよい。図39Cに示す小グループは電荷が0である。図39Dに、1個の6配位のSnと、Snに近接の6個の4配位のOと、を有する構造を示す。図39Dの上半分には3個の4配位のOがあり、下半分には3個の4配位のOがある。図39Dに示す小グループは電荷が1となる。図39Eに、2個のZnを含む小グループを示す。図39Eの上半分には1個の4配位のOがあり、下半分には1個の4配位のOがある。図39Eに示す小グループは電荷が-1となる。ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループユニットセルともいう。と呼ぶ。ここで、これらの小グループ同士が結合する規則について説明する。図39Aに示す6配位のInの上半分の3個のOは下方向にそれぞれ3個の近接Inを有し、下半分の3個のOは上方向にそれぞれ3個の近接Inを有する。5配位のGaの上半分の1個のOは下方向に1個の近接Gaを有し、下半分の1個のOは上方向に1個の近接Gaを有する。4配位のZnの上半分の1個のOは下方向に1個の近接Znを有し、下半分の3個のOは上方向にそれぞれ3個の近接Znを有する。この様に、金属原子の上方向にて近接する4配位のOの数と、そのOの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向に近接する4配位のOの数と、そのOの上方向にある近接金属原子の数は等しい。小グループ同士の結合に寄与するOは4配位なので、Oの下方向にある近接金属原子の数と、Oの上方向にある近接金属原子の数の和は4になる。従って、金属原子の上方向にある4配位のOの数と、別の金属原子の下方向にある4配位のOの数との和が4個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、6配位の金属原子InまたはSnが下半分の4配位のOを介して結合する場合、4配位のOが3個であるため、5配位の金属原子GaまたはInまたは4配位の金属原子Znのいずれかと結合することになる。これらの配位数を有する金属原子は、c軸方向において、4配位のOを介して結合する。また、このほかにも、層構造の合計の電荷が0となるように複数の小グループが結合して中グループを構成する。図40Aに、In-Sn-Zn-O系の層構造を構成する中グループのモデル図を示す。図40Bに、3つの中グループで構成される大グループを示す。なお、図40Cは、図40Bの層構造をc軸方向から観察した場合の原子配列を示す。図40Aにおいては、簡単のため、3配位のOは省略し、4配位のOは個数のみ示し、例えば、Snの上半分および下半分にはそれぞれ3個ずつ4配位のOがあることを丸枠の3として示している。同様に、図40Aにおいて、Inの上半分および下半分にはそれぞれ1個ずつ4配位のOがあり、丸枠の1として示している。また、同様に、図40Aにおいて、下半分には1個の4配位のOがあり、上半分には3個の4配位のOがあるZnと、上半分には1個の4配位のOがあり、下半分には3個の4配位のOがあるZnとを示している。図40Aにおいて、In-Sn-Zn-O系の層構造を構成する中グループは、上から順に4配位のOが3個ずつ上半分および下半分にあるSnが、4配位のOが1個ずつ上半分および下半分にあるInと結合し、そのInが、上半分に3個の4配位のOがあるZnと結合し、そのZnの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分および下半分にあるInと結合し、そのInが、上半分に1個の4配位のOがあるZn2個からなる小グループと結合し、この小グループの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分および下半分にあるSnと結合している構成である。この中グループが複数結合して大グループを構成する。ここで、3配位のOおよび4配位のOの場合、結合1本当たりの電荷はそれぞれ-0.667、-0.5と考えることができる。例えば、In6配位または5配位、Zn4配位、Sn5配位または6配位の電荷は、それぞれ3、2、4である。従って、Snを含む小グループは電荷が1となる。そのため、Snを含む層構造を形成するためには、電荷1を打ち消す電荷-1が必要となる。電荷-1をとる構造として、図39Eに示すように、2個のZnを含む小グループが挙げられる。例えば、Snを含む小グループが1個に対し、2個のZnを含む小グループが1個あれば、電荷が打ち消されるため、層構造の合計の電荷を0とすることができる。具体的には、図40Bに示した大グループが繰り返されることで、In-Sn-Zn-O系の結晶In2SnZn3O8を得ることができる。なお、得られるIn-Sn-Zn-O系の層構造は、In2SnZn2O7ZnOmmは0または自然数。とする組成式で表すことができる。また、このほかにも、四元系金属の酸化物であるIn-Sn-Ga-Zn系酸化物や、三元系金属の酸化物であるIn-Ga-Zn系酸化物IGZOとも表記する。、In-Al-Zn系酸化物、Sn-Ga-Zn系酸化物、Al-Ga-Zn系酸化物、Sn-Al-Zn系酸化物や、In-Hf-Zn系酸化物、In-La-Zn系酸化物、In-Ce-Zn系酸化物、In-Pr-Zn系酸化物、In-Nd-Zn系酸化物、In-Sm-Zn系酸化物、In-Eu-Zn系酸化物、In-Gd-Zn系酸化物、In-Tb-Zn系酸化物、In-Dy-Zn系酸化物、In-Ho-Zn系酸化物、In-Er-Zn系酸化物、In-Tm-Zn系酸化物、In-Yb-Zn系酸化物、In-Lu-Zn系酸化物や、二元系金属の酸化物であるIn-Zn系酸化物、Sn-Zn系酸化物、Al-Zn系酸化物、Zn-Mg系酸化物、Sn-Mg系酸化物、In-Mg系酸化物や、In-Ga系酸化物などを用いた場合も同様である。例えば、図41Aに、In-Ga-Zn系の層構造を構成する中グループのモデル図を示す。図41Aにおいて、In-Ga-Zn系の層構造を構成する中グループは、上から順に4配位のOが3個ずつ上半分および下半分にあるInが、4配位のOが1個上半分にあるZnと結合し、そのZnの下半分の3個の4配位のOを介して、4配位のOが1個ずつ上半分および下半分にあるGaと結合し、そのGaの下半分の1個の4配位のOを介して、4配位のOが3個ずつ上半分および下半分にあるInと結合している構成である。この中グループが複数結合して大グループを構成する。図41Bに3つの中グループで構成される大グループを示す。なお、図41Cは、図41Bの層構造をc軸方向から観察した場合の原子配列を示している。ここで、In6配位または5配位、Zn4配位、Ga5配位の電荷は、それぞれ3、2、3であるため、In、ZnおよびGaのいずれかを含む小グループは、電荷が0となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に0となる。また、In-Ga-Zn-O系の層構造を構成する中グループは、図41Aに示した中グループに限定されず、In、Ga、Znの配列が異なる中グループを組み合わせた大グループも取りうる。また、第1の結晶性酸化物半導体層上に第2の結晶性酸化物半導体層を形成する2層構造に限定されず、第2の結晶性酸化物半導体層の形成後に第3の結晶性酸化物半導体層を形成するための成膜と加熱処理のプロセスを繰り返し行って、3層以上の積層構造としてもよい。酸化物半導体層453のような第1の結晶性酸化物半導体層と第2の結晶性酸化物半導体層の積層をトランジスタに用いることで、安定した電気的特性を有し、且つ、信頼性の高いトランジスタを実現できる。ここで、酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Levinsonモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。半導体本来の移動度をμ0、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁粒界等が存在すると仮定すると、と表現できる。ここで、Eはポテンシャル障壁の高さであり、kがボルツマン定数、Tは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Levinsonモデルでは、と表される。ここで、eは電気素量、Nはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、nは単位面積当たりのチャネルに含まれるキャリア数、Coxは単位面積当たりの容量、Vgはゲート電圧、tはチャネルの厚さである。なお、厚さ30nm以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。線形領域におけるドレイン電流Idは、である。ここで、Lはチャネル長、Wはチャネル幅であり、ここでは、L=W=10μmである。また、Vdはドレイン電圧である。上式の両辺をVgで割り、更に両辺の対数を取ると、となる。数8の右辺はVgの関数である。この式からわかるように、縦軸をlnId/Vg、横軸を1/Vgとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Nが求められる。すなわち、トランジスタのId―Vg特性から、欠陥密度を評価できる。酸化物半導体としては、インジウムIn、スズSn、亜鉛Znの比率が、In:Sn:Zn=1:1:1のものでは欠陥密度Nは1×1012/cm2程度である。このようにして求めた欠陥密度等をもとに数5および数6よりμ0=120cm2/Vsが導出される。欠陥のあるIn-Sn-Zn酸化物で測定される移動度は40cm2/Vs程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ0は120cm2/Vsとなると予想できる。ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁層との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁層界面からxだけ離れた場所における移動度μ1は、で表される。ここで、Dはゲート方向の電界、B、lは定数である。Bおよびlは、実際の測定結果より求めることができ、上記の測定結果からは、B=4.75×107cm/s、l=10nm界面散乱が及ぶ深さである。Dが増加するすなわち、ゲート電圧が高くなると数9の第2項が増加するため、移動度μ1は低下することがわかる。半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ2を計算した結果を図42に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、SentaurusDeviceを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、2.8電子ボルト、4.7電子ボルト、15、15nmとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、5.5電子ボルト、4.6電子ボルト、4.6電子ボルトとした。また、ゲート絶縁層の厚さは100nm、比誘電率は4.1とした。チャネル長およびチャネル幅はともに10μm、ドレイン電圧Vdは0.1Vである。図42で示されるように、ゲート電圧1V強で移動度100cm2/Vs以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすることAtomicLayerFlatnessが望ましい。このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図43乃至図45に示す。なお、計算に用いたトランジスタの断面構造を図46に示す。図46に示すトランジスタは酸化物半導体層にnの導電型を呈する半導体領域703aおよび半導体領域703cを有する。半導体領域703aおよび半導体領域703cの抵抗率は2×10-3Ωcmとする。図46Aに示すトランジスタは、下地絶縁層701と、下地絶縁層701に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物702の上に形成される。トランジスタは半導体領域703a、半導体領域703cと、それらに挟まれ、チャネル形成領域となる真性の半導体領域703bと、ゲート705を有する。ゲート705の幅を33nmとする。ゲート705と半導体領域703bの間には、ゲート絶縁層704を有し、また、ゲート705の両側面には側壁絶縁物706aおよび側壁絶縁物706b、ゲート705の上部には、ゲート705と他の配線との短絡を防止するための絶縁物707を有する。側壁絶縁物の幅は5nmとする。また、半導体領域703aおよび半導体領域703cに接して、ソース708aおよびドレイン708bを有する。なお、このトランジスタにおけるチャネル幅を40nmとする。図46Bに示すトランジスタは、下地絶縁層701と、酸化アルミニウムよりなる埋め込み絶縁物702の上に形成され、半導体領域703a、半導体領域703cと、それらに挟まれた真性の半導体領域703bと、幅33nmのゲート705とゲート絶縁層704と側壁絶縁物706aおよび側壁絶縁物706bと絶縁物707とソース708aおよびドレイン708bを有する点で図46Aに示すトランジスタと同じである。図46Aに示すトランジスタと図46Bに示すトランジスタの相違点は、側壁絶縁物706aおよび側壁絶縁物706bの下の半導体領域の導電型である。図46Aに示すトランジスタでは、側壁絶縁物706aおよび側壁絶縁物706bの下の半導体領域はnの導電型を呈する半導体領域703aおよび半導体領域703cであるが、図46Bに示すトランジスタでは、真性の半導体領域703bである。すなわち、図46Bに示す半導体層において、半導体領域703a半導体領域703cとゲート705がLoffだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Loffをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物706a側壁絶縁物706bの幅と同じである。その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、SentaurusDeviceを使用した。図43は、図46Aに示される構造のトランジスタのドレイン電流Id、実線および移動度μ、点線のゲート電圧Vg、ゲートとソースの電位差依存性を示す。ドレイン電流Idは、ドレイン電圧ドレインとソースの電位差を1Vとし、移動度μはドレイン電圧を0.1Vとして計算したものである。図43Aはゲート絶縁層の厚さを15nmとしたものであり、図43Bは10nmとしたものであり、図43Cは5nmとしたものである。ゲート絶縁層が薄くなるほど、特にオフ状態でのドレイン電流Idオフ電流が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Idオン電流には目立った変化が無い。ゲート電圧1V前後で、ドレイン電流は10μAを超えることが示された。図44は、図46Bに示される構造のトランジスタで、オフセット長Loffを5nmとしたもののドレイン電流Id実線および移動度μ点線のゲート電圧Vg依存性を示す。ドレイン電流Idは、ドレイン電圧を1Vとし、移動度μはドレイン電圧を0.1Vとして計算したものである。図44Aはゲート絶縁層の厚さを15nmとしたものであり、図44Bは10nmとしたものであり、図44Cは5nmとしたものである。また、図45は、図46Bに示される構造のトランジスタで、オフセット長Loffを15nmとしたもののドレイン電流Id実線および移動度μ点線のゲート電圧依存性を示す。ドレイン電流Idは、ドレイン電圧を1Vとし、移動度μはドレイン電圧を0.1Vとして計算したものである。図45Aはゲート絶縁層の厚さを15nmとしたものであり、図45Bは10nmとしたものであり、図45Cは5nmとしたものである。いずれもゲート絶縁層が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。なお、移動度μのピークは、図43では80cm2/Vs程度であるが、図44では60cm2/Vs程度、図45では40cm2/Vs程度と、オフセット長Loffが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流もオフセット長Loffの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧1V前後で、ドレイン電流は10μAを超えることが示された。次に、In、Sn、Znを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体層を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で5atomic以上含まれる元素をいう。In、Sn、Znを主成分とする酸化物半導体層の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリオフ化させることが可能となる。例えば、図49は、In、Sn、Znを主成分とし、チャネル長Lが3μm、チャネル幅Wが10μmである酸化物半導体層と、厚さ100nmのゲート絶縁層を用いたトランジスタの特性である。なお、Vdは10Vとした。図49Aは基板を意図的に加熱せずにスパッタリング法でIn、Sn、Znを主成分とする酸化物半導体層を形成したときのトランジスタ特性である。このとき電界効果移動度のピークは18.8cm2/Vsecが得られている。一方、基板を意図的に加熱してIn、Sn、Znを主成分とする酸化物半導体層を形成すると電界効果移動度を向上させることが可能となる。図49Bは基板を200°Cに加熱してIn、Sn、Znを主成分とする酸化物半導体層を形成したときのトランジスタ特性を示すが、電界効果移動度のピークは32.2cm2/Vsecが得られている。電界効果移動度は、In、Sn、Znを主成分とする酸化物半導体層を形成した後に熱処理をすることによって、さらに高めることができる。図49Cは、In、Sn、Znを主成分とする酸化物半導体層を200°Cでスパッタリング成膜した後、650°Cで熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度のピークは34.5cm2/Vsecが得られている。基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体層中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体層から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には100cm2/Vsecを超える電界効果移動度を実現することも可能になると推定される。In、Sn、Znを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。基板を意図的に加熱して成膜すること及び/又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリオフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたIn、Sn、Znを主成分とする酸化物半導体層をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体層を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリオフとなる方向に動き、このような傾向は図49Aと図49Bの対比からも確認することができる。なお、しきい値電圧はIn、Sn及びZnの比率を変えることによっても制御することが可能であり、組成比としてIn:Sn:Zn=2:1:3とすることでトランジスタのノーマリオフ化を期待することができる。また、ターゲットの組成比をIn:Sn:Zn=2:1:3とすることで結晶性の高い酸化物半導体層を得ることができる。意図的な基板加熱温度若しくは熱処理温度は、150°C以上、好ましくは200°C以上、より好ましくは400°C以上であり、より高温で成膜し或いは熱処理することでトランジスタのノーマリオフ化を図ることが可能となる。また、意図的に基板を加熱した成膜及び/又は成膜後に熱処理をすることで、ゲートバイアスストレスに対する安定性を高めることができる。例えば、2MV/cm、150°C、1時間印加の条件において、ドリフトがそれぞれ±1.5V未満、好ましくは±1.0V未満を得ることができる。実際に、酸化物半導体層成膜後に加熱処理を行っていない試料1と、650°Cの加熱処理を行った試料2のトランジスタに対してBT試験を行った。まず基板温度を25°Cとし、Vdsを10Vとし、トランジスタのVgs-Ids特性の測定を行った。なお、Vdsはドレイン電圧ドレインとソースの電位差を示す。次に、基板温度を150°Cとし、Vdsを0.1Vとした。次に、ゲート絶縁層608に印加される電界強度が2MV/cmとなるようにVgsに20Vを印加し、そのまま1時間保持した。次に、Vgsを0Vとした。次に、基板温度25°Cとし、Vdsを10Vとし、トランジスタのVgs-Ids測定を行った。これをプラスBT試験と呼ぶ。同様に、まず基板温度を25°Cとし、Vdsを10Vとし、トランジスタのVgs-Ids特性の測定を行った。次に、基板温度を150°Cとし、Vdsを0.1Vとした。次に、ゲート絶縁層608に印加される電界強度が-2MV/cmとなるようにVgsに-20Vを印加し、そのまま1時間保持した。次に、Vgsを0Vとした。次に、基板温度25°Cとし、Vdsを10Vとし、トランジスタのVgs-Ids測定を行った。これをマイナスBT試験と呼ぶ。試料1のプラスBT試験の結果を図50Aに、マイナスBT試験の結果を図50Bに示す。また、試料2のプラスBT試験の結果を図51Aに、マイナスBT試験の結果を図51Bに示す。試料1のプラスBT試験およびマイナスBT試験によるしきい値電圧の変動は、それぞれ1.80Vおよび-0.42Vであった。また、試料2のプラスBT試験およびマイナスBT試験によるしきい値電圧の変動は、それぞれ0.79Vおよび0.76Vであった。試料1および試料2のいずれも、BT試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化脱水素化を行ってから酸素を酸化物半導体膜に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体層に注入する方法を適用しても良い。酸化物半導体中及び該酸化物半導体と接する膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、後に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は1×1016/cm3以上2×1020/cm3以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体層を得ることができる。例えば、組成比In:Sn:Zn=1:1:1のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体層は、X線回折XRD:X-RayDiffractionでハローパタンが観測される。この成膜された酸化物半導体層を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば650°Cの熱処理を行うことで、X線回折により明確な回折ピークを観測することができる。実際に、In-Sn-Zn-O膜のXRD分析を行った。XRD分析には、BrukerAXS社製X線回折装置D8ADVANCEを用い、Out-of-Plane法で測定した。XRD分析を行った試料として、試料Aおよび試料Bを用意した。以下に試料Aおよび試料Bの作製方法を説明する。脱水素化処理済みの石英基板上にIn-Sn-Zn-O膜を100nmの厚さで成膜した。In-Sn-Zn-O膜は、スパッタリング装置を用い、酸素雰囲気で電力を100WDCとして成膜した。ターゲットは、In:Sn:Zn=1:1:1[原子数比]のIn-Sn-Zn-Oターゲットを用いた。なお、成膜時の基板加熱温度は200°Cとした。このようにして作製した試料を試料Aとした。次に、試料Aと同様の方法で作製した試料に対し加熱処理を650°Cの温度で行った。加熱処理は、はじめに窒素雰囲気で1時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに1時間の加熱処理を行っている。このようにして作製した試料を試料Bとした。図54に試料Aおよび試料BのXRDスペクトルを示す。試料Aでは、結晶由来のピークが観測されなかったが、試料Bでは、2θが35deg近傍および37deg~38degに結晶由来のピークが観測された。このように、In、Sn、Znを主成分とする酸化物半導体は成膜時に基板を意図的に加熱すること及び/又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリオフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を1aA/μm以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅1μmあたりの電流値を示す。図55に、トランジスタのオフ電流と測定時の基板温度絶対温度の逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に1000を掛けた数値1000/Tを横軸としている。具体的には、図55に示すように、基板温度が125°Cの場合には1aA/μm1×10-18A/μm以下、85°Cの場合には100zA/μm1×10-19A/μm以下、室温27°Cの場合には1zA/μm1×10-21A/μm以下にすることができる。好ましくは、125°Cにおいて0.1aA/μm1×10-19A/μm以下に、85°Cにおいて10zA/μm1×10-20A/μm以下に、室温において0.1zA/μm1×10-22A/μm以下にすることができる。もっとも、酸化物半導体層の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点-70°C以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。In、Sn、Znを主成分とする酸化物半導体は熱処理によって膜中の水分を除去することができるが、In、Ga、Znを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。また、酸化物半導体層成膜後に650°Cの加熱処理を行った試料Bのトランジスタにおいて、基板温度と電気的特性の関係について評価した。測定に用いたトランジスタは、チャネル長Lが3μm、チャネル幅Wが10μm、Lovが片側3μm合計6μm、dWが0μmである。なお、Vdsは10Vとした。なお、基板温度は-40°C、-25°C、25°C、75°C、125°Cおよび150°Cで行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をLovと呼び、酸化物半導体層に対する一対の電極のはみ出しをdWと呼ぶ。図52に、Ids実線および電界効果移動度点線のVgs依存性を示す。また、図53Aに基板温度としきい値電圧の関係を、図53Bに基板温度と電界効果移動度の関係を示す。図53Aより、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は-40°C~150°Cで0.38V~-1.08Vであった。また、図53Bより、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は-40°C~150°Cで37.4cm2/Vs~33.4cm2/Vsであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。上記のようなIn、Sn、Znを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を1aA/μm以下に保ちつつ、電界効果移動度を30cm2/Vsec以上、好ましくは40cm2/Vsec以上、より好ましくは60cm2/Vsec以上とし、LSIで要求されるオン電流の値を満たすことができる。例えば、L/W=33nm/40nmのFETで、ゲート電圧2.7V、ドレイン電圧1.0Vのとき12μA以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、Si半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。次に、In-Sn-Zn-O膜を酸化物半導体層に用いたトランジスタの一例について、図47を用いて説明する。図47は、コプラナー型であるトップゲートトップコンタクト構造のトランジスタの上面図および断面図である。図47Aにトランジスタの上面図を示す。また、図47Bに図47Aの一点鎖線A-Bに対応する断面A-Bを示す。図47Bに示すトランジスタは、基板750と、基板750上に設けられた下地絶縁層752と、下地絶縁層752の周辺に設けられた保護絶縁層754と、下地絶縁層752および保護絶縁層754上に設けられた高抵抗領域756aおよび低抵抗領域756bを有する酸化物半導体層756と、酸化物半導体層756上に設けられたゲート絶縁層758と、ゲート絶縁層758を介して酸化物半導体層756と重畳して設けられたゲート電極760と、ゲート電極760の側面と接して設けられた側壁絶縁物762と、少なくとも低抵抗領域756bと接して設けられた一対の電極764と、少なくとも酸化物半導体層756、ゲート電極760および一対の電極764を覆って設けられた層間絶縁層766と、層間絶縁層766に設けられた開口部を介して少なくとも一対の電極764の一方と接続して設けられた配線768と、を有する。なお、図示しないが、層間絶縁層766および配線768を覆って設けられた保護層を有していても構わない。該保護層を設けることで、層間絶縁層766の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。次に、上記とは異なるIn-Sn-Zn-O膜を酸化物半導体層に用いたトランジスタの他の一例について示す。図48は、本実施例で作製したトランジスタの構造を示す上面図および断面図である。図48Aはトランジスタの上面図である。また、図48Bは図48Aの一点鎖線A-Bに対応する断面図である。図48Bに示すトランジスタは、基板600と、基板600上に設けられた下地絶縁層602と、下地絶縁層602上に設けられた酸化物半導体層606と、酸化物半導体層606と接する一対の電極614と、酸化物半導体層606および一対の電極614上に設けられたゲート絶縁層608と、ゲート絶縁層608を介して酸化物半導体層606と重畳して設けられたゲート電極610と、ゲート絶縁層608およびゲート電極610を覆って設けられた層間絶縁層616と、層間絶縁層616に設けられた開口部を介して一対の電極614と接続する配線618と、層間絶縁層616および配線618を覆って設けられた保護層620と、を有する。基板600としてはガラス基板を、下地絶縁層602としては酸化シリコン膜を、酸化物半導体層606としてはIn-Sn-Zn-O膜を、一対の電極614としてはタングステン膜を、ゲート絶縁層608としては酸化シリコン膜を、ゲート電極610としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁層616としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線618としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護層620としてはポリイミド膜を、それぞれ用いた。なお、図48Aに示す構造のトランジスタにおいて、ゲート電極610と一対の電極614との重畳する幅をLovと呼ぶ。同様に、酸化物半導体層606に対する一対の電極614のはみ出しをdWと呼ぶ。<ラッチ回路の利用例>図38Aは、上述したラッチ回路を利用した半導体装置の一例を示す図である。図38Aに示す半導体装置は、複数のメモリセルが配設されたメモリセルアレイ200と、メモリセルアレイ200の特定行を選択する行選択回路201と、メモリセルアレイ200の特定列を選択する列選択回路202と、行選択回路201及び列選択回路202によって選択された複数のメモリセルのいずれか一の書き込みデータ又は読み出しデータを一時的に保持するデータラッチ回路203とを有する。なお、データラッチ回路203は、上述したラッチ回路を複数用いて構成されている。そのため、データラッチ回路203の回路規模を縮小トランジスタ数を低減することが可能である。これにより、当該半導体装置の回路規模を低減することが可能である。また、当該半導体装置においてメモリセルアレイ200に含まれる複数のメモリセルを酸化物半導体によってチャネル領域が形成されるトランジスタを用いて構成することも可能である。図38Bは、当該メモリセルの具体例を示す回路図である。図38Bに示すメモリセルは、ゲートが書き込みワード線305に電気的に接続され、ソース及びドレインの一方が書き込みビット線308に電気的に接続されたトランジスタ301と、ゲートがトランジスタ301のソース及びドレインの他方に電気的に接続され、ソース及びドレインの一方が読み出しビット線307に電気的に接続され、ソース及びドレインの他方が固定電位線309に電気的に接続されたトランジスタ303と、一方の電極がトランジスタ301のソース及びドレインの他方並びにトランジスタ303のゲートに電気的に接続され、他方の電極が読み出しワード線306に電気的に接続された容量素子304と、を有する。なお、ノードXは、トランジスタ301のソース及びドレインの他方、トランジスタ303のゲート、及び容量素子304の一方の電極が電気的に接続するノードである。また、固定電位線309に供給される電位として、接地電位GND又は0Vなどを適用することが可能である。また、トランジスタ301は、酸化物半導体OSによってチャネル領域が形成されるトランジスタであるが、トランジスタ303のチャネル領域を形成する半導体材料は特に限定されない。図38Bに示すメモリセルでは、ノードXの電位に応じて、トランジスタ303のスイッチングを制御することが可能である。加えて、ノードXの電位は、読み出しワード線306との容量結合によって制御することが可能である。そのため、図38Bに示すメモリセルでは、多値の情報を記憶することが可能である。すなわち、読み出しワード線306の電位が異なる複数の条件においてトランジスタ303の状態オン状態又はオフ状態を判別することで、ノードXの電位が多値化されていても読み出しを行うことが可能である。なお、当該読み出しは、トランジスタ303を用いて構成された分圧回路の出力信号を判別することなどによって行うことができる。また、図38Bに示すメモリセルは、2値の情報を保持するメモリセルとして使用することもできる。図38Cは、図38Bとは異なるメモリセルの具体例を示す回路図である。図38Cに示すメモリセルは、一列に配設されたn個のメモリセルのうちの一である。メモリセルは、ゲートが書き込みワード線314に電気的に接続され、ソース及びドレインの一方がビット線315に電気的に接続されたトランジスタ311と、ゲートがトランジスタ311のソース及びドレインの他方に電気的に接続されたトランジスタ312と、一方の電極がトランジスタ311のソース及びドレインの他方並びにトランジスタ312のゲートに電気的に接続され、他方の電極が読み出しワード線316に電気的に接続された容量素子313と、を有する。また、k番目kは、2以上n未満の自然数に配設されたメモリセルが有するトランジスタ312のソース及びドレインの一方は、k-1番目に配設されたメモリセルが有するトランジスタ312のソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方は、k1番目に配設されたメモリセルが有するトランジスタ312のソース及びドレインの一方に電気的に接続される。なお、1番目に配設されたメモリセルが有するトランジスタ312のソース及びドレインの一方は、出力端子として機能する。また、n番目に配設されたメモリセルが有するトランジスタ312のソース及びドレインの他方は接地される。なお、ノードYは、トランジスタ311のソース及びドレインの他方、トランジスタ312のゲート、及び容量素子313の一方の電極が電気的に接続するノードである。なお、当該メモリセルが有するトランジスタ311は、酸化物半導体OSによってチャネル領域が形成されるトランジスタであるが、当該メモリセルが有するトランジスタ312のチャネル領域を形成する半導体材料は特に限定されない。図38Cに示すメモリセルでは、ノードYの電位に応じて、トランジスタ312のスイッチングを制御することが可能である。加えて、ノードYの電位は、読み出しワード線316との容量結合によって制御することが可能である。なお、図38Cに示すメモリセルを有する半導体装置においては、一列に配設されたn個のメモリセルのいずれか一に保持されたデータの読み出しを行う際に、当該メモリセル以外のn-1個のメモリセルの読み出しワード線316の電位をハイレベルに上昇させる。これにより、当該メモリセル以外のn-1個のメモリセルが有するトランジスタ312がオン状態となる。そのため、当該メモリセルが有するトランジスタ312のソース及びドレインの一方が出力端子に電気的に接続され、ソース及びドレインの他方が接地される。ここで、当該メモリセルが有するトランジスタ312の状態オン状態又はオフ状態を判別することでデータが得られる。具体的には、当該メモリセルが有するトランジスタ312を用いて分圧回路を構成し、該分圧回路の出力信号を判別することなどでデータが得られる。なお、図38Cに示すメモリセルにおいて多値のデータを判別する場合は、読み出しワード線316の電位が異なる複数の条件においてトランジスタ312の状態オン状態又はオフ状態を判別する必要がある。また、図38Cに示すメモリセルは、2値の情報を保持するメモリセルとして使用することもできる。図38B、Cに示したメモリセルは、酸化物半導体によってチャネル領域が形成されるトランジスタのソース及びドレインの他方に電気的に接続され且つ当該トランジスタがオフ状態となることによって浮遊状態となるノードにおいてデータの保持を行うメモリセルである。上述したように、酸化物半導体によってチャネル領域が形成されるトランジスタは、オフ電流リーク電流の値が極めて低い。そのため、当該メモリセルは、保持特性に優れるメモリセルである。また、当該メモリセルを有するメモリセルアレイ200は、データラッチ回路203と共に共通の工程によって同一基板上に作製することが可能である。そのため、当該半導体装置の作製プロセスを低減することが可能である。その結果、製造コストを低減すること、歩留まりを向上させることなどが可能である。"