複数積層された配線層を有する第一の機能ブロックからなる下位階層について前記第一の機能ブロック内に配置された複数のセル間を接続する第一の配線を設計する下位階層配線設計部と、複数積層された前記配線層を有する第二の機能ブロックを複数備えた上位階層について前記第二の機能ブロック間を接続する第二の配線を設計する上位階層配線設計部と、を備えており、前記下位階層配線設計部は、前記第一の配線を仮配線し、前記第一の機能ブロックにおける前記仮配線の密度分布を算出し、前記第一の機能ブロックを前記仮配線の前記密度分布の形状と等しい複数の小領域に分割し、前記複数の小領域ごとに前記機能ブロック内配線に必要となる前記配線層の数を前記密度分布から算出して下位階層配線層数とし、前記複数の小領域ごとに最下部に位置する前記配線層から前記下位階層配線層数枚の前記配線層を下位階層配線領域とし、前記下位階層配線領域内に前記第一の配線を配置し、前記上位階層配線設計部は、前記下位階層配線領域以外の前記第一の機能ブロックの前記配線層に、前記第二の配線を配置することを特徴とする、半導体集積回路の設計装置。複数積層された配線層を有する第一の機能ブロックからなる下位階層について前記第一の機能ブロック内に配置された複数のセル間を接続する第一の配線を設計する下位階層配線設計部と、複数積層された前記配線層を有する第二の機能ブロックを複数備えた上位階層について前記第二の機能ブロック間を接続する第二の配線を設計する上位階層配線設計部と、を備えており、前記下位階層配線設計部は、前記第一の機能ブロックを複数の小領域に分割し、前記複数の小領域ごとに前記機能ブロック内配線に必要となる前記配線層の数を算出して下位階層配線層数とし、前記複数の小領域ごとに最下部に位置する前記配線層から前記下位階層配線層数枚の前記配線層を下位階層配線領域とし、前記下位階層配線領域内に前記第一の配線を配置し、前記上位階層配線設計部は、前記下位階層配線領域以外の前記第一の機能ブロックの前記配線層に、前記第二の配線を配置することを特徴とする、半導体集積回路の設計装置。前記下位階層配線設計部は、前記第一の配線を仮配線し、前記第一の機能ブロックにおける前記仮配線の密度分布を算出し、前記密度分布から前記下位階層配線層数を算出することを特徴とする、請求項2に記載の半導体集積回路の設計装置。複数積層された配線層を有する第一の機能ブロックを複数の小領域に分割し、前記複数の小領域ごとに前記機能ブロック内配線に必要となる前記配線層の数を算出して下位階層配線層数とし、前記複数の小領域ごとに最下部に位置する前記配線層から前記下位階層配線層数枚の前記配線層を下位階層配線領域とし、前記下位階層配線領域内に前記第一の機能ブロック内に配置された複数のセル間を接続する第一の配線を配置し、前記下位階層配線領域以外の前記第一の機能ブロックの前記配線層に、複数積層された前記配線層を有する複数の第二の機能ブロック間を接続する第二の配線を配置することを特徴とする、半導体集積回路の設計方法。複数積層された配線層を有する第一の機能ブロックに仮配線を配置し、前記第一の機能ブロックにおける前記仮配線の密度分布を算出し、前記密度分布に基づき前記第一の機能ブロックを複数の小領域に分割し、前記複数の小領域ごとに前記機能ブロック内配線に必要となる前記配線層の数を算出して下位階層配線層数とし、前記複数の小領域ごとに最下部に位置する前記配線層から前記下位階層配線層数枚の前記配線層を下位階層配線領域とし、前記下位階層配線領域内に前記第一の機能ブロック内に配置された複数のセル間を接続する第一の配線を配置し、前記下位階層配線領域以外の前記第一の機能ブロックの前記配線層に、複数積層された前記配線層を有する複数の第二の機能ブロック間を接続する第二の配線を配置することを特徴とする、半導体集積回路の設計方法。そこで、本実施形態は、以上の点に鑑みてなされたもので、チップサイズを縮小することができる、半導体集積回路の設計装置、及び半導体集積回路の設計方法を提供することを目的とする。本実施形態の半導体集積回路の設計装置は、複数積層された配線層を有する第一の機能ブロックからなる下位階層について前記第一の機能ブロック内に配置された複数のセル間を接続する第一の配線を設計する下位階層配線設計部と、複数積層された前記配線層を有する第二の機能ブロックを複数備えた上位階層について前記第二の機能ブロック間を接続する第二の配線を設計する上位階層配線設計部とを備えており、前記下位階層配線設計部は、前記第一の機能ブロックを複数の小領域に分割し、前記複数の小領域ごとに前記機能ブロック内配線に必要となる前記配線層の数を算出して下位階層配線層数とし、前記複数の小領域ごとに最下部に位置する前記配線層から前記下位階層配線層数枚の前記配線層を下位階層配線領域とし、前記下位階層配線領域内に前記第一の配線を配置し、前記上位階層配線設計部は、前記下位階層配線領域以外の前記第一の機能ブロックの前記配線層に、前記第二の配線を配置することを特徴とする。以下、図面を参照して実施形態を説明する。まず、図1を参照して、本実施形態の半導体集積回路の設計装置の構成を説明する。図1は、本実施形態に係わる半導体集積回路の設計装置の構成の一例を説明する図である。半導体集積回路の設計装置1は、各種ソフトウエアプログラムを実行する中央処理装置以下、CPUという2aを有する本体装置2と、本体装置2と接続され各種ソフトウエアプログラム等を記憶する記憶部3と、本体装置2と接続された表示部4と有して構成されている。なお、図示しないが、ユーザが、各種プログラムを実行させるための指示を与えるための、キーボード、マウス等の入力装置が、本体装置2には接続されている。記憶部3には、各種ソフトウエアプログラムとして、半導体集積回路の設計、特に配線設計を行う設計プログラム31が記憶されている。設計プログラム31は、半導体集積回路の下位階層の設計が行われる下位階層設計部311と、上位階層の設計とが行われる上位階層設計部312とから構成されている。本体装置2のCPU2aは、記憶部3に記憶されたプログラム等を実行あるいは読み出すことができる。設計プログラム31の処理手順について、図2を用いて説明する。図2は、設計プログラム31の処理手順を説明するフローチャートである。まず、ステップS1において、半導体集積回路の論理回路仕様が入力される。次に、ステップS2において、入力された回路仕様に基づき、下位階層設計部311において下位階層の機能ブロックのセル配置及び配線が行われる。続いて、ステップS3に進み、回路仕様及び下位階層の設計情報に基づき、上位階層設計部312において上位階層の機能ブロックの配置及び配線が行われ、半導体集積回路全体の設計を終了する。ステップS2における下位階層の設計についての詳細な手順を、図3を用いて説明する。図3は、本実施形態における半導体集積回路の下位階層の設計手順を説明するフローチャートである。まず、ステップS21において、電源配線など固定的に配置することが必要な信号線が配置される。次に、ステップS22に進み、ネットリストなどに予め記述されている設計対象の半導体集積回路の回路情報が読み出さる。回路情報に基づき、アンドAND回路やオアOR回路などの論理回路、フリップフロップ回路、メモリ回路など基本回路であるセルが、デザインルールに定められた設計ルールに従って、第一の機能ブロックである下位階層の機能ブロック4内の所定領域に複数配置される。続いて、ステップS23に進み、ネットリストなどに予め記述されている設計対象の半導体集積回路の接続情報が読み出される。接続情報に基づき、ステップS22で機能ブロック4内に配置されたセルの間に仮の配線見積もり配線が配置される。次に、下位階層の機能ブロック4を小領域4aに分割するステップS24。図4は、小領域4aに分割された下位階層の機能ブロック4の平面図の一例を示している。図4に示す一例では、半導体集積回路を上面から見た場合に、略矩形の平面形状を有する下位階層の機能ブロック4の各辺がそれぞれ四等分に分割され、4×4=16個の小領域4aに分割されている。以降、16個の小領域4aを特に識別する必要がある場合は、小領域4aが位置する場所の行番号と列番号とを添え字として符号に記す。例えば、機能ブロック4において一行一列である左最上部に位置する小領域4aは、小領域4a11と記す。すなわち、機能ブロック4は小領域4a11、4a12、4a13、4a14、4a21、4a22、4a23、4a24、4a31、4a32、4a33、4a34、4a41、4a42、4a43、4a44、の16個の小領域4aに分割されている。続いて、ステップS25に進み、各小領域4aに関して必要配線層数Lnを算出する。必要配線層数Lnとは、機能ブロック4の誤動作を防止するために配線の設置に最低限必要となる配線層の総数をいう。機能ブロック4は全領域にわたって例えば6層の配線層から構成されている。機能ブロック4の全ての領域で配線密度が均一になされることは稀であり、場所によって配線の本数が多く密に配置される領域と、本数が少なく疎に配置される領域とが存在する。配線の本数が多い領域では、配線同士がショートして誤作動しないように多くの配線層を用いて立体的に配線を配置する必要がある。一方、配線の本数が少ない領域では少ない配線層でも十分に配線間の距離を確保することができる。つまり、配線密度の高い領域では必要配線層数Lnが多くなり、配線密度が低い領域では必要配線層数Lnが少なくなる。このように、配線密度を算出することで必要配線層数Lnを算出する。配線密度は、理論上配線可能な配線本数に対するステップS23で配置された仮配線の割合で算出される。図5に配線密度の算出結果の一例を示す。図5は、機能ブロック4における配線密度の分布の一例を説明する図である。図5に示すように、配線密度の分布は等高線状に表現することができる。図5において、領域d1は配線密度が0.84以上の領域、領域d2は配線密度が0.67以上0.84未満の領域、領域d3は配線密度が0.50以上0.67未満の領域、領域d4は配線密度が0.50未満の領域を示している。機能ブロック4の総配線層数を6層とすると配線密度と必要配線層数Lnとの関係は次のようになるすなわち、配線密度が1/6≒0.17未満であれば必要配線層数Lnは1層、配線密度が1/6以上2/6≒0.33未満であれば必要配線層数Lnは2層、配線密度が2/6以上3/6=0.5未満であれば必要配線層数Lnは3層、配線密度が3/6以上4/6≒0.67未満であれば必要配線層数Lnは4層、配線密度が4/6以上5/6≒0.84未満であれば必要配線層数Lnは5層、配線密度が5/6以上であれば必要配線層数Lnは6層となる。従って、図5において領域d1は必要配線層数Lnが6層、領域d2は必要配線層数Lnが5層、領域d3は必要配線層数Lnが4層、領域d4は必要配線層数Lnが3層以下となる。ここで、小領域4aごとに、重なる領域d1から領域d4の最も必要配線層数が大きい配線層数を当該小領域4aの必要配線層数Lnとする。図6に、図5のような配線密度を有する機能ブロック4における各小領域4aの必要配線層数Lnを示す。図6は、各小領域4aの必要配線層数Lnを説明する図である。すなわち、領域d1が存在する小領域4a22は必要配線層数Lnが6層となり、領域d1は存在しないが領域d2が存在する小領域4a23、4a33は必要配線層数Lnが5層となる。また、領域d1及び領域d2は存在しないが領域d3が存在する小領域4a13、4a14、4a21、4a24、4a32、4a34、4a43は必要配線層数Lnが4層となり、領域d4で構成される小領域4a11、4a12、4a31、4a41、4a42、4a44は必要配線層数Lnが3層となる。次に、各小領域4aについて、必要配線層数Lnに基づき配線禁止層Lrrを設定するステップS26。具体的には、各小領域4aについて、各々6層設けられた配線層のうち最下層から必要配線層数Lnまでの層を当該小領域4aの配線可能層下位階層配線領域とし、その一つ上の層を配線禁止層Lrrとする。さらに、配線禁止層Lrr以上の配線層は配線不可とする。例えば、小領域4a11は、必要配線層数Lnが3であるので最下層から3層目までの配線層を配線可能層とする。従って、4層目を配線禁止層Lrr=4と設定し、4層目以上の配線層4層目から6層目は配線不可とする。また、例えば小領域4a22は、必要配線層数Lnが6であるので最下層から6層目までの全ての配線層を配線可能層とする。この場合、総配線層数が6層であるので配線禁止層は設定されない。このようにして、図7に示すように、各小領域4aについて配線禁止層Lrrを設定する。図7は、各小領域4aの配線禁止層Lrrを説明する図である。すなわち、必要配線層数Ln=6である小領域4a22は配線禁止層Lrrが設定されず、必要配線層数Ln=5である小領域4a23、4a33は配線禁止層Lrr=6となる。また、必要配線層数Ln=4である小領域4a13、4a14、4a21、4a24、4a32、4a34、4a43は配線禁止層Lrr=5となり、必要配線層数Ln=3である小領域4a11、4a12、4a31、4a41、4a42、4a44は配線禁止層Lrr=4となる。最後に、各小領域4aに設定された配線禁止層Lrrを考慮し、実配線を行うステップS27。次に、上述した一連の下位階層設計手順が終了した後に行われる、ステップS3における上位階層の設計についての詳細な手順を、図8を用いて説明する。図8は、本実施形態における半導体集積回路の上位階層の設計手順を説明するフローチャートである。まず、第二の機能ブロックである上位階層の機能ブロック6a、6b、下位階層の機能ブロック4がチップ5上に配置されるステップS31。図9に上位階層の機能ブロック6a、6bと下位階層の機能ブロック4とが配置されたチップ5のレイアウト図を示す。図9に示すように、上位階層の1個以上の機能ブロック6a、6bは、下位階層の機能ブロック4と重なり合わないように一定のスペースを確保しつつ配置される。続いて、上位階層の機能ブロック間の配線に関し配線禁止領域Rruが設定されるステップS32。従来の半導体集積回路の設計装置では、下位階層の機能ブロック4の全領域を配線禁止領域Rruとしていたが、本実施形態においては、下位階層の機能ブロック4において配線が配置される可能性がある配線領域各小領域4aについて、各々6層設けられた配線層のうち最下層から必要配線層数Lnまでの層のみを配線禁止領域Rruとしている。すなわち、下位階層の機能ブロック4内の各小領域4aにおいて配線が配置されない配線層は、上位階層の機能ブロック間の配線に使用可能な領域と設定される。図10を用いて、下位階層の機能ブロック4における配線禁止領域Rruについて具体的に説明する。図10は、上位階層配線時における下位階層の機能ブロック4に設定される配線禁止領域Rruについて説明する図であり、図10aは、チップ5の平面図を示しており、図10bは図10ax-x ́におけるチップ5の断面図を示している。なお、図10bの断面図では、配線層以上の層についてのみ図示しており、x-x ́軸から図面上方に向かって配線層L1、L2、L3、L4、L5、L6の各層が順に積層して形成されている。まず、下位階層の機能ブロック4を構成する小領域4aごとに、上位階層の機能ブロック6同士を接続する配線の配置が禁止される層を求める。それぞれの小領域4aの配線禁止層Lruは上述のように図6に示す必要配線層数Lnと等しいので、各小領域4aにおける配線禁止層Lruは、図10aに示す通りとなる。すなわち、小領域4a22は配線禁止層Lru=6となり、小領域4a23、4a33は配線禁止層Lru=5となる。また、小領域4a13、4a14、4a21、4a24、4a32、4a34、4a43は配線禁止層Lru=4層となり、小領域4a11、4a12、4a31、4a41、4a42、4a44は配線禁止層Lru=3となる。配線禁止領域Rruは、各小領域4aについて配線層1層目L1からそれぞれの配線禁止層Lruまでの略柱状の領域を合わせた領域となる。例えば、小領域4a31、4a32、4a33、4a34を通るx-x ́線上の配線禁止領域Rruの断面形状は図10bに示す通り、小領域4a31の1層目から3層目までの領域、小領域4a32の1層目から4層目までの領域、小領域4a33の1層目から5層目までの領域、小領域4a34の1層目から4層目までの領域の各領域を合わせた形状となる。最後に、ステップS32で設定された配線禁止領域Rruを通過しないように、上位階層の機能ブロック間を接続する配線が配置されるステップS33。このとき、下位階層の機能ブロック4における配線禁止領域Rruの他に、電源配線などの既配線とも接触しないように配線が配置される。上位階層の機能ブロック間を接続する配線7a~7cの配置レイアウトの一例を、図11を用いて説明する。図11は、上位階層の機能ブロック間を接続する配線7a~7cの配置レイアウトの一例について説明する平面図である。図11に示すように、例えば配線7aは、上位階層の機能ブロック6aから下位階層の機能ブロック4に向かって延出され、小領域4a31の上方で小領域4a41方向に90度向きを変え、小領域4a41上方を通過して機能ブロック6bに到達するように配置されている。また、配線7b、7cは、上位階層の機能ブロック6aから下位階層の機能ブロック4aに向かって延出され、小領域4a31上方を通過して小領域4a32まで伸長され、小領域4a32の上方で小領域4a42方向に90度向きを変え、小領域4a42上方を通過して機能ブロック6bに到達するように配置されている。ここで、小領域4a31、4a41、4a42における配線禁止領域Rruは3層目までであり、小領域4a32の配線禁止領域Rruは4層目までである。従って、小領域4a31、4a41、4a42については4層目以上であれば上位階層の機能ブロック間の配線に使用可能であり、小領域4a32については5層目以上であれば上位階層の機能ブロック間の配線に使用可能である。従って、配線7aを小領域4a31、4a41の4層目以上の配線層に配置することで、下位階層の機能ブロック4内に配置された配線とショートすることを防ぐことができる。同様に、配線7b、7cは、小領域4a31、4a42の4層目以上の配線層、及び小領域4a32の5層目以上の配線層に配置することで、下位階層の機能ブロック4内に配置されている配線とショートすることを防ぐことができる。このように、本実施形態においては、複数の配線層を有する半導体集積回路において、下位階層の機能ブロック4を小領域4aに分割し、各小領域4aで配線に必要な層数必要配線層数Lnを算出し、これより上方の層を配線禁止領域として配線を配置する。従って、上位階層の機能ブロック間の配線を配置する際に、下位階層の機能ブロック4内配線の配線禁止領域として設定されており既配線が設置されていない下位階層の機能ブロック4の上方の配線層を用いることができるので、下位階層の機能ブロック4上方の全領域を避けるように周辺領域を用いて上位階層の機能ブロック間の配線を配置する必要がなく、チップ面積を縮小することができる。また、機能ブロック4上方の全領域を避けるように複雑な経路で配線を配置しなくてもよいため、設計期間を短縮することができ、かつ、配線の長さも短縮して半導体集積回路の性能を向上させることができる。さらに、上位階層の機能ブロック間の配線を配置できる領域が増加するため、配線の間隔を十分確保することが可能となり、配線間のショートをふせぐことができるため歩留まりを向上させることができる。なお、下位階層の機能ブロック4を小領域4aに分割する際に、小領域4aの形状は図4に示すような矩形に限らず、機能ブロック4の形状などに応じて任意の形状としてもよい。また、小領域4aの個数は16個に限らず、機能ブロック4の大きさなどを考慮して決めることができる。変形例次に、上述した実施形態の変形例を説明する。上述した実施形態では、下位階層の機能ブロック4を予め定めた形状の複数の小領域4aに分割し、小領域4aごとに配線必要層数Lnを算出して配線禁止層Lrrを設定して配線を配置していたが、変形例では小領域4aに分割せずに、仮配線によって算出される配線密度の分布から決定される領域d1~d4をそのまま小領域として用い、配線必要層数Lnや配線禁止層Lrrを設定する。以下、図12、図13を用いて変形例における小領域や配線必要層数Ln、配線禁止層Lrrの設定について説明する。図12は、機能ブロック4における配線密度の分布と各領域d1~d4における必要配線層数Lnの一例を説明する図である。また、図13は、図12に示す各領域d1~d4における配線禁止層Lrrを説明する図である。なお、図12に示す機能ブロック4の配線密度の分布形状は、図5に示す分布形状と同一とする。また、領域d1~d4の分割方法も上述した実施形態と同じとする。すなわち、配線密度が0.84以上の領域を領域d1、配線密度が0.67以上0.84未満の領域を領域d2、配線密度が0.50以上0.67未満の領域を領域d3、配線密度が0.50未満の領域を領域d4とする。上述した実施形態で説明した必要配線層数Lnと配線密度との関係を用いると、図12に示すように、領域d1の必要配線層数Lnは6層、領域d2の必要配線層数Lnは5層、領域d3の必要配線層数Lnは4層、領域d4の必要配線層数Lnは3層となる。必要配線層数Lnより上方に位置する配線層が配線禁止と設定されるので、配線禁止層Lrrは領域d1~d4ごとに設定される。すなわち、図13に示すように、領域d1の配線禁止層Lrrは設定されず、領域d2の配線禁止層Lrrは6層、領域d3の配線禁止層Lrrは5層、領域d4の配線禁止層Lrrは4層となる。従って、領域d2の6層目と、領域d3の5、6層目と、領域d4の4~6層目の配線層が、下位階層の機能ブロック4の配線時における配線禁止領域として設定され、これを通過しないように実配線が配置される。上位階層の機能ブロック間の配線は、上述した実施形態と同様に、下位階層の機能ブロック4内配線の配線禁止領域として設定されており既配線が設置されていない下位階層の機能ブロック4の上方の配線層も用いて配置する。このように、下位階層の機能ブロック4における仮配線から配線密度分布を算出し、分布形状を用いて配線禁止層Lrr及び配線禁止領域を設定することで、機能ブロック4を小領域4aに分割する手順を省略することができ、設計方法を簡素化することができる。また、下位階層の機能ブロック4の配線における配線禁止領域が縮小されるので、上位階層の機能ブロック間の配線が可能となる領域が増加する。これにより、チップ面積のさらなる縮小や、配線の長さの短縮によるさらなる性能向上、配線間のショート防止によるさらなる歩留まりを向上も望むことができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として例示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。