トランジスタと、前記トランジスタに接続された画素電極と、該画素電極に対向して配置された基準電極と、を含み、マトリクス状に配置された複数の画素と、前記複数の画素にそれぞれ接続された複数のゲート線と、前記複数の画素にそれぞれ接続された複数のデータ線と、前記複数のゲート線に順次ゲート信号を出力するゲート回路と、所定の水平期間毎に、極性の異なる、階調値に応じたデータ信号を生成するデータ回路を含むドライバと、並列に接続された時分割スイッチとタイミング調整スイッチとを含むスイッチ群を複数有するとともに、前記ドライバからの出力信号を、前記各データ線に接続された前記各スイッチ群を介して、前記複数のデータ線のうち1以上のデータ線毎に極性の異なる出力信号を、前記各データ線に出力するデータセレクタ回路と、を有し、前記各時分割スイッチ及び前記各タイミング調整スイッチは、NMOSトランジスタで構成され、前記ドライバは、前記複数のデータ線のうち、前記ドライバから正の出力信号が出力されるデータ線に接続された前記スイッチ群に含まれる前記タイミング調整スイッチを、前記ドライバから負の出力信号が出力されるデータ線に接続されたスイッチ群に含まれる前記時分割スイッチよりも所定期間早くオンさせることを特徴とする、表示装置。前記出力信号は、前記ドライバから出力される前記データ信号であることを特徴とする、請求項1記載の表示装置。前記出力信号は、前記データ信号の前記各画素への書き込み期間前に、前記ドライバから出力され、前記各画素に印加される、前記データ信号の電圧値よりも絶対値が大きい電圧値を有する正及び負のプリチャージ信号を含むことを特徴とする、請求項1または2記載の表示装置。前記データセレクタ回路は、前記ドライバからの出力信号が入力される複数の入力端子を有し、前記各入力端子は、前記複数のスイッチ群のうち、2のスイッチ群毎に接続されることを特徴とする請求項1乃至3のいずれかに記載の表示装置。前記データセレクタ回路は、前記ドライバからの出力信号が入力される複数の入力端子を有し、前記各入力端子は、前記複数のスイッチ群のうち、3のスイッチ群毎に接続されることを特徴とする請求項1乃至3のいずれかに記載の表示装置。前記ドライバは、第1の水平期間に、前記各データ線に正または負の一方の極性を有する前記プリチャージ電圧を印加させ、基準電圧を印加させた後に、他方の極性を有するデータ信号を印加させることを特徴とする請求項1乃至5のいずれかに記載の表示装置。前記ドライバは、前記第1の水平期間後の第2の水平期間に、前記各データ線に前記第1の水平期間に印加したデータ信号の同一の極性のデータ信号を印加させることを特徴とする請求項6記載の表示装置。前記ドライバは、前記第2の水平期間には、前記各スイッチ群に含まれる前記タイミング調整スイッチをオフさせることを特徴とする請求項7記載の表示装置。前記ドライバは、前記データ信号の前記書き込み期間前に、基準電圧を出力することを特徴とする請求項1乃至8のいずれかに記載の表示装置。前記所定期間は、0ns乃至50nsであることを特徴とする請求項1乃至9のいずれかに記載の表示装置。しかしながら、データセレクタ回路に含まれるNMOSトランジスタは同じタイミングでゲート信号が入力された場合であっても、NMOSトランジスタの入力側に入力される入力信号の極性により、当該NMOSトランジスタの出力側から出力される出力信号の立ち上がりの速度が異なる。したがって、例えば、複数ライン毎に基準電圧に対して、書き込み電圧の正負を逆転させて駆動させる場合、出力信号の立ち上がり速度の相違から、コモン電極の電位が変動し、表示パネルにノイズが発生する場合がある。具体的には、例えば、図15及び図16を用いて説明する。図15は、本発明の課題を説明するためのデータセレクタ回路の一例を説明するための図であり、図16は、図15に示したデータセレクタ回路の駆動タイミングについて説明するための図である。なお、図15、図16においては、説明の簡略化のため3のデータセレクタ回路の入力端子、6のデータ線、6のNMOSトランジスタで構成される時分割スイッチのみを示す。また、各データ線D1乃至D6には、各画素回路図示なしが接続される。また、下記においては、説明の簡略化のため、各データ線D1乃至D6に入力されるデータ信号は、所定の電圧例えば、白表示または黒表示に相当とし、複数のデータ線及び複数の時分割スイッチのうち、SW1乃至SW4の動作について、主に、説明する。図15に示すように、データセレクタ回路は、ドライバからの信号が入力される複数の入力端子5a乃至5cと、複数のNMOSトランジスタで構成される時分割スイッチSW1乃至SW6を含む。各入力端子5a乃至5cはそれぞれ2の時分割スイッチSW1乃至SW6の入力側に接続され、出力側は、各画素回路に接続されるデータ線D1乃至D6に接続される。また、時分割スイッチ制御線7aは、奇数番目のスイッチ、SW1、SW3等、のゲートに接続され、時分割スイッチ制御線7bは、偶数番目のスイッチ、SW2、SW4等、のゲートに接続される。次に当該ゲートセレクタ回路の動作について説明する。まず、タイミング1t1で、時分割スイッチ制御信号ASW1及びASW2は、オン電圧となる。また、このとき、ドライバからの出力信号により、入力端子5aは負電圧に、入力端子5bは正電圧にプリチャージされることから、データ線D1、D2には、負のプリチャージ電圧が、データ線D3、D4には、正のプリチャージ電圧が印加される。上述のように時分割スイッチSW1乃至SW6はNMOSトランジスタで構成されることから、入力側に印加される極性により、出力側の立ち上がり速度が異なる。これにより、表示パネルに備えられたコモン電極の電位が変動し、表示パネルにノイズが発生する場合がある。なお、当該プリチャージ後には、データ線D1乃至D4は、GND電圧にプリチャージされる。タイミング2t2で時分割スイッチ制御信号ASW1は、オン電圧となる。また、入力端子5aには、正の書き込み電圧が印加されるとともに、入力端子5bには、負の書き込み電圧が印加される。これにより、データ線D1には、正の書き込み電圧が入力され、データ線D3には負の書き込み電圧が入力される。ここで、同様に、NMOSトランジスタの特性により、D1に出力される表示電圧の立ち上がりは、データ線D3に入力される表示電圧の立ち上がりより遅くなる。これにより、コモン電極の電位が変動し、表示パネルにノイズが発生する場合がある。タイミング3t3には、時分割スイッチ制御信号ASW2は、オン電圧となる。また、入力端子5aには、GND電圧から正の書き込み電圧が印加されるとともに、入力端子5bには、GND電圧から負の書き込み電圧が印加される。これにより、データ線D2には、正の書き込み電圧が入力され、データ線D4には、負の書き込み電圧が入力される。ここで、同様に、NMOSトランジスタの特性により、データ線D2に出力される表示電圧の立ち上がりは、データ線D4に出力される表示電圧の立ち上がりより遅くなる。これにより、コモン電極の電位が変動し、表示パネルにノイズが発生する場合がある。タイミング4t4では、時分割スイッチ制御信号ASW1は、オン電圧となる。また、入力端子5aには、正の書き込み電圧が印加されるとともに、入力端子5bには、負の書き込み電圧が印加される。これにより、データ線D1には、正の書き込み電圧が入力され、データ線D3には、負の書き込み電圧が入力される。このときも、同様に、NMOSトランジスタの特性により、データ線D1に出力される表示電圧の立ち上がりは、データ線D3に入力される表示電圧の立ち上がりより遅くなる。これにより、コモン電極の電位が変動し、表示パネルにノイズが発生する場合がある。タイミング5t5では、時分割スイッチ制御信号ASW2は、オン電圧となる。また、入力端子5aには、正の書き込み電圧が印加されるとともに、入力端子5bには、負の書き込み電圧が印加される。これにより、データ線D2には、正の書き込み電圧が入力され、データ線D4には、負の書き込み電圧が入力される。このときも、同様に、NMOSトランジスタの特性により、データ線D2に出力される表示電圧の立ち上がりは、データ線D4に入力される表示電圧の立ち上がりより遅くなる。これにより、コモン電極の電位が変動し、表示パネルにノイズが発生する場合がある。タイミング6t6では、時分割スイッチ制御信号ASW1及びASW2は、オン電圧となる。ここで、2ライン毎のドット反転を行うことを想定していることから、このとき、入力端子5aは正電圧に、入力端子5bは負電圧にプリチャージされる。よって、データ線D1、D2には、正のプリチャージ電圧が、データD3、D4には、負のプリチャージ電圧が印加される。上述のようにNMOSトランジスタは、入力側に印加される極性により、出力側の立ち上がり速度が異なることから、これにより、表示パネルに備えられたコモン電極の電位が変動し、表示パネルにノイズが発生する場合がある。なお、当該プリチャージ後には、入力端子5a及び入力端子5bは、GND電圧となる。タイミング7t7で時分割スイッチ制御信号ASW1は、オン電圧となる。また、入力端子5aには、負の書き込み電圧が印加されるとともに、入力端子5bには、正の書き込み電圧が印加される。これにより、データ線D1には、負の書き込み電圧が入力され、データ線D3には、正の書き込み電圧が入力される。ここで、同様に、NMOSトランジスタの特性により、データ線D3に出力される表示電圧の立ち上がりは、データ線D1に入力される表示電圧の立ち上がりより遅くなる。これにより、コモン電極の電位が変動し、表示パネルにノイズが発生する場合がある。タイミング8t8には、時分割スイッチ制御信号ASW2は、オン電圧となる。また、入力端子5aには、GND電圧から負の書き込み電圧が印加されるとともに、入力端子5bには、GND電圧から正の書き込み電圧が印加される。これにより、データ線D4には、正の書き込み電圧が入力され、データ線D2には負の書き込み電圧が入力される。ここで、同様に、NMOSトランジスタの特性により、データ線D4に出力される表示電圧の立ち上がりは、データ線D2に出力される表示電圧の立ち上がりより遅くなる。これにより、コモン電極の電位が変動し、表示パネルにノイズが発生する場合がある。タイミング9t9では、時分割スイッチ制御信号ASW1は、オン電圧となる。また、入力端子5aには、負の書き込み電圧が印加されるとともに、入力端子5bには、正の書き込み電圧が印加される。これにより、これにより、データ線D1には、負の書き込み電圧が入力され、データ線D3には、正の書き込み電圧が入力される。これにより、同様に、コモン電極の電位が変動し、表示パネルにノイズが発生する場合がある。タイミング10t10では、時分割スイッチ制御信号ASW2は、オン電圧となる。また、入力端子5aには、正の書き込み電圧が印加されるとともに、入力端子5bには、正の書き込み電圧が印加される。これにより、データ線D4には、正の書き込み電圧が入力され、データ線D2には、負の書き込み電圧が入力される。これにより、同様に、コモン電極の電位が変動し、表示パネルにノイズが発生する場合がある。その後の動作については、上記の4水平期間の動作を繰り返し行うので説明を省略する。本発明は、上記課題に鑑みて、データ信号の負書き込みと正書き込み、及び、負電圧プリチャージ及び正電圧プリチャージに伴うコモン電極の電圧変動を抑制し、結果としてパネルの表面に発生するノイズの発生を抑制することができる表示装置を提供することを目的とする。1本発明の表示装置は、トランジスタと、前記トランジスタに接続された画素電極と、該画素電極に対向して配置された基準電極と、を含み、マトリクス状に配置された複数の画素と、前記複数の画素にそれぞれ接続された複数のゲート線と、前記複数の画素にそれぞれ接続された複数のデータ線と、前記複数のゲート線に順次ゲート信号を出力するゲート回路と、所定の水平期間毎に、極性の異なる、階調値に応じたデータ信号を生成するデータ回路を含むドライバと、並列に接続された時分割スイッチとタイミング調整スイッチとを含むスイッチ群を複数有するとともに、前記ドライバからの出力信号を、前記各データ線に接続された前記各スイッチ群を介して、前記複数のデータ線のうち1以上のデータ線毎に極性の異なる出力信号を、前記各データ線に出力するデータセレクタ回路と、を有し、前記各時分割スイッチ及び前記各タイミング調整スイッチは、NMOSトランジスタで構成され、前記ドライバは、前記複数のデータ線のうち、前記ドライバから正の出力信号が出力されるデータ線に接続された前記スイッチ群に含まれる前記タイミング調整スイッチを、前記ドライバから負の出力信号が出力されるデータ線に接続されたスイッチ群に含まれる前記時分割スイッチよりも所定期間早くオンさせることを特徴とする。2上記1に記載の表示装置において、前記出力信号は、前記ドライバから出力される前記データ信号であることを特徴とする。3上記1または2に記載の表示装置において、前記出力信号は、前記データ信号の前記各画素への書き込み期間前に、前記ドライバから出力され、前記各画素に印加される、前記データ信号の電圧値よりも絶対値が大きい電圧値を有する正及び負のプリチャージ信号を含むことを特徴とする。4上記1乃至3のいずれかに記載の表示装置において、前記データセレクタ回路は、前記ドライバからの出力信号が入力される複数の入力端子を有し、前記各入力端子は、前記複数のスイッチ群のうち、2のスイッチ群毎に接続されることを特徴とする。5上記1乃至3のいずれかに記載の表示装置において、前記データセレクタ回路は、前記ドライバからの出力信号が入力される複数の入力端子を有し、前記各入力端子は、前記複数のスイッチ群のうち、3のスイッチ群毎に接続されることを特徴とする。6上記1乃至5のいずれかに記載の表示装置において、前記ドライバは、第1の水平期間に、前記各データ線に正または負の一方の極性を有する前記プリチャージ電圧を印加させ、基準電圧を印加させた後に、他方の極性を有するデータ信号を印加させることを特徴とする。7上記6に記載の表示装置において、前記ドライバは、前記第1の水平期間後の第2の水平期間に、前記各データ線に前記第1の水平期間に印加したデータ信号の同一の極性のデータ信号を印加させることを特徴とする。8上記7に記載の表示装置において、前記ドライバは、前記第2の水平期間には、前記各スイッチ群に含まれる前記タイミング調整スイッチをオフさせることを特徴とする。9上記1乃至8のいずれかに記載の表示装置において、前記ドライバは、前記データ信号の前記書き込み期間前に、基準電圧を出力することを特徴とする。10上記1乃至9のいずれかに記載の表示装置において、前記所定期間は、0ns乃至50nsであることを特徴とする。以下、本発明の実施形態について、図面を参照しつつ説明する。なお、図面については、同一又は同等の要素には同一の符号を付し、重複する説明は省略する。[第1の実施形態]図1は、本発明の第1の実施の形態における表示装置の概略を示す図である。図1に示すように、例えば、表示装置100は、TFT等図示せずが形成されたTFT基板102と、当該TFT基板102に対向し、カラーフィルタ図示せずが設けられたフィルタ基板101を有する。また、表示装置100は、TFT基板102及びフィルタ基板101に挟まれた領域に封入された液晶材料図示せずと、TFT基板102のフィルタ基板101側と反対側に接して位置するバックライト103を有する。図2は、本発明の表示装置の構成の概略について説明するための図である。図2に示すように、表示装置100は、表示領域201、ゲート回路202、データセレクタ回路203、ドライバ204を有する。表示領域201は、後述するマトリクス状に配置された複数の画素回路を含む。ゲート回路202は、ゲート回路202から延伸された複数のゲート線に順次ゲート信号を出力する。ドライバ204は、階調値に応じた表示信号を、データセレクタ回路203を介して、表示領域201に備えられた複数の画素回路に出力するとともに、ゲート回路202及び後述するデータセレクタ回路203を制御する。データセレクタ回路203は、複数の時分割スイッチを含み、ドライバ204からの制御信号に応じて、各データ線にドライバ204から出力されたデータ信号等を出力する。なお、上記表示領域201、ゲート回路202、データセレクタ回路203、ドライバ204等の詳細については後述する。なお、図2に示した構成は例示であって、これに限られるものではない。例えば、ドライバ204、データセレクタ回路203等はIC等の1のチップで構成されてもよい。図3は、表示領域の構成について説明するための図である。図3に示すように、TFT基板102は、図2の横方向に略等間隔に配置した複数のゲート線301と、図2の縦方向に略等間隔に配置した複数のデータ線302を有する。また、ゲート線301は、ゲート回路202に接続され、また、データ線302は、データセレクタ回路203を介して、ドライバ204に接続される。ゲート回路202は、複数のゲート線301それぞれに対応する複数の基本回路図示せずを有する。なお、各基本回路は、ドライバ204からの制御信号115に応じて、1フレーム期間のうち、対応するゲート走査期間信号ハイ期間にはハイ電圧となり、それ以外の期間信号ロー期間にはロー電圧となるゲート信号を、対応するゲート線301に出力する。ゲート線301及びデータ線302によりマトリクス状に区画された各画素回路303は、それぞれ、TFT304、画素電極305、及び、コモン電極306を有する。ここで、TFT304のゲートは、ゲート線301に接続され、入力側ソース又はドレインの一方は、データ線302に接続され、出力側他方は、画素電極305に接続される。コモン電極306は、コモン信号線307に接続される。なお、画素電極305とコモン電極306は、互いに対向する。次に、上記のように構成された画素回路303の動作について説明する。ドライバ204は、コモン信号線307を介して、コモン電極306に、基準電圧を印加する。また、ドライバ204により制御されるゲート回路202は、ゲート線301を介して、TFT304のゲート電極に、ゲート信号を出力する。更に、ドライバ204は、データセレクタ回路203を制御して、ゲート信号が出力されたTFT304に、データ線302を介して、階調値に応じたデータ信号やプリチャージ電圧を供給する。当該データ信号の電圧やプリチャージ電圧は、更に、TFT304を介して、画素電極305に印加される。この際、画素電極305とコモン電極306との間に電位差が生じる。そして、ドライバ204が画素電極305とコモン電極306との間に生じる電位差を制御することにより、液晶材料の液晶分子の配光等を制御する。ここで、液晶材料には、バックライト103からの光が案内されていることから、上記のように液晶分子の配光等を制御することにより、バックライト103からの光の量を調節でき、結果として、画像を表示することができる。次に、本実施の形態におけるデータセレクタ回路203の構成の一例について説明する。図4は、本実施の形態におけるデータセレクタ回路の構成を説明するための図である。図4に示すように、データセレクタ回路203は、ドライバ204からのデータ信号が入力される複数の入力端子5a乃至5cと、複数の時分割スイッチSW1乃至SW6と、複数のタイミング調整スイッチTSW1乃至TSW6とを有し、複数の時分割スイッチSW1乃至SW6と、複数のタイミング調整スイッチTSW1乃至TSW6の出力側は各データ線D1乃至D6データ線302に相当に接続される。なお、図4においては説明の簡略化のため、3の入力端子5a乃至5c、6の時分割スイッチSW1乃至SW6、6のタイミング調整スイッチTSW1乃至TSW6、6のデータ線D1乃至D6のみを示すが、本実施の形態におけるデータセレクタ回路203これに限られないことはいうまでもない。また、データ線D1乃至D6は、例えば、順にRGB各色の各画素回路303に接続される。各時分割スイッチSW1乃至SW6は、例えば、NMOSトランジスタで構成される。1のドライバ204からの入力端子5a乃至5cは、2の時分割スイッチSW1乃至SW6の入力側に接続され、出力側がそれぞれ2のデータ線302に出力される。例えば、入力端子5aは時分割スイッチSW1及びSW2の入力側に接続され、出力側はそれぞれデータ線D1及びD2に接続される等である。また、複数の時分割スイッチSW1乃至SW6のうち、奇数番目のスイッチ、例えばSW1、SW3のゲート等は、時分割スイッチ制御線7aに接続される。また、複数の時分割スイッチSW1乃至SW6のうち、偶数番目のスイッチ、例えばSW2、SW4のゲート等は、時分割スイッチ制御線7bに接続される。同様に、各タイミング調整スイッチTSW1乃至TSW6は、例えば、NMOSトランジスタで構成される。1のドライバ204からの入力端子5a乃至5cは、2のタイミング調整スイッチTSW1乃至TSW6の入力側に接続され、出力側がそれぞれ2のデータ線302に出力される。例えば、入力端子5aはタイミング調整スイッチTSW1及びTSW2の入力側に接続され、出力側はそれぞれデータ線D1及びD2に接続される等である。また、複数のタイミング調整スイッチTSW1乃至TSW6のうち、4k-3番目のスイッチ、及び4k-2番目のスイッチ、例えばタイミング調整スイッチTSW1、TSW2のゲート等は、タイミング調整スイッチ制御線10aに接続される。また、複数のタイミング調整スイッチTSW1乃至TSW6のうち、4k-1番目のスイッチ、及び4k番目のスイッチ、例えばタイミング調整スイッチTSW3、TSW4のゲート等は、タイミング調整スイッチ制御線9aに接続される。なお、ここで、kは、1以上の自然数とする。なお、1の入力端子5a乃至5cと1のデータ線302に対して、1の時分割スイッチSW1乃至SW6と、1のタイミング調整スイッチTSW1乃至TSW6は、並列接続され、1組の時分割スイッチSW1乃至SW6とタイミングスイッチTSW1乃至TSW6が1のスイッチ群を構成する。次に、図5を用いて、当該データセレクタ回路203の駆動タイミングについて説明する。なお、図5においてSIG1はドライバ204から入力端子5aに入力される信号を示し、SIG2は、入力端子5bに入力される信号を示す。時分割スイッチ制御信号ASW1は、時分割スイッチ制御線7aに入力される信号を示し、時分割スイッチ制御信号ASW2は、時分割スイッチ制御線7bに入力される信号を示す。タイミング調整スイッチ制御信号ASWP1は、タイミング調整スイッチ制御線9aに入力される信号を示し、タイミング調整スイッチ制御信号ASWN1は、タイミング調整スイッチ制御線10aに入力される信号を示す。まず、タイミング11t11で、時分割スイッチ制御信号ASWP1がオン電圧となり、タイミング調整スイッチTSW3及びタイミング調整スイッチTSW4がオンする。次のタイミング1t1で、時分割スイッチ制御信号ASW1及び時分割スイッチ制御信号ASW2がオン電圧となり、時分割スイッチSW1及び時分割スイッチSW2がオンする。また、このとき、ドライバ204から入力端子5aには負のプリチャージ電圧が印加され、入力端子5bには、正のプリチャージ電圧が印加される。これにより、負のプリチャージ電圧が時分割スイッチSW1及び時分割スイッチSW2を介して、データ線D1及びデータ線D2に出力される。また、正のプリチャージ電圧が時分割スイッチSW3、時分割スイッチSW4、タイミング調整スイッチTSW3、タイミング調整スイッチTSW4を介して、データ線D3及びD4に出力される。ここで、時分割スイッチSW3及び時分割スイッチSW4の入力側には、正のプリチャージ電圧が入力されていることから、上記のようにNMOSトランジスタの特性により、負のプリチャージ電圧が入力されている時分割スイッチSW1及び時分割スイッチSW2よりも出力側の立ち上がりが遅れる。しかしながら、TSW3及びタイミング調整スイッチTSW4を時分割スイッチSW1及び時分割スイッチSW2よりも所定の期間、例えばTa期間早いタイミングでオンさせることにより、上記立ち上がりの遅れに伴う時間差を抑制することができる。言い換えれば、つまり、データ線D1及びデータ線D2に出力される負のプリチャージ電圧と、データ線D3及びデータ線D4に出力される正のプリチャージ電圧との間の電圧値の絶対値の差を縮小させることができる。より具体的には、図6aに示すように、例えば上記のようなタイミング調整スイッチTSW1乃至TSW6を有しない場合、データ線D1に出力される負のプリチャージ電圧の立ち上がりは、データ線D3に出力される正のプリチャージ電圧の立ち上がりよりも早い。したがって、当該立ち上がりの差異によりコモン電極306の電圧が変動する。しかしながら、上記のようにタイミング調整スイッチTSW1乃至TSW6を設けて、当該タイミング調整スイッチTSW1乃至TSW6を時分割スイッチSW1乃至SW6がオンされるタイミングよりも所定期間早くオンさせることで、立ち上がりの差異を抑制することができる。具体的には図6bに示すように、データ線D3に対応するタイミング調整スイッチTSW3を時分割スイッチSW3等よりも早くオンさせることで、データ線D3に出力される正のプリチャージ電圧の立ち上がりとデータ線D1に出力される負のプリチャージ電圧の立ち上がりを同様とすることができる。これにより、図6aに示したコモン電極の電位の変動に比べ、コモン電極の電位の変動を抑制することができる。タイミング2t2で、時分割スイッチ制御信号ASW1はオン電圧となる。また、入力端子5aにはGND電圧から正の書き込み電圧が印加されるとともに、入力端子5bには負の書き込み電圧が印加される。これにより、データ線D1には、正の書き込み電圧が入力され、データ線D3には負の書き込み電圧が入力される。次のタイミング3t3には、時分割スイッチ制御信号ASW2はオン電圧となる。また、入力端子5aにはGND電圧から正の書き込み電圧が印加されるとともに、入力端子5bにはGND電圧から負の書き込み電圧が印加される。これにより、データ線D2には、正の書き込み電圧が入力され、データ線D4には負の書き込み電圧が入力される。タイミング4t4では、時分割スイッチ制御信号ASW1がオン電圧となる。また、入力端子5aには、正の書き込み電圧が印加されるとともに、入力端子5bには、負の書き込み電圧が印加される。これにより、データ線D1には、正の書き込み電圧が入力され、データ線D3には負の書き込み電圧が入力される。タイミング5t5では、時分割スイッチ制御信号ASW2はオン電圧となる。また、入力端子5aには正の書き込み電圧が印加されるとともに、入力端子5bには負の書き込み電圧が印加される。これにより、データ線D2には、正の書き込み電圧が入力され、データ線D4には負の書き込み電圧が入力される。次のタイミング12t12で、タイミング調整スイッチ制御信号ASWN1がオン電圧となり、タイミング調整スイッチTSW1及びタイミング調整スイッチTSW2がオンする。次のタイミング6t6で、時分割スイッチ制御信号ASW1及び時分割スイッチ制御信号ASW2がオン電圧となり、時分割スイッチSW1、時分割スイッチSW2、時分割スイッチSW3、時分割スイッチSW4がオンする。また、このとき、入力端子5aには正のプリチャージ電圧が印加され、入力端子5bには、負のプリチャージ電圧が印加される。これにより、正のプリチャージ電圧が時分割スイッチSW1、時分割スイッチSW2、タイミング調整スイッチTSW1、タイミング調整スイッチTSW2を介して、データ線D1及びD2に出力される。また、負のプリチャージ電圧が時分割スイッチSW3、時分割スイッチSW4を介して、データ線D3及びD4に出力される。ここで、時分割スイッチSW1及び時分割スイッチSW2の入力側には、正のプリチャージ電圧が入力されていることから、上記のようにNMOSトランジスタの特性により、負のプリチャージ電圧が入力されている時分割スイッチSW3及び時分割スイッチSW4よりも出力側の立ち上がりが遅れる。しかしながら、上記のように、タイミング調整スイッチTSW1及びタイミング調整スイッチTSW2を時分割スイッチSW1乃至時分割スイッチSW4よりも所定の期間、例えばTa期間早いタイミングでオンさせることにより、上記立ち上がりの遅れに伴う時間差を抑制することができる。言い換えれば、つまり、データ線D1及びD2に出力される正のプリチャージ電圧と、データ線D3及びD4に出力される負のプリチャージ電圧との間の電圧値の絶対値の差を縮小させることができる。なお、その後GND電圧にプリチャージされる。次のタイミング7t7では、時分割スイッチ制御信号ASW1はオン電圧となる。また、入力端子5aにはGND電圧から負の書き込み電圧が印加されるとともに、入力端子5bにはGND電圧から正の書き込み電圧が印加される。これにより、データ線D1には、負の書き込み電圧が入力され、データ線D3には正の書き込み電圧が入力される。次のタイミング8t8には、時分割スイッチ制御信号ASW2はオン電圧となる。また、入力端子5aにはGND電圧から正の書き込み電圧が印加されるとともに、入力端子5bにはGND電圧から負の書き込み電圧が印加される。これにより、データ線D2には、負の書き込み電圧が入力され、データ線D4には正の書き込み電圧が入力される。タイミング9t9では、時分割スイッチ制御信号ASW1がオン電圧となる。また、入力端子5aには、負の書き込み電圧が印加されるともに、入力端子5bには、正の書き込み電圧が印加される。これにより、データ線D1には、負の書き込み電圧が入力され、データ線D3には正の書き込み電圧が入力される。タイミング10t10では、時分割スイッチ制御信号ASW2がオン電圧となる。また、入力端子5aには、負の書き込み電圧が印加されるともに、入力端子5bには、正の書き込み電圧が印加される。これにより、データ線D2には、負の書き込み電圧が入力され、データ線D4には正の書き込み電圧が入力される。なお、タイミング10t10以降の動作については、上記の4水平期間の動作を繰り返し行うので説明を省略する。ここで、上記においては、1水平期間に相当する期間は、図16に示した場合と同様であって、例えば、タイミング11乃至12の期間が2水平期間に相当する。また、同様に、上記においては、説明の簡略化のため、各データ線D1乃至D6に入力されるデータ信号SIG1及びSIG2は、所定の電圧例えば白表示または黒表示に相当として説明した。上記のように構成することで、正及び負のプリチャージを行う際における、時分割スイッチSW1乃至SW6間の立ち上がりの差を抑制することができ、結果として、表示パネルにおけるノイズの発生を抑制することができる。具体的には、例えば、一例として上記実施の形態を用いた場合の上記所定の期間Taとコモン電極306との関係を図7に示す。図7において縦軸はコモン電極306のピーク電圧を示し、横軸は、タイミング1の時間からタイミング11の時間の差を示す。つまり、その絶対値がTaに相当する。図7からわかるように、Taを、例えば、0ns乃至50nsとすることにより、コモン電極306のピーク電圧をほぼ解消することができる。また、上記実施の形態によれば、RGBスイッチを有しないパネルに比べて表示パネルを小型化することもできる。更に、本実施の形態における表示装置がタッチパネルを搭載して用いられる場合には、パネル表面ノイズによるタッチパネル誤作動を防止することもできる。なお、本発明は、上記実施の形態に限定されるものではなく、種々の変形が可能である。例えば、上記実施の形態で示した構成と実質的に同一の構成、同一の作用効果を奏する構成又は同一の目的を達成することができる構成で置き換えることができる。[第2の実施形態]次に、本発明の第2の実施形態を説明する。第2の実施の形態においては、主にデータセレクタ回路203の構成が、第1の実施の形態と異なり、1のデータ線毎にプリチャージ及び書き込み時に、極性が反転する点が異なる。なお、下記において第1の実施形態と同様である点については説明を省略する。図8は、第2の実施形態におけるデータセレクタ回路の一例について説明するための図である。図8に示すように、第1の実施の形態と同様に、データセレクタ回路203は、ドライバ204からのデータ信号が入力される入力端子5a、5bと、複数の時分割スイッチSW1乃至SW6と、複数のタイミング調整スイッチTSW1乃至TSW6とを有し、複数の時分割スイッチSW1乃至SW6と、複数のタイミング調整スイッチTSW1乃至TSW6の出力側は各データ線D1乃至D6データ線302に相当に接続される。なお、図8においても同様に、説明の簡略化のため、一部のスイッチSW1乃至SW6等のみを示すが、これに限られない。本実施形態においては、第1の実施形態と同様に、1のドライバ204からの入力端子5a、5bは、2の時分割スイッチSW1乃至SW6の入力側に接続され、出力側がそれぞれ2のデータ線D1乃至D6に出力されるが、本実施の形態においては、1のドライバ204からの入力端子5a、5bは、順番に並んだ複数の時分割スイッチSW1乃至SW6のうち、1の時分割スイッチSW1乃至SW6毎に接続される。例えば、入力端子5aは時分割スイッチSW1及び時分割スイッチSW3の入力側に接続され、出力側はそれぞれデータ線D1及びD3に接続される等である。また、複数の時分割スイッチSW1乃至SW6のうち、奇数番目のスイッチ、例えば、時分割スイッチSW1、時分割スイッチSW3のゲート等は、時分割スイッチ制御線7aに接続される。また、複数の時分割スイッチSW1乃至SW6のうち、偶数番目のスイッチ、例えば、時分割スイッチSW2、時分割スイッチSW4のゲート等は、時分割スイッチ制御線7bに接続される。同様に、第1の実施形態と同様に、1のドライバ204からの入力端子5a、5bは、2のタイミング調整スイッチTSW1乃至TSW6の入力側に接続され、出力側がそれぞれ2のデータ線D1乃至D6に出力されるが、本実施の形態においては、1のドライバ204からの入力端子5a、5bは、順番に並んだ複数のタイミング調整スイッチTSW1乃至TSW6のうち、1のタイミング調整スイッチTSW1乃至TSW6毎に接続される。具体的には、例えば、入力端子5aはタイミング調整スイッチTSW1及びタイミング調整スイッチTSW3の入力側に接続され、出力側はそれぞれデータ線D1及びデータ線D3に接続される等である。また、複数のタイミング調整スイッチTSW1乃至TSW6のうち、奇数番目のスイッチ、例えばタイミング調整スイッチTSW1、TSW3のゲート等は、タイミング調整スイッチ制御線10aに接続される。また、複数のタイミング調整スイッチTSW1乃至TSW6のうち、偶数番目のスイッチ、例えばタイミング調整スイッチTSW2、タイミング調整スイッチTSW4のゲート等は、タイミング調整スイッチ制御線9aに接続される。なお、当該データセレクタ回路203の駆動タイミングについては、上記第1の実施の形態と同様であるので、省略する。本実施の形態によれば、上記第1の実施の形態と同様に、正及び負のプリチャージを行う際における、時分割スイッチ間の立ち上がりの差を抑制することができ、結果として、表示パネルにおけるノイズの発生を抑制することができる。[第3の実施の形態]次に、本発明の第3の実施形態を説明する。第3の実施の形態においては、主にデータセレクタ回路203の構成が、主に、ドライバ204からのデータ信号が入力される入力端子5a、5bが3に分割されて対応する時分割スイッチSW1乃至SW6等に入力される点が、第1の実施の形態と異なり、1のデータ線D1乃至D6毎にプリチャージ電圧及びデータ信号の書き込み時に、極性が反転する点が異なる。なお、下記において第1の実施形態と同様である点については説明を省略する。図9は、第3の実施形態におけるデータセレクタ回路の構成について説明するための図である。本実施の形態においては、第1の実施の形態と同様に、データセレクタ回路203は、ドライバ204からのデータ信号が入力される入力端子5a、5bと、複数の時分割スイッチSW1乃至SW6と、複数のタイミング調整スイッチTSW1乃至TSW6とを有し、複数の時分割スイッチSW1乃至SW6と、複数のタイミング調整スイッチTSW1乃至TSW6は、各データ線D1乃至D6に接続される。図9に示すように、1のドライバ204からの入力端子5a、5bは、3の時分割スイッチSW1乃至SW6の入力側に接続され、出力側がそれぞれ3のデータ線D1乃至D6に出力される。また、1のドライバ204からの入力端子5a、5bは、順番に並んだ複数の時分割スイッチSW1乃至SW6のうち、1の時分割スイッチSW1乃至SW6毎に接続される。例えば、入力端子5aは、時分割スイッチSW1、時分割スイッチSW3、SW5の入力側に接続され、出力側はそれぞれデータ線D1、D3、D5に接続される等である。また、複数の時分割スイッチSW1乃至SW6のうち、3k-2番目のスイッチ、例えば時分割スイッチSW1、時分割スイッチSW4のゲート等は、時分割スイッチ制御線7aに接続される。また、複数の時分割スイッチのうち、3k-1番目のスイッチ、例えば時分割スイッチSW2、SW5のゲート等は、時分割スイッチ制御線7bに接続される。更に、複数の時分割スイッチのうち、3k番目のスイッチ、例えば、時分割スイッチSW3、SW6のゲート等は、時分割スイッチ制御線7cに接続される。なお、ここで、kは、1以上の自然数とする。同様に、1のドライバ204からの入力端子5a、5bは、3のタイミング調整スイッチTSW1乃至TSW6の入力側に接続され、出力側がそれぞれ3のデータ線D1乃至D6に出力される。また、1のドライバ204からの入力端子5a、5bは、順番に並んだ複数のタイミング調整スイッチTSW1乃至TSW6のうち、1のタイミング調整スイッチTSW1乃至TSW6毎に接続される。例えば、入力端子5aはタイミング調整スイッチTSW1、TSW3、TSW5の入力側に接続され、出力側はそれぞれデータ線D1、D3、D5に接続される等である。また、複数のタイミング調整スイッチTSW1乃至TSW6のうち、奇数番目のスイッチ、例えばタイミング調整スイッチTSW1、TSW3のゲート等は、タイミング調整スイッチ制御線10aに接続される。また、複数のタイミング調整スイッチTSW1乃至TSW6のうち、偶数番目のスイッチ、例えばタイミング調整スイッチTSW2、タイミング調整スイッチTSW4のゲート等は、タイミング調整スイッチ制御線9aに接続される。なお、駆動タイミングについては、図5に示した駆動タイミングを3分割に対応させた駆動タイミングとなる他は、同様であるので、説明を省略する。本実施の形態によれば、正及び負のプリチャージを行う際における、時分割スイッチ間の立ち上がりの差を抑制することができ、結果として、表示パネルにおけるノイズの発生を抑制することができる。[第4の実施形態]次に、本発明の第4の実施形態を説明する。第4の実施の形態においては、主にデータセレクタ回路203の構成が、第1の実施の形態と異なり、また、データ信号の書き込み時にもタイミング調整スイッチTSW1乃至TSW6を用いて、データ信号書き込みの際に生じる、時分割スイッチSW1乃至SW6から出力される出力信号の立ち上がりの差を抑制する点が異なる。なお、下記において第1の実施形態と同様である点については説明を省略する。図10は、本実施形態におけるデータセレクタ回路の一例について説明するための図である。第1の実施の形態と同様に、本実施の形態におけるデータセレクタ回路203は、ドライバ204からのデータ信号が入力される入力端子5a乃至5cと、複数の時分割スイッチSW1乃至SW6と、複数のタイミング調整スイッチTSW1乃至TSW6とを有し、複数の時分割スイッチSW1乃至SW6と、複数のタイミング調整スイッチTSW1乃至TSW6の出力側は、各データ線D1乃至D6に接続される。本実施形態においては、第1の実施形態と同様に、1のドライバ204からの入力端子5a乃至5cは、2に分割されて2の時分割スイッチSW1乃至SW6及びタイミング調整スイッチTSW1乃至TSW6の入力側に接続され、出力側がそれぞれ2のデータ線D1乃至D6に出力される。具体的には、例えば、入力端子5aは時分割スイッチSW1及び時分割スイッチSW2の入力側に接続され、出力側はそれぞれデータ線D1及びD2に接続される等である。また、複数の時分割スイッチSW1乃至SW6のうち、奇数番目のスイッチ、例えば、時分割スイッチSW1、時分割スイッチSW3のゲート等は、時分割スイッチ制御線7aに接続される。また、複数の時分割スイッチSW1乃至SW6のうち、偶数番目のスイッチ、例えば、時分割スイッチSW2、時分割スイッチSW4のゲート等は、時分割スイッチ制御線7bに接続される。同様に、1のドライバ204からの入力端子5a乃至5cは、2のタイミング調整スイッチTSW1乃至TSW6の入力側に接続され、出力側がそれぞれ2のデータ線D1乃至D6に出力される。例えば、入力端子5aはタイミング調整スイッチTSW1及びタイミング調整スイッチTSW2の入力側に接続され、出力側はそれぞれデータ線D1及びD2に接続される等である。また、複数のタイミング調整スイッチTSW1乃至TSW6のうち、例えば、図中左から4k-3番目のスイッチ、例えば、タイミング調整スイッチTSW1、TSW5のゲート等は、タイミング調整スイッチ制御線10aに接続される。また、複数のタイミング調整スイッチTSW1乃至TSW6のうち、4k-2番目のスイッチ、例えばタイミング調整スイッチTSW2、TSW6のゲート等は、タイミング調整スイッチ10bに接続される。ここで、kは1以上の自然数とする。また、複数のタイミング調整スイッチTSW1乃至TSW6のうち、4k-1番目のスイッチ、例えばTSW3のゲート等は、タイミング調整スイッチ制御線9aに接続される。また、複数のタイミング調整スイッチTSW1乃至TSW6のうち、4k番目のスイッチ、例えばタイミング調整スイッチTSW4のゲート等は、タイミング調整スイッチ制御線9bに接続される。ここで、kは1以上の自然数とする。次に、図11を用いて当該データセレクタ回路203の駆動タイミングについて説明する。なお、図11において、SIG1はドライバ204から入力端子5aに入力される信号を示し、SIG2は、入力端子5bに入力される信号を示す。時分割スイッチ制御信号ASW1は、時分割スイッチ制御線7aに入力される信号を示し、時分割スイッチ制御信号ASW2は、時分割スイッチ制御線7bに入力される信号を示す。タイミング調整スイッチ制御信号ASWP1は、タイミング調整スイッチ制御線9aに入力される信号を示し、タイミング調整スイッチ制御信号ASWP2は、タイミング調整スイッチ制御線9bに入力される信号を示す。タイミング調整スイッチ制御信号ASWN1は、タイミング調整スイッチ制御線10aに入力される信号を示し、タイミング調整スイッチ制御信号ASWN2は、タイミング調整スイッチ制御線10bに入力される信号を示す。タイミング11t11で、タイミング調整スイッチ制御信号ASWP1以下、ASWP1とする、タイミング調整スイッチ制御信号ASWP2以下、ASWP2とするがオン電圧となり、タイミング調整スイッチTSW3、タイミング調整スイッチTSW4がオンする。次のタイミング1t1で、時分割スイッチ制御信号ASW1及び時分割スイッチ制御信号ASW2がオン電圧となり、時分割スイッチSW1乃至SW6がオンする。また、このとき、入力端子5aには負のプリチャージ電圧が印加され、入力端子5bには、正のプリチャージ電圧が印加される。これにより、負のプリチャージ電圧が時分割スイッチSW1及び時分割スイッチSW2を介して、データ線D1、D2に出力される。また、正のプリチャージ電圧が時分割スイッチSW3、時分割スイッチSW4、時分割スイッチTSW3、タイミング調整スイッチTSW4を介して、データ線D3及びD4に出力される。ここで、時分割スイッチSW3及び時分割スイッチSW4の入力側には、正のプリチャージ電圧が入力されていることから、上記のようにNMOSトランジスタの特性により、負のプリチャージ電圧が入力されている時分割スイッチSW1及び時分割スイッチSW2等よりも出力側の立ち上がりが遅れる。しかしながら、タイミング調整スイッチTSW3及びタイミング調整スイッチTSW4を時分割スイッチSW1及び時分割スイッチSW2よりも所定の期間、例えばTa期間早いタイミングでオンさせることにより、上記立ち上がりの遅れに伴う時間差を抑制することができる。言い換えれば、つまり、データ線D1及びD2に出力される負のプリチャージ電圧と、データ線D3及びD4に出力される正のプリチャージ電圧との間の電圧値の絶対値の差を縮小させることができる。タイミング12t12では、タイミング調整スイッチ制御信号ASWN1以下ASWN1とするがオン電圧となり、タイミング調整スイッチTSW1、TSW5がオンする。タイミング2t2では、時分割スイッチ制御信号ASW1はオン電圧となる。また、入力端子5aにはGND電圧から正の書き込み電圧が印加されるとともに、入力端子5bには負の書き込み電圧が印加される。これにより、データ線D1には、正の書き込み電圧が入力され、データ線D3には負の書き込み電圧が入力される。ここで、時分割スイッチSW1の入力側には、正の書き込み電圧が入力されていることから、上記のようにNMOSトランジスタの特性により、負の書き込み電圧が入力されている時分割スイッチSW3よりも出力側の立ち上がりが遅れる。しかしながら、上記のように、タイミング調整スイッチTSW1を時分割スイッチSW1及び時分割スイッチSW3よりも所定の期間、例えばTa期間早いタイミングでオンさせることにより、上記立ち上がりの遅れに伴う時間差を抑制することができる。言い換えれば、つまり、データ線D1に出力される正の書き込み電圧と、データ線D3に出力される負の書き込み電圧との間の電圧値の絶対値の差を縮小させることができる。タイミング13t13では、タイミング調整スイッチ制御信号ASWN2以下、ASWN2とするがオン電圧となり、タイミング調整スイッチTSW2、TSW6がオンする。タイミング3t3では、時分割スイッチ制御信号ASW2はオン電圧となる。また、入力端子5aには正の書き込み電圧が印加されるとともに、入力端子5bには負の書き込み電圧が印加される。これにより、データ線D2には、正の書き込み電圧が入力され、データ線D4には負の書き込み電圧が入力される。ここで、時分割スイッチSW4の入力側には、正の書き込み電圧が入力されていることから、上記のようにNMOSトランジスタの特性により、負の書き込み電圧が入力されている時分割スイッチSW2よりも出力側の立ち上がりが遅れる。しかしながら、上記のように、タイミング調整スイッチTSW2を時分割スイッチSW2等よりも所定の期間、例えばTa期間早いタイミングでオンさせることにより、上記立ち上がりの遅れに伴う時間差を抑制することができる。言い換えれば、つまり、データ線D2に出力される正の書き込み電圧と、データ線D4に出力される負の書き込み電圧との間の電圧値の絶対値の差を縮小させることができる。タイミング14t14では、ASWN1がオン電圧となり、タイミング調整スイッチTSW1、TSW5がオンする。次のタイミング4t4では、時分割スイッチ制御信号ASW1は、オン電圧となる。また、入力端子5aには正の書き込み電圧が印加されるとともに、入力端子5bには負の書き込み電圧が印加されている。これにより、例えば、データ線D1には、正の書き込み電圧が入力され、データ線D3には負の書き込み電圧が入力される。ここで、時分割スイッチSW1の入力側には、正の書き込み電圧が入力されていることから、上記のようにNMOSトランジスタの特性により、負の書き込み電圧が入力されている時分割スイッチSW3等よりも出力側の立ち上がりが遅れる。しかしながら、上記のように、タイミング調整スイッチTSW1を時分割スイッチSW1よりも所定の期間、例えばTa期間早いタイミングでオンさせることにより、上記立ち上がりの遅れに伴う時間差を抑制することができる。言い換えれば、つまり、データ線D1に出力される正の書き込み電圧と、データ線D3に出力される負の書き込み電圧との間の電圧値の絶対値の差を縮小させることができる。タイミング15t15では、ASWN2がオン電圧となり、タイミング調整スイッチTSW2、TSW6がオンする。タイミング5t5では、時分割スイッチ制御信号ASW2はオン電圧となる。また、入力端子5aには正の書き込み電圧が印加されるとともに、入力端子5bには負の書き込み電圧が印加されている。これにより、データ線D2には、正の書き込み電圧が入力され、データ線D4には負の書き込み電圧が入力される。ここで、時分割スイッチSW2の入力側には、正の書き込み電圧が入力されていることから、上記のようにNMOSトランジスタの特性により、負の書き込み電圧が入力されている時分割スイッチSW4よりも出力側の立ち上がりが遅れる。しかしながら、上記のように、タイミング調整スイッチTSW2を時分割スイッチSW2等よりも所定の期間、例えばTa期間早いタイミングでオンさせることにより、上記立ち上がりの遅れに伴う時間差を抑制することができる。言い換えれば、つまり、データ線D2に出力される正の書き込み電圧と、データ線D4に出力される負の書き込み電圧との間の電圧値の絶対値の差を縮小させることができる。次の2水平期間においても、入力端子に入力される書き込み電圧等の符号が変わる点を除けば、動作は同様であるため、説明は省略する。なお、本実施の形態においては、図11に示した駆動タイミングに代えて、図12に示した駆動タイミングを用いてもよい。図12に示した駆動タイミングは、極性反転のしない水平期間において、タイミング補正をしない点が図12と異なる。この場合、具体的には、例えば、図11に示した偶数番目の水平期間においては、タイミング補正を行わない。言い換えれば、例えば、図11におけるタイミング14及びタイミング15等においては、ASWP1、2とASWN1、2はオフ電圧に維持される。より具体的には、例えば、図11に示した、上述のタイミング14及びタイミング15、タイミング19、タイミング20に伴うタイミング補正処理を行わない。上記のように構成することで、正及び負のプリチャージを行う際、及びデータ信号を書き込みの際における、時分割スイッチ間の立ち上がりの差を抑制することができ、結果として、表示パネルにおけるノイズの発生を抑制することができる。第5の実施形態次に、本発明の第5の実施形態を説明する。本実施の形態においては、主に、データセレクタ回路203の構成、つまり、データ信号等の入力端子5a、5bが3の時分割スイッチSW1乃至SW3等に分割されて、対応するテータ線D1乃至D6に接続される点が、第1の実施の形態と異なり、1のデータ線D1乃至D6毎に、プリチャージ電圧及び書き込み電圧の、極性が反転する点が異なる。なお、下記において第1の実施形態と同様である点については説明を省略する。図13は、本実施の形態におけるデータセレクタ回路の構成を説明するための図である。第3の実施形態と同様に、1のドライバ204からの入力端子5a、5bは、3の時分割スイッチSW1乃至SW6の入力側に接続され、出力側がそれぞれ3のデータ線D1乃至D6に出力される。また、1のドライバ204からの入力端子5a、5bは、順番に並んだ複数の時分割スイッチSW1乃至SW6のうち、1の時分割スイッチSW1乃至SW6毎に接続される。例えば、入力端子5aは時分割スイッチSW1、SW3、SW5の入力側に接続され、時分割スイッチSW1、SW3、SW5の出力側はそれぞれデータ線D1、D3、D5に接続される等である。また、複数の時分割スイッチSW1乃至SW6のうち、3k-2番目のスイッチ、例えば、時分割スイッチSW1、時分割スイッチSW4のゲート等は、時分割スイッチ制御線7aに接続される。また、複数の時分割スイッチSW1乃至SW6のうち、3k-1番目のスイッチ、例えば、時分割スイッチSW2、SW5のゲート等は、時分割スイッチ制御線7bに接続される。更に、複数の時分割スイッチSW1乃至SW6のうち、3k番目のスイッチ、例えば、時分割スイッチSW3、SW6のゲート等は、時分割スイッチ制御線7cに接続される。ここで、kは、1以上の自然数とする。また、1のドライバ204からの入力端子5a、5bは、3のタイミング調整スイッチTSW1乃至TSW6の入力側に接続され、出力側がそれぞれ3のデータ線D1乃至D6に出力される。また、1のドライバ204からの入力端子5a、5bは、順番に並んだ複数のタイミング調整スイッチTSW1乃至TSW6のうち、1のタイミング調整スイッチ毎に接続される。例えば、入力端子5aはタイミング調整スイッチTSW1、TSW3、TSW5の入力側に接続され、出力側はそれぞれデータ線D1、D3、D5に接続される等である。また、複数のタイミング調整スイッチTSW1乃至TSW6のうち、6k-5番目のスイッチ、例えばタイミング調整スイッチTSW1のゲート等は、タイミング調整スイッチ制御線10aに接続される。6k-4番目のスイッチ、例えば、タイミング調整スイッチTSW2のゲート等は、タイミング調整スイッチ制御線9bに接続される。6k-3番目のスイッチ、例えばTSW3のゲート等は、タイミング調整スイッチ制御線10cに接続される。6k-2番目のスイッチ、例えば、タイミング調整スイッチTSW4のゲート等は、タイミング調整スイッチ制御線9aに接続される。6k-1番目のスイッチ、例えば、TSW5のゲート等は、タイミング調整スイッチ制御線10bに接続される。6k番目のスイッチ、例えばTSW6のゲート等は、タイミング調整スイッチ制御線9cに接続される。なお、kは1以上の自然数である。次に、本実施の形態における駆動タイミングについて説明する。図14に示すように、最初の水平期間内にプリチャージ動作を行った後、3のデータ線D1乃至D6に書き込みを行い、次の1水平期間内にデータ信号を書き込む。当該動作を、プリチャージ電圧及び書き込み電圧の極性を反転させながら繰り返し行う。つまり、1水平期間内に3のデータ線D1乃至D6に書き込み電圧を出力させる他は、第4の実施形態と同様であるので詳細な説明については省略する。なお、各プリチャージ動作及び各データ線D1乃至D6への書き込み動作時にタイミング調整スイッチTSW1乃至TSW6を用いて、正電圧のプリチャージ及び正電圧の書き込みの立ち上がりの遅れに伴う時間差を抑制する点についても同様である。上記のように構成することで、正及び負のプリチャージを行う際及びデータ信号を書き込みの際における、時分割スイッチ間の立ち上がりの差を抑制することができ、結果として、表示パネルにおけるノイズの発生を抑制することができる。なお、本発明は、上記実施の形態1乃至5に限定されるものではなく、種々の変形が可能である。例えば、上記実施の形態1乃至5で示した構成と実質的に同一の構成、同一の作用効果を奏する構成又は同一の目的を達成することができる構成で置き換えることができる。例えば、上記実施の形態1乃至5については、1のドライバ204からの入力端子を2または3の時分割スイッチを介して、各時分割スイッチ2または3に対応する各ドレイン線に入力されるいわゆる2または3分割構成を例として説明したが、これに限られず、N分割構成であってもよい。なお、この場合、Nは、1以上の自然数とする。また、上記実施の形態1乃至5については、1または2ライン毎に極性が反転する1または2ライン毎ドット反転する構成を例として説明したが、Nライン毎にドット反転する構成としてもよい。なお、この場合、Nは、1以上の自然数とする。更に、上記実施の形態1乃至5で示したデータセレクタ回路203は一例であって、上記実施の形態1乃至5で示したデータセレクタ回路203の構成と実質的に同一の構成、同一の作用効果を奏する構成又は同一の目的を達成することができる構成で置き換えてもよい。例えば、上記においては、時分割スイッチSW1乃至SW6及びタイミング調整スイッチTSW1乃至TSW6を、NMOSトランジスタで構成したが、これに代えてPMOSトランジスタで構成してもよい。この場合、時分割スイッチSW1乃至SW6等の立ち上がりは、正負逆となるので、上記構成と逆の構成、つまり、負のデータ信号等が付加されるタイミングを補正することとなる。また、上記においては、所定期間Taをデータ信号印加時とプリチャージ電圧印加時で同様としたが、上記のような目的及び効果と実質的に同様の目的等を達成することができる限り、正または負のデータ信号印加時、正または負のプリチャージ電圧印加時、それぞれでノイズ低減のために最適化されたそれぞれ異なる期間を用いてもよい。なお、本発明の表示装置100は、IPS方式、VAVerticallyAligned方式、TNTwistedNematic方式等の液晶表示装置であってもよいし、有機EL表示装置等であってもよい。