"シリコンを含む上面を有するウエハ上に少なくとも1つのMOSデバイスを含む集積回路を形成する方法であって、前記上面上にSiONゲート誘電体層を形成すること、前記ゲート誘電体層上にゲート電極層を堆積すること、ゲートスタックを形成するように前記ゲート電極層をパターニングすることであって、それにより、SiON側壁及びゲート電極側壁が露出されること、前記露出されたSiON側壁の上に付加的シリコン酸化物層を形成すること、前記付加的シリコン酸化物層を窒化させること、前記窒化の後、アニールを実行することであって、それにより、N増大N-enhancedSiON側壁を含むアニーリングされたN増大SiONゲート誘電体層を形成することであって、前記アニーリングされたN増大SiONゲート誘電体層にわたる一定の厚みのラインに沿って、前記N増大SiON側壁での窒素濃度が、前記アニーリングされたN増大SiONゲート誘電体層のバルクにおける窒素濃度より-2アトミックに等しいかそれより大きいこと、及び前記ゲートスタックの下のチャネル領域を画定するように前記ゲートスタックの相対する側に互いから間隔を空けて配置される、ソース及びドレイン領域を形成すること、を含む、方法。請求項1に記載の方法であって、前記付加的シリコン酸化物層が、800~1100°Cの温度で、0.001~10Torrの圧力で、1~60秒間の熱酸化により形成される、方法。請求項1に記載の方法であって、前記窒化後アニールが、500~1100°Cの温度、及び0.001~760Torrの圧力で、0.1~60秒間、N2又は希ガス雰囲気において実行される第1のアニール、及び500~1100°Cで、0.001~100Torrの圧力で、0.1~120秒間、純O2ガスを含む酸素含有ガス内で実行される第2のアニール、を含む、方法。請求項1に記載の方法であって、前記窒化後アニールが、1,000~1,105°Cの温度、及び0.1~3.0Torrの圧力で、5~30秒間、1.2~3.6slmのO2、1.2/3.6~3.6/1.2のO2/N2、又は0.4/2.0~2.0/0.4のO2/N2を含む酸化雰囲気において実行される、方法。請求項1に記載の方法であって、前記付加的シリコン酸化物層が、溶液ベース化学的酸化を用いて形成され、前記窒化後アニールが、750~900°Cの温度、及び5~40Torrの圧力で、8~15秒間、5~10slmのN2O及び0.1~0.5slmのH2を含む酸化雰囲気において実行される、方法。請求項1に記載の方法であって、前記ゲート電極層が、500~800°Cの温度、及び1~100Torrの圧力で、10~300秒間、シリコン含有ガスを用いて堆積されるポリシリコンを含む、方法。請求項1に記載の方法であって、前記付加的シリコン酸化物層を形成することが、第1のチャンバ内で成され、前記窒化させることが、前記ウエハを0.001Torr~100Torrの圧力下で第2のチャンバへ搬送した後、第2のチャンバ内で成され、前記窒化後アニールが、前記ウエハを前記第3のチャンバへ搬送した後、第3のチャンバ内で成される、方法。集積回路デバイスであって、シリコンを含む上面を有し、少なくとも1つのMOSデバイスを含む基板、を含む集積回路デバイスであって、前記MOSデバイスが、チャネル領域を画定するように間隔が空けられたソース及びドレイン領域、前記チャネル領域の上を含む表面を含む前記シリコン上面上のN増大SiONゲート誘電体層であって、前記N増大SiONゲート誘電体層がN増大SiON側壁を含み、前記N増大SiONゲート誘電体層にわたる一定の厚みのラインに沿って、前記N増大SiON側壁での窒素濃度が、前記SiONゲート誘電体層のバルクにおける窒素濃度より-2アトミックに等しいかそれより大きい、前記N増大SiONゲート誘電体層、及び前記チャネル領域の上を含む前記N増大SiONゲート誘電体層上のゲート電極、を含む、集積回路デバイス。請求項8に記載の集積回路デバイスであって、前記N増大SiON側壁での前記窒素濃度が、前記SiONゲート誘電体層の前記バルクにおける窒素濃度に等しいかそれより大きい、集積回路デバイス。請求項9に記載の集積回路デバイスであって、前記N増大SiONゲート誘電体層の前記バルクにおける平均窒素濃度が8アトミックに等しいかそれより大きく、前記N増大SiONゲート誘電体層の前記バルクにおける最大窒素濃度が少なくとも15アトミックであり、前記N増大SiONゲート誘電体層と表面を含む前記シリコン上面とのインタフェースでの前記N増大SiONゲート誘電体層の前記バルクにおける窒素濃度が、2アトミックに等しいかそれより小さい、集積回路デバイス。請求項10に記載の集積回路デバイスであって、前記ゲート電極がポリシリコンを含む、集積回路デバイス。請求項11に記載の集積回路デバイスであって、前記N増大SiONゲート誘電体層内の最大窒素濃度が少なくとも10アトミックであり、前記N増大SiONゲート誘電体層の厚みが12~30Åである、集積回路デバイス。図1は、本発明の一実施例に従って、N増大SiON側壁を有するN増大SiONゲート誘電体を含むMOSトランジスタを含むICを形成するための一例の方法100におけるステップを示すフローチャートである。ステップ101が、ウエハの露出された頂部シリコン表面を熱的又は化学的に酸化すること等により、0.5~4.0nmの厚みのベースシリコン酸化物層を形成することを含む。ステップ106~108が、10~20Å程度の厚みのSiONを形成するように構成される場合、ステップ101の間形成されるベースシリコン酸化物層は、一般的に5~15Åの厚みであり、典型的には6~10Åの厚みである。本明細書において用いられるように及び別に指定がない限り、シリコンという用語は、これらに限定されないが、単結晶、多結晶、及び非晶質シリコン、及びシリコンの或る化合物合金を含むシリコンの全てのフォームを指し、そのシリコンは、これらに限定されないが、シリコンゲルマニウムSiGe及びシリコンカーバイドSiCを含む。一実施例において、シリコン酸化物層の厚みは1.0~3.0nmである。例えば、ベースシリコン酸化物層は、800~1100°Cの温度範囲で、0.001~100Torrの圧力で、1~60秒間、O2、O2H2、N2O、N2OH2、H2O等の雰囲気における酸化により成長され得る。低減された圧力即ち、大気圧より低い圧力酸化は、酸化レートを低減させ、その結果のベースシリコン酸化物層の厚みを制限する。ステップ102が、SiONを形成するためにベースシリコン酸化物層を窒化させることを含む。当業者であれば、窒素をシリコン酸化物層に導入するために異なるプラズマ方法を用いることができることを理解するであろう。例えば、基板が従来のCVD装置内でプラズマ雰囲気に晒される、プラズマ化学気相成長PECVD方法を用いることができる。窒化は、例えば、500~1000°Cの温度で、0.001~100Torrの圧力で、1~60秒間、NH3又はNH3含有雰囲気ガス内で実行され得る。また、窒素を誘電性材料に導入するために平行板プラズマ蒸着システムも用いられ得る。DPNが用いられてもよい。DPNはプラズマ形成のために誘導性結合を用いる。DPNにおいて、無線周波数RF電力がRF磁場を介してプラズマに搬送され、RF磁場はイオン化電界を生成する。プラズマ環境は、N2、N2He、N2希ガス、又はNH3を含み得る。本明細書において用いられるように、SiONとは、シリコンSi、酸素O、及び窒素Nを含む誘電性材料を指し、この窒素は、厚み寸法に沿って均一な窒素濃度を有するSiON層に対する6~35atの窒素濃度、及び厚み寸法に沿って不均一な窒素濃度を有するSiON層に対する8~35at窒素の最大窒素濃度を含む。Si濃度は34~40atの範囲であり得、O濃度は26~60atの範囲であり得る。一実施例において、ステップ102において実行される窒化は、その厚みにわたって窒素濃度プロファイルの基本的な形状を設定するために用いられて、シリコンインタフェースから離れたSiONゲート層内の最大窒素濃度が充分に高く、例えば、少なくとも10atであるようにする。SiON層内のシリコンインタフェースから離れた充分に高い窒素濃度は、漏れ電流Jg低減及びBドープされたポリシリコンゲートに対しBブロックを提供するが、シリコンインタフェースの窒化及びその結果の移動度/デルタVt劣化を避けるのに充分浅い。ステップ103が第1のPNAを含む。第1のPNAはマルチステップPNAを含み得る。マルチステップPNAは、弱く結合された窒素を取り除くこと、及び、後続の熱処理の間拡散しにくくなるようにSiONゲート層内の残存する窒素を安定化させることができる、非酸化雰囲気における第1のアニール103aを含み得る。一実施例において、第1のアニール103aは、500~1100°Cの温度で、0.001~760Torrの圧力で、0.1~60秒間、N2又は希ガス雰囲気において実行される。マルチステップPNAのため、第1のアニール103aの後、酸化雰囲気における第2のアニール103bが続く。第2の酸化アニール103bは、シリコンインタフェースでのSiONゲート層が、SiONゲート層のEOTの劣化を避けるための付加的な酸化を受けることなく、SiONゲート層内の残存する欠陥を回復させることができる。第2のアニール103bは更に、SiONゲート層ゲート電極インタフェース近辺の頂部での窒素濃度を低減させることもでき、発明者らは、このことが、PポリシリコンゲートのためのBN形成から生じ得るポリシリコンデプリーションの増加を避けるためN含有量を低減させるためにポリシリコンゲートにとって有益となり得ることを見出した。第2のアニール103bは一般に1又は2ÅのSiONを成長させる。一実施例において、第2のアニール103bは、500~1100°Cで、0.001~100Torrの圧力で、0.1~120秒間、純O2ガスを含む酸素含有ガス内で実行される。別の実施例において、PNAの第1のアニール103a及び第2のアニール103bは、共通チャンバ例えば、単一ウエハ高速熱アニール装置RTA内で実行される。ステップ104が、SiONゲート層上にゲート電極層を堆積することを含む。一実施例において、ゲート電極層はポリシリコンを含み得る。ポリシリコンは、500~800°Cの温度で、1~100Torrの圧力で、10~300秒間、SiH4、Si2H6、Si2Cl6、又はSiH2Cl2等のガスを含むシリコンを用いて堆積され得る。他の実施例において、ゲート電極層は、置換ゲートプロセスの場合、W/TiN、Mo、Ta、TaN、TiN、又はTaSixNy等の金属ゲートを提供するための金属を含み得る。一実施例において、低減された圧力は、ステップ102及びステップ104の間、300Torrを下回るレベル、例えば、100Torrを下回るレベル、に維持される。本発明者らは、低減された圧力においてこのようなステップを行うことが、いずれもEOT及びVt制御の点でMOSデバイスのためのデバイス性能を劣化させ得る、SiONゲート層の雰囲気酸素との反応に起因する制御されないNロスを防ぐこと、及びSiON層の偶発性炭素からの汚染も防ぐことを見出している。低減された圧力を維持することにより、SiONゲート層を本質的に炭素フリー例えば<0.2アトミックCとすることができる。例えば、一実施例において、シリコン酸化物層を形成することステップ101が第1のチャンバ内で成され、このウエハが、低減された圧力下で第2のチャンバへ搬送され、窒化ステップ102が第2のチャンバ内で成される。このウエハは、第1のアニール103aが成される第3のチャンバへ低減された圧力下で搬送される。このウエハは、第2のアニール103bが成される第4のチャンバへ低減された圧力下で搬送される。このウエハは、ステップ104で、ゲート電極層が堆積される第5のチャンバへ低減された圧力下で搬送される。ステップ105が、ゲート電極を提供し、そのため、ゲートスタック、及び任意選択でゲート電極ライン及び他のゲート電極層特徴例えば、キャパシタプレート、を画定するようにゲート電極層を画定するためゲートマスキングパターンを用いるゲートエッチングを含む。任意のハードマスク層例えば、SiONキャップを備えたシリコンナイトライドをステップ104とステップ105の間に付加することができる。ゲートエッチング中のSiONゲート層選択性への限定されたゲート電極層を、ステップ105のゲートエッチング中のノミナルオーバーエッチングと組み合わせると、露出されたSiON側壁の形成となり、これは、SiON側壁が雰囲気に露出される間窒素ロスにつながると本発明者らは認識している。ステップ106が、付加的シリコン酸化物形成を含む。一実施例において、ゲート電極が、ゲート誘電体層の露出された側壁に沿って数Åの厚みを増加させ得るSiON側壁とのインタフェースでポリシリコンを含む場合、付加的シリコン酸化物層を形成することは、露出されたゲート電極側壁を酸化させることが可能な溶液ベース化学的酸化を含む。溶液ベース化学的酸化によって形成されるシリコン酸化物は、典型的に低密度であり、典型的に6~12Åの厚みであり、これは、アニール時に非酸化雰囲気において2Åより薄く濃縮し得る。溶液ベース化学的酸化の特定のケースにおいて、ウエット化学反応は、SC1即ち、NH4OH、H2O2、及び脱イオン水DNI混合物等の溶液の使用を含み得る。典型的なSC1条件は、25~70°Cの温度で、1~10分間、NH4OH:H2O2:DIWが1:1:5~1:2:100、例えば、1:1:20~1:1:50等、を含む。代替として、硫酸/過酸化水素H2SO4、H2O2を用いることができ、典型的に、85~180°Cの温度範囲で、1~15分間、2:1~20:1の比で用いることができる。更に別の実施例において、1~2分、25~80°C、1:1:5~1:2:500のHCI/H2O2/DIWを含むSC2条件を用いることができる。別の実施例において、シリコン酸化物層を形成することは、LPCVD等の堆積を含む。堆積の場合、付加的酸化物は、露出されたSiON側壁の頂部上に堆積される。別の実施例において、付加的シリコン酸化物層は、例えば、800~1100°Cの温度、0.001~10Torrの圧力で、1~60秒間等の、熱酸化により成長される。ゲート電極がポリシリコンを含む場合、熱酸化は、表面を含む頂部シリコンからだけでなく、露出されたゲート電極側壁からも進行し得る。溶液ベース化学的酸化と同様、熱酸化は、SiONゲート層の露出された側壁に沿って数Åの厚みを増加させ得る。ステップ107が、付加的酸化物層を窒化させてSiONを形成することを含む。ステップ107は一般に、ステップ102に関連して上述した種々のプラズマプロセスのうち任意のものを用いることができ、一実施例においてDPNを含む。ステップ108が、N増大SiON側壁を含むアニーリングされたN増大SiONゲート誘電体層を形成する第2のPNAを含み、アニーリングされたN増大SiONゲート層にわたる一定の厚みのラインに沿って、N増大SiON側壁での窒素濃度は、アニーリングされたN増大SiONゲート層の側壁から離れたバルクにおける窒素濃度より-2アトミックに等しいかそれより大きい。第2のPNA後のアニーリングされたN増大SiONゲート層の厚みは、一般的に12~30Åである。例示の3つのPNA変形を下記で説明し、これらは本明細書においてタイプA、タイプB及びタイプCのPNAと称する。タイプAのPNAは、ステップ103に関連して上述したマルチステップPNAに基づき得、第1のアニールが、500~1100°Cの温度で、0.001~760Torrの圧力で、0.1~60秒間、N2又は希ガス雰囲気において実行され、第2のアニールが、500~1100°Cで、0.001~100Torrの圧力で、0.1~120秒間、純O2ガスを含む酸素含有ガス内で実行される。タイプAのPNAは典型的に0.5~2.0ÅのSiONを成長させるが、6~8Å程度まで成長させることが可能である。タイプBのPNAは、5~30秒の時間、1,000~1,105°Cの温度、0.1~3.0Torrの圧力、120~360rpmの回転速度範囲、1.2~3.6slmのO2、1.2/3.6~3.6/1.2のO2/N2、又は0.4/2.0~2.0/0.4のO2/N2を含む酸化雰囲気内、を含む。タイプBのPNAは、典型的に7~9ÅのSiONを成長させるが、4~19Å成長させることが可能である。1つの特定の実施例において、タイプBのPNAは、15秒の時間、1100°Cの温度、0.48Torrの圧力、240rpmの回転速度、及び2.4slmのO2を含む酸化雰囲気を含む。タイプCのPNAは一般に、溶液ベース化学的酸化実施例を含むステップ106が伴うが、他の酸化を含むこともできる。タイプCのPNAは、8~15秒の時間、750~900°Cの温度、5~40Torrの圧力、及び5~10slmのN2O及び0.1~0.5slmのH2のN2O及びH2を含む酸化雰囲気を含む。1つの特定の実施例においてタイプCのPNAは、8slmのN2O/0.2slmのH2を含む。タイプCのPNAは、典型的に0.5~2.0ÅのSiONを成長させるが、6~8Åを成長させることもできる。ステップ109が、ゲートスタックの下に位置するチャネル領域を画定するようにゲートスタックの対向する側に互いから間隔を空けて配置されるソース及びドレイン領域を形成することを含み、ステップ110が、ICファブ処理の終了を含む。従来技術で知られているようなスペーサプロセスが、ステップ108とステップ109の間に付加されてもよい。従来の処理が全般的にステップ109及びステップ110のために用いられる。図2は、NデプリーションされたSiON側壁を有する従来の従来技術SiONゲート誘電体層と比較し、N増大SiON側壁を有する一例のN増大SiONゲート誘電体層にわたる一定の厚み例えば、一方の側壁から他方の側壁まで50nmの横の距離に沿って、ゲート電極インタフェースから6Åのラインに沿ったゲート電極の下の一方の側壁から他方の側壁までの横方向の位置の関数とした、窒素濃度プロファイルのグラフ表示である。従来技術SiONゲート誘電体層215は、左及び右のSiON側壁から離れていると本明細書において定義されるそのバルク領域において17atの窒素濃度を、及びその左及び右両方のSiON側壁で8atより少ない窒素濃度を有するように示されている。上述のように、SiONゲート誘電体層215は、ゲートエッチングが実行されるとSiONゲート誘電体の側壁の雰囲気中への露出に起因して、側壁から離れたそのバルクにおける窒素濃度に比べ、その側壁で窒素デプリーションを有する。これに対し、窒素濃度プロファイル220及び225は、従来のSiONゲート誘電体層215に、ステップ106付加的シリコン酸化物形成、ステップ107SiONを形成するための付加的シリコン酸化物の窒化、及びステップ108N増大SiON側壁を含むアニーリングされたN増大SiONゲート誘電体層を形成するための第2のPNAを含む付加的な処理を実行することから生じる、N増大SiON側壁を有するN増大SiONゲート誘電体層を示す。ステップ106~108は、N増大SiONゲート層の左及び右のSiON側壁から離れたバルクにおける窒素濃度より-2アトミックに等しいかそれより大きい、N増大SiON側壁での窒素濃度を有するN増大SiONゲート層を提供する。例えば、窒素濃度プロファイル220は、左及び右のSiON側壁から離れたそのバルクにおいて17atの窒素濃度、及びその左及び右両方のSiON側壁で16~17atの窒素濃度を有するように示されている。窒素濃度プロファイル225は、左及び右のSiON側壁から離れたそのバルクにおいて17atの窒素濃度、及びその左及び右両方のSiON側壁で約18atの、左及び右のSiON側壁から離れた窒素濃度よりも高い窒素濃度のSiON側壁を有するように示されている。図3は、表面307を含む頂部シリコンを有する基板305を含むIC300の一部の簡略化した断面図であり、開示される実施例に従って、増大されたN増大SiON側壁320aを有するN増大SiONゲート誘電体層320を含む、少なくとも1つのMOSデバイス310を含んで示される。図3に示す頂部シリコンインタフェース308が、N増大SiONゲート層320と表面307を含む頂部シリコンとの間のインタフェースを表し、ゲート電極インタフェース326が、N増大SiONゲート層320とゲート電極330との間のインタフェースを表す。ゲート電極330は、ポリシリコン電極として示し、そのため、その側壁330aに沿ったN増大は、上述の窒化プロセスの間ステップ107及び108の窒化に起因して10atに等しいかそれより大きい。アニーリングされたN増大SiONゲート層320にわたる一定の厚みのラインに沿って、N増大SiON側壁320aでの窒素濃度は、図2に提供した表示220及び225で図示するように、アニーリングされたN増大SiONゲート層のバルクにおける窒素濃度より-2アトミックに等しいかそれより大きい。上述のように、基板305は、バルクシリコン基板、SiGe基板、ストレインドシリコン基板、SOI基板、又は他の単結晶基板のうち任意の一つを含み得る。MOSデバイス310は、非常に簡略化した形式で示し、図示するように、チャネル領域313を画定するように間隔が空けられたソース領域311及びドレイン領域312を含む。LDD等の特徴、スペーサ、及び付加的な注入例えばハロー注入は、発明の詳細が不明瞭になることを避けるため図示していない。一実施例において、ゲート電極330は、PMOSデバイスのためP例えばBドープされる及びNMOSデバイスのためNドープされる等のポリシリコンを含む。他の実施例において、置換金属ゲートプロセスが用いられる場合等、ゲート電極330がW/TiN、Mo、Ta、TaN、TiN、又はTaSixNy等の金属ゲートを含み得るように、ゲート電極330は金属ゲートを含む。図3には図示していないが、IC300は一般的に、バイポーラトランジスタ、ダイオード、キャパシタ、及びレジスタを含む他のトランジスタを全般的に含む回路要素だけでなく、これらの種々の回路要素を相互接続する信号線及び他の導体を含む、他のアクティブ回路要素を含む。図4は、開示される実施例に従った一例のSiONゲート誘電体層のためのSiON側壁から離れたバルク領域にわたる厚み寸法における窒素濃度プロファイルのグラフ表示である。例えば、上述の方法100が、図4に示す濃度プロファイルを提供することができる。平均窒素濃度は、≧10atなど、≧8atであり、最大窒素濃度が最小で15atであり、半導体インタフェースとして示す、N増大SiONゲート層と表面を含む頂部シリコンとの間のインタフェース308での窒素濃度が2atに等しいかそれより小さくなることが分かる。本発明の実施例は、種々のデバイス及び関連する製品を形成するために種々のプロセスフローに統合することができる。半導体基板は、半導体基板の中に及び/又は半導体基板上の層内に、種々の要素を含み得る。これらは、障壁層、他の誘電体層、デバイス構造、アクティブ要素、及びソース領域、ドレイン領域、ビット線、ベース、エミッタ、コレクタ、導電性ライン、導電性ビア等を含むパッシブ要素を含み得る。また、本発明の実施例は、バイポーラ、CMOS、BiCMOS、及びMEMSプロセスを含む種々のプロセスにおいて用いることができる。当業者であれば、他の多くの実施例及び変形が、本願の特許請求の範囲に包含されることが理解されるであろう。"