MOS-FET10と、このMOS-FET10のドレインをマイナス入力に接続し、ソースをプラス入力に接続したオペアンプ15と、このオペアンプ15の出力を一方の入力とし、ゲート端子14を他方の入力とした第一OR回路17とからなり、前記第一OR回路17の出力を前記MOS-FET10のゲートに接続したことを特徴とする低Vf逆導通FET回路。前記MOS-FET10のドレインをマイナス入力に接続し、ソースをプラス入力に接続したコンパレータ22と、前記ゲート端子14と第一OR回路17との間に、ゲート端子14を一方の入力としその出力を第一OR回路17の他方の入力として接続した第一AND回路18と、前記コンパレータ22の出力を一方の入力としその出力を前記第一AND回路18の入力として接続した第二OR回路19と、その出力を前記第二OR回路19の他方の入力として接続した第一NAND回路20と、前記第一NAND回路20の2つの入力に対して共通に接続したコントロール端子21とを更に設けることによって、ゼロボルトスイッチング機能を付加したことを特徴とする請求項1記載の低Vf逆導通FET回路。前記オペアンプ15の出力ラインに接続したDETOUT端子23と、その出力を前記第一OR回路17の第三の入力として接続した第二AND回路24と、前記第二AND回路24の一方の入力に接続したDELEY端子25と、前記DETOUT端子23を2つの入力に対して共通に接続しその出力を前記第二AND回路24の他方の入力に接続した第二NAND回路26とを設け、更に、前記DETOUT端子23とDELEY端子25との間に抵抗器R1を接続し、前記DELEY端子25と前記MOS-FET10のソースとの間にコンデンサC1を接続することによって、遅延リカバリー機能を付加したことを特徴とする請求項1記載の低Vf逆導通FET回路。前記MOS-FET10のドレインをマイナス入力に接続し、ソースをプラス入力に接続したコンパレータ22と、前記ゲート端子14と第一OR回路17との間に、ゲート端子14を一方の入力としその出力を第一OR回路17の他方の入力として接続した第一AND回路18と、前記コンパレータ22の出力を一方の入力としその出力を前記第一AND回路18の入力として接続した第二OR回路19と、その出力を前記第二OR回路19の他方の入力として接続した第一NAND回路20と、前記第一NAND回路20の2つの入力に対して共通に接続したコントロール端子21とを設け、前記オペアンプ15の出力ラインに接続したDETOUT端子23と、その出力を前記第一OR回路17の第三の入力として接続した第二AND回路24と、前記第二AND回路24の一方の入力に接続したDELEY端子25と、前記DETOUT端子23を2つの入力に対して共通に接続しその出力を前記第二AND回路24の他方の入力に接続した第二NAND回路26とを設け、更に、前記DETOUT端子23とDELEY端子25との間に抵抗器R1を接続し、前記DELEY端子25と前記MOS-FET10のソースとの間にコンデンサC1を接続することによって、ゼロボルトスイッチング機能と遅延リカバリー機能を付加したことを特徴とする請求項1記載の低Vf逆導通FET回路。前記請求項4記載のオペアンプ15、ゲート端子14、第一OR回路17、コンパレータ22、第一AND回路18、第二OR回路19、第一NAND回路20、コントロール端子21、DETOUT端子23、第二AND回路24、DELEY端子25、及び、第二NAND回路26の接続関係を維持した状態でIC化することによって、低Vf逆導通機能、ゼロボルトスイッチング機能、遅延リカバリー機能を有した多機能FET回路に使用可能となることを特徴とする多機能FET回路用IC。また、逆方向に電圧が印加されたときに電流の逆流を許容するような回路設計もあり得る。これを実現するための手法としては、例えば、図5に示すように、MOS-FET10において、内部ダイオード又は外部ダイオード11を経由して電流が流れるように設定することで逆方向電圧印加時に電流を流すような使い方が想定される。しかしながら、内部ダイオードにおいても外部ダイオードを使用しても、ダイオードを通して逆方向に電流を流す場合には順方向電圧降下Vfにより電圧降下が発生してしまい、電力ロスとなってしまうという問題があった。本発明は、上記問題点に鑑みなされたものであり、内部ダイオード又は外部ダイオードを使用せずに、逆方向へ導通可能なMOS-FET回路を提供することを目的とするものである。本発明の請求項1は、MOS-FET10と、このMOS-FET10のドレインをマイナス入力に接続し、ソースをプラス入力に接続したオペアンプ15と、このオペアンプ15の出力を一方の入力とし、ゲート端子14を他方の入力とした第一OR回路17とからなり、前記第一OR回路17の出力を前記MOS-FET10のゲートに接続したことを特徴とする低Vf逆導通FET回路である。本発明の請求項2は、請求項1に加えて、前記MOS-FET10のドレインをマイナス入力に接続し、ソースをプラス入力に接続したコンパレータ22と、前記ゲート端子14と第一OR回路17との間に、ゲート端子14を一方の入力としその出力を第一OR回路17の他方の入力として接続した第一AND回路18と、前記コンパレータ22の出力を一方の入力としその出力を前記第一AND回路18の入力として接続した第二OR回路19と、その出力を前記第二OR回路19の他方の入力として接続した第一NAND回路20と、前記第一NAND回路20の2つの入力に対して共通に接続したコントロール端子21とを更に設けることによって、ゼロボルトスイッチング機能を付加したことを特徴とする低Vf逆導通FET回路である。本発明の請求項3は、請求項1に加えて、前記オペアンプ15の出力ラインに接続したDETOUT端子23と、その出力を前記第一OR回路17の第三の入力として接続した第二AND回路24と、前記第二AND回路24の一方の入力に接続したDELEY端子25と、前記DETOUT端子23を2つの入力に対して共通に接続しその出力を前記第二AND回路24の他方の入力に接続した第二NAND回路26とを設け、更に、前記DETOUT端子23とDELEY端子25との間に抵抗器R1を接続し、前記DELEY端子25と前記MOS-FET10のソースとの間にコンデンサC1を接続することによって、遅延リカバリー機能を付加したことを特徴とする低Vf逆導通FET回路である。本発明の請求項4は、請求項1に加えて、前記MOS-FET10のドレインをマイナス入力に接続し、ソースをプラス入力に接続したコンパレータ22と、前記ゲート端子14と第一OR回路17との間に、ゲート端子14を一方の入力としその出力を第一OR回路17の他方の入力として接続した第一AND回路18と、前記コンパレータ22の出力を一方の入力としその出力を前記第一AND回路18の入力として接続した第二OR回路19と、その出力を前記第二OR回路19の他方の入力として接続した第一NAND回路20と、前記第一NAND回路20の2つの入力に対して共通に接続したコントロール端子21とを設け、前記オペアンプ15の出力ラインに接続したDETOUT端子23と、その出力を前記第一OR回路17の第三の入力として接続した第二AND回路24と、前記第二AND回路24の一方の入力に接続したDELEY端子25と、前記DETOUT端子23を2つの入力に対して共通に接続しその出力を前記第二AND回路24の他方の入力に接続した第二NAND回路26とを設け、更に、前記DETOUT端子23とDELEY端子25との間に抵抗器R1を接続し、前記DELEY端子25と前記MOS-FET10のソースとの間にコンデンサC1を接続することによって、ゼロボルトスイッチング機能と遅延リカバリー機能を付加したことを特徴とする低Vf逆導通FET回路である。本発明の請求項5は、前記請求項4記載のオペアンプ15、ゲート端子14、第一OR回路17、コンパレータ22、第一AND回路18、第二OR回路19、第一NAND回路20、コントロール端子21、DETOUT端子23、第二AND回路24、DELEY端子25、及び、第二NAND回路26の接続関係を維持した状態でIC化することによって、低Vf逆導通機能、ゼロボルトスイッチング機能、遅延リカバリー機能を有した多機能FET回路に使用可能となることを特徴とする多機能FET回路用ICである。請求項1記載の発明によれば、MOS-FET10のドレイン-ソース間の電圧が逆電圧ドレイン電圧<ソース電圧の状態となった場合に、これをオペアンプ15で検出してHレベルの信号を第一OR回路17に出力して、これによってMOS-FET10をON状態とするようにしたので、逆電圧が印加された場合にMOS-FET10がONする逆導通機能を実現することが出来る。また、内部ダイオード又は外部ダイオードを使用することなく逆方向に電流を流すことが可能となり、ダイオードを使用した場合の順方向電圧降下Vfよりも低いVfに抑えることが出来るため、電力消費を抑制することが可能となる。請求項2記載の発明によれば、コントロール端子21への入力がL又は開放の場合には請求項1と同様の低Vf逆導通FET回路として機能し、コントロール端子21への入力をHとし、かつ、ゲート端子14への入力をHとすることによって、MOS-FET10のドレイン-ソース間の電圧が順方向であるか逆方向であるかを正確にコンパレータ22で監視し、電圧印加方向の入れ替わる0VのタイミングでMOS-FET10をスイッチングすることが可能なゼロボルトスイッチング機能を利用可能としたので、MOS-FET10のターンオンのタイミングを制御ICにより設定する必要がなく、無調整で最適な共振タイミングを取ることが出来る。また、過渡時において共振のタイミングが狂った場合でも、適切なタイミングでターンオンする事が出来る。これにより、MOS-FET10のターンオン損失を最小にする事が可能となる。請求項3記載の発明によれば、請求項1と同様の低Vf逆導通FET回路として機能することを前提とし、さらに、MOS-FET10のドレイン-ソース間の電圧が逆方向である期間にコンデンサC1を充電しておくことで、ドレイン-ソース間の電圧が逆方向から順方向へ切り替わった直後の暫くの期間抵抗器R1とコンデンサC1の値で定まる時定数に応じた期間は、MOS-FET10のON状態を維持する遅延リカバリー機能を付加したので、例えば共振コンバータ回路に採用するような場合において、複雑な制御無しに逆電流が流れた直後はON動作を維持するという動作を実現できるため、コントロール回路が簡素化でき、回路システム全体の信頼性向上に繋がる。請求項4記載の発明によれば、請求項1と同様の低Vf逆導通FET回路において、更に、ゼロボルトスイッチング機能と遅延リカバリー機能を同時に有効とすることが出来るので、例えば、共振コンバータ回路に採用するような場合に、無調整で最適な共振タイミングを取ることができ、また、過渡時において共振のタイミングが狂った場合でも適切なタイミングでターンオンする事が出来るというゼロボルトスイッチング機能によるメリットと、逆電流が流れた逆方向電圧印加時を通常状態として使用した場合に順方向電圧印加に切り替わった時のこととしても直後はON動作を維持させてシステム全体の信頼性を向上させるという遅延リカバリー機能によるメリットを同時に得ることができ、複雑な制御回路無しに共振コンバータ回路に適用することが出来る。請求項5記載の発明によれば、前記請求項4記載のオペアンプ15、ゲート端子14、第一OR回路17、コンパレータ22、第一AND回路18、第二OR回路19、第一NAND回路20、コントロール端子21、DETOUT端子23、第二AND回路24、DELEY端子25、及び、第二NAND回路26の接続関係を維持した状態でIC化するようにしたので、[1]低Vf逆導通機能、[2]ゼロボルトスイッチング機能、[3]遅延リカバリー機能、[4]ゼロボルトスイッチング機能及び遅延リカバリー機能、といったように、1つのICで異なるユーザのニーズに対応することが可能となる。本発明による低Vf逆導通FET回路は、MOS-FET10と、このMOS-FET10のドレインをマイナス入力に接続し、ソースをプラス入力に接続したオペアンプ15と、このオペアンプ15の出力を一方の入力とし、ゲート端子14を他方の入力とした第一OR回路17とからなり、前記第一OR回路17の出力を前記MOS-FET10のゲートに接続してなり、前記MOS-FET10のドレインをマイナス入力に接続し、ソースをプラス入力に接続したコンパレータ22と、前記ゲート端子14と第一OR回路17との間に、ゲート端子14を一方の入力としその出力を第一OR回路17の他方の入力として接続した第一AND回路18と、前記コンパレータ22の出力を一方の入力としその出力を前記第一AND回路18の入力として接続した第二OR回路19と、その出力を前記第二OR回路19の他方の入力として接続した第一NAND回路20と、前記第一NAND回路20の2つの入力に対して共通に接続したコントロール端子21とを設け、前記オペアンプ15の出力ラインに接続したDETOUT端子23と、その出力を前記第一OR回路17の第三の入力として接続した第二AND回路24と、前記第二AND回路24の一方の入力に接続したDELEY端子25と、前記DETOUT端子23を2つの入力に対して共通に接続しその出力を前記第二AND回路24の他方の入力に接続した第二NAND回路26とを設け、更に、前記DETOUT端子23とDELEY端子25との間に抵抗器R1を接続し、前記DELEY端子25と前記MOS-FET10のソースとの間にコンデンサC1を接続することによって、ゼロボルトスイッチング機能と遅延リカバリー機能を付加したことを特徴とするである。以下、詳細に説明を行う。本発明の実施の形態を図面に基づいて説明する。図1aに示すのは、本発明の第一の実施例である低Vf逆導通FETの構成を表した回路図である。この図1aにおいて、10は、MOS-FETであり、このMOS-FET10のドレインにドレインD端子12が接続され、ソースにソースS端子13が接続されている。15は、オペアンプであり、このオペアンプ15のマイナス入力端子にMOS-FET10のドレインが接続され、オペアンプ15のプラス入力端子にMOS-FET10のソースが接続されている。このオペアンプ15には、駆動用の電源端子16が接続されて駆動用電圧Vsが印加されている。17は、第一OR回路であり、前記オペアンプ15の出力がこの第一OR回路17に入力されている。また、ゲートG端子14が第一OR回路17に入力されており、この第一OR回路17の出力がMOS-FET10のゲートに接続されている。なお、この実施例1においては、オペアンプ15として記載しているが、ディスクリート構成の場合やヒステリシスを持ったコンパレータを使用する場合もあり得る。以上のような構成の低Vf逆導通FET回路の真理値表を図1bに示す。図1bにおいて、Vgは、ゲートG端子14に印加される電圧値を表しており、ハイレベルHとローレベルLの2通りの入力の場合が存在する。Vdsは、MOS-FET10のドレイン-ソース間の電圧値を表しており、順方向電圧が印加された場合、即ち、ドレイン電圧>ソース電圧の場合を正とし、逆方向電圧が印加された場合、即ち、ドレイン電圧<ソース電圧の場合を負と表している。以上の条件において、ドレイン-ソース間D-S間が導通する場合をONとし、非導通の場合をOFFと表している。この図1bに示すように、逆導通FET回路といっても、順方向電圧が印加されている場合には、ゲートG端子14に印加される電圧がHの場合はONし、Lの場合にはOFFするという通常のFETと同様の動作をする。これは、順方向電圧が印加されている場合にはオペアンプ15の出力が必ずLとなるため、第一OR回路17の出力がゲートG端子14に印加される電圧がHであるかLであるかに依存することになるからである。しかし、図1bに示すように、逆方向電圧が印加されると、ゲートG端子14に印加される電圧がHであるかLであるかにかかわらず、ONする構成となっている。これは、逆方向電圧が印加されている場合にはオペアンプ15の出力がHとなり、第一OR回路17の出力がゲートG端子14の入力によらずHとなるからである。以上のように、図1aに示す低Vf逆導通FET回路によれば、逆方向に電圧が印加された場合には、ドレイン-ソース間D-S間をONさせて逆導通させるようにしたので、内部ダイオード又は外部ダイオードを使用することなく逆方向に電流を流すことが可能となり、ダイオードを使用した場合の順方向電圧降下Vfよりも低いVfに抑えることが出来るため、電力消費を抑制することが可能となる。図2aに示すのは、本発明の第二の実施例である低Vf逆導通ゼロボルトスイッチングFET以下、ZVS-FETの構成を表した回路図である。これは、実施例1における低Vf逆導通FETにドレイン-ソース間電圧が0VとなるタイミングでターンオンするゼロボルトスイッチングZVS機能を付加したものである。なお、図1aと同じ構成箇所については同一符号を付してある。図2aにおいて、18は、第一AND回路であり、前記第一OR回路17の一方の入力とゲートG端子14の間に接続されている。前記ゲートG端子14が第一AND回路18の一方の入力に接続され、第一AND回路18の出力が前記第一OR回路17の一方の入力に接続される。19は、第二OR回路であり、前記第一AND回路18の他方の入力には、この第二OR回路19の出力が接続される。20は、第一NAND回路であり、前記第二OR回路19の一方の入力には、第一NAND回路20の出力が接続される。21は、コントロールCTL端子であり、前記第一NAND回路20の両方の入力に共通にコントロールCTL端子21が接続される。22は、コンパレータであり、前記第二OR回路19の他方の入力には、このコンパレータ22の出力が接続される。このコンパレータ22のマイナス入力端子にMOS-FET10のドレインが接続され、コンパレータ22のプラス入力端子にMOS-FET10のソースが接続されている。このコンパレータ22には、駆動用の電源端子16が接続されて駆動用電圧Vsが印加されている。以上のような構成の低Vf逆導通ZVS-FET回路の真理値表を図2bに示す。この実施例2における低Vf逆導通ZVS-FET回路は、コントロール端子21に入力される電圧VctlがLレベルの場合は、前記実施例1と同様に低Vf逆導通FETとして機能し、コントロール端子21に入力される電圧VctlがHレベルの場合は、ゼロボルトスイッチング機能が動作するように構成されている。コントロール端子21に入力される電圧VctlがLレベルの場合、第一NAND回路20の出力がHとなり、この場合、コンパレータ22の出力如何にかかわらず第二OR回路19の出力が常にHとなるため、図1aの回路の場合と同様の動作をすることになる。他方、コントロール端子21に入力される電圧VctlがHレベルの場合、第一NAND回路20の出力がLとなり、この場合、第二OR回路19の出力は、コンパレータ22の出力がそのまま反映される。即ち、コンパレータ22によってMOS-FET10に印加される電圧が0Vを跨ぐタイミングを正確に検出してゼロボルトスイッチング機能を実現している。ちなみに、ゼロボルトスイッチング機能を有効にするための条件は、コントロール端子21への入力がHであり、かつ、ゲートG端子14への入力がHである場合である。前記コンパレータ22は、ヒステリシスを持たせる事によって、D-S間電圧Vdsが負電圧から正電圧へ変わるとき、その正電圧の値が一定レベル以下である場合はONを維持するようになっている。また、逆に、D-S間電圧Vdsが正電圧から負電圧へ変わるときは、その負電圧の値が一定レベル以下である場合はOFFを維持するようになっている。よって、VctlがH、VgがHかつVdsがLの場合については、図2bの真理値表においてはONと表記しているが、ヒステリシスを有するため、0Vを跨ぐ方向によってはVdsがLの場合は、MOS-FET10がON状態の場合とOFF状態の場合の何れの状態も考え得る。MOS-FET10のターンオンのタイミングは、通常、制御ICにより設定することが多いが、実際のMOS-FET10のD-S間電圧を監視するわけではないため、実際の共振の状況によっては、必ずしも最適なタイミングでターンオン出来るとは限らなかった。これに対して、本実施例2においては、D-S間の電圧をコンパレータ22によって監視する事により、実際の共振のタイミングでターンオンを可能としたものである。このターンオンのタイミングは、制御ICにより設定する必要がなく、無調整で最適な共振タイミングを取ることが出来る。また、過渡時において共振のタイミングが狂った場合でも、適切なタイミングでターンオンする事が出来る。これにより、MOS-FET10のターンオン損失を最小にする事が可能となる。なお、共振コンバータ回路に本実施例の回路を採用する場合であっても、起動時においては、Vdsが印加された状態でターンオンする必要があるため、起動時のみコントロール端子21をLとして通常動作モードで起動させ、その後、コントロール端子21をHに切り替えてZVSモードへ移行するという使い方が出来る。図3に示すのは、本発明の第三の実施例である遅延リカバリー機能付低Vf逆導通FETの構成を表した回路図である。これは、実施例1における低Vf逆導通FETに遅延リカバリー機能を付加したものである。なお、図1aと同じ構成箇所については同一符号を付してある。図3において、23は、DETOUT端子であり、前記オペアンプ15の出力が第一OR回路17に入力されるラインに接続されている。24は、第二AND回路であり、この第二AND回路24の出力は、第一OR回路17への3番目の入力として接続されている。25は、DELEY端子であり、前記第二AND回路24の一方の入力へ接続されている。26は、第二NAND回路であり、2つの入力に対して前記DETOUT端子25からのラインが共通に接続されており、この第二NAND回路26の出力は、前記第二AND回路24の他方の入力へと接続されている。また、前記DETOUT端子23とDELEY端子25の間には、抵抗器R1が接続され、また、DELEY端子25とソース端子13との間には、コンデンサC1が接続される。以上のような回路構成における本実施例3の動作について説明を行う。本実施例3の回路は、実施例1による低Vf逆導通FETを基本としているので、同様に、図1bに示す真理値表のように動作する。ここで、図1bに示すように、ゲート端子14に印加される電圧VgがLレベルであるときは、D-S間に印加される電圧が逆方向である場合にMOS-FET10がONし、D-S間に印加される電圧が順方向である場合にMOS-FET10がOFFする構成となっている。即ち、D-S間電圧Vdsの印加方向が逆方向から順方向に切り替わる時にONからOFFへ切り替わるわけだが、実施例1の場合には、順方向に切り替わる直前の小さい負電圧の時点でオペアンプ15の出力がLに切り替わりOFFとなるので、0Vを跨ぐ手前でOFFとなっていることになる。このような状態を避けるために、本実施例3においては遅延リカバリー機能を付して、D-S間電圧Vdsの印加方向が逆方向から順方向に切り替わったとしても暫くはON状態を維持することを特徴とした。具体的には、D-S間電圧Vdsが逆方向に印加されているときはオペアンプ15の出力はHレベルとなるため、第一OR回路17の出力はHとなってMOS-FET10をON状態とし、また、逆方向電圧印加中のオペアンプ15の出力電圧によって、抵抗器R1を経由してコンデンサC1が充電されることになる。その後、逆方向電圧印加状態から順方向電圧印加に切り替わるときには、Vdsの絶対値が徐々に減少するため、オペアンプ15の出力がLレベルへと切り替わる瞬間がある。このとき、オペアンプ15の出力がLとなることで第二NAND回路26の出力がHとなって第二AND回路24の一方への入力がHとなる。また、同時並行的にコンデンサC1からの放電が始まることで第二AND回路24の他方への入力もHとなる。即ち、2つの入力が共にHとなることで第二AND回路24の出力がHとなって、第一OR回路17へ継続してHが入力されるため、MOS-FET10のON状態が継続する。これはさらに進んで0Vを跨いで順方向電圧印加に切り替わったとしても、同様に、オペアンプ15の出力がLであることで第二NAND回路26の出力がHとなって第二AND回路24の一方への入力がHとなり、また、コンデンサC1からの放電が続いていることで第二AND回路24の他方への入力もHとなることで、第二AND回路24の出力がHとなるため、コンデンサC1からの放電によってON状態が維持される。コンデンサC1に蓄えられた電荷の放電レベルが第二AND回路24の入力の閾値スレッショルド電圧以下となってLの入力に切り替わると、第二AND回路24の出力はLに切り替わるため、第一OR回路17への全ての入力がLとなって、MOS-FET10がOFFとなる。このように、順方向電圧印加に切り替わってからもコンデンサC1による放電期間分だけ余分にON状態を維持することを遅延リカバリー機能と呼んでいる。コンデンサC1が放電するスピード時間については抵抗器R1の値とコンデンサC1の値で定まる時定数によって決まるため、これを調整することで任意に設定可能である。この遅延リカバリー機能については、例えば以下のような使用方法が考えられる。アクティブクランプ回路におけるクランプ回路は、クランプダイオードに電流が流れた後、クランプ用FETをONとすることでメイントランスを逆方向に励磁をかけ、その後OFFした時にトランスのフライバック電圧によってメイントランジスタを0Vまで振動させ、ゼロボルトスイッチングを実現している。このタイミングの制御については、従来はコントロール回路のPWM信号によって実現しているが、もしクランプダイオード自身がタイミングを取ることが出来れば、自励方式で部分共振を実現することが可能となる。これは、共振コンバータ回路においては、パワー素子に共振による逆電流が流れる事があり、逆電流が流れた直後はON動作を維持させるのが一般的で、この機能をパワー素子側で備えているとコントロール回路が簡素化でき、システム全体の信頼性向上に繋がるというメリットがあるからである。複雑な制御無しにこのような用途を実現するものとして、本実施例3の回路の有する遅延リカバリー機能は有効である。図4に示すのは、本発明の第四の実施例である遅延リカバリー機能付低Vf逆導通ZVS-FETの構成を表した回路図である。これは、実施例1における低Vf逆導通FETに対して、実施例2のゼロボルトスイッチングZVS機能と、実施例3の遅延リカバリー機能を共に付加したものである。なお、図4においては、図1a、図2a及び図3と同じ構成箇所については同一符号を付してあり、また、それぞれの実施例の回路構成を取り入れるにあたって変更点はないため、図4の回路は各実施例で述べた回路の特徴をそのまま有している。前述の通り、実施例2と同様の回路構成をそのまま採用しているため、コントロール端子21にHを入力し、かつ、ゲート端子14にHを入力することで、ゼロボルトスイッチングZVS機能が有効となる。また、実施例3の回路構成もそのまま採用しているので、遅延リカバリー機能も有効となっている。すなわち、D-S間電圧が逆方向負の場合にMOS-FET10がONし、順方向正の場合にOFFし、この切り替わりが0Vで行われるというゼロボルトスイッチングが機能しつつ、逆方向負から順方向正に切り替わる場合のみ、抵抗器R1及びコンデンサC1によって定まる時定数に応じた時間だけON状態を維持するという遅延リカバリー機能も動作する状態となる。以上のように、図4の回路構成とすることで、ゼロボルトスイッチング機能と遅延リカバリー機能を同時に有効とすることが出来るので、例えば、共振コンバータ回路に本実施例4のFET回路を採用することで、無調整で最適な共振タイミングを取ることができ、また、過渡時において共振のタイミングが狂った場合でも適切なタイミングでターンオンする事が出来るというゼロボルトスイッチング機能によるメリットと、逆電流が流れた逆方向電圧印加時を通常状態として使用した場合に順方向電圧印加に切り替わった時のこととしても直後はON動作を維持させてシステム全体の信頼性を向上させるという遅延リカバリー機能によるメリットを同時に得ることができ、複雑な制御回路無しに共振コンバータ回路に適用することが出来る。前記実施例4を実現した図4のうち、破線で示した部分の内側をICチップ化することで、前記実施例1乃至実施例4の全てに対応したICを得ることが出来る。ICチップ化するにあたっては、図4において既に端子として形成されているものの他に、MOS-FET10のドレインに接続される配線をまとめてドレイン接続端子とし、ソースに接続される配線をまとめてソース接続端子とし、ゲートに接続される配線をゲート接続端子とする。また、図示を省略しているオペアンプ、コンパレータ及び論理回路への電源供給のための端子も当然形成する。そして、MOS-FET10と前記ICとの接続は図4の通りとし、この状態で、ゲート端子14と電源端子16のみを使用すると、実施例1の低Vf逆導通FET回路を実現することが出来る。さらに、コントロール端子21にHレベルを入力することで、実施例2のゼロボルトスイッチング機能を有効とすることが出来る。また、DETOUT端子23とDELEY端子25の間に抵抗器R1を接続し、DELEY端子25とソース端子13の間にコンデンサC1を接続した状態で、ゲート端子14と電源端子16のみを使用すると、実施例3の遅延リカバリー機能付低Vf逆導通FET回路を実現することが出来る。さらに、抵抗器R1及びコンデンサC1が接続された状態でコントロール端子21にHレベルを入力すると、実施例4のゼロボルトスイッチング機能と遅延リカバリー機能の両方が有効な回路を実現することが出来る。以上のように、図4のうち、破線で示した部分の内側をICチップ化してMOS-FETに接続して使用することで、様々な機能を使用することが可能となるため、多機能なFET回路を実現することが可能となる。前記実施例においては、スイッチング素子としてMOS-FET10を用いて説明したが、本発明はこれに限定されるものではない。MOS-FETと同様に逆方向に導通させる場合の制御が容易なスイッチング素子であれば本発明に適用可能である。例えば、SiC炭化ケイ素やGaN窒化ガリウムを用いた新たなFETの開発も行われており、これらがシリコンSiを絶縁酸化膜に用いたMOS-FETと同様の機能を有するものであれば、本発明の低Vf逆導通FET回路にそのまま採用することが可能である。前記実施例2及び4において、ゼロボルトスイッチング機能を有効とするか否かを決める方法として、コントロール端子21にLレベルを入力している場合にはゼロボルトスイッチング機能がOFFとなり、コントロール端子21にHレベルを入力している場合にはゼロボルトスイッチング機能がONとなるようにしており、これを実現するために、第二NAND回路26を用いている。しかし、コントロール端子21にLレベルを入力している場合にはゼロボルトスイッチング機能がONとなり、コントロール端子21にHレベルを入力している場合にはゼロボルトスイッチング機能がOFFとなるような逆の使用方法とするためには、第二NAND回路26を無しにすればよく、このような回路であっても問題なく本発明を実現できる。その他の箇所においても、オペアンプ15、コンパレータ22の出力レベルと第一OR回路17の出力レベルの関係が同一であれば、本発明の各機能を実現できるので、論理回路の多少の変更があったとしても本発明の技術的範囲に属する。