Si基板またはSiC基板と前記Si基板またはSiC基板上に形成された窒化物半導体層とを有し、かつ高周波信号がゲート端子に入力されるFETからなるパワーアンプと、前記パワーアンプのドレインアイドル電流を検出する検出部と、前記検出されたドレインアイドル電流が所定値より小さい場合は、前記ドレインアイドル電流に応じたゲートバイアス電圧を前記パワーアンプのゲート端子に出力し、前記検出されたドレインアイドル電流が所定値以上の場合は、固定値のゲートバイアス電圧を前記パワーアンプのゲート端子に出力する制御部と、を具備することを特徴とする増幅回路。制御部は、前記検出されたドレインアイドル電流が所定値より小さい場合は、前記ドレインアイドル電流が所定値となるように前記パワーアンプのゲート端子に前記ゲートバイアス電圧を出力することを特徴とする請求項1記載の増幅回路。前記検出部は、前記ドレインアイドル電流が前記所定値の場合前記固定値を、前記ドレインアイドル電流が前記所定値より大きい場合前記固定値より負側の電圧を、前記ドレインアイドル電流が前記所定値より小さい場合前記固定値より正側の電圧を、それぞれ前記制御部に出力し、前記制御部は、前記検出部からの入力電圧が、前記固定値より負側の場合前記固定値を、前記固定値より正側の場合前記入力電圧を、前記ゲートバイアス電圧として出力することを特徴とする請求項1記載の増幅回路。前記ドレインアイドル電流は、ドハティ増幅回路のメインアンプに含まれるFETのドレインアイドル電流であり、前記ゲートバイアス電圧は、前記メインアンプに含まれるFETのゲートバイアス電圧であることを特徴とする請求項1から3のいずれか一項記載の増幅回路。前記パワーアンプのドレイン電圧を制御するエンベロープコントローラを具備することを特徴とする請求項1から3のいずれか一項記載の増幅回路。SiまたはSiCからなる基板と、前記基板上に形成された窒化物半導体層と、前記窒化物半導体層上に形成された、ゲート電極、ソース電極およびドレイン電極と、前記ドレイン電極と接続され、ドレインアイドル電流を含むドレイン電流を出力するドレイン端子と、前記ゲート電極と接続され、高周波信号が入力するとともに、前記ドレインアイドル電流が所定値より小さい場合は、前記ドレインアイドル電流に応じたゲートバイアス電圧が印加され、前記ドレインアイドル電流が所定値以上の場合には、固定値のゲートバイアス電圧が印加されるゲート端子と、前記ソース電極と接続され、グランドに接続されるソース端子と、を具備することを特徴とする窒化物半導体装置。前記ゲート電極は、前記窒化物半導体層の上面において、前記ソース電極と前記ドレイン電極との間に配置されてなることを特徴とする請求項6記載の窒化物半導体装置。窒化物半導体を用い増幅回路においては、ドレインアイドル電流が、例えば大電力を入力するストレスにより変動する。これをIdsqドリフトという。これにより、例えば、大電力と小電力との信号を交互に入力するようなバースト動作において、大電力入力後にゲインの低下またはひずみ特性の劣化が生じる。Idsqドリフトを抑制するために単純にフィードバック制御したのでは、大電力入力時に、出力電力の低下またはゲインの低下が生じる。本発明は、上記課題に鑑みなされたものであり、大電力入力時に、出力電力の低下またはゲインの低下を抑制し、かつドレインアイドル電流のドリフトが生じた場合に、ゲインの低下またはひずみ特性の劣化を抑制することを目的とする。本発明はSi基板またはSiC基板と前記Si基板またはSiC基板上に形成された窒化物半導体層とを有し、かつ高周波信号がゲート端子に入力されるFETからなるパワーアンプと、前記パワーアンプのドレインアイドル電流を検出する検出部と、前記検出されたドレインアイドル電流が所定値より小さい場合は、前記ドレインアイドル電流に応じたゲートバイアス電圧を前記パワーアンプのゲート端子に出力し、前記検出されたドレインアイドル電流が所定値以上の場合は、固定値のゲートバイアス電圧を前記パワーアンプのゲート端子に出力する制御部と、を具備することを特徴とする増幅回路である。本発明によれば、大電力入力時に、出力電力の低下またはゲインの低下を抑制し、かつドレインアイドル電流のドリフトが生じた場合に、ゲインの低下またはひずみ特性の劣化を抑制することができる。上記構成において、制御部は、前記検出されたドレインアイドル電流が所定値より小さい場合は、前記ドレインアイドル電流が所定値となるように前記パワーアンプのゲート端子に前記ゲートバイアス電圧を出力する構成とすることができる。上記構成において、前記検出部は、前記ドレインアイドル電流が前記所定値の場合前記固定値を、前記ドレインアイドル電流が前記所定値より大きい場合前記固定値より負側の電圧を、前記ドレインアイドル電流が前記所定値より小さい場合前記固定値より正側の電圧を、それぞれ前記制御部に出力し、前記制御部は、前記検出部からの入力電圧が、前記固定値より負側の場合前記固定値を、前記固定値より正側の場合前記入力電圧を、前記ゲートバイアス電圧として出力する構成とすることができる。上記構成において、前記ドレインアイドル電流は、ドハティ増幅回路のメインアンプに含まれるFETのドレインアイドル電流であり、前記ゲートバイアス電圧は、前記メインアンプに含まれるFETのゲートバイアス電圧である構成とすることができる。上記構成において、前記パワーアンプのドレイン電圧を制御するエンベロープコントローラを具備する構成とすることができる。本発明は、SiまたはSiCからなる基板と、前記基板上に形成された窒化物半導体層と、前記窒化物半導体層上に形成された、ゲート電極、ソース電極およびドレイン電極と、前記ドレイン電極と接続され、ドレインアイドル電流を含むドレイン電流を出力するドレイン端子と、前記ゲート電極と接続され、高周波信号が入力するとともに、前記ドレインアイドル電流が所定値より小さい場合は、前記ドレインアイドル電流に応じたゲートバイアス電圧が印加され、前記ドレインアイドル電流が所定値以上の場合には、固定値のゲートバイアス電圧が印加されるゲート端子と、前記ソース電極と接続され、グランドに接続されるソース端子と、を具備することを特徴とする窒化物半導体装置である。上記構成において、前記ゲート電極は、前記窒化物半導体層の上面において、前記ソース電極と前記ドレイン電極との間に配置されてなる構成とすることができる。本発明によれば、大電力入力時に、出力電力の低下またはゲインの低下を抑制し、かつドレインアイドル電流のドリフトが生じた場合に、ゲインの低下またはひずみ特性の劣化を抑制することができる。まず、Idsqドリフトについて、比較例に係る増幅回路を用い説明する。Idsqはドレインアイドル電流を示している。ドレインアイドル電流とは、FETのゲート端子に対して、無信号あるいは小信号が入力されたときに流れるドレイン電流である。図1は、比較例1に係る増幅回路の回路図である。比較例1に係る増幅回路101は、FETFieldEffectTransistorを用いた増幅回路である。パワーアンプ11が窒化物半導体からなるFET10から形成されている。FET10のソース端子Sは接地されている。FET10のゲート端子Gには、入力端子Tinから高周波信号が入力される。入力端子Tinには、チョークインダクタL1を介し第2電源VGが接続される。ノイズカット用のキャパシタC1が、インダクタL1と第2電源VGとの間のノードとグランド間に接続されている。FET10のドレイン端子Dから出力された高周波信号は出力端子Toutから出力される。出力端子Toutには、チョークインダクタL2を介し第1電源VDが接続される。ノイズカット用のキャパシタC2が、インダクタL2と第1電源VDとの間のノードとグランド間に接続されている。図2は、増幅回路に用いられるFETの断面図である。図2のように、基板40上に、バッファ層42、電子走行層44、電子供給層46およびキャップ層48が順次形成され窒化物半導体層50を形成している。基板40は、例えばSiC、サファイアまたはSiからなる基板である。バッファ層42は、例えば膜厚が300nmのAlN層である。電子走行層44は、例えば膜厚が1000nmのGaN層である。電子供給層46は、例えば膜厚が20nmのn型AlGaN層である。キャップ層48は、例えば膜厚が5nmのn型GaN層である。窒化物半導体層50上にゲート電極54、ソース電極52およびドレイン電極56が形成されている。ゲート電極54は、窒化物半導体層50の上面において、ソース電極52とドレイン電極56の間に配置されている。ソース電極52およびドレイン電極56は、例えば窒化物半導体層50側からTa層およびAl層から形成されている。ゲート電極54は、例えば窒化物半導体層50側からNi層およびAu層から形成されている。ゲート電極54を覆うように、窒化物半導体層50上に例えば窒化シリコン膜からなる絶縁膜58が形成されている。窒化物半導体層50は、上記各層に限られない。例えば、窒化物半導体層50としてInGaN、AlInGaN、またはInAlNなどを用いることもできる。例えば、図2に示した窒化物半導体層50を用いたFETにおいては、基板40と窒化物半導体層50との異種の材料を接合している。このため、接合面または接合面の近傍の窒化物半導体層50に深い電子トラップが形成される。この電子トラップが電子を捕獲または放出することにより、Idsqドリフトが生じる。深い電子トラップは、異種材料の接合に起因する空孔または不純物により形成されるものと考えられている。このように、Idsqドリフトは、窒化物半導体層50を用いた半導体装置特有の現象である。図3は、比較例1における時間に対するドレイン電流等を示す模式図である。ここで、ドレイン電流は、インダクタL2より第1電源VD側の電流であり、高周波信号に対し十分周波数の低い直流成分のドレインアイドル電流である。またゲートバイアス電圧Vgは、インダクタL1より第2電源VG側の電圧であり、高周波信号に対し十分周波数の低い直流成分のゲートバイアス電圧である。図3を参照し、比較例1においては、ゲートバイアス電圧Vgは例えば-2Vで一定である。時間t0からt1までは、FET10のドレイン電流Idは例えば150mA、FET10の閾値電圧Vthは例えば-1.5Vである。この状態は、高周波信号が入力されていない状態か小電力の高周波信号が入力されている状態に対応する。時間t1からt2の間に入力端子Tinに大電力の高周波信号が入力する。大電力の高周波信号が入力しなくなった時間t2において、ドレイン電流Idは、例えば40mAに低下する。また、閾値電圧は例えば-2.2Vとなる。その後ドレイン電流Idおよび閾値電圧Vthは、元の値であるそれぞれ150mVおよび-2.5Vに回復する。このように、大電力の高周波信号が入力することにより、ドレインアイドル電流がドリフトする。このとき、閾値電圧Vthもドリフトする。これらのドリフトは図3中に太実線で示した。以下に図3のようにIdsqドリフト現象を抑制する実施例について説明する。図4は、実施例1に係る増幅回路のブロック図である。図4のように、図1と比べ、実施例1に係る増幅回路100は、抵抗R1、検出部12、制御部14、出力部16およびスイッチ18を備えている。インダクタL2と第1電源VDとの間に抵抗R1が直列に接続されている。検出部12は、抵抗R1の両端の電位差からパワーアンプ11のドレインアイドル電流をドレイン電流Idとして検出する。検出部12は、制御部14に電圧Vaを出力する。制御部14は、検出されたドレイン電流Idが所定値より小さい場合は、ドレイン電流Idに応じたゲートバイアス電圧Vgを出力部16を介しパワーアンプ11のゲート端子Gに出力する。一方、検出されたドレイン電流Idが所定値以上の場合は、固定値のゲートバイアス電圧Vgを出力部16を介しパワーアンプ11のゲート端子Gに出力する。出力部16は、制御部14の出力電圧Vbをゲートバイアス電圧Vgとしてパワーアンプ11のFET10のゲート端子Gに印加する。スイッチ18は、FET10のゲート端子Gを、出力部16の出力と第2電源VGとに切り替える。増幅回路100の初期調整の際に、スイッチ18はゲート端子Gを第2電源VGに接続する。増幅回路100の動作時は、スイッチ18はゲート端子Gを出力部16の出力に接続する。その他の構成は比較例1の図1と同じであり説明を省略する。図5は、実施例1における時間に対するドレイン電流等を示す模式図であり、Idsqドリフトがない場合の例である。ドレイン電流Idは、ドレインアイドル電流に対応する。出力電圧Va、出力電圧Vbおよびゲートバイアス電圧Vgは、高周波信号に対し十分周波数の低い直流成分の電圧である。時間t0において、ドレイン電流Id、閾値電圧Vth、検出部12の出力電圧Va、制御部14の出力電圧Vbおよびゲートバイアス電圧Vgは、それぞれ例えば150mA、-2.5V、-2V、-2および-2Vである。図3と同様に、時間t1とt2との間に入力端子Tinに大電力の高周波信号が入力される。時間t1とt2との間においては、ドレイン電流の直流成分が大きくなるためドレイン電流Idが大きくなる。このため、検出部12の出力電圧Vaは例えば-2.3Vとなる。しかし、制御部14の出力は-2Vのままである。このため、ゲートバイアス電圧Vgは-2Vである。時間t2後にドレイン電流Idのドリフトが生じていないため、各値は時間t0の値に戻る。図5において、大電力の信号が入力する時間t1とt2との間において、ドレイン電流Idは大きくなる。このため、検出部12の出力電圧Vaは、例えば-2Vから-2.3Vに変化する。しかしながら、制御部14は、電圧Vaがドレイン電流Idが所定値例えば150mAより大きくなることを示す場合、出力電圧Vbとして固定値例えば-2Vを出力する。よって、大電力の信号が入力する時間t1とt2との間において、ゲートバイアス電圧Vgは変化しない。仮に、大電力の信号が入力する時間t1とt2との間において、制御部14がドレイン電流Idに応じ出力電圧Vbを変化させると、ゲートバイアス電圧Vgが変化する。これにより、増幅回路102の最大出力電圧の低下、ゲインの低下、またはエラー率の劣化等を招いてしまう。実施例1によれば、時間t1とt2との間において、ゲートバイアス電圧Vgが変化しないことにより、増幅回路102の出力電力の低下、ゲインの低下、またはエラー率の劣化等を抑制できる。図6は、実施例1における時間に対するドレイン電流等を示す模式図であり、Idsqドリフトがある場合の例である。ドレイン電流Idは、ドレインアイドル電流に対応する。出力電圧Va、出力電圧Vbおよびゲートバイアス電圧Vgは、高周波信号に対し十分周波数の低い直流成分の電圧である。時間t0におけるドレイン電流Id、閾値電圧Vth、検出部12の出力電圧Va、制御部14の出力電圧Vbおよびゲートバイアス電圧Vgは、図5と同じである。時間t2の後、閾値電圧Vthが例えば-2.2Vとなり、その後徐々に-2.5Vに戻る。ドレイン電流IdがIdsqドリフトにより小さくなるため、検出部12は、ドレイン電流Idの低下を検出し、出力電圧Vaとして例えば-1.7Vを出力する。制御部14は、ドレイン電流が所定値例えば150mAより小さいためドレイン電流Idに応じ出力電圧Vbを制御する。制御部14は、出力電圧Vbとして例えば-1.7Vを出力する。出力部16は、ゲートバイアス電圧として例えば-1.7Vを出力する。これにより、FET10のドレイン電流Idが大きくなり、結果としてドレイン電流Idは変化しない。閾値電圧Vthが例えば-2.2Vから徐々に-2.5Vに戻るに従い、電圧Va、VbおよびVgは、例えば-1.7Vから徐々に-2Vに戻る。以上のように、実施例1によれば、検出部12は、パワーアンプ11のドレインアイドル電流を検出する。制御部14は、検出されたドレインアイドル電流が所定値より小さい場合図6の時間t2以降は、ドレインドレイン電流に応じたゲートバイアス電圧Vgをパワーアンプ11に出力する。これにより、Idsqドリフトが発生しドレインアイドル電流が所定値より小さい場合、ドレインドレイン電流に応じたゲートバイアス電圧Vgをパワーアンプ11に出力することができる。一方、検出されたドレインアイドル電流が所定値以上の場合図5、図6の時間t1とt2との間は、固定値のゲートバイアス電圧Vgをパワーアンプ11に出力する。よって、大電力入力時に、出力電力の低下またはゲインの低下を抑制することができる。かつドレインアイドル電流のドリフトが生じた場合に、ゲインの低下またはひずみ特性の劣化を抑制することができる。また、制御部14は、検出されたドレインアイドル電流が所定値図6では、150mAより小さい場合は、ドレインアイドル電流が所定値図6では、150mAとなるようにパワーアンプ11のゲート端子Gにゲートバイアス電圧Vgを出力する。これにより、Idsqドリフトが生じた場合、ドレインアイドル電流を所定値に一定とすることができる。さらに、検出部12は、ドレインアイドル電流が所定値図6では150mAの場合、固定値図6では-2Vを出力電圧Vaとして制御部14に出力する。検出部12は、ドレインアイドル電流が所定値図6では150mAより大きい場合、固定値図6では-2Vより負側の電圧図6では-2.3Vを出力電圧Vaとして制御部14に出力する。検出部12は、ドレインアイドル電流が所定値図6では150mAより小さい場合、固定値図6では-2より正側の電圧図6では-1.7Vを、出力電圧Vaとして制御部14に出力する。制御部14は、検出部12からの入力が、固定値図6では-2Vより負側図6では-2.3Vの場合固定値図6では-2Vを電圧Vbとして出力し、出力部16がゲートバイアス電圧Vgとして固定値図6では-2Vをパワーアンプ11に出力する。一方、制御部14は、検出部12からの入力が、固定値図6では-2Vより正側図6では-1.7Vの場合、入力図6では-1.7Vを、電圧Vbとして出力し、出力部16がゲートバイアス電圧Vgとして電圧Vb図6の場合-1.7Vをパワーアンプ11に出力する。これにより、大電力入力時に、出力電力の低下またはゲインの低下を抑制することができる。かつドレインアイドル電流のドリフトが生じた場合に、ゲインの低下またはひずみ特性の劣化を抑制することができる。実施例1のFET10は、図2において示したFETを用いることができる。このFET10のドレイン端子Dはドレインアイドル電流を含むドレイン電流を出力する。ゲート端子Gは、高周波信号が入力するとともに、ドレインアイドル電流が所定値より小さい場合は、ドレインアイドル電流に応じたゲートバイアス電圧が印加され、ドレインアイドル電流が所定値以上の場合には、固定値のゲートバイアス電圧が印加される。ソース端子Sは、グランドに接続される。さらに、図2のように、FET10は、基板40と、基板40上に形成された窒化物半導体層50と、窒化物半導体層50上に形成された、ゲート電極54と、ゲート電極54を挟むソース電極52およびドレイン電極56と、を有している。このようなFETにおいては、基板40と窒化物半導体層50とが異種材料となるため、Idsqドリフトが生じ易い。よって、実施例1に係る増幅回路100を用いることが有効である。特に、基板40が、Si基板またはSiC基板である場合、Idsqドリフトが生じ易い。よって、実施例1に係る増幅回路100を用いることがより有効である。なお、図2におけるドレイン電極56、ゲート電極54およびソース電極52は、それぞれ図4のドレイン端子D、ゲート端子Gおよびソース端子Sに電気的に接続されている。図7は、実施例1に係る増幅回路の例を示す回路図である。図4の検出部12、制御部14および出力部16の回路の例を示している。また、オフセット設定回路20を図示している。その他の構成は図4と同じである。図7のように、検出部12は、オペアンプ22と抵抗R11からR14を備えている。オペアンプ22の負入力に第1電源VDが抵抗R12を介し接続されている。オペアンプ22の正入力に抵抗R1とインダクタL2との間のノードが抵抗R11を介し入力されている。さらに、オペアンプ22の正入力には、抵抗R14を介しオフセット設定回路20の出力が接続されている。オペアンプ22の出力は抵抗R13を介しオペアンプ22の負入力に接続されている。オフセット設定回路20は第2電源VGとグランドとの間に抵抗R3とR2とが直列に接続されている。抵抗R3とR2との間のノードが出力としてオペアンプ22の正入力に接続されている。まず、スイッチ18を用い第2電源VGとFET10のゲート端子Gに接続する。この状態で、FET10のドレインアイドル電流が所望の電圧となるように第2電源VGの電圧を調整する。例えば、ドレインアイドル電流を150mAとするため、第2電源VGの電圧を-2Vとする。この状態で、ドレインアイドル電流が所望の150mAである場合に、検出部12の出力電圧Vaが第2電源VGの電圧この場合-2Vと等しくなるようにオフセット設定回路20の抵抗R2およびR3の抵抗値を調整する。これにより、ドレイン電流Idが所定値150mAの場合、出力電圧Vaは固定値-2Vを出力する。ドレイン電流Idが大きくなると出力電圧Vaは負側に変化し、ドレイン電流Idが小さくなると出力電圧Vaは正側に変化する。オフセット設定回路20は、抵抗分割によりオペアンプ22の正入力に出力する電圧を調整しているが、他の方法で電圧を調整してもよい。例えば、第2電源VGを用いず別の電源から電圧をオペアンプ22の正入力に供給してもよい。抵抗R11~R14の抵抗値は例えば等しく設定されている。抵抗R11~R14の抵抗値を異ならせることにより、オペアンプ22の増幅率等を変更することもできる。制御部14は、第1増幅段30と第2増幅段32とを有している。第1増幅段30は、オペアンプ24と抵抗R21からR23を備える。第2増幅段32は、オペアンプ26と抵抗R31からR33とダイオードD1およびD2を備える。第1増幅段30においては、オペアンプ24の負入力には検出部12の出力が抵抗R22を介し接続されている。オペアンプ24の正入力には第2電源VGが抵抗R21を介し接続されている。オペアンプ24の出力は抵抗R23を介し負入力に接続されている。以上により、第1増幅段30は、検出部12の出力電圧Vaを-2Vを中心に反転増幅し、出力電圧Vcとして出力する。抵抗R21~R23の抵抗値は例えば等しく設定されている。抵抗R21~R23の抵抗値を異ならせることにより、オペアンプ24の増幅率等を変更することもできる。第2増幅段32においては、オペアンプ26の負入力には第1増幅段30の出力が抵抗R32を介し接続されている。オペアンプ26の正入力には第2電源VGが抵抗R31を介し接続されている。オペアンプ26の出力は抵抗R33を介し負入力に接続されている。オペアンプ26の出力と抵抗R33との間にダイオードD1が接続されている。ダイオードD1のアノードはオペアンプ26の出力側に、カソードは抵抗R33側に接続されている。オペアンプ26の負入力と出力との間にダイオードD2が接続されている。ダイオードD2のアノードはオペアンプ26の負入力側に、カソードはオペアンプ26の出力側に接続されている。以上により、第2増幅段32は、第1増幅段30の出力電圧Vcを固定値例えば-2Vを中心に半波整流反転増幅し、出力電圧Vbとして出力する。すなわち、検出部12の出力電圧Vaが固定値例えば-2Vより負側に変化した場合、第1増幅段30の出力電圧Vcは固定値例えば-2Vより正側に変化する。この場合、第2増幅段32は、固定値例えば-2Vを出力する。一方、検出部12の出力電圧Vaが固定値例えば-2Vより正側に変化した場合、第1増幅段30の出力電圧Vcは固定値例えば-2Vより負側に変化する。この場合、第2増幅段32は、固定値例えば-2Vを中心に電圧Vcを反転増幅し出力電圧Vbを出力する。出力電圧Vbは、固定値例えば-2Vに対し正側に変化する。抵抗R31~R33の抵抗値は例えば等しく設定されている。抵抗R31~R33の抵抗値を異ならせることにより、オペアンプ26の増幅率等を変更することもできる。出力部16は、オペアンプ28と抵抗R41およびR43を備えている。制御部14の出力が抵抗R41を介しオペアンプ28の正入力に接続されている。オペアンプ28の出力が抵抗R43を介しオペアンプ28の負入力接続されている。以上により、出力部16は、ボルテージフォロア回路として機能する。よって、出力部16の出力電圧は、制御部14の出力電圧Vbと同じとなる。出力部16は、制御部14の出力電圧Vbと同じ電圧をゲートバイアス電圧としてFET10のゲートに供給する。出力部16により、大きい電流をFET10に供給することができる。出力部16とスイッチ18との間には、ダンピング用の抵抗R4が接続されている。スイッチ18は、前述のように、第2電源VGの電圧を調整する際に第2電源VGを直接FET10のゲートに接続する。一方、増幅回路100の動作時には、出力部16の出力をFET10のゲート端子Gに接続する。スイッチ18の代わりに、第2電源VGの電圧を調整後、ジャンパー線等を切り替えてもよい。また、スイッチ18としてアナログスイッチを用いることもできる。例えば、GSMGlobalSystemforMobileCommunicationまたはWCDMAWidebandCodeDivisionMultipleAccess等の複数の変調方式の信号を1つのパワーアンプ11を用い増幅する場合、変調方式によりスイッチ18を切り替えることができる。例えば、GSM等では、Idsqドリフトはほとんど問題にならない。一方、例えば、WCDMA等では、Idsqドリフトは問題となる。そこで、増幅回路100がIdsqドリフトが問題とならない変調方式の信号を増幅する場合は、スイッチ18を第2電源VGに切り替える。増幅回路100がIdsqドリフトが問題となる変調方式の信号を増幅する場合は、スイッチ18を出力部16に切り替える。これにより、Idsqドリフトが問題とならない変調方式の信号を増幅する場合の消費電力を抑制できる。なお、スイッチ18の切り替えは、例えばベースバンドICIntegratedCircuitからのGPIOGeneralPurposeInputOutputを用いることができる。図8aおよび図8bは、比較例1および実施例1に係る増幅回路における時間に対するドレイン電流およびゲインを示す図である。ドレイン電流Idはドレインアイドル電流に対応する。図8aおよび図8bは、比較例1として図1の増幅回路101、実施例1として図7の増幅回路100を用い測定した結果を模式化した図である。図8aおよび図8bのように、比較例1および実施例1ともドレイン電流は150mAである。時間t1500μ秒からt21000μ秒の間に大電力の高周波信号が増幅回路に入力される。比較例1においては、時間t2において、ドレイン電流およびゲインが低下する。その後徐々に回復する。一方、実施例1においては、ドレイン電流およびゲインは低下せず、一定である。以上のように、図7の回路図の増幅回路を用いることにより、大電力信号が入力時のゲイン低下等を抑制し、かつIdsqドリフトに起因するゲイン低下を抑制することができる。なお、比較例1および実施例1において、ドレインアイドル電流として150mA、このときのゲートバイアス電圧として-2Vを例に説明したが、これらの数値に限定されないことは言うまでもない。実施例2は、実施例1に係る増幅回路をドハティ型増幅回路に適用する例である。図9は、実施例2に係る増幅回路のブロック図である。増幅回路102は、メインアンプ60、ピークアンプ62、1/4波長位相線路64および66および回路70を備えるドハティ型増幅回路である。入力端子Tinはメインアンプ60の入力に電気的に接続され、かつ1/4波長位相線路66を介しピークアンプ62の入力に電気的に接続されている。出力端子Toutは1/4波長位相線路64を介しメインアンプ60の出力に電気的に接続され、かつピークアンプ62の出力に電気的に接続されている。メインアンプ60は、例えばA級またはAB級アンプであり、入力端子Tinに入力した入力信号を常に増幅する。ピークアンプ62は、例えばC級アンプであり、入力信号が所定電力以上の場合、入力信号を増幅する。よって、メインアンプ60はドレインアイドル電流が流れているが、ピークアンプ62はアイドル電流が流れていない。このため、Idsqドリフトが問題になるのは、主にメインアンプ60である。回路70は、実施例1の図4の抵抗R1、検出部12、制御部14、出力部16およびスイッチ18に対応する。回路70の抵抗R1および検出部12は、メインアンプ60のドレイン電流を検出する。回路70の制御部14および出力部16がメインアンプ60のゲートバイアス電圧を制御する。これにより、ドハティ型増幅回路においてもIdsqドリフトに起因したゲイン低下等を抑制することができる。実施例3は、実施例1に係る増幅回路をエンベロープトラッキング方式増幅回路に適用する例である。図10は、実施例3に係る増幅回路104のブロック図である。入力端子Tinはパワーアンプ72の入力に電気的に接続されている。出力端子Toutは、パワーアンプ72の出力に電気的に接続されている。エンベロープコントローラ74は、パワーアンプ72のドレイン電圧を制御する。回路70の抵抗R1および検出部12は、パワーアンプ72のドレイン電流を検出する。回路70の制御部14および出力部16がパワーアンプ72のゲートバイアス電圧を制御する。エンベロープトラッキング方式では、エンベロープコントローラ74が変調信号のエンベロープ変調信号波の振幅に合わせてパワーアンプ72のドレイン電圧を高速で制御する。ドレイン電圧を高電圧例えば50Vから低電圧例えば10Vに変化させた場合、高電圧のストレスにより、Idsqドリフトが発生し、低電圧時にバイアス点がシフトしてしまう。そこで、回路70を用いることにより、低電圧時のIdsqドリフトを補償し、バイアス点を一定に保つことができる。なお、検出部12は、抵抗R1の両端の電位差を検知している。このため、ドレイン電圧の絶対値が変化しても、ドレイン電流の大小により検出部12は実施例1と同様に動作することができる。実施例4は、回路70を温度補償回路として用いた例である。図11は、実施例4に係る増幅回路のブロック図である。図11のように、実施例4に係る増幅回路106は、入力端子Tinがパワーアンプ76の入力に電気的に接続され、出力端子Toutがパワーアンプ76の出力に電気的に接続されている。回路70の抵抗R1および検出部12は、パワーアンプ76のドレイン電流を検知する。回路70の制御部14および出力部16は、パワーアンプ76のゲートバイアス電圧を制御する。パワーアンプ76においては、ドレインアイドル電流が温度変化する場合がある。この場合、使用温度範囲の低温側においてドレインアイドル電流を合わせると、高温においてドレインアイドル電流が増加しすぎ効率が劣化する場合ある。そこで、実施例4においては、ドレインアイドル電流の所定値を使用温度範囲の高温側において効率が劣化しない程度のドレインアイドル電流とする。これにより、低温において、ドレインアイドル電流が低下しようとした場合、回路70により、ドレインアイドル電流を一定に維持することができる。特に、窒化物半導体を用いたFETにおいては、低温において、Idsqドリフトが顕著になる場合が多い。よって、実施例4によれば、高温におけるドレインアイドル電流増加に起因した効率低下を抑制し、かつ低温側におけるIdsqドリフトによるゲイン低下等を抑制することができる。上記実施例のパワーアンプとしては、横型の窒化物半導体からなるFETを用いた例を示したが、本発明では、縦型の窒化物半導体からなるFETを用いることもできる図示なし。縦型の窒化物半導体からなるFETは、基板上の窒化物半導体層上にゲート電極、ソース電極が設けられ、ソース電極と相対する基板上にドレイン電極が設けられている。この構造においても、基板と窒化物半導体層との異種の材料の接合に起因したIdsqドリフトを抑制することができる。以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形変更が可能である。