半導体メモリであって、それぞれが交差する複数のビット線及び複数のワード線と、前記ビット線及び前記ワード線のクロスポイントで列と行に整列された複数のメモリセルによって形成されたメモリセルアレイと、前記メモリセルアレイの反対側に整列された少なくとも1組のセンスアンプバンクであって、各センスアンプバンクの組は、ビット線の長手方向に互い違いに配置された複数のセンスアンプを備え、各センスアンプは、交互の配列により、対応するビット線に接続されていることによって、ビット線は、1組の第1のバンクのセンスアンプに電気的に結合されたビット線と、1組の第2のバンクのセンスアンプに電気的に結合されたビット線との間を横方向へ行ったり来たりして、ビット線の交互配列が、ビット線と平行な各センスアンプバンクの組で利用可能なスペースに相互接続することとを備え、各センスアンプバンクは、センスアンプバンクの少なくとも1つのセンスアンプを選択する、少なくとも1つのローカル列デコーダを備え、前記ローカル列デコーダは、センスアンプと共に互い違いに配置され、ビット線と平行な利用可能な相互接続スペース内に走っている出力線によってセンスアンプバンクの少なくとも1つのセンスアンプと電気的に結合されたことを特徴とする半導体メモリ。各センスアンプバンクは、前記センスアンプバンクの各センスアンプに電気的に結合した単一のローカル列デコーダを備えたことを特徴とする請求項1に記載の半導体メモリ。各センスアンプバンクは、複数のローカル列デコーダを備えたことを特徴とする請求項1に記載の半導体メモリ。前記ローカル列デコーダは、NORゲート又はNANDゲートであることを特徴とする請求項1から3のいずれかに記載の半導体メモリ。前記ローカル列デコーダは、複数のデコーダセクションを備え、各デコーダセクションは、前記センスアンプバンクのそれぞれのセンスアンプと電気的に結合されたことを特徴とする請求項1から4のいずれかに記載の半導体メモリ。前記センスアンプバンクは、SOI基板上に実装され、デコーダセクションは、接地とデコーダセクションの第1の入力との間に連続して2つのコンプリメンタリダブルゲートトランジスタを有している擬似インバータを備え、各ダブルゲートトランジスタは、第1のゲートと第2のゲートを有し、トランジスタの第1のゲートは、トランジスタの第2のゲートが第1の入力の補完に電気的に結合されている場合、デコーダセクションの第2の入力に電気的に結合され、デコーダセクションの出力は、2つのトランジスタのひと続きの関連の中点に供給されていることを特徴とする請求項5に記載の半導体メモリ。前記ローカル列デコーダの第1の入力は、第1の入力線によって第1の列アドレスバスに接続され、前記ローカル列デコーダの第2の入力は、第2の入力線によって第2の列アドレスバスに接続され、第1及び第2の入力線は、利用できる相互接続のスペース内に走ることを特徴とする請求項1から6のいずれかに記載の半導体メモリ。第1の入力線は、メタル―0線及びメタル―1バスである第1の列アドレスバスであることを特徴とする請求項7に記載の半導体メモリ。第2の入力線は、メタル―0線及びメタル―1バスである第2の列アドレスバスであることを特徴とする請求項7または8に記載の半導体メモリ。第2の入力線は、メタル―0線であり、第2の列アドレスバスは、ビット線の長手方向へ走っているメタル―2バス及びメタル―2バスに電気的に結合されたメタル―1バスを備え、ワード線の横方向へ走っているメタル―1バスを備えたことを特徴とする請求項7または8に記載の半導体メモリ。図3に関して、本発明は半導体メモリを提供し、特に、複数のビット線BL0、bBL0、BL1、bBL1、BL2、bBL2、BL7、bBL7及び互いに交差する複数のワード線WLを備えるDRAMを提供する。メモリは、当該ビット線と当該ワード線とのクロスポイントで行と列に整列された複数のメモリセルによりできたメモリセルアレイMCAをさらに備えるメモリである。メモリは、少なくとも1組のセンスアンプバンクSAB0、SAB1をさらに備え、これらセンスアンプバンクは、メモリセルアレイMCAの反対側に整列された1組のセンスアンプバンクをさらに備える。1組の各センスアンプバンクは、ビット線の長手方向に互い違いに配置された複数のセンスアンプSA0、SA2、SA4、SA6;SA1、SA3、SA5、SA7をさらに備える。1組のセンスアンプバンクはメモリセルアレイMCAの反対側に並べられている。図3は4つの互い違いに配置されたセンスアンプを有する各バンクをさらに備える単一の組のセンスアンプバンクSAB0、SAB1を表わす。約128組のような、より多くの組のセンスアンプバンクにも本発明が適用され、例えば、2又は8の互い違いに配置されたセンスアンプのような、センスアンプバンクの中の異なる数の互い違いに配置されたセンスアンプにも適用されることが理解されるだろう。各センスアンプは、交互配列により対応するビット線に電気的に結合されており、したがって、ビット線は、第1のバンクの組のセンスアンプに電気的に結合されたビット線と、第2のバンクの組のセンスアンプと電気的に結合したビット線との間をワード線の横方向へ行ったり来たりする。ワード線方向にある、連続的なビット線の1例としてビット線bBL0、BL1及びbBL2を挙げると、ビット線bBL0はセンスアンプバンクSAB0の上端のセンスアンプSA0と電気的に結合しており、ビット線BL1はセンスアンプバンクSAB1の下端のセンスアンプSA1と電気的に結合しており、ビット線bBL2はセンスアンプバンクSAB0の上端のセンスアンプSA2と電気的に結合している。この交互配列の結果、ビット線BL1は、センスアンプバンクSAB0の上端を越えず、それによって、ビット線bBL0とbBL2との間で利用可能な連結スペースを離れることになる。同様に、ビット線bBL0及びbBL2は、センスアンプバンクSAB1の下端を越えず、連結スペースはビット線bBL1、bBL1の両側が利用可能になる。さらに、特に、利用可能な連結スペースは図のメタル―0線のため、利用可能な自由なスペースになる。本発明は、センスアンプバンク内に列デコーダのロジックを配置することによってセンスアンプをローカルにデコーダすることをさらに提供する。より詳細には、各センスアンプバンクSAB0、SAB1は、センスアンプバンクの少なくとも1つのセンスアンプを選択する、少なくとも1つのローカル列デコーダLCD0、LCD1を備えている。ローカル列デコーダLCD0、LCD1は、出力線OL0、OL1によってバンクのセンスアンプと共に交互に配置され、バンクの少なくとも1つのセンスアンプに電気的に結合しており、典型的には、メタル―0線は、出力線OL0に対するセンスアンプバンクSAB0の上端を越えてビット線BL0とBL2との間の利用可能な相互接続スペース又は出力線OL1に対するセンスアンプバンクSAB1の下端を越えてビット線BL1の前に利用可能な相互接続スペースのように、ビット線と平行な利用可能な相互接続スペースを超えている。ローカル列デコーダのピッチは、センスアンプの最大のピッチであるとわかるだろう図の例の8メモリ列。望ましい本発明の実施例では、ローカル列デコーダは複数入力論理ゲートであり、例えば、2入力ゲートであるが、特に、その入力の1つの組から特定の値を、生成する、NORゲート又はNANDゲートのような、ゲートである。NORゲートはセンスアンプがN型パスゲートを有しているとき典型的に実装され、NANDゲートはセンスアンプがP型パスゲートを有されている場合、実装されるとわかるだろう。すべての2入力機能が8列ピッチに合致するとき、配置は比較的容易となる。図3及び図6aに示すように、ローカル列デコーダは、LCD1のように、バンクのすべてのセンスアンプと電気的に結合することができる。バンクがこれらの図による例示では、4つのセンスアンプとみなすとき、ローカル列デコーダLCD1は、4つのセンスアンプSA1、SA3、SA5、SA7をデコーダすることを許可する。同じワードの4つの連続ビットゆえに、同じアドレスを共有する。望ましくは、センスアンプバンクは奇数の互い違いに配置されたセンスアンプを備え、ローカル列デコーダは、それぞれの側面の等しい数のセンスアンプを有するため、バンクの中央に位置する。代わりに、センスアンプバンクは、複数のローカル列デコーダを備えることができる。センスアンプバンク内の複数のローカル列デコーダの可能な配列は図6bで示されており、そこには、センスアンプバンクは2つのローカル列デコーダLCD3、LCD5を備えており、各ローカル列デコーダはバンクのセンスアンプの半分と電気的に結合することが示されている。図6bの互い違いに配置された配列において、各ローカル列デコーダLCD3、LCD5は、互いに電気的に結合された2つの直接的に隣り合ったセンスアンプSA1、SA3、SA5、SA7を有する。この配列によれば、同じワードの2つの連続ビットは同じアドレスを共有する。しかしローカル列デコーダのアドレスも全く同じにできたため、同じワードの4つの連続ビットは同じアドレスを共有する。もう1つの変形では、ローカル列デコーダは複数のデコーダセクションを備えることができ、図6cに示すような、2つのデコーダセクションLCD7、LCD9のようにそれぞれのセンスアンプと電気的に結合している各セクションを備えることができる。図6の配列では、ローカル列デコーダは中心に配置され、2つのセクションを備える。ローカル列デコーダの第1のデコーダセクションLCD9は、上端及び下端にあるセンスアンプSA1、SA7に電気的に結合している。このため、ローカル列デコーダの第2のデコーダセクションLCD7が、中間にあるセンスアンプSA3、SA5と電気的に結合されている。デコーダセクションのアドレスがアプリケーション次第で、同じであったり異なったりすることができるのがわかるだろう。デコーダセクションの累積するピッチがセンスアンプのピッチを下回ったままの場合だけ、そのような配置が可能になることが理解されるだろう図の例の8メモリ列。この点において、出願人が2つのトランジスタのみ有するFDSOI完全空乏型シリコンオンインシュレータ上のNOR2ゲートを前もって、設計していたことがわかる。そのようなNOR2ゲートは、このように4つのメモリ列だけ図に描かれている。そのような設計によれば、2つのデコーダセクションは、それ故に8メモリ列のピッチを有するセンスアンプと共に互い違いに配置されたローカル列デコーダ内に組み込まれることができる。当然のことながら、そのようなNOR2FDSOIゲートは、2010年9月8日に出願された欧州特許出願番号10175849.8号において記載がある。このNOR2FDSOIゲートは図7で示された擬似インバータ構造で使用し、入力はA及びBに言及される。擬似インバータ構造のトランジスタは、埋め込まれた酸化層のSOI基板の下、フロント制御ゲート及びバック制御ゲートを有する二重ゲートFDSOIトランジスタであり、バックゲートは、P型トランジスタのソースに適用される入力信号Aと補完的である信号Aによって制御されている。当然のことながら、SOIFinFETsもFDSOIトランジスタの場所で使われることができる。当然のことながら、そのようなローカル列デコーダのバックゲートはセンスアンプを強化するために使用することができ、特に、センスアンプのトランジスタのドライブが、メモリセルでデータがやがて回復するために不十分なとき、使用することができる。この効果はセンスアンプの両側にさらに均整のとれた、不整合を含んでいない。FDSOIトランジスタはばらつきが少ないことを示すことで、FDSOIもまた利点が明らかになる。バルク基板上の本発明の実装と比較してトランジスタの長さや幅を減らすことができ、センスアンプ領域は2から2.5に分割できる。いずれにせよ、当然のことながら、ローカル列デコーダは、例えば複数入力論理ゲートのような、例えば2入力ゲートのような、例えば図7の擬似インバータ構造のような、二重ゲートトランジスタを使用することができる。各二重ゲートトランジスタは、SeOI基板SOIシリコンオンインシュレータの埋め込まれた絶縁体の層の下のバック制御ゲート有する二重ゲートトランジスタである。各二重ゲートトランジスタは、フィン型の独立した二重ゲートトランジスタにもなり得る。平行に配置された2つの単一のゲートトランジスタからなることもできる。したがって、当然のことながら、本発明はすべての技術に実施することができる。バルク、部分空乏シリコンオンインシュレータPDSOI、完全空乏シリコンオンインシュレータFDSOI、FinFETs及び独立したダブルゲートトランジスタの他の型も一緒である。上記で示すように、バルクと比べて機能ごとの領域がより小さくなる余地があるという有利な点を、強化するという利点を、FDSOIは示す。図4は、2つのセンスアンプバンクがワード線の方向で連続していることを示す。各バンクは、中心で互い違いに配置されており、すべてのセンスアンプバンクと電気的に結合されているローカル列デコーダLCD00、LCD01を備える。図4の例では、各ローカル列デコーダは、2入力NORゲートとして実装されている。NORゲートの第1の入力は、第1の列アドレスバスCAB-LSBと電気的に結合しており、例えば、CAB-LSBは、利用可能な相互接続スペース内に走る第1の入力線I10、I11によって、最下位ビットへアドレスを指定する。第1と第2の入力線I10、I11及びI20、I21は、望ましくは、ビット線によって、左の自由なスペース内に走っているメタル―0線である。もし、従来の回路のアーキテクチャが最初に、図1又は図2のようなバンク内の各センスアンプをデコーダするために、例えば64バスが必要であるとすると、本発明により提案された新しい機構は同じ機能を実行するため、16バスだけのCAB-LSB、CAB-MSB8の最下位ビット―LSB―、8の最上位ビット―MSB―を必要とする。当然のことながら、これらのバスCAB-LSB及びCAB-MSBは、センスアンプバンクの中の対応するローカル列デコーダへ列選択信号を出力するように構成されたメイン列デコーダと電気的に結合している。図1の既存技術のアーキテクチャで、必要な100のトラックと比べて、これらの16バスは、約40から45のメタル―1トラックに対応する。このように、バスの制約は、かなり最小化されており、トランジスタの領域の制約と同値であると考えられる。図4に表されている第1の実施例によれば、第1及び第2の列アドレスバスCAB-LSB、CAB-MSBは、ワード線の横側の方向へ走っているメタル―1バスである。第1のMSBバスMSB0はワード線の方向で第1の8つの連続したセンスアンプバンクと電気的に結合する。このとき、これら8つの各バンクに電気的に結合されたLSBバスを、第1のLSBバスLSB0から第8のLSBバスLSB7に達するまで連続して変化させる。8つの第1のセンスアンプバンクが、アドレス指定されると、MSBバスはそのとき、第1のMSBバスMSB0からMSBバスMSB1へ変化しており、すべてのLSBバスLSB0からLSB7は、再度連続して使用される。この工程は64センスアンプバンクについて繰り返される。図5に表されている別の実施例によれば、第1の列アドレスバスCAB-LSBは、ワード線の横側の方向へ走っているメタル―1バスである。このため、第2の列アドレスバスCAB-MSBが、ビット線の長手方向へ走っている一連のメタル―2バスM20、M21、...、M27を備え、一連の各メタル―2バスと電気的に結合しているワード線の横方向へ走っているメタル―1バスM10、M11、...、M17を備える。図5の実施例では、メタル―2バスは、8倍のセンスアンプバンク64メモリセルのピッチに相当する距離を置いて互いに配置される。メタル―2バスM20及びメタル―1バスM10は、第1の8つのセンスアンプバンクにアドレスを指定するために使用される。そして、メタル―1バスM10は、第1の8つのセンスアンプバンクのローカル列デコーダ第2の入力I21、I22と電気的に結合される。同様に、メタル―2バスM21及びメタル―1バスM11は、9から16のセンスアンプバンクにアドレスを指定するために使用される。そして、メタル―1バスM11は、9から16のセンスアンプバンクのローカル列デコーダの第2の入力と電気的に結合される。この工程は64センスアンプバンクについて繰り返される。本発明は、列デコーダ回路の大部分はオンピッチ領域と一体とすることができ、メモリの周辺にはもはや一体とする必要がないという利点を、最後に示す。すなわち、オンピッチ回路となり、それ自身が領域内でとても小さくなり、もっと少ない消費とより早いスピードを有することになる。