基板と、前記基板に形成された電源配線と、前記基板に形成された信号配線と、前記基板に形成されたグランド配線と、前記信号配線、前記電源配線及び前記グランド配線を被覆する絶縁層と、前記絶縁層の上に形成された金属膜と、を備え、前記電源配線を被覆する前記絶縁層の厚さと、前記信号配線を被覆する前記絶縁層の厚さとが異なり、前記金属膜がグランド電位に接続されていることを特徴とする半導体装置。前記グランド配線を被覆する前記絶縁層の厚さと、前記信号配線を被覆する前記絶縁層の厚さとが異なり、前記金属膜が複数に分割されており、前記電源配線及び前記信号配線を被覆する前記絶縁層の上に形成された前記金属膜がグランド電位に接続され、前記グランド配線を被覆する前記絶縁層の上に形成された前記金属膜が電源電位に接続されていることを特徴とする請求項1に記載の半導体装置。前記基板には複数の前記信号配線が形成されており、隣接する2つの前記信号配線が差動配線であり、前記差動配線を被覆する前記絶縁層の上には前記金属膜が形成されていないことを特徴とする請求項1又は2に記載の半導体装置。半導体装置が設置される配線基板であって、前記配線基板に形成された電源配線と、前記配線基板に形成された信号配線と、前記配線基板に形成されたグランド配線と、前記信号配線、前記電源配線及び前記グランド配線を被覆する絶縁層と、前記絶縁層の上に形成された金属膜と、を備え、前記電源配線を被覆する前記絶縁層の厚さと、前記信号配線を被覆する前記絶縁層の厚さとが異なり、前記金属膜がグランド電位に接続されていることを特徴とする配線基板。本件は、信号配線の特性インピーダンスの制御及びデカップリングキャパシタのキャパシタンスの制御を行うことを目的とする。本件の一観点による半導体装置は、基板と、前記基板に形成された電源配線と、前記基板に形成された信号配線と、前記基板に形成されたグランド配線と、前記信号配線、前記電源配線及び前記グランド配線を被覆する絶縁層と、前記絶縁層の上に形成された金属膜と、を備え、前記電源配線を被覆する前記絶縁層の厚さと、前記信号配線を被覆する前記絶縁層の厚さとが異なり、前記金属膜がグランド電位に接続されている。本件によれば、信号配線の特性インピーダンスの制御及びデカップリングキャパシタのキャパシタンスの制御を行うことが可能となる。以下、図面を参照して、発明を実施するための形態以下、実施形態というに係る半導体装置及び配線基板について実施例を挙げて説明する。以下の実施例の構成は例示であり、本実施形態は実施例の構成に限定されない。図1のAは、実施例1に係る半導体装置1の上面図である。図1のBは、図1のAの一点鎖線A-Aについて矢印方向Bから見た半導体装置1の断面図である。図1に示す半導体装置1は、半導体装置1が備えるインターポーザ基板等の配線基板2にLSIチップ等の半導体素子3が設置されている。配線基板2と半導体素子3とは、ワイヤ4によって電気的に接続されている。配線基板2に設置された半導体装置3は、モールド樹脂5によって封止されている。なお、図1のAでは、モールド樹脂5の図示を省略している。配線基板2には、半導体素子3が設置されている面の反対側の面に複数の半田ボール6が設置されている。半導体装置1は、半田ボール6を介して、マザーボード等の他の基板に接続される。配線基板2の上には、半導体素子3を囲むようにソルダーレジスト10が形成されている。ソルダーレジスト10の上には金属膜11が形成されている。したがって、金属膜11は、半導体素子3を囲むようにソルダーレジスト10の上に形成されている。ソルダーレジスト10は、例えば、エポキシ系、アクリル系、ポリイミド系等の絶縁性の樹脂又はこれらの混合樹脂等である。ソルダーレジスト10は、感光性樹脂であってもよいし、熱硬化性樹脂であってもよい。絶縁層は、ソルダーレジスト10の一例である。ソルダーレジスト10として、例えば、液状ソルダーレジストを用いてもよいし、フィルムソルダーレジストを用いてもよい。ソルダーレジスト10の比誘電率εrは、例えば、3.9であるが、これに限らず、他の値であってもよい。液状のソルダーレジスト10の場合、例えば、マスクを用いたスクリーン印刷法によって配線基板2の上にソルダーレジスト10を塗布する。フィルム状のソルダーレジスト10の場合、例えば、真空ラミネータを用いて、配線基板2の上にソルダーレジスト10を貼り付ける。金属膜11は、例えば、銅Cu、チタンTi、ニッケルNi、金Au、白金Pt又は銀Ag等である。例えば、蒸着又はめっきによりソルダーレジスト10の上に金属膜11を形成する。蒸着によって金属膜11を形成する場合、例えば、マスクを用いたスパッタ法によりソルダーレジスト10の上に金属膜11を形成する。めっきによって金属膜11を形成する場合、例えば、マスクを用いた無電解めっき法によりソルダーレジスト10の上に金属膜11を形成する。金属膜11の膜厚は、例えば、1μm以上5μm以下であるが、これに限らず、他の値であってもよい。配線基板2は、信号配線21を有しており、配線基板2には、電源領域30、配線領域31及びグランド領域32が画定されている。信号配線21、電源領域30、配線領域31及びグランド領域32については、後述する。図2Aは、図1のAの点線C-Cについて矢印方向Dから見た半導体装置1の要部断面図である。図2Bは、図1のAの一点鎖線A-Aについて矢印方向Bから見た半導体装置1の要部断面図である。図2A及び図2Bに示すように、配線基板2は、L1層において電源プレーン20、信号配線21及びグランドプレーン22を有しており、L2層においてグランドプレーン23を有しており、L3層において電源プレーン24を有しており、L4層において外部電極パッド25を有している。図2A及び図2Bに示すように、電源プレーン20、信号配線21及びグランドプレーン22は、ソルダーレジスト10によって被覆されている。電源プレーン20、24、信号配線21、グランドプレーン22、23及び外部電極パッド25は、例えば、銅Cu等の金属を材料としている。電源配線は、電源プレーン20の一例である。グランド配線は、グランドプレーン22の一例である。電源プレーン20、信号配線21及びグランドプレーン22の厚さは、例えば、10μmであるが、これに限らず、他の値であってもよい。グランドプレーン22及び電源プレーン24の厚さは、例えば、35μmであるが、これに限らず、他の値であってもよい。外部電極パッド25は、半田ボール6と接合されている。なお、電源プレーン20は、電源ビア図示せずに接続されており、外部電極パッド25を介して電源ビアが電源電位と接続されることにより、電源プレーン20は電源電位と接続される。グランドプレーン22は、グランドビア図示せずに接続されており、外部電極パッド25を介してグランドビアがグランド電位と接続されることにより、グランドプレーン22はグランド電位と接続される。図2A及び図2Bに示すように、配線基板2は、L1層とL2層との間に絶縁体誘電体であるプリプレグ26を有しており、L2層とL3層との間に絶縁体誘電体であるコア27を有しており、L3層とL4層との間に絶縁体誘電体であるプリプレグ28を有している。プリプレグ26及び28の厚さは、例えば、100μmであるが、これに限らず、他の値であってもよい。コア27の厚さは、例えば、200μmであるが、これに限らず、他の値であってもよい。プリプレグ26、コア27及びプリプレグ28の比誘電率εrは、例えば、4.9であるが、これに限らず、他の値であってもよい。また、配線基板2には、半導体素子3が設置されている面の反対側の面にソルダーレジスト29が形成されている。ソルダーレジスト29の材料及び形成方法は、ソルダーレジスト10と同様である。図2Aに示すように、半導体装置1には、プリプレグ26が電源プレーン20とグランドプレーン23とで挟まれた箇所が存在する。したがって、電源プレーン20と、グランドプレーン23と、電源プレーン20及びグランドプレーン23とで挟まれたプリプレグ26とによって、半導体装置1にデカップリングキャパシタとしての機能が形成されている。すなわち、半導体装置1の電源領域30の下方にデカップリングキャパシタが形成されている。半導体装置1の電源領域30の下方にデカップリングキャパシタが形成されることにより、半導体装置1における同時スイッチングノイズ等のノイズを低減することが可能となる。図2Aに示すように、電源プレーン20、信号配線21及びグランドプレーン22を覆うように、ソルダーレジスト10が配線基板2の上に形成されている。本実施形態では、配線基板2において、電源プレーン20が形成されている領域を電源領域30と画定し、信号配線21が形成されている領域を配線領域31と画定し、グランドプレーン22が形成されている領域をグランド領域32と画定している。電源領域30と配線領域31との境界は任意に設定することが可能である。また、配線領域31とグランド領域32との境界は任意に設定することが可能である。電源領域30及びグランド領域32に形成されているソルダーレジスト10の厚さは、例えば、25μmである。電源プレーン20及びグランドプレーン22の厚さを10μmとする場合、電源プレーン20及びグランドプレーン22の上に形成されているソルダーレジスト10の厚さは15μmとなる。配線領域31に形成されているソルダーレジスト10の厚さは、例えば、35μmである。信号配線21の厚さを10μmとする場合、信号配線21の上に形成されているソルダーレジスト10の厚さは25μmとなる。図2Bに示すように、ソルダーレジスト10から露出した信号配線21は、ワイヤ4を介して半導体素子3と接続されている。配線領域31に形成されているソルダーレジスト10の厚さは、例えば、35μmである。信号配線21の厚さを10μmとする場合、信号配線21の上に形成されているソルダーレジスト10の厚さは25μmとなる。図2A及び図2Bに示す半導体装置1では、液状のソルダーレジスト10を用いて、配線基板2の上にソルダーレジスト10を形成している。液状のソルダーレジスト10を用いる場合、電源領域30、配線領域31及びグランド領域32に沿って一定の厚さのソルダーレジスト10を形成することが可能である。液状のソルダーレジスト10を用いる場合、電源領域30及びグランド領域32と配線領域31とでソルダーレジスト10の塗布の回数を変えることで、ソルダーレジスト10の厚さを異ならせることが可能である。図2A及び図2Bでは、電源領域30及びグランド領域32におけるソルダーレジスト10よりも、配線領域31におけるソルダーレジスト10を厚く形成している。図3Aは、図1のAの一点鎖線で示された領域33の拡大図である。図3Bは、図3Aの点線F-Fについて矢印方向Gから見た半導体装置1の断面図である。図3Cは、図3Aの点線H-Hについて矢印方向Jから見た半導体装置1の断面図である。図3Aに示すように、配線基板2には、グランドパッド40、電源パッド42及びボンディングパッド44が設置されている。図3A及び図3Bに示すように、金属膜11は、配線基板2に設置されているグランドパッド40に接続されている。金属膜11の一部が突起形状に形成されており、金属膜11の突起形状の部分が、配線基板2に設置されているグランドパッド40に接続されている。図3A及び図3Bに示すように、配線基板2に設置されているグランドパッド40と、半導体素子3に設置されているグランドパッド41とが、ワイヤ4を介して接続されている。図3Aに示すように、電源プレーン20の一部が突起形状に形成されており、電源プレーン20の突起形状の部分が、配線基板2に設定されている電源パッド42に接続されている。図3Aに示すように、配線基板2に設置されている電源パッド42と、半導体素子3に設置されている電源パッド43とが、ワイヤ4を介して接続されている。図3A及び図3Cに示すように、配線基板2に設置されているボンディングパッド44と、半導体素子3に設置されているボンディングパッド45とが、ワイヤ4を介して接続されている。図3Bに示すように、配線基板2に設置されているグランドビアパッド46は、配線基板2を貫通するグランドビア47と接続されている。グランドプレーン23とグランドビア47とは接続されている。また、図3Bに示すように、金属膜11とグランドビアパッド46とが接続されている。外部電極パッド25を介してグランドビア47がグランド電位と接続されることにより、金属膜11はグランド電位と接続される。電源プレーン20上に形成されているソルダーレジスト10の厚さは、例えば、15μmである。実施例1に係る半導体装置1では、ソルダーレジスト10が、グランド電位に接続されている金属膜11と電源プレーン20とで挟まれた箇所が存在する。したがって、グランド電位に接続されている金属膜11と、電源プレーン20と、グランド電位に接続されている金属膜11及び電源プレーン20で挟まれたソルダーレジスト10とによって、半導体装置1にデカップリングキャパシタとしての機能が形成されている。すなわち、半導体装置1の電源領域30にデカップリングキャパシタが形成されている。半導体装置1の電源領域30にデカップリングキャパシタが形成されることにより、半導体装置1における同時スイッチングノイズ等のノイズを低減することが可能となる。図3Cに示すように、配線基板2に設置されている信号ビアランド48は、配線基板2を貫通する信号ビア49と接続されている。信号配線21の上に形成されているソルダーレジスト10の厚さは、例えば、25μmである。フィルム状のソルダーレジスト10を用いる場合の例図4を参照することにより、フィルム状のソルダーレジスト10を用いて、配線基板2の上にソルダーレジスト10を形成した場合の半導体装置1を説明する。図4は、図1のAの点線C-Cについて矢印方向Dから見た半導体装置1の要部断面図である。図3に示す半導体装置1では、フィルム状のソルダーレジスト10を用いて、配線基板2の上にソルダーレジスト10を形成している。フィルム状のソルダーレジスト10を用いる場合、信号配線21の形状の影響を受けやすい。そのため、図4に示すように、信号配線21の形状に沿って、ソルダーレジスト10が凹凸状の形状となる。フィルム状のソルダーレジスト10を用いる場合、電源領域30及びグランド領域32と配線領域31とでソルダーレジスト10の重ねる枚数を変えることで、ソルダーレジスト10の厚さを異ならせることが可能である。図3では、電源領域30及びグランド領域32におけるソルダーレジスト10よりも、配線領域31におけるソルダーレジスト10を厚く形成している。電磁場シミュレーション図5A、図5B及び図6を用いて、電磁場シミュレーションについて説明する。ソルダーレジスト10の上に金属膜11を形成していない半導体装置1に対して、電磁場シミュレーションを行った場合について図5A及び図5Bを用いて説明する。また、ソルダーレジスト10の上に金属膜11を形成している半導体装置1に対して、電磁場シミュレーションを行った場合について図6を用いて説明する。図5Aは、ソルダーレジスト10の上に金属膜11を形成していない半導体装置1の上面図である。図5Bは、ソルダーレジスト10の上に金属膜11を形成していない半導体装置1に対して電磁場シミュレーションを行った場合において、図5Aの点線C-Cについて矢印方向Dから見た半導体装置1の要部断面模式図である。図5Bに示す半導体装置1は、信号配線21の幅を40μmとし、隣接する2つの信号配線21の間の距離を40μmとしている。電源プレーン20、信号配線21及びグランドプレーン22の上のソルダーレジスト10の厚さは25μmである。図6は、ソルダーレジスト10の上に金属膜11を形成している半導体装置1に対して電磁場シミュレーションを行った場合において、図1のAの点線C-Cについて矢印方向Dから見た半導体装置1の要部断面模式図である。図6に示す半導体装置1は、信号配線21の幅を40μmとし、隣接する2つの信号配線21の間の距離を40μmとしている。電源プレーン20及びグランドプレーン22の上のソルダーレジスト10の厚さは15μmである。信号配線21の上のソルダーレジスト10の厚さは25μmである。図6に示す半導体装置1は、ソルダーレジスト10の上に金属膜11を形成しているため、金属膜11と信号配線21との間で電磁場的な結合カップリングが起こり、隣接する2つの信号配線21における電磁場的な結合が低減される。一方、図5Bに示す半導体装置1は、ソルダーレジスト10の上に金属膜11を形成していないため、隣接する2つの信号配線21における電磁場的な結合が低減されていない。信号配線21シングルエンド配線の特性インピーダンスの算出ソルダーレジスト10の上に金属膜11を形成し、金属膜11をグランド電位と接続した場合、ソルダーレジスト10の上に金属膜11を形成しない場合と比較して、一つの情報信号を伝送するシングルエンド配線の特性インピーダンスを下げることができる。シングルエンド配線のインピーダンスとは、電磁干渉による抵抗を総合したシングルエンド配線が持つ抵抗インピーダンスをいう。図7のAは、ソルダーレジスト10の上に金属膜11を形成している半導体装置1に対してインピーダンスシミュレーションを行った場合において、図1のAの点線C-Cについて矢印方向Dから見た半導体装置1の要部断面模式図である。図7のBは、図7のAの半導体装置1のシミュレーションモデルを示す図である。図7のBの符号Kによって示されている信号配線21をシングルエンド配線として用いる場合において、インピーダンスシミュレーションによって算出した信号配線21の特性インピーダンスの値は、42.25Ωである。これに対して、ソルダーレジスト10の上に金属膜11を形成しない場合、インピーダンスシミュレーションによって算出した信号配線21の特性インピーダンスの値は、80.61Ωである。インピーダンスシミュレーションにおいては、例えば、以下のパラメータが用いられる。金属膜11の厚さμm及び導電率S/m信号配線21の幅μm、厚さμm及び導電率S/m隣接する2つの信号配線21の間の距離μm信号配線21の上のソルダーレジスト10の厚さμm及び比誘電率εrプリプレグ26の厚さμm及び比誘電率εrグランドプレーン23の厚さμm及び導電率S/m図7に示す半導体装置1において、金属膜11として銅Cuを用いており、金属膜11の厚さは5μmであり、金属膜11の導電率S/mは5.8×107である。図7に示す半導体装置1において、信号配線21として銅Cuを用いており、信号配線21の幅は40μmであり、信号配線21の厚さは10μmであり、信号配線21の導電率S/mは5.8×107である。図7に示す半導体装置1において、隣接する2つの信号配線21の間の距離は40μmである。図7に示す半導体装置1において、信号配線21の上のソルダーレジスト10の厚さは25μmであり、信号配線21の上のソルダーレジスト10の比誘電率εrは3.9である。図7に示す半導体装置1において、プリプレグ26の厚さは100μmであり、プリプレグ26の比誘電率εrは4.9である。図7に示す半導体装置1において、グランドプレーン23として銅Cuを用いており、グランドプレーン23の厚さは35μmであり、グランドプレーン23の導電率S/mは5.8×107である。信号配線21の特性インピーダンスは、無損失路線の場合、Z0=L/C12と表わすことができる。Lは、信号配線21のインダクタンスであり、Cは、信号配線21のキャパシタンスである。実施例1では、ソルダーレジスト10の上に金属膜11を形成し、金属膜11はグランド電位と接続されている。信号配線21の上に形成されているソルダーレジスト10の厚さが25μmである場合、金属膜11と信号配線21との距離は25μmとなる。プリプレグ26の厚さが100μmである場合、信号配線21とグランドプレーン23との距離は100μmとなる。グランド電位と接続されている金属膜11をソルダーレジスト10の上に形成することにより、金属膜11をソルダーレジスト10の上に形成していない場合と比較して、信号配線21とグランドとの距離が短くなる。信号配線21とグランドとの距離が短くなることにより、信号配線21のインダクタンスLの値が小さくなるため、信号配線21の特性インピーダンスの値が小さくなる。信号配線21とグランドとの距離が短くなることにより、図6を用いて説明したように、金属膜11と信号配線21との間で電磁場的な結合が起こり、信号配線21のインダクタンスLの値が小さくなるため、信号配線21の特性インピーダンスの値が小さくなる。半導体素子3の入出力インピーダンスの値と信号配線21の特性インピーダンスの値とを整合させることにより、信号配線21における電気信号の反射を抑えることが望まれる。半導体素子3の入出力インピーダンスの値を例えば50Ωとする場合、グランド電位と接続されている金属膜11をソルダーレジスト10の上に形成することにより、信号配線21の特性インピーダンスの値を半導体素子3の入出力インピーダンスの値に近づけることが可能となる。信号配線21シングルエンドの特性インピーダンスの制御金属膜11信号配線21との距離、すなわち、信号配線21の上に形成されているソルダーレジスト10の厚さに応じて信号配線21の特性インピーダンスの値が変化するかを調べ、信号配線21の特性インピーダンスの値の変化を図8に示した。ソルダーレジスト10の厚さ以外のパラメータの種類及びパラメータの値は、図7に示す半導体装置1と同様である。図8のAは、信号配線21の上に形成されているソルダーレジスト10の厚さμmの値と、信号配線21の特性インピーダンスΩの値との対応表である。図8のBは、信号配線21の上に形成されているソルダーレジスト10の厚さμmの値と、信号配線21の特性インピーダンスΩの値とを対応付けたグラフである。図8に示すように、ソルダーレジスト10の上に金属膜11を形成した半導体装置1では、信号配線21の上に形成されているソルダーレジスト10の厚さの増減に応じて、信号配線21の特性インピーダンスの値が増減する。図8に示すように、ソルダーレジスト10の上に金属膜11を形成した半導体装置1では、信号配線21の上に形成されているソルダーレジスト10の厚さが厚くなるに従って、信号配線21の特性インピーダンスの値が大きくなる。図8に示すように、ソルダーレジスト10の上に金属膜11を形成した半導体装置1では、信号配線21の上に形成されているソルダーレジスト10の厚さが薄くなるに従って、信号配線21の特性インピーダンスの値が小さくなる。例えば、半導体装置1の入出力インピーダンスの値を50Ωとする場合、信号配線21の特性インピーダンスの値を50Ωに近似させることが望ましい。信号配線21の特性インピーダンスの値を50Ωに近似させるため、信号配線21の上に形成されているソルダーレジスト10の厚さを35μm以上45μm以下とすることが好ましい。信号配線21の特性インピーダンスの値を50Ωに近似させるため、信号配線21の上に形成されているソルダーレジスト10の厚さを39μmとすることがより好ましい。図6を用いて説明したように、半導体装置1において、ソルダーレジスト10の上に金属膜11を形成することにより、信号配線21の特性インピーダンスの値を小さくすることができる。また、図8を用いて説明したように、ソルダーレジスト10の上に金属膜11を形成した半導体装置1は、信号配線21の上に形成されているソルダーレジスト10の厚さの増減に応じて、信号配線21の特性インピーダンスの値が増減する。信号配線21の上に形成されているソルダーレジスト10の厚さを厚くすれば、信号配線21の特性インピーダンスの値が大きくなり、信号配線21の上に形成されているソルダーレジスト10の厚さを薄くすれば、信号配線21の特性インピーダンスの値が小さくなる。このように、ソルダーレジスト10の上に金属膜11を形成した半導体装置1は、信号配線21の上に形成されているソルダーレジスト10の厚さの値と、信号配線21の特性インピーダンスの値とは比例関係にある。したがって、信号配線21の上に形成されているソルダーレジスト10の厚さを所定値に制御することにより、信号配線21の特性インピーダンスの値を所望の値とすることが可能となる。例えば、信号配線21の上に形成されているソルダーレジスト10の厚さの値と、信号配線21の特性インピーダンスの値との関係を、実験又はシミュレーション等によって予め求めておく。そして、所定の厚さのソルダーレジスト10を信号配線21の上に形成し、ソルダーレジスト10の上に金属膜11を形成することにより、半導体装置1の信号配線21の特性インピーダンスの値を所望の値とすることができる。電源プレーン20のキャパシタンスの算出図9~図12を用いて、キャパシタンスシミュレーションについて説明する。ソルダーレジスト10の上に金属膜11を形成していない半導体装置1に対して、キャパシタンスシミュレーションを行った場合について図9及び図10を用いて説明する。また、ソルダーレジスト10の上に金属膜11を形成している半導体装置1に対して、キャパシタンスシミュレーションを行った場合について図11及び図12を用いて説明する。図9のAは、ソルダーレジスト10の上に金属膜11を形成していない半導体装置1に対してキャパシタンスシミュレーションを行った場合において、図5Aの点線C-Cについて矢印方向Eから見た半導体装置1の要部断面模式図である。図9のBは、図9のAの半導体装置1のシミュレーションモデルを示す図である。図9に示す半導体装置1に対するキャパシタンスシミュレーションにおいては、例えば、以下のパラメータが用いられる。電源プレーン20の面積mm2、厚さμm及び導電率S/m電源プレーン20の上のソルダーレジスト10の厚さμm及び比誘電率εrプリプレグ26の厚さμm及び比誘電率εrグランドプレーン23の厚さμm及び導電率S/m図9に示す半導体装置1において、電源プレーン20として銅Cuを用いており、電源プレーン20の面積は25mm2であり、電源プレーン20の厚さは10μmであり、電源プレーン20の導電率S/mは5.8×107である。図9に示す半導体装置1において、電源プレーン20の上に形成されているソルダーレジスト10の厚さは15μm以上40μm以下であり、ソルダーレジスト10の比誘電率εrは3.9である。図9に示す半導体装置1において、プリプレグ26の厚さは100μmであり、プリプレグ26の比誘電率εrは4.9である。図9に示す半導体装置1において、グランドプレーン23として銅Cuを用いており、グランドプレーン23の厚さは35μmであり、グランドプレーン23の導電率S/mは5.8×107である。図9における5mm角の電源プレーン20に対してキャパシタンスシミュレーションを行った結果を図10に示す。図10のAは、電源プレーン20の上に形成されているソルダーレジスト10の厚さμmの値と、5mm角の電源プレーン20のキャパシタンスpFの値との対応表である。図10のBは、電源プレーン20の上に形成されているソルダーレジスト10の厚さμmの値と、5mm角の電源プレーン20のキャパシタンスpFの値とを対応付けたグラフである。図11のAは、ソルダーレジスト10の上に金属膜11を形成している半導体装置1に対してキャパシタンスシミュレーションを行った場合において、図1のAの点線C-Cについて矢印方向Eから見た半導体装置1の要部断面模式図である。図11のBは、図11のAの半導体装置1のシミュレーションモデルを示す図である。図11に示す半導体装置1に対するキャパシタンスシミュレーションにおいては、例えば、以下のパラメータが用いられる。金属膜11の厚さμm及び導電率S/m電源プレーン20の面積mm2、厚さμm及び導電率S/m電源プレーン20の上のソルダーレジスト10の厚さμm及び比誘電率εrプリプレグ26の厚さμm及び比誘電率εrグランドプレーン23の厚さμm及び導電率S/m図11に示す半導体装置1において、金属膜11として銅Cuを用いており、金属膜11の厚さは5μmであり、金属膜11の導電率S/mは5.8×107である。図11に示す半導体装置1において、電源プレーン20として銅Cuを用いており、電源プレーン20の面積は25mm2であり、電源プレーン20の厚さは10μmであり、電源プレーン20の導電率S/mは5.8×107である。図11に示す半導体装置1において、電源プレーン20の上に形成されているソルダーレジスト10の厚さは15μm以上40μm以下であり、ソルダーレジスト10の比誘電率εrは3.9である。図11に示す半導体装置1において、プリプレグ26の厚さは100μmであり、プリプレグ26の比誘電率εrは4.9である。図11に示す半導体装置1において、グランドプレーン23として銅Cuを用いており、グランドプレーン23の厚さは35μmであり、グランドプレーン23の導電率S/mは5.8×107である。図11における5mm角の電源プレーン20に対してキャパシタンスシミュレーションを行った結果を図12に示す。図12のAは、電源プレーン20の上に形成されているソルダーレジスト10の厚さμmの値と、5mm角の電源プレーン20のキャパシタンスpFの値との対応表である。図12のBは、電源プレーン20の上に形成されているソルダーレジスト10の厚さμmの値と、5mm角の電源プレーン20のキャパシタンスpFの値とを対応付けたグラフである。図10に示すように、ソルダーレジスト10の上に金属膜11を形成していない半導体装置1は、電源プレーン20の上に形成されているソルダーレジスト10の厚さの増減に関わらず、電源プレーン20のキャパシタンスの値はほとんど一定である。すなわち、ソルダーレジスト10の上に金属膜11を形成していない半導体装置1では、電源プレーン20のキャパシタンスの値は、電源プレーン20の上に形成されているソルダーレジスト10の厚さに依存しない。一方、図12に示すように、ソルダーレジスト10の上に金属膜11を形成している半導体装置1は、電源プレーン20の上に形成されているソルダーレジスト10の厚さの増減に応じて、電源プレーン20のキャパシタンスの値が増減する。図12に示すように、ソルダーレジスト10の上に金属膜11を形成している半導体装置1は、電源プレーン20の上に形成されているソルダーレジスト10の厚さが薄くなるに従って、電源プレーン20のキャパシタンスの値が大きくなる。図10及び図12に示すように、ソルダーレジスト10の上に金属膜11を形成した場合、ソルダーレジスト10の上に金属膜11を形成していない場合と比較して、電源プレーン20のキャパシタンスの値が大きくなる。すなわち、ソルダーレジスト10の上に金属膜11を形成することによって、ソルダーレジスト10の上に金属膜11を形成しない場合と比較して、半導体装置1におけるデカップリングキャパシタとしての機能を増大させることができる。図10及び図12を用いて説明したように、半導体装置1において、ソルダーレジスト10の上に金属膜11を形成した場合、ソルダーレジスト10の上に金属膜11を形成していない場合と比較して、電源プレーン20のキャパシタンスの値を大きくすることができる。図12を用いて説明したように、ソルダーレジスト10の上に金属膜11を形成している半導体装置1は、電源プレーン20の上に形成されているソルダーレジスト10の厚さの増減に応じて、電源プレーン20のキャパシタンスの値が増減する。図12を用いて説明したように、ソルダーレジスト10の上に金属膜11を形成している半導体装置1は、電源プレーン20の上に形成されているソルダーレジスト10の厚さが薄くなるに従って、電源プレーン20のキャパシタンスの値が大きくなる。このように、ソルダーレジスト10の上に金属膜11を形成した半導体装置1は、電源プレーン20の上に形成されているソルダーレジスト10の厚さの値と、電源プレーン20のキャパシタンスの値とは、反比例関係にある。したがって、電源プレーン20の上に形成されているソルダーレジスト10の厚さを所定値に制御することにより、電源プレーン20のキャパシタンスの値を所望の値とすることが可能となる。例えば、電源プレーン20の上に形成されているソルダーレジスト10の厚さの値と、電源プレーン20のキャパシタンスの値との関係を、実験又はシミュレーション等によって予め求めておく。そして、所定の厚さのソルダーレジスト10を電源プレーン20の上に形成し、ソルダーレジスト10の上に金属膜11を形成することにより、半導体装置1の電源プレーン20のキャパシタンスの値を所望の値とすることができる。例えば、半導体装置1の電源プレーン20のキャパシタンスの値を大きく設定する場合、電源プレーン20の上に形成されているソルダーレジスト10の厚さを15μm以上25μm以下とすることが好ましい。実施例1に係る半導体装置1では、図13に示すように、電源領域30の位置と、グランド領域32の位置とを逆にしてもよい。すなわち、実施例1に係る半導体装置1では、電源プレーン20が配置される位置とグランドプレーン22が配置される位置とを逆にしてもよい。図13は、実施例1に係る半導体装置1の上面図である。実施例1の変形例図14A及び図14Bを参照して、実施例1の変形例について説明する。実施例1の変形例では、金属膜11と、配線基板2に設置されているグランドパッド40とをワイヤボンディングにより接続するようにしてもよい。すなわち、金属膜11と、配線基板2に設置されているグランドパッド40とをワイヤ50を介して接続するようにしてもよい。図14Aは、実施例1の変形例に係る半導体装置1の拡大上面図である。図14Aは、図1のAの一点鎖線で示された領域33と同じ箇所を示している。図14Bは、図14Aの点線F-Fについて矢印方向Gから見た半導体装置1の断面図である。図14A及び図14Bに示すように、金属膜11と、配線基板2に設置されているグランドパッド40とがワイヤ50を介して接続されている。また、実施例1の変形例は、後述する実施例2及び実施例3に適用してもよい。実施例2に係る半導体装置1について説明する。なお、実施例1と同一の構成要素については、実施例1と同一の符号を付し、その説明を省略する。図15は、実施例2に係る半導体装置1の上面図である。実施例2に係る半導体装置1では、金属膜11が複数に分割されている。図15に示す半導体装置1においては、電源領域30及び配線領域31における金属膜11が繋がっており、電源領域30及び配線領域31における金属膜11とグランド領域32における金属膜11とが分割されている。図15に示す半導体装置1においては、電源領域30及び配線領域31における金属膜11は、グランド電位と接続されており、グランド領域32における金属膜11は、電源電位と接続されている。図16Aは、図15の一点鎖線で示された領域60の拡大図である。図16Bは、図16Aの点線L-Lについて矢印方向Mから見た半導体装置1の断面図である。図17Aは、図15の一点鎖線で示された領域61の拡大図である。図17Bは、図17Aの点線N-Nについて矢印方向Pから見た半導体装置1の断面図である。図17Cは、図17Aの点線Q-Qについて矢印方向Rから見た半導体装置1の断面図である。図16A及び図16Bに示すように、電源領域30及び配線領域31における金属膜11が繋がって形成されており、電源領域30及び配線領域31における金属膜11とグランド領域32における金属膜11とが分割されている。図17Aに示すように、配線領域31における金属膜11とグランド領域32における金属膜11とが分割されている。図17Aに示すように、配線基板2には、ボンディングパッド44、電源パッド62、グランドパッド64及びグランドパッド66が設置されている。図17A及び図17Bに示すように、グランド領域32における金属膜11は、配線基板2に設置されている電源パッド62に接続されている。グランド領域32における金属膜11の一部が突起形状に形成されており、グランド領域32における金属膜11の突起形状の部分が、配線基板2に設置されている電源パッド62に接続されている。図17A及び図17Bに示すように、配線基板2に設置されている電源パッド62と、半導体素子3に設置されている電源パッド63とが、ワイヤ4を介して接続されている。図17Aに示すように、グランドプレーン22の一部が突起形状に形成されており、グランドプレーン22の突起形状の部分が、配線基板2に設置されているグランドパッド64に接続されている。図17Aに示すように、配線基板2に設置されているグランドパッド64と、半導体素子3に設置されているグランドパッド65とが、ワイヤ4を介して接続されている。図17Aに示すように、配線領域31における金属膜11の一部が突起形状に形成されており、配線領域31における金属膜11の突起形状の部分が、配線基板2に設置されているグランドパッド66に接続されている。図17Aに示すように、配線基板2に設置されているグランドパッド66と、半導体素子3に設置されているグランドパッド67とが、ワイヤ4を介して接続されている。図17A及び図17Cに示すように、配線基板2に設置されているボンディングパッド44と、半導体素子3に設置されているボンディングパッド45とが、ワイヤ4を介して接続されている。図17Bに示すように、配線基板2に設置されている電源ビアランド68は、配線基板2を貫通する電源ビア69と接続されている。電源プレーン24と電源ビア69とは接続されている。また、図17Bに示すように、グランド領域32における金属膜11と電源ビアランド68とが接続されている。外部電極パッド25を介して電源ビア69が電源電位と接続されることにより、グランド領域32における金属膜11は電源電位と接続される。グランドプレーン22上に形成されているソルダーレジスト10の厚さは、例えば、15μmである。実施例1と同様に、配線基板2にはグランドビアパッド46が設置されている。電源領域30及び配線領域31における金属膜11は、実施例1と同様に、配線基板2に設置されているグランドビアパッド46に接続されている。また、実施例1と同様に、配線基板2に設置されているグランドビアパッド46は、配線基板2を貫通するグランドビア47と接続されている。したがって、外部電極パッド25を介してグランドビア47がグランド電位と接続されることにより、電源領域30及び配線領域31における金属膜11はグランド電位と接続される。実施例2に係る半導体装置1では、ソルダーレジスト10が、グランド電位に接続されている金属膜11と電源プレーン20とで挟まれた箇所が存在する。したがって、グランド電位に接続されている金属膜11と、電源プレーン20と、グランド電位に接続されている金属膜11及び電源プレーン20で挟まれたソルダーレジスト10とによって、半導体装置1にデカップリングキャパシタとしての機能が形成されている。また、実施例2に係る半導体装置1では、ソルダーレジスト10が、電源電位に接続されている金属膜11とグランドプレーン22とで挟まれた箇所が存在する。したがって、電源電位に接続されている金属膜11と、グランドプレーン22と、電源電位に接続されている金属膜11及びグランドプレーン22で挟まれたソルダーレジスト10とによって、半導体装置1にデカップリングキャパシタとしての機能が形成されている。すなわち、半導体装置1のグランド領域32にデカップリングキャパシタが形成されている。図17Cに示すように、配線基板2に設置されている信号ビアランド48は、配線基板2を貫通する信号ビア49と接続されている。信号配線21の上に形成されているソルダーレジスト10の厚さは、例えば、25μmである。蒸着によってソルダーレジスト10の上に金属膜11を形成する場合、例えば、マスクを用いたスパッタ法により選択的に蒸着を行うことで、電源領域30及び配線領域31と、グランド領域32とに分けて金属膜11を形成する。めっきによって金属膜11を形成する場合、例えば、マスクを用いた無電解めっき法により選択的にめっきを行うことで、電源領域30及び配線領域31と、グランド領域32とに分けて金属膜11を形成する。実施例2に係る半導体装置1は、電源領域30及び配線領域31における金属膜11とグランド領域32における金属膜11とが分割されている。そして、実施例2に係る半導体装置1は、電源領域30及び配線領域31における金属膜11はグランド電位と接続されており、グランド領域32における金属膜11は電源電位と接続されている。したがって、半導体装置1における電源領域30及びグランド領域32に、デカップリングキャパシタを形成することができる。ここで、図16Bに示す半導体装置1におけるグランドプレーン22に対してキャパシタンスシミュレーションを行った結果は、図11に示す半導体装置1における電源プレーン20に対してキャパシタンスシミュレーションを行った結果とほぼ同様であった。すなわち、ソルダーレジスト10の上に金属膜11を形成している半導体装置1は、グランドプレーン22の上に形成されているソルダーレジスト10の厚さの増減に応じて、グランドプレーン22のキャパシタンスの値が増減する。ソルダーレジスト10の上に金属膜11を形成した場合、ソルダーレジスト10の上に金属膜11を形成していない場合と比較して、グランドプレーン22のキャパシタンスの値が大きくなる。したがって、ソルダーレジスト10の上に金属膜11を形成することによって、ソルダーレジスト10の上に金属膜11を形成しない場合と比較して、半導体装置1におけるデカップリングキャパシタとしての機能を増大させることができる。ソルダーレジスト10の上に金属膜11を形成している半導体装置1は、グランドプレーン22の上に形成されているソルダーレジスト10の厚さが薄くなるに従って、グランドプレーン22のキャパシタンスの値が大きくなる。このように、ソルダーレジスト10の上に金属膜11を形成した半導体装置1は、グランドプレーン22の上に形成されているソルダーレジスト10の厚さの値と、グランドプレーン22のキャパシタンスの値とは、反比例関係にある。したがって、グランドプレーン22の上に形成されているソルダーレジスト10の厚さを所定値に制御することにより、グランドプレーン22のキャパシタンスの値を所望の値とすることが可能となる。例えば、グランドプレーン22の上に形成されているソルダーレジスト10の厚さの値と、グランドプレーン22のキャパシタンスの値との関係を、実験又はシミュレーション等によって予め求めておく。そして、所定の厚さのソルダーレジスト10をグランドプレーン22の上に形成し、ソルダーレジスト10の上に金属膜11を形成することにより、半導体装置1のグランドプレーン22のキャパシタンスの値を所望の値とすることができる。例えば、半導体装置1のグランドプレーン22のキャパシタンスの値を大きく設定する場合、グランドプレーン22の上に形成されているソルダーレジスト10の厚さを15μm以上25μm以下とすることが好ましい。実施例2に係る半導体装置1では、実施例1に係る半導体装置1と比較して、電源領域30の位置とグランド領域32の位置とが逆になっている例を示した。しかし、実施例2に係る半導体装置1においては、図18に示すように、電源領域30及びグランド領域32の位置を、実施例1に係る半導体装置1と同じ位置にしてもよい。図18は、実施例2に係る半導体装置1の上面図である。図18に示す半導体装置1においては、電源領域30及び配線領域31における金属膜11が繋がっており、電源領域30及び配線領域31における金属膜11とグランド領域32における金属膜11とが分割されている。図18に示す半導体装置1においては、電源領域30及び配線領域31における金属膜11は、グランド電位と接続されており、グランド領域32における金属膜11は、電源電位と接続されている。実施例3に係る半導体装置1について説明する。なお、実施例1及び実施例2と同一の構成要素については、実施例1及び実施例2と同一の符号を付し、その説明を省略する。図19は、実施例3に係る半導体装置1の上面図である。実施例3に係る半導体装置1では、金属膜11が複数に分割されている。また、実施例3に係る半導体装置1では、配線領域31の一部において金属膜11が形成されていない箇所がある。すなわち、実施例3に係る半導体装置1では、配線領域31におけるソルダーレジスト10について、金属膜11が形成されている箇所と金属膜11が形成されていない箇所とが存在する。図19に示す半導体装置1においては、電源領域30及び配線領域31における金属膜11が繋がっており、電源領域30及び配線領域31における金属膜11とグランド領域32における金属膜11とが分割されている。図19に示す半導体装置1においては、電源領域30及び信号領域31における金属膜11は、グランド電位と接続されており、グランド領域32における金属膜11は、電源電位と接続されている。図20Aは、図19の一点鎖線で示された領域80の拡大図である。図20Bは、図20Aの点線S-Sについて矢印方向Tから見た半導体装置1の断面図である。実施例3に係る半導体装置1では、隣接する2つの信号配線21Aを差動配線として用い、信号配線21Bをシングルエンド配線として用いる。差動配線は、一つの信号当たり2本の信号線が使われ、2つの信号の電位差が信号レベルになる。例えば、2つの信号の電位差がプラスであればHigh、2つの信号の電位差がマイナスであればLowと認識される。図20A及び図20Bに示すように、差動配線として用いる信号配線21Aを覆うソルダーレジスト10の上には金属膜11が形成されていない。すなわち、差動配線として用いる信号配線21Aが形成されている領域差動配線領域81には、金属膜11が形成されていない。図20A及び図20Bに示すように、シングルエンド配線として用いる信号配線21Bを覆うソルダーレジスト10の上には金属膜11が形成されている。すなわち、シングルエンド配線として用いる信号配線21Bが形成されている領域シングルエンド配線領域82には、金属膜11が形成されている。信号配線21A差動配線の差動インピーダンスの算出図21Aは、差動配線領域81に金属膜11を形成した場合の半導体装置1の断面図である。図21Aに示す半導体装置1が備える2つの信号配線21Aを差動配線として用いる場合において、インピーダンスシミュレーションによって算出した差動配線の差動インピーダンスの値は、82.30Ωである。すなわち、差動配線領域81に金属膜11を形成した場合、差動配線の差動インピーダンスの値は、82.30Ωである。図21Bは、差動配線領域81に金属膜11を形成しない場合の半導体装置1の断面図である。図21Bに示す半導体装置1が備える2つの信号配線21Aを差動配線として用いる場合において、インピーダンスシミュレーションによって算出した差動配線の差動インピーダンスの値は、95.77Ωである。すなわち、差動配線領域81に金属膜11を形成しない場合、差動配線の差動インピーダンスの値は、95.77Ωである。インピーダンスシミュレーションにおいては、例えば、以下のパラメータが用いられる。金属膜11の厚さμm及び導電率S/m信号配線21A、Bの幅μm、厚さμm及び導電率S/m隣接する2つの信号配線21Aの間の距離μm隣接する信号配線21Aと信号配線21Bとの間の距離μm信号配線21A、Bの上のソルダーレジスト10の厚さμm及び比誘電率εrプリプレグ26の厚さ及び比誘電率εrグランドプレーン23の厚さμm及び導電率S/m図21A及び図21Bに示す半導体装置1において、金属膜11として銅Cuを用いており、金属膜11の厚さは5μmであり、金属膜11の導電率S/mは5.8×107である。図21A及び図21Bに示す半導体装置1において、信号配線21A、Bとして銅Cuを用いており、信号配線21A、Bの幅は40μmであり、信号配線21A、Bの厚さは10μmであり、信号配線21A、Bの導電率S/mは5.8×107である。図21A及び図21Bに示す半導体装置1において、隣接する2つの信号配線21Aの間の距離は40μmであり、隣接する信号配線21Aと信号配線21Bとの間の距離は40μmである。図21A及び図21Bに示す半導体装置1において、信号配線21A、Bの上のソルダーレジスト10の厚さは39μmであり、ソルダーレジスト10の比誘電率εrは3.9である。図21A及び図21Bに示す半導体装置1において、プリプレグ26の厚さは100μmであり、プリプレグ26の比誘電率εrは4.9である。図21A及び図21Bに示す半導体装置1において、グランドプレーン23として銅Cuを用いており、グランドプレーン23の厚さは35μmであり、グランドプレーン23の導電率S/mは5.8×107である。実施例3では、差動配線領域81に金属膜11を形成していない。半導体素子3が差動回路である場合や半導体素子3が差動回路を含む場合、差動回路の入出力インピーダンスの値と差動配線の差動インピーダンスの値とを整合させることにより、電気信号の反射を抑えることが望まれる。差動回路の入出力インピーダンスの値を例えば100Ωとする場合、差動配線領域81に金属膜11を形成しないことにより、キャパシタンスが低減し、差動配線の差動インピーダンスの値を差動回路の入出力インピーダンスの値に近づけることが可能となる。実施例3に係る半導体装置1においては、電源領域30及び信号領域31における金属膜11が、グランド電位と接続されており、グランド領域32における金属膜11が、電源電位と接続されている例を示した。これに限らず、半導体装置1において、電源領域30及び信号領域31における金属膜11が、グランド電位と接続され、グランド領域32における金属膜11が、グランド電位と接続されるようにしてもよい。実施例4に係る配線基板90について説明する。なお、実施例1~3と同一の構成要素については、実施例1~3と同一の符号を付し、その説明を省略する。図22Aは、実施例4に係る配線基板90の上面図である。図22Bは、図22Aの一点鎖線U-Uについて矢印方向Vから見た配線基板90の断面図である。図22A及び図22Bに示す配線基板90は、半導体装置91が複数設置されている。配線基板90は、例えば、プリント配線基板である。半導体装置91は、半導体素子及びインターポーザ基板を有している。半導体装置91は、例えば、半導体素子が搭載されたインターポーザの表面が保護部材で封止されている半導体パッケージである。半導体装置91は、配線基板90と接続するためのボールが形成されている。半導体装置91は、配線基板90に実装されている。配線基板90の上には、半導体装置91を囲むようにソルダーレジスト10が形成されている。ソルダーレジスト10として、例えば、液状ソルダーレジストを用いてもよいし、フィルムソルダーレジストを用いてもよい。ソルダーレジスト10の上には金属膜11が形成されている。したがって、金属膜11は、半導体装置91を囲むようにソルダーレジスト10の上に形成されている。図22A及び図22Bに示すように、配線領域31に、抵抗、コンデンサ等の受動素子92が設置されている。また、配線基板90の上には、配線基板90を外部機器に接続するための外部接続コネクタ93が設置されている。図22A及び図22Bに示す配線基板90において、電源領域30、配線領域31及びグランド領域32は、実施例1と同様である。すなわち、配線基板90において、電源プレーン20が形成されている領域を電源領域30と画定し、信号配線21が形成されている領域を配線領域31と画定し、グランドプレーン22が形成されている領域をグランド領域32と画定している。図22Cは、図22Aの一点鎖線W-Wについて矢印方向Xから見た配線基板90の要部断面図である。図22Cに示すように、配線基板90は、L1層において電源プレーン20、信号配線21及びグランドプレーン22を有しており、L2層においてグランドプレーン23を有しており、L3層において電源プレーン24を有している。図22Cに示すように、電源プレーン20、信号配線21及びグランドプレーン22は、ソルダーレジスト10によって被覆されている。電源プレーン20、24、信号配線21及びグランドプレーン22、23は、例えば、銅Cu等の金属を材料としている。電源プレーン20、信号配線21及びグランドプレーン22の厚さは、例えば、10μmであるが、これに限らず、他の値であってもよい。グランドプレーン22及び電源プレーン24の厚さは、例えば、35μmであるが、これに限らず、他の値であってもよい。なお、電源プレーン20は、電源ビア図示せずに接続されており、電源ビアが電源電位と接続されることにより、電源プレーン20は電源電位と接続される。グランドプレーン22は、グランドビア図示せずに接続されており、グランドビアがグランド電位と接続されることにより、グランドプレーン22はグランド電位と接続される。図22Cに示すように、配線基板90は、L1層とL2層との間に絶縁体誘電体であるプリプレグ26を有しており、L2層とL3層との間に絶縁体誘電体であるコア27を有しており、L3層とL4層との間に絶縁体誘電体であるプリプレグ28を有している。プリプレグ26及び28の厚さは、例えば、100μmであるが、これに限らず、他の値であってもよい。コア27の厚さは、例えば、200μmであるが、これに限らず、他の値であってもよい。プリプレグ26、コア27及びプリプレグ28の比誘電率εrは、例えば、4.9であるが、これに限らず、他の値であってもよい。また、配線基板90には、半導体装置91が設置されている面の反対側の面にソルダーレジスト29が形成されている。図22Cに示すように、配線基板90には、プリプレグ26が電源プレーン20とグランドプレーン23とで挟まれた箇所が存在する。したがって、電源プレーン20と、グランドプレーン23と、電源プレーン20及びグランドプレーン23とで挟まれたプリプレグ26とによって、配線基板90にデカップリングキャパシタとしての機能が形成されている。配線基板90にデカップリングキャパシタとしての機能が形成されることにより、同時スイッチングノイズ等のノイズを低減することが可能となる。図22Cに示すように、電源プレーン20、信号配線21及びグランドプレーン22を覆うように、ソルダーレジスト10が配線基板90の上に形成されている。本実施形態では、配線基板90において、電源プレーン20が形成されている領域を電源領域30と画定し、信号配線21が形成されている領域を配線領域31と画定し、グランドプレーン22が形成されている領域をグランド領域32と画定している。電源領域30と配線領域31との境界は任意に設定することが可能である。また、配線領域31とグランド領域32との境界は任意に設定することが可能である。電源領域30及びグランド領域32に形成されているソルダーレジスト10の厚さは、例えば、25μmである。電源プレーン20及びグランドプレーン22の厚さを10μmとする場合、電源プレーン20及びグランドプレーン22の上に形成されているソルダーレジスト10の厚さは15μmとなる。配線領域31に形成されているソルダーレジスト10の厚さは、例えば、35μmである。信号配線21の厚さを10μmとする場合、信号配線21の上に形成されているソルダーレジスト10の厚さは25μmとなる。図22Cに示す配線基板90では、液状のソルダーレジスト10を用いて、配線基板90の上にソルダーレジスト10を形成している。液状のソルダーレジスト10を用いる場合、電源領域30、配線領域31及びグランド領域32に沿って一定の厚さのソルダーレジスト10を形成することが可能である。液状のソルダーレジスト10を用いる場合、電源領域30及びグランド領域32と配線領域31とでソルダーレジスト10の塗布の回数を変えることで、ソルダーレジスト10の厚さを異ならせることが可能である。図22Cでは、電源領域30及びグランド領域32におけるソルダーレジスト10よりも、配線領域31におけるソルダーレジスト10を厚く形成している。フィルム状のソルダーレジスト10を用いて、配線基板90の上にソルダーレジスト10を形成する場合、図4に示した例と同様に、信号配線21の形状に沿って、ソルダーレジスト10が凹凸状の形状となる。実施例4では、配線基板90に複数の半導体装置91を設置する例を示したが、これに限らず、配線基板90に一つの半導体装置91を設置するようにしてもよい。実施例4に係る配線基板90では、実施例2に係る半導体装置1と同様に、金属膜11を複数に分割してもよい。すなわち、実施例4に係る配線基板90において、電源領域30及び配線領域31における金属膜11が繋がっており、電源領域30及び配線領域31における金属膜11とグランド領域32における金属膜11とが分割されるようにしてもよい。この場合、電源領域30及び配線領域31における金属膜11がグランド電位と接続され、グランド領域32における金属膜11が電源電位と接続されるようにする。実施例4に係る配線基板90では、実施例3に係る半導体装置1と同様に、金属膜11を複数に分割し、配線領域31の一部において金属膜11を形成しないようにしてもよい。すなわち、実施例4に係る配線基板90において、電源領域30及び配線領域31における金属膜11が繋がっており、電源領域30及び配線領域31における金属膜11とグランド領域32における金属膜11とが分割されるようにしてもよい。この場合、配線基板90において、電源領域30及び配線領域31における金属膜11が、グランド電位と接続され、グランド領域32における金属膜11が、電源電位と接続されるようにしてもよい。また、配線基板90において、電源領域30及び信号領域31における金属膜11が、グランド電位と接続され、グランド領域32における金属膜11が、グランド電位と接続されるようにしてもよい。差動配線として用いる信号配線21が形成されている領域差動配線領域には、金属膜11を形成しないようにしてもよい。シングルエンド配線として用いる信号配線21が形成されている領域シングルエンド配線領域には、金属膜11を形成するようにしてもよい。実施例1~3に係る半導体装置1及び実施例4に係る配線基板90では、L2層においてグランドプレーン23を有し、L3層において電源プレーン24を有する例を示した。これに限定されず、実施例1~3に係る半導体装置1及び実施例4に係る配線基板90は、グランドプレーン23に代えて、L2層において電源プレーンを有してもよい。また、実施例1~3に係る半導体装置1及び実施例4に係る配線基板90は、電源プレーン24に代えて、L3層においてグランドプレーンを有してもよい。実施例1~3に係る半導体装置1及び実施例4に係る配線基板90では、ソルダーレジスト10の厚さを制御する一例として、配線領域31のソルダーレジスト10の厚さを、電源領域30及びグランド領域32のソルダーレジスト10の厚さよりも厚くする。すなわち、実施例1~3に係る半導体装置1及び実施例4に係る配線基板90では、信号配線21の上に形成されているソルダーレジスト10の厚さを、電源プレーン20及びグランドプレーン22の上に形成されているソルダーレジスト10の厚さよりも厚くする。そして、実施例1~3に係る半導体装置1及び実施例4に係る配線基板90では、電源領域30及びグランド領域32のソルダーレジスト10の厚さを略同じとしている。これに限らず、半導体装置1及び配線基板90は、電源領域30、配線領域31及びグランド領域32のソルダーレジスト10の厚さを、任意の厚さにしてもよい。半導体装置1及び配線基板90は、配線領域31のソルダーレジスト10の厚さを電源領域30のソルダーレジスト10の厚さよりも厚くし、電源領域30のソルダーレジスト10の厚さをグランド領域32のソルダーレジスト10の厚さよりも厚くしてもよい。半導体装置1及び配線基板90は、配線領域31のソルダーレジスト10の厚さを電源領域30のソルダーレジスト10の厚さよりも厚くし、配線領域31及びグランド領域32のソルダーレジスト10の厚さを略同じとしてもよい。半導体装置1及び配線基板90は、配線領域31のソルダーレジスト10の厚さをグランド領域32のソルダーレジスト10の厚さよりも厚くし、グランド領域32のソルダーレジスト10の厚さを電源領域30のソルダーレジスト10の厚さよりも厚くしてもよい。半導体装置1及び配線基板90は、グランド領域32のソルダーレジスト10の厚さを配線領域31のソルダーレジスト10の厚さよりも厚くし、配線領域31のソルダーレジスト10の厚さを電源領域30のソルダーレジスト10の厚さよりも厚くしてもよい。半導体装置1及び配線基板90は、配線領域31のソルダーレジスト10の厚さを電源領域30のソルダーレジスト10の厚さよりも厚くし、配線領域31及びグランド領域32のソルダーレジスト10の厚さを略同じとしてもよい。半導体装置1及び配線基板90は、配線領域31のソルダーレジスト10の厚さをグランド領域32のソルダーレジスト10の厚さよりも厚くし、電源領域30及び配線領域31のソルダーレジスト10の厚さを略同じとしてもよい。半導体装置1及び配線基板90は、配線領域31のソルダーレジスト10の厚さをグランド領域32のソルダーレジスト10の厚さよりも厚くし、電源領域30のソルダーレジスト10の厚さを配線領域31のソルダーレジスト10の厚さよりも厚くしてもよい。半導体装置1及び配線基板90は、電源領域30、グランド領域32及び配線領域31のソルダーレジスト10の厚さを略同じにしてもよい。半導体装置1及び配線基板90は、グランド領域32のソルダーレジスト10の厚さを電源領域30のソルダーレジスト10の厚さよりも厚くし、電源領域30及び配線領域31のソルダーレジスト10の厚さを略同じにしてもよい。半導体装置1及び配線基板90は、電源領域30のソルダーレジスト10の厚さを配線領域31のソルダーレジスト10の厚さよりも厚くし、配線領域31及びグランド領域32のソルダーレジスト10の厚さを略同じにしてもよい。半導体装置1及び配線基板90は、電源領域30のソルダーレジスト10の厚さをグランド領域32のソルダーレジスト10の厚さよりも厚くし、グランド領域32のソルダーレジスト10の厚さを配線領域31のソルダーレジスト10の厚さよりも厚くしてもよい。半導体装置1及び配線基板90は、グランド領域32のソルダーレジスト10の厚さを電源領域30のソルダーレジスト10の厚さよりも厚くし、電源領域30のソルダーレジスト10の厚さを配線領域31のソルダーレジスト10の厚さよりも厚くしてもよい。以上の実施例1~4を含む実施形態に関し、更に以下の付記を開示する。付記1基板と、前記基板に形成された電源配線と、前記基板に形成された信号配線と、前記基板に形成されたグランド配線と、前記信号配線、前記電源配線及び前記グランド配線を被覆する絶縁層と、前記絶縁層の上に形成された金属膜と、を備え、前記電源配線を被覆する前記絶縁層の厚さと、前記信号配線を被覆する前記絶縁層の厚さとが異なり、前記金属膜がグランド電位に接続されていることを特徴とする半導体装置。付記2前記グランド配線を被覆する前記絶縁層の厚さと、前記信号配線を被覆する前記絶縁層の厚さとが異なり、前記金属膜が複数に分割されており、前記電源配線及び前記信号配線を被覆する前記絶縁層の上に形成された前記金属膜がグランド電位に接続され、前記グランド配線を被覆する前記絶縁層の上に形成された前記金属膜が電源電位に接続されていることを特徴とする付記1に記載の半導体装置。付記3前記基板には複数の前記信号配線が形成されており、隣接する2つの前記信号配線が差動配線であり、前記差動配線を被覆する前記絶縁層の上には前記金属膜が形成されていないことを特徴とする付記1又は2に記載の半導体装置。付記4半導体装置が設置される配線基板であって、前記配線基板に形成された電源配線と、前記配線基板に形成された信号配線と、前記配線基板に形成されたグランド配線と、前記信号配線、前記電源配線及び前記グランド配線を被覆する絶縁層と、前記絶縁層の上に形成された金属膜と、を備え、前記電源配線を被覆する前記絶縁層の厚さと、前記信号配線を被覆する前記絶縁層の厚さとが異なり、前記金属膜がグランド電位に接続されており、前記電源配線を被覆する前記絶縁層の厚さと、前記信号配線を被覆する前記絶縁層の厚さとが異なることを特徴とする配線基板。付記5前記グランド配線を被覆する前記絶縁層の厚さと、前記信号配線を被覆する前記絶縁層の厚さとが異なり、前記金属膜が複数に分割されており、前記電源配線及び前記信号配線を被覆する前記絶縁層の上に形成された前記金属膜がグランド電位に接続され、前記グランド配線を被覆する前記絶縁層の上に形成された前記金属膜が電源電位に接続されていることを特徴とする付記4に記載の配線基板。付記6前記配線基板には複数の前記信号配線が形成されており、隣接する2つの前記信号配線が差動配線であり、前記差動配線を被覆する前記絶縁層の上には前記金属膜が形成されていないことを特徴とする付記4又は5に記載の配線基板。