基板に形成された半導体素子に接続して使用されるバイパスキャパシタモジュールであって、電源層と、グランド層と、前記電源層およびグランド層間に狭持された高誘電率層と、前記電源層の一表面上に設けられたパッド又は半田ボールと、前記グランド層にパッドにより電気的に接続されると共に前記電源層に対して電気的に絶縁され、前記電源層及び前記高誘電率層を通して、前記電源層の前記一表面上に取り出されたボンディングワイヤ又は半田ボールを有していることを特徴とするバイパスキャパシタモジュール。請求項1において、前記電源層、前記グランド層、及び前記高誘電率層は、前記基板と同一面積を有していることを特徴とするバイパスキャパシタモジュール。請求項2に記載されたバイバスキャパシタモジュールを搭載した前記基板を有することを特徴とする半導体装置。請求項1又は2において、前記高誘電率層は10以上の比誘電率を有する誘電体材料によって形成されていることを特徴とするバイパスキャパシタモジュール。しかしながら、上記方法では、ワイヤボンディングのインダクタンス成分によって、高周波数での動作に限界があり、また、それを補うために大きなキャパシタ容量を実装する必要があるため、高コストになるとともにそのサイズが大きくなるという問題がある。本発明は、上記に鑑みてなされたものであって、低周波数動作から高周波数動作に亘って、低コストで半導体素子を低インピーダンス駆動することが可能な半導体装置およびバイパスキャパシタモジュールを提供することを目的とする。上述した課題を解決し、目的を達成するために、本発明は、半導体素子が形成された基板の一方の面側に、前記半導体素子に電源を供給するための電源層およびグランド層と、当該電源層およびグランド層間に狭持された高誘電率層とで構成されるバイパスキャパシタを形成したことを特徴とする。また、本発明の好ましい態様によれば、前記バイパスキャパシタは、前記基板の半導体素子の形成面側に形成されることが望ましい。また、本発明の好ましい態様によれば、前記電源層は回路ブロック毎に分離して形成されることが望ましい。また、本発明の好ましい態様によれば、前記半導体素子は、PチャネルMOSトランジスタであり、そのソース電極が前記電源層に接続されており、そのドレイン電極が前記グランド層に接続されることが望ましい。また、本発明の好ましい態様によれば、前記半導体素子は、NチャネルMOSトランジスタであり、そのドレイン電極が前記電源層に接続されており、そのソース電極が前記グランド層に接続されることが望ましい。また、本発明の好ましい態様によれば、前記半導体素子は、CMOSトランジスタであり、そのPチャネルMOSトランジスタのソース電極が前記電源層に接続されており、そのNチャネルMOSトランジスタのソース電極が前記グランド層に接続されることが望ましい。また、本発明の好ましい態様によれば、前記半導体素子は、ダイオードであり、そのアノード電極またはカソード電極が前記電源層に接続され、そのカソード電極またはアノード電極が前記グランド層に接続されることが望ましい。また、本発明の好ましい態様によれば、前記バイバスキャパシタはモジュール構成されることが望ましい。また、本発明の好ましい態様によれば、前記バイパスキャパシタの前記電源層およびグランド層と前記基板とは、ボンディングワイヤまたは半田ボールで接続されることが望ましい。上記した課題を解決して、本発明の目的を達成するために、本発明は、基板に形成された半導体素子に電源を供給するための電源層およびグランド層と、前記電源層およびグランド層間に狭持された高誘電率層と、を備えたことを特徴とする。また、本発明の好ましい態様によれば、前記バイバスキャパシタモジュールは、シート構造を呈することが望ましい。また、本発明の好ましい態様によれば、前記電源層およびグランド層は、前記基板に半田ボールで接続されることが望ましい。本発明の態様によれば、基板に形成された半導体素子に接続して使用されるバイパスキャパシタモジュールであって、電源層と、グランド層と、前記電源層およびグランド層間に狭持された高誘電率層、前記電源層の一表面上に設けられたパッド又は半田ボールと、前記グランド層にパッドにより電気的に接続されると共に前記電源層に対して電気的に絶縁され、前記電源層及び前記高誘電率層を通して、前記電源層の前記一表面上に取り出されたボンディングワイヤ又は半田ボールを有していることを特徴とするバイパスキャパシタモジュールが得られる。本発明によれば、半導体素子が形成された基板の一方の面側に、半導体素子に電源を供給するための電源層およびグランド層と、当該電源層およびグランド層間に狭持された高誘電率層とで構成されるバイパスキャパシタを形成したので、低周波数動作から高周波数動作に亘って、低コストで半導体素子を低インピーダンス駆動することが可能な半導体装置およびバイパスキャパシタモジュールを提供することが可能になるという効果を奏する。以下に、この発明の参考例及び実施例につき図面を参照しつつ詳細に説明する。なお、この実施例によりこの発明が限定されるものではない。また、下記実施例における構成要素には、当業者が容易に想定できるものまたは実質的に同一のものが含まれる。図1~図3を参照して参考例1に係る半導体装置を説明する。図1-1は参考例1に係る半導体装置の要部断面構成を示す図である。参考例1に係る半導体装置では、半導体素子として、CMOSトランジスタおよびダイオードを基板に搭載した場合について説明する。図1-1において、低濃度のN型不純物がドープされたSi基板10には、PチャネルMOSトランジスタPTrおよびNチャネルMOSトランジスタNTrが集積されたCMOSトランジスタと、ダイオードDiとが形成されている。PチャネルMOSトランジスタPTrは、高濃度P型不純物が拡散されて形成されたソース領域S1およびドレイン領域D1と、ソース電極SE1、ドレイン電極DE1、ゲート電極GE1等で構成されている。NチャネルMOSトランジスタNTrは、NチャネルMOSトランジスタ形成用のP型ウェルW2と、P型ウェルW2に高濃度N型不純物が拡散されて形成されたソース領域S2およびドレイン領域D2、ソース電極SE2、ドレイン電極DE2、ゲート電極GE2等で構成されている。PチャネルMOSトランジスタPTrとNチャネルMOSトランジスタPTrとは、両ゲート電極GE1、GE2が配線21eで接続され、また、両ドレイン電極DE1、DE2が配線21fで接続されて、CMOSトランジスタを構成している。ダイオードDiは、ダイオード形成用のP型ウェルW1、P型ウェルW1に高濃度N型不純物が拡散されて形成されたN型領域C1、アノード電極AE、カソード電極CE等で構成されている。Si基板10上には、SiO2からなる絶縁層配線層20が形成されている。この絶縁層20には、コンタクトホールや各種配線が形成されており、Vcc電源層30とアノード電極AEを接続する配線21a、GND層30とカソード電極CEを接続する配線21b、Vcc電源層30とソース電極SE1を接続する配線21c、GND層50とソース電極SE2を接続する配線21d等が形成されている。絶縁層20の上には、PチャネルMOSトランジスタPTrのソース電極SE1やダイオードDiのアノード電極AEにバイアス電圧Vccを供給するためのVcc電源層30が形成されている。Vcc電源層30の上には高誘電率層40が形成されている。この高誘電率層40の上には、NチャネルMOSトランジスタNTrのソース電極SE1やダイオードDiのカソード電極CEを接地電位とするためのGND層50が形成されている。上記構造の半導体装置では、Vcc電源層30およびGND層50と、Vcc電源層30およびGND層50に狭持される高誘電率層40とでバイパスキャパシタを構成している。このように、Vcc電源層30、GND層50、および高誘電率層40とでバイパスキャパシタを形成することにより、大きな容量のバイパスキャパシタを形成することができる。バイパスキャパシタの容量を大きくするため、高誘電率層40には、高誘電率材料を使用し、例えば、図2に示す高誘電率材料を使用することができる。同図では、使用可能な高誘電率材料とその比誘電率を示している。高誘電率層40に使用する高誘電率材料としては、特に、比誘電率ε=10以上のものが望ましい。図1-2は、図1-1の半導体装置の等価回路を示す図である。同図において、VccとGND間には、バイパスキャパシタCBにより低インピーダンスが形成される。これにより、PチャネルMOSトランジスタPTrおよびNチャネルMOSトランジスタNTrのソースとドレイン間に、また、ダイオードDiのアノードとカソード間に、低周波数から高周波数動作に亘って低インピーダンスの電源が供給される。この結果、入力信号INがローレベルからハイレベルに変化する瞬間のソース-ドレイン電流による電源電圧変動を防止することができる。図3-1~図3-6は、上記図1-1の半導体装置の製造工程の概略を説明するための図である。まず、図3-1に示すように、N型のSi基板10の表面に、P型不純物をイオン注入し、ダイオードDi形成用のP型ウェルW1、PチャネルMOSトランジスタPTr形成用のP型ウェルW2、PチャネルMOSトランジスタPTrのソース領域S1、ドレイン領域D1を形成する。そして、N型不純物をイオン注入し、NチャネルMOSトランジスタNTrのソース領域S2、ドレイン領域D2、ダイオードDiのN型領域C1を形成する。つぎに、図3-2に示すように、パターニングによりAl等の金属で各電極AE、CE、SE1、GE1、DE1、SE2、GE2、DE2および配線21e、21fを形成する。また、スピンコーター、スパッタリング、およびCVD等により、SiO2を積層して絶縁層20を形成する。絶縁層20の形成後、図3-3に示すように、エッチングにより、絶縁層20にコンタクトホール20a~20dを形成する。この後、図3-4に示すように、このコンタクトホール20a~20dの開口と絶縁層20の表面に、スパッタリングやCVD等によりAl等の金属を積層して配線21a~21dとVcc電源層30を形成する。Vcc電源層30の形成後、図3-5に示すように、Vcc電源層30の上に、スピンコーター、スパッタリング、およびCVD等により高誘電率材料を積層して高誘電率層40を形成する。高誘電率層40の形成後、図3-6に示すように、Vcc電源層30および高誘電率層40に、エッチングによりコンタクトホール60b、60dを形成し、このコンタクトホール60b、60dを絶縁処理する。コンタクトホール31a~dの開口と高誘電率層40の表面に、スパッタリングやCVD等でAl等を積層してGND層50を形成し、上記図1-1に示した半導体装置を製造する。参考例1によれば、半導体素子CMOSトランジスタ、ダイオードが形成されたSi基板10に、当該半導体素子に電源を供給するためのVcc電源層30およびGND層50と、当該Vcc電源層30およびGND層50間に狭持された高誘電率層40とで構成されるバイパスキャパシタを形成したので、VccとGND間には、バイパスキャパシタにより低インピーダンスを形成でき、CMOSトランジスタのソースとドレイン間に、また、ダイオードのアノードとカソード間に、低周波数動作から高周波数動作に亘って低インピーダンスの電源を供給することが可能となる。なお、参考例1では、CMOSトランジスタをSi基板10に形成した場合について説明したが、単体のPチャネルMOSトランジスタを形成することにしてもよい。この場合、PチャネルMOSトランジスタのソース電極をVcc電源層30に接続し、そのドレイン電極をGND層50に接続することにすればよい。また、単体のNチャネルMOSトランジスタをSi基板10に形成することにしてもよい。この場合、NチャネルMOSトランジスタのドレイン電極をVcc電源層30に接続し、そのソース電極をGND層50に接続すればよい。また、参考例1では、ダイオードDiのアノード電極AEをVcc電源層30に、そのカソード電極CEをGND層50に接続することとしたが、ダイオードDiのカソード電極CEをVcc電源層30に、そのアノード電極AEをGND層50に接続することにしてもよい。また、参考例1では、トランジスタおよびダイオードとして、MOS構造について説明したが、本発明は、バイポーラ構造にも適用可能である。また、参考例1では、基板としてSi基板を使用することとしたが、本発明は、半導体素子を搭載可能な基板であれば如何なるものでもよく、ガラス基板やプラスチック基板等を使用することにしてもよい。図4~図5を参照して参考例2に係る半導体装置を説明する。参考例1に係る半導体装置は、Vcc電源層30をSi基板10の全面に形成する構成としたものである。これに対して、参考例2に係る半導体装置は、Vcc電源層30を所定の回路ブロック毎に分離した構成としたものである。図4は参考例2に係る半導体装置の要部断面構成を示す図である。図4において、図1と同等機能を有する部位には同一符号を付して、その説明を省略する。図4において、絶縁層20には、Vcc電源層30と接続される電極E1と、GND層50に接続される電極E2とが形成されている。電極E1は、PチャネルMOSトランジスタPTrのソース電極SE1およびダイオードDiのカソード電極CEと配線21で接続されている。また、電極E2は、NチャネルトMOSトランジスタNTrのソース電極SE2および隣のブロックのダイオードDiのアノード電極AE不図示と配線21で接続されている。図5-1~図5-5は、上記図4の半導体装置の製造工程の概略を説明するための図である。図5-1に示すように、まず、Si基板10に、パターニングによりAl等の金属で各電極AE、CE、SE1、GE1、DE1、SE2、GE2、DE2、E1、E2および配線21等を形成するとともに、スピンコーター、スパッタリング、およびCVD等により、SiO2を積層して絶縁層20を形成する。絶縁層20を形成後、図5-2に示すように、エッチングにより絶縁層20に、電極E1、E2とVcc電源層30とを接続するための開口70を形成する。つぎに、図5-3に示すように、電極分離領域26を除いて、開口70と絶縁層20の表面に、スパッタリングやCVD等によりAl等の金属を積層して、領域分離したVcc電源層30を形成する。Vcc電源層30の形成後、図5-4に示すように、Vcc電源層30の上に、スピンコーター、スパッタリング、およびCVD等により高誘電率材料を積層して高誘電率層40を形成する。高誘電率層40の形成後、図5-5に示すように、電極E2およびVcc電源層30と、GND層50とを接続するための開口80を形成する。この後、開口80と高誘電率層40の表面に、スパッタリングやCVD等によりAl等の金属を積層してGND層50を形成し、これにより、電極E2およびVcc電源層30と、GND層50とを接続して、上記図4に示した半導体装置を製造する。図6を参照して参考例3に係る半導体装置を説明する。参考例1に係る半導体装置は、バイパスキャパシタをSi基板10の半導体素子の形成面側に形成する構成としたものである。これに対して、参考例3に係る半導体装置は、バイパスキャパシタをSi基板10の半導体素子の形成面に対して反対面側に形成した構成である。図6は参考例3に係る半導体装置の要部断面構成を示す図である。図6において、図1と同等機能を有する部位には同一符号を付して、その説明を省略する。同図において、Si基板10の裏面側には、Vcc電源層30、高誘電率層40、およびGND層50からなるバイパスキャパシタが形成されている。絶縁層20には、GND層30とカソード電極CEを接続するための電極E10、Vcc電源層30とアノード電極AEを接続する電極E11、Vcc電源層30とソース電極SE1を接続するための電極E12、GND層50とソース電極SE2を接続するための電極E13が形成されている。各電極E10、11、12、13は、それぞれカソード電極CE、アノード電極AE、ソース電極SE1、ソース電極SE2に配線21で接続されている。Si基板10には、絶縁処理されたコンタクトホール10a~10dが形成されている。GND層50と電極E10、Vcc電源層30と電極E11、Vcc電源層30と電極E12、GND層50と電極E13は、コンタクトホール10a~10d内に形成された配線11a~11dでそれぞれ接続されている。図7を参照して実施例1に係る半導体装置を説明する。参考例1、2、3に係る半導体装置は、バイパスキャパシタをSi基板10上に積層して形成した構成である。これに対して、実施例1に係る半導体装置は、バイパスキャパシタをシート状のモジュール構成としたものである。図7-1は、実施例1に係るバイパスキャパシタシートの概略断面構成を示す図、図7-2は実施例1に係るバイパスキャパシタシートをSi基板10に搭載した場合の概略平面構成を示す図、図7-3は実施例1に係るバイパスキャパシタシートをSi基板10に搭載した場合の概略断面構成を示す図である。図7において、図1と同等機能を有する部位には同一符号を付して、その説明を省略する。図7-1~図7-3において、100はバイパスキャパシタをモジュール構成したバイパスキャパシタシートを示している。バイパスキャパシタ100は、Si基板10よりも小さい面積を呈している。バイパスキャパシタシート100は、Vcc電源層30、高誘電率層40、およびGND層50を備えている。Vcc電源層30は、高誘電率層40およびGND層50に比して大きな面積となっており、外周が露出している。Vcc電源層30には、外周に複数のパッド31が形成されている。また、GND層50には、その表面に複数のパッド51が形成されている。Si基板10には、外周部に、複数のVcc用パッド25aおよびGND用パッド25bが形成されている。Vcc用パッド25aは電極E30に接続されており不図示、GND用パッド25bは電極E31に接続されている不図示。そして、バイパスキャパシタシート100をSi基板10に搭載する場合には、Vcc電源層30のパッド31とSi基板10のVcc用パッド25a間、およびGND層50のパッド51とSi基板10のGND用パッド25間をそれぞれボンディングワイヤ110で接続する。実施例1によれば、バイパスキャパシタをシート状にモジュール構成することとしたので、半導体装置の製造工程を簡略化でき、また、半導体装置を軽量化することが可能となる。図8を参照して実施例2に係る半導体装置を説明する。実施例1は、バイパスキャパシタシートをボンディングワイヤでSi基板に接続する構成である。これに対して、実施例2は、バイパスキャパシタシートを半田ボールでSi基板に接続する構成である。図8は、実施例2に係る半導体装置を説明するための図である。図8-1は、実施例2に係るバイパスキャパシタシートの概略断面構成を示す図、図8-2は実施例2に係るバイパスキャパシタシートをSi基板に搭載した場合の概略断面構成を示す図である。図8において、図7と同等機能を有する部位には同一符号を付して、その説明を省略する。図8-1および図8-2において、200は、バイパスキャパシタをモジュール構成したバイパスキャパシタシートを示している。バイパスキャパシタシート200は、Si基板10と略同一の面積を呈している。バイパスキャパシタシート200は、Vcc電源層30、高誘電率層40、およびGND層50を備えている。Vcc電源層30の下側には半田ボール202が形成されている。また、GND層50には下方に伸張するパッド201が形成されており、このパッド201には半田ボール202が形成されている。Si基板10には、Vcc用パッド25aおよびGND用パッド25bが形成されている。Vcc用パッド25aは電極E30に接続されており不図示、GND用パッド25bは電極E31に接続されている不図示。そして、バイパスキャパシタシート200をSi基板10に搭載する場合には、バイパスキャパシタシート200の半田ボール202をリフローして、Si基板10のVcc用パッド25aおよびGND用パッド25bと接続する。ここでは、バイパスキャパシタシート200に、半田ボール202を形成することとしたが、Si基板10のVcc用パッド25aおよびGND用パッド25bに半田ボールを形成することにしてもよい。