複数の単位セルを含んでセンシングされたデータをグローバル入/出力ラインに出力するバンクと、前記バンク内の単位セルに格納されたデータと同じデータがレジスタに格納され、書込み動作時に外部から印加されるデータを前記レジスタに格納するか、読出し動作時に前記レジスタに格納されたデータを外部に出力するデータ入/出力部とを含むことを特徴とする非揮発性メモリ装置。前記レジスタは、ローデータバッファを含むことを特徴とする請求項1に記載の非揮発性メモリ装置。前記レジスタは、データ入/出力パッドDQパッドと隣接するように形成されることを特徴とする請求項1に記載の非揮発性メモリ装置。前記データ入/出力部は、前記外部から印加されるデータが格納されるか、前記バンクから印加されるデータを格納するデータ格納部と、前記バンクから印加されたデータを前記データ格納部に伝達するデータ伝達部と、前記データ格納部に格納されたデータを駆動し出力するデータ出力駆動部と、前記データ出力駆動部のデータを外部に出力するか、外部からデータが印加されるデータ入/出力パッドと、前記データ入/出力パッドを介し入力されたデータをバッファリングして前記データ格納部に出力するデータ入力バッファとを含むことを特徴とする請求項1に記載の非揮発性メモリ装置。アクティブ動作時に前記バンク、前記データ伝達部、前記データ格納部を介しアクセス経路が形成されることを特徴とする請求項4に記載の非揮発性メモリ装置。読出し動作時に前記データ格納部、前記データ出力駆動部、前記データ入/出力パッドを介しアクセス経路が形成されることを特徴とする請求項4に記載の非揮発性メモリ装置。書込み動作時に前記データ入/出力パッド、前記データ入力バッファ、前記データ格納部を介しアクセス経路が形成されることを特徴とする請求項4に記載の非揮発性メモリ装置。前記データ伝達部からデータを受信するためのパルス入力信号と、パルスの立上りタイミングにデータを出力するための立上りパルス、及び前記パルスの立下りタイミングにデータを出力するための立下りパルスを生成し、前記データ格納部に出力する出力制御部とをさらに含むことを特徴とする請求項4に記載の非揮発性メモリ装置。前記データ入力バッファに入力制御信号及び入力クロックを出力する入力制御部をさらに含むことを特徴とする請求項4に記載の非揮発性メモリ装置。前記データ格納部は、クロックの立上り時点に出力される立上りデータと、前記クロックの立下り時点に出力される立下りデータとを出力することを特徴とする請求項4に記載の非揮発性メモリ装置。前記データ出力駆動部は、立上りクロックに同期して前記立上りデータを出力し、立下りクロックに同期して前記立下りデータを出力することを特徴とする請求項10に記載の非揮発性メモリ装置。前記データ入/出力部は、LPDDRLowPowerDoubleDataRate2スペックにより読出し又は書込み動作が行われることを特徴とする請求項1に記載の非揮発性メモリ装置。複数の単位セルを含んでセンシングされたデータをグローバル入/出力ラインに出力するバンクと、前記グローバル入/出力ラインを介し前記バンクからデータを受信するデータ伝達部と、前記データ伝達部から印加されるデータを格納するか、データ入/出力パッドを介し外部から印加されるデータを格納するデータ格納部と、前記データ格納部に格納されたデータを駆動し前記データ入/出力パッドに出力するデータ出力駆動部と、前記データ入/出力パッドを介し入力されたデータをバッファリングして前記データ格納部に出力するデータ入力バッファとを含むことを特徴とする非揮発性メモリ装置。前記データ格納部は、ローデータバッファを含むことを特徴とする請求項13に記載の非揮発性メモリ装置。読出し動作時に前記データ格納部、前記データ出力駆動部、前記データ入/出力パッドを介しアクセス経路が形成されることを特徴とする請求項13に記載の非揮発性メモリ装置。書込み動作時に前記データ入/出力パッド、前記データ入力バッファ、前記データ格納部を介しアクセス経路が形成されることを特徴とする請求項13に記載の非揮発性メモリ装置。アクティブ動作時に前記バンク、前記データ伝達部、前記データ格納部を介しアクセス経路が形成されることを特徴とする請求項13に記載の非揮発性メモリ装置。前記データ伝達部からデータを受信するためのパルス入力信号と、パルスの立上りタイミングにデータを出力するための立上りパルス、及び前記パルスの立下りタイミングにデータを出力するための立下りパルスを生成し、前記データ格納部に出力する出力制御部とをさらに含むことを特徴とする請求項13に記載の非揮発性メモリ装置。前記データ入力バッファに入力制御信号及び入力クロックを出力する入力制御部をさらに含むことを特徴とする請求項13に記載の非揮発性メモリ装置。前記データ格納部は、クロックの立上り時点に出力される立上りデータと、前記クロックの立下り時点に出力される立下りデータとを出力することを特徴とする請求項13に記載の非揮発性メモリ装置。前記データ出力駆動部は、立上りクロックに同期して前記立上りデータを出力し、立下りクロックに同期して前記立下りデータを出力することを特徴とする請求項20に記載の非揮発性メモリ装置。前記データ格納部は、LPDDRLowPowerDoubleDataRate2スペックにより読出し又は書込み動作が行われることを特徴とする請求項13に記載の非揮発性メモリ装置。前記グローバル入/出力ラインは、tRCDアクティブ動作以後に読出し命令が印加される時間スペックに従い1つ以上の個数に形成可能であることを特徴とする請求項13に記載の非揮発性メモリ装置。本発明は、LPDDRLowPowerDoubleDataRate2スペックを用いる非揮発性メモリ装置でデータの読出し又は書込み動作が行われるRDBRowDataBufferアレイをDQパッドに近接するように配置してメモリの面積を減少させ、高速動作が可能になるようにすることにその特徴がある。本発明の実施形態に係る非揮発性メモリ装置は、複数の単位セルを含んでセンシングされたデータをグローバル入/出力ラインに出力するバンクと、バンク内の単位セルに格納されたデータと同じデータがレジスタに格納され、書込み動作時に外部から印加されるデータをレジスタに格納するか、読出し動作時にレジスタに格納されたデータを外部に出力するデータ入/出力部とを含むことを特徴とする。さらに、本発明の他の実施形態に係る非揮発性メモリ装置は、複数の単位セルを含んでセンシングされたデータをグローバル入/出力ラインに出力するバンクと、グローバル入/出力ラインを介しバンクからデータを受信するデータ伝達部と、データ伝達部から印加されるデータを格納するか、データ入/出力パッドを介し外部から印加されるデータを格納するデータ格納部と、データ格納部に格納されたデータを駆動してデータ入/出力パッドに出力するデータ出力駆動部と、データ入/出力パッドを介し入力されたデータをバッファリングしてデータ格納部に出力するデータ入力バッファとを含むことを特徴とする。本発明は、次のような効果を有する。第一、RDBRowDataBufferアレイをDQパッドに近接するように配置し、RDBアレイをバンクに配置する場合より相対的にメモリの面積を減少させることができるようにする。第二、RDBアレイとDQパッドとの間の距離を縮めて読出し/書込み経路を短縮させることにより高速動作が可能である。第三、セルアレイの外部にデータを格納するRDBアレイを形成することにより、セルアレイの温度変化に伴うデータの読出し/書込みの誤動作を防止することができるとの利点がある。以下、図を参照しながら、本発明の実施形態に対し詳しく説明する。図4は、本発明の実施形態に係る非揮発性メモリ装置の構成を示す図である。本発明の実施形態に係る非揮発性メモリ装置は、セルアレイ100、ワードライン駆動部200、カラム選択スイッチング部300、書込み駆動部400、電流-電圧変換部500、センスアンプ600及びデータ入/出力部700を含む。ここで、データ入/出力部700を除いた残りの構成要素、即ち、セルアレイ100、ワードライン駆動部200、カラム選択スイッチング部300、書込み駆動部400、電流-電圧変換部500及びセンスアンプ600までの構成をバンクBANKと称することにする。セルアレイ100は、複数の単位セルUCとスイッチング素子を含む。単位セルUCは、ビットラインBLとワードラインWLが交差する地点に形成される。そして、複数の単位セルUCはそれぞれメモリ素子を含み、メモリ素子にデータが格納される。ここで、メモリ素子は多様な非揮発性メモリ素子が用いられ得る。例えば、強誘電体キャパシタ、相変化メモリ素子、STTSpinTorqueTransfer素子、磁気抵抗素子などが用いられ得る。本発明では、セルアレイ100に含まれた複数の単位セルUCが相変化抵抗素子を含むことをその実施形態で説明する。例えば、図4では、非揮発性メモリ素子が相変化抵抗素子PCRであり、スイッチング素子がダイオード素子Dの場合を示した。しかし、非揮発性メモリ素子及びスイッチング素子の種類はこれに制限されない。相変化抵抗素子PCRは、ビットラインBLとダイオード素子Dとの間に連結されデータを格納する。相変化抵抗素子PCRは、格納されたデータに従い相変化抵抗素子の抵抗値が変わる。スイッチング素子は、セル面積を減少させることのできるダイオード素子Dが用いられ得る。ダイオード素子Dは、相変化抵抗素子PCRとワードラインWLとの間に連結される。このようなダイオード素子Dは順方向にのみ電流を流れるようにし、逆方向には電流を流れないようにする。本発明の実施形態に係る相変化メモリ装置では、ビットラインBLでワードラインWL方向が順方向になり得る。セルアレイ100は、ビットラインBL0~BLNを介しカラム選択スイッチング部300と連結され、ワードラインWL0~WLNを介しワードライン駆動部200と連結される。ワードライン駆動部200は、1つ以上の単位セルUCに対しセンシング動作を行うとき、当該単位セルUCに連結されたワードラインWLを活性化させる。このようなワードライン駆動部200は、ワードラインWLにローレベルの電圧を供給することによりワードラインWLを活性化させることができる。例えば、ワードラインWL0、WL1に連結された単位セルUCに対しセンシング動作を行うとすれば、ワードライン駆動部200はワードラインWL0又はWL1を活性化させ、ワードラインWL2~WLNを非活性化させる。カラム選択スイッチング部300は、カラム選択信号LXSWに応じて複数のビットラインBL0~BLNのうち1つのビットラインを選択する。カラム選択信号LXSWにより選択されたビットラインBLは、グローバルビットラインGBLと連結される。書込み駆動部400は、書込み動作時に入力データに対応する駆動電圧を生成し、グローバルビットラインGBL、カラム選択スイッチング部300を介しセルアレイ100に供給する。ワードライン駆動部200がワードラインWLをローレベルの電圧で駆動すれば、書込み駆動部400はビットラインBL0~BLNを介し単位セルUCに駆動電圧を印加する。この場合、ビットラインBLの電圧レベルがワードラインWLの電圧レベルより高いので、単位セルUCに含まれたスイッチング素子には順方向の電流が流れることになる。その結果、相変化抵抗素子PCRに電流が流れ、相変化抵抗素子PCRの両端に抵抗値に比例する電圧が誘導される。電流-電圧変換部500と、センスアンプ600は、相変化抵抗素子PCRの両端に誘導される電流値をセンシングしてセンシング電圧SAIを生成することができる。ここで、相変化抵抗素子PCRに順方向の電流が流れるとき、相変化抵抗素子PCRを通過する電流は、相変化抵抗素子PCRの抵抗値に反比例する。電流-電圧変換部500は、グローバルビットラインGBLに流れるセルセンシング電流を電圧に変換してセンシング電圧SAIを出力する。電流の変化を読み出してデータをセンシングする非揮発性メモリ装置は電流-電圧変換部500が必要である。センスアンプ600は、センシング電圧SAIと基準電圧VREFを比べ、その差を増幅してグローバル入/出力ラインGIOに出力する。データ入/出力部700は、グローバル入/出力ラインGIOから印加されたセンシングデータを一定時間の間格納してから出力信号OUTを出力することができる。そして、データ入/出力部700は、外部から印加された入力データを一定時間の間格納してから入力信号INをグローバル入/出力ラインGIOに出力することができる。ここで、データ入/出力部700は、判別されたデータを格納してから外部に判別されたデータを出力する。もし、データ入/出力部700が判別されたデータを格納しない場合、データを読み出すため、データが格納されたセルアレイ100から電流-電圧変換部500、センスアンプ600及びデータ入/出力部700を順次アクセスしなければならない。しかし、データ入/出力部700が判別されたデータを格納すれば、データ入/出力部700にのみアクセスするとしてもデータを読み出すことができるようになる。したがって、本発明の実施形態は、データを読み出すためアクセスしなければならない経路が短くなるので、高速にデータを読み出すことができるようになる。一方、データを書き込むときも、データ入/出力部700が書き込むデータを格納しない場合、データを書き込むためデータ入/出力部700、書込み駆動部400及びセルアレイ100を順次アクセスしなければならない。しかし、データ入/出力部700が書き込むデータを格納すれば、データ入/出力部700にのみアクセスすると、その後書込み動作はデータ入/出力部700に格納されたデータに基づいて行われることになる。したがって、データを書き込むためアクセスしなければならない経路が短くなるので、高速にデータを書き込むことができるようになる。図5は、図4のデータ入/出力部700に関する詳細な構成を示す図である。本発明の実施形態に係るデータ入/出力部700は、データ伝達部710、データ格納部720、データ出力駆動部730、データ入/出力パッド740、データ入力バッファ750、出力制御部760及び入力制御部770を含む。ここで、データ伝達部710は、センスアンプ600で判別されたデータをグローバル入/出力ラインGIOを介し受信する。データ伝達部710は、センスアンプ600で判別されたデータを駆動しデータGIO_RPTをデータ格納部720に出力する。本発明の実施形態に係る非揮発性メモリ装置は、セルアレイ100外部のデータ伝達経路にデータを格納することにより、読出し/書込み動作時にデータにアクセスする経路を短くすることができる。この場合、データ伝達部710を用いれば、データ格納部720の位置をセルアレイ100からさらに遠さげながら、DQパッドにはさらに近づくようにすることができる。ここで、データ伝達部710は、大きいドライバの大きさを有するGIOリピータRepeaterに該当する。例えば、グローバル入/出力ラインGIO及びデータ伝達部710を長く設定すれば、データ格納部720がセルアレイ100からさらに遠くなる。逆に、グローバル入/出力ラインGIO及びデータ伝達部710を短く設定すれば、データ格納部720がセルアレイ100からさらに近くなる。単にグローバル入/出力ラインGIOの長さを調整する場合、判別されたデータ信号がライン抵抗により歪曲され得るが、データ伝達部710を用い信号を駆動して伝達する場合は、判別されたデータが正確にデータ格納部720へ伝達され得る。そして、データ格納部720は、データ伝達部710を介し伝達されたデータを格納する。このようなデータ格納部720は、データを格納するためレジスタRegisterを含むことになる。本発明の実施形態においてレジスタは、ローデータバッファRDB;RowDataBufferアレイからなり得る。メモリ装置は、格納されたデータを出力する読出し動作時間に比べプログラミング動作時間がさらに多く費やされるので、このような動作時間の差を補償し、特定の動作を行うため、ローデータバッファRDB;RowDataBufferを含んでいる。従来のメモリ装置は、このようなローデータバッファがバンクBANK内部に含まれている。したがって、従来のメモリ装置でのアクティブ経路はバンク内部の経路を示すもので、セルアレイからセンスアンプまでの動作経路を意味する。このような場合、バンクからデータ入/出力パッドDQPADまでの距離が長くなるので、データの読出し又は書込みの動作速度が遅くなるようになる。そして、各バンクごとにローデータバッファRDBを重複して配置しなければならないので、メモリの面積が増加することになる。しかし、本発明では、このようなローデータバッファRDBをデータ入/出力パッド740と最も隣接するように形成し、アクセス速度の向上とともにメモリの面積を縮小することができるようにする。データ格納部720は、センシング動作が行われるセルアレイ100の単位セルに格納されたデータと同じデータが格納される。したがって、セルアレイ100の単位セルにアクセスする必要なく、データ格納部720にアクセスして格納されたデータを読み出すことにより読出し動作が行われ得る。その結果、読出し動作のためアクセスする経路が短くなるので、高速に読出し動作が行われ得る。ここで、データ格納部720は、出力制御部760から印加されるパルス入力信号PIN、立上りパルスRPOUT及び立下りパルスFPOUTに応じて格納されたデータの出力時点が決定される。このとき、パルス入力信号PINは、データ伝達部710から印加されたデータGIO_RPTをデータ格納部720に受信するための活性化信号である。そして、立上りパルスRPOUTはパルスの立上りタイミングにデータをデータ出力駆動部730に出力するための信号であり、立下りパルスFPOUTはパルスの立下りタイミングにデータをデータ出力駆動部730に出力するための信号である。これに伴い、データ格納部720は立上りパルスRPOUTに同期して立上りデータRDOを出力し、立下りパルスFPOUTに同期して立下りデータFDOを出力する。本発明の実施形態で、データ格納部720はデータ入/出力パッド740と最も隣接した位置、即ち、既存のLPDDRLowPowerDoubleDataRate2スペックを用いるメモリ装置でパイプラッチPipelatchアレイが形成される領域に配置され得る。データ出力駆動部730は、データ格納部720から印加される立上りデータRDOと立下りデータFDOを駆動して出力データD_OUTをデータ入/出力パッド740に出力する。即ち、立上りクロックRCLKDOに同期して立上りデータRDOを出力データD_OUTで出力し、立下りクロックFCLKOに同期して立下りデータFDOを出力データD_OUTで出力する。データ出力駆動部730から出力された出力データD_OUTは、データ入/出力パッド740を介し外部に出力される。データ入/出力パッド740は、読出し動作時に外部へデータOUTを出力するか、書込み動作時に外部から書き込むデータINを受信する。データ入力バッファ750は、データ入/出力パッド740を介し入力された書き込むデータD_IN_Pをバッファリングして入力データD_INをデータ格納部720に出力する。このとき、データ入力バッファ750は、入力制御信号IDSP3RB、IDSP3FB及び入力クロックDINCLKBに応じてデータD_IN_Pをバッファリングし入力データD_INを生成する。ここで、入力制御信号IDSP3RB、IDSP3FBはデータストローブ信号DQSにより生成された信号である。そして、入力クロックDINCLKBは、データストローブ信号DQSをクロック信号に同期させて出力するためのクロック信号に該当する。入力制御部770で生成されたクロック遅延信号DINCLKB_Dは、入力クロックDINCLKBが一定時間遅延された信号である。データ格納部720は、クロック遅延信号DINCLKB_Dに応じて入力データD_INを格納することになる。データ格納部720は、セルアレイ100の単位セルに書き込むデータと同じデータを格納することになる。したがって、セルアレイ100の単位セルにデータを書き込むため書込み駆動部にアクセスする必要なく、データ格納部720にのみアクセスすればよい。その結果、書込み動作のためアクセスする経路が短くなるので、高速に書込み動作が行われ得る。このような構成を有する本発明の実施形態の動作過程を説明する。本発明の実施形態は、アクティブ動作、読出し動作又は書込み動作過程を含む。先ず、アクティブ動作時にセルアレイ100のワードラインWLをイネーブルさせた後、セルデータがセンスアンプ600を介し増幅されグローバル入/出力ラインGIOに伝達される。グローバル入/出力ラインGIOに印加されたデータは、データ伝達部710を介しデータ格納部720に格納される。本発明の実施形態で、アクティブ動作時にバンクBANKから出力されたデータがグローバル入/出力ラインGIOに伝達され、データ伝達部710を経てデータ格納部720に格納されるまでの過程がアクティブ経路に該当する。ここで、センスアンプ600からデータ格納部720までのデータ伝達時間は、既存のメモリ装置に比べて長くなり得る。即ち、アクティブ動作以後に読出し命令が印加される時間tRCDは、既存のLPDDR2スペックのメモリ装置に比べて長くなることになる。しかし、非揮発性メモリ装置で求められるtRCDスペックから外れなければ、この時間は考慮しなくとも差し支えない。例えば、非揮発性メモリ装置で求められるtRCDスペックは240nまで可能なので、tRCDスペックの要求時間内でアクティブ動作が十分行われ得る。さらに、従来の技術に係るメモリ装置の場合パイプラッチを用いることになるので、1つのDQパッド当たり多数の例えば、4つグローバル入/出力ラインGIOが必要となる。しかし、本発明の実施形態は、アクティブ動作時にプリパッチ動作が行われない。したがって、バンクBANKからローデータバッファRDBまでの動作タイミングを如何に制御するのかに伴い、グローバル入/出力ラインGIOの個数を変更することができる。例えば、1つのグローバル入/出力ラインGIOを用いてセンスアンプ600のセンシングデータを順次伝送しデータ格納部720に格納する方式を用いることになる場合、グローバル入/出力ラインGIOの個数を減少させることができるとの利点がある。一方、複数のグローバル入/出力ラインGIOを用いて一度に多数のデータを伝送しデータ格納部720に格納する方式を用いることになる場合、tRCD時間を短縮することができるようにするとの利点がある。以後、読出し動作時には読出し命令、即ち、立上りパルスRPOUT及び立下りパルスFPOUTの読出しレイテンシLatencyに対応し、データ格納部720に格納されたデータを出力することになる。従来の技術での読出し動作経路は、バンクBANK以後からDQパッドまでの経路を含むことになる。即ち、センスアンプで増幅されたデータがグローバル入/出力ラインに印加され、プリパッチPrepatch動作を行うため多数のグローバル入/出力ラインにデータが出力される。しかし、本発明の実施形態では、データ格納部720からデータ入/出力パッド740までの経路が読出し経路になるので、従来の技術より読出し経路の距離を短縮することができるようにする。このような場合、読出し経路が短縮されるので、温度やスキュSkewの変化を減少させることができて高速動作を可能にする。一方、書込み動作時には書込み命令に対応してデータ入/出力パッド740、データ入力バッファ750を介し印加される入力データD_INがデータ格納部720に格納される。従来の技術における書込み動作経路は、DQパッドからデータ伝達部を経てバンクBANK内のセルアレイまでの経路を含むことになる。しかし、本発明の実施形態では、書込み動作経路がデータ入/出力パッド740、データ入力バッファ750及びデータ格納部720までの経路を含むことになるので、書込み動作経路を短縮させることができるようになる。以上、本発明に関する好ましい実施形態を説明したが、本発明は前記実施形態に限定されず、本発明の属する技術範囲を逸脱しない範囲での全ての変更が含まれる。