基板上に配列で形成された複数のイメージセンサと、前記基板をダイシングして前記イメージセンサを分離するときに切断される、隣り合う前記イメージセンサの間のスクライブラインと、から構成されるイメージセンサ構造体であって、前記イメージセンサのそれぞれは、前記基板上に形成された複数の光電変換素子と、前記複数の光電変換素子を囲んで、前記イメージセンサそれぞれの外周に沿って導体で形成されたガード配線と、を備え、前記スクライブラインは、該スクライブラインに沿って前記ガード配線と同一のプロセスで同層に形成されたダミー配線を備える、イメージセンサ構造体。前記ガード配線および前記ダミー配線を被覆する保護層を備え、前記イメージセンサそれぞれの周囲に、前記スクライブラインに沿って、前記保護層に、前記保護層の表面から該保護層の下の層に達する溝が形成された請求項1に記載のイメージセンサ構造体。基板上に複数のイメージセンサを配列で形成し、隣り合う前記イメージセンサの間のスクライブラインで切断して前記イメージセンサを分離する、イメージセンサの製造方法であって、前記イメージセンサそれぞれの部分に、複数の光電変換素子を形成する素子形成ステップと、前記イメージセンサそれぞれの前記複数の光電変換素子を囲み、前記イメージセンサそれぞれの外周に沿う導体のガード配線と、前記スクライブラインの部分に前記スクライブラインに沿って、前記ガード配線と同層に、同一のプロセスでダミー配線を形成する平坦化ステップと、前記基板を前記スクライブラインに沿って切断して、前記イメージセンサを分離するダイシングステップと、を備えるイメージセンサの製造方法。前記平坦化ステップののち、前記ダイシングステップの前に、前記複数のイメージセンサおよび前記スクライブラインを被う保護層を形成する保護層ステップと、前記保護層に、前記イメージセンサそれぞれの周囲で前記スクライブラインに沿って、前記保護層の表面から該保護層の下の層に達する溝を形成するステップと、を備える請求項3に記載のイメージセンサの製造方法。請求項1または2に記載のイメージセンサ構造体を、前記スクライブラインで切断して、分離されたイメージセンサ。カラーラインイメージセンサに実装されるPDの光電変換特性のばらつきを生じさせる要因には、さまざまなものが挙げられるが、それらは大きくは2つに集約される。1つ目は、イメージセンサを形成する半導体工程の製造ばらつきや、レイアウト依存性による光電変換素子上の透明膜保護膜の膜厚ばらつきが、イメージセンサチップ内で生じることである。透明膜の膜厚ばらつきによって光干渉の強弱ばらつきが発生する。そのため、イメージセンサに入光した光がPDに到達したときには光強度にばらつきが発生し、結果的に光電変換された後の出力にばらつきを生じさせる。2つ目は、光電変換素子上に配置されるカラーフィルターの膜厚がばらつくことで、カラーフィルターの透過特性にばらつきが生じることである。カラーフィルターの膜厚のばらつきで、イメージセンサに入光した光がPDに到達したときには光に強弱が発生し、その光電変換後の出力にばらつきを発生させる。上記2つの現象はラインイメージセンサの長手方向端部近辺の光電変換受光素子において発生することが多い。特許文献1の光電変換装置は、1つ目の問題点を改善する手段の一つである。特許文献1によると、プラズマCVD法により原料ガスを生成すると、ラインイメージセンサIC上のみならず、ダミー配線上にも、原料ガスが均一に堆積する。このため、ラインイメージセンサIC上に、膜厚が均一な保護膜透明膜が形成されることが記載されている。一般に、ラインイメージセンサに形成される各層の構成は、光電変換素子の部分と配線部分で異なるので、イメージセンサの保護膜の表面には凹凸ができる。保護膜の凹凸は、カラーフィルターの膜厚のばらつきの要因の1つである。特許文献1の技術では、保護膜の表面の凹凸を解消することはできない。2つ目のカラーフィルターの膜厚のばらつきについては、特許文献1および特許文献2では解決されない。本発明は、上述のような事情に鑑みてなされたもので、イメージセンサのカラーフィルターの膜厚のばらつきを低減することを目的とする。上記目的を達成するため、本発明に係るイメージセンサ構造体は、基板上に配列で形成された複数のイメージセンサと、基板をダイシングしてイメージセンサを分離するときに切断される、隣り合うイメージセンサの間のスクライブラインと、から構成されるイメージセンサ構造体であって、イメージセンサのそれぞれは、基板上に形成された複数の光電変換素子と、複数の光電変換素子を囲んで、イメージセンサそれぞれの外周に沿って導体で形成されたガード配線と、を備える。そして、スクライブラインは、そのスクライブラインに沿ってガード配線と同一のプロセスで同層に形成されたダミー配線を備える。本発明によれば、複数のイメージセンサを形成した基板のスクライブライン部で発生する凹凸を低減し、その結果、イメージセンサのカラーフィルターの膜厚のばらつきを低減することができる。カラーフィルター製造工程においては、カラーフィルターの膜厚を均一にするために、カラーフィルターを実装する下地部を透明樹脂で被覆して平坦化を行う。ここで述べる下地は半導体製造工程で形成されたイメージセンサ最上面の保護膜表面のことを指す。この保護膜表面凹凸が大きい場合、1回の透明樹脂塗布によって、平坦化することができずに複数回の平坦化工程を実施しなくてはならない。複数回平坦化工程を実施した場合、工程数、および透明樹脂量が増えることからコスト増につながる。特にこの保護膜表面の凹凸はシリコン基板上に等間隔で配置されたイメージセンサを分離切断するために設けられたスクライブライン部に顕著に表れる。本発明の実施の形態は、このスクライブライン部で発生する凹凸を低減する手段を提供し、カラーフィルター工程における平坦化工程への負担を低減する。実施の形態1理解を容易にするために、まず一般的なラインイメージセンサについて説明する。以下、ラインイメージセンサを、単にイメージセンサという。図1は、シリコン基板上に複数のイメージセンサが配列して形成されたイメージセンサ構造体を示す図である。イメージセンサ構造体1は、円形のシリコン基板51上にイメージセンサ2が等間隔の配列で形成されている。イメージセンサ2は一般的にCMOSプロセスによって製造されており、そのチップサイズはX方向の横幅Wが約10~20mm、Y方向の縦幅Lが0.4~0.8mm程度の長方形である。イメージセンサ2には、光電変換素子である一定の面積のフォトダイオード以下PDというがX方向に一定の密度間隔で配置されている。PDの密度間隔は、例えば600dpiピッチである。図2は、イメージセンサ構造体の一部拡大図である。等間隔に形成されたイメージセンサ2の間には、イメージセンサ2の長辺で挟まれてX方向に延びるスクライブライン21Xと、イメージセンサ2の短辺で挟まれてY方向に延びるスクライブライン21Yが設けられている。スクライブライン21X、21Yは、複数のイメージセンサ2を1つずつ分離する為に、シリコン基板51を切断する領域である。スクライブライン21Xとスクライブライン21Yは格子状に形成されており、XY方向に並んだ各イメージセンサ2は、その周囲が、スクライブライン21X、21Yに囲まれている。スクライブライン21Xの幅SDと、スクライブライン21Yの幅SWは、共に等間隔、または、異なる間隔を有する。幅SDおよび幅SWは、おおよそ50~200μmである。イメージセンサ2はそれぞれ、3色の光を検出する画素22R、22G、22Bが形成されている。画素22R、22G、22Bはそれぞれ、PDとカラーフィルターが含まれる。画素22R、22G、22BはそれぞれX方向に1列に直線上に配置される。図2では、1つのイメージセンサ2で画素22R、22G、22Bの数をそれぞれ30個程度しか描いていないが、実際にはそれぞれX方向に数百個程度以上の画素が形成される。イメージセンサ2には、電力の供給と信号の取り出しのための配線ワイヤを接続するワイヤーボンディングパッド23が形成される。図3は、イメージセンサの回路構成の例を示すブロック図である。イメージセンサ2の回路は、画素回路34、セレクタ33、スタート信号制御部31および増幅回路32を備える。画素回路34には、イメージセンサ2のPD36の後段に、PD36からの信号を増幅する複数のトランジスタ37やアナログメモリ35が配置される。セレクタ33は、複数の画素回路34の信号を順次読み出して、直列の信号にシリアライズする。スタート信号制御部31は、セレクタ33の順次読み出しを外部からのスタート信号によって制御するための回路である。シリアライズされた画素回路34の信号アナログ信号は、増幅回路32で増幅されて外部に出力される。カラーイメージセンサにおいては、図3に示す回路構成が赤、緑、青の3色分それぞれ独立して必要となり、上記構成の回路の3回路分が配置される。次にイメージセンサ2の断面構成を説明する。図4は、カラーフィルターを形成する前のイメージセンサの端部とスクライブラインの断面図である。図4は、図2のA-A線の切断面を示す。図4には、両側にイメージセンサ2の端部58が、中央にスクライブライン21Yの断面スクライブライン部53が示されている。CMOSプロセスで使用される基板は、一般的にP型のシリコン基板51である。光電変換素子であるPD36はシリコン基板51に、砒素もしくはリンをイオン注入したN型の拡散層52として形成される。このP型のシリコン基板51とN型の拡散層52をPN接合ダイオードとして、光電変換素子であるPD36を構成する。拡散層52が形成されたシリコン基板51の上層に絶縁膜54aが配置される。別途形成されるトランジスタ等図示せずの回路を電気的に接続するためのアルミニウムなどの導電性材料で形成される配線層55aが、絶縁膜54a上に配置される。図4には示されていないが、配線層55aと、光電変換素子とを接続するコンタクトが形成される。さらに配線層55aの上に、イメージセンサ2の回路を構成するために、絶縁膜54b、54cと、配線層55b、55cおよび配線層間を接続するコンタクトビアともいう。図示せずを形成する。PD36拡散層52周辺では、これら配線層55a、55b、55cは、複数配置されるPD36間を光学的に分離するための遮光層として配置される。図4では、遮光層としての配線層55a、55b、55cが示されている。これらの遮光層はラインイメージセンサを製造する半導体プロセスにて製造可能な最大層数を配置することが一般的である。例えは半導体プロセスにおいて配線層が3層形成可能であれば遮光層も3層である。しかしながら必ずしもその限りではない。配線層55a、55b、55cのパターンによって、形成される層の厚さが異なるので、保護膜56aの表面には、凹凸57ができる。近年の微細化された半導体プロセスにおいては配線層が多層となることが主流である。多層の配線層を精度よく積層するために、配線層間に配置される絶縁層を化学機械平坦化CMP:ChemicalMechanicalPlanarizationと呼ばれる工法を用いて平坦化してから、上層の配線層を形成する。CMP工法を用いる半導体プロセスにおいては、各層の厚みがコントロールされて積層されているので、シリコン基板51からイメージセンサ2の最上面である保護膜表面までの膜厚のばらつきは小さくなる。最上層の保護膜56aを形成したのちに、カラーフィルターを形成する。図5は、カラーフィルターが形成されたイメージセンサの断面図である。カラーフィルター形成工程において、カラーフィルター膜は保護膜56a表面上にスピンコート法を用いて成膜される。そのため保護膜56a表面上に凹凸が存在するとカラーフィルター膜厚の均一化においては悪影響を及ぼす。そこで、保護膜56a表面の凹凸を低減するために、保護膜56a表面上に透明樹脂を塗布し平坦化して、透明平坦化膜62を形成する平坦化工程。カラーフィルター膜の成膜はスピンコート法で行われる為、シリコン基板全体の保護膜の凹凸の影響を受ける。したがって、シリコン基板全体の保護膜を対象として平坦化工程を行う。特にラインイメージセンサ間に配置されるスクライブライン部53はその凹凸が発生しやすい箇所となり、平坦化の対象となる。カラーフィルター61を成膜しないモノクロのラインイメージセンサの場合、スクライブライン部53の保護膜56b図4参照はエッチングによって取り除かれることが一般的である。これはイメージセンサ2の分離切断時に、保護膜56aに亀裂や捲れを発生させないためである。その場合、イメージセンサ2のシリコン基板51から、保護膜56a表面までの厚みHとスクライブライン部53の厚みUに差が発生し、深い凹凸状態となる。1回の平坦化工程においては塗布する樹脂量の制約があり、凹凸量が大きい場合、1回の樹脂塗布では平坦化できずに、平坦化工程を複数回実施しなければならなくなる。したがって、平坦化工程の回数を減らすためには、スクライブライン部53の保護膜56bを除去しないことが望ましい。平坦化工程を行った後、スピンコート法でカラーフィルター膜を成膜し、不要な部分をエッチング等で除去して、PD36の上部等の必要部分だけカラーフィルター61を形成する。この一連の工程は赤、緑、青の3色分のカラーフィルター61に対して行われる。図5は、各色の画素22R、22G、22Bの配列に平行な断面なので、1色のカラーフィルター61だけが表されている。その後、カラーフィルター61を保護するためのカラーフィルター保護膜63を成膜し、スクライブライン部53およびワイヤーボンディングパッド23上の不要な膜64を除去して、カラーフィルター工程が完了する。先に記載した半導体製造工程においてCMP工法を用いることで、保護膜56aまでの均一な膜厚が確保される反面、製造工数を増加させることから製造コストは高価になる傾向がある。昨今、低価格が求められるイメージセンサにおいては製造コスト低減の為、CMP工法を用いない半導体製造工程が用いられることが多い。この場合CMP工法を用いる半導体製造工程と異なり、図6に示すように、保護膜56a表面においては配線レイアウト配置に依存した凹凸72が多数発生する。またスクライブライン部53においても同様であり、CMP工法を用いる場合と比較すると、深さDの大きい凹凸71が発生してしまうといった課題に直面する。凹凸71と凹凸72の深さは同程度であるが、スクライブライン部53の凹凸71は、イメージセンサ2内の凹凸72より面積が大きく、イメージセンサ2の外周に連続するので、平坦化工程への影響が大きい。イメージセンサ2の外周に近い部分ほど、平坦化が不完全で、カラーフィルター61の膜厚のばらつきが大きくなる。図7は、本発明の実施の形態1に係るイメージセンサ構造体の一部を示す平面図である。実施の形態1のイメージセンサ構造体1では、スクライブライン21X、21Yにダミー配線41X、41Yを形成する。図8は、実施の形態1に係るイメージセンサの端部とスクライブラインの断面図である。図8は、図7のB-B線切断面を示す。イメージセンサ2の端部58に、外部からイメージセンサ2内部に対して水分の浸入を防ぐためのガード配線81が配置される。ガード配線81は、イメージセンサ2の外周に沿って形成されるので、ガードリングもしくはシールリングとも呼ばれる。ガード配線81は半導体製造プロセスで可能な最大の配線層数で、導体で形成される配線層と配線層の間を接続するコンタクトビアともいうから構成される。シリコン基板51からガード配線81上の保護膜56aまでの厚みは、イメージセンサ2の中で最も厚くなる。スクライブライン部53はガード配線81に隣接しており、通常は、図6に示すようにスクライブライン部53に配線層が配置されない。そのため、スクライブライン部53は、保護膜56b図4をエッチングしない場合においても厚みは最も薄くなり、凹凸が大きくなる部位である。ガード配線81とスクライブライン部53の膜厚差に起因する凹凸を低減する目的で、ガード配線81の層構成を変更することは水分の吸収を防ぐ機能を失わせ、ラインイメージセンサの信頼性を低下させるといった問題があり難しい。しかしスクライブライン部53の層構成を変更することはこの信頼性の問題への影響はなく容易である。CMP工法を用いない場合、シリコン基板51と保護膜56a表面までの厚みは各層に配置される配線パターンに依存する。配線層55a、55b、55cが配置されていない部位、たとえばPD36上部等の膜厚は薄く、すべての配線層が配置された部位が最も膜厚が厚くなる。本実施の形態1では、スクライブライン部53に、配線層82aおよびコンタクト82bから構成されるダミー配線82を設ける。図8のダミー配線82は、図7に示すダミー配線41Yの断面である。ダミー配線82ダミー配線41X、41Yは、スクライブライン21X、21Yに沿って、ガード配線81と同一のプロセスで同層に形成される。スクライブライン部53にダミー配線82を設けることにより、カード層81の部分とスクライブライン部53の層構成は同一となり、ガード配線81部とスクライブライン部53の保護膜56aまでの厚みはほぼ等しくなる。ガード配線81とダミー配線82の層構成を同じにすることによって、ガード配線81の部分とスクライブライン部53には、深い凹凸71が形成されない。ガード配線81は、イメージセンサ2の最大層数の配線層の構成なので、イメージセンサ2を形成するプロセスにはない新たな膜形成プロセスを追加しない限り、ダミー配線82をガード配線81の層構成と異なる層構成にすると、スクライブライン部53の厚みはガードリング部の厚みよりも薄くなる。すなわち、ガード配線81とダミー配線82の層構成を同じにする場合に、ガード配線81の部分とスクライブライン部53の凹凸の深さは最小になる。ガード配線81とダミー配線82は、以下のように形成する。図4で説明したように、P型のシリコン基板51に、砒素もしくはリンをイオン注入してN型の拡散層52を形成する。また、信号処理回路を形成するCMOSトランジスタ図示せずをそれぞれの領域に形成する。その上に、例えば酸化膜からなる絶縁層54aを形成する。図9は、実施の形態1に係るイメージセンサ構造体のガード配線とダミー配線の製造工程を示す図である。光電変換素子およびCMOSトランジスタに電気的に配線を接続するために、絶縁層54aにエッチング等でコンタクトホールを形成する。このとき、図9aに示すように、ガード配線81とダミー配線82の部分にもコンタクトホール54hを形成する。次に、導電材であるアルミニウム膜55fを堆積して図9b参照、エッチングにより所定の配線パターンで配線層55aを形成する図9c参照。このとき、配線パターンと同時に、ガード配線81とダミー配線82の部分のアルミニウム膜55fを残して、それらのパターンを形成する。また、配線パターンと同時に、遮光層を形成する。そしてそれらの上に、絶縁膜54bを形成する図9d参照。以下、図9a~dと同様にして、絶縁膜54bにコンタクトホールを形成し、絶縁膜54bの上に配線層55bを形成すると同時に、配線層55bと同じ層にガード配線81、ダミー配線82および遮光層を形成する。さらに絶縁膜54c、配線層55c、配線層55cと同じ層のガード配線81、ダミー配線82および遮光層を形成する。図10は、実施の形態1に係るカラーフィルターが形成されたイメージセンサの断面図である。配線層55a、55b、55c遮光層を含む、ガード配線81およびダミー層82を形成したのち、それらの上に、例えば窒化シリコンSiN等による透明な保護膜56を形成する。ガード配線81およびダミー配線82を被覆する保護膜56を形成したのち、図5と同様に、透明平坦化膜62、カラーフィルター61およびカラーフィルター保護膜63を形成する。以上のようにして、製造したイメージ構造体1を、スクライブライン21X、21Yスクライブライン部53でダイシングして切断することにより、イメージセンサ2を1つずつ分離する。分離されたイメージセンサ2は、筐体フレームに固定されて、ワイヤーボンディングパッド23と信号処理回路または外部端子との間が配線される。さらに、光源モジュールおよびレンズなどを組み込んで封止し、密着イメージセンサを完成する。図6で述べたように、面積が大きく平坦化工程への影響が大きい、スクライブライン部53の凹凸71図6参照が解消されるので、イメージセンサ2の外周に近い部分でも、平坦化の精度が高くなり、カラーフィルター61の膜厚のばらつきが小さくなる。図11は、実施の形態1の異なる例に係るイメージセンサの端部とスクライブラインの断面図である。図11に示す例では、多層の配線層を精度よく積層するために、配線層間に配置される絶縁層をCMP工法を用いて平坦化してから、上層の配線層を形成する。CMP工法を用いる半導体プロセスにおいては、各層の厚みがコントロールされて積層されているので、シリコン基板51からイメージセンサ2の最上面である保護膜56表面までの膜厚のばらつきは小さくなる。図11の例でも、スクライブライン部53には、ガード配線81と同一のプロセスで同層にダミー配線82を形成する。ダミー配線82を配置することによって、スクライブライン部53の凹凸を極めて小さくすることができる。配線層間に配置される絶縁層をCMP工法を用いて平坦化するので、図8の構成に比べて、イメージセンサ2の内部の凹凸が小さくなる。その結果、さらに、平坦化の精度が高く、また、平坦化の回数を少なくできる。そして、カラーフィルター61の膜厚のばらつきを、より小さくできる。本実施の形態1のイメージセンサ構造体1では、CMP工法を用いない半導体プロセスを使用する場合でも、スクライブライン部53に凹凸が発生しにくい。スクライブライン部53の保護膜56表面の凹凸が低減するのは、イメージセンサ2の端部58に隣接する部分に限らない。イメージセンサ2の外周のガード配線81が配置されるところでは、いずれも、スクライブライン部53の保護膜56表面の凹凸が低減する効果が得られる。スクライブライン部53にダミー配線82を配置した構成にすることによって、スクライブライン部53の保護膜56表面の凹凸が低減する。保護膜56表面の凹凸が低減するので、平坦化工程によってカラーフィルター膜を形成する前にその表面を確実に平坦にすることができる。その結果、カラーフィルター膜の厚さを均一にすることができ、イメージセンサ2のカラーフィルター61の膜厚のばらつきを低減することができる。そして、ダミー配線82によって、カラーフィルター製造工程における平坦化工程の負荷を低減することができる。それによって、低コストでばらつきの少ないカラーフィルター特性を有するイメージセンサ2を提供することができる。実施の形態2実施の形態2のイメージセンサ構造体1では、イメージセンサ2をダイシングする前に、イメージセンサ2それぞれの周囲の保護膜56に、スクライブライン21X、21Yに沿って溝を形成する。図8に示されるように、実施の形態1に係るイメージセンサ構造体1は、スクライブライン部53にダミー配線82を有する構成において、スクライブライン部53の保護膜56bと、イメージセンサ周囲に配置されるガード配線81の上の保護膜56aがつながっている。先に説明したように、一般的なイメージセンサをはじめとする半導体ICを形成したシリコン基板51では、ダイシングする前にスクライブライン部53の保護膜56bを除去する。これはダイヤモンドカッターを用いるダイシング装置によって分離切断を行う際、そのダイヤモンドカッターの回転によって保護膜56aに亀裂や捲れを発生させないためである。保護膜56aに亀裂や捲れが発生すると、ガード配線81端部の配線層がむき出しになり、ガード配線81の本来の目的である水分の進入を防ぐ機能が損なわれる。図12は、本発明の実施の形態2に係るイメージセンサの端部とスクライブラインの断面図である。実施の形態1と同じように、ガード配線81およびダミー配線82を形成したのちに、ガード配線81およびダミー配線82を被覆する保護膜56を形成する。そして、ガード配線81とダミー配線82との間の保護膜56に、溝91を形成する。保護膜56は、例えば、プラズマCVD法により窒化シリコンSiN等を堆積して形成する。そして、例えばエッチングによって溝91を形成する。溝91は、イメージセンサ2それぞれの周囲に、スクライブライン21X、21Yに沿って連続して形成される。溝91は、イメージセンサ2それぞれの周囲に形成されるので、スクライブライン部53の両側に形成される。溝91の深さは、少なくとも保護膜56の表面から保護膜56の下の層にまで達する。すなわち、保護膜56を溝91で分断する。保護膜56に溝91を形成することでダイシング時に亀裂や捲れが発生した場合、保護膜56は溝91によって分断されているので、亀裂や捲れの進行をガード配線81に到達する前に食い止めることができる。このような構成とすることで、保護膜56への亀裂や捲れの発生を抑制された低コストでばらつきの少ないカラーフィルター特性を有するカラーラインイメージセンサを提供することができる。