"第1の整流素子D1と第1のスイッチング素子Q1からなる第1の直列回路と、第2の整流素子D2と第2のスイッチング素子Q2からなり、前記第1の直列回路に並列接続される第2の直列回路と、前記第1及び第2の直列回路並びに負荷回路に並列接続される平滑コンデンサC1と、前記第1の整流素子D1と前記第1のスイッチング素子Q1の接続点に一端が接続され、他端が交流電源Vacの一端に接続される第1のリアクトルL1と、前記第2の整流素子D2と前記第2のスイッチング素子Q2の接続点に一端が接続され、他端が前記交流電源Vacの他端に接続される第2のリアクトルL2と、前記交流電源Vacと前記第1のリアクトルL1の接続点と、前記第1のスイッチング素子Q1と前記第2のスイッチング素子Q2の接続点との間に接続される第3の整流素子D3と、前記交流電源Vacと前記第2のリアクトルL2の接続点と、前記第1のスイッチング素子Q1と前記第2のスイッチング素子Q2の接続点との間に接続される第4の整流素子D4と、を備えた力率改善回路であって、前記交流電源Vacからの入力電流を検出する第1及び第2の電流検出部をさらに備え、前記第1の電流検出部は、前記第1のリアクトルL1を一次側とする第1のトランスを有し、前記第2の電流検出部は、前記第2のリアクトルL2を一次側とする第2のトランスを有しており、前記第1のトランスの二次側から前記入力電流に応じて出力される第1の出力信号及び前記第2のトランスの二次側から前記入力電流に応じて出力される第2の出力信号に基づいて前記第1及び第2のスイッチング素子Q1,Q2を制御して、所望の直流電圧を前記負荷回路に供給することを特徴とする力率改善回路。前記第1及び第2の出力信号は、前記第1及び第2のトランスの二次側に発生する誘導電圧に基づいて生成され、前記交流電源Vacの正の半周期において前記第1のスイッチング素子Q1のオンオフに応じて前記第1のトランスの二次側に発生する誘導電圧の極性と、前記交流電源Vacの負の半周期において前記第2のスイッチング素子Q2のオンオフに応じて前記第2のトランスの二次側に発生する誘導電圧の極性とが一致していることを特徴とする請求項1に記載の力率改善回路。前記第1のトランスの二次側の前記第1の出力信号の出力端と、前記第2のトランスの二次側の前記第2の出力信号の出力端とが共通化されることを特徴とする請求項2に記載の力率改善回路。前記第1及び第2のトランスの二次側には、それぞれ前記第1のトランスの二次側に正電圧が発生した場合に導通する整流素子D7,D9と、前記第2のトランスの二次側に正電圧が発生した場合に導通する整流素子D8,D10が接続されていることを特徴とする請求項3に記載の力率改善回路。一般に、力率改善回路の動作モードとして、臨界モードがある。臨界モードでは、主スイッチング素子のオフ期間中に入力電流がゼロとなる時点を検出し、その検出の直後に主スイッチング素子がオンとなるように、主スイッチング素子のオンオフが制御される。したがって、力率改善回路を臨界モードで動作させるためには、入力電流がゼロとなる時点を検出する必要があり、そのための電流検出技術として、従来、カレントトランス等が用いられている。しかしながら、例えばカレントトランスを用いた電流検出技術は、一般に、必要な検出精度を確保するためにリセット回路等の追加の回路が必要となり、回路構成及びその制御が複雑化するという問題がある。また、特許文献1に記載の力率改善回路のように、入力電流の経路に電流検出用の抵抗を接続することも一般的な電流検出技術の一つであるが、この場合には、抵抗における発熱や電力損失によって、力率改善回路、ひいては電源装置の小型化及び高効率化の障害となるおそれがある。本発明は、上記課題に鑑みてなされたものであり、低廉かつ簡易な回路構成により入力電流がゼロとなる時点を検出することが可能な力率改善回路を提供することを目的とする。以下の発明の態様は、本発明の構成を例示するものであり、本発明の多様な構成の理解を容易にするために、項別けして説明するものである。各項は、本発明の技術的範囲を限定するものではなく、発明を実施するための最良の形態を参酌しつつ、各項の構成要素の一部を置換し、削除し、又は、さらに他の構成要素を付加したものについても、本願発明の技術的範囲に含まれ得るものである。1第1の整流素子D1と第1のスイッチング素子Q1からなる第1の直列回路と、第2の整流素子D2と第2のスイッチング素子Q2からなり、前記第1の直列回路に並列接続される第2の直列回路と、前記第1及び第2の直列回路並びに負荷回路に並列接続される平滑コンデンサC1と、前記第1の整流素子D1と前記第1のスイッチング素子Q1の接続点に一端が接続され、他端が交流電源Vacの一端に接続される第1のリアクトルL1と、前記第2の整流素子D2と前記第2のスイッチング素子Q2の接続点に一端が接続され、他端が前記交流電源Vacの他端に接続される第2のリアクトルL2と、前記交流電源Vacと前記第1のリアクトルL1の接続点と、前記第1のスイッチング素子Q1と前記第2のスイッチング素子Q2の接続点との間に接続される第3の整流素子D3と、前記交流電源Vacと前記第2のリアクトルL2の接続点と、前記第1のスイッチング素子Q1と前記第2のスイッチング素子Q2の接続点との間に接続される第4の整流素子D4と、を備えた力率改善回路であって、前記交流電源Vacからの入力電流を検出する第1及び第2の電流検出部をさらに備え、前記第1の電流検出部は、前記第1のリアクトルL1を一次側とする第1のトランスを有し、前記第2の電流検出部は、前記第2のリアクトルL2を一次側とする第2のトランスを有しており、前記第1のトランスの二次側から前記入力電流に応じて出力される第1の出力信号及び前記第2のトランスの二次側から前記入力電流に応じて出力される第2の出力信号に基づいて前記第1及び第2のスイッチング素子Q1,Q2を制御して、所望の直流電圧を前記負荷回路に供給することを特徴とする力率改善回路請求項1。21項に記載の力率改善回路において、前記第1及び第2の出力信号は、前記第1及び第2のトランスの二次側に発生する誘導電圧に基づいて生成され、前記交流電源Vacの正の半周期において前記第1のスイッチング素子Q1のオンオフに応じて前記第1のトランスの二次側に発生する誘導電圧の極性と、前記交流電源Vacの負の半周期において前記第2のスイッチング素子Q2のオンオフに応じて前記第2のトランスの二次側に発生する誘導電圧の極性とが一致していることを特徴とする力率改善回路請求項2。32項に記載の力率改善回路において、前記第1のトランスの二次側の前記第1の出力信号の出力端と、前記第2のトランスの二次側の前記第2の出力信号の出力端とが共通化されることを特徴とする力率改善回路請求項3。43項に記載の力率改善回路において、前記第1及び第2のトランスの二次側には、それぞれ前記第1のトランスに正電圧が発生した場合に導通する整流素子D7,D9と、前記第2のトランスの二次側に正電圧が発生した場合に導通する整流素子D8,D10が接続されていることを特徴とする力率改善回路請求項4。本発明に係る力率改善回路は、以上のように構成したため、ブリッジレス力率改善回路において、低廉かつ簡易な回路構成により入力電流がゼロとなる時点を検出することが可能となる。以下、本発明の実施形態を添付図面に基づいて説明する。図1は、本発明の第1の実施形態における力率改善回路1を備えた電源装置10を示す回路構成図である。電源装置10において、力率改善回路1は、交流電源Vacの交流電圧を整流、昇圧、及び力率改善し、負荷回路3に印加する機能を担うものである。ここで、負荷回路3は、典型的には、DC-DCコンバータ回路またはDC-ACコンバータ回路から構成され、力率改善回路1は、全体としてAC-DCコンバータまたはAC-ACコンバータをなす電源装置10の入力段を構成するものである。但し、本発明は、負荷回路3の具体的構成によって限定されるものではなく、任意の適切な回路とすることができる。力率改善回路1は、第1の整流素子D1と第1のスイッチング素子Q1からなる第1の直列回路と、第2の整流素子D2と第2のスイッチング素子Q2からなる第2の直列回路とを備えている。力率改善回路1では、第1、第2の整流素子D1、D2としてダイオードが用いられ、第1、第2のスイッチング素子Q1、Q2としてMOS-FETが用いられており、第1の直列回路は、第1の整流素子D1のアノード端子と第1のスイッチング素子Q1のドレイン端子とを接続してなり、第2の直列回路は、第2の整流素子D2のアノード端子と第2のスイッチング素子Q2のドレイン端子とを接続してなる。第1の直列回路と第2の直列回路は、第1、第2の整流素子D1、D2のカソード端子同士を接続し、また、第1、第2のスイッチング素子Q1、Q2のソース端子同士を接続して、互いに並列に接続されている。さらに、第1、第2の整流素子D1、D2のカソード端子同士の接続点には、平滑コンデンサC1の一端が接続され、また、第1、第2のスイッチング素子Q1、Q2のソース端子同士の接続点には、平滑コンデンサC1の他端が接続されており、このように、平滑コンデンサC1は、第1の直列回路及び第2の直列回路と並列に接続される。そして、平滑コンデンサC1と並列に、力率改善回路1の負荷回路3が接続される。また、力率改善回路1は、第1のリアクトルL1と第2のリアクトルL2とを備えており、第1のリアクトルL1の一端は、第1の整流素子D1と第1のスイッチング素子Q1の接続点に接続され、他端は、交流電源Vacの一端に接続される。第2のリアクトルL2の一端は、第2の整流素子D2と第2のスイッチング素子Q2の接続点に接続され、他端は、交流電源Vacの他端に接続される。さらに、力率改善回路1は、それぞれダイオードからなる第3、第4の整流素子D3、D4を備えている。第3の整流素子D3は、交流電源Vacと第1のリアクトルL1の接続点にそのカソード端子が接続され、第1の直列回路と第2の直列回路の第1、第2のスイッチング素子Q1、Q2のソース端子側の接続点に、そのアノード端子が接続される。第4の整流素子D4は、交流電源Vacと第2のリアクトルL2の接続点にそのカソード端子が接続され、第1の直列回路と第2の直列回路の第1、第2のスイッチング素子Q1、Q2のソース端子側の接続点に、そのアノード端子が接続される。以下、第1、第2のスイッチング素子Q1、Q2のソース端子、第3、第4の整流素子D3、D4のアノード端子、及び、平滑コンデンサC1の一端の接続ラインをコモンラインともいう。力率改善回路1は、第1、第2のスイッチング素子Q1、Q2のオンオフ動作を制御する駆動制御回路2を備えており、駆動制御回路2の駆動信号出力端子DOから出力される駆動信号この場合、ゲート駆動信号に従って、後述するように第1、第2のスイッチング素子Q1、Q2をオンオフ動作させることによって、第1、第2のスイッチング素子Q1、Q2を共有する整流手段と昇圧手段を備える力率改善回路をとして機能する。そして、力率改善回路1は、それぞれ第1、第2のトランスTr1、Tr2を有する第1、第2の電流検出部4、5を有しており、第1のトランスTr1は、第1のリアクトルL1を構成する一次巻線WL1pと、一次巻線WL1pに磁気結合する二次巻線WL1sを含み、第2のトランスTr2は、第2のリアクトルL2を構成する一次巻線WL2pと、一次巻線WL2pに磁気結合する二次巻線WL2sを含んでいる。さらに、第1の電流検出部4は、一端が二次巻線WL1sの一端に接続された抵抗R1を有しており、抵抗R1の他端が第1の電流検出部4の出力端を構成する。同様に、第2の電流検出部5は、一端が二次巻線WL2sの一端に接続された抵抗R2を有しており、抵抗R2の他端が第2の電流検出部5の出力端を構成する。また、各二次巻線WL1s、WL2sの他端は、コモンラインに接続される。そして、力率改善回路1では、第1の電流検出部4の出力端と第2の電流検出部5の出力端は互いに接続されることによって共通化され、共通化された出力端が、駆動制御回路2のゼロ電流検出端子SIに接続されている。力率改善回路1は、第1、第2の電流検出部4、5により交流電源Vacからの入力電流を検出することにより、臨界モードでの動作を実現するものであり、以下、図1とともに図2を参照して、その動作について詳述する。尚、以下の説明では、交流電源Vacの両出力端のうち第1のリアクトルL1側が高電圧となる半周期を正の半周期図2において符号で示すといい、第2のリアクトルL2側が高電圧となる半周期を負の半周期図2のおいて符号-で示すという。図2には、交流電源Vacの電圧波形とともに、第1のリアクトルL1一次巻線WL1pの両端間電圧VL1p、二次巻線WL1sの両端間電圧VL1s、第1のリアクトルL1一次巻線WL1pに流れるリアクトル電流IL1、及び、駆動制御回路2のゼロ電流検出端子SIの入力電圧ゼロ電流検出電圧Vzdが示されている。但し、第1のリアクトルL1一次巻線WL1pの両端間電圧VL1p、二次巻線WL1sの両端間電圧VL1sについては、正の半周期における波形のみが図示されている。また、正の半周期におけるVL1p、VL1s、IL1、Vzdの各波形は、後述するように、第1のスイッチング素子Q1のオンオフ動作に伴って振動し、また、負の半周期におけるVzdの波形は、第2のスイッチング素子Q2のオンオフ動作に伴って振動するものであるが、図2は、説明の便宜のため、各波形についてその全体が塗潰された領域として図示されるような時間尺度で示されている。したがって、各波形について、この塗潰された領域の上辺及び下辺は、それぞれ第1のスイッチング素子Q1または、第2のスイッチング素子Q2のオンオフ動作の1周期毎の最大値及び最小値の包絡線を示す。力率改善回路1において、正の半周期では、第1のスイッチング素子Q1がターンオンされる間に、交流電源Vacから、第1のリアクトルL1、次いで、第1のスイッチング素子Q1のソース-ドレイン間を通じて入力電流が流れる電流経路が形成され、第1のリアクトルL1に流れるリアクトル電流IL1が次第に増大するとともに、第1のリアクトルL1にその電流値に応じたエネルギーが蓄積される。次いで、第1のスイッチング素子Q1がターンオフされると、交流電源Vacから、第1のリアクトルL1、次いで、第1の整流素子D1を通じて、平滑コンデンサC1を充電するように入力電流が流れる電流経路が形成され、第1のスイッチング素子Q1のオン期間に第1のリアクトルL1に蓄積されたエネルギーが平滑コンデンサC1に移送される。この間に、リアクトル電流IL1は、第1のスイッチング素子Q1のターンオフ直前の値をピーク値として、次第に減少する。ここで、力率改善回路1において、トランスTr1の一次及び二次巻線WL1p、WL1sは、一次巻線WL1pの両端間電圧VL1pに応じて二次巻線WL1sに発生する誘導電圧VL1sが、第1のスイッチング素子Q1のオン期間中、コモンラインに対して出力端側が負電圧以下、単に負電圧ともいうとなり、また、第1のスイッチング素子Q1のオフ期間中、コモンラインに対して出力端側が正電圧以下、単に正電圧ともいうとなるように巻回されている。第1の電流検出回路4から、第1の出力信号として、二次巻線WL1sに発生する誘導電圧VL1sに応じた出力電圧以下、ゼロ電流検出電圧というVzdが出力され、駆動制御回路2のゼロ電流検出端子SIに入力される。駆動制御回路2は、このゼロ電流検出電圧Vzdの変化に基づいて、第1のリアクトルL1のリアクトル電流IL1交流電源Vacからの入力電流がゼロとなる時点を検出する。そして、駆動制御回路2は、ゼロ電流検出時点の直後に第1のスイッチング素子Q1をターンオンさせ、所定の期間の経過後、再び第1のスイッチング素子Q1をターンオフさせるように構成されており、正の半周期の間、第1のスイッチング素子Q1のこのようなオンオフ動作を繰り返すことによって、力率改善回路1を臨界モードで動作させつつ、所望の直流電圧を負荷回路3に供給する。尚、力率改善回路1では、駆動制御回路2に、二次巻線WL1sの誘導電圧VL1sの正電圧及び負電圧を、それぞれ一定のHighレベル及びLowレベルにクランプするための正電圧クランプ回路及び負電圧クランプ回路図示は省略するが内蔵されており、それによって、ゼロ電流検出電圧Vzdは、上記HighレベルとLowレベルの間を振動する矩形波に整形されている。そして、駆動制御回路2では、上記HighレベルとLowレベルとの間の適切なレベルに閾値電圧が設定されており、ゼロ電流検出電圧VzdのHighレベルからの立ち下がりを検出することによって、リアクトル電流IL1がゼロとなる時点を判別するものである。そして、力率改善回路1において、負の半周期では、第2のスイッチング素子Q2について第1のスイッチング素子Q1と同様のオンオフ駆動制御が次のようにして実行される。尚、以下の説明において、第2のリアクトルL2一次巻線WL2pの両端間電圧、二次巻線WL2sの両端間電圧、第2のリアクトルL2一次巻線WL2pに流れるリアクトル電流の図示は省略するが、これらは、それぞれ図2に示すVL1p、VL1s、IL1と同様のものであり、以下では、それぞれ符号VL2p、VL2s、IL2を付して参照する。負の半周期において、第2のスイッチング素子Q2がターンオンされる間に、交流電源Vacから、第2のリアクトルL2、次いで、第2のスイッチング素子Q2のソース-ドレイン間を通じて入力電流が流れる電流経路が形成され、第2のリアクトルL2に流れるリアクトル電流IL2が次第に増大するとともに、第2のリアクトルL2にその電流値に応じたエネルギーが蓄積される。次いで、第2のスイッチング素子Q2がターンオフされると、交流電源Vacから、第2のリアクトルL2、次いで、第2の整流素子D2を通じて、平滑コンデンサC1を充電するように入力電流が流れる電流経路が形成され、第2のスイッチング素子Q2のオン期間に第2のリアクトルL2に蓄積されたエネルギーが平滑コンデンサC1に移送される。この間に、リアクトル電流IL2は、第1のスイッチング素子Q1のターンオフ直前の値をピーク値として、次第に減少する。ここで、力率改善回路1において、トランスTr2の一次及び二次巻線WL2p、WL2sは、一次巻線WL2pの両端間電圧VL2pに応じて二次巻線WL2sに発生する誘導電圧VL2sが、第2のスイッチング素子Q2のオン期間中、コモンラインに対して出力端側が負電圧以下、単に負電圧ともいうとなり、また、第2のスイッチング素子Q2のオフ期間中、コモンラインに対して出力端側が正電圧以下、単に正電圧ともいうとなるように巻回されている。すなわち、交流電源Vacの負の半周期において第2のスイッチング素子Q2のオンオフに応じて第2のトランスTr2の二次側に発生する誘導電圧の極性は、交流電源Vacの正の半周期において、第1のスイッチング素子Q1のオンオフに応じて第1のトランスTr1の二次側に発生する誘導電圧の極性と一致している。そして、第2の電流検出回路5から、第2の出力信号として、二次巻線WL2sに発生する誘導電圧VL2sに応じたゼロ電流検出電圧Vzdが出力され、駆動制御回路2のゼロ電流検出端子SIに入力される。駆動制御回路2は、このゼロ電流検出電圧Vzdの変化に基づいて、第2のリアクトルL2のリアクトル電流IL2交流電源Vacからの入力電流がゼロとなる時点を検出する。この際、負の半周期においても、駆動制御回路2に内蔵される正電圧クランプ回路及び負電圧クランプ回路は、二次巻線WL2sの誘導電圧VL2sの正電圧及び負電圧に対して、正の半周期の場合と同様に機能し、それによって、ゼロ電流検出電圧Vzdは、上記HighレベルとLowレベルの間を振動する矩形波に整形される。そして、駆動制御回路2は、正の半周期と同様に、設定された閾値電圧に基づいて、ゼロ電流検出電圧VzdのHighレベルからの立ち下がりを検出することによって、リアクトル電流IL2がゼロとなる時点を判別するものである。そして、駆動制御回路2は、ゼロ電流検出時点の直後に第2のスイッチング素子Q2をターンオンさせ、所定の期間の経過後、再び第2のスイッチング素子Q2をターンオフさせるように構成されており、負の半周期の間、第2のスイッチング素子Q2のこのようなオンオフ動作を繰り返すことによって、力率改善回路1を臨界モードで動作させつつ、所望の直流電圧を負荷回路3に供給する。このように、力率改善回路1では、交流電源Vacの正の半周期において、第1のスイッチング素子Q1のオンオフに応じて第1のトランスTr1の二次側に発生する誘導電圧の極性と、交流電源Vacの負の半周期において第2のスイッチング素子Q2のオンオフに応じて第2のトランスTr2の二次側に発生する誘導電圧の極性とが一致するように、第1及び第2のトランスTr1、Tr2を構成されているため、第1のトランスTr1の二次側の第1の出力信号ゼロ電流検出電圧Vzdの出力端と、第2のトランスTr2の二次側の第2の出力信号ゼロ電流検出電圧Vzdの出力端とを直接接続することによってゼロ電流検出電圧の出力端を共通化し、1つのスイッチング素子の駆動制御機能のみを有する安価な駆動制御回路2を用いて、第1及び第2のスイッチング素子Q1、Q2を有するブリッジレス方式の力率改善回路1の駆動制御を実行することが可能となる。尚、力率改善回路1では、好適な実施形態の1つとして、本来1つのスイッチング素子の駆動制御を行うために構成された安価な汎用ICを用いて駆動制御回路2を構成するものとした。そのため、駆動制御回路2では、第1及び第2のスイッチング素子Q1、Q2のゲート端子も互いに接続されて、駆動制御回路2の1つの駆動信号出力端子DOに接続されている。したがって、実際には、交流電源Vacの全周期にわたって、第1及び第2のスイッチング素子Q1、Q2は、共通のゲート駆動信号に従って同時にオンオフ動作を実行することになる。しかしながら、正の半周期における第2のスイッチング素子Q2、及び、負の半周期における第1のスイッチング素子Q1は、その寄生ダイオード存在する場合が入力電流のリターン経路の一部を構成するのみであって、各半周期におけるそのオンオフ動作が、上述したような力率改善回路1の臨界モード動作に影響を及ぼすことはない。但し、本発明に係る力率改善回路において、駆動制御回路2は、第1のスイッチング素子Q1のゲート駆動信号と、第2のスイッチング素子Q2のゲート駆動信号とを、それぞれ独立に生成、出力するものであってもよい。さらに、力率改善回路1において、第1のリアクトルIL1には、図2に示すように、負の半周期においてもリアクトル電流IL1例えば、第1のスイッチング素子Q1の寄生ダイオードを介したリターン電流が流れている。しかしながら、図2から分かるように、このリアクトル電流IL1の変動は、正の半周期におけるリアクトル電流IL1の変動と比較して非常に緩やかであり、負の半周期において第2のスイッチング素子Q2のオンオフ動作に基づいて第2の電流検出部5から出力されるゼロ電流検出電圧Vzdに対して、殆ど影響を及ぼさない。同様に、正の半周期において第2のリアクトルIL2に流れるリアクトル電流IL2は、第1のスイッチング素子Q1のオンオフ動作に基づいて第1の電流検出部4から出力されるゼロ電流検出電圧Vzdに対して、殆ど影響を及ぼさない。したがって、このように、負の半周期におけるリアクトル電流IL1及び正の半周期におけるリアクトル電流IL2が存在する場合でも、駆動制御回路2のゼロ電流検出端子SIに入力されるゼロ電流検出電圧Vzdは、事実上、第1の電流検出部4と第2の電流検出部5から交流電源Vacの半周期毎に交互に出力されると見なすことができ、それぞれの出力端を接続してゼロ電流の検出ラインを統合することが可能となる。尚、力率改善回路1では、駆動制御回路2に正電圧クランプ回路及び負電圧クランプ回路を有するものとしたが、本発明に係る力率改善回路において、駆動制御回路2は、正電圧クランプ回路及び負電圧クランプ回路のいずれか一方または両方を有しないものであってもよく、その構成に応じて、各トランスTr1、Tr2の二次巻線WL1s、WL2sに発生する誘導電圧VL1s、VL2sの正電圧及び負電圧のいずれか一方または両方が、そのまま駆動制御回路2のゼロ電流検出端子SIに入力されるものであってもよい。次に、図3~図9を参照して、本発明の別の実施形態について説明する。但し、以下の各実施形態の説明では、先行して説明された実施形態のいずれかと対比した上で、共通する部分の説明は適宜省略し、主としてその相違点について説明する。図3は、本発明の第2の実施形態における力率改善回路1aを備えた電源装置10aを示す回路構成図である。力率改善回路1aは、次の点で、図1に示す力率改善回路1と相違する。すなわち、力率改善回路1aにおいて、第1のトランスTr1の二次巻線WL1sと抵抗R1との接続点には、抵抗R3の一端が接続され、抵抗R3の他端には第5の整流素子ダイオードD5のカソード端子が接続されており、第5の整流素子D5のアノード端子はコモンラインに接続されている。同様に、第2のトランスTr2の二次巻線WL2sと抵抗R2との接続点には、抵抗R4の一端が接続され、抵抗R4の他端には第6の整流素子ダイオードのカソード端子が接続されており、第6の整流素子D6のアノード端子はコモンラインに接続されている。さらに、力率改善回路1aは、第1の電流検出部4aの出力端にアノード端子が接続された第7の整流素子ダイオードD7と、第2の電流検出部5aの出力端にアノード端子が接続された第8の整流素子ダイオードD8を有しており、第7の整流素子D7と第8の整流素子D8のカソード端子は互いに接続されて、第1の電流検出部4aの出力端と第2の電流検出部5aの出力端は、第7及び第8の整流素子D7、D8を介して共通化され、駆動制御回路2のゼロ電流検出端子SIに接続されている。力率改善回路1aでは、正の半周期において第1のトランスTr1の二次巻線WL1sに正電圧が発生すると第7の整流素子D7が導通し、第1の電流検出部4aからゼロ電流検出電圧Vzdが駆動制御回路2に出力される。同様に、負の半周期において第2のトランスTr2の二次巻線WL2sに正電圧が発生すると第8の整流素子D8が導通し、第2の電流検出部5aからゼロ電流検出電圧Vzdが駆動制御回路2に出力される。一方、第1のトランスTr1の二次巻線WL1sから第2のトランスTr2の二次巻線WL2sへの電流経路は、第8の整流素子D8によって遮断され、第2のトランスTr2の二次巻線WL2sから第1のトランスTr1の二次巻線WL1sへの電流経路は、第7の整流素子D7によって遮断されるため、二つの二次巻線WL1s、WL2sの干渉を防止することによって、リアクトル電流IL1、IL2がゼロになる時点を、より安定に検出することが可能となる。また、第5の整流素子D5は、第1のトランスTr1の二次巻線WL1sに負電圧が発生すると導通し、それによって、第5の整流素子D5と抵抗R3電流制限抵抗の直列回路は、負電圧クランプ回路として機能する。同様に、第6の整流素子D6は、第2のトランスTr1の二次巻線WL2sに負電圧が発生すると導通し、第6の整流素子D6と抵抗R4電流制限抵抗の直列回路は、負電圧クランプ回路として機能する。図4は、本発明の第3の実施形態における力率改善回路1bを備えた電源装置10bを示す回路構成図である。力率改善回路1bは、次の点で、図1に示す力率改善回路1と相違する。すなわち、力率改善回路1bにおいて、第1のトランスTr1の二次巻線WL1sと抵抗R1は、第9の整流素子ダイオードD9を介して接続されており、第9の整流素子D9のアノード端子は、二次巻線WL1sの一端に接続され、カソード端子は抵抗R1の一端に接続されている。また、第9の整流素子D9のカソード端子は、PNP型トランジスタからなる第3のスイッチング素子Q3のエミッタ端子に接続され、第9の整流素子D9のアノード端子と二次巻線WL1sとの接続点は、第3のスイッチング素子Q3のベース端子に接続されており、第3のスイッチング素子Q3のコレクタ端子は、コモンラインに接続される。同様に、第2のトランスTr2の二次巻線WL2sと抵抗R2は、第10の整流素子ダイオードD10を介して接続されており、第10の整流素子D10のアノード端子は、二次巻線WL2sの一端に接続され、カソード端子は抵抗R2の一端に接続されている。また、第10の整流素子D10のカソード端子は、PNP型トランジスタからなる第4のスイッチング素子Q4のエミッタ端子に接続され、第10の整流素子D10のアノード端子と二次巻線WL2sとの接続点は、第4のスイッチング素子Q4のベース端子に接続されており、第4のスイッチング素子Q4のコレクタ端子は、コモンラインに接続される。力率改善回路1bにおいて、第9の整流素子D9及び第10の整流素子D10は、それぞれ図3に示す力率改善回路1aにおける第7の整流素子D7及び第8の整流素子D8と同様の作用効果を奏するものである。また、第3のスイッチング素子Q3及び第4の推移チング素子Q4は、それぞれ二次巻線WL1s及び二次巻線WL2sに負電圧が発生するとターンオンすることによって、負電圧クランプ回路として機能する。図5は、本発明の第4の実施形態における力率改善回路1dを備えた電源装置10dを示す回路構成図である。力率改善回路1dは、図4に示す力率改善回路1cに対して、第1の電流検出部4dの抵抗R1を、第9の整流素子D9と二次巻線WL1sとの間に設け、かつ、第2の電流検出部5dの抵抗R2を、第10の整流素子D10と二次巻線WL2sの間に設けた点で相違するものである。この構成により、力率改善回路1dでは、第1の電流検出部4dにおいて、抵抗R1が、二次巻線WL1sからの出力電流の制限抵抗として機能するとともに、第3のスイッチング素子Q3及び第9の整流素子D9に印加される電圧を分圧によって低下させることにより、第3のスイッチング素子Q3及び第9の整流素子D9に必要な耐電圧性能を軽減し、装置のコストダウンを達成することができる。第2の電流検出部5dにおける抵抗R2の作用効果も、第1の電流検出部4dにおける抵抗R1の作用効果と同様のものである。図6は、本発明の第5の実施形態における力率改善回路1eを備えた電源装置10eを示す回路構成図である。力率改善回路1eは、図5に示す力率改善回路1dに対して、第1の電流検出部4eにツェナーダイオードからなる第11の整流素子D11を備え、かつ、第2の電流検出部5eにツェナーダイオードからなる第12の整流素子D12を備える点で相違するものである。第11の整流素子D11は、そのカソード端子が第9の整流素子D9と抵抗R1との接続点に接続され、そのアノード端子がコモンラインに接続されて、二次巻線WL1sに正電圧が発生した場合の正電圧クランプ回路として機能する。同様に、第12の整流素子D12は、そのカソード端子が第10の整流素子D10と抵抗R2との接続点に接続され、そのアノード端子がコモンラインに接続されて、二次巻線WL2sに正電圧が発生した場合の正電圧クランプ回路として機能する。力率改善回路1eは、例えば、駆動制御回路2のゼロ電流検出端子SIの印加正電圧に制限があり、かつ、駆動制御回路2に正電圧クランプ回路が内蔵されていない場合に好適な構成であり、その際、第11及び第12の整流素子D11、D12のツェナー電圧は、駆動制御回路2の仕様に応じて適切に選択されるものである。図7は、本発明の第6の実施形態における力率改善回路1fを備えた電源装置10fを示す回路構成図である。力率改善回路1fは、図6に示す力率改善回路1eに対して、第9の整流素子D9を削除するとともに第3のスイッチング素子Q3をショットキーバリアダイオードからなる第13の整流素子D13と置き換え、かつ、第10の整流素子D10を削除するとともに第4のスイッチング素子Q4をショットキーバリアダイオードからなる第14の整流素子D14と置き換えた点で、相違する。第13の整流素子D13のカソード端子は、第11の整流素子D11と抵抗R1との接続点に接続され、アノード端子はコモンラインに接続されており、二次巻線WL1sに負電圧が発生した場合の負電圧クランプ回路として機能する。同様に、第14の整流素子D14のカソード端子は、第12の整流素子D12と抵抗R2との接続点に接続され、アノード端子はコモンラインに接続されており、二次巻線WL2sに負電圧が発生した場合の負電圧クランプ回路として機能する。また、第13及び第14の整流素子D13、D14は、交流電源Vacが停止した場合の放電時間を短縮する効果も奏するものである。ここで、ショットキーバリアダイオードは、PN接合ダイオードに比較して順方向の電圧降下が小さく例えば、0.3V程度、かつ、スイッチング速度が速いといった特性を有するため、負電圧クランプ回路として有利に使用されるものである。また、力率改善回路1fの構成は、駆動制御回路2の仕様に応じて負電圧クランプ回路を設ける必要がある場合に、回路を簡素化して装置のコストダウンを達成することができる。図8は、本発明の第7の実施形態における力率改善回路1gを備えた電源装置10gを示す回路構成図である。力率改善回路1gは、図6に示す力率改善回路1eに対して、次のような点で相違するものである。すなわち、力率改善回路1gは、力率改善回路1eの構成から、第10の整流素子D10、第4のスイッチング素子Q4、及び第12の整流素子12を削除するとともに、第2の電流検出部5gが有する抵抗R2の、二次巻線WL2sと接続されない側の一端と、第1の電流検出部4gが有する抵抗R1の、二次巻線WL1sと接続されない側の一端とを互いに接続することにより、第1の電流検出部4gと第2の電流検出部5gとで、正電圧クランプ回路及び負電圧クランプ回路を共有した構成としたものである。これによって、力率改善回路1gの回路構成が簡素化され、装置のコストダウンを達成することができる。図9は、本発明の第8の実施形態における力率改善回路1hを備えた電源装置10hを示す回路構成図である。力率改善回路1hは、図7に示す力率改善回路1fに対して、第12の整流素子D12及び第14の整流素子D14を削除することにより、第1の電流検出部4hと第2の電流検出部5hとで、正電圧クランプ回路及び負電圧クランプ回路を共有した構成としたものである。これによって、力率改善回路1hの回路構成が簡素化され、装置のコストダウンを達成することができる。ここで、図10には、図3~図9に示す力率改善回路1a、1b、1d~1hの上述した特徴を示す要部の波形が示されている。図10中、aとして示される交流電源Vac及び第1のトランスTr1の二次巻線WL1sに発生する誘導電圧VL1sの波形は、力率改善回路1a、1b、1d~1hに共通のものである。そして、図10中bとして示された電圧VQ3cは、図4及び図5に示す力率改善回路1b、1dにおいて、第3のスイッチング素子Q3に印加されるコレクタ-エミッタ間電圧を示す。力率改善回路1b、1dは、上述したように、負電圧クランプ回路のみを有するものである各駆動制御回路2に正電圧クランプ回路は内蔵されていないものとするため、電圧VQ3cは、誘導電圧VL1sの波形に対して、負側のみが所定のLowレベルにクランプされた形となる。尚、図示は省略するが、図3に示す力率改善回路1aにおいて、抵抗R3と第5の整流素子D5の直列回路に印加される電圧も、同様の形状となる。また、図10中cとして示された電圧VQ3c及びVzdは、図6及び図8に示す力率改善回路1e、1gにおいて、第3のスイッチング素子Q3に印加されるコレクタ-エミッタ間電圧及びゼロ電流検出電圧を示す。力率改善回路1e、1gは、上述したように、正電圧クランプ回路と負電圧クランプ回路の両方を有するものであるため、電圧VQ3c、ひいてはゼロ電流検出電圧Vzdは、誘導電圧VL1sの波形に対して、正側及び負側がそれぞれ所定Highレベル及びLowレベルにクランプされた形となる。尚、図示は省略するが、図7及び図9に示す力率改善回路1f、1hにおいて、第11及び第13の整流素子D11、D13に印加される電圧及びゼロ電流検出電圧Vzdも、同様の形状となる。図11は、本発明の第9の実施形態における力率改善回路1を備えた電源装置10cを示す回路構成図である。図11に示す力率改善回路1は、図1に示す力率改善回路1と基本的には同様の構成を有するものであるが、その駆動制御回路2aが、2つのゼロ電流検出端子SI1、SI2と、2つの駆動信号出力端子DO1、DO2とを備えており、第1、第2の電流検出部4、5の出力端が共通化されることなくそれぞれ異なるゼロ電流検出端子SI1、SI2に接続され、第1、第2のスイッチング素子Q1、Q2のゲート端子がそれぞれ異なる駆動信号出力端子DO1、DO2に接続されている点で、図1に示す力率改善回路1と相違するものである。駆動制御回路2aは、例えば、インターリーブ方式等の本来2つのスイッチング素子の駆動制御を行うための汎用ICを好適に用いることができる。以上、本発明を好ましい実施形態を用いて説明してきたが、本発明に係る力率改善装置は、上述した実施形態に限定されるものではない。例えば、図示は省略するが、本発明に係る力率改善装置は、交流電源Vacの停止等の装置の異常状態を検出し、それによって、第1、第2のスイッチング素子Q1、Q2のオンオフ動作をオフ状態で停止させる機能を備えていてもよく、その際、第1、第2のスイッチング素子Q1、Q2のゲート-ソース間に抵抗を接続することによって、ゲートを確実にオフするように構成されていてもよい。なお、説明した実施形態では、第1及び第2のトランスの二次側に負電圧が発生した場合に電流を供給する経路が確保されおり、第1及び第2のトランスの二次側に過大な負電圧が発生することを抑制できる構成となっている。この目的を達成する構成は、説明に用いた実施形態に限定されるものではない。"