"初期値Aが設定されクロックで動作する第1の積分器、外部入力するアップ/ダウン信号でωの極性が切り替わる第1のω係数器、前記クロックで動作する第2の積分器、および前記アップ/ダウン信号でωの極性が前記第1のω係数器のωの極性と反対に切り替わる第2のω係数器を順次リング接続して2相発振器を構成し、且つ、前記アップ/ダウン信号に応じて前記クロックをアップ/ダウンカウントするアップ/ダウンカウンタを設け、前記第1の積分器からAcosωtを、前記第2の積分器からAsinωtを、前記アップ/ダウンカウンタから角度情報ωtを、それぞれ同時に生成することを特徴とするディジタル発振器。請求項1に記載のディジタル発振器において、前記第1および第2の積分器は、前記クロックで動作するレジスタと、該レジスタの出力信号に1未満の係数を乗じて前記レジスタの入力側に加算させる1-δ係数器とで構成されていることを特徴とするディジタル発振器。請求項2に記載のディジタル発振器において、前記1-δ係数器は、δの係数を設定する複数のビットシフト回路と、前記レジスタの出力から前記複数のビットシフト回路の出力を減算する加算器と、で構成されていることを特徴とするディジタル発振器。しかしながら、ルックアップテーブル方式を用いる場合、正弦波/余弦波の各波高値を緻密にメモリに記憶させる必要があるため、テーブルが巨大化し、半導体装置のなかで特にメモリの占有する領域が増大する傾向にあるという問題があった。また、メモリに記憶させた正弦波/余弦波の各波高値を読み出すためには、はじめに角度データを取得し、次に、得られた角度データを基にして、読み出すROMのメモリアドレスを設定する必要があるため、処理が複雑になる傾向にあった。本発明の目的は、ルックアップテーブル方式のようなメモリを使用せずに、正弦波、余弦波、角度情報が同時に得られるようにしたディジタル発振器を提供することである。上記目的を達成するために、請求項1にかかる発明は、初期値Aが設定されクロックで動作する第1の積分器、外部入力するアップ/ダウン信号でωの極性が切り替わる第1のω係数器、前記クロックで動作する第2の積分器、および前記アップ/ダウン信号でωの極性が前記第1のω係数器のωの極性と反対に切り替わる第2のω係数器を順次リング接続して2相発振器を構成し、且つ、前記アップ/ダウン信号に応じて前記クロックをアップ/ダウンカウントするアップ/ダウンカウンタを設け、前記第1の積分器からAcosωtを、前記第2の積分器からAsinωtを、前記アップ/ダウンカウンタから角度情報ωtを、それぞれ同時に生成することを特徴とする。請求項2にかかる発明は、請求項1に記載のディジタル発振器において、前記第1および第2の積分器は、前記クロックで動作するレジスタと、該レジスタの出力信号に1未満の係数を乗じて前記レジスタの入力側に加算させる1-δ係数器とで構成されていることを特徴とする。請求項3にかかる発明は、請求項2に記載のディジタル発振器において、前記1-δ係数器は、δの係数を設定する複数のビットシフト回路と、前記レジスタの出力から前記複数のビットシフト回路の出力を減算する加算器と、で構成されていることを特徴とする。本発明によれば、ルックアップテーブル方式のようなメモリが不要になるため、従来の半導体装置においてチップ面積に対する比率が大きかったメモリを削減することができ、チップ面積を小さくすることかできる。また、ソフトウェアにおいて実現する場合も、メモリを占有する割合が小さくなるため、より、廉価なマイコン等で処理が可能になる。さらにアップ/ダウン信号を、角度データの取得に用いるだけでなく、正弦波/余弦波の位相の進み/遅れの制御に使用することで、角度情報と同期した正弦波/余弦波を同時に取得することができるため、ハードウエア/ソフトウエアのどちらの手段で実現する場合でも、ルックアップテーブル方式に比べ処理が簡単になる。図1に本発明の実施例のディジタル発振器を示す。本実施例のディジタル発振器は、余弦波用の記憶/係数ユニット1、正弦波用の記憶/係数ユニット2、および角度取得ユニット3から構成されている。記憶/係数ユニット1,2は、積分器を含み、値を保持するためのレジスタと正弦波/余弦波の波形の発散を押さえるための1未満の係数等を備えている。角度取得ユニット3は、角度情報φを生成するためのアップ/ダウンカウンタ、アップ/ダウンカウンタで得られた角度情報φを出力するためパラレル出力回路、エンコーダ相当の出力回路、シリアル出力回路などを備える。図1の上側に示した記憶/係数ユニット1,2の閉ループ回路で構成される発振回路は、一般的には2相発振器と呼ばれ、図2に示す伝達関数で表される。図2において、4は初期インパルスAを取り込むための加算器、5A,5Bは積分器、6A,6Bはω係数器である。ωは角周波数であり、その周期はTであるω=2π/T。図2の伝達関数は、以下の式1、2のように求められる。図2の左上に発振の初期値として振幅Aのインパルスを入力した場合、図2の右上側の出力信号であるAcosωtを考える。この式1を逆ラプラス変換すると、Z=Acosωtとなる。同様に、図2の左下側の出力信号であるAsinωtを考える。この式2を逆ラプラス変換すると、Z=Asinωtとなる。つまり、同一の入力信号振幅Aのインパルスに対して、Acosωt、Asinωtの2つの出力信号を同時に得ることができる。また、図2の伝達関数において、1/sで示される積分器5A,5Bをディジタル的に表現すると、図3aに示すように、加算器51とレジスタ52で表現することができる。ただし、この構成で図2の伝達関数の回路を構成した場合は、以下のような理由から出力の正弦波/余弦波が発散するため、発散を抑制する必要があり、本発明において使用した回路では、図3bに示すように、帰還経路に1-δ係数器53を挿入している。以下に理由を説明する。図2において、余弦波出力側の積分器5Aのレジスタ52の値をRn、正弦波出力側の積分器5Bのレジスタ52の値をInとし、nを離散時刻における値とすると、クロックによって次にレジスタ52が更新される際の値Rn1、In1は、となる。この式3を行列で表現すると、となる。この式4における1と±ωで表される行列は、レジスタの値の現在から次の値へと変わる際の変換行列となる。このノルムHは、であるから、レジスタの値が更新されるたびに大きな値となり、その結果出力信号が発散してしまう。そこで、図3bに示したような補正項δを用いて回路を構成する。補正項δを用いたときの式6を以下に表す。この式6を行列で表現すると、となる。この式7のノルムGは、となり、δの値を調整することで、G=1を実現でき、レジスタ値の増大が抑制されるため、出力信号の発散を防ぐことができる。以上のような理由から、図1の記憶/係数ユニット1,2は、図3bのように構成される積分器5A,5Bと、ω係数器6A,6Bから構成される。ω=2π/Tであるので、周期Tが決まれば、ω係数器6A,6Bのωは決まる。本実施例では、外部入力するアップ/ダウン信号に応じて、ω係数器6A,6Bのωの極性を反対方向に切り替えることで、出力信号である正弦波/余弦波の位相を進めたり、遅らせたりすることができる。具体的には、位相を進めるときは前述の式6、位相を遅らせるときには次の式9式のように表現できる。つまり、位相を進めるときは、ω係数器6Aのωの極性を負に、ω係数器6Aのωの極性を正に設定し、位相を遅らせるときは、ω係数器6Aのωの極性を正に、ω係数器6Bのωの極性をを負に設定すればよい。このように正弦波/余弦波の位相の進み/遅れを制御するためには、図2におけるω係数器6A,6Bのωの極性のみを切替えるだけで良く、また本発明においてこの発振回路をディジタルにて実現しているため極性切替は容易である。上記の本実施例のディジタル発振器の動作をフローチャートに表したものが、図4bである。図4aのフローチャートが従来のルックアップテーブル方式によるものである。両方の方式とも、アップ/ダウン判定を行うことは同じであるが、本実施例では、判定の結果であるアップ/ダウン信号を、図1のように記憶係数ユニット1,2、角度取得ユニット3に同時に入力することで、記憶係数ユニット1,2ではωΔTΔTはクロックの周期にあたるΔφ分だけ角度φが増減するため、sin波はsinφ±Δφのように、cos波はcosφ±Δφのように、それぞれ位相が同時に変化する。また角度取得ユニット3では、アップ/ダウンの回転角度を表すカウント値が増減し、φの値を出力する。このため、本実施例では、従来のルックアップテーブル方式より処理ステップが少なくてすむ。以上の理由により、上記した図1の記憶/係数ユニット1,2を構成する2相発振器の積分器5A,5Bのレジスタ52の値をクロック周期ΔT毎に更新するタイミングで、角度指示増減方向の値であるアップ/ダウン信号を読み込み、同時に更新することで、記憶/係数ユニット1,22相発振器においては位相の制御を、角度取得ユニット3アップ/ダウンカウンタにおいては角度情報の制御を、それぞれ行うため、各々同期した角度情報φ、sinφ波、cosφ波を、同時に得ることが可能となる。図5に、図2の2相発振器図1の記憶/係数ユニット1,2の具体回路を示す。積分器5Aは、加算器51と、初期値Aの取り込み用のセレクタ54と、レジスタ52と、1-δ係数器53とで構成される。加算器51とセレクタ54は図2の加算器4を構成する。ここでは、初期値Aは、レジスタ52に初期設定する値として最初だけセレクタ54を経由して取り込み、その後は、セレクタ54で加算器51の出力を常時選択させる。1-δ係数器53は、レジスタ52から読み出した値に係数δを乗算する複数のビットシフト回路531と、レジスタ52の出力値からビットシフト回路531の出力値を減算=1-δする加算器532で構成される。信号の発散を防止するための係数値は、通常の演算では浮動小数点での演算となるため、処理が重くなり、回路的にも複雑な回路となる。しかし、図5の1-δ係数器53に示すように、ビットシフトと加算の論理演算で値を求めると、簡単な回路構成で実現することができる。なお、1-δ係数器53の係数1-δの実際の値は1未満であるが、その値は、式8の値を1として、この式8にωを代入することで求めることができる。もう一方の積分器5Bは、初期値を取り込むセレクタ54が削除されている他は、積分器5Aと同じ構成である。ω係数器6Bは、3個のビットシフト回路61と、そのビットシフト回路61の出力値を加算する加算器62と、その加算器62の出力値の極性を反転する乗算器63と、アップ/ダウン信号に応じて加算器62の出力と乗算器63の出力の一方を選択するセレクタ64とで構成される。ここでは、ωの周期をT=50としたときの例として、ビットシフト回路61を3個とした。T=50であれば、ω=2π/T=0125663706≒23211213となるので、ωを3個のビットシフト回路の出力の和で表現できる。ただし、このビットシフト回路61の個数は3個に限られるものではなく、必要な精度で決まる。もう一方のω係数器6Aは、以上説明したω係数器6Bと同じである。本実施例のディジタル発振器は、正弦波、余弦波、および角度情報が同時に必要な装置において利用する事ができる。図6に本実施例の応用例であるR/Dコンバータの構成を示す。図6において、正弦波/余弦波/角度同時生成回路100は、図1で表される構成であり、ここでsinφ、cosφ、角度φが同時生成される。cosφは、レゾルバ2次巻線から出力するsinθfと乗算器71で乗算され、この乗算器71からsinθfcosφが出力する。また、sinφは、レゾルバ2次巻線から出力するcosθfと乗算器72で乗算され、この乗算器72からcosθfsinφが出力する。そして、これらが減算器73で減算されることで、sinfが得られ、同期検波器74に入力する。同期検波器74では、正弦波生成器75から出力するfによりsinfからfが除去され、sinが得られる。そして、このsinが制御器76に入力することで、そこからアップ/ダウン信号が出力する。θ>φのときアップ信号となり、θ<φのときダウン信号となる。そして、このアップ/ダウン信号が正弦波/余弦波/角度同時生成回路100に帰還されることで、アップ信号のときはφの位相が進み、ダウン信号のときはφの位相が遅れることで、R/Dトラッキングが行われ、θ=φに収束する制御が行われて、正弦波/余弦波/角度同時生成回路100から出力する角度φが、レゾルバが検出している角度θを示すことになる。このように、本実施例では、制御器76で得られたアップ/ダウン信号で回転角度φを生成し、同時にcosφ、sinφを生成している。このため波高値を記憶するためのテーブルが不要となり、処理を簡単にすることができる。"