"基板に設けられた駆動回路と、前記駆動回路上に設けられ、前記駆動回路によって駆動される複数のメモリセルアレイと、を有し、前記複数のメモリセルアレイそれぞれは、マトリクス状に配置された複数のメモリセルを有し、前記複数のメモリセルそれぞれは、酸化物半導体層と、ソース電極及びドレイン電極と、第1のゲート絶縁層と、前記第1のゲート絶縁層を挟んで前記酸化物半導体層と重畳する第1のゲート電極と、を有する第1のトランジスタと、前記ソース電極及び前記ドレイン電極の一方と、前記第1のゲート絶縁層と、前記第1のゲート絶縁層を挟んで前記ソース電極及び前記ドレイン電極の一方と重畳する導電層と、を有する容量素子と、を有し、前記複数のメモリセルアレイは重ねて配置されることを特徴とする記憶装置。請求項1において、前記複数のメモリセルアレイそれぞれは、前記第1のトランジスタの前記ソース電極及び前記ドレイン電極の他方と電気的に接続されるビット線を有し、前記複数のメモリセルアレイ間で、前記ビット線が電気的に接続されていることを特徴とする記憶装置。請求項1または請求項2において、前記複数のメモリセルアレイそれぞれは、前記第1のトランジスタの前記第1のゲート電極と電気的に接続されるワード線を有し、前記複数のメモリセルアレイ間で、前記ワード線が電気的に接続されていることを特徴とする記憶装置。請求項1乃至請求項3のいずれか一において、前記複数のメモリセルアレイそれぞれは、前記容量素子の前記導電層と電気的に接続される容量線を有し、前記複数のメモリセルアレイ間で、前記容量線が電気的に接続されていることを特徴とする記憶装置。請求項1乃至請求項4のいずれか一において、前記複数のメモリセルアレイのうち隣接するメモリセルアレイ間において、前記ビット線は重ならないように配置されていることを特徴とする記憶装置。請求項1乃至請求項5のいずれか一において、前記複数のメモリセルアレイうち隣接するメモリセルアレイ間において、前記ワード線は重ならないように配置されていることを特徴とする記憶装置。請求項1乃至請求項6のいずれか一において、前記駆動回路は、第2のトランジスタを用いて形成され、前記第2のトランジスタは、酸化物半導体以外の半導体材料でなる基板に設けられたチャネル形成領域と、前記チャネル形成領域を挟むように設けられた一対の不純物領域と、前記チャネル形成領域上の第2のゲート絶縁層と、前記チャネル形成領域と重畳して前記第2のゲート絶縁層上に設けられた第2のゲート電極と、を有することを特徴とする記憶装置。請求項1乃至請求項6のいずれか一において、前記駆動回路は、第2のトランジスタを用いて形成され、前記第2のトランジスタは、絶縁表面上に形成され、酸化物半導体以外の半導体材料でなる半導体層に設けられたチャネル形成領域と、前記チャネル形成領域を挟むように設けられた一対の不純物領域と、前記チャネル形成領域と重なる第2のゲート絶縁層と、前記第2のゲート絶縁層を挟んでチャネル形成領域と重畳するように設けられた第2のゲート電極と、を有することを特徴とする記憶装置。請求項7において、前記酸化物半導体以外の半導体材料でなる基板は、単結晶半導体基板であることを特徴とする記憶装置。請求項7乃至請求項9のいずれか一において、前記酸化物半導体以外の半導体材料はシリコンであることを特徴とする記憶装置。請求項1乃至請求項10のいずれか一において、前記駆動回路は、前記ビット線を駆動するビット線駆動回路と、前記ワード線を駆動するワード線駆動回路とを有し、前記ビット線駆動回路は第1の駆動回路及び第2の駆動回路を有し、前記第1の駆動回路及び前記第2の駆動回路はそれぞれ、コラムデコーダ及びセンスアンプ部を有し、前記ワード線駆動回路は第3の駆動回路及び第4の駆動回路を有し、前記第3の駆動回路及び前記第4の駆動回路はそれぞれ、ローデコーダを有し、前記第1の駆動回路乃至前記第4の駆動回路は、前記複数のメモリセルアレイの下に配置されることを特徴とする記憶装置。ところで、半導体記憶装置以下、単に記憶装置とするには、揮発性メモリに分類されるDRAM、SRAM、不揮発性メモリに分類されるマスクROM、EPROM、EEPROM、フラッシュメモリ、強誘電体メモリなどがあり、単結晶の半導体基板を用いて形成されたこれらのメモリの多くは既に実用化されている。上記の記憶装置の中でも、DRAMは、トランジスタと容量素子でメモリセルを構成する単純な構造を有しており、SRAM等の他の記憶装置に比べてメモリセルを構成するための半導体素子が少ない。よって、他の記憶装置と比べて単位面積あたりの記憶容量を高めることができ、低コスト化に優れている。上述したように、DRAMは大記憶容量化に適しているが、チップサイズの増大を抑えつつ、集積度のより高い集積回路を実現するためには、他の記憶装置と同様にもっと単位面積あたりの記憶容量を高めなくてはならない。そのためには、電荷を保持するために各メモリセルに設けられた容量素子の面積を小さくし、各メモリセルの面積を縮小化せざるを得ない。しかし、容量素子の面積縮小化によりその容量値が小さくなると、各デジタル値どうしの電荷量の差例えば、1に対応する電荷量と、0に対応する電荷量との差が小さくなるため、トランジスタに微少なオフ電流が存在するとデータの正確さを維持するのが難しく、保持期間が短くなる傾向にある。よって、リフレッシュ動作の頻度が増加し、消費電力が嵩んでしまう。上述の課題に鑑み、本発明は、データの保持期間を確保しつつ、単位面積あたりの記憶容量を高めることができる記憶装置の提案を、目的の一とする。或いは、本発明は、上記記憶装置を用いた半導体装置の提案を、目的の一とする。開示する発明では、トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドギャップ半導体である酸化物半導体材料を用いて記憶装置を構成する。酸化物半導体材料としては、In、Ga及びZnを含んでなる酸化物半導体材料が好ましい。酸化物半導体をチャネル形成領域に用いたトランジスタはオフ電流が非常に小さい。そこで、当該トランジスタを用いてメモリセルを形成することによって、長期間にわたって情報を保持することが可能である。また、多層配線技術を用いて、記憶装置が有するメモリセルを複数重ねて配置し、更にメモリセルとメモリセルを駆動する駆動回路とを重ねて配置する。本発明の一態様は、基板に設けられた駆動回路と、駆動回路上に設けられ、駆動回路によって駆動される複数のメモリセルアレイと、を有し、複数のメモリセルアレイそれぞれは、マトリクス状に配置された複数のメモリセルを有し、複数のメモリセルそれぞれは、酸化物半導体層と、ソース電極及びドレイン電極と、第1のゲート絶縁層と、第1のゲート絶縁層を挟んで酸化物半導体層と重畳する第1のゲート電極と、を有する第1のトランジスタと、ソース電極及びドレイン電極の一方と、第1のゲート絶縁層と、第1のゲート絶縁層を挟んでソース電極及びドレイン電極の一方と重畳する導電層と、を有する容量素子と、を有し、複数のメモリセルアレイは重ねて配置されることを特徴とする記憶装置である。複数のメモリセルアレイそれぞれは、第1のトランジスタのソース電極及びドレイン電極の他方と電気的に接続されるビット線と、第1のトランジスタの第1のゲート電極と電気的に接続されるワード線と、容量素子の導電層と電気的に接続される容量線とを有してもよい。複数のメモリセルアレイ間で、ビット線が電気的に接続されていてもよい。複数のメモリセルアレイ間で、ワード線が電気的に接続されていてもよい。複数のメモリセルアレイ間で、容量線が電気的に接続されていてもよい。複数のメモリセルアレイのうち隣接するメモリセルアレイ間において、ビット線は重ならないように配置されていてもよい。複数のメモリセルアレイうち隣接するメモリセルアレイ間において、ワード線は重ならないように配置されていてもよい。駆動回路は、第2のトランジスタを用いて形成することができる。第2のトランジスタは、酸化物半導体以外の半導体材料でなる基板に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けられた一対の不純物領域と、チャネル形成領域上の第2のゲート絶縁層と、チャネル形成領域と重畳して第2のゲート絶縁層上に設けられた第2のゲート電極と、を有する構成とすることができる。ここで、一対の不純物領域の一方がソースとなり他方がドレインとなる。また別の例としては、第2のトランジスタは、絶縁表面上に形成され、酸化物半導体以外の半導体材料でなる半導体層に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けられた一対の不純物領域と、チャネル形成領域と重なる第2のゲート絶縁層と、第2のゲート絶縁層を挟んでチャネル形成領域と重畳するように設けられた第2のゲート電極と、を有する構成とすることができる。ここで、一対の不純物領域の一方がソースとなり他方がドレインとなる。なお、半導体材料を用いた基板は、単結晶半導体基板またはSOI基板とすることが好ましい。また、酸化物半導体以外の半導体材料はシリコンであることが好ましい。上記において、駆動回路は、ビット線を駆動するビット線駆動回路と、ワード線を駆動するワード線駆動回路とを有し、ビット線駆動回路は第1の駆動回路及び第2の駆動回路を有し、第1の駆動回路及び第2の駆動回路はそれぞれ、コラムデコーダ及びセンスアンプ部を有し、ワード線駆動回路は第3の駆動回路及び第4の駆動回路を有し、第3の駆動回路及び第4の駆動回路はそれぞれ、ローデコーダを有し、第1の駆動回路乃至第4の駆動回路は、複数のメモリセルアレイの下に配置されることが好ましい。なお、上記において、酸化物半導体を用いて第1のトランジスタを構成しているが、開示する発明はこれに限定されない。酸化物半導体と同等のオフ電流特性が実現できる材料、例えば、炭化シリコンをはじめとするワイドギャップ材料より具体的には、例えば、エネルギーギャップEgが3eVより大きい半導体材料などを適用しても良い。酸化物半導体をチャネル形成領域に用いたトランジスタ第1のトランジスタはオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。また、開示する発明に係る記憶装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、多層配線技術を用いて、記憶装置が有するメモリセルを複数重ねて配置し、更にメモリセルとメモリセルを駆動する駆動回路とを重ねて配置する。こうして、単位面積あたりの記憶容量を高めることができる。例えば、多層配線技術を用いず、メモリセルアレイが1つのみで記憶装置を形成した場合、メモリセル面積は8~10F2となるFは設計ルールで定まるハーフピッチ。一方、メモリセルアレイを8~10層重ねて配置することによって、メモリセル面積を1F2とすることが可能である。なお、複数のメモリセルアレイのうち隣接するメモリセルアレイ間において、ビット線が重ならないように配置することによって、ビット線の寄生容量を低減し、情報の読み出しの精度を向上させることができる。情報の書き込み及び読み出しの速度を向上させることができる。ビット線を駆動する駆動回路の負荷を低減することができる。複数のメモリセルアレイうち隣接するメモリセルアレイ間において、ワード線は重ならないように配置することができる。こうして、ワード線の寄生容量を低減し、情報の書き込み及び読み出しの速度を向上させることができる。また、ワード線を駆動する駆動回路の負荷を低減することができる。また、酸化物半導体以外の材料をチャネル形成領域に用いたトランジスタ第2のトランジスタは、十分な高速動作が可能であるため、これを、酸化物半導体をチャネル形成領域に用いたトランジスタ第1のトランジスタと組み合わせて用いることにより、記憶装置の動作例えば、情報の読み出し動作の高速性を十分に確保することができる。また、酸化物半導体以外の材料をチャネル形成領域に用いたトランジスタ第2のトランジスタにより、高速動作が要求される各駆動回路を好適に実現することが可能である。更に、ビット線駆動回路を第1の駆動回路と第2の駆動回路に分割し、ワード線駆動回路を第3の駆動回路と第4の駆動回路に分割することによって、多層配線技術によって1つあたりのメモリセルアレイの面積が小さくなっても、当該メモリセルアレイと重なる領域に駆動回路の全てを配置することができる。こうして、記憶装置を小型化することができる。以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。また、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。また、便宜上、絶縁層は上面図には表さない場合がある。なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。なお、本明細書等における第1、第2、第3などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。なお、本明細書等において上や下の用語は、構成要素の位置関係が直上または直下であることを限定するものではない。例えば、ゲート絶縁層上のゲート電極の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。また、本明細書等において電極や配線の用語は、これらの構成要素を機能的に限定するものではない。例えば、電極は配線の一部として用いられることがあり、その逆もまた同様である。さらに、電極や配線の用語は、複数の電極や配線が一体となって形成されている場合なども含む。例えば、ワード線の一部が第1のトランジスタの第1のゲート電極として用いられてもよい。容量線の一部が容量素子の電極層として用いられてもよい。また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。なお、本明細書等において、電気的に接続には、何らかの電気的作用を有するものを介して接続されている場合が含まれる。ここで、何らかの電気的作用を有するものは、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、何らかの電気的作用を有するものには、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。実施の形態1本発明の一態様に係る記憶装置の構成について、図1乃至図8を参照して説明する。記憶装置の構成図1は、記憶装置の構成の一例を示す概念図である。本発明の一態様に係る記憶装置は、上部に複数のメモリセルアレイ図1では、2つのメモリセルアレイを代表的に図示したを有し、下部に複数のメモリセルアレイを駆動させるために高速動作が必要な駆動回路や制御回路などの周辺回路を有する、積層構造の記憶装置である。なお、駆動回路や制御回路は、論理回路を有していてもよいし、アナログ回路を有していても構わない。また、演算回路を有していてもよい。図1に示す記憶装置は、上部に複数のメモリセルを有するメモリセルアレイ201a、複数のメモリセルを有するメモリセルアレイ201bを有し、下部に、第1の駆動回路211、第2の駆動回路212、第3の駆動回路213、第4の駆動回路214、第5の駆動回路215、コントローラ218、アドレスバッファ221、I/Oバッファ220、などのメモリセルアレイ201a及びメモリセルアレイ201bを動作させるために必要な周辺回路210を有する。第1の駆動回路211は、コラムデコーダ217a及びセンスアンプ群216aを有し、第2の駆動回路212は、コラムデコーダ217b及びセンスアンプ群216bを有する。メモリセルアレイ201aとメモリセルアレイ201bは重ねて配置される。よって、単位面積あたりの記憶容量を高めることができる。なお、図1では、2つのメモリセルアレイメモリセルアレイ201aとメモリセルアレイ201bを重ねて配置する例を示したが、本発明において重ねて配置するメモリセルアレイの数は2つに限定されない。本発明の特徴は、多層配線技術を用いて複数のメモリセルアレイを重ねて配置する構成にある。ここで、メモリセルアレイを1層とした場合多層配線技術を用いない場合に対して、当該メモリセルアレイを分割し、多層に重ねて配置する方法について、模式図を用いて説明する。メモリセルアレイ分割及び重ね方図3は、メモリセルアレイの分割、及び多層に重ねて配置する方法について模式的に示した図である。図3Aに示すとおり、メモリセルアレイ601は、ビット線駆動回路611と、ワード線駆動回路612とによって駆動される。メモリセルアレイ601はマトリクス状に配置された複数のメモリセルを有し、各メモリセルはビット線及びワード線と電気的に接続されている。ここでは、ビット線は行方向図面の左右の方向に延びて配置されているものとする。また、ワード線は列方向図面の上下の方向に延びて配置されているものとする。そして、ビット線はビット線駆動回路611によって駆動され、ワード線はワード線駆動回路612によって駆動される。図3Aは、メモリセルアレイを1層とした場合多層配線技術を用いない場合の構成を示している。本発明は、単位面積あたりの記憶容量を高めるために、メモリセルアレイ601を分割し、分割したメモリセルアレイを重ねて配置することが特徴である。メモリセルアレイ601を2つに分割する方法の例としては、図3Bや図3Cに示す方法がある。図3Bに示すように、メモリセルアレイ601の1列を2つに分割する方法がある。また、図3Cに示すようにメモリセルアレイ601の1行を2つに分割する方法がある。そして、メモリセルアレイ601Aとメモリセルアレイ601Bを重ねて配置する。更に、ビット線駆動回路611及びワード線駆動回路612も、メモリセルアレイ601Aとメモリセルアレイ601Bに重ねて配置する。ここで、図3Bに示した分割方法では、重ね合わされたメモリセルアレイ601Aとメモリセルアレイ601Bとでは、ワード線が電気的に接続された構成とすることができる。図3Cに示した分割方法では、重ね合わされたメモリセルアレイ601Aとメモリセルアレイ601Bとでは、ビット線が電気的に接続された構成とすることができる。この際、メモリセルアレイ601Aのワード線とメモリセルアレイ601Bのワード線とが互いに重ならないように配置するとよい。また、メモリセルアレイ601Aのビット線とメモリセルアレイ601Bのビット線とが互いに重ならないように配置するとよい。こうして、ワード線及びビット線の寄生容量を低減することができる。なお、メモリセルアレイを2分割する方法は、図3B及び図3Cに示した方法に限定されない。例えば、メモリセルアレイの奇数行目をメモリセルアレイ601Aとし、偶数行目をメモリセルアレイ601Bとすることができる。また、メモリセルアレイの奇数列目をメモリセルアレイ601Aとし、偶数列目をメモリセルアレイ601Bとすることもできる。メモリセルアレイ601を3つに分割する方法の例としては、図3Dや図3Eに示す方法がある。図3Dに示すように、メモリセルアレイ601の1列を3つに分割する方法がある。また、図3Eに示すようにメモリセルアレイ601の1行を3つに分割する方法がある。そして、メモリセルアレイ601Aとメモリセルアレイ601Bとメモリセルアレイ601Cを重ねて配置する。更に、ビット線駆動回路611及びワード線駆動回路612も、メモリセルアレイ601Aとメモリセルアレイ601Bとメモリセルアレイ601Cに重ねて配置する。ここで、図3Dに示した分割方法では、重ね合わされたメモリセルアレイ601Aとメモリセルアレイ601Bとメモリセルアレイ601Cとでは、ワード線が電気的に接続された構成とすることができる。図3Eに示した分割方法では、重ね合わされたメモリセルアレイ601Aとメモリセルアレイ601Bとメモリセルアレイ601Cとでは、ビット線が電気的に接続された構成とすることができる。この際、メモリセルアレイ601Aのワード線とメモリセルアレイ601Bのワード線、メモリセルアレイ601Bのワード線とメモリセルアレイ601Cのワード線が互いに重ならないように配置するとよい。また、メモリセルアレイ601Aのビット線とメモリセルアレイ601Bのビット線、メモリセルアレイ601Bのビット線とメモリセルアレイ601Cのビット線が互いに重ならないように配置するとよい。こうして、ワード線及びビット線の寄生容量を低減することができる。メモリセルアレイ601を4つに分割する方法の例としては、図3Fや図3Gや図3Hに示す方法がある。図3Fに示すように、メモリセルアレイ601の一列を2つに分割し、更に1行を2つに分割する方法がある。図3Gに示すように、メモリセルアレイ601の1列を4つに分割する方法がある。また、図3Hに示すようにメモリセルアレイ601の1行を4つに分割する方法がある。そして、メモリセルアレイ601Aとメモリセルアレイ601Bとメモリセルアレイ601Cとメモリセルアレイ601Dを重ねて配置する。更に、ビット線駆動回路611及びワード線駆動回路612も、メモリセルアレイ601Aとメモリセルアレイ601Bとメモリセルアレイ601Cとメモリセルアレイ601Dに重ねて配置する。ここで、図3Fに示した分割方法では、重ね合わされたメモリセルアレイ601Aとメモリセルアレイ601Bとでは、ビット線が電気的に接続され、重ね合わされたメモリセルアレイ601Cとメモリセルアレイ601Dとでは、ビット線が電気的に接続され、重ね合わされたメモリセルアレイ601Aとメモリセルアレイ601Cとでは、ワード線が電気的に接続され、重ね合わされたメモリセルアレイ601Bとメモリセルアレイ601Dとでは、ワード線が電気的に接続された構成とすることができる。図3Gに示した分割方法では、重ね合わされたメモリセルアレイ601Aとメモリセルアレイ601Bとメモリセルアレイ601Cとメモリセルアレイ601Dとでは、ワード線が電気的に接続された構成とすることができる。図3Hに示した分割方法では、重ね合わされたメモリセルアレイ601Aとメモリセルアレイ601Bとメモリセルアレイ601Cとメモリセルアレイ601Dとでは、ビット線が電気的に接続された構成とすることができる。この際、メモリセルアレイ601Aのワード線とメモリセルアレイ601Bのワード線、メモリセルアレイ601Bのワード線とメモリセルアレイ601Cのワード線、メモリセルアレイ601Cのワード線とメモリセルアレイ601Dのワード線が互いに重ならないように配置するとよい。また、メモリセルアレイ601Aのビット線とメモリセルアレイ601Bのビット線、メモリセルアレイ601Bのビット線とメモリセルアレイ601Cのビット線、メモリセルアレイ601Cのビット線とメモリセルアレイ601Dのビット線が互いに重ならないように配置するとよい。こうして、ワード線及びビット線の寄生容量を低減することができる。なお、メモリセルアレイを分割する方法は、図3B乃至図3Hに示した方法に限定されない。メモリセルアレイを5以上に分割してもよい。なお、分割された個々のメモリセルアレイの縦横比が1対1に近くなるように、メモリセルアレイ601を分割することが好ましい。また、分割された各メモリセルアレイに含まれるメモリセルの数が同じになるようにメモリセルアレイ601を分割することが好ましい。こうして、単位面積あたりの記憶容量を更に高めることができる。例えば、多層配線技術を用いず、メモリセルアレイが1つのみで記憶装置を形成した場合図3Aに対応、メモリセル面積は8~10F2となるFは設計ルールで定まるハーフピッチ。一方、メモリセルアレイを8~10層重ねて配置することによって、メモリセル面積を1F2とすることが可能である。次いで、各メモリセルの構成について説明する。メモリセルの構成図5に、メモリセルアレイ図1のメモリセルアレイ201a、メモリセルアレイ201b、図3のメモリセルアレイ601、メモリセルアレイ601A~メモリセルアレイ601D等に適用することができるメモリセルの回路構成の一例を示す。メモリセル170は、酸化物半導体をチャネル形成領域に用いたトランジスタ162と、容量素子164によって構成される。図5に示すメモリセル170において、ビット線BLとトランジスタ162のソース電極又はドレイン電極とは電気的に接続され、ワード線WLとトランジスタ162のゲート電極とは電気的に接続され、トランジスタ162のソース電極又はドレイン電極と容量素子164の第1の端子とは電気的に接続されている。酸化物半導体をチャネル形成領域に用いたトランジスタ162は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ162をオフ状態とすることで、容量素子164の第1の端子の電位あるいは、容量素子164に蓄積された電荷を極めて長時間にわたって保持することが可能である。また、酸化物半導体をチャネル形成領域に用いたトランジスタ162では、短チャネル効果が現れにくいというメリットもある。次に、図5に示すメモリセル170に、情報の書き込みおよび保持を行う場合について説明する。まず、ワード線WLの電位を、トランジスタ162がオン状態となる電位として、トランジスタ162をオン状態とする。これにより、ビット線BLの電位が、容量素子164の第1の端子に与えられる書き込み。その後、ワード線WLの電位を、トランジスタ162がオフ状態となる電位として、トランジスタ162をオフ状態とすることにより、容量素子164の第1の端子の電位が保持される保持。トランジスタ162のオフ電流は極めて小さいから、容量素子164の第1の端子の電位あるいは容量素子164に蓄積された電荷を長時間にわたって保持することができる。次に、情報の読み出しについて説明する。トランジスタ162がオン状態となると、浮遊状態であるビット線BLと容量素子164とが導通し、ビット線BLと容量素子164の間で電荷が再分配される。その結果、ビット線BLの電位が変化する。ビット線BLの電位の変化量は、容量素子164の第1の端子の電位あるいは容量素子164に蓄積された電荷によって、異なる値をとる。例えば、容量素子164の第1の端子の電位をV、容量素子164の容量をC、ビット線BLが有する容量成分以下、ビット線容量とも呼ぶをCB、電荷が再分配される前のビット線BLの電位をVB0とすると、電荷が再分配された後のビット線BLの電位は、CBVB0CV/CBCとなる。従って、メモリセル170の状態として、容量素子164の第1の端子の電位がV1とV0V1>V0の2状態をとるとすると、電位V1を保持している場合のビット線BLの電位=CBVB0CV1/CBCは、電位V0を保持している場合のビット線BLの電位=CBVB0CV0/CBCよりも高くなることがわかる。そして、ビット線BLの電位を所定の電位と比較することで、情報を読み出すことができる。このように、図5に示すメモリセルは、トランジスタ162のオフ電流が極めて小さいという特徴から、容量素子164に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、トランジスタ162をノーマリオフエンハンスメント型のトランジスタとし、電力の供給がない場合において、トランジスタ162のゲートには接地電位が入力される構成とすることができる。こうして、電力の供給が無い場合においても、トランジスタ162はオフ状態を維持することができ、容量素子164に蓄積された電荷を保持し続けることができる。よって、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。メモリセルアレイの回路構成及び駆動方法次に、図6に、メモリセルアレイ201と周辺回路の一部の回路図を示す。なお、図6では、理解を容易にするために、回路図上では、メモリセルアレイ201と周辺回路の一部とが同一平面に設けられているように示している。しかし実際の記憶装置では、メモリセルアレイ201以外の周辺回路の一部は、メモリセルアレイ201の下部に設けられているものとする。また、メモリセルアレイ201は複数のメモリセルアレイに分割され、それら複数のメモリセルアレイは互いに重なるように設けられているものとする。図6に示すメモリセルアレイ201には、図5に示すメモリセル170が適用されている。図6に示すメモリセルアレイ201は、m本のワード線WLと、n本のビット線BLa及びビット線BLbと、メモリセル170が縦m個行×横n個列のマトリクス状に設けられた複数のメモリセル170を有する。ワード線WL1~WLiは、第4の駆動回路214に電気的に接続され、ワード線WLi1~WLmは、第3の駆動回路213に電気的に接続されている。また、ビット線BLa1~BLaj及びビット線BLb1~BLbjは、第2の駆動回路212に電気的に接続され、ビット線BLaj1~BLan及びビット線BLbj1~BLbnは、第1の駆動回路211に電気的に接続される。また、第1の駆動回路211及び第2の駆動回路212は、それぞれ第5の駆動回路215に電気的に接続される。第1の駆動回路211は、コラムデコーダ217a及びセンスアンプ群216aを有し、センスアンプ群216aは、センスアンプ222j1~222nを有する。コラムデコーダ217aは、センスアンプ222j1~222nと、コラムアドレス線CAj1~CAnを介して電気的に接続されており、センスアンプ222j1~222nは、メモリセルアレイ201と、ビット線BLaj1~BLan及びビット線BLbj1~BLbnを介して電気的に接続されている。また、第2の駆動回路212も同様に、コラムデコーダ217b及びセンスアンプ群216bを有し、センスアンプ群216bは、センスアンプ2221~222jを有する。コラムデコーダ217bは、センスアンプ2221~222jと、コラムアドレス線CA1~CAjを介して電気的に接続されており、センスアンプ2221~222jは、メモリセルアレイ201と、ビット線BLa1~BLaj及びビット線BLb1~BLbjを介して電気的に接続されている。図7に、センスアンプ群216a、216bに適用されるセンスアンプの回路構成を示す。図7に示すセンスアンプは、信号線φpcにトランジスタ401のゲート電極、トランジスタ402のゲート電極、及びトランジスタ403のゲート電極が電気的に接続されている。また、トランジスタ402のソース電極及びドレイン電極の一方と、トランジスタ403のソース電極及びドレイン電極の一方は、信号線Vpcに電気的に接続されている。トランジスタ402のソース電極及びドレイン電極の他方は、信号線BLaと電気的に接続されている。トランジスタ403のソース電極及びドレイン電極の他方は、信号線BLbと電気的に接続されている。トランジスタ401のソース電極及びドレイン電極の一方は、信号線BLaと電気的に接続されており、トランジスタ401のソース電極及びドレイン電極の他方は、信号線BLbと電気的に接続されている。また、トランジスタ404のゲート電極と、トランジスタ405のゲート電極と、トランジスタ406のソース電極及びドレイン電極の一方と、トランジスタ407のソース電極及びドレイン電極の一方と、信号線BLaとは電気的に接続されており、トランジスタ406のゲート電極と、トランジスタ407のゲート電極と、トランジスタ404のソース電極及びドレイン電極の一方と、トランジスタ405のソース電極及びドレイン電極の一方と、信号線BLbとは電気的に接続されている。また、トランジスタ404のソース電極及びドレイン電極の他方と、トランジスタ406のソース電極及びドレイン電極の他方と、トランジスタ408のソース電極及びドレイン電極の一方とは電気的に接続されており、トランジスタ405のソース電極及びドレイン電極の他方と、トランジスタ407のソース電極及びドレイン電極の他方と、トランジスタ409のソース電極及びドレイン電極の一方とは電気的に接続されている。また、トランジスタ410のソース電極及びドレイン電極の一方と、信号線BLaとは電気的に接続されており、トランジスタ410のソース電極及びドレイン電極の他方と、信号線IOaとは電気的に接続されている。また、トランジスタ411のソース電極及びドレイン電極の一方と、信号線BLbとは電気的に接続されており、トランジスタ411のソース電極及びドレイン電極の他方と、信号線IObとは電気的に接続されている。また、トランジスタ410のゲート電極と、トランジスタ411のゲート電極と、信号線CAiとは電気的に接続されている。トランジスタ409のソース電極及びドレイン電極の他方には電位VHが与えられ、トランジスタ408のソース電極及びドレイン電極の他方には電位VLが与えられる。なお、図7に示すセンスアンプにおいて、トランジスタ405、トランジスタ407及びトランジスタ409は、pチャネル型トランジスタであり、トランジスタ401~404、トランジスタ406、トランジスタ408、トランジスタ410及びトランジスタ411は、nチャネル型トランジスタである。次に、メモリセルアレイ201に、情報の書き込み、保持、読み出しを行う場合について図6、図7、及び図8を参照して説明する。なお、メモリセル170は、容量素子164の第1の端子に電位VDDもしくは電位VSSの2状態を保持するとし、電位VDDを保持している状態をデータ1、電位VSSを保持している状態をデータ0とする。ここでは、図6に示すメモリセルアレイ201のメモリセル1701,1にデータ1を書き込む場合、およびメモリセル1701,1からデータ1を読み出す場合について説明する。つまり、メモリセルアレイ201に含まれるメモリセルのうち、第1行第1列のメモリセル1701,1を選択してデータの書き込み及び読み出しを行う場合について説明する。ここで、データの書き込みまたは読み出しを行う行を選択行、データの書き込みまたは読み出しを行う列を選択列ともいう。よって以下では、1行目を選択行とし、1列目を選択列とした場合について説明する。図6に示すメモリセル1701,1にデータを書き込む場合は、1列目の信号線CA1に電位VDDを与える信号線CA1をアクティブにするともいう。その結果、ビット線BLa1とビット線BLb1が、信号線IOaと信号線IObとそれぞれ導通する。また、図7に示すセンスアンプにおいて、信号線φnに与えられる電位をVDD、信号線φpに与えられる電位をVSSとする。こうして、センスアンプに所定の電源電圧電位VLと電位VHの電位差が入力される状態とするセンスアンプを活性化するともいう。このとき、信号線φpcに与えられる電位はVSSとする。ここで、電位VHをVDDとし、電位VLをVSSとすることができる。そして、図6に示す第5の駆動回路215が有する読み出し回路、書き込み回路およびラッチ回路群は、信号線IOa及び信号線IObに書き込むデータに対応した電位を与える。例えば、メモリセル1701,1にデータ1を書き込む場合には、信号線IOaにVDDを、信号線IObにVSSを与える。その結果、ビット線BLa1にはVDDが、ビット線BLb1にはVSSが与えられる。なお、ビット線BLa1およびビット線BLb1の電位は、センスアンプが活性化された状態であれば、信号線CA1を非アクティブここでは電位VSSを与えるとしても、VDDもしくはVSSに保たれる。次に、選択行である1行目のワード線WL1をアクティブにして、メモリセル1701,1のトランジスタ162をオン状態とする。ここでは、ワード線WL1に電位VDDより高い電位VDDHを与えることとする。その結果、メモリセル1701,1の容量素子164の第1の端子にはVDDが与えられる。その後、ワード線WL1を非アクティブここでは電位VSSを与えるにして、メモリセル1701,1のトランジスタ162をオフ状態とする。このようにして、メモリセル1701,1にデータ1を書き込むことができる。また、メモリセル1701,1のトランジスタ162をオフ状態とすることで、容量素子164の第1の端子の電位あるいは容量素子164に蓄積された電荷は保持される。なお、ここでは、データ1を書き込む場合を説明したが、データ0を書き込む場合も同様である。次に、メモリセル1701,1からデータを読み出す場合について、図8に示すタイミングチャートを参照して説明する。メモリセル1701,1からデータを読み出すためには、まず、信号線φpcに与えられる電位をVDDとし、ビット線BLa1およびビット線BLb1をプリチャージして、ビット線BLa1およびビット線BLb1に電位Vpcを与えておく。ここでは、電位VpcをVDD/2とした。そして、信号線φpcに与えられる電位をVSSとし、プリチャージを終了する。次に、選択行である1行目のワード線WL1をアクティブにして、メモリセル1701,1が有するトランジスタ162をオン状態とする。ここでは、ワード線WL1に電位VDDより高い電位VDDHを与えることとする。その結果、ビット線BLa1とメモリセル1701,1の容量素子164間で電荷が再分配され、ビット線BLa1の電位はわずかに上昇する。次に、センスアンプを活性化させる。ここでは、まず、信号線φnに与えられる電位をVSSからVDDとすることで、センスアンプが有するnチャネル型のトランジスタ408に電位VLを与える。その結果、ビット線BLa1の電位がビット線BLb1よりわずかに高くなっているため、センスアンプはこの差を増幅し、ビット線BLb1の電位を電位VLまで低下させる。続いて、信号線φpに与えられる電位をVDDからVSSとすることで、センスアンプが有するpチャネル型のトランジスタ409に電位VHを与える。その結果、ビット線BLb1の電位がビット線BLa1より低い電位VLとなっているため、センスアンプはこの差を増幅し、ビット線BLa1の電位を電位VHまで上昇させる。その結果、ビット線BLa1には電位VHが、ビット線BLb1には電位VLが、それぞれ与えられる。ここで図8では、電位VHをVDDとし、電位VLをVSSとした例を示す。次に、選択列である1列目の信号線CA1をアクティブにする。ここでは、信号線CA1に電位VDDを与えることとする。その結果、ビット線BLa1とビット線BLb1が、第5の駆動回路215が有する読み出し回路、書き込み回路およびラッチ回路群と電気的に接続される信号線IOaと信号線IObとそれぞれ導通し、ビット線BLa1とビット線BLb1の電位が読み出される。このようにして、メモリセル1701,1からデータが読み出される。メモリセル1701,1に格納されたデータが、読み出し回路、書き込み回路およびラッチ回路群に読み出された後、信号線CA1を非アクティブここでは電位VSSを与えるとして、ビット線BLa1及びビット線BLb1と、信号線IOa及び信号線IObとを非導通とする。そして、ワード線WL1を非アクティブここでは電位VSSを与えるとして、メモリセル1701,1が有するトランジスタ162をオフ状態とする。このとき、メモリセル1701,1には再びデータ1が格納されることになる。その後、信号線φnに与えられる電位をVDDからVSSとし、信号線φpに与えられる電位をVSSからVDDとすることで、センスアンプを非活性としてもよい。また、信号線φpcに与えられる電位をVDDとし、ビット線BLa1およびビット線BLb1をプリチャージしてもよい。以上のようにして、メモリセル1701,1からデータ1を読み出すことができる。なお、ここでは、メモリセル1701,1からデータ1を読み出す場合を説明したが、データ0を読み出す場合も、読み出し動作は同様である。その場合、ビット線BLa1とメモリセル1701,1の容量素子164間で電荷が再分配され、ビット線BLa1の電位はわずかに低下する。センスアンプはこの差を増幅し、ビット線BLa1の電位を電位VLまで低下させ、ビット線BLb1の電位を電位VHまで上昇させることになる。以上が、メモリセルアレイの回路構成及び駆動方法である。本発明では、多層配線技術を用いてメモリセルアレイ201を複数の層に重ねて形成することが特徴である。例えば、図6に示した回路図において、メモリセルアレイ201のうち、第1の駆動回路211と第3の駆動回路213で駆動される領域第1のメモリセルアレイ、第1の駆動回路211と第4の駆動回路214で駆動される領域第2のメモリセルアレイ、第2の駆動回路212と第3の駆動回路213で駆動される領域第3のメモリセルアレイ、第2の駆動回路212と第4の駆動回路214で駆動される領域第4のメモリセルアレイとに分割し、第1のメモリセルアレイ乃至第4のメモリセルアレイを重ねて配置することができる。このようなメモリセルアレイ201の分割構成は、図3Fの模式図で示した構成に対応する。第1の駆動回路211乃至第4の駆動回路214のうち、同じ駆動回路の組み合わせによって駆動される領域を同じ層に形成する例を示したがこれに限定されず、同じ駆動回路の組み合わせによって駆動されるメモリセルを別の層に形成することもできる。次に、メモリセルアレイと重ねて配置される周辺回路の配置方法の一例について説明する。駆動回路の配置図2Aに、図1に示す記憶装置の下部における周辺回路210のブロック図を示し、図2Bに、メモリセルアレイ201aの中心点250に関する対称性について示す。また、図2Aでは、周辺回路210は、メモリセルアレイ201aの直下に配置されている場合について示す。図2に示す周辺回路210は、第1の駆動回路211、第2の駆動回路212、第3の駆動回路213、第4の駆動回路214、第5の駆動回路215、コントローラ218、アドレスバッファ221、I/Oバッファ220を有する。第1の駆動回路211は、コラムデコーダ217a及びセンスアンプ群216aを有し、第2の駆動回路212は、コラムデコーダ217b及びセンスアンプ群216bを有する。また、第3の駆動回路213及び第4の駆動回路214は、それぞれローデコーダ223a、及びローデコーダ223bを有する。第5の駆動回路215は、書き込み回路と、読み出し回路と、ラッチ回路群と、を有する。また、コントローラ218は、モードレジスタ219を有する。図2に示す周辺回路210が設けられる基板としては、例えば、シリコンやゲルマニウム、シリコンゲルマニウム、炭化シリコンなどの第14族元素でなる半導体基板、また、ガリウムヒ素やインジウムリン等の化合物半導体基板、SOI基板などを適用することができる。なお、一般にSOI基板とは、絶縁表面上にシリコン層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含むものとする。また、SOI基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。上述の基板を用いて、周辺回路210を形成することにより、周辺回路210を高速動作させることができるため、好ましい。アドレスバッファ221は、外部よりアドレス信号ADRが入力されると、各種制御信号に従って、ローデコーダ223aおよびローデコーダ223bにローアドレス信号を出力するか、コラムデコーダ217aおよびコラムデコーダ217bにコラムアドレス信号を出力する。ローデコーダ223aおよびローデコーダ223bは、入力されたローアドレス信号に基づいて、ローアドレスが指定する行を選択する。また、コラムデコーダ217aおよびコラムデコーダ217bは、入力されたコラムアドレス信号に基づいて、コラムアドレスが指定する列を選択する。センスアンプ群216a、216bはビット線BLと電気的に接続され、ビット線BLの電位を検出し、増幅する。第5の駆動回路215は、読み出し回路、書き込み回路及びラッチ回路群を有し、センスアンプ群216a、216bと電気的に接続される。読み出し回路は、コラムアドレスが指定する列のセンスアンプの出力信号を入力信号として、メモリセルに格納されたデータを読み出す。書き込み回路は、コラムアドレスが指定する列のビット線BLへ書き込むデータに対応する信号を出力する。ラッチ回路群は、メモリセルから読み出したデータやメモリセルへ書き込むデータを格納する。I/Oバッファ220は、データ信号線を介して外部よりデータが入力され、第5の駆動回路215が有する書き込み回路やラッチ回路群へデータを出力する。また、読み出し回路からのデータやラッチ回路群が格納するデータが入力され、外部へデータを出力する。コントローラ218は、コマンドデコーダ、モードレジスタ219等を有し、各種制御信号/CS、/RAS、/CAS、/WEなどが入力される。コマンドデコーダは、各種制御信号を介して入力されたコマンドをデコードする。モードレジスタ219は、半導体装置の動作モードの設定を行うレジスタである。モードレジスタ219への書き込みは、コマンドに従って行われ、書き込むデータはアドレス信号を介して与えられる。また、コントローラ218は、コマンドデコーダの出力に基づいて、様々な制御信号を生成し、各種回路に出力する。ここで、第1の駆動回路211と、第2の駆動回路212とは、メモリセルアレイ201aの中心点250に対して点対称となるように配置されている。また、第3の駆動回路213と、第4の駆動回路214とは、メモリセルアレイ201aの中心点250に対して点対称となるように配置されている。このとき、第3の駆動回路213及び第4の駆動回路214において異なる行に対応する回路部分が並んだ方向図2Aでは紙面左右の方向に相当と、第1の駆動回路211及び第2の駆動回路212において異なる列に対応する回路部分が並んだ方向図2Aでは紙面上下の方向に相当とは、交差する、例えば直交するように配置されている。本発明の一態様において、点対称とは、図1及び図2に示す第1の駆動回路211と第2の駆動回路212の配置のように、第1の駆動回路211を中心点250に対して180度回転させることで、第2の駆動回路212と重なる位置関係をいう。なお、点対称とは、完全な点対称ではなく、概ね点対称であればよい。図1や図2に示すように、コラムデコーダ及びローデコーダをそれぞれ分割して、周辺回路210に配置することで、周辺回路210の面積を縮小化することができる。また、コラムデコーダ及びローデコーダをそれぞれ分割して周辺回路210に配置することで、周辺回路210をメモリセルアレイ201aの直下に設けることができ、記憶装置の小型化を図ることができる。特に、メモリセルアレイ201aの面積と、周辺回路210の面積とをほぼ同じにすることで、無駄な領域をなくすことができるため、記憶装置の面積の縮小化及び小型化を図ることができる。さらに、周辺回路210の面積をメモリセルアレイ201aの面積以下とすることで、周辺回路210による回路面積の増大を抑制することができ、記憶装置の面積の縮小化及び小型化を図ることができる。周辺回路210の面積がメモリセルアレイ201aの面積よりも大幅に小さい場合は、周辺回路210の規模を増やして、記憶装置のインターフェースやコマンドの種類などにおいて、機能を向上させてもよい。なお、コラムデコーダ及びローデコーダを用いて説明したが、コラムデコーダ及びローデコーダに限定されず、メモリセルアレイに沿って端から端まで設ける必要のある回路、つまり、メモリセルアレイの各行に対して設ける必要がある回路やメモリセルアレイの各列に対して設ける必要がある回路において、同様の構成とすることによって上述の効果が得られる。なお、図2Aでは、周辺回路210は、メモリセルアレイ201aの直下に配置されている場合について示したが、必ずしも直下に設ける必要はない。しかし、記憶装置の面積の縮小化や小型化を図るためには、第1の駆動回路211乃至第4の駆動回路214などの周辺回路210がメモリセルアレイ201aの直下に設けられていることが好ましい。図4に、第1の駆動回路211乃至第4の駆動回路214の配置について示す。なお、理解を容易にするために、図4においては、第1の駆動回路211乃至第4の駆動回路214以外の回路は省略する。第1の駆動回路211とメモリセルアレイ図1では、メモリセルアレイ201aまたはメモリセルアレイ201bとを電気的に接続する配線の数と、第2の駆動回路212とメモリセルアレイ図1では、メモリセルアレイ201aまたはメモリセルアレイ201bとを電気的に接続する配線の数は、異なっていてもよい図4A、図4B参照。つまり、第1の駆動回路211の面積と、第2の駆動回路212の面積は、異なっていてもよい。一方、第1の駆動回路211とメモリセルアレイ図1では、メモリセルアレイ201aまたはメモリセルアレイ201bとを電気的に接続する配線の数と、第2の駆動回路212とメモリセルアレイ図1では、メモリセルアレイ201aまたはメモリセルアレイ201bとを電気的に接続する配線の数は、等しいことが好ましい。これにより、第1の駆動回路211や第2の駆動回路212と接続されたアドレス信号線を減らすことが可能となる。その結果、回路規模を小さくすることができ、記憶装置の面積の縮小化及び小型化を図ることができる。また、第1の駆動回路211とメモリセルアレイ図1では、メモリセルアレイ201aまたはメモリセルアレイ201bとを電気的に接続する配線の数と、第2の駆動回路212とメモリセルアレイ図1では、メモリセルアレイ201aまたはメモリセルアレイ201bとを電気的に接続する配線の数を等しくし、第1の駆動回路211と第2の駆動回路212とが、メモリセルアレイ201aの中心点に対して概ね点対称となるように配置することで、ビット線やワード線などの配線の寄生抵抗や寄生容量のばらつきを低減することができ、安定に動作させることができる。なお、第1の駆動回路211及び第2の駆動回路212について説明したが、第3の駆動回路213及び第4の駆動回路214についても同様の効果が得られる。図1及び図2において、第1の駆動回路211乃至第4の駆動回路214が1つずつ配置される場合について説明したが、図4Cにおいて、第1の駆動回路211乃至第4の駆動回路214がそれぞれ分割され、2つずつ配置される場合について説明する。図4Cに示すように、第1の駆動回路211aと、第2の駆動回路212aとは、メモリセルアレイ201aの中心点250に対して点対称となるように配置されており、第1の駆動回路211bと、第2の駆動回路212bとは、メモリセルアレイ201aの中心点250に対して点対称となるように配置されている。同様に、第3の駆動回路213aと、第4の駆動回路214aとは、メモリセルアレイ201aの中心点250に対して点対称となるように配置されており、第3の駆動回路213bと、第4の駆動回路214bとは、メモリセルアレイ201aの中心点250に対して点対称となるように配置されている。第1の駆動回路211及び第2の駆動回路212をそれぞれ分割して、分割された第1の駆動回路211及び分割された第2の駆動回路212同士が、メモリセルアレイの201aの中心点に対して、点対称となるように配置する。また、第3の駆動回路213及び第4の駆動回路214をそれぞれ分割して、分割された第3の駆動回路213及び分割された第4の駆動回路214同士が、メモリセルアレイ201aの中心点に対して、点対称となるように配置する。これにより、無駄な領域をなくすことができるため、周辺回路210の面積を縮小化することができる。また、周辺回路210をメモリセルアレイ201aの直下に設けることができるため、記憶装置の小型化を図ることができる。さらに、メモリセルアレイ201aの面積と、周辺回路210の面積とをほぼ同じにすることで、無駄な領域をなくすことができるため、記憶装置の面積の縮小化及び小型化を図ることができる。なお、図4Cにおいては、第1の駆動回路211乃至第4の駆動回路214が分割され、それぞれ2つずつ配置される場合について説明したが、本発明の一態様はこれに限定されず、第1の駆動回路211乃至第4の駆動回路214が、それぞれ3つ以上分割されたものであってもよい。いずれにせよ、第1の駆動回路211乃至第4の駆動回路214がメモリセルアレイ201aの中心点250に対して点対称となるように配置することで、上述の効果が得られる。本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。実施の形態2本実施の形態では、本発明の一態様に係る記憶装置の構成及びその作製方法について、図9乃至図14、図16を参照して説明する。記憶装置の断面構成図9A及び図16Aは、記憶装置の断面図である。図9Aにおいて、B1-B2は、トランジスタのチャネル長方向と平行な断面図である。図16Aにおいて、C1-C2は、トランジスタのチャネル幅方向と平行な断面図である。図9A及び図16Aに示す記憶装置は上部にメモリセルアレイ201a及びメモリセルアレイ201bを有し、下部に周辺回路210を有する。メモリセルアレイ201a及びメモリセルアレイ201bが有する複数のメモリセルのうち、メモリセルアレイ201aに含まれるメモリセル170aと、メモリセルアレイ201bに含まれるメモリセル170bを代表で示す。図9B及び図16Bは、図9A及び図16Aにおけるメモリセル170a及びメモリセル170bの構成メモリセル170の構成というを詳細に示した図である。メモリセル170a及びメモリセル170bは同様の構成とすることができる。上部のメモリセルアレイ201a及びメモリセルアレイ201bでは、酸化物半導体をチャネル形成領域として用いたトランジスタ162を有し、下部の周辺回路210では、酸化物半導体以外の半導体材料をチャネル形成領域として用いたトランジスタ160を有する。なお、記憶装置の上部に設けられるメモリセルアレイ201a及びメモリセルアレイ201bおよび周辺回路210の詳細については、実施の形態1を参酌できる。なお、図9A、図16Aでは、2つのメモリセルアレイメモリセルアレイ201a及びメモリセルアレイ201bが積層された構成を例として示したが、積層するメモリセルアレイの数はこれに限定されない。トランジスタ160、トランジスタ162には、nチャネル型トランジスタ、pチャネル型トランジスタのいずれも用いることができる。ここでは、トランジスタ160、トランジスタ162は、いずれもnチャネル型トランジスタとして説明する。また、本発明の一態様において、技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分に低減することが可能な半導体材料をトランジスタ162のチャネル形成領域に用いる点にあるから、記憶装置に用いられる材料や記憶装置の構造など、記憶装置の具体的な構成をここで示すものに限定する必要はない。トランジスタ160は、半導体材料例えば、シリコンなどを含む基板100に設けられたチャネル形成領域116と、チャネル形成領域116を挟むように設けられた不純物領域120と、不純物領域120に接する金属化合物領域124と、チャネル形成領域116上に設けられたゲート絶縁層108と、ゲート絶縁層108上に設けられたゲート電極110と、金属化合物領域124と電気的に接続するソース電極又はドレイン電極130a、130bと、を有する。また、トランジスタ160を覆うように、絶縁層128が設けられている。ソース電極又はドレイン電極130a、130bは、絶縁層128に形成された開口を通じて、金属化合物領域124と電気的に接続されている。また、絶縁層128上には、ソース電極又はドレイン電極130aに接して電極136aが形成され、ソース電極又はドレイン電極130bに接して電極136bが形成されている。また、基板100上にはトランジスタ160を囲むように素子分離絶縁層106が設けられており、トランジスタ160上に絶縁層128が設けられている。なお、高集積化を実現するためには、図9Aに示すようにトランジスタ160がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ160の特性を重視する場合には、ゲート電極110の側面にサイドウォール絶縁層を設け、そのサイドウォール絶縁層と重畳する領域に形成された不純物濃度が異なる領域を含めて不純物領域120を設けても良い。トランジスタ162は、絶縁層128などの上に設けられた酸化物半導体層144と、酸化物半導体層144と電気的に接続されている電極142a、および電極142bと、酸化物半導体層144、電極142a、および電極142b、を覆うゲート絶縁層146と、ゲート絶縁層146上に酸化物半導体層144と重畳するように設けられた電極148aと、を有する。電極148aは、トランジスタ162のゲート電極として機能する。電極142aおよび電極142bの一方はトランジスタ162のドレイン電極として機能し、他方はソース電極として機能する。ここで、酸化物半導体層144など、トランジスタに用いられる酸化物半導体層は水素などの不純物が十分に除去され、その後、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層の水素濃度は5×1019atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下とする。なお、上述の酸化物半導体層中の水素濃度は、二次イオン質量分析法SIMS:SecondaryIonMassSpectrometryで測定されるものである。このように、水素濃度が十分に低減され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層では、キャリア濃度が1×1012/cm3未満、望ましくは、1×1011/cm3未満、より望ましくは1.45×1010/cm3未満となる。例えば、室温25°Cでのオフ電流ここでは、単位チャネル幅1μmあたりの値は100zA1zAゼプトアンペアは1×10-21A以下、望ましくは10zA以下となる。このように、i型化真性化または実質的にi型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタトランジスタ162を得ることができる。また、酸化物半導体層144は、アルカリ金属、及びアルカリ土類金属の濃度が充分に低減されたものであることが望ましい。SIMS分析法により測定されるアルカリ金属又はアルカリ土類金属の濃度は、例えば、Naの場合、5×1016cm-3以下、好ましくは1×1016cm-3以下、さらに好ましくは1×1015cm-3以下、Liの場合、5×1015cm-3以下、好ましくは1×1015cm-3以下、Kの場合、5×1015cm-3以下、好ましくは1×1015cm-3以下とする。酸化物半導体は不純物に対して鈍感であり、膜中にはかなりの金属不純物が含まれていても問題がなく、ナトリウムのようなアルカリ金属が多量に含まれる廉価なソーダ石灰ガラスも使えると指摘されている神谷、野村、細野、アモルファス酸化物半導体の物性とデバイス開発の現状、固体物理、2009年9月号、Vol.44、pp.621-633.。しかし、このような指摘は適切でない。アルカリ金属、及びアルカリ土類金属は酸化物半導体にとっては悪性の不純物であり、少ないほうがよい。特にアルカリ金属のうち、Naは酸化物半導体に接する絶縁膜が酸化物であった場合、その中に拡散し、Naとなる。また、酸化物半導体内において、金属と酸素の結合を分断し、あるいは結合中に割り込む。その結果、トランジスタ特性の劣化例えば、ノーマリオン化しきい値の負へのシフト、移動度の低下等をもたらす。加えて、特性のばらつきの原因ともなる。このような問題は、特に酸化物半導体中の水素の濃度が十分に低い場合において顕著となる。したがって、酸化物半導体中の水素の濃度が5×1019cm-3以下、特に5×1018cm-3以下である場合には、アルカリ金属の濃度を上記の値にすることが強く求められる。なお、酸化物半導体層144に錫Sn等のp型を付与する不純物を添加することによって、酸化物半導体層144が若干弱いp型の導電性を示すようにしてもよい。上記のように高純度化された酸化物半導体層は、i型化真性化または実質的にi型化されているので、価電子制御をするための不純物を微量に添加することによって、弱いp型の導電性を示す酸化物半導体層144を得ることができる。こうして、トランジスタ162のしきい値を若干正へシフトさせることができる。そのため、トランジスタ162のノーマリオン化を抑制し、オフ電流を更に低減することもできる。また、トランジスタ162のノーマリオン化を防ぐには、トランジスタ162の酸化物半導体層144に対し、ゲート電極電極148aと反対側の面にも絶縁層を介して第2のゲート電極を設け、当該第2のゲート電極によってしきい値電圧を制御するようにしても良い。なお、トランジスタ162には、微細化に起因して素子間に生じるリークを抑制するために、島状に加工された酸化物半導体層を用いているが、島状に加工されていない構成を採用しても良い。酸化物半導体層を島状に加工しない場合には、加工の際のエッチングによる酸化物半導体層の汚染を防止できる。容量素子164は、電極142b、ゲート絶縁層146、および導電層148b、とで構成される。すなわち、電極142bは、容量素子164の一方の電極として機能し、導電層148bは、容量素子164の他方の電極として機能することになる。このような構成とすることにより、十分な容量を確保することができる。また、酸化物半導体層144とゲート絶縁層146とを積層させる場合には、電極142bと、導電層148bとの絶縁性を十分に確保することができる。さらに、容量が不要の場合は、容量素子164を設けない構成とすることもできる。なお、トランジスタ162および容量素子164において、電極142a、および電極142bの端部は、テーパー形状であることが好ましい。電極142a、電極142bの端部をテーパー形状とすることにより、ゲート絶縁層146の被覆性を向上させ、段切れを防止することができる。ここで、テーパー角は、例えば、30°以上60°以下とする。なお、テーパー角とは、テーパー形状を有する層例えば、電極142aを、その断面基板の表面に垂直な面から観察した際に、当該層の側面と底面がなす傾斜角を示す。トランジスタ162および容量素子164の上には絶縁層150および絶縁層152が設けられている。そして、ゲート絶縁層146、絶縁層150、絶縁層152などに形成された開口には、電極154aが設けられ、絶縁層152上には、電極154aと電気的に接続する配線156が形成される。配線156は、各メモリセルアレイ同じ層に配置されたメモリセルアレイにおいて、メモリセルの一と他のメモリセルとを電気的に接続する配線であり、例えば、ビット線とすることができる。また、電極148aはC1-C2の方向に延びて存在し、各メモリセルアレイ同じ層に配置されたメモリセルアレイにおいて、メモリセルの一と他のメモリセルとを電気的に接続する配線であり、例えば、ワード線とすることができる図16A参照。また図示しないが、導電層148bはC1-C2の方向に延びて存在し、各メモリセルアレイ同じ層に配置されたメモリセルアレイにおいて、メモリセルの一と他のメモリセルとを電気的に接続する配線であり、例えば、容量線とすることができる。また、メモリセルアレイ201aが有する配線156は、電極502aと、電極501aと、電極126と、を介して電極136cと電気的に接続されている。これにより、下層の周辺回路210と、上層のメモリセルアレイ201aのビット線とを電気的に接続することができる。なお、図9Aにおいて、電極501aは、電極126を介して電極136cと電気的に接続する場合について示したがこれに限定されない。メモリセルアレイ201aの直下の絶縁層140に電極136cに達する開口を設けた後、電極501aを形成することによって、電極501aと電極136cとが直接接する構造としてもよい。また、電極148aは、電極557を介して電極556と電気的に接続されている。これにより、下層の周辺回路210と、上層のメモリセルアレイ201aのワード線とを電気的に接続することができる。なお、図16Aにおいて、電極148aは、電極557を介して電極556と電気的に接続する場合について示したがこれに限定されない。メモリセルアレイ201aの直下の絶縁層140に電極556に達する開口を設けた後、電極148aを形成することによって、電極148aと電極556とが直接接する構造としてもよい。また図示しないが、メモリセルアレイ201aのワード線と同様に、容量線として機能する導電層148bも下層の周辺回路210と電気的に接続することができる。次いで、複数のメモリセルアレイ間の配線の電気的に接続方法について説明する。メモリセルアレイ201aの有するビット線と、メモリセルアレイ201bの有するビット線とを電気的に接続する場合について、図9Aを用いて説明する。メモリセルアレイ201aの有するビット線として機能する配線156とメモリセルアレイ201bの有するビット線として機能する配線156とは、電極500、電極501b、電極502b、を介して電気的に接続される。なお、図9Aにおいて、メモリセルアレイ201bの直下の絶縁層140にメモリセルアレイ201aの配線156に達する開口を設けた後、電極501bを形成することによって、電極501bとメモリセルアレイ201aの配線156とが直接接する構造としてもよい。なお、図9Aにおいて、メモリセルアレイ201aのビット線と周辺回路210との電気的接続を行う電極を形成する位置と、メモリセルアレイ201aのビット線とメモリセルアレイ201bのビット線との電気的接続を行う電極を形成する位置とを、平面レイアウト上で大きく異ならせる例を示したがこれに限定されない。複数のメモリセルアレイ間でのビット線の接続位置は、様々な位置とすることができる。例えば、メモリセルアレイ201aのビット線と周辺回路210との電気的接続を行う電極と重ねて、メモリセルアレイ201aのビット線とメモリセルアレイ201bのビット線との電気的接続を行う電極を形成してもよい。また例えば、3つ以上のメモリセルアレイを重ねて配置する場合に、複数のメモリセルアレイ間でのビット線の接続位置を重ねてもよい。接続位置を重ねる平面レイアウトを採用することにより、コンタクト領域に起因する素子面積の増大を抑制することができる。つまり、記憶装置の集積度を高めることができる。メモリセルアレイ201aの有するワード線と、メモリセルアレイ201bの有するワード線とを電気的に接続する場合について、図16Aを用いて説明する。メモリセルアレイ201aの有するワード線として機能する電極148aとメモリセルアレイ201bの有するワード線として機能する電極148aとは、電極551、電極552、電極553を介して電気的に接続される。なお、図16Aにおいて、メモリセルアレイ201bの直下の絶縁層140にメモリセルアレイ201aの電極552に達する開口を設けた後、メモリセルアレイ201bの電極148aを形成することによって、メモリセルアレイ201bの電極148aとメモリセルアレイ201aの電極552とが直接接する構造としてもよい。なお、図16Aにおいて、メモリセルアレイ201aのワード線と周辺回路210との電気的接続を行う電極を形成する位置と、メモリセルアレイ201aのワード線とメモリセルアレイ201bのワード線との電気的接続を行う電極を形成する位置とを、平面レイアウト上で大きく異ならせる例を示したがこれに限定されない。複数のメモリセルアレイ間でのワード線の接続位置は、様々な位置とすることができる。例えば、メモリセルアレイ201aのワード線と周辺回路210との電気的接続を行う電極と重ねて、メモリセルアレイ201aのワード線とメモリセルアレイ201bのワード線との電気的接続を行う電極を形成してもよい。また例えば、3つ以上のメモリセルアレイを重ねて配置する場合に、複数のメモリセルアレイ間でのワード線の接続位置を重ねてもよい。接続位置を重ねる平面レイアウトを採用することにより、コンタクト領域に起因する素子面積の増大を抑制することができる。つまり、記憶装置の集積度を高めることができる。また、図示していないが、複数のメモリセルアレイ間での容量線の電気的接続についても、上記ワード線の接続と同様に行うことができる。図9Aや図16Aに示す記憶装置において、上部のメモリセルアレイ201aと下部の周辺回路210との間に絶縁層140が設けられている。本発明は、複数のメモリセルアレイを積層することが特徴である。そのため、絶縁層140の表面、絶縁層152の表面はCMP等を用いて平坦化されていることが望ましい。トランジスタ160のチャネル形成領域には、酸化物半導体以外の半導体材料が用いられている。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路論理回路、駆動回路などを好適に実現することが可能である。一方で、トランジスタ162のチャネル形成領域には、酸化物半導体材料が用いられている。本明細書等に開示される酸化物半導体材料を用いたトランジスタは、極めて小さいオフ電流を実現できる。この特性により、メモリセル170において、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。ここで、トランジスタ162をノーマリオフエンハンスメント型のトランジスタとし、電力の供給がない場合において、トランジスタ162のゲートには接地電位が入力される構成とすることができる。こうして、電力の供給が無い場合において、トランジスタ162はオフ状態を維持することができ、記憶内容を保持し続けることができる。また、メモリセル170では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、メモリセル170では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタ162のオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。このように、酸化物半導体以外の材料を用いたトランジスタ換言すると、十分な高速動作が可能なトランジスタを用いた駆動回路などの周辺回路と、酸化物半導体を用いたトランジスタより広義には、十分にオフ電流が小さいトランジスタを用いた記憶回路とを一体に備えることで、これまでにない特徴を有する記憶装置を実現することができる。また、図9に示す周辺回路210が有する駆動回路や制御回路は、図1又は図2に示すように配置されている。これにより、記憶装置の面積の縮小化及び小型化を図ることができる。メモリセルの断面構成及び平面構成図10は、メモリセルの構成の一例である。図10Aには、メモリセルの断面を、図10Bには、メモリセルの平面を、それぞれ示す。ここで、図10Aは、図10BのA1-A2における断面に相当する。図10に示すメモリセルは、酸化物半導体を用いたトランジスタ162を有する。酸化物半導体を用いたトランジスタ162は、その特性により長時間の電荷保持を可能とする。なお、図10に示すメモリセルは、図5に示すメモリセルの回路図に相当する。図10に示したメモリセルの構成は、図9Bや図16Bを用いて説明した構成と同様であるので、同じ部分は同じ符号を用いて示し、説明は省略する。図11、図12、図17、及び図18に、図10とは異なるメモリセルの構成例を示す。図11Aに示すトランジスタ162は、酸化物半導体層144と、電極142a、電極142bとの間に、ソース領域又はドレイン領域として機能する酸化物導電層143a、酸化物導電層143bが設けられている。酸化物半導体層144と、電極142a、電極142bとの間に、ソース領域又はドレイン領域として機能する酸化物導電層143a、酸化物導電層143bを設けることにより、ソース領域及びドレイン領域の低抵抗化を図ることができ、トランジスタ162を高速動作させることができる。また、酸化物半導体層144と、酸化物導電層と、ソース電極又はドレイン電極とを積層することにより、トランジスタ162の耐圧を向上させることができる。また、容量素子164は、酸化物導電層143bと、電極142bと、ゲート絶縁層146と、導電層148bと、で構成されている。図11Bに示すトランジスタ162は、酸化物半導体層144と、電極142a、電極142bとの間に、ソース領域又はドレイン領域として機能する酸化物導電層143a、酸化物導電層143bが設けられている点で、図11Aと共通している。図11Aに示すトランジスタ162では、酸化物導電層143a、酸化物導電層143bが酸化物半導体層144の上面及び側面で接しているのに対し、図11Bに示すトランジスタ162では、酸化物導電層143a、酸化物導電層143bが酸化物半導体層144の上面で接している。このような構成とする場合であっても、ソース領域及びドレイン領域の低抵抗化を図ることができ、トランジスタ162を高速動作させることができる。また、酸化物半導体層144と、酸化物導電層と、ソース電極又はドレイン電極とを積層することにより、トランジスタ162の耐圧を向上させることができる。また、容量素子164の構成については、図10等の記載を参酌することができる。図12Aに示すトランジスタ162は、絶縁層140上に、電極142a、電極142b、酸化物半導体層144、ゲート絶縁層146、電極148aを含む点で、図10に示すトランジスタ162と共通している。図12Aに示すトランジスタ162と、図10に示すトランジスタ162との相違は、酸化物半導体層144と、電極142a、電極142bと、が電気的に接続する位置である。すなわち、図10Aに示すトランジスタ162は、酸化物半導体層144を形成後に、電極142a、電極142bを形成することで、少なくとも酸化物半導体層144の上面の一部が、電極142a、電極142bと接している。これに対して、図12Aに示すトランジスタ162は、電極142a、電極142bの上面の一部が、酸化物半導体層144と接している。また、容量素子164の構成については、図10等の記載を参酌することができる。図10、図11及び図12Aでは、トップゲート構造のトランジスタを示したが、ボトムゲート構造としてもよい。図12B及び図12Cに、ボトムゲート構造のトランジスタを示す。図12Bに示すトランジスタ162は、絶縁層140上に、電極148aが設けられ、電極148a上にゲート絶縁層146が設けられ、ゲート絶縁層146上に電極142a、電極142bが設けられ、ゲート絶縁層146、電極142a、及び電極142b上に、電極148aと重畳するように酸化物半導体層144が設けられている。また、容量素子164は、絶縁層140上に設けられた導電層148bと、ゲート絶縁層146と、電極142bとで、構成されている。また、トランジスタ162及び容量素子164上に、絶縁層150及び絶縁層151が設けられている。図10Aにおける絶縁層152は、絶縁層151上に設けられる。図12Cに示すトランジスタ162は、絶縁層140上に、電極148a、ゲート絶縁層146、電極142a、電極142b、酸化物半導体層144を含む点で、図12Bに示すトランジスタ162と共通している。図12Cに示すトランジスタ162と、図12Bに示すトランジスタ162との相違は、酸化物半導体層144と、電極142a、電極142bと、が接する位置である。すなわち、図12Bに示すトランジスタ162は、電極142a、電極142bを形成後に、酸化物半導体層144を形成することで、少なくとも酸化物半導体層144の下面の一部が、電極142a、電極142bと接している。これに対して、図12Cに示すトランジスタ162は、電極142a、電極142bの下面の一部が、酸化物半導体層144と接している。また、容量素子164の構成等については、図12Bの記載を参酌することができる。また、トランジスタ162の構造は、チャネル形成領域の上下にゲート絶縁層を介して配置された2つのゲート電極を有する、デュアルゲート構造としてもよい。図12Dに、デュアルゲート構造のトランジスタを示す。図12Dに示すトランジスタ162は、絶縁層140上に、電極148a、ゲート絶縁層146、電極142a、電極142b、酸化物半導体層144を含む点で、図12Bに示すトランジスタ162と共通している。図12Dでは、さらに、電極142a、電極142b、及び酸化物半導体層144を覆うように絶縁層150が設けられており、絶縁層150上には、酸化物半導体層144と重畳するように導電層159が設けられている。絶縁層150は、トランジスタ162の第2のゲート絶縁層として機能し、導電層159は、トランジスタ162の第2のゲート電極として機能する。このような構造とすることにより、トランジスタ162の信頼性を調べるためのバイアス-熱ストレス試験以下、BT試験というにおいて、BT試験前後におけるトランジスタ162のしきい値電圧の変化量をより低減することができる。導電層159は、電位が電極148aと同じでもよいし、異なっていても良い。また、導電層159の電位がGND、0V、或いはフローティング状態であってもよい。また、図11や、図12では、導電層148bと、ゲート絶縁層146と、電極142bとで容量素子164を形成する構成を例示したが、これに限定されない。容量素子164と、トランジスタ162が重なるように容量素子164を設けることによって、メモリセルの面積を低減することができる。こうして、記憶装置の単位面積あたりの記憶容量を高めることができる。また、配線間容量等で寄生容量が生じる場合、それを容量素子164の代わりにすることもできる。例えば、図17Aに示す様に、容量素子164は、電極142bと、絶縁層842を挟んで重なる電極840によって形成することができる。なお、図17Aにおいてその他の構成は図12Aと同様である。例えば、図17Bに示す様に、容量素子164は、電極142bと、絶縁層150及びゲート絶縁層146を挟んで重なる電極841によって形成することができる。なお、図17Bにおいてその他の構成は図12Aと同様である。なお、図17Bにおいて、電極841と電極148aは、互いに重ならないように設けられることが望ましい。例えば、図17Cに示す様に、容量素子164は、電極142bと、絶縁層842及びゲート絶縁層146を挟んで重なる電極840によって形成することができる。なお、図17Cにおいてその他の構成は図12Bと同様である。なお、図17Cにおいて、電極840と電極148aは、互いに重ならないように設けられることが望ましい。例えば、図17Dに示す様に、容量素子164は、電極142bと、絶縁層150及び絶縁層151を挟んで重なる電極841によって形成することができる。なお、図17Dにおいてその他の構成は図12Bと同様である。なお図17Dでは、容量素子164の誘電層として絶縁層150及び絶縁層151の両方を用いる例を示したがこれに限定されず、容量素子164の誘電層として絶縁層150のみを用いてもよい。例えば、図18Aに示す様に、容量素子164は、電極142bと、絶縁層842及びゲート絶縁層146を挟んで重なる電極840によって形成することができる。なお、図18Aにおいてその他の構成は図12Cと同様である。なお、図18Aにおいて、電極840と電極148aは、互いに重ならないように設けられることが望ましい。例えば、図18Bに示す様に、容量素子164は、電極142bと、絶縁層150及び絶縁層151を挟んで重なる電極841によって形成することができる。なお、図18Bにおいてその他の構成は図12Cと同様である。なお図18Bでは、容量素子164の誘電層として絶縁層150及び絶縁層151の両方を用いる例を示したがこれに限定されず、容量素子164の誘電層として絶縁層150のみを用いてもよい。例えば、図18Cに示す様に、容量素子164は、電極142bと、絶縁層842及びゲート絶縁層146を挟んで重なる電極840によって形成することができる。なお、図18Cにおいてその他の構成は図12Dと同様である。なお、図18Cにおいて、電極840と電極148aは、互いに重ならないように設けられることが望ましい。例えば、図18Dに示す様に、容量素子164は、電極142bと、絶縁層150を挟んで重なる電極841によって形成することができる。なお、図18Dにおいてその他の構成は図12Dと同様である。なお、図17及び図18で示したメモリセルの容量素子164の構成は、図11で示したメモリセルの構成にも適用することができる。また、図37Aや図37Bに示すように、隣り合うメモリセル170cとメモリセル170dにおいて、電極154aを共有することができる。電極154a及び当該電極が設けられた開口を隣り合うメモリセルにおいて共有することによって、メモリセルアレイを高集積化することができる。図37Aは、図12Aに示したトランジスタ162と同様の構成のトランジスタ162と、図12Aに示した容量素子164において酸化物半導体層144もその誘電層とした構成の容量素子164とを有するメモリセル170c及びメモリセル170dにおいて、ビット線として機能する配線156と、トランジスタ162のソースまたはドレインとの電気的接続を行う電極154aを共有した構成に相当する。図37Bは、図18Bに示したトランジスタ162と同様の構成のトランジスタ162と、図18Bに示した容量素子164と同様の構成の容量素子164とを有するメモリセル170c及びメモリセル170dにおいて、ビット線として機能する配線156と、トランジスタ162のソースまたはドレインとの電気的接続を行う電極154aを共有した構成に相当する。更に、図9で示した記憶装置の構成において、メモリセル170として、図18Bで示したメモリセルを適用した例を、図19に示す。図19において、図9や図18Bと同じ部分は同じ符号を用いて示し、説明は省略する。図18Bで示したメモリセルでは、メモリセルの面積を低減することができる。そのため、図19に示す記憶装置では、単位面積あたりの記憶容量を高めることができる。なお、積層するメモリセルは、図18Bのみに限定されるものではなく、図17、図18に示したいずれの構成のメモリセルであってもよい。また、図17、図18に示したメモリセルの構成とは別の容量素子の構成を有するメモリセルであってもよい。メモリセルアレイの作製方法次に、メモリセルアレイの作製方法について、図13を参照して説明する。図13では、1つのメモリセルを例示するが、複数のメモリセルを同時に作製し、メモリセルアレイを作製することができる。また、図13で示した方法と同様の方法を繰り返すことによって、多層に積層された複数のメモリセルアレイを形成することができる。まず、絶縁層140の上に酸化物半導体層を形成し、当該酸化物半導体層を加工して、酸化物半導体層144を形成する図13A参照。絶縁層140は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成する。絶縁層140に、誘電率の低いlow-k材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能となるため好ましい。なお、絶縁層140には、上述の材料を用いた多孔性の絶縁層を適用してもよい。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層140は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。絶縁層140は、上述の材料を用いて単層構造または積層構造で形成することができる。本実施の形態では、絶縁層140として、酸化シリコンを用いる場合について説明する。酸化物半導体層144に用いる酸化物半導体としては、少なくともインジウムInあるいは亜鉛Znを含むことが好ましい。特にInとZnを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウムGaを有することが好ましい。また、スタビライザーとしてスズSnを有することが好ましい。また、スタビライザーとしてハフニウムHfを有することが好ましい。また、スタビライザーとしてアルミニウムAlを有することが好ましい。また、他のスタビライザーとして、ランタノイドである、ランタンLa、セリウムCe、プラセオジムPr、ネオジムNd、サマリウムSm、ユウロピウムEu、ガドリニウムGd、テルビウムTb、ジスプロシウムDy、ホルミウムHo、エルビウムEr、ツリウムTm、イッテルビウムYb、ルテチウムLuのいずれか一種あるいは複数種を有してもよい。例えば、酸化物半導体層144として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるIn-Zn系酸化物、Sn-Zn系酸化物、Al-Zn系酸化物、Zn-Mg系酸化物、Sn-Mg系酸化物、In-Mg系酸化物、In-Ga系酸化物、三元系金属の酸化物であるIn-Ga-Zn系酸化物IGZOとも表記する、In-Al-Zn系酸化物、In-Sn-Zn系酸化物、Sn-Ga-Zn系酸化物、Al-Ga-Zn系酸化物、Sn-Al-Zn系酸化物、In-Hf-Zn系酸化物、In-La-Zn系酸化物、In-Ce-Zn系酸化物、In-Pr-Zn系酸化物、In-Nd-Zn系酸化物、In-Sm-Zn系酸化物、In-Eu-Zn系酸化物、In-Gd-Zn系酸化物、In-Tb-Zn系酸化物、In-Dy-Zn系酸化物、In-Ho-Zn系酸化物、In-Er-Zn系酸化物、In-Tm-Zn系酸化物、In-Yb-Zn系酸化物、In-Lu-Zn系酸化物、四元系金属の酸化物であるIn-Sn-Ga-Zn系酸化物、In-Hf-Ga-Zn系酸化物、In-Al-Ga-Zn系酸化物、In-Sn-Al-Zn系酸化物、In-Sn-Hf-Zn系酸化物、In-Hf-Al-Zn系酸化物を用いることができる。なお、ここで、例えば、In-Ga-Zn系酸化物とは、InとGaとZnを主成分として有する酸化物という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素が入っていてもよい。また、酸化物半導体層144として、InMO3ZnOmm>0、且つ、mは整数でないで表記される材料を用いてもよい。なお、Mは、Ga、Fe、Mn及びCoから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、In3SnO5ZnOnn>0、且つ、nは整数で表記される材料を用いてもよい。例えば、In:Ga:Zn=1:1:1=1/3:1/3:1/3あるいはIn:Ga:Zn=2:2:1=2/5:2/5:1/5の原子数比のIn-Ga-Zn系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1:1:1=1/3:1/3:1/3、In:Sn:Zn=2:1:3=1/3:1/6:1/2あるいはIn:Sn:Zn=2:1:5=1/4:1/8:5/8の原子数比のIn-Sn-Zn系酸化物やその組成の近傍の酸化物を用いるとよい。しかし、これらに限られず、必要とする半導体特性移動度、しきい値、ばらつき等に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。例えば、In-Sn-Zn系酸化物では比較的容易に高い移動度が得られる。しかしながら、In-Ga-Zn系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。なお、例えば、In、Ga、Znの原子数比がIn:Ga:Zn=a:b:cabc=1である酸化物の組成が、原子数比がIn:Ga:Zn=A:B:CABC=1の酸化物の組成の近傍であるとは、a、b、cが、a―A2b―B2c―C2≦r2を満たすことをいい、rは、例えば、0.05とすればよい。他の酸化物でも同様である。酸化物半導体層144は、単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さRaが1nm以下、好ましくは0.3nm以下、より好ましくは0.1nm以下の表面上に形成するとよい。なお、Raは、JISB0601で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、基準面から指定面までの偏差の絶対値を平均した値と表現でき、以下の式にて定義される。なお、上記において、S0は、測定面座標x1,y1x1,y2x2,y1x2,y2で表される4点によって囲まれる長方形の領域の面積を指し、Z0は測定面の平均高さを指す。Raは原子間力顕微鏡AFM:AtomicForceMicroscopeにて評価可能である。また、酸化物半導体層144の厚さは、3nm以上30nm以下とするのが望ましい。酸化物半導体層を厚くしすぎると例えば、膜厚を50nm以上、トランジスタがノーマリーオンとなってしまう恐れがあるためである。酸化物半導体層144は、水素、水、水酸基又は水素化物などの不純物が混入しにくい方法で作製するのが望ましい。酸化物半導体層は、例えば、スパッタリング法などを用いて作製することができる。本実施の形態では、酸化物半導体層144を、In-Ga-Zn-O系の酸化物ターゲットを用いたスパッタリング法により形成する。In-Ga-Zn-O系の酸化物ターゲットとしては、例えば、組成比として、In2O3:Ga2O3:ZnO=1:1:1[mol数比]の酸化物ターゲットを用いることができる。なお、ターゲットの材料および組成を上述に限定する必要はない。例えば、In2O3:Ga2O3:ZnO=1:1:2[mol数比]の組成比の酸化物ターゲットを用いることもできる。また、ITZOと呼ばれるIn-Sn-Zn系酸化物を形成する場合は、用いるターゲットの組成比は、In:Sn:Znが原子数比で、1:2:2、2:1:3、1:1:1、または20:45:35などとなる酸化物ターゲットを用いる。酸化物ターゲットの充填率は、90以上100以下、好ましくは95以上99.9以下とする。充填率の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体層を緻密な膜とすることができるためである。成膜の雰囲気は、希ガス代表的にはアルゴン雰囲気下、酸素雰囲気下、または、希ガスと酸素の混合雰囲気下などとすればよい。また、酸化物半導体層への水素、水、水酸基、水素化物などの混入を防ぐために、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを用いた雰囲気とすることが望ましい。例えば、酸化物半導体層144は、次のように形成することができる。まず、減圧状態に保持された成膜室内に基板を保持し、基板温度が、200°Cを超えて500°C以下、好ましくは300°Cを超えて500°C以下、より好ましくは350°C以上450°C以下となるように加熱する。次に、成膜室内の残留水分を除去しつつ、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを導入し、上記ターゲットを用いて基板上に酸化物半導体層を成膜する。成膜室内の残留水分を除去するためには、排気手段として、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどの吸着型の真空ポンプを用いることが望ましい。また、排気手段は、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素、水、水酸基または水素化物などの不純物より好ましくは炭素原子を含む化合物もなどが除去されているため、当該成膜室で成膜した酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純物の濃度を低減することができる。成膜中の基板温度が低温例えば、100°C以下の場合、酸化物半導体に水素原子を含む物質が混入するおそれがあるため、基板を上述の温度で加熱することが好ましい。基板を上述の温度で加熱して、酸化物半導体層の成膜を行うことにより、基板温度は高温となるため、水素結合は熱により切断され、水素原子を含む物質が酸化物半導体層に取り込まれにくい。したがって、基板が上述の温度で加熱された状態で、酸化物半導体層の成膜を行うことにより、酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純物の濃度を十分に低減することができる。また、スパッタリングによる損傷を軽減することができる。成膜条件の一例として、基板とターゲットの間との距離を60mm、圧力を0.4Pa、直流DC電源を0.5kW、基板温度を400°C、成膜雰囲気を酸素酸素流量比率100雰囲気とする。なお、パルス直流電源を用いると、成膜時に発生する粉状物質パーティクル、ごみともいうが軽減でき、膜厚分布も均一となるため好ましい。なお、酸化物半導体層をスパッタリング法により形成する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、酸化物半導体層の被形成表面に付着している粉状物質パーティクル、ごみともいうを除去することが好ましい。逆スパッタとは、基板に電圧を印加し、基板近傍にプラズマを形成して、基板側の表面を改質する方法である。なお、アルゴンに代えて、窒素、ヘリウム、酸素などのガスを用いてもよい。また、酸化物半導体層を加工することによって、酸化物半導体層144を形成する。酸化物半導体層の加工は、所望の形状のマスクを酸化物半導体層上に形成した後、当該酸化物半導体層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。なお、酸化物半導体層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。その後、酸化物半導体層144に対して、熱処理第1の熱処理を行ってもよい。熱処理を行うことによって、酸化物半導体層144中に含まれる水素原子を含む物質をさらに除去することができる。熱処理の温度は、不活性ガス雰囲気下、250°C以上700°C以下、好ましくは450°C以上600°C以下、または基板の歪み点未満とする。不活性ガス雰囲気としては、窒素、または希ガスヘリウム、ネオン、アルゴン等を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、6N99.9999以上、好ましくは7N99.99999以上すなわち、不純物濃度が1ppm以下、好ましくは0.1ppm以下とする。熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、450°C、1時間の条件で行うことができる。この間、酸化物半導体層144は大気に触れさせず、水や水素の混入が生じないようにする。熱処理を行うことによって不純物を低減し、極めて優れた特性のトランジスタを実現することができる。なお、酸化物半導体層144に錫Sn等のp型を付与する不純物を添加することによって、酸化物半導体層144が若干弱いp型の導電性を示すようにしてもよい。上記のように高純度化された酸化物半導体層に、価電子制御をするための不純物を微量に添加することによって、弱いp型の導電性を示す酸化物半導体層144を得ることができる。こうして、トランジスタ162のしきい値を若干正へシフトさせることができる。そのため、トランジスタ162のノーマリオン化を抑制し、オフ電流を更に低減することもできる。ところで、上述の熱処理には水素や水などを除去する効果があるため、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該熱処理は、例えば、酸化物半導体層を島状に加工する前、ゲート絶縁膜の形成後などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。次に、酸化物半導体層144などの上に、ソース電極およびドレイン電極これと同じ層で形成される配線を含むを形成するための導電層を形成し、当該導電層を加工して、電極142a、電極142bを形成する図13B参照。導電層は、PVD法や、CVD法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。導電層は、単層構造であっても良いし、2層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された2層構造、窒化チタン膜上にチタン膜が積層された2層構造、チタン膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有する電極142a、電極142bへの加工が容易であるというメリットがある。また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウムIn2O3、酸化スズSnO2、酸化亜鉛ZnO、酸化インジウム酸化スズIn2O3―SnO2、ITOと略記する場合がある、酸化インジウム酸化亜鉛In2O3―ZnO、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。導電層のエッチングは、形成される電極142a、電極142bの端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、30°以上60°以下であることが好ましい。電極142a、電極142bの端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層146の被覆性を向上し、段切れを防止することができる。上部のトランジスタのチャネル長Lは、電極142a、及び電極142bの下端部の間隔によって決定される。なお、チャネル長Lが25nm未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数nm~数10nmと波長の短い超紫外線ExtremeUltravioletを用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長Lを、10nm以上1000nm1μm以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、記憶装置の消費電力を低減することも可能である。次に、電極142a、電極142bを覆い、かつ、酸化物半導体層144の一部と接するように、ゲート絶縁層146を形成する図13C参照。ゲート絶縁層146は、CVD法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層146は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化ガリウム、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムアルミネートHfAlxOyx>0、y>0、などを含むように形成するのが好適である。ゲート絶縁層146は、単層構造としても良いし、上記の材料を組み合わせて積層構造としても良い。また、その厚さは特に限定されないが、記憶装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層146に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムアルミネートHfAlxOyx>0、y>0、などの高誘電率high-k材料を用いると良い。high-k材料をゲート絶縁層146に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、high-k材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。また、酸化物半導体層144に接する絶縁層本実施の形態においては、絶縁層140及びゲート絶縁層146は、第13族元素および酸素を含む絶縁材料としてもよい。酸化物半導体材料には第13族元素を含むものが多く、第13族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体層に接する絶縁層に用いることで、酸化物半導体層との界面の状態を良好に保つことができる。ここで、第13族元素を含む絶縁材料とは、絶縁材料に一または複数の第13族元素を含むことを意味する。第13族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量原子よりアルミニウムの含有量原子が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量原子がアルミニウムの含有量原子以上のものを示す。例えば、ガリウムを含有する酸化物半導体層に接してゲート絶縁層を形成する場合に、ゲート絶縁層に酸化ガリウムを含む材料を用いることで酸化物半導体層とゲート絶縁層の界面特性を良好に保つことができる。また、酸化物半導体層と酸化ガリウムを含む絶縁層とを接して設けることにより、酸化物半導体層と絶縁層の界面における水素のパイルアップを低減することができる。なお、絶縁層に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁層を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層への水の侵入防止という点においても好ましい。また、酸化物半導体層144に接する絶縁層は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法またはイオンドーピング法を用いて行ってもよい。例えば、酸化物半導体層144に接する絶縁層として酸化ガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をGa2OxX=3α、0<α<1とすることができる。また、酸化物半導体層144に接する絶縁層として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をAl2OXX=3α、0<α<1とすることができる。または、酸化物半導体層144に接する絶縁層として酸化ガリウムアルミニウム酸化アルミニウムガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムアルミニウム酸化アルミニウムガリウムの組成をGaXAl2-XO3α0<X<2、0<α<1とすることができる。酸素ドープ処理等を行うことにより、化学量論的組成比より酸素が多い領域を有する絶縁層を形成することができる。このような領域を備える絶縁層と酸化物半導体層が接することにより、絶縁層中の過剰な酸素が酸化物半導体層に供給され、酸化物半導体層中、または酸化物半導体層と絶縁層の界面における酸素不足欠陥を低減し、酸化物半導体層をi型化またはi型に限りなく近い酸化物半導体とすることができる。なお、化学量論的組成比より酸素が多い領域を有する絶縁層は、ゲート絶縁層146に代えて、酸化物半導体層144の下地膜として形成する絶縁層140に適用しても良く、ゲート絶縁層146および下地の絶縁層140の双方に適用しても良い。ゲート絶縁層146の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第2の熱処理を行うのが望ましい。熱処理の温度は、200°C以上450°C以下、望ましくは250°C以上350°C以下である。例えば、窒素雰囲気下で250°C、1時間の熱処理を行えばよい。第2の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層146が酸素を含む場合、酸化物半導体層144に酸素を供給し、該酸化物半導体層144の酸素欠損を補填して、i型真性半導体またはi型に限りなく近い酸化物半導体層を形成することもできる。なお、本実施の形態では、ゲート絶縁層146の形成後に第2の熱処理を行っているが、第2の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第2の熱処理を行っても良い。また、第1の熱処理に続けて第2の熱処理を行っても良いし、第1の熱処理に第2の熱処理を兼ねさせても良いし、第2の熱処理に第1の熱処理を兼ねさせても良い。上述のように、第1の熱処理と第2の熱処理の少なくとも一方を適用することで、酸化物半導体層144を、その水素原子を含む物質が極力含まれないように高純度化することができる。次に、ゲート電極これと同じ層で形成される配線を含むを形成するための導電層を形成し、当該導電層を加工して、電極148aおよび導電層148bを形成する図13D参照。電極148aおよび導電層148bは、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。なお、電極148aおよび導電層148bは、単層構造としても良いし、積層構造としても良い。次に、ゲート絶縁層146、電極148a、および導電層148b上に、絶縁層150を形成する図13E参照。絶縁層150は、PVD法やCVD法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁層150には、誘電率の低い材料や、誘電率の低い構造多孔性の構造などを用いることが望ましい。絶縁層150の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。なお、本実施の形態では、絶縁層150の単層構造としているが、開示する発明の一態様はこれに限定されず、2層以上の積層構造としても良い。次に、絶縁層150上に、絶縁層152を形成する図13E参照。なお、本発明の特徴は、メモリセルを複数積層する点にある。そのため、絶縁層152の表面はCMP等で平坦化されていることが望ましい。次に、ゲート絶縁層146、絶縁層150及び絶縁層152に、電極142aにまで達する開口を形成する。開口に電極154aを形成する。その後、絶縁層152上に電極154aと接する配線156を形成する図13E参照。なお、当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。配線156は、PVD法や、CVD法を用いて導電層を形成した後、当該導電層をエッチング加工することによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。より具体的には、例えば、電極154aは、絶縁層150及び絶縁層152の開口を含む領域にPVD法によりチタン膜を薄く形成し、PVD法によりチタン膜を薄く5nm程度形成した後に、開口に埋め込むようにアルミニウム膜を形成する方法を適用して作製することができる。ここで、PVD法により形成されるチタン膜は、被形成面の酸化膜自然酸化膜などを還元し、下部電極などここでは電極142aとの接触抵抗を低減させる機能を有する。また、アルミニウム膜のヒロックを防止することができる。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。以上により、高純度化された酸化物半導体層144を用いたトランジスタ162、および容量素子164が完成する図13E参照。ここで、図13Eに示したメモリセル上にメモリセルを積層する構成では、配線156を覆うように絶縁層140を形成する。そして、絶縁層140に開口を形成し、図9Aの電極500や図16Aの電極553を形成する。その後、図13A乃至図13Eで示した作製工程を繰り返すことのよって、複数のメモリセルが積層された構成を実現することができる。絶縁層140は、PVD法やCVD法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料、ポリイミド、アクリル等の有機材料を含む材料を用いて、単層又は積層で形成することができる。なお、図9Aに示した、電極501a及び電極501bは、電極142a及び電極142bと同様に作製することができる。図9Aに示した、電極502a及び電極502bは、電極154aと同様に作製することができる。なお、図16Aに示した、電極552は、配線156と同様に作製することができる。図16Aに示した、電極551は、電極154aと同様に作製することができる。なお、図12Aに示すトランジスタ162及び容量素子164を形成する場合、絶縁層140上に電極142a、電極142bを形成し、絶縁層140及び電極142a、電極142b上に酸化物半導体層144を形成する。次に、電極142a、電極142b、及び酸化物半導体層144上にゲート絶縁層146を形成する。その後、ゲート絶縁層146上に、酸化物半導体層144と重畳するように電極148aを形成し、電極142bと重畳するように導電層148bを形成する。また、図12Bに示すトランジスタ162及び容量素子164を形成する場合、絶縁層140上に電極148a、導電層148bを形成し、絶縁層140、電極148a及び導電層148b上にゲート絶縁層146を形成する。次に、ゲート絶縁層146上に、電極142a、電極142bを形成する。その後、ゲート絶縁層146上に、電極148aと重畳するように酸化物半導体層144を形成することで、トランジスタ162及び容量素子164が完成する。なお、トランジスタ162及び容量素子164を覆うように絶縁層150及び絶縁層151を形成してもよい。例えば、絶縁層150は、酸素雰囲気下による熱処理や、酸素ドープにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましく、絶縁層151は、水や水素を透過しにくい状態とすることが好ましい。絶縁層151は、水や水素を透過しにくい状態とすることで、酸化物半導体層144に水や水素が浸入することを防止し、絶縁層150を化学量論的組成比より酸素が多い状態とすることで、酸化物半導体層144の酸素欠損を補填して、i型またはi型に限りなく近い酸化物半導体層144を形成することができるからである。また、図12Cに示すトランジスタ162及び容量素子164を形成する場合、絶縁層140上に電極148a、導電層148bを形成し、絶縁層140、電極148a及び導電層148b上にゲート絶縁層146を形成する。次に、ゲート絶縁層146上に、電極148aと重畳するように酸化物半導体層144を形成する。その後、酸化物半導体層144上に電極142a、電極142bを形成することで、トランジスタ162及び容量素子164が完成する。なお、絶縁層150及び絶縁層151については、図12Bの記載を参酌できる。また、図12Dに示すトランジスタ162及び容量素子164を形成する場合、絶縁層140上に電極148a、導電層148bを形成し、絶縁層140、電極148a図12Dにおいては第1のゲート電極及び電極層148上にゲート絶縁層146図12Dにおいては第1のゲート絶縁層を形成する。次に、ゲート絶縁層146上に、電極148aと重畳するように酸化物半導体層144を形成し、酸化物半導体層144上に電極142a、電極142bを形成する。その後、酸化物半導体層144及び電極142a、電極142b上に絶縁層150図12Dにおいては第2のゲート絶縁層を形成し、酸化物半導体層144と重畳するように導電層159図12Dにおいては第2のゲート電極を形成することで、トランジスタ162及び容量素子164が完成する。なお、導電層159の材料や作製方法は、電極148aの材料や作製方法の記載を参酌できる。次に、図11A及び図11Bに示すトランジスタ162及び容量素子164の作製方法について説明する。図11Aに示すトランジスタ162及び容量素子164の作製方法について説明する。まず、絶縁層140上に酸化物半導体層144を形成し、絶縁層140及び酸化物半導体層144上に、酸化物導電層及び導電層の積層を成膜する。酸化物導電層の成膜方法は、スパッタリング法や真空蒸着法電子ビーム蒸着法などや、アーク放電イオンプレーティング法や、スプレー法を用いる。酸化物導電層の材料としては、酸化亜鉛、酸化亜鉛アルミニウム、酸化窒化亜鉛アルミニウム、酸化亜鉛ガリウム、インジウム錫酸化物などを適用することができる。また、上記の材料に酸化シリコンを含ませてもよい。なお、導電層の成膜方法及び材料については、電極142a、電極142bを形成するための導電層の記載を参酌できる。次に、導電層上にマスクを形成し、導電層及び酸化物導電層を選択的にエッチングすることによって、電極142a、電極142b、及び酸化物導電層143a、143bを形成する。なお、導電層及び酸化物導電層のエッチング処理の際、酸化物半導体層が過剰にエッチングされないように、エッチング条件エッチング材の種類、濃度、エッチング時間等を適宜調整する。次に、電極142a、電極142b、及び酸化物半導体層144上にゲート絶縁層146を形成する。その後、ゲート絶縁層146上に、酸化物半導体層144と重畳するように電極148aを形成し、電極142bと重畳するように導電層148bを形成する。以上により、トランジスタ162及び容量素子164が完成する図11A参照。図11Bに示すトランジスタ162及び容量素子164を作製する場合、酸化物半導体層と酸化物導電層の積層を形成し、酸化物半導体層と酸化物導電層との積層を同じフォトリソグラフィ工程によって形状を加工して、島状の酸化物半導体層及び酸化物導電層を形成する。次に、島状の酸化物導電層上に電極142a、電極142bを形成した後、電極142a、電極142bをマスクとして、島状の酸化物導電層をエッチングすることで、ソース領域又はドレイン領域となる酸化物導電層143a、143bを形成する。次に、電極142a、電極142b、及び酸化物半導体層144上にゲート絶縁層146を形成する。その後、ゲート絶縁層146上に、酸化物半導体層144と重畳するように電極148aを形成し、電極142bと重畳するように導電層148bを形成する。以上により、トランジスタ162及び容量素子164が完成する図11B参照。本実施の形態において示すトランジスタ162では、酸化物半導体層144が高純度化されているため、その水素濃度は、5×1019atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下である。また、酸化物半導体層144のキャリア密度は、一般的なシリコンウェハにおけるキャリア密度1×1014/cm3程度と比較して、十分に小さい値例えば、1×1012/cm3未満、より好ましくは、1.45×1010/cm3未満をとる。そして、トランジスタ162のオフ電流も十分に小さくなる。例えば、トランジスタ162の室温25°Cでのオフ電流ここでは、単位チャネル幅1μmあたりの値は100zA1zAゼプトアンペアは1×10-21A以下、望ましくは10zA以下となる。また、酸化物半導体層144は、アルカリ金属、及びアルカリ土類金属の濃度が充分に低減されており、アルカリ金属又はアルカリ土類金属の濃度は、例えば、Naの場合、5×1016cm-3以下、好ましくは1×1016cm-3以下、さらに好ましくは1×1015cm-3以下、Liの場合、5×1015cm-3以下、好ましくは1×1015cm-3以下、Kの場合、5×1015cm-3以下、好ましくは1×1015cm-3以下となる。このように高純度化され、真性化された酸化物半導体層144を用いることで、トランジスタ162のオフ電流を十分に低減することが容易になる。そして、このようなトランジスタ162を用いることで、極めて長期にわたり記憶内容を保持することが可能な記憶装置が得られる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態3上記実施の形態において、トランジスタ162のチャネル形成領域として用いることのできる酸化物半導体層の一形態を、図14を用いて説明する。本実施の形態の酸化物半導体層は、第1の結晶性酸化物半導体層上に第1の結晶性酸化物半導体層よりも厚い第2の結晶性酸化物半導体層を有する積層構造である。次に、絶縁層140上に膜厚1nm以上10nm以下の第1の酸化物半導体膜を形成する。本実施の形態では、絶縁層140として、PCVD法またはスパッタリング法を用いて、50nm以上600nm以下の膜厚の酸化物絶縁層を形成する。例えば、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜から選ばれた一層またはこれらの積層を用いることができる。第1の酸化物半導体膜の形成は、スパッタリング法を用い、そのスパッタリング法による成膜時における基板温度は200°C以上400°C以下とする。本実施の形態では、酸化物半導体用ターゲットIn-Ga-Zn-O系酸化物半導体用ターゲットIn2O3:Ga2O3:ZnO=1:1:2[mol数比]を用いて、基板とターゲットの間との距離を170mm、基板温度250°C、圧力0.4Pa、直流DC電源0.5kW、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚5nmの第1の酸化物半導体膜を成膜する。次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第1の加熱処理を行う。第1の加熱処理の温度は、400°C以上750°C以下とする。第1の加熱処理によって第1の結晶性酸化物半導体層145aを形成する図14A参照。第1の加熱処理の温度にもよるが、第1の加熱処理によって、膜表面から結晶化が起こり、膜の表面から内部に向かって結晶成長し、c軸配向した結晶が得られる。第1の加熱処理によって、亜鉛と酸素が膜表面に多く集まり、上平面が六角形をなす亜鉛と酸素からなるグラフェンタイプの二次元結晶が最表面に1層または複数層形成され、これが膜厚方向に成長して重なり積層となる。加熱処理の温度を上げると表面から内部、そして内部から底部と結晶成長が進行する。第1の加熱処理によって、酸化物絶縁層である絶縁層140中の酸素を第1の結晶性酸化物半導体層145aとの界面またはその近傍界面からプラスマイナス5nmに拡散させて、第1の結晶性酸化物半導体層の酸素欠損を低減する。従って、第1の結晶性酸化物半導体層の下地絶縁層として用いられる絶縁層140は、絶縁層140中バルク中、第1の結晶性酸化物半導体層145aと絶縁層140の界面、のいずれかには少なくとも化学量論比を超える量の酸素が存在することが好ましい。次いで、第1の結晶性酸化物半導体層145a上に10nmよりも厚い第2の酸化物半導体膜を形成する。第2の酸化物半導体膜の形成は、スパッタリング法を用い、その成膜時における基板温度は200°C以上400°C以下とする。成膜時における基板温度を200°C以上400°C以下とすることにより、第1の結晶性酸化物半導体層の表面上に接して成膜する酸化物半導体膜にプリカーサの整列が起き、所謂、秩序性を持たせることができる。本実施の形態では、酸化物半導体用ターゲットIn-Ga-Zn-O系酸化物半導体用ターゲットIn2O3:Ga2O3:ZnO=1:1:2[mol数比]を用いて、基板とターゲットの間との距離を170mm、基板温度400°C、圧力0.4Pa、直流DC電源0.5kW、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚25nmの第2の酸化物半導体膜を成膜する。次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第2の加熱処理を行う。第2の加熱処理の温度は、400°C以上750°C以下とする。第2の加熱処理によって第2の結晶性酸化物半導体層145bを形成する図14B参照。第2の加熱処理は、窒素雰囲気下、酸素雰囲気下、或いは窒素と酸素の混合雰囲気下で行うことにより、第2の結晶性酸化物半導体層の高密度化及び欠陥数の減少を図る。第2の加熱処理によって、第1の結晶性酸化物半導体層145aを核として膜厚方向、即ち底部から内部に結晶成長が進行して第2の結晶性酸化物半導体層145bが形成される。また、絶縁層140の形成から第2の加熱処理までの工程を大気に触れることなく連続的に行うことが好ましい。絶縁層140の形成から第2の加熱処理までの工程は、水素及び水分をほとんど含まない雰囲気不活性雰囲気、減圧雰囲気、乾燥空気雰囲気など下に制御することが好ましく、例えば、水分については露点-40°C以下、好ましくは露点-50°C以下の乾燥窒素雰囲気とする。次いで、第1の結晶性酸化物半導体層145aと第2の結晶性酸化物半導体層145bからなる酸化物半導体積層を加工して島状の酸化物半導体積層からなる酸化物半導体層145を形成する図14C参照。図14Cでは、第1の結晶性酸化物半導体層145aと第2の結晶性酸化物半導体層145bの界面を点線で示し、第1の結晶性酸化物半導体層及び第2の結晶性酸化物半導体層の積層構造で示しているが、明確な界面が存在しているのではなく、あくまで分かりやすく説明するために図示している。酸化物半導体層の積層の加工は、所望の形状のマスクを酸化物半導体層の積層上に形成した後、当該酸化物半導体層の積層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。なお、酸化物半導体層の積層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。また、上記作製方法により、得られる第1の結晶性酸化物半導体層及び第2の結晶性酸化物半導体層は、c軸配向を有していることを特徴の一つとしている。ただし、第1の結晶性酸化物半導体層及び第2の結晶性酸化物半導体層は、単結晶構造ではなく、非晶質構造でもない構造であり、c軸配向を有した結晶CAxisAlignedCrystal;CAACとも呼ぶを含む酸化物を有する。なお、第1の結晶性酸化物半導体層及び第2の結晶性酸化物半導体層は、一部に結晶粒界を有している。ここで、c軸配向し、かつab面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、c軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ab面においてはa軸またはb軸の向きが異なるc軸を中心に回転した結晶CAAC;CAxisAlignedCrystalともいうを含む酸化物について説明する。CAACを含む酸化物とは、広義に、非単結晶であって、そのab面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつc軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物をいう。CAACは単結晶ではないが、非晶質のみから形成されているものでもない。また、CAACは結晶化した部分結晶部分を含むが、1つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。CAACに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、CAACを構成する個々の結晶部分のc軸は一定の方向例えば、CAACを支持する基板面、CAACの表面などに垂直な方向に揃っていてもよい。または、CAACを構成する個々の結晶部分のab面の法線は一定の方向例えば、CAACを支持する基板面、CAACの表面などに垂直な方向を向いていてもよい。CAACは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。このようなCAACの例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子または窒素原子の層状配列が認められる結晶を挙げることもできる。CAACに含まれる結晶構造の一例について図20乃至図22を用いて詳細に説明する。なお、特に断りがない限り、図20乃至図22は上方向をc軸方向とし、c軸方向と直交する面をab面とする。なお、単に上半分、下半分という場合、ab面を境にした場合の上半分、下半分をいう。また、図20において、丸で囲まれたOは4配位のOを示し、二重丸で囲まれたOは3配位のOを示す。図20Aに、1個の6配位のInと、Inに近接の6個の4配位の酸素原子以下4配位のOと、を有する構造を示す。ここでは、金属原子が1個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図20Aの構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図20Aの上半分および下半分にはそれぞれ3個ずつ4配位のOがある。図20Aに示す小グループは電荷が0である。図20Bに、1個の5配位のGaと、Gaに近接の3個の3配位の酸素原子以下3配位のOと、近接の2個の4配位のOと、を有する構造を示す。3配位のOは、いずれもab面に存在する。図20Bの上半分および下半分にはそれぞれ1個ずつ4配位のOがある。また、Inも5配位をとるため、図20Bに示す構造をとりうる。図20Bに示す小グループは電荷が0である。図20Cに、1個の4配位のZnと、Znに近接の4個の4配位のOと、を有する構造を示す。図20Cの上半分には1個の4配位のOがあり、下半分には3個の4配位のOがある。または、図20Cの上半分に3個の4配位のOがあり、下半分に1個の4配位のOがあってもよい。図20Cに示す小グループは電荷が0である。図20Dに、1個の6配位のSnと、Snに近接の6個の4配位のOと、を有する構造を示す。図20Dの上半分には3個の4配位のOがあり、下半分には3個の4配位のOがある。図20Dに示す小グループは電荷が1となる。図20Eに、2個のZnを含む小グループを示す。図20Eの上半分には1個の4配位のOがあり、下半分には1個の4配位のOがある。図20Eに示す小グループは電荷が-1となる。ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループユニットセルともいう。と呼ぶ。ここで、これらの小グループ同士が結合する規則について説明する。図20Aに示す6配位のInの上半分の3個のOは、下方向にそれぞれ3個の近接Inを有し、下半分の3個のOは、上方向にそれぞれ3個の近接Inを有する。図20Bに示す5配位のGaの上半分の1個のOは下方向に1個の近接Gaを有し、下半分の1個のOは上方向に1個の近接Gaを有する。図20Cに示す4配位のZnの上半分の1個のOは下方向に1個の近接Znを有し、下半分の3個のOは上方向にそれぞれ3個の近接Znを有する。この様に、金属原子の上方向の4配位のOの数と、そのOの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の4配位のOの数と、そのOの上方向にある近接金属原子の数は等しい。Oは4配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は4になる。従って、金属原子の上方向にある4配位のOの数と、別の金属原子の下方向にある4配位のOの数との和が4個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、6配位の金属原子InまたはSnが下半分の4配位のOを介して結合する場合、4配位のOが3個であるため、5配位の金属原子GaまたはInまたは4配位の金属原子Znのいずれかと結合することになる。これらの配位数を有する金属原子は、c軸方向において、4配位のOを介して結合する。また、このほかにも、層構造の合計の電荷が0となるように複数の小グループが結合して中グループを構成する。図21Aに、In-Sn-Zn-O系の層構造を構成する中グループのモデル図を示す。図21Bに、3つの中グループで構成される大グループを示す。なお、図21Cは、図21Bの層構造をc軸方向から観察した場合の原子配列を示す。図21Aにおいては、簡単のため、3配位のOは省略し、4配位のOは個数のみ示し、例えば、Snの上半分および下半分にはそれぞれ3個ずつ4配位のOがあることを丸枠の3として示している。同様に、図21Aにおいて、Inの上半分および下半分にはそれぞれ1個ずつ4配位のOがあり、丸枠の1として示している。また、同様に、図21Aにおいて、下半分には1個の4配位のOがあり、上半分には3個の4配位のOがあるZnと、上半分には1個の4配位のOがあり、下半分には3個の4配位のOがあるZnとを示している。図21Aにおいて、In-Sn-Zn-O系の層構造を構成する中グループは、上から順に4配位のOが3個ずつ上半分および下半分にあるSnが、4配位のOが1個ずつ上半分および下半分にあるInと結合し、そのInが、上半分に3個の4配位のOがあるZnと結合し、そのZnの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分および下半分にあるInと結合し、そのInが、上半分に1個の4配位のOがあるZn2個からなる小グループと結合し、この小グループの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分および下半分にあるSnと結合している構成である。この中グループが複数結合して大グループを構成する。ここで、3配位のOおよび4配位のOの場合、結合1本当たりの電荷はそれぞれ-0.667、-0.5と考えることができる。例えば、In6配位または5配位、Zn4配位、Sn5配位または6配位の電荷は、それぞれ3、2、4である。従って、Snを含む小グループは電荷が1となる。そのため、Snを含む層構造を形成するためには、電荷1を打ち消す電荷-1が必要となる。電荷-1をとる構造として、図20Eに示すように、2個のZnを含む小グループが挙げられる。例えば、Snを含む小グループが1個に対し、2個のZnを含む小グループが1個あれば、電荷が打ち消されるため、層構造の合計の電荷を0とすることができる。具体的には、図21Bに示した大グループが繰り返されることで、In-Sn-Zn-O系の結晶In2SnZn3O8を得ることができる。なお、得られるIn-Sn-Zn-O系の層構造は、In2SnZn2O7ZnOmmは0または自然数。とする組成式で表すことができる。また、このほかにも、四元系金属の酸化物であるIn-Sn-Ga-Zn系酸化物や、三元系金属の酸化物であるIn-Ga-Zn系酸化物IGZOとも表記する。、In-Al-Zn系酸化物、Sn-Ga-Zn系酸化物、Al-Ga-Zn系酸化物、Sn-Al-Zn系酸化物や、In-Hf-Zn系酸化物、In-La-Zn系酸化物、In-Ce-Zn系酸化物、In-Pr-Zn系酸化物、In-Nd-Zn系酸化物、In-Sm-Zn系酸化物、In-Eu-Zn系酸化物、In-Gd-Zn系酸化物、In-Tb-Zn系酸化物、In-Dy-Zn系酸化物、In-Ho-Zn系酸化物、In-Er-Zn系酸化物、In-Tm-Zn系酸化物、In-Yb-Zn系酸化物、In-Lu-Zn系酸化物や、二元系金属の酸化物であるIn-Zn系酸化物、Sn-Zn系酸化物、Al-Zn系酸化物、Zn-Mg系酸化物、Sn-Mg系酸化物、In-Mg系酸化物や、In-Ga系酸化物、などを用いた場合も同様である。例えば、図22Aに、In-Ga-Zn-O系の層構造を構成する中グループのモデル図を示す。図22Aにおいて、In-Ga-Zn-O系の層構造を構成する中グループは、上から順に4配位のOが3個ずつ上半分および下半分にあるInが、4配位のOが1個上半分にあるZnと結合し、そのZnの下半分の3個の4配位のOを介して、4配位のOが1個ずつ上半分および下半分にあるGaと結合し、そのGaの下半分の1個の4配位のOを介して、4配位のOが3個ずつ上半分および下半分にあるInと結合している構成である。この中グループが複数結合して大グループを構成する。図22Bに3つの中グループで構成される大グループを示す。なお、図22Cは、図22Bの層構造をc軸方向から観察した場合の原子配列を示している。ここで、In6配位または5配位、Zn4配位、Ga5配位の電荷は、それぞれ3、2、3であるため、In、ZnおよびGaのいずれかを含む小グループは、電荷が0となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に0となる。また、In-Ga-Zn-O系の層構造を構成する中グループは、図22Aに示した中グループに限定されず、In、Ga、Znの配列が異なる中グループを組み合わせた大グループも取りうる。いずれにしても、CAACを得るには酸化物半導体膜の堆積初期段階において六方晶の結晶が形成されるようにすることと、当該結晶を種として結晶が成長されるようにすることが肝要である。そのためには、基板加熱温度を100°C~500°C、好適には200°C~400°C、さらに好適には250°C~300°Cにすると好ましい。また、これに加えて、成膜時の基板加熱温度よりも高い温度で、堆積された酸化物半導体膜を熱処理することで膜中に含まれるミクロな欠陥や、積層界面の欠陥を修復することができる。従って、第1及び第2の結晶性酸化物半導体層は、少なくともZnを有する酸化物材料であり、四元系金属酸化物であるIn-Al-Ga-Zn-O系の材料や、In-Sn-Ga-Zn-O系の材料や、三元系金属酸化物であるIn-Ga-Zn-O系の材料、In-Al-Zn-O系の材料、In-Sn-Zn-O系の材料、Sn-Ga-Zn-O系の材料、Al-Ga-Zn-O系の材料、Sn-Al-Zn-O系の材料や、二元系金属酸化物であるIn-Zn-O系の材料、Sn-Zn-O系の材料、Al-Zn-O系の材料、Zn-Mg-O系の材料や、Zn-O系の材料などがある。また、In-Si-Ga-Zn-O系の材料や、In-Ga-B-Zn-O系の材料や、In-B-Zn-O系の材料を用いても良い。また、上記の材料にSiO2を含ませてもよい。ここで、例えば、In-Ga-Zn-O系の材料とは、インジウムIn、ガリウムGa、亜鉛Znを有する酸化物膜、という意味であり、その組成比は特に問わない。また、InとGaとZn以外の元素を含んでいてもよい。また、第1の結晶性酸化物半導体層上に第2の結晶性酸化物半導体層を形成する2層構造に限定されず、第2の結晶性酸化物半導体層の形成後に第3の結晶性酸化物半導体層を形成するための成膜と加熱処理のプロセスを繰り返し行って、3層以上の積層構造としてもよい。その後、電極142a、電極142b、ゲート絶縁層146、電極148a、導電層148bを形成することにより、トランジスタ162及び容量素子164が完成する図14D参照。電極142a、電極142b、ゲート絶縁層146、電極148a、導電層148bの材料及び形成方法は、実施の形態2を参酌できる。上記作製方法で形成された酸化物半導体積層からなる酸化物半導体層145を、実施の形態2に示すトランジスタ162に、適宜用いることができる。また、酸化物半導体層144として本実施の形態の酸化物半導体積層を用いたトランジスタ162においては、酸化物半導体層の一方の面から他方の面に電界が印加されることはなく、また、電流が酸化物半導体積層の厚さ方向に流れる構造ではない。電流は、主として、酸化物半導体積層の界面を流れるトランジスタ構造であるため、トランジスタ162に光照射が行われ、またはBTストレスが与えられても、トランジスタ特性の劣化は抑制される、または低減される。酸化物半導体層145のような第1の結晶性酸化物半導体層と第2の結晶性酸化物半導体層の積層をトランジスタ162に用いることで、安定した電気的特性を有し、且つ、信頼性の高いトランジスタを実現できる。本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。実施の形態4本実施の形態では、上述の実施の形態で説明した記憶装置を電子機器等の半導体装置に適用する場合について、図15を用いて説明する。本実施の形態では、コンピュータ、携帯電話機携帯電話、携帯電話装置ともいう、携帯情報端末携帯型ゲーム機、音響再生装置なども含む、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置テレビ、またはテレビジョン受信機ともいうなどの電子機器に、上述の記憶装置を適用する場合について説明する。図15Aは、ノート型のパーソナルコンピュータであり、筐体701、筐体702、表示部703、キーボード704などによって構成されている。筐体701と筐体702の少なくとも一には、先の実施の形態に示す記憶装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。図15Bは、携帯情報端末PDAであり、本体711には、表示部713と、外部インターフェイス715と、操作ボタン714等が設けられている。また、携帯情報端末を操作するスタイラス712などを備えている。本体711内には、先の実施の形態に示す記憶装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。図15Cは、電子ペーパーを実装した電子書籍720であり、筐体721と筐体723の2つの筐体で構成されている。筐体721および筐体723には、それぞれ表示部725および表示部727が設けられている。筐体721と筐体723は、軸部737により接続されており、該軸部737を軸として開閉動作を行うことができる。また、筐体721は、電源スイッチ731、操作キー733、スピーカー735などを備えている。筐体721、筐体723の少なくとも一には、先の実施の形態に示す記憶装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。図15Dは、携帯電話機であり、筐体740と筐体741の2つの筐体で構成されている。さらに、筐体740と筐体741は、スライドし、図15Dのように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体741は、表示パネル742、スピーカー743、マイクロフォン744、操作キー745、ポインティングデバイス746、カメラ用レンズ747、外部接続端子748などを備えている。また、筐体740は、携帯電話機の充電を行う太陽電池セル749、外部メモリスロット750などを備えている。また、アンテナは、筐体741に内蔵されている。筐体740と筐体741の少なくとも一には、先の実施の形態に示す記憶装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。図15Eは、デジタルカメラであり、本体761、表示部767、接眼部763、操作スイッチ764、表示部765、バッテリー766などによって構成されている。本体761内には、先の実施の形態に示す記憶装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。図15Fは、テレビジョン装置770であり、筐体771、表示部773、スタンド775などで構成されている。テレビジョン装置770の操作は、筐体771が備えるスイッチや、リモコン操作機780により行うことができる。筐体771およびリモコン操作機780には、先の実施の形態に示す記憶装置が搭載されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る記憶装置が搭載されている。このため、消費電力を低減した電子機器が実現される。実施の形態5酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Levinsonモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。そこで、本実施の形態では、半導体内部に欠陥がない理想的な酸化物半導体の電界効果移動度を理論的に導き出すとともに、このような酸化物半導体を用いて微細なトランジスタを作製した場合の特性の計算結果を示す。半導体本来の移動度をμ0、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁粒界等が存在すると仮定すると、以下の式で表現できる。ここで、Eはポテンシャル障壁の高さであり、kがボルツマン定数、Tは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Levinsonモデルでは、以下の式で表現できる。ここで、eは電気素量、Nはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、nは単位面積当たりのチャネルに含まれるキャリア数、Coxは単位面積当たりの容量、Vgはゲート電圧、tはチャネルの厚さである。なお、厚さ30nm以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。線形領域におけるドレイン電流Idは、以下の式で表現できる。ここで、Lはチャネル長、Wはチャネル幅であり、ここでは、L=W=10μmである。また、Vdはドレイン電圧である。上式の両辺をVgで割り、更に両辺の対数を取ると、以下のようになる。数5の右辺はVgの関数である。この式からわかるように、縦軸をlnId/Vg、横軸を1/Vgとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Nが求められる。すなわち、トランジスタのId―Vg特性から、欠陥密度を評価できる。酸化物半導体としては、インジウムIn、スズSn、亜鉛Znの比率が、In:Sn:Zn=1:1:1のものでは欠陥密度Nは1×1012/cm2程度である。このようにして求めた欠陥密度等をもとに数2および数3よりμ0=120cm2/Vsが導出される。欠陥のあるIn-Sn-Zn酸化物で測定される移動度は35cm2/Vs程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ0は120cm2/Vsとなると予想できる。ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁層との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁層界面からxだけ離れた場所における移動度μ1は、以下の式で表現できる。ここで、Dはゲート方向の電界、B、Gは定数である。BおよびGは、実際の測定結果より求めることができ、上記の測定結果からは、B=4.75×107cm/s、G=10nm界面散乱が及ぶ深さである。Dが増加するすなわち、ゲート電圧が高くなると数6の第2項が増加するため、移動度μ1は低下することがわかる。半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ2を計算した結果を図23に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、SentaurusDeviceを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、2.8電子ボルト、4.7電子ボルト、15、15nmとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、5.5電子ボルト、4.6電子ボルト、4.6電子ボルトとした。また、ゲート絶縁層の厚さは100nm、比誘電率は4.1とした。チャネル長およびチャネル幅はともに10μm、ドレイン電圧Vdは0.1Vである。図23で示されるように、ゲート電圧1V強で移動度100cm2/Vs以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすることAtomicLayerFlatnessが望ましい。このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図24乃至図26に示す。なお、計算に用いたトランジスタの断面構造を図27に示す。図27に示すトランジスタは酸化物半導体層にnの導電型を呈する半導体領域8103aおよび半導体領域8103cを有する。半導体領域8103aおよび半導体領域8103cの抵抗率は2×10-3Ωcmとする。図27Aに示すトランジスタは、下地絶縁層8101と、下地絶縁層8101に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物8102の上に形成される。トランジスタは半導体領域8103a、半導体領域8103cと、それらに挟まれ、チャネル形成領域となる真性の半導体領域8103bと、ゲート8105を有する。ゲート8105と半導体領域8103bの間には、ゲート絶縁層8104を有し、また、ゲート8105の両側面には側壁絶縁物8106aおよび側壁絶縁物8106b、ゲート8105の上部には、ゲート8105と他の配線との短絡を防止するための絶縁物8107を有する。側壁絶縁物の幅は5nmとする。また、半導体領域8103aおよび半導体領域8103cに接して、ソース8108aおよびドレイン8108bを有する。なお、このトランジスタにおけるチャネル幅を40nmとする。図27Bに示すトランジスタは、下地絶縁層8101と、酸化アルミニウムよりなる埋め込み絶縁物8102の上に形成され、半導体領域8103a、半導体領域8103cと、それらに挟まれた真性の半導体領域8103bと、幅33nmのゲート8105とゲート絶縁層8104と側壁絶縁物8106aおよび側壁絶縁物8106bと絶縁物8107とソース8108aおよびドレイン8108bを有する点で図27Aに示すトランジスタと同じである。図27Aに示すトランジスタと図27Bに示すトランジスタの相違点は、側壁絶縁物8106aおよび側壁絶縁物8106bの下の半導体領域の導電型である。図27Aに示すトランジスタでは、側壁絶縁物8106aおよび側壁絶縁物8106bの下の半導体領域はnの導電型を呈する半導体領域8103aおよび半導体領域8103cであるが、図27Bに示すトランジスタでは、真性の半導体領域8103bである。すなわち、図27Bに示す半導体層において、半導体領域8103a半導体領域8103cとゲート8105がLoffだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Loffをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物8106a側壁絶縁物8106bの幅と同じである。その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、SentaurusDeviceを使用した。図24は、図27Aに示される構造のトランジスタのドレイン電流Id、実線および移動度μ、点線のゲート電圧Vg、ゲートとソースの電位差依存性を示す。ドレイン電流Idは、ドレイン電圧ドレインとソースの電位差を1Vとし、移動度μはドレイン電圧を0.1Vとして計算したものである。図24Aはゲート絶縁層の厚さを15nmとしたものであり、図24Bは10nmとしたものであり、図24Cは5nmとしたものである。ゲート絶縁層が薄くなるほど、特にオフ状態でのドレイン電流Idオフ電流が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Idオン電流には目立った変化が無い。ゲート電圧1V前後で、ドレイン電流はメモリセル等で必要とされる10μAを超えることが示された。図25は、図27Bに示される構造のトランジスタで、オフセット長Loffを5nmとしたもののドレイン電流Id実線および移動度μ点線のゲート電圧Vg依存性を示す。ドレイン電流Idは、ドレイン電圧を1Vとし、移動度μはドレイン電圧を0.1Vとして計算したものである。図25Aはゲート絶縁層の厚さを15nmとしたものであり、図25Bは10nmとしたものであり、図25Cは5nmとしたものである。また、図26は、図27Bに示される構造のトランジスタで、オフセット長Loffを15nmとしたもののドレイン電流Id実線および移動度μ点線のゲート電圧依存性を示す。ドレイン電流Idは、ドレイン電圧を1Vとし、移動度μはドレイン電圧を0.1Vとして計算したものである。図26Aはゲート絶縁層の厚さを15nmとしたものであり、図26Bは10nmとしたものであり、図26Cは5nmとしたものである。いずれもゲート絶縁層が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。なお、移動度μのピークは、図24では80cm2/Vs程度であるが、図25では60cm2/Vs程度、図26では40cm2/Vs程度と、オフセット長Loffが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流もオフセット長Loffの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧1V前後で、ドレイン電流はメモリセル等で必要とされる10μAを超えることが示された。本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。実施の形態6In、Sn、Znを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で5atomic以上含まれる元素をいう。そこで、本実施の形態では、酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させた場合について、図28乃至図34を用いて説明する。In、Sn、Znを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリオフ化させることが可能となる。例えば、図28A~Cは、In、Sn、Znを主成分とし、チャネル長Lが3μm、チャネル幅Wが10μmである酸化物半導体膜と、厚さ100nmのゲート絶縁膜を用いたトランジスタの特性である。なお、Vdは10Vとした。図28Aは基板を意図的に加熱せずにスパッタリング法でIn、Sn、Znを主成分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動度は18.8cm2/Vsecが得られている。一方、基板を意図的に加熱してIn、Sn、Znを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが可能となる。図28Bは基板を200°Cに加熱してIn、Sn、Znを主成分とする酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は32.2cm2/Vsecが得られている。電界効果移動度は、In、Sn、Znを主成分とする酸化物半導体膜を形成した後に熱処理をすることによって、さらに高めることができる。図28Cは、In、Sn、Znを主成分とする酸化物半導体膜を200°Cでスパッタリング成膜した後、650°Cで熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は34.5cm2/Vsecが得られている。基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には100cm2/Vsecを超える電界効果移動度を実現することも可能になると推定される。In、Sn、Znを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。基板を意図的に加熱して成膜すること及び/又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリオフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたIn、Sn、Znを主成分とする酸化物半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリオフとなる方向に動き、このような傾向は図28Aと図28Bの対比からも確認することができる。なお、しきい値電圧はIn、Sn及びZnの比率を変えることによっても制御することが可能であり、組成比としてIn:Sn:Zn=2:1:3とすることでトランジスタのノーマリオフ化を期待することができる。また、ターゲットの組成比をIn:Sn:Zn=2:1:3とすることで結晶性の高い酸化物半導体膜を得ることができる。意図的な基板加熱温度若しくは熱処理温度は、150°C以上、好ましくは200°C以上、より好ましくは400°C以上であり、より高温で成膜し或いは熱処理することでトランジスタのノーマリオフ化を図ることが可能となる。また、意図的に基板を加熱した成膜及び/又は成膜後に熱処理をすることで、ゲートバイアスストレスに対する安定性を高めることができる。例えば、2MV/cm、150°C、1時間印加の条件において、ドリフトがそれぞれ±1.5V未満、好ましくは1.0V未満を得ることができる。実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料1と、650°Cの加熱処理を行った試料2のトランジスタに対してBT試験を行った。まず基板温度を25°Cとし、Vdsを10Vとし、トランジスタのVg-Id特性の測定を行った。なお、Vdsはドレイン電圧ドレインとソースの電位差を示す。次に、基板温度を150°Cとし、Vdsを0.1Vとした。次に、ゲート絶縁膜に印加される電界強度が2MV/cmとなるようにVgに20Vを印加し、そのまま1時間保持した。次に、Vgを0Vとした。次に、基板温度25°Cとし、Vdsを10Vとし、トランジスタのVg-Id測定を行った。これをプラスBT試験と呼ぶ。同様に、まず基板温度を25°Cとし、Vdsを10Vとし、トランジスタのVg-Id特性の測定を行った。次に、基板温度を150°Cとし、Vdsを0.1Vとした。次に、ゲート絶縁膜に印加される電界強度が-2MV/cmとなるようにVgに-20Vを印加し、そのまま1時間保持した。次に、Vgを0Vとした。次に、基板温度25°Cとし、Vdsを10Vとし、トランジスタのVg-Id測定を行った。これをマイナスBT試験と呼ぶ。試料1のプラスBT試験の結果を図29Aに、マイナスBT試験の結果を図29Bに示す。また、試料2のプラスBT試験の結果を図30Aに、マイナスBT試験の結果を図30Bに示す。試料1のプラスBT試験およびマイナスBT試験によるしきい値電圧の変動は、それぞれ1.80Vおよび-0.42Vであった。また、試料2のプラスBT試験およびマイナスBT試験によるしきい値電圧の変動は、それぞれ0.79Vおよび0.76Vであった。試料1および試料2のいずれも、BT試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用しても良い。酸化物半導体中及び該酸化物半導体と接する膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は1×1016/cm3以上2×1020/cm3以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比In:Sn:Zn=1:1:1のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体膜は、X線回折XRD:X-RayDiffractionでハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば650°Cの熱処理を行うことで、X線回折により明確な回折ピークを観測することができる。実際に、In-Sn-Zn-O膜のXRD分析を行った。XRD分析には、BrukerAXS社製X線回折装置D8ADVANCEを用い、Out-of-Plane法で測定した。XRD分析を行った試料として、試料Aおよび試料Bを用意した。以下に試料Aおよび試料Bの作製方法を説明する。脱水素化処理済みの石英基板上にIn-Sn-Zn-O膜を100nmの厚さで成膜した。In-Sn-Zn-O膜は、スパッタリング装置を用い、酸素雰囲気で電力を100WDCとして成膜した。ターゲットは、原子数比で、In:Sn:Zn=1:1:1のIn-Sn-Zn-Oターゲットを用いた。なお、成膜時の基板加熱温度は200°Cとした。このようにして作製した試料を試料Aとした。次に、試料Aと同様の方法で作製した試料に対し加熱処理を650°Cの温度で行った。加熱処理は、はじめに窒素雰囲気で1時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに1時間の加熱処理を行っている。このようにして作製した試料を試料Bとした。図31に試料Aおよび試料BのXRDスペクトルを示す。試料Aでは、結晶由来のピークが観測されなかったが、試料Bでは、2θが35deg近傍および37deg~38degに結晶由来のピークが観測された。この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリオフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を1aA/μm以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅1μmあたりの電流値を示す。図32に、トランジスタのオフ電流と測定時の基板温度絶対温度Tの逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に1000を掛けた数値1000/Tを横軸としている。具体的には、図32に示すように、オフ電流は、基板温度が125°Cの場合には1aA/μm1×10-18A/μm以下、85°Cの場合には100zA/μm1×10-19A/μm以下、室温27°Cの場合には1zA/μm1×10-21A/μm以下にすることができる。オフ電流は、好ましくは、125°Cにおいて0.1aA/μm1×10-19A/μm以下に、85°Cにおいて10zA/μm1×10-20A/μm以下に、室温において0.1zA/μm1×10-22A/μm以下にすることができる。これらのオフ電流値は、Siを半導体膜として用いたトランジスタに比べて、極めて低いものであることは明らかである。もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点-70°C以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。In、Sn、Znを主成分とする酸化物半導体は熱処理によって膜中の水分を除去することができるが、In、Ga、Znを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。また、酸化物半導体膜成膜後に650°Cの加熱処理を行った試料Bを用いたトランジスタにおいて、基板温度と電気的特性の関係について評価した。測定に用いたトランジスタは、チャネル長Lが3μm、チャネル幅Wが10μm、Lovが0μm、dWが0μmである。なお、Vdsは10Vとした。なお、基板温度は-40°C、-25°C、25°C、75°C、125°Cおよび150°Cで行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をLovと呼び、酸化物半導体膜に対する一対の電極のはみ出しをdWと呼ぶ。図33に、Id実線および電界効果移動度点線のVg依存性を示す。また、図34Aに基板温度としきい値電圧の関係を、図34Bに基板温度と電界効果移動度の関係を示す。図34Aより、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は-40°C~150°Cで1.09V~-0.23Vであった。また、図34Bより、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は-40°C~150°Cで36cm2/Vs~32cm2/Vsであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。上記のようなIn、Sn、Znを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を1aA/μm以下に保ちつつ、電界効果移動度を30cm2/Vsec以上、好ましくは40cm2/Vsec以上、より好ましくは60cm2/Vsec以上とし、LSIで要求されるオン電流の値を満たすことができる。例えば、L/W=33nm/40nmのFETで、ゲート電圧2.7V、ドレイン電圧1.0Vのとき12μA以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、Si半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。このように、In、Sn、Znを主成分とする酸化物半導体は成膜時に意図的に加熱すること及び/又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。本実施例では、In-Sn-Zn-O膜を酸化物半導体膜に用いたトランジスタの一例について、図35などを用いて説明する。図35は、コプラナー型であるトップゲートトップコンタクト構造のトランジスタの上面図および断面図である。図35Aにトランジスタの上面図を示す。また、図35Bに図35Aの一点鎖線A-Bに対応する断面A-Bを示す。図35Bに示すトランジスタは、基板1101と、基板1101上に設けられた下地絶縁層1102と、下地絶縁層1102の周辺に設けられた保護絶縁膜1104と、下地絶縁層1102および保護絶縁膜1104上に設けられた高抵抗領域1106aおよび低抵抗領域1106bを有する酸化物半導体膜1106と、酸化物半導体膜1106上に設けられたゲート絶縁膜1108と、ゲート絶縁膜1108を介して酸化物半導体膜1106と重畳して設けられたゲート電極1110と、ゲート電極1110の側面と接して設けられた側壁絶縁膜1112と、少なくとも低抵抗領域1106bと接して設けられた一対の電極1114と、少なくとも酸化物半導体膜1106、ゲート電極1110および一対の電極1114を覆って設けられた層間絶縁膜1116と、層間絶縁膜1116に設けられた開口部を介して少なくとも一対の電極1114の一方と電気的に接続して設けられた配線1118と、を有する。なお、図示しないが、層間絶縁膜1116および配線1118を覆って設けられた保護膜を有していても構わない。該保護膜を設けることで、層間絶縁膜1116の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。本実施例では、上記とは異なるIn-Sn-Zn-O膜を酸化物半導体膜に用いたトランジスタの他の一例について示す。図36は、本実施例で作製したトランジスタの構造を示す上面図および断面図である。図36Aはトランジスタの上面図である。また、図36Bは図36Aの一点鎖線A-Bに対応する断面図である。図36Bに示すトランジスタは、基板600と、基板600上に設けられた下地絶縁層602と、下地絶縁層602上に設けられた酸化物半導体膜606と、酸化物半導体膜606と接する一対の電極614と、酸化物半導体膜606および一対の電極614上に設けられたゲート絶縁膜608と、ゲート絶縁膜608を介して酸化物半導体膜606と重畳して設けられたゲート電極610と、ゲート絶縁膜608およびゲート電極610を覆って設けられた層間絶縁膜616と、ゲート絶縁膜608および層間絶縁膜616に設けられた開口部を介して一対の電極614と電気的に接続する配線618と、層間絶縁膜616および配線618を覆って設けられた保護膜620と、を有する。基板600としてはガラス基板を、下地絶縁層602としては酸化シリコン膜を、酸化物半導体膜606としてはIn-Sn-Zn-O膜を、一対の電極614としてはタングステン膜を、ゲート絶縁膜608としては酸化シリコン膜を、ゲート電極610としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜616としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線618としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜620としてはポリイミド膜を、それぞれ用いた。なお、図36Aに示す構造のトランジスタにおいて、ゲート電極610と一対の電極614との重畳する幅をLovと呼ぶ。同様に、酸化物半導体膜606に対する一対の電極614のはみ出しをdWと呼ぶ。本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。"