"複数のIPコアと該複数のIPコアに隣接して配設されるルーターとを含むLSIにおいて、隣接する上記ルーター間に配設される非同期プロトコル変換装置であって、上記LSI中の隣接するルーターに接続される2相から4相への変換器と、2相から4相への変換器の出力側に接続される4相パイプラインルーターと、上記4相のパイプラインルーターの出力に接続される4相から2相への変換器と、2相から4相への変換器を制御する入力制御部と、4相から2相への変換器を制御する出力制御部と、を含むことを特徴とする、非同期プロトコル変換装置。複数のIPコアと該複数のIPコアに隣接して配設されるルーターとを含むLSIにおいて、隣接する上記ルーター間に配設される非同期プロトコル変換装置であって、上記LSI中の隣接するルーターに接続される2相から4相への変換器と、2相から4相への変換器の出力側に接続される4相パイプラインルーターと、上記4相のパイプラインルーターの出力に接続される4相から2相への変換器と、2相から4相への変換器を制御する入力制御部と、4相から2相への変換器を制御する出力制御部と、を含み、上記2相から4相への変換器は、上記ルーターに接続される2相完了検波器と該2相完了検波器の出力が入力される4相符号器とからなり、上記4相から2相への変換器は、上記4相パイプラインルーターの出力に接続される4相復号器と該4相復号器の出力が入力される2相完了検波器と、からなることを特徴とする、非同期プロトコル変換装置。前記入力制御部は、以下の状態遷移を有していることを特徴とする、請求項1又は2に記載の非同期プロトコル変換装置。a初期状態では、信号inphaseの状態が高となる。同様に、信号incompletionの状態が低となる。b信号inenableは立ち上がり、状態が高となる。c信号inenableが立ち上がると、真1又は偽0の信号intrueが立ち上がり、その状態は高となる。d信号intrueが入力されると、信号incompletionが立ち上がり、その状態が高となる。e信号incompletionが立ち上がると、次に信号ackleftが立ち上がり、その状態が高となる。f信号ackleftが立ち上がると、信号inenableが立ち下がり、その状態が低となると共に、信号Inputが入力される。g信号inenableが立ち下がると、信号intrueが立ち下がり、その状態が低となる。h信号intrueが立ち下がると、信号incompletionが立ち下がり、その状態が低となる。i信号Inputが入力されると、信号inphaseが立ち下がり、その状態が低となる。j信号inphaseが立ち下がり、かつ、信号incompletionが立ち下がると、信号inenableが立ち上がり、その状態が高となる。k信号inenableが立ち上がると、信号intrueが立ち上がり、その状態が高となる。l信号intrueが立ち上がると、信号incompletionが立ち上がり、その状態が高となる。m信号incompletionが立ち上がると、信号ackleftが立ち下がり、その状態が低となる。n信号ackleftが立ち下がると、信号inenableが立ち下がり、その状態が低となると共に、信号Inputが入力される。o信号Inputが入力されると、信号inphaseは、立ち上がり、その状態が高Highとなり、初期状態に戻る。p信号inenableが立ち下がると、信号intrueが立ち下がり、その状態が低Lowとなる。q信号intrueが立ち下がると、信号incompletionが立ち下がり、その状態が低Lowとなり、初期状態に戻る。前記入力制御部は、非同期式DラッチとXOR回路とから構成されることを特徴とする、請求項1~3の何れかに記載の非同期プロトコル変換装置。前記出力制御部は、以下の状態遷移を有していることを特徴とする、請求項1又は2に記載の非同期プロトコル変換装置。a初期状態では、信号outtrueが立ち上がり、その状態が高となる。b信号outtrueが立ち上がると、信号outcompletionが立ち上がり、その状態が高となると共に、信号Outputが入力される。c信号Outputが入力されると、信号outphaseが立ち上がり、その状態が高となる。d信号outphaseが立ち上がると、信号arkrightが立ち上がり、その状態が高となる。e信号outphase及び信号outcompletionが立ち上がると、信号outenableが立ち下がり、その状態が低となる。信号outenableが立ち下がると、信号outtrueが立ち下がり、その状態が低となる。f信号outtrueが立ち下がると、信号outcompletionが立ち下がり、その状態が低となる。g信号outcompletionが立ち下がり、かつ、信号ackrightが立ち上がると、信号outenableが立ち上がり、その状態が高となる。h信号outenableが立ち上がると、信号outtrueが立ち上がり、その状態が高となる。i信号outtrueが立ち上がると、信号Outputが出力されると共に、信号outcompletionが立ち上がり、その状態が高となる。j信号Outputが出力されると、信号outphaseが立ち下がり、その状態が低となる。k信号outphaseが立ち下がり、かつ、信号outcompletionが立ち上がると、信号outenableが立ち下がり、その状態が低となる。信号outenableが立ち下がると、信号outtrueが立ち下がり、その状態が低となる。l信号outtrueが立ち下がると、信号outcompletionが立ち下がり、その状態が低となる。m信号outcompletionが立ち下がり、かつ、信号ackrightが立ち下がると、信号outenableが立ち上がり、その状態が高となる。n信号outenableが立ち上がると、信号outtrueが立ち上がり、その状態が高Highとなり、初期状態に戻る。前記出力制御部は、非同期式DラッチとXOR回路ゲートとC素子とから構成されることを特徴とする、請求項1、2、5の何れかに記載の非同期プロトコル変換装置。前記4相パイプラインルーターは、4相の機能ブロックとパイプラインレジスタと4相完了検波器とを含んで構成されていることを特徴とする、請求項1又は2に記載の非同期プロトコル変換装置。前記4相パイプラインルーターは、ルーティング回路と、該ルーティング回路に接続されるアービトレーション回路と、該アービトレーション回路に接続されるマルチプレクサ回路とを含んで構成されていることを特徴とする、請求項1又は2に記載の非同期プロトコル変換装置。従来の非同期式演算装置の入出力ポートに接続されたプロトコル変換装置は、入出力ポートに共通に接続されていた。先ず、演算装置に送信されてきた入力データのプロトコルの変換を行い、演算装置で特定の演算を行い、出力データのプロトコル変換を行い出力データのプロトコルが変換されたことを確認することで、1回の処理が終了する。この処理を逐次的に行う必要があったため、従来変換装置を適用できる装置は1入力1出力の演算装置に限定されていた。このように、従来装置では、使用できる演算装置は1入力1出力に限定されていたため、多入力多出力のルーターに従来装置を使用することはできなかった。従来のネットワークオンチップの構成要素であるルーター及びデータ転送リンクに使用できるプロトコルは1種類に限定されていた。このため、データ転送リンクに待ち時間の多いプロトコルを使用する必要があり、ネットワークオンチップの転送速度が大幅に低下してしまう問題があった。本発明は、上記課題に鑑み、非同期式のLSI、例えば、ネットワークオンチップにおいて、数十個のIPコア間の通信を柔軟に行うことができ、かつ、多入力多出力の非同期プロトコル変換装置を提供することを目的としている。上記目的を達成するため、本発明の非同期プロトコル変換装置は、複数のIPコアと複数のIPコアに隣接して配設されるルーターとを含むLSIにおいて、隣接するルーター間に配設され、LSI中の隣接するルーターに接続される2相から4相への変換器と、2相から4相への変換器の出力側に接続されるパイプラインルーターと、4相のパイプラインルーターの出力に接続される4相から2相への変換器と、2相から4相への変換器を制御する入力制御部と、4相から2相への変換器を制御する出力制御部と、を含むことを特徴とする。本発明の別の態様は、複数のIPコアと複数のIPコアに隣接して配設されるルーターとを含むLSIにおいて、隣接するルーター間に配設される非同期プロトコル変換装置であって、LSI中の隣接するルーターに接続される2相から4相への変換器と、2相から4相への変換器の出力側に接続される4相パイプラインルーターと、4相のパイプラインルーターの出力に接続される4相から2相への変換器と、2相から4相への変換器を制御する入力制御部と、4相から2相への変換器を制御する出力制御部と、を含み、2相から4相への変換器は、ルーターに接続される2相完了検波器と2相完了検波器の出力が入力される4相符号器とからなり、4相から2相への変換器は、4相パイプラインルーターの出力に接続される4相復号器と4相復号器の出力が入力される2相完了検波器と、からなることを特徴とする。上記構成において、入力制御部は、好ましくは、以下の状態遷移を有している。a初期状態では、信号inphaseの状態が高となる。同様に、信号incompletionの状態が低となる。b信号inenableは立ち上がり、状態が高となる。c信号inenableが立ち上がると、真1又は偽0の信号intrueが立ち上がり、その状態は高となる。d信号intrueが入力されると、信号incompletionが立ち上がり、その状態が高となる。e信号incompletionが立ち上がると、次に信号ackleftが立ち上がり、その状態が高となる。f信号ackleftが立ち上がると、信号inenableが立ち下がり、その状態が低となると共に、信号Inputが入力される。g信号inenableが立ち下がると、信号intrueが立ち下がり、その状態が低となる。h信号intrueが立ち下がると、信号incompletionが立ち下がりその状態が低となる。i信号Inputが入力されると、信号inphaseが立ち下がり、その状態が低となる。j信号inphaseが立ち下がり、かつ、信号incompletionが立ち下がると、信号inenableが立ち上がり、その状態が高となる。k信号inenableが立ち上がると、信号intrueが立ち上がり、その状態が高となる。l信号intrueが立ち上がると、信号incompletionが立ち上がり、その状態が高となる。m信号incompletionが立ち上がると、信号ackleftが立ち下がり、その状態が低となる。n信号ackleftが立ち下がると、信号inenableが立ち下がり、その状態が低となると共に、信号Inputが入力される。o信号Inputが入力されると、信号inphaseは立ち上がり、その状態が高Highとなり、初期状態に戻る。p信号inenableが立ち下がると、信号intrueが立ち下がり、その状態が低Lowとなる。q信号intrueが立ち下がると、信号incompletionが立ち下がり、その状態が低Lowとなり、初期状態に戻る。上記入力制御部は、好ましくは、非同期式DラッチとXOR回路とから構成される。前記出力制御部は、好ましくは以下の状態遷移を有している。a初期状態では、信号outtrueが立ち上がり、その状態が高となる。b信号outtrueが立ち上がると、信号outcompletionが立ち上がり、その状態が高となると共に、信号Outputが入力される。c信号Outputが入力されると、信号outphaseが立ち上がり、その状態が高となる。d信号outphaseが立ち上がると、信号arkrightが立ち上がり、その状態が高となる。e信号outphase及び信号outcompletionが立ち上がると、信号outenableが立ち下がり、その状態が低となる。信号outenableが立ち下がると、信号outtrueが立ち下がり、その状態が低となる。f信号outtrueが立ち下がると、信号outcompletionが立ち下がり、その状態が低となる。g信号outcompletionが立ち下がり、かつ、信号ackrightが立ち上がると、信号outenableが立ち上がり、その状態が高となる。h信号outenableが立ち上がると、信号outtrueが立ち上がり、その状態が高となる。i信号outtrueが立ち上がると、信号Outputが出力されると共に、信号outcompletionが立ち上がり、その状態が高となる。j信号Outputが出力されると、信号outphaseが立ち下がり、その状態が低となる。k信号outphaseが立ち下がり、かつ、信号outcompletionが立ち上がると、信号outenableが立ち下がり、その状態が低となる。信号outenableが立ち下がると、信号outtrueが立ち下がり、その状態が低となる。l信号outtrueが立ち下がると、信号outcompletionが立ち下がり、その状態が低となる。m信号outcompletionが立ち下がり、かつ、信号ackrightが立ち下がると、信号outenableが立ち上がり、その状態が高となる。n信号outenableが立ち上がると、信号outtrueが立ち上がり、その状態が高Highとなり、初期状態に戻る。前記出力制御部は、好ましくは、非同期式DラッチとXOR回路とC素子とから構成される。4相パイプラインルーターは、好ましくは、4相の機能ブロックとパイプラインレジスタと4相完了検波器とを含んで構成されている。4相パイプラインルーターは、好ましくは、ルーティング回路と、ルーティング回路に接続されるアービトレーション回路と、アービトレーション回路に接続されるマルチプレクサ回路とを含んで構成されている。本発明の非同期プロトコル変換装置によれば、多入力多出力のプロトコル変換装置を用いることで、ルーターおよびデータ転送にそれぞれ独立に適したプロトコルを適用することが可能となり、高速なネットワークオンチップが実現できる。以下、図面を参照しながら本発明の実施形態を具体的に説明する。図1は、本発明の実施形態に係る非同期プロトコル変換装置1の構成を示すブロック図である。図1に示すように、本発明の実施形態に係る非同期プロトコル変換装置1は、LSI中の隣接するルーターに接続される2相から4相への変換器11と、2相から4相への変換器11の出力側に接続される4相のパイプラインルーター12と、4相のパイプラインルーター12の出力に接続される4相から2相への変換器13と、2相から4相への変換器11等を制御する入力制御部14と、4相から2相への変換器13等を制御する出力制御部15と、から構成されている。図2は、本発明の非同期プロトコル変換装置1が配設されるシステムLSI20の部分的な構成を示すブロック図である。図2に示すように、配設されるLSI20は、複数のIPコア21と、複数のIPコア21に隣接して配設されるルーター22と、本発明の非同期プロトコル変換装置1とを含んで構成されている。非同期プロトコル変換装置1は、左側に隣接するルーター22aから入力データ信号と入力パリティ信号が入力される。そして、非同期プロトコル変換装置1は、右側に隣接するルーター22bに出力データ信号と出力パリティ信号を出力する。入力制御部14からは、入力確認信号ackleftが左側に隣接するルーター20に出力される。そして、出力制御部15には、出力確認信号ackrightが右側に隣接するルーター21から入力される。2相から4相への変換器11は、非同期プロトコル変換装置1の外部のルーター20に接続される2相完了検波器16と、2相完了検波器16の出力が入力される4相符号器17とから構成されている。図3は、2相完了検波器16の構成を示す回路図である。図3に示すように、2相完了検波器16は、入力0~n-1に接続されるエクスクルーシブオアXOR回路と呼ぶ。16a,16b,,16nと、XOR回路16a16b,,16nの出力のすべてが入力されるアンド16pと、XOR回路16a,16b,,16nの出力のすべてが入力されるオア16qと、AND回路16pとOR回路16qの出力が入力されるC素子16rとから構成されている。XOR回路等の論理回路はXOR回路ゲート等とも呼ばれる。図4は、C素子16rの動作を説明する図であり、それぞれAはC素子16rの構成を示す回路図、BはC素子16rの動作の真理値表を示している。図4Aに示すように、C素子16rは、非同期式の回路に使用される双安定の記憶素子であり、待ち合わせ回路や合流回路とも呼ばれている。図4Bに示すように、全ての入力が論理1になると出力が論理1になり、全ての入力が論理0になると出力が論理0になる。入力に論理1と0が混在した状態では、直前の出力を維持する。図5は、4相符号器17の構成を示す回路図である。図5に示すように、4相符号器17は、1個のノットNOT回路と呼ぶ。NOT回路はインバータとも呼ばれる。17aと、2個のAND回路17b,17cと、から構成されている。図6は、入力制御部14の構成を示す回路図である。図6に示すように、入力制御部14は、第1及び第2の非同期式Dラッチ14a,14bと1個のXOR回路14cとから構成されている。図7Aは2相から4相への変換器11と入力制御部14とを示す回路図であり、図1に示す2相から4相への変換器11と、図6に示した入力制御部14を纏めて示している。図7Bは、入力制御部14の動作を説明するタイムチャートである。図7Bの横軸は時間任意目盛りである。縦軸は、上から順に、それぞれ2相入力信号2phasein、入力相信号inphase、入力イネーブル信号inenable、4相入力信号4phasein、入力完了信号incompletion、入力側確認信号ackleftを示している。図7Bに示すように、入力完了信号が低Lowのとき、2相入力信号2phaseinは、非同期式Dラッチ14aを通過する。一方、前の2相入力信号は、非同期式Dラッチ14bで保持、つまり記憶されている。XOR回路14cは、4相演算用に入力イネーブル信号を変化させるために相信号の変化を決定する。つまり、入力イネーブル信号が高Highのときに4相演算が実行される。入力完了信号が高Highになると、入力相信号2phaseinは、次のプロトコル変換が入力に対して現在の相信号として非同期式Dラッチ14bに記憶される。つまり、入力イネーブル信号が低Lowのときに4相演算がリセットされる。次に、入力確認信号ackleftは、次の2相入力信号を受信するために変化する。図8は、入力制御部14の動作を説明する状態遷移図である。最初に状態遷移図の表示方法について説明する。1図8に示す信号名の後ろのもしくは-はその信号の立ち上がりrise又は立ち下がりfallを意味している。例えば、inenableは、信号inenableが立ち上がりriseし,その状態が高であることを示している。2黒丸印●は現在の状態、つまり初期状態を示している。例えば、図8では、inenableとinphaseとが初期状態であることを示している。3信号名に入力されている矢印にすべて黒丸印●が揃ったとき、その信号名の出力に黒丸印●、つまり、初期状態が移動する。例えば、図8では、初期状態ではinenableの入力にすべて黒丸印●が揃っているために、その出力に黒丸を移動する。4信号名の出力が2つ以上に分岐している場合には、状態が複数個生成されることを示している。例えば、図8では、ackleftはinenable及びInputの信号を生成する。図8に示すように、入力制御部14の動作は、次のような状態遷移をする。以下の説明では、各信号に附した上記又は-は、所定の遅延時間の後で高又は低の状態に遷移する。このため、各信号の状態は、各信号に附した上記又は-は省略して、遷移した状態、つまり高又は低で説明する。a初期状態では、信号inphaseの状態が高となる。同様に、信号incompletionの状態が低となる。b信号inenableは立ち上がり、状態が高となる。c信号inenableが立ち上がると、真1又は偽0の信号intrueが立ち上がり、その状態は高となる。d信号intrueが入力されると、信号incompletionが立ち上がり、その状態が高となる。e信号incompletionが立ち上がると、次に信号ackleftが立ち上がり、その状態が高となる。f信号ackleftが立ち上がると、信号inenableが立ち下がり、その状態が低となると共に、信号Inputが入力される。g信号inenableが立ち下がると、信号intrueが立ち下がり、その状態が低となる。h信号intrueが立ち下がると、信号incompletionが立ち下がり、その状態が低となる。i信号Inputが入力されると、信号inphaseが立ち下がり、その状態が低となる。j信号inphaseが立ち下がり、かつ、信号incompletionが立ち下がると、信号inenableが立ち上がり、その状態が高となる。k信号inenableが立ち上がると、信号intrueが立ち上がり、その状態が高となる。l信号intrueが立ち上がると、信号incompletionが立ち上がり、その状態が高となる。m信号incompletionが立ち上がると、信号ackleftが立ち下がり、その状態が低となる。n信号ackleftが立ち下がると、信号inenableが立ち下がり、その状態が低となると共に、信号Inputが入力される。o信号Inputが入力されると、信号inphaseは立ち上がり、その状態が高Highとなり、初期状態に戻る。p信号inenableが立ち下がると、信号intrueが立ち下がり、その状態が低Lowとなる。q信号intrueが立ち下がると、信号incompletionが立ち下がり、その状態が低Lowとなり、初期状態に戻る。図9は、4相のパイプラインルーター12の構成を示す回路図である。図9に示すように、4相のパイプラインルーター12は、複数の4相の機能ブロック12a,12b,,12kとパイプラインレジスタ12pと4相完了検波器12qとを含んで構成されている。4相完了検波器12qは、NOR回路12r,12sとC素子12tのツリーから構成されている。複数のC素子12uから成るパイプラインレジスタ12pは、次段に配設されている4相完了検波器12qによって制御されている。入力側の入力完了信号は、4相のパイプラインルーター12の初段の機能ブロック12aが完了したときに高になる。そして、入力側の入力完了信号は、4相のパイプラインルーター12の初段の機能ブロック12aがリセットされたときに低となる。これに対して、出力側の出力完了信号は、4相のパイプラインルーター12の最後段の機能ブロック12cが完了したときに高になる。そして、出力側の出力完了信号は、4相のパイプラインルーター12の最後段の機能ブロック12cがリセットされたとき低になる。4相から2相への変換器13は、4相のパイプラインルーター12に接続される4相復号器18と、4相復号器18の出力が入力される2相完了検波器19と、から構成されている。図10は、4相復号器18の構成を示す回路図である。図10に示すように、4相復号器18は、1個のNOT回路18aと、4個のAND回路18b,18c,18d,18eと、2個のOR回路18f,18gと、2個の非同期式RSラッチ18h,18iとから構成されている。4相復号器18の出力が入力される2相完了検波器19の構成は、入力側の2相完了検波器16と同じ構成を有している。図11は、出力制御部15の構成を示す回路図である。図11に示すように、出力制御部15は、1個のC素子15aと、3個の非同期式Dラッチ15c,15d,15eと1個のXOR回路15bとから構成されている。図12Aは4相から2相への変換器13と出力制御部15の回路図であり、図1に示す4相から2相への変換器13と、図11に示した出力制御部15を纏めて示したものである。図12Bは4相から2相への変換器13の動作を説明するタイムチャートである。図12Bの横軸は時間任意目盛りである。縦軸は、上から順に、それぞれ4相出力信号4phaseout、2相出力信号2phaseout、出力完了信号outcompletion、出力相信号outphase、出力イネーブル信号outenable、出力側確認信号ackright、前置出力相信号preoutphaseを示している。図12Bに示すように、出力完了信号が高Highのとき、出力相信号outphaseは、非同期式Dラッチ15cを通過する。これは、出力イネーブル信号outenableを停止させる。これに対して、出力完了信号が低Lowのとき、前置出力相信号preoutphaseは、出力相信号outphaseと同じになる。ここで、前置出力相信号preoutphaseは、図12Bに示すように、次のプロトコル変換のための4相復号器18のNOT回路18aに出力される。出力確認信号ackrightが出力相信号outphaseの遷移で変化した場合には、C素子15aの出力が遷移して、非同期式Dラッチ15及びXOR回路15dを介して出力イネーブル信号outenableを実行する。上記した入力制御部14及び出力制御部15の入力イネーブル信号inenable、出力イネーブル信号outenable、前置出力相信号preoutphaseは、入力される信号の遷移によってのみ生成される。これにより、本発明の非同期プロトコル変換装置1は、完全にQDIで動作するタイミングに対して耐性があるという利点が生じる。本発明の非同期プロトコル変換装置1は、図1に示すように、プロトコル変換が、パイプライン化された4相ルーター12の入力側の入力制御部14と出力側の出力制御部15とでそれぞれ独立に行われることに特徴がある。4相のパイプラインルーター12の初段と最後段の機能ブロック12a,12cは、入力イネーブル信号inenableと出力イネーブル信号outenableが高Highのとき、そして低Lowのとき評価される。4相のパイプラインルーター12の初段と最後段の機能ブロック12a,12cが完了したときには、入力完了信号incompletionと出力完了信号outcompletionは、高Highであり、そしてリセットされると低Lowとなる。図13は、出力制御部15の動作を説明する状態遷移図である。図13に示すように、出力制御部15の動作は、次のような状態遷移をする。a初期状態では、信号outtrueが立ち上がり、その状態が高となる。b信号outtrueが立ち上がると、信号outcompletionが立ち上がり、その状態が高となると共に、信号Outputが入力される。c信号Outputが入力されると、信号outphaseが立ち上がり、その状態が高となる。d信号outphaseが立ち上がると、信号arkrightが立ち上がり、その状態が高となる。e信号outphase及び信号outcompletionが立ち上がると、信号outenableが立ち下がり、その状態が低となる。信号outenableが立ち下がると、信号outtrueが立ち下がり、その状態が低となる。f信号outtrueが立ち下がると、信号outcompletionが立ち下がり、その状態が低となる。g信号outcompletionが立ち下がり、かつ、信号ackrightが立ち上がると、信号outenableが立ち上がり、その状態が高となる。h信号outenableが立ち上がると、信号outtrueが立ち上がり、その状態が高となる。i信号outtrueが立ち上がると、信号Outputが出力されると共に、信号outcompletionが立ち上がり、その状態が高となる。j信号Outputが出力されると、信号outphaseが立ち下がり、その状態が低となる。k信号outphaseが立ち下がり、かつ、信号outcompletionが立ち上がると、信号outenableが立ち下がり、その状態が低となる。信号outenableが立ち下がると、信号outtrueが立ち下がり、その状態が低となる。l信号outtrueが立ち下がると、信号outcompletionが立ち下がり、その状態が低となる。m信号outcompletionが立ち下がり、かつ、信号ackrightが立ち下がると、信号outenableが立ち上がり、その状態が高となる。n信号outenableが立ち上がると、信号outtrueが立ち上がり、その状態が高Highとなり、初期状態に戻る。図14は、本発明の非同期プロトコル変換装置1の動作を説明するタイムチャートである。図14の横軸は時間任意目盛りである。縦軸は、各部の波形を示している。入力側の波形は実線で、出力側の波形は一点鎖線で示している。図14に示すように、入力側では以下のステップが実行されている。1相情報奇を有している新しい2相の入力が来たときには、入力相信号は遷移をして入力イネーブル信号が実行される。2パイプライン化されたルーターの入力側では、2相から4相へのプロトコル変換器11は、4相プロトコル用のデータを生成し、そして、4相ルーター12は初段の機能ブロック12aで計算を行うルーティング。3初段の計算の後、4相ルーター12は第2段の機能ブロック調停回路12bで計算を行う。同時に、入力完了信号が実行アサートされる。4一度入力完了信号が実行アサートされると、4相の入力信号をリセットするようにスペーサを発生するために入力イネーブル信号が停止される。このとき、次の入力の2相信号を要求する。54相のパイプラインルーター12の初段の機能ブロック12aがリセットされた後、入力完了信号が停止される。これは、次の2相入力信号のプロトコル変換の準備ができたことを意味している。図14に示すように、出力側では以下のステップが実行されている。1パイプライン化された4相ルーター12の出力側では、4相ルーター12の計算の後で出力完了信号が実行アサートされる。この際、4相から2相への変換器13は相信号が奇の新しい2相信号を出力し、出力イネーブル信号を停止させる。24相ルーターの機能ブロック12aがリセットされてスペーサが出力イネーブル信号を停止したとき、出力完了信号が次の4相から2相への変換のために実行アサートされる。次に、入力側では、新しい2相入力信号が入力されたとき、4相ルーター12中の初段の機能ブロック12aがリセットされて符号化が開始される。一方、出力側では、新しい2相入力信号が出力されたとき、4相ルーター12中の最後段の機能ブロック12cがリセットされて復号化が開始される。次に、本発明の非同期プロトコル変換装置1のサイクルタイムについて説明する。本発明の非同期プロトコル変換装置1のサイクルタイムtcycleinventionは、入力側の遅延時間と出力側の遅延時間の大きい方のどちらかになる。入力側の遅延時間は、2相から4相へのプロトコル変換器11と、4相ルーター12の初段の機能ブロック12aデータ及びスペーサと、入力制御部14データ及びスペーサと、で生じる。一方、出力側の遅延時間は、4相から2相へのプロトコル変換器13と、4相ルーター12の最後段の機能ブロック12cデータ及びスペーサと、出力制御部15データ及びスペーサと、で生じる。従って、非同期プロトコル変換装置1のサイクルタイムtcycleinventionは、下記2式で与えられる。2式から明らかなように、非同期プロトコル変換装置1のサイクルタイムtcycleinventionは、ルーターのパイプライン化された回路の段数であるkに依存しない。従って、本発明の非同期プロトコル変換装置1のサイクルタイムは、従来の非同期プロトコル変換装置に比較して高速に動作する。非同期プロトコル変換装置の多入力と多出力化次に、本発明の非同期プロトコル変換装置の多入力と多出力化について説明する。図15は、5入力5出力の非同期プロトコル変換装置30の構成を示すブロック図である。5入力5出力の非同期プロトコル変換装置30は、図2に示すルーター22aの出力に接続される2相から4相への変換器31と、2相から4相への変換器31に接続される3段構成の4相のパイプラインルーター32と、3段構成の4相のパイプラインルーター32に接続される4相から2相への変換器33と、入力制御部34と、出力制御部35と、から構成されている。5入力5出力の非同期プロトコル変換装置30は、各非同期プロトコル変換装置30a,30a,30b,30c,30d,30eから構成されている。非同期プロトコル変換装置30aは、2相から4相への変換器31aと、2相から4相への変換器31aに接続される3段構成の4相のパイプラインルーター32aと、3段構成の4相のパイプラインルーター32aに接続される4相から2相への変換器33aと、図示しない各入力制御部34と、図示しない各出力制御部35と、から構成されている。他の各非同期プロトコル変換装置30b~39eも非同期プロトコル変換装置30aと同様に構成されている。非同期プロトコル変換装置30の各非同期プロトコル変換装置31a,31b,31c,31d,31eは、同じ構成を有している。2相から4相への変換器31aは、図1で説明した非同期プロトコル変換装置1の2相から4相への変換器11と同様の構成を有し、同様の動作をする。入力制御部34は、図1で説明した非同期プロトコル変換装置1の入力制御部14と同様の構成を有し、2相から4相への変換器31の入力制御を同様に行う。3段構成のパイプラインルーター32は、ルーティング回路36と、ルーティング回路36に接続されるアービトレーション回路37と、アービトレーション回路37に接続されるマルチプレクサ回路38とから構成されている。アービトレーション回路37は、調停回路とも呼ばれている。3段構成のパイプラインルーター32はパイプラインルーター32a,32b,32c,32d,32eから構成され、それぞれ同じ構成を有している。パイプラインルーター32aは、ルーティング回路36aと、アービトレーション回路37aと、マルチプレクサ回路38aとから構成されている。他のパイプラインルーター32b~32eもパイプラインルーター32aと同様に構成されている。3段構成の4相のパイプラインルーター32に接続される4相から2相への各変換器33a,33b,33c,33d,33eは、同じ構成を有している。4相から2相への変換器33aは、図1で説明した非同期プロトコル変換装置1の4相から2相への変換器13と同様の構成を有し、同様の動作をする。出力制御部35は、図1で説明した非同期プロトコル変換装置1の出力制御部15と同様の構成を有し、4相から2相への変換器33の出力制御を同様に行う。5入力5出力の非同期プロトコル変換装置30の動作について説明する。ルーター22aの出力に接続される2相から4相への変換器31aの出力が入力されるルーティング回路36aは、入力データのアドレスに応じて転送先が決定される。その後、入力データは、対応するアドレスの各アービトレーション回路、つまり、37a~37eの何れかに送出される。アービトレーション回路37aにおいては、入力データと他の入力データの転送先が同じだった場合の調停を取る。つまり、どちらか一方の入力データの転送を行うことができる。その後、入力データは各アービトレーション回路37a~37eに接続される各マルチプレクサ回路38a~38eに転送され、4相から2相への変換器33に出力される。例えば、4相から2相への変換器33aの出力が、ルーター22bの何れかの入力に出力される。5入力5出力の非同期プロトコル変換装置30によれば、非同期の4相のパイプラインルーター32において、入出力が独立に動作する。図15では、5入力5出力の非同期プロトコル変換装置30の例を示したが、各非同期プロトコル変換装置30aはその入出力の数の分だけ必要になる。図15の場合には、5台の非同期プロトコル変換装置30a~30eが必要となる。つまり、n入力n出力の場合には、非同期プロトコル変換装置30aがn個必要となる。非同期プロトコル変換装置1のシミュレーション図1を参照して説明した非同期プロトコル変換装置1を、最小加工寸法が0.13μmのCMOS製造技術によって集積回路を設計した。この集積回路を、HSPICEでシミュレーションした。集積回路の電源電圧Vddは1.2Vとした。シミュレーションでは、パイプラインのレジスタ数は5とし、データは先入れ先出しFIFOFirstInFirstOutで処理し、データのビットはシリアル転送した。図16は、非同期プロトコル変換装置1をシミュレーションしたタイムチャートの一例を示す図である。図の横軸は時間nsである。図の縦軸は、上から順に、それぞれ2相入力データ信号indata、2相入力パリティ信号inparity、4相入力真信号intrue、4相入力擬信号infalse、4相出力真信号outtrue、4相出力擬信号outfalse、2相出力データ信号outdata、2相出力パリティ信号outparity、入力相信号inphase、入力イネーブル信号inenable、入力完了信号incompletion、入力側確認信号ackleft、出力相信号outphase、出力イネーブル信号outenable、出力完了信号outcompletion、出力側確認信号ackrightを示している。図16に示すように、非同期プロトコル変換装置1では、2相の入力信号は、前の2相信号が出力制御部15によって復号される前に、入力制御部14によって符号化が開始されることが分かる。これにより、本発明の非同期プロトコル変換装置1では、プロトコル変換が4相パイプライン回路の前後に配設される入力制御部14と出力制御部15とでそれぞれ独立に処理されることが確認できた。シミュレーション例1パイプラインレジスタ数を変化させて、本発明及び比較例の非同期プロトコル変換装置1のシミュレーションを行った。本発明及び比較例の非同期プロトコル変換装置のトランジスタ数は、それぞれ246個、217個であった。本発明の非同期プロトコル変換装置1のトランジスタ数は、比較例の113となる。図17は、シミュレーション例1の結果を示す図であり、それぞれAはパイプラインレジスタ数とスループットとの関係、Bはパイプラインレジスタ数と消費エネルギーとの関係を示している。各図の横軸はパイプラインレジスタ数である。図17Aの縦軸はスループットであり、図17Bの縦軸は消費エネルギーfJである。スループットは、データの転送速度GBpsである。図17Aに示すように、本発明の非同期プロトコル変換装置1のスループットは、パイプラインレジスタ数には依存しないことが分かる。比較例のスループットは、パイプラインレジスタ数の増加に伴い低下する。パイプラインレジスタ数が5では、本発明の非同期プロトコル変換装置1のスループットは、比較例に対して1.77大きいことが判明した。図17Bに示すように、本発明及び比較例の非同期プロトコル変換装置1の消費エネルギーは、パイプラインレジスタ数に比例して増大することが分かる。本発明の非同期プロトコル変換装置1の消費エネルギーは、比較例に対して7程度大きいだけである。上記シミュレーション例1から、本発明の非同期プロトコル変換装置1は、パイプラインレジスタ数が増大するほど比較例に対してスループットが向上し、消費エネルギーは比較例とほぼ同じであることが分かる。シミュレーション例2二つの10ビットの4相ルーターの間に本発明の非同期プロトコル変換装置1を挿入して、2相転送を実現するシミュレーションを行った。比較例としては、従来の4相方式による4相転送回路のシミュレーションを行った。従来の4相転送回路は、4相プロトコルだけを使用している。なお、比較例を従来の4相方式とした理由は、従来の非同期プロトコル変換器が多入力多出力のルーターに適用できないことによる。本発明の非同期プロトコル変換装置1及び比較例の4相転送回路のトランジスタ数は、それぞれ71355個、61818個であった。本発明の非同期プロトコル変換装置1のトランジスタ数は、比較例の115となる。図18は、シミュレーション例2の結果を示す図であり、それぞれAはワイヤー長とスループットとの関係、Bはワイヤー長と消費エネルギーとの関係を示している。各図の横軸はワイヤー長mmである。図18Aの縦軸はスループットであり、図18Bの縦軸は消費エネルギーpJである。図18Aに示すように、本発明の非同期プロトコル変換装置1のスループットは、ワイヤー長が7mmまではほぼ一定であり、ワイヤー長が7mm以上では徐々に低下した。比較例のスループットは、ワイヤー長が増加すると低下する。ワイヤー長が10mmでは、本発明の非同期プロトコル変換装置1を用いたスループットは、比較例に対して2.05倍大きいことが判明した。図18Bに示すように、本発明及び比較例の非同期プロトコル変換装置1の消費エネルギーは、パイプラインレジスタ数に比例して増大することが分かる。本発明の非同期プロトコル変換装置1の消費エネルギーは、比較例に対して小さいことが分かる。ワイヤー長が10mmでは、本発明の非同期プロトコル変換装置1の消費エネルギーは、比較例に対して77であることが判明した。上記シミュレーション例2から、本発明の非同期プロトコル変換装置1は、ワイヤー長が増大するほど比較例に対して、スループットが向上し、消費エネルギーが低下することが分かる。表1は、上記シミュレーションの結果を纏めた図である。本発明によれば、数十個のIPコア間の通信を柔軟に行う非同期式ネットワークオンチップにおけるルーターとデータ転送リンク間のプロトコル変換装置が提供される。従来装置では入出力のプロトコル変換を共通に行っていたため、使用できる演算装置は1入力1出力で限定されていた。これに対して、本発明の非同期プロトコル変換装置1は、演算装置となる4相パイプラインルーター12と、4相パイプラインルーター12の入出力ポートに接続された2つの独立した入力制御部14と、出力制御部15と、から構成される。これにより、入力側では、演算装置となる4相パイプラインルーター12に送信されてきた入力データのプロトコルの変換を行い、演算装置内部の変換後のデータを確認することで、入力側の処理が終了する。一方、出力側では、演算装置内部のデータを確認し、出力データのプロトコルの変換を行うことで、出力側の処理が終了する。このように、本発明では入出力ポートで独立してプロトコルの変換が可能となることから、多入力多出力の演算装置への使用が可能となる。本発明の非同期プロトコル変換装置1では、入出力ポートで独立してプロトコルの変換が可能となることから、多入力多出力の演算装置への使用が可能となる。回路シミュレーションの結果、従来の4相転送回路に較べて、配線遅延時間が約55となった。本発明では、入力側、出力側で独立にプロトコルを変換できる装置を実現することで、多入力多出力であるルーター22にプロトコル変換装置を使用することが可能となった。そのため、ルーター22及びデータ転送リンクに最適なプロトコルを使用することが可能となる。その結果、データ転送リンクに待ち時間の少ないプロトコルを使用することが可能となるため、ネットワークオンチップに用いた場合には転送速度が大幅に向上する。本発明の非同期プロトコル変換装置1を使用したシステムオンチップでは、チップ内データ通信速度の向上により同時に駆動できるプロセッサの数を増加させることが可能となる。また、非同期プロトコル変換装置1はクロック信号を用いない非同期式であることから、クロック信号を発生する回路の削除に伴う電力の削減も可能となる。これにより、低電力かつ高速なSoCシステムオンチップが実現できる。本発明の非同期プロトコル変換装置1の回路規模は、従来方式の4相転送回路及び2相転送回路の回路規模と比較すると、従来方式の4相転送回路回路規模を100とする:従来方式の2相転送回路:本発明の非同期プロトコル変換装置1=100:250:115となる。このため、本発明の非同期プロトコル変換装置1の回路規模は、従来方式の4相転送回路の回路規模と同程度で、かつ、従来方式の4相転送回路よりもスループットの大きい非同期プロトコル変換装置1を実現できる。システムLSIやNoC内の複数の処理機能ブロック間の非同期通信方式に4相と2相方式があるが、本発明の非同期プロトコル変換装置は、4相と2相の利点を組み合わせた新しい方式であり、特定用途向けのIC、即ちASICにも適用できる。本発明は、上記実施の形態に限定されるものではなく、特許請求の範囲に記載した発明の範囲内で種々の変形が可能であり、それらも本発明の範囲内に含まれることはいうまでもない。"