半導体層に形成された素子分離と、前記素子分離に囲まれた前記半導体層からなる第1活性領域と、前記第1活性領域上から前記素子分離上へ延びる第1ゲート電極と、前記第1活性領域上および前記素子分離上の前記第1ゲート電極を被覆し、前記半導体層に応力を与える第1応力膜と、前記第1応力膜上に形成され、前記素子分離上の前記第1ゲート電極を被覆すると共に前記第1活性領域上に開口を有し、前記半導体層に応力を与える第2応力膜と、前記第2応力膜の開口内に埋め込まれると共に、前記素子分離上の前記第2応力膜の表面を露出させている第1層間絶縁膜とを備えたことを特徴とする半導体装置。前記素子分離に囲まれた前記半導体層からなる第2活性領域と、前記第2活性領域上から前記素子分離上へ延びる第2ゲート電極と、第2層間絶縁膜とをさらに備え、前記第1応力膜は、前記素子分離上の前記第2ゲート電極を被覆すると共に前記第2活性領域上に開口を有し、前記第2応力膜は、前記第2活性領域上および前記素子分離上の前記第2ゲート電極を被覆し、前記第2層間絶縁膜は、前記第1応力膜の開口によって前記第2活性領域上の前記第2応力膜に形成された凹部内に埋め込まれると共に、前記素子分離上の前記第2応力膜の表面を露出させていることを特徴とする請求項1に記載の半導体装置。前記第2応力膜の前記素子分離上の膜厚は、前記第2活性領域上の膜厚より小さいことを特徴とする請求項2に記載の半導体装置。前記第1応力膜の開口および前記第2応力膜の開口のうち、少なくとも一方の膜の開口の終端部は、前記素子分離の終端部上または前記素子分離上にあり、前記一方の膜の開口の終端部と前記素子分離の終端部との水平距離は0nm以上、25nm以下であることを特徴とする請求項2または3に記載の半導体装置。前記第1活性領域は、前記第1ゲート電極を有するPチャネルMOS型トランジスタが形成されるPチャネル活性領域であり、前記第2活性領域は、前記第2ゲート電極を有するNチャネルMOS型トランジスタが形成されるNチャネル活性領域であり、前記第1応力膜は前記半導体層に圧縮応力を与える膜であり、前記第2応力膜は前記半導体層に引っ張り応力を与える膜であることを特徴とする請求項2~4のいずれかに記載の半導体装置。前記第1ゲート電極の上部および前記第2ゲート電極の上部は金属シリサイド膜からなり、前記第1活性領域および前記第2活性領域の表面に前記金属シリサイド膜が形成されていることを特徴とする請求項5に記載の半導体装置。前記第1応力膜および前記第2応力膜はシリコン窒化膜からなることを特徴とする請求項6に記載の半導体装置。前記第1ゲート電極、前記第2ゲート電極、前記第1活性領域、および前記第2活性領域上で、且つ前記第1応力膜および前記第2応力膜より下層に第1絶縁膜が形成されていることを特徴とする請求項2~7のいずれかに記載の半導体装置。前記第1応力膜上で、且つ前記第2応力膜より下層に第2絶縁膜が形成されていることを特徴とする請求項1~8のいずれかに記載の半導体装置。前記第1活性領域は、前記第1ゲート電極を有するNチャネルMOS型トランジスタが形成されるNチャネル活性領域であり、前記第2活性領域は、前記第2ゲート電極を有するPチャネルMOS型トランジスタが形成されるPチャネル活性領域であり、前記第1応力膜は前記半導体層に引っ張り応力を与える膜であり、前記第2応力膜は前記半導体層に圧縮応力を与える膜であることを特徴とする請求項2~4のいずれかに記載の半導体装置。半導体層に素子分離を形成すると共に、前記素子分離で囲まれた前記半導体層からなる第1活性領域を形成する工程と、前記第1活性領域上から前記素子分離上へ延びる第1ゲート電極を形成する工程と、前記第1活性領域上および前記素子分離上の前記第1ゲート電極を被覆し、前記半導体層に応力を与える第1応力膜を形成する工程と、前記第1応力膜上に、前記半導体層に応力を与える第2応力膜を形成する工程と、前記第2応力膜を選択的にエッチングし、前記第1活性領域上に前記第2応力膜の開口を形成する工程と、前記第2応力膜上および前記第2応力膜の開口上を含む全面に層間絶縁膜を形成する工程と、前記層間絶縁膜をCMP法を用いて研磨し、前記素子分離上の前記第2応力膜が露出した後研磨を停止する工程とを含むことを特徴とする半導体装置の製造方法。前記半導体層に前記素子分離を形成することによって、前記素子分離で囲まれた前記半導体層からなる第2活性領域を形成する工程と、前記第2活性領域上から前記素子分離上へ延びる第2ゲート電極を形成する工程と、前記第1応力膜を、前記第2活性領域上および前記素子分離上の前記第2ゲート電極をさらに覆うように形成する工程と、前記第1応力膜を選択的にエッチングし、前記第2活性領域上に前記第1応力膜の開口を形成する工程と、前記第2応力膜を、前記第1応力膜上と共に前記第1応力膜の開口上をさらに覆うように形成する工程とをさらに含むことを特徴とする請求項11に記載の半導体装置の製造方法。前記第1応力膜の開口および前記第2応力膜の開口のうち、少なくとも一方の膜の開口の終端部は、前記素子分離の終端部上または前記素子分離上にあり、前記一方の膜の開口の終端部と前記素子分離の終端部との水平距離は0nm以上、25nm以下であることを特徴とする請求項12に記載の半導体装置の製造方法。前記第1ゲート電極の上部および前記第2ゲート電極の上部を金属シリサイド膜にする工程と、前記第1活性領域および前記第2活性領域の表面に前記金属シリサイド膜を形成する工程とを含むことを特徴とする請求項13に記載の半導体装置。前記第1応力膜を形成する前に、前記第1ゲート電極、前記第2ゲート電極、前記第1活性領域、および前記第2活性領域を覆うように第1絶縁膜を形成する工程を含むことを特徴とする請求項12~14のいずれかに記載の半導体装置の製造方法。前記第2応力膜を形成する前に、前記第1応力膜上に第2絶縁膜を形成する工程を含み、前記第1応力膜の開口を形成する工程は、前記第2絶縁膜および前記第1応力膜を順次選択的にエッチングして形成する工程であり、前記第2絶縁膜は、前記第2応力膜の開口を形成するためのエッチングに対して、前記第2応力膜よりエッチング速度が小さい膜であることを特徴とする請求項12~15のいずれかに記載の半導体装置の製造方法。半導体層に素子分離を形成すると共に、前記素子分離で囲まれた前記半導体層からなる第1活性領域および第2活性領域を形成する工程と、前記第1活性領域上から前記素子分離上へ延びる第1ゲート電極を形成する工程と、前記第2活性領域上から前記素子分離上へ延びる第2ゲート電極を形成する工程と、前記第1活性領域上、前記第2活性領域上、前記素子分離上、前記第1ゲート電極および前記第2ゲート電極を被覆する第1の膜を形成する工程と、前記第1の膜を選択的にエッチングし、前記第2活性領域上に前記第1の膜の開口を形成する工程と、前記第1の膜上および前記第1の膜の開口上を覆うように第2の膜を形成する工程と、前記第2の膜を選択的にエッチングし、前記第1活性領域上に前記第2の膜の開口を形成する工程と、前記第2の膜上および前記第2の膜の開口上を含む全面に層間絶縁膜を形成する工程と、前記層間絶縁膜をCMP法を用いて研磨し、前記素子分離上の前記第2の膜が露出した後研磨を停止する工程とを含み、前記第2の膜の、前記CMP法を用いた研磨に対する研磨速度は、前記層間絶縁膜より小さいことを特徴とする半導体装置の製造方法。特許文献1に記載された方法は、ゲート電極上に形成された窒化膜を研磨ストッパーとするCMP法を用いて層間絶縁膜を研磨し、ゲート電極上に形成した層間絶縁膜の表面を平坦化する方法である。この方法によれば、DRAMのように複数のゲート電極が密集して配置された領域とゲート電極が疎に配置された領域とを有する半導体集積回路において、ゲート電極の疎密に関わらず層間絶縁膜をほぼ平坦化することが可能である。一方近年、例えば45nmノード世代以降の微細パターンを有する半導体集積回路においては、それを構成する半導体素子MOS型トランジスタに今までのスケーリング則を単純に適用にして寸法縮小しても動作速度等の特性が期待されるほど向上しなくなってきた。これに対して最近、半導体素子の特性をさらに向上させるため、半導体基板シリコン単結晶基板等に応力を与えて結晶格子を歪ませ、所定の結晶方位方向のキャリア移動度を増大させる技術が採用されている。半導体基板に応力を与える具体的な方法は、MOS型トランジスタの場合、ゲート電極の上部および側部の全体をシリコン窒化膜のような高い内部応力を有する膜で覆うことによって、トランジスタのチャネル領域半導体基板の表面部に応力を与える方法である。Nチャネルトランジスタに対してはチャネル領域に引っ張り応力TensileStressが与えられ、Pチャネルトランジスタに対してはチャネル領域に圧縮応力CompressiveStressが与えられる。この技術では上に述べたように半導体基板に応力を与える代表的な膜としてシリコン窒化膜が使用される。従って特許文献1が開示する、CMP法を用いた層間絶縁膜平坦化工程をこの種のシリコン窒化膜を含む半導体集積回路の製造に採用した場合、当該シリコン窒化膜は必ずゲート電極の上部にも形成されるので、研磨ストッパー膜としての役割も強要される。しかしながら研磨ストッパー膜はCMPにより消耗する膜であるから、ゲート電極上のシリコン窒化膜を研磨ストッパー膜にすると、その膜から半導体基板に及ぼされる応力が低減する。その結果、特にウエハ状態の半導体基板面内における応力のバラツキ、及び完成したMOS型トランジスタ等半導体素子の特性にバラツキが発生する。特許文献1に記載の技術のような従来の技術にはこのような課題が存在した。本発明は上記従来の課題を解決し、CMP法により層間絶縁膜の表面を均一に平坦化することができる半導体装置の製造方法の提供を目的とする。本発明は特に半導体基板に応力を意図的に与える膜を含む半導体集積回路を製造するに際し、前記応力の半導体基板面内バラツキを発生させることなく、CMP法により層間絶縁膜の表面を均一に平坦化することができる半導体装置の製造方法の提供を目的とする。また本発明はその方法で製造された半導体装置の特徴ある構造の提供を目的とする。上記課題を解決するための本発明に係る半導体装置は、半導体層に形成された素子分離と、前記素子分離に囲まれた前記半導体層からなる第1活性領域と、前記第1活性領域上から前記素子分離上へ延びる第1ゲート電極と、前記第1活性領域上および前記素子分離上の前記第1ゲート電極を被覆し、前記半導体層に応力を与える第1応力膜と、前記第1応力膜上に形成され、前記素子分離上の前記第1ゲート電極を被覆すると共に前記第1活性領域上に開口を有し、前記半導体層に応力を与える第2応力膜と、前記第2応力膜の開口内に埋め込まれると共に、前記素子分離上の前記第2応力膜の表面を露出させている第1層間絶縁膜とを備える。上記半導体装置の一層望ましい形態は、前記素子分離に囲まれた前記半導体層からなる第2活性領域と、前記第2活性領域上から前記素子分離上へ延びる第2ゲート電極と、第2層間絶縁膜とをさらに備え、前記第1応力膜は、前記素子分離上の前記第2ゲート電極を被覆すると共に前記第2活性領域上に開口を有し、前記第2応力膜は、前記第2活性領域上および前記素子分離上の前記第2ゲート電極を被覆し、前記第2層間絶縁膜は、前記第1応力膜の開口によって前記第2活性領域上の前記第2応力膜に形成された凹部内に埋め込まれると共に、前記素子分離上の前記第2応力膜の表面を露出させている。この半導体装置においては、前記第1応力膜および前記第2応力膜がシリコン窒化膜からなることが望ましい。本発明に係る半導体装置の一形態においては、前記第1ゲート電極、前記第2ゲート電極、前記第1活性領域、および前記第2活性領域上で、且つ前記第1応力膜および前記第2応力膜より下層に第1絶縁膜が形成される。これは特に、前記第1ゲート電極の上部および前記第2ゲート電極の上部が金属シリサイド膜からなり、さらに前記第1活性領域および前記第2活性領域の表面に前記金属シリサイド膜が形成されている場合に望ましい形態である。他の形態においては、前記第1応力膜上で、且つ前記第2応力膜より下層に第2絶縁膜が形成される。本発明に係る半導体装置はその製造方法に基づいて、前記第2応力膜の前記素子分離上の膜厚が、前記第2活性領域上の膜厚より小さく形成される。また、前記第1応力膜の開口および前記第2応力膜の開口のうち、少なくとも一方の膜の開口の終端部が、前記素子分離の終端部上または前記素子分離上にあり、前記一方の膜の開口の終端部と前記素子分離の終端部との水平距離が0nm以上、25nm以下であることが製造工程上望ましい。本発明が好適に応用できる半導体装置は、以下のような具体的要素を備えている。1前記第1活性領域は、前記第1ゲート電極を有するPチャネルMOS型トランジスタが形成されるPチャネル活性領域であり、前記第2活性領域は、前記第2ゲート電極を有するNチャネルMOS型トランジスタが形成されるNチャネル活性領域であり、前記第1応力膜は前記半導体層に圧縮応力を与える膜であり、前記第2応力膜は前記半導体層に引っ張り応力を与える膜である。2前記第1活性領域は、前記第1ゲート電極を有するNチャネルMOS型トランジスタが形成されるNチャネル活性領域であり、前記第2活性領域は、前記第2ゲート電極を有するPチャネルMOS型トランジスタが形成されるPチャネル活性領域であり、前記第1応力膜は前記半導体層に引っ張り応力を与える膜であり、前記第2応力膜は前記半導体層に圧縮応力を与える膜である。次に、上記課題を解決するための本発明に係る半導体装置の製造方法の第1は、半導体層に素子分離を形成すると共に、前記素子分離で囲まれた前記半導体層からなる第1活性領域を形成する工程と、前記第1活性領域上から前記素子分離上へ延びる第1ゲート電極を形成する工程と、前記第1活性領域上および前記素子分離上の前記第1ゲート電極を被覆し、前記半導体層に応力を与える第1応力膜を形成する工程と、前記第1応力膜上に、前記半導体層に応力を与える第2応力膜を形成する工程と、前記第2応力膜を選択的にエッチングし、前記第1活性領域上に前記第2応力膜の開口を形成する工程と、前記第2応力膜上および前記第2応力膜の開口上を含む全面に層間絶縁膜を形成する工程と、前記層間絶縁膜をCMP法を用いて研磨し、前記素子分離上の前記第2応力膜が露出した後研磨を停止する工程とを含む。この半導体装置の製造方法は、さらに望ましくは上記工程に加えて、前記半導体層に前記素子分離を形成することによって、前記素子分離で囲まれた前記半導体層からなる第2活性領域を形成する工程と、前記第2活性領域上から前記素子分離上へ延びる第2ゲート電極を形成する工程と、前記第1応力膜を、前記第2活性領域上および前記素子分離上の前記第2ゲート電極をさらに覆うように形成する工程と、前記第1応力膜を選択的にエッチングし、前記第2活性領域上に前記第1応力膜の開口を形成する工程と、前記第2応力膜を、前記第1応力膜上と共に前記第1応力膜の開口上をさらに覆うように形成する工程とを含む。上記製造方法の一形態においては、前記第1応力膜を形成する前に、前記第1ゲート電極、前記第2ゲート電極、前記第1活性領域、および前記第2活性領域を覆うように第1絶縁膜を形成する工程を含む。この形態は特に、前記第1ゲート電極の上部および前記第2ゲート電極の上部を金属シリサイド膜にし、前記第1活性領域および前記第2活性領域の表面に前記金属シリサイド膜を形成する場合に望ましい。上記製造方法の他の形態においては、前記第2応力膜を形成する前に、前記第1応力膜上に第2絶縁膜を形成する工程を含み、前記第1応力膜の開口を形成する工程は、前記第2絶縁膜および前記第1応力膜を順次選択的にエッチングして形成する工程であり、前記第2絶縁膜は、前記第2応力膜の開口を形成するためのエッチングに対して、前記第2応力膜よりエッチング速度が小さい膜である。また、前記第1応力膜の開口および前記第2応力膜の開口のうち、少なくとも一方の膜の開口の終端部が、前記素子分離の終端部上または前記素子分離上にあり、前記一方の膜の開口の終端部と前記素子分離の終端部との水平距離を0nm以上、25nm以下にすることは、本発明に係る半導体装置を製造する上で望ましい。本発明に係る半導体装置の製造方法の第2は、半導体層に素子分離を形成すると共に、前記素子分離で囲まれた前記半導体層からなる第1活性領域および第2活性領域を形成する工程と、前記第1活性領域上から前記素子分離上へ延びる第1ゲート電極を形成する工程と、前記第2活性領域上から前記素子分離上へ延びる第2ゲート電極を形成する工程と、前記第1活性領域上、前記第2活性領域上、前記素子分離上、前記第1ゲート電極および前記第2ゲート電極を被覆する第1の膜を形成する工程と、前記第1の膜を選択的にエッチングし、前記第2活性領域上に前記第1の膜の開口を形成する工程と、前記第1の膜上および前記第1の膜の開口上を覆うように第2の膜を形成する工程と、前記第2の膜を選択的にエッチングし、前記第1活性領域上に前記第2の膜の開口を形成する工程と、前記第2の膜上および前記第2の膜の開口上を含む全面に層間絶縁膜を形成する工程と、前記層間絶縁膜をCMP法を用いて研磨し、前記素子分離上の前記第2の膜が露出した後研磨を停止する工程とを含む。そして前記第2の膜として、前記CMP法を用いた研磨に対する研磨速度が、前記層間絶縁膜より小さい膜を選択する。上に説明した本発明に基づけば、第1活性領域上の第1ゲート電極を被覆して第1応力膜を形成する。そして第1活性領域上において第2応力膜を選択的にエッチング除去するので、この領域の第1ゲート電極上には第2応力膜が存在しない。また、第2活性領域上の第2ゲート電極を覆うように形成された第1応力膜を選択的にエッチング除去するので、第2活性領域上においては第2応力膜だけが第2ゲート電極上を覆う。また、素子分離領域上の第1および第2ゲート電極上には第1応力膜と第2応力膜を積層形成する。この結果、素子分離上のゲート電極上に形成された積層膜の厚さが、第1、第2活性領域内のゲート電極上に形成された第1または第2応力膜の厚さより厚くなる。すなわち、素子分離上のゲート電極上の積層膜表面の高さが、第1、第2活性領域内のゲート電極上の第1または第2応力膜の表面より高くなる。従って層間絶縁膜の表面を平坦化するためにCMPによる研磨を実行しても、素子分離上の積層膜が研磨ストッパーとなって、第1、第2活性領域内のゲート電極上に形成された第1または第2応力膜が研磨されないようにすることができる。このようにして、活性領域内の応力膜によってゲート電極直下のチャネル領域を形成する半導体層に与えられる応力が、層間絶縁膜のCMPにより変化したり半導体層面内でばらついたりすることを防止できる。こうして、MOS型トランジスタの特性バラツキに起因する半導体装置の製造歩留り低下も防止できる。これに加えて本発明によれば層間絶縁膜のCMPを素子分離上の応力膜の積層膜で停止させることができる。従って半導体層上のゲート電極の配置密度が疎な領域においても層間絶縁膜が過剰に研磨されて薄くなることがなく、半導体層全面に渡って層間絶縁膜を均一に平坦化できる。以下、本発明の実施の形態について図面を参照しながら詳細に説明する。実施形態1図1は、本発明に係る半導体装置の、設計上のパターンレイアウトを示す平面図であり、図2~図5は、本発明の第1の実施形態に係る半導体装置の製造方法を説明するための工程断面図である。本実施形態において例示する半導体装置はCMOS構成の半導体集積回路装置であって、DRAMやSRAMStaticRandomAccessMemory等の半導体メモリと共にロジック回路が同一半導体基板に形成されるものとする。半導体基板上の、メモリが形成される領域にはMOS型トランジスタ例えばメモリセル領域内はNチャネルの複数のゲート電極が密集して周期的に規則的に配列され、ロジック回路の形成領域には、MOS型トランジスタ例えばCMOSのゲート電極が複数形成されるが、その密度はメモリ形成領域に比べて疎である。図1は、本発明に係る半導体装置のロジック回路形成領域のパターンレイアウトを示す。素子分離領域1は開口2および開口3を有し、開口2の内側領域はPチャネルMOS型トランジスタが形成されるPチャネル活性領域である。また開口3の内側領域はNチャネルMOS型トランジスタが形成されるNチャネル活性領域である。素子分離領域1上および開口2、3上を通って横方向に3本のゲート電極4が延びており、それぞれのゲート電極4は開口2内ではPチャネルトランジスタのゲート電極、開口3内ではNチャネルトランジスタのゲート電極として働き、素子分離領域1上では単に配線として働く。点線で示す境界5は、NチャネルトランジスタおよびPチャネルトランジスタを形成するためのイオン注入マスクの境界である。従ってNチャネルトランジスタ用のイオン注入マスクでは境界5の左側がマスク領域、右側が開口領域であり、Pチャネルトランジスタのイオン注入マスクでは境界5の右側がマスク領域、左側が開口領域である。次に本実施形態に係る半導体装置の製造方法を図2および図3を主に参照して説明する。これらの図は、図1におけるA-B間を結ぶ線に沿う断面、且つゲート電極4が存在する位置で見たMOS型トランジスタのチャネル幅方向の断面を示している。図2aは、本発明の実施形態に係る半導体装置のゲート電極4まで形成した段階の断面構造を示している。この段階における半導体装置の断面構造を明確に説明するために、図4も参照する。図4aは、本実施形態に係る半導体装置図2aに対応するを図1のC-D間を結ぶ線で切断した断面であり、Pチャネルトランジスタが形成された領域を示す。図4は、本実施形態に係る半導体装置を図1のE-F間を結ぶ線で切断した断面であり、Nチャネルトランジスタが形成された領域を示す。図2aに示すように、半導体基板シリコン単結晶基板にSTIShallowTrenchIsolation型の素子分離10が形成されている。この素子分離10はよく知られた方法を用いて半導体基板に溝を形成し、溝内にシリコン酸化膜を埋め込んで形成される。通常素子分離10の上面は半導体基板の表面より僅かに高い位置にある。半導体基板にはNウエル11とPウエル12が形成される。Nウエル11の素子分離10で囲まれ、区画された領域はPチャネル活性領域であり、Pウエル12の素子分離10で囲まれ、区画された領域はNチャネル活性領域である。ここでNウエル11、Pウエル12、半導体基板、および半導体基板上に形成されたエピタキシャル層を含めて、以下必要な場合に半導体層という。Nウエル11、Pウエル12、および素子分離10上には厚さ1.5nmのハフニウムHfを含むシリコン酸化膜からなり、高誘電率SiO2より高い誘電率を有するゲート絶縁膜13が形成されている。ゲート絶縁膜13上に厚さ100nmのシリコン膜14と、ニッケル-白金Ni-Pt合金からなる金属のシリサイド膜Ni-Ptシリサイド膜15とが積層構造で形成され、下部がシリコン膜14、上部が金属シリサイド膜15からなるゲート電極図1の4を参照が構成されている。ここでシリコン膜14の、Pチャネル活性領域上の部分にはP型不純物が導入され、Nチャネル活性領域上の部分にはN型不純物が導入される。図4を参照すると、ゲート電極はNチャネルにおいてもPチャネルにおいても例えばゲート長50nmを有する。図4aに示すPチャネルトランジスタでは、ゲート電極の側壁にシリコン窒化膜からなるサイドウォール22が設けられ、サイドウォール22の下のNウエル11表面部にP型エクステンション領域23が形成されている。さらにP型エクステンション23に隣接して高不純物濃度のP型ソースドレイン領域24が形成されている。P型ソースドレイン領域24の表面にはNi-Ptシリサイド膜27が形成されている。ゲート電極およびP型ソースドレイン領域24のNi-Ptシリサイド膜15および27は、シリコン膜14およびサイドウォール22の形成後、いわゆるサリサイド技術によって同時に形成される。図4bに示すNチャネルトランジスタが形成されているNチャネル活性領域でも、図4aと同様な構造を有する。Nチャネルトランジスタのゲート電極の側壁にシリコン窒化膜からなるサイドウォール22が設けられ、サイドウォール22の下のPウエル12表面部にN型エクステンション領域25が形成されている。そしN型エクステンション領域25に隣接して高不純物濃度のN型ソースドレイン領域26が形成されている。N型ソースドレイン領域26の表面にはNi-Ptシリサイド膜27が形成されている。ゲート電極およびN型ソースドレイン領域26のNi-Ptシリサイド膜15および27は同時に形成されるだけでなく、図4aに説明したPチャネルトランジスタのNi-Ptシリサイド膜とも同時に形成される。次に図2bに示すように、ゲート電極のNi-Ptシリサイド膜15上を含む被処理基板全面に、下地、特に半導体層に圧縮応力CompressiveStressを与える応力膜16を堆積する。以下、この膜を圧縮応力ライナー膜と呼ぶ。この圧縮応力ライナー膜16は例えばシリコン窒化膜であり、プラズマCVD法を用いて30nmの厚さに堆積する。その後、圧縮応力ライナー膜16を選択的にプラズマエッチングし、Nチャネル活性領域上に開口部17を形成する。開口部17の形成には、図1に示すようにNチャネル活性領域を区画する開口3と寸法、形状が一致する開口3aのパターンのみを有し、開口2の領域にはパターンが形成されない、レジスト等のマスク層を用いる。このマスク層を用いて形成された開口部17の終端部開口端は、図2bに示すように素子分離10の終端部周縁とほぼ一致している。この工程を実施することにより、Pチャネルトランジスタのゲート電極はサイドウォール22を含めて圧縮応力ライナー膜16で覆われ、素子分離10の表面も同じ膜で被覆される。一方、Nチャネル活性領域内ではNチャネルトランジスタのゲート電極が圧縮応力ライナー膜16で被覆されない状態を維持する。次に図2cに示すように、開口部17が形成されたNチャネル活性領域上および圧縮応力ライナー膜16上を含む被処理基板全面に、下地、特に半導体層に引っ張り応力TensileStressを与える応力膜18を堆積する。以下、この膜を引っ張り応力ライナー膜と呼ぶ。この引っ張り応力ライナー膜18も例えばシリコン窒化膜であり、プラズマCVD法を用いて30nmの厚さに堆積する。その後、引っ張り応力ライナー膜18を選択的にプラズマエッチングし、Pチャネル活性領域上に開口部19を形成する。開口部19の形成には、図1に示すようにPチャネル活性領域を区画する開口2と寸法、形状が一致する開口2aのパターンのみを有し、開口3の領域にはパターンが形成されない、レジスト等のマスク層を用いる。このマスク層を用いて形成された開口部19の終端部開口端は、図2cに示すように素子分離10の終端部周縁とほぼ一致している。この工程を実施することにより、Pチャネル活性領域内においてPチャネルトランジスタのゲート電極はサイドウォール22を含めて圧縮応力ライナー膜16のみで覆われた状態を維持し、Nチャネル活性領域内においてはNチャネルトランジスタのゲート電極が引っ張り応力ライナー膜18のみで被覆される。これに対して素子分離10の表面は圧縮応力ライナー膜16と引っ張り応力ライナー膜18の積層膜で被覆される結果となる。本実施形態では、圧縮応力ライナー膜16および引っ張り応力ライナー膜18の材料膜として同一のシリコン窒化膜を用いた。圧縮応力ライナー膜16をPチャネルトランジスタに適用し、引っ張り応力ライナー膜18をNチャネルトランジスタに適用してそれぞれのトランジスタのチャネル領域に異なるモードの応力を与え、微細なCMOS型トランジスタの特性を向上させる技術は、一般にデュアルストレスライナーDualStressLiner技術と呼ばれている。デュアルストレスライナー技術では、引っ張り応力ライナー膜としてのシリコン窒化膜をプラズマCVD法、または減圧熱CVDLPLowPressure-CVD法により形成し、圧縮応力ライナー膜としてのシリコン窒化膜をプラズマCVD法で堆積するのが一般的である。膜堆積にCVD法を用いる場合、SiH4、SiCl2H2等のシラン系ガス、NH3、ArN2等のキャリアガスの流量比や膜堆積速度を調整することにより、引っ張り応力と圧縮応力を生じるシリコン窒化膜を区別して形成することができる。応力の異なるシリコン窒化膜はその微視的構造が若干異なっていると考えられる。引っ張り応力を発生させる膜はSi-H、N-H等の水素結合が多く、圧縮応力を発生させる膜はSi-N、Si-Si、N-N等の結合が多いと考えられる。次に図3aに示すように、圧縮応力ライナー膜16および引っ張り応力ライナー膜18上を含む被処理基板全面に、例えばSA-CVDSub-atmosphericPressureCVD法を用いて、不純物を含まず、SiO2に近い組成を有するシリコン酸化膜NSGからなる層間絶縁膜20を400nmの厚さに堆積する。なお、この層間絶縁膜20はNSG単層に限る必要はない。例えばNSG上に、プラズマCVD法によりTEOSTetra-etoxy-Silaneを原料としてシリコン酸化膜TEOS膜を堆積した積層膜としてもよい。次に図3bに示すように、CMP法を用いて層間絶縁膜20を研磨除去し、引っ張り応力ライナー膜18の表面が露出した後、研磨を停止し、層間絶縁膜20の表面を平坦化する。これにより層間絶縁膜20は、開口部19と、開口部17によって引っ張り応力ライナー膜18に生じた凹部に埋め込まれる。CMPは一例として次のような条件で行うことができる。研磨装置の研磨パッドに例えば発泡ポリウレタン樹脂を用い、スラリーとしてセリアスラリー酸化セリウム系の砥粒を含有する研磨溶液を用いる。スラリー流量は200ml/min.、研磨圧力は300hPa、研磨盤および被処理基板を固定した研磨ヘッドの回転数は100rpm、研磨雰囲気の温度は25°Cである。研磨終点検出には被研磨膜からの干渉光強度変化を利用する光学式エンドポイントモニタを使用し、研磨開始から終点検出までの層間絶縁膜20の研磨時間の30のオーバー研磨を終点検出した時点から行う。なお、研磨条件の範囲についてはスラリー流量:150~350ml/min.、研磨圧力:150~350hPa、研磨盤研磨ヘッド回転数:100~200rpmが好ましい。この工程では図3bに示すように、素子分離10上の引っ張り応力ライナー膜18がCMPの研磨ストッパーとして働く。従ってこの部分の引っ張り応力ライナー膜18は研磨により約10nm研磨されるが、Pチャネル活性領域上の圧縮応力ライナー膜16およびNチャネル活性領域上の引っ張り応力ライナー膜18は研磨されない。図5は、この工程終了後の図4に対応する本実施形態に係る半導体装置の断面構造を示す図である。図5aは、図1のC-D間を結ぶ線で切断した断面であり、Pチャネルトランジスタが形成された領域を示す。図5bは、図1のE-F間を結ぶ線で切断した断面であり、Nチャネルトランジスタが形成された領域を示す。Pチャネルトランジスタのゲート電極は圧縮応力ライナー膜16で被覆され、Nチャネルトランジスタのゲート電極は引っ張り応力ライナー膜18で被覆される。この結果、Pチャネルトランジスタ、Nチャネルトランジスタの各チャネル領域に所定の異なるモードの応力が与えられる。素子分離10上のゲート電極上には図3bに示すように、2種の応力ライナー膜が形成され、互いに応力を打消し合う。しかしこの部分のゲート電極はトランジスタの一部を構成しないので問題がない。素子分離10上には両応力ライナー膜の積層膜が形成されているが、図5に示す断面では素子分離10上にゲート電極が存在しないので引っ張り応力ライナー膜18の上面は各ゲート電極上のライナー膜より低い。このため、図3bに示す断面とは異なり、引っ張り応力ライナー膜18上にも層間絶縁膜20が残っている。なお、図5では互いに隣接するゲート電極の間隔が十分広いので、隣接するゲート電極の側面を覆う圧縮応力ライナー膜16同士、または引っ張り応力ライナー膜18同士は、ゲート電極間において接触せずに対向することができる。一般に応力ライナー膜でゲート電極間が埋め込まれる状態では半導体層に対する応力印加効果が低下するため、ゲート電極間が応力ライナー膜で埋め込まれないようにすることが望ましい。これを達成するため、例えばゲート電極間隔が120nm、サイドウォール図5の22に対応する部分の厚さが30nmの場合、応力ライナー膜の膜厚は加工バラツキを考慮して25nm以下とする。すなわち応力ライナー膜の膜厚は互いに対向するサイドウォール間隔の約40以下に設定することが望ましい。次に図3cに示すように、層間絶縁膜20および引っ張り応力ライナー膜18上を含む被処理基板全面に、SA-CVD法やプラズマCVD法を用いてシリコン酸化膜からなる層間絶縁膜21を堆積する。この後、図示していないが素子分離10上に引き出された面積の大きいゲート電極上に、層間絶縁膜21、20、引っ張り応力ライナー膜18、圧縮応力ライナー膜16を貫通するコンタクトホールを形成する。またPチャネル活性領域では、層間絶縁膜21、20、圧縮応力ライナー膜16を貫通するコンタクトホールを、Nチャネル活性領域では、層間絶縁膜21、20、引っ張り応力ライナー膜18を貫通するコンタクトホールを形成する。コンタクトホールの形成工程において、圧縮応力ライナー膜16および引っ張り応力ライナー膜18は層間絶縁膜21、20にコンタクトホールを形成するエッチングのストッパー膜として働く。これによりコンタクトホールのエッチング量を容易に制御することができる。これらコンタクトホール内にはバリアメタルを介してタングステン等の低抵抗材料を埋め込み、コンタクトプラグを形成する。さらに層間絶縁膜21上に別の層間絶縁膜を堆積し、公知のダマシン法を用いてこの層間絶縁膜にコンタクトプラグに接続する銅配線を埋め込み形成する。本実施形態に係る半導体装置の製造方法によれば、Nチャネル活性領域上の圧縮応力ライナー膜16を除去する工程図2b参照、Pチャネル活性領域上の引っ張り応力ライナー膜18を除去する工程図2c参照を行う。これらの工程を実施することにより、Pチャネルトランジスタのゲート電極上には圧縮応力ライナー膜16の単層膜が残留し、Nチャネルトランジスタのゲート電極上には引っ張り応力ライナー膜18の単層膜が残留する。一方、素子分離10上のゲート電極上には両方の応力ライナー膜の積層膜が残留する。これに加えて素子分離10は、正常なトランジスタ特性を得るためにその上面が半導体基板Nウエル11、Pウエル12の表面より高くなるように形成される。この結果、例えば図3bに示すように素子分離10上の積層された応力ライナー膜の上面をPチャネル、Nチャネル両活性領域上の応力ライナー膜より十分高くすることができる。従って図3bの工程で層間絶縁膜20のCMP研磨を行うと、素子分離10上の応力ライナー膜の表面図3bでは引っ張り応力ライナー膜18の表面が最初に露出し、応力ライナー膜が研磨ストッパーとして機能して研磨を終了させることができる。これによりPチャネルおよびNチャネル活性領域上に形成されたゲート電極それぞれの上の圧縮および引っ張り応力ライナー膜16、18は研磨されない。このようにして本実施形態に係る半導体装置の製造方法によれば、層間絶縁膜20のCMPによってPチャネルトランジスタ、Nチャネルトランジスタのチャネル領域に与えられる応力が変動し、半導体層面内で応力バラツキが発生することを防止することができる。最初に述べたように本実施形態で例示した半導体装置は、ゲート電極の配置密度が高い半導体メモリ形成領域とゲート電極の配置密度が低いロジック回路形成領域を有する、と仮定した。半導体メモリのメモリセルトランジスタには特に特性向上が要求されないので、そのゲート電極を覆って圧縮応力ライナー膜または引っ張り応力ライナー膜を形成するかしないかは任意である。しかしメモリセルトランジスタのゲート電極上に応力ライナー膜を形成し、層間絶縁膜20等をそのゲート電極上の応力ライナー膜の高さとなるように研磨する可能性もある。この場合でも、ロジック回路形成領域の素子分離上において、圧縮応力ライナー膜と引っ張り応力ライナー膜との積層膜がCMPの研磨ストッパーとして機能するので、ゲート電極の配置密度の高低に係らず、少なくとも半導体装置のダイチップ全体に亘って層間絶縁膜20を均一に平坦化することができる。実施形態2本発明の第2の実施形態に係る半導体装置の製造方法は、第1の実施形態より改善された製造方法を提供する。図6は、本発明の第2の実施形態に係る半導体装置の製造方法を説明するための工程断面図である。この図は、図1におけるA-B間を結ぶ線に沿う断面、且つゲート電極4が存在する位置で見たMOS型トランジスタのチャネル幅方向の断面を示す。本実施形態において例示する半導体装置も第1の実施形態と同様にCMOS構成の半導体集積回路装置であって、半導体メモリとロジック回路を同一半導体基板に有する。なお本実施形態による半導体装置において、第1の実施形態と同一の部位には同一の符号を付与し、詳細な説明は省略する。図6aは、本実施形態に係る半導体装置のゲート電極4図1参照まで形成した段階の断面構造を示し、構造、各部の寸法、各部の材料は図2aと同一である。また図1のC-D間を結ぶ線で切断した断面、図1のE-F間を結ぶ線で切断した断面も図4と同一である。図6aに示すように半導体装置は、半導体基板シリコン単結晶基板に形成されたSTI型の素子分離10、半導体基板に形成されたNウエル11とPウエル12を備える。Nウエル11の素子分離10で囲まれた領域はPチャネル活性領域であり、Pウエル12の素子分離10で囲まれた領域はNチャネル活性領域である。半導体装置はさらに、ゲート絶縁膜13、シリコン膜14、Ni-Ptシリサイド膜15を有し、シリコン膜14とNi-Ptシリサイド膜15とでゲート電極を形成している。次に図6bに示すように、ゲート電極のNi-Ptシリサイド膜15上を含む被処理基板全面に圧縮応力ライナー膜16を堆積する。圧縮応力ライナー膜16は例えばシリコン窒化膜であり、プラズマCVD法を用いて30nmの厚さに堆積する。さらに圧縮応力ライナー膜16上に例えばプラズマCVD法で厚さ10nmの薄いシリコン酸化膜30を堆積する。その後、シリコン酸化膜30および圧縮応力ライナー膜16を、例えばCHF3、Ar、O2の混合ガスを用い、第1の実施形態と同様な方法で順次選択的にプラズマエッチングし、Nチャネル活性領域上に開口部17を形成する。ここで開口部17の寸法、形状および配置は第1の実施形態と同様である。この工程を実施することにより、Pチャネルトランジスタのゲート電極はサイドウォール22図4aの22を参照を含めて圧縮応力ライナー膜16とシリコン酸化膜30との積層膜で覆われ、また素子分離10上のゲート電極も同じ膜で被覆される。一方、Nチャネル活性領域内ではNチャネルトランジスタのゲート電極は上記2種の応力ライナー膜で被覆されない状態を維持する。次に図6cに示すように、Nチャネル活性領域上およびシリコン酸化膜30上を含む被処理基板全面に引っ張り応力ライナー膜18を堆積する。この引っ張り応力ライナー膜18も例えばシリコン窒化膜であり、プラズマCVD法を用いて30nmの厚さに堆積する。その後引っ張り応力ライナー膜18を、例えばCHF3、Ar、O2の混合ガスを用い、第1の実施形態と同様な方法で選択的にプラズマエッチングし、Pチャネル活性領域上に開口部19を形成する。そしてこのエッチングによりシリコン酸化膜30を露出させる。ここで開口部19の寸法、形状および配置は第1の実施形態と同様である。この工程を実施することにより、Pチャネル活性領域内においてPチャネルトランジスタのゲート電極はサイドウォール22を含めて圧縮応力ライナー膜16とシリコン酸化膜30との積層膜のみで覆われた状態を維持し、Nチャネル活性領域内においてはNチャネルトランジスタのゲート電極は引っ張り応力ライナー膜18のみで被覆される。これに対して素子分離10上ゲート電極上は圧縮応力ライナー膜16、シリコン酸化膜30および引っ張り応力ライナー膜18の積層膜で被覆される結果となる。この工程において、圧縮応力ライナー膜16上に形成したシリコン酸化膜30は引っ張り応力ライナー膜18に開口部19を形成するためのエッチングに対するエッチングストッパーとして作用する。圧縮応力ライナー膜16のようなシリコン窒化膜のエッチング条件エッチングガス等に対して、シリコン酸化膜30のエッチング速度が小さく、両者のエッチング速度選択比を大きくすることができるためである。本実施形態では図6cに示すように、開口部19を形成する引っ張り応力ライナー膜18のエッチング条件を、シリコン酸化膜30が開口部19内に残留するような条件とした。この場合はPチャネルトランジスタのゲート電極上の圧縮応力ライナー膜16がまったくエッチングされないようにすることができる。しかしながらPチャネルトランジスタに要求される特性の許容範囲に応じて、シリコン酸化膜30全体が除去された時にエッチングが停止する条件、あるいはシリコン酸化膜30と圧縮応力ライナー膜16の表層部が除去される条件にしてもよい。図6cの工程の後実施する製造工程はすべて、第1の実施形態で説明した図2cに示す工程より後に行う工程と同じであり、それらの工程を行うことによって半導体装置を完成することができる。その製造工程は、図3a、b、cに示した工程、およびその他第1の実施形態に係るコンタクトホール、コンタクトプラグ、銅配線等の形成工程と同一の工程のすべてを含む。従ってそれらについての詳細な説明は省略する。本実施形態に係る半導体装置の製造方法は、第1の実施形態と同様の効果を有する。これに加えて本実施形態は、以下に説明するように第1の実施形態と比較してより精密に半導体装置を製造することができるという利点を有する。第1の実施形態によれば、図2cに示す工程において圧縮応力ライナー膜16上に引っ張り応力ライナー膜18を直接接触させて堆積する。この2つの応力ライナー膜は両方共に同種の材料膜シリコン窒化膜からなるので、Pチャネル活性領域上に開口部19を形成する際、上層の引っ張り応力ライナー膜18のみをエッチングするためには、精密なエッチング制御を必要とする。これに対して本実施形態では圧縮応力ライナー膜16上のシリコン酸化膜30が開口部19を形成する際のエッチングストッパーとして働く。これにより精密なエッチング制御がなくとも圧縮応力ライナー膜16をほとんどエッチングすること無しに開口部19を形成することができる。本実施形態ではエッチングストッパーとなる膜としてシリコン酸化膜30を採用した。しかしながら圧縮応力ライナー膜16や引っ張り応力ライナー膜18のような応力を発生するライナー膜のエッチングに対して、当該ライナー膜よりエッチング速度の小さい材料からなる膜特に絶縁膜であれば、シリコン酸化膜以外の膜も使用することができる。以上に述べたように本実施形態の製造方法によれば、Pチャネル活性領域に形成された下層の圧縮応力ライナー膜16がほとんどエッチングされない。従ってPチャネルトランジスタのチャネル領域に与えられる応力のバラツキ、Pチャネルトランジスタ特性のバラツキを抑制することができ、半導体装置の製造歩留りが向上する。実施形態3本発明の第3の実施形態に係る半導体装置の製造方法は、第1および第2の実施形態よりさらに改善された製造方法を提供する。図7は、本発明の第3の実施形態に係る半導体装置の製造方法を説明するための工程断面図である。この図は図6と同様に、図1におけるA-B間を結ぶ線に沿う断面、且つゲート電極4が存在する位置で見たMOS型トランジスタのチャネル幅方向の断面を示す。本実施形態において例示する半導体装置も第1および第2の実施形態と同様にCMOS構成の半導体集積回路装置であって、半導体メモリとロジック回路を同一半導体基板に有する。本実施形態による半導体装置において、第1の実施形態と同一の部位には同一の符号を付与し、その部位の詳細な説明は省略する。図7aに示すように、本実施形態に係る半導体装置のベースとなる構造は第1および第2の実施形態による半導体装置と同様であり、各部の寸法、各部の材料も同一である。さらに本実施形態に係る半導体装置のベースとなる構造は、図1のC-D間を結ぶ線で切断した断面、図1のE-F間を結ぶ線で切断した断面についても図4と同一である。本実施形態による半導体装置は、半導体基板シリコン単結晶基板に形成されたSTI型の素子分離10、半導体基板に形成されたNウエル11とPウエル12を備える。Nウエル11の素子分離10で囲まれた領域はPチャネル活性領域であり、Pウエル12の素子分離10で囲まれた領域はNチャネル活性領域である。半導体装置はさらに、ゲート絶縁膜13、シリコン膜14、Ni-Ptシリサイド膜15を有し、シリコン膜14とNi-Ptシリサイド膜15とでゲート電極を形成している。図7aに示す工程では、Ni-Ptシリサイド膜15上を含む被処理基板全面に、例えばプラズマCVD法を用いて厚さ10nmの薄いシリコン酸化膜31を堆積する。図4を参照すれば明らかなように、このシリコン酸化膜31はゲート電極のNi-Ptシリサイド膜15上だけでなく、PチャネルトランジスタのP型ソースドレイン領域24およびNチャネルトランジスタのN型ソースドレイン領域26のNi-Ptシリサイド膜27上にも堆積される。次に図7bに示すように、シリコン酸化膜31上に例えばシリコン窒化膜からなる圧縮応力ライナー膜16を、プラズマCVD法を用いて30nmの厚さに堆積する。さらに圧縮応力ライナー膜16上に例えばプラズマCVD法で厚さ10nmの薄いシリコン酸化膜30を堆積する。その後、シリコン酸化膜30および圧縮応力ライナー膜16を、例えばCHF3、Ar、O2の混合ガスを用い、第2の実施形態と同様な方法で順次選択的にプラズマエッチングし、Nチャネル活性領域上に開口部17を形成する。このエッチングはNチャネル活性領域上のシリコン酸化膜31を露出させる。ここで開口部17の寸法、形状および配置は第2の実施形態と同様である。この工程を実施することにより、Pチャネルトランジスタのゲート電極はサイドウォール22図4aの22を参照を含めてシリコン酸化膜31、圧縮応力ライナー膜16、およびシリコン酸化膜30の積層膜で覆われ、また素子分離10上のゲート電極も同じ膜で被覆される。一方、Nチャネル活性領域内ではNチャネル型トランジスタのゲート電極がシリコン酸化膜31のみで覆われた状態になる。図7bの工程では、開口部17を形成するための圧縮応力ライナー膜16シリコン窒化膜のエッチングに対して、シリコン酸化膜31のエッチング速度が圧縮応力ライナー膜16より小さいので、シリコン酸化膜31がエッチングストッパーとして働く。こうしてNi-Ptシリサイド膜15および27図4を参照はエッチングプラズマから保護される。次に図7cに示すように、シリコン酸化膜31上およびシリコン酸化膜30上を含む被処理基板全面に引っ張り応力ライナー膜18を堆積する。この引っ張り応力ライナー膜18も例えばシリコン窒化膜であり、プラズマCVD法を用いて30nmの厚さに堆積する。その後引っ張り応力ライナー膜18を、例えばCHF3、Ar、O2の混合ガスを用い、第2の実施形態と同様な方法で選択的にプラズマエッチングし、Pチャネル活性領域上に開口部19を形成すると共にシリコン酸化膜30を露出させる。ここで開口部19の寸法、形状および配置は第1の実施形態と同様である。この工程を実施することにより、Pチャネル活性領域内においてPチャネルトランジスタのゲート電極はサイドウォール22を含めてシリコン酸化膜31、圧縮応力ライナー膜16、シリコン酸化膜30からなる積層膜のみで覆われた状態を維持し、Nチャネル活性領域内においてはNチャネルトランジスタのゲート電極は、シリコン酸化膜31、引っ張り応力ライナー膜18からなる積層膜のみで被覆される。これに対して素子分離10上のゲート電極上はシリコン酸化膜31、圧縮応力ライナー膜16、シリコン酸化膜30および引っ張り応力ライナー膜18からなる積層膜で被覆される結果となる。図7cの工程の後実施する製造工程はすべて、第1の実施形態で説明した図2cに示す工程より後に行う工程と同じであり、それらの工程を行うことによって半導体装置を完成することができる。その製造工程は、図3a、b、cに示した工程、およびその他第1の実施形態に係るコンタクトホール、コンタクトプラグ、銅配線等の形成工程と同一の工程のすべてを含む。従ってそれらについての詳細な説明は省略する。本実施形態に係る半導体装置の製造方法は第2の実施形態と同様の効果を有する。それに加えて本実施形態に係る製造方法によれば、上に述べたように、開口部17を形成するための圧縮応力ライナー膜16のエッチング時に、Ni-Ptシリサイド膜15および27がシリコン酸化膜31のような絶縁膜によってエッチングプラズマから保護される。エッチングプラズマにNi-Ptシリサイド膜が直接曝されると、ゲート部やソースドレイン領域にイオン衝撃によりダメージが導入され易い。これによりゲート部やソースドレイン領域のPN接合等にリーク電流が発生する確率が増加する。しかしながら本実施形態によればそのような問題が回避され、MOS型トランジスタに関するリーク電流バラツキによる歩留り低下を防止することができる。以上、第1~第3の実施形態について説明した。しかしながらこれらの実施形態を種々変更することが可能である。第1~第3の実施形態においては、圧縮応力ライナー膜16の開口部17および引っ張り応力ライナー膜18の開口部19の終端部を素子分離10の終端部周縁とほぼ一致するパターンとした。しかし本発明の目的に好適なパターンはこれに限定されない。図8は、開口部17および開口部19のパターンから変更されたパターンを有する開口部を第1の実施形態に係る半導体装置に適用した時の工程断面図であり、図2cに示した工程断面図に対応する。また、図9は図8に示した半導体装置に対応する設計上のパターンレイアウトを示す平面図であり、図8は図9のG-Hを結ぶ線に沿った断面図である。図8に示すように、圧縮応力ライナー膜32の開口部33、および引っ張り応力ライナー膜34の開口部35の終端部は、共に素子分離10の終端部から素子分離10の内側領域へ後退し、素子分離10上に位置する。図9において、引っ張り応力ライナー膜34の開口部35に対応する開口2b、および圧縮応力ライナー膜32の開口部33に対応する開口3bは、それぞれPチャネル活性領域に対応する開口2およびNチャネル活性領域に対応する開口3を一定寸法だけ拡大したパターンを有する。そしてこれら開口2b、3bはそれぞれ開口2、3を包含する位置に配置されている。図8に示すように開口部33、35はそれぞれNチャネル活性領域およびPチャネル活性領域より大きい。従って開口部33を形成するためのフォトリソ工程におけるフォトマスクの合わせズレやレジスト寸法バラツキ等が存在しても、圧縮応力ライナー膜32が素子分離10上からNチャネル活性領域上へ突き出すことがない。同様に引っ張り応力ライナー膜34が素子分離10上からPチャネル活性領域上へ突き出すことがない。このようにして少なくともPチャネル、Nチャネルどちらかの活性領域特にソースドレイン領域上で圧縮応力ライナー膜32と引っ張り応力ライナー膜34とが重なり、MOS型トランジスタのチャネル領域に与えられる応力が低下して特性が劣化することが防止される。開口部33および35の終端部の、素子分離10の終端部から素子分離10上への水平後退距離として20nmが適切である。開口部33および35を形成するためのマスク合わせズレや加工寸法バラツキを考慮して水平後退距離を0nmより大きく25nm以下、また製造プロセスとして許容できるのであれば0nmより大きく15nm以下に設定してもよい。図8および図9に示した本発明に係る半導体装置および製造方法の変更形態は第2および第3の実施形態にも適用できることは言うまでもない。上記第1~第3の実施形態では、圧縮応力ライナー膜とその開口部を引っ張り応力ライナー膜とその開口部より先に形成したが、この工程の順序を反対にしてもよい。その場合第2の実施形態において使用するエッチングストッパー膜としてのシリコン酸化膜30は、引っ張り応力ライナー膜上に形成する。さらに上記第1~第3の実施形態では、2種類の異なるモードの応力を発生する応力ライナー膜を用いる場合を示したが、片方の応力ライナー膜のみを使用する場合にも本発明を適用することができる。この場合、半導体層に複数の活性領域が形成されてもよいが、それら活性領域はPチャネル活性領域またはNチャネル活性領域のうちどちらか1つである。上記第1~第3の実施形態では、圧縮および引っ張り応力ライナー膜としてシリコン窒化膜を用い、両応力ライナー膜の膜厚を同等とした。圧縮および引っ張り応力ライナー膜は第1の実施形態で述べたように、コンタクトホールのエッチングストッパー膜としても用いられる。この観点からこれらの膜に、シリコン酸化膜を主要膜とする層間絶縁膜に対して大きいエッチング選択比が得られるシリコン窒化膜を使用することが望ましい。しかし下地に対して応力を与えることのできる膜であればシリコン窒化膜以外の膜を使用することができ、また圧縮および引っ張り応力ライナー膜間で異なる膜厚を設定してもよい。本発明の目的の一つは、ゲート電極の密度の高い領域と低い領域が基板上に存在しても、CMP法を用い、層間絶縁膜を基板面内全面に渡って均一に平坦化することである。上記第1~第3の実施形態では、研磨ストッパー膜として圧縮および引っ張り応力ライナー膜を使用した。しかし基板の半導体層に応力を印加する必要のない半導体装置に関しては、これらの応力ライナー膜に代えて、一般にCMP法による層間絶縁膜の研磨に対して層間絶縁膜より小さい研磨速度を有する第1研磨ストップ膜および第2研磨ストップ膜を使用することができる。その他、半導体基板シリコン単結晶基板はP型とN型のいずれも使用できる。また上記実施形態ではロジック回路形成領域を例示したが、半導体基板上にゲート電極が形成された他の回路形成領域にも本発明を適用できる。さらに各実施形態ではゲート絶縁膜としてハフニウムを含むシリコン酸化膜を示したが酸化ハフニウムHfO2膜や一般的なシリコン窒化酸化膜であってもよい。さらにゲート電極の材料としてシリコンを用いたが、ゲート電極に要求される有効仕事関数等とゲート絶縁膜材料との組み合わせに従って、シリコン化合物、タングステン化合物、チタン化合物、タンタル化合物、アルミニウム化合物のいずれかの単層もしくは積層構造を選択することができる。