第一の導電型のドレイン領域、前記第一の導電型のソース領域、前記ソース領域に隣接する、前記第一の導電型と逆の第二の導電型の本体領域、それぞれ、実質的に異なる第一及び第二のドーピング濃度勾配を持つ第一及び第二の部分を備える、前記ドレイン領域から前記本体領域への第一の方向に拡がり、前記第一の導電型のドリフト領域、前記ドリフト領域から完全に絶縁されている、前記ドリフト領域の反対側にそれぞれ配置される第一及び第二のフィールドプレート部材、及び、前記本体領域に隣接して配置される絶縁ゲート、を備えることを特徴とする高電圧トランジスタ。前記第一と第二のドーピング濃度勾配が少なくとも10異なる、ことを特徴とする請求項1に記載の高電圧トランジスタ。前記高電圧トランジスタは、平らな底面を持つ半導体基板上に製造され、前記第一の方向は、前記平らな底面に対して垂直に向けられることを特徴とする請求項1に記載の高電圧トランジスタ。前記第一の導電型がn型を含み、前記第二の導電型がp型を含むことを特徴とする請求項1に記載の高電圧トランジスタ。前記ドリフト領域は、長さが前記第一の方向に向けられ、かつ幅が前記第一の方向と直交する第二の方向に向けられ、前記長さが前記幅の5倍より大きいことを特徴とする請求項1に記載の高電圧トランジスタ。前記第一の部分が、前記本体領域の最も近くに置かれ、前記第二の部分が、前記ドレイン領域の最も近くに置かれることを特徴とする請求項1に記載の高電圧トランジスタ。前記第一のドーピング濃度勾配が、前記第二のドーピング濃度勾配よりも小さいことを特徴とする請求項6に記載の高電圧トランジスタ。前記第一及び第二のフィールドプレート部材が、誘電体層によって、前記ドリフト領域から各々絶縁されることを特徴とする請求項1に記載の高電圧トランジスタ。前記ドリフト領域及び前記誘電体層が、各々、前記第一の方向と直交する第二の方向に幅を持ち、前記誘電体層の幅が、前記ドリフト領域の幅よりも大きいことを特徴とする請求項8に記載の高電圧トランジスタ。第一の導電型のドレイン、前記第一の導電型のソース、前記ドレインから前記ソースへの第一の方向に拡がり、それぞれ、実質的に異なる第一及び第二のドーピング濃度勾配を持つ第一及び第二の部分を備える、前記第一の導電型のドリフト領域、及び、各々が、誘電体層によって前記ドリフト領域から絶縁されている、前記ドリフト領域の反対側にそれぞれ配置された第一及び第二のフィールドプレート部材、を備えることを特徴とする高電圧トランジスタ。前記第一と第二のドーピング濃度勾配が、少なくとも10異なることを特徴とする請求項10に記載の高電圧トランジスタ。前記高電圧トランジスタが、平らな底面を持つ半導体基板上に製造され、前記第一の方向が、前記平らな底面に対して垂直に向けられている、ことを特徴とする請求項10に記載の高電圧トランジスタ。前記第一の導電型がn型を含むことを特徴とする請求項10に記載の高電圧トランジスタ。前記ドリフト領域は、長さが前記第一の方向に向けられ、幅が前記第一の方向と直交する第二の方向に向けられており、前記長さが前記幅の5倍より大きいことを特徴とする請求項10に記載の高電圧トランジスタ。前記フィールドプレート部材が、前記ドリフト領域と平行に向けられることを特徴とする請求項10に記載の高電圧トランジスタ。前記第一の部分が、本体領域の最も近くに置かれ、前記第二の部分が、前記ドレイン領域の最も近くに置かれることを特徴とする請求項10に記載の高電圧トランジスタ。前記第一のドーピング濃度勾配が、前記第二のドーピング濃度勾配よりも小さいことを特徴とする請求項16に記載の高電圧トランジスタ。基板、メサを定める前記基板の第一及び第二の溝、及び、前記第一及び第二の溝にそれぞれ配置され、各々が、誘電体層で前記メサから分離された第一及び第二のフィールドプレート部材、を備え、前記メサが、各々が実質的に一定のドーピング濃度勾配を持つ複数の部分を備え、最上部分が、最下部分のドーピング濃度勾配よりも少なくとも10大きいドーピング濃度勾配を持つことを特徴とする高電圧トランジスタ。前記複数の部分が積層内で隣接され、前記積層内の各連続した部分は、直前の部分よりも大きいドーピング濃度勾配を持っていることを特徴とする請求項18に記載の高電圧トランジスタ。基板と、メサを定める前記基板の第一及び第二の溝と、を備え、前記メサは、自身を通り抜ける縦方向に実質的に連続式に変化するドーピング濃度勾配を持ち、前記第一及び第二の溝にそれぞれ配置され、各々が、誘電体層で前記メサから分離された第一及び第二のフィールドプレート部材が設けられたことを特徴とする高電圧トランジスタ。前記ドーピング濃度勾配が、前記メサの表面付近から、前記メサの底面付近に向かって増大することを特徴とする請求項20に記載の高電圧トランジスタ。前記ドーピング濃度勾配が、前記メサの前記表面付近から前記底面付近までで、少なくとも10異なることを特徴とする請求項21に記載の高電圧トランジスタ。上で説明したデバイス構造の多くは、これまでの設計と比較して、かなり低いオン状態の抵抗で高いVbdを実現するが、デバイスのオン状態及びオフ状態の両方の破壊電圧を同時に最適化する高電圧トランジスタ構造への満たされない必要性が、まだ存在する。本発明は、添付図面の図で、限定ではなく、例として図示される。拡張ドレイン又はドリフト領域を持つ高電圧電界効果トランジスタ、及び、それを作成する方法を説明する。HVFETは、低い固有オン状態抵抗を持ち、オフ状態で、高い電圧をサポートする。以下の説明では、本発明の完全な理解を提供するために、材料の型、ドーピングレベル、構造的特徴、処理ステップ等のような多数の具体的な詳細が示されている。半導体技術分野の当業者は、これらの詳細の多くがなくても、本発明を実践することができることを理解するであろう。他の例では、本発明を不明瞭にするのを避けるため、よく知られた要素、技術、及び処理ステップは、詳細に説明していない。図1は、本発明の一実施形態による縦型nチャネルHVFET20の断面側面図である。図面内の要素は描写であり、明瞭さのために倍率変更するよう描かれたものではないことを理解すべきである。pチャネルトランジスタを、図示した全ての拡散ドープ領域について逆の導電型を利用することにより、実現することができることもまた分かる。さらに、図は2つの別個のデバイスを示しているように見えるが、このようなトランジスタ構造は、環状のインターディジタル手法で、さもなければ反復手法で、一般的に製造されることを、当業者は理解するであろう。図1のデバイス構造は、ゲート30を持つ絶縁ゲート電界効果トランジスタ、及び、ゲート30を下にある半導体領域から絶縁するゲート絶縁層29を含む。ゲート絶縁層29は、通常の二酸化ケイ素、又は他の適当な誘電絶縁材料を備えることができる。縦型HVFET20の拡張ドレイン領域は、p型本体領域26間に置かれ、N基板21に向かって下に延びる一又はそれ以上のN型ドリフト領域22を備える。例えば、図1は、P本体領域26aと26bの間のゲート酸化膜29aの下から、N基板21に向かって下に延びるドリフト領域22aを示している。同様に、ドリフト領域22bは、P本体領域26cと26dの間のゲート酸化膜29bから、N基板21に向かって下に延びている。ソース電極32は、それぞれのP本体領域26内に配置されたNソース領域27に電気的に接続される。例えば、Nソース領域27aはP本体領域26aに配置され、N領域27bはP本体領域26bに配置される等である。様々な代替のソース電極の接続もまた可能であることが分かる。ゲート30の直下のP本体領域の範囲は、トランジスタのIGFETチャネル領域を備える。この特定の実施形態では、ゲート領域は金属酸化膜半導体であり、IGFETはNMOSトランジスタである。従って、HVFET20のチャネル領域は、一方の端においてNソース領域27で定められ、もう一方の端においてN型ドリフト領域22で定められ、これは、ゲート酸化膜29からN基板21へ下に向かって垂直に延びる。絶縁層33は、ゲート30をソース電極32から分離する。n型拡張ドレイン又はドリフト領域22は、絶縁領域又は誘電体層28で横方向に分離される。図1の実施形態では、誘電体層28が、P本体領域26の下からN基板21へ下向きに、ドリフト領域22の縦の全長に沿って、縦に延びる。例として、誘電体層28は二酸化ケイ素を備えることができるが、窒化ケイ素のような他の絶縁材料もまた使用することができる。フィールドプレート部材24は、誘電体層28の各々内に配置され、半導体基板21及びドリフト領域22から完全に絶縁される。フィールドプレート部材24は、大幅にドープされた多結晶シリコン、金属、金属合金等のような材料の誘電体層を備える。図1の実施形態に示すように、フィールドプレート部材24の各々が、ソース電極32に電気的に接続される。そのかわりに、フィールドプレート部材を、別々の電極に接続することもできる。ゲート30もまた、別々の電極に接続される。ドレイン電極31は、N基板21の底面への電気的接続を提供する。図1の縦型NMOS高電圧トランジスタ20の拡張ドレイン領域は、ドープされた半導体材料、絶縁材料、及び導電材料の横方向に交互の複数の層から成る。オン状態では、電極のチャネルがP本体領域26の表面に沿って形成されるように、充分な電圧がゲートに加えられる。これは、ソース電極32、Nソース領域27から、P本体領域26に形成されたチャネル領域を通って、N型ドリフト領域22を通って下向きに、N基板21を通って、ドレイン電極31までの電子電流の経路を提供する。従来の縦型HVNMOSトランジスタにおいて、N型ドリフト領域は、通常非常に厚く、かつ軽くドープされる、すなわち、これらの両方ともが、高いオン状態抵抗に寄与するものであるということに、半導体技術分野の当業者は注目するであろう。その一方で、図1のデバイス構造では、N型ドリフト領域におけるドーピングはかなりより高いとすることができ、オン状態抵抗を劇的に下げるようになる。オフ状態では、それぞれのドレイン及びソース電極31及び32の全体にわたって、高電圧が加えられる。電圧が増大するにつれて、ドリフト領域22の向かい合った側にあるフィールドプレート領域24の存在は、N型のドリフト領域を、自由キャリアを使い尽くされた状態にする。ドリフト領域22におけるドーピング特性は、結果として生じる電界がドレインからソースまでのパスに沿ってほぼ一定であるように、適応させることができる。例えば、ドーピング濃度は、N基板21の付近で最も高く、P本体領域26の付近で最も低く、その間で線形に変化することができる。他の実施形態では、ドリフト領域22におけるドーピング特性勾配は、ドリフト領域の縦の深さの関数として変化する。言い換えると、ドーピング特性勾配は、基板21の付近で最も急勾配であり、P本体領域26付近で最も浅いとすることができる。本発明のこの側面を、以下でより詳細に論じる。N型ドリフト領域22、及び酸化物層28の両方の幅を、早すぎるなだれ崩壊を防ぐように設計すべきである。ドリフト領域をかなり狭くすることにより、なだれ崩壊を避けることができ、これは電離飛跡を減らし、それにより、なだれが生じる臨界電界を増大させる。同じ点に関して、酸化物層28をかなり広くすることは、デバイス構造が所定の電界においてより大きい電圧をサポートすることを可能にする。例として、ほぼ40μmの酸化物層の幅を持つ約50μmの高さ及び約20μmの幅のドリフト領域を有する、図1により製造されたデバイスは、約600Vをサポートすることができる。このようなデバイスでは、ドリフト領域におけるドーピングは、P本体領域付近の約2×1015cm3から、N基板付近の約4×1016cm3まで線形に変わることができる。このようなデバイスのオン状態の抵抗は、約17Ωmm2である。各ドリフト領域の寄与は全く一定であるので、より小さいセルの全ピッチとして製造されるとき、HVFET20におけるデバイス性能を改善することができることを、当業者は分かるであろう。ここで図2を参照すると、本発明のもう1つの実施形態によるラテラルNMOS高電圧トランジスタ40を示している。図2のHVFET40は、電流が、ドリフト領域を通って縦方向に流れるのとは対照的に横向きに流れることを除いて、図1のトランジスタ構造に関して説明したのと同じ原理によって動作する。図2の実施形態において、フィールドプレート部材44は、酸化物層49によって半導体材料から完全に絶縁されることに注目されたい。この例では、フィールドプレート部材44aが、それぞれ、ソース電極46及びドレイン電極45のすぐ下の酸化物層49a内に配置される。フィールドプレート部材44bは、N型ドリフト領域42aの下で、かつN型ドリフト領域42bの上の酸化物層49b内に配置される。フィールドプレート部材は、図面の範囲外の特定の位置おいてフィールドプレート電極に接続されることができる。トランジスタの拡張ドレインを備えるN型ドリフト領域は、P本体領域48の下からNドレイン領域43へ横断して、横方向に拡がる。Nドレイン領域43は、ドリフト領域42a及び42bの両方を、ドレイン電極45と接続する。ソース電極46に電気的に接続されるNソース領域47は、P本体領域48に隣接して配置される。HVFET40は、ゲート55に接続するゲート電極56を備える縦型MOSゲート構造12を利用する。この実施形態では、ゲート55は、ゲート電極56から縦方向に拡がる多結晶シリコンの層を備える。示すように、ゲート55は、P本体領域の下に拡がり、酸化物層50まで下向きに拡がることができる。ゲート55は、ゲート酸化膜53によって、Nソース領域47、P本体領域48、及びN型ドリフト領域42から絶縁される。酸化物領域58は、ゲート電極56をソース電極46から分離する。酸化物層50は、N基板41を、ゲート55、N型ドリフト領域42、及びNドレイン領域43から絶縁する。わかるように、酸化物層50は、N基板41の上で、領域42、43、及び55の各々下で横方向に拡がる。基板電極57は、N基板41の底面への電気的接続を提供する。基板は、ドリフト領域42bの底面フィールドプレートとして働くことができる。HVFET40のオン状態及びオフ状態の動作は、図1の実施形態において説明した動作と同様である。しかしながら、この場合、ソース及びドレイン電極は表面に置かれる。これは、電子が、ドレイン電極に達する前に、Nソース領域47を通って下向きに流れ、ゲート酸化膜53に隣接したP本体領域48に形成されたチャネル領域を越えて、N型ドリフト領域42を横断して横向きに流れ、かつ、Nドレイン領域43を通って上向きに流れることを意味する。たとえ図2が溝ゲート構造を示しているとしても、平面ゲート構造もまた使用することができるであろうということに注目されたい。さらに、代替の実装では、溝ドレイン構造もまた使用することができるであろう。さらに、図2の実施形態は、横方向に拡がる2つの並列のN型ドリフト領域42a及び42bを備える拡張ドレイン領域を示しているが、他の実施形態は、二以上の並列のドリフト領域を利用することもできる。言い換えると、図2の実施形態は、ただ2つのドリフト領域に限定されず、製造制限内に、ドリフト、酸化物、及びフィールドプレート領域の任意の数の層を含み得る。図3A及び3Bは、本発明によるラテラルHVFETのもう1つの実施形態を示している。図3Aは、ラテラルHVFETトランジスタ60の上面図であり、図3Bは、ドリフト領域62aを通って延びる切断線AAに沿って捕らえられた同じデバイスの断面側面図である。図3のラテラルデバイス構造は、図2に示した構造と似ている。しかし、ドリフト、酸化物、及びフィールドプレートの階層化領域を互いの上に配置するのではなく、図3の実施形態は、3つの領域が並べて配置される。図2の実施形態とは異なり、N型ドリフト領域62、酸化物層69、及びフィールドプレート部材64の各々は、下にある絶縁層70から、基板の上側表面に向かって拡がる。N型ドリフト領域62、及びフィールドプレート64のどちらも、絶縁層70により、N基板61から絶縁される。一実施形態では、層70は二酸化ケイ素を備える。付加電極77は、N基板61の底面への電気的接続を提供する。HVFETトランジスタ60の平面ゲート及びドレイン構成が、図3Bの側面図に示されている。代わりに、溝ドレイン構造、及び又は溝ゲート構造を利用することもできる。この実施形態では、ゲート部材75は、P本体領域68の上に配置され、ゲート酸化膜73によって、半導体基板から絶縁される。ソース電極66は、P本体領域68に配置されたNソース領域67と接触する。P本体領域68自身は、N型ドリフト領域62に配置されるように示されている。Nドレイン領域63は、N型ドリフト領域62の反対側の端に配置され、ドレイン電極65に電気的に接続される。図2及び3の実施形態は各々、フィールドプレート部材が最低チップ電位、例えばグランドに繋がれているのを示している。ソースは、フィールドプレート部材に結びつくことができる、又はそのかわりに、ソース領域が浮いたままとなることもある。言い換えると、図1~3の実施形態は、ソースフォロワ構成に限定されない。本発明のトランジスタ構造のどれも、ドレイン、ソース、フィールドプレート部材、及び絶縁ゲート部材が別個の回路端子に接続された四端子デバイスとして実装することができる。もう1つの実施形態では、フィールドプレート及び絶縁ゲート部材を、一つに接続することができる。ここで図4を参照すると、本発明により構成された縦型HVFETトランジスタ80のもう1つの実施形態の断面側面図を示している。図4に示すデバイス構造は、平面ゲートが溝ゲート構造で置き換えられたことを除いて、図1の構造と同様である。図1の縦型デバイス構造と同様に、トランジスタ80は、P本体領域86からN基板81へ下に向かって縦方向に拡がる一又はそれ以上のN型ドリフト領域82を備える。ドリフト領域82の各々は、酸化物層88によって、両側で結び付けられる。例えば、N型ドリフト領域82aは、一方の側は酸化物層88aと接しており、反対側は酸化物層88bと接している。ソース電極92に電気的に接続され得るフィールドプレート部材84は、酸化物層88の各々の中に配置され、かつ、ドリフト領域及び基板半導体材料から完全に絶縁される。N型ドリフト領域82、酸化物層88、及びフィールドプレート部材84は、オン状態における電流の方向に対して垂直な横方向に拡がる並列階層化構造を、共同で備える。縦型HVFETトランジスタ80の溝ゲート構造は、フィールドプレート部材84とP本体領域86との間に配置されたゲート部材90を備える。4の実施形態では、一対のNソース領域87が、P本体領域86の各々に反対側に配置される。各P本体領域86は、対応するN型ドリフト領域82の一方の端に置かれる。薄いゲート絶縁層89は、ゲート部材90の各々を、P本体半導体材料から絶縁する。例えば、図4は、P本体領域86aの反対側に沿って配置されたゲート部材90a及び90bを示している。Nソース領域87a及び87bは、ゲート部材に隣接する反対側においてP本体領域86aに配置される、すなわち、領域87a及び87bの両方が、ソース電極92に電気的に接続される。P本体領域86の一部は、Nソース領域87とドリフト領域82との間で拡がる。トランジスタ80がオン状態にあるとき、電流が、ソース電極92からN領域87を通って、P本体86をわたって、N型ドリフト領域82及びN基板81を通って下向きに、ドレイン電極91へ流れるように、導電チャネル領域は、P本体領域86aの側面に沿って形成される。図4の各P本体領域86に配置されるように示された一対のNソース領域87は、代わりに、ソース電極92に隣接した領域86の幅全体にわたって拡がる単一のN領域で置き換えることもできることを、当業者はわかるであろう。この場合、P本体領域は、様々な点においてソース電極に接続されることができる。一実施形態では、ソース電極92が、下にあるP本体領域86に接触するように、Nソース87を通って突き出ることもできる。図4の実施形態の溝ゲート構造は、図1に示すT字形半導体領域を取り除くことにより単純化された製造プロセスの利点を、潜在的に提供する。また、トランジスタ80の縦型HVNMOS構造は、P本体領域間に形成されたJFET構造を取り除くことにより、より低いオン抵抗を提供することができる。図7は、本発明の一実施形態による、ドリフト領域82内のドーピング濃度特性対P本体領域86からの垂直距離の正規化されたグラフ123を示している。グラフ123は、ドリフト領域82における二重勾配ドーピングという斬新な概念を示している、すなわち、P本体領域に最も近いドリフト領域のドーピング濃度が第一の勾配を持ち、P本体領域から最も遠いドリフト領域のドーピング濃度が第二の勾配を持ち、後者の勾配は前者よりも大きい。一実装では、ドレインに最も近いところのドーピング濃度の勾配は、ソースに最も近いところのドーピング濃度の勾配よりも少なくとも10大きい。図7では、グラフ120及び121は、オン状態及びオフ状態のVbdについてそれぞれ最適化された単一勾配ドーピング濃度特性を示している。ドリフト領域と平行な、電界の縦方向成分は、ドーピング特性の勾配に比例することを、半導体技術分野の当業者は理解するであろう。これは、所定のドリフト長において、グラフ120の単一勾配ドーピング特性で製造されたトランジスタデバイスは、グラフ121の単一勾配ドーピング特性で製造されたデバイスよりも高いオフ状態破壊電圧、を特徴とすることを意味する。衝突電離による増倍率は、電界と共に指数関数的に増大するということもまた、半導体技術分野の当業者はわかるであろう。それゆえ、グラフ120の単一勾配ドーピング特性で製造されたHVFETは、グラフ121の単一勾配ドーピング特性で製造されたHVFETとくらべてより高い増倍率を特徴とする。これは、グラフ120の単一勾配ドーピング特性で製造されたHVFETにおける、グラフ121の単一勾配ドーピング特性で製造されたHVFETとくらべてより低いオン状態破壊電圧を生み出す。グラフ123で例証される多勾配ドーピング特性を持つ、本発明のHVFET構造は、オン状態及びオフ状態の両方の破壊電圧の最適化を実現する。例えば、ソース電極に最も近いドリフト領域の上位部分では、より低いドーピング濃度勾配が、この部分のドリフト領域の増倍率を制限することにより、オン状態破壊電圧を改善する。同時に、ドレイン電極に最も近いドリフト領域のより下位部分は、より高いドーピング濃度勾配を持ち、これは、この部分のドリフト領域のより高い電界という結果となり、従って、デバイスのオフ状態破壊電圧を増大させる。更なる例として、本発明の一実施形態では、図4に示すような600Vの破壊電圧を持つHVFET構造は、約1~3μmの範囲の幅を持つ多勾配N型ドリフト領域22、約40~60μmのドリフト領域長、及びほぼ3~5μmの誘電体層幅で製造することができる。ドリフト領域は、P本体領域の下の最初の0~5μmにおいて、約1×1015cm3から2×1015cm3までの範囲の一定ドーピングの部分を持つことができる。ドリフト領域の次のより下位部分は、ドリフト領域22の真ん中付近で約1×1016cm3から2×1016cm3の濃度まで、第一の勾配で線形に増大するドーピング濃度を持つことができる。その点において、ドーピング濃度は、ドリフト領域のドレイン端において、すなわち基板81付近で約4×1016cm3から5×1016cm3のレベルまで、より高い勾配でではなく、線形に増大することができる。オン及びオフ状態で、より高い又はより低い破壊電圧を持つトランジスタデバイスを実装するために、特定の勾配、及び、勾配が変わるところのドリフト領域の深さは、ドリフト領域幅、ドリフト領域長、誘電体幅等と組み合わせて変化することができることがわかる。様々な異なるトランジスタ構造において、多勾配ドリフト領域の概念を利用することができることを理解すべきである。例えば、図1、2、3、4、5G、5K及び6に示すデバイス構造のどれも、デバイス性能を最適化するために、多勾配ドリフト領域ドーピング濃度特性を利用することができる。図8は、連続的に変化するドーピング濃度勾配を持つデバイス、及び、本発明の追加実施形態による3勾配デバイスにおける、ドリフト領域の正規化されたドーピング対P本体領域からの正規化された距離を示すグラフである。わかるように、グラフ126は、3つの異なる線形勾配の垂直に積み重ねられた部分を持つドリフト領域のドーピング特性を示しており、勾配の傾きは、ドリフト領域の連続的により深くなるどの部分においても、累積的に増大する。本発明によるHVFETは、任意の数の線形勾配部分を持つドリフト領域のドーピング特性を持つことができる、すなわち、ドーピング濃度がドリフト領域の縦の深さと共にほぼ二次の関係で変化するグラフ125の連続的に変化するドーピング濃度勾配に近づき、かつそれを含む、ということがわかる。一実施形態では、ドリフト領域の最上部分におけるドーピング濃度の勾配は、最下部分におけるドーピング濃度の勾配よりも少なくとも10は低い。図5A~5Kは、本発明による縦型高電圧トランジスタを製造するために利用することのできる様々な処理ステップを示している。説明した製造方法は、図5Kのデバイスを形成するためだけでなく、図4に示す縦型デバイス構造を形成するためにも使用することができる。図5Aは、N基板100上にn型半導体材料のエピタキシャル層101を形成する最初の処理ステップ後の縦型高電圧トランジスタを示している。加えられた電圧を200V~1000Vの範囲でサポートするために、デバイス構造は、約15μmから120μmの厚さのエピタキシャル層を持つはずである。N基板100は、完全デバイスの基板の底面に置かれたドレイン電極へ流れる電流に対するその抵抗を最小化するために、大いにドープされる。例えば、基板100は、研磨又はエッチングによって薄くすることができ、金属は、トランジスタのオン抵抗をさらに減らすため、その底面上に配置することができる。たいてい、これらの処理ステップは、上側の処理が完了した後に実行されるであろう。エピタキシャル層101の厚さ及びドーピングは、主として、デバイスの破壊電圧を定める。エピタキシャル層を形成するように、ドーピングを実行することができる。例えば、ドーピング濃度は、ドレイン付近で最も高く、ソース付近で最も低いとすることができる。特定の実装では、エピタキシャル層101の表面下のどこかの点において、線形勾配は停止することができる。エピタキシャル層101が形成された後、層101の最上表面は適当にマスクされ、次に、深い溝がエピタキシャル層内にエッチングされる、又はそのかわりに、完全にエピタキシャル層を貫通する。図5Bは、エピタキシャル層101及び基板100の一部のエッチングの後のデバイス構造の断面図を示している。以下に説明するように、エッチングされた溝の横幅は、誘電体層と導電補充層との複合した厚さで定められる、ということに注目されたい。隣り合う溝の間の間隔は、エピタキシャル層材料の残りのメサの必要な幅で定められ、それは、デバイスの破壊電圧要求によって順に決定される。それは、最終的にデバイス構造のN型ドリフト領域を形成するエピタキシャル材料のこのメサである。材料のこのメサは、直交方向に、横向きのかなりの距離拡がり得ることを、理解すべきである。図5は、単一N型ドリフト領域を備える拡張ドレイン領域を持つデバイスを示しているが、図5の縦型高電圧トランジスタは、並列に配列された複数のN型ドリフト領域で構成され得ることがわかる。N型ドリフト領域の幅を狭くすることは、電離飛跡を制限することによって、高いVbdに備えるものである。特定の実施形態では、より広い幅を持つドリフト領域は、オン状態性能における利点を提供することができる。それゆえ、所定のデバイス要求仕様、及び製造能力について、メサ幅を最適化できることを理解すべきである。一実装では、厚さは、ほぼ04~30ミクロンの範囲である。この例で、メサの厚さは、約1μmである。図5Cは、例えば二酸化ケイ素のような誘電体材料で、エッチングされた溝を部分的に満たした後の図5Bのデバイス構造を示している。示すように、図5の実施形態では、酸化物領域102aが、エッチングされたエピタキシャル領域101の一方の側を覆い、それと同時に、酸化物領域102bが、エピタキシャル領域101のもう一方の側を覆う。酸化物領域102はまた、溝の各々において、N基板100の表面も覆う。様々な良く知られた方法を使って、誘電体材料を溝の中に導入することができる。例えば、領域102は、熱によって成長し、化学蒸着によって蒸着され、及び又は液体の形で回転することができる。エピタキシャル層材料101から形成されたメサの所定の幅について、誘電体層の幅を、要求される破壊電圧を提供するようにセットすることができ、より広い半導体層は、より高いVbdを提供する。一実装では、図5のデバイス構造は、4μmの酸化物層の幅を持つ。他のVbd性能を持つデバイスでは、この厚さは、約2μm~5μmの範囲とすることができる。図5Dは、溝の残りの部分を導電材料で埋め、フィールドプレート領域103を形成するように表面を平坦にするステップの後の図5Cのデバイス構造を示している。例えば、導電材料は、大いにドープされた多結晶シリコン、金属、及び又はシリサイドを備えることができる。導電領域103a及び103bは、デバイスのフィールドプレート部材を形成する。殆どの場合、フィールドプレート部材は、デバイスの導電性又は破壊電圧特性に直接寄与することなく、シリコン領域を占有するので、フィールドプレート部材103a及び103bは、確実に製造できるくらい狭く作られるはずである。一実施形態では、フィールドプレート部材103の幅は、ほぼ05μm~30μmである。表面の平坦化は、エッチバック及び又は化学機械研磨法のような従来技術で、実践することができる。処理のこの時点において、デバイスの拡張ドレイン領域の製造は、実質的に完了している。残りの処理ステップは、独立した高電圧デプリーション型MOSFETデバイス構造、又は低電圧MOSFET構造を内蔵する高電圧FET、又は、その他の高電圧デバイスを作成するようにされ得る。図5Eは、エピタキシャル層101の表面におけるNソース領域105の導入後の図5Dのデバイス構造の断面側面図である。ソース領域105は、通常の蒸着、拡散、及び又は注入処理技術を使って形成されることができる。Nソース領域105の形成の後、中間レベルの誘電体層106が、デバイス上に形成されたとする。図5の実施形態では、中間レベルの誘電体層106は、通常の二酸化ケイ素、及び又は、従来の方法で蒸着及びパターンを焼き付けられることのできる他の材料を備えることができる。誘電体層106に開口部が形成され、一又はそれ以上の導電材料が、図5Fに示す構造を生み出すように蒸着及びパターン焼き付けされる。この断面図では、ソース電極109は、Nソース領域105への電気的接続を提供し、電極110a及び110bは、それぞれフィールドプレート部材103a及び103bへの電気的接続を提供する。図5Gは、N基板100の底面上でのドレイン電極111の形成後の図5Fのデバイス構造を示している。例えば、金属スパッタリングという従来技術を使って、ドレイン電極111を形成することができる。前に説明したように、基板の底面は、最初に、研磨、注入等を施されて、ドレイン接触抵抗を下げることができる。図5Gのデバイスは、独立ドリフト領域を持つ完全高電圧トランジスタを表している、すなわち、図5Gのデバイスは、エピタキシャル層の表面において、低電圧直列MOSFET構造を含まない。そのかわり、エピタキシャル層で形成された拡張ドリフト領域は、P本体領域を含むことなく、それ自身で、MOSFETの機能を実行する。このデバイス構造では、電子がソース電極109からドレイン電極111まで流れるための連続的なn型パスが存在するので、電流を完全に切ることができないことに、当業者は注目するであろう。しかしながら、図5Gのデバイス構造における電流は、メサのようなエピタキシャル層101が高いドレイン電圧でピンチオフされるとき、飽和する。図6のデバイス構造は、図5Gのデバイスより低い電圧での拡張ドレイン領域のピンチオフを実現する。これは、N型ドリフト領域の上面付近のフィールドプレート部材103とエピタキシャル層101との間の間隔を減らすことによって実現され、それにより、かなり低い電圧で縦ドリフト領域をピンチオフするように静電容量を増大する。図6は、ピンチオフ電圧、従って飽和電流を制御するように、酸化物領域102a及び102b内へ横方向に拡がる多層フィールドプレート構造を示している。かわりに、フィールドプレート部材は、一段の線形勾配の横方向拡張、又は、同じ結果を実現するように設計された何か他の特徴形状を備えることができる。特定の回路応用例において、通常の外部低電圧スイッチングMOSFETで、図5Gの独立型トランジスタ構造を直列に利用することは有利と成り得ることを、当業者は分かる。このような応用例では、高電圧トランジスタデバイス内の電流を完全にオフにするために、切換目低のため、低電圧MOSFETを使用することもできるであろう。ここで図5H~5Kを参照すると、絶縁ゲートMOS構造を含む縦型HVNMOSトランジスタを製造するために使用することのできる代替の処理シーケンスを示している。絶縁ゲート構造の構成を収容するように、溝112a及び112bは、エピタキシャル層101の反対側のそれぞれの誘電体層102a及び102bで形成される。溝112a及び112bの深さは、エピタキシャル層101の表面から、意図したMOSFETチャネル長及びフィールドプレートの事情によって決まる深さまで拡がる。この例では、溝の深さは、約1~5μmである。例として、半導体基板にパターン成型されたマスキング層を適当に加えることにより、溝112を形成することができ、その後、酸化物層102内の従来のドライ又はウェットエッチング技術が続く。図5Iは、溝112内でのゲート誘電体層116及びゲート部材113の形成後のデバイスを示している。露出したエピタキシャル層101の側壁に酸化物を成長又は蒸着させることにより、ゲート誘電体層116a及び116bを形成することができる。デバイスのスレッショルド電圧、及び、他のデバイス性能の目標値が、層116の厚さを定める。一実施形態では、層116は、約250~1000オングストロームの厚さを持つ二酸化ケイ素を備える。示した実施形態では、誘電体層102の一部が、フィールドプレート部材103をゲート部材113から分離する。代わりに、溝112が、フィールドプレート103の表面部分を露出させることもでき、かつ、層116を作成するために使用されるのと同じ処理ステップをまた、フィールドプレートをゲート部材から分離するようにフィールドプレートの側壁に誘電体層を形成するために使用することもできる。誘電体層116が溝112の側壁に形成されると、ドープされた多結晶シリコンのような導電材料を、溝の残りの部分を埋めるために蒸着することもできる。この実装では、ドープされた多結晶シリコンが、MOSトランジスタ構造のゲート部材113a及び113bを形成する。図5Iの実施形態では、従来のエッチバック及び又はCMP技術を使って、表面が平坦化された。図5Jは、エピタキシャル領域101の表面における、P本体領域107及びNソース領域105の導入後のデバイスを示している。領域107及び105は、標準の実装、蒸着、及び又は熱拡散処理ステップを使って形成することができる。完全デバイスでは、ゲート部材113に充分な電圧を加えることにより、Nソース領域105とエピタキシャル領域101との間のP本体領域107の側壁部分に沿って導電チャネルを形成させる。それゆえ、チャネル長は、P本体領域107、及びNソース領域105の深さによって定められる。示した特定の実施形態では、前者はほぼ05μm~30μmとすることができ、後者は約01~05μmの範囲とすることができる。より短いチャネル長は、より低いチャネル抵抗という結果になり、これは、同様に、デバイスのオン抵抗を下げる。しかしながら、短すぎるチャネルは、突き抜け現象の問題を引き起こすことを理解すべきである。他の実施形態では、プロセスのより早期に、例えば、エピタキシャル層101の溝エッチングの前、又は酸化物層102の溝エッチングの前に、P本体及び又はNソースを形成することができる。図5Kは、中間レベルの誘電体層106の形成後の完全HVFETデバイス構造を示している。接触開口部を形成するように、この層を、蒸着及びパターン成型することができる。示した実施形態では、層106のエッチングの後に、フィールドプレート、ゲート部材、N及びP本体領域のエッチングが続く。デバイスのそれぞれの領域への電気的接続を提供するソース電極109、ゲート電極115、及びフィールドプレート電極110を作成するために、これの後に、一又はそれ以上の導電層の蒸着及びパターン成型が続く。上で説明した任意のエッチングステップは、Nソース領域をパターン成型することなく、ソース電極がP本体領域と接触することを可能にし、従って、プロセスを簡単化する。P本体への接触の改善のために、更なるP型ドーピング処理もまた含まれ得る。ドレイン電極111を形成するために、基板100の底面に、また導電体層を加えることもできる。図5Kの断面図において、ソース電極109が、P本体107まで下向きに拡がっているのが示されている一方で、他の実施形態では、電極は、ソース領域105の表面まで拡がるだけということもある、ということに注目されたい。