光電変換した電荷を蓄積する画素がマトリックス状に配置された画素アレイ部と、各画素の蓄積期間に前記画素を複数のラインごとに一括して駆動し、前記画素に蓄積された所定レベル以上の電荷を排出させる垂直駆動回路とを備えることを特徴とする固体撮像装置。前記垂直駆動回路は、前記画素の読み出し期間に前記画素を1ラインごとに駆動し、前記画素に蓄積された全ての電荷を読み出させることを特徴とする請求項1に記載の固体撮像装置。前記垂直駆動回路は、前記画素アレイ部の選択行を1ラインごとに指定するデコーダ回路と、前記デコーダ回路の行選択タイミングを制御するデコーダ制御回路と、前記デコーダ回路にて指定された選択行のデータを保持する第1ラッチ回路と、前記第1ラッチ回路に保持された選択行のデータを複数のラインごとに一括して保持する第2ラッチ回路と、前記画素を駆動する信号を選択するセレクタと、前記画素を駆動する信号の出力レベルを制御するレベルシフタとを備えることを特徴とする請求項1に記載の固体撮像装置。前記デコーダ回路にて指定された選択行のデータが前記第1ラッチ回路に出力されるタイミングを制御する第1のゲート回路と、前記第1ラッチ回路に保持された選択行のデータが前記第2ラッチ回路に出力されるタイミングを制御する第2のゲート回路とを備えることを特徴とする請求項3に記載の固体撮像装置。前記デコーダ制御回路は、複数のサブカウンタが設けられたマルチカウンタを備えることを特徴とする請求項3または4に記載の固体撮像装置。前記デコーダ制御回路は、水平走査期間を分割する制御信号に基づいて前記カウンタを切り替える切り替え部を備えることを特徴とする請求項5に記載の固体撮像装置。前記垂直駆動回路は、前記画素の読み出し期間に印加する読み出し信号よりもレベルが小さな読み出し信号を前記画素の蓄積期間に複数回印加することを特徴とする請求項1から6のいずれか1項に記載の固体撮像装置。前記垂直駆動回路は、前記蓄積期間が短くなるに従って前記読み出し信号のレベルを小さくすることを特徴とする請求項7に記載の固体撮像装置。前記垂直駆動回路は、前記蓄積期間が1/2および1/4となるのを境に前記読み出し信号のレベルを小さくすることを特徴とする請求項8に記載の固体撮像装置。前記レベルシフタは、複数のレベルの異なる電圧信号を選択して切換えるマルチプレクサを備えることを特徴とする請求項3に記載の固体撮像装置。本発明の一つの実施形態の目的は、飽和信号レベルの低下を抑制しつつ、ブルーミングを低減することが可能な固体撮像装置を提供することである。実施形態の固体撮像装置によれば、画素アレイ部と、垂直駆動回路とが設けられている。画素アレイ部は、光電変換した電荷を蓄積する画素がマトリックス状に配置されている。垂直駆動回路は、各画素の蓄積期間に前記画素を複数のラインごとに一括して駆動し、前記画素に蓄積された所定レベル以上の電荷を排出させる。以下、実施形態に係る固体撮像装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。第1実施形態図1は、第1実施形態に係る固体撮像装置の概略構成を示すブロックである。図1において、この固体撮像装置には、光電変換した電荷を蓄積する画素PCがロウ方向およびカラム方向にマトリックス状に配置された画素アレイ部1、読み出し対象となる画素PCを垂直方向に走査する垂直駆動回路2、画素PCから読み出された信号に垂直信号線Vlinの電位を追従させる負荷回路3、各画素PCの信号成分をCDS相関二重サンプリングにてデジタル化するカラムADC回路4、カラムADC回路4にてデジタル化された各画素PCの信号成分を1ライン分だけ保存するラインメモリ5、保存したラインメモリの信号を読み出すために水平方向に走査するカラム走査回路6、各画素PCの読み出しや蓄積のタイミングを制御するタイミング制御回路7、カラムADC回路4にランプ信号Vrampを出力するDAコンバータ8が設けられている。なお、タイミング制御回路7には、マスタークロックMCKが入力されている。ここで、垂直駆動回路2は、各画素PCの蓄積期間に画素PCを複数のラインごとに一括して駆動し、画素PCに蓄積された所定レベル以上の電荷を排出させることができる。また、垂直駆動回路2は、各画素PCの読み出し期間に画素PCを1ラインごとに駆動し、画素PCに蓄積された全ての電荷を読み出させることができる。この垂直駆動回路2には、画素アレイ部の1選択行を1ラインごとに指定するデコーダ回路11、デコーダ回路11にて指定された選択行のデータを保持するゲートラッチ回路12、ゲートラッチ回路12に保持された選択行のデータを複数のラインごとに一括して保持するゲートラッチ回路13、画素PCを駆動する信号を選択するセレクタ14、画素PCを駆動する信号の出力レベルを制御するレベルシフタ15、デコーダ回路11の行選択タイミングを制御するデコーダ制御回路16、ゲートラッチ回路12、13の動作タイミングを制御するラッチ制御回路17、セレクタ14の切替タイミングを制御するパルス発生回路18およびレベルシフタ15の出力レベルを設定するレベル発生回路19が設けられている。ここで、デコーダ制御回路16には、複数のサブカウンタが設けられたマルチカウンタ20および水平走査期間を分割する制御信号SCに基づいてサブカウンタを切り替える切り替え部SWが設けられている。例えば、1水平走査期間がシャッタ期間TA、読み出し期間TBおよび蓄積期間TXからなり、蓄積期間TXが1/2および1/4となるのを境に蓄積期間TXを分割し、その分割期間TC、TD、TEとする。すなわち、分割期間TCは、蓄積期間TXの1/2までの期間、分割期間TDは、蓄積期間TXの1/2から3/4までの期間、分割期間TEは、蓄積期間TXの3/4から7/8までの期間とすることができる。この場合、マルチカウンタ20には、シャッタ期間TAにカウント値GTAを出力するサブカウンタ、読み出し期間TBにカウント値GTBを出力するサブカウンタおよび分割期間TC、TD、TEにカウント値GTC1~iiは2以上の整数、GTD1~jjは正の整数、GTE1~kkは正の整数をそれぞれ出力するサブカウンタを設けることができる。また、例えば、カウント値GTA、GTB、GTC1~i、GTD1~j、GTE1~kはそれぞれnビットのカウンタデータから構成することができる。これらのカウント値GTA、GTB、GTC1~i、GTD1~j、GTE1~kは、初期値が互いにずらされた状態から、1水平期間ごとに1ずつインクリメントし、1フレーム分のライン数に達したら1に戻って1ずつインクリメントことができる。そして、切り替え部SWは、1水平走査期間内にカウント値GTA、GTB、GTC1~i、GTD1~j、GTE1~kを順次切り替えてデコーダ回路11に出力することができる。また、画素アレイ部1において、ロウ方向には画素PCの読み出し制御を行う水平制御線Hlinが設けられ、カラム方向には画素PCから読み出された信号を伝送する垂直信号線Vlinが設けられている。そして、シャッタ期間TAにおいて、垂直駆動回路2にて画素PCが1ラインごとに駆動され、画素PCに蓄積された電荷が1ラインごと排出される。次に、蓄積期間TXにおいて、垂直駆動回路2にて画素PCが複数のラインごとに一括して駆動され、画素PCに蓄積された所定レベル以上の電荷が複数のラインごとに排出されながら、画素PCに電荷が蓄積される。この時、画素PCの読み出し期間Bに印加する読み出し信号よりもレベルが小さな読み出し信号を各分割期間TC、TD、TEに複数回印加することができる。この時、分割期間TCに読み出し信号が一括して印加される行は、i個のカウント値GTC1~iにて指定し、分割期間TDに読み出し信号が一括して印加される行は、j個のカウント値GTD1~jにて指定し、分割期間TEに読み出し信号が一括して印加される行は、k個のカウント値GTE1~kにて指定することができる。また、分割期間TC、TD、TEが短くなるに従って読み出し信号のレベルを小さくすることができる。例えば、シャッタ期間TAおよび読み出し期間TBの読み出し信号のレベルが3Vとすると、分割期間TCの読み出し信号のレベルは2V、分割期間TDの読み出し信号のレベルは1.5V、分割期間TEの読み出し信号のレベルは1Vとすることができる。なお、蓄積期間TXにおいて複数ラインの画素PCを一括して駆動する時のライン数は、読み出し信号のレベルの段数をDDは正の整数とすると、全蓄積ライン数の1/2D以下とすることが好ましい。次に、読み出し期間TBにおいて、垂直駆動回路2にて画素PCが1ラインごとに駆動され、その画素PCから読み出された信号は垂直信号線Vlinを介してカラムADC回路4に伝送される。ここで、負荷回路3では、画素PCから信号が読み出される時にその画素PCとの間でソースフォロアが構成されることで、垂直信号線Vlinの電位が画素PCから読み出された信号に追従される。そして、カラムADC回路4において、各画素PCの信号からリセットレベルおよび読み出しレベルがサンプリングされ、リセットレベルおよび読み出しレベルとの差分CDSがとられることで各画素PCの信号成分がデジタル化され、ラインメモリ5を介して出力信号Voutとして出力される。ここで、各画素PCの蓄積期間TXに画素PCを複数のラインごとに一括して駆動し、画素PCに蓄積された所定レベル以上の電荷を排出させることにより、微小電荷を画素PCに蓄積させたまま、過剰電荷を画素PCから排出させることができ、飽和信号レベルの低下を抑制しつつ、ブルーミングを低減することが可能となる。また、画素PCに蓄積された所定レベル以上の電荷を複数のラインごとに一括して排出させることにより、過剰電荷を同一の画素PCから複数回排出させることができ、CMOSイメージセンサに強力な過大光が入射された場合においても、ブルーミングを効果的に低減することが可能となる。図2は、図1の固体撮像装置の画素PCの構成例を示す回路図である。図2aにおいて、画素PCnには、フォトダイオードPD、行選択トランジスタTa、増幅トランジスタTb、リセットトランジスタTcおよび読み出しトランジスタTdがそれぞれ設けられている。また、増幅トランジスタTbとリセットトランジスタTcと読み出しトランジスタTdとの接続点には検出ノードとしてフローティングディフュージョンFDが形成されている。そして、読み出しトランジスタTdのソースは、フォトダイオードPDに接続され、読み出しトランジスタTdのゲートには、読み出し信号ΦREADnが入力される。また、リセットトランジスタTcのソースは、読み出しトランジスタTdのドレインに接続され、リセットトランジスタTcのゲートには、リセット信号ΦRESETnが入力され、リセットトランジスタTcのドレインは、電源電位VDDに接続されている。また、行選択トランジスタTaのゲートには、行選択信号ΦADRESnが入力され、行選択トランジスタTaのドレインは、電源電位VDDに接続されている。また、増幅トランジスタTbのソースは、垂直信号線Vlinに接続され、増幅トランジスタTbのゲートは、読み出しトランジスタTdのドレインに接続され、増幅トランジスタTbのドレインは、行選択トランジスタTaのソースに接続されている。また、負荷回路3には、カラムごとに負荷トランジスタTLが設けられている。そして、負荷トランジスタTLのドレインは垂直信号線Vlinに接続され、負荷トランジスタTLのゲートにはバイアス電圧VTLが入力される。なお、図1の水平制御線Hlinは、読み出し信号ΦREADn、リセット信号ΦRESETnおよびΦ行選択信号ADRESnをロウごとに画素PCに伝送することができる。また、図2bにおいて、画素PCn ́では図2aの画素PCnから行選択トランジスタTaが省略されている。なお、この画素PCn ́では、信号VDDが電源電位VDDとグランド電位を切り替えできるように構成されている。そして、非選択行では、リセットトランジスタTcを介してフローティングディフュージョンFDの電位をグランド電位に設定し、増幅トランジスタTbがオフされる。一方、選択行では、リセットトランジスタTcを介してフローティングディフュージョンFDの電位を電源電位VDDに設定し、増幅トランジスタTbがオンされる。また、図2cにおいて、画素PCn ́ ́では、読み出しトランジスタTd1およびフォトダイオードPD1が画素PCnに追加され、2画素分のフォトダイオードPD、PD1が設けられている。そして、1個の増幅トランジスタTbがフォトダイオードPD、PD1の2画素で共用されている。また、図2dにおいて、画素PCn ́ ́ ́では、読み出しトランジスタTd1~Td3およびフォトダイオードPD1~PD3が画素PCnに追加され、4画素分のフォトダイオードPD、PD1~PD3が設けられている。そして、1個の増幅トランジスタTbがフォトダイオードPD、PD1~PD3の4画素で共用されている。図3は、図1の固体撮像装置の読み出し信号の印加タイミングとフォトダイオードの信号量との関係を示すタイミングチャートである。図3において、シャッタ期間TAでは、図2aのリセットトランジスタTcにリセット信号ΦRESETnが印加されるとともに、読み出しトランジスタTdに読み出し信号ΦREADnが印加されることで、フォトダイオードPDの信号電荷が排出される。この時の読み出し信号ΦREADnの読み出し電圧はVr1に設定される。蓄積期間TXでは、図2aのリセットトランジスタTcにリセット信号ΦRESETnが定期的に印加されるとともに、読み出しトランジスタTdに読み出し信号ΦREADnが定期的に印加されることで、フォトダイオードPDの過剰な信号電荷が排出される。この時、分割期間TCでは読み出し信号ΦREADnの読み出し電圧はVr2に設定され、分割期間TDでは読み出し信号ΦREADnの読み出し電圧はVr3に設定され、分割期間TEでは読み出し信号ΦREADnの読み出し電圧はVr4に設定される。読み出し電圧Vr2は、飽和の約50以下の信号をフォトダイオードPDから読み出せる電圧に設定することができる。読み出し電圧Vr3は、飽和の約25以下の信号をフォトダイオードPDから読み出せる電圧に設定することができる。読み出し電圧Vr4は、飽和の約12.5以下の信号をフォトダイオードPDから読み出せる電圧に設定することができる。また、例えば、分割期間TCでは読み出し電圧Vr2を16本分のラインごとに一括して印加し、分割期間TDでは読み出し電圧Vr3を8本分のラインごとに一括して印加し、分割期間TEでは読み出し電圧Vr4を4本分のラインごとに一括して印加することができる。これにより、蓄積期間TXの途中の飽和信号以上の信号電荷を各画素PCから複数回排出させることができ、分割期間TE後の三角形のグレー部分の信号のみがブルーミング量となる。このため、蓄積期間TXに画素PCから過剰電荷を排出させない場合に比べて、ブルーミング量を約1/64に低減することができ、例えば64画素に広がっていた過剰信号電荷を1画素分に低減することができる。また、分割期間TC、TD、TEが短くなるに従って読み出し信号ΦREADnのレベルを小さくすることにより、フォトダイオードPDの飽和信号レベルの低下を防止することができ、明時のS/N劣化を防止することができる。図4は、図1の固体撮像装置のデコーダ回路11とゲートラッチ回路12、13の構成例を示す回路図である。なお、図4の例では、デコーダ回路11とゲートラッチ回路12、13は、図1の画素アレイ部1の4ライン分の構成を示した。図4において、マルチカウンタ20の各カウンタは8ビット分のデータD1~D8を出力する例を示す。この時、マルチカウンタ20の各カウンタは、28=256本分のラインを選択することができる。また、デコーダ回路11には、データD1~D8をそれぞれ反転させるインバータIVおよびAND回路N1-1~N1-3、N2-1~N2-3、N3-1~N3-3、N4-1~N4-3が設けられている。ゲートラッチ回路12には、AND回路N1-4、N1-6、N2-4、N2-6、N3-4、N3-6、N4-4、N4-6およびOR回路N1-5、N2-5、N3-5、N4-5が設けられている。ゲートラッチ回路13には、AND回路N1-7、N1-9、N2-7、N2-9、N3-7、N3-9、N4-7、N4-9およびOR回路N1-8、N2-8、N3-8、N4-8が設けられている。ここで、AND回路N1-1~N1-4、N1-6、N1-7、N1-9およびOR回路N1-5、N1-8は第1行目に対応し、AND回路N2-1~N2-4、N2-6、N2-7、N2-9およびOR回路N2-5、N2-8は第2行目に対応し、AND回路N3-1~N3-4、N3-6、N3-7、N3-9およびOR回路N3-5、N3-8は第3行目に対応し、AND回路N4-1~N4-4、N4-6、N4-7、N4-9およびOR回路N4-5、N4-8は第4行目に対応することができる。そして、マルチカウンタ20の各カウンタの値が1水平期間ごとに1だけカウントアップされるごとに選択されるラインの番号を1だけインクリメントさせることができる。この時、第1行目がデータD1~D8=1、0、0、0、0、0、0、0、0で指定され、第2行目がデータD1~D8=0、1、0、0、0、0、0、0、0で指定され、第3行目がデータD1~D8=1、1、0、0、0、0、0、0、0で指定され、第4行目がデータD1~D8=0、0、1、0、0、0、0、0、0で指定されるものとする。この場合、AND回路N1-1、N1-2には、データD1および反転データND2~ND8が入力され、AND回路N2-1、N2-2には、データD2および反転データND1、ND3~ND8が入力され、AND回路N3-1、N3-2には、データD1、D2および反転データND3~ND8が入力され、AND回路N4-1、N4-2には、データD3および反転データND1、ND2、ND4~ND8が入力される。AND回路N1-1、N1-2の出力はAND回路N1-3に入力され、AND回路N2-1、N2-2の出力はAND回路N2-3に入力され、AND回路N3-1、N3-2の出力はAND回路N3-3に入力され、AND回路N4-1、N4-2の出力はAND回路N4-3に入力される。AND回路N1-4、N2-4、N3-4、N4-4の一方の入力端子にはゲート信号Gate1が入力され、AND回路N1-4、N2-4、N3-4、N4-4の他方の入力端子にはAND回路N1-3、N2-3、N3-3、N4-3の出力がそれぞれ入力される。OR回路N1-5、N2-5、N3-5、N4-5の一方の入力端子にはAND回路N1-4、N2-4、N3-4、N4-4の出力がそれぞれ入力され、OR回路N1-5、N2-5、N3-5、N4-5の他方の入力端子にはAND回路N1-6、N2-6、N3-6、N4-6の出力がそれぞれ入力される。AND回路N1-6、N2-6、N3-6、N4-6の一方の入力端子にはOR回路N1-5、N2-5、N3-5、N4-5の出力がそれぞれ入力され、AND回路N1-6、N2-6、N3-6、N4-6の他方の入力端子にはリセット信号NRS1が入力される。AND回路N1-7、N2-7、N3-7、N4-7の一方の入力端子にはゲート信号Gate2が入力され、AND回路N1-7、N2-7、N3-7、N4-7の他方の入力端子にはOR回路N1-5、N2-5、N3-5、N4-5の出力がそれぞれ入力される。OR回路N1-8、N2-8、N3-8、N4-8の一方の入力端子にはAND回路N1-7、N2-7、N3-7、N4-7の出力がそれぞれ入力され、OR回路N1-8、N2-8、N3-8、N4-8の他方の入力端子にはAND回路N1-9、N2-9、N3-9、N4-9の出力がそれぞれ入力される。AND回路N1-9、N2-9、N3-9、N4-9の一方の入力端子にはOR回路N1-8、N2-8、N3-8、N4-8の出力がそれぞれ入力され、AND回路N1-9、N2-9、N3-9、N4-9の他方の入力端子にはリセット信号NRS2が入力される。なお、図4の例では、AND回路とOR回路を用いた構成について説明したが、それ以外の論理回路を用いるようにしてもよい。図5は、図1の固体撮像装置のセレクタ14とレベルシフタ15の構成例を示す回路図である。なお、図5の例では、セレクタ14とレベルシフタ15は、図1の画素アレイ部1の2ライン分の構成を示した。図5において、セレクタ14にはAND回路N11~N16が設けられ、レベルシフタ15にはバッファB1~B6が設けられている。ここで、AND回路N11~N13およびバッファB1~B3は第nnは正の整数行目に対応し、AND回路N14~N16およびバッファB4~B6は第n1行目に対応することができる。そして、AND回路N11、N14の一方の入力端子には読み出し指示信号PREADが入力され、AND回路N12、N15の一方の入力端子にはリセット指示信号PRESETが入力され、AND回路N13、N16の一方の入力端子には行選択指示信号PADRESが入力される。また、AND回路N11~N13の他方の入力端子には、ゲートラッチ回路13のn行目のライン指定信号VLnが入力され、ND回路N14~N16の他方の入力端子には、ゲートラッチ回路13のn1行目のライン指定信号VLn1が入力される。バッファB1にはAND回路N11の出力が入力され、バッファB2にはAND回路N12の出力が入力され、バッファB3にはAND回路N13の出力が入力され、バッファB4にはAND回路N14の出力が入力され、バッファB5にはAND回路N15の出力が入力され、バッファB6にはAND回路N16の出力が入力される。また、バッファB1、B4には読み出し電圧VREADが供給され、バッファB2、B5にはリセット電圧VRESETが供給され、バッファB3、B6には行選択電圧VADRESが供給される。なお、読み出し電圧VREADは、シャッタ期間TAおよび読み出し期間TBに対して蓄積期間TX間に値を変化させることができる。例えば、シャッタ期間TAおよび読み出し期間TBの読み出し電圧VREADをVr1、分割期間TCの読み出し電圧VREADをVr2、分割期間TDの読み出し電圧VREADをVr3、分割期間TEの読み出し電圧VREADをVr4とすると、読み出し電圧Vr1は3V、読み出し電圧Vr2は2V、読み出し電圧Vr3は1.5V、読み出し電圧Vr4は1Vとすることができる。なお、リセット電圧VRESETおよび行選択電圧VADRESは、例えば、3.3V程度に設定することができる。図6は、図1の固体撮像装置のデコーダ回路11とゲートラッチ回路12、13の各部の信号波形を示すタイミングチャートである。なお、図6の例では、図1の画素アレイ部1の7ライン分のタイミングチャートを示した。また、図6の例では、分割期間TCに読み出し電圧Vr2を最大で4本分のラインに一括して印加し、分割期間TDに読み出し電圧Vr3を最大で4本分のラインに一括して印加し、分割期間TEに読み出し電圧Vr4を最大で4本分のラインに一括して印加する方法を示した。この時、図1のマルチカウンタ20では、1水平走査期間内にカウント値GTA、GTB、GTC1~4、GTD1~4、GTE1~4を生成することができる。また、分割期間TCは細分割期間FTC1~FTC4に分割され、分割期間TDは細分割期間FTD1~FTD4に分割され、分割期間TEは細分割期間FTE1~FTE4に分割される。また、ゲート信号Gate1は、細分割期間FTC1~FTC4、FTD1~FTD4、FTE1~FTE4ごとに立ち上がり、ゲート信号Gate2は各分割期間ごとに立ち上がることができる。リセット信号NRS1、NRS2は各分割期間ごとに立ち下がることができる。図6において、シャッタ期間TA、読み出し期間TBおよび分割期間TC、TD、TEに応じて、図1のマルチカウンタ20のカウント値GTA、GTB、GTC1~4、GTD1~4、GTE1~4が切り替え部SWを介して順次選択され、データD1~D8がデコータ回路11に出力される。そして、図4のデコータ回路11において、データD1~D8がインバータIVにて反転されることで反転データND1~ND8が生成され、データD1~D8および反転データND1~ND8に基づいてデコーダ出力DD1~DD7が生成され、ゲートラッチ回路12に出力される。例えば、細分割期間FTC1では、カウント値GTC1が選択され、カウント値GTC1にて1行目のラインが指定されるものとすると、デコーダ出力DD1がゲートラッチ回路12に出力される。そして、リセット信号NRS1にてゲートラッチ回路12の全ての行のラッチ回路がリセットされた後、ゲート信号Gate1が立ち上がることで、デコーダ出力DD1がゲートラッチ回路12の第1行目のラッチ回路に保持される。なお、このゲートラッチ回路12の第1行目のラッチ回路は、図4のOR回路N1-5とAND回路N1-6にて構成することができる。細分割期間FTC2では、カウント値GTC2が選択され、カウント値GTC2にて4行目のラインが指定されるものとすると、デコーダ出力DD4がゲートラッチ回路12に出力される。そして、ゲート信号Gate1が立ち上がることで、デコーダ出力DD4がゲートラッチ回路12の第4行目のラッチ回路に保持される。なお、このゲートラッチ回路12の第4行目のラッチ回路は、図4のOR回路N4-5とAND回路N4-6にて構成することができる。細分割期間FTC4では、カウント値GTC4が選択され、カウント値GTC4にて7行目のラインが指定されるものとすると、デコーダ出力DD7がゲートラッチ回路12に出力される。そして、ゲート信号Gate1が立ち上がることで、デコーダ出力DD7がゲートラッチ回路12の第7行目のラッチ回路に保持される。次に、リセット信号NRS2にてゲートラッチ回路13の全ての行のラッチ回路がリセットされた後、ゲート信号Gate2が立ち上がることで、ゲートラッチ回路12の第1行目、第4行目および第7行目のラッチ回路の出力がゲートラッチ回路13の第1行目、第4行目および第7行目のラッチ回路にそれぞれ保持され、第1行目、第4行目および第7行目のライン指定信号VL1、VL4、VL7が同時に出力される。なお、このゲートラッチ回路13の第1行目のラッチ回路は、図4のOR回路N1-8とAND回路N1-9にて構成することができ、ゲートラッチ回路13の第4行目のラッチ回路は、図4のOR回路N4-8とAND回路N4-9にて構成することができる。そして、図1のセレクタ14において、ライン指定信号VL1、VL4、VL7で指定される行1行目、4行目および7行目が分割期間TCに一括して選択され、レベルシフタ15において、読み出し信号ΦREADnの読み出し電圧がVr2に設定される。そして、1行目、4行目および7行目の画素PCのリセットトランジスタTcにリセット信号ΦRESETnが一括して印加されるとともに、1行目、4行目および7行目の画素PCの読み出しトランジスタTdに読み出し信号ΦREADnが一括して印加されることで、1行目、4行目および7行目の画素PCのフォトダイオードPDの過剰な信号電荷が一括して排出される。また、細分割期間FTD1では、カウント値GTD1が選択され、カウント値GTD1にて2行目のラインが指定されるものとすると、デコーダ出力DD2がゲートラッチ回路12に出力される。そして、リセット信号NRS1にてゲートラッチ回路12の全ての行のラッチ回路がリセットされた後、ゲート信号Gate1が立ち上がることで、デコーダ出力DD2がゲートラッチ回路12の第2行目のラッチ回路に保持される。なお、このゲートラッチ回路12の第2行目のラッチ回路は、図4のOR回路N2-5とAND回路N2-6にて構成することができる。細分割期間FTD2では、カウント値GTD2が選択され、カウント値GTD2にて5行目のラインが指定されるものとすると、デコーダ出力DD5がゲートラッチ回路12に出力される。そして、ゲート信号Gate1が立ち上がることで、デコーダ出力DD5がゲートラッチ回路12の第5行目のラッチ回路に保持される。細分割期間FTD4では、カウント値GTD4が選択され、カウント値GTD4にて7行目のラインが指定されるものとすると、デコーダ出力DD7がゲートラッチ回路12に出力される。そして、ゲート信号Gate1が立ち上がることで、デコーダ出力DD7がゲートラッチ回路12の第7行目のラッチ回路に保持される。次に、リセット信号NRS2にてゲートラッチ回路13の全ての行のラッチ回路がリセットされた後、ゲート信号Gate2が立ち上がることで、ゲートラッチ回路12の第2行目、第5行目および第7行目のラッチ回路の出力がゲートラッチ回路13の第2行目、第5行目および第7行目のラッチ回路にそれぞれ保持され、第2行目、第5行目および第7行目のライン指定信号VL2、VL5、VL7が同時に出力される。なお、このゲートラッチ回路13の第2行目のラッチ回路は、図4のOR回路N2-8とAND回路N2-9にて構成することができる。そして、図1のセレクタ14において、ライン指定信号VL2、VL5、VL7で指定される行2行目、5行目および7行目が分割期間TDに一括して選択され、レベルシフタ15において、読み出し信号ΦREADnの読み出し電圧がVr3に設定される。そして、2行目、5行目および7行目の画素PCのリセットトランジスタTcにリセット信号ΦRESETnが一括して印加されるとともに、2行目、5行目および7行目の画素PCの読み出しトランジスタTdに読み出し信号ΦREADnが一括して印加されることで、2行目、5行目および7行目の画素PCのフォトダイオードPDの過剰な信号電荷が一括して排出される。また、細分割期間FTE1では、カウント値GTE1が選択され、カウント値GTE1にて3行目のラインが指定されるものとすると、デコーダ出力DD3がゲートラッチ回路12に出力される。そして、リセット信号NRS1にてゲートラッチ回路12の全ての行のラッチ回路がリセットされた後、ゲート信号Gate1が立ち上がることで、デコーダ出力DD3がゲートラッチ回路12の第3行目のラッチ回路に保持される。なお、このゲートラッチ回路12の第3行目のラッチ回路は、図4のOR回路N3-5とAND回路N3-6にて構成することができる。細分割期間FTE3では、カウント値GTE3が選択され、カウント値GTE3にて6行目のラインが指定されるものとすると、デコーダ出力DD6がゲートラッチ回路12に出力される。そして、ゲート信号Gate1が立ち上がることで、デコーダ出力DD6がゲートラッチ回路12の第6行目のラッチ回路に保持される。次に、リセット信号NRS2にてゲートラッチ回路13の全ての行のラッチ回路がリセットされた後、ゲート信号Gate2が立ち上がることで、ゲートラッチ回路12の第3行目および第6行目のラッチ回路の出力がゲートラッチ回路13の第3行目および第6行目のラッチ回路にそれぞれ保持され、第3行目および第6行目のライン指定信号VL3、VL6が同時に出力される。なお、このゲートラッチ回路13の第3行目のラッチ回路は、図4のOR回路N3-8とAND回路N3-9にて構成することができる。そして、図1のセレクタ14において、ライン指定信号VL3、VL6で指定される行3行目および6行目が分割期間TEに一括して選択され、レベルシフタ15において、読み出し信号ΦREADnの読み出し電圧がVr4に設定される。そして、3行目および6行目の画素PCのリセットトランジスタTcにリセット信号ΦRESETnが一括して印加されるとともに、3行目および6行目の画素PCの読み出しトランジスタTdに読み出し信号ΦREADnが一括して印加されることで、3行目および6行目の画素PCのフォトダイオードPDの過剰な信号電荷が一括して排出される。ここで、ゲートラッチ回路12の後段にゲートラッチ回路13を設けることにより、例えば、TC期間の複数ラインの信号電荷の排出動作を実行と並行して次のTD期間に排出する複数のラインを選択することで高速動作ができる。図7は、図1の固体撮像装置のセレクタ14とレベルシフタ15の各部の信号波形を示すタイミングチャートである。なお、図7の例では、図1の画素アレイ部1の1水平期間分のタイミングチャートを示した。また、図7の例では、シャッタ期間TAの信号、読み出し期間TBの信号および各分割期間TC、TD、TEの信号を1水平期間内に示したが、実際には、図7のシャッタ期間TAの信号は図3のシャッタ期間TAに有効化され、図7の読み出し期間TBの信号は図3の読み出し期間TBに有効化され、図7の各分割期間TC、TD、TEの信号は図3の各分割期間TC、TD、TEに有効化される。図7において、n行目のライン指定信号VLnとして、シャッタ期間TAにはライン指定信号VLnAがセレクタ14に入力され、読み出し期間TBにはライン指定信号VLnBがセレクタ14に入力され、各分割期間TC、TD、TEにはライン指定信号VLnC、VLnD、VLnEがセレクタ14に入力される。そして、行選択信号ΦADRESnがロウレベルの場合、行選択トランジスタTaがオフ状態となりソースフォロワ動作しないため、垂直信号線Vlinに信号は出力されない。そして、シャッタ期間TAにおいて、ライン指定信号VLnAが立ち上がった状態で、リセット指示信号PRESETおよび読み出し指示信号PREADが立ち上がると、図5のAND回路N11、N12を介してライン指定信号VLnAがバッファB1、B2に出力される。そして、バッファB1、B2においてライン指定信号VLnAがレベルシフトされることで、読み出し信号ΦREADnおよびリセット信号ΦRESETnがそれぞれ立ち上がる。この時、読み出し電圧VREADがVr1に設定されることで、読み出し信号ΦREADnが読み出し電圧Vr1に設定される。そして、読み出し信号ΦREADnとリセット信号ΦRESETnが立ち上がると、読み出しトランジスタTdおよびリセットトランジスタTcがオンし、フォトダイオードPDに蓄積されていた電荷がフローティングディフュージョンFDを介して電源VDDに排出される。フォトダイオードPDに蓄積されていた電荷が電源VDDに排出された後、読み出し信号ΦREADnがロウレベルになると、フォトダイオードPDでは、有効な信号電荷の蓄積が開始される。次に、読み出し期間TBにおいて、ライン指定信号VLnBが立ち上がった状態で、行選択指示信号PADRESが立ち上がると、図5のAND回路N13を介してライン指定信号VLnBがバッファB3に出力される。そして、バッファB3においてライン指定信号VLnBがレベルシフトされることで、行選択信号ΦADRESnが立ち上がる。そして、行選択信号ΦADRESnが立ち上がると、画素PCの行選択トランジスタTaがオンし、増幅トランジスタTbのドレインに電源電位VDDが印加されることで、増幅トランジスタTbと負荷トランジスタTLとでソースフォロアが構成される。この時、リセット指示信号PRESETが立ち上がると、図5のAND回路N12を介してライン指定信号VLnBがバッファB2に出力される。そして、バッファB2においてライン指定信号VLnBがレベルシフトされることで、リセット信号ΦRESETnがそれぞれ立ち上がる。そして、リセット信号ΦRESETnが立ち上がると、リセットトランジスタTcがオンし、フローティングディフュージョンFDにリーク電流などで発生した余分な電荷がリセットされる。そして、フローティングディフュージョンFDのリセットレベルに応じた電圧が増幅トランジスタTbのゲートにかかる。ここで、増幅トランジスタTbと負荷トランジスタTLとでソースフォロアが構成されているので、増幅トランジスタTbのゲートに印加された電圧に垂直信号線Vlinの電圧が追従し、リセットレベルの出力電圧Vsigが垂直信号線Vlinに出力される。そして、カラムADC回路4において、ランプ信号Vrampとして三角波が与えられ、リセットレベルの出力電圧Vsigがランプ信号Vrampのレベルと比較される。そして、リセットレベルの出力電圧Vsigがランプ信号Vrampのレベルと一致するまでダウンカウントされることで、リセットレベルの出力電圧Vsigがデジタル化され保持される。次に、読み出し指示信号PREADが立ち上がると、図5のAND回路N11を介してライン指定信号VLnBがバッファB1に出力される。そして、バッファB1においてライン指定信号VLnBがレベルシフトされることで、読み出し信号ΦREADnがそれぞれ立ち上がる。そして、読み出し信号ΦREADnが立ち上がると、読み出しトランジスタTdがオンし、フォトダイオードPDに蓄積されていた電荷がフローティングディフュージョンFDに転送され、フローティングディフュージョンFDの信号レベルに応じた電圧が増幅トランジスタTbのゲートにかかる。ここで、増幅トランジスタTbと負荷トランジスタTLとでソースフォロアが構成されているので、増幅トランジスタTbのゲートに印加された電圧に垂直信号線Vlinの電圧が追従し、読み出しレベルの出力電圧Vsigとして垂直信号線Vlinに出力される。そして、カラムADC回路4において、ランプ信号Vrampとして三角波が与えられ、読み出しレベルの出力電圧Vsigがランプ信号Vrampのレベルと比較される。そして、読み出しレベルの出力電圧Vsigがランプ信号Vrampのレベルと一致するまで今度はアップカウントされることで、読み出しレベルの出力電圧Vsigとリセットレベルの出力電圧Vsigとの差分がデジタル化され、ラインメモリ5に送られる。次に、分割期間TCにおいて、ライン指定信号VLnCが立ち上がった状態で、リセット指示信号PRESETおよび読み出し指示信号PREADが立ち上がると、図5のAND回路N11、N12を介してライン指定信号VLnCがバッファB1、B2に出力される。なお、リセット指示信号PRESETは、読み出し指示信号PREADが立ち上がる直前に読み出し指示信号PREADの立ち上がりよりも早めに立ち上げることができる。そして、バッファB1、B2においてライン指定信号VLnCがレベルシフトされることで、読み出し信号ΦREADnおよびリセット信号ΦRESETnがそれぞれ立ち上がる。この時、読み出し電圧VREADがVr2に設定されることで、読み出し信号ΦREADnが読み出し電圧Vr2に設定される。そして、読み出し信号ΦREADnとリセット信号ΦRESETnが立ち上がると、読み出しトランジスタTdおよびリセットトランジスタTcがオンし、フォトダイオードPDに蓄積されていた電荷がフローティングディフュージョンFDを介して電源VDDに排出される。次に、分割期間TDにおいて、ライン指定信号VLnDが立ち上がった状態で、リセット指示信号PRESETおよび読み出し指示信号PREADが立ち上がると、図5のAND回路N11、N12を介してライン指定信号VLnDがバッファB1、B2に出力される。そして、バッファB1、B2においてライン指定信号VLnDがレベルシフトされることで、読み出し信号ΦREADnおよびリセット信号ΦRESETnがそれぞれ立ち上がる。この時、読み出し電圧VREADがVr3に設定されることで、読み出し信号ΦREADnが読み出し電圧Vr3に設定される。そして、読み出し信号ΦREADnとリセット信号ΦRESETnが立ち上がると、読み出しトランジスタTdおよびリセットトランジスタTcがオンし、フォトダイオードPDに蓄積されていた電荷がフローティングディフュージョンFDを介して電源VDDに排出される。次に、分割期間TEにおいて、ライン指定信号VLnEが立ち上がった状態で、リセット指示信号PRESETおよび読み出し指示信号PREADが立ち上がると、図5のAND回路N11、N12を介してライン指定信号VLnEがバッファB1、B2に出力される。そして、バッファB1、B2においてライン指定信号VLnEがレベルシフトされることで、読み出し信号ΦREADnおよびリセット信号ΦRESETnがそれぞれ立ち上がる。この時、読み出し電圧VREADがVr4に設定されることで、読み出し信号ΦREADnが読み出し電圧Vr4に設定される。そして、読み出し信号ΦREADnとリセット信号ΦRESETnが立ち上がると、読み出しトランジスタTdおよびリセットトランジスタTcがオンし、フォトダイオードPDに蓄積されていた電荷がフローティングディフュージョンFDを介して電源VDDに排出される。第2実施形態図8は、第2実施形態に係る固体撮像装置のセレクタ14 ́とレベルシフタ15 ́の構成例を示す回路図である。なお、図8の例では、セレクタ14 ́とレベルシフタ15 ́は、図1の画素アレイ部1の1ライン分の構成を示した。また、図8の例では、セレクタ14 ́とレベルシフタ15 ́は、読み出し信号ΦREADnに対応する部分を示し、リセット信号ΦRESETnおよび行選択信号ΦADRESnに対応する部分は省略した。図8において、この固体撮像装置では、図5のセレクタ14およびレベルシフタ15の代わりにセレクタ14 ́およびレベルシフタ15 ́が設けられている。セレクタ14 ́にはAND回路N20が設けられ、レベルシフタ15 ́にはNAND回路N21~N24、インバータB21~B24、Nチャンネル電界効果トランジスタMN1~MN4およびPチャンネル電界効果トランジスタMP1~MP4が設けられている。そして、AND回路N20の一方の入力端子には読み出し指示信号PREADが入力され、AND回路N20の他方の入力端子には、ゲートラッチ回路13のn行目のライン指定信号VLnが入力される。NAND回路N21~N24の一方の入力端子には期間選択信号STAB、STC、STD、STEがそれぞれ入力され、NAND回路N21~N24の他方の入力端子にはAND回路N20の出力が入力される。なお、期間選択信号STABはシャッタ期間TAおよび読み出し期間TBを選択し、期間選択信号STC、STD、STEは分割期間TC、TD、TEをそれぞれ選択することができる。また、Nチャンネル電界効果トランジスタMN1とPチャンネル電界効果トランジスタMP1とは互いに並列に接続され、Nチャンネル電界効果トランジスタMN2とPチャンネル電界効果トランジスタMP2とは互いに並列に接続され、Nチャンネル電界効果トランジスタMN3とPチャンネル電界効果トランジスタMP3とは互いに並列に接続され、Nチャンネル電界効果トランジスタMN4とPチャンネル電界効果トランジスタMP4とは互いに並列に接続されている。そして、Nチャンネル電界効果トランジスタMN1とPチャンネル電界効果トランジスタMP1との一方の接続点には読み出し電圧Vr1が入力され、Nチャンネル電界効果トランジスタMN2とPチャンネル電界効果トランジスタMP2との一方の接続点には読み出し電圧Vr2が入力され、Nチャンネル電界効果トランジスタMN3とPチャンネル電界効果トランジスタMP3との一方の接続点には読み出し電圧Vr3が入力され、Nチャンネル電界効果トランジスタMN4とPチャンネル電界効果トランジスタMP4との一方の接続点には読み出し電圧Vr4が入力される。Nチャンネル電界効果トランジスタMN1のゲートにはNAND回路N21の出力がインバータB21を介して入力され、Pチャンネル電界効果トランジスタMP1のゲートにはNAND回路N21の出力が入力される。Nチャンネル電界効果トランジスタMN2のゲートにはNAND回路N22の出力がインバータB22を介して入力され、Pチャンネル電界効果トランジスタMP2のゲートにはNAND回路N22の出力が入力される。Nチャンネル電界効果トランジスタMN3のゲートにはNAND回路N23の出力がインバータB23を介して入力され、Pチャンネル電界効果トランジスタMP3のゲートにはNAND回路N23の出力が入力される。Nチャンネル電界効果トランジスタMN4のゲートにはNAND回路N24の出力がインバータB24を介して入力され、Pチャンネル電界効果トランジスタMP4のゲートにはNAND回路N24の出力が入力される。そして、ライン指定信号VLnが立ち上がった状態で読み出し指示信号PREADが立ち上がると、そのライン指定信号VLnがNAND回路N21~N24に出力される。そして、シャッタ期間TAおよび読み出し期間TBにおいて期間選択信号STABが立ち上がると、NAND回路N21の出力が立ち下がり、Nチャンネル電界効果トランジスタMN1とPチャンネル電界効果トランジスタMP1とがオンすることで、読み出し信号ΦREADnが読み出し電圧Vr1に設定される。また、分割期間TCにおいて期間選択信号STCが立ち上がると、NAND回路N22の出力が立ち下がり、Nチャンネル電界効果トランジスタMN2とPチャンネル電界効果トランジスタMP2とがオンすることで、読み出し信号ΦREADnが読み出し電圧Vr2に設定される。また、分割期間TDにおいて期間選択信号STDが立ち上がると、NAND回路N23の出力が立ち下がり、Nチャンネル電界効果トランジスタMN3とPチャンネル電界効果トランジスタMP3とがオンすることで、読み出し信号ΦREADnが読み出し電圧Vr3に設定される。また、分割期間TEにおいて期間選択信号STEが立ち上がると、NAND回路N24の出力が立ち下がり、Nチャンネル電界効果トランジスタMN4とPチャンネル電界効果トランジスタMP4とがオンすることで、読み出し信号ΦREADnが読み出し電圧Vr4に設定される。ここで、図5の構成では、読み出し信号ΦREADnを読み出し電圧Vr1~Vr4に変化させるために、読み出し電圧VREADのレベルを階段状に変化させる必要があるのに対し、図8の構成では、固定された読み出し電圧Vr1~Vr4を用いて読み出し信号ΦREADnのレベルを変化させることができる。第3実施形態図9は、第3実施形態に係る固体撮像装置の読み出し信号の印加タイミングとフォトダイオードの信号量との関係を示すタイミングチャートである。図9において、この実施形態では、蓄積期間TXが1/2、1/4、1/8および1/16となるのを境に蓄積期間TXを分割し、その分割期間TC、TD、TE、TF、TGとする。すなわち、分割期間TCは、蓄積期間TXの1/2までの期間、分割期間TDは、蓄積期間TXの1/2から3/4までの期間、分割期間TEは、蓄積期間TXの3/4から7/8までの期間、分割期間TFは、蓄積期間TXの7/8から15/16までの期間、分割期間GEは、蓄積期間TXの15/16から31/32までの期間とすることができる。この時、分割期間TCでは読み出し信号ΦREADnの読み出し電圧はVr2に設定され、分割期間TDでは読み出し信号ΦREADnの読み出し電圧はVr3に設定され、分割期間TEでは読み出し信号ΦREADnの読み出し電圧はVr4に設定され、分割期間TFでは読み出し信号ΦREADnの読み出し電圧はVr5に設定され、分割期間TGでは読み出し信号ΦREADnの読み出し電圧はVr6に設定される。読み出し電圧Vr2は、飽和の約50以下の信号をフォトダイオードPDから読み出せる電圧に設定することができる。読み出し電圧Vr3は、飽和の約25以下の信号をフォトダイオードPDから読み出せる電圧に設定することができる。読み出し電圧Vr4は、飽和の約12.5以下の信号をフォトダイオードPDから読み出せる電圧に設定することができる。読み出し電圧Vr5は、飽和の約6.25以下の信号をフォトダイオードPDから読み出せる電圧に設定することができる。読み出し電圧Vr6は、飽和の約3.125以下の信号をフォトダイオードPDから読み出せる電圧に設定することができる。例えば、シャッタ期間TAおよび読み出し期間TBの読み出し信号のレベルが3Vとすると、分割期間TCの読み出し信号のレベルは2V、分割期間TDの読み出し信号のレベルは1.5V、分割期間TEの読み出し信号のレベルは1V、分割期間TFの読み出し信号のレベルは0.5V、割期間TGの読み出し信号のレベルは0.25Vとすることができる。また、例えば、分割期間TCでは読み出し電圧Vr2を16本分のラインごとに一括して印加し、分割期間TDでは読み出し電圧Vr3を8本分のラインごとに一括して印加し、分割期間TEでは読み出し電圧Vr4を4本分のラインごとに一括して印加し、分割期間TFでは読み出し電圧Vr5を2本分のラインごとに一括して印加し、分割期間TGでは読み出し電圧Vr6を1本分のラインごとに印加することができる。これにより、蓄積期間TXの途中の飽和信号以上の信号電荷を各画素PCから複数回排出させることができ、分割期間TG後の三角形のグレー部分の信号のみがブルーミング量となる。このため、蓄積期間TXに画素PCから過剰電荷を排出させない場合に比べて、ブルーミング量を約1/1024に低減することができ、例えば1024画素に広がっていた過剰信号電荷を1画素分に低減することができる。なお、ブルーミング量をさらに減らすために、蓄積期間TXの分割数をさらに増やすようにしてもよい。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。