基板を覆う第1の絶縁膜を形成する工程と、前記第1の絶縁膜を貫通する導電プラグを形成する工程と、前記導電プラグの上部を一部除去して、前記導電プラグの上面を底面として有し、かつ、前記一部除去した前記導電プラグに覆われていた部分の前記第1の絶縁膜を側壁として有する孔部を形成する工程と、前記孔部の側壁を覆い、前記孔部の底面の一部を露出させる側壁絶縁膜を形成する工程と、前記孔部の前記側壁絶縁膜および前記底面を覆う可変抵抗膜を形成する工程と、前記可変抵抗膜を覆う導電膜を形成する工程と、を有することを特徴とする半導体装置の製造方法。前記可変抵抗膜を形成する工程では、前記孔部を埋め込まず、前記孔部の上部に窪みを残すようにして前記可変抵抗膜を形成し、前記導電膜を形成する工程では、前記孔部の上部の窪みを埋め込むように前記導電膜を形成することを特徴とする請求項1に記載の半導体装置の製造方法。前記孔部を形成する工程では、前記第1の絶縁膜の表面に露出した前記導電プラグに対して異方性エッチングを施すことで前記導電プラグの上部を一部除去して、前記孔部を形成することを特徴とする請求項2に記載の半導体装置の製造方法。前記側壁絶縁膜を形成する工程では、前記孔部の側壁および底面を覆う第2の絶縁膜を形成した後、前記第2の絶縁膜に対して異方性エッチングを施すことで、前記側壁絶縁膜を形成することを特徴とする請求項3に記載の半導体装置の製造方法。前記第1の絶縁膜を形成する工程の前に、前記基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の側方下部の前記基板に不純物を導入することでソース/ドレイン領域を形成する工程と、を更に有し、前記導電プラグを形成する工程では、前記第1の絶縁膜を貫通して前記ソース/ドレイン領域に接するように、前記導電プラグを形成することを特徴とする請求項4に記載の半導体装置の製造方法。基板を覆う第1の絶縁膜と、前記第1の絶縁膜の所定の領域において前記第1の絶縁膜の底面と前記第1の絶縁膜の上面から所定の深さの位置との間に埋め込まれた導電プラグと、前記導電プラグが配された領域において、前記導電プラグの上面を底面として有し、かつ、前記第1の絶縁膜を側壁として有する孔部と、前記孔部の側壁を覆い、前記孔部の底面の一部を覆う側壁絶縁膜と、前記孔部の前記側壁絶縁膜および前記底面を覆う可変抵抗膜と、前記可変抵抗膜を覆う導電膜と、を備えることを特徴とする半導体装置。前記基板上にゲート絶縁膜を介してゲート電極を有するとともに、前記ゲート電極の側方下部の前記基板に不純物が導入されたソース/ドレイン領域を有するトランジスタを備え、前記導電プラグは、所定の前記ソース/ドレイン領域と電気的に接続されることを特徴とする請求項6に記載の半導体装置。前記可変抵抗膜は、前記孔部の上部に窪みを残すようにして形成され、前記導電膜は、前記孔部の上部の窪みを埋め込むように形成されていることを特徴とする請求項6又は7に記載の半導体装置。前記第1の絶縁膜は、継ぎ目を有さない一体の絶縁材料よりなることを特徴とする請求項6乃至8のいずれか一に記載の半導体装置。前記導電プラグと電気的に接続されていない前記ソース/ドレイン領域は、ソース線を介して電圧を制御するソース線ドライバに電気的に接続され、前記ゲート電極は、ワード線を介して電圧を制御するワード線ドライバに電気的に接続され、前記導電膜は、電圧を増幅するセンスアンプに電気的に接続されることを特徴とする請求項7乃至9のいずれか一に記載の半導体装置。しかしながら、特許文献1の構造の場合、エッチングダメージによる側壁付近の電流経路図11の124に相当の形成は防げるが、酸化させて下部電極及び上部電極の一部を絶縁体側壁絶縁体としているために、酸化量の制御バラツキがメモリ素子性能のバラツキとなってしまう。別の言い方をすると、酸化量の制御バラツキにより不完全な電流経路図11の123に相当が形成される可能性がある。つまり、酸化膜の膜厚のばらつきが電流経路形成フォーミングに影響し、メモリ素子特性のばらつきの原因となる。従来のReRAMを有する半導体装置では、メモリ素子特性にばらつきが生ずるおそれがあった。本発明の第1の視点においては、半導体装置の製造方法において、基板を覆う第1の絶縁膜を形成する工程と、前記第1の絶縁膜を貫通する導電プラグを形成する工程と、前記導電プラグの上部を一部除去して、前記導電プラグの上面を底面として有し、かつ、前記一部除去した前記導電プラグに覆われていた部分の前記第1の絶縁膜を側壁として有する孔部を形成する工程と、前記孔部の側壁を覆い、前記孔部の底面の一部を露出させる側壁絶縁膜を形成する工程と、前記孔部の前記側壁絶縁膜および前記底面を覆う可変抵抗膜を形成する工程と、前記可変抵抗膜を覆う導電膜を形成する工程と、を有することを特徴とする。本発明の第2の視点においては、半導体装置において、基板を覆う第1の絶縁膜と、前記第1の絶縁膜の所定の領域において前記第1の絶縁膜の底面と前記第1の絶縁膜の上面から所定の深さの位置との間に埋め込まれた導電プラグと、前記導電プラグが配された領域において、前記導電プラグの上面を底面として有し、かつ、前記第1の絶縁膜を側壁として有する孔部と、前記孔部の側壁を覆い、前記孔部の底面の一部を覆う側壁絶縁膜と、前記孔部の前記側壁絶縁膜および前記底面を覆う可変抵抗膜と、前記可変抵抗膜を覆う導電膜と、を備えることを特徴とする。本発明によれば、フォトレジストを用いたエッチングによる加工工程によらずに下部電極となる導電プラグ上に孔部および側壁絶縁膜を形成することで、電極間下部電極となる導電プラグと上部電極となる導電膜との間に挟まれる部分の可変抵抗膜の面積を下部電極に対して自己整合的に狭められ、可変抵抗膜に対して局所的に電圧を印加する構造を形成することができる。その結果、フォーミング時の電流経路の分散が生じにくくなり、素子特性のばらつきを回避することができ、ReRAMのセット/リセット動作を安定化させることができる。本発明者の視点によれば、ReRAMを有する半導体装置においてメモリ素子特性のばらつきを回避するためには、下部電極及び上部電極の側壁部分を酸化させずに電極間に挟まれる可変抵抗膜の面積を小さく狭くする必要がある。この観点から、本発明者は図12~図16を用いて以下で説明する構造の可変抵抗素子を検討した。図12に示す可変抵抗素子303では、下部電極となるプラグ324上の層間絶縁膜330においてプラグ324に通ずるテーパ形状プラグ324に近づくにしたがい幅が小さくなった形状の下穴330aを形成し、下穴330aから表れたプラグ324、及び、下穴330aの壁面を含む層間絶縁膜330上に、下穴330aを完全に満たさないように可変抵抗膜326を形成し、可変抵抗膜326上に上部電極となるビット線配線327を形成している。可変抵抗摸326の一部は、下穴330aに埋設された構成をしている。上部電極となるビット線配線327は、下穴330aにおける可変抵抗膜326上に埋設されている。図12のような構造の可変抵抗素子303は、以下のようにして形成することができる。まず、公知の手法で、半導体基板311上に素子分離領域314、トランジスタ302、層間絶縁膜319、ソース/ドレインプラグ320、321、ソース配線322、層間絶縁膜323、及びプラグ324を形成したものを用意する。その後、プラグ324を含む層間絶縁膜323上に層間絶縁膜330を堆積し図13A参照、フォトレジスト及びエッチングここでは、等方性エッチングにより層間絶縁膜330においてプラグ324に通ずるテーパ形状の下穴330aを形成し図13B参照、下穴330aから表れたプラグ324、及び、下穴330aの壁面を含む層間絶縁膜330上に、下穴330aを完全に埋め込まないように可変抵抗膜326を堆積し、可変抵抗膜326上に上部電極となるビット線配線327を堆積し、フォトレジスト及びエッチングにより不要なビット線配線327及び可変抵抗膜326を除去し図13C参照、その後、ビット線配線327及び可変抵抗膜326を含む層間絶縁膜330上に層間絶縁膜328を堆積する図12参照。また、下部電極及び上部電極の側壁部分を酸化させずに電極間に挟まれる可変抵抗膜の面積を小さくするために、図14に示す可変抵抗素子303も検討した。すなわち、下部電極となるプラグ324上の層間絶縁膜330においてプラグ324に通ずる下穴テーパ形状でない下穴を形成し、当該下穴から表れたプラグ324の一部、及び、下穴の壁面を覆う環状の側壁絶縁膜325aを形成し、側壁絶縁膜325aの内側から表れたプラグ324、及び、側壁絶縁膜325aを含む層間絶縁膜330上に、側壁絶縁膜325aの内側を完全に満たさないように可変抵抗膜326を形成し、可変抵抗膜326上に上部電極となるビット線配線327を形成している。可変抵抗摸326の一部は、側壁絶縁膜325aの内側に埋設された構成をしている。上部電極となるビット線配線327は、下穴330aにおける可変抵抗膜326上に埋設されている。図14のような構造の可変抵抗素子303は、以下のようにして形成することができる。まず、公知の手法で、半導体基板311上に素子分離領域314、トランジスタ302、層間絶縁膜319、ソース/ドレインプラグ320、321、ソース配線322、層間絶縁膜323、及びプラグ324を形成したものを用意する。その後、プラグ324を含む層間絶縁膜323上に層間絶縁膜330を堆積し図15A参照、フォトレジスト及びエッチングここでは、異方性エッチングにより層間絶縁膜330においてプラグ324に通ずる下穴330bを形成し図15B参照、下穴330bから表れたプラグ324、及び、下穴330bの壁面を含む層間絶縁膜330上に、層間絶縁膜330に対してエッチング選択比の高い絶縁膜325を堆積し図15C参照、絶縁膜325をエッチバックすることによりプラグ324の一部、及び、下穴330bの壁面を覆う環状の側壁絶縁膜325aを形成し図16A参照、側壁絶縁膜325aの内側を完全に埋め込まないように可変抵抗膜326を堆積し、可変抵抗膜326上に上部電極となるビット線配線327を堆積し、フォトレジスト及びエッチングにより不要なビット線配線327及び可変抵抗膜326を除去し図16B参照、その後、ビット線配線327及び可変抵抗膜326を含む層間絶縁膜330上に層間絶縁膜328を堆積する図14参照。上記図14~図18を用いて説明した構造の可変抵抗素子303によれば、下部電極となるプラグ324と可変抵抗膜326とが接触する面積を小さく狭くすることができるので、可変抵抗素子303において電極間下部電極となるプラグ324と上部電極となるビット線配線327との間に挟まれる可変抵抗膜326の面積を小さく狭くした構造を、電極の酸化工程によらずに実現できる。従って、電界集中を局所的に起こさせ、電流経路の分散を低減し得る構造において、工程ばらつきの影響を低減できる。これにより、ReRAMのセット/リセット特性を安定化させることができる。しかしながら、上記構造の可変抵抗素子303の形成工程では、下部電極となるプラグ324上の層間絶縁膜330においてフォトレジスト及びエッチングによって形成した下穴図13Bの330a、図15Bの330b内に可変抵抗膜326、及び、上部電極となるビット線配線327を堆積している。そのため、下穴図13Bの330a、図15Bの330bの形成が下部電極となるプラグ324に対して自己整合的でない。換言すれば、電極間下部電極となるプラグ324と上部電極となるビット線配線327との間に挟まれる可変抵抗膜326の面積を小さく狭くするという有意な構造を形成する工程が、下部電極となるプラグ324に対して自己整合的な工程ではない。従って、メモリ素子の微細化に伴う合わせずれプラグ324に対する下穴の合わせずれの影響を低減する、または、ReRAMを有する半導体装置の製造工程を簡略化する、という観点で改善の余地がある。以下では、本発明を適用した実施形態について図面を用いて説明する。図1は、本発明の実施形態に係る半導体装置の構成を模式的に示したA平面図、BX-X ́間の断面図である。図1の半導体装置1は、ReRAMを有する半導体装置である。半導体装置1は、電圧印加による電気抵抗の大きな変化を利用した可変抵抗素子3と、可変抵抗素子3のスイッチングを制御するトランジスタ2と、を有する。半導体装置1は、半導体基板11例えば、シリコン基板上に素子トランジスタ2間を電気的に分離する素子分離領域14例えば、LOCOS、トレンチアイソレーションが形成されている。半導体装置1は、トランジスタ2として、素子分離領域14で囲まれた領域の半導体基板11におけるチャネル上にゲート絶縁膜15例えば、シリコン酸化膜、ゲート電極16例えば、ポリシリコン、絶縁膜17例えば、シリコン酸化膜が順次積層しており、ゲート絶縁膜15、ゲート電極16、及び絶縁膜17の積層体の両側の側壁面を覆う側壁絶縁膜18例えば、シリコン窒化膜が形成されており、チャネルの両側の半導体基板11上に不純物が拡散したソース/ドレイン領域12、13が形成されている。ゲート電極16は、ワード線の電圧を制御するワード線ドライバ図示せずに電気的に接続される。半導体装置1は、トランジスタ2及び素子分離領域14を含む半導体基板11上に層間絶縁膜19例えば、シリコン酸化膜が形成されている。半導体装置1は、層間絶縁膜19においてソース/ドレイン領域12、13に通ずる下穴が形成されており、ソース/ドレイン領域12に通ずる下穴にソース/ドレインプラグ20例えば、タングステンが埋設されており、ソース/ドレイン領域13に通ずる下穴にソース/ドレインプラグ21例えば、タングステンが埋設されている。半導体装置1は、層間絶縁膜19上の所定の領域に、ソース/ドレインプラグ20と接続されたソース配線22例えば、銅が形成されている。ソース配線22は、ソース/ドレインプラグ20を介してトランジスタ2のソース/ドレイン領域12に電気的に接続され、ソース配線22の電圧を制御するソース線ドライバ図示せずに電気的に接続される。半導体装置1は、ソース配線22及びソース/ドレインプラグ21を含む層間絶縁膜19上に層間絶縁膜23第1の絶縁膜;例えば、シリコン酸化膜が形成されている。層間絶縁膜23は、継ぎ目を有さない一体の絶縁材料よりなる。半導体装置1は、層間絶縁膜23においてソース/ドレインプラグ21に通ずる下穴図5の23aを有し、当該下穴図5の23aにおいて層間絶縁膜23の上面から所定の深さまでプラグ24導電プラグ;例えば、Hfが埋設されている。つまり、プラグ24は、所定の領域下穴23aが配された領域において層間絶縁膜23の底面と層間絶縁膜23の上面から所定の深さの位置との間に埋め込まれている。プラグ24は、可変抵抗素子3の下部電極となり、ソース/ドレインプラグ21を介してトランジスタ2のソース/ドレイン領域13に電気的に接続される。半導体装置1は、プラグ24が配された領域において、プラグ24の上面を底面として有し、かつ、層間絶縁膜23を側壁下穴23aの壁面として有するリセス孔部;図5の29を有する。半導体装置1は、当該リセス図5の29の側壁下穴23aの壁面を覆い、当該リセス図5の29の底面プラグ24の一部を露出する環状の側壁絶縁膜25a例えば、シリコン窒化膜が形成されている。半導体装置1は、当該リセス図5の29におけるプラグ24及び側壁絶縁膜25aを含む層間絶縁膜23上の所定の位置に、リセス29の側壁絶縁膜25aおよび底面を覆う可変抵抗膜26例えば、HfO2、ビット線配線27導電膜;例えば、Hfが順次積層している。半導体装置1は、当該リセス図5の29内には可変抵抗膜26が完全に満たされておらず、当該リセス図5の29の領域にできた可変抵抗膜26の先鋭構造の窪みの上にビット線配線27が形成される。可変抵抗膜26は、側壁絶縁膜25aによって下部電極となるプラグ24と接触する面積が小さく狭くなる。ビット線配線27は、可変抵抗素子3の上部電極となり、電圧を増幅するセンスアンプ図示せずと電気的に接続される。半導体装置1は、ビット線配線27及び可変抵抗膜26を含む層間絶縁膜23上に層間絶縁膜28例えば、シリコン酸化膜が形成されている。なお、上記説明の各構成要素の材料種は、例示したものに限定されるものではない。例えば、可変抵抗膜26には、HfO2のほか、ZrO2、Al2O3、TiO2、Ta3O5、NiO、CoO、CuOなどの電圧印加の大きさに応じて抵抗状態が変化する材料を用いることができる。また、下部電極となるプラグ24、及び、上部電極となるビット線配線27には、Hfのほか、Zr、Ti、TiN、Ni、Coやそれらの積層膜などの導電材料を用いることができる。また、側壁絶縁膜25aは、シリコン窒化膜に限定されず、層間絶縁膜23に対してエッチング選択比の高い絶縁材料を用いることができる。次に、本発明の実施形態に係る半導体装置の動作について説明する。まず、フォーミングでは、可変抵抗膜26において電流経路が形成されていない初期状態図10BのInitialstateに相当のときに、ソース配線22及びゲート電極16に正の電圧を印加することで、可変抵抗膜26において下部電極となるプラグ24と上部電極となるビット線配線27とが繋がった電流経路図10Bの1Formingの121に相当を形成し、低抵抗状態にする。リセットでは、フォーミング後の低抵抗状態図10Bの1Formingに相当のときに、ソース配線22にセット時フォーミング時よりも低い正の電圧を印加し、かつ、ゲート電極16に正の電圧を印加することにより、電流経路図10Bの1Formingの121に相当がビット線配線27近傍の部分で開裂して、低抵抗状態から高抵抗状態図10Bの2Resetに相当へスイッチングする。セットでは、高抵抗状態図10Bの2Resetに相当のときに、ソース配線22にリセット時よりも高い正の電圧を印加し、かつ、ゲート電極16に正の電圧を印加することにより、ビット線配線27近傍の部分の開裂がなくなり、高抵抗状態から低抵抗状態図10Bの3Setに相当へスイッチングする。なお、フォーミング、リセット、セットでは、ゲート電極16に印加する電圧を調整して、トランジスタ2の飽和電流値による電流制限がかかるようにし、抵抗変化膜26が所望の抵抗値になるようにする。また、フォーミングは、ソース配線22の替わりにビット線配線27に正の電圧を印加してもよい。次に、本発明の実施形態に係る半導体装置の製造方法について図面を用いて説明する。図2~図8は、本発明の実施形態に係る半導体装置の製造方法における各工程を模式的に示したA平面図、BX-X ́間の断面図である。図1のような構造の可変抵抗素子3は、以下のようにして形成することができる。まず、公知の手法で、半導体基板11基板上に素子分離領域14、トランジスタ2、層間絶縁膜19、ソース/ドレインプラグ20、21、ソース配線22を形成したものを用意する図2参照。例えば、半導体基板11上の所定の位置に素子分離領域14を形成し、その後、素子分離領域14を含む半導体基板11上にゲート絶縁膜15、ゲート電極16、絶縁膜17を順次堆積してエッチングすることで、半導体基板11上にゲート絶縁膜15を介してゲート電極16を形成し、その後、ゲート絶縁膜15、ゲート電極16、絶縁膜17の積層体の両側に側壁絶縁膜18を形成し、その後、ゲート電極16の側方下部の半導体基板11に不純物を導入することでソース/ドレイン領域12、13を形成し、その後、層間絶縁膜19を形成し、その後、層間絶縁膜19を貫通してソース/ドレイン領域12、13と接続されるソース/ドレインプラグ20、21を形成し、その後、ソース/ドレインプラグ20と接続されるソース配線22を形成する。次に、半導体基板11素子分離領域14、トランジスタ2、層間絶縁膜19、ソース/ドレインプラグ20、21、ソース配線22を含むを覆う層間絶縁膜23第1の絶縁膜を形成する図3参照。例えば、CVDChemicalVaporDeposition;化学気相成長法等によりソース/ドレインプラグ20、21及びソース配線22を含む層間絶縁膜19上に層間絶縁膜23を堆積する。次に、層間絶縁膜23を貫通するプラグ24導電プラグを形成する図4参照。例えば、リソグラフィ及びエッチングここでは、異方性エッチングにより層間絶縁膜23においてソース/ドレインプラグ21に通ずる下穴23aを形成し、その後、導電膜成長及びCMPChemicalMechanicalPolishing;化学機械研磨により下穴23a内に下部電極となるプラグ24の形成を行う。これにより、プラグ24は、ソース/ドレインプラグ21を介してソース/ドレイン領域13と電気的に接続される。次に、プラグ24の上部を一部除去して、プラグ24の上面を底面として有し、かつ、一部除去したプラグ24に覆われていた部分の層間絶縁膜23を側壁として有するリセス29孔部を形成する図5参照。例えば、層間絶縁膜23の表面に露出したプラグ24に対して異方性エッチングフォトレジストを用いないエッチバックを施すことでにより下穴23a内のプラグ24の一部上部を除去することで、プラグ24の上面を底面とし、かつ、層間絶縁膜23の下穴23aの表面を側壁とするリセス29を形成する。なお、リセス29は、層間絶縁膜23の下穴23aに埋め込んだプラグ24の上面をエッチバックすることで形成するため、下部電極となるプラグ24に対して自己整合的に形成される。次に、リセス29の側壁を覆い、リセス29の底面の一部を露出させる側壁絶縁膜25aを形成する図7参照。ここで、側壁絶縁膜25aの形成では、例えば、CVD法等によりリセス29を含む層間絶縁膜23上に絶縁膜25を堆積し図6参照、その後、絶縁膜図6の25に対して異方性エッチングを施すことで、側壁絶縁膜25aを形成する図7参照。なお、絶縁膜25は、層間絶縁膜23に対してエッチング選択比の高い材料が用いられる。また、側壁絶縁膜25aは、リセス29の側壁下穴23aの表面を覆い、リセス29の底面プラグ24の一部を露出し、環状に形成される。また、側壁絶縁膜25aは、絶縁膜図6の25を堆積してから異方性エッチングすることで形成するため、リセス29の側壁に対して自己整合的に形成される。次に、リセス29の側壁絶縁膜25aおよび底面プラグ25の上面を覆う可変抵抗膜26を形成し、その後、可変抵抗膜26を覆う導電膜27を形成する図8参照。例えば、CVD法等によりリセス29におけるプラグ24及び側壁絶縁膜25aを含む層間絶縁膜23上にリセス29を埋め込まず、リセス29の上部に窪みを残すようにして可変抵抗膜26を形成堆積し、その後、導電膜成長により可変抵抗膜26上にリセス29の上部の窪みを埋め込むように上部電極となる導電膜ビット線配線27を堆積する図8参照。このとき、下部電極となるプラグ24に最も近い上部電極となるビット線配線27は、先鋭構造となる。その後、フォトレジスト及びエッチングにより不要な箇所の導電膜ビット線配線27及び可変抵抗膜26を除去することによりビット線配線27を形成し、最後に、CVD法等によりビット線配線27及び可変抵抗膜26を含む層間絶縁膜23上に層間絶縁膜28を堆積する図1参照。なお、以降の配線工程等は、公知の手法で行う。本実施形態によれば、フォトレジストを用いたエッチングによる加工工程によらずに下部電極となるプラグ24上にリセス図5の29および側壁絶縁膜25aを形成することで、電極間下部電極となるプラグ24と上部電極となるビット線配線27との間に挟まれる部分の可変抵抗膜26の面積をプラグ24に対して自己整合的に狭められ、可変抵抗膜26に局所的に電圧を印加する構造を形成することができる。その結果、フォーミング時に形成される電流経路の分散を低減でき、素子特性のばらつきを回避することができ、ReRAMに係る可変抵抗素子3のセット/リセット動作を安定化させることができる。また、本実施形態によれば、電極間下部電極となるプラグ24と上部電極となるビット線配線27との間に挟まれる部分の可変抵抗膜26の面積を狭めた構造を、可変抵抗膜26のエッチングによらずに実現するため、可変抵抗膜26のエッチングダメージによる電流経路の分散が回避され、特性ばらつきを低減できる。また、本実施形態によれば、電極間下部電極となるプラグ24と上部電極となるビット線配線27との間に挟まれる部分の可変抵抗膜26の面積を狭めた構造を、電極の酸化工程によらずに実現するため、電極の周囲の酸化膜厚のばらつきによる特性ばらつきを低減できる。また、電極を酸化させる必要がないため、電極の材料選択に制限がかからない。また、本実施形態によれば、リセス図5の29、側壁絶縁膜25a、及び可変抵抗膜26を、下部電極となるプラグ24に対して自己整合的に形成できるため、素子の微細化に伴う合わせずれの影響を低減できる。また、本実施形態によれば、フォトレジストを用いたエッチングによる加工工程によらずに可変抵抗素子3を形成することができるため、製造工程を簡略化できる。また、本実施形態によれば、上部電極となるビット線配線27を先鋭化させた電界集中構造にすることで、フォーミング時に不要な電流経路の形成を防ぐことができる。よって、可変抵抗膜26中に形成される電流経路は、理想的に一つの経路となるため、メモリ素子性能のバラツキを抑え、信頼性の大幅な劣化を防ぐことができる。なお、本出願において図面参照符号を付している場合は、それらは、専ら理解を助けるためのものであり、図示の態様に限定することを意図するものではない。なお、本発明の全開示請求の範囲及び図面を含むの枠内において、さらにその基本的技術思想に基づいて、実施形態の変更調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。