複数の画素を備える第1基板と、前記第1基板と対向する第2基板と、前記第1基板及び前記第2基板との間に配置された液晶層と、を含み、前記複数の画素の各々は、データラインと、前記データラインと絶縁されるように交差するゲートラインと、前記データラインと絶縁されるように交差し、前記ゲートラインと離隔された第1信号ラインと、前記データラインと絶縁されるように交差し、前記ゲートライン及び前記第1信号ラインと離隔された第2信号ラインと、前記データラインと前記ゲートラインに接続されたスイッチング素子と、前記スイッチング素子に接続された第1画素電極と、前記第1信号ライン又は前記第2信号ラインのいずれか1つに接続された第2画素電極と、を含み、前記第1画素電極及び前記第2画素電極との間に生成された電界にしたがって映像を表示することを特徴とする表示パネル。前記複数の画素の中で1つの画素の行に沿って配列された画素の第2画素電極は各々前記第1信号ライン及び前記第2信号ラインに交互に接続されることを特徴とする請求項1に記載の表示パネル。前記複数の画素の中で1つの画素の列に沿って配列された画素の第2画素電極は各々前記第1信号ライン及び前記第2信号ラインに交互に接続されることを特徴とする請求項1に記載の表示パネル。前記第1信号ライン及び前記第2信号ライン各々には1つのフレーム時間毎に反転して、所定の基準電圧に対して極性が互いに異なり、電圧レベルが同一である信号が入力され、前記第1信号ラインに入力される信号は前記第2信号ラインに入力される信号と極性が互いに異なり、電圧レベルが同一である信号であることを特徴とする請求項1に記載の表示パネル。前記第1信号ライン及び前記第2信号ラインに入力される信号の各々は、前記ゲートラインに入力されて前記スイッチング素子がターンオンするゲートオン信号が入力される前から前記ゲートラインに次のゲートオン信号が入力される前まで同一のレベルに維持されることを特徴とする請求項1に記載の表示パネル。複数の第1スイッチング素子及び複数の第2スイッチング素子をさらに含み、前記複数の第1スイッチング素子の各々は、前記データラインの延長方向に互いに隣接する2つの第1信号ラインの間を接続し、前記複数の第2スイッチング素子の各々は、前記データラインの延長方向に互いに隣接する2つの第2信号ラインの間を接続することを特徴とする請求項1に記載の表示パネル。前記データラインの延長方向に互いに隣接する2つの画素の行に属する2つの第1信号ラインを接続する1つの第1スイッチング素子と、前記データラインの延長方向に互いに隣接する2つの画素の行に属する2つの第2信号ラインを接続する1つの第2スイッチング素子と、を含むことを特徴とする請求項6に記載の表示パネル。前記データラインの延長方向に互いに隣接する2つの画素の行に属する2つの第1信号ライン及び2つの第2信号ラインを各々接続する前記第1スイッチング素子及び前記第2スイッチング素子には同一である信号が入力されることを特徴とする請求項6に記載の表示パネル。前記第1スイッチング素子各々には、前記2つの第1信号ラインに対応する2つのゲートラインにゲートオン電圧の入の時点の前からゲートオフ電圧の入力の時点の後まで前記第1スイッチング素子をターンオフするゲートオフ電圧が入力されることを特徴とする請求項6に記載の表示パネル。外部から信号を受信して映像信号及び制御信号を生成する駆動回路と、複数の画素を有し、前記映像信号及び前記制御信号を受信する表示パネルと、を含み、前記複数の画素の各々は、データラインと、前記データラインと絶縁されるように交差するゲートラインと、前記データラインと絶縁されるように交差し、前記ゲートラインと離隔された第1信号ラインと、前記データラインと絶縁されるように交差し、前記ゲートライン及び前記第1信号ラインと離隔された第2信号ラインと、前記データラインと前記ゲートラインに接続されたスイッチング素子と、前記スイッチング素子に接続された第1画素電極と、前記第1信号ライン及び前記第2信号ラインのいずれか1つに接続された第2画素電極と、を含み、前記第1及び第2画素電極の間の生成された電界にしたがって映像を表示することを特徴とする表示装置。本発明は、上記問題点に鑑みてなされたものであって、向上された表示特性を有する水平電界方式を利用する表示パネルを提供することにある。また、本発明は、上記問題点に鑑みてなされたものであって、向上された表示特性を有する水平電界方式を利用する表示パネルを有する表示装置を提供することにある。本発明の一実施形態による表示パネルは、複数の画素を備える第1基板と、前記第1基板と対向する第2基板と、前記第1基板及び前記第2基板との間に配置された液晶層と、を含み、前記複数の画素の各々は、データラインと、前記データラインと絶縁されるように交差するゲートラインと、前記データラインと絶縁されるように交差し、前記ゲートラインと離隔された第1信号ラインと、前記データラインと絶縁されるように交差し、前記ゲートライン及び前記第1信号ラインと離隔された第2信号ラインと、前記データラインと前記ゲートラインに接続されたスイッチング素子と、前記スイッチング素子に接続された第1画素電極と、前記第1信号ライン又は前記第2信号ラインのいずれか一つに接続された第2画素電極と、を含み、前記第1画素電極及び前記第2画素電極との間に生成された電界にしたがって映像を表示することを特徴とする。前記複数の画素の中で1つの画素の行に沿って配列された画素の第2画素電極は各々前記第1信号ライン及び前記第2信号ラインに交互に接続されてもよい。前記複数の画素の中で1つの画素の列に沿って配列された画素の第2画素電極は各々前記第1信号ライン及び前記第2信号ラインに交互に接続されてもよい。前記第1信号ライン及び前記第2信号ライン各々には1つのフレーム時間毎に反転して、所定の基準電圧に対して極性が互いに異なり、電圧レベルが同一である信号が入力され、前記第1信号ラインに入力される信号は前記第2信号ラインに入力される信号と極性が互いに異なり、電圧レベルが同一である信号であってもよい。前記第1信号ライン及び前記第2信号ラインに入力される信号の各々は、前記ゲートラインに入力されて前記スイッチング素子がターンオンするゲートオン信号が入力される前から前記ゲートラインに次のゲートオン信号が入力される前まで同一のレベルに維持されてもよい。複数の第1スイッチング素子及び複数の第2スイッチング素子をさらに含み、前記複数の第1スイッチング素子の各々は、前記データラインの延長方向に互いに隣接する2つの第1信号ラインの間を接続し、前記複数の第2スイッチング素子の各々は、前記データラインの延長方向に互いに隣接する2つの第2信号ラインの間を接続してもよい。前記データラインの延長方向に互いに隣接する2つの画素の行に属する2つの第1信号ラインを接続する1つの第1スイッチング素子と、前記データラインの延長方向に互いに隣接する2つの画素の行に属する2つの第2信号ラインを接続する1つの第2スイッチング素子と、を含んでもよい。前記データラインの延長方向に互いに隣接する2つの画素の行に属する2つの第1信号ライン及び2つの第2信号ラインを各々接続する前記第1スイッチング素子及び前記第2スイッチング素子には同一である信号が入力されてもよい。前記第1スイッチング素子各々には、前記2つの第1信号ラインに対応する2つのゲートラインにゲートオン電圧の入の時点の前からゲートオフ電圧の入力の時点の後まで前記第1スイッチング素子をターンオフするゲートオフ電圧が入力されてもよい。本発明の一実施形態による表示装置は、外部から信号を受信して映像信号及び制御信号を生成する駆動回路と、複数の画素を有し、前記映像信号及び前記制御信号を受信する表示パネルと、を含み、前記複数の画素の各々は、データラインと、前記データラインと絶縁されるように交差するゲートラインと、前記データラインと絶縁されるように交差し、前記ゲートラインと離隔された第1信号ラインと、前記データラインと絶縁されるように交差し、前記ゲートライン及び前記第1信号ラインと離隔された第2信号ラインと、前記データラインと前記ゲートラインに接続されたスイッチング素子と、前記スイッチング素子に接続された第1画素電極と、前記第1信号ライン及び前記第2信号ラインのいずれか1つに接続された第2画素電極と、を含み、前記第1及び第2画素電極の間の生成された電界にしたがって映像を表示することを特徴とする。本発明によれば、第1画素電極及び第2画素電極に効果的に電圧を供給し、低い製造費用で高い開口率を有する表示パネルを生産する表示パネル及びこれを有する表示装置を提供することができる。以下、添付した図面を参照して本発明の好ましい実施形態を詳しく説明する。図1は本発明の一実施形態による表示装置を示すブロック図である。図1を参照すれば、表示装置100は表示パネル110、ゲートドライバ120、データドライバ130、信号ドライバ140、及びタイミングコントローラ150を含む。タイミングコントローラ150は表示装置100の外部から映像信号RGB及び制御信号CSを受信する。タイミングコントローラ150はデータドライバ130とのインタフェースのデータフォーマットに合うように映像信号RGBのデータフォーマットを変換し、変換された映像信号R’G’B’をデータドライバ130に供給する。また、タイミングコントローラ150はデータ制御信号DCS、例えば、垂直同期信号V_sync、出力開始信号、水平開始信号、及び極性反転信号等をデータドライバ130に供給する。タイミングコントローラ150はゲート制御信号GCS、例えば、垂直開始信号、垂直クロック信号、及び垂直クロックバー信号等をゲートドライバ120に供給する。また、タイミングコントローラ150は信号制御信号SCS、例えば、垂直開始信号、及び垂直クロック信号等を信号ドライバ140に供給する。ゲートドライバ120はタイミングコントローラ150から供給されるゲート制御信号GCSに応答してゲート信号G1~Gnを順次出力する。データドライバ130はタイミングコントローラ150から供給されるデータ制御信号DCSに応答して映像信号R’G’B’をデータ電圧D1~Dmに変換して出力する。出力されたデータ電圧D1~Dmは表示パネル110に印加される。信号ドライバ140はタイミングコントローラ150から信号制御信号SCSを受信して第1ライン信号SA1~SAn、第2ライン信号SB1~SBn、第1スイッチング信号CTSA1~CTSAn-1、及び第2スイッチング信号CTSB1~CTSBn-1を順次出力する。表示パネル110は複数のゲートラインGL1~GLn、複数のゲートラインGL1~GLnと交差する複数のデータラインDL1~DLm、及び複数の画素PXを含む。複数のゲートラインGL1~GLn、複数のデータラインDL1~DLm、及び複数の画素PXは第1基板101に配置される図3参照。図1には1つの画素を例として示したが、その具体的な構成は図2~図8を参考して以下に説明する。図1に示さないが、各画素PXは薄膜トランジスタ、及び液晶層キャパシタを含む。薄膜トランジスタのゲート電極はゲートラインGL1~GLnの中で対応するゲートラインに接続され、ソース電極はデータラインDL1~DLmの中で対応するデータラインに接続され、ドレイン電極は液晶層キャパシタに接続される。ゲートラインGL1~GLnはゲートドライバ120に接続され、データラインDL1~DLmはデータドライバ130に接続される。ゲートラインGL1~GLnはゲートドライバ120から供給されるゲート信号G1~Gnを受信し、データラインDL1~DLmはデータドライバ130から供給されるデータ電圧D1~Dmを受信する。各画素PXの薄膜トランジスタは対応するゲートラインに供給されるゲート信号に応答してターンオンされ、対応するデータラインに供給されたデータ電圧はターンオンされた薄膜トランジスタのソース電極を通じて入力されてドレイン電極に出力される。図示しないが、バックライトユニットは表示パネル110に隣接して配置され、表示パネル110に光を供給する。図2は図1の表示パネルを示す平面図であり、図3は図2のI-I’線に沿って切断した断面図であり、図4は図2の表示パネルに対応する回路図である。説明を簡単にするために図2には2つの画素領域を例として示した。表示パネルは2つの画素領域が反複された形態で構成される。図2を参考すれば、表示パネル110は第1方向D1に延長されたゲートラインGLi、ゲートラインGLiと交差し、互いに離隔されて第2方向D2に延長された第1データラインDLk及び第2データラインDLk1、ゲートラインGLiと離隔されて第1方向D1に延長された第1信号ラインSLAi、及びゲートラインGLi及び第1信号ラインSLAiと離隔されて第1方向D1に延長された第2信号ラインSLBiを含む。表示パネル110は第1データラインDLk及びゲートラインGLiに接続された第1薄膜トランジスタTR1及び第2データラインDLk1及びゲートラインGLiに接続された第2薄膜トランジスタTR2をさらに含む。第1薄膜トランジスタTR1はゲートラインGLiから分岐されたゲート電極GE、ゲート電極GEと絶縁されて第1データラインDLkから分岐されたソース電極SE、及びソース電極SEと離隔されて配置されたドレイン電極DEを含む。第2薄膜トランジスタTR2はゲートラインGLiから分岐されたゲート電極GE、ゲート電極GEと絶縁されて第2データラインDLk1から分岐されたソース電極SE、及びソース電極SEと離隔されて配置されたドレイン電極DEを含む。第1薄膜トランジスタTR1のドレイン電極DEは第1コンタクトホールCH1を通じて第1画素電極PE1に接続され、第2薄膜トランジスタTR2のドレイン電極DEは第7コンタクトホールCH7を通じて第4画素電極PE4に接続される。第1信号ラインSLAiは第2コンタクトホールCH2を通じて第2画素電極PE2に接続される。第2信号ラインSLBiは第8コンタクトホールCH8を通じて第5画素電極PE5に接続される。したがって、画素の中で1つの画素の行に沿って配列された画素の第2画素電極PE2及び第5画素電極PE5は各々交互に第1信号ラインSLAi又は第2信号ラインSLBiに接続される。また、画素の中で1つの画素の列に沿って配列された画素の第2画素電極PE2は各々交互に第1信号ラインSLAi又は第2信号ラインSLBiに接続されてもよい。但し、図2に示さないが、画素の1つの行又は列に沿って配列された第2画素電極又は第5画素電極の接続方法は実施形態によって異なる。表示パネル110は第1データラインDLk及び第2データラインDLk1の信号が液晶層117に影響を及ぼすことを防止するための第1遮蔽電極SE1、第2遮蔽電極SE2、第3遮蔽電極SE3、第4遮蔽電極SE4、第5遮蔽電極SE5、及び第6遮蔽電極SE6をさらに包含する。第1遮蔽電極SE1は第3コンタクトホールCH3を通じて第1画素電極PE1に接続され、第4コンタクトホールCH4を通じて第3画素電極PE3に接続される。第2遮蔽電極SE2は第5コンタクトホールCH5を通じて第2画素電極PE2に接続され、第3遮蔽電極SE3は第6コンタクトホールCH6を通じて第2画素電極PE2に接続される。第1遮蔽電極SE1は第1画素電極PE1及び第3画素電極PE3と同一の信号を受信して、第1データラインDLk及び第2データラインDLk1及びゲートラインGLiに印加された信号によって液晶層117に形成される電界を遮断する役割を果たす。第2遮蔽電極SE2及び第3遮蔽電極SE3は第1画素電極PE1及び第2画素電極PE2と同一の信号を受信して第1データラインDLk及び第2データラインDLk1に印加された信号によって液晶層117に形成される電界を遮断する役割を果たす。第4遮蔽電極SE4は第9コンタクトホールCH9通じて第4画素電極PE4に接続され、第10コンタクトホールCH10を通じて第6画素電極PE6に接続される。第5遮蔽電極SE5は第11コンタクトホールCH11を通じて第5画素電極PE5に接続され、第6遮蔽電極SE6は第12コンタクトホールCH12を通じて第5画素電極PE5に接続される。第4遮蔽電極SE4は第4画素電極PE4及び第6画素電極PE6と同一の信号を受信して第2データラインDLk1及びゲートラインGLiに印加された信号によって液晶層117に形成される電界を遮断する役割を果たす。第5遮蔽電極SE5及び第6遮蔽電極SE6は第5画素電極PE5と同一の信号を受信して第2データラインDLk1及びゲートラインGLiに印加された信号によって液晶層117に形成される電界を遮断する役割を果たす。図2では第1遮蔽電極SE1を利用して第1画素電極PE1及び第3画素電極PE3を互いに接続し、第4遮蔽電極SE4を利用して第4画素電極PE4及び第6画素電極PE6を接続したが、実施形態によって第1遮蔽電極SE1及び第4遮蔽電極SE4を使用せず、第1画素電極PE1及び第3画素電極PE3が直接接続され、第4画素電極PE4及び第6画素電極PE6が直接接続されるように画素電極のパターンを変更して形成してもよい。同様に、第2遮蔽電極SE2、第3遮蔽電極SE3、第5遮蔽電極SE5、及び第6遮蔽電極SE6も実施形態によっては省略してもよい。図3を参考すれば、表示パネル110は第1基板101、第1基板101と対向する第2基板102、及び第1基板101及び第2基板102との間に配置された液晶層117を含む。第1基板101は第1ベース基板111、及び第1ベース基板111の上に配置されたゲート電極GE及び第1遮蔽電極SE1を含む。図示しないが、第2遮蔽電極SE2~第6遮蔽電極SE6は第1遮蔽電極SE1のように第1ベース基板111の上に配置される。第1ベース基板111、ゲート電極GE、及び第1遮蔽電極SE1の上にゲート絶縁膜112が配置され、ソース電極SE及びドレイン電極DEはゲート絶縁膜112の上に配置される。ゲート電極GEとソース電極SE及びドレイン電極DEとの間には半導体層SLが配置される。また、第1薄膜トランジスタTR1の上には有機保護層113が配置される。有機保護層113の上には第1画素電極PE1及び第2画素電極PE2が配置され、有機保護層113、及び第1画素電極PE1及び第2画素電極PE2の上には液晶層117の液晶分子を配向するための第1配向膜114が配置される。第1画素電極PE1は有機保護層113に形成された第1コンタクトホールCH1を通じてドレイン電極DEに接続される。第2画素電極PE2は有機保護層113及びゲート絶縁膜112に形成された第2コンタクトホールCH2を通じて第1信号ラインSLAiに接続される。第1基板101及び第2基板102との間にはカラムスペーサ118が配置され、液晶層117の間隔を一定に維持する。第2基板102は第2ベース基板115及び第2ベース基板115の下部に配置された第2配向膜116を含む。図示しないが、第2基板102は赤色、緑色、青色等のカラーフィルタを具備する。図4を参考すれば、第1薄膜トランジスタTR1のドレイン電極DEに第1画素電極PE1及び第3画素電極PE3が接続され、第2薄膜トランジスタTR2のドレイン電極DEに第4画素電極PE4及び第6画素電極PE6が接続される。第2画素電極PE2は第1信号ラインSLAiに接続されて第1画素電極PE1及び第3画素電極PE3と液晶層117とを誘電体として第1液晶層キャパシタCLC1を形成する。また、第5画素電極PE5は第2信号ラインSLBiに接続されて第4画素電極PE4及び第6画素電極PE6と液晶層117とを誘電体として第2液晶層キャパシタCLC2を形成する。したがって、表示パネル110は第1液晶層キャパシタCLC1及び第2液晶層キャパシタCLC2に印加された電圧によって液晶層117の液晶分子の配向を変化させ階調を表現する。図5は図1の表示パネルを示す回路構成図である。図5には示さないが、表示パネル110はn行m列に配置された画素領域を含む。但し、説明を簡単にするため、図5には第1信号ラインSLA1~SLAn、第2信号ラインSLB1~SLBn、第1スイッチング素子CTA1~CTAn-1、第2スイッチング素子CTB1~CTBn-1、第1スイッチングラインCTLA1~CTLAn-1、及び第2スイッチングラインCTLB1~CTLBn-1のみを示した。第1信号ラインSLA1~SLAnには第1ライン信号SA1~SAnが入力され、第2信号ラインSLB1~SLBn各々には第2ライン信号SB1~SBnが入力される。第1スイッチング素子CTA1~CTAn-1各々の第1電極及び第2電極は隣接する2つの第1信号ラインの間に接続される。第1スイッチング素子CTB1~CTBn-1各々の第1電極及び第2電極は隣接する2つの第2信号ラインの間に接続される。第1スイッチング素子CTA1~CTAn-1の第3電極は各々第1スイッチングラインCTLA1~CTLAn-1に接続され、第1スイッチング素子CTA1~CTAn-1には各々第1スイッチング信号CTSA1~CTSAn-1が入力される。第2スイッチング素子CTB1~CTBn-1の第3電極は各々第2スイッチングラインCTLB1~CTLBn-1に接続され、第2スイッチング素子CTB1~CTBn-1には各々第2スイッチング信号CTSB1~CTSBn-1が入力される。第1及び第2スイッチング素子CTA1~CTAn-1、CTB1~CTBn-1の各々は隣接する2つの第1信号ライン及び隣接する2つの第2信号ラインを接続する。但し、実施形態によっては、同一の2つの画素の行に属する2つの第1信号ライン及び2つの第2信号ラインを接続する第1スイッチング素子及び第2スイッチング素子には同一のスイッチングラインに接続されて同一の信号が供給される。図5において、第1及び第2スイッチング素子CTA1~CTAn-1、CTB1~CTBn-1は画素PXが配置される表示領域DAの外の非表示領域に配置するように示した。但し、第1及び第2スイッチング素子CTA1~CTAn-1、CTB1~CTBn-1が配置される位置は実施形態によって異なる。第1及び第2信号ラインSLA1~SLAn、SLB1~SLBnに入力される電圧はデータラインDL1~DLm、ゲートラインGL1~GLm、及び第1~第6画素電極PE1~PE6に入力された電圧によって影響をおよぼすので、第1信号ラインSLA1~SLAnを互いに接続し、第2信号ラインSLB1~SLBnを互いに接続して第1及び第2信号ラインSLA1~SLAn、SLB1~SLBnに入力された電圧の安定性を向上させる。第1信号ラインSLA1~SLAn、第2信号ラインSLB1~SLBn、第1スイッチングラインCTLA1~CTLAn-1、及び第2スイッチングラインCTLB1~CTLBn-1に入力される信号に関しては図8を参考して後述する。図6は図1の信号ドライバを示すブロック図である。信号ドライバは行毎に同一の構成を有するので、説明を簡単にするために図6にはi番目の画素の行に対応する構成を例として示した。信号ドライバ140は第1電圧選択回路141及び第2電圧選択回路142を含む。第1電圧選択回路141及び第2電圧選択回路142の各々には既設定された基準電圧に対して正極性の最高の階調に該当する第1電圧Vmax及び既設定された基準電圧に対して負極性の最高の階調に該当する第2電圧Vminが入力される。第1及び第2電圧Vmax、Vminは既設定された基準電圧に対して極性が互いに異なり、レベルが同一の電圧である。例えば、第1電圧Vmaxは15Vであり、第2電圧Vminは0Vであり、既設定された電圧は7.5Vであってもよい。第1電圧選択回路141は第1選択信号SSAiを受信して第1選択信号SSAiによって第1及び第2電圧Vmax、Vminの中でいずれか1つを選択して第1ライン信号SAiとしてi番目の画素の行に対応するi番目の第1信号ラインSLAiに出力する。第2電圧選択回路142は第2選択信号SSBiを受信して第2選択信号SSBiによって第1及び第2電圧Vmax、Vminの中でいずれか1つを選択して第2ライン信号SBiとしてi番目の画素の行に対応するi番目の第2信号ラインSLBiに出力する。第1ステージ146は第1ステージ信号SRAiを受信して第1選択信号SSAiを第1電圧選択回路141に出力する。第2ステージ147は第2ステージ信号SRBiを受信して第2選択信号SSBiを第2電圧選択回路142に出力する。図6には示さないが、第1及び第2ステージ信号146、147はタイミングコントローラ150で直接受信するか、或いはゲートドライバ120に含まれたシフトレジスタから受信されるか、又は信号ドライバ140にゲートドライバ120とは別に具備されたシフトレジスタから受信される。図7は図6の第1電圧選択回路を示す回路図である。第1電圧選択回路141は第1選択トランジスタSTR1、第2選択トランジスタSTR2、第3選択トランジスタSTR3、及びキャパシタCAを含む。第1ステージ信号SSAiに第3選択トランジスタSTR3をターンオンするゲートオン電圧が入力されれば、第2電圧Vminが第1ライン信号SAiとして第1信号ラインSLAiに出力される。一方、第1ステージ信号SSAiに第3選択トランジスタSTR3をターンオフするゲートオフ電圧が入力されれば、第1電圧Vmaxによって第1及び第2選択トランジスタSTR1、STR2がターンオンされ、第1電圧Vmaxが第1ライン信号SAiとして第1信号ラインSLAiに出力される。図8は図5に示す信号のタイミング図である。図8を参照すれば、1フレームの開始を示す垂直同期信号V_syncのハイ区間に入力されると、ゲートラインGL1~GLnには各々ゲートオン電圧が順次入力される。説明を簡単にするため図8には表示パネル110の上部から第1番目、第2番目、i-1番目、I番目、i1番目、及びn番目に位置するゲートラインGL1、GL2、GLi-1、GLi、GLi1、GLnのみを示した。第1信号ラインSLA1~SLAnには1つのフレーム時間毎に反複して第1及び第2電圧Vmax、Vminの中でいずれか1つの電圧が入力され、i番目のゲートラインGLiに対応するi番目の第1信号ラインSLAiにはi番目のゲートラインGLiにゲートオン電圧が入力される前に第1及び第2電圧Vmax、Vminの中でいずれか1つが入力され、i番目のゲートラインGLiに次のゲートオン電圧が入力される前まで入力された電圧を維持する。また、第2信号ラインSLB1~SLBnにも1フレーム時間毎に反複して第1及び第2電圧Vmax、Vminの中でいずれか1つの電圧が入力され、第2信号ラインSLA1~SLAnに入力される電圧は各々第1信号ラインSLB1~SLBnに入力される電圧とは異なる電圧である。例えば、第1信号ラインSLA1~SLAnに第1電圧Vmaxが入力されると、第1信号ラインSLA1~SLAnに各々対応する第2信号ラインSLB1~SLBnには第2電圧Vminが入力される。次に、1フレーム時間が経過して第1信号ラインSLA1~SLAnに第2電圧Vminが入力されると、第1信号ラインSLA1~SLAnに各々対応する第2信号ラインSLB1~SLBnには第1電圧Vmaxが入力される。i番目のゲートラインGLiに対応するi番目の第2信号ラインSLBiにはi番目のゲートラインGLiにゲートオン電圧が入力される前に第1及び第2電圧Vmax、Vminの中でいずれか1つが入力され、i番目ゲートラインGLiに次のゲートオン電圧が入力される前まで入力された電圧を維持する。第1及び第2スイッチングラインCTLA1~CTLAn-1、CTLB1~CTLBn-1各々には互いに隣接する2つの第1信号ライン及び互いに隣接する2つの第2信号ラインを接続するように第1及び第2スイッチング素子CTA1~CTAn-1、CTB1~CTBn-1をターンオンするゲートオン電圧が入力される。しかし、第1信号ラインSLA1~SLAnには表示パネル110の上部から順次反転された信号が入力されるので、互いに隣接する2つの第1信号ラインに互いに異なる極性の信号が入力される時、2つの第1信号ラインを接続する第1スイッチング素子には第1スイッチング素子をターンオフするゲートオフ電圧が入力されなければならない。一方、第1信号ラインSLA1~SLAnと同一に第2信号ラインSLB1~SLBnには表示パネル110の上部から順次反転された信号が入力されるので、互いに隣接する2つの第1信号ラインに互いに異なる極性の信号が入力される時、2つの第2信号ラインを接続する第2スイッチング素子には第2スイッチング素子をターンオフするゲートオフ電圧が入力されなければならない。図8を参考すると、i番目の第1スイッチング素子CTAiはi番目の第1信号ラインSLAiとi1番目の第1信号ラインSLAi1とを接続するので、i-1番目ゲートラインGLi-1にゲートオン電圧が入力される時からi1番目のゲートラインGLi1にゲートオン電圧が入力される時までi番目の第1スイッチング素子CTAiをターンオフするゲートオフ電圧がi番目の第1スイッチングラインCTLAiに入力される。一方、i番目の第2スイッチング素子CTBiはi番目の第2信号ラインSLBiとi1番目の第2信号ラインSLBi1とを接続するので、i-1番目のゲートラインGLi-1にゲートオン電圧が入力される時からi1番目のゲートラインGLi1にゲートオン電圧が入力される時までi番目の第2スイッチング素子CTBiをターンオフするゲートオフ電圧がi番目の第2スイッチングラインCTLBiに入力され得る。但し、i番目の第1及び第2スイッチングラインCTLAi、CTLBiにゲートオフ電圧が入力される区間は実施形態によって異なる。図9は本発明の他の実施形態による図1の表示パネルを示す平面図であり、図10は図9の表示パネルに対応する回路図である。以下の表示パネルの具体的な説明において、図2及び図4に示す構成と同一の構成に対して同一の参照符号を併記して具体的な説明は省略する。説明を簡単にするために図9には2つの画素領域を例として示した。表示パネルは2つの画素領域が反複された形態で構成される。図9及び図10を参照すれば、表示パネルパネル110はゲートラインGLi、第1及び第2データラインDLk、DLk1、及び第1信号ラインSLAiを含む。ここで、図9及び図10は図2及び図4とは異なり、表示パネル110は第2信号ラインSLBiを包含しない。第1信号ラインSLAiは第2コンタクトホールCH2を通じて第2画素電極PE2に接続され、第8コンタクトホールCH8を通じて第5画素電極PE5に接続される。第2方向D2に延長された第1信号ラインSLA1~SLAnには交互に第1電圧Vmax又は第2電圧Vminが入力される。図9及び図10に図示された信号ラインに入力される信号は図8のタイミング図を参考して理解できる。以上、本発明の実施形態を図面を参照して説明したが、該当技術分野の当業者は下記の特許請求の範囲に記載された本発明の思想及び領域から逸脱しない範囲内で本発明を多様に修正及び変更させることを理解できる。また本発明に開示された実施形態は本発明の技術思想を限定するためものでなく、下記の特許請求の範囲及びそれと同等な範囲の内にある全ての技術思想は本発明の権利範囲に含まれることと解析されなければならない。