"1対の信号線を構成する第1及び第2の信号線と、他の1対の信号線を構成する第3及び第4の信号線と、前記第1及び第2の信号線に接続されたメモリセルと、前記第1及び第2の信号線と前記第3及び第4の信号線との間に介在したセンスアンプ回路とを備えた半導体記憶装置であって、前記センスアンプ回路は、プリチャージ信号に接続されたゲートと、第1の電源電位に接続されたソースと、前記第1の信号線に接続されたドレインとを有する第1導電型の第1のトランジスタと、前記プリチャージ信号に接続されたゲートと、前記第1の電源電位に接続されたソースと、前記第2の信号線に接続されたドレインとを有する第1導電型の第2のトランジスタと、前記第1の信号線に接続されたゲートと、前記第1の電源電位に接続されたソースと、前記第3の信号線に接続されたドレインとを有する第1導電型の第3のトランジスタと、前記第2の信号線に接続されたゲートと、前記第1の電源電位に接続されたソースと、前記第4の信号線に接続されたドレインとを有する第1導電型の第4のトランジスタと、前記第3の信号線に接続されたゲートと、第2の電源電位に接続されたソースと、前記第1の信号線に接続されたドレインとを有する第2導電型の第5のトランジスタと、前記第4の信号線に接続されたゲートと、前記第2の電源電位に接続されたソースと、前記第2の信号線に接続されたドレインとを有する第2導電型の第6のトランジスタとを備えたことを特徴とする半導体記憶装置。請求項1記載の半導体記憶装置において、前記第1及び第2の信号線はローカルビット線であり、前記第3及び第4の信号線はグローバルビット線であって、前記ローカルビット線と前記グローバルビット線とはビット線の階層構造を構成することを特徴とする半導体記憶装置。請求項1記載の半導体記憶装置において、前記メモリセルは、前記第1の電源電位に接続されたソースと、第1の記憶ノードに接続されたドレインと、第2の記憶ノードに接続されたゲートとを有する第1導電型の第1のセルトランジスタと、前記第1の電源電位に接続されたソースと、前記第2の記憶ノードに接続されたドレインと、前記第1の記憶ノードに接続されたゲートとを有する第1導電型の第2のセルトランジスタと、前記第2の電源電位に接続されたソースと、前記第1の記憶ノードに接続されたドレインと、前記第2の記憶ノードに接続されたゲートとを有する第2導電型の第3のセルトランジスタと、前記第2の電源電位に接続されたソースと、前記第2の記憶ノードに接続されたドレインと、前記第1の記憶ノードに接続されたゲートとを有する第2導電型の第4のセルトランジスタと、前記第1の記憶ノードに接続されたソースと、前記第1の信号線に接続されたドレインと、ワード線に接続されたゲートとを有する第2導電型の第5のセルトランジスタと、前記第2の記憶ノードに接続されたソースと、前記第2の信号線に接続されたドレインと、前記ワード線に接続されたゲートとを有する第2導電型の第6のセルトランジスタとを備えたことを特徴とする半導体記憶装置。請求項1記載の半導体記憶装置において、前記メモリセルは、前記第1の電源電位に接続されたソースと、第1の記憶ノードに接続されたドレインと、第2の記憶ノードに接続されたゲートとを有する第1導電型の第1のセルトランジスタと、前記第1の電源電位に接続されたソースと、前記第2の記憶ノードに接続されたドレインと、前記第1の記憶ノードに接続されたゲートとを有する第1導電型の第2のセルトランジスタと、前記第2の電源電位に接続されたソースと、前記第1の記憶ノードに接続されたドレインと、前記第2の記憶ノードに接続されたゲートとを有する第2導電型の第3のセルトランジスタと、前記第2の電源電位に接続されたソースと、前記第2の記憶ノードに接続されたドレインと、前記第1の記憶ノードに接続されたゲートとを有する第2導電型の第4のセルトランジスタと、前記第1の記憶ノードに接続されたソースと、前記第1の信号線に接続されたドレインと、第1のワード線に接続されたゲートとを有する第2導電型の第5のセルトランジスタと、前記第2の記憶ノードに接続されたソースと、前記第2の信号線に接続されたドレインと、前記第1のワード線と異なる第2のワード線に接続されたゲートとを有する第2導電型の第6のセルトランジスタとを備えたことを特徴とする半導体記憶装置。請求項1記載の半導体記憶装置において、前記センスアンプ回路は、前記第5及び第6のトランジスタの各々のソースに接続されたドレインと、前記第2の電源電位に接続されたソースと、カラム選択信号に由来する制御信号に接続されたゲートとを有する第2導電型の第7のトランジスタを更に備えたことを特徴とする半導体記憶装置。請求項1記載の半導体記憶装置において、前記第5及び第6のトランジスタの各々のソースに接続された前記第2の電源電位は、カラム選択信号に由来する制御信号に応じて電位値が制御されることを特徴とする半導体記憶装置。メモリセルと、前記メモリセルにつながるビット線と、前記ビット線につながるセンスアンプ回路とを備えた半導体記憶装置であって、前記センスアンプ回路は、シングルエンド構成でかつ前記メモリセルから読み出したデータを前記ビット線に書き戻す機能を備えるとともに、前記ビット線にデータを書き戻す機能によって前記メモリセルへのデータ書き込み動作を実現することを特徴とする半導体記憶装置。請求項7記載の半導体記憶装置において、前記ビット線はメモリセルアレイ内で分割された階層構造を持つことを特徴とする半導体記憶装置。請求項7記載の半導体記憶装置において、前記ビット線にデータを書き戻す機能は、Highデータ又はLowデータのいずれか一方を書き戻す機能であることを特徴とする半導体記憶装置。請求項7記載の半導体記憶装置において、前記センスアンプ回路は、分割されたメモリセルアレイの間に配置されていることを特徴とする半導体記憶装置。請求項10記載の半導体記憶装置において、分割された2本のビット線につながる2つの前記センスアンプ回路が隣り合って配置されていることを特徴とする半導体記憶装置。上記従来の階層ビット線構成で配置されたローカルSA回路では、シングルエンド型特許文献3参照の場合には1ビット線あたり22素子、クロスカップル型非特許文献1参照の場合でも1ビット線あたり8素子が必要であり、SRAMの面積オーバーヘッドが大きいといった課題があった。本発明は、上記課題を解決するものであって、メモリセルのデータ破壊を防止しつつSA回路の構成素子数を低減した半導体記憶装置を提供することを目的とする。上記課題を解決するために、本発明は、1対の信号線を構成する第1及び第2の信号線と、他の1対の信号線を構成する第3及び第4の信号線と、前記第1及び第2の信号線に接続されたメモリセルと、前記第1及び第2の信号線と前記第3及び第4の信号線との間に介在したSA回路とを備えた半導体記憶装置において、前記SA回路を6素子のトランジスタで構成することとしたものである。すなわち、前記SA回路は、プリチャージ信号に接続されたゲートと第1の電源電位に接続されたソースと前記第1の信号線に接続されたドレインとを有する第1導電型の第1のトランジスタと、前記プリチャージ信号に接続されたゲートと前記第1の電源電位に接続されたソースと前記第2の信号線に接続されたドレインとを有する第1導電型の第2のトランジスタと、前記第1の信号線に接続されたゲートと前記第1の電源電位に接続されたソースと前記第3の信号線に接続されたドレインとを有する第1導電型の第3のトランジスタと、前記第2の信号線に接続されたゲートと前記第1の電源電位に接続されたソースと前記第4の信号線に接続されたドレインとを有する第1導電型の第4のトランジスタと、前記第3の信号線に接続されたゲートと第2の電源電位に接続されたソースと前記第1の信号線に接続されたドレインとを有する第2導電型の第5のトランジスタと、前記第4の信号線に接続されたゲートと前記第2の電源電位に接続されたソースと前記第2の信号線に接続されたドレインとを有する第2導電型の第6のトランジスタとを備えることとした。また、別の観点によれば、本発明は、メモリセルと、前記メモリセルにつながるビット線と、前記ビット線につながるSA回路とを備えた半導体記憶装置において、前記SA回路は、シングルエンド構成でかつ前記メモリセルから読み出したデータを前記ビット線に書き戻す機能を備えるとともに、前記ビット線にデータを書き戻す機能によって前記メモリセルへのデータ書き込み動作を実現することを特徴とする。本発明により、書き込み動作時の非選択メモリセルのデータを、細かなタイミング制御を必要とせずメモリセルへ書き戻す機能を備えることで、メモリセルのデータ破壊を防止しつつSA回路の構成素子数を低減した半導体記憶装置を実現することができる。以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、以下の各実施形態において、他の実施形態と同様の機能を有する構成要素については同一の符号を付して説明を省略する。《実施形態1》図1は、本発明の実施形態1における半導体記憶装置の主要構成を示すブロック図である。図1の半導体記憶装置は、メモリセルMC1と、メモリセル1がマトリックス状に配置されたメモリセルアレイ3と、メモリセル1のデータの入出力を制御するワード線WL<0>~WL<3>と、ワード線を選択し活性化するためのロウデコーダ5と、ローカルSA回路2と、メモリセル1とローカルSA回路2とをつなぐように各々1対の信号線を構成するローカルビット線LBL<0>/NLBL<0>~LBL<3>/NLBL<3>と、ローカルSA回路2のプリチャージ信号PC<0>~PC<1>を制御するためのローカルSA制御回路6と、ローカルSA回路2につながれて各々1対の信号線を構成するグローバルビット線GBL<0>/NGBL<0>及びGBL<1>/NGBL<1>と、グローバルビット線GBL<0>/NGBL<0>及びGBL<1>/NGBL<1>のどちらか一方の信号を選択できる機能を備えるインターフェースIF回路7と、IF回路7へつながるクロック信号CLK、データ入力信号DI及びデータ出力信号DOとを備える。なお、図1では図面の簡略化のために8個のメモリセル1のみが示されているが、メモリセル1の個数は任意である。また、ワード線の数、ローカルビット線の数、グローバルビット線の数もそれぞれ任意である。特に、図1は、固有の単位で配置されたメモリセル1に直接つながる配線長の短いローカルビット線LBL<0>/NLBL<0>~LBL<3>/NLBL<3>と、全てのローカルビット線にローカルSA回路2を通じてつながるようにメモリセルアレイ3上に配置された配線長の長いグローバルビット線GBL<0>/NGBL<0>及びGBL<1>/NGBL<1>とを持つ階層ビット線構成の半導体記憶装置を示している。図2は、図1中のメモリセル1の詳細構成例を示す回路図である。図2で示すように、メモリセル1は、第1のセルトランジスタ21aと、第2のセルトランジスタ21bと、第3のセルトランジスタ22aと、第4のセルトランジスタ22bと、第5のセルトランジスタ23aと、第6のセルトランジスタ23bとで構成される。第1のセルトランジスタ21aは、VDD電位に接続されたソースと、第1の記憶ノードに接続されたドレインと、第2の記憶ノードに接続されたゲートとを有するPチャンネルトランジスタである。第2のセルトランジスタ21bは、VDD電位に接続されたソースと、第2の記憶ノードに接続されたドレインと、第1の記憶ノードに接続されたゲートとを有するPチャンネルトランジスタである。第3のセルトランジスタ22aは、VSS電位に接続されたソースと、第1の記憶ノードに接続されたドレインと、第2の記憶ノードに接続されたゲートとを有するNチャンネルトランジスタである。第4のセルトランジスタ22bは、VSS電位に接続されたソースと、第2の記憶ノードに接続されたドレインと、第1の記憶ノードに接続されたゲートとを有するNチャンネルトランジスタである。第5のセルトランジスタ23aは、第1の記憶ノードに接続されたソースと、ローカルビット線LBLに接続されたドレインと、ワード線WLに接続されたゲートとを有するNチャンネルトランジスタである。第6のセルトランジスタ23bは、第2の記憶ノードに接続されたソースと、ローカルビット線NLBLに接続されたドレインと、ワード線WLに接続されたゲートとを有するNチャンネルトランジスタである。図3は、図1中のローカルSA回路2の詳細構成例を示す回路図である。図3で示すように、ローカルSA回路2は、第1のトランジスタ10aと、第2のトランジスタ10bと、第3のトランジスタ8aと、第4のトランジスタ8bと、第5のトランジスタ9aと、第6のトランジスタ9bとで構成される。第1のトランジスタ10aは、プリチャージ信号PCに接続されたゲートと、VDD電位に接続されたソースと、ローカルビット線LBLに接続されたドレインとを有するPチャンネルトランジスタである。第2のトランジスタ10bは、プリチャージ信号PCに接続されたゲートと、VDD電位に接続されたソースと、ローカルビット線NLBLに接続されたドレインとを有するPチャンネルトランジスタである。第3のトランジスタ8aは、ローカルビット線LBLに接続されたゲートと、VDD電位に接続されたソースと、グローバルビット線GBLに接続されたドレインとを有するPチャンネルトランジスタである。第4のトランジスタ8bは、ローカルビット線NLBLに接続されたゲートと、VDD電位に接続されたソースと、グローバルビット線NGBLに接続されたドレインとを有するPチャンネルトランジスタである。第5のトランジスタ9aは、グローバルビット線GBLに接続されたゲートと、VSS電位に接続されたソースと、ローカルビット線LBLに接続されたドレインとを有するNチャンネルトランジスタである。第6のトランジスタ9bは、グローバルビット線NGBLに接続されたゲートと、VSS電位に接続されたソースと、ローカルビット線NLBLに接続されたドレインとを有するNチャンネルトランジスタである。以上のとおり、図3のローカルSA回路2は、プリチャージ信号PCで制御され、ローカルビット線LBL及びNLBLをそれぞれHigh電源電位、又はVDD電位にプリチャージするためのPチャンネルトランジスタ10a及び10bと、ローカルビット線LBL及びNLBLのそれぞれの電位レベルに応じてドライブしたデータをグローバルビット線GBL/NGBLへ転送するためのPチャンネルトランジスタ8a及び8bと、グローバルビット線GBL/NGBLの電位レベルに応じてドライブしたデータをローカルビット線LBL及びNLBLへ転送するためのNチャンネルトランジスタ9a及び9bとで構成され、Pチャンネルトランジスタ8aとNチャンネルトランジスタ9a、Pチャンネルトランジスタ8bとNチャンネルトランジスタ9bはそれぞれ電位レベルに応じてデータをフィードバックするフィードバック構造になっている。図4は、本発明の実施形態1における半導体記憶装置の主要動作を示すタイミングチャートである。以上の構成を備えた半導体記憶装置の書き込み動作及び読み出し動作を、図4のタイミングチャートを使いながら説明する。まず、時刻Aで外部からWRITEコマンドが入力されると書き込み動作が実施される。データ入力信号DIからデータDI0が入力されるとIF回路7で選択されたグローバルビット線GBL<1>/NGBL<1>にデータが転送される。次にプリチャージ信号PC<0>がHighになると、それにつながるローカルSA回路2のローカルビット線へのプリチャージ動作が非活性状態となる。次にワード線WL<0>がHigh信号に活性化されると、それにつながる各メモリセル1がそれぞれローカルビット線LBL<0>/NLBL<0>及びLBL<2>/NLBL<2>と接続される。この時、選択されたカラムの信号であるグローバルビット線GBL<1>が論理値HighになるべくNチャンネルトランジスタの閾値電圧を超えた電圧になると、ローカルSA回路2内のNチャンネルトランジスタ9aのみ活性化されローカルビット線LBL<2>のみを接地電位VSS電位になるべくプルダウンつまりLowデータを書き込む。このときローカルビット線LBL<2>のLowレベルがPチャンネルトランジスタの閾値電圧以上になるとPチャンネルトランジスタ8aがグローバルビット線GBL<0>にHighデータを書き込む、いわゆるフィードバック機能によって、通常動作に加えてローカルSA回路2までのデータ転送速度を補助する機能となる。グローバルビット線NGBL<1>はLowなのでローカルSA回路2内のNチャンネルトランジスタ9bは活性化されることはない。一方、非選択のカラムにつながるグローバルビット線GBL<0>/NGBL<0>はプリチャージ状態から開放された状態Hi-Z状態になって待機している。つまりローカルビット線LBL<0>/NLBL<0>につながるメモリセル1には書き込み動作をされることがないが、ワード線WL<0>によってメモリセル1とローカルビット線LBL<0>/NLBL<0>とがつながる状態は、いわゆる書き込み動作時のハーフセレクト状態である。まず、ワード線WL<0>につながるメモリセル1で保持していたデータがローカルビット線LBL<0>/NLBL<0>に読み出される。このときローカルビット線LBL<0>がLowになるべくPチャンネルトランジスタの閾値電圧を超えた電圧になると、ローカルSA回路2のPチャンネルトランジスタ8aが活性化されてグローバルビット線GBL<0>をHighにしようとする。これによってグローバルビット線GBL<0>がNチャンネルトランジスタの閾値電圧を越えるとNチャンネルトランジスタ9aが活性化され、ローカルビット線LBL<0>を更にLowにするようにフィードバック動作が実行される。ローカルビット線NLBL<0>はHighなのでローカルSA回路2のPチャンネルトランジスタ8bは活性化されることはないためグローバルビット線NGBL<0>もLowで維持され、Pチャンネルトランジスタ9bが活性化されることはなくローカルビット線NLBL<0>はHighを維持できる。次に、時刻Bで外部からREADコマンドが入力されると読み出し動作が実施される。プリチャージ信号PC<0>がHighになると、それにつながるローカルSA回路2のローカルビット線へのプリチャージ動作が非活性状態となる。次にワード線WL<0>がHigh信号に活性化されると、それにつながる各メモリセル1がそれぞれローカルビット線LBL<0>/NLBL<0>及びLBL<2>/NLBL<2>と接続される。ローカルSA回路2を使ってグローバルビット線GBL<0>/NGBL<0>及びGBL<1>/NGBL<1>にデータを転送する動作は全く同様のためグローバルビット線GBL<0>/NGBL<0>のみを説明する。このときメモリセル1の保持データによってローカルビット線LBL<0>がLowになるべくPチャンネルトランジスタの閾値電圧を超えた電圧になると、ローカルSA回路2のPチャンネルトランジスタ8aが活性化されてグローバルビット線GBL<0>にHighデータが転送される。これと同時にグローバルビット線GBL<0>がHighになるべくNチャンネルトランジスタの閾値電圧を超えた電圧になるとNチャンネルトランジスタ9aが活性化され、フィードバック動作によってローカルビット線LBL<0>を更にLowにするようにプルダウンされる。一方、メモリセル1の保持データによってローカルビット線NLBL<0>はHighに維持されるので、ローカルSA回路2のPチャンネルトランジスタ8bは活性化されることはないためグローバルビット線NGBL<0>もLowで維持される。これと同時にNチャンネルトランジスタ9bが活性化されることもない。以上の動作によって、メモリセル1から読み出されたデータがグローバルビット線GBL<0>/NGBL<0>に転送され、同様にグローバルビット線GBL<1>/NGBL<1>にもデータが転送されるが、その2つのデータのいずれかをIF回路7で選択しデータ出力信号DOから出力データDO0としてメモリ外部に出力する時刻C。以上のように、書き込み時の非選択状態のメモリセル1において、ローカルSA回路2内のPチャンネルトランジスタ8aとNチャンネルトランジスタ9aとによるフィードバック機能又はPチャンネルトランジスタ8bとNチャンネルトランジスタ9bとによるフィードバック機能によってメモリセル1の読み出したLowデータのみ自動でリストアする機能となるため、非選択状態のメモリセル1のSNMスタティックノイズマージンの改善に大きな効果がある。また、ローカルSA回路2内のNチャンネルトランジスタ9a,9bが書き込み時のライトバッファ回路となるが、ローカルビット線の配線負荷が非常に軽いこと、Nチャンネルトランジスタ1段で構成されていることにより、十分な書き込み能力を実現できるとともに大きなドライバサイズが必要ないため省面積化にも有効である。また、書き込み動作時に選択されたグローバルビット線に転送される信号は、ローカルビット線を通じてメモリセル1にデータを書き込むためのNチャンネルトランジスタ9a,9bの制御信号でよいため大きなドライブ能力は必要ない。これはメモリセルアレイ3上に配置されるために配線負荷が比較的大きなグローバルビット線に対して、IF回路7に含まれる制御信号をドライブするドライバ回路を大きくする必要がないということであり、メモリ面積の削減や瞬時消費電流の緩和といった面で有効である。また、グローバルビット線に転送される制御信号としては、グローバルビット線にLow接地電位又はVSSプリチャージを使用しているため、Highデータをドライブするだけでよいので、ドライバ回路に含まれるNチャンネルトランジスタの能力を更に小さくすることができるため面積削減の効果が期待できる。また、ローカルSA回路2内のフィードバック機能、つまりグローバルビット線でのHighデータの転送によってローカルビット線がプルダウンされ、その効果でグローバルビット線がHighにプルアップされる機能によって、ドライバ回路がグローバルビット線をHighにすることを補助できるため、制御信号の信号伝達が高速にできるとともに、ドライバ回路の面積削減を実現できる。また、特にSRAMメモリセルの書き込みは、一般的にPチャンネルトランジスタの閾値電圧が低く、Nチャンネルトランジスタの閾値電圧が高いプロセス条件の場合に動作することが一番困難になる傾向にあるので、そのプロセス条件の場合、負荷の大きなグローバルビット線をHighにドライブする、すなわちPチャンネルトランジスタを活性化させる本半導体記憶装置では、Nチャンネルトランジスタで負荷の大きなビット線をドライブするより高速化できるといった利点もある。更に、Nチャンネルトランジスタは負荷の軽いローカルビット線をドライブするのみとした本半導体記憶装置は、従来と比べて書き込み能力を向上できるといった特徴がある。次に、読み出し動作時はローカルビット線に読み出されたLowデータをPチャンネルトランジスタで余計なタイミング制御なしにグローバルビット線に転送できるため、特に高速動作時の従来のクロスカップル型SA回路の活性化タイミングの制御の困難さと比較すると非常に有効で、かつ高速動作を実現できるとともに素子点数を少なくできるため省面積化に有効である。また、グローバルビット線にHighデータが読み出されることによってNチャンネルトランジスタ9a,9bによるフィードバック機能によってローカルビット線をプルダウンするため、ローカルビット線のLow読み出し動作を補助する機能となり更なる高速読み出し動作を実現できる。また、読み出し時の非選択メモリセルも、非選択状態のメモリセルのローカルSA回路2で実現できるリストア機能によってSNM改善に大きな効果がある。また、図3のローカルSA回路2は従来のクロスカップル型SA回路と比較しても、素子数が少なく実現できるとともに、複雑な起動タイミングなしでタイミングフリー動作を実現できるため省面積化と高速化を同時に実現できる。特に、図1に示すようなローカルビット線の配線負荷を小さくして読み出し動作時にローカルビット線の電位レベルがPチャンネルトランジスタ8a,8bの閾値電圧を高速に越えるような階層型ビット線構成ではメモリの高速化に有効である。なお、図3のローカルSA回路2をメモリセルアレイ3上で階層型になっていないビット線構成で使用しても、省面積化や制御タイミングの容易性では有効であることは言うまでもない。また、ローカルSA回路2は、分割されたメモリセルアレイ3の間に配置するのがよい。更に、ローカルSA回路2を隣り合わせて2つを配置するように構成すれば、ローカルSA回路2とメモリセルアレイ3との間のレイアウト分離領域を半分の個数にできることによって省面積化に有効である。なお、本実施形態ではプリチャージ信号PC<0>のみHighになっているが、書き込み時の貫通電流の増加を避けるため全てのプリチャージ信号PC<0>~PC<1>を同時にHighにしてもよい。また、本実施形態ではSRAMメモリセルを挙げているが、同様のメモリ動作が必要なメモリであれば本発明を活用できることは言うまでもない。《実施形態2》図5は、本発明の実施形態2における半導体記憶装置の主要構成を示すブロック図である。図6は、図5中のメモリセル11の詳細構成例を示す回路図である。実施形態1と実施形態2との明確な違いは、実施形態2が、図6に示すワード線WLA及びWLBを持つメモリセル11を使った場合の実施形態であるという点である。図6で示すように、メモリセル11は、第1のセルトランジスタ21aと、第2のセルトランジスタ21bと、第3のセルトランジスタ22aと、第4のセルトランジスタ22bと、第5のセルトランジスタ23aと、第6のセルトランジスタ23bとで構成される。第1のセルトランジスタ21aは、VDD電位に接続されたソースと、第1の記憶ノードに接続されたドレインと、第2の記憶ノードに接続されたゲートとを有するPチャンネルトランジスタである。第2のセルトランジスタ21bは、VDD電位に接続されたソースと、第2の記憶ノードに接続されたドレインと、第1の記憶ノードに接続されたゲートとを有するPチャンネルトランジスタである。第3のセルトランジスタ22aは、VSS電位に接続されたソースと、第1の記憶ノードに接続されたドレインと、第2の記憶ノードに接続されたゲートとを有するNチャンネルトランジスタである。第4のセルトランジスタ22bは、VSS電位に接続されたソースと、第2の記憶ノードに接続されたドレインと、第1の記憶ノードに接続されたゲートとを有するNチャンネルトランジスタである。第5のセルトランジスタ23aは、第1の記憶ノードに接続されたソースと、ローカルビット線LBLに接続されたドレインと、第1のワード線WLAに接続されたゲートとを有するNチャンネルトランジスタである。第6のセルトランジスタ23bは、第2の記憶ノードに接続されたソースと、ローカルビット線NLBLに接続されたドレインと、第1のワード線WLAと異なる第2のワード線WLBに接続されたゲートとを有するNチャンネルトランジスタである。図7は、本発明の実施形態2における半導体記憶装置の主要動作を示すタイミングチャートである。以上の構成を備えた半導体記憶装置の読み出し動作を図7のタイミングチャートを使いながら説明する。まず、時刻Aで外部からREADコマンドが入力されると読み出し動作が実施される。プリチャージ信号PC<0>がHighになると、それにつながるローカルSA回路2のローカルビット線へのプリチャージ動作が非活性状態となる。次にワード線WLA<1>及びWLB<0>がHigh信号に活性化されると、それにつながる各メモリセル11がそれぞれローカルビット線LBL<0>/NLBL<0>及びLBL<2>/NLBL<2>と接続される。ローカルSA回路2を使ってグローバルビット線GBL<0>/NGBL<0>及びGBL<1>/NGBL<1>にデータを転送する動作は実施形態1と全く同様のため割愛する。このとき、ワード線WLB<0>につながるメモリセル11から読み出したローカルビット線NLBL<0>のデータと、ワード線WLA<1>につながるメモリセル11から読み出したローカルビット線LBL<2>のデータとは、非選択状態のためグローバルビット線NGBL<0>及びGBL<1>に転送されるが、IF回路7で非選択制御を実行することで出力データとして出力されることはない。すなわち、ローカルビット線LBL<0>及びNLBL<2>のデータのみ出力される、すなわち、異なるメモリセル11からのデータを同時に読み出すマルチポートメモリとしての機能を実現している。次に、時刻Bから時刻Cまでの間でも、ワード線WLA<0>及びWLB<1>が活性化されることが変わっただけで他の動作は全く同様である。以上のように、読み出し動作時に異なる2つのメモリセルからデータ出力信号DOA及びDOBに同時にデータを読み出すことができる、すなわちマルチポートメモリを容易に実現することができる。特に、図6のメモリセル11で示すような6つのトランジスタで構成されたメモリセル11でマルチポートメモリを実現できるため、従来の8つのトランジスタで構成されるメモリセルを持つマルチポートメモリと比較して大幅な面積削減を実現することができる。《実施形態3》図8は、本発明の実施形態3における半導体記憶装置の主要構成を示すブロック図である。図9は、図8中のローカルSA回路13Aの詳細構成例を示す回路図である。図8において、実施形態1で示す図1と明確に異なるブロックは、図9で示すローカルSA回路13Aと、ローカルSA制御回路12とである。図9で示すローカルSA回路13Aでは、前述のローカルSA回路2で示すNチャンネルトランジスタ9a及び9bのソースに他のNチャンネルトランジスタ14を配置し、ローカルSA制御回路12で生成される制御信号NSEでNチャンネルトランジスタ14を制御する構成にしている。以上の構成を備えた半導体記憶装置の書き込み動作及び読み出し動作は、図4で示すタイミングチャートに制御信号NSE<0>を加えただけで表せる。制御信号NSE<0>はカラム選択信号であってプリチャージ信号PC<0>と同じ論理値でよく、かつ同じタイミングか又は少し遅いタイミングでHighに立ち上がり、プリチャージ信号PC<0>と同じタイミングでLowに立ち下がる制御信号でよい。また、その他の制御信号NSE<1>はLowを維持している。本実施形態によれば、実施形態1の効果に加えて、選択されたメモリセル1につながるローカルSA回路13Aに接続された制御信号NSE<0>以外の制御信号NSE<1>がLowに維持されることで、グローバルビット線GBL<0>/NGBL<0>及びGBL<1>/NGBL<1>とローカルSA回路13Aを通じてつながった非選択メモリセル1につながるローカルビット線LBL<1>/NLBL<1>及びLBL<3>/NLBL<3>に、グローバルビット線GBL<0>/NGBL<0>及びGBL<1>/NGBL<1>のデータを書き込む動作を防止できる。すなわち、ローカルSA回路13AのNチャンネルトランジスタ9a又は9bによって、ローカルビット線LBL<1>又はNLBL<1>、及びLBL<3>又はNLBL<3>の一方をプルダウンしてしまうことによるローカルビット線の無駄なプリチャージ電力の消費を抑制することができる。なお、本実施形態ではプリチャージ信号PC<0>のみHighになっているが、書き込み時の貫通電流の増加を避けるため全てのプリチャージ信号PC<0>~PC<1>を同時にHighにしてもよい。また、制御信号NSEはカラム選択信号とメモリ動作に必要なタイミング制御信号との論理積で生成してもよいことは言うまでもない。《実施形態4》図10は、本発明の実施形態4における半導体記憶装置の主要構成を示すブロック図である。図11は、図10中のローカルSA回路13Bの詳細構成例を示す回路図である。図10において、実施形態1で示す図1と明確に異なるブロックは、図11で示すローカルSA回路13Bと、ローカルSA制御回路12とである。図11で示すローカルSA回路13Bでは、前述のローカルSA回路2のNチャンネルトランジスタ9a及び9bのソースに制御信号NSEを接続した構成にしている。以上の構成を備えた半導体記憶装置の書き込み動作及び読み出し動作は、図4で示すタイミングチャートに制御信号NSE<0>を加えただけで表せる。制御信号NSE<0>は例えばカラム選択信号に由来して生成された論理信号であって、プリチャージ信号PC<0>と正反対の論理値でよく、かつ同じタイミングか又は少し遅いタイミングでLowに立ち下がり、プリチャージ信号PC<0>と同じタイミングでHighに立ち上がる制御信号でよく、その他の制御信号NSE<1>はHighを維持している。本実施形態によれば、実施形態1の効果に加えて、選択されたメモリセル1につながるローカルSA回路13Bに接続された制御信号NSE<0>以外の制御信号NSE<1>がHighを維持されることで、グローバルビット線GBL<0>/NGBL<0>及びGBL<1>/NGBL<1>とローカルSA回路13Bを通じてつながった非選択メモリセル1につながるローカルビット線LBL<1>/NLBL<1>及びLBL<3>/NLBL<3>に、グローバルビット線GBL<0>/NGBL<0>及びGBL<1>/NGBL<1>のデータを書き込む動作、すなわちローカルSA回路13BのNチャンネルトランジスタ9a又は9bによってローカルビット線LBL<1>又はNLBL<1>、及びLBL<3>又はNLBL<3>の一方をプルダウンしてしまうことによる無駄なプリチャージ電力の消費を抑制することができる。また、実施形態3のローカルSA回路13AのNチャンネルトランジスタ14を削減できるため、実施形態1の省面積効果と実施形態3の低消費電力効果とを同時に実現できる。なお、本実施形態ではプリチャージ信号PC<0>のみHighになっているが、書き込み時の貫通電流の増加を避けるため全てのプリチャージ信号PC<0>~PC<1>を同時にHighにしてもよい。以上、実施形態1~4を説明してきたが、これらの実施形態を任意に組み合わせて実施することも可能である。また、図3、図9又は図11の構成をグローバルSA回路に利用することも可能である。"