"電圧制御形のスイッチング素子を駆動対象スイッチング素子とし、外部入力信号に基づき、前記駆動対象スイッチング素子をオン状態又はオフ状態とするための操作信号を生成して出力する信号生成手段と、前記信号生成手段から出力される操作信号に基づき、前記駆動対象スイッチング素子の開閉制御端子の電荷の充放電処理を行う充放電処理手段とを備えるスイッチング素子の駆動回路において、前記開閉制御端子の電圧の検出結果に関する信号を出力する電圧検出手段と、前記充放電処理に用いられる電気経路とは別の電気経路であって且つ前記駆動対象スイッチング素子をオフ状態とする電位を有する部材と前記開閉制御端子との間を接続するオフ保持用経路と、前記オフ保持用経路を開閉するオフ保持用スイッチング素子と、前記操作信号を入力として前記駆動対象スイッチング素子のオン操作指令期間であると判断されることに基づき、前記オフ保持用スイッチング素子をオフ状態とする処理を行い、前記操作信号を入力として前記駆動対象スイッチング素子のオフ操作指令期間であると判断されて且つ、前記電圧検出手段の出力信号を入力として前記開閉制御端子の電圧が低いと判断されることに基づき、前記オフ保持用スイッチング素子をオン状態とする処理を行うオフ保持処理手段とを備え、当該駆動回路は、前記開閉制御端子の電圧が変化してからその変化が前記電圧検出手段を介して前記オフ保持処理手段によって把握されるまでの時間を、前記操作信号を入力として前記オフ保持処理手段によって把握される前記駆動対象スイッチング素子のオン操作指令時間の最小値以下とするように構成されてなることを特徴とするスイッチング素子の駆動回路。当該駆動回路は、前記電圧検出手段及び前記信号生成手段のそれぞれとして、入力電圧に応じて論理H及び論理Lのいずれかの信号を前記オフ保持処理手段に出力する同一構成の回路を備えて構成されてなるものであることを特徴とする請求項1記載のスイッチング素子の駆動回路。前記電圧検出手段及び前記信号生成手段のそれぞれは、前記入力電圧と基準となる電圧との比較に基づき論理H及び論理Lのいずれかの信号を出力するシュミットトリガ回路を備えて構成されることを特徴とする請求項2記載のスイッチング素子の駆動回路。前記電圧検出手段及び前記信号生成手段のそれぞれは、前記入力電圧と基準となる電圧との比較に基づき論理H及び論理Lのいずれかの信号を出力する差動対回路であることを特徴とする請求項2記載のスイッチング素子の駆動回路。前記電圧検出手段及び前記信号生成手段のそれぞれは、前記入力電圧と基準となる電圧との比較に基づき論理H及び論理Lのいずれかの信号を出力するコンパレータ回路であることを特徴とする請求項2記載のスイッチング素子の駆動回路。ところで、上記IGBTのゲート及びコレクタ間等には、寄生容量が存在する。ここで、IGBTのコレクタ及びエミッタ間等にノイズが重畳すると、このノイズが寄生容量を介してゲートに伝播することに起因して、ゲートの電圧が変動し得る。この場合、IGBTをオフ操作しているにもかかわらず、IGBTが誤ってオン状態とされるおそれがある。こうした問題を解決すべく、放電経路及び放電経路とは別の電気経路であって且つIGBTのゲート及びエミッタ間を短絡するためのオフ保持用スイッチング素子と、オフ保持用スイッチング素子をオンオフ操作するオフ保持回路とを備えるスイッチング素子の駆動回路も提案されている。詳しくは、オフ保持回路は、充電処理の実行中であると判断されることに基づき、オフ保持用スイッチング素子をオフ状態とさせ、放電処理の実行中であると判断されて且つゲート電圧が低いと判断されることに基づき、オフ保持用スイッチング素子をオン状態とさせる。これにより、IGBTをオフ状態とすべき期間において、IGBTが誤ってオン状態とされることの抑制を図っている。ここで、放電処理の実行中において、IGBTのゲート電圧が実際には低くなっていないにもかかわらず、オフ保持回路によってオフ保持用スイッチング素子がオン状態とされるおそれがあることが本発明者らによって見出された。この場合、サージ電圧の発生に起因してIGBTの信頼性が低下するおそれがある。本発明は、上記課題を解決するためになされたものであり、その目的は、駆動対象スイッチング素子の信頼性の低下を好適に抑制することのできるスイッチング素子の駆動回路を提供することにある。以下、上記課題を解決するための手段、及びその作用効果について記載する。請求項1記載の発明は、電圧制御形のスイッチング素子を駆動対象スイッチング素子とし、外部入力信号に基づき、前記駆動対象スイッチング素子をオン状態又はオフ状態とするための操作信号を生成して出力する信号生成手段と、前記信号生成手段から出力される操作信号に基づき、前記駆動対象スイッチング素子の開閉制御端子の電荷の充放電処理を行う充放電処理手段とを備えるスイッチング素子の駆動回路において、前記開閉制御端子の電圧の検出結果に関する信号を出力する電圧検出手段と、前記充放電処理に用いられる電気経路とは別の電気経路であって且つ前記駆動対象スイッチング素子をオフ状態とする電位を有する部材と前記開閉制御端子との間を接続するオフ保持用経路と、前記オフ保持用経路を開閉するオフ保持用スイッチング素子と、前記操作信号を入力として前記駆動対象スイッチング素子のオン操作指令期間であると判断されることに基づき、前記オフ保持用スイッチング素子をオフ状態とする処理を行い、前記操作信号を入力として前記駆動対象スイッチング素子のオフ操作指令期間であると判断されて且つ、前記電圧検出手段の出力信号を入力として前記開閉制御端子の電圧が低いと判断されることに基づき、前記オフ保持用スイッチング素子をオン状態とする処理を行うオフ保持処理手段とを備え、当該駆動回路は、前記開閉制御端子の電圧が変化してからその変化が前記電圧検出手段を介して前記オフ保持処理手段によって把握されるまでの時間を、前記操作信号を入力として前記オフ保持処理手段によって把握される前記駆動対象スイッチング素子のオン操作指令時間の最小値以下とするように構成されてなることを特徴とする。本発明者らは、開閉制御端子の電圧が実際には低くなっていないにもかかわらず、オフ保持用スイッチング素子が誤ってオン状態とされる事態が発生する要因について詳細に検討した。そして、この要因として、開閉制御端子の電圧が変化してからその変化が電圧検出手段の出力信号に現れるまでの時間が長くなることで、開閉制御端子の電圧の変化をオフ保持処理手段が速やかに把握できないことがあることを突き止めた。この点に鑑み、上記発明では、開閉制御端子の電圧が変化してからその変化が電圧検出手段を介してオフ保持処理手段によって把握されるまでの時間を、操作信号を入力としてオフ保持処理手段によって把握される上記オン操作指令時間の最小値以下とするようにスイッチング素子の駆動回路を構成する。こうした構成によれば、放電処理の実行中において、開閉制御端子の電圧の変化をオフ保持処理手段が速やかに把握することができる。これにより、開閉制御端子の電圧が実際には高いにもかかわらず、オフ保持用スイッチング素子がオン状態とされることを抑制することができる。したがって、駆動対象スイッチング素子の信頼性の低下を好適に抑制することができる。請求項2記載の発明は、請求項1記載の発明において、当該駆動回路は、前記電圧検出手段及び前記信号生成手段のそれぞれとして、入力電圧に応じて論理H及び論理Lのいずれかの信号を前記オフ保持処理手段に出力する同一構成の回路を備えて構成されてなるものであることを特徴とする。請求項3記載の発明は、請求項2記載の発明において、前記電圧検出手段及び前記信号生成手段のそれぞれは、前記入力電圧と基準となる電圧との比較に基づき論理H及び論理Lのいずれかの信号を出力するシュミットトリガ回路を備えて構成されることを特徴とする。請求項4記載の発明は、請求項2記載の発明において、前記電圧検出手段及び前記信号生成手段のそれぞれは、前記入力電圧と基準となる電圧との比較に基づき論理H及び論理Lのいずれかの信号を出力する差動対回路であることを特徴とする。請求項5記載の発明は、請求項2記載の発明において、前記電圧検出手段及び前記信号生成手段のそれぞれは、前記入力電圧と基準となる電圧との比較に基づき論理H及び論理Lのいずれかの信号を出力するコンパレータ回路であることを特徴とする。第1の実施形態以下、本発明にかかるスイッチング素子の駆動回路を、車載主機としての回転機に接続される電力変換回路の駆動回路に適用した第1の実施形態について、図面を参照しつつ説明する。図1に、本実施形態にかかる制御システムの全体構成を示す。図示されるように、モータジェネレータ10は、車載主機であり、図示しない駆動輪に機械的に連結されている。モータジェネレータ10は、インバータINV及び昇圧コンバータCNVを介して高電圧バッテリ12に接続されている。ここで、昇圧コンバータCNVは、コンデンサCと、コンデンサCに並列接続された一対のスイッチング素子Scp,Scnと、一対のスイッチング素子Scp,Scnの接続点と高電圧バッテリ12の正極とを接続するリアクトルLとを備えて構成されている。詳しくは、昇圧コンバータCNVは、スイッチング素子Scp,Scnのオンオフによって、高電圧バッテリ12の電圧例えば百V以上を所定の電圧例えば666Vを上限として昇圧するものである。一方、インバータINVは、スイッチング素子Sup,Sunの直列接続体と、スイッチング素子Svp,Svnの直列接続体と、スイッチング素子Swp,Swnの直列接続体とを備えて構成されており、これら各直列接続体の接続点がモータジェネレータ10のU,V,W相にそれぞれ接続されている。これらスイッチング素子S=u,v,w,c;=p,nとして、本実施形態では、絶縁ゲートバイポーラトランジスタIGBTが用いられている。そして、これらにはそれぞれ、ダイオードDが逆並列に接続されている。制御装置18は、低電圧バッテリ20を電源とする制御装置である。制御装置18は、モータジェネレータ10を制御対象とし、その制御量を所望に制御すべく、インバータINVや昇圧コンバータCNVを操作する。詳しくは、制御装置18は、インターフェース22及びドライブユニットDUを介して、昇圧コンバータCNVのスイッチング素子Scp,Scnや、インバータINVのスイッチング素子Sup,Sun,Svp,Svn,Swp,Swnを操作する。インターフェース22は、高電圧バッテリ12を備える高電圧システムと低電圧バッテリ20を備える低電圧システムとの間を絶縁しつつ、これらの間の信号の授受を行うための機器である。本実施形態では、インターフェース22として、フォトカプラが用いられている。次に、図2を用いて、上記ドライブユニットDUの構成を説明する。図示されるように、ドライブユニットDUは、1チップ化された半導体集積回路であるドライブIC24と、電源25,28とを備えている。ドライブIC24の備える信号生成部26の入力端子には、抵抗体30,32の直列接続体を介して電源25が接続されている。また、抵抗体30及び抵抗体32の接続点には、ドライブIC24の端子T1を介して、インターフェース22としてのフォトカプラの2次側フォトトランジスタのコレクタが接続されており、フォトトランジスタのエミッタは接地されている。なお、フォトカプラの1次側フォトダイオードは、制御装置18に接続されている。こうした構成において、スイッチング素子Sのそれぞれに対応するフォトダイオードに制御装置18によって通電されない場合、フォトトランジスタがオフ状態とされる。このため、信号生成部26には電源25の電圧が印加されることとなる。すなわち、信号生成部26の入力電圧Viが高くなる。一方、フォトダイオードに制御装置18によって通電される場合には、フォトトランジスタがオン状態とされる。このため、信号生成部26は抵抗体30及びフォトトランジスタを介して接地されることとなる。すなわち、信号生成部26の入力電圧Viが低くなる。信号生成部26は、入力電圧Viに基づき、昇圧コンバータCNVのスイッチング素子Scp,Scnをオンオフ操作するための操作信号gcp、gcn又はインバータINVのスイッチング素子Sup,Sun,Svp,Svn,Swp,Swnをオンオフ操作するための操作信号gup,gun,gvp,gvn,gwp,gwn以下、操作信号gを生成する機能を有している。本実施形態では、信号生成部26として、図3Aに示すように、シュミットトリガ回路シュミットトリガ付きバッファを用いている。ここで、本実施形態においてシュミットトリガ回路を採用するのは、この回路が論理値を反転させるための閾値にヒステリシスを有することを利用して信号生成部26の入力電圧Viに重畳するノイズを適切に除去すること、及び入力電圧Viの変化に対する信号生成部26の応答性を向上させることを目的とするためである。上記操作信号gの生成手法について具体的に説明すると、入力電圧Viが第1の閾値α1を上から下に跨ぐ場合、信号生成部26は、操作信号gの論理をHからLに反転させて出力する。一方、入力電圧Viが、第1の閾値α1よりも大きい第2の閾値α2を下から上に跨ぐ場合、信号生成部26は、操作信号gの論理をLからHに反転させて出力する。ちなみに、高電位側の操作信号gpと、対応する低電位側の操作信号gnとは、互いに相補的な信号となっている。図2の説明に戻り、信号生成部26から出力された操作信号gは、駆動制御部34に入力される。駆動制御部34は、信号生成部26から出力される操作信号gに基づき、スイッチング素子Sを駆動させる機能を有する。ここで、スイッチング素子Sを駆動させるための構成について説明すると、電源28は、所定電圧例えば15Vを有するものであり、PチャネルMOS電界効果トランジスタ充電用スイッチング素子36を介して、ドライブIC24の端子T2に接続されている。端子T2は、充電用抵抗体38を介してスイッチング素子Sの開閉制御端子ゲートに接続されている。なお、以降、電源28から端子T2を介してスイッチング素子Sのゲートに至るまでの電気経路を充電経路と称すこととする。スイッチング素子Sのゲートは、さらに、放電用抵抗体40を介して端子T3に接続されている。端子T3は、NチャネルMOS電界効果トランジスタ放電用スイッチング素子42を介して端子T4に接続され、端子T4は、スイッチング素子Sの出力端子エミッタに接続されている。なお、スイッチング素子Sのゲート及びエミッタ間には、コンデンサ44が接続されている。また、以降、スイッチング素子Sのゲートから端子T3を介して端子T4に至るまでの電気経路を放電経路と称すこととする。こうした構成において、駆動制御部34は、信号生成部26から出力される操作信号gに基づき、充電用スイッチング素子36及び放電用スイッチング素子42を相補的にオンオフ操作することでスイッチング素子Sを駆動させる。より具体的には、論理Lの操作信号gが入力されるスイッチング素子Sのオン操作指令期間であると判断された場合、充電用スイッチング素子36をオン状態として且つ放電用スイッチング素子42をオフ状態とすることで、スイッチング素子Sのゲートの充電処理がなされる。一方、論理Hの操作信号gが入力されるスイッチング素子Sのオフ操作指令期間であると判断された場合、充電用スイッチング素子36をオフ状態として且つ放電用スイッチング素子42をオン状態とすることで、スイッチング素子Sのゲートの放電処理がなされる。なお、高電位側のスイッチング素子Spと、対応する低電位側のスイッチング素子Snとは、交互にオン状態とされる。ちなみに、本実施形態において、操作信号gの論理がLの場合にゲートの充電処理を行う構成いわゆるアクティブローを採用しているのは、例えば低電圧システム側の何らかの異常によってフォトダイオードに通電することができなくなる場合にゲートの放電処理が行われるようにすることで、スイッチング素子S等の信頼性の低下を回避するためである。上記ドライブユニットDUは、さらに、スイッチング素子Sのゲート及びエミッタ間を短絡するためのNチャネルMOS型電界効果トランジスタオフ保持用スイッチング素子46を備えている。オフ保持用スイッチング素子46は、スイッチング素子Sのゲート及びエミッタ間を低抵抗にて接続すべく、スイッチング素子Sに極力近接して設けられている。そして、スイッチング素子Sのゲート及びエミッタ間を接続させる経路のうち、オフ保持用スイッチング素子46を備えるオフ保持用経路47のインピーダンスは、放電経路のインピーダンスよりも低くなるように設定されている。これは、上記操作信号gに応じてスイッチング素子Sがオフ状態とされている際、スイッチング素子Sの入力端子コレクタや出力端子エミッタとゲートとの間の寄生容量を介してゲートに高周波ノイズが重畳することで、スイッチング素子Sが誤ってオン状態とされる事態を回避するための設定である。上記オフ保持用スイッチング素子46のゲートは、端子T5を介してドライブIC24内のオフ保持回路48に接続されている。オフ保持回路48は、端子T2の印加電圧ゲート電圧Vgeを検出するゲート電圧検出部50の出力信号GPRと、信号生成部26から出力される操作信号INとに基づき、オフ保持用スイッチング素子46をオンオフ操作する処理を行うものである。ちなみに、本実施形態では、信号生成部26からオフ保持回路48に入力される操作信号INと、駆動制御部34に入力される操作信号gとを相違させるべく、信号生成部26を、操作信号g,操作信号INのそれぞれに対応するシュミットトリガ回路によって構成している。ここで、操作信号g,INのそれぞれを相違させる手法について説明すると、具体的には、入力電圧Viが、第1の閾値α1よりも小さい第3の閾値α3を上から下に跨ぐ場合、信号生成部26は、操作信号INの論理をHからLに反転させて出力する。一方、入力電圧Viが、第2の閾値α2よりも大きい第4の閾値α4を下から上に跨ぐ場合、信号生成部26は、操作信号INの論理をLからHに反転させて出力する。ゲート電圧検出部50は、図3Bに示すように、抵抗体52,54の直列接続体と、シュミットトリガ回路56とからなる回路である。詳しくは、抵抗体52,54の直列接続体の一端は端子T2に接続され、他端は接地されている。また、抵抗体52,54の直列接続体の接続点は、シュミットトリガ回路56の入力端子に接続されている。なお、本実施形態では、シュミットトリガ回路56の有するヒステリシスが非常に小さいものとし、シュミットトリガ回路56の出力信号の論理を反転させるための閾値電圧を1つにすることとする。ここで、閾値電圧βは、例えばスイッチング素子Sのミラー電圧の想定値よりもやや低い値に設定すればよい。また、本実施形態において、抵抗体52,54によって分圧されたゲート電圧Vgeがシュミットトリガ回路56の入力端子に印加される構成とするのは、シュミットトリガ回路56の信頼性を維持するためである。つまり、シュミットトリガ回路の入力電圧は通常、信頼性を維持する観点から所定の低電圧例えば5V以下とすることが要求される。こうした構成において、ゲート電圧Vgeが抵抗体52,54によって分圧されたものがシュミットトリガ回路56の入力端子に印加され、この印加電圧が閾値電圧βを下から上に跨ぐ場合、ゲート電圧検出部50は、出力信号GPRの論理をLからHに反転させて出力する。一方、上記印加電圧が上記閾値電圧βを上から下に跨ぐ場合、ゲート電圧検出部50は、出力信号GPRの論理をHからLに反転させて出力する。上記オフ保持回路48は、図4Aに示すように、NOT回路48a及びAND回路48bを備えて構成されている。詳しくは、NOT回路48aには、ゲート電圧検出部50の出力信号GPRが入力される。また、NOT回路48aの出力信号及び信号生成部26から出力される操作信号INのそれぞれは、AND回路48bに入力される。そして、AND回路48bの出力端子は、オフ保持用スイッチング素子46のゲートに接続されている。こうした構成によれば、図4Bに示すように、オフ保持回路48に、論理Lの操作信号INが入力されると判断された場合や、論理Hの出力信号GPRが入力されると判断された場合、オフ保持回路48から論理Lの信号OFKが出力される。これにより、オフ保持用スイッチング素子46がオフ状態とされる。すなわち、ゲートの充電処理がなされる場合や、ゲートの放電処理がなされて且つゲート電圧Vgeが高い場合、オフ保持用スイッチング素子46がオフ状態とされる。一方、オフ保持回路48に、論理Hの操作信号INが入力されて且つ論理Lの出力信号GPRが入力されると判断された場合には、オフ保持回路48から論理Hの信号OFKが出力される。これにより、オフ保持用スイッチング素子46がオン状態とされる。すなわち、ゲートの放電処理がなされて且つゲート電圧Vgeが低い場合には、オフ保持用スイッチング素子46がオン状態とされる。次に、図5を用いて、本実施形態にかかるオフ保持用スイッチング素子46の動作態様について説明する。詳しくは、図5aは、信号生成部26の入力電圧Viの推移を示し、図5bは、信号生成部26から駆動制御部34に入力される操作信号gの推移を示し、図5cは、ゲート電圧Vgeの推移を示し、図5dは、信号生成部26からオフ保持回路48に入力される操作信号INの推移を示し、図5eは、ゲート電圧検出部50の出力信号GPRの推移を示し、図5fは、オフ保持回路48の出力信号OFKの推移を示す。図示される例では、時刻t1において、入力電圧Viが第1の閾値α1を上から下に跨ぐことで、操作信号gが論理Hから論理Lに反転される。これにより、ゲートの放電処理からゲートの充電処理に移行される。そして、時刻t2において、入力電圧Viが第3の閾値α3を上から下に跨ぐことで、操作信号INが論理Hから論理Lに反転される。これにより、オフ保持回路48の出力信号OFKが論理Hから論理Lに反転されることで、オフ保持用スイッチング素子46がオフ状態とされ、ゲート電圧Vgeの上昇が開始される。その後、時刻t3において、ゲート電圧Vgeが閾値電圧βを下から上に跨ぐことで、ゲート電圧検出部50の出力信号GPRが論理Lから論理Hに反転される。そして、ゲートの充電処理が継続された後、時刻t4において、入力電圧Viが第2の閾値α2を下から上に跨ぐことで、操作信号gが論理Lから論理Hに反転される。これにより、ゲートの充電処理からゲートの放電処理に移行され、ゲート電圧Vgeが低下し始める。その後、時刻t5において、入力電圧Viが第4の閾値α4を下から上に跨ぐことで、操作信号INが論理Lから論理Hに反転される。そして、ゲートの放電処理が継続されてゲート電圧Vgeが閾値電圧βを上から下に跨ぐ時刻t6において、ゲート電圧検出部50の出力信号GPRが論理Hから論理Lに反転される。これに伴い、オフ保持回路48の出力信号OFKが論理Lから論理Hに反転され、オフ保持用スイッチング素子46がオン状態とされる。このように、本実施形態では、オフ保持回路48によってオフ保持用スイッチング素子46を適切に操作することができる。これは、信号生成部26及びゲート電圧検出部50のそれぞれをシュミットトリガ回路によって構成することで、ゲート電圧Vgeが閾値電圧βを跨いでからゲート電圧検出部50の出力信号の論理が反転するまでの時間を、オフ保持回路48に入力される操作信号INの論理がLに反転されてからHに反転されるまでの時間オン操作指令時間以下としたことによるものである。特に本実施形態では、ゲート電圧Vgeが閾値電圧βを跨いでからゲート電圧検出部50の出力信号の論理が反転するまでの時間を、オン操作指令時間として想定される最小値以下とするようにしている。これに対し、ゲート電圧検出部50として、図6に示すコンパレータ回路を採用する従来技術では、オフ保持用スイッチング素子46をオフ状態とすべき期間において、このスイッチング素子46がオン状態とされる事態が発生し得る。以下、これについて説明する。まず、従来技術にかかるゲート電圧検出部50の回路構成について説明すると、コンパレータ58の反転入力端子には、基準電圧Vrefを有する電源60が接続されている。また、コンパレータ58の非反転入力端子には、端子T2が接続されている。ここで、基準電圧Vrefは、例えばミラー電圧よりもやや低い値に設定すればよい。こうした構成によれば、ゲート電圧Vgeが基準電圧Vrefを上回る場合、ゲート電圧検出部50の出力信号が論理Lから論理Hに反転し、ゲート電圧Vgeが基準電圧Vrefを下回る場合、ゲート電圧検出部50の出力信号が論理Hから論理Lに反転する。次に、図7を用いて、従来技術にかかるオフ保持用スイッチング素子46の動作態様について説明する。なお、図7a~図7fは、先の図5a~図5fに対応しており、図7a,図7b,図7dに示す波形は、先の図5a,図5b,図5dに示す波形と同じである。また、図7において、時刻t1~t5は、先の図5の時刻t1~t5に対応している。図示される例では、時刻t3においてゲート電圧Vgeが基準電圧Vrefを実際に上回るものの、ゲート電圧検出部50の出力信号の論理がLからHに反転するのは時刻t5以降のt6となっている。これは、ゲート電圧Vgeが基準電圧Vref閾値電圧βを跨いでから、ゲート電圧検出部50の出力信号GPRの論理が反転するまでに要する時間が、シュミットトリガ回路よりもコンパレータ回路の方が長くなることによるものである。このため、時刻t3の後、出力信号GPRの論理がHとされるべき期間において論理Lとされることで、操作信号INが論理Lから論理Hに反転する時刻t5において、オフ保持回路48の出力信号OFKが論理Lから論理Hに反転される。これにより、ゲート電圧Vgeが高い状態でオフ保持用スイッチング素子46がオフ状態とされることで、ゲート電圧Vgeが急激に低下する。したがって、サージ電圧が発生することに起因して、スイッチング素子S等の信頼性が低下する。なお、このような問題は、オフ保持回路48によって把握される上記オン操作指令時間フォトダイオードの通電時間が短い状況下において生じやすいことが本発明者らによって調べられている。これは、ゲート電圧Vgeが基準電圧Vrefを跨いでからゲート電圧検出部50の出力信号GPRの論理が反転するまでの時間に対して、オン操作指令時間が短くなることで、充電処理が実行される期間において上記出力信号GPRの論理がLからHに反転しないことによるものである。以上詳述した本実施形態によれば、以下の効果が得られるようになる。信号生成部26及びゲート電圧検出部50のそれぞれを、シュミットトリガ回路を備えて構成した。このため、ゲート電圧Vgeが閾値電圧βを跨いでからゲート電圧検出部50の出力信号の論理が反転するまでの時間を、上記オン操作指令時間の最小値以下とすることができる。これにより、ゲート電圧Vgeが高い状態において、オフ保持用スイッチング素子46がオン状態とされる事態の発生を好適に抑制することができる。さらに、信号生成部26を応答時間の短いシュミットトリガ回路にて構成したため、充電放電処理の指示時間が短い場合であっても、これに対応した操作信号g,INを極力応答遅れなく生成することもできる。第2の実施形態以下、第2の実施形態について、先の第1の実施形態との相違点を中心に図面を参照しつつ説明する。本実施形態では、信号生成部26及びゲート電圧検出部50のそれぞれを、図8に示すように、PNP型バイポーラトランジスタにて構成される差動対回路とする。なお、本実施形態においては、信号生成部26及びゲート電圧検出部50のそれぞれを同一の構成とするため、信号生成部26を主にして説明する。図示されるように、差動対回路は、電源62、定電流源64及びPNP型バイポーラトランジスタ以下、第1,2のスイッチング素子66a,66bを備えて構成されている。詳しくは、電源62は、定電流源64に接続されている。定電流源64は、第1のスイッチング素子66a及び抵抗体68の直列接続体と、第2のスイッチング素子66bとの並列接続体を介して接地されている。具体的には、定電流源64には、第1,2のスイッチング素子66a,66bのエミッタが接続されており、第1のスイッチング素子66aのコレクタには、抵抗体68が接続されている。第1のスイッチング素子66aのベースには、入力電圧Viが印加される。また、第2のスイッチング素子66bのベースには、基準電圧Vrefを有する電源70が接続されている。なお、基準電圧Vrefは、インターフェース22としてのフォトダイオードに通電されていない場合における入力電圧Viよりも十分に低い値に設定される。より詳しくは、上記基準電圧Vrefは、例えば、信号生成部26の入力端子が接地される場合の電圧と、電源25の電圧との中間値に設定すればよい。また、ゲート電圧検出部50においては、基準電圧Vrefは、例えば先の図6の電源60の有する基準電圧と同じ値に設定すればよい。一方、電源62と定電流源64との接続点は、抵抗体72及びNPN型バイポーラトランジスタ以下、第3のスイッチング素子66cの直列接続体を介して接地されている。詳しくは、第3のスイッチング素子66cのコレクタは抵抗体72に接続されるとともに、エミッタは接地されている。また、第3のスイッチング素子66cのベースは、第1のスイッチング素子66aと抵抗体68との接続点に接続されている。なお、抵抗体72と第3のスイッチング素子66cとを接続する電気経路上には、信号生成部26の出力端子74が設けられている。こうした構成において、入力電圧Viが基準電圧Vrefを上回る場合、第2のスイッチング素子66bを流れるコレクタ電流が増大する。この場合、第3のスイッチング素子66cをオン状態とさせるのに十分なベース電流が流れず、第3のスイッチング素子66cはオフ状態とされる。このため、出力端子74には電源62の電圧が印加される。すなわち、出力端子74からは、論理Hの信号が出力されることとなる。一方、入力電圧が基準電圧Vrefを下回る場合、第1のスイッチング素子66aを流れるコレクタ電流が増大する。この場合、第3のスイッチング素子66cのベース電流が増大することで、このスイッチング素子66cがオン状態とされ、出力端子74が接地される。すなわち、出力端子74からは、論理Lの信号が出力されることとなる。このように、本実施形態では、信号生成部26及びゲート電圧検出部50のそれぞれを共通の上記差動対回路とした。これにより、ゲート電圧Vgeが基準電圧Vrefを跨いでからゲート電圧検出部50の出力信号の論理が反転するまでの時間を、オン操作指令時間の最小値以下とすることができる。第3の実施形態以下、第3の実施形態について、先の第2の実施形態との相違点を中心に図面を参照しつつ説明する。本実施形態では、信号生成部26及びゲート電圧検出部50のそれぞれを、上記第2の実施形態の差動対回路に代えて、図9に示すダーリントン接続された差動対回路とする。詳しくは、本実施形態における差動対回路は、電源76、定電流源78a~78c、及びPNP型バイポーラトランジスタ以下、第1~第4のスイッチング素子80a~80dを備えて構成されている。電源76は、定電流源78a及び第1のスイッチング素子80aの直列接続体を介して接地されており、また、定電流源78b及び第2のスイッチング素子80bの直列接続体を介しても接地されている。ここで、第1のスイッチング素子80aと第2のスイッチング素子80bとはダーリントン接続されている。具体的には、第2のスイッチング素子80bのベースは、第1のスイッチング素子80aのエミッタに接続されている。また、第1,2のスイッチング素子80a,80bのエミッタのそれぞれは、定電流源78a,78bのそれぞれに接続されており、これらスイッチング素子80a,80bのコレクタは接地されている。電源76は、さらに、定電流源78b、第3のスイッチング素子80c及び抵抗体82の直列接続体を介して接地されており、また、定電流源78c及び第4のスイッチング素子80dの直列接続体を介しても接地されている。ここで、第3のスイッチング素子80cと第4のスイッチング素子80dとはダーリントン接続されている。具体的には、第3のスイッチング素子80cのベースは、第4のスイッチング素子80dのエミッタに接続されている。また、第3,4のスイッチング素子80c,80dのエミッタのそれぞれは、定電流源78b,78cのそれぞれに接続されており、これらスイッチング素子80c,80dのコレクタは接地されている。第1のスイッチング素子80aのベースには、入力電圧Viが印加される。また、第4のスイッチング素子80dのベースには、基準電圧Vrefを有する電源84が接続されている。一方、電源76と定電流源78aとの接続点は、抵抗体86及びNPN型バイポーラトランジスタ以下、第5のスイッチング素子80eの直列接続体を介して接地されている。詳しくは、第5のスイッチング素子80eのコレクタは抵抗体86に接続され、エミッタは接地されている。また、第5のスイッチング素子80eのベースは、第3のスイッチング素子80cと抵抗体82との接続点に接続されている。なお、抵抗体86と第5のスイッチング素子80eとを接続する電気経路上には、信号生成部26の出力端子88が設けられている。こうした構成において、入力電圧Viが基準電圧Vrefを上回る場合、第2のスイッチング素子80bを流れるコレクタ電流が増大する。この場合、第5のスイッチング素子80eをオン状態とさせるのに十分なベース電流が流れず、第5のスイッチング素子80eはオフ状態とされる。このため、出力端子88には電源76の電圧が印加される。すなわち、出力端子88からは、論理Hの信号が出力されることとなる。一方、入力電圧Viが基準電圧Vrefを下回る場合、第3のスイッチング素子80cを流れるコレクタ電流が増大する。この場合、第5のスイッチング素子80eのベース電流が増大することで、このスイッチング素子80eがオン状態とされ、出力端子88が接地される。すなわち、出力端子88からは、論理Lの信号が出力されることとなる。このように、本実施形態では、信号生成部26及びゲート電圧検出部50のそれぞれをダーリントン接続された共通の差動対回路とした。これにより、ゲート電圧Vgeが基準電圧Vrefを跨いでからゲート電圧検出部50の出力信号の論理が反転するまでの時間を、オン操作指令時間の最小値以下とすることができる。第4の実施形態以下、第4の実施形態について、先の第2の実施形態との相違点を中心に図面を参照しつつ説明する。本実施形態では、信号生成部26及びゲート電圧検出部50のそれぞれを、上記第2の実施形態の差動対回路に代えて、図10に示すNPN型バイポーラトランジスタで構成された差動対回路とする。詳しくは、本実施形態にかかる差動対回路は、電源90,92、定電流源94、及びNPN型バイポーラトランジスタ以下、第1~3のスイッチング素子96a~96cを備えて構成されている。電源90は、抵抗体98及び第1のスイッチング素子96aの直列接続体を介して定電流源94に接続されている。具体的には、第1のスイッチング素子96aのコレクタは抵抗体98に接続され、エミッタは定電流源94に接続されている。一方、電源92は、抵抗体100、第2のスイッチング素子96b及び抵抗体102の直列接続体を介して上記定電流源94に接続されている。具体的には、第2のスイッチング素子96bのコレクタは抵抗体100に接続されており、エミッタは抵抗体102に接続されている。第1のスイッチング素子96aのベースには、入力電圧Viが印加される。また、第2のスイッチング素子96bのベースには、基準電圧Vrefを有する電源104が接続されている。一方、電源92と抵抗体100との接続点は、抵抗体106及び第3のスイッチング素子96cの直列接続体を介して接地されている。詳しくは、第3のスイッチング素子96cのコレクタは抵抗体106に接続されるとともに、エミッタは接地されている。また、第3のスイッチング素子96cのベースは、第2のスイッチング素子96bと抵抗体102との接続点に接続されている。なお、抵抗体106と第3のスイッチング素子96cとを接続する電気経路上には、信号生成部26の出力端子108が設けられている。こうした構成において、入力電圧Viが基準電圧Vrefを上回る場合、第1のスイッチング素子96aを流れるコレクタ電流が増大する。この場合、第3のスイッチング素子96cをオン状態とさせるのに十分なベース電流が流れず、第3のスイッチング素子96cはオフ状態とされる。このため、出力端子108には電源92の電圧が印加される。すなわち、出力端子108からは、論理Hの信号が出力されることとなる。一方、入力電圧Viが基準電圧Vrefを下回る場合、第2のスイッチング素子96bを流れるコレクタ電流が増大する。この場合、第3のスイッチング素子96cのベース電流が増大することで、このスイッチング素子96cがオン状態とされ、出力端子108が接地される。すなわち、出力端子108からは、論理Lの信号が出力されることとなる。このように、本実施形態では、信号生成部26及びゲート電圧検出部50のそれぞれを、PNP型バイポーラトランジスタにて構成された共通の上記差動対回路とした。これにより、ゲート電圧Vgeが基準電圧Vrefを跨いでからゲート電圧検出部50の出力信号の論理が反転するまでの時間を、オン操作指令時間の最小値以下とすることができる。第5の実施形態以下、第5の実施形態について、先の第1の実施形態との相違点を中心に図面を参照しつつ説明する。本実施形態では、信号生成部26及びゲート電圧検出部50のそれぞれを、図11に示すコンパレータ回路とする。なお、本実施形態においては、信号生成部26及びゲート電圧検出部50のそれぞれを同一の構成とするため、信号生成部26を主にして説明する。図11に示すように、コンパレータ回路は、シュミットトリガ付きコンパレータ回路であり、オペアンプ110及び電源112を備えて構成されている。詳しくは、この回路は、出力信号の論理を反転させるための閾値として、上限電圧Vth及び下限電圧Vtlを有している。オペアンプ110の非反転入力端子には、入力電圧Viが印加される。また、オペアンプ110の反転入力端子には、基準電圧Vrefを有する電源112が接続されている。オペアンプ110の出力端子は、抵抗体114を介してオペアンプ110の非反転入力端子に接続されている。ここで、上限電圧Vth及び下限電圧Vtlは、電源112の基準電圧Vrefと、抵抗体114及び先の図2の抵抗体30の抵抗値とによって定まる。なお、ゲート電圧検出部50をシュミットトリガ付きコンパレータ回路で構成する場合、オペアンプ110の非反転入力端子に新たに抵抗体を接続する構成とすればよい。こうした構成において、入力電圧Viが上限電圧Vthを一旦上回ると、その後入力電圧Viが下限電圧Vtlを下回るまではオペアンプ110から論理Hの信号が出力される。一方、入力電圧Viが下限電圧Vtlを一旦下回ると、その後入力電圧Viが上限電圧Vthを上回るまではオペアンプ110から論理Lの信号が出力される。このように、本実施形態では、信号生成部26及びゲート電圧検出部50のそれぞれを、共通の上記コンパレータ回路とした。これにより、ゲート電圧Vgeが基準電圧Vrefを跨いでからゲート電圧検出部50の出力信号の論理が反転するまでの時間を、オン操作指令時間の最小値以下とすることができる。その他の実施形態なお、上記各実施形態は、以下のように変更して実施してもよい。上記第1の実施形態において、オフ保持回路48に入力される操作信号INとして、駆動制御部34に入力される操作信号gを用いてもよい。信号生成部26及びゲート電圧検出部50として採用されるコンパレータ回路としては、上記第5の実施形態に例示したものに限らない。例えば、先の図6に示したコンパレータ回路であってもよい。ゲート電圧Vgeが変化してからその変化がゲート電圧検出部50を介してオフ保持回路48によって把握されるまでの時間第1の時間を、操作信号INを入力としてオフ保持回路48によって把握されるオン操作指令時間の最小値第2の時間以下とする駆動回路の構成としては、上記各実施形態に例示したものに限らない。シュミットトリガ回路、差動対回路、コンパレータ回路の順に応答時間が速いことに鑑み、第1の時間を第2の時間以下とすることを条件として、例えば、信号生成部26をシュミットトリガ回路によって構成して且つゲート電圧検出部50を差動対回路によって構成したり、信号生成部26を差動対回路によって構成して且つゲート電圧検出部50をコンパレータ回路によって構成したりしてもよい。この場合であっても、オフ保持用スイッチング素子46が誤ってオン状態とされる事態の発生を抑制することはできる。ただし、信号生成部26については、充電用スイッチング素子36及び放電用スイッチング素子42のオンオフ操作速度が過度に低下することを回避すべく、応答時間が過度に長くならない構成とすることが望ましい。上記各実施形態において、操作信号gの論理がHの場合にゲートの充電処理を行う構成いわゆるアクティブハイを採用してもよい。この場合、アクティブハイに対応したインターフェース、信号生成部及び駆動制御部を構成することとなる。ゲート電圧検出部50によって検出される電圧としては、端子T2の電圧に限らない。例えば、オフ保持用経路47のうちオフ保持用スイッチング素子46よりもゲート側の電圧であってもよい。上記実施形態において、入力電圧Vi生成用の電源25をドライブIC24の外に設ける構成としてもよい。駆動対象スイッチング素子としては、IGBTに限らず、例えばパワーMOS電界効果トランジスタであってもよい。モータジェネレータ10としては、車載主機に限らず、例えばシリーズハイブリッド車両に搭載される発電機であってもよい。"