"半導体基板の主面に形成された第1の方向に直線状に延在する複数の第1の溝と、前記第1の溝の下部を埋めこんで形成された第2の絶縁層からなる素子分離領域と、前記半導体基板の主面に形成された第1の方向に直交する第2の方向に直線状に延在する複数の第2の溝と、前記第2の溝の下部を埋め込んで、該第2の溝の内壁上の第5の絶縁膜を介して第2の溝内に形成されたワード線と、前記第1の溝と前記第2の溝とによって前記半導体基板内に区画して形成され、前記半導体基板の主面に対して垂直方向に立設すると共に、上部に活性領域たる不純物拡散領域を有する複数の半導体ピラーと、第1の方向に並ぶ所定数ごとの半導体ピラーの前記上部の側面を介して前記不純物拡散領域に電気的に接続すると共に、前記第2の絶縁層上に形成されたビット線コンタクトと、第1の方向に直線状に延在し、前記ビット線コンタクトに電気的に接続するビット線と、を備えることを特徴とする半導体装置。前記ビット線コンタクトの底面は前記ワード線の上面よりも前記半導体基板の主面側に位置していることを特徴とする請求項1に記載の半導体装置。前記ビット線コンタクトは不純物がドープされたシリコン膜からなることを特徴とする請求項1又は2のいずれかに記載の半導体装置。前記ドープされた不純物は前記不純物拡散領域にドープされている不純物と同じであることを特徴とする請求項1から3のいずれか一項に記載の半導体装置。前記第2の絶縁層上には前記ビット線コンタクトを介して、前記不純物拡散領域の反対側に第3の絶縁膜を備えることを特徴とする請求項1から4のいずれか一項に記載の半導体装置。前記半導体ピラーは前記第1の方向及び前記第2の方向のそれぞれの方向で等ピッチ間隔で配置していることを特徴とする請求項1から5のいずれか一項に記載の半導体装置。前記等ピッチ間隔は前記第1の方向と前記第2の方向とで異なることを特徴する請求項6に記載の半導体装置。前記ビット線は不純物をドープしたポリシリコン膜、窒化タングステン膜及びタングステン膜が順に積層されてなることを特徴する請求項1から7のいずれか一項に記載の半導体装置。前記所定数ごとの半導体ピラー以外の半導体ピラーの上面を介してその不純物拡散領域に電気的に接続するストレージノードコンタクトと、前記ストレージノードコンタクトに電気的に接続するキャパシタと、を備えることを特徴とする請求項1から8のいずれか一項に記載の半導体装置。前記所定数が3であることを特徴とする請求項1から9のいずれか一項に記載の半導体装置。半導体基板の面内に、第1の絶縁膜を用いて第1の方向に直線状に延在する複数の第1の溝を形成すると共に、これによって隣接する第1の溝間に素子形成領域を形成する工程と、前記第1の溝に、前記素子形成領域の上部側面が露出されたままとするように、第1の溝の下部を埋めこんで第2の絶縁膜を形成する工程と、前記素子形成領域の、第1の方向に平行な一対の上部側面のうち一方の上部側面上にのみ、前記第1の溝の下部を埋めこんで第3の絶縁膜を形成する工程と、前記第1の溝を埋め込むように、前記第3の絶縁膜と異なる材料からなる第4の絶縁膜を形成する工程と、前記半導体基板の面内に第1の方向に直交する第2の方向に直線状に延在する複数の第2の溝を形成すると共に、これによって前記素子形成領域を第2の方向で分離して複数の半導体ピラーを形成する工程と、前記第2の溝内の下部に該第2の溝の内壁に形成した第5の絶縁膜を介してワード線を形成すると共に、前記第2の溝内の前記ワード線上に第6の絶縁膜を形成する工程と、第1の方向において所定数の半導体ピラーごとに、第2の方向に並ぶ複数の半導体ピラーの上方に第2の方向に延在する開口を有する第7の絶縁膜を全面に形成する工程と、前記第7の絶縁膜をマスクとして前記第3の絶縁膜よりも前記第4の絶縁膜に対してエッチング速度が高い溶液で湿式エッチングを施して、前記第4の絶縁膜のうち前記開口の形成により露出された第4の絶縁膜を一括して除去して、前記一対の上部側面のうち前記第3の絶縁膜が形成されていない方の上部側面を露出させる工程と、前記第7の絶縁膜を除去する工程と、前記第4の絶縁膜が除去された前記第1の溝内を埋め込むことにより前記露出させた上部側面に接触する、不純物がドープされた第1の半導体膜からなるビット線コンタクトを形成する工程と、前記不純物を前記接触する上部側面を介して前記半導体ピラーの上部に拡散させて拡散領域を形成する工程と、前記ビット線コンタクト上に第1の方向に延在するビット線を形成する工程と、前記半導体ピラーのうち、前記ビット線コンタクトが接触していない半導体ピラー上の前記第1の絶縁膜を除去してその半導体ピラーの上面を露出させ、その上面にストレージノードコンタクトを形成する工程と、を備えることを特徴とする半導体装置の製造方法。前記一方の上部側面上にのみ第3の絶縁膜を形成する工程は、前記素子形成領域の前記一対の上部側面のそれぞれに、前記第1の溝の下部を埋めこんで前記第3の絶縁膜を形成する小工程と、前記第1の溝4内に前記第3の絶縁膜と異なる材料からなる第8の絶縁膜を、前記第3の絶縁膜の上面より低くなるように形成して、前記第1の溝内の前記第8の絶縁膜上に凹部を形成する小工程と、前記凹部の下部を埋めこんで、該凹部を含む全面に第2の半導体膜を形成する小工程と、前記第2の半導体膜にその垂直方向に対して傾いた角度から不純物を注入した後、湿式エッチングを施して、前記第2の半導体膜のうち、前記一方の上部側面と反対側の上部側面上の第3の絶縁膜を介して形成されている第2の半導体膜の部分と、前記第8の絶縁膜上の第2の半導体膜の部分の一部とを除去する小工程と、前記一対の上部側面のうち前記一方の上部側面と反対側の上部側面上の第3の絶縁膜を除去する小工程と、前記第8の絶縁膜を除去する小工程と、前記第2の半導体膜を除去する小工程と、を有することを特徴とする請求項10に記載の半導体装置の製造方法。前記ストレージノードコンタクトに電気的に接続するキャパシタを形成する工程をさらに備えることを特徴とする請求項11又は5のいずれかに記載の半導体装置の製造方法。前記第1の半導体膜がポリシリコン膜であることを特徴とする請求項4から6のいずれか一項に記載の半導体装置の製造方法。前記第3の絶縁膜がシリコン窒化膜であり、前記第8の絶縁膜がシリコン酸化膜であることを特徴とする請求項4から7のいずれか一項に記載の半導体装置の製造方法。前記第2の半導体膜がアモルファスシリコン膜であることを特徴とする請求項5から8のいずれか一項に記載の半導体装置の製造方法。しかしながら、活性領域がビット線に延在する方向に平行な構成であっても、活性領域をT字形状にする上記構成ではT字の凸部分のためにDRAMの高集積化を十分に達成できないという問題があった。そこで、本発明は、以下の構成を採用した。本発明に係る半導体装置は、半導体基板の主面に形成された第1の方向に直線状に延在する複数の第1の溝と、前記第1の溝の下部を埋めこんで形成された第2の絶縁層からなる素子分離領域と、前記半導体基板の主面に形成された第1の方向に直交する第2の方向に直線状に延在する複数の第2の溝と、前記第2の溝の下部を埋め込んで、該第2の溝の内壁上の第5の絶縁膜を介して第2の溝内に形成されたワード線と、前記第1の溝と前記第2の溝とによって前記半導体基板内に区画して形成され、前記半導体基板の主面に対して垂直方向に立設すると共に、上部に活性領域たる不純物拡散領域を有する複数の半導体ピラーと、第1の方向に並ぶ所定数ごとの半導体ピラーにその前記上部の側面を介して前記不純物拡散領域に電気的に接続すると共に、前記第2の絶縁層上に形成されたビット線コンタクトと、第1の方向に直線状に延在し、前記ビット線コンタクトに電気的に接続するビット線と、を備えることを特徴とする。以上のように、本発明は、直線状に並んで配置する活性領域が直線状に並んで配置するビット線と平行な構成であって、ビット線コンタクトが活性領域の半導体ピラーの上部の不純物拡散領域の側面に接触することにより電気的なコンタクトをとる構成なので、従来技術のようにビット線コンタクトを形成するために活性領域をT字状に形成していた構成が不要となりメモリセルの微細化を図ることが可能となる。また、活性領域の側面にコンタクトを形成する構成となるので、平面的な活性領域の面積を増大することなく、活性領域不純物拡散領域とビット線コンタクトとの間の接触面積を増大させることが可能となり、コンタクト抵抗の低下を図ることができる。また、本発明は、トランジスタのゲート電極となるワード線が溝内に埋め込まれており半導体基板表面より上方に突出していない。且つ、ビット線を活性領域に平行に延在する構成としていることからビット線が活性領域を横切らない構成となっており、微細化された状態でもストレージノードコンタクトとなる活性領域の上面の面積を最大限確保することができストレージノードコンタクトの抵抗を低減することができる。以下に、本発明を適用した一実施形態である半導体装置及びその製造方法について、図面を適宜参照しながら説明する。本実施形態においては、半導体装置の一例として、DRAMDynamicRandomAccessMemoryに、本発明を適用した場合を例に挙げて説明する。なお、以下の説明において参照する図面は、本実施形態の半導体装置の製造方法を説明する図面であって、図示される各部の大きさや厚さや寸法等は、実際の半導体装置等の寸法関係とは異なっていることがある。また、以下の説明において例示する材料や寸法等は一例であり、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。以下の実施形態では、実施例を併せて説明するが、具体的に示した材料や寸法等の条件は例示に過ぎない。まず、図1A~図1Cに示す本発明を適用した半導体装置の一例である半導体記憶装置DRAMの構造について説明する。図示した構造は半導体装置の一部を示すものである。なお、図1Aはこの半導体装置100の一部を示す平面レイアウトを示す図である。その内部の構造も一部示している。図1Bは図1Aで示す半導体装置100の切断線A-Aによる断面図、図1Cは図1Aで示す半導体装置100の切断線B-Bによる断面図である。この半導体装置100は、最終的にDRAMとして機能させるものであり、各メモリセルはソース又はドレイン領域不純物拡散領域23a、23b、及びゲート電極17を有するMOSトランジスタと、キャパシタ40とを有する。図1Aにおいてはキャパシタ40の位置を示しているが、図1Bにおいては省略している。なお、本実施形態で説明する半導体装置DRAM100は、図1Aに示すように、6F22F×3Fセル配置Fは最小加工寸法とされている。この半導体装置100は、半導体基板1の主面に形成されたy方向第1の方向に直線状に延在する複数の素子分離溝第1の溝4と、素子分離溝4の下部を埋めこんで形成された素子分離領域第2の絶縁層6と、半導体基板1の主面に形成されたy方向に直交するx方向第2の方向に直線状に延在する複数のワード線形成溝第2の溝14と、ワード線形成溝14の下部を埋めこんで、ワード線形成溝14の内壁上のゲート絶縁膜第5の絶縁膜;図示せずを介してワード線形成溝14内に形成されたワード線17と、素子分離溝4とワード線形成溝14とによって半導体基板1内に区画して形成され、半導体基板1の主面に対して垂直方向に立設すると共に、上部に不純物拡散領域23を有する複数の半導体ピラー1dと、y方向に並ぶ3個ごと3個目ごとの半導体ピラー1dにその上部の側面を介して不純物拡散領域23aに電気的に接続すると共に、素子分離領域6上に形成されたビット線コンタクト22aと、x方向に直線状に延在し、ビット線コンタクト22aに電気的に接続するビット線26と、を備える。上述の、y方向に並ぶ3個ごとの半導体ピラー1dについて以下に説明する。図1Aを参照すると、y方向にはWLワード線17が等ピッチ間隔で4本配置されている。図の右側に記載されているように、下に配置されたWLと、上に配置されたWLは、FSWLFieldShieldWordLineとなっており、y方向に延在する活性領域を電気的に分離するための素子分離領域として設けられている。上下の2本のFSWLに挟まれて配置された2本のWLがトランジスタのゲート電極およびワード線として機能するものである。FSWLは、WLと同一構成で形成されるが、トランジスタのゲート電極およびワード線としては機能しない。FSWLは、いわゆるダミーWLとなる。ここで、ビット線コンタクトは、2本のWLに挟まれた半導体ピラー1d図1Aにおいて、上下方向の中央に位置する半導体ピラーの側面に接触して形成される。DRAMのメモリセルでは、図1Aに示したWL、WL、FSWLの3本のWLが単位構成となってy方向に繰り返し配置される。具体的には、WL、WL、FSWL、WL、WL、FSWLの順に配置される。各WLおよびFSWLの間には半導体ピラーが位置している。ビット線コンタクトはWL、WL間の半導体ピラーに対して形成されるので、y方向には半導体ピラーの3個に1個の割合で、ビット線コンタクトが形成された半導体ピラー1dが出現することとなる。説明を戻すと、この半導体装置100は、上記の上部に不純物拡散領域23aを有する複数の半導体ピラー1d以外の半導体ピラーにおいてはその上面を介してその不純物拡散領域23bに電気的に接続するストレージノードコンタクト30と、ストレージノードコンタクト30に電気的に接続するキャパシタ40と、を備える。本実施形態では、3個ごと3個目ごとの半導体ピラー1dにその上部の側面を介して不純物拡散領域23aにビット線コンタクト22aが電気的に接続する構成であるが、他の個数とすることもできる。半導体基板1は、所定濃度の不純物を含有する基板、例えばp型単結晶シリコン基板からなり、この半導体基板1の面内のうち、素子分離溝第1の溝4の下部を第2の絶縁層が埋め込まれて形成された素子分離領域6はこの場合、STIShallowTrenchIsolationと呼ばれる構造であり、素子形成領域はこの素子分離領域第2の絶縁層6によって絶縁分離された活性領域である。したがって、活性領域は、y方向に延在する各々の素子分離領域6によって挟まれ、素子分離領域6と同じy方向に延在する半導体基板1で構成される。素子分離溝第1の溝4の深さは、ワード線形成溝第2の溝14の深さに対して1.3~2.0倍深くなるように形成される。好ましくは1.6倍とする。本発明に係る半導体装置の製造方法で記載する実施例は、半導体基板1としてp型シリコン基板を用いた場合について説明する。また、各素子形成領域には、x方向第2の方向及びy方向第1の方向のそれぞれに対して平行にマトリックス状に配置する半導体ピラー1dが複数並んで半導体基板1の主面に対して垂直方向に立設している。半導体ピラー1dの上部には不純物拡散領域2323a、23bを有する。不純物拡散領域には、ビット線コンタクト22aに接続する不純物拡散領域23aと、ストレージノードコンタクト30に接続する不純物拡散領域23bとがある。また、半導体基板1には、素子分離領域第2の絶縁層6及び素子形成領域1aを形成した後に形成され、素子形成領域1aに交差する方向であるx方向に直線状に延在するワード線形成溝第2の溝14を有する。ワード線形成溝第2の溝14にはその下部にワード線17が埋め込まれ、その上に第6の絶縁膜18が形成されている。ワード線17には、実際にトランジスタを動作させる機能を有するワード線WLと、トランジスタを動作させる機能を有さずに、素子分離の機能を有するFSWLとがある。すなわち、埋め込みワード線WLと埋め込みワード線素子分離FSWLとは同一の構造を有しているが、機能が異なっている。ここで、埋め込みワード線WLがメモリセルのゲート電極として用いられるのに対して、素子分離用のFSWLは、所定の電位をかけて隣接するトランジスタ間を分離するために設けられている。すなわち、同一の活性領域上で隣接するトランジスタ間は、素子分離用の埋め込みワード線FSWLを所定の電位に維持することで、寄生トランジスタをオフ状態として分離することができる。また、半導体装置100は、x方向に直交するy方向に直線状に延在するビット線BL26を有する。ビット線BL26はビット線コンタクト22aを介して半導体ピラー1dの上部の不純物拡散領域23aに電気的に接続されている。ビット線BL26は不純物をドープしたポリシリコン層24と、窒化タングステンWN膜とタングステンW膜とを順次堆積させることによりW/WN膜メタル膜25との積層構造からなる。ビット線BL26の側面はシリコン窒化膜からなるサイドウォール絶縁膜27によって覆われている。隣接するビット線BL26の側面を覆うサイドウォール絶縁膜27の間は、ストレージノードコンタクト30を形成するためのマスクとして用いられたシリコン酸化膜からなる絶縁膜29で埋め込まれている。ビット線BL26と隣接するストレージノードコンタクト30は、ビット線の側壁に形成されたサイドウォール絶縁膜27を介して相互に絶縁されている。図1Cを参照すると、第2の方向x方向には、ビット線コンタクト22aが接続される半導体ピラー1dが等ピッチ間隔で複数配置されている。各々の半導体ピラー1dの間にはx方向の素子分離領域となる第1の溝4が設けられている。視点を変えると、一つの第1の溝4の両側に接して、それぞれ半導体ピラー1dが設けられている。第1の溝4の下部には素子分離絶縁膜6が埋め込まれている。素子分離絶縁膜6上にはビット線コンタクト22aが設けられている。ビット線コンタクト22aは、第1の溝4に隣接する両側の半導体ピラー1dの内、一方の半導体ピラーの表面を含む上部の側面と接触して設けられている。他の一方の半導体ピラーに対しては、当該半導体ピラーの側面に酸化膜5を介して形成されたサイドウォール絶縁膜7aによって絶縁されている。各々の半導体ピラー1dの上面には第1の絶縁膜2が設けられており、ビット線コンタクトプラグ22aは、素子分離絶縁膜6の上面を底面とし、接続される側の半導体ピラーと第1の絶縁膜2の側面を一方の側壁とし、他の一方の側壁を対向するサイドウォール絶縁膜7aとして構成される溝を埋め込んで設けられている。これによって、ビット線コンタクト22aは、半導体ピラー1dの上部側面と接続される。ビット線コンタクト22aの上面は、各々の半導体ピラーの上面に設けられた第1の絶縁膜の上面と面一となっている。複数のビット線コンタクト22aは、第1の方向に延在する各々の活性領域半導体ピラー1d間に位置しており、各々のビット線コンタクト22aの上面を接続して第1の方向に延在するビット線26が設けられている。したがって、各々のビット線26は、各々直線で構成される活性領域の間に位置して、活性領域と平行な第1の方向に延在する直線で構成される。ビット線コンタクト22aの底面は、埋め込みワード線17の上面よりも浅い位置、すなわち埋め込みワード線17の上面よりも半導体基板表面側に位置するように設けることが望ましい。以上のように、本発明の半導体装置では、上部に不純物拡散領域23を有する半導体ピラー1dが素子分離溝第1の溝4によって区画されており、この第1の溝4の下部を埋めこんで素子分離領域第2の絶縁層6が形成され、この素子分離領域6の上には素子分離溝第1の溝4を埋め込む厚さでビット線コンタクト22aが形成されている。この構成とすることにより、ビット線コンタクト22aは不純物拡散領域23とその側面で接触することになるため、素子分離溝第1の溝4に埋め込まれるビット線コンタクト22aの厚さ深さd1図1Cを適切にとることにより、ビット線コンタクト22aは不純物拡散領域23との接触面積を増大させ、コンタクト抵抗を低下させることができる。素子分離溝第1の溝4に埋め込まれるビット線コンタクト22aの厚さ深さd1は、半導体基板1の主面から25nm程度であるのが望ましい。また、ビット線26を活性領域2323a、23bに平行に延在する構成としていることからビット線26が活性領域2323a、23bを横切らない構成となっている。したがって、微細化された状態でもストレージノードコンタクト30と接触する活性領域23bの上面と、ビット線26およびビット線サイドウォール絶縁膜27とを重ならないように構成することができ、ストレージノードコンタクト30と接触する活性領域23bの上面の面積を最大限確保することができストレージノードコンタクトの抵抗を低減することができる。さらに、図1Cに示したように、本実施例ではビット線をポリシリコン層24とメタル層25との2層構成としているが、下層のポリシリコン層24を省いて、メタル層25だけで構成することもできる。この構成とすれば、ビット線自体の高さを低減でき、ビット線より上方に形成される構造物の加工を容易化できる効果がある。なお、素子形成領域には、実際はメモリセルが多数並んで形成されているものの、図1A~図1Cに示す半導体装置100では、これらのメモリセルを全て図示することが困難なことから、便宜上、素子形成領域内においてメモリセルの数を減らした状態で模式的に示している。以上のような半導体装置100の動作の例を説明すると、図1Bに矢印によって摸式的に示すように、ビット線26からビット線コンタクト22aへ流れた電流はビット線コンタクト22aから半導体ピラー1dの上部の側面を介して不純物拡散領域23aへ流れ、矢印に沿ってワード線17の側面に沿って形成されたチャネルを通って隣接する半導体ピラー1dの上部の不純物拡散領域23bへ流れ、さらにストレージノードコンタクト30を介してキャパシタ40へ流れ込んでキャパシタ40に電荷が蓄積される。半導体装置の製造方法次に、本発明を適用した半導体装置の一例である半導体記憶装置DRAMの製造方法について図2~図20を参照して説明する。図2A~図20Aは各製造工程における平面レイアウトを示す図である。図2B~図20Bはそれぞれ、図2A~図20Aのそれぞれの切断線A-Aによる断面図、図2C~図20Cはそれぞれ、図2A~図20Aのそれぞれの切断線B-Bによる断面図である。なお、以下の説明では、上記半導体装置100と同等の部位については、説明を省略すると共に、図面において同じ符号を付すものとする。素子分離溝の形成工程まず、図2A~図2Cに示すように、半導体基板1の面内に、第1の絶縁膜2を用いてy方向第1の方向に直線状に延在する複数の素子分離溝第1の溝4をx方向第2の方向に離間して並ぶように形成すると共に、これによって隣接する素子分離溝4間に素子形成領域1aを形成する。素子分離溝4は素子分離領域を埋め込むことによって素子分離領域となり、隣接する素子分離領域間に形成された素子形成領域1aは素子形成領域となる。この素子分離領域はこの場合、STIと呼ばれる構造であり、素子形成領域は素子分離領域によって絶縁分離された活性領域である。半導体基板1に素子分離溝4を設けるには、半導体基板1上に、マスク用の絶縁膜第1の絶縁膜2を堆積し、フォトリソグラフィ技術およびドライエッチング技術を用いて、マスク用絶縁膜2、半導体基板1のパターニングを順次行ない、半導体基板1に素子形成領域1aもしくは活性領域を区画するための素子分離溝第1の溝4を形成する。素子分離溝第1の溝4は素子形成領域1aで挟まれた部位だけでなく、素子形成領域1a上に形成されたマスク用の絶縁膜第1の絶縁膜2で挟まれた部位まで含む。具体的には例えば、P型のシリコン基板からなる半導体基板1上に、CVD法によってマスク用のシリコン窒化膜第1の絶縁膜2を堆積し、フォトリソグラフィ技術およびドライエッチング技術を用いて、シリコン窒化膜2、半導体基板1のパターニングを順次行ない、半導体基板1に活性領域1aを区画するためのSTI素子分離溝トレンチ4を形成する。STI素子分離溝トレンチ4で区画された活性領域1aは素子形成領域からなる。活性領域1aとなる領域は図1A~図1Cに示すように、マスク用のシリコン窒化膜2で覆われている。素子分離溝の充填工程次に、図3A~図3Cに示すように、素子分離溝第1の溝4に、素子形成領域1aの上部側面1cが露出されたままとするように、素子分離溝4の下部を埋めこんで第2の絶縁膜6を形成する。具体的には例えば、素子分離溝4の内面を含む全面にCVD法によってシリコン酸窒化膜絶縁膜を形成して、素子分離溝4をシリコン酸窒化膜6で埋め込む。次いで、熱燐酸にてシリコン酸窒化膜第2の絶縁膜6を選択的にエッチバックして、シリコン酸窒化膜6の上面が半導体基板シリコン基板1の上面から25nm程度下になる図3C中の深さd1が25nm程度になるように露出させる。次いで、熱酸化ISSG:InSituSteamGenerationにより酸化させることによって、露出されたシリコン基板面上部側面1c、及びシリコン窒化膜第1の絶縁膜2の表面に厚さ4nm程度の酸化膜5を形成する。ISSGによる酸化はラジカル酸化なので、ほぼ選択比なしで酸化することができる。片側サイドウォールの形成工程次に、素子形成領域1aの、y方向第1の方向に平行な一対の上部側面1c1ca、1cbのうち一方の上部側面1ca上にのみ、第1の溝4の下部を埋めこんで第3の絶縁膜7aを形成する。以下に、この工程の一例について、図3~図9を用いて詳細に説明する。サイドウォールの形成工程まず、図4A~図4Cに示すように、素子形成領域1aのy方向第1の方向に平行な一対の上部側面1ca、1cbのそれぞれに、酸化膜5を介して絶縁膜のサイドウォール第3の絶縁膜77a、7bを形成する。具体的には例えば、素子分離溝4の内面を含む全面にCVD法によってシリコン窒化膜を形成した後、エッチバックしてマスク用絶縁膜2上のシリコン窒化膜を除去して、素子形成領域1aのy方向に平行な一対の一対の上部側面1ca、1cbに酸化膜5を介してシリコン窒化膜からなるサイドウォール77a、7bを形成する。凹部リセスの形成工程次に、図5A~図5Cに示すように、素子分離溝第1の溝4内に第3の絶縁膜77a、7bと異なる材料からなる第8の絶縁膜8を、第3の絶縁膜77a、7bの上面7aa、7baより低くなるように形成して、素子分離溝4内の第8の絶縁膜8上に凹部9を形成する。具体的には例えば、素子分離溝4の内面を含む全面にCVD法によってシリコン酸化膜第3の絶縁膜を形成した後、ドライエッチングを用いてこのシリコン酸化膜第3の絶縁膜をシリコン窒化膜第1の絶縁膜2上のシリコン酸化膜素子分離溝4の内面を含む全面にCVD法によって上記シリコン酸化膜のうち、シリコン窒化膜第1の絶縁膜2上のシリコン酸化膜については図示省略の上面からの深さd2を、例えば30nm程度までエッチバックして素子分離溝4内のそのシリコン酸化膜第3の絶縁膜8の上方に凹部リセス9を形成するように、シリコン酸化膜8を素子分離溝4内に形成する。この工程により、素子分離溝4内のシリコン酸窒化膜6上のシリコン酸化膜第8の絶縁膜8上に、サイドウォール7a及び7bに囲まれた凹部9が形成される。片側サイドウォール形成用マスクの形成工程次に、まず、図6A~図6Cに示すように、凹部9の下部を埋めこんで、凹部9を含む全面に第2の半導体膜10を形成する。すなわち、素子分離溝4の内面を含む全面に、素子分離溝4内の下部を埋めこんで、素子形成領域1aの一対の上部側面1cのうちの一方の上部側面片側1caにサイドウォールを形成するためのマスク用の第2の半導体膜10を形成する。具体的には例えば、素子分離溝4の内面を含む全面に、CVD法により、成膜温度を540°C以下として厚さ10nm程度のアモルファスシリコン膜第2の半導体膜10を形成する。アモルファスシリコン膜第2の半導体膜10は、素子形成領域1aの上部側面素子分離溝4内の内壁に形成された部分側面アモルファスシリコン膜10a、10cと、素子分離溝4内の第3の絶縁膜8上に形成された部分水平アモルファスシリコン膜10bと、シリコン窒化膜2上にシリコン酸化膜図示省略を介して形成された部分上面アモルファスシリコン膜10dとからなる。アモルファスシリコンはエッチング段階で、不均一なエッチングが生じる原因となる結晶粒の影響が現れないという利点がある。図6A~図6Cに示した工程により、素子分離溝4内のシリコン酸窒化膜6上には、素子形成領域1aの上部側面1ca上に酸化膜5を介してサイドウォール7aと、上部側面1cb上に酸化膜5を介してサイドウォール7bと、シリコン酸化膜第8の絶縁膜8と、シリコン酸化膜第8の絶縁膜8上に側面アモルファスシリコン膜10a、水平アモルファスシリコン膜10b及び側面アモルファスシリコン膜10cとが形成される。次に、図7A~図7Cに示すように、第2の半導体膜10にその垂直方向に対して傾いた角度から不純物を注入した後、湿式エッチングを施して、第2の半導体膜10のうち、一方の上部側面1caと反対側の上部側面1cb上の第3の絶縁膜7bを介して形成されている第2の半導体膜の部分10cと、第8の絶縁膜8上の第2の半導体膜の部分10bの一部とを除去する。具体的には例えば、アモルファスシリコン膜10のうち、一方の側面アモルファスシリコン膜10a図6Cにおいて左側のアモルファスシリコン膜の部分と、水平アモルファスシリコン膜10bの一部図6Cにおいて底部に形成されたアモルファスシリコン膜の部分のうち、左側半分程度と、上面アモルファスシリコン膜10dとに、図7Cに矢印で示す方向から不純物を注入して、側面アモルファスシリコン膜の一方である図6Cにおいて右側のアモルファスシリコン膜の部分10cと水平アモルファスシリコン膜10bの一部図6Cにおいて底部に形成されたアモルファスシリコン膜の部分のうち、右側半分とを除去する。アモルファスシリコン膜10に添加される不純物としてはフッ化ボロンBF2などが挙げられる。側面アモルファスシリコン膜10a、10cのうち一方の側面アモルファスシリコン膜10cに不純物を注入せずに、上面アモルファスシリコン膜10dと側面アモルファスシリコン膜10aと水平アモルファスシリコン膜10bの一部とに不純物を添加する方法としては、例えば、斜めイオン注入法などが挙げられる。図7Cにおいては、斜めイオン注入法を用いて、アモルファスシリコン膜10に不純物を注入する場合を例に挙げて示している。また、図7Cにおいてアモルファスシリコン膜10に不純物を注入する場合、側面アモルファスシリコン膜10aだけでなく、水平アモルファスシリコン膜10bの一部にも不純物を添加する必要がある。このため、アモルファスシリコン膜10に不純物を注入する方法として、側面アモルファスシリコン膜10a及び水平アモルファスシリコン膜10bの各部位に最適な注入角度となるように、角度の異なる2段階注入法を用いてもよい。ここで、注入角度とは、半導体基板1の表面に対する垂線からの傾斜角を意味している。2段階注入法を用いてアモルファスシリコン膜10に不純物を注入する場合、例えば、加速エネルギー5keV、注入ドーズ量2E14cm-2で、注入角度20°での注入と注入角度30°での注入とを組み合わせることが好ましい。なお、注入角度は、アモルファスシリコン膜10の膜厚や、水平アモルファスシリコン膜10bの面積、側面アモルファスシリコン膜10a、10cの深さなどに応じて適宜変更できる。不純物の注入されていないアモルファスシリコン膜10の一部すなわち、側面アモルファスシリコン膜の一方である図7Cにおいて右側のアモルファスシリコン膜の部分10c及び水平アモルファスシリコン膜10bの一部図7Cにおいて底部に形成されたアモルファスシリコン膜の部分のうち、右側半分を除去するには、アンモニア水NH3などをエッチング液として用いたウェットエッチングを実施する。図7A~図7Cに示した工程により、素子分離溝4内のシリコン酸窒化膜6上には、素子形成領域1aの上部側面1ca上に酸化膜5を介してサイドウォール7aと、上部側面1cb上に酸化膜5を介してサイドウォール7bと、シリコン酸化膜第8の絶縁膜8と、シリコン酸化膜第8の絶縁膜8上に側面アモルファスシリコン膜10aとが残る。一方のサイドウォールの除去工程次に、図8A~図8Cに示すように、素子形成領域1aの一対の上部側面1ca、1cbのうち、上部側面1cb上の第3の絶縁膜7bを除去する。すなわち、素子分離溝4の上部の露出面に酸化膜5を介して両側に形成されているサイドウォール7a,7bのうち、第2の半導体膜10のマスクに覆われてない片側のサイドウォール7b図8Cにおいて右側のサイドウォールを除去する。具体的には例えば、熱燐酸を用いたウェットエッチングにより、アモルファスシリコン膜10のマスクに覆われてない片側のサイドウォール7bを除去する。サイドウォール7aはアモルファスシリコン膜10のマスク及びシリコン酸化膜第3の絶縁膜8に覆われているため、このウェットエッチングの際に、除去されずに、素子形成領域1aの上部側面1ca上に残る。この工程により、素子分離溝4内のシリコン酸窒化膜6上には、素子形成領域1aの上部側面1ca上に酸化膜5を介してサイドウォール7aと、シリコン酸化膜第8の絶縁膜8と、側面アモルファスシリコン膜10aとが残る。第8の絶縁膜の除去工程次に、図9A~図9Cに示すように、素子分離溝4内の第8の絶縁膜8を除去する。具体的には例えば、フッ酸を用いたウェットエッチングにより、シリコン酸窒化膜絶縁膜6上のシリコン酸化膜第8の絶縁膜8を除去する。この工程により、素子分離溝4内のシリコン酸窒化膜6上には、素子形成領域1aの上部側面1ca上に酸化膜5を介してサイドウォール7aと、側面アモルファスシリコン膜10aとが残る。片側サイドウォール形成用マスクの除去工程次に、図10A~図10Cに示すように、片側サイドウォール形成用マスクである第2の半導体膜10を除去する。具体的には例えば、異方性エッチングによりエッチバックして、片側サイドウォール形成用マスクであるアモルファスシリコン膜10を除去する。この工程により、素子分離溝4内のシリコン酸窒化膜6上には、素子形成領域1aの上部側面1ca上に酸化膜5を介してサイドウォール7aが残る。以上の工程により、素子分離溝4内のシリコン酸窒化膜6上にシリコン窒化膜からなる片側サイドウォール7aを形成することができる。素子分離溝の充填及び平坦化工程次に、図11A~図11Cに示すように、素子分離溝第1の溝4を埋め込むように、第3の絶縁膜7aと異なる材料からなる第4の絶縁膜13を形成する。この素子分離溝4を絶縁膜で充填することによって、素子分離溝4内で露出していた素子形成領域1aの側面1cbのシリコン面を保護する。具体的には例えば、素子分離溝第1の溝4の内面を含む全面にHDP-CVDHighDensityPlasma-ChemicalVaporDeposition法により、サイドウォール7aの材料であるシリコン窒化膜と異なる材料からなるシリコン酸化膜第4の絶縁膜13を成膜した後、化学的機械研磨CMP:ChemicalMechanicalPolishingにより研磨しながら、シリコン窒化膜2の表面が露出するまで平坦化を行い、素子分離溝第1の溝4を埋め込むシリコン酸化膜第4の絶縁膜13を形成する。この工程により、素子分離溝4内は、素子形成領域1aの上部側面1ca上に酸化膜5を介してサイドウォール7aと、シリコン酸化膜第4の絶縁膜13とによって充填される。埋込ワード線の形成工程次に、まず、図12A~図12Cに示すように、半導体基板1の面内にy方向第1の方向に直交するx方向第2の方向に直線状に延在する複数のワード線WLの形成溝第2の溝14が離間して並ぶように形成すると共に、これによって素子形成領域1aをx方向で分離して複数の半導体ピラー1dを形成する。具体的には例えば、マスク用のシリコン窒化膜及びカーボン膜アモルファスカーボン膜を順次堆積し、x方向第2の方向に延在すると共にy方向第1の方向に離間して並ぶワード線形成溝14のパターンにパターニングする。次いで、ドライエッチングによってシリコン基板1をエッチングし、ワード線形成溝14を形成する。ワード線形成溝14は、活性領域1aと交差する第1の方向x方向に延在するライン状のパターンとして形成される。この工程により、活性領域素子形成領域1aは、素子分離溝4とワード線形成溝14とによって半導体基板1内に区画して形成され、半導体基板1の主面に対して垂直方向に立設する半導体ピラー1dごとに分離される。次に、図13A~図13Cに示すように、ワード線形成溝第2の溝14内の下部にワード線形成溝14の内壁に形成した第5の絶縁膜図示せずを介してワード線17を形成する。具体的には例えば、ワード線形成溝第2の溝14の内壁を覆うように、ゲート酸化膜第5の絶縁膜を例えば、4nm程度の膜厚で形成する。この際、ゲート酸化膜図示せずとしては、例えば、ワード線形成溝14の内面表層を、ISSGInSituSteamGenerationによって熱酸化することによって形成する。次に、ワード線形成溝14内のゲート酸化膜第5の絶縁膜上にゲートワード線材料として、例えば、窒化チタンTiN層15をワード線形成溝14の下部側面及び底面に形成し、この窒化チタンTiN層15上にタングステンW層16を堆積させることにより、ワード線形成溝14の下部にTiN/Wの積層膜17を形成する。次に、TiN/Wの積層膜の上部を、通常のドライエッチング等の方法でエッチバックして除去することにより、TiN/Wの積層膜17をワード線形成溝14の底部に残存した状態で形成してワード線17を形成する。図13A~図13Cに示した工程により、ワード線形成溝14の下部にワード線17が形成される。ここで、ワード線17は、埋め込みワード線WLと埋め込みワード線素子分離FSWLとがあり、これらは同一の構造を有しているが、機能が異なっている。ここで、埋め込みワード線WLがメモリセルのゲート電極として用いられるのに対して、素子分離用のFSWLは、所定の電位をかけて隣接するトランジスタ間を分離するために設けられている。隣接するトランジスタとの素子分離は、STI構造を用いるのが一般的であるが、本実施形態に係る半導体装置では、y方向に隣接する素子間は素子分離領域6によって分離され、x方向に隣接する素子間は埋め込みゲート電極によって分離される。ここで、トランジスタの埋め込みワード線WLと素子分離用の埋め込みワード線FSWLは、同時形成が可能であることから公知のダブルパターニング技術が適用でき、さらなる微細化に好適な構造であることが知られている。次に、図14A~図14Cに示すように、ワード線形成溝第2の溝14内のワード線17上に第6の絶縁膜18を形成する。具体的には例えば、TiN/Wの積層膜17上及びワード線形成溝14の内壁を覆うように、CVD法によってシリコン窒化膜からなる埋込絶縁膜第6の絶縁膜18を形成する。次に、CMPを行って表面を平坦化し、埋込絶縁膜第6の絶縁膜18の表面が、マスク用絶縁膜2の表面と概略同程度の高さになるようにする。図14A~図14Cに示した工程により、埋込ワード線が完成する。ビットコンタクト開口の形成工程次に、まず、図15A~図15Cに示すように、y方向第1の方向において所定数の半導体ピラー1dごとに、x方向第2の方向に並ぶ複数の半導体ピラー1dの上方に第2の方向に延在する開口21aを有する第7の絶縁膜21を全面に形成する。この開口21aを有する第7の絶縁膜21がビットコンタクト開口用のマスクとなる。具体的には例えば、全面を覆うように、HDP-CVDを用いた湿式エッチングを施すことにより、第4の絶縁膜13を選択的に除去して、シリコンピラー1dの上部側面1cbを露出させる。図16A~図16Cに示した工程により、素子分離溝4内において、シリコン酸化膜第4の絶縁膜13が除去されて上部側面1cbが露出され、素子形成領域1aの上部側面1ca上に酸化膜5を介して形成されたサイドウォール7aが残る。次に、図17A~図17Cに示すように、ビットコンタクト開口用のマスクである第7の絶縁膜21を除去する。具体的には例えば、フッ酸を用いた湿式エッチングにより、ビットコンタクト開口用のマスクであるプラズマ酸化膜第7の絶縁膜21を除去する。ビット線コンタクトの形成工程次に、図18A~図18Cに示すように、第4の絶縁膜13が除去された素子分離溝第1の溝4内を埋め込むことにより、露出させていた上部側面1cbに接触する第1の半導体膜22を形成し、その第1の半導体膜22に不純物を注入してビット線コンタクト22aを形成する。図18Aに示すように、図16で示した段階で第4の絶縁膜13が除去されなかった素子分離溝4には第4の絶縁膜13が埋め込まれているので、その素子分離溝4内には第1の半導体膜22は埋め込まれない。すなわち、y方向第1の方向には所定数ごとに、ビット線コンタクト22aに接続する不純物拡散領域23aを上方に有する半導体ピラー1dが配置するため、y方向第1の方向に所定数ごとに、ビット線コンタクト22aを形成するために第4の絶縁膜13が除去された素子分離溝4が配置し、それ以外のビット線コンタクト22aが形成されない素子分離溝4については第4の絶縁膜13は除去されずに残ったままである。具体的には例えば、素子分離溝第1の溝4内及びマスク用シリコン窒化膜第1の絶縁膜2の全面に覆うように、CVD法によって、リン等のn型ドーパントを22×1019/cm3の濃度でドープしたシリコン膜第1の半導体膜22を成膜した後、マスク用シリコン窒化膜第1の絶縁膜2が露出するまでエッチバックして、素子分離溝4内を埋め込むビット線コンタクト22aを形成する。この工程により、y方向第1の方向にはビット線コンタクト22a、シリコン酸化膜第4の絶縁膜13、シリコン酸化膜第4の絶縁膜13、ビット線コンタクト22aのように、3個目ごとにビット線コンタクト22aが配置する。拡散領域の形成工程次に、図19A~図19Cに示すように、上記のビット線コンタクトの形成工程においてビット線コンタクト22aにドープされた不純物を、半導体ピラー1dの上部側面1cbを介して半導体ピラー1dの上部に拡散させて不純物拡散領域2323aを形成する。具体的には例えば、ビット線コンタクト22aにドープされた不純物を、熱拡散によって、半導体ピラー1dの上部側面1cbを介して半導体ピラー1dの上部に拡散させて不純物拡散領域2323aを形成する。この工程により、ビット線コンタクト22aに電気的に接続する不純物拡散領域23aが3個目ごとの半導体ピラー1dの上部に形成される。ビット線の形成工程次に、図19A~図19Cに示すように、ビット線コンタクト22a上にy方向第1の方向に延在するビット線26を形成する。具体的には例えば、マスク用シリコン窒化膜第1の絶縁膜2、ビット線コンタクト22a及びサイドウォール第3の絶縁膜7aの全面に、不純物をドープしたポリシリコン層24を成膜する。なお、不純物をドープしたポリシリコン層24は、CVD法による成膜段階で不純物を含有させることができる。また、ノンドープシリコン膜を形成した後に、イオン注入により不純物を含有させることもできる。次に、この不純物ドープポリシリコン層上に、窒化タングステンWN膜とタングステンW膜とを順次堆積させることによりメタル膜25を形成する。窒化タングステンを形成する前にポリシリコン層24の表面にメタルシリサイド膜を形成することができる。メタルシリサイド膜にはチタンシリサイド、タングステンシリサイド、コバルトシリサイド、ニッケルシリサイドなどを用いることができる。これにより、より低抵抗なビット線を形成することができる。次に、従来公知のリソグラフィ及びドライエッチング技術を用いて、W/WN膜およびポリシリコン層からなる積層膜をライン形状にパターニングすることにより、図19A及び図19Cに示すようなメタル膜25及びポリシリコン層24からなるビット線26を形成することができる。ビット線26の形成においては、素子分離溝第1の溝4の中央に、ビット線26の中心が位置するようにリソグラフィ段階での位置合わせを調整する。さらに、加工のマスクとなる図示しないホトレジストに公知の細線化処理を施して細線かし、素子分離溝の幅よりビット線26の幅を狭くする。これにより、次の工程で形成されるサイドウォール絶縁膜27の側壁端部が隣接するストレージノードコンタクト30が形成される活性領域側へはみ出すことを防止することができる。次に、LP-CVD法を用いて、全面にビット線26を覆うようにシリコン窒化膜を成膜し、ビット線26の側面にのみシリコン窒化膜が残るようにパターニングしてシリコン窒化膜からなるサイドウォール絶縁膜27を形成する。この工程により、ビット線コンタクト22aに電気的に接続するメタル膜25及びポリシリコン層24からなるビット線26が形成される。本実施例では、上記のようにポリシリコン層24とメタル層25の積層膜でビット線26を形成しているが、ポリシリコン層24の形成を省略してメタル層25単層でビット線を構成することもできる。この構成により、ビット線の高さを低減できるので、次工程のストレージノードコンタクトの形成加工を容易化できる。ストレージノードコンタクト用ホールの形成工程次に、図20A~図20Cに示すように、半導体ピラー1dのうち、ビット線コンタクト22aが接触していない半導体ピラー上の第1の絶縁膜2を除去してその半導体ピラーの上面1daを露出させ、その上面1daにストレージノードコンタクト用ホール28を形成する。なお、図20A~図20Cにおいて、点線で囲んだ範囲に半導体ピラー1d上にストレージノードコンタクトが形成され、さらにその上にキャパシタが形成される。具体的には例えば、全面に絶縁膜29を形成した後、従来公知のリソグラフィ技術及びドライエッチング技術を用いて、絶縁膜29にストレージノードコンタクトパターンを形成してこれをマスクとし、通常の異方性ドライエッチングによって第1の絶縁膜2をエッチングすることにより、ストレージノードコンタクト用ホール28を形成する。この工程により、ストレージノードコンタクトを形成するためのストレージノードコンタクト用ホール28を有するマスクが形成される。不純物拡散領域の形成工程次に、図1A~図1Cに示すように、絶縁膜29からなるストレージノードコンタクトパターンをマスクとして、露出させた半導体ピラーの上面1daから不純物を注入してその半導体ピラー1dの上部に不純物拡散領域23bを形成する。具体的には例えば、リン等のn型ドーパントを加速エネルギー10keV、ドーズ量1×1014/cm2の条件でイオン注入を行う。この工程により、上方にストレージノードコンタクトが形成される半導体ピラー1dの上部に不純物拡散領域23bが形成される。ストレージノードコンタクトの形成工程次に、図1A~図1Cに示すように、ストレージノードコンタクト用ホール28内に導電層を充填してビット線コンタクトが接触していない半導体ピラー上にストレージノードコンタクト30を形成する。具体的には例えば、絶縁膜29上に、ストレージノードコンタクト用ホール28内を埋め込むように、LP-CVD法を用いて、リンを22×1019/cm3の濃度でドープしたシリコン膜を厚さ100nm程度で堆積させる。次いで、CMP法によってポリシリコンを研磨除去することにより、ストレージノードコンタクト用ホール28内を充填するように、ストレージノードコンタクト30を形成する。この工程により、不純物拡散領域23bを有する半導体ピラー1d上にストレージノードコンタクト30が形成される。キャパシタの形成工程次に、ストレージノードコンタクト30上に、コンタクトパッド図示せずを形成し、接続する下部電極を形成し、次いで、容量絶縁膜、上部電極を形成してキャパシタ40を形成する。この工程により、不純物拡散領域23bを有する半導体ピラー1d上にストレージノードコンタクト30を介してキャパシタ40が形成される。"