"a3×1018cm3以下の不純物濃度を有するSiC基板上に、1×1014cm3以上1016cm3台以下の不純物濃度を有するエピタキシャル層をエピタキシャル成長により形成する工程を備える、エピタキシャルウエハの製造方法。a3×1018cm3以下の不純物濃度を有するSiC基板上に、1×1014cm3以上1016cm3台以下の不純物濃度を有するエピタキシャル層をエピタキシャル成長により形成する工程と、b前記工程aにより得られた構造の前記SiC基板の側から、前記エピタキシャル層のうち所定の厚みを残して、前記SiC基板の全部と前記エピタキシャル層の一部とを連続的に除去する工程とを備える、エピタキシャルウエハの製造方法。前記工程aは、1.5×1018cm3以下の不純物濃度を有する前記SiC基板上に、前記エピタキシャル層を形成する工程である、請求項1又は2に記載のエピタキシャルウエハの製造方法。前記工程aは、6×1017cm3以下の不純物濃度を有する前記SiC基板上に、前記エピタキシャル層を形成する工程である、請求項3に記載のエピタキシャルウエハの製造方法。前記工程aは、意図的に不純物濃度を添加しない前記SiC基板上に、前記エピタキシャル層を形成する工程である、請求項4に記載のエピタキシャルウエハの製造方法。前記工程aは、1700°C以下でエピタキシャル成長を行う工程である、請求項1~5のいずれかに記載のエピタキシャルウエハの製造方法。前記工程aは、窒素が前記不純物濃度でドーピングされた前記SiC基板上に、前記エピタキシャル層を形成する工程である、請求項1~4,6のいずれかに記載のエピタキシャルウエハの製造方法。請求項1~7のいずれかに記載のエピタキシャルウエハの製造方法により製造されるエピタキシャルウエハ。請求項8に記載のエピタキシャルウエハをドリフト層として用いて形成される、半導体装置。請求項8に記載のエピタキシャルウエハを半導体装置のドリフト層として用い、前記工程bは、前記半導体装置の耐圧保持に必要な所定の厚みの前記エピタキシャル層を前記ドリフト層として残す工程である、半導体装置の製造方法。a3×1018cm3以下の不純物濃度を有するSiC基板上に、1×1014cm3以上1016cm3台以下の不純物濃度を有するエピタキシャル層をエピタキシャル成長により形成する工程と、b前記SiC基板の側と反対側の前記エピタキシャル層の第1主面に選択的にイオン注入を行い、素子の活性層を形成する工程と、c前記工程bの後、前記エピタキシャル層の前記第1主面に電極構造を形成する工程と、d前記工程bの後に、前記エピタキシャル層のうち耐圧の保持に必要な厚みを残して、前記SiC基板の側から前記SiC基板の全部と前記エピタキシャル層の一部とを連続的に除去する工程とを備え、前記工程dは、前記工程bと前記工程cの間、もしくは前記工程cの後に行われる、半導体装置の製造方法。前記工程aは、1.5×1018cm3以下の不純物濃度を有する前記SiC基板上に、前記エピタキシャル層を形成する工程である、請求項11に記載の半導体装置の製造方法。前記工程aは、6×1017cm3以下の不純物濃度を有する前記SiC基板上に、前記エピタキシャル層を形成する工程である、請求項12に記載の半導体装置の製造方法。前記工程aは、意図的に不純物濃度を添加しない前記SiC基板上に、前記エピタキシャル層を形成する工程である、請求項13に記載の半導体装置の製造方法。前記工程aは、1700°C以下でエピタキシャル成長を行う工程である、請求項11~14のいずれかに記載の半導体装置の製造方法。前記工程aは、窒素が前記不純物濃度でドーピングされた前記SiC基板上に、前記エピタキシャル層を形成する工程である、請求項11~13、15のいずれかに記載の半導体装置の製造方法。しかしながら、特許文献2~5に示されている製法では、数kVを超える耐圧を有する素子に対して要求される100μm~200μm厚のドリフト層のドーピング濃度を1014/cm3台で再現性良く実現することが出来ず、十分な長さのキャリア時定数を実現することが困難であった。本発明は上述の問題点に鑑み、結晶欠陥が少ない高品質なエピタキシャルウエハの製造方法、及び当該エピタキシャルウエハを用いた半導体素子の製造方法の提供を目的とする。本発明のエピタキシャルウエハの製造方法は、a3×1018cm3以下の不純物濃度を有するSiC基板上に、1×1014cm3以上1×1016cm3以下の不純物濃度を有するエピタキシャル層をエピタキシャル成長により形成する工程と、b前記工程aにより得られた構造の前記SiC基板の側から、前記エピタキシャル層のうち所定の厚みを残して、前記SiC基板の全部と前記エピタキシャル層の一部とを連続的に除去する工程とを備える。本発明のエピタキシャルウエハの製造方法は、a3×1018cm3以下の不純物濃度を有するSiC基板上に、1×1014cm3以上1×1016cm3以下の不純物濃度を有するエピタキシャル層をエピタキシャル成長により形成する工程と、b前記工程aにより得られた構造の前記SiC基板の側から、前記エピタキシャル層のうち所定の厚みを残して、前記SiC基板の全部と前記エピタキシャル層の一部とを連続的に除去する工程とを備えるので、SiC基板との格子定数差に起因する結晶欠陥が抑制されたエピタキシャルウエハが形成される。さらに、このエピタキシャルウエハを用いて100μm弱~200μmの厚みのドレイン層を形成すれば、耐圧を確保すると共に、キャリア時定数が十分小さく素子抵抗の小さい半導体装置が得られる。実施の形態1図1は、実施の形態1に係る半導体装置である絶縁ゲート型バイポーラトランジスタInsulatedGateBipolarTransistor:IGBTの製造工程を示す図である。以下、図1に沿ってIGBTの製造工程を説明する。まず、0001面からオフ角を有したSiC基板12上に、SiCのエピタキシャル層13をエピタキシャル成長により形成する図1a。エピタキシャル層13は、IGBTにおいて耐圧を保持するためのドリフト層となり、そのドーピング濃度は求められる耐圧に応じて1014~1016/cm3台である。エピタキシャル成長には、シリコンの原料としてシランSiH4もしくは塩素を含むシラン、炭素の原料としてプロパンC3H8などを用いる。あるいは、有機シリコンを併用しても良いし、有機シリコンのみを用いても良い。原料にシランとプロパンを用いる場合、成長温度は1400°Cから1700°Cである。他の原料を用いる場合でも成長温度はこれと同等か、より低い温度とする。1700°C以下でエピタキシャル成長することによって、成長中の不純物の混入や構成元素の脱離による結晶欠陥の発生を抑制することができる。SiC基板12は、予期しない不純物の混入を避けるためにはノンドープであることが望ましいが、化合物半導体のバルク成長においては、ある程度のドーピングを行ったほうが結晶欠陥を低減できる場合がある。一方で、例えば、ドーパントとしてよく用いられる窒素がSiC基板12にドーピングされる場合、ドーピング濃度を大きくするにつれて格子定数が小さくなるため、エピタキシャル層13との間で格子定数差が大きくなってしまう。エピタキシャル層13のドーピング濃度を1016cm3台以下とする場合を想定する。例えば、1016cm3や、1015cm3や、1014cm3のドーピング濃度のエピタキシャル層13とSiC基板12の格子定数差は、SiC基板12の窒素濃度を3×1018cm3としたときに約0.01、SiC基板12の窒素濃度を1.5×1018cm3としたときに約0.005、SiC基板12の窒素濃度を6×1017cm3としたときに約0.002に抑えることができる。発明者は実験やシミュレーション等による試行錯誤の結果、格子定数差が0.01程度、0.005程度、0.002程度であれば結晶欠陥の導入を十分に抑制できることを確認した。よって、本実施の形態ではSiC基板12のドーピング濃度を3×1018cm3以下、さらには1.5×1018cm3以下、より望ましくは6×1017cm3とすることにより、ドーピング濃度が1014~1016cm3台のエピタキシャル層13を100~200μmの層厚で成長させても、結晶欠陥の導入を十分に抑制することができ、ドリフト層におけるキャリア時定数を大きくすることができる。なお、SiC基板12はノンドープ意図的に不純物を添加しない場合を含むであっても良い。素子作製プロセスに入る前に、SiC基板12の側から、SiC基板12の全部とエピタキシャル層13の一部を研磨や研削、エッチングなどのプロセスにより除去する。エピタキシャル層13は、想定する耐圧の保持に必要な厚さを残して連続的に除去し、こうして図1bに示すSiCのエピタキシャルウエハ23を形成する。次に、イオン注入とその後の活性化熱処理により、エピタキシャルウエハ23の表面に選択的にpボディ領域4を形成する。さらに同様の工程により、pボディ領域4の表面に選択的にnエミッタ領域5を形成する。pボディ領域4は、厚さを約0.5~2μm、ドーピング濃度を約3~20×1017cm3程度とする。素子動作時にチャネルが形成される、あるいはチャネルと近接するpボディ領域4の最表面では、pボディ領域4の他の部分と比べてドーピング濃度を下げても良い。最表面のドーピング濃度を下げることで不純物による散乱が低減され、チャネルにおけるキャリアの移動度が増加して素子抵抗を下げることができる。また、pボディ領域4のうち、nエミッタ領域5を挟んでチャネルが形成される領域と反対側の領域をコンタクト領域6とし、コンタクト領域6の最表面領域のドーピング濃度は5~50×1018cm3程度と、pボディ領域4より高濃度のドーピングとなるように別途選択的にイオン注入を行ってもよい。nエミッタ領域5は、厚さを約0.3~1μm、ドーピング濃度を約5~50×1018cm3とする。次に、エピタキシャルウエハ23の、pボディ領域4とnエミッタ領域5が形成される表面と反対側の表面に、高濃度のpコレクタ領域2をイオン注入と活性化熱処理によって形成する。エピタキシャルウエハ23のうち、pコレクタ領域2とpボディ領域4とnエミッタ領域5以外の部分がnドリフト層3として動作し、nドリフト層3のドーピング濃度と厚さによって素子の耐圧が決まる。したがって、素子作製プロセスを経た後に所定の厚さ、所定のドーピング濃度のnドリフト層3を得られるように、エピタキシャル層13及びエピタキシャルウエハ23の厚さやドーピング濃度を設定する。なお、pコレクタ領域2はエピタキシャル成長によって形成してもよい。こうして形成した層構造の上に、チャネル層、ゲート絶縁膜7、ゲート電極8を順に形成してゲート部を作製する。図1cにはチャネル層を図示しておらず、チャネル層は必ずしも設ける必要はないが、設ける場合その導電型はn型でもp型でも良い。また、イオン注入種の活性化熱処理によってpボディ層4やnエミッタ層5に生じた表面荒れを改善するためには、例えばエピタキシャル成長によってチャネル層を形成することが望ましい。しかし、表面荒れが少なければ選択的なイオン注入によって形成してもよい。なお、ここまでに述べたイオン注入種の活性化熱処理工程は、一括して行ってもよいし、それぞれの注入工程ごとに活性化熱処理を行ってもよい。ゲート絶縁膜7は、シリコン酸化膜もしくはシリコン酸化窒化膜等を、pボディ領域4のうちチャネルとなる領域と対向する領域に厚さ10~100nm程度で形成する。形成方法は、炭化珪素半導体の熱酸化や窒化、あるいは絶縁膜の堆積成膜、又はこれらの併用による。ゲート電極8は、ゲート絶縁膜7上でpボディ領域4のうちチャネルとなる領域と対向する領域に、多結晶シリコン膜や金属膜の成膜によって形成する。その後、不必要な場所に形成されたチャネル層、ゲート絶縁膜7、ゲート電極8を除去する。なお、pボディ領域4のうちチャネルとなる領域を含む所定の領域以外のチャネル層を除去してから、ゲート絶縁膜7を形成しても良い。次いで、ゲート電極8及び半導体層上に層間絶縁膜9を形成し、nエミッタ層5の一部とpコンタクト層6上から層間絶縁膜9を除去する。そして、層間絶縁膜9を除去した領域にエミッタ電極10を形成する。さらに、コレクタ電極1をpコレクタ領域2の表面に形成し、エミッタ電極10及び層間絶縁膜9上にエミッタ配線11を形成する。図示しないが、ゲート電極パッドが形成される素子外周部の一部領域では、層間絶縁膜9上のエミッタ配線11は除去される。以上で、図1cに示す本実施の形態の半導体素子であるSiCよりなるIGBTが形成される。本実施の形態の半導体素子の製造工程によれば、エピタキシャルウエハ23のドーピング濃度が再現性良く1014cm3~1016cm3台で形成されるので、ドリフト層3の結晶欠陥が少なく、キャリア時定数を十分小さくすることが出来る。よって、素子抵抗の小さいIGBTが得られる。また、ドリフト層3の厚みを100μm弱~200μmで形成することにより、耐圧を確保することも可能である。なお、ドリフト層3をn型として説明したが、p型であっても良い。その場合、コレクタ領域2とボディ領域4、ボディコンタクト領域6はn型に、エミッタ領域5はp型となる。<変形例1>図1では、エピタキシャル層13の一部とSiC基板12を除去してエピタキシャルウエハ23を形成した後に、エピタキシャルウエハ23の表面側の素子プロセス、すなわちpボディ領域4及びnエミッタ領域5の形成、ゲート部の形成等を行った。しかし、エピタキシャル層13の一部とSiC基板12の除去は、pボディ領域4、nエミッタ領域5、pコンタクト領域6を形成した後、ゲート部分を形成する前に行っても良い。あるいは、ゲート絶縁膜7の形成後やゲート電極8の形成後、層間絶縁膜9の形成後など、ゲートプロセスの途中で行っても良い。図2では、ゲートプロセスの後に、エピタキシャル層13の一部とSiC基板12を除去する例を示す。まず、図2aに示すようにSiC基板12上にエピタキシャル層13を形成した後、エピタキシャル層13の表面側の素子プロセスを行う図2b。表面側の素子プロセスでエミッタ配線11を形成した後、基板12とエピタキシャル層13の一部を除去して想定する耐圧の確保に必要なエピタキシャル層13を残し、その後、pコレクタ領域2やコレクタ電極1の形成を行う。pコレクタ領域2を形成した段階で、pコレクタ領域2、pボディ領域4以外のエピタキシャル層13がドリフト層3として規定される図2c。pコレクタ領域2はイオン注入と活性化熱処理工程で形成される。既に形成されているゲート絶縁膜7、ゲート電極8、層間絶縁膜9、ソース電極10、ソース配線11からなるゲート部分に影響を与えないよう、活性化熱処理はレーザーアニールなどを用いて、pコレクタ領域2の近傍のみが加熱される状況で行う。コレクタ電極1の熱処理についても同様である。なお、pコレクタ領域2は、不飽和炭化水素を炭素原料として使うなどしてエピタキシャル成長を十分低温で行えるならば、エピタキシャル成長で形成しても良い。<変形例2>図1、図2では、本発明のエピタキシャルウエハをIGBTに適用する例を示したが、MOSFETMetalOxideSemiconductorFieldEffectTransistorに適用することも出来る。図3に、本発明のエピタキシャルウエハ23を用いて形成されるMOSFETの断面図を示す。図3のMOSFETは、図1cのIGBTにおいて、pコレクタ領域2の代わりにnドレイン領域22が、コレクタ電極1の代わりにドレイン電極21が形成された構成であり、nエミッタ領域5はnソース領域25、エミッタ電極10はソース電極30と呼ばれる。それ以外は図1cのIGBTと同様の構成である。このような構成のMOSFETにおいても、エピタキシャルウエハ23からnドリフト層3を形成することにより、nドリフト層3の結晶欠陥が少なく、キャリア時定数を十分小さくすることが出来る。よって、素子抵抗の小さいMOSFETが得られる。また、ドリフト層3の厚みを100μm弱~200μmで形成することにより、耐圧を確保することも可能である。<変形例3>また、本発明のエピタキシャルウエハ23はトランジスタに適用する他、図4に示すpinダイオードや、図5に示すMPSMergedpinandSchottkyダイオードといったダイオード素子に適用することも可能である。イオン注入と活性化熱処理により、エピタキシャルウエハ23の第1主面側にアノード領域44、アノードコンタクト領域54を順に形成し、第2主面側にはカソード領域42を形成する。そして、アノード領域44、アノードコンタクト領域54、カソード領域42が形成されていないエピタキシャルウエハ23の領域がドレイン層3と規定される。さらに、アノードコンタクト領域54上にアノード電極60を、カソード領域42上にカソード電極41を形成する。このような構成のダイオードにおいても、nドリフト層3の結晶欠陥が少なく、キャリア時定数を十分小さくすることが出来る。よって、素子抵抗の小さいダイオードが得られる。また、ドリフト層3の厚みを100μm弱~200μmで形成することにより、耐圧を確保することも可能である。以上の実施例では、SiC基板12の面方位を0001面からオフ角を有した面としているが、0001面や000-1面、11-20面、03-38面など、いずれの結晶面方位においても、結晶欠陥の影響が少なく素子抵抗が小さい素子を得ることが出来る。<効果>本発明のエピタキシャルウエハの製造方法によれば、以下の効果を奏する。すなわち、本発明のエピタキシャルウエハの製造方法は、a3×1018cm3以下の不純物濃度を有するSiC基板12上に、1×1014cm3以上1016cm3台以下の不純物濃度を有するエピタキシャル層13をエピタキシャル成長により形成する工程を備えるので、エピタキシャル層13とSiC基板12の格子定数差によりエピタキシャル層13に生じる結晶欠陥を抑制する。また、本発明のエピタキシャルウエハの製造方法は、a3×1018cm3以下の不純物濃度を有するSiC基板12上に、1×1014cm3以上1016cm3台以下の不純物濃度を有するエピタキシャル層13をエピタキシャル成長により形成する工程と、b前記工程aにより得られた構造のSiC基板12の側から、エピタキシャル層13のうち所定の厚みを残して、SiC基板12の全部とエピタキシャル層13の一部とを連続的に除去する工程とを備えるので、エピタキシャル層13のドーピング濃度を再現性良く1014cm3~1016cm3で形成することができる。そのため、エピタキシャル層13とSiC基板12の格子定数差によりエピタキシャル層13に生じる結晶欠陥を抑制する。また、本発明のエピタキシャルウエハの製造方法において、前記工程aは、1.5×1018cm3以下の不純物濃度を有するSiC基板12上に、エピタキシャル層13を形成する工程であるので、エピタキシャル層13のドーピング濃度を再現性良く1014cm3~1016cm3で形成することができる。そのため、エピタキシャル層13とSiC基板12の格子定数差によりエピタキシャル層13に生じる結晶欠陥を抑制する。また、本発明のエピタキシャルウエハの製造方法において、前記工程aは、6×1017cm3以下の不純物濃度を有するSiC基板12上に、エピタキシャル層13を形成する工程であるので、エピタキシャル層13のドーピング濃度を再現性良く1014cm3~1016cm3で形成することができる。そのため、エピタキシャル層13とSiC基板12の格子定数差によりエピタキシャル層13に生じる結晶欠陥を抑制する。また、本発明のエピタキシャルウエハの製造方法において、前記工程aは、意図的に不純物を添加しないSiC基板12上に、エピタキシャル層13を形成する工程であるので、エピタキシャル層13のドーピング濃度を再現性良く1014cm3~1016cm3で形成することができる。そのため、エピタキシャル層13とSiC基板12の格子定数差によりエピタキシャル層13に生じる結晶欠陥を抑制する。また、本発明のエピタキシャルウエハの製造方法において、前記工程aは、1700°C以下でエピタキシャル成長を行う工程であるので、エピタキシャル成長中の不純物の混入や構成元素の脱離による結晶欠陥の発生を抑制することができる。また、本発明のエピタキシャルウエハの製造方法において、前記工程aは、窒素が前記不純物濃度でドーピングされたSiC基板12上に、エピタキシャル層13を形成する工程であるので、エピタキシャル層13のドーピング濃度を再現性良く1014cm3~1016cm3で形成することができる。そのため、エピタキシャル層13とSiC基板12の格子定数差によりエピタキシャル層13に生じる結晶欠陥を抑制する。本発明のエピタキシャルウエハは、上述の本発明のエピタキシャルウエハの製造方法により製造されるので、結晶欠陥が抑制され、ドーピング濃度は再現性良く1014cm3~1016cm3となる。本発明の半導体装置は、上述の本発明のエピタキシャルウエハをドリフト層3として用いるので、そのドーピング濃度は1014cm3~1016cm3であり、結晶欠陥が抑制されていることから素子抵抗が小さくなる。また、所定の膜厚のドリフト層3により耐圧を確保することも可能である。本発明の第1の半導体装置の製造方法は、上述のエピタキシャルウエハの製造方法により製造したエピタキシャルウエハを半導体装置のドリフト層3として用い、上述のエピタキシャルウエハの製造方法における工程bは、前記半導体装置の耐圧保持に必要な所定の厚みのエピタキシャル層13をドリフト層3として残す工程であるので、ドリフト層3のドーピング濃度が再現性良く1014cm3~1016cm3で形成され、SiC基板12との格子定数差に起因する結晶欠陥を抑制することにより素子抵抗が小さくなる。また、ドリフト層3の膜厚を所定の膜厚で形成することにより、耐圧を確保することも可能である。本発明の第2の半導体装置の製造方法は、a3×1018cm3以下の不純物濃度を有するSiC基板12上に、1×1014cm3以上1016cm3台以下の不純物濃度を有するエピタキシャル層13をエピタキシャル成長により形成する工程と、bSiC基板12の側と反対側のエピタキシャル層13の第1主面に選択的にイオン注入を行い、素子の活性層を形成する工程と、c前記工程bの後、エピタキシャル層13の前記第1主面に電極構造を形成する工程と、d前記工程bの後に、エピタキシャル層13のうち耐圧の保持に必要な厚みを残して、SiC基板12の側からSiC基板12の全部とエピタキシャル層13の一部とを連続的に除去する工程とを備え、前記工程dは、前記工程bと前記工程cの間、もしくは前記工程cの後に行われる。SiC基板12及びエピタキシャル層13の一部の除去と、素子プロセスをいずれの順序で行う場合でも、ドリフト層3がドーピング濃度を再現性良く1014cm3~1016cm3で形成され、SiC基板12との格子定数差に起因する結晶欠陥を抑制することにより素子抵抗を小さくすることが出来る。また、ドリフト層3の膜厚を所定の膜厚で形成することにより、耐圧を確保することも可能である。また、本発明の第2の半導体装置の製造方法において、前記工程aは、1.5×1018cm3以下の不純物濃度を有するSiC基板12上に、エピタキシャル層13を形成する工程であるので、エピタキシャル層13とSiC基板12の格子定数差によりエピタキシャル層13に生じる結晶欠陥を抑制することができ、エピタキシャル層13をドリフト層として用いる半導体装置の素子抵抗を小さくすることが出来る。また、本発明の第2の半導体装置の製造方法において、前記工程aは、6×1017cm3以下の不純物濃度を有するSiC基板12上に、エピタキシャル層13を形成する工程であるので、エピタキシャル層13とSiC基板12の格子定数差によりエピタキシャル層13に生じる結晶欠陥を抑制することができ、エピタキシャル層13をドリフト層として用いる半導体装置の素子抵抗を小さくすることが出来る。また、本発明の第2の半導体装置の製造方法において、前記工程aは、意図的に不純物を添加しないSiC基板12上に、エピタキシャル層13を形成する工程であるので、エピタキシャル層13とSiC基板12の格子定数差によりエピタキシャル層13に生じる結晶欠陥を抑制することができ、エピタキシャル層13をドリフト層として用いる半導体装置の素子抵抗を小さくすることが出来る。また、本発明の第2の半導体装置の製造方法において、前記工程aは、1700°C以下でエピタキシャル成長を行う工程であるので、エピタキシャル成長中の不純物の混入や構成元素の脱離による結晶欠陥の発生を抑制することができる。また、本発明の第2の半導体装置の製造方法において、前記工程aは、窒素が前記不純物濃度でドーピングされたSiC基板12上に、エピタキシャル層13を形成する工程であるので、エピタキシャル層13とSiC基板12の格子定数差によりエピタキシャル層13に生じる結晶欠陥を抑制することができ、エピタキシャル層13をドリフト層として用いる半導体装置の素子抵抗を小さくすることが出来る。"