"半導体基板に形成された複数の不揮発性メモリセルを含む第1メモリアレイ形成領域及び第2メモリセルアレイ形成領域と、前記第1メモリセルアレイ形成領域と前記第2メモリセルアレイ形成領域の間に形成されたシャント領域とを有する半導体装置であって、複数の第1不揮発性メモリセルのそれぞれは、前記半導体基板上に形成された第1ゲート絶縁膜と、前記第1ゲート絶縁膜上に形成された第1選択ゲート電極と、前記第1選択ゲート電極の側面及び前記半導体基板上に形成された第1電荷蓄積層と、前記第1電荷蓄積層上で前記第1選択ゲート電極の側面に前記第1電荷蓄積層を介して形成された第1メモリゲート電極と、前記半導体基板中に形成され、前記第1選択ゲート電極側に位置する第1ドレイン領域と、前記半導体基板中に形成され、前記第1メモリゲート電極側に位置する第1ソース領域と、を有し、前記複数の第2不揮発性メモリセルのそれぞれは、前記半導体基板上に形成された第2ゲート絶縁膜と、前記第2ゲート絶縁膜上に形成された第2選択ゲート電極と、前記第2選択ゲート電極の側面及び前記半導体基板上に形成された第2電荷蓄積層と、前記第2電荷蓄積層上で前記第2選択ゲート電極の側面に前記第2電荷蓄積層を介して形成された第2メモリゲート電極と、前記半導体基板中に形成され、前記第2選択ゲート電極側に位置する第2ドレイン領域と、前記半導体基板中に形成され、前記第2メモリゲート電極側に位置し、かつ、前記第1不揮発性メモリセルと共有する前記第1ソース領域と、を有し、前記複数の第2不揮発性メモリセルのそれぞれは、前記第1ソース領域を介して、前記複数の第1不揮発性メモリセルのそれぞれと第1方向において隣接して配置されており、複数の第3不揮発性メモリセルのそれぞれは、前記半導体基板上に形成された第3ゲート絶縁膜と、前記第3ゲート絶縁膜上に形成された第3選択ゲート電極と、前記第3選択ゲート電極の側面及び前記半導体基板上に形成された第3電荷蓄積層と、前記第3電荷蓄積層上で前記第3選択ゲート電極の側面に前記第3電荷蓄積層を介して形成された第3メモリゲート電極と、前記半導体基板中に形成され、前記第3選択ゲート電極側に位置し、かつ、前記第2不揮発性メモリセルと共有する前記第2ドレイン領域と、前記半導体基板中に形成され、前記第3メモリゲート電極側に位置する第2ソース領域と、を有し、前記複数の第3不揮発性メモリセルのそれぞれは、前記第2ドレイン領域を介して、前記複数の第2不揮発性メモリセルのそれぞれと前記第1方向において隣接して配置されており、複数の第4不揮発性メモリセルのそれぞれは、前記半導体基板上に形成された第4ゲート絶縁膜と、前記第4ゲート絶縁膜上に形成された第4選択ゲート電極と、前記第4選択ゲート電極の側面及び前記半導体基板上に形成された第4電荷蓄積層と、前記第4電荷蓄積層上で前記第4選択ゲート電極の側面に前記第4電荷蓄積層を介して形成された第4メモリゲート電極と、前記半導体基板中に形成され、前記第4選択ゲート電極側に位置する第3ドレイン領域と、前記半導体基板中に形成され、前記第4メモリゲート電極側に位置し、かつ、前記第3メモリセルと共有する前記第2ソース領域と、を有し、前記複数の第4不揮発性メモリセルのそれぞれは、前記第2ソース領域を介して、前記複数の第3不揮発性メモリセルのそれぞれと前記第1方向において隣接して配置されており、前記第1、第2、第3、及び、第4選択ゲート電極と前記第1、第2、第3、及び、第4メモリゲート電極が前記第1方向に直交する第2方向に延在することにより、前記複数の第1、第2、第3、及び、第4不揮発性メモリセルが電気的に接続された状態で前記第2方向に並び、前記シャント領域において、前記第1メモリゲート電極は第1コンタクト部を含み、前記第2メモリゲート電極は第2コンタクト部を含み、前記第3メモリゲート電極は第3コンタクト部を含み、前記第4メモリゲート電極は第4コンタクト部を含み、前記第1、第2、第3、及び、第4コンタクト部は、それぞれが互いに前記第2方向にずれて形成されていることを特徴とした半導体装置。請求項1記載の半導体装置において、前記半導体基板上には、前記複数の不揮発性メモリを覆うように、層間絶縁膜が形成され、前記層間絶縁膜中には、前記第1コンタクト部と電気的に接続する第1プラグが形成され、前記第1プラグ上には、前記第1プラグを介して前記第1メモリゲート電極に電圧を供給するための第1配線が形成されており、前記層間絶縁膜中には、前記第2コンタクト部と電気的に接続する第2プラグが形成され、前記第2プラグ上には、前記第2プラグを介して前記第2メモリゲート電極に電圧を供給するための第2配線が形成されており、前記層間絶縁膜中には、前記第3コンタクト部と電気的に接続する第3プラグが形成され、前記第3プラグ上には、前記第3プラグを介して前記第3メモリゲート電極に電圧を供給するための第3配線が形成されており、前記層間絶縁膜中には、前記第4コンタクト部と電気的に接続する第4プラグが形成され、前記第4プラグ上には、前記第4プラグを介して前記第4メモリゲート電極に電圧を供給するための第4配線が形成されており、前記第1、第2、第3、及び、第4配線は、前記第1方向に延在し、それぞれが互いに前記第2方向にずれて形成されていることを特徴とした半導体装置。請求項1または2に記載の半導体装置において、前記半導体基板に素子分離領域が形成され、前記第1、第2、第3、及び、第4コンタクト部は、前記素子分離領域上に配置されていることを特徴とした半導体装置。請求項3に記載の半導体装置において、前記素子分離領域は、前記半導体基板に形成された溝内に埋め込まれた絶縁膜によって構成されていることを特徴とした半導体装置。請求項1~4のいずれか1項に記載の半導体装置において、前記第1、第2、第3、及び、第4メモリゲート電極はサイドウォール状に形成されていることを特徴とした半導体装置。請求項1~5のいずれか1項に記載の半導体装置において、前記第1、第2、第3、及び、第4メモリゲート電極はポリシリコン膜で形成されており、前記第1、第2、第3、及び、第4メモリゲート電極の上部には、シリサイド膜が形成されていることを特徴とした半導体装置。請求項6に記載の半導体装置において、前記シリサイド膜はコバルトシリサイド膜であることを特徴とした半導体装置。請求項1~7のいずれか1項に記載の半導体装置において、前記第1、第2、第3、及び、第4電荷蓄積層は、窒化シリコン膜を含むことを特徴とした半導体装置。請求項1~8のいずれか1項に記載の半導体装置において、前第1、第2、第3、及び、第4メモリゲート電極は、それぞれ同層の導電膜では接続されていないことを特徴とした半導体装置。請求項1~9のいずれか1項に記載の半導体装置において、前記第1、第2、第3、及び、第4ソース領域は、前記第2方向に延在して形成されていることを特徴とした半導体装置。請求項10記載の半導体装置において、前記第1、第2、第3、及び、第4ソース領域は、不純物を導入することにより形成された拡散層で形成されていることを特徴とした半導体装置。請求項2記載の半導体装置において、前記第1ドレイン領域は、前記層間絶縁膜に形成された第5プラグと接続し、前記第2ドレイン領域は、前記層間絶縁膜に形成された第6プラグと接続し、前記第3ドレイン領域は、前記層間絶縁膜に形成された第7プラグと接続し、前記第5、第6、及び、第7プラグ上には、前記第5、第6、第7プラグに電気的に接続する第5配線が形成されており、前記第5配線は、前記第1方向に延在していることを特徴とした半導体装置。請求項1~12のいずれか1項に記載の半導体装置において、前記第1メモリゲート電極は、それぞれ前記第1方向におけるn番目、n4番目~n4m番目n,m:整数のメモリゲート電極と第1配線で接続され、前記第2メモリゲート電極は、それぞれ前記第1方向におけるn番目、n4番目~n4m番目n,m:整数のメモリゲート電極と第2配線で接続され、前記第3メモリゲート電極は、それぞれ前記第1方向におけるn番目、n4番目~n4m番目n,m:整数のメモリゲート電極と第3配線で接続され、前記第4メモリゲート電極は、それぞれ前記第1方向におけるn番目、n4番目~n4m番目n,m:整数のメモリゲート電極と第4配線で接続されていることを特徴とした半導体装置。請求項1~14のいずれか1項に記載の半導体装置において、前記第1メモリゲート電極は、それぞれ前記第1方向におけるn番目、n8番目~n8m番目n,m:整数のメモリゲート電極と第1配線で接続され、前記第2メモリゲート電極は、それぞれ前記第1方向におけるn番目、n8番目~n8m番目n,m:整数のメモリゲート電極と第2配線で接続され、前記第3メモリゲート電極は、それぞれ前記第1方向におけるn番目、n8番目~n8m番目n,m:整数のメモリゲート電極と第3配線で接続され、前記第4メモリゲート電極は、それぞれ前記第1方向におけるn番目、n8番目~n8m番目n,m:整数のメモリゲート電極と第4配線で接続されていることを特徴とした半導体装置。本発明者の検討によれば、次のことが分かった。図8に示すような、ソース領域を介して隣接した2つのメモリセルにおいては、ソース領域は共通なのでソース領域の電位は常に同電位になる。また、ソース領域を介して隣接した2つのメモリセルにおいて、メモリゲート電極の電位を共通のパッドで取り出した場合、この2つのメモリセルのメモリゲート電極には常に同電位が印加されることになる。書込み動作時に、書込みを行う選択メモリセルの各部位に所定の書込み用の電圧を印加した際、選択メモリセルと、この選択メモリセルにソース領域を介して隣接する非選択のメモリセルとにおいて、ソース領域は共通で同電位になり、更に上記のようにメモリゲート電極も同電位となる。このため、選択メモリセルに書込み用の電圧を印加したとき、この選択メモリセルにソース領域を介して隣接する非選択のメモリセルのソース領域とメモリゲート電極とには選択メモリセルと同じ電圧が印加される。このため、書込みを行う選択メモリセルにソース領域を介して隣接する非選択のメモリセルにおいて、非選択メモリセルの選択ゲート電極の電位によりチャネル電流をカットオフし、非選択メモリセルのディスターブを防止するが、実際には、上記のように非選択メモリセルのソース領域とメモリゲート電極とに、選択メモリセルと同様の高電圧が印加されるので、ソース-基板間に接合リーク電流が発生し、これに伴って発生したホットエレクトロンが非選択メモリセルのトラップ性絶縁膜中に取り込まれ、非選択メモリセルのメモリトランジスタのしきい値電圧が上昇してしまう可能性がある。このように、書込み選択メモリセルに対し、ソース領域を介して隣接した非選択メモリセルに加わる書込みディスターブが問題となり、これは半導体装置の性能を低下させる可能性がある。また、フォトリソグラフィ工程での位置合わせのマージンや寸法ばらつきのマージンなどを考慮して半導体装置の平面レイアウトを設計しないと、半導体装置の製造歩留りの低下や半導体装置の大型化を招いてしまう可能性がある。本発明の目的は、半導体装置の性能を向上できる技術を提供することにある。また、本発明の他の目的は、半導体装置の製造歩留りを向上できる技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。本発明は、複数のメモリセルがアレイ状に配置され、第1の方向に並ぶメモリセルの選択ゲート電極を接続する選択ゲート線と、第1の方向に並ぶメモリセルのメモリゲート電極を接続するメモリゲート線とを複数有し、第1の方向に交差する第2の方向にソース領域を介して隣り合うメモリセルのメモリゲート電極にそれぞれ接続されたメモリゲート線同士が電気的に接続されておらず、独立に電圧を印加可能なものである。また、本発明は、複数のメモリセルがアレイ状に配置され、第1の方向に並ぶメモリセルの選択ゲート電極を接続する選択ゲート線と、第1の方向に並ぶメモリセルのメモリゲート電極を接続するメモリゲート線とを複数有し、選択ゲート線は、第1の方向に延在する第1の部分と、一端が第1の部分に接続し、第1の方向と交差する第2の方向に延在する第2の部分とを有し、メモリゲート線は、選択ゲート線の第1および第2の部分に絶縁膜を介して隣接する第3の部分と、選択ゲート線の第2の部分に絶縁膜を介して隣接し、第2の方向と交差する第3の方向に延在する第4の部分とを有し、メモリゲート線の第4の部分上の層間絶縁膜に形成されたコンタクトホールに埋め込まれた導電体部とメモリゲート線の第4の部分とが電気的に接続されているものである。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。半導体装置の性能を向上することができる。また、半導体装置の製造歩留りを向上することができる。以下の実施の形態においては便宜上その必要があるときは、複数のセクションに分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。実施の形態1本実施の形態の半導体装置の構造を図面を参照して説明する。図1は、本実施の形態の半導体装置不揮発性半導体記憶装置の要部平面図であり、図2および図3は本実施の形態の半導体装置の要部断面図である。図1のA-A線の断面が図2に対応し、図1のB-B線の断面が図3に対応する。また、理解を簡単にするために、図1には、選択ゲート電極8および選択ゲート線9を形成する多結晶シリコン膜6、メモリゲート電極13およびメモリゲート線14を形成する多結晶シリコン膜12、ドレイン領域19、ソース領域20およびコンタクトホール23などの平面レイアウトを図示し、他の構成要素については図示を省略している。また、図1の平面図には、側壁スペーサ18は図示を省略しており、低濃度n型半導体領域16をドレイン領域19に含め、低濃度n型半導体領域17をソース領域20に含めて図示している。図1~図3に示される本実施の形態の半導体装置は、不揮発性半導体記憶装置不揮発性メモリ、フラッシュメモリを含む半導体装置である。例えば1~10Ωcm程度の比抵抗を有するp型の単結晶シリコンなどからなる半導体基板半導体ウエハ1のメモリセル領域メモリセル形成領域、メモリセルアレイ形成領域1Aに、不揮発性メモリのメモリセルとなるMISFETMetalInsulatorSemiconductorFieldEffectTransistor;MISトランジスタ、MIS型電界効果トランジスタが形成されている。半導体基板1には素子を分離するための素子分離領域2が形成されており、この素子分離領域2で分離された活性領域にはp型ウエル3が形成されている。メモリセル領域1Aのp型ウエル3には、メモリトランジスタおよび選択トランジスタからなる不揮発性メモリのメモリセル30が形成されている。各メモリセル領域1Aには複数のメモリセル30がアレイ状に形成されており、各メモリセル領域1Aは、素子分離領域2によって他の領域から電気的に分離されている。メモリセル領域1Aに形成されるフラッシュメモリ不揮発性半導体記憶装置のメモリセル30は、MONOS膜を用いたスプリットゲート型セルである。図2に示されるように、メモリセル30は、メモリトランジスタのゲート絶縁膜となる絶縁膜11と、n型多結晶シリコンのような導電体からなるメモリゲート電極13ワード線13と、n型多結晶シリコンのような導電体からなる選択ゲート電極コントロールゲート電極8と、選択ゲート電極8下に位置するゲート絶縁膜5と、ドレイン部の低濃度n型半導体領域低濃度n型不純物領域16およびドレイン領域ドレイン拡散層、高濃度n型半導体領域19と、ソース部の低濃度n型半導体領域低濃度n型不純物領域17およびソース領域ソース拡散層、高濃度n型半導体領域20とを有している。各メモリセル30のメモリゲート電極13は各メモリセルのワード線を構成する。また、各メモリセル30の選択ゲート電極8およびメモリゲート電極13は、ドレイン領域19およびソース領域20間上の半導体基板1の上部に形成されており、選択ゲート電極8はドレイン領域19側に位置し、メモリゲート電極13はソース領域20側に位置して絶縁膜11を介して選択ゲート電極8に隣接し、選択ゲート電極8と半導体基板1との間にゲート絶縁膜5が介在し、メモリゲート電極13と半導体基板1との間に電荷蓄積部を有するゲート絶縁膜として機能する絶縁膜11が介在している。メモリゲート電極13は、選択ゲート電極8の側壁上に絶縁膜11を介してサイドウォール状に形成されている。ここで、メモリゲート電極13よりなるMISFETをメモリトランジスタと、また、選択ゲート電極コントロールゲート電極8よりなるMISFETを選択トランジスタコントロールトランジスタという。フラッシュメモリ不揮発性半導体記憶装置のメモリセル30は半導体基板1の主面に複数アレイ状に配置されている。図1のX方向およびY方向にアレイ状行列状に配置された複数のメモリセル30のうち、図1のX方向半導体基板1の主面に平行な方向、第1の方向に並ぶメモリセル30の選択ゲート電極8は、選択ゲート電極8と同層の導電体層すなわち多結晶シリコン膜6からなる選択ゲート線9によって電気的に接続され、図1のX方向に並ぶメモリセル30のメモリゲート電極13は、メモリゲート電極13と同層の導電体層すなわち多結晶シリコン膜12からなるメモリゲート線14によって電気的に接続されている。メモリゲート電極13は絶縁膜11を介して選択ゲート線9に隣接し、メモリゲート線14は絶縁膜11を介して選択ゲート線9に隣接している。なお、図1のY方向は、X方向に交差する方向であり、好ましくはX方向に直交する方向である。ゲート絶縁膜5は、例えば酸化シリコン膜などの絶縁膜からなる。絶縁膜11は、内部に電荷蓄積部を有する絶縁膜トラップ性絶縁膜であり、例えば、電荷を蓄積するための窒化シリコン膜すなわち電荷蓄積部と、その上下に位置する酸化シリコン膜との積層膜ONOOxide-Nitride-Oxide膜からなる。絶縁膜11は、メモリゲート電極13の下と、メモリゲート線14の下と、隣接する選択ゲート電極8およびメモリゲート電極13間と、隣接する選択ゲート線9およびメモリゲート線14間とに形成されており、メモリゲート電極13の下の絶縁膜11がメモリトランジスタのゲート絶縁膜内部に電荷蓄積部を有するゲート絶縁膜となる。低濃度n型半導体領域16、低濃度n型半導体領域17、ドレイン領域19およびソース領域20は、n型の不純物例えばリンPまたはヒ素Asなどが導入された半導体領域シリコン領域よりなり、半導体基板1に設けられたp型ウエル3中に形成されている。ドレイン領域19はドレイン部の低濃度n型半導体領域16よりも不純物濃度が高く、ソース領域20は、ソース部の低濃度n型半導体領域17よりも不純物濃度が高い。複数のメモリセル30のうち、ドレイン領域19を介して図1のY方向に隣り合う隣接するメモリセル30はドレイン領域19を共有しており、また、ソース領域20を介して図1のY方向に隣り合う隣接するメモリセル30はソース領域20を共有している。選択ゲート電極8の側壁とメモリゲート電極13の側壁には、酸化シリコンなどの絶縁体からなる側壁スペーサ18が形成されている。すなわち、絶縁膜11を介して選択ゲート電極8に隣接する側とは逆側のメモリゲート電極13の側壁と、絶縁膜11を介してメモリゲート電極13に隣接する側とは逆側の選択ゲート電極8の側壁とに、側壁スペーサ18が形成されている。ドレイン部の低濃度n型半導体領域16は選択ゲート電極8に対して自己整合的に形成され、ドレイン領域19は選択ゲート電極8の側壁上の側壁スペーサ18に対して自己整合的に形成されるので、低濃度n型半導体領域16は選択ゲート電極8の側壁上の側壁スペーサ18の下に形成され、ドレイン領域19は低濃度n型半導体領域16の外側に形成されている。従って、低濃度n型半導体領域16は選択トランジスタのチャネル領域に隣接するように形成され、ドレイン領域19は低濃度n型半導体領域16に接し、選択トランジスタのチャネル領域から低濃度n型半導体領域16の分だけ離間するように形成されている。ソース部の低濃度n型半導体領域17はメモリゲート電極13に対して自己整合的に形成され、ソース領域20はメモリゲート電極13の側壁上の側壁スペーサ18に対して自己整合的に形成されるので、低濃度n型半導体領域17はメモリゲート電極13の側壁上の側壁スペーサ18の下に形成され、ソース領域20は低濃度n型半導体領域17の外側に形成されている。従って、低濃度n型半導体領域17はメモリトランジスタのチャネル領域に隣接するように形成され、ソース領域20は低濃度n型半導体領域17に接し、メモリトランジスタのチャネル領域から低濃度n型半導体領域17の分だけ離間するように形成されている。選択ゲート電極8は、半導体基板1上に形成した多結晶シリコン膜n型不純物を導入またはドープした多結晶シリコン膜6をパターニングすることにより形成されており、この選択ゲート電極8を形成するパターニングされた多結晶シリコン膜6は、図1のX方向に延在し、各メモリセル30の選択ゲート電極8同士を接続している。従って、パターニングされた多結晶シリコン膜6により、各メモリセル30の選択ゲート電極8と、図1のX方向に並ぶメモリセル30の選択ゲート電極8間を接続する選択ゲート線9とが形成されている。すなわち同工程で形成された同層の導電体膜導電体層により、選択ゲート電極8と選択ゲート線9とが形成されている。メモリゲート電極13は、半導体基板1上に選択ゲート電極8を覆うように形成した多結晶シリコン膜n型不純物を導入またはドープした多結晶シリコン膜12を異方性エッチングし、選択ゲート電極8の側壁上に絶縁膜11を介して多結晶シリコン膜12を残存させることにより形成されている。このメモリゲート電極13を形成する多結晶シリコン膜12は、選択ゲート電極8および選択ゲート線9を構成するパターニングされた多結晶シリコン膜6の一方の側壁上に絶縁膜11を介して形成されて図1のX方向横方向に延在し、各メモリセル30のメモリゲート電極13同士を接続している。従って、選択ゲート電極8および選択ゲート線9を構成するパターニングされた多結晶シリコン膜6の側壁上の多結晶シリコン膜12により、各メモリセル30のメモリゲート電極13と、図1のX方向に並ぶメモリセル30のメモリゲート電極13間を接続するメモリゲート線14とが形成されている。メモリゲート線14は、各メモリセル領域1Aをつなぐワードシャント領域1Cに形成され、各メモリセル領域1Aのメモリセル30に共通の電位を与えるように配置され、各メモリセル30のメモリゲート電極13を接続している。すなわち、同工程で形成された同層の導電体膜導電体層により、メモリゲート電極13とメモリゲート線14とが形成されている。選択ゲート電極8の一方の側壁上に絶縁膜11を介して形成された多結晶シリコン膜12がメモリゲート電極13となり、選択ゲート線9の一方の側壁上に絶縁膜11を介して形成された多結晶シリコン膜12がメモリゲート線14となる。メモリセル30を構成する選択トランジスタおよびメモリトランジスタの選択ゲート電極8とメモリゲート電極13とは絶縁膜11を介して隣接し、選択ゲート線9とメモリゲート線14とは、絶縁膜11を介して隣接している。また、メモリゲート電極13下の絶縁膜11の下にメモリトランジスタのチャネル領域が形成され、選択ゲート電極8下のゲート絶縁膜5の下に選択トランジスタのチャネル領域が形成される。選択ゲート電極8下のゲート絶縁膜5の下の選択トランジスタのチャネル形成領域には、選択トランジスタのしきい値調整用のp型半導体領域4が必要に応じて形成され、メモリゲート電極13下の絶縁膜11の下のメモリトランジスタのチャネル形成領域には、メモリトランジスタのしきい値調整用のp型半導体領域10またはn型半導体領域が必要に応じて形成されている。選択ゲート電極8、選択ゲート線9、メモリゲート電極13、メモリゲート線14、ドレイン領域19およびソース領域20の上面表面には、サリサイドプロセスなどにより、金属シリサイド膜21例えばコバルトシリサイド膜が形成されており、この金属シリサイド膜21により、拡散抵抗やコンタクト抵抗を低抵抗化することができる。半導体基板1上には、選択ゲート電極8およびメモリゲート電極13を覆うように、層間絶縁膜として絶縁膜層間絶縁膜22が形成されている。絶縁膜22は、例えば相対的に薄い窒化シリコン22aとその上の相対的に厚い酸化シリコン22bの積層膜などからなる。窒化シリコン22aはコンタクトホール23形成時のエッチングストッパ膜として機能することができる。絶縁膜22にはコンタクトホール開口部23が形成され、コンタクトホール23内にはタングステンW膜を主体とする導電膜からなるプラグ導電体部24が形成され、プラグ24が埋め込まれた絶縁膜22上には、配線第1配線層25が形成されている。配線25は、例えば、バリア導体膜25a、アルミニウム膜25bおよびバリア導体膜25cの積層膜からなるアルミニウム配線である。バリア導体膜25a,25cは、例えばチタン膜または窒化チタン膜あるいはそれらの積層膜からなる。配線25は、アルミニウム配線に限定されず種々変更可能であり、例えばタングステン配線や銅配線例えばダマシン法で形成した埋込銅配線とすることもできる。コンタクトホール23およびそれを埋めるプラグ24のうち、ドレイン領域19に接続するためのコンタクトホール23aおよびそれを埋めるプラグ24aは、メモリセル領域1Aの各メモリセル30のドレイン領域19の上部に形成され、ソース領域20に接続するためのコンタクトホール23bおよびそれを埋めるプラグ24bは、メモリセル領域1Aの端部外周部のソースダミー領域1Bのソース領域20の上部に形成され、選択ゲート線9に接続するためのコンタクトホール23cおよびそれを埋めるプラグ24cは、メモリセル領域1A間のワードシャント領域1Cの選択ゲート線9の上部に形成され、メモリゲート線14に接続するためのコンタクトホール23dおよびそれを埋めるプラグ24dは、メモリセル領域1A間のワードシャント領域1Cのメモリゲート線14の上部に形成されている。なお、ワードシャント領域1C全体に素子分離領域2が形成されており、ワードシャント領域1Cの素子分離領域2上に選択ゲート線9およびメモリゲート線14が形成されている。ソース領域20に接続するためのコンタクトホール23bおよびそれを埋めるプラグ24bは、メモリセル領域1Aの端部外周部のソースダミー領域1Bに配置しているので、このソースダミー領域1Bがメモリセルダミー領域となり、結晶欠陥対策となる。次に、選択ゲート線9とメモリゲート線14についてより詳細に説明する。選択ゲート線9は、図1のX方向第1の方向に延在してX方向に並ぶメモリセル30の選択ゲート電極8同士を接続する第1の部分9aと、その一端が第1の部分9aに接続して図1のY方向半導体基板1の主面に平行でX方向に直交する方向、第2の方向に延在する第2の部分9bとを有している。すなわち、選択ゲート線9の第2の部分9bは、第1の部分9aの延在方向に対して交差する方向に延在し、より好ましくは第1の部分9aの延在方向に対して直交する方向垂直な方向に延在している。また、Y方向に延在した第2の部分9bの端部から、ソース領域およびメモリゲート線14を介して対向する選択ゲート線9第1の部分9aまでの距離は、第2の部分9bのY方向の長さよりも短い。すなわち、第2の部分9bのY方向への長さを設計寸法の可能な限り延在させている。これによって、第2の部分9bからX方向に延在して形成されるメモリゲート線のコンタクト部14aのY方向におけるスペースの確保を容易とすることができ、コンタクトホール23dの目外れを防止し易くすることができる。さらに、選択ゲート線の第2の部分9bは、Y方向の長さがX方向の長さよりも長くなるように形成されている。これによって、メモリゲート線のコンタクト部14aのX方向に延在させる長さを長くすることができるので、コンタクトホール23dの目外れを防止し易くすることができる。また、選択ゲート線9の第1の部分9aは、コンタクトホール23cの下部において幅Y方向の幅が相対的に広くなっており、この選択ゲート線9の第1の部分9aの幅広部第3の部分9c上にコンタクトホール23cが形成され、プラグ24cがコンタクトホール23cの底部で選択ゲート線9の第1の部分9aの幅広部9cに接続されている。相対的に幅が広くなっている幅広部9c上にコンタクトホール23cを形成し、コンタクトホール23cに埋め込んだプラグ24cを幅広部9cに接続することで、コンタクトホール23cの目外れを防止し、コンタクトホール24cの底部で選択ゲート線9を確実に露出させ、プラグ24cを選択ゲート線9に確実に接続電気的に接続することができる。また、コンタクトホール23cの底部でメモリゲート線14が露出してしまうのを防止でき、選択ゲート線9とメモリゲート線14とがショートするのを防止することができる。なお、上記のように、選択ゲート線9の第1の部分9a、第2の部分9bおよび幅広部9cは、パターニングされた多結晶シリコン膜6からなる。選択ゲート線9の一方の側壁上には絶縁膜11を介してメモリゲート線14が形成されている。従って、選択ゲート線9の第1の部分9a、第2の部分9bおよび幅広部9cの側壁上には、絶縁膜11を介してメモリゲート線14が形成されている。メモリゲート線14は、選択ゲート線9の一方の側壁上に絶縁膜11を介してサイドウォール状に形成されているが、更に、選択ゲート線9の第2の部分9bに絶縁膜11を介して隣接し、図1のX方向に延在するコンタクト部14aを有している。メモリゲート線14のコンタクト部14aも、メモリゲート線14のサイドウォール状の部分と同様に、多結晶シリコン膜12からなる。このように、メモリゲート線14のコンタクト部14aは、選択ゲート線9の第2の部分9bの延在方向Y方向に対して交差する方向に延在し、より好ましくは図1のX方向に平行な方向第2の部分9aの延在方向Y方向に対して直交する方向に延在している。上記のようにワードシャント領域1C全体に素子分離領域2が形成され、素子分離領域2上に選択ゲート線9およびメモリゲート線14が形成されているので、メモリゲート線14aのコンタクト部14aは選択ゲート線9の第2の部分9b上から素子分離領域2上にかけて図1のX方向に延在している。メモリゲート線14のコンタクト部14aと選択ゲート線9の第2の部分9bとの間には絶縁膜11が介在している。上記のように、半導体基板1上に選択ゲート電極8および選択ゲート線9を構成するパターニングされた多結晶シリコン膜6を覆うように形成した多結晶シリコン膜12を異方性エッチングし、パターニングされた多結晶シリコン膜6の一方の側壁上に絶縁膜11を介して多結晶シリコン膜12を残存させることにより、多結晶シリコン膜12からなるメモリゲート電極13およびメモリゲート線14を形成することができる。この多結晶シリコン膜12の異方性エッチング工程において、コンタクト部14a上にエッチングマスク層フォトレジスト層、図示せずを形成しておき、エッチングマスク層の下の多結晶シリコン膜12を残存させることで、選択ゲート線9のコンタクト部14aを形成している。従って、このとき用いたエッチングマスク層フォトレジスト層の平面パターン形状がコンタクト部14aの平面パターン形状に対応する。従って、メモリゲート電極13とメモリゲート線14とメモリゲート線14のコンタクト部14aとは、同じ工程で形成され、同じ導電体層ここでは多結晶シリコン膜12からなる。メモリゲート線14のコンタクト部14a上にコンタクトホール23dが形成され、プラグ24dがコンタクトホール23dの底部でメモリゲート線14のコンタクト部14aに電気的に接続されている。コンタクト部14aの平面パターン形状は、コンタクトホール23dの開口時のずれを考慮して目外れが生じないような所定の大きさに形成する。これにより、コンタクトホール23dの目外れを防止し、コンタクトホール24dの底部でメモリゲート線14のコンタクト部14aを確実に露出させ、プラグ24dをメモリゲート線14に確実に接続電気的に接続することができる。また、メモリゲート線14のコンタクト部14aは選択ゲート線9の第2の部分9b上から素子分離領域2上に延在しており、素子分離領域2上に位置するコンタクト部14a上にコンタクトホール23dが形成されている。このため、たとえコンタクトホール23dが目外れを生じたとしても、コンタクトホール23dの底部ではメモリゲート線14のコンタクト部14aと素子分離領域2とが露出するので、目外れを生じたコンタクトホール23dに埋め込んだプラグ24dが他の導電性部材とショートするのを防止することができる。また、たとえコンタクトホール23d形成工程でオーバーエッチングが生じたとしても、コンタクトホール23dの底部には素子分離領域2が露出するので、コンタクトホール23dに埋め込んだプラグ24dが他の導電性部材とショートするのを防止することができ、更に、プラグ24dの下部側面がメモリゲート線14のコンタクト部14aと接触することにより、プラグ24dとメモリゲート線14のコンタクト部14aとの電気的接続を確保することができる。また、本実施の形態では、各メモリゲート線14にそれぞれ独立のコンタクト部14aが設けられており、図1のY方向にソース領域20を介して間に挟んで隣り合う隣接する、対向するメモリセル30のメモリゲート電極13にそれぞれ接続された2本のメモリゲート線14同士は電気的に接続されていない。なお、例えば図2においては、メモリセル30aとメモリセル30bとがソース領域20を介してY方向に隣り合う隣接する、対向する関係にある。本実施の形態では、ソース領域20を介して図1のY方向に隣り合うメモリセル30例えば図2のメモリセル30aとメモリセル30bのメモリゲート電極13にそれぞれ接続された2本のメモリゲート線14を、ソース領域20を介して図1のY方向に隣り合う2本のメモリゲート線14と言うものとする。本実施の形態では、ソース領域20を介して図1のY方向に隣り合う2本のメモリゲート線14は、ワードシャント領域1Cにおけるコンタクト部14aとプラグ24dとの接続位置が図1のX方向にずらされており、絶縁膜22上に形成されY方向に延在する異なる配線2525dにそれぞれ電気的に接続されている。すなわち、メモリゲート線14は、ソース領域20を介してY方向に隣り合うメモリゲート線14以外の他のメモリゲート線14とプラグ24dおよび配線2525dを介して電気的に接続されている。図1の例では、メモリゲート線14は一本置きにプラグ24dおよび配線25配線25dを介して電気的に接続されている。このため、ソース領域20を介して図1のY方向に隣り合うメモリセル30のメモリゲート電極13にそれぞれ接続された2本のメモリゲート線14、すなわちソース領域20を介してY方向に隣り合う2本のメモリゲート線14に、配線2525d、プラグ24dおよびコンタクト部14aを介して独立に所望の電圧異なる電圧を印加できるように構成されている。このため、本実施の形態では、ソース領域20を介してY方向に隣り合うメモリセル30例えばメモリ30aとメモリセル30bのメモリゲート電極13に独立に異なる電圧電位を印加することができる。また、本実施の形態では、後述するようにプロセスマージンの確保が容易なので、選択ゲート線9およびメモリゲート線14の上面に金属シリサイド膜21を形成しこの金属シリサイド膜21の断線を防止でき、選択ゲート線9およびメモリゲート線14の低抵抗化を図ることができる。このため、メモリセル領域1A間のワードシャント領域1Cにおいて、各選択ゲート線9および各メモリゲート線14に接続するプラグ24の数を一つにすることができ、半導体装置の平面レイアウト面積の低減などが可能になる。図4は、本実施の形態の半導体装置におけるメモリセル30の模式的な断面構造を示す要部断面図である。図5は、本実施の形態の書込、消去および読出時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図5の表には、書込、消去および読出時のそれぞれにおいて、図4に示されるようなメモリセル選択メモリセルのドレイン領域19に印加する電圧Vd、選択ゲート電極8選択ゲート線9に印加する電圧Vcg、メモリゲート電極13メモリゲート線14に印加する電圧Vmg、ソース領域20に印加する電圧Vs、およびp型ウエル3に印加されるベース電圧Vbが記載されている。なお、図5の表に示したものは電圧の印加条件の一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタの絶縁膜11中の電荷蓄積部である窒化シリコン膜への電子の注入を書込み、ホールhole:正孔の注入を消去と定義する。また、図4に示されるように、絶縁膜11は、酸化シリコン膜11a、窒化シリコン膜11bおよび酸化シリコン膜11cの積層膜ONO膜からなり、窒化シリコン膜11bが電荷を蓄積するための電荷蓄積部として機能する。書込み方式は、いわゆるソースサイド注入方式と呼ばれるホットエレクトロン書込みを用いることができる。例えば図5の書込の欄に示されるような電圧を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルの絶縁膜11中の窒化シリコン膜11b中に電子エレクトロンを注入する。ホットエレクトロンは、2つのゲート電極メモリゲート電極13および選択ゲート電極8間の下のチャネル領域ソース、ドレイン間で発生し、メモリゲート電極13の下の絶縁膜11中の電荷蓄積部である窒化シリコン膜11bの選択トランジスタ側の領域に局所的にホットエレクトロンが注入される。注入されたホットエレクトロン電子は、絶縁膜11中の窒化シリコン膜11b中のトラップに捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。消去方法は、BTBTBandToBandTunneling:バンド間トンネル現象ホットホール注入消去方式を用いることができる。すなわち、BTBTバンド間トンネル現象により発生したホール正孔を電荷蓄積部絶縁膜11中の窒化シリコン膜11bに注入することにより消去を行う。例えば図5の消去の欄に示されるような電圧を、消去を行う選択メモリセルの各部位に印加し、BTBTBandToBandTunneling現象によりホール正孔を発生させ電界加速することで選択メモリセルの絶縁膜11中の窒化シリコン膜11b中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる。読出し時には、例えば図5の読出の欄に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極13に印加する電圧Vmgを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。図6は、本実施の形態の半導体装置の要部回路図等価回路図である。図6の回路図にも示されるように、メモリセル領域1Aには複数のメモリセル30が形成されてアレイ状に配置されており、各メモリセル30のドレイン領域19はY方向に延在するビット線BL1~BL6配線25からなるに接続され、各メモリセル30のソース領域20はY方向に延在するソース線MSL1,MSL2配線25からなるにソースダミー領域1Bで接続されている。X方向に並ぶメモリセル30の選択ゲート電極8は選択ゲート線CGL1~CGL4選択ゲート線9に対応によって電気的に接続され、X方向に並ぶメモリセル30のメモリゲート電極13はメモリゲート線MGL1~MGL4メモリゲート線14に対応によって電気的に接続されている。メモリゲート線MGL1~MGL4はY方向に延在するメモリゲート配線MMG1,MMG2配線25からなるにワードシャント領域1Cで接続されている。また、図6の回路図にも示されるように、Y方向にソース領域を介して隣り合うメモリセル30のメモリゲート電極13にそれぞれ接続されたメモリゲート線、図6の例ではメモリゲート線MGL2とメモリゲート線MGL3とは、互いに電気的に接続されておらず、一方のメモリゲート線MGL2はワードシャント領域1Cでメモリゲート配線MMG1に接続され、他方のメモリゲート線MGL3はワードシャント領域1Cで他のメモリゲート配線MMG2に接続されている。このため、Y方向にソース領域20を介して隣り合うメモリゲート線、ここではメモリゲート線MGL2とメモリゲート線MGL3とに、メモリゲート配線MMG1,MMG2を介して独立に所定所望の電圧を印加できる。このため、Y方向にソース領域20を介して隣り合うメモリゲート線ここではメモリゲート線MGL2,MGL3にメモリゲート配線MMG1,MMG2を介して異なる電圧電位を印加可能である。従って、ソース領域20を介して隣り合うメモリセル30のメモリゲート電極に独立に電圧を印加でき、それぞれ異なる電圧を印加可能である。図7は、本実施の形態の半導体装置の要部平面図であり、配線25のうちのメモリゲート線14に接続される配線25dすなわち図6のメモリゲート配線MMG1,MMG2に対応する配線25dを図1に更に追加して記載したものに対応する。配線25dは、ワードシャント領域1Cで、コンタクトホール23dを埋めるプラグ24dを介してメモリゲート線14のコンタクト部14aに電気的に接続されている。図7に示されるように、Y方向にソース領域20を介して隣り合うメモリセル30のメモリゲート電極13にそれぞれ接続された2本のメモリゲート線14同士、すなわちY方向にソース領域20を介して隣り合う2本のメモリゲート線14同士は、互いに電気的に接続されておらず、一方のメモリゲート線14はワードシャント領域1Cで配線25dに接続され、他方のメモリゲート線14はワードシャント領域1Cで他の配線25dに接続されている。このため、ソース領域20を介して隣り合う2本のメモリゲート線14に、配線25dを介して独立に所定所望の電圧を印加でき、ソース領域20を介して隣り合う2本のメモリゲート線14に配線25dを介して異なる電圧電位を印加可能である。図8は、本発明者が検討した第1の比較例の半導体装置不揮発性半導体記憶装置の要部平面図であり、図9はその要部断面図である。図8のC-C線の断面図が図9に対応する。また、図8は上記図1に対応する平面図である。図8および図9に示される第1の比較例の半導体装置は、本実施の形態の半導体装置に対して、選択ゲート線9およびメモリゲート線14のパターン形状と、メモリゲート線14に接続するコンタクトホール23eおよびそれを埋めるプラグ24eの位置と、プラグ24eに接続された配線25とメモリゲート線14の間の接続関係とが異なっている。また、第1の比較例の半導体装置のメモリセルの断面構造は、本実施の形態1の図2と同様の構造を有しているので、ここではその説明は省略する。図8および図9に示される第1の比較例の半導体装置では、本実施の形態と同様に、選択ゲート線9は、パターニングされた多結晶シリコン膜6からなり、図8のX方向図1のX方向に対応するに延在してX方向に並ぶメモリセル30の選択ゲート電極8を接続する第1の部分9aと、第1の部分9aにおいて相対的に幅が広くなっている幅広部9cとを有しているが、本実施の形態とは異なり、選択ゲート線9は第2の部分9bを有していない。図8および図9に示される第1の比較例の半導体装置では、選択ゲート線9の一方の側壁上には絶縁膜11を介して多結晶シリコン膜12からなるメモリゲート線14が形成されており、Y方向にソース領域20を介して隣り合うメモリゲート線14同士が、メモリゲート線14を構成する多結晶シリコン膜12の一部からなるコンタクト部14bによって電気的に接続されている。コンタクト部14bは、選択ゲート線9上から他の選択ゲート線9上にかけて図8のY方向図1のY方向に対応するに延在しており、選択ゲート線9の側壁上のメモリゲート線14と他の選択ゲート線9の側壁上の他のメモリゲート線14とを電気的に接続している。半導体基板1上に選択ゲート電極8および選択ゲート線9を構成するパターニングされた多結晶シリコン膜6を覆うように形成した多結晶シリコン膜12を異方性エッチングし、パターニングされた多結晶シリコン膜6の一方の側壁上に絶縁膜11を介して多結晶シリコン膜12を残存させることにより、多結晶シリコン膜12からなるメモリゲート電極13およびメモリゲート線14を形成することができるが、この多結晶シリコン膜12の異方性エッチング工程において、コンタクト部14b上にエッチングマスク層フォトレジスト層、図示せずを形成しておき、エッチングマスク層の下の多結晶シリコン膜12を残存させることで、メモリゲート線14のコンタクト部14bを形成している。従って、このとき用いたエッチングマスク層フォトレジスト層の平面パターン形状がコンタクト部14bの平面パターン形状に対応する。メモリゲート線14のコンタクト部14b上にはコンタクトホール23eが形成され、プラグ24eがコンタクトホール23eの底部でメモリゲート線14のコンタクト部14bに接続されている。プラグ24eは配線25に接続されており、複数のメモリゲート線14がプラグ24eおよび配線25を介して電気的に接続されている。このように、第1の比較例では、Y方向にソース領域20を介して隣り合う2つのメモリゲート線14メモリゲート電極13を共通のコンタクト部14bおよびそれに接続するプラグ24eによって取り出している引き出している。図10は、第1の比較例の半導体装置における、書込み動作時の問題点を示す説明図である。図8および図9に示される第1の比較例の半導体装置において、書込み動作時には図5の書込の欄に示されるような電圧を、メモリセル30のうちの書込みを行う選択メモリセルの各部位に印加する。選択メモリセルでは、ドレイン領域19にVdとして1Vが印加され、選択ゲート電極8選択ゲート線9にVcgとして1.5VVddが印加され、メモリゲート電極13メモリゲート線14にVmgとして12Vが印加され、ソース領域20にVsとして6Vが印加される。ここで、選択メモリセルと、この選択メモリセルにソース領域20を介してY方向に隣り合う隣接する非選択のメモリセル書込みが行われないメモリセルとにおいて、ソース領域20は共通であり、メモリゲート線14はコンタクト部14bで電気的に接続されている。このため、選択メモリセルと、この選択メモリセルにソース領域20を介してY方向に隣り合う非選択のメモリセルとにおいて、ソース領域20が共通なのでソース領域20の電位Vsは同電位になり、メモリゲート線14がコンタクト部14bで接続されているのでメモリゲート電極13メモリゲート線14の電位Vmgは同電位になる。従って、選択メモリセルに上記書込み用の電圧を印加したとき、非選択のメモリセルのソース領域20とメモリゲート電極13メモリゲート線14とに選択メモリセルと同じ電圧Vs=6V,Vmg=12Vが印加される。このため、書込みを行う選択メモリセルにソース領域20を介してY方向に隣り合う非選択のメモリセルにおいて、非選択メモリセルの選択ゲート電極8選択ゲート線9の電位Vcgによりチャネル電流をカットオフし、非選択メモリセルのディスターブを防止する。しかしながら、実際には、図10と上記に示すように、書込みを行う選択メモリセルにソース領域20を介してY方向に隣り合う非選択のメモリセルにおいて、ソース領域20およびメモリゲート電極13に選択メモリセルと同様の高電圧が印加されるので、ソース-基板間に接合リーク電流が発生し、これに伴って発生したホットエレクトロンが非選択メモリセルの絶縁膜11中の窒化シリコン膜11b中に取り込まれ、非選択メモリセルのメモリトランジスタのしきい値電圧が上昇してしまう可能性がある。このように、書込み選択メモリセルに対し、ソース領域20を介してY方向に隣り合う非選択メモリセルに加わる書込みディスターブが問題となり、これは半導体装置の性能を低下させる可能性がある。それに対して、本実施の形態では、上記のように、ソース領域20を介して間に挟んでY方向に隣り合う対向する、隣接するメモリセル30のメモリゲート電極13にそれぞれ接続されたメモリゲート線14同士、すなわちソース領域20を介してY方向に隣り合うメモリゲート線14同士は電気的に接続されておらず、異なる配線25dおよびプラグ24dを介して独立に電圧異なる電圧を印加できるようになっている。このように、本実施の形態では、ソース領域20を介してY方向に隣り合う2つのメモリゲート線14メモリゲート電極13を、各メモリゲート線14のコンタクト部14aおよびそれに接続するプラグ24dによって、それぞれ独立に取り出している引き出している。このため、メモリセル30のうちの書込みを行う選択メモリセルと、その選択メモリセルにソース領域20を介してY方向に隣り合う非選択のメモリセルとで、メモリゲート電極13に独立に所定所望の電圧を印加供給することができる。従って、書込みを行う選択メモリセルのメモリゲート電極13と、その選択メモリセルにソース領域20を介してY方向に隣り合う非選択のメモリセルのメモリゲート電極13とに、異なる電位を印加供給することができる。このため、本実施の形態では、書込み動作時に図5の書込の欄に示されるような電圧を、書込みを行う選択メモリセルの各部位に印加したとしても、選択メモリセルにソース領域20を介してY方向に隣り合う非選択のメモリセルにおいて、メモリゲート電極13の電圧の値を、選択メモリのメモリゲート電極13の電圧の値と異なるものとすることができる。例えば、書込み選択メモリセルのメモリゲート電極13の電圧Vmg図5の例では12Vよりも、その書込み選択メモリセルにソース領域20を介してY方向に隣り合う非選択のメモリセルのメモリゲート電極13の電圧Vmgを低くする例えば0VやVddとしての1.5Vなどにすることができる。すなわち、本実施の形態では、共通のソース線に接続され、前記ソース線に対して対向するように隣接して配置された少なくとも2つのメモリセル例えばメモリセル30a,30bに対応において、メモリセルの書込み動作時に、前記2つのメモリセルのうち、書込みが行われる選択メモリセルのワード線メモリゲート電極13に印加される電圧の値は、書込みが行われない非選択メモリセルのワード線メモリゲート電極13に印加される電圧の値とは異なるものとし、より好ましくは、選択メモリセルのワード線メモリゲート電極13に印加される電圧の値は、非選択メモリセルのワード線メモリゲート電極13に印加される電圧の値よりも大きくする。これにより、書込み選択メモリセルのメモリゲート電極13に高電圧を印加し、かつ、その書込み選択メモリセルにソース領域20を介してY方向に隣り合う非選択のメモリセルのメモリゲート電極13に高電圧が印加されないようにすることが可能になる。従って、本実施の形態では、上記第1の比較例とは異なり、書込みを行う選択メモリセルのメモリゲート電極13に高電圧を印加しても、この書込みを行う選択メモリセルにソース領域20を介してY方向に隣り合う非選択のメモリセルのメモリゲート電極13には高電圧が印加されないので、非選択メモリセルの絶縁膜11中の窒化シリコン膜11b中に電子が取り込まれるのを防止でき、非選択メモリセルのメモリトランジスタのしきい値電圧が上昇してしまう現象を防止することができる。このように、本実施の形態では、書込み選択メモリセルに対しソース領域20を介してY方向に隣接した非選択メモリセルに加わる書込みディスターブを防止することができる。図11は、選択メモリセルへの書込み動作時の非選択メモリセルの書込みディスターブを示すグラフである。図11の横軸は、書込み用の電圧の印加後の時間arbitraryunit:任意単位に対応し、図11の縦軸は、書込みを行う選択メモリセルに対してソース領域20を介してY方向に隣接した非選択メモリセルにおけるしきい値電圧arbitraryunit:任意単位に対応する。図11のグラフには、図1~図3に示されるような本実施の形態の半導体装置の場合図11のグラフ中に本実施の形態として実線で示してあると、図8および図9に示されるような第1の比較例の場合図11のグラフ中に第1の比較例として点線で示してあるとが示されている。図11のグラフに示されるように、第1の比較例では、書込み動作時に、書込みを行う選択メモリセルにソース領域20を介してY方向に隣接する非選択のメモリセルにおいて、ソース領域20とメモリゲート電極13とに高電圧が印加されるので、非選択メモリセルの絶縁膜11中の窒化シリコン膜11b中に電子ホットエレクトロンが取り込まれ、非選択メモリセルのメモリトランジスタのしきい値電圧が上昇する。それに対して、本実施の形態では、書込み動作時に、書込みを行う選択メモリセルにソース領域20を介してY方向に隣接する非選択のメモリセルにおいて、メモリゲート電極13に高電圧が印加されないので、非選択メモリセルの絶縁膜11中の窒化シリコン膜11b中に電子ホットエレクトロンが取り込まれず、非選択メモリセルのメモリトランジスタのしきい値電圧はほとんど変化しない。このように、本実施の形態では、ソース領域20を介してY方向に隣り合うメモリゲート線14メモリゲート電極13同士を電気的に接続しておらず、ソース領域20を介して隣り合う2つのメモリゲート線14メモリゲート電極13のそれぞれに、独立して所望の電位異なる電位を供給できるようになっているので、書込み動作時に、書込みを行う選択メモリセルにソース領域20を介して隣接する非選択のメモリセルにおいて、メモリゲート電極13に高電圧が印加されるのを防止し、非選択メモリセルのメモリトランジスタのしきい値電圧が変化上昇するのを防止することができる。これにより、半導体装置の性能を向上することができる。図12は、本発明者が検討した第2の比較例の半導体装置不揮発性半導体記憶装置の要部平面図であり、図13はその要部断面図である。図12のD-D線の断面図が図13に対応する。また、図12は上記図1および図8に対応する平面図である。図12および図13に示される第2の比較例の半導体装置は、本実施の形態の半導体装置に対して、選択ゲート線9およびメモリゲート線14のパターン形状と、メモリゲート線14に接続するコンタクトホール23fおよびそれを埋めるプラグ24fの位置とが異なっている。また、第2の比較例の半導体装置のメモリセルの断面構造は、本実施の形態1の図2と同様の構造を有しているので、ここではその説明は省略する。図12および図13に示される第2の比較例の半導体装置では、選択ゲート電極8および選択ゲート線9を構成する多結晶シリコン膜6のパターン形状は、上記第1の比較例とほぼ同様である。すなわち、選択ゲート線9のパターン形状は、上記第1の比較例とほぼ同様であり、図12のX方向図1のX方向に対応するに延在してX方向に並ぶメモリセル30の選択ゲート電極8を接続する第1の部分9aと、第1の部分9aにおいて相対的に幅が広くなっている幅広部9cとを有しているが、本実施の形態とは異なり、選択ゲート線9は第2の部分9bを有していない。また、第2の比較例の半導体装置では、選択ゲート線9の一方の側壁上には絶縁膜11を介して多結晶シリコン膜12からなるメモリゲート線14が形成されているが、上記第1の比較例とは異なり、上記第1の比較例のようなコンタクト部14bは有しておらず、ソース領域20を介してY方向に隣り合うメモリゲート線14同士は、電気的に接続されていない。図12および図13に示される第2の比較例の半導体装置では、メモリゲート線14は、そのメモリゲート線14に絶縁膜11を介して隣接する選択ゲート線9上から素子分離領域2上にかけて図12のY方向図1のY方向に対応に延在するコンタクト部14cを有している。このメモリゲート線14のコンタクト部14cは、そのメモリゲート線14にソース領域20を介してY方向に隣り合う他のメモリゲート線14とは接続されていない。従って、各メモリゲート線14にそれぞれ独立のコンタクト部14cが設けられている。第2の比較例の半導体装置においても、半導体基板1上に選択ゲート電極8および選択ゲート線9を構成するパターニングされた多結晶シリコン膜6を覆うように形成した多結晶シリコン膜12を異方性エッチングし、パターニングされた多結晶シリコン膜6の一方の側壁上に絶縁膜11を介して多結晶シリコン膜12を残存させることにより、多結晶シリコン膜12からなるメモリゲート電極13およびメモリゲート線14を形成することができるが、この多結晶シリコン膜12の異方性エッチング工程において、コンタクト部14c上にエッチングマスク層フォトレジスト層、図示せずを形成しておき、エッチングマスク層の下の多結晶シリコン膜12を残存させることで、選択ゲート線9のコンタクト部14cを形成している。従って、このとき用いたエッチングマスク層フォトレジスト層の平面パターン形状がコンタクト部14cの平面パターン形状に対応する。第2の比較例の半導体装置のメモリゲート線14のコンタクト部14c上にはコンタクトホール23fが形成され、プラグ24fがコンタクトホール23fの底部でメモリゲート線14のコンタクト部14cに接続されている。プラグ24fは配線25に接続されている。図12および図13に示される第2の比較例の半導体装置では、本実施の形態の半導体装置と同様に、ソース領域20を介してY方向に隣り合うメモリゲート線14同士は、電気的に接続されておらず、異なる配線25およびプラグ24fを介して独立に所望の電圧異なる電圧を印加できるようになっている。このため、本実施の形態と同様に、第2の比較例の半導体装置でも、書込み動作時に、書込みを行う選択メモリセルにソース領域20を介してY方向に隣接する非選択のメモリセルにおいて、メモリゲート電極13に高電圧が印加されるのを防止し、非選択メモリセルのメモリトランジスタのしきい値電圧が変化上昇するのを防止することができる。しかしながら、図12および図13に示される第2の比較例の半導体装置では、本実施の形態の半導体装置とは異なり、選択ゲート線9は第2の部分9bを有しておらず、メモリゲート線14のコンタクト部14cは、図12のY方向に延在している。このため、図12および図13に示される第2の比較例の半導体装置の平面レイアウトでは、フォトリソグラフィ工程での位置合わせのマージンや寸法ばらつきのマージンが図12のY方向だけに集中してしまい、プロセスマージンを十分に確保することが難しく、半導体装置の製造歩留りを低下させる可能性がある。また、半導体装置の製造歩留りの低下を防止するためにプロセスマージンを十分に確保しようとすると半導体装置の大型化平面レイアウトの大面積化を招いてしまう。例えば、第2の比較例の半導体装置では、多結晶シリコン膜6をパターニングして選択ゲート電極8および選択ゲート線9を形成するためのフォトリソグラフィ工程、多結晶シリコン膜12を異方性エッチングしてメモリゲート電極13およびメモリゲート線14を形成する際にコンタクト部14cを形成するためのフォトリソグラフィ工程、コンタクトホール23fを形成するためのフォトリソグラフィ工程などのマージンが図12のY方向だけに積み重なってしまう。それに対して、図1~図3に示される本実施の形態の半導体装置では、選択ゲート線9は図1のY方向に延在する第2の部分9bを有しており、メモリゲート線14のコンタクト部14aは選択ゲート線9の第2の部分9b上から素子分離領域2上にかけて図1のX方向に延在している。すなわち、本実施の形態では、選択ゲート線9は、図1のX方向に延在してX方向に並ぶ各メモリセル30の選択ゲート電極8同士を接続する第1の部分9aと、この第1の部分9aの幅が相対的に広くなってその上にコンタクトホール23cが形成される幅広部9cとだけでなく、更に、図1のX方向に延在する第1の部分9aに接続して図1のY方向X方向に垂直な方向に延在する第2の部分9bを有している。従って、選択ゲート線9の第2の部分9bは、一端が第1の部分9aに接続し、第1の部分9aの延在方向X方向に対してほぼ垂直な方向Y方向に延在している。選択ゲート線9の第1の部分9a、第2の部分9bおよび幅広部9cの側壁上には、多結晶シリコン膜12からなるメモリゲート線14が形成されているが、メモリゲート線14は、選択ゲート線9の第2の部分9b上から素子分離領域2上にかけて図1のX方向に延在しているコンタクト部14aを有している。本実施の形態では、選択ゲート線9は図1のY方向に延在する第2の部分9bを有しており、メモリゲート線14のコンタクト部14aは選択ゲート線9の第2の部分9b上から素子分離領域2上にかけて図1のX方向に延在するように形成しているので、フォトリソグラフィ工程での位置合わせのマージンや寸法ばらつきのマージンが図1のX方向とY方向とに分散され、プロセスマージンを十分に確保することが容易である。このため、半導体装置の製造歩留りを向上できる。また、半導体装置の信頼性や性能を向上できる。また、第2の比較例のようにフォトリソグラフィ工程での位置合わせのマージンや寸法ばらつきのマージンが図1のY方向だけに集中する場合は、Y方向に隣り合うメモリゲート線13間の間隔を比較的大きくする必要があるが、本実施の形態では、フォトリソグラフィ工程での位置合わせのマージンや寸法ばらつきのマージンを図1のX方向とY方向に分散できるので、Y方向に隣り合うメモリゲート線13間の間隔を比較的小さくすることができ、平面レイアウトの小面積化に有利となり、半導体装置の小型化が可能になる。また、半導体装置の製造歩留りも向上することができる。また、不揮発性半導体記憶装置においては、ワード線方向であるX方向にはスペースにゆとりがあり、ビット線方向であるY方向にはスペースにゆとりがない。このため、第2の比較例のようにメモリゲート線14のコンタクト部14cをスペースにゆとりがないY方向延在させるよりも、本実施の形態のように、比較的スペースにゆとりがあるX方向にメモリゲート線14のコンタクト部14aを延在させることで、半導体装置の製造歩留りを向上させ、不揮発性半導体記憶装置全体のレイアウト面積の縮小も可能になる。次に、本実施の形態の半導体装置不揮発性半導体記憶装置の製造工程を図面を参照して説明する。図14~図25は、本実施の形態の半導体装置不揮発性半導体記憶装置の製造工程中の要部断面図である。図14~図25のうち、図14,図16,図18,図20,図22,図24は上記図2に対応する領域の断面図であり、図15,図17,図19,図21,図23,図25は上記図3に対応する領域の断面図である。また、図14と図15とは同じ製造工程中の断面図であり、図16と図17とは同じ製造工程中の断面図であり、図18と図19とは同じ製造工程中の断面図であり、図20と図21とは同じ製造工程中の断面図であり、図22と図23とは同じ製造工程中の断面図であり、図24と図25とは同じ製造工程中の断面図である。まず、図14および図15に示されるように、例えば1~10Ωcm程度の比抵抗を有するp型の単結晶シリコンなどからなる半導体基板半導体ウエハ1を準備する。それから、半導体基板1の主面に、例えばSTIShallowTrenchIsolation法などにより絶縁体からなる素子分離領域2を形成する。次に、p型不純物をイオン注入することなどにより、p型ウエル3を形成する。p型ウエル3は主としてメモリセル領域1Aに形成され、メモリセル領域1Aは素子分離領域2によって他の領域と電気的に分離される。それから、イオン注入法などによって、p型ウエル3の表面部表層部に、選択トランジスタのしきい値を調整するp型半導体領域p型不純物領域、チャネル領域4を形成する。次に、半導体基板1表面を清浄化処理した後、選択トランジスタのゲート絶縁膜用の絶縁膜5aをp型ウエル3の表面に熱酸化法などを用いて形成する。それから、絶縁膜5a上を含む半導体基板1上に、選択ゲート電極となる多結晶シリコン膜6および選択ゲート電極の保護用の酸化シリコン膜7を、順次堆積する。多結晶シリコン膜6は、n型不純物例えばリンPなどを導入またはドープした多結晶シリコン膜、すなわちn型多結晶シリコン膜である。次に、フォトリソグラフィ技術およびドライエッチング技術を用いて、酸化シリコン膜7および多結晶シリコン膜6をパターニングし、選択トランジスタの選択ゲート電極8および選択ゲート線9を形成する。選択ゲート電極8および選択ゲート線9はパターニングされた多結晶シリコン膜6からなり、選択ゲート電極8の下の絶縁膜5aが選択トランジスタのゲート絶縁膜5となる。従って、選択ゲート電極8および選択ゲート線14第1、第2および第3の部分14a,14b,14cは、同工程で形成され、同層の導電体層多結晶シリコン膜6からなる。なお、選択ゲート電極8および選択ゲート線9のパターンの形成の際には、半導体基板1の表面に不要なダメージが入らないように、絶縁膜5aの表面が露出した段階でドライエッチングを停止する。次に、図16および図17に示されるように、イオン注入法などを用いて、半導体基板1のp型ウエル3のメモリトランジスタのチャネル領域に、しきい値調整用のp型半導体領域p型不純物領域10を形成する。次に、半導体基板1の保護用に残した絶縁膜5aを例えばフッ酸などを用いて除去した後、メモリトランジスタのゲート絶縁膜となる絶縁膜11を形成する。絶縁膜11は、例えば酸化シリコン膜上記酸化シリコン膜11aに対応、窒化シリコン膜上記窒化シリコン膜11bに対応および酸化シリコン膜上記酸化シリコン膜11cに対応の積層膜などからなる。絶縁膜11は、p型ウエル3の表面上や選択ゲート電極8の露出面側壁上に形成される。絶縁膜11のうち、酸化シリコン膜は、例えば酸化処理熱酸化処理により形成することができ、窒化シリコン膜は、例えばCVDChemicalVaporDeposition法により形成することができる。例えば、絶縁膜11のうちの下部酸化シリコン膜を熱酸化により形成した後、絶縁膜11のうちの窒化シリコン膜をCVD法で堆積し、さらに、絶縁膜11のうちの上部酸化シリコン膜をCVD法と熱酸化で形成することができる。なお、絶縁膜5aを除去する際に、選択ゲート電極8上の酸化シリコン膜7を除去することもできる。次に、絶縁膜11上を含む半導体基板1上にメモリゲート電極となる多結晶シリコン膜12を堆積する。多結晶シリコン膜12は、n型不純物例えばリンPなどを導入またはドープした多結晶シリコン膜、すなわちn型多結晶シリコン膜である。次に、異方性エッチング技術により、多結晶シリコン膜12を絶縁膜11の上面が露出するまで除去し、選択ゲート電極8および選択ゲート線9の側壁に絶縁膜11を介して多結晶シリコン膜12を残存させ、多結晶シリコン膜12からなるメモリゲート電極13およびメモリゲート線14を形成する。メモリゲート電極13の下の絶縁膜11がメモリトランジスタのゲート絶縁膜となる。この多結晶シリコン膜12の異方性エッチング工程において、コンタクト部14a上にエッチングマスク層フォトレジスト層、図示せずを形成しておき、エッチングマスク層の下の多結晶シリコン膜12を残存させることで、選択ゲート線9のコンタクト部14aを形成する。従って、メモリゲート電極13、メモリゲート線14およびメモリゲート線14のコンタクト部14aは、同工程で形成され、同層の導電体層多結晶シリコン膜12からなる。また、メモリゲート電極13とは反対側の選択ゲート電極8の側壁にも、多結晶シリコン膜12からなる側壁スペーサ15が形成される。次に、図18および図19に示されるように、フォトリソグラフィ技術およびドライエッチング技術を用いて、側壁スペーサ15を除去する。それから、露出する絶縁膜11の上層の酸化シリコン膜とその下層の窒化シリコン膜とを、例えばフッ酸と熱リン酸などを用いて除去する。次に、図20および図21に示されるように、低濃度のn型不純物のイオン注入を行い、ドレイン部に低濃度n型半導体領域16を形成し、ソース部に低濃度n型半導体領域17を形成する。ドレイン部の低濃度n型半導体領域16とソース部の低濃度n型半導体領域17とは、同じイオン注入工程により形成されるが、他の形態として、フォトリソグラフィ技術とレジスト膜を用いて別々のイオン注入工程によって形成することもできる。次に、絶縁膜11の下層の酸化シリコン膜の露出する部分を例えばフッ酸などで除去した後、半導体基板1上に酸化シリコン膜を堆積してこの酸化シリコン膜を異方性エッチングすることで、選択ゲート電極8、選択ゲート線9、メモリゲート電極13およびメモリゲート線14の側壁に酸化シリコンなどの絶縁体からなる側壁スペーサ18を形成する。次に、n型不純物をイオン注入することにより、選択トランジスタのドレイン領域n型半導体領域、n型不純物領域19とメモリトランジスタのソース領域n型半導体領域、n型不純物領域20を形成する。ドレイン領域19はドレイン部の低濃度n型半導体領域16よりも不純物濃度が高く、ソース領域20は、ソース部の低濃度n型半導体領域17よりも不純物濃度が高い。このようにして、フラッシュメモリ不揮発性半導体記憶装置のメモリセル30が形成される。次に、図22および図23に示されるように、選択ゲート電極8、選択ゲート線9、メモリゲート電極13、メモリゲート線14、ドレイン領域19およびソース領域20の表面を露出させ、例えばコバルトCo膜を堆積して熱処理することによって、選択ゲート電極8、選択ゲート線9、メモリゲート電極13、メモリゲート線14、ドレイン領域19およびソース領域20の上部表面に、それぞれ金属シリサイド膜コバルトシリサイド膜、例えばCoSi2膜21を形成する。これにより、拡散抵抗やコンタクト抵抗を低抵抗化することができる。その後、未反応のコバルト膜は除去する。次に、図24および図25に示されるように、半導体基板1上に絶縁膜層間絶縁膜22を形成する。すなわち、選択ゲート電極8およびメモリゲート電極13を覆うように、金属シリサイド膜21上を含む半導体基板1上に、絶縁膜22を形成する。絶縁膜22は、例えば相対的に薄い窒化シリコン22aとその上の相対的に厚い酸化シリコン22bの積層膜などからなる。絶縁膜22は層間絶縁膜として機能することができる。必要に応じて、CMPChemicalMechanicalPolishing法などにより絶縁膜22の上面の平坦化処理を行うこともできる。次に、フォトリソグラフィ技術およびドライエッチング技術を用いて、絶縁膜22をドライエッチングすることにより、絶縁膜22にコンタクトホール23を形成する。次に、コンタクトホール23内に、タングステンWなどからなるプラグ24プラグ24を含むを形成する。プラグ24は、例えば、コンタクトホール23の内部を含む絶縁膜22上にバリア膜例えば窒化チタン膜を形成した後、タングステン膜をCVD法などによってバリア膜上にコンタクトホール23を埋めるように形成し、絶縁膜22上の不要なタングステン膜およびバリア膜をCMPまたはエッチバック法などによって除去することにより形成することができる。次に、プラグ24が埋め込まれた絶縁膜22上に、配線第1配線層25を形成する。例えば、プラグ24が埋め込まれた絶縁膜22上にバリア導体膜25a例えばチタン膜または窒化チタン膜あるいはそれらの積層膜、アルミニウム膜25bおよびバリア導体膜25c例えばチタン膜または窒化チタン膜あるいはそれらの積層膜をスパッタリング法などによって順に形成し、フォトリソグラフィ技術およびドライエッチング技術などを用いてパターニングすることで、配線25を形成することができる。配線25は、上記のようなアルミニウム配線に限定されず種々変更可能であり、例えばタングステン配線や銅配線例えばダマシン法で形成した埋込銅配線とすることもできる。その後、更に層間絶縁膜や上層の配線層などが形成されるが、ここではその説明は省略する。第2層配線以降はダマシン法により形成した埋込銅配線とすることもできる。実施の形態2図26は、本発明の他の実施の形態の半導体装置不揮発性半導体記憶装置の要部平面図である。図26は、上記実施の形態1の図1にほぼ対応する平面図である。また、メモリセルの断面構造などは、上記本実施の形態1と同様の構造を有しているので、ここではその説明は省略する。上記実施の形態1の半導体装置では、メモリゲート線14多結晶シリコン膜12は一本置きに配線25およびプラグ23dを介して電気的に接続されていたが、図26に示される本実施の形態の半導体装置では、メモリゲート線14多結晶シリコン膜12は7本置きに配線25およびプラグ23dを介して電気的に接続されている。すなわち、互いに電気的に接続されたメモリゲート線14の間には他の7本のメモリゲート線14が存在する。図26に示される半導体装置では、各選択ゲート線9の第2の部分9bの位置と、その選択ゲート線9の側壁上のメモリゲート線14のコンタクト部14aの位置とをずらして、各メモリゲート線14のコンタクト部14a上に開口するコンタクトホール23dのX方向の位置をずらしている。これにより、Y方向に隣り合うメモリゲート線14のコンタクト部14aとプラグ24dとの接続位置をX方向にずらし、メモリゲート線14のコンタクト部14aとプラグ24dとの接続部のX方向の位置を、n番目、n8番目~n8m番目n,m:整数のメモリゲート線14で同じにし、n番目、n8番目~n8m番目n,m:整数のメモリゲート線14同士を、Y方向に延在する同じ配線25により電気的に接続している。各選択ゲート線9の第2の部分9bの位置と、その選択ゲート線9の側壁上のメモリゲート線14のコンタクト部14aの位置とをずらして、各メモリゲート線14のコンタクト部14a上に開口するコンタクトホール23dのX方向の位置をずらすことで、Y方向に延在する所望の配線25に各メモリゲート線14を電気的に接続することができる。なお、上記実施の形態1では1本置きに、本実施の形態では7本置きにメモリゲート線14が配線25に接続されているが、必要に応じた本数置きにメモリゲート線14を配線25に接続することができる。本実施の形態においても、上記実施の形態1とほぼ同様の効果をえることができる。以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、本実施の形態では、MONOSを用いたスプリットゲート型のメモリセルについて説明したが、これを1トランジスタ型のNOR型フラッシュメモリ等に適用することも可能である。"