パルス幅変調信号を出力するデジタルアンプであって、前記パルス幅変調信号のキャリア周期と前記パルス幅変調信号のパルス幅を測定する際の目標分解能との和に基づく周期であるサンプリングクロックの第1の論理から第2の論理への遷移に応じて発生させたサンプリング信号と、前記パルス幅変調信号との論理積の結果をカウントし、カウント結果に基づいて前記パルス幅変調信号のパルス幅を示すカウント値を出力するテスト回路部を設けたことを特徴とするデジタルアンプ。前記サンプリングクロックを用いて前記パルス幅変調信号をサンプリングするサンプリング回数は、前記パルス幅変調信号のキャリア周期を前記目標分解能で除した数である、ことを特徴とする請求項1に記載のデジタルアンプ。前記テスト回路部は、前記サンプリングクロックの論理が変化するタイミングでハイレベルのワンショット信号として前記サンプリング信号を出力する微分回路と、前記パルス幅変調信号と前記サンプリング信号との論理積の結果を出力する第1のアンド回路と、前記第1のアンド回路の出力とカウント期間が有効であることを示す制御信号との論理積の結果を出力する第2のアンド回路と、前記第2のアンド回路の出力を前記カウント期間においてカウントするカウンタと、前記カウンタの出力に基づいて前記カウント値を出力する出力回路と、を有する、ことを特徴とする請求項1または請求項2いずれか一項に記載のデジタルアンプ。パルス幅変調信号を出力するデジタルアンプのテスト方法であって、前記デジタルアンプが印加された入力電圧に応じて所定のキャリア周期の前記パルス幅変調信号を出力する第1の過程と、前記パルス幅変調信号の前記キャリア周期と前記パルス幅変調信号のパルス幅を測定する際の目標分解能との和に基づく周期であるサンプリングクロックの第1の論理から第2の論理への遷移に応じて発生させたサンプリング信号を前記デジタルアンプに供給する第2の過程と、前記パルス幅変調信号と前記サンプリング信号との論理積の結果をカウントし、カウント結果に基づいて前記パルス幅変調信号のパルス幅を示すカウント値を出力する第3の過程と、を有する、ことを特徴とするデジタルアンプのテスト方法。しかし、上述した試験装置は、DSPが有する機能や、リアルタイムコントロール機能など、PWM信号のパルス幅を測定するための特殊な機能が必要である。このため、試験装置の装置価格が高価なものとなり、PWM信号のパルス幅を測定する試験を行う際のテストコストが増大するという問題があった。上記課題を解決するために、本発明は、デジタルアンプに係る第1の解決手段として、パルス幅変調信号を出力するデジタルアンプであって、前記パルス幅変調信号のキャリア周期と前記パルス幅変調信号のパルス幅を測定する際の目標分解能との和に基づく周期であるサンプリングクロックの第1の論理から第2の論理への遷移に応じて発生させたサンプリング信号と、前記パルス幅変調信号との論理積の結果をカウントし、カウント結果に基づいて前記パルス幅変調信号のパルス幅を示すカウント値を出力するテスト回路部を設けたことを特徴とする。また、デジタルアンプに係る第2の解決手段として、前記サンプリングクロックを用いて前記パルス幅変調信号をサンプリングするサンプリング回数は、前記パルス幅変調信号のキャリア周期を前記目標分解能で除した数である、ことを特徴とする。また、デジタルアンプに係る第3の解決手段として、上記第1または第2の解決手段において、前記テスト回路部は、前記サンプリングクロックの論理が変化するタイミングでハイレベルのワンショット信号として前記サンプリング信号を出力する微分回路と、前記パルス幅変調信号と前記サンプリング信号との論理積の結果を出力する第1のアンド回路と、前記第1のアンド回路の出力とカウント期間が有効であることを示す制御信号との論理積の結果を出力する第2のアンド回路と、前記第2のアンド回路の出力を前記カウント期間においてカウントするカウンタと、前記カウンタの出力に基づいて前記カウント値を出力する出力回路と、を有する、ことを特徴とする。また、デジタルアンプのテスト方法に係る第1の解決手段として、パルス幅変調信号を出力するデジタルアンプのテスト方法であって、前記デジタルアンプが印加された入力電圧に応じて所定のキャリア周期の前記パルス幅変調信号を出力する第1の過程と、前記パルス幅変調信号の前記キャリア周期と前記パルス幅変調信号のパルス幅を測定する際の目標分解能との和に基づく周期であるサンプリングクロックの第1の論理から第2の論理への遷移に応じて発生させたサンプリング信号を前記デジタルアンプに供給する第2の過程と、前記パルス幅変調信号と前記サンプリング信号との論理積の結果をカウントし、カウント結果に基づいて前記パルス幅変調信号のパルス幅を示すカウント値を出力する第3の過程と、を有する、ことを特徴とする。本発明のデジタルアンプによれば、テスト回路部は、PWM信号のパルス幅を示すカウント値を出力する。試験装置は、このカウント値を取り込み、取り込んだカウント値に目標分解能を乗ずることで、PWM信号のパルス幅を測定する。これにより、上述した様な特殊な機能を有する試験装置に比べて測定機能の少ない安価な試験装置であっても、デジタルアンプが入力される電圧レベルに応じたパルス幅のPWM信号を出力しているか否かを試験することができ、テストコスト増大を抑制することができる。以下、添付図面を参照しながら、本発明の好ましい実施の形態について説明する。図1は、本発明の一実施形態に係るデジタルアンプ10の回路構成図である。図1に示すように、デジタルアンプ10は、PWM信号発生部10aと、テスト回路部10bとを備える。本実施形態において、デジタルアンプ10は、試験装置と入力端子及び出力端子を介して接続され、試験装置から制御信号が入力されると、PWM信号を発生し、発生したPWM信号のパルス幅を示すカウント値を試験装置に対して出力する。PWM信号発生部10aは、入力アンプ11、三角波発生器12、コンパレータ13、デッドタイム付加回路14、及び出力バッファ部15を含んで構成される。このPWM信号発生部10aは、アナログ信号入力端子Aに入力される音声信号等のアナログ入力信号の電圧レベルに応じて、三角波発生器12が出力する三角波キャリア信号を変調し、出力バッファ部15の出力側に接続される出力端子EからPWM信号を出力する回路である。入力アンプ11は、例えば、誤差積分器で構成され、非反転入力端子入力端子が接地された差動増幅器と、この差動増幅器の出力端子と反転入力端子-入力端子との間に接続される積分用キャパシタとを有する。そして、この差動増幅器の反転入力端子は、抵抗を介して入力信号Vinが入力されるとともに、出力バッファ部15の出力信号であるPWM信号が前記抵抗とは異なる抵抗を介して入力される。このような構成により、入力アンプ11は、入力信号VinとPWM信号との誤差の積分を行い、積分値を示す積分値信号INを出力する。三角波発生器12は、予め設定されている周波数の三角波信号TRIを、キャリア信号として出力する。この三角波発生器12は、例えば、外部から入力される制御信号により動作開始するPLL等が出力する矩形波信号に同期させて、所定範囲の周波数例えば数百kHz~数MHzの三角波信号TRIを出力する。この所定範囲の周波数は、制御信号により調整可能な範囲である。コンパレータ13は、入力アンプ11が出力する積分値信号INと、三角波発生器12が出力する三角波信号TRIとを比較し、両信号の電圧レベルの比較結果を出力する。デッドタイム付加回路14は、コンパレータ13が出力する比較結果に基づいて、出力バッファ部15を構成するトランジスタの両方がオン状態とならないように、各トランジスタのゲート信号を調整し、この調整したゲート信号を出力バッファ部15の各トランジスタのゲートへ出力する。出力バッファ部15は、電源電圧VCCと接地電圧GNDとの間に直列接続された、例えばPチャネル型MOSトランジスタQP1、及びNチャネル型MOSトランジスタQN1から構成され、両トランジスタのドレインは出力端子Eに共通接続される。出力バッファ部15は、デッドタイム付加回路14から入力されるゲート信号に応じた、デッドタイムを付加したPWM信号を出力端子Eから出力する。出力バッファ部15が出力するPWM信号は、コンパレータ13が出力する比較結果が正の間、すなわち、積分値信号INが三角波信号TRIより大きい場合ハイレベルとなり、比較結果が負の間、すなわち、積分値信号INが三角波信号TRIより小さい場合ロウレベルとなる。ここで、出力バッファ部15が出力するPWM信号のキャリア周波数は、三角波発生器12が生成する三角波信号TRIの周波数と一致する。すなわち、PWM信号発生部10aは、試験装置がアナログ信号入力端子Aに供給する入力信号Vinの電圧レベルに応じたデューティdutyを有するPWM信号を、出力端子EからPWM信号のキャリア周期PWMのキャリア周波数の逆数で周期的に発生する。テスト回路部10bは、このPWM信号のキャリア周期と目標分解能との和に基づく周期のサンプリングクロックSCLKが入力されると、PWM信号のパルス幅を示すカウンタ値を出力する。PWM信号のキャリア周期、サンプリングクロックSCLKの周期、及び目標分解能の関係については、後述する。テスト回路部10bは、微分回路21、アンド回路22、アンド回路23、カウンタ24、及びパラレルシリアル変換回路25を含んで構成される。微分回路21の入力は、入力端子Bに接続され、出力は接続点Cに接続される。アンド回路22の一方の入力は、出力バッファ部15の出力に接続され、他方の入力は接続点Cに接続される。アンド回路22の出力は、接続点Fに接続される。アンド回路23の一方の入力は、接続点Fに接続され、他方の入力は入力端子Dに接続される。アンド回路23の出力は、接続点Gに接続される。カウンタ24の入力は、接続点Gに接続され、カウンタ24の複数の出力は、パラレルシリアル変換回路25の複数の入力に一対一で接続される。パラレルシリアル変換回路25の出力は、出力端子Hに接続される。次に、微分回路21は、インバータ回路21a及びアンド回路21bを含んで構成される。インバータ回路21aの入力は、入力端子Bに接続され、インバータ回路21aの出力は、アンド回路21bの一方の入力に接続される。アンド回路21bの他方の入力は、入力端子Bに接続され、アンド回路21bの出力は接続点Cに接続される。この構成により、微分回路21は、サンプリングクロックSCLKがロウレベルのとき、ロウレベルのサンプリング信号SCLKDIVを接続点Cに出力する。微分回路21において、サンプリングクロックSCLKがロウレベルからハイレベルに遷移すると同時に、アンド回路21bの2入力のうちの他方の入力がハイレベルに遷移する。これにより、微分回路21は、サンプリング信号SCLKDIVをハイレベルにする。その後、インバータ回路21aがロウレベルを出力することを受けて、アンド回路21bは、サンプリング信号SCLKDIVをロウレベルにする。つまり、微分回路21は、入力端子Bから入力されるサンプリングクロックSCLKの立ち上がりにおける論理の変化第1の論理から第2の論理への変化を検出して、ハイレベルのワンショット信号であるサンプリング信号SCLKDIVを、接続点Cに出力する。アンド回路22は、PWM信号がハイレベル、かつ、ハイレベルのワンショットであるサンプリング信号SCLKDIVが入力されると、ハイレベルのワンショット信号を接続点Fに出力する。アンド回路23は、接続点Fがハイレベル、かつ、入力端子Dに入力されるカウント範囲クロックCNTENCLKがハイレベルのとき、ハイレベルのワンショット信号を接続点Gに出力する。このカウント範囲クロックCNTENCLKは、後述するカウンタ24のカウント期間を規定するクロック信号であり、ハイレベルの期間、カウンタ24のカウント動作が有効となる。カウンタ24は、例えば、従属接続された複数のD型フリップフロップを含んで構成される。初段のD型フリップフロップのD入力端子は、上記接続点Gに接続され、2段目以降のD型フリップフロップ各々は、D端子が前段のD型フリップフロップのQ端子と接続される。このカウンタを構成するD型フリップフロップ各々のCLK端子は、例えば、接続点Gに接続され、接続点Gに現れるワンショット信号がクロック入力として入力される。D型フリップフロップ各々は、前段のQ端子からデータをD端子に取り込み、このクロック入力の立ち下がりに同期して取り込んだデータをラッチし、自身のQ端子からラッチしたデータを出力する。よって、カウンタ24は、カウント範囲クロックCNTENCLKがハイレベルの期間に、接続点Gに現れるワンショット信号以下、被測定パルスとするの個数だけカウント動作を実行する。カウンタ24は、カウント動作を実行した後、カウント結果である、被測定パルスの数に対応するデータ1PWM信号がハイレベルであることを示すデータを出力する。例えば、アンド回路22が、PWM信号を10回サンプリングした結果、接続点Gにおける10個のデータが0011111000であれば、カウンタ24は、パラレルデータ1111100000を出力する。なお、データ0とは、PWM信号がロウレベルであることを示すデータである。すなわち、カウンタ24は、被測定パルスの個数に対応する個数のD型フリップフロップにおいて、従属接続されたD型フリップフロップの初段側から最終段に向けて、PWM信号のハイレベルに対応してデータ1をラッチするとともに、それぞれのQ端子に出力する。例えば、被測定パルスの個数が100であれば、初段を含む初段から100段までのD型フリップフロップ各々は、自身のQ端子から、PWM信号のハイレベルに対応してデータ1を出力する。パラレルシリアル変換回路25は、カウンタ24に備えられたD型フリップ各々のQ端子から出力するデータ1パラレルデータを、シリアルデータに変換して、出力端子Hから順次出力する。パラレルシリアル変換回路25は、例えば、D端子とQ端子とが互いに従属接続されたデータロード機能付きD型フリップフロップを含んで構成される。データロード機能付きD型フリップフロップ各々は、カウンタ24を構成するD型フリップフロップに1対1に対応して設けられ、上記カウント範囲クロックCNTENCLKがハイレベルからロウレベルに遷移すると、対応するカウンタ24のD型フリップのQ端子からデータを取り込み、取り込んだデータを、自身のQ端子へ出力するロードする。そして、データロード機能付きD型フリップフロップ各々は、クロック入力の立ち下がりに同期して、順次自身のデータを次段のD型フリップフロップのD端子へと出力する。ここで、パラレルシリアル変換回路25に用いるクロック入力は、上記サンプリングクロックSCLKそのものを用いてもよい。或いは、テスト回路部10bにおいて予め設定された周期を有する他のクロックを生成し、これをクロック入力として用いてもよい。以下では、サンプリングクロックSCLKをクロック入力として用いる場合について説明する。パラレルシリアル変換回路25が出力端子Hから出力するデータのうち、データ1の個数が、カウンタ24がラッチしたデータ1の個数と一致する。なお、本構成においては、連続して出力データにデータ1が続く場合が多い。そのため、データ1のカウント数を容易に区別できる構成として、パラレルシリアル変換回路25は、クロック入力サンプリングクロックSCLKの立ち下がりに同期して、データを出力した後、一旦出力端子Hのレベルを、クロック入力サンプリングクロックSCLKの立ち上がりでデータ0の出力、或いはハイインピーダンスの状態とする構成とすることが望ましい。このように、パラレルシリアル変換回路25は、カウンタ24が出力するパラレルデータを、一旦ラッチした後、サンプリングクロックSCLKの立ち下がりに同期して、出力端子Hからシリアルに出力する。そのため、試験装置は、デジタルアンプ10が出力端子Hからシリアルに出力するデータのうちデータ1の個数カウント値を読み取り、読み取ったカウント値に後述する目標分解能時間を乗じて、PWM信号のパルス幅を測定することができる。続いて、図2を用いて、デジタルアンプ10のテスト動作におけるテスト回路部10bの動作を説明する。試験装置は、テスト動作において、アナログ信号入力端子Aに所定の電圧レベルVinの入力信号を、入力端子BにサンプリングクロックSCLKを、入力端子Dにカウント範囲クロックCNTENCLKを供給する。また、試験装置は、テスト動作において、デジタルアンプ10が出力端子Hに出力するデータ1を取り込み、取り込んだデータ1の個数に、サンプリングクロックSCLKの周期決定に用いる目標分解能を乗じて、PWM信号のパルス幅を測定する。図2は、上述した図1に示すデジタルアンプ10のテスト動作における動作タイミングチャートである。図2において、Vinは試験装置がアナログ信号入力端子Aに供給する電圧レベルVinのDC電圧レベル、SCLKはサンプリングクロックSCLKの論理レベルの変化、SCLKDIVはサンプリング信号SCLKDIV接続点Cの論理レベルの変化、CNTENCLKはカウント範囲クロックCNTENCLKの論理レベルの変化、をそれぞれ示している。また、図2において、PWM信号はPWM信号の論理レベルの変化、Fは接続点Fアンド回路22の出力の論理レベルの変化、Gは接続点Gアンド回路23の出力である被測定パルスの論理レベルの変化、Hは出力端子Hパラレルシリアル変換回路25の出力の論理レベルの変化、をそれぞれ示している。また、図2において、サイクル1時刻t1~時刻t2はPWM信号幅測定の第1サイクル、サイクル2時刻t2~時刻t3は第2サイクル、サイクル3~サイクル98時刻t3~時刻t4は第3サイクル~第98サイクル、をそれぞれ示している。また、図2において、サイクル99時刻t4~時刻t5はPWM信号幅測定の第99サイクル、サイクル100時刻t5~時刻t6は第100サイクル、をそれぞれ示している。これらサイクル1~サイクル100を総称して、データカウントサイクルと呼ぶものとする。図2は、このデータカウントサイクルにおいて、試験装置がサンプリングクロックSCLKを供給し、デジタルアンプ10がPWM信号の一周期を検出する動作を示す。また、図2において、サイクル1-a時刻t6~時刻t7、サイクル1-b時刻t7~時刻t8、及びサイクル1-c時刻t8~時刻t9は、テスト回路部10bからカウント値を試験装置へ出力する動作を示している。これらサイクル1-a以降のサイクルを総称して、データ出力サイクルと呼ぶものとする。なお、上記データカウントサイクル及びデータ出力サイクルにおける各サイクルの時間幅は、PWM信号のキャリア周期キャリア周波数の逆数を示している。ここで、サイクル1の時刻t1において、三角波発生器12のキャリア信号発生に同期させて、試験装置から入力端子Bに供給するサンプリングクロックSCLKについて、説明する。サンプリングクロックSCLKの周波数の値は、キャリア周波数の値に対してわずかに値をずらした周波数の値である。このわずかに値をずらした周波数の値とは、次の内容を意味する。データカウントサイクルにおけるサンプリングクロックSCLKの供給回数は、図2に示す例の場合、キャリア周期のサイクル数、つまり100と同じである。このサンプリングクロックSCLKを100回供給することに対応して、PWM信号の1周期を100等分した時間それぞれにおいて、アンド回路22は、PWM信号がハイレベルにあるか、ロウレベルにあるかを検出する。つまり、アンド回路22は、1サイクルの100分の1を分解能として、PWM信号の1周期を100等分した時間分解能それぞれにおいて、PWM信号がハイレベルにあるかロウレベルにあるかを検出する。例えば、1サイクルが1000nsキャリア周波数1MHzであれば、1000nsを100等分した10nsの期間各々において、PWM信号の論理をチェックする。このため、図2に示すように、サイクル1においてサンプリングクロックSCLKの立ち上がりをPWM信号の立ち上がりに揃えて同期させて、続くサイクル2以降は、サンプリングクロックSCLKの立ち上がりをPWM信号の立ち上がりに対して10nsずつずらして供給する。このようにすれば、デジタルアンプ10は、10nsの分解能で、PWM信号の1周期におけるハイレベルの期間をカウントし、試験装置は、このカウント値に分解能を乗じて、PWM信号のパルス幅を算出することが可能となる。ここで、サンプリングクロックSCLKの周期は、PWM信号のキャリア周期とPWM信号のパルス幅を測定する際の目標分解能とを用いて、PWM信号のキャリア周期目標分解能で表わされる。このサンプリングクロックSCLKの立ち上がりに応じて、微分回路21は、サンプリング信号SCLKDIVを生成し、アンド回路22は、サンプリング信号SCLKDIVと、PWM信号との論理積の結果を出力する。カウンタ24は、この論理積の結果である被測定パルスをカウントする。そして、パラレルシリアル変換回路25は、このカウント結果に基づいてPWM信号のパルス幅を示すカウント値を出力する。本実施形態では、PWM信号のキャリア周期は1000nsキャリア周波数1MHz、目標分解能は10nsであるので、サンプリングクロックSCLKの周期は1010nsサンプリング周波数0.99009900...MHzである。つまり、サンプリングクロックSCLKの周波数の値を、キャリア周波数の値に対してわずかに値をずらした周波数の値としている。また、サンプリングクロックSCLKを用いてPWM信号をサンプリングするサンプリング回数は、PWM信号のキャリア周期/目標分解能である。本実施形態では、PWM信号のキャリア周期は1000ns、目標分解能は10nsであるので、サンプリング回数は、100回となる。図2に戻って、時刻t1サイクル1の開始において、試験装置は、PWM信号発生部10aにおけるアナログ信号入力端子Aに固定電圧DC電圧を印加するとともに、上述の通り、三角波信号TRIを同期させる矩形波信号を発生するPLL等に制御信号を入力する。三角波発生器12は、この矩形波信号に同期して、周期1000ns周波数1MHzの三角波信号TRIを発生する。また、時刻t1において、試験装置は、キャリア信号発生に同期して、サンプリングクロックSCLKを入力端子Bに供給する。また、時刻t1において、試験装置は、ロウレベルからハイレベルへと遷移するカウント範囲クロックCNTENCLKを入力端子Dに供給する。これにより、PWM信号発生部10aは、アナログ信号入力端子Aに入力されるアナログ入力信号の電圧レベルに応じて、出力端子Eから、図2に示すキャリア周期のPWM信号を周期的に出力する。また、微分回路21は、サンプリングクロックSCLKの立ち上がりに応じて、図2に示すように、ハイレベルのワンショット信号サンプリング信号SCLKDIVを出力する。このとき、PWM信号発生部10aが出力端子Eから出力するPWM信号は、図2に示すようにハイレベルであり、アンド回路22はハイレベルのワンショット信号を出力する接続点F。これを受けて、アンド回路23は、カウント範囲クロックCNTENCLKがハイレベルであるので、被測定パルスを出力する接続点G。カウンタ24における初段のD型フリップフロップは、データ1を取り込み、被測定パルスの立下りを受けて、取り込んだデータ1をラッチし、自身のQ端子から2段目のD型フリップフロップのD端子へと出力する。時刻t2サイクル2の開始から10ns後に、試験装置は、サンプリングクロックSCLKを入力端子Bに供給する。微分回路21は、サンプリングクロックSCLKの立ち上がりに応じて、図2に示すように、ハイレベルのワンショットの信号サンプリング信号SCLKDIVを出力する。以下、サイクル1と同様の動作が行われる。カウンタ24における初段のD型フリップフロップは、2ビット目のデータ1を取り込み、被測定パルスの立下りを受けて、取り込んだデータ1をラッチし、自身のQ端子から2段目のD型フリップフロップのD端子へと出力する。また、カウンタ24における2段目のD型フリップフロップは、サイクル1において初段のD型フリップフロップが被測定パルスの立下りを受けて出力したデータ1をラッチし、自身のQ端子から3段目のD型フリップフロップのD端子へと出力する。時刻t3~時刻t4サイクル3~サイクル98においては、サンプリングクロックSCLKの周期は1010nsであるので、試験装置は、それぞれのサイクル開始から20ns~970ns後に、サンプリングクロックSCLKを入力端子Bに供給する。微分回路21は、サンプリングクロックSCLKの立ち上がりに応じて、図2に示すように、ワンショットの信号サンプリング信号SCLKDIVを出力する。以下、サイクル1及びサイクル2と同様の動作が行われる。この間、カウンタ24におけるD型フリップフロップ各々は、前段のD型フリップフロップが前サイクルの被測定パルスの立下りを受けて出力したデータ1を、被測定パルスの立下りを受けてラッチし、自身のQ端子から次段のD型フリップフロップのD端子へと出力する。なお、図2に示すサイクル3~サイクル98のサイクル98において、PWM信号はロウレベルであるので、微分回路21は、サンプリングクロックSCLKの立ち上がりに応じてワンショットの信号サンプリング信号SCLKDIVを出力するが、アンド回路22は、ハイレベルのワンショット信号を出力しない接続点F。また、アンド回路23は、被測定パルスを出力しない接続点G。このため、カウンタ24はカウント動作を実行せず、D型フリップフロップ各々のうち、データ1をラッチしているD型フリップフロップは、自身のQ端子からのデータ1の出力を維持する。時刻t4~時刻t5サイクル99においては、サンプリングクロックSCLKの周期は1010nsであるので、試験装置は、サイクル開始時刻t4から980ns後に、サンプリングクロックSCLKを入力端子Bに供給する。微分回路21は、サンプリングクロックSCLKの立ち上がりに応じて、図2に示すように、ワンショットの信号サンプリング信号SCLKDIVを出力する。以下、サイクル98と同様の動作が行われる。カウンタ24はカウント動作を実行せず、D型フリップフロップ各々のうち、データ1をラッチしているD型フリップフロップは、自身のQ端子からのデータ1の出力を維持する。最終サイクルである時刻t5~時刻t6サイクル100においては、サンプリングクロックSCLKの周期は1010nsであるので、試験装置は、サイクル開始から990ns後に、サンプリングクロックSCLKを入力端子Bに供給する。微分回路21は、サンプリングクロックSCLKの立ち上がりに応じて、図2に示すように、ワンショットの信号サンプリング信号SCLKDIVを出力する。以下、サイクル99と同様の動作が行われる。カウンタ24はカウント動作を実行せず、D型フリップフロップ各々のうち、データ1をラッチしているD型フリップフロップは、自身のQ端子からのデータ1の出力を維持する。以上の100サイクルにより、PWM信号の1周期を10nsの分解能で検出したこととなり、カウンタ24におけるD型フリップフロップ各々は、PWM信号のハイレベルに対応するデータ1をラッチし、自身のQ端子から出力している。つまり、カウンタ24は、PWM信号のハイレベルに対応する複数のデータ1を含むパラレルデータを出力している。このカウンタ24が出力するパラレルデータのうちデータ1の個数が、PWMのパルス幅を示すカウント値となる。サイクル100の最後の時刻t6において、試験装置は、ハイレベルからロウレベルへと遷移するカウント範囲クロックCNTENCLKを、入力端子Dに供給する。これにより、カウンタ24はカウント動作を終了する。また、パラレルシリアル変換回路25は、カウンタ24からパラレルデータを取り込む。時刻t6~時刻t7サイクル1-aにおいて、試験装置は、サイクル100までと同様に、ハイレベルからロウレベルへと遷移するサンプリングクロックSCLKを、入力端子Bに供給する。テスト回路部10bにおけるパラレルシリアル変換回路25は、サンプリングクロックSCLKの立ち下がりに同期して、カウンタ24における最終段のD型フリップフロップがラッチするデータを、出力端子Hから出力する。以降、時刻t7~時刻t8サイクル1-b、時刻t8~時刻t9サイクル1-c、...と、サイクル1-aを含めて、カウンタ24を構成するD型フリップフロップの個数に対応するサイクルにおいて、試験装置は、サイクル100までと同様に、サンプリングクロックSCLKを入力端子Bに供給する。これにより、パラレルシリアル変換回路25は、カウンタ24が図2に示すサイクル1~サイクル100において取り込んだデータ1を含むデータを、カウンタ24における最終段のD型フリップフロップがラッチするデータから初段のD型フリップフロップがラッチするデータの順に、シリアルに出力端子Hから出力する。カウンタ24がデータカウントサイクルにおいて、データ1をラッチしている場合、パラレルシリアル変換回路25はデータ1を出力する。一方、カウンタ24がデータカウントサイクルにおいて、データ1をラッチしていない場合、パラレルシリアル変換回路25はデータ0を出力する。試験装置は、このパラレルシリアル変換回路25が出力するシリアルデータのうち、データ1の個数カウント値を取り込み、これに10ns目標分解能を乗じて、PWM信号のパルス幅を算出する。なお、以上説明した図2に示すテストサイクルデータカウントサイクル及びデータ出力サイクルは、アナログ信号入力端子Aに印加する入力電圧Vinを固定して実行する。カウント値出力後、この入力電圧Vinを他の電圧に変化させて、上記テストサイクルを実行することで、任意の入力電圧に応じたPWM信号のパルス幅を算出することができる。以上、この発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の変更等も含まれる。例えば、上述の実施形態においては、サンプリングクロックSCLKをサイクル1の最初において、PWMの周期に同期させて供給する例について説明した。しかし、この同期を取ることは必須ではなく、サンプリングクロックSCLKの周期が、サンプリングのサイクル数上記例では100回×PWM信号の周期上記例では1000nから、目標分解能上記例では10nsを引いた値を、サンプリングのサイクル数-1で除した値上記例では1010nsであればよい。これにより、サンプリングクロックSCLKを、PWM信号のキャリア周期/目標分解能だけ入力端子Bに供給すれば、PWM信号の1周期分を目標分解能で検出できる。また、カウント範囲クロックCNTENCLKをロウレベルにしてから、サンプリングクロックSCLKを、カウンタ24を構成するD型フリップフロップの個数だけ、入力端子Bに供給する。これにより、パラレルシリアル変換回路25は、カウンタ24がデータカウントサイクルにおいてラッチしたデータ1を出力し、試験装置はデータ1の個数カウント値に目標分解能を乗じて、PWM信号のパルス幅を算出できる。また、テストサイクルにおけるデータ出力サイクル図2に示すサイクル1-a以降のサイクルでは、データカウントサイクルと同様に、サンプリングクロックSCLKを、周期をPWM信号の周期に対して10nsずつずらして供給した。しかし、このとき、カウント範囲クロックCNTENCLKはロウレベルであり、データカウントサイクルは既に終了している。よって、PWM信号発生部10aのPWM信号出力動作を、三角波発生器12を停止することで終了させてもよい。また、サンプリングクロックSCLKを、任意の、例えば1MHzより低周波、或いは高周波のクロックとして、試験装置のクロック供給能力の範囲内で供給し、パラレルシリアル変換回路25にデータカウントサイクルにおけるカウンタ24がラッチしたデータ1をシリアル出力させてもよい。また、微分回路21は、サンプリングクロックSCLKの立ち上がりロウレベルからハイレベルへの遷移を受けてハイレベルのサンプリング信号SCLKDIVを出力する構成としたが、サンプリングクロックSCLKの立ち下がりを受けてサンプリング信号SCLKDIVを出力する構成としてもよい。