"第1導電型の半導体層に互いに間隔をもって形成された第2導電型のソース領域及びドレイン領域と、ソース領域とドレイン領域の間の半導体層に形成された第1導電型のチャネル領域と、チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、をもつMOSトランジスタを備えた半導体装置において、前記ゲート電極に対してチャネル長方向の位置であってチャネル幅方向で前記ソース領域に挟まれた位置又は前記ドレイン領域に挟まれた位置の前記半導体層で形成された第1導電型の基板電位用領域と、前記基板電位用領域よりも濃い第1導電型不純物濃度で前記基板電位用領域に形成された第1導電型の基板電位用コンタクト領域と、を備え、前記基板電位用コンタクト領域は、前記基板電位用領域と前記ソース領域又は前記ドレイン領域のPN接合が所望のPN接合耐圧を得ることができる寸法で前記ソース領域又は前記ドレイン領域とは間隔をもって前記基板電位用領域に配置されていることを特徴とする半導体装置。前記基板電位用コンタクト領域は前記ソース領域及び前記ドレイン領域に対して少なくとも01μm以上の間隔をもって配置されている請求項1に記載の半導体装置。前記ソース領域、前記ドレイン領域及び前記基板電位用コンタクト領域は、互いに異なる電位に接続される請求項1又は2に記載の半導体装置。上方から見て、前記半導体層の表面における前記基板電位用領域は前記ゲート電極に隣接している請求項1から3のいずれか一項に記載の半導体装置。上方から見て、前記半導体層の表面における前記基板電位用領域は前記ゲート電極とは間隔をもっており、前記基板電位用領域と前記ゲート電極との間に前記ソース領域の一部分又は前記ドレイン領域の一部分が配置されている請求項1から3のいずれか一項に記載の半導体装置。前記基板電位用領域及び前記基板電位用コンタクト領域は、チャネル幅方向で前記ソース領域に挟まれる位置及び前記ドレイン領域に挟まれる位置の両方に設けられている請求項1から5のいずれか一項に記載の半導体装置。前記MOSトランジスタは、チャネル長方向に複数の前記ソース領域及び前記ドレイン領域が交互に配置されたドライバトランジスタである請求項1から6のいずれか一項に記載の半導体装置。入力電圧の出力を制御する出力ドライバと、出力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、前記分割抵抗回路からの分割電圧と前記基準電圧発生回路からの基準電圧を比較し、比較結果に応じて前記出力ドライバの動作を制御するための比較回路をもつ定電圧発生回路を備えた半導体装置において、前記出力ドライバは請求項7に記載のドライバトランジスタで構成されていることを特徴とする半導体装置。しかし、図10に示された従来技術は、ドライバトランジスタ形成位置の内部に基板電位用コンタクト領域107b-1を追加するので、レイアウト面積が大きくなるという問題があった。これは、元々大きなレイアウト面積を占有するドライバトランジスタが更に大きなレイアウト面積を必要とすることを意味し、チップ面積の増大、ひいてはチップ単価の上昇につながるという問題があった。図11に示された従来技術は、P型不純物拡散層からなるソース領域107sとN型不純物拡散層からなる基板電位用コンタクト領域107b-2が隣接しているので、この部分におけるPN接合耐圧が低い。したがって、ソース領域107sと基板電位用コンタクト領域107b-2に互いに異なる電位を供給することができないという問題があった。ここでは基板電位用コンタクト領域107b-2がソース領域107sに配置されている場合について説明したが、基板電位用コンタクト領域がドレイン領域に配置されている場合にも同様の問題が生じる。本発明は、MOSトランジスタにおける基板電位をソース領域及びドレイン領域とは異なる電位にすることができ、かつ基板電位の浮きを防止することができる半導体装置を提供することを目的とする。本発明にかかる半導体装置は、第1導電型の半導体層に互いに間隔をもって形成された第2導電型のソース領域及びドレイン領域と、ソース領域とドレイン領域の間の半導体層に形成された第1導電型のチャネル領域と、チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、をもつMOSトランジスタを備えた半導体装置であって、上記ゲート電極に対してチャネル長方向の位置であってチャネル幅方向で上記ソース領域に挟まれた位置又は上記ドレイン領域に挟まれた位置の上記半導体層で形成された第1導電型の基板電位用領域と、上記基板電位用領域よりも濃い第1導電型不純物濃度で上記基板電位用領域に形成された第1導電型の基板電位用コンタクト領域と、を備え、上記基板電位用コンタクト領域は、上記基板電位用領域と上記ソース領域又は上記ドレイン領域のPN接合が所望のPN接合耐圧を得ることができる寸法で上記ソース領域又は上記ドレイン領域とは間隔をもって上記基板電位用領域に配置されているものである。ここで、第1導電型はP型又はN型を意味し、第2導電型は第1導電型とは逆導電型のN型又はP型を意味する。また、基板電位用領域に対してチャネル幅方向に位置するゲート電極下の半導体層もチャネル領域と定義する。本発明の半導体装置において、第1導電型の基板電位用領域と第2導電型のソース領域又はドレイン領域によってPN接合が形成される。導電性材料からなるコンタクトが接触される基板電位用コンタクト領域はソース領域及びドレイン領域とは間隔をもって基板電位用領域に配置される。基板電位用コンタクト領域は、コンタクトとの接触抵抗を低減するために、ある一定以上の第1導電型不純物濃度を要求される。これに対し、基板電位用領域にはコンタクトを接触させる必要がないので、基板電位用領域の第1導電型不純物濃度は、ソース領域又はドレイン領域の第2導電型不純物濃度に対して、所望のPN接合耐圧を得ることができる濃度であればよい。また、基板電位用領域及び基板電位用コンタクト領域は、ゲート電極に対してチャネル長方向の位置であって、チャネル幅方向でソース領域に挟まれた位置又はドレイン領域に挟まれた位置に配置される。すなわち、基板電位用領域及び基板電位用コンタクト領域はゲート電極の近傍に配置される。本発明の半導体装置において、上記基板電位用コンタクト領域は上記ソース領域及び上記ドレイン領域に対して少なくとも01μm以上の間隔をもって配置されている例を挙げることができる。基板電位用コンタクト領域とソース領域及びドレイン領域の間隔には、平面方向での寸法のみならず、半導体層の深さ方向の寸法など、あらゆる方向の寸法が含まれる。また、上記ソース領域、上記ドレイン領域及び上記基板電位用コンタクト領域は、互いに異なる電位に接続される例を挙げることができる。ただし、基板電位用コンタクト領域は、ソース領域又はドレイン領域のいずれかと同一電位に接続されてもよい。本発明の半導体装置において、上方から見て、上記半導体層の表面における上記基板電位用領域は、上記ゲート電極に隣接してもよいし、上記ゲート電極とは間隔をもっていてもよい。半導体層の表面で基板電位用領域がゲート電極とは間隔をもっている場合、基板電位用領域とゲート電極の間にはソース領域の一部分又はドレイン領域の一部分が配置されている。また、本発明の半導体装置において、上記基板電位用領域及び上記基板電位用コンタクト領域は、上記ゲート電極に対してチャネル長方向の位置であってチャネル幅方向で上記ソース領域に挟まれる位置及び上記ドレイン領域に挟まれる位置の両方に設けられているようにしてもよい。本発明の半導体装置において、上記MOSトランジスタの一例は、チャネル長方向に複数の上記ソース領域及び上記ドレイン領域が交互に配置されたドライバトランジスタである。ただし、本発明の半導体装置におけるMOSトランジスタは、ドライバトランジスタに限定されるものではなく、通常のMOSトランジスタ、例えば一対のソース領域及びドレイン領域と1本のゲート電極を備えたMOSトランジスタであってもよい。本発明の半導体装置が適用される半導体装置の一例として、入力電圧の出力を制御する出力ドライバと、出力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、上記分割抵抗回路からの分割電圧と上記基準電圧発生回路からの基準電圧を比較し、比較結果に応じて上記出力ドライバの動作を制御するための比較回路をもつ定電圧発生回路を備えた半導体装置を挙げることができる。その半導体装置において、上記出力ドライバは本発明の半導体装置のMOSトランジスタからなるドライバトランジスタで構成される。ただし、本発明が適用される半導体装置はこれに限定されるものではなく、半導体層に互いに間隔をもって形成された第2導電型のソース領域及びドレイン領域と、ソース領域とドレイン領域の間の半導体層に形成された第1導電型のチャネル領域と、チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、をもつMOSトランジスタを備えた半導体装置であれば、本発明を適用できる。本発明の半導体装置は、半導体層に互いに間隔をもって形成された第2導電型のソース領域及びドレイン領域と、ソース領域とドレイン領域の間の半導体層に形成された第1導電型のチャネル領域と、チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、をもつMOSトランジスタを備えた半導体装置において、ゲート電極に対してチャネル長方向の位置であってチャネル幅方向でソース領域に挟まれた位置又はドレイン領域に挟まれた位置の半導体層で形成された第1導電型の基板電位用領域と、基板電位用領域よりも濃い第1導電型不純物濃度で基板電位用領域に形成された第1導電型の基板電位用コンタクト領域と、を備えているようにした。さらに、基板電位用コンタクト領域は、基板電位用領域とソース領域又はドレイン領域のPN接合が所望のPN接合耐圧を得ることができる寸法でソース領域又はドレイン領域とは間隔をもって基板電位用領域に配置されているようにした。本発明の半導体装置では、基板電位用領域に、基板電位用領域とソース領域又はドレイン領域のPN接合が所望のPN接合耐圧を得ることができる寸法でソース領域又はドレイン領域とは間隔をもって基板電位用コンタクト領域が配置されているので、本発明の半導体装置はMOSトランジスタにおける基板電位をソース領域及びドレイン領域とは異なる電位にすることができる。さらに、本発明の半導体装置では、基板電位をとるための基板電位用領域及び基板電位用コンタクト領域は、ゲート電極に対してチャネル長方向の位置であって、チャネル幅方向でソース領域に挟まれた位置又はドレイン領域に挟まれた位置、すなわちゲート電極の近傍に配置されるので、本発明の半導体装置は基板電位用コンタクト領域とチャネル領域の間の距離を短くすることができ、MOSトランジスタの基板電位の浮きを防止することができ、MOSトランジスタのバイポーラブレイクダウン耐圧スナップバック耐圧の低下を防止できる。本発明の半導体装置において、上方から見て、半導体層の表面における基板電位用領域は、ゲート電極に隣接しているようにすれば、半導体層表面で基板電位用コンタクト領域とゲート電極との間にソース領域又はドレイン領域が存在しないので、チャネル長方向に関して、基板電位用コンタクト領域とゲート電極との間の位置でのソース領域及びドレイン領域と基板電位用コンタクト領域との間隔について考慮する必要がなくなる。例えば、半導体層表面で基板電位用コンタクト領域とゲート電極との間にソース領域又はドレイン領域を配置した場合に、チャネル長方向における所望のPN接合耐圧を得るためにソース領域又はドレイン領域の全体の幅寸法チャネル長方向での寸法を大きくする必要が生じる場合などに有効である。本発明の半導体装置において、上方から見て、半導体層の表面における基板電位用領域はゲート電極とは間隔をもっており、基板電位用領域とゲート電極との間にソース領域の一部分又はドレイン領域の一部分が配置されているようにすれば、半導体層表面で基板電位用領域とゲート電極との間にソース領域又はドレイン領域が存在しないことに起因するMOSトランジスタの電流駆動能力の低下を抑制できる。本発明の半導体装置において、基板電位用領域及び基板電位用コンタクト領域は、ゲート電極に対してチャネル長方向の位置であってチャネル幅方向でソース領域に挟まれる位置及びドレイン領域に挟まれる位置の両方に設けられているようにすれば、基板電位用領域及び基板電位用コンタクト領域がソース領域又はドレイン領域のいずれかのみに設けられている場合に比べて、設計の自由度が増す。本発明の半導体装置において、MOSトランジスタは、チャネル長方向に複数のソース領域及びドレイン領域が交互に配置されたドライバトランジスタであるようにすれば、レイアウト面積が大きいドライバトランジスタであっても基板電位の浮きを防止することができる。入力電圧の出力を制御する出力ドライバと、出力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、分割抵抗回路からの分割電圧と基準電圧発生回路からの基準電圧を比較し、比較結果に応じて出力ドライバの動作を制御するための比較回路をもつ定電圧発生回路を備えた半導体装置に本発明を適用し、その半導体装置において、出力ドライバは本発明の半導体装置のMOSトランジスタからなるドライバトランジスタで構成されるようにすれば、出力ドライバにおける基板電位の浮きを防止して、定電圧発生回路の信頼性を向上できる。さらに、出力ドライバの基板電位をソース領域及びドレイン領域とは異なる電位にすることもできる。図1は、一実施例を説明するための概略的な平面図及び断面図である。3つの断面図は平面図のA-A位置、B-B位置、C-C位置での断面である。P型第2導電型のシリコン基板Psub1表面にトランジスタ形成位置を画定するためのLOCOS酸化膜3が形成されている。トランジスタ形成位置のシリコン基板1にN型ウェル第1導電型の半導体層、NW5が形成されている。N型ウェル5に、P型低濃度不純物拡散層P-7s及びP型高濃度不純物拡散層P9sからなるソース領域11sと、P型低濃度不純物拡散層P-7d及びP型高濃度不純物拡散層P9dからなるドレイン領域11dが形成されている。この実施例では、ドレイン領域11dは2つに分割されている。ドレイン領域11d,11d間のN型ウェル5は基板電位用領域11bを構成する。基板電位用領域11bに、基板電位用領域11bよりも濃いN型不純物濃度をもつN型の基板電位用コンタクト領域N9bが形成されている。基板電位用コンタクト領域9bは、基板電位用領域11bとドレイン領域11dのPN接合が所望のPN接合耐圧を得ることができる寸法Lでドレイン領域11dとは間隔をもって配置されている。寸法Lは01μm以上であることが好ましい。例えば、領域11bと11dのPN接合耐圧として10Vボルトを設定する場合、寸法Lは05μm以上である。領域11d,11b,11dの配列の側方に、領域11d,11b,11dとは間隔をもってソース領域11sが配置されている。領域11d,11b,11dとソース領域11sの間のN型ウェル5はチャネル領域13を構成する。チャネル領域13上に、ゲート絶縁膜15を介して、例えばポリシリコンからなるゲート電極17が形成されている。ゲート電極17の側面にサイドウォール絶縁膜19平面図での図示は省略が形成されている。サイドウォール絶縁膜19はLDDlightlydopeddrain構造のソース領域11s及び二重拡散構造のドレイン領域11dの形成に利用される。チャネル領域13及びゲート電極17の位置を基準にして基板電位用領域11bの配置位置を説明すると、基板電位用領域11bは、ゲート電極17に対してチャネル長方向の位置であって、チャネル幅方向でドレイン領域11d,11dに挟まれた位置に配置されている。上方から見て、N型ウェル5の表面における基板電位用領域11bはゲート電極17に隣接している。ソース領域11s、ドレイン領域11d、ゲート電極17及び基板電位用領域11bの形成位置を含んでシリコン基板1上全面に層間絶縁膜図示は省略が形成されている。ソース領域11sのP型高濃度不純物拡散層9s上にコンタクト21sが形成されている。ドレイン領域11dのP型高濃度不純物拡散層9d上にコンタクト21dが形成されている。基板電位用コンタクト領域9b上にコンタクト21bが形成されている。図示しない領域でゲート電極17上にコンタクトが形成されている。これらのコンタクトは導電性材料で形成されている。2つのドレイン領域11dには所定の同一電位が供給される。ソース領域11sには所定の電位が供給される。ゲート電極17には所定の同一電位が供給される。基板電位用コンタクト領域11b及びチャネル領域13には、ソース領域11sと同じ電位、ドレイン領域11dと同じ電位、又はソース領域11s及びドレイン領域11dとは別の電位が供給される。この実施例では、基板電位用領域11bに、基板電位用領域11bとドレイン領域11dのPN接合が所望のPN接合耐圧を得ることができる寸法Lでドレイン領域11bとは間隔をもって基板電位用コンタクト領域9bが配置されているので、MOSトランジスタにおける基板電位をソース領域11s及びドレイン領域11sとは異なる電位にすることができる。さらに、この実施例では、基板電位をとるための基板電位用領域11b及び基板電位用コンタクト領域9bは、ゲート電極17に対してチャネル長方向の位置であって、チャネル幅方向でドレイン領域11d,11dに挟まれた位置、すなわちゲート電極17の近傍に配置されるので、基板電位用コンタクト領域9bとチャネル領域13の間の距離を短くすることができ、MOSトランジスタの基板電位の浮きを防止することができる。この実施例において、基板電位用領域11bに対してチャネル長方向に位置するチャネル領域13はチャネルとしての機能がないようにも見える。しかし、実際には、トランジスタの電流駆動能力の低下量は、基板電位用領域11bのチャネル幅寸法チャネル幅の減少量に相当する低下量よりも小さい。したがって、基板電位用領域11bに対してチャネル長方向に位置するチャネル領域13の一部分はチャネルとして機能するものと考えられる。図2は、他の実施例を説明するための概略的な平面図及び断面図である。2つの断面図は平面図のD-D位置、E-E位置での断面である。図2で図1と同じ機能を果たす部分には同じ符号を付し、それらの部分の説明は省略する。この実施例は、複数のソース領域11sと複数のドレイン領域11dを備えている。ソース領域11sとドレイン領域11dは互いに間隔をもって交互に配置されている。ソース領域11s及びドレイン領域11dはP型高濃度不純物拡散層Pのみで構成されている。ゲート電極17は複数のソース領域11s、ドレイン領域11d間の位置にそれぞれ形成されている。図9では、ゲート電極17が4本の場合を示しているが、チャネル幅を大きく設計する都合からゲート電極17は数十本以上用いられるのが一般的であり、ゲート電極17の本数に応じた数のソース領域11s及びドレイン領域11dが設けられる。この実施例では、1本のソース領域11sに対してドレイン領域11dが3つに分割されている。チャネル幅方向でドレイン領域11dに挟まれる位置のN型ウェル5は基板電位用領域11bを構成する。図1を参照して説明した実施例と同様に、基板電位用領域11bに基板電位用コンタクト領域9bが形成されている。基板電位用コンタクト領域9bは、基板電位用領域11bとドレイン領域11dのPN接合が所望のPN接合耐圧を得ることができる寸法でドレイン領域11dとは間隔をもって配置されている。N型ウェル5に、ソース領域11s及びドレイン領域11dの形成位置を囲んでN型不純物拡散層からなる第2基板電位用コンタクト領域9b-2が形成されている。第2基板電位用コンタクト領域9b-2も、基板電位用領域11b及び基板電位用コンタクト領域9bと同様に、基板電位すなわちN型ウェル5の電位を取り出すためのものである。ソース領域11s上にコンタクト21sが形成されている。ドレイン領域11d上にコンタクト21dが形成されている。基板電位用コンタクト領域9b上にコンタクト21bが形成されている。第2基板電位用コンタクト領域9b-2上にコンタクト21b-2が形成されている。図示しない領域でゲート電極17上にコンタクトが形成されている。これらのコンタクトは導電性材料で形成されている。複数のソース領域11sには所定の同一電位が供給される。複数のドレイン領域11dには所定の同一電位が供給される。複数のゲート電極17には所定の同一電位が供給される。基板電位用コンタクト領域9b及び第2基板電位用コンタクト領域9b-2には、ソース領域11sと同じ電位、ドレイン領域11dと同じ電位、又はソース領域11s及びドレイン領域11dとは別の電位が供給される。この実施例では、図1を参照して説明した実施例と同様に、MOSトランジスタにおける基板電位をソース領域11s及びドレイン領域11sとは異なる電位にすることができる。さらに、この実施例では、基板電位をとるための基板電位用領域11b及び基板電位用コンタクト領域9bがドライバトランジスタの形成範囲内に配置されているので、基板電位用コンタクト領域9bとチャネル領域13の間の距離を短くすることができ、MOSトランジスタの基板電位の浮きを防止することができる。図3は、図2の実施例のVd-Id特性を示す図である。図4は、図8の従来技術のVd-Id特性を示す図である。図3及び図4において、縦軸はドレイン電流Id任意単位を示し、横軸はドレイン電圧Vd単位はVを示す。図2の実施例及び図4の従来技術について、チャネル幅が1000μmのドライバトランジスタを用いた。図2の実施例について、チャネル幅方向の寸法が2μmの基板電位用領域11bを20箇所に設けた。図2の実施例の構造及び図8の従来技術の構造は、図2の実施例に基板電位用領域11b及び基板電位用コンタクト領域9bが配置されていることを除いて同一である。ゲート電圧Vgは08V、10V、12Vを印加した。ソース電位及び基板電位は接地電位とした。図3に示すように、図2の実施例の構造は6V以上のドレイン電圧Vdに耐えることができた。これに対し、図4に示すように、図9の従来技術の構造は6V未満のドレイン電圧Vdでトランジスタが破壊した。このように、本発明の半導体装置は、ドライバトランジスタの形成範囲内に基板電位用領域11b及び基板電位用コンタクト領域9bを配置することにより、ドライバトランジスタの耐圧を向上させることができる。図5は、さらに他の実施例を説明するための概略的な平面図及び断面図である。図1と同じ機能を果たす部分には同じ符号を付し、それらの部分の説明は省略する。この実施例では、上方から見て、N型ウェル5の表面における基板電位用領域11bはゲート電極17とは間隔をもって配置されている。基板電位用領域11bとゲート電極17との間にドレイン領域11dのP型低濃度不純物拡散層7dの一部分が配置されている。基板電位用コンタクト領域9bは、チャネル長方向で、基板電位用領域11bとドレイン領域11dのPN接合が所望のPN接合耐圧を得ることができる寸法L2でP型低濃度不純物拡散層7dとは間隔をもって配置されている。P型高濃度不純物拡散層9dと基板電位用領域11bが隣接しているチャネル幅方向の寸法Lに比べて、寸法L2は小さくてもよい。この実施例は、N型ウェル5の表面で基板電位用領域11bとゲート電極17との間にドレイン領域17が存在しないことに起因するMOSトランジスタの電流駆動能力の低下を抑制できる。この実施例では、基板電位用コンタクト領域9bから見てゲート電極17とは反対側の位置にもP型低濃度不純物拡散層7dが配置されているが、この位置にP型低濃度不純物拡散層7dは形成されていなくてもよい。この実施例のように、基板電位用領域11bとゲート電極17との間にドレイン領域11dの一部分が配置されている構造は、図2に示したドライバトランジスタにも適用できる。図6は、さらに他の実施例を説明するための概略的な平面図及び断面図である。図2と同じ機能を果たす部分には同じ符号を付し、それらの部分の説明は省略する。この実施例では、図2の実施例と比較して、チャネル幅方向でソース領域11s,11sに挟まれる位置にも基板電位用領域11b及び基板電位用コンタクト領域9bが配置されている。このように、基板電位用領域11b及び基板電位用コンタクト領域9bは、チャネル幅方向でソース領域11s,11sに挟まれる位置及びチャネル幅方向でドレイン領域11d,11dに挟まれる位置の両方に設けられているようにしてもよい。図2及び図6に示した実施例では、全てのドレイン領域11dに基板電位用領域11b及び基板電位用コンタクト領域9bが配置されている。図6に示した実施例では、全てのソース領域11sに基板電位用領域11b及び基板電位用コンタクト領域9bが配置されている。本発明の半導体装置において、複数本のソース領域及びドレイン領域のうち、いずれのソース領域及びドレイン領域に基板電位用領域及び基板電位用コンタクト領域を配置するかは任意である。例えば、ドライバトランジスタに対して、複数本のソース領域及びドレイン領域のうち、基板電位用領域及び基板電位用コンタクト領域を選択された1本又は複数本のドレイン領域に配置してもよいし、選択された1本又は複数本のソース領域に配置してもよいし、選択されたドレイン領域とソース領域の組み合わせに配置してもよい。また、ドライバトランジスタや一対のソース領域及びドレイン領域をもつMOSトランジスタに対して、1本のソース領域11s又はドレイン領域11dに配置する基板電位用領域11b及び基板電位用コンタクト領域9bの個数も任意である。また、図6に示した実施例では、ソース領域11sに配置された基板電位用領域11bとドレイン領域11dに配置された基板電位用領域11bは千鳥状に配列されている。ソース領域11sに配置された基板電位用領域11bとドレイン領域11dに配置された基板電位用領域11bは、チャネル長方向で一部分又は全部が重複する位置に配置されていてもよい。また、1つのトランジスタに対して基板電位用領域11b及び基板電位用コンタクト領域9bを複数個所に配置する場合、基板電位用領域11b及び基板電位用コンタクト領域9bの寸法や不純物濃度は、均一でなくてもよい。図6に示した実施例では、トランジスタ形成位置を囲んで第2基板電位用領域9b-2が設けられているが、第2基板電位用領域9b-2は、トランジスタ形成位置の周囲を囲んでいなくてもよいし、無くてもよい。上記で説明した実施例は、ポリシリコンからなるゲート電極17を備えているが、ゲート電極17の材料は任意である。また、上記で説明した実施例はPチャネル型のMOSトランジスタを備えているが、例えば上記実施例を逆導電型にした場合など、本発明の半導体装置のMOSトランジスタの構造はNチャネル型のMOSトランジスタにも適用できる。また、MOSトランジスタの構造は、上記で説明した実施例に限定されるものではなく、第1導電型の半導体層に互いに間隔をもって形成された第2導電型のソース領域及びドレイン領域と、ソース領域とドレイン領域の間の半導体層に形成された第1導電型のチャネル領域と、チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、をもつMOSトランジスタであれば、どのような構造のMOSトランジスタであっても本発明を適用できる。図7は、アナログ回路である定電圧発生回路としてLDOLowDropoutレギュレータを備えた半導体装置の一実施例を説明するための回路図である。直流電源23からの電源を負荷25に安定して供給すべく、定電圧発生回路27が設けられている。定電圧発生回路27は、直流電源23が接続される入力端子Vbat29、基準電圧発生回路Vref31、比較回路33、Pチャネル型MOSトランジスタからなる出力ドライバ35、分割抵抗素子R1,R2及び出力端子Vout37を備えている。定電圧発生回路27は、電流が出力端子37から入力端子29へ逆流するのを防止すべく、逆流防止機能を有する。逆流防止機能は、比較回路39、インバータ41及び2つのPチャネル型MOSトランジスタ43,45によって形成されている。出力ドライバ35に本発明を構成するドライバトランジスタが適用されている。ここでは、出力ドライバ35の基板電位は、トランジスタ43,45の間の端子に接続されている。定電圧発生回路27の比較回路33について、出力端子は出力ドライバ35のゲート電極に接続され、反転入力端子-に基準電圧発生回路31から基準電圧Vrefが印加され、非反転入力端子に出力電圧Voutを抵抗素子R1とR2で分割した電圧が印加される。比較回路33は、抵抗素子R1,R2の分割電圧と基準電圧Vrefに等しくなるように、出力ドライバ35の出力を制御する。定電圧発生回路27の逆流防止機能について説明する。入力端子29の電圧が出力端子37の電圧に比べて高いときは、比較回路39はハイレベルを出力する。このとき、トランジスタ43はオンし、トランジスタ45はオフする。これにより、出力ドライバ35の基板電位は、入力端子29に接続され、出力ドライバ35のソースと同じ電位になる。例えば負荷25に起因して、出力端子37の電圧が入力端子29の電圧に比べて高くなったとき、比較回路39はロウレベルを出力する。このとき、トランジスタ43はオフし、トランジスタ45はオンする。これにより、出力ドライバ35の基板電位は、出力端子37に接続され、出力ドライバ35のドレインと同じ電位になる。このようにして、電流が出力端子37から入力端子29へ逆流するのが防止される。ここで、本発明が適用された出力ドライバ35に替えてバッティングソースを用いた従来の出力ドライバを使用した場合を考えると、出力端子37の電圧が入力端子29の電圧に比べて高くなったとき、逆流防止機能によって基板電位が出力端子37に接続される。このとき、基板電圧をとるためのN型高濃度不純物拡散層とソース電位をとるためのP型高濃度不純物拡散層のPN接合に逆方向バイアスがかかる。バッティングソースではN型高濃度不純物拡散層とP型高濃度不純物が隣接しているので、そのPN接合耐圧が低く、電流の逆流を防止できないという問題があった。これに対し、本発明を構成するドライバトランジスタからなる出力ドライバ35は、例えば基板電位用コンタクト領域がソース領域に設けられる場合であっても、N型高濃度不純物拡散層からなる基板電位用コンタクト領域は、比較的低濃度のN型不純物拡散層からなる基板電位用領域とソース領域とのPN接合が所望のPN接合耐圧を得ることができる寸法でソース領域とは間隔をもって基板電位用領域に配置されるので、基板電位用コンタクト領域とソース領域との間に所望のPN接合耐圧を形成することができ、上記逆流を防止できる。さらに、この実施例は、本発明を構成するドライバトランジスタからなる出力ドライバ35を備えているので、出力ドライバ35の基板電位の浮きを防止でき、定電圧発生回路27の信頼性を向上させることができる。以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、形状、材料、配置、個数などは一例であり、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。"