"半導体基板に埋め込み形成された素子分離膜によって、複数のセル部活性領域が区画された半導体装置であって、前記半導体基板に設けられたゲート溝内に、ゲート絶縁膜を介して形成された補助セルゲートが、半導体基板と電気的に接続されている半導体装置。前記補助セルゲート上にコンタクトプラグが設けられ、前記補助セルゲートの上面と前記コンタクトプラグが電気的に接続されており、前記ゲート溝の側面と前記コンタクトプラグが電気的に接続されていることを特徴とする請求項1に記載の半導体装置。前記コンタクトプラグと電気的に接続されている前記ゲート溝の側面近傍に、コンタクト拡散層が形成されていることを特徴とする請求項2に記載の半導体装置。前記半導体基板には、前記セル部活性領域が形成される領域に隣接して、前記複数のセル部活性領域を囲うように形成されたガードリング部活性領域が設けられ、前記ガードリング活性領域が、前記補助セルゲートと電気的に接続されていることを特徴とする請求項1ないし請求項3のいずれか1項に記載の半導体装置。前記ガードリング活性領域に、ガードリング拡散層が設けられ、前記ガードリング拡散層と、前記補助セルゲートとが電気的に接続されていることを特徴とする請求項4に記載の半導体装置。前記活性領域が第1の方向に延在して形成されており、前記ゲート溝が、前記活性領域を横切るように第2の方向に延在して形成されており、前記ゲート溝が、補助セルゲート溝と、制御セルゲート溝とからなり、前記補助セルゲート溝内に前記ゲート絶縁膜を介して前記補助セルゲートが形成され、前記制御セルゲート溝内に前記ゲート絶縁膜を介して前記制御セルゲートが形成されていることを特徴とする請求項1ないし請求項5のいずれか1項に記載の半導体装置。前記制御セルゲートと、前記半導体基板に形成された拡散層とからなるトランジスタと、前記半導体基板の上方に形成されたキャパシタと、を備えることを特徴とする請求項6に記載の半導体装置。ところで、半導体装置の微細化の要望が強まった結果、活性領域を形成するリソグラフィのパターンを形成する際に、設計どおりの孤立パターンが形成できなくなってきていた。そこで、このような不都合が回避する目的で、長手方向に連続したパターンで活性領域を形成し、素子分離すべき領域にダミーの補助ゲートを配置することで、電気的に分離する方法FS方式が採用されるようになってきている。もっとも、ダミーの補助ゲートを配置する場合、この補助ゲートに給電するための配線が必要となり、周辺回路領域等に新たな専用の配線の領域を設けなければならず、チップの縮小化の弊害となっていた。そこで、本発明は、以下の構成を採用した。本発明の半導体装置は、半導体基板に埋め込み形成された素子分離膜によって、複数の活性領域が区画された半導体装置であって、前記半導体基板に設けられたゲート溝内に、ゲート絶縁膜を介して形成された補助セルゲートが、半導体基板と電気的に接続されている。本発明の半導体装置は、半導体基板に設けられた補助セルゲートが、半導体基板と電気的に接続された構成を採用している。これにより、補助セルゲートに専用の配線等を設けることなく、半導体基板に給電された電位を補助セルゲートに与えることができる。その結果、補助セルゲート専用の配線を設計する必要がなくなり、半導体チップを縮小化することが可能となり、また補助セルゲート専用の配線を意識せずに配線のレイアウトできるので、配線の自由度を向上させることもできる。以下、本発明の半導体装置について、図面を参照して説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。[第1の実施形態]<半導体装置>まず、本実施形態の半導体装置1について説明するが、半導体装置1に用いられている各種の膜等の材料等については、半導体装置の製造方法において詳しく説明するので適宜省略して説明する。半導体装置1は、図1Aないし図1Fに示すように、制御セルゲート28bや補助セルゲート28aが形成された半導体基板2を中心とした第1の層Lと、半導体基板2上であって、ビット線61や周辺ゲート62が形成されている第2の層Mと、キャパシタ95が形成されている第3の層Nと、から概略構成されている。なお、図1においては、平面図が記載されていないが、概ね図26Gと平面視した形状は類似しており、図26GのA-A’間断面図が図1Aであり、C-C’間断面図が図1Bであり、E-E’間断面図が図1Cであり、G-G’間断面図が図1Dであり、K-K’間断面図が図1Eであり、H-H’間断面図が図1Fである。また、図26G中、X方向は概ねビット線61が延在する方向であり、Y方向第2の方向はセルゲート28図10C参照が延在する方向であり、V方向第1の方向はセル部活性領域13a図4E参照が延在する方向であり、X方向とY方向、およびV方向とW方向は直交している。<<第1の層L>>半導体基板2には、表層に素子分離膜6が埋め込み形成されており、セル部活性領域13aと、ガードリング部活性領域13bと、周辺部活性領域13cとが形成されている。セル部活性領域13aは、図4Eに示すように、V方向に延在して設けられており、複数のセル部活性領域13aが、W方向に並設されている。ガードリング部活性領域13bは、複数のセル部活性領域13aを囲うように形成されおり、周辺部活性領域13cは、ガードリング部活性領域13bの外側に配置されている。本実施形態では、ガードリング部活性領域13bを、平面視矩形状に形成しているが、このような形状に限定されず、例えば島状のパターンを断続的に形成してもよい。この場合は、後述する補助セルゲート第1コンタクトプラグ82aが、島状のガードリング部活性領域上に形成されるようにする。なお、以下の説明では、ガードリング部活性領域13bおよびその内側の領域をメモリセルアレイ部11と、ガードリング部活性領域13bの外側の領域を周辺回路部12と呼称することがある。また、半導体基板2には、図9Eに示すように、Y方向に延在したセルゲート溝27がX方向に複数並設して形成されている。なお、セルゲート溝27は、ガードリング部活性領域28bの外側まで延在するように形成されている。また、セルゲート溝27は、補助セルゲート溝27aと制御セルゲート溝27bとから構成されており、図1Aに示すように、それぞれ内部にセルゲート絶縁膜30を介して補助セルゲート28aと、制御セルゲート28bが形成されている。また、セルゲート溝27内には、補助セルゲート28aおよび制御セルゲート28bの上に、絶縁体であるセルゲートキャップ41が設けられている。これにより、例えば制御セルゲート28bと、後述するビット線61が短絡するのを防止することができる。また、セル部活性領域13aにおいて、セルゲートキャップ41が設けられていない領域の表層には、不純物がドープされたセル拡散層7が形成されている。このセル拡散層7は、ソースドレインとして機能することで、制御セルゲート28bと併せてトランジスタを形成する。また、図25Eおよび図1Dに示すように、ガードリング部活性領域13bにおいて、補助セルゲート28a上には、補助セルゲート導電性の補助セルゲート第1コンタクトプラグ82aが形成されている。そして、補助セルゲート溝27aの側面で、補助セルゲート第1コンタクトプラグ82aと接続されている部分の近傍には、不純物が導入されたコンタクト拡散層81が形成されている。このように本実施形態では、導電性の補助セルゲート第1コンタクトプラグ82aと、補助セルゲート28aが接続さることで、補助セルゲート第1コンタクトプラグ82aと補助セルゲート28aは、電気的に接続されている。また、補助セルゲート第1コンタクトプラグ82aと、補助セルゲート溝27aの側面に形成された拡散層81が接続されることで、第1コンタクトプラグ82aと半導体基板2とが電気的に接続される。したがって、補助セルゲート28aと半導体基板2は、補助セルゲート第1コンタクトプラグ82aを介して、電気的に接続されている。また、図25Eおよび図1Fに示すように、ガードリング部活性領域13bの外側の制御セルゲート28b上には、制御セルゲート第1コンタクトプラグ82cが設けられている。なお、制御セルゲート第1コンタクトプラグ82cと接触する制御セルゲート溝27bの側面は、絶縁体である素子分離膜によって覆われているので、半導体基板2と制御セルゲート溝27bとが電気的に接続することはない。また、図1Cに示すように、周辺部活性領域13cにおいて、後述する周辺ゲート62が形成される領域には、絶縁膜である第1ゲート絶縁膜が形成されている。また、図1Bに示すように、周辺部活性領域13cにおいて、後述する周辺ゲート62と自己整合となる位置には、不純物が導入された周辺拡散層65が形成されている。この周辺拡散層65は、周辺ゲート62のソースドレインとして機能する。<<第2の層M>>図1Aないし図1Fに示すように、メモリセルアレイ部11においては、半導体基板2上には、略全面にわたって第1層間絶縁膜42が形成されている。また、図1Aに示すように、隣接する制御セルゲート28bの間に配置されるセル拡散層7上には、ビット線61が形成されている。具体的には、隣接する制御セルゲート28bの間に配置されるセル拡散層7上には、導電性の第2ゲートシリコン膜46、導電性のゲート低抵抗導電膜48、および絶縁性のゲート保護膜が順に積層されている。また、第2ゲートシリコン膜46とゲート低抵抗導電膜48の側面はサイドウォール64で覆われており、この第2ゲートシリコン膜46とゲート低抵抗導電膜48から、ビット線61が形成されている。そして、制御セルゲート28bと補助セルゲート28aの間に配置されたセル拡散層7上には、キャパシタコンタクトプラグ67が形成されている。また、図1Cに示すように、周辺部活性領域13cでは、第1ゲート絶縁膜21上に、第1ゲートシリコン膜22、第2ゲートシリコン膜46、ゲート低抵抗導電膜48、及びゲート保護膜が、この順に積層されている。また、この第1ゲートシリコン膜22と、第2ゲートシリコン膜46と、ゲート低抵抗導電膜から周辺ゲート62が形成されており、周辺ゲート62の側面にはサイドウォール64が形成されている。なお、ゲート低抵抗導電膜48の一部の領域の上には、周辺ゲート第1コンタクトプラグ82dが接続されて設けられている。また、図1Bに示すように、周辺部活性領域13cで、周辺ゲート62に対して自己整合な位置に設けられた周辺拡散層65上には、周辺活性領域第1コンタクトプラグ82bが形成されている。また、図25Eおよび図1Eに示すように、ガードリング部活性領域13bにおいて、セルゲート溝27が設けられていない領域の一部の上には、ガードリング部第1コンタクトプラグ82eが形成されている。そして、ビット線61、周辺ゲート62、キャパシタコンタクトプラグ67、周辺活性領域第1コンタクトプラグ82b、周辺ゲート第1コンタクトプラグ82d、及びガードリング部第1コンタクトプラグ82eを覆うように第2層間絶縁膜66および第3層間絶縁膜68が形成されている。<<第3の層N>>図1Aないし図1Fに示すように、周辺活性領域第1コンタクトプラグ82bと、制御セルゲート第1コンタクトプラグ82cと、周辺ゲート第1コンタクトプラグ82dと、ガードリング部第1コンタクトプラグ82e上には、第1配線86が形成されている。また、第1配線86上には、第2コンタクトプラグ93が形成されており、この第2コンタクトプラグ93上に第2配線92が形成されている。このように構成することで、図1Eに示すように、ガードリング部13b上には、ガードリング部第1コンタクトプラグ82eと、第1配線86と、第2コンタクトプラグ93と、第2配線92とが形成されることとなる。その結果、ガードリング部活性領域13bを介して、半導体基板2の電位を第2配線92から給電することができる。なお、補助セルゲート第1コンタクトプラグ82aは、補助セルゲート28aと半導体基板2を電気的に接続することを主たる目的として形成されているので、補助セルゲート第1コンタクトプラグ82a上には、第1配線が形成されていない。また、図1Aに示すように、各キャパシタコンタクトプラグ67上には、円柱状のキャパシタ95が形成されている。具体的には、キャパシタ95は、導電性で有底筒形状のキャパシタ下部電極88と、キャパシタ下部電極88内を覆うように形成された絶縁性のキャパシタ絶縁膜89と、キャパシタ絶縁膜89内を覆うように形成されたキャパシタ上部電極90から構成されている。なお、キャパシタ下部電極88の外周は、第4層間絶縁膜87によって覆われており、キャパシタ絶縁膜89とキャパシタ上部電極90は、第4層間絶縁膜87上を覆うように拡がって形成されている。したがって、複数のキャパシタ下部電極88を、キャパシタ絶縁膜89と、キャパシタ上部電極90は、1つの膜で覆うように形成されている。そして、キャパシタ上部電極90内を充填しつつ第4層間絶縁膜87上を覆うように第5層間絶縁膜91が形成されている。また、図1Bに示すように、第2コンタクトプラグ93も第4層間絶縁膜87と、第5層間絶縁膜91によって覆われており、第2配線92は、第5層間絶縁膜91上に形成されるように構成されている。本実施形態の半導体装置1は、以上のような構成をしている。本実施形態の半導体装置1によれば、半導体基板2に設けられた補助セルゲート28aが、半導体基板2と電気的に接続された構成を採用している。具体的には、補助セルゲート第1コンタクトプラグ82aは、底面で補助セルゲート28aと、側面でコンタクト拡散層81に接続される。これにより、補助セルゲート28aは、補助セルゲート第1コンタクトプラグ82aを介して、P型の半導体基板2と接続される。つまり、補助セルゲート28aの電位は、補助セルゲート第1コンタクトプラグ82aを介して半導体基板2の電位に設定することができる。これにより、補助セルゲート28aに専用の配線等を設けることなく、半導体基板2に給電された電位を補助セルゲート28aに与えることができる。その結果、補助セルゲート28a専用の配線を設計する必要がなくなり、半導体チップを縮小化することが可能となり、また補助セルゲート28a専用の配線を意識せずに配線のレイアウトできるので、配線の自由度も向上させることができる。すなわち、従来、補助セルゲートの電位は、補助セルゲート上に形成したコンタクトプラグに配線を接続して、配線から電位を与える構成をとっていた。そして、その配線を電源配線まで引き回す必要があり、チップ面積が増加する、その周りの配線のレイアウトの自由度を阻害してしまう、という問題を有していた。しかも、その配線が、複数の配線層を用いて形成される場合には、その影響がさらに大きなものとなっていた。これに対し、本実施形態の半導体装置1は、半導体基板2に掘り込まれて形成された補助セルゲート溝27aと、補助セルゲート溝27a内に埋め込まれて形成された補助セルゲート28aと、補助セルゲート溝27aに隣接する半導体基板2に接続されると共にセルゲートに接続される補助セルゲート第1コンタクトプラグ82aを備える構造をとり、補助セルゲート溝27aに隣接する半導体基板2と補助セルゲート28aが、電気的に短絡する構造をとる。したがって、本実施形態では、補助セルゲート28aに電位を与えるための配線を設ける必要がないため、配線引き回しによるチップ面積を縮小することができ、配線のレイアウトの自由度を向上することができる。加えて、半導体基板2と補助セルゲート28aとのコンタクトの形成は、1つの補助セルゲート第1コンタクトプラグ82aによって行っているので、従来の補助セルゲート上にコンタクトプラグ、配線を形成する方法に比べてコンタクト形成の領域が増加することはなく実現できる。なお、本実施形態では、補助セルゲート第1コンタクトプラグ82aと半導体基板2を接続させるため、補助セルゲート第1コンタクト開口部70aの下に活性領域が配置される必要があるが、活性領域は、補助セルゲート第1コンタクト開口部70aと同程度の大きさのものであれば良く、この構成を実現するための面積の増加は小さく、配線を用いて電源を与える方法に比べて、小さくできる。特に、本実施形態のように、回路上用いていないガードリング部活性領域13bを用いる場合には、特別な活性領域の領域を増加させることなく実現することができる。<半導体装置の製造方法>次に、本実施形態の半導体装置1の製造方法について説明する。まず、図2Aないし図2Eに示すように、半導体基板2上に、素子分離形成用保護膜3を形成する。なお、図2Eは、半導体基板2の平面図であり、図2Aは、図2EのA-A’間断面図であり、図2Bは、図2EのB-B’間断面図であり、図2Cは、図2EのC-C’間断面図であり、図2Dは、図2EのI-I’間断面図である。また、以下の図面において、A-A’間ないしK-K’間断面図は、図2Eに記された位置による、それぞれの工程における断面図を示している。素子分離形成用保護膜3としては、例えばシリコン窒化膜などの絶縁膜を用いることができる。なお、以下では、便宜上半導体基板2として、P型のシリコン基板を用いた場合について説明するが、これに限定されず、様々な材料のものを用いることができる。次に、活性領域が形成される予定領域を覆う第1レジストマスク4を形成する。第1レジストマスク4は、セル部第1レジストマスク4aと、ガードリング部第1レジストマスク4bと、周辺部第1レジストマスク4cとから概略構成されている。セル部第1レジストマスク4aは、図2Eに示すように、メモリセルアレイ部11内に配置されたレジストマスクであり、V方向に細長矩形状に延在して形成されており、W方向に複数、並設されている。なお、メモリセルアレイ部11については、後述する。また、セル部第1レジストマスク4aは、W方向の幅がプロセスの最小加工寸法の限界近くで形成されている。また、ガードリング部第1レジストマスク4bは、セル第1レジストマスク4aの外周部においては、セル第1レジストマスク4aと隣接しつつ、複数のセル部第1レジストマスク4aを囲うように配置されている。すなわち、ガードリング部第1レジストマスク4bは、ガードリング状に形成されている。なお、ここで用いた隣接とは、直接接することなく、近傍に配置されている状態のことをいう。以下の説明では、便宜上、平面視した際に、ガードリング部第1レジストマスク4bの内側の領域ガードリング部第1レジストマスク4bが設けられている領域を含むを、メモリセルアレイ部11と呼び、その外側の領域を周辺回路部12と呼ぶ。したがって、メモリセル部11は、平面視矩形状に形成されている。周辺部第1レジストマスク4cは、周辺回路部12に形成されている。そして、この周辺部第1レジストマスク4cが形成される領域は、周辺ゲート62からなるトランジスタの活性領域、およびコンタクトの活性領域が形成される予定領域である。本実施形態のように、細長矩形状のセル部第1レジストマスク4aを、リソグラフィイー技術を用いて形成した場合には、V方向の端部が、光近接効果の影響により、内側に後退し、端部での幅が減るという現象が発生しやすい。そして、その結果、セル活性領域のV方向の端部では、活性領域の面積が小さくなり、トランジスタの駆動能力が低下するという問題や、コンタクトの接触面積が減り、コンタクト抵抗が上昇するというデバイス特性の問題が指摘されていた。加えて、レジストパターンが倒れて歩留まりを低下させるという問題も指摘されていた。しかしながら、本願発明者らは、ガードリング部第1レジストマスク4bを設けることで、これらの問題を防止することができることを見出した。すなわち、セル部第1レジストマスク4aの周りに隣接して、ガードリング部第1レジストマスク4bを設けると、セル部第1レジストマスク4aの端部において、光近接効果の影響を抑制することができ、セル部第1レジストマスク4aの端部のパターンの後退、細りを防ぐことができる。なお、ガードリング部第1レジストマスク4bの形状は、図2Eに示されるような環状平面視矩形の枠状に連続的に繋がったパターンに限定されない。例えば、島状のパターンが断続的に配置されるような構成を採用しても構わない。その場合は、後の工程で形成する補助セルゲート第1コンタクトプラグ82aが形成される位置に、島状のガードリング部第1レジストマスクが配置されることとなる。次に、図3に示すように、第1レジストマスク4を用いて、素子分離形成用保護膜3と半導体基板2を順次エッチングして、素子分離溝5を形成する。その後、第1レジスト膜4を除去する。次に、図4Aないし図4Eに示すように、素子分離膜6を、素子分離溝5内に埋め込むように形成する。この際、素子分離形成用保護膜3をストッパーとして、CMPChemicalmechanicalpolishing法によって研磨することで、素子分離溝5内に、素子分離膜6を埋め込むのが好ましい。素子分離膜6を埋め込んだ後は、素子分離形成用保護膜3を除去する。以上の工程を経て、素子分離溝5内に素子分離膜6が埋め込まれたSTI構造の素子分離が形成される。以下では、素子分離膜6が形成された領域を素子分離領域14と呼び、素子分離領域14で区画された領域を活性領域13と呼ぶ。また、セル部第1レジストマスク4a、ガードリング部第1レジストマスク4b、および周辺部第1レジストマスク13cが形成されていた領域に対応する活性領域13を、それぞれセル部活性領域13a、ガードリング部活性領域13b、および周辺部活性領域13cと呼ぶ。次に、図5Aないし図5Dに示すように、半導体基板2上に開口部19を有する第2レジストマスク8を形成する。ここで、開口部19は、図5Dに示すように、平面視した際に、全てのセル部活性領域13aを露出させるとともに、ガードリング部活性領域13bよりも少し内側に食い込んだ領域を開口させる、略矩形状の開口である。したがって、ガードリング部活性領域13bは露出されないように形成されている。このようにして、ガードリング部活性領域13bの外側、ガードリング部活性領域13b上および、ガードリング部活性領域13bに接した素子分離領域14の一部の上には、第2レジストマスク8が形成されることになる。第2レジストマスク8を形成した後は、これをマスクとして、半導体基板2のセル部活性領域13aに不純物を導入し、セル部活性領域13aの表層にセル拡散層7を形成する。なお、不純物としては、例えばリンを用いることができ、イオン注入方によって導入すればよい。次に、図6に示すように、第2レジストマスク8を除去する。その後、素子分離領域14を除いた半導体基板2上に、例えば熱酸化法などによって第1ゲート絶縁膜21を成膜する。その後、半導体基板2の全面にわたって、第1ゲートシリコン膜22を成膜する。この第1ゲート絶縁膜21と第1ゲートシリコン膜22は、後の工程で、周辺回路部12に形成される周辺ゲート62の一部を構成する。第1ゲートシリコン膜22は、後に形成するトランジスタに応じて様々な材料を用いることができ、例えばNMOSトランジスタを形成する場合は、リンが導入されたドープトシリコン膜を用いることができ、PMOSトランジスタを形成する場合は、ホウ素が導入されたドープトシリコン膜を用いることができる。なお、以下では、便宜上、周辺回路部12に形成するトランジスタをNMOSトランジスタとして説明するが、これに限定されるものではない。次に、図7A及び図7Bに示すように、第1ゲートシリコン膜22上に第3レジストマスク24を形成する。この際、第3レジストマスク24は、メモリセルアレイ部11において、後の工程でセルゲート28が形成される領域およびビット線61が形成される領域を開口するように形成し、周辺回路部12において、後の工程で周辺ゲート62が形成される領域を覆うように形成する。その後、第3レジストマスク24をマスクとして、第1ゲートシリコン膜22と、第1ゲート絶縁膜21をエッチングによって除去する。これにより、セル部活性領域13aの上方と、ガードリング部活性領域13bの上方と、素子分離領域14の上方で第3レジストマスク24に覆われていない部分と、にある第1ゲートシリコン膜22を除去することができる。そして、第3レジストマスク24が形成された領域には、第1ゲートシリコン膜22を残存させることができる。次に、図8に示すように、第3レジストマスク24を除去する。その後、半導体基板2の全面にわたって周辺保護絶縁膜25を形成する。すなわち、露出しているセル部活性領域13aセル拡散層7と、ガードリング部活性領域13bと、素子分離領域6と、第1ゲートシリコン膜22上に周辺保護絶縁膜25を形成する。周辺保護絶縁膜25の材料としては、例えばシリコン窒化膜を用いることができる。なお、この周辺保護絶縁膜25は、後にセルゲート溝27内に導電膜をエッチバックして埋め込む工程において、第1ゲートシリコン膜22が、エッチングにより損傷を受ける、あるいは除去されるのを防止するために形成されている。次に、図9Aないし図9Eに示すように、周辺保護絶縁膜25上に全面にわたって、開口部26を有する第4レジストマスク26を形成する。なお、第4レジストマスク26に形成される開口部26aは、セルゲート溝27が形成される予定領域を開口するように形成する。具体的には、開口部26aは、Y方向に延在する細長矩形状で、複数のセル部活性領域13aをY方向に横断するように形成されており、X方向に複数並設されている。また、第4レジストマスク26の開口部26aのY方向の両端側は、それぞれガードリング部活性領域13bを横切っており、ガードリング部活性領域13bの外側の素子分離領域6にまで延在するように形成されている。第4レジストマスク26を形成した後は、この第4レジストマスク26をマスクとして、周辺保護絶縁膜25をエッチングによって除去する。これにより、第4レジストマスク26に覆われていない、セル部活性領域13aの上面セル拡散層7の上面と、ガードリング部活性領域13bの上面と、素子分離領域6の上面が露出する。その後、引き続き第4レジストマスク26をマスクとして、更に半導体基板2および素子分離膜6に対してエッチングを行うことで、Y方向に延在するセルゲート溝27を形成する。ここで、セルゲート溝27は、半導体基板2と素子分離膜6に跨って、Y方向に延在するような溝として形成する。セルゲート溝27の深さは、半導体基板2に形成された溝部分と、素子分離膜6に形成された溝部分とで、略等しくなるように形成しても構わない。もっともこの形状に限定されるものではなく、半導体基板2に形成された溝部分と、素子分離膜6に形成された溝部分とで、深さは必ずしも同じである必要はなく、必要とされるデバイス特性に応じて、適宜深さを変えればよい。また、セルゲート溝27には、補助セルゲート溝27aと、制御セルゲート溝27bとがある。制御セルゲート溝27bは、トランジスタの制御セルゲート28bが形成される部分に対応する部分に形成される溝であり、補助セルゲート溝27aは、V方向に隣接する2つのトランジスタ間を分離するために設けられた溝である。そして、隣接する2つの制御セルゲート溝27bから1つの組が形成されており、組と組の間に補助セルゲート溝27aが形成される構成となっている。次に、図10Aないし図10Cに示すように、第4レジストマスク26を除去する。そして、セルゲート溝27内の露出した半導体基板2の表面に、セルゲート絶縁膜30を、例えば熱酸化法によって形成する。なお、製法はこれに限定されず、CVD法などを用いて形成しても構わない。以上のようにして、図10Aに示すように、セルゲート溝27の内壁面および底面がセルゲート絶縁膜30によって覆われる。その後、セルゲート溝27内を埋め込むように、セルゲート材を充填する。セルゲート材としては、窒化チタン膜とタングステン膜の積層膜を用いることができる。もっともこれに限定されず、例えば高融点材料、ドープトシリコン膜、及びそれらの積層膜などを用いることもできる。次に、セルゲート材に対して、エッチバックを行い、その上面の高さが、半導体基板2の主表面よりも低くなるようにする。なお、このセルゲート材よりも上方で、半導体基板2の主表面よりも低い空間部分を凹部29と呼ぶ。以上のようにして、セルゲート溝27内に、セルゲート28を形成する。このセルゲート28は、セルゲート絶縁膜30を介することで、半導体基板2とは、絶縁分離されている。なお、以下の説明では、セルゲート28のうち、制御セルゲート溝27bに形成されたものを制御セルゲート28bと呼び、補助セルゲート溝27aに形成されたものを補助セルゲート28aと呼ぶ。制御セルゲート28bは、トランジスタのゲート電極として機能し、補助セルゲート28aは、V方向に隣接する2つのセル拡散層7を分離するための素子分離として機能する。そして、隣接する2つの制御セルゲート28bから1つの組が形成され、組と組の間に補助セルゲート28aが形成されている。制御セルゲート28bとセル拡散層7は、それぞれ制御セルゲート28bがゲート電極として機能し、制御セルゲート28bの左右に形成されたセル拡散層7がソース/ドレイン拡散層として機能することで、トランジスタを構成する。次に、図11Aおよび図11Bに示すように、凹部29を埋め込むように、セルゲートキャップ膜41aを成膜する。セルゲートキャップ膜41aの材料としては、凹部29の底面から順に、シリコン窒化膜とシリコン酸化膜の積層膜を用いても構わない。もっとも、セルゲートキャップ膜41aの材料は、これに限定されず、窒化膜単層、酸化膜単層、その他の絶縁膜を用いることもできる。その後、セルゲートキャップ膜41aをエッチバックして、凹部29内に埋め込むことで、セルゲートキャップ41を形成する。なお、凹部29内に埋め込む方法としては、CMP法を用いてもよい。次に、図12Aないし図12Fに示すように、周辺保護絶縁膜25を除去する。これにより、セル部活性領域13aと、ガードリング部活性領域13bと、素子分離膜6の一部と、セルゲートキャップ41と、第1ゲートシリコン22は、それぞれ上面が露出する。次に、図13Aおよび図13Bに示すように、露出したセル部活性領域13aと、ガードリング部活性領域13bと、素子分離膜6の一部と、セルゲートキャップ41と、第1ゲートシリコン22の上に、第1層間絶縁膜42を形成する。次に、図14Aないし図14Eに示すように、第1層間絶縁膜42上に開口部43a,43bを有する第5レジストマスク43を形成する。ここで、開口部43aは、後述するビット線コンタクト開口部44に対応する位置に形成される開口で、開口部43bは、後述する周辺開口部45に対応する開口である。そして、第5レジストマスク43を形成した後は、これをマスクとして、第1層間絶縁膜42をエッチングによって除去する。これにより、メモリセルアレイ部11に、セル拡散層7の上面が露出したビット線コンタクト開口部44を形成するとともに、周辺回路部12の第1ゲートシリコン22の上面が露出した周辺開口部45を形成する。ビット線コンタクト開口部44は、隣接する2つの制御セルゲート28b間に形成されるセル拡散層7を開口するように形成される。また、ビット線コンタクト開口部44は、Y方向に延在する細長矩形状のパターンをもち、Y方向に並設されるセル拡散層7の上面を一つの開口部で開口するように形成されている。このように、ビット線コンタクト開口部44を細長矩形状に形成することで、それぞれのセル拡散層7上を開口するホール状に形成する場合と比較して、リソグラフィー技術を用いたレジストパターン第5レジストマスク43形成時の露光マージンを大きくすることができる。これにより、より詳細なパターンを形成することができる。なお、エッチングの結果、第1層間絶縁膜42は、メモリセルアレイ部11においては、ビット線コンタクト開口部44が形成される部分以外には残存し、周辺回路部12においては、全部除去される。次に、図15Aないし図15Dに示すように、第5レジストマスク43を除去する。その後、半導体基板2の全面にわたって、第2ゲートシリコン膜46を形成する。これにより、ビット線コンタクト開口部44において、第2ゲートシリコン膜46は、セル拡散層7と接続される。以下、この第2ゲートシリコン膜46と接続するセル拡散層7をビット線コンタクト47と呼ぶ。また、周辺回路部12の第1ゲートシリコン22上には、第2ゲートシリコン膜46が積層される。すなわち、周辺回路部12においては、第1ゲートシリコン膜22と第2ゲートシリコン膜46が積層された構造となる。その後、第2ゲートシリコン膜46上にゲート低抵抗導電膜48を形成する。ゲート低抵抗導電膜48の材料としては、高融点金属膜を用いることができ、タングステンシリサイド膜、窒化チタン膜とタングステン膜の積層膜、窒化タングステン膜とタングステン膜の積層膜、または窒化タンタル膜とタングステン膜の積層膜などを用いることができる。その後、ゲート低抵抗導電膜48上に、ゲート保護膜49を形成する。次に、図16Aないし図16Eに示すように、後述するビット線61と、周辺ゲート62を形成するための第6レジストマスク50を形成する。すなわち、第6レジストマスク50は、ビット線61と周辺ゲート62に対応した形状で形成されている。その後、第6レジストマスク50をマスクとして、ゲート保護膜49、ゲート低抵抗導電膜48、第2ゲートシリコン膜22を順次エッチングする。これにより、メモリセルアレイ部11では、第1層間絶縁膜42が露出され、第6レジストマスク50の下に、第2ゲートシリコン膜46とゲート低抵抗導電膜48からなるビット線61が形成される。ビット線61は、図16Fに示すように、ビット線コンタクト47が形成されるセル拡散層7を横断し、X方向に蛇行しながら延在するパターンで形成されており、Y方向に複数並設されるように形成されている。なお、ビット線61は、ビット線コンタクト47を介して制御セルゲート28b間に設けられたセル拡散層7と接続される。その後、第1ゲートシリコン膜22をエッチングし、周辺回路部12において、素子分離膜6の一部と、周辺活性領域13cを露出させ、第6レジストマスク50の下に周辺ゲート62を形成する。周辺ゲート62の構造は、半導体基板2側から順に、第1ゲートシリコン膜22、第2ゲートシリコン膜46、ゲート低抵抗導電膜48、ゲート保護膜49から構成される。したがって、周辺ゲート62は、ビット線61と比較して、第1ゲートシリコン膜22の分だけ厚く形成されている。次に、図17に示すように、第6レジストマスク50を除去する。その後、周辺回路部12に形成されるNMOSトランジスタの周辺活性領域13cを開口するレジストマスク図示略を形成する。そして、それをマスクに、不純物を周辺活性領域13cに導入することで、N型の周辺エクステンション拡散層63を形成する。不純物としては、例えばリンを用いることができ、イオン注入法で導入することができる。その後、レジストマスクを除去する。また、同様にして、周辺回路部12に形成されるPMOSトランジスタの周辺活性領域13cに、P型の周辺エクステンション拡散層を形成する図示せず。次に、図18Aないし図18Dに示すように、半導体基板2上にサイドウォール膜64aを成膜する。そして、サイドウォール膜64aをエッチバックして、ビット線61、周辺ゲート62の側壁にサイドウォール64を形成する。次に、図19に示すように、周辺回路部12のNMOSトランジスタの周辺活性領域13cを開口するレジストマスク図示略を形成する。そして、それをマスクに、周辺活性領域13cに不純物を導入することで、N型のソースドレインとして機能する周辺拡散層65を形成する。不純物としては、例えば砒素を用いることができ、イオン注入法で導入することができる。その後、レジストマスクを除去する。また、同様にして、周辺回路部12に形成されるPMOSトランジスタの周辺活性領域13cにも、P型のソースドレインとして機能する周辺拡散層を形成する図示せず。次に、図20Aないし図20Cに示すように、半導体基板2上に第2層間絶縁膜66を形成する。次いで、図21aないし図21cに示すように、第2層間絶縁膜66を貫通するキャパシタコンタクトプラグ67を形成する。この際、キャパシタコンタクトプラグ67が、制御セルゲート28bと補助セルゲート28aで挟まれた部分のセル拡散層7と接続されるように形成する。以上のようにして、図21Aに示すように、制御セルゲート28bのV方向の左右に形成されたセル拡散層7は、一方はビット線61と接続するように形成され、他方は、キャパシタコンタクトプラグ67と接続するように形成される。次に、図22Aないし図22Cに示すように、第2層間絶縁膜66およびキャパシタコンタクトプラグ67上に、第3層間絶縁膜68を形成する。次に、図23Aないし図23Eに示すように、第1コンタクト開口部70を形成するための第7レジストマスク69を、第3層間絶縁膜68上に形成する。なお、この第7レジストマスク69は、第1コンタクト開口部70の形成予定部分が開口されたパターンに形成されている。具体的には、第7レジストマスク69の開口パターンは、補助セルゲート第1コンタクト開口部70aと、周辺活性領域第1コンタクト開口部70bと、制御セルゲート第1コンタクト開口部70cと、周辺ゲート第1コンタクト開口部70dと、ガードリング部第1コンタクト開口部70eに対応する位置が開口されるように形成されている。ここで、補助セルゲート第1コンタクト開口部70aは、補助セルゲート28a上を開口する開口部であり、周辺活性領域第1コンタクト開口部70bは、周辺部活性領域13c上を開口する開口部である。また、制御セルゲート第1コンタクト開口部70cは、制御セルゲート28b上を開口する開口部であり、周辺ゲート第1コンタクト開口部70dは、周辺ゲート62上を開口する開口部であり、ガードリング部第1コンタクト開口部70eは、ガードリング部活性領域13b上を開口する開口部である。なお、補助セルゲート第1コンタクト開口部70aは、補助セルゲート28aとガードリング部活性領域13bが重なる領域上に形成される。また、制御セルゲート第1コンタクト開口部70cは、ガードリング部活性領域13bから外側の素子分離領域6に形成される制御セルゲート28b上に配置され、ガードリング部活性領域13bおよび周辺部活性領域13cと接触しないように形成される。第7レジストマスク69を形成した後は、これをマスクとしてエッチングを行う。具体的には、第7レジストマスク69を用いて、第3層間絶縁膜68、第2層間絶縁膜66を順次エッチングによって除去する。これにより、周辺部活性領域13cに、周辺活性領域第1コンタクト開口部70bが形成されるとともに、周辺ゲート62部分に周辺ゲート第1コンタクト開口部70dが形成され、ガードリング部活性領域13bにガードリング部第1コンタクト開口部70eが形成される。その後、第7レジストマスク69をマスクとして、第1層間絶縁膜42をエッチングによって除去する。これにより、補助セルゲート第1コンタクト開口部70aと制御セルゲートコンタクト開口部70cにおいて、セルゲートキャップ41が露出される。この際、補助セルゲート第1コンタクト開口部70aでは、セルゲートキャップ41に隣接するガードリング部活性領域13bが露出されるようにする。したがって、第7レジストマスク69の開口幅は、セルゲート28の幅よりも広くなるように形成しておくのが好ましい。もっとも、この方法以外に、第7レジストマスク69の開口幅をセルゲート28の幅程度に形成して、コンタクト形成のエッチングの際に幅を拡大しても構わない。また、セルゲートキャップ41の左右のガードリング部活性領域13bのいずれか一方が開口されるように形成されても良い。なお、ガードリング部活性領域13bを露出させる補助セルゲート第1コンタクト開口部70aの形成の際には、開口が大きく成り過ぎて、隣のセルゲート28を開口しないように形成するのが好ましい。隣のセルゲート28が開口されると、後に形成するコンタクトプラグがセルゲートと短絡してしまうからである。その後、第7レジストマスク69をマスクとして、セルゲートキャップ41をエッチングによって除去する。これにより、補助セルゲート第1コンタクト開口部70aの底部と、制御セルゲートコンタクト開口部70cの底部において、セルゲート28が露出する。以上の工程により、補助セルゲート第1コンタクト開口部70aと、制御セルゲート第1コンタクト開口部70cが形成される。補助セルゲート第1コンタクト開口部70aでは、セルゲート溝27の側面が露出され、左右の側面にガードリング活性領域13bの半導体基板2が露出する。セルゲート溝27の側面は、左右の両方とも露出するように形成するのが、コンタクト抵抗を低減できるので好ましい。もっとも、左右の側面のうち、少なくともどちらか一方が露出するように形成されれば良い。また、制御セルゲート第1コンタクト開口部70cでは、セルゲート溝27の左右の両側の素子分離膜6がエッチングされるように行われても良い。以上のようにすることで、補助セルゲート28aと制御セルゲート28bとを、異なる構造で開口させる第1コンタクト開口部70が形成される。なお、図23Eでは、第1コンタクト開口部70の底部の形状を省略して図示している。次に、図24に示すように、第7レジストマスクを除去する。その後に、補助セルゲート第1コンタクト開口部70aが開口されたレジストマスク図示略を形成する。そして、このレジストマスクを用いて、補助セルゲート第1コンタクト開口部70a内に不純物を導入して、露出している半導体基板2に、例えばP型のコンタクト拡散層81を形成する。不純物としては、例えばホウ素を用いることができ、イオン注入法により導入しても構わない。その後、レジストマスクを除去する。コンタクト拡散層81は、後に形成する補助セルゲート第1コンタクトプラグ82aと半導体基板2とのコンタクト抵抗を低減化されるために形成するのが好ましい。なお、抵抗に問題がなければコンタクト拡散層81は形成しなくても構わない。次に、図25Aないし図25Eに示すように、第1コンタクト開口部70内に、第1コンタクト材を充填する。具体的には、接触層としてチタン膜を成膜し、バリア層として窒化チタン膜、プラグ層としてタングステン膜を順次成膜して、第1コンタクト材82を形成しても構わない。その後、CMP法を用いて、第1コンタクト材を研磨除去して、第1コンタクトプラグ82を形成する。具体的には、補助セルゲート第1コンタクト開口部70a、周辺活性領域第1コンタクト開口部70b、制御セルゲート第1コンタクト開口部70c、周辺ゲート第1コンタクト開口部70d、およびガードリング部第1コンタクト開口部70eに、それぞれ補助セルゲート第1コンタクトプラグ82a、周辺活性領域第1コンタクトプラグ82b、制御セルゲート第1コンタクトプラグ82c、周辺ゲート第1コンタクトプラグ82d、およびガードリング部第1コンタクトプラグ82eを形成する。また、補助セルゲート第1コンタクトプラグ82aは、図25Eに示すように、底面で補助セルゲート28aと接続され、側面でコンタクト拡散層81に接続される。これにより、補助セルゲート28aは、補助セルゲート第1コンタクトプラグ82aとコンタクト拡散層81を介して、半導体基板2と接続される。したがって、補助セルゲート28aの電位は、補助セルゲート第1コンタクトプラグ82aとコンタクト拡散層81を介して、半導体基板2と同じ電位に設定することができる構造となる。次に、図26Aないし図26Gに示すように、第3層間絶縁膜68と、第1コンタクトプラグ82上に、第1配線材86aを形成する。第1配線材86aは、例えばバリア層として窒化チタン膜を成膜し、その上に主配線層として銅含有アルミニウム膜を成膜した積層膜であっても構わない。その後、第1配線材86a上に、所望のパターンを有するレジストマスク図示略を形成し、これを用いて第1配線材86aをエッチングすることで、第1配線86を形成する。その後、レジストマスクを除去する。これにより、制御セルゲート第1コンタクトプラグ82c上に第1配線86が形成され、周辺回路部12に引き出されて、周辺回路部12から電位が与えられる構造となる。一方、補助セルゲート第1コンタクトプラグ82a上には、第1配線86が形成されない構造となる。次に、図1Aないし図1Fに示すように、第3層間絶縁膜68上に第4層間絶縁膜87を形成する。第4層間絶縁膜87としては、例えばシリコン酸化膜を用いることができ、膜厚を2μm程度に形成しても構わない。その後、第4層間絶縁膜87を貫き、各キャパシタコンタクトプラグ67の上面を露出するように、複数のキャパシタホールを形成する。そして、各キャパシタホール内の内壁にキャパシタ下部電極88を形成し、キャパシタ下部電極上にキャパシタ絶縁膜89を形成する。その後、キャパシタ絶縁膜89上に、キャパシタ上部電極膜90を形成する。キャパシタホールは、例えばドライエッチング技術を用いて形成すればよく、また、キャパシタ上部電極90は、メモリセルアレイ部11の上方において、全面にわたって形成しても構わない。その後、第4層間絶縁膜87上およびキャパシタ上部電極膜90上に、第5層間絶縁膜91を形成する。そして、第5層間絶縁膜91と第4層間絶縁膜87を貫き、第1配線86の上面を露出させる第2コンタクト開口部を形成する。その後、第2コンタクト開口部内に導電膜を埋めこみ、第2コンタクトプラグ93を形成する。そして、第2コンタクトプラグ93上に、第2配線92を形成する。以上の工程により、ガードリング活性領域13b上には、ガードリング部第1コンタクトプラグ82eと、第1配線86と、第2コンタクトプラグ93と、第2配線92が形成されることとなる。これにより、ガードリング活性領域13bを介して、半導体基板2の電位を、第2配線92から与えることができる。なお、半導体基板2の電位を与えるコンタクトは、本実施形態で示したようなガードリング活性領域13bに形成する必要性はなく、周辺回路部12等に形成された活性領域に形成してもよく、また、半導体基板2の裏面から与えても良い。その後、必要に応じて各種の層間絶縁膜、スルーホール、配線、パッシベーション膜が形成されて半導体装置1が完成する。本実施形態の半導体装置の製造方法は、半導体基板2を掘り込んでセルゲート溝27を形成する工程、セルゲート溝27内にセルゲート絶縁膜30を形成する工程、セルゲート溝27内に導電膜を埋め込んでセルゲート28を形成する工程、セルゲート28及び半導体基板2上に層間絶縁膜42,66,68を形成する工程、層間絶縁膜42,66,68を貫いて半導体基板2とセルゲート28上を同時に開口する第1コンタクト開口部70を形成する工程、第1コンタクト開口部70に導電膜を埋め込んで第1コンタクトプラグ82を形成する工程とを備える。したがって、補助セルゲート28aと半導体基板2との接続は、一つの補助セルゲート第1コンタクト開口部70aで補助セルゲート28と半導体基板2を同時に開口させ、同時に接続させる補助セルゲート第1コンタクトプラグ82aを形成する構造をとるので、特別な工程の追加は必要なく生産コストの増加なく実現することができる。[第2の実施形態]次に、本発明の第2の実施形態である半導体装置100について説明する。本実施形態は、第1の実施形態の変形例であり、同様の部分については、適宜説明を省略する。<半導体装置>本実施形態の半導体装置100は、図28Aおよび図28Bに示すように、ガードリング部活性領域13bに不純物が導入されたガードリング拡散層102が形成されている。また、このガードリング拡散層102は、セルゲート溝27の深さよりも深くなるように形成されている。このように構成することで、ガードリング拡散層102は分断されることがなくなり、ガードリング拡散層102の電位はどの部位でも概ね等しくなる。そして、図28Bに示すように、補助セルゲート28aは、ガードリング部活性領域13bにおいて、補助セルゲート第1コンタクトプラグ82aとコンタクト拡散層81を介して、半導体基板2の一部であるガードリング拡散層102と接続するように形成されている。また、図29に示すように、ガードリング拡散層102b上には、ガードリング部第1コンタクトプラグ82eと、第1配線86と、第2コンタクトプラグ93と、第3配線103とが形成されている。したがって、ガードリング拡散層102には、第3配線103から給電することができ、半導体基板2の電位と異なる電位に設定することができる。なお、本実施形態では、ガードリング拡散層102以外の部分の半導体基板2とは電位が異なり得るが、ガードリング拡散層102が半導体基板2の一部であることから、ガードリング拡散層102と電気的に接続することをもって、補助セルゲート28aと半導体基板2とが電気的に接続されていると説明している。本実施形態の半導体装置100は、半導体基板2に設けられた補助セルゲート28aが、半導体基板2に設けられたガードリング部拡散層102と電気的に接続された構成を採用している。これにより、第1の実施形態と同様に、補助セルゲート28aに専用の配線等を設けることなく、半導体基板2に給電された電位を補助セルゲート28aに与えることができる。その結果、補助セルゲート28a専用の配線を設計する必要がなくなり、半導体チップを縮小化することが可能となり、また補助セルゲート28a専用の配線を意識せずに配線のレイアウトできるので、配線の自由度も向上させることができる。加えて、本実施形態では、ガードリング拡散層102に、半導体基板2に与える電位と異なる電位を与えることができる。したがって、例えば半導体基板2に-1Vの電位が与えられている時に、ガードリング拡散層ひいては補助セルゲート28aに0Vの電位を与えることができる。これにより、補助セルゲート28aに隣接するセル拡散層7と、半導体基板2の間の電界を緩和させ、ゲート誘起ダイオードリークを抑制させることができる。<半導体装置の製造方法>次に、本実施形態の半導体装置の製造方法について説明する。本実施形態では、図4Aないし図4Eに示した工程まで、第1の実施形態と同様な工程を行う。その後、図27に示すように、半導体基板2上にガードリング活性領域13b上が開口された第8レジストマスク101を形成する。そして、第8レジストマスク101をマスクとして、ガードリング部活性領域13bに、N型不純物を導入して、ガードリング拡散層102を形成する。不純物としては、例えばリンを用いることができ、イオン注入法で導入すればよい。なお、ガードリング拡散層102は、後に形成するセルゲート溝27の深さよりも深くなるように形成する。ガードリング拡散層102を形成した後は、第1の実施形態の図5Aないし図5D以下に示す工程と同様の工程を行うことで、半導体装置100を形成することができる。なお、本実施形態では、第1の実施形態の図4Aないし図4Eの工程と図5Aないし図5Dの工程の間において、ガードリング拡散層102を形成する場合について説明したが、第1の実施形態の図5Aないし図5Dの工程と図6の工程の間において形成しても構わない。以上、本発明を実施形態に基づき説明したが、本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、半導体基板にP型ウエルを形成した上で、当該ウエル内に半導体素子を形成するようにしても構わない。また、半導体装置の半導体層の導電型は、上記実施形態に示した導電型に限定されず、各半導体層の導電型は逆であっても構わない。"