主表面を有する半導体基板と、前記半導体基板の前記主表面上に形成された、磁化の向きに応じて電気抵抗が変化する、磁気抵抗素子が複数配置されたメモリセル領域と、前記磁気抵抗素子と同一レイヤに配置される層間絶縁膜と、平面視において前記メモリセル領域の周囲に配置された周辺回路領域とを備える半導体装置であり、前記磁気抵抗素子は、磁化の向きが固定された磁化固定層と、磁化の向きが可変とされた磁化自由層と、前記磁化固定層と前記磁化自由層との間に挟まれるトンネル絶縁層とを含んでおり、前記磁気抵抗素子の上方には、前記主表面に沿った方向に向けて延び、前記磁気抵抗素子の上面に接続された複数の第1の配線を有しており、前記周辺回路領域には、前記第1の配線と同一レイヤにより構成される第2の配線と平面視において重なるように、前記磁気抵抗素子を構成する前記磁化自由層と同一材質の層、前記トンネル絶縁層と同一材質の層および前記磁化固定層と同一材質の層が積層された積層構造が配置されており、前記積層構造は、前記周辺回路領域にて平面視において隣接する1対の前記第2の配線の両方と重ならないように配置される、半導体装置。前記積層構造は、平面視において前記周辺回路領域の前記第2の配線に沿って延在する、請求項1に記載の半導体装置。前記積層構造は、平面視において前記周辺回路領域の前記第2の配線に沿う方向に関して複数の小積層構造に分割される、請求項1または2に記載の半導体装置。前記小積層構造は、前記第2の配線と前記主表面上の他の回路とを電気的に接続する接続配線と平面視において重ならないように配置される、請求項3に記載の半導体装置。前記積層構造は、平面視において前記第2の配線よりも小さく配置される、請求項1~4のいずれかに記載の半導体装置。前記積層構造は、前記周辺回路領域にて平面視において前記第2の配線の全面と重なるように配置される、請求項1または2に記載の半導体装置。前記積層構造は、平面視において前記第2の配線よりも大きく配置される、請求項6に記載の半導体装置。平面視における前記周辺回路領域の全体に対して前記積層構造が配置される領域の占有率の和は、前記メモリセル領域の全体における前記磁気抵抗素子が配置される領域の占有率の和よりも大きい、請求項1~7のいずれかに記載の半導体装置。平面視において、前記周辺回路領域には、前記第2の配線が配置されない位置に、前記積層構造と同一の構成を有する追加積層構造を有する、請求項1~8のいずれかに記載の半導体装置。主表面を有する半導体基板と、前記半導体基板の前記主表面上に形成された、電圧の印加に応じて電気抵抗が変化する、抵抗記録素子が複数配置されたメモリセル領域と、前記抵抗記録素子と同一レイヤに配置される層間絶縁膜と、平面視において前記メモリセル領域の周囲に配置された周辺回路領域とを備える半導体装置であり、前記抵抗記録素子は、第1の金属電極と、絶縁膜と、第2の金属電極とがこの順で積層された構成を含んでおり、前記抵抗記録素子の上方には、前記主表面に沿った方向に向けて延び、前記抵抗記録素子の上面に接続された複数の第1の配線を有しており、前記周辺回路領域には、前記第1の配線と同一レイヤにより構成される第2の配線と平面視において重なるように、前記抵抗記録素子を構成する前記第1の金属電極と同一材質の層、前記絶縁膜と同一材質の層および前記第2の金属電極と同一材質の層が積層された積層構造が配置されており、前記積層構造は、前記周辺回路領域にて平面視において隣接する1対の前記第2の配線の両方と重ならないように配置される、半導体装置。主表面を有する半導体基板と、前記半導体基板の前記主表面上に形成された、相変化に応じて電気抵抗が変化する、相変化記録素子が複数配置されたメモリセル領域と、前記相変化記録素子と同一レイヤに配置される層間絶縁膜と、平面視において前記メモリセル領域の周囲に配置された周辺回路領域とを備える半導体装置であり、前記相変化記録素子は、第1の金属電極と、相変化層と、第2の金属電極とがこの順で積層された構成を含んでおり、前記相変化記録素子の上方には、前記主表面に沿った方向に向けて延び、前記相変化記録素子の上面に接続された複数の第1の配線を有しており、前記周辺回路領域には、前記第1の配線と同一レイヤにより構成される第2の配線と平面視において重なるように、前記相変化記録素子を構成する前記第1の金属電極と同一材質の層、前記相変化層と同一材質の層および前記第2の金属電極と同一材質の層が積層された積層構造が配置されており、前記積層構造は、前記周辺回路領域にて平面視において隣接する1対の前記第2の配線の両方と重ならないように配置される、半導体装置。周辺領域に形成されるダミーは多岐にわたる目的で形成されるが、たとえば記憶素子と同一レイヤに形成される層間絶縁膜の上面から一定厚み分を、化学的機械研磨処理により研磨したときの仕上げ面を向上するために形成される。CMPChemicalMechanicalPolishingと呼ばれる化学的機械研磨処理は、記憶素子と同一レイヤに、記憶素子の上面を覆うように形成される層間絶縁膜を、記憶素子の最上面が露出するまで研磨除去する処理である。ここで周辺領域に、記憶素子と同様の材質の層が積層されたダミーパターンが形成されていれば、ダミーパターンが形成されない場合に比べて、周辺領域とメモリセル領域との層間絶縁膜の研磨される程度のばらつきが低減される。すなわち研磨後の層間絶縁膜の厚みが、メモリセル領域と周辺領域とを含む全体にわたってほぼ均一となり、上記全体にわたって層間絶縁膜の最上面がより平坦になる。上記のように層間絶縁膜の最上面がより平坦になる場合には、たとえば特許文献1に開示されるコンタクトなどの接続配線を介在せずに、記憶素子とビット線とを直接接続することが可能となる。これは層間絶縁膜の平坦性が向上するために、ビット線と記録素子を構成する導電体との短絡を抑制することができるためである。このため、上記接続配線を形成する工程を省略することができ、当該半導体装置のコストが削減される。また特に微細化された半導体装置において起こりやすい、接続配線の位置ずれに起因する不良の発生を抑制することができる。しかし、たとえば上記のダミーパターンを、平面視において周辺領域の任意の位置に無秩序に配置した場合、たとえばダミーパターンが隣接する1対のビット線の両方と接続されるように両方を跨ぐように配置されることがある。この場合、ダミーパターンは通常導電体から構成されるため、当該ダミーパターンが1対のビット線を短絡する可能性がある。上記の特許文献3~特許文献5には上記ダミーパターンに相当する構成が形成されているが、いずれの特許文献においても上記のビット線に相当する配線との位置関係についての開示がなされていない。このため上記各特許文献のダミーパターンを用いても、ビット線に相当する配線同士が短絡する可能性がある。また特許文献1にはそもそも上記の周辺領域に相当する領域についての記載がない。特許文献2には上記の周辺領域に相当する領域についての記載はあるが、当該領域に形成するダミーパターンに相当する構成についての記載がない。本発明は、以上の問題に鑑みなされたものである。その目的は、隣接するビット線同士の短絡が抑制されており、かつ層間絶縁膜が平坦に研磨された半導体装置を提供することである。本発明の一実施例による半導体装置は以下の構成を備えている。主表面を有する半導体基板と、半導体基板の主表面上に形成された、磁化の向きに応じて電気抵抗が変化する、磁気抵抗素子が複数配置されたメモリセル領域と、磁気抵抗素子と同一レイヤに配置される層間絶縁膜と、平面視においてメモリセル領域の周囲に配置された周辺回路領域とを備える。上記磁気抵抗素子は、磁化の向きが固定された磁化固定層と、磁化の向きが可変とされた磁化自由層と、磁化固定層と磁化自由層との間に挟まれるトンネル絶縁層とを含んでいる。上記磁気抵抗素子の上方には、主表面に沿った方向に向けて延び、磁気抵抗素子の上面に接続された複数の第1の配線を有している。上記周辺回路領域には、第1の配線と同一レイヤにより構成される第2の配線と平面視において重なるように、磁気抵抗素子を構成する磁化自由層と同一材質の層、トンネル絶縁層と同一材質の層および磁化固定層と同一材質の層が積層された積層構造が配置されている。上記積層構造は、周辺回路領域にて平面視において隣接する1対の第2の配線の両方と重ならないように配置される。本発明の他の実施例による半導体装置は以下の構成を備えている。主表面を有する半導体基板と、半導体基板の主表面上に形成された、電圧の印加に応じて電気抵抗が変化する、抵抗記録素子が複数配置されたメモリセル領域と、抵抗記録素子と同一レイヤに配置される層間絶縁膜と、平面視においてメモリセル領域の周囲に配置された周辺回路領域とを備える。上記抵抗記録素子は、第1の金属電極と、絶縁膜と、第2の金属電極とがこの順で積層された構成を含んでいる。上記抵抗記録素子の上方には、主表面に沿った方向に向けて延び、抵抗記録素子の上面に接続された複数の第1の配線を有している。上記周辺回路領域には、第1の配線と同一レイヤにより構成される第2の配線と平面視において重なるように、抵抗記録素子を構成する第1の金属電極と同一材質の層、絶縁膜と同一材質の層および第2の金属電極と同一材質の層が積層された積層構造が配置されている。上記積層構造は、周辺回路領域にて平面視において隣接する1対の第2の配線の両方と重ならないように配置される。本発明のさらに他の実施例による半導体装置は以下の構成を備えている。主表面を有する半導体基板と、半導体基板の主表面上に形成された、相変化に応じて電気抵抗が変化する、相変化記録素子が複数配置されたメモリセル領域と、相変化記録素子と同一レイヤに配置される層間絶縁膜と、平面視においてメモリセル領域の周囲に配置された周辺回路領域とを備える。上記相変化記録素子は、第1の金属電極と、相変化層と、第2の金属電極とがこの順で積層された構成を含んでいる。上記相変化記録素子の上方には、主表面に沿った方向に向けて延び、相変化記録素子の上面に接続された複数の第1の配線を有している。上記周辺回路領域には、第1の配線と同一レイヤにより構成される第2の配線と平面視において重なるように、相変化記録素子を構成する第1の金属電極と同一材質の層、相変化層と同一材質の層および第2の金属電極と同一材質の層が積層された積層構造が配置されている。上記積層構造は、周辺回路領域にて平面視において隣接する1対の第2の配線の両方と重ならないように配置される。本実施例によれば、ダミーパターンとしての積層構造に起因して、隣接する1対の第2の配線が短絡する可能性が低減される。このため、当該積層構造により層間絶縁膜の最上面がさらに平坦化され、かつ当該第2の配線における短絡の発生が抑制された、信頼性の高い半導体装置を提供することができる。以下、本発明の実施の形態について図に基づいて説明する。実施の形態1まず、本実施の形態としてチップ状態の半導体装置について図1を用いて説明する。図1を参照して、本実施の形態における半導体チップCHPに形成されるMRAMには、メモリセル領域と、周辺回路領域とを有しており、その他、図示されないCPUCentralProcessingUnitやパワーラインなどを有している。ここで半導体チップCHPは、後述する半導体基板の主表面上に形成された集積回路の一単位である。メモリセル領域とは、複数のたとえばMRAMなどのメモリ機能を持つ素子を含むセルメモリセルが、半導体チップCHPの主表面上にアレイ状に配列された領域をいうものとする。周辺回路領域とは、半導体チップCHPの主表面上におけるメモリセル領域以外の領域であり、かつメモリセル領域のMRAMと電気的に接続される後述のビット線に接続された回路BLドライバが配置された領域BLドライバ領域やセンスアンプが配置された領域センスアンプ領域をいうものとする。またたとえばビット線と同一レイヤに形成された、上記のビット線と接続されない他の配線に接続された回路DLドライバが配置された領域DLドライバ領域も、ここでは周辺回路領域ということにする。DLドライバに接続される上記配線は、ビット線より下側のレイヤから、ビット線と同一レイヤまで、上側に引き回されている。したがってたとえば電源回路やクロック回路やリセット回路などから構成された周辺領域と上記メモリセル領域との境界部よりもメモリセル領域から見て外側の領域をも含めて、ここでは周辺回路領域と定義する。上記の周辺領域電源回路やクロック回路やリセット回路などから構成された領域は、MRAMやCPUと共に半導体装置のシステムを構成する。上記のメモリセル領域や、BLドライバ、DLドライバ、センスアンプ等が配置された周辺回路領域のそれぞれは、図1においては1箇所のみ図示されているが、実際には半導体チップCHP上に複数配置されている。なお上記のCPUは、中央演算処理部とも呼ばれる回路であり、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行なうものである。このためCPUには高速処理が要求される。MRAMは、磁気を利用して、記憶情報をランダムに読み出したり書き込んだりすることができる素子である。MRAMは電源を切っても記憶状態が保持される不揮発性メモリとして機能するだけでなく、高速なランダムアクセス機能を有するメモリ素子である。次に、本実施の形態におけるMRAMについて図2を用いて説明する。図2を参照して、本実施の形態におけるMRAMは、複数図2においては5列のビット線BLY1~Y5と複数図2においては6列のディジット線DLX1~X6とが磁気抵抗素子MRDと電気的に接続されている。ビット線BLとディジット線DLとは、平面視において互いに略直交する方向に延在する。次に、図1のメモリセル領域および周辺回路領域のより詳細な構成について、図3~図6を用いて説明する。図3はMRAMの1つのメモリセル領域および、BLドライバ領域、DLドライバ領域およびセンスアンプ領域を平面から見た図を示している。図4は図3のIV-IV線に沿う部分におけるMRAMのメモリセル領域と、センスアンプ領域など、メモリセル領域以外の周辺回路領域との概略断面図である。まず図4を参照して、図3のメモリセル領域に形成されたMRAMのメモリセルは、アクセストランジスタATRと、磁気抵抗素子MRDとを有している。アクセストランジスタATRは、たとえばボロンやリン、砒素などを含む不純物拡散層である1対のソース/ドレイン領域SDと、シリコン酸化膜からなるゲート絶縁層GIと、ポリシリコンや金属膜などの導電体からなるゲート電極層GEとを有している。1対のソース/ドレイン領域SDは、半導体基板SUBの主表面に互いに間隔をあけて配置されている。ゲート電極層GEは、1対のソース/ドレイン領域SDに挟まれる半導体基板SUBの表面上にゲート絶縁層GIを介在して形成されている。なお1対のソース/ドレイン領域SDおよびゲート電極層GEの表面はシリサイド化されていてもよい。磁気抵抗素子MRDは、アクセストランジスタATRが形成された半導体基板SUBの主表面上に複数層の層間絶縁層たとえば4層のシリコン酸化膜からなる層間絶縁層II1を介在して位置している。磁気抵抗素子MRDは、下部電極LELの表面にその下面が接するように形成されている。この下部電極LELは、ローカルビアLVおよび読み出し用配線M3等を通じてアクセストランジスタATRの1対のソース/ドレイン領域SDの一方に電気的に接続されている。なおローカルビアLVは、絶縁膜I1たとえばシリコン窒化膜または、シリコン窒化膜とシリコン酸化膜とがこの順に積層された積層膜からなると同一のレイヤに形成されており、絶縁膜I1の下面に接するようにディジット線DLが配置されている。磁気抵抗素子MRDは、下部電極LELのほか、ピン層MPL磁化固定層と、トンネル絶縁層MTLと、フリー層MFL磁化自由層と、上部電極UELとを有し、かつたとえばピン層MPLと、トンネル絶縁層MTLと、フリー層MFLと、上部電極UELとがこの順で下から積層された積層構造を有している。このピン層MPLは、下部電極LELの上面に接するように形成されている。また上部電極UELは磁気抵抗素子MRDの上面を構成しており、上部電極UELとその上方に配置されたビット線BL第1の配線とが直接接続されている。これにより、上部電極UELとビット線BLとの間に接続配線を挟まず、両者が電気的に接続されている。ピン層MPLとフリー層MFLとは、それぞれ磁性を有する磁性層である。磁気抵抗素子MRDへのデータの記憶は、フリー層MFLの磁化の向きが、磁気抵抗素子MRDを通過する電流の向きに応じて変化することによりなされる。個々の磁気抵抗素子MRDには、上記のようにトンネル絶縁層MTLを間に介在させて2つの磁性層ピン層MPLとフリー層MFLが積層されている。この2つの磁性層における磁化の向きを同じ向きにするか、互いに逆向きにするかによって磁気抵抗素子MRDの電気抵抗値が変化する。具体的には、磁気抵抗素子MRDのフリー層MFLの磁化の向きは、ビット線BLとディジット線DLとに流す電流によって発生する磁場に応じて書き換えられる。しかしピン層MPLの磁化の向きは、上記電流の向きにかかわらず固定される。このためフリー層MFLの磁化の向きの変化に応じて、2つの磁性層における磁化の向きが同じになったり互いに逆向きになったりする。このように磁気抵抗素子MRDの磁化の向きに応じて変化された電気抵抗を検出することにより、磁気抵抗素子MRDの磁化の向きが読み取られる。個々の磁気抵抗素子MRDが形成されるレイヤと同一レイヤには、層間絶縁層II2層間絶縁膜が配置されている。層間絶縁層II2は層間絶縁層II1と同様にたとえばシリコン酸化膜からなる。そしてビット線BLのさらに上方には、絶縁膜I3たとえばシリコン窒化膜からなるや層間絶縁層II4たとえばシリコン酸化膜からなる、電極パッドなどが積層されている。しかしビット線BLのさらに上方の配線は、図3の平面図においては図示が省略されている。一方、図3のBLドライバ領域には、メモリセル磁気抵抗素子の動作等を制御するトランジスタTP等の半導体素子と、半導体素子を互いに電気的に接続する周辺配線PLやビアが形成されている。またメモリセル領域において互いに間隔をあけて互いに電気的に接続されないように複数延在するビット線BLが、同一レイヤにおいてセンスアンプ領域やBLドライバ領域まで延在している。このようにメモリセル領域のビット線BLが延長したものは、周辺回路領域センスアンプ領域やBLドライバ領域においてはビット線BL2第2の配線と呼ぶことにする。メモリセル領域のビット線BLが周辺回路領域まで延長された、センスアンプ領域やBLドライバ領域のビット線BL2とは独立して、DLドライバ領域にも複数のビット線BL2が互いに間隔をあけて互いに電気的に接続されないように延在している。図3および図4を参照して、メモリセル領域のビット線BLが延長された周辺回路領域図3の左側のセンスアンプ領域においては、メモリセル領域において層間絶縁層II2や磁気抵抗素子MRDが配置されるレイヤと同一の層間絶縁層II2と同一のレイヤにおいて、ダミー積層構造DMM積層構造が配置されている。ダミー積層構造DMMは、ビット線BL2と平面視において重なるようにビット線BL2と同様の平面形状となるように、ビット線BL2の下方に配置されている。すなわちダミー積層構造DMMは、ビット線BL2に沿うように延在する形状を有する。特に本実施の形態においては、ダミー積層構造DMMが、平面視においてビット線BL2の全面と重なるようにダミー積層構造DMMが平面視においてビット線BL2とほぼ同じ形状、サイズを有するように配置される。図3の右側のBLドライバ領域におけるビット線BL2と平面視において重なるダミー積層構造DMMも、センスアンプ領域におけるビット線BL2と同様の構成を有する。ダミー積層構造DMMは磁気抵抗素子MRDを構成する各レイヤと同一材質の層が積層された積層構造、すなわち下部電極同一層LEL、ピン同一層MPL、トンネル同一層MFL、フリー同一層MFLおよび上部電極同一層UELがこの順に、それぞれ対応する磁気抵抗素子MRDの各膜と同様の厚みを有するように積層されることが好ましい。以上のように、ダミー積層構造DMMはビット線BL2と平面視において重なるように配置されることにより、各ダミー積層構造DMMは、平面視において互いに隣接する1対のビット線BL2の両方と重ならないように配置されている。すなわち各ダミー積層構造DMMは、平面視において互いに隣接する1対のビット線BL2の両方と接続することがないように1対のビット線BL2の両方を跨ぐことがないように配置されている。メモリセル領域のビット線BLとは無関係の、DLドライバが配置された周辺回路領域図3のメモリセル領域の上側および下側の周辺回路領域には、ビット線BLと同一レイヤにビット線BL2第2の配線が配置される。DLドライバ領域のビット線BL2はメモリセル領域のビット線BLとは不連続であるが、ビット線BLと同一材料からなり、ビット線BLと同一厚みであることが好ましい。DLドライバ領域についても、センスアンプ領域やBLドライバ領域と同様に、ビット線BL2と平面視において重なるようにビット線BL2と同様の平面形状となるように、ビット線BL2の下方にダミー積層構造DMMが配置されている。したがって当該積層構造DMMについても、平面視において互いに隣接する1対のビット線BL2の両方と接続することがないように1対のビット線BL2の両方を跨ぐことがないように配置されている。DLドライバ領域のダミー積層構造DMMは、BLドライバ領域やセンスアンプ領域のダミー積層構造DMMと同様の積層構造である。図3~図4を参照して、周辺回路領域においてはセンスアンプ領域、BLドライバ領域、DLドライバ領域ともに、層間絶縁層II2にはダミービアDVが形成されており、ダミービアDVを貫通するように層間接続配線M4接続配線が形成されている。ただしDLドライバ領域のダミービアは図示が省略されている。層間接続配線M4は、周辺配線PLとビット線BL2とを接続するように配置される。すなわちダミー積層構造DMMは、ビット線BL2に沿うように延在する形状を有するが、層間接続配線M4と平面視において重なる領域には重ならないように、ダミービアDVが形成されている。このような構成とすることにより、層間接続配線M4を介在してビット線BL2と下層の配線との電気的な接続を可能とするとともに、層間接続配線M4とダミー積層構造DMMを構成する導電性の薄膜との短絡を抑制することができる。図5は周辺回路領域たとえばセンスアンプ領域のうち、ダミービアDVや層間接続配線M4が配置されない領域における概略断面を示しており、図6は周辺回路領域たとえばセンスアンプ領域のうち、ダミービアDVや層間接続配線M4が配置される領域における概略断面を示している。また図5~図6には、図4における読み出し用配線M3や周辺配線PLが配置されたレイヤおよびその上方のレイヤのみ示されている。図5~図6を参照して、周辺回路領域のビット線BL2と同一レイヤには、平面視におけるビット線BL2の周囲に、たとえばシリコン窒化膜からなる絶縁膜I2や、たとえばシリコン酸化膜からなる層間絶縁層II3が配置される。なお図4~図6の各図において、たとえばディジット線DLや配線M3、ビット線BLBL2などの配線には、その側壁や上面または下面を覆うようにクラッド層が形成されていることが好ましい。またたとえばローカルビアLV、周辺配線PLや、配線M3より下方の各接続配線は、その側壁や上面または下面を覆うようにバリアメタルが形成されていることが好ましい。しかしここではそれらの各膜の図示が省略されている。ここでバリアメタルとは、各配線を構成する金属材料の外部への拡散を抑制するための膜であり、非磁性のタンタルの薄膜や、これに窒素が添加されたTaN窒化タンタルが用いられることが好ましい。クラッド層とは、磁場を遮蔽する機能を有する膜であり、たとえば透磁率が高く残留磁化が非常に低い軟磁性体の薄膜が、バリアメタルにより挟まれた構成を有することが好ましい。上記軟磁性体の薄膜としては具体的には、NiFe鉄ニッケル、NiFeMo、CoNbZrコバルトニオブジルコニウム、CoFeNb、CoFeSiB、CoNbRu、CoNbZrMoCr、CoZrCrMoなどの合金、もしくはアモルファス合金を用いることが好ましい。また図4~図6の各図において、特に磁気抵抗素子MRDのピン層MPLやフリー層MFLなどの磁性を有する各膜やトンネル絶縁層MTLは、その側壁がシリコン窒化膜などの比較的低温にて形成される保護層で覆われることが好ましいが、当該保護層についてもここでは図示が省略されている。次に、各部の材質、膜厚などについて説明する。ピン層MPLは強磁性層からなる薄膜であることが好ましい。具体的にはPtプラチナ、Mnマンガン、Niニッケル、Coコバルト、Fe鉄、Bボロン、Ruルテニウムからなる群から選択される1種以上から構成される金属単体または合金の膜であることが好ましい。またピン層MPLは、図4~図6においては1層として図示されている。しかし一般にピン層MPLには、反強磁性層上に強磁性層が積層された2層構造や、反強磁性層上に強磁性層、非磁性層、強磁性層の順に積層された4層構造、あるいは5層構造などが用いられる。ただし積層数や積層される膜の順序などはこれに限られない。ピン層MPLの全体の厚みは50nm以上100nm以下であることが好ましい。トンネル絶縁層MTLは、AlOx酸化アルミニウム、MgO酸化マグネシウム、HfO酸化ハフニウムのいずれかからなる絶縁膜であることが好ましい。その厚みは0.5nm以上2.0nm以下であることが好ましく、なかでも0.6nm以上1.5nm以下であることがより好ましい。フリー層MFLは、強磁性層からなる薄膜であり、かつシリコン酸化膜とのエッチング選択比が高い材質を用いることが好ましい。具体的にはNiニッケル、Coコバルト、Fe鉄、Bボロン、Ruルテニウムからなる群から選択される1種以上から構成される金属単体または合金の膜であることが好ましい。また上記の異なる材質の合金からなる薄膜が複数積層された構成であってもよい。その全体の厚みは2.0nm以上10nm以下であることが好ましく、3.0nm以上9.0nm以下であることがより好ましい。下部電極LELはたとえばTaタンタル、TaN窒化タンタル、Ru、TiN窒化チタンなどの金属膜からなることが好ましい。また下部電極LELは1層でもよいが、上述した異なる材料からなる複数の薄膜が積層された構成であってもよい。下部電極LELの厚みはたとえば10nm以上70nm以下であることが好ましく、なかでも20nm以上50nm以下一例として35nmであることが好ましい。上部電極UELは、たとえばTa、TaN、Ru、TiNなどの、シリコン酸化膜とのエッチング選択比が高い金属材料からなることが好ましい。上部電極UELも1層でもよいが、上述した異なる材料からなる複数の薄膜が積層された構成であってもよい。上部電極UELの厚みはたとえば60nm以上70nm以下であることが好ましい。またたとえば2層が積層された上部電極UELの場合、下部の上部電極UELの厚みはたとえば30nm以上70nm以下であることが好ましく、なかでも35nm以上65nm以下一例として60nmであることが好ましい。また上部の上部電極UELの厚みはたとえば5nm以上100nm以下であることが好ましい。一例として、Ruからなる厚み7.5nmの薄膜の上にTaからなる厚み60nmの薄膜が積層された構成の上部電極UELが考えられる。また各種配線、すなわち配線M3、M4やビット線BLBL2、ディジット線DLは、たとえば銅製の薄膜からなることが好ましく、ローカルビアLVはたとえばタングステン膜により形成されることが好ましい。上記においては通常のMRAMについて説明したが、ディジット線を有さず、ビット線BLとアクセストランジスタATRとの間の電流の方向に応じて磁化の向きが変化する、いわゆるSTTSpinTransferTorque-MRAMにも本実施の形態の構成は適用することができる。ここでSTT-MRAMについて、図7を用いて説明する。図7を参照して、STT-MRAMにおいて、複数図10においては5列のビット線BLY1~Y5が磁気抵抗素子MRDと電気的に接続されているが、通常のMRAMに配置されるディジット線が配置されていない。この点において、STT-MRAMは通常のMRAMと異なる。またSTT-MRAMには通常、クラッド層は形成されない。STT-MRAMにおいても、通常のMRAMと同様に、個々の磁気抵抗素子MRDには、上記のようにトンネル絶縁層MTLを間に介在させて2つの磁性層ピン層MPLとフリー層MFLが積層されている。この2つの磁性層における磁化の向きを同じ向きにするか、互いに逆向きにするかによって磁気抵抗素子MRDの電気抵抗値が変化する。具体的には、磁気抵抗素子MRDのフリー層MFLの磁化の向きは、ビット線BLから磁気抵抗素子MRDを経てアクセストランジスタATRに至る電流経路に流す電流の向きに応じて書き換えられる。しかしピン層MPLの磁化の向きは、上記電流の向きにかかわらず固定される。このためフリー層MFLの磁化の向きの変化に応じて、2つの磁性層における磁化の向きが同じになったり互いに逆向きになったりする。このように磁気抵抗素子MRDの磁化の向きに応じて変化された電気抵抗を検出することにより、磁気抵抗素子MRDの磁化の向きが読み取られる。次に、本実施の形態の半導体装置として、図3~図6に示すMRAMの製造方法について、図8~図22を用いて説明する。なお図8~図22においては、メモリセル領域と、一例としてセンスアンプの周辺回路領域について示されている。また図8~図22においては、図4が示す断面と同じ断面を示している。図8を参照して半導体基板SUBの主表面上に、それぞれ所定のトランジスタATR、TPや配線等が形成された後、図9を参照して配線M3、PL上にたとえばシリコン窒化膜からなる絶縁膜I1が形成される。次に、通常の写真製版技術およびエッチングにより、配線M3上の絶縁膜I1を貫通して読み出し用配線M3を露出する孔としてのローカルビアホールが形成される。上記写真製版技術に用いたレジストパターン図示せずがたとえばアッシングにより除去された後、そのローカルビアホールの底面および側壁を覆うように、シリコン窒化膜I1上にバリアメタル図示せずが形成され、その上にタングステン膜が形成される。タングステン膜およびバリアメタルに化学的機械研磨処理を施すことにより、シリコン窒化膜I1の上面が露出するまでタングステン膜およびバリアメタルが研磨除去される。するとローカルビアホール内にはバリアメタルおよびタングステン膜が残存されて、バリアメタルおよびタングステン膜からなるローカルビアLVが形成される。またシリコン窒化膜I1の上面は、上記化学的機械研磨処理により平坦化される。図10を参照して、シリコン窒化膜I1上に、下部電極となる所定の膜LELが形成される。以下、図11~図13は、図10の所定の膜LELが形成される以降の第1の加工方法を示しており、図14~図18は、図10の所定の膜LELが形成される以降の第2の加工方法を示している。図11を参照して、下部電極となる所定の膜LEL上にピン層MPLとなる所定の膜が形成される。その所定の膜として、たとえばPt、Mn、Ni、Ru、Co、Fe、Bのうち一種または複数種を含む積層膜が形成される。次に、ピン層MPLとなる所定の膜上にトンネル絶縁層MTLとなる所定の膜が形成される。次に、トンネル絶縁層MTLとなる所定の膜上にフリー層MFLとなる所定の膜が形成される。その所定の膜として、たとえば、Ni、Fe、CoおよびBのうち、少なくとも2つの金属を含む合金膜が形成される。次に、フリー層MFLとなる所定の膜上に上部電極UELとなる所定の膜が形成される。上部電極UELとなる所定の膜として、たとえばRuからなる厚み7.5nmの薄膜と、その薄膜の上にTaからなる厚み60nmの薄膜とが積層された構成が考えられる。図12を参照して、上部電極UELとなる所定の膜上に、通常の写真製版技術およびエッチングにより、磁気抵抗素子をパターニングするためのレジストパターン図示せずをマスクとして、上部電極UELとなる所定の膜が所定の形状にエッチングされる。この後、レジストパターンがたとえばアッシングなどにより除去される。その後上部電極UELをマスクとして、フリー層MFLとなる所定の膜、トンネル絶縁層MTLとなる所定の膜、およびピン層MPLとなる所定の膜に所定の条件の下でエッチングが施される。上記のエッチングにより、各膜がパターニングされて、メモリセル領域においてはピン層MPL、トンネル絶縁層MTL、フリー層MFL、および上部電極UELが形成される。また周辺回路領域においてはピン同一層MPL、トンネル同一層MTL、フリー同一層MFL、および上部電極同一層UELが形成される。なお磁気抵抗素子MRDが形成された後の各製造プロセスでは、磁気抵抗素子MRDの特にトンネル絶縁層MTLを保護するために、温度300°C以下の下で種々の処理が施されることになる。なおここでは、メモリセル領域の上部電極UELなどは、概ねディジット線DLと平面視において重なる領域に形成されるようにパターニングされることが好ましい。また周辺回路領域の上部電極同一層UELなどは、概ねビット線BLが形成される領域と平面視において重なる領域に形成され、かつ隣り合うビット線BLの両方と重ならないように両方を跨がないように形成されることが好ましい。この後、磁気抵抗素子MRDの特にピン層MPL、トンネル絶縁層MTLおよびフリー層MFLを保護する目的で、上記各膜の側壁を覆う保護層図示せずが形成される。この保護層はたとえばシリコン窒化膜からなるものであり、たとえばSiH4シランガスとH2水素ガスとHeヘリウムガスとの混合雰囲気を用いて、CVDChemicalVaporDeposition法により300°C以下、たとえば275°Cに加熱することにより形成される。図13を参照して、上記と同様の、通常のレジストパターンによる写真製版技術およびエッチングにより、メモリセル領域においては保護層および下部電極LELが形成される。また上記処理により、周辺回路領域においては下部電極同一層LELが形成される。以上により、メモリセル領域においては、下部電極LEL、ピン層MPL、トンネル絶縁層MTL、フリー層MFL、および上部電極UELの各膜から磁気抵抗素子MRDが形成される。また周辺回路領域においては、下部電極同一層LEL、ピン同一層MPL、トンネル同一層MTL、フリー同一層MFL、および上部電極同一層UELの各膜からダミー積層構造DMMが形成される。周辺回路領域の隣接するダミー積層構造DMMに挟まれた領域のうち、後工程において層間接続配線M4が形成される領域はダミービアDVとして形成される。あるいは、図10に示す工程が行なわれた後に、図11に示す工程の代わりに、以下の工程を行なってもよい。図14を参照して、図10の工程において形成された下部電極となる所定の膜LEL上に、通常の写真製版技術およびエッチングにより、磁気抵抗素子をパターニングするためのレジストパターン図示せずをマスクとして、下部電極LELとなる所定の膜が所定の形状にエッチングされる。この処理により、当該膜はパターニングされて、メモリセル領域においては下部電極LELが形成され、周辺回路領域においては下部電極同一層LELが形成される。図15を参照して、下部電極下部電極同一層LELを覆うように、シリコン酸化膜II2が形成される。図16を参照して、シリコン酸化膜II2に化学的機械研磨処理を施すことにより、下部電極下部電極同一層LELの上面が露出するまでシリコン酸化膜II2が研磨除去される。この処理により、下部電極下部電極同一層LELおよびこれに挟まれたシリコン酸化膜II2の上面は平坦化される。図17を参照して、下部電極LEL下部電極同一層およびシリコン酸化膜II2上に、図11に示す工程と同様に、ピン層MPLとなる所定の膜、トンネル絶縁層MTLとなる所定の膜、フリー層MFLとなる所定の膜、上部電極UELとなる所定の膜がこの順に積層される。図18を参照して、図12に示す工程と同様に、まず上部電極UELとなる所定の膜が所定の形状にエッチングされる。その後、図12に示す工程と同様に、上部電極上部電極同一層UELをマスクとして、フリー層MFLとなる所定の膜、トンネル絶縁層MTLとなる所定の膜、およびピン層MPLとなる所定の膜に所定の条件の下でエッチングが施される。上記のエッチングにより、メモリセル領域においてはピン層MPL、トンネル絶縁層MTL、フリー層MFL、および上部電極UELが、また周辺回路領域においてはピン同一層MPL、トンネル同一層MTL、フリー同一層MFL、および上部電極同一層UELが形成される。このようにして図13と同様に、磁気抵抗素子MRDおよびダミー積層構造DMM、ダミービアDVが形成される。さらに図12に示す工程と同様に、磁気抵抗素子MRDの側壁を覆う保護層が形成される。なお以降の各工程図19~図22については、上記の第1または第2の加工方法の両方に共通であり、図19~図22においては、配線M3、PL、DLよりも下側半導体基板SUB側については図示が省略されている。図19を参照して、図13または図18に示す磁気抵抗素子MRDダミー積層構造DMMを覆うように、層間絶縁層となるシリコン酸化膜II2が形成される。このシリコン酸化膜II2は、図18に示す下部電極LELの間に挟まれたシリコン酸化膜II2と同一材質である。すなわち、上記の第2の加工方法を用いた場合には、下部電極LELの間に挟まれたシリコン酸化膜II2と、図19において形成されるシリコン酸化膜II2とが一体となる。図20を参照して、シリコン酸化膜II2に化学的機械研磨処理を施すことにより、上部電極上部電極同一層UELの上面が露出するまでシリコン酸化膜II2が研磨除去される。この処理により、メモリセル領域および周辺回路領域におけるシリコン酸化膜II2の上面は、いずれの領域においてもその積層される方向に関する厚みがほぼ一定になるように平坦化される。ここでいうシリコン酸化膜II2のほぼ一定の厚みとは、磁気抵抗素子MRDおよびダミー積層構造DMMの厚み、すなわち下部電極LEL、ピン層MPL、トンネル絶縁層MTL、フリー層MFLおよび上部電極UELの厚みの和にほぼ等しい。ここでは特に、磁気抵抗素子MRDの上部電極UELなどが研削されない程度に、メモリセル領域のシリコン酸化膜II2が研磨除去されることがより好ましい。次に、周辺回路領域においてダミー積層構造DMMに挟まれたダミービアDVに対して、通常の写真製版技術およびエッチングにより、絶縁膜I1および層間絶縁層II2を貫通して周辺配線PLの少なくとも一部を露出する孔としてのダミービアホールVAが形成される。上記写真製版技術に用いたレジストパターン図示せずがたとえばアッシングにより除去された後、ダミービアホールVAの底面および側壁を覆うように、シリコン酸化膜II2やダミー積層構造DMM上にバリアメタル図示せずが形成され、その上にタングステン膜が形成される。タングステン膜およびバリアメタルに化学的機械研磨処理を施すことにより、シリコン窒化膜I1の上面が露出するまでタングステン膜およびバリアメタルが研磨除去される。するとダミービアホールVA内にはバリアメタルおよびタングステン膜が残存されて、バリアメタルおよびタングステン膜からなる配線M4が形成される。また配線M4や層間絶縁層II2、上部電極UELなどの上面は、上記化学的機械研磨処理により平坦化される。図21を参照して、磁気抵抗素子MRD、ダミー積層構造DMMや層間絶縁層II2上に、シリコン窒化膜I2およびシリコン酸化膜II3がこの順に積層される。これらは他のシリコン窒化膜I1、シリコン酸化膜II1、II2と同様に形成される。シリコン窒化膜I2およびシリコン酸化膜II3は、図5および図6に示すビット線BL2と同一レイヤに配置される膜である。したがって図21中には示されないが、図5や図6に示すビット線BL2が配置される領域におけるシリコン窒化膜I2やシリコン酸化膜II3が除去される。具体的には、通常の写真製版技術およびエッチングにより、シリコン窒化膜I2およびシリコン酸化膜II3を貫通して上部電極上部電極同一層UELや層間接続配線M4の少なくとも一部を露出するビア用孔が形成される。上記写真製版技術に用いたレジストパターン図示せずがたとえばアッシングにより除去される。図22を参照して、ビア用孔の底面および側壁を覆うように、最上面にクラッド層図示せずが形成され、その上に銅膜が形成される。銅膜およびクラッド層に化学的機械研磨処理を施すことにより、銅からなりクラッド層を含むビット線BLBL2が形成される。その後、シリコン窒化膜I3やシリコン酸化膜II4、特に周辺回路領域において外部負荷と電気的に接続する電極パッドなどが形成されることにより、図3の平面図や図4の断面図の半導体装置が形成される。次に、本実施の形態の比較例を示す図23~図32を参照しながら、本実施の形態の作用効果について説明する。まず図23~図27の第1の比較例を参照しながら、比較例の第1の問題点および本実施の形態の作用効果について説明する。図23を参照して、本実施の形態の第1の比較例の半導体装置においても、メモリセル領域、周辺回路領域ともに、磁気抵抗素子MRDやビット線BLBL2、ディジット線DLなどの各種配線については、図3に示す本実施の形態と大筋で同様の構成を備えている。しかし第1の比較例においては、周辺回路領域にダミー積層構造DMMが配置されていない。この点において、第1の比較例は本実施の形態と異なっている。次に、図23に示すMRAMの製造方法について、図24~図27を用いて説明する。なお図24~図27においては、図19~図22と同様に、メモリセル領域とセンスアンプ領域について、図4が示す断面と同じ断面を配線M3およびその上層のみ示している。図24を参照して、メモリセル領域に磁気抵抗素子MRDが形成され、周辺回路領域にはダミー積層構造が形成されない構成に対して、図19に示す工程と同様に、磁気抵抗素子MRDを覆うように、層間絶縁層となるシリコン酸化膜II2が形成される。図25を参照して、図20に示す工程と同様に、シリコン酸化膜II2に化学的機械研磨処理を施すことにより、上部電極上部電極同一層UELの上面が露出するまでシリコン酸化膜II2が研磨除去される。ところが周辺回路領域に、磁気抵抗素子MRDを構成する各薄膜と同一材料、同一厚みの各薄膜が積層されたダミー積層構造が形成されない場合には、上記研磨処理CMPの際に、いわゆるディッシングが発生する。すなわちメモリセル領域に複数並ぶ磁気抵抗素子MRDのうち、たとえば周辺回路領域により近い領域に配置された磁気抵抗素子MRDの積層構造の一部上部電極UEL、フリー層MFLなどが、シリコン酸化膜II2と一緒に研削されてしまう。これはCMPにおいては、磁気抵抗素子MRDのフリー層MFLなどを構成する磁性層や上部電極UELなどを構成する導電体の薄膜よりも、シリコン酸化膜II2の方が容易に研削されるためである。メモリセル領域と周辺回路領域とで研削される材質が異なるために、CMPにより研削される割合がメモリセル領域と周辺回路領域との間で均衡を保つことが困難になる結果、図25に示す現象が発生する。図26、図27に示す各工程は、それぞれ本実施の形態の図21、図22に示す各工程に対応する。図27は、図23の比較例の半導体装置の完成品における、XXVII-XXVII線に沿う部分の概略断面図に相当する。なお周辺回路領域の層間接続配線M4は、周辺配線PLと平面視に重なる位置に、図20に示すダミービアホールVAなどを形成する工程と同様に形成される。図25に示すようにシリコン酸化膜II2の最上面が傾き、その厚みが領域間で異なる場合、その上に形成されるビット線BLも、シリコン酸化膜II2の最上面に従って傾斜することになる。すると、図27に示すように、ビット線BLとピン層MPLとが短絡することがある。この短絡により、当該MRAMを含むメモリセルはデータの書き換えや読み出しが不可能となる。以上のような不具合の発生を抑制するためには、本実施の形態のように、磁気抵抗素子MRDの示す積層構造と同一材料、より好ましくは同一厚みの積層構造DMMが周辺回路領域に形成されることが好ましい。このようにすれば、メモリセル領域と周辺回路領域とのシリコン酸化膜II2の、CMPにより研磨される割合がほぼ一定となる。このため研磨後におけるメモリセル領域と周辺回路領域とのシリコン酸化膜II2の厚みをほぼ一定とすることができる。言い換えれば上記研磨後のシリコン酸化膜II2の上面を傾かないようにより平坦にすることができる。したがって、本実施の形態のようにメモリセル領域のビット線BLと磁気抵抗素子MRDの上部電極UELとが直接接触するように接続された構成において、ビット線BLのピン層MPLとの短絡を抑制することができる。ところがダミー積層構造を、周辺回路領域における任意の位置に無秩序に形成した場合、以下のような不具合が発生することがある。次に図28~図32の第2の比較例を参照しながら、比較例の第2の問題点、および本実施の形態の作用効果について説明する。図28を参照して、本実施の形態の第2の比較例においても、メモリセル領域、周辺回路領域ともに、磁気抵抗素子MRDやビット線BLBL2、ディジット線DLなどの各種配線については、図3に示す本実施の形態と大筋で同様の構成を備えている。しかし第2の比較例においては、周辺回路領域に形成される比較用ダミーDMが、ビット線BL2と平面視において重なる領域に沿うように配置されていない。ここでの比較用ダミーDMは、ダミー積層構造DMMと同一構成や厚みの積層構造であるとする。たとえば図28のXXX-XXX線に沿う部分に示すように、ある比較用ダミーDMは、層間接続配線M4と平面視において重なるように形成される。またたとえば図28のXXXI-XXXI線に沿う部分に示すように、別の比較用ダミーDMは、隣接する1対のビット線BL2の両方と重なり両方にまたがり、両方と電気的に接続するように配置されている。この点において、第2の比較例は本実施の形態と異なっている。次に、図28に示すMRAMの製造方法について、図29~図30を用いて説明する。なお図29~図30においては、図19~図22と同様に、メモリセル領域と、センスアンプの周辺回路領域とについて、図4が示す断面と同じ断面を配線M3およびその上層のみ示している。図29を参照して、メモリセル領域に磁気抵抗素子MRDが形成され、周辺回路領域にはダミー積層構造が形成されない構成に対して、図19に示す工程と同様に、磁気抵抗素子MRDを覆うように、層間絶縁層となるシリコン酸化膜II2が形成される。そして図20に示す工程と同様に、シリコン酸化膜II2に化学的機械研磨処理を施すことにより、上部電極上部電極同一層UELの上面が露出するまでシリコン酸化膜II2が研磨除去される。そして周辺回路領域にダミービアホールVAが形成され、その内部に金属材料が充填されることにより、図20と同様の層間接続配線M4が形成される。その後は図21~図22と同様の処理がなされることにより、図30に示す、図28のXXX-XXX線に沿う部分の断面の態様となる。しかしここで、比較用ダミーDMは平面視における無秩序な位置に形成されているため、ダミービアホールVAを形成する際に比較用ダミーDMにエッチングが妨害され、ダミービアホールVAが所望の開口された形状となるように形成されなくなる可能性がある。あるいはダミービアホールVAや配線M4が所望の開口形状に形成されたとしても、当該配線M4が隣接する比較用ダミーDMの導電体層と短絡する可能性がある。図31は、比較用ダミーDMとビット線BL2との関係を示している。図31を参照して、無秩序な位置に形成された比較用ダミーDMが、隣接する1対のビット線BL2の両方と接触することにより、比較用ダミーDMと当該1対のビット線BL2の両方とがそれぞれ電気的に接続される。このため図31中に矢印で示すように、隣接する1対のビット線BL2間に電流が流れ、これらのビット線BL2が短絡する可能性がある。図32は、磁気抵抗素子MRDとビット線BLとの関係を示している。図32を参照して、隣接するビット線BL同士は互いに間隔をあけて配置されるため、磁気抵抗素子MRDの導電体層により短絡することはない。以上のような不具合の発生を抑制するためには、本実施の形態のように、ダミー積層構造DMMがビット線BL2の延在する方向に沿うように、ビット線BL2の平面視における形状にほぼ重なるように形成されることが好ましい。そのような平面形状とすることにより、ダミー積層構造DMMが、隣接する1対のビット線BL2の両方と接触することのないように形成されることが好ましい。このようにすれば、上記第2の比較例の有する問題点を解消することができる。すなわち積層構造DMMが、隣接するビット線BL2同士を短絡するなどの不具合を抑制することができる。なお、平面視における周辺回路領域の全体に対してダミー積層構造DMMが配置される領域の占有率の和は、メモリセル領域の全体における磁気抵抗素子MRDが配置される領域の占有率の和よりも大きいことが好ましい。具体的には、平面視における周辺回路領域の全体の面積に対して、周辺回路領域に配置される全てのダミー積層構造DMMが占める面積の割合占有率の和は、平面視におけるメモリセル領域の全体に対して、全ての磁気抵抗素子MRDが占める占有率の和の1.1倍以上1.2倍以下であることがより好ましい。なおBLドライバ領域、DLドライバ領域、センサアンプ領域のそれぞれにおいて、平面視での全体の面積に対するダミー積層構造DMMが占める面積の割合占有率が、平面視におけるメモリセル領域の全体に対して、全ての磁気抵抗素子MRDが占める占有率の和の1.1倍以上1.2倍以下であってもよい。さらに具体的には、平面視における周辺回路領域の全体の面積に対して、周辺回路領域に配置される全てのダミー積層構造DMMが占める面積の割合占有率の和は20以上50以下であることがより好ましい。また平面視におけるメモリセル領域の全体に対して、全ての磁気抵抗素子MRDが占める占有率の和は、16以上45以下であることがより好ましい。なおBLドライバ領域、DLドライバ領域、センサアンプ領域のそれぞれにおいて、上記占有率の和が20以上50以下であってもよい。このようにすれば、ダミー積層構造DMMが、層間絶縁層II2をCMPする際におけるディッシングの発生を抑制し、層間絶縁層II2の研磨後の厚みをほぼ一定にする効果をより高めることができる。またCMPの際に、特にメモリセル領域の層間絶縁層II2が過剰に研磨され、磁気抵抗素子MRDの構成要素の一部が研磨除去される不具合の発生を抑制することができる。また、積層構造DMMがダミービアホールVAと平面視において重ならないように平面視におけるダミービアホールVAの形成される領域において積層構造DMMが分断されるように配置されることにより、ダミー積層構造DMMがダミービアホールVAの開口を妨害する不具合を抑制することができる。また当該構成により、配線M4が隣接する比較用ダミーDMの導電体層と短絡する可能性を排除することもできる。実施の形態2本発明の実施の形態2は、実施の形態1と比較して、ダミー積層構造の構成において異なっている。以下、本実施の形態の構成について図33~図34を用いて説明する。図33を参照して、本実施の形態の半導体装置においても、メモリセル領域、周辺回路領域ともに、磁気抵抗素子MRDやビット線BLBL2、ディジット線DLなどの各種配線については、図3に示す実施の形態1の半導体装置と大筋で同様の構成を備えている。また本実施の形態においても、基本的にビット線BLBL2と平面視において重なり、かつ隣接する1対のビット線BLBL2を短絡しないように、ダミー積層構造DMMが配置される。しかし本実施の形態においては、周辺回路領域のダミー積層構造が、層間接続配線M4と平面的に重なる位置以外においても、複数の小積層構造に分割されている。たとえば図33のセンスアンプ領域における一番上のビット線BL2と重なるダミー積層構造は、ビット線BL2の延在する方向図の左右方向に関して2つの小積層構造DMM2に分割されている。図33のセンスアンプ領域における一番下のビット線BL2と重なるダミー積層構造は、ビット線BL2の延在する方向および、それに交差する方向図の上下方向の両方において分割され、合計3つの小積層構造DMM2となっている。上記のように分割された積層構造DMM2に限らず、本実施の形態においては、一部のダミー積層構造は、平面視においてビット線BL2と重なるが、ビット線BL2よりも小さく配置される。具体的には、たとえば図33のセンスアンプ領域における下から2番目のビット線BL2と重なるダミー積層構造DMM2は、全般にビット線BL2よりもやや小さくなるように形成されている。また逆に、本実施の形態においては、平面視においてビット線BL2よりも大きく配置されるダミー積層構造も存在する。たとえば図33のセンスアンプ領域における上から2番目のビット線BL2と重なるダミー積層構造DMM1は、全般にビット線BL2よりもやや大きくなるように形成されている。以上の特徴を有する本実施の形態のダミー積層構造は、図34の断面図を実施の形態1の図5と比較することにより、いっそう明確となる。なおダミー積層構造DMM1、DMM2は、磁気抵抗素子MRDや、実施の形態1のダミー積層構造DMMと同一構成や厚みの積層構造であるとする。なおたとえば上記のように、ダミー積層構造を平面視においてビット線BL2よりも小さくまたは大きくすることにより、ビット線BL2の配置にかかわらず、周辺回路領域における隣接する1対のダミー積層構造DMM間の距離をほぼ一定とすることがより好ましい。以上の点において、本実施の形態は本実施の形態1と異なっており、他の点においては実施の形態1の構成と同じである。このため実施の形態1と同一の要素については同一の符号を付し、その説明を繰り返さない。また本実施の形態の半導体装置においても、基本的な製造方法は実施の形態1と同様である。次に、本実施の形態の作用効果について説明する。本実施の形態は、実施の形態1の作用効果に加えて以下の効果を有する。たとえばビット線BL2の幅が広い場合やビット線BL2が長く延在する場合には、これに重なるダミー積層構造DMMの平面視におけるサイズが大きくなる。するとダミー積層構造DMMの一部が膜剥がれを起こす可能性がある。また周辺回路領域のダミー積層構造DMMの占有率が、メモリセル領域の磁気抵抗素子MRDの占有率に比べて過剰に大きくなる可能性がある。ダミー積層構造DMMの占有率が過度に大きくなると、層間絶縁層II2のCMP処理時図20参照に磁気抵抗素子MRDの一部を誤って研磨除去する可能性がある。またダミー積層構造DMMの占有率が過度に小さい場合には、CMP処理時に、たとえば図23~図27のようにダミー積層構造が形成されない場合と同様のディッシングなどの不具合をおこす可能性がある。そこで本実施の形態のように、ダミー積層構造の一部をビット線BL2に対して縮小したり、複数の小積層構造に分割することにより、当該積層構造DMMの占有率を所望の値に確保するとともに、上記の膜剥がれなどの不具合の発生を抑制することができる。また、ダミー積層構造の平面視におけるサイズをビット線BL2に対して拡大または縮小することにより、周辺回路領域における隣接する1対のダミー積層構造DMM間の距離をほぼ一定とすることができる。このようにすれば、当該ダミー積層構造DMMをパターニングする工程図12、図18参照においてパターニングされるダミー積層構造DMMおよび磁気抵抗素子MRDの周囲におけるエッチングの割合をほぼ一定とすることができる。したがって、形成された隣接する1対の磁気抵抗素子MRD同士や隣接する1対のダミー積層構造DMM同士の接触による短絡などの不具合の発生を抑制することができる。以上より、たとえばビット線BL2同士の平面視における距離が非常に短い場合は、ダミー積層構造をより小さくすることにより、当該ダミー積層構造同士の短絡を抑制することができる。ビット線BL2と同面積のダミー積層構造を形成した場合に当該ダミー積層構造の占有率が過度に大きくなる場合は、ダミー積層構造をより小さくすることにより、当該占有率を適正な値に調整することができる。またたとえばビット線BL2同士の平面視における距離が非常に長い場合は、ダミー積層構造をより大きくすることにより、当該ダミー積層構造同士の距離をいずれもほぼ一定の値とすることができる。ビット線BL2と同面積のダミー積層構造を形成した場合に当該ダミー積層構造の占有率が過度に小さくなる場合は、ダミー積層構造をより大きくすることにより、当該占有率を適正な値に調整することができる。本発明の実施の形態2は、以上に述べた各点についてのみ、本発明の実施の形態1と異なる。すなわち、本発明の実施の形態2について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態1に順ずる。実施の形態3本発明の実施の形態3は、実施の形態1および実施の形態2と比較して、ダミー積層構造の構成において異なっている。以下、本実施の形態の構成について図35を用いて説明する。図35を参照して、本実施の形態の半導体装置においても、メモリセル領域、周辺回路領域ともに、磁気抵抗素子MRDやビット線BLBL2、ディジット線DLなどの各種配線については、図3の実施の形態1の半導体装置と大筋で同様の構成を備えている。またダミー積層構造DMM1、DMM2は、図33の実施の形態2の半導体装置と同様の配置を有している。本実施の形態においては、ビット線BL2と重なる位置におけるダミー積層構造DMM1、DMM2に加えて、平面視においてビット線BL2が配置されない位置にもダミーDM追加積層構造が形成されている。ここでのダミーDMは、図23~図27に示す比較用ダミーDMや、ダミー積層構造DMM1、DMM2と同一構成や厚みの積層構造であるとする。なおダミーDMは、隣接する1対のビット線BL2の両方を短絡しないように配置されることが好ましい。以上の点において、本実施の形態は本実施の形態1および実施の形態2と異なっており、他の点においては実施の形態1、実施の形態2の構成と同じである。このため実施の形態1、実施の形態2と同一の要素については同一の符号を付し、その説明を繰り返さない。本実施の形態の半導体装置においても、基本的な製造方法は実施の形態1と同様である。次に、本実施の形態の作用効果について説明する。本実施の形態は、実施の形態1、実施の形態2の作用効果に加えて以下の効果を有する。本実施の形態のように、ビット線BL2と重ならない位置に追加のダミーDMを形成することにより、たとえば周辺回路領域におけるダミー積層構造の占有率が小さい場合に、当該占有率をより大きくすることができる。したがって、周辺回路領域におけるダミー積層構造の占有率が不足することによる、CMP時のディッシングの発生等を抑制することができる。本発明の実施の形態3は、以上に述べた各点についてのみ、本発明の実施の形態1、実施の形態2と異なる。すなわち、本発明の実施の形態3について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態1、実施の形態2に順ずる。実施の形態4本発明の実施の形態4は、実施の形態1と比較して、ダミー積層構造の構成において異なっている。以下、本実施の形態の構成について図36~図38を用いて説明する。図36を参照して、本実施の形態においては、周辺回路領域のダミー積層構造DMMに下部電極同一層LELが含まれていない。なお図36においては、たとえば図19~図22と同様に、配線M3、PLより半導体基板SUB側の各レイヤの図示が省略されている。ダミー積層構造DMMは磁気抵抗素子MRDと異なり、それ自体を素子として用いないため、下部電極に相当する膜が欠落していてもよい。磁気抵抗素子MRDの下部電極LELと同一レイヤには、下部電極LELと同じ厚みを有するシリコン酸化膜II2が配置されていてもよい。この場合においても、下部電極LELと同じ厚みのシリコン酸化膜II2の上部に磁気抵抗素子MRDと同様構成のピン同一層MPL、フリー同一層MFLなどが積層されていれば、ダミー積層構造DMMとして十分な機能を有する。次に、本実施の形態の半導体装置として、図36に示すMRAMの製造方法について、図37~図38を用いて説明する。なお図37~図38においては、メモリセル領域とセンスアンプ領域について示されている。また図37~図38においては、図36が示す断面と同じ断面を示している。図36の構成は、実施の形態1の図14~図18に示す第2の加工方法と同様の手法を用いることにより形成される。図37を参照して、実施の形態1の図10に示す工程の後、図14と同様の手順により下部電極LELが形成される。ただしこのとき、周辺回路領域においては下部電極同一層LELは形成されない。すなわち周辺回路領域においては、下部電極となる所定の膜LELはすべてエッチングにより除去される。図38を参照して、その後、実施の形態1の図15~図18に示す工程と同様の処理がなされることにより、周辺回路領域において下部電極同一層LELの代わりにシリコン酸化膜II2が挟まれたダミー積層構造DMMが形成される。このシリコン酸化膜II2は、実施の形態1の図15~図16に示す工程により形成されるものである。これ以降は実施の形態1と同様の図19~図22に示す各処理を行なうことにより、図36に示す断面を有する半導体装置が形成される。以上の点において、本実施の形態は本実施の形態1と異なっており、他の点においては実施の形態1の構成と同じである。このため実施の形態1と同一の要素については同一の符号を付し、その説明を繰り返さない。次に、本実施の形態の作用効果について説明する。本実施の形態は、実施の形態1の作用効果に加えて以下の効果を有する。本実施の形態においては、図37~図38に示す製造方法を用いることにより、下部電極同一層LELの有無にかかわらず、ピン同一層MPLやフリー同一層MFLなどを有するダミー積層構造DMMを形成することができる。この場合、ダミー積層構造DMMを構成する各膜の平面視におけるサイズを選択する自由度が上がる。たとえば実施の形態1の図11~図13に示す第1の加工方法を用いる場合には、先に形成される上部電極上部電極同一層UELをマスクとしてフリー層フリー同一層MFLなどがパターニングされ、さらにその後に下部電極下部電極同一層LELがパターニングされる。このため下部電極下部電極同一層LELの平面視における大きさは必然的に、上部電極上部電極同一層UELなどの平面視における大きさ以上になる。しかし本実施の形態の製造方法を用いれば、たとえば下部電極下部電極同一層LELよりも平面視において大きい上部電極上部電極同一層UELを形成することも可能となる。このためダミー積層構造DMMのピン同一層MPLやフリー同一層MFLなどの占有率をより大きくするなど、必要に応じて当該占有率を調整することができる。なお本実施の形態の構成を、実施の形態2および実施の形態3に組み合わせてもよい。本発明の実施の形態4は、以上に述べた各点についてのみ、本発明の実施の形態1と異なる。すなわち、本発明の実施の形態4について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態1に順ずる。実施の形態5本実施の形態は、実施の形態1と比較して、配置される記憶素子において異なっている。以下、本実施の形態の構成について図39を用いて説明する。図39を参照して、本実施の形態においては、実施の形態1のMRAMが、いわゆるReRAM抵抗記録素子RMに置き換えられている。ReRAMは、印加される電圧の値によって電気抵抗の値が変化する材料が用いられる。ReRAMにおけるこの電気抵抗の値の変化は、MRAMにおけるフリー層MFLの磁化の向きの変化に対応し、当該電気抵抗の値の変化が読み出されたり書き込まれたりする。上記の電圧を印加して電気抵抗の値を変化させたり、電気抵抗の値を読み出したりするために、ビット線BL第1の配線などの配線が用いられる。なお本実施の形態の半導体チップの構成を示す平面図は、図3の磁気抵抗素子MRDを抵抗記録素子RMに置き換えることにより説明できる。図39のメモリセル領域に形成されたReRAMのメモリセルは、第1の金属電極MO1と絶縁膜ISと第2の金属電極MO2とを有し、かつたとえば第1の金属電極MO1と絶縁膜ISと第2の金属電極MO2とがこの順で下から積層された積層構造を有している。すなわちReRAMはMRAMと同様に、金属材料の薄膜が積層された構造を有する。第1の金属電極MO1はローカルビアLVの上面に接するように形成されている。また第2の金属電極MO2は抵抗記録素子RMの上面を構成しており、第2の金属電極MO2とその上方に配置されたビット線BLとが直接接続されている。これにより、上部電極UELとビット線BLとの間に接続配線を挟まず、両者が電気的に接続されている。メモリセル領域のビット線BLが延長された周辺回路領域においては、メモリセル領域において層間絶縁層II2や抵抗記録素子RMが配置されるレイヤと同一の層間絶縁層II2と同一のレイヤにおいて、ダミー積層構造DMM積層構造が配置されている。ダミー積層構造DMMは、実施の形態1と同様に、ビット線BL2と平面視において重なるようにビット線BL2と同様の平面形状となるように、ビット線BL2の下方に配置されている。すなわちダミー積層構造DMMは、ビット線BL2に沿うように延在する形状を有する。特に本実施の形態においては、ダミー積層構造DMMが、平面視においてビット線BL2の全面と重なるように配置される。ダミー積層構造DMMは抵抗記録素子RMを構成する各レイヤと同一材質の層が積層された積層構造、すなわち第1金属電極同一層MO1、絶縁膜同一層ISおよび第2金属電極同一層MO2がこの順に、それぞれ対応する抵抗記録素子RMの各膜と同様の厚みを有するように積層されることが好ましい。以上のように、ダミー積層構造DMMはビット線BL2と平面視において重なるように配置されることにより、各ダミー積層構造DMMは、平面視において互いに隣接する1対のビット線BL2の両方と重ならないように配置されている。この点は実施の形態1と同様である。次に、各部の材質、膜厚などについて説明する。第1の金属電極MO1および第2の金属電極MO2は、たとえばPtやRu、Taなどの、層間絶縁層II2を構成するシリコン酸化膜と高いエッチング選択比を有する金属材料からなることが好ましい。なかでも特に第2の金属電極MO2は、層間絶縁層II2を構成するシリコン酸化膜と高いエッチング選択比を有する金属材料からなることが好ましい。一例として、たとえば第1の金属電極MO1は100nmの厚みを有するPtからなり、第2の金属電極MO2は50nmの厚みを有するPtとすることが好ましい。1対の金属電極MOに挟まれた絶縁膜ISは、金属酸化膜からなることが好ましく、たとえばTiO2酸化チタンやCoO酸化コバルトの薄膜を用いることが好ましい。あるいはTiO2とTiNとの薄膜が積層された構成からなることが好ましい。一例として、たとえば厚み50nmのTiNと厚み70nmのTiO2とがこの順に積層された構成とすることが好ましい。以上の点において、本実施の形態は実施の形態1と異なっており、他の点においては実施の形態1~実施の形態4の構成と同じである。このため実施の形態1~実施の形態4と同一の要素については同一の符号を付し、その説明を繰り返さない。また本実施の形態の半導体装置においても、基本的な製造方法は実施の形態1と同様である。したがって本実施の形態の他の基本的な特徴は、全て実施の形態1~実施の形態4を説明する図3~図38の、磁気抵抗素子MRDおよびダミー積層構造DMMを抵抗記録素子RMの積層構造に置き換えることにより説明できる。具体的には、たとえば図3に示すように、本実施の形態のダミー積層構造DMMは、ビット線BL2に沿うように延在する形状を有するが、層間接続配線M4と平面視において重なる領域には重ならないように、ダミービアDVが形成されていることが好ましい。また本実施の形態においても、平面視における周辺回路領域の全体に対してダミー積層構造DMMが配置される領域の占有率の和は、メモリセル領域の全体における抵抗記録素子RMが配置される領域の占有率の和よりも大きいことが好ましい。また本実施の形態においても、図33に示すように、周辺回路領域のダミー積層構造が、層間接続配線M4と平面的に重なる位置以外においても、複数の小積層構造に分割されていることが好ましい。また本実施の形態においても、一部のダミー積層構造は、平面視においてビット線BL2と重なるが、たとえば図33に示すようにビット線BL2よりも小さく配置されても大きく配置されてもよい。あるいはたとえば図3に示すように、平面視においてビット線BL2の全面と重なるように配置されてもよい。本実施の形態においても、図35に示すように、ビット線BL2と重なる位置におけるダミー積層構造DMM1、DMM2図39のダミー積層構造DMMと同様の構成に加えて、平面視においてビット線BL2が配置されない位置にもダミーDM追加積層構造が形成されてもよい。以上の構成を有する本実施の形態は、基本的に実施の形態1~実施の形態4と同様の作用効果を有する。これは本実施の形態のReRAMを有する半導体装置は、ReRAMと同一構成のダミー積層構造DMMを有するため、MRAMと同様の原理で、図23~図32の比較例に示す不具合の発生を抑制することができるためである。このため本実施の形態の作用効果の詳細については、ここでは記載を省略する。本発明の実施の形態5は、以上に述べた各点についてのみ、本発明の実施の形態1と異なる。すなわち、本発明の実施の形態5について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態1に順ずる。実施の形態6本実施の形態は、実施の形態1と比較して、配置される記憶素子において異なっている。以下、本実施の形態の構成について図40を用いて説明する。図40を参照して、本実施の形態においては、実施の形態1のMRAMが、いわゆるPRAM相変化記録素子PMに置き換えられている。PRAMは、印加される電圧の値によって、上部電極と下部電極との間に挟まれた相変化材料の結晶状態が変化する。当該相変化材料は、結晶状態の変化により電気抵抗の値が変化する材料を意味する。PRAMにおけるこの電気抵抗の値結晶状態の変化は、MRAMにおけるフリー層MFLの磁化の向きの変化に対応し、当該電気抵抗の値の変化が読み出されたり書き込まれたりする。上記の電圧を印加して電気抵抗の値を変化させたり、電気抵抗の値を読み出したりするために、ビット線BL第1の配線などの配線が用いられる。なお本実施の形態の半導体チップの構成を示す平面図は、図3の磁気抵抗素子MRDを相変化記録素子PMに置き換えることにより説明できる。図40のメモリセル領域に形成されたPRAMのメモリセルは、下部電極LEL第1の金属電極と相変化層PCLと上部電極UEL第2の金属電極とを有し、かつたとえば下部電極LELと相変化層PCLと上部電極UELとがこの順で下から積層された積層構造を有している。すなわちPRAMはMRAMと同様に、金属材料の薄膜が積層された構造を有する。下部電極LELはローカルビアLVの上面に接するように形成されている。また上部電極UELは相変化記録素子PMの上面を構成しており、上部電極UELとその上方に配置されたビット線BLとが直接接続されている。これにより、上部電極UELとビット線BLとの間に接続配線を挟まず、両者が電気的に接続されている。メモリセル領域のビット線BLが延長された周辺回路領域においては、メモリセル領域において層間絶縁層II2や相変化記録素子PMが配置されるレイヤと同一の層間絶縁層II2と同一のレイヤにおいて、ダミー積層構造DMM積層構造が配置されている。ダミー積層構造DMMは、実施の形態1と同様に、ビット線BL2と平面視において重なるようにビット線BL2と同様の平面形状となるように、ビット線BL2の下方に配置されている。すなわちダミー積層構造DMMは、ビット線BL2に沿うように延在する形状を有する。特に本実施の形態においては、ダミー積層構造DMMが、平面視においてビット線BL2の全面と重なるように配置される。ダミー積層構造DMMは相変化記録素子PMを構成する各レイヤと同一材質の層が積層された積層構造、すなわち下部電極同一層LEL、相変化同一層PCLおよび上部電極同一層UELがこの順に、それぞれ対応する相変化記録素子PMの各膜と同様の厚みを有するように積層されることが好ましい。以上のように、ダミー積層構造DMMはビット線BL2と平面視において重なるように配置されることにより、各ダミー積層構造DMMは、平面視において互いに隣接する1対のビット線BL2の両方と重ならないように配置されている。この点は実施の形態1と同様である。次に、各部の材質、膜厚などについて説明する。下部電極LELおよび上部電極UELは、たとえばWタングステンやPt、Ru、Taなどの、層間絶縁層II2を構成するシリコン酸化膜と高いエッチング選択比を有する金属材料からなることが好ましい。なかでも特に上部電極UELは、層間絶縁層II2を構成するシリコン酸化膜と高いエッチング選択比を有する金属材料からなることが好ましい。一例として、たとえば下部電極LELは100nmの厚みを有するPtからなり、上部電極UELは50nmの厚みを有するPtとすることが好ましい。下部電極LELおよび上部電極UELに挟まれた相変化層PCLは、たとえばGeSbTeゲルマニウムアンチモンテルル:GSTなどの相変化材料からなることが好ましい。この相変化層PCLは、相変化により特に下部電極LELの近傍において非晶質の割合が多くなると電気抵抗が高くなり、上記近傍において非晶質の割合が少なくなると電気抵抗が低くなる。一例として相変化層PCLは、たとえば厚み100nmのGeSbTe膜などのカルコゲナイド半導体膜からなる構成とすることが好ましい。以上の点において、本実施の形態は実施の形態1と異なっており、他の点においては実施の形態1~実施の形態4の構成と同じである。このため実施の形態1~実施の形態4と同一の要素については同一の符号を付し、その説明を繰り返さない。また本実施の形態の半導体装置においても、基本的な製造方法は実施の形態1と同様である。したがって本実施の形態の他の基本的な特徴は、全て実施の形態1~実施の形態4を説明する図3~図38の、磁気抵抗素子MRDおよびダミー積層構造DMMを相変化記録素子PMの積層構造に置き換えることにより説明できる。具体的には、たとえば図3に示すように、本実施の形態のダミー積層構造DMMは、ビット線BL2に沿うように延在する形状を有するが、層間接続配線M4と平面視において重なる領域には重ならないように、ダミービアDVが形成されていることが好ましい。また本実施の形態においても、平面視における周辺回路領域の全体に対してダミー積層構造DMMが配置される領域の占有率の和は、メモリセル領域の全体における相変化記録素子PMが配置される領域の占有率の和よりも大きいことが好ましい。また本実施の形態においても、図33に示すように、周辺回路領域のダミー積層構造が、層間接続配線M4と平面的に重なる位置以外においても、複数の小積層構造に分割されていることが好ましい。また本実施の形態においても、一部のダミー積層構造は、平面視においてビット線BL2と重なるが、たとえば図33に示すようにビット線BL2よりも小さく配置されても大きく配置されてもよい。あるいはたとえば図3に示すように、平面視においてビット線BL2の全面と重なるように配置されてもよい。本実施の形態においても、図35に示すように、ビット線BL2と重なる位置におけるダミー積層構造DMM1、DMM2図39のダミー積層構造DMMと同様の構成に加えて、平面視においてビット線BL2が配置されない位置にもダミーDM追加積層構造が形成されてもよい。以上の構成を有する本実施の形態は、基本的に実施の形態1~実施の形態4と同様の作用効果を有する。これは本実施の形態のPRAMを有する半導体装置は、PRAMと同一構成のダミー積層構造DMMを有するため、MRAMと同様の原理で、図23~図32の比較例に示す不具合の発生を抑制することができるためである。このため本実施の形態の作用効果の詳細については、ここでは記載を省略する。本発明の実施の形態6は、以上に述べた各点についてのみ、本発明の実施の形態1と異なる。すなわち、本発明の実施の形態6について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態1に順ずる。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。