複数のメモリーセルを複数の目標プログラム状態にプログラムする不揮発性メモリー装置のプログラム方法において、プログラム電圧を印加する段階と、前記複数の目標プログラム状態の中で一部の目標プログラム状態にプログラムされるメモリーセルを選択するための選択検証動作を実行する段階と、前記選択されたメモリーセルのビットラインをプリチャージしてプログラム可否を判断するための順次検証動作を実行する段階とを含むことを特徴とするプログラム方法。前記選択検証動作は、前記順次検証動作より先に実行されることを特徴とする請求項1に記載のプログラム方法。前記選択検証動作を実行する段階で、前記一部の目標プログラム状態にプログラムされるメモリーセルのビットラインは、選択的にプリチャージされることを特徴とする請求項1に記載のプログラム方法。前記プリチャージされたメモリーセルは、各々のプログラム状態にしたがってプログラム検証結果を判断されることを特徴とする請求項3に記載のプログラム方法。プリチャージできないメモリーセルは、プログラムフェイルになったと判断されることを特徴とする請求項3に記載のプログラム方法。前記順次検証動作は、前記一部の目標プログラム状態各々に対して実行されることを特徴とする請求項1に記載のプログラム方法。前記順次検証動作は、前記選択検証動作又は先に実行された順次検証動作のプログラム検証結果によって、前記メモリーセルを選択的にプリチャージすることを特徴とする請求項6に記載のプログラム方法。前記順次検証動作において、プログラムパスになったと判断されたメモリーセルを選択的にプリチャージすることを特徴とする請求項6に記載のプログラム方法。前記順次検証動作を実行する段階で印加される順次検証電圧は、前記選択検証動作を実行する段階で印加される選択検証電圧より高いことを特徴とする請求項1に記載のプログラム方法。ワードラインとビットライン各々に連結され、複数の目標プログラム状態にプログラムされるメモリーセルと、前記ビットライン各々に連結され、前記ビットラインをプリチャージし、前記メモリーセルに格納されたデータを読出すデータ入出力回路と、前記ワードラインにプログラム電圧を印加し、前記メモリーセルのプログラム可否を判断するためのプログラム検証動作を実行するように前記データ入出力回路を制御する制御ロジックユニットとを含み、前記プログラム検証動作は、前記複数の目標プログラム状態の中に一部の目標プログラム状態にプログラムされる前記メモリーセルを選択するための選択検証動作と、前記選択検証動作により選択されたメモリーセルのビットラインをプリチャージしてプログラム可否を判断する順次検証動作とを含むことを特徴とする不揮発性メモリー装置。本発明の目的は共通ソースラインのノイズを減少させることができる不揮発性メモリー装置及びそのプログラム方法を提供することにある。本発明の実施形態による複数のメモリーセルを複数の目標プログラム状態にプログラムする不揮発性メモリー装置のプログラム方法は、プログラム電圧を印加する段階と、前記複数の目標プログラム状態の中の一部の目標プログラム状態にプログラムされるメモリーセルを選択するための選択検証動作を実行する段階と、前記選択されたメモリーセルのビットラインをプリチャージしてプログラム可否を判断するための順次検証動作を実行する段階とを含む。実施形態において、前記選択検証動作は、前記順次検証動作より先に実行される。実施形態において、前記選択検証動作を実行する段階で、前記一部の目標プログラム状態にプログラムされるメモリーセルのビットラインは、選択的にプリチャージされる。実施形態において、前記プリチャージされたメモリーセルは、各々のプログラム状態にしたがってプログラム検証結果を判断される。実施形態において、前記プリチャージできないメモリーセルは、プログラムフェイルになったことに判断される。実施形態において、前記順次検証動作は、前記一部の目標プログラム状態各々に対して実行される。実施形態において、前記順次検証動作は、前記選択検証動作又は先に実行された順次検証動作のプログラム検証結果によって、前記メモリーセルを選択的にプリチャージする。実施形態において、前記順次検証動作において、プログラムパスになったと判断されたメモリーセルを選択的にプリチャージする。実施形態において、前記順次検証動作において、プログラムフェイルになったと判断されたメモリーセルのビットラインに接地電圧を印加する。実施形態において、前記順次検証動作を実行する段階で印加される順次検証電圧は、前記選択検証動作を実行する段階で印加される選択検証電圧より高いことを特徴とする。実施形態において、前記プログラムする段階で印加されるプログラム電圧は、前記順次検証電圧より高いことを特徴とする。実施形態において、前記プログラムする段階、前記選択検証を実行する段階、及び前記順次検証を実行する段階で1つのプログラムループを構成し、前記プログラムループは定められた回数反復される。実施形態において、前記プログラムする段階で印加されるプログラム電圧はプログラムループが増加する時毎に所定の増加分ずつ増加される。実施形態において、前記目標プログラム状態は1つの消去状態と複数のプログラム状態で構成される。実施形態において、前記複数のプログラム状態は前記メモリーセルが格納することができるデータビット数によって決定される。本発明の実施形態による不揮発性メモリー装置は、ワードラインとビットライン各々に連結して、複数の目標プログラム状態にプログラムされるメモリーセルと、前記ビットライン各々に連結され、前記ビットラインをプリチャージと前記メモリーセルに格納されたデータを読み出すデータ入出力回路と、及び前記ワードラインにプログラム電圧を印加し、前記メモリーセルのプログラム可否を判断するためのプログラム検証動作を実行するように前記データ入出力回路を制御する制御ロジックユニットを含み、前記プログラム検証動作は前記複数の目標プログラム状態の中の一部の目標プログラム状態にプログラムされる前記メモリーセルを選択するための選択検証動作と、前記選択検証動作によって選択されたメモリーセルのビットラインをプリチャージしてプログラム可否を判断する順次検証動作を含む。実施形態において、前記制御ロジックユニットは前記順次検証動作より前記選択検証動作を先に実行する。実施形態において、前記選択検証動作の間に、前記一部の目標プログラム状態にプログラムされるメモリーセルのデータ入出力回路は各々のビットラインをプリチャージする。実施形態において、前記順次検証動作は前記一部の目標プログラム状態の各々に対して実行され、前記順次検証動作の間、前記データ入出力回路は前記選択検証動作又は先に実行された順次検証動作のプログラム検証結果によって、各々のビットラインを選択的にプリチャージする。実施形態において、プログラム検証結果がプログラムパスになったと判断されたメモリーセルのデータ入出力回路は、各々のビットラインをプリチャージする。本発明による不揮発性メモリー装置は、プログラム動作の際に共通ソースラインのノイズ電圧を減少させることができ、共通ソースラインのノイズ電圧を減少させることによって、メモリーセルの閾値電圧分布が広がることを抑えることができる。本発明の長所及び特徴、そして、それを達成する方法は添付される図面と共に詳細に後述されている実施形態を通じて説明する。しかし、本発明はここで説明される実施形態に限定されず、他の形態で具体化され得る。但し、本実施形態は本発明が属する技術分野で通常の知識を有する者に本発明の技術的思想を容易に実施できる程度に詳細に説明するために提供されている。図面において、本発明の実施形態は示した特定形態に制限されず、明確性を期するために誇張されたものである。本明細書で特定の用語が使われるが、これは本発明を説明するための目的で使われることであって、意味限定や特許請求の範囲に記載された本発明の権利範囲を制限するために使われるのではない。本明細書で、‘及び/又は’という表現は前後に羅列された構成要素の中少なくとも1つを含む意味で使われる。また、‘連結される/結合される’という表現は他の構成要素と直接的に連結されるか、或いは他の構成要素を通じて間接的に連結されることを含む意味で使われる。本明細書で単数形は文句で特別に言及しない限り複数形も含む。また、明細書で使われる‘含む’又は‘有する’で言及された構成要素、段階、動作及び要素は1つ以上の他の構成要素、段階、動作及び要素の存在又は追加を意味する。以下、図面を参照して本発明の実施形態について詳細に説明する。図1は本発明の実施形態による不揮発性メモリー装置を例示的に示すブロック図である。本発明の実施形態による不揮発性メモリー装置は、NANDフラッシュメモリー装置で構成される。しかし、不揮発性メモリー装置がNANDフラッシュメモリー装置に限定されないことは分かるはずである。例えば、不揮発性メモリー装置はNOAフラッシュメモリー装置、PRAMPhase-changeRAM、FRAMFerroelectricRAM、MRAMMagneticRAM等のような不揮発性メモリー装置の中の1つで構成され得る。図1を参照すれば、フラッシュメモリー装置100はメモリーセルアレイmemorycellarray110、行デコーダーrowdecoder120、制御ロジックcontrollogicユニット130、及び、データ入出力回路datainput/outputcircuit140を含む。また、制御ロジックユニット130は電圧発生器voltagegenerator135を含む。メモリーセルアレイ110はデータを格納するためのメモリーセルを含む。複数のメモリーセルはページを構成する。複数のページはブロックを構成する。フラッシュメモリー装置は構造的な特徴によってページ単位に読出し又は書込み動作を実行し、ブロック単位に消去動作を実行する。各々のメモリーブロックは複数のビットラインBL0~BLmに連結された複数のセルストリングで構成される。図1には例示的に、1つのブロックが示している。各々のセルストリングはストリング選択ラインstringselectlineSSLに連結されるストリング選択トランジスターstringselecttransistorSST、複数のワードラインWL0~WLnに連結される複数のメモリーセルM0~Mn、及び、接地選択ラインgroundselectlineGSLに連結される接地選択トランジスターgroundselecttransistorGSTを含む。ストリング選択トランジスターSSTは、ビットラインBL0に連結され、接地選択トランジスターGSTは、共通ソースラインcommnonsourcelineCSLに連結される。メモリーセルアレイ110の各々のメモリーセルは、シングルビットデータsinglebitdata又はマルチビットデータmultibitdataを格納することができる。シングルビットデータを格納するメモリーセルは、シングルレベルセルsinglelevelcellSLCと称し、2ビット以上のマルチビットデータを格納するメモリーセルは、マルチレベルセルmultilevelcellMLCと称する。シングルレベルセルSLCは閾値電圧によって、消去状態と1つのプログラム状態とを有する。マルチレベルセルMLCは閾値電圧によって、消去状態と複数のプログラム状態とを有する。行デコーダー120は複数のワードラインを通じてメモリーセルアレイ110と連結される。行デコーダー120にはアドレスADDRが入力される。行デコーダー120は行アドレスrowaddressによって、メモリーセルアレイ110のブロック又はページを選択する。制御ロジックユニット130は外部装置例えば、ホスト、メモリーコントローラ、メモリーインターフェースのコマンドCMD、及び、制御信号CTRLに応答してフラッシュメモリー装置100の動作全般を制御する。例えば、制御ロジックユニット130はフラッシュメモリー装置100の読出し、書込み又はプログラム、消去又はイレース動作を制御する。このような動作を実行するために、制御ロジックユニット130は電圧発生器135を制御してバイアスbias電圧を発生させる。制御ロジックユニット130に含まれた電圧発生器135は読出し、書込み、消去動作の時にビットラインに提供されているバイアス電圧を発生させる。また、電圧発生器135は読出し、書込み、消去動作の時にワードラインに提供されるバイアス電圧を発生する。例えば、読出し動作の時に、電圧発生器135は選択ワードラインに提供される選択読出し電圧VRDと非選択ワードラインに提供される非選択読出し電圧VREAD等を発生させる。他の例として、書込み動作の時に、電圧発生器135はプログラム電圧VPGMと検証電圧VVRF等を発生させる。データ入出力回路140は複数のビットラインBL0~BLmを通じてメモリーセルアレイ110と連結される。データ入出力回路140は複数のデータ入出力回路141_0~141_mを含む。データ入出力回路141_0~141_mの各々は複数のビットラインBL0~BLmに各々連結される。データ入出力回路140はデータ入出力バッファー図示せずを通じてデータを出力/入力する。データ入出力回路140は、複数のメモリーセルの中で選択メモリーセルに格納されたデータを、ビットラインを通じて読出す。読出されたデータはデータ入出力バッファーを通じてフラッシュメモリー装置の外部に出力される。また、データ入出力回路140は複数のメモリーセルの中で選択メモリーセルにプログラムされるデータを一時的に格納する。データ入出力回路140に格納されたデータはプログラム動作の時に該当メモリーセルにプログラムされる。このようなデータ入出力回路140の動作は制御ロジックユニット130の制御によって実行される。フラッシュメモリー装置100は、プログラム動作の時に、選択ワードラインにプログラム電圧VPGMを印加した後、プログラム検証動作programverifyoperationを実行する。プログラム検証動作はメモリーセルの閾値電圧が目標プログラム状態targetprogramstateに到達されたか否かを検証するための動作である。プログラム検証動作は選択ワードラインに連結された複数のメモリーセルに対して同時に実行される。したがって、複数のメモリーセルには、プログラム検証を必要とするセルと必要としないセルとが含まれている。ここで、プログラム検証を必要としないメモリーセルは、目標プログラム状態より低い閾値電圧を有するメモリーセルであり得る。又は、プログラム検証を必要としないメモリーセルは、閾値電圧が目標プログラム状態に到達したメモリーセルであり得る。又は、プログラム検証を必要としないメモリーセルは、臨時プログラム状態から目標プログラム状態にプログラムされるメモリーセルである場合、その他の臨時プログラム状態からプログラムされるメモリーセルであり得る。本発明の実施形態によるプログラム検証動作は、選択検証動作selectiveverifyoperationと順次検証動作sequentailverifyoperationとで構成される。選択検証動作の時に、データ入出力回路140は、格納されたデータの臨時プログラム状態にしたがって、該当ビットラインを選択的にプリチャージする。例えば、同一の臨時プログラム状態からプログラムされるメモリーセルがプリチャージできるように、該当データ入出力回路140はビットラインにビットライン電圧を印加する。反面、選択検証動作が実行される臨時プログラム状態を除外した残りの臨時プログラム状態からプログラムされるメモリーセルはプリチャージできないように、該当データ入出力回路140はビットラインに接地電圧を印加する。選択検証動作によって、メモリーセルがプログラムパスpassされたと判別されば、即ち、オフセルoffcellと判別されれば、オフセルと判別されたメモリーセルに対してのみ、以後の順次検証動作が実行される。順次検証動作の時に、データ入出回路140は先に実行された選択検証動作、又は先に実行された順次検証動作結果によって、各々のビットラインを選択的にプリチャージする。例えば、先に実行された選択検証動作、又は先に実行された順次検証動作でプログラムパスされた即ち、オフセルト判別されたメモリーセルのビットラインがプリチャージできるように、該当データ入出力回路140はビットラインにビットライン電圧を印加する。反面、先に実行された選択検証動作、又は先に実行された順次検証動作でプログラムフェイルになった即ち、オンセルと判別されたメモリーセルのビットラインがプリチャージできないように、該当データ入出力回路140はビットラインに接地電圧を印加する。したがって、本発明の実施形態によると、プログラム検証を必要としないメモリーセル例えば、目標プログラム状態より低い閾値電圧を有するメモリーセル、目標プログラム状態に到達したメモリーセル、又はその他の臨時プログラム状態からプログラムされるメモリーセルは、以後のプログラム検証動作の時にオンセル電流が流れない。オンセル電流が減少すれば、共通ソースラインCSLに電流が流れる時発生する共通ソースラインCSLのノイズが減少される。このような動作は後述する図7を参考して詳細に説明される。図2は図1に示したメモリーセルアレイの構造を例示的に示す回路図である。図2を参照すれば、メモリーセルアレイ110に含まれる1つのメモリーブロックを例示的に示している。メモリーセルアレイ110は複数のメモリーブロックを含み、各々のメモリーブロックは複数のビットラインBL0~BLmに連結された複数のセルストリングを含む。各々のセルストリングは、ビットラインBLと共通ソースラインCSLとの間に連結されている複数のメモリーセルM0~Mnを含む。各々のセルストリングは、ストリング選択ラインSSに連結されるストリング選択トランジスターSSTと、複数のワードラインWL0~WLnに連結される複数のメモリーセルと、接地選択ラインGSLに連結される接地選択トランジスターGSTとを含む。ストリング選択トランジスターSSTは、ビットラインBL0に連結され、接地選択トランジスターGSTは、共通ソースラインCSLに連結される。また、抵抗RP0~RPmは共通ソースラインCSLに存在する抵抗成分を表す。例えば、抵抗RP0~RPmは共通ソースラインCSLの寄生抵抗、又は寄生キャパシタンス以下、寄生抵抗等と称するを表す。プログラム検証動作又は読出し動作の時に、セルストリングに流れる電流量はオンセルの数によって変わる。そして、共通ソースライン電圧VCSLはセルストリングに流れる電流量によって変わる。オンセルの数による共通ソースライン電圧VCSLの変化を説明するために、次のように2つの仮定をする。第一に、選択ワードラインWL0に連結されているメモリーセルM0は消去状態であり、選択ワードラインWL0に連結されているメモリーセルM0_1はプログラム状態である。第二に、選択ワードラインWL0に連結されているメモリーセルがオンセルである時、各々のセルストリングを通じて流れる電流はi0、i1であると仮定する。このような仮定によれば、オンセルの数によって、共通ソースライン電圧VCSLは変わる。例えば、ビットラインBL0の選択ワードラインWL0に連結されたメモリーセルM0のみがオンセルであり、ビットラインBL1の選択ワードラインWL0に連結されたメモリーセルM0_1がオフセルであれば、抵抗RP0の両端にかかる電圧はi0×RP0になって、共通ソースライン電圧VCSLが発生される。他の例として、ビットラインBL0、BL1の選択ワードラインWL0に連結されたメモリーセルM0、M0_1がオンセルになると、抵抗RP0の両端にかかる電圧はi0×RP0P0になって抵抗RP1の両端にかかる電圧はi1×RP1になって、共通ソースライン電圧VCSLが発生する。これは読出し又はプログラム検証動作の時に、オンセルの数が変われば、共通ソースライン電圧VCSLも変わることができるということを意味する。したがって、本発明の実施形態によるプログラム検証動作は、選択プログラム検証動作と順次プログラム検証動作とを通じて、メモリーセルを選択的にプリチャージして、オンセルの数を減少させる。図3はメモリーセルの閾値電圧の誤謬を示す図面である。図3を参照すれば、メモリーセルアレイ図1の110参照に含まれる1つのメモリーセルが例示的に示している。共通ソースラインCSLに電流が流れる時、寄生抵抗等によって、共通ソースラインCSLの電圧変化が発生できる。このような共通ソースラインの電圧変化は共通ソースラインCSLのノイズ電圧、即ち、共通ソースライン電圧VCSLになる。一方、メモリーセルの制御ゲートGは、電圧発生器図1の135参照から提供されている電圧によって制御される。電圧発生器135は接地GNDを基準に電圧VGGを発生させる。しかし、メモリーセルのプログラム検証動作又は読出し動作の時に形成されるチャンネルchannelは、メモリーセルの制御ゲートGとソースSとの間の電圧差VGSによって制御される。したがって、メモリーセルの制御ゲートGに実際に供給された電圧VGGとメモリーセルのチャンネル形成に影響を及ぼす電圧VGSとの間に電圧差VCSLが存在する。このような共通ソースライン電圧VCSLは、プログラム検証動作又は読出し動作の時に、データ入出力回路図1の140参照の感知誤謬を発生させ得る。この共通ソースライン電圧VCSLはメモリーセルのデータによるオン又はオフ状態に依存する。したがって、共通ソースライン電圧VCSLは電圧が一定でないし、頻繁に変化が起き、容易に除去することができない。図4は選択ワードラインにプログラム検証電圧が印加される時のオンセルの数を示す図面である。図4を参照すれば、例示的に、1ビットのデータを格納するシングルレベルセルSLCの閾値電圧分布が示されている。メモリーセルは閾値電圧によって消去状態Eとプログラム状態Pで区分される。読出し動作の時に、選択ワードラインには選択読出し電圧VRDが提供される。一方、プログラム検証動作の時に、選択ワードラインにはプログラム検証電圧VVRFが提供される。プログラム検証電圧VVRFが印加される時、メモリーセルの中でオンセルと識別されるセルは、斜線を引いた部分に含まれるセルである。即ち、消去状態Eであるメモリーセルがオンセルと識別される。そして、プログラム状態Pでプログラムされるセルの中から、閾値電圧が未だプログラム検証電圧VVRFを越えていないメモリーセルP’がオンセルと識別できる。図2で説明した通り、共通ソースラインCSLは一般的にメタルラインmetallineを通じて接地端子に連結される。メタルラインには抵抗成分が存在するため、共通ソースラインCSLに電流が流れれば、共通ソースライン電圧VCSLの変化が発生する。ここで、共通ソースライン電圧VCSLはオンセルによるセル電流に比例する。例えば、選択ワードラインに連結されたメモリーセルのオンセルの数が多くなって共通ソースラインCSLに流れる電流量が増加すれば、共通ソースライン電圧VCSLが増加できる。このような共通ソースライン電圧VCSLの変化は、共通ソースラインCSLに存在するノイズになる。図5は共通ソースラインに存在するノイズ電圧の影響を受けるメモリーセルの閾値電圧分布を示す図面である。図5を参照すれば、十分にプログラムできないメモリーセルの閾値電圧分布が示されている。上述されたように、プログラム検証動作の時にオンセルの数が多くなれば共通ソースラインCSLに流れる電流量が増加する。共通ソースラインCSLに流れる電流量が増加すれば、寄生抵抗等の影響によって、共通ソースライン電圧VCSLが高まる。共通ソースライン電圧VCSLが高まれば、データ入出力回路図1の140参照が感知センシングする電流量が減少する。データ入出力回路140が感知する電流量が減少すれば、メモリーセルの閾値電圧分布がプログラム状態Pに到達したことと看做して、プログラム動作が完了することができる。即ち、メモリーセルが十分にプログラムできなかったにもかかわらず、プログラムされたと検証されて、プログラム動作が完了され得る。この場合、図5の点線中の斜線を引いた部分に分布するメモリーセルによって、メモリーセルの閾値電圧分布が広くなる。プログラム動作が完了された後に、閾値電圧がプログラム検証電圧VVRFを越えていない状態のメモリーセルは、プログラムできないメモリーセルとして読まれることができる。図6は本発明の実施形態によるマルチレベルセルのプログラム状態を例示的に示す図面である。マルチレベルセルMLCは、閾値電圧によって消去状態と複数のプログラム状態とを有する。マルチレベルセルMLCにおいて、データの信頼性を高めるために複数のプログラム状態の閾値電圧分布を狭くすることが重要である。図6に示したように、閾値電圧分布を狭くするために、マルチレベルセルMLCは臨時プログラムtemporaryprogram動作によって形成された臨時プログラム状態TST1~TST4から目標プログラム状態ST1~ST16にプログラムできる。臨時プログラム状態TST1~TST4及び目標プログラム状態ST1~ST16は、ページのデータの値によって決定される。例えば、臨時プログラム状態TST1~TST4及び目標プログラム状態ST1~ST16は、第1及び第2下位ビットLSBページと、第1及び第2上位ビットMSBページとのデータの値によって決定される。図6では例示的に4ビットのデータを格納するマルチレベルセルMLCの閾値電圧分布が例示されている。メモリーセルはページのデータの値によって16個の状態ST1~ST16の中でいずれか1つにプログラムされる。閾値電圧分布を狭くするために、メモリーセルは臨時プログラム状態TST1から目標プログラム状態ST2~ST4にプログラムされる。このようなプログラム方法は矢印1で示している。また、矢印2、3、及び4で示したように、メモリーセルは臨時プログラム状態TST2、TST3、及びTST4の各々から、目標プログラム状態ST5~ST8、ST9~ST12、及びST13~ST16の各々にプログラムされる。理解を助けるために臨時プログラム状態TST1からプログラムされるメモリーセルについて、例を挙げて説明する。臨時プログラム状態TST1即ち、‘11’状態を有するメモリーセルは、第1及び第2上位ビットMSBによって、目標プログラム状態ST1即ち、‘1111’状態を維持する。又は、臨時プログラム状態TST1即ち、‘11’状態を有するメモリーセルは、第1及び第2上位ビットMSBによって、目標プログラム状態ST2即ち、‘0111’状態、目標プログラム状態ST3即ち、‘0011’状態、及び目標プログラム状態ST4即ち、‘1011’状態にプログラムされる。言い換えれば、メモリーセルは臨時プログラム状態に基づいて、目標プログラム状態にプログラムされる。したがって、本発明の実施形態によれば、目標プログラム検証動作の時に、目標プログラム状態のみでなく臨時プログラム状態に対してもプログラム検証動作が実行される。また、目標プログラム検証動作の時に、臨時プログラム状態と目標プログラム状態にしたがって、メモリーセルが選択的にプリチャージされる。図7は本発明の実施形態によるプログラム動作を例示的に示す流れ図である。フラッシュメモリー装置図1の100参照は、メモリーセルの閾値電圧分布を狭くするために増加型ステップパルスプログラムincremetalsteppulseprogramISPP方式を使用する。増加型ステップパルスプログラムISPP方式によれば、制御ロジックユニット図1の130参照は選択ワードラインに印加されるプログラム電圧が段階的に増加されるように、電圧発生器図1の135を制御する。プログラム電圧が、各プログラムループで所定の増加分△Vずつ増加して、プログラム動作が完了する時まで選択ワードラインに印加されるために、プログラム動作は複数のプログラムループprogramloop_1~programloop_mを有する。プログラムループの各々はプログラム動作とプログラム検証動作とを含む。プログラム動作の時、メモリーセルは与えられたバイアス条件例えば、ワードラインに印加されるプログラム電圧及びビットラインに印加されるビットライン電圧によってプログラムされる。プログラム検証動作の時、メモリーセルが目標プログラム状態までプログラムされたか否かが検証される。制御ロジックユニット130はメモリーセルが全てプログラムされる時まで所定の回数の内でプログラムループを反復的に実行する。図示していないが、プログラム検証動作は、プリチャージprecharge区間と、ディベロプdevelop区間と、センシングsensing区間と、ディスチャージdischarge区間とで構成される。プリチャージ区間でビットラインに所定の電圧が印加され、ディベロプ区間でワードラインに検証電圧VVRFが印加され、センシング区間でメモリーセルの状態が判別される。プログラム検証動作は読出されたデータが外部に出力されないという点を除外すれば、読出し動作と同一であり得ることは理解できる。プログラム検証動作は複数の選択検証動作selectiveverify_1乃至selectiveverify_nと複数の順次検証動作sequentialverify_1乃至sequentialverify_nとで構成される。選択検証動作は目標プログラム状態にプログラムされたか否かを検証する前に、オンセル電流を減少させるために臨時プログラム状態にしたがって、メモリーセルを検証する。順次検証動作は先に実行された選択検証動作、又は先に実行された順次検証動作の結果によって、メモリーセルを検証する。したがって、順次検証動作各々は選択検証動作以後に実行される。また、順次検証動作各々は臨時プログラム状態からプログラムできる目標プログラム状態の数ぐらい実行される。例示的に、図7では順次検証動作の各々が複数の順次検証動作sequentialverify_1a乃至sequentialverify_1zで構成されている。図1に示したように、データ入出力回路図1の141_0~141_m参照の各々は、ビットラインBL0~BLmに各々対応して構成される。選択検証動作が実行される間に、データ入出力回路141_0~141_mの各々は、格納されたデータの臨時プログラム状態にしたがって、各々のビットラインを選択的に活性化する。例えば、選択検証動作が実行される間に、データ入出力回路141_0~141_mの各々は、格納されたデータの臨時プログラム状態毎に該当ビットラインをプリチャージする。選択検証動作が完了すれば、プリチャージされたビットラインに連結されたメモリーセルのプログラム状態例えば、プログラムパス又はフェイルは、メモリーセルの状態によって決定され、プログラム状態は該当データ入出力回路に格納される。反面、プリチャージできないビットラインに連結されたメモリーセル即ち、他の臨時プログラム状態からプログラムされるメモリーセルのプログラム状態例えば、プログラムパス又はフェイルは、プログラムフェイルになったとして該当データ入出力回路に格納される。選択検証動作によって、プログラムフェイルと判別されたたメモリーセル即ち、オンセルと判別されたメモリーセルは、以後の順次検証動作が実行されない。言い換えれば、選択検証動作によってオフセルと判別されたメモリーセルのみが、以後の順次検証動作で検証される。したがって、順次検証動作の時にオンセルの数が減ることができる。順次検証動作が実行される間に、データ入出力回路141_0~141_mの各々は、先に実行された選択検証動作、又は先に実行された順次検証結果によって、各々のビットラインを選択的に活性化する。例えば、順次検証動作が実行される間に、データ入出力回路141_0~141_mの各々は、先に実行された選択検証動作又は先に実行された順次検証動作でプログラムパスと判別されたメモリーセル即ち、オフセルと判別されたメモリーセルのビットラインのみをプリチャージする。言い換えれば、目標プログラム状態に近接しないメモリーセルは、順次検証動作の対象から除外される。したがって、順次検証動作の時にオンセルの数が減ることができる。図8は本発明の実施形態によるマルチレベルセルのプログラム検証電圧を例示的に示す図面である。図7で説明した通り、本発明の実施形態による1つのプログラム検証動作は、複数の選択検証動作と複数の順次検証動作とで構成される。図8を参照すれば、制御ロジックユニット図1の130参照は、選択ワードラインに選択検証電圧VSLVRF11、VSLVRF01、VSLVRF00、及びVSLVRF10の各々を印加して、対応する選択検証動作selectiveverify11、selectiveverify01、selectiveverify00、及びselectiveverify10を実行する。また、制御ロジックユニット130は選択ワードラインに順次検証電圧VSQVRFxx11、VSQVRFxx01、VSQVRFxx00、及びVSQVRFxx10の各々を印加して、対応される順次検証動作sequentialverify11、sequentialverify01、sequentialverify00、及びsequentialverify10を実行する。図7で説明したプログラム検証動作の理解を助けるために、臨時プログラム状態TST1から目標プログラム状態ST2、ST3、及びST4でプログラムされるメモリーセルのプログラム動作を図1及び図8を参照して説明する。制御ロジックユニット130はデータ入出力回路140に格納されたデータによって、目標プログラム状態ST2、ST3、及びST4でプログラムするためのプログラム電圧VPGMを選択ワードラインに印加する。その後、制御ロジックユニット130はプログラム検証動作を実行するためにプログラム検証電圧VVRFを選択ワードラインに印加する。即ち、制御ロジックユニット130は、第1選択検証電圧VSLVRF11及び第1乃至第3順次検証電圧VSQVRFxx11を順次的に選択ワードラインに印加する。臨時プログラム状態TST1に対する第1選択検証動作selectiveverify11が実行される間に、臨時プログラム状態TST1からプログラムされるメモリーセル即ち、目標プログラム状態がST2、ST3、及びST4であるメモリーセルのデータ入出力回路のみが各々のビットラインをプリチャージする。制御ロジックユニット130が第1選択検証電圧VSLVRF11を選択ワードラインに印加すれば、プリチャージされたビットラインに連結されたメモリーセルのプログラム状態例えば、プログラムパス又はフェイルは、メモリーセルの状態によって決定され、プログラム状態は該当データ入出力回路に格納される。この時、臨時プログラム状態TST1からプログラムできないメモリーセル即ち、臨時プログラム状態TST2、TST3、及びTST4からプログラムされるメモリーセルのデータ入出力回路は、プログラム状態をプログラムフェイルになった即ち、メモリーセルがオンセルであるとして格納する。第1選択検証動作selectiveverify11が実行された後、目標プログラム状態ST2に対する第1順次検証動作sequentialverify11aが実行される。第1順次検証動作sequentialverify11aが実行される間に、第1選択検証動作selectiveverify11の検証結果がプログラムパスとして格納されたデータ入出力回路即ち、オフセルであると判別されたメモリーセルのデータ入出力回路のみが、各々のビットラインをプリチャージする。制御ロジックユニット130が第1順次検証電圧VSQVRF0111を選択ワードラインに印加すれば、プリチャージされたビットラインに連結されたメモリーセルのプログラム状態例えば、プログラムパス又はフェイルは、メモリーセルの状態によって決定され、プログラム状態は該当データ入出力回路に格納される。第1順次検証動作sequentialverify11aが実行された後、目標プログラム状態ST3に対する第2順次検証動作sequentialverify11bが実行される。第2順次検証動作sequentialverify11bが実行される間に、第1順次検証動作sequentialverify11aの検証結果がプログラムパスとして格納されたデータ入出力回路即ち、オフセルであると判別されたメモリーセルのデータ入出力回路のみが、各々のビットラインをプリチャージする。制御ロジックユニット130が第2順次検証電圧VSQVRF0011を選択ワードラインに印加すれば、プリチャージされたビットラインに連結されたメモリーセルのプログラム状態例えば、プログラムパス又はフェイルは、メモリーセルの状態によって決定され、プログラム状態は該当データ入出力回路に格納される。この時、第1順次検証電圧VSQVRF0111より大きい閾値電圧を有するメモリーセルと、第2順次検証電圧VSQVRF0011より小さい閾値電圧を有するメモリーセルとには、オンセル電流が流れる。即ち、閾値電圧がA区間の間に位置するメモリーセルには、オンセル電流が流れる。一方、臨時プログラム状態TST2から目標プログラム状態ST5、ST6、ST7、及びST8でプログラムされるメモリーセルの中で、閾値電圧がB区間の間に位置するメモリーセルは、第2順次検証動作sequentialverify11bが実行される間にオンセル電流が流れない。なぜならば、臨時プログラム状態TST1以外の臨時プログラム状態TST2、TST3、及びTST4からプログラムされるメモリーセルのデータ入出力回路の場合、第1選択検証動作selectiveverify11の時にプログラム状態がプログラムフェイルになったとして格納され即ち、オンセルであると判別され、第2順次検証動作sequentialverify11bの時に該当ビットラインがプリチャージできなかったためである。したがって、オンセル電流は減少する。第2順次検証動作sequentialverify11bが実行された後、目標プログラム状態ST4に対する第3順次検証動作sequentialverify11cが実行される。第3順次検証動作sequentialverify11cが実行される間に、第2順次検証動作sequentialverify11bの検証結果がプログラムパスされたとして格納されたデータ入出力回路即ち、オフセルであると判別されたメモリーセルのデータ入出力回路のみが各々のビットラインをプリチャージする。制御ロジックユニット130が第3順次検証電圧VSQVRF1011を選択ワードラインに印加すれば、プリチャージされたビットラインに連結されたメモリーセルのプログラム状態例えば、プログラムパス又はフェイルは、メモリーセルの状態によって決定され、プログラム状態は該当データ入出力回路に格納される。この時、第2順次検証電圧VSQVRF0011より大きい閾値電圧を有するメモリーセルと、第3順次検証電圧VSQVRF1011より小さい閾値電圧を有するメモリーセルとには、オンセル電流が流れる。即ち、閾値電圧がC区間の間に位置するメモリーセルには、オンセル電流が流れる。一方、臨時プログラム状態TST2から目標プログラム状態ST5、ST6、ST7、及びST8にプログラムされるメモリーセルの中で、閾値電圧がC区間の間に位置するメモリーセルは、第3順次検証動作sequentialverify11cが実行される間にオンセル電流が流れない。なぜならば、臨時プログラム状態TST1以外の臨時プログラム状態TST2、TST3、及びTST4からプログラムされるメモリーセルのデータ入出力回路の場合、第1選択検証動作の時にプログラム状態がプログラムフェイルになったとして格納され即ち、オンセルであると判別され、第3順次検証動作sequentialverify11cの時に該当ビットラインがプリチャージできなかったためである。したがってオンセル電流は減少する。図9は本発明の実施形態によるプログラム動作のバイアス条件を例示的に示す図面である。図8及び図9を参照すれば、制御ロジックユニット図1の130参照はデータ入出力回路図1の140参照に格納されたデータによって、目標プログラム状態にプログラムするためのプログラム電圧VPGMを選択ワードラインに印加する。その後、制御ロジックユニット130はプログラム検証動作を実行するためにプログラム検証電圧VVRFを選択ワードラインに印加する。即ち、制御ロジックユニット130は第1選択検証電圧VSLVRF11、第1乃至第3順次検証電圧VSQVRFxx11、第2選択検証電圧VSLVRF01、第4乃至第7順次検証電圧VSQVRFxx01、第3選択検証電圧VSLVRF00、第8乃至第11順次検証電圧VSQVRFxx00、第4選択検証電圧VSLVRF10、及び第12乃至第15順次検証電圧VSQVRFxx10を順次的に選択ワードラインに印加する。プログラム電圧が、所定の増加分△Vずつ増加し、プログラム動作が完了する時まで選択ワードラインに印加されるため、プログラム検証電圧選択検証電圧及び順次検証電圧が、プログラム電圧が印加される時毎に順次的に印加される。印加されるプログラム検証電圧選択検証電圧及び順次検証電圧は印加される順に順次増加される。即ち、第1選択検証電圧VSLVRF11が最も小さい電圧の値であり、第15順次検証電圧VSQVRF1110が最も大きい電圧の値である。また、プログラム検証電圧選択検証電圧及び順次検証電圧各々はプログラム電圧より小さい電圧で印加される。図10は本発明の実施形態によるプログラム動作を例示的に示す順序図である。本発明の実施形態によるプログラム動作は図1及び図10を通じて説明される。制御ロジックユニット130はデータ入出力回路140に格納されたデータによって、目標プログラム状態にプログラムするためのプログラム電圧VPGMを選択ワードラインに印加するS110段階。プログラム電圧VPGMを印加した後、制御ロジックユニット130は臨時プログラム状態によって選択検証動作を実行するS120段階。選択検証動作が実行される間、データ入出力回路140の各々は、格納されたデータの臨時プログラム状態に対する選択検証動作が実行される場合のみ、該当ビットラインを選択的にプリチャージする。制御ロジックユニット130は選択検証電圧VSLVRFが選択ワードラインに印加されるように、電圧発生器135を制御する。選択検証動作が完了すれば、プリチャージされたビットラインに連結されたメモリーセルのプログラム状態は、メモリーセルの状態によって決定され、プログラム状態は該当データ入出力回路に格納される。選択検証動作が実行された後、制御ロジックユニット130は選択検証動作が実行された臨時プログラム状態からプログラムできる目標プログラム状態によって順次検証動作を実行するS130段階。順次検証動作が実行される間、データ入出力回路140の各々は、先に実行された選択検証動作、又は先に実行された順次検証結果によって、該当ビットラインを選択的にプリチャージする。即ち、データ入出力回路140の各々は、先に実行された選択検証動作、又は先に実行された順次検証動作でプログラムパスになったメモリーセルのビットラインのみをプリチャージする。制御ロジックユニット130は順次検証電圧VSQVRFが選択ワードラインに印加されるように、電圧発生器135を制御する。順次検証動作が完了すれば、プリチャージされたビットラインに連結されたメモリーセルのプログラム状態は、メモリーセルの状態によって決定され、プログラム状態は該当データ入出力回路に格納される。順次検証動作は複数の順次検証動作で構成される。制御ロジックユニット130は選択検証動作が実行された臨時プログラム状態からプログラムできる全ての目標プログラム状態に対して、順次検証動作が実行されたか否かを判別するS140段階。選択検証動作が実行された臨時プログラム状態からプログラムできる全ての目標プログラム状態に対する順次検証動作が実行できない場合、制御ロジックユニット130は残りの目標プログラム状態に対する順次検証動作S130段階を閾値電圧大きさが小さい目標プログラム状態から順次的に実行する。選択検証動作が実行された臨時プログラム状態からプログラムできる全ての目標プログラム状態に対する順次検証動作が実行された場合、制御ロジックユニット130は全ての臨時プログラム状態に対する選択検証動作が実行されたか否かを判別するS150段階。このような臨時プログラム状態は、メモリーセルが格納することができるビット数によって決定される。全ての臨時プログラム状態に対して選択検証動作が実行できない場合、制御ロジックユニット130は残りの臨時プログラム状態に対する選択検証動作S120段階を閾値電圧大きさが小さい臨時プログラム状態から順次的に実行する。全ての臨時プログラム状態に対する選択検証動作と、全ての目標プログラム状態に対する順次検証動作とが、閾値電圧の大きさによって順次に実行された場合、制御ロジックユニット130はプログラムされるメモリーセルの全てがプログラムパスになったか否かを確認するS160段階。プログラムされるメモリーセルの全てがプログラムパスされない場合、制御ロジックユニット130はプログラム動作を終了する。仮に、プログラムされるメモリーセルの全がプログラムパスできない場合、制御ロジックユニット130は定められた回数の内で、プログラム電圧を印加する動作S110段階、選択検証動作S120段階、及び順次検証動作S130段階を反復的に実行する。本発明の実施形態によるプログラム検証動作は、選択検証動作selectiveverifyoperationと順次検証動作sequentailverifyoperationとで構成される。選択検証動作の時に、データ入出力回路140は格納されたデータの臨時プログラム状態によって、該当ビットラインを選択的にプリチャージする。順次検証動作の時に、データ入出回路140は先に実行された選択検証動作、又は先に実行された順次検証動作結果によって、各々のビットラインを選択的にプリチャージする。したがって、プログラム検証を必要としないメモリーセル例えば、目標プログラム状態より低い閾値電圧を有するメモリーセル、目標プログラム状態に到達したメモリーセル、又はその他の臨時プログラム状態からプログラムされるメモリーセルは、以後のプログラム検証動作の時にオンセル電流が流れない。オンセル電流が減少すれば、共通ソースラインCSLに電流が流れる時に発生する共通ソースラインCSLのノイズ電圧が減少する。図11は本発明の実施形態による不揮発性メモリー装置を含む使用者装置を例示的に示すブロック図である。図11を参照すれば、データ格納装置1000はソリッドステートドライブsolidstatedrive、以下、‘SSD’と称するであり得る。SSD1100はSSDコントローラSSDcontroller1200と、バッファーメモリー装置buffermemorydevice1300と、格納媒体1400とを含む。本発明の実施形態によるSSD1100はスーパーキャパシターsupercapacitorsを含む臨時電源回路をさらに含むことができる。このような臨時電源回路は、急なパワーオフsuddenpoweroffが発生する場合、SSD1100が正常に終了されるように電源を供給できる。SSD1100はホスト1500のアクセス要請に応答して動作される。即ち、ホスト1500からの要請に応答して、SSDコントローラ1200は格納媒体1400をアクセスするように構成される。例えば、SSDコントローラ1200は格納媒体220の読出し動作と、書込み動作と、消去動作とを制御するように構成される。バッファーメモリー装置1300には、格納媒体1400に格納されるデータが臨時格納される。また、バッファーメモリー装置1300には、格納媒体1400から読まれたデータが臨時格納される。バッファーメモリー装置1300に格納されたデータは、SSDコントローラ1200の制御によって、格納媒体1400又はホスト1500に伝送される。SSDコントローラ1200は、複数のチャンネルCH0~CHnを通じて格納媒体1400と連結される。各々のチャンネルCH0~CHnには、複数の不揮発性メモリー装置NVM00~NVM0i、NVn0~NVniが連結される。複数の不揮発性メモリー装置はチャンネルを共有できる。格納媒体1400は本発明の実施形態によるNANDフラッシュメモリー装置NANDflashmemorydeviceで構成される。しかし、格納媒体220がNANDフラッシュメモリー装置に限定されない。例えば、格納媒体1400はNOAフラッシュメモリー装置NORflashmemorydevice、PRAMPhase-changeRAM、FRAMFerroelectricRAM、MRAMMagneticRAM等のような不揮発性メモリー装置の中の1つで構成され得る。本発明の実施形態によるデータ格納装置1000の格納媒体1400は、選択検証動作と順次検証動作とで構成されるプログラム検証動作を実行する。したがって、プログラム検証を必要としないメモリーセル例えば、目標プログラム状態より低い閾値電圧を有するメモリーセル、目標プログラム状態に到達したメモリーセル、又はその他の臨時プログラム状態からプログラムされるメモリーセルは、以後のプログラム検証動作の時にオンセル電流が流れない。オンセル電流が減少すれば、共通ソースラインCSLに電流が流れる時発生する共通ソースラインCSLのノイズが減少する。このような格納媒体1400でよってデータ格納装置1000の信頼性が向上され得る。図12は本発明の実施形態による不揮発性メモリー装置を含む他の使用者装置を例示的に示すブロック図である。図12を参照すれば、メモリーシステム2000はメモリーコントローラ2200及び不揮発性メモリー装置を含む。メモリーシステム2000は複数の不揮発性メモリー装置を含むことができる。本発明の実施形態によるメモリーシステム2000は、複数の不揮発性メモリー装置2900を含む。メモリーコントローラ2200は、ホスト2100及び不揮発性メモリー装置2900に連結される。ホスト2100からの要請に応答して、メモリーコントローラ2200は、不揮発性メモリー装置2900にアクセスするように構成される。例えば、メモリーコントローラ2200は、不揮発性メモリー装置2900の読出し動作と、書込み動作と、消去動作とを制御するように構成される。メモリーコントローラ2200は不揮発性メモリー装置2900とホスト2100との間に、インターフェースを提供するように構成される。メモリーコントローラ2200は、不揮発性メモリー装置2900を制御するためのファームウエアfirmwareを駆動するように構成される。メモリーコントローラ2200はRAMrandomaccessmemory、中央処理装置centralprocessingunit:CPU、ホストインターフェースhostinterface、エラー訂正ブロックerrorcorrectingcode:ECC、及びメモリーインターフェースmemoryinterfaceのような、公知の構成要素を含むことができる。RAM2600は、中央処理装置2400の動作メモリーworkingmemoryとして利用することができる。中央処理装置2400はメモリーコントローラ2200の動作全般を制御する。ホストインターフェース2300は、ホスト2100とメモリーコントローラ2200との間のデータ交換を実行するためのプロトコルprotocolを含むことができる。例えば、メモリーコントローラ2200は、USBUniversalSerialBusプロトコル、MMCMultimediaCardプロトコル、PCIPeripheralComponentInterconnectionプロトコル、PCI-EPCI-Expressプロトコル、ATAAdvancedTechnologyAttachmentプロトコル、SATASerialATAプロトコル、SCSISmallComputerSmallInterfaceプロトコル、ESDIEnhancedSmallDiskInterfaceプロトコル、及びIDEIntegratedDriveElectronicsプロトコル等のような多様なインターフェースプロトコルの中の1つを通じて、外部例えば、ホストと通信するように構成され得る。エラー訂正ブロック2700は、不揮発性メモリー装置2900から読出したデータの誤謬を検出し、訂正するように構成され得る。エラー訂正ブロック2700は、メモリーコントローラ2200の構成要素として提供され得る。他の例で、エラー訂正ブロック2700は、不揮発性メモリー装置2900各々の構成要素として提供され得る。メモリーインターフェース2500は、不揮発性メモリー装置2900とメモリーコントローラ2200とをインターフェーシングinterfacingできる。メモリーコントローラ2200の構成要素は、上に言及された構成要素に限定されない。例えば、メモリーコントローラ2200は初期のブーティング動作に必要とするコードデータcodedataと、ホスト2100とのインターフェーシングのためのデータを格納するROMreadonlymemoryとをさらに含むことができる。メモリーコントローラ2200及び不揮発性メモリー装置2900は、1つの半導体装置に集積され、メモリーカードを構成できる。例えば、メモリーコントローラ2200及び不揮発性メモリー装置2900は、1つの半導体装置で集積されて、PCMCIApersonalcomputermemorycardinternationalassociationカード、CFcompactflashカード、スマートメディアsmartmediaカード、メモリースティックmemorystick、マルチメディアmultimediaカードMMC、RS-MMC、MMC-micro、SDsecuredigitalカードSD、Mini-SD、Micro-SD、SDHC、UFSniversalflashstorage等を構成できる。他の例として、メモリーコントローラ2200と、不揮発性メモリー装置2900とは、ソリッドステートドライブsolidstatedrive:SSD、コンピュータcomputer、携帯用コンピュータportablecomputer、UMPCultramobilepersonalcomputer、ワークステーションworkstation、ネットブックnetbook、PDApersonaldigitalassistant、ウェブタブレットwebtablet、無線電話機wirelessphone、モバイルフォンmobilephone、デジタルカメラdigitalcamera、デジタル音声録音器digitalaudiorecorder、デジタル音声再生器digitalaudioplayer、デジタル動映像録画器digitalvideorecorder、デジタル動映像再生器digitalvideoplayer、情報を無線環境で送受信できる装置、ホームネットワークhomenetworkを構成する多様な電子装置の中の1つ、コンピューターネットワークcomputernetworkを構成する多様な電子装置の中の1つ、テレマティクスネットワークtelematicsnetworkを構成する多様な電子装置の中の1つ、コンピュータシステムcomputersystemを構成する多様な構成要素の中の1つ、RFIDradiofrequencyidentification装置、又は組み込みシステムembeddedsystemに適用され得る。他の例として、不揮発性メモリー装置2900又はメモリーコントローラ2200は、多様な形態のパッケージpackageで実装できる。例えば、不揮発性メモリー装置2900又はメモリーシステム2000は、POPPackageonPackage、BGABallGridArrays、CSPChipScalePackages、PLCCPlasticLeadedChipCarrier、PDIPPlasticDualIn-linePackage、ダイインワッフルパックDieinWafflePack、ダイインウェハフォームDieinWaferForm、COBChipOnBoard、CERDIPCeramicDualIn-linePackage、MQFPPlasticMetricQuadFlatPackage、TQFPThinQuadFlatPackage、SOICSmallOutlineIC、SSOPShrinkSmallOutlinePackage、TSOPThinSmallOutlinePackage、TQFPThinQuadFlatPackage、SIPSystemInPackage、MCPMultiChipPackage、WFPWafer-levelFabricatedPackage、WSPWafer-levelProcessedStackpackage等のようにパッケージ化されて実装できる。本発明の実施形態によるメモリーシステム2000の不揮発性メモリー装置2900は、選択検証動作と順次検証動作で構成されるプログラム検証動作を実行する。したがって、プログラム検証を必要としないメモリーセル例えば、目標プログラム状態より低い閾値電圧を有するメモリーセル、目標プログラム状態に到達したメモリーセル、又はその他の臨時プログラム状態からプログラムされるメモリーセルは、以後のプログラム検証動作の時にオンセル電流が流れない。オンセル電流が減少すれば、共通ソースラインCSLに電流が流れる時発生する共通ソースラインCSLのノイズが減少する。このような不揮発性メモリー装置2900によって、メモリーシステム2000の信頼性を向上することができる。図13は図11のデータ格納装置を装着するコンピュータシステムを例示的に示すブロック図である。本発明によるコンピュータシステム3000は、システムバス3700に電気的に連結されるネットワークアダプター3100、中央処理装置3200、データ格納装置3300、RAM3400、ROM3500そして、ユーザーインターフェース3600を含む。ネットワークアダプター3100は、コンピュータシステム3000と外部のネットワークとの間のインターフェーシングを提供する。中央処理装置3200は、RAM3400に常駐するオペレーティングシステムOperatingSystemや応用プログラムApplicationProgramを駆動するための諸般演算処理を実行する。データ格納装置3300はコンピュータシステム3000で必要な諸般データを格納する。例えば、データ格納装置3300には、コンピュータシステム3000を駆動するためのオペレーティングシステムOperatingSystem、応用プログラムApplicationProgram、多様なプログラムモジュールProgramModule、プログラムデータProgramdata、及びユーザーデータUserdata等が格納される。RAM3400はコンピュータシステム3000のワーキングメモリーとして使われることができる。ブーティングの時にRAM3400には、データ格納装置3300から読み込まれた、オペレーティングシステムOperatingSystem、応用プログラムApplicationProgram、多様なプログラムモジュールProgramModule、及びプログラムの駆動に必要なプログラムデータProgramdataがロードされる。ROM3500にはブーティング時オペレーティングシステムOperatingSystemが駆動される以前にアクティブになるバイオスBIOS:BasicInput/OutputSystemが格納される。ユーザーインターフェース3600を通じて、コンピュータシステム3000と使用者との間の情報交換が行われる。その以外にも、コンピュータシステム3000はバッテリーBatteryやモデムModem等をさらに含むことができる。また、図面には図示しないが、本発明によるコンピュータシステムには、応用チップセットApplicationchipset、カメライメージプロセッサーCameraImageProcessor:CIS、モバイルDRAMMobileDRAM等がさらに提供されてもよいことはよく分かる。