集積回路が有するデバイスパラメタの個体間のばらつきを計測する半導体物性ばらつきセンサであって、前記集積回路と同一のシリコン基板上に形成され、前記ばらつきに対応する周波数で発振するリングオシレータと、前記リングオシレータに印加される複数の外部電圧の各々である感度制御電圧を切り替えるデジタルスイッチとを備え、前記リングオシレータは、a前記集積回路が有する前記デバイスパラメタと、事前に定められたパラメタ基準値との差分に対する、b前記リングオシレータの周波数と、事前に定められた周波数基準値との差分の変化量を、前記感度制御電圧により制御可能に構成されている半導体物性ばらつきセンサ。前記リングオシレータは、印加される前記感度制御電圧の組に対応して、異なる遅延時間だけ入力信号を遅延させるインバータである、感度可変インバータを備える請求項1に記載の半導体物性ばらつきセンサ。前記リングオシレータは、前記感度制御電圧が印加される端子である外部電圧印加端子を複数備え、前記複数の外部電圧印加端子の数は、当該複数の外部電圧印加端子の各々に前記感度制御電圧を印加する重複順列の数が、少なくとも前記デバイスパラメタの数以上となるように定められる請求項2に記載の半導体物性ばらつきセンサ。前記感度可変インバータは、直列に接続されたn型MOSトランジスタとp型MOSトランジスタとの間に接続された第1のCMOS回路を備え、前記複数の感度制御電圧のうち、第1の感度制御電圧は、前記n型MOSトランジスタのゲート電圧として印加され、第2の感度制御電圧は、前記p型MOSトランジスタのゲート電圧として印加される請求項3に記載の半導体物性ばらつきセンサ。前記感度可変インバータは、さらに、直列に接続された2つのコンデンサの間に接続された、前記第1のCMOS回路とは異なる第2のCMOS回路を備え、前記複数の感度制御電圧のうち、第3の感度制御電圧は、前記第2のCMOS回路の第1のゲート電圧として印加され、第4の感度制御電圧は、前記第2のCMOS回路の第2のゲート電圧として印加される請求項4に記載の半導体物性ばらつきセンサ。さらに、前記デバイスパラメタの値に依存して、電位が定まる出力電圧を出力する定電圧発生部を備え、前記定電圧発生部から出力される電圧が、前記複数の感度制御電圧のうちの少なくとも1つとして、前記感度可変インバータへ印加される請求項2~5のいずれか1項に記載の半導体物性ばらつきセンサ。前記定電圧発生部は、複数のトランジスタから構成され、前記トランジスタが有する閾値電圧が、対応する前記パラメタ基準値よりも小さいほど、より小さな定電圧を出力する請求項6に記載の半導体物性ばらつきセンサ。前記定電圧発生部は、複数のトランジスタから構成され、前記トランジスタが有する閾値電圧が、対応する前記パラメタ基準値よりも小さいほど、より大きな定電圧を出力する請求項6に記載の半導体物性ばらつきセンサ。請求項1~8のいずれか1項に記載の半導体物性ばらつきセンサを備える集積回路。しかしながら、従来のデバイスパラメタのばらつき測定方法のうち、上記Aの方法では、別途、パラメータアナライザが必要となり、かつ、電流電圧特性の測定には時間がかかるという課題がある。よって、製造ラインにおいて大量に生産される集積回路の個々のデバイスパラメタのばらつきをこの方法により測定することは難しい。この点、上記Bの方法では、パラメータアナライザを備えなくても、デバイスパラメタのばらつきを測定できる。しかし、Bの方法では、少なくとも測定したいデバイスパラメタの数だけ、特性の異なるリングオシレータを、個々のチップに搭載しなければならない。なぜなら、デバイスパラメタの差分ここでは、ΔGとするとリングオシレータの発振周波数の差分ここでは、ΔFとするとの関係は、連立方程式で表されるが、ΔGを一意に求めるには、この連立方程式の解が一意に定まる必要があるためである。例えば、測定するデバイスパラメタとして、1n型MOSMetalOxideSemiconductorトランジスタの閾値電圧、2n型MOSトランジスタのゲート長、3p型MOSトランジスタの閾値電圧、4p型MOSトランジスタのゲート長の、合計4つを考える場合、上記1~4のデバイスパラメタの各々のばらつきと、そのばらつきが発振周波数に与える影響との対応関係が異なるような4つのリングオシレータを個々のチップに搭載しなければならない。その結果、上記Bの方法では、集積回路のチップの面積が、計測するデバイスパラメタの数に対し線形に増大してしまうという課題がある。そこで、本発明は、従来よりもチップ面積の増大を抑えて、集積回路が有するデバイスパラメタのばらつきを測定する半導体物性ばらつきセンサを提供することを目的とする。本発明のある局面に係る半導体物性ばらつきセンサは、集積回路が有するデバイスパラメタの個体間のばらつきを計測する半導体物性ばらつきセンサであって、集積回路と同一のシリコン基板上に形成され、ばらつきに対応する周波数で発振するリングオシレータと、リングオシレータに印加される複数の外部電圧の各々である感度制御電圧を切り替えるデジタルスイッチとを備え、リングオシレータは、a集積回路が有するデバイスパラメタと、事前に定められたパラメタ基準値との差分に対する、bリングオシレータの周波数と、事前に定められた周波数基準値との差分の変化量を、感度制御電圧により制御可能に構成されている。この構成によると、リングオシレータに印加する感度制御電圧を切り替えることで、このリングオシレータが出力する周波数が変化する。この変化量は、リングオシレータを構成するMOSトランジスタが有するデバイスパラメタのばらつきに関する情報を含む。より具体的には、感度制御電圧を切り替えることで、a集積回路が有するデバイスパラメタと、事前に定められたパラメタ基準値との差分に対する、bリングオシレータの周波数と、事前に定められた周波数基準値との差分の変化量が、変化する。したがって、感度制御電圧を切り替えながら、リングオシレータの周波数を複数回計測して得られる計測値を連立させることにより、デバイスパラメタのばらつき値を算出することができる。従来は、デバイスパラメタの各々のばらつきと、そのばらつきが発振周波数に与える影響との対応関係が異なるような複数のリングオシレータを使用して得られる各々の計測値から、ばらつき値を算出していた。一方、本実施の形態におけるリングオシレータは、上記のとおり外部より印加する電圧を切り替えることで、1個のリングオシレータで、複数のリングオシレータを使用する場合と同様の計測が可能となる。したがって、従来よりもチップ面積の増大を抑えて、集積回路が有するデバイスパラメタのばらつきを測定する半導体物性ばらつきセンサを提供できる。より詳細には、リングオシレータは、印加される感度制御電圧の組に対応して、異なる遅延時間だけ入力信号を遅延させるインバータである、感度可変インバータを備えるとしてもよい。このように、電源電圧と、グラウンド電圧以外に、感度制御電圧を印加するための外部端子を備える感度可変インバータを複数、直列に接続し、外部より印加する電圧を切り替えることで、1個のリングオシレータで、複数のリングオシレータを使用する場合と同様の計測が可能なリングオシレータを実現することができる。具体的には、リングオシレータは、感度制御電圧が印加される端子である外部電圧印加端子を複数備え、複数の外部電圧印加端子の数は、当該複数の外部電圧印加端子の各々に感度制御電圧を印加する重複順列の数が、少なくとも前記デバイスパラメタの数以上となるように定められるとしてもよい。また、感度可変インバータは、直列に接続されたn型MOSトランジスタとp型MOSトランジスタとの間に接続された第1のCMOS回路を備え、複数の感度制御電圧のうち、第1の感度制御電圧は、n型MOSトランジスタのゲート電圧として印加され、第2の感度制御電圧は、p型MOSトランジスタのゲート電圧として印加されるとしてもよい。具体的には、感度可変インバータは、さらに、直列に接続された2つのコンデンサの間に接続された、第1のCMOS回路とは異なる第2のCMOS回路を備え、複数の感度制御電圧のうち、第3の感度制御電圧は、第2のCMOS回路の第1のゲート電圧として印加され、第4の感度制御電圧は、第2のCMOS回路の第2のゲート電圧として印加されるとしてもよい。また、さらに、デバイスパラメタの値に依存して、電位が定まる出力電圧を出力する定電圧発生部を備え、定電圧発生部から出力される電圧が、複数の感度制御電圧のうちの少なくとも1つとして、感度可変インバータへ印加されるとしてもよい。具体的には、定電圧発生部は、複数のトランジスタから構成され、トランジスタが有する閾値電圧が、対応するパラメタ基準値よりも小さいほど、より小さな定電圧を出力するとしてもよい。この構成によると、デバイスパラメタのばらつきは、リングオシレータの周波数に加えて、定電圧発生部が出力する電位にも影響を与える。従って、定電圧発生部の出力を感度制御電圧として、リングオシレータに印加することにより、デバイスパラメタのばらつきがリングオシレータの周波数の変化に与える影響を増幅する効果が生じる。したがって、デバイスパラメタのばらつきを、より高精度に計測することができる。また、定電圧発生部は、複数のトランジスタから構成され、トランジスタが有する閾値電圧が、対応する前記パラメタ基準値よりも小さいほど、より大きな定電圧を出力するとしてもよい。なお、本発明は、このような半導体物性ばらつきセンサの機能の一部又は全てを実現する半導体集積回路LSIとしても実現できる。以上より、本発明は、従来よりもチップ面積の増大を抑えて、集積回路が有するデバイスパラメタのばらつきを測定する半導体物性ばらつきセンサを提供できる。以下、本発明に係る半導体物性ばらつきセンサの実施の形態について、図面を参照しながら詳細に説明する。なお、以後の説明においては、集積回路の製造プロセスから考えて、同一のチップ上に形成される半導体素子が有するデバイスパラメタは、その種類ごとに、同一の値となり、異なるチップ間でのみ異なりうるばらつくものとする。図1は、本発明の実施の形態に係る半導体物性ばらつきセンサ200の使用イメージを示す概念図である。図1に示されるように、個々のVLSI800には、複数の回路が搭載されており、その中の1つが、半導体物性ばらつきセンサ200である。半導体物性ばらつきセンサ200は、集積回路が有するデバイスパラメタの、個体間のばらつきを計測する。具体的には、半導体物性ばらつきセンサ200は、後述するリングオシレータを備えており、VLSI800が有するデバイスパラメタのばらつきに対応する周波数を出力する。なお、デバイスパラメタのばらつきとは、各々の集積回路たとえばトランジスタが有するデバイスパラメタと、設計上の理論値との差の絶対値をいう。半導体物性ばらつきセンサ200により出力された発振周波数は、同じくVLSI800に搭載された小型プロセッサ700により処理され、VLSI800が有するデバイスパラメタごとのばらつき量が算出される。ユーザは、得られたばらつき量を用いて、半導体の性能補償を実現することができる。図2は、本発明の実施の形態に係る半導体物性ばらつきセンサ200の機能ブロックを示す図である。図2に示されるように、半導体物性ばらつきセンサ200は、リングオシレータ100と、デジタルスイッチ120と、第1定電圧発生部140と、第2定電圧発生部160と、カウンタ180とを備える。リングオシレータ100は、デバイスパラメタのばらつきを計測する集積回路と同一のシリコン基板上に形成され、ばらつきに対応する周波数で発振する発振回路である。具体的には、リング状に直列に結合された奇数段のインバータを備える。本実施の形態に係る半導体物性ばらつきセンサ200は、リングオシレータの周波数が、デバイスパラメタの個体間のばらつきに対応して敏感に変化することを利用する。すなわち、集積回路が有するデバイスパラメタのチップ間のばらつきを、当該集積回路のチップ上に形成された半導体物性ばらつきセンサ200が備えるリングオシレータが有するデバイスパラメタのばらつきで代表させ、代表させたこの値を、リングオシレータの周波数の変化として計測するものである。この場合、原則として、少なくとも計測するデバイスパラメタの数だけ、デバイスパラメタの各々のばらつきと、そのばらつきが発振周波数に与える影響との対応関係が異なるような複数のリングオシレータが必要となることは前述した通りである。しかし、各々のチップの上に複数のリングオシレータを搭載することは、チップの面積が増加し、好ましくない。そこで、本実施の形態に係るリングオシレータ100は、偶数個の感度可変インバータ101と、1つのNANDゲート103と、外部電圧印加端子350~353とを備える。この構成により、本実施の形態に係るリングオシレータ100は、a集積回路が有するデバイスパラメタと、事前に定められたパラメタ基準値との差分に対する、bリングオシレータ100の周波数と、事前に定められた周波数基準値との差分の変化量を、外部電圧印加端子から印加される複数の外部電圧の各々である感度制御電圧により制御することができる。ここで、パラメタ基準値とは、例えば、集積回路の設計時に見積もられるデバイスパラメタの理論値である。また、周波数基準値とは、例えば、リングオシレータ100の、設計上のおおよその発振周波数である。これにより、1台のリングオシレータ100を各々のチップに搭載することで、デバイスパラメタのばらつきを計測することができる。以下、より詳細に説明する。感度可変インバータ101は、印加される前記感度制御電圧の組に対応して、異なる遅延時間だけ入力信号を遅延させるインバータである。なお、感度可変インバータ101の詳細な構成については、後述する。NANDゲート103は、開始/終了信号360により、リングオシレータ100の発振を開始及び停止させるための論理ゲートである。すなわち、開始/終了信号360がLowのときは、NANDゲート103はインバータとして機能しないため、リングオシレータ100は発振しない。開始/終了信号360がHighのときは、NANDゲート103がインバータとして機能するため、リングオシレータ100は発振する。よって、例えば1秒間だけ、開始/終了信号360としてHighを入力し、その間にリングオシレータ100が出力した発振信号の数を数えることにより、リングオシレータ100の周波数を得ることができる。外部電圧印加端子350~353は、感度制御電圧が印加される端子である。外部電圧印加端子350~353は、本実施の形態に係るリングオシレータ100が備える複数の感度可変インバータ101の各々が備える4つのバイアス電位入力端子の各々に対応付けられて、電気的に接続されている。よって、外部電圧印加端子350~353の各々に感度制御電圧を印加することにより、リングオシレータ100が備える感度可変インバータ101の各々へ、対応する感度制御電圧を印加することができる。デジタルスイッチ120は、リングオシレータ100が備える外部電圧印加端子350~353の各々へ印加される感度制御電圧を切り替えるデジタルスイッチである。図2に示されるように、本実施の形態に係るデジタルスイッチ120は、スイッチ301~316と、負電源端子320と、正電源端子321と、第1定電圧端子322と、第2定電圧端子323とを備える。スイッチ301~スイッチ316の各々は、デジタルスイッチ120へ入力される選択信号380に応じて、2つの端子間の接続をON/OFFするスイッチである。スイッチ301~304の一端は、外部電圧印加端子350に接続されている。同様に、スイッチ305~308の一端は、外部電圧印加端子351に、スイッチ309~312の一端は、外部電圧印加端子352に、スイッチ313~スイッチ316の一端は、外部電圧印加端子353に、それぞれ接続されている。負電源端子320、正電源端子321、第1定電圧端子322、及び、第2定電圧端子323は、本実施の形態における感度制御電圧の各々に対応する電圧が印加されている端子である。すなわち、負電源端子320は、外部の電源装置400の負電源側に、正電源端子321は、電源装置400の正電源側に、第1定電圧端子322は、第1定電圧発生部140に、第2定電圧端子323は、第2定電圧発生部160に、各々接続されている。なお、図2では省略しているが、負電源端子320は、スイッチ301、スイッチ305、スイッチ309及びスイッチ313の他端子外部電圧印加端子350~353とは接続されていない側の端子と電気的に接続されている。同様に、負電源端子320は、スイッチ302、スイッチ306、スイッチ310及びスイッチ314の他端子と、第1定電圧端子322は、スイッチ303、スイッチ307、スイッチ311及びスイッチ315の他端子と、第2定電圧端子323は、スイッチ304、スイッチ308、スイッチ312及びスイッチ316の他端子と、それぞれ接続されている。デジタルスイッチ120は、例えば小型プロセッサ700等の外部から送信される選択信号380に従い、リングオシレータ100が備える外部電圧印加端子350~353の各々にいずれかに、負電源端子320、正電源端子321、第1定電圧端子322、及び、第2定電圧端子323のいずれかが、1対1で電気的に接続されるように、スイッチ301~316のON/OFFを行う。例えば、スイッチ303、スイッチ305、スイッチ310、スイッチ316のみがONであれば、外部電圧印加端子350と、第1定電圧端子322とが電気的に接続され、外部電圧印加端子351と負電源端子320とが電気的に接続され、外部電圧印加端子352と正電源端子321とが電気的に接続され、外部電圧印加端子353と第2定電圧端子323とが電気的に接続される。よって、本実施の形態に係る半導体物性ばらつきセンサ200は、外部から選択信号380を入力することにより、リングオシレータ100に印加する感度制御電圧の組を変えることができる。第1定電圧発生部140及び第2定電圧発生部160は、デバイスパラメタの値に依存して、電位が定まる定電圧発生部である。本実施の形態に係る半導体物性ばらつきセンサ200では、定電圧発生部すなわち、第1定電圧発生部140及び第2定電圧発生部160から出力される電圧が、複数の感度制御電圧のうちの少なくとも1つとして、感度可変インバータ101の各々へ印加される。なお、第1定電圧発生部140及び第2定電圧発生部160の詳細については、後述する。カウンタ180は、リングオシレータ100から出力される発振信号の個数をカウントアップするカウンタである。例えば、前述のように、1秒間の開始/終了信号360が、リングオシレータ100に入力されたときの、カウンタ180の増加分が、リングオシレータ100の周波数370となる。例えば、小型プロセッサ700は、異なる感度制御電圧の組が感度可変インバータ101の各々に印加されるように、複数回、選択信号380を半導体物性ばらつきセンサ200へ入力し、各々の選択信号380に対応する、周波数370を取得する。さらに小型プロセッサ700は、後述する計算式により周波数370の複数の計測結果から、デバイスパラメタのばらつきを算出する。以下に、周波数370から、デバイスパラメタのばらつきを計算する方法を説明する。まず、ばらつきを計測するデバイスパラメタ各々の基準値を、パラメタ基準値として事前に定める。前述のように、パラメタ基準値は、集積回路の設計時に見積もられるデバイスパラメタの理論値を使用する。なお、パラメタ基準値として、1つのウェハから製造される全チップのデバイスパラメタを計測し、その計測値の平均値、中央値等を使用してもよい。さらに、周波数基準値を定める。前述のように、周波数基準値として、リングオシレータ100の、設計上のおおよその発振周波数を周波数基準値と定める。なお、周波数基準値も、リングオシレータ100の周波数を実測し、その値をもとに定めてもよい。ここで、ばらつきを計測する対象のデバイスパラメタが、p型MOSトランジスタの閾値電圧、n型MOSトランジスタの閾値電圧、p型MOSトランジスタのゲート長、n型MOSトランジスタのゲート長の4つであるとする。このとき、p型MOSトランジスタの閾値電圧についてのパラメタ基準値をGvthp0、n型MOSトランジスタの閾値電圧についてのパラメタ基準値をGvthn0、p型MOSトランジスタのゲート長についてのパラメタ基準値をGLp0、n型MOSトランジスタのゲート長についてのパラメタ基準値をGLn0とする。次に、リングオシレータ100へ、異なる4通りの感度制御電圧の組み合わせを順次印加し、その各々の感度制御電圧の組に対応する、リングオシレータ100の周波数370を取得する。説明のため、リングオシレータ100の4通りの周波数370を、それぞれ、F1、F2、F3及びF4とする。また、F1を取得した際の感度制御電圧の組に対応する、リングオシレータ100の発振周波数の理論値をF1bとし、これをF1に対応する基準周波数とする。同様にして、F2、F3及びF4に対応する基準周波数を、それぞれ、F2b、F3b及びF4bとする。また、半導体物性ばらつきセンサ200から出力される周波数370と、対応する基準周波数との差分をΔFiとする。具体的には、ΔF1=F1-F1b、ΔF2=F2-F2b、ΔF3=F3-F3b、ΔF4=F4-F4bとなる。さらに、デバイスパラメタのばらつきすなわち、感度可変インバータ101の有するデバイスパラメタと、対応するパラメタ基準値との差分を、ΔGxxは1~4とする。具体的には、ΔG1を、p型MOSトランジスタの閾値電圧のばらつきとし、ΔG2を、n型MOSトランジスタの閾値電圧のばらつきとする。同様に、ΔG3を、p型MOSトランジスタのゲート長のばらつきとし、ΔG4を、n型MOSトランジスタのゲート長のばらつきとする。このとき、ΔFiと、ΔGxの関係は、次の数式1により表される。ここで、係数ベクトルkxiは、感度制御電圧の組に依存し、シミュレーションにより定まる。よって、デバイスパラメタΔGxは、次の数式2で求められる。なお、デバイスパラメタのばらつきを求めるためには、数式2において、K-1が逆行列をもつことが不可欠である。ここから、a集積回路が有するデバイスパラメタと、事前に定められたパラメタ基準値との差分に対する、bリングオシレータ100の周波数と、事前に定められた周波数基準値との差分の変化量が、感度制御電圧の組ごとに、なるべく大きく異なることが好ましいことがわかる。すなわち、ΔFi/ΔGxが、異なるxについて、なるべく大きく異なるように、複数の感度制御電圧の組を決定することが望ましい。次に、図3を参照して、感度可変インバータ101の構成を説明する。図3は、本発明の実施の形態に係る感度可変インバータ101の構成を示す回路図である。感度可変インバータ101は、入力信号を、一定時間遅延させ、反転させた信号を出力信号として出力する。図3に示されるように、感度可変インバータ101は、バイアス電位入力端子450~453と、p型MOSトランジスタ502と、CMOS回路504と、n型MOSトランジスタ506と、p型MOSトランジスタ508と、CMOS回路510と、n型MOSトランジスタ512とを備える。バイアス電位入力端子450から印加される感度制御電圧INVPは、p型MOSトランジスタ502を流れるドレイン電流を調整し、バイアス電位入力端子453から印加される感度制御電圧INVNは、n型MOSトランジスタ506を流れるドレイン電流を調整する。また、バイアス電位入力端子451から印加される感度制御電圧CAPP、及び、バイアス電位入力端子452から印加される感度制御電圧CAPNは、CMOS回路510の内部抵抗を調整する作用を有する。さらに、p型MOSトランジスタ508及びn型MOSトランジスタ512は、いわゆるコンデンサとして作用する。よって、CAPP、CPANの電圧に依存して、p型MOSトランジスタ508及びn型MOSトランジスタ512の静電容量が出力信号に作用する程度すなわち、容量負荷の大きさを制御する回路が構成されている。このように構成された本実施の形態に係る感度可変インバータ101は、バイアス電位入力端子450~453に印加される感度制御電圧の組を変えることで、a感度可変インバータ101が有するデバイスパラメタと、事前に定められたパラメタ基準値との差分に対する、bリングオシレータ100の周波数と、事前に定められた周波数基準値との差分の変化量が、変化する。その結果、本実施の形態に係る半導体物性ばらつきセンサ200では、チップ上に搭載された1個のリングオシレータ100を用いて、複数のデバイスパラメタの計測が可能となり、測定用の外部装置を用いずに短時間で、かつ、従来よりもチップ面積の増大を抑えて、集積回路が有するデバイスパラメタのばらつきを測定することができる。次に、図4及び図5を参照して、第1定電圧発生部140及び第2定電圧発生部160の構成を説明する。図4は、本発明の実施の形態に係る第1定電圧発生部140の構成を示す回路図である。図4に示されるように、第1定電圧発生部140は、電源580から電源電圧が印加されると、定電圧527以後、VBNともいうを出力する。ここで、VBNの電位は、第1定電圧発生部140を構成する、4つのn型MOSトランジスタが有するデバイスパラメタに依存して定まる。具体的には、第1定電圧発生部140は、n型MOSトランジスタ522~525の有する閾値電圧が、n型MOSトランジスタが有する閾値電圧のパラメタ基準値よりも小さいほど、より大きくなるようにVBNを出力する。また、第1定電圧発生部140は、n型MOSトランジスタ522~525の有するゲート長が、n型MOSトランジスタが有するゲート長のパラメタ基準値よりも小さいほど、より小さくなるようにVBNを出力する。より具体的に、第1定電圧発生部140から出力されるVBNを、バイアス電位入力端子453に感度制御電圧として印加することを考える。この場合、デバイスパラメタであるn型MOSトランジスタの閾値電圧が、n型MOSトランジスタが有する閾値電圧のパラメタ基準値よりも小さいほど、より大きな感度制御電圧VBNがバイアス電位入力端子453に印加され、その結果、n型MOSトランジスタ506のドレイン電流がより大きくなる。その結果、閾値電圧に依存しない定電圧を感度制御電圧としてバイアス電位入力端子453に印加した場合と比較し、閾値電圧のばらつきの違いが、感度可変インバータ101が入力信号を遅延させる遅延時間の変化量に与える影響が増幅される効果が生じる。よって、n型MOSトランジスタが有するデバイスパラメタに依存して定まるVBNを感度制御電圧として使用することで、n型MOSトランジスタが有するデバイスパラメタのばらつきをより高精度に計測することが可能となる。図5は、本発明の実施の形態に係る第2定電圧発生部160の構成を示す回路図である。第2定電圧発生部160は、第1定電圧発生部140と同様に、デバイスパラメタの値に依存して電位が定まる定電圧発生部であり、電源580から電源電圧が印加されると定電圧537以後、VBPともいうを出力する。第1定電圧発生部140との違いは、同じ機能を有する回路を、p型MOSトランジスタ532~535により構成している点である。これにより、第2定電圧発生部160は、p型MOSトランジスタ532~535の有する閾値電圧が、p型MOSトランジスタが有する閾値電圧のパラメタ基準値よりも小さいほど、より小さくなるようにVBPを出力する。また、第2定電圧発生部160は、p型MOSトランジスタ532~535の有するゲート長が、p型MOSトランジスタが有するゲート長のパラメタ基準値よりも小さいほど、より大きくなるようにVBPを出力する。上記、p型MOSトランジスタが有するデバイスパラメタに依存して定まるVBPを、例えば、バイアス電位入力端子450へ印加される感度制御電圧として使用することで、p型MOSトランジスタが有するデバイスパラメタのばらつきをより高精度に計測することが可能となる。以上述べたように、本実施の形態に係る半導体物性ばらつきセンサ200は複数の感度可変インバータ101を備えている。この感度可変インバータ101は、直列に接続されたn型MOSトランジスタとp型MOSトランジスタとの間に接続された第1のCMOS回路を備える。ここで、複数の感度制御電圧のうち、第1の感度制御電圧は、n型MOSトランジスタのゲート電圧として印加され、第1の感度制御電圧とは異なる第2の感度制御電圧は、p型MOSトランジスタのゲート電圧として印加される。また、感度可変インバータ101は、直列に接続された2つのコンデンサの間に接続された、第1のCMOS回路とは異なる第2のCMOS回路を備える。複数の感度制御電圧のうち、第1及び第2の感度制御電圧とは異なる第3の感度制御電圧は、第2のCMOS回路の第1のゲート電圧として印加され、第1、第2及び第3の感度制御電圧とは異なる第4の感度制御電圧は、第2のCMOS回路の第2のゲート電圧として印加される。また、半導体物性ばらつきセンサ200は、デバイスパラメタの値に依存して、電位が定まる定電圧発生部を備える。このとき、定電圧発生部から出力される電圧が、複数の感度制御電圧のうちの少なくとも1つとして、感度可変インバータ101へ印加される。ここで、定電圧発生部は、複数のトランジスタから構成され、トランジスタが有する閾値電圧が、対応するパラメタ基準値よりも小さいほど、より小さな定電圧を出力する。または、定電圧発生部は、定電圧発生部を構成するトランジスタが有する閾値電圧が、対応するパラメタ基準値よりも小さいほど、より大きな定電圧を出力する。前述のとおり、定電圧発生部の出力は、複数の感度制御電圧のうち、いずれの感度制御電圧としても印加することができる。なお、トランジスタが有する閾値電圧が、対応するパラメタ基準値よりも小さいほど、より小さな定電圧を出力する定電圧発生部の出力は、第1のCMOS回路と直列に接続されたp型MOSトランジスタのゲート電圧として印加することが好ましい。また、トランジスタが有する閾値電圧が、対応するパラメタ基準値よりも小さいほど、より大きな定電圧を出力する定電圧発生部の出力は、第1のCMOS回路と直列に接続されたn型MOSトランジスタのゲート電圧として印加することが好ましい。図6は、シミュレーションによって、本発明の実施の形態に係る半導体物性ばらつきセンサ200をもちいて計測した、デバイスパラメタのばらつきの計測誤差を示す。ここで、具体的なシミュレーションの手順は以下の通りである。1まず、シミュレータ上に、半導体物性ばらつきセンサ200を備える集積回路を作成する。この集積回路が有するデバイスパラメタには、事前に定められた大きさのばらつきが与えられている。2次に、同じシミュレータ上で、半導体物性ばらつきセンサ200に与える感度制御電圧の組を特定し、感度制御電圧の組に対応するリングオシレータ100の周波数をシミュレーションにより取得する。3次に、前述の数式2をもちいて、各デバイスパラメタのばらつき測定値を求める。4上記3で求めた各デバイスパラメタのばらつき測定値と、1で事前に定められた各デバイスパラメタのばらつきの真値との差の絶対値を、ばらつきの測定誤差として求める。5上記、2~4を、感度制御電圧の組を変更しながら、全ての組み合わせについて繰り返す。以上の手順により、複数の感度制御電圧の組について、デバイスパラメタごとに、ばらつきの測定誤差を求め、最終的には、その平均値をデバイスパラメタのばらつきの測定誤差とした。その結果を図6に示す。図6に示される、ΔGvthnは、n型MOSトランジスタの閾値電圧のばらつきの測定誤差を示す。同様に、ΔGvthpは、p型MOSトランジスタの閾値電圧のばらつきの測定誤差を示す。また、ΔGLnは、n型MOSトランジスタのゲート長のばらつきの測定誤差を示す。また、ΔGLpは、p型MOSトランジスタのゲート長のばらつきの測定誤差を示す。ΔGvthn及びΔGvthpは、いずれも0.5mV前後である。また、ΔGLn及びΔGLpは、いずれも0.3nm前後である。これらの結果は、半導体集積回路の性能補償において実用的な値であり、また、チップ上に4つのリングオシレータを搭載したと仮定してシミュレーションした場合と比較しても、同オーダー以内の値である。従って、本実施の形態に係る半導体物性ばらつきセンサ200によると、1つのリングオシレータ100により、従来の4つのリングオシレータをチップ上に搭載した場合と同程度の精度で、デバイスパラメタのばらつきを測定できることがわかる。次に、4つのリングオシレータをチップ上に実装した場合と比較して、本実施の形態に係る半導体物性ばらつきセンサ200を使用した場合の実装面積の削減量について検討する。65nmプロセスを用いてリングオシレータを実装し、リングオシレータを101段のインバータにより構成する場合、リングオシレータ1つあたりの実装面積は、436.32nm2となる。よって、リングオシレータを4つ実装した場合の実装面積は、1745.28nm2となる。一方、本実施の形態に係る半導体物性ばらつきセンサ200は、リングオシレータの他、第1定電圧発生部140、第2定電圧発生部160、及び、デジタルスイッチ120を備える。ここで、第1定電圧発生部140及び第2定電圧発生部160の実装面積は、各々、8.28μm2となり、デジタルスイッチ120の実装面積は、164.74μm2となる。よって、本実施の形態に係る半導体物性ばらつきセンサ200の実装面積は、617.62μm2となる。以上から、本実施の形態に係る半導体物性ばらつきセンサ200により、約75の実装面積の削減が可能になると見積もられる。以上、本発明の実施の形態に係る半導体物性ばらつきセンサ200について説明したが、本発明は、この実施の形態に限定されるものではない。例えば、上記実施の形態に係るリングオシレータ100が備える感度可変インバータ101やNANDゲート103の個数は、リングオシレータを実現できる組み合わせであれば、いくつでもよい。また、本実施の形態においてNANDゲート103は、開始/終了用のスイッチとして使用されているが、同じ機能を発揮する他の素子例えば、NORゲートなどで代用してもよい。また、上記半導体物性ばらつきセンサの構成は、本発明を具体的に説明するために例示するためのものであり、本発明に係る半導体物性ばらつきセンサは、上記構成の全てを必ずしも備える必要はない。言い換えると、本発明に係る半導体物性ばらつきセンサは、本発明の効果を実現できる最小限の構成のみを備えればよい。例えば、リングオシレータ100は、NANDゲート103を備えず、複数の感度可変インバータ101のみで構成されてもよい。また、半導体物性ばらつきセンサ200はカウンタ180を備えなくてもよい。感度可変インバータ101が発振する周波数は、外部からオシロスコープ等で計測可能であるため、半導体物性ばらつきセンサ200はこれらを備えずとも、備えた場合と同様の発明の効果を奏するためである。また、半導体物性ばらつきセンサ200は、第1定電圧発生部140及び第2定電圧発生部160のうち少なくとも1つを備えなくてもよい。デバイスパラメタに依存して電位が定まる第1定電圧発生部140及び第2定電圧発生部160を使用することで、より高精度にデバイスパラメタのばらつきを計測することが可能となるが、これらに代わり、通常の定電圧源を使用しても、同様の発明の効果を奏するためである。なお、本実施の形態に係る数式1及び数式2は、デバイスパラメタのばらつきの差分と、周波数の変化量とに線形性を仮定した場合の具体例であるが、リングオシレータ100の周波数からデバイスパラメタのばらつきを算出する方法は、必ずしも数式1及び数式2に限られない。すなわち、ΔFi=hΔGxとなるような、逆関数を有する任意の関数hをシミュレーション等により定め、h-1を用いてΔGxを求めてもよい。なお、本実施の形態に係るリングオシレータ100及び感度可変インバータ101に印加される感度制御電圧の組に含まれる感度制御電圧の各々は、必ずしも相異なる必要はない。感度可変インバータ101に印加される感度制御電圧の組に含まれる感度制御電圧の各々のうち、少なくとも1つが異なれば、それに対応して、入力信号の遅延時間も異なるためである。なお、本実施の形態における、感度制御電圧の個数、デバイスパラメタの数、及び、感度可変インバータが有する外部電圧印可端子の数は例示であり、任意に決定することができる。ただし、外部電圧印加端子の数は、外部電圧印加端子の各々にいずれかの感度制御電圧を印加する重複順列の数が、少なくともデバイスパラメタの数以上となるように定められる必要がある。重複順列の数に対応して、異なる発振周波数がリングオシレータ100より得られるためである。このとき、求めたいデバイスパラメタの数よりも多い発振周波数を求め、これらからデバイスパラメタを推定してもよい。また、上記実施の形態に係る半導体物性ばらつきセンサ200に含まれる各処理部は典型的には集積回路であるLSIとして実現される。これらは個別に1チップ化されてもよいし、一部又は全てを含むように1チップ化されてもよい。ここでは、LSIとしたが、集積度の違いにより、IC、システムLSI、スーパーLSI、ウルトラLSIと呼称されることもある。また、集積回路化はLSIに限るものではなく、専用回路又は汎用プロセッサで実現してもよい。LSI製造後にプログラムすることが可能なFPGAFieldProgrammableGateArray、又はLSI内部の回路セルの接続や設定を再構成可能なリコンフィギュラブルプロセッサを利用してもよい。さらには、半導体技術の進歩又は派生する別技術によりLSIに置き換わる集積回路化の技術が登場すれば、当然、その技術を用いて各処理部の集積化を行ってもよい。また、上記実施の形態に係る半導体物性ばらつきセンサの機能のうち少なくとも一部を組み合わせてもよい。さらに、本発明の主旨を逸脱しない限り、本実施の形態に対して当業者が思いつく範囲内の変更を施した各種変形例も本発明に含まれる。また、上記で用いた数字は、全て本発明を具体的に説明するために例示するものであり、本発明は例示された数字に制限されない。さらに、High/Lowにより表される論理レベル又はオン/オフにより表されるスイッチング状態は、本発明を具体的に説明するために例示するものであり、例示された論理レベル又はスイッチング状態の異なる組み合わせにより、同等な結果を得ることも可能である。さらに、上で示した論理回路の構成は本発明を具体的に説明するために例示するものであり、異なる構成の論理回路により同等の入出力関係を実現することも可能である。また、トランジスタ等のn型及びp型等は、本発明を具体的に説明するために例示するものであり、これらを反転させることで、同等の結果を得ることも可能である。また、構成要素間の接続関係は、本発明を具体的に説明するために例示するものであり、本発明の機能を実現する接続関係はこれに限定されない。また、上記説明では、MOSトランジスタを用いた例を示したが、バイポーラトランジスタ等の他のトランジスタを用いてもよい。