"クロック信号を発生する発振手段と、分周比に基づき前記クロック信号を分周して駆動パルスを出力する分周手段と、前記駆動パルスにより駆動されるスイッチング手段と、駆動周波数に対する出力信号の関係を示す所定の周波数特性を有し、前記スイッチング手段により1次側に断続的に入力信号が印加されると2次側から前記出力信号を出力する圧電トランスと、前記圧電トランスの出力信号に対応するアナログ信号をデジタル信号に変換して出力する変換手段と、前記デジタル信号と、前記圧電トランスの前記出力信号に対して設定される目標値と、を比較して比較結果を出力する比較手段と、前記圧電トランスにおける前記周波数特性のばらつきを補正する補正値を格納する補正値格納手段と、前記比較結果と前記補正値格納手段に格納された前記補正値とに基づき、前記分周比の値を変更して前記分周比を決定し、決定された前記分周比に基づいて前記圧電トランスを制御する制御手段と、を備えたことを特徴とする電源制御装置。請求項1記載の電源制御装置において、前記圧電トランスは、複数の負荷の各々に対応して複数設けられ、前記補正値格納手段は、前記複数の圧電トランスの各々に対する前記補正値を格納し、前記比較手段は、前記各圧電トランスの出力信号と前記各々の負荷に対応する前記目標値とを比較して、各々の前記比較結果を出力し、前記制御手段は、前記各々の比較結果と前記各々の補正値とに基づき、前記複数の圧電トランスに対する前記分周比を決定することを特徴とする電源制御装置。請求項2記載の電源制御装置において、前記複数の圧電トランスの少なくとも1つは、他の圧電トランスと異なる前記周波数特性を備えたことを特徴とする電源制御装置。請求項3記載の電源制御装置において、前記補正値格納手段に格納される前記補正値は、前記圧電トランスの前記周波数特性に基づいて設定されることを特徴とする電源制御装置。請求項3記載の電源制御装置において、前記複数の圧電トランスの少なくとも1つは、前記負荷に供給する前記出力信号が他の圧電トランスが出力する前記出力信号と異なることを特徴とする電源制御装置。請求項2記載の電源制御装置において、前記制御手段は、前記分周比の上限値を備え、前記分周比が前記上限値を超えないように制御することを特徴とする電源制御装置。請求項2記載の電源制御装置において、前記制御手段は、前記分周比の下限値を備え、前記分周比が前記下限値を下回らないように制御することを特徴とする電源制御装置。請求項2記載の電源制御装置において、前記分周手段は、決定された前記分周比に基づき、前記各圧電トランスの各々に対応して前記発振手段の前記クロック信号を分周して前記駆動パルスを出力することを特徴とする電源制御装置。請求項1記載の電源制御装置において、前記補正値格納手段は、不揮発性メモリにより構成されていることを特徴とする電源制御装置。請求項1記載の電源制御装置において、前記圧電トランスの出力信号は出力電流であり、前記出力電流を出力電圧に変換して前記変換手段に供給する電流電圧変換手段を備えたことを特徴とする電源制御装置。請求項2記載の電源制御装置において、前記圧電トランスの出力信号は、高電圧信号であり、前記高電圧信号を低電圧信号に変換して前記変換手段に供給する出力電圧変換手段を備えたことを特徴とする電源制御装置。分周比に基づきクロック信号を分周して生成した駆動パルスによりスイッチング手段を駆動し、前記スイッチング手段により、1次側に断続的に入力信号を印加して2次側から出力信号を出力する圧電トランスの制御を行う電源制御方法であって、前記圧電トランスの前記出力信号に対応するアナログ信号をデジタル信号に変換し、前記デジタル信号と前記圧電トランスの前記出力信号に対して設定される目標値と、を比較して比較結果を求め、前記圧電トランスにおける周波数特性のばらつきを補正する補正値と前記比較結果とに基づき、駆動周波数に対する前記出力信号の関係を示す所定の前記周波数特性から、前記分周比の値を変更して前記分周比を決定し、決定された前記分周比に基づいて前記圧電トランスを制御することを特徴とする電源制御方法。請求項12記載の電源制御方法において、複数の負荷の各々に対応して設けられた複数の前記圧電トランスの各々に対する補正値を格納し、前記各圧電トランスの前記出力信号と前記各々の負荷に対応する目標値とを比較して、各々の比較結果を出力し、前記各々の比較結果と前記各補正値とに基づき、前記複数の圧電トランスに対する前記分周比を決定することを特徴とする電源制御方法。しかしながら、従来の電源制御装置及び電源制御方法では、VCO等のアナログ回路により構成されているので、圧電トランスにおける共振周波数付近の高い出力電圧を利用しようとした場合に、圧電トランスの製造ばらつきによる共振周波数のばらつきを補正するには、各部品定数を共振周波数のばらつきに合せて異なる定数の物を実装しなければならないという課題があった。本発明のうちの第1の発明の電源制御装置は、クロック信号以下単にクロックという。を発生する発振手段と、分周比に基づき前記クロックを分周して駆動パルスを出力する分周手段と、前記駆動パルスにより駆動されるスイッチング手段と、駆動周波数に対する出力信号の関係を示す所定の周波数特性を有し、前記スイッチング手段により1次側に断続的に入力信号が印加されると2次側から前記出力信号を出力する圧電トランスと、前記圧電トランスの出力信号に対応するアナログ信号をデジタル信号に変換して出力する変換手段とを備えている。更に、第1の発明の電源制御装置では、前記デジタル信号と、前記圧電トランスの前記出力信号に対して設定される目標値と、を比較して比較結果を出力する比較手段と、前記圧電トランスにおける前記周波数特性のばらつきを補正する補正値を格納する補正値格納手段と、前記比較結果と前記補正値格納手段に格納された前記補正値とに基づき、前記分周比の値を変更して前記分周比を決定し、決定された前記分周比に基づいて前記圧電トランスを制御する制御手段とを備えている。第2の発明の電源制御装置は、前記第1の発明の電源制御装置において、前記圧電トランスは、複数の負荷の各々に対応して複数設けられている。更に、第2の発明の電源制御装置において、前記補正値格納手段は、前記複数の圧電トランスの各々に対する前記補正値を格納し、前記比較手段は、前記各圧電トランスの出力信号と前記各々の負荷に対応する前記目標値とを比較して、各々の前記比較結果を出力し、前記制御手段は、前記各々の比較結果と前記各々の補正値とに基づき、前記複数の圧電トランスに対する前記分周比を決定するようになっている。第3の発明の電源制御方法は、分周比に基づきクロックを分周して生成した駆動パルスによりスイッチング手段を駆動し、前記スイッチング手段により、1次側に断続的に入力信号を印加して2次側から出力信号を出力する圧電トランスの制御を行う電源制御方法である。そして、前記圧電トランスの前記出力信号に対応するアナログ信号をデジタル信号に変換し、前記デジタル信号と前記圧電トランスの前記出力信号に対して設定される目標値と、を比較して比較結果を求め、前記圧電トランスにおける周波数特性のばらつきを補正する補正値と前記比較結果とに基づき、駆動周波数に対する前記出力信号の関係を示す所定の前記周波数特性から、前記分周比の値を変更して前記分周比を決定し、決定された前記分周比に基づいて前記圧電トランスを制御するようになっている。第4の発明の電源制御方法は、前記第3の発明の電源制御方法において、複数の負荷の各々に対応して設けられた複数の前記圧電トランスの各々に対する補正値を格納し、前記各圧電トランスの前記出力信号と前記各々の負荷に対応する目標値とを比較して、各々の比較結果を出力し、前記各々の比較結果と前記各補正値とに基づき、前記複数の圧電トランスに対する前記分周比を決定するようになっている。本発明の電源制御装置及び電源制御方法によれば、圧電トランスの出力信号と目標値の比較結果と、補正値と、に基づき、分周比を決定するようにしているので、圧電トランスの共振周波数付近の高い電圧出力を可能とした上で、圧電トランスの製造ばらつきを補正することが可能となり、更に、複数の負荷に対する制御も可能になる。本発明を実施するための形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。画像形成装置の構成図3は、本発明の実施例1における電源制御装置を用いた画像形成装置を示す構成図である。この画像形成装置1は、例えば,電子写真式のカラー画像形成装置であり、4色の各現像器2例えば、ブラック現像器2K、イエロー現像器2Y、マゼンタ現像器2M、及びシアン現像器2Cの4チャンネルがそれぞれ着脱可能に装着されている。各色即ち、各チャンネルの現像器2=2K,2Y,2M,2Cは、各チャンネルの感光体ドラム32=32K,32Y,32M,32Cにそれぞれ接した各チャンネルの帯電ローラ36=36K,36Y,36M,36Cによってそれぞれ一様に帯電される。帯電された各チャンネルの感光体ドラム32は、各チャンネルの発光素子以下LEDという。ヘッド3=3K,3Y,3M,3Cの発光によってそれぞれ潜像を形成される。各チャンネルの現像器2内の各チャンネルの供給ローラ33=33K,33Y,33M,33Cが、各チャンネルの現像ローラ34=34K,34Y,34M,34Cにトナーを供給し、各チャンネルの現像ブレード35=35K,35Y,35M,35Cにより、各チャンネルの現像ローラ34表面に一様にトナー層が形成され、各チャンネルの感光体ドラム32上にトナー像が現像される。各チャンネルの現像器2内の各チャンネルのクリーニングブレード37=37K,37Y,37M,37Cは、転写後の残トナーをクリーニングする。各チャンネルのトナーカートリッジ4=4K,4Y,4M,4Cは、各チャンネルの現像器2にそれぞれ着脱可能に取り付けられ、内部のトナーを各チャンネルの現像器2にそれぞれ供給可能な構造になっている。各チャンネルの転写ローラ5=5K,5Y,5M,5Cは、転写ベルト8の裏面から転写ニップにバイアスが印加可能に配置されている。転写ベルト駆動ローラ6、及び転写ベルト従動ローラ7は、転写ベルト8を張架しローラの駆動によって用紙15を搬送可能な構造になっている。転写ベルトクリーニングブレード11は、転写ベルト8上のトナーを掻き落とせるようになっていて、掻き落とされたトナーが転写ベルトクリーナ容器12に収容される。用紙カセット13は、画像形成装置1に着脱可能に取り付けられ、転写媒体である用紙15が積載される。ホッピングローラ14は、用紙15を用紙カセット13から搬送する。レジストローラ16及び17は、用紙15を転写ベルト8に所定のタイミングで搬送する。定着器18は、用紙15のトナー像を熱と加圧によって定着する。用紙ガイド19は、用紙15を排紙トレー20にフェースダウンで排出する。レジストローラ16及び17と転写ベルト従動ローラ7との間には、用紙検出センサ40が配置されている。用紙検出センサ40は、接触又は非接触にて用紙15の通過を検出するものである。この用紙検出センサ40のセンサ位置から転写ニップまでの距離と用紙搬送スピードの関係から求まる時間より、電源制御装置が転写を行う時の転写バイアス印加タイミングが決定される。図4は、図3の画像形成装置1における制御回路の構成を示すブロック図である。この制御回路は、ホストインタフェース部51を有し、このホストインタフェース部51がコマンド/画像処理部52に対してデータを送受信する。コマンド/画像処理部52は、LEDヘッドインタフェース部53に対して画像データを出力する。LEDヘッドインタフェース部53は、プリンタエンジン制御部60によってヘッド駆動パルス等が制御され、各チャンネルのLEDヘッド3=3K,3Y,3M,3Cを発光させる。プリンタエンジン制御部60は、用紙検出センサ40の検出結果に基づき、高圧制御部100に対して帯電バイアス、現像バイアス、転写バイアス等の制御値を送る。高圧制御部100は、帯電バイアス発生部170と、現像バイアス発生部180と、転写バイアス発生部190とに信号を送る。帯電バイアス発生部170、及び現像バイアス発生部180は、各チャンネルの現像器2=2K,2Y,2M,2Cの各帯電ローラ36=36K,36Y,36M,36C及び各現像ローラ34=34K,34Y,34M,34Cに対してバイアスを印加する。転写バイアス発生部190は、各チャンネルの転写ローラ5=5K,5Y,5M,5Cに対して転写バイアスを印加する。用紙検出センサ40は、転写バイアスの発生タイミングを調整するために用いられる。プリンタエンジン制御部60は、記憶手段71に記憶された情報に基づき、ホッピングモータ72、レジストモータ73、ベルトモータ74、定着器ヒータモータ75、及び各チャンネルのドラムモータ76=76K,76Y,76M,76Cを所定のタイミングで駆動する。定着器ヒータ77は、サーミスタ78の検出値に応じてプリンタエンジン制御部60によって温度制御される。電源制御装置の構成図1は、本発明の実施例1における電源制御装置の概略を示すブロック図である。高圧出力の目標電圧を設定する目標値設定手段であるプリンタエンジン制御部60は、リセット信号RESETを出力する出力ポートOUT1、及びシリアル通信手段61等を有し、これらの出力ポートOUT1及びシリアル通信手段61に、本実施例1の電源制御装置80が接続されている。本実施例1の電源制御装置80は、例えば、図4中の高圧制御部100及び転写バイアス発生部190により構成され、プリンタエンジン制御部60の出力ポートOUT1から供給される制御信号であるリセット信号RESETと、シリアル通信手段61から供給される制御信号とを入力して直流以下DCという。の高圧電圧を生成し、転写4チャンネルであるシアンC、マゼンタM、イエローY、及びブラックKの出力負荷ZL=ZLC,ZLM,ZLY,ZLKである各色の転写ローラ5=5C,5M,5Y,5Kに対して転写バイアスを供給する装置である。なお、図1において、転写4チャンネルについて並置されているブロックについては重ねて図示され、複数のチャンネルで共通の部分については1つのブロックとして図示されている。電源制御装置80は、各チャンネル共通の一定周波数例えば、50MHzの基準クロック以下単にクロックという。CLKを発生する発振手段である発振器90と、各チャンネル共通のDC24Vを供給するDC電源95とを有し、その発振器90の出力側に、各チャンネル共通の高圧制御部100が接続されている。DC電源95及び高圧制御部100の出力側には、各チャンネルの圧電トランス高圧回路200=200C,200M,200Y,200Kが接続されている。各チャンネルの高圧制御部100は、プリンタエンジン制御部60から供給される制御信号に基づき、発振器90から供給されるクロックCLKを分周して4チャンネルの圧電トランス用駆動パルスS100=S100C,S100M,S100Y,S100Kを出力する回路である。この各高圧制御部100は、クロックCLKを入力するクロック入力ポートCLK_IN、プリンタエンジン制御部60の出力ポートOUT1から出力されるリセット信号RESETを入力するリセット入力ポートIN11、プリンタエンジン制御部60のシリアル通信手段61に接続されたシリアル通信手段101、4チャンネルの駆動パルスS100を出力する4チャンネルの出力ポートOUT11=OUT11C,OUT11M,OUT11Y,OUT11K、及び、入力される4チャンネルのアナログ出力電圧S240=S240C,S240M,S240Y,S240Kを検出してデジタル信号に変換する変換手段である4チャンネルのアナログ/デジタルコンバータ以下ADCという。102=102C,102M,102Y,102K等を有している。各チャンネルのADC102は、例えば、12ビットbitの分解能を有している。この各チャンネルの高圧制御部100は、例えば、特定の用途向けに複数機能の回路を1つにまとめた集積回路であるエーシックApplicationSpecificIntegratedCircuit、以下ASICという。、中央処理装置以下CPUという。を内蔵したマイクロプロセッサ、あるいは、ユーザが独自の論理回路を書き込むことができるゲートアレイの一種であるフィールドプログラマブルゲートアレイFieldProgrammableGateArray、以下FPGAという。等により構成されている。4チャンネルの圧電トランス高圧回路200=200C,200M,200Y,200Kは、4チャンネルの高圧制御部100の各出力ポートOUT11及びDC電源95の出力側に接続されたスイッチング手段である4チャンネルの圧電トランス駆動回路210=210C,210M,210Y,210Kと、4チャンネルの圧電トランス220=220C,220M,220Y,220Kと、整流手段である4チャンネルの整流回路230=230C,230M,230Y,230Kと、4チャンネルの出力電圧供給手段240=240C,240M,240Y,240Kとを有している。各チャンネルの圧電トランス駆動回路210は、高圧制御部100における各チャンネルの出力ポートOUT11から出力される各チャンネルの駆動パルスS100と、DC電源95から供給されるDC24Vとに基づき、スイッチング素子を用いて駆動電圧を出力する回路であり、この出力側に各チャンネルの圧電トランス220が接続されている。各チャンネルの圧電トランス220は、セラミック等の圧電振動子の共振現象を利用して入力信号である駆動電圧の昇圧を行い、出力信号である交流以下ACという。の高電圧を出力するトランスであり、この出力側に各チャンネルの整流回路230及び各チャンネルの出力電圧供給手段240が接続されている。各チャンネルの整流回路230は、各チャンネルの圧電トランス220から出力されたACの高電圧をDCの高電圧に変換して各チャンネルの出力負荷ZLへ供給する回路である。各チャンネルの出力電圧供給手段240は、各チャンネルの整流回路230へ出力電流を供給する各チャンネルの出力電流供給手段241=241C,241M,241Y,241Kと、その各チャンネルの出力電流を各チャンネルの出力電圧S240=S240C,S240M,S240Y,S240Kに変換して各チャンネルのADC102へ出力する各チャンネルの電流電圧変換手段242=242C,242M,242Y,242Kとにより構成されている。なお、高圧制御部100は、電源制御装置80内に設けられているが、プリンタエンジン制御部60内の大規模集積回路以下LSIという。中に設けても良い。図2は、図1の電源制御装置80における詳細な構成例を示す回路図である。更に、図5は、図2中の圧電トランス220における出力電圧/周波数の特性図である。図2では、説明を簡単にするために、高圧制御部100において、4チャンネルの出力ポートOUT11C,OUT11M,OUT11Y,OUT11Kのうちの1チャンネル分の出力ポートOUT11と、4チャンネルのADC102C,102M,102Y,102Kのうちの1チャンネル分のADC102とが図示されている。更に、4チャンネルの同一回路構成の圧電トランス高圧回路200C,200M,200Y,200Kのうちの1チャンネル分の圧電トランス高圧回路200が図示されている。図2に示すように、プリンタエンジン制御部60のシリアル通信手段61と、高圧制御部100のシリアル通信手段101とは、3本の信号線例えば、SCLK線、SDI線、及びSDO線により接続されている。SCLK線は、後述する転送データに周期したクロックをプリンタエンジン制御部60から高圧制御部100へ出力するシリアルクロックSCLKの信号線である。SDI線は、高圧制御部100にデータを入力するシリアルデータインプット信号SDIであって、シリアルクロックSCLKに同期してデータをプリンタエンジン制御部60から高圧制御部100へ送信する信号線である。更に、SDO線は、高圧制御部100からシリアルクロックSCLKに同期して出力されるシリアルデータアウトプット信号SDOであって、シリアルクロックSCLKに同期してデータを送信する信号線である。この3線式のシリアル通信は、公知の通信であるので詳細は省く。画像形成装置1の高圧出力のオン/オフ以下ON/OFFという。タイミングの精度はmsecオーダであるので、シリアル通信によるμsecオーダでの通信速度であっても問題はない。高圧制御部100にクロックCLKを供給する発振器90は、電源91から供給されるDC3.3Vにより動作して発振周波数50MHzのクロックCLKを発生する回路であり、DC3.3Vが印加される電源端子VDD、DC3.3Vが印加される出力イネーブル端子OE、クロックCLKを出力するクロック出力端子CLK_OUT、及び接地されたグランド端子GNDを有している。クロック出力端子CLK_OUTは、抵抗92を介して、高圧制御部100のクロック入力ポートCLK_INに接続されている。クロックCLKに同期して動作する高圧制御部100において、駆動パルスS100を出力する出力ポートOUT11には、圧電トランス高圧回路200内の抵抗201を介して、圧電トランス駆動回路210が接続され、この圧電トランス駆動回路210にDC電源95が接続されている。DC電源95は、例えば、図示しない低圧電源装置から商用電源であるAC1OOVを変圧整流することにより供給されるDC24Vの電源である。圧電トランス駆動回路210は、スイッチング素子であるパワートランジスタ例えば、NチャネルパワーMOSFET以下NMOSという。211を有し、このNMOS211のゲートソース間に、短絡防止用の抵抗212が接続されている。NMOS211のドレインは、インダクタコイル213を介してDC24VのDC電源95に接続されている。NMOS211のドレインソース間には、コンデンサ214が並列に接続され、このコンデンサ214及びインダクタ213により共振回路が構成されている。NMOS211のゲートに、高圧制御部100からの駆動パルスS100が入力されると、このNMOS211によりDC24Vがスイッチングされ、これが共振回路により共振されてピークがAC100V程度の正弦半波の駆動電圧が出力される。共振回路の出力側には、圧電トランス220の1次側の入力端子221が接続され、この2次側の出力端子222から、NMOS211のスイッチング周波数に応じて0~数kVのAC高電圧が出力される構成になっている。2次側の出力端子222の出力電圧特性は、図5に示すように、周波数によって異なり、NMOS211のスイッチング周波数により昇圧比が決定される。即ち、圧電トランス220において駆動周波数に対する出力電圧の関係を示す周波数特性は、図5に示すように、ある圧電トランス220-1においては、周波数fxで出力電圧が極大値を取り、別の圧電トランス220-2においては、周波数fyで出力電圧が極大値を取る。このように、圧電トランス220-1,220-2の製造ばらつきによって、異なる周波数特性を有している。これは、製造時の圧電トランス220の大きさにばらつきが生じるためであり、ばらつきの範囲は例えば周波数にして±4程度である。本実施例1において、出力電圧の制御は、周波数が高い図5の右側の特性を有する周波数で圧電トランス220を駆動し、駆動周波数を下げていくことにより、出力電圧を上昇させ、結果、出力電流も増大させ、目標の出力電流を得るような制御を行う構成になっている。圧電トランス220の2次側の出力端子222には、AC/DC変換用の整流回路230が接続されている。整流回路230は、圧電トランス220の2次側の出力端子222から出力されたAC高電圧をDC高電圧に変換して出力する回路であり、ダイオード231,232及びコンデンサ233により構成されている。整流回路230の出力側には、抵抗234を介して出力負荷ZLである転写ローラ5が接続されている。出力電圧供給手段240は、コンデンサ243,245と、DC電源95からのDC24Vの電源電圧が印加される演算増幅器以下オペアンプという。244と、抵抗246とにより構成されている。オペアンプ244は、入力端子が、接地され、-入力端子が、整流回路230内のダイオード231のアノード及びコンデンサ233に接続され、この入力端子及び-入力端子間に、オペアンプ出力平滑用のコンデンサ243が接続されている。オペアンプ244の-入力端子と出力端子との間には、抵抗246が接続され、この抵抗246と並列に、オペアンプ出力平滑用のコンデンサ245が接続されている。オペアンプ244の出力端子から出力される電流は、抵抗246を介して、整流回路230内のダイオード231のアノードへ供給される。オペアンプ244の入力端子は接地されているので、-入力端子の電圧レベルが0Vとなり、オペアンプ244の出力信号は、整流回路230に流れる電流に応じた電圧となる。例えば、抵抗246の抵抗値が33kΩの場合に、オペアンプ244から整流回路230へ供給される電流が10μAだとした場合に、オペアンプ244の出力電圧S240は0.33Vとなる。そのため、オペアンプ244は、圧電トランス220が圧電トランス駆動回路210によって駆動されて出力される電流に応じた電圧を、高圧制御部100内のADC102へ出力することとなる。例えば、抵抗246が前記の33kΩであった場合には、オペアンプ244は、出力電流0~100μAに対して、0~3.3Vの出力電圧S240を出力する。電源制御装置内の制御部の構成図6は、図2中の高圧制御部100を示す構成図である。高圧制御部100は、例えば、ASICにより構成されており、ハードウェア記述言語等により記述されてASIC化されている。これに入力されるクロックCLK及びリセット信号RESETのうち、クロックCLKは同期回路を構成する後述する各回路ブロックに供給され、リセット信号RESETは初期化のために各回路ブロックに供給される。高圧制御部100は、シアンC、マゼンタM、イエローY及びブラックKの4チャンネル分のアナログ出力電圧S240=S240C,S240M,S240Y,S240Kをデジタル信号に変換する4チャンネルのADC102=102C,102M,102Y,102Kと、シリアル通信手段101から入力されるシリアル通信信号SCLK,SDI,SDOを受信する8bitの通信データ処理部103とを有している。4チャンネルのADC102の出力側及び通信データ処理部103の出力側には、4チャンネルの演算器104-1と、比較手段である4チャンネルの比較器105とが接続されている。4チャンネルの演算器104-1の出力側には、セレクタ106-1が接続され、このセレクタ106-1の出力側に、第2のゲイン切換手段であるテーブルレジスタ107-1が接続されている。セレクタ106-1に対応して他のセレクタ106-2が設けられている。このセレクタ106-2の出力側には、第1のゲイン切換手段であるテーブルレジスタ107-2が接続され、これらのテーブルレジスタ107-1,107-2の出力側に、乗算手段である4チャンネルの16bit乗算器108が接続されている。セレクタ106-1,106-2の入力側には、タイマ111が接続され、このタイマ111、4チャンネルの比較器105、及び4チャンネルの乗算器108の出力側に、4チャンネルの演算器104-2が接続されている。4チャンネルの演算器104-2の入力側には、分周比の上限値を保持する9bitのカウンタ上限値レジスタ109と、分周比の下限値を保持する9bitのカウンタ下限値レジスタ110とが接続されると共に、この演算器104-2の入出力側にも、第1の分周比を保持する第1の分周比保持手段である4チャンネルの19bitレジスタ112-1が接続されている。4チャンネルの19bitレジスタ112-1の出力側には、セレクタ106-2、4チャンネルの誤差保持レジスタ113、第1の演算手段である4チャンネルの演算器104-3が接続されている。この4チャンネルの演算器104-3の入力側には、圧電トランス220における周波数特性のばらつきを補正するための分周比の第1の補正値をそれぞれ格納する補正値格納手段である4チャンネルの補正値レジスタ114も接続されている。4チャンネルの演算器104-3の出力側には、第2の分周比を保持する第2の分周比保持手段である4チャンネルの9bitレジスタ112-2が接続され、この4チャンネルの9bitレジスタ112-2の出力側に、4チャンネルの1加算器115及び4チャンネルの分周セレクタ116が接続されている。4チャンネルの1加算器115の出力側は、4チャンネルの分周セレクタ116に接続されている。4チャンネルの分周セレクタ116の出力側には、分周手段である4チャンネルの分周器117が接続され、この4チャンネルの分周器117の出力側に、4チャンネルの駆動パルスS100=S100C,S100M,S100Y,S100Kを出力する4チャンネルの出力セレクタ118が接続されている。4チャンネルの出力セレクタ118の出力側には、4チャンネルの演算器104-1、4チャンネルの誤差保持レジスタ113、及び4チャンネルの出力ポートOUT11=11C,11M,11Y,11Kが接続されている。高圧制御部100において、変換手段であるADC102、比較手段である比較器105、及び補正値格納手段である補正値レジスタ114以外の大部分の回路により、制御手段が構成されている。この制御手段では、比較器105から出力される比較結果と、補正値レジスタ114に格納された第1の補正値とに基づき、分周手段である分周器117に与える分周比の値を変更して分周比を決定し、その決定された分周比に基づいて圧電トランス220を制御する機能を有している。以下、この高圧制御部100内の各回路の機能を、図7-1、図7-2及び図8を参照しつつ説明する。図7-1は、図6中のテーブルレジスタ107-1の入出力値を示す図であり、図7-2は、図6中のテーブルレジスタ107-2の入出力値を示す図である。更に、図8は、図6中のタイマ111の出力パルスS111-1=S111-1C,S111-1M,S111-1Y,S111-1K,S111-2=S111-2C,S111-2M,S111-2Y,S111-2Kを示すタイミングチャートである。シリアル通信手段101に接続された通信データ処理部103は、プリンタエンジン制御部60のシリアル通信手段61から受信したシリアル通信信号SCLK,SDI,SDOに応じて、目標電流出力値に応じた8bit値を4チャンネルの比較器105へ出力し、4チャンネルの比較器105及び4チャンネルの出力セレクタ118に与えるON/OFF信号S103をH/L切り替える。シリアル通信は公知の3線式のインタフェースでコマンド値とデータ値との組で送信される。目標電流値設定コマンドに対しては目標電流値設定データ8bitとの組でデータが送信され、高圧出力オンオフに対してはオンコマンド、オフコマンド値が送信され、ダミーデータ例えば、16進の00hex等が対で送信される。4チャンネルの比較器105は、4チャンネルのADC102の上位8bitと、通信データ処理部103から出力される目標電流相当値である8bitデータとを比較し、C,M,Y,Kの4チャンネルの比較結果を4チャンネルの演算器104-2へ出力する。各比較結果は2bitであり、以下のようになる。ON/OFF信号S103がHの時通信データ処理部103の出力値>ADC102の出力値上位8bit:01b通信データ処理部103の出力値=ADC102の出力値上位8bit:10b通信データ処理部103の出力値<ADC102の出力値上位8bit:00bON/OFF信号S103がL時:常に00b4チャンネルの乗算器108は、テーブルレジスタ107-1からの図7-1の8bit出力値と、テーブルレジスタ107-2からの図7-2の8bit出力値とを乗算し、乗算結果の16bit値を4チャンネルの演算器104-2へ出力する。4チャンネルのADC102は、電流電圧変換手段242からの4チャンネルの出力電圧S240を所定CLKサイクル毎に12bitのデジタルデータに変換し、4チャンネルの演算器104-1へ出力すると共に、その12bitの上位8bitだけ4チャンネルの比較器105へ出力する。ADC変換は、4チャンネルを順次変換し、次のサイクルまでの間は前回の変換値を保持する。4チャンネルの演算器104-1は、ADC102から出力される12bitのデータを、通信データ処理部103から出力される8bitのデータで除算し、この除算結果の整数値を5bitでセレクタ106-1へ出力する。演算器104-1の除算は、出力セレクタ118から出力される4チャンネルの駆動パルスS100の立ち上がりをトリガとして行い、駆動パルスS100のパルス周期毎に値を更新し、更新以外の間は5bit値を保持する。セレクタ106-1は、タイマ111から出力される図8に示す4チャンネルの出力パルスS111-1=S111-1C,S111-1M,S111-1Y,S111-1Kによって、演算器104-1のシアンチャンネル出力信号、マゼンタチャンネル出力信号、イエローチャンネル出力信号、又はブラックチャンネル出力信号の4つを切り替え、テーブルレジスタ107-1へ出力する。図8に示すように、セレクタ106-1は、出力パルスS111-1=S111-1C,S111-1M,S111-1Y,S111-1KのHが出力された時に、その色のチャンネル出力信号を選択し、常に4チャンネルのいずれか1チャンネルを選択する。セレクタ106-2は、19bitレジスタ112-1から出力される19bitの出力信号のうちの上位5bitが4チャンネル分入力され、タイマ111から出力される図8に示す4チャンネルの出力パルスS111-1=S111-1C,S111-1M,S111-1Y,S111-1Kに基づき、その入力4チャンネル分のうち1チャンネル分の5bitをテーブルレジスタ107-2へ出力する。テーブルレジスタ107-1には、図7-1に示すように、5bitのアドレスと8bitのデータの組が予め記憶されており、セレクタ106-1から出力される5bitのデータが入力されると、このデータに応じた8bitのデータを4チャンネルの乗算器108へ出力する。同様に、テーブルレジスタ107-2には、図7-2に示すように、5bitのアドレスと8bitのデータの組が予め記憶されており、セレクタ106-2から出力される5bitのデータが入力されると、このデータに応じた8bitのデータを4チャンネルの乗算器108へ出力する。タイマ111は、図8に示すように、4チャンネルの演算器104-2の演算を行うための4チャンネルの出力パルスS111-2=S111-2C,S111-2M,S111-2Y,S111-2Kと、セレクタ106-1,106-2でチャンネルを選択するための4チャンネルの出力パルスS111-1=S111-1C,S111-1M,S111-1Y,S111-1Kとを、等間隔周期にて出力する。各出力パルスS111-1=S111-1C,S111-1M,S111-1Y,S111-1K,S111-2=S111-2C,S111-2M,S111-2Y,S111-2Kの周期は、任意に設定されるが、本実施例1では例えば140μsecである。この周期値は100~200μsec程度が望ましいが、他のパラメータもその周期において最適値が異なるので、適宜設定する必要がある。4チャンネルの演算器104-2は、タイマ111から出力される4チャンネルの出力パルスS111-2の立ち上がりエッジ毎に演算を行う。演算は、比較器105の比較結果に応じて、4チャンネルの乗算器108の16bit出力値と、4チャンネルの19bitレジスタ112-1の19bitの値とを加減算して行う。4チャンネルの19bitレジスタ112-1は、上位9bitが分周比整数値を示し、下位10bitが分周比小数部を示す。小数部は10bit値/1024値となる。演算器104-2は、演算更新時に、カウンタ下限値レジスタ110から与えられる9bitのカウンタ下限値と、19bitレジスタ112-1の上位9bitの値とを比較し、カウンタ下限値<19bitレジスタ上位9bitの場合に、19bitレジスタ112-1の上位9bitにカウンタ下限値レジスタ110の値、下位10bitに000hexを設定する。更に、演算器104-2は、演算更新時に、カウンタ上限値レジスタ109から与えられる9bitのカウンタ上限値と、19bitレジスタ112-1の上位9bitの値とを比較し、カウンタ上限値<19bitレジスタ上位9bitの場合に、19bitレジスタ112-1の上位9bitにカウンタ上限値レジスタ109の値、下位10bitに3FFhexを設定する。4チャンネルの誤差保持レジスタ113は、10bitのレジスタ113aと1bitのオーバフローフラグ113bとにより構成され、リセット信号RESET入力時、及び通信データ処理部103から出力されるON/OFF信号S103がLの時に、10bitのレジスタ値と1bitのフラグ値が全て0に初期化される。4チャンネルの誤差保持レジスタ113は、4チャンネルの出力セレクタ118から出力される駆動パルスS100の立ち上がりエッジ入力で、19bitレジスタ112-1から出力される下位10bit値と、この誤差保持レジスタ113内の10bitレジスタ113aの値とを加算し、この加算結果を10bitレジスタ値として保持する。誤差保持レジスタ113は、更に、前記加算時に桁上がりが発生した場合に、オーバフローフラグ113aに1をセットし、桁上がりが無い場合には、オーバフローフラグ113bを0にクリアする。この誤差保持レジスタ113では、オーバフローフラグ113bの値が1の場合に、選択信号selectとしてHを分周セレクタ116へ出力し、オーバフローフラグ113bが0の場合に、選択信号selectとしてLを分周セレクタ116へ出力する。4チャンネルの補正値レジスタ114は、5bitの不揮発性メモリ等で構成され、19bitレジスタ112-1の上位9bitの整数値に対しての補正値を記憶する。この4チャンネルの補正値レジスタ114では、各色4色の補正値を符号付き5bit値、-16~15の値で保持し、4チャンネルの演算器104-3に与える。4チャンネルの演算器104-3は、4チャンネルの19bitレジスタ112-1の上位9bitと、4チャンネルの補正値レジスタ114の5bitとを入力し、両入力値を加算して、加算結果である補正された分周比整数値を示す9bit値を9bitレジスタ112-2へ出力する。4チャンネルの9bitレジスタ112-2は、補正された分周比整数値を示す9bit値を保持し、4チャンネルの1加算器115及び4チャンネルの分周セレクタ11へ出力する。4チャンネルの1加算器115は、4チャンネルの9bitレジスタ112-2から出力される分周比整数値を示す9bit値を入力し、この9bit値に対して1加算した9bit値を4チャンネルの分周セレクタ116へ出力する。4チャンネルの分周セレクタ116は、4チャンネルの9bitレジスタ112-2の値9bitと、4チャンネルの1加算器115の加算値9bitとを入力し、4チャンネルの誤差保持レジスタ113から出力されるオーバフロー信号である選択信号selectに基づき、両入力値のいずれか一方を選択し即ち、選択信号selectがHの時は1加算器115の加算値9bitを選択し、Lの時は9bitレジスタ112-2の値9bitを選択し、4チャンネルの分周器117へ出力する。4チャンネルの分周器117は、クロックCLKの立ち上がりでカウントアップする9bitカウンタを備え、4チャンネルの分周セレクタ116からの9bit出力値、及び9bit出力値を約30にした値、正確には9bit出力値の1/4値、1/32値、1/64値の和、即ち分周セレクタ116の9bit出力値をそれぞれ右シフト2bit、右シフト5bit、右シフト6bitした値との比較を行い、分周セレクタ116の出力値の30値と等しくなった時にこの分周器出力値をLとし、分周セレクタ116の出力値と等しくなった時にこの分周器出力値をHにすると同時に、内部カウンタを0クリアする。以上の動作によって分周器117は、クロックCLKを分周セレクタ116の出力値で分周した周波数で約30のONデューティのパルスを、4チャンネルの出力セレクタ118へ出力する。本実施例1では、50MHzのクロックCLKを圧電トランス駆動周波数である約108~130kHzに分周するため、分周比は384180hex~463lCFhex程度の範囲となるので、正確にはデューティは29.3~30.0となる。この範囲のデューティ変動は、本実施例1の回路においては出力電圧変動に殆ど影響を及ぼさない。又、本実施例1においては、1サイクルで演算できる例として、前記シフト値の和で表わしたが、分周パルス周波数は100kHz台と動作周波数50MHzに対して十分低いので、正確に30となる演算を用いることも可能である。4チャンネルの出力セレクタ118は、通信データ処理部103から出力されるON/OFF信号S103である選択信号selectがHの時に、分周器117の出力パルスを選択し、駆動パルスS100=S100C,S100M,S100Y,S100Kとして出力ポートOUT11=OUT11C,OUT11M,OUT11Y,OUT11Kへ出力し、選択信号selectがLの時に、Lを選択するので、駆動パルスS100を出力しない。即ち、分周器117は、リセット信号RESETによるリセット後、内部カウンタ初期値の分周比で常にパルスを出力セレクタ118へ出力するが、出力セレクタ118は、通信データ処理部103から与えられるON/OFF信号S103である選択信号selectがL=オフの間は駆動パルスS100を出力しない。画像形成装置の全体の動作図3及び図4において、画像形成装置1は、図示しない外部機器からホストインタフェース部51を介してPDLPageDescriptionLanguage、ページ記述言語等で記述された印刷データが入力されると、この印刷データは、コマンド/画像処理部52によってビットマップデータ画像データに変換され、LEDヘッドインタフェース部53及びプリンタエンジン制御部60へ送られる。プリンタエンジン制御部60により、サーミスタ78の検知値に応じて定着器18内のヒータ77が制御され、定着器18内の熱定着ローラが所定の温度になり、印字動作が開始される。給紙カセット13にセットされた用紙15は、ホッピングローラ14で給紙される。以降説明する画像形成動作に同期したタイミングで、レジストローラ16,17によって用紙15が転写ベルト8上に搬送される。各色の現像器2=2K,2Y,2M,2Cにおいて、電子写真プロセスにより、各感光体ドラム32=32K,32Y,32M,32Cにトナー像が形成される。この時、前記ビットマップデータに応じて各LEDヘッド3=3K,3M,3Y,3Cが点灯される。各色の現像器2によって現像されたトナー像は、電源装置80から各転写ローラ5=5K,5Y,5M,5Cに印加された高電圧のDCバイアスにより、転写ベルト8上を搬送される用紙15に転写される。用紙15に4色のトナー像が転写された後、定着器18によって定着されて排紙される。電源制御装置の動作先ず、図1の電源制御装置80における電源制御方法の概略の動作を説明する。図1の電源制御装置80は、例えば、4出力の転写高圧用の電源制御装置である。カラー画像形成装置1において、転写はシアンC、マゼンタM、イエローY、及びブラックKの4チャンネル出力となり、4チャンネルとも同じ構成となるので、1チャンネルのみ説明する。プリンタエンジン制御部60は、シリアル通信手段61により、高圧制御部100のシリアル通信手段101に対して所定のコマンドデータを送信する。このコマンドデータは、高圧出力チャンネルを指定するコマンドと、高圧目標電流値に対応する8bitデータとであり、高圧出力に先立って送信される。データ値は、高圧制御部100内のADC102の検出値に対応するものである。高圧制御部100内の出力ポートOUT11は、Lレベルを維持する。高圧制御部100は、シリアル通信手段61から高圧出力オンを指示するコマンドを受信すると、発振器90から出力されるクロックCLKを分周した駆動パルスS100を出力ポートOUT11から出力し、圧電トランス駆動回路210に与える。高圧制御部100は、ADC102の検出値によって分周比を変化させる。詳細は後述する。圧電トランス駆動回路210は、高圧制御部100からの駆動パルスS100により、DC電源95から供給されるDC24Vの電圧をスイッチングし、圧電トランス220の1次側を駆動してこの圧電トランス220の2次側からACの高電圧を出力させる。このACの高電圧は、整流回路230により整流されてDC高電圧に変換され、出力負荷ZLへ供給される。この時、出力電圧供給手段240内の出力電流供給手段241は、整流回路230に対して電流を供給する。この電流は、出力電圧供給手段240内の電流電圧変換手段310により電圧に変換され、この出力電圧S240が高圧制御部100内のADC102に入力されてデジタルデータに変換される。高圧制御部100は、ADC102で変換されたデジタルデータと、プリンタエンジン制御部60から指示された目標電流相当電圧値に相当するデジタルデータとを比較し、両者が等しくなるように、出力ポートOUT11から出力する駆動パルスS100の出力周波数を制御する。次に、図2の電源制御装置80における電源制御方法の詳細な動作を説明する。プリンタエンジン制御部60は、出力ポートOUT1から出力するリセット信号RESETをLにして、高圧制御部100の諸処の設定をリセットする。このリセット動作により、出力ポートOUT11から出力される駆動パルスS100の分周比等が初期値に設定される。高圧制御部100は、クロック入力ポートCLK_INから入力される発振器90のクロックCLKを、初期値の分周比、ONデューティ30で分周する。但し、高圧制御部100は、プリンタエンジン制御部60から高圧オンのコマンドを受信するまでは、分周された駆動パルスS100を出力ポートOUT11から出力せず、出力ポートOUT11をLレベルに保持する。プリンタエンジン制御部60は、シリアル通信手段61により、同期クロックであるシリアルクロックSCLKを出力すると共に、このシリアルクロックSCLKに同期してシリアルデータインプット信号SDIを出力し、高圧出力目標電流を設定する任意のコマンドと目標ADC検出値である8bitデータを、高圧制御部100へ送信する。例えば、10μAの場合には0.33Vの検出電圧となり、この場合3.3V8bitであるので、送信データはlAHとなる。高圧制御部100のクロック入力ポートCLK_INには、抵抗92を介して発振器90が接続されている。発振器90は、電源端子VDDとアウトプットイネーブル端子OEに、電源91のDC3.3Vが供給され、電源投入直後から50MHz、周期20nsecのクロックCLKをクロック出力端子CLK_OUTから出力し、高圧制御部100のクロック入力ポートCLK_INへ供給する。高圧制御部100の出力ポートOUT11がLに保持されている間、圧電トランス駆動回路210内のNMOS211はオフしているので、圧電トランス220の1次側入力端子221には、DC電源95から供給されるDC24Vがそのまま印加される。この状態では、DC24Vの電流値はほぼ0であり、圧電トランス220も振動していないので、圧電トランス220の2次側出力端子222の出力電圧は0V、出力電流は0Aである。そのため、出力電圧供給手段240を構成するオペアンプ244のアナログ出力電圧S240は、VOLレベルである。高圧制御部100内のADC102により、アナログ出力電圧S240をデジタル値に変換した結果も、000hex12bitとなる。所定のタイミング即ち、用紙検出センサ40が用紙15を検出した後、用紙15が転写ローラ5Kと感光体ドラム32Kのニップ部に到達するタイミングで、プリンタエンジン制御部60は、高圧制御部100に対して高圧のオンを指示するコマンドをシリアル通信手段61により送信する。高圧制御部100は、シリアル通信手段101により前記コマンドを受信し、この受信データを処理した後、直ちに、初期値にて分周した駆動パルスS100を出力ポートOUT11から出力する。本実施例1では、初期値は384分周であり、1周期7.68μsec、ONデューティ29の駆動パルスS100である。出力ポートOUT11から出力された駆動パルスS100により、圧電トランス駆動回路210内のNMOS211がスイッチングされ、インダクタ213とコンデンサ214及び圧電トランス220により、この圧電トランス220の1次側入力端子221に数十Vの半波正弦波形が印加される。これにより、圧電トランス220が振動して2次側出力端子222には、昇圧されたAC電圧が発生する。但し、384分周、130kHzの駆動周波数では、AC100V程度の出力電圧であり、出力電流が微小であるので、出力電圧供給手段240内の抵抗246を流れる電流は殆ど無く、ADC102に入力されるオペアンプ244の出力電圧S240は0V近辺のままである。詳細は後述するが、高圧制御部100は、ADC102に入力される出力電圧S240を所定周期毎にサンプリングする。所定周期は制御周期本実施例1では140μsecより短い時間で4チャンネル共検出できればよく、本実施例1では128サイクル、2.56μsecである。ADC102において、2.56μsec周期でアナログ/デジタル変換を行い、C、M、Y、Kの各チャンネルを順次変換するので、10.24μsec周期にて4チャンネルの検出変換が行われる。検出結果は12bitで保持される。高圧制御部100は、保持した12bit値の上位8bitと、前記送信データで入力された8bit設定値とを比較し、設定値>検出値の場合に、駆動パルスS100の駆動周波数を下げるように制御し、設定値<検出値の場合に、駆動周波数を上げるように制御する。又、設定値=検出値の場合に、駆動周波数を一定とする。周波数制御値は、9bitの整数部と10bitの小数部を有するので、最小分解能は0.33Hzとなり、出力電圧供給手段240に実装されるコンデンサ243により、フィードバック電圧S240であるADC入力値が平滑化される。そのため、設定値=検出値となる状態で駆動周波数が安定し、定電流制御される。この時にオペアンプ244の出力電圧S240は、0.336Vとなる。電源制御装置内の高圧制御部の動作電源制御装置80内における図6の高圧制御部100の動作を説明する。プリンタエンジン制御部60から高圧制御部100の入力ポートIN11にリセット信号RESETが入力されると、各カウンタ値等が初期化される。演算器104-2は、カウンタ下限値レジスタ110の9bit値を上位9bit、下位10bitには0とした19bit値を、19bitレジスタA112-1にセットする。初期値の19bit値は、60000hexとなる。C、M、Y、Kの4チャンネルの補正値レジスタ114は、各5bitの符号付きデータを保持する。例えば、Cが00hex、Mが08hex、Yが18hex、Kが01hexを保持する。4チャンネルの演算器104-3は、4チャンネルの19bitレジスタ112-1の値と4チャンネルの補正値レジスタ114の値とを加算し、加算結果を4チャンネルの9bitレジスタ112-2へ出力する。4チャンネルの9bitレジスタ112-2は、前記加算結果を保持する。例えば、4チャンネルの9bitレジスタ112-2のうち、Cが180hex、Mが188hex、Yが178hex、Kが181hexを保持する。4チャンネルの9bitレジスタ112-2の値は、4チャンネルの1加算器115により1加算され、この加算値と、各9bitレジスタ112-2の値とが、4チャンネルの分周セレクタ116に入力される。この入力値はそれぞれCが180/181hex、Mが188/189hex、Yが178/179hex、Kが181/182hexとなる。初期状態のリセット信号RESET入力後では、9bitレジスタ112-2の9bit値例えば、Cの場合180hexが、分周セレクタ116を介して、分周器117に入力される。分周器117は、0から180hexまでクロックCLKをカウントする毎にパルスを出力させる。これにより、384分周、30デューティのパルスが分周器117から出力される。出力セレクタ118は、通信データ処理部103から出力されるON/OFF信号S103がオン=Hとなった場合に駆動パルスS100を出力し、そうでない場合は出力Lを保持する。19bitレジスタ112-1の下位10bitは、小数点以下の分周比を示すカウンタである。分周比は、180hex384分周から開始し、181hex385分周となるまでの間、誤差保持レジスタ113により、小数点以下を示す値の誤差を加算し、誤差加算結果が1以上となった時にパルスの分周比を1加算する。例えば、19bitレジスタ112-1の値が60200hexの場合、整数部9bit値は180hex、小数部10bit値は200hexとなる。この状態にて誤差保持レジスタ113の値が000hexl0bit、オーバフローフラグ0の場合、19bitレジスタ112-1の上位9bitが、補正値レジスタ114の値で補正され、演算器104-3を介して9bitレジスタ112-2の出力値が分周セレクタ116で選択されて分周器117に入力される。これが分周器117で分周され、180hex384分周、130.208kHzの駆動パルスS100が、出力セレクタ118を介して出力される。出力された駆動パルスS100は、出力ポートOUT11から出力されて圧電トランス駆動回路210に印加されると同時に、高圧制御部100内の誤差保持レジスタ113にも入力される。誤差保持レジスタ113は、000hexl0bit値と、19bitレジスタ112-1の下位10bitの200hexとを加算し、加算結果200hexを保持し、オーバフローフラグ113bをLとする。以降同様に、次の駆動パルス出力時は、小数部200hexと誤差保持レジスタ値200hexとを加算して400hexとなり、10bitレジスタ値の保持レンジは000~3FFとなるので、誤差保持レジスタ113の値を000hexとして、オーバフローフラグ113bをHにする。19bitレジスタ112-1から出力されるパルスの周波数指示値は、整数部が180hex384で小数部が200hex512であり、実数値としては384.5となる。前述したように、この場合は、384分周のパルスと385分周のパルスとが交互に出力され、分周比平均は384.5となる。又、小数部が180hexである場合は、誤差保持レジスタ113の値が000hex、180hex、300hex、080hexとなり、300hexから080hexとなる時に、オーバフローフラグ113bがHとなる。整数部をNとした場合に、N分周、N分周、N分周、N1分周と分周比が変化し、分周比平均は最終的に、N384/1024となる。19bitレジスタ112-1の分周比指示値は、演算器104-2により更新される。この更新処理を以下説明する。通信データ処理部103が高圧ON/OFF信号S103をLにしている間は、出力セレクタ118がLを出力し、圧電トランス駆動回路210がオフ状態になる。画像形成装置1が印字動作を開始し、転写バイアスを出力するために、最初に転写目標電流に相当する8bit値を所定のコマンドで、プリンタエンジン制御部60からシリアル通信信号SCLK,SDI,SDOにて高圧制御部100へ送信する。高圧制御部100内の通信データ処理部103は、前記コマンドデータを受信すると、8bitのデータを出力する。例えば、ADC入力レンジ0~3.3V、出力電流範囲0~100μAとなるように各回路定数が設定されたとする。図2中の抵抗246はこの場合、33kΩとなる。転写目標電流値を10μAとした場合、前記8bit設定値は1Ahexとなる。この時点においては、高電圧が未だ出力されておらず、図2中のオペアンプ244の出力電圧S240はほぼ0Vであり、12bitのADC102の入力値は、4チャンネル共に000hexである。高圧制御部100内の19bitレジスク112-1は、初期値60000hex、即ち上位9bit整数部が180hex、下位10bit小数部が000hexに設定されている。比較器105は、通信データ処理部103から出力されたON/OFF信号S103のLを入力し、演算器104-2へ00bを出力する。C、M、Y、Kの4チャンネルのADC102は、電流電圧変換手段242からの4チャンネルのアナログ出力電圧S240を12bitのデジタルデータにそれぞれ変換し、4チャンネルの演算器104-1及び4チャンネルの比較器105に与える。例えば、各ADC102は、2.56μsecサイクル毎に出力電圧S240の電圧値をデジタル値に変換する。アナログ/デジタル変換は、4チャンネルのC、M、Y、Kを順次変換し、10.24μsec周期で4チャンネルの変換を繰り返す。変換周期毎に出力12bitデータを更新し、更新されるまでの間は値を保持する。高電圧が出力されていない状態では、000hexが出力される。演算器104-1は、ADC102の出力12bitと、通信データ処理部103の出力8bitとのデータ処理を行い、5bitのデータをセレクタ106-1へ出力する。図9は、図6中の演算器104-1におけるデータ処理を示すフローチャートである。演算器104-1は、ステップST1において、データ処理を開始し、ステップST2において、8bit設定値が01hexより大きいか否かを判定し、大きければY、ステップST3へ進み、そうでなければN、ステップST4へ進む。ステップST3において、ADC102の検出値が020hex以上か否かを判定し、大きければY、ステップST5へ進み、そうでなければN、ステップST6へ進む。ステップST4において、ADC検出値12bitを設定値8bitで除算した結果の整数値余りは切り捨てが、020hex以上か否かを判定し、大きければY、ステップST7へ進み、そうでなければN、ステップST8へ進む。ステップST5において、演算器104-1の出力値5bitを1Fhexとして出力する。ステップST6において、演算器104-1の出力値5bitを、入力されたADC検出値12bit中の下位5bitとする。ステップST7において、演算器104-1の出力値5bitを1Fhexとして出力する。又、ステップST8において、演算器104-1の出力値5bitをADC検出値12bit/設定値8bitとし、ステップS9において、データ処理をする。図6の高圧制御部100内において、ADC102の検出値が000hexなので、演算器104-1の出力値は00hex5bitとなる。ADC102の検出周期と、演算器104-1の演算周期とは、同期が取れている必要はなく、後述するタイマ111から出力される1bitの出力パルスS111-1,S111-2の周期より短い時間であればよい。演算器104-1のデータ処理は、図9のフローチャートで説明したが、所定周期CLK周期にて処理される公知の除算回路によって構成される。セレクタ106-1は、図8で示すタイミングで、演算器104-1の出力値のうちC、M、Y、Kの4つのうち1つを選択し、テーブルレジスタ107-1へ出力する。テーブルレジスタ107-1は、5bitのデータを入力し、8bitのデータを乗算器108へ出力する。この場合、テーブルレジスタ107-1は、図7-1に示すように、入力値が00hex5bitなので、C0hex8bitを出力する。セレクタ106-2は、19bitレジスタ112-1の上位5bitにおけるC、M、Y、Kの4チャンネル分計20bitを入力し、そのうち1色分の5bitを選択し、テーブルレジスタ107-2へ出力する。テーブルレジスタ107-2は、5bitのデータを入力し、8bitのデータを乗算器108へ出力する。この場合、19bitレジスタ112-1の上位5bitは18hexであるので、テーブルレジスタ107-2は、図7-2に示すように、セレクタ106-2を介して入力された値に応じて、80hex8bitを出力する。乗算器108は、テーブルレジスタ107-1の出力8bitと、テーブルレジスタ107-2の出力8bitとを乗算し、C0hex×80hex=6000hex16bit値として6000hexを演算器104-2へ出力する。タイマ111は、図8に示すタイミングで、セレクタ106-1,106-2に対して出力パルスS111-1=S111-1C,S111-1M,S111-1Y,S111-1Kを、140μsec周期にてC、M、Y、Kのチャンネルが順次選択されるように出力する。又、タイマ111は、出力パルスS111-1がセレクタ106-1,106-2によって選択されている間に、出力パルスS111-2=S111-2C,S111-2M,S111-2Y,S111-2Kを4チャンネルの演算器104-2へ出力する。演算器104-2は、タイマ111からの出力パルスS111-2の立ち上がりエッジをトリガとして、次のような演算を行う。各チャンネルの演算器104-2は、各チャンネルの比較器105の出力2bitが00bであるので、各チャンネルの19bitレジスタ112-1から入力される19bit値から、各チャンネルの乗算器108の出力16bitである6000hexを減算する。減算は、60000-6000=5A000hexとなる。減算時は、演算結果をカウンタ下限値レジスタ110のカウンタ下限値と比較する。カウンタ下限値は9bit値で180hexであり、前記5A000hexの上位9bitの168hexと比較すると、180hex>168hexであるので、演算結果の上位9bitを180hexとする。結果、19bitレジスタ112-1は、60000hexの値に更新され、実質同じ値を保持する。19bitレジスタ112-1は、高圧出力のON/OFF信号S103がHとなるまでは60000hexの値に維持される。19bitレジスタ112-1の上位9bitは180hex、下位10bitは000hexであるので、分周器117には、補正値レジスタ114の補正値で補正された値C;180hex、M;188hex、Y;178hex、K;181hexが与えられる。分周器117は、C;384CLK周期、時間にして7.68μsec、M;392CLK周期、時間にして7.84μsec、Y;376CLK周期、時間にして7.52μsec、K;385CLK周期、時間にして7.70μsec周期のパルスをオンH時間、分周カウンタ値/4分周カウンタ値/32分周カウンタ値/64でONデューティを約30としたパルスを出力セレクタ118へ出力する。出力セレクタ118は、ON/OFF信号S103がLであるので、Lを出力する。以上説明したように、先ず、目標電流相当の8bit設定値をプリンタエンジン制御部60から高圧制御部100へ送信し、初期値での駆動パルスS100を内部的に発生させる。次に、画像形成装置1が給紙動作を開始し、プリンタエンジン制御部60は、用紙検出センサ40にて用紙先端を検出した所定時間後、シリアル通信信号SCLK,SDI,SDOにて高圧制御部100内の通信データ処理部103へ高圧出力をオンするコマンドを送信する。通信データ処理部103は、そのデータ受信処理後直ちに、ON/OFF信号S103をHにする。このコマンドは、転写ニップ位置に従って、C、M、Y、Kを順次オンする。ON/OFF信号S103がHになると、出力セレクタ118からは130.2kHz、30デューティの駆動パルスS100が出力ポートOUT11へ出力され、圧電トランス駆動回路210によって圧電トランス220の2次側出力端子222に電流が流れる。この時点では電流値も低く、ADC102の入力値も000hexl2bitである。ADC102の値上位8bitは、比較器105に入力され、通信データ処理部103の出力値即ち、目標電流値に相当する8bit値と比較される。ON/OFF信号S103がHの状態時即ち、出力オン時には、通信データ処理部103の出力値>ADC102の出力値上位8bitの場合に、比較器105から演算器104-2へ01bを出力する。bit1は等しい場合に1となり、そうでない場合に0となる。又、bit0は通信データ処理部103の出力値が大きい場合即ち、目標電流値未満の場合に1となり、目標電流値より大きい場合に0となる。比較器105は、通信データ処理部103の出力値=ADC102の出力値上位8bitのように、両者が等しい場合には10bを出力する。比較器105は、通信データ処理部103の出力値<ADC102の出力値上位8bitの場合に、00bを出力する。通信データ処理部103の出力値がlAhexでADC出力値の上位8bit値が00hexであるので、01bが比較器105から演算器104-2へ出力される。ADC検出値は000hexl2bitなので、前記同様、テーブルレジスタ107-1はC0hexを出力し、テーブルレジスタ107-2は80hexを出力する。乗算器108は、C0×80=6000hexの乗算結果16bitを、演算器104-2へ出力する。比較器105の出力値が01bであるので、演算器104-2は、19bitレジスタ112-1の60000hexに前記6000hexを加算し、66000hexの19bitをカウンタ上限値テーブル109の9bit値と比較する。9bit値はlCFhexとなる。演算器104-2は、66000hexの上位9bit、198hexと比較し、カウンタ上限値レジスタ109の上限値以下であるので、66000hexの値にて19bitレジスタ112-1を更新する。以降更新された値にて、上位9bit値が補正値レジスタ114の補正値と演算器104-3で加算され、9bitレジスタ112-2へ出力され、1加算器115及び分周セレクタ116へ出力され、分周器117が、更新された低い周波数にてパルスを出力する。以降、同様なフローにて駆動パルスS100の周波数が下げられていく。結果、高圧出力電圧が高くなり、それに伴い高圧出力電流も増大していく。出力電流増大に伴い、ADC102の検出値12bitの値が変化し、演算器104-1、及びテーブルレジスタ107-1,107-2の出力値も図9で示されるように変化する。駆動パルスS100の周波数が低い方向へ制御され、高圧出力電圧の増大に伴って、高圧出力電流が目標電流値の10μA付近となると、テーブルレジスタ107-1の出力値が01hexとなり、19bitレジスタ112-1の更新値が小さくなって単位時間当たりの出力電圧変化量が小さくなる。この時、19bitレジスタ112-1の更新値は、小数部10bitが更新、即ち出力値に応じて01~80hexずつ加算されることにより、分周セレクタ116に入力される入力値の変化が少なくなり、19bitレジスタ112-1の下位10bit値によって誤差保持レジスタ113の値が変化し、分周セレクタ116によって選択される分周比Nと分周比N1の単位時間当たりの割合が変化していく。目標電流値に到達すると、設定8bit値とADC102の出力値の上位8bitとが等しくなり、19bitレジスタ112-1の値が固定され、出力電流が10μAで安定する。画像形成装置1中の用紙15が転写ニップを抜ける直前即ち、用紙検出センサ40を用紙15の後端が抜けて所定時間後に、プリンタエンジン制御部60は高圧オフを指示するコマンドをシリアル通信により高圧制御部100へ送信し、通信データ処理部103のON/OFF信号S103をLにする。オンが順次行われるようにオフもK、Y、M、Cと順次行われる。又、ON/OFF信号S103をLにすると同時に、通信データ処理部103の出力8bit値を00hexとする。ON/OFF信号S103のLにより、出力セレクタ118の出力値がLとなる。結果、圧電トランス220の駆動が停止し、高圧出力がオフとなる。通信データ処理部103のON/OFF信号S103をLにすることにより、演算器104-2の2bit入力値は00bとなり、乗算器108の出力16bitを140μsec周期で減算していく。更に、演算器104-1に入力される8bit値が00hexで、ADC102の検出値が出力オフ直後は直ぐに0とはならないので、テーブルレジスタ107-1の出力値が大きくなり、演算器104-2によって19bitレジスタ112-1は、上位9bitがカウンタ下限値レジスタ110のカウンタ下限値まで減算され、初期値に戻り、次の印字による高圧出力指示まで待機する。実施例1の変形例本実施例1は、次の1~4のように変形してもよい。1本実施例1では、共振周波数約108kHz、駆動周波数範囲108~130kHzの圧電トランス220を用いたが、これよりサイズが小さく駆動周波数が高い圧電トランスを使用してもよいし、サイズの大きな駆動周波数の低い圧電トランスを用いてもよい。2本実施例1では、クロックCLKの周波数を50MHzとしたが、20MHz等の低い周波数でも実現可能である。3本実施例1では、19bitレジスタ112-1の整数部9bit、小数部l0bitで処理を行っているが、必要な周波数分解能によって最適値は異なり、bit数についてはこの限りではない。例えばCLK25MHzで整数部8bit、小数部11bit等。4本実施例1では、転写4チャンネルの場合について説明したが、タイマ111から出力される出力パルスS111-1,S111-2のデューティを変更して、現像バイアスや帯電バイアスも同時に制御することが可能である。実施例1の効果従来では、共振周波数を超えて低い周波数に制御されてしまうと制御不能となってしまう問題があり、実質上共振周波数付近の高い出力電圧が利用できないという課題等があった。そこで、このような課題等を解決するために、本実施例1の電源制御装置80及び電源制御方法では、比較器105により、圧電トランス220の出力電流と目標電流値とを比較して比較結果を求め、この比較結果と、補正値レジスタ114の補正値と、に基づき、分周器117に与える分周比を決定するようにしているので、圧電トランス220の共振周波数付近の高い電圧出力を可能とした上で、圧電トランス220の製造ばらつきを補正することが可能となり、更に、複数の出力負荷ZLに対する制御も可能になる。本発明の実施例2では、実施例1における図3の画像形成装置1及び図4の制御回路の構成と同様であり、実施例1における図1の電源制御装置80と構成が異なるので、以下、本実施例2の電源制御装置について説明する。電源制御装置の構成図10は、本発明の実施例2における電源制御装置80Aの概略の構成を示すブロック図であり、実施例1の電源制御装置80を示す図1中の要素と共通の要素には共通の符号が付されている。実施例1では、図1の電源制御装置80を転写バイアスに使用した場合の構成を説明したが、本実施例2では、図10の電源制御装置80Aを帯電バイアスに使用した場合の構成を説明する。本実施例2の電源制御装置80Aは、実施例1と同様の発振手段である発振器90及びDC電源95と、実施例1とは異なる構成の高圧制御部100A及び圧電トランス高圧回路200Aとを備えている。実施例1の高圧制御部100では、定電流制御を行う構成になっているが、本実施例2の高圧制御部100Aでは、定電圧制御を行う構成になっている。本実施例2の高圧制御部100Aは、実施例1の高電圧制御部100と同様に、目標電圧を設定するための目標値設定手段であるプリンタエンジン制御部60から供給される制御信号に基づき、発振器90から供給されるクロックCLKを分周して4チャンネルの駆動パルスS100Aを4チャンネルの圧電トランス高圧回路200Aへそれぞれ出力する回路であり、クロック入力ポートCLK_IN、リセット信号RESETを入力するリセット入力ポートIN11、プリンタエンジン制御部60のシリアル通信手段61に接続されたシリアル通信手段101、4チャンネルの駆動パルスS100Aを出力する4チャンネルの出力ポートOUT11、及び、変換手段である4チャンネルのADC102等を有している。4チャンネルの圧電トランス高圧回路200Aは、4チャンネルの高圧制御部100Aの各出力ノードOUT11及びDC電源95の出力側に接続された実施例1と同様のスイッチング手段である4チャンネルの圧電トランス駆動回路210と、この圧電トランス駆動回路210の出力側に接続された実施例1とほぼ同様のC帯電用の1チャンネルの圧電トランス220と、圧電トランス駆動回路210の出力側に接続された実施例1とは異なるM、Y、K帯電用の3チャンネルの圧電トランス220Aと、この圧電トランス220Aの出力側に接続された実施例1と同様の整流手段である4チャンネルの整流回路230と、この整流回路230の出力側に接続された実施例1とは異なる4チャンネルの出力電圧変換手段250とを有している。出力電圧変換手段250は、整流回路230から出力されるDC高電圧を、高圧制御部100A内のADC102にて検出可能な低い電圧レベルに変換する回路であり、この出力側にADC102が接続されている。図11は、図10中の圧電トランス220,220Aにおける出力電圧/周波数の特性図である。C帯電用の1チャンネルの圧電トランス220は、実施例1とほぼ同様に、共振周波数110kHz、駆動周波数110~130kHzの圧電トランスである。これに対し、M、Y、K帯電用の3チャンネルの圧電トランス220Aは、共振周波数150kHz、駆動周波数150~177kHzの圧電トランスである。例えば、タンデム直接転写方式の画像形成装置1においては、転写媒体である用紙15の帯電によって下流側の転写バイアスを高くする必要があるために、Cだけ出力電圧が高いサイズの大きな圧電トランスを使用することによりコスト削減、基板上の部品サイズ縮小が図れる。図12は、図10の電源制御装置80Aにおける詳細な構成例を示す回路図であり、実施例1の電源制御装置80を示す図2中の要素と共通の要素には共通の符号が付されている。この図12では、図2と同様に、説明を簡単にするために、4チャンネルの同一回路構成の圧電トランス高圧回路200Aのうちの1チャンネル分の圧電トランス高圧回路200Aが図示されている。圧電トランス高圧回路200A内の圧電トランス220,220Aにおいて、1次側の入力端子221,221Aは、圧電トランス駆動回路210内のコンデンサ214に並列に接続され、2次側の出力端子222,222Aが、整流回路230内のダイオード231のカソード及びダイオード232のアノードに接続されている。出力電圧変換手段250は、整流回路230から出力されるDC高電圧例えば、0~10kVを低電圧例えば、0~3.3Vに分圧する分圧抵抗251例えば、抵抗値100MΩ及び分圧抵抗252例えば、抵抗値33kΩと、この分圧抵抗251,252の接続点とグランドGNDとの間に直列に接続された抵抗253及びコンデンサ254と、この抵抗253及びコンデンサ254の接続点に入力端子が接続されたオペアンプ255とを有している。オペアンプ255は、-入力端子と出力端子が接続され、この出力端子から出力される出力電圧S250が、高圧制御部100A内のADC102へ供給される構成になっている。電源制御装置内の制御部の構成図13は、図12中の高圧制御部100Aを示す構成図であり、実施例1の高圧制御部100を示す図6中の要素と共通の要素には共通の符号が付されている。本実施例2の高圧制御部100Aでは、実施例1の高圧制御部100における4チャンネルの19bitレジスタ112-1に代えて、第3の分周比を保持する第3の分周比保持手段である4チャンネルの20bitレジスタ112A-1が設けられ、この20bitレジスタ112A-1の入力側と、4チャンネルの演算器104-2の入出力側との間に、新たに第1の分周比を保持する第1の分周比保持手段である4チャンネルの19bitレジスタ120、圧電トランス220,220Aにおける周波数特性を所定の値に変更するための分周比の第1の補正値を格納する補正値格納手段である4チャンネルの補正値レジスタ121、及び第1の演算手段である4チャンネルの演算器122が追加されている。更に、実施例1の4チャンネルの9bitの演算器104-3、4チャンネルの9bitレジスタ112-2、4チャンネルの9bitの1加算器115、4チャンネルの分周セレクタ116、4チャンネルの9bitの分周器117、及び出力セレクタ118に代えて、第2の演算手段である4チャンネルの10bitの演算器104A-3、第2の分周比を保持する第2の分周比保持手段である4チャンネルの10bitレジスタ112A-2、4チャンネルの10bitの1加算器115A、4チャンネルの分周セレクタ116A、分周手段である4チャンネルの10bitの分周器117A、及び出力セレクタ118Aが設けられている。誤差保持レジスタ113、20bitレジスタ112A-1、演算器104A-3、10bitレジスタ112A-2、1加算器115A、及び分周セレクタ116Aにより、第3の分周比を2値化して整数値の分周比を求める2値化手段が構成されている。高圧制御部100Aにおいて、変換手段であるADC102、比較手段である比較器105、及び補正値格納手段である補正値レジスタ114,121以外の大部分の回路により、制御手段が構成されている。この制御手段では、比較器105から出力される比較結果と、補正値レジスタ114,121に格納された補正値とに基づき、分周手段である分周器117に与える分周比の値を変更して分周比を決定し、その決定された分周比に基づいて圧電トランス220,220Aを制御する機能を有している。その他の構成は、実施例1と同様である。4チャンネルの19bitレジスタ120は、この入力側に接続された4チャンネルの演算器104-2により値が更新され、この19bitレジスタ120の出力側に、4チャンネルの演算器104-2,122が接続されている。本実施例2の19bitレジスタ120と実施例1の19bitレジスタ112-1との相違は、本実施例2の19bitレジスタ120では、演算器104-2により値が更新されるだけで、誤差保持レジスタ113との接続がないことである。4チャンネルの補正値レジスタ121は、各7bitのレジスタであり、C、M、Y、Kの各チャンネルの補正値を保持し、不揮発性メモリ等により構成され、この出力側に、4チャンネルの演算器122が接続されている。4チャンネルの演算器122は、4チャンネルの19bitレジスタ120の値に対し、4チャンネルの補正値レジスタ121の各7bit補正値を乗算し、この乗算結果の26bit値の下位6bitを切り捨てて上位20bitを4チャンネルの20bitレジスタ112A-1に入力する構成になっている。4チャンネルの20bitレジスタ112A-1は、下位10bitを実施例1と同様の4チャンネルの誤差保持レジスタ113へ出力し、上位10bitを4チャンネルの演算器104A-3へ出力するレジスタである。4チャンネルの演算器104A-3は、4チャンネルの20bitレジスタ112A-1から出力される10bit値と、実施例1と同様の4チャンネルの補正値レジスタ114から出力される第2の補正値即ち、圧電トランス220,220Aにおける周波数特性のばらつきを補正するための分周比の補正値である5bit値とを加算し、この加算結果を4チャンネルの10bitレジスタ112A-2へ出力するレジスタである。演算器104A-3は、bit数が10bitになったことを除けば、実施例1の演算器104-3と同様の機能を有している。10bitレジスタ112A-2は、演算器104A-3から出力された10bit値を保持し、これを10bitの1加算器115A及び分周セレクタ116Aへ出力するレジスタである。分周セレクタ116Aの出力側には、10bitの分周器117Aを介して出力セレクタ118Aが接続されている。これらの1加算器115A、分周セレクタ116A、分周器117A、及び出力セレクタ118Aは、共に10bitとなったことを除けば実施例1と同様である。実施例2の動作本実施例2では、図3の画像形成装置1及び図4の制御回路の動作が実施例1と同様である。以下、実施例1と異なる部分の電源制御方法の動作を説明する。先ず、図10に示す電源制御装置80Aにおける電源制御方法の動作を説明する。本実施例2の電源制御装置80Aは、実施例1の定電流制御動作に対して定電圧制御動作を行う点が異なる。即ち、整流回路230から出力されるDC高電圧は、出力電圧変換手段250により、DC0~3.3Vの出力電圧S250に変換され、高圧制御部100A内のADC102に入力される。高圧制御部100Aは、プリンタエンジン制御部60のシリアル通信手段61により送られてくるK転写バイアス、Y転写バイアス、M転写バイアス、及びC転写バイアスの出力目標電圧値相当の8bit値を受信し、それに続いてバイアスオンのコマンドを受信する。目標出力電圧は8bit値、00~FFhexが0~10.2kVに相当し、40Vステップにて設定される。圧電トランス220と圧電トランス駆動回路210及び整流回路230とで構成される回路は、駆動周波数130~108kHzにて100V~7kVの出力電圧が得られる構成になっている。圧電トランス220Aと圧電トランス駆動回路210及び整流回路230とで構成される回路は、駆動周波数177~150kHzにてl00V~5kVの出力電圧が得られる構成となっている。8bitのデータで送信される目標電圧指示値は、0~10kVであるが、プリンタエンジン制御部60のファームウェアによってC帯電バイアス出力用の圧電トランス220は、上限値を7kVであるAFhexに制限される。この動作を、図12を参照しつつ詳細に説明する。出力電圧変換手段250において、抵抗値100MΩの抵抗251と抵抗値33kΩの抵抗252とにより分圧された出力電圧は、抵抗253及びコンデンサ254からなるCRフィルタにより平滑化され、更に、オペアンプ255にてインピーダンス変換されて、この変換後の出力電圧S250がADC102に入力される。プリンタエンジン制御部60は、転写出力電圧を公知のシリアル通信で、シリアルクロックSCKに同期して、シリアルデータインプット信号SDI及びシリアルデータアウトプット信号SDOによって高圧制御部100Aへ送信する。例えば、K転写出力電圧を3.0kV、Y転写出力電圧を3.2kV、M転写出力電圧を3.4kV、C転写出力電圧を3.6kVとする。転写媒体が転写を繰り返す毎に帯電していくので、必要な転写電流を流すために、用紙搬送方向下流にいくに従って転写出力電圧を高くする。次に、図13に示す高圧制御部100Aの動作を詳細に説明する。プリンタエンジン制御部60は、シリアル通信手段61を用いてシリアル通信信号SCK,SDI,SDOにより、各チャンネルの転写出力電圧のオンコマンドに先立って、出力電圧値をコマンドデータの対によって高圧制御部100A内のシリアル通信手段61を介して通信データ処理部103へ送信する。この時、プリンタエンジン制御部60は、K転写電圧目標値である3.0kVに対して8bit値4Bhex、Y転写電圧目標値である3.2kVに対して8bit値50hex、M転写電圧目標値である3.4kVに対して8bit値55hex、C転写電圧目標値である3.6kVに対して8bit値5Ahexを、それぞれ通信データ処理部103へ送信する。通信データ処理部103は、送られてきた各8bitのデータ4個を受信し、演算器104-1及び比較器105へ出力する。演算器104-1、比較器105、タイマ111、セレクタ106-1,106-2、テーブルレジスタ107-1,107-2、乗算器108、及び演算器104-2により、実施例1と同様に、前記8bitの目標値と、ADC102の検出値12bitの上位8bitとが、等しくなるよう制御される。19bitレジスタ120は、演算器104-2により値を更新され、更新された19bit値を演算器122へ出力する。この19bit値は、実施例1の19bitレジスタ112-1と同様に、演算器104-2とセレクタ106-2にも出力される。演算器122は、19bitレジスタ120の値、初期値は4チャンネル共に60000hexに対し、補正値レジスタ121の補正値7bitを乗算し、乗算結果の下位6bitを切り捨てて20bit値を20bitレジスタ112A-1に設定する。補正レジスタ121の補正値は、Cが40hex、残り3チャンネルが2Fhexである。演算器122による乗算後の26bit値は、Cが1800000hex、残り3色がllA0000となり、6bitシフトして切り捨てると、Cが60000hex、残りが46800hexとなり、上位10bitのCが180hex、残り3色がllAhexとなる。それぞれCが130.2Hz、M、Y、Kが177.3kHzの設定値となる。この値に実施例1と同様、補正値レジスタ114の補正値を演算器104A-3にて加減算し、10bitレジスタ112A-2、1加算器115A、分周セレクタ116A、及び分周器117Aを介して出力セレクタ118Aから、駆動パルスS100Aを出力する。以降、実施例1と同様に、目標電圧値に対応したADC102の検出値となるように周波数が制御される。実施例2の効果従来では、共振周波数が異なるサイズ違いの圧電トランスを使用した場合に、VCO及びフィードバック回路を構成する積分回路等の定数の多くを変更しなければならないという課題等があった。そこで、このような課題等を解決するために、本実施例2の電源制御装置80A及び電源制御方法では、比較器105により、圧電トランス220,220Aの出力電圧と目標電圧値とを比較して比較結果を求め、この比較結果と、補正値レジスタ114,121の補正値と、に基づき、分周器117に与える分周比を決定するようにしているので、圧電トランス220,220Aの共振周波数付近の高い電圧出力を可能とした上で、圧電トランス220、220Aの製造ばらつきを補正することが可能となる。更に、周波数特性の異なるサイズ違いの圧電トランス220,220Aを用いた場合であっても、補正データを適宜最適なものを選択することにより、共振周波数付近の高い出力電圧と短時間での出力立ち上げの両立が可能となる。その他の変形例本発明は、上記実施例1、2や変形例に限定されず、更に、次のような他の変形例も適用可能である。実施例では、カラータンデム方式の画像形成装置1について説明したが、本発明は、カラーに限らずモノクロ等の画像形成装置や、複合機等の他の画像形成装置にも適用可能である。又、電源制御装置80,80Aは、転写用や帯電用以外の他の高圧電源にも適用可能である。"