"ピラー上に下部電極を含む縦型トランジスタと、前記下部電極の一部の上面上に誘電体と、前記誘電体上に上部電極と、前記上部電極の側面上、前記誘電体の側面上、および前記下部電極の上面上に相変化材料と、を備える、相変化メモリセル。前記相変化材料の幅は、前記下部電極の前記上面の幅よりも小さい、請求項1に記載の相変化メモリセル。前記相変化材料の幅は、前記上部電極の前記側面の幅よりも小さい、請求項1に記載の相変化メモリセル。前記相変化メモリセルは、前記上部電極の反対側面上、および前記誘電体の反対側面上に追加の相変化材料を含む、請求項1に記載の相変化メモリセル。前記相変化メモリセルは、前記上部電極の前記側面の反対側かつ前記誘電体の前記側面の反対側の前記相変化材料の側面上に、追加の誘電体を含む、請求項1に記載の相変化メモリセル。前記相変化材料は、前記上部電極と前記下部電極との間の前記誘電体上に活性領域を含む、請求項1に記載の相変化メモリセル。前記相変化材料は、前記上部電極の上面から、前記下部電極の上面まで延在する、請求項1に記載の相変化メモリセル。垂直ライン電極を含む縦型トランジスタと、前記垂直ライン電極の一部の上面上に誘電体と、前記誘電体の上面上に上部電極と、前記上部電極の側面上、前記誘電体の側面上、および前記垂直ライン電極の上面上に相変化材料と、を備える、相変化メモリセル。前記相変化材料は、前記垂直ライン電極と点接触している、請求項8に記載の相変化メモリセル。前記相変化材料は、前記誘電体上および前記点接触上に活性領域を含む、請求項9に記載の相変化メモリセル。前記相変化メモリセルは、前記垂直ライン電極の側面を包囲するスペーサを含む、請求項8に記載の相変化メモリセル。前記上部電極は、データ線を備える、請求項8に記載の相変化メモリセル。前記縦型トランジスタは、金属酸化膜半導体型電界効果トランジスタMOSFETである、請求項8に記載の相変化メモリセル。縦型トランジスタアレイ上に誘電体と、前記誘電体上に電極と、前記誘電体および前記電極上に、かつこれらと共通平面によって接触する、相変化材料と、を備え、前記相変化材料は、前記縦型トランジスタアレイのいくつかの縦型トランジスタ上にあり、かつこれらと接触する、相変化メモリセルアレイ。前記誘電体および前記電極の除去部分を含み、前記除去部分は、残りの誘電体および電極の1特徴幅の範囲によって分離され、前記残りの誘電体および電極は、第1の方向に、特定の縦型トランジスタ上の位置から、前記特定の縦型トランジスタと、隣接した縦型トランジスタとの間の位置まで及ぶ、請求項14に記載の相変化メモリセルアレイ。前記相変化材料は、少なくとも、前記電極の上部上、前記電極の前記側部、前記誘電体の前記側部、および前記縦型トランジスタアレイの上部上にある、請求項15に記載の相変化メモリセルアレイ。前記アレイは、前記相変化材料上に追加の誘電体を含み、前記追加の誘電体および前記相変化材料の削除部分は、前記形成された追加の誘電体および前記相変化材料の厚さに等しい深さまで延在する、請求項16に記載の相変化メモリセルアレイ。前記追加の誘電体および相変化材料の除去部分は、第2の方向に、第1の縦型トランジスタの遠位端上から、前記第1の縦型トランジスタに隣接した第2の縦型トランジスタの近位端上まで延在する、請求項17に記載の相変化メモリセルアレイ。縦型トランジスタ相変化メモリおよび相変化メモリを加工する方法をここで説明する。1つ以上の方法の実施形態は、縦型トランジスタの少なくとも一部上に誘電体を形成することと、誘電体上に電極を形成することと、電極の片側の一部上および誘電体の片側の一部上に、電極および誘電体に沿って延在し、縦型トランジスタに接触する、相変化材料の垂直ストリップを形成することとを含む。本開示の実施形態に従う、相変化メモリ、例えば、相変化メモリセルまたは相変化メモリデバイスを製造することは、相変化材料が電極に対して自己整合セル接触する、4F2アーキテクチャを提供することができる。4F2アーキテクチャは、最小実現可能特徴幅F、例えば、フォトリソグラフィ寸法の2乗にほぼ等しい断面積を有するメモリセルを含むことが可能である。更に、本開示の実施形態に従う相変化メモリを加工することは、相変化メモリセルの状態をプログラムする、例えば、変化させるために使用されるプログラミング電流を削減することが可能である。本開示の実施形態に従う相変化メモリを製造することは、1次元のみのリソグラフィに依存して、および/またはいくつかの実施形態においては、リソグラフィ変動に全く依存せずに、有効な電流路断面積を提供することが可能である。加えて、本開示の実施形態に従う相変化メモリを製造することは、線および/または空間パターンの効率的な実装を提供することが可能である。本開示の以下の詳細説明では、その一部を形成し、本開示のいくつかの実施形態がどのように実践することができるかを例として示す、添付の図面に対する参照が行われる。これらの実施形態は、当業者が本開示のいくつかの実施形態を実践することを可能にするように十分な詳細が説明されており、他の実施形態が利用されてもよいこと、加工、電気的、または機械的変更が、本開示の範囲から逸脱することなく、行われてもよいことを理解されたい。理解されるように、ここの様々な実施形態に示される要素は追加、交換、および/または排除され、本開示のいくつかの追加の実施形態を提供することが可能である。加えて、理解されるように、図面に提供される要素の比および相対的な大きさは、本発明の実施形態を例示することを目的とするものであり、限定する意味で解釈されてはならない。本明細書に使用される場合、いくつかの何らかの物は、1つ以上のそのような物を指すことができる。例えば、いくつかのメモリデバイスは、1つ以上のメモリデバイスを指すことができる。本明細書に使用される場合、下部電極は、例えば、アクセスデバイスコンタクトによって、アクセスデバイスに直接接続される電極を指すことができる。本明細書に使用される場合、上部電極は、アクセスデバイスに直接接続されない電極、例えば、アクセスデバイスコンタクトを含まない電極を指すことができる。ある要素が別の要素に直接接続されていると言及される場合、1つの要素の形成後であるが、他の要素の形成前に形成する場合がある任意の自然酸化物以外、2つの要素間には介在する要素が全く存在しない。例えば、本明細書に使用される場合の下部電極は、下部電極の形成後であるが、アクセスデバイスの形成前に形成する場合がある任意の自然酸化物以外、下部電極とアクセスデバイスとの間に存在する介在要素を全く有さない場合がある。対照的に、本明細書に使用される場合、上部電極は、上部電極とアクセスデバイスとの間に、介在要素、例えば、抵抗型メモリセル材料および下部電極を有する場合がある。材料を使用して構成要素を形成することを含む本明細書に説明される多様な加工段階は、当技術分野において周知のいくつかの様式の材料蒸着法の使用を含む可能性がある。いくつかの例として、化学気相成長法CVD、および/または原子層堆積法ALD等を含む。材料の除去に関与する加工段階として、当業者によって理解されるように、例えば、フォトリソグラフィ、パターンニング、ウェットおよび/またはドライエッチング等の使用が挙げられる。本明細書の図面は、最初の数字が図面の番号に対応し、残りの数字が図中の要素または構成要素を識別するという番号規則に従う。異なる図面の間の同様な要素または構成要素は、類似の数字の使用によって識別することができる。例えば、114は、図1A~1Hの要素14を参照することができ、類似の要素は、図2A~2Fでは214として参照することができる。理解されるように、本明細書の多様な実施形態に示される要素は、追加、交換、および/または排除され、本開示のいくつかの追加の実施形態を提供することができる。加えて、理解されるように、図面に提供される要素の比および相対的な大きさは、本発明の実施形態を例示することを目的とし、限定する意味で解釈されてはならない。図1A~1Gは、本開示の実施形態に従う相変化メモリセルを形成することに関連する加工段階を示す。図1A~1Hは、いくつかの縦型トランジスタ115の上面図XY、切断線X-Xに沿った第1の断面図X、および切断線Y-Yに沿った第2の断面図Yを示す。図1Aに示されるように、縦型トランジスタ115は、基板102上に形成することができる。基板は、二酸化シリコンSiO2等もあり得るが、特に、シリコン基板、シリコンオンインシュレータSOI基板、ウエハ接合によるシリコンオン金属、またはシリコンオンサファイアSOS基板とすることができる。縦型トランジスタ115は、共通のソースおよび共通のサイドゲート106を有することができる。サイドゲート106は、導体材料から形成することができ、図1AのY断面図に示されるように、縦型トランジスタピラーのベース108、例えば、P-ドープしたシリコンの両側に接触して形成することができる。サイドゲート106は、図1AのX断面図に示されるように、複数の縦型トランジスタ115に沿って延びても良い。サイドゲート106は、縦型トランジスタのピラーのベース108に接触するが、基板102にも、領域110、例えば、Nドープしたシリコンにも接触しないように、縦型トランジスタピラーのベース108の両側上に形成することができる。サイドゲート106は、薄いゲート酸化物によって、ベース108から分離されてもよい。いくつかの実施形態は、2つのサイドゲート106ではなく、1つのサイドゲート106だけを含む場合がある。隣接した縦型トランジスタ115は、二酸化ケイ素等のバルク誘電体材料104によって分離することができる。縦型トランジスタピラーのベース108の上部は、当業者には周知の方法によって、Nドープしたシリコン領域110を形成するように加工することが可能である。Nドープシリコン領域110の上部は、縦型トランジスタピラー上のコバルト蒸着に続いて、サーマルアニーリングによって、シリサイド112、例えば、ケイ化コバルトCoSi2を形成するように加工することができる。縦型トランジスタ115は、シリサイド112の上部上に、例えば、シリサイド112を含む縦型ピラーの上部上に、電極114を含めるように更に加工することができる。電極114は、導体材料、例えば、タングステン、窒化チタン等から形成することができる。図1Aに例示されるように、電極114は、縦型トランジスタ115の上部上にあるが、本明細書に記載する以降の加工段階に従って明らかになるように、電極114は、縦型トランジスタ相変化メモリセル110のための下部電極114と呼ぶことができる。サイドゲート106は、より大型のメモリセルアレイの一部として、本明細書により詳細に記載するように、アクセス線、例えば、ワード線と呼ぶことができる。縦型トランジスタ115、例えば、金属酸化膜半導体型電界効果トランジスタMOSFETは、相変化メモリセル100のアクセスデバイスとして機能することができる。本開示は、MOSFETアクセスデバイスの使用を含むが、特に、バイポーラ接合トランジスタBJTまたはダイオード等、他のアクセスデバイスが使用されてもよい。図1Bは、図1Aに例示される加工段階に続く更なる加工を示す。誘電体116は、縦型トランジスタ115のアレイ上に形成、例えば、蒸着することが可能である。より具体的には、誘電体116は、下部電極114上およびバルク材料104上に形成することが可能である。誘電体116は、例えば、二酸化ケイ素にすることができるが、他の導体材料を使用することができる。いくつかの実施形態では、誘電体116は、バルク材料104と同じ材料から形成することができるが、実施形態はそのように限定されない。このため、例えば、図1BのY断面図では、形成された誘電体116は、誘電体とバルク材料104との間に一切の境界を含まずに示され、例えば、116/104であるが、図1BのX断面図では、誘電体116は、それとバルク材料104との間に境界を含んで示される。そのような図示における差異は、誘電体116がバルク材料104と同じ材料で形成され得る、または異なる材料から形成され得ることを示すことが意図されている。電極118は、誘電体116上に形成、例えば蒸着することができる。電極118は、導体材料、例えば、特に、タングステン、窒化チタン、または銅等から形成することができる。電極114、例えば、下部電極114に関して、電極118は、本明細書においては、縦型トランジスタ相変化メモリセルに対する、上部電極118と呼ぶことができる。上部電極118は、より大型のメモリセルアレイの一部として、本明細書に詳細を記載するように、データ線、例えば、ビット線と呼ぶことができる。図1Cは、図1Bに示される加工段階に続く更なる加工を示す。誘電体116および上部電極118の一部は除去することができる。例えば、上部電極118は、Y方向にハーフピッチで線をパターン化し、次いで、誘電体116および上部電極118の両方を除去するようにエッチングすることができる。このため、誘電体116および上部電極118の除去部分は、X方向に2特徴幅2Fの間隔で分離することができ、例えば、誘電体116および上部電極118の残りの部分は、2F幅とすることができる。残りの誘電体116および上部電極118材料の2Fは、X方向に、第1の縦型トランジスタ115上のその中心点に近い位置から、隣接した縦型トランジスタ115のその中心点に近い位置まで及ぶことができる。このため、誘電体116は、縦型トランジスタ115の一部の上、例えば、縦型トランジスタ115の下部電極114の一部の上に形成される。誘電体116および上部電極118の除去部分も2F幅にすることができるが、実施形態はそのように限定されない。図1Dは、図1Cに示される加工段階に続く更なる加工を示す。相変化材料120は、上部電極118の上部上に形成することができる。いくつかの実施形態において、相変化材料120は、図1DのXおよびY断面図に示されるように、垂直方向および/または水平方向に実質的に均一な厚さが、上部電極118の上部上、上部電極118の側面上、誘電体116の露出された側面上、および下部電極114の上面上、例えば、縦型トランジスタ115の上部上に少なくとも形成されるように、上部電極118上に等角的に蒸着することができる。図1DのX方向の断面図に示されるように、相変化材料120は、バルク材料104上に形成することもできる。相変化材料120として、例えば、ゲルマニウム-アンチモン-テルル化物GST材料、例えば、Ge2Sb2Te5、Ge1Sb2Te4、Ge1Sb4Te7等のGe-Sb-Te材料のような、相変化カルコゲニド合金を挙げることができる。本明細書に使用される場合、ハイフンでつないだ化学合成物の表記法は、特定の混合物または化合物に含まれた元素を示し、示された元素に関わる全ての化学量論を表すことを目的とする。他の相変化材料として、例えば、多様な他の相変化材料の中でも、Ge-Te、In-Se、Ge-Sb、Sb-Te、Ga-Sb、In-Sb、As-Te、Al-Te、Ge-Sb-Te、Te-Ge-As、In-Sb-Te、Te-Sn-Se、Ge-Se-Ga、Bi-Se-Sb、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge、Te-Ge-Sb-S、Te-Ge-Sn-O、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ge-Sb-Te-Co、Sb-Te-Bi-Se、Ag-In-Sb-Te、Ge-Sb-Se-Te、Ge-Sn-Sb-Te、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd、およびGe-Te-Sn-Ptを挙げることができる。しかしながら、本開示の実施形態は、特定の種類の相変化材料に限定されない。追加の誘電体122は、相変化材料120上に形成することができる。いくつかの実施形態では、追加の誘電体122は、図1DのXおよびY断面図に示されるように、縦型トランジスタ内および/または水平方向に実質的に均一な厚さが、相変化材料120の上部および/または側部に少なくとも形成されるように、相変化材料120上に等角的に蒸着することができる。誘電体は、例えば、二酸化ケイ素等の酸化誘電体、または窒化ケイ素Si3N4等の窒化誘電体にすることができる。しかしながら、本開示の実施形態は、特定の種類の誘電体に限定されない。図1Eは、図1Dに例示される加工段階に続く更なる加工を示す。追加の誘電体122および相変化材料120の部分は、縦型トランジスタ115のアレイの上部から、追加の誘電体122の材料の厚さに相変化材料120の厚さを加えたものに等しい深さ、例えば、追加の誘電体122および相変化材料120両方の等角蒸着の厚さまで、除去、例えば、スペーサエッチングすることができる。図1EのX断面図に示されるように、そのような除去によって、誘電体116および上部電極118の側部上に相変化材料120を残すことができる。その上、そのような除去によって、相変化材料120の上部、および誘電体116および上部電極118の側面に対向する相変化材料120の側部上に、追加の誘電体122の垂直スペーサを残すことができる。追加の誘電体122の垂直スペーサは、相変化材料120のノッチ上に残り、これは、下部電極114上に残る。図1Fは、図1Eに示される加工段階に続く更なる加工を示す。図1FのX断面図およびXY上面図に最もよく示されるように、1特徴幅Fの材料、例えば、上部電極118および誘電体116を除去することができる。材料は中心に、例えば、X方向の中間点から、X方向に2F幅を除去し、誘電体116および上部電極材料118の一部を残すことも可能である。材料は、縦型トランジスタ115のアレイの高さまで、例えば、図示されるように、バルク材料104の上部および/または下部電極114の上部まで、下方に除去することができる。例えば、そのような除去は、相変化材料120の隣接した残り部分を絶縁するために、Y方向におけるフォトリソグラフィおよびドライエッチングによって達成することができる。図1Gは、図1Fに示される加工段階に続く更なる加工を示す。図1GのXY上面図に最もよく示されるように、相変化材料120および追加の誘電体122の部分は、Y方向に相互に隣接する縦型トランジスタ115の間で除去することができる。例えば、そのような除去は、絶縁された垂直スペーサセルを形成するために、X方向における相変化材料120および/または追加の誘電体122のフォトリソグラフィおよびドライエッチングによって達成することができる。このように、そのような除去によって、垂直方向に上部電極118および誘電体116に沿って延在し、下部電極114、例えば相変化材料120の下にある縦型トランジスタ115と直接接触する、上部電極118の側部の一部上および誘電体116の側部の一部上に形成される、相変化材料120の垂直ストリップを残すことができる。図1Hに提供される縦型トランジスタ相変化メモリセル100の斜視図によって、同じことが詳細に示される。図1Hは、本開示の実施形態に従って、相変化メモリセル100の斜視図を示す。図1Hに示されるように、相変化材料120は、誘電体116および上部電極118の側部のY方向における幅の一部のみにわたって延在する。すなわち、相変化材料120のY方向における幅は、上部電極118の側面のY方向における幅よりも小さい。相変化材料120は、誘電体116および上部電極118の全体のZ方向における高さ全体にわたって、例えば、上部電極118の上面から、下部電極114の上面まで延在する。相変化材料120は、上部電極118、誘電体116、および下部電極114と直接物理的に接触する。相変化材料120のY方向における幅は、下部電極114の上面のY方向における幅よりも小さい。相変化材料120は、誘電体116および上部電極118上に存在し、共通平面、例えば、図1Hに示されるY-Z平面によって、これらと接触することができる。共通平面は、誘電体116、上部電極118、および相変化材料120の側面を含むことができる。追加の誘電体122は、本開示の実施形態に従う縦型トランジスタ相変化メモリセル100の動作によって生じる、相変化材料121の活性領域120の例をよりわかりやすく提供するために、図1Hの図示から省略されている。当業者が理解するように、相変化メモリセル100の活性領域121は、データを表現、例えば、格納するために、多分にアモルフォス状態と多分に結晶状態との間で切り替えることができる領域である。相変化材料120の残り部分は、概して、相変化メモリセル100の動作中、結晶状態のままにできる。図1Hに示されるように、活性領域121は、下部電極114と上部電極118との間に位置する。本開示の1つ以上の実施形態に従うと、活性領域121は、誘電体116と接触することができるが、下部電極114または上部電極118のどちらとも直接物理的に接触しない。相変化材料120のストリップは、上部電極118と自己整合接触を形成する。図2A~2Fは、本開示の実施形態に従う、相変化メモリセルを形成することに関連する加工段階を示す。図2A~2Fは、いくつかの縦型トランジスタ215の上面図XY、線X-Xに沿って切断された第1の断面図X、および線Y-Yに沿って切断された第2の断面図Yを示す。図2A~2Bは、それぞれ、図1A~1Bと同様である。このように、縦型トランジスタ215は、基板202上に形成することができ、共通のソースおよびサイドゲート206を有することができる。サイドゲート106は、図2AのY断面図に示されるように、縦型トランジスタピラーのベース208の両側と接触を形成することができる。隣接した縦型トランジスタ215は、バルク材料204によって分離することができる。縦型トランジスタピラーのベース208の上部は、Nドープした領域210を形成するように加工することができる。Nドープした領域210の上部は、シリサイド212を形成するように加工することができる。縦型トランジスタ215は、シリサイド212の上に下部電極214を含むように更に加工することができる。誘電体216は、縦型トランジスタ215のアレイ上に形成することができる。上部電極218は、誘電体216上に形成することができる。図2Cは、図2Bに示される加工段階に続く更なる加工を示す。誘電体216および上部電極218の部分は除去することができる。例えば、上部電極218は、Y方向にピッチの線をパターン化し、次いで、誘電体216および上部電極218両方の材料を除去するようにエッチングすることができる。このため、誘電体216および上部電極218の除去部分は、X方向に1特徴幅F間隔で分離することができ、例えば、誘電体116および上部電極118の残りの部分は、1F幅にすることができる。1Fの残りの誘電体216および上部電極218材料は、X方向に、特定の縦型トランジスタ215上の位置から、特定の縦型トランジスタ215とX方向に隣接した縦型トランジスタ215との間の隣接したバルク材料204上の位置まで、及ぶことができる。このため、誘電体216は、縦型トランジスタ215の一部上、例えば、縦型トランジスタ215の下部電極214の一部上に形成される。図2Cに例示される加工段階は、図1Cに例示される加工段階とは異なり、上部電極218が、図1Cでのハーフピッチではなく、図2Cではピッチ上にパターン化される。このため、図1Cに例示される実施形態は、2F幅の残りの誘電体116および上部電極118を残し、一方、図2Cに示される実施形態は、1F幅の残りの誘電体216および上部電極218を残す。図2D~2Eの加工段階はそれぞれ、図1Cおよび2Cに関する上記の基本構造および/または材料の違いを除き、図1D~1Eの加工段階と同様である。すなわち、相変化材料220は、本明細書に記載のように、上部電極218の上部に形成、例えば、等角的に蒸着することができる。追加の誘電体222は、本明細書に記載のように、相変化材料220の上部に形成、例えば、等角的に蒸着することができる。追加の誘電体222および相変化材料220の部分は、縦型トランジスタ215のアレイの上部から、追加の誘電体222の材料の厚さに相変化材料220の厚さを加えたものに等しい深さ、例えば、追加の誘電体222および相変化材料220両方の等角蒸着の厚さまで、除去、例えば、スペーサエッチングすることができる。図2EのX断面図に示されるように、そのような除去によって、誘電体216および上部電極218の側部上に相変化材料220を残すことができる。その上、そのような除去によって、相変化材料220の上部、および誘電体216および上部電極218の側面に対向する相変化材料220の側部上に、追加の誘電体222の垂直スペーサを残すことができる。図1Eでは、追加の誘電体122の垂直スペーサは、相変化材料120のノッチ上に残り、相変化材料120は、誘電体116および上部電極118の片側の下部電極114上に残っている。対照的に、図2Eでは、残っている誘電体216および上部電極218の片側は、相変化材料220のノッチ上に追加の誘電体222の垂直スペーサを含み、追加の誘電体体222は、下部電極214上に残る。しかしながら、誘電体216および上部電極218の対向する側は、相変化材料220のノッチ上に追加の誘電体222の垂直スペーサを含み、相変化材料220は、例えば、導体構造上ではなく、バルク材料204上に残る。したがって、バルク材料204の上の相変化材料220および追加の誘電体222の垂直スペーサは、相変化メモリ材料の一部を形成するためには使用されず、例えば、メモリセルの動作に貢献しない。しかしながら、いくつかの実施形態では、相変化材料220および追加の誘電体222の垂直スペーサの未使用部分を維持することによって、加工段階の数を削減、および/または加工時間を削減することができる。例えば、図2A~2Fの実施形態は、図1A~1Gの実施形態よりも少ない加工段階を含むことができる。すなわち、図2A~2Fの実施形態は、図1Fに関連して記載された加工段階と同様の加工段階、例えば、相変化材料120の隣接した残り部分を絶縁するために、誘電体116および上部電極118の部分を除去することを含まない。図2Eの検討から明らかなように、導体面の上の相変化材料220の部分は、本明細書に記載の加工フローに従って、既に相互に分離されている。しかしながら、いくつかの事例では、未使用の材料が、それによって生じるメモリデバイスの性能低下に貢献する場合、図1A~1Gの実施形態が図2A~2Fの実施形態よりも有利な場合がある。図2Fは、図2Eに示される加工段階に続く更なる加工を例示する。図2Fの加工段階は、上記の基本構造および/または材料の違いを除き、図1Gの段階と同様である。図2FのXY上面図に最もよく示されるように、相変化材料220および追加の誘電体222の部分は、本明細書に記載のように、Y方向に相互に隣接する縦型トランジスタ215の間で除去することができる。相変化材料220および追加の誘電体222の除去部分は、特定の縦型トランジスタ215の遠位端上から、Y方向に隣接した縦型トランジスタ215の近位端上まで延在することができ、特定の縦型トランジスタ215の遠位端は、Y方向において、隣接した縦型トランジスタ215の遠位端よりも、隣接した縦型トランジスタ215の近位端により近似する。このように、そのような除去によって、垂直方向に上部電極218および誘電体216に沿って延在し、下部電極214、例えば相変化材料220の基礎になる縦型トランジスタ215と直接接触する、上部電極218の側部の一部および誘電体216の側部の一部上に形成される、相変化材料220の垂直ストリップを残すことができる。しかしながら、図1Gに例示される実施形態とは異なり、誘電体216および上部電極218の反対側は、相変化材料220のおよび追加の誘電体222の垂直ストリップも含む。得られる縦型トランジスタ相変化メモリセルは、しかしながら、例えば、図1Hに例示されるように、図1A~1Gの実施形態に従って作成されるものと同様であり得る。図3A~3Dは、本開示の実施形態に従い、相変化メモリセルを形成することに関連する加工段階を例示する。図3A~3Dは、いくつかの縦型トランジスタ315の上面図XY、線X-Xに沿って切断された第1の断面図X、および線Y-Yに沿って切断された第2の断面図Yを示す。図3Aに例示されるように、縦型トランジスタ315、例えば、MOSFETは、基板302、例えば、シリコン上に形成することができ、共通のソースおよびサイドゲート306を有することができる。サイドゲート306は、導電材料から形成することができ、図3AのY断面図に示されるように、P-ドープしたシリコンのベース308、例えばP-ドープしたシリコンの両側と接触して形成することができるか、またはゲート酸化物によってベース308から分離することができる。隣接した縦型トランジスタ315は、二酸化ケイ素等のバルク材料304によって分離することができる。誘電体316は、縦型ピラーのベース308上に含めることができる。例えば、誘電体316は、二酸化ケイ素、例えば、バルク材料304と同じ材料にすることができる。犠牲材料324、例えば、窒化ケイ素は、誘電体316上に含めることができる。図3Bは、図3Aに示される加工段階に続く更なる加工を例示する。犠牲材料324は除去することができ、例えば、窒化ケイ素のハードマスクは除去することができる。続いて、露出したピラー、例えば、誘電体316を加工することができる。例えば、領域310、例えば、Nドープしたシリコンを形成するために、Nドーピングを使用することができる。Nドープしたシリコン領域310の上部は、縦型トランジスタピラー上のコバルト蒸着に続いて、熱焼鈍によって、シリサイド312、例えば、ケイ化コバルトCoSi2を形成するように加工することができる。図3Cは、図3Bに例示される加工段階に続く更なる加工を例示する。スペーサ材料326は、露出された縦型トランジスタピラー315の上部、例えば、シリサイド312の上、およびバルク材料304の上に形成することができる。いくつかの実施形態において、スペーサ材料326は、図3CのXおよびY断面図に例示されるように、垂直方向および/または水平方向の実質的に均一な厚さが、シリサイド312の上、例えば、縦型トランジスタ315の上、バルク材料304の上、およびバルク材料の側面上に少なくとも形成されるように、縦型トランジスタピラー315の上部およびバルク材料304の上に共形的に蒸着することができる。図3CのY断面図に例示されるように、スペーサ材料326は、唯一の狭いX方向における垂直開口部が残るように形成することができる。図3Cに関して使用される場合、狭い垂直開口部は、少なくとも、開口部が1特徴幅1Fよりも実質的に狭いことを示す。スペーサ材料326は、例えば、導体スペーサ材料にすることができる。導体スペーサ材料として、例えば、二酸化ケイ素等の酸化導体スペーサ、窒化ケイ素等の窒化導体スペーサを挙げることができる。しかしながら、本開示の実施形態は、特定の種類のスペーサ材料に限定されない。図3Dは、図3Cに例示される加工段階に続く更なる加工を例示する。スペーサ材料326の部分は、縦型トランジスタ315のアレイの上部から、スペーサ材料326の厚さ図3C~3DのX断面図に例示された垂直方向における、例えば、スペーサ材料326の共形蒸着の厚さに等しい深さまで除去、例えば、スペーサエッチングすることができる。そのような除去によって、縦型トランジスタ315の露出されたピラーの内周周辺、例えば、バルク材料304の側部上およびシリサイド312の上部上にスペーサ材料326を残すことができる。電極314、例えば、下部電極は、シリサイド312の上の開口部内に形成し、縦型トランジスタ315のピラー上のスペーサ326によって4面を包囲することができる。電極314は、導体材料から形成することができる。図3DのXY上面図のY断面図に示されるように、下部電極314は、スペーサ材料326の間の狭いX方向における垂直開口部の中に形成することができる。図3Dに関して使用される場合、狭い垂直開口部は、少なくとも、開口部が1特徴幅1Fよりも実質的に狭いことを示す。このため、下部電極314は、垂直ライン電極314を形成すると言うことができる。図3Eは、本開示の実施形態に従って、図3Dに示される加工段階に続く更なる加工を示す。図3Dから図3Eに到達する加工段階は、図3A~3Dに関する上記の基本構造および/材料の違いを除いて、図1B~1Gの加工と同様である。図3Fは、本開示の実施形態に従って、図3Dに例示される加工段階に続く更なる加工を示す。図3Dから図3Eに到達する加工段階は、図3A~3Dに関する上記の基本構造および/材料の違いを除いて、図2B~2Fの加工と同様である。すなわち、誘電体316は、垂直ライン電極314の少なくとも一部上、例えば、垂直ライン電極314の上面上に形成することができる。上部電極318、例えば、ビット線は、誘電体316上、例えば、誘電体316の上面上に形成することができる。相変化材料320は、垂直ライン電極314、誘電体316、および上部電極318の上に形成し、これらと接触することができる。より具体的には、相変化材料320は、垂直ライン電極314の上面上、誘電体316の側面上、および上部電極318の側面上に形成することができる。相変化メモリ320は、垂直ライン電極314の方向、例えば、X方向に対して直交する方向、例えば、Y方向の垂直線として形成することができる。追加の誘電体322は、相変化材料320の側面上に形成することができる。図3Gは、本開示の実施形態に従って、相変化メモリセルの斜視図を示す。図3Gに例示されるように、相変化材料320は、誘電体316および上部電極318の側部のY方向における幅にわたって延在する。相変化材料320は、誘電体316および上部電極318の全体のZ方向における高さ全体、例えば、上部電極318の上面から、垂直ライン電極314の上面まで延在する。相変化材料320は、上部電極318、誘電体316、および垂直ライン電極314と直接物理的に接触する。相変化材料320のX方向における狭さ、および垂直ライン電極314のY方向における狭さのために、この2つの交差は、点接触と呼ぶことができる。そのような点接触は、相変化材料320の状態を変更するために使用されるプログラミング電流の量を大幅に削減することができる。相変化材料320は、誘電体316および上部電極318上に存在し、共通平面、例えば、図3Gに例示されるY-Z平面によって、これらと接触することができる。共通平面は、誘電体316、上部電極318、および相変化材料320の側面を含むことができる。追加の誘電体322は、本開示の実施形態に従って、縦型トランジスタ相変化メモリセル300の動作によって生じる相変化材料320の活性領域321の例示をわかりやすく提供するために、図3Gの例示から省略される。図3Gに例示されるように、活性領域321は、誘電体316上、および相変化材料320と垂直ライン電極314との間の点接触上に位置する。本開示の1つ以上の実施形態に従い、活性領域321は、上部電極318と直接物理的に接触しない場合がある。図4は、本開示の実施形態に従って、相変化メモリアレイ450の一部の模式図である。相変化メモリアレイ450は、各々が関連アクセスデバイス415および相変化メモリ材料420を有する、いくつかの相変化メモリセル400を含む。相変化メモリ材料420は、本開示のいくつかの実施形態に従って、加工することができる。アクセスデバイス415は、メモリセル上で動作をプログラミング、例えば、書き込み、および/または検出、例えば、読み出し等の動作を実施するために、メモリセルにアクセスするために、動作、例えば、オン/オフに切り替えることができる。本明細書に例示される実施形態において、アクセスデバイス415は、電界効果トランジスタFETである。他のアクセスデバイスは、ダイオードおよびバイポーラ接合トランジスタBJTを含むことができる。ダイオードは、例えば、p-nダイオード、Zenerダイオード、およびSchottkyダイオードを含むことができる。図4に示されるように、各メモリセル400に関連する各アクセスデバイス415は、ワード線WL0、WL1、WL2等のような、いくつかのアクセス線430のうちの1つに連結される。各ワード線430は、相変化メモリセル400の1行に連結される。用語行の使用は、メモリセル400の特定の線形および/または水平配向を暗示することを意味しない。そうではなく、行は、メモリセル400の配向に関係なく、特定のワード線430に連結されたいくつかのメモリセル400を意味することができる。例えば、行は、交互のstaggered、非線形配向で、特定のワード線430に連結されたいくつかのメモリセル400を含むことができる。図4に示されるように、各相変化メモリ材料420は、ビット線、BL0、BL1、BL2等のような、いくつかのデータ線428のうちの1つに連結される。各ビット線428は、相変化メモリセル400の1列に連結される。デジタル環境のアドレス決定を容易にするために、ワード線430の数およびビット線428の数は各々、2の何乗か、例えば、256のワード線430×4,096のビット線248にすることができる。しかしながら、実施形態は、特定の数のワード線430および/またはビット線428に限定されない。更に、用語列の使用は、メモリセル400の特定の線形および/または垂直配向を暗示することを意味しない。そうではなく、列は、メモリセル400の配向に関係なく、特定のビット線428に連結されたいくつかのメモリセル400を意味することができる。例えば、列は、交互のstaggered、例えば、非線形様式で、特定のビット線428に連結されたいくつかのメモリセル400を含むことができる。動作では、相変化メモリアレイ450の相変化メモリセル400にデータをプログラムするため、および/またはこれらからデータを検出するために、適当な電圧および/または電流信号、例えば、パルスをビット線428および/またはワード線430に印加することができる。例えば、プログラミング動作中、電流、例えば、プログラミング電流を、本明細書に前述したように、相変化メモリセル400をプログラムするために、相変化メモリ材料420に関連する電極を加熱するために使用することができる。相変化メモリアレイ450に示されるメモリセル400は、シングルレベルセルSLCおよび/またはマルチレベルセルMLC、例えば、シングルレベルのPCRAMセル400および/またはマルチレベルのPCRAMセル400にすることができる。シングルレベルのPCRAMセル400は、概してアモルフォスが多いリセット状態、または概して結晶が多いセット状態にプログラムすることができる。そのようなリセットおよび/またはセット状態は、バイナリ0および/または1に対応することができる。リセットパルスは、比較的短時間、PCRAMセル400、例えば、PCRAMセル400の電極に印加される相対的に高い電流パルスを含むことができる。PCRAMセル400に印加される電流は、PCRAMセル400のPCRAMセル材料420が溶融後に迅速に削減することができ、PCRAMセル材料420が、少なくとも部分的にPCRAMセル材料420の比較的急速な冷却に起因して、結晶化を可能にすることができる原子運動の発生が概してより少なくなる、アモルフォスが多い状態に迅速に冷却することを可能にする。逆に、セットパルスは、より遅い消滅速度で比較的より長時間、セル400に印加される相対的により低い電流パルスを含むことができ、例えば、電流は、より時間をかけて削減することができ、PCRAMセル材料420が更に長い時間をかけて冷却することを可能にする。したがって、PCRAMセル材料420は、リセットパルス後よりも、より高い程度まで結晶化することができる。いくつかのPCRAMセル材料420は、アモルフォスがより多い状態に関連するより高い抵抗性、およびより結晶がより多い状態に関連するより低い抵抗性を有することができる。マルチレベルのPCRAMセル400は、結晶とアモルフォスの間のいくつかの中間状態にプログラムすることができる。例えば、マルチレベルのPCRAMセル400は、多様なレベルの構造秩序にプログラムすることができる。特定の電流レベルでのいくつかのプログラミング周波の適用を通じて、PCRAMセル400は、所定の抵抗状態にプログラムすることができる。適当なプログラミング電流を用いて、PCRAMセル400は、部分的アモルフォスおよび部分的結晶構造を有する、いくつかの中間状態にプログラムすることができ、マルチレベルの抵抗状態を提供する。特定のPCRAMセル400に選択されるデータ状態の数は、例えば、所望のアプリケーション、設計および加工制限、例えば、プログラミング時間、検出時間、および検出回路の正確性、および他の因子に基づく可能性がある。いくつかの実施形態において、相変化メモリアレイ450は、3次元構成に積層された相変化メモリセル400を含むことができる。つまり、相変化メモリアレイ450は、第1のいくつかの相変化メモリセル400と、第1のいくつかの相変化メモリセル400の上部に積層された第2のいくつかの相変化メモリセル400とを含むことができる。例えば、相変化メモリアレイ450は、ワード線430に連結された相変化メモリセル400の行の上に積層された相変化メモリセル400の1つ以上の追加の行を含むことができる。相変化メモリアレイ450は、また、ビット線428に連結された相変化メモリセル400の列の上に積層された相変化メモリセル400の1つ以上の追加の列を含むことができる。いくつかの実施形態において、特定の列積層の相変化メモリセル400の各列は、共通の、例えば、同じビット線428に連結することができる。本開示の実施形態は、図4に例示される相変化メモリアレイ450に限定されない。例えば、メモリアレイは、当業者によって理解されるように、図4に例示される以外のアーキテクチャを有することができる。更に、当業者が理解するように、相変化メモリアレイ450は、コントローラ、例えば、制御回路、ならびに/またはプログラミングおよび検出回路図4に図示せずに連結することができる。<結論>縦型トランジスタ相変化メモリおよび相変化メモリを加工する方法を本明細書に説明する。1つ以上の方法の実施形態は、縦型トランジスタの少なくとも一部上に誘電体を形成することと、誘電体上に電極を形成することと、電極の片側の一部上および誘電体の片側の一部上に、電極および誘電体に沿って延在し、縦型トランジスタに接触する、相変化材料の垂直ストリップを形成することとを含む。本明細書では特定の実施形態が例示、記載されたが、当業者は、同じ結果を達成するために考えられる配置が示される特定の実施形態を置換できることを理解するであろう。本開示は、本開示の多様な実施形態の適合または変形に及ぶことを目的とする。上記の説明は、限定ではなく、例示様式で行われたものであることを理解されたい。上記の実施形態の組み合わせ、および本明細書で特に記載しない他の実施形態は、上記の説明を確認後、当業者には明らかとなるであろう。本開示の多様な実施形態の範囲は、上記の構造および方法が使用される、他の適用を含む。したがって、本開示の多様な実施形態の範囲は、添付の請求項、ならびに係る請求項が権利を与えられる完全な範囲の同等物を参照して判定されるべきである。以上の発明を実施するための形態では、本開示を能率化する目的で、多様な特徴を単一の実施形態にまとめた。本開示の方法は、本開示の開示された実施形態が、各請求項に明示的に記載される特徴よりも多くの特徴を使用しなければならないという意図を反映するものとして解釈されてはならない。そうではなく、以下の請求項に反映されるように、発明対象事項は、単一の開示される実施形態の全ての特徴よりも少ない特徴にある。従って、以下の請求項は、各請求項が個別の実施形態として、本明細書の発明を実施するための形態に組み入れられる。"