複数のデータ入出力ピンから複数のデータ信号を受信し、識別信号及び内部コマンド信号を出力する入力部と、第1のイネーブル信号に同期させて、前記識別信号をラッチして第1のグループ識別信号を出力し、第2のイネーブル信号に同期させて、前記識別信号及び前記内部コマンド信号をラッチして第2のグループ識別信号及びグループコマンド信号を出力するラッチ部と、前記第1のグループ識別信号及び前記第2のグループ識別信号を比較して選択信号を生成する比較器と、前記選択信号に応じて、前記グループコマンド信号及びモジュールコマンド信号のうち、いずれか1つの信号を入力コマンドとして選択して出力するマルチプレクサと、を備えることを特徴とするモジュール制御回路。前記入力部が、第1のデータ入出力ピンから第1のデータ信号を受信し、前記識別信号に出力する第1の入力部と、第2のデータ入出力ピンから第2のデータ信号を受信し、前記内部コマンド信号に出力する第2の入力部と、を備えることを特徴とする請求項1に記載のモジュール制御回路。前記ラッチ部が、前記第1のイネーブル信号がイネーブルされる時点で前記識別信号をラッチし、前記第1のグループ識別信号を出力する第1のラッチ部と、前記第2のイネーブル信号がイネーブルされる時点で前記識別信号をラッチし、前記第2のグループ識別信号を出力する第2のラッチ部と、前記第2のイネーブル信号がイネーブルされる時点で前記内部コマンド信号をラッチし、グループコマンド信号を出力する第3のラッチ部と、を備えることを特徴とする請求項1に記載のモジュール制御回路。前記選択信号が、前記第1のグループ識別信号及び前記第2のグループ識別信号が同一である場合、第1のレベルを有し、前記第1のグループ識別番号及び前記第2のグループ識別信号が同一でない場合、第2のレベルを有することを特徴とする請求項1に記載のモジュール制御回路。前記マルチプレクサが、前記選択信号が前記第1のレベルを有する場合、前記グループコマンド信号を前記入力コマンドとして選択して出力し、前記選択信号が前記第2のレベルを有する場合、前記モジュールコマンド信号を前記入力コマンドとして選択して出力することを特徴とする請求項4に記載のモジュール制御回路。コマンドピンから入力されたコマンド信号をデコードして、前記第1のイネーブル信号及び前記第2のイネーブル信号を生成するイネーブル信号生成部をさらに備えることを特徴とする請求項1に記載のモジュール制御回路。前記第2のイネーブル信号が、前記第1のイネーブル信号より遅い時点でイネーブルされることを特徴とする請求項6に記載のモジュール制御回路。コマンドピンから入力されたコマンド信号をデコードして、前記モジュールコマンド信号を生成するコマンドデコーダをさらに備えることを特徴とする請求項1に記載のモジュール制御回路。複数のデータ入出力ピンを介して入力された識別信号及び内部コマンド信号をイネーブル信号に同期させてラッチし、第1のグループ識別信号及び第2のグループ識別信号とグループコマンド信号とを生成し、前記第1のグループ識別信号及び前記第2のグループ識別信号が同一であるか否かによって、前記グループコマンド信号またはモジュールコマンド信号のうちの1つを入力コマンドに出力するモジュール制御回路と、前記入力コマンドを受信し、前記入力コマンドの動作を行う第1のメモリと、を備えることを特徴とする半導体モジュール。前記モジュール制御回路が、前記複数のデータ入出力ピンから複数のデータ信号を受信し、前記識別信号及び前記内部コマンド信号を出力する入力部と、第1のイネーブル信号に同期させて、前記識別信号をラッチして前記第1のグループ識別信号を出力し、第2のイネーブル信号に同期させて、前記識別信号及び前記内部コマンド信号をラッチして前記第2のグループ識別信号及び前記グループコマンド信号を出力するラッチ部と、前記第1のグループ識別信号及び第2のグループ識別信号を比較して選択信号を生成する比較器と、前記選択信号に応じて、前記グループコマンド信号及び前記モジュールコマンド信号のうち、いずれか1つの信号を前記入力コマンドとして選択して出力するマルチプレクサと、を備えることを特徴とする請求項9に記載の半導体モジュール。前記入力部が、第1のデータ入出力ピンから第1のデータ信号を受信し、前記識別信号に出力する第1の入力部と、第2のデータ入出力ピンから第2のデータ信号を受信し、前記内部コマンド信号に出力する第2の入力部と、を備えることを特徴とする請求項10に記載の半導体モジュール。前記ラッチ部が、前記第1のイネーブル信号がイネーブルされる時点で前記識別信号をラッチし、前記第1のグループ識別信号を出力する第1のラッチ部と、前記第2のイネーブル信号がイネーブルされる時点で前記識別信号をラッチし、前記第2のグループ識別信号を出力する第2のラッチ部と、前記第2のイネーブル信号がイネーブルされる時点で前記内部コマンド信号をラッチし、グループコマンド信号を出力する第3のラッチ部と、を備えることを特徴とする請求項10に記載の半導体モジュール。前記選択信号が、前記第1のグループ識別番号及び前記第2のグループ識別信号が同一である場合、第1のレベルを有し、前記第1のグループ識別番号及び前記第2のグループ識別信号が同一でない場合、第2のレベルを有することを特徴とする請求項10に記載の半導体モジュール。前記マルチプレクサが、前記選択信号が前記第1のレベルを有する場合、前記グループコマンド信号を前記入力コマンドとして選択して出力し、前記選択信号が前記第2のレベルを有する場合、前記モジュールコマンド信号を前記入力コマンドとして選択して出力することを特徴とする請求項13に記載の半導体モジュール。前記モジュール制御回路が、コマンドピンから入力されたコマンド信号をデコードして、前記第1のイネーブル信号及び前記第2のイネーブル信号を生成するイネーブル信号生成部をさらに備えることを特徴とする請求項10に記載の半導体モジュール。前記第2のイネーブル信号が、前記第1のイネーブル信号より遅い時点でイネーブルされることを特徴とする請求項15に記載の半導体モジュール。前記モジュール制御回路が、コマンドピンから入力されたコマンド信号をデコードして、前記モジュールコマンド信号を生成するコマンドデコーダをさらに備えることを特徴とする請求項10に記載の半導体モジュール。前記入力コマンドを受信し、前記入力コマンドの動作を行う第2のメモリをさらに備えることを特徴とする請求項9に記載の半導体モジュール。第1のイネーブル信号がイネーブルされる時点で第1のデータ入出力ピンから入力される第1のデータ信号を第1のグループ識別信号としてラッチして出力する第1のステップと、第2のイネーブル信号がイネーブルされる時点で第1のデータ入出力ピンから入力される第1のデータ信号を第2のグループ識別信号としてラッチして出力し、第2のデータ入出力ピンから入力される第2のデータ信号をグループコマンド信号としてラッチして出力する第2のステップと、前記第1のグループ識別信号及び前記第2のグループ識別信号を比較して選択信号を生成する第3のステップと、前記選択信号に応じて、前記グループコマンド信号及びモジュールコマンド信号のうち、いずれか1つの信号を入力コマンドとして選択して出力する第4のステップと、を含むことを特徴とする半導体モジュールの制御方法。前記第2のイネーブル信号が、前記第1のイネーブル信号より遅い時点でイネーブルされることを特徴とする請求項19に記載の半導体モジュールの制御方法。前記モジュールコマンド信号が、コマンドピンから入力されたコマンド信号をデコードして生成されることを特徴とする請求項19に記載の半導体モジュールの制御方法。第1のイネーブル信号及び第2のイネーブル信号とモジュールコマンド信号とを生成するためのコマンド信号がメモリ制御部から半導体モジュールに伝送される第1のステップと、前記第1のイネーブル信号がイネーブルされる時点で第1のデータ信号が前記メモリ制御部から前記半導体モジュールに伝送される第2のステップと、前記第2のイネーブル信号がイネーブルされる時点で第2のデータ信号が前記メモリ制御部から前記半導体モジュールに伝送される第3のステップと、を含むことを特徴とする半導体モジュールの制御方法。前記第2のイネーブル信号が、前記第1のイネーブル信号より遅い時点でイネーブルされることを特徴とする請求項22に記載の半導体モジュールの制御方法。前記第2のステップが、前記第1のデータ信号が伝送された前記半導体モジュールが前記第1のデータ信号を識別信号として受信して第1のグループ識別信号を生成することをさらに含むことを特徴とする請求項22に記載の半導体モジュールの制御方法。前記第3のステップが、前記第2のデータ信号が伝送された前記半導体モジュールが前記第1のデータ信号を識別信号として受信して第2のグループ識別信号を生成し、前記第2のデータ信号を内部コマンド信号として受信してグループコマンド信号を生成し、前記第1のグループ識別番号及び前記第2のグループ識別信号を比較して、前記モジュールコマンド信号または前記グループコマンド信号を入力コマンドとして選択して出力することをさらに含むことを特徴とする請求項24に記載の半導体モジュールの制御方法。本発明は、上記のような従来技術の問題を解決するために提案されたものであって、その目的は、半導体モジュールに備えられた複数のDRAMをそれぞれ制御するか、またはグループ別に制御することにより、不要な電流消費を低減できるようにしたモジュール制御回路を提供することにある。そこで、上記の目的を達成するための本発明に係るモジュール制御回路は、複数のデータ入出力ピンから複数のデータ信号を受信し、識別信号及び内部コマンド信号を出力する入力部と、第1のイネーブル信号に同期させて、前記識別信号をラッチして第1のグループ識別信号を出力し、第2のイネーブル信号に同期させて、前記識別信号及び前記内部コマンド信号をラッチして第2のグループ識別信号及びグループコマンド信号を出力するラッチ部と、前記第1のグループ識別信号及び前記第2のグループ識別信号を比較して選択信号を生成する比較器と、前記選択信号に応じて、前記グループコマンド信号及びモジュールコマンド信号のうち、いずれか1つの信号を入力コマンドとして選択して出力するマルチプレクサとを備えることを特徴とする。また、上記の目的を達成するための本発明に係る半導体モジュールは、複数のデータ入出力ピンを介して入力された識別信号及び内部コマンド信号をイネーブル信号に同期させてラッチし、第1のグループ識別信号及び第2のグループ識別信号とグループコマンド信号とを生成し、前記第1のグループ識別信号及び前記第2のグループ識別信号が同一であるか否かによって、前記グループコマンド信号またはモジュールコマンド信号のうちの1つを入力コマンドとして出力するモジュール制御回路と、前記入力コマンドを受信し、前記入力コマンドの動作を行う第1のDRAMとを備えることを特徴とする。さらに、上記の目的を達成するための本発明に係る半導体モジュールの制御方法は、第1のイネーブル信号がイネーブルされる時点で第1のデータ入出力ピンから入力される第1のデータ信号を第1のグループ識別信号としてラッチして出力する第1のステップと、第2のイネーブル信号がイネーブルされる時点で第1のデータ入出力ピンから入力される第1のデータ信号を第2のグループ識別信号としてラッチして出力し、第2のデータ入出力ピンから入力される第2のデータ信号をグループコマンド信号としてラッチして出力する第2のステップと、前記第1のグループ識別信号及び前記第2のグループ識別信号を比較して選択信号を生成する第3のステップと、前記選択信号に応じて、前記グループコマンド信号及びモジュールコマンド信号のうち、いずれか1つの信号を入力コマンドとして選択して出力する第4のステップとを含むことを特徴とする。さらに、上記の目的を達成するための本発明に係る半導体モジュールの制御方法は、第1のイネーブル信号及び第2のイネーブル信号とモジュールコマンド信号とを生成するためのコマンド信号がメモリ制御部から半導体モジュールに伝送される第1のステップと、前記第1のイネーブル信号がイネーブルされる時点で第1のデータ信号が前記メモリ制御部から前記半導体モジュールに伝送される第2のステップと、前記第2のイネーブル信号がイネーブルされる時点で第2のデータ信号が前記メモリ制御部から前記半導体モジュールに伝送される第3のステップとを含むことを特徴とする。本発明に係る半導体モジュールは、データ入出力ピンを用いて半導体モジュール内に備えられた複数のDRAMをグループ化し、グループ化されたDRAM別に同じ動作が行われるように設定することができる。したがって、半導体モジュールに備えられたDRAMのうち、動作が不要なDRAMは動作させないようにして、不要な電流消費が発生することを防止する。以下、添付された図面を参照して本発明の好ましい実施形態を説明する。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、互いに異なる様々な形態で構成されることができる。図2は本発明の一実施形態に係る半導体モジュールの構成を示した図である。同図に示すように、本実施形態の半導体モジュールは、第1のDRAMないし第8のDRAM11~18と、第1のモジュール制御回路2と、第2のモジュール制御回路3と、第3のモジュール制御回路4と、第4のモジュール制御回路5とで構成される。第1のモジュール制御回路2は、第1のコマンドピンないし第5のコマンドピンCMD1_PIN~CMD5_PINから第1のコマンド信号ないし第5のコマンド信号CMD<1:5>を受信し、第1のデータ入出力ピンないし第8のデータ入出力ピンDQ1_PIN~DQ8_PINから第1のデータ信号ないし第8のデータ信号DQ1~DQ8を受信して、第1のDRAM及び第2のDRAM11、12を動作させる第1の入力コマンドCMD_IN1を生成する。第2のモジュール制御回路3は、第1のコマンドピンないし第5のコマンドピンCMD1_PIN~CMD5_PINから第1のコマンド信号ないし第5のコマンド信号CMD<1:5>を受信し、第9のデータ入出力ピンないし第16のデータ入出力ピンDQ9_PIN~DQ16_PINから第9のデータ信号ないし第16のデータ信号DQ9~DQ16を受信して、第3のDRAM及び第4のDRAM13、14を動作させる第2の入力コマンドCMD_IN2を生成する。第3のモジュール制御回路4は、第1のコマンドピンないし第5のコマンドピンCMD1_PIN~CMD5_PINから第1のコマンド信号ないし第5のコマンド信号CMD<1:5>を受信し、第17のデータ入出力ピンないし第24のデータ入出力ピンDQ17_PIN~DQ24_PINから第17のデータ信号ないし第24のデータ信号DQ17~DQ24を受信して、第5のDRAM及び第6のDRAM15、16を動作させる第3の入力コマンドCMD_IN3を生成する。第4のモジュール制御回路5は、第1のコマンドピンないし第5のコマンドピンCMD1_PIN~CMD5_PINから第1のコマンド信号ないし第5のコマンド信号CMD<1:5>を受信し、第25のデータ入出力ピンないし第32のデータ入出力ピンDQ25_PIN~DQ32_PINから第25のデータ信号ないし第32のデータ信号DQ25~DQ32を受信して、第7のDRAM及び第8のDRAM17、18を動作させる第4の入力コマンドCMD_IN4を生成する。ここで、第1のコマンドピンないし第5のコマンドピンCMD1_PIN~CMD5_PINは、実施形態によってアドレス信号も共に入力される構成でありうる。例えば、LPDDR2の場合、コマンド信号とアドレス信号とが同じピンとして入力される。図3を参考して第1のモジュール制御回路2の構成をより具体的に説明すると、次のとおりである。同図に示すように、第1のモジュール制御回路2は、入力部20と、イネーブル信号生成部21と、ラッチ部22と、比較器23と、コマンドデコーダ24と、マルチプレクサ25とで構成される。入力部20は、第1のデータ入出力ピンないし第4のデータ入出力ピンDQ1_PIN~DQ4_PINから第1のデータ信号ないし第4のデータ信号DQ1~DQ4を受信し、第1の識別番号ないし第4の識別信号ID<1:4>を出力する第1の入力部200と、第5のデータ入出力ピンないし第8のデータ入出力ピンDQ5_PIN~DQ8_PINから第5のデータ信号ないし第8のデータ信号DQ5~DQ8を受信し、第1の内部コマンド信号ないし第4の内部コマンド信号ICMD<1:4>を出力する第2の入力部201とで構成される。ここで、第1の入力部200及び第2の入力部201は、一般的なデータ入力バッファによって実現されることが好ましい。イネーブル信号生成部21は、第1のコマンドピンないし第2のコマンドピンCMD1_PIN~CMD2_PINから第1のコマンド信号ないし第2のコマンド信号CMD<1:2>を受信し、デコードして選択的にロジックハイレベルにイネーブルされる第1のイネーブル信号EN1及び第2のイネーブル信号EN2を生成する。イネーブル信号生成部21は、一般的なコマンドデコーダによって実現可能であり、第1のイネーブル信号EN1及び第2のイネーブル信号EN2のイネーブルさせる第1のコマンド信号ないし第2のコマンド信号CMD<1:2>の組み合わせを実施形態によって様々に設定することができる。ここで、第2のイネーブル信号EN2は、第1のイネーブル信号EN1より遅い時点でロジックハイレベルにイネーブルされることが好ましい。ラッチ部22は、第1のイネーブル信号EN1に同期させて、識別信号をラッチして第1のグループ識別信号を出力し、第2のイネーブル信号EN2に同期させて、識別番号及び内部コマンド信号をラッチして第2のグループ識別信号及びグループコマンド信号を出力するものである。より具体的には、ラッチ部22は、第1のイネーブル信号EN1がロジックハイレベルにイネーブルされる時点で第1の識別信号ないし第4の識別信号ID<1:4>を第1のグループ識別信号GID1に伝達する第1のラッチ部220と、第2のイネーブル信号EN2がロジックハイレベルにイネーブルされる時点で第1の識別番号ないし第4の識別信号ID<1:4>を第2のグループ識別信号GID2に伝達する第2のラッチ部221と、第2のイネーブル信号EN2がロジックハイレベルにイネーブルされる時点で第1の内部コマンド信号ないし第4の内部コマンド信号ICMD<1:4>をグループコマンド信号GCMDに伝達する第3のラッチ部222とで構成される。ここで、第1のグループ識別信号GID1と、第2のグループ識別信号GID2と、グループコマンド信号GCMDとは、実施形態によって様々なビット数を有する信号として実現することができるが、本実施形態では、4ビットの信号として出力されるように実現される。したがって、第1のラッチ部220と、第2のラッチ部221と、第3のラッチ部222とは、4ビットの入力信号を受信して4ビットの出力信号を出力するので、4個のDフリップフロップDFLIPFLOP回路として実現されることが好ましい。ここで、グループコマンド信号GCMDは、半導体モジュールに備えられた第1のDRAMないし第8のDRAM11~18のうち、第1のDRAM及び第2のDRAM11、12のみが同一に動作するように生成される信号である。比較器23は、第1のグループ識別信号GID1及び第2のグループ識別信号GID2を比較して、同じ信号である場合、ロジックハイレベルの選択信号SELを出力し、異なる信号である場合、ロジックローレベルの選択信号SELを生成する。比較器23は、第1のグループ識別信号GID1及び第2のグループ識別信号GID2のビット別に同一レベルであるか否かを判断することができる一般的な比較器を用いて容易に実現可能である。コマンドデコーダ24は、第3のコマンドピンないし第5のコマンドピンCMD3_PIN~CMD5_PINから第3のコマンド信号ないし第5のコマンド信号CMD<3:5>を受信し、デコードしてモジュールコマンド信号MCMDを生成する。コマンドデコーダ24は、一般的なコマンドデコーダを用いて容易に実現可能である。ここで、モジュールコマンド信号MCMDは、半導体モジュールに備えられた第1のDRAMないし第8のDRAM11~18が全て同一に動作するように生成される信号である。マルチプレクサ25は、選択信号SELに応じて、グループコマンド信号及びモジュールコマンド信号のうち、いずれか1つの信号を入力コマンドとして選択して出力するものである。より具体的には、マルチプレクサ25は、選択信号SELがロジックハイレベルである場合、グループコマンド信号GCMDを第1の入力コマンドCMD_IN1に出力し、選択信号SELがロジックローレベルである場合、モジュールコマンド信号MCMDを第1の入力コマンドCMD_IN1に出力する。このように構成された第1のモジュール制御回路2の動作を図4A及び図4Bの場合に分けて説明すれば、次のとおりである。以下、図4Aに示すように、第1のデータ信号ないし第8のデータ信号DQ1~DQ8が入力される場合の動作を説明する。まず、図4Aに示すように、第1のイネーブル信号EN1がロジックハイレベルにイネーブルされる時点で第1のデータ信号ないし第4のデータ信号DQ1~DQ4がL、L、L、Lとして入力されると、第1のラッチ部220は、L、L、L、Lを有する第1のグループ識別信号GID1をラッチして出力する。ここで、Lは、ロジックローレベルを意味し、Hはロジックハイレベルを意味し、Xは、論理レベルに関係ないことを意味する。次に、図4Aに示すように、第2のイネーブル信号EN2がロジックハイレベルにイネーブルされる時点で第1のデータ信号ないし第4のデータ信号DQ1~DQ4がL、L、L、Lとして入力されると、第2のラッチ部221は、L、L、L、Lを有する第2のグループ識別信号GID2をラッチして出力する。また、第2のイネーブル信号EN2がロジックハイレベルにイネーブルされる時点で第5のデータ信号ないし第8のデータ信号DQ5~DQ8がL、L、L、Lとして入力されると、第3のラッチ部222は、L、L、L、Lを有するグループコマンド信号GCMDをラッチして出力する。次に、比較器23は、第1のグループ識別信号GID1及び第2のグループ識別信号GID2がL、L、L、Lであって、同一であるため、ロジックハイレベルの選択信号SELを生成する。次に、マルチプレクサ25は、ロジックハイレベルの選択信号SELを受信し、L、L、L、Lを有するグループコマンド信号GCMDを第1の入力コマンドCMD_IN1に出力する。したがって、第1の入力コマンドCMD_IN1を受信する第1のDRAM及び第2のDRAM11、12の動作を制御する。例えば、L、L、L、Lを有する第1の入力コマンドCMD_IN1を受信する第1のDRAM及び第2のDRAM11、12では、アクティブACTIVE動作が行われる。本実施形態において、第1の入力コマンドCMD_IN1がL、L、L、Hである場合、第1のDRAM及び第2のDRAM11、12は、セルフリフレッシュSELFREFRESH動作が行われ、第1の入力コマンドCMD_IN1がL、L、H、Lである場合、第1のDRAM及び第2のDRAM11、12は、プリチャージパワーダウンPRECHARGEPOWERDOWN動作が行われ、第1の入力コマンドCMD_IN1がL、L、H、Hである場合、第1のDRAM及び第2のDRAM11、12は、アクティブパワーダウンACTIVEPOWERDOWN動作が行われるように設定される。ただし、このような設定は、実施形態によって様々に変更され得る。以下、図4Bに示すように、第1のデータ信号ないし第8のデータ信号DQ1~DQ8が入力される場合の動作を説明する。まず、図4Bに示すように、第1のイネーブル信号EN1がロジックハイレベルにイネーブルされる時点で第1のデータ信号ないし第4のデータ信号DQ1~DQ4がL、L、L、Lとして入力されると、第1のラッチ部220は、L、L、L、Lを有する第1のグループ識別信号GID1をラッチして出力する。次に、図4Bに示すように、第2のイネーブル信号EN2がロジックハイレベルにイネーブルされる時点で第1のデータ信号ないし第4のデータ信号DQ1~DQ4がL、L、H、Lとして入力されると、第2のラッチ部221は、L、L、H、Lを有する第2のグループ識別信号GID2をラッチして出力する。また、第2のイネーブル信号EN2がロジックハイレベルにイネーブルされる時点で第5のデータ信号ないし第8のデータ信号DQ5~DQ8がL、L、H、Hとして入力されると、第3のラッチ部222は、L、L、H、Hを有するグループコマンド信号GCMDをラッチして出力する。次に、比較器23は、L、L、L、Lを有する第1のグループ識別信号GID1とL、L、H、Lを有する第2のグループ識別信号GID2とが同一でないため、ロジックローレベルの選択信号SELを生成する。次に、マルチプレクサ25は、ロジックローレベルの選択信号SELを受信し、コマンドデコーダ24で生成されたモジュールコマンド信号MCMDを第1の入力コマンドCMD_IN1に出力する。したがって、第1の入力コマンドCMD_IN1を受信する第1のDRAM及び第2のDRAM11、12は、グループコマンド信号GCMDと関係なく、半導体モジュール内部の第1のDRAMないし第8のDRAM11~18を全て同一に動作させるために生成されるモジュールコマンド信号MCMDによって第1のDRAM及び第2のDRAM11、12を動作させる。第2のモジュール制御回路3と、第3のモジュール制御回路4と、第4のモジュール制御回路5との場合、入出力される信号の種類のみを除き、第1のモジュール制御回路2とほとんど同じ構成及び動作を有するので、具体的な説明を省略する。図5は、図2に示された半導体モジュールを備える集積回路の構成図である。同図に示された集積回路は、半導体モジュールを制御するメモリ制御部を備える。メモリ制御部は、半導体モジュールの制御のために、第1のコマンド信号ないし第5のコマンド信号CMD<1:5>を伝送し、図3に示された第1のモジュール制御回路2の動作のために、第1のデータ信号ないし第4のデータ信号DQ1~DQ4及び第5のデータ信号ないし第8のデータ信号DQ5~DQ8を伝送する。さらに具体的に、半導体モジュールは、メモリ制御部から伝送された第1のコマンド信号ないし第5のコマンド信号CMD<1:5>のうち、第1のコマンド信号ないし第2のコマンド信号CMD<1:2>をデコードして、第1のイネーブル信号EN1及び第2のイネーブル信号EN2を順次イネーブルさせ、第3のコマンド信号ないし第5のコマンド信号CMD<3:5>をデコードして、モジュールコマンド信号MCMDを生成する。次に、半導体モジュールは、第1のイネーブル信号EN1がロジックハイレベルにイネーブルされる時点でメモリ制御部から第1のデータ信号ないし第4のデータ信号DQ1~DQ4が第1の識別信号ないし第4の識別信号ID<1:4>に伝送されて第1のグループ識別信号GID1を生成する。次に、半導体モジュールは、第2のイネーブル信号EN2がロジックハイレベルにイネーブルされる時点でメモリ制御部から第1のデータ信号ないし第4のデータ信号DQ1~DQ4が第1の識別信号ないし第4の識別信号ID<1:4>に伝送されて第2のグループ識別信号GID2を生成し、第5のデータ信号ないし第8のデータ信号DQ5~DQ8が第1の内部コマンド信号ないし第4の内部コマンド信号ICMD<1:4>に伝送されてグループコマンド信号GCMDを生成する。次に、半導体モジュールは、第1のグループ識別信号GID1と第2のグループ識別信号GID2とを比較し、同じである場合、グループコマンド信号GCMDを第1の入力コマンドCMD_IN1に出力し、同じでない場合、モジュールコマンド信号MCMDを第1の入力コマンドCMD_IN1に出力する。本実施形態の半導体モジュールの場合、2個のDRAMをグループ化し、2個のDRAMの動作を制御するモジュール制御回路を備えるが、実施形態によっては、モジュール制御回路の数を様々に変更させることができる。すなわち、図6に示された本発明の他の実施形態に係る半導体モジュールの構成のように、8個のDRAMの動作を制御する8個のモジュール制御回路を備えるように半導体モジュールを実現することができる。