絶縁基板上に配置されたゲート電極と、前記ゲート電極の上に配置されたゲート絶縁膜と、前記ゲート絶縁膜の上に配置されたポリシリコンによって形成され、前記ゲート電極の直上に位置するチャネル領域、前記チャネル領域に隣接するとともに前記チャネル領域よりも高濃度の不純物を含む低濃度不純物領域、及び、前記低濃度不純物領域に隣接するとともに前記低濃度不純物領域よりも高濃度の不純物を含む高濃度不純物領域を含む半導体層と、前記チャネル領域及び前記低濃度不純物領域の上に配置され、前記チャネル領域の直上の膜厚が前記低濃度不純物領域の直上の膜厚よりも厚い保護膜と、前記高濃度不純物領域に電気的に接続された電極と、を備えたことを特徴とする薄膜トランジスタ回路基板。前記電極は、前記高濃度不純物領域及び前記保護膜の上に積層された第1導電層と、前記第1導電層の上に積層され前記第1導電層よりも厚い膜厚の第2導電層と、を含むことを特徴とする請求項1に記載の薄膜トランジスタ回路基板。前記第1導電層は、前記高濃度不純物領域の直上の膜厚が前記保護膜の直上の膜厚と略同一であり、前記第2導電層は、前記高濃度不純物領域の直上の膜厚が前記保護膜の直上の膜厚よりも厚いことを特徴とする請求項2に記載の薄膜トランジスタ回路基板。前記第1導電層は、少なくともマグネシウムMg及びアルミニウムAlを含む銅合金によって形成され、前記第2導電層は、銅Cuによって形成されたことを特徴とする請求項2または3に記載の薄膜トランジスタ回路基板。絶縁基板の上にゲート電極を形成し、前記ゲート電極の上に順次、ゲート絶縁膜及びポリシリコンからなる半導体層を形成し、前記ゲート電極の直上であって前記半導体層の上に、中央部の膜厚が中央部を挟んだ両端部の膜厚よりも厚い階段状の保護膜を形成し、前記半導体層に不純物を注入して、前記保護膜の中央部の直下にチャネル領域を形成し、前記保護膜の両端部の直下に低濃度不純物領域を形成し、前記保護膜から露出した領域に高濃度不純物領域を形成し、前記保護膜及び前記保護膜から露出した前記半導体層の上にメッキ用の電極用シード層を形成し、前記電極用シード層の上に電極形成領域を露出したメッキ用レジストを形成し、前記メッキ用レジストをマスクとして電解メッキにより前記電極形成領域をメッキして前記電極用シード層の上にメッキ層を形成し、前記メッキ用レジストを除去し、前記メッキ層をマスクとして前記電極用シード層を除去する、ことを特徴とする薄膜トランジスタ回路基板の製造方法。前記ゲート電極は、前記絶縁基板の上にゲート用シード層を形成し、前記絶縁基板の上に前記ゲート用シード層を露出する下地絶縁膜を形成し、前記下地絶縁膜をマスクとして電解メッキする、ことにより形成したことを特徴とする請求項5に記載の薄膜トランジスタ回路基板の製造方法。前記保護膜は、前記半導体層上に保護膜材料を成膜し、前記保護膜材料の上にその中央部の膜厚が中央部を挟んだ両端部の膜厚よりも厚い階段状の保護膜用レジストを形成し、ドライエッチングにより前記保護膜用レジストから露出した前記保護膜材料を除去し、アッシングにより前記保護膜用レジストの両端部を除去し、ドライエッチングにより前記保護膜用レジストから露出した前記保護膜材料をエッチングして前記保護膜用レジストの直下の膜厚よりも膜厚を低減し、前記保護膜用レジストを除去する、ことによって形成したことを特徴とする請求項5または6に記載の薄膜トランジスタ回路基板の製造方法。前記チャネル領域、前記低濃度不純物領域、及び、前記高濃度不純物領域は、前記保護膜から露出した前記半導体層に不純物を注入し、前記保護膜の両端部の直下の前記半導体層及び前記保護膜から露出した前記半導体層に不純物を注入する、ことによって形成したことを特徴とする請求項5乃至7のいずれか1項に記載の薄膜トランジスタ回路基板の製造方法。前記電極用シード層は、少なくともマグネシウムMg及びアルミニウムAlを含む銅合金によりスパッタ法によって形成したことを特徴とする請求項5乃至8のいずれか1項に記載の薄膜トランジスタ回路基板の製造方法。前記電極は、銅Cuによって形成したことを特徴とする請求項5乃至9のいずれか1項に記載の薄膜トランジスタ回路基板の製造方法。本実施形態の目的は、製造工程数を大幅に増加することなく高性能な薄膜トランジスタを備えた薄膜トランジスタ回路基板、及び、薄膜トランジスタ回路基板の製造方法を提供することにある。本実施形態によれば、絶縁基板上に配置されたゲート電極と、前記ゲート電極の上に配置されたゲート絶縁膜と、前記ゲート絶縁膜の上に配置されたポリシリコンによって形成され、前記ゲート電極の直上に位置するチャネル領域、前記チャネル領域に隣接するとともに前記チャネル領域よりも高濃度の不純物を含む低濃度不純物領域、及び、前記低濃度不純物領域に隣接するとともに前記低濃度不純物領域よりも高濃度の不純物を含む高濃度不純物領域を含む半導体層と、前記チャネル領域及び前記低濃度不純物領域の上に配置され、前記チャネル領域の直上の膜厚が前記低濃度不純物領域の直上の膜厚よりも厚い保護膜と、前記高濃度不純物領域に電気的に接続された電極と、を備えたことを特徴とする薄膜トランジスタ回路基板が提供される。本実施形態によれば、絶縁基板の上にゲート電極を形成し、前記ゲート電極の上に順次、ゲート絶縁膜及びポリシリコンからなる半導体層を形成し、前記ゲート電極の直上であって前記半導体層の上に、中央部の膜厚が中央部を挟んだ両端部の膜厚よりも厚い階段状の保護膜を形成し、前記半導体層に不純物を注入して、前記保護膜の中央部の直下にチャネル領域を形成し、前記保護膜の両端部の直下に低濃度不純物領域を形成し、前記保護膜から露出した領域に高濃度不純物領域を形成し、前記保護膜及び前記保護膜から露出した前記半導体層の上にメッキ用の電極用シード層を形成し、前記電極用シード層の上に電極形成領域を露出したメッキ用レジストを形成し、前記メッキ用レジストをマスクとして電解メッキにより前記電極形成領域をメッキして前記電極用シード層の上にメッキ層を形成し、前記メッキ用レジストを除去し、前記メッキ層をマスクとして前記電極用シード層を除去する、ことを特徴とする薄膜トランジスタ回路基板の製造方法が提供される。以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。図1は、本実施形態の薄膜トランジスタ回路基板が備える薄膜トランジスタAの一構成例を概略的に示す平面図である。薄膜トランジスタAは、ゲート電極WG、半導体層SC、ソース電極WS、ドレイン電極WDなどを含んでいる。ゲート電極WGは、例えば、銅Cu、アルミニウムAl、チタンTi、モリブデンMo、タングステンW、タンタルTa、クロムCrのいずれかまたはこれらのうちの少なくとも1つを含む合金によって形成されている。このようなゲート電極WGは、図示しないゲート配線に電気的に接続されている。半導体層SCは、ゲート電極WGよりも上方に位置し、ポリシリコンp-Siによって形成されている。ソース電極WS及びドレイン電極WDは、半導体層SCよりも上方に位置し、例えば、銅Cu、マグネシウムMg、アルミニウムAl、チタンTi、モリブデンMo、タングステンW、タンタルTa、クロムCrのいずれかまたはこれらのうちの少なくとも1つを含む合金によって形成されている。ソース電極WSは、図示しないソース配線に電気的に接続されている。図2は、図1に示した薄膜トランジスタAを含む薄膜トランジスタ回路基板1の構成を概略的に示す断面図である。ここで示した薄膜トランジスタAの断面図は、II-II線に沿って切断した断面図に対応する。すなわち、薄膜トランジスタ回路基板1は、ガラス基板や樹脂基板などの光透過性を有する絶縁基板10を用いて形成されている。この薄膜トランジスタ回路基板1は、絶縁基板10の上に形成された薄膜トランジスタAを備えている。また、図示した例では、薄膜トランジスタ回路基板1は、ゲート引き出し部Bと、キャパシタCと、を備えている。絶縁基板10の上には、薄膜トランジスタAを構成するゲート電極WG、ゲート引き出し部Bのゲート配線GL、及び、キャパシタCの補助容量線CLが配置されている。ゲート配線GL及び補助容量線CLは、上記のゲート電極WGと同一材料によって形成可能である。なお、ここでは、ゲート電極WG、ゲート配線GL、及び、補助容量線CLは、単層として図示しているが、複数の導電層を積層した積層体であっても良い。また、絶縁基板10の上には、下地絶縁膜11が配置されている。この下地絶縁膜11は、ゲート電極WG、ゲート配線GL、及び、補助容量線CLを覆うものではなく、これらの間に位置している。このような下地絶縁膜11は、例えば、シリコン酸化膜SiOによって形成されている。ゲート電極WG及び下地絶縁膜11の上には、ゲート絶縁膜12が配置されている。このゲート絶縁膜12は、ゲート配線GLの一部及び補助容量線CLの上にも配置されている。このようなゲート絶縁膜12は、例えば、シリコン酸化膜SiOによって形成されている。半導体層SCは、ゲート絶縁膜12の上に配置されている。また、半導体層SCの端面は、ゲート絶縁膜12の端面の直上に位置している。薄膜トランジスタAを構成する半導体層SCは、ゲート電極WGの直上に位置するチャネル領域SCC、チャネル領域SCCに隣接するとともにチャネル領域SCCよりも高濃度の不純物を含む低濃度不純物領域SCL、及び、低濃度不純物領域SCLに隣接するとともに低濃度不純物領域SCLよりも高濃度の不純物を含む高濃度不純物領域SCHを含んでいる。低濃度不純物領域SCLは、チャネル領域SCCを挟んだ両側に形成されている。また、高濃度不純物領域SCHは、チャネル領域SCC及び低濃度不純物領域SCLを挟んだ半導体層SCの両端部に形成されている。一方の高濃度不純物領域SCHはソース領域SCSとして機能し、他方の高濃度不純物領域SCHはドレイン領域SCDとして機能する。なお、このような低濃度不純物領域SCL及び高濃度不純物領域SCHは、不純物としてリンPを含んでいる。チャネル領域SCCは、ほとんど不純物を含んでいない。ゲート引き出し部B及びキャパシタCにおいて、ゲート絶縁膜12の上に配置された半導体層SCは、高濃度不純物領域SCHと同程度の濃度の不純物を含んでいる。保護膜PTは、半導体層SCのチャネル領域SCC及び低濃度不純物領域SCLの上に配置されている。この保護膜PTは、チャネル領域SCCの直上の膜厚T1が低濃度不純物領域SCLの直上の膜厚T2よりも厚い階段状に形成されている。なお、本実施形態において、膜厚とは、絶縁基板10の主面の法線方向に沿った長さに相当する。半導体層SCの高濃度不純物領域SCHは、保護膜PTから露出している。また、保護膜PTは、ゲート引き出し部B及びキャパシタCには配置されていない。このため、ゲート引き出し部B及びキャパシタCにおいては、半導体層SCは、保護膜PTから露出している。このような保護膜PTは、例えば、シリコン酸化膜SiOやシリコン窒化膜SiNによって形成されている。薄膜トランジスタを構成する電極として、ソース電極WS及びドレイン電極WDは、それぞれ高濃度不純物領域SCHに電気的に接続されている。これらのソース電極WS及びドレイン電極WDは、離間して形成され、これらの間から保護膜PTの膜厚T1を有する中央部が露出している。ソース電極WSは、一方の高濃度不純物領域SCHであるソース領域SCSに電気的に接続されている。ドレイン電極WDは、他方の高濃度不純物領域SCHであるドレイン領域SCDに電気的に接続されている。これらのソース電極WS及びドレイン電極WDは、2層の導電層を積層した積層体である。すなわち、ソース電極WS及びドレイン電極WDは、第1導電層E1、及び、この第1導電層E1の上に積層された第2導電層E2を含んでいる。第1導電層E1は、図示した例では、高濃度不純物領域SCH及び保護膜PTの上に積層されている。第2導電層E2は、第1導電層E1よりも厚い膜厚を有している。例えば、高濃度不純物領域SCHの直上において、第1導電層E1は膜厚T11を有する一方で、第2導電層E2は膜厚T11よりも厚い膜厚T21を有している。また、第1導電層E1は、高濃度不純物領域SCH、保護膜PTの膜厚T2を有する端部及び膜厚T1を有する中央部の段差に沿って略均一な膜厚で形成されている。つまり、第1導電層E1は、高濃度不純物領域SCHの直上の膜厚T11が保護膜PTの直上の膜厚T12と略同一である。第1導電層E1の膜厚T11及びT12は、例えば、50nm程度である。このような第1導電層E1は、例えば、少なくともマグネシウムMg及びアルミニウムAlを含む銅合金によって形成されている。一方、第2導電層E2は、その下地の段差の影響を受けにくく、その上面が略平坦となる。つまり、第2導電層E2は、高濃度不純物領域SCHの直上の膜厚T21が保護膜PTの直上の膜厚T22よりも厚い。このような第2導電層E2は、例えば、銅Cuによって形成されている。ゲート引き出し部Bの引出電極BEは、ゲート絶縁膜12に形成されたコンタクトホールを介してゲート配線GLにコンタクトしている。キャパシタCの容量形成部CEは、半導体層SCの上に形成されている。ここに示した例では、引出電極BE及び容量形成部CEは、ソース電極WSなどと同様に、第1導電層E1及び第2導電層E2を積層した積層体である。なお、これらの引出電極BE及び容量形成部CEは、単層であってもよく、単層である場合及び積層体である場合のいずれであっても、例えば、銅Cu、マグネシウムMg、アルミニウムAl、チタンTi、モリブデンMo、タングステンW、タンタルTa、クロムCrのいずれかまたはこれらのうちの少なくとも1つを含む合金によって形成されている。次に、上記の薄膜トランジスタ回路基板の製造方法について説明する。図3は、図2に示した薄膜トランジスタAのゲート電極WGを形成する工程の一例を説明するための概略断面図である。まず、図中のAで示したように、絶縁基板10の上にゲート用シード層GSLを形成する。このようなゲート用シード層GSLは、絶縁基板10の上にシード層材料を成膜した後に、ゲート用シード層GSLを形成する領域の直上にレジストを形成し、このレジストをマスクとしてシード層材料を選択的に除去することによって形成される。このときに適用されるレジストは、フォトリソグラフィ工程によりパターニングされた樹脂材料によって形成される。また、ゲート用シード層GSLは、例えば、銅Cu単体または銅Cuを主成分とする合金によって形成される。そして、図中のBで示したように、絶縁基板10の上及びゲート用シード層GSLの上に、例えば、シリコン酸化膜ISを成膜する。そして、図中のCで示したように、絶縁基板10の上にゲート用シード層GSLを露出する下地絶縁膜11を形成する。このような下地絶縁膜11は、シリコン酸化膜ISのうちゲート用シード層GSLの直上に相当する領域にレジストを形成し、このレジストをマスクとしてシリコン酸化膜ISを選択的に除去することによって形成される。このときに適用されるレジストは、フォトリソグラフィ工程によりパターニングされた樹脂材料によって形成される。そして、図中のDで示したように、下地絶縁膜11をマスクとして電解メッキすることにより、ゲート用シード層GSLの上にメッキ層MLを形成する。このメッキ層MLは、例えば、銅Cuによって形成される。これにより、ゲート用シード層GSL及びメッキ層MLの積層体からなるゲート電極WGが形成される。このようにして形成されたゲート電極WGの上面WGTは、下地絶縁膜11の上面11Tとで略平坦な平面を形成するため、以後の工程で形成される半導体層の下地を平坦化することが可能となる。なお、ここでは、ゲート電極WGの製造工程として説明したが、ゲート配線GLや補助容量線CLも同様の手法によって製造してもよい。また、これらのゲート電極WG、ゲート配線GL、補助容量線CLなどの製造手法として、上記の手法よりも簡素な手法を適用しても良い。例えば、ゲート電極WG、ゲート配線GL、補助容量線CLは、ゲート用材料を絶縁基板10の上に成膜し、フォトリソグラフィ工程によりゲート用材料をパターニングすることによって形成しても良い。図4は、本実施形態の薄膜トランジスタ回路基板1の製造工程を説明するための概略断面図である。まず、図中のAで示したように、絶縁基板10の上にゲート電極WGを形成する。ここに示した例では、同様に、絶縁基板10の上にゲート配線GL及び補助容量線CLを形成する。なお、絶縁基板10の上には、ゲート電極WG、ゲート配線GL、及び、補助容量線CLを露出する下地絶縁膜11が形成されている。続いて、図中のBで示したように、ゲート電極WGの上に順次、ゲート絶縁膜12及び半導体層SCを形成する。その後、半導体層SCの結晶化を行い、ポリシリコンp-Si半導体層を形成する。続いて、図中のCで示したように、半導体層SCの上に、エッチングストッパー層として機能する保護膜材料PTMを成膜する。この保護膜材料PTMは、例えば、シリコン酸化膜またはシリコン窒化膜によって形成される。そして、この保護膜材料PTMの上に、保護膜材料PTMをパターニングするための保護膜用レジストR1を形成する。この保護膜用レジストR1は、感光性樹脂材料をハーフトーン露光するなどして、その中央部の膜厚が中央部を挟んだ両端部の膜厚よりも厚い階段状に形成される。また、この保護膜用レジストR1は、ゲート電極WGの直上に形成される。以後に形成される薄膜トランジスタのチャネル長は、この保護膜用レジストR1を形成するためのフォトリソグラフィ工程で適用される露光機の解像度で決定される。図5は、保護膜PTを形成する工程の一例を説明するための概略断面図である。図4のCで示したように、保護膜材料PTMの上に保護膜用レジストR1を形成した後、図5のAで示したように、ドライエッチングにより保護膜用レジストR1から露出した保護膜材料PTMを除去する。そして、図5のBで示したように、アッシングにより保護膜用レジストR1の両端部を除去する。これにより、保護膜用レジストR1の両端部の直下に位置した保護膜材料PTMが保護膜用レジストR1から露出する。そして、図5のCで示したように、ドライエッチングにより保護膜用レジストR1から露出した保護膜材料PTMをエッチングし、完全に除去するのではなく、保護膜用レジストR1の直下の膜厚よりも膜厚を低減する。これにより、その中央部の膜厚がT1であって、中央部を挟んだ両端部の膜厚が膜厚T1よりも薄いT2但し、膜厚T2はゼロより大きい有限の値であり、例えば、50~130nmであるである保護膜PTが形成される。この保護膜PTは、ゲート電極WGの直上であって半導体層SCの上に形成される。図6は、本実施形態の薄膜トランジスタ回路基板1の製造工程を説明するための概略断面図である。図5のCで示したように、半導体層SCの上に、階段状の保護膜PTを形成した後、図6のAで示したように、保護膜PTの上に残った保護膜用レジストR1を除去する。続いて、図6のBで示したように、半導体層SCに不純物を注入して、保護膜PTの中央部PTCの直下にチャネル領域SCCを形成し、保護膜PTの両端部PTSの直下に低濃度不純物領域SCLを形成し、保護膜PTから露出した領域に高濃度不純物領域SCHを形成する。本実施形態においては、不純物として、リンPを2回に分けて注入する。第1回目の不純物注入工程では、保護膜PTから露出した半導体層SCに不純物を注入する。このとき、保護膜PTの中央部PTCの直下の半導体層SC及び両端部PTSの直下の半導体層SCに不純物が注入されない低加速条件例えば、20keVで、不純物を注入する。第2回目の不純物注入工程では、保護膜PTの両端部PTSの直下の半導体層SC及び保護膜PTから露出した半導体層SCに不純物を注入する。このとき、保護膜PTの中央部PTCの直下の半導体層SCに不純物が注入されない程度の高加速条件例えば、80keVで、不純物を注入する。つまり、半導体層SCのうち、2回の不純物注入工程でほとんど不純物が注入されなかった領域がチャネル領域SCCとなり、第1回目の不純物注入工程ではほとんど不純物が注入されず第2回目の不純物注入工程で不純物が注入された領域が低濃度不純物領域SCLとなり、第1回目の不純物注入工程及び第2回目の不純物注入工程で不純物が注入された領域が高濃度不純物領域SCHとなる。なお、チャネル領域SCCを形成するに際して、不純物注入の加速条件のみならず、保護膜PTの膜厚などの他の注入条件が適宜設定される。その後、熱アニールを施し、水素化及び活性化を行う。続いて、図6のCで示したように、保護膜PT及び半導体層SCの上に、レジストR2を形成する。このレジストR2は、ゲート配線GLとのコンタクトに必要なコンタクトホールを形成するとともに不要な半導体層SCを除去するための形状にパターニングされている。図7は、本実施形態の薄膜トランジスタ回路基板1の製造工程を説明するための概略断面図である。図6のCで示したように、保護膜PT及び半導体層SCの上にレジストR2を形成した後に、図7のAで示したように、このレジストR2をマスクとして半導体層SC及びゲート絶縁膜12をエッチングして除去する。このように、半導体層SC及びゲート絶縁膜12が一括してエッチングされることにより、それらの端面が揃う。その後、レジストR2を除去する。続いて、図7のBで示したように、保護膜PT及び保護膜PTから露出した半導体層SCの上にメッキ用の電極用シード層ESLを形成する。この電極用シード層ESLは、例えば、銅合金によって形成される。このような電極用シード層ESLは、スパッタにて基板全面に形成され、その膜厚が50nm程度の薄膜である。このため、電極用シード層ESLは、保護膜PTの上や半導体層SCの上の他にも下地絶縁膜11の上やゲート配線GLの上にも形成される。続いて、図7のCで示したように、電極用シード層ESLの上に電極形成領域を露出したメッキ用レジストR3を形成する。このときに適用されるメッキ用レジストR3は、フォトリソグラフィ工程によりパターニングされた樹脂材料によって形成される。なお、このメッキ用レジストR3は、順テーパー状にならないように形成されている。つまり、メッキ用レジストR3は、逆テーパー状もしくは電極用シード層ESLの上面に対して垂直な断面を有する形状に形成される。このようなメッキ用レジストR3から露出した電極領域とは、後にソース電極WS及びドレイン電極WDが形成される領域であり、図示した例では、さらに、引出電極BE及び容量形成部CEが形成される領域も含んでいる。図8は、本実施形態の薄膜トランジスタ回路基板1の製造工程を説明するための概略断面図である。図7のCで示したように、メッキ用レジストR3を形成した後に、図8のAで示したように、メッキ用レジストR3をマスクとして電解メッキにより電極形成領域をメッキして電極用シード層ESLの上にメッキ層EMを形成する。このメッキ層EMは、例えば、銅によって形成される。このとき、メッキ用レジストR3が逆テーパー状もしくは電極用シード層ESLの上面に対して垂直な断面を有する形状に形成されているため、メッキ層EMは、順テーパー状もしくは電極用シード層ESLの上面に対して垂直な断面を有する形状に形成される。このようなメッキ層EMは、ソース電極WS及びドレイン電極WDが形成される領域に形成される。また、ここに示した例では、引出電極BE及び容量形成部CEが形成される領域にもメッキ層EMが形成される。続いて、図8のBで示したように、メッキ用レジストR3を除去する。これにより、メッキ層EMの直下を除いて、電極用シード層ESLが露出する。そして、図8のCで示したように、メッキ層EMをマスクとしてパターニングし、電極用シード層ESLを除去する。電極用シード層ESLを除去した領域では、保護膜PT、半導体層SC、下地絶縁膜11などが露出する。これにより、電極用シード層ESLとメッキ層EMとの積層体が分離され、ソース電極WS及びドレイン電極WDが形成される。また、ここに示した例では、引出電極BE及び容量形成部CEも同時に形成される。これらのソース電極WS、ドレイン電極WS、引出電極BE、及び、容量形成部CEにおいて、電極用シード層ESLが第1導電層E1に相当し、メッキ層EMが第2導電層E2に相当する。このようなパターニングによって電極用シード層ESLを除去するに際して、電極用シード層ESLは薄膜であるため、エッチング変換差つまり、エッチング前にメッキ用レジストR3の直下に位置する電極用シード層ESLの面積と、エッチング後にメッキ用レジストR3の直下に位置する電極用シード層ESLの面積との差は略ゼロである。上述した本実施形態によれば、エッチングストッパー層として機能する保護膜PTを階段状に形成し、この保護膜PTの膜厚差を利用して半導体層SCに注入するイオン量を調整することにより、製造工程数を大幅に増加することなくN-領域とN領域を形成することが可能となる。また、本実施形態において製造される薄膜トランジスタのチャネル長は、保護膜PTを形成するための保護膜用レジストR1を形成するための露光機の解像度で決定される。このとき、保護膜用レジストR1を形成する過程において露光機の解像度限界でパターニングすることが可能となるため、ボトムゲート構造でありながら、チャネル長を短くすることが可能となる。したがって、高ドレイン耐圧で高性能な薄膜トランジスタN型のボトムゲートp-SiTFTを形成することが可能となる。また、薄膜トランジスタを小さなサイズで形成することが可能となるため、薄膜トランジスタの高性能化だけではなく、高精細画素製品の開口率向上や額縁幅の縮小といった効果も得られる。また、本実施形態によれば、薄膜トランジスタを構成する電極は、電解メッキにより形成されている。このような電解メッキを行う前に形成したメッキ用レジストR3が順テーパー状には形成されていないため、メッキ層EMが逆テーパー状に形成されることはない。したがって、薄膜トランジスタを覆う保護絶縁膜などをその後に形成する場合であっても、絶縁膜が途切れたりする不具合の発生を防止することが可能である。また、本実施形態によれば、薄膜トランジスタを構成する電極は、少なくとも2層の積層体によって形成されている。このうち、半導体層SCにコンタクトする第1導電層E1あるいはメッキ用シード層ESLが少なくともマグネシウムMg及びアルミニウムAlを含む銅合金によって形成され、第1導電層E1に積層される第2導電層E2あるいはメッキ層EMが銅によって形成されている場合、第1導電層E1は、第2導電層E2から半導体層SCへの銅の拡散を防止する拡散防止層として機能する。このため、薄膜トランジスタを高性能に維持することが可能となる。次に、本実施形態の薄膜トランジスタ回路基板1の変形例について説明する。図9は、本実施形態の変形例における薄膜トランジスタAを含む薄膜トランジスタ回路基板1の構成を概略的に示す断面図である。ここに示した変形例の薄膜トランジスタAは、図2に示した例と比較して、ソース電極WS及びドレイン電極WDの形状が異なる点で相違している。すなわち、ここに示したソース電極WS及びドレイン電極WDは、半導体層SCの高濃度不純物領域SCHの上に形成され、保護膜PTには接していない。このような構造の薄膜トランジスタAは、図7のCで示したメッキ用レジストR3のパターンを変更するのみで形成可能である。このような変形例によれば、図2に示した例と比較して、薄膜トランジスタAの寄生容量を低減することが可能となる。以上説明したように、本実施形態によれば、製造工程数を大幅に増加することなく高性能な薄膜トランジスタを備えた薄膜トランジスタ回路基板、及び、薄膜トランジスタ回路基板の製造方法を提供することができる。なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。