"回路素子を保護するための保護素子であって、半導体層に形成された、ソース領域及びドレイン領域と、前記半導体層上にゲート絶縁膜を介して形成されたゲートと、前記ソース領域の表面に接続され、グラウンドに電気的に接続されたソース電極と、前記ドレイン領域の表面に接続され、サージ入力が入力されるドレイン電極と、前記ソース電極と前記ゲートとの間に接続されたダイオードとを含む保護素子。前記ダイオードは、複数個のダイオードが順方向を同じ方向として直列に接続されている、請求項1に記載の保護素子。前記ゲートと前記ドレイン電極との間に接続されている、抵抗をさらに含む、請求項1に記載の保護素子。前記ダイオードに並列に接続された第2の抵抗と、前記抵抗と直列に接続された第2のダイオードとを、さらに含む請求項3に記載の保護素子。複数個の前記ゲート及び前記ソース電極の組に対して、前記ダイオードが共通に接続されている、請求項1に記載の保護素子。回路素子と、前記回路素子に接続され、半導体層に形成された、ソース領域及びドレイン領域と、前記半導体層上にゲート絶縁膜を介して形成されたゲートと、前記ソース領域の表面に接続され、グラウンドに電気的に接続されたソース電極と、前記ドレイン領域の表面に接続され、サージ入力が入力されるドレイン電極と、前記ソース電極と前記ゲートとの間に接続されたダイオードとを含み、前記回路素子を保護するための保護素子とを備えた半導体装置。前記保護素子は、前記ゲートと前記ドレイン電極との間に接続されている、抵抗をさらに含む、請求項6に記載の半導体装置。前記保護素子は、前記ダイオードに並列に接続された第2の抵抗と、前記抵抗と直列に接続された第2のダイオードとを、さらに含む請求項7に記載の半導体装置の製造方法。しかしながら、前述したVt1を下げるそれぞれの方法には、以下に説明する問題点がある。まず、1の耐圧の低い不純物構成に変える方法では、保護素子の部分の製造工程の変更を伴う。また、PWell領域の不純物濃度が、保護素子と回路素子とで異なっていると、それぞれ別々の工程でPWell領域を作製する必要が生じて、工程数が増大する。次に、2のWell領域の電位をフローティング電位にする方法では、従来のVt1と、フローティング電位にした場合のVt1との2つのVt1しか得られない。即ち、Vt1は、高い電圧と低い電圧の特定の2つの電圧値しか実現できない。次に、3ゲート電圧を制御する方法では、入力段に設ける制御用の回路構成が複雑となり、その分大きい面積を必要とする。また、前述した非特許文献1に記載された方法では、ゲート電圧をドレイン電圧と同じ電圧にするので、やはりVt1は高い電圧と低い電圧の特定の2つの電圧値しか実現できない。上述した問題の解決のために、本発明においては、比較的簡易な構成であり、かつ、Vt1を3つ以上の多くの電圧値に設定することを可能にする、ESD静電気放電対策用の保護素子を提供するものである。また、この保護素子を備えた半導体装置を提供するものである。本発明の保護素子は、回路素子を保護するための保護素子である。そして、半導体層に形成された、ソース領域及びドレイン領域と、半導体層上にゲート絶縁膜を介して形成されたゲートとを含む。また、ソース領域の表面に接続され、グラウンドに電気的に接続されたソース電極と、ドレイン領域の表面に接続され、サージ入力が入力されるドレイン電極とを含む。さらに、ソース電極とゲートとの間に接続されたダイオードを含む。本発明の半導体装置は、回路素子と、この回路素子に接続され、上記本発明の保護素子の構成である保護素子とを備えたものである。上述の本発明の保護素子の構成によれば、グラウンドに電気的に接続されたソース電極と、ゲートとの間に、ダイオードが接続されているので、ゲートの電位を、グラウンドからシフトさせることができ、前述したVt1の値を変えることができる。そして、ソース電極とゲートとの間に接続されたダイオードの個数によって、ゲートの電位を変えることができるので、これに対応してVt1の値を変えることができる。上述の本発明の半導体装置の構成によれば、回路素子に本発明の保護素子を接続しているので、保護素子において、ソース電極とゲートとの間に接続されたダイオードの個数によって、ゲートの電位を変えて、Vt1の値を変えることができる。上述の本発明によれば、ソース電極とゲートとの間に接続されたダイオードの個数によってVt1を変えることが可能であるため、ダイオードの個数に応じてVt1を3つ以上の多くの電圧値に設定することが可能になる。そして、従来のGGMOS構造の保護素子と比較して、低い値のVt1の保護素子を作製することも可能になる。また、本発明の保護素子は、MOS構造にダイオードを設けた構成であるが、ダイオードはMOS構造を作製する際に作りこむことができるので、追加工程を必要とせず、一般的なMOS構造作成工程で容易に作製することができる。以下、発明を実施するための最良の形態以下、実施の形態とするについて説明する。なお、説明は以下の順序で行う。1.第1の実施の形態2.第2の実施の形態3.第3の実施の形態4.第4の実施の形態5.変形例<1.第1の実施の形態>本発明の第1の実施の形態の保護素子の概略構成図断面図を、図1に示す。本実施の形態の保護素子は、図7に示したGGMOS構造の保護素子と同じく、ESD静電気放電対策用の保護素子となるものである。図1に示すように、半導体層半導体基板やエピタキシャル層等に形成されたPWell領域11の表面部に、nの不純物領域によって、ソース領域12及びドレイン領域13が形成されている。そして、ソース領域12及びドレイン領域13の間の半導体層の上に、ゲート絶縁膜14を介して、ゲート15が形成されている。即ち、通常のNMOSトランジスタと同様の、NMOS構造を有している。ソース領域12及びドレイン領域13には、それぞれ半導体層の表面で、電極16が接続されている。また、電極16の上やゲート15以外の部分は、絶縁層17で覆われている。本実施の形態の保護素子においては、特に、ゲート15とソース領域12に接続された電極ソース電極16とを、図7に示した構成のように直接電気的に接続するのではなく、間に2個のダイオード2121A,21Bを介して接続している。2個のダイオード21A,21Bは、いずれも順方向がゲート15からグラウンド接地電位GNDに向かう向きであり、かつ、直列に接続されている。なお、ソース領域12に接続された電極ソース電極16は、図7に示した構成と同様に、グラウンド接地電位GNDに直接接続されている。これにより、ゲート15の電位図1の電位Aと等しいを、グラウンド接地電位GNDから、ダイオード21A,21Bにかかる電圧の分だけ、正電位にシフトさせることができる。このようにゲートの電位を接地電位から正電位にシフトさせることにより、先に示した図9からわかるように、Vt1を低減することができる。さらに、本実施の形態の保護素子においては、サージ入力が入るドレイン領域13の電極ドレイン電極16と、ゲート15との間を、抵抗22を介して、電気的に接続している。ドレイン電極とゲート15との間を電気的に接続していることにより、サージ入力がゲート15の側にも入ることになる。また、ドレイン電極とゲート15との間は、抵抗22を介して接続していることにより、抵抗22がない場合と比較して、抵抗22による電圧降下を生じる分、サージ入力の電圧に対してゲート15の電位電位Aを下げることができる。なお、抵抗22がない場合には、ダイオード2121A,21Bの側の抵抗が小さくなって、ほとんどの電流が流れてしまい、ドレイン領域13とソース領域12との間に電流が流れず、snapback動作をしなくなってしまう。ダイオードの数を多くして電流を流れにくくすれば、snapback動作させることが可能となるが、抵抗22がないと、ゲート15とドレイン領域13とが同じ電位になるので、図9からわかるように、Vt1が決まった値にしかならない。ダイオードは、P領域とN領域の組み合わせによる単純な構造をしており、一般に、MOS構造を作る場合に、ダイオードも同時に作りこまれる。抵抗も、MOS構造を作る場合に、同時に作りこまれるのが一般的である。即ち、本実施の形態の保護素子において、ダイオード2121A,21B及び抵抗22は、NMOS構造のPWell領域11ソース領域12ドレイン領域13が形成されている半導体層の別の部分に形成することができる。そのため、この保護素子のNMOS構造の部分や保護素子が設けられる回路素子の製造工程において、特別な工程を追加することなく、ダイオード2121A,21B及び抵抗22を作製することが可能である。特に、ダイオード2121A,21BのP領域とN領域の不純物濃度を、回路素子の不純物領域やこの保護素子のPWell領域11やソース領域12ドレイン領域13等の不純物領域のいずれかと同じ濃度とすれば、同時に形成することが可能である。次に、本実施の形態の保護素子の動作について説明する。まず、サージ入力として、高い電圧が入ってくると、NMOS構造のドレイン領域13及び抵抗22に高い電圧がかかる。これにより、ダイオード21A21Bにもその閾値電圧半導体層がシリコンの場合は0.7V程度以上の電圧がかかり、ダイオード21A21Bが導通状態となる。このとき、図1の電位Aは、ダイオード21A21Bによる電位上昇分、即ち0.7V×ダイオードの個数となる。例えば、ダイオードが1個なら電位Aは0.7Vになり、図1に示すようにダイオードが2個なら1.4Vに保たれる。先に説明した図9からもわかるように、ゲート電位0Vからゲート電位を上げていくと、Vt1は一旦下がり、もっとゲート電位が上げると逆にVt1は上昇するが、ゲート電位0VのときよりはVt1が小さくなる。このように、ゲート15とグラウンドGNDとの間に接続するダイオードの個数によって、Vt1をコントロールすることができる。単純にゲートをドレインと短絡すると、Vt1はGGMOSより下がるが、Vt1の値はひとつに決まり、本発明のようにVt1の値を制御することができない。なお、抵抗22の値は、ダイオード21A21Bが導通していないときの抵抗非常に高いより低く、かつ、ドレイン領域13とソース領域12との間にも電流が流れる最低限の抵抗値より高ければ、値は自由に決めて構わない。ここで、TCADテクノロジーCADシミュレーションを用いて、本実施の形態の保護素子において、サージ入力があったときの動作予測を行った。具体的には、図1に示すようにゲートとソースの間にダイオードを2個設けた構造と、ダイオードを1個設けた構造とで、それぞれ動作予測を行った。また、比較対象として、従来のGGMOS構造に対しても同様の動作予測を行った。動作予測の結果として、それぞれの構造における、ドレイン電圧と電流ドレイン-ソース間の電流との関係を、図2に示す。図2より、従来のGGMOS構造ではVt1=8.8Vであったものが、本実施の形態の構造でダイオード1個ならVt1=5.7Vに下がり、2個ならVt1=4.8Vに下がることがわかる。即ち、ダイオードの個数によってVt1の値を制御できることが確認された。上述の本実施の形態の保護素子の構成によれば、ゲート15とソース領域12に接続された電極ソース電極16とを、間に2個のダイオード2121A,21Bを介して接続している。これにより、ゲート15の電位電位Aを、グラウンド接地電位GNDから正電位にシフトさせることができ、Vt1を低減することができる。そして、ダイオードの個数は、図1の2個に限らず、1個又は3個以上とすることも可能であり、ダイオードの個数によってゲート15の電位を変えて、Vt1を変えることが可能である。このように、ダイオードの個数によってVt1を変えることが可能であるため、ダイオードの個数に応じてVt1を3つ以上の多くの電圧値例えば、図2の8.8Vと5.7Vと4.8Vに設定することが可能になる。また、本実施の形態の保護素子の構成によれば、サージ入力が入るドレイン領域13の電極ドレイン電極16と、ゲート15との間を、抵抗22を介して、電気的に接続している。これにより、抵抗22による電圧降下を生じる分、サージ入力の電圧に対してゲート15の電位電位Aを下げることができる。本実施の形態の保護素子は、NMOS構造にダイオード21及び抵抗22を追加するだけであり、ダイオード21及び抵抗22は、MOS構造を作製する際に作りこむことができる。即ち、本実施の形態の保護素子は、追加工程を必要とせず、一般的なMOS構造作成工程で容易に作製することができる。そして、本実施の形態の保護素子を用いて、保護素子を備えた半導体装置を構成することができる。例えば、半導体装置を構成する回路素子の周囲に、本実施の形態の保護素子を配置して、サージ入力が保護素子に入力されるように構成する。<2.第2の実施の形態>図1に示した、第1の実施の形態の構成では、通常の動作状態、即ちドレイン領域13にVdd1.8V~5V程度の電圧がかかっている状態では、ダイオード21が導通して、図1の電位Aが0.7V×ダイオードの個数となる。このとき、MOSのチャネルが開いて、電流がドレイン領域13からソース領域12にリークするため、その分の電力が消費される。このリーク電流を防ぐための構成を、第2の実施の形態として以下に示す。本発明の第2の実施の形態の保護素子の概略構成図断面図を、図3に示す。本実施の形態においては、特に、図1の構成のダイオード21及び抵抗22に、さらに、ダイオード23と抵抗24とを加えた構成となっている。ダイオード23は、順方向がダイオード21の2個のダイオード21A,21Bと同じ方向であり、かつ直列に接続された、4個のダイオード23A,23B,23C,23Dから成り、抵抗22とドレインとの間に設けられている。抵抗24は、ゲート15とソース領域12に接続されたソース電極16との間に、ダイオード21と並列に接続されている。なお、図3では、ダイオード21が2個のダイオード21A,21Bから成り、ダイオード23が4個のダイオード23A,23B,23C,23Dから成る構成となっているが、これらのダイオードの個数は、必要に応じて、他の個数とすることも可能である。また、図3では、ダイオード23が抵抗22よりもサージ入力の側に設けられているが、抵抗22がダイオード23よりもサージ入力の側に設けられた構成とすることも可能である。次に、本実施の形態の保護素子の動作について説明する。通常の動作状態において、ドレイン電圧がVdd=2.7Vである場合には、ダイオード23の閾値電圧0.7V×4個=2.8Vよりもドレイン電圧が小さいため、ダイオード23は導通しない。このとき、ゲート電位は0Vであるため、チャネルは閉じており、リーク電流は流れない。これに対して、ドレイン電流がさらに上がって、ダイオード23が導通すると、電流はダイオード23、抵抗22、抵抗24、グラウンドGNDのルートで流れる。このとき、電流値をIとし、抵抗24の抵抗値をR2とすると、ゲート電圧はI×R2に上昇する。電流値Iがさらに増えると、ゲート電圧I×R2がダイオード21を導通させる。このときのゲート電位は、ダイオード21を導通させる電圧、即ち図3の場合には0.7V×2個=1.4Vとなる。なお、ドレイン電圧がさらに上昇しても、ゲート電位は1.4Vに保たれる。動作電圧が2.7V以外の電圧である場合でも、ダイオード23の閾値電圧が動作電圧よりも大きくなるように、ダイオード23を必要な個数のダイオードで構成すればよい。このように、ドレインとゲート15との間に接続したダイオード23により、ドレイン電圧がダイオード23の導通する電圧未満の状態では、ゲート電位が0Vとなる。従って、この状態においては、ドレイン領域13とソース領域12との間のリーク電流が流れないようにすることができる。その他の構成は、図1に示した第1の実施の形態と同様であるので、同一符号を付して重複説明を省略する。上述の本実施の形態の保護素子の構成によれば、ゲート15とソース領域12に接続された電極ソース電極16とを、間に2個のダイオード2121A,21Bと抵抗24とを介して接続している。これにより、第1の実施の形態と同様に、ゲート15の電位電位Aを、グラウンド接地電位GNDから正電位にシフトさせることができ、Vt1を低減することができる。そして、ダイオードの個数は、図2のダイオード21の2個に限らず、1個又は3個以上とすることも可能であり、ダイオードの個数によってゲート15の電位を変えて、Vt1を変えることが可能である。このように、ダイオードの個数によってVt1を変えることが可能であるため、ダイオードの個数に応じてVt1を3つ以上の多くの電圧値に設定することが可能になる。また、本実施の形態の保護素子の構成によれば、サージ入力が入るドレイン領域13の電極ドレイン電極16と、ゲート15との間を、抵抗22及びダイオード2323A,23B,23C,23Dを介して、電気的に接続している。これにより、サージ入力の電圧に対してゲート15の電位電位Aを下げることができる。本実施の形態の保護素子は、NMOS構造に、ダイオード21,23及び抵抗22,24を追加するだけであり、ダイオード21,23及び抵抗22,24は、MOS構造を作製する際に作りこむことができる。即ち、本実施の形態の保護素子は、追加工程を必要とせず、一般的なMOS構造作成工程で容易に作製することができる。さらに、本実施の形態の保護素子の構成によれば、抵抗22とサージ入力との間にダイオード23を接続し、かつ、ダイオード21に並列に抵抗24を接続したことにより、ダイオード23の閾値電圧以下の電圧では、ゲート15の電位が0Vのままである。これにより、ドレイン領域13からソース領域12との間のリーク電流を防いで、リーク電流による電力消費を防ぐことができる。そして、本実施の形態の保護素子を用いて、保護素子を備えた半導体装置を構成することができる。例えば、半導体装置を構成する回路素子の周囲に、本実施の形態の保護素子を配置して、サージ入力が保護素子に入力されるように構成する。<3.第3の実施の形態>本発明の第3の実施の形態の保護素子の概略構成図断面図を、図4に示す。一般に、MOSのドレインに高電圧がかかった場合には、ゲートの電圧も一緒に上昇する。本実施の形態では、このことを利用して、図4に示すように、ゲート15をドレインとは電気的に接続せず、ダイオード2121A,21Bを介して、グラウンド接地電位GNDに接続しているだけである。この構成としたことにより、ドレインにサージが入った場合に、ゲート15の電位は上昇するが、ダイオード2121A,21Bによって、ゲート15の電位がクランプされ、それ以上の上昇が抑えられる。その他の構成は、図1に示した第1の実施の形態と同様であるので、同一符号を付して重複説明を省略する。ここで、TCADテクノロジーCADシミュレーションを用いて、本実施の形態の保護素子において、サージ入力があったときの動作予測を行った。具体的には、図4に示すようにゲートとソースの間にダイオードを2個設けた構造と、ダイオードを1個設けた構造と、ダイオードの個数を非常に多くして実質的にゲートオープンの状態とした構造とについて、それぞれ動作予測を行った。動作予測の結果として、それぞれの構造における、ドレイン電圧と電流ドレイン-ソース間の電流との関係を、図5に示す。図5に示すように、ダイオードの個数によってVt1は変化する。そして、図2に示したようにGGMOS構造のVt1=8.5Vに対して、ダイオード1個では6.8Vに下がり、ダイオード2個では6.2Vに下がり、ゲートオープンの状態Vt1=5.3Vに近づく。本実施の形態の構成は、図1に示した第1の実施の形態や図3に示した第2の実施の形態の各構成と比較して、ダイオードの個数の変化によるVt1の制御量は小さくなるが、同様の回路で、リーク電流が発生しないことが利点である。また、ダイオードの個数の変化によるVt1の制御量が小さくなるため、Vt1を細かく制御するのにより適していると言える。上述の本実施の形態の保護素子の構成によれば、ゲート15とソース領域12に接続された電極ソース電極16とを、間に2個のダイオード2121A,21Bを介して接続している。これにより、第1の実施の形態と同様に、ゲート15の電位電位Aを、グラウンド接地電位GNDから正電位にシフトさせることができ、Vt1を低減することができる。そして、ダイオードの個数は、図4のダイオード21の2個に限らず、1個又は3個以上とすることも可能であり、ダイオードの個数によってゲート15の電位を変えて、Vt1を変えることが可能である。このように、ダイオードの個数によってVt1を変えることが可能であるため、ダイオードの個数に応じてVt1を3つ以上の多くの電圧値に設定することが可能になる。また、本実施の形態の保護素子の構成によれば、サージ入力が入るドレイン領域13の電極ドレイン電極16と、ゲート15との間は電気的に接続していない。これにより、サージ入力の電圧の上昇に対応してゲート15の電位電位Aが上昇するが、ダイオード21によりクランプされて、ゲート15の電位がある程度以上には上昇しない。本実施の形態の保護素子は、NMOS構造に、ダイオード21を追加するだけであり、ダイオード21は、MOS構造を作製する際に作りこむことができる。即ち、本実施の形態の保護素子は、追加工程を必要とせず、一般的なMOS構造作成工程で容易に作製することができる。そして、本実施の形態の保護素子を用いて、保護素子を備えた半導体装置を構成することができる。例えば、半導体装置を構成する回路素子の周囲に、本実施の形態の保護素子を配置して、サージ入力が保護素子に入力されるように構成する。<4.第4の実施の形態>本発明の第4の実施の形態の保護素子の概略構成図断面図を、図6に示す。本実施の形態では、図6に示すように、図1に示したと同じNMOS構造を2個設けて、この2個のNMOS構造に対して共通に、ダイオード21及び抵抗22を設けている。このように、ダイオード21及び抵抗22が一組あれば、複数のMOSゲートを制御することができる。これにより、複数個の保護素子のゲートに対してそれぞれダイオード21及び抵抗22の組を設けた構成と比較して、構成を簡略化できる。なお、図6では、2個のMOSゲートを一組のダイオード21及び抵抗22で制御する構成を示しているが、一組のダイオード21及び抵抗22で制御するMOSゲートの個数は3個以上とすることも可能である。その他の構成は、図1に示した第1の実施の形態と同様であるので、同一符号を付して重複説明を省略する。上述の本実施の形態の保護素子の構成によれば、ゲート15とソース領域12に接続された電極ソース電極16とを、間に2個のダイオード2121A,21Bを介して接続している。これにより、第1の実施の形態と同様に、ゲート15の電位電位Aを、グラウンド接地電位GNDから正電位にシフトさせることができ、Vt1を低減することができる。そして、ダイオードの個数は、図6のダイオード21の2個に限らず、1個又は3個以上とすることも可能であり、ダイオードの個数によってゲート15の電位を変えて、Vt1を変えることが可能である。このように、ダイオードの個数によってVt1を変えることが可能であるため、ダイオードの個数に応じてVt1を3つ以上の多くの電圧値に設定することが可能になる。また、本実施の形態の保護素子の構成によれば、サージ入力が入るドレイン領域13の電極ドレイン電極16と、ゲート15との間を、抵抗22を介して、電気的に接続している。これにより、第1の実施の形態と同様に、サージ入力の電圧に対してゲート15の電位電位Aを下げることができる。本実施の形態の保護素子は、NMOS構造に、ダイオード21及び抵抗22を追加するだけであり、ダイオード21及び抵抗22は、MOS構造を作製する際に作りこむことができる。即ち、本実施の形態の保護素子は、追加工程を必要とせず、一般的なMOS構造作成工程で容易に作製することができる。そして、本実施の形態の保護素子を用いて、保護素子を備えた半導体装置を構成することができる。例えば、半導体装置を構成する回路素子の周囲に、本実施の形態の保護素子を配置して、サージ入力が保護素子に入力されるように構成する。図6では、ダイオード21及び抵抗22を、図1に示した第1の実施の形態と同様の構成としている。これに対して、ダイオード及び抵抗を、図3に示した第2の実施の形態や図4に示した第3の実施の形態と同様の構成として、複数個のMOSゲートを制御することも可能である。<5.変形例>上述の各実施の形態では、いずれもNMOS構造に本発明を適用していたが、本発明は、PMOS構造にも適用することも可能である。PMOS構造に適用する場合には、ゲートとソース領域との間にダイオードを設ける点は、NMOS構造と同じである。ただし、PMOS構造では、ゲートに負電圧を加える構成であるため、ゲートとソース領域との間に設けるダイオードについて、その順方向の向きをNMOS構造の場合とは逆向きグラウンドからゲートに向かう向きにする。また、回路素子に対して保護素子を接続した半導体装置において、保護素子を複数個設けて、複数個の保護素子が、互いにVt1の異なる2個以上の保護素子を含む構成とすることも可能である。この場合、Vt1の異なる2個以上の保護素子は、ダイオードの個数を変えることによって作製することが可能であり、工程の追加によってVt1の異なるMOS構造を別々に作製する必要はない。そのため、時間と費用を削減することが可能である。なお、上述の各実施の形態の保護素子を用いて半導体装置を構成するときに、保護素子と半導体装置の回路素子との接続は、従来のGGMOS構造の保護素子と回路素子との接続と同様に行うことができる。例えば、サージ入力が入る配線の回路素子の手前に、保護素子のドレイン側を接続すればよい。本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。"