基板の一表面に、第1の領域、複数の第2の領域及び複数の第3の領域を有し、前記第1の領域には、第1の方向に延伸する複数の第1の導電層、及び第2の方向に延伸する複数の第2の導電層が設けられ、前記複数の第2の領域のそれぞれには、第1の回路を構成する複数の第1の素子が設けられ、前記第3の領域のそれぞれには、第2の回路を構成する複数の第2の素子が設けられ、前記第2の回路は、前記第1の回路と電気的に接続され、前記複数の第2の領域及び前記複数の第3の領域は、前記第1の領域の前記第1の方向側に配置され、前記複数の第2の領域のうちの前記第2の方向に並べて配置された2つの間に、前記複数の第3の領域のいずれか1つが配置されることを特徴とする半導体装置。請求項1において、前記第1の回路は、前記複数の第1の導電層のいずれか1つを選択する機能を有することを特徴とする半導体装置。請求項1又は請求項2において、前記第1の回路は、複数の論理回路及び複数のインバータ回路を有することを特徴とする半導体装置。請求項1乃至請求項3のいずれか一項において、前記第1の回路は、複数のスイッチを有し、前記複数のスイッチは、前記複数の第1の導電層とそれぞれ電気的に接続されることを特徴とする半導体装置。請求項1乃至請求項4のいずれか一項において、前記基板の一表面に、前記第1の領域の前記第2の方向側に配置される第4の領域を有し、前記第4の領域には、第3の回路を構成する複数の第3の素子が設けられ、前記第3の回路は、前記複数の第2の導電層のいずれか1つを選択する機能を有することを特徴とする半導体装置。上記構成によると、導電層11と第2の素子群13とは、第1の素子群12を介して、接続する。つまり、導電層11は、第1の素子群12と交差して、第2の素子群13と接続する。そうすると、導電層11と第1の素子群12との間には寄生容量が発生し、この寄生容量が負荷となって、導電層11を用いた信号の伝達が遅延してしまう。上記の実情を鑑み、本発明は、導電層11を用いた信号の伝達の遅延を抑制した半導体装置、IDタグを提供することを課題とする。また、そのような半導体装置の設計方法を提供することを課題とする。上述した従来技術の課題を解決するために、本発明は下記構成を有する半導体装置及びその設計方法、並びにIDタグを提供する。本発明の半導体装置は、複数の導電層と、前記複数の導電層から1つを選択する第1の素子群と、前記複数の導電層から伝達される信号を増幅する第2の素子群とを有し、前記第1の素子群の間に、前記第2の素子群が設けられることを特徴とする。換言すると、前記第1の素子群と前記第2の素子群は交互に設けられることを特徴とする。上記特徴により、寄生容量による負荷が低減するため、複数の導電層を用いた信号の伝達の遅延が抑制される。また、第1の素子群はデコーダを構成する複数の素子であることを特徴とする。さらに、第2の素子群はセンスアンプを構成する複数の素子であることを特徴とする。また、第1の素子群を形成する領域は、前記複数の導電層の各々に対応した複数の素子形成領域を有する。そして、複数の素子形成領域から選択された1つの素子形成領域の行方向のピッチと、前記複数の導電層間のピッチとは、異なることを特徴とする。また、複数の導電層、第1の素子群及び第2の素子群は基板上に設けられ、前記基板はガラス基板であることを特徴とする。上記特徴により、安価な半導体装置の提供を実現する。また、上記の構成要素に加えて、本発明の半導体装置は、記憶素子を有することを特徴とする。さらに、本発明の半導体装置は、発光素子又は液晶素子を有することを特徴とする。上記特徴により、高機能化と高付加価値化を実現する。本発明のIDタグは、上記の半導体装置の構成要素に加えて、制御手段、電源発生手段及び送受信手段を有することを特徴とする。上記特徴により、寄生容量による負荷が低減するため、信号の伝達の遅延が抑制される。本発明の半導体装置の設計方法は、複数の導電層と、前記複数の導電層から1つを選択する第1の素子群と、前記複数の導電層から伝達される信号を増幅する第2の素子群とを有し、前記第1の素子群の間に、前記第2の素子群を配置するステップを有することを特徴とする。換言すると、前記第1の素子群と前記第2の素子群を交互に配置するステップを有することを特徴とする。また本発明の半導体装置の設計方法は、前記複数の導電層を形成する領域の上下左右の一方に、前記第1及び前記第2の素子群を配置するステップを有することを特徴とする。また、前記複数の導電層を規則的に配置するステップを有することを特徴とする。上記構成を有する本発明により、信号の伝達の遅延を抑制した半導体装置及びその設計方法、並びにIDタグを提供することができる。本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる。実施の形態1本発明の半導体装置は、絶縁表面を有する基板10上基板10の一表面に、導電層11と、第1の素子群12と、第2の素子群13の各々を複数有する図1参照。そして、本発明は、第1の素子群12の間に、第2の素子群13が設けられることを特徴とする。換言すると、第1の素子群12と第2の素子群13は交互に設けられることを特徴とする。つまり、本発明は、第2の素子群13が形成される第2の領域26、27、28、29が、第1の素子群12を形成する第1の領域20b、21、22、23、24、25の間に設けられることを特徴とする。換言すると、第1の素子群12を形成する第1の領域20b、21、22、23、24、25と、第2の素子群13を形成する第2の領域26、27、28、29とは、交互に設けられることを特徴とする。上記特徴により、導電層11は、第1の素子群12を挟んで、第2の素子群13と接続することがない。つまり、導電層11と第1の素子群12の間で発生する寄生容量が減少する。従って、導電層11を用いた信号の伝達に際し、寄生容量による負荷が低減するため、信号の伝達の遅延が抑制されるという効果が生じる。上記効果を生む理由として、第1の素子群12を形成する領域を分割した1つの素子形成領域96の行方向のピッチ19と、導電層11間のピッチ20aが異なるという特徴が挙げられる。なお、導電層11間のピッチとは、n列目nは自然数の導電層11とn1列目の導電層11との間の距離に相当するものであり、ドットピッチに相当する。また、上記構成要素に加えて、本発明の半導体装置は、基板10上に記憶素子を有することを特徴とする。記憶素子は、トランジスタ、容量素子及び抵抗素子から選択された1つ又は複数に相当する。DRAMDynamicRandomAccessMemoryの場合、記憶素子は、1つのトランジスタと1つの容量素子に相当する。SRAMStaticRandomAccessMemoryの場合、記憶素子は、6つのトランジスタ、5つのトランジスタ、4つのトランジスタと2つの抵抗素子、又は4つのトランジスタと1つの抵抗素子に相当する。なお、記憶素子が6つのトランジスタ、又は4つのトランジスタと2つの抵抗素子に相当する場合、各列に2本のビット線1本はビット線、もう1本はビットバー線を配置する。マスクROMReadOnlyMemoryの場合、記憶素子は、1つのトランジスタに相当する。但し、マスクROMは、製造工程でデータの書き込みを行うものであり、Hレベル及びLレベルの一方のデータを書き込む際はトランジスタを作成し、他方のデータを書き込む際はトランジスタを作成しない場合や、Hレベル及びLレベルのどちらのデータを書き込む場合でも、トランジスタを作成する場合がある。なお本発明は、DRAM、SRAM、マスクROMに制約されず、記憶素子の構成に従って、FeRAMFerroelectricRandomAccessMemory、PROMProgrammableReadOnlyMemory、EPROMElectricallyProgrammableReadOnlyMemory、EEPROMElectricallyErasableReadOnlyMemory、フラッシュメモリ等になりうる。導電層11を複数形成する領域35はメモリセルアレイが設けられる領域に相当し、導電層11はビット線に相当する。また、メモリセルアレイが設けられる領域35には、列方向だけではなく、行方向にも導電層図1には示さないが複数設けられる。行方向に設けられた導電層はワード線に相当する。また、メモリセルアレイが設けられる領域35は、マトリクス状に配置されたメモリセル図1には示さないを複数有し、前記メモリセルは、ビット線とワード線が絶縁体を介して交差する領域に記憶素子を有する。記憶素子が1つのトランジスタと1つの容量素子に相当する場合、前記トランジスタのゲート電極はワード線に接続し、ソース電極及びドレイン電極の一方はビット線に接続し、他方は容量素子の一方の電極に接続する。第1の素子群12はデコーダを構成する複数の素子に相当する。デコーダは、複数の論理回路から構成される。つまり、第1の素子群12は、複数の論理回路を構成する素子に相当する。デコーダは、複数の導電層11から1つの導電層11を選択する機能を有する。第2の素子群13はセンスアンプを構成する複数の素子に相当する。センスアンプは複数のTFTから構成される。つまり、第2の素子群13は、複数のTFTに相当する。センスアンプは、通常は、ゲート電極が互いに接続された2つのTFTと、ゲート電極が入力ノードとなる2つのTFTと、ゲート電極にバイアス電圧が伝達されるバイアス用TFTの合わせて5つのTFTからなる。また、本発明の半導体装置は、基板10上に液晶素子や発光素子に代表される表示素子を有していてもよい。つまり、本発明は、基板10上に、表示素子と、前記表示素子を制御するTFTとを含む画素を複数有していてもよい。複数の画素の点灯と非点灯を制御すると、文字や画像を表現することができ、高機能化と高付加価値化を実現した半導体装置を提供することができる。また、基板10はガラス基板であることを特徴とする。上記特徴により、単結晶基板に比べると、大量生産が可能なために、安価な半導体装置を提供することができるという効果を奏する。本発明は、上記構成要素に加えて、行方向に設けられた複数の導電層ワード線から1つを選択するデコーダを構成する素子群が設けられた領域30を有する。さらに、出力増幅機能又は読み出し/書き込み選択機能を有する素子群が設けられた領域31、32、33、34を有する。また、本発明の半導体装置の設計方法は、第1の素子群の間に、第2の素子群を配置するステップを有することを特徴とする。換言すると、第1の素子群と第2の素子群を交互に配置することを特徴とする。また、本発明の半導体装置の設計方法は、導電層11を複数形成するメモリセルアレイを形成する領域35の上下左右の一方に、第1の素子群12を形成する第1の領域20b、21、22、23、24、25と、第2の素子群13を形成する第2の領域26、27、28、29を配置することを特徴とする。また、導電層11は、規則的に配置することを特徴とする。上記の設計方法により完成した半導体装置は、導電層11を用いた信号の伝達の遅延を抑制することができる。実施の形態2本発明の半導体装置の一形態であるパネルについて図面を用いて説明する。パネルは、基板406上に、複数の画素を有する画素部401と、複数のトランジスタを含む駆動回路402、403を有する図2A参照。駆動回路402、403は、基板406に一体形成せずに、外付けにしたり、COGChipOnGlass方式等により基板406上に実装したりしてもよい。従って、表示手段とは、画素部401のみ、又は画素部401と駆動回路402、403に相当する。また、パネルは、基板406上に、VRAM画面表示専用メモリ、RAM又はROMに相当する記憶手段404と、CPUCentralProcessingUnit、中央処理ユニット405を有する。さらに、パネルは、基板406上に、駆動回路402、403、記憶手段404及びCPU405を制御する信号を供給する入力端子409を有する。入力端子409には、接続フィルム408を介して、ビデオ信号等の信号や電位が供給される。また、パネルは、画素部401と駆動回路402、403を囲むシール材図2Aには示さないを有し、基板406と対向基板407は、前記シール材により貼り付けられている。なお、図示するパネルでは、対向基板407は、画素部401と駆動回路402、403上のみに設けているが、全面に設けてもよい。但し、CPU405は、発熱する恐れがあるため、前記CPU405に接するように、放熱板を設けるとよい。図2BはパネルのA-A’における断面図を示し、画素部401はTFT411と容量素子412を有し、駆動回路402はTFTからなる素子群419を有し、記憶手段404はTFTからなる素子群420を有する。基板406と対向基板407の間には、画素電極413、配向膜414、液晶層415、配向膜416、対向電極417、シール材418を有する。基板406と対向基板407には偏光板が貼り付けられている。基板406上の回路を構成する素子は、非晶質半導体に比べて移動度等の特性が良好な多結晶半導体ポリシリコンにより形成されることが好ましく、そうすると、モノリシック化が実現される。このように、画素部と駆動回路以外に、記憶手段やCPU等の機能回路の一体形成を実現したパネルはシステムオンパネルと呼ばれ、システムの多機能化を図ることができる。上記構成を有するパネルは、接続する外部ICの個数が減少するため、小型軽量薄型が実現され、最近普及が急速に進んだ携帯端末に適用すると大変有効である。なお、本形態では、表示素子として液晶素子を用いたパネルを示したが、本発明はこれに制約されない。表示素子として、発光素子等の他の表示素子を用いたパネルに適用してもよい。上記のパネルにおいて、実施の形態1において説明した半導体装置の構成は、記憶手段404の構成に適用される。次に、画素部401及び駆動回路402、403を含む表示手段421、記憶手段404、CPU405の相互関係とその一連の動作について以下に簡単に説明する図3参照。記憶手段404は、データ保持手段211と、プリチャージ手段212と、遅延手段213と、カラムデコーダ217と、ロウデコーダ218とを含む。CPU405は、制御部422と演算部423とを含む。記憶手段404からデータの読み出し又は書き込みを行う場合、まず、CPU405が具備する制御部422が含むプログラムカウンタから、データが格納されたメモリセル又はデータを格納するメモリセルのアドレスの情報は、記憶手段404が含むアドレス選択手段であるロウデコーダ218と遅延手段213に供給される。指定されたアドレスから読み出された情報は、カラムデコーダ217から、制御部422が含む命令レジスタに供給される。また、指定されたアドレスに書き込む情報は演算部423が含むレジスタから供給される。表示手段421が含む画素部401における画像の表示は、CPU405から駆動回路402、403に供給される信号に従って行われる。なお、映像信号が記憶手段404に記憶されている場合、記憶手段404からCPU405を介して信号線側の駆動回路402に供給される。本実施の形態は、上記の実施の形態と自由に組み合わせることができる。実施の形態3本発明のIDタグRFIDタグ、ICタグ、電子タグ、ICチップ、無線チップ、無線プロセッサ、無線メモリともいうの構成について説明する。本発明のIDタグ306は、記憶手段301、制御手段302及び電源発生手段303を含むICチップ304と、アンテナ送受信手段ともいう305とを有する図4A参照。上記のパネルにおいて、実施の形態1において上述した半導体装置の構成は、記憶手段301の構成に適用される。なお、記憶手段301は、記憶素子の構成に従って、RAM、ROM等になりうるが、IDタグに用いる記憶手段301としては、ROMを用いるとよい。制御手段302はロジック回路から構成される。制御手段302制御回路ともいうは、CPU中央処理回路等に相当する。電源発生手段303電源発生回路ともいうは、非接触型の場合、コイル状に巻かれたアンテナ305の電磁誘導作用、相互誘導作用又は静電気による誘導作用が採用される。従ってこの場合には、電源発生手段303は、アンテナ305と動作する。アンテナ305は、その巻き数を制御することにより、受信する周波数の高さを選ぶことができる。アンテナ305はICチップ304と同一の基板上に形成する方法図4BD参照、又はアンテナ305を含む基板313上に、ICチップ304を実装する方法図4CE参照のどちらかの方法を採用する。前者の方法を採用する場合、基板308上にTFT群309とアンテナ305を設ける図4D参照。一方、後者の方法を採用する場合、アンテナ305を含む基板313上に、導電層311と絶縁層312を介して、TFT群309を含む基板310を実装する図4E参照。なお、図4DEに示すTFT群309は、記憶手段301、制御手段302及び電源発生手段303のいずれかの手段の構成要素である。次に、IDタグ306を用いた通信手順について、以下に簡単に説明する図4A参照。まず、IDタグ306が含むアンテナ305がリーダライタ307からの電波を受信する。そうすると、電源発生手段303において、共振作用により起電力が発生する。そして、IDタグ306が含む記憶手段301と制御手段302が起動して、制御手段302により、記憶手段301内のデータが信号化される。次に、IDタグ306が含むアンテナ305から信号を発信する。そうすると、IDタグ306は、リーダライタ307が含むアンテナにより送信された信号を受信する。受信した信号は、リーダライタ307が含むコントローラ図4Aには示さないを介して、データ処理装置図4Aには示さないに送信され、ソフトウエアを用いてデータ処理が行われる。なお上記通信手順は、コイル型のアンテナを用い、IDタグのコイルとリーダライタのコイル間に誘導されて発生する磁束を利用した電磁誘導方式を用いた場合である。しかしながら、本発明は上記方式に制約されず、マイクロ波帯の電波を使った電波方式を用いてもよい。IDタグ306は、非接触で通信を行う点、複数読取りが可能である点、データの書き込みが可能である点、様々な形状に加工可能である点、選択する周波数によっては、指向性が広く、認識範囲が広い点等の利点を有する。IDタグ306は、非接触による無線通信で人や物の個々の情報を識別可能なICタグ、ラベル加工を施して目標物への貼り付けを可能としたラベル、イベントやアミューズメント向けのリストバンド等に適用することができる。また、IDタグ306を樹脂材料により成型加工してもよいし、無線通信を阻害する金属に直接固定してもよい。さらに、IDタグ306は、入退室管理システムや精算システムといった、システムの運用に活用することができる。次に、IDタグ306を実際に使用するときの一形態について説明する。表示部321を含む携帯端末の側面には、リーダライタ320が設けられ、品物326の側面にはIDタグ322が設けられる図5A参照。IDタグ322にリーダライタ320をかざすと、表示部321に品物の原材料や原産地、生産工程ごとの検査結果や流通過程の履歴等、更に商品の説明等の商品に関する情報が表示される。また、商品325をベルトコンベアにより搬送する際に、リーダライタ323と、前記商品325に設けられたIDタグ324を用いて、前記商品325の検品を行うことができる図5B参照。このように、システムにIDタグを活用することで、情報の取得を簡単に行うことができ、高機能化と高付加価値化を実現する。本実施例では実際にレイアウトされた半導体装置のマスクについて説明する。本発明は、絶縁表面を有する基板上に、導電層を含む伝達手段と、第1の素子群を含む選択手段と、第2の素子群を含む増幅手段の各々を複数有する。本発明は、増幅手段に相当する第2の素子群を形成する第2の領域60、61、62、63、64、65、66、67は、選択手段に相当する第1の素子群を形成する第1の領域50、51、52、53、54、55、56、57、58の間に設けられることを特徴とする図6、7参照。換言すると、第1の領域50、51、52、53、54、55、56、57、58と第2の領域60、61、62、63、64、65、66、67は交互に設けられることを特徴とする。上記特徴により、導電層と第1の素子群の間で発生する寄生容量が減少する。従って、導電層を用いた信号の伝達に際し、寄生容量による負荷が低減するため、信号の伝達の遅延が抑制されるという効果が生じる。また、第1及び第2の素子群が設けられる基板上には、導電層図6、7には示さないを規則的に形成するメモリセルアレイが設けられる領域35、デコーダに相当する素子群を形成する領域30、80、レベルシフタとバッファに相当する素子群を形成する領域85、86、出力増幅手段に相当する素子群を形成する領域70、71、72、73、74、75、76、77等が設けられる図6参照。続いて、領域80に設けられたデコーダと、第1の領域50、51に設けられた選択手段に相当する第1の素子群と、第2の領域60に設けられた増幅手段に相当する第2の素子群と、領域70に設けられた出力増幅手段に相当する素子群の等価回路について説明する図8参照。図示するように、領域80に設けられたデコーダは複数の論理回路とインバータにより構成される。第1の領域50、51に設けられた選択手段である第1の素子群は複数の論理回路とインバータを構成する複数の素子に相当し、第2の領域60に設けられた増幅手段である第2の素子群はセンスアンプ81を構成する複数の素子に相当する。領域70に設けられた出力増幅手段に相当する素子群は、複数のTFTと論理回路に相当する。本発明の実施例について、図9を用いて説明する。本発明の半導体装置は、大別して、データ記憶ブロック、表示ブロック、画像処理ブロック、制御ブロックの4つのブロックを有し、全てのブロックは、基板100上に設けられる。データ記憶ブロックは、プログラムROMPROM101、作業領域用RAMWRAM102、音声データ用プログラムROMAudioROM103、ラインバッファRAM104a、104b、インレンジRAMINRAM105、カラーパレットRAMCRAM106、メモリコントローラ107、デコーダ/レジスタ108、音声データ用プログラムROMコントローラ109、音声データ用DA変換回路/演算増幅器110、及びメモリ用参照電源発生回路Vref電源111、階調電源112を有する。表示ブロックは、画素部113と駆動回路114、115を有する。画像処理ブロックは、画像処理回路116を有する。制御ブロックは、CPU117を有する。上記のように、表示ブロックだけではなく、データ記憶ブロック、画像処理ブロック及び制御ブロックを有する半導体装置は、接続するICの個数を減らし、小型薄型軽量を実現する。また、表示ブロック、画像処理ブロック及び制御ブロックが互いに隣接している半導体装置は、データの流れに沿った配置となっており、正確な動作を実現する。本発明は、記憶ブロックを構成する各メモリの構成に適用される。本実施例は、上記の実施の形態と自由に組み合わせることができる。本発明が適用される電子機器の一例として、テレビ装置、デジタルカメラ、デジタルビデオカメラ、携帯電話装置携帯電話機、PDA等の携帯情報端末、携帯型ゲーム機、モニター、パーソナルコンピュータ、カーオーディオ等の音響再生装置、家庭用ゲーム機等の記録媒体を備えた画像再生装置等が挙げられる。以下にはその具体例について説明する。図10Aは携帯端末であり、本体9101、表示部9102等を含む。図10Cは携帯型テレビ受像機であり、本体9301、表示部9302等を含む。図10Dは、携帯情報端末であり、本体9201、表示部9202等を含む。図10Eは、デジタルビデオカメラであり、表示部9701、9702等を含む。表示部を含むパネルは、図10Bに示すように駆動回路9104、CPUや記憶手段等の機能回路9103を具備する。本発明は、機能回路9103が有する記憶手段の構成に適用される。駆動回路9104だけでなく、機能回路9103が一体形成されたパネルを有する電子機器は、接続する外部ICの個数を減らすことができるため、小型軽量薄型が実現する。また、表示部を構成する表示素子として、自発光型の発光素子を用いると、バックライトなどが必要ないため、液晶素子を用いる場合に比べて、薄型小型軽量が実現される。また、図10Fは接触型ICカードであり、本体9601、ICチップ9602、モジュール端子9603を含む。ICチップ9602は、RAM9604、ROM9605、CPU9606及びRAM9607等を含む。本発明は、ICチップ9602が有するRAM9604、9607とROM9605の記憶手段の構成に適用される。本実施例は、上記の実施の形態、実施例と自由に組み合わせることができる。