集積回路装置の短辺である第1の辺から対向する第3の辺へと向かう方向を第1の方向とし、集積回路装置の長辺である第2の辺から対向する第4の辺へと向かう方向を第2の方向とした場合に、前記第1の方向に沿って配置される第1~第Nの回路ブロックNは2以上の整数と、前記第1~第Nの回路ブロックの前記第2の方向側に前記第4の辺に沿って設けられる第1のインターフェース領域と、前記第2の方向の反対方向を第4の方向とした場合に、前記第1~第Nの回路ブロックの前記第4の方向側に前記第2の辺に沿って設けられる第2のインターフェース領域とを含み、前記第1~第Nの回路ブロックは、データ線を駆動するための少なくとも1つのデータドライバブロックと、前記データドライバブロック以外の回路ブロックとを含み、前記第1のインターフェース領域、前記第1~第Nの回路ブロック、前記第2のインターフェース領域の前記第2の方向での幅を、各々、W1、WB、W2とした場合に、集積回路装置の前記第2の方向での幅Wは、W1WBW2≦W<W12×WBW2であることを特徴とする集積回路装置。請求項1において、前記第1のインターフェース領域は、前記データドライバブロックの前記第2の方向側に、他の回路ブロックを介さずに配置され、前記第2のインターフェース領域は、前記データドライバブロックの前記第4の方向側に、他の回路ブロックを介さずに配置されることを特徴とする集積回路装置。請求項1又は2において、前記データドライバブロックが含むデータドライバは、その各々が1画素分の画像データに対応するデータ信号を出力し、前記第2の方向に沿って並ぶQ個のドライバセルを含み、前記ドライバセルの各々は、その各々が1サブピクセル分の画像データに対応するデータ信号を出力し、前記ドライバセル内において前記第1の方向に沿って並ぶ複数のサブピクセルドライバセルを含むことを特徴とする集積回路装置。請求項3において、前記サブピクセルドライバセルの出力信号の取り出し線の配列順序を並び替えるための並び替え配線領域が、前記サブピクセルドライバセルの配置領域に設けられることを特徴とする集積回路装置。請求項3又は4において、前記サブピクセルドライバセルは、階調電圧を用いて、画像データのD/A変換を行うD/A変換器を含み、前記サブピクセルドライバセルの前記D/A変換器の配置領域では、前記第2の方向に沿ってN型トランジスタ領域、P型トランジスタ領域が配置され、前記サブピクセルドライバセルの前記D/A変換器以外の回路の配置領域では、前記第1の方向に沿ってN型トランジスタ領域、P型トランジスタ領域が配置されることを特徴とする集積回路装置。請求項5において、前記D/A変換器の前記配置領域のN型トランジスタ領域、P型トランジスタ領域に配置されるN型トランジスタ、P型トランジスタにより、前記D/A変換器の電圧セレクタのトランスファーゲートが構成されることを特徴とする集積回路装置。請求項1乃至6のいずれかにおいて、前記データドライバブロックが含むデータドライバは、その各々が1画素分の画像データに対応するデータ信号を出力し、前記第2の方向に沿って並ぶQ個のドライバセルを含み、前記ドライバセルの前記第2の方向での幅をWDとし、前記データドライバブロックが含む周辺回路部分の第2の方向での幅をWPCBとした場合に、前記第1~第Nの回路ブロックの前記第2の方向での幅WBは、Q×WD≦WB<Q1×WDWPCBであることを特徴とする集積回路装置。請求項3乃至7のいずれかにおいて、表示パネルの水平走査方向の画素数をHPNとし、データドライバブロックのブロック数をDBNとし、前記ドライバセルに対して1水平走査期間に入力される画像データの入力回数をINとした場合に、前記第2の方向に沿って並ぶ前記ドライバセルの個数Qは、Q=HPN/DBN×INであることを特徴とする集積回路装置。請求項1乃至8のいずれかにおいて、前記第1~第Nの回路ブロックは、画像データを記憶する少なくとも1つのメモリブロックを含むことを特徴とする集積回路装置。請求項9において、前記第1のインターフェース領域は、前記メモリブロックの前記第2の方向側に、他の回路ブロックを介さずに配置され、前記第2のインターフェース領域は、前記メモリブロックの前記第4の方向側に、他の回路ブロックを介さずに配置されることを特徴とする集積回路装置。請求項9又は10において、前記データドライバブロックが含むデータドライバは、その各々が1画素分の画像データに対応するデータ信号を出力し、前記第2の方向に沿って並ぶQ個のドライバセルを含み、前記ドライバセルの各々は、その各々が1サブピクセル分の画像データに対応するデータ信号を出力し、前記ドライバセル内において前記第1の方向に沿って並ぶR用、G用、B用のサブピクセルドライバセルを含み、前記メモリブロックが含むセンスアンプブロックのうち1画素に対応する部分は、前記第2の方向に沿って並ぶR用、G用、B用のセンスアンプを含むことを特徴とする集積回路装置。請求項9乃至11のいずれかにおいて、前記メモリブロックのセンスアンプブロックでは、複数のセンスアンプが前記第1の方向にスタック配置されることを特徴とする集積回路装置。請求項12において、スタック配置された第1、第2のセンスアンプの前記第1の方向側に前記第1の方向に沿って並ぶ2行のメモリセル列のうち、上側の行のメモリセル列のビット線は前記第1のセンスアンプに接続され、下側の行のメモリセル列のビット線は前記第2のセンスアンプに接続されることを特徴とする集積回路装置。請求項9乃至13のいずれかにおいて、前記データドライバブロックが含むデータドライバは、その各々が1画素分の画像データに対応するデータ信号を出力し、前記第2の方向に沿って並ぶQ個のドライバセルを含み、前記ドライバセルの前記第2の方向での幅をWDとし、前記メモリブロックが含む周辺回路部分の前記第2の方向での幅をWPCとした場合に、Q×WD≦WB<Q1×WDWPCであることを特徴とする集積回路装置。請求項11乃至14のいずれかにおいて、表示パネルの水平走査方向の画素数をHPNとし、データドライバブロックのブロック数をDBNとし、前記ドライバセルに対して1水平走査期間に入力される画像データの入力回数をINとした場合に、前記第2の方向に沿って並ぶ前記ドライバセルの個数Qは、Q=HPN/DBN×INであることを特徴とする集積回路装置。請求項9乃至15のいずれかにおいて、前記メモリブロックが含むセンスアンプブロックは、その各々が1ビット分の画像データを出力し、前記第2の方向に沿って並ぶP個のセンスアンプを含み、前記センスアンプの前記第2の方向での幅をWSとし、1画素分の画像データのビット数をPDBとし、前記メモリブロックが含む周辺回路部分の第2の方向での幅をWPCとした場合に、P×WS≦WB<PPDB×WSWPCであることを特徴とする集積回路装置。請求項16において、表示パネルの水平走査方向の画素数をHPNとし、1画素分の画像データのビット数をPDBとし、メモリブロックのブロック数をMBNとし、1水平走査期間においてメモリブロックから読み出される画像データの読み出し回数をRNとした場合に、前記第2の方向に沿って並ぶセンスアンプの個数Pは、P=HPN×PDB/MBN×RNであることを特徴とする集積回路装置。請求項9乃至17のいずれかにおいて、前記メモリブロックから隣接するデータドライバブロックに対して、前記メモリブロックに記憶される画像データが、1水平走査期間において複数回読み出されることを特徴とする集積回路装置。請求項18において、前記複数のデータドライバのうちの第1のデータドライバは、前記メモリブロックから第1の水平走査期間において1回目に読み出された画像データをラッチし、ラッチされた画像データのD/A変換を行い、D/A変換により得られたデータ信号をデータ信号出力線に出力し、前記複数のデータドライバのうちの第2のデータドライバは、前記メモリブロックから前記第1の水平走査期間において2回目に読み出された画像データをラッチし、ラッチされた画像データのD/A変換を行い、D/A変換により得られたデータ信号をデータ信号出力線に出力することを特徴とする集積回路装置。請求項1乃至19のいずれかにおいて、集積回路装置の前記第2の方向での幅Wは、W<2×WBであることを特徴とする集積回路装置。請求項1乃至20のいずれかに記載の集積回路装置と、前記集積回路装置により駆動される表示パネルと、を含むことを特徴とする電子機器。本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、スリムな細長の集積回路装置及びこれを含む電子機器を提供することにある。本発明は、集積回路装置の短辺である第1の辺から対向する第3の辺へと向かう方向を第1の方向とし、集積回路装置の長辺である第2の辺から対向する第4の辺へと向かう方向を第2の方向とした場合に、前記第1の方向に沿って配置される第1~第Nの回路ブロックNは2以上の整数と、前記第1~第Nの回路ブロックの前記第2の方向側に前記第4の辺に沿って設けられる第1のインターフェース領域と、前記第2の方向の反対方向を第4の方向とした場合に、前記第1~第Nの回路ブロックの前記第4の方向側に前記第2の辺に沿って設けられる第2のインターフェース領域とを含み、前記第1~第Nの回路ブロックは、データ線を駆動するための少なくとも1つのデータドライバブロックと、前記データドライバブロック以外の回路ブロックとを含み、前記第1のインターフェース領域、前記第1~第Nの回路ブロック、前記第2のインターフェース領域の前記第2の方向での幅を、各々、W1、WB、W2とした場合に、集積回路装置の前記第2の方向での幅Wは、W1WBW2≦W<W12×WBW2である集積回路装置に関係する。本発明では、集積回路装置が、第1の方向に沿って配置される第1~第Nの回路ブロックと、第1、第2のインターフェース領域を含む。そして第1~第Nの回路ブロックが、データドライバブロックとデータドライバブロック以外の回路ブロックを含む。そして、第1のインターフェース領域、第1~第Nの回路ブロック、第2のインターフェース領域の幅W1、WB、W2について、W1WBW2≦W<W12×WBW2が成り立つ。このような関係式が成り立つ集積回路装置によれば、第2の方向における回路ブロックの幅を確保しつつ過度な扁平レイアウトにすることなく、第2の方向での幅を小さくでき、スリムな細長の集積回路装置を提供できる。これにより実装の容易化と装置の低コスト化を両立できる。また、回路ブロックが過度に扁平ではないので、レイアウト設計が容易になり、装置の開発期間を短縮できる。また本発明では、前記第1のインターフェース領域は、前記データドライバブロックの前記第2の方向側に、他の回路ブロックを介さずに配置され、前記第2のインターフェース領域は、前記データドライバブロックの前記第4の方向側に、他の回路ブロックを介さずに配置されるようにしてもよい。このようにすれば、データドライバブロックの第2の方向での幅を基準に第1~第Nの回路ブロックの第2の方向での幅を設定できる。そして、少なくともデータドライバブロックが存在する部分において、第2の方向において1つの回路ブロックデータドライバブロックだけが存在するようになるため、データドライバブロックのレイアウトを過度に扁平にすることなく、細長の集積回路装置を実現できる。また本発明では、前記データドライバブロックが含むデータドライバは、その各々が1画素分の画像データに対応するデータ信号を出力し、前記第2の方向に沿って並ぶQ個のドライバセルを含み、前記ドライバセルの各々は、その各々が1サブピクセル分の画像データに対応するデータ信号を出力し、前記ドライバセル内において前記第1の方向に沿って並ぶ複数のサブピクセルドライバセルを含むようにしてもよい。このように複数のサブピクセルドライバセルを第1の方向に沿って並べることで各ドライバセルを構成すれば、各ドライバセルの第2の方向での幅を小さくでき、データドライバブロックの第2の方向での幅も小さくできる。また本発明では、前記サブピクセルドライバセルの出力信号の取り出し線の配列順序を並び替えるための並び替え配線領域が、前記サブピクセルドライバセルの配置領域に設けられてもよい。このようにすれば、パッドとデータドライバブロックの間の配線領域での配線層の切り替え等を最小限に抑えることができ、配線領域の第2の方向での幅を小さくできる。また本発明では、前記サブピクセルドライバセルは、階調電圧を用いて、画像データのD/A変換を行うD/A変換器を含み、前記サブピクセルドライバセルの前記D/A変換器の配置領域では、前記第2の方向に沿ってN型トランジスタ領域、P型トランジスタ領域が配置され、前記サブピクセルドライバセルの前記D/A変換器以外の回路の配置領域では、前記第1の方向に沿ってN型トランジスタ領域、P型トランジスタ領域が配置されてもよい。このようにすれば、第2の方向に沿って配置されるN型トランジスタ領域のN型トランジスタとP型トランジスタ領域のP型トランジスタに対して、例えば第2の方向に沿って配線される信号線の共通接続等が可能になり、レイアウト効率を向上できる。一方、D/A変換器以外の回路のN型トランジスタ領域、P型トランジスタ領域を第1の方向に沿って並べて配置すれば、信号の流れに沿った効率的なレイアウトが可能になる。また本発明では、前記D/A変換器の前記配置領域のN型トランジスタ領域、P型トランジスタ領域に配置されるN型トランジスタ、P型トランジスタにより、前記D/A変換器の電圧セレクタのトランスファーゲートが構成されてもよい。このようにすれば、トランスファーゲートを構成するN型、P型トランジスタに対して、例えば第2の方向に沿って配線される信号線の共通接続等が可能になり、レイアウト効率を向上できる。また本発明では、前記データドライバブロックが含むデータドライバは、その各々が1画素分の画像データに対応するデータ信号を出力し、前記第2の方向に沿って並ぶQ個のドライバセルを含み、前記ドライバセルの前記第2の方向での幅をWDとし、前記データドライバブロックが含む周辺回路部分の第2の方向での幅をWPCBとした場合に、前記第1~第Nの回路ブロックの前記第2の方向での幅WBは、Q×WD≦WB<Q1×WDWPCBであってもよい。このように第2の方向に沿って複数のドライバセルを配置すれば、第1の方向に沿って配置される他の回路ブロックからの画像データの信号を、これらのドライバセルに効率的に入力できる。そしてデータドライバブロックの第2の方向での幅を最小限に抑えて、集積回路装置の第2の方向での幅を小さくできる。また本発明では、表示パネルの水平走査方向の画素数をHPNとし、データドライバブロックのブロック数をDBNとし、前記ドライバセルに対して1水平走査期間に入力される画像データの入力回数をINとした場合に、前記第2の方向に沿って並ぶ前記ドライバセルの個数Qは、Q=HPN/DBN×INであってもよい。このようにすれば、第1~第Nの回路ブロックの第2の方向での幅を、データドライバブロックのブロック数や画像データの入力回数に応じた最適な幅に設定できる。また本発明では、前記第1~第Nの回路ブロックは、画像データを記憶する少なくとも1つのメモリブロックを含んでもよい。また本発明では、前記第1のインターフェース領域は、前記メモリブロックの前記第2の方向側に、他の回路ブロックを介さずに配置され、前記第2のインターフェース領域は、前記メモリブロックの前記第4の方向側に、他の回路ブロックを介さずに配置されるようにしてもよい。このようにすれば、メモリブロックの幅を基準に第1~第Nの回路ブロックの幅を設定できる。そして、少なくともメモリブロックが存在する部分において、第2の方向において1つの回路ブロックメモリブロックだけが存在するようになるため、細長の集積回路装置を実現できる。また本発明では、前記データドライバブロックが含むデータドライバは、その各々が1画素分の画像データに対応するデータ信号を出力し、前記第2の方向に沿って並ぶQ個のドライバセルを含み、前記ドライバセルの各々は、その各々が1サブピクセル分の画像データに対応するデータ信号を出力し、前記ドライバセル内において前記第1の方向に沿って並ぶR用、G用、B用のサブピクセルドライバセルを含み、前記メモリブロックが含むセンスアンプブロックのうち1画素に対応する部分は、前記第2の方向に沿って並ぶR用、G用、B用のセンスアンプを含むようにしてもよい。このようにR赤用、G緑用、B青用のサブピクセルドライバセルを第1の方向に沿って並べることで各ドライバセルを構成すれば、各ドライバセルの第2の方向での幅を小さくできる。また、これらのR用、G用、B用のサブピクセルドライバセルに対応するR用、G用、B用のセンスアンプが、センスアンプブロックのうち1画素に対応する部分に配置されるようになるため、サブピクセルドライバセルとセンスアンプとの間で信号線を効率良く接続できるようになる。また本発明では、前記メモリブロックのセンスアンプブロックでは、複数のセンスアンプが前記第1の方向にスタック配置されてもよい。このようにすれば、メモリブロックからの画像データ供給線の第2の方向での出力ピッチを狭くできるため、メモリブロックの第2の方向での幅を小さくできる。また本発明では、スタック配置された第1、第2のセンスアンプの前記第1の方向側に前記第1の方向に沿って並ぶ2行のメモリセル列のうち、上側の行のメモリセル列のビット線は前記第1のセンスアンプに接続され、下側の行のメモリセル列のビット線は前記第2のセンスアンプに接続されてもよい。このようにすれば、メモリセルとして、第2の方向での幅が狭いセルを使用できるようになり、メモリブロックの高集積化を図れる。また本発明では、前記データドライバブロックが含むデータドライバは、その各々が1画素分の画像データに対応するデータ信号を出力し、前記第2の方向に沿って並ぶQ個のドライバセルを含み、前記ドライバセルの前記第2の方向での幅をWDとし、前記メモリブロックが含む周辺回路部分の前記第2の方向での幅をWPCとした場合に、Q×WD≦WB<Q1×WDWPCであってもよい。このようにすれば、データドライバブロックの第2の方向での幅を最小限に抑えて、集積回路装置の第2の方向での幅を小さくできる。また本発明では、表示パネルの水平走査方向の画素数をHPNとし、データドライバブロックのブロック数をDBNとし、前記ドライバセルに対して1水平走査期間に入力される画像データの入力回数をINとした場合に、前記第2の方向に沿って並ぶ前記ドライバセルの個数Qは、Q=HPN/DBN×INであってもよい。また本発明では、前記メモリブロックが含むセンスアンプブロックは、その各々が1ビット分の画像データを出力し、前記第2の方向に沿って並ぶP個のセンスアンプを含み、前記センスアンプの前記第2の方向での幅をWSとし、1画素分の画像データのビット数をPDBとし、前記メモリブロックが含む周辺回路部分の第2の方向での幅をWPCとした場合に、P×WS≦WB<PPDB×WSWPCであってもよい。このようにすれば、メモリブロックの第2の方向での幅を最小限に抑えて、集積回路装置の第2の方向での幅を小さくできる。また本発明では、表示パネルの水平走査方向の画素数をHPNとし、1画素分の画像データのビット数をPDBとし、メモリブロックのブロック数をMBNとし、1水平走査期間においてメモリブロックから読み出される画像データの読み出し回数をRNとした場合に、前記第2の方向に沿って並ぶセンスアンプの個数Pは、P=HPN×PDB/MBN×RNであってもよい。このようにすれば、第1~第Nの回路ブロックの第2の方向での幅を、メモリブロックのブロック数や画像データの読み出し回数に応じた最適な幅に設定できる。また本発明では、前記メモリブロックから隣接するデータドライバブロックに対して、前記メモリブロックに記憶される画像データが、1水平走査期間において複数回読み出されるようにしてもよい。このようにすれば、メモリブロックの第2の方向でのメモリセル数が減るので、メモリブロックの第2の方向での幅を小さくでき、集積回路装置の第2の方向での幅も小さくすることが可能になる。また本発明では、前記複数のデータドライバのうちの第1のデータドライバは、前記メモリブロックから第1の水平走査期間において1回目に読み出された画像データをラッチし、ラッチされた画像データのD/A変換を行い、D/A変換により得られたデータ信号をデータ信号出力線に出力し、前記複数のデータドライバのうちの第2のデータドライバは、前記メモリブロックから前記第1の水平走査期間において2回目に読み出された画像データをラッチし、ラッチされた画像データのD/A変換を行い、D/A変換により得られたデータ信号をデータ信号出力線に出力するようにしてもよい。このようにすれば第1、第2のデータドライバの各々は、1回目、2回目に読み出された画像データをラッチしてD/A変換するだけで済むようになる。従って、第1、第2のデータドライバの規模の大きさが原因となって集積回路装置の第2の方向での幅が大きくなってしまう事態を防止できる。また本発明では、集積回路装置の前記第2の方向での幅Wは、W<2×WBであってもよい。このようにすれば、第1~第Nの回路ブロックの第2の方向での幅を大きく確保しながらも、集積回路装置の第2の方向での幅を小さくできる。また本発明は、上記のいずれかに記載の集積回路装置と、前記集積回路装置により駆動される表示パネルとを含む電子機器に関係する。以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。1.比較例図1Aに本実施形態の比較例となる集積回路装置500を示す。図1Aの集積回路装置500はメモリブロックMB表示データRAMとデータドライバブロックDBを含む。そしてメモリブロックMBとデータドライバブロックDBはD2方向に沿って配置されている。またメモリブロックMB、データドライバブロックDBは、D1方向に沿った長さがD2方向での幅に比べて長い超扁平なブロックになっている。ホスト側からの画像データはメモリブロックMBに書き込まれる。そしてデータドライバブロックDBは、メモリブロックMBに書き込まれたデジタルの画像データをアナログのデータ電圧に変換して、表示パネルのデータ線を駆動する。このように図1Aにおいて画像データの信号の流れはD2方向である。このため、図1Aの比較例では、この信号の流れに合わせて、メモリブロックMBとデータドライバブロックDBをD2方向に沿って配置している。このようにすることで、入力と出力の間がショートパスになり、信号遅延を最適化でき、効率の良い信号伝達が可能になる。ところが図1Aの比較例では以下のような課題がある。第1に、表示ドライバなどの集積回路装置では、低コスト化のためにチップサイズの縮小が要求される。ところが、微細プロセスを採用し、集積回路装置500を単純にシュリンクしてチップサイズを縮小すると、短辺方向のみならず長辺方向も縮小されてしまう。従って図2Aに示すように実装の困難化の問題を招く。即ち出力ピッチは、例えば22μm以上であることが望ましいが、図2Aのような単純シュリンクでは例えば17μmピッチになってしまい、狭ピッチのために実装が困難になる。また表示パネルのガラスの額縁が広くなり、ガラスの取れ数が減少し、コスト増を招く。第2に、表示ドライバでは、表示パネルの種類アモルファスTFT、低温ポリシリコンTFTや画素数QCIF、QVGA、VGAや製品の仕様などに応じて、メモリやデータドライバの構成が変わる。従って図1Aの比較例では、ある製品では図1Bのように、パッドピッチとメモリのセルピッチとデータドライバのセルピチが一致していたとしても、メモリやデータドライバの構成が変わると、図1Cに示すようにこれらのピッチが一致しなくなる。そして図1Cのようにピッチが一致しなくなると、回路ブロック間に、ピッチの不一致を吸収するための無駄な配線領域を形成しなければならなくなる。特にD1方向にブロックが扁平している図1Aの比較例では、ピッチの不一致を吸収するための無駄な配線領域が大きくなる。この結果、集積回路装置500のD2方向での幅Wが大きくなり、チップ面積が増加し、コスト増を招く。一方、このような事態を避けるために、パッドピッチとセルピッチが揃うようにメモリやデータドライバのレイアウトを変更すると、開発期間が長期化し、結局、コスト増を招く。即ち図1Aの比較例では、各回路ブロックの回路構成やレイアウトを個別設計し、その後にピッチ等を合わせるという作業を行うため、無駄な空き領域が生じたり、設計が非効率化するなどの問題が生じる。2.集積回路装置の構成以上のような問題を解決できる本実施形態の集積回路装置10の構成例を図3に示す。本実施形態では、集積回路装置10の短辺である第1の辺SD1から対向する第3の辺SD3へと向かう方向を第1の方向D1とし、D1の反対方向を第3の方向D3としている。また集積回路装置10の長辺である第2の辺SD2から対向する第4の辺SD4へと向かう方向を第2の方向D2とし、D2の反対方向を第4の方向D4としている。なお、図3では集積回路装置10の左辺が第1の辺SD1で、右辺が第3の辺SD3になっているが、左辺が第3の辺SD3で、右辺が第1の辺SD1であってもよい。図3に示すように本実施形態の集積回路装置10は、D1方向に沿って配置される第1~第Nの回路ブロックCB1~CBNNは2以上の整数を含む。即ち、図1Aの比較例では回路ブロックがD2方向に並んでいるが、本実施形態では回路ブロックCB1~CBNがD1方向に並んでいる。また各回路ブロックは、図1Aの比較例のような超扁平なブロックになっておらず、比較的スクウェアなブロックになっている。また集積回路装置10は、第1~第Nの回路ブロックCB1~CBNのD2方向側に辺SD4に沿って設けられる出力側I/F領域12広義には第1のインターフェース領域を含む。また第1~第Nの回路ブロックCB1~CBNのD4方向側に辺SD2に沿って設けられる入力側I/F領域14広義には第2のインターフェース領域を含む。より具体的には、出力側I/F領域12第1のI/O領域は、回路ブロックCB1~CBNのD2方向側に、例えば他の回路ブロック等を介さずに配置される。また入力側I/F領域14第2のI/O領域は、回路ブロックCB1~CBNのD4方向側に、例えば他の回路ブロック等を介さずに配置される。即ち少なくともデータドライバブロックが存在する部分において、D2方向において1つの回路ブロックデータドライバブロックだけが存在する。なお集積回路装置10をIPIntellectualPropertyコアとして用いて他の集積回路装置に組み込む場合等には、I/F領域12、14の少なくとも一方を設けない構成とすることもできる。出力側表示パネル側I/F領域12は、表示パネルとのインターフェースとなる領域であり、パッドや、パッドに接続される出力用トランジスタ、保護素子などの種々の素子を含む。具体的には、データ線へのデータ信号や走査線への走査信号を出力するための出力用トランジスタなどを含む。なお表示パネルがタッチパネルである場合等には、入力用トランジスタを含んでもよい。入力側ホスト側I/F領域14は、ホストMPU、画像処理コントローラ、ベースバンドエンジンとのインターフェースとなる領域であり、パッドや、パッドに接続される入力用入出力用トランジスタ、出力用トランジスタ、保護素子などの種々の素子を含むことができる。具体的には、ホストからの信号デジタル信号を入力するための入力用トランジスタやホストへの信号を出力するための出力用トランジスタなどを含む。なお、短辺である辺SD1、SD3に沿った出力側又は入力側I/F領域を設けるようにしてもよい。また外部接続端子となるバンプ等は、I/Fインターフェース領域12、14に設けてもよいし、それ以外の領域第1~第Nの回路ブロックCB1~CBNに設けてもよい。I/F領域12、14以外の領域に設ける場合には、金バンプ以外の小型バンプ技術樹脂をコアとするバンプ技術などを用いることで実現される。また第1~第Nの回路ブロックCB1~CBNは、少なくとも2つ或いは3つの異なる回路ブロック異なる機能を持つ回路ブロックを含むことができる。集積回路装置10が表示ドライバである場合を例にとれば、回路ブロックCB1~CBNは、データドライバ、メモリ、走査ドライバ、ロジック回路、階調電圧生成回路、電源回路のブロックの少なくとも2つを含むことができる。更に具体的には回路ブロックCB1~CBNは、少なくともデータドライバ、ロジック回路のブロックを含むことができ、更に階調電圧生成回路のブロックを含むことができる。またメモリ内蔵タイプの場合には更にメモリのブロックを含むことができる。例えば図4に種々のタイプの表示ドライバとそれが内蔵する回路ブロックの例を示す。メモリRAM内蔵のアモルファスTFTThinFilmTransistorパネル用表示ドライバでは、回路ブロックCB1~CBNは、メモリ、データドライバソースドライバ、走査ドライバゲートドライバ、ロジック回路ゲートアレイ回路、階調電圧生成回路γ補正回路、電源回路のブロックを含む。一方、メモリ内蔵の低温ポリシリコンLTPSTFTパネル用表示ドライバでは、走査ドライバをガラス基板に形成できるため、走査ドライバのブロックを省略できる。またメモリ非内蔵のアモルファスTFTパネル用では、メモリのブロックを省略でき、メモリ非内蔵の低温ポリシリコンTFTパネル用では、メモリ及び走査ドライバのブロックを省略できる。またCSTNColorSuperTwistedNematicパネル、TFDThinFilmDiodeパネル用では、階調電圧生成回路のブロックを省略できる。図5ABに本実施形態の表示ドライバの集積回路装置10の平面レイアウトの例を示す。図5ABは、メモリ内蔵のアモルファスTFTパネル用の例であり、図5Aは例えばQCIF、32階調用の表示ドライバをターゲットとし、図5BはQVGA、64階調用の表示ドライバをターゲットとしている。図5ABでは、第1~第Nの回路ブロックCB1~CBNは、第1~第4のメモリブロックMB1~MB4広義には第1~第Iのメモリブロック。Iは2以上の整数を含む。また第1~第4のメモリブロックMB1~MB4の各々に対して、D1方向に沿ってその各々が隣接して配置される第1~第4のデータドライバブロックDB1~DB4広義には第1~第Iのデータドライバブロックを含む。具体的にはメモリブロックMB1とデータドライバブロックDB1がD1方向に沿って隣接して配置され、メモリブロックMB2とデータドライバブロックDB2がD1方向に沿って隣接して配置される。そしてデータドライバブロックDB1がデータ線を駆動するために用いる画像データ表示データは、隣接するメモリブロックMB1が記憶し、データドライバブロックDB2がデータ線を駆動するために用いる画像データは、隣接するメモリブロックMB2が記憶する。また図5Aでは、メモリブロックMB1~MB4のうちのMB1広義には第Jのメモリブロック。1≦J<IのD3方向側に、データドライバブロックDB1~DB4のうちのDB1広義には第Jのデータドライバブロックが隣接して配置される。またメモリブロックMB1のD1方向側に、メモリブロックMB2広義には第J1のメモリブロックが隣接して配置される。そしてメモリブロックMB2のD1方向側に、データドライバブロックDB2広義には第J1のデータドライバブロックが隣接して配置される。メモリブロックMB3、MB4、データドライバブロックDB3、DB4の配置も同様である。このように図5Aでは、MB1、MB2の境界線に対して線対称にMB1、DB1とMB2、DB2が配置され、MB3、MB4の境界線に対して線対称にMB3、DB3とMB4、DB4とが配置される。なお図5Aでは、DB2とDB3が隣接して配置されているが、これらを隣接させずに、その間に他の回路ブロックを配置してもよい。一方、図5Bでは、メモリブロックMB1~MB4のうちのMB1第JのメモリブロックのD3方向側に、データドライバブロックDB1~DB4のうちのDB1第Jのデータドライバブロックが隣接して配置される。またMB1のD1方向側にDB2第J1のデータドライバブロックが配置される。またDB2のD1方向側にMB2第J1のメモリブロックが配置される。DB3、MB3、DB4、MB4も同様に配置される。なお図5Bでは、MB1とDB2、MB2とDB3、MB3とDB4が、各々、隣接して配置されているが、これらを隣接させずに、その間に他の回路ブロックを配置してもよい。図5Aのレイアウト配置によれば、メモリブロックMB1とMB2や、MB3とMB4の間で第J、第J1のメモリブロックの間で、カラムアドレスデコーダを共用できるという利点がある。一方、図5Bのレイアウト配置によれば、データドライバブロックDB1~DB4から出力側I/F領域12へのデータ信号出力線の配線ピッチを均一化でき、配線効率を向上できるという利点がある。なお本実施形態の集積回路装置10のレイアウト配置は図5ABに限定されない。例えばメモリブロックやデータドライバブロックのブロック数を2、3或いは5以上にしてもよいし、メモリブロックやデータドライバブロックをブロック分割しない構成にしてもよい。またメモリブロックとデータドライバブロックが隣接しないようにする変形実施も可能である。またメモリブロック、走査ドライバブロック、電源回路ブロック又は階調電圧生成回路ブロックなどを設けない構成としてもよい。また回路ブロックCB1~CBNと出力側I/F領域12や入力側I/F領域14の間に、D2方向での幅が極めて狭い回路ブロックWB以下の細長回路ブロックを設けてもよい。また回路ブロックCB1~CBNが、異なる回路ブロックがD2方向に多段に並んだ回路ブロックを含んでもよい。例えば走査ドライバ回路と電源回路を1つの回路ブロックとした構成としてもよい。図6Aは、本実施形態の集積回路装置のD2方向に沿った断面図の例であり、図6Bは比較例の断面図の例である。図1Aの比較例では、図6Bに示すように2以上の複数の回路ブロックがD2方向に沿って配置される。またD2方向において、回路ブロック間や、回路ブロックとI/F領域の間に配線領域が形成される。従って集積回路装置500のD2方向短辺方向での幅Wが大きくなり、スリムな細長チップを実現できない。従って微細プロセスを利用してチップをシュリンクしても、図2Aに示すようにD1方向長辺方向での長さLDも短くなってしまい、出力ピッチが狭ピッチになるため、実装の困難化を招く。これに対して本実施形態では図3、図5ABに示すように複数の回路ブロックCB1~CBNがD1方向に沿って配置される。また図6Aに示すように、パッドバンプの下にトランジスタ回路素子を配置できる能動面バンプ。また回路ブロック内の配線であるローカル配線よりも上層パッドよりも下層で形成されるグローバル配線により、回路ブロック間や、回路ブロックとI/F領域間等での信号線を形成できる。従って図2Bに示すように、集積回路装置10のD1方向での長さLDを維持したままで、D2方向での幅Wを狭くでき、超スリムな細長チップを実現できる。この結果、出力ピッチを例えば22μm以上に維持することができ、実装を容易化できる。また本実施形態では複数の回路ブロックCB1~CBNがD1方向に沿って配置されるため、製品の仕様変更等に容易に対応できる。即ち共通のプラットフォームを用いて様々な仕様の製品を設計できるため、設計効率を向上できる。例えば図5ABにおいて、表示パネルの画素数や階調数が増減した場合にも、メモリブロックやデータドライバブロックのブロック数や、1水平走査期間での画像データの読み出し回数等を増減するだけで対応できる。また図5ABはメモリ内蔵のアモルファスTFTパネル用の例であるが、メモリ内蔵の低温ポリシリコンTFTパネル用の製品を開発する場合には、回路ブロックCB1~CBNの中から走査ドライバブロックを取り除くだけで済む。またメモリ非内蔵の製品を開発する場合には、メモリブロックを取り除けば済む。そしてこのように仕様に合わせて回路ブロックを取り除いても、本実施形態では、それが他の回路ブロックに及ぼす影響が最小限に抑えられるため、設計効率を向上できる。また本実施形態では、各回路ブロックCB1~CBNのD2方向での幅高さを、例えばデータドライバブロックやメモリブロックの幅高さに統一できる。そして各回路ブロックのトランジスタ数が増減した場合には、各回路ブロックのD1方向での長さを増減することで調整できるため、設計を更に効率化できる。例えば図5ABにおいて、階調電圧生成回路ブロックや電源回路ブロックの構成が変更になり、トランジスタ数が増減した場合にも、階調電圧生成回路ブロックや電源回路ブロックのD1方向での長さを増減することで対応できる。なお第2の比較例として、例えばデータドライバブロックをD1方向に細長に配置し、データドライバブロックのD4方向側に、メモリブロックなどの他の複数の回路ブロックをD1方向に沿って配置する手法も考えられる。しかしながらこの第2の比較例では、メモリブロックなどの他の回路ブロックと出力側I/F領域との間に、幅の大きなデータドライバブロックが介在するようになるため、集積回路装置のD2方向での幅Wが大きくなり、スリムな細長チップの実現が困難になる。またデータドライバブロックとメモリブロックの間に無駄な配線領域が生じてしまい、幅Wが更に大きくなってしまう。またデータドライバブロックやメモリブロックの構成が変わった場合には、図1BCで説明したピッチの不一致の問題が生じ、設計効率を向上できない。また本実施形態の第3の比較例として、同一機能の回路ブロック例えばデータドライバブロックだけをブロック分割して、D1方向に並べて配置する手法も考えられる。しかしながら、この第3の比較例では、集積回路装置に同一機能例えばデータドライバの機能だけしか持たせることができないため、多様な製品展開を実現できない。これに対して本実施形態では、回路ブロックCB1~CBNは、少なくとも2つの異なる機能を有する回路ブロックを含む。従って図4、図5ABに示すように、様々なタイプの表示パネルに対応した多様な機種の集積回路装置を提供できるという利点がある。3.回路構成図7に集積回路装置10の回路構成例を示す。なお集積回路装置10の回路構成は図7に限定されるものではなく、種々の変形実施が可能である。メモリ20表示データRAMは画像データを記憶する。メモリセルアレイ22は複数のメモリセルを含み、少なくとも1フレーム1画面分の画像データ表示データを記憶する。この場合、1画素は例えばR、G、Bの3サブピクセル3ドットで構成され、各サブピクセルについて例えば6ビットkビットの画像データが記憶される。ローアドレスデコーダ24MPU/LCDローアドレスデコーダはローアドレスについてのデコード処理を行い、メモリセルアレイ22のワード線の選択処理を行う。カラムアドレスデコーダ26MPUカラムアドレスデコーダはカラムアドレスについてのデコード処理を行い、メモリセルアレイ22のビット線の選択処理を行う。ライト/リード回路28MPUライト/リード回路はメモリセルアレイ22への画像データのライト処理や、メモリセルアレイ22からの画像データのリード処理を行う。なおメモリセルアレイ22のアクセス領域は、例えばスタートアドレスとエンドアドレスを対頂点とする矩形で定義される。即ちスタートアドレスのカラムアドレス及びローアドレスと、エンドアドレスのカラムアドレス及びローアドレスでアクセス領域が定義され、メモリアクセスが行われる。ロジック回路40例えば自動配置配線回路は、表示タイミングを制御するための制御信号やデータ処理タイミングを制御するための制御信号などを生成する。このロジック回路40は例えばゲートアレイG/Aなどの自動配置配線により形成できる。制御回路42は各種制御信号を生成したり、装置全体の制御を行う。具体的には階調電圧生成回路110に階調特性γ特性の調整データγ補正データを出力したり、電源回路90の電圧生成を制御する。またローアドレスデコーダ24、カラムアドレスデコーダ26、ライト/リード回路28を用いたメモリへのライト/リード処理を制御する。表示タイミング制御回路44は表示タイミングを制御するための各種の制御信号を生成し、メモリから表示パネル側への画像データの読み出しを制御する。ホストMPUインターフェース回路46は、ホストからのアクセス毎に内部パルスを発生してメモリにアクセスするホストインターフェースを実現する。RGBインターフェース回路48は、ドットクロックにより動画のRGBデータをメモリに書き込むRGBインターフェースを実現する。なおホストインターフェース回路46、RGBインターフェース回路48のいずれか一方のみを設ける構成としてもよい。図7において、ホストインターフェース回路46、RGBインターフェース回路48からは1画素単位でメモリ20へのアクセスが行われる。一方、データドライバ50へは、ホストインターフェース回路46、RGBインターフェース回路48とは独立した内部表示タイミングにより、ライン周期毎に、ラインアドレスで指定されライン単位で読み出された画像データが送られる。データドライバ50は表示パネルのデータ線を駆動するための回路であり、図8Aにその構成例を示す。データラッチ回路52は、メモリ20からのデジタルの画像データをラッチする。D/A変換回路54電圧選択回路は、データラッチ回路52にラッチされたデジタルの画像データのD/A変換を行い、アナログのデータ電圧を生成する。具体的には階調電圧生成回路110から複数例えば64段階の階調電圧基準電圧を受け、これらの複数の階調電圧の中から、デジタルの画像データに対応する電圧を選択して、データ電圧として出力する。出力回路56駆動回路、バッファ回路は、D/A変換回路54からのデータ電圧をバッファリングして表示パネルのデータ線に出力し、データ線を駆動する。なお、出力回路56の一部例えば演算増幅器の出力段をデータドライバ50には含ませずに、他の領域に配置する構成としてもよい。走査ドライバ70は表示パネルの走査線を駆動するための回路であり、図8Bにその構成例を示す。シフトレジスタ72は順次接続された複数のフリップフロップを含み、シフトクロック信号SCKに同期してイネーブル入出力信号EIOを順次シフトする。レベルシフタ76は、シフトレジスタ72からの信号の電圧レベルを、走査線選択のための高電圧レベルに変換する。出力回路78は、レベルシフタ76により変換されて出力された走査電圧をバッファリングして表示パネルの走査線に出力し、走査線を選択駆動する。なお走査ドライバ70は図8Cに示す構成であってもよい。図8Cでは、走査アドレス生成回路73が走査アドレスを生成して出力し、アドレスデコーダが走査アドレスのデコード処理を行う。そしてこのデコード処理により特定された走査線に対して、レベルシフタ76、出力回路78を介して走査電圧が出力される。電源回路90は各種の電源電圧を生成する回路であり、図9Aにその構成例を示す。昇圧回路92は、入力電源電圧や内部電源電圧を、昇圧用キャパシタや昇圧用トランジスタを用いてチャージポンプ方式で昇圧し、昇圧電圧を生成する回路であり、1次~4次昇圧回路などを含むことができる。この昇圧回路92により、走査ドライバ70や階調電圧生成回路110が使用する高電圧を生成できる。レギュレータ回路94は、昇圧回路92により生成された昇圧電圧のレベル調整を行う。VCOM生成回路96は、表示パネルの対向電極に供給するVCOM電圧を生成して出力する。制御回路98は電源回路90の制御を行うものであり、各種の制御レジスタなどを含む。階調電圧生成回路γ補正回路110は階調電圧を生成する回路であり、図9Bにその構成例を示す。選択用電圧生成回路112電圧分割回路は、電源回路90で生成された高電圧の電源電圧VDDH、VSSHに基づいて、選択用電圧VS0~VS255広義にはR個の選択用電圧を出力する。具体的には選択用電圧生成回路112は、直列に接続された複数の抵抗素子を有するラダー抵抗回路を含む。そしてVDDH、VSSHを、このラダー抵抗回路により分割した電圧を、選択用電圧VS0~VS255として出力する。階調電圧選択回路114は、ロジック回路40により調整レジスタ116に設定された階調特性の調整データに基づいて、選択用電圧VS0~VS255の中から、例えば64階調の場合には64個広義にはS個。R>Sの電圧を選択して、階調電圧V0~V63として出力する。このようにすれば表示パネルに応じた最適な階調特性γ補正特性の階調電圧を生成できる。なお極性反転駆動の場合には、正極性用のラダー抵抗回路と負極性用のラダー抵抗回路を選択用電圧生成回路112に設けてもよい。またラダー抵抗回路の各抵抗素子の抵抗値を、調整レジスタ116に設定された調整データに基づいて変更できるようにしてもよい。また選択用電圧生成回路112や階調電圧選択回路114に、インピーダンス変換回路ボルテージフォロワ接続の演算増幅器を設ける構成にしてもよい。図10Aに、図8AのD/A変換回路54が含む各DACDigitalAnalogConverterの構成例を示す。図10Aの各DACは、例えばサブピクセル毎或いは画素毎に設けることができ、ROMデコーダ等により構成される。そしてメモリ20からの6ビットのデジタルの画像データD0~D5とその反転データXD0~XD5に基づいて、階調電圧生成回路110からの階調電圧V0~V63のいずれかを選択することで、画像データD0~D5をアナログ電圧に変換する。そして得られたアナログ電圧の信号DAQDAQR、DAQG、DAQBを出力回路56に出力する。なお低温ポリシリコンTFT用の表示ドライバ等で、R用、G用、B用のデータ信号をマルチプレクスして表示ドライバに送る場合図10Cの場合には、R用、G用、B用の画像データを、1つの共用のDACを用いてD/A変換することもできる。この場合には図10Aの各DACは画素毎に設けられる。図10Bに、図8Aの出力回路56が含む各出力部SQの構成例を示す。図10Bの各出力部SQは画素毎に設けることができる。各出力部SQは、R赤用、G緑用、B青用のインピーダンス変換回路OPR、OPG、OPBボルテージフォロワ接続の演算増幅器を含み、DACからの信号DAQR、DAQG、DAQBのインピーダンス変換を行って、データ信号DATAR、DATAG、DATABをR、G、B用のデータ信号出力線に出力する。なお例えば低温ポリシリコンTFTパネルの場合には、図10Cに示すようなスイッチ素子スイッチ用トランジスタSWR、SWG、SWBを設け、R用、G用、B用のデータ信号が多重化されたデータ信号DATAを、インピーダンス変換回路OPが出力するようにしてもよい。またデータ信号の多重化を複数画素に亘って行うようにしてもよい。また出力部SQに、図10BCのようなインピーダンス変換回路を設けずに、スイッチ素子等だけを設ける構成にしてもよい。4.集積回路装置の幅4.1細長の集積回路装置本実施形態では図11Aに示すように、第1~第Nの回路ブロックCB1~CBNは、データ線を駆動するための少なくとも1つのデータドライバブロックDBを含む。またCB1~CBNはデータドライバブロックDB以外の回路ブロックDBとは異なる機能を実現する回路ブロックを含む。ここでデータドライバブロックDB以外の回路ブロックとは、例えばロジック回路ブロック図7の40である。或いは階調電圧生成回路ブロック図7の110や電源回路ブロック図7の90である。或いはメモリ内蔵の場合にはメモリブロック図7の20であり、アモルファスTFT用の場合には走査ドライバブロック図7の70である。また図11Aにおいて、W1、WB、W2は、各々、出力側I/F領域12第1のインターフェース領域、第1~第Nの回路ブロックCB1~CBN、入力側I/F領域14第2のインターフェース領域のD2方向での幅である。そして本実施形態では図11Aに示すように、集積回路装置10のD2方向での幅をWとした場合に、W1WBW2≦W<W12×WBW2が成り立つ。即ち図6Bの比較例では、2以上の複数の回路ブロックがD2方向に沿って配置される。従ってD2方向での幅Wは、W≧W12×WBW2になってしまう。これに対して本実施形態では、出力側I/F領域12が、データドライバブロックDB或いはメモリブロックのD2方向側に、他の回路ブロックを介さずに配置される。即ちデータドライバブロックDBと出力側I/F領域12は隣接して配置される。また入力側I/F領域14は、データドライバブロックDB或いはメモリブロックのD4方向側に、他の回路ブロックを介さずに配置される。即ちデータドライバブロックDBと入力側I/F領域14は隣接して配置される。なお、この場合の他の回路ブロックとは、例えば表示ドライバを構成する主要なマクロ回路ブロック階調電圧生成回路、電源回路、メモリ、或いはロジック回路のブロック等である。図1A、図6Bの比較例では、W≧W12×WBW2となるため、集積回路装置500のD2方向短辺方向での幅Wが大きくなり、スリムな細長チップを実現できない。従って微細プロセスを利用してチップをシュリンクしても、図2Aに示すようにD1方向長辺方向での長さLDも短くなってしまい、出力ピッチが狭ピッチになるため、実装の困難化を招く。これに対して本実施形態では、データドライバブロックDBとI/F領域12、14の間に、他の回路ブロックが介在しないため、W<W12×WBW2が成り立つ。従って、D2方向での集積回路装置の幅Wを小さくでき、図2Bに示すようなスリムな細長チップを実現できる。具体的には、短辺方向であるD2方向での幅Wは、W<2mmとすることができ、更に具体的にはW<1.5mmとすることができる。なおチップの検査やマウンティングを考慮すると、W>0.9mmであることが望ましい。また長辺方向での長さLDは、15mm<LD<27mmとすることができる。またチップ形状比SP=LD/Wは、SP>10とすることができ、更に具体的にはSP>12とすることができる。このようにすれば、ピン数などの仕様に応じて、例えばW=1.3mm、LD=22mm、SP=16.9や、W=1.35mm、LD=17mm、SP=12.6となる細長の集積回路装置を実現できる。これにより図2Bに示すように実装を容易化できる。またチップ面積が減少するため、低コスト化を図れる。即ち実装の容易化と低コスト化を両立できる。なお図1Aの比較例の配置手法も、画像データの信号の流れの向きを考慮すれば合理的である。この点、本実施形態では図11Bに示すように、データドライバブロックDBからのデータ信号の出力線DQLを、DB内においてはD2方向に沿って配線している。一方、データ信号出力線DQLを、出力側I/F領域12第1のインターフェース領域内においてはD1D3方向に沿って配線している。具体的には、出力側I/F領域12において、パッドよりも下層であり領域内のローカル配線トランジスタ配線よりも上層のグローバル配線を用いて、データ信号出力線DQLをD1方向に沿って配線している。このようにすれば、図11AのようにデータドライバブロックDBとI/F領域12、14の間に他の回路ブロックが介在しない配置手法を採用したとしても、DBからのデータ信号を、パッドを介して表示パネルに適正に出力できるようになる。またデータ信号出力線DQLを図11Bのように配線すれば、データ信号出力線DQLを、出力側I/F領域12を利用してパッド等に接続することが可能になり、集積回路装置のD2方向での幅Wの増加を防止できる。なお図11Aの幅W1、WB、W2は、各々、出力側I/F領域12、回路ブロックCB1~CBN、入力側I/F領域14のトランジスタ形成領域バルク領域、アクティブ領域の幅である。即ちI/F領域12、14には、出力用トランジスタ、入力用トランジスタ、入出力用トランジスタ、静電保護素子のトランジスタなどが形成される。また回路ブロックCB1~CBNには、回路を構成するトランジスタが形成される。そしてW1、WB、W2は、このようなトランジスタが形成されるウェル領域や拡散領域などを基準に決められる。例えば、よりスリムな細長の集積回路装置を実現するためには、回路ブロックCB1~CBNのトランジスタの上にもバンプ能動面バンプを形成することが望ましい。具体的には、そのコアが樹脂で形成され、樹脂の表面に金属層が形成された樹脂コアバンプなどをトランジスタアクティブ領域上に形成する。そしてこのバンプ外部接続端子は、I/F領域12、14に配置されるパッドに、金属配線により接続される。本実施形態のW1、WB、W2は、このようなバンプの形成領域の幅ではなく、バンプの下に形成されるトランジスタ形成領域の幅である。また回路ブロックCB1~CBNの各々のD2方向での幅は、例えば同じ幅に統一できる。この場合、各回路ブロックの幅は、実質的に同じであればよく、例えば数μm~20μm数十μm程度の違いは許容範囲内である。また回路ブロックCB1~CBNの中に、幅が異なる回路ブロックが存在する場合には、幅WBは、回路ブロックCB1~CBNの幅の中の最大幅とすることができる。この場合の最大幅は、例えばデータドライバブロックのD2方向での幅とすることができる。或いはメモリ内蔵の集積回路装置の場合にはメモリブロックのD2方向での幅とすることができる。なお回路ブロックCB1~CBNとI/F領域12、14の間には、例えば20~30μm程度の幅の空き領域を設けることができる。4.2データドライバブロックの幅本実施形態では図12Aに示すように、データドライバブロックDBが含むデータドライバDRが、D2方向に沿って並んで配置されるQ個のドライバセルDRC1~DRCQを含むことができる。ここでドライバセルDRC1~DRCQの各々は、1画素分の画像データを受ける。そして1画素分の画像データのD/A変換を行い、1画素分の画像データに対応するデータ信号を出力する。このドライバセルDRC1~DRCQの各々は、データラッチ回路や、図10AのDAC1画素分のDACや、図10BCの出力部SQを含むことができる。そしてドライバセルDRC1~DRCQのD2方向での幅ピッチをWDとし、データドライバブロックDBが含む周辺回路部分であるバッファ回路BF1等のD2方向での幅をWPCBとした場合に、回路ブロックCB1~CBNのD2方向での幅WB最大幅は、図12Aに示すようにQ×WD≦WB<Q1×WDWPCBとすることができる。即ち本実施形態では、回路ブロックCB1~CBNがD1方向に沿って配置される。従って、回路ブロックCB1~CBNの中の他の回路ブロック例えばロジック回路ブロック、メモリブロックからデータドライバブロックDBに対して入力される画像データの信号線は、D1方向に沿った配線となる。そしてドライバセルDRC1~DRCQは、D1方向に沿った画像データの信号線に接続するために、図12Aに示すようにD2方向に沿って配置され、DRC1~DRCQの各々は、1画素分の画像データの信号線に接続される。そして回路ブロックCB1~CBNの幅WBは、メモリ非内蔵の集積回路装置等では、例えばデータドライバDBのD2方向での幅を基準に決めることができる。従って、データドライバブロックDBのD2方向での幅を小さくして回路ブロックCB1~CBNの幅WBを小さくするためには、幅WBは、ドライバセルDRC1~DRCQを並べた幅であるQ×WDに対してバッファ回路BF1等の周辺回路部分の幅WPCBを加算した程度のものにすることが望ましい。そして、配線領域等のためのマージンを考えると、幅WBは、Q×WD≦WB<Q1×WDWPCBとなる。こうすれば、データドライバブロックDBのD2方向での幅を最小限に抑えて、回路ブロックCB1~CBNの幅WBも小さくできるため、図2Bのような細長の集積回路装置を提供できる。なお、表示パネルの水平走査方向の画素数複数の集積回路装置により分担して表示パネルのデータ線を駆動する場合には、各集積回路装置が受け持つ水平走査方向の画素数をHPNとし、データドライバブロックのブロック数ブロック分割数をDBNとし、ドライバセルに対して1水平走査期間に入力される画像データの入力回数をINとしたとする。なおINは、後述する1水平走査期間での画像データの読み出し回数RNと等しくなる。この場合に、D2方向に沿って並ぶドライバセルDRC1~DRCQの個数Qは、Q=HPN/DBN×INと表すことができる。例えばHPN=240、DBN=4、IN=2である場合には、Q=240/4×2=30個になる。また図12Bに示すように、データドライバブロックDBが、D1方向に沿って並んで配置される複数のデータドライバDRa、DRb第1~第mのデータドライバを含むようにしてもよい。このように複数のデータドライバDRa、DRbをD1方向に沿って配置スタックすれば、データドライバの規模の大きさが原因になって集積回路装置のD2方向での幅Wが大きくなってしまう事態を防止できる。またデータドライバは、表示パネルのタイプに応じて種々の構成が採用される。この場合にも、複数のデータドライバをD1方向に沿って配置する手法によれば、種々の構成のデータドライバを効率良くレイアウトすることが可能になる。なお図12BではD1方向でのデータドライバの配置数が2個である場合を示しているが、配置数は3個以上でもよい。図12Cに、ドライバセルDRCの構成、配置の例を示す。1画素分の画像データを受けるドライバセルDRCは、R赤用、G緑用、B青用のデータラッチ回路DLATR、DLATG、DLATBを含む。各データラッチ回路DLATR、DLATG、DLATBはラッチ信号がアクティブになると画像データをラッチする。またドライバセルDRCは、図10Aで説明したR用、G用、B用のDACR、DACG、DACBを含む。また図10BCで説明した出力部SQを含む。なおドライバセルDRCの構成、配置は図12Cに限定されず、種々の変形実施が可能である。例えば低温ポリシリコンTFT用の表示ドライバ等で、図10CのようにR用、G用、B用のデータ信号をマルチプレクスして表示パネルに送る場合には、1つの共用のDACを用いて、R用、G用、B用の画像データ1画素分の画像データのD/A変換を行うことができる。従ってこの場合には、図12Dに示すようにドライバセルDRCは、図10Aの構成の共用のDACを1つ含めばよい。また図12CDでは、R用の回路DLATR、DACR、G用の回路DLATG、DACG、B用の回路DLATB、DACBが、D2D4方向に沿って配置されている。しかしながら図12Eに示すように、R用、G用、B用の回路を、D1D3方向に沿って配置するようにしてもよい。4.3メモリブロックの幅メモリ内蔵の集積回路装置では、図13Aに示すようにデータドライバブロックDBとメモリブロックMBをD1方向に隣接して配置することができる。この点、図1Aの比較例では図14Aに示すように、メモリブロックMBとデータドライバブロックDBは、信号の流れに合わせて、短辺方向であるD2方向に沿って配置される。このためD2方向での集積回路装置の幅が大きくなり、スリムな細長チップを実現することが難しい。また表示パネルの画素数、表示ドライバの仕様、メモリセルの構成等が変化し、メモリブロックMBやデータドライバブロックDBのD2方向での幅やD1方向での長さが変化すると、その影響が他の回路ブロックにも及んでしまい、設計が非効率化する。これに対して図13Aでは、データドライバブロックDBとメモリブロックMBがD1方向に沿って配置されるため、D2方向での集積回路装置の幅Wを小さくできる。また表示パネルの画素数等が変化した場合には、メモリブロックを分割することなどで、これに対応できるため、設計を効率化できる。また図14Aの比較例では、ワード線WLが長辺方向であるD1方向に沿って配置されるため、ワード線WLでの信号遅延が大きくなり、画像データの読み出し速度が遅くなる。特にメモリセルに接続されるワード線WLはポリシリコン層により形成されるため、この信号遅延の問題は深刻である。この場合、この信号遅延を低減するために、図14Bに示すようなバッファ回路520、522を設ける手法もある。しかしながら、この手法を採用するとその分だけ回路規模が大きくなり、コスト増を招く。これに対して図13Aでは、メモリブロックMB内において、ワード線WLは短辺方向であるD2方向に沿って配線され、ビット線BLは長辺方向であるD1方向に沿って配置される。また本実施形態では、D2方向での集積回路装置の幅Wは短い。従ってメモリブロックMB内でのワード線WLの長さを短くでき、WLでの信号遅延を図14Aの比較例に比べて格段に小さくできる。また図14Bに示すようなバッファ回路520、522を設けなくても済むため、回路面積も小さくできる。また図14Aの比較例では、ホストからメモリの一部のアクセス領域にアクセスされた時においても、D1方向に長く寄生容量の大きいワード線WLが選択されてしまうため、消費電力が大きくなる。これに対して本実施形態のようにD1方向にメモリをブロック分割する手法によれば、ホストアクセス時ホスト側からのアクセス時に、アクセス領域に対応するメモリブロック第Jのメモリブロックのワード線WLだけが選択されるようになるため、低消費電力化を実現できる。そして本実施形態では図13Aに示すように、メモリブロックMBが含む周辺回路部分のD2方向での幅をWPCとした場合に、Q×WD≦WB<Q1×WDWPCとすることができる。ここで周辺回路部分とは、メモリセルアレイMAデータドライバのD2やD4方向側に配置されたり、分割されたメモリセルアレイデータドライバの間に配置される周辺回路ローアドレスデコーダ、制御回路等や配線領域などである。図13Aの配置では、ドライバセルDRC1~DRCQの幅Q×WDと、センスアンプブロックSABの幅を一致させることが望ましい。これらの幅が一致しないと、センスアンプブロックSABからの画像データの信号線を、ドライバセルDRC1~DRCQに接続する際に、これらの信号線の配線ピッチを変更しなければならなくなり、そのための無駄な配線領域が生じてしまう。またメモリブロックMBはメモリセルアレイMAの他に、ローアドレスデコーダRDなどの周辺回路部分を有している。従って図13AにおいてメモリブロックMBの幅は、ドライバセルDRC1~DRCQの幅Q×WDに対して、周辺回路部分の幅WPCの分だけ大きくなる。そして回路ブロックCB1~CBNの幅WBは、メモリ内蔵の集積回路装置等では、メモリブロックMBのD2方向での幅を基準に決めることができる。従って、メモリブロックMBのD2方向での幅を小さくして回路ブロックCB1~CBNの幅WBを小さくするためには、幅WBは、Q×WD≦WB<Q1×WDWPCとすることが望ましい。こうすれば、メモリブロックMBのD2方向での幅を最小限に抑えて、幅WBを小さくできるため、図2Bのような細長の集積回路装置を提供できる。図13Bは、ドライバセルDRC1~DRCQとセンスアンプブロックSABの配置関係を示している。図13Bに示すように、1画素分の画像データを受けるドライバセルDRC1に対して、これに対応する1画素分のセンスアンプR用のセンスアンプSAR10~SAR15、G用のセンスアンプSAG10~SAG15、B用のセンスアンプSAB10~SAB15が接続される。他のドライバセルDRC2~DRCQとセンスアンプの接続についても同様である。そして図13Bに示すように、回路ブロックCB1~CBNのD2方向での幅WB最大幅は、メモリブロックが含む周辺回路部分ローアドレスデコーダRDのD2方向での幅をWPCとし、1画素分の画像データのビット数をPDBとした場合には、P×WS≦WB<PPDB×WSWPCと表すことができる。ここで、R、G、Bの各々が6ビットである場合には、PDB=18となる。なお表示パネルの水平走査方向の画素数をHPNとし、1画素分の画像データのビット数をPDBとし、メモリブロックのブロック数をMBN=DBNとし、1水平走査期間においてメモリブロックから読み出される画像データの読み出し回数をRNとしたとする。この場合に、センスアンプブロックSABにおいてD2方向に沿って並ぶセンスアンプの個数Pは、P=HPN×PDB/MBN×RNと表すことができる。なお個数Pは、有効メモリセル数に対応する有効センスアンプ数であり、ダミーメモリセル用のセンスアンプ等の有効ではないセンスアンプの個数は含まない。また個数Pは、1ビット分の画像データを出力するセンスアンプの個数である。例えば、第1、第2のセンスアンプと、その出力に接続されるセレクタとにより、1ビット分の画像データを切り替えて出力する場合には、これらの第1、第2のセンスアンプとセレクタを合わせたものが、1ビット分の画像データを出力するセンスアンプに相当する。図15ABにメモリブロックMBの詳細なレイアウト配置例を示す。図15Aは、後述する横型セルの場合の配置例である。MPU/LCDローアドレスデコーダRDは、ホストアクセス時のワード線選択制御と、データドライバブロックLCDへの出力時のワード線選択制御を行う。センスアンプブロックSABはデータドライバブロックへの出力時に、メモリセルアレイMAから読み出された画像データの信号の増幅を行い、画像データをデータドライバブロックに出力する。MPUライト/リード回路WRは、ホストアクセス時に、メモリセルアレイMAのうちのアクセス対象となるメモリセルアクセス領域に画像データを書き込んだり、画像データを読み出す制御を行う。このMPUライト/リード回路WRは画像データの読み出しのためのセンスアンプを含むことができる。MPUカラムアドレスデコーダCDは、ホストアクセス時に、アクセス対象となるメモリセルに対応するビット線の選択制御を行う。制御回路CCはメモリブロックMB内の各回路ブロックの制御を行う。図15Bは、後述する縦型セルの場合の配置例である。図15Bでは、メモリセルアレイが第1のメモリセルアレイMA1と第2のメモリセルアレイMA2を含む。そしてメモリセルアレイMA1とMA2の間にMPU/LCDローアドレスデコーダRDが設けられている。またMPU/LCDローアドレスデコーダRDは、ホスト側からのアクセス時には、メモリセルアレイMA1、MA2のいずれか一方のワード線の選択を行う。またデータドライバブロックへの画像データの出力時には、メモリセルアレイMA1、MA2の両方のワード線の選択を行う。このようにすれば、ホストアクセス時に、アクセス対象となるメモリセルアレイのワード線だけを選択できるようになるため、常に両方のメモリセルアレイのワード線を選択する手法に比べて、ワード線での信号遅延や消費電力を低減できる。そして図15Aの場合にはメモリセルアレイMAのD2又はD4方向側に設けられ、図15Bの場合にはメモリセルアレイMA1とMA2の間に設けられるMPU/LCDローアドレスデコーダRDや制御回路CCやその配線領域が、周辺回路部分になり、その幅がWPCになる。なお本実施形態ではドライバセルやセンスアンプの配置について、画素毎の配置を前提にして説明したが、サブピクセル毎の配置とする変形実施も可能である。またサブピクセルも、R、G、Bの3サブピクセル構成には限定されず、RGB1例えば白の4サブピクセル構成であってもよい。4.4WBとW1、W2の関係本実施形態では図16に示すように、出力側I/F領域12のD2方向での幅W1は、0.13mm≦W1≦0.4mmとすることができる。また回路ブロックCB1~CBNの幅WBは、0.65mm≦WB≦1.2mmとすることができる。また入力側I/F領域14の幅W2は、0.1mm≦W2≦0.2mmとすることができる。例えば出力側I/F領域12には、D2方向での段数が1段又は複数段となるパッドが配置される。そして図6Aに示すように、パッドの下に出力用トランジスタ、静電保護素子用トランジスタ等を配置することで、出力側I/F領域12の幅W1が最小限になるようにしている。従って、パッド幅例えば0.1mmやパッドピッチを考慮すると、0.13mm≦W1≦0.4mmとなる。一方、入力側I/F領域14では、D2方向での段数が1段となるパッドが配置される。そして図6Aに示すように、パッドの下に入力用トランジスタ、静電保護素子用トランジスタ等を配置することで、入力側I/F領域14の幅W2が最小限になるようにしている。従って、パッド幅やパッドピッチを考慮すると、0.1mm≦W2≦0.2mmとなる。なお出力側I/F領域12において、D2方向でのパッドの段数を複数段にするのは、パッドの下に配置すべきトランジスタの数或いは大きさが、入力側I/F領域14に比べて出力側I/F領域12の方が多いからである。また回路ブロックCB1~CBNの幅WBは、図12A、図13Aで説明したようにデータドライバブロックDBやメモリブロックMBのD2方向での幅を基準に決定される。また、細長の集積回路装置を実現するためには、回路ブロックCB1~CBN上に、ロジック回路ブロックからのロジック信号や、階調電圧生成回路ブロックからの階調電圧信号や、電源配線を、グローバル配線により形成する必要がある。そして、これらの配線幅は合計で例えば0.8~0.9mm程度になる。従って、これらを考慮すると、回路ブロックCB1~CBNの幅WBは、0.65mm≦WB≦1.2mmとなる。そしてW1=0.4mm、W2=0.2mmであったとしても、0.65mm≦WB≦1.2mmであるため、WB>W1W2が成り立つ。またW1、WB、W2が最も小さい値である場合には、W1=0.13mm、WB=0.65mm、W2=0.1mmとなり、集積回路装置の幅はW=0.88mm程度になる。従って、W=0.88mm<2×WB=1.3mmが成り立つ。またW1、WB、W2が最も大きい値である場合には、W1=0.4mm、WB=1.2mm、W2=0.2mmとなり、集積回路装置の幅はW=1.8mm程度になる。従って、W=1.8mm<2×WB=2.4mmが成り立つ。即ち、W<2×WBが成り立つことになる。そしてこのようにW<2×WBが成り立てば、図2Bのような細長の集積回路装置を実現できるようになる。5.メモリブロック、データドライバブロックの詳細5.1ブロック分割図17Aに示すように表示パネルが、垂直走査方向データ線方向での画素数がVPN=320であり、水平走査方向走査線方向での画素数がHPN=240であるQVGAのパネルであったとする。また1画素分の画像表示データのビット数PDBが、R、G、Bの各々が6ビットであり、PDB=18ビットであったとする。この場合には、表示パネルの1フレーム分の表示に必要な画像データのビット数は、VPN×HPN×PDB=320×240×18ビットになる。従って集積回路装置のメモリは、少なくとも320×240×18ビット分の画像データを記憶することになる。またデータドライバは、1水平走査期間毎1本の走査線が走査される期間毎に、HPN=240本分のデータ信号240×18ビット分の画像データに対応するデータ信号を表示パネルに対して出力する。そして図17Bでは、データドライバは、DBN=4個のデータドライバブロックDB1~DB4に分割される。またメモリも、MBN=DBN=4個のメモリブロックMB1~MB4に分割される。従って、各データドライバブロックDB1~DB4は、1水平走査期間毎にHPN/DBN=240/4=60本分のデータ信号を表示パネルに出力する。また各メモリブロックMB1~MB4は、VPN×HPN×PDB/MBN=320×240×18/4ビット分の画像データを記憶する。なお図17Bでは、メモリブロックMB1とMB2でカラムアドレスデコーダCD12を共用し、メモリブロックMB3とMB4でカラムアドレスデコーダCD34を共用している。5.21水平走査期間に複数回読み出し図17Bでは、各データドライバブロックDB1~DB4は、1水平走査期間に60本分のデータ信号を出力する。従ってDB1~DB4に対応するメモリブロックMB1~MB4からは、1水平走査期間毎に240本分のデータ信号に対応する画像データを読み出す必要がある。しかしながら、1水平走査期間毎に読み出す画像データのビット数が増えると、D2方向に並ぶメモリセルセンスアンプの個数を多くする必要が生じる。この結果、集積回路装置のD2方向での幅Wが大きくなり、チップのスリム化が妨げられる。またワード線WLが長くなり、WLの信号遅延の問題も招く。そこで本実施形態では、各メモリブロックMB1~MB4から各データドライバブロックDB1~DB4に対して、各メモリブロックMB1~MB4に記憶される画像データを1水平走査期間において複数回RN回読み出す手法を採用している。例えば図18ではA1、A2に示すように、1水平走査期間においてRN=2回だけメモリアクセス信号MACSワード選択信号がアクティブハイレベルになる。これにより各メモリブロックから各データドライバブロックに対して画像データが1水平走査期間においてRN=2回読み出される。すると、データドライバブロック内に設けられた図19の第1、第2のデータドライバDRa、DRbが含むデータラッチ回路が、A3、A4に示すラッチ信号LATa、LATbに基づいて、読み出された画像データをラッチする。そして第1、第2のデータドライバDRa、DRbが含むD/A変換回路が、ラッチされた画像データのD/A変換を行い、DRa、DRbが含む出力回路が、D/A変換により得られたデータ信号DATAa、DATAbをA5、A6に示すようにデータ信号出力線に出力する。その後、A7に示すように、表示パネルの各画素のTFTのゲートに入力される走査信号SCSELがアクティブになり、データ信号が表示パネルの各画素に入力されて保持される。なお図18では第1の水平走査期間で画像データを2回読み出し、同じ第1の水平走査期間においてデータ信号DATAa、DATAbをデータ信号出力線に出力している。しかしながら、第1の水平走査期間で画像データを2回読み出してラッチしておき、次の第2の水平走査期間で、ラッチされた画像データに対応するデータ信号DATAa、DATAbをデータ信号出力線に出力してもよい。また図18では、読み出し回数RN=2である場合を示しているが、RN≧3であってもよい。図18の手法によれば、図19に示すように、各メモリブロックから30本分のデータ信号に対応する画像データが読み出され、各データドライバDRa、DRbが30本分のデータ信号を出力する。これにより各データドライバブロックからは60本分のデータ信号が出力される。このように図18では、各メモリブロックからは、1回の読み出しにおいて30本分のデータ信号に対応する画像データを読み出せば済むようになる。従って1水平走査期間に1回だけ読み出す手法に比べて、図19のD2方向でのメモリセル、センスアンプの個数を少なくすることが可能になる。この結果、集積回路装置のD2方向での幅を小さくでき、図2Bに示すような超スリムな細長チップの実現が可能になる。特に1水平走査期間の長さは、QVGAの場合は52μsec程度である。一方、メモリの読み出し時間は例えば40nsec程度であり、52μsecに比べて十分に短い。従って、1水平走査期間での読み出し回数を1回から複数回に増やしたとしても、表示特性に与える影響はそれほど大きくない。また図17AはQVGA320×240の表示パネルであるが、1水平走査期間での読み出し回数を例えばRN=4にすれば、VGA640×480の表示パネルに対応することも可能になり、設計の自由度を増すことができる。なお1水平走査期間での複数回読み出しは、各メモリブロック内で異なる複数のワード線をローアドレスデコーダワード線選択回路が1水平走査期間において選択する第1の手法で実現してもよいし、各メモリブロック内で同じワード線をローアドレスデコーダワード線選択回路が1水平走査期間において複数回選択する第2の手法で実現してもよい。或いは第1、第2の手法の両方の組み合わせにより実現してもよい。5.3データドライバ、ドライバセルの配置図19にデータドライバと、データドライバが含むドライバセルの配置例を示す。図19に示すように、データドライバブロックは、D1方向に沿ってスタック配置される複数のデータドライバDRa、DRbを含む。また各データドライバDRa、DRbは、複数の30個広義にはQ個のドライバセルDRC1~DRC30を含む。第1のデータドライバDRaは、メモリブロックのワード線WL1aが選択され、図18のA1に示すように1回目の画像データがメモリブロックから読み出されると、A3に示すラッチ信号LATaに基づいて、読み出された画像データをラッチする。そしてラッチされた画像データのD/A変換を行い、1回目の読み出し画像データに対応するデータ信号DATAaを、A5に示すようにデータ信号出力線に出力する。一方、第2のデータドライバDRbは、メモリブロックのワード線WL1bが選択され、図18のA2に示すように2回目の画像データがメモリブロックから読み出されると、A4に示すラッチ信号LATbに基づいて、読み出された画像データをラッチする。そしてラッチされた画像データのD/A変換を行い、2回目の読み出し画像データに対応するデータ信号DATAbを、A6に示すようにデータ信号出力線に出力する。このようにして、各データドライバDRa、DRbが30個の画素に対応する30本分のデータ信号を出力することで、合計で60個の画素に対応する60本分のデータ信号が出力されるようになる。なお前述のように、D2方向に沿って並ぶドライバセルDRC1~DRC30の個数Qは、Q=HPN/DBN×INと表すことができる。図19の場合には、HPN=240、DBN=4、IN=2であるため、Q=240/4×2=30個になる。また前述のように、センスアンプブロックSABにおいてD2方向に沿って並ぶセンスアンプの個数Pは、P=HPN×PDB/MBN×RNと表すことができる。図19の場合には、HPN=240、PDB=18、MBN=4、RN=2であるため、P=240×18/4×2=540個になる。5.4メモリセル図20Aにメモリブロックが含むメモリセルSRAMの構成例を示す。このメモリセルは、転送トランジスタTRA1、TRA2と、負荷トランジスタTRA3、TRA4と、駆動トランジスタTRA5、TRA6を含む。ワード線WLがアクティブになると、転送トランジスタTRA1、TRA2がオンになり、ノードNA1、NA2への画像データの書き込みや、ノードNA1、NA2からの画像データの読み出しが可能になる。また書き込まれた画像データは、トランジスタTRA3~TRA6により構成されるフリップフロップ回路によりノードNA1、NA2に保持される。なお本実施形態のメモリセルは図20Aの構成に限定されず、例えば負荷トランジスタTRA3、TRA4として抵抗素子を使用したり、他のトランジスタを追加するなどの変形実施が可能である。図20BCにメモリセルのレイアウト例を示す。図20Bは横型セルのレイアウト例であり、図20Cは縦型セルのレイアウト例である。ここで横型セルは図20Bに示すように、各メモリセル内においてワード線WLの方がビット線BL、XBLよりも長いセルである。一方、縦型セルは図20Cに示すように、各メモリセル内においてビット線BL、XBLの方がワード線WLよりも長いセルである。なお図20CのWLは、ポリシリコン層で形成され転送トランジスタTRA1、TRA2に接続されるローカルなワード線であるが、WLの信号遅延防止、電位安定化のためのメタル層のワード線を更に設けてもよい。図21に、メモリセルとして図20Bに示す横型セルを用いた場合のメモリブロック、ドライバセルの配置例を示す。なお図21は、ドライバセル、メモリブロックのうち1画素に対応する部分を詳細に示している。図21に示すように1画素分の画像データを受けるドライバセルDRCは、R用、G用、B用のデータラッチ回路DLATR、DLATG、DLATBを含む。各データラッチ回路DLATR、DLATG、DLATBはラッチ信号LATLATa、LATbがアクティブになると画像データをラッチする。またドライバセルDRCは、図10Aで説明したR用、G用、B用のDACR、DACG、DACBを含む。また図10BCで説明した出力部SQを含む。センスアンプブロックSABのうち1画素に対応する部分は、R用のセンスアンプSAR0~SAR5と、G用のセンスアンプSAG0~SAG5と、B用のセンスアンプSAB0~SAB5を含む。そしてセンスアンプSAR0のD1方向側にD1方向に沿って並ぶメモリセルMCのビット線BL、XBLは、SAR0に接続される。またセンスアンプSAR1のD1方向側にD1方向に沿って並ぶメモリセルMCのビット線BL、XBLは、SAR1に接続される。他のセンスアンプとメモリセルの関係についても同様である。ワード線WL1aが選択されると、WL1aに転送トランジスタのゲートが接続されるメモリセルMCからビット線BL、XBLに対して、画像データが読み出され、センスアンプSAR0~SAR5、SAG0~SAG5、SAB0~SAB5が信号の増幅動作を行う。そしてDLATRが、SAR0~SAR5からの6ビットのR用の画像データD0R~D5Rをラッチし、DACRが、ラッチされた画像データのD/A変換を行い、出力部SQがデータ信号DATARを出力する。またDLATGが、SAG0~SAG5からの6ビットのG用の画像データD0G~D5Gをラッチし、DACGが、ラッチされた画像データのD/A変換を行い、出力部SQがデータ信号DATAGを出力する。またDLATBが、SAB0~SAB5からの6ビットのB用の画像データD0B~D5Bをラッチし、DACBが、ラッチされた画像データのD/A変換を行い、出力部SQがデータ信号DATABを出力する。そして図21の構成の場合には、図18に示す1水平走査期間での画像データの複数回読み出しは、次のようにして実現できる。即ち第1の水平走査期間第1の走査線の選択期間においては、まずワード線WL1aを選択して画像データの1回目の読み出しを行い、図18のA5に示すように1回目のデータ信号DATAaを出力する。次に、同じ第1の水平走査期間においてワード線WL1bを選択して画像データの2回目の読み出しを行い、図18のA6に示すように2回目のデータ信号DATAbを出力する。また次の第2の水平走査期間第2の走査線の選択期間においては、まずワード線WL2aを選択して画像データの1回目の読み出しを行い、1回目のデータ信号DATAaを出力する。次に、同じ第2の水平走査期間においてワード線WL2bを選択して画像データの2回目の読み出しを行い、2回目のデータ信号DATAbを出力する。このように横型セルを用いる場合には、メモリブロック内において異なる複数のワード線WL1a、WL1bを1水平走査期間において選択することで、1水平走査期間での複数回読み出しを実現できる。図22に、メモリセルとして図20Cに示す縦型セルを用いた場合のメモリブロック、ドライバセルの配置例を示す。縦型セルでは、D2方向での幅を横型セルに比べて短くできる。従ってD2方向でのメモリセルの個数を横型セルに比べて2倍にすることができる。そして縦型セルでは、カラム選択信号COLa、COLbを用いて、各センスアンプに接続するメモリセルの列を切り替える。例えば図22において、カラム選択信号COLaがアクティブになると、センスアンプSAR0~SAR5のD1方向側にあるメモリセルMCのうち、カラムCa側のメモリセルMCが選択されて、センスアンプSAR0~SAR5に接続される。そしてこれらの選択されたメモリセルMCに記憶された画像データの信号が増幅されて、D0R~D5Rとして出力される。一方、カラム選択信号COLbがアクティブになると、センスアンプSAR0~SAR5のD1方向側にあるメモリセルMCのうち、カラムCb側のメモリセルMCが選択されて、センスアンプSAR0~SAR5に接続される。そしてこれらの選択されたメモリセルMCに記憶された画像データの信号が増幅されて、D0R~D5Rとして出力される。他のセンスアンプに接続されるメモリセルの画像データの読み出しも同様である。そして図22の構成の場合には、図18に示す1水平走査期間での画像データの複数回読み出しは、次のようにして実現できる。即ち第1の水平走査期間においては、まずワード線WL1を選択し、カラム選択信号COLaをアクティブにして、画像データの1回目の読み出しを行い、図18のA5に示すように1回目のデータ信号DATAaを出力する。次に、同じ第1の水平走査期間において同じワード線WL1を選択し、カラム選択信号COLbをアクティブにして、画像データの2回目の読み出しを行い、図18のA6に示すように2回目のデータ信号DATAbを出力する。また次の第2の水平走査期間においては、ワード線WL2を選択し、カラム選択信号COLaをアクティブにして、画像データの1回目の読み出しを行い、1回目のデータ信号DATAaを出力する。次に、同じ第2の水平走査期間において同じワード線WL2を選択し、カラム選択信号COLbをアクティブにして、画像データの2回目の読み出しを行い、2回目のデータ信号DATAbを出力する。このように縦型セルの場合には、メモリブロック内において同じワード線を1水平走査期間において複数回選択することで、1水平走査期間での複数回読み出しを実現できる。6.電子機器図23ABに本実施形態の集積回路装置10を含む電子機器電気光学装置の例を示す。なお電子機器は図23ABに示されるもの以外の構成要素例えばカメラ、操作部又は電源等を含んでもよい。また本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、PDA、電子手帳、電子辞書、プロジェクタ、リアプロジェクションテレビ、或いは携帯型情報端末などであってもよい。図23ABにおいてホストデバイス410は、例えばMPUMicroProcessorUnit、ベースバンドエンジンベースバンドプロセッサなどである。このホストデバイス410は、表示ドライバである集積回路装置10の制御を行う。或いはアプリケーションエンジンやベースバンドエンジンとしての処理や、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行うこともできる。また図23Bの画像処理コントローラ表示コントローラ420は、ホストデバイス410に代行して、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行う。表示パネル400は、複数のデータ線ソース線と、複数の走査線ゲート線と、データ線及び走査線により特定される複数の画素を有する。そして、各画素領域における電気光学素子狭義には、液晶素子の光学特性を変化させることで、表示動作を実現する。この表示パネル400は、TFT、TFDなどのスイッチング素子を用いたアクティブマトリクス方式のパネルにより構成できる。なお表示パネル400は、アクティブマトリクス方式以外のパネルであってもよいし、液晶パネル以外のパネルであってもよい。図23Aの場合には、集積回路装置10としてメモリ内蔵のものを用いることができる。即ちこの場合には集積回路装置10は、ホストデバイス410からの画像データを、一旦内蔵メモリに書き込み、書き込まれた画像データを内蔵メモリから読み出して、表示パネルを駆動する。一方、図23Bの場合には、集積回路装置10としてメモリ非内蔵のものを用いることができる。即ちこの場合には、ホストデバイス410からの画像データは、画像処理コントローラ420の内蔵メモリに書き込まれる。そして集積回路装置10は、画像処理コントローラ420の制御の下で、表示パネル400を駆動する。7.変形例7.1サブピクセルドライバセルの配置図24にサブピクセルドライバセルの配置例を示す。図24では、データドライバブロックは、その各々が1サブピクセル分の画像データに対応するデータ信号を出力する複数のサブピクセルドライバセルSDC1~SDC180を含む。即ちD1方向サブピクセルドライバセルの長辺に沿った方向に沿って複数のサブピクセルドライバセルが配置されると共にD1方向に直交するD2方向に沿って複数のサブピクセルドライバセルが配置される。そしてデータドライバブロックの出力線と表示パネルのデータ線とを電気的に接続するためのデータドライバ用パッドが、データドライバブロックのD2方向側に配置される。またデータドライバ用パッドがメモリブロックのD2方向側にも配置される。例えば図19のデータドライバDRaのドライバセルDRC1は、図24のサブピクセルドライバセルSDC1、SDC2、SDC3により構成できる。ここでSDC1、SDC2、SDC3は、各々、R赤用、G緑用、B青用のサブピクセルドライバセルであり、1本目のデータ信号に対応するR、G、Bの画像データR1、G1、B1がメモリブロックから入力される。そしてサブピクセルドライバセルSDC1、SDC2、SDC3は、これらの画像データR1、G1、B1のD/A変換を行い、1本目のR、G、Bのデータ信号データ電圧を、1本目のデータ線に対応するR、G、B用のパッドに出力する。同様にドライバセルDRC2は、R用、G用、B用のサブピクセルドライバセルSDC4、SDC5、SDC6により構成され、2本目のデータ信号に対応するR、G、Bの画像データR2、G2、B2がメモリブロックから入力される。そしてサブピクセルドライバセルSDC4、SDC5、SDC6は、これらの画像データR2、G2、B2のD/A変換を行い、2本目のR、G、Bのデータ信号データ電圧を、2本目のデータ線に対応するR、G、B用のパッドに出力する。他のサブピクセルドライバセルも同様である。なおサブピクセルの数は3個に限定されず、4個以上であってもよい。またサブピクセルドライバセルの配置も図24に限定されず、R用、G用、B用のサブピクセルドライバセルを例えばD2方向に沿ってスタック配置してもよい。7.2センスアンプ、メモリセルの配置図25にセンスアンプ、メモリセルの配置例を示す。センスアンプブロックのうち1画素に対応する部分は、R用のセンスアンプSAR0~SAR5と、G用のセンスアンプSAG0~SAG5と、B用のセンスアンプSAB0~SAB5を含む。また図25では、2個広義には複数のセンスアンプ及びバッファがD1方向にスタック配置される。そしてスタック配置された第1、第2のセンスアンプSAR0、SAR1のD1方向側にD1方向に沿って並ぶ2行のメモリセル列縦型セルのうち、上側の行のメモリセル列のビット線は例えば第1のセンスアップSAR0に接続され、下側の行のメモリセル列のビット線は例えば第2のセンスアンプSAR1に接続される。そして第1、第2のセンスアップSAR0、SAR1は、メモリセルから読み出された画像データの信号増幅を行い、これによりSAR0、SAR1から2ビットの画像データが出力されるようになる。他のセンスアンプとメモリセルの関係についても同様である。このように図24、図25では、ドライバセルの各々は、ドライバセル内においてD1方向に沿って並ぶ複数のサブピクセルドライバセルを含む。具体的には、ドライバセルの各々は、D1方向に沿って並ぶR用、G用、B用のサブピクセルドライバセルを含む。またメモリブロックが含むセンスアンプブロックのうち1画素に対応する部分は、D2方向に沿って並ぶR用、G用、B用のセンスアンプを含む。図25の場合には、1水平走査期間での画像データの複数回読み出しは次のようにして実現できる。即ち第1の水平走査期間第1の走査線の選択期間においては、まずワード線WL1aを選択して画像データの1回目の読み出しを行い、1回目のデータ信号DATAaを出力する。この場合にはセンスアンプSAR0~SAR5、SAG0~SAG5、SAB0~SAB5からのR、G、Bの画像データは、各々、サブピクセルドライバセルSDC1、SDC2、SDC3に入力される。次に、同じ第1の水平走査期間においてワード線WL1bを選択して画像データの2回目の読み出しを行い、2回目のデータ信号DATAbを出力する。この場合にはセンスアンプSAR0~SAR5、SAG0~SAG5、SAB0~SAB5からのR、G、Bの画像データは、各々、サブピクセルドライバセルSDC91、SDC92、SDC93に入力される。7.3並び替え配線領域本実施形態では、サブピクセルドライバセルドライバセルの出力信号の取り出し線の配列順序を並び替えるための並び替え配線領域を、サブピクセルドライバドライバセルの配置領域内に設けることができる。このようにすれば配線層の切り替えを最小限に抑えることができるため、データドライバブロックとパッドの間の配線領域のD2方向での幅を小さくでき、スリムな細長チップを実現できる。例えば図26のE1、E2に示すように、サブピクセルドライバセルの出力信号データ信号の取り出し線は、例えばD2方向縦方向に沿って配線される。これらの取り出し線は、サブピクセルドライバセルの出力信号をデータドライバブロックから取り出すための線であり、例えば第4の層のアルミ配線層ALDにより形成される。また図26では、サブピクセルドライバセルの出力線と表示パネルのデータ線とを接続するためのパッドP1、P2、P3が、データドライバブロック及びメモリブロックのD2方向側に配置されている。そして図26では、これらの取り出し線の配列順序を並び替えるための並び替え配線領域第1、第2の並び替え配線領域が、サブピクセルドライバの配置領域に設けられている。具体的には並び替え配線領域が、サブピクセルドライバセル内のローカル線である第1、第2の層のアルミ配線層ALA、ALBよりも上層の領域に形成される。そして、この並び替え配線領域では、パッドの配列順序に応じた順序で、取り出し線の配列順序が並び替えられる。ここでパッドの配列順序に応じた順序とは、パッドの配列順序そのものであってもよいし、パッドの配列順序を所定の規則で変更した順序であってもよい。また並び替え配線領域は、E1、E2に示す取り出し線や、後述するE6~E9の取り出し位置変更線により形成される配線領域である。例えば図26では、そのセル番号が3の倍数広義にはJの倍数。Jは2以上の整数にならないサブピクセルドライバセルSDC1、SDC2、SDC4、SDC5、SDC7、SDC8は、第1のグループに属し、そのセル番号が3の倍数となるサブピクセルドライバセルSDC3、SDC6、SDC9は、第2のグループに属する。そしてE1に示す第1のグループの取り出し線は、第1のグループに属するサブピクセルドライバセルSDC1、SDC2、SDC4、SDC5、SDC7、SDC8の出力信号の取り出し線である。このE1に示す第1のグループの取り出し線は、第1の並び替え配線領域においてその配列順序が並び替えられる。具体的には第1の並び替え配線領域では、パッドP1、P2、P4、P5、P7、P8の順序に取り出し線の配列順序が並び替えられる。即ち、そのパッド番号が3の倍数になるパッドを除くパッドの配列順序で、取り出し線の配列順序が並び替えられる。このようにすることで、データドライバブロックのD2方向側の境界取り出しポートでは、SDC1、SDC2、SDC4、SDC5、SDC7、SDC8の順序で、サブピクセルドライバセルの出力線の取り出し線が並び替えられて配列されるようになる。一方、E2に示す第2のグループの取り出し線は、第2のグループに属するサブピクセルドライバセルSDC3、SDC6、SDC9の出力信号の取り出し線である。このE2に示す第2のグループの取り出し線は、第2の並び替え配線領域においてその配列順序が並び替えられる。具体的には第2の並び替え配線領域では、パッドP3、P6、P9の順序に取り出し線の配列順序が並び替えられる。即ち、そのパッド番号が3の倍数になるパッドの配列順序で、取り出し線の配列順序が並び替えられる。このようにすることで、データドライバブロックのD2方向側の境界取り出しポートでは、SDC3、SDC6、SDC9の順序で、サブピクセルドライバセルの出力線の取り出し線が並び替えられて配列されるようになる。このようにサブピクセルドライバ内に並び替え配線領域を設けて取り出し線の配列順序を並び替えれば、パッドとデータドライバブロックの間の配線領域であるE3に示す領域における配線層の切り替えを、最小限に抑えることができる。この結果、E3に示す配線領域のD2方向での幅WITを小さくでき、スリムな細長チップを実現できる。またE3に示す配線領域では、E1に示す第1のグループの取り出し線とパッドP1、P2、P4、P5、P7、P8とを接続するための接続線が、E4に示すように第3の層のアルミ配線層ALC広義には所与の層の線で配線される。一方、E2に示す第2のグループの取り出し線とパッドP3、P6、P9とを接続するための接続線は、E5に示すように第4の層のアルミ配線層ALD広義には所与の層とは異なる層の線で配線される。例えばE4に示す接続線は、サブピクセルドライバセルSDC10からの取り出し線とパッドP10を接続する線である。一方、E5に示す接続線は、サブピクセルドライバセルSDC9からの取り出し線とパッドP9を接続する線である。この場合、E4の接続線は、アルミ配線層ALCで形成され、E5の接続線は、ACLとは異なる層のアルミ配線層ALDで形成される。従って、配線層の切り替えが不要となり、E3の配線領域においてE4の接続線とE5の接続線を重ねて配線できるようになる。この結果、E3の配線領域のD2方向での幅WITを更に小さくでき、スリムな細長チップを実現できる。7.4取り出し位置変更線本実施形態では、図26のE1、E2に示す取り出し線の取り出し位置を変更するための取り出し位置変更線を、並び替え配線領域に配線している。例えばE6に示すQCL1及びQCL2は、サブピクセルドライバセルSDC1、SDC2の出力信号出力線の取り出し位置を変更するための取り出し位置変更線である。同様に、E7に示すQCL4、QCL5はSDC4、SDC5の取り出し位置変更線であり、E8に示すQCL7、QCL8はSDC7、SDC8の取り出し位置変更線であり、E9に示すQCL10、QCL11はSDC10、SDC11の取り出し位置変更線である。ここで例えばE6に示すように、取り出し位置変更線QCL1、QCL2は、D1方向に沿って配置される複数のサブピクセルドライバセルSDC1、SDC2にまたがって、D1方向横方向に配線される。即ちD1方向に沿って配置される2つのサブピクセルドライバセルSDC1、SDC2にまたがって2本の取り出し位置変更線QCL1、QCL2が配線される。こうすることで、サブピクセルドライバセルSDC1、SDC2の出力信号を、第1の並び替え配線領域のD1方向に沿った任意の位置から、取り出し線を使って取り出すことが可能になる。即ち、取り出し位置変更線QCL1、QCL2は、第3の層のアルミ配線層ALCで配線される。従って、D1方向に沿って配線される取り出し位置変更線QCL1、QCL2の任意の位置に、ALCとALDのビアを形成すれば、そのビアの形成位置から、ALDで形成される取り出し線をD2方向に配線できる。これにより、D1方向の任意の取り出し位置から取り出し線をD2方向に配線できるようになり、取り出し線の配列順序の並び替えが容易になる。図27Aに、各アルミ配線層の使用態様の例を示す。例えば縦又は横方向に配線される第1のアルミ配線層ALAは、回路ブロックのトランジスタのソース/ドレイン/ゲートの接続線等として使用される。また主に縦方向に配線される第2のアルミ配線層ALBは、電源線や信号線や階調電圧供給線等として使用される。また主に横方向に配線される第3のアルミ配線層ALCは、データドライバの取り出し位置変更線やメモリの画像データ供給線等として使用される。また主に縦方向に配線される第4のアルミ配線層ALDは、データドライバの取り出し線や階調電圧供給線等として使用される。また主に横方向に配線されるトップメタルである第5のアルミ配線層ALEは、非隣接回路ブロック間を配線するグローバル線等として使用される。図27Bに、サブピクセルドライバセル内に配線されるアルミ配線層ALCのレイアウト例を示す。図27Bでは、取り出し位置変更線とDAC駆動用の線が、太い幅のアルミ配線層ALCでD1方向横方向に沿って配線される。また例えば1画素分である18本の画像データ供給線が、アルミ配線層ALCでD1方向に沿って配線される。このようにサブピクセルドライバセル内では、多数の画像データ供給線と、図26のE6等に示す取り出し位置変更線とが、同一層のアルミ配線層ALCで配線される。また本実施形態では、サブピクセルドライバセルのD/A変換器DACに階調電圧を供給するための階調電圧供給線が、複数のサブピクセルドライバセルにまたがってD2方向に沿って配線される。具体的には、この階調電圧供給線は、取り出し線と同一層のアルミ配線層ALDにより、取り出し線が配置されていない空き領域を有効活用して配線される。このように本実施形態では、D1横方向に沿った取り出し位置変更線と画像データ供給線は、アルミ配線層ALCで配線している。一方、D2縦方向に沿った取り出し線と階調電圧供給線は、ALCとは異なる層のアルミ配線層ALDで配線している。このようにすれば、2層のアルミ配線層ALC、ALDを用いて、取り出し位置変更線、画像データ供給線、取り出し線、階調電圧供給線を効率良く配線できる。従って、ALEなどの他の層のアルミ配線層を使用しなくても済み、ALEをグローバル線等に使用できるようになるため、配線効率を向上でき、スリムな細長チップを実現できる。なお本実施形態では、サブピクセルドライバセルの出力部SSQの領域に、並び替え配線領域を設けている。例えば図26に示すように、第1の並び替え配線領域は、第1のグループのサブピクセルドライバセルSDC1、SDC2、SDC4、SDC5、SDC7、SDC8の出力部SSQの領域に設けられる。また第2の並び替え配線領域は、第2のグループのサブピクセルドライバセルSDC3、SDC6、SDC9の出力部SSQの領域に設けられる。このようにすれば、サブピクセルドライバセルの出力部SSQの領域を有効活用して、取り出し線の配列順序の並び替えを実現できる。即ち、図26のE1、E2のように出力部SSQの領域に取り出し線を配線し、SSQの領域を並び替え配線領域に設定すれば、SSQの両側のDACの領域に、階調電圧供給線を配線できる。従って、取り出し線と階調電圧供給線を同じ層のアルミ配線層ALDで配線できるようになり、配線効率を向上できる。7.5サブピクセルドライバセルのレイアウト図28にサブピクセルドライバセルの詳細なレイアウト例を示す。図28に示すように各サブピクセルドライバセルSDC1~SDC180は、ラッチ回路LAT、レベルシフタL/S、D/A変換器DAC、出力部SSQを含む。なおラッチ回路LATとレベルシフタL/Sの間に、階調制御のためのFRCFrameRateControl回路などの他のロジック回路を設けてもよい。各サブピクセルドライバセルが含むラッチ回路LATは、メモリブロックMB1からの1サブピクセル分である6ビットの画像データをラッチする。レベルシフタL/Sは、ラッチ回路LATからの6ビットの画像データ信号の電圧レベルを変換する。D/A変換器DACは、階調電圧を用いて、6ビットの画像データのD/A変換を行う。出力部SSQは、D/A変換器DACの出力信号のインピーダンス変換を行う演算増幅器OPボルテージフォロワ接続を有し、1サブピクセルに対応する1本のデータ線を駆動する。なお出力部SSQは、演算増幅器OP以外にも、ディスチャージ用、8色表示用、DAC駆動用のトランジスタスイッチ素子を含むことができる。そして図28に示すように各サブピクセルドライバセル第1、第2のデータドライバDRa、DRbは、LVLowVoltageの電圧レベル広義には第1の電圧レベルの電源で動作する回路が配置されるLV領域広義には第1の回路領域と、LVよりも高いMVMiddleVoltageの電圧レベル広義には第2の電圧レベルの電源で動作する回路が配置されるMV領域広義には第2の回路領域を有する。ここでLVは、ロジック回路ブロックLB、メモリブロックMB等の動作電圧である。またMVは、D/A変換器、演算増幅器、電源回路等の動作電圧である。なお走査ドライバの出力トランジスタは、HVHighVoltageの電圧レベル広義には第3の電圧レベルの電源が供給されて走査線を駆動する。例えばサブピクセルドライバセルのLV領域第1の回路領域には、ラッチ回路LAT或いはその他のロジック回路が配置される。またMV領域第2の回路領域にはD/A変換器DACや、演算増幅器OPを有する出力部SSQが配置される。そしてレベルシフタL/Sが、LVの電圧レベルの信号をMVの電圧レベルの信号に変換する。なお図28ではサブピクセルドライバセルSDC1~SDC180のD4方向側にバッファ回路BF1周辺回路部分が設けられている。このバッファ回路BF1は、ロジック回路ブロックLBからのドライバ制御信号をバッファリングして、サブピクセルドライバセルSDC1~SDC180に出力する。別の言い方をすれば、ドライバ制御信号のリピータブロックとして機能する。具体的にはバッファ回路BF1は、LV領域に配置されるLVバッファと、MV領域に配置されるMVバッファを含む。そしてLVバッファは、ロジック回路ブロックLBからのLVの電圧レベルのドライバ制御信号ラッチ信号等を受けてバッファリングし、そのD2方向側に配置されるサブピクセルドライバセルのLV領域の回路LATに対して出力する。またMVバッファは、ロジック回路ブロックLBからのLVの電圧レベルのドライバ制御信号DAC制御信号、出力制御信号等を受け、レベルシフタによりMVの電圧レベルに変換してバッファリングし、そのD2方向側に配置されるサブピクセルドライバセルのMV領域の回路DAC、SSQに対して出力する。そして本実施形態では図28に示すように、各サブピクセルドライバセルのMV領域同士又はLV領域同士がD1方向に沿って隣接するようにサブピクセルドライバセルSDC1~SDC180が配置される。即ち隣接するサブピクセルドライバセルがD2方向に沿った隣接境界を挟んでミラー配置される。例えばサブピクセルドライバセルSDC1とSDC2はMV領域が隣接するように配置される。またサブピクセルドライバセルSDC3とSDC91もMV領域が隣接するように配置される。なおサブピクセルドライバセルSDC2とSDC3はLV領域同士が隣接するように配置される。図28のようにMV領域が隣接するように配置すれば、サブピクセルドライバセル間にガードリング等を設ける必要がなくなる。従ってMV領域とLV領域を隣接させる手法に比べて、データドライバブロックのD1方向での幅を小さくでき、集積回路装置の小面積化を図れる。また図28の配置手法によれば、隣接するサブピクセルドライバセルドライバセルのMV領域を、サブピクセルドライバセルドライバセルの出力信号の取り出し線の配線領域として有効利用でき、レイアウト効率を向上できる。また図24、図28に示すように本実施形態では、第1、第2のデータドライバDRa、DRbが、そのMV領域第2の回路領域同士が隣接するように配置される。また第1のデータドライバDRaのLV領域第1の回路領域が第1のメモリブロックMB1第Jのメモリブロックに隣接し、第2のデータドライバDRbのLV領域第1の回路領域が第2のメモリブロックMB2第J1のメモリブロックに隣接するように配置される。例えば図24、図28において、第1のメモリブロックMB1は、第1のデータドライバDRaのサブピクセルドライバセルSDC1、SDC4、SDC7SDC88のLV領域に隣接して配置される。また第2のメモリブロックMB2は、第2のデータドライバDRbのサブピクセルドライバセルSDC93、SDC96、SDC99SDC180のLV領域に隣接して配置される。そしてメモリブロックMB1、MB2はLVの電圧レベルの電源で動作する。従って、このようにサブピクセルドライバセルのLV領域をメモリブロックに隣接して配置すれば、データドライバブロック及びメモリブロックにより構成されるドライバマクロセルのD1方向での幅を小さくでき、集積回路装置の小面積化を図れる。7.6D/A変換器図29にサブピクセルドライバセルが含むD/A変換器DACの詳細な構成例を示す。このD/A変換器はいわゆるトーナメント方式のD/A変換を行う回路であり、階調電圧セレクタSLN1~SLN11、SLP1~SLP11とプリデコーダ120を含む。ここで階調電圧セレクタSLN1~SLN11はN型広義には第1導電型のトランジスタで構成されるセレクタであり、階調電圧セレクタSLP1~SLP11はP型広義には第2導電型のトランジスタで構成されるセレクタであり、これらのN型、P型のトランジスタがペアとなってトランスファーゲートが構成される。例えばSLN1を構成するN型トランジスタとSLP1を構成するP型トランジスタがペアとなって、トランスファーゲートが構成される。階調電圧セレクタSLN1~SLN8、SLP1~SLP8の入力端子には、各々、V0~V3、V4~V7、V8~V11、V12~V15、V16~V19、V20~V23、V24~V27、V28~V31の階調電圧供給線が接続される。そしてプリデコーダ120は、画像データD0~D5が入力されて、図30Aの真理値表に示すようなデコード処理を行う。そして選択信号S1~S4、XS1~XS4を、各々、階調電圧セレクタSLN1~SLN8、SLP1~SLP9に出力する。また選択信号S5~S8、XS5~XS8を、各々、SLN9及びSLN10、SLP9及びSLP10に出力し、S9~S12、XS9~XS12を、各々、SLN11、SLP11に出力する。例えば画像データD0~D5が100000の場合には、図30Aの真理値表に示すように、選択信号S2、S5、S9XS2、XS5、XS9がアクティブになる。これにより階調電圧セレクタSLN1、SLP1が階調電圧V1を選択し、SLN9、SLP9がSLN1、SLP1の出力を選択し、SLN11、SLP11がSLN9、SLP9の出力を選択する。従って出力部SSQには階調電圧V1が出力される。同様に画像データD0~D5が010000の場合には、選択信号S3XS3がアクティブになるため、階調電圧セレクタSLN1、SLP1が階調電圧V2を選択し、出力部SSQには階調電圧V2が出力される。また画像データD0~D5が001000の場合には、選択信号S1、S6、S9XS1、XS6、XS9がアクティブになる。従って階調電圧セレクタSLN2、SLP2が階調電圧V4を選択し、SLN9、SLP9がSLN2、SLP2の出力を選択し、SLN11、SLP11がSLN9、SLP9の出力を選択する。従って出力部SSQには階調電圧V4が出力される。そして本実施形態では図30BCに示すように、図29のD/A変換器に階調電圧V0~V31を供給するための階調電圧供給線が、複数のサブピクセルドライバセルにまたがってD2D4方向に沿って配線される。例えば図30Bでは、D2方向に沿って並ぶサブピクセルドライバセルSDC1、SDC4、SDC7にまたがって、階調電圧供給線がD2方向に配線される。またこれらの階調電圧供給線は、図30BCに示すようにD/A変換器階調電圧セレクタの配置領域上に配線される。更に具体的には図30Bに示すように、サブピクセルドライバセルのD/A変換器の配置領域では、D2方向に沿ってN型トランジスタ領域P型ウェル、P型トランジスタ領域N型ウェルが配置される。一方、サブピクセルドライバセルのD/A変換器以外の回路出力部、レベルシフタ、ラッチ回路の配置領域では、D2方向に直交するD1方向に沿ってN型トランジスタ領域P型ウェル、P型トランジスタ領域N型ウェルが配置される。別の言い方をすれば、D2方向に沿って隣接するサブピクセルドライバセルは、D1方向に沿った隣接境界を挟んでミラー配置される。例えばドライバセルSDC1とSDC4は、その隣接境界を挟んでミラー配置され、SDC4とSDC7は、その隣接境界を挟んでミラー配置される。例えばサブピクセルドライバセルSDC1のD/A変換器の階調電圧セレクタSLN1~SLN11を構成するN型トランジスタは、図30Bに示すサブピクセルドライバセルのN型トランジスタ領域NTR1に形成され、階調電圧セレクタSLP1~SLP11を構成するP型トランジスタはP型トランジスタ領域PTR1に形成される。具体的には図30Cに示すように、階調電圧セレクタSLN11を構成するN型トランジスタTRF1、TRF2や、階調電圧セレクタSLN9、SLN10を構成するN型トランジスタTRF3、TRF4は、N型トランジスタ領域NTR1に形成される。一方、階調電圧セレクタSLP11を構成するP型トランジスタTRF5、TRF6や、階調電圧セレクタSLP9、SLP10を構成するP型トランジスタTRF7、TRF8は、P型トランジスタ領域PTR1に形成される。そして、サブピクセルドライバセルの他の回路のN型トランジスタ領域、P型トランジスタ領域はD1方向に沿って配置されるのに対して、N型トランジスタ領域NTR1、P型トランジスタ領域PTR1はD2方向に沿って配置される。図29のD/A変換器では、例えば階調電圧セレクタSLN1を構成するN型トランジスタと、階調電圧セレクタSLP1を構成するP型トランジスタは、ペアとなってトランスファーゲートを構成する。従って、階調電圧供給線をD2方向に沿って配線すれば、これらのP型、N型トランジスタに対して階調電圧供給線を共通接続でき、トランスファーゲートを容易に構成できるようになり、レイアウト効率を向上できる。一方、D/A変換器以外の回路、例えばラッチ回路に対しては、メモリブロックからの画像データを入力する必要がある。そして図30Bに示すように、この画像データはD1方向に沿って配線された画像データ供給線により供給される。また図28のレイアウトから明らかなように、サブピクセルドライバセル内での信号の流れの方向はD1方向である。従ってD/A変換器以外の回路のN型トランジスタ領域、P型トランジスタ領域を図30BのようにD1方向に沿って並べて配置すれば、信号の流れに沿った効率的なレイアウトが可能になる。従って、図30Bのようなトランジスタ領域の配列は、図28のように配置されるサブピクセルドライバセルに最適なレイアウトになる。なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語第1のインターフェース領域、第2のインターフェース領域等と共に記載された用語出力側I/F領域、入力側I/F領域等は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また集積回路装置や電子機器の構成、配置、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。