"周期パルスが入力され、遅延時間揺らぎを有する出力信号を出力する第1の遅延回路と、該第1の遅延回路の前記出力信号が入力される第1入力端及び他の信号が入力される第2入力端を有し、前記第1入力端及び前記第2入力端へ入力される信号の到達時刻の時間差に応じて1または0の信号を確率的に出力する論理回路とを備えた物理乱数発生器であって、前記他の信号と前記周期パルスとは同期関係を有し、前記論理回路は、前記出力信号の到達時刻と前記他の信号の到達時刻との時間差が所定の値反応時間差:Thのときに確率50で1の信号を出力することを特徴とする物理乱数発生器。前記論理回路にAND回路が備えられ、前記第1入力端及び前記第2入力端が前記AND回路の入力へ接続され、前記第1の遅延回路の遅延時間は、動作時に前記論理回路から出力される1の発生確率が50になるように設定されていることを特徴とする請求項1に記載の物理乱数発生器。前記第1の遅延回路が可変遅延回路とされることを特徴とする請求項1または2に記載の物理乱数発生器。前記第2入力端に第2の遅延回路が接続され、前記第1及び第2の遅延回路の少なくとも一つが可変遅延回路とされることを特徴とする請求項1または2に記載の物理乱数発生器。前記遅延回路は複数のSFQ素子を直列接続したジョセフソン伝送路で構成され、前記AND回路は一つの超電導リングにSFQの通過する2個の入力用と1個の出力用のジョセフソン素子を有するSFQ素子を含む複数のSFQ素子により構成されていることを特徴とする請求項1乃至4いずれか1項に記載の物理乱数発生器。前記論理回路が入力部にAND回路を有するフリップフロップ回路からなることを特徴とする請求項1乃至4いずれか1項に記載の物理乱数発生器。本発明は上記の問題に鑑みてなされたものであり、暗号化等で必要な高速の物理乱数を安定に発生する物理乱数発生器を提供することを目的とする。本願発明者が先に開発報告した比較器型物理乱数発生器非特許文献1では、SFQ素子中のジョセフソン接合を流れる電流の熱雑音による振幅方向の揺らぎを利用しているため、外部電圧の変動によりその制御電流に対する1の発生確率特性が変化することが問題になった。そこで、本願発明者は、振幅方向の揺らぎを直接検出するのではなく、熱による伝送路の遅延時間の時間揺らぎに基づいて物理乱数が発生することに着目し本願発明を完成した。本発明に係る物理乱数発生器は、周期パルスが入力され、遅延時間揺らぎを有する出力信号を出力する第1の遅延回路と、該第1の遅延回路の前記出力信号が入力される第1入力端及び他の信号が入力される第2入力端を有し、前記第1入力端及び前記第2入力端へ入力される信号の到達時刻の時間差に応じて1または0の信号を確率的に出力する論理回路とを備えた物理乱数発生器であって、前記他の信号と前記周期パルスとは同期関係を有し、前記論理回路は、前記出力信号の到達時刻と前記他の信号の到達時刻との時間差が所定の値反応時間差:Thのときに確率50で1の信号を出力することを特徴としている。ここでパルスの到達時刻とはパルス波形のピークの到達時刻として把握できる。また、パルス波形の頂上部が平坦な場合は、パルス幅の中央部の到達時刻として把握できる。遅延回路は遅延素子の熱的な揺らぎにより時間方向の揺らぎ、すなわち遅延時間揺らぎを有している。この遅延時間揺らぎは遅延時間が増えるに従い増大する特性を有する。第1入力端に時間方向の揺らぎを持つ入力信号と第2入力端へ入力される基準時刻毎のパルスとを比較することにより、2つの入力に応じて0または1を出力する論理回路を使用する。遅延回路への入力に周期パルスを用いることで遅延回路の出力には時間揺らぎを伴う周期パルスが出力信号として現れる。論理回路の第1入力端へ時間揺らぎを伴う周期パルスが入力され、第2入力端に遅延回路へ入力される周期パルスと同期関係を有するパルスとが入力されると、論理回路の出力は2つのパルスの入力時間の重なり具合に応じて0または1を出力する。2つのパルスの入力時間差による重なり具合は遅延時間揺らぎにより変動するが、この遅延時間揺らぎは遅延回路の熱的な揺らぎに由来するため予測ができない。2つの周期パルスの論理回路への入力時間差による重なり具合が小さい場合には、論理回路の出力における1の発生確率は0に近くなり、2つの周期パルスがほぼ同時刻に論理回路へ入力されて2つのパルスの重なりが大きい場合には、論理回路の出力における1の発生確率は1に近くなる。1の発生確率が2つの入力パルス以下、パルス入力ともいうの相対的な時間差により連続的に変化する部分の特性は、遅延時間揺らぎ、パルス波形及び論理回路の入出力特性に依存している。発明に係る論理回路では、遅延回路における遅延時間揺らぎにより、出力における1の発生確率が0から1へまたは1から0へと変化する途中の過程が緩やかになり、グレイゾーン幅がひろがるので、確率50で1を出力する2つの入力間の相対的な時間差である反応時間差Thを容易に決めることができる。そして、予め遅延時間を選ぶことで2つのパルスの相対的な時間差を反応時間差Thに設定することができることから物理乱数が得られる。ここで、確率50とは、回路作製上の回路素子パラメータの誤差範囲を含む。次に、請求項2に係る物理乱数発生器は、請求項1に記載の物理乱数発生器において、前記論理回路にAND回路が備えられ、前記第1入力端及び前記第2入力端が前記AND回路の入力へ接続され、前記第1の遅延回路の遅延時間は、動作時に前記論理回路から出力される1の発生確率が50になるように設定されていることを特徴としている。遅延回路の遅延時間は、動作時に前記論理回路から出力される1の発生確率が50になるように設定されている。このように動作時の特性を踏まえて遅延時間を設定することで、遅延特性の非線形性やパルス波形の変形に対応することができて、パルスの周期毎にANDが行われ、1が出力されるか否かが遅延回路の時間揺らぎにより決められる。また、AND回路の出力に物理乱数が発生する。遅延時間差に伴う1の発生確率の変化の様子が滑らかであれば、AND回路へ入力される2つの信号の平均遅延時間の差は、クロック周期の自然数倍に反応時間差を加減した値付近になる。ここで、平均遅延時間とは、時間的に前後に揺らぐパルスの遅延時間を長時間平均した値を意味する。また、請求項3に係る物理乱数発生器は、請求項1または2に記載の物理乱数発生器において、前記第1の遅延回路が可変遅延回路とされることを特徴としている。ここで、可変遅延回路とは、動作時に遅延時間を制御可変することができる遅延回路を意味する。また、請求項4に係る物理乱数発生器は、請求項1または2に記載の物理乱数発生器において、前記第2入力端に第2の遅延回路が接続され、前記第1及び第2の遅延回路の少なくとも一つが可変遅延回路とされることを特徴としている。可変遅延回路を用いていることから、動作時に遅延時間を制御することが可能になり、さらに、1の発生確率を50になるように遅延時間を調整することで0と1の発生確率を揃えた一様乱数にすることができる。ここで、発生確率の50は要求精度により決まるので実際は50近傍の値でも良い。請求項5に係る物理乱数発生器は、請求項2乃至4のいずれか1項に記載された物理乱数発生器において、前記遅延回路は複数のSFQ素子を直列接続したジョセフソン伝送線路で構成され、前記AND回路は一つの超電導リングにSFQの通過する2個の入力用と1個の出力用のジョセフソン素子を有するSFQ素子を含む複数のSFQ素子により構成されていることを特徴としている。ここで、SFQ素子とは、ごく薄い絶縁膜からなるジョセフソン接合を超導電材からなる超導電リングの間に挟んだ構造の1単位の超電導素子である。このSFQ素子により遅延回路及びAND回路を構成することで、50G/sを超えるクロック速度を実現する超高速論理動作が可能になる。次に、請求項6に記載の物理乱数発生器は、請求項1乃至4のいずれか1項に記載された物理乱数発生器において、前記論理回路が入力部にAND回路を有するフリップフロップ回路からなることを特徴としている。フリップフロップ回路は2つの入力信号のレベルと入力時刻に依存して出力が0または1に変化する。例えば、フリップフロップ回路としてD型フリップフロップを用いる場合は、遅延時間揺らぎを有する遅延回路の出力を第1入力端であるデータ入力端子に入力し、周期パルスを第2入力端であるクロック端子に入力する。クロック入力端への周期パルスの立ち上がりでデータ入力レベルがサンプリングされその後の出力が決まるので、遅延時間の揺らぎによりデータ入力端子への入力レベルが時間的に揺らぐことで、D型フリップフロップの出力が0または1に変化する。遅延時間の揺らぎは熱揺らぎに起因しているので、D型フリップフロップの出力として物理乱数を得ることができる。本発明によれば、遅延回路による遅延揺らぎに着目したことで、従来の熱雑音による回路中の電流の振幅変動を用いた比較器型乱数発生器に比べて安定性の高い、制御容易な物理乱数発生器が提供され、デジタル情報社会でのデータの安全性を高めることが出来る他、乱数を用いたモンテカルロ法等のシミュレーションを手軽におこなうことが可能になる。先ず、図1に示す本発明に係る物理乱数発生器の全体構成を用いて本発明の概要を説明する。図1に示すように、本発明に係る物理乱数発生器は、入力端子Inと、この入力端子Inに接続され、且つ複数個の遅延素子4を直列接続した第1及び第2の遅延回路1、2と、第1及び第2の遅延回路1、2の出力端に入力端がそれぞれ接続されたAND回路5及び出力回路6を含む論理回路3と、出力端子Outとで構成されている。ここでは、第1及び第2の遅延回路1、2のうち、一方の遅延回路、例えば第1の遅延回路1は、動作時に遅延時間を制御以下、可変ともいうすることが可能な遅延回路以下、可変遅延回路ともいうとされ、他方の遅延回路、例えば第2の遅延回路2は、遅延時間が固定される遅延回路以下、固定遅延回路ともいうとされている。この物理乱数発生器では、入力端子Inから第1及び第2の遅延回路1、2に入力パルス、例えば周期パルスが入力され、それぞれ遅延された後、第1及び第2の遅延回路1、2から周期パルスA,Bがそれぞれ出力される。この第1及び第2の遅延回路1、2からの周期パルスA,BはAND回路5に入力され、2つの周期パルスA,BがAND回路5の反応するパルス幅反応時間差Thの中に存在すれば、図2に示すようにAND回路5での遅延後に、出力回路6を介して出力端子Outに1レベルの信号が確率50以上で発生する。第1及び第2の遅延回路1、2の遅延時間は、熱による時間揺らぎを有する。そのため、遅延回路1、2から出力される周期パルスは、時間揺らぎを受けて、本来のパルス周期により決まるタイミング時間を中心にして前後した時刻にAND回路5へ入力される。図2にAND回路5の2つの入力信号A、Bの様子とその信号相互の時間関係による出力信号の様子を示す。AND回路5に入力されるパルスの相対的な時間差が反応時間差Thよりも小さければ、AND回路5の出力は1となり、逆に相対的な時間差が反応時間差Thよりも大きければ、AND回路5の出力は0となる確率が高い。図2において、信号Aと信号Bとの対応するパルスの時間差であるTd1とTd3は反応時間差Thよりも小さく、Td2とTd4は反応時間差Thよりも大きい場合を示している。ここで、遅延回路1、2の遅延時間の設定について説明する。遅延回路1、2を長くして遅延時間を増やしていくと遅延時間の時間揺らぎが大きくなる。遅延時間と遅延の時間揺らぎの関係は予め求めることができる。遅延回路1、2での遅延時間揺らぎの分布は、通常は、平均値を中心にして進み時間と遅れ時間とほぼ同等になる。またAND回路5は、2つの入力される周期パルス以下、周期パルス入力ともいうの時間差が有る幅反応時間差Th内であれば、出力に1を発生する確率が高くなり、反応時間差Thを超えると0を発生する確率が高くなる。そこで、先ず周期パルス入力に対するAND回路5の反応時間差Thを求め、次に第1及び第2の遅延回路1、2の遅延時間を変えたときの遅延時間揺らぎの時間分布を求めて、その時間分布において反応時間差Thよりも大きい部分の面積と小さい部分の面積の割合を所定の大きさになるように遅延時間を選定することで所定の確率でAND回路5の出力の0と1の発生確率を設定することができる。AND回路5への2つの周期パルス入力の相対的な時間差を反応時間差Thよりも大きくするとAND回路5の出力で1を発生する確率は50よりも小さくなるが、遅延時間揺らぎがあると、2つの周期パルスの重なり方向への時間揺らぎにより、1を発生する確率が高くなる。逆に2つの周期パルス入力の時間差を反応時間差Thよりも小さくすると、1を発生する確率は50よりも大きくなるが、遅延時間揺らぎがあると、2つの周期パルスの離れ方向への時間揺らぎにより、AND回路5の出力で1を発生する確率が小さくなる。つまり、2つの周期パルス入力の相対的な時間差による1の発生確率の変化の様子が遅延時間揺らぎにより緩和される。すなわち、遅延時間の時間揺らぎが大きくなると、2つの周期パルス入力の時間差の変化に対して、出力の1の発生確率の変化の様子が緩やかになる。つまり、グレイゾーン幅がひろがるので、遅延時間の時間揺らぎを有する遅延回路1の出力をAND回路5へ入力して基準となる時刻と比較する際の、1の発生確率50を与える2つの周期パルス入力の時間差の設定が容易になる。次に、遅延時間差に伴う1の発生確率が滑らかであれば、AND回路5の第1の入力と第2の入力での周期パルスの平均遅延時間における時間差がパルス周期の自然数倍に前記の反応時間差Thを加減した値となるように設定する。また、遅延時間差に伴う1の発生確率が滑らかでない場合は、動作時に1の発生確率が50になるように遅延時間差を選ぶ。こうすることで、AND回路5へ周期的に入力される周期パルスの遅延時間の自然な揺らぎに伴いAND回路5からは0または1の信号がランダムに出力される。また、第1及び第2の遅延回路1、2のうち、少なくとも一方を可変遅延回路とすることで、動作時に遅延時間を調整して、AND回路5の出力における0と1の発生確率を同じにして一様乱数を得ることもできる。遅延時間を可変制御にするには、例えば遅延回路1への供給電圧を変えることで容易に行うことができる。遅延時間の制御は、遅延回路の一つを可変遅延回路にする場合に限らず、2つの遅延回路1、2を共に可変にしても良く、また、一つの遅延回路、例えば第2の遅延回路2を省略して入力端子Inからの周期パルスを直接、AND回路5の第2入力端へ入力するようにしてもよい。ここで、周期パルスのパルス波形によっても1の発生確率が変化するが、パルスの立ち上がり、立下りの時間が大きい場合は、多少の時間揺らぎがあっても1の発生確率への影響が少なくなるので好ましくない。具体的には、周期パルスのパルス幅を反応時間差Th以内に狭くすることで、高感度での時間揺らぎの影響を検出することができる。次に、第1の実施例として、SFQ素子により構成した物理乱数発生器を説明する。図1に示す第1の遅延回路1及び第2の遅延回路2を、遅延素子4としてSFQ素子を用いたジョセフソン伝送路20、30で構成する。このジョセフソン伝送路20、30は図3に示すように、複数個のSFQ素子21、31を直列接続することにより構成され、各SFQ素子21、31には、バイアス回路図示略からDCバイアス電流が供給される。各SFQ素子21、31は、超電導リングRの一部にジョセフソン接合Ja,Jbを有する。このSFQ素子21、31に外部から微小な磁界を加えると、超電導リングRの中には単一の量子化された磁束SFQが進入する。このSFQ素子21、31を構成する超電導リングRの中では、磁束は2.07×1015Wbを単位に量子化された単一磁束量子SFQとなる。SFQ素子21、31は、超電導リングRに含まれるジョセフソン接合Ja,Jbを常電導化することでスイッチさせることにより、SFQの超電導リングRへの出入りを制御する。SFQ素子21、31のスイッチングスピードは、半導体素子の約100倍、消費電力は約1/1000である。そして、このジョセフソン伝送路20にDCバイアス電流図中で上方から下方に向かう矢印で示しているを流し、例えば、入力端子側のSFQ素子21、31の超電導リングRに微小な磁場を加えると、超電導リングRにSFQが進入する。SFQが進入した超電導リングRには、SFQによる電流とバイアス電流が合わさった電流が流れる。図3のように、SFQを紙面の手前から背面方向へ取り込むと、SFQの存在する超導電リングRでは、バイアス電流に加えてジョセフソン接合Jbと隣のSFQ素子21、31のジョセフソン接合Jb/JaにSFQによる電流が加わる。この電流が臨界電流値を超えるとジョセフソン接合Jbと隣のJaは、常電導となりSFQは右のSFQ素子21、31の超電導リングRへ移動する。このSFQの移動に要する時間は、2~3ピコ秒と極めて短い時間であり、動作温度4.2Kで0.1ピコ秒程度の時間揺らぎを有する。SFQが超電導リングRを通過すると、図4に示すような電圧パルスSFQパルスが発生する。このジョセフソン伝送路21、31からなる第1及び第2の遅延回路20、30は、図5に示すような等価回路で示される。図中のLA1~LA5、LB1~LB5は、それぞれ超導電リングR部分のインダクタンスを表す。また、JA1~JA4、JB1~JB4は、それぞれジョセフソン接合を表す。AND回路は、SFQ素子を用いて、図5に示すように、第1の遅延回路20の出力に接続された第1の伝送路51と、第2の遅延回路30の出力に接続された第2の伝送路52と、第3の伝送路53と、AND回路の要部54とで構成される。第1、第2及び第3の伝送路51、52、53は、いずれも図3に示すような、複数個のSFQ素子2131を直列接続することにより構成される。この第1の伝送路51は、図5の等価回路に示すように、SFQ素子2131の超電導リングR部分によるインダクタンスL1、L3、L5,L7とジョセフソン接合J1、J3とで、また第2の伝送路52は、インダクタンスL2、L4,L6、L8とジョセフソン接合J2、J4とで、また第3の伝送路53は、インダクタンスL12、L13とジョセフソン接合J8とで構成される。また、AND回路の要部54は、L9,L10,L11からなる超電導リングに入力用のジョセフソン接合J5,J6と出力用のジョセフソン素子J7からなる。第1及び第2の伝送路51,52からのSFQパルスが反応時間差以内にAND回路の要部へ到達すると1として発生確率50以上でジョセフソン接合J7を通ってSFQパルスが第3の伝送路53へ出力される。図6に、第1、第2及び第3の伝送路51、52、53が接続される結合部分の半導体プロセス技術で作製されたAND回路の要部54の平面図を示す。図5に示す等価回路でのL9,L10,L11は超電導金属の回路パターンで実現される。また、ジョセフソン素子J5,J6,J7は基板に垂直方向でグランドの超電導金属と絶縁薄膜を介するようにして実現される。そして、第1の伝送路51のジョセフソン接合J5と第2の伝送路52のジョセフソン接合J6からの出力信号は、それぞれインダクタンスL9とL10を通して第3の伝送路53のインダクタンスL11で合算されて、その合算値が所定の値を超えるとSFQがJ7とJ8を通って出力される。また図7に半導体プロセス技術を用いて構成したSFQ素子の断面図を示す。図7において、点線で囲まれた部分がSFQ素子であり、図中の点線の丸で囲まれた部分に示す、ごく薄い絶縁膜を介して超電導金属が向かい合っている部分がジョセフソン接合である。図中COU及びBASは超電導金属、例えばニオブで、この部分が図3の超電導リングRに相当する。すなわち、SFQ回路により、図2に示すAND回路5の第1及び第2の入力端A、Bに、第1及び第2の遅延回路からの出力パルスが所定の時間差内に入力された場合に、出力端子OutにAND回路5中での遅延時間後、1が出力される態様が実現される。図8にSFQ素子によるAND回路における2入力の時間差に対する出力特性を示す。図8に示すように、このAND回路は、2入力の時間差ΔTが約1.5ps以内では出力に1が生じ、約3.5ps以上では出力に0を生じる。絶対値で1.5から3.5の間は0と1のどちらが出力されるか明確でないのでグレイゾーンになる。この図で1出力の発生確率を50にするように2入力の時間差ΔTが反応時間差Thになるようにすると、一様乱数を得ることができる。ここで、ThrとThfに書き分けているのは、2つの入力の先後により多少値が異なるためである。これは主に使用するパルスの波形に依存している。2入力の時間差ΔTをThrまたはThfに合わせるには、制御電流以下、制御電圧ともいうを第1及び第2の遅延回路1、2のバイアス電流に重畳するか、もしくはバイアス電流と独立して供給することで、第1及び第2の遅延回路1、2の遅延時間の平均値の差を制御する。次に、図9を用いて、第1及び第2の遅延回路1、2を構成するジョセフソン伝送路20、30のタイミングジッタについて説明する。ジョセフソン伝送路20、30を伝搬するSFQの伝搬時間は、4.2Kの動作時に熱雑音の影響を受けて1ジョセフソン接合あたり0.1ps程度のタイミングジッタを有する。したがって、ジョセフソン伝送路20、30では、SFQが通過するジョセフソン接合の数に依存してタイミングジッタが増える。図9に示すように、10接合a、50接合b、100接合cの遅延時間の平均値との差を見ると、通過する接合数が増えると遅延時間の平均値からのばらつきが大きくなることが分かる。このばらつきがタイミングジッタである。AND回路へ2つの時間差の有る周期パルスを入力して1が生じる確率が50となる、AND回路の反応時間差反応時間差Thを図9の横軸の0の両脇に記す。AND回路5に入力される遅延時間揺らぎによる信号の到着時間の差が、絶対値で反応時間差Thよりも大きい場合は、AND回路5の出力が0となる確率が高くなる。また、絶対値で反応時間差Thよりも小さい場合は、AND回路5の出力が1となる確率が高くなる。したがって、図9において0出力と1出力の面積の割合が所定の値になるように、第1及び第2の遅延回路1、2におけるジョセフソン伝送路20、30のジョセフソン接合の数の差を選べばよいことが分かる。このタイミングジッタについて、図10に示すように、バイアス電流をパラメータにしたジョセフソン接合の数に伴う平均的なタイミングジッタの変化の様子が報告HideakiTerai他、AppliedPhysicsLettersV.84,No.12,PP2133-2135,22March2004されている。図10から分かるように、タイミングジッタは、ジョセフソン伝送路20、30を構成するジョセフソン接合の数が増えると、SFQの通過する超電導リングの数の0.5乗に比例し増加する。また、このタイミングジッタは、バイアス電流が増えると減る傾向がある。つまり、タイミングジッタは、SFQの伝播するジョセフソン接合の数とバイアス電流に依存する。そして、タイミングジッタが増えるとAND回路5の二つの入力の時刻差による1の発生確率の変化の様子が緩やかになり、グレイゾーン幅が広がることになる。次に、グレイゾーン幅とジョセフソン素子の数の関係について説明する。図11にジョセフソン伝送路へ流入する電流と電流の変化による遅延時間の変化による1の発生確率の変化の様子を示す。○が実測値であり実線はフィッティングしたものである。この図からグレイゾーン幅は約40μAあることが分かる。流入電流と1の発生確率の特性は、前フロント側の1の立ち上がり部分と後ろリア側の立下り部分があり若干特性が異なるのでグレイゾーン幅の広い方を使用することが好ましい。図12にジョセフソン接合の数の変化に伴うグレイゾーン幅の変化の様子を示す。○が前側、□が後ろ側での特性である。共に、ジョセフソン接合の数が増えるとグレイゾーン幅が増えることが分かる。実測値にフィッティングさせた特性は共に、グレイゾーン幅がジョセフソン接合の数の平方に比例していることが分かる。これから、グレイゾーン幅を増やして制御時の安定性を増すには、所定の安定性を得られるようにジョセフソン接合の数を増やせば良いことが分かる。上記により、遅延回路を構成する遅延素子の数については、グレイゾーン幅を増やすには多くの遅延素子を使い、1の発生確率を50になるように2つの遅延回路の遅延時間の差を与えるような遅延素子の数の差を持たせればよいことが分かる。SFQ回路の特性、4.2Kにおけるタイミングジッターを加味したシミュレーションを図14Aに示す入力を用いて、クロック周波数10GHzで行い、図14B示す物理乱数を得た。ところで、実回路で2進乱数の1の発生確率を正確に50にするには、図8に示す出力での1の発生確率が50になる反応時間差Thを目指すように、第1及び第2の遅延回路1、2の遅延時間差を精密に調整する必要がある。そこで、ジョセフソン伝送路20、30の遅延時間がバイアス電流に依存していることに着目した。図13に示すように、制御電圧により遅延時間が変化する。この遅延時間の変化は2個のジョセフソン接合の臨界電流密度が2.5KA/cm2及び10KA/cm2の回路を用いた場合に実験的に得たものである。この図から0.1ピコ秒オーダーでの遅延時間の変化が起こせることが分かる。この制御電圧による出力の1の発生確率を正確に50にする制御特性の傾斜が急峻な場合は外乱により制御電流の僅かな変化で出力の1の発生確率が大幅に変化することになる。上記した本実施例の物理乱数発生器によれば、以下のような効果が得られる。先に本願発明者が開発。報告した図18の比較器型物理乱数発生器では、SFQ比較器出力の1の発生確率が50となる動作点は、図19に示すようなグレイゾーン幅が狭い制御特性を有していた。実験装置では49.1μAに設定し実用的な制御電流の許容変化幅は0.7μAだった。つまり、0.7/49.1=1.4に制御する必要がある。この物理乱数発生器を稼働させて出力測定をすると外部電源電圧の変動の影響を受けて1レベルの発生確率が大きく変動した。図19において○は熱雑音を考慮したシミュレーション結果、□は熱雑音が無い場合のシミュレーション結果である。熱雑音の存在によりグレーゾーン幅が拡大することが分かる。これに対して、本実施例による物理乱数発生器では、SFQ素子によるAND回路を使い、熱雑音を直接用いることなく熱雑音の影響を受けて伝搬遅延時間が揺らぐ現象を用いる。そのため、グレイゾーン幅が広くなり外部電圧の変動があっても、1の50の発生確率を安定に維持することができる。具体的には、図8に示される入出力特性を有するAND回路において1の発生確率50を目的とするThの時間の設定精度Δtとして0.5psとすると、図13において10KA/cm2では制御電圧に対する遅延時間の変化率は1.5ps/mvの特性なのでΔt=0.5psを制御するにはΔV=0.33mvを制御する必要がある。中心電圧2.5mvに対して0.33mvは13であり、従来例のSFQ比較器を用いた物理乱数発生器の制御の要求精度の1.4に比べ一桁制御の安定度が向上することが分かる。図15に本実施例の物理乱数発生器における乱数の自己相関特性を示す。この図から本実施例の物理乱数発生器によれば、60Gbit/sを達成することができることが分かる。また、図16に本実施例の物理乱数発生器におけるバイアス電流10KA/cm2での乱数発生速度と隣り合うビットとの自己相関関数の特性を示す。相関関数は無相関を示す0が理想である。本実施例の物理乱数発生器では、相関関数は60Gbit/sを超えると特性が段々劣化するが、60Gbit/sまでは、相関関数がほぼ0の乱数が得られることが分かる。物理乱数発生器は半導体プロセス技術で作製されるので、図17に占有面積と速度による本実施例の物理乱数発生器の位置づけを示す。本実施例の物理乱数発生器は、従来の半導体回路を用いた乱数発生器と同様の占有面積で、従来より遥かに高速での物理乱数の発生が可能である。次に、第2の実施例として、通常の半導体回路により構成した物理乱数発生器について、図20を用いて説明する。図20Aに示しように、この実施例の物理乱数発生器では、遅延回路70及び論理回路80は、D型フリップフロップD-FFで構成される。遅延回路70は、複数個の遅延素子4としてのD型フリップフロップD-FFを直列接続してなり、遅延回路70には入力端子Inから周期パルスが入力される。論理回路80のD型フリップフロップD-FFのD端子には遅延回路70からの出力が入力され、クロック端子CLKには入力端子からの周期パルスが直接入力される。D型フリップフロップD-FFは、図20Bに示すように、AND回路にインバータを付加したNAND回路の組み合わせにより構成される。つまり、D型フリップフロップD-FFを用いる場合も、2つの信号の入力時間差の重なり具合を調べる回路はAND回路となる。上記構成の第2の実施例による物理乱数発生器においても、遅延回路による遅延時間揺らぎを用いることで、1レベル信号の発生確率特性の傾斜が緩やか傾きが小さいともいうで、グレイゾーン幅を広くできる。また、遅延時間を増やすことでグレイゾーン幅を増やすことができる。したがって、上記第1の実施例と同様、外部電圧の変動に対して動作が安定になる。"