半導体基板上に設けられたアクティブエリアと、前記アクティブエリア間に設けられ、絶縁膜で充填された素子分離部と、前記アクティブエリアに形成されデータを記憶する複数のメモリセルと、前記アクティブエリアの前記メモリセルが形成された部分の上端縁部と前記素子分離部内の絶縁膜との間に設けられた空洞とを備えた半導体記憶装置。前記メモリセルが形成されている前記アクティブエリアの上面は、前記アクティブエリアの上面と対向する前記メモリセルのゲートの底面よりも狭いことを特徴とする請求項1に記載の半導体記憶装置。前記アクティブエリアの延伸方向と直交する方向の断面において、前記アクティブエリアの上面の幅は、前記アクティブエリアの上面と対向する前記メモリセルのゲートの底面の幅よりも狭いことを特徴とする請求項1または請求項2に記載の半導体記憶装置。前記アクティブエリアの上端は、前記アクティブエリアの上面に対して平行方向に抉れていることを特徴とする請求項1から請求項3のいずれかに記載の半導体記憶装置。前記半導体記憶装置は、NAND型フラッシュメモリであることを特徴とする請求項1に記載の半導体記憶装置。半導体基板上に設けられデータを記憶する複数のメモリセルを含むメモリセルアレイを備えた半導体記憶装置の製造方法であって、前記半導体基板上にトンネル絶縁膜を形成し、前記トンネル絶縁膜上にゲート材を堆積し、アクティブエリアのパターンに前記ゲート材料と前記トンネル絶縁膜を異方的にエッチングし、前記半導体基板を等方的にエッチングして、前記トンネル絶縁膜の下に窪みを形成し、前記半導体基板を異方的にエッチングして前記アクティブエリア間にトレンチを形成し、前記窪みを空洞として残しつつ、前記トレンチの内面を被覆するようにスペーサ絶縁膜を堆積し、前記空洞を残したまま前記トレンチを素子分離絶縁膜で充填することによって素子分離部を形成することを具備した半導体記憶装置の製造方法。ゲートの端部に集中する電界を緩和し、電荷のトラップおよびトンネル絶縁膜の破壊を抑制し、信頼性を向上させた半導体記憶装置を提供する。本実施形態による半導体記憶装置は、半導体基板上に設けられたアクティブエリアを備えている。素子分離部が、アクティブエリア間に設けられ、絶縁膜で充填されている。データを記憶する複数のメモリセルがアクティブエリアに形成されている。空洞が、アクティブエリアのメモリセルが形成された部分の上端縁部と素子分離部内の絶縁膜との間に設けられている。以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図1は、本発明に係る実施形態に従った半導体記憶装置の構成を示す図である。半導体記憶装置は、例えば、NAND型フラッシュメモリ以下、単にメモリとも言うである。メモリは、複数のメモリセルMCをマトリクス状に二次元配置したメモリセルアレイ1と、メモリセルアレイ1を制御する周辺回路領域2とを備えている。メモリセルアレイ1は、複数のブロックBLKを備え、各ブロックBLKは、複数のメモリセルユニット以下、単にセルユニットとも言うCUを備えている。ブロックBLKは、データの消去単位である。セルユニットCUは、直列に接続された複数のメモリセルMCを備える。セルユニットCUの両端のメモリセルMCは、選択トランジスタSTに接続されている。一端のメモリセルMCは、選択トランジスタSTを介してビット線BLに接続されており、他端のメモリセルMCは、選択トランジスタSTを介してセルソースCELSRCに接続されている。ワード線WLは、ロウ方向に配列されたメモリセルMCのコントロールゲートCGに接続されている。選択ゲート線SGS、SGDは、選択トランジスタSTのゲートに接続されている。ワード線WLおよび選択ゲート線SGS、SGDは、ロウデコーダおよびワード線ドライバWLDを用いて駆動される。各ビット線BLは、選択トランジスタSTを介してセルユニットCUに接続されている。また、各ビット線BLは、センスアンプ回路SAに接続されている。尚、一つのワード線に接続された複数のメモリセルMCが、一括したデータ読出しおよびデータ書込みの単位であるページの構成要素となる。選択ゲート線SGS、SGDが選択トランジスタSTを駆動することによって、セルユニットCUがビット線BLとセルソースCESRCとの間に接続される。そして、ワード線ドライバWLDが非選択ワード線WLを駆動することによって、非選択メモリセルMCをオン状態にする。これにより、センスアンプSAがビット線BLを介して選択メモリセルMCに電圧を印加することができる。これにより、センスアンプSAは、選択メモリセルMCのデータを検出し、あるいは、選択メモリセルMCにデータを書き込むことができる。図2は、ビット線BLの延伸方向に沿ったメモリの断面図である。メモリセルMCおよび選択トランジスタSTは、半導体基板10上に形成されている。破線枠で示すセルユニットCUは、拡散層40によって直列に接続された複数のメモリセルMCで構成されている。ビット線BLは、ドレイン側の選択トランジスタSTの一方の拡散層40aにビット線コンタクトBLCを介して接続されている。セルソースCELSRCは、ソース側の選択トランジスタSTの一方の拡散層40bにソース線コンタクトSLCを介して接続されている。コントロールゲートCGとして機能するワード線WL、およびセルソースCELSRCは、ビット線BLと直交する方向図2の紙面に対して垂直方向ロウ方向に延伸している。ビット線BLの延伸方向カラム方向に隣接する複数のセルユニットCUは、ビット線コンタクトBLCまたはソース線コンタクトSLCのいずれかを共有している。図3は、ワード線WLの延伸方向に沿ったメモリセルアレイの断面図である。ワード線WLの延伸方向ロウ方向に隣接するメモリセルMCは、素子分離部STIによって分離されている。素子分離部STIは、ロウ方向に隣接するアクティブエリアAA間に設けられている。アクティブエリアAAは、素子分離部STIとともにカラム方向に延伸しており、その表面上にメモリセルMCが形成される。各メモリセルMCは、トンネル絶縁膜20と、フローティングゲートFGと、ゲート絶縁膜30と、コントロールゲートCGワード線WLとを備えている。トンネル絶縁膜20は、半導体基板10のアクティブエリアAA上に設けられている。フローティングゲートFGは、トンネル絶縁膜20上に設けられており、ロウ方向およびカラム方向において各メモリセルMCごとに分離されている。ゲート絶縁膜IPDInterPolysiliconDielectric30は、フローティングゲートFGの上面および側面に形成さており、フローティングゲートFGとコントロールゲートCGとの間を分離している。コントロールゲートCGは、ゲート絶縁膜30を介して、フローティングゲートFGの上方および側方に設けられている。コントロールゲートCGは、ロウ方向に延伸しており、同一ページに含まれる複数のメモリセルMCに共有されている。また、コントロールゲートCGは、ワード線WLとしての機能も有する。コントロールゲートCG上には、層間絶縁膜ILDが設けられている。層間絶縁膜ILD上には、ビット線BL等の配線図3では図示せずが形成されている。ここで、アクティブエリアAAの上端部と素子分離部STIに充填された絶縁膜との間には、空洞AGが設けられている。空洞AGは、素子分離部STIの内壁面を被覆するスペーサ45と、半導体基板10アクティブエリアAAと、トンネル絶縁膜20とによって囲まれた空間である。空洞AGは、アクティブエリアAAの上端がアクティブエリアAAの上面に対して平行方向横方向laterallyにエッチングされることによって形成されている。空洞AGは、少なくとも前記メモリセルが形成された部分のAA上面に形成されている。図3に示すロウ方向の断面アクティブエリアAAの延伸方向と直交する方向の断面では、アクティブエリアAAの上面の幅Waaは、アクティブエリアAAの上面と対向するフローティングゲートFGの底面の幅Wfgよりも狭い。また、メモリセルアレイ領域において、アクティブエリアAAおよび素子分離部STIは、カラム方向に延伸している。従って、メモリセルアレイ領域においてアクティブエリアAAの上面の面積は、フローティングゲートFGの底面の面積よりも狭い。これにより、半導体基板10の表面上方から見たときに、カラム方向におけるアクティブエリアAAの上面の外縁は、フローティングゲートFGの底面の外縁の内側にある。このような構成により、フローティングゲートFGの下端縁部は、アクティブエリアAAの上面に対向せず、空洞AGに対向している。即ち、フローティングゲートFGの下端縁部の下方には、まず、空洞AGが設けられ、さらに空洞AGの下に半導体基板10が存在する。その結果、フローティングゲートFGの下端縁部とアクティブエリアAAとの距離を広げることができるので、フローティングゲートFGの下端縁部に電界が集中することを抑制することができ、電荷のトラップおよびトンネル絶縁膜20の破壊を抑制することができる。これは、メモリ全体の信頼性を向上させることができる。さらに、本実施形態によれば、空洞AGが、或るメモリセルMC第1のメモリセルのアクティブエリアAAと、第1のメモリセルMCに対してロウ方向に隣接するメモリセルMC第2のメモリセルのフローティングゲートFGとの間の距離Dを長くする。これにより、第2のメモリセルMCのフローティングゲートFGの電圧が、第1のメモリセルMCのチャネルを反転させてしまう現象隣接干渉効果を抑制することができる。図4Aから図4Dは、本実施形態によるメモリの製造方法を示す断面図である。まず、半導体基板例えば、シリコン基板10上にトンネル絶縁膜20を形成する。トンネル絶縁膜20は、例えば、シリコン酸化膜を用いる。次に、トンネル絶縁膜20上にフローティングゲートFGの材料31を堆積する。フローティングゲートFGの材料31は、例えば、ポリシリコンを用いる。続いて、フローティングゲートFGの材料31上にキャップ材32を堆積する。キャップ材料32は、例えば、シリコン窒化膜を用いる。キャップ材32上にマスク材34を堆積する。マスク材34は、例えば、シリコン酸化膜を用いる。キャップ材32は、マスク材34とともに、マスク材として利用され得る。さらに、リソグラフィ技術を用いて、マスク材34上にフォトレジストPRを形成する。フォトレジストPRは、アクティブエリアAAを被覆するようにパターニングされる。これにより、図4Aに示す構造が得られる。次に、フォトレジストPRをマスクとして用いて、RIEReactiveIonEtching法で、マスク材34およびキャップ材32をアクティブエリアAAのパターンに加工する。これにより、図4Bに示す構造が得られる。次に、マスク材34、キャップ材32またはマスク材34およびキャップ材32をマスクとして用いて、RIE法で、フローティングゲートFGの材料31を異方性エッチングする。これにより、図4Cに示す構造が得られる。次に、フローティングゲートFGの材料31の側面に保護膜36を形成する。保護膜36は、例えばフローティングゲートFGの材料31の側面を熱酸化して形成することができる。代替的に、シリコン酸化膜を堆積することによって保護膜36を形成してもよい。これにより、図4Dに示す構造が得られる。次に、キャップ材32またはフローティングゲートFGの材料31をマスクとして用いて、トンネル絶縁膜20をエッチングし、半導体基板10の表面を露出させる。そして、キャップ材マスク材32およびトンネル絶縁膜20をマスクとして用いて、半導体基板10を異方性の弱い条件にて、理想的には等方的にエッチングする。これにより、図5Aに示すように、フローティングゲートFGまたはトンネル絶縁膜20の下に窪みRCSが形成される。半導体基板10の等方性エッチングは、例えば、RIE法においてエッチングガス雰囲気を高圧にしてイオンの直進性を弱めることによって実現され得る。また、半導体基板10の等方性エッチングは、例えば、半導体基板10にバイアスを印加しない、あるいは、半導体基板10のバイアスを弱くすることによって実現され得る。さらに、半導体基板10の等方性エッチングは、エッチングガスに希釈用として機能するアルゴンArなどの希釈ガスを添加せずまたは添加量を抑制し、シリコンと反応するラジカルの量を増加させることによって実現してもよい。このような、等方性異方性の弱いエッチングを用いることによって、フローティングゲートFGまたはトンネル絶縁膜20の下にある半導体基板10が横方向に対してもエッチングされる。即ち、半導体基板10は、トンネル絶縁膜20の下において、半導体基板10の表面に対して平行に対してもエッチングされる。これにより、フローティングゲートFGまたはトンネル絶縁膜20の下に窪みRCSが形成される。尚、半導体基板10の等方性エッチングでは、フローティングゲートFGの側面および底面は、保護膜36およびトンネル絶縁膜20によって保護されている。このため、フローティングゲートFGの材料31は、等方性エッチングによって削られることが抑制される。次に、キャップ材32をマスクとして用いて、RIE法で、半導体基板10を異方的にエッチングして、アクティブエリアAA間にトレンチTRを形成する。このとき、トレンチTRは、素子分離部STIとして必要な深さまでエッチングされる。これにより、図5Bに示す構造が得られる。次に、CVDChemicalVaporDeposition法を用いて、トレンチTRの内面を被覆しつつ、窪みRCSを充填しないようにスペーサ絶縁膜45を堆積する。スペーサ絶縁膜45は、例えば、シリコン酸化膜である。このとき、スペーサ絶縁膜45は、被覆性の悪い条件で堆積される。被覆性を悪くするためには、例えば、CVD法において、高温もしくは高圧条件のもと、半導体基板10の温度を下げる。これによって、堆積される原子の移動を半導体基板10に達してから意図的に妨げ、堆積原子の供給を律速の状態にする。これにより、開口部の狭い窪みRCSの部分は、その内側にスペーサ絶縁膜45が堆積される前に、その開口部がスペーサ絶縁膜45によって閉塞される。開口部の比較的広いトレンチTRの内側には、スペーサ絶縁膜45が堆積される。その結果、窪みRCSが空洞AGとして残る。次に、トレンチTRを素子分離絶縁膜39で充填する。これにより、図5Cに示すように、素子分離部STIが形成される。その後、素子分離絶縁膜39をエッチングバックし、かつ、キャップ材32を除去した後、ゲート絶縁膜30、コントロールゲートCGを形成する。さらに、コントロールゲートCG上に層間絶縁膜ILD、配線等図示せずを形成することによって、図3に示すような本実施形態によるメモリ完成する。尚、コントロールゲートCGの加工の際に、フローティングゲートFGの材料31もカラム方向に分離され、メモリセルMCごとのフローティングゲートFGとして加工される。本実施形態におれば、フローティングゲートFGの下端縁部の下方に、空洞AGを設けることができる。その結果、フローティングゲートFGの下端縁部に電界が集中することを抑制することができ、電荷のトラップおよびトンネル絶縁膜20の破壊を抑制することができる。さらに、本実施形態によれば、空洞AGが、或るメモリセルMCのアクティブエリアAAと、該メモリセルMCに対してロウ方向に隣接するメモリセルMCのフローティングゲートFGとの間の距離Dを長くする。これにより、隣接干渉効果を抑制することができる。上記実施形態は、NAND型フラッシュメモリに関する形態であるが、上記実施形態は、NOR型フラッシュメモリ等のような他のデバイスに適用することができる。