スイッチ素子である出力トランジスタに対する電流制限回路において、基準トランジスタと、前記基準トランジスタに所定の電流を流す電流源と、前記出力トランジスタがオンした時の両端の第1の電位差と前記基準トランジスタの両端の第2の電位差を比較する比較器であって、前記第1の電位差が、前記第2の電位差よりも大きくなった場合に、前記出力トランジスタをオフするように制御する電流制限信号を出力する、比較器とを備え、前記基準トランジスタは、前記出力トランジスタとは素子サイズの異なる、半導体構造が同一のトランジスタであり、前記基準トランジスタがオンした時のオン抵抗は、前記出力トランジスタがオンした時のオン抵抗の1/Nの大きさNは1より大きい数であり、更に、前記基準トランジスタがオンするように前記基準トランジスタのゲートにバイアスがかけられていることを特徴とする電流制限回路。接地電位を用いて前記基準トランジスタのゲートにバイアスがかけられていることを特徴とする請求項1に記載の電流制限回路。請求項1又は2に記載の電流制限回路を備えたことを特徴とするDC-DCコンバータ。図2に示す従来技術に係る電流制限回路111は、センス抵抗RsenがPMOSセンストランジスタM2のオン抵抗Ron2に比べて十分に小さく、且つ、基準抵抗Rrefとセンス抵抗Rsenの比が一定であるという条件を満たさなければならない。しかしながら、PMOSセンストランジスタM2のオン抵抗Ron2は、製造プロセス、温度、及び、電源電圧の変動によって大きく変動するため、センス抵抗RsenがPMOSセンストランジスタM2のオン抵抗Ron2に比べて十分に小さいという条件を満たすには、一般的にはセンス抵抗Rsenの値を極めて小さく設定する必要がある。センス抵抗Rsenの値が極めて小さく設定すると、電流制限がかかるべきときに即ち、スイッチ素子を流れる電流が所定値に達したときに、センス抵抗Rsenの両端に生じる電位差が小さくなる。そうすると、比較器2の出力が、比較器2のオフセット電圧のばらつきによる影響を大きく受ける、という問題が生じる。同時に、電流制限回路111は潜在的にノイズ耐性が低いという問題が生じる。比較器2のオフセット電圧のばらつきの影響に関してトリミング等によりその影響を無視できるようにしたとしても、センス抵抗Rsenにポリシリコンを抵抗素材として用いた場合は、センス抵抗Rsen若しくは基準抵抗Rrefの抵抗素子サイズが大きくなるという問題が生じる。また、メタルをセンス抵抗Rsenの抵抗素材として用いた場合には、基準抵抗Rrefの抵抗素材とは異なるものであるため、製造プロセスや温度などの変動の影響によってRref/Rsenが一定であるという条件を満たせない、という問題が生じる。このように、図2に示す従来技術に係る電流制限回路111は、潜在的にノイズ耐性が低いという問題を抱えており、且つ、センス抵抗RsenがPMOSセンストランジスタM2のオン抵抗Ron2に比べて十分に小さく、且つ、基準抵抗Rrefとセンス抵抗Rsenの比が一定であるという条件を完全に満たすことは現実的には難しい。従って、図2に示す電流制限回路111は、実際には、相応の誤差を見込んで設計されている。また、図3に示す従来技術に係る電流制限回路211は、PMOS出力トランジスタM1のソース-ドレイン間の電位差を監視しているため、その電位差の絶対値は大きくなる。よって、そのノイズ耐性が向上すると共に、比較器2のオフセット電圧のばらつきの影響を受けにくくなることから制限電流値Ilimのばらつきも低減できる。しかしならが、図3に示す電流制限回路211ではRref/Ron1が一定であるという条件の下で制限電流値Ilimが一定となるところ、製造プロセス、温度、電源電圧の変動によりオン抵抗Ron1は大きく変動する。従って、この条件を常に満たすことは困難であるという問題が生じる。上述の問題点を踏まえて、本発明は、ノイズ耐性が高く、且つ、製造プロセス、電源、及び電源電圧が変動するような場合においても精度が高い電流制限回路を提供することを目的とする。本発明は、上記の目的を達成するために為されたものである。本発明に係る、スイッチ素子である出力トランジスタに対する電流制限回路は、基準トランジスタと、前記基準トランジスタに所定の電流を流す電流源と、前記出力トランジスタがオンした時の両端の第1の電位差と前記基準トランジスタの両端の第2の電位差を比較する比較器であって、前記第1の電位差が、前記第2の電位差よりも大きくなった場合に、前記出力トランジスタをオフするように制御する電流制限信号を出力する、比較器とを備え、前記基準トランジスタは、前記出力トランジスタとは素子サイズの異なる、半導体構造が同一のトランジスタであり、前記基準トランジスタがオンした時のオン抵抗は、前記出力トランジスタがオンした時のオン抵抗の1/Nの大きさNは1より大きい数であり、更に、前記基準トランジスタがオンするように前記基準トランジスタのゲートにバイアスがかけられていることを特徴とする。本発明に係る電流制限回路は、スイッチ素子である出力トランジスタと半導体構造が同一でサイズ比の異なるトランジスタを基準トランジスタとして用いるので、温度、製造プロセス、及び電源電圧の変動が生じても制限電流値は変動することがなく、よって精度の高い電流制限を行うことができる。更に、本発明に係る電流制限回路は、出力トランジスタの両端に生じる電位差を監視しているため、ノイズや比較器のオフセット電圧のばらつきの影響を受けにくく、よって安定性のある電流制限を行うことができる。以下、図面を参照して、本発明に係る好適な実施形態を説明する。第1の実施形態図1は、本発明の第1の実施形態に係るDC-DCコンバータ1の回路図である。第1の実施形態に係るDC-DCコンバータ1を構成する電流制限回路11は、スイッチ素子であるPMOS出力トランジスタM1と半導体構造が同一でサイズ比の異なる素子PMOS基準トランジスタM3を基準トランジスタとして用いるので、製造プロセス、温度、及び電源電圧の変動が生じたとしても制限電流値は変動しない。更に、電流制限回路11は、スイッチ素子PMOS出力トランジスタM1の両端に生じる電位差を監視しているので、比較器のオフセット電圧のばらつきやノイズの影響を受けにくい。第1の実施形態に係る電流制限回路及びそれを含むDC-DCコンバータに関する構成及び動作について、以下、説明する。1.DC-DCコンバータの構成図1に示すDC-DCコンバータ1は、スイッチ素子出力トランジスタであるPMOS出力トランジスタM1と整流素子であるダイオードD1とを用いる降圧型のDC-DCコンバータである。DC-DCコンバータ1は、主として、出力回路9、DC-DCコンバータ制御回路10、及び電流制限回路11により構成される。DC-DCコンバータ制御回路10は、電流モード制御型のものである。なお、図1に示すように、PMOS出力トランジスタM1は、PMOSトランジスタのハイサイドスイッチ素子である。1.1.出力回路の構成出力回路9はDC-DCコンバータ1の出力電圧を出力する回路であり、電源Vin、PMOS出力トランジスタM1、ダイオードD1、インダクタ4、及び、第1のキャパシタ6を含む。電源Vinの端子はPMOS出力トランジスタM1のソースに接続されている。PMOS出力トランジスタM1のドレインはダイオードD1のカソードに接続されている。ダイオードD1のアノードは接地に接続されている。更に、PMOS出力トランジスタM1のドレインとダイオードD1のカソードとが接続されるノードにはインダクタ4の一端が接続され、インダクタ4の他端は出力電圧Voutの端子に接続される。また、インダクタ4の他端と接地との間には第1のキャパシタ6が設けられている。PMOS出力トランジスタM1がオンであるとき、インダクタ4には電流が流れる。インダクタ4に流れる電流が増加すると、電源Vinの電圧と出力電圧Voutとの電位差に相当するエネルギがインダクタ4及び第1のキャパシタ6に蓄積される。後で説明する、PMOS出力トランジスタM1がオフの状態であるときには、インダクタ4及び第1のキャパシタ6に蓄積されたエネルギによる電流がダイオードD1を介して出力Voutに供給され、これによりDC-DCコンバータ1は継続して出力を行う。1.2.DC-DCコンバータ制御回路の構成DC-DCコンバータ制御回路10は、スイッチ素子であるPMOS出力トランジスタM1のスイッチを行う駆動信号を制御する回路であり、ドライバ制御回路14、スロープ生成回路16、RSフリップフロップ8、発振器12、インバータ24、ノア回路22、PWMコンパレータ18、オペアンプ誤差増幅器20、電圧源26、抵抗28、及び、第2のキャパシタ30を含む。オペアンプ誤差増幅器20の反転入力端子には、出力回路9の出力電圧Voutが帰還電圧として入力される。オペアンプ誤差増幅器20の非反転入力端子には、電源源26による定電圧が入力される。オペアンプ誤差増幅器20は、電源源26による定電圧と出力回路9の出力電圧帰還電圧Voutとの差を増幅して出力する。オペアンプ誤差増幅器20の出力電圧は、抵抗28及び第2のキャパシタ30により構成される位相補償回路による位相補償を介して、PWMコンパレータ18の反転入力端子に入力される。スロープ生成回路16は、PMOS出力トランジスタM1のドレイン、ダイオードD1のカソード、及び、インダクタ4の一端が接続されるノードN1からの出力信号を入力する。スロープ生成回路16は、スロープ波鋸波を生成するスロープ生成部図示せずを有しており、上記のインダクタ4の一端が接続されるノードN1からの出力信号に対して、スロープ生成部により生成された固定スロープを重畳する。なお、スロープ生成回路16は、PWMコンパレータのオンデューティ比が50以上のときに発生する、いわゆるサブハーモニック発振を防止するために設けられている。スロープ生成回路16からの出力信号は、PWMコンパレータ18の非反転入力端子に入力される。PWMコンパレータ18は、スロープ生成回路16からの出力信号電圧が、オペアンプ誤差増幅器20の出力信号電圧よりも高いとき、H信号を出力し、スロープ生成回路16からの出力信号電圧が、オペアンプ誤差増幅器20の出力信号電圧よりも低いとき、L信号を出力する。ここで、スロープ生成回路16は周期的なスロープ波鋸波を出力する。一方、上記位相補償回路の作用も受けるオペアンプ誤差増幅器20はほぼ一定の電圧を出力する。よって、スロープ生成回路16の出力する周期的なスロープ波が、オペアンプ誤差増幅器20の出力するほぼ一定の電圧よりも、周期的に高くなるときに、PWMコンパレータ18はH信号を出力する。PWMコンパレータ1の出力信号は、ノア回路22の一方の入力端子に入力するように構成されている。従って、PWMコンパレータ18の出力するH信号は、ノア回路22及びインバータ24を経由して、RSフリップフロップ8のリセット端子Rにリセット信号として入力される。これを受けて、リセットされたRSフリップフロップ8のQ出力にオフ信号が出力される。ドライバ制御回路14は、RSフリップフロップ8のQ出力を入力して、PMOS出力トランジスタM1のスイッチングに係る駆動信号を出力するように構成されている。よって、リセットされたRSフリップフロップ8のQ出力のオフ信号を受けたドライバ制御回路14は、即座にL信号を出力してPMOS出力トランジスタM1をオフさせる。従って、スロープ生成回路16の出力する周期的なスロープ波が、ほぼ一定の電圧即ち、オペアンプ20の出力するほぼ一定の電圧よりも周期的に高くなるとき、PMOS出力トランジスタM1がオフされることになる。このことにより、前述のサブハーモニック発振が防止される。RSフリップフロップ8のセット端子Sには、発振器12のセットパルスが入力するように構成されている。リセットされたRSフリップフロップ8は、発振器12のセットパルスにより再びセットされ、これによりRSフリップフロップ8のQ出力にオン信号が出力される。RSフリップフロップ8のQ出力のオン信号を受けたドライバ制御回路14は、即座にH信号を出力してPMOS出力トランジスタM1をオンさせる。このように、RSフリップフロップ8においては、PWMコンパレータ18の出力するH信号によるリセットと、発振器12のセットパルスによるセットとが、繰り返される。更に、DC-DCコンバータ制御回路10のノア回路22のもう一方の入力端子には、以下で説明する、電流制限回路11の比較器2の出力信号が入力するように構成されている。1.3.電流制限回路の構成電流制限回路11は、スイッチ素子であるPMOS出力トランジスタM1に流れる電流が所定値以上となったことを検出すると、PMOS出力トランジスタM1をオフさせる信号をDC-DCコンバータ制御回路10のノア回路22のもう一方の入力端子に出力する回路であり、電源Vin、比較器2、PMOS基準トランジスタM3、及び、定電流源I1で構成されている。本実施形態では、PMOS基準トランジスタM3は、PMOS出力トランジスタM1と半導体構造が同一のものであり、PMOS出力トランジスタM1と素子サイズが異なる。PMOS出力トランジスタM1の方が、PMOS基準トランジスタM3よりも素子サイズが大きい。電源Vinの端子はPMOS基準トランジスタM3のソースに繋がっている。PMOS基準トランジスタM3のドレインは定電流源I1の一方の端子に繋がり、定電流源I1のもう一方の端子は接地に繋がっている。PMOS基準トランジスタM3のゲートには、接地電位の反転が繋げられている。即ち、スイッチ素子としてのPMOS基準トランジスタM3がオンとなるようにゲートはバイアスされている。比較器2の反転出力端子にはPMOS出力トランジスタのドレイン出力が入力するように、比較器2の非反転入力端子にはPMOS基準トランジスタM3のドレイン出力が入力するように、それぞれ、接続されている。比較器2の出力信号は、DC-DCコンバータ制御回路10のノア回路22の一方の入力端子に入力するように構成されている。2.本実施形態に係る電流制限回路の動作第1の実施形態に係る電流制限回路10の動作、及び、それに関連するDC-DCコンバータ1の動作について述べる。電源Vinの電圧をVinで表し、更に、スイッチ素子であるPMOS出力トランジスタM1に流れる電流をIoutとし、PMOS出力トランジスタM1のオン抵抗をRon1とすると、PMOS出力トランジスタM1のドレインに繋がるノードN1の電位Vsenは、以下の式数7で表される。この電位Vsenが、比較器2の反転入力端子の入力信号電圧となる。数7Vsen=Vin-Ron1×Ioutまた、PMOS基準トランジスタM3のオン抵抗をRon3とすると、PMOS基準トランジスタM3に定電流源I1の定電流Irefが流れることにより、PMOS基準トランジスタM3のドレインに繋がるノードN2の電位Vrefは、以下の数8で表される。この電位Vrefが、比較器2の非反転入力端子の入力信号電圧となる。数8Vref=Vin-Iref×Ron3よって、比較器2は、Vsen>Vrefのときは、出力信号VlimにL信号を出力し、Vsen≦Vrefのときは、出力信号VlimにH信号を出力する。この出力信号Vlimは、DC-DCコンバータ制御回路10のノア回路24の一方の入力端子に入力されている。ここで、出力信号VlimがH信号になると、該H信号は、ノア回路22及びインバータ8を通過して、RSフリップフロップ8のリセット端子Rにリセット信号として入力される。これを受けて、リセットされたRSフリップフロップ8のQ出力にオフ信号が出力される。ドライバ制御回路14は、RSフリップフロップ8のQ出力を入力して、PMOS出力トランジスタM1のスイッチングに係る駆動信号を出力するように構成されている。よって、リセットされたRSフリップフロップ8のQ出力のオフ信号を受けたドライバ制御回路14は、即座にL信号を出力してPMOS出力トランジスタM1をオフさせる。発振器12から次のセットパルスがRSフリップフロップ8のセット端子Sに入力されるまでの間、PMOS出力トランジスタM1はオフとなる。従って、DC-DCコンバータ制御回路10は、RSフリップフロップ8において、PWMコンパレータ18の出力するH信号、及び、比較器2の出力する出力信号VlimのH信号によるリセットと、発振器12のセットパルスによるセットとが、繰り返されることになる。ここで、Vsen=VrefとなるときにPMOS出力トランジスタM1が流す電流をIlimとすると、数7及び数8により、Ilimは以下の式数9で表される。数9Ilim=Iref×Ron3/Ron1PMOS出力トランジスタM1とPMOS基準トランジスタM3とは半導体構造が同一の素子であるので、製造プロセスの変動や温度の変動があっても、Ron3/Ron1の値は一定となる。また、PMOS出力トランジスタM1がオンしているときのゲート-ソース電圧と、PMOS基準トランジスタM3のゲート-ソース電圧とは、いずれもVinとなるため、このことからもRon3/Ron1の値は一定となる。従って、PMOS出力トランジスタM1とPMOS基準トランジスタM3のサイズ比がN:1Nは1より大きい数であるとすると、電流Ilimは以下の式10で表される。数10Ilim=Iref×Nよって、定電流Irefとサイズ比Nとを調整することにより、電流Ilimを適宜調整できる。このことにより、PMOS出力トランジスタM1が流す電流が所定の電流値以上となった場合にPMOS出力トランジスタM1をオフさせる条件を、適切なものにすることができる。つまり、定電流Irefは、電源電圧の変動や温度の変動に依らず一定となるように設計することができ、製造プロセスの変動に対してもトリミングによる調整などによって一定とすることができる。また、サイズ比Nは、PMOS出力トランジスタM1とPMOS基準トランジスタM3のレイアウトを工夫することによって、そのばらつきを小さくすることができる。よって、本実施形態では、電源電圧、温度、及び製造プロセスにおいて変動が生じても、制限電流値Ilimを変動しないように構成できる。また、本実施形態では、PMOS出力トランジスタM1のソース-ドレイン間の電位差が監視されているので、PMOSセンストランジスタとセンス抵抗を用いてセンス抵抗の両端に生じる電位差を監視する従来技術の電流制御回路図2参照に比べて、電位差の絶対値は大きくなる。従って、本実施形態では、ノイズ耐性が向上すると共に、比較器のオフセット電圧のばらつきの影響を受けにくくなるため、制限電流値のばらつきを低減できる。3.まとめ本実施形態に係る電流制限回路11では、PMOS出力トランジスタM1と半導体構造が同一のPMOS基準トランジスタM3を用いて、基準の電位Vrefを生成する。このような電流制限回路11を設けることにより、電源電圧、温度、及び、製造プロセスに変動が生じてもスイッチ素子が流す電流に対して高精度で制限を掛けることができる。また、スイッチ素子PMOS出力トランジスタM1の両端に生じる電位差を監視しているため、ノイズ耐性が高く、比較器のオフセット電圧のばらつきの影響を受けにくい。その他の実施形態本発明は、前述の第1の実施形態のみに限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能である。前述の第1の実施形態は、PMOSトランジスタのハイサイドスイッチ素子に対する電流制限回路であるが、本発明は、NMOSトランジスタのハイサイドスイッチ素子の場合やNMOSトランジスタのローサイドスイッチ素子に対しても、同様に適用できる。また、本発明は、MOSトランジスタではなく、バイポーラトランジスタにも同様に適用できる。すなわち、本発明は、様々なスイッチ素子に対する電流制限回路に広く適用可能である。