"スクライブラインに沿った複数のスクライブ溝部が形成されている複数の半導体基板が積層されている積層半導体基板であって、前記複数の半導体基板は、それぞれ前記複数のスクライブ溝部のいずれか少なくとも1つに接し、かつ半導体装置が形成され、それぞれ絶縁されている複数のデバイス領域と、該複数のデバイス領域のうちの前記複数のスクライブ溝部のいずれか少なくとも1つの介在溝部を挟んで隣り合う第1のデバイス領域および第2のデバイス領域それぞれの前記半導体装置に接続され、かつ前記第1のデバイス領域および第2のデバイス領域からそれぞれ前記介在溝部の内側に延出し、さらに互いに離反している第1の配線電極および第2の配線電極とを有し、前記積層半導体基板は、前記複数の半導体基板が積層されている積層方向に重なった前記複数の半導体基板の前記介在溝部を貫通し、かつ前記第1の配線電極のうちの前記積層方向に重なった積層電極群を構成している複数の前記第1の配線電極が出現している貫通孔が形成され、該貫通孔を通って前記複数の半導体基板をすべて貫通し、かつ前記貫通孔に出現しているすべての前記第1の配線電極に接する貫通電極と、前記複数の半導体基板すべてにおける前記積層方向に重なった前記デバイス領域から構成される複数の積層チップ領域とを有する積層半導体基板。前記複数の半導体基板それぞれの前記第1の配線電極の中で位置が共通している前記第1の配線電極を共通配線電極としたときに、前記複数の半導体基板すべてについて同じ前記共通配線電極によって前記積層電極群が構成されている請求項1記載の積層半導体基板。前記第1の配線電極および第2の配線電極は、前記介在溝部の内側に延出している電極パッドまたは端子部をそれぞれ有し、かつ該電極パッドまたは端子部のうちの前記介在溝部の内側に最も延出している最端部を対峙させて形成されている請求項1または2記載の積層半導体基板。前記第1の配線電極は、前記介在溝部の内側に配置され、かつ前記積層方向に沿った孔部が形成されている電極パッドを有し、前記貫通孔は、前記積層電極群を構成している複数の前記第1の配線電極それぞれの前記電極パッドに形成されている前記孔部をすべてつなぐ直線状に形成されている請求項2または3記載の積層半導体基板。前記複数のスクライブ溝部が前記半導体基板の表面から裏面にまで達する貫通溝部として形成され、かつ該スクライブ溝部の内側に形成されている溝部内絶縁層を更に有し、前記貫通孔は、前記積層電極群を構成している複数の前記第1の配線電極それぞれの前記電極パッドに形成されている前記孔部すべてと、すべての前記半導体基板の前記積層方向に重なった前記溝部内絶縁層とを貫通する直線状に形成されている請求項2または3記載の積層半導体基板。前記複数の半導体基板すべてについて、前記電極パッドの前記孔部に臨む内側面全体が前記貫通電極の周側面に接している請求項4または5記載の積層半導体基板。前記第1の配線電極は、前記積層方向に沿った孔部が形成されている電極パッドを有し、前記貫通孔が前記孔部に沿って形成されている請求項1~6のいずれか一項記載の積層半導体基板。前記電極パッドは、矩形状または両端部が前記介在溝部の内側に向かって開くように配置されたU字状に形成されている請求項3~7のいずれか一項記載の積層半導体基板。前記半導体基板を4枚積層したユニット積層基板を1または2以上積層することによって、前記積層半導体基板が構成されている請求項1~8のいずれか一項記載の積層半導体基板。半導体装置が形成されている複数の半導体チップが積層されている積層チップパッケージであって、前記複数の半導体チップは、それぞれ周囲を取り囲むように形成された絶縁性の樹脂からなる樹脂絶縁層と、前記半導体装置に接続され、かつ前記樹脂絶縁層上に端部が配置されている配線電極とを有し、前記積層チップパッケージは、前記複数の半導体チップが積層されている積層方向に重なった前記複数の半導体チップの前記樹脂絶縁層を貫通し、かつ前記配線電極のうちの前記積層方向に重なった積層電極群を構成している複数の前記配線電極が出現している貫通孔が形成され、該貫通孔を通って前記複数の半導体チップをすべて貫通し、かつ前記貫通孔に出現しているすべての前記配線電極に接する貫通電極を有する積層チップパッケージ。前記配線電極は、前記樹脂絶縁層上に複数形成され、前記複数の半導体チップそれぞれの前記配線電極の中で位置が共通している前記配線電極を共通配線電極としたときに、前記複数の半導体チップすべてについて同じ前記共通配線電極によって前記積層電極群が構成されている請求項10記載の積層チップパッケージ。前記配線電極は、前記樹脂絶縁層上に配置され、かつ前記積層方向に沿った孔部が形成されている電極パッドを有し、前記貫通孔は、前記積層電極群を構成している複数の前記配線電極それぞれの前記電極パッドに形成されている前記孔部をすべてつなぐ直線状に形成されている請求項11記載の積層チップパッケージ。前記配線電極は、前記樹脂絶縁層上に配置され、かつ前記積層方向に沿った孔部が形成されている電極パッドを有し、前記貫通孔は、前記積層電極群を構成している複数の前記配線電極それぞれの前記電極パッドに形成されている前記孔部すべてと、すべての前記半導体チップの前記積層方向に重なった前記樹脂絶縁層とを貫通する直線状に形成されている請求項11記載の積層チップパッケージ。前記複数の半導体チップすべてについて、前記電極パッドの前記孔部に臨む内側面全体が前記貫通電極の周側面に接している請求項12または13記載の積層チップパッケージ。前記配線電極は、前記積層方向に沿った孔部が形成されている電極パッドを有し、前記貫通孔が前記孔部に沿って形成されている請求項10~14のいずれか一項記載の積層チップパッケージ。半導体装置が形成されている処理前基板について、スクライブラインに沿った複数のスクライブ溝部を形成することによって、前記複数のスクライブ溝部のいずれか少なくとも1つに接し、かつ半導体装置が形成されている複数のデバイス領域を形成するデバイス領域形成工程と、前記複数のデバイス領域のうちの前記複数のスクライブ溝部のいずれか少なくとも1つの介在溝部を挟んで隣り合う第1のデバイス領域および第2のデバイス領域それぞれの前記半導体装置に接続され、かつ前記第1のデバイス領域および第2のデバイス領域からそれぞれ前記介在溝部の内側に延出し、さらに互いに離反している第1の配線電極および第2の配線電極を形成することによって、電極付き基板を製造する基板製造工程と、前記電極付き基板を複数積層して積層ウェハを製造する積層工程と、前記積層ウェハについて、複数の前記電極付き基板が積層されている積層方向に重なった複数の前記電極付き基板の前記介在溝部を貫通し、かつ前記第1の配線電極のうちの前記積層方向に重なった積層電極群を構成している複数の前記第1の配線電極が出現するようにして貫通孔を形成する貫通孔形成工程と、前記貫通孔に出現しているすべての前記第1の配線電極に接する貫通電極を前記貫通孔を通って複数の前記電極付き基板をすべて貫通するように形成する貫通電極形成工程とを有する積層半導体基板の製造方法。前記基板製造工程において、前記介在溝部の内側に延出している電極パッドまたは延出端部をそれぞれ有し、かつ該電極パッドまたは延出端部のうちの前記介在溝部の内側に最も延出している最端部が対峙するようにして前記第1の配線電極および第2の配線電極を形成する請求項16記載の積層半導体基板の製造方法。前記基板製造工程において、前記介在溝部の内側に配置され、かつ前記積層方向に沿った孔部が形成されている電極パッドをそれぞれ有する形状で前記第1の配線電極を形成し、前記貫通孔形成工程において、前記積層電極群を構成している複数の前記第1の配線電極それぞれの前記電極パッドに形成されている前記孔部をすべてつなぐ直線状に前記貫通孔を形成する請求項16または17記載の積層半導体基板の製造方法。絶縁性の樹脂からなる溝部内絶縁層を前記複数のスクライブ溝部の内側に形成する絶縁層形成工程を更に有し、前記貫通孔形成工程において、前記積層電極群を構成している複数の前記第1の配線電極それぞれの前記電極パッドに形成されている前記孔部すべてと、すべての前記半導体基板の前記積層方向に重なった前記溝部内絶縁層とを貫通する直線状に前記貫通孔を形成する請求項16または17記載の積層半導体基板の製造方法。前記貫通孔形成工程において、前記電極パッドの前記孔部に臨む内側面全体が出現するようにして前記貫通孔を形成する請求項18または19記載の積層半導体基板の製造方法。請求項16記載の製造方法によって製造された積層半導体基板をそれぞれの前記スクライブ溝部に沿って切断し、その切断面に絶縁性の樹脂からなる樹脂絶縁層を出現させて積層チップパッケージを製造する積層チップパッケージの製造方法。前記積層半導体基板を切断するときに、前記積層半導体基板における前記第1の配線電極と前記第2の配線電極との間を切断する請求項21記載の積層チップパッケージの製造方法。ところで、前述したように、従来の積層チップパッケージ積層型半導体装置は、複数の半導体チップが積層され、各半導体チップが貫通電極によって電気的に接続されていた。特許文献1の積層型半導体装置の場合は、貫通電極としての配線プラグが形成されている。そして、配線プラグの裏面に配線パターンが接続されている。そのため、この積層型半導体装置では、配線プラグと配線パターンとの接触部分に接触抵抗が発生し得る。配線プラグと配線パターンのような2つの物体の接触面は、表面の微小な凹凸や酸化皮膜等により、1つの導体よりも電流が流れ難くなっている。このような接触面の凹凸等に起因して起こる抵抗が接触抵抗である。そして、積層チップパッケージでは、良品だけを出荷するため、チップ全体の電気的な特性やパッケージとしての外観、寸法等を測定する検査以下パッケージ検査というを個々の積層チップパッケージごとに行う必要がある。ところが、特許文献1の積層型半導体装置のように、隣接する積層型半導体装置を跨いだ配線パターンが形成されていると、積層型半導体装置ごとにパッケージ検査を行うことができない。この積層型半導体装置の場合、個々の積層型半導体装置ごとにパッケージ検査を行うには、配線パターンを切断する等して積層型半導体装置ごとに絶縁しなければならない。また、この積層型半導体装置は、先に配線パターンが形成され、その上に複数の半導体チップを積層することによって製造されている。そのため、積層型半導体装置が完成する前の半導体チップごとのパッケージ検査は可能であるが、このようなパッケージ検査では、配線パターンと配線プラグとの接続部分に発生し得る接触抵抗を反映させることができない。そのため、特許文献1の積層型半導体装置は個々のチップ全体を対象としたパッケージ検査を行い難い構造であった。この点、配線パターンを積層型半導体装置ごとに形成する構造や、特許文献2のような構造にすることによって、パッケージ検査を積層型半導体装置ごとに行うことが可能になる。しかし、特許文献1、2に開示されている積層型半導体装置はいずれも積層されている個々の半導体チップごとに配線プラグ貫通電極が形成されているため積層される半導体チップごとに配線プラグ貫通電極を形成しなければならない。そのため、配線プラグ貫通電極を形成する工程を半導体チップごとに繰り返さねばならない。そうすると、配線プラグ貫通電極を形成する工程を半導体チップの積層数だけ実行しなければならないから、半導体チップの積層数が増えると、その分、製造時間が余計にかかるという課題があった。したがって、従来技術では、たとえ積層型半導体装置ごとのパッケージ検査が可能であっても、製造時間を短縮することが困難であり、単位時間あたりの製造個数を増やすことが困難であるという課題があった。本発明は、上記課題を解決するためになされたもので、積層半導体基板および積層チップパッケージ並びにこれらの製造方法において、個々のチップ全体を対象としたパッケージ検査が行いやすく、しかも、製造時間の短縮によって単位時間あたりに製造できる個数を増やせるようにすることを目的とする。上記課題を解決するため、本発明は、スクライブラインに沿った複数のスクライブ溝部が形成されている複数の半導体基板が積層されている積層半導体基板であって、複数の半導体基板は、それぞれ複数のスクライブ溝部のいずれか少なくとも1つに接し、かつ半導体装置が形成され、それぞれ絶縁されている複数のデバイス領域と、その複数のデバイス領域のうちの複数のスクライブ溝部のいずれか少なくとも1つの介在溝部を挟んで隣り合う第1のデバイス領域および第2のデバイス領域それぞれの半導体装置に接続され、かつ第1のデバイス領域および第2のデバイス領域からそれぞれ介在溝部の内側に延出し、さらに互いに離反している第1の配線電極および第2の配線電極とを有し、積層半導体基板は、複数の半導体基板が積層されている積層方向に重なった複数の半導体基板の介在溝部を貫通し、かつ第1の配線電極のうちの積層方向に重なった積層電極群を構成している複数の第1の配線電極が出現している貫通孔が形成され、その貫通孔を通って複数の半導体基板をすべて貫通し、かつ貫通孔に出現しているすべての第1の配線電極に接する貫通電極と、複数の半導体基板すべてにおける積層方向に重なったデバイス領域から構成される複数の積層チップ領域とを有する積層半導体基板を特徴とする。この積層半導体基板は、第1のデバイス領域および第2のデバイス領域それぞれの半導体装置に接続された互いに離反している第1の配線電極および第2の配線電極を有し、互いに絶縁されているデバイス領域から構成される複数の積層チップ領域を有している。各積層チップ領域において、複数のデバイス領域が貫通電極によって接続されている。そのため、この積層半導体基板は、各積層チップ領域を物理的に分離することなくウェハ構造のまま個々の積層チップパッケージごとのパッケージ検査を行える。また、貫通孔が介在溝部を貫通しているから貫通孔を容易に形成できる。また、上記積層半導体基板では、複数の半導体基板それぞれの第1の配線電極の中で位置が共通している第1の配線電極を共通配線電極としたときに、複数の半導体基板すべてについて同じ共通配線電極によって積層電極群が構成されていることが好ましい。このような積層半導体基板では、複数の半導体基板すべての第1の配線電極を直線状につなぐ貫通孔が形成される。貫通電極はその貫通孔を通っているから一本のまっすぐな棒状に形成される。また、上記積層半導体基板では、第1の配線電極および第2の配線電極は、介在溝部の内側に延出している電極パッドまたは端子部をそれぞれ有し、かつその電極パッドまたは端子部のうちの介在溝部の内側に最も延出している最端部を対峙させて形成されていることが好ましい。このようにすることによって、積層半導体基板は、第1の配線電極にプローブを接触させるときの位置合わせが行いやすく、それだけパッケージ検査の行いやすい構造となる。さらに、上記積層半導体基板では、第1の配線電極は、介在溝部の内側に配置され、かつ積層方向に沿った孔部が形成されている電極パッドを有し、貫通孔は、積層電極群を構成している複数の第1の配線電極それぞれの電極パッドに形成されている孔部をすべてつなぐ直線状に形成されていることが好ましい。この積層半導体基板では、貫通孔が形成しやすい。また、貫通電極が1本の棒状導体となるから、貫通電極も形成しやすい。しかも、積層半導体基板は、各半導体基板を接続する導体同士の接触に起因した接触抵抗が発生しない構造を有している。上記積層半導体基板では、複数のスクライブ溝部が半導体基板の表面から裏面にまで達する貫通溝部として形成され、かつそのスクライブ溝部の内側に形成されている溝部内絶縁層を更に有し、貫通孔は、積層電極群を構成している複数の第1の配線電極それぞれの電極パッドに形成されている孔部すべてと、すべての半導体基板の積層方向に重なった溝部内絶縁層とを貫通する直線状に形成されていることが好ましい。この積層半導体基板では、貫通孔が溝部内絶縁層を貫通し、半導体基板を貫通しない構造となるから、貫通孔がよりいっそう形成しやすい。また、貫通電極が1本の棒状導体となるから、貫通電極も形成しやすい。しかも、積層半導体基板は、各半導体基板を接続する導体同士の接触に起因した接触抵抗が発生しない構造を有している。また、上記積層半導体基板では、複数の半導体基板すべてについて、電極パッドの孔部に臨む内側面全体が貫通電極の周側面に接していることが好ましい。この積層半導体基板では、複数の半導体基板すべてについて、電極パッドと貫通電極との接触面積が広く確保される。また、貫通電極の周側面の全方向に電極パッドが接する形になるから、周側面の一部の方向に接する場合よりも電流の流れがスムーズになる。さらに、上記積層半導体基板では、第1の配線電極は、積層方向に沿った孔部が形成されている電極パッドを有し、貫通孔が孔部に沿って形成されていることが好ましい。この積層半導体基板では、孔部に沿ったその延長線上に貫通孔が形成されるから貫通孔がよりいっそう形成しやすくなる。また、上記積層半導体基板では、電極パッドは、矩形状または両端部が介在溝部の内側に向かって開くように配置されたU字状に形成されているようにすることができる。さらに、上記積層半導体基板では、半導体基板を4枚積層したユニット積層基板を1または2以上積層することによって、積層半導体基板が構成されているようにすることができる。そして、本発明は、半導体装置が形成されている複数の半導体チップが積層されている積層チップパッケージであって、複数の半導体チップは、それぞれ周囲を取り囲むように形成された絶縁性の樹脂からなる樹脂絶縁層と、半導体装置に接続され、かつ樹脂絶縁層上に端部が配置されている配線電極とを有し、積層チップパッケージは、複数の半導体チップが積層されている積層方向に重なった複数の半導体チップの樹脂絶縁層を貫通し、かつ配線電極のうちの積層方向に重なった積層電極群を構成している複数の配線電極が出現している貫通孔が形成され、その貫通孔を通って複数の半導体チップをすべて貫通し、かつ貫通孔に出現しているすべての配線電極に接する貫通電極を有する積層チップパッケージを提供する。上記積層チップパッケージでは、配線電極は、樹脂絶縁層上に複数形成され、複数の半導体チップそれぞれの配線電極の中で位置が共通している配線電極を共通配線電極としたときに、複数の半導体チップすべてについて同じ共通配線電極によって積層電極群が構成されているようにすることができる。また、上記積層チップパッケージでは、配線電極は、樹脂絶縁層上に配置され、かつ積層方向に沿った孔部が形成されている電極パッドを有し、貫通孔は、積層電極群を構成している複数の配線電極それぞれの電極パッドに形成されている孔部をすべてつなぐ直線状に形成されていることが好ましい。さらに、配線電極は、樹脂絶縁層上に配置され、かつ積層方向に沿った孔部が形成されている電極パッドを有し、貫通孔は、積層電極群を構成している複数の配線電極それぞれの電極パッドに形成されている孔部すべてと、すべての半導体チップの積層方向に重なった樹脂絶縁層とを貫通する直線状に形成されているようにすることもできる。また、複数の半導体チップすべてについて、前記電極パッドの前記孔部に臨む内側面全体が前記貫通電極の周側面に接していることが好ましい。配線電極は、積層方向に沿った孔部が形成されている電極パッドを有し、貫通孔が孔部に沿って形成されているようにすることもできる。そして、本発明は、半導体装置が形成されている処理前基板について、スクライブラインに沿った複数のスクライブ溝部を形成することによって、複数のスクライブ溝部のいずれか少なくとも1つに接し、かつ半導体装置が形成されている複数のデバイス領域を形成するデバイス領域形成工程と、複数のデバイス領域のうちの複数のスクライブ溝部のいずれか少なくとも1つの介在溝部を挟んで隣り合う第1のデバイス領域および第2のデバイス領域それぞれの半導体装置に接続され、かつ第1のデバイス領域および第2のデバイス領域からそれぞれ介在溝部の内側に延出し、さらに互いに離反している第1の配線電極および第2の配線電極を形成することによって、電極付き基板を製造する基板製造工程と、電極付き基板を複数積層して積層ウェハを製造する積層工程と、積層ウェハについて、複数の電極付き基板が積層されている積層方向に重なった複数の電極付き基板の介在溝部を貫通し、かつ第1の配線電極のうちの積層方向に重なった積層電極群を構成している複数の第1の配線電極が出現するようにして貫通孔を形成する貫通孔形成工程と、貫通孔に出現しているすべての第1の配線電極に接する貫通電極を貫通孔を通って複数の電極付き基板をすべて貫通するように形成する貫通電極形成工程とを有する積層半導体基板の製造方法を提供する。上記製造方法では、基板製造工程において、介在溝部の内側に延出している電極パッドまたは延出端部をそれぞれ有し、かつその電極パッドまたは延出端部のうちの介在溝部の内側に最も延出している最端部が対峙するようにして第1の配線電極および第2の配線電極を形成することが好ましい。また、上記製造方法では、基板製造工程において、介在溝部の内側に配置され、かつ積層方向に沿った孔部が形成されている電極パッドをそれぞれ有する形状で第1の配線電極を形成し、貫通孔形成工程において、積層電極群を構成している複数の第1の配線電極それぞれの電極パッドに形成されている孔部をすべてつなぐ直線状に貫通孔を形成することが好ましい。さらに、上記製造方法では、絶縁性の樹脂からなる溝部内絶縁層を複数のスクライブ溝部の内側に形成する絶縁層形成工程を更に有し、貫通孔形成工程において、積層電極群を構成している複数の第1の配線電極それぞれの電極パッドに形成されている孔部すべてと、すべての半導体基板の積層方向に重なった溝部内絶縁層とを貫通する直線状に貫通孔を形成することが好ましい。さらに、上記製造方法では、貫通孔形成工程において、電極パッドの孔部に臨む内側面全体が出現するようにして貫通孔を形成することが好ましい。そして、本発明は、上記製造方法によって製造された積層半導体基板をそれぞれのスクライブ溝部に沿って切断し、その切断面に絶縁性の樹脂からなる樹脂絶縁層を出現させて積層チップパッケージを製造する積層チップパッケージの製造方法を提供する。上記製造方法では、積層半導体基板を切断するときに、積層半導体基板における第1の配線電極と第2の配線電極との間を切断することが好ましい。以上詳述したように、本発明によれば、個々のチップ全体を対象としたパッケージ検査が行いやすく、しかも、製造時間の短縮によって単位時間あたりに製造できる個数を増やせるようにした積層半導体基板および積層チップパッケージ並びにこれらの製造方法が得られる。以下、本発明の実施の形態について図面を参照しつつ説明する。なお、同一要素には同一符号を用い、重複する説明は省略する。第1の実施の形態積層半導体ウェハ100の構造まず、図1~図4を参照して積層半導体ウェハ100の構造について説明する。積層半導体ウェハ100は、半導体ウェハ1を用いて製造される。積層半導体ウェハ100は、本発明の第1の実施の形態に係る積層半導体基板であって、半導体ウェハ1が複数積層されている。図1に示されている積層半導体ウェハ100では、8枚の半導体ウェハ1が積層されている。本発明に係る積層半導体基板では、複数の半導体基板が積層されていればよいため、半導体ウェハ1の積層数は8枚には限定されない。ここで、図1は積層半導体ウェハ100の全体を示す斜視図である。図2は積層半導体ウェハ100の2つのデバイス領域10の要部を示す平面図である。また、図3は図2の3-3線断面図、図4は図2の3-3線に沿った積層半導体ウェハ100の要部を示す断面図である。半導体ウェハ1はシリコンウェハを用いて構成されている。半導体ウェハ1は図1に示すように、シリコンウェハの第1の表面1a第1の表面1aの裏面側が第2の表面1bにスクライブライン3A,3Bが形成されている。スクライブライン3A,3Bは第1の表面1aにそれぞれ複数本ずつ形成され、一定の方向に沿って所定間隔で直線状に形成されている。スクライブライン3Aとスクライブライン3Bとは直交している。そして、半導体ウェハ1は第1の表面1aに溝部20,21が形成されている。溝部20,21はそれぞれスクライブライン3A,3Bに沿って形成されており、いずれも20~60μm程度の深さおよび50~120μm程度の幅を有している。隣接する溝部20,20および溝部21,21で囲まれた矩形状の領域に後述するデバイス領域10が形成されている。溝部20、21は、それぞれスクライブライン3A,3Bに沿って形成されているから、本発明におけるスクライブ溝部としての構成を備えている。また、溝部20、21は第1の表面1aから第2の表面1bにまで達する貫通溝部として形成されている。その溝部20、21の内側に後述する溝部内絶縁層22が隙間なく形成されている。デバイス領域10は、半導体ウェハ1上に多数形成されている。図1、図2では複数の溝部21のうちの一つを溝部21Aとし、この溝部21Aを挟んで互いに隣り合う2つのデバイス領域10、10をデバイス領域10A,10Bとしている。溝部21Aは本発明における介在溝部としての構成を備えている。デバイス領域10A,10Bは、それぞれ本発明における第1のデバイス領域、第2のデバイス領域としての構成を備えている。そして、図3、図4に示すように、半導体ウェハ1はシリコンウェハによって構成されるシリコン基板30を有し、その上側部分にデバイス領域10が形成されている。デバイス領域10は後述する図13等に示すように、それぞれ表面に複数の接続パッド32が形成されており、接続パッド32以外の部分が保護絶縁層31によって被覆されている。保護絶縁層31はデバイス領域10を覆うように形成されている。保護絶縁層31は、二酸化シリコンSiO2等からなり、各接続パッド32の形成位置に接続用ホール31aが形成されている。接続用ホール31aは接続パッド32を露出させて後述する配線電極15,16を接続パッド32に接続するために形成されている。接続パッド32はデバイス領域10の半導体装置に接続されている詳しくは図9参照。各デバイス領域10は、ウェハプロセスを施すことによって第1の表面1aに形成されたメモリ部を有し、図2に詳しく示すように、後述する配線電極15または配線電極16が複数形成されている。各デバイス領域10は、溝部20,21の双方に接している。なお、ウェハプロセスとは、シリコンウェハ等の半導体ウェハ上に半導体素子や集積回路を作り込む製造工程を意味している。そして、以上のような1枚の半導体ウェハ1をスクライブライン3A,3Bに沿って切断した場合、溝部内絶縁層22で囲まれたデバイス領域10およびシリコン基板30を中心とするチップ状の半導体片が得られる。半導体ウェハ1において、デバイス領域10およびシリコン基板30を中心とする溝部内絶縁層22で囲まれた部分をチップ予定部ともいう。各デバイス領域10は半導体装置としてメモリ部の他、CPU,センサ、センサの駆動回路といった集積回路や半導体素子が形成されていてもよい。また、デバイス領域10はメモリ部と、このメモリ部を制御するコントローラを構成する集積回路が形成されていてもよい。次に、溝部内絶縁層22について説明する。溝部内絶縁層22は溝部20、21の内側に形成されている。図2のうち、ドットを付した部分が溝部内絶縁層22の表面を示している。溝部内絶縁層22はエポキシ樹脂、ポリイミド樹脂といった絶縁性の樹脂や、シリコンシリケートグラスSOG等からなる絶縁材を溝部20、21の内側に隙間なく充填することによって形成されている。本実施の形態では、溝部内絶縁層22の材料として樹脂を用いた場合を想定している。特に、溝部内絶縁層22は熱膨張係数の小さい樹脂を用いて形成することが好ましい。そうすることにより、溝部20,21に沿って半導体ウェハ1をダイシングソーで切断するときに、その切断を容易に行うことができる。また、溝部内絶縁層22が溝部20、21の内側に隙間なく形成されていることにより、各デバイス領域10の周囲全体が溝部内絶縁層22で囲まれている。溝部内絶縁層22は絶縁材で形成されており、この溝部内絶縁層22により、隣り合うデバイス領域10同士が電気的に絶縁されている。次に、配線電極15,16について、図2~図4のほか、図20~図22を参照して説明する。ここで、図20は、積層半導体ウェハ100に形成されている多数の配線電極15のうちの、半導体ウェハ1が積層されている方向以下積層方向というに重なった8つの配線電極15の要部を示す斜視図である。図21は同じく、8つの配線電極15と貫通電極17を示す斜視図である。図22は図21の22-22線断面図である。配線電極15,16は、図2に示すように、それぞれデバイス領域10A、10Bの周囲に沿って複数形成されている。また、それぞれの一部がそれぞれデバイス領域10A、10Bから溝部21Aの内側に延出して形成されている。配線電極15の他の一部は溝部20の内側に延出して形成されている。配線電極15,16は互いに接することなく所定間隔を隔て離反して形成されている。また、配線電極15,16は電気的に絶縁されている。配線電極15、16はそれぞれ第1の配線電極、第2の配線電極としての構成を備えている。なお、図2では、溝部21Aの内側に延出する4つの配線電極15,16が示されているが、溝部21Aの内側に延出する他の配線電極15,16については図示を省略している。図3は、溝部21Aの内側に延出している複数の配線電極15,16のうちの一組の配線電極15A,16Aを通る積層半導体ウェハ100の断面を示している。配線電極15,16はいずれもCu、Au等の導電性の材料で形成されている。配線電極15、16は、それぞれ電極パッド15a,16aと、ライン状端子部15b、16bとを有している。そして、ライン状端子部15b,16bの溝部21Aの内側に最も延出している部分がそれぞれ先端部15c、16cであって、そのそれぞれに電極パッド15a,16aが接続されている。電極パッド15a,16aは大きさがほぼ同等の矩形状である。また、溝部21Aの長さ方向図2では、上下方向に沿った幅がライン状端子部15b,16bよりも広く形成されている。電極パッド15a,16aの双方とも、表側の面は平坦である。側面も平坦である。電極パッド15a,16aは溝部21Aの幅方向中間部分スクライブライン3Bを挟んで互いに対峙している。例えば、配線電極15A,16Aについていえば、デバイス領域10A、10Bの角部10Ad、10Bdからの距離が等しく形成され、溝部21Aの長さ方向に沿った位置のずれが無いように形成されている。電極パッド15a,16aはそれぞれ後述する延出端部15cc、16ccを有している。延出端部15cc、16ccのうちの最も溝部21Aの内側に延出している部分がスクライブライン3Bを挟んで対峙している。詳しくは、延出端部15ccについていえば、図20に示す延出端部15ccの外側の側面部分が最も溝部21Aの内側に延出している部分であり、この部分が延出端部16ccと対峙している。延出端部15ccの外側の側面部分は本発明における最端部としての構成を備えている。そして、図20に詳しく示すように電極パッド15aは中央に孔部25が形成されている。孔部25は半導体ウェハ1の厚さ方向、すなわち積層方向に沿って電極パッド15aの表側から裏側まで貫通している。電極パッド15aは延出端部15ccの他に基部15aaと、2つの交差部15bbとを有している。基部15aaと、2つの交差部15bbおよび延出端部15ccとが孔部25の周囲を取り囲んでいる。そのため、電極パッド15aは矩形環状に形成されている。なお、図3に示すように、電極パッド16aも孔部25と同様の孔部26が形成され、矩形環状に形成されている。基部15aaはライン状端子部15bに接続されるライン状端子部15bよりも幅広の部分である。2つの交差部15bbは基部15aaにつながり、基部15aaから基部15aaと交差する方向に伸びる部分である。延出端部15ccは2つの交差部15bbにつながり、電極パッド15aの中で最も延出している部分である。そして、基部15aa、2つの交差部15bbおよび延出端部15ccの孔部25に臨む内側の側面がそれぞれ内側面15aai,2つの15bbiおよび15cciである。これらの内側面はそのすべての部分が後述する貫通孔35に出現しており、図21、図22に示すように後述する貫通電極17に直に接している。ライン状端子部15b,16bはそれぞれ電極パッド15a,16aから接続パッド32につながるライン状部分である。そして、積層半導体ウェハ100は、以上のような半導体ウェハ1を絶縁性の接着剤で張り合わせて積層した構造を有している。図3に示すように、積層半導体ウェハ100では、8枚の同じ半導体ウェハ1A,1B,1C,1D1Hが積層されている。ただし、図3では、各半導体ウェハ1E~1Gの図示を省略している。積層半導体ウェハ100は、積層チップ領域40A,40Bを有している。積層チップ領域40A,40Bは、それぞれ半導体ウェハ1A~1Hのうちの積層方向に沿って重なった8つのデバイス領域10A,10Bを含んでいる。積層チップ領域40A,40Bは、溝部内絶縁層22および後述する接着層33によって互いに絶縁されており、それぞれ別々の後述する積層チップパッケージ200となる領域である。溝部20,21に沿って積層半導体ウェハ100を切断したときに、積層チップ領域40A,40Bが分離され、複数の積層チップパッケージ200が得られる詳しくは後述する。そして、積層半導体ウェハ100には、図3に詳しく示すように、貫通孔35,36が形成されている。貫通孔35,36はそれぞれ各電極パッド15a,16aについて形成されているため、積層半導体ウェハ100には、それぞれ複数の貫通孔35,36が形成されている。各貫通孔35,36の内側に貫通電極17,18が1本ずつ形成されている。また、積層半導体ウェハ100の半導体ウェハ1H側に電極パッド27,28が形成されている。電極パッド27,28はそれぞれ各貫通電極17、18に接続されている。半導体ウェハ1A~1Hは、いずれも同じデバイス領域10A、10B、溝部内絶縁層22、配線電極15,16等を有している。積層半導体ウェハ100を積層方向に見ると各貫通孔35,36に沿って8つの電極パッド15a,16aが並んでいる。貫通孔35と電極パッド15aとの関係を図示すると、例えば図20に示すようになっている。そして、各貫通孔35,36に沿った8つの電極パッド15a,16aそれぞれの配線電極15,16は半導体ウェハ1A~1Hそれぞれの中での位置が共通している。例えば、半導体ウェハ1A,1B,1C,1D1Hそれぞれの配線電極15Aはいずれもデバイス領域10Aに形成され、しかも角部10Adとの位置関係が同じ位置に形成されている。これらの電極パッド15aが貫通孔35に沿って一直線状に並んでいる。ここで、半導体ウェハ1A~1Hそれぞれの配線電極15,16の中で位置が共通している配線電極15,16を共通配線電極とする。積層半導体ウェハ100では、共通配線電極が積層方向に沿って直線状に並んでいる。例えば半導体ウェハ1A,1B,1C,1D1Hそれぞれの合計8つの配線電極15Aが共通配線電極である。配線電極15Aという同じ配線電極15によって図20に示す積層電極群55が構成されている。積層電極群55は、積層方向に重なった複数の配線電極15や配線電極16によって構成される。貫通孔35は積層電極群55を構成している8つの配線電極15について、それぞれの電極パッド15aに形成されている孔部25を積層方向に沿ってすべてつなぐ一直線状に形成されている。また、貫通孔35は、図3に示すように各半導体ウェハ1A~1Hの溝部21A、溝部内絶縁層22および接着層33を貫通している。これは、電極パッド15aが溝部21Aの内側に延出し、その内側に溝部内絶縁層22が形成され、さらに半導体ウェハ1A~1Hの間に接着層33が形成されていることに起因している。貫通孔36は、積層電極群を構成している8つの配線電極16について、それぞれの電極パッド16aに形成されている孔部26を積層方向に沿ってすべてつなぐ一直線状に形成されている。貫通孔36も貫通孔35と同様、溝部21A、溝部内絶縁層22および接着層33を貫通している。貫通孔35,36には、それぞれ積層電極群55を構成する8つの電極パッド15a、16aの孔部25,26に臨む内側面の全体が出現している。すなわち、貫通孔35についていえば、図20に示すように貫通孔35には、各電極パッド15aの内側面15aai,2つの内側面15bbiおよび内側面15cciすべての部分の全体が出現している。そして、このような貫通孔35,36の内側にそれぞれ貫通電極17,18が形成されている。そのため、図21,図22に示すように積層電極群55を構成する8つの電極パッド15aすべてについて、孔部25に臨む内側面の全体がそれぞれ貫通電極17の周側面に直に接している。なお、図21,22では、貫通孔36、電極パッド16aおよび貫通電極18は図示していないが、貫通孔35、電極パッド15aおよび貫通電極17と同様である。貫通電極17,18はそれぞれ貫通孔35,36の内側を通って半導体ウェハ1A~1Hをすべて貫通している。また、貫通電極17,18はまっすぐな1本の棒状に形成されている。貫通電極17,18はつなぎ目のない1本の導体である。図2における網目を付した矩形状の部分が貫通電極17,18の表面を示している。貫通電極17,18はともにCu,Au等の金属部材によって形成されている。貫通電極17,18はそれぞれ貫通孔35,36に出現している8つの電極パッド15a、16aに直に接している。前述したように、貫通孔35,36には、それぞれ8つの電極パッド15a、16aの内側面の全体が出現しているので、貫通電極17,18はそれぞれ8つの電極パッド15a、16aの内側面の全体に接している。一方、デバイス領域10のメモリ部には半導体装置としてのメモリセル41が多数形成されている。メモリセル41は図9に示すような構造を有している。図9は積層半導体ウェハ100のメモリセル41を中心に示した断面図である。メモリセル41は、接続パッド32を介して配線電極15、16が接続されている。メモリセル41は半導体ウェハ1を構成しているN型基板71の表面上に形成されている。図9では、接着層33を介して2つのメモリセル41が積層されている。接着層33は、半導体ウェハ1を接着するときに用いた接着材で構成されている。各メモリセル41は、フラッシュメモリを構成していて、N型基板71の表面上に形成されたP型ウェル72上に形成されている。メモリセル41は、ソース73Aおよびドレイン73Bと、絶縁層77Bと、絶縁膜81、浮遊ゲート82、絶縁膜83および制御ゲート84とを有している。さらに、メモリセル41はソース電極74と、ドレイン電極76Aと、ゲート電極75とを有している。ソース73Aおよびドレイン73BはいずれもN型領域であり、それぞれソース電極74と、ドレイン電極76Aが接続されている。絶縁層77Bは、接続パッド32をそれぞれソース電極74、ドレイン電極76Aに接続するためのコンタクトホールが形成されている。ソース電極74、ゲート電極75、ドレイン電極76Aはそれぞれ対応するコンタクトホールを介してソース73A、制御ゲート84、ドレイン73Bに接続されている。積層半導体ウェハ100の作用効果以上のように、積層半導体ウェハ100では、溝部21Aを挟んで互いに隣り合う2つのデバイス領域10A,10Bにそれぞれ配線電極15,16が形成されている。配線電極15,16は、デバイス領域10A、10Bから溝部21Aの内側に延出し、しかも、互いに接することなく所定間隔を隔てて離反して配置されている。また、デバイス領域10A、10Bは周囲全体が溝部内絶縁層22によって囲まれ互いに絶縁されている。そして、積層方向に沿って重なった8つのデバイス領域10A,10Bによって積層チップ領域40A,40Bが形成されている。積層チップ領域40A,40Bにおいて、それぞれに含まれる8つのデバイス領域10が配線電極15,16および貫通電極17,18によって接続されている。積層半導体ウェハ100は、以上のような構成を有するため、積層チップ領域40A,40Bを切断して物理的に分離することなく、半導体ウェア1が複数積層されたウェハ構造のまま、個々の積層チップパッケージごとのパッケージ検査を行うことができる。つまり、電極パッド15にプローブを接触させれば積層チップ領域40Aだけを対象としたパッケージ検査を行える。また、電極パッド16にプローブを接触させれば積層チップ領域40Bだけを対象としたパッケージ検査を行える。積層チップ領域40A,40Bは、それぞれ別々の積層チップパッケージ200となる領域であり、積層半導体ウェハ100でも、そのそれぞれについてパッケージ検査が行える。そのため、積層半導体ウェハ100では、個々の積層チップパッケージ全体を対象としたパッケージ検査がウェハ構造のまま行える。したがって、積層半導体ウェハ100は個々の積層チップパッケージ全体を対象としたパッケージ検査を行いやすい構造を有している。積層半導体ウェハ100は積層チップパッケージが完成する前のウェハテストの段階でも、パッケージ検査を行える。したがって、積層半導体ウェハ100を用いることによって、積層チップパッケージの製造に要する検査工程全体の効率化を図ることが可能となり、製造時間を短縮できる。よって、積層半導体ウェハ100は、製造時間の短縮によって単位時間あたりに製造できる積層チップパッケージの個数を増やせる構造を有している。また、積層チップ領域40A,40Bには、配線電極15,16や貫通電極17,18といった積層チップパッケージ200を構成するための一通りの配線が含まれている。そのため、積層半導体ウェハ100では、各配線の接続部分に発生し得る接触抵抗を反映させたパッケージ検査を行うことができる。さらに、積層半導体ウェハ100は貫通孔35,36が形成されている。貫通孔35は積層電極群55を形成している配線電極15の孔部25をすべてつなぐ直線状に形成されているからとても形成しやすい。貫通孔36も形成しやすい。貫通孔35,36が直線状に形成されているから、貫通電極17,18が1本の棒状導体となり、したがってこれらも形成しやすい。また、貫通電極17,18はそれぞれ貫通孔35,36の中を貫くつなぎ目のない1本の棒状導体となるから、半導体ウェハ同士を接続するための導体同士の接触に起因した接触抵抗が発生しない構造を有している。そして、貫通孔35は積層電極群55を構成しているすべての配線電極15詳しくは電極パッド15aの内側面が出現している。そのため、その内側全体をCu,Au等の金属で満たすことによって、積層電極群55を構成するすべての配線電極15に接続される形で貫通電極17が得られる。貫通孔36、貫通電極18も同様である。したがって、積層半導体ウェハ100を製造するさい、積層電極群55を構成する8個の配線電極15,16すべてに対し、貫通電極17,18を簡単に接続することができる。また、8枚の半導体ウェハ1A~1Hが積層されていながら貫通孔35,36の中を貫く1本の導体を形成すれば貫通電極17,18が完成するので、貫通電極を形成する工程を個々の半導体ウェハごとに繰り返す必要がない。そのため、積層半導体ウェハ100では、貫通電極の形成に要する時間を短縮できる。したがって、積層半導体ウェハ100は、いっそうの製造時間の短縮により、単位時間あたりに製造できる積層チップパッケージの個数をより増やせる構造を有している。さらに、貫通電極17,18はつなぎ目のない1本の棒状導体であるから、半導体ウェハ100ごとの貫通電極によって各デバイス領域10をつないでいる場合に比べて接触抵抗が少なくなっている。一方、貫通孔35,36はそれぞれ電極パッド15a,16aの孔部25,26と、溝部内絶縁層22および接着層33とを貫通している。孔部25,26の中には接着層33の一部が入り込んでいる。そのため、貫通孔35,36は樹脂層だけを貫く孔を形成することによって完成させることができる詳しくは後述する。貫通孔35,36を形成するためにシリコン基板30を貫く孔を形成する必要がない。樹脂層はシリコン基板に比べて柔軟である。樹脂層だけを貫く孔を形成すれば貫通孔35,36が完成するから貫通孔35,36の形成はレーザ加工等によって簡単に行える。貫通孔35,36の形成は手間がかからず、その形成に要する時間も短縮できる。したがって、積層半導体ウェハ100は、よりいっそう製造時間を短縮でき、単位時間あたりに製造できる個数をよりいっそう増やすことが可能な構造を有している。また、電極パッド15aの孔部25に臨む内側面が内側面15aai、2つの内側面15bbiおよび内側面15cciの4つであり、これらすべての全体に貫通電極17の周側面が直に接している。そのため、電極パッド15aと貫通電極17との接触面積が広く確保されている。また、貫通電極17の周側面の全方向に電極パッド15aが接する形になっているから、周側面の一部の方向に接する場合よりも電流の流れがスムーズになっている。さらに、貫通孔35が電極パッド15aの孔部25に沿って形成されているから、孔部25を積層方向に沿って延長したときの延長線上の孔部を貫通孔35とすることができる。このような貫通孔35は形成しやすいため、貫通孔35の形成に要する時間をより短縮することができる。そして、積層半導体ウェハ100は、配線電極15,16の電極パッド15a,16a同士が互いに対峙している。そのため、配線電極15,16を形成するための配線パターンを比較的簡便に形成することができる。また、電極パッド15,16にプローブを接触させるときの位置合わせも行いやすく、積層半導体ウェハ100は、それだけパッケージ検査の行いやすい構造となっている。貫通孔35貫通孔36も同様は、積層電極群55を構成する8つの配線電極15を貫いている。積層電極群55は、共通配線電極によって構成されている。そのため、貫通孔35は、半導体ウェハ1A~1Hの8つの電極パッド15aを最短距離で結べる構造を有している。したがって、貫通孔35を形成するのに手間がかからず、形成に要する時間を短縮することもできる。また、貫通電極17はまっすぐな1本の棒状であるから、必要最小限の長さで8つの電極パッド15aを接続している。よって、貫通電極17の形成に要するCu,Au等の金属を節約することもできる。一方、前述した積層電極群55は、半導体ウェハ1A~1H8枚すべてが配線電極15Aという同じ共通配線電極によって構成されている。本発明に係る積層電極群は、複数種類の共通配線電極によって構成されていてもよい。例えば、半導体ウェハ1A~1Dの4枚と、半導体ウェハ1E~1Hの4枚とで共通配線電極が異なっていてもよい。例えば、前者は配線電極15A、後者は配線電極15Aのとなりの配線電極15とし、これら8つの配線電極15によって積層電極群が構成されていてもよい。こうすると、半導体ウェハ1Dと半導体ウェハ1Eとの間で別の電極が必要になるが、それでも、半導体ウェハ1A~1H8枚すべてを接続することは可能である。そして、以上の積層半導体ウェハ100では、8枚の半導体ウェハ1A~1Hが積層されている。この積層半導体ウェハ100をユニット積層基板とし、そのユニット積層基板を複数積層することによって、積層半導体ウェハとしてもよい。例えば、2つのユニット積層基板を積層した積層半導体ウェハでは、16枚の半導体ウェハが積層される。3つのユニット積層基板では24枚の半導体ウェハが積層される。よって、積層半導体ウェハにおける半導体ウェハの積層数は8の倍数となる。また、4枚の半導体ウェハ1A~1Dが積層されている積層半導体ウェハをユニット積層基板とし、これを複数積層することによって、積層半導体ウェハとしてもよい。この場合、積層半導体ウェハにおける半導体ウェハの積層数は4の倍数となる。積層半導体ウェハ100を以上のようなユニット構造にすると、積層チップパッケージで必要とされるメモリの容量に応じたユニット数を簡易に割り出すことができる。また、ユニット積層基板の積層数を変えるだけで簡単に積層チップパッケージにおけるメモリの容量を変更することもできる。例えば、1ユニットが64GBになるようにしておけば、ユニットの積層数を変えるだけで簡単に128GB、256GBのメモリを実現することができる。なお、8の倍数はすべて4の倍数であるため、4枚の半導体ウェハ1A~1Dを積層することによって、ユニット積層基板とすることが好ましい。積層半導体ウェハ100の製造方法続いて以上のような構成を有する積層半導体ウェハ100の製造方法について、前述した図1~図4、図20~図22に加えて、図10~図19を参照して説明する。ここで、図10は製造途中の積層半導体ウェハを示す図2と同様の平面図である。図11は図10の後続の積層半導体ウェハを示す図2と同様の平面図である。図12は図10の12-12線断面図である。図13は図11の13-13線断面図である。また、図14は図13の後続の積層半導体ウェハを示す図12と同様の断面図である。さらに、図15~図19はそれぞれ順次後続の積層半導体ウェハを示す図12と同様の断面図である。積層半導体ウェハ100を製造するときは、まず、デバイス領域形成工程を実行する。デバイス領域形成工程では、ウェハプロセスを施すことによって、デバイス領域10にメモリ部と複数の接続パッド32が形成されているウェハ処理前ウェハを準備する。そして、処理前ウェハについて、図12に示すように、第1の表面1a上に保護絶縁層31を形成する。次に、スクライブライン3A,3Bに沿って溝部20,21をそれぞれ複数本ずつ形成する。図10では、溝部20,21が1本ずつ示されているが、溝部20,21は複数本ずつ形成する。なお、溝部20,21はダイシングソーによって形成することができるが、反応性イオンエッチング等のエッチングによって形成してもよい。溝部20,21をそれぞれ複数本ずつ形成することによって、処理前ウェハに複数のデバイス領域10が形成される。続いて、絶縁層形成工程を行う。この絶縁層形成工程では、処理前ウェハの第1の表面1a全体に例えばエポキシ樹脂、ポリイミド樹脂等の絶縁性の樹脂を塗布する。すると、塗布した樹脂が処理前ウェハの表面全体に行き渡り、しかも溝部20,21の中に入り込む。続いて、処理前ウェハの表面を研磨して平坦化すると、図11、図13に示したように、溝部20,21の内側に溝部内絶縁層22が形成される。塗布した樹脂のうちの溝部20,21の内側に入り込んだ部分が溝部内絶縁層22となる。次いで、図13に示すように、保護絶縁層31にコンタクトホール31aを形成して接続パッド32を露出させる。その後、基板製造工程を実行する。基板製造工程では、各デバイス領域10に複数個の配線電極15または配線電極16を形成することによって、電極付き基板11を製造する。この場合、各配線電極15と配線電極16は、溝部21介在溝部21Aを挟んで隣り合うデバイス領域10A,10Bからそれぞれ溝部21の内側に延出し、かつ互いに接することなく離反するようにして形成する。また、配線電極15、配線電極16はそれぞれ孔部25,26が形成された電極パッド15a,16aを有する形状に形成する。また、電極パッド15a,16aは溝部21Aの幅方向中間部分を挟んで互いに対峙させる。孔部25,26は電極パッド15a,16aを貫通しているため、図11に示すように、孔部25,26の内側に溝部内絶縁層22の表面が露出している孔部25,26の内側にドットが示されている。なお、配線電極15、16は、例えば以下のような手順で形成することができる。まず、溝部内絶縁層22、保護絶縁層31の上にめっき用の図示しないシード層を形成する。次に、そのシード層の上に溝部を備えたフレーム図示せずを形成する。フレームは例えばフォトリゾグラフィにより、フォトレジストをパターニングすることによって形成される。さらに、形成されているフレームの溝部内側であって、シード層の上に、配線電極15、16の一部となるめっき層を形成する。次に、フレームを除去し、さらにシード層のうち、めっき層の下に存在する部分以外の部分をエッチングによって除去する。以上のようにすることによって、めっき層およびその下のシード層によって配線電極15、16を形成することができる。続いて、積層工程を実行する。積層工程では、前述した手順によって製造した電極付き基板11を複数枚積層することによって後述する積層ウェハ90を製造する。まず、図14に示すように、電極付き基板11の第1の表面1aに絶縁性の接着材を塗布して電極付き基板11を台座34に固定する。図14では、このとき塗布した接着材からなる接着層33が示されている。電極付き基板11は後述する積層ウェハ90の最も上位に配置される最上位基板として用いられる。台座34は電極付き基板11をサポートするための部材であって、図14ではガラス板を用いている。接着材を塗布したことによって、第1の表面1a側に接着層33が形成されるが、これは孔部25,26の内側にも形成される。続いて、電極付き基板11の第2の表面1bを溝部20,21が出現するまで研摩して図14に示すように電極付き基板11の厚さを薄くする。すると、孔部25,26の真下に溝部内絶縁層22だけが配置される格好になる。つまり、第2の表面1bを溝部20,21が出現するまで研摩したことによって、溝部20,21の下にあったシリコン基板30がなくなり、溝部21が貫通溝部となっている。そのため、孔部25,26の内側の積層方向に沿った延長線上に樹脂だけが配置されることになる。なお、以下の説明では、台座34が固定されている電極付き基板11を電極付き基板11Aとしている。次に、図15に示すように別の電極付き基板11Bを電極付き基板11Aの第2の表面1b側に接着材を用いて接着する。このとき、電極付き基板11Aと電極付き基板11Bについて、双方の溝部20,21の位置、配線電極15、16の位置が揃うように位置合わせ行う。それから電極付き基板11Bの第2の表面1bを溝部20,21が出現するまで研摩する。さらに、図16に示すように別の電極付き基板11C,電極付き基板11Dを用意する。そして、電極付き基板11C,11Dのそれぞれについて、積層体の第2の表面1b側に接着してから研磨する工程接着研磨工程を実行する。図17に示すように、引き続き別の3枚の電極付き基板11図17~図19では、図示を省略しているについて接着研磨工程を繰り返し実行する。そして、最後に電極付き基板11Hについて接着研磨工程を実行する。すると、接着研磨工程が合計8枚の電極付き基板11について実行されることとなる。その後、電極付き基板11Aについて、台座34および接着層33を除去すると図17に示すような積層ウェハ90が製造される。積層ウェハ90は電極付き基板11Aが最も上位に配置されて、その下位に7枚の電極付き基板11が重なり、全部で8枚の電極付き基板11が積層されている。この積層ウェハ90は、台座34および接着層33が除去されているため、電極付き基板11Aの配線電極15,16が凸状に出現している。次いで、貫通孔形成工程を実行する。貫通孔形成工程では、前述した手順によって製造した積層ウェハ90について、図18に示すように貫通孔35,36を形成する。貫通孔35,36は、電極付き基板11の積層されている方向積層方向に重なった複数8枚の電極付き基板11すべての溝部20,21と、孔部25,26、溝部内絶縁層22および接着層33を貫通し、さらに、積層方向に重なった8つすべての配線電極15、16における電極パッド15a、16aの内側面全体が出現するようにして形成する。貫通孔35,36は例えばレーザ加工によって形成することができる。レーザ加工では、レーザ光をごく微小面積に集光した上で、各配線電極15,16の孔部25,26に照射する。すると、照射するレーザ光のエネルギーにより、孔部25,26に沿ってその延長線上の溝部内絶縁層22および接着層33が溶融等し、レーザ光が照射された領域から溝部内絶縁層22等を積層方向に沿って貫く貫通孔35,36が形成される。貫通孔35,36を形成するためには、各孔部25,26にだけレーザ光を照射する必要があるが、レーザ加工は加工領域が非常に微細になるため貫通孔35,36を形成するのに好適である。この場合、レーザ加工では、CO2レーザ炭酸ガスレーザやTHGThirdHarmonicGenerationレーザを用いることができる。特にTHGレーザは、ポリイミド等の樹脂の加工に適しており、貫通孔35,36を微細に形成するのに適している。また、レーザ加工のほか、例えば、酸素プラズマを用いたRIE反応性イオンエッチングReactiveIonEtchingや、IBEイオンビームエッチングを適用することによって貫通孔35,36を形成してもよい。続いて、貫通電極形成工程を実行する。貫通電極形成工程では、前述した手順によって形成した各貫通孔35,36の内側に図19に示すように貫通電極17,18を形成する。貫通電極17,18は、それぞれ貫通孔35,36に出現しているすべての配線電極15,16における電極パッド15a、16aの内側面全体に接し、しかも貫通孔35,36を通って8枚の電極付き基板11をすべて貫通する1本の棒状に形成する。貫通電極17,18は例えば次のようにして形成することができる。図19に示すように、積層ウェハ90における電極付き基板11Hについて、樹脂製の保持板37を用いてシード層38を第2の表面1bに形成する。シード層38はCu等の金属からなり、めっき層の形成に用いられる。次に、シード層38に通電し、電気めっきを行う。すると、シード層38の表面からめっき膜が成長し、貫通孔35,36の内側がめっき膜で埋め尽くされる。こうして、貫通孔35,36の内側に貫通電極17,18が形成される。貫通孔35,36をめっき膜が埋め尽くすことによって貫通電極17,18が形成されるので、貫通孔35,36に出現しているすべての配線電極15,16に貫通電極17,18が接するようになる。貫通電極17,18を形成することにより、積層方向に重なったデバイス領域10が接続される。その後、積層ウェハ90における電極付き基板11Hの第2の表面1bに電極パッド27,28を形成すると、積層半導体ウェハ100が製造される。積層チップパッケージの構造以上のような構成を有する積層半導体ウェハ100を用いることによって、積層チップパッケージ200を製造することができる。積層チップパッケージ200の構造について図5~図8を参照して説明すると、次のとおりである。ここで、図5は積層チップパッケージ200の表側からみた斜視図、図6は同じく裏側からみた斜視図である。図7は積層チップパッケージ200の要部を示す一部省略した斜視図、図8は図5の8-8線断面図である。積層チップパッケージ200は前述した積層半導体ウェハ100における積層チップ領域40A、40Bから製造されている。積層チップパッケージ200は8枚の半導体チップ201201A,201B,201C,201D,201E,201F,201G,201Hが積層された構造を有している。積層チップパッケージ200は、最も上位に表層チップとしての半導体チップ201Aが積層されている。その下位に7枚の半導体チップ201B~201Hが積層されている。各半導体チップ201A~201Hは接着層33によって互いに接着されている。また、積層チップパッケージ200は積層チップ領域40A、40Bから製造されているので、表側に複数の配線電極15が形成されている。裏側には複数の電極パッド27が形成されている。積層チップパッケージ200は周囲を取り囲むように形成された絶縁性の樹脂からなる樹脂絶縁層としての溝部内絶縁層22を有している。積層チップパッケージ200の周方向全体が溝部内絶縁層22で覆われている。そして、積層チップパッケージ200は複数の貫通孔35が形成され、各貫通孔35に貫通電極17が形成されている。各貫通孔35は、半導体チップ201A~201Hの積層電極群55を構成する8つの配線電極15と、溝部内絶縁層22及び接着層33を貫通している。貫通電極17は貫通孔35を通る1本の棒状導体であり、積層電極群55を構成する8つの配線電極15の電極パッド15aに直に接している。そして、積層チップパッケージ200は、半導体ウェハ1のメモリ部を変更することにより、64GBギガバイト、128GB、256GBといった種々の記憶容量を備えたメモリを実現することができる。なお、積層チップパッケージ200は、半導体チップが8枚積層されているが、複数の半導体チップが積層されていればよく、半導体チップの積層数は8枚には限定されない。以上の構成を有する積層チップパッケージ200は、積層半導体ウェハ100を用いて製造することができるから、短い時間により多く製造することができる。したがって、積層チップパッケージ200は、その製造コストを低減することができる。また、積層チップパッケージ200は、積層半導体ウェハ100と同様に貫通電極17を有しているから、半導体チップ201同士を接続するための導体同士の接触に起因した接触抵抗が発生しない構造を有している。さらに、貫通電極17によって各半導体チップ201がすべて接続されている。貫通電極17はつなぎ目のない1本の棒状導体であるから半導体チップ201ごとの配線によって各半導体ウェハ100をつないでいる場合に比べて接触抵抗が少なくなっている。また、電極パッド15aの孔部25に臨む内側面全体に貫通電極17の周側面が接しているから、電極パッド15aと貫通電極17との接触面積が広く確保され、電流の流れがスムーズになっている。積層チップパッケージの製造方法続いて、以上のような構成を備えた積層チップパッケージ200は、前述した積層半導体ウェハ100を用いて製造することができる。この場合、積層半導体ウェハ100をダイシングソーを用いてスクライブライン3A,3Bに沿って切断すると、積層チップ領域40A,40B等の各積層チップ領域がブロック状に分割される。分割されたブロック状の各部分が積層チップパッケージ200となる。ここで、積層半導体ウェハ100を切断するときは、図4に示したように、ブレードによるカットラインCLが隣接する配線電極15、配線電極16の間を通り、ブレードが配線電極15、配線電極16に接触しないようにする。こうすることにより、積層チップパッケージ200を周方向全体が溝部内絶縁層22によって覆われた構造にすることができる。そして、隣接する配線電極15、配線電極16の間をブレードが通るようにするためには次のようにする。ここで、ブレードの幅をWb、配線電極15、配線電極16の間隔をW1とした場合において、図27aに示すようにW1≧Wbとする。これは、ブレードの幅Wbよりも広い間隔があくようにして配線電極15、配線電極16を形成することを意味している。配線電極15、配線電極16の電極パッド15a,16aの大きさや配置を工夫してW1≧Wbとなるようにする。これに対し、W1<Wbにすると、図27bに示すように、積層半導体ウェハ100を切断したときに、電極パッド15a,16aの延出端部15cc、16ccが一部切断されてしまう。すると、積層チップパッケージ200の周囲に延出端部15cc、16ccの断面が露出する形になる。この場合でも、ブレードが孔部25,26を通らないようにすることは可能であるから、貫通電極17,18と各配線電極15,16との接触状態を維持することは可能である図27a、b、図28a、bでは貫通電極17,18は図示を省略している。さらに、延出端部15cc、16ccそれぞれの溝部21を跨ぐ方向の幅をともにWdにした場合において、Wb>W12Wdにしたとする。すると、図28aに示すように、積層半導体ウェハ100を切断したときにブレードが孔部25,26の内側を通るため、貫通電極17,18が切断されてしまう。そうすると、貫通電極17,18と、各配線電極15,16とが接触する部分の面積が減少してしまい、電流の流れが悪くなる恐れがある。また、孔部25,26の溝部21を跨ぐ方向の幅をともにWeにした場合において、Wb>W12Wd2Weにしたとする。すると、図28bに示すように、積層半導体ウェハ100を切断したときにブレードが孔部25,26の全体と配線電極15,16の大部分とを通る形になる。すると、積層半導体ウェハ100を溝部20,21に沿って切断したときに、貫通電極17,18が除去されてしまう。したがって、積層半導体ウェハ100において、配線電極15、配線電極16の電極パッド15a,16aの大きさ、形状、配置等を工夫して下記関係式が満たされるようにすることが好ましい。こうすると、積層半導体ウェハ100を切断したときに、孔部25,26の間をブレードが通り、孔部25,26にかからないようすることが可能となる。関係式:Wb≦W12Wdそして、上記関係式を満たすようにすることで、少なくとも図27bに示したように、貫通電極17,18が切断される事態を回避することができる。こうすると、完成した積層チップパッケージ200においても、積層半導体ウェハ100と同様の状態で貫通電極17,18と、各配線電極15,16との接触状態を維持することができる。第2の実施の形態続いて、図23、図24を参照して、本発明の第2の実施の形態に係る積層半導体ウェハ110について説明する。ここで、図23は積層半導体ウェハ110の2つのデバイス領域10の要部を示す平面図である。図24は製造途中の半導体ウェハ2の要部を示す斜視図である。積層半導体ウェハ110は、積層半導体ウェハ100と比較して半導体ウェハ2を用いて製造される点で相違している。積層半導体ウェハ110は、半導体ウェハ2が複数積層されている。半導体ウェハ2は半導体ウェハ1と比較して、配線電極15,16の代わりに配線電極75,76を有する点で相違している。配線電極75,76は配線電極15,16と比較して、電極パッド15a,16aの代わりに電極パッド75a,76aを有する点で相違している。電極パッド75a,76aは、電極パッド15a,16aと比較して、それぞれ延出端部15cc、16ccを有していない点で相違している。すなわち、電極パッド75aについて詳しく述べれば電極パッド75aは図24に詳しく示すように、基部15aaと、2つの交差部15bbとを有し、これらによって孔部77の周囲を取り囲む変形U字形状に形成されている。また、2つの交差部15bbが溝部21の内側に向かって開くように配置されている。そして、基部15aaと、2つの交差部15bbとの内側に孔部77が形成されている。積層半導体ウェハ110は、積層半導体ウェハ100の貫通孔35,36と同様の貫通孔85,86が複数形成され、各貫通孔85,86の内側にそれぞれ貫通電極17,18が1本ずつ形成されている。なお、図24は製造途中の半導体ウェハ2を示しているので、貫通電極17および貫通孔85が示されていない。以上のような積層半導体ウェハ110は、積層半導体ウェハ100と同様に、互いに離反している配線電極75,76を有し、隣接するデバイス領域10A、10Bが溝部内絶縁層22によって電気的に絶縁されている。そのため、積層半導体ウェハ110は、積層半導体ウェハ100と同様、個々の積層チップパッケージごとのパッケージ検査をウェハ構造のままで行え、個々の積層チップパッケージ全体を対象としたパッケージ検査の行いやすい構造を有している。したがって、積層半導体ウェハ110を用いても、積層チップパッケージの製造時間を短縮でき、積層チップパッケージの単位時間あたりに製造できる個数を増やすことができる。また、積層半導体ウェハ110は、積層半導体ウェハ100と同様の貫通電極17、18を有しているから、貫通電極の形成に要する時間を短縮できる。したがって、積層半導体ウェハ110でも、いっそうの製造時間の短縮によって単位時間あたりに製造できる個数を増やすことが可能である。さらに、積層半導体ウェハ110は、貫通孔35,36と同様の貫通孔85,86を有しているから、貫通孔85,86の形成に要する時間も短縮できる。そのため、積層半導体ウェハ110は、よりいっそう製造時間の短縮によって単位時間あたりに製造できる個数をよりいっそう増やせるようになっている。一方、配線電極75,76は延出端部15cc、16ccを有していないため配線電極15,16に比べると、貫通電極17,18との接触面積が縮小される。しかし、配線電極75,76の3つの内側面が貫通電極17,18に接触しているので、電極パッド75a、76aと貫通電極17,18との接触が実用上十分なレベルで確保されている。さらに、配線電極75,76の電極パッド75a,76a同士が互いに対峙しているから、積層半導体ウェハ110は、パッケージ検査の行いやすい構造となっている。第3の実施の形態続いて、図25、図26を参照して、本発明の第3の実施の形態に係る積層半導体ウェハ120について説明する。ここで、図25は積層半導体ウェハ120の2つのデバイス領域10の要部を示す平面図である。図26は製造途中の半導体ウェハ3の要部を示す斜視図である。積層半導体ウェハ120は、積層半導体ウェハ100と比較して半導体ウェハ3を用いて製造される点で相違している。積層半導体ウェハ120は、半導体ウェハ3が複数積層されている。半導体ウェハ3は半導体ウェハ1と比較して、配線電極15,16がそれぞれ電極パッド15a,16aを有してなく、ライン状端子部15b,16bだけを有している点で相違している。積層半導体ウェハ120は、積層半導体ウェハ100の貫通孔35,36と同様の貫通孔77A,78Aが複数形成され、各貫通孔77A,78Aの内側に貫通電極17,18が1本ずつ形成されている。また、図26は、製造途中の半導体ウェハ3を示しているので、貫通電極17が示されていない。貫通孔77Aは後に形成されるので、図26では点線で示されている。各貫通孔77Aは、積層半導体ウェハ100の貫通孔35と比較して、ライン状端子部15bの先端部15cが出現するように形成されている点で相違している。この積層半導体ウェハ120の場合、ライン状端子部15bの先端部15cが溝部21の内側に最も延出しているから、先端部15cが最端部である。積層半導体ウェハ120では、先端部15cがライン状端子部16bの図示しない先端部と互いに対峙している。以上のような積層半導体ウェハ120も、積層半導体ウェハ100と同様に、互いに離反している配線電極15,16を有し、隣接するデバイス領域10A、10Bが溝部内絶縁層22によって電気的に絶縁されている。そのため、積層半導体ウェハ120も、積層半導体ウェハ100と同様に、個々の積層チップパッケージごとのパッケージ検査をウェハ構造のままで行え、個々の積層チップパッケージ全体を対象としたパッケージ検査の行いやすい構造を有している。したがって、積層半導体ウェハ120を用いても、積層チップパッケージの製造時間を短縮でき、積層チップパッケージの単位時間あたりに製造できる個数を増やすことができる。また、積層半導体ウェハ120は、積層半導体ウェハ100と同様の貫通電極17、18を有しているから、貫通電極の形成に要する時間を短縮できる。したがって、積層半導体ウェハ120でも、いっそうの製造時間の短縮によって単位時間あたりに製造できる個数を増やすことが可能である。さらに、積層半導体ウェハ120は、貫通孔35,36と同様の貫通孔77A,78Aを有しているから、貫通孔77A,78Aの形成に要する時間も短縮できる。そのため、積層半導体ウェハ120は、よりいっそう製造時間の短縮によって単位時間あたりに製造できる個数をよりいっそう増やせるようになっている。一方、積層半導体ウェハ120は、電極パッド15a、16aを有していないため、積層半導体ウェハ100に比べると、配線電極15,16と貫通電極17,18との接触面積が縮小される。しかし、配線電極15および貫通電極17については、先端部15cが貫通電極17に接触しているので、配線電極15と貫通電極17との接触が確保されている。配線電極16および貫通電極18とについても同様である。その他の実施の形態図29を参照して、積層半導体ウェハ121について説明する。ここで、図29は、積層半導体ウェハ121を構成する半導体ウェハ4の2つのデバイス領域10の要部を示す平面図である。前述した各積層半導体ウェハでは、溝部を挟んで互いに同じ形状の配線電極例えば、配線電極15,16が形成されていたが、異なる形状の配線電極を形成することもできる。例えば、図29に示すように、配線電極16の代わりに配線電極76を形成した半導体ウェハ4を用いて積層半導体ウェハ121とすることもできる。一方、前述した各積層半導体ウェハでは、溝部を挟んで互いに同じ形状の配線電極例えば、配線電極15,16が互いに対峙するように形成されていた。図30に示す半導体ウェハ5を積層した積層半導体ウェハ122としてもよい。半導体ウェハ5は、配線電極15,16を有するが、配線電極15,16の位置がずらされ、互いに対峙しないようにして形成されている。しかしながら、積層半導体ウェハ122でも、配線電極15,16が互いに離反し、デバイス領域10A、10Bが絶縁されているため、個々の積層チップパッケージごとのパッケージ検査をウェハ構造のままで行える。以上の各実施の形態では、半導体ウェハ1等に溝部20,21が形成されていたが、溝部20が形成されてなく、溝部21だけが形成されていてもよい。この積層半導体ウェハの場合、半導体ウェハ1において複数の溝部21が一定間隔で複数本並び、溝部が互いに他の溝部と交差しないストライプ状に形成されている。また、溝部21がスクライブライブ3Bの一つ置きに沿って形成されていてもよい。以上の各実施の形態では、積層方向に重なった8つの共通配線電極によって積層電極群55が構成されている。ウェハテストは積層する前の各半導体ウェハ1を対象として、電気的な特性をチップ予定部単位に測定することによって行われる。そのようなウェハテストを行い各チップ予定部を対象として良否判定を行った結果、半導体ウェハ1の中に不良なチップ予定部が含まれている場合がある。しかしながら、積層チップパッケージ200は良品のチップ予定部だけを用いる必要がある。そのため、半導体ウェハ1の中に不良のチップ予定部が含まれているときは、そのチップ予定部については配線電極を形成しないようにすることが好ましい。この場合、ウェハテストの際、不良のチップ予定部の位置情報を保存しておき、基板製造工程において、その位置情報に応じたデバイス領域については配線電極を形成しないようにする。こうすることによって、不良のチップ予定部が積層チップパッケージの中に物理的には含まれるものの、電気的な接続の対象から不良のチップ予定部を除外することができる。また、不良のチップ予定部を含む積層チップパッケージを不良品として除外するようにしてもよい。この場合、不良のチップ予定部の位置情報とともに、不良のチップ予定部を含む半導体ウェハの識別情報を保存しておき、位置情報と識別情報とにしたがい、不良のチップ予定部を含む積層チップパッケージをパッケージ検査の段階で除外してもよい。以上の説明は、本発明の実施の形態についての説明であって、この発明の装置及び方法を限定するものではなく、様々な変形例を容易に実施することができる。又、各実施形態における構成要素、機能、特徴あるいは方法ステップを適宜組み合わせて構成される装置又は方法も本発明に含まれるものである。"