"第1の方向に直列接続された複数の第1のメモリセルを具備する第1のNANDセルユニットを有し、前記第1のメモリセルが、第1の半導体層と、前記第1の半導体層の上に形成された第1のゲート絶縁層と、前記第1のゲート絶縁層の上に形成された第1の浮遊ゲートとを有する第1のメモリセルアレイ層と、前記第1のメモリセルアレイ層の上に形成された第1の絶縁層と、前記第1の絶縁層の上に形成され、前記第1の方向に直列接続された複数の第2のメモリセルを具備する第2のNANDセルユニットを有し、前記第2のメモリセルが、第2の浮遊ゲートと、前記第2の浮遊ゲートの上に形成された第2のゲート絶縁層と、前記第2のゲート絶縁層の上に形成された第2の半導体層とを有する第2のメモリセルアレイ層と、前記第1の絶縁層を介して上下に位置する前記第1及び第2の浮遊ゲートの前記第1の方向の両側面にゲート間絶縁層を介して形成され、前記第1の方向と直交する第2の方向に延びる制御ゲートと、前記第1のNANDセルユニットの両端に位置し、前記第1の浮遊ゲートと同層に形成され、前記第1の半導体層と接続される下部コンタクトと、前記第2のNANDセルユニットの両端に位置し、前記第2の半導体層と前記下部コンタクトとを接続する上部コンタクトとを備える不揮発性半導体記憶装置であって、前記下部コンタクトは、前記第1のゲート絶縁層及び前記第1の半導体層表面に前記第2の方向に設けられた第1の溝を介して前記第1の半導体層に接続され、前記第1のNANDセルユニット同士を前記第2の方向に分離する第1の素子分離絶縁層を介して前記第1の半導体層と同一の周期で同一直線状に形成され、前記第1の浮遊ゲートと同一の素材を用いて形成されており、前記第2のNANDセルユニットの上に1又は複数の他のNANDセルユニットが積層されており、前記上部コンタクトは、前記他のNANDセルユニットの半導体層と接続されていることを特徴とする不揮発性半導体記憶装置。第1の方向に直列接続された複数の第1のメモリセルを具備する第1のNANDセルユニットを有し、前記第1のメモリセルが、第1の半導体層と、前記第1の半導体層の上に形成された第1のゲート絶縁層と、前記第1のゲート絶縁層の上に形成された第1の浮遊ゲートとを有する第1のメモリセルアレイ層と、前記第1のメモリセルアレイ層の上に形成された第1の絶縁層と、前記第1の絶縁層の上に形成され、前記第1の方向に直列接続された複数の第2のメモリセルを具備する第2のNANDセルユニットを有し、前記第2のメモリセルが、第2の浮遊ゲートと、前記第2の浮遊ゲートの上に形成された第2のゲート絶縁層と、前記第2のゲート絶縁層の上に形成された第2の半導体層とを有する第2のメモリセルアレイ層と、前記第1の絶縁層を介して上下に位置する前記第1及び第2の浮遊ゲートの前記第1の方向の両側面にゲート間絶縁層を介して形成され、前記第1の方向と直交する第2の方向に延びる制御ゲートと、前記第1のNANDセルユニットの両端に位置し、前記第1の浮遊ゲートと同層に形成され、前記第1の半導体層と接続される下部コンタクトと、前記第2のNANDセルユニットの両端に位置し、前記第2の半導体層と前記下部コンタクトとを接続する上部コンタクトとを備えることを特徴とする不揮発性半導体記憶装置。前記下部コンタクトは、前記第1のゲート絶縁層及び前記第1の半導体層表面に前記第2の方向に設けられた第1の溝を介して前記第1の半導体層に接続され、前記第1のNANDセルユニット同士を前記第2の方向に分離する第1の素子分離絶縁層を介して前記第1の半導体層と同一の周期で同一直線状に形成され、前記第1の浮遊ゲートと同一の素材を用いて形成されていることを特徴とする請求項2記載の不揮発性半導体記憶装置。前記第2のNANDセルユニットの上に1又は複数の他のNANDセルユニットが積層されており、前記上部コンタクトは、前記他のNANDセルユニットの半導体層と接続されていることを特徴とする請求項2記載の不揮発性半導体記憶装置。第1の半導体層の上に第1のゲート絶縁層及び第1のゲート形成層を形成し、前記第1のゲート形成層、前記第1のゲート絶縁層及び前記第1の半導体層に第1の方向と直交する第2の方向に延びる第1の溝を形成し、前記第1のゲート形成層及び前記第1の溝から露出した前記第1の半導体層表面に第2のゲート形成層を形成し、前記第2のゲート形成層、前記第1のゲート形成層、前記第1のゲート絶縁層及び前記第1の半導体層に前記第2方向に所定の周期で前記第1方向に延びる第2の溝を形成し、前記第2の溝に第1の素子分離絶縁層を埋め込むと共に前記第1のゲート形成層及び前記第1の素子分離絶縁層の上に第1の絶縁層を形成し、前記第1の絶縁層の上に第3のゲート形成層を形成し、前記第3のゲート形成層、前記第1の絶縁層、前記第2のゲート形成層及び前記第1のゲート形成層に前記第2の方向に延びる複数の第3の溝を形成して前記第1及び第2のゲート形成層に第1の浮遊ゲート、第1の選択ゲート及び下部コンタクトを形成し、前記第3の溝にゲート間絶縁層を形成した後、前記第3の溝に制御ゲートを埋め込むことを特徴とする不揮発性半導体装置の製造方法。前記第3の溝に制御ゲートを埋め込んだ後、前記第1の選択ゲートに対応する位置の前記第3のゲート形成層、前記第1の絶縁層及び前記第2のゲート形成層に、前記第1のゲート絶縁層との間に前記第1のゲート形成層が残るように前記第2の方向に延びる第4の溝を形成し、前記第4の溝に第1の選択ゲート線、第2の絶縁層及び第2の選択ゲート線を、前記第1の絶縁層と前記第2の絶縁層が前記第1方向に連続するように順次埋め込み、前記第3のゲート形成層及び前記制御ゲートの上に第2のゲート絶縁層及び第2の半導体層を形成し、前記第2の半導体層、前記第2のゲート絶縁層及び前記第3のゲート形成層に前記第2の方向に所定周期で前記第1の方向に延びる第5の溝を形成して前記第3のゲート形成層に第2の浮遊ゲート、第2の選択ゲート及び上部コンタクト層を形成し、前記第2の半導体層、前記第2のゲート絶縁層、前記上部コンタクト層、前記第1の絶縁層及び前記下部コンタクトにビアホールを形成し、前記ビアホールに上部コンタクトを埋め込むことを特徴とする請求項5記載の不揮発性半導体装置の製造方法。本発明は、製造の容易な不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。実施形態に係る不揮発性半導体記憶装置は、第1の方向に直列接続された複数の第1のメモリセルを具備する第1のNANDセルユニットを有し、第1のメモリセルが、第1の半導体層と、第1の半導体層の上に形成された第1のゲート絶縁層と、第1のゲート絶縁層の上に形成された第1の浮遊ゲートとを有する第1のメモリセルアレイ層と、第1のメモリセルアレイ層の上に形成された第1の絶縁層と、第1の絶縁層の上に形成され、第1の方向に直列接続された複数の第2のメモリセルを具備する第2のNANDセルユニットを有し、第2のメモリセルが、第2の浮遊ゲートと、第2の浮遊ゲートの上に形成された第2のゲート絶縁層と、第2のゲート絶縁層の上に形成された第2の半導体層とを有する第2のメモリセルアレイ層と、第1の絶縁層を介して上下に位置する第1及び第2の浮遊ゲートの第1の方向の両側面にゲート間絶縁層を介して形成され、第1の方向と直交する第2の方向に延びる制御ゲートと、第1のNANDセルユニットの両端に位置し、第1の浮遊ゲートと同層に形成され、第1の半導体層と接続される下部コンタクトと、第2のNANDセルユニットの両端に位置し、第2の半導体層と下部コンタクトとを接続する上部コンタクトとを備える。以下、添付の図面を参照して実施の形態について説明する。[第1の実施形態][基本となるメモリセルアレイ構造]まず、第1の実施形態の説明に先立ち、本実施形態に係る不揮発性半導体記憶装置の基本となるNAND型フラッシュメモリのメモリセル構造について説明する。本実施形態では、浮遊ゲートと制御ゲートのカップリングを確保するセル構造の一つとしてスタックゲート構造でなく、浮遊ゲートの両側面に制御ゲートを埋め込んで、浮遊ゲートとその両側の制御ゲートとをカップリングさせるゲート構造を有する。図55は、この構造を採用した比較例のNAND型フラッシュメモリのメモリセルアレイ1の構造を示す図、図56は同メモリセルアレイ1の等価回路図である。メモリセルアレイ50は、電気的書き換え可能なM個の不揮発性メモリセルMC0-MCM-1が直列接続されたNANDストリングと、このNANDストリングの両端に接続される選択ゲートトランジスタS1,S2を備えるNANDセルユニットNUが複数配列されている。NANDセルユニットNUの一端選択ゲートトランジスタS1側はビット線BLに、他端選択ゲートトランジスタS2側は共通ソース線CELSRCに接続される。選択ゲートトランジスタS1、S2のゲート電極は選択ゲート線SGD、SGSに接続される。また、メモリセルMC0~MCM-1の両側に配置された制御ゲート電極はそれぞれワード線WL0~WLMに接続されている。ビット線BLは、センスアンプ回路60に接続され、ワード線WL0~WLM及び選択ゲート線SGD、SGSは、ロウデコーダ回路70に接続されている。基板に形成されたp型ウェル51にはメモリセルMCを構成するMOSFETのソース、ドレインとして機能するn型拡散層52が形成されている。またウェル51の上にはトンネル絶縁膜として機能するゲート絶縁膜53を介して浮遊ゲートFG54が形成され、この浮遊ゲート54の両側面にはゲート間絶縁層IPD55を介して制御ゲートCG56が形成されている。制御ゲート56は、ワード線WLを構成する。また、選択ゲートトランジスタS1、S2は、ウェル51の上にゲート絶縁層53を介して選択ゲート57を有している。選択ゲート57は、選択ゲート線SGS,SGDを構成する。メモリセルMCと選択ゲートトランジスタS1,S2とは、隣接するもの同士でドレインおよびソースを共有する形でNAND接続されている。1つのメモリセルMCに1ビットのデータが記憶される1ビット/セルの場合、NANDセルユニットNUに交差するワード線WLに沿って形成されるメモリセルMCに1ページのデータが記憶される。また、1つのメモリセルMCに2ビットのデータが記憶される2ビット/セルの場合、ワード線WLに沿って形成されるメモリセルMCに、2ページ上位ページUPPER、下位ページLOWERのデータが記憶される。1つのブロックBLKは、ワード線WLを共有する複数のNANDセルユニットNUを含む。1つのブロックBLKは、データ消去動作の一単位を形成する。1つのメモリセルアレイ1において1つのブロックBLK中のワード線WLの数は、M1本であり、1ブロック中のページ数は、2ビット/セルの場合、M×2=128ページとなる。書き込み対象のメモリセルMCにデータを書き込む場合には、浮遊ゲート54の両側の制御ゲート56の電圧を所定の書き込み電圧まで引き上げ、その両側から両端までの制御ゲート56が交互に低電圧及び高電圧となるように順次電圧値を低くしていくことにより、非選択メモリセルに誤書き込みが生じるのを防止する。[第1の実施形態のメモリセルアレイ構造]次に、第1の実施形態に係るメモリセルアレイ構造について説明する。図1は、第1の実施形態に係るメモリセルアレイ構造の斜視図、図2は図1のGCゲート方向から見た断面図、図3は図2のA-A′,B-B′及びC-C′の各線で切断し、図1のAAアクティブエリア方向から見た断面図である。なお、内部構造を視認可能とするために、一部構成を省略して図示している。このメモリセルアレイ構造は、図55に示した、メモリセルアレイ構造を上下反転させて積層すると共に、上下のメモリセルアレイ層で制御ゲートを共有するようにしたものである。すなわち、図1に示すように、絶縁体のベース30の上に、チャネルを形成するボディとなる第1の半導体層11及び第2の半導体層21が上下に配置され、その間に第1のゲート絶縁層12を介して第1の半導体層11の上面に対向する第1の浮遊ゲート13と第2のゲート絶縁層22を介して第2の半導体層21の下面に対向する第2の浮遊ゲート23が第1の絶縁層31を介して上下に積層されている。これら半導体層11,21、ゲート絶縁層12,22及び浮遊ゲート13,23は、図3aのA-A′断面からも明らかなように、AA方向第1の方向に延びる層間絶縁層15,25を介してGC方向第2の方向に互いに絶縁分離されている。浮遊ゲート13,23の積層構造体は、NAND配列を形成するように、半導体層11,21に沿ってAA方向に所定周期で複数形成されている。各浮遊ゲート13,23の積層体のAA方向の両側には、ゲート間絶縁層IPD:インターポリ絶縁層32を介してGC方向に延びる制御ゲート33が形成されている。制御ゲート33は、上下の浮遊ゲート13,23に側面からカップリングするように、これら浮遊ゲート13,23に共通に設けられている。制御ゲート33と第2のゲート絶縁層22との間には、マスク材33mが設けられている。そして、下側の第1の半導体層11、第1のゲート絶縁層12、第1の浮遊ゲート13、ゲート間絶縁層32及び制御ゲート33が、下側の第1のメモリセルMC1の構成に含まれる。また、上側の第2の半導体層21、第2のゲート絶縁層22、第2の浮遊ゲート23、ゲート間絶縁層32及び制御ゲート33が、上側の第2のメモリセルMC2の構成に含まれる。浮遊ゲート13,23の積層構造体の配列方向の両端の制御ゲート33に隣接する位置には、選択ゲートトランジスタS11,S12,S21,S22を形成する第1の選択ゲート16及び第2の選択ゲート26が配置されている。これら選択ゲート16,26は、第1の絶縁層31を介して上下に積層され、それぞれゲート絶縁層12,22を介して半導体層11,21に対向している。第1の選択ゲート16にはGC方向に延びる第1の選択ゲート線17が埋め込まれ、第2の選択ゲート26にはGC方向に延びる第2の選択ゲート線27とマスク材27mとが埋め込まれている。これら選択ゲート線17,27は、層間絶縁層34を介して互いに絶縁分離されている。そして、下側の第1のNANDセルユニットNU1には下側のNAND接続されたメモリセルMC1と選択ゲートトランジスタS11,S21を含み、第1のメモリセルアレイ層10は第1の素子分離絶縁層15を介してGC方向に配列された複数のNANDセルユニットNU1を含む。また、上側の第2のNANDセルユニットNU2には上側のNAND接続されたメモリセルMC2と選択ゲートトランジスタS12,S22を含み、第2のメモリセルアレイ層20にはGC方向に配列された複数のNANDセルユニットNU2を含む。以上の構成によれば、図4に等価回路を示すように、上下のNANDセルユニットNU1,NU2の上下に対応するメモリセルMC1,MC2の浮遊ゲート13,23は、両側のワード線WLとのカップリングによって同時に駆動され、共通のビット線BLと接続される。これに対し、選択ゲートトランジスタS11~S22は、上下のビット線BLに対してそれぞれ独立して設けられ、いずれか一方が選択状態にされることにより、NANDセルユニットNU1,NU2を選択的にアクティブにすることができる。[コンタクト]NANDセルユニットNU1,NU2の一端の半導体層11,21には、これらに共通の上下に延びて図示しないビット線BLにつながるビット線コンタクト35が形成されている。また、NANDセルユニットNU1,NU2の他端の半導体層11,21には、これらに共通の上下に延びて図示しないソース線につながるソース線コンタクト36が形成されている。更に、制御ゲート33の端部にはワード線コンタクト37が形成され、選択ゲート線17,27の端部には選択ゲート線コンタクト38が接続されている。ビット線コンタクト35は下部コンタクト35a及び上部コンタクト35bを備える。同様に、ソース線コンタクト36も下部コンタクト36a及び上部コンタクト36bを備える。下部コンタクト35a,36aは、第1のゲート絶縁層12に設けられた第1の溝81を介して第1の半導体層11に接続されている。本実施形態における下部コンタクト35a,36aは、後述のとおり第1の浮遊ゲート13及び第1の選択ゲート16と同時に形成される。従って、下部コンタクト35a,36aと第1の半導体層11のGC方向における幅は略一致している。又、下部コンタクト35a,36aは第1の浮遊ゲート13と同一の素材を用いて形成されており、第1の素子分離絶縁層15を介して第1の半導体層と同一の間隔、同一の周期で同一直線状に形成されている。又、上部コンタクト35b,36bは、第2の半導体層21、第2のゲート絶縁層22、第1の絶縁層31を貫通し、下部コンタクト35a,36aの上部に接続する様に形成されている。なお、上部コンタクト35b,36bも第1の浮遊ゲート13と同一素材を用いて形成されている。[第1の実施形態のメモリセルアレイ構造の製造方法]次に、本実施形態のメモリセルアレイ構造の製造方法について説明する。まず、周辺回路領域の形成は、幾つかのバリエーションが考えられるが、バルクのシリコン基板上に作り込む場合、周辺回路を先に形成する必要がある。この際、同時にバルクのシリコン基板上に本実施形態のメモリセルアレイを同時形成しても良い。本実施の形態は、シリコン基板上にNANDセルユニットNU1、NU2が形成される例について説明する。周辺回路トランジスタの形成方法は、一般的な方法と同一である。すなわち、まず、シリコン基板上にチャネル形成、ゲート酸化膜LowVoltage酸化膜とHighVoltage酸化膜の両者を形成、ゲート電極およびAAアクティブエリア加工マスク材を積層した後、STI溝を形成する。次にSTI溝を埋め込んだ後、GCゲート加工マスク材を積層し、GC電極加工、サイドウォール絶縁膜の形成を行った後、ソースドレイン拡散層を形成、GC間絶縁膜を埋め込み、平坦化する。周辺回路形成した後、この上層に本実施形態のメモリセルアレイを作り込む。図5~図24は、本実施形態に係るメモリセルアレイの形成方法を示す図である。まず、図5に示すように、図示しないシリコン基板上にSiO2を用いた絶縁層30Aを形成し、その上にポリシリコンを用いた第1の半導体層11A、SiO2を用いた第1のゲート絶縁層12A、ポリシリコンを用いた第1のゲート形成層13aAを順次積層する。チャネルボディとなる第1の半導体層11Aは、基本的にはポリシリコンを用いて形成しているが、単結晶シリコンを用いても良い。本実施形態ではチャネルボディにポリシリコンを用い、SOI構造とすることにより、シリコン基板にSTIを形成する必要が無く、より積層化に向いたセル構造とすることが可能である。ゲート絶縁層12Aの形成は、ポリシリコンを用いた半導体層11A上のため、熱酸化膜ではなく、CVDChemicalVaporDepositionやALDatomiclayerdeposition酸化膜を用いる。なお、第1の半導体層11Aは、上記のように成膜で形成しているが、シリコン基板をそのまま利用しても良い。次に、図6に示す通り、第1のゲート形成層13aA、第1のゲート絶縁層12A及び第1の半導体層11A表面に、GC方向に延びる第1の溝81を設ける。次に、図7に示す通り、第1のゲート形成層13aA、及び第1の半導体層11A表面のうち第1の溝81によって露出した部分に第2のゲート形成層13bAを形成する。第2のゲート形成層13bAまで形成した後は、図8に示す通り、その上にAAパターン加工用の例えばSiN、SiO2を用いたマスク材41,42をパターン形成する。次に、図9に示す通りマスク材41,42を用いたRIEReactiveIonEtchingによって、積層体を絶縁層30Aの下まで選択的にエッチングして第2の溝を設け、AAパターンを加工する。これにより、浮遊ゲート形成層13B、第1のゲート絶縁層12、第1の半導体層11及び絶縁層30が形成される。次に、図10に示すように、AAパターン加工により形成された溝にSiO2を用いた第1の素子分離絶縁層15を埋め、第1のゲート形成層13Bを形成するポリシリコンをストッパとしてCMPChemicalMechanicalPolishingによる平坦化を行い、更にエッチバックによって第1の素子分離絶縁層15の上面を後退させる。次に、図11に示すように、第1の素子分離絶縁層15及び第1のゲート形成層13Bの上に上層と下層とを分離する第1の絶縁層31を形成し、その上にポリシリコンを用いた第3のゲート成形層23Aを形成する。続いて、図12に示すように、第3のゲート形成層23Aの上に、GCパターン加工用の例えばSiN、SiO2を用いたマスク材43,44をパターン形成する。そして、図13に示すように、マスク材43,44を用いたRIEによって、積層体をゲート絶縁層12の上まで選択的にエッチングして第3の溝を形成し、GCパターンを形成する。これにより、第1の浮遊ゲート13、第3のゲート形成層23B、第1の選択ゲート形成層16A、第2の選択ゲート形成層26A、下部コンタクト35a及び36aが形成される。このGCパターン加工は、下層のゲート絶縁層12と高い選択比を有するエッチングにより行い、下層の半導体層11をエッチングしないようにする事が望ましい。続いて、図14に示すように、SiO2を用いたゲート間絶縁層IPD32を成膜したのち、GCパターン間に制御ゲート形成層33Aを埋め込む。制御ゲート形成層33Aとしては、ポリシリコン又はメタルWなど、メタルシリサイドWSiなどを用いることができる。次に、図15に示すように、制御ゲート形成層33Aに対し、RIEにてエッチバックを行うことで、制御ゲート33及び補助ゲート91e~94eを形成する。その上に図16に示すように、CVD酸化膜や塗布酸化膜などを用いたマスク材33mを埋め込み、SiNを用いたマスク43をストッパとしてCMPにて上面を平坦化する。さらにその後、選択ゲート形成層16A,26Aや図示しないロウデコーダ部のトランジスタを形成するため、EIEtchingInterPoly溝に相当する選択ゲート溝加工をRIEなどにより行い、図17に示すように、第2の選択ゲート形成層26B、層間絶縁層31及び第1の選択ゲート16に至る第4の溝17Aを形成する。次に、上層セル、下層セルのそれぞれに独立した選択ゲートトランジスタS11~S22を形成するために、図18に示すように、選択ゲート溝17Aに第1の選択ゲート線17、第2の絶縁層34及び第2の選択ゲート線27を、埋め込みとエッチバックとを繰り返しながら順次形成していく。選択ゲート線17,27としては、制御ゲート33及び補助ゲート91e~94eと同様、ポリシリコン又はメタルWなど、メタルシリサイドWSiなどを用いることができる。第2の選択ゲート線27の上のエッチバックされた部分には、キャップ絶縁層27mが埋め込まれ、その上面はマスク材43をストッパとするCMPにより平坦化される。図19a,b,cは、図18のそれぞれA-A′断面、B-B′断面、C-C′断面である。次に、図20に示すように、第3のゲート形成層23BをストッパとしてCMPによる平坦化を実施し、その上にSiO2を用いた第2のゲート絶縁層22A、ポリシリコンを用いた第2の半導体層21Aを順次成膜する。尚、CMPは、制御ゲート33をストッパとして行っても良い。図21a,b,cは、図20のそれぞれA-A′断面、B-B′断面、C-C′断面である。続いて、図22に示すように、上層の第2の半導体層21A、第2のゲート絶縁層22A、第3のゲート形成層23B及び第2の選択ゲート形成層26Bに対してAAパターン加工を行うため、第2の半導体層21Aの上にAAパターン加工用のSiNを用いたマスク材45をパターン形成し、RIEにてAAパターン加工を行う。図23a,b,cは、図22のそれぞれA-A′断面、B-B′断面、C-C′断面である。以上の工程で、第2の浮遊ゲート23が形成されると共に、この第2の浮遊ゲート23に対して第1のゲート絶縁層22及び第2の半導体層21が自己整合的に形成される。次に、上層のAAパターンの溝に第2の素子分離絶縁層25図1、図3を埋め込む。最後に、図24に示すように、第2の半導体層21、第2のゲート絶縁層22、上部コンタクト層37、第1の絶縁層31及び下部コンタクト35a,36aにビアホール82を形成し、形成したビアホール82に上部コンタクト35b,36bを埋め込む。ビアコンタクト形成の際には、ビアホール82は第1の絶縁層31を貫通し、下部のコンタクト35a,36aの上面が露出する様に設ける。このようなコンタクト形成方法によれば、下部コンタクト35a,36a自体は、第1の浮遊ゲート13の形成プロセスで形成でき、CG方向に自己整合され、その上面の面積も広い。このため、第2の半導体層21から第1の半導体層11まで一気に貫通するビアホールを設ける方法と比較して、精密なアライメントを必要とせず、ビアホールの形成も容易である。このようなコンタクト形成方法は、更なる積層化に適した方法と言える。この点を、次の第2の実施形態で詳しく述べる。[第2の実施形態][第2の実施形態のメモリセルアレイ構造]次に、第2の実施形態に係るメモリセルアレイ構造について説明する。第1の実施形態においてはNANDセルユニットNU1及びNU2が上下反転されて積層された構成を有していたが、図25及び図26に示す通り、更に複数層のメモリセルアレイを積層することも可能である。本実施形態に係る不揮発性半導体記憶装置は、第1の実施形態に示したメモリセルアレイが絶縁層130を介して積層されている。尚、図25及び図26においては第1のメモリセルアレイ層10及び第2のメモリセルアレイ層20の上に、第3のメモリセルアレイ層110及び第4のメモリセルアレイ層120を積層しているが、更に複数層積層することも可能である。[第2の実施形態のメモリセルアレイ構造の製造方法]次に、本実施形態のメモリセルアレイ構造の製造方法について説明する。本実施形態に係るメモリセルアレイの製造方法は、図20及び図21に示す工程までは第1の実施形態と同様である。図20及び図21に示す構造が製造された後に、図27に示す通り、第2の半導体層21Aの上に、SiO2を用いた絶縁層130Aを形成し、その上にポリシリコンを用いた第3の半導体層111A、SiO2を用いた第3のゲート絶縁層112A、ポリシリコンを用いた第4のゲート形成層113aAを順次積層する。チャネルボディとなる第3の半導体層111Aは、基本的にはポリシリコンを用いて形成しているが、単結晶シリコンを用いても良い。ゲート絶縁層112Aの形成は、ゲート絶縁層12Aの形成時と同様に、熱酸化膜ではなく、CVDChemicalVaporDepositionやALDatomiclayerdeposition酸化膜を用いる。この実施形態では、ビット線コンタクト135には、下部コンタクト35a、中間コンタクト135a及び上部コンタクト135bを含む。また、ソースコンタクト136には、下部コンタクト36a、中間コンタクト136a及び上部コンタクト136bを含む。次に、図28に示す通り、第4のゲート形成層113aA、第3のゲート絶縁層112A、第3の半導体層111A表面に、GC方向に延びる第5の溝181を形成し、更に第5の溝181の底面にビアホール182を形成する。この際、ビアホール182は絶縁層130A、第2の半導体層21A、第2のゲート絶縁膜22A、上部コンタクト層37及び第1の絶縁層31を貫通し、下部コンタクト35a,36aの上面が露出する様に設ける。次に、図29に示す通り、第4の浮遊ゲート形成層113aA、第3の半導体層111A表面のうち第5の溝181によって露出した部分及び下部コンタクト35a,36aのビアホール182によって露出した部分に第5のゲート形成層113bAを形成する。第5のゲート形成層113bAのうち、ビアホール182に埋め込まれた部分及び第5の溝181に埋め込まれた部分は中間コンタクト135aA,136aAとなる。第5のゲート形成層113bAまで形成した後は、図30に示す様に、その上にAAパターン加工用の例えばSiN、SiO2を用いたマスク材141,142をパターン形成する。マスク材141,142を用いたRIEReactiveIonEtchingによって、積層体を第3の浮遊ゲート形成層23Bの下まで選択的にエッチングして第6の溝を設け、図31に示すように、AAパターンを加工する。これにより、第5のゲート形成層113B、第3のゲート絶縁層112、第3の半導体層111、絶縁層130、第2の半導体層21、第2の絶縁層22、第2の浮遊ゲート23及び中間コンタクト135aB、136aBが形成される。次に、図32に示すように、AAパターン加工により形成された第6の溝をSiO2を用いた第3の素子分離絶縁層115で埋め、第5のゲート形成層113Bを形成するポリシリコンをストッパとしてCMPChemicalMechanicalPolishingによる平坦化を行い、更にエッチバックによって第3の素子分離絶縁層115の上面を後退させる。次に、図33に示すように、第3の素子分離絶縁層115及び第5のゲート形成層113Bの上に上層と下層とを分離する第3の絶縁層131を形成し、その上にポリシリコンを用いた第6のゲート成形層123Aを形成する。続いて、図34に示すように、第6のゲート形成層123Aの上に、GCパターン加工用の例えばSiN、SiO2を用いたマスク材143,144をパターン形成する。そして、図35に示すように、マスク材143,144を用いたRIEによって、積層体を第3のゲート絶縁層112の上まで選択的にエッチングし、GCパターンを形成する。これにより、第3の浮遊ゲート113、第6のゲート形成層123B、第3の選択ゲート形成層116A、第4の選択ゲート形成層126A及び中間コンタクト135a、136aが形成される。このGCパターン加工は、第3のゲート絶縁層112と高い選択比を有するエッチングにより行い、第3の半導体層111をエッチングしないようにする事が望ましい。続いて、図36に示すように、SiO2を用いたゲート間絶縁層IPD132を成膜したのち、GCパターン間に制御ゲート形成層133Aを埋め込む。制御ゲート形成層133Aとしては、ポリシリコン又はメタルWなど、メタルシリサイドWSiなどを用いることができる。次に、図37に示すように、制御ゲート形成層133Aに対し、RIEにてエッチバックを行うことで、制御ゲート133及び補助ゲート191e~194eを形成する。その上に図38に示すように、CVD酸化膜や塗布酸化膜などを用いたマスク材133mを埋め込み、SiNを用いたマスク143をストッパとしてCMPにて上面を平坦化する。さらにその後、選択ゲート形成層116A,126Aを形成するため、EIEtchingInterPoly溝に相当する選択ゲート溝加工をRIEなどにより行い、図39に示すように、第4の選択ゲート形成層126A、第3の絶縁膜131及び第3の選択ゲート形成層116Aに至る第8の溝117Aを形成する。又、この工程によって、第4の選択ゲート形成層126B及び第3の選択ゲート116が形成される。次に、図40に示すように、上層セル、下層セルのそれぞれに独立した選択ゲートトランジスタを形成するために、選択ゲート溝117Aに第3の選択ゲート線117、層間絶縁層134及び第4の選択ゲート線127を、埋め込みとエッチバックとを繰り返しながら順次形成していく。選択ゲート線117,127としては、制御ゲート133及び補助ゲート191e~194eと同様、ポリシリコン又はメタルWなど、メタルシリサイドWSiなどを用いることができる。第4の選択ゲート線127の上のエッチバックされた部分には、キャップ絶縁層127mが埋め込まれ、その上面はマスク材143をストッパとするCMPにより平坦化される。図41a,b,cは、図40のそれぞれA-A′断面、B-B′断面、C-C′断面である。次に、図42に示すように、第6のゲート形成層123BをストッパとしてCMPによる平坦化を実施し、その上にSiO2を用いた第4のゲート絶縁層122A、ポリシリコンを用いた第4の半導体層121Aを順次成膜する。図43a,b,cは、図42のそれぞれA-A′断面、B-B′断面、C-C′断面である。続いて、図44に示すように、上層の第4の半導体層121A、第4のゲート絶縁層122A、第6のゲート形成層123B及び第4の選択ゲート形成層126Bに対してAAパターン加工を行うため、第4の半導体層121Aの上にAAパターン加工用のSiNを用いたマスク材145をパターン形成し、RIEにてAAパターン加工を行う。図45a,b,cは、図44のそれぞれA-A′断面、B-B′断面、C-C′断面である。以上の工程で、第4の浮遊ゲート123が形成されると共に、この第4の浮遊ゲート123に対して第1のゲート絶縁層122及び第4の半導体層121が自己整合的に形成される。次に、上層のAAパターンの溝に第4の素子分離絶縁層125図26を埋め込む。最後に、図46に示す様に、第4の半導体層121、第4のゲート絶縁層122、上部コンタクト層137、第3の絶縁層131及び中間コンタクト135a,136aにビアホール182を形成し、形成したビアホール182に上部コンタクト135a,136aを埋め込む。ビアコンタクト形成の際には、ビアホール182は第3の絶縁層131を貫通し、中間コンタクト135a,136aの上面が露出する様に設ける。複数層のメモリセルアレイを積層する場合、単に一気に貫通するビアホールを設ける方法ではアライメントの精度及びビアコンタクトの形成が、更に困難を極める。本実施形態においては各層ごとに順次ビアコンタクトを形成している為、メモリセルアレイの容易な製造が可能となる。尚、上記手法によって製造されたメモリセルアレイにおいては、第2のセルアレイ層20の、第1の実施形態で言うところの上部コンタクト35b及び36bが中間コンタクト135a及び136aの下部として、第3のセルアレイ層110の、第1の実施形態で言うところの下部コンタクト35a及び36aが中間コンタクト135a及び136aの上部として、一体化されて形成している。従って、単に全ての各層ごとに順次ビアコンタクトを形成する手法と比較して、少ない工程数で製造が可能となる。尚、更に複数層のメモリセルアレイを形成する場合には、図42及び図43に示す構造を製造し、更に図27を用いて説明した工程から図42及び図43を用いて説明した工程までを繰り返し行えば良い。[第3の実施形態][第3の実施形態のメモリセルアレイ構造]次に、第3の実施形態に係るメモリセルアレイ構造について説明する。第2の実施形態においては、絶縁層を介して第1の実施形態に係るメモリセルアレイを複数層積層した様な構造を有していたが、図47~48に示す通り、絶縁層を介さず、第2の半導体層21を第3のセルアレイ層110と共有し、第3の半導体層としても使用可能に構成することも可能である。又、本実施形態に係るメモリセルアレイも、当然3層以上層積層することが可能である。[第3の実施形態のメモリセルアレイ構造の製造方法]次に、本実施形態のメモリセルアレイ構造の製造方法について説明する。本実施形態に係るメモリセルアレイの製造方法は、図20及び図21に示す工程までは第1の実施形態と同様である。図20及び図21に示す構造が製造された後に、図49に示す通り、第2の半導体層21Aの上に、SiO2を用いた第3のゲート絶縁層112A、ポリシリコンを用いた第4のゲート形成層113aAを順次積層する。ゲート絶縁層112Aの形成は、第1及び第2の実施形態と同様に、熱酸化膜ではなく、CVDChemicalVaporDepositionやALDatomiclayerdeposition酸化膜を用いる。本実施形態においても、第2の実施形態と同様に、ビット線コンタクト135には、下部コンタクト35a、中間コンタクト135a及び上部コンタクト135bを含む。又、ソースコンタクト136には、下部コンタクト36a、中間コンタクト136a及び上部コンタクト136bを含む。次に、図50に示す通り、第4のゲート形成層113aA、第3のゲート絶縁層112A、第2の半導体層21A表面に、GC方向に延びる第5の溝181を形成し、更に第5の溝181の底面にビアホール182を形成する。この際、ビアホール182は第1の絶縁層31を貫通し、下部コンタクト35a,36aの上面が露出する様に設ける。次に、図51に示す通り、第4の浮遊ゲート形成層113aA、第2の半導体層21A表面のうち第5の溝181によって露出した部分及びコンタクト35a,36aのビアホール182によって露出した部分に第5のゲート形成層113bAを形成する。第5のゲート形成層113bAまで形成した後は、図52に示す様に、その上にAAパターン加工用の例えばSiN、SiO2を用いたマスク材141,142をパターン形成する。マスク材141,142を用いたRIEReactiveIonEtchingによって、積層体を第3の浮遊ゲート形成層23Bの下まで選択的にエッチングして第6の溝を設け、図53に示すように、AAパターンを加工する。これにより、第5のゲート形成層113B、第3のゲート絶縁層112、第2の半導体層21、第2の絶縁層22及び第2の浮遊ゲート23が形成される。次に、図54に示すように、AAパターン加工により形成された第6の溝をSiO2を用いた第3の素子分離絶縁層115で埋め、第5のゲート形成層113Bを形成するポリシリコンをストッパとしてCMPChemicalMechanicalPolishingによる平坦化を行い、更にエッチバックによって第3の素子分離絶縁層115の上面を後退させる。これ以降は、第2の実施形態の製造工程のうち、図33~図46を用いて説明した部分とほぼ同様の工程によって製造する。上記方法によれば、上記積層構造のメモリセルアレイにおいても、各セルアレイ層同士に容易にコンタクトを形成することが可能である。[その他の実施形態]以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"