ビット線と、前記ビット線に接続されるメモリ要素と、前記メモリ要素がアクティブ状態とされる直前の所定期間だけ前記ビット線に所定電圧を印加するプリチャージ回路と、を有することを特徴とする半導体記憶装置。前記メモリ要素は、メモリセルまたはローカルセンスアンプであることを特徴とする請求項1に記載の半導体記憶装置。メモリセルと、前記メモリセルの選択信号を生成するドライバと、を有し、前記ドライバは、入力信号に応じて前記選択信号を生成する選択信号生成部と、前記入力信号またはこれに準ずる論理信号に応じて前記選択信号生成部の駆動電圧を可変制御する駆動電圧選択部と、を含むことを特徴とする半導体記憶装置。前記選択信号生成部は、バッファまたはインバータであることを特徴とする請求項3に記載の半導体記憶装置。メモリアレイと、前記メモリアレイの動作確認テストを行うテスト回路と、を有し、前記テスト回路は、NG判定されたアドレスの総数をカウントするNGアドレス数カウンタ、NG判定されたアドレスに関する情報を保持するNGアドレスラッチ、NG判定されたビットに関する情報を保持するNGビットラッチ、及び、外部信号に応じて前記動作確認テストのテストパターンを複数候補の中から選択するテストパターン選択部、のうち、少なくとも一つを含むことを特徴とする半導体記憶装置。前記テストパターン選択部は、複数のテストパターンを順次切り替えながら選択することを特徴とする請求項5に記載の半導体記憶装置。複数のメモリセルと、前記複数のメモリセルが各々接続される第1ビット線及び第2ビット線と、前記第1ビット線と前記第2ビット線との電圧差に応じた出力信号を生成するセンスアンプと、前記第1ビット線及び前記第2ビット線に外部から任意のテスト電圧を印加するための第1パッド及び第2パッドと、を有することを特徴とする半導体記憶装置。前記第1パッド及び前記第2パッドは、それぞれ、前記メモリセルと同一プロセスで形成されたダミーメモリセルを介して、前記第1ビット線及び前記第2ビット線に接続されていることを特徴とする請求項7に記載の半導体記憶装置。メモリアレイと、前記メモリアレイの動作タイミングを制御するタイミング制御部と、前記タイミング制御部を介して前記メモリアレイの動作タイミングを変化させながら前記メモリアレイの動作確認を行うテスト回路と、を有することを特徴とする半導体記憶装置。前記タイミング制御部は、前記メモリアレイの動作タイミングを固定するためのトリミング回路を含むことを特徴とする請求項9に記載の半導体記憶装置。しかしながら、従来の半導体記憶装置では、その高付加価値化を実現する上で解決すべき種々の課題があった。例えば、従来の半導体記憶装置では、1メモリセルの非アクティブ時非選択時に定常的なリーク電流が発生する、2メモリセルの駆動トランジスタに定常的な電圧ストレスが加わる、3不良解析に長時間を要する、4不良原因の切り分けやアナログ特性評価を行うことができない、或いは、5メモリセルの駆動タイミングと歩留り不良発生率との相関関係を容易に知ることができない、といった種々の課題があった。本発明は、本願の発明者により見出された上記の問題点に鑑み、半導体記憶装置の高付加価値化を実現することを目的とする。<第1の技術的特徴>本明細書中に開示されている第1の技術的特徴は、主として、上記の課題1を解決するための手段となり得る。上記第1の技術的特徴を備えた半導体記憶装置は、ビット線と、前記ビット線に接続されるメモリ要素と、前記メモリ要素がアクティブ状態とされる直前の所定期間だけ前記ビット線に所定電圧を印加するプリチャージ回路と、を有する構成第1-1の構成とされている。なお、上記第1-1の構成から成る半導体記憶装置において、前記メモリ要素は、メモリセルまたはローカルセンスアンプである構成第1-2の構成にするとよい。<第2の技術的特徴>本明細書中に開示されている第2の技術的特徴は、主として、上記の課題2を解決するための手段となり得る。上記第2の技術的特徴を備えた半導体記憶装置は、メモリセルと、前記メモリセルの選択信号を生成するドライバと、を有し、前記ドライバは、入力信号に応じて前記選択信号を生成する選択信号生成部と、前記入力信号またはこれに準ずる論理信号に応じて前記選択信号生成部の駆動電圧を可変制御する駆動電圧選択部とを含む構成第2-1の構成とされている。なお、上記第2-1の構成から成る半導体記憶装置において、前記選択信号生成部は、バッファまたはインバータである構成第2-2の構成にするとよい。<第3の技術的特徴>本明細書中に開示されている第3の技術的特徴は、主として、上記の課題3を解決するための手段となり得る。上記第3の技術的特徴を備えた半導体記憶装置は、メモリアレイと、前記メモリアレイの動作確認テストを行うテスト回路と、を有し、前記テスト回路は、NG判定されたアドレスの総数をカウントするNGアドレス数カウンタ、NG判定されたアドレスに関する情報を保持するNGアドレスラッチ、NG判定されたビットに関する情報を保持するNGビットラッチ、及び、外部信号に応じて前記動作確認テストのテストパターンを複数候補の中から選択するテストパターン選択部のうち、少なくとも一つを含む構成第3-1の構成とされている。なお、上記第3-1の構成から成る半導体記憶装置において、前記テストパターン選択部は、複数のテストパターンを順次切り替えながら選択する構成第3-2の構成にするとよい。<第4の技術的特徴>本明細書中に開示されている第4の技術的特徴は、主として、上記の課題4を解決するための手段となり得る。上記第4の技術的特徴を備えた半導体記憶装置は、複数のメモリセルと、前記複数のメモリセルが各々接続される第1ビット線及び第2ビット線と、前記第1ビット線と前記第2ビット線との電圧差に応じた出力信号を生成するセンスアンプと、前記第1ビット線及び前記第2ビット線に外部から任意のテスト電圧を印加するための第1パッド及び第2パッドと、を有する構成第4-1の構成とされている。なお、上記第4-1の構成から成る半導体記憶装置において、前記第1パッド及び前記第2パッドは、それぞれ、前記メモリセルと同一プロセスで形成されたダミーメモリセルを介して、前記第1ビット線及び前記第2ビット線に接続されている構成第4-2の構成にするとよい。<第5の技術的特徴>本明細書中に開示されている第5の技術的特徴は、主として、上記の課題5を解決するための手段となり得る。上記第5の技術的特徴を備えた半導体記憶装置は、メモリアレイと、前記メモリアレイの動作タイミングを制御するタイミング制御部と、前記タイミング制御部を介して前記メモリアレイの動作タイミングを変化させながら前記メモリアレイの動作確認を行うテスト回路と、を有する構成第5-1の構成とされている。なお、上記第5-1の構成から成る半導体記憶装置において、前記タイミング制御部は前記メモリアレイの動作タイミングを固定するためのトリミング回路を含む構成第5-2の構成にするとよい。本発明によれば、半導体記憶装置の高付加価値化を実現することが可能となる。<ブロック図>図1は、半導体記憶装置の一実施形態を示すブロック図である。本実施形態の半導体記憶装置は、メモリアレイ10と、周辺回路20と、メモリコントローラ30と、テスト回路40と、マルチプレクサ50と、を含む。メモリアレイ10は、アレイ状に配列された複数のメモリセルCELLやセンスアンプSAを含む。なお、メモリセルの形式としては、DRAM[DynamicRAM]図2及び図7を参照、及び、6T-SRAM図8を参照などを採用することができる。周辺回路20は、メモリコントローラ30やテスト回路40からマルチプレクサ50を介して入力されるアドレス信号ADDR、クロック信号CLK、データ信号DATA、及び、リード/ライト選択信号R/Wに基づいて、メモリアレイ10のアクセス制御や出力信号Qの出力制御を行う。なお、周辺回路20には、メモリアレイ10のリード/ライト動作に必要な各種駆動信号を生成するドライバ21やタイミング制御部22が含まれる。メモリコントローラ30は、半導体記憶装置1の外部に設けられたホスト装置CPU[CentralProcessingUnit]などの指示に基づいて、アドレス信号ADDR、クロック信号CLK、データ信号DATA、及び、リード/ライト選択信号R/Wを生成し、これらをマルチプレクサ50経由で周辺回路20に出力する一方、周辺回路20からマルチプレクサ50経由で入力される出力信号Qをホスト装置に伝達する。テスト回路40は、半導体記憶装置1の外部に設けられたテスト装置からの指示に基づいて、テスト用のアドレス信号ADDR、クロック信号CLK、データ信号DATA、及び、リード/ライト選択信号R/Wを生成し、これらをマルチプレクサ50経由で周辺回路20に出力する一方、周辺回路20からマルチプレクサ50経由で入力される出力信号Qをテスト装置に伝達する。マルチプレクサ50は、半導体記憶装置1の外部から入力されるテストイネーブル信号に基づいて、メモリコントローラ30とテスト回路40のうち、いずれを周辺回路20に接続するかを決定する。<DRAM>図2は、DRAMの第1構成例を示す回路図である。第1構成例のDRAMは、メモリセルCELLとして、DRAM型のメモリセルBLCELL<k>ただしk=0、1、...と、6T-SRAM型のローカルセンスアンプBLSAと、を含む。メモリセルBLCELL<k>は、選択トランジスタPG<k>図2の例では、Pチャネル型MOS[MetalOxideSemiconductor]電界効果トランジスタと、キャパシタC<k>図2の例では、Pチャネル型MOS電界効果トランジスタのゲート容量と、を有する。キャパシタC<k>の第1端センスノードsnは、選択トランジスタPG<k>を介して第1ローカルビット線blまたは第2ローカルビット線blbに接続されている。キャパシタC<k>の第2端トランジスタのゲートは、基準電圧VBBSの印加端に接続されている。選択トランジスタPG<k>のゲートは、ワード線WL<k>に接続されている。ローカルセンスアンプBLSAは、Pチャネル型MOS電界効果トランジスタP1及びP2と、Nチャネル型MOS電界効果トランジスタN1~N6と、を含む。トランジスタP1及びP2のソースは、いずれも信号線phi_rstPMOS駆動信号線に接続されている。トランジスタN1及びN2のソースは、いずれも信号線phi_sbNMOS駆動信号線に接続されている。トランジスタP1のドレインとトランジスタN1のドレインは、接続ノードaで互いに接続されている。接続ノードaは、第1ローカルビット線blに接続されている。接続ノードaは、トランジスタN3を介して第1グローバルビット線gblに接続されている。接続ノードaは、トランジスタN5を介して信号線phi_sbに接続されている。接続ノードaは、トランジスタP2及びN2の両ゲートに各々接続されている。トランジスタN3のゲートは、信号線csセル選択信号線に接続されている。トランジスタN5のゲートは、信号線eq第1ローカルビット線bl及び第2ローカルビット線blbのプリチャージ/イコライズ用信号線に接続されている。トランジスタP2のドレインとトランジスタN2のドレインは、接続ノードbで互いに接続されている。接続ノードbは、第2ローカルビット線blbに接続されている。接続ノードbは、トランジスタN4を介して第2グローバルビット線gblbに接続されている。接続ノードbは、トランジスタN6を介して信号線phi_sbに接続されている。接続ノードbは、トランジスタP1及びN1の両ゲートに各々接続されている。トランジスタN4のゲートは、信号線csに接続されている。トランジスタN6のゲートは、信号線eqに接続されている。上記構成から成るローカルセンスアンプBLSAは、メモリセルBLCELLの微弱な出力信号第1ローカルビット線blと第2ローカルビット線blbに各々現れる電圧信号を増幅して第1グローバルビット線gbl及び第2グローバルビット線gblbに出力する。また、ローカルセンスアンプBLSAは、メモリセルBLCELL<k>へのデータ書き込みやリフレッシュを行う。なお、図2では、第1ローカルビット線blと第2ローカルビット線blbのそれぞれにメモリセルBLCELLが1つずつ接続されているが、実際には、第1ローカルビット線blと第2ローカルビット線blbのそれぞれに多数のメモリセルBLCELLが接続される。また、図2では、第1グローバルビット線gblと第2グローバルビット線gblbとの間にメモリセルCELLが1つだけ接続されているが、実際には、第1グローバルビット線gblと第2グローバルビット線gblbとの間に多数のメモリセルCELLが接続される。<データ1のライト動作>図3は、データ1のライト動作を説明するためのタイムチャートであり、上から順に、第1ローカルビット線bl/第2ローカルビット線blb、信号線eq、信号線phi_rst、信号線phi_sb、信号線cs、第1グローバルビット線gbl/第2グローバルビット線gblb、及び、センスノードsnの各電圧波形が描写されている。図3中の電圧に関する記号について説明する。VDDは電源電圧例えば1.2Vである。VSSは接地電圧0Vである。VCCBは信号線eqに印加されるハイレベル電圧例えば1.6Vである。VCCHIはローカルビット線用のプリチャージ電圧レベル例えば0.73Vである。VCCHOはグローバルビット線用のプリチャージ電圧レベル例えば0.71Vである。ΔVは|bl-blb|である。図3中の時間に関する記号について説明する。tCYC_BLは、リード/ライト動作の駆動周期である。teq_phi1は、信号線eqの電圧がローレベルに立ち下げられてから信号線phi_rst/phi_sbの電圧がハイレベル/ローレベルに遷移されるまでの時間である。trdは、信号線phi_rst/phi_sbの電圧がハイレベル/ローレベルに遷移されてから第1ローカルビット線bl/第2ローカルビット線blbの電圧が安定するまでの時間である。tphi_csは、信号線phi_rst/phi_sbの電圧がハイレベル/ローレベルに遷移されてから信号線csの電圧がハイレベルに立ち上げられるまでの時間である。twdは、信号線csの電圧がハイレベルに立ち上げられてからセンスノードsnの電圧が安定するまでの時間である。tcs_eqは、信号線csの電圧がローレベルに立ち下げられてから信号線eqの電圧がハイレベルに立ち上げられるまでの時間である。teq_phi2は、信号線eqの電圧がハイレベルに立ち上げられてから信号線phi_rst/phi_sbの電圧がローレベル/ハイレベルに遷移されるまでの時間である。tPREは、信号線eqの電圧がハイレベルに立ち上げられてから第1ローカルビット線bl/第2ローカルビット線blbの電圧がプリチャージされるまでの時間である。以下では、図3を参照しながらデータ0が既に書き込まれているメモリセルBLCELL<0>にデータ1を上書きする場合の動作について説明する。信号線eqの電圧がハイレベルとされている間、トランジスタN5及びN6がいずれもオンとなっているので、第1ローカルビット線blと第2ローカルビット線blbがいずれも信号線phi_sbと導通されており、各々に所定のプリチャージ電圧VCCHIが印加されている。その後、ワード線WL<0>がローレベルとされると、選択トランジスタPG<0>がオンとなるので、キャパシタC<0>のセンスノードsnが第1ローカルビット線blと導通される。また、信号線eqがハイレベルからローレベルに立ち下げられると、トランジスタN5及びN6がいずれもオフとなるので、第1ローカルビット線blと第2ローカルビット線blbが信号線phi_sbから分離されてフローティング状態となる。このとき、キャパシタC<0>のセンスノードsnには、データ0に相当する低電圧VL例えば200mVが与えられている。従って、キャパシタC<0>と第1ローカルビット線blとの容量分配により、第1ローカルビット線blには電圧低下ΔVが生じ、キャパシタC<0>のセンスノードsnには電圧上昇が生じる。一方、第2ローカルビット線blbの電圧はプリチャージ電圧VCCHIに維持されたままとなる。その後、信号線phi_rstがローレベルからハイレベルに立ち上げられ、信号線phi_sbがハイレベルからローレベルに立ち下げられると、ローカルセンスアンプBLSAが動作状態となる。その結果、第1ローカルビット線blの電圧が接地電圧VSSまで引き下げられ、第2ローカルビット線blbの電圧が電源電圧VDDまで引き上げられる。すなわち、ローカルセンスアンプBLSAにより、第1ローカルビット線blと第2ローカルビット線blbとの電圧差blb-blがΔVからVDD-VSSまで増幅される。このとき、キャパシタC<0>のセンスノードsnは、データ0に相当する低電圧VLに戻される。なお、ローカルセンスアンプBLSAが動作状態とされる前に、第1グローバルビット線gbl及び第2グローバルビット線gblbは、データ1の書き込み動作に備えてそれぞれハイレベル/ローレベルとされる。その後、信号線csがローレベルからハイレベルに立ち上げられると、トランジスタN3及びN4がいずれもオンとなるので、第1ローカルビット線blと第1グローバルビット線gblとの間、及び、第2ローカルビット線blbと第2グローバルビット線gblbとの間がそれぞれ導通される。その結果、第1ローカルビット線blの電圧は、接地電圧VSSから電源電圧VDDに引き上げられ、第2ローカルビット線blbの電圧は、電源電圧VDDから接地電圧VSSまで引き下げられる。このとき、キャパシタC<0>のセンスノードには、データ1に相当する高電圧VHVDD近傍が蓄えられる。その後、信号線csがハイレベルからローレベルに立ち下げられると、トランジスタN3及びN4がいずれもオフとなるので、第1ローカルビット線blと第1グローバルビット線gblとの間、及び、第2ローカルビット線blbと第2グローバルビット線gblbとの間がそれぞれ遮断される。また、信号線phi_rst/phi_sbがそれぞれローレベル/ハイレベルに遷移されると、ローカルセンスアンプBLSAが非動作状態とされる。また、信号線eqがローレベルからハイレベルに立ち上げられると、トランジスタN5及びN6がいずれもオンとなるので、第1ローカルビット線blと第2ローカルビット線blbがいずれも信号線phi_sbと導通されて、各々に所定のプリチャージ電圧VCCHIが印加される。なお、第1グローバルビット線gbl及び第2グローバルビット線gblbは、上記のプリチャージ動作に備えて、いずれもハイレベルとされる。上記一連の動作により、データ0が既に書き込まれているメモリセルBLCELL<0>にデータ1を上書きすることが可能である。なお、上記では、データ1の書き込み対象として、メモリセルBLCELL<0>を選択した場合を例に挙げて説明を行ったが、その他のメモリセルBLCELL<k>を選択してデータ1を書き込む場合であっても、その基本動作は上記と同様であり、必要に応じて第1ローカルビット線blと第2ローカルビット線blbとの関係、及び、第1グローバルビット線gblと第2グローバルビット線gblbとの関係を逆転させればよい。<データ0のライト動作>図4は、データ0のライト動作を説明するためのタイムチャートであり、上から順に、第1ローカルビット線bl/第2ローカルビット線blb、信号線eq、信号線phi_rst、信号線phi_sb、信号線cs、第1グローバルビット線gbl/第2グローバルビット線gblb、及び、センスノードsnの各電圧波形が描写されている。なお、図4中の電圧に関する記号や時間に関する記号は、図3と同一であるため、重複した説明は割愛する。以下では、図4を参照しながらデータ1が既に書き込まれているメモリセルBLCELL<0>にデータ0を上書きする場合の動作について説明する。信号線eqの電圧がハイレベルとされている間、トランジスタN5及びN6がいずれもオンとなっているので、第1ローカルビット線blと第2ローカルビット線blbがいずれも信号線phi_sbと導通されており、各々に所定のプリチャージ電圧VCCHIが印加されている。その後、ワード線WL<0>がローレベルとされると、選択トランジスタPG<0>がオンとなるので、キャパシタC<0>のセンスノードsnが第1ローカルビット線blと導通される。また、信号線eqがハイレベルからローレベルに立ち下げられると、トランジスタN5及びN6がいずれもオフとなるので、第1ローカルビット線blと第2ローカルビット線blbが信号線phi_sbから分離されてフローティング状態となる。このとき、キャパシタC<0>のセンスノードsnには、データ1に相当する高電圧VHVDDまで近傍が与えられている。従って、キャパシタC<0>と第1ローカルビット線blとの容量分配により、第1ローカルビット線blには電圧上昇ΔVが生じ、キャパシタC<0>のセンスノードsnには電圧低下が生じる。一方、第2ローカルビット線blbの電圧はプリチャージ電圧VCCHIに維持されたままとなる。その後、信号線phi_rstがローレベルからハイレベルに立ち上げられ、信号線phi_sbがハイレベルからローレベルに立ち下げられると、ローカルセンスアンプBLSAが動作状態となる。その結果、第1ローカルビット線blの電圧が電源電圧VDDまで引き上げられ、第2ローカルビット線blbの電圧が接地電圧VSSまで引き下げられる。すなわち、ローカルセンスアンプBLSAにより、第1ローカルビット線blと第2ローカルビット線blbとの電圧差bl-blbがΔVからVDD-VSSまで増幅される。このとき、キャパシタC<0>のセンスノードsnは、データ1に相当する高電圧VHに戻される。なお、ローカルセンスアンプBLSAが動作状態とされる前に、第1グローバルビット線gbl及び第2グローバルビット線gblbは、データ0の書き込み動作に備えてそれぞれローレベル/ハイレベルとされる。その後、信号線csがローレベルからハイレベルに立ち上げられると、トランジスタN3及びN4がいずれもオンとなるので、第1ローカルビット線blと第1グローバルビット線gblとの間、及び、第2ローカルビット線blbと第2グローバルビット線gblbとの間が各々導通される。その結果、第1ローカルビット線blの電圧は、電源電圧VDDから接地電圧VSSに引き下げられ、第2ローカルビット線blbの電圧は、接地電圧VSSから電源電圧VDDまで引き上げられる。このとき、キャパシタC<0>のセンスノードには、データ0に相当する低電圧VL例えば200mVが蓄えられる。その後、信号線csがハイレベルからローレベルに立ち下げられると、トランジスタN3及びN4がいずれもオフとなるので、第1ローカルビット線blと第1グローバルビット線gblとの間、及び、第2ローカルビット線blbと第2グローバルビット線gblbとの間がそれぞれ遮断される。また、信号線phi_rst/phi_sbがそれぞれローレベル/ハイレベルに遷移されると、ローカルセンスアンプBLSAが非動作状態とされる。また、信号線eqがローレベルからハイレベルに立ち上げられると、トランジスタN5及びN6がいずれもオンとなるので、第1ローカルビット線blと第2ローカルビット線blbがいずれも信号線phi_sbと導通されて、各々に所定のプリチャージ電圧VCCHIが印加される。なお、第1グローバルビット線gbl及び第2グローバルビット線gblbは、上記のプリチャージ動作に備えて、いずれもハイレベルとされる。上記一連の動作により、データ1が既に書き込まれているメモリセルBLCELL<0>にデータ0を上書きすることが可能である。なお、上記では、データ0の書き込み対象として、メモリセルBLCELL<0>を選択した場合を例に挙げて説明を行ったが、その他のメモリセルBLCELL<k>を選択してデータ0を書き込む場合であっても、その基本動作は上記と同様であり、必要に応じて第1ローカルビット線blと第2ローカルビット線blbとの関係、及び、第1グローバルビット線gblと第2グローバルビット線gblbとの関係を逆転させればよい。<データ0のリード動作>図5は、データ0のリード動作を説明するためのタイムチャートであり、上から順に、第1ローカルビット線bl/第2ローカルビット線blb、信号線eq、信号線phi_rst、信号線phi_sb、信号線cs、第1グローバルビット線gbl/第2グローバルビット線gblb、及び、センスノードsnの各電圧波形が描写されている。なお、図5中の電圧に関する記号や時間に関する記号は、ΔVgblとtrgd以外、先出の図3や図4と同一であるため、重複した説明は割愛する。ΔVgblは、|gbl-gblb|である。trgdは、信号線csがハイレベルに立ち上げられてからΔVgblが120mVに達するまでの時間である。図5を参照しながら、メモリセルBLCELL<0>からデータ0を読み出す場合の動作について説明する。信号線eqの電圧がハイレベルとされている間、トランジスタN5及びN6がいずれもオンとなっているので、第1ローカルビット線blと第2ローカルビット線blbがいずれも信号線phi_sbと導通されており、各々に所定のプリチャージ電圧VCCHIが印加されている。その後、ワード線WL<0>がローレベルとされると、選択トランジスタPG<0>がオンとなるので、キャパシタC<0>のセンスノードsnが第1ローカルビット線blと導通される。また、信号線eqがハイレベルからローレベルに立ち下げられると、トランジスタN5及びN6がいずれもオフとなるので、第1ローカルビット線blと第2ローカルビット線blbが信号線phi_sbから分離されてフローティング状態となる。このとき、キャパシタC<0>のセンスノードsnには、データ0に相当する低電圧VL例えば200mVが与えられている。従って、キャパシタC<0>と第1ローカルビット線blとの容量分配により、第1ローカルビット線blには電圧低下ΔVが生じ、キャパシタC<0>のセンスノードsnには電圧上昇が生じる。一方、第2ローカルビット線blbの電圧はプリチャージ電圧VCCHIに維持されたままとなる。その後、信号線phi_rstがローレベルからハイレベルに立ち上げられ、信号線phi_sbがハイレベルからローレベルに立ち下げられると、ローカルセンスアンプBLSAが動作状態となる。その結果、第1ローカルビット線blの電圧が接地電圧VSSまで引き下げられ、第2ローカルビット線blbの電圧が電源電圧VDDまで引き上げられる。すなわち、ローカルセンスアンプBLSAにより、第1ローカルビット線blと第2ローカルビット線blbとの電圧差blb-blがΔVからVDD-VSSまで増幅される。このとき、キャパシタC<0>のセンスノードsnは、データ0に相当する低電圧VLに戻される。なお、第1グローバルビット線gbl及び第2グローバルビット線gblbは、データの読み出し動作に備えていずれもハイレベルに維持される。その後、信号線csがローレベルからハイレベルに立ち上げられると、トランジスタN3及びN4がいずれもオンとなるので、第1ローカルビット線blと第1グローバルビット線gblとの間、及び、第2ローカルビット線blbと第2グローバルビット線gblbとの間がそれぞれ導通される。その結果、第1グローバルビット線gblの電圧は、電源電圧VDDからΔVgblだけ低下する。一方、第2グローバルビット線gblbの電圧は電源電圧VDDに維持されたままとなる。従って、センスアンプSAでは、第1グローバルビット線gblの電圧が第2グローバルビット線gblbの電圧よりも低いと判定され、モリセルBLCELL<0>からデータ0が読み出される。その後、信号線csがハイレベルからローレベルに立ち下げられると、トランジスタN3及びN4がいずれもオフとなるので、第1ローカルビット線blと第1グローバルビット線gblとの間、及び、第2ローカルビット線blbと第2グローバルビット線gblbとの間がそれぞれ遮断される。また、信号線phi_rst/phi_sbがそれぞれローレベル/ハイレベルに遷移されると、ローカルセンスアンプBLSAが非動作状態とされる。また、信号線eqがローレベルからハイレベルに立ち上げられると、トランジスタN5及びN6がいずれもオンとなるので、第1ローカルビット線blと第2ローカルビット線blbがいずれも信号線phi_sbと導通されて、各々に所定のプリチャージ電圧VCCHIが印加される。なお、第1グローバルビット線gbl及び第2グローバルビット線gblbは、上記のプリチャージ動作に備えて、いずれもハイレベルとされる。上記一連の動作により、メモリセルBLCELL<0>からデータ0を読み出すことが可能である。なお、上記では、データの読み出し対象として、メモリセルBLCELL<0>を選択した場合を例に挙げて説明を行ったが、その他のメモリセルBLCELL<k>を選択してデータを読み出す場合であっても、その基本動作は上記と同様であり、必要に応じて第1ローカルビット線blと第2ローカルビット線blbとの関係、及び、第1グローバルビット線gblと第2グローバルビット線gblbとの関係を逆転させればよい。<データ1のリード動作>図6は、データ1のリード動作を説明するためのタイムチャートであり、上から順に、第1ローカルビット線bl/第2ローカルビット線blb、信号線eq、信号線phi_rst、信号線phi_sb、信号線cs、第1グローバルビット線gbl/第2グローバルビット線gblb、及び、センスノードsnの各電圧波形が描写されている。なお、図6中の電圧に関する記号や時間に関する記号は、図5と同一であるため、重複した説明は割愛する。図6を参照しながら、メモリセルBLCELL<0>からデータ1を読み出す場合の動作について説明する。信号線eqの電圧がハイレベルとされている間、トランジスタN5及びN6がいずれもオンとなっているので、第1ローカルビット線blと第2ローカルビット線blbがいずれも信号線phi_sbと導通されており、各々に所定のプリチャージ電圧VCCHIが印加されている。その後、ワード線WL<0>がローレベルとされると、選択トランジスタPG<0>がオンとなるので、キャパシタC<0>のセンスノードsnが第1ローカルビット線blと導通される。また、信号線eqがハイレベルからローレベルに立ち下げられると、トランジスタN5及びN6がいずれもオフとなるので、第1ローカルビット線blと第2ローカルビット線blbが信号線phi_sbから分離されてフローティング状態となる。このとき、キャパシタC<0>のセンスノードsnには、データ1に相当する高電圧VHVDDまで近傍が与えられている。従って、キャパシタC<0>と第1ローカルビット線blとの容量分配により、第1ローカルビット線blには電圧上昇ΔVが生じ、キャパシタC<0>のセンスノードsnには電圧低下が生じる。一方、第2ローカルビット線blbの電圧はプリチャージ電圧VCCHIに維持されたままとなる。その後、信号線phi_rstがローレベルからハイレベルに立ち上げられ、信号線phi_sbがハイレベルからローレベルに立ち下げられると、ローカルセンスアンプBLSAが動作状態となる。その結果、第1ローカルビット線blの電圧が電源電圧VDDまで引き上げられ、第2ローカルビット線blbの電圧が接地電圧VSSまで引き下げられる。すなわち、ローカルセンスアンプBLSAにより、第1ローカルビット線blと第2ローカルビット線blbとの電圧差bl-blbがΔVからVDD-VSSまで増幅される。このとき、キャパシタC<0>のセンスノードsnは、データ1に相当する高電圧VHに戻される。なお、第1グローバルビット線gbl及び第2グローバルビット線gblbは、データの読み出し動作に備えて、いずれもハイレベルに維持される。その後、信号線csがローレベルからハイレベルに立ち上げられると、トランジスタN3及びN4がいずれもオンとなるので、第1ローカルビット線blと第1グローバルビット線gblとの間、及び、第2ローカルビット線blbと第2グローバルビット線gblbとの間がそれぞれ導通される。その結果、第2グローバルビット線gblbの電圧は、電源電圧VDDからΔVgblだけ低下する。一方、第1グローバルビット線gblの電圧は電源電圧VDDに維持されたままとなる。従って、センスアンプSAでは、第1グローバルビット線gblの電圧が第2グローバルビット線gblbの電圧よりも高いと判定され、メモリセルBLCELL<0>からデータ1が読み出される。その後、信号線csがハイレベルからローレベルに立ち下げられると、トランジスタN3及びN4がいずれもオフとなるので、第1ローカルビット線blと第1グローバルビット線gblとの間、及び、第2ローカルビット線blbと第2グローバルビット線gblbとの間がそれぞれ遮断される。また、信号線phi_rst/phi_sbがそれぞれローレベル/ハイレベルに遷移されると、ローカルセンスアンプBLSAが非動作状態とされる。また、信号線eqがローレベルからハイレベルに立ち上げられると、トランジスタN5及びN6がいずれもオンとなるので、第1ローカルビット線blと第2ローカルビット線blbがいずれも信号線phi_sbと導通されて、各々に所定のプリチャージ電圧VCCHIが印加される。なお、第1グローバルビット線gbl及び第2グローバルビット線gblbは、上記のプリチャージ動作に備えて、いずれもハイレベルとされる。上記一連の動作により、メモリセルBLCELL<0>からデータ1を読み出すことが可能である。なお、上記では、データの読み出し対象として、メモリセルBLCELL<0>を選択した場合を例に挙げて説明を行ったが、その他のメモリセルBLCELL<k>を選択してデータを読み出す場合であっても、その基本動作は上記と同様であり、必要に応じて第1ローカルビット線blと第2ローカルビット線blbとの関係、及び、第1グローバルビット線gblと第2グローバルビット線gblbとの関係を逆転させればよい。<プリチャージシーケンス>図9は、第1のプリチャージシーケンスを示すタイムチャートであり、上から順に、クロック信号CLK、ワード線選択信号WL、プリチャージ信号PRE、及び、第1ビット線BIT/第2ビット線BITBの電圧波形が描写されている。図10は、リーク電流経路の一例を示す図である。なお、第1ビット線BITと第2ビット線BITBとの間に接続されるメモリ要素X及びYメモリアレイの構成要素は、例えば、DRAMのローカルセンスアンプBLSA図2を参照や、6T-SRAMのメモリセルCELL図8を参照に相当する。例えば、メモリ要素X及びYが、それぞれ、図2のローカルセンスアンプBLSAであると考えた場合、トランジスタ群X0及びY0は、それぞれ、図2のトランジスタP1、P2、N1、N2、N5、及び、N6に相当する。トランジスタX1及びY1は、それぞれ、図2のトランジスタN3に相当する。トランジスタX2及びY2は、それぞれ、図2のトランジスタN4に相当する。第1ビット線BITは、図2の第1グローバルビット線gblに相当する。第2ビット線BITBは、図2の第2グローバルビット線gblbに相当する。一方、メモリ要素X及びYが、それぞれ、図8のメモリセルCELLであると考えた場合、トランジスタ群X0及びY0は、それぞれ、図8のトランジスタP1、P2、N1、及び、N2に相当する。トランジスタX1及びY1は、それぞれ、図8のトランジスタN3に相当する。トランジスタX2及びY2は、それぞれ、図8のトランジスタN4に相当する。第1ビット線BITは、図8の第1ローカルビット線blに相当する。第2ビット線BITBは、図8の第2ローカルビット線blbに相当する。プリチャージ回路Zは、Pチャネル型MOS電界効果トランジスタZ1~Z3を含む。トランジスタZ1は、第1ビット線BITと電源電圧VDDの印加端との間に接続されている。トランジスタZ2は、第2ビット線BITBと電源電圧VDDの印加端との間に接続されている。トランジスタZ3は、第1ビット線BITと第2ビット線BITBとの間に接続されている。トランジスタZ1~Z3のゲートは、いずれもプリチャージ信号PREの印加端に接続されている。従って、プリチャージ信号PREがハイレベルとされているときにはトランジスタZ1~Z3がいずれもオフされ、プリチャージ信号PREがローレベルとされているときにはトランジスタZ1~Z3がいずれもオンされる。さて、図9で示した第1のプリチャージシーケンスでは、ワード線選択信号WLがローレベルとされている間、プリチャージ信号PREが定常的にローレベルとされており、ワード線選択信号WLがハイレベルとされる間前後のマージン期間を含むだけプリチャージ信号PREがハイレベルとされている。言い換えれば、第1のプリチャージシーケンスにおいて、プリチャージ回路Zは、メモリ要素X及びYが非アクティブ状態とされている間、第1ビット線BIT及び第2ビット線BITBを定常的にプリチャージ状態電源電圧VDDが印加された状態に維持し、メモリ要素XまたはYがアクティブ状態とされる間だけ第1ビット線BIT及び第2ビット線BITBのプリチャージ状態を解除している。このような第1のプリチャージシーケンスであれば、クロック信号CLKのパルスエッジが到来した後、遅滞なくメモリ要素XまたはYをアクティブ状態とすることができるので、動作速度の向上を図ることが可能となる。ただし、第1のプリチャージシーケンスでは、第1ビット線BIT及び第2ビット線BITBが定常的にハイレベルにプリチャージされているので、図10の破線矢印で示したリーク電流経路が形成される。上記のリーク電流経路を流れるリーク電流は、個々に見れば僅かな量であるが、メモリアレイ全体で見ると大きな電流の浪費を招いてしまう。図11は、第2のプリチャージシーケンスを示すタイムチャートであり、上から順に、クロック信号CLK、ワード線選択信号WL、プリチャージ信号PRE、及び、第1ビット線BIT/第2ビット線BITBの電圧波形が描写されている。第2のプリチャージシーケンスでは、クロック信号CLKのパルスエッジが到来するまで、プリチャージ信号PREがハイレベルに維持されている。そして、クロック信号CLKのパルスエッジが到来した時点から所定期間だけ、プリチャージ信号PREがローレベルとされている。一方、ワード線選択信号WLは、クロック信号CLKのパルスエッジ到来から所定期間が経過してプリチャージ信号PREがハイレベルに戻された後、遅滞なくハイレベルとされている。言い換えれば、第1のプリチャージシーケンスにおいて、プリチャージ回路Zは、メモリ要素XまたはYがアクティブ状態とされる直前の所定期間だけ第1ビット線BIT及び第2ビット線BITBをプリチャージ状態電源電圧VDDが印加された状態とし、その余の期間については、第1ビット線BIT及び第2ビット線BITBをフローティング状態に維持している。なお、第1ビット線BIT及び第2ビット線BITのプリチャージが完了してから、メモリ要素XまたはYがアクティブ状態とされるまでのタイムラグは、できるだけ短縮することが望ましい。このような第2のプリチャージシーケンスであれば、第1ビット線BIT及び第2ビット線BITBが定常的にフローティング状態とされているので、図10の破線矢印で示したリーク電流経路の形成を回避することができる。従って、メモリアレイの消費電流を効果的に低減して、半導体記憶装置1の高付加価値化を実現することが可能となる。<ドライバ>図12Aは、ドライバ21の第1構成例を示す図である。また、図12Bは、第1構成例のドライバ21の動作波形を示す図である。ドライバ21は、メモリセルCELLの選択トランジスタ第1構成例ではPチャネル型MOS電界効果トランジスタをオン/オフするためのワード線選択信号WLを生成する回路ブロックであり、Pチャネル型MOS電界効果トランジスタP11及びP12と、Nチャネル型MOS電界効果トランジスタN11及びN12と、を有する。トランジスタP11及びP12のソース及びバックゲートは、いずれも第1駆動電圧V1=VDDα例えばVDD=1.2V、α=0.6Vの印加端に接続されている。トランジスタN11及びN12のソース及びバックゲートは、いずれも第2駆動電圧V2=-αの印加端に接続されている。トランジスタP11及びN11のゲートは、いずれも入力信号INの印加端に接続されている。トランジスタP11及びN11のドレインは、互いに接続されており、その接続ノードは、トランジスタP12及びN12のゲートにそれぞれ接続されている。トランジスタP12及びN12のドレインは、互いに接続されており、その接続ノードは、ワード線選択信号WLの印加端に接続されている。すなわち、ドライバ21は、入力信号INに応じてワード線選択信号WLを生成する選択信号生成部として、第1インバータP11、N11と、第2インバータP12、N12とを直列に接続したバッファ回路を有する。第1構成例のドライバ21において、メモリセルCELLを非アクティブ状態Nとする場合には入力信号INがハイレベルV1とされる。ハイレベルV1の入力信号INが入力された第1インバータP11、N11では、トランジスタP11がオフとなり、トランジスタN11がオンとなる。従って、第1インバータP11、N11から出力される反転入力信号INBはローレベルV2となる。ローレベルV2の反転入力信号INBが入力された第2インバータP12、N12では、トランジスタP12がオンとなり、トランジスタN12がオフとなる。従って、第2インバータP12、N12から出力されるワード線選択信号WLはハイレベルV1となる。その結果、メモリセルCELLの選択トランジスタPMOSFETはオフとなり、メモリセルCELLが非アクティブ状態ビット線から切り離された状態となる。一方、メモリセルCELLをアクティブ状態Aとする場合には、入力信号INがローレベルGND0Vとされる。ローレベルGNDの入力信号INが入力された第1インバータP11、N11では、トランジスタP11がオンとなり、トランジスタN11がオフとなる。従って、第1インバータP11、N11から出力される反転入力信号INBはハイレベルV1となる。ハイレベルV1の反転入力信号INBが入力された第2インバータP12、N12では、トランジスタP12がオフとなり、トランジスタN12がオンとなる。従って、第2インバータP12、N12から出力されるワード線選択信号WLはローレベルV2となる。その結果、メモリセルCELLの選択トランジスタPMOSFETはオンとなり、メモリセルCELLがアクティブ状態ビット線に接続された状態となる。第1構成例のドライバ21であれば、電源電圧VDDよりも高い第1駆動電圧V1=VDDαと、接地電圧GNDよりも低い第2駆動電圧V2=-αとの間で、ワード線選択信号WLをパルス駆動することができるので、メモリセルCELLのデータ保持特性を向上させることが可能となる。ただし、第1構成例のドライバ21では、メモリセルCELLの非アクティブ時において、トランジスタP11のソースドレイン間、トランジスタP12のゲートソース間及びゲートバックゲート間、トランジスタN11のゲートソース間及びゲートバックゲート間、並びに、トランジスタN12のソースドレイン間のそれぞれに、|VDD2α|という高電圧が印加される。そのため、第1構成例のドライバ21では、トランジスタP11、P12、N11、及び、N12をいずれも高耐圧設計上記の高電圧が定常的に印加された場合でも破壊されることのない素子設計としなければならず、ドライバ21の回路面積が大きくなる。図13Aは、ドライバ21の第2構成例を示す図である。また、図13Bは、第2構成例のドライバ21の動作波形を示す図である。第2構成例のドライバ21は、第1構成例に加えて、Pチャネル型MOS電界効果トランジスタP21及びP22と、Nチャネル型MOS電界効果トランジスタN21及びN22と、を有する。各素子間の接続関係については、第1構成例との相違点のみ説明する。トランジスタP21のソース及びバックゲート、並びに、トランジスタP22のバックゲートは、いずれも第1駆動電圧V1の印加端に接続されている。トランジスタP21のドレインとトランジスタP22のソースは、互いに接続されており、その接続ノードは、トランジスタP11及びP12のソース及びバックゲートにそれぞれ接続されている。トランジスタP22のドレインは、電源電圧VDDの印加端に接続されている。トランジスタP21のゲートは、第1制御信号S1の印加端に接続されている。トランジスタP22のゲートは、第1反転制御信号S1Bの印加端に接続されている。トランジスタN21のソース及びバックゲート、並びに、トランジスタN22のバックゲートは、いずれも第2駆動電圧V2の印加端に接続されている。トランジスタN21のドレインとトランジスタN22のソースは、互いに接続されており、その接続ノードは、トランジスタN11及びN12のソース及びバックゲートにそれぞれ接続されている。トランジスタN22のドレインは、接地電圧GNDの印加端に接続されている。トランジスタN21のゲートは、第2制御信号S2の印加端に接続されている。トランジスタN22のゲートは、第2反転制御信号S2Bの印加端に接続されている。なお、第1制御信号S1及び第2制御信号S2、及び、これらを論理反転させた第1反転制御信号S1B及び第2反転制御信号S2Bは、それぞれ、入力信号INに準じた論理信号である。より具体的に述べると、第1制御信号S1は、入力信号INの論理反転信号であり、そのハイレベルV1及びローレベルGNDは、入力信号INのハイレベルV1及びローレベルGNDと同一である。第1反転制御信号S1Bは、入力信号INそのものである。第2制御信号S2は、入力信号INの論理反転信号である。ただし、第2制御信号S2のハイレベルVDD及びローレベルV2は、入力信号INのハイレベルV1及びローレベルGNDをαだけ低電位側にシフトさせた電圧値となっている。第2反転制御信号S2Bは、入力信号INと同一論理の論理信号である。ただし、第2反転制御信号S2BのハイレベルVDD及びローレベルV2は、入力信号INのハイレベルV1及びローレベルGNDをαだけ低電位側にシフトさせた電圧値となっている。第2構成例のドライバ21において、メモリセルCELLを非アクティブ状態Nとする場合には、第1制御信号S1がローレベルGNDとされて、第1反転制御信号S1BがハイレベルV1とされる。このとき、トランジスタP21がオンとされて、トランジスタP22がオフとされる。従って、トランジスタP11及びP12のソース及びバックゲートには、いずれも第1駆動電圧V1が印加される。また、メモリセルCELLを非アクティブ状態Nとする場合には、第2制御信号S2がローレベルV2とされて、第2反転制御信号S2BがハイレベルVDDとされる。このとき、トランジスタN21がオフとされて、トランジスタN22がオンとされる。従って、トランジスタN11及びN12のソース及びバックゲートには、いずれも接地電圧GNDが印加される。また、メモリセルCELLを非アクティブ状態Nとする場合には、先述のように、入力信号INがハイレベルV1とされる。ハイレベルV1の入力信号INが入力された第1インバータP11、N11では、トランジスタP11がオフとなり、トランジスタN11がオンとなる。従って、第1インバータP11、N11から出力される反転入力信号INBはローレベルGNDとなる。ローレベルGNDの反転入力信号INBが入力された第2インバータP12、N12では、トランジスタP12がオンとなり、トランジスタN12がオフとなる。従って、第2インバータP12、N12から出力されるワード線選択信号WLはハイレベルV1となる。その結果、メモリセルCELLの選択トランジスタPMOSFETはオフとなり、メモリセルCELLが非アクティブ状態となる。ここで着目すべき点は、先述の第1構成例と比べて、反転入力信号INBのローレベルが第2駆動電圧V2よりもαだけ高い接地電圧GNDに引き上げられている点である。一方、メモリセルCELLをアクティブ状態Aとする場合には、第1制御信号S1がハイレベルV1とされて、第1反転制御信号S1BがローレベルGNDとされる。このとき、トランジスタP21がオフとされ、トランジスタP22がオンとされる。従って、トランジスタP11及びP12のソース及びバックゲートには、いずれも電源電圧VDDが印加される。また、メモリセルCELLをアクティブ状態Aとする場合には、第2制御信号S2がハイレベルVDDとされて、第2反転制御信号S2BがローレベルV2とされる。このとき、トランジスタN21がオンとされて、トランジスタN22がオフとされる。従って、トランジスタN11及びN12のソース及びバックゲートには、いずれも第2駆動電圧V2が印加される。また、メモリセルCELLをアクティブ状態Aとする場合には、先述のように、入力信号INがローレベルGNDとされる。ローレベルGNDの入力信号INが入力された第1インバータP11、N11では、トランジスタP11がオンとなり、トランジスタN11がオフとなる。従って、第1インバータP11、N11から出力される反転入力信号INBはハイレベルVDDとなる。ハイレベルVDDの反転入力信号INBが入力された第2インバータP12、N12では、トランジスタP12がオフとなり、トランジスタN12がオンとなる。従って、第2インバータP12、N12から出力されるワード線選択信号WLは、ローレベルV2となる。その結果、メモリセルCELLの選択トランジスタPMOSFETはオンとなり、メモリセルCELLがアクティブ状態となる。ここで着目すべき点は、先述の第1構成例と比べて、反転入力信号INBのハイレベルが第1駆動電圧V1よりもαだけ低い電源電圧VDDに引き下げられている点である。このように、第2構成例のドライバ21であれば、先述の第1構成例と同様、電源電圧VDDよりも高い第1駆動電圧V1=VDDαと、接地電圧GNDよりも低い第2駆動電圧V2=-αとの間で、ワード線選択信号WLをパルス駆動することができるので、メモリセルCELLのデータ保持特性を向上させることが可能となる。また、第2構成例のドライバ21であれば、メモリセルCELLのアクティブ時と非アクティブ時のいずれにおいても、ドライバ21を形成する全てのトランジスタP11、P12、N11、N12、P21、P22、N21、N22のソースドレイン間、ゲートソース間、及び、ゲートバックゲート間に対して、|VDDα|以上の電圧が印加されることはなくなる。このように、第2構成例のドライバ21であれば、第1構成例に比べて、定常的な電圧ストレスをαだけ低減することができるので、ドライバ21を不要に高耐圧設計とする必要がなくなる。従って、ドライバ21の回路面積を縮小して、半導体記憶装置1の高付加価値化を実現することが可能となる。ただし、第2構成例のドライバ21では、第1構成例と比べて、4つのトランジスタP21、P22、N21、及び、N22を追加する必要があるので、ドライバ21の回路面積縮小に関しては、さらなる改善の余地を残している。図14Aは、ドライバ21の第3構成例を示す図である。また、図14Bは、第3構成例のドライバ21の動作波形を示す図である。第3構成例のドライバ21は、第1構成例に加えて、Nチャネル型MOS電界効果トランジスタN31を有する。各素子間の接続関係については、第1構成例との相違点のみ説明する。トランジスタN31のソース及びバックゲート、並びに、トランジスタN12のバックゲートは、いずれも第2駆動電圧V2の印加端に接続されている。トランジスタN31のドレインは、トランジスタN12のソースに接続されている。トランジスタN31のゲートは、第3制御信号S3の印加端に接続されている。トランジスタN11のソース及びバックゲートは、第2駆動電圧V2の印加端ではなく、接地電圧GNDの印加端に接続されている。第3制御信号S3は、入力信号INの論理反転信号である。ただし、第3制御信号S3のハイレベルVDD及びローレベルV2は、入力信号INのハイレベルV1及びローレベルGNDを-αだけ低電位側にシフトさせた電圧値となっている。第3構成例のドライバ21において、メモリセルCELLを非アクティブ状態Nとする場合には、第3制御信号S3がローレベルV2とされる。このとき、トランジスタN31がオフとされる。従って、トランジスタN12のソースは、フローティング状態とされる。また、メモリセルCELLを非アクティブ状態Nとする場合には、先述のように、入力信号INがハイレベルV1とされる。ハイレベルV1の入力信号INが入力された第1インバータP11、N11では、トランジスタP11がオフとなり、トランジスタN11がオンとなる。従って、第1インバータP11、N11から出力される反転入力信号INBはローレベルGNDとなる。ローレベルGNDの反転入力信号INBが入力された第2インバータP12、N12では、トランジスタP12がオンとなり、トランジスタN12がオフとなる。従って、第2インバータP12、N12から出力されるワード線選択信号WLはハイレベルV1となる。その結果、メモリセルCELLの選択トランジスタPMOSFETはオフとなり、メモリセルCELLが非アクティブ状態となる。ここで着目すべき点は、先述の第1構成例と異なり、トランジスタN12のソースがフローティング状態とされている点である。一方、メモリセルCELLをアクティブ状態Aとする場合には、第3制御信号S3がハイレベルVDDとされる。このとき、トランジスタN31がオンとされる。従って、トランジスタN12のソースには、第2駆動電圧V2が印加される。また、メモリセルCELLをアクティブ状態Aとする場合には、先述したように、入力信号INがローレベルGNDとされる。ローレベルGNDの入力信号INが入力された第1インバータP11、N11では、トランジスタP11がオンとなり、トランジスタN11がオフとなる。従って、第1インバータP11、N11から出力される反転入力信号INBはハイレベルV1となる。ハイレベルV1の反転入力信号INBが入力された第2インバータP12、N12では、トランジスタP12がオフとなり、トランジスタN12がオンとなる。従って、第2インバータP12、N12から出力されるワード線選択信号WLは、ローレベルV2となる。その結果、メモリセルCELLの選択トランジスタPMOSFETはオンとなり、メモリセルCELLがアクティブ状態となる。このように、第3構成例のドライバ21であれば、先述の第1構成例と同様、電源電圧VDDよりも高い第1駆動電圧V1=VDDαと、接地電圧GNDよりも低い第2駆動電圧V2=-αとの間で、ワード線選択信号WLをパルス駆動することができるので、メモリセルCELLのデータ保持特性を向上させることが可能となる。また、第3構成例のドライバ21であれば、メモリセルCELLの非アクティブ時において、ドライバ21を形成する全てのトランジスタP11、P12、N11、N12、N31のソースドレイン間、ゲートソース間、及び、ゲートバックゲート間に対して、|VDDα|以上の電圧が印加されることはなくなる。従って、メモリセルCELLの非アクティブ時には、第1構成例に比べて、定常的な電圧ストレスをαだけ低減することが可能となる。なお、第3構成例のドライバ21では、メモリセルCELLのアクティブ時において、トランジスタP12のソースドレイン間、並びに、トランジスタN12のゲートソース間及びゲートバックゲート間に、それぞれ|VDD2α|という高電圧が印加される。ただし、メモリセルCELLのアクティブ期間は、メモリセルCELLの非アクティブ期間に比べて圧倒的に短いので、トランジスタP12及びN12の素子耐圧を不必要に高める必要はない。さらに、第3構成例のドライバ21であれば、第2構成例と比べて追加素子が少なくて済む。従って、ドライバ21の回路面積をより効果的に縮小して、半導体記憶装置1のさらなる高付加価値化を実現することが可能となる。図15Aは、ドライバ21の第4構成例を示す図である。また、図15Bは、第4構成例のドライバ21の動作波形を示す図である。第4構成例のドライバ21は、第3構成例の変形である。より具体的には、メモリセルCELLの選択トランジスタがPチャネル型からNチャネル型に変更されたことに伴い、Nチャネル型MOS電界効果トランジスタN31に代えて、Pチャネル型MOS電界効果トランジスタP31が設けられている。各素子間の接続関係については、第1構成例との相違点のみ説明する。トランジスタP31のソース及びバックゲート、並びに、トランジスタP12のバックゲートは、いずれも第1駆動電圧V1の印加端に接続されている。トランジスタP31のドレインは、トランジスタP12のソースに接続されている。トランジスタP31のゲートは、第4制御信号S4の印加端に接続されている。トランジスタP11のソース及びバックゲートは、第1駆動電圧V1の印加端ではなく、電源電圧VDDの印加端に接続されている。第4構成例の入力信号INは、メモリセルCELLの選択トランジスタがPチャネル型からNチャネル型に変更されたことに伴い、第1~第3構成例の入力信号INの論理反転信号とされている。また、第4構成例の入力信号INのハイレベルVDD及びローレベルV2は、第1~第3構成例の入力信号INのハイレベルV1及びローレベルGNDをαだけ低電位側にシフトさせた電圧値となっている。また、第4制御信号S4は、入力信号INの論理反転信号である。ただし、第4制御信号S4のハイレベルV1及びローレベルGNDは、入力信号INのハイレベルVDD及びローレベルV2をαだけ高電位側にシフトさせた電圧値となっている。第4構成例のドライバ21において、メモリセルCELLを非アクティブ状態Nとする場合には、第4制御信号S4がハイレベルV1とされる。このとき、トランジスタP31がオフとされる。従って、トランジスタP12のソースは、フローティング状態とされる。また、メモリセルCELLを非アクティブ状態Nとする場合には、入力信号INがローレベルV2とされる。ローレベルV2の入力信号INが入力された第1インバータP11、N11では、トランジスタP11がオンとなり、トランジスタN11がオフとなる。従って、第1インバータP11、N11から出力される反転入力信号INBはハイレベルVDDとなる。ハイレベルVDDの反転入力信号INBが入力された第2インバータP12、N12では、トランジスタP12がオフとなり、トランジスタN12がオンとなる。従って、第2インバータP12、N12から出力されるワード線選択信号WLはローレベルV2となる。その結果、メモリセルCELLの選択トランジスタNMOSFETはオフとなり、メモリセルCELLが非アクティブ状態となる。ここで着目すべき点は、先述の第3構成例と異なり、トランジスタP12のソースがフローティング状態とされている点である。一方、メモリセルCELLをアクティブ状態Aとする場合には、第4制御信号S4がローレベルGNDとされる。このとき、トランジスタP31がオンとされる。従って、トランジスタP12のソースには、第1駆動電圧V1が印加される。また、メモリセルCELLをアクティブ状態Aとする場合には、入力信号INがハイレベルVDDとされる。ハイレベルVDDの入力信号INが入力された第1インバータP11、N11では、トランジスタP11がオフとなり、トランジスタN11がオンとなる。従って、第1インバータP11、N11から出力される反転入力信号INBはローレベルV2となる。ローレベルV2の反転入力信号INBが入力された第2インバータP12、N12では、トランジスタP12がオンとなり、トランジスタN12がオフとなる。従って、第2インバータP12、N12から出力されるワード線選択信号WLは、ハイレベルV1となる。その結果、メモリセルCELLの選択トランジスタNMOSFETはオンとなり、メモリセルCELLがアクティブ状態となる。このように、第4構成例のドライバ21であれば、先述の第1構成例と同様、電源電圧VDDよりも高い第1駆動電圧V1=VDDαと、接地電圧GNDよりも低い第2駆動電圧V2=-αとの間で、ワード線選択信号WLをパルス駆動することができるので、メモリセルCELLのデータ保持特性を向上させることが可能となる。また、第4構成例のドライバ21であれば、メモリセルCELLの非アクティブ時において、ドライバ21を形成する全てのトランジスタP11、P12、N11、N12、P31のソースドレイン間、ゲートソース間、及び、ゲートバックゲート間に対して、|VDDα|以上の電圧が印加されることはなくなる。従って、メモリセルCELLの非アクティブ時には、第1構成例に比べて、定常的な電圧ストレスをαだけ低減することが可能となる。なお、第4構成例のドライバ21では、メモリセルCELLのアクティブ時において、トランジスタN12のソースドレイン間、並びに、トランジスタP12のゲートソース間及びゲートバックゲート間に、それぞれ|VDD2α|という高電圧が印加される。ただし、メモリセルCELLのアクティブ期間は、メモリセルCELLの非アクティブ期間に比べて圧倒的に短いので、トランジスタP12及びN12の素子耐圧を不必要に高める必要はない。さらに、第4構成例のドライバ21であれば、第2構成例と比べて、追加素子が少なくて済む。従って、ドライバ21の回路面積を効果的に縮小して、半導体記憶装置1の高付加価値化を実現することが可能となる。なお、上記の第1~第4構成例では、第1駆動電圧V1を電源電圧VDDよりもαだけ高い電圧値V1=VDDαに設定し、第2駆動電圧V2を接地電圧GNDよりもαだけ低い電圧値V2=GND-αに設定した構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではない。例えば、第1駆動電圧V1を電源電圧VDDよりもαだけ高い電圧値V1=VDDαに設定し、第2駆動電圧V2を接地電圧よりもβ≠αだけ低い電圧値V2=GND-βに設定した構成としても構わない。すなわち、第1駆動電圧V1と電源電圧VDDとの電圧差と、第2駆動電圧V2と接地電圧GNDとの電圧差について、各々の絶対値が異なっていても構わない。<テスト回路>図16は、テスト回路40の第1構成例を示すブロック図である。第1構成例のテスト回路40は、半導体記憶装置1の外部に設けられたテスト装置不図示からのテスト入力信号TIに基づいて、メモリアレイ10の動作確認テストを行う回路ブロックであり、テストパターン生成回路41と、テスト結果判定回路42と、を有する。テストパターン生成回路41は、テスト用のアドレス信号TADDR、クロック信号TCLK、リード/ライト選択信号TRW、及び、データ信号TDATAを生成し、これらをマルチプレクサ50経由で周辺回路20に出力する。テスト結果判定回路42は、周辺回路20からマルチプレクサ50経由で入力されるテスト用の出力信号TQが期待値と一致しているか否かを判定し、先述のテスト装置不図示にテスト出力信号TOを出力する。このようなテスト回路40を半導体記憶装置1に組み込んでおくことにより、例えば、工場出荷前にメモリアレイ10の動作確認テストを行い、半導体記憶装置1の信頼性を高めることが可能となる。ただし、第1構成例のテスト回路40では、テストパターン生成回路41で生成されるテストパターンが予め固定されている。そのため、第1構成例のテスト回路40では、半導体記憶装置1が搭載されるセット側の要求に応じて、テスト内容例えば簡易テストと詳細テストを任意に切り替える、といった柔軟な運用を行うことはできない。また、第1構成例のテスト回路40では、テスト結果判定回路42においてメモリアレイ10のOK/NG判定のみが行われる。そのため、第1構成例のテスト回路40では、メモリアレイ10の全体に不良が生じていても一部だけに不良が生じていても、いずれもNGと判定されるだけであり、不良個所の特定を行うことはできない。図17は、テスト回路40の第2構成例を示すブロック図である。第2構成例のテスト回路20において、テストパターン生成回路41は、テストパターン選択部411と、アドレス生成部412と、シーケンス制御部413と、データ生成部414と、を有する。テストパターン選択部411は、外部から入力されるテストパターン選択信号PSEL例えば4ビットのデジタル信号に応じて、メモリアレイ10の動作確認テストに用いられるテストパターンを複数候補の中から選択し、アドレス生成部412、シーケンス制御部413、及び、データ生成部414を制御する。アドレス生成部412は、テストパターン選択部411で選択されたテストパターンを実現するように、テスト用のアドレス信号TADDRを生成する。アドレス信号TADDRは、マルチプレクサ50経由で周辺回路20に出力される一方、テスト結果判定回路42にも出力されている。シーケンス制御部413は、テストパターン選択部411で選択されたテストパターンを実現するように、テスト用のクロック信号TCLKとリード/ライト選択信号TRWを生成する。クロック信号TCLKとリード/ライト選択信号TRWは、マルチプレクサ50経由で周辺回路20に出力される一方、テスト結果判定回路42にも出力されている。データ生成部414は、テストパターン選択部411で選択されたテストパターンを実現するように、テスト用のデータ信号TDATAを生成する。データ信号TDATAは、マルチプレクサ50経由で周辺回路20に出力される一方、テスト結果判定回路42にも出力されている。なお、テストパターン選択部411は、テストパターンテーブルTBLを備えており、これを参照してテストパターンの選択動作を実行する。図18は、テストパターンテーブルTBLの一例を示す図である。図18に即して説明すると、テストパターン選択信号PSELが0000であった場合には、テストパターンとしてALL0/1が選択される。同様にして、テストパターン選択信号PSELが0001、0010、0011、0100であった場合には、テストパターンとしてChecker、March、Bit-March、及び、Diagonalが各々選択される。なお、各テストパターンはいずれも周知のものであるため、その内容に関する詳細な説明は割愛する。また、テストパターン選択信号PSELが0101であった場合には、テストパターンとして、まずALL0/1が選択された後、さらにCheckerが選択される。同様にして、テストパターン選択信号PSELが0110であった場合には、テストパターンとして、まずALL0/1が選択された後、さらにMarchが選択される。このように、テストパターン選択部411は、テストパターン選択信号PSELに応じて、複数のテストパターンを順次切り替えながら選択することも可能である。このように、第2構成例のテスト回路40であれば、テストパターン選択部411を備えたことにより、例えば、半導体記憶装置1が搭載されるセット側の要求に応じて、テスト内容を任意に切り替えることが可能となる。また、第2構成例のテスト回路40であれば、不良の生じるテストパターンを短時間で特定することもできるようになるので、不良解析に要する時間を短縮することも可能となる。また、第2構成例のテスト回路40において、テスト結果判定回路42は、合否判定部421と、NGアドレス数カウンタ422と、NGアドレスラッチ423と、NGビットラッチ424と、を有する。合否判定部421は、周辺回路20からマルチプレクサ50経由で入力されるテスト用の出力信号TQが期待値と一致しているか否かを判定し、先述のテスト出力信号TOを生成する。なお、合否判定部421は、メモリアレイ10のビット毎にOK/NG判定を行う。そして、NG判定されたビットが一つでもあれば、テスト出力信号TOをNG判定時の論理レベルとし、NG判定されたビットが一つもなければ、テスト出力信号TOをOK判定時の論理レベルとする。NGアドレス数カウンタ422は、NG判定されたアドレスの総数をカウントし、そのカウント値を第1テスト出力信号EX1として出力する。例えば、合否判定部421において、アドレスA1のxビット目、アドレスA2のyビット目、及び、アドレスA3のzビット目にそれぞれNG判定が下された場合、NGアドレス数カウンタ422では、NG判定されたアドレスの総数として3が保持される。NGアドレスラッチ423は、NG判定されたアドレスに関する情報アドレス値を保持し、その保持内容を第2テスト出力信号EX2として出力する。例えば、合否判定部421において、アドレスA1のxビット目、アドレスA2のyビット目、及び、アドレスA3のzビット目にそれぞれNG判定が下された場合、NGアドレス数カウンタ422では、NG判定されたアドレスに関する情報として、アドレス値A1、A2、及び、A3が保持される。なお、アドレス値の保持に必要なラッチ回路の面積縮小を優先するのであれば、最初にNG判定されたアドレスに関する情報のみを保持するなど、適宜変更を加えることも可能である。NGビットラッチ424は、NG判定されたビットに関する情報ビット番号を保持し、その保持内容を第3テスト出力信号EX3として出力する。例えば、合否判定部421において、アドレスA1のxビット目、アドレスA2のyビット目、及び、アドレスA3のzビット目にそれぞれNG判定が下された場合、NGアドレス数カウンタ422ではNG判定されたビットに関する情報として、ビット番号x、y、及び、zが保持される。なお、ビット番号の保持に必要なラッチ回路の面積縮小を優先するのであれば、最初にNG判定されたビットに関する情報のみを保持するなど、適宜変更を加えることも可能である。このように、第2構成例のテスト回路40であれば、NGアドレス数カウンタ422、NGアドレスラッチ423、及び、NGビットラッチ424の少なくとも一つを備えたことにより、メモリアレイ10のOK/NGを判定するだけでなく、NG判定されたアドレスの総数やNG発生個所アドレス値/ビット番号を特定することもできるので、不良解析に要する時間を短縮することが可能となる。<テストパッド>例えば、先出の図7で示したDRAMのメモリアレイに含まれているセンスアンプSAは、第1ビット線blと第2ビット線blbとの電圧差に応じた出力信号outを生成する。しかしながら、メモリセルCELLのアナログ特性やセンスアンプSAのオフセットには、半導体記憶装置1毎のばらつき成分が含まれている。そのため、メモリアレイ10の動作確認テストでNG判定が得られた場合において、その原因メモリセルCELLのアナログ特性に起因するNGであるのか、センスアンプSAのオフセットに起因するNGであるのかを切り分けることは困難である。また、メモリアレイ10の動作確認テストでOK判定が得られた場合であっても、その判定結果がどの程度のマージンを持っているのかは不明であり、初期不良発生率を低減するためには、さらなる改善の余地がある。図19は、テストパッドの一導入例を示す図である。本構成例のDRAMは、その基本的な構成要素として、メモリセルCELL<0>~CELL<31>と、第1ビット線blと、第2ビット線blbと、センスアンプSAと、を有するほか、種々のテストを行うための追加的な構成要素として、第1パッドPAD0と、第2パッドPAD1と、第1ダミーメモリセルTCELL<0>と、第2ダミーメモリセルTCELL<1>とを含む。メモリセルCELL<i>ただし、i=0~31の整数は、選択トランジスタPG<i>とキャパシタC<i>を含む。キャパシタC<i>の第1端は、選択トランジスタPG<i>を介して第1ビット線blまたは第2ビット線blbに接続されている。より具体的に述べると、偶数ビット目のメモリセルCELL<0>、CELL<2>、...、CELL<30>は、いずれも第1ビット線blに接続されており、奇数ビット目のメモリセルCELL<1>、CELL<3>、...、CELL<31>は、いずれも第2ビット線blbに接続されている。キャパシタC<i>の第2端は基準電圧の印加端に接続されている。選択トランジスタPG<i>のゲートは、ワード線WL<i>に接続されている。センスアンプSAは、第1ビット線blと第2ビット線blbとの電圧差に応じた出力信号outを生成する。第1パッドPAD0及び第2パッドPAD1は、それぞれ、第1ビット線bl及び第2ビット線blbに外部から任意のテスト電圧を印加するための外部端子である。なお、第1パッドPAD0及び第2パッドPAD1は、半導体記憶装置1のパッケージ外まで引き出される外部端子ピンとして構成するとよい。このような構成とすることにより、半導体記憶装置1のパッケージング後において、メモリセルCELLのアナログ特性評価やセンスアンプSAのオフセット評価などを行うことが可能となる。ただし、外部端子数の削減を優先するのであれば、第1パッドPAD0及び第2パッドPAD1をそれぞれプローブ試験用の内部端子としてもパッケージ内に埋設しても構わない。第1ダミーメモリセルTCELL<0>は、選択トランジスタTPG<0>とキャパシタTC<0>を含む。キャパシタTC<0>の第1端は、選択トランジスタTPG<0>を介して第1ビット線blに接続される一方、第1パッドPAD0にも接続されている。キャパシタTC<0>の第2端は、基準電圧の印加端に接続されている。選択トランジスタTPG<0>のゲートは、ワード線TWL<0>に接続されている。第2ダミーメモリセルTCELL<1>は、選択トランジスタTPG<1>とキャパシタTC<1>を含む。キャパシタTC<1>の第1端は、選択トランジスタTPG<1>を介して第1ビット線blに接続される一方、第2パッドPAD1にも接続されている。キャパシタTC<1>の第2端は、基準電圧の印加端に接続されている。選択トランジスタTPG<1>のゲートは、ワード線TWL<1>に接続されている。第1ダミーメモリセルTCELL<0>と第2ダミーメモリセルTCELL<1>は、いずれも、メモリセルCELL<0>~CELL<31>と同一プロセスで形成される。そして、第1パッドPAD0及び第2パッドPAD1は、それぞれ、第1ダミーメモリセルTCELL<0>と第2ダミーメモリセルTCELL<1>を介して、第1ビット線bl及び第2ビット線blbに接続されている。このような構成とすることにより、メモリセルCELL<0>~CELL<31>からデータを読み出す場合と全く同じ条件で、第1パッドPAD0及び第2パッドPAD1から第1ビット線bl及び第2ビット線blblに任意のテスト電圧を印加することが可能となる。なお、半導体記憶装置1では、メモリアレイ10の終端部主にメモリアレイ10の外周部に配置されている第1要素ブロックメモリセルCELLやセンスアンプSAなどを形成するトランジスタ群と、メモリアレイ10の終端部に配置されていない第2要素ブロック第1要素ブロックと同様、メモリセルCELLやセンスアンプSAなどを形成するトランジスタ群との間で、できるだけマスクパターンの孤密差延いては、これに起因する特性ばらつきが生じないように、実際には使用されないダミーブロックを第1要素ブロックに隣接して設けておく必要がある。そこで、第1テストパッドPAD0及び第2テストパッドPAD1の導入に際しては、第1ダミーメモリセルTCELL<0>及び第2ダミーメモリセルTCELL<1>を上記のダミーブロックとして配置することが望ましい。このような構成とすることにより、半導体記憶装置1の通常動作時には全く使用されることのない第1ダミーメモリセルTCELL<0>及び第2ダミーメモリセルTCELL<1>を上記のダミーブロックとして有効に活用することが可能となる。[センスアンプSAのオフセット評価方法]図20及び図21は、いずれもセンスアンプSAのオフセット評価方法を説明するためのタイムチャートであり、上から順に、ワード線選択信号TWL<0>、ワード線選択信号TWL<1>、第1ビット線bl/第2ビット線blbに現れる電圧波形、センスアンプイネーブル信号SAE、及び、出力信号outが描写されている。なお、図20は出力信号outがローレベルとなる場合の挙動を示しており、図21は出力信号outがハイレベルとなる場合の挙動を示している。なお、センスアンプSAのオフセット評価に際して、ワード線選択信号WL<0>~WL<31>は、いずれもハイレベル選択トランジスタPG<0>~PG<31>をオフさせるための論理レベルに維持されている。図20で示したように、PAD0<PAD1である場合には、ワード線選択信号TWL<0>及びTWL<1>をいずれもローレベルとした時点で、第1ビット線blの電圧値が第2ビット線blbの電圧値よりも低くなる。従って、センスアンプSAにオフセットがなければ、センスアンプSAがアクティブ状態SAE=Hになった時点で、第1ビット線blの電圧値がローレベルに引き下げられ、第2ビット線blbの電圧値がハイレベルに引き上げられる。その結果、センスアンプSAは、ローレベルの出力信号outを出力する。一方、図21で示したように、PAD0>PAD1である場合には、ワード線選択信号TWL<0>及びTWL<1>をいずれもローレベルとした時点で、第2ビット線blbの電圧値が第1ビット線blの電圧値よりも低くなる。従って、センスアンプSAにオフセットがなければ、センスアンプSAがアクティブ状態SAE=Hになった時点で、第1ビット線blの電圧値がハイレベルに引き上げられ、第2ビット線blbの電圧値がローレベルに引き下げられる。その結果、センスアンプSAは、ハイレベルの出力信号outを出力する。このように、センスアンプSAにオフセットが存在しない場合には、PAD0がPAD1よりも1mVでも低ければ出力信号outがローレベルとなり、PAD0がPAD1よりも1mVでも高ければ出力信号outがハイレベルとなる。しかしながら、センスアンプSAにオフセットαが存在する場合には、PAD0α<PAD1となったときに出力信号outがローレベルとなり、PADα>PAD1となったときに出力信号outがハイレベルとなる。すなわち、α>0であれば出力信号outがハイレベル寄りとなり、α<0であれば出力信号outがローレベル寄りとなる。そこで、センスアンプSAのオフセット評価シーケンスとしては、例えば、PAD0を固定値とした上でPAD1を順次変化させていき、出力信号outの論理反転が生じたときの電圧差=PAD0-PAD1を読み取ればよい。具体例として、PAD0を600mVに固定した上で、PAD1を650mVから10mV刻みで段階的に引き下げた結果、PAD1を620mVから610mVに引き下げた時点で出力信号outの論理レベルがローレベルからハイレベルに切り替わった場合を考える。この場合には、センスアンプSAのオフセットαが10mVから20mVの範囲であると評価することができる。また、他の具体例として、PAD0を600mVに固定した上で、PAD1を650mVから10mV刻みで段階的に引き下げた結果、PAD1を590mVから580mVに引き下げた時点で出力信号outの論理レベルがローレベルからハイレベルに切り替わった場合を考える。この場合には、センスアンプSAのオフセットαが-10mVから-20mVの範囲であると評価することができる。[メモリセルCELLの特性評価方法]図22及び図23は、いずれもメモリセルCELL<0>の特性評価方法を説明するためのタイムチャートであり、上から順に、ワード線選択信号TWL<1>、ワード線選択信号WL<0>、第1ビット線bl/第2ビット線blbに現れる電圧波形、センスアンプイネーブル信号SAE、及び、出力信号outが描写されている。なお、図22は出力信号outがハイレベルとなる場合の挙動を示しており、図23は出力信号outがローレベルとなる場合の挙動を示している。なお、以下の説明では、前提条件としてメモリセルCELL<0>にデータ0が書き込まれているものとする。また、メモリセルCELL<0>の特性評価に際して、ワード線選択信号WL<1>~WL<31>は、いずれもハイレベル選択トランジスタPG<1>~PG<31>をオフさせるための論理レベルに維持されている。図22で示したように、ワード線選択信号TWL<1>及びWL<0>をいずれもローレベルとした時点で、第1ビット線blの電圧値データ0が書き込まれたメモリセルCELL<0>の出力電圧値が第2ビット線blbの電圧値テストパッドPAD1から入力されたテスト電圧値よりも高ければ、センスアンプSAがアクティブ状態SAE=Hになった時点で、第1ビット線blの電圧値がハイレベルに引き上げられ、第2ビット線blbの電圧値がローレベルに引き下げられる。その結果、センスアンプSAは、ハイレベルの出力信号outを出力する。一方、図23で示したように、ワード線選択信号TWL<1>及びWL<0>をいずれもローレベルとした時点で、第1ビット線blの電圧値が第2ビット線blbの電圧値よりも低ければ、センスアンプSAがアクティブ状態SAE=Hになった時点で、第1ビット線blの電圧値がローレベルに引き下げられ、第2ビット線blbの電圧値がハイレベルに引き上げられる。その結果、センスアンプSAは、ローレベルの出力信号outを出力する。そこで、メモリセルCELL<0>の特性評価シーケンスとしては、メモリセルCELL<0>をリード状態とした上でPAD1を順次変化させていき、出力信号outの論理反転が生じたときの電圧差=bl-PAD1を読み取ればよい。例えば、メモリセルCELL<0>をリード状態選択トランジスタPG<0>のオン状態とした上で、PAD1を600mVから10mV刻みで段階的に引き下げた結果、PAD1を590mVから580mVに引き下げた時点で出力信号outの論理レベルがローレベルからハイレベルに切り替わった場合を考える。この場合には、データ0が書き込まれたメモリセルCELL<0>の出力電圧値が580mVから590mVの範囲であると評価することができる。このように、第1テストパッドPAD0及び第2テストパッドPAD1を設けたことにより、第1ビット線bl及び第2ビット線blbに任意のテスト電圧を印加することができるようになるので、メモリセルCELLの特性評価やセンスアンプSAのオフセット評価を行うことが可能となる。従って、メモリアレイ10の動作確認テストでNG判定が得られた場合において、その原因メモリセルCELLのアナログ特性に起因するNGであるのか、センスアンプSAのオフセットに起因するNGであるのかを適切に切り分けることが可能となる。また、メモリアレイ10の動作確認テストでOK判定が得られた場合において、その判定結果がどの程度のマージンを持っているのかを確認することも可能となる。従って、辛うじてOK判定が得られた製品に準NG判定を下して、より厳しいスクリーニングを行うことにより、初期不良発生率を低減することが可能となる。なお、上記では、センスアンプSAのオフセット評価とメモリセルCELLの特性評価を例に挙げて説明を行ったが、第1テストパッドPAD0と第2テストパッドPAD1を用いれば、プリチャージ電圧の特性評価を行うことも可能となる。このような特性評価を行う場合には、例えば、図24及び図25で示すように、第1ビット線blにプリチャージ電圧を印加した状態でPAD1を順次変化させていき、出力信号outの論理反転が生じたときの電圧差=bl-PAD1を読み取ればよい。なお、第1ビット線blに印加されるプリチャージ電圧の特性評価に際して、ワード線選択信号WL<0>~WL<31>及びTWL<0>は、いずれもハイレベル選択トランジスタPG<0>~PG<31>及びTPG<0>をオフさせるための論理レベルに維持されている。<タイミング可変制御>タイミング制御部22は、メモリアレイ10のリード/ライト動作に際して種々のタイミング制御を行う。例えば、先出の図5や図6で示したリードシーケンスにおいて、teq_phi1メモリセルの読み出し時間、tphi_csセンスアンプの読み出し時間、trgdgbl/gblbへの読み出し時間、tcs_eqメモリセルへの書き込み時間、及び、tPREプリチャージ時間は、動作確認テストの判定結果歩留りに大きな影響を及ぼすので、そのタイミング調整が非常に重要である。しかしながら、上記のタイミング調整を行う度に、回路修正やマスク修正を行うことは極めて非効率的である。また、上記のタイミング調整と動作確認テストの判定結果との相関を評価するために、FIB[FocusedIonBeam]加工を行うことも効率的な作業であるとは言えない。図26は、タイミング制御部22の一構成例を示す図である。本構成例のタイミング制御部22は、遅延回路221と、ORゲート222と、を有する。遅延回路221は、所定のパルス幅ハイレベル期間T1を有する入力信号SINを所定の遅延時間T2だけ遅らせた遅延入力信号SINDを生成する。ORゲート222は、入力信号SINと遅延入力信号SINDとの論理和演算を行って出力信号SOUTを生成する。従って、出力信号SOUTのパルス幅ハイレベル期間はT1T2となる。図27は、上記のタイミング制御動作を説明するためのタイムチャートであり、上から順に、入力信号SIN、遅延入力信号SIND、及び、出力信号SOUTが描写されている。なお、出力信号SOUTは、例えば先出の図5や図6におけるcs信号に相当し、そのパルス幅ハイレベル期間は、先述の期間trgdに相当する。また、図26では、説明を簡単とするために、最も単純な回路例を描写したが、実際のタイミング制御部22には、より複雑な論理回路が含まれていることは言うまでもない。図28は、遅延回路221の一構成例を示す図である。本構成例の遅延回路221は、遅延段D1~D3と、スイッチSW1~SW3と、を有する。遅延段D1の入力端は、入力信号SINの入力端に接続されている。遅延段D1の出力端は、遅延段D2の入力端に接続される一方、スイッチSW1を介して遅延入力信号SINDの出力端にも接続されている。遅延段D2の出力端は、遅延段D3の入力端に接続される一方、スイッチSW2を介して遅延入力信号SINDの出力端にも接続されている。遅延段D3の出力端は、スイッチSW3を介して遅延入力信号SINDの出力端に接続されている。スイッチSW1~SW3は、遅延制御信号DCTRLに応じて、いずれか一つのみがオンとされ、その余の二つがオフとされる。すなわち、本構成例の遅延回路221において、スイッチSW1がオンとされ、その余のスイッチSW2及びSW3がオフとされている場合、入力信号SINに1段分D1の遅延が付与された遅延入力信号SINDが生成される。また、スイッチSW2がオンとされ、その余のスイッチSW1及びSW3がオフとされている場合、入力信号SINに2段分D1、D2の遅延が付与された遅延入力信号SINDが生成される。また、スイッチSW3がオンとされ、その余のスイッチSW1及びSW2がオフとされている場合、入力信号SINに3段分D1、D2、D3の遅延が付与された遅延入力信号SINDが生成される。このように、本構成例の遅延回路221であれば、回路修正やマスク修正を行うことなく、出力信号SOUTのパルス幅T1T2例えばcs信号のパルス幅trgdを可変制御することが可能となる。図29は、遅延段D1D2及びD3についても同様の一構成例を示す図である。本構成例の遅延段D1は、インバータINV1及びINV2と、抵抗Rdと、キャパシタCdと、を有する。インバータINV1及びINV2は、前段から入力される信号を同一論理で後段に出力するバッファ段を形成している。抵抗Rdは、インバータINV1の電源ラインに挿入されている。キャパシタCdは、インバータINV1の出力端と接地端との間に接続されている。従って、本構成例の遅延段D1では、抵抗RdとキャパシタCdの時定数に応じて、インバータINV1の出力信号インバータINV2の入力信号の立ち上がり/立ち下りが鈍る。その結果、前段から入力される信号の立ち上がり/立ち下りに対して、後段に出力される信号の立ち上がり/立ち下りが遅延される。図30は、テスト回路40の第3構成例を示すブロック図である。第3構成例のテスト回路40において、テストパターン生成回路41は、遅延選択部415を含む。遅延選択部415は、メモリアレイ10の動作確認テストに際して、先述の遅延制御信号DCTRLを生成し、これをタイミング制御部22に出力する。すなわち、第3構成例のテスト回路40は、タイミング制御部22を介してメモリアレイ10の動作タイミングを変化させながら、メモリアレイ10の動作確認を行う機能を備えている。このような構成とすることにより、タイミング制御部22によるメモリアレイ10のタイミング調整と、テスト回路40による動作確認テストの判定結果との相関を即座に評価することが可能となる。なお、タイミング制御部22は、メモリアレイ10の動作タイミング遅延制御信号DCTRLの論理レベルを固定するためのトリミング回路TRIMを含む。このような構成とすることにより、テスト回路40による動作確認テストの結果が最も良好であった動作タイミングを固定的に設定することが可能となる。<その他の変形例>なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。