ダイオードと、該ダイオードの出力端子に電気的に接続され、該ダイオードを介して選択信号が入力される第1の信号線と、ソース又はドレインの一方が前記第1の信号線と電気的に接続され、ソース又はドレインの他方が基準電位線と電気的に接続される第1のトランジスタと、ゲートが前記第1の信号線と電気的に接続し、ソース又はドレインの一方が第2の信号線と電気的に接続し、前記選択信号によって制御される、nチャネル型の第2のトランジスタと、前記第1の信号線と前記第2の信号線との間に容量と、前記第2のトランジスタのソース又はドレインの他方と電気的に接続され、該第2のトランジスタを介して前記第2の信号線からの信号が入力される機能回路と、を有するセルアレイと、を備えた、半導体装置。前記ダイオードは、ゲートとソース又はドレインの一方が電気的に接続され、ソース又はドレインの他方が前記第1の信号線と電気的に接続する第3のトランジスタからなる、請求項1に記載の半導体装置。前記第2のトランジスタのチャネルが形成される半導体層は、酸化物半導体を含む、請求項1又は請求項2に記載の半導体装置。前記第2のトランジスタのオフ状態における、チャネル幅1μmあたりの電流が、ソースとドレイン間の電圧が3.5V、温度25°Cの条件下において、100zA以下である、請求項1乃至請求項3のいずれか一に記載の半導体装置。ダイオードの入力端子に第1の電位を与え、前記ダイオードの出力端子に電気的に接続された第1の信号線の電位を第2の電位まで上昇させる、第1のステップと、第2の信号線に前記第1の電位を与え、前記第1の信号線と前記第2の信号線との間に電気的に接続された容量を充電することにより前記第1の信号線の電位を第3の電位まで上昇させ、前記第1の信号線に電気的に接続された第2のトランジスタのゲートに前記第3の電位を与え、前記第2のトランジスタをオンさせると共に、前記第2の信号線に電気的に接続された前記第2のトランジスタのドレインに前記第1の電位を与える、第2のステップと、前記ダイオードに前記第2のトランジスタをオフさせる第4の電位を与える、第3のステップと、前記第1の信号線にドレインが電気的に接続され、基準電位線にソースが電気的に接続された第1のトランジスタのゲートに前記第1の電位を与え、前記第1のトランジスタをオンにし、前記第1の信号線の電位を前記第4の電位まで下降させることにより、前記第2のトランジスタのゲートに前記第4の電位を与え、前記第2のトランジスタをオフにする、第4のステップと、を有し、前記第1の電位は、前記ダイオードのしきい値電圧と、前記第2のトランジスタのしきい値電圧との和よりも高い電圧である、半導体装置の駆動方法。請求項5において、前記第4のステップの後に、前記第2の信号線に前記第4の電位を与える、第5のステップを有する、半導体装置の駆動方法。液晶表示装置、発光表示装置などの画像表示装置や、DRAM、SRAMなどの揮発性メモリのような記憶装置は、低消費電力での駆動が期待されており、更なる低電力化が検討されている。また、これらを構成する回路内の選択トランジスタには、上述のような理由からnチャネル型のトランジスタが多く用いられる。しかしながら、nチャネル型の選択トランジスタを介して画素、又はメモリ素子へデータを書込む際に、トランジスタのしきい値落ちが生じてしまう問題がある。つまり、トランジスタを介して書込まれる電位は、当該トランジスタのしきい値電圧分低下してしまい、その分書込まれる電位にロスが生じてしまう。この問題を防ぐためには、データの書込みを行う際、例えばあらかじめトランジスタのしきい値電圧分を上乗せした電位を用いる、または、選択トランジスタのゲート及びドレインにそれぞれ電気的に接続する2系統の電源を用い、選択トランジスタのゲートには高い電位を印加するなどの対策が必要であった。しかしこれらの対策はいずれにしても、結果的に書込みの電圧の上昇を伴うこととなり、消費電力の増加に繋がっていた。しかしながら、上述の携帯機器や無線機器など、わずかな消費電力の増大が問題となるような低消費電力が求められる機器においては、上記のように書込み動作の際に高い電源電位を用いるような対策は機器の消費電力の増大に繋がるため好ましくない。また、電源電位を生成する電源回路を増やすような対策は、当該電源回路による消費電力が機器の消費電力を増大させる問題を生む。したがって、電源回路を増やすことなく書込み動作を可能とすること、さらに、書込みの際の選択トランジスタによるしきい値落ちによるロスをなくし、従来よりも低電圧で書込み動作を行うことは、上記のような機器の低消費電力化において、大きな課題となっている。上述の問題に鑑み、本発明の目的は、データの書込みにおいて、電源電位を増やすことなく電圧を低減することで低消費電力化が実現された半導体装置を提供することを課題の一とする。さらにデータの書込みにおいて、電源電位を増やすことなく選択トランジスタにおけるしきい値落ちの問題が抑制された半導体装置を提供することを課題の一とする。上記課題を解決するために、本発明の一態様は、複数のワード線第1の信号線とも言うと、これと交差する複数のビット線第2の信号線とも言うとを有し、これらの交差する部分に選択トランジスタを含む回路素子を有するマトリクス回路において、nチャネル型の選択トランジスタのゲートに電気的に接続するワード線に直列にダイオード接続されたトランジスタを電気的に接続し、さらに当該選択トランジスタのソース又はドレインの一方に電気的に接続するビット線と、ワード線との間に容量を設ける。さらに書込みにおいて、ワード線の選択のタイミングをビット線の選択のタイミングよりも早くする。なお、上記回路素子は、ソース又はドレインの一方にビット線が電気的に接続される選択トランジスタと、当該選択トランジスタのソース又はドレインの他方に電気的に接続される機能回路とを有する。当該機能回路は、選択トランジスタを介してビット線から入力される電位によって様々な機能を発現する回路であって、例えばDRAMの場合では容量素子に相当し、発光装置の場合では発光素子、保持容量素子、及び電流制御用トランジスタなどからなる回路に相当する。上記構成とすることにより、書込みにおいて、先に選択されたワード線が電源電圧により電位の高い状態でフローティング状態となる。その後ビット線に同一の電源電圧を印加すると、ワード線とビット線の間の容量による容量結合によりワード線の電位が上昇し、ビット線の電位よりも高い電位となる。従って、選択トランジスタのゲートには、ソースよりも高い電圧が印加されるため、しきい値落ちを抑制し、電源電圧に近い電圧で書込みを行うことができる。また、ワード線、及び基準電位が与えられた基準電位線に直列に接続されたトランジスタを設ける構成とし、書込み動作を終える際、ワード線を非選択とした後、又は非選択にすると同時に、当該トランジスタをオンとすることにより、ワード線の電位は基準電位となるため選択トランジスタがオフされる。その後、ビット線を非選択とすることにより、書込みが終了する。ここで、基準電位には少なくともトランジスタのゲートに入力されたときに当該トランジスタをオフする電位を用いる。基準電位として接地電位を用いてもよい。上述の構成とすることにより、従来のように書込みにおいてしきい値分を上乗せした電圧を用いる必要がなくなり、低電圧で書込みが可能となるため、消費電力を低減することができる。さらに、選択トランジスタのしきい値電圧が変動してしまう場合や、回路内の複数の選択トランジスタのしきい値電圧にばらつきが存在する場合であっても、上述の構成を用いて当該選択トランジスタのゲートに十分高い電圧を印加することにより、このような変動やばらつきに関係なく等しい電圧を、選択トランジスタを介して書込むことができる。すなわち、本発明の一態様は、ダイオードと、該ダイオードの出力端子に電気的に接続され、該ダイオードを介して選択信号が入力される第1の信号線と、ソース又はドレインの一方が第1の信号線と電気的に接続され、ソース又はドレインの他方が基準電位線と電気的に接続される第1のトランジスタと、ゲートが第1の信号線と電気的に接続し、ソース又はドレインの一方が第2の信号線と電気的に接続し、上記選択信号によって制御される、nチャネル型の第2のトランジスタと、第1の信号線と第2の信号線との間に容量と、第2のトランジスタのソース又はドレインの他方と電気的に接続され、該第2のトランジスタを介して第2の信号線からの信号が入力される機能回路と、を有するセルアレイと、を備えた、半導体装置である。また、本発明の一態様は、上記ダイオードは、ゲートとソース又はドレインの一方が電気的に接続され、ソース又はドレインの他方が第1の信号線と電気的に接続する第3のトランジスタからなる、半導体装置である。また、本発明の一態様は、ダイオードの入力端子に第1の電位を与え、該ダイオードの出力端子に電気的に接続された第1の信号線の電位を第2の電位まで上昇させる第1のステップと、第2の信号線に第1の電位を与え、第1の信号線と第2の信号線との間に電気的に接続された容量を充電することにより第1の信号線の電位を第3の電位まで上昇させ、第1の信号線に電気的に接続された第2のトランジスタのゲートに第3の電位を与え、第2のトランジスタをオンさせると共に、第2の信号線に電気的に接続された第2のトランジスタのドレインに第1の電位を与える第2のステップと、ダイオードに第2のトランジスタをオフさせる第4の電位を与える第3のステップと、第1の信号線にドレインが電気的に接続され、基準電位線にソースが電気的に接続された第1のトランジスタのゲートに第1の電位を与え、第1のトランジスタをオンにし、第1の信号線の電位を第4の電位まで下降させることにより、第2のトランジスタのゲートに第4の電位を与え、第2のトランジスタをオフにする第4のステップと、を有し、第1の電位は、ダイオードのしきい値電圧と、第2のトランジスタのしきい値電圧との和より高い電圧である、半導体装置の駆動方法である。また、本発明の一態様は、上記第4のステップの後に、第2の信号線に第4の電位を与える第5のステップを有する、半導体装置の駆動方法である。このような半導体装置、および駆動方法を用いることにより、液晶表示装置や発光表示装置、電子ペーパーなどの表示装置における画素や、DRAMやSRAM、酸化物半導体を用いた記憶装置における記憶素子等の機能素子への書込み時において、第1の信号線以降ワード線とも呼ぶに電圧を印加した後に第2の信号線以降ビット線とも呼ぶに電圧を印加することによって、これらに電気的に接続された容量による容量結合によりワード線電位がビット線よりも高い電位まで上昇する。従って上記第2のトランジスタ選択トランジスタとも呼ぶのドレインの電位よりもゲートの電位のほうが高くなることにより、該第2のトランジスタのしきい値落ちを抑制できる。その後、ワード線への電圧印加を終えた後に、上記第1のトランジスタをオン状態とすることによりワード線電位を接地電位まで低下させ、書込み動作が終了する。従って、このような構成とすることにより、電源回路を増やす必要がなく、且つしきい値落ちを想定してあらかじめ高い電源電位を用いる必要がなく、低電力で書込み動作を行うことができる。また、このような半導体装置、および駆動方法においては、ワード線の電位は上記ダイオードのしきい値電圧分低下するが、電源電位を上記ダイオード、及び上記第2のトランジスタのしきい値電圧の和よりも高い電位とすることにより、上記ダイオードのしきい値落ちの影響を抑制することができる。つまり、このような電位を電源電位に用いることにより、選択トランジスタのゲートに電気的に接続するワード線は、該選択トランジスタを線形領域で動作させるだけの十分高い電位となるため、ソース、ドレイン間のしきい値落ちの影響を抑制することができる。このような効果は、書込まれるノードにハイレベル電位、及びローレベル電位の二つの状態を書込む場合例えば、2値のデータを用いるようなDRAM、SRAM、及び酸化物半導体トランジスタを用いた記憶装置や、デジタル階調表示方式を採用した液晶表示装置や発光表示装置などの表示装置であっても、三つ以上の状態を書込む場合例えば、3値以上のデータを用いるような記憶装置や、アナログ階調表示方式を採用した液晶表示装置や発光表示装置などの表示装置であっても有効である。さらに、上記の構成とした半導体装置、及び駆動方法において、書込まれるノードに任意の電位を書込む際、ダイオードの入力端子に入力する電位は、ビット線に入力する信号の電位と等しい、上記ダイオード、及び上記第2のトランジスタ選択トランジスタのしきい値電圧の和より高い電位を用いることができる。すなわち、ワード線の電位は、ビット線に入力する電位の値によらず、常に選択トランジスタを線形領域で動作させるだけの高い電位を確保することができるため、書込まれるノードには選択トランジスタのしきい値落ちの影響を受けることなく、ビット線に入力する信号の任意の電位を書込むことができる。この様な構成とすることにより、従来のようにワード線、及びビット線それぞれに入力する異なる電源電位を用意する必要がないため回路構成を簡略化できると共に、電源回路による消費電力を低減することができる。また、上記ダイオードは、ゲートとソース又はドレインの一方とが接続されたトランジスタを用いることができる。ダイオードとしてこのように接続したトランジスタを用いることにより、他の回路に用いるトランジスタと同様の工程を経て形成することができ、工程が簡略化されるため有効である。また、本発明の一態様は、上記第2のトランジスタのチャネルが形成される半導体層は、酸化物半導体を含む、半導体装置である。また、本発明の一態様は、上記第2のトランジスタのオフ状態における、チャネル幅1μmあたりの電流が、ソースとドレイン間の電圧が3.5V、温度25°Cの条件下において、100zA以下である、半導体装置である。つまり、選択トランジスタには、オフ状態でのリーク電流が極めて低いトランジスタを用いる。具体的には、選択トランジスタに酸化物半導体を半導体層に用いたトランジスタを適用する。例えば、オフ状態でのソースとドレイン間のチャネル幅1μmあたりのリーク電流オフ電流が、ソースとドレイン間の電圧が3.5V、使用時の温度条件下例えば、25°Cにおいて、100zA1×10-19A以下であるトランジスタを用いることができる。このような酸化物半導体を半導体層としたトランジスタは、リーク電流が極めて小さいため、書込んだデータが選択トランジスタのオフリークにより失われることが抑制できる。つまり、低電圧で書込みを行っても長期間にわたって情報を保持することが可能となる。すなわち低電圧で書込み動作を行うことができるため、消費電力が低減された半導体装置を実現できる。例えば、選択トランジスタとして酸化物半導体を半導体層としたトランジスタを用いた記憶装置の場合、トランジスタのオン、オフ動作の制御で情報の記憶を行う構成とすることができる。従って、トランジスタがオンする程度の低い電圧で書込み動作を行うことが可能となる。従来のフローティングゲート型の記憶装置では書込み動作に15V~20V程度の電圧を要する。例えば該トランジスタのオンする電圧を1.7Vとした時に、16Vで駆動するフローティングゲート型の記憶装置と比較すると、計算上では書込み時の消費電力は約98削減できることになる。≪定義≫なお、本明細書等においてしきい値落ちとは、nチャネル型のトランジスタにおいてゲート及びドレインに同一電圧Vddを印加したとき、ソースに出力される電圧が、トランジスタのしきい値電圧Vth分だけ低下する現象のことを言う。本発明によれば、データの書込みにおいて、電源電位を増やすことなく電圧を低減することで低消費電力化が実現された半導体装置を提供できる。さらにデータの書込みにおいて、電源電位を増やすことなく選択トランジスタにおけるしきい値落ちの問題が抑制された半導体装置を提供できる。実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。なお、本明細書で説明する図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため誇張され、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等において、トランジスタのソース、又はドレインのどちらか一方のことを第1電極と呼び、ソース、又はドレインの他方を第2電極とも呼ぶこととする。なお、この際、ゲートについてはゲート又はゲート電極とも呼ぶ。また、本明細書等において、ダイオードの有する2つの電極のうち、電流の流れる向きに対して入力側アノード側を第1の電極又は入力端子と呼び、出力側カソード側を第2の電極又は出力端子と呼ぶこととする。また、本明細書等において、電気的に接続には、何らかの電気的作用を有するものを介して接続されている場合が含まれる。ここで、何らかの電気的作用を有するものは、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、何らかの電気的作用を有するものには、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。実施の形態1本実施の形態では、本発明の一態様の記憶装置の構成について図1乃至図5を用いて説明する。本実施の形態では、酸化物半導体を半導体層に用いたnチャネル型トランジスタを選択トランジスタとして用いた、記憶装置について説明する。≪装置構成≫図1に本実施の形態で例示する記憶装置のブロック図を示す。記憶装置100は、メモリセルアレイ102と、駆動回路104、駆動回路105、駆動回路106、及び駆動回路107といった周辺回路から構成される。メモリセルアレイ102には、メモリセル110が、縦m個行×横n個列m及びnは自然数のマトリクス状に配置されている。また、一つのメモリセルには、ワード線WL、ビット線BL、データ線DL、読出し信号線RL、及び基準電位線がそれぞれ電気的に接続されている。また、駆動回路104はm本のワード線WLWL_1~WL_mと電気的に接続され、駆動回路107はm本の読出し信号線RLRL_1~RL_mと電気的に接続さている。また、駆動回路105はn本のビット線BLBL_1~BL_nと電気的に接続され、駆動回路106はn本のデータ線DLDL_1~DL_nと電気的に接続されている。駆動回路104、駆動回路105、駆動回路107は、それぞれに電気的に接続された信号線に選択的に電圧を印加することにより、メモリセル110に対して選択的に読出し、書込み動作を行うことができる。また、駆動回路106は、メモリセル110に書き込まれたデータを取得する、読出し回路の役割を果たす。なお、ここでは駆動回路104、駆動回路105、駆動回路106、駆動回路107をそれぞれ独立に設けているが、これらに換えて複数の機能を有するデコーダーを用いてもよい。次に、メモリセル110、及びワード線WLが電気的に接続される駆動回路104内の一部の構成について、図2を用いて説明する。図2はメモリセルアレイ102内の一つのメモリセル110と、これに繋がる駆動回路104、及び駆動回路106の一部の構成を抜き出した回路図である。駆動回路104は、入力部IN1と、接地電位入力部GNDを有する。さらに駆動回路104は、トランジスタ202、トランジスタ204、及びインバータ206を有する。トランジスタ202は、ゲート、及びソース又はドレインのどちらか一方第1電極が入力部IN1と電気的に接続され、ソース又はドレインの他方第2電極はワード線250に電気的に接続される。トランジスタ204の第1電極はワード線250に電気的に接続され、また第2電極が接地電位入力部GNDと電気的に接続されている。インバータ206は入力側が入力部IN1と電気的に接続し、出力側がトランジスタ204のゲートと電気的に接続される。本実施の形態では接地電位が入力される接地電位入力部を用いる構成としたが、少なくともワード線250に接続されるトランジスタをオフする基準電位が入力される構成としてもよい。データ線254に繋がる駆動回路106は、電源入力部VDD、及びトランジスタ216を有する。データ線254にはトランジスタ216のゲート、及び第1電極が電気的に接続される。トランジスタ216の第2電極は電源入力部VDDに電気的に接続される。電源入力部VDDには常に電源電位Vddが入力される。また、トランジスタ216にはpチャネル型のトランジスタを用いる。メモリセル110は、ワード線250、ビット線252、データ線254、読出し信号線256、及び基準電位線258に囲まれた領域に配置され、容量素子208と、メモリ部280から成る。基準電位線258には、読み出しに用いる基準電位が入力される。本構成では、基準電位として接地電位を用いる。容量素子208は、一方の電極がワード線250と電気的に接続し、他方の電極がビット線252と電気的に接続される。メモリ部280は、トランジスタ210、容量素子212、及びトランジスタ214を有する。トランジスタ210のゲートはワード線250と電気的に接続し、第1電極が容量素子208の他方の電極、及びビット線252と電気的に接続される。またトランジスタ210の第2電極は、容量素子212の一方の電極、及びトランジスタ214のゲートと電気的に接続されている。トランジスタ214の第1電極は、基準電位線258と電気的に接続され、第2電極はデータ線254と電気的に接続される。容量素子212の他方の電極は、読出し信号線256と電気的に接続されている。ここで、容量素子212及びトランジスタ214を含む構成が機能回路に相当する。本実施の形態では、トランジスタ202、トランジスタ204、トランジスタ210、トランジスタ214は全てnチャネル型のトランジスタとする。移動度の高い電子をキャリアとしたnチャネル型トランジスタを用いることにより、書込み、読出し動作を高速に行うことができる。さらに小さいサイズのトランジスタであっても比較的大きな電流を流すことができるため、回路を微細化することができる。また、トランジスタ202、トランジスタ204、トランジスタ214、トランジスタ216、及びインバータ206を構成するトランジスタにおいて、チャネルが形成される半導体には、単結晶半導体、多結晶半導体、微結晶半導体、非晶質半導体等を用いることができる。半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を挙げることができる。このような半導体材料を用いたトランジスタは、十分な高速動作が可能なため、記憶した情報の読出しなどを高速に行うことが可能である。つまり、半導体装置の高速動作が実現される。また、トランジスタ210のチャネルが形成される半導体に酸化物半導体を用いることができる。酸化物半導体は、エネルギーギャップが3.0eV以上と大きく、酸化物半導体を適切な条件で加工して得られたトランジスタにおいては、オフ状態でのソースとドレイン間の、チャネル幅1μmあたりのリーク電流オフ電流は、ソースとドレイン間の電圧が3.5V、使用時の温度条件下例えば、25°Cにおいて、100zA1×10-19A以下、もしくは10zA1×10-20A以下、さらには1zA1×10-21A以下とすることができる。このため、消費電力の小さい半導体装置を実現することができる。本実施の形態では、トランジスタ210のチャネルが形成される半導体に酸化物半導体を用い、nチャネル型のトランジスタ210とした。また、容量素子208は、ワード線WLとビット線BLとの線間容量などで代用して省略することもできる。≪駆動方法≫次に図2に示す回路の書き込み動作及び読出し動作についてタイミングチャートを用いて詳細に説明する。図3に示すタイミングチャートは、図2に示す各信号線、及びノードの電圧、または状態の時間変化を示している。ここで図2における入力部IN1には、ハイレベル電位Vin1H又はローレベル電位Vin1Lが与えられるものとする。また、ビット線252には、ハイレベル電位VBLH又はローレベル電位VBLLが与えられるものとする。また、読出し信号線256には、ハイレベル電位VRLH又はローレベル電位VRLLが与えられるものとする。本実施の形態の回路では、入力部IN1、ビット線252に入力されるハイレベル電位は、電源電位Vddと同じ電位で駆動させることができる。ここで電源電位は、各トランジスタのしきい値電圧などのトランジスタ特性を考慮して、適宜設定すればよい。本実施の形態では、図2に示す回路の書き込み動作及び読出し動作を説明するための一例として、トランジスタ202、トランジスタ204、トランジスタ210、トランジスタ214のしきい値電圧Vthを0V以上1.5V未満と仮定し、トランジスタ216のしきい値電圧を-1.5Vより大きく、0V以下であると仮定し、電源電位を3Vとした。また、読出し信号線256に入力されるハイレベル電位VRLHは、接地電位0Vとし、ローレベル電位VRLLは負の電源電位-Vdd以下の電位を用いることができる。本実施の形態では、VRLLを-3Vとした。はじめに、図3に示すタイミングチャートを用いて、書込み動作について説明する。最初に、トランジスタ214のゲートに電気的に接続されるノードnodeAにハイレベル電位を書き込む方法について説明する。図3に示すタイミングチャートにおいてnodeAにハイレベル電位を書き込む際の各信号線及びノードの電圧、又は状態の時間変化を実線で示している。書込み動作中において、読出し信号線RLの電位は常にVRLHである。また、電源入力部VDDには電源電位Vddが、さらに接地電位入力部GNDには、常に接地電位0Vが印加される。まず、期間T1においてIN1にハイレベル電位VIN1Hが与えられると、トランジスタ202がオン状態となり、ワード線WLの電位がVWLHまで上昇する。ここでVWLHは、3Vからトランジスタ202のしきい値電圧Vth分だけ低下した電位となるため、3V-Vthとなる。次に、期間T2では、IN1の電位を保持した状態でビット線BLにハイレベル電位VBLHを与える。すると、容量素子208の容量結合によりワード線WLの電位がVBLHだけ上昇し、VWLHHとなる。ここでVWLHHは6V-Vthとなる。ここで、トランジスタ210に着目すると、トランジスタ210のゲートには6V-Vthの電位が印加され、ビット線252に電気的に接続されたソース又はドレインの一方には3Vが印加された状態となる。従って、トランジスタ210は線形領域で動作することになるため、トランジスタ214のゲートに電気的に接続されるノードnodeAの電位はトランジスタ210のしきい値落ちの影響を受けることなく、電源電位である3Vまで上昇する。このように、ワード線250とビット線252の間に容量素子208を電気的に接続する構成とすることにより、トランジスタ210のゲートとソース及びドレイン間にしきい値電圧以上の電位差を生じさせることができるため、ソース、ドレイン間のしきい値落ちの影響を受けることなく電源電位と同じ電位を書込むことができる。従って、しきい値落ちの影響を考慮してあらかじめ高い電源電位を用いる必要がなく、低電力で書込みを行うことができる。また、トランジスタ210のしきい値電圧が変動してしまう場合や、複数のメモリセル内のそれぞれのトランジスタ210のしきい値電圧にばらつきが存在する場合であっても、上述の構成を用いてトランジスタ210のゲートに十分高い電圧を印加することにより、このような変動やばらつきに関係なく等しい電圧を、トランジスタ210を介してnodeAに書込むことができる。また、期間T2において書込みが行われ、nodeAの電位が上昇すると、トランジスタ214がオン状態となる。従って、トランジスタ214のソース及びドレインを介して電気的に接続された基準電位線258とデータ線254とは接地電位0Vで等電位となり、データ線DLにはローレベル電位VDLLが出力される。続いて、期間T3において、ビット線BLの電位をハイレベル電位VBLHに保持した状態で、IN1をローレベル電位VIN1Lとする。このとき、インバータ206によって反転されたハイレベル電位VIN1Hがトランジスタ204のゲートに印加され、トランジスタ204はオン状態となる。ワード線250と接地電位入力部GNDがトランジスタ204のソース及びドレインを介して電気的に接続されるため、ワード線WLの電位はローレベル電位VWLLまで低下する。従って、ワード線WLの電位の低下に伴い、トランジスタ210はオフ状態となる。最後に、期間T4において、ビット線BLの電位をローレベル電位VBLLとする。このとき、トランジスタ210はオフ状態を維持するため、nodeAには期間T2で書き込まれた電位Vddが保持される。以上のような一連の書込み動作により、nodeAにハイレベル電位を書き込むことができる。続いて、nodeAにローレベル電位の情報を書き込む方法について説明する。図3に示すタイミングチャートにおいて、ハイレベル電位の情報を書き込む場合と異なる部分のみ、破線で示している。nodeAにローレベル電位の情報を書き込むには、期間T2及びT3においてビット線BLの電位をVBLLとした状態で保持する。この際、ワード線WLはハイレベル電位VWLHまで上昇し、トランジスタ210はオン状態となっているが、ビット線BLの電位がローレベル電位VBLLのままであるためnodeAの電位はローレベル電位を保持する。nodeAがローレベル電位のとき、トランジスタ214はオフ状態となる。従ってデータ線DLには、電源入力部VDDから入力される電位Vddから、トランジスタ216のしきい値電圧だけ低下した電位VDLHが出力される。以上のような一連の書き込み動作により、nodeAにローレベル電位を書込むことができる。次に、読出し動作について説明する。図3に示す期間T5が、読出し動作の期間に対応する。読出しを行う際、入力部IN1、ビット線BLにはローレベル電位を印加する。さらに読み出し信号線RLにハイレベル電位VRLHを印加する。このときのデータ線DLの電位を検知することにより、nodeAの状態を読み出すことができる。すなわち、データ線DLの電位がローレベル電位VDLLのとき、nodeAにはハイレベル電位が書込まれていることを示し、一方、データ線DLの電位がハイレベル電位VDLHのとき、nodeAにはローレベル電位が書込まれていることを示す。図1に示す記憶装置100において、読出し動作は一行ごと、つまり横に並んだn個のメモリセルについて同時に行うことができる。その際、読出しを行わない行については、読出し信号線RLの電位をローレベル電位VRLLとする。読出し信号線RLの電位をローレベル電位VRLLとすると、nodeAの電位は容量素子212の容量結合により電位VRLLだけ低下する。ここで、VRLLは負の電源電位-Vddよりも低い電位であるため、たとえnodeAにハイレベル電位Vddが書込まれた状態であっても、nodeAの電位は0Vより小さい電位まで低下する。従って、トランジスタ214はnodeAの電位の状態に関わらず常にオフ状態となる。このようにして読出しを行うことにより、所望のメモリセルにおけるnodeAの状態を選択的に読み出すことができる。≪変形例1≫次に、記憶装置100における変形例の一つについて説明する。記憶装置100において、トランジスタ214は、pチャネル型のトランジスタとしてもよい。図4に当該トランジスタにpチャネル型のトランジスタを用いたときの構成について示す。メモリ部282は、メモリ部280のトランジスタ214を、pチャネル型のトランジスタ224とした構成となっている。また、トランジスタ224の第1電極が電気的に接続される信号線が、接地電位入力部GNDではなく、電源入力部VDDとなっている点、及びデータ線DLに電気的に接続されるトランジスタ216の第2電極が電気的に接続される信号線が、電源入力部VDDではなく、接地電位入力部GNDとなっている点で、上記の構成と異なっている。書込み動作に関しては、このような構成とした場合についても、上記と同様の動作でnodeBにハイレベル電位、及びローレベル電位を書込むことができる。nodeBにハイレベル電位が書込まれた場合、トランジスタ224はオフ状態となり、データ線DLにはローレベル電位が出力される。一方、nodeBにローレベル電位が書込まれた場合は、トランジスタ224はオン状態となるため、データ線DLにはハイレベル電位が出力される。読出しは上記の構成と同様に一行ずつ行うことができる。その際、非選択の行については、読出し信号線RLに電源電位Vddと等しい電位を印加する。nodeBにローレベル電位が書込まれていた場合、読出し信号線RLにVddを印加することにより、容量素子212による容量結合によりnodeBの電位はVddまで上昇し、トランジスタ224をオフ状態とすることができる。一方、nodeBにハイレベル電位が書込まれていた場合は、nodeBの電位は更に高くなるため、トランジスタ224はオフ状態を維持する。このように、読出し信号線RLに電源電位Vddを印加することにより、nodeBの状態に関わらず、トランジスタ224をオフ状態にすることができる。このように、nodeBにゲートが電気的に接続されるトランジスタをpチャネル型のトランジスタとすることにより、負の電源電位を用いることなく読出し動作を行うことができ、回路構成を簡略化することができる。≪変形例2≫次に、記憶装置100について別の変形例について説明する。記憶装置100のメモリ部280を、図5Aに示すようなnチャネル型のトランジスタ210と容量素子212のみで構成したメモリ部284に置き換えることができる。図示しないが、トランジスタ210のゲートはワード線WLと、また第1電極はビット線BLとそれぞれ電気的に接続され、また第2電極は、容量素子212の一方の電極と電気的に接続されている。容量素子212の他方の電極は、基準電位線と電気的に接続されている。すなわち、メモリ部284はいわゆるDRAMのメモリ素子を構成している。ここで、トランジスタ210に電気的に接続される容量素子212が機能回路に相当する。データは上記の構成と同様に、nodeCの電位の違いを用いて記憶することができる。すなわち、nodeCがハイレベル電位であるか、ローレベル電位であるかの違いを用いて情報を記憶する。また、トランジスタ210のチャネルが形成される半導体には、単結晶半導体、多結晶半導体、微結晶半導体、非晶質半導体等を用いることができる。半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を挙げることができる。このような半導体材料を用いたトランジスタは、十分な高速動作が可能なため、記憶した情報の読出しなどを高速に行うことが可能である。つまり、半導体装置の高速動作が実現される。この様な構成とすることにより、データ線、及び読出し信号線を必要としないため、回路を簡略化することができる。さらに、メモリ素子もトランジスタと容量素子を一つずつ備えた構成とすることができるため、メモリ素子サイズを縮小することができる。また、トランジスタ210のチャネルが形成される半導体に酸化物半導体を用いることができる。酸化物半導体は、エネルギーギャップが3.0eV以上と大きく、酸化物半導体を適切な条件で加工して得られたトランジスタにおいては、オフ状態でのソースとドレイン間のチャネル幅1μmあたりのリーク電流オフ電流は、ソースとドレイン間の電圧が3.5V、使用時の温度条件下例えば、25°Cにおいて、100zA1×10-19A以下、もしくは10zA1×10-20A以下、さらには1zA1×10-21A以下とすることができる。このため、消費電力の小さい半導体装置を実現することができる。さらに、酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴から、トランジスタ210をオフ状態とすることで、nodeCの電位を極めて長時間にわたって保持することが可能である。従って、従来のDRAMとくらべて、リフレッシュ動作をなくす、もしくはリフレッシュ動作の間隔を極めて長くすることが可能となる。≪変形例3≫また、記憶装置100について、上記とは異なる変形例について説明する。記憶装置100のメモリ部280を、図5Bに示すような、2個のトランジスタと2個のインバータから構成された、メモリ部286とすることもできる。ここで、トランジスタ210のゲートは図示しないワード線WLと電気的に接続され、第1電極は図示しないビット線BLと電気的に接続される。また、トランジスタ210の第2電極は、インバータ227の入力部、及びインバータ228の出力部と電気的に接続される。またトランジスタ226のゲートは図示しないワード線WLと電気的に接続され、第1電極はインバータ227の出力部、及びインバータ228の入力部と電気的に接続され、第2電極は、データ線DLと電気的に接続されている。すなわち、メモリ部286はいわゆるSRAMのメモリ素子を構成している。なお明瞭化のため、ここではインバータに電気的に接続される電源線や基準電位線は図示していない。ここで、インバータ227及びインバータ228を含む構成が機能回路に相当する。書込みデータはnodeDの電位として保存される。すなわち、nodeDがハイレベル電位であるか、ローレベル電位であるかどうかの違いを用いて、情報を保持することができる。読出しの際は、ワード線WLに電圧を印加し、トランジスタ226をオン状態とすると、nodeDの電位の状態によってデータ線DLの電位が異なって出力される。nodeDがハイレベル電位の場合は、データ線DLにはローレベル電位が、一方、nodeDがローレベル電位の場合は、データ線DLにはハイレベル電位が出力される。このような構成とすることにより、メモリセル内に容量素子を用いないため、書込み、読出し動作を極めて高速で行うことが可能となる。本実施の形態で示した記憶装置は、ワード線とビット線の間に電気的に接続された容量素子、又はこれらの配線間の容量を用い、書込み時にビット線よりも先にワード線に電圧を印加することにより、ワード線電位をビット線電位よりも高くすることができ、書き込みの際のしきい値落ちを抑制することができる。従って、しきい値落ちを想定してあらかじめ高い電源電位を用いる必要がなく、また電源電位を増やすことなく書き込みを行うことが可能であり、低電力で書込み動作を行うことが可能である。なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。実施の形態2本発明の一態様は、液晶表示装置や発光表示装置、電子ペーパーなどの画素表示装置にも適用することができる。本実施の形態では、本発明の一態様である、発光表示装置の構成について説明する。本実施の形態では発光表示装置の例として、エレクトロルミネッセンスを利用する発光素子を用いた構成について説明する。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機EL素子、後者は無機EL素子と呼ばれている。有機EL素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア電子及び正孔が再結合することにより発光する。このようなメカニズムから、上記の発光素子は、電流励起型の発光素子と呼ばれる。無機EL素子は、その素子構成により、分散型無機EL素子と薄膜型無機EL素子とに分類される。分散型無機EL素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー-アクセプター再結合型発光である。薄膜型無機EL素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。なお、以下では、発光素子として有機EL素子を用いて説明する。図6は本実施の形態で例示する発光表示素子の画素構成の一例を示す図である。本実施の形態では、デジタル階調駆動を適用可能な画素構成の一例を示す。画素300は、ビット線BL、ワード線WL、電源線VDD、基準電位線に囲まれた領域に配置されている。なお、ワード線WLにはトランジスタ302の第2電極が電気的に接続されており、トランジスタ302の第1電極とゲートは、入力部IN2に電気的に接続されている。また、電源線VDDは電源電位Vddを、基準電位線は0Vを常に供給する。画素300は、容量素子308、トランジスタ310、発光素子駆動用のトランジスタ314、容量素子312、及び発光素子316を有している。容量素子308は一方の電極がワード線WLに、他方の電極がビット線BLに電気的に接続されている。トランジスタ310のゲートはワード線WLに電気的に接続され、第1電極がビット線BLと電気的に接続され、第2電極が容量素子312の一方の電極と、トランジスタ314のゲートに電気的に接続されている。容量素子312の他方の電極と、トランジスタ314の第1電極とは、電源線VDDと電気的に接続している。また、トランジスタ314の第2電極は、発光素子316の第1電極画素電極に電気的に接続されている。発光素子316の第2電極は基準電位線と電気的に接続される。ここで、容量素子312、トランジスタ314及び発光素子316を含む構成が機能回路に相当する。なお、発光素子316の第2電極には、低電源電位が設定されていてもよい。なお、低電源電位とは、電源線VDDに設定される高電源電位を基準にして低電源電位<高電源電位を満たす電位であり、低電源電位としては例えばGNDや0Vなどが設定されてもよい。この高電源電位と低電源電位との電位差を発光素子316に印加して、発光素子316に電流を流して発光素子316を発光させるため、高電源電位と低電源電位との電位差が発光素子316の順方向しきい値電圧以上となるようにそれぞれの電位を設定する。本実施の形態では、低電源電位として0Vを用いる。発光素子には、基板とは反対側の面から発光を取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子などがあるが、本実施の形態で示す画素構成は、どの射出構造の発光素子でも発光素子316に適用可能である。また、トランジスタ310のチャネルが形成される半導体に酸化物半導体を用いることができる。酸化物半導体は、エネルギーギャップが3.0eV以上と大きく、酸化物半導体を適切な条件で加工して得られたトランジスタにおいては、オフ状態でのソースとドレイン間のチャネル幅1μmあたりのリーク電流オフ電流は、ソースとドレイン間の電圧が3.5V、使用時の温度条件下例えば、25°Cにおいて、100zA1×10-19A以下、もしくは10zA1×10-20A以下、さらには1zA1×10-21A以下とすることができる。このため、消費電力の小さい半導体装置を実現することができる。さらに、酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴から、画素への書込み後、トランジスタ310をオフ状態とすることで、トランジスタ314のゲート電位を極めて長時間にわたって保持することが可能である。従って、例えば静止画を表示する際はデータの書き換えを行わなくとも、長時間にわたって表示を保つことができ、消費電力の低い表示装置を実現できる。なお、容量素子312はトランジスタ314のゲート容量を代用して省略することも可能である。トランジスタ314のゲート容量については、チャネル領域とゲート電極層との間で容量が形成されていてもよい。また、容量素子308は、ワード線WLとビット線BLとの線間容量などで代用して省略することもできる。画素にデータを書込む際、まず入力部IN2に電圧を印加することにより、ワード線WLの電位が上昇し、トランジスタ310をオン状態とする。続いてビット線BLに電圧を印加することで、容量素子308の容量結合により、ワード線WLの電位はさらに上昇する。従って、容量素子312の一方の電極、及びトランジスタ314のゲートに印加される電位は、トランジスタ310のしきい値落ちの影響を受けることなく、ビット線電圧に極めて近い電位が印加される。また、この際、ワード線WLにはビット線BLに入力する電位と同じ電位を印加することができる。トランジスタ314のゲートに電圧が印加されると、トランジスタ314はオン状態となるため、発光素子316には電圧が印加され、電流が流れることにより発光が起こる。ここで、電圧入力電圧駆動方式の場合には、トランジスタ314のゲート電位、すなわちビット線BLの電位はトランジスタ314が十分にオンするか、オフするかの二つの状態となるようなビデオ信号を入力する。つまり、トランジスタ314は線形領域で動作させる。トランジスタ314が十分にオンするビデオ信号の電位として、電源線VDDよりも高い電圧、少なくとも、Vddトランジスタ314のVthよりも高い電圧を用いることができる。また、デジタル時間階調駆動に変えて、アナログ階調駆動を行う場合、信号の入力を異ならせることで、図6と同じ画素構成を用いることができる。アナログ階調駆動を行う場合、トランジスタ314のゲートに発光素子316の順方向電圧トランジスタ314のVth以上の電圧を印加する。発光素子316の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。なお、トランジスタ314が飽和領域で動作するようなビデオ信号を入力することで、発光素子316に電流を流すことができる。トランジスタ314を飽和領域で動作させるため、電源線VDDの電位は、トランジスタ314のゲート電位よりも高くする。ビデオ信号をアナログとすることで、発光素子316にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。なお、図6に示す画素構成は、これに限定されない。例えば、図6に示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタまたは論理回路などを追加してもよい。本実施の形態で示した発光表示装置は、ワード線とビット線の間に電気的に接続された容量素子、又はこれらの配線間の容量を用い、書込み時にビット線よりも先にワード線に電圧を印加することにより、ワード線電位をビット線電位よりも高くすることができ、書き込みの際のしきい値落ちを抑制することができる。従って、しきい値落ちを想定してあらかじめ高い電源電位を用いる必要がなく、また電源電位を増やすことなく書き込みを行うことが可能であり、低電力で書込み動作を行うことが可能である。また、トランジスタ310のしきい値電圧が変動してしまう場合や、複数の画素内のそれぞれのトランジスタ310のしきい値電圧にばらつきが存在する場合であっても、上述の構成を用いてトランジスタ310のゲートに十分高い電圧を印加することにより、このような変動やばらつきに関係なく等しい電圧を、トランジスタ310を介してトランジスタ314のゲートに印加することができる。したがって、発光輝度の変動やばらつきが抑制され、信頼性の高い発光表示装置とすることができる。なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。実施の形態3本実施の形態では、本発明の一態様の半導体装置に適用可能な、酸化物半導体を半導体層に用いたトランジスタの構成、及び作製方法の一例について、図7及び図8を用いて説明する。図7Dに示すトランジスタ610は、逆スタガ型のトランジスタの一例である。逆スタガ型のトランジスタ610は、基板600上にゲート電極層601を有し、ゲート電極層601を覆うゲート絶縁層602を有する。またゲート絶縁層602に接して、ゲート電極層601と重畳する酸化物半導体層603を有し、酸化物半導体層603の端部と接するソース電極層605a、及びドレイン電極層605bを有する。さらに、ゲート絶縁層602、ソース電極層605a、ドレイン電極層605b、及び酸化物半導体層603の露出した部分を覆う、第1の絶縁層607を有する。また第1の絶縁層607を覆う第2の絶縁層609を有する。本実施の形態の半導体層に用いる酸化物半導体は、ドナーとなりえる水素を酸化物半導体から除去し、酸化物半導体の主成分以外の不純物が極力含まれないように高純度化することによりI型真性の酸化物半導体、又はI型真性に限りなく近い酸化物半導体としたものである。なお、高純度化された酸化物半導体中ではキャリアが極めて少なく、キャリア濃度は1×1014/cm3未満、好ましくは1×1012/cm3未満、さらに好ましくは1×1011/cm3未満となる。また、このようにキャリアが少ないことで、オフ状態における電流オフ電流は十分に小さくなる。具体的には、上述の酸化物半導体層を具備するトランジスタでは、室温25°Cにおけるチャネル幅1μmあたりのオフ電流を、100zA1×10-19A以下、さらには10zA1×10-20A以下にすることが可能である。また、高純度化された酸化物半導体層を具備するトランジスタ610は、オン電流の温度依存性がほとんど見られず、高温状態においてもオフ電流は非常に小さいままである。以下、図7A乃至Eを用い、基板600上にトランジスタ610を作製する工程を説明する。図7A乃至図7Eはトランジスタ610の作製工程にかかる断面概略図である。まず、絶縁表面を有する基板600上に導電層を形成した後、第1のフォトリソグラフィ工程によりゲート電極層601を形成する。なお、当該フォトリソグラフィ工程に用いるレジストマスクは、インクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。基板600は絶縁表面を有すればよく、大きな制限はないが、後の工程で加熱処理を行う場合は、少なくともその温度に耐えうる耐熱性を有している必要がある。例えばバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、石英基板、サファイア基板、セラミック基板等を用いることができる。また、ステンレスを含む金属基板又は半導体基板の表面に絶縁膜を形成したものを用いても良い。プラスチックなどの可撓性を有する合成樹脂からなる基板は、一般的に上記基板と比較して耐熱温度が低い傾向にあるが、作製工程における処理温度に耐えうるのであれば用いることが可能である。なお、基板600の表面を、CMP法などの研磨により平坦化しておいてもよい。本実施の形態では基板600としてガラス基板を用いる。なお、下地となる絶縁層を基板600とゲート電極層601との間に設けてもよい。当該絶縁層には、基板600からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜、酸化窒化シリコン膜などから選ばれた一または複数の膜により形成することができる。また、ゲート電極層601は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料若しくは導電性酸化物を用いて形成することができる。また、その構造は、単層構造としても良いし、積層構造としても良い。次いで、ゲート電極層601上にゲート絶縁層602を形成する。ゲート絶縁層602は、プラズマCVD法やスパッタリング法などを用いて形成することができる。また、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜、酸化ハフニウム膜などから選ばれた一又は複数の膜により形成することができる。なお、ゲート絶縁層602、酸化物半導体層603に水素、水酸基及び水分がなるべく含まれないようにするために、酸化物半導体層603の成膜の前処理として、スパッタリング装置の予備加熱室でゲート電極層601が形成された基板600、またはゲート絶縁層602までが形成された基板600を予備加熱し、基板600が吸着している水素、水分などの不純物を脱離させることが好ましい。また、予備加熱室に設ける排気手段は、クライオポンプとすることが好ましい。また、当該予備加熱は、ソース電極層605a及びドレイン電極層605bまで形成した基板600に対して行っても良い。なお、この予備加熱の処理は省略することもできる。次いで、ゲート絶縁層602上に、膜厚2nm以上200nm以下、好ましくは5nm以上30nm以下の酸化物半導体層603を形成する図7A参照。酸化物半導体層603には、四元系金属酸化物であるIn-Sn-Ga-Zn-O系酸化物、In-Sn-Al-Zn―O系酸化物、In-Sn-Hf-Zn―O系酸化物、またはIn-Hf-Al-Zn―O系酸化物や、三元系金属酸化物であるIn-Ga-Zn-O系酸化物、In-Sn-Zn-O系酸化物、In-Al-Zn-O系酸化物、Sn-Ga-Zn-O系酸化物、Al-Ga-Zn-O系酸化物、Sn-Al-Zn-O系酸化物、In-Hf-Zn-O系酸化物、In-La-Zn-O系酸化物、In-Ce-Zn-O系酸化物、In-Pr-Zn-O系酸化物、In-Nd-Zn-O系酸化物、In-Sm-Zn-O系酸化物、In-Eu-Zn-O系酸化物、In-Gd-Zn-O系酸化物、In-Tb-Zn-O系酸化物、In-Dy-Zn-O系酸化物、In-Ho-Zn-O系酸化物、In-Er-Zn-O系酸化物、In-Tm-Zn-O系酸化物、In-Yb-Zn-O系酸化物、またはIn-Lu-Zn-O系酸化物や、二元系金属酸化物であるIn-Zn-O系酸化物、Sn-Zn-O系酸化物、Al-Zn-O系酸化物、Zn-Mg-O系酸化物、Sn-Mg-O系酸化物、In-Mg-O系酸化物、In-Ga-O系酸化物、またはIn-Sn-O系酸化物や、In-O系酸化物、Sn-O系酸化物、Zn-O系酸化物などを用いることができる。また、上記酸化物にSiO2を含んでもよい。ここで、例えば、In-Ga-Zn-O系酸化物とは、インジウムIn、ガリウムGa、亜鉛Znを有する酸化物、という意味であり、その組成比はとくに問わない。また、InとGaとZn以外の元素を含んでもよい。また、酸化物半導体層603には、化学式InMO3ZnOmm>0、且つmは自然数でないで表記される薄膜を用いることができる。ここで、Mは、Ga、Al、MnおよびCoから選ばれた一または複数の金属元素を示す。例えばMとして、Ga、Ga及びAl、Ga及びMn、またはGa及びCoなどがある。酸化物半導体層603をスパッタリング法で作製するためのターゲットとして、酸化亜鉛を主成分とする金属酸化物のターゲットを用いることができる。また、金属酸化物のターゲットの他の例としては、In、Ga、及びZnを含む酸化物半導体ターゲット組成比として、In2O3:Ga2O3:ZnO=1:1:1[mol数比]を用いることができる。また、In、Ga、及びZnを含む酸化物半導体ターゲットとして、In2O3:Ga2O3:ZnO=2:2:1[mol数比]、又はIn2O3:Ga2O3:ZnO=1:1:4[mol数比]の組成比を有するターゲットを用いることもできる。酸化物半導体ターゲットの充填率は90以上100以下、好ましくは95以上99.9以下である。充填率の高い酸化物半導体ターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。また、ターゲットの純度は99.99以上が好ましく、特にNa、Li等のアルカリ金属及びCaなどのアルカリ土類金属などの不純物は低減されているものが好ましい。本実施の形態では、非晶質構造の酸化物半導体層を、In-Ga-Zn-O系の金属酸化物ターゲットを用いるスパッタリング法により形成することとする。酸化物半導体層603の形成雰囲気は、希ガス代表的にはアルゴン雰囲気、酸素雰囲気、または、希ガス代表的にはアルゴンと酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度1ppm以下望ましくは濃度10ppb以下にまで除去された高純度ガス雰囲気を用いるのが好適である。酸化物半導体層603の形成の際には、例えば、減圧状態に保持された処理室内に被処理物を保持し、被処理物の温度が100°C以上550°C未満、好ましくは150°C以上450°C以下、より好ましくは200°C以上400°C以下となるように被処理物を熱する。特に、250°C以上320°C以下の範囲が脱水化に好適である。そして、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタリングガスを導入し、上記ターゲットを用いて酸化物半導体層603を形成する。被処理物を熱しながら酸化物半導体層603を形成することにより、酸化物半導体層に含まれる不純物を低減することができる。また、スパッタによる損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボ分子ポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水などの水素原子を含む化合物より好ましくは炭素原子を含む化合物も等が除去することができるため、酸化物半導体層603中の不純物濃度を低減できる。酸化物半導体層603の形成条件としては、例えば、被処理物とターゲットの間との距離が170mm、圧力が0.4Pa、直流DC電力が0.5kW、雰囲気が酸素酸素100雰囲気、またはアルゴンアルゴン100雰囲気、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流DC電源を用いると、ごみ成膜時に形成される粉状の物質などを低減でき、膜厚分布も均一となるため好ましい。酸化物半導体層603の厚さは、1nm以上50nm以下、好ましくは1nm以上30nm以下、より好ましくは1nm以上10nm以下とする。このような厚さの酸化物半導体層603を用いることで、微細化に伴う短チャネル効果を抑制することが可能である。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる。なお、酸化物半導体層603をスパッタリング法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタリングを行い、形成表面例えばゲート絶縁層602の表面の付着物を除去するのが好適である。ここで、逆スパッタリングとは、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。次いで、酸化物半導体層603を第2のフォトリソグラフィ工程により島状の酸化物半導体層603に加工する図7B参照。なお、当該フォトリソグラフィ工程に用いるレジストマスクは、インクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。なお、ゲート絶縁層602にコンタクトホールを形成する場合、その工程は酸化物半導体層603の加工と同時に行うことができる。酸化物半導体層603のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。例えば、酸化物半導体層603のウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸とを混合させた溶液などを用いることができる。また、ITO07N関東化学社製を用いてもよい。その後、酸化物半導体層603に対して、熱処理第1の熱処理を行う。この第1の熱処理によって酸化物半導体層中の過剰な水素水や水酸基を含むを除去し、酸化物半導体層の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。第1の熱処理の温度は、例えば、300°C以上550°C未満、または400°C以上500°C以下とする。熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、450°C、1時間の条件で行うことができる。この間、酸化物半導体層は大気に触れさせず、水や水素の混入が生じないようにする。熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、GRTAGasRapidThermalAnneal装置、LRTALampRapidThermalAnneal装置等のRTARapidThermalAnneal装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光電磁波の輻射により、被処理物を加熱する装置である。GRTA装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。例えば、第1の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すGRTA処理を行ってもよい。GRTA処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第1の熱処理を行うことで、酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである。なお、不活性ガス雰囲気としては、窒素、または希ガスヘリウム、ネオン、アルゴン等を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、6N99.9999以上、好ましくは7N99.99999以上すなわち、不純物濃度が1ppm以下、好ましくは0.1ppm以下とする。いずれにしても、第1の熱処理によって不純物を低減し、I型真性半導体またはI型に限りなく近い酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実現することができる。ところで、上述の熱処理第1の熱処理には水素や水などを除去する効果があるので、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や、脱水素化処理は、酸化物半導体層603を島状に加工する前において行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。なお、第1の加熱処理は、上記以外に、ソース電極層およびドレイン電極層を形成した後、ソース電極層およびドレイン電極層上に絶縁層を形成した後、などのタイミングにおいて行うことができる。次いで、ゲート絶縁層602、及び酸化物半導体層603上に、ソース電極層またはドレイン電極層これと同じ層で形成される配線を含むとなる導電膜を形成する。ソース電極層またはドレイン電極層に用いる導電膜としては、例えば、Al、Cr、Cu、Ta、Ti、Mo、Wからから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金等を用いることができる。また、Al膜、Cu膜などの金属膜の下側又は上側の一方または双方にTi膜、Mo膜、W膜などの高融点金属膜を積層させた構成としても良い。また、Al膜に生ずるヒロックやウィスカーの発生を防止する元素Si、Nd、Scなどが添加されているAl材料を用いることで耐熱性を向上させることが可能となる。ソース電極層またはドレイン電極層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウムIn2O3、酸化スズSnO2、酸化亜鉛ZnO、酸化インジウム酸化スズ合金In2O3-SnO2、ITOと略記する、酸化インジウム酸化亜鉛合金In2O3-ZnOまたはこれらの金属酸化物材料に酸化珪素を含ませたものを用いることができる。第3のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチングを行ってソース電極層605a及びドレイン電極層605bを形成した後、レジストマスクを除去する図7C参照。第3のフォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線やKrFレーザ光やArFレーザ光を用いるとよい。なお、トランジスタのチャネル長Lは、ソース電極層とドレイン電極層との間隔によって決定される。このため、チャネル長Lが25nm未満のトランジスタの作製に用いるマスク形成時の露光には、数nm~数10nmと波長の短い超紫外線ExtremeUltravioletを用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長Lを、10nm以上1000nm1μm以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。また、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成されたレジストマスクは異なる厚さの領域を有し、エッチングを行うことでさらに形状を変形することができるため、異なるパターンに加工するための複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。これにより、露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。なお、導電膜のエッチングの際には、酸化物半導体層603がエッチングにより分断されることのないように、エッチング条件を最適化することが望まれる。しかしながら、導電膜のみをエッチングし、酸化物半導体層603を全くエッチングしないという条件を得ることは難しく、導電膜のエッチングの際に、酸化物半導体層603の一部がエッチングされ溝部凹部が形成されることもある。導電膜のエッチングには、ウェットエッチング、ドライエッチングのいずれを用いても良い。なお、素子の微細化という観点からはドライエッチングを用いるのが好適である。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。本実施の形態では、導電膜としてチタン膜を用い、酸化物半導体層603にはIn-Ga-Zn-O系の材料を用いているため、例えばウェットエッチングを適用する場合には、エッチャントとしてアンモニア過水31重量過酸化水素水:28重量アンモニア水:水=5:2:2を用いることができる。次いで、N2O、N2、またはArなどのガスを用いたプラズマ処理を行い、露出している酸化物半導体層の表面に付着した水素や水などを除去するのが望ましい。当該プラズマ処理を行う場合、大気に触れない条件で、続けて保護絶縁層となる第1の絶縁層607を形成する。第1の絶縁層607は、少なくとも1nm以上の膜厚とし、スパッタリング法など、第1の絶縁層607に水や水素等の不純物を混入させない方法を用いて形成することが望ましい。第1の絶縁層607に水素が含まれると、その水素の酸化物半導体層への侵入や、水素による酸化物半導体層中の酸素の引き抜きなどが生じ、酸化物半導体層のバックチャネルが低抵抗化n型化して寄生チャネルが形成されるおそれがあるからである。また、第1の絶縁層607には、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、または酸化窒化アルミニウム膜、酸化ガリウム膜などを用いるのが望ましい。本実施の形態では、第1の絶縁層607として膜厚200nmの酸化シリコン膜を、スパッタリング法を用いて成膜する。成膜時の基板温度は、室温25°C以上300°C以下とすればよく、本実施の形態では100°Cとする。酸化シリコン膜のスパッタリング法による成膜は、希ガス代表的にはアルゴン雰囲気下、酸素雰囲気下、または希ガスと酸素の混合雰囲気下において行うことができる。また、ターゲットとして酸化シリコンターゲットまたはシリコンターゲットを用いることができる。酸化物半導体層603の形成時と同様に、第1の絶縁層607の成膜室内の残留水分を除去するためには、吸着型の真空ポンプクライオポンプなどを用いることが好ましい。クライオポンプを用いて排気した成膜室で成膜することにより、第1の絶縁層607に含まれる不純物の濃度を低減できる。また、第1の絶縁層607の成膜室内の残留水分を除去するための排気手段として、ターボ分子ポンプにコールドトラップを加えたものを用いても良い。第1の絶縁層607の成膜に用いるスパッタリングガスは、水素や水などの不純物が除去された高純度ガスであることが望ましい。次いで、不活性ガス雰囲気下、または酸素雰囲気下で第2の熱処理を行う。熱処理の温度は、200°C以上450°C以下、望ましくは250°C以上350°C以下とする。例えば、窒素雰囲気下で250°C、1時間の熱処理を行えばよい。第2の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、第1の絶縁層607から酸化物半導体層603への酸素の供給により、該酸化物半導体層603の酸素欠損を補填して、I型真性半導体またはI型に限りなく近い酸化物半導体層を形成することもできる。なお、本実施の形態では、第1の絶縁層607の形成後に第2の熱処理を行っているが、第2の熱処理のタイミングはこれに限定されない。例えば、第1の熱処理に続けて第2の熱処理を行っても良いし、第1の熱処理に第2の熱処理を兼ねさせても良い。上述のように、第1の熱処理および第2の熱処理によって、酸化物半導体層603を、その主成分以外の不純物が極力含まれないように高純度化し、I型真性化することができる。以上の工程でトランジスタ610が形成される図7D参照。なお、第1の絶縁層607上には、さらに第2の絶縁層609を形成するのが望ましい図7E参照。第2の絶縁層609は、水素や水などが外部からの侵入を防止する。第2の絶縁層609としては、例えば、窒化シリコン膜、窒化アルミニウム膜などを用いることができる。成膜方法は特に限定されないが、RFスパッタリング法は量産性がよいため、第2の絶縁層609の成膜方法として適している。また、第2の絶縁層609として、ポリイミド、アクリル、ベンゾシクロブテン、等の有機材料を用いることができる。これらの有機材料を用いることにより、さらなる絶縁性の向上を図ることができる。また、第2の絶縁層609は、上記の材料を積層した構造としても良く、例えば、窒化シリコン膜上にポリイミド膜を積層した構造とすることができる。このような構造にすることで、第2の絶縁層609は、水素や水などの侵入を防ぎ、且つ絶縁性を向上させることができる。なお、第2の絶縁層609の形成後には、さらに、大気中、100°C以上200°C以下、1時間以上30時間以下の条件で、熱処理を行ってもよい。≪変形例≫以下では、本実施の形態で示した逆スタガ型のトランジスタ610とは異なる構成のトランジスタについて説明する。以下に説明する構成のトランジスタはいずれも高純度化された酸化物半導体層を含むトランジスタであり、トランジスタのリーク電流が十分に低減されたトランジスタである。図8Aに示すトランジスタ620は前述のトランジスタ610とは異なる構成の逆スタガ構造のトランジスタである。トランジスタ620は、酸化物半導体層603のチャネル形成領域を覆うようにチャネル保護層627を有する。チャネル保護層627をチャネル形成領域の上に形成することにより、作製工程中においてソース電極層605a及びドレイン電極層605bの形成時に、酸化物半導体層603へのエッチングによるダメージが低減されるため、信頼性の高いトランジスタとすることができる。図8Bに示すトランジスタ630は、トランジスタ610、及びトランジスタ620とは異なる構成の、ボトムゲート型のトランジスタである。トランジスタ630は、トランジスタ610において、ソース電極層605a及びドレイン電極層605bと、酸化物半導体層603との積層順を入れ替えた構成となっている。すなわち、ゲート絶縁層602上に間隙を設けてソース電極層605a及びドレイン電極層605bが形成され、この間隙を覆うように酸化物半導体層603が形成されている。このような構成とすることにより、酸化物半導体層603へのソース電極層605a及びドレイン電極層605bの形成時のエッチングのダメージ等が低減され、信頼性の高いトランジスタとすることができる。図8Cに示すトランジスタ640は、トップゲート型のトランジスタの一つである。トランジスタ640は、基板600上に下地絶縁層637、酸化物半導体層603、ソース電極層605a及びドレイン電極層605b、ゲート絶縁層602、及びゲート電極層601の順に形成された構成となっている。また、ゲート絶縁層602に設けられたコンタクトホールを介して、ソース電極層605a及びドレイン電極層605bと電気的に接続するソース配線層636a、及びドレイン配線層636bを有する。また、図8Dに示すトランジスタ650は、トップゲート型のトランジスタの一つであるスタガ構造のトランジスタである。トランジスタ650は、トランジスタ640において、酸化物半導体層603と、ソース電極層605a及びドレイン電極層605bとの積層順を入れ替えた構成となっている。すなわち、下地絶縁層637上に間隙を設けてソース電極層605a及びドレイン電極層605bが形成され、この間隙を覆うように酸化物半導体層603が形成されている。トランジスタ640、及びトランジスタ650のような構成のトランジスタは、酸化物半導体層603のチャネル形成領域がゲート絶縁層602、及び下地絶縁層637に挟まれる構成となっている。従ってこれらの層により酸化物半導体層603への不純物の侵入を防ぐことができ、より信頼性の高いトランジスタとすることができる。このように、本実施の形態を用いて作製した、高純度化された酸化物半導体層を含むトランジスタを用いることにより、トランジスタのリーク電流を十分に低減することが可能である。よって、このトランジスタを回路の一部に用いることにより、低消費電力の半導体装置を作製することができる。また、このようなリーク電流の極めて小さいトランジスタを選択トランジスタに用いることにより、低電圧で書き込みを行っても長期間にわたって情報を保持することが可能となるため、低電圧で書込み動作を行うことができ、消費電力の低減された半導体装置を実現できる。実施の形態4本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図9を用いて説明する。本実施の形態では、コンピュータ、携帯電話機携帯電話、携帯電話装置ともいう、携帯情報端末携帯型ゲーム機、音響再生装置なども含む、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置テレビ、またはテレビジョン受信機ともいうなどの電子機器に、上述の半導体装置を適用する場合について説明する。図9Aは、ノート型のパーソナルコンピュータであり、筐体701、筐体702、表示部703、キーボード704などによって構成されている。筐体701と筐体702内には、前述の実施の形態に示す半導体装置が設けられている。そのため、電源電位を増やすことなく書込み動作において書込み電圧が低減され、且つ書込み動作時の消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。図9Bは、携帯情報端末PDAであり、本体711には、表示部713と、外部インターフェイス715と、操作ボタン714等が設けられている。また、携帯情報端末を操作するスタイラス712などを備えている。本体711内には、前述の実施の形態に示す半導体装置が設けられている。そのため、電源電位を増やすことなく書込み動作において書込み電圧が低減され、且つ書込み動作時の消費電力が十分に低減された携帯情報端末が実現される。図9Cは、電子ペーパーを実装した電子書籍720であり、筐体721と筐体723の2つの筐体で構成されている。筐体721および筐体723には、それぞれ表示部725および表示部727が設けられている。筐体721と筐体723は、軸部737により接続されており、該軸部737を軸として開閉動作を行うことができる。また、筐体721は、電源731、操作キー733、スピーカー735などを備えている。筐体721、筐体723の少なくとも一には、前述の実施の形態に示す半導体装置が設けられている。そのため、電源電位を増やすことなく書込み動作において書込み電圧が低減され、且つ書込み動作時の消費電力が十分に低減された電子書籍が実現される。図9Dは、携帯電話機であり、筐体740と筐体741の2つの筐体で構成されている。さらに、筐体740と筐体741は、スライドし、図9Dのように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体741は、表示パネル742、スピーカー743、マイクロフォン744、ポインティングデバイス746、カメラ用レンズ747、外部接続端子748などを備えている。また、筐体740は、携帯電話機の充電を行う太陽電池セル749、外部メモリスロット750などを備えている。また、アンテナは、筐体741に内蔵されている。筐体740と筐体741の少なくとも一には、前述の実施の形態に示す半導体装置が設けられている。そのため、電源電位を増やすことなく書込み動作において書込み電圧が低減され、且つ書込み動作時の消費電力が十分に低減された携帯電話機が実現される。図9Eは、デジタルカメラであり、本体761、表示部767、接眼部763、操作スイッチ764、表示部765、バッテリー766などによって構成されている。本体761内には、前述の実施の形態に示す半導体装置が設けられている。そのため、電源電位を増やすことなく書込み動作において書込み電圧が低減され、且つ書込み動作時の消費電力が十分に低減されたデジタルカメラが実現される。図9Fは、テレビジョン装置770であり、筐体771、表示部773、スタンド775などで構成されている。テレビジョン装置770の操作は、筐体771が備えるスイッチや、リモコン操作機780により行うことができる。筐体771およびリモコン操作機780には、前述の実施の形態に示す半導体装置が搭載されている。そのため、電源電位を増やすことなく書込み動作において書込み電圧が低減され、且つ書込み動作時の消費電力が十分に低減されたテレビジョン装置が実現される。以上のように、本実施の形態に示す電子機器には、前述の実施の形態に係る半導体装置が搭載されている。このため、電源電位を増やすことなく書込み動作時における消費電力を低減した電子機器が実現される。本実施例では、本発明の一態様のメモリ回路について、その入出力特性について計算した結果について示す。≪回路構成≫まず、計算に用いた回路について図10を用いて説明する。図10に本実施例で用いた回路構成を示す。回路400は、トランジスタ402、トランジスタ404、トランジスタ406、トランジスタ408、トランジスタ412、トランジスタ416、及びトランジスタ418、並びに容量素子410、及び容量素子414を有する。また、2つの入力部入力部IN1、入力部IN2、2つの電源入力部電源入力部VDD、3つの接地電位入力部、及び1つの出力部出力部OUTPUTを有する。ここで、トランジスタ402、トランジスタ406、トランジスタ408、トランジスタ412、及びトランジスタ416はnチャネル型のトランジスタであり、トランジスタ404、及びトランジスタ418はpチャネル型のトランジスタである。トランジスタ402はゲート、及び第1電極が入力部IN1と電気的に接続され、第2電極がトランジスタ408の第1電極と、容量素子410の第1電極と、トランジスタ412のゲートに電気的に接続される。トランジスタ404はゲートが入力部IN1、及びトランジスタ406のゲートと電気的に接続され、第1電極が電源入力部VDDと電気的に接続され、第2電極がトランジスタ406の第1電極、及びトランジスタ408のゲートと電気的に接続される。トランジスタ406は、第2電極が接地電位入力部に電気的に接続される。トランジスタ408は、第2電極が接地電位入力部に電気的に接続される。容量素子410は、第2電極が入力部IN2、及びトランジスタ412の第1電極に電気的に接続される。トランジスタ412は、第2電極が容量素子414の第1電極と、トランジスタ416のゲートに電気的に接続される。容量素子414は第2電極がトランジスタ416の第1電極、及び接地電位入力部と電気的に接続される。トランジスタ416は、第2電極が出力部OUTPUTと、トランジスタ418の第2電極及びゲートと電気的に接続される。トランジスタ418は、第1電極が電源入力部VDDと電気的に接続される。ここで、トランジスタ404とトランジスタ406はインバータ回路を形成しており、その出力部にはトランジスタ408のゲートが電気的に接続されている。従って、IN1にハイレベル電位が入力されると、トランジスタ408のゲートにはローレベル電位が入力され、トランジスタ408はオフ状態となる。一方、IN1にローレベル電位が入力されると、トランジスタ408のゲートにはハイレベル電位が入力され、トランジスタ408はオン状態となる。トランジスタ408がオン状態となるとnodeAは接地電位入力部と導通するため、nodeAはローレベル電位となる。ここで、トランジスタ402の第2電極、トランジスタ408の第1電極、容量素子410の第1電極、及びトランジスタ412のゲートと電気的に接続されるノードをnodeAとする。また、トランジスタ412の第2電極、容量素子414の第1電極、及びトランジスタ416のゲートと電気的に接続されるノードをnodeBとする。≪入出力特性≫次に、回路400を用いて計算した入出力特性について、図11を用いて説明する。本実施例では、入力部IN1、及び入力部IN2に時間をずらして電圧を印加し、nodeBにハイレベル電位の書込みを行ったときの、nodeA、nodeB、及び出力部OUTPUTの電位の時間変化について計算を行った。本実施例で計算に用いたトランジスタの特性には、多結晶シリコンを半導体層に用いた薄膜トランジスタL長1μm、W長20μmを作製し、その実測から見積もったトランジスタの特性を用いた。しきい値電圧としては、nチャネル型のトランジスタのしきい値電圧を0.42V、またpチャネル型のトランジスタのしきい値電圧を-0.76Vとした。また、回路内の容量素子の容量の大きさを1.0pFとし、電源入力部VDDに入力される電圧の値を1.7V、接地電位入力部に入力される電圧の値を0Vとした。また、入力部IN1、入力部IN2に入力されるパルス電圧は、ハイレベル電位を1.7V、ローレベル電位を0Vとした。図11Aは入力部IN1に印加した電圧の時間変化を示しており、図11Bは入力部IN2に印加した電圧の時間変化を示す。図11C、図11D、及び図11Eはそれぞれ、nodeA、nodeB、及び出力部OUTPUTの電位の時間変化である。計算開始時点を0秒として計算を開始した。まず、約0.3μsの時点T1とするで入力部IN1に1.7Vの電圧を印加し、約1.0μsの時点T2とするで入力部IN2に1.7Vの電圧を印加した。その後、約1.8μsの時点T3とするで入力部IN1の電圧を0Vとし、約2.0μsの時点T4とするで入力部IN2の電圧を0Vとした。T1において、入力部IN1に電圧が印加されると、nodeAの電位が約1.2Vまで上昇する。ここで、nodeAの電圧が入力電圧である1.7Vまで達しないのは、トランジスタ402のしきい値電圧や、nodeAとその他の配線間ノード間の容量のバランスなどの影響による。次に、T2において、入力部IN2に電圧が印加されると、容量素子410による容量結合の効果によりnodeAの電位が2.9V程度まで上昇した。また同時に、nodeBは、IN2に入力された入力電圧である1.7Vまで上昇した。またこれと対応して、出力部OUTPUTには、ローレベル電位が出力された。T3において、IN1に0Vが入力されると、nodeAの電位は0Vまで降下した。一方、nodeB、及び出力部OUTPUTの電位は変化せずに保持されたままであった。T4において、IN2に0Vが入力されても、nodeB及び出力部OUTPUTの電位は変化せずに保持されたままであった。以上の結果から、ワード線とビット線の間に電気的に接続された容量素子、又はこれらの配線間の容量を用い、書込み時にビット線よりも先にワード線に電圧を印加することにより、ワード線電位をビット線電位よりも高くすることができ、さらに書き込みの際のしきい値落ちを抑制することができることが確認された。従って、本発明の一態様を用いることにより、しきい値落ちを想定してあらかじめ高い電源電位を用いる必要がなく、低電力で書込み動作が可能な半導体装置を実現できる。