"第1ワード線および第2ワード線と、第1ビット線と第2ビット線とからなる第1ビット線対と、前記第1ワード線と前記第1ビット線との交点に設けられた第1メモリセルと、前記第2ワード線と前記第2ビット線との交点に設けられた第2メモリセルと、第3ビット線と第4ビット線とからなる第2ビット線対と、前記第1ビット線と前記第3ビット線とを結合するための第1スイッチ回路と、前記第2ビット線と前記第4ビット線とを結合するための第2スイッチ回路と、前記第2ビット線対に接続された2つのCMOSインバータ相互間の交差結合からなるラッチ形回路を含んでなるメインセンスアンプと、前記第1ビット線にゲートが接続され、前記ラッチ形回路を構成するN形MOSFET対の一方のN形MOSFETのソースにドレインが接続された第1のMOSFETと、前記第2ビット線にゲートが接続され、前記N形MOSFET対の他方のN形MOSFETのソースにドレインが接続され、ソースが前記第1のMOSFETのソースと共通に第1駆動線に接続された第2のMOSFETとからなる差動MOSFET対を含んでなるプリセンスアンプとを具備し、前記メインセンスアンプは、前記メモリセルに記憶された情報を、前記第3ビット線上で第1電位に、前記第4ビット線上で第2電位に、それぞれ増幅するための回路であり、前記プリセンスアンプは、前記メインセンスアンプが前記メモリセルに記憶された情報の増幅を開始する前に該情報のプリセンスを行うと共に、前記増幅の開始以後に前記第2ビット線対を駆動するための回路であり、前記第1及び第2メモリセルの読み出し時に、第1期間において前記第1および第2スイッチ回路はオフ状態であり、前記第1期間において前記第1メモリセルから記憶情報が読み出された場合には、前記第1期間の後の第2期間において前記第1スイッチ回路はオン状態となって前記第1ビット線と前記第3ビット線とを互いに接続するとともに前記第2スイッチ回路はオフ状態であって前記メインセンスアンプは前記第1電位を前記第1ビット線に書き込み、前記第1期間において前記第2メモリセルから記憶情報が読み出された場合には、前記第1期間の後の第2期間において前記第2スイッチ回路はオン状態となって前記第2ビット線と前記第4ビット線とを互いに接続するとともに前記第1スイッチ回路はオフ状態であって前記メインセンスアンプは前記第2電位を前記第2ビット線に書き込み、前記第1期間より前の期間において、前記第1ビット線対と前記第2ビット線対とは互いに異なる電位でプリチャージされることを特徴とする半導体装置。請求項1において、前記第1期間において前記第1メモリセルから記憶情報が読み出された場合には、前記第2期間において前記メインセンスアンプが前記第1電位を前記第1ビット線に書き込んだ後、前記第2期間に続く第3期間において、前記第2スイッチ回路は前記第2ビット線と前記第4ビット線とを互いに接続して、前記メインセンスアンプは前記第2電位を前記第2ビット線に書き込み、前記第1期間において前記第2メモリセルから記憶情報が読み出された場合には、前記第2期間において前記メインセンスアンプが前記第2電位を前記第2ビット線に書き込んだ後、前記第2期間に続く第3期間において、前記第1スイッチ回路は前記第1ビット線と前記第3ビット線とを互いに接続して、前記メインセンスアンプは前記第1電位を前記第1ビット線に書き込むことを特徴とする半導体装置。請求項1または請求項2において、前記半導体装置は、前記第2ビット線対が入力される論理ゲートをさらに具備し、前記論理ゲートは、前記第1期間に前記メインセンスアンプが前記第2ビット線対のうちの一方を前記第1及び第2電位のいずれかに駆動したことを検出し、前記半導体装置は、前記論理ゲートによる検出に基づいて前記第2期間を開始することを特徴とする半導体装置。第1ワード線および第2ワード線と、第1ビット線と第2ビット線とからなる第1ビット線対と、前記第1ワード線と前記第1ビット線との交点に設けられた第1メモリセルと、前記第2ワード線と前記第2ビット線との交点に設けられた第2メモリセルと、第3ビット線と第4ビット線とからなる第2ビット線対と、前記第1ビット線と前記第3ビット線とを結合するための第1スイッチ回路と、前記第2ビット線と前記第4ビット線とを結合するための第2スイッチ回路と、前記第2ビット線対に接続された2つのCMOSインバータ相互間の交差結合からなるラッチ形回路を含み、前記ラッチ形回路を構成するN形MOSFET対の共通ソースが第1駆動線に接続されてなるメインセンスアンプと、前記第1ビット線にゲートが接続され、前記N形MOSFET対の一方のN形MOSFETのドレインにドレインが接続された第1のMOSFETと、前記第2ビット線にゲートが接続され、前記N形MOSFET対の他方のN形MOSFETのドレインにドレインが接続され、ソースが前記第1のMOSFETのソースと共通に前記第1駆動線とは異なる第2駆動線に接続された第2のMOSFETとからなる差動MOSFET対を含んでなるプリセンスアンプとを具備し、前記メインセンスアンプは、前記メモリセルに記憶された情報を、前記第3ビット線上で第1電位に、前記第4ビット線上で第2電位に、それぞれ増幅するための回路であり、前記プリセンスアンプは、前記メインセンスアンプが前記メモリセルに記憶された情報の増幅を開始する前に該情報のプリセンスを行うための回路であり、前記第1及び第2メモリセルの読み出し時に、第1期間において前記第1および第2スイッチ回路はオフ状態であり、前記第1期間において前記第1メモリセルから記憶情報が読み出された場合には、前記第1期間の後の第2期間において前記第1スイッチ回路はオン状態となって前記第1ビット線と前記第3ビット線とを互いに接続するとともに前記第2スイッチ回路はオフ状態であって前記メインセンスアンプは前記第1電位を前記第1ビット線に書き込み、前記第1期間において前記第2メモリセルから記憶情報が読み出された場合には、前記第1期間の後の第2期間において前記第2スイッチ回路はオン状態となって前記第2ビット線と前記第4ビット線とを互いに接続するとともに前記第1スイッチ回路はオフ状態であって前記メインセンスアンプは前記第2電位を前記第2ビット線に書き込み、前記第1期間より前の期間において、前記第1ビット線対と前記第2ビット線対とは互いに異なる電位でプリチャージされることを特徴とする半導体装置。請求項4において、前記第1期間において前記第1メモリセルから記憶情報が読み出された場合には、前記第2期間において前記メインセンスアンプが前記第1電位を前記第1ビット線に書き込んだ後、前記第2期間に続く第3期間において、前記第2スイッチ回路は前記第2ビット線と前記第4ビット線とを互いに接続して、前記メインセンスアンプは前記第2電位を前記第2ビット線に書き込み、前記第1期間において前記第2メモリセルから記憶情報が読み出された場合には、前記第2期間において前記メインセンスアンプが前記第2電位を前記第2ビット線に書き込んだ後、前記第2期間に続く第3期間において、前記第1スイッチ回路は前記第1ビット線と前記第3ビット線とを互いに接続して、前記メインセンスアンプは前記第1電位を前記第1ビット線に書き込むことを特徴とする半導体装置。請求項4または請求項5において、前記半導体装置は、前記第2ビット線対が入力される論理ゲートをさらに具備し、前記論理ゲートは、前記第1期間に前記メインセンスアンプが前記第2ビット線対のうちの一方を前記第1及び第2電位のいずれかに駆動したことを検出し、前記半導体装置は、前記論理ゲートによる検出に基づいて前記第2期間を開始することを特徴とする半導体装置。請求項4ないし請求項6のいずれか1項において、前記第1駆動線に供給される駆動信号の電圧は0Vであり、前記第2駆動線に供給される駆動信号の電圧は負電圧であることを特徴とする半導体装置。ビット線対の一方と他方とが互いに異なるタイミングでライトバックされ、かつ、前記ビット線対を構成する第1ビット線対と第2ビット線対とが互いに異なる電位でプリチャージされ、センスアンプがプリセンスアンプを含む半導体装置。図20Aに、図8のDRAMのセンス系回路のセンス速度tSENSEの本願発明者等によってなされたシミュレーション結果を示す。センス速度tSENSEは、図20Bに示すようにセンスアンプの起動からビット線BL、/BLの電位差が電源電圧VDDの60まで増幅されるまでの時間と定義した。温度はジャンクション温度Tjで-40度と125度の2種類を仮定した。この解析から本願発明者より以下のことが明らかとなった。A1電源電圧が低電圧化されるに従い、センス時間tSENSEが著しく遅くなる。A2電源電圧が約1.2V以下では高温の場合の方が低温の場合と比較してセンス時間が速い。これはセンスアンプの駆動電流がMOSトランジスタのドレイン電流のうち、ドリフト電流ではなくて拡散電流が支配的になっているからである。一般に拡散電流は温度やMOSトランジスタのしきい値に対して非常に敏感に変化する。したがって、このようにドリフト電流ではなくて拡散電流が支配的な領域でセンスアンプを使用すると、LSIの製造プロセスばらつきやLSIの動作環境ばらつきに対してセンス時間が大きく変化することになる。これはLSIの回路的な歩留り低下をもたらすという問題に発展し、結果的にこのような構成の回路のDRAMを使用したLSIのコストを高くすることになる。また、図20Cは一般的なCMOSロジック回路の遅延時間特性tDLAYの例として、CMOSインバータの遅延時間の電源電圧依存性を示したものである。温度は図20Aと同様に、ジャンクション温度Tjで-40度と125度の2種類を仮定した。この解析から本願発明者より以下のことが明らかとなった。B1電源電圧が低電圧化した場合の動作速度劣化が、図18に示した従来のDRAMのセンス系の場合よりも著しく小さい。B2低電圧時の温度特性が、CMOSインバータと図18に示した従来のDRAMのセンス系の特性とで異なる。以上のことから、図18で示した従来のセンス系を持つDRAM回路と、図20Cの遅延特性を持つロジック回路とでは、それらの低電圧特性でお互いに整合が取れないことがわかる。ここで、複数の回路の整合とは電源電圧や温度に対する遅延特性の依存性が似ている状態をいう。例えば、電源電圧が低電圧化されれば全ての回路の動作速度が同じような程度で遅くなり、温度が下がれば全ての回路の動作速度が同じような程度で速くなるということである。整合がとれていない図18で示したような従来のセンス系を持つDRAMと、ロジック回路を、一つのLSI上に混載した場合、そのDRAM混載ロジックLSIの低電圧動作時の動作速度はDRAMの低温で遅いという特性で律則されてしまうことになる。たとえば、レーシングRacingによってLSI全体の動作速度が律則されてしまう。また、そのDRAM混載ロジックLSIを、電源電圧と動作周波数が異なる複数の動作モードで使用する場合、低電圧動作モードでの動作周波数がDRAMを混載することで著しく遅くなってしまうことにもなる。そこで本願発明の目的は、低電圧でも安定に動作するセンスアンプを提供することにある。本願発明の代表的な構成を示せば以下の通りである。即ち、ワード線WLと、第1ビット線対BL,/BLと、前記ワード線と前記第1ビット線対の交点に設けられたメモリセルMCと、第2ビット線対LBL,/LBLと、前記第1ビット線対と前記第2ビット線対を結合するためのスイッチ回路ISO_SW_T,ISO_SW_Bと、前記第1ビット線対に接続された第1回路PSA及び前記第2ビット線対に接続された第2回路MSAを含むセンスアンプと、前記第1ビット線対を第1プリチャージ電位にプリチャージするための第1プリチャージ回路PC1と、前記第2ビット線対を第2プリチャージ電位にプリチャージするための第2プリチャージ回路PC2とを具備し、前記第2回路は、前記メモリセルの記憶信号から前記第1及び第2ビット線対の一方を第1電位VSSに他方を第2電位VDLに増幅する回路であり、前記第1プリチャージ電位は前記第1電位と第2電位の間の電位VBMであり、前記第2プリチャージ電位は前記第2電位であるよう半導体装置を構成する。更に別の態様の発明によれば、ワード線WLと、第1ビット線対BL,/BLと、前記ワード線と前記第1ビット線対の交点に設けられたメモリセルMCと、第2ビット線対LBL,/LBLと、前記第1ビット線対の一方に接続された第1電極と前記第2ビット線対の一方に接続された第2電極とを持つ第1キャパシタC250と、前記第1ビット線対の他方に接続された第3電極と前記第2ビット線対の他方に接続された第4電極とを持つ第2キャパシタC251とを含むキャパシタ対と、前記第1ビット線対の一方と前記第2ビット線対の一方を接続するための第1スイッチM206と前記第1ビット線対の他方と前記第2ビット線対の他方を接続するための第2スイッチM207とを含むスイッチ回路と、前記第2ビット線対に接続されたセンスアンプSAと、前記第1ビット線対を第1プリチャージ電位にプリチャージするための第1プリチャージ回路PC1と、前記第2ビット線対を第2プリチャージ電位にプリチャージするための第2プリチャージ回路PC2とを含むよう半導体装置を構成する。本発明によって得られる主な効果は以下の通りである。1本発明のセンス系回路を用いることで、センス時間、再書き込み時間、書き込み時間のそれぞれの電源電圧依存性を図21で示したVDDプリチャージ方式のセンス時間特性とほぼ同じ特性にすることができる。すなわち、低電圧でも低温の場合の方が高温の場合と比較してセンス時間が速く、低電圧でのセンス速度劣化が、図20Bで示したCMOSインバータの遅延時間劣化と同じ程度に押さえられる。この特徴により、ロジック回路の低電圧特性と本発明のセンス系回路を用いたDRAMマクロが整合の取れた特性を持つことになる。これにより、どちらかが大きく低電圧特性を律則することがなく、DRAMマクロと最終的なLSIの特性を大きく劣化させることなくロジックLSIとを混載できる。2温度特性がロジック回路と同じであることは、本発明のセンスアンプの駆動電流がMOSトランジスタのドレイン電流のうち、拡散電流ではなくドリフト電流が支配的になっているからである。一般に拡散電流は温度やMOSトランジスタのしきい値に対して非常に敏感に変化する。したがって、従来のセンス系回路のようにドリフト電流ではなくて拡散電流が支配的な領域でセンスアンプを使用するとLSIの製造プロセスばらつきやLSIの動作環境ばらつきに対してセンス時間が大きく変化することになる。これはLSIの回路的な歩留り低下をもたらすという問題に発展し、結果的にこのような構成の回路のDRAMを使用したLSIのコストを高くすることになる。したがって、本発明のセンス系は従来のセンス系よりも回路的にLSIの製造プロセスばらつきやLSIの動作環境ばらつきに対して強いという特長を持つ。さらに、回路的に歩留りの高い回路構成であるとも言える。3上記したVDDプリチャージ方式の特長を持ちながら、従来のVDDプリチャージ方式の場合には必要であったダミーセル等の特別なセルが必要でない。これにより、製造プロセスや回路を大幅に簡単化でき、歩留りを向上させることができてLSIの低コスト化の効果がある。4センスアンプのローカルビット線の増幅が完了したことを検出するのに、ローカルビット線対の一本が0Vに駆動されればセンスアンプの増幅が完了したと判断できることから、センス完了検出回路を2入力NANDゲートで簡単に実現でき、リード動作の完全タイミングレス化が実現できる。5ワード線アサート後にメモリセルからビット線に読み出されるビット線電位差Vsについて、センスアンプの正確な動作のために必要な最小値を、従来のセンス系回路の場合と比較して小さい値にできる。以下、本発明の実施例について図面を用いて詳細に説明する。実施例の各機能ブロックを構成する回路素子は、特に制限されないが、公知のCMOS相補型MOSトランジスタ等の集積回路技術によって、単結晶シリコンのような1個の半導体基板上に形成される。P形MOSトランジスタMOSFETにはゲートに丸印の記号を付すことで、N形MOSトランジスタMOSFETと区別することとする。<実施例1>図1に本発明の代表的なセンス系回路の実施例を示す。C100とM100でメモリセルMCを構成し、C100はメモリセル内の情報を記憶するキャパシタ、M100はその電荷の転送NMOSトランジスタ、VPLはプレート電圧を示している。BL[n]と/BL[n]はビット線、WL[m]はワード線で、適切な交点にメモリセルが配置されてメモリアレイ100を構成している。ここでは、折り返しビット線構造を前提とした実施例を示したが開放形ビット線構造としても良い。この図でM107およびM108はNMOSトランジスタで、YスイッチY-SWを構成しており、M107とM108をオンさせることでローカルビット線LBL[n]、/LBL[n]をグローバルビット線GBL[p]、/GBL[p]に選択接続する。本願発明に採用されるセンスアンプSA1は、以下の点に特徴を持つ。即ちSA1は、ビット線対BL[n]、/BL[n]以下これらを省略して′′BL′′とする記載も用いるに接続されたプリセンスアンプPSAと、ローカルビット線LBL[n]、/LBL[n]以下省略形は′′LBL′′をふくむ。さらにBLとLBLの接続と分離を制御するスイッチ回路ISO_SW_T.ISO_SW_Bが設けられる。PSAはBLにゲートが接続されソースが共通接続されたN形MOSFET対M204とM205を含み、ゲート受けの差動MOSFET対として動作する。また、メインセンスアンプMSAは、CMOSラッチ型センスアンプを基本構成とする回路である。MSAにおいてP形MOSFET対M200とM201はゲートとドレインが交差結合されソースが共通接続されている。またN形MOSFET対M202とM203はゲートとドレインが交差結合されソースがPSAのN形MOSFET対のドレインに接続される。なお、特許文献1の第9図には、回路形式のみに着目すれば上記のPSAとMSAを含むセンスアンプが示されている。また特許文献1の第16図にその回路動作が示されている。しかしながら、特許文献1に記載のセンスアンプはSRAMに関する技術であり、本願発明のようなDRAMに対する適用の示唆は無く、そのため以下に示すようなスイッチ回路ISO_SW_T.ISO_SW_Bについて考慮されていない。本願発明の第2の特徴は、BLとLBLの接続と分離を制御するスイッチ回路ISO_SW_T.ISO_SW_Bが設けられる。これにより、BLとLBLのプリチャージ電位が異なることに対応する。M206とM207はNMOSトランジスタである。このスイッチ回路で、BLとLBLを電気的に接続し、MSAで増幅したデータをLBLからBLに伝達させることでメモリセルへの再書き込みする。本願発明の第3の特徴は、BLをVDL/2プリチャージとし、LBLをVDLプリチャージとすることである。M101、M102、M103はNMOSトランジスタ、VBMはデータ線電圧VDLの半分の電圧の電源で、M101からM103をオンさせることでビット線BL[n]、/BL[n]第1ビット線対をVBM電位第1プリチャージ電圧にプリチャージする、いわゆるハーフVDDプリチャージ方式のプリチャージ回路101を構成している。一方、M104、M105、M106はPMOSトランジスタで、それらのMOSトランジスタをオンさせることで、LBL第2ビット線対をVDL電位第2プリチャージ電圧にプリチャージする、いわゆるVDDプリチャージ方式のプリチャージ回路102を構成している。図2に図1のメモリの読み出し動作波形図の一例を示す。ここでは説明を簡単にするために、アレイ電圧VDLをチップの電源電圧VDDと同じ電圧に設定して、1.0Vに仮定した。また、VBMをその半分の電圧の0.5Vに、ワード線の昇圧電圧を2.5Vに仮定した。時刻T0でプリチャージ信号EQ_BLとEQ_LBLをネゲートし、時刻T1でワード線WL[m]をアサートしている。これによりそのワード線によって選択されたメモリセル内の転送MOSトランジスタM100がオンし、メモリセル内のキャパシタC100に溜まっている電荷と、ビット線BL[n]、/BL[n]に付加している寄生容量とのチャージシェアが起こり、ビット線BL[n]、/BL[n]にメモリセル内の情報を反映する電位差Vsが生じる。時刻T2でセンスアンプ起動信号CSNを0Vに駆動することでセンスアンプを活性化し、ビット線電位BL[n]、/BL[n]の電位差を1.0Vおよび0Vまで増幅して、ローカルビット線LBL[n]、/LBL[n]に出力している。この図ではYS[k]をアサートしているので、Yスイッチはオンしており、ビット線BL[n]、/BL[n]が増幅されると同時にグローバルビット線GBL[p]、/GBL[p]も増幅されている。さらに、時刻T2でライトバック信号RBKをアサートし、ローカルビット線LBL[n]、/LBL[n]に増幅された信号を、ビット線BL[n]、/BL[n]に転送し、メモリセルへの再書き込みを実行している。時刻T3ではライトバック信号RBKとワード線WL[m]をネゲートし、時刻T4ではプリチャージ信号EQ_BLとEQ_LBLをアサートし、ビット線BL[n]、/BL[n]を0.5Vに、ローカルビット線LBL[n]、/LBL[n]を1.0Vにプリチャージしている。図3に、図1で示したセンス系回路を用いたDRAMマクロの実施例を示す。500がDRAMマクロである。501はコマンドデコーダ502とリードライトアンプ503および電源回路504からなる間接周辺回路を示している。また、BA0からBA7はメモリバンクを示す。各バンクは、タイミング制御回路TGとカラム選択回路Y-DECとロウデコーダX-DECと複数のセンスアンプ506a、506bからなっている。図1で示したセンス系回路は、図3の506aあるいは506bに相当し、各バンク内で二つづつ向き会うように配置されている。図1のワード線WL[m]等の制御信号は、ロウデコーダやタイミング制御回路とカラム選択回路等から制御される。GBL0、/GBL0で示したのはグローバルビット線の一対のペアで、ビット線BL0、/BL0と平行して配線されており、各バンクで506aや506bで示されたセンス系回路8つのセンスアンプが一対のグローバルビット線GBLに接続されている縮退度が8ということ。。GBLは、メモリバンクを横断して設けられたおり、それぞれに対応して設けられた読み出し/書込アンプRW-AMPを含むブロック503に接続される。RW-AMPは必要に応じて更にセレクタを介しまたはそのまま外部の入出力データ信号線DQと接続される。DRAMマクロの制御信号CNTやアドレス信号ADDは、コマンドデコーダC-DECに入力され、C-DECは所定の読み出しや書込の動作が実行するようTG等に制御信号を送る。図3の実施例では、各バンク毎に独立してセンス系回路が構成されており、さらに各バンク内にタイミング制御回路507を備えているために、コマンドデコーダ502からの制御で各バンクが独立して動作できるという特徴がある。各バンクを独立して動作させることにより、いわゆるインターリーブ方式によってDRAMマクロのスループットを高くすることができる。図4は図3で示したDRAMマクロ500を搭載したDRAM混載ロジックLSI400の全体を示す図である。VDD、VSSはコア電源およびその接地であり、VDDQ、VSSQはI/O電源およびその接地を示している。例えばコア電源電圧は1.0Vであり、I/O電源電圧は3.3Vである。OUT0~OUTxは出力信号を、IN0~INyは入力信号を、I/O0~I/Ozは入出力信号をそれぞれ示している。また、401はチップ内部の信号とチップ外部とのインターフェースを取るためのI/O回路を、402はインバータやNANDゲート等で構成されたロジック回路を、403は図3で示したDRAMマクロを示している。402の例としては特に限定しないが、マイクロプロセッサCPUやDSP、あるいはSRAM等を挙げることができる。図21に、図1で示した本発明のセンス系回路の特性を評価するために行ったシミュレーション結果を以下に示す。このシミュレーションは、図18で示したDRAMのセンス系回路において、ビット線BL[n]、/BL[n]をVDDにプリチャージした場合の計算結果である。回路構成はプリチャージ系が異なるだけで図20のAと同一回路構成で構成した。シミュレーション条件もセンスアンプ起動信号の駆動方法がCSPをVDD電位に固定し、CSNをVDD電位からVSS電位に駆動することを除いて、図19のシミュレーション条件と同じである。この解析から本願発明者によって以下のことが明らかとなった。C1電源電圧が低電圧化されるに従いセンス時間tSENSEは遅くなるが、その度合いは図20Aと比較して非常になだらかであり、CMOSインバータの特性図20Cとよく一致する。C2少なくとも電源電圧が0.8V以上の範囲では低温の場合の方が高温の場合よりもセンス時間が速い。これはセンスアンプの駆動電流がMOSトランジスタのドレイン電流のうち、拡散電流ではなくドリフト電流が支配的になっているからであり、CMOSインバータの特性図20Cと一致している。このようにハーフVDDプリチャージ方式の場合よりも、VDDプリチャージ方式の場合の方がDRAMのセンス系回路の低電圧動作特性が格段に優れており、VDDプリチャージ方式のDRAMのセンス回路はCMOSインバータと整合が取れることがわかる。ここでは簡単のために単純なVDDプリチャージ方式の結果を示したが、図1で示した本発明のセンス系回路でもローカルビット線の増幅に関してはセンスアンプ起動前にはVDDプリチャージされており、本質的に同じであるために図21で示した特性が得られ、上記した特長が得られる。さらに、一般にVDDプリチャージ方式の場合にはリファレンス電圧の発生にダミーセル等の特別なセルが必要である等の問題点があるが、本発明では、メモリセルが接続されているビット線BL[n]、/BL[n]とセンスアンプが接続されているローカルビット線LBL[n]、/LBL[n]をDC的に分離し、ビット線BL[n]、/BL[n]はハーフVDDプリチャージ方式を使用し、ローカルビット線LBL[n]、/LBL[n]はVDDプリチャージ方式を使用することにより、リファレンス電圧のためのダミーセルを不要としている。以上で示したように、図1で示した本発明のセンス系回路は下記の特性を持つ。D1低電圧でも低温の場合の方が高温の場合と比較してセンス時間が速い。D2低電圧でのセンス速度劣化が、図20Bで示したCMOSインバータの遅延時間劣化と同じ程度に押さえられる。上記D1の特性は、本発明のセンスアンプの駆動電流がMOSトランジスタのドレイン電流のうち、拡散電流ではなくドリフト電流が支配的になっているからである。一般に拡散電流は温度やMOSトランジスタのしきい値に対して非常に敏感に変化する。したがって、図18で示したセンス系回路のように、ドリフト電流ではなくて拡散電流が支配的な領域でセンスアンプを使用すると、LSIの製造プロセスばらつきやLSIの動作環境ばらつきに対してセンス時間が大きく変化することになる。これはLSIの回路的な歩留り低下をもたらすという問題に発展し、結果的にこのような構成の回路のDRAMを使用したLSIのコストを高くすることになる。したがって、本発明のセンス系は回路的にLSIの製造プロセスばらつきやLSIの動作環境ばらつきに対して強いという特長を持つ。さらに、回路的に歩留りの高い回路構成であるとも言える。また、上記D1D2の特性により、図4中のロジック回路402の低電圧特性とDRAMマクロ403が整合の取れた特性を持つことになる。これにより、どちらかが大きく低電圧特性を律則することなくなり、DRAMマクロ402を最終的なLSIの特性を大きく劣化させることなくロジックLSIに混載できる。また、図1で示した本発明のセンス系回路では、上記D1やD2で示したVDDプリチャージ方式の特徴を持ちながら、従来のVDDプリチャージ方式の場合には必要であったダミーセル等の特別なセルが必要でないという特長がある。これにより、製造プロセスや回路を大幅に簡単化でき、歩留りを向上させることができてLSIの低コスト化の効果がある。なお、図1のMOSの記号で、M206のようにゲート電極を白抜きのボックスで示しているものは厚いゲート酸化膜で構成された高耐圧MOSトランジスタであることを示し、M202のようにゲート電極をラインで示しているものは薄いゲート酸化膜で構成されたMOSトランジスタであることを示している。2種類のゲート酸化膜厚のMOSの使用方法は特に限定しないが、本実施例のようにすることでゲート電極に適切な電圧を印加できるという利点がある。なお、先に述べた薄酸化膜MOSの酸化膜耐圧に対しては基本的に電源電圧VDDまでであれば十分で、高速MOSトランジスタを使用できる。後に述べた厚酸化膜MOSはLSIのI/O回路の出力段MOSと同じものを用いることができ、その酸化膜耐圧は基本的にI/O電圧VDDQまでであればよい。以下の図面では基本的に図1と同様にMOSトランジスタの使い分けをした例を示すことにする。さらに、MOSトランジスタのしきい値電圧についても、特に限定しない。なお、本発明のセンス系回路を用いたDRAMマクロやそれを用いたDRAM混載ロジックLSIの構成は特に図3や図4の構成に限定しない。また、上記の実施例ではビット線の電位がVSS0VとVDL1Vに振幅を持つものとして説明したが、VDLが1.8V以下、更には1.8V~0.5Vの場合に特にその利点が生かされる。このことは以下の実施例でも共通である。<実施例2>以下、図5に本発明のDRAMのセンス系回路の別の実施例を示す。図1では、ビット線BL[n]、LBL[n]が接続しているセンスアンプ内のMOSトランジスタM204とM205を、M202とM203にそれぞれ直列に接続していた。これに対し図5のセンスアンプSA2ではM204とM205に相当するM208とM209を、M202とM203に並列に接続し、M208とM209でプリセンスアンプPSAを構成している。またメインセンスアンプMSA部分はM200~M203を含み、M202とM203のソースが共通結合され、CMOSインバータが交差結合したラッチ形回路とされる。MSAとPSAはそれぞれ駆動線CSNとPRECSNに分離され独立に制御できるようにされる。なお、特許文献2の第1図には回路形式のみをみると類似のセンスアンプが記載されている。しかしながら特許文献2の回路では、本願のようにビット線BLとローカルビット線LBLのプリチャージレベルを異なったものとすること及びBLとLBLの分離結合のためのスイッチ回路M206,M207については配慮されていない。図6に、図5の実施例のセンス系の読み出し動作波形図の一例を示す。ここでは重複を避けるため、図2で示した読み出し動作と異なる部分のみを説明する。時刻T1でワード線WL[m]をアサートすると同時に図5のプリセンスアンプ202bの駆動信号PRECSNM208とM209のソース電位を-0.5Vに駆動する。これにより、M208とM209のゲート電極にはビット線BL[n]、/BL[n]が接続されているため、1.0Vにプリチャージされていたローカルビット線LBL[n]、/LBL[n]はビット線BL[n]、/BL[n]の電位にしたがって図に示されたように放電される。時刻T2でメインセンスアンプ202aをCSNを0Vに駆動することで起動して、放電されたて発生したローカルビット線LBL[n]、/LBL[n]の電位差を増幅している。図1の実施例の方式では、M204とM205がローカルビット線LBL[n]、/LBL[n]の駆動MOSトランジスタの一部になっているが、センスアンプ起動後にもM204とM205には0.5V付近の電圧しか印加されないために、ローカルビット線LBL[n]、/LBL[n]の駆動力がM204とM205の弱い駆動力に律則されてしまう。このため、電源電圧の半分程度の電圧しかゲート電極に印加されていても大きな駆動力が得られるように、より低電圧で動作させるためには低しきい値のMOSトランジスタをM204とM205に使用する必要がある。一方、図5の実施例ではセンスアンプ起動時のローカルビット線LBL[n]、/LBL[n]の駆動MOSトランジスタはあくまでM202とM203だけにし、M208とM209はプリセンス期間図6の時刻T1から時刻T2までの間に使用する。これにより、M208とM209に低しきい値MOSトランジスタを使用しなくても、高速なメインアンプ202aの動作が可能になる。図6の実施例では、プリセンスアンプ202bの駆動信号PRECSNを-0.5Vまで駆動して、M208とM209からなるプリセンスアンプを駆動したが、特にPRECSNの駆動電圧は限定しない。しかし、M208とM209のゲート電極には時刻T1では0.5V程度しか印加されないため、負電圧までPRECSNを駆動した方がM208とM209がローカルビット線LBL[n]、/LBL[n]を高速に駆動できる。また、負電圧までPRECSNを駆動した方が、M208とM209のソースゲート電位差が大きくなるためにローカルビット線LBL[n]、/LBL[n]をドリフト電流起因のドレイン電流で駆動でき、時刻T1から時刻T2までのプリセンス時間特性とロジック回路の遅延特性の整合を取ることができる。負電圧までPRECSNを駆動した場合、M208とM209の駆動力が大きくなりすぎて、ローカルビット線LBL[n]、/LBL[n]にメインセンスアンプ202aを駆動するのに十分な100mV程度の電位差が生じたころには、ローカルビット線LBL[n]、/LBL[n]の電位が両方0.5V付近に駆動されてしまう可能性がある。この状態では、メインセンスアンプに接続されたローカルビット線LBL[n]、/LBL[n]をVDDプリチャージした効果が無くなってしまう。負電圧にPRECSNを駆動しながらこれを防ぐためには、M208とM209のゲート長Lgを太くするかゲート幅Wを小さくして、M208とM206がローカルビット線LBL[n]、/LBL[n]を駆動する電流を調整すればよい。<実施例3>図7に本発明のセンスアンプの別の実施例を示す。本実施例では、図1や図5と異なり、ビット線BL[n]、/BL[n]とローカルビット線LBL[n]、/LBL[n]のそれぞれの間にMOSトランジスタで構成されたコンデンサC250とC251が接続されている。図1と図5の実施例では、メモリセルの接続されているビット線BL[n]、/BL[n]の電位差を、ビット線BL[n]、/BL[n]をセンスアンプ内のプリセンスアンプPSAのMOSトランジスタのゲート電極に接続し、そのゲート電圧に対応して流れるドレイン電流差を検出している。それに対して本実施例では、メモリセルの接続されているビット線BL[n]、/BL[n]の電位差を、C250とC251のコンデンサの容量結合いわゆる交流結合でローカルビット線LBL[n]、/LBL[n]に伝達している。図8に図7の実施例のセンス系の読み出し動作波形図の一例を示す。ここでは重複を避けるため、図2や図6で示した読み出し動作と異なる部分のみを説明する。時刻T1でワード線WL[m]をアサートするとメモリセルの接続されたビット線BL[n]、/BL[n]にメモリセル内の情報に対応した電位差Vs1が発生する。この電位差は図7のコンデンサC250、C251によって容量結合でローカルビット線LBL[n]、/LBL[n]に伝達され、ローカルビット線LBL[n]、/LBL[n]に電位差Vs2が発生する。その後、時刻T2でセンスアンプ起動信号CSNをアサートしてセンスアンプを起動して、Vs2を増幅している。ここで、コンデンサC250とC251の構造は特に限定しないが、NMOSトランジスタによるMOSキャパシタで構成するのが好適である。MOSトランジスタのゲート容量を利用したコンデンサは、ゲートとソースドレイン間の電位差によって容量が異なるという性質をもっている。すなわち、ゲートとソースドレイン間電位差が大きい場合にはMOSトランジスタにチャネルが形成されて大きな容量にみえ、ゲートとソースドレイン間電位差が小さい場合にはチャネルが消えて小さな容量になる。以下、これを容量変調効果と呼ぶ。図8で、時刻T2でセンスアンプを起動することでローカルビット線LBL[n]、/LBL[n]の電位差Vs2を増幅するが、ローカルビット線LBL[n]、/LBL[n]からC250とC251による容量結合を介してビット線BL[n]、/BL[n]の大きな容量が見えてしまう。したがって、ローカルビット線LBL[n]、/LBL[n]をセンスアンプで高速に駆動するためには、以下の点を考慮すべきである。E1ローカルビット線LBL[n]と/LBL[n]のうち、ロー側に駆動される方図8では/LBL[n]は、それを駆動する際に、ビット線/BL[n]に付加している寄生容量を小さくみせて高速にロー側に駆動する必要がある。そのために、ローカルビット線/LBL[n]とそれに対応するビット線/BL[n]との間に接続されたコンデンサC251の容量は小さい方がよい。E2ローカルビット線LBL[n]と/LBL[n]のうち、ハイ側に駆動される方図8ではLBL[n]は、それを駆動する際に、ビット線BL[n]に付加している寄生容量を大きくみせてセンスアンプが駆動されたときにローカルビット線/LBL[n]が寄生容量によってロー側に駆動されることなくハイ側になるべくとどまっていた方がよい。そのために、ローカルビット線LBL[n]とそれに対応するビット線BL[n]との間に接続されたコンデンサC250の容量は大きい方がよい。コンデンサC250とC251にNMOSトランジスタを用いたキャパシタを用いることで、上記した容量変調効果で自動的に上記E1とE2を同時に実現できる。コンデンサC250とC251にMOSトランジスタを使用する場合の接続方法図7ではローカルビット線の方にゲート電極が接続されているや基板電位の取り方も特に限定しない。ただし、図8のVs1とVs2の関係は、コンデンサC250やC251の容量Caとローカルビット線LBL[n]や/LBL[n]に付加している寄生容量Cpとのチャージシェアリングによって決定される。すなわち、Vs2=Vs1Ca/CpCaとなる。したがって、Caを一定だとするとなるべくCpを小さくした方がよい。図7のC250やC251のようにローカルビット線の方にゲート電極を接続することで、C250やC251を構成するMOSトランジスタの拡散層の接合容量分だけCpを小さくできる。<実施例4>図1、図5、図7に本発明のセンス系回路の実施例を示したが、要はメモリセルが接続されているビット線BL[n]、/BL[n]とセンスアンプが接続されているローカルビット線LBL[n]、/LBL[n]を電気的に分離し、ビット線BL[n]、/BL[n]はハーフVDDプリチャージして、ローカルビット線LBL[n]、/LBL[n]はVDDプリチャージし、リード時にワード線WL[m]をアサートしたときに発生するビット線BL[n]、/BL[n]の電位差に対応して、ローカルビット線LBL[n]、/LBL[n]に電位差を発生させればよい。そのためのビット線BL[n]、/BL[n]とローカルビット線LBL[n]、/LBL[n]間に接続されたセンスアンプの構造は図1、図5、図7で示したものに限定しない。例えば図9で示したようなものでもよい。図9は図5の実施例に、M290~M293までのMOSトランジスタからなる。CMOSラッチ形のサブセンスアンプSSAを付けたものである。メインセンスアンプMSAはM200~M203を含み図5のMSAと同じであるが、プリセンスアンプPSAM208,209は、図5ではソースを共通接続していたものをサブセンスアンプSSAの入出力ノードに接続するようにしている。サブセンスアンプの起動信号CSP2およびCSN2は、図9の波形図のように、起動前はVBM電位にレベルにプリチャージされており、センスアンプ起動信号CSNと同じタイミングで時刻T2にそれぞれ1.0Vと0Vに駆動する。サブセンスアンプ290の起動により、ハーフVDDプリチャージされたビット線BL[n]、/BL[n]が増幅されると同時に、M208およびM209に流れる電流がM200~M203からなるメインセンスアンプ202aの増幅動作を加速させる。その結果、VDDプリチャージされているローカルビット線LBL[n]、/LBL[n]は、高速に1.0Vと0Vまで増幅されることになる。またさらに、サブセンスアンプは同時にビット線BL[n]、/BL[n]を増幅しているため、時刻T2でライトバック信号RBKを活性化させたときのビット線BL[n]、/BL[n]の充電時間を短くすることができる。再書き込み速度をそれほど気にしない場合には、M206およびM207を削除して再書き込みはサブセンスアンプ290だけで行うこともできる。なお、図9のM290からM293からなるサブセンスアンプ290を、図1、図5、図7等の本発明のセンス系回路のビット線BL[n]、/BL[n]に付加すれば、上記再書き込み時間の短縮効果を同じように得ることができ、さらには再書き込み用のNMOSトランジスタM206およびM207を削除できることはいうまでない。このように特にトランジスタの数の制限や面積の制限付けないのであれば、センスアンプの構造は種々のものが考えられるが、その構造は特に限定しない。<実施例5>さらに別の実施形態として、ハーフVDDプリチャージしているメモリセルが接続されているビット線BL[n]、/BL[n]と、センスアンプが接続されているローカルビット線LBL[n]、/LBL[n]を、センスアンプ起動直前に電気的に分離すると同時にローカルビット線LBL[n]、/LBL[n]を容量結合で駆動し、センスアンプ起動時にはローカルビット線LBL[n]、/LBL[n]がVDDプリチャージされているのに近い状態にしてもよい。図10にこれを実現する実施例を示す。図10の本発明のセンス系回路は、図18に示したセンス系回路と比較するとPMOSトランジスタM260とM261を図18のビット線BL[n]と/BL[n]に挿入し、ビット線分離信号/SHによって制御している。図11は図10の実施例のセンス系の読み出し動作波形図の一例を示す。ここでは重複を避けるため、図19で示した読み出し動作と異なる部分のみを説明する。時刻T1でワード線WL[m]をアサートした後、時刻T1でビット線分離信号/SHを-0.8Vから2.5Vまで駆動している。これにより、ビット線BL[n]、/BL[n]とローカルビット線LBL[n]、/LBL[n]が電気的に分離され、さらにM260およびM261のゲートドレイン間あるいはゲートソース間容量の容量結合によって、ローカルビット線LBL[n]、/LBL[n]が同時にハイ側に駆動される。その後、時刻T2でセンスアンプ201を駆動してローカルビット線LBL[n]、/LBL[n]にメモリセル情報を増幅している。時刻T2では、ビット線分離信号/SHを2.5Vから-0.8Vまで駆動し、ビット線BL[n]、/BL[n]とローカルビット線LBL[n]、/LBL[n]が電気的に接続され、ビット線BL[n]、/BL[n]が1.0Vと0Vに駆動されてメモリセルへの再書き込みが行われる。時刻T2でセンスアンプを駆動する時点で、センスアンプの接続されているローカルビット線LBL[n]、/LBL[n]が0.5V付近から電源電圧付近まで駆動されているために、図18のセンス系回路をVDDプリチャージした場合と同じ程度の低電圧特性を得ることができる。図10ではM260およびM261にPMOSトランジスタを用いたが、NMOSトランジスタを用いてもよい。その場合、/SHは時刻T1で正電圧から負電圧に駆動することになり、ローカルビット線LBL[n]、/LBL[n]が同時に容量結合でロウ側に駆動される。結果的には図18で示したセンス系回路をVSSプリチャージした特性と同じような特性が得られる。一般にセンスアンプでビット線を駆動する際、VDDプリチャージ方式の方がNMOSトランジスタがビット線の駆動に主に用いられるために、VSSプリチャージ方式よりも低電圧特性等がよい。しかし、VSSプリチャージ方式でもハーフVDDプリチャージ方式よりは格段によい低電圧特性が得られる。図10の本発明の実施例と類似する技術として、非特許文献2に記載されるセンス系回路を挙げることができる。この非特許文献2では、メモリセルの接続されているビット線を、センスアンプ起動前にセンスアンプから電気的に分離しセンス動作1、その後一定時間後にセンスアンプの接続されている側のビット線を付加しているキャパシタによって容量結合でハイ側に駆動しセンス動作2、その後、センスアンプを起動しているセンス動作3。本発明の実施例と非特許文献2記載の技術とのとの相違点の代表的なものは、以下の2点である。F1この非特許文献2の方法では、センスアンプの接続されている側のビット線を容量結合で駆動するためにキャパシタを付加する必要がある。本発明の方法では、/SHを十分に大きくして、さらにM260とM261の寄生容量でローカルビット線を駆動しているため、特にこのキャパシタンスを付加する必要がない。F2この非特許文献2の方法では、センスアンプ起動までに上記したようにセンス動作1~センス動作3までのタイミングを要する。本発明では上記センス動作1とセンス動作2を同時に行うことができる。なお、/SHを起動した時の/SHとローカルビット線LBL[n]、/LBL[n]の容量結合を強くするために、M260のゲート電極とローカルビット線LBL[n]の間および、M261のゲート電極とローカルビット線/LBL[n]との間にそれぞれキャパシタンスを付加してもよい。その場合、そのキャパシタはNMOSトランジスタで構成できる。この場合、非特許文献2と同様にキャパシタを付加する必要があるが、本発明の方法ではあくまで補助的なものでよいために小さい容量のキャパシタで十分であるという利点があり、さらに非特許文献2で必要であったセンス動作1とセンス動作2を同時に行えるという利点は損なわれない。<実施例6>以上の実施例で示したセンス系回路は、いわゆるシェアドセンスアンプ方式を取っていない形式の回路図で示したが、これに限定するものではない。図12にシェアドセンスアンプ方式を使用した場合の実施例を示す。ここでは図11まで示した実施例では特に限定していなかった階層化ワード線駆動方式を使用している。SWD611がサブワードデコーダで、Y-DEC605がYデコーダ、X-DECMWD608がXデコーダおよびメインワードドライバを示している。BL0と/BL0およびBL1と/BL1はそれぞれビット線のペアを表し、一つのセンス系回路606aに接続されている。グローバルビット線GBL0、/GBL0はビット線と直交する方向ワード線と平行する方向に配線されている。このDRAM回路600の制御信号やデータ線は省略している。シェアドセンスアンプ方式を用いることでセンス系回路の多くの部品を二対のビット線で共有できるために、メモリセル占有率を高くできる。本発明のセンス系回路をロジックLSIに混載するDRAMマクロに用いるのではなく、いわゆる汎用DRAMと呼ばれるマイクロプロセッサのメインメモリ等に用いられる高集積なDRAMに用いる場合、メモリセル占有率を大きくすることが重要である。このような用途ではシェアドセンスアンプ方式で本発明のセンス系回路を用いればよい。以下、図1、図5、図7、図10のセンス系回路をシェアドセンスアンプ方式にした場合の実施例を示す。図13は図1のセンス系回路をシェアドセンスアンプ方式に変更した場合の実施例でありメモリアレイMAは省略している。シェアドセンス方式では左右のメモリマット図13では上下となるが、M200~M203を含むメインセンスアンプMSAは左右のマットで共用する。これに対して、プリセンスアンプは、第1マット用にM204とM205を含む第1プリセンスアンプPSA_UPが設けられ、第2マット用にM232とM233を含む第2プリセンスアンプPSA_DNが設けられる。またVBMVDL/2用のプリチャージ回路PC1a,PC1bは、左右マットのそれぞれに設けられる。図13の回路は、図1にM230からM233までのNMOSトランジスタと、M101bからM103bからなるハーフVDDプリチャージ回路101bを追加し、メモリセルをビット線BL_UP[n]、/BL_UP[n]とBL_DN[n]、/BL_DN[n]に接続している。図13の実施例の読み出し動作については、図1および図2の実施例から容易に類推できるためここでは説明を省略するが、ビット線BL_UP[n]、/BL_UP[n]に接続されたメモリセルか、ビット線BL_DN[n]、/BL_DN[n]に接続されたメモリセルの両方を同時にリードあるいはライトできないが、どちらか一方のメモリセルに共有したセンスアンプでアクセスできる。図14は図5のセンス系回路をシェアドセンスアンプ方式に変更した場合の実施例である。図14の実施例ではシェアドセンスアンプ方式にすると同時にビット線を階層化している。SUBA_UP-1からSUBA_UP-jがそれぞれサブビット線BL[n]-1、/BL[n]-1とM222とM223を含むプリセンスアンプPSA2203bおよびハーフVDDプリチャージ回路101からなるサブメモリアレイである。SUBA_DN-1からSUBA_DN-jも同様のサブメモリアレイで、物理的なレイアウトとしては、SUBA_UP-1からSUBA_UP-jまでとはセンスアンプ203a、VDDプリチャージ回路102、Yスイッチ103とは反対側に配置されている。メインセンスアンプMSA2203a、及びVDL用プリチャージ回路PC2は複数のサブメモリアレイに対して共通に設けられている。図14の実施例の読み出し動作については図5および図6の動作から容易に類推できることから、ここでは説明を省略する。低電圧動作時に、DRAMのセンス系回路では、ワード線アサート後にメモリセルからビット線に読み出されるビット線電位差Vsがある程度の電圧差になるように、メモリセル内のキャパシタC100の容量を大きくする必要があった。これによってプロセス的な難易度が高くなるという課題があった。図14の本発明の実施例ではビット線が階層化されているため、ビット線BL[n]-1、/BL[n]-1の長さを短くでき、またそれらに接続されているメモリセル数を少なくできる。これによりメモリセル内のキャパシタC100の容量を小さくでき、低電圧動作時の上記課題を解決できる。図15は、図7のセンス系回路をシェアドセンスアンプ方式に変更した場合の実施例である。メモリセルは省略している。図7の実施例と比較すると、M300aおよびM301aをローカルビット線を電気的に分離するために設置し、コンデンサC250b、C251bおよび、NMOSトランジスタM206b、M207b、M300b、M301bおよび、M101b、M102b、M103bからなるハーフVDDプリチャージ回路101bを追加している。図15の実施例の読み出し動作については、図7および図8の実施例から容易に類推することができるため省略するが、ビット線BL_UP[n]、/BL_UP[n]に接続されたメモリセルか、ビット線BL_DN[n]、/BL_DN[n]に接続されたメモリセルの両方を同時にリードあるいはライトできないが、どちらか一方のメモリセルを、SH_UPあるいはSH_DNのどちらか一方を2.5V程度に駆動することでアクセスできる。図16は、図10のセンス系回路をシェアドセンスアンプ方式に変更した場合の実施例である。メモリセルは省略している。図10の実施例と比較すると、M262とM203を新たに設置し、ビット線分離信号/SH_DNで制御している。図16の実施例の読み出し動作については図10および図11の実施例から容易に類推することができるため省略するが、ビット線BL_UP[n]、/BL_UP[n]に接続されたメモリセルか、ビット線BL_DN[n]、/BL_DN[n]に接続されたメモリセルの両方を同時にリードあるいはライトできないが、どちらか一方のメモリセルを、/SH_UPあるいは/SH_DNのどちらか一方を2.5V程度に駆動することでアクセスできる。以下の実施例では、簡単化のために、センス系回路をいわゆるシェアドセンスアンプ方式を取っていない形式の回路図で示すが、上記したようにすればシェアドセンスアンプ方式にできることは明らかである。<実施例7>以上で示した本発明のセンス系回路の特徴の一つは、センスアンプに接続されているローカルビット線LBL[n]、/LBL[n]がVDDプリチャージされていることである。VDDプリチャージであることにより、センスアンプのセンス時間の低電圧特性をロジック回路と整合がとれることであるが、他にも多くの利点がある。その一つは、センスアンプによる増幅が完了したことを検出しやすいという特徴である。図17にその特徴を用いたセンス系回路と周辺回路の実施例を示す。図17で、m1a~m255dは図1等で示したセンス系回路を示している。4つのセンス系回路が一対のグローバルビット線GBL[]、/GBL[]に接続されている。たとえば、m1a~m1dはGBL[0]および/GBL[1]に接続されている。縮退度が4ということ。1001はワードデコーダであり、1002はRBK等の信号線の制御回路、1003はワード線電位検出回路を示している。1001によってワード線WL[0]~WL[255]のうち一本が駆動される。同時にダミーワード線WL_Dが駆動され、検出回路1003aでダミーワード線がアサートされたことを検出する。検出回路1003aの構成は特に限定しないが、一般的なインバータの論理しきい値を調整したものでもよい。ワード線がアサートされたことを検出し、CSNをアサートする。これによりセンスアンプが起動され、VDDプリチャージされたローカルビット線LBL[0]、/LBL[0]のどちらか1方が0Vに駆動される。この一対のローカルビット線の電位変化を制御回路内のセンス完了検出回路1002aで検出している。その後、RBKをアサートしてメモリセルへの再書き込みを実行する。例えば、再書き込みのRBKのアサートと同時にグローバルビット線GBL[]、/GBL[]電位を図17には図示していない回路で増幅すれば、図17に示した実施例によって、ワード線のアサートからのメモリのリード動作を完全にタイミングレスで実行できる。センスアンプのローカルビット線の増幅が完了したことを検出するのに、従来のハーフVDDプリチャージ方式の場合はビット線対の電位差を検出する必要があり、単純なNANDゲート等の論理ゲートで検出ことが困難なために回路が複雑化する。これに対して本発明では、ローカルビット線対の一本が1Vから0Vに駆動されればセンスアンプの増幅が完了したと判断できることから、センス完了検出回路1002aを2入力NANDゲートで簡単に実現できる。さらにもう一つ本発明の効果として、ワード線アサート後にメモリセルからビット線に読み出されるビット線電位差Vsについて、センスアンプの正確な動作のために必要な最小値Vsminを、従来のDRAMのセンス系回路の場合と比較して小さい値にできることがあげられる。これにより、低電圧化が容易になると共に、メモリセル内のキャパシタの構造を単純化でき、製造プロセスを単純化できる。通常はセンスアンプ内のMOSトランジスタの特性ばらつきや、お互いに相補な関係にあるビット線対の容量アンバランス等により、センスアンプを起動して正確にメモリセル情報を読み出すためにはある程度のVs確保が必要である。例えば150mV程度である。センスアンプをVDDプリチャージすることで、従来ではセンスアンプ起動直後のセンスアンプの起動電流がMOSトランジスタの拡散電流であったのを、ドリフト電流起因の駆動電流にすることができる。一般に拡散電流はしきい値電圧に大きく依存し、製造プロセスばらつきで大きく変化する。これに対してドリフト電流のばらつきは小さい。これによってVDDプリチャージ方式では、センスアンプ内のMOSトランジスタの特性ばらつきに鈍感な増幅動作ができる。さらにまた、本発明のセンス系回路では、センスアンプに接続されているローカルビット線の長さは短かく、そのローカルビット線に付加している寄生容量も小さい。よって、ローカルビット線対に付加する容量のアンバランスが小さく、また、センスアンプの動作に影響を与え難い。以上のことから、本発明のセンス系回路は従来のセンス系回路で必要であった最小VsVsminよりも小さいVsで十分に正確な読み出し動作を行える。<実施例8>次に図22から図26に使って再書き込み手法についての本発明の実施例を示す。図22は、上記の図1、図5、図7、図10、図13、図14、図15、図16で示した実施例を一般化して図示したもので、SAMPaやSAMPbで示したセンスアンプ回路とメモリアレイとの関係を示した図面である。なお、ここでは図面の簡単化のために、プリチャージ回路は省略して図示している。W1[1]からWL[m]がワード線で、図示されたような接続形態でビット線との交点にメモリセルMCが接続されている。センスアンプ回路等のセンス系回路は図示されたように千鳥にビット線の一端に接続されている。なお言うまでないが、図10の/SHや、図16の/SH_UPおよび/SH_DWは、図22ではRBKに相当する。また、図10のCSPは図22には無いが、図22ではCSNで代表して図示している。図23は、図22の再書き込み手法をタイミングチャートで図示したものである。図21までで説明した再書き込み手法と同じものである。ただし、説明の重複を防ぐため、ここではワード線をアサートした後にセンスアンプの起動信号をアサートしたあと、さらにしばらくした状態からの波形だけを示している。図23の時刻T2はたとえば図2の時刻T2に相当するまた、図1、図5、図7、図10、図13、図14、図15、図16の実施例の各動作説明では、YS[k]はセンスアンプ起動時にはすでにアサートされていると想定していたが、ここでは時刻T2のRBKのアサートによる再書き込みセンスアンプにいるBL[n]、/BL[n]の駆動後の、時刻T2aでYS[k]をアサートしている。時刻T2aでYS[k]をアサートすることで、グローバルビット線GBL[p]、/GBL[p]にYスイッチによって選択されたローカルビット線LBL[n]、/LBL[n]が接続され、VDD電位にプリチャージされていたグローバルビット線GBL[p]、/GBL[p]のうち一本が0Vに駆動されている。図23の再書き込みの手法では、RBKのアサートと同時にM206aとM207aが同時にオンされる。そのため、チャージシェアによって図23で示したように、ローカルビット線LBL[n]と/LBL[n]がそれぞれV1およびV2で示されるような電位にまで充放電され、その後、センスアンプによる駆動で、それぞれが1.0Vおよび0Vまで充放電されることになる。例えば図1を見れば分かるように、センスアンプ回路の中で、ローカルビット線LBL[n]を駆動するインバータ回路図1の実施例ではM200とM202からなるの入力電圧は/LBL[n]で、ローカルビット線/LBL[n]を駆動するインバータ回路図1の実施例ではM201とM203からなるの入力電圧はLBL[n]である。したがって、上記のように駆動するインバータの入力電圧が中間電圧V1、V2となってしまうために、ローカルビット線LBL[n]、/LBL[n]を駆動するインバータの駆動電流が小さくなってしまい、ローカルビット線LBL[n]、/LBL[n]をそれぞれ1.0Vおよび0V充放電するまでに必要な時間tRBKが長くなってしまう。図24は上記課題を解決するための実施例を示す図面である。ここでも図面の簡単化のために、プリチャージ回路は省略して図示している。図22と比較すると、一対のビット線と一対のローカルビット線の間に接続されている一対の再書き込み用のMOSトランジスタのゲート端子を、別々のライトバック信号RBK1、RBK2で制御している。また、グローバルビット線を読み出し用グローバルビット線GBLR[p]、/GBLR[p]第3ビット線対と、書き込み用グローバルビット線GBLW[p]、/GBLW[p]第4ビット線対に分離しており、読み出し用グローバルビット線GBLR[p]、/GBLR[p]はM150a、M151a、M150b、M150bで示されたPMOSトランジスタでローカルビット線LBL[n]、/LBL[n]と接続されている。一方、書き込み用グローバルビット線GBLW[p]、/GBLW[p]は、M107a、M108a、M107b、M108bで示されたNMOSトランジスタでローカルビット線LBL[n]、/LBL[n]と接続されている。図面では図示されていないが、読み出し用グローバルビット線GBLR[p]、/GBLR[p]はプリチャージ回路によってVDD電圧第2プリチャージ電圧にプリチャージされている。なお、上記グローバルビット線の構成は、以下で記述する本発明の再書き込み手法とはそれぞれ独立して用いることができることはいうまでない。同時に使用すれば効果が大きくなるために、以下では合わせて使用した場合の実施例のみを記述する。図25は、図24で示した実施例による本発明の再書き込み手法の動作波形を示す図である。図23と同様に、ここではワード線をアサートしたのちにセンスアンプの起動信号をアサートしたあと、さらにしばらくした状態からの波形を示している。図23の時刻T2はたとえば図2の時刻T2に相当する図25では、時刻T2の再書き込み動作時に、2つのライトバック信号RBK1とRBK2のうち一本のみをアサートしている。すなわち、M206とM207で示される2つの再書き込み用のMOSトランジスタのうち、アサートしたワード線とメモリセルを介して接続されているビット線に接続されている再書き込み用のMOSトランジスタだけをオンさせている。図25の例では図24のM206aとM206bなお、アサートするワード線が決まれば、そのワード線に接続されているメモリセルが、ビット線対BL[n]、/BL[n]のうちのどちらに接続されているかは一意に決定する。したがって、それから上記オンさせるべき再書き込み用のMOSトランジスタが決定できることは言うまでない。たとえば、図24では、ワード線WL[2]、WL[3]、WL[M-1]、WL[m]をアサートした場合にはM206a、M206bを、ワード線WL[0]、WL[1]、WL[M-3]、WL[M-2]をアサートした場合にはM207a、M207bを、オン導通状態にすればよい。これにより、再書き込み時に、メモリセルが接続されたビット線図25の例ではBL[n]だけが対応するローカルビット線図25の例ではLBL[n]に接続され、それと相補なビット線図25の例では/BL[n]は対応するローカルビット線図25の例では/LBL[n]に接続されない。そのため、上記した再書き込み時のチャージシェアは、一方のビット線図25の例ではBL[n]とローカルビット線図25の例ではLBL[n]にしか発生しない。そのため、再書き込み時にそのビット線図25の例ではBL[n]とローカルビット線図25の例ではLBL[n]を駆動するセンスアンプ内のインバータ回路の入力電圧は、そのインバータに供給されている電源電圧電位か接地電位のままになる。これにより、再書き込み時のビット線図25の例ではBL[n]とローカルビット線図25の例ではLBL[n]の駆動電流は、図22や図23の方法の場合と比較して大きくなる。結果的に、再書き込みに必要な時間tRBKを短くすることができる。また、再書き込み時間は、インバータの遅延時間と同等の遅延特性を持つようになるため、ロジック回路の遅延時間との整合性がよいという特長もある。さらに、図23のようにYS[k]のアサートを再書き込み後に行う場合、再書き込みに必要な時間tRBKが短くなれば、YS[k]をアサートするまでの時間時刻T2aから時刻T2までの時間を短くすることもできる。さらにまた、ビット線BL[n]、/BL[n]には大きな負荷がついており、それらの充放電には多くの電力を消費する。本方式により一方のビット線のみの駆動によって再書き込みが実現できるため、ビット線の充放電に関する消費電力を小さくすることができる。図26は、図25とは別の再書き込み手法の実施例を示す図である。図25と同様に、ここではワード線をアサートしたのちにセンスアンプの起動信号をアサートしたあと、さらにしばらくした状態からの波形を示している。図23の時刻T2はたとえば図2の時刻T2に相当する図25と同様に、時刻T2の再書き込み動作時に、2つのライトバック信号RBK1とRBK2のうち一本のみをアサートしている。その後、時刻T2bで2つのライトバック信号RBK1とRBK2のうちの残った一方をアサートしている。再書き込みは時刻T2のtRBK後に完了し、図25の場合と同様に高速に再書き込みを行うことができる。図25の実施例の方法では、ビット線BL[n]、/BL[n]のプリチャージの際に、ビット線BL[n]の電位とビット線/BL[n]の電位の和がアレイ電圧の半分の電圧VBMにならないために、VBM電位を供給する電源回路に負担が生じるという欠点がある。一方、図26の実施例の方法では、ビット線BL[n]、/BL[n]のプリチャージの際に、ビット線BL[n]の電位とビット線/BL[n]の電位の和がアレイ電圧の半分の電圧VBMになるため、上記問題がないという特長がある。VBM電源の容量や本発明のダイナミックメモリの用途に応じて、図25による再書き込み手法と図26による再書き込み手法を選択すればよい。なお、図25および図26で示した本発明の再書き込み手法は、特に図22で示したセンス系回路にのみ適用が限定されるわけではない。例えば、センスアンプ回路の出力端子対図22ではSAMPaのn3、n4とメモリセルが接続されているビット線対図22ではBL[n]、/BL[n]が一対のMOSトランジスタ図22ではM206a、M207aのソースドレイン経路で接続されていればよい。また例えば、非特許文献1に記載されているような一般的なDRAMのセンス系回路にも適用できることは言うまでない。<実施例9>以上の実施例では、アドレスの供給方式は特に限定していないが、図24で示した本発明の実施例を、アドレスがマルチプレクスされずに供給されるロウアドレスとカラムアドレス、バンクアドレス等が同時に供給されるダイナミックメモリに用いた場合の実施例を示す。まず始めに、読み出し動作のタイミングチャートの実施例を図27に示す。ここでは説明を明確にするために、図24のSAMPaおよびSAMPbで示されたセンスアンプ回路として、図7で示したものを前提に動作例を記述する。なお、重複を避けるため図8と同じところは説明を省略する。図24では、グローバルビット線は、読み出し用グローバルビット線GBLR[p]、/GBLR[p]と書き込み用グローバルビット線GBLW[p]、/GBLW[p]に分離されている。このために、読み出し時にはYS[k]はネゲートしたままである。時刻T2でセンスアンプが起動され、ローカルビット線LBL[n]、/LBL[n]が1.0Vと0Vに駆動されると、0Vに駆動されたローカルビット線図27の例では/LBL[n]によってPMOSトランジスタM150aとM151aのどちらか一方図27の例ではM151aがオンする。これによって、VDDにプリチャージされている読み出し用グローバルビット線GBLR[p]、/GBLR[p]のうち、一方図27の例では/GBLR[p]の電位が放電される。また、再書き込み手法は図25で示した方法を用いており、時刻T2では、2つのライトバック信号RBK1とRBK2のうち一本のみをアサートしている。すなわち、M206とM207で示される2つの再書き込み用のMOSトランジスタのうち、アサートしたワード線とメモリセルを介して接続されているビット線に接続されている再書き込み用のMOSトランジスタだけをオンさせている。図27の例では図24のM206aとM206b。以上の制御方法により、G1ローカルビット線LBL[n]、/LBL[n]の増幅が、本発明のプリチャージ方式によって高速に増幅されると、タイミングレスで連続して読み出し用グローバルビット線GBLR[p]、/GBLR[p]が増幅され、高速なメモリセル情報の読み出しが可能になる。G2再書き込みが高速に完了するために、ワード線のアサートからネゲートまでの時間を短くすることができる。これにより、本センス系回路を用いたダイナミックメモリをパイプライン化した場合、そのパイプライン周波数を高速にできる。なお、ローカルビット線LBL[n]、/LBL[n]と、読み出し用グローバルビット線GBLr[n]、/GBLr[n]を接続している回路構成は、特に図24のPMOSトランジスタM150とM151による回路構成に限定するものではない。たとえば、PMOSトランジスタを、NMOSトランジスタに置き換えてもよい。ただし、この場合にはローカルビット線LBL[n]、/LBL[n]を直接そのNMOSトランジスタのゲート端子に接続するのではなく、ローカルビット線LBL[n]、/LBL[n]からインバータ回路を介してゲート端子に接続すればよい。図24の実施例の場合と比較して、インバータ2個分だけトランジスタが多く必要になるが、Vthドロップがなくなるために、より高速に読み出し用グローバルビット線GBLR[p]、/GBLR[p]を駆動できる。<実施例10>次に、書き込み動作のタイミングチャート反転ライトの例の実施例を図28に示す。ここでも、説明を明確にするために、図24のSAMPaおよびSAMPbで示されたセンスアンプ回路として、図7で示したものを前提に動作例を記述する。なお、重複を避けるため図8と同じところは説明を省略する。アドレスがマルチプレクスされていないということにより、ライトデータはアドレスと共に供給されることになる。そのため、時刻T0でライトデータを用いて書き込み用グローバルビット線GBLW[p]、/GBLW[p]を駆動している。その後、書き込み動作を行うビット線を選択し、その選択動作に応じてワード線のアサートと同じタイミングの時刻T1で、YS[k]をアサートしている。そのYS[k]はセンスアンプの起動と同時に時刻T2ネゲートしている。書き込み動作を行うビット線に対応するローカルビット線LBL[n]、/LBL[n]には上記ライトデータに対応したデータが現れ、センスアンプ駆動時時刻T2では、上記ライトデータに対応した電位差Vs3が現れている。センスアンプ回路はこの電位差Vs3を増幅し、ローカルビット線LBL[n]、/LBL[n]を充放電する。YS[k]のタイミング以外は、読み出し時のタイミングと同じであるという特徴がある。そのため、書き込み時にYS[k]のアサートによって選択されないビット線については、読み出し時と同様の時間で再書き込み動作が行われることになる。また、従来の一般的なDRAMの書き込み方式では、読み出し動作に伴う再書き込み動作後にメモリセルへの書き込みが行われている。しかし、上記の本発明の方法では、書き込み動作と再書き込み動作が並列して行われる。これにより、ワード線のアサートからネゲートまでの時間を短くすることができる。本センス系回路を用いたダイナミックメモリをパイプライン化した場合、そのパイプライン周波数を高速にできる。また、上記実施例では書き込み用グローバルビット線GBLW[p]、/GBLW[p]に入力された書き込みデータが、VDDプリチャージされているセンスアンプによって増幅され、その増幅されたデータが本発明の再書き込み手法でメモリセルへと書きこまれる。したがって、書き込み時間に関しても、ロジック回路の遅延時間との整合性がよいという特長もある。なお、図28の実施例では、YS[k]のアサートのタイミングはワード線のアサートと同時に、YS[k]のネゲートはセンスアンプの起動タイミングと同時に行っているが、特にこのタイミングに限定するものではない。YS[k]のアサートタイミングについては、センスアンプ起動時にライトデータに応じた電位差Vs3がローカルビット線LBL[n]、/LBL[n]に現れるようにすればよい。また、YS[k]のネゲートタイミングについては、ローカルビット線LBL[n]、/LBL[n]のプリチャージに支障が出ないようなタイミングで行えばよい。なお、図25から図28で示した再書き込み手法におけるライトバック信号のアサートタイミングの生成に、図17で示したセンス完了検出回路を用いることができることは言うまでない。なお、図27および図28で示した本発明のグローバルビット線を用いた読み出しおよび書き込み手法は、特に図24で示したセンス系回路にのみ適用が限定されるわけではない。例えば、非特許文献1に記載されているような一般的なDRAMのセンス系回路でも、センスアンプをVDDプリチャージ方式で使用すれば、グローバルビット線を読み出し用と書き込み用に分離し、読み出し用グローバルビット線には図24のPMOSトランジスタM150a、M151aに相当する読み出しアンプ回路を付加すれば、同じように適用でき、同様の効果を得ることができることは言うまでない。以上、図1から図28で示した実施例の図面にはMOSトランジスタの基板電位の接続は特に明記していないが、その接続方法は特に限定しない。またさらに、図1から図28で示した実施例では、再書き込みが必要な破壊読出しセルトランジスタ一つにコンデンサ一つのいわゆる1T1CタイプのDRAMセルを仮定したが、例えばNMOSトランジスタ3個からなる非破壊読出しセルを有するメモリアレイのセンス系回路にも、上記本発明の手法が適用できることは言うまでない。特にメモリセル構造は限定しない。なお、以上の本発明の実施例では、ビット線振幅が1.0Vで、ワード線の昇圧電圧が2.5Vである等、電源電位をある値に仮定して説明を記述したが、本発明はこれに限定するものではないことはもちろんである。"