"デジタル伝送ネットワーク用のネットワーク要素であって、時分割多重トラフィックフローを受信し、前記時分割多重トラフィックフローを搬送するデータセルに前記時分割多重トラフィックフローをセグメント化するようになされた、少なくとも1つの時分割多重入口ポートIP4、およびパケットトラフィックフローを受信し、前記パケットトラフィックフローを搬送するデータセルCH1、...、CL4に前記パケットトラフィックフローをセグメント化するようになされている、少なくとも1つのパケットトラフィック入口ポートIP1、...、IP3を含むいくつかの入口ポートIP1、...、IP4と、前記パケット入口ポートのうちの1つまたは複数から受信したデータセル、および/または前記パケット入口ポートのうちの1つまたは複数から受信した前記データセルから再構築されるデータパケットを格納するようになされたバッファBを備える、少なくとも1つのパケット出口ポートEP1、...、EP3を含むいくつかの出口ポートEP1、...、EP4と、第1SAおよび第2SBの交換マトリックスであって、各交換マトリックスSA、SBが、前記入口ポートIP1、...、IP4のいずれかからのデータセルCH1、...、CL4を前記出口ポートEP1、...、EP4のいずれかに交換するようになされている、第1SAおよび第2SBの交換マトリックスと、前記入口ポートIIA1、...、IIB4、前記出口ポートEP1、...、EP3、および前記交換マトリックスSA、SBの構成を制御する制御システムCTRLとを備え、前記制御システムCTRLが、前記時分割多重トラフィックフローを搬送する前記データセルを複製し、前記第1の交換マトリックスSAおよび前記第2SBの交換マトリックスに転送するように前記時分割多重入口ポートIP4を構成するようになされ、前記パケットトラフィックフローを搬送する前記データセルの第1の小部分を前記第1の交換マトリックスSAに転送し、前記パケットトラフィックフローを搬送する前記データセルの第2の小部分を前記第2の交換マトリックスSBに転送することにより、前記パケットトラフィックフローを分割するように前記パケットトラフィック入口ポートIP1、IP3を構成するようになされている、ネットワーク要素。前記制御システムCTRLが、前記第1および第2の交換マトリックスSA、SBの一方SAの故障の場合に、前記パケットトラフィックフローを搬送する前記データセルを前記第1および第2の交換マトリックスSA、SBの他方SBに転送するように前記パケットトラフィック入口ポートIP1、IP3を再構成するようになされている、請求項1に記載のネットワーク要素。前記制御システムCTRLが、複数のパケットトラフィックフローを受信して、少なくとも1つのパケットトラフィックフローHPTの第1の小部分を搬送するデータセルの第1の小部分CH1、CH2を前記第1の交換マトリックスSAに転送し、前記少なくとも1つのパケットトラフィックフローHPTを搬送するデータセルの第2の小部分CH3、CH4を前記第2の交換マトリックスSBに転送することにより、前記パケットトラフィックフローのうちの少なくとも1つを分割し、前記パケットトラフィックフローの別のパケットトラフィックフローLPTを搬送するデータセルを複製し、前記第1の交換マトリックスSAおよび前記第2SBの交換マトリックスに転送するように前記パケット入口ポートIP1、...、IP3のうちの1つまたは複数を構成するようになされている、請求項1または2に記載のネットワーク要素。分割される前記少なくとも1つのパケットトラフィックフローが、前記パケットトラフィックフローの前記別のパケットトラフィックフローよりも低い優先順位を有する、請求項3に記載のネットワーク要素。前記制御システムCTRLが、事前定義されたデータ転送速度で前記パケットトラフィックフローのうちの少なくとも1つを交換するように前記パケットトラフィック入口ポートIP1、IP3および前記交換マトリックスを構成するようになされている、請求項3または4に記載の方法。デジタル伝送ネットワークのネットワーク要素を通じてトラフィックフローを交換する方法であって、時分割多重トラフィックフローを受信し、前記時分割多重トラフィックフローを搬送するデータセルに前記時分割多重トラフィックフローをセグメント化することと、パケットトラフィックフローを受信し、前記パケットトラフィックフローを搬送するデータセルCH1、...、CL4に前記パケットトラフィックフローをセグメント化することと、いくつかの出口ポートEP1、...、EP4のうちの1つまたは複数に、データセルを交換する第1の交換マトリックスSAおよび第2の交換マトリックスSBを提供することと、前記出口ポートEP1、...、EP4のうちの少なくとも1つで、前記パケットトラフィックフローを搬送するデータセル、または前記パケットトラフィックフローを搬送する前記データセルから再構築されるデータパケットをバッファリングすることとを含み、前記TDMトラフィックフローを搬送する前記データセルが複製され、前記第1SAの交換マトリックスおよび前記第2SBの交換マトリックスに転送され、前記パケットトラフィックフローが、前記パケットトラフィックフローを搬送する前記データセルの第1の小部分を前記第1の交換マトリックスSAに転送し、前記パケットトラフィックフローを搬送する前記データセルの第2の小部分を前記第2の交換マトリックスSBに転送することによって分割される、方法。前記第1および第2の交換マトリックスSA、SBの一方の故障の場合に、前記パケットトラフィックフローを搬送する前記データセルを前記第1および第2の交換マトリックスSA、SBの他方に転送することをさらに含む、請求項6に記載の方法。前記少なくとも1つのパケットトラフィックフローLPTの第1の小部分を搬送するデータセルの第1の小部分CL1、CL2を前記第1の交換マトリックスSAに転送し、前記少なくとも1つのパケットトラフィックフローLPTを搬送するデータセルの第2の小部分CL3、CL4を前記第2の交換マトリックスSBに転送することにより、複数の受信したパケットトラフィックフローのうちの少なくとも1つを分割することと、前記パケットトラフィックフローの別のパケットトラフィックフローHPTを搬送するデータセルを複製し、前記第1の交換マトリックスSAおよび前記第2の交換マトリックスSBに転送することとをさらに含む、請求項6または7に記載の方法。分割される前記少なくとも1つのパケットトラフィックフローが、前記パケットトラフィックフローの前記別のパケットトラフィックフローよりも低い優先順位を有する、請求項8に記載の方法。事前定義されたデータ転送速度で前記パケットトラフィックフローのうちの前記少なくとも1つを交換することをさらに含む、請求項8または9に記載の方法。本発明の目的は、効率的な方式でセルスイッチを使用してTDM信号ならびにデータパケットを交換することのできる交換デバイスを提供することである。デジタル伝送ネットワーク用のネットワーク要素が提案される。ネットワークは、パケット入口ポート、パケット出口ポート、TDM入口ポート、およびTDM出口ポートを含むいくつかの入口ポートおよびいくつかの出口ポートを含んでいる。TDM入口ポートで、時分割多重トラフィックフローが受信され、TDMトラフィックフローを搬送するデータセルにセグメント化される。パケットトラフィック入口ポートで、1つまたは複数のパケットトラフィックフローが受信される。パケットトラフィックフローが、対応するパケットトラフィックフローを搬送するデータセルにセグメント化される。パケット出口ポートで、受信されたデータセルおよび/または受信されたデータセルから再構築されたデータパケットが、バッファに格納される。ネットワーク要素は、第1および第2の交換マトリックスを含んでいる。各マトリックスは、各入口ポートから各出口ポートにデータセルを交換することができる。TDM入口ポートで、時分割多重トラフィックフローが受信され、TDMトラフィックフローを搬送するデータセルにセグメント化される。パケットトラフィック入口ポートで、1つまたは複数のパケットトラフィックフローが受信される。パケットトラフィックフローが、対応するパケットトラフィックフローを搬送するデータセルにセグメント化される。出口ポートで、受信されたデータセルおよび/または受信されたデータセルから再構築されたデータパケットが、バッファに格納される。ネットワーク要素は、入口ポート、出口ポート、および交換マトリックスの構成を制御する制御システムを含んでいる。制御システムは、-TDM入口ポートを制御して、TDMトラフィックフローを搬送するデータセルを第1および第2の交換マトリックスに転送することができ、-パケットトラフィック入口ポートを制御して、パケットトラフィックフローを搬送するデータセルの第1の小部分を第1の交換マトリックスに転送し、パケットトラフィックフローを搬送するデータセルの第2の小部分を第2の交換マトリックスに転送することにより、パケットトラフィックフローを分割することができる。提案されるネットワーク要素の利点を理解するために、以下の点を考慮に入れなければならない。データパケットは、一定のサイズに固定されず、可変サイズであり、一定の頻度ではなく、ランダムにノードに到着する。したがって、ネットワークノードで受信されるデータパケットによって引き起こされるデータ転送速度は一定ではない。短い時間間隔の間に受信されるデータパケットのデータ転送速度は、より長い時間間隔の平均データ転送速度と比べて高いことがある。そのような短い時間間隔はバーストと呼ばれる。データパケットをセルスイッチによって交換することができ、データパケットが、交換のためにデータセルにセグメント化される。バースト時間間隔の間のデータ転送速度は、データパケットを表すデータセルをセルスイッチが交換することのできるデータ転送速度を超えることがある。そのような場合、入口ポートでデータパケットをドロップしなければならないことがあり、その結果、データ損失が生じる。あるいは、交換ノードの入口バッファにデータパケットを格納し、次いで、受信されるデータパケットのデータ転送速度がノードがデータパケットを交換することのできるデータ転送速度よりも低い、後の時間間隔の間に、データパケットをバッファから読み出し、交換することができる。データパケットのバッファリングによって引き起こされる効果は、データパケットの遅延である。したがって、入口でのバッファリングは、データパケットによって搬送されるデータトラフィックの待ち時間に影響を及ぼす。さらに、複数のパケットトラフィックフローが異なる入口ポートから同一の出口ポートに交換される場合、こうしたパケットトラフィックフローのデータ転送速度の和が、セルスイッチの出力ポートでデータを読み出すことのできるデータ転送速度を超えることがある。ノードに到着するデータパケットのバーストを補償するために、ノードは、バースト中に受信されたデータセルまたは再構築されたデータパケットを格納する、出口ポートの出口バッファに依拠する。出口ポートでの伝送のデータ転送速度よりも低いデータ転送速度でデータパケットが受信される後の時点で、出口バッファで格納されたデータセルまたはデータパケットをバッファから読み出し、送信することにより、その量を削減することができる。したがって、データパケットのバーストに対処する能力は、選択される出口バッファのサイズに強く依存する。交換マトリックスは、限られた一定のデータ転送速度でのみデータセルを交換できることをさらに考慮すべきである。異なる入口ポートに到着し、データセルの形態で同一の出口ポートに交換されるデータパケットは、データセルをマトリックスの出力ポートで読み出し、出口ポートに転送することのできるデータ転送速度を超える全体のデータ転送速度を有することがある。このことは、データパケットのドロップを引き起こすことがあり、その結果、データ損失が生じる。出口ポートの出口バッファがまだ空き格納容量を有するとしても、交換マトリックスの交換能力が限られるために、バースト中に入口ポートでデータパケットをドロップしなければならなくなる。言い換えれば、過大なデータトラフィックが交換のために存在する場合、交換マトリックスは、着信トラフィックのすべてのデータセルが通過することができない可能性があるボトルネックを課す。可能な解決策は、より高いデータ転送速度でデータセルを交換することのできるより大きな交換マトリックスを使用することになるが、この結果として、ノードの製造コストが高くなる。さらに、別の解決策は、バースト中に着信データパケットまたはそれに対応するデータセルを格納する、入口ポートの入口バッファを設けることである。しかし、先に略述したように、入口バッファではなく出口バッファを使用することにより、トラフィックフローを交換および送信する待ち時間が短縮される。本発明の利点は多岐にわたる。パケットトラフィックフローを分割することにより、分割されたパケットトラフィックフローのデータセルを交換するのに、1つの交換マトリックスだけではなく、両方の交換マトリックスの伝送能力が使用される。したがって、分割されたパケットトラフィックフローについて、対応するデータセルを交換するのに必要な時間が、知られている交換の方式と比べて短縮され、知られている交換の方式によれば、すべてのデータセルが入口ポートによって交換のために両方のマトリックスにコピーされ、次いでコピーされたデータセルの一方だけが交換後に送信される。したがって、知られている交換の方式の交換データ転送速度の2倍のデータ転送速度でパケットトラフィックフローが交換される。したがって、バースト中に入口ポートでデータパケットをドロップしなければならない必要性によるデータ損失の危険、または多過ぎる入口ポートから出口ポートへのデータトラフィックの交換によるデータ損失の危険が低減される。さらに、入口バッファがデータパケットまたはデータセルを格納する入口ポートに設けられる場合、パケットトラフィックフローが、知られている交換の方式と比べて高い速度で交換されるので、データパケットのバースト中に引き起こされる入口バッファ輻輳の危険が低減される。さらに、交換のためのパケットトラフィックフローの分割の結果、知られている交換の方式と比べて、パケットトラフィックフローを搬送するデータパケットの待ち時間も短くなる。さらに別の利点は、交換マトリックスが故障していない場合、知られている交換の方式と比べて、より大きな交換マトリックスを設ける必要なしに、パケットトラフィックフローがより高い速度で交換され、したがってコストの増加が回避される。さらに、知られている交換の方式とは対照的に、第2のマトリックスの電力消費が、出口ポートでデータパケットに実際に再結合され、次いで実際に送信されるデータセルを交換するために使用される。したがって、知られている交換の方式と比べて、電力量と交換されるデータ転送速度との比が、パケットトラフィックフローを交換することに関して増加する。上記を要約すると、交換システムを設計するときの設計目標は、最小限のコストで最大の性能に達することである。加速Nを必要とし、したがってスイッチ内のコストのかかる転送リソースを必要とする出力キューイングで、最大の性能に達することができ、これにより、ノードの製造コストが高くなる。入力バッファリングで最小限の性能を得ることができ、一方では、入力バッファリングはコストを最小限に抑える。序論で述べたばかりの、より複雑なバッファリング方策は、このジレンマを解決しない。図1に、提案されるネットワーク要素NEを示す。ネットワーク要素は、パケットトラフィックフローのデータパケットを受信することのできる入口ポートIP1、IP2、IP3を含む。入口ポートIP1、IP2、IP3のそれぞれは、他のネットワーク要素に通じる着信回線IL1、IL2、IL3にそれぞれ接続される。各入口ポートIP1、IP2、IP3は入口トラフィックマネージャiTM1、iTM2、iTM3を含み、入口トラフィックマネージャiTM1、iTM2、iTM3は、受信したデータパケットを固定サイズのデータセルにマッピングする。各入口トラフィックマネージャiTM1、iTM2、iTM3は、やはり入口ポートIP1、IP2、IP3に含まれる入口ファブリックアクセスiFA1、iFA2、iFA3にそれぞれ接続される。各入口ポートIP1、IP2、IP3は、第1の交換マトリックスSAの入力インターフェースIIA1、IIA2、IIA3にそれぞれ接続される。さらに、各入口ポートIP1、IP2、IP3は、第2の交換マトリックスSBの入力インターフェースIIB1、IIB2、IIB3にそれぞれ接続される。入口ファブリックアクセスiFA1、iFA2、iFA3を介して、入口ポートIP1、IP2、IP3は、交換マトリックスSA、SBの入力インターフェースIIA1、IIA2、IIA3、IIB1、IIB2、IIB3にデータセルを転送する。好ましくは、ファブリックアクセスは、アグノスティックマトリックス内のトラフィックマネージャとは便宜的に別個の構成要素である。ファブリックアクセスの機能は以下の通りである:1制御システムからトリガされたときに保護交換を実施する、2適切な冗長挿入例えばリードソロモン符号を介してマトリックスとファブリックアクセスとの間のバックプレーン高速リンク上で搬送されるフレームの保護を実施する、3入口ファブリックアクセスでのチャンクおよびチャンクのインターリービングへのセルのセグメント化、4出口ファブリックアクセスでのチャンクのデインターリービングおよびセルの再構築。機能1は、本発明での不可欠な特徴であると共に、他の特徴を無視することができる。他の特徴は、メモリの使用が少ないアグノスティックシステム交換マトリックスの実装を可能にするが、本発明での不可欠な特徴ではないからである。本出願人の技術実装形態では、コストのかかるトラフィックマネージャが、フレーマがファブリックアクセスに直接接続されるTDMカードでインスタンス化されないので、ファブリックアクセスが好都合であるが、概括には、トラフィックマネージャとファブリックアクセスが同一のデバイスとして実装される実装形態も可能である。提案される解決策は、トラフィックマネージャiTM1とファブリックアクセスiFA1が同一の構成要素として統合される場合、すなわち2つの構成要素の特徴が1つにマージされる場合に同様に当てはまる。ネットワーク要素NEは、データパケットを送信する出口ポートEP1、EP2、EP3をさらに含む。各出口ポートEP1、EP2、EP3は、出口ファブリックアクセスeFA1、eFA2、eFA3をそれぞれ含む。各出口ファブリックアクセスeFA1、eFA2、eFA3は、第1のスイッチSAの出力インターフェースOIA1、OIA2、OIA3にそれぞれ接続され、第2のスイッチSBの出力インターフェースOIB1、OIB2、OIB3にそれぞれ接続される。出口ファブリックアクセスeFA1、eFA2、eFA3は、マトリックスSA、SBの出力インターフェースOIA1、OIA2、OIA3、OIB1、OIB2、OIB3から交換後データセルを読み出す。さらに、各出口ポートEP1、EP2、EP3は出口トラフィックマネージャeTM1、eTM2、eTM3を含む。各出口トラフィックマネージャeTM1、eTM2、eTM3は、受信されたデータセルを再構築後データパケットに再構築し、次いで再構築後データパケットが、それぞれの出口バッファBに格納される。あるいは、受信されたデータセルをデータパケットに再構築する前に、受信されたデータセルがバッファBに格納される。出口トラフィックマネージャeTM1、eTM2、eTM3は、それが接続されるそれぞれの発信回線OL1、OL2、OL3を介して、他のネットワーク要素に再構築後データパケットを送信する。ネットワーク要素NEはまた、着信回線IL4を介して例えばSTMなどのTDMトラフィックフローを受信することのできる1つまたは複数の入口ポートIP4をも含む。入口ポートIP4は、受信したSTMからVCのタイムスロットを抽出する入口フレーマiFR1を含む。次いで、タイムスロットは、入口フレーマiFR1によってデータセルにセグメント化され、データセルは入口ファブリックアクセスiFA4に転送される。入口ファブリックアクセスiFA4は、第1の交換マトリックスSAの入力インターフェースIIA4および第2の交換マトリックスSBの入力インターフェースIIB4に接続される。入口ファブリックアクセスiFA4は、11EPS保護を提供するために、TDMトラフィックフローを搬送するデータセルを両方の交換マトリックスSA、SBに転送する。1つまたは複数の出口ポートEP4もネットワーク要素NE内に含まれる。出口ポートEP4は、出口ファブリックアクセスeFA4および出口フレーマeFR1を含む。出口ファブリックアクセスiFA4は、第1の交換マトリックスSAの出力インターフェースOIA4および第2の交換マトリックスSBの出力インターフェースOIB4に接続される。出口ファブリックアクセスeFA4は、出力インターフェースOIA4、OIB4の一方からデータセルを読み出し、読み取ったデータセルを出口フレーマeFR1に転送する。出口フレーマは、データセルをVCのタイムスロットに再結合し、VCをSTMにマッピングし、STMを送信する。ネットワーク要素NEは制御システムCTRLを含み、制御システムCTRLは、入口ポートIP1、IP2、IP3、IP4、出口ポートEP1、EP2、EP3、EP4、およびスイッチSA、SBの構成を制御する。制御システムCTRLは、制御インターフェースCIFを介して入口ポートIP1、IP2、IP3、IP4、出口ポートEP1、EP2、EP3、EP4、およびスイッチSA、SBに接続される。制御システムCTRLは、データパケットを解析する入口トラフィックマネージャiTM1、iTM2、iTM3のいずれかで受信されるデータパケットを介して、ネットワークマネージャから構成要求を受信し、制御インターフェースCIFを介して構成要求を制御システムCTRLに送る。制御システムはまた、STMのオーバヘッド情報を解析する入口フレーマiFR1からも構成要求を受信し、インターフェースCIFを介して構成要求を制御システムCTRLに転送する。あるいは、制御システムCTRLは、データ通信ネットワークに接続されるインターフェース図1には図示せずを介して構成要求を受信する。好ましくは、マネージャまたは制御プレーン例えばMPLSE-LSPまたはMPLSL-LSPによって保証トラフィックフローおよび規制トラフィックフローのCIR構成要素をセットアップすることができ、一方EIR構成要素は、受信したトラフィックフローに依存する。各交換マトリックスSA、SBは、その入力インターフェースIIA1、IIA2、IIA3、IIA4、IIB1、IIB2、IIB3、IIB4で受信されたデータセルを1つまたは複数の出力インターフェースOIA1、OIA2、OIA3、OIB1、OIB2、OIB3に交換するアグノスティックマトリックスである。図5に、図1に示されるマトリックスSAなどの、データセルを交換するアグノスティックマトリックスAMの概略図を示す。各入力インターフェースIIA1、...、IIA4は、いわゆるクロスバーCBを介してすべての出力インターフェースOIA1、...、OIA4に接続される。各入力インターフェースIIA1、...、IIA4を介して、入力インターフェースIIA1、...、IIA4に接続される入口ファブリックアクセスは、データ転送速度DRINで各出力インターフェースOIA1、...、OIA4のそれぞれの事前定義されたメモリ部分M1、M2、M3、M4にデータセルを書き込むことができる。各出力インターフェースOIA1、...、OIA4を介して、各出口ファブリックアクセスは、データ転送速度DROUTでそれぞれの事前定義されたメモリ部分M1、M2、M3、M4からデータセルを読み出すことができる。単一の出力インターフェースOIA1でのデータ転送速度DROUTは、データセルを事前定義されたメモリ部分M1に書き込むすべての入力インターフェースIIA1、...、IIA4のデータ転送速度DRINの和よりも低い。図5に示されるマトリックスは、純粋に空間的なマトリックスであるが、空間的交換とタイムスロット交換のどちらも実施することのできる時間的および空間的マトリックスで同様に本発明を実施することができる。図1に関して以下でより詳細に説明するように、データセルの書込みおよびデータセルの読取りは、ネットワーク要素の制御システムによって調整される。入口トラフィックマネージャiTM1、...、iTM3はそれぞれ、着信パケットトラフィックフローのデータセルをバッファリングする入口バッファを含む。入口トラフィックマネージャiTM1、...、iTM3が、交換しなければならない、その入口バッファに格納されたデータセルを有する場合、入口トラフィックマネージャは、その対応する入口ファブリックアクセスiFA1、...、iFA3を介して、データセルが交換される出口ポートEP1、...、EP3に応じて、出力インターフェースOIA1、...、OIA3の事前定義されたメモリ部分にこうしたデータセルを書き込むことを望む。入口トラフィックマネージャiTM1、...、iTM3は、インターフェースCIFを介して、データセルをそれに対して交換しなければならない出力インターフェースOIA1、...、OIA3に接続される出口ポートの出口トラフィックマネージャeTM1、...、eTM3に要求REQを送る。要求REQは、事前定義された時間間隔、例えば9.6ミリ秒以内に、入口ファブリックアクセスがどれほどのデータセルを事前定義されたどのメモリ部分に書き込むことを望むかを示す。好ましくは、時間間隔は9.6マイクロ秒の長さである。出口トラフィックマネージャeTM1、...、eTM3は、それが接続される出力インターフェースOIA1、...、OIA3の事前定義されたメモリ部分にデータセルを書き込むことを望むすべての入口トラフィックマネージャから要求を受信する。出口トラフィックマネージャeTM1、...、eTM3は、どの入口ファブリックアクセスiFA1、...、iFA3がどれほどのデータセルを対応するメモリ部分に書き込むことができるかを判定し、それによって、データセルを廃棄またはドロップする必要なしに、こうしたデータセルのすべてを出力インターフェースで読取りデータ転送速度で読み出すことができる。次いで、この判定の結果として、出口トラフィックマネージャeTM1、...、eTM3は、インターフェースCIFを介して制御システムCTRLに事前許可メッセージPGRを送ることにより、所定の時間間隔の間に出口ファブリックアクセスeFA1、...、eFA3によって読み出すことのできるデータセル量を示す。次いで、制御システムは、入口ファブリックアクセスiFA1、...、iFA3と入力インターフェースIIA1、...、IIA3との間の接続によって送信することのできるデータ転送速度を超えることなく、入口ファブリックアクセスiFA1、...、iFA3が事前定義されたメモリ部分に書き込むことのできるデータセル量を求める。この求めたデータセル量は、許可メッセージGRTによって入口トラフィックマネージャiTM1、...、iTM3に対して示される。次いで、入口トラフィックマネージャiTM1、...、iTM3は、事前定義された時間間隔の間に許可メッセージで示されるデータセル数をスイッチSAの事前定義されたメモリ部分に書き込み、一方出口トラフィックマネージャは、所定の時間間隔の間にこうしたデータセルを読み出す。事前定義された時間間隔の間にメモリ部分に書き込まれるデータセル数を求めるこの方法は、スケジューリングと呼ばれる。このスケジューリングの方法は、それぞれの連続する時間間隔について実施され、したがって入口ポートから出口ポートへのデータセルの交換が制御される。入口トラフィックマネージャiTM1、...、iTM3が要求メッセージで示される通りに事前定義されたメモリ部分に書き込むことを望むが、制御システムCTRLの許可メッセージによれば書き込むことを許可されないデータセルは、入口ポートIP1、...、IP3の入口バッファ内にとどまらなければならない。実際には、事前許可されるものと許可されるものとの差が、入力トラフィックマネージャのバッファ内にとどまる。アービトレーション機構がバックプレッシャー信号に基づく場合にも、提案される発明が加速するのに有益であることを実証することができる。そうした場合には、入口フローが、フロー優先順位に従って出口キューに転送される。図6に、入口ポートIP1、IP3、IP4が複数の入口サブポートIL1.1、IL1.2、IL3.1、IL3.1で複数の入口フローを受信することのできる提案されるデバイスを示す。例えば、出口ポートに、高優先順位用のキューおよび低優先順位用のキューがあり、出口キューの輻輳状態に従って、適切なバックプレッシャー信号が入口に向けて生成される。さらに、そうした場合に、加速により、競合するフロー間のEIRの分配のより良好な公平性が保証される。一例として、図6には明示的には示されていない、同一の出口ポートEP4のOL4.1に行くことを競合する、1つはIP1のIL1.1から、1つはIP1のIL1.2から、1つはIP3のIL3.1から来る、異なる入口から来る3つのフローがあるケースを考慮する。さらに、IP3の入口IL3.2から来る別のフローが、IP4のポートOL4.2に転送される。マトリックスとEP4との間にバーストがある場合、輻輳を引き起こさないIL3.2から来る転送されるフローのセルの量も制限されることは明らかであり、これは明らかに不公平である。フローの和がバックプレーンインターフェース最大サポート速度の能力、次いでポートOL4.1専用のEP4のバッファでの能力よりも大きいので、この輻輳は、まずマトリックスとEP4との間のバックプレーンインターフェースで生じる。この不公平な挙動は、公平な状況を回復する入口に向かうバックプレッシャー動作まで続き、すなわち輻輳を引き起こしていないので、IP3.2から来るフローが形成されていない。追加の加速を与えることによって、本発明により、バックプレーンインターフェースでの輻輳が除去される可能性が高くなり、これにより、IL3.2から来るフローが輻輳の影響を受けなくなる。図1に、ネットワーク要素の第1の構成状態を示す。交換マトリックスSA、SBはどちらも故障なしに動作している。入口ポートIP1で、高優先順位トラフィックフローHPTのデータパケットが受信される。入口ポートIP3で、低優先順位トラフィックLPTのデータパケットが受信される。入口ポートIP1で、高優先順位トラフィックフローのデータパケットが、トラフィックマネージャiTM1により、高優先順位トラフィックHPTのデータを搬送するデータセルCH1、CH2、CH3、CH4にセグメント化される。入口ファブリックアクセスiFA1は、高優先順位トラフィックデータセルCH1、CH2、CH3、CH4の小部分CH1、CH2を第1の交換マトリックスSAの入力インターフェースIIA1に転送し、データセルCH1、CH2、CH3、CH4の別の小部分CH3、CH4を第2の交換マトリックスSBの入力インターフェースIIB1に転送することにより、高優先順位トラフィックHPTを分割する。したがって、高優先順位トラフィックフローが、交換のためにスイッチSA、SBの間で分割される。入口ポートIP3で、低優先順位トラフィックフローのデータパケットが、トラフィックマネージャiTM3により、低優先順位トラフィックLPTのデータを搬送するデータセルCL1、CL2、CL3、CL4にセグメント化される。入口ファブリックアクセスiFA3は、低優先順位トラフィックデータセルCL1、CL2、CL3、CL4の小部分CL1、CL2を第1の交換マトリックスSAのインターフェースIIA3に転送し、データセルCL1、CL2、CL3、CL4の別の小部分CL3、CL4を第2の交換マトリックスSBのインターフェースIIB3に転送することにより、低優先順位トラフィックLPTを分割する。したがって、低優先順位トラフィックフローが、交換のためにスイッチSA、SBの間で分割される。交換マトリックスSA、SBで、受信されたデータセルが、前述のように入力インターフェースIIA1、...、IIB4から出力インターフェースOIA1、...、OIB4に交換される。例示的な非限定的な例として、データセルCH1、CH2を入力インターフェースIIIA1から出力インターフェースOIA1に交換し、データセルCL1、CL2を入力インターフェースIIA3から出力インターフェースOIA3に交換するように交換マトリックスSAが構成される。図1に示される交換マトリックスSBは、交換マトリックスSAと同様に構成される。したがって、この例では、スイッチSBは、高優先順位トラフィックフローHPTのデータセルCH3、CH4を入力インターフェースIIB1から出力インターフェースOIB1に交換し、低優先順位トラフィックLPTのデータセルCL3、CL4を入力インターフェースIIB3から出力インターフェースOIB3に交換する。出口ファブリックアクセスeFA1、eFA3で、交換後データセルが、両方のマトリックスSA、SBの出力ポートOIA1、OIA3、OIB1、OIB3から読み出され、出口トラフィックマネージャetM1、eTM3に転送される。出口トラフィックマネージャetM1、eTM3は、受信されたデータセルをそのバッファBに格納する。次いで、格納されたデータセルがバッファBから読み出され、データパケットに再構築され、データパケットが発信回線OL1、OL3を介して送信される。あるいは、データセルがまずデータパケットに再構築され、データパケットがバッファBに格納され、次いでデータパケットがバッファから読み出され、次いで送信される。この例では、高優先順位トラフィックフローが図1の両方の交換マトリックスSA、SBによって交換されるデータ転送速度は、高優先順位トラフィックフローが分割されずにコピーされ、交換のために両方のマトリックスSA、SBに転送される場合に達成されるデータ転送速度の2倍である。この例では、低優先順位トラフィックフローについても同じことが成り立つ。言い換えれば、トラフィックフローのデータセルがスイッチSA、SBの間で入口ファブリックiFA1、iFA2によって分割されず、入口ファブリックiFA1、iFA2がデータトラフィックの11EPSを達成するために各データセルのコピーを両方のマトリックスに送る場合、データトラフィックを交換するデータ転送速度は、前述のように交換のために両方のマトリックスSA、SBを使用するときに達成されるデータ転送速度の半分に過ぎない。したがって、トラフィックフローの分割を適用する、提案される構成は、データパケットバーストの場合に入口ポートIP1、IP3でデータパケットをドロップしなければならない危険を低減する。各入口ポートIP1、IP2、IP3は、データセルをバッファリングする入口バッファを提供するので、トラフィックフローの分割を適用する、提案される構成は、入口ポートIP1、IP3での入口バッファ輻輳の危険を低減する。言い換えれば、高優先順位または低優先順位トラフィックフローのセルを分割することによって可能となるマトリックス加速は、入力ポートIP1、IP2、IP3からセルをより高速に除去し、したがってそうしたポートでのバッファリングが必要となる確率、ならびにバッファリングされるセルの最大数に依存する待ち時間を低減し、極端なケースでは、バッファ容量を克服するためのIP1、IP2、およびIP3でのドロップの確率を低減する。さらに、提案される構成では、スイッチSAで同一のデータ転送速度を達成するために単一の出力インターフェースOIB1で読み出さなければならないデータセルは、4つのデータセルCH1、CH2、CH3、CH4ではなく、2つのデータセルCH1、CH2だけであるので、データセルが単一の出力インターフェースに対して交換されるデータ転送速度が、出力インターフェースでデータセルが読み出されるデータ転送速度を超える危険が低減される。このことにより、データパケット損失および入口バッファ輻輳の危険も低減される。図2に、提案されるネットワーク要素NEの第1の構成状態を示す。交換マトリックスSAは故障にさらされており、したがって交換のために使用することができない。交換マトリックスSBは、故障なしに機能している。制御システムCTRLは、スイッチSAの故障を検出する。制御は、例えば、出口ファブリックアクセスeFA1、eFA3で受信されるデータセルの内容を解析することによってそのように行う。データセルの交換の前にデータセルの内容がリードソロモン符号RSCによって入口ファブリックアクセスiFA1、iFA2で符号化される場合、制御システムCTRLは、RSCを使用して交換後データセルの内容を復号化し、したがって交換後データセルの誤り率を求めることができる。言い換えれば、下層プロトコルでのデータセルまたはそのマッピングが適切な冗長性によって保護される場合、制御システムCTRLは、その完全性をチェックすることができ、したがって交換後データセルの誤り率を求めることができる。例えば、リードソロモン符号RSCの形態の冗長性を追加することにより、FAとマトリックスとの間のバックパネルリンクの内容を保護することができる:第1のRSCがiFAから追加され、マトリックスの入口でデータ完全性がチェックされ恐らくは訂正が実施される、マトリックスの出口で第2のRSCが追加され、eFAでチェックされる恐らくは訂正が実施される。求めた交換後セルの誤り率に応じて、制御システムCTRLは、スイッチSAに故障が存在すると判断する。スイッチSAの故障の検出時に、制御システムCTRLは、入口ファブリックアクセスiFA1、iFA3および出口ファブリックアクセスeFA1、eFA3を再構成する。入口ファブリックアクセスiFA1は、高優先順位トラフィックフローを分割せず、高優先順位トラフィックフローのすべてのデータセルCH1、...、CH4を残存するスイッチSBに転送するように構成される。これにより、高優先順位トラフィックフローに関する1:1装置保護スイッチが達成される。入口ファブリックアクセスiFA3は、低優先順位トラフィックを分割せず、低優先順位トラフィックフローのすべてのデータセルCL1、...、CL4を残存するスイッチSBに転送するように構成される。これにより、低優先順位トラフィックフローに関する1:1装置保護スイッチが達成される。高優先順位トラフィックフローでは、ネットワークプロバイダによって、コミットされたデータ転送速度が保証される。コミットされたデータ転送速度は、最大でも、単一のマトリックスSBがその入力インターフェースからその出力インターフェースにトラフィックフローを交換することのできるデータ転送速度でよい。実際には、すべてのフローのコミットされたデータ転送速度部分の和は、単一のマトリックス能力以下に選択されることが好ましい。ネットワークでは、このことは、トラフィックエンジニアリングによって保証される:ネットワーク境界では、トラフィックフローが規制され、コミットされた過剰な情報転送速度に関してその構成要素が制限される。次いで、ネットワークおよびネットワークのノードを介するフローの転送が、ノードに進入するコミットされた転送速度の和が単一のマトリックスの能力以下となるように管理プレーンまたは制御プレーンによって設計される。低優先順位は概括的には、現在利用可能な転送能力に従って動的にコミットおよび転送されない過剰な情報転送速度のみを有する。制御システムは、前記高優先順位トラフィックフローが前記コミットされたデータ転送速度で交換され、前記低優先順位トラフィックフローが前記高優先順位トラフィックフローをブロックすることなくベストエフォートで交換されるように、入口ファブリックアクセスiFA1、iFA3、出口ファブリックアクセスeFA1、eFA3、および交換マトリックスSA、SBを構成する。制御システムは、入口トラフィックマネージャiTM1、iTM3から受信した要求REQから、入力インターフェースから出力インターフェースに交換されるセルの量を求め、出口トラフィックマネージャeTM1、eTM3から受信した事前許可PGRから、出力インターフェースが受信することのできるデータセルの量を求めることにより、そのように行う。次いで、制御システムCTLRLは、入口トラフィックマネージャiTM1、iTM3にそのような許可GRTをシグナリングし、その結果、コミットされたデータ転送速度で高優先順位トラフィックフローのデータセルが転送され、交換され、高優先順位トラフィックフローのデータセルが低優先順位トラフィックフローのデータセルによってブロックされないようなデータ転送速度で高優先順位トラフィックフローのデータセルが転送され、交換される。言い換えれば、低優先順位フローは、単一のマトリックスの能力の残りのコミットされていない部分を使用することができる。システムを3つのキューで実装することもできる。そのような場合、高優先順位は、いわゆる許可トラフィックコミットされた転送速度を含み、中優先順位キューはいわゆる規制フローコミットされた転送速度と過剰な情報転送速度の和を含み、低優先順位キューはベストエフォート過剰な情報転送速度を含むことになる。システムはまた、他の組合せならびに階層スケジューリングもサポートする。各パケットが搬送しているタグによって高優先順位、中優先順位、および低優先順位キューが認識される。このタグは技術ごとに異なるが、原理は常に同じである:タグといわゆるホップ単位動作PHBとの間のマッピングが定義され、このPHBは、キュー例えば高優先順位、低優先順位などおよびサービス規律例えば、優先順位スケジューリング、ラウンドロビンなどを指定する。一般性を損なうことなく、イーサネット登録商標フレームの場合のタグを、VLANタグとPRIOビットを合わせたもので構成することができる。E-LSP転送モードE-LSP:EXPLabelSwitchingPathでのMPLSの場合、タグは、MPLSパケットのいわゆるEXPビットでよい。MPLSL-LSP転送モードLabelinferredLabelSwitchingPathの場合、タグはMPLSラベルである。次いで、管理プレーンまたは制御プレーンにより、タグとPHBとの間の関連付けが実現され、これが、入力トラフィックが置かれる入口キューを指定する。一般性を損なうことなく、許可されるトラフィックによって一定のコミットされた転送速度で構成される高優先順位トラフィック、およびベストエフォートによって一定の過剰な情報転送速度で構成される低優先順位トラフィックを有する2つのキューの場合の動作原理が与えられ、実際には、ベストエフォートは、コミットされた転送速度を有さず、CIR=0および何らかのEIRを有する規制トラフィックの特殊ケースとして扱うことができる。高優先順位トラフィックを交換することに関する保証データ転送速度が維持され、そのことは、第1のスイッチの故障の場合に、高優先順位トラフィックに関する入口ポートでのデータ損失またはバッファ輻輳の危険が増大しないことを意味する。別の利点は、低優先順位を依然としてベストエフォートで交換および送信することができることである。さらに、第1のスイッチの故障により、故障のない場合のデータ転送速度よりも低いデータ転送速度で低優先順位トラフィックフローを交換することになる場合、ネットワークレベルで低優先順位トラフィックフローに関するこのデータ転送速度の量についての経路復元を開始することにより、低優先順位トラフィックフローのデータ転送速度が低下する量を復元することができる。次いで、データ通信システムを介してネットワークの他のネットワーク要素に適切な信号を送ることにより、この経路復元が制御システムによって開始される。図3に、ネットワーク要素の第2の構成状態を示す。交換マトリックスSA、SBはどちらも故障なしに機能している。入口ファブリックアクセスiFA1は、高優先順位トラフィックのデータセルCH1、CH2を複製し、各データセルのコピーを第1のスイッチSAおよび第2のスイッチSBに送る。したがって、スイッチSA、SBはそれぞれ、同一の高優先順位トラフィックフローを交換する。入口ファブリックアクセスiFA3は、低優先順位トラフィックデータセルCL1、CL2、CL3、CL4の小部分CL1、CL2を第1の交換マトリックスSAに転送し、データセルCL1、CL2、CL3、CL4の別の小部分CL3、CL4を第2の交換マトリックスSBに転送することにより、低優先順位トラフィックLPTを分割する。したがって、低優先順位トラフィックフローのデータセルが、交換のためにスイッチSA、SBの間で分割される。図3のスイッチSA、SBの構成は、図1について先に説明したのと同一である。出口ファブリックアクセスeFA1は、スイッチSA、SBのうちの一方のみの出力インターフェースからデータセルCH1、CH2を読み出す。出口ファブリックアクセスeFA3は、両方のスイッチSA、SBの出力インターフェースからデータセルCL1、CL2、CL3、CL4を読み出す。この構成では、2つのスイッチSA、SBのそれぞれが、高優先順位トラフィックフローの各データセルのコピーを交換するので、第1のスイッチSAの故障の場合に高優先順位トラフィックフローについて11装置保護交換が可能である。さらに、低優先順位トラフィックフローのデータセルCL1、CL2、CL3、CL4が入口ファブリックアクセスiFA3によってスイッチSA、SB間で分割されない場合、低優先順位トラフィックフローが両方の交換マトリックスSA、SBによって交換されるデータ転送速度は、データ転送速度の2倍である。したがって、提案される構成は、入口ポートIP3でのデータ損失または入口バッファ輻輳の危険を低減する。図4に、提案されるネットワーク要素NEの第2の構成状態を示す。交換マトリックスSAは故障にさらされており、したがって交換のために使用することができない。交換マトリックスSBは、故障なしに機能している。制御システムCTRLは、前述のようにスイッチSAの故障を検出する。スイッチSAの故障の検出時に、制御システムCTRLは、入口ファブリックアクセスiFA3および出口ファブリックアクセスeFA1、eFA3を再構成する。入口ファブリックアクセスiFA1の構成は不変に保たれる。入口ファブリックアクセスiFA3は、低優先順位トラフィックフローを分割しないように構成されるが、低優先順位トラフィックフローのすべてのデータセルCL1、...、CL4を残存するスイッチSBに転送するように構成される。出口ファブリックアクセスeFA1、eFA3は、残存するスイッチSBの出力インターフェースのみからデータセルを読み出すように構成される。これにより、低優先順位トラフィックに関する1:1装置保護スイッチが達成される。さらに、高優先順位トラフィックに関する11装置保護スイッチが達成される。故障の場合の第1の構成状態に関して先に説明したように、ネットワークプロバイダにより、コミットされたデータ転送速度が高優先順位トラフィックフローで保証される。制御システムは、前記高優先順位トラフィックフローが前記コミットされたデータ転送速度で交換され、前記低優先順位トラフィックフローが前記高優先順位トラフィックフローをブロックすることなくベストエフォートで交換されるように、入口ファブリックアクセスiFA1、iFA3、出口ファブリックアクセスeFA1、eFA3、および交換マトリックスSA、SBを構成する。故障の場合に、高優先順位トラフィックフローを交換することに関する保証データ転送速度が維持され、そのことは、第1のスイッチの故障の場合に、高優先順位トラフィックフローに関する入口ポートでのデータ損失またはバッファ輻輳の危険が増大しないことを意味する。別の利点は、低優先順位を依然としてベストエフォートで交換および送信することができることである。制御システムは、高優先順位および低優先順位トラフィックフローについて11装置保護スイッチが達成されるようにネットワーク要素の入口ポートおよび出口ポートを構成することもできることを理解されたい。この場合、入口ファブリックアクセスおよび出口ファブリックアクセスは、低優先順位トラフィックフローについて図3および4を参照しながら先に説明したように両方のパケットトラフィックフローのデータセルが扱われるように構成される。提案されるネットワーク要素は、データパケットバーストの場合にデータ損失または入口バッファ輻輳を回避するためにネットワーク要素でのパケットデータトラフィックの11EPS、1:1EPS、および高速交換の目的の間で異なる妥協を可能にすることにより、異なる優先順位の異なるパケットデータトラフィックフローの柔軟な交換を可能にする。どのデータトラフィックが高優先順位を有し、どのデータトラフィックが低優先順位を有するかという情報が、ネットワーク要素で知られていなければならない。この情報は、ソースノードで高優先順位データパケットに第1のVLANタグを追加し、低優先順位データパケットに第2のVLANタグを追加し、データトラフィックの一定の優先順位に対するVLANタグの関連付けについてのネットワーク要素情報を制御システムに提供することによって提供することができる。この関連付けの情報は、ネットワークマネージャにより、ネットワーク要素に送られるデータパケットの形態で制御システムに提供することができる。次いで、入口トラフィックマネージャはデータパケットを解析し、制御インターフェースを介して制御システムに情報を送る。あるいは、関連付けの情報を、ネットワークマネージャによってデータ通信ネットワークを介して制御システムに提供することができる。制御システムは、制御ソフトウェアによってソフトウェア駆動される、特定用途向け集積回路ASICやフィールドプログラマブルゲートアレイFPGAなどの処理デバイスである。制御ソフトウェアは、交換マトリックス、入口ファブリックアクセス、および出口ファブリックアクセスを制御するために制御インターフェースを介して送ることのできる制御コマンドを含む。制御ソフトウェアは、出口ファブリックアクセスからデータセルを読み取り、入口トラフィックマネージャから命令および/または要求を受信する。好ましくは、制御システムは、いくつかのモジュラサブシステムから構成される。入口ポートおよび出口ポートはラインカード上に設けられ、単一のラインカード上に複数のポートを設けることができる。ネットワーク要素の異なるデバイスが、バックプレーン接続によって接続されることが好ましい。提案されるデバイスの利点を理解するために、以下の側面を考慮に入れることができる。既に先に触れたように、データパケットは一定のサイズに固定されず、可変サイズであり、一定の頻度ではなく、ランダムにノードに到着する。したがって、データ転送速度ネットワークノードは一定ではなく、データパケットのバーストが生じることがある。セルスイッチにより、交換のためにデータパケットをデータセルにセグメント化することによってデータパケットを交換することができる。提案される解決策によって解決される技術的問題を示すために、バッファリングなしのスイッチの単純なモデルを導入することができる。スイッチが、N×Nスイッチと呼ばれるN個の入力ポートおよびN個の出力ポートを備える場合、各スイッチポートは同一の能力を有することができる。この能力は、様々な単位の転送速度、例えばビット/秒またはセル/時間単位として表現することができる。時間単位は、秒もしくは秒の端数でよく、またはタイムスロットと呼ばれる一定の時間間隔の持続時間でもよく、タイムスロットはセルの最小到着間時間である。パケットフローは、可変とすることのできる到着間時間を有することを特徴とする。さらに、異なるパケットフローは非同期でよい。異なる非同期入力フローがスイッチの同一の出力ポートに到達したとき、入力フローが固定到着間時間を有する場合であっても、バーストがこの出力ポートで生成される可能性がある。それらが相互に非同期であるので、このことが生じる。入力フローがバースト性である固定到着間時間を有さない場合、状況はさらに悪化する可能性がある。スイッチの出力ポートで生成される瞬間バーストは、スイッチが処理することのできないものであることがあり、その場合、スイッチはセルを廃棄することがある。例えば、各入力の最大転送速度がタイムスロット当たり1セルであり、各出口でタイムスロット当たり1セルを転送することができるようにスイッチが構築されるN×Nスイッチを考慮する。そのような場合、異なる入力の2つのセルが同一のタイムスロット中に同一の出力に到達したい場合、これによりセルの一方が失われる。しかし、スイッチが、例えばタイムスロットで2つのセルを同一の出力ポートに転送することができる場合、損失は生じない。ハードウェアレベルでより多くの転送リソーススイッチを有することが有利であることは明らかである。定量的な説明を与えるために、交換マトリックスおよび出力の加速の概念を導入することが必要である。スイッチの加速の正式な定義は以下の通りである:加速Sを有するスイッチは、各入力から最大S個のパケットを除去し、タイムスロット内で各出力に最大S個のパケットを配信することができ、同様に、出力ポートがタイムスロット内でSo個の入力からSo個のセルを同時に受信することができるとき、出力ポートは加速Soを有する。輻輳中にセルを解放することを回避するために、スイッチはバッファを備える。スイッチがバッファを備える方式は、いわゆるスイッチバッファリング方策を定義する。様々なバッファリング方策が提案され、実装されている:入力バッファリング、出力バッファリング、および内部スイッチバッファリング。本文では、以下の命名規約が採用される:入力バッファポートは、回線からトラフィックを受信する、可能な入力バッファのポートであり、スイッチ入力ポートは、入力バッファからトラフィックを受信するスイッチのポートであり、スイッチ出力ポートは、可能な出力バッファにトラフィックを出力するスイッチのポートであり、出力バッファポートは、回線にトラフィックを出力する出力バッファのポートである。こうした方式が略述されている参考文献は、GigabitNetworking,CraigPartridge,publishedbyAddison-Wesley,10/30/1993、5.1章から5.4章という書籍である。入力バッファリングでは、その正面に入力バッファを備えるスイッチ入口ポートが、バッファリングされないスイッチ出力ポートに、出力ポートが空いているときにのみセルを送ることができる。入力バッファリングがいわゆるラインブロッキングの先頭の対象であることを技術文献で見い出すことができ、これは、入口キューで待機中であり、ある出力ポートに宛てられ、この出力ポートが空きとなるのを待機するセルが、その後ろにあり他の空き出力ポートに宛てられる他のセルをブロックできることを意味する。これは、長い待ち時間および低い利用率につながる入力キューイングの主な弱点である。入力バッファリングで、最悪の場合の利用率が例えば全容量の56.8であることを見い出すことができる。一方、入力バッファリングは加速を必要とせず、より厳密には加速1を必要とする。出力キューイングは有利な技法である:すべてのスイッチ出力ポートがバッファリングされ、このことは、ポートの後ろにバッファを有することを意味し、スイッチは、タイムスロット中に同一のスイッチ出力ポートに一度に複数のセルを送ることができなければならない。N×Nスイッチでのブロッキングまたは損失を回避するために、必要な加速はNである。各入力の最大転送速度が1セル/タイムスロットである場合、N個の入力ポートのすべてが、ブロッキングまたは損失を引き起こすことなく同一のスイッチ出力ポートに同時にセルを送ることができる。出力バッファを回線から転送速度Nで読み取ることができず、転送速度1でしか読み取ることができない。したがって、出力バッファは、同一のタイムスロット中に送信することのできないN-1個のセルを格納する。出力回線での伝送のデータ転送速度よりも低いデータ転送速度でデータパケットが受信される、後の時点で、バッファから読み出し、送信することにより、出力バッファで格納されたデータセル量を削減することができる。ブロッキングを回避する必要のある、加速Nを有する出力バッファ付きスイッチでは、マトリックス出力ポートから出力バッファに転送速度Nで書き込み、出力回線から転送速度1で読み取らなければならない。出力バッファリングが、利用率およびセルの待ち時間の両方に関して入力バッファリングよりも良好な性能を有することを実証することができる参考文献を参照。必然的に、これには、より高い加速という代償が伴う。実際には、出力バッファリングは、コストのために加速Nに決して到達しない実際の実現に際しては理想的なアーキテクチャである。概括的には、得られる加速はN未満である。理論的には、加速はN未満である場合、入口バッファを利用してドロッピングを回避することもできるが、これには、マトリックス利用率の低下と待ち時間の増大という代償が伴う。逆に、加速がN以上である場合、入口バッファは役立たない。この側面をより深く理解するために、出力キューを備える、Nよりも小さい加速Mを有するN×Nスイッチを再び考慮することができる。異なる入力バッファポートからのN個のセルを同一のスイッチ出力ポートに転送しなければならない場合、結果は、N-M個のセルが入力バッファに格納され、後で送信される。ブロッキングまたは損失は回避されるが、これには、待ち時間の増大と、利用率の低下という代償が伴う。結論として、入力バッファは、出力バッファと組み合わせたとき、待ち時間および利用率に関して性能が低下するという代償を払って、積極性の低い加速を可能にする。こうした方式の多くの変形形態が提案されてきた:入口ポートと出口ポートの両方がバッファリングされるスイッチ、入口キューを入口加速を必要とする各出力ポート専用にすることによってラインブロッキングの先頭が解決される仮想出力キューイングスイッチ。こうしたすべての場合に、加速は、待ち時間を短縮し、利用率を増加させるために有益であり、技術文献では、理想的な出力キューイングスイッチが、より複雑なバッファリングの性能を測定し、コストの理由で理想的な出力バッファ付きシステムのうちの1つよりも小さい加速で実現しなければならない方式を制御するための基準として想定される。先に略述したように、図1は、故障のない場合の、提案されるネットワーク要素の第1の構成状態の概略図を示す。別の実施形態として、図6に、故障のない場合の、提案されるネットワーク要素の別の第1の構成状態の概略図を示す。図6に、図1に関して先に説明したすべての要素を有するネットワーク要素NE’を示す。さらに、図1で説明される要素に加えて、ネットワーク要素NE’は、入口ポートIP1で、それぞれの入口サブポートIL1.1およびIL1.2を含んでおり、それを介して、それぞれの入口フローを受信することができる。さらに、入口ポートIP3は、それぞれの入口サブポートIL3.1およびIL3.2を含み、それを介して、それぞれの入口フローを受信することができる。ネットワーク要素NE’は、出口ポートEP1で、それぞれの出口サブポートOL1.1およびOL1.2を含み、それを介して、それぞれの出口フローを送信することができる。さらに、出口ポートEP3は、それぞれの出口サブポートOL3.1.およびOL3.2を含み、それを介して、それぞれの出口フローを送信することができる。さらに、出口ポートEP4は、それぞれの出口サブポートOL4.1.およびOL4.2を含み、それを介して、それぞれの出口フローを送信することができる。図1に示される第1の構成では、データセルCH1およびCH2が、入口ファブリックアクセスiFA1によって第1の交換マトリックスSAの入力インターフェースIIA1に転送される。これとは対照的に、図6に示されるように、データセルCH1、CH2、CH3、CH4のインデックスが、トラフィックフローを形成する、こうしたデータセルの順序を示すと仮定して、高優先順位トラフィックフローの分割がより先進的に実施される。入口ポートIP1で、高優先順位トラフィックフローのデータパケットが、トラフィックマネージャiTM1により、高優先順位トラフィックHPTのデータを搬送するデータセルCH1、CH2、CH3、CH4にセグメント化される。入口ファブリックアクセスiFA1は、高優先順位トラフィックデータセルCH1、CH2、CH3、CH4の小部分CH1、CH3を第1の交換マトリックスSAの入力インターフェースIIA1に転送し、データセルCH1、CH2、CH3、CH4の別の小部分CH2、CH4を第2の交換マトリックスSBの入力インターフェースIIB1に転送することにより、高優先順位トラフィックHPTを分割する。したがって、高優先順位トラフィックフローが、交換のためにスイッチSA、SBの間で分割される。分割は、2つの小部分に分割される単一のフローレベルで行われる。さらに、分割操作は、以下を特徴とする:1決定性である、2同期式である。決定性であることは、入口フローが与えられると、各マトリックス内のフローの各小部分の量および時間位置が、所与の分割規則に従ってあらかじめ決定されることを示唆する。同期式であることは、同一のフローの2つの小部分がマトリックス同期信号に時間的に位置合せされることを意味する。この最も重要な結果は、出口で、小部分が再結合され入力フローが再構築されるとき、これをリオーダなしに行うことができ、これは複雑さ、待ち時間、コスト、および電力に関して大きな利点であることであり、実際に、順序が乱れた項目チャンク、フレーム、セル、またはどんなものもをリオーダすることは、リソースをバッファリングすることを必要とする。さらに、本発明から厳密に要求されないとしても、本出願人の技術では、チャンクと呼ばれるセルのフラグメントが交換され、したがって待ち時間がさらに短縮される。この例では、決定性規則は、セルCH1が第1のマトリックスSAに転送され、次の続くセルCH2が第2のマトリックスSBに転送されることである。さらに、2つのセルCH1およびCH2が入口ファブリックアクセスiFA1によって同時にマトリックスSAおよびSBに転送されるので、分割は同期式である。出口ファブリックアクセスeFA1で、こうした2つのセルCH1およびCH2は同時に到着し、決定性規則は、セルが交換されたマトリックスによってこうしたセルの順序を決定するので、出口ファブリックアクセスeFA1は、こうしたセルCH1およびCH2をどの順序で組み合わせなければならないかを暗黙的に知っている。同様の考察が、後の時間インスタンスでのセルCH3およびCH4について当てはまる。フローHPTの分割が入口ファブリックアクセスiFA1によってセルCH1、CH2、CH3、およびCH4として実施されるのと同様に、フローLPTの分割が、入口ファブリックアクセスiFA3によってセルCL1、CL2、CL3、およびCL4として実施される。図6は、故障のない場合の、提案されるネットワーク要素の別の第1の構成状態の概略図を示す。図7は、故障の場合の、提案されるネットワーク要素の別の第1の構成状態を示す。図7に示されるように、入口ファブリックアクセスiFA1は、データセルCH1、CH2、CH3、およびCH4を、こうしたデータセルの順序でマトリックスSBに転送する。さらに、入口ファブリックアクセスiFA3は、データセルCL1、CL2、CL3、およびCL4を、こうしたデータセルの順序でマトリックスSBに転送する。図8に、故障のない場合の、提案されるネットワーク要素NE’’の別の第2の構成状態の概略図を示す。ネットワーク要素NE’’の要素は、概括的には図6に示される要素と同一である。図8に示されるこの別の第2の構成状態では、フローの分割が決定性かつ同期式である。この例では、セルCH1が、入口ファブリックアクセスiFA1によって第1のマトリックスSAおよび第2のマトリックスSBに転送される。次の時間インスタンスで、セルCH2が、入口ファブリックアクセスiFA1によって第1のマトリックスSAおよび第2のマトリックスSBに転送される。この例では、決定性規則は、セルCL1が入口ファブリックアクセスiFA3によって第1のマトリックスSAに転送され、次に続くセルCL2が第2のマトリックスSBに転送されることである。さらに、2つのセルCL1およびCL2が入口ファブリックアクセスiFA3によって同じ時間インスタンスでマトリックスSAおよびSBに転送されるので、分割は同期式である。出口ファブリックアクセスeFA3で、こうした2つのセルCL1およびCL2は同時に到着し、決定性規則は、セルが交換されたマトリックスによってこうしたセルの順序を決定するので、出口ファブリックアクセスeFA3は、こうしたセルCL1およびCL2をどの順序で組み合わせなければならないかを暗黙的に知っている。同一の考察が、後の時間インスタンスでのセルCL3およびCL4について当てはまる。図9に、故障の場合の、提案されるネットワーク要素NE’’の別の第2の構成状態を示す。図9に示されるように、入口ファブリックアクセスiFA1は、データセルCH1、CH2を、こうしたデータセルの順序でマトリックスSBに転送する。さらに、入口ファブリックアクセスiFA3は、データセルCL1、CL2、CL3、およびCL4を、こうしたデータセルの順序でマトリックスSBに転送する。"