それぞれ複数の電極膜及び絶縁膜が交互に積層され、端部の形状が前記電極膜毎にテラスが形成された階段状である積層体と、下端が前記電極膜における前記テラスをなす部分に接続されたコンタクトと、前記積層体における前記端部以外の部分内に設けられ、前記絶縁膜及び前記電極膜の積層方向に延びる半導体部材と、前記電極膜と前記半導体部材との間に設けられた電荷蓄積層と、を備え、一の前記電極膜に接続された一の前記コンタクトの上端部は、前記一の電極膜よりも上方に位置する他の前記電極膜に接続された他の前記コンタクトの上端部よりも太く、前記一のコンタクトは、下方に向かうにつれて段階的に細くなっていることを特徴とする半導体記憶装置。前記積層方向から見て、前記テラスは碁盤目状に配列されていることを特徴とする請求項1記載の半導体記憶装置。前記テラスが配列された2方向のうち、第1の方向における前記テラスの配列数をmとし、第2の方向における前記テラスの配列数をnとするとき、前記第1の方向に沿って配列された前記コンタクトは、上端部の太さが相互に異なっており、前記第1の方向において隣り合う2本の前記コンタクトがそれぞれ接続された2枚の前記電極膜の間には、n-1枚の前記電極膜が介在しており、前記第2の方向において隣り合う2本の前記コンタクトがそれぞれ接続された2枚の前記電極膜は、前記積層方向において隣り合っていることを特徴とする請求項2記載の半導体記憶装置。前記nの値は前記mの値以上であることを特徴とする請求項3記載の半導体記憶装置。前記一のコンタクトの下端の面積は、前記他のコンタクトの下端の面積と等しいことを特徴とする請求項1~4のいずれか1つに記載の半導体記憶装置。それぞれ複数の絶縁膜及び電極膜が交互に積層され、その一部分に前記絶縁膜及び前記電極膜の積層方向に延びるメモリホールが形成され、前記メモリホールの内面上に電荷蓄積層が設けられ、前記メモリホール内に半導体部材が設けられた積層体を形成する工程と、前記積層体上に、前記積層体における前記一部分以外の部分の直上域にサイズが相互に異なる複数のホールが形成されたハードマスクを形成する工程と、マスク材料を堆積させることにより、最も小さい前記ホールを閉塞させると共に、その他の前記ホールを小さくする工程と、前記マスク材料及び前記ハードマスクをマスクとしてエッチングを施すことにより、前記その他のホールの直下域において、各所定枚数の前記絶縁膜及び前記電極膜を除去して、コンタクトホールを形成する工程と、前記コンタクトホールを介してエッチングを施すことにより、前記電極膜の一部分を除去して隙間を形成する工程と、前記隙間内に絶縁材料を埋め込む工程と、前記コンタクトホール内に導電材料を埋め込む工程と、を備えたことを特徴とする半導体記憶装置の製造方法。本発明の実施形態の目的は、コストが低い半導体記憶装置及びその製造方法を提供することである。実施形態に係る半導体記憶装置は、それぞれ複数の電極膜及び絶縁膜が交互に積層され、端部の形状が前記電極膜毎にテラスが形成された階段状である積層体と、下端が前記電極膜における前記テラスをなす部分に接続されたコンタクトと、前記積層体における前記端部以外の部分内に設けられ、前記絶縁膜及び前記電極膜の積層方向に延びる半導体部材と、前記電極膜と前記半導体部材との間に設けられた電荷蓄積層と、を備える。一の前記電極膜に接続された一の前記コンタクトの上端部は、前記一の電極膜よりも上方に位置する他の前記電極膜に接続された他の前記コンタクトの上端部よりも太く、前記一のコンタクトは、下方に向かうにつれて段階的に細くなっている。実施形態に係る半導体記憶装置の製造方法は、それぞれ複数の絶縁膜及び電極膜が交互に積層され、その一部分に前記絶縁膜及び前記電極膜の積層方向に延びるメモリホールが形成され、前記メモリホールの内面上に電荷蓄積層が設けられ、前記メモリホール内に半導体部材が設けられた積層体を形成する工程と、前記積層体上に、前記積層体における前記一部分以外の部分の直上域にサイズが相互に異なる複数のホールが形成されたハードマスクを形成する工程と、マスク材料を堆積させることにより、最も小さい前記ホールを閉塞させると共に、その他の前記ホールを小さくする工程と、前記マスク材料及び前記ハードマスクをマスクとしてエッチングを施すことにより、前記その他のホールの直下域において、各所定枚数の前記絶縁膜及び前記電極膜を除去して、コンタクトホールを形成する工程と、前記コンタクトホールを介してエッチングを施すことにより、前記電極膜の一部分を除去して隙間を形成する工程と、前記隙間内に絶縁材料を埋め込む工程と、前記コンタクトホール内に導電材料を埋め込む工程と、を備える。以下、図面を参照しつつ、本発明の実施形態について説明する。先ず、第1の実施形態について説明する。図1a及びbは、本実施形態に係る半導体記憶装置を例示する断面図であり、aは積層体の中央部を示し、bは積層体の端部を示す。なお、図1a及びbは半導体記憶装置を模式的に示しており、各部のサイズは必ずしも実際の装置のサイズに比例していない。後述する他の図面についても同様である。図1a及びbに示すように、本実施形態に係る半導体記憶装置1においては、シリコン基板11が設けられている。シリコン基板11上には、絶縁膜12が設けられており、その上には、例えばポリシリコンからなるバックゲート電極膜13が設けられている。バックゲート電極膜13上には、絶縁膜14が設けられている。絶縁膜14上には、積層体15が設けられている。積層体15においては、それぞれ複数枚、例えばそれぞれ4枚の電極膜16及び絶縁膜17が交互に積層されている。電極膜16は例えばポリシリコンにより形成されており、絶縁膜17は例えばシリコン酸化物により形成されている。また、積層体15においては、中央部15a及び端部15bが設けられている。積層体15の周囲には、例えばシリコン酸化物等の絶縁材料からなる層間絶縁膜19が設けられている。また、積層体15及び層間絶縁膜19の上方には、例えばシリコン酸化物からなる上層絶縁膜20が設けられている。以下、本明細書においては、説明の便宜上、XYZ直交座標系を導入する。この座標系においては、シリコン基板11の上面に平行な方向であって相互に直交する2方向のうち、中央部15aから端部15bに向かう方向をX方向とし、他方をY方向とする。また、X方向及びY方向の双方に対して直交する方向、すなわち上下方向をZ方向とする。電極膜16及び絶縁膜17の積層方向はZ方向である。先ず、積層体15の中央部15aについて説明する。積層体15の中央部15aにおいては、積層体15を貫通するように、Z方向に延びるメモリホール21が形成されている。メモリホール21は、X方向及びY方向に沿ってマトリクス状に配列されている。また、バックゲート電極膜13の上面における積層体15の中央部15aの直下域には、Y方向を長手方向とする直方体形状の凹部22が形成されている。Y方向において隣り合う一対のメモリホール21は、凹部22の両端部に到達している。これにより、1本の凹部22と、この凹部22の両端部に連結された2本のメモリホール21により、U字形のU字ホール23が形成されている。U字ホール23の内面上には、メモリ膜24が形成されている。メモリ膜24においては、U字ホール23の内面に接する側から順に、ブロック層、電荷蓄積層及びトンネル層いずれも図示せずが積層されている。ブロック層は、半導体記憶装置1の駆動電圧の範囲内で電圧が印加されても実質的に電流を流さない層であり、例えば、シリコン酸化物によって形成されている。電荷蓄積層は電荷を蓄積する能力がある層であり、例えば、電子のトラップサイトを含む層であり、例えばシリコン窒化物により形成されている。トンネル層は、通常は絶縁性であるが、半導体記憶装置1の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す層であり、例えば、シリコン酸化物によって形成されている。また、U字ホール23内には、例えばポリシリコンからなる半導体部材25が埋め込まれている。このため、メモリ膜24の電荷蓄積層は、電極膜16と半導体部材25との間に配置されている。半導体部材25のうち、メモリホール21内に位置する部分はZ方向に延びるシリコンピラーであり、凹部22内に位置する部分はY方向に延びる接続部材である。更に、積層体15における凹部22の直上域には、XZ平面に広がる絶縁板材26が設けられており、電極膜16は絶縁板材26によってY方向に沿って分断されている。すなわち、電極膜16における分断された各部分は、X方向に沿って延びており、端部15bまで到達している。上層絶縁膜20上における中央部15aの直上域には、X方向に延びる選択ゲート電極図示せずが設けられている。シリコンピラーは選択ゲート電極を貫いており、選択ゲート電極とシリコンピラーとの間には、ゲート絶縁膜図示せずが設けられている。また、選択ゲート電極の上方にはX方向に延びるソース線図示せず及びY方向に延びるビット線図示せずが設けられている。半導体部材25を構成する一対のシリコンピラーのうち、一方はソース線に接続されており、他方はビット線に接続されている。これにより、中央部15aにおいては、電極膜16とシリコンピラーの交差部分毎にメモリセルトランジスタが形成される。また、ソース線とビット線の間には、複数個のメモリセルトランジスタが直列に接続されたメモリストリングが形成される。次に、積層体15の端部15bについて説明する。積層体15の端部15bは階段状に加工されており、各電極膜16毎にテラス18が形成されている。すなわち、各電極膜16の上面によって各テラス18が構成されている。電極膜16とテラス18とは一対一で対応しており、電極膜16の枚数だけテラス18が形成されている。本実施形態においては、テラス18はX方向に沿って一列に配列されている。層間絶縁膜19におけるテラス18の直上域には、Z方向に延びるコンタクト31が設けられている。各コンタクト31の下端は、各電極膜16におけるテラス18をなす部分に接続されている。コンタクト31は、テラス18と同じ数だけ設けられており、X方向に沿って配列されている。Z方向から見て、コンタクト31の形状は例えば円形である。各コンタクト31の上端は、上層絶縁膜20上に設けられたワード配線図示せずの一端に接続されており、ワード配線の他端は、積層体15から見てX方向に形成された周辺回路図示せずに接続されている。以下、積層体15を構成する4枚の電極膜16を、上層側から順に、電極膜16a、16b、16c、16dともいう。同様に、積層体15を構成する4枚の電極膜17を、上層側から順に、電極膜17a、17b、17c、17dともいう。また、電極膜16a、16b、16c、16dにそれぞれ接続されたコンタクト31を、コンタクト31a、31b、31c、31dともいう。コンタクト31aの太さはZ方向において略一定である。コンタクト31bの太さは、Z方向に沿って2段階に変化しており、下部は上部よりも細くなっている。コンタクト31bの下部の太さは、コンタクト31aの太さと略等しい。コンタクト31cの太さは、Z方向に沿って3段階に変化しており、下方に向かうにつれて段階的に細くなっている。コンタクト31cの中間部の太さはコンタクト31bの上部の太さと略等しく、コンタクト31cの下部の太さはコンタクト31bの下部及びコンタクト31aの太さと略等しい。コンタクト31dの太さは、Z方向に沿って4段階に変化しており、下方に向かうにつれて段階的に細くなっている。コンタクト31dの上から2段目の部分の太さはコンタクト31cの上部の太さと略等しく、コンタクト31dの上から3段目の部分の太さはコンタクト31cの中間部及びコンタクト31bの上部の太さと略等しく、コンタクト31dの下端部の太さは、コンタクト31cの下部、コンタクト31bの下部及びコンタクト31aの太さと略等しい。すなわち、コンタクト31a~31dの下端の面積は相互に略等しい。また、コンタクト31b~31dの太さは、下方に向かうほど細くなるように、不連続的に変化している。次に、上述の如く構成された本実施形態に係る半導体記憶装置の製造方法について説明する。図2a~d、図3a~d、図4a~d、図5a~d、は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。なお、図2の各図は積層体15の中央部15aを示しており、図3、図4、図5の各図は積層体15の端部15bを示している。また、図3、図4、図5においては、シリコン基板11、絶縁膜12及びバックゲート電極膜13は、図示を省略している。先ず、図2aに示すように、シリコン基板11上に絶縁膜12を形成し、その上にバックゲート電極膜13を形成する。次に、バックゲート電極膜13の上面における複数の領域に、凹部22を形成する。次に、凹部22内に犠牲材41を埋め込む。次に、バックゲート電極膜13上に、絶縁膜14を形成する。次に、電極膜16及び絶縁膜17を複数枚ずつ、例えば4枚ずつ積層して、積層体15を作製する。次に、積層体15の中央部15aにおいて、Z方向に延びる複数本のメモリホール21を形成する。Z方向から見て、メモリホール21はマトリクス状に配列させ、Y方向において隣り合う2本のメモリホール21を、凹部22の両端部に連通させる。これにより、U字ホール23が形成される。次に、図2bに示すように、メモリホール21を介してウェットエッチングを行い、凹部22内から犠牲材41を除去する。次に、図2cに示すように、U字ホール23の内面上にブロック層、電荷蓄積層及びトンネル層をこの順に形成し、メモリ膜24を形成する。次に、U字ホール23内に半導体材料、例えばポリシリコンを埋め込んで、半導体部材25を形成する。次に、図2dに示すように、積層体15における凹部22のY方向中央部の直上域に、Z方向において積層体15を貫通し、X方向に延びるスリット42を形成する。これにより、各電極膜16がY方向において分断される。次に、スリット42内に絶縁材料を埋め込んで、絶縁板材26を形成する。次に、図3aに示すように、積層体15上に例えばシリコン酸化物を堆積させて、ハードマスク43を形成する。次に、リソグラフィ法とドライエッチング法によってハードマスク43をパターニングする。これにより、積層体15の端部15bの直上域において、ハードマスク43を厚さ方向に貫通するホール44を複数個、例えば4個形成する。Z方向から見て、ホール44の形状は例えば円形とする。ホール44は、そのサイズ、例えば直径を、相互に異ならせる。以下、4個のホール44を、積層体15の中央部15a図2参照から近い順に、ホール44a、44b、44c、44dともいう。各ホール44の直径は、ホール44a、44b、44c、44dの順に大きくする。すなわち、ホール44aを最も小さくし、ホール44dを最も大きくする。次に、マスク材料45の堆積と、マスク材料45のエッチバックと、マスク材料45及びハードマスク43をマスクとしたエッチングとを、繰り返し行う。これらの工程は、RIE装置中で連続して実施する。すなわち、図3bに示すように、全面にマスク材料45を堆積させる。マスク材料45は、ハードマスク43との間でエッチング選択比がとれる材料であればよく、例えば、シリコン窒化物又はシリコン炭化物を用いることができる。これにより、ホール44の底面上及び側面上にマスク材料45からなる層が形成される。また、このとき、最も小さいホールであるホール44aは、内部全体がマスク材料45によって埋め込まれ、閉塞する。次に、図3cに示すように、マスク材料45をエッチバックする。これにより、ホール44b、44c、44dの底面上からマスク材料45が除去される。但し、ホール44b、44c、44dの側面上にはマスク材料45が残留する。この結果、ホール44b、44c、44dの内径が小さくなる。一方、ホール44a内に埋め込まれたマスク材料45は、ほとんど除去されない。従って、ホール44aは閉塞したままである。次に、図3dに示すように、マスク材料45及びハードマスク43をマスクとして、RIEreactiveionetching:反応性イオンエッチング等の異方性エッチングを施し、各1枚の絶縁膜17及び電極膜16をエッチングする。これにより、積層体15の最上段の絶縁膜17a及び電極膜16aにおけるホール44b、44c、44dの直下域に相当する部分が除去される。この結果、ホール44b、44c、44dの直下域に、それぞれ、コンタクトホール46b、46c、46dが形成される。コンタクトホール46b、46c、46dは、最上層の絶縁膜17a及び電極膜16aを貫通し、上から2段目の絶縁膜17bに到達する。一方、ホール44aはマスク材料45によって埋め込まれているため、ホール44aの直下域はエッチングされない。次に、図4aに示すように、マスク材料45を堆積させる。これにより、開口しているホール44のうち最も小さいホールであるホール44bの内部がマスク材料45によって埋め込まれ、閉塞する。また、ホール44c及び44dの側面上にはマスク材料45が残留し、ホール44c及び44dの内径がより一層小さくなる。次に、マスク材料45をエッチバックし、コンタクトホール46c及び46dの底面上からマスク材料45を除去する。次に、図4bに示すように、マスク材料45及びハードマスク43をマスクとして、RIE等のエッチングを施し、各1枚の絶縁膜17及び電極膜16をエッチングする。これにより、開口しているホール44c、44dの直下域において、上から2段目の絶縁膜17b及び電極膜16bが除去される。この結果、コンタクトホール46c及び46dが下方に伸びて絶縁膜17b及び電極膜16bを貫通し、上から3段目の絶縁膜17cに到達する。なお、ホール44a及び44bはマスク材料45によって埋め込まれているため、その直下域はエッチングされない。このため、コンタクトホール46bは下方に伸びず、その形状を保持する。次に、図4cに示すように、マスク材料45を堆積させ、その後、エッチバックする。これにより、開口しているホール44のうち最も小さいホールであるホール44cの内部がマスク材料45によって埋め込まれて閉塞する。また、ホール44dの側面上にはマスク材料45が残留し、ホール44dの内径がより一層小さくなる。次に、図4dに示すように、マスク材料45及びハードマスク43をマスクとして、RIE等のエッチングを施し、各1枚の絶縁膜17及び電極膜16をエッチングする。これにより、開口しているホール44dの直下域において、上から3段目の絶縁膜17c及び電極膜16cが除去される。この結果、ホール44dの直下域に形成されたコンタクトホール46dが下方に伸び、絶縁膜17c及び電極膜16cを貫通して、上から4段目の絶縁膜17dに到達する。なお、ホール44a、44b、44cはマスク材料45によって埋め込まれているため、その直下域はエッチングされない。次に、図5aに示すように、マスク材料45図4参照を除去する。このようにして、ホール44bの直下域には、絶縁膜17a及び電極膜16aを貫くコンタクトホール46bが形成され、ホール44cの直下域には、絶縁膜17aから電極膜16bまでの部分を貫くコンタクトホール46cが形成され、ホール44dの直下域には、絶縁膜17aから電極膜16cまでの部分を貫くコンタクトホール46dが形成される。また、コンタクトホール46b、46c、46dは、電極膜16を貫く度に直径が小さくなる。一方、ホール44a内に埋め込まれていたマスク材料45も除去されるが、ホール44aの直下域には、コンタクトホールは形成されない。次に、図5bに示すように、ホール44及びコンタクトホール46を介して、シリコンに対するエッチングを施す。このエッチングは、例えばウェットエッチング等の等方性エッチングとする。これにより、各コンタクトホール46を起点として各電極膜16の一部分が除去され、隙間47が形成される。このとき、各電極膜16の上面におけるその直上域に他の電極膜16が存在しない領域が、テラス18となる。なお、このとき、電極膜16の倒壊を確実に防止するために、隙間47間の一部に電極膜16を残留させてもよい。次に、図5cに示すように、例えば、ALDatomiclayerdeposition:原子層堆積法により、シリコン酸化物等の絶縁材料48を堆積させる。このとき、絶縁材料48は、絶縁膜17の上下面上に付着して、隙間47内を埋め込む。絶縁材料48及びその間に配置された絶縁膜17により、層間絶縁膜19が形成される。次に、図5dに示すように、エッチングを施して、ホール44aの底面及びコンタクトホール46b、46c、46dの底面において、絶縁膜17を除去する。これにより、各コンタクトホール46の底面において、各電極膜16が露出する。次に、ホール44a~44d内及びコンタクトホール46b~46d内に、導電材料、例えば、金属材料を埋め込む。これにより、ホール44及びコンタクトホール46内にコンタクト31が形成される。より具体的には、ホール44a内にコンタクト31aが形成され、ホール44b内及びコンタクトホール46b内にコンタクト31bが形成され、ホール44c内及びコンタクトホール46c内にコンタクト31が形成され、ホール44d内及びコンタクトホール46d内にコンタクト31dが形成される。また、ハードマスク43が上層絶縁膜20となる。次に、上層絶縁膜20ハードマスク43の上方に、通常の方法により、選択ゲート電極、ソース線及びビット線いずれも図示せずを形成する。また、複数本のワード配線図示せずを形成し、それぞれコンタクト31の上端に接続する。これにより、本実施形態に係る半導体記憶装置1が製造される。次に、本実施形態の効果について説明する。本実施形態によれば、コンタクト31の形成と、積層体15の端部15bの加工を、同時に行うことができる。これにより、半導体記憶装置1を製造する際の工程数を減らし、製造コストを低減することができる。また、テラス18をコンタクト31に対して自己整合的に形成することができるため、テラス18とコンタクト31との位置関係がずれることがない。これにより、各コンタクト31を各電極膜16に確実に接続することができる。次に、本実施形態の比較例について説明する。図6a~dは、本比較例に係る半導体記憶装置の製造方法を例示する工程断面図である。本比較例においては、先ず、図2a~dに示すように、シリコン基板11上に積層体15を形成し、積層体15の中央部15aにU字ホール23を形成し、その内面上にメモリ膜24を形成し、その内部に半導体部材25を埋め込む。次に、図6aに示すように、積層体15の端部15bを階段状に加工し、電極膜16毎にテラス18を形成する。次に、端部15bを層間絶縁膜19によって埋め込む。次に、図6bに示すように、積層体15及び層間絶縁膜19上にレジストパターン51を形成する。次に、図6cに示すように、レジストパターン51をマスクとしてエッチングを行い、層間絶縁膜19におけるテラス18の直上域毎にコンタクトホール52を形成する。次に、レジストパターン51を除去する。次に、図6dに示すように、コンタクトホール52内に導電材料を埋め込んで、コンタクト53を形成する。本比較例においては、図6aに示す工程において、積層体15の端部15bを階段状に加工し、層間絶縁膜19によって埋め戻している。そして、図6b及びcに示す工程において、層間絶縁膜19に改めてコンタクトホール52を形成している。このため、コンタクトホール52を形成するためのリソグラフィ工程の他に、端部15bを加工するためのリソグラフィ工程が必要となり、半導体記憶装置の製造コストが増加する。また、端部15bを加工してテラス18を形成する工程と、層間絶縁膜19を加工してコンタクトホール52を形成する工程とを独立に実施しているため、テラス18とコンタクト53との間に位置ずれが生じる可能性がある。これに対して、前述の第1の実施形態によれば、端部15bの加工とコンタクトホール46の形成を同時に行っているため、半導体記憶装置1の製造コストを低く抑えることができ、且つ位置ずれが生じることがない。次に、第2の実施形態について説明する。図7は、本実施形態に係る半導体記憶装置を例示する平面図であり、図8は、本実施形態に係る半導体記憶装置の製造方法を例示する工程平面図である。図7に示すように、本実施形態に係る半導体記憶装置2は、前述の第1の実施形態に係る半導体記憶装置1図1参照と比較して、電極膜16が9枚設けられており、Z方向から見て、テラス18が碁盤目状に配列されている点が異なっている。すなわち、半導体記憶装置2においては、積層体15において、例えばそれぞれ9枚の電極膜16図1参照及び絶縁膜17図1参照が積層されている。また、積層体15の端部15bにおいて、テラス18がX方向及びY方向に沿って、3行3列に配列されている。そして、各テラス18には、コンタクト61a~61iが接続されている。コンタクト61a~61iの上端部の太さは相互に異なり、コンタクト61aが最も細く、コンタクト61a、61b、61c、61d、61e、61f、61g、61h、61iの順に太くなり、コンタクト61iが最も太い。X方向に沿って一列に配列されたコンタクト61については、中央部15aから遠いコンタクト61ほど上端部が太く、より下段の電極膜16に接続されている。また、コンタクト61a~61iの下端部の太さは、相互にほぼ等しい。次に、本実施形態に係る半導体記憶装置の製造方法について説明する。本実施形態においては、図3aに示すハードマスク63を形成する工程において、図8に示すように、ホール64a~64iをZ方向から見て3行3列のマトリクス状に配列させる。このとき、ホール64a~64iのサイズを相互に異ならせる。すなわち、ホール64aを最も小さく形成し、ホール64a、64b、64c、64d、64e、64f、64g、64h、64iの順に大きくし、ホール64iを最も大きく形成する。次に、図3b~図5aに示す工程と同様な工程により、マスク材料45図3参照の堆積と、マスク材料45及びハードマスク63をマスクとしたエッチングとを、例えば8回繰り返す。このとき、最初の1回のエッチングによりホール64b~64iの直下域にコンタクトホールが形成され、続く7回のエッチングにより、これらのコンタクトホールが下方に伸びる。これにより、小さいホール64から順にマスク材料45によって閉塞され、より大きいホール64の直下域に、より深いコンタクトホールが形成される。次に、図5bに示す工程と同様に、コンタクトホールを介して等方性エッチングを行う。これにより、各電極膜16の一部分が除去され、コンタクトホールに対して自己整合的にテラス18が形成される。次に、図5cに示す工程と同様に、絶縁膜17間の隙間47を絶縁材料48によって埋め込む。次に、図5dに示す工程と同様に、コンタクトホール及びホール64内に導電材料を埋め込む。これにより、ホール64a~64i内及びその直下のコンタクトホール内に、それぞれコンタクト61a~61iが形成される。このようにして、本実施形態に係る半導体記憶装置2が製造される。本実施形態によれば、テラス18及びコンタクト31をマトリクス状に配列させているため、半導体記憶装置2の小型化を図ることができる。本実施形態における上記以外の構成、製造方法及び効果は、前述の第1の実施形態と同様である。次に、第3の実施形態について説明する。図9は、本実施形態に係る半導体記憶装置を例示する平面図であり、図10a~cは、本実施形態に係る半導体記憶装置を例示する断面図であり、aは図9に示すA-A’線による断面図であり、bは図9に示すB-B’線による断面図であり、cは図9に示すC-C’線による断面図である。図9及び図10a~cに示すように、本実施形態に係る半導体記憶装置3は、前述の第1の実施形態に係る半導体記憶装置1と比較して、テラス18が2行2列の碁盤目状に配列され、コンタクト71も2行2列のマトリクス状に配列されており、コンタクト71の上端部の太さが2水準しかない点が異なっている。すなわち、半導体記憶装置3においては、4本のコンタクト71a~71dが形成されている。コンタクト71aは積層体15における最も上段の電極膜16aに接続されており、コンタクト71bは上から2段目の電極膜16bに接続されており、コンタクト71cは上から3段目の電極膜16cに接続されており、コンタクト71dは上から4段目、すなわち、最下段の電極膜16dに接続されている。また、Z方向から見ると、コンタクト71a及び71bはX方向に沿って一列に配列されており、コンタクト71bはコンタクト71aよりも積層体15の中央部15aから遠い位置に配置されている。また、コンタクト71c及び71dはX方向に沿って一列に配列されており、コンタクト71dはコンタクト71cよりも中央部15aから遠い位置に配置されている。そして、コンタクト71c及び71dの上端部は、コンタクト71a及び71bの上端部よりも太い。コンタクト71cの上端部の太さはコンタクト71dの上端部の太さと略等しく、コンタクト71aの上端部の太さはコンタクト71bの上端部の太さと略等しい。また、コンタクト71a~71dの下端部の太さは、相互に略等しい。換言すれば、Y方向第1の方向におけるコンタクト71の配列数mは2であり、X方向第2の方向におけるコンタクト71の配列数nも2である。そして、Y方向に沿って配列されたコンタクト71は、上端部の太さが相互に異なっている。また、Y方向において隣り合う2本のコンタクト71がそれぞれ接続された2枚の電極膜16の間には、n-1枚、すなわち、1枚の電極膜16が介在している。具体的には、図10cに示すように、コンタクト71aが接続された電極膜16aと、コンタクト71cが接続された電極膜16cとの間には、1枚の電極膜16bが介在している。更に、X方向において隣り合う2本のコンタクト71がそれぞれ接続された2枚の電極膜16は、Z方向積層方向において隣り合っている。具体的には、図10bに示すように、コンタクト71cが接続された電極膜16cと、コンタクト71dが接続された電極膜16dは、Z方向において隣り合っている。次に、本実施形態に係る半導体記憶装置の製造方法について説明する。図11a~c、図12a~c、図13a~c、図14a~c、図15a~cは、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図であり、各図のaは図9に示すA-A’線による断面に相当し、bは図9に示すB-B’線による断面に相当し、cは図9に示すC-C’線による断面に相当する。なお、図11~図15においては、積層体の端部のみを示している。また、シリコン基板11、絶縁膜12、バックゲート電極13及び絶縁膜14図10参照は、図示を省略している。本実施形態においては、コンタクトホールの形成に先立って、積層体15の端部15bの上層部分のみを階段状に加工しておき、端部15bに形成する2段のステップと、ハードマスクに形成する2種類のサイズのホールとを組み合わせて、4本のコンタクトを作り分ける。以下、具体的に説明する。先ず、前述の第1の実施形態と同様に、図2a~dに示す工程を実施して、シリコン基板11上に積層体15を形成し、積層体15の中央部15aにおいて、U字ホール23、メモリ膜24、半導体部材25及び絶縁板材26を形成する。次に、図11a~cに示すように、積層体15上にレジスト膜を塗布し、リソグラフィ法によりパターニングする。これにより、端部15bにおける中央部15a側の部分のみを覆うレジストパターン72を形成する。次に、レジストパターン72をマスクとしてエッチングを施す。これにより、端部15bにおける中央部15aから遠い側の部分においては、最上段の絶縁膜17a及び電極膜16aが除去される。この結果、中央部15aから遠ざかると電極膜16の枚数が1枚減少するように、端部15bに2段のステップが形成される。その後、レジストパターン72を除去する。次に、図12a~cに示すように、積層体15の端部15bを埋め込むように層間絶縁膜19を形成し、上面を平坦化する。次に、積層体15及び層間絶縁膜19上にハードマスク73を形成し、パターニングして、4個のホール74a~74dをマトリクス状に形成する。このとき、端部15bに形成された各ステップの直上域毎に、サイズが相互に異なる複数のホール74を配置させる。具体的には、ホール74a及び74cは、最上段の電極膜16aが残留している領域に形成し、ホール74b及び74dは、最上段の電極膜16aが除去された領域に形成する。そして、ホール74c及び74dは、ホール74a及び74bよりも大きく形成する。また、ホール74cとホール74dは相互に同じサイズとし、ホール74aとホール74bは相互に同じサイズとする。次に、図13a~cに示すように、マスク材料45を堆積させて、エッチバックする。これにより、相対的に小さいホール74a及び74bはマスク材料45によって閉塞される。また、相対的に大きいホール74c及び74dにおいては、側面上にのみマスク材料45が被着し、内径が縮小する。次に、マスク材料45及びハードマスク73をマスクとしてRIE等の異方性エッチングを施す。これにより、相対的に大きいホール74c及び74dの直下域において、層間絶縁膜19並びに各1枚の絶縁膜17及び電極膜16が選択的に除去される。この結果、ホール74cの直下域においては、電極膜16aを貫通して電極膜16bに到達するコンタクトホール76cが形成され、ホール74dの直下域においては、電極膜16bを貫通して電極膜16cに到達するコンタクトホール76dが形成される。一方、相対的に小さいホール74a及び74bはマスク材料45によって埋め込まれているため、これらの直下域はエッチングされない。なお、この段階では、ホール74aの直下域における最上段の電極膜は電極膜16aであり、ホール74bの直下域における最上段の電極膜は電極膜16bである。その後、マスク材料45を除去する。次に、図14a~cに示すように、コンタクトホール76c及び76dを介して、シリコンがエッチングされるような条件で等方性エッチングを施す。これにより、コンタクトホール76cを基点として電極膜16aの一部分及び電極膜16bの一部分が除去される。また、コンタクトホール76dを基点として電極膜16bの一部分及び電極膜16cの一部分が除去される。この結果、絶縁膜17間に隙間47が形成される。このとき、電極膜16の上面におけるその直上域に他の電極膜16が配置されていない領域がテラス18となる。また、ホール74a及び74bの直下域に配置された電極膜16の上面もテラス18となる。これにより、4つのテラス18が2行2列の碁盤目状に形成される。次に、図15a~cに示すように、例えばALD法によって絶縁材料48を堆積させて、電極膜16が除去された後の隙間47図14参照を埋め戻す。次に、図10a~cに示すように、エッチングを行い、各ホール74及びコンタクトホール76の底部から、絶縁材料を除去する。これにより、ホール74aの直下域に電極膜16aに到達するコンタクトホール76aが形成され、ホール74bの直下域に電極膜16bに到達するコンタクトホール76bが形成される。また、電極膜16bに到達していたコンタクトホール76cが下方に伸びて電極膜16cに到達し、電極膜16cに到達していたコンタクトホール76dが下方に伸びて電極膜16dに到達する。次に、各コンタクトホール76内に導電材料を埋め込む。これにより、コンタクトホール76a~76d内に、それぞれ、コンタクト71a~71dが形成される。以後の工程は、前述の第1の実施形態と同様である。このようにして、本実施形態に係る半導体記憶装置3が製造される。本実施形態によれば、テラス18及びコンタクト71をマトリクス状に配列させているため、半導体記憶装置3をより一層小型化することができる。また、積層体15の端部15bにX方向に沿って2段のステップを形成し、Y方向に沿って2種類のサイズのホール74を形成することにより、4種類のコンタクト71a~71dを作り分けている。これにより、ハードマスク73に形成するホール74のサイズを2種類とすることができる。すなわち、前述の第1の実施形態においては、4種類のコンタクト31a~31dを形成するために、4種類のサイズのホール44a~44dをハードマスク43に形成する必要があるが、本実施形態においては、2種類でよい。このため、ホール74を形成するためのリソグラフィが容易になる。また、ホール74のサイズ数を減らすことにより、ホール74の最大サイズを小さく抑えることができる。これにより、端部15bの面積を縮小することができる。なお、本実施形態においては、図11a~cに示す工程において、積層体15の端部15bを階段状に加工し、2段のステップを形成している。このため、前述の第1の実施形態と比較すると、この加工のためのリソグラフ工程が必要になる。しかしながら、前述の比較例図6参照のように、4段のステップを形成する場合と比較すると、リソグラフ工程の数が少なくてすむ。このように、本実施形態によれば、積層体15の端部15bを階段状に加工する技術と、ホール74のサイズを異ならせて小さいホールから順にマスク材料45によって閉塞させていく技術とを併用することにより、全体として、リソグラフィの負荷を軽減することができる。この結果、半導体記憶装置の製造コストをより一層低減することができる。本実施形態における上記以外の構成、製造方法及び効果は、前述の第1の実施形態と同様である。なお、前述の第3の実施形態においては、テラス18が2行2列の碁盤目状に配列されている例を示したが、本発明はこれに限定されない。例えば、テラス18は3行3列又は4行4列の碁盤目状に配列されていてもよい。また、テラス18の行数と列数が相互に異なっていてもよい。以下、前述の第3の実施形態を、より一般的に記述する。第3の実施形態に係る半導体記憶装置においては、積層体15の端部15bに複数のテラスが碁盤目状に形成されている。Y方向におけるテラスの配列数をmとし、X方向におけるテラスの配列数をnとし、電極膜の積層数をm×n枚とする。このとき、Y方向に沿って配列されたコンタクトの上端部の太さは相互に異なっており、下端部の太さは相互に略等しい。また、Y方向において隣り合う2本のコンタクトがそれぞれ接続された2枚の電極膜16の間には、n-1枚の電極膜16が介在しており、X方向において隣り合う2本のコンタクトがそれぞれ接続された2枚の電極膜16は、Z方向において隣り合っている。このような半導体記憶装置の製造方法は以下のとおりである。シリコン基板11上に積層体15を形成した後、上から1段目からn-1段目までの電極膜16を選択的に除去して、端部15bを階段状に加工する。この工程においては、積層体15の中央部15aから遠ざかるにつれて、積層された電極膜16の枚数が1枚ずつ減少するように、n段のステップを形成する。次に、積層体15の端部15bを層間絶縁膜19によって埋め込み、上面を平坦化し、その上にハードマスクを形成する。ハードマスクには、X方向に沿ってステップ毎にn個のホールを配列させ、Y方向に沿ってm個のホールを配列させることにより、n×m個のホールをマトリクス状に形成する。このとき、Y方向に沿って配列されたm個のホールのサイズを相互に異ならせる。そして、マスク材料を堆積させることにより、最も小さいホールを埋め込むと共に、その他のホールを小さくする工程と、マスク材料及びハードマスクをマスクとしてエッチングを施すことにより、開口しているホールの直下域において各n枚の絶縁膜17及び電極膜16を除去して、コンタクトホールを形成又は下方に伸ばす工程とを、m-1回繰り返す。このうち、最初の1回はコンタクトホールを形成する工程であり、続くm-2回はコンタクトホールを下方に伸ばす工程である。次に、コンタクトホールを介してエッチングを行うことにより、電極膜の一部分を除去して、隙間を形成する。次に、絶縁材料を堆積させることにより、隙間を埋め戻す。次に、コンタクトホールの底面から絶縁材料を除去し、コンタクトホール内に導電材料を埋め込むことにより、コンタクトを形成する。このようにして、半導体製造装置を製造することができる。このように、積層体15の端部15bにおいて、X方向に沿ってn段のステップを形成する技術と、ハードマスクにm種類のサイズのホールをY方向に沿って配列されるように形成し、小さいホールから順にマスク材料によって埋め込みながらエッチングする技術とを併用することにより、m×n枚の電極膜16にそれぞれ接続されるm×n種類のコンタクトを形成することができる。この結果、前述の第1の実施形態と比較して、ホールのサイズ数を減らすことができるため、ホールを形成するためのリソグラフィが容易になる。また、前述の比較例と比較して、ステップの段数を減らすことができるため、リソグラフィ工程数を減らすことができる。これにより、全体として、リソグラフィの負荷を軽減し、製造コストを低減することができる。この効果は、電極膜16の積層数が多くなったときに、特に有益である。また、上述のX方向におけるテラスの配列数nの値は、Y方向におけるテラスの配列数mの値以上であることが好ましい。その理由は、ホールのサイズ数を増やすよりも、積層体の端部を階段形状に加工する方が容易である場合が多いからである。これにより、全体として、半導体記憶装置の製造コストをより効果的に低減することができる。なお、上述の一般的な記述を前述の第1の実施形態に適用すると、第1の実施形態においては、ハードマスクにm×n種類のサイズのホールを形成することにより、m×n種類のコンタクトを形成することになる。これは、例えば、m×nの値が比較的小さく、m×n種類のサイズのホールを容易に形成できる場合に特に好適な方法である。この方法によれば、積層体15の端部15bを階段状に加工する必要が全くないため、工程数が少なくなり、また、テラスとコンタクトの位置合わせが容易になる。なお、前述の各実施形態においては、コンタクトホールを形成する際に、シリコン酸化物からなるハードマスク例えば、図3aに示すハードマスク43と、シリコン窒化物又はシリコン炭化物からなるマスク材料例えば、図3bに示すマスク材料45を用いる例を示したが、本発明はこれには限定されない。例えば、ハードマスクをシリコン酸化物によって形成する場合であっても、マスク材料としては、前述の実施形態において例示したシリコン窒化物及びシリコン炭化物の他に、フルオロカーボン又はシリコンを用いることができる。また、ハードマスクとしてシリコン窒化膜を用いてもよい。この場合、マスク材料としては、シリコン酸化物、シリコン炭化物、フルオロカーボン又はシリコンを用いることができる。更に、ハードマスクの替わりにレジストマスクを用いてもよい。この場合、マスク材料としては、シリコン酸化物、シリコン窒化物、シリコン炭化物、フルオロカーボン又はシリコンを用いることができる。但し、ハードマスクの替わりにレジストマスクを用いる場合は、上層絶縁膜20を改めて形成する必要がある。また、いずれの場合も、マスク材料は最終的に除去する必要があるため、積層体15中の絶縁膜17とは異なる材料とする必要がある。また、前述の各実施形態においては、電極膜16と絶縁膜17を交互に積層させて積層体15を作製し、この積層体15にメモリホールを形成し、このメモリホール内にメモリ膜及び半導体部材を形成する例を示したが、本発明はこれには限定されない。例えば、導電膜、絶縁膜を問わず、シリコン酸化膜及びシリコン窒化膜のような2種類の異種材料膜を交互に積層させて積層体を作製し、この積層体にメモリホールを形成し、メモリ膜及び半導体部材を埋め込んだ後、一方の膜例えば、シリコン窒化膜を電極膜に置換してもよい。以上説明した実施形態によれば、コストが低い半導体記憶装置及びその製造方法を実現することができる。以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。