メモリデバイスを製造する方法であって、基板上に周辺回路を形成することと、前記周辺回路および前記基板を層間誘電層で覆うことと、前記層間誘電層上に1レベル以上のメモリアレイのスタックを形成することと、を含む方法。前記1レベル以上のメモリアレイの第1のレベルを形成することは、前記絶縁物質をポリシリコン薄膜で少なくとも部分的に覆うことと、実質的に平行な複数のポリシリコン線を形成するために前記ポリシリコン薄膜の一部をパターニングすることと、前記ポリシリコン薄膜および前記複数のポリシリコン線を酸化物-窒化物-酸化物ONOスタックで少なくとも部分的に覆うことと、前記ONOスタックを金属層で少なくとも部分的に覆うことと、を含む請求項1の方法。さらに、平行ゲート線を定義するために、前記金属層および前記ONOスタックの一部を除去することによって前記ポリシリコン薄膜を露出させること、を含む請求項3の方法。さらに、前記金属層および前記ONOスタックの一部を除去することによって前記ポリシリコン薄膜を露出させることと、ソース接点を形成するために、前記金属層および前記ONOスタックの前記除去された部分を伝導性物質に置き換えること、を含む請求項2の方法。さらに、2つの連続するメモリアレイレベルの間に第1のドレイン接点を形成することと、前記第1のドレイン接点上に前記2つの連続するメモリアレイレベルの一つのポリシリコン線を並べることと、前記ポリシリコン線と第3の連続するメモリアレイレベルの間に第2のドレイン接点を形成すること、を含む請求項2の方法。前記1メモリアレイレベル以上を形成することの後で、前記メモリアレイレベルの中にドレイン接点を形成すること、を含む請求項1の方法。前記メモリアレイは、電荷トラップNANDメモリセルアレイを含む請求項1の方法。基板上の周辺回路と、前記周辺回路を覆うための層間誘電層と、前記層間誘電層上に形成された1レベル以上のメモリアレイと、を含み、前記周辺回路は、前記基板と前記層間誘電層の間に配置される、メモリデバイス。前記1レベル以上のメモリアレイは、前記周辺回路の少なくとも一部を覆う請求項8のメモリデバイス。さらに、前記層間誘電層を少なくとも部分的に覆うポリシリコン薄膜と、前記ポリシリコン薄膜を少なくとも部分的に覆うONOスタックおよび金属層と、前記ポリシリコン薄膜の一部を露出させるための前記ONOスタックおよび前記金属層の一部の中の開口と、前記開口中に配置されたソース接点と、を含む請求項8のメモリデバイス。前記メモリアレイは、個々のメモリセル中に電荷キャリアをトラップするための前記ONOスタックを含む請求項10のメモリデバイス。さらに、2つの連続するメモリアレイレベルの間の第1のドレイン接点と、前記2つの連続するメモリアレイレベルの一つのポリシリコンビット線と第3の連続するメモリアレイレベルの間の第2のドレイン接点と、を含む請求項8のメモリデバイス。さらに、2つ以上の前記メモリアレイレベルを横切って広がるドレイン接点を含む請求項8のメモリデバイス。さらに、前記1レベル以上のメモリアレイ上に平行ゲート線を含む請求項10のメモリデバイス。前記メモリアレイは、電荷トラップNANDメモリセルアレイを含む請求項8のメモリデバイス。メモリデバイスであって、基板上の周辺回路と、前記周辺回路を覆うための層間誘電層と、前記層間誘電層上の1レベル以上のメモリアレイと、を含むメモリデバイスと、前記メモリデバイスを動作させるためのメモリコントローラと、一つ以上のアプリケーションをホストし、前記メモリアレイ中のメモリセルにアクセスを提供するために書き込みコマンドを前記メモリコントローラに伝えるためのプロセッサと、を含むシステム。前記メモリデバイスはさらに、前記層間誘電層を少なくとも部分的に覆うポリシリコン薄膜と、前記ポリシリコン薄膜を少なくとも部分的に覆うONOスタックおよび金属層と、前記ポリシリコン薄膜の一部を露出させるための前記ONOスタックおよび前記金属層の一部の中の開口と、前記開口中に配置されたソース接点と、を含む、請求項16のシステム。前記メモリデバイスはさらに、2つの連続するメモリアレイレベルの間の第1のドレイン接点と、前記2つの連続するメモリアレイレベルの一つのポリシリコンビット線と第3の連続するメモリアレイレベルの間の第2のドレイン接点と、を含む、請求項16のシステム。前記メモリデバイスはさらに、2つ以上の前記メモリアレイレベルを横切って広がるドレイン接点を含む、請求項16のシステム。前記メモリアレイは、電荷トラップNANDメモリセルアレイを含む、請求項16のシステム。この明細書を通じて一実施形態または実施形態の参照は、実施形態に関連して記載された特定のフィーチャ、構造、または特性が、クレームされた発明の特徴の少なくとも一実施形態中に含まれることを意味する。よって、この明細書を通じて様々な箇所で出現する一実施形態中でまたは実施形態というフレーズは、必ずしも全てが同一の実施形態を参照しているわけではない。さらに、特定のフィーチャ、構造、または特性は、一つ以上の実施形態中で組み合わせられ得る。ある実施形態では、3次元メモリ構造は基板上の周辺回路、周辺回路を覆うための層間誘電層ILD、およびILD上の2レベル以上のメモリセルアレイを含み得る。そのようなILDは、たとえば、低圧化学気相成長LPCVD、化学気相成長CVD、および/または原子層堆積ALDを含む様々な技術を用いて堆積されたシリコン酸化物を含み得る。そのような周辺回路は、たとえば、ゲート線、ビット線、および/またはドレイン-ソース線を選択する、および/または動作させるための制御回路を含み得る。そのような周辺回路はまた、クレームされた発明の主題はそのようには限定されないが、センスアンプ回路を含み得る。その名前にも関わらず、周辺回路はメモリ構造の周囲にある必要はない。特に、そのような周辺回路は、その上に周辺回路が構築される基板と2レベル以上のメモリセルアレイの間に配置され得る。一つの実装では、そのような3次元メモリ構造は、クレームされた発明の主題はそのようには限定されないが、NANDフラッシュメモリを含み得る。ある実施形態では、メモリセルのアレイは、電荷トラップNANDフラッシュメモリを含み得る。そのようなメモリセルは、選択的に電荷キャリアを捕獲するための酸化物-窒化物-酸化物ONOスタック、およびソース/ドレイン領域間のチャンネル領域を含み得る。様々なレベルのメモリアレイを有するソース/ドレインコンタクトは様々なレベルのメモリアレイにわたり広がる伝導性プラグを含み得る。特定の実施形態では、ドレインコンタクトは最上位のメモリセルアレイレベルから最下位のメモリセルアレイレベルに延びていても良い。ある実施形態では、3次元メモリ構造を製造するための処理フローは、基板上に周辺回路を形成することから開始され得る。周辺回路を絶縁物質および/またはILDで覆ったあと、第1のメモリアレイレベルが形成され得る。第1のメモリアレイレベルをさらなる絶縁物質および/またはILDで覆ったあと、別のメモリアレイレベルなどが形成され得る。様々なメモリアレイレベルへの接線は次に、下記のように形成され得る。もちろん、3次元メモリ構造を製造するための処理のそのような詳細は、単なる例であり、クレームされた発明の主題はそのようには限定されない。別の実施形態では、3次元メモリ構造を製造するための処理フローは、基板上に第1のメモリアレイレベルを形成することから開始され得る。第1のメモリアレイレベルを追加の絶縁物質および/またはILDで覆ったあと、別のメモリアレイレベルなどが形成され得る。最後のメモリアレイレベルを形成したあと、回路領域中のアレイILDの選択的除去によって、周辺回路が基板上に形成され得る。周辺回路を追加の絶縁物質および/またはILDで覆ったあと、様々なメモリアレイレベルへの接線が次に、下記のように形成され得る。この場合もやはり、3次元メモリ構造を製造するための処理のそのような詳細は、単なる例であり、クレームされた発明の主題はそのようには限定されない。図1は、実施形態にしたがう、第1の方向でのマルチレベルメモリデバイス100の断面図である。図2は、実施形態にしたがう、第1の方向と実質的に直交する第2の方向でのマルチレベルメモリデバイス100の別の断面図である。そのような3次元メモリデバイスは複数のアレイレベルを互いにスタックすることによって、比較的高密度なメモリの充填を許容し得る。ここで、単語スタックすることは、そのようなメモリアレイレベルが他の場所に形成され、その後、互いの上に配置されることをほのめかすことを意味しない。その代わりに、そのようなメモリアレイレベルは、基板に構築された周辺回路上のその場所に製造され得る。たとえば、メモリデバイス100の下側部分は、上側部分がメモリアレイスタック110を含み得る一方で、基板105上に周辺回路120を含み得る。特に、周辺回路120は、たとえば、ILD145中に埋め込まれた様々な伝導線130を介して互いに接続される1つ以上のトランジスタ125を含み得る。メモリアレイスタック110は、メモリセル140のアレイを含む1つ以上のメモリアレイレベル115を含み得る。隣接するメモリアレイレベル115には、他の物質および/または層が使用され得るが、少なくともILD135によって絶縁され得る、および/または分離され得る。特定の実装では、ONOスタック205は、アレイレベル115にソースコンタクト1015を形成するために、ポリシリコンポリ層260上の特定の領域255にエッチングされ得る。ポリシリコンは、たとえば、LPCVD、CVD、ALDおよび/または分子ビームエピタキシーMBEなどの様々な技術を用いて堆積し得るし、堆積後にその場にたとえば、堆積中にドーピングまたはインプラントされ得る。もちろん、そのような物質は、単なる例であり、クレームされた発明の主題はそのようには限定されない。図3は、実施形態にしたがう、マルチレベルメモリデバイスを形成するための処理300のフローダイアグラムである。図4~13は、製造の様々なステージにおけるそのようなマルチレベルメモリデバイスの断面図を示している。ブロック310では、基板上に周辺回路を形成する処理が、図4中に示されているように、基板105で開始される。特に、周辺回路中に含まれるトランジスタを定義するために、井戸/スレッショルド埋め込み、高電圧HV酸化、低電圧LV酸化515、およびポリ層堆積が実行され得る。次に、酸化物充填および引き続いての化学機械研磨を用いてシャロートレンチアイソレーションSTIを定義し、たとえばタングステンシリコンWSi2のような伝導層430が、基板105上に堆積され得る。そのような堆積処理は、たとえばCVD、MBE、および/またはALDを含み得る。伝導層430およびポリ層420の少なくとも一部をパターニングするために、基板400上にマスクが堆積され得る。結果として生じるパターンは、たとえば、周辺回路120に含まれるトランジスタの複数のトランジスタゲートを定義し得る。トランジスタのゲートの定義の後、LDD埋め込み、スペーサ定義、ならびにnおよびp埋め込み555が、そのようなトランジスタのソース/ドレイン領域近くで実行され得る。図5中に示されているように、結果として生じるトランジスタ125は、ポリパターン425を含むゲートスタックおよびスペーサ505によって覆われる側面を有する伝導パターン435を含み得る。トランジスタ125は、たとえばメモリデバイスのアドレッシングおよび/または入力/出力動作を制御するために用いられ得る。図6は、トランジスタ125を包囲するILD145を含むメモリデバイスのトランジスタ部分の断面図である。たとえば、誘電酸化物は、基板105およびトランジスタ125を覆うために堆積され、その後、たとえばCMPを介して研磨され得る。結果として生じるILD145の部分は、たとえば、ソース/ドレインおよび/またはゲートコンタクトのためにトランジスタ125の特定の領域を露出させるためにエッチングによって除去され得る。図7に示されているように、そのような除去された部分はその後、伝導線130を形成するために金属のような伝導性物質を用いて充填され得る。特定の実施例では、そのような伝導線は、たとえばタングステンを含み得る。つぎにILD145の頂上部分および伝導線130を研磨するためにCMP処理が用いられ得る。処置300のブロック320では、追加のILD147が、伝導線130および/または周辺回路の他の部分を覆うために堆積され得る。ブロック330では、ILD147を覆うためにポリ層を堆積することによって第1レベルメモリセルアレイを形成することが開始され得る。そのようなポリ層はILD147の領域730を露出するポリパターン720を形成するためにパターニングし、およびエッチングされ得る。ある実施例では、ポリパターン720は、完成したメモリ構造ではメモリセルのビット線に対応し得る実質的に平行な複数のポリシリコン線を含み得る。もちろん、メモリデバイスの様々な部分を形成するための処理のそのような詳細は単なる例であり、クレームされた発明の主題はそのようには限定されない。図8を参照すると、ONO810はポリパターン720に等角的に堆積され得る。特に、ONO810は、ブロッキング誘電層820たとえば、酸化シリコン酸化、トラッピング誘電層825たとえば、窒化シリコン、およびトンネル酸化物層830たとえば、酸化シリコンを含み得る。金属キャップ860は、ONOに覆われたポリパターン720を等角的に覆い、間にある領域805を充填するために、堆積され得る。そのような金属キャップは、たとえば窒化タンタルを含み得る。図12中に示されているように、低抵抗金属層1210が、次に結果として生じるメモリセル140を等角的に覆うために堆積され得る。そのような金属層は、たとえば、チタン、窒化チタン、タングステンW、窒化タングステンWN、タングステンシリサイドWSi2、および/またはそれらの組み合わせを含み得る。もちろん、そのような物質は単なる例であり、クレームされた発明の主題はそのようには限定されない。特定の実施例では、酸化物を含み得るILD135は、低抵抗金属層1210に等角的に堆積され得る。追加の等角窒化物層1240がILD135を覆って、結果的に、たとえばブロック340におけるように、追加のメモリアレイレベル115を製造するための基礎を形成しても良い。図9は、実施形態に従う、図8の断面図に実質的に直交する断面図である。図9の断面図では、ポリパターン720はILD147を覆うように示されている。ONO810および金属キャップ860は、続いてポリパターン720を覆う。特定の実施例では、ONO810および金属キャップ860の一部は、図10に示されているように、ポリパターン720の領域1010を露出するようにエッチングされ得る。露出領域1010は、次にたとえばnソース埋め込みのようなキャリア埋め込みを受けても良い。そのような埋め込みの後、図11に示されているように、低抵抗金属層1210は、露出領域1010を充填し覆い、金属キャップ860を覆うために堆積され得る。そのような伝導層は、たとえば、チタン、窒化チタン、タングステン、窒化タングステン、および/またはそれらの組み合わせを含み得る。そのようなアプローチを用いると、ソースコンタクト1165は、セルパターニングを用いて形成され得て、そのようなアプローチは、専用の金属化処理を含む必要がない。セルパターニングと同時に、ソースセレクタトランジスタ1172、ドレインセレクタトランジスタ1178、ゲート1174が形成され得る。さらに、図示されていないソースセレクタトランジスタに対するコンタクトストラップ、図示されていないドレインセレクタトランジスタに対するコンタクトストラップ、および図示されていないゲートに対するコンタクトストラップが形成され得る。図示されていないドレインコンタクトは、領域1168に形成され得る。もちろん、そのような物質は単なる例であり、クレームされた発明の主題はそのようには限定されない。その次の誘電層135は、低抵抗金属層1210を覆うために堆積されても良い。そのような誘電層は、たとえば、酸化シリコンを含み得る。窒化シリコンのようなハードマスク1140は、誘電層135の上に堆積され得る。ハードマスク1140は、引き続いてワード線を定義するために用いられ得る。傾斜したソース/ドレイン埋め込み1120が、ソース領域250および/またはドレイン領域251をドープするために実行され得る。次に、ゲート間の空間を充填するために、ILD堆積が実行され得る。選択的処理たとえば、ILDのみを除去する処理を用いて、ハードマスク1140までの平坦化処理が実行され得る。この段階では、新しいメモリアレイレベルを形成することが、たとえばILD堆積およびポリシリコン堆積を用いて開始され得る。図13は、幾つかの実施形態にしたがう、様々なドレインおよび/またはソースコンタクトを示すマルチレベルメモリ構造1300の断面図である。そのようなソース/ドレインコンタクトは、メモリアレイの一つ以上のレベル、周辺回路、および/またはたとえばメモリコントローラなどの外部回路の間の電気的接合を与えるために、図3の処理300のブロック350の間に形成され得る。周辺回路を含む一実施例では、ストラップソース/ワード線コンタクト1310、1320、1330、および1340は、金属のような伝導性物質のプラグを含み得る。特に、コンタクト1320は、メモリアレイレベル1380の周辺領域に電気的に接続され得るし、コンタクト1330はメモリアレイレベル1382の周辺領域に電気的に接続され得るし、コンタクト1340は、メモリアレイレベル1384の周辺領域に電気的に接続され得る。加えて、コンタクト1310は、上述のように、周辺回路の一部を含み得る伝導線130に電気的に繋がっていても良い。そのようなコンタクトを構成するための技術は、特定のメモリアレイレベルに到達するために適切なエッチング深さを選択しつつ酸化物のみをエッチングする処理を含み得る。エッチングによって酸化物を除去することに引き続いて、結果として生じる穴は金属で充填され得て、その後、たとえばCMP処理が実行され得る。ドレインコンタクトを含む実施例では、一つ以上のメモリアレイレベルにわたって広がるコンタクトは、伝導性プラグを介して互いに繋がる複数のレベル間コンタクトを含み得る。しかし、たとえば、そのようなドレインコンタクトであっても、クレームされた発明の主題はそのようには限定されない。特定の例では、図示されていない外付け回路は、レベル間コンタクト1350、1355、および1360を介してメモリアレイレベル1380に繋がっても良い。そのような区分的コンタクトを構成するための技術は、個々のメモリアレイレベルに対するドレインコンタクトエッチングおよび充填処理、たとえばポリシリコンを用いる伝導性プラグを追加すること、およびその後平坦化処理たとえば、CMPを実行することを含み得る。よって、たとえば、レベル間コンタクト1360は、メモリセルアレイレベル1380を形成した後であるが、メモリセルアレイレベル1382を形成する前に形成され得る。同様に、レベル間コンタクト1355は、メモリセルアレイレベル1382を形成した後であるが、メモリセルアレイレベル1384を形成する前に形成され得る、という風である。ドレインコンタクトを含む別の実施例では、一つ以上のメモリアレイレベルにわたって広がるコンタクトは、最上位のメモリセルアレイレベルから最下位のメモリセルアレイレベルに延びる単一のプラグ1370を含み得る。プラグ1370は、たとえば、ドレインコンタクトを含み得る。単一のプラグ1370に固有の比較的高いアスペクト比は、エッチングおよび/または充填を困難にすることがある。加えて、複数のメモリセルアレイレベルを横切るオーバーレイ処理は、単一のプラグ1370の形成を困難にすることがある。たとえば、メモリセルアレイレベル1380の上の表面上のマスクをメモリアレイレベル1380上のメモリセルフィーチャと並べることは難しかろう。個々のメモリセルレベルに対応するビットラインたとえば、ポリパターン720は、様々なドレインコンタクト技術のいずれかを用いて、互いに電気的に短絡されても良い。図14は、実施形態にしたがう、コンピュータシステムおよびメモリデバイの概略図である。そのようなコンピューティングデバイスは、アプリケーションおよび/または他のコードを実行するために、たとえば、一つ以上のプロセッサを含み得る。たとえば、メモリデバイス1410は、図1中に示されているマルチレベルメモリデバイス100を含み得る。コンピューティングデバイス1404は、メモリデバイス1410を管理するように構成され得る任意のデバイス、アプライアンス、または機械の典型であり得る。メモリデバイス1410は、メモリコントローラ1415およびメモリ1422を含み得る。限定ではない例では、コンピューティングデバイス1404は:たとえば、デスクトップコンピュータ、ラップトップコンピュータ、ワークステーション、サーバデバイスなどのような、一つ以上のコンピューティングデバイスおよび/もしくはプラットフォーム;たとえば、パーソナルデジタルアシスタント、携帯通信デバイス、などのような、一つ以上のパーソナルコンピューティングまたは通信デバイスまたはアプライアンス;たとえば、データベースもしくはデータストレージサービスプロバイダ/システムなどの、コンピューティングシステムおよび/もしくは付随するサービスプロバイダ能力;ならびに/またはそれらの任意の組み合わせを含み得る。システム1400中に示されている様々なデバイスの全てまたは一部、および本明細書中でさらに記載されるような処理および方法は、ハードウェア、ファームウェア、ソフトウェア、またはそれらの任意の組み合わせを用いてまたはさもなければそれらを用いて実装され得る。よって、限定ではない例では、コンピューティングデバイス1404は、バス1440を介してメモリ1422に動作的に結合される少なくとも一つのプロセッシングユニット1420およびホストまたはメモリコントローラ1415を含み得る。プロセッシングユニット1420は、データコンピューティング手続きまたは処理の少なくとも一部を実行するように構成された一つ以上の回路の典型である。限定ではない例では、プロセッシングユニット1420は、一つ以上のプロセッサ、コントローラ、マイクロプロセッサ、マイクロコントローラ、アプリケーション専用集積回路、デジタル信号プロセッサ、プログラマブル論理デバイス、フィールドプログラマブルゲートアレイなど、またはこれらの任意の組み合わせを含み得る。プロセッシングユニット1420は、メモリコントローラ1415と通信するように構成されたオペレーティングシステムを含み得る。そのようなオペレーティングシステムは、たとえば、メモリコントローラ1415にバス1440を介して送られるコマンドを生成し得る。そのようなコマンドは読み出しおよび/または書き込みコマンドを含み得る。書き込みコマンドに応答して、たとえば、メモリコントローラ1415は、たとえば、書き込みコマンドに付随する情報をメモリ部分に書き込むためのセットまたはリセットパルスのような、バイアス信号を提供し得る。実施例では、メモリコントローラ1415はメモリデバイス1410を動作し得るが、プロセッシングユニット1420は、一つ以上のアプリケーションをホストする、および/または、たとえば、メモリデバイス1410中のメモリセルへのアクセスを提供するために書き込みコマンドをメモリコントローラに伝えても良い。メモリ1422は、任意のデータストレージ機構の典型である。メモリ1422は、たとえば、主たるメモリ1424および/または副たるメモリ1426を含み得る。主たるメモリ1424は、たとえば、ランダムアクセスメモリ、リードオンリーメモリ他を含み得る。本例ではプロセッシングユニット1420とは別のものとして示されているが、主たるメモリの全てまたは一部はプロセッシングユニット1420内に備えても良いし、またはさもなければプロセッシングユニット1420と同じ場所に配置されても良い/結合されても良いことは理解されよう。副たるメモリ1426は、たとえば主たるメモリと同一もしくは類似のタイプのメモリおよび/または、たとえばディスクドライブ、光学ディスクドライブ、テープドライブ、固体メモリドライブ、他などの一つ以上のデータストレージデバイスもしくはシステムを含み得る。ある例においては、副たるメモリ1426は、コンピュータ読み取り可能媒体1428を動作可能に受容するものであっても良いし、またはさもなければコンピュータ読み取り可能媒体1428に結合するように構成されても良い。コンピュータ読み取り可能媒体1428は、たとえば、システム1400中の一つ以上のデバイスに対するデータ、コード、および/もしくは命令を運ぶことが出来る、ならびに/またはアクセス可能とすることができる任意の媒体を含み得る。コンピューティングデバイス1404は、たとえば、入出力1432を含み得る。入出力1432は、人間入力もしくは機械入力を受ける、もしくは導入するように構成され得る一つ以上のデバイスもしくはフィーチャ、および/または人間出力または機械出力を送達する、もしくは与えるように構成され得る一つ以上のデバイスもしくはフィーチャの典型である。限定ではない例では、入出力1432は、動作可能に構成されたディスプレイ、スピーカ、キーボード、マウス、トラックボール、タッチスクリーン、データポートを含み得る。現在のところ実施形態の例であると考えられることを示し、記載してきたが、クレームされた発明の主題を逸脱することなく、様々な他の変更を行うことができ、均等物が置き換えられ得ることは、当業者には理解されるだろう。加えて、本明細書中に記載された中心的概念から逸脱することなく、多くの変更が、特定の状況がクレームされた発明の主題の教示に合うように、行われ得る。したがって、クレームされた発明の主題は、開示された特定の実施形態に限定されず、そのようなクレームされた発明の主題はまた、添付のクレームおよびその均等物の範囲内におさまる全ての実施形態を含み得る。