第1電位供給線と第1ノードとの間に接続された電圧調整手段と、前記第1ノードと固定電位供給線との間に接続された第1定電流源と、第2電位供給線と第2ノードとの間に接続されると共に制御端子に接続された前記第1ノードの電圧に応じて動作するスイッチ素子と、前記第2ノードと前記固定電位供給線との間に接続された第2定電流源と、を備えた電圧比較回路。前記電圧調整手段は、前記第1電位供給線が接続されるソースを有し、ドレイン及びゲートが短絡されて飽和領域で動作するように構成された第1のPMOSトランジスタを備えることを特徴とする請求項1に記載の電圧比較回路。前記スイッチ素子は、前記第2電位供給線が接続されるソース及び前記第1ノードに接続される前記制御端子としてのゲートを有する第2のPMOSトランジスタを備えることを特徴とする請求項1又は2に記載の電圧比較回路。前記電圧調整手段と前記スイッチ素子とは、隣り合って配置されることを特徴とする請求項1~3の何れかに記載の電圧比較回路。前記電圧調整手段は第1のPMOSトランジスタで構成され、前記スイッチ素子は、第2のPMOSトランジスタで構成されると共に、該第1のPMOSトランジスタと該第2のPMOSトランジスタは、閾値電圧及び電流能力が等しくなるように構成されていることを特徴とする請求項1~4の何れかに記載の電圧比較回路。前記第1定電流源は、ドレインが前記第1ノードに接続されると共に、接地されるソースを有し、ゲートにバイアス電圧が供給される第1のNMOSトランジスタを備え、前記第2定電流源は、ドレインが前記第2ノードに接続されると共に、接地されるソースを有し、ゲートに前記バイアス電圧が供給される第2のNMOSトランジスタを備えることを特徴とする請求項1~4の何れかに記載の電圧比較回路。前記第1のNMOSトランジスタと前記第2のNMOSトランジスタは、閾値電圧及び電流能力が等しくなるように構成されていることを特徴とする請求項6に記載の電圧比較回路。前記電圧調整手段は、前記第1電位供給線が接続されるソースを有し、ドレイン及びゲートが短絡されて飽和領域で動作するように構成された第3のNMOSトランジスタを備えることを特徴とする請求項1に記載の電圧比較回路。前記スイッチ素子は、前記第2電位供給線が接続されるソース及び前記第1ノードに接続される前記制御端子としてのゲートを有する第4のNMOSトランジスタを備えることを特徴とする請求項1又は8に記載の電圧比較回路。前記電圧調整手段と前記スイッチ素子とは、隣り合って配置されることを特徴とする請求項1、8又は9に記載の電圧比較回路。前記電圧調整手段は第3のNMOSトランジスタで構成され、前記スイッチ素子は、第4のNMOSトランジスタで構成されると共に、該第3のNMOSトランジスタと該第4のNMOSトランジスタは、閾値電圧及び電流能力が等しくなるように構成されていることを特徴とする請求項1又は請求項8~10の何れかに記載の電圧比較回路。前記第1定電流源は、ドレインが前記第1ノードに接続されると共に、第3電位供給線が接続されるソースを有し、ゲートにバイアス電圧が供給される第3のPMOSトランジスタを備え、前記第2定電流源は、ドレインが前記第2ノードに接続されると共に、前記第3電位供給線が接続されるソースを有し、ゲートに前記バイアス電圧が供給される第4のPMOSトランジスタを備えることを特徴とする請求項1又は請求項8~10の何れかに記載の電圧比較回路。前記第3のPMOSトランジスタと前記第4のPMOSトランジスタは、閾値電圧及び電流能力が等しくなるように構成されていることを特徴とする請求項12に記載の電圧比較回路。しかしながら、引用文献1に記載の電池電圧検出回路は、時計に使用される電池から放電される略1.5~3Vという狭い範囲での電圧にのみ対応したものであり、電圧比較回路において、入力可能な電圧に制限があるという問題点は解消されていない。本発明は、上述した問題を解決するために提案されたものであり、電圧比較回路、特に様々な電源電圧を直接比較できる電圧比較回路を提供することを目的とする。上記目的を達成するために、請求項1に記載の電圧比較回路は、第1電位供給線と第1ノードとの間に接続された電圧調整手段と、前記第1ノードと固定電位供給線との間に接続された第1定電流源と、第2電位供給線と第2ノードとの間に接続されると共に制御端子に接続された前記第1ノードの電圧に応じて動作するスイッチ素子と、前記第2ノードと前記固定電位供給線との間に接続された第2定電流源と、を備えた。本発明によれば、MOSトランジスタのソースに、電圧を測定する電流が入力されるので、様々な電源電圧を直接比較できる電圧比較回路を提供することができる、という効果を奏する。[第1の実施の形態]以下、図面を参照して、本実施の形態の電圧比較回路について説明する。本実施の形態の電圧比較回路の概略構成の一例を図1に示す。図1に示した本実施の形態の電圧比較回路100は、前段に、ソースS1が電源電圧がVDD1である第1の電源に接続されると共に、ドレインD1及びゲートG1が短絡されることにより、いわゆるダイオード接続されて飽和領域で動作するように構成された第1のPMOSトランジスタ12が設けられている。また、本実施の形態の電圧比較回路100の前段には、ドレインD2が第1のPMOSトランジスタ12のドレインD1とノード1において接続されると共に、ソースS2が接地電位VSSに接続され、ゲートG2にバイアス電圧VBN1が供給される第1のNMOSトランジスタ14が設けられている。また、次段には、ソースS3が電源電圧がVDD2である第2の電源に接続され、ゲートG3が第1のPMOSトランジスタ12のドレインD1にノード1において接続され、かつ閾値電圧及び電流能力が第1のPMOSトランジスタ12と同じである第2のPMOSトランジスタ16が設けられている。また、上記の次段には、ドレインD4が第2のPMOSトランジスタ16のドレインD3とノード2において接続され、ソースS4が接地電位VSSに接続され、ゲートG4にバイアス電圧VBN1が供給され、かつ閾値電圧及び電流能力が第1のNMOSトランジスタ14と同じである第2のNMOSトランジスタ22が設けられている。これら第1のNMOSトランジスタ14及び第2のNMOSトランジスタ22は、定電流源としての機能を備える。また、後段は、第2のPMOSトランジスタ16のドレインD3にゲートG5が接続されたインバータPMOSトランジスタ28及び第2のPMOSトランジスタ16のドレインD3にゲートG6が接続されたインバータNMOSトランジスタ30を有するCMOSインバータ26である。CMOSインバータ26は、PMOSトランジスタ28のソースS5にVDD2が供給され、インバータNMOSトランジスタ30のソースS6が接地電位VSSに接続され、かつインバータPMOSトランジスタ28のドレインD5とインバータNMOSトランジスタ30のドレインD6とを接続し、当該接続による接続点を出力端32としている。本実施の形態の電圧比較回路100の前段に設けられた第1のPMOSトランジスタ12は、ドレインD1及びゲートG1が短絡されることにより、いわゆるダイオード接続されて飽和領域で動作するように構成されているので、第1のPMOSトランジスタ12において、ゲートソース電圧であるVGS12と、ドレインソース電圧であるVDS12は等しい。また、ダイオード接続された第1のPMOSトランジスタ12は、所望のオン抵抗を持つ抵抗素子として動作し、ノード1の電圧を調整する電圧調整手段の機能を備える。また、本実施の形態の電圧比較回路100の前段は、第1のPMOSトランジスタ12と第1のNMOSトランジスタ14とを、相補的に接続している。従って、第1のPMOSトランジスタ12及び第1のNMOSトランジスタ14に飽和領域が形成されている場合は、第1のPMOSトランジスタ12及び第1のNMOSトランジスタ14には同じ電流が流れる。本実施の形態の電圧比較回路100の次段も、第2のPMOSトランジスタ16と第2のNMOSトランジスタ22とを相補的に接続しているので、第2のPMOSトランジスタ16及び第2のNMOSトランジスタ22に飽和領域が形成されている場合は、第2のPMOSトランジスタ16及び第2のNMOSトランジスタ22には同じ電流が流れる。本実施の形態では、第1のPMOSトランジスタ12のドレインD1とゲートG1とを短絡しているので、前述のように、VGS12=VDS12である。従って、第1のPMOSトランジスタ12のゲートソース電圧VGS12は、第1のPMOSトランジスタ12のドレインD1の電圧をVD1とした場合、以下の式1によって表される。VGS12=VD1-VDD11第2のPMOSトランジスタ16のゲートソース電圧VGS16は、第2のPMOSトランジスタ16のゲートが第1のPMOSトランジスタ12のドレインD1に接続されているので、以下の式2によって表される。VGS16=VD1-VDD22また、第1のPMOSトランジスタ12に流れる電流Id12は、第1のPMOSトランジスタ12の閾値電圧をVTとすると、飽和領域では、以下の式3及び4によって求められる。Id12=KpW/LVGS12-VT23Kp=1/2μCos4上記式3におけるWは反転層の幅であり、Lは反転層の長さであり、式4におけるμは電子の移動度、Cosは単位面積あたりのゲート酸化膜の容量である。さらに上記式1を上記式3に代入すると、以下の式5が得られる。Id12=KpW/LVDD1-VD1VT25また、第1のPMOSトランジスタ12と閾値電圧が同一である第2のPMOSトランジスタ16に流れる電流Id16は、飽和領域では、以下の式6によって求められる。Id16=KpW/LVGS16-VT26さらに上記式2を上記式6に代入すると、以下の式7が得られる。Id16=KpW/LVDD2-VD1VT27ここで、VDD1>VDD2であると、式5によって得られるId12は、式7によって得られるId16よりも大きくなる。第2のPMOSトランジスタ16には、十分な電流が流れず、その結果、第2のPMOSトランジスタ16のドレインD3の電圧であるVD20を低下させる。また、VDD1<VDD2の場合は、式7によって得られるId16が、式5によって得られるId12よりも大きくなる。第2のPMOSトランジスタ16には、十分な電流が流れ、その結果、第2のPMOSトランジスタ16のドレインD3の電圧であるVD20が向上する。さらに、VD20を、CMOSインバータ26に入力することにより、図2示すような出力結果が得られる。VD20が低下した場合は、インバータPMOSトランジスタ28がオンになり、出力端32にはVDD2が出力される。VD20が向上した場合は、インバータNMOSトランジスタ30がオンになり、出力端32には略0Vの接地電位VSSが出力される。出力端32の電圧がVDD2であるか接地電位VSSであるかを判定することにより、VDD1とVDD2との電圧の比較が可能となる。本実施の形態に係る電圧比較回路100は、図6に示した一般的な電圧比較回路に比べて部品点数が少ないので、回路全体の面積を縮小でき、その結果、消費電力の低減、低電圧での動作が可能となる。さらには、部品点数が少ないことから、各素子を接近させて実装することができるので、温度変化による各部品への影響及び各部品の性能のばらつきの影響が図6に示した電圧比較回路60よりも少なくなる。また、本実施の形態に係る電圧比較回路100は、上記式5によって算出される第1のPMOSトランジスタ12に流れる電流Id12と、上記式7によって算出される第2のPMOSトランジスタ16に流れる電流Id16とに基づいて、VDD1とVDD2との電圧の比較をする回路である。第1のPMOSトランジスタ12及び第2のPMOSトランジスタ16の閾値電圧及び電流能力が同一であって、かつ第1のNMOSトランジスタ14及び第2のNMOSトランジスタ22の閾値電圧及び電流能力が同一であれば、電流Id12と電流Id16とに基づく電圧の比較が可能なので、温度変化又は電圧の変動があっても、VDD1とVDD2との電圧の比較を高精度で行うことができる。本実施の形態では、図1に示した構成としたが、VDD1とVDD2との電圧の比較を高精度で行うためには、第1のPMOSトランジスタ12と第2のPMOSトランジスタ16とをできるだけ接近させ、かつ第1のNMOSトランジスタ14と第2のNMOSトランジスタ22とをできるだけ接近させて設けることが望ましい。また、集積回路に本実施の形態に係る電源比較回路を実装する場合には、ダミーMOSを適宜配置することにより、本実施の形態に係る電源比較回路の各素子のばらつきを抑えることができる。さらに可能であれば、各素子をコモンセントロイド型の配置にすることで各素子のばらつきを相殺するようにしてもよい。また、本実施の形態に係る電圧比較回路100は、VDD1及びVDD2等の電源電圧以外の電圧比較も可能である。図3は、本実施の形態の電圧比較回路の変形例を示す図である。図3に示した電圧比較回路102では、電圧V1が、第1のPMOSトランジスタ12のドレインD1の電圧VD1と、第1のNMOSトランジスタ14のオーバードライブ電圧VOV14との和以上であることを要する。また、第1のPMOSトランジスタ12の閾値電圧をVTとすると、飽和領域が形成されている第1のPMOSトランジスタ12のVD1は、V1からVT±α低下した電圧であると考えられる。なお、αは、第3のNMOSトランジスタ42に流れる電流の変化に伴う計測上のVTの変化である。従って、電圧V1は、以下の式Aを満たすことを要する。V1>VT±α-VOV14Aさらに、後段のCMOSインバータ26を駆動可能とするために、V2がCMOSインバータ26を駆動可能な電圧以上であることを要する。なお、CMOSインバータ26を駆動可能な電圧とは、CMOSインバータ26を構成するインバータPMOSトランジスタ28及びインバータNMOSトランジスタ30の各々の閾値電圧のうち値が大きい方の閾値電圧を超える電圧である。以上、説明したように、本実施の形態及びその変形例によれば、様々な電源電圧を直接比較できる電圧比較回路を提供することができる。[第2の実施の形態]以下、図面を参照して、本実施の形態の電圧比較回路について説明する。本実施の形態の電圧比較回路の概略構成の一例を図4に示す。図4に示した本実施の形態の電圧比較回路104は、第1の実施の形態の電圧比較回路100を反転した構成となっている。本実施の形態の電圧比較回路104は、前段に、ソースS8が接地電位VSS1に接続されると共に、ドレインD8及びゲートG8が短絡されることにより、いわゆるダイオード接続されて飽和領域で動作するように構成された第3のNMOSトランジスタ42が設けられている。また、本実施の形態の電圧比較回路104の前段には、ドレインD7が第3のNMOSトランジスタ42のドレインD8にノード1において接続されると共に、ソースS7が電源電圧がVDD1である電源に接続され、ゲートG7にバイアス電圧VBP1が供給される第3のPMOSトランジスタ44が設けられている。また、次段には、ソースS10が接地電位VSS2に接続され、ゲートG10が第3のNMOSトランジスタ42のドレインD8とノード1において接続され、かつ閾値電圧及び電流能力が第3のNMOSトランジスタ42と同じである第4のNMOSトランジスタ46が設けられている。また、上記の次段には、ドレインD9が第4のNMOSトランジスタ46のドレインD10にノード2において接続され、ソースS9が電源電圧がVDD1である電源に接続され、ゲートG9にバイアス電圧VBP1が供給され、かつ閾値電圧及び電流能力が第3のPMOSトランジスタ44と同じである第4のPMOSトランジスタ52が設けられている。また、後段は、第4のNMOSトランジスタ46のドレインD10にゲート11が接続されたインバータPMOSトランジスタ28及び第4のNMOSトランジスタ46のドレインD10にゲートG12が接続されたインバータNMOSトランジスタ30を有するCMOSインバータ56である。CMOSインバータ56は、インバータPMOSトランジスタ28のソースS11が電源電圧がVDD1である電源に接続され、インバータNMOSトランジスタ30のソースS12が接地電位VSS2に接続されている以外は、第1の実施の形態の電圧比較回路100のCMOSインバータ26と同様なので、詳細な説明は省略する。また、本実施の形態の電圧比較回路104の前段は、第3のPMOSトランジスタ44と第3のNMOSトランジスタ42とを、相補的に接続している。従って、第3のPMOSトランジスタ44及び第3のNMOSトランジスタ42に飽和領域が形成されている場合は、第3のPMOSトランジスタ44及び第3のNMOSトランジスタ42には同じ電流が流れる。本実施の形態の電圧比較回路104の次段も、第4のPMOSトランジスタ52と第4のNMOSトランジスタ46とを相補的に接続しているので、第4のPMOSトランジスタ52及び第4のNMOSトランジスタ46に飽和領域が形成されている場合は、第4のPMOSトランジスタ52及び第4のNMOSトランジスタ46には同じ電流が流れる。本実施の形態では、第3のNMOSトランジスタ42のドレインD8とゲートG8とを短絡しているので、第3のNMOSトランジスタ42のゲートソース電圧をVGS42、第3のNMOSトランジスタ42のドレインソース電圧をVDS42とすると、VGS42=VDS42である。従って、第3のNMOSトランジスタ42のゲートソース電圧VGS42は、ドレインD8の電圧をVD8とした場合、以下の式8によって表される。VGS42=VD8-VSS18第4のNMOSトランジスタ46のゲートソース電圧VGS46は、第4のNMOSトランジスタ46のゲートG10が第3のNMOSトランジスタ42のドレインD8に接続され、第4のNMOSトランジスタ46のソースS10は接地電位VSS2に接続されているので、以下の式9によって表される。VGS46=VD8-VSS29また、第3のNMOSトランジスタ42及び第4のNMOSトランジスタ46の閾値電圧をVtとすると、第3のNMOSトランジスタ42に流れる電流Id42は、飽和領域では、以下の式10によって求められる。Id42=KpW/LVSS1-VD8Vt210同様に、第4のNMOSトランジスタ46に流れる電流Id46は、飽和領域では、以下の式11によって求められる。Id46=KpW/LVSS2-VD8Vt211ここで、VSS1<VSS2の場合は、式11によって得られるId46が、式10によって得られるId42よりも大きくなる。第4のNMOSトランジスタ46には十分な電流が流れ、第4のNMOSトランジスタ46のソースS10からドレインD10に向かって負の電荷を有する電子が移動する。その結果、第4のNMOSトランジスタ46のドレインD10の電圧であるVD10が低下する。また、VSS1>VSS2であると、式10によって得られるId42は、式11によって得られるId46よりも大きくなる。第4のNMOSトランジスタ46には、十分な電流が流れず、第4のNMOSトランジスタ46のソースS10からドレインD10に向かって電子が十分に移動できない。その結果、第4のNMOSトランジスタ46のドレインD10の電圧であるVD10は、上記のVSS1<VSS2の場合よりも高くなる。ドレインD10に出力された電流は、CMOSインバータ56に入力され、ドレインD10の電圧であるVD10が高い場合、すなわちVSS1>VSS2の場合は、出力端32からVSS2が出力され、ドレインD10の電圧であるVD10が低い場合、すなわちVSS1<VSS2の場合は、出力端32からVDD1が出力される。以上のように、本実施の形態によれば、異なるVSSの電位の高低も判定できる。また、本実施の形態に係る電圧比較回路104は、VSS1及びVSS2以外の電圧比較も可能である。図5は、本実施の形態の電圧比較回路の変形例を示す図である。図5に示した電圧比較回路106では、第3のNMOSトランジスタ42のドレインD8の電圧をVD8、第3のPMOSトランジスタ44のオーバードライブ電圧をVOV44とした場合、VDD1-V1は、VD8VOV44以上の電圧であることを要する。また、第3のNMOSトランジスタ42の閾値電圧をVtとすると、飽和領域が形成されている第3のNMOSトランジスタ42のVD8は、VDD1からVt±α低下した電圧であると考えられる。なお、αは、第3のNMOSトランジスタ42に流れる電流の変化に伴う計測上のVtの変化である。以上より、V1は、以下の式Bの関係を満たすことを要する。V1>VDD1-Vt±α-VOV44Bさらに、後段のCMOSインバータ56を駆動可能とするために、VDD1とV2の電位差が、後段に設けられたCMOSインバータ56を駆動可能な電圧以上であることを要する。CMOSインバータ56を駆動可能な電圧とは、CMOSインバータ56を構成するインバータPMOSトランジスタ28及びインバータNMOSトランジスタ30の各々の閾値電圧のうち値が大きい方の閾値電圧を超える電圧である。従って、CMOSインバータ56を構成するMOSトランジスタの値が大きな方の閾値電圧をVtiとした場合、V2は以下の式Cを満たすことを要する。V2>VDD1-VtiC以上説明したように、本実施の形態によれば、2つのVSSの電位差を判定し、さらには接地電圧とされる2つの電源の電圧判定をすることができる。また、本実施の形態で説明した電圧比較回路100、電圧比較回路102、電圧比較回路104及び電圧比較回路106等の構成、動作等は一例であり、本発明の主旨を逸脱しない範囲内において状況に応じて変更可能であることは言うまでもない。例えば、第1の実施の形態及び第2の実施の形態では一般的なMOSを用いているが、各素子でカスコード接続を行うことで、さらに精度向上が見込める。