"フラッシュメモリ内のブロックに対してイレース動作を行う際に、イレース開始からイレースが完了するまでのイレース時間を計測する機能と、前記イレース時間と所定の判定基準値とを比較する機能と、前記ブロックにおいて前記イレース時間が前記判定基準値を上回った場合は、当該ブロックに次回からアクセスする際に、前記フラッシュメモリの動作条件を所定の動作条件に変更してアクセスする機能と、を備えることを特徴とする不揮発性半導体記憶装置。メモリセルがアレイ状に配列されたメモリ領域を有するフラッシュメモリと前記フラッシュメモリの動作を制御する制御部とを有し、前記フラッシュメモリは、イレース対象となるブロック内のメモリセルのイレースが完了したときに、このイレースが完了したことを示すイレース完了情報を外部に出力する機能と、外部からの要求に応じて当該フラッシュメモリにおける動作条件を変更する機能と、を備え、前記制御部は、前記フラッシュメモリから出力される前記イレース完了情報をモニタすることにより、イレース対象となるブロックにおけるイレースの開始からイレースが完了するまでに要したイレース時間を計測する機能と、前記イレース時間と前記判定基準値とを比較する機能と、前記イレース対象となるブロックにおいてイレース時間が前記判定基準値を上回った場合に、当該ブロックのブロックアドレスを記憶するとともに、次回より当該ブロックにアクセスする際には、前記フラッシュメモリの動作条件を前記所定の動作条件に変更するように前記フラッシュメモリに要求する機能と、を備えることを特徴とする請求項1に記載の不揮発性半導体記憶装置。前記制御部は、前記フラッシュメモリ内の前記ブロックにおいて前記イレース時間が前記判定基準値を上回る毎に、前記ブロックに対する前記判定基準値を所定時間長くして更新するととともに、次に前記ブロックに対してアクセスする際、前記フラッシュメモリに対して異なる動作条件を設定する、ことを特徴とする請求項2に記載の不揮発性半導体記憶装置。イレース対象となるブロックにおけるイレース開始からイレースが完了するまでのイレース時間を計測し、このイレース時間と前記判定基準値とを比較するとともに、前記イレース時間が前記判定基準値を上回った場合に、当該ブロックに対する前記判定基準値の時間を延長して更新するイレース時間判定部と、前記イレース対象となるブロックにおいて前記イレース時間が前記判定基準値を上回った場合に、当該ブロックのブロックアドレスと、当該ブロックにおいて前記イレース時間が前記判定基準値を上回った回数である補正回数と、を対応付けて記憶するブロックアドレス記憶部と、前記補正回数と、この補正回数に応じて更新設定される前記判定基準値と、同じくこの補正回数に応じて前記フラッシュメモリに対して適用されるべき動作条件と、を対応付け保存する条件テーブルと、を備え、前記制御部は、フラッシュメモリ内のブロックに対してアクセスを開始する前に、前記ブロックアドレス記憶部と前記条件テーブルとを参照し、当該ブロックのブロックアドレスが前記ブロックアドレス記憶部に記憶されている場合は、当該ブロックの前記補正回数に応じた動作条件を前記条件テーブルから抽出し、この抽出した動作条件を前記フラッシュメモリに対して設定した後に、当該ブロックに対してアクセスを開始することを特徴とする請求項3に記載の不揮発性半導体記憶装置。前記アクセスする際に変更する動作条件は、ブロックに対してプログラム、プログラムベリファイ、リード、イレースのいずれか、または全部の処理を行う際の動作条件であることを特徴とする請求項1から請求項4のいずれか一項に記載の不揮発性半導体記憶装置。フラッシュメモリ内のブロックに対してイレース動作を行う際に、イレース開始から前記ブロック内のメモリセルのイレースが完了するまでのイレース時間を計測する手順と、前記イレース時間と所定の判定基準値とを比較する手順と、前記ブロックにおいてイレース時間が前記判定基準値を上回った場合は、次に当該ブロックに対してアクセスする際に、前記フラッシュメモリの動作条件を所定の動作条件に変更してアクセスする手順と、を含むことを特徴とする不揮発性半導体記憶装置における動作条件制御方法。NAND型フラッシュメモリは、プログラムおよび消去動作等のサイクリングCyclingを重ねるとメモリセルの酸化膜が劣化し、酸化膜中にチャージトラップが発生し、プログラムしたセルの閾値Vtの分布が広がる傾向がある。例えば、図10は、SLCSingleLevelCellの閾値Vtの分布を示す図であり、図10Aは、サイクリング前における閾値Vtの分布を示し、図10Bは、サイクリング後における閾値Vtの分布を示している。この図において、Vpgmvは、プログラムベリファイ時のワード線に印加される電圧を示し、Vreadは、リード時の非選択ワード線の電圧を示す。この図に示すように、サイクリングを繰り返すことにより、サイクリング後の閾値Vtの分布範囲が、サイクリング前と比較して広がる。このプログラムしたセルの閾値Vtの分布が広がると、次のような問題が起こる可能性がある。例えば、NAND型フラッシュメモリがSLCの場合に、オーバプログラミングOverProgrammingによるカラムリードColumnRead不良が発生する可能性があり、MLCMultipleLevelCellの場合は、複数の閾値Vtの各々が隣接ステートStateと重なることによるリード不良が発生することがある。これらはNAND型フラッシュメモリの信頼性に重大な問題となる。従来、このような問題を回避するため、例えば、ECCErrorCheckingandCorrection:エラー検出訂正機能の拡充、各ブロックのサイクリング回数プログラム及び消去動作等の実施回数を可能な限り平均化するためのシステムによる対処WareLeveling、または、NAND型フラッシュメモリ全体の平均サイクリング回数を管理し、この平均サイクリング回数に応じてNAND型フラッシュメモリの動作条件を変更する方法が行われている。しかしながら、ECCを拡充する場合は、ECCの情報を記憶するためのメモリ領域が必要となり、NAND型フラッシュメモリのチップ面積の増加を招く。また、データの読み書きにおいてECCを算出する処理が必要となるため、システム側にも負担がかかる。また、各ブロックのサイクリング回数を平均化する場合は、システム側に多数のレジスタサイクリング回数をブロックごとに保持するレジスタが必要になり、これもまた負担となる。また、サイクリング回数によりNAND型フラッシュメモリの動作条件を変更する場合は、NAND型フラッシュメモリ全体のサイクリング回数により動作条件が管理されるため、サイクリング回数が実際には少ないブロックに対しても新たな動作条件が適用されることになり、NAND型フラッシュメモリのパフォーマンスの低下につながるという欠点がある。本発明は、斯かる実情に鑑みなされたものであり、本発明の目的は、フラッシュメモリの個々のブロックごとにメモリセルの特性の劣化状態により、フラッシュメモリの動作条件を個々のブロックの劣化状態に応じて設定することができる、不揮発性半導体記憶装置、および不揮発性半導体記憶装置における動作条件制御方法を提供することにある。本発明は、上記課題を解決するためになされたものであり、本発明の不揮発性半導体記憶装置は、フラッシュメモリ内のブロックに対してイレース動作を行う際に、イレース開始から前記ブロック内のメモリセルのイレースが完了するまでのイレース時間を計測する機能と、前記イレース時間と所定の判定基準値とを比較する機能と、前記ブロックにおいてイレース時間が前記判定基準値を上回った場合は、次に当該ブロックに対してアクセスする際に、前記フラッシュメモリの動作条件を所定の動作条件に変更してアクセスする機能と、を備えることを特徴とする。本発明の不揮発性半導体記憶装置においては、イレース対象となるブロックにおけるイレース時間を判定計測し、このイレース時間が判定基準値を上回った場合は、次にそのブロックにアクセスする際には、フラッシュメモリの動作条件を所定の動作条件に変更する。これにより、フラッシュメモリの個々のブロックごとにメモリセルの特性の劣化状態を検出でき、この特性劣化に応じた動作条件を、個々のブロックごとにフラッシュメモリに対して設定することができる。このため、フラッシュメモリの信頼性の向上を図ることができる。以下、本発明の実施の形態を添付図面を参照して説明する。[概要]本実施形態の不揮発性半導体記憶装置においては、サイクリング回数ではなく、個々のブロックメモリセルアレイに対してアクセス例えば、プログラム等する際の単位となるブロックのイレース時間をモニタし、イレース時間が判定基準値を上回ったときのブロックアドレスを記憶し、そのブロックに次にアクセスする際に、NAND型フラッシュメモリの動作条件を変更する。すなわち、NAND型フラッシュメモリは、サイクリングを重ねることでメモリセルの酸化膜が劣化することにより、チャージトラップが発生し、このチャージトラップに電子が捕獲されることで、メモリセルのプログラム時間は早くなっていくプログラムしやすくなる。逆に、イレース時間は長くなるイレースしにくくなる。そこで、不揮発性半導体記憶装置では、イレース対象となるブロックにおいてイレース時間が判定基準値を上回ったとき、そのブロックアドレスを記憶し、次回よりそのブロックアドレスにアクセスするときには新しい所定の動作条件の適用をNAND型フラッシュメモリに要求する。上記動作条件とは、例えばプログラム/プログラムベリファイ/リード/イレースProgaram/ProgarmVerify/Read/Eraseの際の動作条件である。なお、イレース時間の判定基準値は、NAND型フラッシュメモリの動作条件を変更する度に、更新増加されるものである。[第1実施形態]不揮発性半導体記憶装置の構成図1は、本発明の第1実施形態に係わる不揮発性半導体記憶装置の構成を示す図である。図1に示す不揮発性半導体記憶装置1は、NAND型フラッシュメモリ本明細書では、単にフラッシュメモリとも呼ぶ20を有する不揮発性半導体記憶装置であり、本発明に直接関係する部分のみを示したものである。この図1に示すように、本実施形態の不揮発性半導体記憶装置1は、メモリセルがアレイ状に配列されたNAND型フラッシュメモリ20と、このフラッシュメモリ20を制御するコントローラ10と、を有して構成される。また、NAND型フラッシュメモリ20は、メモリセルがアレイ状に配列されたメモリセルアレイ21を有している。コントローラ10は、NAND型フラッシュメモリ20内のブロックフラッシュメモリ20内のメモリセルアレイ21へアクセスする際の単位となるブロックに対して、プログラムの実行指令等のコマンドを発行するとともに、フラッシュメモリ20における動作条件を設定するためのコマンド動作条件変更設定コマンドCMDを発行する。NAND型フラッシュメモリ20は、コントローラ10から入力したコマンドCMDに含まれる動作条件の変更設定情報に従い、例えば、プログラム電圧や、リード電圧等の動作条件を設定する。また、NAND型フラッシュメモリ20は、後述するフラグF_ERSイレース完了情報の信号をコントローラ10に出力する。コントローラ10は、フラッシュメモリ20から入力したフラグF_ERSを基に、イレース時間tERS判定部13により、イレース対象となるブロックにおけるイレース開始からフラグF_ERSが出力されるまでの時間tERSを計測するとともに、時間tERSが所定の判定基準値例えば、3msを上回ったか否かを判定する。ブロックアドレス記憶部12は、イレース時間判定部13により、イレース対象となるブロックにおける時間tERSが所定の判定基準値例えば、3msを上回ったと判定された場合に、当該ブロックのブロックアドレスと、当該ブロックにおいて時間tERSを上回った回数とを記憶する。上記構成の不揮発性半導体記憶装置1において、NAND型フラッシュメモリ20内のブロックにアクセスする場合、コントローラ10は、最初に、ブロックアドレス記憶部12と、条件テーブル11とを参照する。なお、条件テーブル11には、後述するように、イレース時間tERSの判定基準値と、イレース時間tERSが判定基準値を上回った回数補正回数と、この上回った回数に対応して次回からの動作でそのブロックに適用されるべきフラッシュメモリ20の動作条件と、が対応付けられて記憶されている図6を参照。そして、ブロックアドレス記憶部12に当該ブロックのブロックアドレスが記憶されている場合に、コントローラ10は、その回数時間tERSが判定基準値を上回った回数およびそれに対応する動作条件を条件テーブル11から読み出す。コントローラ10は、この条件テーブル11から読み出した動作条件をNAND型フラッシュメモリ20に対して設定し、その後に、所望の動作リード/プログラム/イレースを行う。NAND型フラッシュメモリ20は、コントローラ10から要求された動作条件変更設定指令動作条件変更設定コマンドCMDに応じて動作条件を変更できる機能を備える。動作条件の変更例としては、例えば、フラッシュメモリ20は、プログラムストレスProgramstressの開始電圧Vipgmを変更する下げる。また、例えば、フラッシュメモリ20は、メモリセルのゲート電圧を一定電圧Vstep上昇させながらプログラムミングを行う増加型パルスプログラムIncrementalStepPulse-Program:ISPPサイクルにおける電圧ステップ幅Vstepを変更する小さくする。これにより、フラッシュメモリ20において、プログラム速度を抑え、過書き込みオーバプログラミングを防止する。或いは、フラッシュメモリ20は、リード時の非選択ワード線の電圧Vreadを変更する高くする。これにより、フラッシュメモリ20は、メモリセルに対して多少過書き込みが発生しても、メモリセルからデータを読み出す際に、データを正常に読み出せるようにマージン余裕度を持つことができる。或いは、フラッシュメモリ20は、プログラムベリファイ時の選択ワード線の電圧Vselを変更する高くする。メモリセルはサイクリングを重ねるとプログラムしやすくなるが同時に電荷保持特性も劣化するので、これに対して、フラッシュメモリ20は、プログラムベリファイ時の選択ワード線の電圧Vselを変更高くするすることにより、データを正常に読み出せるようにマージンを持つことができる。図2は、NAND型フラッシュメモリ20の構成を示す図であり、本発明に関係する部分を示したものである。この図2に示すように、NAND型フラッシュメモリ20は、メモリセルアレイ21と、ページバッファデコーダ22Aを備えるページバッファ22と、ロウデコーダ23とを有する。また、NAND型フラッシュメモリ20は、このNAND型フラッシュメモリ20の全体の動作を統括して制御するメモリ制御回路31と、動作条件変更設定部32と、出力データバッファ33と、入力データバッファ34と、フラグ発生部35と、イレース完了検出部36と、動作電圧コントローラ37と、を有している。上記構成のNAND型フラッシュメモリ20において、メモリセルアレイ21は、図3に示すブロックを複数ブロック備えている。各ブロックは、図3に示すように、N1本のビット線BL0~BLNビット線BLで総称と、n1本のワード線WL0~WLnワード線WLで総称と、共通ソース線CSLと、各ビット線BLと共通ソース線CSLとの間にそれぞれ接続されたN1個のメモリストリングST0~STNメモリストリングSTで総称と、を備える。各メモリストリングSTは、互いに直列接続されたn1個のフローティングゲート構造の電気的書き換え可能な不揮発性のメモリセルMC0~MCnを備え、ドレイン側のメモリセルMCnは選択ゲートトランジスタSS1を介して対応するビット線BLに接続され、ソース側のメモリセルMC0は選択ゲートトランジスタGS1を介して共通ソース線CSLに接続される。また、同一行のメモリセルの制御ゲートは、共通のワード線WLに接続されている。図3に示すブロックにおいて、メモリセルの消去は、例えば、半導体基板に高電圧を印加し、ワード線WL0~WLnに0Vを印加することにより行われる。これにより、例えばポリシリコンなどからなる電荷蓄積層であるフローティングゲートより電子を引き抜いて、メモリセルMCの閾値電圧を消去閾値電圧VtL例えば、-1Vに設定する。一方、書き込みプログラムにおいては、例えば、ソース及びドレインに0Vを与え、制御ゲート選択したワード線WLに高電圧を印加することにより、フローティングゲートに電子を注入し、閾値電圧を上昇させて書込閾値電圧VtHに設定する。そして、メモリセルMC0~MCnの閾値電圧が閾値電圧VtLの場合、当該メモリセルのデータ値を1とし、閾値電圧が閾値電圧VtHの場合、当該メモリセルのデータ値を0とする。また、メモリセルからデータを読み出すときには、全てのビット線BLを所定の電圧でプリチャージした後に、閾値VtLとVtH間の読み出し電圧を、読み出し対象のメモリセルMCに共通に接続されたワード線WLを介して、選択メモリセルの各制御ゲートに印加する。また、高電圧を、上記選択メモリセル以外のメモリセルMCおよび選択トランジスタSS1,GS1の各制御ゲートに印加して、上記選択メモリセル以外のメモリセルMCならびに選択ゲートトランジスタSS1,GS1を導通させる。従って、選択メモリセルのデータ値が1のときには、当該選択メモリセルにセル電流が流れる一方、選択メモリセルのデータ値が0のときには、当該選択メモリセルにセル電流が流れないので、セル電流が流れるか否かに基づいて、各選択メモリセルに書き込まれているデータを読み出すことができる。また、図2に示すNAND型フラッシュメモリ20において、動作条件変更設定部32は、コントローラ10から入力したコマンド動作条件変更設定コマンドCMDが指示する動作条件に従い、NAND型フラッシュメモリ20における動作条件を設定する。また、出力データバッファ33は、メモリセルアレイ21から読み出したデータの外部出力用のバッファ回路であり、外部装置との接続線となるデータ入出線I/Osにデータを出力する。入力データバッファ34は、同じくデータ入出線I/Osに接続され、外部装置からのデータの入力、アドレス信号の入力、及び動作制御のコマンド等の入力に使用されるバッファ回路である。イレース完了検出部36は、イレース対象となるブロックにおけるイレース動作において、このブロック内の全てのメモリセルがイレースされた場合に、このブロックのイレースが完了したことを示す情報イレース完了情報をフラグ発生部35に出力する。フラグ発生部35は、イレース完了検出部36からイレース完了情報が入力された場合に、イレース対象となるブロックにおいてイレースが完了したことを示すフラグF_ERSを生成して、コントローラ10に出力する。動作電圧コントローラ37は、データ書き換えプログラム、消去イレース、読み出しリード等の動作時に用いる昇圧された高電圧や中間電圧を発生する。この動作電圧コントローラ37で生成された電圧信号は、信号Vread、Vpgm、Vers等としてロウデコーダ23とページバッファ22に出力される。この動作電圧コントローラ37における電圧信号の発生動作は、メモリセルMCからのデータの読み出しリード、書き換えプログラム及び消去イレース動作等に応じて、メモリ制御回路31および動作条件変更設定部32から出力される制御指令に基づいて行われる。[本実施形態の不揮発性半導体記憶装置の動作説明]上述したように、NAND型フラッシュメモリ20は、サイクリングを重ねることでメモリセルの酸化膜にチャージトラップが発生し、メモリセルのプログラム時間は早くなっていくプログラムしやすくなる。一方で、イレース時間は長くなっていくイレースしにくくなる。そこで、不揮発性半導体記憶装置1では、イレース対象となるブロックにおいてイレース時間tERSを計測し、このイレース時間tERSが判定基準値を上回ったとき、そのブロックアドレスを記憶し、次回よりそのブロックアドレスにアクセスするときには新しい動作条件を適用するようにNAND型フラッシュメモリ20に要求する。上記動作条件とは、例えばプログラム/プログラムベリファイ/リード/イレースProgaram/ProgarmVerify/Read/Eraseの際の動作条件である。なお、イレース時間tERSは、イレース対象となるブロックにおけるイレース開始からフラグF_ERSが出力されるまでの時間で定義されるものである。図4は、サイクリング回数に対するプログラム時間tPROGとイレース時間tERSの変化特性を示す図である。この図4では、横軸にサイクリング回数logスケールを示し、縦軸に時間を示している。なお、縦軸に示す時間は、tPROGとtERSのそれぞれの特性曲線に応じたA.U任意単位である。この図4に示すように、サイクリング回数0からN1の間では、プログラム時間tPROGとイレース時間tERSのそれぞれが、ほぼ一定で推移する。そして、サイクリング回数N1以降、フラッシュメモリ20は、サイクリングを重ねることでメモリセルの酸化膜にチャージトラップが発生し、メモリセルのプログラム時間tPROGは短くなっていくプログラムしやすくなる。また、逆にイレース時間tERSは長くなっていくイレースしにくくなる。そして、時間tERSが長くなり、判定基準値基準値1を上回ったときサイクリング回数N2のときに、コントローラ10は、フラッシュメモリ20にコマンドCMDを発行し、フラッシュメモリ20における動作条件を変更する。なお、基準値2については、次の図5で説明する。図5は、フラッシュメモリにおける動作条件の変更とプログラム時間tPROGの変化を示す図である。この図5では、図4と同様に、横軸にサイクリング回数logスケール、縦軸に時間A.U.を示している。この図5に示すように、サイクリング回数0からN1の間では、プログラム時間tPROGとイレース時間tERSのそれぞれが、ほぼ一定で推移する。そして、サイクリング回数N1以降、フラッシュメモリ20において、サイクリングを重ねることでメモリセルの酸化膜にチャージトラップが発生し、メモリセルのプログラム時間tPROGは短くなっていくプログラムしやすくなる。また、逆にイレース時間tERSは長くなっていく。そして、サイクリング回数N2において、時間tERSが長くなり、判定基準値基準値1を上回ったときに、コントローラ10は、フラッシュメモリ20にコマンドCMDを発行し、フラッシュメモリ20における動作条件を変更する。また、コントローラ10は、判定基準値を基準値1から基準値2基準値2>基準値1に更新する。そして、フラッシュメモリ20における動作条件を変更することにより、プログラム時間tPROGは、一旦、元の時間サイクリング回数N1以下のtPROGの時間まで復帰する。サイクリング回数N2において動作条件を変更した後、さらにサイクリング回数を重ねることにより、メモリセルのプログラム時間tPROGは次第に短くなり、イレース時間tERSはさらに長くなっていく。そして、サイクリング回数N3において、時間tERSが長くなり、判定基準値基準値2を上回ったときに、コントローラ10は、フラッシュメモリ20にコマンドCMDを発行し、フラッシュメモリ20における動作条件を再び変更する。そして、フラッシュメモリ20における動作条件を変更することにより、プログラム時間tPROGは、元の時間に復帰する。このように、コントローラ10は、NAND型フラッシュメモリ20から出力されるフラグF_ERSをモニタして、イレース時間tERSが判定基準値更新される判定基準値を超えるごとにNAND型フラッシュメモリ20における動作条件を変更する。上記フラッシュメモリ20おける動作条件を変更するために、コントローラ10内の条件テーブル11には、時間tERSの判定基準値と、イレース時間tERSが判定基準値を上回った回数補正回数と、この上回った回数に対応する次回からの動作でそのブロックに適用されるべきフラッシュメモリ20の動作条件と、が対応付けられて記憶されている。図6は、条件テーブルの一例を示す図である。この図6に示す表には、判定基準値と、補正回数イレース時間tERSが判定基準値を上回った回数と、この補正回数に対応するNAND型フラッシュメモリ20の動作条件リード時、プログラム時、ベリファイプログラム時、およびイレース時における動作条件が示されている。なお、この表において、リード時の電圧Vreadは、リード時の非選択ワード線の初期電圧を示し、プログラム時の電圧Vipgmは、プログラム時の初期電圧を示している。また、プログラムベリファイ時の電圧Vpassは、プログラムベリファイ時の非選択ワード線の初期電圧を示し、電圧Vselは、選択ワード線の初期電圧を示している。また、イレース時の電圧Versは、メモリセルのイレース時の消去電圧初期電圧を示している。この図6に示すように、イレース時間tERSが1番目の判定基準時間3msよりも長くなった時図5に示すサイクリング回数N2のときに、1回目の動作条件の補正が行われる。この補正1回目では、リード時の非選択ワード線の電圧Vreadを初期電圧Vreadから0.1V増加させてVread1とするVread1=Vread0.1V。これは、フラッシュメモリの酸化膜が劣化することにより、プログラム速度が速くなりプログラム電圧が低下し、メモリセルがオーバプログラミング閾値Vtが上昇されている可能性があるため、非選択ワード線の電圧Vreadを上昇させて対応するものである。また、この補正1回目では、プログラム時の初期電圧Vipgmを初期電圧Vipgmから1.0V減少させてVipgm1Vipgm1=Vipgm-1.0Vとする。これは、フラッシュメモリの酸化膜が劣化することにより、プログラム速度が速くなり、メモリセルがオーバプログラミングされることを防ぐために、プログラム電圧Vipgmを低下させて対応するものである。また、補正1回目では、増加型パルスプログラムISPPサイクルにおけるステップ電圧Vstep1を、初期電圧VstepのままとするVstep1=Vstep。なお、増加型パルスプログラムISPPは、メモリセルのゲートに印加する電圧をステップ状に増加させて書き込みを行う方式であり、NAND型フラッシュメモリ20において、プログラム電圧をループ毎に一定値ずつ増加させて、所望のメモリセルへのデータの書き込みを行うものである。また、補正1回目では、プログラムベリァイ時の非選択ワード線の電圧Vpassを、初期電圧Vpassから0.1V増加させてVpass1Vpass1=Vpass0.1Vとする。これは、フラッシュメモリの酸化膜が劣化することにより、閾値Vtが低下することがあるため、逆に、ベリファイ時における非選択ワード線の電圧Vpassを上昇させて対応するものである。また、プログラムベリァイ時の電圧Vselを、初期電圧Vselから0.1V増加させてVsel1Vsel1=Vsel0.1Vとし、イレース時の電圧Vers1は初期電圧VersのままとするVers1=Vers。なお、この例では、イレース時の電圧Vers1を初期電圧Versのままにしているが、メモリセルがオーバプログラミングされている可能性を考慮して増加させるようにしてもよい。次に、イレース時間tERSが2番目の判定基準値4msよりも長く短くなった時図5に示すサイクリング回数N3のときに、2回目の動作条件の補正が行われる。この補正2回目では、リード時の非選択ワード線の電圧Vreadを、初期電圧Vreadから0.2V増加させてVread2Vread2=Vread0.2Vとする。また、プログラム電圧Vipgmを、初期電圧Vipgmから-1.5V減少させてVipgm2Vipgm2=Vipgm-1.5Vとする。また、ISPPサイクルにおけるステップ電圧Vstepを、初期電圧Vstepから0.1V減少させてVstep2Vstep2=Vstep-0.1Vとする。また、補正2回目では、プログラムベリァイ時の非選択ワード線の電圧Vpassを、初期電圧Vpassから0.2V増加させてVpass2Vpass2=Vpass0.2Vとする。また、プログラムベリァイ時の電圧Vselを、初期電圧Vselから0.1V増加させてVsel2Vsel2=Vsel0.1Vとする。なお、イレース時の電圧Vers2は初期電圧VersのままとするVers2=Vers。同様にして、コントローラ10では、時間tERSが判定基準値5ms、を上回ったことを検出するごとに、3回目、4回目、と順番に補正を繰り返す。上述のように、NAND型フラッシュメモリ20を使用する不揮発性半導体記憶装置1は、フラッシュメモリ20からフラグF_ERSが出力される時間tERSを判定し、時間tERSが判定基準値を上回った場合、コントローラ10は、判定基準値を所定の値に更新長くするとともに、そのブロックアドレス及びイレース時間tERSが判定基準値を上回った回数補正回数をブロックアドレス記憶部12に記憶する初回目ならば1、2回目ならば2、3回目ならば3、。そして、不揮発性半導体記憶装置1のコントローラ10は、次にそのブロックにアクセスする場合、条件テーブル11に記憶している補正回数及びそれに対応する動作条件を読み出し、その読み出した動作条件をまずNAND型フラッシュメモリ20に対して設定し、その後に、所望の動作リード/プログラム/イレースを行う。なお、図6に示す条件テーブルにおける動作条件の設定値は、例えば、実験データにより決定することができる。また、図6に示す条件テーブル11は、一例を示すものであって、不揮発性半導体記憶装置の種類や構成に応じて、その設定値は、変更される得るものである。また、あるブロックにおける補正回数が増大特性劣化が進行した場合は、当該ブロックを使用しないようにすることができる。これにより、フラッシュメモリ20の寿命を延ばすとともに、フラッシュメモリ20における信頼性の向上を図ることができる。以上、説明したように、本実施形態の不揮発性半導体記憶装置においては、サイクリング回数ではなく、個々のブロックのイレース時間tERSをモニタし、イレース時間tERSが判定基準値を上回ったときに、当該ブロックアドレスを記憶してそのブロックに対してのみ動作条件を変更する。すなわち、NAND型フラッシュメモリ20は、サイクリングを重ねることでメモリセルの酸化膜にチャージトラップが発生し、メモリセルのプログラム時間は早くなっていくプログラムしやすくなる。逆に、イレース時間は長くなるイレースしにくくなる。そこで、不揮発性半導体記憶装置1では、イレース対象となるブロックにおいてイレース時間が判定基準値を上回ったとき、そのブロックアドレス及びそのブロックに次回から適用すべき動作条件を記憶し、次回よりそのブロックアドレスにアクセスするときには新しい動作条件適用をNAND型フラッシュメモリ20に指示する。このように、本実施形態の不揮発性半導体記憶装置1においては、NAND型フラッシュメモリ20上での個々のブロックのサイクリング回数を記憶しておく必要がないのでレジスタ領域が少なくてすむ。また、個々のブロックごとにメモリセルの特性の劣化状態の管理することができるので、平均のサイクリング回数を利用してNAND型フラッシュメモリ20の動作条件を変更する場合に比べて、NAND型フラッシュメモリ20の全体の特性劣化を招くことがなく、NAND型フラッシュメモリ20の信頼性の向上を図ることができる。[第2実施形態]次に、本発明の第2実施形態として、第1実施形態におけるNAND型フラッシュメモリ20がフラグF_ERSをコントローラ10に出力する方法に替えて、フラッシュメモリ20が判定基準値更新される判定基準値に応じたフラグ値をコントローラ10に出力する例について説明する。これにより、コントローラ10は、イレース時間を判定計測する必要がなくなり、コントローラ10における制御が簡単になる。図7は、本発明の第2の実施形態に係わる不揮発性半導体記憶装置1Aの構成を示す図である。図7に示す不揮発性半導体記憶装置1Aは、図1に示す不揮発性半導体記憶装置1と比較して、図1に示すコントローラ10内のイレース時間tERS13を省略した点と、図1に示す条件テーブル11とブロックアドレス記憶部12とを図7に示す条件テーブル11Aとブロックアドレス記憶部12Aに変更した点が異なる。また、図1に示すNAND型フラッシュメモリ20からフラグF_ERSを出力するのに替えて、図7に示すNAND型フラッシュメモリ20Aから、フラグ値RnBを出力するように変更した点が異なる。他の構成は、図1に示す不揮発性半導体記憶装置1と同様である。また、図8は、本発明の第2実施形態に係わるNAND型フラッシュメモリ20Aの構成を示す図である。図8に示すNAND型フラッシュメモリ20Aは、図2に示すNAND型フラッシュメモリ20と比較して、図2に示すフラグ発生部35を、図8に示すフラグ値生成部35Aに変更した点が異なる。すなわち、図2に示す第1実施形態のNAND型フラッシュメモリ20においては、イレース対象となるブロックにおいてイレースが完了した場合に、フラグ発生部35が、イレースが完了したことを示すフラグF_ERSを生成してコントローラ10に出力するように構成されている。一方、図8に示すNAND型フラッシュメモリ20Aにおいては、イレース対象となるブロックにおいてイレースが完了した場合に、フラグ値生成部35Aは、イレース時間tERS応じたフラグ値RnBを生成してコントローラ10Aに出力するように構成されている。このフラグ値生成部35Aは、イレース完了検出部36からイレース完了情報を受け取ると、このイレース完了情報を基に、当該ブロックにおけるイレース時間tERSを判定計測する。また、このフラグ値生成部35Aは、複数の判定基準値判定基準値1,判定基準値2>判定基準値1,判定基準値3>判定基準値2,,判定基準値nを予め保持しており、判定計測したイレース時間tERSを、それぞれの判定基準値と比較し、その比較結果を基にフラグ値RnBを生成する。例えば、フラグ値生成部35Aは、イレース時間tERSが判定基準値1よりも大きく判定基準値2よりも小さい場合判定基準値1<tERS<判定基準値2には、フラグ値01を生成してコントローラ10Aに出力する。また、フラグ値生成部35Aは、イレース時間tERSが判定基準値2よりも大きく判定基準値3よりも小さい場合判定基準値2<tERS<判定基準値3には、フラグ値02を生成して出力する。このように、フラグ値生成部35Aは、イレース時間tERSが判定基準値1を超える場合に、その判定基準値の大きさに応じたフラグ値を生成してコントローラ10Aに出力する。コントローラ10Aは、イレース対象となるブロックに対してイレースを開始した後にフラッシュメモリ20からフラグ値RnBを受け取ると、当該ブロックのブロックアドレスと、フラグ値RnBとを対応付けてブロックアドレス記憶部12Aに記憶する。また、コントローラ10Aは、図9に示す条件テーブル11Aを備えている。この図9に示す条件テーブル11Aは、図6に示す条件テーブル11と比較して、図6に示す表中の補正回数1,2、3,,nを、図9に示すフラグ値01,02,03,,FFに変更した点が異なる。他の項目については図6と同様である。この条件テーブル11Aには、イレース時間tERSと、フラグ値RnBと、フラグ値RnBに応じたフラッシュメモリ20Aの動作条件と、が対応付けされて記憶されている。そして、NAND型フラッシュメモリ20A内のブロックに対してアクセスを開始する場合に、コントローラ10Aは、まずブロックアドレス記憶部12Aを参照し、当該ブロックのブロックアドレスがブロックアドレス記憶部12Aに記憶されているか否かを判定する。コントローラ10Aは、アクセスしようとするブロックのブロックアドレスがブロックアドレス記憶部12Aに記憶されている場合に、このブロックアドレスに対応して記憶されているフラグ値RnBを読み出し、このフラグ値RnBを基に条件テーブル11Aを参照して、フラッシュメモリ20Aに適用すべき動作条件を読み出す。コントローラ10Aは、条件テーブル11Aから読み出した動作条件を、このブロックに対して適用するようにフラッシュメモリ20Aに要求する。そして、コントローラ10Aは、要求した動作条件がフラッシュメモリ20Aに設定された後に、フラッシュメモリ20Aのブロックへのアクセスを開始する。このように、第2実施形態の不揮発性半導体記憶装置1Aでは、フラッシュメモリ20Aがイレース時間tERSと判定基準値複数の判定基準値を比較し、その比較結果をフラグ値RnBとしてコントローラ10Aに出力するので、これにより、コントローラ10側でイレース時間tERSの判定を行う必要がなくなり、また、イレース時間tERSと判定基準値との比較を行う必要もなくなり、コントローラ10Aにおける制御が簡単化される。以上本発明の実施形態について説明したが、ここで、本発明と上記実施形態の対応について補足して説明しておく。上記実施形態において、本発明における不揮発性半導体記憶装置は、図1に示す不揮発性半導体記憶装置1が対応し、本発明におけるフラッシュメモリは、NAND型フラッシュメモリ単にフラッシュメモリとも呼ぶ20が対応する。また、本発明における制御部は、図1に示すコントローラ10が対応し、本発明における条件テーブルは、条件テーブル11が対応し、本発明におけるブロックアドレス記憶部は、ブロックアドレス記憶部12が対応し、本発明におけるイレース時間判定部は、イレース時間判定部13が対応する。1そして、上記実施形態において、不揮発性半導体記憶装置1は、フラッシュメモリ20内のブロックに対してイレース動作を行う際に、イレース開始からブロック内のメモリセルのイレースが完了するまでのイレース時間tERSを計測する機能と、イレース時間tERSと所定の判定基準値とを比較する機能と、上記ブロックにおいてイレース時間tERSが判定基準値を上回った場合は、次に当該ブロックに対してアクセスする際に、フラッシュメモリ20の動作条件を所定の動作条件に変更してアクセスする機能と、を備える。このような構成の不揮発性半導体記憶装置1では、イレース対象となるブロックにおけるイレース時間tERSを判定計測し、このイレース時間tERSが判定基準値を上回ったときに、当該ブロックのブロックアドレスを記憶しておき、次にそのブロックにアクセスする際には、フラッシュメモリ20の動作条件を所定の動作条件に変更する。これにより、フラッシュメモリ内の個々のブロックごとにメモリセルの特性劣化状態を検出でき、この特性劣化に応じた動作条件を個々のブロックごとに、フラッシュメモリ20に対して設定することができる。また、メモリセルが劣化していないブロックに対しては通常の動作条件を設定できる。さらには、劣化の程度が大きい劣化が進んだブロックを使用しないようにすることもできる。このため、フラッシュメモリ20の全体の特性劣化を招くことがなく、フラッシュメモリの寿命を延ばすとともに、フラッシュメモリ20の信頼性の向上を図ることができる。2また、上記実施形態において、不揮発性半導体記憶装置1は、メモリセルがアレイ状に配列されたメモリ領域を有するフラッシュメモリ20とフラッシュメモリ20の動作を制御する制御部コントローラ10とを有し、フラッシュメモリ20は、イレース対象となるブロック内のメモリセルのイレースが完了したときに、このイレースが完了したことを示すイレース完了情報フラグF_ERSを外部コントローラ10に出力する機能と、外部コントローラ10からの要求に応じて当該フラッシュメモリ20における動作条件を変更する機能と、を備え、制御部コントローラ10は、フラッシュメモリ20から出力されるイレース完了情報フラグF_ERSをモニタすることにより、イレース対象となるブロックにおけるイレースの開始からイレースが完了するまでに要したイレース時間tERSを判定する機能と、イレース時間tERSと判定基準値とを比較する機能と、上記イレース対象となるブロックにおいてイレース時間tERSが判定基準値を上回った場合に、当該ブロックのブロックアドレスを記憶するとともに、次回より当該ブロックにアクセスする際には、フラッシュメモリ20の動作条件を所定の動作条件に変更するようにフラッシュメモリ20に要求する機能と、を備える。このような構成の不揮発性半導体記憶装置1では、フラッシュメモリ20は、イレース対象となるブロック内のメモリセルのイレースが完了したときに外部にイレース完了情報フラグF_ERSを出力する。また、フラッシュメモリ20は、外部コントローラ10からの要求に応じて動作条件を変更することができる。制御部コントローラ10では、フラッシュメモリ20から出力されるイレース完了情報フラグF_ERSをモニタして、イレース時間tERSイレース開始からフラグF_ERSされるまでの時間を判定する。そして、制御部コントローラ10は、時間tERSが判定基準値上回ったとき、そのブロックアドレス及びそのブロックに次回から適用すべき動作条件を記憶し、次回よりそのブロックにアクセスするときには新しい動作条件を適用するようにフラッシュメモリ20に要求する。上記動作条件とは、例えばプログラム/プログラムベリファイ/リード/イレースProgaram/ProgarmVerify/Read/Eraseの際の動作条件である。これにより、フラッシュメモリにおける個々のブロックのサイクリング回数を記憶することなく、個々のブロックごとにメモリセルの特性の劣化を検出し、フラッシュメモリの動作条件を個々のブロックの劣化状態に応じて設定することができる。このため、フラッシュメモリの寿命を延ばすとともに、フラッシュメモリの信頼性の向上を図ることができる。3また、上記実施形態において、前記制御部コントローラ10は、フラッシュメモリ20内のブロックにおいてイレース時間tERSが判定基準値を上回る毎に、ブロックに対する判定基準値を所定時間長くして更新するととともに、次にブロックに対してアクセスする際、フラッシュメモリ20に対して異なる動作条件を設定する。このような構成の不揮発性半導体記憶装置1では、ある1のブロックにおいて、イレース時間tERSが判定基準値を上回った場合に、判定基準値の時間を延長して更新するとともに、この1のブロックに対するフラッシュメモリ20の動作条件を変更する。そして、判定基準値を更新した後に、当該1のブロックにおいてレース時間tERSが判定基準値を再び上回るようになった場合は、当該1のブロックに対する判定基準値をさらに延長して更新するとともに、フラッシュメモリ20の動作条件を再び延長して更新する。以降、当該1のブロックにおいてイレース時間tERSが判定基準値を上回るごとに、判定基準値を延長して更新するとともに、この上回った回数に応じて予め設定保持された動作条件をフラッシュメモリ20に対して設定する。これにより、あるブロックにおいて、メモリセルの特性劣化が進行する場合には、このブロックに対して、メモリセルの特性劣化の状態に応じた動作条件を設定することができる。このため、フラッシュメモリの信頼性の向上を図ることができる。4また、上記実施形態において、不揮発性半導体記憶装置1は、イレース対象となるブロックにおけるイレース開始からイレースが完了するまでのイレース時間tERSを判定し、このイレース時間tERSと判定基準値とを比較するとともに、イレース時間tERSが判定基準値を上回った場合に、当該ブロックに対する判定基準値の時間を延長して更新するイレース時間判定部13と、イレース対象となるブロックにおいてイレース時間tERSが判定基準値を上回った場合に、当該ブロックのブロックアドレスと、当該ブロックにおいてイレース時間tERSが判定基準値を上回った回数である補正回数と、を対応付けて記憶するブロックアドレス記憶部12と、この補正回数と、この補正回数に応じて更新設定される判定基準値と、同じくこの補正回数に応じてフラッシュメモリ20に対して適用されるべき動作条件と、を対応付け保存する条件テーブル11と、を備え、制御部コントローラ10は、フラッシュメモリ20内のブロックに対してアクセスを開始する前に、ブロックアドレス記憶部12と条件テーブル11とを参照し、当該ブロックのブロックアドレスがブロックアドレス記憶部12に記憶されている場合は、当該ブロックの補正回数に応じた動作条件を条件テーブル11から抽出し、この抽出した動作条件をフラッシュメモリ20に対して設定した後に、当該ブロックに対してアクセスを開始する。このような構成の不揮発性半導体記憶装置1では、イレース時間判定部13により、イレース対象となるブロックにおけるイレース開始からイレース完了情報フラグF_ERSが出力されるまでのイレース時間tERSを判定計測するとともに、該イレース時間tERSを判定基準値と比較する。また、イレース時間判定部13は、イレース時間tERSが判定基準値を上回ったブロックに対して、判定基準値の時間を延長して更新する。また、ブロックアドレス記憶部12は、イレース時間tERSが判定基準値を上回ったブロックのブロックアドレスを、当該ブロックにおいてイレース時間tERSが判定基準値を上回った回数補正回数とともに記憶する。条件テーブル11は、上記補正回数と、この補正回数に応じて更新設定される判定基準値と、同じくこの補正回数に応じてフラッシュメモリ20に対して適用されるべき動作条件と、を対応付け保存する。そして、制御部コントローラ10は、フラッシュメモリ20内のブロックにアクセスを開始する前に、ブロックアドレス記憶部12と条件テーブル11とを参照し、当該ブロックのブロックアドレスがブロックアドレス記憶部12に記憶されている場合は、当該ブロックの補正回数に応じた動作条件を抽出し、この抽出した動作条件をフラッシュメモリ20に対して設定した後に、当該ブロックに対するアクセスを開始する。これにより、あるブロックにおいてメモリセルの特性が劣化した場合は、このブロックのブロックアドレスを保存するとともに、このブロック内のメモリセルの特性劣化に応じた動作条件をフラッシュメモリ20に対して設定することができる。5また、上記実施形態において、アクセスする際に変更する動作条件は、フラッシュメモリ20のブロックに対してプログラム、プログラムベリファイ、リード、イレースのいずれか、または全部の処理を行う際の動作条件であるこれにより、あるブロックにおいて、メモリセルの特性が劣化した場合には、このメモリセルの劣化状態に応じて、プログラム時、プログラムベリファイ時、リード時、およびイレース時の動作条件例えば、プログラム電圧、リード電圧、ベリファイ電圧等の電圧条件等を適切に設定することができる。以上、本発明の実施の形態について説明したが、本発明の不揮発性半導体記憶装置は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。例えば、上述した実施形態では、フラッシュメモリがNAND型フラッシュメモリの例を示したが、フラッシュメモリは、NOR型のフラッシュメモリであってもよい。また、本発明は、上述した不揮発性半導体記憶装置に限らず、フラッシュメモリを内蔵する種々のシステムに効果的に適用できるものである。"