"遷移期間に出力ノードのレベルを遷移可能にし、前記遷移期間以外の期間に前記出力ノードのレベルを保持させるフリップフロップであって、プリチャージノードの充放電を行う第1の充電部及び放電部と、前記出力ノードの充放電を行って前記プリチャージノードの状態に応じた正相出力又は反転出力を前記出力ノードに出力させる第2の充電部及び放電部と、を有し、入力信号に基づいて前記第1の放電部が制御されて前記プリチャージノードの状態が決定することで、前記出力ノードの正相出力又は反転出力の状態を決定するフリップフロップを備えた半導体集積回路装置であって、前記第1の放電部の経路途中のノードを前記遷移期間の前の期間に放電させるよう構成された制御部を具備し、前記フリップフロップは、前記遷移期間以外の期間に前記出力ノードのレベルを保持させる状態保持回路と、前記遷移期間に、前記状態保持回路の保持動作を停止させる保持動作停止部とを有する半導体集積回路装置。入力信号に基づき、パルス信号を出力するパルスジェネレータと、前記パルス信号に基づいて出力信号を出力するラッチ回路とを有する半導体集積回路装置であって、前記パルスジェネレータは、前記パルス信号の出力端となる第1のノードを充電すると共に放電するための第1の充放電経路と、前記第1の充放電経路に接続され、前記第1のノードをプリチャージするための第1の充電手段と、前記第1の充放電経路の放電経路上の第2のノードと前記第1のノードとの間に設けられ、前記入力信号に基づいて前記第1の充放電経路の放電経路の導通及び非導通を制御する第1のスイッチング手段と、前記第2のノードと基準電位ノードとの間に設けられ、前記入力信号の取り込み期間よりも前の期間にオンし、前記第2のノードに蓄積された電荷を前記基準電位ノードに放電させると共に、前記入力信号の取り込み期間にオンし、前記第1のノードのディスチャージを許可する第3のスイッチング手段と、を有し、前記ラッチ回路は、前記第1の充放電経路の放電経路の一部と共通の放電経路を一部に有する第2の充放電経路と、前記第2の充放電経路に接続され、前記パルス信号に基づいて前記出力信号の出力端となる第3のノードをチャージする第2の充電手段と、前記第3のノードと前記第2のノードとの間に設けられ、前記入力信号に基づいて前記第2の充放電経路の放電経路の導通及び非導通を制御する第4のスイッチング手段と、を有し、前記入力信号の取り込み期間以外の期間に前記第3のノードのレベルを保持させる状態保持回路と、前記入力信号の取り込み期間に、前記状態保持回路の保持動作を停止させる保持動作停止部とを有する半導体集積回路装置。本発明の実施形態は、従来に比べて高速に動作する半導体集積回路装置を提供することを目的とする。実施形態の半導体集積回路装置は、遷移期間に出力ノードのレベルを遷移可能にし、前記遷移期間以外の期間に前記出力ノードのレベルを保持させるフリップフロップであって、プリチャージノードの充放電を行う第1の充電部及び放電部と、前記出力ノードの充放電を行って前記プリチャージノードの状態に応じた正相出力又は反転出力を前記出力ノードに出力させる第2の充電部及び放電部と、を有し、入力信号に基づいて前記第1の放電部が制御されて前記プリチャージノードの状態が決定することで、前記出力ノードの正相出力又は反転出力の状態を決定するフリップフロップを備えた半導体集積回路装置であって、前記第1の放電部の経路途中のノードを前記遷移期間の前の期間に放電させるよう構成された制御部を具備し、前記フリップフロップは、前記遷移期間以外の期間に前記出力ノードのレベルを保持させる状態保持回路と、前記遷移期間に、前記状態保持回路の保持動作を停止させる保持動作停止部とを有する。以下、図面を参照して本発明の実施形態を説明する。第1の実施形態図1は、本発明の第1の実施形態及び第2の実施形態において採択した半導体集積回路装置のブロック図である。半導体集積回路装置1は、図1に示すような高速フリップフロップ回路構造を採択しており、パルスジェネレータ2と、ラッチ回路3とからなる。信号生成回路としてのパルスジェネレータ2は、図1に示すように、入力端部として、半導体集積回路装置1のデータ入力側からデータ信号Dを入力するためのノード以下、D入力端子と記すと、信号Dの反転信号DBを入力するためのノード以下、DB入力端子と記すと、クロック信号CPを入力するためのノード以下、CP入力端子と記すを有する。さらに、出力端部として、信号D及び信号DBに基づいて生成される、セットパルス信号SBを出力するためのノード以下、SB出力端子と記すと、リセットパルス信号RBを出力するためのノード以下、RB出力端子と記すを有する。また、パルスジェネレータ2の出力端部の各ノードは、ラッチ回路3の入力端部に各々接続されている。ラッチ回路3は、図1に示すように、入力端部として、信号SBを入力するためのノード以下、SB入力端子と記すと、信号RBを入力するためのノード以下、RB入力端子と記すを有する。さらに、出力端部として、半導体集積回路装置1のデータ出力側に対して出力信号Qを出力するためのノード以下、Q出力端子と記すと、信号Qの反転信号QBを出力するためのノード以下、QB出力端子と記すを有する。図2は、図1に示す半導体集積回路装置の動作の真理値表を示す図である。また、図3は、図1に示す半導体集積回路装置が有するラッチ回路の動作の真理値表を示す図である。なお、半導体集積回路装置1は、信号CPによってトリガーされた場合、図2に示す真理値に基づく動作を行うものとする。また、ラッチ回路3は、いわゆるRSラッチ回路であり、信号SB及び信号RBが入力された際に、図3に示す真理値に基づく動作を行うものとする。なお、図2に示す真理値表において、Qnは、n回目の信号CPによりトリガーされた場合の信号Qの出力を示し、また、Qn-1は、n-1回目の信号CPによりトリガーされた場合の信号Qの出力を示すものであるとする。すなわち、半導体集積回路装置1は、データ入力側からLレベルの信号D及びLレベルの信号DBが入力された際には、出力信号である信号Q及び信号QBの出力状態を保持してデータ出力側に対して出力する。また、Lレベルの信号D及びHレベルの信号DBが入力された際には、信号QをLレベルとし、信号QBをHレベルとしてデータ出力側に対して出力する。さらに、Hレベルの信号D及びLレベルの信号DBが入力された際には、信号QをHレベルとし、信号QBをLレベルとしてデータ出力側に対して出力する。また、パルスジェネレータ2は、具体的には、例えば、図4に示すような回路として構成される。図4は、本実施形態に係る半導体集積回路装置が有するパルスジェネレータの具体的な回路構成の一例を示す図である。パルスジェネレータ2のD入力端子を介して入力された信号Dは、Nチャネル型MOSトランジスタ以下、NMOSトランジスタと記すNM3に与えられる。また、パルスジェネレータ2のDB入力端子を介して入力された信号DBは、NMOSトランジスタNM4のゲートに与えられる。NMOSトランジスタNM3は、ゲートに入力される信号Dに基づき、ノードCを介してNMOSトランジスタNM5のドレインに接続されたソースとNMOSトランジスタNM1のソースに接続されたドレインとの間のソースドレイン路を導通オン状態または非導通オフ状態とする。NMOSトランジスタNM3と共に差動対を構成するNMOSトランジスタNM4は、ゲートに入力される信号DBに基づき、ノードCを介してNMOSトランジスタNM5のドレインに接続されたソースとNMOSトランジスタNM2のソースに接続されたドレインとの間のソースドレイン路をオン状態またはオフ状態とする。CP入力端子を介して入力された信号CPは、Pチャネル型MOSトランジスタ以下、PMOSトランジスタと記すPM1、PM6のゲートと、NMOSトランジスタNM1、NM2のゲートとに対して各々与えられる。図5は、本実施形態の半導体集積回路装置が有するパルスジェネレータに対し、所定の信号を生成して出力するための遅延反転回路の回路構成の一例を示す図である。また、図6は、本実施形態の半導体集積回路装置が有するパルスジェネレータに対し、所定の信号を生成して出力するための遅延反転回路の回路構成の、図5とは別の一例を示す図である。尚、信号CPBは、図5に示す遅延反転回路11aまたは図6に示す遅延反転回路11bにより、信号CPを遅延かつ反転させて生成する。信号CPBは、PMOSトランジスタPM2、PM5のゲートと、NMOSトランジスタNM5のゲートとに入力される。充電手段としてのPMOSトランジスタPM1は、ゲートに入力される信号CPに基づき、電圧供給端子Vccに接続されたソースとノードAに接続されたドレインとの間のソースドレイン路をオン状態またはオフ状態とする。PMOSトランジスタPM1は、オン状態において、ノードAのプリチャージを行うことができる。また、PMOSトランジスタPM1は、ラッチ回路3のSB入力端子と接続されている。そのため、信号SBは、ノードAの電位に基づいて信号レベルが決定する。PMOSトランジスタPM2は、ゲートに入力される信号CPBに基づき、電圧供給端子Vccに接続されたソースとノードAに接続されたドレインとの間のソースドレイン路をオン状態またはオフ状態とする。そのため、PMOSトランジスタPM2は、オン状態において、ノードAのプリチャージを行うことができる。PMOSトランジスタPM5は、ゲートに入力される信号CPBに基づき、電圧供給端子Vccに接続されたソースとノードBに接続されたドレインとの間のソースドレイン路をオン状態またはオフ状態とする。そのため、PMOSトランジスタPM5は、オン状態において、ノードBのプリチャージを行うことができる。充電手段としてのPMOSトランジスタPM6は、ゲートに入力される信号CPに基づき、電圧供給端子Vccに接続されたソースとノードBに接続されたドレインとの間のソースドレイン路をオン状態またはオフ状態とする。PMOSトランジスタPM6は、電圧供給端子VccとノードBとの間に接続されたソースドレイン路をオン状態において、ノードBのプリチャージを行うことができる。また、PMOSトランジスタPM6は、ラッチ回路3のRB入力端子と接続されている。そのため、信号RBは、ノードBの電位に基づいて信号レベルが決定する。また、図4に示すように、ノードAと基準電位端子Vo間およびノードBと基準電位端子Vo間において、第1および第2の充放電経路が形成されている。NMOSトランジスタNM1、NM3は、第1の充放電経路の一部として、ノードAとノードCとの間に縦続接続されており、ノードAのディスチャージを行うための一方の第1のスイッチング手段として構成されている。NMOSトランジスタNM1は、ゲートに入力される信号CPに基づき、NMOSトランジスタNM3のドレインに接続されたソースとノードAに接続されたドレインとの間のソースドレイン路をオン状態またはオフ状態とする。また、NMOSトランジスタNM2、NM4は、第2の充放電経路の一部として、ノードBとノードCとの間の経路において縦続接続されており、ノードBのディスチャージを行うための他方の第1のスイッチング手段として構成されている。NMOSトランジスタNM2は、ゲートに入力される信号CPに基づき、NMOSトランジスタNM4のドレインに接続されたソースとノードBに接続されたドレインとの間のソースドレイン路をオン状態またはオフ状態とする。また、NMOSトランジスタNM5は、第1および第2の充放電経路の一部として、ノードCと基準電位端子Voとの間に接続されており、ノードCのディスチャージを行うための第2のスイッチング手段の一部として構成されている。すなわち、ノードA、ノードBと基準電位端子Voとの間に設けられた第1および第2の充放電経路は、ノードCと基準電位端子Voとの間において、経路が共有化されている。NMOSトランジスタNM5は、ゲートに入力される信号CPBに基づき、基準電位端子Voと接続されたソースとノードCに接続されたドレインとの間のソースドレイン路をオン状態またはオフ状態とする。第2のスイッチング手段の一部及び遅延反転手段としての、図5に示す遅延反転回路11aは、インバータINV1と、入力端がインバータINV1の出力端に接続された遅延回路11Aとを有して構成される。インバータINV1は、入力端から入力される信号CPを反転させ、遅延回路11Aに対して出力する。遅延回路11Aは、例えば、偶数個のインバータが直列に接続されたような回路構成を有し、入力される信号を遅延させて信号CPBを出力する。また、図6に示す遅延反転回路11bは、電圧供給端子Vccと、基準電位端子Voとの間に縦続接続されたPMOSトランジスタPM51と、NMOSトランジスタNM51、NM52で構成されている。PMOSトランジスタPM51は、ゲートに入力される信号CPに基づき、電圧供給端子Vccに接続されたソースとNMOSトランジスタNM51のドレインに接続されたドレインとの間のソースドレイン路をオン状態またはオフ状態とする。NMOSトランジスタNM51は、ゲートに入力される信号CPに基づき、NMOSトランジスタNM52のドレインに接続されたソースとPMOSトランジスタPM51のドレインに接続されたドレインとの間のソースドレイン路をオン状態またはオフ状態とする。NMOSトランジスタNM52は、ゲートが電圧供給端子Vccに接続されている。そのため、基準電位端子Voに接続されたソースとNMOSトランジスタNM51のソースに接続されたドレインとの間は、常時オン状態となっている。図6に示す遅延反転回路11bは、Hレベルの信号CPが入力されると、NMOSトランジスタNM51はオン状態、PMOSトランジスタPM51はオフ状態となり、Lレベルの信号CPBを出力する。一方、Lレベルの信号CPが入力されると、NMOSトランジスタNM51はオフ状態、PMOSトランジスタPM51はオン状態となり、Hレベルの信号CPBが出力される。PMOSトランジスタPM3は、ゲートに接続されたノードBの電位に基づき、電圧供給端子Vccに接続されたソースとノードAに接続されたドレインとの間のソースドレイン路をオン状態またはオフ状態とする。すなわち、PMOSトランジスタPM3は、ノードBがLレベルである場合には、オン状態となり、ノードAをHレベルとする。PMOSトランジスタPM4は、ゲートに接続されたノードAの電位に基づき、電圧供給端子Vccに接続されたソースとノードBに接続されたドレインとの間のソースドレイン路をオン状態またはオフ状態とする。すなわち、PMOSトランジスタPM4は、ノードAがLレベルである場合には、オン状態となり、ノードBをHレベルとする。図4に示すパルスジェネレータ2は、例えば、電圧供給端子Vccと、基準電位端子Voとの間を結ぶ経路上において、プリチャージによる電荷がノードAにおける寄生容量に蓄積される。また、信号CPがLレベルである期間にオンとなるNMOSトランジスタNM5と、オフとなるNMOSトランジスタNM1とにより、ノードCにおける寄生容量には、プリチャージによる電荷は蓄積されない。さらに、信号DがHレベルである場合には、NMOSトランジスタNM3がオン状態となる。そのため、NMOSトランジスタNM1のソース及びNMOSトランジスタNM3のドレインが接続されたノードaにおける寄生容量には、プリチャージによる電荷は蓄積されない。また、パルスジェネレータ2は、例えば、電圧供給端子Vccと、基準電位端子Voとの間を結ぶ経路上において、プリチャージによる電荷がノードBにおける寄生容量に蓄積される。また、信号CPがLレベルである期間にオンとなるNMOSトランジスタNM5と、オフとなるNMOSトランジスタNM2とにより、ノードCにおける寄生容量には、プリチャージによる電荷は蓄積されない。さらに、信号DBがHレベルである場合には、NMOSトランジスタNM4のソースドレインがオン状態となる。そのため、NMOSトランジスタNM2のソース及びNMOSトランジスタNM4のドレインが接続されたノードbにおける寄生容量には、プリチャージによる電荷は蓄積されない。なお、ノードAと基準電位端子Voとの間に設けられた第1の充放電経路及びノードBと基準電位端子Voとの間に設けられた第2の充放電経路は、前述したような、ノードCにおいて共有化された経路上にスイッチング手段としてのNMOSトランジスタNM5が設けられているような構成に限るものではない。その場合、それぞれの充放電経路毎に、信号CPBに基づいて動作するスイッチング手段を設けても良い。次に、本実施形態における半導体集積回路装置1の作用について、例えば、具体的な回路構成として、図4に示すようなパルスジェネレータ2を採択した際の説明を行う。なお、以下に記すパルスジェネレータ2の動作は、図7に示すタイムチャートに基づいて行われるものとする。図7は、本実施形態に係る半導体集積回路装置の動作タイミングチャートである。ゲートに入力された信号CPがLレベルである期間においては、PMOSトランジスタPM1がオン状態となる。そのため、電圧供給端子VccとノードAとが導通し、ノードAがプリチャージされる。すなわち、Hレベルの信号SBがラッチ回路3のSB入力端子に入力される。また、PMOSトランジスタPM6のソースドレイン路がオン状態となるため、電圧供給端子VccとノードBとが導通し、ノードBがプリチャージされる。すなわち、Hレベルの信号RBがラッチ回路3のRB入力端子に入力される。なお、ノードA及びノードBがHレベルの状態においては、PMOSトランジスタPM3、PM4は共にオフ状態となっている。さらに、パルスジェネレータ2のノードCにおいては、信号D及び信号DBの入力に先立ち、信号CPがLレベルである期間において、NMOSトランジスタNM5がオン状態となる。そのため、基準電位端子VoとノードCとが導通し、ノードCがLレベルとなる。すなわち、ノードCに生じる寄生容量には、電荷が蓄積されない。その後、信号CPがHレベルになると、NMOSトランジスタNM1、NM2が共にオン状態となる。そして、入力される信号D及び信号DBにより、差動対であるNMOSトランジスタNM3またはNMOSトランジスタNM4のうち、いずれかがオン状態となってノードCと導通する。例えば、データ入力側から、Hレベルの信号Dと、Lレベルの信号DBとが入力された場合、NMOSトランジスタNM3がオン状態となり、また、NMOSトランジスタNM4がオフ状態となる。また、信号CPが遅延した反転信号CPBは、図5に示す遅延反転回路11aまたは図6に示す遅延反転回路11bにおいて生成される。そのため、信号CPBは、図7のタイムチャートに示すように、Hレベルの信号CPが入力された後においても、所定の時間だけHレベルを保持する。すなわち、入力信号の取り込み期間であり、信号CP及び信号CPBが共にHレベルの状態になっている期間以下、信号CPPのHレベル期間を遷移期間ともいうにおいては、PMOSトランジスタPM1、PM2、PM3がオフ状態になり、また、NMOSトランジスタNM1、NM5がオン状態となる。これにより、ノードAと基準電位端子Voとが導通し、ノードAにプリチャージされていた電荷がディスチャージされ、ノードAがLレベルとなる。なお、このとき、ノードCに生じる寄生容量には電荷が蓄積されておらず、かつ、NMOSトランジスタNM3のドレイン、すなわち、ノードaにおける寄生容量には電荷が蓄積されていない。そのため、ディスチャージされる電荷は、ノードAに蓄積されているもののみとなる。すなわち、比較的少ない電荷のディスチャージによって、ノードAはHレベルからLレベルに変化するため、ノードAの変化は、比較的急峻に行われる。一方、信号CP及び信号CPBが共にHレベルの状態においても、NMOSトランジスタNM4がオフ状態となっているため、ノードBにプリチャージされた電荷は、ディスチャージされることなくHレベルを保持する。ノードAがLレベルであり、かつ、ノードBがHレベルである場合には、PMOSトランジスタPM3がオフ状態になり、また、PMOSトランジスタPM4がオン状態となる。これにより、ノードBがHレベルとして補強されるため、パルスジェネレータ2は、従来に比べ、セットアップ時間及びホールド時間が共に短くなるような特性を有している。ノードAがLレベルとして決定された状態においては、Lレベルの信号SBが出力されると共に、Hレベルの信号RBが出力される。そして、ラッチ回路3は、Lレベルの信号SB及びHレベルの信号RBが入力されると、Hレベルの信号Q及びLレベルの信号QBをデータ出力側に対して出力する。なお、信号QがLレベルからHレベルに変化するまでの時間は、信号SBに基づく論理値が反転する時間に略比例して増加する。また、信号SBがHレベルからLレベルに変化するまでの時間は、電圧供給端子と基準電位端子との間を結ぶ経路上における寄生容量に蓄積された電荷量の大きさに略比例して増加する時間である。そのため、前記寄生容量に蓄積された電荷量の大きさが少ない程、信号Dが入力されてから信号Qが出力されるまでの時間は短くなる。すなわち、前記寄生容量に蓄積される電荷量を少なくすればする程、半導体集積回路装置1は高速に動作することができる。すなわち、本実施形態の半導体集積回路装置1は、前述したように、ディスチャージされ得る電荷を有するノードが1箇所のみであるという回路構成をパルスジェネレータ2が有することにより、高速な動作を行うことができる。その後、Lレベルの信号CPBが、PMOSトランジスタPM2、PM5及びNMOSトランジスタNM5のゲートに入力される。これにより、PMOSトランジスタPM2、PM5がオン状態となり、NMOSトランジスタNM5がオフ状態になる。PMOSトランジスタPM2のソースドレイン路がオン状態となると、電圧供給端子VccとノードAとが導通する。そのため、電圧供給端子Vccから供給される電荷がノードAにプリチャージされると共に、ノードAがHレベルとなる。ノードAがHレベルとなると、ラッチ回路3には、Hレベルの信号SBが入力される。ラッチ回路3は、Hレベルの信号SB及び信号RBが入力されると、各々Hレベル及びLレベルに保持された状態の信号Q及び信号QBをデータ出力側に対して出力する。なお、パルスジェネレータ2は、図8に示すようなパルスジェネレータ2A1として構成されるものであっても良い。図8は、図4のパルスジェネレータの変形例としての回路構成を示す図である。パルスジェネレータ2A1は、信号Qと同一の論理値の信号Dが入力された場合、冗長な内部遷移をなくすことができるような構成を有している。信号生成回路としてのパルスジェネレータ2A1は、図4に示すパルスジェネレータ2の構成に加え、さらに、入力端部として、ラッチ回路3から出力された信号QBを入力するためのノード以下、QB入力端子と記すを有する。さらに、入力端がD入力端子及びQB入力端子に接続されたAND論理回路AND1と、入力端がD入力端子及びQB入力端子に接続されたNOR論理回路NOR1とを有する。AND論理回路AND1は、入力された信号D及び信号QBに基づいた出力信号を、出力端子が接続されたNMOSトランジスタNM3のゲートに対して出力する。また、NOR論理回路NOR1は、入力された信号D及び信号QBに基づいた出力信号を、出力端子が接続されたNMOSトランジスタNM4のゲートに対して出力する。例えば、信号QBがLレベルである状態において、Hレベルの信号Dが入力される場合を考える。この場合、NMOSトランジスタNM3、NM4は共にオフ状態となる。そのため、ノードAにプリチャージされた電荷及びノードBにプリチャージされた電荷はいずれもディスチャージされず、ノードA及びノードBは各々Hレベルに保持される。このため、パルスジェネレータ2A1は、パルスジェネレータ2と同様の特性及び効果を有すると共に、冗長な内部遷移をなくすことにより、パルスジェネレータ2に比べて消費電力が低減した状態において動作することができる。また、パルスジェネレータ2は、図9に示すようなパルスジェネレータ2A2として構成されるものであっても良い。図9は、図4のパルスジェネレータの変形例として、図8とは別の回路構成を示す図である。パルスジェネレータ2A2は、図8のパルスジェネレータ2A1からPMOSトランジスタPM3、PM4とが取り除かれたような構成と略同様の構成を有している。また、入力端部として、半導体集積回路装置1のデータ入力側に、D入力端子とQB入力端子とを有する。以上に述べたように、パルスジェネレータ2A2は、AND論理回路AND1と、NOR論理回路NOR1とを有するため、NMOSトランジスタNM3、NM4が同時にオンになるような状態、すなわち、ノードAとノードBが一緒にLレベルになるような場合を無くすことができる。さらに、パルスジェネレータ2A2は、パルスジェネレータ2A1と同様に、セットアップ時間及びホールド時間が共に従来に比べて短くなるような特性を有している。また、パルスジェネレータ2A2は、図4のパルスジェネレータ2及び図8のパルスジェネレータ2A1と同様の効果が得られる。さらに、パルスジェネレータ2A2は、パルスジェネレータ2、2A1に比べ、回路構成に要するトランジスタ数が少なく済み、その結果、より少ない電力により動作することができる。以上に述べたように、本実施形態の半導体集積回路装置1に用いられるパルスジェネレータ2は、電圧供給端子と基準電位端子との間を結ぶ一の経路上において、寄生容量が生じるノードが3箇所しかない。また、本実施形態のパルスジェネレータ2は、寄生容量が生じる3箇所のノードのうち、基準電位端子と導通する2箇所のノードにおいては、ディスチャージされ得る電荷が蓄積されない。そのため、本実施形態の半導体集積回路装置1は、前記一の経路上において、少なくとも3箇所のノードに電荷が蓄積される従来の半導体集積回路装置よりも電荷量が小さくなるため、出力信号に基づく論理値が反転するまでの時間を短くすることができる。その結果、本実施形態の半導体集積回路装置1は、従来の半導体集積回路装置に比べてより高速に動作することができる。なお、図4、図8及び図9に示した、本実施形態の半導体集積回路装置1が有するパルスジェネレータの回路構成は、具体的な回路構成の一例であり、また、本発明は、以上に述べた本実施形態における回路構成のみに限定されるものではない。そのため、本実施形態の半導体集積回路装置1が有するパルスジェネレータは、前述したような作用と同様の作用を有していれば、発明の要旨を逸脱しない範囲において回路構成を種々変更することができる。第2の実施形態図10から図16は、本発明の第2の実施形態に係るものである。なお、第1の実施形態と同様の構成を持つ部分については、詳細説明は省略する。また、第1の実施形態と同様の構成要素については、同一の符号を用いて説明は省略する。図10は、本実施形態に係る半導体集積回路装置が有するパルスジェネレータの具体的な回路構成の一例を示す図である。本実施形態の半導体集積回路装置1は、図10に示すように、パルスジェネレータ2Bと、ラッチ回路3とを有する。また、半導体集積回路装置1としては図2に示すような真理値に基づく動作を行う。また、本実施形態のラッチ回路3は、図3に示すような真理値に基づく動作を行う。本実施形態の半導体集積回路装置1が有するパルスジェネレータ2Bは、第1の実施形態のパルスジェネレータ2と同様に、D入力端子と、DB入力端子と、CP入力端子とを有する入力端部を有し、SB出力端子と、RB出力端子とを有する出力端部を有する。そして、本実施形態の半導体集積回路装置1が有するパルスジェネレータ2Bは、具体的には、例えば、図10に示すような構成の回路を有する。NMOSトランジスタNM13は、ゲートに入力される信号Dに基づき、基準電位端子Voに接続されたソースとNMOSトランジスタNM11のソースに接続されたドレインとの間のソースドレイン路をオン状態またはオフ状態とする。NMOSトランジスタNM13と共に差動対を構成するNMOSトランジスタNM14は、ゲートに入力される信号DBに基づき、基準電位端子Voに接続されたソースとNMOSトランジスタNM12のソースに接続されたドレインとの間のソースドレイン路をオン状態またはオフ状態とする。また、図10に示す、パルスジェネレータ2BのPMOSトランジスタPM11、PM14およびNMOSトランジスタNM11、NM12は、信号CPPが各々のゲートに入力されることにより動作を行う。なお、信号CPPは、図11に示すパルスドクロック生成回路2bにより、信号CPに基づいて生成される信号である。図11は、本実施形態に係る半導体集積回路装置が有するパルスドクロック生成回路の回路構成の一例を示す図である。図11に示すパルスドクロック生成回路2bは、インバータINV2と、入力端がインバータINV2の出力端に接続された遅延回路11Aと、AND論理回路AND51とを有して構成される。インバータINV2は、入力端から入力される信号CPを反転させて信号CPBAとし、遅延回路11Aに対して出力する。また、遅延回路11Aは、例えば、偶数個のインバータが直列に接続されたような回路構成で、インバータIV2の出力信号CPBAを遅延させて信号CPBDとし、AND論理回路AND51の入力端に出力する。AND論理回路AND51は、入力端から入力される信号CPと、信号CPBDとに基づき、信号CP及び信号CPBDが共にHレベルである期間においてHレベルとなるような、信号CPPを生成して出力する。以上に述べたように、図11に示すパルスドクロック生成回路2bは、例えば、図13のタイミングチャートに示すように、信号CPより狭いパルス幅を有する信号CPPを生成して出力する。図13は、図11のパルスドクロック生成回路の動作タイミングチャートである。なお、信号CPPは、図11に示すパルスドクロック生成回路2bにより生成されるものに限るものではなく、例えば、図12に示すパルスドクロック生成回路2cにより生成されるものであっても良い。図12は、本実施形態に係る半導体集積回路装置が有するパルスドクロック生成回路の回路構成の、図11とは別の一例を示す図である。パルスドクロック生成回路2cは、遅延回路11Aと、PMOSトランジスタPM21と、NMOSトランジスタNM21と、NMOSトランジスタNM22と、インバータINV13とを有して構成されている。遅延回路11Aは、例えば、偶数個のインバータが直列に接続されたような回路構成である。図12においては、インバータINV11及びインバータINV12を有して構成されている。CP入力端子は、インバータINV11の入力端と、PMOSトランジスタPM21のソースと、NMOSトランジスタNM22のドレインに接続されている。インバータINV11の出力端は、インバータINV12の入力端に接続されている。インバータINV12の出力端は、PMOSトランジスタPM21と、NMOSトランジスタNM21の各ゲートと、インバータINV13の入力端に接続されている。PMOSトランジスタPM21は、インバータINV12から出力される信号CPDに基づき、CP入力端子に接続されたソースとNMOSトランジスタNM21のドレインに接続されたドレインとの間のソースドレイン路をオン状態またはオフ状態とする。すなわち、PMOSトランジスタPM21は、インバータINV12から出力される、信号CPDがLレベルの期間において信号CPを通過させ、また、Hレベルの期間において信号CPを遮断する。インバータINV13の出力端は、NMOSトランジスタNM22のゲートに接続されている。NMOSトランジスタNM22は、ゲートに入力されるインバータINV13からの出力信号に基づき、CP入力端子に接続されたソースとNMOSトランジスタNM21のドレインに接続されたドレインとの間のソースドレイン路をオン状態またはオフ状態とする。すなわち、NMOSトランジスタNM22は、インバータINV13から出力される信号がLレベルの期間において信号CPを遮断し、また、Hレベルの期間において信号CPを通過させる。NMOSトランジスタNM21は、ゲートに入力される信号CPDに基づき、基準電位端子Voに接続されたソースとPMOSトランジスタPM21のドレインに接続されたドレインとの間のソースドレイン路をオン状態またはオフ状態とする。すなわち、NMOSトランジスタNM21は、インバータINV12から出力される信号CPDがLレベルの期間において、信号CPをパルスドクロック生成回路2bの出力側に出力させる。これにより、信号CPがLレベルからHレベルに変化するとき、ノードPがHレベルとなるため、パルスドクロック生成回路2bの出力側にはHレベルの信号が出力される。また、NMOSトランジスタNM21は、インバータINV12から出力される信号CPDがHレベルの期間において、ノードPと基準電位端子Voとをオンさせる。これにより、ノードPがLレベルとなるため、パルスドクロック生成回路2bの出力側にはLレベルの信号が出力される。以上に述べたように、図12に示すパルスドクロック生成回路2cは、例えば、図14のタイミングチャートに示すように、信号CPより狭いパルス幅を有するパルス信号である信号CPPを生成して出力する。図14は、図12のパルスドクロック生成回路の動作タイミングチャートである。パルスドクロック生成回路2bからパルスジェネレータ2Bに対して出力された信号CPPは、PMOSトランジスタPM11、PM14およびNMOSトランジスタNM11、NM12の各ゲートに入力される。充電手段としてのPMOSトランジスタPM11は、ゲートに入力される信号CPPに基づき、電源端子としての電圧供給端子Vccに接続されたソースとノードD1に接続されたドレインとの間のソースドレイン路をオン状態またはオフ状態とする。また、PMOSトランジスタPM11のドレインは、ラッチ回路3のSB入力端子と接続されている。そのため、PMOSトランジスタPM11は、電圧供給端子VccとノードD1との間に接続されたソースドレイン路をオン状態またはオフ状態とすることにより、ノードD1の電位に基づいて決定される信号SBの信号レベルを変化させることができる。さらに、PMOSトランジスタPM11は、信号CPPに基づき、電圧供給端子VccとノードD1との間をオン状態とすることにより、寄生容量が生じるノードD1のプリチャージを行うことができる。充電手段としてのPMOSトランジスタPM14は、ゲートに入力される信号CPPに基づき、電源端子としての電圧供給端子Vccに接続されたソースとノードEに接続されたドレインとの間のソースドレイン路をオン状態またはオフ状態とする。また、PMOSトランジスタPM14のドレインは、ラッチ回路3のRB入力端子と接続されている。そのため、PMOSトランジスタPM14は、電圧供給端子VccとノードEとの間をオン状態またはオフ状態とすることにより、ノードEの電位に基づいて決定される信号RBの信号レベルを変化させることができる。さらに、PMOSトランジスタPM14は、信号CPPに基づき、電圧供給端子VccとノードEとの間をオン状態とすることにより、寄生容量が生じるノードEのプリチャージを行うことができる。NMOSトランジスタNM11は、ゲートに入力される信号CPPに基づき、NMOSトランジスタNM13のドレインに接続されたソースとノードD1に接続されたドレインとの間のソースドレイン路をオン状態またはオフ状態とする。また、NMOSトランジスタNM11と、NMOSトランジスタNM13とは、充放電経路としてのノードD1と基準電位端子Voとの間の経路において縦続接続されており、ノードD1のディスチャージを行うためのスイッチング手段として構成されている。NMOSトランジスタNM12は、ゲートに入力される信号CPPに基づき、NMOSトランジスタNM14のドレインに接続されたソースとノードEに接続されたドレインとの間のソースドレイン路をオン状態またはオフ状態とする。また、NMOSトランジスタNM12と、NMOSトランジスタNM14とは、充放電経路としてのノードEと基準電位端子Voとの間の経路において縦続接続されており、ノードEのディスチャージを行うためのスイッチング手段として構成されている。PMOSトランジスタPM12は、ゲートに接続されたノードEの電位に基づき、電圧供給端子Vccに接続されたソースとノードD1に接続されたドレインとの間のソースドレイン路をオン状態またはオフ状態とする。すなわち、ノードEがLレベルである場合には、PMOSトランジスタPM12はオン状態となり、ノードDはHレベルとなる。PMOSトランジスタPM13は、ゲートに接続されたノードD1の電位に基づき、電圧供給端子Vccに接続されたソースとノードEに接続されたドレインとの間のソースドレイン路をオン状態またはオフ状態とする。すなわち、ノードD1がLレベルである場合には、PMOSトランジスタPM13はオン状態となり、ノードEはHレベルとなる。以上に述べたような回路構成を有するパルスジェネレータ2Bは、例えば、電圧供給端子Vccと、基準電位端子Voとの間を結ぶ経路上においては、ノードD1及びノードdの2箇所のみに寄生容量が生じるノードを有する。また、パルスジェネレータ2Bは、例えば、電圧供給端子Vccと、基準電位端子Voとの間を結ぶ経路上においては、ノードE及びノードeの2箇所のみに寄生容量が生じるノードを有する。次に、本実施形態における半導体集積回路装置1の作用について、例えば、具体的な回路構成として、図10に示すようなパルスジェネレータ2Bを採択した際の説明を行う。なお、以下に記すパルスジェネレータ2Bの動作は、図15に示すタイムチャートに基づいて行われるものとする。図15は、本実施形態に係る半導体集積回路装置の動作タイミングチャートである。ゲートに入力された信号CPPの信号レベルがLレベルである期間においては、PMOSトランジスタPM11のソースドレイン路がオン状態となる。そのため、電圧供給端子VccとノードD1とが導通し、ノードD1がHレベルとなる。すなわち、Hレベルの信号SBがラッチ回路3のSB入力端子に入力される。また、この状態において、PMOSトランジスタPM11は、ノードD1のプリチャージを行うことにより、ノードD1をHレベルとする。また、ゲートに入力された信号CPPがLレベルである期間以下、プリチャージ期間ともいうにおいては、PMOSトランジスタPM14がオン状態となる。そのため、電圧供給端子VccとノードEとがオンし、ノードEがHレベルとなる。すなわち、Hレベルの信号RBがラッチ回路3のRB入力端子に入力される。また、この状態において、PMOSトランジスタPM14は、ノードEのプリチャージを行うことにより、ノードEをHレベルとする。なお、ノードD1及びノードEがHレベルの状態においては、PMOSトランジスタPM12、PM13は共にオフ状態となる。その後、入力信号の取り込み期間としての、信号CPPがHレベルとなる期間においては、NMOSトランジスタNM11、NM12が共にオン状態となる。そして、入力される信号D及び信号DBにより、差動対であるNMOSトランジスタNM13、NM14ののうち、いずれかがオン状態となる。例えば、データ入力側から、Hレベルの信号DとLレベルの信号DBとが入力された場合、NMOSトランジスタNM13がオン状態となるため、ノードdにおける寄生容量にはプリチャージによる電荷は蓄積されない。また、このとき、NMOSトランジスタNM14がオフ状態となる。すなわち、信号CPP及び信号Dが共にHレベルの状態においては、ノードD1と基準電位端子Voとがオンし、ノードD1にプリチャージされていた電荷がディスチャージされ、ノードD1がLレベルとなる。なお、このとき、ノードdには電荷が蓄積されていないため、ディスチャージされる電荷はノードD1に蓄積されているもののみとなる。すなわち、比較的少ない電荷のディスチャージによって、ノードD1はHレベルからLレベルに変化することとなるため、ノードD1の変化は、比較的急峻に行われる。一方、NMOSトランジスタNM14がオフ状態となっているため、ノードEは、プリチャージされた電荷がディスチャージされることなく、Hレベルを保持する。ノードD1がLレベルであり、かつ、ノードEがHレベルである場合には、PMOSトランジスタPM12がオフ状態となり、また、PMOSトランジスタPM13がオン状態となる。これにより、ノードEがHレベルとして補強されるため、パルスジェネレータ2Bは、従来に比べ、セットアップ時間及びホールド時間が共に短くなるような特性を有している。ノードD1がLレベルとして決定されると、Lレベルの信号SBが出力される。一方、ノードEがHレベルとして決定されると、Hレベルの信号RBが出力される。そして、ラッチ回路3は、Lレベルの信号SB及びHレベルの信号RBが入力されると、Hレベルの信号Q及びLレベルの信号QBをデータ出力側に対して出力する。なお、信号QがLレベルからHレベルに変化するまでの時間は、信号SBに基づく論理値が反転する時間に略比例して増加する。また、信号SBがHレベルからLレベルに変化するまでの時間は、電圧供給端子と基準電位端子との間を結ぶ一の経路上における電流量が同じ場合寄生容量に蓄積された電荷量の大きさに略比例して増加する時間である。そのため、前記寄生容量に蓄積された電荷量の大きさが少ない程、信号Dが入力されてから信号Qが出力されるまでの時間は短くなる。すなわち、前記寄生容量に蓄積される電荷量を少なくすればする程、半導体集積回路装置1は高速に動作することができる。本実施形態の半導体集積回路装置1は、前述したように、ディスチャージされ得る電荷を有するノードが1箇所のみであるという回路構成をパルスジェネレータ2Bが有することにより、高速な動作を行うことができる。その後、信号CPPがHレベルからLレベルに変化すると、Lレベルの信号CPPが、PMOSトランジスタPM11、PM14およびNMOSトランジスタNM11、NM12の各ゲートに入力される。これにより、PMOSトランジスタPM11、PM14がオン状態となり、また、NMOSトランジスタNM11、NM12がオフ状態となる。PMOSトランジスタPM11がオン状態となると、電圧供給端子VccとノードD1とが導通する。そのため、電圧供給端子Vccの電位が、ノードD1にプリチャージされると共に、ノードD1がHレベルとなる。ノードD1がHレベルとなると、ラッチ回路3にはHレベルの信号SBが入力される。また、ノードEの電位に基づき、ラッチ回路3にはHレベルの信号RBが入力される。ラッチ回路3は、Hレベルの信号SB及び信号RBが入力されると、各々Hレベル及びLレベルに保持された状態の信号Q及び信号QBをデータ出力側に対して出力する。また、パルスジェネレータ2は、図16に示すようなパルスジェネレータ2B1として構成されるものであっても良い。図16は、図10のパルスジェネレータの変形例としての回路構成を示す図である。図16のパルスジェネレータ2B1は、図10のパルスジェネレータ2BからPMOSトランジスタPM12、PM13とが取り除かれたような構成と略同様の構成である。そして、パルスジェネレータ2B1は、入力端部として、半導体集積回路装置1のデータ入力側に、D入力端子と、QB入力端子とを有する。充電手段としてのPMOSトランジスタPM15は、ゲートに入力される信号CPPに基づき、電源端子としての電圧供給端子Vccに接続されたソースとノードD1に接続されたドレインとの間のソースドレイン路をオン状態またはオフ状態とする。そのため、PMOSトランジスタPM15は、信号CPPに基づき、電圧供給端子VccとノードD1との間をオン状態とすることにより、寄生容量が生じるノードD1のプリチャージを行うことができる。充電手段としてのPMOSトランジスタPM16は、ゲートに入力される信号CPPに基づき、電源端子としての電圧供給端子Vccに接続されたソースとノードEに接続されたドレインとの間のソースドレイン路をオン状態またはオフ状態とする。そのため、PMOSトランジスタPM16は、信号CPPに基づき、電圧供給端子VccとノードEとの間をオン状態とすることにより、寄生容量が生じるノードEのプリチャージを行うことができる。また、パルスジェネレータ2B1は、入力端子がD入力端子及びQB入力端子に接続された、AND論理回路AND11と、NOR論理回路NOR11とを有する。AND論理回路AND11は、信号D及び信号QBに基づいた出力信号を、出力端子が接続されたNMOSトランジスタNM13のゲートに対して出力する。NOR論理回路NOR11は、信号D及び信号QBに基づいた出力信号を、出力端子が接続されたNMOSトランジスタNM14のゲートに対して出力する。また、図16に示すパルスジェネレータ2B1は、図10のパルスジェネレータ2Bと同様の効果が得られる。さらに、パルスジェネレータ2B1は、信号Qと同一の論理値である信号Dが入力された場合、NMOSトランジスタNM13、NM14をオフ状態とする。そのため、パルスジェネレータ2B1は、冗長な内部遷移をなくすことにより、パルスジェネレータ2Bに比べて電力消費が低減した状態において動作することが可能である。さらに、パルスジェネレータ2B1は、パルスジェネレータ2Bに比べ、回路構成に要するトランジスタ数が少なく済み、その結果、より少ない電力により動作することができる。以上に述べたように、本実施形態の半導体集積回路装置1に用いられるパルスジェネレータは、電圧供給端子と基準電位端子との間を結ぶ一の経路上において、電荷が蓄積されるノードが1箇所しかない。そのため、本実施形態の半導体集積回路装置1は、前記一の経路上において、少なくとも3箇所のノードに電荷が蓄積される従来の半導体集積回路装置よりも電荷量が小さくなるため、従来の半導体集積回路装置よりも電荷量の大きさが小さくなるため、出力信号に基づく論理値が反転するまでの時間を短くすることができる。その結果、本実施形態の半導体集積回路装置1は、従来の半導体集積回路装置に比べてより高速に動作することができる。なお、図10及び図16に示したパルスジェネレータ及び図11に示したパルスドクロック生成回路の回路構成は、具体的な回路構成の一例であり、本発明は以上に述べた本実施形態における回路構成のみに限定されるものではない。そのため、本実施形態の半導体集積回路装置1が有するパルスジェネレータは、前述したような作用と同様の作用を有していれば、発明の要旨を逸脱しない範囲において回路構成を種々変更することができる。第3の実施形態図17及び図18は、本発明の第3の実施形態に係るものである。なお、第1の実施形態及び第2の実施形態と同様の構成を持つ部分については、詳細説明は省略する。また、第1の実施形態及び第2の実施形態と同様の構成要素については、同一の符号を用いて説明は省略する。本実施形態の半導体集積回路装置1は、パルスジェネレータ2と、ラッチ回路3Aとを有する。また、パルスジェネレータ2及びラッチ回路3Aは、図1に示す接続状態と同様の接続がなされ、半導体集積回路装置1としては図2に示すような真理値に基づく動作を行う。また、本実施形態の半導体集積回路装置1は、図10に示す構成と略同様の回路構成であって、信号CPPと、信号CPPの反転信号CPPBとを出力する、図示しないパルスドクロック生成回路を有する。さらに、ラッチ回路3Aの入力端部には、信号CPPを入力するためのノード以下、CPP入力端子と記すと、信号CPPBを入力するためのノード以下、CPPB入力端子と記すとが設けられている。図17は、本実施形態に係る半導体集積回路装置が有するラッチ回路の具体的な回路構成の一例を示す図である。信号SBは、PMOSトランジスタPM31のゲートと、インバータINV32の入力端子とに接続されたSB入力端子に入力される。また、信号RBは、インバータINV31の入力端子と、PMOSトランジスタPM36のゲートとに接続されたRB入力端子に入力される。PMOSトランジスタPM31は、ゲートに入力される信号SBに基づき、電圧供給端子Vccに接続されたソースと、ノードF1を介しNMOSトランジスタNM31のドレインに接続されたドレインとの間のソースドレイン路をオン状態またはオフ状態とする。そのため、PMOSトランジスタPM31は、信号SBに基づいてオン状態となることにより、ノードF1をHレベルとすることができる。インバータINV31は、入力端から入力される信号RBに基づき、NMOSトランジスタNM31のゲートに対して信号Rを出力する。NMOSトランジスタNM31は、ゲートに入力される信号Rに基づき、基準電位端子Voに接続されたソースとノードF1に接続されたドレインとの間のソースドレイン路をオン状態またはオフ状態とする。そのため、NMOSトランジスタNM31は、信号Rに基づいてオン状態となることにより、ノードF1をLレベルとすることができる。なお、PMOSトランジスタPM31とNMOSトランジスタNM31とは、電圧供給端子Vccと基準電位端子Voとの間において縦続接続されている。PMOSトランジスタPM36は、ゲートに入力される信号RBに基づき、電圧供給端子Vccに接続されたソースとノードG1に接続されたドレインとの間のソースドレイン路をオン状態またはオフ状態とする。そのため、PMOSトランジスタPM36は、信号RBに基づいてオン状態となることにより、ノードG1をHレベルとすることができる。インバータINV32は、入力端から入力される信号SBに基づき、NMOSトランジスタNM36のゲートに対して信号Sを出力する。NMOSトランジスタNM36は、ゲートに入力される信号Sに基づき、基準電位端子Voに接続されたソースとノードG1に接続されたドレインとの間のソースドレイン路をオン状態またはオフ状態とする。そのため、NMOSトランジスタNM36は、信号Sに基づいてオン状態となることにより、ノードG1をLレベルとすることができる。なお、PMOSトランジスタPM36とNMOSトランジスタNM36とは、電圧供給端子Vccと基準電位端子Voとの間において縦続接続されている。また、状態遷移回路3bは、NMOSトランジスタNM31、NM36と、PMOSトランジスタPM31、PM36と、インバータINV31、INV32とからなり、これらが前述したような構成を有することにより、信号Q及び信号QBの論理状態を遷移させる。ノードF1の電位に基づく信号Qは、半導体集積回路装置1のデータ出力側に出力される。ノードF1は、状態保持回路3a内のノードF2にも接続されている。そして、出力ノードとしてのノードF2は、PMOSトランジスタPM34及びNMOSトランジスタNM34のゲートに接続されている。信号Qは、PMOSトランジスタPM34及びNMOSトランジスタNM34のゲートにも与えられる。PMOSトランジスタPM34は、ゲートに入力される信号Qに基づき、電圧供給端子Vccに接続されたソースとPMOSトランジスタPM35のソースに接続されたドレインとの間のソースドレイン路をオン状態またはオフ状態とする。NMOSトランジスタNM34は、ゲートに入力される信号Qに基づき、基準電位端子Voに接続されたソースとNMOSトランジスタNM35のソースに接続されたドレインとの間のソースドレイン路をオン状態またはオフ状態とする。ノードG1の電位に基づく信号QBは、半導体集積回路装置1のデータ出力側に出力される。ノードG1は、状態保持回路3a内のノードG2にも接続されている。そして、出力ノードとしてのノードG2は、PMOSトランジスタPM32及びNMOSトランジスタNM32のゲートに接続されている。信号QBは、PMOSトランジスタPM32及びNMOSトランジスタNM32のゲートにも与えられる。PMOSトランジスタPM32は、ゲートに入力される信号QBに基づき、電圧供給端子Vccに接続されたソースとPMOSトランジスタPM33のソースに接続されたドレインとの間のソースドレイン路をオン状態またはオフ状態とする。NMOSトランジスタNM32は、ゲートに入力される信号QBに基づき、基準電位端子Voに接続されたソースとNMOSトランジスタNM33のソースに接続されたドレインとの間のソースドレイン路をオン状態またはオフ状態とする。図17に示すPMOSトランジスタPM33、PM35は、信号CPPが各々のゲートに入力されることにより動作を行う。また、NMOSトランジスタNM33、NM35は、信号CPPBが各々のゲートに入力されることにより動作を行う。これらPMOSトランジスタPM33、PM35およびNMOSトランジスタNM33、NM35は、スイッチング手段の一部を構成している。なお、信号CPPが生成される際に、本実施形態の半導体集積回路装置1が有するパルスドクロック生成回路において行われる動作は、第2の実施形態において述べたような動作と略同様である。また、信号CPPBは、信号CPPを図示しないインバータによって反転させることによって得られる信号である。PMOSトランジスタPM33は、ゲートに入力される信号CPPに基づき、PMOSトランジスタPM32のドレインに接続されたソースとノードF2に接続されたドレインとの間のソースドレイン路をオン状態またはオフ状態とする。PMOSトランジスタPM35は、ゲートに入力される信号CPPに基づき、PMOSトランジスタPM34のドレインに接続されたソースとノードG2に接続されたドレインとの間のソースドレイン路をオン状態またはオフ状態とする。また、NMOSトランジスタNM33は、ゲートに入力される信号CPPBに基づき、NMOSトランジスタNM32のドレインに接続されたソースとノードF2に接続されたドレインとの間のソースドレイン路をオン状態またはオフ状態とする。NMOSトランジスタNM35は、ゲートに入力される信号CPPBに基づき、NMOSトランジスタNM34のドレインに接続されたソースと、ノードG2に接続されたドレインとの間のソースドレイン路をオン状態またはオフ状態とする。PMOSトランジスタPM32、PM33およびNMOSトランジスタNM33、NM32は、電圧供給端子Vccと基準電位端子Voとの間において縦続接続されている。PMOSトランジスタPM32、PM33およびNMOSトランジスタNM33、NM32は、ノードF2の電位を保持することにより、出力信号としての信号Qの状態を保持する状態保持回路3aの一部を構成する。なお、PMOSトランジスタPM34、PM35およびNMOSトランジスタNM35、NM34は、電圧供給端子Vccと基準電位端子Voとの間において縦続接続されている。PMOSトランジスタPM34、PM35およびNMOSトランジスタNM35、NM34は、ノードG2の電位を保持することにより、出力信号としての信号QBの状態を保持する状態保持回路3aの一部を構成する。以上述べた構成によると、PMOSトランジスタPM34は、Hレベルの信号Qが入力された場合にオフし、Lレベルの信号Qが入力された場合にオンする。また、NMOSトランジスタNM34は、Lレベルの信号Qが入力された場合にオフし、Hレベルの信号Qが入力された場合にオンする。従って、PMOSトランジスタPM35及びNMOSトランジスタNM35が共にオンしている場合、Hレベルの信号QはLレベルに変換されてノードG2に現れ、また、Lレベルの信号QはHレベルに変換されてノードG2に現れる。すなわち、PMOSトランジスタPM34及びNMOSトランジスタNM34により、信号Qを入力とし、信号QBを出力とするインバータ回路が構成される。同様に、PMOSトランジスタPM32及びNMOSトランジスタNM32により、信号QBを入力とし、信号Qを出力とするインバータ回路が構成される。そして、これら2つのインバータ回路は、相互の出力が相互の入力となるように接続されており、ノードF2及びノードG2の電位を保持するような機能を有する。次に、本実施形態における半導体集積回路装置1の作用について、例えば、具体的な回路構成として、図17に示すようなラッチ回路3Aを採択した際の説明を行う。パルスジェネレータ2は、半導体集積回路装置1のデータ入力側から信号D及び信号DBが入力されると、信号CPがHレベルとなったタイミングにおいて、信号D及び信号DBに基づいた信号SB及び信号RBを生成してラッチ回路3Aに出力する。また、信号CPは、半導体集積回路装置1が有する図示しないパルスドクロック生成回路に入力されてパルス幅が短縮され、狭幅の信号CPP及び信号CPPBとして出力される。PMOSトランジスタPM31、PM36には、各々信号SBの反転信号または信号RBの反転信号が与えられる。また、NMOSトランジスタNM31、NM36には、各々信号RBの反転信号または信号SBの反転信号が与えられる。信号SBがLレベルであり、かつ、信号RBがHレベルである状態においては、PMOSトランジスタPM31及びNMOSトランジスタNM36がオンし、また、NMOSトランジスタNM31及びPMOSトランジスタPM36がオフする。このとき、ノードF1はHレベルとなり、また、ノードG1はLレベルとなる。逆に、信号SBがHレベルであり、かつ、信号RBがLレベルである状態においては、PMOSトランジスタPM31及びNMOSトランジスタNM36がオフし、また、NMOSトランジスタNM31及びPMOSトランジスタPM36がオンする。このとき、ノードF1はLレベルとなり、また、ノードG1はHレベルとなる。信号CPPがLレベルである期間信号CPPBがHレベルである期間においては、前述したように、信号SB及び信号RBは共にHレベルである。この場合、PMOSトランジスタPM31、PM36およびNMOSトランジスタNM31、NM36は、全てオフとなっているため、ノードF1及びノードG1の電位に影響を与えることはない。すなわち、信号CPPがLレベルである期間においては、ノードF1及びノードG1の電位は、状態保持回路3aによって保持される。また、信号CPPがLレベルである期間においては、PMOSトランジスタPM33、PM35およびNMOSトランジスタNM33、NM35は、全てオンとなっている。そのため、状態保持回路3aにおいては、PMOSトランジスタPM34及びNMOSトランジスタNM34による、信号Qを入力とし、信号QBを出力とするインバータ回路と、PMOSトランジスタPM32及びNMOSトランジスタNM32による、信号QBを入力とし、信号Qを出力とするインバータ回路とが、構成されることとなる。そして、これら2つのインバータ回路は、ノードF1及びノードG1に各々接続された、ノードF2及びノードG2の電位を保持する。取り込み期間である、信号CPPがHレベルである期間信号CPPBがLレベルである期間においては、PMOSトランジスタPM33、PM35およびNMOSトランジスタNM33、NM35は、全てオフとなっている。そのため、状態保持回路3aにおいて、相互接続された2つのインバータ回路を構成する、PMOSトランジスタPM32、PM34およびNMOSトランジスタNM32、NM34は、ノードF2及びノードG2と電気的に切り離された状態となる。このような状態において、信号SB及び信号RBの論理レベルに応じてノードF1及びノードG1の電位が変化するものとする。この場合には、ノードF2及びノードG2には、状態保持回路3aにおいて構成されるインバータ回路が電気的に接続されていないため、ノードF1及びノードG1のHレベルからLレベルへの変化またはLレベルからHレベルへの変化は、PMOSトランジスタPM32、PM34およびNMOSトランジスタNM32、NM34の影響をうけることなく、急峻に行われる。非特許文献1において提案されている状態保持回路は、動作の際に、本実施形態の状態保持回路3aと異なり、信号CPP及び信号CPPBではなく、信号RB、信号SB、信号R及び信号Sの4つの信号が必要となる。また、前記4つの信号は、前記状態保持回路に入力される際に、前記状態保持回路におけるゲート容量により各々の遅延が大きくなった状態において入力される。そのため、半導体集積回路装置1のラッチ回路として、非特許文献1において提案されている状態保持回路を有するラッチ回路を採択した場合、該半導体集積回路全体の動作速度が低下することとなる。しかし、半導体集積回路装置1のラッチ回路として、状態保持回路3aを有するラッチ回路3Aを採択した場合、状態保持回路3aが信号CPP及び信号CPPBにより動作するため、前述したようなゲート容量による信号RB、信号SB、信号R及び信号S各々の遅延が軽減され、半導体集積回路装置1全体の動作速度を高速化することができる。なお、本実施形態のラッチ回路3Aは、状態保持回路3aを状態保持回路3a1として変更することにより、信号CPP及び信号CPPBを用いずに動作を行うことができるような、図18に示すラッチ回路3A1として構成されるものであっても良い。図18は、図17のラッチ回路の変形例としての回路構成を示す図である。ラッチ回路3A1の状態保持回路3a1は、状態保持回路3aからPMOSトランジスタPM33、PM35を取り除き、ドレインがノードF2に接続されたPMOSトランジスタPM32と、ドレインがノードG2に接続されたPMOSトランジスタPM34とを有する構成となっている。そして、状態保持回路3a1においては、PMOSトランジスタPM32のソースには信号RBが与えられ、また、PMOSトランジスタPM34のソースには信号SBが与えられる。また、状態保持回路3a1は、NMOSトランジスタNM33の代わりにNMOSトランジスタNM41が設けられ、NMOSトランジスタNM35の代わりにNMOSトランジスタNM42が設けられているような構成となっている。NMOSトランジスタNM41、NM42で、スイッチング手段の一部を構成している。NMOSトランジスタNM41は、ゲートに入力される信号SBに基づき、NMOSトランジスタNM32のドレインに接続されたソースとノードF2に接続されたドレインとの間のソースドレイン路をオン状態またはオフ状態とする。NMOSトランジスタNM42は、ゲートに入力される信号RBに基づき、NMOSトランジスタNM34のドレインに接続されたソースとノードG2に接続されたドレインとの間のソースドレイン路をオン状態またはオフ状態とする。以上述べたような状態保持回路3a1は、信号SB及び信号RBに基づき、ノードF2及びノードG2の電位を保持するような機能を有している。次に、図18に示すようなラッチ回路3A1を採用した際の半導体集積回路装置1の作用について説明を行う。例えば、ノードF1がLレベルであり、かつ、ノードG1がHレベルである場合を考える。このとき、Hレベルの信号SBとHレベルの信号RBがラッチ回路3A1に入力されると、PMOSトランジスタPM31、PM36およびNMOSトランジスタNM31、NM36の各々がオフ状態になるため、ノードF1及びノードG1の状態は遷移しない。また、前述したような状態においては、NMOSトランジスタNM41、NM42が共にオン状態となり、さらに、PMOSトランジスタPM32、PM34のソースは各々Hレベルになる。これにより、状態保持回路3a1は、PMOSトランジスタPM32及びNMOSトランジスタNM32を有して構成される第1のインバータと、PMOSトランジスタPM34及びNMOSトランジスタNM34を有して構成される第2のインバータとからなる、2個のインバータ回路と等価な回路構成を有する。そして、第1のインバータ回路は、入力される信号QBを反転してノードF2に出力し、第2のインバータ回路は、入力される信号Qを反転してノードG2に出力する。状態保持回路3a1がこのような構成を有することにより、ノードF1及びノードG1の状態が維持される。また、例えば、ノードF1がLレベルであり、かつ、ノードG1がHレベルである状態において、Lレベルの信号SB及びHレベルの信号RBがラッチ回路3A1に入力される場合を考える。このとき、信号QがLレベルであるため、PMOSトランジスタPM34がオン状態となっている。また、信号SBがLレベルであるため、PMOSトランジスタPM34のソースはLレベルとなっている。そのため、ノードG2は、PMOSトランジスタPM34を経路とするディスチャージが発生することにより、HレベルからLレベルに遷移する。なお、このとき、状態保持回路3a1における他の経路は、NMOSトランジスタNM34、NM41及びPMOSトランジスタPM32が全てオフであるため、オフ状態となっている。さらに、このとき、Lレベルの信号SBにより、PMOSトランジスタPM31がオン状態となるため、ノードF1がHレベルに遷移する。また、このとき、Hレベルの信号SBにより、NMOSトランジスタNM36がオン状態となるため、ノードG1がLレベルに遷移する。ラッチ回路3A1においては、信号Q及び信号QBが以上に述べたように遷移することにより、Q信号がHレベルとなり、QB信号がLレベルとなる。以上に述べたように、本実施形態の半導体集積回路装置1に用いられるラッチ回路3Aにおける状態保持回路3aは、非特許文献1において提案された状態保持回路とは異なり、動作の際に、信号RB、信号SB、信号R及び信号Sのうち、いずれの信号も必要としない。そのため、半導体集積回路装置1は、ラッチ回路3Aが比較的急峻な立上がりエッジまたは立下がりエッジを有して動作することにより、従来に比べてより高速に動作することができる。また、本実施形態の半導体集積回路装置1に用いられるラッチ回路3A1における状態保持回路3a1は、非特許文献1において提案された状態保持回路とは異なり、動作の際に、信号R及び信号Sを必要としない。そのため、半導体集積回路装置1は、ラッチ回路3A1が比較的急峻な立上がりエッジまたは立下がりエッジを有して動作することにより、従来に比べてより高速に動作することができる。また、状態保持回路3a1は、クロックパルスである信号CPP及びその反転信号である信号CPPBを用いずに動作するような半導体集積回路装置において、それらの信号を改めて生成することなく動作することができるため、前記半導体集積回路装置全体における消費電力の低減に寄与できる。なお、図17及び図18に示した本実施形態の半導体集積回路装置1が有するラッチ回路の回路構成は、具体的な回路構成の一例であり、また、本発明は、以上に述べた本実施形態における回路構成のみに限定されるものではない。そのため、本実施形態の半導体集積回路装置1が有するラッチ回路は、前述したような作用と同様の作用を有していれば、発明の要旨を逸脱しない範囲において回路構成を種々変更することができる。下記表1は、上記各実施形態の効果を説明するための表であり、クロック信号CPの立ち上がりから、実際に信号Qが出力されるまでの遅延時間の計測結果を示している。表1では非特許文献1に記載されたフリップフロップSAFFと図4の実施形態のフリップフロップとの遅延時間を比較して示している。表1に示す例では、約18の高速化が図られている。[表1]遅延[p秒]非特許文献1中のSAFF67図4のフリップフロップ55第4の実施形態図19は本発明の第4の実施形態に係る半導体集積回路装置を示す回路図である。図19は単相構造のフリップフロップを採用した例を示している。図19のフリップフロップ51において、信号D及び信号DBは、差動構成のNMOSトランジスタNM51,NM52のゲートに夫々供給される。フリップフロップ51は、信号Dに基づいてプリチャージノードAのレベルを内部遷移させ、プリチャージノードAのレベルに応じて状態保持ノードBのレベルを遷移させるものである。プリチャージノードAは、PMOSトランジスタPM51のソースドレイン路、PMOSトランジスタPM52のソースドレイン路及びPMOSトランジスタPM54のソースドレイン路を介して電源端子Vccに接続されている。トランジスタPM51のゲートには信号CPが供給され、トランジスタPM52のゲートには信号CPBが供給される。プリチャージノードAは、放電路に接続されており、この放電路には、NMOSトランジスタNM53のソースドレイン路及びトランジスタNM51のソースドレイン路が直列接続される。また、電源端子Vccと状態保持ノードBとの間の充電経路上には、トランジスタPM53のソースドレイン路が接続される。トランジスタPM53のゲートは、プリチャージノードAに接続される。状態保持ノードBは、放電経路に接続されており、この放電経路上には、N型MOSトランジスタNM54のソースドレイン路及びNMOSトランジスタNM52のソースドレイン路が直列接続される。トランジスタNM51,NM52のソースは共通接続され、この接続点はNMOSトランジスタNM55のソースドレイン路を介して基準電位端子Voに接続される。状態保持ノードBはインバータINV51の入力端に接続される。インバータINV51の出力端は、インバータINV52の入力端に接続されており、インバータINV52の出力端は、インバータINV51の入力端に接続される。これらのインバータINV51及びインバータINV52によって状態保持回路が構成される。トランジスタNM51,NM53,NM55,PM51,PM52,PM54によってパルスジェネレータが構成され、トランジスタNM52,NM54,PM53及びインバータINV51,INV52によってラッチ回路が構成される。トランジスタNM55のゲートには、後述する遅延反転回路51から信号CPBが供給される。プリチャージ期間には、信号CPはLレベルであり、トランジスタPM51はオンである。これにより、プリチャージノードAはHレベルに設定される。なお、プリチャージ期間には、信号CPBはHレベルである。プリチャージ期間が終了して信号CPがHレベルに変化すると、後述する遅延反転回路51の遅延時間後に信号CPBがHレベルからLレベルに変化する。遷移期間には、信号CP及び信号CPBは、いずれのHレベルである。この遷移期間には、プリチャージノードAを充電するトランジスタPM51,PM52はオフであり、トランジスタPM54もオフであるものとすると、プリチャージノードAのレベルはプリチャージノードAに接続された放電路の状態によって決定される。遷移期間には、トランジスタNM53,NM55はオンである。信号DがHレベル信号DBがLレベルであれば、トランジスタNM51はオンとなり、放電路を介してプリチャージノードAの電荷が放電されて、プリチャージノードAはLレベルに内部遷移する。逆に、信号DがLレベルの場合には、トランジスタNM51はオフで、プリチャージノードAはHレベルを維持する。プリチャージノードAがLレベルの場合には、トランジスタPM53がオンとなり、状態保持ノードBは充電される。なお、これは、信号DBがLレベルの場合であり、状態保持ノードBに接続された放電経路は遮断されており、状態保持ノードBは、Hレベルに遷移する。逆に、プリチャージノードAがHレベルの場合には、トランジスタPM53はオフとなる。遷移期間において信号DBがHレベルの場合には、放電経路は導通状態となり、状態保持ノードBはLレベルに遷移する。こうして、遷移期間には、Hレベルの信号Dによって状態保持ノードBはHレベルとなり、Lレベルの信号Dによって状態保持ノードBはLレベルとなる。状態保持ノードBのレベルがQ出力として出力される。遷移期間以外の期間には、プリチャージノードAはHレベルに設定される。従って、トランジスタPM53はオフであり、状態保持ノードBに接続された放電経路も非導通状態である。インバータINV51とインバータINV52は、互いに相手の出力が入力されて、状態保持回路を構成する。即ち、遷移期間以外の期間には、インバータINV51及びインバータINV52によって状態保持ノードBの状態が保持される。このように、信号CP及び信号CPBが共にHレベルとなる遷移期間の前の期間に、信号CPをLレベルにしてノードAをプリチャージするプリチャージ期間が設定される。このプリチャージ期間においては、図7に示すように、信号CPBは、Hレベルである。従って、プリチャージ期間において、NMOSトランジスタNM55はオンであり、ノードIの電荷が放電される。これにより、遷移期間の開始時においてはノードIの寄生容量には電荷が蓄積されておらず、遷移期間の開始直後において、ノードAの電荷をノードIまで高速に流すことができ、ノードAの放電を高速に行うことができる。これにより、遷移期間の開始から比較的短時間でノードBを充電することができる。即ち、本実施形態においても、遷移を高速化して、フリップフリップ動作を高速化させることができる。また、本実施形態においては、図5とは異なる遅延反転回路51を採用する。遅延反転回路51は、PMOSトランジスタPM61及びNMOSトランジスタNM61,NM62を有している。電圧供給端子Vccと基準電位端子Voとの間には、トランジスタPM61のソースドレイン路、トランジスタNM61のソースドレイン路及びトランジスタNM62のソースドレイン路が直列接続されている。トランジスタPM61,NM61のゲートには信号CPが与えられる。トランジスタNM62のゲートには電源電圧Vccが印加される。トランジスタPM61,NM61同士の接続点は、遅延反転回路51の出力端となり、NMOSトランジスタNM55のゲートに接続される。このように構成された遅延反転回路51は、信号CPがLレベルの場合には、トランジスタPM61がオンとなり、トランジスタNM61はオフである。トランジスタNM62は常にオンであり、トランジスタPM61,NM61の接続点出力端はHレベルとなる。信号CPがHレベルになると、トランジスタPM61はオフ、トランジスタNM61はオンとなり、出力端は、寄生容量とトランジスタNM61,NM62による抵抗分とで定まる時定数に従って、所定時間後にLレベルに遷移する。こうして、信号CPがLレベルからHレベルに変化した後の所定の遅延時間後に、出力端がLレベルに変化する。即ち、出力端には、信号CPの遅延反転信号である信号CPBが現れることになる。このような構成によれば、充放電の段数インバータの段数が少なく、消費電力を低減させることができる。また、必要なトランジスタ数が少なく、占有面積が小さいという利点もある。また、トランジスタNM62の抵抗分による時定数に従って、信号CPBはHレベルからLレベルに変化する。即ち、信号CPBの立下りは時定数に応じて緩やかに行われ、遷移期間終了後も、信号CPBは完全には立ち下がっていない。即ち、トランジスタNM55は遷移期間終了後も若干の時間電流を流す。ところで、遷移期間が長いと、遷移期間中にデータが変化してしまう可能性がある。そこで、遷移期間としては比較的短い時間に設定する必要がある。しかしながら、遷移期間が短いと、プリチャージノードの放電が完全に行われなくなってしまう恐れがある。しかし、図19の遅延反転回路51を採用すれば、遷移期間の終了後においても、トランジスタNM55がしばらくの間放電を継続するので、プリチャージノードを確実に放電させることが可能である。このように、図19の遅延反転回路51を採用することで、遷移期間におけるプリチャージノードの放電を確実にして、動作の安定性を向上させることができる。更に、図19の回路には、上述したように、PMOSトランジスタPM54が追加されている。トランジスタPM54のゲートには、信号Dが供給される。プリチャージノードAは、信号CPがLレベルの期間にトランジスタPM51によって充電され、信号CPBがLレベルの期間にトランジスタPM52によって充電される。遷移期間中においては、これらのトランジスタPM51,PM52をオフにして、プリチャージノードAを放電可能な状態にしておく必要がある。しかしながら、信号DがLレベルの場合には、プリチャージノードAを放電させる必要はない。そこで、図19の例では、トランジスタPM54によって、遷移期間中であっても、信号DがLレベルの場合には、プリチャージノードAを充電するようになっている。これにより、プリチャージノードAを確実にHレベルに維持することができ、ノイズに強い回路を得ることができる。図20は図19の半導体集積回路装置の変形例を示す回路図である。図20において図19と同一の構成要素には同一符号を付して説明を省略する。図20の回路は、図18のインバータINV52としてインバータINV52’を採用した点が図19の回路と異なる。インバータINV52’は、PMOSトランジスタPM71~PM73及びNMOSトランジスタNM71,NM72によって構成されている。電圧供給端子Vccと基準電位端子Voとの間には、インバータを構成するトランジスタPM71,NM71が設けられる。これらのトランジスタPM71,NM71のゲートには、インバータINV51の出力が与えられる。トランジスタPM71,NM71相互間には、出力状態維持部を制御するためのトランジスタPM72,PM73,NM72が設けられる。トランジスタPM72,PM73のソースドレイン路同士は並列接続され、並列接続されたソースドレイン路の一端は、トランジスタPM71のソースドレイン路を介して電源供給端子Vccに接続され、他端は、トランジスタNM72のソースドレイン路及びトランジスタNM71のソースドレイン路を介して基準電位端子Voに接続される。トランジスタPM72,PM73のソースドレイン路とトランジスタNM72のソースドレイン路との接続点が、QB出力端子及びインバータINV51の入力端に接続される。トランジスタPM71,NM71は、ゲートにインバータINV51の出力である信号QBが与えられてQ出力端子に信号Qを出力するインバータを構成する。即ち、トランジスタPM71,NM71は、インバータINV51と共に互いに相手の出力が入力される2つのインバータであり、これらのインバータによってQ出力端子の状態を維持する出力状態維持部が構成される。一方、トランジスタPM72,PM73,NM72によって、出力状態維持部を制御する出力状態維持制御部が構成される。トランジスタNM72のゲートには、遷移期間においてLレベルとなり、他の期間においてHレベルとなる制御信号Aが供給される。これにより、トランジスタNM72は、遷移期間以外の期間に導通し、遷移期間には導通が遮断される。また、信号CPのLレベル期間には、トランジスタPM72がオンとなり、信号CPBのLレベル期間には、トランジスタPM73がオンとなる。従って、これらのトランジスタPM72,PM73も、遷移期間以外の期間にのみ導通する。従って、遷移期間以外の期間には、トランジスタPM71,NM71及びインバータINV51によって構成される出力状態維持部による状態維持動作が行われ、遷移期間には、出力状態維持部の動作は停止しQB出力端子の状態は維持されない。出力状態維持制御部を設けることによって、遷移期間において出力状態維持部の動作を停止させることができ、QB出力端子の遷移を容易にし、動作の安定性を向上させることができる。第5の実施形態図21は本発明の第5の実施形態に係る半導体集積回路装置を示す回路図である。図21は冗長な内部遷移を抑制して、低消費電力化を図るフリップフロップ60に適用したものである。図21において図19及び図5と同一の構成要素には同一符号を付して説明を省略する。本実施形態はクロック制御回路61を付加した点が第4の実施形態と異なる。なお、図21では遅延反転回路11aを採用しているが、図19の遅延反転回路51を採用してもよい。クロック制御回路61は排他的論理和回路EX61とAND論理回路AND61によって構成される。排他的論理和回路EX61には信号D,Qが入力される。排他的論理和回路EX61は信号D,Qの排他的論理和演算を行って、演算結果をAND論理回路AND61に出力する。AND論理回路61には信号CPも与えられる。AND論理回路61は、2入力のAND演算結果をトランジスタNM53のゲートに供給する。このように構成された実施形態においては、信号D,Qが同一論理である場合には、排他的論理和回路EX61の出力はLレベルであり、信号D,Qの論理が異なる場合には、排他的論理和回路EX61の出力はHレベルである。AND論理回路AND61は、排他的論理和回路EX61の出力がHレベルの場合に、信号CPをトランジスタNM53のゲートに与え、排他的論理和回路EX61の出力がLレベルの場合には、LレベルをトランジスタNM53のゲートに与える。上述した図8の例で説明したように、信号Qと同一論理の信号Dが入力された場合には、プリチャージノードAの電位をディスチャージさせる必要はない。そこで、本実施形態においては、不要な内部遷移を生じさせないために、信号D,QBが同一論理の場合には、トランジスタNM53のゲートにLレベルの信号を与える。これにより、信号D,QBが同一論理の場合には、トランジスタNM53をオフにして、プリチャージノードAの放電路を遮断する。また、信号D,Qが異なる論理の場合には、通常と同様に、トランジスタNM53のゲートに信号CPを供給する。こうして、本実施の形態では、冗長な内部遷移を減らすことができ、低消費電力化を図ることができる。図22は図21の半導体集積回路装置の変形例を示す回路図である。図22において図21と同一の構成要素には同一符号を付して説明を省略する。図22のフリップフロップ62はAND論理回路AND61に代えて、AND論理回路AND62を採用した点が図21のフリップフロップ60と異なる。AND論理回路AND62には信号D,QB,CPが入力される。AND論理回路AND62は信号D,Q,CPの論理積演算を行って、演算結果をトランジスタNM53のゲートに与える。このように構成された変形例においては、信号D,QBがいずれもHレベルである場合に、信号CPをトランジスタNM53のゲートに与え、信号D,QBのいずれか一方又は両方がLレベルの場合には、LレベルをトランジスタNM53のゲートに与える。上述した図8の例で説明したように、信号QBと異なる論理の信号Dが入力された場合には、プリチャージノードAの電位をディスチャージさせる必要はない。また、信号QB,DがいずれもLレベルの場合にも、プリチャージノードAの電位をディスチャージさせる必要はない。そこで、図22の回路では、不要な内部遷移を生じさせないために、信号D,QBの一方又は両方がLレベルの場合には、トランジスタNM53のゲートにLレベルの信号を与える。これにより、トランジスタNM53をオフにして、プリチャージノードAの放電路を遮断する。また、信号D,QBのいずれもHレベルの場合には、通常と同様に、トランジスタNM53のゲートに信号CPを供給する。こうして、図22の例においても、冗長な内部遷移を減らすことができ、低消費電力化を図ることができる。図23は図19の半導体集積回路装置の他の例を示す回路図である。図23において図19と同一の構成要素には同一符号を付して説明を省略する。図23の回路は、プリチャージノードA及び状態保持ノードBの放電経路上の各トランジスタと、それ以外のトランジスタとで異なるVthのトランジスタを採用した点が図19の回路と異なるのみである。例えば、PMOSトランジスタPMH51~PMH54としては、NMOSトランジスタNML51~NML55に比べて、高いVthのトランジスタが採用されている。また、インバータINVH51,INVH52及び遅延反転回路51Hに使用されている各トランジスタも、NMOSトランジスタNML51~NML55に比べて、Vthが高い。換言すると、プリチャージノードAの放電経路上及び状態保持ノードBの放電経路上の各トランジスタNML51~NML55は、比較的低いVthに設定され、それ以外のトランジスタは比較的高いVthに設定される。Vthを高く設定することによって、トランジスタによるリークは低減される。一方、プリチャージノードAの放電経路上及び状態保持ノードBの放電経路上の各トランジスタについては、Vthを低く設定することで、放電を高速に行うことができ、高速な回路を得ることができる。また、プリチャージノードAの放電経路上及び状態保持ノードBの放電経路上には、複数のトランジスタのソースドレイン路が直列接続されており、リーク電流が流れにくい構成となっている。従って、放電系路上のトランジスタNML51~NML55は、比較的低いVthであっても、リーク電流が生じることを防止することができる。下記表2は図23の回路におけるリーク低減効果を説明するための表である。表2において、適用後は、他のトランジスタのVthを放電経路上のトランジスタのVthよりも高く設定した場合の特性を示し、適用前は、そうでない場合の特性を示している。遅延は、信号CPの立ち上りから信号Qが出力されるまでの遅延時間を示している。[表2]リーク電流[nA]遅延[ps]適用前6.245適用後1.948上記表2に示すように、図23の回路を採用することで、遅延時間を殆ど変化させることなく、リーク電流を十分に抑制することが可能である。なお、Vthの設定によっては、リーク電流を殆ど変化させることなく、遅延時間を低減させることも可能である。図24は半導体集積回路装置の他の例を示す回路図である。図24はパルスジェネレータ部101とRSラッチ部102とによって構成されるフリップフロップを採用した例を示している。<パルスジェネレータ部>図24のパルスジェネレータ部101は、各トランジスタのVthが異なる点を除いて、図4のパルスジェネレータ2と同様の構成である。即ち、パルスジェネレータ部101のトランジスタNM81~NM85及びトランジスタPM81~PM86は、夫々パルスジェネレータ2のトランジスタNM3,NM4,NM1,NM2,NM5及びトランジスタPM1,PM2,PM6,PM5,PM3,PM4と同様の構成である。なお、トランジスタNM85のゲートには、遅延反転回路51Hによって生成された信号CPBが供給される。<RSラッチ部>信号SB,RBは、RSラッチ部102に供給される。RSラッチ部102には、PMOSトランジスタPMH91、NMOSトランジスタNMH91及びインバータINVH91によって構成される第1の状態遷移部と、PMOSトランジスタPMH92、NMOSトランジスタNMH92及びインバータINVH92によって構成される第2の状態遷移部とが構成されている。トランジスタPMH91は第1の出力充電経路上に構成され、NMOSトランジスタNMH91は第1の出力放電経路上に構成される。第1の状態遷移部は、電源端子Vccと基準電位端子Voとの間にトランジスタPMH91のソースドレイン路及びトランジスタNMH91のソースドレイン路が直列接続されて構成される。インバータINVH91は、信号RBを反転した信号Rを生成してトランジスタNMH91のゲートに与える。トランジスタPMH91のゲートには信号SBが供給される。一方、第2の状態遷移部は、電源端子Vccと基準電位端子Voとの間にトランジスタPMH92のソースドレイン路及びトランジスタNMH92のソースドレイン路が直列接続されて構成される。インバータINVH92は、信号SBを反転した信号Sを生成してトランジスタNMH92のゲートに与える。トランジスタPMH92のゲートには信号RBが供給される。トランジスタPMH91,NMH91同士の接続点によって、状態保持ノードQ出力端子HQが構成される。また、トランジスタPMH92,NMH92同士の接続点によって、状態保持ノードQB出力端子HQBが構成される。状態保持ノードHQは、トランスファゲートTSH91の出力端に接続され、状態保持ノードHQBは、トランスファゲートTSH92の出力端に接続される。状態保持ノードHQBはインバータINVH93の入力端に接続されており、信号QBはインバータINVH93によって反転されてトランスファゲートTSH91の入力端に供給される。また、状態保持ノードHQはインバータINVH94の入力端に接続されており、インバータINVH94は、信号Qを反転させてトランスファゲートTSH92の入力端に供給する。トランスファゲートTSH91は、反転制御端に信号Rが供給され、制御端に信号SBが供給され、Lレベルの信号RとHレベルの信号SBによって、入力端の信号を出力端から出力する。また、トランスファゲートTSH92は、反転制御端に信号Sが供給され、制御端に信号RBが供給され、Lレベルの信号SとHレベルの信号RBによって、入力端の信号を出力端から出力する。これらのトランスファゲートTSH91,TSH92によって保持制御部が構成され、インバータINVH93及びインバータINVH94によって保持部が構成される。このように構成されたRSラッチ部102においては、インバータINVH93及びインバータINVH94によって、互いに相手の出力が入力される2つのインバータが構成される。これらのインバータによって状態保持ノードHQ,HQBの状態が保持可能である。遷移期間以外の期間には、信号SB,RBはHレベルである。従って、トランスファゲートTSH91,TSH92は導通状態であり、インバータINVH93とインバータINVH94の出力が互いに他方の入力端に供給され、保持部が構成される。これにより、状態保持ノードHQ,HQBのレベルは保持される。遷移期間には、信号SB,RBの一方は、Lレベルであり、信号R,Sの一方は、Hレベルである。従って、トランスファゲートTSH91,TSH92はオフ局所オフであり、状態保持ノードHQ,HQBの状態は保持されない。この場合には、第1,第2の遷移部によって、状態保持ノードHQ,HQBは信号SB,RBに応じたレベルとなる。例えば、遷移期間前にノードHQがLレベルで、ノードHQBがHレベルであり、遷移期間に入ると、信号SBがLレベルに変化する場合信号RBがHレベルのままでを考える。このとき、トランスファゲートTSH91は不完全オフになり、ノードHQは基準電圧における局所変動では保持部から遮断され、また、トランスファゲートTSH92は不完全オンになり、ノードHQBは電源電圧における局所変動では保持部から遮断される。一方、信号SBがLレベルに変化すると、トランジスタPMH91,NMH92がオンとなり、トランジスタNMH91,PMH92がオフとなって、状態保持ノードHQはHレベルとなり、状態保持ノードHQBはLレベルとなる。逆に、遷移期間前にノードHQがHレベルで、ノードHQBがLレベルであり、遷移期間に入ると、信号RBがLレベルに変化する場合信号SBがHレベルのままで、トランスファゲートTSH91は不完全オンになり、ノードHQは電源電圧における局所変動では保持部から遮断され、また、トランスファゲートTSH92は不完全オフになり、ノードHQBは基準電圧における局所変動では保持部から遮断される。一方、トランジスタPMH91,NMH92がオフとなり、トランジスタNMH91,PMH92がオンとなって、状態保持ノードHQはLレベルとなり、状態保持ノードHQBはHレベルとなる。図24の例においては、プリチャージノードPR,PBの放電経路上の各トランジスタと、それ以外のトランジスタとで異なるVthのトランジスタを採用している。即ち、プリチャージノードPR,PBの放電経路上のNMOSトランジスタNML81~NML85のVthは、他のトランジスタに比べて低い値に設定される。また、インバータINVH91~INVH94、遅延反転回路51H及びトランスファゲートTSH91,TSH92に使用されている各トランジスタも、NMOSトランジスタNML81~NML85に比べて、Vthが高い。従って、図24の例においても、高いVthのトランジスタによってリークが低減される一方、低いVthのトランジスタによって短時間で放電を行うことができる。即ち、高速動作と低リークの回路を得ることができる。なお、図24の例においても、トランジスタNML81~NML85は、複数のソースドレイン路が直列接続されており、比較的低いVthであっても、リーク電流が生じることを防止することができる。図25は図19の半導体集積回路装置の他の例を示す回路図である。図25において図19と同一の構成要素には同一符号を付して説明を省略する。図25の回路はAND論理回路AND71,AND72を付加した点が図19の回路と異なる。アンド論理回路AND71は、信号D、イネーブル信号ENが入力され、2入力のアンド演算結果を信号XとしてトランジスタNM51のゲートに供給する。また、アンド論理回路AND72は、信号DB及び信号ENが入力され、2入力のアンド演算結果をトランジスタNM52のゲートに供給する。このような構成によれば、イネーブル信号ENがHレベルの場合には、図19と同様の作用となり、通常のフリップフロップ動作が行われる。一方、イネーブル信号ENがLレベルの場合には、トランジスタNM51,NM52のゲートにはLレベルが印加される。即ち、この場合には、トランジスタNM51.NM52はオフである。従って、プリチャージノードAの放電は行われず、また、状態保持ノードBの放電も行われない。つまり、図25の回路はフリップフロップ動作を停止することになる。イネーブル信号ENを用いない場合には、データ遷移率が0であっても、信号CP毎に冗長な内部遷移が生じることがある。これに対し、図25の構成では、信号CPに拘わらず、信号ENのLレベル期間には、遷移電流が流れることはなく、電力が消費されない。このように、図25の回路は消費電力を一層低減させることができる。また、信号ENのLレベル期間には、トランジスタNM51、NM53及びNM55により構成される放電経路中の2つのトランジスタがオフになり、トランジスタNM52、NM54及びNM55により構成される放電経路中の2つのトランジスタがオフになることにより、図25の回路はリーク電流を低減させることができる。このように、図25では、高速動作と低消費電力及び低リークの回路が得られる。本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適当な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。"