"半導体基板の上層部に形成され、第1及び第2の方向によって規定される平面視矩形状の第1の導電型の第1の活性領域を備え、前記第1の活性領域内において、前記第1の方向における第1の長さで所定の動作特性が規定される第1の導電型の基本トランジスタが、前記第2の方向に沿って複数個形成され、前記半導体基板の上層部に形成され、前記第1の活性領域に対し前記第1の方向における一方側及び他方側にそれぞれ配置される第2の導電型の第2及び第3の活性領域と、前記半導体基板の上層部に、前記第1の活性領域に対して前記第2の方向の所定側において近傍に配置され、前記第1の方向に延びて形成される第2の導電型の基板電位設定用領域とをさらに備え、前記基板電位設定用領域に付与する電位によって複数の前記基本トランジスタの基板電位が設定される、半導体集積回路。しかし、上述したシングルハイトセル構造のマクロセルでは、図17で示したマクロセルM11のように16倍力の32単位の基本トランジスタによって構成されるNANDゲートや比較的複雑な論理回路であるフリップフロップ等を構成すると、LSI構築時の自動配置配線で、これらセルを使用すると、これらセルは横方向のセルサイズが大きいため、設計自由度が低下し、LSI全体でのプロアプランを困難にさせる。その結果、レイアウト品質が低下し、作成されたLSIの動作周波数等の動作特性を低下させる原因となっていた。この発明は上記問題点を解決するためになされたもので、動作特性を劣化させることなくセル面積の縮小化を図ったマクロセル構造の半導体集積回路を得ることを目的とする。この発明に係る請求項1記載の半導体集積回路は、半導体基板の上層部に形成され、第1及び第2の方向によって規定される平面視矩形状の第1の導電型の第1の活性領域を備え、前記第1の活性領域内において、前記第1の方向における第1の長さで所定の動作特性が規定される第1の導電型の基本トランジスタが、前記第2の方向に沿って複数個形成され、前記半導体基板の上層部に形成され、前記第1の活性領域に対し前記第1の方向における一方側及び他方側にそれぞれ配置される第2の導電型の第2及び第3の活性領域と、前記半導体基板の上層部に、前記第1の活性領域に対して前記第2の方向の所定側において近傍に配置され、前記第1の方向に延びて形成される第2の導電型の基板電位設定用領域とをさらに備え、前記基板電位設定用領域に付与する電位によって複数の前記基本トランジスタの基板電位が設定される。この発明における請求項1記載の半導体集積回路は、第2及び第3の活性領域を第1の活性領域に対し第1の方向に配置することにより、第2の方向へのセル面積増大を効果的に抑制し、設計自由度を高めることができる。さらに、請求項1記載の半導体集積回路は、基板電位設定用領域を第1の活性領域の対して第2の方向の所定側近傍に配置したため、第1の方向の第1の長さによって規定される基本トランジスタの所定の動作特性に基板電位設定用領域は何ら影響を与えない。その結果、基板電位設定用領域が上記所定の動作特性に影響を与えない分、1単位の第1の基準トランジスタの上記所定の動作特性の向上が図れるため、動作特性を劣化させることなく、セル面積の縮小化を図りながら第1の活性領域の使用効率を従来より高めることができる効果を奏する。<前提技術>ダブルハイトセル構造その1シングルハイトセルの問題点を解決し、横方向へのセル面積増大に伴うLSIの動作特性劣化を抑制するため、以下に示すダブルハイトセル構成のマクロセル構造が考えられる。なお、ダブルハイトセル構成とは、図17で示したようなシングルハイトセル構成の電源VDD配線,GND配線間の距離第2の距離である高さの2倍の高さで構成するマクロセル構造を意味する。図15は本願発明の前提技術となるダブルハイトセル構成のマクロセルM12のセル構造を示す平面図である。マクロセルM12は電気的にマクロセルM11と等価な2入力NANDゲートを、GND用メタル配線層65の平面視上下それぞれにおいて16単位の基本トランジスタ1本のゲートポリシリコン層59a,59bによって構成されるMOSトランジスタを1単位の基本トランジスタとするにより構成している。図15に示すように、Pウェル領域51の中央部に矩形状のNウェル領域52が横方向に延びて形成され、Nウェル領域52の平面視上方に矩形状のN活性領域54a、平面視下方に矩形状のN活性領域54bがそれぞれ横方向に延びて選択的に形成される。Pウェル領域51内においてN活性領域54aの平面視上方にPウェルコンタクト領域55aが横方向に延びて選択的に形成され、N活性領域54bの平面視下方にPウェルコンタクト領域55bが横方向に延びて選択的に形成される。Nウェル領域52内において、平面視上方及び平面視下方に矩形状のP活性領域53a及び53bがそれぞれ横方向に延びて選択的に形成され、P活性領域53a,53b間にNウェルコンタクト領域56が横方向に延びて形成される。P活性領域53a及びN活性領域54a上を縦断して16本のゲートポリシリコン層59aが所定間隔毎に横方向に並んで形成され、P活性領域53b及びN活性領域54b上を縦断してゲートポリシリコン層59bが所定間隔毎に横方向に並んで形成される。Pウェルコンタクト領域55a上にGND用メタル配線層65aが形成され、GND用メタル配線層65aとPウェルコンタクト領域55aとは複数のコンタクトホール71を介して電気的に接続される。さらに、GND用メタル配線層65aは、16本のゲートポリシリコン層59aのうち、最左端のゲートポリシリコン層59aの左方のN活性領域54a上、左から4i番目と4i1番目i=1~3のゲートポリシリコン層59a,59a間のN活性領域54a上、及び最右端のゲートポリシリコン層59aの右方のN活性領域54a上にそれぞれ延びて形成され、コンタクトホール71を介してN活性領域54aNMOSトランジスタのソース領域に相当と電気的に接続される。同様にして、Pウェルコンタクト領域55b上にGND用メタル配線層65bが形成され、GND用メタル配線層65bとPウェルコンタクト領域55bとは複数のコンタクトホール71を介して電気的に接続される。さらに、GND用メタル配線層65bは、16本のゲートポリシリコン層59bのうち、最左端のゲートポリシリコン層59bの左方のN活性領域54b上、左から4i番目と4i1番目i=1~3のゲートポリシリコン層59b,59b間のN活性領域54b上、及び最右端のゲートポリシリコン層59bの右方のN活性領域54b上にそれぞれ延びて形成され、コンタクトホール71を介してN活性領域54bNMOSトランジスタのソース領域に相当と電気的に接続される。N活性領域54a上の16本のゲートポリシリコン層59aの大部分を横断して出力用メタル配線層63aが形成され、さらに、出力用メタル配線層63aは、16本のゲートポリシリコン層59aのうち、左から4i2番目と4i3番目i=0~3のゲートポリシリコン層59a,59a間のN活性領域54a上に延びて形成され、コンタクトホール71を介してN活性領域54aNMOSトランジスタのドレイン領域に相当と電気的に接続される。同様にして、N活性領域54b上の16本のゲートポリシリコン層59bの大部分を横断して出力用メタル配線層63bが形成され、さらに、出力用メタル配線層63bは、16本のゲートポリシリコン層59bのうち、左から4i2番目と4i3番目i=0~3のゲートポリシリコン層59b,59b間のN活性領域54b上に延びて形成され、コンタクトホール71を介してN活性領域54bNMOSトランジスタのドレイン領域に相当と電気的に接続される。16本のゲートポリシリコン層59aの大部分を横断して第1入力用メタル配線層61aが形成され、第1入力用メタル配線層61aは、16本のゲートポリシリコン層59aのうち、左から4i2番目と4i3番目i=0~3のゲートポリシリコン層59a,59a上に延びて形成され、コンタクトホール71を介して対応のゲートポリシリコン層59a第1入力を受ける第1のPMOSトランジスタ及び第1のNMOSトランジスタのゲート電極に相当と電気的に接続される。同様にして、16本のゲートポリシリコン層59bの大部分を横断して第1入力用メタル配線層61bが形成され、第1入力用メタル配線層61bは、16本のゲートポリシリコン層59bのうち、左から4i2番目と4i3番目i=0~3のゲートポリシリコン層59b,59b上に延びて形成され、コンタクトホール71を介して対応のゲートポリシリコン層59b第1入力を受ける第1のPMOSトランジスタ及び第1のNMOSトランジスタのゲート電極に相当と電気的に接続される。そして、第1入力用メタル配線層61a及び61b間を縦断して、第1入力用メタル配線層61a及び61bと異なる層に第1入力用メタル配線層81が形成され、第1入力用メタル配線層81と第1入力用メタル配線層61a及び61bとがそれぞれビアホール72を介して電気的に接続される。Nウェルコンタクト領域56上にVDD用メタル配線層64が形成され、VDD用メタル配線層64とNウェルコンタクト領域56とは複数のコンタクトホール71を介して電気的に接続される。さらに、VDD用メタル配線層64は、P活性領域53a上において、16本のゲートポリシリコン層59aのうち、最左端のゲートポリシリコン層59aの左方のP活性領域53a上、左から2i番目と2i1番目i=1~7のゲートポリシリコン層59a,59a間のP活性領域53a上、及び最右端のゲートポリシリコン層59aの右方のP活性領域53a上にそれぞれ延びて形成され、コンタクトホール71を介してP活性領域53aPMOSトランジスタのソース領域に相当と電気的に接続される。同様にして、VDD用メタル配線層64は、P活性領域53b上において、16本のゲートポリシリコン層59bのうち、最左端のゲートポリシリコン層59bの左方のP活性領域53b上、左から2i番目と2i1番目i=1~7のゲートポリシリコン層59b,59b間のP活性領域53b上、及び最右端のゲートポリシリコン層59bの右方のP活性領域53b上にそれぞれ延びて形成され、コンタクトホール71を介してP活性領域53bPMOSトランジスタのソース領域に相当と電気的に接続される。P活性領域53a上の16本のゲートポリシリコン層59aの大部分上を横断してTr間接続用メタル配線層66aが形成され、さらに、Tr間接続用メタル配線層66aは、16本のゲートポリシリコン層59aのうち、左から2i-1番目と2i番目i=1~8のゲートポリシリコン層59a,59a間のP活性領域53a上それぞれ延びて形成され、コンタクトホール71を介してP活性領域53aPMOSトランジスタのドレイン領域に相当と電気的に接続される。同様にして、P活性領域53b上のゲートポリシリコン層59bの大部分上を横断してTr間接続用メタル配線層66bが形成され、さらに、Tr間接続用メタル配線層66bは、16本のゲートポリシリコン層59bのうち、左から2i-1番目と2i番目i=1~8のゲートポリシリコン層59b,59b間のP活性領域53b上それぞれ延びて形成され、コンタクトホール71を介してP活性領域53bPMOSトランジスタのドレイン領域に相当と電気的に接続される。そして、出力用メタル配線層63a,Tr間接続用メタル配線層66a,Tr間接続用メタル配線層66b及び出力用メタル配線層63b上を縦断して、出力用メタル配線層63a及び63b並びにTr間接続用メタル配線層66a及び66bと異なる層に出力用メタル配線層83が形成され、出力用メタル配線層83と出力用メタル配線層63a及び63b並びにTr間接続用メタル配線層66a及び66bとがそれぞれビアホール72を介して電気的に接続される。P活性領域53a上の16本のゲートポリシリコン層59a上を横断して第2入力用メタル配線層62aが形成され、さらに、第2入力用メタル配線層62aは、16本のゲートポリシリコン層59aのうち、最左端のゲートポリシリコン層59a上、左から4i番目と4i1番目i=1~3のゲートポリシリコン層59a,59a上、及び最右端のゲートポリシリコン層59a上にそれぞれ延びて形成され、コンタクトホール71を介して対応のゲートポリシリコン層59a第2入力を受ける第2のPMOSトランジスタ及び第2のNMOSトランジスタのゲート電極に相当と電気的に接続される。同様にして、P活性領域53b上の16本のゲートポリシリコン層59b上を横断して第2入力用メタル配線層62bが形成され、さらに、第2入力用メタル配線層62bは、16本のゲートポリシリコン層59bのうち、最左端のゲートポリシリコン層59b上、左から4i番目と4i1番目i=1~3のゲートポリシリコン層59b,59b上、及び最右端のゲートポリシリコン層59b上にそれぞれ延びて形成され、コンタクトホール71を介して対応のゲートポリシリコン層59b第2入力を受ける第2のPMOSトランジスタ及び第2のNMOSトランジスタのゲート電極に相当と電気的に接続される。そして、第2入力用メタル配線層62a及び62b間を縦断して、第2入力用メタル配線層62a及び62bと異なる層に第2入力用メタル配線層82が形成され、第2入力用メタル配線層82と第2入力用メタル配線層62a及び62bとがそれぞれビアホール72を介して電気的に接続される。このような構成のマクロセルM12は、マクロセルM11と同様、各々が第1入力をゲート電極に受ける第1のPMOSトランジスタ及び第1のNMOSトランジスタと、各々が第2入力をゲート電極に受ける第2のPMOSトランジスタ及び第2のNMOSトランジスタとなる2入力NANDゲートが、16単位のトランジスタにより構成される。マクロセルM12はセルの平面視中央に電源配線VDD用メタル配線層64、平面視上方及び下方に分割して2本のGND配線GND用メタル配線層65a,65bを設け、GND用メタル配線層65a,VDD用メタル配線層64間に第1のトランジスタ形成領域P活性領域53a,N活性領域54aを配置し、GND用メタル配線層65b,VDD用メタル配線層64間に第2のトランジスタ形成領域P活性領域53b,N活性領域54bを配置している。すなわち、マクロセルM12の上端及び下端に形成されるウェルコンタクト領域間Pウェルコンタクト領域55a,55b間の距離第1の距離が、マクロセルM11の上端及び下端に形成されるウェルコンタクト領域間Nウェルコンタクト領域56,Pウェルコンタクト領域55間の距離第2の距離の2倍となるダブルハイトセル構成と採用し、横方向へのセル面積増加を抑制している。ダブルハイトセル構造その2図16は本願発明の前提技術となるダブルハイトセル構成その2のマクロセルM13のセル構造を示す平面図である。マクロセルM13はマクロセルM11,M12と等価な2入力NANDゲートを、16単位のトランジスタにより構成している。図16に示すように、Pウェル領域51の中央部にPウェルコンタクト領域55が横方向に延びて形成され、Pウェルコンタクト領域55の平面視上方に矩形状のN活性領域54a、平面視下方に矩形状のN活性領域54bがそれぞれ横方向に延びて選択的に形成される。さらに、N活性領域54aの平面視上方に矩形状のNウェル領域52aが横方向に延びて選択的に形成され、N活性領域54bの平面視下方に矩形状のNウェル領域52bが横方向に延びて選択的に形成される。Nウェル領域52a及び52b内それぞれにおいて、矩形状のP活性領域53a及び53bがそれぞれ横方向に延びて選択的に形成される。Nウェル領域52a内におけるP活性領域53aの平面視上方にNウェルコンタクト領域56aが横方向に延びて形成され、Nウェル領域52b内におけるP活性領域53bの平面視下方にNウェルコンタクト領域56bが横方向に延びて形成される。P活性領域53a及びN活性領域54a上を縦断して16本のゲートポリシリコン層59aが所定間隔毎に横方向に並んで形成され、P活性領域53b及びN活性領域54b上を縦断してゲートポリシリコン層59bが所定間隔毎に横方向に並んで形成される。Nウェルコンタクト領域56a上にVDD用メタル配線層64aが形成され、VDD用メタル配線層64aとNウェルコンタクト領域56aとは複数のコンタクトホール71を介して電気的に接続される。さらに、VDD用メタル配線層64aは、16本のゲートポリシリコン層59aのうち、最左端のゲートポリシリコン層59aの左方のP活性領域53a上、左から2i番目と2i1番目i=1~7のゲートポリシリコン層59a,59a間のP活性領域53a上、及び最右端のゲートポリシリコン層59aの右方のP活性領域53a上にそれぞれ延びて形成され、コンタクトホール71を介してP活性領域53aPMOSトランジスタのソース領域に相当と電気的に接続される。同様にして、Nウェルコンタクト領域56b上にVDD用メタル配線層64bが形成され、VDD用メタル配線層64bとNウェルコンタクト領域56bとは複数のコンタクトホール71を介して電気的に接続される。さらに、VDD用メタル配線層64bは、16本のゲートポリシリコン層59bのうち、最左端のゲートポリシリコン層59bの左方のP活性領域53b上、左から2i番目と2i1番目i=1~7のゲートポリシリコン層59b,59b間のP活性領域53b上、及び最右端のゲートポリシリコン層59bの右方のP活性領域53b上にそれぞれ延びて形成され、コンタクトホール71を介してP活性領域53bPMOSトランジスタのソース領域に相当と電気的に接続される。P活性領域53a上の16本のゲートポリシリコン層59aの大部分を横断してTr間接続用メタル配線層66aが形成され、さらに、Tr間接続用メタル配線層66aは、16本のゲートポリシリコン層59aのうち、左から2i-1番目と2i番目i=1~8のゲートポリシリコン層59a,59a間のP活性領域53a上に延びて形成され、コンタクトホール71を介してP活性領域53aPMOSトランジスタのドレイン領域に相当と電気的に接続される。同様にして、P活性領域53b上の16本のゲートポリシリコン層59bの大部分を横断してTr間接続用メタル配線層66bが形成され、さらに、Tr間接続用メタル配線層66bは、16本のゲートポリシリコン層59bのうち、左から2i-1番目と2i番目i=1~8のゲートポリシリコン層59b,59b間のP活性領域53b上に延びて形成され、コンタクトホール71を介してP活性領域53bPMOSトランジスタのドレイン領域に相当と電気的に接続される。16本のゲートポリシリコン層59aを横断して第2入力用メタル配線層62aが形成され、第2入力用メタル配線層62aは、16本のゲートポリシリコン層59aのうち、最左端のゲートポリシリコン層59a上、左から4i番目と4i1番目i=1~3のゲートポリシリコン層59b,59b上、及び最右端のゲートポリシリコン層59a上にそれぞれ延びて形成され、コンタクトホール71を介して対応のゲートポリシリコン層59a第2入力を受ける第2のPMOSトランジスタ及び第2のNMOSトランジスタのゲート電極に相当と電気的に接続される。同様にして、16本のゲートポリシリコン層59bを横断して第2入力用メタル配線層62bが形成され、第2入力用メタル配線層62bは、16本のゲートポリシリコン層59bのうち、最左端のゲートポリシリコン層59b上、左から4i番目と4i1番目i=1~3のゲートポリシリコン層59b,59b上、及び最右端のゲートポリシリコン層59b上にそれぞれ延びて形成され、コンタクトホール71を介して対応のゲートポリシリコン層59b第2入力を受ける第2のPMOSトランジスタ及び第2のNMOSトランジスタのゲート電極に相当と電気的に接続される。そして、第2入力用メタル配線層62a,62b間を縦断して、第2入力用メタル配線層62a及び62bと異なる層に第2入力用メタル配線層82が形成され、第2入力用メタル配線層82と第2入力用メタル配線層62a及び62bとがそれぞれビアホール72を介して電気的に接続される。Pウェルコンタクト領域55上にGND用メタル配線層65が形成され、GND用メタル配線層65とPウェルコンタクト領域55とは複数のコンタクトホール71を介して電気的に接続される。さらに、GND用メタル配線層65は、N活性領域54a上において、16本のゲートポリシリコン層59aのうち、最左端のゲートポリシリコン層59aの左方のN活性領域54a上、左から4i番目と4i1番目i=1~3のゲートポリシリコン層59a,59a間のN活性領域54a上、及び最右端のゲートポリシリコン層59aの右方のN活性領域54a上にそれぞれ延びて形成され、コンタクトホール71を介してN活性領域54aNMOSトランジスタのソース領域に相当と電気的に接続される。同様にして、GND用メタル配線層65は、N活性領域54b上において、16本のゲートポリシリコン層59bのうち、最左端のゲートポリシリコン層59bの左方のN活性領域54b上、左から4i番目と4i1番目i=1~3のゲートポリシリコン層59b,59b間のN活性領域54b上、及び最右端のゲートポリシリコン層59bの右方のN活性領域54b上にそれぞれ延びて形成され、コンタクトホール71を介してN活性領域54bNMOSトランジスタのソース領域に相当と電気的に接続される。N活性領域54a上のゲートポリシリコン層59aの大部分上を横断して出力用メタル配線層63aが形成され、さらに、出力用メタル配線層63aは、16本のゲートポリシリコン層59aのうち、左から4i2番目と4i3番目i=0~3のゲートポリシリコン層59a,59a間のN活性領域54a上それぞれ延びて形成され、コンタクトホール71を介してN活性領域54aNMOSトランジスタのドレイン領域に相当と電気的に接続される。同様にして、N活性領域54b上のゲートポリシリコン層59bの大部分上を横断して出力用メタル配線層63bが形成され、さらに、出力用メタル配線層63bは、16本のゲートポリシリコン層59bのうち、左から4i2番目と4i3番目i=0~3のゲートポリシリコン層59b,59b間のN活性領域54b上それぞれ延びて形成され、コンタクトホール71を介してN活性領域54bNMOSトランジスタのドレイン領域に相当と電気的に接続される。そして、Tr間接続用メタル配線層66a及び66b並びに出力用メタル配線層63a及び63b上を縦断して、Tr間接続用メタル配線層66a及び66b並びに出力用メタル配線層63a及び66bと異なる層に出力用メタル配線層83が形成され、出力用メタル配線層83とTr間接続用メタル配線層66a及び66b並びに出力用メタル配線層63b及び66bとがそれぞれビアホール72を介して電気的に接続される。16本のゲートポリシリコン層59aの大部分上を横断して第1入力用メタル配線層61aが形成され、さらに、第1入力用メタル配線層61aは、16本のゲートポリシリコン層59aのうち、左から4i2番目と4i3番目i=0~3のゲートポリシリコン層59a,59a上にそれぞれ延びて形成され、コンタクトホール71を介して対応のゲートポリシリコン層59a第1入力を受ける第1のPMOSトランジスタ及び第1のNMOSトランジスタのゲート電極に相当と電気的に接続される。同様にして、16本のゲートポリシリコン層59bの大部分上を横断して第1入力用メタル配線層61bが形成され、さらに、第1入力用メタル配線層61bは、16本のゲートポリシリコン層59bのうち、左から4i2番目と4i3番目i=0~3のゲートポリシリコン層59b,59b上にそれぞれ延びて形成され、コンタクトホール71を介して対応のゲートポリシリコン層59b第1入力を受ける第1のPMOSトランジスタ及び第1のNMOSトランジスタのゲート電極に相当と電気的に接続される。そして、第1入力用メタル配線層61a及び61b間を縦断して、第1入力用メタル配線層61a及び61bと異なる層に第1入力用メタル配線層81が形成され、第1入力用メタル配線層81と第1入力用メタル配線層61a及び61bとがそれぞれビアホール72を介して電気的に接続される。このような構成のマクロセルM13は、マクロセルM11及びM12と同様、2入力NANDゲートが、16単位のトランジスタにより構成される。マクロセルM13はセルの平面視中央にGND配線GND用メタル配線層65、平面視上方及び下方に分割して2本の電源配線VDD用メタル配線層64a,64bを設け、VDD用メタル配線層64a,GND用メタル配線層65間に第1のトランジスタ形成領域P活性領域53a,N活性領域54aを配置し、VDD用メタル配線層64b,GND用メタル配線層65間に第2のトランジスタ形成領域P活性領域53b,N活性領域54bを配置するという、ダブルハイトセル構成と採用し、横方向へのセル面積増加を抑制している。しかしながら、上述したダブルハイトセル構造のマクロセルM12,M13においては、セル領域の中央にNウェルコンタクト領域56とその給電のためのVDD用メタル配線層64、あるいはPウェルコンタクト領域55とその給電のためのGND用メタル配線層65が横断して配置される関係で、上述したように第1及び第2のトランジスタ形成領域として平面視上下に分断されるため、活性領域の使用効率を劣化を招いてしまうという問題点が残ってしまう。そこで、トランジスタ等の素子形成用の活性領域の使用効率を劣化させることなく、セル面積の縮小化を図ったマクロセル構造を得ることを目的としたのが以下で述べる実施の形態1~実施の形態7のマクロセル及び実施の形態8の半導体集積回路である。<実施の形態1>図1はこの発明の実施の形態1であるダブルハイトセル構成のマクロセルM1のセル構造を示す平面図である。図2は図1の変則的なA-A断面構造を模式的に示す説明図である。図3は図1の変則的なB-B断面構造を模式的に示す説明図である。これらの図で示すマクロセルM1は後に詳述する2入力NANDゲートを、12単位の基本トランジスタ構成1本のゲートポリシリコン層9によって構成されるMOSトランジスタを1単位の基本トランジスタとするにより実現している。なお、図2及び図3に示すように、第1入力用メタル配線層11a,11b、第2入力用メタル配線層12a,12b図2,図3では図示せず、出力用メタル配線層13a,13b、VDD用メタル配線層14ウェルコンタクト部14c、GND用メタル配線層15a,15b、及びTr間接続用メタル配線層16a,16bは同一の層に形成される第1層メタル配線であり、第1及び第2入力用メタル配線層図示せず、出力信号接続用メタル配線層33は上記第1層メタル配線とは異なる層に形成される第2層メタル配線である。したがって、第1層メタル配線と第2層メタル配線とが電気的に接触することはない。また、図2及び図3に示すように、Pウェル領域1及びNウェル領域2は半導体基板10の上層部に形成され、平面視矩形状のP活性領域3及びNウェルコンタクト領域6はNウェル領域2の表面に形成され、平面視矩形状のN活性領域4a,4b及びPウェルコンタクト領域5a,5bはPウェル領域1の表面に形成される。Nウェルコンタクト領域6はP活性領域3内に形成されるPMOSトランジスタの基板電位を設定する基板電位設定用領域として機能し、Pウェルコンタクト領域5a,5bはN活性領域4a,4b内に形成されるNMOSトランジスタの基板電位を設定する基板電位設定用領域第2及び第3の基板電位設定用領域として機能する。以下、図1を中心に、適宜、図2,図3を参照してマクロセルM1の構造を説明する。図1に示すように、Pウェル領域1,1間の中央部に矩形状のNウェル領域2が横方向に延びて形成される。Nウェル領域2の平面視上方一方側にN活性領域4a、平面視下方他方側にN活性領域4bがそれぞれ横方向に延びて選択的に形成される。Pウェル領域1内においてN活性領域4aの平面視上方N活性領域4aを基準として上下方向におけるP活性領域3と反対側ににPウェルコンタクト領域5aが横方向に延びて選択的に形成される、N活性領域4bの平面視下方にN活性領域4bを基準として上下方向におけるP活性領域3と反対側にPウェルコンタクト領域5bが横方向に延びて選択的に形成される。Nウェル領域2内において、平面視中央に矩形状のP活性領域3が選択的に形成され、P活性領域3の横方向第2の方向の左側所定側の近傍領域に縦方向第1の方向に延びてNウェルコンタクト領域6が形成される。P活性領域3、N活性領域4a及び4b上を縦断して形成される12本のゲートポリシリコン層9が所定間隔毎に横方向に並んで配置される。Pウェルコンタクト領域5a上にGND用メタル配線層15aが形成され、GND用メタル配線層15aとPウェルコンタクト領域5aとは複数のコンタクトホール21を介して電気的に接続される図2参照。さらに、GND用メタル配線層15aは、12本のゲートポリシリコン層9のうち、左から4i2番目と4i3番目i=0~2のゲートポリシリコン層9,9間のN活性領域4a上にそれぞれ延びて形成され、コンタクトホール21を介してN活性領域4aNMOSトランジスタのソース領域に相当と電気的に接続される。同様にして、Pウェルコンタクト領域5b上にGND用メタル配線層15bが形成され、GND用メタル配線層15bとPウェルコンタクト領域5bとは複数のコンタクトホール21を介して電気的に接続される図2参照。さらに、GND用メタル配線層15bは、12本のゲートポリシリコン層9のうち、左から4i2番目と4i3番目i=0~2のゲートポリシリコン層9,9間のN活性領域4b上にそれぞれ延びて形成され、コンタクトホール21を介してN活性領域4bNMOSトランジスタのソース領域に相当と電気的に接続される。N活性領域4a上のゲートポリシリコン層9を横断して出力用メタル配線層13aが形成され、さらに、出力用メタル配線層13aは、12本のゲートポリシリコン層9のうち、最左端のゲートポリシリコン層9の左方のN活性領域4a上、左から4i番目と4i1番目i=1~2のゲートポリシリコン層9,9間のN活性領域4a上、及び最右端のゲートポリシリコン層9の右方のN活性領域4a上にそれぞれ延びて形成され、コンタクトホール21を介してN活性領域4aNMOSトランジスタのドレイン領域に相当と電気的に接続される図2参照。同様にして、N活性領域4b上のゲートポリシリコン層9を横断して出力用メタル配線層13bが形成され、さらに、出力用メタル配線層13bは、12本のゲートポリシリコン層9のうち、最左端のゲートポリシリコン層9の左方のN活性領域4b上、左から4i番目と4i1番目i=1~2のゲートポリシリコン層9,9間のN活性領域4b上、及び最右端のゲートポリシリコン層9の右方のN活性領域4b上にそれぞれ延びて形成され、コンタクトホール21を介してN活性領域4bNMOSトランジスタのドレイン領域に相当と電気的に接続される図2参照。12本のゲートポリシリコン層9を横断して第1入力用メタル配線層11aが形成され、第1入力用メタル配線層11aは、12本のゲートポリシリコン層9のうち、最左端のゲートポリシリコン層9上、左から4i番目と4i1番目i=1~2のゲートポリシリコン層9,9上、及び最右端のゲートポリシリコン層9上にそれぞれ延びて形成され、コンタクトホール21を介して対応のゲートポリシリコン層9第1入力を受ける第1のPMOSトランジスタ及び第1のNMOSトランジスタのゲート電極に相当と電気的に接続される図2参照。同様にして、12本のゲートポリシリコン層9を横断して第1入力用メタル配線層11bが形成され、第1入力用メタル配線層11bは、12本のゲートポリシリコン層9のうち、最左端のゲートポリシリコン層9上、左から4i番目と4i1番目i=1~2のゲートポリシリコン層9,9上、及び最右端のゲートポリシリコン層9上にそれぞれ延びて形成され、コンタクトホール21を介して対応のゲートポリシリコン層9第1入力を受ける第1のPMOSトランジスタ及び第1のNMOSトランジスタのゲート電極に相当と電気的に接続される図2参照。そして、第1入力用メタル配線層11a及び11b間を縦断して第1入力用メタル配線層11a及び11bと異なる層に、図15の第1入力用メタル配線層81相当の第2層メタル配線である第1入力接続用メタル配線層図示省略が形成され、第1入力接続用メタル配線層と第1入力用メタル配線層11a及び11bがそれぞれビアホール22相当のビアホール図示省略を介して電気的に接続される。P活性領域3の中心部を横断してVDD用メタル配線層14が形成され、さらに、VDD用メタル配線層14の一部であるウェルコンタクト部14cは、Nウェルコンタクト領域6上にも形成され、ウェルコンタクト部14cとNウェルコンタクト領域6とは複数のコンタクトホール21を介して電気的に接続される図2,図3参照。さらに、VDD用メタル配線層14は、P活性領域3上において、12本のゲートポリシリコン層9のうち、最左端のゲートポリシリコン層9の左方のP活性領域3上、左から2i番目と2i1番目i=1~5のゲートポリシリコン層9,9間のP活性領域3上、及び最右端のゲートポリシリコン層9の右方のP活性領域3上にそれぞれ平面視上方及び下方に延びて形成され、コンタクトホール21を介してP活性領域3PMOSトランジスタのソース領域に相当と電気的に接続される図3参照。VDD用メタル配線層14の平面視上方において、P活性領域3上の12本のゲートポリシリコン層9の大部分上を横断してTr間接続用メタル配線層16aが形成され、さらに、Tr間接続用メタル配線層16aは、12本のゲートポリシリコン層9のうち、左から2i-1番目と2i番目i=1~6のゲートポリシリコン層9,9間のP活性領域3上それぞれ延びて形成され、コンタクトホール21を介してP活性領域3PMOSトランジスタのドレイン領域に相当と電気的に接続される。同様にして、VDD用メタル配線層14の平面視下方において、P活性領域3上の12本のゲートポリシリコン層9の大部分上を横断してTr間接続用メタル配線層16bが形成され、さらに、Tr間接続用メタル配線層16bは、12本のゲートポリシリコン層9のうち、左から2i-1番目と2i番目i=1~6のゲートポリシリコン層9,9間のP活性領域3上それぞれ延びて形成され、コンタクトホール21を介してP活性領域3PMOSトランジスタのドレイン領域に相当と電気的に接続される図3参照。そして、出力用メタル配線層13a,Tr間接続用メタル配線層16a,Tr間接続用メタル配線層16b及び出力用メタル配線層13b上を縦断して、出力用メタル配線層13a及び13b並びにTr間接続用メタル配線層16a及び16bと異なる層に第2層アルミ配線である出力信号接続用メタル配線層33が形成され、出力信号接続用メタル配線層33と出力用メタル配線層13a及び13b並びにTr間接続用メタル配線層16a及び16bとがそれぞれビアホール22を介して電気的に接続される。Tr間接続用メタル配線層16aの平面視上方において、P活性領域3上の12本のゲートポリシリコン層9の大部分上を横断して第2入力用メタル配線層12aが形成され、さらに、第2入力用メタル配線層12aは、12本のゲートポリシリコン層9のうち、左から4i2番目と4i3番目i=0~2のゲートポリシリコン層9,9上にそれぞれ延びて形成され、コンタクトホール21を介して対応のゲートポリシリコン層9第2入力を受ける第2のPMOSトランジスタ及び第2のNMOSトランジスタのゲート電極に相当と電気的に接続される。同様にして、Tr間接続用メタル配線層16bの平面視下方において、P活性領域3上の12本のゲートポリシリコン層9の大部分上を横断して第2入力用メタル配線層12bが形成され、さらに、第2入力用メタル配線層12bは、12本のゲートポリシリコン層9のうち、左から4i2番目と4i3番目i=0~2のゲートポリシリコン層9,9上にそれぞれ延びて形成され、コンタクトホール21を介して対応のゲートポリシリコン層9第2入力を受ける第2のPMOSトランジスタ及び第2のNMOSトランジスタのゲート電極に相当と電気的に接続される。そして、第2入力用メタル配線層12a及び12b間を縦断して、第2入力用メタル配線層12a及び12bと異なる層に、図15の第2入力用メタル配線層82相当の第2層メタル配線である第2入力接続用メタル配線層図示省略が形成され、第2入力接続用メタル配線層と第2入力用メタル配線層12a及び12bとがそれぞれビアホール22相当のビアホールを介して電気的に接続される。図4はマクロセルM1で実現するNANDゲートG1を示す回路図である。同図に示すように、NANDゲートG1は入力信号A第1入力及び入力信号B第2入力を受け、そのNAND演算結果を出力信号YBとして出力する。図5はNANDゲートG1を実現するトランジスタ構成を示す回路図である。同図に示すように、NANDゲートG1はPMOSトランジスタQ1,Q2第1,第2のPMOSトランジスタ及びNMOSトランジスタQ3,Q4第1,第2のNMOSトランジスタによって、NANDゲートG1が実現される。PMOSトランジスタQ1,Q2のソースは電源VDDにVDD用メタル配線層14を介して共通に接続され、PMOSトランジスタQ1,Q2のドレインが共通にNMOSトランジスタQ3のドレインに接続され、NMOSトランジスタQ3のソースがNMOSトランジスタQ4のドレインに接続され、NMOSトランジスタQ4のソースがGNDレベルにGND用メタル配線層15a,15bを介して接続される。そして、PMOSトランジスタQ1及びNMOSトランジスタQ3のゲートに第1入力用メタル配線層11a,11bを介して入力信号Aを受け、PMOSトランジスタQ2及びNMOSトランジスタQ4のゲートに第2入力用メタル配線層12a,12bを介して入力信号Bを受ける。PMOSトランジスタQ2NMOSトランジスタQ3のドレインより出力用メタル配線層13a,13bを介して得られる信号が出力信号YBとなる。1本のゲートポリシリコン層9により構成されるPMOSトランジスタ及びNMOSトランジスタを1単位Finger数1の基本トランジスタとした場合、マクロセルM1は図5で示す構成のNANDゲートG1を12単位Finger数12の基本トランジスタ構成で実現している。このような構成の実施の形態1のマクロセルM1はセルの平面視中央に電源配線VDD用メタル配線層14、平面視上方及び下方に分割して2本のGND配線GND用メタル配線層15a,15bを設け、PMOSトランジスタ形成用の活性領域をP活性領域3のみで構成し、P活性領域3の平面視上方にNMOSトランジスタ形成用の第1の活性領域N活性領域4aを配置し、P活性領域3の平面視下方にNMOSトランジスタ形成用の第2の活性領域N活性領域4bを配置するという、ダブルハイトセル構成と採用し、横方向へのセル面積増加を抑制している。マクロセルM1は、P活性領域3の横方向左側の近傍領域にNウェルコンタクト領域6を設け、このNウェルコンタクト領域6上でVDD用メタル配線層14のウェルコンタクト部14cとのコンタクトホール21による電気的な接続を図っている。このため、Nウェルコンタクト領域6を形成することによって、PMOSトランジスタ形成用のP活性領域3を、図15で示すマクロセルM12のP活性領域53a,53bのよう平面視上下に分割形成することなく、一つの領域として形成することができる。P活性領域3の縦方向の形成長第1の長さは、P活性領域3を縦断する1本のゲートポリシリコン層9により実現される1単位のPMOSトランジスタ構成のゲート幅を規定し、ゲート幅によって駆動能力等の動作特性所定の動作特性が規定される。その結果、図15で示したダブルハイトセル構造のマクロセルM12におけるNウェルコンタクト領域56及び、Nウェルコンタクト領域56とP活性領域53a,53bに挟まれた領域も、P活性領域3として活用できるため、1単位のPMOSトランジスタ構成のゲート幅を、マクロセルM12の1単位のPMOSトランジスタ構成のゲート幅P活性領域53a,53bの縦方向の形成長の和で規定よりも大きくすることができる。したがって、実施の形態1のマクロセルM1は、12単位のPMOSトランジスタによる総ゲート幅を、図15で示したマクロセルM12における16単位のPMOSトランジスタによる総ゲート幅と実質的に同等な大きさとすることにより、マクロセルM12と同等な動作特性を発揮することができる。その結果、マクロセルM1の動作特性をマクロセルM12と同等レベルで実現する場合、P活性領域3の横幅を図15で示したマクロセルM12のP活性領域53a,53bの横幅より狭くすることができるため、PMOSトランジスタ形成用のP活性領域3の使用率の向上を図ることができる効果を奏する。<実施の形態2>図6はこの発明の実施の形態2であるダブルハイトセル構成のマクロセルM2のセル構造を示す平面図である。マクロセルM2は基本的構成はマクロセルM1と同様であり、2入力NANDゲートを、16単位の基本トランジスタ構成により実現している点のみ異なる。以下、マクロセルM1と異なる点を中心にマクロセルM2について説明する。なお、実施の形態1と同様、第1入力用メタル配線層、ビアホールの図示は省略している。Nウェル領域2内において、平面視中央に実施の形態1のP活性領域3Lが横方向に実施の形態1のP活性領域3の横幅より長く延びて選択的に形成され、P活性領域3Lの横方向左側近傍領域において縦方向に延びてNウェルコンタクト領域6が形成される。P活性領域3L、N活性領域4a及び4b上を縦断して形成される16本のゲートポリシリコン層9が所定間隔毎に横方向に並んで配置される。GND用メタル配線層15aは、16本のゲートポリシリコン層9のうち、最左端のゲートポリシリコン層9の左方のN活性領域4a上、左から4i番目と4i1番目i=1~3のゲートポリシリコン層9,9間のN活性領域4a上、最右端のゲートポリシリコン層9の右方のN活性領域4a上にそれぞれ延びて形成され、コンタクトホール21を介してN活性領域4aNMOSトランジスタのソース領域に相当と電気的に接続される。GND用メタル配線層15bもGND用メタル配線層15aと同様にN活性領域4b上に形成される。出力用メタル配線層13aは、16本のゲートポリシリコン層9のうち、左から4i2番目と4i3番目i=0~3のゲートポリシリコン層9,9間のN活性領域4a上にそれぞれ延びて形成され、コンタクトホール21を介してN活性領域4aNMOSトランジスタのドレイン領域に相当と電気的に接続される図2参照。出力用メタル配線層13bも出力用メタル配線層13aと同様にN活性領域4b上に形成される。第1入力用メタル配線層11aは、16本のゲートポリシリコン層9のうち、左から4i2番目と4i3番目i=0~3のゲートポリシリコン層9,9上にそれぞれ延びて形成され、コンタクトホール21を介して対応のゲートポリシリコン層9第1入力を受ける第1のPMOSトランジスタ及び第1のNMOSトランジスタのゲート電極に相当と電気的に接続される。第1入力用メタル配線層11bも第1入力用メタル配線層11aと同様にしてゲートポリシリコン層9と電気的に接続される。P活性領域3Lの中心部を横断してVDD用メタル配線層14が形成され、さらに、VDD用メタル配線層14の一部であるウェルコンタクト部14cは、Nウェルコンタクト領域6上にも形成され、ウェルコンタクト部14cとNウェルコンタクト領域6とは複数のコンタクトホール21を介して電気的に接続される。さらに、VDD用メタル配線層14は、P活性領域3L上において、16本のゲートポリシリコン層9のうち、最左端のゲートポリシリコン層9の左方のP活性領域3L上、左から2i番目と2i1番目i=1~7のゲートポリシリコン層9,9間のP活性領域3L上、及び最右端のゲートポリシリコン層9の右方のP活性領域3L上にそれぞれ平面視上方及び下方に延びて形成され、コンタクトホール21を介してP活性領域3LPMOSトランジスタのソース領域に相当と電気的に接続される。Tr間接続用メタル配線層16aは、16本のゲートポリシリコン層9のうち、左から2i-1番目と2i番目i=1~8のゲートポリシリコン層9,9間のP活性領域3L上にそれぞれ延びて形成され、コンタクトホール21を介してP活性領域3LPMOSトランジスタのドレイン領域に相当と電気的に接続される。Tr間接続用メタル配線層16bも、Tr間接続用メタル配線層16aと同様に、VDD用メタル配線層14の平面視下方において、P活性領域3Lと電気的に接続される。第2入力用メタル配線層12aは、16本のゲートポリシリコン層9のうち、最左端のゲートポリシリコン層9上、左から4i番目と4i1番目i=1~3のゲートポリシリコン層9,9上、最右端のゲートポリシリコン層9上にそれぞれ延びて形成され、コンタクトホール21を介して対応のゲートポリシリコン層9第2入力を受ける第2のPMOSトランジスタ及び第2のNMOSトランジスタのゲート電極に相当と電気的に接続される。第2入力用メタル配線層12bも同様にしてゲートポリシリコン層9と電気的に接続される。マクロセルM2は図5で示す構成のNANDゲートG1が16単位Finger数16分含んで構成され、実施の形態1のマクロセルM1と同様、ダブルハイトセル構成と採用し、横方向へのセル面積増加を抑制している。マクロセルM2は、P活性領域3Lの横方向左側近傍領域にNウェルコンタクト領域6を設け、このNウェルコンタクト領域6上でVDD用メタル配線層14のウェルコンタクト部14cとのコンタクトホール21による電気的な接続を図っている。このため、実施の形態1と同様、マクロセルM12におけるNウェルコンタクト領域56及び、Nウェルコンタクト領域56とP活性領域53a,53bに挟まれた領域も、P活性領域3Lとして活用できるため、1単位のPMOSトランジスタ基本トランジスタのゲート幅をマクロセルM12よりも大きくすることができる。したがって、実施の形態2のマクロセルM2は、16単位のPMOSトランジスタによる総ゲート幅を、図15で示したマクロセルM12における16単位のPMOSトランジスタによる総ゲート幅より大きく設定することができるため、マクロセルM12以上の動作特性を発揮することができる。その結果、PMOSトランジスタ形成用のP活性領域3Lの使用率の向上を図りながら、基本トランジスタ単位数Finger数を増やすことができる分、駆動能力等の動作特性の向上効果をも発揮することができる。<実施の形態3>図7はこの発明の実施の形態3であるダブルハイトセル構成のマクロセルM3のセル構造を示す平面図である。マクロセルM3は基本的構成はマクロセルM1と同様に2入力NANDゲートを12単位の基本トランジスタ構成により実現している。以下、マクロセルM1と異なる点を中心にマクロセルM3について説明する。N活性領域4b近傍において、12本のゲートポリシリコン層9を横断して第1入力用メタル配線層11が形成され、第1入力用メタル配線層11は、12本のゲートポリシリコン層9のうち、最左端のゲートポリシリコン層9上、左から4i2番目と4i3番目i=0~2のゲートポリシリコン層9,9上、及び最右端のゲートポリシリコン層9上にそれぞれ延びて形成され、コンタクトホール21を介して対応のゲートポリシリコン層9第1入力を受ける第1のPMOSトランジスタ及び第1のNMOSトランジスタのゲート電極に相当と電気的に接続される。P活性領域3の上端部近傍を横断してVDD用メタル配線層14L第1の金属配線層が形成され、さらに、VDD用メタル配線層14Lの一部であるウェルコンタクト部14cは、Nウェルコンタクト領域6上にも形成され、ウェルコンタクト部14cとNウェルコンタクト領域6とは複数のコンタクトホール21を介して電気的に接続される。さらに、VDD用メタル配線層14Lは、P活性領域3上において、12本のゲートポリシリコン層9のうち、最左端のゲートポリシリコン層9の左方のP活性領域3上、左から2i番目と2i1番目i=1~5のゲートポリシリコン層9,9間のP活性領域3上、及び最右端のゲートポリシリコン層9の右方のP活性領域3上にそれぞれ、P活性領域3内の縦方向における上端から下方に延びて形成され、コンタクトホール21を介してP活性領域3PMOSトランジスタのソース領域一方電極領域に相当と電気的に接続される。P活性領域3の平面視下方領域において、P活性領域3上の12本のゲートポリシリコン層9の大部分上を横断してTr間接続用メタル配線層16第2の金属配線層が形成され、さらに、Tr間接続用メタル配線層16は、12本のゲートポリシリコン層9のうち、左から2i-1番目と2i番目i=1~6のゲートポリシリコン層9,9間のP活性領域3上に、P活性領域3内の縦方向における下端から上方に延びて形成され、コンタクトホール21を介してP活性領域3PMOSトランジスタのドレイン領域他方電極領域に相当と電気的に接続される。そして、出力用メタル配線層13a,Tr間接続用メタル配線層16及び出力用メタル配線層13b上を縦断して、出力用メタル配線層13a及び13b並びにTr間接続用メタル配線層16と異なる層に第2層メタル配線である出力信号接続用メタル配線層33が形成され、出力信号接続用メタル配線層33と出力用メタル配線層13a及び13b並びにTr間接続用メタル配線層16とがビアホール22を介して電気的に接続される。Tr間接続用メタル配線層16の平面視下方において、P活性領域3上の12本のゲートポリシリコン層9の大部分上を横断して第2入力用メタル配線層12が形成され、さらに、第2入力用メタル配線層12は、12本のゲートポリシリコン層9のうち、左から4i2番目と4i3番目i=0~2のゲートポリシリコン層9,9上にかけてそれぞれ平面視下方に延びて形成され、コンタクトホール21を介して対応のゲートポリシリコン層9第2入力を受ける第2のPMOSトランジスタ及び第2のNMOSトランジスタのゲート電極に相当と電気的に接続される。実施の形態3のマクロセルM3は図5で示す構成のNANDゲートG1が12単位Finger数12分の基本トランジスタを含んで構成され、実施の形態1のマクロセルM1と同様、ダブルハイトセル構成と採用し、横方向へのセル面積増加を抑制している。実施の形態3のマクロセルM3は、P活性領域3の横方向にNウェルコンタクト領域6を設け、このNウェルコンタクト領域6上でVDD用メタル配線層14Lのウェルコンタクト部14cとのコンタクトホール21による電気的な接続を図っている。このため、実施の形態1及び実施の形態2と同様、マクロセルM12におけるNウェルコンタクト領域56及び、Nウェルコンタクト領域56とP活性領域53a,53bに挟まれた領域も、P活性領域3として活用できるため、1本のゲートポリシリコン層9により実現されるゲート幅を大きくすることができる。したがって、実施の形態3のマクロセルM3は、12本のゲートポリシリコン層9から実現される12単位のPMOSトランジスタ基本トランジスタによって、実施の形態1のマクロセルM1と同等のゲート幅のトランジスタ特性を発揮することができる。さらに、マクロセルM3では、P活性領域3の上部にVDD用メタル配線層14Lを配置し、P活性領域3とのコンタクト部分第1のコンタクト部分の配線長をP活性領域3の平面視上方から下方にかけて長く設けている、このため、PMOSトランジスタのソース領域とのコンタクトホール21の数を実施の形態1及び実施の形態2以上に多く設けることができる。加えて、P活性領域3の下部にTr間接続用メタル配線層16を配置し、P活性領域3とのコンタクト部分第2のコンタクト部分の配線長をP活性領域3の平面視下方から上方にかけて長く設けている。このため、PMOSトランジスタのドレイン領域とのコンタクトホール21の数を実施の形態1及び実施の形態2以上に多く設けることができる。このように、実施の形態3のマクロセルM3では、VDD用メタル配線層14Lのコンタクト部分及びTr間接続用メタル配線層16のコンタクト部分の配線長を共に長くすることにより、PMOSトランジスタのソース領域及びドレイン領域それぞれにおけるコンタクトホール21形成数を増やすことができるため、マクロセルM3の信頼性の向上を図ることができる効果を奏する。その結果、実施の形態3のマクロセルM3は、PMOSトランジスタ形成用のP活性領域3の使用率の向上を図りながら、セルの信頼性向上効果を発揮することができる。なお、実施の形態3のマクロセルM3のNANDゲートを構成する場合の第1層メタル配線であるVDD用メタル配線層14L、Tr間接続用メタル配線層16の配置例を示したが、これら第1層メタル配線の最適位置はセルの種類によって適宜変更されるのは勿論である。<実施の形態4>図8はこの発明の実施の形態4であるダブルハイトセル構成のマクロセルM4のセル構造を示す平面図である。マクロセルM4はNウェルコンタクト領域の電気的に接続内容を除き、実施の形態3のマクロセルM3と同様である。以下、マクロセルM3と異なる点を中心にマクロセルM4について説明する。P活性領域3の上端部近傍を横断してVDD用メタル配線層14Lが形成される。さらに、VDD用メタル配線層14Lは、P活性領域3上において、12本のゲートポリシリコン層9のうち、最左端のゲートポリシリコン層9の左方のP活性領域3上、左から2i番目と2i1番目i=1~5のゲートポリシリコン層9,9間のP活性領域3上、及び最右端のゲートポリシリコン層9の右方のP活性領域3上にそれぞれ平面視下方に延びて形成され、コンタクトホール21を介してP活性領域3PMOSトランジスタのソース領域一方電極領域に相当と電気的に接続される。隣接Nウェルコンタクト領域7はP活性領域3の左横方向において接触して設けられる。P活性領域3の左端領域はVDD用メタル配線層14Lによって電源VDDが供給されるPMOSトランジスタのソース領域に相当するため、隣接Nウェルコンタクト領域7は上記ソース領域から電源VDDの供給バッティング接続による電源供給を受けることができる。マクロセルM4は図5で示す構成のNANDゲートG1が12単位Finger数12分の基本トランジスタを含んで構成され、実施の形態1のマクロセルM1と同様、ダブルハイトセル構成と採用し、横方向へのセル面積増加を抑制している。マクロセルM4は、P活性領域3の横方向に隣接して隣接Nウェルコンタクト領域7を設けており、マクロセルM12におけるNウェルコンタクト領域56及び、Nウェルコンタクト領域56とP活性領域53a,53bに挟まれた領域も、P活性領域3として活用できるため、実施の形態1~実施の形態3と同様、1本のゲートポリシリコン層9により実現されるゲート幅を大きくすることができる。さらに、隣接Nウェルコンタクト領域7は、上部にVDD用メタル配線層14Lのウェルコンタクト部14cを形成することなく、P活性領域3の左端領域に接触することによりバッティング接続により電源VDDの供給を受けているため、ウェルコンタクト部14cを形成する必要がなくなる分、LSI構築時の自動配置配線においてこの部分を第1層メタル配線の配線領域として活用することができるので、第1層メタル配線の配線容易性の向上を図ることができる。また、実施の形態4のマクロセルM4では、実施の形態3のマクロセルM3と同様、PMOSトランジスタのソース領域及びドレイン領域それぞれにおけるコンタクトホール21形成数を増やすことができるため、マクロセルM4の信頼性の向上を図ることができる効果も奏する。その結果、実施の形態4のマクロセルM4は、PMOSトランジスタ形成用のP活性領域3の使用率の向上を図りながら、セルの信頼性向上効果及びメタル配線の配線容易性向上効果を発揮することができる。<実施の形態5>図9はこの発明の実施の形態5であるダブルハイトセル構成のマクロセルM5のセル構造を示す平面図である。マクロセルM5はマクロセルM1と等価な2入力NANDゲートを、12単位の基本トランジスタ構成により実現している。図9に示すように、Pウェル領域1の中央部に矩形状のN活性領域4が横方向に延びて形成される。N活性領域4の平面視上方にNウェル領域2a、平面視下方にNウェル領域2bがそれぞれ横方向に延びて選択的に形成される。Nウェル領域2a内に矩形状のP活性領域3aが選択的に形成され、Nウェル領域2b内に矩形状のP活性領域3bが選択的に形成される。Nウェル領域2a内の平面視上方にP活性領域3aを基準として上下方向におけるN活性領域4と反対側にNウェルコンタクト領域6aが横方向に延びて選択的に形成され、Nウェル領域2bの平面視下方にP活性領域3bを基準として上下方向におけるN活性領域4と反対側にNウェルコンタクト領域6bが横方向に延びて選択的に形成される。そして、N活性領域4の横方向左側の近傍領域に縦方向に延びてPウェルコンタクト領域5が形成される。N活性領域4、P活性領域3a及び3b上を縦断して形成される12本のゲートポリシリコン層9が所定間隔毎に横方向に並んで配置される。Pウェルコンタクト領域5はN活性領域4内に形成されるNMOSトランジスタの基板電位設定用領域として機能し、Nウェルコンタクト領域6a,6bはP活性領域3a,3b内に形成されるPMOSトランジスタの基板電位設定用領域として機能する。Nウェルコンタクト領域6a上にVDD用メタル配線層14aが形成され、VDD用メタル配線層14aとNウェルコンタクト領域6aとは複数のコンタクトホール21を介して電気的に接続される。さらに、VDD用メタル配線層14aは、12本のゲートポリシリコン層9のうち、最左端のゲートポリシリコン層9の左方のP活性領域3a上、左から2i番目と2i1番目i=1~5のゲートポリシリコン層9,9間のP活性領域3a上、最右端のゲートポリシリコン層9の右方のP活性領域3a上にそれぞれ延びて形成され、コンタクトホール21を介してP活性領域3aPMOSトランジスタのソース領域に相当と電気的に接続される。同様にして、Nウェルコンタクト領域6b上にVDD用メタル配線層14bが形成され、VDD用メタル配線層14bとNウェルコンタクト領域6bとは複数のコンタクトホール21を介して電気的に接続される。さらに、VDD用メタル配線層14bは、12本のゲートポリシリコン層9のうち、最左端のゲートポリシリコン層9の左方のP活性領域3b上、左から2i番目と2i1番目i=1~5のゲートポリシリコン層9,9間のP活性領域3b上、最右端のゲートポリシリコン層9の右方のP活性領域3b上にそれぞれ延びて形成され、コンタクトホール21を介してP活性領域3bPMOSトランジスタのソース領域に相当と電気的に接続される。P活性領域3a上の12本のゲートポリシリコン層9の大部分上を横断してTr間接続用メタル配線層16aが形成され、さらに、Tr間接続用メタル配線層16aは、12本のゲートポリシリコン層9のうち、左から2i-1番目と2i番目i=1~6のゲートポリシリコン層9,9間のP活性領域3上それぞれ延びて形成され、コンタクトホール21を介してP活性領域3PMOSトランジスタのドレイン領域に相当と電気的に接続される。同様にして、P活性領域3b上の12本のゲートポリシリコン層9の大部分上を横断してTr間接続用メタル配線層16bが形成され、さらに、Tr間接続用メタル配線層16bは、12本のゲートポリシリコン層9のうち、左から2i-1番目と2i番目i=1~6のゲートポリシリコン層9,9間のP活性領域3上それぞれ延びて形成され、コンタクトホール21を介してP活性領域3PMOSトランジスタのドレイン領域に相当と電気的に接続される。Tr間接続用メタル配線層16aの平面視下方において、P活性領域3上の12本のゲートポリシリコン層9の大部分上を横断して第2入力用メタル配線層12aが形成され、さらに、第2入力用メタル配線層12aは、12本のゲートポリシリコン層9のうち、左から4i2番目と4i3番目i=0~2のゲートポリシリコン層9,9上にそれぞれ延びて形成され、コンタクトホール21を介して対応のゲートポリシリコン層9第2入力を受ける第2のPMOSトランジスタ及び第2のNMOSトランジスタのゲート電極に相当と電気的に接続される。同様にして、Tr間接続用メタル配線層16bの平面視上方において、P活性領域3上の12本のゲートポリシリコン層9の大部分上を横断して第2入力用メタル配線層12bが形成され、さらに、第2入力用メタル配線層12bは、12本のゲートポリシリコン層9のうち、左から4i2番目と4i3番目i=0~2のゲートポリシリコン層9,9上にそれぞれ延びて形成され、コンタクトホール21を介して対応のゲートポリシリコン層9第2入力を受ける第2のPMOSトランジスタ及び第2のNMOSトランジスタのゲート電極に相当と電気的に接続される。そして、第2入力用メタル配線層12a及び12b間を縦断して、第2入力用メタル配線層12a及び12bと異なる層に、図16の第2入力用メタル配線層82相当の第2層メタル配線層である第2入力接続用メタル配線層図示省略が形成され、第2入力接続用メタル配線層と第2入力用メタル配線層12a及び12bとがそれぞれビアホール22相当のビアホールを介して電気的に接続される。N活性領域4の中心部を横断してGND用メタル配線層15が形成され、さらに、GND用メタル配線層15の一部であるウェルコンタクト部15cは、Pウェルコンタクト領域5上にも形成され、ウェルコンタクト部15cとPウェルコンタクト領域5とは複数のコンタクトホール21を介して電気的に接続される。さらに、GND用メタル配線層15は、N活性領域4上において、12本のゲートポリシリコン層9のうち、左から4i2番目と4i3番目i=0~2のゲートポリシリコン層9,9間のN活性領域4上にそれぞれ平面視上方及び下方に延びて形成され、コンタクトホール21を介してN活性領域4NMOSトランジスタのソース領域に相当と電気的に接続される。GND用メタル配線層15の平面視上方において、N活性領域4上のゲートポリシリコン層9を横断して出力用メタル配線層13aが形成され、さらに、出力用メタル配線層13aは、12本のゲートポリシリコン層9のうち、最左端のゲートポリシリコン層9の左方のN活性領域4上、左から4i番目と4i1番目i=1~2のゲートポリシリコン層9,9間のN活性領域4上、及び最右端のゲートポリシリコン層9の右方のN活性領域4上にそれぞれ平面視下方に延びて形成され、コンタクトホール21を介してN活性領域4NMOSトランジスタのドレイン領域に相当と電気的に接続される。同様にして、GND用メタル配線層15の平面視下方において、N活性領域4上のゲートポリシリコン層9を横断して出力用メタル配線層13bが形成され、さらに、出力用メタル配線層13bは、12本のゲートポリシリコン層9のうち、最左端のゲートポリシリコン層9の左方のN活性領域4上、左から4i番目と4i1番目i=1~2のゲートポリシリコン層9,9間のN活性領域4上、及び最右端のゲートポリシリコン層9の右方のN活性領域4上にそれぞれ平面視上方に延びて形成され、コンタクトホール21を介してN活性領域4NMOSトランジスタのドレイン領域に相当と電気的に接続される。そして、Tr間接続用メタル配線層16a、出力用メタル配線層13a,13b、Tr間接続用メタル配線層16b上を縦断して、出力用メタル配線層13a及び13b並びにTr間接続用メタル配線層16a及び16bと異なる層に第2層メタル配線層である出力信号接続用メタル配線層33が形成され、出力信号接続用メタル配線層33と出力用メタル配線層13a及び13b並びにTr間接続用メタル配線層16a及び16bとがビアホール22を介して電気的に接続される。出力用メタル配線層13aの平面視上方において、12本のゲートポリシリコン層9を横断して第1入力用メタル配線層11aが形成され、第1入力用メタル配線層11aは、12本のゲートポリシリコン層9のうち、最左端のゲートポリシリコン層9上、左から4i番目と4i1番目i=1~2のゲートポリシリコン層9,9上、及び最右端のゲートポリシリコン層9上にそれぞれ延びて形成され、コンタクトホール21を介して対応のゲートポリシリコン層9第1入力を受ける第1のPMOSトランジスタ及び第1のNMOSトランジスタのゲート電極に相当と電気的に接続される。同様にして、出力用メタル配線層13bの平面視下方において、12本のゲートポリシリコン層9を横断して第1入力用メタル配線層11bが形成され、第1入力用メタル配線層11bは、12本のゲートポリシリコン層9のうち、最左端のゲートポリシリコン層9上、左から4i番目と4i1番目i=1~2のゲートポリシリコン層9,9上、及び最右端のゲートポリシリコン層9上にそれぞれ延びて形成され、コンタクトホール21を介して対応のゲートポリシリコン層9第1入力を受ける第1のPMOSトランジスタ及び第1のNMOSトランジスタのゲート電極に相当と電気的に接続される。そして、第1入力用メタル配線層11a及び11b間を縦断して、第1入力用メタル配線層11a及び11bと異なる層に、図16の第1入力用メタル配線層81相当の第2層メタル配線である第1入力接続用メタル配線層図示省略が形成され、第1入力接続用メタル配線層と第1入力用メタル配線層11a及び11bがそれぞれビアホール22相当のビアホールを介して電気的に接続される。このような構成の実施の形態1のマクロセルM5はセルの平面視中央にGND配線GND用メタル配線層15、平面視上方及び下方に分割して2本の電源配線VDD用メタル配線層14a,14bを設け、NMOSトランジスタ形成用の活性領域をN活性領域4のみで構成し、N活性領域4の平面視上方にPMOSトランジスタ形成用の第1の活性領域P活性領域3aを配置し、N活性領域4の平面視下方にPMOSトランジスタ形成用の第2の活性領域P活性領域3bを配置するという、ダブルハイトセル構成と採用し、横方向へのセル面積増加を抑制している。マクロセルM5は、N活性領域4の横方向にPウェルコンタクト領域5を設け、このPウェルコンタクト領域5上でGND用メタル配線層15のウェルコンタクト部15cとのコンタクトホール21による電気的な接続を図っている。このため、Pウェルコンタクト領域5によって、NMOSトランジスタ形成用のN活性領域4を、図16で示したマクロセルM13におけるN活性領域54a,54bのように平面視上下に分割して形成する必要がなく、一つの領域として形成することができる。その結果、図16で示したマクロセルM13におけるPウェルコンタクト領域55及び、Pウェルコンタクト領域55とN活性領域54a,54bに挟まれた領域もN活性領域4として活用できるため、1本のゲートポリシリコン層9により実現される1単位のNMOSトランジスタのゲート幅を図16のマクロセルM13の1単位のNMOSトランジスタのゲート幅よりも大きくすることができる。したがって、実施の形態5のマクロセルM5は、12単位のNMOSトランジスタ基本トランジスタによる総ゲート幅を、図16で示したマクロセルM13における16単位のPMOSトランジスタによる総ゲート幅と実質的に同等の大きさとすることにより、マクロセルM13と同等な動作特性を発揮することができる。その結果、マクロセルM5の動作特性をマクロセルM13と同等レベルで実現する場合、N活性領域4の横幅を図16で示したマクロセルM13のN活性領域54a,54bの横幅より狭くすることができるため、NMOSトランジスタ形成用のN活性領域4の使用率の向上を図ることができる効果を奏する。なお、実施の形態5のマクロセルM5は、実施の形態1のマクロセルM1を基本としてその導電型式を反対にしたセル構造で実現しているが、同様にして実施の形態2~4のマクロセルM2~M4を基本としてその導電型式を反対にしたセル構造で実現することも可能である。<実施の形態6>図10はこの発明の実施の形態6であるダブルハイトセル構成のマクロセルM6のセル構造を示す平面図である。マクロセルM6はマクロセルM5の2入力NANDゲートの出力をインバータを介して出力することにより得られる2入力ANDゲートを、インバータを構成する基本トランジスタを含めて13単位の基本トランジスタ構成により実現している。以下、マクロセルM5と異なる点を中心にマクロセルM6の構成を説明する。半導体基板10図2,図3参照の上層部において、Nウェル領域2a内の左方領域にP活性領域23aが選択的に形成され、Nウェル領域2b内の左方領域にP活性領域23bが選択的に形成される。半導体基板10の上層部において、Pウェル領域1内のPウェルコンタクト領域5の左横方向にN活性領域24が選択的に形成される。すなわち、Pウェルコンタクト領域5はN活性領域4,N活性領域24間に配置される。12本のゲートポリシリコン層9に加え、P活性領域23a、N活性領域24及びP活性領域23b上を縦断してさらに13本目のゲートポリシリコン層29がさらに配置される。VDD用メタル配線層14aは、さらに、ゲートポリシリコン層29の右方のP活性領域23a上に延びて形成され、コンタクトホール21を介してP活性領域23a第3のPMOSトランジスタのソース領域に相当と電気的に接続される。同様にして、VDD用メタル配線層14bは、さらに、ゲートポリシリコン層29の右方のP活性領域23b上に延びて形成され、コンタクトホール21を介してP活性領域23b第3のPMOSトランジスタのソース領域に相当と電気的に接続される。Tr間接続用メタル配線層16aは、さらに、ゲートポリシリコン層29上に延びて形成され、コンタクトホール21を介してゲートポリシリコン層29第3のPMOSトランジスタのゲート電極に相当と電気的に接続される。同様にして、Tr間接続用メタル配線層16bは、さらに、ゲートポリシリコン層29上に延びて形成され、コンタクトホール21を介してゲートポリシリコン層29第3のPMOSトランジスタのゲート電極に相当と電気的に接続される。出力用メタル配線層17aはゲートポリシリコン層29の左方のP活性領域23a上に形成され、コンタクトホール21を介してP活性領域23a第3のPMOSトランジスタのドレイン領域に相当に電気的に接続される。同様にして、出力用メタル配線層17bはゲートポリシリコン層29の左方のP活性領域23b上に形成され、コンタクトホール21を介してP活性領域23b第3のPMOSトランジスタのドレイン領域に相当に電気的に接続される。GND用メタル配線層15の平面視上方及び下方それぞれにおいて、NMOS用出力メタル配線層図示せずはゲートポリシリコン層29の左方のN活性領域24上に形成され、コンタクトホール図示せずを介してN活性領域24第3のNMOSトランジスタのドレイン領域に相当に電気的に接続される。そして、出力用メタル配線層17a及び17b並びにNMOS用出力メタル配線層間を縦断して、出力用メタル配線層17a及び11bと異なる層に第2層メタル配線である出力信号接続用メタル配線層34が形成され、出力信号接続用メタル配線層34と出力用メタル配線層17a及び17b並びにNMOS用出力メタル配線層とがそれぞれビアホール22を介して電気的に接続される。GND用メタル配線層15は、さらに、ゲートポリシリコン層29の右方のN活性領域24上に平面視上方及び下方に延びて形成され、コンタクトホール21を介してN活性領域24第3のNMOSトランジスタのソース領域に相当と電気的に接続される。図11はマクロセルM6で実現するANDゲートを示す回路図である。同図に示すように、マクロセルM6のANDゲートは、入力信号A及び入力信号Bを受け、そのNAND演算結果を出力信号YBとして出力するNANDゲートG1と、NANDゲートG1の出力信号YBを受け、出力信号Yを出力するインバータG2とにより構成される。図12はインバータG2を実現するトランジスタ構成を示す回路図である。同図に示すように、インバータG2はPMOSトランジスタQ5第3のPMOSトランジスタ及びNMOSトランジスタQ6第3のNMOSトランジスタによってインバータG2が実現される。PMOSトランジスタQ5のソースは電源VDDにVDD用メタル配線層14a,14bを介して共通に接続され、PMOSトランジスタQ5のドレインNMOSトランジスタQ6のドレインに接続され、NMOSトランジスタQ6のソースがGNDレベルにGND用メタル配線層15を介して接続される。そして、PMOSトランジスタQ5及びNMOSトランジスタQ6ゲートにTr間接続用メタル配線層16a,16bを介して出力信号YBを受け、PMOSトランジスタQ5NMOSトランジスタQ6のドレインより出力信号接続用メタル配線層34を介して得られる信号が出力信号Yとなる。このような構成の実施の形態6のマクロセルM6は、実施の形態5のマクロセルM5と同様、ダブルハイトセル構成と採用し、横方向へのセル面積増加を抑制している。マクロセルM6は、N活性領域4の横方向にPウェルコンタクト領域5を設け、このPウェルコンタクト領域5上でGND用メタル配線層15のウェルコンタクト部15cとのコンタクトホール21による電気的な接続を図っている。したがって、実施の形態6のマクロセルM6は、実施の形態5のマクロセルM5と同様、N活性領域4の横幅を狭くすることができるため、NMOSトランジスタ形成用のN活性領域4の使用率の向上を図ることができる効果を奏する。さらに、実施の形態6のマクロセルM6は、NANDゲートG1用のNMOSトランジスタ形成領域のN活性領域4とインバータG2用のNMOSトランジスタ形成領域のN活性領域24との間にPウェルコンタクト領域5を設けることにより、NANDゲートよりも必要トランジスタ数が多くなるANDゲートを、セル面積増大を効果的に抑えながら、高い使用効率で実現することができる効果を奏する。なお、実施の形態6のマクロセルM6は、実施の形態5のマクロセルM5にインバータ形成領域を追加した構成を示したが、実施の形態1~実施の形態4のマクロセルM1~M4にインバータ形成領域を追加した構成でも勿論実現可能である。<実施の形態7>図13はこの発明の実施の形態7であるダブルハイトセル構成のマクロセルM7のセル構造を示す平面図である。マクロセルM7はゲートポリシリコン層9の形状を除き、実施の形態1のマクロセルM1と同様である。以下、マクロセルM1と異なる点を中心にマクロセルM7について説明する。なお、図13において、実施の形態7の特徴であるゲートポリシリコン層9の形状を明確に示すべく、ゲートポリシリコン層9にハッチングを施し、第1入力用メタル配線層11a,第2入力用メタル配線層12aの図示を省略し、Tr間接続用メタル配線層16a,16b、第1入力用メタル配線層11b、第2入力用メタル配線層12bのハッチングを省略している。同図に示すように、12本のゲートポリシリコン層9のうち、左から2i番目と2i1番目i=1~5のゲートポリシリコン層9,9間において2箇所の接続部9c,9dを設けることにより、総計5つのリング状のポリシリコンリング部9Rを形成している。すなわち、実施の形態7のマクロセルM7は、左から2i番目と2i1番目i=1~5のゲートポリシリコン層9,9を有する一対の基本トランジスタとなるPMOSトランジスタのゲート電極ゲートポリシリコン層9を一つのリング形状で構成している。なお、他の構成は実施の形態1のマクロセルM1と同様である。このような構成の実施の形態7のマクロセルM7は、実施の形態1のマクロセルM1の効果に加え、一対のPMOSトランジスタのゲート電極をリング形状にすることにより、リング形状のゲート電極での信号伝搬時間を早め、セルの動作速度の向上を図ることができる効果を奏する。なお、実施の形態7のマクロセルM7は実施の形態1の構造を基本としてポリシリコンリング部9Rを有する構造を示したが、他の実施の形態2~6の構造を基本としてポリシリコンリング部9Rを有する構造も勿論実現可能である。<実施の形態8>図14はこの発明の実施の形態8である半導体集積回路8の内部構造を示す平面図である。同図に示すように、半導体基板10図2,図3参照の上層部に形成されるPウェル領域1内に実施の形態3のマクロセルM3詳細構造は図7参照、実施の形態5のマクロセルM5詳細構造は図9参照、及びマクロセルM11詳細構造は図17参照を組み合わせて構成されている。そして、マクロセルM3のGND用メタル配線層15aとマクロセルM5のGND用メタル配線層15とを共通接続し、マクロセルM3のVDD用メタル配線層14LとマクロセルM11のVDD用メタル配線層64とを共通接続し、マクロセルM3のGND用メタル配線層15bとマクロセルM11のGND用メタル配線層65とを共通接続している。マクロセルM3,M5はダブルハイトセル構造であるため、中央左側に第1のウェルコンタクト領域Nウェルコンタクト領域6,Pウェルコンタクト領域5を有し、縦方向上下端に配置される第2,第3のウェルコンタクト領域間Pウェルコンタクト領域5a,5b間、Nウェルコンタクト領域6a,6b間の第1の距離は、シングルハイトセル構造のマクロセルM11の縦方向上下端に配置される第4,第5のウェルコンタクト領域間VDD用メタル配線層64,GND用メタル配線層65間の第2の距離も長い。このように、実施の形態8の半導体集積回路8は、PMOSトランジスタ形成領域を中心に配置したP型ダブルハイトセル構造のマクロセルM3第1の部分回路部と、NMOSトランジスタ形成領域を中心に配置したN型ダブルハイトセル構造のマクロセルM5第1の部分回路部と、シングルハイトセル構造のマクロセルM11第2の部分回路部と、を混在して用いることにより、設計自由度を高めながら、より高度な論理演算を行うことが可能となる。実施の形態8の半導体集積回路8は、複数種のマクロセルM3,M5,M11を自動配置、配線PRして組み合わせても、従来の設計方法と何ら変わることなく設計することが可能である。<その他>実施の形態1~実施の形態7で示したマクロセルM1~M7は各々、Nウェルコンタクト領域6をP活性領域3の横方向の左側近傍領域に配置したり、Pウェルコンタクト領域5をN活性領域4の横方向の左側近傍領域に配置する構成を示したが、Nウェルコンタクト領域6あるいはPウェルコンタクト領域5をP活性領域3あるいはN活性領域4の右側近傍領域あるいは左右両側近傍領域に配置する構成も考えられる。また、実施の形態1~実施の形態7で示したマクロセルM1~M7として、16倍力のNANDゲート,ANDゲートを例に挙げたが、本発明はマクロセル構造をもつ、フリップフロップ、セレクタ等の論理回路全般にわたって適用することができることは明らかである。"