外部から入力されたデータを相補データとして格納する第1のメモリセルおよび第2のメモリセルから成るツインセルと、前記第1のメモリセルのコントロールゲートに接続された第1のワード線と、前記第2のメモリセルのコントロールゲートに接続された第2のワード線と、前記第1のワード線に電圧を供給するとともに前記第2のワード線に前記第1のワード線に供給された電圧よりも高い電圧を供給する第1の場合と、前記第1のワード線に電圧を供給するとともに前記第2のワード線に前記第1のワード線に供給された電圧よりも低い電圧を供給する第2の場合との間で、前記第1のメモリセルから読み出された第1のセル電流と前記第2のメモリセルから読み出された第2のセル電流の大小関係が反転するか否かに基づいて、前記第1のメモリセルおよび前記第2のメモリセルに同一の値が格納されているか否かを判別する判別回路と、を備えていることを特徴とする不揮発性記憶装置。切替信号を入力とし、該切替信号が活性状態であるか否かに応じて、前記第1のワード線に第1の電圧を供給するとともに前記第2のワード線に第2の電圧を供給するか、または、前記第1のワード線に該第2の電圧を供給するとともに前記第2のワード線に該第1の電圧を供給する電源回路をさらに備えていることを特徴とする、請求項1に記載の不揮発性記憶装置。前記電源回路は、ブランクチェックモード信号を入力とし、該ブランクチェックモード信号の活性状態であるか否かに応じて、前記第1のワード線および前記第2のワード線に同一の電圧を供給するか、または、前記第1のワード線および前記第2のワード線に前記切替信号に応じて異なる電圧を供給することを特徴とする、請求項2に記載の不揮発性記憶装置。前記判別回路は、前記第1の場合と前記第2の場合との間で、前記第1のセル電流と前記第2のセル電流の大小関係が反転したときには、前記第1のメモリセルおよび前記第2のメモリセルに同一の値が格納されていると判別することを特徴とする、請求項1ないし3のいずれか1項に記載の不揮発性記憶装置。外部から入力されたデータを相補データとして格納するツインセルを構成する第1のメモリセルのコントロールゲートに接続された第1のワード線に対して電圧を供給するとともに、該ツインセルを構成する第2のメモリセルのコントロールゲートに接続された第2のワード線に対して該第1のワード線に供給された電圧よりも高い電圧を供給する工程と、前記第1のワード線に電圧を供給するとともに、前記第2のワード線に前記第1のワード線に供給された電圧よりも低い電圧を供給する工程と、前記両工程の間で、前記第1のメモリセルから読み出された第1のセル電流と前記第2のメモリセルから読み出された第2のセル電流の大小関係が反転するか否かに基づいて、前記第1のメモリセルおよび前記第2のメモリセルに同一の値が格納されているか否かを判別する工程と、を含むことを特徴とする不揮発性記憶装置の制御方法。前記第1のワード線に第1の電圧を供給するとともに前記第2のワード線に第2の電圧を供給する工程と、前記第1のワード線に前記第2の電圧を供給するとともに前記第2のワード線に前記第1の電圧を供給する工程と、を含むことを特徴とする、請求項5に記載の制御方法。前記第1のワード線および前記第2のワード線に同一の電圧を供給する工程を含むことを特徴とする、請求項5または6に記載の制御方法。前記第1の場合と前記第2の場合との間で、前記第1のセル電流と前記第2のセル電流の大小関係が反転したときには、前記第1のメモリセルおよび前記第2のメモリセルに同一の値が格納されていると判別する工程を含むことを特徴とする、請求項5ないし7のいずれか1項に記載の制御方法。以下の分析は、本発明者によってなされたものである。特許文献1に記載された技術によると、イニシャル状態のツインセルセルデータがいずれも1での読み出しは、ツインセルデータによる読出しが不可能であり、階層センスアンプSAとは別に、ベリファイセンスアンプが必要とされるという問題がある。図10および図11を参照して、その理由について説明する。図10は、ツインセルの閾値電圧分布を示す。例えば、メモリのVthが低いときに、セルデータ1状態低閾値電圧状態となる。一方、メモリのVthが高いときに、セルデータ0状態高閾値電圧状態となる。図11を参照すると、ツインセル状態には、1、0、不定の3つの状態が存在する。第1に、メモリセルMC1のVthが低く、メモリセルMC2のVthが高いときに、ツインセルデータは1となる。第2に、メモリセルMC1のVthが高く、メモリセルMC2のVthが低いときに、ツインセルデータは0となる。第3に、メモリセルMC1、MC2のVthがいずれも低いとき、すなわち、イニシャル状態では、ツインセルデータは不定となる。ツインセルデータが不定のとき、センスアンプSAの出力結果が期待と異なる場合があり、読み出し動作に支障を来たす。したがって、メモリセルMC1、MC2を各々基準電流と比較するベリファイセンスアンプが別途必要となる。そこで、ツインセルを備えた不揮発性記憶装置において、ベリファイセンスアンプを設けることなく、イニシャル状態におけるツインセルデータの読み出しを可能とすることが課題となる。本発明の第1の視点に係る不揮発性記憶装置は、外部から入力されたデータを相補データとして格納する第1のセルおよび第2のセルから成るツインセルと、前記第1のセルのコントロールゲートに接続された第1のワード線と、前記第2のセルのコントロールゲートに接続された第2のワード線と、前記第1のワード線に電圧を供給するとともに前記第2のワード線に前記第1のワード線に供給された電圧よりも高い電圧を供給する第1の場合と、前記第1のワード線に電圧を供給するとともに前記第2のワード線に前記第1のワード線に供給された電圧よりも低い電圧を供給する第2の場合との間で、前記第1のセルから読み出された第1のセル電流と前記第2のセルから読み出された第2のセル電流の大小関係が反転するか否かに基づいて、前記第1のセルおよび前記第2のセルに同一の値が格納されているか否かを判別する判別回路と、を備えている。本発明の第2の視点に係る不揮発性記憶装置の制御方法は、外部から入力されたデータを相補データとして格納するツインセルを構成する第1のセルのコントロールゲートに接続された第1のワード線に対して電圧を供給するとともに、該ツインセルを構成する第2のセルのコントロールゲートに接続された第2のワード線に対して該第1のワード線に供給された電圧よりも高い電圧を供給する工程と、前記第1のワード線に電圧を供給するとともに、前記第2のワード線に前記第1のワード線に供給された電圧よりも低い電圧を供給する工程と、前記両工程の間で、前記第1のセルから読み出された第1のセル電流と前記第2のセルから読み出された第2のセル電流の大小関係が反転するか否かに基づいて、前記第1のセルおよび前記第2のセルに同一の値が格納されているか否かを判別する工程と、を含む。本発明に係る不揮発性記憶装置およびその制御方法によると、ベリファイセンスアンプを設けることなく、イニシャル状態におけるツインセルデータの読み出しが可能となる。はじめに、本発明の概要について説明する。なお、この概要に付記する図面参照符号は、専ら理解を助けるための例示であり、本発明を図示の態様に限定することを意図するものではない。図1を参照すると、本発明に係る不揮発性記憶装置は、外部から入力されたデータを相補データとして格納する第1のメモリセルMC1および第2のメモリセルMC2から成るツインセル137と、第1のメモリセルMC1のコントロールゲートに接続された第1のワード線WL1と、第2のメモリセルMC2のコントロールゲートに接続された第2のワード線WL2と、第1のワード線WL1に電圧を供給するとともに第2のワード線WL2に第1のワード線WL1に供給された電圧よりも高い電圧を供給する第1の場合と、第1のワード線WL1に電圧を供給するとともに第2のワード線WL2に第1のワード線WL1に供給された電圧よりも低い電圧を供給する第2の場合との間で、第1のメモリセルMC1から読み出された第1のセル電流と第2のメモリセルMC2から読み出された第2のセル電流の大小関係が反転するか否かに基づいて、第1のメモリセルMC1および第2のメモリセルMC2に同一の値が格納されているか否かを判別する判別回路140と、を備えていることが好ましい。また、図2を参照すると、本発明に係る不揮発性記憶装置は、外部から入力されたデータを相補データとして格納する第1のメモリセルMC100および第2のメモリセルMC200から成るツインセルと、第1のメモリセルMC100のコントロールゲートCGに接続された第1のワード線WLP0と、第2のメモリセルMC200のコントロールゲートCGに接続された第2のワード線WLN0と、第1のワード線WLP0に電圧を供給するとともに第2のワード線WLN0に第1のワード線WLP0に供給された電圧よりも高い電圧を供給する第1の場合と、第1のワード線WLP0に電圧を供給するとともに第2のワード線WLN0に第1のワード線WLP0に供給された電圧よりも低い電圧を供給する第2の場合との間で、第1のメモリセルMC100から読み出された第1のセル電流と第2のメモリセルMC200から読み出された第2のセル電流の大小関係が反転するか否かに基づいて、第1のメモリセルMC100および第2のメモリセルMC200に同一の値が格納されているか否かを判別する判別回路イニシャル状態判別回路40と、を備えていてもよい。また、不揮発性記憶装置は、切替信号P/N切り替え信号PNSELを入力とし、切替信号PNSELが活性状態であるか否かに応じて、第1のワード線WLP0に第1の電圧を供給するとともに第2のワード線WLN0に第2の電圧を供給するか、または、第1のワード線WLP0に第2の電圧を供給するとともに第2のワード線WLN0に第1の電圧を供給する電源回路ワード線ドライバ電源回路35をさらに備えていることが好ましい。さらに、電源回路35は、ブランクチェックモード信号BLCHKを入力とし、ブランクチェックモード信号BLCHKの活性状態であるか否かに応じて、第1のワード線WLP0および第2のワード線WLN0に同一の電圧を供給するか、または、第1のワード線WLP0および第2のワード線WLN0に切替信号PNSELに応じて異なる電圧を供給するようにしてもよい。また、判別回路40は、上記の第1の場合と第2の場合との間で、第1のセル電流と第2のセル電流の大小関係が反転したときには、第1のメモリセルMC100および第2のメモリセルMC200に同一の値が格納されていると判別する。さらに、本発明に係る不揮発性記憶装置は、外部から入力されるデータを相補データとして格納する複数のツインセルを備えた不揮発性記憶装置であって、相補データを格納する前記ツインセルのコントロールゲートをそれぞれ別のワード線で制御するデコーダ回路を備え、ツインセルを選択する2本のワード線WLの電圧にオフセットを持たせたツインセル読出し以下、WLオフセット付きツインセル読出しという。を実施し、イニシャル状態であることを判別するようにしてもよい。本発明に係る不揮発性記憶装置によると、ベリファイセンスアンプを設けることなく、イニシャル状態におけるツインセルデータの読み出しが可能となる。実施形態実施形態に係る不揮発性記憶装置について、図面を参照して説明する。図2は、本実施形態の不揮発性記憶装置の構成を一例として示すブロック図である。本実施形態の不揮発性装置は、WLオフセット付きツインセル読出しの機能を有するフラッシュメモリ回路である。図2は、2行2列のセルマトリクス構成の場合を例示する。しかし、不揮発性記憶装置における行および列の配置は、図2に示した態様に制限されない。図2を参照すると、本実施形態の不揮発性記憶装置は、第1デコーダ群RDEC1A24A、第2デコーダ群RDEC2A25A、選択制御回路PNDEC71、ワード線ドライバ電源回路DRV35、書き込みドライバWDRV70、書き込みデコーダWDEC75、メモリアレイMARY19、出力バッファOUTB26A、および、イニシャル状態判別回路DET40を備えている。また、不揮発性記憶装置は、アドレス信号ADDR0、ADDR1、読出しモード信号READ、プリチャージ信号PRECHG、書き込みモード信号WRITE、ベリファイモード信号VERIFY、P/N切り替え信号PNSEL、ブランクチェックモード信号BLCHK、および、書き込みデータDATAを外部入力とし、データバスBUSおよびイニシャル状態判別出力DETOを外部出力とする。第1デコーダ群RDEC1A24Aは、ワード線ドライバPWLDRVP241、ワード線ドライバNWLDRVN242、読出し列セレクタ回路YDEC243、ワード線選択デコーダRDEC11244、および、読出し列セレクタ選択デコーダRDEC12245を備えている。また、第1デコーダ群RDEC1A24Aは、アドレス信号ADDR0、ADDR1、読出しモード信号READ、書き込みモード信号WRITE、ワード線ドライバ電源VDRVP、ワード線ドライバ電源VDRVN、行選択信号DECP、行選択信号DECN、列選択信号RDECP、および、列選択信号RDECNを入力とし、ワード線WLP0、WLP1、WLN0、WLN1、および、Yセレクタ選択信号YSP0、YSP1、YSN0、YSN1を出力する。ワード線ドライバPWLDRVP241は、行デコード信号XPRE0、XPRE1、行選択信号DECP、および、ワード線ドライバ電源VDRVPを入力とし、ワード線WLP0、WLP1を出力する。アンドADP0は、行デコード信号XPRE0および行選択信号DECPを入力とし、信号XP0を出力する。バッファBP0は、ワード線ドライバ電源VDRVPおよび信号XP0を入力とし、ワード線WLP0を出力する。アンドADP1は、行デコード信号XPRE1および行選択信号DECPを入力とし、信号XP1を出力する。バッファBP1は、ワード線ドライバ電源VDRVPおよび信号XP1を入力とし、ワード線WLP1を出力する。ワード線ドライバNWLDRVN242は、行デコード信号XPRE0、XPRE1、行選択信号DECN、および、ワード線ドライバ電源VDRVNを入力とし、ワード線WLN0、WLN1を出力する。アンドADN0は、行デコード信号XPRE0および行選択信号DECNを入力とし、信号XN0を出力する。バッファBN0は、ワード線ドライバ電源VDRVPおよび信号XN0を入力とし、ワード線WLN0を出力する。アンドADN1は、行デコード信号XPRE1および行選択信号DECNを入力とし、信号XN1を出力する。バッファBN1は、ワード線ドライバ電源VDRVNおよび信号XN1を入力とし、ワード線WLN1を出力する。読出し列セレクタ回路YDEC243は、列デコード信号YDEC0、YDEC1、列選択信号RDECP、および、列選択信号RDECNを入力とし、Yセレクタ選択信号YSP0、YSP1、YSN0、YSN1を出力する。ワード線選択デコーダRDEC11244は、読出しモード信号READ、書き込みモード信号WRITE、および、アドレス信号ADDR0を入力とし、行デコード信号XPRE0、XPRE1を出力する。読出し列セレクタ選択デコーダRDEC12245は、アドレス信号ADDR1および読出しモード信号READを入力し、列デコード信号YDEC0、YDEC1を出力する。第2デコーダ群RDEC2A25Aは、メモリゲート線選択デコーダRDEC2180、メモリゲート線ドライバMGDRV81、86、および、ベリファイ選択デコーダRDEC2285を備えている。また、第2デコーダ群RDEC2A25Aは、アドレス信号ADDR0、書き込みモード信号WRITE、ベリファイモード信号VERIFY、および、P/N切り替え信号PNSELを入力とし、メモリゲート線MGL0、MGL1、および、スイッチ制御信号VSWP、VSWNを出力する。メモリゲート線選択デコーダRDEC2180は、アドレス信号ADDR0および書き込みモード信号WRITEを入力とし、メモリゲート線デコード信号MGDEC0、MGDEC1を出力する。メモリゲート線ドライバMGDRV81は、メモリゲート線ドライバ用電源VMG83に接続され、メモリゲート線デコード信号MGDEC0を入力とし、メモリゲート線MGL0を出力する。同様に、メモリゲート線ドライバMGDRV86は、メモリゲート線ドライバ用電源VMG83に接続され、メモリゲート線デコード信号MGDEC1を入力とし、メモリゲート線MGL1を出力する。ベリファイ選択デコーダRDEC2285は、ベリファイモード信号VERIFYおよびP/N切り替え信号PNSELを入力とし、スイッチ制御信号VSWP、VSWNを出力する。選択制御回路PNDEC71は、書き込みモード信号WRITE、ベリファイモード信号VERIFY、および、P/N切り替え信号PNSELを入力とし、行選択信号DECP、DECN、および、列選択信号RDECP、RDECNを出力する。ワード線ドライバ電源回路DRV35は、P/N切り替え信号PNSELおよびブランクチェックモード信号BLCHKを入力とし、ワード線ドライバ電源VDRVP、VDRVNを出力する。書き込みドライバWDRV70は、アドレス信号ADDR1、書き込みモード信号WRITEを入力とし、書込み用の主ビット線WMBL0、WMBL1を出力する。書き込みデコーダWDEC75は、書き込みモード信号WRITEおよび書き込みデータDATAを入力とし、書き込み領域選択信号WRSLP、WRSLNを出力する。メモリアレイMARY19は、メモリマットMMAT90P、90N、書き込み領域セレクタWSEL20P、20N、読出し列セレクタRYSEL22P、22N、プリチャージ回路PRC60P、60N、ベリファイスイッチSWVERI33、電流源REF34、および、階層センスアンプSAを備えている。メモリアレイMARY19は、プリチャージ信号PRECHG、ワード線WLP0、WLP1、WLN0、WLN1、Yセレクタ選択信号YSP0、YSP1、YSN0、YSN1、メモリゲート線MGL0、MGL1、スイッチ制御信号VSWP、VSWN、書込み用の主ビット線WMBL0、WMBL1、および、書き込み領域選択信号WRSLP、WRSLNを入力とし、読出し用の主ビット線RMBLを出力とする。メモリマットMMAT90Pは、ワード線WLP0、WLP1、および、メモリゲート線MGL0、MGL1を入力とし、副ビット線SBLP0、SBLP1と接続する。メモリセルMC100は、ワード線WLP0、メモリゲート線MGL0、および、副ビット線SBLP0を入力とし、コントロールゲートCGにワード線WLP0を入力し、メモリゲートMGにメモリゲート線MGL0を入力し、ビット線BLに副ビット線SBLP0を接続し、ソース線SLにグランドVssを接続する。同様に、メモリセルMC101は、ワード線WLP0、メモリゲート線MGL0、および、副ビット線SBLP1を入力とする。また、メモリセルMC110は、ワード線WLP1、メモリゲート線MGL1、および、副ビット線SBLP0を入力とする。さらに、メモリセルMC111は、ワード線WLP1、メモリゲート線MGL1、および、副ビット線SBLP1を入力とする。メモリマットMMAT90Nは、ワード線WLN0、WLN1、および、メモリゲート線MGL0、MGL1を入力とし、副ビット線SBLN0、SBLN1と接続する。メモリセルMC200は、ワード線WLN0、メモリゲート線MGL0、および、副ビット線SBLN0を入力とし、コントロールゲートCGにワード線WLN0を入力し、メモリゲートMGにメモリゲート線MGL0を入力し、ビット線BLに副ビット線SBLN0に接続し、ソース線SLにグランドVssを接続する。同様に、メモリセルMC201は、ワード線WLN0、メモリゲート線MGL0、および、副ビット線SBLN1を入力とする。また、メモリセルMC210は、ワード線WLN1、メモリゲート線MGL1、および、副ビット線SBLN0を入力とする。さらに、メモリセルMC211は、ワード線WLN1、メモリゲート線MGL1、および、副ビット線SBLN1を入力とする。書き込み領域セレクタWSEL20Pは、書き込み領域選択信号WRSLPを入力とし、書込み用の主ビット線WMBL0、WMBL1、副ビット線SBLP0、SBLP1と接続する。MOSトランジスタMWSLP0は、ゲートに書き込み領域選択信号WRSLPを入力し、ドレインに書込み用の主ビット線WMBL0を接続し、ソースに副ビット線SBLP0を接続する。同様に、MOSトランジスタMWSLP1は、ゲートに書き込み領域選択信号WRSLPを入力し、ドレインに書込み用の主ビット線WMBL1を接続し、ソースに副ビット線SBLP1を接続する。書き込み領域セレクタWSEL20Nは、書き込み領域選択信号WRSLNを入力とし、書込み用の主ビット線WMBL0、WMBL1、副ビット線SBLN0、SBLN1と接続する。MOSトランジスタMWSLN0は、ゲートに書き込み領域選択信号WRSLNを入力し、ドレインに書込み用の主ビット線WMBL0を接続し、ソースに副ビット線SBLN0を接続する。同様に、MOSトランジスタMWSLN1は、ゲートに書き込み領域選択信号WRSLNを入力し、ドレインに書込み用の主ビット線WMBL1を接続し、ソースに副ビット線SBLN1を接続する。読出し列セレクタRYSEL22Pは、Yセレクタ選択信号YSP0、YSP1を入力とし、副ビット線SBLP0、SBLP1、センスアンプ入力SAINPと接続する。MOSトランジスタMYSP0は、ゲートにYセレクタ選択信号YSP0を入力し、ドレインに副ビット線SBLP0を接続し、ソースにセンスアンプ入力SAINPを接続する。同様に、MOSトランジスタMYSP1は、ゲートにYセレクタ選択信号YSP1を入力し、ドレインに副ビット線SBLP1を接続し、ソースにセンスアンプ入力SAINPを接続する。読出し列セレクタRYSEL22Nは、Yセレクタ選択信号YSN0、YSN1を入力とし、副ビット線SBLN0、SBLN1、センスアンプ入力SAINNと接続する。MOSトランジスタMYSN0は、ゲートにYセレクタ選択信号YSN0を入力し、ドレインに副ビット線SBLN0を接続し、ソースにセンスアンプ入力SAINNを接続する。同様に、MOSトランジスタMYSN1は、ゲートにYセレクタ選択信号YSN1を入力し、ドレインに副ビット線SBLN1を接続し、ソースにセンスアンプ入力SAINNを接続する。プリチャージ回路PRC60Pは、プリチャージ信号PRECHGを入力とし、副ビット線SBLP0、SBLP1と接続する。プリチャージ回路PRC60Nは、プリチャージ信号PRECHGを入力とし、副ビット線SBLN0、SBLN1と接続する。ベリファイスイッチSWVERI33は、スイッチ制御信号VSWP、VSWN、および、電流源出力REFOUTを入力とし、センスアンプ入力SAINP、SAINNと接続する。階層センスアンプSAは、センスアンプ入力SAINP、SAINNを入力とし、読出し用の主ビット線RMBLを出力する。出力バッファOUTB26Aは、読出し用の主ビット線RMBLを入力とし、データバスBUSを出力とする。イニシャル状態判別回路DET40は、読出し用の主ビット線RMBL、ブランクチェックモード信号BLCHK、および、P/N切り替え信号PNSELを入力とし、イニシャル状態判別出力DETOを出力する。次に、本実施形態に係る不揮発性記憶装置の動作について、図面を参照して説明する。メモリセルMCのセル電流を、メモリセル電流IONとする。また、入力信号であるP/N切り替え信号PNSELがHのときの、WLオフセット付きツインセル読み出しを、WLオフセット付きツインセル読み出し1とする。一方、入力信号であるP/N切り替え信号PNSELがLのときの、WLオフセット付きツインセル読み出しを、WLオフセット付きツインセル読み出し2とする。図3は、本実施形態における、ワード線WLの電圧VWLと、メモリセル電流IONの関係を例示する特性図である。図3において、電圧VREADは、ツインセル読出し時におけるワード線ドライバ電源VDRVP、VDRVNの電圧、ならびに、WLオフセット付きツインセル読み出し1時におけるワード線ドライバ電源VDRVNの電圧、および、WLオフセット付きツインセル読み出し2時におけるワード線ドライバ電源VDRVPの電圧を示す。一方、電圧VOFFSETは、WLオフセット付きツインセル読み出し1時におけるワード線ドライバ電源VDRVPの電圧、および、WLオフセット付きツインセル読み出し2時におけるワード線ドライバ電源VDRVNの電圧を示す。また、図3において、メモリセル電流IONMAXは、メモリセル電流IONの上限を示す。一方、メモリセル電流IONMINは、メモリセル電流IONの下限を示す。さらに、図3において、電流差ΔIONは、ワード線WLの電圧VWLが電圧VREADの場合と電圧VOFFSETの場合とにおける、メモリセル電流IONの差を示す。また、電流差IONマージンは、ワード線WLの電圧VWLが電圧VREADのときのメモリセル電流IONMINと、ワード線WLの電圧VWLが電圧VOFFSETのときのメモリセル電流IONMAXとの差を示す。なお、電圧VREADと電圧VOFFSETとの電圧差は、電流差IONマージンが存在する電圧差とし、予め評価で決定した電位差に設定する。図3を参照すると、ワード線WLの電圧VWLが小さくなると、メモリセル電流IONが小さくなることが例示されている。ここでは、図2のメモリマットMMAT90Pに含まれるメモリセルMC100~MC111をポジセルMC1とする。一方、メモリマットMMAT90Nに含まれるメモリセルMC200~MC211をネガセルMC2とする。ツインセルのイニシャル状態は、ポジセルMC1およびネガセルMC2のメモリセル電流IONがいずれも大きい状態を示す。一方、ツインセルデータ0状態は、ポジセルMC1のメモリセル電流IONが大きく、ネガセルMC2のメモリセル電流IONが小さい状態を示す。また、ツインセルデータ1状態は、ポジセルMC1のメモリセル電流IONが小さく、ネガセルMC2のメモリセル電流IONが大きい状態を示す。図4は、ツインセルのメモリセル電流IONの分布を例示する特性図である。図4は、図10のツインセルデータにおけるメモリのVthの分布を、ツインセルデータにおけるメモリセル電流IONの分布に置き換えたものである。メモリのVthが高くなるに従って、メモリセル電流IONが小さくなる。したがって、図4の状態Aはイニシャル状態に相当し、状態Bは0状態に相当し、状態Cは1状態に相当する。図5は、本実施形態における、ツインセルがイニシャル状態にある場合のメモリセル電流IONを例示する特性図である。図5を参照すると、メモリセル電流IONMC1は、イニシャル状態において、ワード線WLの電圧VWLが電圧VREADのときの、ポジセルMC1のメモリセル電流IONの分布を示す。一方、メモリセル電流IONMC2は、イニシャル状態において、ワード線WLの電圧VWLが電圧VREADのときの、ネガセルMC2のメモリセル電流IONの分布を示す。また、メモリセル電流IONMC1aは、イニシャル状態において、ワード線WLの電圧VWLが電圧VOFFSETのときの、ポジセルMC1のメモリセル電流IONの分布を示す。一方、メモリセル電流IONMC2aは、イニシャル状態において、ワード線WLの電圧VWLが電圧VOFFSETのときの、ネガセルMC2のメモリセル電流IONの分布を示す。さらに、電流差ΔION1は、ワード線WLの電圧VWLが電圧VREADの場合と電圧VOFFSETとの場合との、メモリセルMC1のメモリセル電流IONの差を示す。一方、電流差ΔION2は、ワード線WLの電圧VWLが電圧VREADの場合と電圧VOFFSETの場合との、メモリセルMC2のメモリセル電流IONの差を示す。図6は、本実施形態における、ツインセルデータが0状態にある場合のメモリセル電流IONを例示する特性図である。図6を参照すると、メモリセル電流IONMC1Wは、ワード線WLの電圧VWLが電圧VREADのときの、ポジセルMC1のメモリセル電流IONの分布を示す。一方、メモリセル電流IONMC2は、ワード線WLの電圧VWLが電圧VREADのときの、ネガセルMC2のメモリセル電流IONの分布を示す。また、メモリセル電流IONMC1Waは、ワード線WLの電圧VWLが電圧VOFFSETのときの、ポジセルMC1のメモリセル電流IONの分布を示す。一方、メモリセル電流IONMC2aは、ワード線WLの電圧VWLが電圧VOFFSETのときの、ネガセルMC2のメモリセル電流IONの分布を示す。図7は、本実施形態における、ツインセルデータが1状態にある場合のメモリセル電流IONを例示する特性図である。図7を参照すると、メモリセル電流IONMC1は、ワード線WLの電圧VWLが電圧VREADのときの、ポジセルMC1のメモリセル電流IONの分布を示す。一方、メモリセル電流IONMC2Wは、ワード線WLの電圧VWLが電圧VREADのときの、ネガセルMC2のメモリセル電流IONの分布を示す。また、メモリセル電流IONMC1aは、ワード線WLの電圧VWLが電圧VOFFSETのときの、ポジセルMC1のメモリセル電流IONの分布を示す。一方、メモリセル電流IONMC2Waは、ワード線WLの電圧VWLが電圧VOFFSETのときの、ネガセルMC2のメモリセル電流IONの分布を示す。図2ないし図7を参照して、本実施形態の不揮発性記憶装置の動作について説明する。ワード線ドライバ電源回路DRV35は、一例としてレギュレータで構成され、入力信号であるブランクチェックモード信号BLCHKが論理値0以下、Lという。のとき、電圧VREADを生成し、出力であるワード線ドライバ電源VDRVP、VDRVNに出力する。一方、ワード線ドライバ電源回路DRV35は、入力信号であるブランクチェックモード信号BLCHKが論理値1以下、Hという。のとき、2つの異なる電圧VREADおよびVOFFSETを生成し、出力であるワード線ドライバ電源VDRVP、VDRVNへ、入力信号であるP/N切り替え信号PNSELに応じて切替えて出力する。選択制御回路PNDEC71は、入力信号である書き込みモード信号WRITE、ベリファイモード信号VERIFYで活性化し、入力信号であるP/N切り替え信号PNSELに応じて行選択信号DECP、DECNを出力するとともに、入力であるベリファイモード信号VERIFYで活性化し、入力信号であるP/N切り替え信号PNSELに応じて列選択信号RDECP、RDECNを出力するデコーダである。ワード線選択デコーダRDEC11244は、入力信号である読出しモード信号READ、書き込みモード信号WRITEで活性化し、入力信号であるアドレス信号ADDR0に応じて、行デコード信号XPRE0、XPRE1を出力するデコーダである。読出し列セレクタ選択デコーダRDEC12245は、入力信号である読出しモード信号READにより活性化し、入力信号であるアドレス信号ADDR1に応じて、列デコード信号YDEC0、YDEC1を出力するデコーダである。読出し列セレクタ回路YDEC243は、入力信号である列デコード信号YDEC0、YDEC1、列選択信号RDECP、RDECNに応じて、Yセレクタ選択信号YSP0、YSP1、YSN0、YSN1を出力するデコーダである。ワード線ドライバPWLDRVP241およびワード線ドライバNWLDRVN242は、入力信号である行デコード信号XPRE0、XPRE1、行選択信号DECP、DECNによりデコードした信号XP0、XP1、および、信号XN0、XN1をそれぞれ、バッファBP0、BP1、および、バッファBN0、BN1で電圧変換する。バッファBP0、BP1は、選択時に、ワード線ドライバ電源VDRVPを、ワード線WLP0、WLP1に出力する。一方、バッファBN0、BN1は、選択時に、ワード線ドライバ電源VDRVNを、ワード線WLN0、WLN1に出力する。書き込みドライバWDRV70は、入力信号である書き込みモード信号WRITEで活性化し、入力信号であるアドレス信号ADDR1に応じて書込み用の主ビット線WMBL0、WMBL1を出力するデコーダである。書き込みデコーダWDEC75は、入力信号である書き込みモード信号WRITEで活性化し、入力信号である書き込みデータDATAに応じて書き込み領域選択信号WRSLP、WRSLNを出力するデコーダである。メモリゲート線選択デコーダRDEC2180は、入力信号である書き込みモード信号WRITEで活性化し、入力信号であるアドレス信号ADDR0に応じてメモリゲート線デコード信号MGDEC0、MGDEC1を出力するデコーダである。メモリゲート線ドライバMGDRV81、86は、それぞれ入力信号であるメモリゲート線デコード信号MGDEC0、MGDEC1を、入力であるメモリゲート線ドライバ用電源VMG83の電圧に変換し、ぞれぞれ、メモリゲート線MGL0、MGL1へ入力するバッファである。ベリファイ選択デコーダRDEC2285は、入力信号であるベリファイモード信号VERIFYで活性化し、入力信号であるP/N切り替え信号PNSELに応じてスイッチ制御信号VSWP、VSWNを出力するデコーダである。電源REF34は、定電流を出力する電流源である。プリチャージ回路PRC60P、60Nは、入力信号であるプリチャージ信号PRECHGがLのときに副ビット線SBLP0、SBLP1に電源電圧レベルにチャージする。階層センスアンプSAは、センスアンプ入力SAINPとSAINNの電流差を比較し、例えば、センスアンプ入力SAINP側の電流が少ないとき、出力であるSA読出し用の主ビット線RMBLにLを出力する。イニシャル状態判別回路DET40は、入力信号であるブランクチェックモード信号BLCHKで活性化し、入力信号である読出し用の主ビット線RMBLを、入力信号であるP/N切り替え信号PNSELにより2つの異なるラッチに格納し、2つの異なるラッチの出力を比較し、一致ないし不一致を判別して、イニシャル状態判別出力DETOとして出力する。<スタンバイ>スタンバイ状態においては、入力信号である、読出しモード信号READがL、ブランクチェックモード信号BLCHKがL、ベリファイモード信号VERIFYがL、プリチャージ信号PRECHGがL、書き込みモード信号WRITEがLになる。なお、アドレス信号ADDR0、ADDR1、P/N切り替え信号PNSEL、および、書き込みデータDATAは、任意である。ワード線ドライバ電源回路DRV35において、入力信号であるブランクチェックモード信号BLCHKがLであり、出力であるワード線ドライバ電源VDRVP、VDRVNには、ともに電圧VREADが出力される。選択制御回路PNDEC71において、入力信号である書き込みモード信号WRITEがL、ベリファイモード信号VERIFYがLであり、出力信号である行選択信号DECP、DECNは、ともにHとなる。また、選択制御回路PNDEC71において、入力信号であるベリファイモード信号VERIFYがLであり、出力信号である列選択信号RDECP、RDECNは、ともにHとなる。ワード線選択デコーダRDEC11244において、入力信号である読出しモード信号READがL、書き込みモード信号WRITEがLであり、出力信号である行デコード信号XPRE0、XPRE1は、ともにLとなる。読出し列セレクタ選択デコーダRDEC12245において、入力信号である読出しモード信号READがLであり、出力信号である列デコード信号YDEC0、YDEC1は、ともにLとなる。読出し列セレクタ回路YDEC243において、入力信号である列デコード信号YDEC0、YDEC1がともにLであり、出力であるYセレクタ選択信号YSP0、YSP1、YSN0、YSN1は、すべてLとなる。ワード線ドライバPWLDRVP241およびワード線ドライバNWLDRVN242において、入力信号である行デコード信号XPRE0、XPRE1がともにLであり、出力信号であるワード線WLP0、WLP1、WLN0、WLN1は、すべてLとなる。書き込みドライバWDRV70において、入力信号である書き込みモード信号WRITEがLであり、出力信号である書込み用の主ビット線WMBL0、WMBL1は、ともにLとなる。書き込みデコーダWDEC75において、入力信号である書き込みモード信号WRITEがLであり、出力信号である書き込み領域選択信号WRSLP、WRSLNは、ともにLとなる。メモリゲート線選択デコーダRDEC2180において、入力信号である書き込みモード信号WRITEがLであり、出力信号であるメモリゲート線デコード信号MGDEC0、MGDEC1は、ともにLとなる。メモリゲート線ドライバMGDRV81、86において、入力信号であるメモリゲート線デコード信号MGDEC0、MGDEC1がLであり、出力信号であるメモリゲート線MGL0、MGL1は、ともにLとなる。ベリファイ選択デコーダRDEC2285において、入力信号であるベリファイモード信号VERIFYがLであり、出力信号であるスイッチ制御信号VSWP、VSWNは、ともにLとなる。プリチャージ回路PRC60P、60Nは、入力信号であるプリチャージ信号PRECHGがLであり、副ビット線SBLP0、SBLP1を電源電圧にチャージする。書き込み領域セレクタWSEL20Pにおいて、入力信号である書き込み領域選択信号WRSLPがLであり、書込み用の主ビット線WMBL0、WMBL1と副ビット線SBLP0、SBLP1は、それぞれ非接続の状態となる。書き込み領域セレクタWSEL20Nにおいて、入力信号である書き込み領域選択信号WRSLNがLであり、書込み用の主ビット線WMBL0、WMBL1と副ビット線SBLN0、SBLN1は、それぞれ非接続の状態となる。読出し列セレクタRYSEL22Pにおいて、入力信号であるYセレクタ選択信号YSP0、YSP1がともにLであり、副ビット線SBLP0、SBLP1と、センスアンプ入力SAINPは、それぞれ非接続の状態となる。読出し列セレクタRYSEL22Nにおいて、入力信号であるYセレクタ選択信号YSN0、YSN1がともにLであり、副ビット線SBLN0、SBLN1と、センスアンプ入力SAINPは、それぞれ非接続の状態となる。ベリファイスイッチSWVERI33において、入力信号であるスイッチ制御信号VSWP、VSWNがともにLであり、電流源出力REFOUTとセンスアンプ入力SAINP、SAINNは、それぞれ非接続の状態となる。すべてのメモリセルMC100~MC211において、コントロールゲートCGがL、メモリゲートMGがL、ビット線BLがHとなり、メモリセルは、データを保持した状態となる。階層センスアンプSAにおいて、入力信号であるセンスアンプ入力SAINP、SAINNがともにLとなり、出力信号である主ビット線RMBLは、Lとなる。出力バッファOUTB26Aにおいて、入力信号である読出し用の主ビット線RMBLがLであり、出力信号であるデータバスBUSは、Lを出力する。イニシャル状態判別回路DET40において、入力信号であるブランクチェックモード信号BLCHKがLであり、出力信号であるイニシャル状態判別出力DETOはLとなる。<WLオフセット付きツインセル読出し1>スタンバイから、WLオフセット付きツインセル読出しへ遷移する。以下では、スタンバイからの変化がある箇所について説明する。WLオフセット付きツインセル読出し1においては、入力信号である、読出しモード信号READがH、ブランクチェックモード信号BLCHKがH、プリチャージ信号PRECHGがH、P/N切り替え信号PNSELがHとなる。ここでは、入力信号であるアドレス信号ADDR0、ADDR1が、ともにLになる場合について説明する。ワード線ドライバ電源回路DRV35において、入力信号であるブランクチェックモード信号BLCHKがH、P/N切り替え信号PNSELがHであり、出力であるワード線ドライバ電源VDRVPには電圧VOFFSETが、ワード線ドライバ電源VDRVNには電圧VREADが出力される。ワード線選択デコーダRDEC11244において、入力信号である読出しモード信号READがH、アドレス信号ADDR0がLであり、行デコード信号XPRE0、XPRE1は、それぞれ、H、Lを出力する。読出し列セレクタ選択デコーダRDEC12245において、入力信号である読出しモード信号READがH、アドレス信号ADDR1がLであり、出力信号である列デコード信号YDEC0、YDEC1は、それぞれ、H、Lとなる。読出し列セレクタ回路YDEC243において、入力信号である列デコード信号YDEC0、YDEC1がそれぞれH、L、列選択信号RDECP、RDECNがともにHであり、出力であるYセレクタ選択信号YSP0、YSP1、YSN0、YSN1が、それぞれH、L、H、Lとなる。ワード線ドライバPWLDRVP241およびワード線ドライバNWLDRVN242において、入力信号である行デコード信号XPRE0、XPRE1がそれぞれH、L、行選択信号DECP、DECNがともにHであり、ワード線ドライバ電源VDRVPは電圧VOFFSET、ワード線ドライバ電源VDRVNは電圧VREADとなり、出力信号であるワード線WLP0、WLP1、WLN0、WLN1が、それぞれ電圧VOFFSET、L、電圧VREAD、Lとなる。プリチャージ回路PRC60P、60Nにおいて、入力信号であるプリチャージ信号PRECHGがHであり、副ビット線SBLP0、SBLP1と電源は、それぞれ非接続状態となる。読出し列セレクタRYSEL22Pにおいて、入力信号であるYセレクタ選択信号YSP0、YSP1は、それぞれH、Lであり、副ビット線SBLP0とセンスアンプ入力SAINPとが接続状態となる。読出し列セレクタRYSEL22Nにおいて、入力信号であるYセレクタ選択信号YSN0、YSN1は、それぞれH、Lであり、副ビット線SBLN0とセンスアンプ入力SAINNとが接続状態となる。メモリセルMC100、MC200のコントロールゲートCGがそれぞれ、電圧VOFFSET、電圧VREADとなり、ビット線BLからメモリセルMCのメモリセル電流IONを流す。階層センスアンプSAは、入力信号であるセンスアンプ入力SAINP、SAINNを比較する。すなわち、階層センスアンプSAは、副ビット線SBLP0、SBLN0を介して、メモリセルMC100、MC200のメモリセル電流IONを比較し、出力信号である読出し用の主ビット線RMBLに出力する。すなわち、階層センスアンプSAは、入力信号であるアドレス信号ADDR0、ADDR1により選択された、メモリセルMC100、...、MC111ポジセルMC1、メモリセルMC200、...、MC211ネガセルMC2の各々のメモリセル電流IONを比較し、出力信号である読出し用の主ビット線RMBLに出力する。ツインセルを構成するポジセルMC1、ネガセルMC2の状態と、メモリセル電流ION、および、階層センスアンプSAの出力信号である読出し用の主ビット線RMBLとの関係は、以下のようになる。ツインセルがイニシャル状態のとき、図5の状態A2に示すように、メモリセル電流IONMC1a<メモリセル電流IONMC2となり、読出し用の主ビット線RMBLはLとなる。ツインセルデータが0の状態のとき、図6の状態B2に示すように、メモリセル電流IONMC1Wa<メモリセル電流IONMC2となり、読出し用の主ビット線RMBLはLとなる。ツインセルデータが1の状態のとき、図7の状態C2に示すように、メモリセル電流IONMC1a>メモリセル電流IONMC2Wとなり、読出し用の主ビット線RMBLはHとなる。<WLオフセット付きツインセル読出し2>スタンバイから、WLオフセット付きツインセル読出しへ遷移する。WLオフセット付きツインセル読出し2と、WLオフセット付きツインセル読出し1とで動作が異なる点について説明し、同一の動作については説明を省略する。WLオフセット付きツインセル読出し2において、P/N切り替え信号PNSELがHからLになる。ここでは、入力信号であるアドレス信号ADDR0、ADDR1が、ともにLになる場合について説明する。ワード線ドライバ電源回路DRV35において、入力信号であるブランクチェックモード信号BLCHKがH、P/N切り替え信号PNSELがLであり、出力であるワード線ドライバ電源VDRVPには電圧VREADが、ワード線ドライバ電源VDRVNには電圧VOFFSETが出力される。ワード線ドライバPWLDRVP241およびワード線ドライバNWLDRVN242において、入力信号である行デコード信号XPRE0、XPRE1がそれぞれH、L、行選択信号DECP、DECNがともにHであり、ワード線ドライバ電源VDRVPは電圧VREAD、ワード線ドライバ電源VDRVNは電圧VOFFSETとなり、出力信号であるワード線WLP0、WLP1、WLN0、WLN1が、それぞれ電圧VREAD、L、電圧VOFFSET、Lとなる。メモリセルMC100、MC200のコントロールゲートCGが、それぞれ、電圧VREAD、電圧VOFFSETとなり、ビット線BLからメモリセルMCのメモリセル電流IONを流す。階層センスアンプSAは、入力信号であるセンスアンプ入力SAINP、SAINNは、それぞれ、副ビット線SBLP0、SBLN0を介して、メモリセルMC100、MC200のメモリセル電流IONを比較し、出力信号である読出し用の主ビット線RMBLに出力する。階層センスアンプSAは、入力信号であるアドレス信号ADDR0、ADDR1により選択された、メモリセルMC100、...、MC111ポジセルMC1、メモリセルMC200、...、MC211ネガセルMC2の各々のセル電流を比較し、出力信号である読出し用の主ビット線RMBLに出力する。ツインセルを構成するポジセルMC1、ネガセルMC2の状態と、メモリセル電流IONおよび階層センスアンプSAの出力信号である読出し用の主ビット線RMBLとの関係は、以下のようになる。ツインセルがイニシャル状態のとき、図5の状態A3に示すように、メモリセル電流IONMC1>メモリセル電流IONMC2aとなり、読出し用の主ビット線RMBLはHとなる。一方、ツインセルデータが0の状態のとき、図6の状態B3に示すように、メモリセル電流IONMC1W<メモリセル電流IONMC2aとなり、読出し用の主ビット線RMBLはLとなる。また、ツインセルデータが1の状態のとき、図7の状態C3に示すように、メモリセル電流IONMC1>メモリセル電流IONMC2Waとなり、読出し用の主ビット線RMBLはHとなる。ツインセルがイニシャル状態で、WLオフセット付きツインセル読出し1および2を行うと、読出し用の主ビット線RMBLは、それぞれ、LおよびHとなり、イニシャル状態判別回路DET40は、出力信号であるイニシャル状態判別出力DETOとして、Hを出力する。同様に、ツインセルデータ0状態で、WLオフセット付きツインセル読出し1および2を行うと、読出し用の主ビット線RMBLは、いずれもLとなり、イニシャル状態判別回路DET40は、出力信号であるイニシャル状態判別出力DETOとして、Lを出力する。同様に、ツインセルデータ1状態で、WLオフセット付きツインセル読出し1および2を行うと、読出し用の主ビット線RMBLは、いずれもHとなり、イニシャル状態判別回路DET40は、出力信号であるイニシャル状態判別出力DETOとして、Lを出力する。<ツインセル読出し>スタンバイから、ツインセル読出しへ遷移する。ツインセル読出しと、WLオフセット付きツインセル読出しとで、動作が異なる点について説明し、同一の動作については説明を省略する。ツインセル読出しにおいては、入力信号であるブランクチェックモード信号BLCHKがLとなる。なお、P/N切り替え信号PNSELは任意である。ここでは、入力信号であるアドレス信号ADDR0、ADDR1が、ともにLになる場合について説明する。ワード線ドライバ電源回路DRV35において、入力信号であるブランクチェックモード信号BLCHKがLであり、出力であるワード線ドライバ電源VDRVP、VDRVNには電圧VREADが出力される。ワード線ドライバPWLDRVP241およびワード線ドライバNWLDRVN242において、入力信号である行デコード信号XPRE0、XPRE1がそれぞれH、L、行選択信号DECP、DECNがともにHであり、ワード線ドライバ電源VDRVP、VDRVNは電圧VREADとなり、出力信号であるワード線WLP0、WLP1、WLN0、WLN1が、それぞれ、電圧VREAD、L、電圧VREAD、Lとなる。メモリセルMC100、MC200のコントロールゲートCGがともに電圧VREADとなり、ビット線BLからメモリセルMCのメモリセル電流IONを流す。階層センスアンプSAは、入力信号であるセンスアンプ入力SAINP、SAINNを比較する。すなわち、階層センスアンプSAは、副ビット線SBLP0、SBLN0を介して、メモリセルMC100、MC200のメモリセル電流IONを比較し、出力信号である読出し用の主ビット線RMBLに出力する。階層センスアンプSAは、入力信号であるアドレス信号ADDR0、ADDR1により選択された、メモリセルMC100、...、MC111ポジセルMC1、メモリセルMC200、...、MC211ネガセルMC2の各々のセル電流を比較し、出力信号である読出し用の主ビット線RMBLに出力する。ツインセルを構成するポジセルMC1、ネガセルMC2の状態と、メモリセル電流IONおよび階層センスアンプSAの出力信号である読出し用の主ビット線RMBLとの関係は、以下のようになる。ツインセルがイニシャル状態のとき、図5の状態A1に示すように、メモリセル電流IONMC1、メモリセル電流IONMC2の大小は不定となり、読出し用の主ビット線RMBLは、不定となる。一方、ツインセルデータが0の状態のとき、図6の状態B1に示すように、メモリセル電流IONMC1W<メモリセル電流IONMC2となり、読出し用の主ビット線RMBLはLとなる。また、ツインセルデータが1の状態のとき、図7の状態C1に示すように、メモリセル電流IONMC1>メモリセル電流IONMC2Wとなり、読出し用の主ビット線RMBLはHとなる。<基準比較読出し>ツインセルを構成するメモリセルMCのメモリセル電流IONと電流IREFとを比較する読出し以下、基準比較読出しという。について説明する。スタンバイから、基準比較読出しへ遷移する。スタンバイから変化がある箇所について説明する。基準比較読出しにおいては、入力信号である、読出しモード信号READがH、ベリファイモード信号VERIFYがH、プリチャージ信号PRECHGがHになる。WLオフセット付きツインセル読出しと異なる動作について説明し、同一の動作については、説明を省略する。ここでは、入力信号である、P/N切り替え信号PNSELがH、アドレス信号ADDR0、ADDR1が、ともにLになる場合について説明する。ワード線ドライバ電源回路DRV35において、入力信号であるブランクチェックモード信号BLCHKがLであり、出力であるワード線ドライバ電源VDRVP、VDRVNには、ともに電圧VREADが出力される。選択制御回路PNDEC71において、入力信号であるベリファイモード信号VERIFYがH、P/N切り替え信号PNSELがHであり、出力信号である行選択信号DECP、DECNは、それぞれ、H、Lとなり、出力信号である列選択信号RDECP、RDECNは、それぞれ、H、Lとなる。ワード線選択デコーダRDEC11244において、入力信号である読出しモード信号READがH、アドレス信号ADDR0がLであり、行デコード信号XPRE0、XPRE1はそれぞれH、Lを出力する。読出し列セレクタ選択デコーダRDEC12245において、入力信号である読出しモード信号READがH、アドレス信号ADDR1がLであり、出力信号である列デコード信号YDEC0、YDEC1は、それぞれ、H、Lとなる。読出し列セレクタ回路YDEC243において、入力信号である列デコード信号YDEC0、YDEC1がそれぞれH、L、列選択信号RDECP、RDECNがそれぞれH、Lであり、出力であるYセレクタ選択信号YSP0、YSP1、YSN0、YSN1が、それぞれ、H、L、L、Lとなる。ワード線ドライバPWLDRVP241およびワード線ドライバNWLDRVN242において、入力信号である行デコード信号XPRE0、XPRE1がそれぞれH、L、行選択信号DECP、DECNがそれぞれH、Lであり、ワード線ドライバ電源VDRVP、VDRVNは電圧VREADとなり、出力信号であるワード線WLP0、WLP1、WLN0、WLN1が、それぞれ、電圧VREAD、L、L、Lとなる。ベリファイ選択デコーダRDEC2285において、入力信号であるベリファイモード信号VERIFYがH、P/N切り替え信号PNSELがHであり、出力信号であるスイッチ制御信号VSWP、VSWNはそれぞれL、Hとなる。プリチャージ回路PRC60P、60Nにおいて、入力信号であるプリチャージ信号PRECHGがHであり、副ビット線SBLP0、SBLP1と電源とは、それぞれ非接続状態となる。読出し列セレクタRYSEL22Pにおいて、入力信号であるYセレクタ選択信号YSP0、YSP1は、それぞれH、Lであり、副ビット線SBLP0とセンスアンプ入力SAINPとが接続状態となる。読出し列セレクタRYSEL22Nにおいて、入力信号であるYセレクタ選択信号YSN0、YSN1はともにLであり、副ビット線SBLN0、SBLN1はそれぞれセンスアンプ入力SAINと非接続状態となる。ベリファイスイッチSWVERI33において、入力信号であるスイッチ制御信号VSWP、VSWNがそれぞれL、Hであり、電流源出力REFOUTとセンスアンプ入力SAINPとは非接続状態となり、電流源出力REFOUTとセンスアンプ入力SAINNとは接続状態となる。メモリセルMC100のコントロールゲートCGが電圧VREADとなり、ビット線BLからメモリセルMCのメモリセル電流IONを流す。階層センスアンプSAは、入力信号であるセンスアンプ入力SAINPが副ビット線SBLP0を介して流すメモリセルMC100のメモリセル電流IONと、センスアンプ入力SAINNがベリファイスイッチSWVERI33、電流源REF34を介して流す定電流IREFとを比較し、出力信号である主ビット線RMBLに出力する。入力信号である、P/N切り替え信号PNSELがL、アドレス信号ADDR0、ADDR1がともにLになる場合には、階層センスアンプSAは、同様に、入力信号であるセンスアンプ入力SAINNが副ビット線SBLN0を介して流すメモリセルMC200のメモリセル電流IONと、センスアンプ入力SAINPがベリファイスイッチSWVERI33、電流源REF34を介して流す電流とを比較し、出力信号である読出し用の主ビット線RMBLに出力する。<書き込み>スタンバイから、書き込みへ遷移する。スタンバイから変化がある箇所について説明する。書き込みにおいては、入力信号である書き込みモード信号WRITEがHになる。ここでは、入力信号である、P/N切り替え信号PNSELがH、書き込みデータDATAがL、アドレス信号ADDR0、ADDR1が、ともにLになる場合について説明する。ワード線ドライバ電源回路DRV35において、入力信号であるブランクチェックモード信号BLCHKがLであり、出力であるワード線ドライバ電源VDRVP、VDRVNには電圧VREADが出力される。選択制御回路PNDEC71において、入力信号である書き込みモード信号WRITEがH、P/N切り替え信号PNSELがHであり、出力信号である行選択信号DECP、DECNは、それぞれ、H、Lとなる。選択制御回路PNDEC71において、入力信号であるベリファイモード信号VERIFYがLであり、出力信号である列選択信号RDECP、RDECNは、ともにHとなる。ワード線選択デコーダRDEC11244において、書き込みモード信号WRITEがH、アドレス信号ADDR0がLであり、行デコード信号XPRE0、XPRE1はそれぞれH、Lを出力する。読出し列セレクタ選択デコーダRDEC12245において、入力信号である読出しモード信号READがLであり、出力信号である列デコード信号YDEC0、YDEC1は、ともにLとなる。読出し列セレクタ回路YDEC243において、入力信号である列デコード信号YDEC0、YDEC1がともにL、列選択信号RDECP、RDECNがともにHであり、出力であるYセレクタ選択信号YSP0、YSP1、YSN0、YSN1が、すべてLとなる。ワード線ドライバPWLDRVP241およびワード線ドライバNWLDRVN242において、入力信号である行デコード信号XPRE0、XPRE1がそれぞれH、L、行選択信号DECP、DECNがそれぞれH、Lであり、ワード線ドライバ電源VDRVP、VDRVNは電圧VREADとなり、出力信号であるワード線WLP0、WLP1、WLN0、WLN1が、それぞれ、電圧VREAD、L、L、Lとなる。書き込みドライバWDRV70において、入力信号である書き込みモード信号WRITEがH、アドレス信号ADDR1がLであり、出力信号である書込み用の主ビット線WMBL0、WMBL1は、それぞれ、L、Hとなる。書き込みデコーダWDEC75において、入力信号である書き込みモード信号WRITEがH、、P/N切り替え信号PNSELがHであり、出力信号である書き込み領域選択信号WRSLP、WRSLNは、それぞれ、H、Lとなる。メモリゲート線選択デコーダRDEC2180において、入力信号である書き込みモード信号WRITEがH、アドレス信号ADDR0がLであり、出力信号であるメモリゲート線デコード信号MGDEC0、MGDEC1は、それぞれ、H、Lとなる。メモリゲート線ドライバMGDRV81、86において、入力信号であるメモリゲート線デコード信号MGDEC0、MGDEC1がそれぞれHLであり、出力信号であるメモリゲート線MGL0は、メモリゲート線ドライバ用電源、メモリゲート線MGL1は、ともにLとなる。プリチャージ回路PRC60P、60Nにおいて、入力信号であるプリチャージ信号PRECHGがHであり、副ビット線SBLP0、SBLP1と電源とは、それぞれ非接続状態となる。書き込み領域セレクタWSEL20Pにおいて、入力信号である書き込み領域選択信号WRSLPがHであり、書込み用の主ビット線WMBL0、WMBL1と副ビット線SBLP0、SBLP1とは、それぞれ接続状態となる。書き込み領域セレクタWSEL20Nにおいて、入力信号である書き込み領域選択信号WRSLNがLであり、書込み用の主ビット線WMBL0、WMBL1と副ビット線SBLN0、SBLN1とは、それぞれ非接続状態となる。読出し列セレクタRYSEL22Pにおいて、入力信号であるYセレクタ選択信号YSP0、YSP1は、ともにLであり、副ビット線SBLP0、SBLP1と、センスアンプ入力SAINPとは非接続状態となる。読出し列セレクタRYSEL22Nにおいて、入力信号であるYセレクタ選択信号YSN0、YSN1は、ともにLであり、副ビット線SBLN0、SBLN1と、センスアンプ入力SAINNとは非接続状態となる。メモリセルMC100は選択状態となり、書き込みが行われる。本実施形態の不揮発性記憶装置によると、階層センスアンプSAのみによって、イニシャル状態を判別することができる。したがって、特許文献1に記載された半導体装置のように、イニシャル状態を判別するためにベリファイセンスアンプを設ける必要がなくなる。なぜなら、本実施形態の不揮発性記憶装置では、WLオフセット付きツインセル読出し1、2を行うことにより、イニシャル状態においても、ツインセルデータによる読出しが可能となるからである。また、本実施形態の不揮発性記憶装置におけるWLオフセット付きツインセル読出しによると、特許文献1のようにベリファイセンスアンプを用いた読出し、すなわち、基準比較読出しと比較して、リテンション特性を改善することができる。特許文献1に記載された半導体装置における基準比較読出しによると、ツインセル読出しと比較して、リテンション特性が悪化するという問題がある。その理由について、図12を参照して説明する。図12は、メモリセルの閾値電圧VTMのリテンション特性を示す。例えば160°Cのような動作保証上限側の温度下では図12のAに例示されるように、セルデータ0を保持するメモリセル高閾値電圧のメモリセルは時間とともに閾値電圧が下がり、セルデータ1を保持するメモリセルの閾値電圧はさほど変化しない。一方、常温下では図12のBに例示されるように、セルデータ1を保持するメモリセル低い閾値電圧のメモリセルは時間とともに閾値電圧が上がり、セルデータ0を保持するメモリセルの閾値電圧はさほど変化しない。ツインセルデータが書込まれた後のツインセルの経年的な閾値電圧の変化に対して、読出し動作は上述のようにツインセルが保持する相補データに従って形成される差動信号を差動増幅するため、差動信号によって電位差が形成される限り、ツインセルデータのセンス増幅を行うことができる。すなわち、セルデータ0のメモリVth分布の下限と、セルデータ1のメモリVth分布の上限とが交わる時刻まで、読出しが可能である。しかし、ツインセルを構成する1つのメモリセルを基準電流または基準電圧と比較する場合、基準電流はリテンションで変動せず、基準電流はばらつき範囲FLCを持つため、セルデータ0のメモリVth分布の下限がV_WLの上限を下回る時刻T1が読出し可能時間となり、ツインセル読出しに対してリテンション特性が悪化してしまう。本実施形態の不揮発性記憶装置によってもたらされるその他の効果について、図8を参照して説明する。図8は、本実施形態の不揮発性記憶装置におけるメモリセル電流IONのリテンション特性を一例として示す特性図である。図8において、メモリセル電流IONWMAXは、ワード線WLの電圧が電圧VREADのときの、セルデータ0を保持するメモリセル電流IONの分布の上限を示す。一方、メモリセル電流IONEMINは、ワード線WLの電圧が電圧VREADのときの、セルデータ1を保持するメモリセル電流IONの分布の下限を示す。また、メモリセル電流IONEMINaは、ワード線WLの電圧が電圧VOFFSETのときの、セルデータ1を保持するメモリセル電流IONの分布の下限を示す。また、図8において、電流IREFは、電流源34の出力電流を示す。また、電流IREFMAXは、電流源34の出力電流の上限を示す。さらに、電流IREFMINは、電流源34の出力電流の下限を示す。また、電流範囲IREF幅は、電流源34の出力電流の変動幅を示す。時刻T4は、基準比較読出しによる、セルデータ1の読出し限界時間を示す。一方、時刻T5は、WLオフセット付きツインセル読出しにおける読出し限界時間を示す。図8を参照すると、特許文献1に記載された基準電流比較読み出しでは、セルデータ1を保持するメモリセル電流の下限IONEMINが、セルデータ比較用基準電流の上限IREFMAXと等しくなるまでの時間であるセルデータ1の読出し限界時間T4を越えると正しい読出し結果を得ることができない。一方、本実施形態におけるWLオフセット付きツインセル読出しでは、セルデータ1を保持するメモリセル電流IONの分布の下限IONEMINaと、セルデータ0を保持するメモリセル電流IONの分布の上限IONWMAXと等しくなる時間である、WLオフセット読出し時におけるツインセル読出し限界時間T5まで、リテンション特性が改善する。なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示請求の範囲を含むの枠内において、さらにその基本的技術思想に基づいて、実施形態の変更調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。