"半導体基板と、前記半導体基板上に設けられた第1配線と、前記第1配線上に設けられ、底面が前記第1配線と接する第1ビアと、前記半導体基板上に設けられ、少なくとも前記第1配線の上面および前記第1ビアの側面と接する第1絶縁層と、を備え、前記第1配線および前記第1ビアのうち各々の側面の少なくとも一部は、各々の金属の結晶粒を分断している半導体装置。半導体基板と、前記半導体基板上に設けられた第1配線と、前記第1配線上に設けられ、底面が前記第1配線と接する第1ビアと、前記半導体基板上に設けられ、少なくとも前記第1配線の上面および前記第1ビアの側面と接する第1絶縁層と、を備え、前記第1配線および前記第1ビア中のフッ素の含有量は、1×1019atoms/cc未満である半導体装置。請求項1または2に記載の半導体装置において、前記第1配線の少なくとも一つの側面は、前記第1ビアの側面と同一面を形成している半導体装置。請求項1~3のいずれか一項に記載の半導体装置において、前記第1絶縁層のうち、前記第1配線および前記第1ビアの側面に接する部分は、当該第1絶縁層の材質が変化した変質層が形成されていない半導体装置。請求項1~4のいずれか一項に記載の半導体装置において、前記第1配線または前記第1ビアの幅は、Cu中の電子の平均自由行程よりも小さい半導体装置。請求項1~5のいずれか一項に記載の半導体装置において、前記金属中の電子の平均自由行程は、Cuより小さい半導体装置。請求項1~6のいずれか一項に記載の半導体装置において、前記金属は、W、MoまたはRuのいずれかを含む半導体装置。請求項1~7のいずれか一項に記載の半導体装置において、前記第1ビアの一部は、平面視で、前記第1配線のうち、前記第1ビアと重ならない部分から外側にはみ出しており、前記第1配線のうち、平面視で前記第1ビアと重なっている部分の前記側面は、前記第1ビアの側面と同一面を形成している半導体装置。請求項1~8のいずれか一項に記載の半導体装置において、当該第1ビアの側面の一部は、平面視で、前記第1配線のうち、前記第1ビアと重ならない部分の直線に沿って切られており、前記第1配線のうち、平面視で前記第1ビアと重なっている部分の前記側面は、前記直線に沿って切られた前記第1ビアの側面と同一面を形成している半導体装置。請求項1~9のいずれか一項に記載の半導体装置において、前記第1配線の底部に、前記第1配線を保護する保護メタル層をさらに備える半導体装置。請求項1~10のいずれか一項に記載の半導体装置において、前記第1配線の上部のうち、少なくとも平面視で前記第1ビアと重なる部分に、導電材料からなる第1エッチングストッパ層をさらに備える半導体装置。請求項1~11のいずれか一項に記載の半導体装置において、前記第1ビアの上部に、前記第1ビアを保護する保護メタル層をさらに備える半導体装置。請求項1~9のいずれか一項に記載の半導体装置において、前記第1配線および前記第1ビアは、同一の前記金属により、一体として形成されている半導体装置。請求項13に記載の半導体装置において、前記第1配線と前記第1ビアとが接している部分の結晶粒は繋がっている半導体装置。請求項1~14のいずれか一項に記載の半導体装置において、前記第1配線は、同一の層に複数設けられ、前記第1絶縁層は、複数の前記第1配線の間にエアギャップを有する半導体装置。請求項1~15のいずれか一項に記載の半導体装置において、前記半導体基板上に接するコンタクトプラグと、前記コンタクトプラグ上で、かつ、前記第1配線が設けられた前記第1絶縁層よりも下に位置する下層ビア形成層と、をさらに備え、前記下層ビア形成層は、前記コンタクトプラグ上に接続する下層ビアと、前記下層ビアの側面と接する前記第1絶縁層と、を備え、前記下層ビアの側面の少なくとも一部は、前記下層ビアの金属の結晶粒を分断している半導体装置。請求項1~16のいずれか一項に記載の半導体装置において、前記第1配線、前記第1ビアおよび前記第1絶縁層は、一つの第1配線層を形成し、少なくとも二つ以上の前記第1配線層が積層されており、下側に位置する前記第1配線層の前記第1ビアは、上側に位置する前記第1配線層の前記第1配線に接続している半導体装置。請求項17に記載の半導体装置において、二つの前記第1配線層の間に、前記第1絶縁層よりも高密度の絶縁材料からなる第2エッチングストッパ層をさらに備える半導体装置。請求項17または18に記載の半導体装置において、少なくとも一つ以上のロジック回路を有しており、前記複数の第1配線層は、前記ロジック回路を形成するローカル配線層であり、最上層に位置する前記第1配線層上に設けられ、底面が前記最上層の前記第1ビアと接続する第2配線と、前記最上層の前記第1配線層上に設けられ、前記第2配線の側面と接する第2絶縁層と、を備える半導体装置。請求項19に記載の半導体装置において、前記第2配線および前記第2絶縁層上に、少なくとも一つ以上の第3配線層を備え、当該第3配線層は、前記第2配線に接続する第3ビアと、前記第3ビア上に接する第3配線と、前記第2配線および前記第2絶縁層上に設けられ、前記第3ビアおよび前記第3配線と接する第3絶縁層と、を備える半導体装置。請求項20に記載の半導体装置において、最上層の前記第3配線層は、グローバル配線層である半導体装置。請求項1~21のいずれか一項に記載の半導体装置において、前記第1絶縁層の比誘電率は3.2以下である半導体装置。半導体基板上に、第1配線に沿ったパターンを有する金属パターンを形成する金属パターン形成工程と、前記金属パターンを部分的にエッチングすることにより、前記第1配線と、底面が前記第1配線と接する第1ビアと、を形成する第1ビアパターン形成工程と、前記半導体基板上に、少なくとも前記第1配線の上面および前記第1ビアの側面と接する第1絶縁層を形成する第1絶縁層形成工程と、を備える半導体装置の製造方法。請求項23に記載の半導体装置の製造方法において、前記金属パターン形成工程は、前記半導体基板上に、金属層をスパッタにより形成する工程と、当該金属層をエッチングすることにより、前記金属パターンを形成する工程と、を備える半導体装置の製造方法。請求項23または24に記載の半導体装置の製造方法において、前記金属パターン形成工程は、前記半導体基板上に金属層を形成する工程と、当該金属層上に、第1マスク層と、前記第1マスク層と異なる材料からなる第2マスク層と、を順次形成する工程と、前記第2マスク層をパターニングして、平面視で前記第1ビアの形状を有する第1ビアマスクを形成する第1ビアマスク形成工程と、前記第1ビアマスク形成工程の後に、前記第1マスク層をパターニングして、平面視で前記第1配線の形状を有する第1配線マスクを形成する第1配線マスク形成工程と、前記第1配線マスクをマスクとして、前記金属層をエッチングすることにより、前記金属パターンを形成する工程と、を備え、前記第1ビアパターン形成工程は、平面視で前記第1ビアマスクをマスクとして前記第1配線マスクをエッチングする工程と、当該第1ビアマスク、および平面視で前記第1ビアマスクと同一形状にパターニングされた前記第1マスク層をマスクとして、前記金属パターンを部分的にエッチングすることにより、前記第1ビアを形成する工程と、を備える半導体装置の製造方法。請求項23または24に記載の半導体装置の製造方法において、前記金属パターン形成工程は、前記半導体基板上に金属層を形成する工程と、当該金属層上に、第1マスク層と、前記第1マスク層と異なる材料からなる第2マスク層と、を順次形成する工程と、前記第1マスク層および第2マスク層をパターニングして、平面視で前記第1配線の形状を有する第1配線マスクを形成する第1配線マスク形成工程と、前記第1配線マスク形成工程の後に、前記第2マスク層をパターニングして、平面視で少なくとも一部の前記第1ビアの形状を有する第1ビアマスクを形成する第1ビアマスク形成工程と、前記第1配線マスクをマスクとして、前記金属層をエッチングすることにより、前記金属パターンを形成する工程と、を備え、前記第1ビアパターン形成工程は、平面視で前記第1ビアマスクをマスクとして前記第1配線マスクをエッチングする工程と、当該第1ビアマスク、および平面視で前記第1ビアマスクと同一形状にパターニングされた前記第1マスク層をマスクとして、前記金属パターンを部分的にエッチングすることにより、前記第1ビアを形成する工程と、を備える半導体装置の製造方法。請求項26に記載の半導体装置の製造方法において、前記第1ビアマスク形成工程で用いるフォトマスクは、前記第1配線を得るための第1パターンと、前記第1ビアを得るための第2パターンと、を有し、前記第2パターンのうち、前記第1配線の延伸方向と直交する方向の幅は、前記第1パターンよりも広い半導体装置の製造方法。請求項25~27のいずれか一項に記載の半導体装置の製造方法において、前記金属パターン形成工程のうち、前記金属パターンを形成する工程において、前記金属層を部分的にエッチングし、当該金属層の上部に前記金属パターンを形成するとともに、当該金属層の底部を残存させ、前記第1ビアパターン形成工程において、前記第1ビアを形成するとともに、前記金属層の底部をエッチングして、前記第1配線を形成する半導体装置の製造方法。請求項25~28のいずれか一項に記載の半導体装置の製造方法において、前記第1絶縁層形成工程の後において、前記第1絶縁層の上面を平坦化して、前記第1ビアの上面を露出させる平坦化工程をさらに備え、当該平坦化工程において、前記第1配線マスクおよび前記第1ビアマスクを除去するとともに、前記第1絶縁層を平坦化する半導体装置の製造方法。請求項23~29のいずれか一項に記載の半導体装置の製造方法において、前記金属パターン形成工程において、前記第1配線の底部となる位置に、前記第1配線を保護する保護メタル層を形成する半導体装置の製造方法。請求項23~30のいずれか一項に記載の半導体装置の製造方法において、前記金属パターン形成工程において、前記第1配線の上部のうち、少なくとも平面視で前記第1ビアと重なる部分に、導電材料からなる第1エッチングストッパ層を形成する半導体装置の製造方法。請求項23~31のいずれか一項に記載の半導体装置の製造方法において、前記金属パターン形成工程において、前記第1ビアの上部となる位置に、前記第1ビアを保護する保護メタル層を形成する半導体装置の製造方法。請求項23~32のいずれか一項に記載の半導体装置の製造方法において、前記金属パターン形成工程において、同一の層に複数の前記金属パターンを形成し、前記第1絶縁層形成工程において、複数形成された前記第1配線の間に、エアギャップを形成する半導体装置の製造方法。請求項23~33のいずれか一項に記載の半導体装置の製造方法において、前記金属パターン形成工程、前記第1ビアパターン形成工程および前記第1絶縁層形成工程を順次行うことにより、前記第1配線、前記第1ビアおよび前記第1絶縁層を含む、一つの第1配線層を形成しており、少なくとも二つ以上の前記第1配線層を積層し、下側に位置する前記第1配線層の前記第1ビアを、上側に位置する前記第1配線層の前記第1配線に接続するように形成する半導体装置の製造方法。請求項34に記載の半導体装置において、下側に位置する前記第1配線層上に、前記第1絶縁層よりも高密度の絶縁材料からなる第2エッチングストッパ層を介して、上層の前記第1配線層を形成する半導体装置の製造方法。請求項34または35に記載の半導体装置において、前記複数の第1配線層により、少なくとも一つ以上のロジック回路を形成するローカル配線層を形成し、最上層に位置する前記第1配線層上に、第2絶縁層を形成する工程と、前記第2絶縁層に、前記最上層の前記第1ビアと接続する第2配線溝を形成する工程と、前記第2配線溝に金属を埋め込むことにより第2配線を形成する工程と、をさらに備える半導体装置の製造方法。請求項36に記載の半導体装置において、前記第2配線および前記第2絶縁層上に、第3絶縁層を形成する工程と、前記第3絶縁層に、前記第2配線に接続する第3ビアホールと、前記第3ビアホール上に接する第3配線溝と、を形成する工程と、前記第3ビアホールおよび前記第3配線溝に、金属を埋め込むことにより、第3ビアおよび第3配線を形成する工程と、をさらに備える半導体装置の製造方法。請求項1~37のいずれか一項に記載の半導体装置において、前記第1絶縁層形成工程において、前記第1絶縁層をCVDChemicalVaporDeposition法により形成する半導体装置の製造方法。請求項1~37のいずれか一項に記載の半導体装置において、前記第1絶縁層形成工程において、前記第1絶縁層を塗布法により形成する半導体装置の製造方法。上記特許文献1に記載の技術では、層間絶縁層に溝を形成した後に、当該溝に金属を埋め込んでいる。このため、溝の幅が小さくなるにつれて、形成される配線および柱状接続部ビアの抵抗が上昇する傾向にある。このため、本発明者らは、これらが低抵抗化するためには、配線およびビアの構造を新規なものにする必要があると考えた。本発明によれば、半導体基板と、前記半導体基板上に設けられた第1配線と、前記第1配線上に設けられ、底面が前記第1配線と接する第1ビアと、前記半導体基板上に設けられ、少なくとも前記第1配線の上面および前記第1ビアの側面と接する第1絶縁層と、を備え、前記第1配線および前記第1ビアのうち各々の側面の少なくとも一部は、各々の金属の結晶粒を分断している半導体装置が提供される。本発明によれば、半導体基板と、前記半導体基板上に設けられた第1配線と、前記第1配線上に設けられ、底面が前記第1配線と接する第1ビアと、前記半導体基板上に設けられ、少なくとも前記第1配線の上面および前記第1ビアの側面と接する第1絶縁層と、を備え、前記第1配線および前記第1ビア中のフッ素の含有量は、1×1019atoms/cc未満である半導体装置が提供される。本発明によれば、半導体基板上に、第1配線に沿ったパターンを有する金属パターンを形成する金属パターン形成工程と、前記金属パターンを部分的にエッチングすることにより、前記第1配線と、底面が前記第1配線と接する第1ビアと、を形成する第1ビアパターン形成工程と、前記半導体基板上に、少なくとも前記第1配線の上面および前記第1ビアの側面と接する第1絶縁層を形成する第1絶縁層形成工程と、を備える半導体装置の製造方法が提供される。本発明によれば、第1配線および第1ビアの幅に関わらず、第1配線および第1ビアは、結晶粒の大きな金属により形成されている。これにより、第1配線および第1ビアが微細化しても、抵抗の低い第1配線および第1ビアを得ることができる。したがって、低抵抗の微細配線構造を有する半導体装置を提供することができる。本発明によれば、低抵抗の微細配線構造を有する半導体装置を提供することができる。以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。第1の実施形態図1~図3を用い、第1の実施形態に係る半導体装置10について説明する。この半導体装置10は、以下の構成を備えている。第1配線420は、半導体基板100上に設けられている。第1ビア440は、第1配線420上に設けられている。また、第1ビア440の底面は、第1配線420に接している。第1絶縁層330は、半導体基板100上に設けられ、少なくとも第1配線420の上面および第1ビア440の側面と接している。第1配線420および第1ビア440のうち各々の側面の少なくとも一部は、各々の金属の結晶粒を分断している。以下、詳細を説明する。まず、図1を用い、半導体装置10の全体構造について、説明する。図1は、第1の実施形態に係る半導体装置10の構成を示す断面図である。半導体基板100には、複数の開口を有する素子分離領域120が設けられている。素子分離領域120の開口には、半導体素子20が設けられている。この半導体素子20については、詳細を後述する。半導体素子20が設けられた半導体基板100上には、下層絶縁層320が設けられている。下層絶縁層320には、コンタクトプラグ410が設けられており、半導体素子20のゲート電極240等に接続している。下層絶縁層320上には、複数の第1配線420が設けられている。第1配線420は、コンタクトプラグ410を介して、ゲート電極240等に接続している。また、第1配線420上には、第1ビア440が設けられている。第1ビア440の底面は、第1配線420の上面と接している。下層絶縁層320上には、第1絶縁層330が設けられている。第1絶縁層330は、少なくとも第1配線420の上面および第1ビア440の側面と接している。ここで、第1絶縁層330は、比誘電率の低いLow-k膜により形成されている。第1絶縁層330の比誘電率は、たとえば、3.2以下である。これにより、半導体装置10のキャパシタンスを下げることができる。具体的には、第1絶縁層330は、たとえば、SiO2、SiN、SiON、SiOC、SiOCH、SiCOHまたはSiOFなどの膜である。さらに、第1絶縁層330は、たとえば、HSQHydrogenSilsequioxane膜、MSQMethylSilsequioxane膜、その他の有機ポリマーであってもよい。また、第1絶縁層330は、これらのポーラス膜であってもよい。上記した第1配線420、第1ビア440および第1絶縁層330は、一つの第1配線層30を形成している。また、少なくとも二つ以上の第1配線層30が積層されている。下側に位置する第1配線層30の第1ビア440は、上側に位置する第1配線層30の第1配線420に接続している。このようにして、多層配線構造を形成している。また、この半導体装置10は、少なくとも一つ以上のロジック回路を有している。このロジック回路は、複数の半導体素子20等により形成されている。複数の第1配線層30は、ロジック回路を形成するローカル配線層である。二つの第1配線層30の間には、第1絶縁層330よりも高密度の絶縁材料からなるエッチングストッパ層340第2エッチングストッパ層が設けられていてもよい。エッチングストッパ層340は、第1絶縁層330をエッチングする条件ではエッチング速度が遅い材料により、形成されている。これにより、後述する金属パターン形成工程または第1ビアパターン形成工程において、下層に位置する第1絶縁層330がエッチングにより劣化することを抑制することができる。ここでは、上層に位置する第1配線層30の間に、エッチングストッパ層340が設けられている。これにより、半導体装置10の外部からの透湿により、半導体装置10の内部が劣化することを抑制することができる。具体的には、エッチングストッパ層340は、たとえば、SiCN、SiC、SiON,SiCO、SiCONまたはSiNなどである。多層配線構造の最上層には、複数のローカル配線層を接続するグローバル配線層が設けられている。グローバル配線層には、ローカル配線層の第1配線420よりも厚い上層配線422が設けられている。また、グローバル配線層には、エッチングストッパ層340を介して、第1絶縁層330と異なる材質からなる上層絶縁層350が設けられている。具体的には、上層絶縁層350は、たとえば、SiOF、SiO2などである。なお、最上層のグローバル配線層上に、バンプ電極不図示が設けられていてもよい。次に、図2を用いて、半導体素子20の構成について説明する。図2は、第1の実施形態に係る半導体素子20の構成を示す断面図である。この半導体素子20は、たとえば、ロジック回路を構成するFETFieldEffectTransistorである。半導体基板100には、素子分離領域120が設けられている。素子分離領域120の間には、不純物が注入されたソース領域210およびドレイン領域220が形成されている。ソース領域210およびドレイン領域220で挟まれたチャネル領域符号不図示上には、ゲート絶縁層230が設けられている。ゲート絶縁層230上には、ゲート電極240が設けられている。ゲート絶縁層230およびゲート電極240の側壁には、側壁絶縁膜250が設けられている。これらのソース領域210、ドレイン領域220、ゲート電極240および側壁絶縁膜250上には、ライナー絶縁層310が設けられている。コンタクトプラグ410は、ライナー絶縁層310に設けられた開口において、ソース領域210またはドレイン領域220に接続している。コンタクトプラグ410がソース領域210またはドレイン領域220と接している部分には、シリサイド層260が設けられていてもよい。また、コンタクトプラグ410の底部および側面に、バリアメタル層不図示が設けられていてもよい。ライナー絶縁層310上には、下層絶縁層320が設けられている。上述のように、下層絶縁層320上には、複数の第1配線420が設けられている。第1配線420は、コンタクトプラグ410を介して、半導体素子20のソース領域210またはドレイン領域220に接続している。次に、図3を用いて、半導体装置10内の第1配線層30に関して説明する。図3は、図1のA部に相当する部分の拡大した図である。図3では、図1に記載した構成とは異なり、上層の第1配線420を二つの第1ビア440に接続している。図3aのように、第1配線層30には、第1配線420および第1ビア440が設けられている。第1ビア440は、第1配線420上に設けられている。第1ビア440の底面は、第1配線420の上面と接している。下側に位置する第1ビア440は、上側に位置する第1配線420に接続している。ここでいう第1ビア440の底面は、第1ビア440が第1配線420と接している一端のことをいう。言い換えれば、第1ビア440の底面は、第1配線420のうち、第1ビア440と接していない上面を含む平面で切ったとき、第1ビア440のうち、第1配線420側の切断された端面のことをいう。本実施形態において、この第1ビア440の底面に、明確な境界が出来ている必要は無い。第1の実施形態では、同一の第1配線層30において、第1配線420と、第1配線420上に設けられた第1ビア440とは、同一の金属により、一体として形成されている。言い換えれば、第1配線420と第1ビア440は、エッチングなどにより、両者の間に界面が形成されていない。このため、この第1配線420と第1ビア440とが接している部分の結晶粒402は繋がっている。また、この部分において、大きな結晶粒が形成されている。これにより、第1配線420と第1ビア440との間において、接触抵抗を低くすることができる。なお、第1ビア440が第1配線420と接している部分の断面は、第1配線420側に向かって拡径していても良い。ただし、第1配線420の側面が第1ビア440の側面と同一面第1側面401とするを形成している部分においては、拡径していない。また、第1配線420のうち、第1ビア440と接していない上面と、第1ビア440の側面とのなす角度は、80度以上100度以下である。より好ましくは、当該角度は、90度以上95度以下である。これにより、第1ビア440が第1配線420と接している部分の抵抗を低くすることができる。また、同一の第1配線層30において、少なくとも第1配線420の上面および第1ビア440の側面と接する第1絶縁層330は、同一の材料により一体として形成されている。すなわち、第1絶縁層330のうち、断面視で第1配線420と第1ビア440との境界部分には、界面が形成されていない。なお、上下に隣接する第1配線層30との間には、界面が形成されていてもよい。ここで、図3bは、図3aのB-B線断面を上側から見た図である。なお、第1配線420上の第1絶縁層330は省略している。図3b中央における円で囲まれた部分は、第1ビア440の断面を示している。また、第1ビア440の断面の内部における実線は、結晶粒402の粒界を示している。そのうち、太い実線は、一つの結晶粒402を示している。図3bのように、第1配線420の少なくとも一つの側面は、第1ビア440の側面と同一面第1側面401とするを形成している。この製造方法については、詳細を後述する。また、第1配線420および第1ビア440のうち各々の側面の少なくとも一部は、各々の金属の結晶粒402を分断している。ここでいう各々の金属とは、第1配線420および第1ビア440のうち各々に含まれるまたは構成する金属のことをいう。好ましくは、第1配線420および第1ビア440の側面の全周が、当該金属の結晶粒402を分断している。ここでいう金属の結晶粒402を分断しているとは、まず、スパッタなどにより大きな結晶粒402を形成した後に、エッチングなどにより加工することによって、結晶粒402を分断していることをいう。上記した少なくとも一部は、金属の結晶粒402を分断しているとは、エッチング断面が結晶粒界と重なって、分断されていない結晶粒402が側面と接している場合もあることを意味している。言い換えれば、第1配線420および第1ビア440の側面には、少なくとも一つ以上の金属の結晶粒402が分断された面が形成されている。好ましくは、第1配線420および第1ビア440の全ての側面には、少なくとも一つ以上の金属の結晶粒402が分断された面が形成されている。このような構造にすることにより、第1配線420および第1ビア440の幅に関わらず、第1配線420および第1ビア440を、結晶粒402の大きな金属により形成することができる。すなわち、第1配線420および第1ビア440が微細化しても、抵抗の低い第1配線420および第1ビア440を得ることができる。ここで、非特許文献C.Cabral.Jret.al.,ProceedingsofAMC2010MetallizationOpportunitiesandChallengesforFutureBack-Endof-the-LimeTechnologyには、ダマシン法によるCu配線の幅が小さくなるにつれて、バルク抵抗以外の電子の表面散乱およびグレイン散乱の影響によって、微細配線の抵抗が急激に上昇する傾向にあることが記載されている。上記非特許文献の図1には、Cu配線の幅がCu中の電子の平均自由行程よりも小さいとき、配線の抵抗率が高くなることが記載されている。また、Cu中の電子の平均自由行程よりも小さい幅を有するCu配線における抵抗率は、W、MoまたはRuなどのバルクの抵抗率よりも高いとされている。したがって、図3bのような構造を有することにより、結晶粒402が大きく、バルクに近い抵抗率を有する半導体装置10を提供することができる。また、第1配線420および第1ビア440の幅は、たとえば、Cu中の電子の平均自由行程よりも小さい。具体的には、第1配線420および第1ビア440の幅は、たとえば、39nm以下である。このような微細な配線やビアにおいて、第1の実施形態の構造を適用することにより、ダマシン法によるCu配線よりも、低抵抗の微細配線構造を得ることができる。また、第1配線420および第1ビア440に用いられる金属中の電子の平均自由行程は、Cuよりも小さい。これにより、微細配線構造として、Cuよりも抵抗を低くすることができる。言い換えれば、第1配線420および第1ビア440として大きい結晶粒で形成された金属の抵抗は、仮に第1配線420および第1ビア440をめっき法によりCuで埋め込んだ場合の抵抗よりも低い。具体的には、当該金属は、たとえば、W、MoまたはRuのいずれかを含んでいる。これらの材料は、金属中の電子の平均自由行程は、Cuよりも小さい。また、当該金属のバルク抵抗はバルクのCuよりやや高いが、微細幅において、めっき法により形成されたCuより低い。したがって、当該金属は、上記した特性を満たすことにより、微細な配線構造として、Cuよりも配線抵抗を低くすることができる。さらに、後述するように、第1配線420および第1ビア440は、たとえば、スパッタにより形成される。言い換えれば、第1配線420および第1ビア440は、CVDChemicalVaporDepositionにより、フッ素を含有する原料を用いて形成されることがない。このため、第1配線420および第1ビア440中のフッ素の含有量は、1×1019atoms/cc未満とすることができる。これにより、第1配線420および第1ビア440を、結晶粒の大きな金属により形成することができる。また、第1配線420および第1ビア440において、不純物の含有量を少なくすることが出来るため、より低抵抗にすることができる。また、第1配線420および第1ビア440の側面には、バリアメタル層が形成されていない。ここで、第1配線420および第1ビア440がCuにより形成されている場合は、第1絶縁層330にCuが拡散するマイグレーションが起こる可能性がある。一方、第1の実施形態の構造では、第1配線420および第1ビア440の材料として、Cu以外の材料を用いることができる。これにより、側面に、抵抗の高いバリアメタル層を設ける必要が無い。さらに、ビアホールにW等の材料をCVDで埋め込む場合、当該材料に含まれるフッ素によって第1絶縁層330がダメージを受ける可能性がある。一方、第1の実施形態の構造では、予め、第1配線420および第1ビア440をスパッタにより形成する。これにより、上記と同様に、第1配線420および第1ビア440の側面に、バリアメタル層を形成する必要がない。したがって、第1配線420および第1ビア440の限られた幅のなかで、平面視で抵抗の低い金属の領域を広く形成することができる。次に、図4~図8を用い、第1の実施形態に係る半導体装置10の製造法について説明する。図4~図8は、第1の実施形態に係る半導体装置10の製造方法を説明するための断面図である。なお、図4~図8は、図1におけるA部に相当する部分のみを示している。図1に示した第1の実施形態に係る半導体装置10の製造方法は、以下の工程を備えている。まず、半導体基板100上に、第1配線420に沿ったパターンを有する金属パターンを形成する金属パターン形成工程。次いで、金属パターンを部分的にエッチングすることにより、第1配線420および第1ビア440を形成する第1ビアパターン形成工程。次いで、半導体基板100上に、少なくとも第1配線420の上面および第1ビア440の側面と接する第1絶縁層330を形成する。以下、詳細を説明する。まず、図2に示したように、半導体基板100に、開口を有する素子分離領域120を形成する。次いで、素子分離領域120が形成されていない部分に、イオン注入により不純物を導入して、ソース領域210およびドレイン領域220を形成する。次いで、ゲート絶縁層230およびゲート電極240を順に積層する。次いで、ゲート絶縁層230およびゲート電極240を、ソース領域210およびドレイン領域220に挟まれたチャネル領域上にパターニングする。次いで、ゲート絶縁層230およびゲート電極240の側壁に、側壁絶縁膜250を形成する。次いで、ソース領域210およびドレイン領域220上に、スパッタによりCoなどの金属を形成する。次いで、高温でアニールすることにより、ソース領域210およびドレイン領域220上に、シリサイド層260を形成する。次いで、ソース領域210、ドレイン領域220、ゲート電極240および側壁絶縁膜250上に、ライナー絶縁層310を形成する。次いで、ライナー絶縁層310上に、CVDにより、下層絶縁層320を形成する。次いで、下層絶縁層320およびライナー絶縁層310のうち、ゲート電極240、ソース領域210およびドレイン領域220上をエッチングして、コンタクトホール不図示を形成する。次いで、当該コンタクトホールおよび下層絶縁層320上に、バリアメタル層不図示を形成する。次いで、CVDにより、Wをコンタクトホール内に埋め込む。次いで、CMPChemicalMechanicalPolishingにより、下層絶縁層320の上面を平坦化する。これにより、下層絶縁層320に、コンタクトプラグ410を形成する。以上の工程により、半導体素子20を形成する。図4aのように、平坦化された下層絶縁層320上に、金属層400をスパッタにより形成する。これにより、結晶粒の大きい金属層400を形成することができる。また、金属層400を低コストに形成することができる。ここでは、たとえば、スパッタにより、Wタングステンからなる金属層400を成膜する。次いで、図4bのように、金属層400上に、第1フォトレジスト層710、反射防止層810および第2フォトレジスト層720を順に成膜する。反射防止層810を挿入することにより、パターニングの解像度を上げることができる。具体的には、反射防止層810は、たとえば、アモルファスSi、SiリッチのSiONもしくはSiOC、Si含有の塗布系反射防止層、または有機系の塗布系反射防止層などである。次いで、露光および現像により、第2フォトレジスト層720を、平面視で第1配線420の形状にパターニングする。このようにして、多層マスクを形成する。次いで、図5aのように、RIEReactiveIonEtchingにより、第2フォトレジスト層720をマスクとして、反射防止層810および第1フォトレジスト層710とともに、金属層400をパターニングする。これにより、第1配線420に沿ったパターンを有する金属パターンを形成する以上、金属パターン形成工程。次いで、図5bのように、プラズマアッシングなどにより、第1フォトレジスト層710、反射防止層810および第2フォトレジスト層720を除去する。次いで、図6aのように、平面視で第1配線420の形状を有する金属層400金属パターン上に、第1フォトレジスト層710、反射防止層810および第2フォトレジスト層720を形成する。次いで、露光および現像により、第2フォトレジスト層720を、平面視で第1ビア440の形状にパターニングする。次いで、図6bのように、RIEにより、第2フォトレジスト層720をマスクとして、反射防止層810および第1フォトレジスト層710とともに、金属パターンを部分的にエッチングする。これにより、第1配線420と、一端が第1配線420と接する第1ビア440を形成する以上、第1ビアパターン形成工程。次いで、図7aのように、プラズマアッシングなどにより、第1フォトレジスト層710、反射防止層810および第2フォトレジスト層720を除去する。このように、金属層400を半導体基板100上の全面に形成した後で、第1配線420および第1ビア440の形状にパターニングする。これにより、金属層400の結晶粒の大きい状態を維持したまま、形状を微細化することができる。次いで、図7bのように、パターニングされた第1配線420および第1ビア440を覆うように、第1絶縁層330を形成する第1絶縁層形成工程。ここでは、たとえば、第1絶縁層330を塗布法により形成する。具体的には、たとえば、第1絶縁層330として、ポーラスシリカk=2.3を塗布し、そして焼成して形成する。このように、第1絶縁層330を塗布法で形成することにより、様々な第1配線420等の形状に応じて、被覆することができる。また、上記方法では、第1絶縁層330にビアホール等を形成するエッチング工程を含まない。これにより、塗布法で用いる第1絶縁層330の劣化を抑制することができる。また、エッチング耐性に関わらず、様々な塗布材料を選択することができる。なお、第1絶縁層330をCVDにより形成してもよい。また、第1絶縁層330を、少なくとも第1配線420の上面および第1ビア440の側面と接するように形成する。ここでいう少なくとも第1配線420の上面と接するようにとは、隣接する二つの第1配線420の間にエアギャップ空孔が形成されていてもよいことを意味する。この実施形態は、第6の実施形態で説明する。次いで、図8aのように、CMPにより、第1絶縁層330の上面を平坦化する。これにより、第1ビア440の上面を第1絶縁層330から露出させる。また、CMPを途中まで実施し、ドライエッチングでエッチバックする方法でもよい。以上のように、金属パターン形成工程、第1ビアパターン形成工程および第1絶縁層形成工程を順次行う。これにより、第1配線420、第1ビア440および第1絶縁層330を含む、一つの第1配線層30を形成する。次いで、図8bのように、平坦化した第1絶縁層330上に、同様にして、第1配線層30を形成する。このようにして、少なくとも二つ以上の第1配線層30を積層する。このとき、下側に位置する第1配線層30の第1ビア440を、上側に位置する第1配線層30の第1配線420に接続するように形成する。これにより、多層配線構造を形成していくことができる。なお、図1に示したように、下側に位置する第1配線層30上に、第1絶縁層330よりも高密度の絶縁材料からなるエッチングストッパ層340第2エッチングストッパ層を介して、上層の第1配線層30を形成してもよい。これにより、上層に位置する第1配線層30を形成するための金属パターン形成工程または第1ビアパターン形成工程において、下層に位置する第1絶縁層330がエッチングにより劣化することを抑制することができる。次いで、図示されていない領域において、多層配線構造の最上層に、複数のローカル配線層を接続するグローバル配線層を形成する。また、最上層のグローバル配線層上に、バンプ電極不図示を形成してもよい。以上のようにして、第1の実施形態に係る半導体装置10を形成する。次に、図9を用い、第1の実施形態の効果について、比較例と対比しながら説明する。図9は、第1の実施形態の効果を説明するための図である。図9aおよび図9bは、それぞれ、図3aのB-B線断面に相当する部分を示している。なお、第1絶縁層330は省略しておらず、また第1ビア440の上面が示されている。図9aは、比較例として、たとえば、以下のようにして、シングルダマシン法により、第1ビア440を形成した場合を示している。まず、第1配線420のみが形成された第1配線層30上に、第1絶縁層330を形成する。次いで、RIEにより、第1絶縁層330に、第1ビア440を形成するためのビアホール不図示を形成する。次いで、ビアホール内および第1絶縁層330上に、スパッタにより、TiNなどのバリアメタル層442を成膜する。次いで、たとえば、CVDにより、WF6を原料として、Wを成膜する。これにより、ビアホール内にWを埋め込む。次いで、CMPにより、第1絶縁層330上を平坦化する。これにより、第1ビア440の上面を第1絶縁層330から露出させる。以上により、比較例の第1ビア440を形成する。この比較例では、第1ビア440は、CVDにより、ビアホールに金属を埋め込むことにより形成されている。CVDでは、初期段階として、ビアホールの側壁側から、小さな結晶粒402が形成されていく。次いで、ビアホールの中央に成膜されていくにつれて、徐々に結晶粒が大きく形成されていく。このため、比較例における第1ビア440の結晶粒402の大きさは、ビアホールの幅に依存している。第1ビア440の幅が小さい場合、ビアホール内には、非常に小さい結晶粒が形成される。したがって、この場合では、第1ビア440の抵抗は高くなる可能性がある。また、比較例では、第1ビア440は、ビアホール内に、バリアメタル層を介して、金属を埋め込むことにより形成されている。また、TiNなどのバリアメタル層の材料は、Wよりも高抵抗である。第1ビア440の幅が小さい場合、バリアメタル層がビアホール内に占める割合が大きくなり、一方で、Wがビアホール内に占める割合が小さくなる。このような理由でも、第1ビア440の抵抗は高くなる可能性がある。なお、バリアメタル層を形成することなく、CVDによりビアホールにWを埋め込む場合、W原料であるWF6のフッ素により、第1絶縁層330の側壁にダメージを与えてしまう可能性がある。また、比較例では、第1絶縁層330に、第1ビア440を形成するためのビアホールを形成している。このビアホールを形成するエッチング工程において、第1絶縁層330のビアホール周辺図9aのC部にダメージを与えてしまう可能性がある。このため、第1絶縁層330のビアホール周辺図9aのC部には、第1絶縁層330の材質が変化した変質層が形成される。変質層は、たとえば、第1絶縁層330よりも、化学的に組成が変化している。また、変質層は、たとえば、物理的に凹凸が形成されている。したがって、このような変質層が形成された領域は、誘電率が上昇している。また、当該変質層が形成された領域は、金属との密着性が悪い。なお、上記比較例における問題点は、Wだけでなく、めっき法でCuにより第1ビア440を形成した場合についても、顕著に起こる可能性がある。一方、図9bは、第1の実施形態の場合を示している。第1の実施形態によれば、金属層400を半導体基板100上の全面に形成した後で、第1配線420および第1ビア440の形状にパターニングする。これにより、金属層400の結晶粒の大きい状態を維持したまま、第1配線420および第1ビア440の形状を微細化することができる。また、このような方法を適用することにより、第1配線420の少なくとも一つの側面は、第1ビア440の側面と同一面を形成している。また、第1の実施形態では、第1絶縁層330に、第1ビア440を形成するためのビアホールを形成する工程を含まない。これにより、第1絶縁層330のうち、第1配線420および第1ビア440の側面に接する部分は、第1絶縁層330の材質が変化した変質層が形成されていない。したがって、第1絶縁層330の全体に渡って、比誘電率を低くすることができる。また、変質層が形成されていないため、第1絶縁層330と、第1配線420および第1ビア440との密着性を良くすることができる。また、図9bのように、第1ビア440の側面の少なくとも一部は、金属の結晶粒402を分断している。なお、図示されていない領域で、第1配線420の側面の少なくとも一部も、金属の結晶粒402を分断している。言い換えれば、第1配線420および第1ビア440の側面には、少なくとも一つ以上の金属の結晶粒402が分断された面が形成されている。また、第1配線420および第1ビア440は、たとえば、スパッタにより形成される。言い換えれば、第1配線420および第1ビア440は、フッ素を含有する原料を用いて形成されることがない。このため、第1配線420および第1ビア440中のフッ素の含有量は、1×1019atoms/cc未満である。これにより、第1配線420および第1ビア440を、結晶粒402の大きな金属により形成することができる。また、第1配線420および第1ビア440において、不純物の含有量を少なくすることが出来るため、より低抵抗にすることができる。このような構造にすることにより、第1配線420および第1ビア440の幅に関わらず、第1配線420および第1ビア440を、結晶粒402の大きな金属により形成することができる。すなわち、第1配線420および第1ビア440が微細化しても、抵抗の低い第1配線420および第1ビア440を得ることができる。以上のように、第1の実施形態によれば、低抵抗の微細配線構造を有する半導体装置10を提供することができる。第2の実施形態図10~図19は、第2の実施形態に係る半導体装置10の製造方法を説明するための断面図である。第2の実施形態は、以下の点を除いて、第1の実施形態と同様である。第1ビア440の一部は、平面視で、第1配線420のうち、第1ビア440と重ならない部分から外側にはみ出している。第1配線420のうち、平面視で第1ビア440と重なっている部分の側面は、第1ビア440の側面と同一面を形成している。以下、詳細を説明する。図10~19は、第2の実施形態に係る半導体装置10の一部を示している。図10a~図19aは、第1配線層30の上面から見た平面図である。また、図10b~図19bは、それぞれ図10a~図19aのD-D線断面図である。まず、第2の実施形態に係る半導体装置10の構成から説明する。ここで、図19aのように、第1ビア440は、平面視で円または楕円である。また、第1ビア440の一部図中、第1ビア440の右側側面は、平面視で、第1配線420のうち、第1ビア440と重ならない部分から外側にはみ出している。図19bのように、上記した第1ビア440のはみ出した部分は、第1配線420の底部まで一体となって形成されている。すなわち、第1配線420のうち、平面視で第1ビア440と重なっている部分の側面は、第1ビア440の側面と同一面を形成している。また、第1ビア440の底面の全面は、第1配線420の上面と接している。言い換えれば、上記した第1ビア440のはみ出した部分の底面は、第1絶縁層330と接していない。次に、第2の実施形態に係る半導体装置10の製造方法について説明する。第2の実施形態は、予め、第1配線420および第1ビア440のそれぞれの形状に合わせて、多層のハードマスク層を形成する点を除いて、第1の実施形態と同様である。なお、後述する第3の実施形態とは、第1ビアマスクを先に形成する点を除いて、同様である。まず、第1の実施形態と同様にして、半導体基板100に半導体素子20を形成する。次いで、下層絶縁層320に、コンタクトプラグ410を形成する。次いで、図10aおよび図10bのように、下層絶縁層320上の全面に、金属層400を形成する。金属層400を、たとえば、スパッタにより形成する。次いで、図11aおよび図11bのように、金属層400上に、ハードマスク層として、第1マスク層520および第2マスク層540を順次積層する。このとき、第2マスク層540を、第1マスク層520と異なる材料により形成する。また、第1マスク層520と第2マスク層540とのエッチング選択比が高くなるように、それぞれの材料を選択する。なお、第1マスク層520および第2マスク層540は、金属層400ともエッチング選択比が高い。第1マスク層520および第2マスク層540の材料としては、たとえば、以下のような材料が挙げられる。Siを含む材料としては、たとえば、SiO2、SiN、SiC、SiCNまたはアモルファスSiが用いられる。また、金属系の材料としては、TiN、Ti、TaN、Ta、Ru、RuN、W、WN、WSiまたはCoなどが用いられる。第1マスク層520および第2マスク層540の材料として、上記した材料のうち、それぞれ異なる二つの材料を用いる。ここでは、たとえば、下層の第1マスク層520として、プラズマCVDにより、SiO2を形成し、その後、上層の第2マスク層540として、プラズマCVDにより、SiNを形成する。次いで、第2マスク層540上に、反射防止層820を形成する。反射防止層820は、第1の実施形態と同様の材料を用いることができる。反射防止層820を挿入することにより、パターニングの解像度を上げることができる。なお、第2マスク層540が反射率の低い材料で形成されている場合は、反射防止層820を形成しなくてもよい。次いで、反射防止層820上に、フォトレジスト層730を形成する。次いで、露光および現像により、フォトレジスト層730を、平面視で第1ビア440の形状にパターニングする。次いで、図12aおよび図12bのように、フォトレジスト層730をマスクとして、RIEにより、反射防止層820および第2マスク層540をエッチングする。このときのエッチング条件は、第1マスク層520よりも第2マスク層の方がエッチングされやすい条件とする。これにより、第2マスク層540のみがエッチングされる。一方、第1マスク層520はエッチングされずに残存する。このようにして、第2マスク層540に、平面視で第1ビア440の形状を有する第1ビアマスクを形成する第1ビアマスク形成工程。次いで、反射防止層820およびフォトレジスト層730をプラズマアッシングにより除去する。次いで、図13aおよび図13bのように、第1マスク層520および第2マスク層540上に、反射防止層820を形成する。さらに、反射防止層820上に、フォトレジスト層730を形成する。次いで、露光および現像により、フォトレジスト層730を、平面視で第1配線420の形状にパターニングする。このとき、図13aは、フォトレジスト層730のパターニングの際に、アライメントがずれた場合を示している。図13aのように、平面視で第1ビア440の形状にパターニングされた第2マスク層540は、平面視で第1配線420の形状にパターニングされたフォトレジスト層730よりも外側にはみ出している。次いで、図14aおよび図14bのように、フォトレジスト層730をマスクとして、RIEにより、反射防止層820および第1マスク層520をエッチングする。このときのエッチング条件は、第2マスク層540よりも第1マスク層520の方がエッチングされやすい条件とする。これにより、第1マスク層520のうち、平面視でフォトレジスト層730または第2マスク層540と重なっていない部分はエッチングされる。一方、第2マスク層540と、第1マスク層520のうち、平面視でフォトレジスト層730または第2マスク層540と重なっている部分とは、エッチングされずに残存する。このようにして、第1マスク層520に、平面視で第1配線420の形状を有する第1配線マスクを形成する第1配線マスク形成工程。ここでいう平面視で第1配線420の形状を有するとは、少なくとも平面視で第1配線420の形状を含むことをいい、平面視で第1配線420から第1ビア440がはみ出した部分の形状を含んでいてもよい。次いで、反射防止層820およびフォトレジスト層730をプラズマアッシングにより除去する。このようにして、第2マスク層540に第1ビアマスクと、第1マスク層520に第2配線マスクとを形成する。このとき、第2マスク層540に形成された第1ビアマスクの一部は、平面視で第2配線マスクのうち、第1ビアマスクと重ならない部分からはみ出して形成されていてもよい。また、このとき、第1マスク層520に形成された第1配線マスクのうち、第1ビアマスクと重なっている部分の側面は、第1ビアマスクの側面と同一面を形成している。次いで、図15aおよび図15bのように、第1配線マスク第1マスク層520および第1ビアマスク第2マスク層540をマスクとして、RIEにより、金属層400を平面視で第1配線420の形状にエッチングする。このときのエッチング条件は、第1マスク層520および第2マスク層540よりも、金属層400の方がエッチングされやすい条件とする。これにより、第1マスク層520および第2マスク層540は残存し、金属層400のみがエッチングされる。これにより、平面視で第1配線420の形状を有する金属パターンを形成する金属パターン形成工程。次いで、図16aおよび図16bのように、第1ビアマスク第2マスク層540をマスクとして、RIEにより、第1マスク層520をエッチングする。このときのエッチング条件は、金属層400および第2マスク層540よりも、第1マスク層520の方がエッチングされやすい条件とする。これにより、金属層400および第2マスク層540は残存し、第1マスク層520のみが平面視で第1ビアマスクと同一形状にエッチングされる。次いで、図17aおよび図17bのように、第1ビアマスク第2マスク層540、および平面視で第1ビアマスクと同一形状にパターニングされた第1マスク層520をマスクとして、金属パターンを部分的にエッチングする。これにより、第1配線420および第1ビア440を形成する以上、第1ビアパターン形成工程。次いで、図18aおよび図18bのように、第1マスク層520および第2マスク層540を残した状態で、パターニングされた第1配線420および第1ビア440を覆うように、第1絶縁層330を形成する第1絶縁層形成工程。ここでは、たとえば、第1絶縁層330として、塗布法により、ポーラスMSQ膜を形成する。次いで、図19aおよび図19bのように、第1絶縁層形成工程の後に、CMPにより、第1絶縁層330の上面を平坦化する平坦化工程。このとき、第1配線マスク第1マスク層520および第1ビアマスク第2マスク層540を除去するとともに、第1絶縁層330の上面を平坦化する。これにより、第1ビア440の上面を第1絶縁層330から露出させる。このように、平坦化工程と同時に第1配線マスクおよび第1ビアマスクを除去することにより、マスクを除去する工程を省略することができる。また、マスクを除去する工程の選択エッチングにおいて、金属層400にエッチング不良が形成されることを回避することができる。さらに、マスクを除去する工程がウェットエッチングの場合に、金属層400が剥離してしまうことを回避することができる。以降の工程は、第1の実施形態と同様である。次に、第2の実施形態の効果について説明する。ここで、比較例として、ダマシン法により、第1配線420上に、第1ビア440を形成したとき、平面視で第1ビア440の位置が第1配線420から外側にずれた場合を考える。この場合、第1ビア440の底面が第1配線420の上面と接する面積が小さくなる。このため、その後のCMP工程などにより、第1ビア440が第1配線420から分断されてしまう可能性がある。また、接触面積が小さいため、第1配線420と第1ビア440との接触抵抗が高くなる可能性がある。一方、第2の実施形態によれば、ハードマスク層として、上層の第1ビアマスクを形成した後に、下層の第1配線マスクを形成する。その後、これらのマスクを用いて、第1配線420および第1ビア440を形成する。このようにして形成された半導体装置10は、以下の構成を備えている。第1ビア440の一部は、平面視で、第1配線420のうち、第1ビア440と重ならない部分から外側にはみ出している。また、第1配線420のうち、第1ビア440と重なっている部分の側面は、第1ビア440の側面と同一面を形成している。すなわち、第1ビア440の底面の全面は、第1配線420の上面と接している。これにより、CMP工程などにおいて、第1ビア440が第1配線420から分断されることを抑制することができる。すなわち、安定的に第1配線420と第1ビア440とを接続することができる。また、比較例よりも、第1配線420と第1ビア440との接触抵抗を低くすることができる。第3の実施形態図20~図29は、第3の実施形態に係る半導体装置10の製造方法を説明するための断面図である。第3の実施形態は、以下の点を除いて、第1の実施形態または第2の実施形態と同様である。図29のように、第1ビア440の側面の一部は、平面視で、第1配線420のうち、第1ビア440と重ならない部分の直線に沿って切られている。また、第1配線420のうち、平面視で第1ビア440と重なっている部分の側面は、直線に沿って切られた第1ビア440の側面と同一面を形成している。以下、詳細を説明する。図20~29は、第3の実施形態に係る半導体装置10の一部を示している。図20a~図29aは、第1配線層30の上面から見た平面図である。また、図20b~図28bは、それぞれ図20a~図29aのD-D線断面図である。まず、第3の実施形態に係る半導体装置10の構成から説明する。ここで、図29aのように、第1ビア440は、たとえば、平面視で円または楕円の一部である。また、第1ビア440の側面の一部は、平面視で、第1配線420のうち、第1ビア440と重ならない部分の直線図中点線に沿って切られている。図29bのように、第1配線420のうち、平面視で第1ビア440と重なっている部分の側面は、直線に沿って切られた第1ビア440の側面と同一面を形成している。また、第1の実施形態と同様に、第1ビア440の底面の全面は、第1配線420の上面と接している。次に、第3の実施形態に係る半導体装置10の製造方法について説明する。第3の実施形態は、第1配線マスクを先に形成する点を除いて、第2の実施形態と同様である。まず、図2に示したように、第1の実施形態と同様にして、半導体基板100に半導体素子20を形成する。次いで、下層絶縁層320に、コンタクトプラグ410を形成する。次いで、図20aおよび図20bのように、下層絶縁層320上の全面に、金属層400を形成する。金属層400を、たとえば、スパッタにより形成する。次いで、図21aおよび図21bのように、金属層400上に、ハードマスク層として、第1マスク層520および第2マスク層540を順次積層する。第2の実施形態と同様に、第2マスク層540を、第1マスク層520と異なる材料により形成する。ここでは、たとえば、下層の第1マスク層520として、プラズマCVDにより、SiO2を形成し、その後、上層の第2マスク層540として、プラズマCVDにより、アモルファスSiを形成する。次いで、第2マスク層540上に、たとえば、塗布法により、反射防止層820を形成する。次いで、反射防止層820上に、フォトレジスト層730を形成する。次いで、露光および現像により、フォトレジスト層730を、平面視で第1配線420の形状にパターニングする。次いで、図22aおよび図22bのように、フォトレジスト層730をマスクとして、RIEにより、反射防止層820、第2マスク層540および第1マスク層520の順でエッチングする。このとき、エッチング条件に制限はなく、第1マスク層520が所望の形状にエッチングされれば、いかなるエッチング条件であってもよい。たとえば、それぞれの層を異なるエッチング条件でエッチングしてもよい。一方で、これら3層を一度にエッチングしてもよい。このようにして、第1マスク層520および第2マスク層540をパターニングして、平面視で第1配線420の形状を有する第1配線マスクを形成する。次いで、図23aおよび図23bのように、反射防止層820およびフォトレジスト層730をプラズマアッシングにより除去する。次いで、図24aおよび図24bのように、第1マスク層520および第2マスク層540上に、反射防止層820を形成する。さらに、反射防止層820上に、フォトレジスト層730を形成する。次いで、露光および現像により、フォトレジスト層730を平面視で第1ビア440の形状にパターニングする。このとき、図24aは、フォトレジスト層730のパターニングの際に、アライメントがずれた場合を示している。図24aのように、平面視で第1ビア440の形状にパターニングされたフォトレジスト層730は、平面視で第1配線420の形状にパターニングされた第1マスク層520よりも外側にずれている。次いで、図25aおよび図25bのように、フォトレジスト層730をマスクとして、RIEにより、反射防止層820および第1マスク層520をエッチングする。このときのエッチング条件は、第1マスク層520よりも第2マスク層540の方がエッチングされやすい条件とする。これにより、第2マスク層540のうち、平面視でフォトレジスト層730と重なっていない部分は、エッチングされる。一方、先にパターニングされた第1マスク層520は残存する。次いで、反射防止層820およびフォトレジスト層730をプラズマアッシングにより除去する。このようにして、第2マスク層540に第1ビアマスクと、第1マスク層520に第2配線マスクとを形成する。このとき、第1ビアマスクの側面の一部は、平面視で、第1配線420のうち、第1ビア440と重ならない部分の直線に沿って切られている。また、第1配線マスクのうち、第1ビアマスクと重なっている部分の側面は、直線に沿って切られた第1ビア440の側面と同一面を形成している。次いで、図26aおよび図26bのように、第1配線マスク第1マスク層520および第1ビアマスク第2マスク層540をマスクとして、RIEにより、金属層を平面視で第1配線420の形状にエッチングする。このときのエッチング条件は、第1マスク層520および第2マスク層540よりも、金属層400の方がエッチングされやすい条件とする。これにより、第1マスク層520および第2マスク層540は残存し、金属層400のみがエッチングされる。これにより、平面視で第1配線520の形状を有する金属パターンを形成する金属パターン形成工程。次いで、図27aおよび図27bのように、第1ビアマスク第2マスク層540をマスクとして、RIEにより、第1マスク層520をエッチングする。次いで、図28aおよび図28bのように、第1ビアマスク第2マスク層540、および平面視で第1ビアマスクと同一形状にパターニングされた第1マスク層520をマスクとして、金属パターンを部分的にエッチングする。次いで、プラズマエッチングにより、第1配線マスク第1マスク層520および第1ビアマスク第2マスク層540を除去する。このようにして、第1配線420および第1ビア440を形成する以上、第1ビアパターン形成工程。次いで、図29aおよび図29bのように、パターニングされた第1配線420および第1ビア440を覆うように、第1絶縁層330を形成する第1絶縁層形成工程。第2の実施形態と同様にして、たとえば、第1絶縁層330として、塗布法により、ポーラスMSQ膜を形成する。第1絶縁層形成工程の後に、CMPにより、第1絶縁層330の上面を平坦化する平坦化工程。これにより、第1ビア440の上面を第1絶縁層330から露出させる。第2の実施形態では、第1配線マスクおよび第1ビアマスクを除去するとともに、第1絶縁層330の上面を平坦化したが、この場合のように、予め第1配線マスクおよび第1ビアマスクを除去してから、第1絶縁層形成工程および平坦化工程を行ってもよい。以降の工程は、第1の実施形態と同様である。次に、第3の実施形態の効果について説明する。ここで、比較例として、ダマシン法により、第1配線420上に、第1ビア440を形成したとき、平面視で第1ビア440の位置が第1配線420から外側にずれた場合を、再度考える。隣接する二つの第1配線420の間の距離が狭い場合、上記のようにずれた第1ビア440と、隣接する第1配線420との間で、第1絶縁層330の絶縁破壊が起きる可能性がある。また、経時的な絶縁破壊TDDB:TimeDependentDielectricBreakdownも起こりやすくなる可能性がある。一方、第3の実施形態によれば、ハードマスク層として、下層の第1配線マスクを形成した後に、上層の第1ビアマスクを形成する。このとき、上層の第1ビアマスクは、平面視で下層の第1配線マスクよりも外側にはみ出すことがない。その後、これらのマスクを用いて、第1配線420および第1ビア440を形成する。このようにいて形成された半導体装置10は、以下の構成を備えている。第1ビア440の側面の一部は、平面視で、第1配線420のうち、第1ビア440と重ならない部分の直線に沿って切られている。また、第1配線420のうち、第1ビア440と重なっている部分の側面は、直線に沿って切られた第1ビア440の側面と同一面を形成している。すなわち、第1ビア440は、平面視で隣接する第1配線420側にはみ出している部分がない。これにより、配線間耐圧のよい微細配線構造を得ることができる。また、TDDBも抑制することができる。次に、図30および図31を用い、第3の実施形態の変形例について説明する。図30および図31は、第3の実施形態に係る半導体装置10の変形例を示す図である。それぞれ、第1ビアパターン形成工程まで行った状態を示している。この変形例では、第1ビアマスク形成工程で用いるフォトマスクは、第1配線420を得るための第1パターンと、第1ビア440を得るための第2パターンと、を有している。また、第2パターンのうち、第1配線420の延伸方向と直交する方向の幅は、第1パターンよりも広い。以下詳細を説明する。図30aおよび図30bは、第3の実施形態の第1の変形例として、第1ビアマスクの直径を、第1配線420の幅よりも大きく設計した場合を示している。上述の図24aおよび図24bの工程において、第1ビアマスクを得るための第2パターンのうち、第1配線420の延伸方向と直交する方向の幅が、第1パターンよりも広いフォトマスクを用いる。これにより、第1ビアマスクを形成するためのフォトレジスト層730の直径は、第1配線420の幅よりも大きく形成される。しかし、このとき、第2マスク層540は、第1マスク層520とともに、第1配線420の幅で形成されている。このため、第1ビアマスクが第1配線マスクの幅よりも外側にはみ出て形成されることはない。図30aのように、第1ビア440の側面の一部と、当該一部と対向する側の側面とは、平面視で、第1配線420のうち、第1ビア440と重ならない部分の直線に沿って切られている。また、図30bのように、第1配線のうち、第1ビア440と重なっている部分の二つの互いに対抗する側面は、それぞれ、直線に沿って切られた第1ビア440の側面と同一面を形成している。また、図31aおよび図31bは、第3の実施形態の第2の変形例として、第1ビアマスクを第1配線420と直交する方向にストライプ形状を有する場合を示している。上述の図24aおよび図24bの工程において、第1ビアマスクを得るための第2パターンが、第1配線420の延伸方向と直交する方向に長いストライプ形状を有しているフォトマスクを用いる。これにより、第1ビアマスクを形成するためのフォトレジスト層730は、平面視で第1配線420と重なる部分が確実に形成される。また、第1ビアマスクのうち、第1配線420の延伸方向と直交する方向の幅を、第1配線420と等しく形成することができる。第3の実施形態のうち、第2の変形例の他の特徴は、第1ビア440の平面視での形状が矩形状である点を除いて、第1の変形例と同様である。上記のように、第3の実施形態の二つの変形例によれば、第1ビアマスクを得るためのパターンのうち、第1配線420の延伸方向と直交する方向の幅が、第1配線マスクの幅よりも広いフォトマスクを用いる。これにより、アライメントずれが起こった場合であっても、第1配線420と第1ビア440との接続不良を防止することができる。一方で、第1ビアマスクを大きく設計しても、平面視の第1ビア440の形状は、自己整合的に第1配線420の幅となるように形成される。したがって、第3の実施形態と同様に、配線間耐圧がよい。以上の第2の実施形態および第3の実施形態では、たとえば、図15aおよび図15bのように、第1配線マスク第1マスク層520および第1ビアマスク第2マスク層540をマスクとして、RIEにより、金属層400を下層絶縁層320までエッチングする方法を説明した。一方で、別の方法として以下のような方法も考えられる。まず、金属パターン形成工程のうち、金属パターンを形成する工程において、金属層400を部分的にエッチングして、金属層400の上部に金属パターンを形成するとともに、当該金属層400の底部を残存させる。次いで、第1ビアパターン形成工程において、第1ビア440を形成するとともに、金属層400の底部をエッチングして、第1配線420を形成する。このように、第1ビアパターン形成工程において、はじめて下層絶縁層320が露出される。これにより、金属層400のエッチングによって、下層絶縁層320、または下側に位置する第1絶縁層330が露出される時間を削減することができる。すなわち、下層絶縁層320、または下側に位置する第1絶縁層330が不測にエッチングされたり、劣化されたりすることを抑制することができる。第4の実施形態図32~図40は、第4の実施形態に係る半導体装置10の製造方法を説明するための断面図である。図32~図40は、第4の実施形態に係る半導体装置10の一部を示している。第4の実施形態は、第1配線420または第1ビア440が保護メタル層460またはエッチングストッパ層480第1エッチングストッパ層を含む点を除いて、第1の実施形態と同様である。以下、詳細を説明する。まず、第4の実施形態に係る半導体装置10の構成から説明する。ここで、図40のように、第1配線420の底部には、第1配線420を保護する保護メタル層460が設けられている。第1配線420は、保護メタル層460を介して、下層絶縁層320に形成されたコンタクトプラグ410に接続している。また、第1ビア440の上部には、第1ビア440を保護する保護メタル層460が設けられている。ただし、第1配線420および第1ビア440の側面には、保護メタル層460は形成されていない。このため、第1配線420および第1ビア440において、平面方向の結晶粒は、第1の実施形態と同様に大きい状態である。保護メタル層460は、第1配線420および第1ビア440に用いられる金属よりも、第1絶縁層330との密着性がよい材料が用いられる。これにより、第1配線420と下層側のビア不図示等と安定的に接続することができる。また、保護メタル層460は、第1配線420および第1ビア440に用いられる金属よりも、プロセス耐性がある材料であることが好ましい。具体的には、保護メタル層460の材料は、TiN、TaN、WN、RuN、TiまたはRuなどである。これにより、第1配線層30を平坦化する工程において、保護メタル層460よりも下に位置する第1ビア440等の劣化を抑制することができる。また、図40のように、複数の第1配線層30が積層されている。下側に位置する第1配線層30の第1ビア440は、当該第1ビア440の上部に形成された保護メタル層460、および上側に位置する第1配線層30の第1配線420のうち、下部に形成された保護メタル層460を介して、上側に位置する第1配線420と接続している。次に、第4の実施形態に係る半導体装置10の製造方法について説明する。第4の実施形態は、第1配線420または第1ビア440のうち、いずれかの境界の位置に、保護メタル層460またはエッチングストッパ層480を形成する点を除いて、第1の実施形態と同様である。まず、第1の実施形態と同様にして、半導体基板100に半導体素子20を形成する。次いで、下層絶縁層320に、コンタクトプラグ410を形成する。次いで、図32のように、下層絶縁層320上の全面に、スパッタにより、保護メタル層460を形成する。保護メタル層460として、たとえば、スパッタにより、TiNを成膜する。次いで、保護メタル460上に、スパッタにより、金属層400を形成する。金属層400として、たとえば、スパッタにより、Wを成膜する。次いで、金属層400上に、保護メタル層460を形成する。この保護メタル層460としては、下層側の保護メタル層460と同じ材料を用いることができる。次いで、図33のように、保護メタル460上に、第1フォトレジスト層710を形成する。次いで、プラズマCVDにより、ハードマスク層560を形成する。ハードマスク層560として、たとえば、プラズマCVDにより、低温で形成したSiO2を成膜する。次いで、ハードマスク層560上に、反射防止層820を形成する。次いで、反射防止層820上に、第2フォトレジスト層720を形成する。次いで、露光および現像により、第2フォトレジスト層720を、平面視で第1配線420の形状にパターニングする。次いで、図34のように、第2フォトレジスト層720をマスクとして、RIEにより、反射防止層820、ハードマスク層560および第1フォトレジスト層710とともに、保護メタル層460および金属層400をエッチングする。これにより、第1配線420の形状を有する金属パターンを形成する。次いで、図35のように、平面視で第1配線420の形状を有する金属パターン上に、第1フォトレジスト層710、ハードマスク層560、反射防止層820および第2フォトレジスト層720を形成する。次いで、露光および現像により、第2フォトレジスト層720を、平面視で第1ビア440の形状にパターニングする。次いで、図36のように、第2フォトレジスト層720をマスクとして、RIEにより、反射防止層820、ハードマスク層560および第1フォトレジスト層710とともに、金属パターンを部分的にエッチングする。このとき、上層側の保護メタル層460から金属層400の中間までをエッチングする。これにより、第1配線420および第1ビア440を形成する。次いで、図37のように、プラズマアッシングにより、第1フォトレジスト層710、ハードマスク層560、反射防止層820および第2フォトレジスト層720を除去する。このとき、金属層400の上面は、保護メタル層460によって保護されている。これにより、プラズマアッシングにより、金属層400の上面が酸化されることがない。次いで、図38のように、パターニングされた下層の保護メタル層460、第1配線420、第1ビア440および上層の保護メタル層460を覆うように、第1絶縁層330を形成する。第1絶縁層330として、たとえば、塗布法により、ポーラスMSQを成膜する。次いで、図39のように、CMPにより、第1絶縁層330の上面を平坦化する。これにより、第1ビア440の上面、すなわち保護メタル層460の上面を第1絶縁層330から露出させる。また、CMPを途中まで実施し、ドライエッチングでエッチバックしてもよい。次いで、図40のように、上記した同様の手順により、下側に位置する第1配線層30上に、同様の保護メタル層460を有する第1配線層30を形成する。このとき、下側に位置する第1配線層30の第1ビア440を、上側に位置する第1配線層30の第1配線420に接続するように形成する。また、下側の第1ビア440を、当該第1ビア440の上部に形成された保護メタル層460、および上側の第1配線420のうち、下部に形成された保護メタル層460を介して、上側に位置する第1配線420と接続する。以降の工程は、第1の実施形態と同様である。次に、第4の実施形態の効果について説明する。第4の実施形態によれば、第1配線420または第1ビア440が保護メタル層460またはエッチングストッパ層480を含んでいる。図40で示した半導体装置10では、第1配線420の下部、および第1ビア440の上部に、保護メタル層460が設けられている。これにより、下側または上側に位置する第1配線層30との密着性を向上させることができる。また、第1ビア440の上部に保護メタル層460が形成されていることにより、第1絶縁層330の上面をCMPにより平坦化する工程において、保護メタル層460よりも下に位置する第1ビア440等の劣化を抑制することができる。また、第1ビア440の上部に保護メタル層460が形成されていることにより、第2フォトレジスト層720等をプラズマアッシングする工程において、保護メタル層460よりも下に位置する第1ビア440等が酸化されることを抑制することができる。次に、図41~図43を用い、第4の実施形態の変形例について説明する。図41~図43は、第4の実施形態に係る半導体装置10の変形例を示す図である。それぞれの変形例は、第1配線420または第1ビア440において、保護メタル層460またはエッチングストッパ層480が形成されている位置が異なっている。以下、詳細を説明する。図41aの場合では、第1ビア440の上部のみに、保護メタル層460が形成されている。これにより、上記した第4の実施形態と同様の効果をえることができる。このように、下側に位置する第1ビア440の上部、または上側に位置する第1配線420の下部のいずれか一方に、保護メタル層460を有していることにより、相互の密着性を向上させることができる。図41bの場合では、第1ビア440の下部に、導電材料からなるエッチングストッパ層480第1エッチングストッパ層を備えている。この場合、広義の意味で、第1配線420の上部のうち、少なくとも平面視で第1ビア440と重なる部分に、エッチングストッパ層480が設けられていることと同一である。エッチングストッパ層480は、第1配線420または第1ビア440を形成するための材料とは異なる材料により形成されている。エッチングストッパ層480は、上述した金属層400をエッチングする工程において、当該金属層400よりもエッチング速度が遅い材料により形成されている。具体的には、上述した保護メタル層460と同様の材料を用いることができる。図41bのような形状を得るためには、下記のようにして、形成する。まず、金属層400のうち、第1配線420の上部のうち、少なくとも平面視で第1ビア440と重なる部分に、エッチングストッパ層480を形成する。次いで、第1配線420に沿ったパターンを有する金属パターンを形成する。次いで、第1ビアパターン形成工程において、金属パターンをエッチングストッパ層480までエッチングする。次いで、エッチングストッパ層480をエッチングする。これにより、第1ビア440の下部第1配線420の上部に、エッチングストッパ層480を有する第1ビア440を形成する。以降の工程は、第4の実施形態と同様である。図41bの変形例によれば、第1ビアパターン形成工程において、エッチングストッパ層480の位置により、第1ビア440の底部の位置を決定することができる。エッチング時間により制御する場合と比較して、安定的に第1ビア440を形成することができる。図41cの場合では、第1ビア440の下部に、エッチングストッパ層480が設けられているとともに、第1ビア440の上部に、保護メタル層460が設けられている。この場合も、第4の実施形態および図41bと同様の効果を得ることができる。図41dの場合では、第1配線420の底部に、保護メタル層460が設けられているとともに、第1ビア440の底部に、エッチングストッパ層480が設けられている。この場合も、第4の実施形態および図41bと同様の効果を得ることができる。図42aの場合では、第1配線420の底部に、保護メタル層460が設けられている点を除いて、図41cの構成と同様である。この場合も、第4の実施形態および図41bと同様の効果を得ることができる。図42bの場合では、第1配線420の底部に、保護メタル層460が設けられているとともに、第1配線420の上部のうち、平面視で第1配線420と重なる領域に、エッチングストッパ層480が設けられている。図42bの場合、エッチングストッパ層480が、平面視で第1配線420と重なる領域に形成されている点で、図41bの場合と異なる。この場合も、第4の実施形態および図41bと同様の効果を得ることができる。図42cの場合では、第1配線420の上部のうち、平面視で第1配線420と重なる領域に、エッチングストッパ層480が設けられている。この場合も、第4の実施形態および図41bと同様の効果を得ることができる。図42dの場合では、第1配線420の上部のうち、平面視で第1配線420と重なる領域に、エッチングストッパ層480が設けられているとともに、第1ビア440の上部に、保護メタル層460が設けられている。この場合も、第4の実施形態および図41bと同様の効果を得ることができる。図43の場合では、第1配線420の底部のみに、保護メタル層460が設けられている。この場合も、第4の実施形態と同様の効果を得ることができる。第1配線420を、保護メタル層460を介して、下側に位置するビアコンタクトプラグ410等と安定的に接続することができる。以上、第4の実施形態では、第1配線420および第1ビア440は、同一の金属からなる場合を説明したが、エッチングストッパ層480を設ける場合は、第1配線420と第1ビア440は異なる金属により形成されていてもよい。ただし、少なくとも第1ビア440は、エッチングストッパ層480とエッチング選択性がある材料により形成されていることが好ましい。以上、第4の実施形態では、保護メタル層460またはエッチングストッパ層480は、同一の金属からなる場合を説明したが、保護メタル層460またはエッチングストッパ層480が複数形成されている場合は、それぞれの層が異なる金属により形成されていてもよい。第5の実施形態図44は、第5の実施形態に係る半導体装置10の構成を示す断面図である。第5の実施形態は、以下の点を除いて、第1の実施形態と同様である。半導体基板100上には、コンタクトプラグ410が接している。下層ビア形成層32は、コンタクトプラグ410上で、かつ、第1配線420が設けられた第1絶縁層330よりも下に位置している。また、この下層ビア形成層32は、コンタクトプラグ410上に接続する下層ビア430と、下層ビア430の側面と接する第1絶縁層330と、を備えている。また、下層ビア430の側面の少なくとも一部は、金属の結晶粒を分断している。以下、詳細を説明する。図44のように、半導体基板100には、半導体素子20が設けられている。半導体基板100上には、下層絶縁層320が設けられている。下層絶縁層320およびライナー絶縁層310に設けられた開口には、コンタクトプラグ410が設けられている。このコンタクトプラグ410は、当該開口において、ソース領域210またはドレイン領域220等に接続している。コンタクトプラグ410は、当該コンタクトプラグ410の底部および側面に設けられたバリアメタル層461と、Wなどの金属411と、を備えている。なお、バリアメタル層461は、保護メタル層460またはエッチングストッパ層480と同様の材料により形成されている。また、Wなどの金属411は、CVDにより形成されている。半導体基板100上には、下層ビア形成層32が設けられている。下層ビア形成層32は、下層ビア430および第1絶縁層330を備えている。この下層ビア形成層32は、第1配線420を含まない点を除いて、第1配線層30と同様にして形成されている。また、下層ビア430は、コンタクトプラグ410上で、当該コンタクトプラグ410に接続している。また、下層ビア形成層32の第1絶縁層330は、下層ビア430の側面と接している。なお、下層ビア形成層32の第1絶縁層330は、第1配線層30の第1絶縁層330と異なる材料により形成されていてもよい。下層ビア430の側面の少なくとも一部は、金属の結晶粒を分断している。好ましくは、下層ビア430の側面の全周は、金属の結晶粒を分断している。言い換えれば、下層ビア430の側面には、少なくとも一つ以上の金属の結晶粒が分断された面が形成されている。好ましくは、下層ビア430の側面の全ての側面には、少なくとも一つ以上の金属の結晶粒が分断された面が形成されている。このような構造にすることにより、下層ビア430が微細化した場合でも、下層ビア430の抵抗を低くすることができる。ここで、コンタクトプラグ410の幅が小さい場合、抵抗の高いバリアメタル層461の占める割合が高くなる。このため、コンタクトプラグ410の幅が小さいほど、コンタクトプラグ410の抵抗は高くなる。上記のように、コンタクトプラグ410上に、抵抗の低い下層ビア430を設けることにより、コンタクトプラグ410および下層ビア430の全体として、抵抗を下げることができる。また、低抵抗化のため、コンタクトプラグ410は極力短く、下層ビア430はコンタクトプラグ410より長いことが好ましい。コンタクトプラグ410は、半導体素子20に接続するために必要な最低限の長さ以上で、出来る限り短いことが好ましい。ここでいう半導体素子20に接続するために必要な最低限の長さとは、ゲート電極240上に設けられたコンタクトプラグ410が上層の下層ビア430と接続するために必要な最低限の長さをいう。また、下層絶縁層320の厚さは、上記したコンタクトプラグ410が半導体素子20に接続するために必要な最低限の長さを有する範囲で薄いことが好ましい。また、下層ビア430は、平面視でコンタクトプラグ410と重なる部分が形成されている。下層ビア430の断面は、平面視でコンタクトプラグ410の断面よりも広くてもよい。下層ビア430の断面は、平面視でコンタクトプラグ410の断面よりも、露光および現像の際におけるアライメントマージン以上であることがこのましい。これにより、確実に下層ビア430をコンタクトプラグ410に接続することができる。下層ビア形成層32は、第1配線420が設けられた第1絶縁層330よりも下に位置している。すなわち、下層ビア形成層32上には、第1の実施形態と同様にして、第1配線層30が形成されている。第1配線層30には、第1配線420および第1ビア440が設けられている。第1配線420の底面は、下層ビア430の上面と接している。第1配線420の上面は、第1ビア440の底面に接している。第1絶縁層330は、少なくとも第1配線420の上面および第1ビア440の側面に接している。また、第1配線420および第1ビア440の側面の少なくとも一部は、金属の結晶粒を分断している。また、下層ビア430の上および/または下には、保護メタル層不図示が形成されてもよい。当該保護メタル層の材料は、たとえば、TiN、TaN、WN、RuN、TiまたはRuなどである。この保護メタル層を有することにより、下層ビア430およびコンタクトプラグ410間または下層ビア430および第1配線420間の密着性向上や接触抵抗の安定化を実現することが可能である。次に、第5の実施形態に係る半導体装置10の製造方法について説明する。まず、第1の実施形態と同様にして、半導体基板100に半導体素子20を形成する。次いで、ライナー絶縁層310上に、CVDにより、下層絶縁層320を形成する。次いで、下層絶縁層320およびライナー絶縁層310のうち、ゲート電極240、ソース領域210およびドレイン領域220上等をエッチングして、コンタクトホール不図示を形成する。次いで、当該コンタクトホールおよび下層絶縁層320上に、バリアメタル層461を形成する。次いで、CVDにより、Wなどの金属411をコンタクトホール内に埋め込む。次いで、CMPにより、下層絶縁層320の上面を平坦化する。これにより、下層絶縁層320に、コンタクトプラグ410を形成する。次いで、平坦化された下層絶縁層320上に、金属層400をスパッタにより形成する。これにより、結晶粒の大きい金属層400を形成することができる。次いで、金属層400上に、フォトレジスト層不図示等の多層マスクを形成する。次いで、露光および現像により、多層マスクを平面視で下層ビア430の形状にパターニングする。次いで、当該多層マスクをマスクとして、金属層400をパターニングする。このようにして、下層ビア430を形成する。これにより、金属層400の結晶粒の大きい状態を維持したまま、下層ビア430の形状を微細化することができる。次いで、プラズマアッシングにより、多層マスクを除去する。次いで、下層ビア430を覆うように、第1絶縁層330を形成する。次いで、CMPにより、第1絶縁層330の上面を平坦化する。これにより、下層ビア430の上面を第1絶縁層330から露出させる。次いで、第1の実施形態と同様にして、第1配線層30を形成する。以上のようにして、第5の実施形態の半導体装置10を得る。第5の実施形態によれば、コンタクトプラグ410上に、下層ビア430が接している。また、下層ビア430の側面の少なくとも一部は、金属の結晶粒を分断している。言い換えれば、下層ビア430の側面には、少なくとも一つ以上の金属の結晶粒が分断された面が形成されている。ここで、コンタクトプラグ410の幅が小さい場合、抵抗の高いバリアメタル層461の占める割合が高くなる。このため、コンタクトプラグ410の幅が小さいほど、コンタクトプラグ410の抵抗は高くなる。また、このとき、コンタクトプラグ410の金属411をCVDにより形成した場合、金属411の結晶粒は小さくなる。したがって、上記のように、高抵抗のコンタクトプラグ410上に、低抵抗の下層ビア430を形成することにより、コンタクトプラグ410および下層ビア430の全体として、抵抗を下げることができる。以上、第5の実施形態では、下層ビア形成層32上に第1配線層30が設けられている場合を説明したが、下層ビア形成層32上にダマシン法により配線層が形成されていてもよい。第6の実施形態図45は、第6の実施形態に係る半導体装置10の構成を示す断面図である。第6の実施形態は、以下の点を除いて、第1の実施形態と同様である。第1配線420は、同一の層に複数設けられている。第1絶縁層330は、複数の第1配線420の間にエアギャップ900を有している。以下、詳細を説明する。図44のように、第1の実施形態と同様に、半導体基板100には、半導体素子20が設けられている。また、半導体基板100上には、下層絶縁層320が設けられている。下層絶縁層320上には、複数の第1配線層30が設けられている。各々の第1配線層30の同一層内に、複数の第1配線420が設けられている。また、同一層内に、複数の第1ビア440が設けられていてもよい。第1絶縁層330は、複数の第1配線420の間にエアギャップ900を有している。ここでいうエアギャップ900とは、第1絶縁層330に形成された空隙のことをいう。このエアギャップ900は、第1絶縁層330がポーラスの場合、第1絶縁層330に形成される微細な空孔よりも大きい。これにより、第1絶縁層330の誘電率をさらに下げることができる。また、当該エアギャップ900は、第1配線420の間隔が狭い場所に形成されている。第1の実施形態では、第1絶縁層330の比誘電率がたとえば、3.2以下である場合を述べたが、第6の実施形態では、エアギャップ900を有する第1絶縁層330の比誘電率は上記範囲を超えていてもよい。具体的には、第1絶縁層330は、比誘電率が2.7以上のSiCOH膜、または比誘電率が3.7以上のSiOF膜であってもよい。これにより、エアギャップ900によって比誘電率を下げるとともに、第1絶縁層330の物理的強度を向上させることができる。すなわち、実装耐性を向上させることができる。次に、第6の実施形態の半導体装置10の製造方法について説明する。製造方法のうち、第1配線層30を形成する工程のみを説明する。たとえば、下層絶縁層330上に、金属層400をスパッタにより形成する。第1の実施形態と同様にして、金属層400をパターニングして、第1配線420および第1ビア440を形成する。次いで、第1絶縁層形成工程において、第1配線420および第1ビア440を覆うように、第1絶縁層330を形成する。ここでは、たとえば、CVDにより、第1絶縁層330を形成する。具体的には、たとえば、CVDにより、ポーラスSiCOH膜を形成する。このとき、第1配線420の間隔が狭い部分において、第1絶縁層330が十分に埋め込まれず、エアギャップ900を形成することができる。同様の工程を複数の第1配線層30に適用することにより、それぞれの第1配線層30においても、エアギャップ900を形成することができる。第6の実施形態によれば、第1絶縁層330は、複数の第1配線420の間にエアギャップ900を有している。これにより、第1絶縁層330の比誘電率を、第1の実施形態よりもさらに下げることができる。一方で、第1絶縁層330において、比誘電率が高い材料を用いた場合であっても、エアギャップ900を有していることにより、第1絶縁層330の比誘電率を下げることができる。これにより、エアギャップ900によって比誘電率を下げるとともに、第1絶縁層330の物理的強度を向上させることができる。また、比較例として、第1絶縁層330にエアギャップ900を形成した後に、ビアホールなどを形成する場合、ビアホールが誤ってエアギャップ900に達してしまうことがある。このような不良が発生したとき、第1配線420間の短絡などが発生する可能性がある。一方、第6の実施形態によれば、第1配線420を形成した後に第1絶縁層330にエアギャップ900を形成する。これにより、原理的に、ビアホールが誤ってエアギャップ900に達してしまうような不良が発生しない。したがって、第1配線420間に短絡を起こすことなく、安定的にエアギャップ900を形成することができる。第7の実施形態図46は、第7の実施形態に係る半導体装置10の構成を示す断面図である。第7の実施形態は、第1配線層30上にダマシン法により配線層第2配線層40および第3配線層50が形成されている点を除いて、第1の実施形態と同様である。図46のように、第1の実施形態と同様に、半導体基板100側から複数の第1配線層30が設けられている。この半導体装置10は、少なくとも一つ以上のロジック回路を有している。複数の第1配線層30は、ロジック回路を形成するローカル配線層である。最上層に位置する第1配線層30上には、第2配線層40が設けられている。第2配線層40は、第2配線620および第2絶縁層360を備えている。第2配線620の底面は、最上層の第1ビア440と接続している。また、第2配線620の底部および側面に、バリアメタル層不図示が設けられていてもよい。また、第2配線620内に埋め込まれた金属は、第1配線420および第1ビア440と異なる金属であってもよい。具体的には、第2配線620内の金属は、たとえば、Cuである。また、第2絶縁層360は、第2配線620の側面と接している。第2絶縁層360は、たとえば、第1絶縁層330と同じ材料により形成されている。また、第1配線層30と第2配線層40との間に、エッチングストッパ層340が設けられていてもよい。このように、導電材料が第2配線620のみからなる第2配線層40を設けることにより、第2配線層40の上層に、デュアルダマシン法により、配線層を形成することができる。さらに、第2配線層40上に、少なくとも一つ以上の第3配線層50が設けられている。第3配線層50は、第3ビア640、第3配線660および第3絶縁層370を備えている。第2配線40上の第3ビア640の底面は、第2配線620に接続している。また、第3配線660は、第3ビア640の上面に接している。また、第3ビア640の底面ならびに側面、および第3配線660の底部ならびに側面に、バリアメタル層不図示が設けられていてもよい。また、第3ビア640および第3配線660内に埋め込まれた金属は、第1配線420および第1ビア440と異なる金属であってもよい。具体的には、第3ビア640および第3配線660内の金属は、たとえば、Cuである。また、第3絶縁層370は、第3ビア640および第3配線660と接している。第3絶縁層370は、たとえば、第1絶縁層330と同じ材料により形成されている。また、第2配線層40と第3配線層50との間に、エッチングストッパ層340が設けられていてもよい。さらに、第3絶縁層370の第3配線660と接するように、エッチングストッパ層340が設けられていてもよい。第3配線層50は、複数層形成されていてもよい。このとき、下側に位置する第3配線層50の第3配線660の上面は、上側に位置する第3ビア640の底面に接している。また、最上層に位置する第3配線層50は、たとえば、複数のローカル配線層を接続するグローバル配線層である。最上層に位置する第3配線層50の第3絶縁層370上層絶縁層350は、下側に位置する第3配線層50の第3絶縁層370と異なる材料により形成されていてもよい。具体的には、上層絶縁層350は、たとえば、SiOFやSiO2などである。なお、最上層のグローバル配線層上に、バンプ電極不図示が設けられていてもよい。次に、第7の実施形態に係る半導体装置10の製造方法について説明する。まず、第1の実施形態と同様にして、複数の第1配線層30を形成する。これにより、複数の第1配線層30により、少なくとも一つ以上のロジック回路を有するローカル配線層を形成する。次いで、最上層に位置する第1配線層30上に、第2絶縁層360を形成する。次いで、第2絶縁層360に、RIEにより、最上層の第1ビア440と接続する第2配線溝不図示を形成する。次いで、第2配線溝内および第2絶縁層360上に、スパッタにより、バリアメタル層不図示を形成する。次いで、バリアメタル層上に、スパッタにより、シードメタル層不図示を形成する。次いで、シードメタル層をシードとして、めっきにより、第2配線溝内に金属を埋め込む。次いで、CMPにより、第2絶縁層360上を平坦化する。これにより、第2配線620を形成する。このように、いわゆるシングルダマシン法により、第2配線層40を形成する。次いで、第2配線620および第2絶縁層360上に、第3絶縁層370を形成する。次いで、第3絶縁層370に、第2配線620の上面に接する第3ビアホール不図示と、第3ビアホール上に接する第3配線溝不図示とを形成する。次いで、第3ビアホール内、第3配線溝内および第3絶縁層370上に、スパッタにより、バリアメタル層不図示を形成する。次いで、バリアメタル層上に、スパッタにより、シードメタル層不図示を形成する。次いで、シードメタル層をシードとして、めっきにより、第3ビアホールおよび第3配線溝内に金属を埋め込む。次いで、CMPにより、第3絶縁層370上を平坦化する。これにより、第3ビア640および第3配線660を形成する。このように、いわゆるデュアルダマシン法により、第3配線層50を形成する。次いで、同様の手順により、複数の第3配線層50を形成する。最上層に、グローバル配線層として、第3配線層50を形成する。このようにして、多層配線構造を有する半導体装置10を形成する。なお、第1配線層30、第2配線層40および第3配線層50の間に、エッチングストッパ層340を形成してもよい。第7の実施形態によれば、第1配線層30上に、ダマシン法により、第2配線層40および第3配線層50が形成されている。このように、ダマシン法による配線層を混在させることができる。また、多層配線構造において、上層側の配線またはビアは、下層側の配線またはビアよりも太い幅で形成されている。このため、上層の配線またはビアは、Cuにより形成されていた方が低抵抗となる場合が考えられる。したがって、第7の実施形態のように、配線またはビアの幅に応じて、適宜、低抵抗となる配線層の構造を選択することができる。以上、第7の実施形態において、第2配線層40をシングルダマシン法により形成する場合を説明したが、第1の実施形態と同様にして、予め第2配線620をパターニングして形成して、その後、第2絶縁層360を形成することにより、第2配線層40を形成してもよい。以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。"