"第1クロック信号に同期して第1データ信号を受信して保持する第1マスタラッチ回路と、第2クロック信号に同期して前記第1マスタラッチ回路から前記第1データ信号を受信して保持する第1スレーブラッチ回路とを有する第1マスタスレーブ型フリップフロップ回路と、第3クロック信号に同期して第2データ信号を受信して保持する第2マスタラッチ回路と、第4クロック信号に同期して前記第2マスタラッチ回路から前記2データ信号を受信して保持する第2スレーブラッチ回路とを有し、前記第1マスタスレーブ型フリップフロップ回路と並んで配置される第2マスタスレーブ型フリップフロップ回路とを備え、前記第1マスタスレーブ型フリップフロップ回路の前記第1マスタラッチ回路の隣には、前記第2マスタスレーブ型フリップフロップ回路の前記第2スレーブラッチ回路が配置され、前記第1マスタスレーブ型フリップフロップ回路の前記第1スレーブラッチ回路の隣には前記第2マスタスレーブ型フリップフロップ回路の前記第2マスタラッチ回路が配置される半導体装置。前記第1マスタスレーブ型フリップフロップ回路の前記第1マスタラッチ回路が有する第1の極性のトランジスタは第2の極性の第1ウェル内に配置され、前記第2マスタスレーブ型フリップフロップ回路の前記第2マスタラッチ回路が有する前記第1の極性のトランジスタは、前記第1ウェルとは異なる前記第2の極性の第2ウェル内に配置され、前記第1マスタスレーブ型フリップフロップ回路の前記第1スレーブラッチ回路が有する前記第1の極性のトランジスタは前記第2の極性の第3ウェル内に配置され、前記第2マスタスレーブ型フリップフロップ回路の前記第2スレーブラッチ回路が有する前記第1の極性のトランジスタは、前記第3ウェルとは異なる前記第2の極性の第4ウェル内に配置される請求項1に記載の半導体装置。前記第1マスタスレーブ型フリップフロップ回路の前記第1マスタラッチ回路が有する前記第2の極性のトランジスタは前記第1の極性の第5ウェル内に配置され、前記第2マスタスレーブ型フリップフロップ回路の前記第2マスタラッチ回路が有する前記第2の極性のトランジスタは、前記第5ウェルとは異なる前記第1の極性の第6ウェル内に配置され、前記第1マスタスレーブ型フリップフロップ回路の前記第1スレーブラッチ回路が有する前記第2の極性のトランジスタは前記第1の極性の第7ウェル内に配置され、前記第2マスタスレーブ型フリップフロップ回路の前記第2スレーブラッチ回路が有する前記第2の極性のトランジスタは、前記第7ウェルとは異なる前記第1の極性の第8ウェル内に配置される請求項2に記載の半導体装置。前記第1マスタスレーブ型フリップフロップ回路の前記第1マスタラッチ回路と前記第1スレーブラッチ回路とが並ぶ方向と、前記第1の極性のウェル及び前記第2の極性のウェルが延びる方向とは交差する請求項2又は3に記載の半導体装置。前記第1クロックと前記第3クロックとは同一のクロックであり、前記第2クロックと前記第4クロックとは同一のクロックである請求項1~4の何れか一項に記載の半導体装置。第1クロック信号に同期して第1データ信号を受信して保持するマスタラッチ回路と、第2クロック信号に同期して前記マスタラッチ回路から前記第1データ信号を受信して保持するスレーブラッチ回路とを有するマスタスレーブ型フリップフロップ回路が複数並べて配置され、一のマスタスレーブ型フリップフロップ回路の前記マスタラッチ回路の隣には、他のマスタスレーブ型フリップフロップ回路の前記スレーブラッチ回路が配置され、前記一のマスタスレーブ型フリップフロップ回路の前記スレーブラッチ回路の隣には、前記他のマスタスレーブ型フリップフロップ回路の前記マスタラッチ回路が配置される半導体装置。1ワードの情報が記憶される複数のビットの内のいずれか一つのビットにエラーが生じた場合には、上述したパリティビットを用いることにより、いずれかのビットにエラーが生じたことを検出することが可能である。しかし、1ワードの情報が記憶される複数のビットの内の2ビット又は偶数個のビットに同時にエラーが生じた場合には、1ビットのパリティ情報を用いて、1ワードの記憶情報にエラーが生じたことを検出することできない。ソフトエラーが発生を防止するために、例えば、2つのマスタスレーブ型フリップフロップ回路の間に素子分離層を設けるが提案されているが、このような素子分離層を設けることは、素子面積を増加するという問題を生じる。本明細書では、記憶された複数のビットの内の偶数個のビットに同時にエラーが生じることを防止する半導体装置を提供すること目的とする。本明細書に開示する半導体装置の一形態によれば、第1クロック信号に同期して第1データ信号を受信して保持する第1マスタラッチ回路と、第2クロック信号に同期して前記第1マスタラッチ回路から前記第1データ信号を受信して保持する第1スレーブラッチ回路とを有する第1マスタスレーブ型フリップフロップ回路と、第3クロック信号に同期して第2データ信号を受信して保持する第2マスタラッチ回路と、第4クロック信号に同期して前記第2マスタラッチ回路から前記2データ信号を受信して保持する第2スレーブラッチ回路とを有し、前記第1マスタスレーブ型フリップフロップ回路と並んで配置される第2マスタスレーブ型フリップフロップ回路とを備え、前記第1マスタスレーブ型フリップフロップ回路の前記第1マスタラッチ回路の隣には、前記第2マスタスレーブ型フリップフロップ回路の前記第2スレーブラッチ回路が配置され、前記第1マスタスレーブ型フリップフロップ回路の前記第1スレーブラッチ回路の隣には前記第2マスタスレーブ型フリップフロップ回路の前記第2マスタラッチ回路が配置される。また、本明細書に開示する半導体装置の一形態によれば、第1クロック信号に同期して第1データ信号を受信して保持するマスタラッチ回路と、第2クロック信号に同期して前記マスタラッチ回路から前記第1データ信号を受信して保持するスレーブラッチ回路とを有するマスタスレーブ型フリップフロップ回路が複数並べて配置され、一のマスタスレーブ型フリップフロップ回路の前記マスタラッチ回路の隣には、他のマスタスレーブ型フリップフロップ回路の前記スレーブラッチ回路が配置され、前記一のマスタスレーブ型フリップフロップ回路の前記スレーブラッチ回路の隣には、前記他のマスタスレーブ型フリップフロップ回路の前記マスタラッチ回路が配置される。上述した本明細書に開示する半導体装置の一形態によれば、記憶された複数のビットの内の偶数個のビットに同時にエラーを生じることが防止される。本発明の目的及び効果は、特に請求項において指摘される構成要素及び組み合わせを用いることによって認識され且つ得られるだろう。前述の一般的な説明及び後述の詳細な説明の両方は、例示的及び説明的なものであり、特許請求の範囲に記載されている本発明を制限するものではない。以下、本明細書で開示する半導体装置の好ましい第1実施形態を、図面を参照して説明する。但し、本発明の技術範囲はそれらの実施形態に限定されず、特許請求の範囲に記載された発明とその均等物に及ぶものである。図1は、本明細書に開示する半導体装置の第1実施形態を示す図である。図2は、図1のフリップフロップ回路セットを示す図である。本実施形態の半導体装置1は、第1組み合わせ回路20と、第1組み合わせ回路20から出力されたデータ信号を記憶するフリップフロップ回路セット2と、フリップフロップ回路セット2が出力したデータ信号を入力する第2組み合わせ回路21とを備える。また、各回路には、図示しないクロック線が接続されている。第1組み合わせ回路20には、8本のデータ信号線G1~G8から8ビットのデータ信号が入力される。第1組み合わせ回路20は、入力した8ビットのデータ信号に対して論理演算を行って、演算された8ビットのデータ信号をデータ信号線G1~G8を介してフリップフロップ回路セット2に出力する。フリップフロップ回路セット2には、第1組み合わせ回路20から出力された8ビットのデータ信号が入力される。フリップフロップ回路セット2は、タイミングを調整して、記憶した8ビットのデータ信号をデータ信号線G1~G8を介して第2組み合わせ回路21に出力する。第2組み合わせ回路21には、フリップフロップ回路セット2から出力された8ビットのデータ信号が入力される。第2組み合わせ回路20は、入力した8ビットのデータ信号に対して論理演算を行って、演算後の8ビットのデータ信号をデータ信号線G1~G8を介して後続の回路等図示せずに出力する。フリップフロップ回路セット2は、8個のマスタスレーブ型フリップフロップ回路10a~10hを有している。半導体装置1では、8ビットの情報により1ワードが形成される。以下、マスタスレーブ型フリップフロップ回路を、単にMS型FF回路ともいう。半導体装置1は、1ワードの情報が記憶される複数のビットの内のいずれか一つのビットの記憶情報にエラーが生じたことを検出するために、パリティ生成回路22と、パリティマスタスレーブ型フリップフロップ回路23と、エラー判断回路24とを有する。以下、パリティマスタスレーブ型フリップフロップ回路を、単にPMS型FF回路ともいう。8個のMS型FF回路10a~10hそれぞれから出力されたデータ信号は、分岐してパリティ生成回路22に入力する。パリティ生成回路22は、入力した各ビット情報に基づいて第1パリティ信号を生成し、生成した第1パリティ信号を、パリティ信号線H1を介して、PMS型FF回路23に出力する。パリティ生成回路22は、例えば、8ビットの内1の数の合計が偶数であれば第1パリティ信号を1に決定し、奇数であれば第1パリティ信号を0に決定する。PMS型FF回路23は、入力したパリティ信号を記憶し、記憶したパリティ信号をパリティ信号線H1を介してエラー判断回路24に出力する。また、パリティ生成回路22は、第1パリティ信号を決定した時点より後のタイミングにおいて、再度、8個のMS型FF回路10a~10hそれぞれから出力されたデータ信号を入力して、第2パリティ信号を生成する。そして、パリティ生成回路22は、生成した第2パリティ信号を、パリティ信号線H2を介してエラー判断回路24に出力する。エラー判断回路24は、入力された第1パリティ信号と第2パリティ信号との排他的論理和XOR演算を行って、第1パリティ信号と第2パリティ信号とが一致しているか否かを判断する。エラー判断回路24は、第1パリティ信号と第2パリティ信号とが一致していなければ、エラーフラグを生成して、第1組み合わせ回路20又は第1組み合わせ回路20よりも上流側に位置する回路等の上位回路に出力する。エラー判断回路24は、例えば、第1パリティ信号と第2パリティ信号とが一致していればデータ信号として0を出力し、一致していなければエラーフラグのデータ信号として1を出力する。エラー判断回路24からエラーフラグを入力した上位回路は、データ信号を再度出力して、フリップフロップ回路セット2には、第1組み合わせ回路20から出力された8ビットのデータ信号が再度入力されることになる。なお、半導体装置1は、1ワードを8ビットではなく、他のビット数により形成しても良い。例えば、1ワードを、4ビット又は16ビット又は32ビット又は64ビット等により形成しても良い。この場合には、フリップフロップ回路セット2は、1ワードに対応した数のMS型FF回路を有することになる。次に、フリップフロップ回路セット2について、以下に更に説明する。図2に示すように、フリップフロップ回路セット2では、8個のMS型FF回路10a~10hが、データ信号線G1~G8の方向に対して直交する向きに並べて配置される。MS型FF回路10a~10hは、同一のクロック信号に同期してデータ信号を受信して保持するマスタラッチマスタ記憶回路11と、同一のクロック信号に同期してマスタラッチ回路11からデータ信号を受信して保持するスレーブラッチスレーブ記憶回路12とを有する。また、スレーブラッチ回路12は、保持したデータ信号を、データ信号線G1~G8に出力する。MS型FF回路10a~10hのマスタラッチ回路11とスレーブラッチ回路12とは、データ信号線G1~G8の方向に並んで配置される。そして、一のMS型FF回路10aのマスタラッチ回路11の隣には、他のMS型FF回路10bのスレーブラッチ回路12が配置され。また、一のMS型FF回路10aのスレーブラッチ回路12の隣には、他のMS型FF回路10bのマスタラッチ回路11が配置される。この配置関係は、その他の隣合うMS型FF回路同士についても、同様である。このように、8個のMS型FF回路10a~10hの並ぶ方向には、一のMS型FF回路のマスタラッチ回路11と、この一のMS型FF回路に隣接する他のMS型FF回路のスレーブラッチ回路12とが交互に配置される。また、MS型FF回路10hに対してMS型FF回路10gが位置する側とは反対側に、MS型FF回路10hと並んでPMS型FF回路23が配置される。図1では、MS型FF回路10hとPMS型FF回路23との間にデータ信号線を記載したために、2つの回路の間が離れているように記載されていた。PMS型FF回路23は、パリティマスタラッチ回路14とパリティスレーブラッチ回路15とを有する。パリティマスタラッチ回路14は、MS型FF回路10a~10hのスレーブラッチ回路が保持するデータ信号に基づいて生成される第1パリティ信号を、クロック信号に同期して入力する。パリティスレーブラッチ回路15は、クロック信号に同期してパリティマスタラッチ回路が保持するパリティ信号を入力して保持する。パリティスレーブラッチ回路15は、保持する第1パリティ信号を第1パリティ信号線H1に出力する。MS型FF回路10hのマスタラッチ回路11の隣には、PMS型FF回路23のパリティスレーブラッチ回路15が配置される。MS型FF回路10hのスレーブラッチ回路12の隣にはPMS型FF回路23のパリティマスタラッチ回路15が配置される。即ち、PMS型FF回路23は、フリップフロップ回路セット2が有するMS型FF回路と同様の構造を有し、且つ同様に配置される。次に、フリップフロップ回路セット2を形成するMS型FF回路10aの回路図及び動作について、以下に説明する。8個のMS型FF回路10a~10hは同じ構造を有するので、MS型FF回路10aに対する説明は、他のMS型FF回路に対しても適宜適用される。図3は、図1のマスタスレーブ型フリップフロップ回路の回路図である。MS型FF回路10aは、データ信号線G1からデータ信号を入力する入力部Diと、記憶したデータ信号を出力する出力部Doとを有する。また、MS型FF回路10aは、クロック信号を入力するクロック入力部CKと、クロック信号を反転した信号を入力する反転クロック入力部XCKとを有する。MS型FF回路10aのマスタラッチ回路11は、トランスファーゲートT1と、インバータIV1と、インバータIV2とを有する。トランスファーゲートT1は、クロック入力部CKからクロック信号が入力され且つ反転クロック入力部XCKからクロック信号を反転した信号が入力されており、ハイレベルのクロック信号によってオンとなる。また、インバータIV2は、クロック入力部CKからクロック信号が入力され且つ反転クロック入力部XCKからクロック信号を反転した信号が入力されて、ローレベルのクロック信号によってオンとなる。MS型FF回路10aのスレーブラッチ回路12は、トランスファーゲートT2と、インバータIV3と、インバータIV4とを有する。トランスファーゲートT2は、クロック入力部CKからクロック信号が入力され且つ反転クロック入力部XCKからクロック信号を反転した信号が入力されており、ローレベルのクロック信号によってオンとなる。また、インバータIV4は、クロック入力部CKからクロック信号が入力され且つ反転クロック入力部XCKからクロック信号を反転した信号が入力されて、ハイレベルのクロック信号によってオンとなる。次に、MS型FF回路10aの動作について以下に説明する。まず、クロック信号がハイレベルの場合には、トランスファーゲートT1及びインバータIV4がオンとなり、トランスファーゲートT2及びインバータIV2がオフとなる。入力部Diから出力されたデータ信号は、オンとなったトランスファーゲートT1を介してインバータIV1に伝達された後インバータIV1によって論理反転され、トランスファーゲートT2及びインバータIV2に伝達される。トランスファーゲートT2に伝達されたデータ信号は、トランスファーゲートT2がオフであるため、これ以上は伝達されない。また、インバータIV2に伝達されたデータ信号は、インバータIV2がオフであるため、これ以上は伝達されない。一方、オンとなっているインバータIV4によって論理反転されたインバータIV4の出力は、インバータIV3に伝達される。即ち、インバータIV3及びインバータIV4によって形成されるインバータループにおいて、インバータIV3が出力するデータ信号が保持される。インバータIV3の出力は、出力部Doに伝達されて、データ信号として出力される。次に、クロック信号がローレベルの場合には、トランスファーゲートT2及びインバータIV2がオンとなり、トランスファーゲートT1及びインバータIV4がオフとなる。オフとなったトランスファーゲートT1によって、入力部Diからのデータ信号の入力が遮断される。しかし、オンとなったインバータIV2によって、インバータIV2の出力が、インバータIV1に伝達される。即ち、インバータIV1及びインバータIV2によって形成されるインバータループにおいて、クロック信号がローに変化する直前のインバータIV1が出力するデータ信号が保持される。インバータIV1の出力は、トランスファーゲートT2にも伝達される。また、オンとなったトランスファーゲートT2によって、インバータIV1の出力したデータ信号がインバータIV3に伝達された後インバータIV3によって論理反転され、出力部Do及びインバータIV4に伝達される。出力部Doに伝達されたデータ信号は、データ信号線G1に伝達される。一方、インバータIV4に伝達されたデータ信号は、インバータIV4がオフであるため、これ以上は伝達されない。さて、半導体装置1のフリップフロップ回路セット2では、データ信号を保持する偶数個のインバータループにおいて、ソフトエラー等によって保持するデータ信号が同時に破壊されると、1ビットのパリティ信号からエラーの発生を検知することができない。ここで、ソフトエラーにより保持するデータ信号が同時に破壊されるインバータループは、主に隣接する2つのMS型FFのインバータループとなる確率が最も高い。ソフトエラーは、α線又は中性子線等のエネルギー粒子が回路素子に衝突することにより電子ホール対が形成され、これらのキャリアがビット情報を破壊する現象であるので、近い距離にある2つのインバータループで同時にソフトエラーが発生する場合がある。図4は、隣接するマスタスレーブ型フリップフロップ回路のマスタラッチ回路同士及びスレーブラッチ回路同士の間の距離を示す図である。フリップフロップ回路セット2では、隣接するMS型FF回路10a、10bのマスタラッチ回路11同士の間の距離L1が、従来のマスタラッチ回路同士の間の距離L3よりも長くなっている。従来のマスタラッチ回路は、マスタラッチ回路同士が隣合って配置されていた。従って、フリップフロップ回路セット2では、インバータループを形成している隣接する2つのMS型FF回路10a、10bのマスタラッチ回路11において、ソフトエラー等により、データ信号が同時に破壊されることが防止される。同様に、フリップフロップ回路セット2では、隣接するMS型FF回路10a、10bのスレーブラッチ回路12同士の距離L2が、従来のスレーブラッチ回路同士の距離L4よりも長くなっている。従来のスレーブラッチ回路は、スレーブラッチ回路同士が隣合って配置されていた。従って、フリップフロップ回路セット2では、インバータループを形成している隣接する2つのMS型FF回路10a、10bのスレーブラッチ回路12において、ソフトエラー等により、データ信号が同時に破壊されることが防止される。このように、半導体装置1のフリップフロップ回路セット2では、隣接する2つのMS型FFのインバータループにおいてソフトエラー等により、データ信号が同時に破壊されることが防止される。また、半導体装置1のフリップフロップ回路セット2では、MS型FF回路内のMS型FF回路及びスレーブラッチ回路の配置される位置が、隣接するMS型FF回路とは逆に配置されるだけなので、一つのMS型FF回路の有する面積は従来の配置に対して増加しない。なお、フリップフロップ回路セット2では、隣接するMS型FF回路10aのマスタラッチ回路11とMS型FF回路10bのスレーブラッチ回路12との間の距離は、従来のマスタラッチ回路同士の距離L3と同等である。従って、隣接するMS型FF回路10a、10bのマスタラッチ回路11及びスレーブラッチ回路12において、同時にソフトエラーが発生することは、従来のフリップフロップ回路セットと同じ程度にあり得る。しかし、データ信号を保持するインバータループが形成されているのは、クロック信号のハイレベル又はローレベルに応じて、隣接するMS型FF回路10a、10bのマスタラッチ回路11又はスレーブラッチ回路12の内のいずれか一方のみである。仮に、データ信号を保持するインバータループが形成されていないインバータの部分にソフトエラーが発生しても、そのインバータには、データ信号が伝達され続けているので、出力に単にノイズが発生するに過ぎない。従って、隣接するMS型FF回路10a、10bのマスタラッチ回路11及びスレーブラッチ回路12において、同時にソフトエラーが発生しても、記憶情報の2ビットエラーが生じることはない。フリップフロップ回路セット2では、8個のMS型FF回路10a~10hは同じ構造を有するので、上述したMS型FF回路10a、10bに対する説明は、他の隣接するMS型FF回路同士に対しても適宜適用される。また、半導体装置1では、PMS型FF回路23が、MS型FF回路10a~10hと同じ構造を有するので、上述したMS型FF回路10a、10bに対する説明は、PMS型FF回路23及びこれに隣接するMS型FF回路10hに対しても適宜適用される。上述した本実施形態の半導体装置1によれば、素子面積を増加することなく、記憶された複数のビットの内の偶数個のビットに同時にエラーが生じることが防止できる。本実施形態の半導体装置1のフリップフロップ回路セット2は、特にソフトエラーの発生の防止が望まれる機器に搭載されることが好ましい。このような機器としては、例えば、宇宙線の照射を受ける確率の高い高度を飛行する航空機又は人工衛星等に搭載されるものが挙げられる。また、このような機器としては、ソフトエラーにより事故が生じると人の生命を危険にさらす可能性が高い自動車等の輸送車両又は医療機器等が挙げられる。更に、このような機器としては、サーバ等の大量のデータ信号を処理し、ソフトエラーが発生した場合の影響が大きいものが挙げられる。次に、上述した第1実施形態の半導体装置1の変形例を以下に説明する。図5は、本明細書に開示する半導体装置の第1実施形態の変形例を示す図である。図5に示す変形例は、PMS型FF23の隣にパリティコレクションマスタスレーブ型フリップフロップ回路25を有する。以下、パリティコレクションマスタスレーブ型フリップフロップ回路を単にPCMS型FF回路ともいう。PCMS型FF回路25は、エラー判断回路24がエラーフラグを出力した場合に、PMS型FF回路23が記憶する第1パリティ情報と共に使用されて、ビット情報を訂正するためのパリティコレクション情報を記憶する。PCMS型FF回路25には、パリティ信号線H3からパリティコレクション情報が入力される。PCMS型FF回路25は、MS型FF回路10a~10h及びPMS型FF回路23と同様に、マスタラッチ回路16及びスレーブラッチ回路17を有する。PCMS型FF回路25は、PMS型FF回路23に対してMS型FF回路10hが位置する側とは反対側に、PMS型FF回路23と隣接して配置される。PCMS型FF回路25のマスタラッチ回路16は、PMS型FF回路23のスレーブラッチ回路15の隣に配置される。PCMS型FF回路25のスレーブラッチ回路17は、PMS型FF回路23のマスタラッチ回路14の隣に配置される。次に、上述した半導体装置の他の実施形態を、図6~図12を参照しながら以下に説明する。他の実施形態について特に説明しない点については、上述の第1実施形態に関して詳述した説明が適宜適用される。また、同一の構成要素には同一の符号を付してある。図6は、本明細書に開示する半導体装置の第2実施形態を示す図である。本実施形態の半導体装置のフリップフロップ回路セット2では、MS型FF回路10a~10hが、一方の極性であるn型ウェルN1、N2及び他方の極性であるp型ウェルP1内に配置される。n型ウェルN1、N2及びp型ウェルP1は帯状に延びて形成されており、n型ウェルN1とn型ウェルN2との間にp型ウェルP1が配置される。MS型FF回路10a~10hのマスタラッチ回路11及びスレーブラッチ回路12それぞれは、n型ウェルとp型ウェルとを跨ぐように配置される。図6に示すように、MS型FF回路10a~10hのマスタラッチ回路11とスレーブラッチ回路12とが並ぶ方向と、n型ウェルN1、N2及びp型ウェルP1が延びる方向とは交差している。具体的には、本実施形態では、マスタラッチ回路11とスレーブラッチ回路12とが並ぶ方向と、n型ウェルN1、N2及びp型ウェルP1が延びる方向とは直交している。図7は、図6のマスタスレーブ型フリップフロップ回路の回路図である。図7では、フリップフロップ回路セット2の内、MS型FF回路10a~10cの部分を示している。また、図7では、一部の配線等の記載が省略されている。MS型FF回路10aのマスタラッチ回路11では、図3に示すトランスファーゲートT1は、p型MOSトランジスタA1及びn型MOSトランジスタB1により形成される。図3に示すインバータIV1は、p型MOSトランジスタA4及びn型MOSトランジスタB4により形成される。図3に示すインバータIV2は、p型MOSトランジスタA2,A3及びn型MOSトランジスタB2,B3により形成される。また、MS型FF回路10aのスレーブラッチ回路12では、図3に示すトランスファーゲートT2は、p型MOSトランジスタA5及びn型MOSトランジスタB5により形成される。図3に示すインバータIV3は、p型MOSトランジスタA8及びn型MOSトランジスタB8により形成される。図3に示すインバータIV4は、p型MOSトランジスタA6,A7及びn型MOSトランジスタB6,B7により形成される。MS型FF回路10a~10hは、同じ構造を有するので、上述したMS型FF回路10aに対する説明は、他のMS型FF回路10b~10hに対しても適宜適用される。フリップフロップ回路セット2では、図7に示すように、MS型FF回路10aのマスタラッチ回路11が有する一方の極性であるp型MOSトランジスタA1~A4は、n型ウェルN1内に配置される。MS型FF回路10aと隣接するMS型FF回路10bのマスタラッチ回路11が有するp型MOSトランジスタC1~C4は、他のn型ウェルN2内に配置される。従って、MS型FF回路10aのマスタラッチ回路11が有するp型MOSトランジスタA1~A4と、MS型FF回路10bのマスタラッチ回路11が有するp型MOSトランジスタC1~C4とは、異なるn型ウェル内に配置される。この配置は、MS型FF回路10bとMS型FF回路10cとの間にも適用される。また、この配置は、他の隣接MS型FF回路の間にも適用される。このように、本実施形態のフリップフロップ回路セット2では、2つの隣接するMS型FF回路のマスタラッチ回路では、それぞれのp型MOSトランジスタが、異なるn型ウェル内に配置される。また、MS型FF回路10aのスレーブラッチ回路12が有するp型MOSトランジスタA5~A8は、n型ウェルN2内に配置される。MS型FF回路10aと隣接するMS型FF回路10bのスレーブラッチ回路12が有するp型MOSトランジスタC5~C8は、他のn型ウェルN1内に配置される。従って、MS型FF回路10aのスレーブラッチ回路12が有するp型MOSトランジスタA5~A8と、MS型FF回路10bのスレーブラッチ回路12が有するp型MOSトランジスタC5~C8とは、異なるn型ウェル内に配置される。この配置は、MS型FF回路10bとMS型FF回路10cとの間にも適用される。また、この配置は、他の隣接MS型FF回路の間にも適用される。本実施形態では、MS型FF回路10aのマスタラッチ回路11が有するp型MOSトランジスタA1~A4と、MS型FF回路10aと隣接するMS型FF回路10bのマスタラッチ回路11が有するp型MOSトランジスタC1~C4とが、異なるn型ウェル内に配置されているので、寄生バイポーラ効果によりソフトエラーが発生することが防止される。寄生バイポーラ効果は、MS型FF回路10aのマスタラッチ回路11が有するp型MOSトランジスタA1~A4においてソフトエラーが発生して電子ホール対が生成された場合に、これらのキャリアが同じウェル内に配置される他のトランジスタ等の素子に影響を与える現象である。例えば、寄生バイポーラ効果によりオフ状態のトランジスタをオン状態になる場合がある。このように、本実施形態のフリップフロップ回路セット2では、2つの隣接するMS型FF回路のマスタラッチ回路では、それぞれのp型MOSトランジスタが、異なるn型ウェル内に配置されるので、寄生バイポーラ効果によりソフトエラーが発生することが防止される。同様に、MS型FF回路10aのスレーブラッチ回路12が有するp型MOSトランジスタA5~A8と、MS型FF回路10bのスレーブラッチ回路12が有するp型MOSトランジスタC5~C8とが、異なるn型ウェル内に配置されているので、寄生バイポーラ効果により、同時にソフトエラーが発生することが防止される。このように、本実施形態のフリップフロップ回路セット2では、2つの隣接するMS型FF回路のスレーブラッチ回路では、それぞれのp型MOSトランジスタが、異なるn型ウェル内に配置されるので、寄生バイポーラ効果により、同時にソフトエラーが発生することが防止される。一方、MS型FF回路10aのマスタラッチ回路11が有するp型MOSトランジスタA1~A4と、MS型FF回路10bのスレーブラッチ回路12が有するp型MOSトランジスタC5~C8とは、一つのn型ウェルN1内に配置される。また、MS型FF回路10aのスレーブラッチ回路12が有するp型MOSトランジスタA5~A8と、MS型FF回路10bのマスタラッチ回路11が有するp型MOSトランジスタC1~C4とは、一つのn型ウェルN2内に配置される。また、MS型FF回路10aのマスタラッチ回路11が有するp型MOSトランジスタA1~A4と、MS型FF回路10cのマスタラッチ回路11が有するp型MOSトランジスタE1~E4とは、一つのn型ウェルN1内に配置される。MS型FF回路10aのスレーブラッチ回路12が有するp型MOSトランジスタA5~A8と、MS型FF回路10cのスレーブラッチ回路12が有するp型MOSトランジスタE5~E8とは、一つn型ウェルN2内に配置される。MS型FF回路10aのマスタラッチ回路11が有するn型MOSトランジスタB1~B4と、MS型FF回路10bのマスタラッチ回路11が有するn型MOSトランジスタD1~D4と、MS型FF回路10cのマスタラッチ回路11が有するn型MOSトランジスタF1~F4とは、一つのp型ウェルP1内に配置される。また、MS型FF回路10aのスレーブラッチ回路12が有するn型MOSトランジスタB5~B8と、MS型FF回路10bのスレーブラッチ回路12が有するn型MOSトランジスタD5~D8と、MS型FF回路10cのスレーブラッチ回路12が有するn型MOSトランジスタF5~F8とは、1つのp型ウェルP1内に配置される。即ち、本実施形態では、全てのn型MOSトランジスタは、一つのp型ウェルP1内に配置される。上述したように、MS型FF回路10aのマスタラッチ回路11が有するp型MOSトランジスタA1~A4と、MS型FF回路10cのマスタラッチ回路11が有するn型MOSトランジスタE1~E4とは、一つのn型ウェルN1内に配置されている。しかし、MS型FF回路10aとMS型FF回路10cとは、距離が離れているので、同時にソフトエラーが発生することが防止される。同様に、MS型FF回路10aのスレーブラッチ回路12が有するp型MOSトランジスタA5~A8と、MS型FF回路10cのスレーブラッチ回路12が有するp型MOSトランジスタE5~E8とは、1つのn型ウェルN2内に配置されている。しかし、MS型FF回路10aとMS型FF回路10cとは、距離が離れているので、同時にソフトエラーが発生することが防止される。本実施形態の半導体装置は、フリップフロップ回路セット2以外の構造については、上述した第1実施形態と同様である。上述した本実施形態の半導体装置によれば、寄生バイポーラ効果により、記憶された複数のビットの内の偶数個のビットに同時にエラーが生じることも防止できる。また、上述した第1実施形態と同様の効果が得られる。図8は、本明細書に開示する半導体装置の第3実施形態を示す図である。図8では、フリップフロップ回路セット2の内、MS型FF回路10a~10cの部分を示している。MS型FF回路10a~10cの構造は、MS型FF回路10d~10hと同様であるので、MS型FF回路10a~10cに対する説明は、MS型FF回路10d~10hに対しても適宜適用される。本実施形態の半導体装置のフリップフロップ回路セット2は、MS型FF回路10a~10cのマスタラッチ回路11とスレーブラッチ回路12との間に、バッファ回路13が配置されている。MS型FF回路10a~10hは、n型ウェルN1、N2及びp型ウェルP1、P2内に配置される。n型ウェルN1、N2及びp型ウェルP1、P2は帯状に延びて形成されており、n型ウェルN1とn型ウェルN2との間にp型ウェルP1が配置される。また、p型ウェルP1とp型ウェルP2との間にn型ウェルN2が配置される。MS型FF回路10a~10hのマスタラッチ回路11及びスレーブラッチ回路12それぞれは、n型ウェルとp型ウェルとを跨ぐように配置される。バッファ回路13は、p型ウェルP1とn型ウェルN2とを跨ぐように配置される。バッファ回路13aには、MS型FF回路10aのマスタラッチ回路11及びスレーブラッチ回路12のインバータループを形成しないトランジスタが配置される。即ち、MS型FF回路10aのマスタラッチ回路11のトランスファーゲートT1を形成するp型MOSトランジスタA1及びn型MOSトランジスタB1が、バッファ回路13a内に配置される。また、MS型FF回路10aのスレーブラッチ回路12のトランスファーゲートT2を形成するp型MOSトランジスタA5及びn型MOSトランジスタB5が、バッファ回路13a内に配置される。同様に、バッファ回路13bには、MS型FF回路10bのマスタラッチ回路11及びスレーブラッチ回路12のインバータループを形成しないトランジスタが配置される。また、バッファ回路13cには、MS型FF回路10cのマスタラッチ回路11及びスレーブラッチ回路12のインバータループを形成しないトランジスタが配置される。MS型FF回路10aのバッファ回路13aでは、p型MOSトランジスタA1、A5が四角の枠内にPMOSと省略されて記載され、n型MOSトランジスタB1、B5が四角の枠内にNMOSと省略されて記載されている。この省略したトランジスタの記載は、他のバッファ回路についても同様である。このように、MS型FF回路10a~cのマスタラッチ回路11及びスレーブラッチ回路12のインバータループを形成しないトランジスタが、インバータループを形成するトランジスタ間に配置される。このようにして、隣接するMS型FF回路10a、10bのマスタラッチ回路11同士の間の距離及びスレーブラッチ回路11同士の間の距離が、更に離されている。この配置関係は、その他の隣合うMS型FF回路同士についても、同様である。MS型FF回路10aのマスタラッチ回路11では、p型MOSトランジスタA2~A4が四角の枠内にPMOSと省略されて記載され、n型MOSトランジスタB2~B4が四角の枠内にNMOSと省略されて記載されている。また、MS型FF回路10aのスレーブラッチ回路12では、p型MOSトランジスタA6~A8が四角の枠内にPMOSと省略されて記載され、n型MOSトランジスタB6~B8が四角の枠内にNMOSと省略されて記載されている。この省略したトランジスタの記載は、他のMS型FF回路10b、10cについても同様である。MS型FF回路10aのマスタラッチ回路11が有するn型MOSトランジスタB2~B4は、p型ウェルP1内に配置される。MS型FF回路10aと隣接するMS型FF回路10bのマスタラッチ回路11が有するn型MOSトランジスタD2~D4は、他のp型ウェルP2内に配置される。従って、MS型FF回路10aのマスタラッチ回路11が有するn型MOSトランジスタB2~B4と、MS型FF回路10bのマスタラッチ回路11が有するn型MOSトランジスタD2~D4とは、異なるp型ウェル内に配置される。この配置は、MS型FF回路10bとMS型FF回路10cとの間にも適用される。また、この配置は、他の隣接MS型FF回路の間にも適用される。MS型FF回路10aのスレーブラッチ回路12が有するn型MOSトランジスタB6~B8はp型ウェルP2内に配置される。MS型FF回路10bのスレーブラッチ回路12が有するn型MOSトランジスタD6~D8はp型ウェルP1内に配置される。従って、MS型FF回路10aのスレーブラッチ回路12が有するn型MOSトランジスタB6~B8と、MS型FF回路10bのスレーブラッチ回路12が有するn型MOSトランジスタD6~D8とは、異なるp型ウェル内に配置される。この配置は、MS型FF回路10bとMS型FF回路10cとの間にも適用される。また、この配置は、他の隣接MS型FF回路の間にも適用される。一方、MS型FF回路10aのマスタラッチ回路11が有するn型MOSトランジスタB2~B4と、MS型FF回路10bのスレーブラッチ回路12が有するn型MOSトランジスタD6~D8とは、一つのp型ウェルP1内に配置される。この配置は、MS型FF回路10bとMS型FF回路10cとの間にも適用される。また、この配置は、他の隣接MS型FF回路の間にも適用される。また、MS型FF回路10aのスレーブラッチ回路12が有するn型MOSトランジスタB6~B8と、MS型FF回路10bのマスタラッチ回路11が有するn型MOSトランジスタD2~D4とは、一つのp型ウェルP2内に配置される。この配置は、MS型FF回路10bとMS型FF回路10cとの間にも適用される。また、この配置は、他の隣接MS型FF回路の間にも適用される。本実施形態では、MS型FF回路10aのマスタラッチ回路11が有するn型MOSトランジスタB2~B4と、MS型FF回路10aと隣接するMS型FF回路10bのマスタラッチ回路11が有するn型MOSトランジスタD2~D4とが、異なるp型ウェル内に配置されている。即ち、本実施形態のフリップフロップ回路セット2では、2つの隣接するMS型FF回路のマスタラッチ回路では、それぞれのインバータループを形成するn型MOSトランジスタが、異なるp型ウェル内に配置される。従って、本実施形態では、マスタラッチ回路11のインバータループを形成するn型MOSトランジスタに対しても、寄生バイポーラ効果によりソフトエラーが発生することが防止される。同様に、MS型FF回路10aのスレーブラッチ回路12が有するn型MOSトランジスタB6~B8と、MS型FF回路10aと隣接するMS型FF回路10bのスレーブラッチ回路12が有するn型MOSトランジスタD6~D8とが、異なるp型ウェル内に配置されている。即ち、本実施形態のフリップフロップ回路セット2では、2つの隣接するMS型FF回路のスレーブラッチ回路では、それぞれのインバータループを形成するn型MOSトランジスタが、異なるp型ウェル内に配置される。従って、本実施形態では、スレーブラッチ回路11のインバータループを形成するn型MOSトランジスタに対しても、寄生バイポーラ効果によりソフトエラーが発生することが防止される。また、上述した第2実施形態と同様に、本実施形態では、2つの隣接するMS型FF回路のマスタラッチ回路では、それぞれのインバータループを形成するp型MOSトランジスタが、異なるn型ウェル内に配置される。また、2つの隣接するMS型FF回路のスレーブラッチ回路では、それぞれのインバータループを形成するp型MOSトランジスタが、異なるn型ウェル内に配置される。本実施形態のその他の構造については、上述した第2実施形態と同様である。上述した本実施形態の半導体装置によれば、寄生バイポーラ効果により、記憶された複数のビットの内の偶数個のビットに同時にエラーが生じることが防止される。また、本実施形態では、上述した第2実施形態と同様の効果が奏される。また、上述した実施形態では、マスタラッチ回路11とスレーブラッチ回路12との間にバッファ回路13が配置されていたが、マスタラッチ回路11とスレーブラッチ回路12との間には、バッファ回路以外の別の回路が配置されていても良い。次に、上述した第3実施形態の半導体装置の第1~第4変形例を以下に説明する。図9は、本明細書に開示する半導体装置の第3実施形態の第1変形例を示す図である。本変形例では、n型ウェルN1、N2及びp型ウェルP1、P2の配置が、図8に示す第3実施形態とは異なっている。p型ウェルP1とp型ウェルP2との間にn型ウェルN1が配置される。また、n型ウェルN1とn型ウェルN2との間にp型ウェルP2が配置される。図10は、本明細書に開示する半導体装置の第3実施形態の第2変形例を示す図である。本変形例のフリップフロップ回路セット2では、MS型FF10a~10cのマスタラッチ回路11とスレーブラッチ回路12とが、バッファ回路13を挟んで並ぶ方向と、p型ウェルP1,P2及びn型ウェルN1、N2が延びる方向とが平行である。本明細書では、マスタラッチ回路11とスレーブラッチ回路12とが並ぶ方向と、ウェルが延びる方向が平行であるとは、両者の方向が厳密に平行である場合と、略平行である場合とを含む意味である。図11は、本明細書に開示する半導体装置の第3実施形態の第3変形例を示す図である。本変形例では、n型ウェルN1、N2及びp型ウェルP1、P2の配置が、図10に示す第2変形例とは異なっている。p型ウェルP1とp型ウェルP2との間にn型ウェルN1が配置される。また、n型ウェルN1とn型ウェルN2との間にp型ウェルP2が配置される。図12は、本明細書に開示する半導体装置の第3実施形態の第4変形例を示す図である。本変形例のフリップフロップ回路セット2では、MS型FF回路10a~10cにおいて、マスタラッチ回路11とスレーブラッチ回路12との間にバッファ回路13が配置されていない。その他の構造は、図10に示す第2変形例と同様である。本発明では、上述した実施形態の半導体装置は、本発明の趣旨を逸脱しない限り適宜変更が可能である。また、一の実施形態が有する構成要件は、他の実施形態にも適宜適用することができる。ここで述べられた全ての例及び条件付きの言葉は、読者が、発明者によって寄与された発明及び概念を技術を深めて理解することを助けるための教育的な目的を意図する。ここで述べられた全ての例及び条件付きの言葉は、そのような具体的に述べられた例及び条件に限定されることなく解釈されるべきである。また、明細書のそのような例示の機構は、本発明の優越性及び劣等性を示すこととは関係しない。本発明の実施形態は詳細に説明されているが、その様々な変更、置き換え又は修正が本発明の精神及び範囲を逸脱しない限り行われ得ることが理解されるべきである。以上の上述した各実施形態に関し、更に以下の付記を開示する。付記1第1クロック信号に同期して第1データ信号を受信して保持する第1マスタラッチ回路と、第2クロック信号に同期して前記第1マスタラッチ回路から前記第1データ信号を受信して保持する第1スレーブラッチ回路とを有する第1マスタスレーブ型フリップフロップ回路と、第3クロック信号に同期して第2データ信号を受信して保持する第2マスタラッチ回路と、第4クロック信号に同期して前記第2マスタラッチ回路から前記2データ信号を受信して保持する第2スレーブラッチ回路とを有し、前記第1マスタスレーブ型フリップフロップ回路と並んで配置される第2マスタスレーブ型フリップフロップ回路とを備え、前記第1マスタスレーブ型フリップフロップ回路の前記第1マスタラッチ回路の隣には、前記第2マスタスレーブ型フリップフロップ回路の前記第2スレーブラッチ回路が配置され、前記第1マスタスレーブ型フリップフロップ回路の前記第1スレーブラッチ回路の隣には前記第2マスタスレーブ型フリップフロップ回路の前記第2マスタラッチ回路が配置される半導体装置。付記2前記第1マスタスレーブ型フリップフロップ回路の前記第1マスタラッチ回路が有する第1の極性のトランジスタは第2の極性の第1ウェル内に配置され、前記第2マスタスレーブ型フリップフロップ回路の前記第2マスタラッチ回路が有する前記第1の極性のトランジスタは、前記第1ウェルとは異なる前記第2の極性の第2ウェル内に配置され、前記第1マスタスレーブ型フリップフロップ回路の前記第1スレーブラッチ回路が有する前記第1の極性のトランジスタは前記第2の極性の第3ウェル内に配置され、前記第2マスタスレーブ型フリップフロップ回路の前記第2スレーブラッチ回路が有する前記第1の極性のトランジスタは、前記第3ウェルとは異なる前記第2の極性の第4ウェル内に配置される付記1に記載の半導体装置。付記3前記第1ウェルと前記第4ウェルとは同一のウェルであり、前記第2ウェルと前記第3ウェルとは同一のウェルである付記2に記載の半導体装置。付記4前記第1マスタスレーブ型フリップフロップ回路の前記第1マスタラッチ回路が有する前記第2の極性のトランジスタは前記第1の極性の第5ウェル内に配置され、前記第2マスタスレーブ型フリップフロップ回路の前記第2マスタラッチ回路が有する前記第2の極性のトランジスタは、前記第5ウェルとは異なる前記第1の極性の第6ウェル内に配置され、前記第1マスタスレーブ型フリップフロップ回路の前記第1スレーブラッチ回路が有する前記第2の極性のトランジスタは前記第1の極性の第7ウェル内に配置され、前記第2マスタスレーブ型フリップフロップ回路の前記第2スレーブラッチ回路が有する前記第2の極性のトランジスタは、前記第7ウェルとは異なる前記第1の極性の第8ウェル内に配置される付記2又は3に記載の半導体装置。付記5前記第5ウェルと前記第8ウェルとは同一のウェルであり、前記第6ウェルと前記第7ウェルとは同一のウェルである付記4に記載の半導体装置。0000付記6前記第1マスタスレーブ型フリップフロップ回路の前記第1マスタラッチ回路と前記第1スレーブラッチ回路とが並ぶ方向と、前記第1の極性のウェル及び前記第2の極性のウェルが延びる方向とは交差する付記2~5の何れか一項に記載の半導体装置。付記7前記第1マスタスレーブ型フリップフロップ回路の前記第1マスタラッチ回路と前記第1スレーブラッチ回路とが並ぶ方向と、前記第1の極性のウェル及び前記第2の極性のウェルが延びる方向とが平行である付記2~5の何れか一項に記載の半導体装置。0000付記8前記第1マスタスレーブ型フリップフロップ回路の前記第1スレーブラッチ回路が保持する前記第1データ信号及び前記第2マスタスレーブ型フリップフロップ回路の前記第2スレーブラッチ回路が保持する前記第2データ信号に基づいて生成されるパリティ信号を、第5クロック信号に同期して受信して保持するパリティマスタラッチ回路と、第6クロック信号に同期して前記パリティマスタラッチ回路から前記パリティ信号を受信して保持するパリティスレーブラッチ回路とを有し、前記第2マスタスレーブ型フリップフロップ回路に対して前記第1マスタスレーブ型フリップフロップ回路が位置する側とは反対側に、前記第2マスタスレーブ型フリップフロップ回路と並んで配置されるパリティマスタスレーブ型フリップフロップ回路を備え、前記第2マスタスレーブ型フリップフロップ回路の前記第2マスタラッチ回路の隣には、前記パリティマスタスレーブ型フリップフロップ回路の前記パリティスレーブラッチ回路が配置され、前記第2マスタスレーブ型フリップフロップ回路の前記第2スレーブラッチ回路の隣には前記パリティマスタスレーブ型フリップフロップ回路の前記パリティマスタラッチ回路が配置される付記1~7の何れか一項に記載の半導体装置。付記9前記第1クロックと前記第3クロックとは同一のクロックであり、前記第2クロックと前記第4クロックとは同一のクロックである付記1~8の何れか一項に記載の半導体装置。付記10第1クロック信号に同期して第1データ信号を受信して保持するマスタラッチ回路と、第2クロック信号に同期して前記マスタラッチ回路から前記第1データ信号を受信して保持するスレーブラッチ回路とを有するマスタスレーブ型フリップフロップ回路が複数並べて配置され、一のマスタスレーブ型フリップフロップ回路の前記マスタラッチ回路の隣には、他のマスタスレーブ型フリップフロップ回路の前記スレーブラッチ回路が配置され、前記一のマスタスレーブ型フリップフロップ回路の前記スレーブラッチ回路の隣には、前記他のマスタスレーブ型フリップフロップ回路の前記マスタラッチ回路が配置される半導体装置。"