メモリセルがマトリックス状に配置されたメモリセルアレイと、前記メモリセルのウェル側に消去電圧を印加させることにより、前記メモリセルを消去し、前記消去時よりも高い電圧を前記メモリセルの制御ゲート電極に印加させながら、前記消去前に前記メモリセルのウェル側に予備消去電圧を印加させることにより、前記メモリセルを予備消去する制御部とを備えることを特徴とする不揮発性半導体記憶装置。前記制御部は、前記メモリセルの制御ゲート電極に前記消去時よりも高い電圧を下りステップ状に印加させながら、前記メモリセルのウェル側に一定の前記予備消去電圧を印加させることを特徴とする請求項1に記載の不揮発性半導体記憶装置。前記制御部は、前記メモリセルの制御ゲート電極に前記消去時よりも高い一定の電圧を印加させながら、前記メモリセルのウェル側に前記予備消去電圧を時系列に従って上げるに印加させることを特徴とする請求項1に記載の不揮発性半導体記憶装置。前記メモリセルが直列に接続されることによりNANDストリングが構成され、前記メモリセルアレイは前記メモリセルがブロック単位で配置され、前記消去および前記予備消去は前記ブロック単位で実行されることを特徴とする請求項1から3のいずれか1項に記載の不揮発性半導体記憶装置。前記制御部は、前記制御ゲート電極の電圧を立ち上げてから、前記ウェル側に前記予備消去電圧の電圧を立ち上げ、前記予備消去電圧を立ち下げてから、前記制御ゲート電極の電圧を立ち下げることを特徴とする請求項1から4のいずれか1項に記載の不揮発性半導体記憶装置。本発明の一つの実施形態の目的は、信頼性の高い不揮発性半導体記憶装置を提供することである。実施形態の不揮発性半導体記憶装置によれば、メモリセルアレイと、消去制御部と、予備消去制御部とが設けられている。メモリセルアレイは、メモリセルがマトリックス状に配置されている。消去制御部は、前記メモリセルのウェル側に消去電圧を印加させることにより、前記メモリセルを消去する。予備消去制御部は、前記消去時よりも高い電圧を前記メモリセルの制御ゲート電極に印加させながら、前記消去前に前記メモリセルのウェル側に予備消去電圧を印加させることにより、前記メモリセルを予備消去する。以下、実施形態に係る不揮発性半導体記憶装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。第1実施形態図1は、第1実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。なお、図1の例では、16値のNANDセル型フラッシュメモリを例にとって主要部を示している。図1において、メモリチップ20には、メモリセルアレイ1、データ回路2、ワード線制御回路3、カラムデコーダ4、アドレスバッファ5、I/Oセンスアンプ6、データ入出力バッファ7、ウェル/ソース線電位制御回路8、電位生成回路9、切替回路11、一括検知回路10、コマンドインターフェイス回路12およびステートマシーン13が設けられている。メモリセルアレイ1はnnは正の整数個のブロックB1~Bnにて構成され、各ブロックB1~BnにはNANDストリングが配置されている。このNANDストリングは、例えば、互いに直列接続された複数のメモリセルとその両端に1つずつ接続された2つのセレクトゲートとから構成することができる。データ回路2は、複数のラッチ記憶回路を含んでいる。このデータ回路2は、ライト時に4ビット16値のライトデータを、リード時に4ビット16値のリードデータをそれぞれ一時的に記憶する。このため、ライト/リード動作の対象となる選択されたメモリセルに接続される1本のビット線BLに対して、最低、6個のラッチが設けられる。6個のラッチのうちの1つは論理下位ページデータを記憶し、他の1つは論理上位ページデータを記憶する。ワード線制御回路3は、ロウアドレスデコーダ及びワード線ドライバを含んでいる。このワード線制御回路3は、動作モードライト、イレーズ、リード等とロウアドレス信号が指定するアドレスとに基づいて、メモリセルアレイ1内の複数のワード線の電位を制御する。カラムデコーダ4は、カラムアドレス信号に基づいてメモリセルアレイ1のカラムを選択する。プログラム時には、ライトデータはデータ入出力バッファ7およびI/Oセンスアンプ6を経由して、選択カラムに属するデータ回路2内の記憶回路に入力される。また、リード時には、リードデータは選択カラムに属するデータ回路2内の記憶回路に一時的に記憶され、この後、I/Oセンスアンプ6およびデータ入出力バッファ7を経由してメモリチップ20の外部へ出力される。アドレス信号中のロウアドレス信号は、アドレスバッファ5を経由してワード線制御回路3に入力される。カラムアドレス信号は、アドレスバッファ5を経由してカラムデコーダ4に入力される。ウェル/ソース線電位制御回路8は、動作モードライト、イレーズ、リード等に応じて、ブロックB1~Bnに対応する複数のウェル領域例えば、nウェルとpウェルからなるダブルウェル領域の電位、並びにソース線の電位をそれぞれ制御する。電位生成回路9は、例えばライト時にプログラム電圧Vpp例えば約20Vや、転送電位Vpass例えば約10V等を発生する。プログラム電位Vppおよび転送電位Vpassは、切替回路11により、ブロックB1~Bnから選択された1つまたは2つ以上の選択ブロック内の複数本のワード線に振り分けられる。また、電位生成回路9は、例えば、消去時に消去電位VE例えば約20Vを発生する。そして、ブロックB1~Bnから選択された1つまたは2つ以上の選択ブロックに対応する1つまたは2つ以上のウェル領域nウェルとpウェルの双方に消去電位VEを与える。一括検知回路10は、プログラム時にメモリセルに正確に所定のデータが書き込まれたか否かを検証し、消去時にメモリセルのデータが完全に消去されたか否かを検証する。コマンドインターフェイス回路12は、メモリチップ20とは別のチップ例えばホストマイクロコンピュータ、メモリコントローラHMにより生成される制御信号に基づいて、データ入出力バッファ7に入力されるデータがホストマイクロコンピュータから提供されたコマンドデータであるか否かを判断する。データ入出力バッファ7に入力されるデータがコマンドデータである場合、コマンドインターフェイス回路12はコマンドデータをステートマシーン13に転送する。ステートマシーン13は、コマンドデータに基づいてNANDフラッシュメモリの動作モードライト、リード、消去等を決定し、且つその動作モードに応じてNANDフラッシュメモリの全体の動作、具体的にはデータ回路2、ワード線制御回路3、カラムデコーダ4、アドレスバッファ5、I/Oセンスアンプ6、データ入出力バッファ7、ウェル/ソース線電位制御回路8、電位生成回路9、切替回路11および一括検知回路10の動作をそれぞれ制御する。ここで、ステートマシーン13には、消去制御に関する構成として、予備消去制御部13Aおよび消去制御部13Bが設けられている。予備消去制御部13Aは、メモリセルのウェル側に一定の消去電圧VEを印加させることにより、ブロックB1~Bn単位でメモリセルを消去することができる。消去制御部13Bは、消去時よりも高い電圧をメモリセルの制御ゲート電極に印加させながら、消去前にメモリセルのウェル側に予備消去電圧VPEを印加させることにより、メモリセルを予備消去することができる。図2は、図1の不揮発性半導体記憶装置のブロックの概略構成を示す回路図である。図2において、ブロックBi1≦i≦nの整数には、hhは正の整数本のワード線WL1~WLh、セレクトゲート線SGD、SGSおよびソース線SCEが設けられている。また、ブロックB1~Bnには、mmは正の整数本のビット線BL1~BLmが共通に設けられている。そして、ブロックBiには、m個のNANDストリングNS1~NSmがロウ方向に設けられ、NANDストリングNS1~NSmはビット線BL1~BLmにそれぞれ接続されている。ここで、NANDストリングNS1~NSmには、セルトランジスタMT1~MThおよびセレクトトランジスタDT、STがそれぞれ設けられている。なお、メモリセルアレイ1の1個のメモリセルは、1個のセルトランジスタMTk1≦k≦hの整数にて構成することができる。また、各セルトランジスタMT1~MThには、電荷を蓄積する電荷蓄積領域および電荷の蓄積を制御する制御ゲート電極を設けることができる。そして、セルトランジスタMT1~MThが直列に接続されている。そして、初段のセルトランジスタMT1にセレクトトランジスタDTが直列に接続され、最終段のセルトランジスタMThにセレクトトランジスタSTが直列に接続されることでNANDストリングNSj1≦j≦mの整数が構成されている。そして、NANDストリングNS1~NSmにおいて、セルトランジスタMT1~MThの制御ゲート電極には、ワード線WL1~WLhがそれぞれ接続されている。また、NANDストリングNSjの一端は、セレクトトランジスタDTを介してビット線BLjに接続され、NANDストリングNSjの他端は、セレクトトランジスタSTを介してソース線SCEに接続されている。また、NANDストリングNS1~NSmにおいて、1セルトランジスタに1ビットを記憶する場合は、ワード線WLkに接続されたセルトランジスタMTkからなるm個のメモリセルにて1つのページPGEを構成することができる。また、1セルトランジスタにpビットpは2以上の整数を記憶する場合も、ワード線WLkに接続されたセルトランジスタMTkからなるm個のメモリセルにてp個のページPGEを構成することができる。図3は、図1の不揮発性半導体記憶装置の1NANDストリング分の概略構成を示す断面図である。図3において、ウェル111上には電荷蓄積層115およびセレクトゲート電極119、120が配置され、電荷蓄積層115上には制御ゲート電極116が配置されている。なお、ウェル111と電荷蓄積層115とは、不図示のトンネル絶縁膜を介して絶縁することができる。電荷蓄積層115と制御ゲート電極116とは、不図示の電極間絶縁膜を介して絶縁することができる。ここで、1個の電荷蓄積層115とその上の制御ゲート電極116とで1個のメモリセルを構成することができる。そして、ウェル111には、電荷蓄積層115間または電荷蓄積層115とセレクトゲート線SGDに接続されるセレクトゲート電極119、セレクトゲート線SGSに接続されるセレクトゲート電極120との間に配置された不純物拡散層112、113、114が形成されている。なお、例えば、ウェル111はP型、不純物拡散層112、113、114はN型に形成することができる。そして、不純物拡散層113は接続導体118を介してビット線BLjに接続され、不純物拡散層114は接続導体117を介してソース線SCEに接続されている。なお、各メモリセルの制御ゲート電極116はワード線WL1~WLhに接続され、セレクトゲート電極119、120はセレクトゲート線SGD、SGSにそれぞれ接続されている。図4は、図1の不揮発性半導体記憶装置の周辺回路の概略構成を示す断面図である。図4において、半導体基板121には、メモリセルアレイ1および周辺回路21が形成されている。なお、半導体基板121は、例えば、p型シリコン基板を用いることができる。そして、メモリセルアレイ1において、半導体基板121にはウェル122が形成され、ウェル122にはウェル111が形成され、ウェル111には不純物拡散層112が形成されている。なお、ウェル122はn型ウェル、ウェル111はp型ウェル、不純物拡散層112はn型拡散層とすることができる。また、周辺回路21において、半導体基板121にはウェル123、124および不純物拡散層129が形成され、ウェル123には不純物拡散層125が形成され、ウェル124には不純物拡散層127が形成されている。なお、ウェル123はn型ウェル、ウェル124はp型ウェル、不純物拡散層125はp型拡散層、不純物拡散層127、129はn型拡散層とすることができる。そして、不純物拡散層125間のチャネル領域上にゲート電極126が配置されることで周辺トランジスタPTAが形成されている。また、不純物拡散層127間のチャネル領域上にゲート電極128が配置されることで周辺トランジスタPTBが形成されている。また、不純物拡散層129間の半導体基板121上にゲート電極130が配置されることで周辺トランジスタPTCが形成されている。この周辺トランジスタPCTのゲート絶縁膜の膜厚は周辺トランジスタPTA、PTBのゲート絶縁膜の膜厚よりも厚くすることができる。この周辺トランジスタPTCは高耐圧トランジスタとして用いることができ、例えば、ワード線WLに高電位を転送する転送トランジスタとして用いることができる。そして、図2及び図3において、書き込み動作では、ブロックBiの選択ワード線WLkにプログラム電圧Vpp例えば20Vが印加される。また、非選択ワード線WL1~WLk-1、WLk1~WLhにはセルトランジスタMT1~MTk-1をオンさせるのに十分な中間電圧Vpass例えば、10Vが印加される。また、ブロックBiの選択ビット線BLjには、書き込むデータに応じて書き込み電圧例えば0V、または、書き込み禁止電圧例えば2.5Vが印加される。例えば、データ0を書き込みたい場合は選択ビット線BLjを0Vに、データ1を書き込みたい場合は選択ビット線BLjを2.5Vにする。非選択ビット線BL1~BLj-1、BLj1~BLmには、書き込み禁止電圧例えば2.5Vが印加される。また、セレクトゲート線SGDには、ビット線電圧との関係で、セルトランジスタMTkの閾値を上昇させたい場合にセレクトトランジスタDTがオンし、セルトランジスタMTkの閾値を上昇させたくない場合にセレクトトランジスタDTがオフする電圧、例えば、2.5Vが印加される。また、セレクトゲート線SGSには、セレクトトランジスタSTをオフさせるのに十分な低電圧が印加される。すると、セルトランジスタMTkの電荷蓄積層115に電荷を注入したい場合、ビット線BLjに印加された0Vの電圧は、セレクトトランジスタDTがオンしているためNANDストリングNSjに0Vが転送される。ビット線BLjに印加された0Vの電圧は、NANDストリングNSjのセルトランジスタMT1~MTk-1を介してセルトランジスタMTkのドレインに伝わるとともに、選択セル選択されたセルトランジスタMTの制御ゲート電極116に高電圧がかかり、選択セルの電荷蓄積層115の電位が上昇する。このため、トンネル現象によって選択セルのドレインから電荷が電荷蓄積層115に注入され、セルトランジスタMTkのしきい値が上昇することで、選択セルの書き込み動作が実行される。一方、セルトランジスタMTkの電荷蓄積層115に電荷を注入したくない場合、ビット線BLjに印加された2.5Vの電圧により、セレクトトランジスタDTがオフする。その結果、いわゆるセルフブーストにより、選択ワード線WLkに接続された選択セルのチャネルの電位が上昇する。その結果、選択セルのドレインから電荷が電荷蓄積層115に注入されない。そのため、セルトランジスタMTkのしきい値電圧は上昇しない。読み出し動作では、ブロックBiの選択ワード線WLkに読み出し電圧例えば、0Vが印加され、非選択ワード線WL1~WLk-1、WLk1~WLhには、セルトランジスタMT1~MTk-1、MTk1~MThをオンさせるのに十分な中間電圧例えば、4.5Vが印加される。また、セレクトゲート線SGD、SGSには、セレクトトランジスタDT、STをオンさせるのに十分な中間電圧例えば、4.5Vが印加される。また、ビット線BLjにプリチャージ電圧が印加され、ソース線SCEに0Vが印加される。この時、選択セルのしきい値が読み出しレベルに達していない場合は、ビット線BLjに充電された電荷がNANDストリングNSjを介して放電され、ビット線BLjの電位がロウレベルになる。一方、選択セルのしきい値が読み出しレベルに達している場合は、ビット線BLjに充電された電荷がNANDストリングNSjを介して放電されないので、ビット線BLjの電位がハイレベルになる。そして、ビット線BLjの電位がロウレベルかハイレベルかを判定することで選択セルのしきい値が読み出しレベルに達しているかどうかが判定され、選択セルに記憶されているデータが読み出される。図5は、図1の不揮発性半導体記憶装置の予備消去動作および消去動作を示すタイミングチャートである。図5において、予備消去期間H1では、ブロックBiのワード線WL1~WLhに消去期間H2よりも高いワード線電圧Vwが印加され、ブロックBiのウェル電位が予備消去電圧VPE例えば、17Vに設定される。なお、この時のワード線電圧Vwは、0Vよりも高い電圧から下りステップ状に0Vまで下降するように制御することができる。また、ブロックBiのソース線SCEおよびセレクトゲート線SGD、SGSはフローティングに設定することができる。この時、ブロックBiのメモリセルのウェル111と制御ゲート電極116との間に中間電圧がかかる。このため、ブロックBiのメモリセルの電荷蓄積層115に蓄積されていた電子がウェル111側に徐々に引き抜かれ、ブロックBiのメモリセルの予備消去動作が実行される。さて、書き込みされた後のブロックBiのメモリセルの電荷蓄積層115に多くの電子が蓄積されていると仮定する。この状態から制御ゲート電極116が0Vになるような消去期間H2の通常消去を実施すると、電子を多く蓄積した電荷蓄積層115のバイアスが加わり、ウェル111の消去電圧と合わせて、メモリセルのトンネル絶縁膜には消去開始時に最大のストレスが印可されるため、セル寿命を下げる。しかし、本実施例はウェル111と制御ゲート電極116との間に消去期間H2と同様の高電圧が消去開始時にかからないように予備消去動作をステップ状で実施するので、電荷蓄積層115に電子を多く蓄積した予備消去開始時はトンネル絶縁膜に印可される電圧は低く、制御ゲート電極116の下りステップが進んだ期間では電荷蓄積層115の電子は既に幾分引き抜かれているので、ブロックBiの消去時のトンネル絶縁膜の劣化を低減することができる。ここで、ワード線電圧Vwの立ち上げは予備消去電圧VPEの立ち上げよりも先に行われ、ワード線電圧Vwの立ち下げは予備消去電圧VPEの立ち下げよりも後に立ち下げることが好ましい。その結果、トンネル絶縁膜に加え割る電圧ストレスを効果的に低減することができる。消去期間H2では、ブロックBiのワード線WL1~WLhに0Vが印加され、ブロックBiのウェル電位が消去電圧VE例えば、17Vに設定される。また、ブロックBiのソース線SCEおよびセレクトゲート線SGD、SGSはフローティングに設定することができる。なお、消去期間H2のワード線電圧Vwは、予備消去期間H1の最も高いワード線電圧Vwに比べて低ければどのような値でもよい。消去期間H2でも、ブロックBiのメモリセルのウェル111と制御ゲート電極116との間に高電圧がかかる。このため、ブロックBiのメモリセルの電荷蓄積層115に蓄積されていた電子がウェル111側に引き抜かれ、ブロックBiのメモリセルの消去動作が実行される。ここで、消去期間H2では予備消去期間H1に比べて電荷蓄積層115に蓄積されていた電子が減少しているため、ウェル111と制御ゲート電極116との間に高電圧がかかった場合においても、ブロックBiの消去時のトンネル絶縁膜の劣化を低減することができる。図6は、図1の不揮発性半導体記憶装置の選択ブロックと非選択ブロックとの接続関係を示すブロック図である。なお、図6の例では、簡単のために、図3の電荷蓄積層115が各ブロックB1~Bnごとに1個だけある場合を示した。図6において、図4のメモリセルアレイ1にはブロックB1~Bnが設けられ、図4の周辺回路21には周辺ブロックPB1~PBnが設けられている。ブロックB1~Bnには、ワード線WL1-1~WL1-nがそれぞれ設けられるとともに、電荷蓄積層115-1~115-nがそれぞれ設けられている。そして、電荷蓄積層115-1~115-nは、浮遊容量C1~Cnをそれぞれ介してワード線WL1-1~WL1-nにそれぞれ接続されるとともに、浮遊容量C1 ́~Cn ́をそれぞれ介してウェル111に接続されている。周辺ブロックPB1~PBnには、周辺トランジスタPTC1~PTCnがそれぞれ設けられている。周辺トランジスタPTC1~PTCnは転送トランジスタであり、図4の周辺トランジスタPTCの構造を用いることができる。ここで、ワード線WL1-1~WL1-nは、例えば、図2のワード線WL1であり、各ブロックPB1~PBnにおいて、それぞれ周辺トランジスタPTC1~PTCnを介して共通のワード線ノードWLCに接続されている。電位生成回路9には、電圧制御部9A、消去電圧発生部9Bおよびプリワード線電圧発生部9Cが設けられている。消去電圧発生部9Bは、図5の予備消去電圧VPEおよび消去電圧VEを発生することができる。プリワード線電圧発生部9Cは、図5のワード線電圧Vwを発生することができる。電圧制御部9Aは、消去電圧発生部9Bおよびプリワード線電圧発生部9Cの電圧発生タイミングを制御することができる。そして、消去電圧発生部9Bはウェル111に接続されている。また、プリワード線電圧発生部9Cは周辺トランジスタPTC1~PTCnがそれぞれ介してワード線WL1-1~WL1-nに接続されている。そして、図5の予備消去期間H1において、ブロックB1が非選択の状態でブロックBnが選択され、ブロックBnの予備消去を行うものとする。この時、消去電圧発生部9Bにて生成された予備消去電圧VPEがウェル111に印加される。また、周辺トランジスタPTC1、PTCnのウェル電圧および周辺トランジスタPT1のゲート電圧は基準電圧Vss例えば、0Vに設定され、周辺トランジスタPTnのゲート電圧は周辺トランジスタPTCnをオンするのに十分なオン電圧Vonに設定される。なお、周辺トランジスタPTC1~PCTnのウェル半導体基板121には電圧制御部9AによりVssが印加される。このため、プリワード線電圧発生部9Cにて生成されたワード線電圧Vwが周辺トランジスタPTCnを介してワード線BWnに印加される。この結果、ブロックBnのワード線BWnとウェル111との間に中間電圧がかかり、ブロックBnの電荷蓄積層FGnに蓄積されていた電子がウェル111側に徐々に引き抜かれ、ブロックBnのメモリセルの予備消去動作が実行される。この時、非選択ブロックB1では、周辺トランジスタPTC1~PTCn-1がオフされているのでワード線WL1-1~WL1-nはフローティングになっている。この結果、ワード線電圧Vwが低い場合、ウェル111側に高電圧がかかり、浮遊容量C1、C1 ́による容量結合によってワード線WL1の電位が上がる。このため、周辺トランジスタPTC1~PTCn-1のソースとドレインとの間に高電圧がかかり、周辺トランジスタPTC1~PTCn-1を介してオフリーク電流ILKが流れると、非選択ブロックB1の電荷蓄積層FG1に蓄積されていた電子がウェル111側に引き抜かれ、誤消去が発生する。本実施例は図5の予備消去期間H1において、ワード線電圧Vwは下りステップ状に遷移するが、選択ブロックBmのメモリセルのトンネル絶縁膜ストレス緩和のため、中間電圧に上げている。一方で、ウェル111側に高電圧がかかっている時に、ワード線電圧Vwを上げることはワード線ノードWLCの電位をワード線電圧Vwに上げることになる。そのため、周辺トランジスタPTC1~PTCnの全てのソースワード線ノードWLCにワード線電圧Vwがかかる。すなわち、オフ状態の周辺トランジスタPTC1~PTCn-1のウェルにバックバイアスBEが加わったのと等価な状態となる。このため、周辺トランジスタPT1のしきい値が上がり、オフリーク電流ILKを低減することが可能となる。その結果、非選択ブロックB1の電荷蓄積層FG1に蓄積されていた電子がウェル111側に引き抜かれるのを抑制することができ、誤消去を低減することができる。第2実施形態図7は、第2実施形態に係る不揮発性半導体記憶装置の予備消去動作および消去動作を示すタイミングチャートである。図7において、予備消去期間H11では、ブロックBiのワード線WL1~WLhに消去期間H2よりも高いワード線電圧Vwが印加され、ブロックBiのウェル電位が予備消去電圧VPEに設定される。なお、この時のワード線電圧Vwは、0Vよりも高い一定の電圧に設定することができる。また、予備消去電圧VPEは、0Vよりも高い電圧から上りステップ状になるように制御することができる。また、ブロックBiのソース線SCEおよびセレクトゲート線SGD、SGSはフローティングに設定することができる。この時、ブロックBiのメモリセルのウェル111と制御ゲート電極116との間に中間電圧がかかる。このため、ブロックBiのメモリセルの電荷蓄積層115に蓄積されていた電子がウェル111側に徐々に引き抜かれ、ブロックBiのメモリセルの予備消去動作が実行される。ここで、ワード線電圧Vwを一定に保ったまま、0Vよりも高い電圧から上りステップ状に予備消去電圧VPEを上昇させると、予備消去開始時は電荷蓄積層115に蓄積されている電子が多くても、ウェル111に印可された消去電圧が低く、ステップが進んだ期間はウェル111に印可された消去電圧が高くても電荷蓄積層115に蓄積されている電子が既に幾分引き抜かれているので、ブロックBiの消去時のトンネル絶縁膜の劣化を低減することができる。また、ウェル111側に高電圧がかかっている時に、ワード線電圧Vwを上げると、図6に示すように、非選択ブロックの周辺トランジスタPT1のウェルにバックバイアスBEがかかったのと等価な状態になる。このため、非選択ブロックの周辺トランジスタPT1のしきい値が上がり、オフリーク電流ILKを低減することが可能となることから、非選択ブロックの電荷蓄積層に蓄積されていた電子がウェル111側に引き抜かれるのを抑制することができ、誤消去を低減することができる。消去期間H12では、ブロックBiのワード線WL1~WLhに例えば0Vが印加される。なお、消去期間H12のワード線電圧Vwは、予備消去期間H11に比べて低ければどのような値でもよい。また、ブロックBiのウェル電位は、消去ベリファイVFYに合格するまで消去電圧VE1、VE2、VE3、VE4に順次ステップアップされる。また、ブロックBiのソース線SCEおよびセレクトゲート線SGD、SGSはフローティングに設定することができる。なお、高速動作の点から、消去電圧VE1は予備消去電圧VPEの最も低い値とワード線電圧Vwの差よりも高いことが望ましい。この時、ブロックBiのメモリセルのウェル111と制御ゲート電極116との間に高電圧がかかる。このため、ブロックBiのメモリセルの電荷蓄積層115に蓄積されていた電子がウェル111側に引き抜かれ、ブロックBiのメモリセルの消去動作が実行される。ここで、消去期間H12では予備消去期間H11に比べて電荷蓄積層115に蓄積されていた電子が減少しているため、ウェル111と制御ゲート電極116との間に高電圧がかかった場合においても、ブロックBiの消去時のトンネル絶縁膜の劣化を低減することができる。ここで、ワード線電圧Vwの立ち上げは予備消去電圧VPEの立ち上げよりも先に行われ、ワード線電圧Vwの立ち下げは予備消去電圧VPEの立ち下げよりも後に立ち下げることが好ましい。その結果、トンネル絶縁膜に加え割る電圧ストレスを効果的に低減することができる。また、消去期間H12のワード線電圧Vwは、予備消去期間H11に比べて低くすることにより、その分だけ消去電圧VE1、VE2、VE3、VE4を低くすることができ、周辺トランジスタPTC1、PTCnのブレークダウンを防止することができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、上りステップ、下りステップではなく、時系列に従って直線的に上げる、直線的に下げるでもよいし、時系列に従って曲線的に上げる、曲線的に下げるでもよい。ま予備期消去期間に複数個の消去電圧を加えても良い。