電源端子と出力端子との間に接続された出力トランジスタと、前記出力トランジスタのゲートに接続された第1ノードを充放電し、前記出力トランジスタをON/OFF制御するゲート充放電回路と、前記第1ノードと前記出力端子との間に接続されたショートスイッチ回路と、前記ショートスイッチ回路を制御するショート制御回路とを備え、前記第1ノードが充電された後、前記出力トランジスタが安定的にONしている期間がON期間であり、前記第1ノードが放電された後、前記出力トランジスタが安定的にOFFしている期間がOFF期間であり、前記OFF期間から前記ON期間への遷移期間がターンオン期間であり、前記ON期間から前記OFF期間への遷移期間がターンオフ期間であり、前記ターンオン期間、前記ON期間及び前記ターンオフ期間において、前記ショート制御回路は、前記ショートスイッチ回路を介した前記第1ノードと前記出力端子との間の電気的接続を切断し、前記OFF期間において、前記ショート制御回路は、前記ショートスイッチ回路を介して前記第1ノードと前記出力端子との間を電気的に接続する電力用半導体装置。請求項1に記載の電力用半導体装置であって、前記ショートスイッチ回路は、ソースが前記出力端子に接続され、ドレインが前記第1ノードに接続され、ゲートが第2ノードに接続されたショートトランジスタを含み、前記ターンオン期間、前記ON期間及び前記ターンオフ期間において、前記ショート制御回路は、前記ショートトランジスタをOFFし、前記OFF期間において、前記ショート制御回路は、前記ショートトランジスタをONする電力用半導体装置。請求項2に記載の電力用半導体装置であって、前記ショート制御回路は、前記第2ノードと前記出力端子との間に接続された少なくとも1つのスイッチを備え、前記ターンオン期間、前記ON期間及び前記ターンオフ期間において、前記ショート制御回路は、前記少なくとも1つのスイッチをONすることによって、前記第2ノードと前記出力端子とを電気的に接続し、前記OFF期間において、前記ショート制御回路は、前記少なくとも1つのスイッチをOFFし、前記第2ノードと前記電源端子とを電気的に接続する電力用半導体装置。請求項3に記載の電力用半導体装置であって、前記少なくとも1つのスイッチは、前記第2ノードと前記出力端子との間に接続された第1スイッチを含み、前記ターンオフ期間は、前記第1ノード及び前記出力端子が放電される放電期間を含み、前記第1スイッチは、前記ターンオン期間、前記ON期間及び前記放電期間においてONする電力用半導体装置。請求項4に記載の電力用半導体装置であって、前記第1スイッチは、ゲートが前記第1ノードに接続され、ソースが前記出力端子に接続され、ドレインが前記第2ノードに接続されたNチャネルトランジスタである電力用半導体装置。請求項5に記載の電力用半導体装置であって、前記Nチャネルトランジスタの前記ドレインは、遅延回路を介して前記第2ノードに接続されており、前記ショート制御回路は、更に、前記第2ノードと前記出力端子との間に接続された補助スイッチを備え、前記補助スイッチは、前記ターンオン期間においてONする電力用半導体装置。請求項4乃至6のいずれか一項に記載の電力用半導体装置であって、前記ターンオフ期間は、更に、前記放電期間に続いて前記出力端子に負電圧が印加される負電圧期間を含み、前記ショート制御回路は、更に、前記電源端子と前記第1ノードとの間に接続され、前記負電圧期間に動作する過電圧保護回路と、前記過電圧保護回路の動作時にだけ制御信号を活性化する制御回路とを備え、前記少なくとも1つのスイッチは、更に、前記第2ノードと前記出力端子との間に接続された第2スイッチを含み、前記第2スイッチは、前記制御信号が活性化されている時にONし、前記制御信号が非活性化されている時にOFFする電力用半導体装置。請求項1に記載の電力用半導体装置であって、前記ショートスイッチ回路は、前記第1ノードと前記出力端子との間に接続されたショートトランジスタを含み、前記ショートトランジスタのゲートは、第2ノードに接続され、前記ショート制御回路は、前記第2ノードと前記出力端子との間に接続された複数のスイッチを備え、前記ターンオン期間、前記ON期間及び前記ターンオフ期間において、前記ショート制御回路は、前記第2ノードと前記出力端子とを電気的に接続することによって、前記ショートトランジスタをOFFし、前記OFF期間において、前記ショート制御回路は、前記複数のスイッチの少なくとも一部をOFFし、前記第2ノードと前記出力端子との電気的接続を切断し、前記第2ノードと前記電源端子とを電気的に接続することによって、前記ショートトランジスタをONする電力用半導体装置。請求項8に記載の電力用半導体装置であって、前記複数のスイッチは、前記第2ノードと前記出力端子との間に直列に接続された第1スイッチ及び第2スイッチを備え、前記ターンオフ期間は、前記第1ノード及び前記出力端子が放電される放電期間を含み、所定のタイマー期間は、前記放電期間と同時に始まり、且つ、前記放電期間以上の長さを有し、前記放電期間において、前記ショート制御回路は、前記第1スイッチをONし、前記所定のタイマー期間において、前記ショート制御回路は、前記第2スイッチをONし、前記所定のタイマー期間終了後の前記OFF期間において、前記ショート制御回路は、前記第2スイッチをOFFする電力用半導体装置。請求項9に記載の電力用半導体装置であって、前記第1スイッチは、ゲートが前記第1ノードに接続され、ソースが前記出力端子に接続され、ドレインが前記第2ノードに接続されたNチャネルトランジスタである電力用半導体装置。請求項9又は10に記載の電力用半導体装置であって、前記ショート制御回路は、更に、前記所定のタイマー期間の間だけ第1制御信号を活性化するタイマー回路を備え、前記第2スイッチは、少なくとも前記第1制御信号が活性化されている時にONし、前記第1制御信号が非活性化された後の前記OFF期間においてOFFする電力用半導体装置。請求項11に記載の電力用半導体装置であって、前記ターンオフ期間は、更に、前記放電期間に続いて前記出力端子に負電圧が印加される負電圧期間を含み、前記ショート制御回路は、更に、前記電源端子と前記第1ノードとの間に接続され、前記負電圧期間に動作する過電圧保護回路と、前記過電圧保護回路の動作時にだけ第2制御信号を活性化する制御回路とを備え、前記複数のスイッチは、更に、前記第1スイッチ及び前記第2スイッチに対して並列となるように前記第2ノードと前記出力端子との間に接続された第3スイッチを備え、前記第3スイッチは、前記第2制御信号が活性化されている時にONし、前記第2制御信号が非活性化されている時にOFFする電力用半導体装置。請求項12に記載の電力用半導体装置であって、前記第3スイッチは、遅延回路を介して前記第2ノードに接続されており、前記ショート制御回路は、更に、前記第2ノードと前記出力端子との間に接続された補助スイッチを備え、前記補助スイッチは、少なくとも前記ターンオン期間においてONする電力用半導体装置。請求項11乃至13のいずれか一項に記載の電力用半導体装置であって、前記ショートスイッチ回路は、更に、他のショートトランジスタを備え、前記ショートトランジスタ及び前記他のショートトランジスタは、前記第1ノードと前記出力端子との間に直列に接続され、前記他のショートトランジスタは、前記第1制御信号が活性化されている時にOFFする電力用半導体装置。請求項1に記載の電力用半導体装置であって、前記ショートスイッチ回路は、前記第1ノードと前記出力端子との間に直列に接続された第1ショートスイッチ及び第2ショートスイッチを含み、制御期間は、前記ターンオフ期間と同時に始まり、且つ、前記ターンオフ期間以上の長さを有し、前記ターンオン期間、前記ON期間及び前記制御期間において、前記ショート制御回路は、前記第1ショートスイッチと前記第2ショートスイッチの少なくとも一方をOFFし、前記制御期間終了後の前記OFF期間において、前記ショート制御回路は、前記第1ショートスイッチと前記第2ショートスイッチの両方をONする電力用半導体装置。請求項15に記載の電力用半導体装置であって、前記ショート制御回路は、前記ターンオン期間及び前記ON期間において前記第2ショートスイッチをOFFし、前記ターンオフ期間及び前記OFF期間において前記第2ショートスイッチをONし、前記ショート制御回路は、少なくとも前記制御期間において前記第1ショートスイッチをOFFし、前記制御期間終了後の前記OFF期間において前記第1ショートスイッチをONする電力用半導体装置。請求項16に記載の電力用半導体装置であって、前記第1ショートスイッチは、ゲートが第2ノードに接続された第1ショートトランジスタであり、前記ショート制御回路は、前記第2ノードと前記出力端子との間に接続された少なくとも1つのスイッチを備え、少なくとも前記制御期間において、前記ショート制御回路は、前記少なくとも1つのスイッチをONすることによって、前記第2ノードと前記出力端子とを電気的に接続し、前記制御期間終了後の前記OFF期間において、前記ショート制御回路は、前記少なくとも1つのスイッチをOFFし、前記第2ノードと前記電源端子とを電気的に接続する電力用半導体装置。請求項17に記載の電力用半導体装置であって、前記ターンオフ期間は、前記第1ノード及び前記出力端子が放電される放電期間を含み、前記制御期間は、所定のタイマー期間を含み、前記所定のタイマー期間は、前記放電期間と同時に始まり、且つ、前記放電期間以上の長さを有し、前記ショート制御回路は、更に、前記所定のタイマー期間の間だけ第1制御信号を活性化するタイマー回路を備え、前記少なくとも1つのスイッチは、前記第2ノードと前記出力端子との間に接続された第1スイッチを含み、前記第1スイッチは、少なくとも前記第1制御信号が活性化されている時にONし、前記第1制御信号が非活性化された後の前記OFF期間においてOFFする電力用半導体装置。請求項1乃至18のいずれか一項に記載の電力用半導体装置であって、前記ゲート充放電回路は、前記ターンオン期間及び前記ON期間において前記第1ノードを充電する昇圧回路と、前記第1ノードとグランド端子との間に介在する放電トランジスタとを備え、前記放電トランジスタは、前記ターンオン期間及び前記ON期間においてOFFし、前記ターンオフ期間及び前記OFF期間においてONする電力用半導体装置。請求項19に記載の電力用半導体装置であって、前記放電トランジスタは、寄生バイポーラトランジスタを有し、前記寄生バイポーラトランジスタのコレクタ、エミッタ及びベースは、それぞれ、前記電源端子、前記第1ノード、及び前記放電トランジスタのバックゲートに接続されている電力用半導体装置。ここで、本願発明者は、次のような課題を発見した。それは、上述のような電力用半導体装置を単一の半導体基板上に形成したときに、外部から印加されるサージ電圧により、出力トランジスタ10が熱破壊する可能性があるということである。この課題について、以下に説明する。上述のような電力用半導体装置において、出力トランジスタ10パワーMOSFETのオン抵抗は十分に低いことが望ましい。そのためには、出力トランジスタ10のゲートにつながるノードNDに、十分高い駆動電圧を印加する必要がある。このようにノードNDには高電圧が印加されるため、一般的には、高圧MOSFETが放電トランジスタ33として使用される。図2は、出力トランジスタ10及び放電トランジスタ33の一例の断面構造を示している。放電トランジスタ33は、高圧MOSFET構造を有している。この放電トランジスタ33は、図2に示されるような縦型の寄生バイポーラトランジスタを有する。図3は、その寄生バイポーラトランジスタを含めた回路構成を示している。図3に示されるように、放電トランジスタ33のドレイン及びバックゲートは、それぞれノードND及びノードNBに接続されており、寄生バイポーラトランジスタQ1のコレクタ、エミッタ及びベースは、それぞれ電源端子TV、ノードND及びノードNBに接続されている。また、寄生容量コレクタ-ベース間容量C1が、電源端子TVとノードNBとの間に生成される。ここで、電力用半導体装置出力トランジスタ10がOFF状態の時に、電源電圧VDDの急峻な増加が発生した場合を考える。OFF状態において、ノードNB放電トランジスタ33のバックゲートはハイインピーダンスとなっている。従って、電源電圧VDDの急峻な増加が発生すると、寄生容量C1を通して、ノードNBの電圧寄生バイポーラトランジスタQ1のベース電圧が持ち上がる。その結果、寄生バイポーラトランジスタQ1がONする。この時、コレクタ-エミッタ間電圧VCEが耐圧BVCEOを超えていると、大きな降伏電流が流れる。ここで、図4は、寄生バイポーラトランジスタQ1の電流-電圧特性を示している。コレクタ-エミッタ間電圧VCEが耐圧BVCEOを超えると、大きな降伏電流が流れることが分かる。この降伏電流により、出力トランジスタ10のゲートにつながるノードNDの電圧が持ち上がるため、出力トランジスタ10がONしてしまう。但し、この時、出力トランジスタ10は、高オン抵抗でオンするハーフオン。この場合、出力トランジスタ10に過大な電力が印加されるため、熱破壊が発生する可能性がある。例えば、自動車に搭載される電力用半導体装置の電源端子TVは、バッテリーに接続される。この場合の電源電圧VDDの急峻な増加の一例として、図5に示されるようなダンプサージが考えられる。ダンプサージとは、オルタネータの発電中にバッテリーが外れたときに、電源端子TVに発生するサージのことである。ダンプサージが電源端子TVに印加されると、上述の理由により、寄生バイポーラトランジスタQ1が動作し、出力トランジスタ10の熱破壊が発生する可能性がある。以上に説明されたように、電力用半導体装置がOFF状態の時に、電源電圧の急峻な増加が発生した場合、出力トランジスタがハーフオンして熱破壊される可能性があった。電力用半導体装置がOFF状態の時に、電源電圧の急峻な増加が発生した場合であっても、出力トランジスタがONすることを防止することができる技術が望まれる。本発明の1つの観点において、電力用半導体装置が提供される。その電力用半導体装置は、電源端子と出力端子との間に接続された出力トランジスタと、出力トランジスタのゲートに接続された第1ノードを充放電し、出力トランジスタをON/OFF制御するゲート充放電回路と、第1ノードと出力端子との間に接続されたショートスイッチ回路と、ショートスイッチ回路を制御するショート制御回路と、を備える。第1ノードが充電された後、出力トランジスタが安定的にONしている期間がON期間である。第1ノードが放電された後、出力トランジスタが安定的にOFFしている期間がOFF期間である。OFF期間からON期間への遷移期間がターンオン期間である。ON期間からOFF期間への遷移期間がターンオフ期間である。ターンオン期間、ON期間及びターンオフ期間において、ショート制御回路は、ショートスイッチ回路を介した第1ノードと出力端子との間の電気的接続を切断する。OFF期間において、ショート制御回路は、ショートスイッチ回路を介して第1ノードと出力端子との間を電気的に接続する。本発明によれば、電力用半導体装置がOFF状態の時に、電源電圧の急峻な増加が発生した場合であっても、出力トランジスタがONすることを防止することが可能となる。更に、本発明に係る機構は、出力トランジスタのターンオン/ターンオフに関連する特性に影響を与えない。添付図面を参照して、本発明の実施の形態に係る電力用半導体装置を説明する。<基本構成>図6は、本発明の実施の形態に係る電力用半導体装置1の構成を概略的に示すブロック図である。電力用半導体装置1は、電源端子TV、入力端子TI、及び出力端子TOを備えている。出力端子TOは負荷20の一端に接続され、負荷20の他端はグランド端子TGに接続される。電源端子TVには、電源電圧VDDが供給される。入力端子TIには、パワーON信号PWRが入力される。そのパワーON信号PWRの活性化に応答して、電力用半導体装置1はONし、出力端子TOを通して負荷20に電力を供給する。より詳細には、電力用半導体装置1は、出力トランジスタ10及びゲート充放電回路30を備えている。出力トランジスタ10は、電源端子TVと出力端子TOとの間に接続されている。具体的には、出力トランジスタ10は、NチャネルMOSFETであり、そのゲート、ドレイン及びソースは、それぞれ第1ノードN1、電源端子TV及び出力端子TO出力ノードNZに接続されている。尚、出力ノードNZは、出力端子TOと同電位であり、出力端子TOと等価なものとして扱われる。出力トランジスタ10のゲートにつながる第1ノードN1は、抵抗素子RESを介して、ノードNDに接続されている。ノードNDは、ゲート充放電回路30の出力端子に接続されている。つまり、ゲート充放電回路30の出力は、抵抗素子RESを介して、第1ノードN1に接続されている。ゲート充放電回路30は、ノードNDすなわち第1ノードN1を充放電し、それにより出力トランジスタ10をON/OFF制御する。例えば、ゲート充放電回路30は、既出の図1で示されたものと同じ構成を有する。パワーON信号PWRが活性化されると、ゲート充放電回路30は、ノードND第1ノードN1を、電源電圧VDDよりも高い高電圧まで充電する。その結果、出力トランジスタ10がONし、負荷20に電力が供給される。一方、パワーON信号PWRが非活性化されると、ゲート充放電回路30は、ノードND第1ノードN1を放電する。その結果、出力トランジスタ10がOFFする。本実施の形態に係る電力用半導体装置1は、更に、ショートスイッチ回路4及びショート制御回路50を備えている。ショートスイッチ回路4は、出力トランジスタ10のゲート-ソース間を必要に応じてショートさせるために設けられている。すなわち、ショートスイッチ回路4は、第1ノードN1と出力ノードNZとの間に接続されている。ショートスイッチ回路4を制御することにより、ショートスイッチ回路4を介した第1ノードN1と出力ノードNZとの間の電気的接続をON/OFFすることができる。そのショートスイッチ回路4を制御するのが、ショート制御回路50である。<基本動作>図7は、本実施の形態に係る電力用半導体装置1の動作を示すタイミングチャートである。以下、図6及び図7を参照して、電力用半導体装置1の基本的な動作を説明する。その動作を説明するにあたり、4つの期間フェーズ:ターンオン期間PA、ON期間PB、ターンオフ期間PC、及びOFF期間PD、を考える。ターンオン期間PA及びON期間PBは、パワーON信号PWRが活性化PWR=Highレベルされている期間である。パワーON信号PWRが活性化されると、第1ノードN1は充電され、出力トランジスタ10はONし、出力ノードNZも充電される。ON期間PBは、第1ノードN1及び出力ノードNZの電圧が安定し、出力トランジスタ10が安定的にONしている期間である。一方、ターンオン期間PAは、パワーON信号PWRの活性化タイミングからON期間PBまでの期間である。言い換えれば、ターンオン期間PAは、OFF期間PDからON期間PBへの遷移期間である。ターンオフ期間PC及びOFF期間PDは、パワーON信号PWRが非活性化PWR=Lowレベルされている期間である。パワーON信号PWRが非活性化されると、第1ノードN1は放電され、出力トランジスタ10はOFFし、出力ノードNZも放電される。OFF期間PDは、第1ノードN1及び出力ノードNZの電圧が安定し、出力トランジスタ10が安定的にOFFしている期間である。一方、ターンオフ期間PCは、パワーON信号PWRの非活性化タイミングからOFF期間PDまでの期間である。言い換えれば、ターンオフ期間PCは、ON期間PBからOFF期間PDへの遷移期間である。ターンオン期間PA:時刻t1~t2時刻t1において、パワーON信号PWRが活性化され、LowレベルからHighレベルに変わる。それに応答して、ゲート充放電回路30は、ノードND及び第1ノードN1を充電し始める。このターンオン期間PAにおいて、ショート制御回路50は、ショートスイッチ回路4を介した第1ノードN1と出力ノードNZとの間の電気的接続をOFF切断する。出力トランジスタ10はONし、出力ノードNZの電圧も徐々に上昇する。尚、ターンオン期間PAにおいて、第1ノードN1は、電源電圧VDDよりも高い高電圧まで充電される。ON期間PB:時刻t2~t3ON期間PBにおいて、ショート制御回路50は、ショートスイッチ回路4を介した第1ノードN1と出力ノードNZとの間の電気的接続をOFFのまま維持する。第1ノードN1の電圧は、電源電圧VDDよりも高い高電圧で安定する。出力ノードNZの電圧は、電源電圧VDD近傍で安定する。出力トランジスタ10は、安定的にONしている。ターンオフ期間PC:時刻t3~t4時刻t3において、パワーON信号PWRが非活性化され、HighレベルからLowレベルに変わる。それに応答して、ゲート充放電回路30は、ノードND及び第1ノードN1を放電し始める。このターンオフ期間PCにおいても、ショート制御回路50は、ショートスイッチ回路4を介した第1ノードN1と出力ノードNZとの間の電気的接続をOFFのまま維持する。従って、ショートスイッチ回路4を通した放電は発生しない。すなわち、第1ノードN1の放電は、従来通りゲート充放電回路30によってのみ行われる。第1ノードN1の電圧が低下すると、出力ノードNZの電圧も徐々に低下し、最終的に0Vになる。出力トランジスタ10はOFFする。OFF期間PD:時刻t4~OFF期間PDの少なくとも一部において、ショート制御回路50は、ショートスイッチ回路4を介した第1ノードN1と出力ノードNZとの間の電気的接続をON有効化する。従って、第1ノードN1と出力ノードNZとの間、すなわち、出力トランジスタ10のゲート-ソース間がショートする。出力トランジスタ10は、安定的にOFFしている。このように、ショート制御回路50は、OFF期間PDにおいてのみ、ショートスイッチ回路4を介した第1ノードN1と出力ノードNZとの間の電気的接続をON有効化する。その他の期間PA~PCにおいて、ショート制御回路50は、ショートスイッチ回路4を介した第1ノードN1と出力ノードNZとの間の電気的接続をOFF切断する。このショートスイッチ回路4を介した第1ノードN1と出力ノードNZとの間の電気的接続がOFFである期間は、パワーON信号PWRが活性化されている期間と一致しない。すなわち、ショート制御回路50は、単純にパワーON信号PWRに同期してショートスイッチ回路4をON/OFF制御しているわけではない。ショート制御回路50は、ターンオン期間PA及びON期間PBだけでなく、ターンオフ期間PCにおいても、ショートスイッチ回路4を介した第1ノードN1と出力ノードNZとの間の電気的接続をOFFのまま維持する。その結果、ターンオフ期間PCにおいて、ショートスイッチ回路4を通した第1ノードN1の放電が防止される。すなわち、本実施の形態に係るショートスイッチ回路4及びショート制御回路50は、出力トランジスタ10のターンオフに関連する特性ターンオフに要する時間等に影響を与えない。<ダンプサージ印加時の動作>次に、OFF期間PDにおいて、ダンプサージ等の印加によって、電源電圧VDDの急峻な増加が発生した場合を考える。図7に示される例では、OFF期間PDの最中の時刻t5~t6において、ダンプサージが電源端子TVに印加される。図8は、ゲート充放電回路30が既出の図1、図3で示されたものと同じ構成を有している場合を示している。上述の通り、ゲート充放電回路30の放電トランジスタ33は、寄生バイポーラトランジスタQ1を有している。寄生バイポーラトランジスタQ1のコレクタ、エミッタ及びベースは、それぞれ電源端子TV、ノードND及びノードNBに接続されている。また、寄生容量コレクタ-ベース間容量C1が、電源端子TVとノードNBとの間に接続されている。OFF期間PDの最中に、電源電圧VDDの急峻な増加が発生した場合、上述の通り、寄生バイポーラトランジスタQ1がONする可能性がある。寄生バイポーラトランジスタQ1がONすると、ノードNDの電圧が持ち上がる。しかしながら、OFF期間PDにおいて、ショートスイッチ回路4を介した電気的接続はONしており、第1ノードN1と出力ノードNZとの間、すなわち、出力トランジスタ10のゲート-ソース間はショートしている。ゲート-ソース間電圧が閾値電圧を超えないため、出力トランジスタ10はONすることなく、OFF状態を維持する。尚、ノードNDと第1ノードN1との間には抵抗素子RESが介在している。ノードNDの電圧が持ち上がった場合、ノードNDから、抵抗素子RES、第1ノードN1及びショートスイッチ回路4を通して、出力ノードNZへ電流が流れる。この時、抵抗素子RESにおいてIRドロップが発生するため、第1ノードN1の電圧がLowレベルに維持される。つまり、抵抗素子RESを利用することによって、第1ノードN1の電圧をLowレベルに維持しやすくなる。<効果>本実施の形態によれば、OFF期間PDにおいて、ショートスイッチ回路4を介した第1ノードN1と出力ノードNZとの間の電気的接続がONする。これにより、第1ノードN1と出力ノードNZとの間、すなわち、出力トランジスタ10のゲート-ソース間がショートする。従って、電源電圧VDDの急峻な増加が発生した場合であっても、出力トランジスタ10がONすることが防止される。すなわち、出力トランジスタ10の熱破壊が防止される。また、本実施の形態によれば、OFF期間PD以外において、ショートスイッチ回路4を介した第1ノードN1と出力ノードNZとの間の電気的接続はOFFのまま維持される。従って、OFF期間PD以外において、ショートスイッチ回路4及びショート制御回路50は、第1ノードN1に影響を及ぼさない。つまり、ショートスイッチ回路4及びショート制御回路50は、出力トランジスタ10のターンオン/ターンオフに関連する特性ターンオン/ターンオフに要する時間等に影響を与えない。すなわち、本実施の形態によれば、ターンオン/ターンオフに関連する特性に影響を及ぼすことなく、出力トランジスタ10の熱破壊を防止することが可能である。以下、本発明の様々な実施の形態を説明する。1.第1の実施の形態図9は、第1の実施の形態に係る電力用半導体装置1の構成を概略的に示すブロック図である。第1の実施の形態において、ショートスイッチ回路4は、第1ノードN1と出力ノードNZとの間に接続されたショートスイッチ40Aを含んでいる。また、第1の実施の形態におけるショート制御回路50は、ショート制御回路50Aと参照される。ショート制御回路50Aは、ショートスイッチ40AをON/OFF制御することによって、ショートスイッチ回路4を介した第1ノードN1と出力ノードNZとの間の電気的接続をON/OFFすることができる。図10は、第1の実施の形態に係るショートスイッチ40A及びショート制御回路50Aの構成を概略的に示している。ショートスイッチ40Aとして、例えば、NチャネルMOSFET以下、ショートトランジスタ40Aと参照されるが用いられる。ショートトランジスタ40Aのソース、ドレイン及びゲートは、それぞれ出力ノードNZ、第1ノードN1及び第2ノードN2に接続されている。この第2ノードN2の電圧を制御することによって、ショートトランジスタ40AをON/OFF制御することが可能である。ショート制御回路50Aは、第2ノードN2に接続されており、第2ノードN2の電圧を制御する。詳細には、ショート制御回路50Aは、第2ノードN2と出力ノードNZとの間に接続された第1スイッチ51Aと、第2ノードN2と電源端子TVとの間に接続された電源接続回路60Aとを備えている。第1スイッチ51Aは、第2ノードN2と出力ノードNZとの間の電気的接続を制御する。電源接続回路60Aは、制御信号CONに応じて、第2ノードN2と電源端子TVとの間の電気的接続を制御する。ターンオン期間PA、ON期間PB及びターンオフ期間PCにおいて、ショート制御回路50Aは、第1スイッチ51AをONする。これにより、第2ノードN2と出力ノードNZとの間、すなわち、ショートトランジスタ40Aのゲート-ソース間がショートする。その結果、ショートトランジスタ40AがOFFに維持される。一方、OFF期間PDにおいて、ショート制御回路50Aは、第1スイッチ51AをOFFし、第2ノードN2と出力ノードNZとの間の電気的接続を切断する。また、電源接続回路60Aは、第2ノードN2と電源端子TVとを電気的に接続する。その結果、第2ノードN2に電源電圧VDDが印加され、ショートトランジスタ40AがONする。このようにして、上述のショートトランジスタ40AのON/OFF制御が実現される。第1スイッチ51Aとして、例えば、図10に示されるようなNチャネルMOSFETが用いられる。そのNチャネルMOSFET51Aのゲート、ソース及びドレインは、それぞれ第1ノードN1、出力ノードNZ及び第2ノードN2に接続されている。このような構成の場合のショート制御回路50Aの動作を、図11を参照して説明する。尚、既出の図7と重複する説明は、適宜省略される。ターンオン期間PA:時刻t1~t2時刻t1において、パワーON信号PWRが活性化され、LowレベルからHighレベルに変わる。それに応答して、制御信号CONがHighレベルからLowレベルに変わる。制御信号CONがLowレベルの場合、電源接続回路60Aは、第2ノードN2と電源端子TVとの間の電気的接続を切断する。その一方で、上述の通り、第1ノードN1及び出力ノードNZの電圧は徐々に上昇する。昇圧回路32によって昇圧される第1ノードN1の電圧は、出力ノードNZの電圧より高く、それらノード間には電圧差N1-NZが発生する。すなわち、NチャネルMOSFET51Aのゲート-ソース間にある程度の電圧が印加され、NチャネルMOSFET51AがONする。その結果、第2ノードN2と出力ノードNZとは電気的に接続され、ショートトランジスタ40AがOFFする。ON期間PB:時刻t2~t3NチャネルMOSFET51AはONのままであり、ショートトランジスタ40AはOFFのままである。ターンオフ期間PC:時刻t3~t4時刻t3において、パワーON信号PWRが非活性化され、HighレベルからLowレベルに変わる。それに応答して、制御信号CONがLowレベルからHighレベルに変わる。制御信号CONがHighレベルの場合、電源接続回路60Aは、第2ノードN2と電源端子TVとを電気的に接続する。但し、ターンオフ期間PCにおいても、第1ノードN1と出力ノードNZとの間にはある程度の電圧差N1-NZが存在し、NチャネルMOSFET51AはON状態に維持される。つまり、第2ノードN2と出力ノードNZとは電気的に接続されたままである。NチャネルMOSFET51Aの電流能力は十分に大きく設計されるため、ショートトランジスタ40Aのゲート-ソース間電圧N2-NZは十分に低く維持される。従って、ショートトランジスタ40AはOFF状態に維持される。OFF期間PD:時刻t4~第1ノードN1及び出力ノードNZの放電が進み、第1ノードN1と出力ノードNZとの間の電圧差N1-NZがNチャネルMOSFET51Aの閾値電圧を下回ると、NチャネルMOSFET51AはOFFする。すなわち、第2ノードN2と出力ノードNZとの間の電気的接続が切断される。その結果、ノードN2に電源電圧VDDが印加され、ショートトランジスタ40AがONする。このように、ゲートが第1ノードN1に接続されたNチャネルMOSFET51Aを用いることによって、上述のショートトランジスタ40AのON/OFF制御が実現される。以下、第1の実施の形態に係るショート制御回路50Aの構成の様々な例を説明する。尚、上記と重複する説明は適宜省略される。1-1.第1の例図12は、第1の例を示す回路図である。電源接続回路60Aは、PチャネルMOSFET61A、63A、NチャネルMOSFET62A、64Aを備えている。PチャネルMOSFET61A及びNチャネルMOSFET62Aは、第1のインバータ回路を構成している。具体的には、PチャネルMOSFET61Aのゲート、ソース及びドレインは、それぞれ、ノードNA、電源端子TV及び第3ノードN3に接続されている。NチャネルMOSFET62Aのゲート、ソース及びドレインは、それぞれ出力ノードNZ、出力ノードNZ及び第3ノードN3に接続されている。尚、NチャネルMOSFET62Aは、デプレッション型である。PチャネルMOSFET63A及びNチャネルMOSFET64Aは、第2のインバータ回路を構成している。具体的には、PチャネルMOSFET63Aのゲート、ソース及びドレインは、それぞれ、第3ノードN3、電源端子TV及び第2ノードN2に接続されている。NチャネルMOSFET64Aのゲート、ソース及びドレインは、それぞれ第3ノードN3、出力ノードNZ及び第2ノードN2に接続されている。このような第1及び第2のインバータ回路が、第2ノードN2と電源端子TVとの間の電気的接続を制御する。このとき、第1のインバータ回路に入力されるノードNAの信号ゲート充放電回路の放電トランジスタ33のゲート制御信号が、図10及び図11で示された制御信号CONに相当する。ターンオン期間PA及びON期間PBにおいて、ノードNAの信号制御信号CONはLowレベルである。この場合、PチャネルMOSFET61AがONし、PチャネルMOSFET63AはOFFする。従って、第2ノードN2と電源端子TVとの間の電気的接続が切断される。第2ノードN2は、少なくともNチャネルMOSFET51A第1スイッチを介して、出力ノードNZと電気的に接続される。ターンオフ期間PC及びOFF期間PDにおいて、ノードNAの信号制御信号CONはHighレベルである。この場合、PチャネルMOSFET61A及びNチャネルMOSFET64AがOFFし、PチャネルMOSFET63AがONする。従って、第2ノードN2と電源端子TVとが電気的に接続される。但し、ターンオフ期間PCでは、上述の通り、NチャネルMOSFET51AもONしている。ターンオフ期間PCにおいてもショートトランジスタ40AをOFFに維持しておくために、NチャネルMOSFET51Aの電流能力は、PチャネルMOSFET63Aの電流能力よりも十分に大きく設計される。OFF期間PDでは、NチャネルMOSFET51AもOFFするため、第2ノードN2と出力ノードNZとの間の電気的接続が切断される。従って、ショート制御回路50Aを通って電源端子TVから出力端子TOに向かって電流は流れない。すなわち、オフ時消費電流は発生しない。尚、ショート制御回路50Aに含まれるNチャネルMOSFETのそれぞれのバックゲートは、出力ノードNZに直接接続されている。そのため、OFF期間PDにおいて、それらバックゲートがハイインピーダンスになることはない。従って、OFF期間PDにおいて、ダンプサージの印加によって、それらNチャネルMOSFETの寄生バイポーラトランジスタが動作することはない。1-2.第2の例図13は、第2の例を示す回路図である。第2の例では、図12で示された回路構成に対して、デプレッション型のNチャネルMOSFET65Aが更に追加されている。このデプレッション型のNチャネルMOSFET65Aは、PチャネルMOSFET63Aと第2ノードN2との間に介在しており、定電流源として機能する。上述の第1の例で示されたように、ターンオフ期間PC中には、NチャネルMOSFET51AとPチャネルMOSFET63Aが同時にオンする期間がある。しかしながら、ターンオフ期間PCにおいてもショートトランジスタ40AをOFFに維持しておくことが望ましい。その目的のため、第1の例では、NチャネルMOSFET51Aの電流能力は、PチャネルMOSFET63Aの電流能力よりも十分に大きく設計される。つまり、電流能力の設計に十分な注意を払う必要がある。第2の例では、定電流源として機能するNチャネルMOSFET65Aの定電流値を小さくするインピーダンスを高くすることにより、当該目的を容易に達成することができる。つまり、第1の例と比較して、設計がより容易になる。1-3.第3の例図14は、第3の例を示す回路図である。第3の例では、図12で示された回路構成に対して、遅延回路70A及び補助スイッチ66Aが更に追加されている。NチャネルMOSFET51Aのドレインは、第2ノードN2の代わりにノードN2’に接続されている。そのノードN2’が、遅延回路70Aを介して、第2ノードN2に接続されている。図14及び図15を参照して、OFF期間PD中に電源端子TVにダンプサージが印加された場合を考える。出力トランジスタ10は大面積を有するように作成されることが多く、その場合、ゲート-ドレイン間の寄生容量Cgd図14参照を無視することができない。時刻t5においてダンプサージが印加されると、その寄生容量Cgdによって、第1ノードN1の電圧が持ち上げられる。その後、第1ノードN1は、寄生容量Cgdと抵抗素子RESと放電トランジスタ33のインピーダンスに依って決まる時定数で放電される。OFF期間PDの最中に第1ノードN1の電圧が上昇すると、NチャネルMOSFET51A第1スイッチがONしてしまう。図15の例では、時刻t5~tsの短い期間、NチャネルMOSFET51AがONし、ノードN2’が放電されてしまう。もし、遅延回路70Aがなければ、ショートトランジスタ40Aのゲートにつながる第2ノードN2も放電されてしまい、ショートトランジスタ40AがOFFしてしまう。このことは、出力トランジスタ10のゲート-ソース間のショートの解除を意味し、好ましくない。一方、本例によれば、ノードN2’と第2ノードN2との間に遅延回路70Aが設けられている。従って、たとえノードN2’が放電されても、第2ノードN2の電圧レベルは、ある程度の時間Highレベルに維持される。つまり、時刻t5~tsの期間においても、ショートトランジスタ40AはON状態のまま維持される。このように、OFF期間PDの最中に出力トランジスタ10のゲート-ソース間のショートが解除されることが防止される。図16A及び図16Bは、遅延回路70Aの構成例を示している。図16Aの例では、抵抗素子71Aと容量素子72Aとにより、遅延回路70Aが構成されている。図16Bの例では、定電流源として機能するデプレッション型のNチャネルMOSFET73Aと、ショートトランジスタ40Aのゲート-ソース間の寄生容量C40Aとにより、遅延回路70Aが構成されている。OFF期間PDにおいて、遅延回路70Aの容量素子72AあるいはC40Aは、電源電圧VDDに充電されている。上記理由によりノードN2’が放電された場合であっても、遅延回路70Aの容量素子が放電されるまでは、第2ノードN2の電圧レベルをHighレベルに保つことができる。尚、遅延回路70Aの放電時定数は、第1ノードN1の放電時定数よりも大きく設計される。尚、ターンオン期間PAの開始時時刻t1:図11参照、第2ノードN2を速やかに放電し、ショートトランジスタ40AをOFFする必要がある。しかしながら、本例では、ノードN2’と第2ノードN2との間に遅延回路70Aが介在しており、NチャネルMOSFET51A、64Aを通した放電は遅延する。このような遅延回路70Aの影響を無くすために、補助スイッチ66Aが追加されている。補助スイッチ66Aは、第2ノードN2と出力ノードNZとの間に接続されており、ターンオン期間PAにおいてONする。その結果、ターンオン期間PAの開始時に、補助スイッチ66Aを通して第2ノードN2が速やかに放電される。つまり、ターンオン期間PAへの遅延回路70Aの影響が排除される。例えば、補助スイッチ66AはNチャネルMOSFETであり、そのゲート、ソース及びドレインは、それぞれ第3ノードN3、出力ノードNZ及び第2ノードN2に接続されている。ターンオン期間PAにおいて、第3ノードN3には電源電圧VDDが印加される。第3ノードN3と出力ノードNZとの間の電圧差N3-NZが閾値電圧を下回るまで、NチャネルMOSFET66AはONする。ターンオン期間PA以外において、NチャネルMOSFET66AはOFFする。これにより、上記目的が達成される。1-4.第4の例出力端子TOに接続される負荷20が誘導性負荷の場合、ターンオフの際に、逆起電圧負電圧が出力端子TOに印加される可能性がある。また、負荷20を接続する配線のインダクタンス成分によっても、同様のことが発生し得る。このような場合、図17に示されるように、ターンオフ期間PCは、第1ノードN1及び出力ノードNZが放電される放電期間PC1だけでなく、続いて出力端子TO出力ノードNZに負電圧が印加される負電圧期間PC2をも含む。既出の例では、ターンオフ期間PCは、放電期間PC1だけを含んでいた。その放電期間PC1において、第1スイッチ51AがONし、第2ノードN2と出力ノードNZとの間が電気的に接続される。その結果、ショートトランジスタ40Aが、放電期間PC1においてもOFF状態に維持される。しかしながら、第1スイッチ51ANチャネルMOSFET51Aは、負電圧期間PC2においてもONするとは限らない。従って、第4の例では、第2ノードN2と出力ノードNZとの間に接続され、負電圧期間PC2においてONする第2スイッチ52Aが追加される。図18は、第4の例を示す回路図である。第4の例では、図12で示された回路構成に対して、過電圧保護回路80、制御回路90、及び第2スイッチ52Aが更に追加されている。過電圧保護回路80ダイナミッククランプ回路は、電源端子TVと第1ノードN1との間に接続されている。具体的には、過電圧保護回路80は、PチャネルMOSFET81、ダイオード82、83を備えている。PチャネルMOSFET81のソースは、電源端子TVに接続されている。PチャネルMOSFET81のゲート及びドレインは、ダイオード82のカソードに接続されている。ダイオード82のアノードは、ダイオード83のアノードに接続されている。ダイオード83のカソードは、第1ノードN1に接続されている。この過電圧保護回路80は、負電圧期間PC2において動作する。制御回路90は、PチャネルMOSFET91及びデプレッション型のNチャネルMOSFET92を備えている。PチャネルMOSFET91のゲート、ソース及びドレインは、それぞれ、PチャネルMOSFET81のゲート、電源端子TV及び第5ノードN5に接続されている。NチャネルMOSFET92のドレインは第5ノードN5に接続され、そのソース及びゲートは出力ノードNZに接続されている。PチャネルMOSFET81、91はカレントミラー回路を構成している。過電圧保護回路80が動作すると、第5ノードN5が充電され、その電圧はHighレベルになる。過電圧保護回路80が非動作の場合、第5ノードN5の電圧は出力ノードNZの電圧と同等になる。この第5ノードN5の電圧が、第2スイッチ52AをON/OFF制御するための制御信号CON2として使用される。すなわち、制御回路90は、過電圧保護回路80の動作時にだけ制御信号CON2を活性化CON2=Highレベルする。第2スイッチ52Aは、第2ノードN2と出力ノードNZとの間に接続されている。この第2スイッチ52Aは、制御信号CON2が活性化されている時CON2=HighレベルにONし、非活性化されている時にOFFする。第2スイッチ52Aは、例えばNチャネルMOSFETであり、そのゲート、ソース及びドレインは、それぞれ第5ノードN5、出力ノードNZ及び第2ノードN2に接続されている。制御信号CON2が活性化されHighレベルになると、NチャネルMOSFET52AはONする。その結果、第2ノードN2と出力ノードNZが電気的に接続される。図18及び図19を参照して、本例におけるターンオフ期間PCについて説明する。そのターンオフ期間PCは、放電期間PC1と負電圧期間PC2を含んでいる。放電期間PC1:時刻t3~tm既出の例の場合と同様に、第1スイッチ51AがONする。そのため、第2ノードN2と出力ノードNZとが電気的に接続され、ショートトランジスタ40AはOFF状態に維持される。負電圧期間PC2:時刻tm~t4負電圧期間PC2において、過電圧保護回路80を正常に動作させるためには、出力トランジスタ10を低いゲート-ソース間電圧でオンさせる必要がある。従って、ショートトランジスタ40AがONして、第1ノードN1と出力ノードNZとがショートすることは望ましくない。すなわち、負電圧期間PC2においてもショートトランジスタ40AをOFFのまま保つ必要がある。しかしながら、負電圧期間PC2において、第1スイッチ51AはOFFする可能性がある。従って、負電圧期間PC2用に第2スイッチ52Aが設けられている。より詳細には、出力端子TOに負電圧が印加されると、過電圧保護回路80のPチャネルMOSFET81からダイオード82、83、抵抗素子RES、ゲート充放電回路30の放電トランジスタ33を通して出力端子TOへの電流経路が形成される。これにより、出力トランジスタ10のドレイン-ソース間電圧が、過電圧保護回路のクランプ電圧にクランプされる。過電圧保護回路80がこのように動作すると、上述の通り、制御回路90は、制御信号CON2を活性化CON2=Highレベルする。それに応答して、第2スイッチ52AがONし、第2ノードN2と出力ノードNZが電気的に接続される。その結果、ショートトランジスタ40AがOFF状態に保たれる。負電圧期間PC2が終わると、第2スイッチ52AはOFFする。以上に説明されたように、第1の実施の形態に係るショートトランジスタ40A及びショート制御回路50Aは、負電圧期間PC2に関連する特性過電圧保護等にも影響を及ぼさない。1-5.第5の例上述の例のうちいくつかを組み合わせることも可能である。図20は、第1~第4の例の全てを組み合わせた場合の回路構成を示している。2.第2の実施の形態第2の実施の形態において、ショートスイッチ回路4は、第1ノードN1と出力ノードNZとの間に接続されたショートスイッチ40Bを含んでいる。また、第2の実施の形態におけるショート制御回路50は、ショート制御回路50Bと参照される。ショート制御回路50Bは、ショートスイッチ40BをON/OFF制御することによって、ショートスイッチ回路4を介した第1ノードN1と出力ノードNZとの間の電気的接続をON/OFFすることができる。図21は、第2の実施の形態に係るショートスイッチ40B及びショート制御回路50Bの構成を概略的に示している。ショートスイッチ40Bとして、例えば、NチャネルMOSFET以下、ショートトランジスタ40Bと参照されるが用いられる。ショートトランジスタ40Bのソース、ドレイン及びゲートは、それぞれ出力ノードNZ、第1ノードN1及び第2ノードN2に接続されている。この第2ノードN2の電圧を制御することによって、ショートトランジスタ40BをON/OFF制御することが可能である。ショート制御回路50Bは、第2ノードN2に接続されており、第2ノードN2の電圧を制御する。より詳細には、ショート制御回路50Bは、第2ノードN2に接続された電源接続回路60Bを備えている。この電源接続回路60Bは、制御信号CONに応じて、第2ノードN2と電源端子TVとの間の電気的接続、及び、第2ノードN2と出力ノードNZとの間の電気的接続を制御する。また、ショート制御回路50Bは、第2ノードN2と出力ノードNZとの間に接続された複数のスイッチを備えている。複数のスイッチは、特に、第2ノードN2と出力ノードNZとの間の電気的接続の制御に用いられる。より詳細には、複数のスイッチは、少なくとも第1スイッチ51Bと第2スイッチ52Bを含んでいる。第1スイッチ51B及び第2スイッチ52Bは、第2ノードN2と出力ノードNZとの間に直列に接続されている。第1スイッチ51Bとして、例えば、図21に示されるようなNチャネルMOSFETが用いられる。そのNチャネルMOSFET51Bのゲート、ソース及びドレインは、それぞれ、第1ノードN1、第2スイッチ52B出力ノードNZ側及び第2ノードN2に接続されている。第2スイッチ52Bとして、例えば、図21に示されるようなNチャネルMOSFETが用いられる。そのNチャネルMOSFET52Bのゲート、ソース及びドレインは、それぞれ、ノードNE、出力ノードNZ及び第1スイッチ51B第2ノードN2側に接続されている。電源接続回路60Bは、ノードNEにも接続されており、ノードNEの電圧を制御することによってNチャネルMOSFET52B第2スイッチをON/OFF制御する。つまり、電源接続回路60Bは、ノードNEと電源端子TVとの間の電気的接続、及び、ノードNEと出力ノードNZとの間の電気的接続を制御する。特に、電源接続回路60Bは、所定のタイマー期間PTにおいて、ノードNEと電源端子TVとを電気的に接続し、それによりNチャネルMOSFET52B第2スイッチをONする。ここで、その所定のタイマー期間PTは、パワーON信号PWRが非活性化されるタイミング時刻t3、すなわち、ターンオフ期間PCの開始と同時に始まる。また、所定のタイマー期間PTの長さは、典型的には、ターンオフ期間PCの長さ以上に設計される。但し、後述の第2の例において説明されるように、ターンオフ期間PCが放電期間PC1と負電圧期間PC2を含んでいる場合図24参照、所定のタイマー期間PTの長さは、放電期間PC1の長さ以上であればよい。所定のタイマー期間PTは、タイマー回路100から出力される第1制御信号CON1に基いて把握することができる。具体的には、タイマー回路100は、所定のタイマー期間PTの間だけ、第1制御信号CON1を活性化CON1=Lowレベルする。所定のタイマー期間PT以外においては、タイマー回路100は、第1制御信号CON1を非活性化CON1=Highレベルする。図21及び図22を参照して、第2の実施の形態に係るショート制御回路50Bの動作を説明する。尚、既出の図7と重複する説明は、適宜省略される。ターンオン期間PA:時刻t1~t2時刻t1において、パワーON信号PWRが活性化され、LowレベルからHighレベルに変わる。それに応答して、制御信号CONがHighレベルからLowレベルに変わる。制御信号CONがLowレベルの場合、電源接続回路60Bは、第2ノードN2と出力ノードNZとを電気的に接続する。これにより、ショートトランジスタ40Bのゲート-ソース間がショートし、ショートトランジスタ40BがOFFする。また、上述の通り、第1ノードN1及び出力ノードNZの電圧は徐々に上昇する。昇圧回路32によって昇圧される第1ノードN1の電圧は、出力ノードNZの電圧より高く、それらノード間には電圧差N1-NZが発生する。すなわち、NチャネルMOSFET51Bのゲート-ソース間にある程度の電圧が印加され、NチャネルMOSFET51B第1スイッチがONする。また、電源接続回路60Bは、ノードNEと電源端子TVとを電気的に接続する。これにより、NチャネルMOSFET52B第2スイッチ52BがONする。但し、出力ノードNZの電圧が電源電圧VDD近傍まで上昇し、NチャネルMOSFET52Bのゲート-ソース間電圧NE-NZがその閾値電圧より低くなると、NチャネルMOSFET52BはOFFする。ON期間PB:時刻t2~t3制御信号CONはLowレベルのままであり、電源接続回路60Bは、第2ノードN2と出力ノードNZとを電気的に接続する。従って、ショートトランジスタ40BはOFFのままである。また、NチャネルMOSFET51B第1スイッチはONし、NチャネルMOSFET52B第2スイッチはOFFする。ターンオフ期間PC:時刻t3~t4時刻t3において、パワーON信号PWRが非活性化され、HighレベルからLowレベルに変わる。それに応答して、制御信号CONがLowレベルからHighレベルに変わる。制御信号CONがHighレベルの場合、電源接続回路60Bは、第2ノードN2と出力ノードNZとの間の電気的接続を切断する。但し、以下に説明されるように、ターンオフ期間PCにおいて第1スイッチ51B及び第2スイッチ52Bの両方がONする。そのため、ターンオフ期間PCにおいても、第1スイッチ51B及び第2スイッチ52Bを介して第2ノードN2と出力ノードNZとの間の電気的接続が維持される。まず、第1スイッチ51Bに関しては次の通りである。ターンオフ期間PCにおいても、第1ノードN1と出力ノードNZとの間にはある程度の電圧差N1-NZが存在する。従って、NチャネルMOSFET51B第1スイッチ51BはON状態に維持される。次に、第2スイッチ52Bに関しては次の通りである。パワー信号PWRの非活性化に応答して、上述のタイマー期間PTが始まり、タイマー回路100が、第1制御信号CON1を活性化CON1=Lowレベルする。第1制御信号CON1が活性化されているタイマー期間PTの間、電源接続回路60Bは、ノードNEと電源端子TVとを電気的に接続し、それによりNチャネルMOSFET52B第2スイッチをON状態に維持する。このように、ターンオフ期間PCにおいても、第1スイッチ51B及び第2スイッチ52Bによって、第2ノードN2と出力ノードNZとの間の電気的接続が維持される。従って、ショートトランジスタ40BはOFF状態に維持される。OFF期間PD:時刻t4~第1ノードN1及び出力ノードNZの放電が進み、第1ノードN1と出力ノードNZとの間の電圧差N1-NZがNチャネルMOSFET51Bの閾値電圧を下回ると、NチャネルMOSFET51B第1スイッチはOFFする。すなわち、第2ノードN2と出力ノードNZとの間の電気的接続が切断される。電源接続回路60Bは、第2ノードN2と電源端子TVとを電気的に接続する。その結果、ショートトランジスタ40BがONする。尚、OFF期間PD中に、所定のタイマー期間PTが終了し、タイマー回路100は、第1制御信号CON1を非活性化CON1=Highレベルする。第1制御信号CON1が非活性化された後のOFF期間PDにおいて、電源接続回路60Bは、ノードNEと電源端子TVとの間の電気的接続を切断し、ノードNEを出力ノードNZと電気的に接続する。これにより、NチャネルMOSFET52B第2スイッチもOFFする。このようにして、上述のショートトランジスタ40BのON/OFF制御が実現される。尚、第1スイッチ51Bに加えて第2スイッチ52Bも設けている理由は、次の通りである。OFF期間PD中に電源端子TVにダンプサージが印加された場合を考える。出力トランジスタ10は大面積を有するように作成されることが多く、その場合、ゲート-ドレイン間の寄生容量Cgd図21参照を無視することができない。ダンプサージが印加されると、その寄生容量Cgdによって、第1ノードN1の電圧が持ち上げられる。その後、第1ノードN1は、寄生容量Cgdと抵抗素子RESと放電トランジスタ33のインピーダンスに依って決まる時定数で放電される。図21に示される例において、第1スイッチ51Bは、ゲートが第1ノードN1に接続されたNチャネルMOSFETである。従って、OFF期間PDの最中に第1ノードN1の電圧が持ち上げられると、NチャネルMOSFET51BがONしてしまう。この時、もし第2スイッチ52Bが無ければ、第2ノードN2と出力ノードNZとが電気的に接続され、OFF期間PDの最中にショートトランジスタ40BがOFFしてしまう。このことは、出力トランジスタ10のゲート-ソース間のショートの解除を意味し、好ましくない。このような現象を防止するために、第1スイッチ51Bとは別に第2スイッチ52Bが設けられている。以下、第2の実施の形態に係るショート制御回路50Bの構成の様々な例を説明する。尚、上記と重複する説明は適宜省略される。2-1.第1の例図23は、第1の例を示す回路図である。電源接続回路60Bは、PチャネルMOSFET61B、67B、69B、NチャネルMOSFET62B、63B、64B、68Bを備えている。PチャネルMOSFET61B及びデプレッション型のNチャネルMOSFET62Bは、第1のインバータ回路を構成している。具体的には、PチャネルMOSFET61Bのゲート、ソース及びドレインは、それぞれ、ノードNA、電源端子TV及び第3ノードN3に接続されている。NチャネルMOSFET62Bのゲート、ソース及びドレインは、それぞれ出力ノードNZ、出力ノードNZ及び第3ノードN3に接続されている。NチャネルMOSFET63Bは、デプレッション型である。NチャネルMOSFET63B、64Bは、第2のインバータ回路を構成している。具体的には、NチャネルMOSFET63Bのゲート、ソース及びドレインは、それぞれ、第2ノードN2、第2ノードN2及び電源端子TVに接続されている。NチャネルMOSFET64Bのゲート、ソース及びドレインは、それぞれ第3ノードN3、出力ノードNZ及び第2ノードN2に接続されている。PチャネルMOSFET67B及びデプレッション型のNチャネルMOSFET68Bは、第3のインバータ回路を構成している。具体的には、PチャネルMOSFET67Bのゲート、ソース及びドレインは、それぞれ、ノードNA、電源端子TV及びノードNEに接続されている。NチャネルMOSFET68Bのゲート、ソース及びドレインは、それぞれ出力ノードNZ、出力ノードNZ及びノードNEに接続されている。PチャネルMOSFET69Bのゲート、ソース及びドレインは、それぞれ、第4ノードN4、電源端子TV及びノードNEに接続されている。この第4ノードN4には、タイマー回路100から第1制御信号CON1が供給される。このような構成において、第1及び第3のインバータ回路に入力されるノードNAの信号ゲート充放電回路の放電トランジスタ33のゲート制御信号が、図21及び図22で示された制御信号CONに相当する。以下、図22及び図23を参照して、本例に係るショート制御回路50Bの動作を説明する。ターンオン期間PA及びON期間PBにおいて、ノードNAの信号制御信号CONはLowレベルである。この場合、PチャネルMOSFET61B、67BがONし、第3ノードN3及びノードNEがプルアップされる。これにより、NチャネルMOSFET64B及びNチャネルMOSFET52B第2スイッチがONし、第2ノードN2と出力ノードNZとが電気的に接続される。従って、ショートトランジスタ40BがOFFする。出力ノードNZの電圧が上昇し、第3ノードN3と出力ノードNZとの間の電圧差がNチャネルMOSFET64Bの閾値電圧を下回ると、NチャネルMOSFET64BがOFFする。また、ノードNEと出力ノードNZとの間の電圧差がNチャネルMOSFET52Bの閾値電圧を下回ると、NチャネルMOSFET52BがOFFする。この場合、第2ノードN2は、NチャネルMOSFET63Bによってプルアップされる。尚、デプレッション型のNチャネルMOSFET63Bは、NチャネルMOSFET52B、64BがOFFした後に第2ノードN2がフローティング状態になることを防止する役割も果たしている。これにより、第2ノードN2に対するノイズ耐性が強まる。ターンオフ期間PC及びOFF期間PDにおいて、ノードNAの信号制御信号CONはHighレベルである。この場合、PチャネルMOSFET61B、67B、及びNチャネルMOSFET64BがOFFする。その一方で、タイマー回路100は、ターンオフ期間PCの開始から所定のタイマー期間PTの間、第1制御信号CON1をLowレベルに設定する。これにより、PチャネルMOSFET69BがONし、ノードNEがプルアップされる。その結果、NチャネルMOSFET52B第2スイッチがONする。すなわち、ターンオフ期間PCにおいても、第1スイッチ51B及び第2スイッチ52Bを介して、第2ノードN2と出力ノードNZとの間の電気的接続が維持される。従って、ショートトランジスタ40BもOFF状態のまま維持される。OFF期間PDでは、上述の通り、NチャネルMOSFET51B第1スイッチがOFFする。これにより、第2ノードN2と出力ノードNZとの間の電気的接続が切断される。第2ノードN2がNチャネルMOSFET63Bによってプルアップされるため、ショートトランジスタ40BがONする。尚、OFF期間PD中に、所定のタイマー期間PTが終了し、タイマー回路100は、第1制御信号CON1をHighレベルに設定する。これにより、PチャネルMOSFET69BがOFFし、ノードNEがプルダウンされる。その結果、NチャネルMOSFET52B第2スイッチ52BもOFFする。OFF期間PDでは、PチャネルMOSFET61B、67B、69B、及びNチャネルMOSFET51B、64BはOFFしている。従って、ショート制御回路50Bを通って電源端子TVから出力端子TOに向かって電流は流れない。すなわち、オフ時消費電流は発生しない。尚、ショート制御回路50Bに含まれるNチャネルMOSFETのそれぞれのバックゲートは、出力ノードNZに直接接続されている。そのため、OFF期間PDにおいて、それらバックゲートがハイインピーダンスになることはない。従って、OFF期間PDにおいて、ダンプサージの印加によって、それらNチャネルMOSFETの寄生バイポーラトランジスタが動作することはない。2-2.第2の例出力端子TOに接続される負荷20が誘導性負荷の場合、ターンオフの際に、逆起電圧負電圧が出力端子TOに印加される可能性がある。また、負荷20を接続する配線のインダクタンス成分によっても、同様のことが発生し得る。このような場合、図24に示されるように、ターンオフ期間PCは、第1ノードN1及び出力ノードNZが放電される放電期間PC1だけでなく、続いて出力端子TO出力ノードNZに負電圧が印加される負電圧期間PC2をも含む。既出の例では、ターンオフ期間PCは、放電期間PC1だけを含んでいた。その放電期間PC1において、第1スイッチ51B及び第2スイッチ52Bの両方がONし、第2ノードN2と出力ノードNZとの間が電気的に接続される。その結果、ショートトランジスタ40Bが、放電期間PC1においてOFF状態に維持される。しかしながら、第1スイッチ51B及び第2スイッチ52Bは、負電圧期間PC2においてもONするとは限らない。従って、第2の例では、第2ノードN2と出力ノードNZとの間に接続され、負電圧期間PC2においてONする第3スイッチ53Bが追加される。図25は、第2の例を示す回路図である。第2の例では、図23で示された回路構成に対して、過電圧保護回路80、制御回路90、及び第3スイッチ53Bが更に追加されている。過電圧保護回路80ダイナミッククランプ回路は、電源端子TVと第1ノードN1との間に接続されている。具体的には、過電圧保護回路80は、PチャネルMOSFET81、ダイオード82、83を備えている。PチャネルMOSFET81のソースは、電源端子TVに接続されている。PチャネルMOSFET81のゲート及びドレインは、ダイオード82のカソードに接続されている。ダイオード82のアノードは、ダイオード83のアノードに接続されている。ダイオード83のカソードは、第1ノードN1に接続されている。この過電圧保護回路80は、負電圧期間PC2において動作する。制御回路90は、PチャネルMOSFET91及びデプレッション型のNチャネルMOSFET92を備えている。PチャネルMOSFET91のゲート、ソース及びドレインは、それぞれ、PチャネルMOSFET81のゲート、電源端子TV及び第5ノードN5に接続されている。NチャネルMOSFET92のドレインは第5ノードN5に接続され、そのソース及びゲートは出力ノードNZに接続されている。PチャネルMOSFET81、91はカレントミラー回路を構成している。過電圧保護回路80が動作すると、第5ノードN5が充電され、その電圧はHighレベルになる。過電圧保護回路80が非動作の場合、第5ノードN5の電圧は出力ノードNZの電圧と同等になる。この第5ノードN5の電圧が、第3スイッチ53BをON/OFF制御するための第2制御信号CON2として使用される。すなわち、制御回路90は、過電圧保護回路80の動作時にだけ第2制御信号CON2を活性化CON2=Highレベルする。第3スイッチ53Bは、第2ノードN2と出力ノードNZとの間に接続されている。特に、第3スイッチ53Bは、既出の第1スイッチ51B及び第2スイッチ52Bに対して並列となるように接続されている。第3スイッチ53Bは、第2制御信号CON2が活性化されている時CON2=HighレベルにONし、非活性化されている時にOFFする。第3スイッチ53Bは、例えばNチャネルMOSFETであり、そのゲート、ソース及びドレインは、それぞれ第5ノードN5、出力ノードNZ及び第2ノードN2に接続されている。制御信号CON2が活性化されHighレベルになると、NチャネルMOSFET53BはONする。その結果、第2ノードN2と出力ノードNZが電気的に接続される。図25及び図26を参照して、本例におけるターンオフ期間PCについて説明する。そのターンオフ期間PCは、放電期間PC1と負電圧期間PC2を含んでいる。放電期間PC1:時刻t3~tm既出の例の場合と同様に、第1スイッチ51B及び第2スイッチ52Bの両方がONする。そのため、第2ノードN2と出力ノードNZとが電気的に接続され、ショートトランジスタ40BはOFF状態に維持される。負電圧期間PC2:時刻tm~t4負電圧期間PC2において、過電圧保護回路80を正常に動作させるためには、出力トランジスタ10を低いゲート-ソース間電圧でオンさせる必要がある。従って、ショートトランジスタ40BがONして、第1ノードN1と出力ノードNZとがショートすることは望ましくない。すなわち、負電圧期間PC2においてもショートトランジスタ40BをOFFのまま保つ必要がある。しかしながら、負電圧期間PC2では第1スイッチ51Bあるいは第2スイッチ52BがOFFする可能性がある。従って、負電圧期間PC2用に第3スイッチ53Bが設けられている。より詳細には、出力端子TOに負電圧が印加されると、過電圧保護回路80のPチャネルMOSFET81からダイオード82、83、抵抗素子RES、ゲート充放電回路30の放電トランジスタ33を通して出力端子TOへの電流経路が形成される。これにより、出力トランジスタ10のドレイン-ソース間電圧が、過電圧保護回路のクランプ電圧にクランプされる。過電圧保護回路80がこのように動作すると、上述の通り、制御回路90は、第2制御信号CON2を活性化CON2=Highレベルする。それに応答して、第3スイッチ53BがONし、第2ノードN2と出力ノードNZが電気的に接続される。その結果、ショートトランジスタ40BがOFF状態に保たれる。負電圧期間PC2が終わると、第3スイッチ53BはOFFする。以上に説明されたように、第2の実施の形態に係るショートトランジスタ40B及びショート制御回路50Bは、負電圧期間PC2に関連する特性過電圧保護等にも影響を及ぼさない。2-3.第3の例図27は、第3の例を示す回路図である。第3の例では、図25で示された回路構成に対して、遅延回路70B及び補助スイッチ66Bが更に追加されている。第3スイッチ53BとしてのNチャネルMOSFETのドレインは、第2ノードN2の代わりにノードN2’に接続されている。そのノードN2’が、遅延回路70Bを介して、第2ノードN2に接続されている。図27及び図28を参照して、OFF期間PD中に電源端子TVにダンプサージが印加された場合を考える。電源端子TVにダンプサージが印加された際、過電圧保護回路80のPチャネルMOSFET81のゲート電圧が一瞬Lowレベルに下がることがある。この場合、第2制御信号CON2が活性化され、第3スイッチ53BのOFF状態が解除されてしまう。図28の例では、時刻t5~tsの短い期間、第3スイッチ53BがONし、ノードN2’が放電されてしまう。もし、遅延回路70Bがなければ、ショートトランジスタ40Bのゲートにつながる第2ノードN2も放電されてしまい、ショートトランジスタ40BがOFFしてしまう。このことは、出力トランジスタ10のゲート-ソース間のショートの解除を意味し、好ましくない。一方、本例によれば、ノードN2’と第2ノードN2との間に遅延回路70Bが設けられている。従って、たとえノードN2’が放電されても、第2ノードN2の電圧レベルは、ある程度の時間Highレベルに維持される。つまり、時刻t5~tsの期間においても、ショートトランジスタ40BはON状態のまま維持される。このように、OFF期間PDの最中に出力トランジスタ10のゲート-ソース間のショートが解除されることが防止される。図29A及び図29Bは、遅延回路70Bの構成例を示している。図29Aの例では、抵抗素子71Bと容量素子72Bとにより、遅延回路70Bが構成されている。図29Bの例では、定電流源として機能するデプレッション型のNチャネルMOSFET73Bと、容量素子72Bとにより、遅延回路70Bが構成されている。OFF期間PDにおいて、遅延回路70Bの容量素子72Bは、電源電圧VDDに充電されている。上記理由によりノードN2’が放電された場合であっても、遅延回路70Bの容量素子72Bが放電されるまでは、第2ノードN2の電圧レベルをHighレベルに保つことができる。尚、遅延回路70Bの放電時定数は、ノードN2’の放電時定数よりも大きく設計される。尚、ターンオン期間PAの開始時時刻t1:図22参照、第2ノードN2を速やかに放電し、ショートトランジスタ40BをOFFする必要がある。しかしながら、本例では、ノードN2’と第2ノードN2との間に遅延回路70Bが介在しており、NチャネルMOSFET64Bを通した放電は遅延する。このような遅延回路70Bの影響を無くすために、補助スイッチ66Bが追加されている。補助スイッチ66Bは、第2ノードN2と出力ノードNZとの間に接続されており、ターンオン期間PAにおいてONする。その結果、ターンオン期間PAの開始時に、補助スイッチ66Bを通して第2ノードN2が速やかに放電される。つまり、ターンオン期間PAへの遅延回路70Bの影響が排除される。例えば、補助スイッチ66BはNチャネルMOSFETであり、そのゲート、ソース及びドレインは、それぞれ第3ノードN3、出力ノードNZ及び第2ノードN2に接続されている。ターンオン期間PAにおいて、第3ノードN3には電源電圧VDDが印加される。第3ノードN3と出力ノードNZとの間の電圧差N3-NZが閾値電圧を下回るまで、NチャネルMOSFET66BはONする。ターンオン期間PA以外において、NチャネルMOSFET66BはOFFする。これにより、上記目的が達成される。2-4.第4の例既出の例において、ターンオフ期間PCでの初期動作には注意を要する。上述の通り、ターンオフ期間PCの開始時に、第1制御信号CON1がLowレベルに変わり、ノードNEが電源電圧VDDにプルアップされる。但し、出力ノードNZの電圧が電源電圧VDDに近い初期段階では、NチャネルMOSFET52Bのゲート-ソース間電圧がその閾値電圧よりも低く、NチャネルMOSFET52B第2スイッチがOFFのままである可能性がある。この場合、第2ノードN2がNチャネルMOSFET63Bによってプルアップされ、それにより、ショートトランジスタ40BがONする可能性がある。すなわち、ターンオフ期間PCの初期段階において、一瞬、ショートトランジスタ40BがONし、第1ノードN1からショートトランジスタ40Bを通して出力ノードNZへ向かう放電経路が形成されてしまう可能性がある。このような現象を防止するためには、NチャネルMOSFET52B第2スイッチが、ショートトランジスタ40Bよりも早くONすればよい。つまり、NチャネルMOSFET52Bの閾値電圧が、ショートトランジスタ40Bの閾値電圧よりも小さく設計されていればよい。あるいは、図30に示される構成も有効である。図30に示される例では、図23で示された回路構成に対して、ショートスイッチ回路4の構成要素として他のショートトランジスタ41BNチャネルMOSFETが更に追加されている。ショートトランジスタ40B、41Bは、第1ノードN1と出力ノードNZとの間に直列に接続されている。図30では、ショートトランジスタ41Bのゲート、ソース及びドレインは、それぞれ、第4ノードN4、出力ノードNZ及び第1ノードN1側に接続されている。タイマー期間PTにおいて、第1制御信号CON1はLowレベルになり、ショートトランジスタ41BはOFFする。その他の期間において、第1制御信号CON1はHighレベルになり、ショートトランジスタ41BはONする。ターンオフ期間PCの初期段階において、出力ノードNZの電圧は電源電圧VDDに近い。その一方で、第4ノードN4にはLowレベルの第1制御信号CON1が印加される。従って、ショートトランジスタ41Bは完全にOFFする。よって、ターンオフ期間PCの初期段階においてショートトランジスタ40Bが一瞬ONしたとしても、第1ノードN1からショートトランジスタ40B、41Bを通して出力ノードNZへ向かう放電経路は形成されない。タイマー期間PT以外においては、ショートトランジスタ41BはONするため、既出の例の場合と同じ動作が実現される。2-5.第5の例上述の例のうちいくつかを組み合わせることも可能である。図31は、第1~第4の例の全てを組み合わせた場合の回路構成を示している。2-6.タイマー回路本実施の形態に係るタイマー回路100は、パワーON信号PWRがHighレベルからLowレベルに変わった後、所定のタイマー期間PTだけ、Lowレベルの第1制御信号CON1を第4ノードN4に出力する。その他の期間、タイマー回路100は、Highレベルの第1制御信号CON1を第4ノードN4に出力する。このようなタイマー回路100の一例を説明する。図32は、タイマー回路100の構成例を示す回路図である。タイマー回路100は、インバータ回路131、内部電圧制御回路150、遅延生成回路151、レベルシフト回路152、及びRSフリップフロップ回路146を備えている。インバータ回路131は、電源端子TVとグランド端子TGとの間に接続されている。インバータ回路131は、パワーON信号PWRを受け取り、その反転信号PWRBを出力する。内部電圧制御回路150は、反転信号PWRBとRSフリップフロップ回路146の出力信号によって、第4ノードN4の電圧を制御する。内部電圧制御回路150は、PチャネルMOSFET132、133、ツェナーダイオード134、NチャネルMOSFET135、136、137を備えている。PチャネルMOSFET132、133のソースは電源端子TVに接続されており、それらのドレインは第4ノードN4に接続されている。PチャネルMOSFET132のゲートには、反転信号PWRBが入力される。PチャネルMOSFET133のゲートは、RSフリップフロップ回路146の出力端子QBに接続されている。ツェナーダイオード134のカソード及びアノードは、それぞれ電源端子TV及び第4ノードN4に接続されている。デプレッション型のNチャネルMOSFET135のドレインは、第4ノードN4に接続されており、そのソース及びゲートは、NチャネルMOSFET136のドレインに接続されている。NチャネルMOSFET136ソース及びゲートは、それぞれ、NチャネルMOSFET137のドレイン及びRSフリップフロップ回路146の出力端子QBに接続されている。NチャネルMOSFET137のソースは、グランド端子TGに接続されており、そのゲートには反転信号PWRBが入力される。遅延生成回路151は、PチャネルMOSFET138、140、142、NチャネルMOSFET139、143、及び容量素子141を備えている。PチャネルMOSFET138のソースは電源端子TVに接続され、そのドレイン及びゲートはNチャネルMOSFET139のドレインに接続されている。PチャネルMOSFET140のソース、ドレイン及びゲートは、それぞれ、電源端子TV、容量素子141の一端timer_a及びPチャネルMOSFET138のゲートに接続されている。PチャネルMOSFET138、140は、カレントミラー回路を構成している。デプレッション型のNチャネルMOSFET139のソースとゲートは、第4ノードN4に接続されている。このNチャネルMOSFET139は、PチャネルMOSFET138、140から構成されるカレントミラー回路の基準電流源となる。容量素子141の他端は、第4ノードN4に接続されている。この容量素子141は、PチャネルMOSFET140からの定電流を充電して、遅延時間を生成する。PチャネルMOSFET142のソース、ドレイン及びゲートは、それぞれ、電源端子TV、NチャネルMOSFET143のドレイン、及び容量素子141の一端timer_aに接続されている。デプレッション型のNチャネルMOSFET143のソースとゲートは、第4ノードN4に接続されている。PチャネルMOSFET142とNチャネルMOSFET143は、インバータ回路を構成しており、容量素子141の充電電圧timer_aの電圧がその論理しきい値と越えると、遅延時間信号を出力する。レベルシフト回路152は、遅延生成回路151から出力される遅延時間信号のレベルシフトを行う。レベルシフト回路152は、PチャネルMOSFET144及びデプレッション型のNチャネルMOSFET145を備えている。PチャネルMOSFET144のソース、ドレイン及びゲートは、それぞれ、電源端子TV、出力端子timer_b、及び遅延生成回路151のインバータ回路の出力端子に接続されている。NチャネルMOSFET145のソース及びゲートは、グランド端子TGに接続されており、そのドレインは出力端子timer_bに接続されている。レベルシフト回路152の出力端子timer_bは、RSフリップフロップ回路146のセット端子Sに接続されている。RSフリップフロップ回路146は、パワーON信号PWRとレベルシフト回路152の出力信号timer_bに応じて、出力信号Q、QBを出力し、内部電圧制御回路150を制御する。RSフリップフロップ回路146はセット優先で動作する。RSフリップフロップ回路146は、電源端子TVとグランド端子TGとの間に接続されている。RSフリップフロップ回路146のセット端子Sはレベルシフト回路152の出力端子timer_bに接続され、そのリセット端子Rは入力端子TIに接続されている。図33は、図32に示されたタイマー回路100の動作を示すタイミングチャートである。状態1は、OFF期間PDに相当する。状態1では、RSフリップフロップ回路146がセット優先で動作するため、反転信号QBはLowレベルである。そのため、内部電圧制御回路150のNチャネルMOSFET136がOFFし、第4ノードN4とグランド端子TGとの間の電気的接続が遮断される。一方、PチャネルMOSFET133はONするため、第4ノードN4は電源電圧VDDにプルアップされる。状態2は、ターンオン期間PA及びON期間PBに相当する。パワーON信号PWRがHighレベルに変化するため、RSフリップフロップ回路146がリセットされ、反転信号QBはHighレベルとなる。これにより、NチャネルMOSFET136はONし、PチャネルMOSFET133はOFFする。その一方、パワーON信号PWRの反転信号PWRBがLowレベルであるため、NチャネルMOSFET137はOFFし、PチャネルMOSFET132はONする。従って、第4ノードN4とグランド端子TGとの間の電気的接続が遮断され、第4ノードN4は電源電圧VDDにプルアップされる。状態3は、タイマー期間PTに相当する。パワーON信号PWRがLowレベルに変化するため、RSフリップフロップ回路146のリセットが解除されるが、RSフリップフロップ146の状態は変化しない。従って、反転信号QBはHighレベルのままである。その一方で、パワーON信号PWRの反転信号PWRBがHighレベルに変わるため、PチャネルMOSFET132はOFFし、NチャネルMOSFET137はONする。その結果、第4ノードN4がグランド端子TGと電気的に接続される。このとき、ツェナーダイオード134により、第4ノードN4の電圧は、電源電圧VDDからツェナー耐圧だけ低い電圧となる。デプレッション型のNチャネルMOSFET135は、ツェナーダイオード134に流れる電流を制限する役割を持つ。第4ノードN4の電圧が電源電圧VDDよりも低くなると、遅延生成回路151がアクティブとなり、遅延時間の生成を開始する。具体的には、遅延生成回路151は、カレントミラー回路により容量素子141に対して定電流を供給して、容量素子141を充電する。つまり、ノードtimer_aの電圧は、時間と共に単調増加する。ノードtimer_aの電圧が、次段のインバータ回路PチャネルMOSFET142とNチャネルMOSFET143から構成されるの論理しきい値を越すまでは、レベルシフト回路152の出力端子timer_bはLowレベルのままである。ノードtimer_aの電圧が、次段のインバータ回路の論理しきい値を越すと、レベルシフト回路152の出力端子timer_bはHighレベルとなる。つまり、RSフリップフロップ回路146のセット端子SにHighレベル信号セット信号が与えられ、RSフリップフロップ回路146の反転信号QBはLowレベルに変化する。この状態4は、タイマー期間PT後のOFF期間PDに相当する。3.第3の実施の形態<基本構成>図34は、第3の実施の形態に係る電力用半導体装置1の構成を概略的に示すブロック図である。第3の実施の形態において、ショートスイッチ回路4は、第1ノードN1と出力ノードNZとの間に直列に接続された第1ショートスイッチ41C及び第2ショートスイッチ42Cを含んでいる。また、本実施の形態におけるショート制御回路50は、ショート制御回路50Cと参照される。ショート制御回路50Cは、第1ショートスイッチ41Cと第2ショートスイッチ42CのそれぞれをON/OFF制御することによって、ショートスイッチ回路4を介した第1ノードN1と出力ノードNZとの間の電気的接続をON/OFFすることができる。<基本動作>図35は、第3の実施の形態に係る電力用半導体装置1の動作を示すタイミングチャートである。以下、図34及び図35を参照して、電力用半導体装置1の基本的な動作を説明する。その動作を説明するにあたり、4つの期間フェーズ:ターンオン期間PA、ON期間PB、ターンオフ期間PC、及びOFF期間PD、を考える。ターンオン期間PA及びON期間PBは、パワーON信号PWRが活性化PWR=Highレベルされている期間である。パワーON信号PWRが活性化されると、第1ノードN1は充電され、出力トランジスタ10はONし、出力ノードNZも充電される。ON期間PBは、第1ノードN1及び出力ノードNZの電圧が安定し、出力トランジスタ10が安定的にONしている期間である。一方、ターンオン期間PAは、パワーON信号PWRの活性化タイミングからON期間PBまでの期間である。言い換えれば、ターンオン期間PAは、OFF期間PDからON期間PBへの遷移期間である。ターンオフ期間PC及びOFF期間PDは、パワーON信号PWRが非活性化PWR=Lowレベルされている期間である。パワーON信号PWRが非活性化されると、第1ノードN1は放電され、出力トランジスタ10はOFFし、出力ノードNZも放電される。OFF期間PDは、第1ノードN1及び出力ノードNZの電圧が安定し、出力トランジスタ10が安定的にOFFしている期間である。一方、ターンオフ期間PCは、パワーON信号PWRの非活性化タイミングからOFF期間PDまでの期間である。言い換えれば、ターンオフ期間PCは、ON期間PBからOFF期間PDへの遷移期間である。更に、第3の実施の形態では、制御期間PXが説明に用いられる。制御期間PXは、パワーON信号PWRが非活性化されるタイミング、すなわち、ターンオフ期間PCの開始と同時に始まる。その制御期間PXの長さは、ターンオフ期間PCの長さ以上である。制御期間PXとターンオフ期間PCとが一致する場合もある。後に詳しく説明されるように、この制御期間PXでは、第1ショートスイッチ41C及び第2ショートスイッチ42Cのうち少なくとも一方がOFFする。ターンオン期間PA:時刻t1~t2時刻t1において、パワーON信号PWRが活性化され、LowレベルからHighレベルに変わる。それに応答して、ゲート充放電回路30は、ノードND及び第1ノードN1を充電し始める。このターンオン期間PAにおいて、ショート制御回路50Cは、第1ショートスイッチ41Cと第2ショートスイッチ42Cのうち少なくとも一方をOFFする。図35で示される例では、ショート制御回路50Cは、第2ショートスイッチ42CをOFFする。従って、第1ノードN1と出力ノードNZとの間、すなわち、出力トランジスタ10のゲート-ソース間はショートしない。出力トランジスタ10はONし、出力ノードNZの電圧も徐々に上昇する。尚、ターンオン期間PAにおいて、第1ノードN1は、電源電圧VDDよりも高い高電圧まで充電される。ON期間PB:時刻t2~t3ON期間PBにおいて、ショート制御回路50Cは、第2ショートスイッチ42CをOFFのまま維持する。第1ノードN1の電圧は、電源電圧VDDよりも高い高電圧で安定する。出力ノードNZの電圧は、電源電圧VDD近傍で安定する。出力トランジスタ10は、安定的にONしている。ターンオフ期間PC:時刻t3~t4時刻t3において、パワーON信号PWRが非活性化され、HighレベルからLowレベルに変わる。それに応答して、ゲート充放電回路30は、ノードND及び第1ノードN1を放電し始める。このターンオフ期間PCにおいても、ショート制御回路50Cは、第1ショートスイッチ41Cと第2ショートスイッチ42Cのうち少なくとも一方をOFFする。図35で示される例では、ショート制御回路50Cは、パワーON信号PWRの非活性化に応答して、第2ショートスイッチ42CをONする。その一方で、ショート制御回路50Cは、上述の制御期間PX時刻t3~txの間、第1ショートスイッチ41CをOFFする。従って、第1ショートスイッチ41C及び第2ショートスイッチ42Cを通した放電は発生しない。すなわち、第1ノードN1の放電は、従来通りゲート充放電回路30によってのみ行われる。第1ノードN1の電圧が低下すると、出力ノードNZの電圧も徐々に低下し、最終的に0Vになる。出力トランジスタ10はOFFする。OFF期間PD:時刻t4~OFF期間PDにおいて、ショート制御回路50Cは、第2ショートスイッチ42CをONのまま維持する。また、制御期間PXが終了すると、ショート制御回路50Cは、第1ショートスイッチ41CもONする。すなわち、制御期間PX終了後のOFF期間PDにおいて、ショート制御回路50Cは、第1ショートスイッチ41Cと第2ショートスイッチ42Cの両方をONする。これにより、第1ノードN1と出力ノードNZとの間、すなわち、出力トランジスタ10のゲート-ソース間がショートする。出力トランジスタ10は、安定的にOFFしている。このように、ショート制御回路50Cは、パワーON信号PWRに同期して第2ショートスイッチ42CをON/OFF制御し、特にパワーON信号PWRが活性化されている間は第2ショートスイッチ42CをOFFする。その一方で、ショート制御回路50Cは、ターンオフ期間PCを含む制御期間PXにおいて、第1ショートスイッチ41CをOFFする。その結果、ターンオン期間PA及びON期間PBだけでなく、ターンオフ期間PCにおいても、第1ショートスイッチ41C及び第2ショートスイッチ42Cを通した第1ノードN1の放電が防止される。すなわち、第3の実施の形態に係るショートスイッチ41C、42C及びショート制御回路50Cは、出力トランジスタ10のターンオフに関連する特性ターンオフに要する時間等に影響を与えない。<ダンプサージ印加時の動作>次に、制御期間PX終了後のOFF期間PDにおいて、ダンプサージ等の印加によって、電源電圧VDDの急峻な増加が発生した場合を考える。図35に示される例では、制御期間PX終了後のOFF期間PDの最中の時刻t5~t6において、ダンプサージが電源端子TVに印加される。図36は、ゲート充放電回路30が既出の図1、図3で示されたものと同じ構成を有している場合を示している。上述の通り、ゲート充放電回路30の放電トランジスタ33は、寄生バイポーラトランジスタQ1を有している。寄生バイポーラトランジスタQ1のコレクタ、エミッタ及びベースは、それぞれ電源端子TV、ノードND及びノードNBに接続されている。また、寄生容量コレクタ-ベース間容量C1が、電源端子TVとノードNBとの間に接続されている。OFF期間PDの最中に、電源電圧VDDの急峻な増加が発生した場合、上述の通り、寄生バイポーラトランジスタQ1がONする可能性がある。寄生バイポーラトランジスタQ1がONすると、ノードNDの電圧が持ち上がる。しかしながら、制御期間PX終了後のOFF期間PDにおいて、第1ショートスイッチ41C及び第2ショートスイッチ42CはONしており、第1ノードN1と出力ノードNZとの間、すなわち、出力トランジスタ10のゲート-ソース間はショートしている。ゲート-ソース間電圧が閾値電圧を超えないため、出力トランジスタ10はONすることなく、OFF状態を維持する。尚、ノードNDと第1ノードN1との間には抵抗素子RESが介在している。ノードNDの電圧が持ち上がった場合、ノードNDから、抵抗素子RES、第1ノードN1及びショートスイッチ41C、42Cを通して、出力ノードNZへ電流が流れる。この時、抵抗素子RESにおいてIRドロップが発生するため、第1ノードN1の電圧がLowレベルに維持される。つまり、抵抗素子RESを利用することによって、第1ノードN1の電圧をLowレベルに維持しやすくなる。<効果>第3の実施の形態によれば、制御期間PX終了後のOFF期間PDにおいて、第1ノードN1と出力ノードNZとの間に接続された第1ショートスイッチ41C及び第2ショートスイッチ42CがONする。これにより、第1ノードN1と出力ノードNZとの間、すなわち、出力トランジスタ10のゲート-ソース間がショートする。従って、電源電圧VDDの急峻な増加が発生した場合であっても、出力トランジスタ10がONすることが防止される。すなわち、出力トランジスタ10の熱破壊が防止される。また、第3の実施の形態によれば、ターンオン期間PA、ON期間PB及びターンオフ期間PCにおいて、第1ショートスイッチ41C及び第2ショートスイッチ42Cの少なくとも一方はOFFのまま維持される。従って、ターンオン期間PA、ON期間PB及びターンオフ期間PCにおいて、ショートスイッチ41C、42C及びショート制御回路50Cは、第1ノードN1に影響を及ぼさない。つまり、ショートスイッチ41C、42C及びショート制御回路50Cは、出力トランジスタ10のターンオン/ターンオフに関連する特性ターンオン/ターンオフに要する時間等に影響を与えない。すなわち、第3の実施の形態によれば、ターンオン/ターンオフに関連する特性に影響を及ぼすことなく、出力トランジスタ10の熱破壊を防止することが可能である。<ショート制御回路の概要>図37は、第3の実施の形態に係る第1ショートスイッチ41C、第2ショートスイッチ42C及びショート制御回路50Cの構成を概略的に示している。第1ショートスイッチ41Cとして、例えば、NチャネルMOSFET以下、第1ショートトランジスタ41Cと参照されるが用いられる。また、第2ショートスイッチ42Cとして、例えば、NチャネルMOSFET以下、第2ショートトランジスタ42Cと参照されるが用いられる。第1ショートトランジスタ41Cのソース、ドレイン及びゲートは、それぞれ、第2ショートトランジスタ42Cのドレイン、第1ノードN1及び第2ノードN2に接続されている。第2ショートトランジスタ42Cのソース及びドレインは、それぞれ、出力ノードNZ及び第1ショートトランジスタ41Cのソースに接続されている。第2ショートトランジスタ42Cのゲートには、制御信号PWR’が供給される。ショート制御回路50Cは、制御信号PWR’を供給することにより、第2ショートトランジスタ42CをON/OFF制御する。例えば、制御信号PWR’は、パワーON信号PWRの反転信号である。この場合、パワーON信号PWRが活性化PWR=Highレベルされるターンオン期間PA及びON期間PBにおいて、制御信号PWR’が非活性化されPWR’=Lowレベル、第2ショートトランジスタ42CがOFFする。また、パワーON信号PWRが非活性化PWR=Lowレベルされるターンオフ期間PC及びOFF期間PDにおいて、制御信号PWR’が活性化されPWR’=Highレベル、第2ショートトランジスタ42CがONする。第1ショートトランジスタ41Cのゲートは、第2ノードN2に接続されている。この第2ノードN2の電圧を制御することによって、第1ショートトランジスタ41CをON/OFF制御することが可能である。ショート制御回路50Cは、第2ノードN2に接続されており、第2ノードN2の電圧を制御する。より詳細には、ショート制御回路50Cは、スイッチ部60C及びタイマー回路100を備えている。スイッチ部60Cは、第2ノードN2と電源端子TVとの間の電気的接続、及び、第2ノードN2と出力ノードNZとの間の電気的接続を制御する。より詳細には、少なくとも上記制御期間PXにおいて、スイッチ部60Cは、第2ノードN2と出力ノードNZとを電気的に接続する。これにより、第1ショートトランジスタ41Cのゲート-ソース間がショートするため、第1ショートトランジスタ41CがOFFする。また、制御期間PX終了後のOFF期間PDにおいて、スイッチ部60Cは、第2ノードN2と出力ノードNZとの間の電気的接続を切断し、その一方で、第2ノードN2と電源端子TVとを電気的に接続する。その結果、第1ショートトランジスタ41CがONする。ここで、制御期間PXは、所定のタイマー期間PTを含んでいる。その所定のタイマー期間PTは、パワーON信号PWRが非活性化されるタイミング時刻t3、すなわち、ターンオフ期間PCの開始と同時に始まる。また、所定のタイマー期間PTの長さは、典型的には、ターンオフ期間PCの長さ以上に設計される。但し、後述の第2の例において説明されるように、ターンオフ期間PCが放電期間PC1と負電圧期間PC2を含んでいる場合図40参照、所定のタイマー期間PTの長さは、放電期間PC1の長さ以上であればよい。所定のタイマー期間PTは、タイマー回路100から出力される第1制御信号CON1に基いて把握することができる。具体的には、タイマー回路100は、所定のタイマー期間PTの間だけ、第1制御信号CON1を活性化CON1=Lowレベルする。所定のタイマー期間PT以外においては、タイマー回路100は、第1制御信号CON1を非活性化CON1=Highレベルする。尚、タイマー回路100は、既出の図32、図33で示されたものと同様である。図37及び図38を参照して、第3の実施の形態に係るショート制御回路50Cの動作を説明する。最も簡単な例として、ターンオフ期間PCが放電期間PC1だけを含んでおり、タイマー期間PTと制御期間PXが一致する場合を考える。また、スイッチ部60Cは、第2ノードN2と出力ノードNZとの間に接続された第1スイッチ51Cを備えているとする。尚、既出の図35と重複する説明は、適宜省略される。ターンオン期間PA:時刻t1~t2時刻t1において、パワーON信号PWRが活性化され、LowレベルからHighレベルに変わる。それに応答して、制御信号PWR’が非活性化されPWR’=Lowレベル、第2ショートトランジスタ42CがOFFする。ON期間PB:時刻t2~t3制御信号PWR’はLowレベルのままであり、第2ショートトランジスタ42CはOFFのままである。ターンオフ期間PC:時刻t3~t4時刻t3において、パワーON信号PWRが非活性化され、HighレベルからLowレベルに変わる。それに応答して、制御信号PWR’が活性化されPWR’=Highレベル、第2ショートトランジスタ42CがONする。その一方で、パワー信号PWRの非活性化に応答して、タイマー回路100が、第1制御信号CON1を活性化CON1=Lowレベルする。第1制御信号CON1が活性化されている時、スイッチ部60Cは、第1スイッチ51CをONし、第2ノードN2と出力ノードNZとを電気的に接続する。これにより、第1ショートトランジスタ41Cのゲート-ソース間がショートするため、第1ショートトランジスタ41CがOFFする。OFF期間PD:時刻t4~制御信号PWR’はHighレベルのままであり、第2ショートトランジスタ42CはONのままである。OFF期間PD中の時刻ttにおいて、所定のタイマー期間PTが終了し、タイマー回路100は、第1制御信号CON1を非活性化CON1=Highレベルする。第1制御信号CON1が非活性化された後のOFF期間PDにおいて、スイッチ部60Cは、第1スイッチ51CをOFFすることによって第2ノードN2と出力ノードNZとの間の電気的接続を切断し、その一方で、第2ノードN2と電源端子TVとを電気的に接続する。その結果、第1ショートトランジスタ41CがONする。すなわち、第1ショートトランジスタ41Cと第2ショートトランジスタ42Cの両方がONする。このように、制御信号PWR’及び第1制御信号CON1を用いることによって、第1ショートトランジスタ41C及び第2ショートトランジスタ42CのON/OFF制御が実現される。以下、第3の実施の形態に係るショート制御回路50Cの構成の様々な例を説明する。尚、上記と重複する説明は適宜省略される。3-1.第1の例図39は、第1の例を示す回路図である。スイッチ部60Cは、PチャネルMOSFET61C、65C、NチャネルMOSFET62C、63C、64Cを備えている。PチャネルMOSFET61C及びNチャネルMOSFET62Cは、第1のインバータ回路を構成している。具体的には、PチャネルMOSFET61Cのゲート、ソース及びドレインは、それぞれ、ノードNA、電源端子TV及び第3ノードN3に接続されている。NチャネルMOSFET62Cのゲート、ソース及びドレインは、それぞれ出力ノードNZ、出力ノードNZ及び第3ノードN3に接続されている。尚、NチャネルMOSFET62Cは、デプレッション型である。NチャネルMOSFET63Cは、デプレッション型である。NチャネルMOSFET63C、64Cは、第2のインバータ回路を構成している。具体的には、NチャネルMOSFET63Cのゲート、ソース及びドレインは、それぞれ、第2ノードN2、第2ノードN2及び電源端子TVに接続されている。NチャネルMOSFET64Cのゲート、ソース及びドレインは、それぞれ第3ノードN3、出力ノードNZ及び第2ノードN2に接続されている。PチャネルMOSFET65Cのゲート、ソース及びドレインは、それぞれ、第4ノードN4、電源端子TV及び第3ノードN3に接続されている。この第4ノードN4には、タイマー回路100から第1制御信号CON1が供給される。また、ノードNAの信号ゲート充放電回路の放電トランジスタ33のゲート制御信号が、図37及び図38で示された制御信号PWR’として用いられる。以下、図38及び図39を参照して、本例に係るショート制御回路50Cの動作を説明する。ターンオン期間PA及びON期間PBにおいて、ノードNAの信号制御信号PWR’はLowレベルである。従って、第2ショートトランジスタ42CがOFFする。また、ゲートがノードNAに接続されたPチャネルMOSFET61CがONし、第3ノードN3がプルアップされる。出力ノードNZの電圧が比較的低い間、NチャネルMOSFET64CがONするため、第2ノードN2と出力ノードNZとが電気的に接続される。従って、第1ショートトランジスタ41CもOFFする。出力ノードNZの電圧が上昇し、第3ノードN3と出力ノードNZとの間の電圧差がNチャネルMOSFET64Cの閾値電圧を下回ると、NチャネルMOSFET64CがOFFする。この場合、第2ノードN2は、NチャネルMOSFET63Cによってプルアップされる。このとき、第1ショートトランジスタ41CはONするかもしれない。しかしながら、第2ショートトランジスタ42CがOFFしているため、第1ノードN1と出力ノードNZとの間がショートすることはない。尚、デプレッション型のNチャネルMOSFET63Cは、NチャネルMOSFET64CがOFFした後に第2ノードN2がフローティング状態になることを防止する役割も果たしている。これにより、第2ノードN2に対するノイズ耐性が強まる。ターンオフ期間PC及びOFF期間PDにおいて、ノードNAの信号制御信号PWR’はHighレベルである。従って、第2ショートトランジスタ42CがONし、また、PチャネルMOSFET61CがOFFする。その一方で、タイマー回路100は、ターンオフ期間PCの開始から所定のタイマー期間PTの間、第1制御信号CON1をLowレベルに設定する。これにより、PチャネルMOSFET65CがONし、第3ノードN3がプルアップされる。その結果、NチャネルMOSFET64CがONするため、第2ノードN2と出力ノードNZとが電気的に接続される。このNチャネルトランジスタ64Cが、図37及び図38で示された第1スイッチ51Cに相当する。第1ショートトランジスタ41Cのゲート-ソース間がショートするため、第1ショートトランジスタ41CがOFFする。すなわち、タイマー期間PTの間、第1ノードN1と出力ノードNZとの間のショートが防止される。OFF期間PD中の時刻ttにおいて、所定のタイマー期間PTが終了し、タイマー回路100は、第1制御信号CON1をHighレベルに設定する。これにより、PチャネルMOSFET65CがOFFし、第3ノードN3がプルダウンされる。その結果、NチャネルMOSFET64C第1スイッチ51CがOFFし、第2ノードN2と出力ノードNZとの間の電気的接続が切断される。第2ノードN2がNチャネルMOSFET63Cによってプルアップされるため、第1ショートトランジスタ41CがONする。すなわち、第1ショートトランジスタ41Cと第2ショートトランジスタ42Cの両方がONする。尚、タイマー期間PT後のOFF期間PDでは、PチャネルMOSFET61C、65C、及びNチャネルMOSFET64CはOFFしている。従って、ショート制御回路50Cを通って電源端子TVから出力端子TOに向かって電流は流れない。すなわち、オフ時消費電流は発生しない。また、ショート制御回路50Cに含まれるNチャネルMOSFETのそれぞれのバックゲートは、出力ノードNZに直接接続されている。そのため、OFF期間PDにおいて、それらバックゲートがハイインピーダンスになることはない。従って、OFF期間PDにおいて、ダンプサージの印加によって、それらNチャネルMOSFETの寄生バイポーラトランジスタが動作することはない。3-2.第2の例出力端子TOに接続される負荷20が誘導性負荷の場合、ターンオフの際に、逆起電圧負電圧が出力端子TOに印加される可能性がある。また、負荷20を接続する配線のインダクタンス成分によっても、同様のことが発生し得る。このような場合、図40に示されるように、ターンオフ期間PCは、第1ノードN1及び出力ノードNZが放電される放電期間PC1だけでなく、続いて出力端子TO出力ノードNZに負電圧が印加される負電圧期間PC2をも含む。既出の例では、ターンオフ期間PCは、放電期間PC1だけを含んでいた。その放電期間PC1よりも長い所定のタイマー期間PTにおいて、第1スイッチ51CNチャネルMOSFET64CがONし、第2ノードN2と出力ノードNZとの間が電気的に接続される。その結果、第1ショートトランジスタ41Cが、放電期間PC1においてOFF状態に維持される。しかしながら、第1スイッチ51CNチャネルMOSFET64Cは、負電圧期間PC2においてもONするとは限らない。従って、第2の例では、第2ノードN2と出力ノードNZとの間に接続され、負電圧期間PC2においてONする第2スイッチ52Cが追加される。図41は、第2の例を示す回路図である。第2の例では、図39で示された回路構成に対して、過電圧保護回路80、制御回路90、及び第2スイッチ52Cが更に追加されている。過電圧保護回路80ダイナミッククランプ回路は、電源端子TVと第1ノードN1との間に接続されている。具体的には、過電圧保護回路80は、PチャネルMOSFET81、ダイオード82、83を備えている。PチャネルMOSFET81のソースは、電源端子TVに接続されている。PチャネルMOSFET81のゲート及びドレインは、ダイオード82のカソードに接続されている。ダイオード82のアノードは、ダイオード83のアノードに接続されている。ダイオード83のカソードは、第1ノードN1に接続されている。この過電圧保護回路80は、負電圧期間PC2において動作する。制御回路90は、PチャネルMOSFET91及びデプレッション型のNチャネルMOSFET92を備えている。PチャネルMOSFET91のゲート、ソース及びドレインは、それぞれ、PチャネルMOSFET81のゲート、電源端子TV及び第5ノードN5に接続されている。NチャネルMOSFET92のドレインは第5ノードN5に接続され、そのソース及びゲートは出力ノードNZに接続されている。PチャネルMOSFET81、91はカレントミラー回路を構成している。過電圧保護回路80が動作すると、第5ノードN5が充電され、その電圧はHighレベルになる。過電圧保護回路80が非動作の場合、第5ノードN5の電圧は出力ノードNZの電圧と同等になる。この第5ノードN5の電圧が、第2スイッチ52CをON/OFF制御するための第2制御信号CON2として使用される。すなわち、制御回路90は、過電圧保護回路80の動作時にだけ第2制御信号CON2を活性化CON2=Highレベルする。第2スイッチ52Cは、第2ノードN2と出力ノードNZとの間に接続されている。この第2スイッチ52Cは、第2制御信号CON2が活性化されている時CON2=HighレベルにONし、非活性化されている時にOFFする。第2スイッチ52Cは、例えばNチャネルMOSFETであり、そのゲート、ソース及びドレインは、それぞれ第5ノードN5、出力ノードNZ及び第2ノードN2に接続されている。制御信号CON2が活性化されHighレベルになると、NチャネルMOSFET52CはONする。その結果、第2ノードN2と出力ノードNZが電気的に接続される。図41及び図42を参照して、本例におけるターンオフ期間PCについて説明する。そのターンオフ期間PCは、放電期間PC1と負電圧期間PC2を含んでいる。放電期間PC1:時刻t3~tm既出の例の場合と同様に、第1スイッチ51CがONする。そのため、第2ノードN2と出力ノードNZとが電気的に接続され、第1ショートトランジスタ41CはOFF状態に維持される。負電圧期間PC2:時刻tm~t4負電圧期間PC2において、過電圧保護回路80を正常に動作させるためには、出力トランジスタ10を低いゲート-ソース間電圧でオンさせる必要がある。従って、第1ショートトランジスタ41C及び第2ショートトランジスタ42Cの両方がONして、第1ノードN1と出力ノードNZとがショートすることは望ましくない。すなわち、負電圧期間PC2においても第1ショートトランジスタ41CをOFFのまま保つ必要がある。しかしながら、負電圧期間PC2中にタイマー期間PTが終了すると、第1スイッチ51CはOFFする可能性がある。従って、負電圧期間PC2用に第2スイッチ52Cが設けられている。より詳細には、出力端子TOに負電圧が印加されると、過電圧保護回路80のPチャネルMOSFET81からダイオード82、83、抵抗素子RES、ゲート充放電回路30の放電トランジスタ33を通して出力端子TOへの電流経路が形成される。これにより、出力トランジスタ10のドレイン-ソース間電圧が、過電圧保護回路のクランプ電圧にクランプされる。過電圧保護回路80がこのように動作すると、上述の通り、制御回路90は、第2制御信号CON2を活性化CON2=Highレベルする。それに応答して、第2スイッチ52CがONし、第2ノードN2と出力ノードNZが電気的に接続される。その結果、第1ショートトランジスタ41CがOFF状態に保たれる。負電圧期間PC2が終わると、第2スイッチ52CはOFFする。以上に説明されたように、第3の実施の形態に係るショートトランジスタ41C、42C及びショート制御回路50Cは、負電圧期間PC2に関連する特性過電圧保護等にも影響を及ぼさない。3-3.第3の例図43は、第3の例を示す回路図である。第3の例では、図41で示された回路構成に対して、遅延回路70C及び補助スイッチ66Cが更に追加されている。第2スイッチ52CとしてのNチャネルMOSFETのドレインは、第2ノードN2の代わりにノードN2’に接続されている。そのノードN2’が、遅延回路70Cを介して、第2ノードN2に接続されている。図43及び図44を参照して、OFF期間PD中に電源端子TVにダンプサージが印加された場合を考える。電源端子TVにダンプサージが印加された際、過電圧保護回路80のPチャネルMOSFET81のゲート電圧が一瞬Lowレベルに下がることがある。この場合、第2制御信号CON2が活性化され、第2スイッチ52CのOFF状態が解除されてしまう。図44の例では、時刻t5~tsの短い期間、第2スイッチ52CがONし、ノードN2’が放電されてしまう。もし、遅延回路70Cがなければ、第1ショートトランジスタ41Cのゲートにつながる第2ノードN2も放電されてしまい、第1ショートトランジスタ41CがOFFしてしまう。このことは、出力トランジスタ10のゲート-ソース間のショートの解除を意味し、好ましくない。一方、本例によれば、ノードN2’と第2ノードN2との間に遅延回路70Cが設けられている。従って、たとえノードN2’が放電されても、第2ノードN2の電圧レベルは、ある程度の時間Highレベルに維持される。つまり、時刻t5~tsの期間においても、第1ショートトランジスタ41CはON状態のまま維持される。このように、OFF期間PDの最中に出力トランジスタ10のゲート-ソース間のショートが解除されることが防止される。図45A及び図45Bは、遅延回路70Cの構成例を示している。図45Aの例では、抵抗素子71Cと容量素子72Cとにより、遅延回路70Cが構成されている。図45Bの例では、定電流源として機能するデプレッション型のNチャネルMOSFET73Cと、容量素子72Cとにより、遅延回路70Cが構成されている。OFF期間PDにおいて、遅延回路70Cの容量素子72Cは、電源電圧VDDに充電されている。上記理由によりノードN2’が放電された場合であっても、遅延回路70Cの容量素子72Cが放電されるまでは、第2ノードN2の電圧レベルをHighレベルに保つことができる。尚、遅延回路70Cの放電時定数は、ノードN2’の放電時定数よりも大きく設計される。尚、ターンオン期間PAの開始時時刻t1:図38参照、第2ノードN2を速やかに放電し、第1ショートトランジスタ41CをOFFする必要がある。しかしながら、本例では、ノードN2’と第2ノードN2との間に遅延回路70Cが介在しており、NチャネルMOSFET64C第1スイッチ51Cを通した放電は遅延する。このような遅延回路70Cの影響を無くすために、補助スイッチ66Cが追加されている。補助スイッチ66Cは、第2ノードN2と出力ノードNZとの間に接続されており、ターンオン期間PAにおいてONする。その結果、ターンオン期間PAの開始時に、補助スイッチ66Cを通して第2ノードN2が速やかに放電される。つまり、ターンオン期間PAへの遅延回路70Cの影響が排除される。例えば、補助スイッチ66CはNチャネルMOSFETであり、そのゲート、ソース及びドレインは、それぞれ第3ノードN3、出力ノードNZ及び第2ノードN2に接続されている。ターンオン期間PAにおいて、第3ノードN3には電源電圧VDDが印加される。第3ノードN3と出力ノードNZとの間の電圧差N3-NZが閾値電圧を下回るまで、NチャネルMOSFET66CはONする。ターンオン期間PA以外において、NチャネルMOSFET66CはOFFする。これにより、上記目的が達成される。3-4.第4の例既出の例において、ターンオフ期間PCでの初期動作には注意を要する。上述の通り、ターンオフ期間PCの開始時に、ノードNAの信号制御信号PWR’がHighレベルに変わり、第2ショートトランジスタ42CがONする。また、第1制御信号CON1がLowレベルに変わり、第3ノードN3が電源電圧VDDにプルアップされる。但し、出力ノードNZの電圧が電源電圧VDDに近い初期段階では、NチャネルMOSFET64Cのゲート-ソース間電圧がその閾値電圧よりも低く、NチャネルMOSFET64CがOFFのままである可能性がある。この場合、第2ノードN2がNチャネルMOSFET63Cによってプルアップされ、それにより、第1ショートトランジスタ41CがONする可能性がある。すなわち、ターンオフ期間PCの初期段階において、一瞬、ショートトランジスタ41C、42Cの両方がONし、第1ノードN1からショートトランジスタ41C、42Cを通して出力ノードNZへ向かう放電経路が形成されてしまう可能性がある。このような現象を防止するためには、NチャネルMOSFET64Cが、第1ショートトランジスタ41Cよりも早くONすればよい。つまり、NチャネルMOSFET64Cの閾値電圧が、第1ショートトランジスタ41Cの閾値電圧よりも小さく設計されていればよい。あるいは、図46に示される構成も有効である。図46に示される例では、図39で示された回路構成に対して、ショートスイッチ回路4の構成要素として第3ショートスイッチ43Cが更に追加されている。第1~第3ショートスイッチ41C~43Cは、第1ノードN1と出力ノードNZとの間に直列に接続されている。第3ショートスイッチ43Cは、第1制御信号CON1によってON/OFF制御される。具体的には、第1制御信号CON1が活性化されるタイマー期間PTにおいて、第3ショートスイッチ43CはOFFする。第1制御信号が非活性化されるその他の期間において、第3ショートスイッチ43CはONする。例えば、第3ショートスイッチ43Cとして、NチャネルMOSFET以下、第3ショートトランジスタ43Cと参照されるが用いられる。第3ショートトランジスタ43Cのゲート、ソース及びドレインは、それぞれ、第4ノードN4、出力ノードNZ及び第1ノードN1側に接続されている。タイマー期間PTにおいて、第1制御信号CON1はLowレベルになり、第3ショートトランジスタ43CはOFFする。その他の期間において、第1制御信号CON1はHighレベルになり、第3ショートトランジスタ43CはONする。ターンオフ期間PCの初期段階において、出力ノードNZの電圧は電源電圧VDDに近い。その一方で、第4ノードN4にはLowレベルの第1制御信号CON1が印加される。従って、第3ショートトランジスタ43Cは完全にOFFする。よって、ターンオフ期間PCの初期段階において第1ショートトランジスタ41Cが一瞬ONしたとしても、第1ノードN1からショートトランジスタ41C~43Cを通して出力ノードNZへ向かう放電経路は形成されない。タイマー期間PT以外においては、第3ショートトランジスタ43CはONするため、既出の例の場合と同じ動作が実現される。3-5.第5の例上述の例のうちいくつかを組み合わせることも可能である。図47は、第1~第4の例の全てを組み合わせた場合の回路構成を示している。尚、第3の実施の形態の一部又は全部は、以下の付記のように記載されうるが、以下には限られない。付記1電源端子と出力端子との間に接続された出力トランジスタと、前記出力トランジスタのゲートに接続された第1ノードを充放電し、前記出力トランジスタをON/OFF制御するゲート充放電回路と、前記第1ノードと前記出力端子との間に直列に接続された第1ショートスイッチ及び第2ショートスイッチと、前記第1ショートスイッチ及び前記第2ショートスイッチをON/OFF制御するショート制御回路とを備え、前記第1ノードが充電された後、前記出力トランジスタが安定的にONしている期間がON期間であり、前記第1ノードが放電された後、前記出力トランジスタが安定的にOFFしている期間がOFF期間であり、前記OFF期間から前記ON期間への遷移期間がターンオン期間であり、前記ON期間から前記OFF期間への遷移期間がターンオフ期間であり、制御期間は、前記ターンオフ期間と同時に始まり、且つ、前記ターンオフ期間以上の長さを有し、前記ターンオン期間、前記ON期間及び前記制御期間において、前記ショート制御回路は、前記第1ショートスイッチと前記第2ショートスイッチの少なくとも一方をOFFし、前記制御期間終了後の前記OFF期間において、前記ショート制御回路は、前記第1ショートスイッチと前記第2ショートスイッチの両方をONする電力用半導体装置。付記2付記1に記載の電力用半導体装置であって、前記ショート制御回路は、前記ターンオン期間及び前記ON期間において前記第2ショートスイッチをOFFし、前記ターンオフ期間及び前記OFF期間において前記第2ショートスイッチをONし、前記ショート制御回路は、少なくとも前記制御期間において前記第1ショートスイッチをOFFし、前記制御期間終了後の前記OFF期間において前記第1ショートスイッチをONする電力用半導体装置。付記3付記2に記載の電力用半導体装置であって、前記第1ショートスイッチは、ゲートが第2ノードに接続された第1ショートトランジスタであり、前記ショート制御回路は、前記第2ノードと前記出力端子との間に接続された少なくとも1つのスイッチを備え、少なくとも前記制御期間において、前記ショート制御回路は、前記少なくとも1つのスイッチをONすることによって、前記第2ノードと前記出力端子とを電気的に接続し、前記制御期間終了後の前記OFF期間において、前記ショート制御回路は、前記少なくとも1つのスイッチをOFFし、前記第2ノードと前記電源端子とを電気的に接続する電力用半導体装置。付記4付記3に記載の電力用半導体装置であって、前記ターンオフ期間は、前記第1ノード及び前記出力端子が放電される放電期間を含み、前記制御期間は、所定のタイマー期間を含み、前記所定のタイマー期間は、前記放電期間と同時に始まり、且つ、前記放電期間以上の長さを有し、前記ショート制御回路は、更に、前記所定のタイマー期間の間だけ第1制御信号を活性化するタイマー回路を備え、前記少なくとも1つのスイッチは、前記第2ノードと前記出力端子との間に接続された第1スイッチを含み、前記第1スイッチは、少なくとも前記第1制御信号が活性化されている時にONし、前記第1制御信号が非活性化された後の前記OFF期間においてOFFする電力用半導体装置。付記5付記4に記載の電力用半導体装置であって、前記ターンオフ期間は、更に、前記放電期間に続いて前記出力端子に負電圧が印加される負電圧期間を含み、前記ショート制御回路は、更に、前記電源端子と前記第1ノードとの間に接続され、前記負電圧期間に動作する過電圧保護回路と、前記過電圧保護回路の動作時にだけ第2制御信号を活性化する制御回路とを備え、前記少なくとも1つのスイッチは、更に、前記第2ノードと前記出力端子との間に接続された第2スイッチを備え、前記第2スイッチは、前記第2制御信号が活性化されている時にONし、前記第2制御信号が非活性化されている時にOFFする電力用半導体装置。付記6付記5に記載の電力用半導体装置であって、前記第2スイッチは、遅延回路を介して前記第2ノードに接続されており、前記ショート制御回路は、更に、前記第2ノードと前記出力端子との間に接続された補助スイッチを備え、前記補助スイッチは、少なくとも前記ターンオン期間においてONする電力用半導体装置。付記7付記4乃至6のいずれか一項に記載の電力用半導体装置であって、更に、第3ショートスイッチを備え、前記第1ショートスイッチ、前記第2ショートスイッチ及び前記第3ショートスイッチは、前記第1ノードと前記出力端子との間に直列に接続され、前記第3ショートスイッチは、前記第1制御信号が活性化されている時にOFFする電力用半導体装置。付記8付記1乃至7のいずれか一項に記載の電力用半導体装置であって、前記ゲート充放電回路の出力は、抵抗素子を介して、前記第1ノードに接続されている電力用半導体装置。付記9付記1乃至8のいずれか一項に記載の電力用半導体装置であって、前記ゲート充放電回路は、前記ターンオン期間及び前記ON期間において前記第1ノードを充電する昇圧回路と、前記第1ノードとグランド端子との間に介在する放電トランジスタとを備え、前記放電トランジスタは、前記ターンオン期間及び前記ON期間においてOFFし、前記ターンオフ期間及び前記OFF期間においてONする電力用半導体装置。付記10付記9に記載の電力用半導体装置であって、前記放電トランジスタは、寄生バイポーラトランジスタを有し、前記寄生バイポーラトランジスタのコレクタ、エミッタ及びベースは、それぞれ、前記電源端子、前記第1ノード、及び前記放電トランジスタのバックゲートに接続されている電力用半導体装置。4.自動車の電子制御システムへの応用図48は、本実施の形態に係る電力用半導体装置1が自動車の電子制御システムに適用される例を示している。電子制御システムは、バッテリー電源200、電子制御ユニット208、及び負荷20-A、20-Bを備えている。電子制御ユニット208には、外部のバッテリー電源200から電力が供給される。そして、電子制御ユニット208は、負荷20-A例えばランプや負荷20-B例えばソレノイドに対する電力供給を制御する。電子制御ユニット208は、電力用半導体装置1-A、1-B、電源IC201、マイコン202、ツェナーダイオード205、及び容量206、207を備えている。電源端子とグランド端子との間には、安定化用の容量206と、ダンプサージに対して電圧をクランプするツェナーダイオード205が接続されている。電源IC201及び電力用半導体装置1-A、1-Bには、外部のバッテリー電源200から電源電圧VDDが供給される。電源IC201は、電源電圧VDDから安定化電圧を生成し、マイコン202に対してその安定化電圧を供給する。電源IC201の出力端子とグランド端子との間には、安定化用の容量207が接続されている。マイコン202は、電力用半導体装置1-A、1-Bのそれぞれに対してパワーON信号PWRを供給する。電力用半導体装置1-Aは、負荷20-Aに接続されており、マイコン202から入力されるパワーON信号PWRに応じて負荷20-Aへの電力供給をON/OFF制御する。同様に、電力用半導体装置1-Bは、負荷20-Bに接続されており、マイコン202から入力されるパワーON信号PWRに応じて負荷20-Bへの電力供給をON/OFF制御する。自動車の走行時には、オルタネータ不図示が発電を行い、バッテリー電源200を充電する。オルタネータとバッテリー電源200との間に接続不良が生じると、オルタネータの負荷に変動が生じるため、逆起電圧が発生する。この逆起電圧がダンプサージ電圧と呼ばれる。本実施の形態によれば、その場合であっても、電力用半導体装置1-A、1-Bの出力トランジスタ10の熱破壊が防止される。以上、本発明の実施の形態が添付の図面を参照することにより説明された。但し、本発明は、上述の実施の形態に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。