"半導体基板の上に集積回路が形成された集積回路基板と、前記集積回路基板に積層して接続されたスタック型キャパシタを備えるキャパシタ基板とを備え、前記キャパシタ基板は、前記集積回路基板の前記集積回路の形成側、および前記半導体基板側より選択された側に積層されていることを特徴とする半導体装置。請求項1記載の半導体装置において、前記キャパシタ基板は、抵抗素子およびインダクタ素子の少なくとも1つのパッシブ素子が集積されていることを特徴とする半導体装置。請求項2記載の半導体装置において、前記キャパシタ基板は、複数の前記パッシブ素子が集積され、複数の前記パッシブ素子の中の選択されたパッシブ素子が前記集積回路と接続されていることを特徴とする半導体装置。請求項1~3のいずれか1項に記載の半導体装置において、前記キャパシタ基板は、複数の前記スタック型キャパシタが集積され、複数の前記スタック型キャパシタの中の選択されたスタック型キャパシタが前記集積回路と接続されていることを特徴とする半導体装置。請求項1~3のいずれか1項に記載の半導体装置において、前記スタック型キャパシタの前記集積回路基板の側の最上層に形成されたグランド層を備えることを特徴とする半導体装置。半導体基板の上に集積回路を備える集積回路基板を形成する工程と、スタック型キャパシタを備えるキャパシタ基板を形成する工程と、前記キャパシタ基板を前記集積回路基板の半導体基板の側に積層して接続する工程とを少なくとも備えることを特徴とする半導体装置の製造方法。半導体基板の上に集積回路を備える集積回路基板を形成する工程と、スタック型キャパシタを備えるキャパシタ基板を形成する工程と、前記キャパシタ基板を前記集積回路基板の前記集積回路の形成側に積層して接続する工程とを少なくとも備えることを特徴とする半導体装置の製造方法。請求項6または7記載の半導体装置の製造方法において、前記キャパシタ基板は、抵抗素子およびインダクタ素子の少なくとも1つのパッシブ素子が集積されていることを特徴とする半導体装置の製造方法。請求項8記載の半導体装置の製造方法において、前記キャパシタ基板は、複数の前記パッシブ素子が集積され、複数の前記パッシブ素子の中の選択されたパッシブ素子が前記集積回路と接続されていることを特徴とする半導体装置の製造方法。請求項6~9のいずれか1項に記載の半導体装置の製造方法において、前記キャパシタ基板は、複数の前記スタック型キャパシタが集積され、複数の前記スタック型キャパシタの中の選択されたスタック型キャパシタが前記集積回路と接続されていることを特徴とする半導体装置の製造方法。しかしながら、上述した技術では、以下に示す問題がある。第1に、集積回路素子にモノリシックに集積できない複数のチップコンデンサを、モジュール内に配置するため、モジュールが大型化し、モジュールの小型化を阻害するなどの問題がある。第2に、集積回路素子とチップコンデンサとの接続には、ワイヤボンディングなどを用いることになり、製造プロセスに時間を要することになり、コストの増大を招く。また、ワイヤボンディングを用いる場合、導電距離が長くなる傾向にあり、大きな接続損失が発生する。第3に、チップコンデンサを別途に用意するため、この選定および購入などに要するコストの増大が問題となる。本発明は、以上のような問題点を解消するためになされたものであり、コストの増大を抑制し、大容量コンデンサを用いる集積回路のモジュールがより小型に形成できるようにすることを目的とする。本発明に係る半導体装置は、半導体基板の上に集積回路が形成された集積回路基板と、集積回路基板に積層して接続されたスタック型キャパシタを備えるキャパシタ基板とを備え、キャパシタ基板は、集積回路基板の集積回路の形成側、および半導体基板側より選択された側に積層されている。上記半導体装置において、キャパシタ基板は、抵抗素子およびインダクタ素子の少なくとも1つのパッシブ素子が集積されていてもよい。また、キャパシタ基板は、複数のパッシブ素子が集積され、複数のパッシブ素子の中の選択されたパッシブ素子が集積回路と接続されているようにしてもよい。上記半導体装置において、キャパシタ基板は、複数のスタック型キャパシタが集積され、複数のスタック型キャパシタの中の選択されたスタック型キャパシタが集積回路と接続されているようにしてもよい。上記半導体装置において、スタック型キャパシタの集積回路基板の側の最上層に形成されたグランド層を備えるようにしてもよい。本発明に係る半導体装置の製造方法は、半導体基板の上に集積回路を備える集積回路基板を形成する工程と、スタック型キャパシタを備えるキャパシタ基板を形成する工程と、キャパシタ基板を集積回路基板の半導体基板の側に積層して接続する工程とを少なくとも備える。また、本発明に係る半導体装置の製造方法は、半導体基板の上に集積回路を備える集積回路基板を形成する工程と、スタック型キャパシタを備えるキャパシタ基板を形成する工程と、キャパシタ基板を集積回路基板の集積回路の形成側に積層して接続する工程とを少なくとも備える。上記半導体装置の製造方法において、キャパシタ基板は、抵抗素子およびインダクタ素子の少なくとも1つのパッシブ素子が集積されているものであってもよい。また、キャパシタ基板は、複数のパッシブ素子が集積され、複数のパッシブ素子の中の選択されたパッシブ素子が集積回路と接続されているようにしてもよい。また、キャパシタ基板は、複数のスタック型キャパシタが集積され、複数のスタック型キャパシタの中の選択されたスタック型キャパシタが集積回路と接続されているようにしてもよい。以上説明したように、本発明によれば、集積回路基板に積層して接続されたスタック型キャパシタを備えるキャパシタ基板とを備えるようにしたので、コストの増大を抑制し、大容量コンデンサを用いる集積回路のモジュールがより小型に形成できるようになるという優れた効果が得られる。以下、本発明の実施の形態について図を参照して説明する。実施の形態1はじめに、本発明の実施の形態1について説明する。図1は、本発明の実施の形態1における半導体装置の構成を示す斜視図である。この半導体装置は、半導体基板の上に集積回路が形成された集積回路基板101と、集積回路基板101に積層して接続されたスタック型キャパシタを備えるキャパシタ基板102とを備えるようにしている。スタック型キャパシタは、複数のキャパシタを層厚方向に積層して形成したものである。キャパシタ基板102は、図1のaに示すように、集積回路基板101の集積回路の形成側に積層してもよく、また、図1のbに示すように、集積回路基板101の半導体基板側に積層してもよい。複数のキャパシタ基板102を、集積回路基板101に積層してもよい。集積回路基板101とキャパシタ基板102とは、例えば、基板貫通ヴィア配線などにより垂直積層方向に接続してもよく、または面内方向に接続してもよく、適宜に接続する。また、複数の集積回路部分が形成されている集積回路ウェハと、複数のキャパシタ部分が形成されているキャパシタウェハとを貼り合わせることで、複数の集積回路集積回路基板および複数のキャパシタキャパシタ基板が同時に積層されるようにしてもよい。本実施の形態によれば、キャパシタ基板102を、集積回路基板101と3次元的に積層するので、モジュールの面積増大を招くことなく、モジュールの小型化が図れる。また、キャパシタ基板102は、スタック型キャパシタより構成しているので、面積を拡大することなく、大きな容量が得られる。また、上述したように、ウェハレベルで積層構造とすることができ、製造プロセスの短縮化や、半導体装置の低価格化が容易に実現できる。また、本実施の形態によれば、ワイヤボンディングを用いることなく、集積回路基板とキャパシタ基板とを接続できるので、この点でも、半導体装置の低価格化が実現できる。また、本実施の形態によれば、集積回路基板とキャパシタ基板とは、積層方向に接続することになり、例えば、スタック型キャパシタが形成されている基板を介して接続することになり、接続距離を大幅に近くでき、接続による損失を大幅に抑えることができる。また、キャパシタ基板の積層数により、容量を容易に可変できるので、設計自由度が増し、要求仕様に応じた容量とすることが容易となる。また、別途にチップコンデンサなどを用意する必要がないため、これらの選定および購入に要するコストを抑制することができる。実施の形態2次に、本発明の実施の形態2について説明する。図2は、本発明の実施の形態2における半導体装置の構成を示す断面図である。この半導体装置は、半導体基板の上に集積回路が形成された集積回路基板220と、集積回路基板220の上に積層して接続されたスタック型キャパシタを備えるキャパシタ基板200とを備えるようにしている。キャパシタ基板200は、例えば、シリコンからなるキャパシタウェハ201の上に、金属電極202aおよび金属電極202bと、これらの間に挿入された絶縁層207とから構成されたスタック型キャパシタが形成されている。複数の金属電極202aは、貫通電極203aに接続し、複数の金属電極202bは、貫通電極203bに接続している。また、貫通電極203aは、上部端子204aに接続し、貫通電極203bは、上部端子204bに接続している。また、貫通電極203aは、キャパシタウェハ201を貫通する基板貫通ヴィア配線205aを介して裏面端子206aに接続し、貫通電極203bは、キャパシタウェハ201を貫通する基板貫通ヴィア配線205bを介して裏面端子206bに接続している。なお、図2では、1組のキャパシタセルの部分を示している。キャパシタウェハ201の上の図示しない領域に、同様の構成のスタック型キャパシタを備える複数のキャパシタセルが形成されている。集積回路基板220は、素子不図示形成層の上の層間絶縁層222の上に配線層223を備え、配線層223は、保護絶縁層224により保護されている。また、保護絶縁層224の上には、外部端子227a、227bを備えている。例えば、外部端子227aには、層間絶縁層222および保護絶縁層224を貫通する貫通電極225を介し、図示しない下層の素子が接続する。また、外部端子227bには、層間絶縁層222を貫通する貫通電極226および配線層223などを介し、図示しない下層の素子が接続する。なお、図2では、1つの集積回路の部分を示している。集積回路基板220の図示しない他の領域に、同様の構成の複数の集積回路が形成されている。ここで、キャパシタウェハ201は、シリコンに限らず、SiGe,InP,GaAs,GaN系の半導体から構成されたウェハであってもよい。集積回路ウェハと同じ材料から構成してもよく、異種材料から構成してもよい。キャパシタウェハ201の板厚は、20-150μm程度とすればよい。後述する基板ヴィア形成などの裏面加工などが良好に行える範囲であれば、キャパシタウエハ201の板厚は問わない。またキャパシタウェハ201の母体基板を完全に除去しても構わない。上述した本実施の形態におけるスタック型キャパシタの基本構造は、絶縁体を金属電極で挟み込んだMetal-Insulator-MetalMIM構造である。金属電極202aおよび金属電極202bは、Au,Cu,Al,Wなどの金属材料から構成すればよい。また、これら金属電極の厚さは、50-200nm程度とすればよい。絶縁層207は、SiN,SiO2,Al2O3などの絶縁材料から構成すればよい。電極間の絶縁層207の厚さは、50-200nm程度とすればよい。また、絶縁層207は、HfO2,SrTiO3STO,およびBa,SrTiO3BSTなどのhigh-k材料を用いても構わない。また、良好なリーク特性,高い信頼性などの良好なキャパシタ特性が得られる範囲であれば、電極絶縁体の材料および厚さは問わない。また、キャパシタウェハ201にはドーパントの拡散が問題となるアクティブ素子が搭載されないため、プロセス温度制限などによりICにモノリシック集積できなかった絶縁体誘電体材料や基板材料などを用いることができる。ところで、スタック型キャパシタは、図3に示す構成としてもよい。図3に示すスタック型キャパシタは、各々交互に配置された複数の第1電極301aおよび複数の第2電極301bから構成され、各第1電極301aは、複数の第1貫通電極302aに接続し、各第2電極301bは、複数の第2貫通電極302bに接続している。また、第1貫通電極302aは、図3の最下層において、第1配線303aに接続し、第2貫通電極302bは、図3の最下層において、第2配線303bに接続している。なお、図3では、各電極間の絶縁層は省略している。ここで、第1電極301aにおいては、第2貫通電極302bが貫通する領域に第2貫通電極302bより大きな径の貫通孔304aが形成され、第1電極301aと第2貫通電極302bとが接触しない状態としている。この構成により、第1電極301aと第2貫通電極302bとを絶縁分離している。同様に、第2電極301bにおいては、第1貫通電極302aが貫通する領域に第1貫通電極302aより大きな径の貫通孔304bが形成され、第2電極301bと第1貫通電極302aとが接触しない状態としている。この構成により、第2電極301bと第1貫通電極302aとを絶縁分離している。このスタック型キャパシタによれば、各第1電極301aは、同一のパターン形状とし、各第2電極301bは、同一のパターン形状としているので、電極部分の作製におけるフォトリソグラフィー工程では、2種類のフォトマスクを交互に繰り返し用いればよい。これば、各電極の層数を増加させても同じである。このため、多くのフォトマスク数を必要とせず、加えて、スタック総数に制限がなくスタック型キャパシタが構成できるようになる。また、上述したスタック型キャパシタにおいて、例えば、第1電極301aと複数の第1貫通電極302aとの接続箇所においては、第1電極301aに形成した貫通孔の側面と、ここを貫通する第1貫通電極302aの側面とが接触することで、これらの間の電気的な接続を形成している。ここで、第1電極301aに形成する貫通孔の領域において、第1貫通電極302aが形成される領域に入り込むような庇部を形成することで、これらの間の接触面積をより広くすることができ、より確実な電気的接続が得られるようになる。第2電極301bと第2貫通電極302bとの間においても同様である。なお、図4に示すように、複数のキャパシタ基板200を積層すれば、積層した数だけ、容量を増加させることができる。また、図5に示すように、集積回路基板220の上に、この平面方向に複数のキャパシタセル200aが配列されたキャパシタ基板200を積層してもよい。このように構成することで、キャパシタセル200aの配列数だけ容量を増加させることができる。例えば、単層容量密度0.5fF/μm2、面積100×100μm2の5層スタック型キャパシタセルを10×10アレイ化して備えるキャパシタ基板を2段積層すれば、5nF=0.5×100×100×5×10×10×2の容量を得ることができる。誘電体材料やキャパシタ膜厚、スタック数などを適宜増やせば、サブuFオーダーへの高容量化も可能である。また、キャパシタ基板200は、図6に示すように、集積回路基板620の集積回路形成側に積層してもよく、図7に示すように、集積回路基板620の半導体基板621の側に積層してもよい。ここで、集積回路基板602は、半導体基板621の上に、例えば、FETなどの素子622および配線層623を備え、また、これらを覆う層間絶縁層624の上に、配線層625を備え、これを覆う層間絶縁層626の上には、配線層628を備え、配線層628の上には、保護絶縁層629が形成されている。また、素子622および配線層623は、層間絶縁層624を貫通する貫通配線640で配線層625に接続し、配線層625は、層間絶縁層626を貫通する貫通配線627で配線層628に接続している。また、図6に示す構成では、集積回路基板620と、この直上のキャパシタ基板200とは、集積回路基板620の保護絶縁層629の上の外部端子631a,外部端子631bと、キャパシタ基板200の裏面端子206a,裏面端子206bとにより接続している。ここで、外部端子631a,外部端子631bは、保護絶縁層629を貫通する貫通配線630により、配線層628に接続している。なお、上述したように、集積回路基板620の上にキャパシタ基板200を積層する場合、集積回路基板620の図示しない周辺部などに形成された外部接続端子が、キャパシタ基板200で覆われる場合がある。この場合、キャパシタ基板200を構成しているキャパシタウェハ201および各層を貫通する貫通配線を介し、キャパシタ基板200の上部に、外部接続端子の接続を引き出すようにしてもよい。また、図7に示す構成では、集積回路基板620と、この直下のキャパシタ基板200とは、集積回路基板620の半導体基板621の裏面に形成された外部端子642a,外部端子642bと、キャパシタ基板200の上部端子204a,上部端子204bとにより接続している。ここで、外部端子642a,外部端子642bは、半導体基板621を貫通する基板貫通ヴィア配線641a,基板貫通ヴィア配線641bにより、配線層623に接続している。この場合、半導体基板621の厚さは、50-200μm程度とし、径20-100μmの基板貫通ヴィア配線を形成すればよい。ただし、基板貫通ヴィア配線の抵抗が十分低い状態が実現されれば、基板厚ヴィア径は問わない。基板貫通ヴィア配線の内部配線には電極と同材料を用いるのが基本であるが、別の材料を用いても構わない。また、図8の斜視図に示すように、キャパシタに限らず、キャパシタ基板801に、抵抗素子802およびインダクタ803などのパッシブ素子を同時形成しても構わない。このとき、各種素子への接続は、配線層により行えばよい。例えば、図9の斜視図に示すように、キャパシタ基板を構成する基部901の上に、複数のパッシブ素子902を配列して形成し、配線層920に形成した並列配線922および直列配線923により、対応するパッシブ素子902を接続する。パッシブ素子902がキャパシタであれば、上記接続により所望とする必要な容量を得ることができる。なお、このような接続においては、用いられないパッシブ素子が発生するが、集積回路の構造によらずキャパシタ作製用のフォトマスクを転用できるため製造におけるコストの上昇は発生せず、全体的に安価となる。実施の形態3次に、本発明の実施の形態3について説明する。図10は、本発明の実施の形態3における半導体装置の構成を示す断面図である。この半導体装置は、半導体基板の上に集積回路が形成された集積回路基板620と、集積回路基板620の下に積層して接続されたスタック型キャパシタを備えるキャパシタ基板200とを備えるようにしている。キャパシタ基板200は、例えば、シリコンからなるキャパシタウェハ201の上に、金属電極202aおよび金属電極202bと、これらの間に挿入された絶縁層207とから構成されたスタック型キャパシタからなるキャパシタセル200aが形成されている。複数の金属電極202aは、貫通電極203aに接続し、複数の金属電極202bは、貫通電極203bに接続している。また、貫通電極203aは、上部端子204aに接続し、貫通電極203bは、上部端子204bに接続している。また、貫通電極203aは、キャパシタウェハ201を貫通する基板貫通ヴィア配線205aを介して裏面端子206aに接続し、貫通電極203bは、キャパシタウェハ201を貫通する基板貫通ヴィア配線205bを介して裏面端子206bに接続している。本実施の形態では、キャパシタ基板200は、この平面方向に複数配列されたキャパシタセル200aを備える。また、集積回路基板602は、半導体基板621の上に、素子622および配線層623を備え、また、これらを覆う層間絶縁層624の上に、配線層625を備え、これを覆う層間絶縁層626の上には、配線層628を備え、配線層628の上には、保護絶縁層629が形成されている。また、素子622および配線層623は、層間絶縁層624を貫通する貫通配線640で配線層625に接続し、配線層625は、層間絶縁層626を貫通する貫通配線627で配線層628に接続している。また、集積回路基板620と、この直下のキャパシタ基板200とは、集積回路基板620の半導体基板621の裏面に形成された外部端子642a,外部端子642bと、キャパシタ基板200の上部端子204a,上部端子204bとにより接続している。ここで、外部端子642a,外部端子642bは、半導体基板621を貫通する基板貫通ヴィア配線641a,基板貫通ヴィア配線641bにより、配線層623に接続している。上述した構成は、前述した実施の形態と同様であり、本実施の形態では、キャパシタ基板200キャパシタセル200aの集積回路基板620の側の最上層に形成されたグランド層211を新たに備えるようにした。グランド層211を設けることで、集積回路基板620との間で、より高い電磁遮蔽ができ、全体的な性能を向上させることができる。なお、キャパシタ基板を集積回路基板の上に形成する場合、キャパシタ基板の基板側最下層にグランド層を設けるようにすればよい。製造方法1次に、本発明の実施の形態における半導体装置の製造方法例について説明する。はじめに、製造方法1について説明する。まず、図11Aに示すように、キャパシタウェハ201の上に、キャパシタセル200aを形成する。例えば、真空蒸着法およびスパッタリング法などにより形成したAu,Cu,Al,Wなどの金属膜を、パターニングすることで、各金属電極,配線層、および貫通電極などが形成できる。また、絶縁層は、プラズマCVDChemicalVaporDeposition法、熱CVD法、スパッタリング法、および原子層成長AtomicLayerDeposition:ALD法などにより形成すればよい。なお、良好なキャパシタ特性が得られる製造方法であればいかなる材料やプロセスを選択しても構わない。次に、図11Bに示すように、キャパシタ基板200をサポート基板1101に貼り合わせる。サポート基板1101は、例えば、ガラス基板である。また、貼り合わせには、UV硬化型または熱硬化型の接着剤を用いればよい。なお、厳密な貼り合わせ方法の種別は問わない。次に、サポート基板1101に貼り合わせたキャパシタ基板200のキャパシタウエハ201の裏面を、砥石を用いた裏面研磨装置やCMPChemicalMechanicalPolicing装置を用いることによって研削研磨し、薄層化する。次に、図11Cに示すように、薄層化したキャパシタウエハ201に、基板貫通ヴィア配線205a,205b、および裏面端子206a,206bを形成する。例えば、Cl2,HBr,HIなどのハロゲンガスを用いたドライエッチング法などにより、選択的にエッチングすることで、キャパシタウエハ201に基板貫通ヴィアを形成する。次に、形成した基板貫通ヴィア内に、金属蒸着法、スパッタリング法、またはめっき法などで金属材料を充填することで、基板貫通ヴィア配線205a,205bが形成できる。次に、金属蒸着法、スパッタリング法などで金属膜を形成し、これをパターニングすることで、裏面端子206a,206bを形成すればよい。形成した基板貫通ヴィア配線205a,205bおよび裏面端子206a,206bにより、キャパシタウエハ201の上に形成されているキャパシタセル200aと、キャパシタウエハ201の裏面側とを接続する。なお、基板貫通ヴィアの内部を全て充填する必要はなく、この側壁を覆うように基板貫通ヴィア配線を形成しても構わない。次に、図11Dに示すように、新たなキャパシタ基板200を、位置合わせを行った上で積層する。各々の裏面端子206a,206bおよび上部端子204a,204b同士で接続する。例えば、バンプ接合、プラズマ活性化ウェハ接合、表面活性化接合、陽極接合、熱圧着接合など、接合強度電気特性が良好な接合法により、各端子間を接続すればよい。次に、図11Eに示すように、新たに積層したキャパシタ基板200のキャパシタウェハ201の裏面を、砥石を用いた裏面研磨装置やCMP装置を用いることによって研削研磨し、薄層化する。上述したキャパシタ基板200の積層は、所望とする数を行えばよい。次に、図11Fに示すように、多段に積層して接続したキャパシタ基板200を集積回路基板620に積層して接続する。キャパシタ基板200の裏面端子206a,206bと、集積回路基板620の外部端子631a,631bとを各々接続する。例えば、バンプ接合、プラズマ活性化ウェハ接合、表面活性化接合、陽極接合、熱圧着接合など、接合強度電気特性が良好な接合法により、各端子間を接続すればよい。次に、図11Gに示すように、集積回路基板620の半導体基板621の裏面を、砥石を用いた裏面研磨装置やCMP装置を用いることによって研削研磨し、所望の厚さにまで薄層化する。なお、半導体基板621に基板貫通ヴィアを形成する必要がない場合は、この薄層化の工程を行わなくてもよい。最後に、図11Hに示すように、サポート基板1101を剥離する。例えば、レーザ照射や有機溶媒浸漬によって接着剤を除去することで、サポート基板1101を剥離する。なお、ハンドリングを考慮し、後工程のダイシング用フィルムにマウントした後にサポート基板を除去しても構わない。また、サポート基板で支持した状態でダイシング工程を行い、各チップに切り出した後にサポート基板を除去してもよい。製造方法2次に、製造方法2について説明する。まず、図12Aに示すように、集積回路基板620を作製する。次いで、図12Bに示すように、半導体基板621の保護絶縁層629側にサポート基板1201に貼り合わせ、半導体基板621を薄層化し、薄層化した半導体基板621に基板貫通ヴィア配線641a,641bおよび外部端子642a,642bを形成する。サポート基板1201は、例えば、ガラス基板である。また、貼り合わせには、UV硬化型または熱硬化型の接着剤を用いればよい。また、例えば、砥石を用いた裏面研磨装置やCMP装置を用いることによって研削研磨することで、半導体基板621を薄層化すればよい。また、例えば、Cl2,HBr,HIなどのハロゲンガスを用いたドライエッチング法などにより、選択的にエッチングすることで、半導体基板621に基板貫通ヴィアを形成する。次に、形成した基板貫通ヴィア内に、金属蒸着法、スパッタリング法、またはめっき法などで金属材料を充填することで、基板貫通ヴィア配線641a,641bが形成できる。次に、金属蒸着法、スパッタリング法などで金属膜を形成し、これをパターニングすることで、外部端子642a,642bを形成すればよい。次に、図12Cに示すように、キャパシタ基板200を集積回路基板620に積層して接続する。キャパシタ基板200の上部端子204a,204bと、集積回路基板620の外部端子642a,642bとを各々接続する。例えば、バンプ接合、プラズマ活性化ウェハ接合、表面活性化接合、陽極接合、熱圧着接合など、接合強度電気特性が良好な接合法により、各端子間を接続すればよい。次に、図12Dに示すように、貼り合わせたキャパシタ基板200のキャパシタウエハ201の裏面を、砥石を用いた裏面研磨装置やCMP装置を用いることによって研削研磨し、薄層化する。次に、図12Eに示すように、前述同様にすることで、新たなキャパシタ基板200を、既に接続しているキャパシタ基板200に積層する。これを所望とする積層数となるまで繰り返せばよい。この後、サポート基板1201を除去すれば、図7を用いて説明した半導体装置が得られる。例えば、サポート基板1201は、レーザ照射や有機溶媒浸漬によって接着剤を除去することで剥離すればよい。なお、ハンドリングを考慮し、後工程のダイシング用フィルムにマウントした後にサポート基板を除去しても構わない。また、サポート基板で支持した状態でダイシング工程を行い、各チップに切り出した後にサポート基板を除去してもよい。なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。例えば、上述した製造方法例の説明では、ウェハスケールのプロセスについて記述したが、これに限るものではなく、個々のチップに切り分けた後でのチップスケールで各キャパシタ基板および集積回路基板を集積化することも可能である。基本的な手順は上述した製造方法と同様である。この場合、全体のスループットは低下するが、貼り合わせ時の位置合わせ容易となり、また薄層化チップのハンドリングの点で有利である。"