"印加される電圧に応じて抵抗状態が変化する複数の記憶素子と、前記記憶素子の抵抗状態を変化させることによって情報の書き込みまたは消去を行う抵抗変化動作と、前記記憶素子から情報を読み出す読み出し動作とを行う駆動部とを備え、前記駆動部は、前記読み出し動作の際の読み出し信号を出力する増幅器と、定電流負荷と、前記記憶素子に対して、前記抵抗変化動作と、情報の書き込みまたは消去が正常に行われたか否かを確認するための前記読み出し動作を前記抵抗変化動作に続けて行うダイレクトベリファイ動作と、を実行する制御部とを有し、前記制御部は、前記ダイレクトベリファイ動作を行う期間では、前記定電流負荷が前記増幅器の負荷として機能すると共に、前記記憶素子に流れる電流と前記定電流負荷の電流とに基づいて前記読み出し信号が出力されるように制御する記憶装置。前記定電流負荷に接続されたリファレンス素子を備え、前記増幅器は、前記記憶素子に流れる電流と前記リファレンス素子に流れる電流とに基づいて差動増幅を行うことにより、前記読み出し信号を出力する請求項1に記載の記憶装置。前記リファレンス素子は、前記記憶素子と略同等の抵抗特性を示す素子である請求項2に記載の記憶装置。前記略同等の抵抗特性は、非線形の抵抗特性である請求項3に記載の記憶装置。複数のメモリセルを備え、1つの記憶素子と1つのリファレンス素子とが、1つのメモリセル内に配設されている請求項2ないし請求項4のいずれか1項に記載の記憶装置。前記駆動部は、前記定電流負荷を利用して所定の定電圧を生成する定電圧生成部を有し、前記増幅器は、前記記憶素子に流れる電流に対応する電圧と前記定電圧とに基づいて差動増幅を行うことにより、前記読み出し信号を出力する請求項1に記載の記憶装置。複数の増幅器に対して1つの定電圧生成部が共通接続されている請求項6に記載の記憶装置。前記記憶素子に接続されたビット線を備え、前記駆動部は、前記ビット線を駆動するための書き込みドライバを有し、前記制御部は、前記抵抗変化動作を行う期間および前記ダイレクトベリファイ動作を行う期間においてそれぞれ、前記定電流負荷が前記ビット線に接続されるように制御する請求項1ないし請求項7のいずれか1項に記載の記憶装置。前記制御部は、前記抵抗変化動作を行う期間では、前記書き込みドライバが前記定電流負荷よりも低インピーダンス状態となるように制御する請求項8に記載の記憶装置。前記記憶素子に接続されたビット線を備え、前記駆動部は、ソースが前記ビット線に接続された電圧制御トランジスタを有し、前記電圧制御トランジスタのゲートに印加される電圧によって、前記抵抗変化動作の際に前記記憶素子に印加される電圧が制御される請求項1ないし請求項7のいずれか1項に記載の記憶装置。前記定電流負荷が、カレントミラー回路を用いて構成されている請求項1ないし請求項7のいずれか1項に記載の記憶装置。前記記憶素子は、第1電極、記憶層および第2電極をこの順に有し、前記記憶層では、前記第1電極と前記第2電極との間に印加される電圧の極性に応じて、可逆的に抵抗状態が変化する請求項1ないし請求項7のいずれか1項に記載の記憶装置。前記記憶層は、前記第1電極側に設けられた抵抗変化層と、前記第2電極側に設けられたイオン源層とを有する請求項12に記載の記憶装置。前記記憶素子では、前記第1電極側に負電位が印加されると共に前記第2電極側に正電位が印加されると、前記イオン源層中のイオンが前記第1電極側に移動して前記抵抗変化層が低抵抗化することにより、その抵抗状態を高抵抗状態から低抵抗状態へと変化させる、前記抵抗変化動作としてのセット動作が行われ、前記第1電極側に正電位が印加されると共に前記第2電極側に負電位が印加されると、前記イオン源層中のイオンが前記第2電極側に移動して前記抵抗変化層が高抵抗化することにより、前記低抵抗状態から前記高抵抗状態へと変化させる、前記抵抗変化動作としてのリセット動作が行われる請求項13に記載の記憶装置。前記制御部は、前記記憶素子の抵抗状態を低抵抗状態から高抵抗状態へと変化させる、前記抵抗変化動作としてのリセット動作に続けて、前記ダイレクトベリファイ動作を実行する請求項1ないし請求項7のいずれか1項に記載の記憶装置。印加される電圧に応じて抵抗状態が変化する複数の記憶素子と、前記記憶素子から情報を読み出す読み出し動作の際の読み出し信号を出力する増幅器と、定電流負荷とを備えた記憶装置を動作させる際に、前記記憶素子に対して、その抵抗状態を変化させることによって情報の書き込みまたは消去を行う抵抗変化動作と、情報の書き込みまたは消去が正常に行われたか否かを確認するための前記読み出し動作を前記抵抗変化動作に続けて行うダイレクトベリファイ動作と、を実行すると共に、前記ダイレクトベリファイ動作行う期間では、前記定電流負荷が前記増幅器の負荷として機能すると共に、前記記憶素子に流れる電流と前記定電流負荷の電流とに基づいて前記読み出し信号が出力されるように制御する記憶装置の動作方法。この非特許文献1の記憶素子は、2つの電極の間に、ある金属を含むイオン導電体記憶層を挟む構造としたものである。この記憶素子では、2つの電極のいずれか一方にイオン導電体中に含まれる金属を含ませている。これにより、2つの電極間に電圧を印加した場合に、電極中に含まれる金属がイオン導電体中にイオンとして拡散し、イオン導電体の抵抗値あるいはキャパシタンス等の電気特性が変化するようになっている。なお、一般的には、記憶素子の抵抗状態を高抵抗状態から低抵抗状態に変化させる動作はセット動作と呼ばれ、逆に低抵抗状態から高抵抗状態へと変化する動作はリセット動作と呼ばれている。ところで、このような抵抗変化型の記憶素子では、長期的な信頼性を向上させる記憶素子の抵抗分布の狭帯化を図るため、データの保持特性や、上記したセット動作およびリセット動作の繰り返し可能回数を高めることが重要である。このデータの保持特性としては、例えば、上記したセット動作時およびリセット動作時の保持特性が挙げられる。そこで、このような記憶素子では一般に、上記したような記憶素子の抵抗状態を変化させる動作抵抗変化動作:情報の書き込みまたは消去動作を行った後に、ベリファイ動作がなされるようになっている。このベリファイ動作とは、抵抗変化動作の際に情報の書き込みまたは消去が正常に行われたか否かを確認するための読み出し動作のことである。ところが、従来の手法では、抵抗変化動作とこのベリファイ動作とが非連続に行われていた例えば、2つの動作の間に所定のプリチャージ期間が設定されていたため、ベリファイ動作の際に要する処理時間が長くなってしまっていた。すなわち、ベリファイ動作の高速化が困難であった。そこで、例えば特許文献1~4では、抵抗変化動作とベリファイ動作とをこの順序で連続的に続けて行う手法ダイレクトベリファイ動作が提案されている。このダイレクトベリファイ動作を実行する際には、2つの動作抵抗変化動作およびダイレクトベリファイ動作が連続的に行われるため、例えば上記したようなプリチャージ期間を設ける必要がなくなり、ベリファイ動作の高速化を実現することができる。ところが、上記特許文献1~4の手法では、抵抗変化動作の際の電流Iと負荷抵抗RとのIR積をセンスすることによりベリファイ動作を行っているため、以下の問題が生じていた。すなわち、IR積をセンスすることに起因して読み出し信号の振幅が小さくなってしまい、ベリファイ動作の精度が低下してしまうという問題があった。本発明はかかる問題点に鑑みてなされたもので、その目的は、ベリファイ動作の高速化を図りつつベリファイ精度を向上させることが可能な記憶装置およびその動作方法を提供することにある。本発明の記憶装置は、印加される電圧に応じて抵抗状態が変化する複数の記憶素子と、記憶素子の抵抗状態を変化させることによって情報の書き込みまたは消去を行う抵抗変化動作と、記憶素子から情報を読み出す読み出し動作とを行う駆動部とを備えたものである。この駆動部は、読み出し動作の際の読み出し信号を出力する増幅器と、定電流負荷と、記憶素子に対して、抵抗変化動作と、情報の書き込みまたは消去が正常に行われたか否かを確認するための読み出し動作を抵抗変化動作に続けて行うダイレクトベリファイ動作と、を実行する制御部とを有している。この制御部は、ダイレクトベリファイ動作を行う期間では、定電流負荷が増幅器の負荷として機能すると共に、記憶素子に流れる電流と定電流負荷の電流とに基づいて読み出し信号が出力されるように制御する。本発明の記憶装置の動作方法は、印加される電圧に応じて抵抗状態が変化する複数の記憶素子と、記憶素子から情報を読み出す読み出し動作の際の読み出し信号を出力する増幅器と、定電流負荷とを備えた記憶装置を動作させる際に、記憶素子に対して、その抵抗状態を変化させることによって情報の書き込みまたは消去を行う抵抗変化動作と、情報の書き込みまたは消去が正常に行われたか否かを確認するための読み出し動作を抵抗変化動作に続けて行うダイレクトベリファイ動作と、を実行すると共に、このダイレクトベリファイ動作行う期間では、定電流負荷が増幅器の負荷として機能すると共に、記憶素子に流れる電流と定電流負荷の電流とに基づいて読み出し信号が出力されるように制御するものである。本発明の記憶装置および記憶装置の動作方法では、情報の書き込みまたは消去が正常に行われたか否かを確認するための読み出し動作ベリファイ動作を上記抵抗変化動作に続けて行うダイレクトベリファイ動作が実行される。これにより、これらの抵抗変化動作とベリファイ動作とが非連続に行われる場合例えば、2つの動作の間に所定のプリチャージ期間が設定される場合と比べ、ベリファイ動作の際に要する処理時間が短くなる。また、このダイレクトベリファイ動作を行う期間では、定電流負荷が増幅器の負荷として機能すると共に、記憶素子に流れる電流と定電流負荷の電流とに基づいて、増幅器から読み出し信号が出力される。これにより、定電流負荷における高い出力抵抗に起因して増幅器における増幅率が大きくなり、読み出し信号の振幅が大きくなる。なお、記憶素子に対する書き込み動作および消去動作を、低抵抗化高抵抗状態から低抵抗状態への変化および高抵抗化低抵抗状態から高抵抗状態への変化のいずれに対応させるかは定義の問題であるが、本明細書では、低抵抗状態を書き込み状態、高抵抗状態を消去状態と定義する。本発明の記憶装置および記憶装置の動作方法によれば、上記ダイレクトベリファイ動作を実行するようにしたので、ベリファイ動作の際に要する処理時間を短くすることができる。また、このダイレクトベリファイ動作を行う期間では、定電流負荷が増幅器の負荷として機能すると共に、記憶素子に流れる電流と定電流負荷の電流とに基づいて増幅器から読み出し信号が出力されるようにしたので、増幅器における増幅率を大きくして読み出し信号の振幅も大きくすることができる。よって、ベリファイ動作の高速化を図りつつ、ベリファイ精度を向上させることが可能となる。以下、本発明の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。1.第1の実施の形態リセットダイレクトベリファイ動作の例2.第1の実施の形態の変形例変形例1相補読み出し方式の代わりにシングルエンド読み出し方式を用いた例変形例2電圧制御トランジスタをP型のトランジスタとした例変形例3選択トランジスタをP型のトランジスタとした例3.第2の実施の形態セットダイレクトベリファイ動作の例4.第1,第2の実施の形態に共通の変形例変形例4,5記憶素子の他の構成例5.その他の変形例<第1の実施の形態>[記憶装置1の構成]図1は、本発明の第1の実施の形態に係る記憶装置記憶装置1のブロック構成を表すものである。この記憶装置1は、複数のメモリセル20を有するメモリアレイ2と、制御部30と、ワード線駆動部31と、ビット線駆動部センスアンプ32とを備えている。これらのうち、制御部30、ワード線駆動部31およびビット線駆動部センスアンプ32が、本発明における駆動部の一具体例に対応する。ワード線駆動部31は、行方向に平行して配置された複数個のワード線WL,REFWLに対してそれぞれ、所定の電位ワード線電位を印加するものである。なお、これらのワード線WL,REFWLの詳細については後述する。ビット線駆動センスアンプ部32は、列方向に平行して配置された複数個のビット線BL,/BLに対してそれぞれ、所定の電位後述するセット電圧またはリセット電圧を印加するものである。このビット線駆動センスアンプ部32はまた、上記したビット線BL,/BLを用いて、各メモリセル20から情報の読み出し動作リード動作を行うと共に、内部に列方向に並んで配置された複数個のセンスアンプ320において所定の信号増幅処理を行う機能も有している。更に、ビット線駆動センスアンプ部32センスアンプ320では、制御部30による制御に従って、所定のベリファイ動作後述するダイレクトベリファイ動作もなされるようになっている。このベリファイ動作とは、情報の書き込みまたは消去が正常に行われたか否かを確認するための読み出し動作のことである。なお、センスアンプ320の詳細構成については後述するが、1つの列上で行方向に並んで配置された複数個のメモリセル20に対して、1つのセンスアンプ320が対応付けて設けられているものとする。制御部30は、後述する各種の信号制御信号を用いて、駆動対象のメモリセル20に対してダイレクトベリファイ動作を実行するように制御する機能を有している。このダイレクトベリファイ動作とは、情報の書き込み動作または消去動作抵抗変化動作:後述するセット動作またはリセット動作に対応についてのベリファイ動作を、この抵抗変化動作に続けて連続的に行うベリファイ動作のことである。ここで、本実施の形態では特に、後述するリセット動作に続けてダイレクトベリファイ動作を連続的に実行する以下、リセットダイレクトベリファイ動作と称するようになっている。このようにして、制御部30、ワード線駆動部31およびビット線駆動部センスアンプ32は、メモリアレイ2内の複数のメモリセル20の中から駆動対象となるメモリセル20を選択し、情報の書き込み動作、消去動作、読み出し動作またはベリファイ動作ダイレクトベリファイ動作を選択的に行うようになっている。メモリアレイ2では、図1に示したように、複数のメモリセル20が行列状マトリクス状に配置されている。図2は、このメモリセル20の回路構成例を、上記したセンスアンプ320の回路構成例とともに表したものである。なお、図2では、1つのセンスアンプ320に接続された1つのメモリセル20を代表して示しているが、実際には前述したように、1つのセンスアンプ320に対して複数個のメモリセル20が共通して接続されているものとする。[メモリセル20の構成]図2に示したように、各メモリセル20は、1つの記憶素子21と1つの選択トランジスタ221とからなる、いわゆる1T1R型の回路構成を有している。各メモリセル20はまた、1つのリファレンス素子23と1つの選択トランジスタ222とからなる、リファレンス用の1T1R型の回路構成も有している。すなわち、ここでは1つのメモリセル20内に、1つの記憶素子21と1つのリファレンス素子23とが配設されている。更に、各メモリセル20には、一対のワード線WL,REFWLと、一対のビット線BL,/BLとが接続されている。ここで、ワード線WLは、駆動対象の記憶素子21を選択するためのものであり、ワード線REFWLは、駆動対象のリファレンス素子23を選択するためのものである。また、ビット線BLは、駆動対象の記憶素子21に対して書き込むための信号データ、または駆動対象の記憶素子21から読み出した信号を伝達させるためのものである。一方、ビット線/BLは、駆動対象のリファレンス素子23に対して書き込むための信号、または駆動対象のリファレンス素子23から読み出した信号を伝達させるためのものである。なお、これらのビット線BL,/BLは、記憶素子21またはリファレンス素子23に対して直接または間接的に接続されるようになっているここでは、選択トランジスタ221,222を介して間接的に接続されている。このメモリセル20では、ワード線WLが選択トランジスタ221のゲートに接続され、ビット線BLが、選択トランジスタ221におけるソースおよびドレインのうちの一方側に接続されている。選択トランジスタ221におけるソースおよびドレインのうちの他方側は、記憶素子21を介して所定の電位VCOMMONVssに接続されている。また、リファレンス素子23側では、ワード線REFWLが選択トランジスタ222のゲートに接続され、ビット線/BLが、選択トランジスタ222におけるソースおよびドレインのうちの一方側に接続されている。選択トランジスタ222におけるソースおよびドレインのうちの他方側は、リファレンス素子23を介して所定の電位VCOMMONVssに接続されている。選択トランジスタ221,222は、駆動対象の記憶素子21またはリファレンス素子23を選択するためのトランジスタであり、ここではそれぞれ、N型のMOSMetalOxideSemiconductorトランジスタからなる。ただし、これには限られず、他の構造のトランジスタを用いてもよい。記憶素子21記憶素子21は、印加される電圧の極性に応じて可逆的に抵抗状態が変化する低抵抗状態と高抵抗状態との間で変化することを利用して、情報の記憶書き込みおよび消去を行う素子いわゆるバイポーラ型の抵抗変化型記憶素子である。この記憶素子21は、図3に断面図で示したように、下部電極211第1電極、記憶層212および上部電極213第2電極をこの順に有している。下部電極211は、選択トランジスタ221側に設けられた電極である。この下部電極211は、半導体プロセスに用いられる配線材料、例えば、Wタングステン,WN窒化タングステン,窒化チタンTiN,窒化タンタルTaN等の金属または金属窒化物により構成されている。ただし、下部電極211の構成材料としては、これらには限られない。記憶層212は、上部電極213側に設けられたイオン源層212Bと、下部電極211側に設けられた抵抗変化層212Aとを有する積層構造となっている。この記憶層212では、詳細は後述するが、下部電極211と上部電極213との間に印加される電圧の極性に応じて、抵抗状態が低抵抗状態と高抵抗状態との間で可逆的に変化するようになっている。イオン源層212Bは、陰イオン化するイオン伝導材料として、テルルTe,硫黄SおよびセレンSeのうち少なくとも1種のカルコゲン元素を含んでいる。また、イオン源層212Bは、陽イオン化可能な金属元素としてジルコニウムZrやハフニウムHfおよび/または銅Cu、更に消去時に酸化物を形成する元素としてアルミニウムAlおよび/またはゲルマニウムGeを含んでいる。具体的には、イオン源層212Bは、例えば、ZrTeAl、ZrTeAlGe、CuZrTeAl、CuTeGe、CuSiGeなどの組成のイオン源層材料により構成されている。なお、イオン源層212Bは、上記以外にも他の元素、例えばケイ素Siやホウ素Bを含んでいてもよい抵抗変化層212Aは、電気伝導上のバリアとして情報保持特性を安定化させる機能を有するものであり、イオン源層212Bよりも抵抗値の高い材料により構成されている。抵抗変化層212Aの構成材料としては、例えば、好ましくはGdガドリニウムなどの希土類元素、Al,Mgマグネシウム,Ta,SiシリコンおよびCuのうちの少なくとも1種を含む酸化物もしくは窒化物などが挙げられる。上部電極213は、前述したVCOMMON側に設けられた電極である。この上部電極213は、下部電極211と同様に公知の半導体配線材料により構成されており、中でも、ポストアニールを経てもイオン源層212Bと反応しない安定な材料が好ましい。リファレンス素子23リファレンス素子23は、例えばダイオードや、酸化膜等によって構成されるトンネル抵抗を用いた素子等からなり、記憶素子21と略同等の抵抗特性電流I-電圧Vの特性を示す素子、すなわち、非線形の抵抗特性を示す素子であることが望ましい。ただしこれには限られず、リファレンス素子23として、線形の抵抗特性を示す素子を用いるようにしてもよい。[センスアンプ320の構成]センスアンプ320は、一対のトランジスタTr11,Tr12電圧制御トランジスタ、一対のトランジスタTr21,Tr22、一対のトランジスタTr31,Tr32、一対のトランジスタTr41,Tr42、一対のトランジスタTr51,Tr52、一対のトランジスタTr61,Tr62、一対のトランジスタTr71,Tr72および一対のトランジスタTr81,Tr82を有している。これらのうち、トランジスタTr11,Tr21,Tr31,Tr41,Tr51,Tr61,Tr71,Tr81は、記憶素子21に対応して設けられたトランジスタである。一方、トランジスタTr12,Tr22,Tr32,Tr42,Tr52,Tr62,Tr72,Tr82は、リファレンス素子23に対応して設けられたトランジスタである。また、トランジスタTr11,Tr12,Tr21,Tr22,Tr51,Tr52,Tr61,Tr62はそれぞれ、ここではN型のMOSトランジスタからなる。一方、トランジスタTr31,Tr32,Tr41,Tr42,Tr71,Tr72,Tr81,Tr82はそれぞれ、ここではP型のMOSトランジスタからなる。ただし、これには限られず、他の構造のトランジスタを用いてもよい。センスアンプ320はまた、一対の書き込みドライバWRTDr1,WRTDr2、1つの差動アンプAmpおよび1つのラッチ回路Latchを有している。書き込みドライバWRTDr1は、記憶素子21側に対応して設けられており、ビット線BLを所定の電位後述するセット電圧またはリセット電圧に駆動するためのドライバである。一方、書き込みドライバWRTDr2は、リファレンス素子23側に対応して設けられており、ビット線/BLを所定の電位後述するセット電圧またはリセット電圧に駆動するためのドライバである。なお、これらの書き込みドライバWRTDr1,WRTDr2の詳細構成については、後述する。差動アンプAmpは、読み出し動作リード動作およびベリファイ動作の際の読み出し信号SOを、ラッチ回路Latchに対して出力する増幅器差動増幅器である。なお、この差動アンプAmpの動作の詳細については、後述する。ラッチ回路Latchは、差動アンプAmpから出力される読み出し信号SO、または以下説明する一対の信号入出力線LIO,/LIOから入力される信号を一時的に保持する回路である。このセンスアンプ320には、上記した一対の信号入出力線LIO,/LIOと、制御部30から供給される各種の信号線VGRST,BLEQ,/BLEQ,WRTEN,/WRTEN,/DVRFEN,READEN,VBIASとが接続されている。これらのうち、信号入出力線LIO,/LIOは、複数のセンスアンプ320において共有化されているデータバスであり、信号の書き込み動作、消去動作および読み出し動作の際のデータバスとして機能するようになっている。信号線VGRSTは、詳細は後述するが、前述したダイレクトベリファイ動作の際に、一対のトランジスタTr11,Tr12電圧制御トランジスタを介してビット線BL,/BLへ後述するリセット電圧を供給するための信号線である。信号線BLEQは、後述する一対の信号線Vod,/Vodおよびビット線BL,/BLの電位をそれぞれ電源VCOMMONVssに初期化イコライズするための信号を伝達する信号線である。具体的には、詳細は後述するが、この信号線BLEQの電位がHハイレベルのときに、信号線Vod,/Vodおよびビット線BL,/BLの電位がそれぞれ電源Vssに初期化されるようになっている。一方、信号線/BLEQは、後述する一対の信号線Vo/Voの電位をそれぞれ電源Vddに初期化するための信号を伝達する信号線である。具体的には、詳細は後述するが、この信号線/BLEQの電位がHレベルのときに、信号線Vo,/Voがそれぞれ電源Vddに初期化されるようになっている。信号線WRTEN,/WRTENはそれぞれ、書き込みドライバWRTDr1,WRTDr2の動作を制御動作の有効化および無効化を設定する制御するための信号を伝達する信号線である。なお、これらの書き込みドライバWRTDr1,WRTDr2に対する動作制御の詳細については、後述する。信号線/DRVFENは、前述したベリファイ動作ダイレクトベリファイ動作を有効化するための信号を伝達する信号線である。具体的には、詳細は後述するが、この信号線/DRVFENの電位がLローとなっている期間において、ダイレクトベリファイ動作が実行されるようになっている。信号線READENは、通常の読み出し動作を有効化するための信号を伝達する信号線である。具体的には、詳細は後述するが、この信号線READENの電位がHとなっている期間において、読み出し動作が実行されるようになっている。信号線VBIASは、詳細は後述するが、通常の読み出し動作の際に、一対のトランジスタTr11,Tr12を介してビット線BL,/BLを所定の電位VBIAS-VgsトランジスタTr11,Tr12のゲートソース間電圧:約0.1Vにクランプするための信号線である。このセンスアンプ320では、トランジスタTr11,Tr12のゲートにそれぞれ、信号線VGRSTが接続されている。トランジスタTr11のソースにはビット線BLが接続され、トランジスタTr12のソースにはビット線/BLが接続されている。トランジスタTr11のドレインには信号線Vodが接続され、トランジスタTr12のドレインには信号線/Vodが接続されている。これにより詳細は後述するが、ダイレクトベリファイ動作の際に、トランジスタTr11,Tr12のゲートソース間電圧Vgsによって、前述した抵抗変化動作の際に記憶素子21に印加される電圧ここではリセット電圧が設定されるようになっている。トランジスタTr21,Tr22のゲートにはそれぞれ信号線BLEQが接続され、ソースにはそれぞれ、所定の電位VCOMMONVssが接続されている。トランジスタTr21のドレインには信号線Vodが接続され、トランジスタTr22のドレインには信号線/Vodが接続されている。書き込みドライバWRTDr1では、入力信号としてのラッチデータLATCHDTが入力され、出力信号が信号線Vodに出力され、制御信号としての信号線WRTEN,/WRTENがそれぞれ入力されるようになっている。同様に、書き込みドライバWRTDr2では、入力信号としてのラッチデータLATCHDTが入力され、出力信号が信号線/Vodに出力され、制御信号としての信号線WRTEN,/WRTENがそれぞれ入力されるようになっている。ここで、図4に、書き込みドライバWRTDr1,WRTDr2の回路構成例を示す。書き込みドライバWRTDr1,WRTDr2はそれぞれ、4つのトランジスタTr91,Tr92,Tr93,Tr94を有している。これらのトランジスタのうち、トランジスタTr91,Tr92はそれぞれP型のMOSトランジスタからなり、トランジスタTr93,Tr94はそれぞれN型のMOSトランジスタからなる。ただし、これには限られず、他の構造のトランジスタを用いてもよい。ここで、トランジスタTr91のゲートには信号線/WRTENが接続され、ソースには電源Vddが接続され、ドレインにはトランジスタTr92のソースが接続されている。トランジスタTr92,Tr93のゲートにはそれぞれ、ラッチデータLATCHDTの信号線が接続され、トランジスタTr92,Tr93のドレインにはそれぞれ、信号線Vodまたは信号線/Vodが接続されている。トランジスタTr93のソースにはトランジスタTr94のドレインが接続され、トランジスタTr94のゲートには信号線WRTENが接続され、トランジスタTr94のソースは接地されているグランドに接続されている。このような構成により書き込みドライバWRTDr1,WRTDr2では、信号線WRTENの電位がH信号線/WRTENの電位がLのときに、ラッチデータLATCHDTの論理レベル0または1を反転して信号線Voまたは信号線/Voへ出力するようになっている。すなわち、ラッチデータLATCHDTの論理レベルが0のときには、1の論理ベルの信号が出力され、逆にラッチデータLATCHDTの論理レベルが1のときには、0の論理ベルの信号が出力される。一方、信号線WRTENの電位がL信号線/WRTENの電位がHのときには、書き込みドライバWRTDr1,WRTDr2はそれぞれ、ハイインピーダンスHiZ状態となる。センスアンプ320において、トランジスタTr31,Tr32のゲートにはそれぞれ、信号線/DRVFENが接続されている。トランジスタTr31のドレインには信号線Vodが接続され、トランジスタTr32のドレインには信号線/Vodが接続されている。トランジスタTr31のソースにはトランジスタTr41のドレインが接続され、トランジスタTr32のソースにはトランジスタTr42のドレインが接続されている。トランジスタTr41,Tr42のゲートにはそれぞれ、ラッチデータLATCHDTの信号線が接続されている。トランジスタTr41のソースには信号線Voが接続され、トランジスタTr42のソースには信号線/Voが接続されている。これにより、後述するダイレクトベリファイ動作がパスした場合情報の書き込みまたは消去が正常に行われたと判断された場合に、次のダイレクトベリファイ動作のシーケンスにおいてダイレクトベリファイ動作が実行されないようになっている。トランジスタTr51,Tr52のゲートにはそれぞれ、信号線READENが接続されている。トランジスタTr51のソースには信号線Vodが接続され、トランジスタTr52のソースには信号線/Vodが接続されている。トランジスタTr51のドレインにはトランジスタTr61のソースが接続され、トランジスタTr52のドレインにはトランジスタTr62のソースが接続されている。トランジスタTr61,Tr62のゲートにはそれぞれ、信号線VBIASが接続されている。トランジスタTr61のドレインには、トランジスタTr71のドレイン、トランジスタTr81のドレインおよび信号線Voが接続されている。トランジスタTr62のドレインには、トランジスタTr72のドレイン、トランジスタTr81のゲート、トランジスタTr82のゲートおよびドレイン、ならびに信号線/Voが接続されている。トランジスタTr71,Tr72のゲートにはそれぞれ、信号線/BLEQが接続されている。トランジスタTr71,Tr72のソースにはそれぞれ、電源Vddが接続されている。トランジスタTr81,Tr82のソースにはそれぞれ、電源Vddが接続されている。また、上記したように、トランジスタTr81,Tr82のゲートは互いに接続されると共に、トランジスタTr82のドレインにも接続されている。すなわち、これらのトランジスタTr81,Tr82により、定電流負荷定電流源として機能するカレントミラー回路が形成されるようになっている。なお、この定電流負荷カレントミラー回路は、記憶素子21およびリファレンス素子23に対して直接または間接的に接続されるようになっているここでは、間接的に接続されている。差動アンプAmpの負極入力端には信号線Voが接続され、正極入力端には信号線/Voが接続され、出力端には信号線SOが接続されている。このような構成により差動アンプAmpでは、駆動対象のメモリセル20内の記憶素子21に流れる電流とリファレンス素子23に流れる電流とに基づいて差動増幅を行うことにより、読み出し信号SOを出力するようになっている相補読み出し方式。具体的には、差動アンプAmpは、記憶素子21に流れる電流とリファレンス素子23に流れる電流との差分電流差を差動増幅して読み出し信号SOを出力する。ラッチ回路Latchには、信号入出力線LIO,/LIO、信号線SO、ラッチデータLATCHDTの信号線および信号線LATCHENが接続されている。このような構成によりラッチ回路Latchでは、読み出し信号SOを一時的に保持して信号入出力線LIO,/LIOへ出力したり、信号入力線LIO,/LIOから入力された信号を一時的に保持してラッチデータLATCHDTの信号線へ出力するようになっている。また、このラッチ回路Latchによるラッチ動作は、信号線LATCHENによって制御されるようになっている。具体的には、例えばこの信号LATCHENの立ち上がりエッジのタイミングにおいて、信号がラッチされる一時的に保持される。[記憶装置1の作用効果]1.基本動作この記憶装置1では、図1に示したように、ワード線駆動部31が、複数個のワード線WL,REFWLに対してそれぞれ、所定の電位ワード線電位を印加する。また、それと共に、ビット線駆動センスアンプ部32が、複数個のビット線BL,/BLに対してそれぞれ、所定の電位後述するセット電圧またはリセット電圧を印加する。これにより、メモリアレイ2内の複数のメモリセル20の中から駆動対象となるメモリセル20が選択され、情報の書き込み動作、消去動作、読み出し動作またはベリファイ動作が選択的に行われる。なお、ワード線WLを用いた駆動対象の記憶素子21の選択と、ワード線REFWLを用いた駆動対象のリファレンス素子23の選択とは、相補的に行われるようになっている。具体的には、各メモリセル20内の記憶素子21では、下部電極211と上部電極213との間に印加される電圧の極性に応じて、可逆的に記憶層212の抵抗状態が変化する低抵抗状態と高抵抗状態との間で変化する。これを利用して記憶素子21では、情報の書き込み動作または消去動作がなされる。一方、ビット線駆動センスアンプ部32は、複数個のビット線BL,/BLを用いて、駆動対象のメモリセル20内の記憶素子21から、情報の読み出し動作を行うと共に、内部の複数個のセンスアンプ320において所定の信号増幅処理を行う。このようにして、記憶素子21から情報の読み出し動作がなされると共に、後述するベリファイ動作ダイレクトベリファイ動作がなされる。なお、駆動対象の記憶素子21を選択する際には、その記憶素子21が属するメモリセル20に接続されたワード線WLに対して所定の電位ワード線電位が印加されると共に、接続されたビット線BLに所定の電圧後述するセット電圧またはリセット電圧が印加される。一方、駆動対象外の記憶素子21が属するメモリセル20では、接続されたワード線WLに対してグランド電位例えば0Vが印加されると共に、接続されたビット線BLが、フローティング状態あるはグランド電位0Vに設定される。同様に、駆動対象動作対象のリファレンス素子23を選択する際には、そのリファレンス素子23が属するメモリセル20に接続されたワード線REFWLに対して所定の電位ワード線電位が印加されると共に、接続されたビット線/BLに所定の電圧後述するセット電圧またはリセット電圧が印加される。一方、駆動対象外のリファレンス素子23が属するメモリセル20では、接続されたワード線REFWLに対してグランド電位例えば0Vが印加されると共に、接続されたビット線/BLが、フローティング状態あるはグランド電位0Vに設定される。ここで、図5および図6を参照して、情報の書き込み動作または消去動作に対応する、セット動作およびリセット動作について詳細に説明する。セット動作とは、記憶素子21具体的には記憶層212の抵抗状態を、高抵抗状態初期状態から低抵抗状態に変化させる低抵抗化する動作のことである。また、リセット動作とは、逆に、記憶素子21記憶層212の抵抗状態を、低抵抗状態から高抵抗状態に変化させる高抵抗化する動作のことである。以下、このような抵抗変化動作セット動作およびリセット動作について詳細に説明する。具体的には、図5Aに示したセット動作時には、駆動対象のメモリセル20において、ワード線WL選択トランジスタ221のゲートに所定のワード線電位が印加される。また、それと共に、ビット線BLに所定のセット電圧が印加される。すると、図5A中に示したように、駆動対象の記憶素子21では、下部電極211側に負電位が、上部電極213側に正電位がそれぞれ印加されるすなわち、記憶素子21に対して正電圧が印加される。これにより、記憶層212において、イオン源層212Bから例えばCuおよび/またはZr,Alなどの陽イオンがイオン伝導し、下部電極211側で電子と結合して析出する図5A中の符号P11参照。その結果、下部電極211と抵抗変化層212Aとの界面に、金属状態に還元された低抵抗のZrおよび/またはCu,Alなどの導電パスフィラメントが形成される。もしくは、抵抗変化層212Aの中に導電パスが形成される。よって、抵抗変化層212Aの抵抗値が低くなり低抵抗化し、初期状態の高抵抗状態から低抵抗状態へ変化する。このようにして、駆動対象の記憶素子21においてセット動作が行われる。なお、その後、正電圧を除去して記憶素子21に印加される電圧をなくしても、低抵抗状態が保持される。これにより、記憶素子21に情報が書き込まれたことになる。一方、図5Bに示したリセット動作時には、駆動対象のメモリセル20において、ワード線WL選択トランジスタ221のゲートに所定のワード線電位が印加される。また、それと共に、ビット線BLに所定のリセット電圧が印加される。すると、図5B中に示したように、駆動対象の記憶素子21では、下部電極211側に正電位が、上部電極213側に負電位がそれぞれ印加されるすなわち、記憶素子21に対して負電圧が印加される。これにより、上記したセット動作によって抵抗変化層212内に形成されていた導電パスのZrおよび/またはCu,Alが酸化してイオン化し、イオン源層212Bに溶解もしくはTe等と結合して、Cu2Te、CuTe等の化合物を形成する図5B中の符号P12参照。すると、Zrおよび/またはCuによる導電パスが消滅、または減少して、抵抗値が高くなる高抵抗化する。あるいは、更にイオン源層212B中に存在するAlやGeなどの添加元素がアノード極上に酸化膜を形成して、高抵抗な状態へ変化する。このようにして、低抵抗状態から初期状態の高抵抗状態へと変化し、駆動対象の記憶素子21においてリセット動作が行われる。なお、その後、負電圧を除去して記憶素子21に印加される電圧をなくしても、高抵抗状態が保持される。これにより、記憶素子21に書き込まれた情報を消去することが可能になる。このようにして、このような過程セット動作およびリセット動作を繰り返すことにより、記憶素子21において、情報の書き込み、および書き込まれた情報の消去を繰り返し行うことができる。すなわち、最初に、記憶素子21が高抵抗状態であった場合初期状態には、記憶素子21に電圧を印加しても、電流はほとんど流れない。次いで、記憶素子21に対して所定の閾値Vthを超えた正電圧が印加されると、記憶素子21は急激に電流が流れる状態低抵抗状態に遷移する。続いて、印加電圧Vを0Vに戻しても、この低抵抗状態は保持される。そののち、記憶素子21に対して所定の閾値電圧Vthを超えた負電圧が印加されると、記憶素子21は急激に電流が流れない状態高抵抗状態に遷移する。そして、その後は印加電圧Vを0Vに戻しても、この高抵抗状態が保持される。このように、記憶素子21に対して極性の異なる電圧を印加することにより、可逆的に抵抗値抵抗状態が変化する。また、このようなセット動作およびリセット動作の際に、記憶素子21は、例えば図6A,Bに示したような非線形性の抵抗特性を示す。すなわち、記憶素子21の上部電極213と下部電極211との間への印加電圧Biasと、そのときに記憶素子21に流れる電流Icellおよび記憶素子21の抵抗値Rcellとは、非線形性の対応関係を示す。具体的には、図6Aに示したように、印加電圧が増加するのに応じて、電流Icellが相乗的に増加すると共に、図6Bに示したように、印加電圧が増加するのに応じて、抵抗値Rcellが相乗的に減少する。更に、例えば、抵抗値の高い状態高抵抗状態を0の情報に、抵抗値の低い状態低抵抗状態を1の情報に、それぞれ対応させると、以下のことも言える。すなわち、正電圧の印加による情報の記録過程で、0の情報から1の情報に変化させ、負電圧の印加による情報の消去過程で、1の情報から0の情報に変化させることができる。なお、記憶素子21に対する書き込み動作および消去動作を、低抵抗化高抵抗状態から低抵抗状態への変化および高抵抗化低抵抗状態から高抵抗状態への変化のいずれに対応させるかは定義の問題であるが、本明細書では、低抵抗状態を書き込み状態、高抵抗状態を消去状態と定義する。2.リセットダイレクトベリファイ動作次に、図2および図7を参照して、本発明の特徴的部分の1つである、記憶装置1におけるリセットダイレクトベリファイ動作について、比較例と比較しつつ詳細に説明する。2-1.比較例まず、抵抗変化型の記憶素子では一般に、長期的な信頼性を向上させる記憶素子の抵抗分布の狭帯化を図るため、データの保持特性や、上記したセット動作およびリセット動作の繰り返し可能回数を高めることが重要である。このデータの保持特性としては、例えば、セット動作時およびリセット動作時の保持特性が挙げられる。そこで、このような記憶素子では一般に、そのようなセット動作やリセット動作抵抗変化動作の後にベリファイ動作が実行されるようになっている。例えば、リセット動作後のベリファイ動作では、データ保持マージンや回路ばらつきマージン等を考慮して、通常の読み出し動作時の判定抵抗よりもベリファイ動作時の判定抵抗のほうを高く設定するのが一般的である。具体的には、例えば通常の読み出し時の判定抵抗を100kΩとした場合、ベリファイ動作時の判定抵抗は1MΩ以上に設定される。また、通常の読み出し時およびベリファイ動作時のビット線の電圧は、いわゆるReadDisturbを考慮して、低い電圧例えば0.1Vに設定されるのが一般的である。ところが、従来の手法では、抵抗変化動作とベリファイ動作とが非連続に行われていた例えば、2つの動作の間に所定のプリチャージ期間が設定されていたため、ベリファイ動作の際に要する処理時間が長くなってしまっていた。すなわち、ベリファイ動作の高速化が困難であった。そこで最近では、抵抗変化動作とベリファイ動作とをこの順序で続けて連続的に行う手法ダイレクトベリファイ動作が提案されている。このダイレクトベリファイ動作を実行する際には、2つの動作抵抗変化動作およびダイレクトベリファイ動作が連続的に行われるため、例えば上記したようなプリチャージ期間を設ける必要がなくなり、ベリファイ動作の高速化を実現することができる。ところがこの手法では、抵抗変化動作の際の電流Iと負荷抵抗RとのIR積をセンスすることによりベリファイ動作を行っているため、以下の問題が生じていた。すなわち、IR積をセンスすることに起因して読み出し信号の振幅が小さくなってしまい、ベリファイ動作の精度ベリファイ精度が低下してしまうという問題があった。また、上記したリセット動作後のベリファイ動作の例で説明すると、ビット線の電圧が0.1Vであり判定抵抗が1MΩであると、100nA程度の微小な電流信号しか読み出せない。したがって、読み出し信号の振幅が小さくなるため、ベリファイ動作は低速に行わざるを得ないことになる。2-2.実施例1-1これに対して本実施の形態の記憶装置1では、例えば図7に示した実施例実施例1-1のようにして、上記比較例における問題特にベリファイ精度低下の問題を解決している。ここで図7は、実施例1-1に係るリセットダイレクトベリファイ動作の一例を、タイミング波形図で表わしたものである。この図7において、Aはワード線WLの電位、Bは信号線REFWLの電位、Cは信号線READENの電位、Dは/DVRFENの電位、Eは信号線BLEQの電位、Fは信号線WRTENの電位、GはVCOMMONの電位、Hは信号線Vo,/Voの電位、Iは信号線VGRSTの電位、Jはビット線BL,/BLの電位、をそれぞれ示す。期間T11:タイミングt11以前この実施例1-1のリセットダイレクトベリファイ動作では、最初にタイミングt11以前の期間T11において、初期化状態への設定がなされる。すなわち、まず、ワード線WL,REFWLの電位がいずれもL状態となっているため、駆動対象のメモリセル20における記憶素子21およびリファレンス素子23が、いずれも非選択状態となる図7A,B。また、信号線BLEQの電位がH状態信号線/BLEQの電位がL状態であるため、信号線Vod,/Vodおよびビット線BL,/BLの電位がそれぞれ電源Vssに初期化されると共に、信号線Vo,/Voの電位がそれぞれ電源Vddに初期化される図7E,H,J。また、信号線READENの電位がL状態であると共に信号線/DVRFENの電位がH状態であることから、トランジスタTr31,Tr32,Tr51,Tr52がいずれもオフ状態となる図7C,D。これにより、前述した定電流負荷カレントミラー回路と信号線Vo,/Voとが互いに分離される。なお、この期間T11から以下の期間T12までの期間では、信号線WRTENの電位がL状態であることから、書き込みドライバWRTDr1,WRTDr2はハイインピーダンスHiZ状態となっている図7F。期間T12:タイミングt11~t12次に、タイミングt11~t12の期間T12では、駆動対象のメモリセル20の選択が開始される。すなわち、ワード線WL,REFWLの電位がいずれもH状態となるため、駆動対象のメモリセル20における記憶素子21およびリファレンス素子23が、いずれも選択状態となる図7A,B。ただし、この時点ではまだ、ビット線BL,/BLの電位がいずれも電源Vssに初期化されていることから、記憶素子21およびリファレンス素子23に印加される電圧は、いずれも0Vとなる。期間T13:タイミングt12~t13次いで、タイミングt12~t13の期間T13では、リセット動作が行われる。具体的には、この期間T13は、期間T13と以下の期間T14とから構成されるリセットダイレクトベリファイ動作期間のうちの、リセット動作期間となる。この期間T13では、まず、信号線BLEQの電位がL状態信号線/BLEQの電位がH状態となるため、信号線Vod,/Vod、ビット線BL,/BLの電位および信号線Vo,/Voに対する初期化が、いずれも解除される図7E,H,J。また、信号線WRTENの電位がH状態となるため、書き込みドライバWRTDr1,WRTDr2がそれぞれ、駆動動作を開始する図7F。具体的には、ここではリセット動作を行うことから、書き込みドライバWRTDr1,WRTDr2はそれぞれ、信号線Vod,/Vodの電位をそれぞれ、電源Vddに駆動する。これにより、ビット線BL,/BLはそれぞれ、信号線VGRSTの電位からトランジスタTr11,Tr12のゲートソース間電圧Vgsを差し引いた電位VGRST-Vgsとなる図7J。このようにして、信号線Vod,/Vodおよびビット線BL,/BLの電位がそれぞれ、低インピーダンスである書き込みドライバWRTDr1,WRTDr2により、高速に駆動される高速に電位が立ち上げられる。ここで、この期間T13では、信号線/DVRFENの電位がL状態となることからトランジスタTr31,Tr32がそれぞれオン状態となり、定電流負荷カレントミラー回路もまた、信号線Vod,/Vodにそれぞれ接続されることになる図7D。換言すると、期間T13および後述する期間T14では、定電流負荷および書き込みドライバWRTDr1,WRTDr2がそれぞれ、ビット線BL,/BLに対して電気的に接続される。ただし、リセット動作を行う期間この期間T13では、定電流負荷と比べて書き込みドライバWRTDr1,WRTDr2のほうが低インピーダンス状態であることから、実質的には定電流負荷は機能しないベリファイ動作はまだ開始されていない。換言すると、期間T13では、定電流負荷ではなく書き込みドライバWRTDr1,WRTDr2によって、信号線Vod,/Vodおよびビット線BL,/BLがそれぞれ駆動される。つまり、制御部30は、定電流負荷と書き込みドライバWRTDr1,WRTDr2とのインピーダンスの違いを利用して、抵抗変化動作ここではリセット動作およびベリファイ動作を行う。また、上記したように、ビット線BL,/BLの電位はそれぞれ、VGRST-Vgsに設定されることから、トランジスタTr11,Tr12のゲートに印加される電圧信号線VGRSTの電位により、リセット動作の際に記憶素子21に印加される電圧が制御される。期間T14:タイミングt13~t14次に、タイミングt13~t14の期間T14では、ベリファイ動作ダイレクトベリファイ動作が行われる。具体的には、この期間T14は、上記したリセットダイレクトベリファイ動作期間のうちの、ダイレクトベリファイ動作期間となる。この期間T14では、信号線WRTENの電位が再びL状態となるため、書き込みドライバWRTDr1,WRTDr2がそれぞれ再び動作を停止し、ハイインピーダンスHiZ状態となる図7F。これにより、信号線Vod,/Vodおよび信号線Vo,/Voにはそれぞれ、実質的には定電流負荷のみが電気的に接続されることになる。すると、信号線Vo,/Voは、定電流負荷の電流と、駆動対象の記憶素子21またはリファレンス素子23に流れる電流とにより定まる所定の電位に設定される図7H。なお、図7H中に示したHRSは高抵抗状態HighResistanceStateを、LRSは低抵抗状態LowResistanceStateをそれぞれ意味しており、以降の他の図においても同様である。具体的には、信号線Voは、定電流負荷の電流と、駆動対象の記憶素子21に流れる電流とにより定まる所定の電位となる。一方、信号線/Voは、定電流負荷の電流と、駆動対象のリファレンス素子23に流れる電流とにより定まる所定の電位となる。そして、差動アンプAmpでは、このような記憶素子21に流れる電流とリファレンス素子23に流れる電流とに基づいて差動増幅が行われ、読み出し信号SOが出力される相補読み出し方式。具体的には、差動アンプAmpでは、記憶素子21に流れる電流とリファレンス素子23に流れる電流との差分電流差、換言すると、上記した信号線Vo,/Vo間の電位差が、差動増幅されることにより読み出し信号SOが出力される。ここで、この期間T14ダイレクトベリファイ動作を行う期間では、上記したように信号線Vo,/Voには定電流負荷のみが接続されているため、この定電流負荷が、差動アンプAmpの負荷能動負荷として機能するようになる。これにより、定電流負荷における高い出力抵抗出力インピーダンスに起因して、差動アンプAmpにおける増幅率が大きくなり、このダイレクトベリファイ動作の際の読み出し信号SOの振幅が大きくなる。すなわち、記憶素子21に流れる電流とリファレンス素子23に流れる電流との微小な電流差信号線Vo,/Vo間の微小な電位差が、差動アンプAmpにおいて大幅に増幅され、読み出し信号SOとして出力される。期間T15:タイミングt14~t15次いで、タイミングt14~t15の期間T15は、上記したダイレクトベリファイ動作の終了後の期間となる。すなわち、この期間T15では、まず、信号線/DVRFENの電位が再びH状態となることから、トランジスタTr51,Tr52がいずれもオフ状態となる図7D。これにより、定電流負荷と信号線Vo,/Voとが、再び互いに分離される。また、信号線BLEQの電位が再びH状態信号線/BLEQの電位が再びL状態となる。これにより、信号線Vod,/Vodおよびビット線BL,/BLの電位がそれぞれ、再び電源Vssに初期化されると共に、信号線Vo,/Voの電位がそれぞれ、再び電源Vddに初期化される図7E,H,J。期間T16:タイミングt15以降なお、その後の期間T16タイミングt15以降では、ワード線WL,REFWLの電位がそれぞれ、再びL状態となる。このため、駆動対象のメモリセル20における記憶素子21およびリファレンス素子23がそれぞれ、再び非選択状態となる図7A,B。これにより、前述した期間T11と等価な状態となる。このようにして、実施例1-1のリセットダイレクトベリファイ動作では、その名称の通り、リセット動作とベリファイ動作ダイレクトベリファイ動作とが、この順序で続けて連続的に行われる。これにより、前述した従来の手法のように、リセット動作とベリファイ動作とが非連続に行われる場合例えば、2つの動作の間に所定のプリチャージ期間が設定される場合と比べ、ベリファイ動作の際に要する処理時間が短くなる。また、この実施例1-1の手法では、記憶素子21に対して高いリセット電圧VGRST-Vgsを印加することができると共に、例えば前述の図6A,Bに示したような記憶素子21における非線形な抵抗特性を利用することができる。したがって、センス動作時における一対の信号線Vo,/Voの振幅速度は、読み出し電流が大きいほど高速になる。よって、信号線Vo,/Voが入力側に接続される差動アンプAmpの判定に必要なΔVo以上のVo電圧振幅が高速に発生するため、高速なセンス動作が実現される。この観点からも、ベリファイ動作の更なる高速化が図られる。更に、この実施例1-1のダイレクトベリファイ動作を行う期間期間T14では、定電流負荷が差動アンプAmpの負荷として機能すると共に、駆動対象の記憶素子21に流れる電流と定電流負荷の電流とに基づいて、この差動アンプAmpから読み出し信号SOが出力される。これにより、定電流負荷における高い出力抵抗に起因して差動アンプAmpにおける増幅率が大きくなり、読み出し信号SOの振幅が大きくなる。2-3.実施例1-2なお、本実施の形態に係るリード動作は、例えば図8に示した実施例1-2のようにしてなされる。この図8は、実施例1-2に係るリード動作の一例をタイミング波形図で表わしたものである。図8において、A~H,Jに示した各信号線の種類は、上記した図7A~H,Jの各信号線の種類と同一であり、図8Iは、信号線VBIASの電位を示す。この実施例1-2のリード動作タイミングt21~t25は、基本的には、上記した実施例1-1のリセットダイレクトベリファイ動作と同様である。異なる点は、以下の通りである。すなわち、まず、信号線WRTENの電位がL状態に固定されているFixLため、書き込みドライバWRTDr1,WRTDr2はいずれも動作しない図8D。また、いわゆるReadDisturbが発生するのを回避するため、ビット線BL,/BLをVBIAS-Vgs:0.1V程度の低電位にクランプする必要があることから、信号線/DVRFENの電位がH状態に固定されているFixH。これにより、一対の信号線Vo,/Vo対と一対の信号線Vod,/Vodとは、トランジスタTr61,Tr62,Tr51,Tr52を介してのみ接続される。また、トランジスタTr61,Tr62のゲートには信号線VBIASの電位が印加されており、VBIAS-Vgs=0.1Vとなるように制御されている。したがって、一対の信号線Vod,/Vodは、0.1Vにクランプされる。以上のように本実施の形態では、上記したダイレクトベリファイ動作を実行するようにしたので、ベリファイ動作の際に要する処理時間を短くすることができる。また、このダイレクトベリファイ動作を行う期間期間T14では、定電流負荷が差動アンプAmpの負荷として機能すると共に、駆動対象の記憶素子21に流れる電流と定電流負荷の電流とに基づいて差動アンプAmpから読み出し信号SOが出力されるようにしたので、この差動アンプAmpにおける増幅率を大きくして読み出し信号SOの振幅も大きくすることができる。よって、ベリファイ動作の高速化を図りつつ、ベリファイ精度を向上させることが可能となる。また、差動アンプAmpにおいて、駆動対象の記憶素子21に流れる電流と駆動対象のリファレンス素子23に流れる電流とに基づいて差動増幅を行うことによって読み出し信号SOを出力する相補読み出し方式を用いるようにしたので、以下の効果も得ることができる。すなわち、補読み出し動作であることから、過渡的にビット線BLや信号線Voが遷移する状態であっても読み出すことが可能となり、更なるベリファイ動作の高速化を図ることが可能となる。更に、リファレンス素子23が、記憶素子21と略同等の抵抗特性非線形の抵抗特性を示す素子であるようにしたので、リセット電圧VGRST-Vgsの変化に対しても精度良く追従することが可能となり、この点からもベリファイ精度を向上させることが可能となる。加えて、トランジスタTr11,Tr12電圧制御トランジスタのゲートに印加される電圧によってリセット電圧が制御されるようにしたので、信号線Vo側からはビット線BLの負荷が見えないようにすることができ、読み出し側での負荷を軽減して更なるベリファイ動作の高速化を図ることが可能となる。また、リセット動作についてダイレクトベリファイ動作を実行するようにしたので、以下のような効果を得ることが可能である。すなわち、まず、セット抵抗は例えば数10kΩ程度のベリファイ抵抗であることから、記憶素子21における抵抗値非線形性を利用できたとしても、記憶素子21以外の回路素子の寄生抵抗が数kΩ程度存在するため、ベリファイ動作時における読み出し電流の増加は限定的である。これに対して、リセットベリファイ動作時における記憶素子21の抵抗は、例えば1MΩ程度から100kΩ程度まで低下するため、上記した回路素子の寄生抵抗が無視できる範囲内において読み出し電流を増加させることが可能である。よって、リセット動作についてダイレクトベリファイ動作を行ったほうが、セット動作についてダイレクトベリファイ動作を行う場合と比べ、ベリファイ動作時の電流増加の効果が大きいと言える。<第1の実施の形態の変形例>続いて、上記第1の実施の形態の変形例変形例1~3について説明する。なお、第1の実施の形態における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。[変形例1]図9は、変形例1に係るセンスアンプセンスアンプ320A1、VREF生成部VREF生成部320A2およびメモリセルメモリセル20Aの回路構成例を表したものである。本変形例では、上記第1の実施の形態のセンスアンプ320において用いられた相補読み出し方式の代わりに、以下詳述するシングルエンド読み出し方式が用いられている。メモリセル20Aの構成各メモリセル20Aは、1つの記憶素子21と1つの選択トランジスタ221とからなる、1T1R型の回路構成のみを有している。すなわち、メモリセル20Aは、第1の実施の形態のメモリセル20において、リファレンス用の素子リファレンス素子23および選択トランジスタ222を省いた構成となっている。したがって、メモリセル20Aにはメモリセル20とは異なり、ワード線REFWLおよびビット線/BLが接続されていない。センスアンプ320A1の構成センスアンプ320A1は、基本的には、第1の実施の形態のセンスアンプ320において、ビット線/BL側に対応する各素子トランジスタTr12,Tr22,Tr32,Tr42,Tr52,Tr62,Tr72,Tr82および書き込みドライバWRTDr2を省いた構成となっている。すなわち、このセンスアンプ320Aは、上記したシングルエンド読み出し方式を用いた回路構成となっている。ただし、センスアンプ320A1ではセンスアンプ320とは異なり、トランジスタTr81のゲートおよび差動アンプAmpの正極入力端子にはそれぞれ、以下説明するVREF生成部320A2から出力される信号線VREFと接続されている。VREF生成部320A2の回路構成VREF生成部320A2は、定電流負荷後述するカレントミラー回路を利用して、所定の固定電圧である電圧VREFを生成するものであり、センスアンプ320A1とともにビット線駆動部センスアンプ32内に設けられている。具体的には、ビット線駆動部センスアンプ32内において、複数のセンスアンプ320A1に対して1つのVREF生成部320A2が対応付けて設けられている。換言すると、複数のセンスアンプ320A1に対して、1つのVREF生成部320A2が共通接続されている。このVREF生成部320A2は、2つのリファレンス素子23と、2つの選択トランジスタ222と、7つのトランジスタTr13,Tr14,Tr34,Tr53,Tr63,Tr83,Tr84と、2つのスイッチSW1,SW2とを有している。ここでは、2つの選択トランジスタ222はいずれも、N型のMOSトランジスタからなる。また、上記した7つのトランジスタのうち、トランジスタTr13,Tr14,Tr53,Tr63はそれぞれN型のMOSトランジスタからなり、トランジスタTr34,Tr83,Tr84はそれぞれP型のMOSトランジスタからなる。ただし、これには限られず、他の構造のトランジスタを用いてもよい。スイッチSW1は、ベリファイ動作時にオン状態となると共にその他の動作状態のときにはオフ状態となるスイッチである。一方、スイッチSW2は、通常の読み出し動作時にオン状態となると共にその他の動作状態のときにはオフ状態となるスイッチである。なお、これらのスイッチSW1,SW2のオンオフ状態は、制御部30から供給される図示しない制御信号によって制御されるようになっている。このVREF生成部320A2では、2つのリファレンス素子23の一端はそれぞれ所定の電位VCOMMONに接続され、他端はそれぞれ、選択トランジスタ222におけるソースおよびドレインのうちの一方側に接続されている。2つの選択トランジスタ222のうちの一方は、そのソースおよびドレインのうちの他方側がトランジスタTr13のソースに接続されている。2つの選択トランジスタ222のうちの他方は、そのソースおよびドレインのうちの他方側がトランジスタTr14のソースに接続されている。また、2つの選択トランジスタ222のゲートはそれぞれ、電源Vddに接続されている。したがって、これら2つの選択トランジスタ222はいずれも、常にオン状態に設定されている。換言すると、2つのリファレンス素子23はいずれも、読み出し対象として選択されるようになっている。トランジスタTr13,Tr14のゲートにはそれぞれ、信号線VGRSTが接続されている。トランジスタTr13のドレインにはトランジスタTr53のソースが接続され、トランジスタTr14のドレインにはトランジスタTr34のドレインが接続されている。また、トランジスタTr34のゲートは接地グランドに接続され、トランジスタTr53のゲートは電源Vddに接続されている。したがって、これらのトランジスタTr34,Tr53はいずれも、常にオン状態に設定されている。トランジスタTr63のゲートには信号線VBIASが接続され、ソースにはトランジスタTr53のドレインが接続されている。トランジスタTr83のソースには電源Vddが接続され、ゲートおよびドレインにはそれぞれ、トランジスタTr63のドレインが接続されると共に、スイッチSW2を介して信号線VREFに接続されている。このような構成により、スイッチSW2がオン状態のとき通常の読み出し動作時には、トランジスタTr81,Tr83によって定電流負荷カレントミラー回路が形成されるようになっている。トランジスタTr84のソースには電源Vddが接続され、ゲートおよびドレインにはそれぞれ、トランジスタTr34のソースが接続されると共に、スイッチSW1を介して信号線VREFに接続されている。このような構成により、スイッチSW1がオン状態のときベリファイ動作時には、トランジスタTr81,Tr84によって定電流負荷カレントミラー回路が形成されるようになっている。リセットダイレクトベリファイ動作:実施例2-1本変形例では、例えば図10に示した実施例2-1のようにして、リセットダイレクトベリファイ動作がなされる。この図10は、実施例2-1に係るリセットダイレクトベリファイ動作の一例を、タイミング波形図で表わしたものである。図10において、Aはワード線WLの電位、Bは信号線READENの電位、Cは/DVRFENの電位、Dは信号線BLEQの電位、Eは信号線WRTENの電位、FはVCOMMONの電位、Gは信号線Voの電位、Hは信号線VREFの電位、Iはビット線BLの電位、をそれぞれ示す。この実施例2-1のリセットダイレクトベリファイ動作タイミングt31~t35は、基本的には、上記した実施例1-1のリセットダイレクトベリファイ動作と同様である。異なる点は、以下の通りである。すなわち、差動アンプAmpが、駆動対象の記憶素子21に流れる電流に対応する電圧信号線Voの電位と、VREF生成部320A2により生成される固定電圧VREFとに基づいて差動増幅を行うことにより、読み出し信号SOを出力するシングルエンド読み出し方式を用いていることである。リード動作:実施例2-2なお、本変形例に係る読み出し動作リード動作は、例えば図11に示した実施例2-2のようにしてなされる。この図11は、実施例2-2に係るリード動作の一例をタイミング波形図で表わしたものである。図11において、A~H,Jに示した各信号線の種類は、上記した図10A~H,Jの各信号線の種類と同一であり、図11Iは、信号線VBIASの電位を示す。この実施例2-2のリード動作タイミングt41~t45も、シングルエンド読み出し方式を用いている点を除けば、基本的には上記した実施例1-2のリード動作と同様である。以上のように本変形例では、相補読み出し方式の代わりにシングルエンド読み出し方式を用いてベリファイ動作ダイレクトベリファイ動作およびリード動作を行うようにしたので、上記第1の実施の形態における効果に加え、以下の効果を得ることが可能である。すなわち、センスアンプの構成を簡素化することができ、記憶装置における高密度化を図ることが可能となる。また、複数のセンスアンプ320A1に対して1つのVREF生成部320A2が共通接続されているようにしたので、この点からも構成を簡素化することができ、記憶装置における高密度化を図ることが可能となる。[変形例2]図12は、変形例2に係るセンスアンプセンスアンプ320Bの回路構成例を、メモリセル20の回路構成とともに表したものである。センスアンプ320Bの構成本変形例のセンスアンプ320Bは、第1の実施の形態のセンスアンプ320において、トランジスタTr11,Tr12電圧制御トランジスタがそれぞれ、N型ではなくP型のMOSトランジスタにより構成されている。また、それと共に、トランジスタTr21,Tr22,Tr51,Tr52,Tr61,Tr62がそれぞれ、N型ではなくP型のMOSトランジスタにより構成され、逆にトランジスタTr31,Tr32,Tr41,Tr42,Tr71,Tr72,Tr81,Tr82がそれぞれ、P型ではなくN型のMOSトランジスタにより構成されている。そして、センスアンプ320B内の電源Vdd,VCOMMONの配置関係が、センスアンプ320内における配置関係と互いに逆となっている。なお、センスアンプ320Bにおける他の構成は、センスアンプ320と同様である。リセットダイレクトベリファイ動作:実施例3-1本変形例では、例えば図13に示した実施例3-1のようにして、リセットダイレクトベリファイ動作がなされる。この図13は、実施例3-1に係るリセットダイレクトベリファイ動作の一例を、タイミング波形図で表わしたものである。図13において、Aはワード線WLの電位、Bはワード線REFWLの電位、Cは信号線READENの電位、Dは/DVRFENの電位、Eは信号線BLEQの電位、Fは信号線WRTENの電位、GはVCOMMONの電位、Hはビット線BL,/BLの電位、Iは信号線VGRSTの電位、Jは信号線Vo,/Voの電位、をそれぞれ示す。この実施例3-1のリセットダイレクトベリファイ動作タイミングt51~t55も、基本的には、実施例1-1のリセットダイレクトベリファイ動作と同様である。異なる点は、以下の通りである。すなわち、トランジスタTr11,Tr12がP型のMOSトランジスタからなることに起因して、全体の電圧極性が逆転反転していることである。リード動作:実施例3-2なお、本変形例に係る読み出し動作リード動作は、例えば図14に示した実施例3-2のようにしてなされる。この図14は、実施例3-2に係るリード動作の一例をタイミング波形図で表わしたものである。図14において、A~H,Jに示した各信号線の種類は、上記した図13A~H,Jの各信号線の種類と同一であり、図14Iは、信号線VBIASの電位を示す。この実施例3-2のリード動作タイミングt61~t65も、上記したように全体の電圧極性が逆転している点を除けば、基本的には実施例1-2のリード動作と同様である。このようにして本変形例においても、上記第1の実施の形態と同様の作用により同様の効果を得ることが可能である。[変形例3]図15は、変形例3に係るメモリセルメモリセル20Cの回路構成例を、センスアンプ320の回路構成とともに表したものである。メモリセル20Cの構成本変形例のメモリセル20Cは、第1の実施の形態のメモリセル20において、選択トランジスタ221,222をそれぞれ、N型ではなくP型のMOSトランジスタにより構成したものであり、他の構成は同様となっている。リセットダイレクトベリファイ動作:実施例4-1本変形例では、例えば図16に示した実施例4-1のようにして、リセットダイレクトベリファイ動作がなされる。この図16は、実施例4-1に係るリセットダイレクトベリファイ動作の一例を、タイミング波形図で表わしたものである。図16において、Aはワード線WLの電位、Bはワード線REFWLの電位、Cは信号線READENの電位、Dは/DVRFENの電位、Eは信号線BLEQの電位、Fは信号線WRTENの電位、GはVCOMMONの電位、Hは信号線Vo,/Voの電位、Iは信号線VGRSTの電位、Jはビット線BL,/BLの電位、をそれぞれ示す。この実施例4-1のリセットダイレクトベリファイ動作タイミングt71~t75も、基本的には、実施例1-1のリセットダイレクトベリファイ動作と同様である。異なる点は、以下の通りである。すなわち、選択トランジスタ221,222がP型のMOSトランジスタからなることに起因して、これらの選択トランジスタ221,222の論理レベルが反転していることである。リード動作:実施例4-2なお、本変形例に係る読み出し動作リード動作は、例えば図17に示した実施例4-2のようにしてなされる。この図17は、実施例4-2に係るリード動作の一例をタイミング波形図で表わしたものである。図17において、A~H,Jに示した各信号線の種類は、上記した図16A~H,Jの各信号線の種類と同一であり、図17Iは、信号線VBIASの電位を示す。この実施例4-2のリード動作タイミングt81~t85も、上記したように選択トランジスタ221,222の論理レベルが反転している点を除けば、基本的には実施例1-2のリード動作と同様である。このようにして本変形例においても、上記第1の実施の形態と同様の作用により同様の効果を得ることが可能である。<第2の実施の形態>続いて、本発明の第2の実施の形態について説明する。なお、上記第1の実施の形態および各変形例1~3における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。本実施の形態では、これまで説明したリセットダイレクトベリファイ動作の代わりに、以下説明するセットダイレクトベリファイ動作を行うようにしたものとなっている。すなわち、本実施の形態では特に、制御部30による制御によって、セット動作に続けてダイレクトベリファイ動作を連続的に実行するセットダイレクトベリファイ動作ようになっている。図18は、第2の実施の形態に係るメモリセルメモリセル20Dの回路構成例を、センスアンプ320の回路構成とともに表したものである。メモリセル20Dの構成本実施の形態のメモリセル20Dは、第1の実施の形態のメモリセル20において、選択トランジスタ221と記憶素子21との配置関係、および選択トランジスタ222とリファレンス素子23との配置関係を、それぞれ逆にしたものとなっており、他の構成は同様となっている。すなわち、本実施の形態では、ビット線BL,/BLは、記憶素子21またはリファレンス素子23に対して直接接続されるようになっている。ただし、本実施の形態では、第1の実施の形態で説明した信号線VGRSTの代わりに、信号線VGSETが用いられている。この信号線VGSETは、ダイレクトベリファイ動作の際に、一対のトランジスタTr11,Tr12電圧制御トランジスタを介してビット線BL,/BLへセット電圧を供給するための信号線である。すなわち、信号線VGSETは、これまで説明した信号線VGRSTと同様の役割を果たす信号線である。具体的には、メモリセル20Dでは、ワード線WLが選択トランジスタ221のゲートに接続され、ビット線BLが、記憶素子21を介して選択トランジスタ221におけるソースおよびドレインのうちの一方側に接続されている。選択トランジスタ221におけるソースおよびドレインのうちの他方側は、所定の電位VCOMMONに接続されている。また、ワード線REFWLが選択トランジスタ222のゲートに接続され、ビット線/BLが、リファレンス素子23を介して選択トランジスタ222におけるソースおよびドレインのうちの一方側に接続されている。選択トランジスタ222におけるソースおよびドレインのうちの他方側は、所定の電位VCOMMONに接続されている。セットダイレクトベリファイ動作:実施例5本変形例では、例えば図19に示した実施例5のようにして、セットダイレクトベリファイ動作がなされる。この図19は、実施例5に係るセットダイレクトベリファイ動作の一例を、タイミング波形図で表わしたものである。図19において、Aはワード線WLの電位、Bはワード線REFWLの電位、Cは信号線READENの電位、Dは/DVRFENの電位、Eは信号線BLEQの電位、Fは信号線WRTENの電位、GはVCOMMONの電位、Hは信号線Vo,/Voの電位、Iは信号線VGSETの電位、Jはビット線BL,/BLの電位、をそれぞれ示す。この実施例5のセットダイレクトベリファイ動作タイミングt91~t95も、基本的には、実施例1-1のリセットダイレクトベリファイ動作と同様である。異なる点は、前述したように、信号線VGRSTの代わりに信号線VGSETを用いていることである。以上のように本実施の形態においても、基本的には第1の実施の形態と同様の作用により同様の効果を得ることが可能である。<第1,第2の実施の形態に共通の変形例>続いて、上記第1および第2の実施の形態ならびに各変形例1~3に共通の変形例変形例4,5について説明する。なお、これらの実施の形態等における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。[変形例4]図20は、変形例4に係る記憶素子記憶素子21Aの断面構成を表したものである。本変形例の記憶素子21Aは、PCMPhaseChangeMemory:相変化型メモリにより構成されている。この記憶素子21Aは、下部電極211と上部電極213との間に、例えばGe2Sb2Te5などのGeSbTe合金よりなる記憶層214を有している。この記憶層214では、電流の印加により結晶状態と非晶質状態アモルファス状態との相変化を生じ、この相変化に伴って抵抗値抵抗状態が可逆的に変化するようになっている。本変形例の記憶素子21Aでは、下部電極211と上部電極213との間に正電圧または負電圧が印加されると、記憶層214が、高抵抗の非晶質状態から低抵抗の結晶状態へとまたは、低抵抗の結晶状態から高抵抗の非晶質状態へ変化する。このような過程を繰り返すことにより、記憶素子21Aに対して、情報の書き込み、および書き込まれた情報の消去を繰り返し行うことができる。[変形例5]図21は、変形例5に係る記憶素子記憶素子21Bの断面構成を表したものである。本変形例の記憶素子21Bは、ReRAMResistiveRandomAccessMemory:抵抗変化型メモリにより構成されている。記憶素子21Bは、下部電極211と上部電極213との間に、NiO,TiO2,PrCaMnO3などの酸化物よりなる記憶層215を有しており、この酸化物への電圧の印加により抵抗値抵抗状態が可逆的に変化するようになっている。本変形例の記憶素子21Bでは、下部電極211と上部電極213との間に正電圧または負電圧が印加されると、記憶層215が高抵抗状態から低抵抗状態へとまたは、低抵抗状態から高抵抗状態へ変化する。このような過程を繰り返すことにより、記憶素子21Bに対して、情報の書き込み、および書き込まれた情報の消去を繰り返し行うことができる。<その他の変形例>以上、実施の形態および変形例を挙げて本発明を説明したが、本発明はこれらの実施の形態等に限定されず、種々の変形が可能である。例えば、上記実施の形態等において説明した各層の材料などは限定されるものではなく、他の材料としてもよい。また、上記実施の形態等では、記憶素子21,21A,21Bおよび記録装置1等の構成を具体的に挙げて説明したが、全ての層を備える必要はなく、また、他の層を更に備えていてもよい。また、上記実施の形態等では、主に、1つのメモリセル20内に1つの記憶素子21と1つのリファレンス素子23とが配設されている例を挙げて説明したが、この場合には限られない。すなわち、複数のメモリセル20複数の記憶素子21に対して1つのリファレンス素子23が設けられているようにしてもよい。更に、カレントミラー回路定電流負荷を構成する各トランジスタは、上記実施の形態等で説明したP型のトランジスタ例えばMOSトランジスタではなく、N型のトランジスタ例えばMOSトランジスタであってもよい。加えて、本発明に適用される記憶素子としては、上記実施の形態等で説明した記憶素子21,21A,21Bには限られず、他の構成の記憶素子を用いるようにしてもよい。具体的には、印加される電圧の極性に応じて可逆的に抵抗状態が変化する記憶素子バイポーラ型の記憶素子としては、例えば、MRAMMagnetoresistiveRandomAccessMemory:磁気抵抗メモリ等で用いられているMTJMagneticTunnelJunction:磁気トンネル接合や、遷移金属酸化物等の抵抗変化素子等の記憶素子を用いるようにしてもよい。更に、このようなバイポーラ型の記憶素子には限られず、印加される電圧に応じて抵抗状態が変化する抵抗変化型の記憶素子であれば、例えばユニポーラ型の記憶素子であってもよい。"