第1電極と、前記第1電極上に設けられた抵抗変化部と、前記抵抗変化部上に設けられた第2電極とを具備し、前記抵抗変化部は、前記第1電極上に設けられ、印加する電圧により抵抗が変化する抵抗変化層と、前記抵抗変化層上に設けられ、フィラメントを形成する安定層とを備え、前記抵抗変化層と前記安定層は異なる金属酸化物であり、前記抵抗変化層の酸化物生成エネルギーは、前記安定層の酸化物生成エネルギーよりも高く、前記抵抗変化層の膜厚は、前記抵抗変化部のオフ状態の抵抗が前記膜厚で律速される範囲の抵抗になるような値を有する抵抗変化型不揮発性記憶装置。請求項1に記載の抵抗変化型不揮発性記憶装置において、前記オフ状態の抵抗は、オフ電圧に拘わらず一定である抵抗変化型不揮発性記憶装置。請求項2に記載の抵抗変化型不揮発性記憶装置において、前記抵抗変化層の膜厚は、前記抵抗変化層の酸化物生成エネルギーと前記安定層の酸化物生成エネルギーとの差に基づいて設定される抵抗変化型不揮発性記憶装置。請求項3に記載の抵抗変化型不揮発性記憶装置において、前記安定層は、酸化タンタル、酸化シリコン、酸化コバルト及び酸化タングステンのいずれかであり、前記抵抗変化層は、酸化チタン、酸化アルミニウム、酸化ジルコニウム及び酸化ハフニウムのいずれかである抵抗変化型不揮発性記憶装置。請求項4に記載の抵抗変化型不揮発性記憶装置において、前記安定層は、酸化タンタルであり、前記抵抗変化層は、酸化チタンであり、前記抵抗変化層の膜厚は1nm未満である抵抗変化型不揮発性記憶装置。請求項4に記載の抵抗変化型不揮発性記憶装置において、前記安定層は酸化タンタルであり、前記抵抗変化層は、酸化ジルコニウムであり、前記抵抗変化層の膜厚は2nm未満である抵抗変化型不揮発性記憶装置。請求項1乃至6のいずれか一項に記載の抵抗変化型不揮発性記憶装置において、前記抵抗変化層の膜厚は、前記オフ状態で形成されるトンネルバリアの幅と同じである抵抗変化型不揮発性記憶装置。請求項1乃至7のいずれか一項に記載の抵抗変化型不揮発性記憶装置において、前記抵抗変化型不揮発性記憶装置は、前記オフ状態の抵抗の最大値が前記抵抗変化層の膜厚で律速される領域で動作する抵抗変化型不揮発性記憶装置。請求項1乃至8のいずれか一項に記載の抵抗変化型不揮発性記憶装置において、前記抵抗変化型不揮発性記憶装置は、前記オフ状態の抵抗は、1kΩ以上、10MΩ以下である抵抗変化型不揮発性記憶装置。複数のメモリセルを備えるメモリ部と、前記メモリ部を利用して情報処理を実行するロジック部とを具備し、前記複数のメモリセルの各々は、請求項1乃至8のいずれか一項に記載された抵抗変化型不揮発性記憶装置を備える半導体装置。請求項10に記載の半導体装置であって、スイッチブロックを備えるFPGA部を更に具備し、前記スイッチブロックは、複数のスイッチを含み、前記複数のスイッチの各々は、第3電極と、前記第3電極上に設けられ、印加する電圧により抵抗が変化する第2抵抗変化層と、前記第2抵抗変化層上に設けられ、フィラメントを形成する第2安定層と前記第2安定層上に設けられた第4電極とを備え、前記第2抵抗変化層の膜厚は、前記複数のメモリセルの各々の抵抗変化層の膜厚よりも厚い半導体装置。抵抗変化型不揮発性記憶装置の動作方法であって、ここで、前記抵抗変化型不揮発性記憶装置は、第1電極と、前記第1電極上に設けられた抵抗変化部と、前記抵抗変化部上に設けられた第2電極とを具備し、前記抵抗変化部は、前記第1電極上に設けられ、印加する電圧により抵抗が変化する抵抗変化層と、前記抵抗変化層上に設けられ、フィラメントを形成する安定層とを備え、前記抵抗変化層と前記安定層は異なる金属酸化物であり、前記抵抗変化層の酸化物生成エネルギーは、前記安定層の酸化物生成エネルギーよりも高く、前記抵抗変化層の膜厚は、前記オフ状態の抵抗が前記膜厚で律速される範囲の抵抗になるような値を有し、前記抵抗変化型不揮発性記憶装置の動作方法は、前記抵抗変化部をフォーミングする場合、前記第1電極と前記第2電極との間にフォーミング電圧を印加して、前記抵抗変化層及び前記安定層にフィラメントを形成するステップと、前記抵抗変化部をオフ状態にする場合、前記第1電極と前記第2電極との間にオフ電圧を印加して、前記抵抗変化層のフィラメントを除くステップと、前記抵抗変化部をオン状態にする場合、前記第1電極と前記第2電極との間にオン電圧を印加して、前記抵抗変化層のフィラメントを形成するステップとを具備する抵抗変化型不揮発性記憶装置の動作方法。発明者は、今回世界で初めて、実験により図1A及び図1Bに示す抵抗変化型メモリの新たな問題点及びそのメカニズムを見出した。その詳細を以下に説明する。まず、Off状態からOn状態へのスイッチングにおけるOff抵抗とOn動作速度との関係について説明する。図2A~図2Cは、図1Aに示す抵抗変化型メモリの構造を用いた場合の、Reset動作時、On動作時、及び他のOn動作時のスイッチング電流の過渡応答を示すグラフである。ただし、その抵抗変化型メモリ抵抗変化素子の構造は、上部電極/第1抵抗変化層/第2抵抗変化層/下部電極=Ru/TaO10nm/TiO3nm/Ruである。図2Aは、Reset動作時RL2kΩ→RH1GΩのスイッチング電流の過渡応答を示している。左縦軸はOff電流の値μA、右縦軸はOff電圧パルスの値V、横軸は時間nsec.をそれぞれ示している。この場合、-2.5V、2μsecのOff電圧パルスを印加した。図に示すように、Set状態の試料のスイッチング電流Off電流は、Off電圧パルスを印加Time=0nsecした直後の約100nsec後にピーク値-150μA程度となり、300nsec未満経過してから高抵抗化により完全に流れなくなった0μA。つまり、高抵抗状態RHへのスイッチングは300nsec未満の比較的早い時間で完了することがわかった。図2Bは、On動作時RH1GΩ→RL1.5kΩのスイッチング電流の過渡応答を示している。左縦軸はOn電流の値A、右縦軸はOn電圧パルスの値V、横軸は時間μsec.をそれぞれ示している。この場合、5V、250μsecのOn電圧パルスを印加した。図に示すように、1GΩの高抵抗状態RHから低抵抗状態RLへのスイッチング電流On電流は、On電圧パルスを印加Time=0μsecした後も長時間変化せず、パルス印加開始から300μsec以上経過してから低抵抗化により増加した-0.0002A程度。つまり、低抵抗状態RLへのスイッチング時間は、On動作条件の目標値を10μsec以下とすると、目標から著しくかけ離れていることがわかった。一方、図2Cは、On動作時RH1MΩ→RL1.5kΩのスイッチング電流の過渡応答を示している。図2Bの場合と同様に、左縦軸はOn電流の値A、右縦軸はOn電圧パルスの値V、横軸は時間μsec.をそれぞれ示している。この場合、図2Bの場合と同様に、5V、250μsecのOn電圧パルスを印加した。図に示すように、1MΩの高抵抗状態RHから低抵抗状態RLへのスイッチング電流On電流は、On電圧パルスを印加Time=40μsecした直後の数μsecで低抵抗化により増加した-0.0002A程度。つまり、この場合での低抵抗状態RLへのスイッチング時間は、概ね目標に達していることがわった。以上のことから、1GΩの高抵抗状態RHから低抵抗状態RLへのスイッチングにかかる時間は、1MΩの高抵抗状態RHから低抵抗状態RLへのスイッチングにかかる時間よりも大きいことが分かる。すなわち、Off抵抗が高い1GΩ場合の方が、Off抵抗が低い1MΩ場合と比較して、On動作速度が遅いことがわかった。このように、Off状態からOn状態へのスイッチングにおいて、On動作速度はOff抵抗に依存することが判明した。次に、Off状態からOn状態へのスイッチングにおけるOff電圧とOn動作成功率との関係について説明する。図3Aは、高抵抗状態Off状態の複数のサンプルに対して2Vから7VのOn電圧パルスを印加した場合での抵抗分布を示すグラフワイブルプロットである。横軸はサンプルの抵抗Ω、縦軸は当該抵抗を有するサンプルの確率度数Fに関するLn-Ln1-Fをそれぞれ示す。複数のサンプルは、いずれも図1Aの構成を有し、低抵抗状態RLからOff電圧パルス-2.5Vで高抵抗化されてOff状態にされている。グラフは、そのOff状態の複数のサンプルに対して、2Vから9VのOn電圧パルスパルス幅2μsecで固定を印加して、低抵抗化On動作を試みたときの抵抗の分布を示している。また、図3Bは、図3Aの場合でのOn動作低抵抗化成功率を示すグラフである。横軸はOn電圧パルスの電圧、縦軸はOn動作成功率をそれぞれ示す。図3Aに示すように、2VのOn電圧パルス印加後の抵抗分布白抜き三角は、Off抵抗の分布白抜き丸から全く変化しなかった。しかし、3V以上のOn電圧パルスを印加することで、Off抵抗の低いメモリセルから徐々に低抵抗化し始めた。ただし、9Vの高On電圧パルスを印加しても、低抵抗化しないメモリセルが見られた。特に、Off抵抗の高いメモリセルほど低抵抗化し難いことがわかった。そのため、図3Bに示すように、Off電圧パルス-2.5Vで高抵抗化してOff状態にした場合、Off抵抗の高いメモリセルが存在するため、2~9VのOn電圧パルスではOn動作低抵抗化成功率が100に達しなかった。このように、Off抵抗の高いメモリセルはOn動作成功率を下げる要因となることが判明した。図4は、On動作成功率のOff電圧依存性を示している。横軸はOn電圧パルスの電圧、縦軸はOn動作成功率をそれぞれ示す。また、白抜き三角は図3Bの場合を示している。白抜き丸はOff電圧パルス-2.0Vで高抵抗化して初期状態にし、図3Aの場合と同様にOn動作低抵抗化を試みたときの場合を示している。図に示すように、Off電圧絶対値を下げることにより白抜き三角:-2.5Vから白抜き丸:-2.0Vへ、On電圧を下げることができることがわかる。これは、Off電圧絶対値を下げたことにより、On動作前のOff抵抗の分布が低抵抗側にシフトしたためである。すなわち、Off抵抗の高いメモリセルが減少して、低抵抗化し易いメモリセルが増えたためである。それにより、On動作低抵抗化成功率が100に達した。このように、Off抵抗の分布が低抵抗側にシフトすることにより、On電圧を下げ、On動作成功率を高めることができることが判明した。ただし、On電圧のばらつきは非常に大きかった。次に、On状態からOff状態へのスイッチングにおけるOff抵抗の分布とOff電圧との関係について説明する。図5は、On状態の抵抗分布及びOff状態の抵抗分布のOff電圧依存性である。横軸はサンプルの抵抗Ω、縦軸は当該抵抗を有するサンプルの確率度数Fに関するLn-Ln1-Fをそれぞれ示す。また、中黒丸はOn低抵抗状態を示している。白抜き丸はOff電圧パルス-1.5Vで高抵抗化した場合を示している。白抜き四角はOff電圧パルス-2.0Vで高抵抗化した場合を示している。白抜き三角はOff電圧パルス-2.5Vで高抵抗化した場合を示している。図に示すように、いずれの場合にも、同一条件でOff動作高抵抗化を行うとメモリセル間のOff抵抗のばらつきが非常に大きいことが判明した。このようなOff抵抗のばらつきを低減するためには、Verify動作の必要性がある。しかし、Verify動作には多くの時間を要してしまう。次に、上記各問題点の発生するメカニズムについて説明する。図6は、図1Aの構成の抵抗変化素子におけるOn動作機構を示す模式図である。最上部は抵抗変化素子101の模式図である。aは抵抗変化素子101における、高抵抗状態Off状態:Off抵抗RH1での第2抵抗変化層113内のバリアを示すグラフである。bは抵抗変化素子101における、低抵抗状態On状態:On抵抗RLでの第2抵抗変化層113内のバリアを示すグラフである。cは抵抗変化素子101における、他の高抵抗状態Off状態:Off抵抗RH2>RH1での第2抵抗変化層113内のバリアを示すグラフである。dは抵抗変化素子101における、低抵抗状態On状態:On抵抗RLでの第2抵抗変化層113内のバリアを示すグラフである。TiOx第2抵抗変化層113/TaOx第1抵抗変化層112内には、Forming動作によってオーミックな伝導を示すフィラメント116/115が形成される。その後、Off動作により、第2抵抗変化層113TiOx中にフィラメント116を分断するトンネルバリアBが形成され図6のa、高抵抗になる。ただし、フィラメント16は残っていると考えられる。Off電圧を大きくした場合、トンネルバリアBの幅が増大し、より高抵抗になるRH1>RH2図6のc。ただし、フィラメント16はまだ残っていると考えられる。そして、更にOff電圧を大きくした場合、トンネルバリアBの幅は第2抵抗変化層113の幅と等しくなるOff抵抗最大。ここで初めてフィラメント16はなくなると考えられる。以上のことから、Off動作におけるOff抵抗のばらつきは、図6のaや図6のcに示すように、メモリセルごとにトンネルバリアBの幅がばらついてしまうためであると考えられる。言い換えると、Off動作におけるOff抵抗のばらつきは、メモリセルごとにフィラメント116の長さがばらついてしまうためであると考えられる。一方、On動作は、このトンネルバリアBをOn電圧印加時のストレス電界もしくはストレス電流で破壊する機構と考えられる図6のb、図6のd。よって、On動作におけるOn電圧のばらつきは、図6のaや図6のcに示すようなメモリセルごとのトンネルバリアBの幅のばらつき、すなわち、Off抵抗のばらつきにより、トンネルバリアBの破壊に要するOn電圧がばらついてしまうことが原因と考えられる。抵抗変化型不揮発記憶装置において、低電圧かつ高速なスイッチング動作を、低いばらつきで実現する技術が望まれている。以下に、発明を実施するための形態で使用される番号符号を用いて、課題を解決するための手段を説明する。これらの番号符号は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。本発明の抵抗変化型不揮発性記憶装置は、第1電極14と、第1電極14上に設けられた抵抗変化部18と、抵抗変化部18上に設けられた第2電極11とを具備している。抵抗変化部18は、第1電極14上に設けられ、印加する電圧により抵抗が変化する抵抗変化層13と、抵抗変化層13上に設けられ、フィラメントを形成する安定層12とを備えている。抵抗変化層と安定層は異なる金属酸化物である。抵抗変化層の酸化物生成エネルギーは、安定層の酸化物生成エネルギーよりも高い。抵抗変化層13の膜厚は、オフ状態の抵抗が膜厚で律速される範囲の抵抗になるような値を有する。本発明の半導体装置は、複数のメモリセルMCを備えるメモリ部80と、メモリ部80を利用して情報処理を実行するロジック部60とを具備している。複数のメモリセルMCの各々は、上記段落記載の抵抗変化型不揮発性記憶装置を備える1。本発明の抵抗変化型不揮発性記憶装置の動作方法において、ここで、抵抗変化型不揮発性記憶装置は、第1電極14と、第1電極14上に設けられた抵抗変化部18と、抵抗変化部18上に設けられた第2電極11とを具備している。抵抗変化部18は、第1電極14上に設けられ、印加する電圧により抵抗が変化する抵抗変化層13と、抵抗変化層13上に設けられ、フィラメントを形成する安定層12とを備えている。抵抗変化層と安定層は異なる金属酸化物である。抵抗変化層の酸化物生成エネルギーは、安定層の酸化物生成エネルギーよりも高い。抵抗変化層13の膜厚は、オフ状態の抵抗が膜厚で律速される範囲の抵抗になるような値を有している。抵抗変化型不揮発性記憶装置の動作方法は、抵抗変化部18をフォーミングする場合、第1電極14と第2電極11との間にフォーミング電圧を印加して、抵抗変化層13及び安定層12にフィラメントを形成するステップと、抵抗変化部18をオフ状態にする場合、第1電極14と第2電極11との間にオフ電圧を印加して、抵抗変化層13のフィラメントを除くステップと、抵抗変化部18をオン状態にする場合、第1電極14と第2電極11との間にオン電圧を印加して、抵抗変化層13のフィラメントを形成するステップとを具備している。本発明により、抵抗変化型不揮発記憶装置において、低電圧かつ高速なスイッチング動作を、低いばらつきで実現することができる。以下、本発明の実施の形態に係る抵抗変化型不揮発記憶装置、半導体装置及び抵抗変化型不揮発記憶装置の動作方法に関して、添付図面を参照して説明する。第1の実施の形態本発明の第1の実施の形態に係る抵抗変化型不揮発記憶装置の構成について、添付図面を参照して説明する。図7は、本発明の第1の実施の形態に係る抵抗変化型不揮発記憶装置における抵抗変化素子の構成を示す断面図及びOff状態において電子が感じるポテンシャルを示すグラフである。本実施の形態に係る抵抗変化素子1は、下部電極14と、下部電極14上に設けられた抵抗変化部18と、抵抗変化部18上に設けられた上部電極11とを具備している。この抵抗変化素子1は、最初のForming動作によって抵抗変化部18の一部に電導パスフィラメントが形成されるフィラメント型である。形成されたフィラメントの一部は、On状態低抵抗状態とOff状態高抵抗状態との間をスイッチングする。そのため、各状態の抵抗は、Forming前の初期状態の抵抗>Off状態の抵抗>On状態の抵抗すなわち、初期抵抗>Off抵抗>On抵抗の大小関係である。したがって、この抵抗変化素子1は、フォーミングする前の初期抵抗よりも低い抵抗領域で動作するOn状態及びOff状態となる。抵抗変化部18は、抵抗変化層13と、安定層12とを備えている。抵抗変化層13は、下部電極14上に設けられ、印加する電圧により抵抗が変化する。すなわち、On状態にするOn動作低抵抗化動作及びOff状態にするOff動作高抵抗化動作に対応して、低抵抗化及び高抵抗化する。安定層12は、抵抗変化層13上に設けられ、Forming動作により安定なフィラメントを形成する。そのフィラメントは、一度形成されると、On状態にするOn動作及びOff状態にするOff動作に拘わらず、安定的に維持される。すなわち、フィラメントが形成された安定化層12は低抵抗になる。なお、抵抗変化層13と安定層12の積層順は逆であっても良い。従って、この抵抗変化素子1は、Off抵抗が抵抗変化層13の初期抵抗フォーミング前の抵抗と概ね同じである。言い換えれば、Off抵抗は抵抗変化層13の抵抗で律速され、抵抗変化部18の抵抗変化は抵抗変化層13の抵抗変化と概ね同じである。このとき、抵抗変化層13の膜厚は、Off状態に形成されるトンネルバリアB0の幅と同じであることが好ましい。すなわち、抵抗変化層13の膜厚は、Off動作で印加されるOff電圧の最低値で形成されるトンネルバリアB0の幅と同じであることが好ましい。あるいは、抵抗変化層13の膜厚は、Off動作で印加されるOff電圧の大きさに依らず、Off抵抗が抵抗変化層13の膜厚で律速される決まる範囲の抵抗になるような膜厚を有していることが好ましい。言い換えると、抵抗変化素子1は、Off抵抗の最大値が抵抗変化層13の膜厚で律速される決まる範囲で動作することが好ましい。それにより、例えば、抵抗変化層13の膜厚がばらつくなどで、抵抗変化層13に印加されるOff電圧が抵抗変化素子1ごとに異なっていても、抵抗変化層13が十分に薄ければ、どの抵抗変化素子1においても、抵抗変化層13のフィラメント16は全て無くなる。すなわち、どの抵抗変化素子1においても、形成されるトンネルバリアは抵抗変化層13の膜厚と同じ幅となり、フィラメント16の無い抵抗変化層13そのもののOff抵抗を示すことになる。上記抵抗変化層13と安定層12とは異なる金属の酸化物から成る。抵抗変化層13の酸化物生成エネルギーは安定層12の酸化物生成エネルギーよりも高いことが好ましい。その理由は後述される。安定層12が、例えばTa2O5の場合酸化物生成エネルギー:ΔHf/Oxgen=409.2eV、抵抗変化層13としては、例えば酸化チタンTiO2:ΔHf/Oxgen=472.5eV、酸化アルミニウムAl2O3:ΔHf/Oxgen=558eV、酸化ジルコニウムZrO2:ΔHf/Oxgen=550.3eV、酸化ハフニウムHfO2:ΔHf/Oxgen=572.5eVが望ましい。また、それら材料に、アルミニウムAl、コバルトCo、クロムCr、チタニウムTi、リチウムLi等の異種金属が添加されていても良い。一方、安定層12としては、Ta2O5に限らず、抵抗変化層13に比べて酸化物エネルギーが低ければ本実施の形態の効果をえることができる。例えば、安定層12として酸化シリコンSiO2:ΔHf/Oxgen=455V、酸化コバルトCoO:ΔHf/Oxgen=237V、酸化タングステンWO3:ΔHf/Oxgen=280Vを用い、上記の抵抗変化層13と組み合わせても同様の効果が得られる。下部電極14及び上部電極11は、基本的に導電性を有していれば良い。下部電極14及び上部電極11は、例えば、金Au、ニッケルNi、コバルトCo、白金Pt、ルテニウムRu、タングステンW、イリジウムIr、チタニウムTi、銅Cu、タンタルTa、イリジウム-タンタル合金Ir-Ta、スズ添加インジウム酸化物ITO、又はこれらの合金、又はこれらの酸化物、窒化物、フッ化物、炭化物、シリサイドなどから構成すればよい。また、これらの材料の積層体であっても良い。次に、本発明の第1の実施の形態に係る抵抗変化型不揮発記憶装置の動作について、添付図面を参照して説明する。図8A~図8Eは、本発明の第1の実施の形態に係る抵抗変化型不揮発記憶装置における抵抗変化素子のフィラメントの模式図及びキャリアが感じるポテンシャルを示すグラフである。ただし、図8Aは抵抗変化素子1の初期状態→図8BはForming後の低抵抗状態RL→図8CはOff動作後の高抵抗状態RH1→図8DはOn動作後の低抵抗状態RL→図8EはOff動作後の高抵抗状態RH1のそれぞれの状態における抵抗変化素子1のフィラメントと電子の感じるポテンシャルを示している。初期状態において図8A、下部電極14と上部電極11とで挟まれた抵抗変化層13/安定層12抵抗変化部18内には電導パスが形成されておらず、幅の広いポテンシャルバリアが形成されている。このときの下部電極14と上部電極11との間抵抗変化部18の初期抵抗は1GΩ以上である。また、初期の電導パスが、下部電極14及び上部電極11と抵抗変化部18との接触面全体であることより、抵抗は電極面積に依存し、電極面積の減少とともに高抵抗化する。また、抵抗は抵抗変化層13及び安定層12の膜厚に依存し、それぞれの膜厚が増大することにより、抵抗は増大する。次に、下部電極14と上部電極11との間に電圧ここでは上部電極11に5Vを印加する。それにより、電導パスフィラメント15、16が抵抗変化部18を貫通するように形成されるForming図8B。Formingは、絶縁膜のソフトブレークダウンの機構である。そのため、Formingに必要な電圧は抵抗変化層13と安定層12の膜厚に依存する。そして、それぞれの膜厚が増大することにより、Formingに必要な電圧も増大する。フィラメント15、16は抵抗変化層13/安定層12中の酸素欠損が連なって形成されている。フィラメント15、16の形成によって抵抗変化部18は低抵抗状態となりRL、抵抗は10kΩ以下となる。フィラメント15、16の電導機構はオーミック印加電圧に対して線形の電流特性である。フィラメント15、16は接触面内の一部に形成される。それにより、フィラメント15、16を形成した後の抵抗は電極面積に依存しなくなる。抵抗変化部18内にフィラメント15、16が形成されているので、ポテンシャルバリアはなくなる。次に、上部電極11に負の電圧Off電圧を印加し、抵抗変化部18を高抵抗化するOff動作図8C。それにより、フィラメント16を切断するように抵抗変化層13内にトンネルバリアポテンシャルバリアが再び形成され、電導機構はトンネル的になり抵抗変化部18抵抗変化層13が高抵抗化するRH1。ここで、Off動作後の抵抗の抵抗変化層13の膜厚依存性及びOff電圧依存性について以下に検討する。図9は、Off動作後の抵抗の抵抗変化層13の膜厚依存性及びOff電圧依存性を示すグラフである。縦軸はOff抵抗Ωを示し、横軸は抵抗変化層13の膜厚nmを示す。ここでは、安定層12としてTa2O5、抵抗変化層13としてTiO2を用いた場合TaO/TiO2と表示と、安定層12としてTa2O5、抵抗変化層13としてZrO2を用いた場合TaO/ZrO2と表示とをそれぞれ示している。曲線は、いずれも上から順にOff電圧が-2.5V、-2.0V、-1.5V及び-1.0Vの場合をそれぞれ示している。まず、抵抗変化層13としてTiO2を用いた場合について説明する。図に示すように、抵抗変化層13の膜厚が厚い場合、Off抵抗はOff電圧に大きく依存する。例えば、抵抗変化層13の膜厚が2nmよりも大きい範囲では、Off電圧により、Off抵抗は大きくばらついている。これは、Off動作による高抵抗化の原理が、Off電圧印加に伴って抵抗変化層13中の電界により酸素イオンが拡散することを含んでいるためである。高い電圧を印加すると、酸素イオンが移動し、より多くの酸素欠損が回復することで抵抗変化層13中にトンネルバリアが形成され、高抵抗化する。しかし、抵抗変化層13中の電界による酸素イオンの拡散量は個々のメモリセルに依存するためOff動作後でのメモリセル間の抵抗ばらつきが大きくなってしまう。本実施の形態においては、抵抗変化層13の酸化物生成エネルギーを安定層12の酸化物生成エネルギーよりも高くすることで、Off動作抵抗変化層13と接する電極への相対的正電圧印加によって、抵抗変化層13中のみの酸素欠損だけを選択的に修復することができることを見出した。加えて、それを用いて、Off抵抗の変化幅が抵抗変化層13の材料及び抵抗変化層13の膜厚で制御できることを見出した。更に、トンネルバリアが形成される抵抗変化層13の酸化物生成エネルギーが高いため、高温保管を行っても、酸素拡散が起きず、優れた高温安定性が得られることを見出した。例えば、この図では、1nm未満の抵抗変化層13の膜厚においては、Off抵抗は抵抗変化層13の初期抵抗Forming前の抵抗変化層13単層での抵抗と同じになる。つまり、抵抗変化層13の膜厚を極薄膜化すること図中のD2の範囲で、Off後のトンネルバリア幅が抵抗変化層13の膜厚によって自己制限される。そのため、少なくとも-1V以下絶対値が1V以上のOff電圧ではOff抵抗のOff電圧依存性が見られなくなる。言い換えれば、抵抗変化層13の膜厚がOff動作後のトンネルバリア幅と同じになる動作領域を用いることで、Off抵抗のばらつきを減少することができる。なお、ここでは上部電極11に負電圧を印加した場合のOff動作を示したが、下部電極14に正電圧を印加した場合のOff動作においても同様である。以上のことから、抵抗変化層13としてTiO2を用いた場合では、図中のD2の範囲となるように、抵抗変化層13の材料固有の所定の膜厚以下に薄くすることで、上記の条件を満たすことができる。それにより、Off抵抗のばらつきを減少することができる。ここでは、一例として、安定層12を膜厚8nmの酸化タンタルTa2O5:ΔHf/Oxgen=409.2eVとし、抵抗変化層13を酸化チタンTiO2:ΔHf/Oxgen=472.5eVとした場合での、抵抗変化層13の膜厚の好ましい範囲としてD2を示している。したがって、この場合、抵抗変化層13の膜厚を、成膜可能な範囲で0より大きく、1nm未満とすることにより、Off抵抗のばらつきを減少することができる。更に好ましくは、図中のD1の範囲となるように、抵抗変化層13の膜厚を、成膜可能な範囲で0より大きく、0.8nm未満とする。なお、安定層12は、安定的にフィラメント15を形成するので、その膜厚は上記値に限定されない。上記のD1及びD2は、安定層12を膜厚8nmの酸化タンタルΔHf/Oxgen=409.2eV、抵抗変化層13を酸化チタンΔHf/Oxgen=472.5eVとしたときの、抵抗変化層13の膜厚の好ましい範囲を示している。この場合、安定層12の酸化物生成エネルギーと抵抗変化層13の酸化物生成エネルギーとの差は63.3eVである。しかし、上述の議論から、安定層12の酸化物生成エネルギーと抵抗変化層13の酸化物生成エネルギーとの差が更に大きくなれば、よりOff抵抗のばらつきを減少することができると考えられる。その一例として、次に、抵抗変化層13としてZrO2を用いた場合について説明する。例えば、安定層12を膜厚8nmの酸化タンタルTa2O5:ΔHf/Oxgen=409.2eVとし、抵抗変化層13を酸化ジルコニウムZrO2:ΔHf/Oxgen=550.3eVとした場合を考える。この場合、安定層12の酸化物生成エネルギーと抵抗変化層13の酸化物生成エネルギーとの差は141.1eVである。これは、抵抗変化層13としてTiO2を用いた場合の2倍強である。したがって、抵抗変化層13の膜厚の好ましい範囲も同様に抵抗変化層13としてTiO2を用いた場合の少なくとも2倍程度にはなると考えられる。図には、更に、安定層12を膜厚6nmの酸化タンタルTa2O5:ΔHf/Oxgen=409.2eV、抵抗変化層13を酸化ジルコニウムZrO2:ΔHf/Oxgen=550.3eVとしたときの、抵抗変化層13の膜厚の好ましい範囲D4を示している。その場合、抵抗変化層13の膜厚を、成膜可能な範囲で0より大きく、2nm未満とし、更に好ましくは図中のD3に示した範囲で成膜可能な範囲で0より大きく、1.6nm未満とすることができる。それにより、Off抵抗のばらつきを減少することができる。なお、安定層12は、安定的にフィラメント15を形成するので、その膜厚は上記値に限定されない。なお、酸化ジルコニウムZrO2の代わりに酸化ハフニウムHfO2:ΔHf/Oxgen=572.5eVや酸化アルミニウムAl2O2:ΔHf/Oxgen=558.6eVを用いても、酸化物生成エネルギーが酸化ジルコニウムに近いことより、好ましい膜厚の範囲は概ね同じであると考えられる。また、Off抵抗は、多少のばらつきを許容するならば、10MΩ以下であることが好ましい。低いOff抵抗は、On動作の安定化に寄与するからである。より好ましくは、1MΩ以下である。更に好ましくは、0.7MΩ以下である。下限は特にないが、材料や膜厚等を考慮すると現実的には1kΩ程度であると考えられる。次に、上部電極11に正の高電圧On電圧を印加し、抵抗変化部18を低抵抗化するOn動作図8D。それにより、印加電界によって抵抗変化層13中に再び酸素欠損が形成されてトンネルバリアポテンシャルバリアが消失することにより再び低抵抗化するRL。On動作の機構が、Off動作によって抵抗変化層13内に形成されたトンネルバリアの破壊であるため、On電圧及びOnスピードはOff抵抗に大きく依存する背景技術での説明:図2~図6。本実施の形態では、トンネルバリアの幅を所定の範囲に薄く抑えて揃えるすなわち、抵抗変化層13の膜厚を揃えることでOff抵抗のばらつきを小さくし、On電圧及びOnスピードのばらつきも小さくすることができる。以降は、上部電圧11に電圧を印加することで、抵抗変化層13中に抵抗変化層13の膜厚で制限されたトンネルバリアの生成図8Cと消失図8Dが起き、Off状態図8CとOn状態図8Dとの間を繰り返しスイッチングすることができる。例えば、上部電極11に電圧Off電圧を印加し、抵抗変化部18を高抵抗化するOff動作図8E。それにより、フィラメント16を切断するように抵抗変化層13内にトンネルバリアポテンシャルバリアが再び自己制限的に形成され、電導機構はトンネル的になり抵抗変化部18抵抗変化層13が高抵抗化するRH1。以上のように、本実施の形態ではOff状態の抵抗が抵抗変化層13の膜厚で制御可能なことが見出された。それに基づいて、Off状態の抵抗を抵抗変化層13の膜厚で律速するように動作させることで、Off抵抗ばらつきを低減し、また、On動作のばらつきも低減することが可能となる。すなわち、Off抵抗が抵抗変化層13の膜厚で決まる抵抗と同じ、もしくは抵抗変化層13の膜厚がOff状態でのトンネルバリア幅と同じにすることで、Off抵抗ばらつきを低減し、また、On動作のばらつきも低減することができる。本実施の形態を用いることで、ベリファイ動作を行わなくても、Off抵抗が抵抗変化層13の材料及び膜厚で制限され、Off抵抗を低ばらつき化することができる。さらに、Off抵抗を低ばらつき化することで、On動作の低電圧化高速化が実現できる。本発明は、電極間の構造が安定層と抵抗変化層の積層型であり、かつ、最初にフィラメントを形成するフィラメント型の抵抗変化素子すべてに適用可能である。第2の実施の形態本発明の第2の実施の形態に係る抵抗変化型不揮発記憶装置の構成について、添付図面を参照して説明する。第2の実施の形態は、第1の実施の形態に係る抵抗変化素子を1T1R1トランジスタ1抵抗型の抵抗変化型メモリReRAMに適用している。以下、詳細に説明する。図10A及び図10Bは、本発明の第2の実施の形態に係る抵抗変化型不揮発記憶装置の主要部の構成を示す断面図である。図10Aは、その抵抗変化型不揮発記憶装置50における1つのメモリセルを示している。そのメモリセルは、制御用トランジスタ2と抵抗変化素子1とを備えている1T1R型。図1Bは、その抵抗変化素子1を示している。その抵抗変化素子1は、安定層12と抵抗変化層13とを上部電極11と下部電極14とで挟んだ積層構造を有している。安定層12と抵抗変化層13の膜厚は、例えば、それぞれ8nmと0.8nmである。メモリセルの制御用トランジスタ2は、導体基板40の表面領域に形成されている。制御用トランジスタ2は、ゲート絶縁膜23、ゲート22ワード線、ドレイン21、ソース24及びサイドウォール25を備えている。ドレイン21、ソース24上にそれぞれコンタクト4が接続されている。制御用トランジスタ2及び各コンタクト4は第1層間絶縁膜31に覆われている。ドレイン21側のコンタクト4は、第1配線層Metal1の第1配線3に接続されている。抵抗変化素子1は、第1配線3上に設けられ、第1配線3に接続されている。抵抗変化素子1上にビア9が接続されている。ビア9は、第2配線層Metal2上の第2配線6ビット線に接続されている。一方、ソース24側のコンタクト4は、共通線8に接続されている。第1配線3、抵抗変化素子1、ビア9及び共通配線8は、第2層間絶縁膜32に覆われている。抵抗変化素子1は、第1の実施の形態に示した通りである。抵抗変化層13の酸化物生成エネルギーは安定層12の酸化物生成エネルギーよりも高いことが望ましい。抵抗変化層13の酸化物生成エネルギーが高いことにより、抵抗変化層13中の酸素欠損の回復が選択的におこり、抵抗変化層13内のみでOff動作させ、安定層12内ではほとんどOff動作させないようにする。それにより、第1の実施の形態の効果を得ることができる。抵抗変化層13の材料としては酸化チタンTiO2、酸化アルミニウムAl2O3、酸化ジルコニウムZrO2、酸化ハフニウムHfO2が挙げられる。また、それら材料に、アルミニウムAl、コバルトCo、クロムCr、チタニウムTi、リチウムLi等の異種金属が添加されていても良い。ここでは、酸化ジルコニウムZrO2を用いた。その酸化ジルコニウムZrO2の膜厚は0.8nmとした。安定層12の材料としては、酸化タンタルTa2O5、酸化シリコンSiO2、酸化コバルトCoO、酸化タングステンWO3が挙げられる。ここでは非晶質の酸化タンタルTa2O5を用いた。その酸化タンタルTa2O5の膜厚は8nmとした。下部電極14及び上部電極11は、基本的に導電性を有していれば良い。下部電極14及び上部電極11は、例えば、金Au、ニッケルNi、コバルトCo、白金Pt、ルテニウムRu、タングステンW、イリジウムIr、チタニウムTi、銅Cu、タンタルTa、イリジウム-タンタル合金Ir-Ta、スズ添加インジウム酸化物ITO、又はこれらの合金、又はこれらの酸化物、窒化物、フッ化物、炭化物、シリサイドなどから構成すればよい。また、これらの材料の積層体であっても良い。本実施の形態における抵抗変化素子1は、抵抗変化層13として酸化ジルコニウムを用いることとする。この酸化ジルコニウムZrO2:ΔHf/Oxgen=550.3eVは第1の実施の形態で用いた酸化チタンTiO2:ΔHf/Oxgen=472.5eVに比べて、酸化タンタルTa2O5:ΔHf/Oxgen=409.2eVとの酸化物生成エネルギーの差が大きい。そのため、Off動作時の酸素欠損回復の選択性がより高く、Off抵抗の制御性が大幅に向上する。また、1T1R型の構成で用いて、On抵抗を制御トランジスタ2で制御することにより、On抵抗ばらつきを低減することが可能である。なお、本実施の形態における抵抗変化素子1に含まれるMIMMetalInsulatorMetal構造、すなわち、上部電極11/抵抗変化部18/下部電極14は、隣接する層同士が、これらの少なくとも一部の領域において積層されていれば良い。また、本実施の形態においても、下部電極14と上部電極11とを入れ替えてもよいことは、いうまでもない。次に、本発明の第2の実施の形態に係る抵抗変化型不揮発記憶装置の製造方法について説明する。図11A~図11Hは、本発明の第2の実施の形態に係る抵抗変化型不揮発記憶装置の製造方法を示す断面図である。まず、図11Aに示すように、半導体基板40上に酸化シリコン膜SiO2及びリン添加ポリシリコン膜P-dopedSiを堆積し、露光工程とドライエッチング工程を用いてパターニングすることでゲート絶縁膜23及びゲート22を形成する。次に、図11Bに示すように、ゲート22をマスクとしてドーズ量2×1015cm-2のリンP注入を行い、ソース24及びドレイン21を形成する。続いて、図11Cに示すように、半導体基板40全面に、第1層間絶縁膜31を堆積し、CMPChemicalMechanicalEtching法を用いることで表面を平坦化する。本実施の形態では、第1層間絶縁膜31として、酸化シリコン膜SiO2を用いる。次に、図11Dに示すように、第1層間絶縁膜31に露光工程とドライエッチング工程を用いてソース24/ドレイン21上にコンタクトホールを開口し、窒化チタニウム膜TiN及びタングステン膜Wを堆積する。さらに、CMP法を用いて表面を平坦化するとともに、コンタクトホール以外の窒化チタニウム膜TiN及びタングステン膜Wを除去し、コンタクト4を形成する。次に、図11Eに示すように、窒化チタニウム膜TiN及びアルミニウム膜Alを順次堆積して金属配線層を形成し、露光工程とドライエッチング工程を用いてパターニングすることで、第1配線3及び共通線8を第1配線層Metal1に形成する。その後、図11Fに示すように、膜厚10nmのルテニウム膜Ruを堆積する。続いて、膜厚0.8nmの酸化ジルコニウム膜ZrO2、及び膜厚8nmの酸化タンタル膜Ta2O5を順次堆積する。酸化ジルコニウム膜の成膜ZrO2にはALDAtomicLayerDeposition装置を用いた。原料にはZDEAZテトラキスジエチルアミノジルコニウムを使用し、140°Cで形成した。酸化タンタル膜Ta2O5の形成においては、RFスパッタ装置を用いた。スパッタターゲットにはTa2O5を用い、チャンバー内には、酸素ガスとアルゴンガスを10sccm、5sccmで供給した。また、成膜温度は350°C、パワーは2kWとした。更に、膜厚10nmのルテニウム膜Ruを堆積する。その後、露光工程とドライエッチング工程を用いてパターニングすることで第1配線3上に下部電極14、抵抗変化層13、安定層12及び上部電極11から構成された抵抗変化素子1ReRAMを形成した。次に、図11Gに示すように、半導体基板40の全面に第2層間絶縁膜32を堆積し、CMP法を用いることで表面を平坦化する。本実施の形態では、第2層間絶縁膜32として、酸化シリコン膜SiO2を用いる。その後、図11Hに示すように、第2層間絶縁膜32上に露光工程とドライエッチング工程を用いてビアホールを設け、窒化チタニウム膜TiN及びタングステン膜Wを堆積する。更に、CMP法を用いて表面を平坦化するとともに、ビアホール以外の窒化チタニウム膜TiN及びタングステン膜Wを除去し、ビア9を形成する。次に、窒化チタニウム膜TiN及びアルミニウム膜Alを順次堆積して金属配線層を形成し、露光工程とドライエッチング工程を用いてパターニングすることで、第2配線6を第2配線層Metal2に形成する。以上により、本実施の形態に係る抵抗変化型不揮発記憶装置が製造される。図12は、本発明の第2の実施の形態に係る抵抗変化型不揮発性記憶装置と図1Aに係る抵抗変化型不揮発性記憶装置に関して繰り返しOn/Off時の抵抗変化を比較した結果を示すグラフである。縦軸は抵抗Ωを示し、横軸はP/EProgram/ErasecycleすなわちOn/Off繰り返し回数を示している。図中、本実施の形態の構成の結果は白抜き丸で示し、図1Aの構成の結果は白抜き四角で示している。ただし、本実施の形態の構成は、Ru10nm/TaOx8nm/ZrOx0.8nm/Ru10nmである。図1Aの構成は、Ru10nm/TaOx8nm/TiOx2nm/Ru10nmである。なお、Off動作時のOff抵抗ベリファイは行わなかった。Off電圧は-2.5Vに固定した。On抵抗は、抵抗変化素子と接続した制御トランジスタのトランジスタ電流で制御した。図12に示すように、図1Aの構成の結果ではOff抵抗が著しくばらついているのに対して、本実施の形態の構成の結果ではOff抵抗のばらつきがほとんどみられなくなっている。すなわち、本実施の形態の抵抗変化素子1の構造を用いることで、繰り返しOn/Off時の抵抗ばらつきを大幅に改善することができる。特に、抵抗変化層13ZrOx膜によってトンネルバリアの生成を自己制限しているため、Off抵抗ばらつきの大幅な改善が可能となった。また、本実施の形態についても第1の実施の形態の他の効果も得ることができる。第3の実施の形態本発明の第3の実施の形態に係る抵抗変化型不揮発記憶装置の構成について、添付図面を参照して説明する。第3の実施の形態は、第1の実施の形態に係る抵抗変化素子を半導体装置のFPGAFieldProgrammableGateArray領域にスイッチ素子として適用し、第2の実施の形態に係る1T1R型の抵抗変化型メモリを半導体装置のメモリ領域に不揮発性メモリとして適用し、ロジック領域のロジックLSIlarge-scaleintegrationと混載した半導体装置に関する。以下、詳細に説明する。図13は、本発明の第3の実施の形態に係る半導体装置の構成の一例を示すブロック図である。半導体装置90は、ロジック部60と、FPGA部70と、メモリ部80とを具備している。ロジック部60は、ロジックLSIとしての機能を有し、CPUCentralProcessingUnit、SRAMStaticRandomAccessMemory、周辺回路などの論理回路及びメモリを備えている。ロジック部60の構成は特に限定されない。FPGA部70は、フィールドプログラマブルゲートアレイFPGAとしての機能を有し、第1の実施の形態に係る抵抗変化素子1をFPGAのスイッチ素子として複数備えている。PGA部70は、複数の抵抗変化素子1のOn状態/Off状態の設定により、論理回路を再構成可能である。メモリ部80は、不揮発性メモリとしての機能を有し、第2の実施の形態に係る1T1R型の抵抗変化型メモリ抵抗変化素子1及び制御トランジスタ2を不揮発性メモリのメモリセルとして複数備えている。ロジック部60とFPGA部70とメモリ部80とは互いにデータの入出力が可能に接続されている。ロジック部60は、FPGA部70及びメモリ部80の動作を制御する。FPGA部70は、ロジック部60やメモリ部80の動作を制御しても良い。なお、この図におけるロジック部60、FPGA部70及びメモリ部80のレイアウトは一例であり、この例に限定されるものではない。図14は、図13の半導体装置のうちFPGA部70及びメモリ部80の構成の一例を示す概略図である。なお、既述のように、ロジック部60の構成は特に制限はないので記載を省略している。FPGA部70は、複数の信号線Xii=0~n、i、nは整数、図中ではi=3まで表示と、複数の信号線Yjj=0~m、j、mは整数、図中ではj=3まで表示と、複数の抵抗変化素子Rij図中ではR33まで表示とを備えている。複数の信号線Xii=0~nは第1方向に延在する入力用の信号線である。複数の信号線Yjj=0~mは第1方向と直角に交わる第2方向に延在する出力用の信号線である。複数の抵抗変化素子Riji=0~n、j=0~mは、複数の信号線Xii=0~nと複数の信号線Yjj=0~mとが交差する個所の各々に対応して設けられ、行列状に配置されている。各抵抗変化素子Rijの一方の電極は対応する信号線Xiに接続され、他方の電極は対応する信号線Yjに接続されている。各抵抗変化素子Rijは、信号線Xi及び信号線Yjに印加される電圧によりOn状態又はOff状態に設定される。抵抗変化素子RijがOn状態すなわち低抵抗状態の場合、信号線Xiより供給される信号は信号線Yjに供給される。一方、抵抗変化素子RijがOff状態すなわち高抵抗状態の場合、信号線Xiより供給される信号は信号線Yjに供給されない。このようにして、各抵抗変化素子Rijはスイッチ素子として機能する。従って、複数の抵抗変化素子Riji=0~n、j=0~mは、FPGAにおけるスイッチブロックスイッチマトリクスとしてのクロスバースイッチ71を構成している。なお、FPGAの他の構成については従来と同様であるのでその説明を省略する。メモリ部80は、複数のワード線WLkk=0~p、k、pは整数、図中ではk=2まで表示と、複数のビット線BLll=0~q、l、qは整数、図中ではl=2まで表示と、複数のメモリセルMCkl図中ではMC22まで表示と、共通線PLとを備えている。複数のワード線WLkk=0~pは第1方向に延在する。複数のビット線BLll=0~qは第1方向と直角に交わる第2方向に延在する。複数のメモリセルMCklk=0~p、l=0~qは、複数のワード線WLkk=0~pと複数のビット線BLll=0~qとが交差する個所の各々に対応して設けられ、行列状に配置されている。共通線PLは分岐して各メモリセルMCklに接続されている。各メモリセルMCklは、抵抗変化素子1と制御トランジスタ2とを備えている。制御トランジスタ2のゲートは対応するワード線WLkに接続され、ソース/ドレインの一方は共通線PLに接続され、ソース/ドレインの他方は抵抗変化素子1の一方の電極に接続されている。抵抗変化素子1の他方の電極は対応するビット線BLlに接続されている。各メモリセルMCklの抵抗変化素子1は、ワード線WLk及びビット線BLlに印加される電圧によりOn状態又はOff状態に設定される。すなわち、複数のメモリセルMCklk=0~p、l=0~qは、1T1R型の抵抗変化型メモリにおけるメモリアレイ81を構成している。なお、抵抗変化型メモリの他の構成については従来と同様であるのでその説明を省略する。図15は、FPGA部70及びメモリ部80の抵抗変化素子のOn状態及びOff状態での抵抗を示すグラフである。横軸はFPGA部70及びメモリ部80を示し、縦軸は抵抗変化素子の抵抗Ωを示している。FPGA部70で用いられる抵抗変化素子Rijは、On状態で信号を通過させ、Off状態で信号を通過させないようにする必要がある。そのため、On状態での抵抗を相対的に低く設定し、Off状態での抵抗を相対的に高く設定する。この図の例では、On状態での抵抗として、約102Ω程度、Off状態での抵抗として約109Ω程度としている。抵抗を相対的に高く設定するには、第1の実施の形態の抵抗変化素子において、抵抗変化層13の膜厚を厚くすればよい。それにより、抵抗ばらつきが大きくなるが、所定の抵抗以上を有していれば、動作上問題はない。一方、メモリ部80で用いられる抵抗変化素子1は、上述のように高速かつ安定的に読み出すべくOff状態の抵抗を相対的に低く設定し、On状態での抵抗を相対的に高く設定する。この図の例では、On状態での抵抗として、約103Ω程度、Off状態での抵抗として約105Ω程度としている。詳細は第1、2の実施の形態に記載のとおりである。図16A及び図16Bは、それぞれ図14のFPGA部70のクロスバースイッチ71の構成の例を示す図である。図15A及び図15Bにおいて、x、yはそれぞれクロスバースイッチ71の行列の列番号、行番号に対応している。すなわち、x=i、y=jの欄は、抵抗変化素子Rijの状態On状態/Off状態を示している。1はOn状態、0はOff状態をそれぞれ示している。例えば、x=0、y=0の欄は、抵抗変化素子R00の状態を示している。図15Aの場合、例えば、抵抗変化素子R00は、1であるからOn状態である。そして、抵抗変化素子R00、R11、R22、R33のみが1すなわちOn状態であるので、信号線X0、X1、X2、X3の信号は、それぞれ信号線Y0、Y1、Y2、Y3から出力される。一方、図15Bの場合、抵抗変化素子R03、R12、R21、R30のみが1すなわちOn状態であるので、信号線X0、X1、X2、X3の信号は、それぞれ信号線Y3、Y2、Y1、Y0から出力される。図17A~図17Cは、FPGA部70のクロスバースイッチ71の動作の例を示すグラフである。ただし、図17Aは入力信号を示している。図17Bはクロスバースイッチ71が図16Aの構成の場合での出力信号を示している。図17Cはクロスバースイッチ71が図16Bの構成の場合での出力信号を示している。いずれも縦軸は信号の種類毎の信号強度、横軸は時間100μs/devをそれぞれ示している。図17Aに示すような入力信号が信号線X0~X3に入力されると、図16Aの構成の場合、図17Bに示すような出力信号が信号線Y0~Y3に出力される。一方、図17Aに示すような入力信号が信号線X0~X3に入力されると、図16Bの構成の場合、図17Cに示すような出力信号が信号線Y0~Y3に出力される。図18A~図18Cは、本発明の第3の実施の形態に係る半導体装置の構成の一例を示す断面図である。ただし、図18Aでは、分かり易さのために、図14におけるロジック部60、FPGA部70及びメモリ部80それぞれの一素子分を例として示している。すなわち、ロジック部60では論理回路に用いられる一個分のトランジスタ2aを示し、FGPA部70ではクロスバースイッチ71に用いられる一個分の抵抗変化素子1bRijを示し、メモリ部80ではメモリアレイ81に用いられる1個分のメモリセルMCを示している。図18Bはメモリアレイ81の抵抗変化素子1を示し、図18Cはクロスバースイッチ71の抵抗変化素子1bを示している。メモリ部80のメモリセルMCは、1T1R型であり、制御用トランジスタ2と抵抗変化素子1とを備えている図18A。その詳細は第2の実施の形態と同様である。すなわち、その抵抗変化素子1は、安定層12と抵抗変化層13とを上部電極11と下部電極14とで挟んだ積層構造を有している図18B。安定層12と抵抗変化層13の膜厚は、例えば、それぞれ8nmと0.8nmである。メモリセルの制御用トランジスタ2は、他の領域と素子分離層41で分離された導体基板40の表面領域に形成されている。制御用トランジスタ2は、ゲート絶縁膜23、ゲート22ワード線WL、ドレイン21、ソース24及びサイドウォール25を備えている。ドレイン21、ソース24上にそれぞれコンタクト4が接続されている。制御トランジスタ2及び各コンタクト4は第1層間絶縁膜31に覆われている。ドレイン21側のコンタクト4は、第1配線層Metal1の第1配線3に接続されている。抵抗変化素子1は、第1配線3上に設けられ、第1配線3に接続されている。抵抗変化素子1上にビア9が接続されている。ビア9は、第2配線層Metal2上の第2配線6ビット線BLに接続されている。一方、ソース24側のコンタクト4は、共通線8PLに接続されている。第1配線3、抵抗変化素子1、ビア9及び共通配線8は、第2層間絶縁膜32に覆われている。なお、メモリ部80の制御用トランジスタ2は、印加電圧や流れる電流の面から、ロジック部60のトランジスタ2aよりも耐圧が高い。例えば、ゲート絶縁膜23の膜厚はゲート絶縁膜23aの膜厚よりも厚い。FPGA部70のクロスバースイッチ71は、抵抗変化素子1bRijを備えている図18A。その抵抗変化素子1bは、安定層12bと抵抗変化層13bとを上部電極11bと下部電極14bとで挟んだ積層構造を有している図18C。安定層12と抵抗変化層13の膜厚は、例えば、それぞれ8nmと8nmである。信号線Xiとしての第1配線3bは、第1配線層Metal1に形成されている。抵抗変化素子1bは、第1配線3b上に設けられ、第1配線3bに接続されている。抵抗変化素子1b上にビア9bが接続されている。ビア9bは、第2配線層Metal2上の信号線Yjとしての第2配線6に接続されている。ロジック部60のトランジスタ2aは、他の領域と素子分離層41で分離された導体基板40の表面領域に形成されている。トランジスタ2aは、ゲート絶縁膜23a、ゲート22a、ドレイン21a、ソース24a及びサイドウォール25aを備えている。ドレイン21a、ソース24a上にそれぞれコンタクト4aが接続されている。トランジスタ2a及び各コンタクト4aは第1層間絶縁膜31に覆われている。コンタクト4aは、第1配線層Metal1の第1配線3aに接続されている。第1配線3a上にビア9aが接続されている。ビア9aは、第2配線層Metal2上の第2配線6aに接続されている。第1配線3a、及びビア9aは、第2層間絶縁膜32に覆われている。図19は、図18のメモリ部80における抵抗変化素子1の読み出し電流と読み出し電圧との関係の一例を示すグラフである。横軸は読み出し電圧Vを示し、縦軸は読み出し電流μAを示している。この場合、On状態での抵抗On抵抗は5kΩであり、Off状態で抵抗Off抵抗は0.1MΩである。例えば、約0.1Vの読み出し電圧により、On状態で20μA、Off状態でほぼ0μAの電流を得ることができる。次に、本発明の第3の実施の形態に係る半導体装置の製造方法について説明する。図20A~図20Gは、本発明の第3の実施の形態に係る半導体装置の製造方法を示す断面図である。まず、図20Aに示すように、半導体基板40上に通常の工程を用いて素子分離層41を形成する。その後、メモリ部80及びロジック部60において、半導体基板40上に酸化シリコン膜SiO2及びリン添加ポリシリコン膜P-dopedSiを堆積し、露光工程とドライエッチング工程を用いてパターニングすることでゲート絶縁膜23、23a及びゲート22、22aを形成する。次に、図20Bに示すように、ゲート22、22aをマスクとしてドーズ量2×1015cm-2のリンP注入を行い、ソース24、24a及びドレイン21、21aを形成する。続いて、図20Cに示すように、半導体基板40全面に、第1層間絶縁膜31を堆積し、CMPChemicalMechanicalPolishing法を用いることで表面を平坦化する。本実施の形態では、第1層間絶縁膜31として、酸化シリコン膜SiO2を用いる。次に、メモリ部80及びロジック部60において、第1層間絶縁膜31に露光工程とドライエッチング工程を用いてソース24、24a/ドレイン21、21a上にコンタクトホールを開口し、窒化チタニウム膜TiN及びタングステン膜Wを堆積する。さらに、CMP法を用いて表面を平坦化するとともに、コンタクトホール以外の窒化チタニウム膜TiN及びタングステン膜Wを除去し、コンタクト4、4aを形成する。更に、窒化チタニウム膜TiN及びアルミニウム膜Alを順次堆積して金属配線層を形成し、露光工程とドライエッチング工程を用いてパターニングする。それにより、メモリ部80において、第1配線3及び共通配線8を第1配線層Metal1に形成する。ロジック部60において、第1配線3aを第1配線層Metal1に形成する。FPGA部70において、第1配線3bを第1配線層Metal1に形成する。その後、図20Dに示すように、半導体基板40の全面に膜厚10nmのルテニウム膜Ru14fを堆積する。続いて、ロジック部60及びFPGA部70をレジストで覆い、メモリ部80に膜厚0.8nmの酸化ジルコニウム膜ZrO213fを堆積する。その後、レジストを除去する。一方、メモリ部80をレジストで覆い、ロジック部60及びFPGA部70に膜厚8nmの酸化ジルコニウム膜ZrO213afを堆積する。その後、レジストを除去する。酸化ジルコニウム膜の成膜ZrO2にはALDAtomicLayerDeposition装置を用いた。原料にはZDEAZテトラキスジエチルアミノジルコニウムを使用し、140°Cで形成した。続いて、図20Eに示すように、半導体基板40の全面に膜厚8nmの酸化タンタル膜Ta2O512fを堆積する。酸化タンタル膜Ta2O5の形成においては、RFスパッタ装置を用いた。スパッタターゲットにはTa2O5を用い、チャンバー内には、酸素ガスとアルゴンガスを10sccm、5sccmで供給した。また、成膜温度は350°C、パワーは2kWとした。更に、半導体基板40の全面に膜厚10nmのルテニウム膜Ru11fを堆積する。その後、図20Fに示すように、露光工程とドライエッチング工程を用いてパターニングすることで、メモリ部80の第1配線3上に下部電極14、抵抗変化層13、安定層12及び上部電極11から構成された抵抗変化素子1を形成し、FPGA部70の第1配線3b上に下部電極14b、抵抗変化層13b、安定層12b及び上部電極11bから構成された抵抗変化素子1bを形成した。次に、図20Gに示すように、半導体基板40の全面に第2層間絶縁膜32を堆積し、CMP法を用いることで表面を平坦化する。本実施の形態では、第2層間絶縁膜32として、酸化シリコン膜SiO2を用いる。その後、第2層間絶縁膜32上に露光工程とドライエッチング工程を用いて、共通線8、上部電極11、上部電極11b及び第1配線3a上にビアホールを設け、窒化チタニウム膜TiN及びタングステン膜Wを堆積する。更に、CMP法を用いて表面を平坦化するとともに、ビアホール以外の窒化チタニウム膜TiN及びタングステン膜Wを除去し、ビア9、9b、9aを形成する。次に、窒化チタニウム膜TiN及びアルミニウム膜Alを順次堆積して金属配線層を形成し、露光工程とドライエッチング工程を用いてパターニングすることで、第2配線6、6b、6aを第2配線層Metal2に形成する。以上により、本実施の形態に係る半導体装置が製造される。なお、本実施の形態において、ロジック部60とFPGA部70とメモリ部80とがすべてそろっている必要はなく、例えば、ロジック部60とメモリ部80だけであっても良い。本実施の形態についても、第1、2の実施の形態と同様の効果を得ることができる。加えて、本実施の形態に係る半導体装置は、本発明に係る抵抗変化素子を用いたFPGAやメモリアレイを僅かの工程の変更でロジックLSIに混載可能であり、製造コストの大幅な削減が可能となる。更に、ロジックLSIのデバイスパラメータを変えることなく抵抗変化素子を用いたFPGAやメモリアレイを混載することができる。以上のように、本発明に係る抵抗変化素子は、汎用不揮発メモリ、マイコン混載不揮発メモリに適用できる。加えて、メモリ素子のOn/Off抵抗比に制御することが可能であることから、FPGA用不揮発スイッチ及びスイッチメモリ混載素子等の新分野への応用も可能である。本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形又は変更され得ることは明らかである。