"半導体基板上に、第1の絶縁膜,第1のゲート膜,第2の絶縁膜,及び第2のゲート膜が積層された層構造を有し、前記第1の絶縁膜下のチャネル領域を挟んで両側にソース領域及びドレイン領域がそれぞれ形成された2層ゲート構成の第1のトランジスタを設けてなる不揮発性メモリセルと、前記第1のトランジスタと同じ構成であり、且つ前記第2の絶縁膜に開口を設けて前記第1のゲート膜と前記第2のゲート膜が電気的に接続された2層ゲート構成の第2のトランジスタを設けてなる選択トランジスタとを有し、前記不揮発性メモリセルがソース/ドレイン方向に複数個直列に接続され、この直列接続部の両端に前記選択トランジスタがそれぞれ接続されたNANDセルユニットを、複数個配設してなる第1のメモリセルアレイと、前記基板上に、前記第2のトランジスタと同じ構成の第3のトランジスタを設けてなるセルトランジスタと、前記第1又は第2のトランジスタと同一の層構成とソース相当領域及びドレイン相当領域を備え、前記第1のゲート膜がプレート線に接続されている第1のMOSキャパシタとを有し、前記セルトランジスタのソース領域に前記MOSキャパシタのソース相当領域が接続されたDRAMセルを、複数個配設してなる第2のメモリセルアレイと、を具備したことを特徴とする複合メモリ。前記MOSキャパシタの閾値電圧は-3Vより負の値に設定されていることを特徴とする請求項1記載の複合メモリ。前記プレート線は、スタンドバイ時にビット線動作のHレベル側の電位よりも高い電圧に設定され、前記DRAMセルのアクセス時に0Vに下げられた後、データを書き込むため前記スタンドバイ時の電位に戻されることを特徴とする請求項1又は2に記載の複合メモリ。前記DRAMセルにおいて、Hレベルを記憶している前記セルトランジスタのソース電位は、前記プレート線のスタンドバイ時の電位よりも高い値に設定されることを特徴とする請求項3記載の複合メモリ。前記第2のメモリセルアレイにおいて、前記MOSキャパシタのソース/ドレイン方向と直交する方向のゲート幅の方が、前記セルトランジスタのゲート幅よりも広いことを特徴とする請求項1~4の何れかに記載の複合メモリ。半導体基板上に、第1の絶縁膜,第1のゲート膜,第2の絶縁膜,及び第2のゲート膜が積層された層構成を有し、前記第1の絶縁膜下のチャネル領域を挟んで両側にソース領域及びドレイン領域がそれぞれ形成された2層ゲート構成の第1のトランジスタを設けてなる不揮発性メモリセルと、前記第1のトランジスタと同じ構成であり、且つ前記第2の絶縁膜に開口を設けて前記第1のゲート膜と前記第2のゲート膜が電気的に接続された2層ゲート構成の第2のトランジスタを設けてなる選択トランジスタとを有し、前記不揮発性メモリセルがソース/ドレイン方向に複数個直列に接続され、この直列接続部の両端に前記選択トランジスタがそれぞれ接続された第1のNANDセルユニットを、複数個配設してなる第1のメモリセルアレイと、前記基板上に、前記第1のトランジスタと同じ構成の第3のトランジスタがソース/ドレイン方向に複数個直列に接続され、この直列接続部の両端に前記第2のトランジスタと同じ構成の第4のトランジスタがそれぞれ接続された第2のNANDセルユニットを、複数個配設してなる第2のメモリセルアレイと、を具備してなり、前記第1のメモリセルアレイは、前記第1のゲート膜に注入、放出した電子の量の変化による閾値電圧の変化の違いで情報を記憶する不揮発性メモリとして機能し、前記第2のメモリセルアレイは、前記第2のNANDセルユニットの内部チャネルノードに蓄積された電荷の変化による電位の違いで、情報を記憶する揮発性メモリとして機能することを特徴とする複合メモリ。前記第2のメモリセルアレイは、前記第1のメモリセルアレイ内のNANDセルユニットに一度にプログラムできる容量の2倍以上の容量を持つことを特徴とする請求項1記載の複合メモリ。前記第1のトランジスタの第1のゲート膜は第1のワード線に接続され、前記NANDセルユニットの一端は第1のビット線に接続され、他端はソース線に接続され、前記第3のトランジスタの第1のゲート膜は第2のワード線に接続され、ドレイン領域は第2のビット線に接続されていることを特徴とする請求項1記載の複合メモリ。前記第2のワード線は、待機時に第1の電位に設定され、選択動作時は第1の電位よりも高い第2の電位に設定された後、更に第2の電位より高い第3の電位に上昇し、その後に第2の電位に降下し、更に第1の電位に下げられることを特徴とする請求項8記載の複合メモリ。前記第2のワード線の電位は、前記第2のビット線にセルデータが読み出され、センスアンプ回路で前記第2のビット線電位が増幅開始された後、第3の電位に上昇されることを特徴とする請求項9記載の複合メモリ。前記第1又は第2のトランジスタと同一の層構成とソース相当領域及びドレイン相当領域を備え、前記第1のゲート膜がダミープレート線に接続された第2のMOSキャパシタと、前記第2のMOSキャパシタのソース相当領域にソースが接続され、ドレインが第1の電源に接続され、ゲートに書込み制御信号が供給される第4のトランジスタと、前記第2のMOSキャパシタのドレイン相当領域にソースが接続され、ドレインがそれぞれ異なる前記第2のビット線に接続され、ゲートがダミーワード線に接続された2つの第5のトランジスタと、が更に設けられ、前記第2のMOSキャパシタと第4及び第5のトランジスタから参照ビット線電位発生回路が構成されることを特徴とする請求項8記載の複合メモリ。前記第2のメモリセルアレイの動作時、前記書込み制御信号はHighレベルからLowレベルに下げられ、その後、ダミープレート線及びダミーワード線はLowレベルからHighレベルに遷移し、その後、ダミーワード線はLowレベルに下げられた後、書込み制御信号はHighレベルに、ダミープレート線はLowレベルに下げられることを特徴とする請求項11記載の複合メモリ。前記第1又は第2のトランジスタと同じ層構成を有し、1データ電位を記憶する第2のMOSキャパシタと、前記第2のMOSキャパシタに記憶された1データの電荷を半分に分割して2つの参照ビット線に供給する回路と、を含むダミーセル回路を更に有することを特徴とする請求項8記載の複合メモリ。前記第1又は第2のトランジスタと同じ層構成を有し、0データ電位を記憶する第2のMOSキャパシタと、前記第1又は第2のトランジスタと同じ層構成を有し、1データ電位を記憶する第3のMOSキャパシタと、前記第2及び第3のMOSキャパシタに記憶された1データと0データを平均化して参照ビット線に供給する回路と、を含むダミーセル回路を更に有することを特徴とする請求項8記載の複合メモリ。前記第2のメモリセルアレイ端に接続されたセンスアンプ回路と、特定のカラムのセンスアンプ回路で増幅したデータを外部に読み出すためのカラム選択回路とそれを制御する複数のカラム選択線と、前記カラム選択線は前記複数の第2のビット線対毎に、前記第2のメモリセルアレイ上を配設され、前記カラム選択線と前記複数の第2のビット線対各々との寄生容量が等しくなるように、前記カラム選択線は、前記第2のセルアレイ上を蛇行して配設されることを特徴とする請求項8記載の複合メモリ。前記第1のメモリアレイ端で前記第1のビット線は第1のセンスアンプ回路に接続され、前記第2のメモリセルアレイ端で前記第2のビット線は第2のセンスアンプ回路に接続され、前記複数の第1のセンスアンプ回路毎に、前記複数の第1のセンスアンプ回路の1つを前記第2のセンスアンプ回路に接続する回路を有することを特徴とする請求項8記載の複合メモリ。前記複数の第1のセンスアンプ回路と前記第2のセンスアンプ回路との組み合わせによるデータの転送を、前記組み合わせで並列して同時に行うことを特徴とする請求項16記載の複合メモリ。前記第1のメモリセルアレイの第1のビット線は、該第1のビット線からのデータを読み出し、該第1のビット線にデータを書込むための情報を記憶する第1のラッチ回路に接続され、前記第2のメモリセルアレイの第2のビット線は、該第2のビット線からのデータを読み出し、該第2のビット線にデータを書込むための情報を記憶する第2のラッチ回路に接続され、前記複数第2のラッチ回路毎に対して、該第2のラッチ回路の情報と前記第1のラッチ回路の情報とを入力として、論理演算を行う論理演算回路と、前記論理演算回路の演算結果を、前記第2のラッチ回路の1つ或いは前記第1のラッチ回路に戻すコントローラと、を更に有することを特徴とする請求項8記載の複合メモリ。同一半導体基板上に形成され、電子を浮遊ゲートに注入て情報を記憶する第1のメモリセルアレイと、キャパシタに電子を蓄えて情報を記憶する第2のメモリセルアレイと、を具備し、前記第1のメモリセルアレイの第1のビット線は、該第1のビット線からのデータを読み出し、該第1のビット線にデータを書込むための情報を記憶する第1のラッチ回路に接続され、前記第2のメモリセルアレイの第2のビット線は、該第2のビット線からのデータを読み出し、該第2のビット線にデータを書込むための情報を記憶する第2のラッチ回路に接続され、前記複数の第2のラッチ回路毎に対して、該第2のラッチ回路の情報と前記第1のラッチ回路の情報とを入力として、論理演算を行う論理演算回路と、前記論理演算回路の演算結果を、前記第2のラッチ回路の1つ或いは前記第1のラッチ回路に戻すコントローラと、を更に有することを特徴とする複合メモリ。前記第1のラッチ回路の数に対して前記第2のラッチ回路の数は少なく、異なるアドレスの前記第1のラッチ回路の情報に対しては、時分割で、前記第2のメモリセルアレイの異なる前記第2のワード線を選択し、前記第2のメモリセルアレイから前記第2のラッチに読み出した情報と論理演算することを特徴とする請求項18又は19に記載の複合メモリ。前記第2のメモリセルアレイは複数個配置され、これら複数の第2のメモリセルアレイは、同時に動作することを特徴とする請求項18又は19に記載の複合メモリ。前記第2のメモリセルアレイは複数個配置され、これら複数の第2のメモリセルアレイは、駆動タイミングをずらして動作することを特徴とする請求項18又は19に記載の複合メモリ。前記複数の第1のラッチ回路の情報は、前記複数の論理演算回路に対して、時分割で転送されることを特徴とする請求項18又は19に記載の複合メモリ。論理演算回路は、演算結果を記憶するラッチ回路を有することを特徴とする請求項18又は19に記載の複合メモリ。前記第1のラッチ回路と前記論理演算回路との間のデータの転送は、0.5V以下の小振幅で行うことを特徴とする請求項18又は19に記載の複合メモリ。前記第1のラッチ回路と前記論理演算回路との間のデータの転送は、2本の信号線での差動転送であることを特徴とする請求項18又は19に記載の複合メモリ。本発明の一実施形態は、製造コストの大幅な上昇を招くことなくNANDフラッシュメモリにDRAMセルを混載することができ、且つチップ面積の大幅の増大を招くことなくシステム性能の向上をはかり得る複合メモリを提供する。実施形態に係わる複合メモリは、半導体基板上に、第1の絶縁膜,第1のゲート,第2の絶縁膜,及び第2のゲートが積層され、第1の絶縁膜下のチャネル領域を挟んでソース/ドレインが形成された2層ゲート構成の第1のトランジスタを設けてなる不揮発性メモリセルと、前記第1のトランジスタと同じ構成に加え前記第2の絶縁膜に開口を設けて前記第1のゲートと前記第2のゲートが電気的に接続された第2のトランジスタを設けてなる選択トランジスタとを有し、前記不揮発性メモリセルがソース/ドレイン方向に複数個直列に接続され、この直列接続部の両端に前記選択トランジスタがそれぞれ接続されたNANDセルユニットを、複数個配設してなる第1のメモリセルアレイと、前記基板上に、前記第2のトランジスタと同じ構成の第3のトランジスタを設けてなるセルトランジスタと、前記第1又は第2のトランジスタと同じ構成の第4のトランジスタを設けてなるMOSキャパシタとを有し、前記セルトランジスタのソースに前記MOSキャパシタの一端が接続されたDRAMセルを、複数個配設してなる第2のメモリセルアレイと、を具備したことを特徴とする。以下、実施の形態について、図面を参照して説明する。第1の実施形態図1abは、第1の実施形態に係わる複合メモリの素子構造を説明するためのもので、aは断面図、bは平面図である。p型半導体基板10上の一部にn型ウェル11が形成され、このn型ウェル11内にp型ウェル12が形成されている。p型ウェル12の表面上に不揮発性メモリセル第1のトランジスタ100と選択トランジスタ第2のトランジスタ200を設けることによりNANDセルユニットが形成されている。また、基板10の別の領域にn型ウェル11が形成され、このn型ウェル11内にp型ウェル12が形成されている。このp型ウェル12上に不揮発性メモリセルと同じ構成のセルトランジスタ第3のトランジスタ300及びMOSキャパシタ第4のトランジスタ400を設けることによりDRAMセルが形成されている。なお、BLはデータの読み出し、書き込みを行うビット線を示し、WLはワード線、PLはプレート線を示す。FGは浮遊ゲート、CGは制御ゲート、AAは拡散層を示す。M1は第1のメタル層、SLCはソースコンタクト、BLCはビット線コンタクトである。C-FG-CGはゲート電極CGとFG間の接続コンタクト、C-AA-M1はAAとM1の接続コンタクトである。図1aに示すように、AAとM1の間にメタル層M0を挿入しても良い。不揮発性メモリセル100は、図2aに示すように、p型ウェル12上にトンネル絶縁膜第1の絶縁膜13を介して浮遊ゲート第1のゲート電極14を形成し、その上に電極間絶縁膜第2の絶縁膜15を介して制御ゲート第2のゲート電極16を形成し、更にゲート下のチャネルを挟んでソース/ドレイン領域17,18を設けたものである。このメモリセル100は、浮遊ゲート14に対して電子の注入Program又は電子の放出Eraseを行うことによりデータを記憶する。読み出し時は、このメモリセル100の閾値電圧Vtが変化することを利用して、メモリセル100のソース/ドレイン端子間に電流が流れるか否かで、0,1データを判断する動作となる。選択トランジスタ200は、図2bに示すように、図2aの構成に加え、電極間絶縁膜15に開口を設け、この開口内に導電膜19を埋め込むことにより、第1のゲート電極14と第2のゲート電極16を電気的に接続したものである。図3に示すように、不揮発性メモリセル100がソース/ドレイン方向に複数個直列に接続されてメモリストリングが構成され、このメモリストリングの両端にそれぞれ選択トランジスタ200を接続することにより、NANDセルユニットが構成されている。NANDセルユニットのソース側はSLCを介してソース線に接続され、ドレイン側はBLCを介してビット線BLに接続されている。セルトランジスタ300は、図4aに示すように、前記図2bに示す選択トランジスタ200と同じ構成となっている。MOSキャパシタ400は、図4bに示すように、前記図2bに示す選択トランジスタ200と同じ構成となっている。但し、ゲート下のチャネル領域に、デプレッション型にするためのインプラ領域n領域20が形成されており、DタイプのnMOSキャパシタとなっている。また、キャパシタ容量を稼ぐためにゲート部の面積が大きくなっている。セルトランジスタ300は、ゲートがワード線WLに接続され、ドレインがビット線BLに接続され、ソースがMOSキャパシタ400のソースに接続されている。MOSキャパシタ400は、ゲートがプレート線PLに接続され、ゲートとウェル間でキャパシタを構成している。即ち、図5aに示すように接続されて、セルトランジスタ300とMOSキャパシタ400でDRAMセルを構成している。このDRAMセルでは、ワード線WLでセルを選択し、DタイプのMOSキャパシタのプレート線PLとセルノード間に電荷を貯めて、0と1の情報を記憶する。等価回路としては、図5aが正しいが、実際の容量は図5bに示すようになる。即ち、FGとデプレッションインプランテーションで直下に形成されたn領域20と間の容量と、n領域20とp型ウェル12間に形成された容量と、AA層のセルノードとp型ウェル間に形成された容量と、セルノードとその他FGからCFの側壁及びワード線WLからCGの側壁との容量等の合計の容量となる。図6は、PLとFG間の接続コンタクトが無い場合の例を示す。FGが完全にフローティングになった場合である。PLとデプレッションインプランテーションを注入したチャネル間の容量はPL-FG、FG-チャネル間の2つのキャパシタの直列容量となり、前記図4bに比べて容量値は小さくなるが、FG-チャネル間のトンネル酸化膜とPL-FG間の絶縁膜間で電界を2分することができるため、耐圧は約2倍になる。従って、セルノードの1データと0データの書き込み電位の電位差が2倍にできるので、セルトランジスタのソースセルノード部の耐圧は多少問題になるが、蓄積電荷としてはそれほど悪化しない。セルトランジスタのカットオフ特性を実現するデプレッションインプランテーションがNANDフラッシュメモリのインプランテーションと同じにできれば、特殊なトレンチやスタックのキャパシタ工程無しで、NANDフラッシュメモリとDRAMセルを同一チップ上に形成できる。このように、NANDセルユニットとDRAMセルは同じ構造であるため、同じプロセスを用いて形成できる。即ち、DRAMセルは、通常のスタックドキャパシタやトレンチキャパシタを持つDRAM構造とは異なり、NANDフラッシュメモリと同じプロセスで、同じチップ上に形成することができる。このように本実施形態では、小さい面積で大きな容量を実現するスタックやトレンチのキャパシタは存在しないが、NANDフラッシュメモリに存在する厚いゲート酸化膜やノードが薄い耐圧の高いpnジャンクションを利用してDRAMセルを形成している。そして、0データは0Vであるが、1データは高い3~5Vの電圧を平面キャパシタに書き込むことで、必要な電荷量Q=容量C×電圧Vを達成することができる。なお、3~5Vの電圧は電源Vdd=3.3Vよりも高い電圧であり、現在のDRAMの1と0データの差である1.2V程度と比べると高いものである。図7abは本実施形態に用いたDRAMセルのレイアウト構造を説明するためのもので、1ビットの情報を記憶する1個のメモリセル構造を上向から見た平面図である。図7aでは、ワード線WLとプレート線PLは上下に走り、これらの配線下に、FGと、セルノードになるMOSキャパシタと拡散層AAと、セルトランジスタが形成される。セルトランジスタを介してセルトランジスタのドレイン側はC-AA-M1を介してメタル層のビット線BLに接続される。MOSキャパシタをデプレッション化するインプランテーションは、キャパシタ全体を囲うように配置される。キャパシタ側のAAの形状に比べて、セルトランジスタ側のAAの形状は小さく形成される。これは、セルトランジスタのドレイン側のビット線BLに接続されるAAの寄生容量を減らしつつ、キャパシタ容量を増やす効果がある。また、MOSキャパシタとセルトランジスタ間のAAの面積もできるだけ大きくなるように、MOSキャパシタからの出っ張りが大きくなるようにレイアウトされている。これは、この部分のAAとp型ウェル間の容量を増やすためである。また、このAAとCG,FGとの間の側壁容量を増やす効果がある。図7bはMOSキャパシタのAA幅と、セルトランジスタのチャネル幅が同じ場合の例を示す。AAを曲げる必要が無くなり、MOSキャパシタとセルトランジスタ間のAA面積も増加する。欠点は、図7aに比べてBL容量が大きくなる点であり、その他の効果は、図7aと同じである。後述する図8の動作をするとPL線駆動は、容量の大きいMOSキャパシタの駆動を伴い、PLの動作が遅くなる。そこで、図7ab共に、プレート線を一定間隔で接続するシャント用の第2メタル層M2で形成したプレート線図示せずを縦方向に配置すればよい。さらに、ワード線に関しても、シャント用の第のメタル層で形成されたワード線図示せずを縦方向に配置すればよい。これらにより、PLの動作の遅れを抑制して高速化が実現できる。図8aは、本実施形態に用いたDRAMセルの動作例を示すタイミングチャートである。この動作を本実施形態の図5aに適用すると、セル内部には高い電圧が印加されるが、ビット線側の印加電圧を抑えることができる。スタンバイ時は、プレート線PL=3.4Vとして、0データなら0V、1データなら4Vの電位を記憶している。次に、ワード線WLを3.4Vに上げると、0VにプリチャージしてあったビットBLに電荷が読み出され0データなら0V、1データなら、Q=セル容量C×4Vの電荷が読み出される。例えば、Cが3fFの場合、3fF×4V=12fCが読み出される。ビット線容量が70fFの場合、電位は170mVとなる。参照BL電位を85mVに設定すると、0データでは-85mV、1データでは85mVの信号が得られる。このように、通常DRAMのキャパシタ容量20~40fFに比べて小さいキャパシタ容量でも十分なセル信号が得られる。次に、この信号差を増幅して、0データは0V、1データは2.2Vに増幅する。次に、ワードWLの電位が高い3.4Vの間に、プレート線PLを0Vに下げる。セルトランジスタがONしているため、セルノードに0データは0V、1データは2.2Vが書き戻される。次に、ワード線WLを2.2V程度に下げる。このとき、0データの場合は、セルトランジスタのソース,ドレインが0VであるためセルトランジスタがONしているが、1データの場合は、セルトランジスタのソース,ドレインが2.2VであるためセルトランジスタはOFF状態になる。次に、0Vに落としてあったプレート線PLを3.4Vにまでブートアップさせる。このとき、PLとセルノード間の容量主にMOSキャパシタのトンネル酸化膜部の容量によるカップリングにより、セルノードもブートアップする。セルノードの容量比率によるが、この構造では、2.2Vの1データのセルノードが4V程度にブートアップする。一方、0データは0Vに設定してあり、PLを4Vに上げても、セルトランジスタがONしている状態なので、セルノード電位は0VのBL電位に引かれ0Vのままである。最後にワード線WLが0Vに下げられ、ビット線BLが0Vにプリチャージされ、動作が終了する。最終的には、スタートと同じ、セルノードは0データが0V、1データが4Vの高い電位になる分の電荷がメモリセルに蓄積される訳である。このPL駆動の方式を適用すると、セルは0V~4Vで振幅して、本構造のMOSキャパシタと合わせて十分な電荷が蓄積できつつ、ビット線の振幅を2.2V程度に抑えることができる。また、PL電位固定で、セルの振幅とビット線振幅を大きくして信号を確保することができるのは勿論であり、逆に、PLを-2Vから3V程度と負の値から正の値に振幅させて、より高いセルノードのブートアップを実現することもできる。さらに、ビット線BLのプリチャージ電位は0V,2.2Vや任意の電位に設定することができる。また、この例の電圧は一例であり、多少の変動は本発明の趣旨から外れない。図8bは本実施形態に用いたDRAMセルの動作シミュレーション例を示す図である。図8aと動作が同じで、効果が同じである。シミュレーション上でも安定動作が確認できている。セル信号は±100mV程度も得られている。図9は、本実施形態に用いたDRAMセルのセンスアンプ回路部分を示す回路構成図である。前記図1及び図5aに示したDRAMセルは、従来のDRAMと同等に近いとは言え、通常のDRAM並みのビット線容量では読み出し信号が比較的小さい。図9の構成は、図1のDRAMセルの動作に適用でき、ビット線容量を小さくでき、読み出し信号を確保できるセンスアンプ回路である。pチャネルのフリップフロップ型のセンスアンプと、その他のnチャネルのセンスアンプを含めセンスアンプに必要な他の回路を、Φt信号とその分離トランジスタで回路的に分離している。セルデータがビット線BLに読み出されたとき、ΦtをLowの状態で、pチャネルのセンスアンプ以外のセンスアンプの容量を見えなくしておき、pチャネルのセンスアンプでビット線BLの電位を増幅後、ΦtをHighにして他の必要動作を実行する。これにより、ビット線容量Cbを小さくでき、平面キャパシタでも十分なセル信号量を確保することができる。図10は、本実施形態におけるDRAMセルのデプレッションインプランテーションを行うMOSキャパシタ部の閾値電圧の設定方法を説明するための図である。また、図11aは0データ保持時、図11bは1データ保持時の各部の電位を示している。図10のグラフにおいて、横軸がMOSキャパシタの閾値電圧で、縦軸がセルノードのブートアップ電圧と読み出し信号量の関係を示している。ここで、ビット線BLの振幅は0V~2.2V、ビット線BLのプリチャージは1.1V、PLのブートアップ電圧は3.4Vである。グラフを見て判るように、MOSキャパシタの閾値電圧を-3Vより負の値に設定すれば、ブートアップ電圧は4V程度で飽和し、セル信号も100mV以上確保できていることが分かる。即ち、MOSトランジスタの閾値電圧は-3Vか、-3Vより負に設定することが望ましい。これは、As或いはPイオンのドーピングにより、反転チャネルのエレクトロンの濃度が高くなり、p型ウェルとチャネル、チャネルとPL間に形成される空乏層の厚みが短くなり、容量が増加するためである。このように本実施形態によれば、NANDフラッシュメモリにDRAMセルを混載してシステム性能の向上をはかることができる。そしてこの場合、NANDフラッシュメモリを構成する不揮発性メモリセルや選択トランジスタと実質的に同様の構成のセルトランジスタ及びMOSキャパシタを用いて、DRAMセルを構成することができる。従って、DRAMセルをNANDフラッシュメモリと同じプロセスで製造することができ、製造コストの上昇やチップ面積の増大を抑制することができる。即ち、大容量NANDフラッシュメモリチップに、プロセスコストが殆ど無く、SRAMに比べセル面積が小さいDRAMセルを混載することができ、チップコストを抑えつつNANDのシステム性能を向上させることが可能となる。第2の実施形態図12は、第2の実施形態を説明するためのもので、NANDフラッシュメモリに搭載されたDRAMセルの別の動作例を示すタイミングチャートである。基本的な動作及び効果は、前記図8aの場合と同等である。また、NANDフラッシュメモリ及びDRAMセルの構造は、第1の実施形態と同様である。本実施形態が図8aの例と異なる点は、1データをブートアップした時、セルノードの電位がプレート電位と同程度になることである。これは、セル内部に高い電圧が印加されないようすることを意味し、信頼性の向上に有効である。ビット線のHigh電位をVBL、プレートのHigh電位をVPLとし、PLとチャネル間の容量をC1、セルノードとp型ウェル等のVss間の容量をC2とすると、セルノードのHigh電圧がC1×VPLC1C2VBL/C1C2で表される。この式の値をVPLに等しいとすると、VPL=セルノードHighの条件が得られる。その結果としては、C2×VPL=C1C2VBLとなる。この条件を満たすと、0データ時PL-セルノード間の電圧は-VPL、1データ時PL-セルノード間の電圧は0V、1データ保持時セルトランジスタのソース側セルノード間とワード線WLとの電位差が-VPLとなり、VPL以上の電圧がセル内部で印加されない好条件となる。即ち、例えばVPL=3.7V,VBL=2.2Vでは、1.68C2=C1C2から0.68C2=C1となる。そして、デプレッションインプランテーションのドーズ量を大きくしてチャネルとp型ウェル間容量を増やし、MOSキャパシタとセルトランジスタ間のAAの面積を大きくすれば、0.68C2=C1が実現できる。また、0.68C2>C1条件で、セルノードがプレート電圧より高くなっても、一方のセルトランジスタのセルノード側のn型の不純物ノードを下げて信頼性を確保する方法もある。WL=0Vで、セルノードに高電圧が印加された場合、ソースセルノード側はCGが酸化膜を介してn型のソースに接続され、n型ソースは不純物ノードが低くソース電位が高いため空乏化する。このため、高い電圧を空乏層とゲート絶縁膜で分圧することになり、その結果として信頼性を確保できる。第3の実施形態図13abは第3の実施形態に用いたDRAMセルを説明するためのもので、aはレイアウト構造を示す平面図、bは断面図である。NANDフラッシュメモリ及びDRAMセルの基本的構造は、第1の実施形態と同様である。図13aに示すように、MOSキャパシタ400とセルトランジスタ300を複数に分割して、ビット線BLとのコンタクト部の近傍でAAを並列接続している。これにより、図13bに示すように、一般的なFG型のNANDフッシュメモリと同様に、側壁部も使ってFGとCGのカップリング容量を稼いでいる。即ち、FGを複数に分割したものを用いることにより、PLとセルノード間の容量を増大させることができる。その他の効果は、第1の実施形態で述べた効果と同じである。第4の実施形態図14abは第4の実施形態に用いたDRAMセルを説明するためのもので、aはレイアウト構造を示す平面図、bは断面図である。NANDフラッシュメモリ及びDRAMセルの基本的構造は、第1の実施形態と同様である。本実施形態では、MOSキャパシタ部に浅いトレンチを形成して、チャネル部とFG部間の容量を立体的に増加させている。従来のトレンチと異なるのは、穴の口径と深さの比率が深さ/口径<=2程度と浅くても十分可能な点である。従って、プロセスの大幅な変更なしにNANDフラッシュメモリにDRAMセルを搭載することが可能となる。第5の実施形態図15a~cは第5の実施形態に用いたDRAMセルを説明するためのもので、aはレイアウト構造を示す平面図、bはBL配線中央部での断面図、cは/BL配線中央部での断面図である。NANDフラッシュメモリ及びDRAMセルの基本的構造は、第1の実施形態と同様である。本実施形態では、図15aに示すように、MOSキャパシタ400の両端に2つのセルトランジスタ300を接続し、これらのセルトランジスタ300の他端がBLと/BLに接続されている。従って、MOSキャパシタ400の両端から電圧を印加することができ、更に両端から信号を読めるので、通常の1T1CのDRAMセルの4倍の信号が得られる。図16aは本実施形態のDRAMセルの動作例、図16bは等価回路を示す。3fF程度のNANDプロセスで形成したMOSキャパシタであっても、2.2V程度の電圧で、信号は±2.2V×3fF/70fF=±180mVと十分な信号が得られる。なお、この例でもMOSキャパシタを構成するトランジスタのFGとCGは接続して、MOSキャパシタの容量は増加させている。第6の実施形態図17abは、第6の実施形態に用いたDRAMセルの構成及び動作を説明するためのもので、aは等価回路図、bはタイミングチャートである。本実施形態のDRAMセルは、前記図1及び図3に示したNANDフラッシュメモリと同じ構造となっている。即ち、NANDフラッシュメモリと同じ構成でありながら、電圧印加の仕方によりDRAMとして用いることができるものである。NANDフラッシュメモリのセルストリング部とDRAMセル部を同じチップ上に形成した場合、リソグラフィーの解像度ぎりぎり、更に加工装置の精度ぎりぎりにNANDのセルサイズを小さくする条件に設定すると、それ以外のランダムな形状、配線、L/SLineandSpaceが異なる部分での解像度及び加工精度が悪化してしまう。これにより、NANDフラッシュメモリの設計ルールは、セル以外では非常に緩いものになってしまう。よって、DRAMセルの加工精度もNANDフラッシュメモリに比べて緩いものになってしまう。本実施形態はこれを解決するために、図17aに示すように、NANDフラッシュメモリのセルストリングと同じ構造を使ってDRAMセルを構成し、図17bの動作図に示すように、動作を変えるだけで電荷記憶のDRAMとして使うことを可能にしている。図17bに示すように、SGSを常にLowにしてセルストリングをSLから分離しておき、WL0~WL31を前記図8、図12のPLと同じ動作をさせ、SGDを図8、図12のWLと同じ動作をさせると、DRAMとして使うことができる。これは、セルストリング内部のセルノードの容量合計が1fF程度になるためである。即ち、スタンバイ時は、プレート線WL0~WL31=3.4Vとして、0データなら0V、1データなら4Vの電位を記憶している。次に、SGDを3.4Vに上げると、0VにプリチャージしてあったビットBLに電荷が読み出され0データなら0V、1データなら、Q=セル容量C×4Vの電荷が読み出される。次に、この信号差を増幅して、0データは0V、1データは2.2Vに増幅する。次に、SGDが高い3.4Vの間に、WL0~WL31を0Vに下げる。SGDがONしているため、セルノードに0データは0V、1データは2.2Vが書き戻される。次に、SGDをトランジスタが僅かにONする程度の1.1V程度に下げる。このとき、0データはSGDのソース/ドレインが0VであるためONしているが、1データは、SGDのソース/ドレインが2.2VGであるためソース/ドレインよりゲート電位が低いためOFF状態になる。次に、0Vに落としてあったWL0~WL31を3.4Vにまでブートアップさせる。このとき、WL0~WL31とセルノード間の容量によるカップリングにより、セルノードも4V程度にブートアップする。一方、0データは0Vに設定してあり、WL0~WL31を4Vに上げても、SGDがONしている状態なので、セルノード電位は0VのBL電位に引かれ0Vのままである。最後に、SGDが0Vに下げられ、ビット線BLが0Vにプリチャージされ、動作が終了する。最終的には、スタートと同じ、セルノードは0データが0V、1データが4Vの高い電位になる分の電荷がメモリセルに蓄積される訳である。以上のように、NANDセルストリング構造と同じ構造でDRAMセルが形成されるので、DRAMセルのサイズを小さいものにすることができる。図18a~cは、図17のDRAMセルの素子構造を説明するためのもので、aはBL方向の断面図、bは平面図、cはWL方向の断面図である。前記図1abと比較して分かるように、NANDセルストリング構造をそのまま使ってDRAMセルを構成している。もちろん形状をあまり変えない程度に、SGDのトランジスタのカットオフ特性を上げるため、SGDのチャネル長LをNANDセルより長くすることもできるし、SGDの閾値電圧を上げることも可能である。ブートアップ電圧を変えるため、セルノードの不純物ノードを変えることも可能である。また、2つのNANDセルストリングを用いて、1ビットの情報を記憶するDRAMを作ることも可能である。更に言えば、通常のNANDセルとしても使って、DRAMとしても使っても可能な構成にすることも可能である。また、WL0~WL31のセルに不揮発性のデータを書き込みつつ、書き込んだ後にセルノードにDRAM動作の電荷を書き込んで、不揮発性のWL0~WL31のデータと、揮発性の1ビットのデータの両方も同時に記憶することも可能である。図19a~dは、前記図17a及び図18a~cに示すDRAMセル構造で、そのDRAMセル構造のままNANDフラッシュメモリとして使う場合の動作図を示す。図19において、aは消去動作EraseOperation、bはプログラム動作ProgramOperation、cはプログラム動作programinhibitOperation、dは読み出し動作ReadOperationであり、左図は各セルに与える電位、右図はメモリセルの閾値変化を示している。上記のように、前記図17bの動作をさせればDRAMとなり、図19の動作をさせれば不揮発性メモリになる訳である。第7の実施形態図20abは、従来のNANDフラッシュメモリの問題点を説明するためのもので、aはプログラム順序を示す図、bはメモリセルにおける閾値電圧分布の変化を示す図である。NANDフラッシュメモリでは、ゲート電圧を17V付近に設定し、チャネル電位を0Vに設定して0データをプログラムする。しかしながら、図20abに示すように、セルの閾値電圧を上げるために、セルのFGに電子を注入プログラムすると、その電荷によるカップリングの影響で、近い隣接したFGの電位が変動してしまい、隣接セルの閾値電圧が動いてしまう。これは微細化につれ深刻になり、更に図20bのように多数の閾値電圧の設定で多ビットのデータを記憶する多値のMLCMultiLevelCellNAND-フラッシュメモリでは深刻になる。そのため、隣接セル全体にラフに電圧を書き込み、隣接セルの閾値電圧を近い値まで持って来てそれから詳細な閾値になるようにプログラムする手法が有望となっている。この場合、図20aに示すように2以上離れたセルの影響も考慮することも必要になる。結果として、1つのワード線WLのデータ1ページ=8KBばかりでなく、図20aのケースでは隣接の複数セルのデータ4ページ=32KBのデータが書き込み単位となる。更に多値で1つのワード線WLに複数のデータ8値:3ビットなら3ページ=24Kbが必要になる。しかしながら、従来のNANDフラッシュメモリ構成では、セルアレイ端に1~2ページ分のページバッファしか搭載できていない。これは、ページバッファがSRAMから構成され、セルサイズが非常に大きいからである。図21は、第7の実施形態に係わる複合メモリの構成を示す図である。NANDフラッシュメモリ31のアレイに隣接して、ページバッファ32としてのSRAMが設けられ、このSRAMバッファ32にDRAMバッファ33が接続されている。DRAMバッファ33は先の第1~第6の実施形態に説明したように、トレンチやスタック等の構造を要しないものであり、面積は小さいもののSRAMバッファ32の数倍の容量を有している。本実施形態の例では、ページサイズが4KBの場合である。従来は、NANDフラッシュメモリ31のアレイ端には、4KBのセンス/ラッチバッファと4KBのデータラッチバッファしか搭載できなかった。これは、SRAMの容量を大きくするとチップサイズが大きくなるためである。これに対し本実施形態では、チップ内部にセルサイズが小さいDRAMセルを使ったバッファを搭載することにより、図20で説明したように、隣接セル分の複数のページデータを保存することができる。このため、高速なNANDフラッシュ書き込み動作が実現可能となる。さらに、読み出し動作においても、リードキャッシュとして使うことができ、更なる高速化を実現することができる。なお、必要なDRAMバッファの搭載量は、ページサイズ×ページ数PG×アレイ数P×並列数となる。並列数は、チップ外からのデータを取り込みつつ、取り込んだデータをNANDメモリセルアレイのページバッファに転送する必要があるので、通常2倍は必要となる。第8の実施形態図22abは、第8の実施形態に係わる複合メモリを説明するためのもので、aは全体構成を示すブロック図。bはデータ書き込み方法を示すタイミングチャートである。本実施形態は、NANDフラッシュメモリ41のアレイに搭載され、複数のページバッファとして利用するDRAMセルを有効活用した、NANDフラッシュメモリの高速バンド幅書き込み方法を示す。回路構成としては図22aに示すように、NANDフラッシュメモリ41のアレイと通常のページバッファ42に加えて、DRAMバッファ43を搭載し、ページバッファ42とDRAMバッファ43間の高速データ転送ができる回路にしておく。DRAMバッファ43は先の第1~第6の実施形態に説明したように、トレンチやスタック等の構造を要しないものであり、面積は小さいもののSRAMバッファ42の数倍の容量を有している。動作としては、図22bに示すように、ブロックAに対して、ビット線BLを介して、データをブロックAのセルストリングに書き込む。このとき、前記図19に示すように、プログラム時は、選択ワード線をVpgmに設定して、セルノードを0Vにしてプログラムする。プログラム禁止時は、選択ワード線をVpgmに設定して、セルノードを自己ブートさせて、7V程度に上げてプログラムを禁止する。このプログラム或いはプログラム禁止中は、その状態でSGDをOFFしておいて、時間を掛けてトンネル電流を流してプログラムするので、その間ビット線BLは開放できる。この時間を利用して、DRAMバッファ43で蓄えられた情報をページバッファ42に転送し、それをさらにビット線BLに転送して他のブロックBにデータを書き込む。このときの動作はブロックAと同じである。但し、プログラムできたか確認するベリファイ動作では、書き込んだデータをビット線BLに読み出すのでビット線BLを使用する。このように、DRAMバッファ43のような揮発性のRAMを内部に搭載することによって、図22bに示すように、複数のブロックの並列プログラムが可能になる。さらに、異なるブロックのベリファイ動作とプログラムの並列動作も可能になる。この動作は、DRAMでなく通常のSRAMの大きなバッファでも可能であるが、コストを考えると先の実施形態で説明したDRAMセルを用いたメモリが最適である。FeRAMなどの不揮発性RAMであっても良い。このように本実施形態によれば、NANDフラッシュメモリに搭載された複数のDRAMページバッファを用いて、複数のブロックにデータを並列で書き込むことができる。従って、NANDフラッシュメモリの書き込み速度の高速化をはかることができる。第9の実施形態図23は、第9の実施形態に係わる複合メモリの概略構成を示すブロック図である。同一チップ上に、NANDフラッシュメモリ51のアレイとSRAMページバッファ52とDRAMバッファ53が搭載されている。DRAMバッファ53は先の第1~第6の実施形態に説明したように、トレンチやスタック等の構造を要しないものであり、面積は小さいもののページバッファ52の数倍の容量を有している。ページバッファ52とDRAMバッファ53との間は並列転送を行い、DRAMバッファ53とIO間は、シリアル転送を行うようになっている。DRAMバッファ53とページバッファ52を物理的に接近させた場合、数百以上のデータ転送配線があっても支障はない。例えば、16KBのページバッファサイズに対して、2048本のデータ線があれば、16KB/2K=僅か64回サイクルの転送でページバッファにデータが伝送される。このように本実施形態によれば、NANDフラッシュメモリ51のアレイに搭載され、複数のページバッファ53として利用するDRAMセルを有効活用し、SRAMページバッファ52とDRAMのバッファ53との並列データ転送を行うことにより、高速データ転送が可能となる。第10の実施形態図24は、第10の実施形態に係わる複合メモリの要部構成を示す回路構成図である。先の実施形態と同様に、NANDフラッシュメモリ61のセルアレイと複数のページバッファとして利用するDRAMセル64が同一基板上に設けられている。そして、NANDフラッシュメモリ61のセルアレイとDRAMセル64で、センスアンプ部データキャッシュ回路62及びセンスラッチ回路63が共用となっている。なお、図中のBLTiはNANDセルアレイとページバッファの分離信号、IOは外部とページバッファを接続するIO線、SAP,/SANはセンスアンプ活性化信号、PTはページバッファのセンスアンプとDRAMアレイの分離信号、DWLiはダミーワード線、EQLはイコライズ信号を示している。また、DRAMセル74は先の第1~第6の実施形態に説明したように、トレンチやスタック等の構造を要しないものである。さらに、センスラッチ回路63は省略することも可能である。このような構成であれば、チップ面積を削減することができる。DRAMセル64から読み出されたデータはセンスアンプ部62,63でpMOSとnMOSのフリップフロップで増幅されラッチされる。このラッチ部をNANDフラッシュメモリ61のデータラッチのフリップフロップと兼務しているわけである。よって、このデータラッチ部から直接NANDフラッシュメモリ61のビット線BLにフリップフロップータが転送される。即ち、第9の実施形態と同様に高速データ転送が可能となる。第11の実施形態図25は、第11の実施形態に係わる複合メモリの要部構成を示す回路構成図である。図中の71はNANDフラッシュメモリ、72はページバッファ、73はセンスアンプ、74はDRAMセルを示している。本実施形態においても先の第10の実施形態と同様に、NANDフラッシュメモリ71のセルアレイと複数のページバッファとして利用するDRAMセル74が同一基板上に設けられている。そして、NANDフラッシュメモリ71のセルアレイとDRAMセル74で、センスアンプ73が共用となっている。なお、DRAMセル74は先の第1~第6の実施形態に説明したように、トレンチやスタック等の構造を要しないものである。チップ外部からIO,/IOを介してSAP,SANに接続されるラッチにデータが転送され、そのデータはDRAMセル74のワード線を選択して、DRAMセル74に書き込まれる。この書き込んだデータをNANDフラッシュメモリ71に書き込む場合、ワード線WLを選択して、SAP,SANに接続されるラッチ回路に増幅読み出される。このDRAMセル74は、一定のNANDフラッシュメモリ71のBL数に対して1個の割合で省略される。そして、読み出されたデータは、DRAMセル74のラッチ回路1個の割合で分割されたLIO,/LIOを介して、複数のページバッファ72の何れかに転送される。この複数分のデータ読み出しを他のワード線WLを選択して繰り返すと、DRAMデータの全ページ分がバッファ72に転送される。このように複数Nのページバッファ72で1個のDRAMセンスアンプ回路73と、それに接続される複数個NのDRAMセル74のワード線のセルが各々複数のページバッファに転送されるようにしておくと、ページバッファ72と同じ容量のDRAMセル74で実現できる。さらに、センスアンプ73に接続されるセル数をM個設けると、ページバッファ72のM/N倍の容量が確保できる。このページバッファ72の数倍の容量のデータは、今まで述べた各種応用に適用でき、NANDフラッシュメモリの高速化を実現しつつ、チップサイズを抑えることができる。第12の実施形態図26a~cは、第12の実施形態に係わる複合メモリの構成を説明するためのブロック図である。図26aは、一般的なSSDの構成であり、NANDフラッシュメモリと共にキャッシュ又はバッファとしてのDRAMが設けられている。図26bは、本実施形態のSSDであり、NANDフラッシュメモリ内にDRAMセルが内蔵されている。これは、先の第6の実施形態のようにNANDセルユニットと同じ構成のDRAMセルを同一基板上に搭載できるために可能となるものである。図26cは、図26bのようなNANDフラッシュメモリとDRAMセルを搭載したチップを複数搭載した場合の構成である。このように本実施形態によれば、もはや従来のSSDでのパーソナルコンピュータのように、MPU-1st-3rdSRAM-単体キャッシュ-DRAMキャッシュ-NANDフラッシュメモリのような単体DRAMや、DRAMモジュールは必要なくなる。このため、MPU含むSRAMキャッシュと本実施形態のDRAM搭載NANDフラッシュメモリだけでコンピュータが実現できる。このとき、NANDフラッシュメモリとDRAMは同一チップ上に搭載できるため、内部バス幅を128~2048等と非常に大きくできるためこの部分のバンド幅大幅に向上し、コンピュータ性能の向上をはかることができる。ここで、1チップの性能が、DRAMRandomCycle=100nsDRAMtoNANDBW=20MB/sNANDtoDRABW=320MB/sの場合、8個のチップを積層した8-NANDスタック構造の性能は、DRAMtoNANDBW=160MB/sNANDtoDRAMBW=2.5GB/sとなる。第13の実施形態図27a~cは、第13の実施形態に係わるデータ転送方法を説明するための図である。aは低速NAND、bは高速NAND、cは超高速NANDの例である。本実施形態では、NANDフラッシュメモリに複数のページバッファとして利用するDRAMセルを搭載したチップへのデータ転送方式とプログラム方法を示す。図27aに示すような従来の低速NAND動作では、読み出し時は、NANDフラッシュメモリからデータを読み出し、それをシリアル転送していた。書き込み時は、シリアル転送でページバッファにデータ書き込み後にNNADフラッシュメモリへプログラムしていた。このようにシリアル転送のデータレートが低い場合は、あまり時間のオーバーヘッドがない。しかし、例えば図27bに示す高速NANDに示すように、バースト読み出しとバースト書き込みの転送レートが高くなってくると、読み出しはそれほど問題ないが、書き込みは、転送後、殆どNANDへのプログラム時間で律即されてしまう。従って、十分な高速化をはかることはできない。この例ではダブルページバッファの例であり、1つプログラムしている間に、他のページのデータの取り込みまで行っているが、それでも完全に動作が遅くなる。図27cに示す超高速NAND動作は本実施形態であり、この例ではページバッファの20倍の容量を持つDRAMセルをチップ内部に搭載した場合である。この場合、実際にプログラムを書く時間は同じ制約になってしまうが、NANDチップの外から見るとDRAMセルにデータを転送済みであり、書き込み終了しているように見える。さらに、転送元のRAMデータを削除することができる。通常、非常に大きな数のページデータが延々に転送されることはなく、一度NAND側に転送していれば、空いた時間に書き込むことができる。このように、実際の書き込みバンド幅は大幅に向上する。DRAMセルの容量は多いほど良く、少なくとも1個のプログラム時間、転送し続けるくらいのDRAM容量があると非常に有効である。SRAMセルでも実現できるが、先の第1~第6の実施形態で説明したようなDRAMセルで実現すると、高速性と低コスト性の両立が可能になる。第14の実施形態図28abは、第14の実施形態に係わるデータ転送方法を説明するためのもので、aはNANDフラッシュメモリにDRAMセルを搭載したチップを複数個積層した構成を示す図、bは各チップのデータ転送及びプログラム状態を示す図である。本実施形態では、NANDフラッシュメモリに複数のページバッファとして利用するDRAMセルを搭載した場合の活用例を示す。1つのBusに複数のNANDチップを搭載した場合、前記図27bのような無駄は多少低減する。これは、図28bに示すように、0にデータ転送しプログラムしている間に、1にデータを転送できるからである。しかしながら、全チップがプログラム状態になってしまうと、従来方式ではデータ転送ができない。これに対して本実施形態では、各々のNANDチップにDRAMセルを内蔵しているため、ページ数~各チップ×チップ数の量だけさらに転送でき、効率が良い。また、同一チップの他のブロック、他のページへの読み出し/プログラムの場合、従来方式では図28bの手法は使えないが、本実施形態では、DRAMセルを有効利用することによりデータ転送が可能となる。第15の実施形態図29a~cは、第15の実施形態を説明するためのもので、NANDフラッシュメモリに搭載されたDRAMセルの動作例を示すタイミングチャートである。図29a~cの波形は、ワード線WL、プレート線PL、ビット線BLsを示す。本実施形態に用いたDRAMセルは、図29a~cのビット線動作が可能で、待機時にaはビット線BLのHigh電圧Vintにプリチャージされ、bは12Vintにプリチャージされ、cはVssにプリチャージされる。図29aのように、ビット線BLをVintにプリチャージした場合、ワード線WLが選択され3.4Vに上昇しても、ビット線BLのHigh電位が1.8Vだとすると、電位差は3.4V-1.8V=1.6Vしかない。このため、セルトランジスタのVtが高く、基板バイアス効果により、セル電荷がビット線側に流れにくくなる。図29bの動作の場合、pチャネル及びnチャネルのセンスアンプ回路の閾値電圧が0.7~0.9V程度だと、12Vint=0.9Vとの差がなくなる。このため、図29bの波形に示すように、センスアンプトランジスタがONしにくくなり、動作マージンがない。図29cのように、ビット線BLをVssにプリチャージした場合は、上記の何れの問題もなく安定動作する。その他の効果は、他の実施形態と同じである。本実施形態では、基本的には図29cの動作方式を採用する。但し、図29cの動作ではVssの電源の抵抗の影響で、Vssへのプリチャージが遅くなる場合がある。この場合、図29bの方式で、他の閾値電圧より低い閾値電圧のトランジスタをセンスアンプ回路に適用すればよい。第16の実施形態図30は、第16の実施形態を説明するためのもので、NANDフラッシュメモリに搭載されたDRAMセルに適用できる参照電圧発生回路を示す図である。今まで述べたDRAM動作においては、プレート電位を駆動するため、0データ側の電荷は0であるが、1データ側の電荷は、ビット線BLのHighレベルのVintにまずはキャパシタをチャージして、更に、プレート線をVppまで昇圧する。その結果として、1側電荷=Cs×VppVint/CsCbとなる。ここで、Csはセルキャパシタ容量、Cbはビット線容量である。図30に示すように、前述した図1~図8の構成とその動作においては、出力信号がVint,Vppの両方の変動が影響し、更にVppとVint差が小さい場合は、セルの閾値落ちの問題が発生し、セルの閾値電圧にも影響するVpp-Vint≦Vtcell。さらに、負の閾値を持つDRAMのセルキャパシタの閾値電圧変動にも影響する。参照電圧発生回路としては、図30の単純Cap型を駆動する方式でも動作するが、上記各種変動の影響をキャンセルできない。また、CapTr型の場合、キャパシタにVint或いはVpp電圧でスタンドバイ時プリチャージする必要がある。この場合、Vintを入れるとVppの変動がキャンセルできず、逆にVppをいれるとVintの変動がキャンセルできない。10平均型は、ダミーセルキャパシタを2つ用意し、一方は0V、他方をVintにプリチャージし、読み出し時にVppにプレートを上昇させてから、ゲートを開けて2つの参照ビット線にデータを読み出す。これらの2つの参照ビット線を短絡Trで電気的にショートすると、所望の1と0データの中間の電位が自動発生し、更にVint,Vpp,Vtの変動がキャンセルできる。但し、素子数が、ビット線毎に3.5トランジスタ必要で、回路面積は大きくなる。第17の実施形態図31a~cは、第17の実施形態を説明するためのもので、NANDフラッシュメモリに搭載されたDRAMセルに適用できる参照電圧発生回路を示す図である。aは回路構成図、bはタイミングチャートである。cはキャパシタに蓄積される電荷の様子を示す図であり、ゲートが負の状態で蓄積された電荷が、ゲートをVppに上げることにより実質的に増えた状態となる。本実施形態の参照電圧発生回路は、1データの半分の電位を参照ビット線に読み出す方式である。図31aに示すように、参照ビット線2本に1個の割合で、ダミーキャパシタと書込みトランジスタ、更にこれを2つの参照ビット線に接続するダミーセルトランジスタから構成される。この構成により、2本の参照ビット線毎に4個のトランジスタで、即ち参照ビット線毎に僅か2個のトランジスタでダミーセルを構成することができる。動作としては、図31bに示すように、待機時Vint電圧を書き込み制御信号DWWをHighにして書き込み、動作時、DPLをVppに上昇させ、ダミーワード線DWLをHighにして、ダミーキャパシタの電荷を2つの参照ビット線に読み出す。その後、DWLを下げると、1データを1/2にした電荷が2つの参照ビット線に読み出されることになる。この方式は、上記Vint,Vppの変動、セルトランジスタのVtの変動、セルキャパシタの負の閾値電圧Vtの変動の影響がキャンセルできる。この実施形態の問題は、セルキャパシタを2つの参照ビット線で共有化しているため、参照セルキャパシタのサイズが1/2Csに相当する電位が参照ビット線に発生され、これが1と0データの平均に対する誤差要因となる。即ち、ダミーキャパシタにおいて、1側電荷=Cs×VppVint/CsCbであるのに対し、1つのビット線BLに読み出される電荷は、12Cs×VppVint/12CsCbとなる。図32は、図31の実施形態における参照電圧の誤差値を示す。横軸はビット線BLのプリチャージレベル、縦軸は誤差量を示す。図29cに示すようなビット線Vssのプリチャージでは誤差が2mV程度と小さく、図31の回路は小さい面積で、誤差が小さい回路といえる。Differenceの式は、10の平均{12Cs×VppVintCb×Vpre}/CsCbと、1の1/2の場合{12Cs×VppVintCb×Vpre}/12CsCbの参照電圧差{14Cs2×VppVint12Cs×Cb×Vpre}/CsCb12CsCb~14Cs/Cv2×VppVint12Cs/Cb×Vpreを示す。これは、Csが1/2の場合、0データ側の0Vの電位が、読み出したとき、ビット線のプリチャージ電圧までに、蓄積される電荷量は大きいが、プリチャージ電位が0Vの場合、誤差は式に示すように、12Cs/Cb×VppVintにまで小さくなる。即ち、貯める必要が無くなるためである。第18の実施形態図33a~cは、第18の実施形態を説明するためのもので、NANDフラッシュメモリに搭載されたDRAMセルのワード線駆動方式を示す図である。aは回路構成図、bcはタイミングチャートである。前記図8などの動作において、図33aに示すように、選択したセルの大部分が1データ読み出しで、少しが0データ読み出しの場合に問題が発生する。これは、プレート線PLがワード線WL毎に分割されており抵抗があるため、図33bの1StepWLRisingに示すように、ワード線WLをHighにし、セル電荷がビット線に読み出される際、大部分のセルが1データである場合、セルノード電荷がビット線BLに読み出されてセルノード電位が下がる。そして、セルノード電位が下がると、セルキャパシタのカップリングで、プレート線電位が急激に一旦下がる。これにより、0データ側のセルノードが負電圧に振込み、データが破壊される危険性がある。この問題を解決するため、図33cの2StepWLrising方式においては、電荷が読み出される瞬間は、ワード線WLの電位を一旦低い電圧にし、セルトランジスタの抵抗を高めに設定し、急激な電荷の流出を防ぐ。その後にワード線WLを正規のVpp電位に上げることにより、上記の問題を解決することができる。第19の実施形態図34abは、第19の実施形態を説明するためのもので、カラム選択線の配設方式を示す図である。図34aは断面図、図34b平面図である。今までの実施形態の場合、セルキャパシタの容量は小さく、いくらセルノードを昇圧しても、セル電荷は比較的小さく、できるだけビット線容量を減らす必要がある。図34abでは、カラム選択線CSLとビット線BLとの間の寄生容量を減らすため、カラム選択線CSLを複数のビット線BL毎に配置すれば良いことを利用している。即ち、セルアレイの端から端までの内で、カラム選択線CSLを共有化するビット線BLをカラム選択線CSLをジグザク配置させ、ビット線BL上に配置させる距離を均等割りしている。これにより、ビット線容量を低減でき、より大きい信号が確保できる。また、被覆率の問題で、カラム選択線CSLと同じ配線層に一定のダミーが必要な場合の構造を図35abに示す。図35aは断面図、図35bは平面図である。カラム選択線CSLが無い所のビット線BL上にはダミーメタルを配置するが、これはビット線ピッチと同じピッチで、ビット線BL上に配置する。これにより、ビット線-ダミー配線-ダミー配線-ビット線を介したカップリングを低減させることができる。第20の実施形態図36は、第20の実施形態を説明するためのもので、NANDフラッシュメモリのセルアレイに接続されたセンスアンプ回路とそれに接続されるDRAMアレイの構成を示す図である。基本的な構成は前記図25に類似しているが、本実施形態ではページバッファ72の代わりにセンスアンプ75が用いられている。チップ外部からIO,/IOを介してDRAMセル部のSAP,BSANに接続されるラッチにデータが転送され、そのデータはDRAMセル部のワード線を選択して、DRAMセル74に書き込まれる。この書き込んだデータをNANDフラッシュメモリ71に書き込む場合、WLを選択して、SAP,BSANに接続されるラッチ回路に増幅読み出される。このDRAM回路は、一定のNANDのBL数に対して1個の割合で配置され、DRAMセル部のラッチ回路1個の割合で、分割されたLIO,/LIOを介して、複数のNANDアレイのラッチ兼センスアンプ回路のどれかに転送される。この複数分のデータをDRAMセル部の他のWLを選択して読み出しを繰り返すと、DRAMデータが全NANDのセンスアンプ回路に転送される。このように複数NのNANDのセンス回路に1個のDRAMセンスアンプ回路を接続し、DRAMセンスアンプ回路に接続される複数個NのDRAMのワード線のセルが各々複数のNANDのセンスアンプ回路に転送されるようにしておくと、NAND側は最小の場合1ビットのセンスアンプ兼ラッチ回路でNANDフラッシュが実現できる。さらに、この複数分のデータが、この組合せ毎に並列して転送でき、チップ内部のデータ転送レートが大幅に向上できる。第21の実施形態図37は、第21の実施形態に係わる複合メモリを説明するためのもので、NANDフラッシュメモリのセルアレイに接続されたセンスアンプ回路とそれに接続されるeDRAM混載DRAMの構成を示す図である。図中の81はNANDフラッシュメモリ、83はセンスアンプSA、84はeDRAMを示している。また、84aはeDRAM84の制御部、84bはeDRAM84のセル部を示している。ここで、eDRAM84のセル部84bは、第1~第5の実施形態のように、NANDフラッシュメモリと実質的に同じ構成としても良いし、通常のセル構造としても良い。NANDフラッシュメモリと実質的に同じ構成とした場合は、第1~第5の実施形態と同様の効果が得られる。従来のNANDフラッシュメモリにおいては、NANDセルストリングから読み出したデータ、書き込むデータは、セルアレイ端に配置されたページバッファで行っていた。この実施形態では、従来のセンス動作と書込み動作のための回路と読み出し書き込み情報を記憶する1ビットのラッチ回路を有するセンスアンプSA83のみ、NANDフラッシュメモリ81のセルアレイ端に配置している。通常、NANDフラッシュメモリでは、選択したメモリセルにはNビットの情報を記憶し、Nビットの情報を読み出す。これら複数のビット情報は、NANDフラッシュメモリ81のメモリセル端のSA83の近傍に複数分割配置した本実施形態のeDRAM84に記憶させる。このeDRAM84は、これら読み出し書き込み情報、それらを演算処理した情報をセル部84bに書込む。必要なときは、セル部84bから再度読み出し、eDRAMのセンス回路と共用のラッチ回路DL1~DL3に蓄える。ラッチ回路DL1~DL3は、対応する1ビットのNAND側のセンスアンプ回路83に対して複数ビットが用意され、それらラッチ回路DL1~DL3のデータとNANDのラッチ回路SA83のデータを論理演算する論理演算回路AUが搭載され、演算結果は、これらラッチ回路DL1~DL3と、NAND側のラッチ回路の何れかに戻される。この例ではeDRAM84は4個配置され、この4個並列動作し、各NANDフラッシュメモリ81とDRAM84を接続するバスも並列動作する。例えば、NANDフラッシュメモリ81から読み出されたラッチ回路のデータとeDRAM84側のラッチDL1のXORの論理演算を行った結果をDL1のラッチに戻す場合は、第一にでNANDフラッシュメモリ81からラッチ回路SA83にセンス増幅し、ラッチする。第二に、このラッチ回路SA83の一部のアドレスを処理するため、eDRAM84のあるワード線WLを選択し、セル部84bに蓄えられた情報をDL1,DL2,DL3に読み出す。このとき、eDRAM84の全てのカラムのDL1,DL2,DL3と演算する分だけの情報をNANDフッシュメモリ81とeDRAM84との間のBUS時分割で逐次、NAND側のラッチ回路SA83からeDRAM84の論理演算回路AUに転送する。全カラム分転送完了したら、又は転送毎に、NANDフラッシュメモリ81からのデータと、DL1のデータをAUに取り込み演算処理し、DL1に戻す。AUはこの実行のため、NANDフラッシュメモリ81からのデータを一次記憶するラッチを保有しても良いし、演算結果を一次保存するラッチを保有しても良い。演算終了すると、DL1~DL3の結果は再度、eDRAM84のセル部84bに書き戻される。そして、次に異なるワード線WLを選んで、セルデータをラッチDL1~DL3に転送し、NAND側の隣のラッチ回路SA83のデータと論理演算し、結果をDL1に取り込み、最後にDRAMセル部84bに戻す。このようなNANDフラッシュメモリ81の全ラッチ回路の情報に対する演算を全て行うまで、時分割で処理される。これにより、NANDフラッシュメモリ81のページバッファ側は最小のセンス、書き込み、ラッチの回路だけで構成でき、その他の演算処理、ラッチ回路は、eDRAM84側に持たせることができる。従来、ページバッファに蓄えられていたラッチ情報の大部分がDRAMセルに蓄えられるため、チップ面積を大幅に低減できる。演算処理とその制御を時分割で行うことになり、時分割した分、回路面積が削減され、チップ面積を大幅に削減できる。従来のページバッファと外部との通信量に比べ、本実施形態のNANDフラッシュメモリ81のラッチ回路とeDRAM84との間の通信量は大幅に増える問題が発生するが、aNANDフラッシュへメモリ81のプログラム,リード動作中に転送と演算処理を行うことで、動作の遅れは最小化できる。beDRAM84をチップ中に複数分割することにより、NANDフラッシュメモリ81のラッチ回路とeDRAM84との間の距離は分割され、充放電電流は削減できる。さらに、図37に示すように、データ転送を0.5V以下の例えば0.3Vで小振幅転送すれば、消費電力を低下させることができる。小振幅転送するため、2本の差動データ転送を行っても良い。複数分割されたeDRAM84とBUSを同時に動作することにより、転送時間は大幅に短縮できる。なお、図37で,はNANDとラッチ回路間の転送、はラッチ回路SA83とeDRAM84の演算回路間の転送、はDRAMのセルとeDRAM84のセンスアンプ兼データラッチ回路との転送、はDL1~DL3とNAND側のラッチ回路83からの任意の情報から任意の演算を行いその結果をNAND側のラッチ回路83か、DL1~DL3に戻す動作を示している。また、は最終的な読み出しデータをチップ外部に読み出し、外部から書き込みデータを取り込む転送の動作を示している。このように本実施形態によれば、NANDフラッシュメモリ81のページバッファを1ビットのラッチを有するセンスアンプ83とし、センスアンプ83に複数に分割されたeDRAM84を接続し、eDRAM84の演算回路とその制御を時分割で行うことにより、消費電力、時間の遅れを最小に抑えつつ、チップサイズを小さくして製造コストも下げることができる。第22の実施形態図38は、第22の実施形態に係わる複合メモリを説明するためのもので、eDRAMのAU部の構成を示す図である。eDRAM84のセンスラッチと兼用の各ラッチ回路DL1~DL3からの情報と、NANDフラッシュメモリ81のラッチ回路SA83からの情報とを、論理演算論理積和する論理回路92に反転入力する回路91と、論理回路92の演算結果をラッチするラッチ回路93と、ラッチ結果をSA,DL1,DL2,DL3の何れかに戻すデマルチプレクサ94とを有している。なお、SA83からの情報を一度ラッチする回路が有っても良い。論理回路92における論理演算は、PASS,NOT,AND,NAND,OR,NOR,XNOR,XOR等と、それら結果の論理和をとるものである。各演算毎に演算論理が選択できる機能を有する。DLの数はこの例では2bitcellを仮定して3つであるが、3bitCell、4bitCellでは、数を増やせばよい。また、2bitcellではDLの数を減らせばよい。本実施形態の動作としては、前記図37で説明したのと同じである。従って、先の第21の実施形態と同様の効果が得られる。第23の実施形態図39は、第23の実施形態に係わる複合メモリのメモリのプログラム動作例を示す模式図である。NANDフラッシュメモリにおいては、通常1つのセルに1ビットから4ビットの多値情報を記憶する。この例は、2ビットの例である。まず、下位のビットのLowerPageProgramを行う。NANDセルの微細化により、セル毎のProgramSpeedにはバラツキがあり、通常まずProgramを行い、次にProgramした閾値が所望の値に達してるかどうかをチェックするためベリファイリードVerifyReadを行う。セルにばらつきがあるため、この動作をビット線毎、即ちセル毎に、所望の閾値電圧に達するまで何回この図ではN回も繰り返す。例えば、セルAは3回、セルBは6回等である。これにより1ビット情報EraseレベルかProgramレベルを記憶する。次に、更にもう一ビット記憶するため、上位のビットのupperPageProgramを行う。まず、Programを行い、次にProgramした閾値が所望の値に達してるかどうかをチェックスするためベリファイリードを行う。この動作をビット線毎、即ちセル毎に、所望の閾値電圧に達するまで何回この図ではM回も繰り返す。これら一連の動作により、図39の下のセル閾値電圧分布に示すように4種類Erase、Aレベル、Bレベル、Cレベルの分布が実現でき、1セルに2ビットの情報が書込める。本実施形態において、各Program動作毎に、DRAMデータをDL1~DL3のラッチ回路に読み出し、NANDのラッチ回路に転送するデータを論理演算で合成し、NANDのラッチ回路に送り、これを元にBL電位を変化させ、ProgramするかBLをLOW、ProgramInhibitするかBLをHIGH決定する。論理演算は、所望のProgramレベルと前回のループのベリファイ結果から論理演算して決めるわけである。演算修了したら再度DLデータをDRAMセルに書き戻す。DRAMの1回のWL選択動作ではNANDのラッチ回路の一部にしか対応しないので、異なるWLを選択して、同様の処理をNANDのラッチ回路のカラム分繰り返す。同様に、本実施形態において、各リードベリファイ動作毎に、NANDのラッチ回路に入ったベリファイ結果と、DRAMデータからDL1~DL3のラッチ回路に読み出した結果を、論理演算回路で演算し、その結果を、DL1~DL3の何れかに書き戻す。ABCレベルのベリファイ結果から正しいビット情報の再生や、次回ループのデータとする。NANDのProgramのその他の方法として、各閾値レベルの基準レベルに近づくと、最終閾値分布をよりタイトにするため、基準レベルにセルのVtが近づいてきたら、Programのビット線電位を少し上げてProgramSpeedを遅くする手法がある。図39のModifiedUpperPageProgramはその手法を示す。AレベルAV、BレベルBVの少しVtが低いところにAVL,BVLの基準のベリファイリードを行い即ち少しリード時のWLのレベルを下げる、このVtレベルに達したセルはBLレベルを少し上げてProgramする。この動作も、ビット情報とは別にNANDのラッチ情報と元のDL情報とから論理演算して、次のループ動作への情報をDLにラッチして、最後にDRAMセルに書込む。これを、各NANDラッチに対応した分だけ、DRAMのWLを複数選択して実行する。第24の実施形態図40は、第24の実施形態に係わる複合メモリを説明するためのもので、メモリのリード動作例を示す模式図である。通常のリードでは、選択セルのWLのレベルを基準のAレベル、Bレベル、Cレベルが判定できる電圧に上げ、Vtがそれ以上あればBLはプリチャージのVINTレベルで、Vtがそれ以下ならばセルTrがONしてBLレベルが下がる。これを、NANDのラッチ回路に付属のセンスアンプ回路で判定する。A,B,Cの結果毎に、DRAMセルからラッチ回路に読み出したDL情報と演算してもとのDLの何れかのラッチ回路に書き戻し、それを再度DRAMセルに戻す。この動作をNANDのラッチ回路数に対応した分、異なるWLを選択してDRAMを動作させ、必要WLの数分だけDLに読み出し、演算、書き込みを繰り返す。これは、リードの場合、A,B,Cの判定結果は時間軸が異なり、一度DLラッチに保存する必要があり、さらにA,B,Cの結果から2ビットの正しいビット情報を演算処理して取り出す必要があるためである。図40の例は更に、隣接フローティングゲートと選択フローティングゲートのカップリングの影響で、隣接フローティングゲートのVtによって、選択セルのVtが変化するのを補正する動作における本実施形態のリード動作例を示している。まずは、1つ先のWLn1がイレーズレベルか、それ以上のA,B,Cレベルかどうか読み出す。このNANDラッチ回路の結果と、DRAMセルからラッチ回路に読み出した元データとを、論理演算してDLに再書き込みし、DRAMセルデータに戻す。これを、NANDラッチ数分だけ繰り返す。次に、本来選択のWLのセルデータを読み出す際、隣接ワード線WLn1を2種類変えた状況で、本来セルのA,B,Cレベルに対応したWLnのレベルでリード動作を行う。このNANDラッチ回路の結果と、DRAMセルからラッチ回路に読み出した元データとを、論理演算してDLに再書きこみ、DRAMセルデータに戻す。これを、NANDラッチ数分だけ繰り返していく。このように、WLn1の結果とWLnの結果を演算して、補正された方のデータを抽出して正しいビット情報を復元する。これにより、隣接フローティングゲートのVtによって選択セルのVtが変化するのを補正することができる。変形例なお、本発明は上述した各実施形態に限定されるものではない。NANDフラッシュメモリを構成する不揮発性メモリセルの構成は必ずしも前記図2aに示す構成に限らず、フローティングゲートの代わりに電荷蓄積層を用いたものであっても良い。電荷蓄積層を用いた場合、選択トランジスタの構成を通常の単層ゲートトランジスタの構造に変える必要があるが、この場合、DRAMセルのセルトランジスタ及びMOSキャパシタを選択トランジスタと同じ構造にすればよい。また、DRAMセルを構成するセルトランジスタ及びMOSキャパシタはNANDフラッシュメモリを構成する選択トランジスタと実質的に同じ構成であれば良く、セルトランジスタ及びMOSキャパシタにおけるゲート電極の大きさは仕様に応じて適宜変更可能である。さらに、NANDフラッシュメモリに対するDRAMセルの個数は仕様に応じて適宜変更可能である。本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"