メモリセルのためのトランジスタとロジック用トランジスタを備える揮発性メモリにおいて、前記セルトランジスタはゲート誘電体として順次積層された下部ゲート誘電体、電荷トラップのための中間ゲート誘電体、及び上部ゲート誘電体を備え、前記ロジック用トランジスタはゲート誘電体として単一層の酸化膜で構成される揮発性メモリ。前記セルトランジスタのゲート誘電体の有効酸化膜の厚さは、前記ロジック用トランジスタのゲート誘電体の有効酸化膜の厚さに比べて同一であるか、より厚いことを特徴とする請求項1に記載の揮発性メモリ。前記セルトランジスタの中間ゲート誘電体はしきい電圧値を増加させるために電子が注入されることを特徴とする請求項1に記載の揮発性メモリ。前記セルトランジスタの中間ゲート誘電体はしきい電圧値を減少させるために正孔が注入されることを特徴とする請求項1に記載の揮発性メモリ。前記セルトランジスタの下部ゲート誘電体及び上部ゲート誘電体はそれぞれ酸化膜であり、前記中間ゲート誘電体は窒化膜であることを特徴とする請求項1に記載の揮発性メモリ。前記セルトランジスタの下部ゲート誘電体及び上部ゲート誘電体はそれぞれ酸化膜であり、前記中間ゲート誘電体は酸化窒化膜またはアルミニウム酸化膜またはハフニウム酸化膜であることを特徴とする請求項1に記載の揮発性メモリ。メモリセルのためのNMOSトランジスタとロジック用NMOSトランジスタ及びPMOSトランジスタを備える揮発性メモリにおいて、前記セルNMOSトランジスタ及び前記ロジック用PMOSトランジスタはそれぞれゲート誘電体として順次積層された下部ゲート誘電体、電荷トラップのための中間ゲート誘電体、及び上部ゲート誘電体を備え、前記ロジック用NMOSトランジスタはゲート誘電体として単一層の酸化膜で構成される揮発性メモリ。前記セルNMOSトランジスタ及び前記ロジック用PMOSトランジスタのゲート誘電体の有効酸化膜の厚さは、前記ロジック用NMOSトランジスタのゲート誘電体の厚さに比べて同一であるか、より厚いことを特徴とする請求項7に記載の揮発性メモリ。前記ロジック用PMOSトランジスタのゲート誘電体の有効酸化膜の厚さと前記ロジック用NMOSトランジスタのゲート誘電体の厚さとは互いに同一であり、これらに比べて前記セルNMOSトランジスタのゲート誘電体の有効酸化膜の厚さの方がより厚いことを特徴とする請求項7に記載の揮発性メモリ。前記セルNMOSトランジスタ及び前記ロジック用PMOSトランジスタの各中間ゲート誘電体は、しきい電圧値を増加させるために電子が注入されることを特徴とする請求項7に記載の揮発性メモリ。前記セルNMOSトランジスタ及び前記ロジック用PMOSトランジスタの各中間ゲート誘電体は、しきい電圧値を減少させるために正孔が注入されることを特徴とする請求項7に記載の揮発性メモリ。前記セルNMOSトランジスタ及び前記ロジック用PMOSトランジスタの各下部ゲート誘電体及び上部ゲート誘電体は酸化膜であり、前記セルNMOSトランジスタ及び前記ロジック用PMOSトランジスタの各中間ゲート誘電体は窒化膜であることを特徴とする請求項7に記載の揮発性メモリ。前記セルNMOSトランジスタ及び前記ロジック用PMOSトランジスタの各下部ゲート誘電体及び上部ゲート誘電体はそれぞれ酸化膜であり、前記セルNMOSトランジスタ及び前記ロジック用PMOSトランジスタの各中間ゲート誘電体は酸化窒化膜またはアルミニウム酸化膜またはハフニウム酸化膜であることを特徴とする請求項7に記載の揮発性メモリ。第1導電型の基板と、前記基板上に形成された電荷トラップを有するゲート誘電体と、前記ゲート誘電体上に形成されたゲートと、前記ゲート上に形成されたゲート上部絶縁膜と、前記ゲート側面の前記基板内に形成された第2導電型のソース/ドレイン、及び前記ゲート下部の前記基板内に形成された第1導電型のチャネルイオン注入領域を含むメモリセルトランジスタと、前記メモリセルトランジスタの前記基板、ゲート、ソース及びドレインにそれぞれ所定の電圧を印加して前記ゲート誘電体に電荷を注入することによって前記メモリセルトランジスタのしきい電圧を調節する電圧発生手段とを備える揮発性メモリ。前記ゲート誘電体は、前記基板上に形成された下部ゲート誘電体と、前記下部ゲート誘電体上に形成されて電荷トラップのための中間ゲート誘電体と、前記中間ゲート誘電体上に形成された上部ゲート誘電体で構成されることを特徴とする請求項14に記載の揮発性メモリ。前記電圧発生手段は前記中間ゲート誘電体に電子を注入して前記セルトランジスタのしきい電圧値を増加させることを特徴とする請求項15に記載の揮発性メモリ。前記電圧発生手段は前記中間ゲート誘電体に正孔を注入して前記セルトランジスタのしきい電圧値を減少させることを特徴とする請求項15に記載の揮発性メモリ。前記下部ゲート誘電体及び上部ゲート誘電体はそれぞれ酸化膜であり、前記中間ゲート誘電体は窒化膜であることを特徴とする請求項15に記載の揮発性メモリ。前記下部ゲート誘電体及び上部ゲート誘電体はそれぞれ酸化膜であり、前記中間ゲート誘電体は酸化窒化膜またはアルミニウム酸化膜またはハフニウム酸化膜であることを特徴とする請求項15に記載の揮発性メモリ。セルトランジスタが形成されるセル領域と周辺回路用トランジスタが形成されるロジック領域を有する揮発性メモリのゲート誘電体の形成方法において、基板上に第1酸化膜、電荷トラップを有する誘電体及びバッファ酸化膜を形成するステップと、前記ロジック領域の前記バッファ酸化膜及び前記電荷トラップを有する誘電体を選択的にエッチングするステップと、前記ロジック領域が露出した第1酸化膜をエッチングすると同時に前記セル領域の前記バッファ酸化膜をエッチングするステップと、前記ロジック領域及び前記セル領域に第2酸化膜を形成するステップとを備える揮発性メモリのゲート誘電体の形成方法。前記セル領域の前記バッファ酸化膜をエッチングする際にその残留厚さを制御して、前記セルトランジスタは前記第1酸化膜と前記電荷トラップを有する誘電体と前記バッファ酸化膜及び前記第2酸化膜とでゲート誘電体が構成されるか、または前記第1酸化膜と前記電荷トラップを有する誘電体と前記第2酸化膜とでゲート誘電体が構成され、前記ロジック用トランジスタは前記第2酸化膜でゲート誘電体が形成されることを特徴とする請求項20に記載の揮発性メモリのゲート誘電体の形成方法。前記電荷トラップを有する誘電体は窒化膜、窒化酸化膜、アルミニウム酸化膜及びハフニウム酸化膜の群から選ばれた何れか一つであることを特徴とする請求項20に記載の揮発性メモリのゲート誘電体の形成方法。メモリセルNMOSトランジスタが形成されるセル領域と周辺回路用NMOS及びPMOSトランジスタが形成されるロジック領域を有する揮発性メモリの製造方法において、基板上に第1酸化膜、電荷トラップを有する誘電体及びバッファ酸化膜を形成するステップと、前記ロジックNMOSトランジスタが形成される領域の前記バッファ酸化膜及び前記電荷トラップを有する誘電体を選択的にエッチングするステップと、前記ロジックNMOSトランジスタが形成される領域の露出した前記第1酸化膜を完全に除去すると同時に前記ロジックPMOSトランジスタが形成される領域及び前記セル領域の前記バッファ酸化膜をエッチングするステップと、前記ロジック領域及び前記セル領域に第2酸化膜を形成するステップとを備える揮発性メモリのゲート誘電体の形成方法。前記ロジックPMOSトランジスタが形成される領域及び前記セル領域の前記バッファ酸化膜をエッチングするステップにおいて、前記バッファ酸化膜のエッチング厚さを制御して、前記セルNMOSトランジスタと前記ロジックPMOSトランジスタはそれぞれ前記第1酸化膜と前記電荷トラップを有する誘電体と前記残留バッファ酸化膜及び前記第2酸化膜とでゲート誘電体が構成されるか、または前記第1酸化膜と前記電荷トラップを有する誘電体と前記第2酸化膜でゲート誘電体が構成され、前記ロジックNMOSトランジスタは前記第2酸化膜とでゲート誘電体が形成されることを特徴とする請求項23に記載の揮発性メモリのゲート誘電体の形成方法。メモリセルNMOSトランジスタが形成されるセル領域と周辺回路用NMOS及びPMOSトランジスタが形成されるロジック領域を有する揮発性メモリの製造方法において、基板上に第1酸化膜、電荷トラップを有する誘電体及びバッファ酸化膜を形成するステップと、前記ロジックNMOSトランジスタが形成される領域の前記バッファ酸化膜及び前記電荷トラップを有する誘電体を選択的にエッチングするステップと、前記ロジックPMOSトランジスタが形成される領域の前記バッファ酸化膜を選択的に一部のみエッチングしてバッファ酸化膜の厚さを減少させるステップと、前記ロジックNMOSトランジスタが形成される領域の露出した前記第1酸化膜を完全に除去すると同時に前記ロジックPMOSトランジスタが形成される領域のバッファ酸化膜を完全に除去し、同時に前記セル領域の前記バッファ酸化膜を一部のみエッチングしてバッファ酸化膜の厚さを減少させるステップと、前記ロジック領域及び前記セル領域に第2酸化膜を形成するステップとを備える揮発性メモリのゲート誘電体の形成方法。前記ロジックPMOSトランジスタが形成される領域及び前記セル領域の前記バッファ酸化膜をエッチングするステップにおいて、前記バッファ酸化膜のエッチング厚さを制御して、前記セルNMOSトランジスタは前記第1酸化膜と前記電荷トラップを有する誘電体と前記残留バッファ酸化膜及び前記第2酸化膜でゲート誘電体が構成され、前記ロジックPMOSトランジスタは前記第1酸化膜と前記電荷トラップを有する誘電体と前記第2酸化膜でゲート誘電体が構成され、前記ロジックNMOSトランジスタは前記第2酸化膜でゲート誘電体が形成されることを特徴とする請求項25に記載の揮発性メモリのゲート誘電体の形成方法。前記電荷トラップを有する誘電体は窒化膜、窒化酸化膜、アルミニウム酸化膜及びハフニウム酸化膜の群から選ばれた何れか一つであることを特徴とする請求項23ないし請求項26の何れかに記載の揮発性メモリのゲート誘電体の形成方法。本発明は、上記した従来技術の問題点に鑑みてなされたものであって、その目的とするところは、チャネルイオン注入領域のドーピング濃度を相対的に低下しながらも所望のしきい電圧値を得ることができる揮発性メモリセルトランジスタ及びその製造方法を提供することにある。上記目的を達成するために、本発明に係る揮発性メモリセルトランジスタは、第1導電型の基板と、前記基板上に形成された電荷トラップを有するゲート誘電体と、前記ゲート誘電体上に形成されたゲートと、前記ゲート側面の前記基板内に形成された第2導電型のソース/ドレインと、前記ゲート下部の前記基板内に形成された第1導電型のチャネルイオン注入領域を備えることを特徴とする。好ましくは、前記ゲート誘電体は前記基板に上に形成された下部ゲート誘電体と、前記下部ゲート誘電体上に形成されて電荷トラップのための中間ゲート誘電体と、前記中間ゲート誘電体上に形成された上部ゲート誘電体で構成される。そして、前記中間ゲート誘電体はしきい電圧値を増加させるために電子が注入されるか、しきい電圧値を減少させるために正孔が注入される。また、前記下部ゲート誘電体及び上部ゲート誘電体はそれぞれ酸化膜であり、前記中間ゲート誘電体は窒化膜で構成されることができ、または前記下部ゲート誘電体及び上部ゲート誘電体はそれぞれ酸化膜で構成され、前記中間ゲート誘電体は酸化窒化膜またはアルミニウム酸化膜またはハフニウム酸化膜で構成されることができる。上述したように、本発明の揮発性メモリセルトランジスタはゲート誘電体であって電荷トラップを有する誘電体が介在されたONO膜が用いられる。このような本発明の揮発性メモリセルトランジスタは、トランジスタ製作工程中にONOゲート誘電体の窒化膜に電子が捕獲される。したがって、本発明の揮発性モリセルトランジスタではONOゲート誘電体の中間ゲート窒化膜に捕獲される電子によってしきい電圧の値が増加するが、このようなしきい電圧の増加値を相対的に低いドーピング濃度のチャネルイオン注入領域を用いて相殺させることができる。したがって、本発明の揮発性メモリセルトランジスタでは、最終しきい電圧は同一であるが、チャネルイオン注入領域のドーピング濃度をより低く使用して電界を減少することによって接合漏れ電流の減少及びリフレッシュ特性を改善できる。本発明のDRAMセルトランジスタは、電荷トラップを有する窒化膜のような誘電体を用いることでしきい電圧値を調節できるため、デザインルールが100nm以下に減少してもチャネルイオン注入領域のドーピング濃度を相対的に低減し接合漏れ電流及びリフレッシュ特性を改善しながらも所望のしきい電圧値とパンチスルー特性を得ることができる。以下、本発明の好ましい実施の形態を添付する図面を参照して説明する。図3は本発明に係るONOゲート誘電体を有するDRAMセルトランジスタを示す断面図である。図3を参照すると、DRAMセルトランジスタに通常nチャネルトランジスタが用いられるが、セル以外の周辺回路ではpチャネルトランジスタも用いられるため、ウェルはp型シリコン基板301内に形成される深層n型ウェル303と、深層n型ウェル303内に画定されるp型ウェル304とに区分される。シリコン基板301にはフィールド領域とアクティブ領域を画定するために素子分離膜302が形成される。素子分離膜は通常のSTI工程により形成される。アクティブ領域のシリコン基板301上にはゲート誘電体350を介在してゲート電極309が形成され、ゲート電極309の下部のp型ウェル304内に画定されるチャネル領域にはしきい電圧を調節するためのチャネルイオン注入領域305が形成される。ゲート電極309の両側面のシリコン基板301内にはソース/ドレイン311が形成される。また、ゲート誘電体350は下部ゲート誘電体である第1酸化膜306と、電荷トラップ層として中間ゲート誘電体である窒化膜307、及び上部ゲート誘電体である第2酸化膜308が積層されたONO膜である。このようなONOゲート誘電体350の窒化膜307には半導体製造工程中に電子が捕獲されてセルトランジスタのしきい電圧値を増加させる機能する。しきい電圧の増加値は相対的に低い濃度のチャネルイオン注入領域305を用いて相殺できるため、所望のしきい電圧値が得られる。結局、本発明のセルトランジスタは所望のしきい電圧値を得ながらも相対的に従来より低いドーピング濃度のチャネルイオン注入領域を形成できるため、電界を低下させ接合漏れ電流及びリフレッシュ特性を改善できる。一方、本発明のDRAMはセルトランジスタのゲート誘電体に電荷を注入してしきい電圧を調節する電圧発生装置を別途に備えるようにするため、セルトランジスタの製作後にしきい電圧値を調節でき、回路の用途に応じてしきい電圧値を調節する必要のある場合には以下の表1に示すように、ゲート、ドレイン、ソースにそれぞれ所定の電圧を印加して中間ゲート誘電体である窒化膜307に電子または正孔を注入することによってしきい電圧の値を調節できる。表1を参照すると、VTH調節-11及びVTH調節-12のようにゲート、ドレイン、ソースに電圧を印加する場合、電子が中間ゲート誘電体である窒化膜に注入されてしきい電圧を増加させることができ、またVTH調節-21及びVTH調節-22のように各端子に電圧を印加する場合は、正孔が中間ゲート誘電体である窒化膜に注入されてしきい電圧を減少させることができる。結局、従来技術のDRAMセルトランジスタでは製造工程中にパンチスルー電圧及びリフレッシュ時間、しきい電圧の3つの条件を同時に最適化しなければならなかったが、本発明のONOゲート誘電体を有するDRAMセルトランジスタではONOゲート誘電体の窒化膜に、工程中に発生した電荷の捕獲量を考慮して、まずパンチスルー電圧とリフレッシュ時間の2つの条件のみを同時に最適化してトランジスタを製作し、しきい電圧は必要に応じてトランジスタの製作完了後に最適化することもできる。表1に示すように、本発明のDRAMセルに対するデータの読出し及び書込み動作は、従来技術のDRAMセルでのように低い電圧から高速に読出し及び書込み駆動が可能である。図4A及び図4BはメモリセルNMOSトランジスタとロジックのNMOSトランジスタ及びPMOSトランジスタが共に集積されたDRAMを示す断面図である。図4AではセルトランジスタがONOゲート誘電体で構成され、ロジック用NMOSトランジスタ及びPMOSトランジスタがそれぞれ単一酸化膜のゲート誘電体で構成される第1実施例を示しており、図4Bではセルトランジスタ及びロジック用PMOSトランジスタがそれぞれONOゲート誘電体で構成され、ロジック用NMOSトランジスタが単一酸化膜のゲート誘電体で構成される第2実施例を示す。図4Aを参照すると、本発明の第1実施例においてセルトランジスタはゲート誘電体が下部ゲート誘電体である第1酸化膜410と、電荷トラップ層として中間ゲート誘電体である窒化膜411、及び上部ゲート誘電体である第2酸化膜413Aが積層されたONO構造である。尚、ロジック用NMOSトランジスタ及びPMOSトランジスタはそれぞれゲート誘電体が単一の酸化膜413Bである。ここで、セルトランジスタのゲート誘電体410、411、413Aの有効酸化膜の厚さがロジック用トランジスタのゲート誘電体413Bの有効酸化膜の厚さに比べて同一であるか、より厚いことが好ましい。また、セルトランジスタのゲート誘電体のうち、窒化膜411は電荷トラップ層であって、この窒化膜411は電荷トラップが可能なアルミニウム酸化膜またはハフニウム酸化膜に代替できる。具体的に、本発明の第1実施例において、セルトランジスタは基板401内に形成された深層n型ウェル403と深層n型ウェル403内に画定されるp型ウェル404、p型ウェル404の基板上にゲート誘電体410、411、413Aを介在して形成されたゲート電極414A、ゲート電極414Aの上部に形成されたゲート上部絶縁膜415、ゲート電極414Aの下部のp型ウェル404内のチャネル領域に形成されたチャネルイオン注入領域407、及びゲート電極414Aの両側面の基板401表面の下部に形成されたソース/ドレイン416Aで構成され、前記ゲート誘電体が第1酸化膜410と、電荷トラップ層である窒化膜411、及び第2酸化膜413Aが積層されて構成される。また、本発明の第1実施例において、ロジック用PMOSトランジスタは基板401内に形成されたn型ウェル405、n型ウェル405の基板上にゲート誘電体413Bを介在して形成されたゲート電極414B、ゲート電極414Bの上部に形成されたゲート上部絶縁膜415、ゲート電極414Bの下部のn型ウェル405内のチャネル領域に形成されたチャネルイオン注入領域408、及びゲート電極414bの両側面の基板401の表面下部に形成されたソース/ドレイン416Bで構成され、前記ゲート誘電体は酸化膜413Bのみで構成される。また、本発明の第1実施例において、ロジック用NMOSトランジスタは基板401内に形成されたp型ウェル406、p型ウェル406の基板上にゲート誘電体413Cを介在して形成されたゲート電極414C、ゲート電極414Cの上部に形成されたゲート上部絶縁膜415、ゲート電極414Cの下部のp型ウェル406内のチャネル領域に形成されたチャネルイオン注入領域409、及びゲート電極414cの両側面の基板401の表面下部に形成されたソース/ドレイン416Cで構成され、前記ゲート誘電体が酸化膜413Cのみで構成される。図4Bを参照すると、本発明の第2実施例において、セルトランジスタは基板401内に形成された深層n型ウェル403と深層n型ウェル403内に画定されるp型ウェル404、p型ウェル404の基板上にゲート誘電体410A、411A、413Aを介在して形成されたゲート電極414A、ゲート電極414Aの上部に形成されたゲート上部絶縁膜415、ゲート電極414Aの下部のp型ウェル404内のチャネル領域に形成されたチャネルイオン注入領域407、及びゲート電極414Aの両側面の基板401の表面下部に形成されたソース/ドレイン416Aで構成され、前記ゲート誘電体が第1酸化膜410Aと、電荷トラップ層である窒化膜411A、及び第2酸化膜413Aが積層されて構成される。また、本発明の第2実施例において、ロジック用PMOSトランジスタは基板401内に形成されたn型ウェル405、n型ウェル405の基板上にゲート誘電体410B、411B、413Bを介在して形成されたゲート電極414B、ゲート電極414Bの上部に形成されたゲート上部絶縁膜415、ゲート電極414Bの下部のn型ウェル405内のチャネル領域に形成されたチャネルイオン注入領域408、及びゲート電極414Bの両側面の基板401の表面下部に形成されたソース/ドレイン416Bで構成され、前記ゲート誘電体が第1酸化膜410Bと、窒化膜411B、及び第2酸化膜413Bが積層されて構成される。また、本発明の第2実施例において、ロジック用NMOSトランジスタは基板401内に形成されたp型ウェル406、p型ウェル406の基板上にゲート誘電体413Cを介在して形成されたゲート電極414C、ゲート電極414Cの下部のp型ウェル406内のチャネル領域に形成されたチャネルイオン注入領域409、及びゲート電極414Cの両側面の基板401の表面下部に形成されたソース/ドレイン416Cで構成され、前記ゲート誘電体が酸化膜413Cのみで構成される。本発明の第2実施の形態において、セルトランジスタのゲート誘電体410A、411A、413Aの有効酸化膜の厚さがロジック用PMOSトランジスタのゲート誘電体410B、411B、413B及びロジック用NMOSトランジスタのゲート誘電体413Cの有効酸化膜の厚さに比べて同一であるか、より厚いことが好ましい。また、セルトランジスタのゲート誘電体のうち、窒化膜411Bは電荷トラップ層であって、電荷トラップが可能な酸化窒化膜、アルミニウム酸化膜またはハフニウム酸化膜に代替できる。図5Aないし図5Dは、第1実施例に係る図4AのDRAM素子の製造工程を示す図である。図5Aを参照すると、通常の方法により素子分離膜502、深層n型ウェル503、セル領域のp型ウェル504、ロジック領域のn型ウェル505及びp型ウェル506をそれぞれ形成し、p型ウェル504、506にはp型不純物をイオン注入し、n型ウェル505にはn型不純物をイオン注入して各トランジスタのチャネルイオン注入領域507、508、509を形成する。次いで、ゲート誘電体を形成するが、まず、シリコン基板501の表面上に下部ゲート誘電体用の第1酸化膜510を成長し、電荷トラップを有する窒化膜、酸化窒化膜、アルミナ及びハフニウム酸化膜のような中間ゲート誘電体511を形成する。酸化窒化膜は第1酸化膜510上にN2OまたはNO処理を行うことで形成できる。次いで、中間ゲート誘電体511上にバッファ酸化膜512を形成する。続けて、図5Bを参照すると、感光膜を塗布し、マスクを用いてセル領域にのみ感光膜が残るようにパターニングしてから、露出したロジック領域のバッファ酸化膜512と中間ゲート誘電体511膜をエッチングした後、感光膜を除去し、露出したロジック領域の下部ゲート誘電体用の第1酸化膜510をエッチングする。下部ゲート誘電体用の第1酸化膜510のエッチング時にセル領域のバッファ酸化膜512は全部エッチングされるか、一部残される。ここで、エッチング工程はドライまたは/及びウェットエッチングを利用することができる。次いで、図5Cのように、ロジック領域の露出した基板501の表面及びセル領域の中間ゲート誘電体511上に上部ゲート誘電体用の第2酸化膜513を形成する。このとき、第2酸化膜は熱酸化工程により形成することが好ましいが、熱酸化膜の形成時に窒化膜の表面に成長される酸化膜の厚さが、シリコン表面に成長される酸化膜の厚さよりも相対的に薄くなるので、セル領域のゲート誘電体510、511、513の有効酸化膜の厚さがロジック領域の第2酸化膜513の厚さに比べて同一であるか、より厚く形成されるようにバッファ酸化膜512の残留厚さ及び第2酸化膜513の成長厚さなどを制御することが好ましい。すなわち、セル領域の前記バッファ酸化膜をエッチングするとき、その残留厚さを制御してセルトランジスタは第1酸化膜と、電荷トラップを有する誘電体と、前記バッファ酸化膜及び前記第2酸化膜とでゲート誘電体が構成されるか、または前記第1酸化膜と、前記電荷トラップを有する誘電体と、前記第2酸化膜とでゲート誘電体が構成され、前記ロジック用トランジスタは前記第2酸化膜でゲート誘電体が形成できる。そして、図5Dのように、通常の方法により第2酸化膜513上にゲート層514及びゲート上部絶縁膜515を蒸着し、ゲートマスク及びエッチングでパターニングする。その後、ソース及びドレイン領域の形成を含む通常のDRAMの製造工程を行う。一方、図4Bに示すDRAMの製造工程は図5Aないし図5Dと同様の順序で行うが、図5Bで説明したバッファ酸化膜及び中間ゲート誘電体のエッチング時にロジック領域のPMOSトランジスタ部分にもマスキングを行うことにより可能である。図6Aないし図6Dは、第2実施例に係る図4BのDRAM素子の製造工程を示す図である。ここで、図5ないし図5Dにおける同じ構成要素に対しては同一符号を付している。図6Aを参照すると、通常の方法により素子分離膜502、深層n型ウェル503、セル領域のp型ウェル504、ロジック領域のn型ウェル505及びp型ウェル506をそれぞれ形成し、p型ウェル504、506にはp型不純物をイオン注入し、n型ウェル505にはn型不純物をイオン注入して各トランジスタのチャネルイオン注入領域507、508、509を形成する。次いで、ゲート誘電体を形成するが、まず、シリコン基板501の表面上に下部ゲート誘電体用の第1酸化膜510を成長し、電荷トラップを有する窒化膜、酸化窒化膜、アルミナ及びハフニウム酸化膜のような中間ゲート誘電体511を形成する。酸化窒化膜は第1酸化膜510上にN2OまたはNO処理を行うことで形成できる。次いで、中間ゲート誘電体511上にバッファ酸化膜512を形成する。図6Bを参照すると、ロジックNMOSトランジスタが形成される領域の前記バッファ酸化膜512及び前記電荷トラップを有する誘電体を選択的にエッチングしてパターニングされたバッファ酸化膜512A及びパターニングされた誘電体511Aを形成する。このとき、ウェットまたはドライエッチング工程により行う。図6Cを参照すると、前記ロジックNMOSトランジスタが形成される領域の露出した前記第1酸化膜510を完全に除去すると同時に前記ロジックPMOSトランジスタが形成される領域及び前記セル領域の前記バッファ酸化膜512、512AをエッチングしてPMOSトランジスタが形成される領域にパターニングされた誘電体511A及びパターニングされた第1酸化膜510Aを形成する。図6Dを参照すると、前記ロジック領域及び前記セル領域に上部誘電体の機能をする第2酸化膜513を熱酸化工程により形成する。第2酸化膜513上にゲート層514及びゲート上部絶縁膜515を蒸着し、ゲートマスク及びエッチングでパターニングする。その後、ソース及びドレイン領域の形成を含む通常のDRAMの製造工程を行う。図7Aないし図7Eは、第3実施例に係る図4BのDRAM素子の製造工程を示す図である。ここで、図5ないし図5Dにおける同じ構成要素に対しては同一符号を付している。図7Aを参照すると、通常の方法により素子分離膜502、深層n型ウェル503、セル領域のp型ウェル504、ロジック領域のn型ウェル505及びp型ウェル506をそれぞれ形成し、p型ウェル504、506にはp型不純物をイオン注入し、n型ウェル505にはn型不純物をイオン注入して各トランジスタのチャネルイオン注入領域507、508、509を形成する。図7Bを参照すると、ロジックNMOSトランジスタが形成される領域の前記バッファ酸化膜512及び前記電荷トラップを有する誘電体511を選択的にエッチングしてパターニングされたバッファ酸化膜512A及びパターニングされた誘電体511Aを形成する。このとき、ドライまたはウェットエッチング工程により行う。図7Cを参照すると、ロジックPMOSトランジスタが形成される領域の前記パターニングされたバッファ酸化膜512Aを選択的に一部のみエッチングしてバッファ酸化膜の厚さを減少させる。図7Dを参照すると、前記ロジックNMOSトランジスタが形成される領域の露出した前記第1酸化膜510を完全に除去すると同時に前記ロジックPMOSトランジスタが形成される領域の残留するバッファ酸化膜512Aを完全に除去し、同時に前記セル領域の前記バッファ酸化膜512を一部のみエッチングしてバッファ酸化膜の厚さを減少させる。このとき、一部エッチングされて残ったバッファ酸化膜は符号512Aに表わす。図7Eを参照すると、前記ロジック領域及び前記セル領域に熱酸化工程により第2酸化膜513を形成する。第2酸化膜513上にゲート層514及びゲート上部絶縁膜515を蒸着し、ゲートマスク及びエッチングでパターニングする。その後、ソース及びドレイン領域の形成を含む通常のDRAMの製造工程を行う。そして、セルNMOSトランジスタ、ロジックPMOSトランジスタ及びロジックNMOSトランジスタの各領域でバッファ酸化膜エッチング時に完全に除去するか、またはその残留厚さを制御することにより、前記セルNMOSトランジスタ及び前記ロジック用PMOSトランジスタのゲート誘電体の有効酸化膜の厚さが前記ロジック用NMOSトランジスタのゲート誘電体の厚さに比べて同一であるか、より厚く形成でき、または前記ロジック用PMOSトランジスタのゲート誘電体の有効酸化膜の厚さと前記ロジック用NMOSトランジスタのゲート誘電体の厚さは互いに同一であり、これらに比べて前記セルNMOSトランジスタのゲート誘電体の有効酸化膜の厚さの方がより厚くなるように形成できる。すなわち、ロジックPMOSトランジスタが形成される領域及びセル領域の前記バッファ酸化膜をエッチングするステップでバッファ酸化膜のエッチング厚さを制御して、前記セルNMOSトランジスタと前記ロジックPMOSトランジスタは前記第1酸化膜と、前記電荷トラップを有する誘電体と、前記残留バッファ酸化膜及び前記第2酸化膜でゲート誘電体が構成されるか、または前記第1酸化膜と、前記電荷トラップを有する誘電体と、前記第2酸化膜でゲート誘電体が構成され、前記ロジックNMOSトランジスタは前記第2酸化膜でゲート誘電体が形成できる。一方、セルNMOSトランジスタは前記第1酸化膜と、前記電荷トラップを有する誘電体と、前記残留バッファ酸化膜及び前記第2酸化膜でゲート誘電体が構成され、前記ロジックPMOSトランジスタは前記第1酸化膜と、前記電荷トラップを有する誘電体と、前記第2酸化膜でゲート誘電体が構成され、前記ロジックNMOSトランジスタは前記第2酸化膜でゲート誘電体が形成されるようにできる。尚、本発明は、上記した本実施の形態に限られるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更して実施することが可能である。