第1導電型を有しており、下部から上部へ延びる結晶欠陥を含む半導体基板と、前記半導体基板の表層に形成されており、第2導電型を有するウェルと、前記半導体基板の表層に形成されており、前記ウェルと接しており、第1導電型を有するドレイン層と、前記ウェル内に形成されており、第1導電型を有するソース層と、前記半導体基板上に形成されており、平面視で前記ドレイン層と前記ソース層の間に位置するゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を備え、平面視で、前記半導体基板は、前記結晶欠陥の密度が相対的に高い結晶欠陥集中領域を有しており、前記結晶欠陥集中領域は、前記ウェルと接しない半導体装置。請求項1に記載の半導体装置において、前記結晶欠陥集中領域は、結晶欠陥密度が前記半導体基板の平均欠陥密度の10倍以上となる半導体装置。請求項1又は2に記載の半導体装置において、平面視で、前記結晶欠陥集中領域は、前記ドレイン領域と重なっている半導体装置。請求項1~3のいずれか一項に記載の半導体装置において、平面視で、前記ゲート絶縁膜は前記結晶欠陥集中領域と重ならないことを特徴とする半導体装置。請求項1又は2に記載の半導体装置において、前記半導体基板の表層に形成され、前記ウェルと重なっていない素子分離領域を備え、平面視で、前記結晶欠陥集中領域は、前記素子分離領域と重なっている半導体装置。縦型トランジスタで大電流を制御する場合、結晶欠陥に起因したリーク電流を低くする必要がある。本発明によれば、第1導電型を有しており、下部から上部へ延びる結晶欠陥を含む半導体基板と、前記半導体基板の表層に形成されており、第2導電型を有するウェルと、前記半導体基板の表層に形成されており、前記ウェルと接しており、第1導電型を有するドレイン層と、前記ウェル内に形成されており、第1導電型を有するソース層と、前記半導体基板上に形成されており、平面視で前記ドレイン層と前記ソース層の間に位置するゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を備え、平面視で、前記半導体基板は、前記結晶欠陥の密度が相対的に高い結晶欠陥集中領域を有しており、前記結晶欠陥集中領域は、前記ウェルと接しない半導体装置が提供される。本発明によれば、結晶欠陥に起因したリーク電流を低くすることができる。以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。第1の実施形態図1は、第1の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、縦型MISFETMetalOxideSemiconductorFieldEffectTransistorを有している。この縦型MISFETは、半導体基板100を用いて形成されており、ウェル106、ドレイン拡散層130、ソース拡散層140、ゲート絶縁膜110、及びゲート電極120を有している。半導体基板100は第1導電型例えばn型を有しており、下部から上部へ延びる結晶欠陥を含んでいる。ウェル106は、半導体基板100の表層に形成されており、第2導電型例えばp型を有している。ドレイン拡散層130は、半導体基板100の表層に形成されており、ウェル106と接している。ドレイン拡散層130は、第1導電型を有する。ドレイン拡散層130の不純物濃度は、半導体基板100の不純物濃度より高い。ソース拡散層140はウェル106内に形成されており、第1導電型を有している。ゲート絶縁膜110は、半導体基板100半導体基板上に形成されており、平面視でドレイン拡散層130とソース拡散層140の間に位置している。ゲート電極120は、ゲート絶縁膜110上に形成されている。そして平面視で、半導体基板100は、結晶欠陥の密度が相対的に高い結晶欠陥集中領域101を有している。結晶欠陥集中領域101は、ウェル106と接していない。一つの半導体装置の中には複数の結晶欠陥集中領域101が形成されている場合が多い。この場合、これら複数の結晶欠陥集中領域101のすべてが、ウェル106とは重なっていないようにするのが好ましい。以下、詳細に説明する。半導体基板100は、例えばGaNなどの窒化物半導体により形成されている。半導体基板100は、例えばSi基板などの異種基板の上に窒化物半導体をエピタキシャル成長することにより、形成されている。なお、この異種基板は、除去されている。このエピタキシャル成長を行う際、例えば非特許文献1に記載の方法を用いることにより、半導体基板100には結晶欠陥集中領域101が形成されている。結晶欠陥集中領域101は、結晶欠陥密度が半導体基板100の平均欠陥密度の10倍以上となる。結晶欠陥集中領域101は、例えば柱状の領域になっている。半導体基板100は、下地基板102及び表面層104を有している。下地基板102は、第1導電型を有している。下地基板102の不純物濃度は、例えば5×1016cm-3以上5×1019cm-3以下である。表面層104は、第2導電型、又はノンドープ不純物濃度が5×1016cm-3以下である。表面層104が第2導電型を有している場合、その不純物濃度は、例えば5×1016cm-3以上5×1019cm-3以下である。下地基板102及び表面層104は、いずれもエピタキシャル成長により形成されている。例えば半導体基板100がGaNである場合、下地基板102の不純物としてはSiが用いられ、表面層104の不純物としてはMgが用いられる。これらの不純物は、半導体基板100をエピタキシャル成長させる際に、導入される。下地基板102の厚みは、例えば50μm以上2000μm以下である。また表面層104の厚みは、例えば50nm以上20μm以下である。なお、下地基板102及び表面層104の不純物濃度は、厚み方向に傾斜していてもよい。例えば表面層104が第2導電型を有している場合、表面層104の不純物濃度すなわちウェル106の不純物濃度は、表面に近づくにつれて薄くなっていても良い。このようにすると、不純物散乱に起因してMISFETのチャネル移動度が低下することを抑制できる。下地基板102の底面には、ドレイン電極210が形成されている。ドレイン電極210は、下地基板102を介してドレイン拡散層130に接続している。表面層104は、ウェル106及びドレイン拡散層130を有している。ウェル106は、第2導電型を有している。表面層104が第2導電型を有している場合、表面層104のうち特定の領域例えばドレイン拡散層130で挟まれた領域が、ウェル106となる。表面層104がノンドープである場合、ウェル106は、表面層104に第2導電型の不純物をイオン注入することにより、形成される。ドレイン拡散層130は、平面視で結晶欠陥集中領域101を内側に含むように形成されており、第1導電型を有している。ドレイン拡散層130は、表面層104に第1導電型の不純物をイオン注入することにより、形成される。ドレイン拡散層130の不純物濃度は、下地基板102の不純物濃度よりも高く、例えば1×1017cm-3以上5×1021cm-3以下である。またウェル106には、ソース拡散層140及びボディー拡散層108が形成されている。ソース拡散層140及び108は、いずれもウェル106よりも浅く形成されている。ソース拡散層140は、第1導電型を有しており、その不純物濃度は、例えば1×1019cm-3以上5×1021cm-3以下である。ソース拡散層140は、ウェル106の表層の一部に形成されており、ドレイン拡散層130から離間している。ボディー拡散層108は第2導電型を有しており、その不純物濃度は、例えば1×1019cm-3以上5×1021cm-3以下である。ボディー拡散層108はドレイン拡散層130に隣接しており、またドレイン拡散層130から離間している。表面層104上には、ゲート絶縁膜110及びゲート電極120が形成されている。ゲート絶縁膜110は、例えば酸化シリコン膜であり、平面視でドレイン拡散層130とソース拡散層140の間に位置している。本図に示す例では、ゲート絶縁膜110は、ドレイン拡散層130の端部及びソース拡散層140の端部に重なっている。ただしゲート絶縁膜110は、平面視で結晶欠陥集中領域101とは重なっていない。ゲート電極120は、ゲート絶縁膜110上に位置しており、例えば窒化チタンにより形成されている。ゲート絶縁膜110上及びゲート電極120上には、層間絶縁膜300が形成されている。層間絶縁膜300は、例えば酸化シリコン膜である。層間絶縁膜300には接続孔が形成されている。この接続孔内には、コンタクト222が埋め込まれている。コンタクト222は、ソース拡散層140及びボディー拡散層108に接続している。層間絶縁膜300上には、ソース電極220が形成されている。ソース電極220は、コンタクト222を介してボディー拡散層108及びソース拡散層140に接続している。コンタクト222は、ソース電極220と一体的に形成されている。コンタクト222及びソース電極220は、例えばAlにより形成されている。ただし、コンタクト222及びソース電極220を形成する導体は、Al以外の金属であっても良い。図2~図5は、図1に示した半導体装置の製造方法を示す断面図である。まず図2に示すように、半導体基板100を準備する。この状態において、半導体基板100には、下地基板102、表面層104、及び結晶欠陥集中領域101が形成されている。次いで図3に示すように、半導体基板100上にレジストパターン図示せずを形成し、このレジストパターンをマスクとして第1導電型の不純物イオン例えばSiイオンを注入する。これにより、半導体基板100の表面層104には、ドレイン拡散層130が形成される。このとき、ドレイン拡散層130が結晶欠陥集中領域101と重なるようにする。またイオン注入エネルギーを調節することにより、ドレイン拡散層130の下端が下地基板102に接続するようにする。なお、イオン注入エネルギーは、例えば1000keV以下であるのが好ましく、一度又は複数段階のいずれであっても良い。その後、レジストパターンを除去する。なお、表面層104が第2導電型を有している場合、表面層104のうちドレイン拡散層130が形成されなかった領域が、ウェル106となる。また表面層104がノンドープである場合、ドレイン拡散層130を形成する工程とは別工程で、レジストパターンの形成、第2導電型イオン例えばMgイオンの注入、及びレジストパターンの除去が行われる。これにより、ウェル106が形成される。次いで図4に示すように、半導体基板100上にレジストパターン図示せずを形成し、このレジストパターンをマスクとして第1導電型の不純物イオン例えばSiイオンを注入する。これにより、半導体基板100のウェル106には、ソース拡散層140が形成される。その後、レジストパターンを除去する。また、半導体基板100上にレジストパターン図示せずを形成し、このレジストパターンをマスクとして第2導電型の不純物イオン例えばMgイオンを注入する。これにより、半導体基板100のウェル106には、ボディー拡散層108が形成される。なお、ソース拡散層140を形成する工程及びボディー拡散層108を形成する工程のいずれにおいても、イオン注入エネルギーを調節することにより、ソース拡散層140及びボディー拡散層108の下端が下地基板102に達しないようにする。なお、イオン注入エネルギーは、例えば1000keV以下であるのが好ましく、一度又は複数段階のいずれであっても良い。その後、レジストパターンを除去する。その後、不純物を活性化させるために熱処理を行う。この熱処理温度は、例えば1000°C以上1500°C以下である。次いで図5に示すように、半導体基板100上にゲート絶縁膜110となる絶縁膜、及びゲート電極120となる導電膜を、この順に成膜する。次いで、この積層膜上にレジストパターンを形成し、このレジストパターンをマスクとして積層膜をエッチングする。これにより、ゲート絶縁膜110及びゲート電極120が形成される。その後、図1に示すように、半導体基板100上及びゲート電極120上に、層間絶縁膜300を形成する。次いで、層間絶縁膜300上にレジストパターンを形成し、このレジストパターンをマスクとして層間絶縁膜300をエッチングする。これにより、層間絶縁膜300にはコンタクトホールが形成される。次いで、このコンタクトホール内及び層間絶縁膜300上に導電膜をスパッタリング法などを用いて形成し、この導電膜を選択的に除去する。これにより、コンタクト222及びソース電極220が形成される。また半導体基板100の裏面に、ドレイン電極210を、例えばスパッタリング法を用いて形成する。次に、本実施形態の作用及び効果について説明する。本実施形態によれば、半導体基板100の結晶欠陥は、半導体基板100をエピタキシャル成長する際に結晶欠陥集中領域101に集中する。結晶欠陥集中領域101は、弱い第1導電型の特性を示す。このため、結晶欠陥集中領域101がウェル106を貫くように位置していると、ウェル106から結晶欠陥集中領域101を介してドレイン電極210に電流がリークしてしまう。これに対して本実施形態では、結晶欠陥集中領域101は、ウェル106とは重なっていない。このため、結晶欠陥集中領域101に起因してウェル106から電流がリークすることを抑制できる。また、結晶欠陥集中領域101がゲート絶縁膜110と重なっている場合、結晶欠陥集中領域101の欠陥がゲート絶縁膜110に引き継がれる可能性がある。ゲート絶縁膜110に結晶欠陥が生じている場合、この欠陥を起点としてゲート絶縁膜110が絶縁破壊する可能性がある。これに対して本実施形態では、結晶欠陥集中領域101はゲート絶縁膜110と重なっていない。このため、上記した問題が発生することを抑制できる。また、結晶欠陥集中領域101をドレイン拡散層130に重ねているため、結晶欠陥集中領域101をドレイン拡散層130と重ねない場合と比較して、半導体装置の面積効率を高くすることができる。第2の実施形態図6は、第2の実施形態に係る半導体装置の構成を示す断面図である。本実施形態に係る半導体装置は、以下の点を除いて、第1の実施形態に係る半導体装置と同様の構成である。まず、半導体基板100の表面層104には素子分離領域150が形成されている。素子分離領域150は、ウェル106とは重なっていない。そして結晶欠陥集中領域101は、平面視で素子分離領域150と重なっている。素子分離領域150は、例えば表面層104に窒素などの不純物を、レジストパターンを用いて選択的に注入することにより、形成される。この注入工程は、例えばボディー拡散層108、ドレイン拡散層130、及びソース拡散層140などの不純物を活性化させるための熱処理を行った後図4と図5の間に、行われる。本実施形態によっても、第1の実施形態と同様の効果を得ることができる。またドレイン拡散層130が結晶欠陥集中領域101と重なっていないため、ドレイン拡散層130の結晶性が高くなる。このため、ドレイン電極210により高い電圧を印加することができる。すなわち縦型MISFETの耐圧を高くすることができる。以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。