基板と、前記基板上に形成されひずみを有する第1半導体層と、前記第1半導体層上に離間して設けられ、前記第1半導体層と格子定数が異なる第2および第3半導体層と、前記第2半導体層と前記第3半導体層との間の前記第1半導体層上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、を備え、前記第2半導体層および前記第2半導体層直下の前記第1半導体層のうちの少なくとも一方の外表面領域がシリサイドであり、前記第3半導体層および前記第3半導体層直下の前記第1半導体層のうちの少なくとも一方の外表面領域がシリサイドであることを特徴とする半導体装置。前記第1半導体層は前記基板上にメサ状に形成されていることを特徴とする請求項1に記載の半導体装置。前記第2および第3の半導体層は、前記第1半導体層よりも熱膨張係数が少なくとも3以上大きいことを特徴とする請求項1または2記載の半導体装置。前記第1半導体層はひずみSi層であり、前記第2および第3半導体層はSiGe層であることを特徴とする請求項1乃至3のいずれかに記載の半導体装置。前記第1半導体層はひずみSiGe層であり、前記第2および第3半導体層はSi層であることを特徴とする請求項1乃至3のいずれかに記載の半導体装置。前記SiGe層は、Ge濃度が50原子以上の組成を有していることを特徴とする請求項4または5記載の半導体装置。前記第1半導体層は、そのサイズが1辺あたり1μm以下のサイズであることを特徴とする請求項1乃至6のいずれかに記載の半導体装置。前記第1半導体層と前記基板との間に絶縁層が設けられていることを特徴とする請求項1乃至7のいずれかに記載の半導体装置。基板上に第1半導体層を形成する工程と、前記第1半導体層と格子定数の異なる第2半導体層を前記第1半導体層上に形成する工程と、前記第2半導体層および第1半導体層をパターニングするとともに、前記第2半導体層をパターニングして離間した第1および第2の半導体領域に分割する工程と、前記第1半導体領域と前記第2半導体領域との間の前記第1半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、少なくとも前記第1および第2半導体領域に不純物を導入することにより、ソースおよびドレイン領域を形成する工程と、前記第1および第2半導体領域と、それらの領域直下の前記第1半導体層とのうちの少なくとも一方の外表面領域をシリサイド化する工程と、を備えていることを特徴とする半導体装置の製造方法。基板上に第1半導体層を形成する工程と、前記第1半導体層のゲート形成予定領域上に選択的に保護膜を形成する工程と、前記保護膜が形成された領域以外の前記第1半導体層上に、第1半導体層と格子定数が異なる第2半導体層を形成する工程と、前記保護膜および前記第2半導体層ならびに前記第1半導体層をパターニングする工程と、少なくとも前記第2半導体層に不純物を導入することにより、ソースおよびドレイン領域を形成する工程と、前記第2半導体層および前記第1半導体層のうちの少なくとも一方の外表面領域をシリサイド化する工程と、前記保護膜を除去する工程と、前記保護膜が除去された前記第1半導体層の領域上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、を備えていることを特徴とする半導体装置の製造方法。前記第1半導体層はひずみSi層であり、前記第2半導体層はSiGe層であることを特徴とする請求項9または10のいずれかに記載の半導体装置の製造方法。前記第1半導体層はひずみSiGe層であり、前記第2半導体層はSi層であることを特徴とする請求項9または10のいずれかに記載の半導体装置の製造方法。本発明が解決しようとする課題は、チャネル形成時のひずみ緩和の抑制を可能にすると共に、更にひずみを印加することが可能な半導体装置およびその製造方法を提供することである。本実施形態による半導体装置は、基板と、前記基板上に形成されひずみを有する第1半導体層と、前記第1半導体層上に離間して設けられ、前記第1半導体層と格子定数が異なる第2および第3半導体層と、前記第2半導体層と前記第3半導体層との間の前記第1半導体層上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、を備えている。前記第2半導体層および前記第2半導体層直下の前記第1半導体層のうちの少なくとも一方の外表面領域がシリサイドであり、前記第3半導体層および前記第3半導体層直下の前記第1半導体層のうちの少なくとも一方の外表面領域がシリサイドである。本発明の実施形態を説明する前に、本発明に至った経緯について説明する。図1a、1bは、ひずみ制御層を備えたひずみ素子におけるソース/ドレイン領域の形成方法を示す概略図である。図1aに示すように、このひずみ素子は、Si基板1上に埋込酸化層BOX層2が形成され、この埋込酸化層2上にひずみ半導体層3がメサ状に形成されている。そして、ひずみ半導体層3上にゲート絶縁膜4が形成され、このゲート絶縁膜4上に例えばポリシリコンからなるゲート電極5が形成され、このゲート電極5の側部に絶縁体からなるゲート側壁6が形成されている。ゲート電極5の両側のひずみ半導体層3上に、ひずみ半導体層3のひずみを維持するように制御するソース/ドレイン領域となるひずみ制御層8が形成されている。このひずみ制御層8の形成後、ゲート電極5およびゲート側壁6をマスクとしてセルフアラインにて、不純物のイオン注入を行う。その結果、図1bに示すように、ひずみ制御層8とひずみ半導体層3の一部分とに高濃度の不純物層が形成されて、ソース/ドレイン領域9となる。このとき、ゲート電極5にも不純物がイオン注入される。ここで、本発明者達は、60nm世代以降の、ゲート長が50nm以下で、素子サイズが500nm以下のMOSFETの試作を念頭においている。この場合、ゲートの物理長、ゲートの側壁寸法、リソグラフィのばらつきなどを考慮したゲート領域の幅が100nm程度以下となるために、ゲート両端のソース/ドレイン領域のサイズは、それぞれ200nm程度以下と小さくなる。このような領域にひずみ維持のためのひずみ制御層を形成する場合、ひずみ半導体層のひずみ緩和の抑制には十分な配慮が必要であり、例えば、素子サイズの縮小とともにひずみ制御層の厚みを増す必要がある。図2にはその典型例を示す。図2では、図1bに比べて、ひずみ半導体層3の幅が狭くなるために、ソース/ドレイン領域となるひずみ制御層8の幅も縮小し、かつひずみ維持のためにひずみ制御層8の高さが高くなっている。このため、図1bの場合と同等のイオン注入によって、ソース/ドレイン領域9を形成すると、イオン注入のプロファイルは同じであるので、ひずみ半導体層3およびひずみ制御層8の一部に不純物が到達せず、ソース/ドレイン領域9の下部に不活性領域が形成される。その結果としてソース/ドレインの低抵抗化が実現できないことが懸念される。この問題を回避するために、イオン注入で導入される不純物の深さプロファイルを深さ方向に深くすると、ゲート電極5の高さは図1bに場合と変わらないので、ゲート電極5にイオン注入された不純物イオンは、ゲート電極5を突き抜けてチャネル領域に達する可能性がある。これにより、ゲート電極5直下のゲート絶縁膜4の絶縁耐制の劣化、すなわちゲートリークの増大、あるいはチャネル特性の劣化、すなわち移動度の劣化、またはトランジスタ特性の急峻性の劣化など、素子特性に対する重大な影響を及ぼすこととなる。そこで、本発明者達は、ひずみ基板にひずみ制御層を予め設けた後にひずみチャネルを有するひずみ素子を形成する工程において、素子サイズの微細化に伴うひずみ制御層に起因する素子特性の劣化への対応手段を具備しつつ、かつプロセスひずみの手法を取り入れることで、両者の技術を統合して更なるひずみ印加を実現することが、素子特性の向上に向けて、重要であると考えた。即ち、素子作製前の基板にひずみ制御層を付加するとともに、プロセスひずみ技術を併合し、両者のひずみ印加の効果を足し合わせた素子を作製すれば、ソース/ドレイン領域の高抵抗化を回避しつつ、ひずみ緩和を抑制することのできる半導体装置およびその製造方法を得ることが可能であると、本発明者達は考えた。このことの概要について図3を参照して説明する。本発明者達は、鋭意研究に努めた結果、不純物のイオン注入によるソース/ドレイン領域の形成に代えて、ひずみ制御層8と、このひずみ制御層8直下のひずみ半導体層3の領域とを一括でシリサイド化し、シリサイド化されたひずみ制御層8aと、シリサイド化されたひずみ半導体層3aにすることを考えた。このシリサイド化によって、狭い領域であっても不純物のイオン注入に比べて1桁程度以上の低抵抗化が期待でき、不純物のイオン注入の場合に考慮されるべき深さ制限が回避される。このため、ひずみ制御層に関する厚みの制限が緩和され、より微細な素子においても、ひずみ緩和を抑制することを可能にするとともに、ソース/ドレイン領域の高抵抗化を回避することを可能にし、これにより、高性能なひずみ素子を得ることができる。なお、一実施形態においては、図3に示すように、ソース/ドレイン領域における、例えばSiからなるひずみ半導体層3と、このひずみ半導体層と材料が異なる例えばSiGeからなるひずみ制御層8とを同時にシリサイド化し、例えばNiSiからなるひずみ半導体層3aと、例えばNiSiGeからなるひずみ制御層8aを形成する。通常シリサイド化は、数百度の高温で半導体層とメタルを反応させて形成する。本発明者達は、そのシリサイド化を複数の層において同時に行うことについて注目した。異なる材料の積層構造にて、その積層を高温で同時にシリサイド化しその後冷却すると、高温時に形成された2層のシリサイド層が有する熱膨張係数差に従ったひずみが2層の間に発生する。その結果、2層のシリサイド層の熱膨張係数差で生じるひずみの方向を制御すれば、チャネル領域に対して所望のひずみを引加せしめることが可能であることを見出した。その結果、ソース/ドレイン領域の高抵抗化を回避しつつ、ひずみ半導体層のひずみを維持できるだけでなく、ひずみを更に印加することが実現できる。以下に実施形態として図面を参照して詳細に説明する。第1実施形態第1実施形態による半導体装置について図4A乃至図5を参照して説明する。第1実施形態の半導体装置はMOSFETであって、このMOSFETのチャネル領域におけるゲート長方向Lg方向の断面図を図4Aに示し、このMOSFETのソース領域またはドレイン領域におけるゲート幅方向Wg方向の断面を図5に示す。図4Aは図5に示す切断線A-A切断した断面図であり、図5は図4Aに示す切断線B-Bで切断した断面図である。図4Aに示すように、第1実施形態の半導体装置は、Si基板1上に埋込酸化層BOX層2が形成され、この埋込酸化層2上にSiを含むひずみ半導体層第1半導体層3がメサ状に形成されている。なお、ひずみ半導体層3の、Si基板1の上面に平行な平面形状のサイズ直径、すなわち上記平面形状の周における2点間の最大距離は1μm以下となっている。例えば、上記サイズは、上記平面形状が長方形であれば対角線の長さとなり、楕円形であれば長軸の長さとなる。そして、ひずみ半導体層3上にゲート絶縁膜4が形成され、このゲート絶縁膜4上に例えばポリシリコンからなるゲート電極5が形成され、このゲート電極5の側部に絶縁体からなるゲート側壁6が形成されている。また、ひずみ半導体層3上には、ひずみ半導体層3のひずみを維持するように制御する、Siを含むひずみ制御層第2および第3半導体層8がゲート電極5の両側のひずみ半導体層3上に形成されている。ひずみ制御層8は、ひずみ半導体層3とは、格子定数が異なっている。また、ひずみ制御層8およびその直下のひずみ半導体層3はソース/ドレイン領域となる。そして、ソース/ドレイン領域におけるひずみ半導体層3およびひずみ制御層8のそれぞれの外表面領域がシリサイド化され、シリサイド化されたひずみ半導体層3aおよびシリサイド化されたひずみ制御層8aが形成される。なお、本実施形態においては、このひずみ半導体層3としてひずみSi層が用いられ、ひずみ制御層8としてはひずみSiGe層が用いられる。そして、シリサイド化の金属としてNiが用いられる。したがって、シリサイド化されたひずみ半導体層3aはNiSi層であり、シリサイド化されたひずみ制御層8aはNiSiGe層となる。図4Aでは、ゲート電極の両側のゲート側壁6とシリサイド化されたひずみ制御層8aの間には隙間があり、その中間ではひずみ半導体層3の一部がシリサイド化されている。素子をより微細化するためには、その隙間を狭める必要があり、その場合には、図4Bに示す様に、シリサイド化プロセスの前の段階で、ゲート側壁6がひずみ半導体層3に接する構造となる場合がある。この際は、側壁と接するひずみ半導体層3の中をNiが拡散しながらシリサイド化が進行し、ゲート側壁6の高さを調整すると、ひずみ半導体層3の一部までシリサイド層8aが及ぶ構造とすることも可能である。なお、本実施形態においては、ソース/ドレイン領域におけるひずみ制御層8およびその直下のひずみ半導体層3は外表面領域がシリサイド化されて、外表面領域がシリサイド化されたひずみ制御層8aおよびシリサイド化されたひずみ半導体層3aとなり、内部はひずみ制御層8およびひずみ半導体層3のままであった。本実施形態の一変形例として、図3に示すように、上記内部もそれぞれシリサイド化されたひずみ制御層8aおよびシリサイド化されたひずみ半導体層3aとなるように構成してもよい。本実施形態およびその変形例においては、チャネルとなるゲート電極5直下のひずみ半導体層3はシリサイド化されないままとなっている。本実施形態の半導体装置の形成には、ひずみ半導体層3上にひずみ制御層8が予め形成された基板を用いても良いし、素子を作製する前に、ひずみ半導体層3上にひずみ制御層8を直接形成しても良い。ひずみ半導体層3が形成された基板1上にひずみ制御層8を形成する場合は、その形成方法として、通常、MBEMolecularBeamEpitaxy法、CVDChemicalVaporDeposition法、スパッタ法、液層成長法、プリント技術などの各プロセスが適用できる。一例としてCVD法で形成する場合は、予めひずみ半導体層3の表面の自然酸化層を希HF溶液などで除去する。その後、例えば室温、あるいは室温~1000°C程度に加熱したSiH4、Si2H6、ジクロルシラン、トリクロルシラン、GeH4、Ge2H6などのガスを表面に導入して形成する。例えば、本実施形態では、ひずみSi層3のひずみは約2の引っ張りひずみとする。そして、ひずみSi層3上に形成されるSiGeのひずみ制御層8のGe組成は50原子である。したがって、SiGeのひずみ制御層8は、あたかも格子定数が下層と同じ緩和SiGe層として形成される。本構造は、その製造方法がSiO2の埋め込み酸化層2の上面、内部、または下面のいずれかを貼り合わせ面とするいわゆる貼り合わせ法で形成する基板の場合であれば、SiGeのひずみ制御層8がひずみSi層3の上に形成された構造の基板を利用することもできる。上記の例では、ひずみSi層3をチャネル層とする例について示したが、例えば、ひずみSiGe層をひずみ半導体層として上記ひずみSi層3の代わりに形成する場合は、例えばSi基板と、絶縁層と、Si層と、を具備するSOI基板を用意し、摂氏550度に加熱したこのSOI基板上に、Siの原材料ガスとGeの原材料ガスとを使用してSiGe層を形成し、濃縮法例えば、TTezukaetalIEDMTechDig946参照に代表される酸素雰囲気下で、酸化を行うことで、Si基板と、絶縁層と、ひずみSiGe層とを具備するSGOI基板を形成することができる。このひずみSiGe層上に上述した方法で、例えばひずみSi層をひずみ制御層として形成しても良い。また、上記のようなSOI構造の基板ではなく、バルクSi基板上に、例えば厚い、ひずみ緩和SiGeのバッファ層を形成し、このバッファ層上にひずみSi層を形成しても本実施形態と同様の効果は得られる。このようにして得られた基板上に、図4、図5に示すように、シリサイド層の形成を行う。本実施形態ではNi層をスパッタ法で形成した。形成方法に関しては、スパッタ法の外に、CVD法やエピタキシャル法などが実施可能である。堆積するNiの厚みは、形成されるシリサイドの厚みによって調整され、例えば1nm~100nm程度が典型的であり、5nm~50nmが常用域である。このNi堆積層を成膜後、350°Cでの熱処理を窒素雰囲気下にて行い、SiとNiとを反応させた。引き続き、反応に利用されなかった余剰のNiを、過酸化水素水と硫酸との混合液を用いて除去する。最後に、450°Cでの熱処理を窒素雰囲気下にて行い、図4および図5に示すようにNiSi層3aとNiSiGe層8aとを形成する。なお、窒素雰囲気下におけるシリサイド処理は、500°C以下であってもよい。図から明らかなように、上記手順で形成された構造は、チャネルに相当するひずみ半導体層3とその上に配されたひずみ制御層8の積層構造へのシリサイデーションプロセスであるため、シリサイデーション後に形成されるシリサイドは、元のひずみ半導体層3とひずみ制御層8の組成に対応したシリサイド化がそれぞれ進行する。その結果、積層構造のシリサイド構造が形成される。本発明者達は、このシリサイデーションプロセスで形成される、積層構造のシリサイド構造に注目した。以下では、このようにして得られた積層構造のシリサイデーションによって生じる、ひずみの発生機構に関して、メサ形成用ひずみSi層3と、その上部に形成されるひずみ制御層8との積層構造を典型的な例として、説明する。図6に、ひずみ半導体層およびひずみ制御層の各種材料と、それらの熱膨張係数を示す。ここで注目すべきことは、熱膨張係数が、その材料の種類、あるいは組成によって様々に変化することである。今回の例に挙げたNiSiとNiSiGeとでは、Ge濃度によって膨張係数が異なり、特に高濃度GeのNiSiGeの熱膨張係数がNiSiに比べて大きいことがわかる。このような熱膨張係数が異なる2つの材料が、上述のとおり、例えば500°Cと高温で同時に形成され、室温まで冷却されることで、それぞれの熱膨張係数の差に由来するひずみを、2層間に生じせしめることができる。本実施形態の場合は、上層のNiSiGe層8aの熱膨張係数が下層のNiSi層3aよりも大きく、冷却によって、下層のNiSi層3aよりもより縮小し、下地のNiSi層3aに対して圧縮ひずみが印加される。この様子を図7に示す。なお、図6からわかるように、例えばNiSiGeの熱膨張係数は、Ge濃度が高くなるにつれて、NiSiの熱膨張係数に比べて大きくなる。これは結晶構造に由来する物性であって、材料を構成する元素の固有の特質である。従って、本実施形態においては、ひずみ制御層としてGe濃度が高い組成のNiSiGeを用いれば、NiSi層に印加される圧縮ひずみが大きくなり、MOSFETの特性向上に寄与することができる。Ge濃度が50原子以上の場合に、より大きな効果を得ることができる。このことは、本発明者達によって初めて見いだされたものである。その結果、図7に示すように、2層構造のシリサイド構造に挟まれたチャネルとなるひずみ半導体層3には、両側の2層構造のシリサイド構造から引っ張りひずみが印加せしめられ、当初のひずみ半導体層3が有していた引っ張りひずみよりも更に大きなひずみが印加されることになる。なお、上記説明では、ひずみ半導体層としてひずみSi層を用い、ひずみ制御層としてひずみSiGe層を用いた。しかし、ひずみ半導体層としてひずみSiGe層を用い、ひずみ制御層としてひずみSi層を用いた場合は、ひずみ半導体層3には圧縮ひずみが印加され、シリサイド化されたことにより、更におおきな圧縮ひずみが印加されることになる。また、ひずみ制御層がGeを含まない材料から構成される場合は、ひずみ制御層8は、ひずみ半導体層3とは、熱膨張係数が少なくとも3以上異なっていることがこのましい。ひずみ制御層4を含むソース/ドレイン領域へのシリサイド化プロセスの導入によって、2層のシリサイド層構造であるが故に発現するシリサイド化プロセスに起因するひずみが、ひずみ半導体層3の中央のチャネルに選択的に印加される結果、チャネルのひずみが増加する。即ち、このような構造を有するMOSFETは、シリサイド構造の無いMOSFETに比べて、ひずみの増加、あるいはソース/ドレイン領域の低抵抗化による移動度の向上が期待される高性能なMOSFETを提供することが可能となる。なお、第1実施形態においては、ひずみ半導体層3およびひずみ制御層8にSiが含まれていたが、ひずみ半導体層3およびひずみ制御層8のうちの少なくとも一方にSiが含まれていても同様の効果を得ることができる。ひずみ半導体層3およびひずみ制御層8のうちの一方にSiが含まれている場合は、Siを含む層の少なくとも外表面領域がシリサイド化される。このことは、後述する第2実施形態においても同様である。また、第1実施形態の半導体装置においては、Si系の基板を例にとって説明したが、他の基板でも同様の効果が得られる。例えば、IV族元素C、Si、Ge、Sn、Pb、およびIII-V族元素B、Al、Ga、In、Ti、N、P、As、Sb、Biの少なくとも1元素を含む基板を用いることが可能である。即ち、Si以外では、BN、SiGe、Ge、SiC、GaAs、GaP、GaN、InN、InP、InGaP、InAs、InGaAl、InGaAlAs、InSb、TiNなどの基板を用いることができる。一方、ひずみ半導体層およびひずみ制御層としては、IV族元素C、Si、Ge、In、Ti、III-V族元素B、Al、Ga、In、Ti、N、P、As、Sb、Biのいずれかまたはそれらの元素の組み合わせの半導体を用いることができる。即ち、Si以外では、SiGe、Ge、SiC、GaAs、GaP、GaN、InP、InGaP、InAs、InGaAl、InGaAlAs、InSb、InSeが好ましい半導体層となる。以上説明したように、第1実施形態では、基板上に形成された素子の活性層となる半導体層に、予め上記半導体層のひずみを可及的に維持するように制御するためのひずみ制御層を設けることで、活性層のひずみの緩和を抑制することが可能となる上に、ひずみ制御層の一部をシリサイド化する際に生じるひずみをも付加することができる。これにより、第1実施形態では、ひずみ緩和による素子特性の悪化を防止することができるとともに、微細化によるソース/ドレイン領域の高抵抗化の緩和と素子のチャネル領域への選択的なひずみ追加による素子特性の向上を実現することができる。製造方法次に、第1実施形態による半導体装置の製造方法の一具体例について図8a乃至図8eを参照して説明する。通常は、ゲート構造を先に形成してから、シリサイド化といった熱工程を行う方法が一般的であるが、高誘電体薄膜をゲート絶縁膜として利用する場合や非常に薄いゲート絶縁膜を用いる場合は、ソース/ドレインの高温処理による活性化などによって、ゲート絶縁膜の劣化が著しい場合がある。そこで、最初にダミーゲートをゲート部分に形成する方法を用いる。まず、上面に埋込酸化層2が設けられたSi基板1を用意する。この埋込酸化層2上にひずみ半導体層としてSi層3を形成する。このとき、Si層3にはひずみは発生していない。続いて、Si層3上に絶縁体のダミーゲート20を形成する図8a。次に、図8bに示すように、Si層3上にひずみ制御層としてSiGe層8を選択的に成長させる。このSiGe層8の成長は、ダミーゲート20上にSiGe層が成長されない条件がプロセス上は最も現実的であり、CVD法を用いることが好ましい。しかし、CVD法にかぎらず、ダミーゲート20を後で除去するまでに除去できるプロセスであれば、ダミーゲート20上にSiGe層の成長が生じても構わない。一例としてCVD法で成長する場合は、予めひずみ半導体層3の表面の自然酸化層を希HF溶液などで除去する。その後、例えば室温、あるいは室温~1000°C程度に加熱したSiH4、Si2H6、ジクロルシラン、トリクロルシラン、GeH4、Ge2H6などのガスを表面に導入して、SiGeを成長する。Si層3上にSiGe層8が成長されたことにより、格子定数の差に起因してSi層3はひずみSi層となり、SiGe層8はひずみSiGe層8となる。SiGe層8が成長された後、SiGe層8に不純物のイオン注入を行い、ソース/ドレイン領域となる不純物層を形成する。このとき、SiGe層8直下のSi層3に不純物が注入されてもよい。イオン注入後、不純物層の活性化のためのアニールを行う。なお、ショートチャネル効果を抑制するために、不純物層として、LDDLightlyDopedDrain構造やHAL構造なども用いてもよい。また、SiGe層8が成長された後、イオン注入を行う前または後に、SiGe層8およびSi層3をパターニングして、MOSFET形状とする図示せず。このパターニングによりSi層3およびSiGe層8はメサ状となる。次に、全面にNiを堆積し、SiGe層8の外表面領域およびSi層3の露出している外表面領域をNiで覆う。Niの堆積には、スパッタ法が通常用いられるが、CVD法でも溶液成長法でも良い。その後、シリサイド化のための熱処理を窒素雰囲気下で行う。シリサイド化プロセスは、窒素雰囲気で行う代わりに、真空、大気、あるいは水素雰囲気下で行ってもよい。また、熱処理温度は200°C~900°Cの範囲の温度で行う。温度によって、シリサイドの結晶相が変化するので、半導体装置の特性に合わせて熱処理温度を選択する必要がある。低温であれば、350°C~500°Cの範囲で行うことが望ましい。この熱処理を行うことにより、SiGe層8の外表面領域およびSi層3の露出している外表面領域のSiがNiと反応し、SiGe層8の外表面領域にはSiGeNi層8aが形成され、Si層3の露出している外表面領域にはNiSi層図示せずが形成される。引き続き、反応に利用されなかった余剰のNiを、過酸化水素水と硫酸との混合液を用いて除去する。その後、熱処理を窒素雰囲気下にて行い、上述したようにNiSi層図示せずと、NiSiGe層8aとを形成する。次に、図8dに示すように、ダミーゲート20を除去する。続いて、ダミーゲート20が除去された領域にゲート絶縁膜4を形成し、このゲート絶縁膜4上にゲート電極5を形成し、ゲート電極5の側部に絶縁体のゲート側壁6を形成し、ゲート構造を作成する図8e。なお、この製造方法においては、シリサイドの形成は、比較的低温例えば、450°C以下で行われるので、ゲート構造の形成後にシリサイデーションを行ってもよい。また、上記製造方法では、ひずみ半導体層3およびひずみ制御層8のそれぞれの外表面がシリサイド化された。しかし、ひずみ半導体層3およびひずみ制御層8のうちの一方にSiが含まれている場合は、Siをふくむ層の少なくとも外表面領域がシリサイド化される。このことは、後述する第2実施形態の半導体装置の製造方法においても同様である。第2実施形態次に、第2実施形態による半導体装置について図9を参照して説明する。本実施形態の半導体装置はMOSFETであって、このMOSFETの斜視図を図9に示す。このMOSFETは、上面に埋込酸化層2が形成されたSi基板1上に形成されている。埋込酸化層2上に、チャネルおよびソース/ドレイン領域となる、表面領域がシリサイド化されたひずみ半導体層3aがメサ状に形成されている。ひずみ半導体層3aの、Si基板1の上面に平行な平面形状のサイズ直径は1μm以下となっている。この半導体層3aは、細長い形状のチャネルと、チャネルの両側にチャネルに接続されて設けられ、埋込酸化層2の上面に平行な平面形状がチャネルよりも大きなソース/ドレイン領域とを有している。そして、ソース/ドレイン領域上には、表面領域がシリサイド化されたひずみ制御層8aが設けられている。すなわち、ソース/ドレイン領域はそれぞれ、ひずみ半導体層3aと、ひずみ制御層8aとの積層構造を有している。ソース領域Sとドレイン領域Dとの間のチャネルの一部の領域には、チャネルを被覆するようにゲート絶縁膜4が設けられ、このゲート絶縁膜4上にゲート電極5が設けられている。ゲート電極5は、ソース領域Sからドレイン領域Dに向かう方向に略直交する方向に延在している。なお、本実施形態においては、シリサイド化されたひずみ半導体層3aはひずみNiSi層であり、ひずみ制御層8aはNiSiGe層である。なお、NiSiGe層におけるGe濃度は50原子以上であることが好ましい。このように構成された第2実施形態のMOSFETは、MOSFETを微細化しても、ソース領域Sおよびドレイン領域Dには、シリサイド化されたひずみSi層3a上に、ひずみSi層3aのひずみを維持するように制御するシリサイド化されたひずみ制御層8aが形成されているため、チャネルとなる領域におけるひずみの緩和を抑制することが可能となる。更に、ひずみ制御層をシリサイド化する際に生じるひずみをも付加することができる。これにより、本実施形態では、ひずみ緩和による素子特性の悪化を防止することができるとともに、微細化によるソース/ドレイン領域の高抵抗化の緩和と素子のチャネル領域への選択的なひずみ追加による素子特性の向上を実現することができる。製造方法の第1具体例次に、第2実施形態による半導体装置の製造方法の第1具体例を図10乃至図18bを参照して説明する。まず、図10に示すように、Si基板1上にSiO2の埋込酸化層2が形成された基板を用意する。続いて、埋込酸化層2上に、Si層3とこのSi層3上に設けられるSiGe層8との積層膜を形成する。Si層3およびSiGe層8の形成は、例えば、第1実施形態およびその変形例で説明した方法が用いる。この積層膜が形成されることにより、Si層3はひずみSi層ひずみ半導体層となり、SiGe層8はひずみSiGe層ひずみ制御層となる。続いて、MOSFET形状となるように、例えば、RIEReactiveIonEtchingを用いてSiGe層8およびSi層3をパターニングする。このパターニングにより、Si層3はメサ状になっている。その後、チャネル領域となるSi層3上のSiGe層8を除去する。すなわち、ソース/ドレイン領域となるSi層3上にはSiGe層8は残置されている。このとき、図10に示す切断線A-Aで切断したA-A断面を図11aに示し、切断線B-Bで切断したB-B断面を図11bに示す。すなわち、A-A断面はソース領域の断面であり、B-B断面はチャネル領域の断面である。次に、図12a、12bに示すように、チャネル領域およびソース/ドレイン領域を覆うようにゲート絶縁膜4を形成する。ゲート絶縁膜4としては、SiO2膜、窒化膜例えば、SiN、SiON等、あるいは高誘電体絶縁膜例えば、HfO2、HfON、LaO2、GeO2、SrO2、ZrO2、NO、NO2等が用いられる。また、Si、N、Ge、Hf、Zr、La、Pr、Ti、Alの少なくともいずれか1種類以上の元素を含む酸化膜を用いることができる。通常は、ゲート絶縁膜は物理膜厚において10nm程度、あるいは10nmより薄く形成する。続いて、ゲート絶縁膜4を覆うようにゲート電極材料膜5を形成する図13a、13b。ゲート電極材料膜5としては、ポリシリコン、不純物が添加されたポリシリコン、アモルファスシリコン、不純物が添加されたアモルファスシリコン、あるいは、メタル例えば、TiN、Al、Cu、Au、TaN等を用いることができ、通常、膜厚は10nm~100nmの範囲が用いられる。なお、図12a、13aは、図10に示す切断線A-Aで切断したA-A断面に対応する断面図であり、図12b、13bは、切断線B-Bで切断したB-B断面に対応する断面図である。次に、ゲート電極材料膜5をゲート電極形状にパターニングし、ゲート電極5を形成する。このとき、ゲート電極5は、チャネル領域の一部分を覆うようにパターニングされている図14a、14b。その後、ゲート電極5によって覆われていないチャネル領域およびソース/ドレインとなる領域上のゲート絶縁膜4を除去する図15a、15b。このとき、半導体装置の斜視図を図16に示す。なお、図14aは図15に示す切断線A-Aで切断したA-A断面であり、図14bは、切断線B-Bで切断したB-B断面である。続いて、ゲート電極5によって覆われていないチャネル領域をマスクで覆い、ソース/ドレインとなる領域に不純物をイオン注入して、不純物層を形成し、その後、不純物層を活性化するためのアニールを行う。これにより、ソース/ドレイン領域が形成される。なお、ひずみSi層3およびひずみ制御層8は、薄膜であるため、不純物のイオン注入は、ひずみ制御層4に注入し、その後の不純物の活性化のための高温熱処理による拡散によって、不純物をひずみSi層3に導入するようにしてもよい。次に、全面にNi膜15を堆積する図17a、17b。Ni膜15の堆積には、スパッタ法が通常用いられるが、CVD法でも溶液成長法でも良い。続いて、シリサイド化のための熱処理を窒素雰囲気下で行う。シリサイド化プロセスは、窒素雰囲気で行う代わりに、真空、大気、あるいは水素雰囲気下で行ってもよい。また、熱処理温度は200°C~900°Cの範囲の温度で行う。温度によって、シリサイドの結晶相が変化するので、素子の特性に合わせて熱処理温度を選択する必要がある。低温であれば、350°C~500°Cの範囲で行うことが望ましい。この熱処理を行うことにより、SiGe層8の外表面領域およびSi層3の露出している外表面領域のSiがNiと反応し、SiGe層8の外表面領域にはSiGeNi層8aが形成され、Si層3の露出している外表面領域にはNiSi層3aが形成される。引き続き、反応に利用されなかった余剰のNiを、例えば、過酸化水素水と硫酸との混合液を用いて除去する。その後、熱処理を窒素雰囲気下にて行い、上述したようにNiSi層3aと、NiSiGe層8aとを形成する図18a、18b。このときの半導体装置を図9に示す斜視図に示す。なお、ゲート電極5がSiを含む半導体層から形成されている場合には、図18bに示すように、ゲート電極5の表面にもシリサイド層5aが形成される。このようにして、特にソース/ドレイン領域の表面をシリサイド化することにより、低抵抗なコンタクト層を得ることができる。なお、図17a、18aは、図16に示す切断線A-Aで切断したA-A断面に対応する断面図であり、図17b、18bは、切断線B-Bで切断したB-B断面に対応する断面図である。次に、ゲート電極5、ソース/ドレイン領域を覆うように、層間絶縁膜を堆積する。そして、ゲート電極5、ソース/ドレイン領域にそれぞれ通じる開口を層間絶縁膜に形成し、これらの開口をメタルで埋め込み、引き出し用メタル電極を形成し、MOSFETを完成する。この第1具体例の製造方法によって製造されたMOSFETも、第2実施形態と同様の効果を得ることができる。製造方法の第2具体例次に、第2実施形態による半導体装置の製造方法の第2具体例を説明する。この第2具体例の製造方法は、第1具体例の製造方法とは、以下の点で異なっている。この第2具体例においては、ひずみSi層3上にひずみSiGe層8を形成する前に、ひずみSi層3のゲートを形成する領域上に保護酸化膜を形成する。続いて、ソース/ドレイン領域にひずみSiGe層8を形成する。その後、保護酸化膜を除去する工程が異なっている。すなわち、埋込酸化層2が形成されたSi基板1上にひずみSi層3が形成された基板を用意する。続いて、ひずみSi層3のゲートを形成する領域上に選択的にSiO2の保護酸化膜を形成する。続いて、ソース/ドレインとなる領域にひずみSiGe層8を形成する。次に、図示しないマスクを用いて、ひずみSiGe層8と、ひずみSi層3とをパターニングし、ひずみSi層3と、ひずみSiGe層ひずみ制御層8との積層構造を有する活性層を形成する。その後、上記保護酸化膜を除去する。このとき、活性層のソース/ドレインとなる領域では、ひずみ制御層4は除去されないで残っている。続いて、上記保護酸化膜が除去されたチャネルとなる領域にゲート絶縁膜を形成し、このゲート絶縁膜上にゲート電極を形成する。以下の工程は、第1具体例と同じ工程を用いる。この第2具体例の製造方法によって製造されたMOSFETも、第2実施形態と同様の効果を得ることができる。すなわち、この第2具体例の製造方法は、第1実施形態で説明した図8a乃至図8eの製造方法と同じ製造方法となる。更に、上述したように、この第2具体例においては、ひずみSi層3のゲートが形成される領域に保護酸化膜を形成し、その後にひずみ制御層8を形成している。このため、ひずみ制御層8をパターニングする際に、チャネルとなるひずみSi層3の表面がダメージを受けトランジスタの特性劣化が生じる可能性を、保護酸化膜を形成したことによって低減することができる。すなわち、ひずみ制御層4のパターニングにおいては、チャネルの表面を完全に露出するために、少なからずオーバーエッチングされる、即ちチャネルの表面の除去が不可避である。オーバーエッチング量を最小にするためには、原子サイズのオーダのエッチング量の制御が必要である。例えばSiのエッチングにRIEを用いた場合は毎秒数nm程度であり、現実的にはチャネルの表面にオーバーエッチングが生じるのを避けることができない。その結果、上述のチャネルのダメージに加えて、例えばオーバーエッチングによって生じる端部における電界集中やゲート絶縁膜の変性などの素子不良の原因となる可能性が生じる。このため、第2具体例の製造方法のように、素子不良の原因の発生を抑制するために保護酸化膜を形成することは有効である。なお、第2具体例においては、チャネルの表面に形成された上記保護酸化膜は、ゲート積層構造ゲート絶縁膜とゲート電極との積層構造を形成する直前までに気相、あるいは液相エッチングによって除去できる膜厚であることが好ましく、その厚みは典型的には1nm~50nm程度であることが好ましい。第2具体例の製造方法では保護酸化膜としてSiO2膜を用いたが、実際にはそれ以外の膜であっても、ゲート積層構造を形成する前に除去可能でありかつ、チャネルの表面となるひずみSi層3の表面のダメージが抑制可能な材料で有れば、用いることができる。以上説明したように、各実施形態によれば、素子を微細化しても、チャネルのひずみ緩和を抑制することが可能となり、高性能な半導体装置を実現することができる。そして、この半導体装置は、材料の異なるシリサイド層の積層構造をソース/ドレイン領域に形成したことにより、高抵抗化の回避と新たな局所ひずみ印加を同時に達成することができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。