"シリコンが除去されうるシリコン層の露出表面領域を決める工程、前記シリコン層の部分を除去して、前記シリコン層の露出表面領域から前記シリコン層に伸びるトレンチの中間区域を形成させる工程、シリコンが除去されうる前記シリコン層の付加的露出表面を決める工程、及び前記シリコン層の付加的部分を除去して、前記トレンチの外部区域を形成させる工程、を含み、前記トレンチの外部区域が前記シリコン層の付加的露出表面から前記シリコン層に伸び、前記トレンチの中間区域が、前記トレンチの外部区域よりも深く前記シリコン層に伸びるものである、半導体デバイスの形成方法。前記シリコン層の付加的部分を除去する工程は、前記トレンチの上部近くで、トレンチの側壁の上部部分が扇形に広がり、各トレンチの側壁に隣接する前記シリコン層の部分の上方に、直接伸びるように、前記トレンチの側壁を形成する、請求項1記載の方法。シリコン層の露出された表面領域を決定する工程が、絶縁層の部分を形成し、除去して、シリコン層の露出された表面領域を決めることを含み、シリコン層の付加的露出された表面領域を決める工程が、絶縁層の残りの領域を等方的エッチングして、前記シリコン層の付加的表面領域を露出させることを含む、請求項1記載の方法。シリコン層がボディ領域を有し、前記トレンチを形成させるに先立ち、不純物を注入し、トレンチを形成後にi前記トレンチが、第1の領域及びボディ領域のそれぞれを2つの部分に分けるように、第1の領域及びボディ領域を通して伸び、ii第1の領域の当該2つの部分が、ボディ領域の対応する2つの部分の表面区域に沿って、直接的にトレンチの外部区域の下に伸びるように、ボディ領域の表面に沿って、ボディ領域とは逆の導電型の第1の領域を形成させる工程をさらに含む、請求項1記載の方法。ボディ領域が、エピタキシャル層である、請求項4記載の方法。シリコン層が、エピタキシャル層を含み、不純物を注入して、エピタキシャル層中に、エピタキシャル層とは逆の導電型を有するボディ領域を形成させる、請求項4記載の方法。前記トレンチの外部区域の下に前記トレンチを部分的に満たすゲート電極を形成させる工程を含む、請求項1記載の方法。ゲート電極を形成させる工程が、前記トレンチ側壁に少なくとも沿って伸びるゲート絶縁体を形成させる工程、ポリシリコンを蒸着させる工程、及びポリシリコンが、前記トレンチを、前記トレンチの外部区域の下まで、部分的に満たすように、ポリシリコンをエッチバックする工程、を含む、請求項7記載の方法。前記シリコン層が、ボディ領域を含み、不純物を注入して、ボディ領域の表面に沿って、前記トレンチの外部区域の下に直接的に伸びる第1の領域を、ボディ領域中に形成させる工程、をさらに含む、請求項7記載の方法。トレンチを形成させるに先立ち、ボディ領域を形成させる工程をさらに含む、請求項9記載の方法。ボディ領域がエピタキシャル層であり、トレンチが、ボディ領域を通して伸びる、請求項9記載の方法。前記シリコン層は、基板の上に伸びるエピタキシャル層と、エピタキシャル層中にあるボディ領域とを有し、エピタキシャル層、基板及び第1の領域は、ボディ領域とは逆の導電型を有する、請求項9記載の方法。前記トレンチの上面にわたってのみ伸びる誘電体層を形成させる工程、及びi第1の領域の、前記トレンチの外部区域の下に実質的に直接的に位置する部分のみが残り、第1の領域の残りの部分が半導体デバイスのソース領域を形成し、iiボディ領域の表面領域が、露出されはじめるまで、露出されたシリコンを除去する工程をさらに含む、請求項9記載の方法。露出されたシリコンを除去する工程が、誘電体層の側壁を露出させ、各ソース領域の露出された側壁とともに誘電体層の側壁が、ボディ領域及びソース領域と接触させるためのコンタクト穴の側壁を形成させる、請求項13記載の方法。誘電体層を形成させる工程が、前記トレンチ及びボディ領域の上に伸び、ゲート電極の上に、前記トレンチの残りの部分を実質的に満たす誘電体層を形成させる工程、誘電体フローを行ない、誘電体層の上面を平面状にする工程、及びシリコンが達するまで、誘電体層を均一にエッチングする工程であり、シリコンが達するに際して、i前記トレンチの上面にわたって伸びる誘電体層の部分だけが残り、かつii第1の領域の表面領域が露出される工程、を含む、請求項13記載の方法。ボディ領域の露出された表面領域に沿って、ボディ領域と同じ導電型の高濃度にドープした領域を形成させる工程、及び金属層を形成させて、高濃度にドープした領域及びソース領域を接触させる工程、をさらに含む、請求項13記載の方法。シリコン層の上に第1の絶縁層を形成させる工程、第1の絶縁層の予め決められた部分を除去して、シリコン層の隔離された露出表面領域を決める工程、第1のシリコンエッチングを行ない、シリコン層の隔離された露出表面領域からシリコン層に伸びる複数のトレンチの中間区域を形成させる工程、第1の絶縁層の残りの領域を等方的にエッチングして、シリコン層の付加的表面領域を露出させる工程、及び第2のシリコンエッチングを行ない、シリコン層の付加的露出された表面領域からシリコン層に伸び、各トレンチの中間区域が、その外部区域よりも深くシリコン層に伸びるものである、各トレンチの外部区域を形成させる工程、を含む、トレンチMOSFETの形成方法。等方的なエッチング工程が、前記トレンチ側壁の上方部分が前記トレンチの上部の近くに扇形に広がり、各トレンチ側壁に隣接する前記シリコン層の部分の上に直接的に伸びるように、各トレンチの側壁を形成させるものである、請求項17記載の方法。各トレンチの側壁に少なくとも沿って伸びるゲート絶縁体を形成させる工程、及び各トレンチの外部区域の下まで各トレンチを部分的に満たすポリシリコン層を形成させる工程、をさらに含む、請求項17記載の方法。シリコン層が、トレンチが形成されるエピタキシャル層を有し、不純物を注入して、隣接するトレンチ間のエピタキシャル層中に、エピタキシャル層とは逆の導電型のボディ領域を形成させる工程、及び不純物を注入して、ボディ領域とは逆の導電型であり、かつ対応するボディ領域に沿って、隣接するトレンチの外部区域下に直接的に伸びるものである第1の領域を、各ボディ領域中に形成させる工程、をさらに含む、請求項19記載の方法。各第1の領域が露出され、第2の絶縁層が対応するゲート電極の上に各トレンチの残りの部分を実質的に満たすように、第2の絶縁層を用いて実質的に平面的な表面を形成させる工程、及びi各第1の領域の、隣接するトレンチの外部区域の下に、実質的に直接的に位置した部分のみが残り、第1の領域の残りの部分が、MOSFETのソース領域を形成し、かつii各ボディ領域の表面領域が露出されはじめるまで、露出されたシリコンを除去する工程、をさらに含む、請求項20記載の方法。露出されたシリコンを除去する工程が、ソース領域の露出された側壁とともに各トレンチ中の第2の絶縁層の側壁が、2つの隣接するトレンチ毎の間にコンタクト穴を形成させるように、各トレンチ中の第2の絶縁層の側壁を露出させるものであり、金属層を形成させ、コンタクト穴を通して、各ボディ領域の露出された表面領域及びソース領域の露出された側壁と接触させる工程、をさらに含む、請求項21記載の方法。実質的に平面の表面を形成させる工程が、対応するゲート電極の上の各トレンチの残りの部分を実質的に満たす、トレンチ及びボディ領域の上に伸びる第2の絶縁層を形成させる工程、誘電体フローを行ない、第2の絶縁層の上面を平面化する工程、及び、シリコンに達するまで、誘電体層を均一にエッチングし、シリコンに達する際、i各トレンチの上面にわたって伸びる第2の絶縁層の部分のみが残り、かつii各第1の領域の表面領域が露出される工程、を含む、請求項21記載の方法。シリコン層の表面領域が露出される穴を有するマスク層を、シリコン層の上に形成させる工程、シリコン層の露出された表面領域に沿って中間部分を有し、マスク層の下部に直接的に伸びる外部部分を有する、シリコン層の碗形部分を除去し、マスク層の下部に直接的に伸びる除去されたシリコン層の外部部分が、トレンチの外部区域を形成するように、マスク層穴を通して、シリコン層を等方的にエッチングする工程、及び前記トレンチの外部区域よりも深くシリコン層に伸びるトレンチの中間区域を形成させるように、マスク層穴を通じて、シリコン層の付加的部分を除去する工程、を含む、半導体デバイスの形成方法。シリコン層が、ボディ領域を備えてなり、トレンチを部分的に満たすゲート電極を形成させる工程、ゲート電極の上に、トレンチの残りの部分を実質的に満たす絶縁層を形成させる工程、iコンタクト穴の側壁を形成する、トレンチ中の絶縁層の端部が露出され、かつiiボディ領域の表面領域が露出されるように、トレンチに隣接する露出されたシリコンを除去する工程、及びコンタクト穴を通して、ボディ領域の露出された表面領域と接触する金属層を形成させる工程、をさらに含む、請求項24記載の方法。シリコン層中に複数のトレンチを形成させる工程、各トレンチの上部部分を満たす絶縁層を形成させる工程、及びトレンチに隣接する露出されたシリコンを除去して、2つの隣接するトレンチ毎の間に形成される各コンタクト穴の部分を決める各トレンチの絶縁層の端部を露出させる工程、を含む、半導体デバイスの形成方法。露出されたシリコンを除去するに先立ち、該露出されたシリコン除去工程の後、半導体デバイスのソース領域を形成する、第1の領域の各トレンチの側壁の隣接する部分のみが残るように、シリコン層中の第1の導電型の第1の領域を形成させる工程、をさらに含み、露出されたシリコンを除去する工程が、各ソース領域の側壁をさらに露出し、対応するソース領域の露出された側壁とともに、各トレンチ中の絶縁層の露出された端部が、2つの隣接するトレンチ毎の間に、コンタクト穴の1つの側壁を形成するものである、請求項26記載の方法。各トレンチのより低い部分を満たすゲート電極を形成し、絶縁層が各トレンチの残りの部分を実質的に満たす工程、をさらに含む、請求項26記載の方法。シリコン層中に複数のトレンチを形成させる工程、シリコン層の表面に沿って、第1の領域を形成させる工程、各トレンチの側壁に隣接する第1の領域の部分の上に、直接伸び、各トレンチ内に十分に含まれる絶縁層を形成させる工程、及び第1の領域の、トレンチ側壁に隣接する部分のみが残り、トレンチ側壁に隣接する第1の領域の残りの部分が、トレンチに自己整合化するソース領域を形成するまで、隣接する各トレンチから、露出されたシリコンを除去する工程、を含む、半導体デバイスの形成方法。トレンチの上部の近くに扇形に広がり、前記シリコン層の部分の上に直接伸びる側壁を有するトレンチが、シリコン層中に形成されるように、シリコン層の部分を除去する工程、及びソース領域が、トレンチ側壁が伸びるシリコン層の部分に直接伸びるように、トレンチ側壁に隣接するシリコン層中のソース領域を形成させる工程、を含む、半導体デバイスの形成方法。トレンチの上部の近くに扇形にひろがる側壁を有する複数のトレンチが、各トレンチの側壁に隣接するシリコン層の部分の上に、直接的に伸びるように、シリコン層の部分を除去する工程、各トレンチを部分的に満たすゲート電極を形成させる工程、各ゲート電極の上に、かつ前記トレンチ側壁の下に直接的に伸びるシリコン層の部分の上に伸びる、各トレンチ中の絶縁層を形成させる工程、及び露出されたシリコンを除去して、各トレンチ中の絶縁層の端を露出させ、各トレンチ中の絶縁層の露出端が、2つの隣接するトレンチ毎の間に形成される各コンタクト穴の部分を決める工程、を含む、半導体デバイスの形成方法。シリコン層中の第1の導電型の第1の領域を形成させる工程をさらに含み、露出されたシリコンを除去する工程が、第1の領域の、各トレンチの側壁に隣接する部分のみが残り、各トレンチの側壁に隣接する第1の領域の残りの部分が、半導体デバイスのソース領域を形成するように、第1の領域の部分を除去するものである、請求項31記載の方法。シリコン層中のトレンチと、トレンチの側壁がトレンチの上部の近くに扇形に広がり、各ソース領域の実質的な部分の上に直接伸びるように、トレンチ側壁がシリコン層に沿って形成される、トレンチの各側壁に隣接するシリコン層に形成されたソース領域と、を備えてなる、半導体デバイス。前記トレンチを部分的に満たすが、トレンチ側壁に沿って各ソース領域を覆うゲート電極と、対応するソース領域の側壁とともに、トレンチ中の絶縁層の側壁が少なくともソース領域と接触するコンタクト穴の側壁を形成する、ゲート電極の上のトレンチの残りの部分を実質的に満たす絶縁層と、を、さらに備えてなる、請求項33記載の半導体デバイス。ソース領域とは逆の導電型であり、各トレンチの側壁に隣接するボディ領域と、ボディ領域及びソース領域と接触する金属層と、をさらに備えてなる、請求項34記載の半導体デバイス。絶縁層が、前記トレンチ内に十分に含まれてなる、請求項33記載の半導体デバイス。シリコン層中に、該シリコン層に沿って各トレンチの側壁が、前記トレンチの上部近くで扇形に広がり、シリコン層の部分の上に直接的に伸びるように、形成された複数のトレンチと、各トレンチを部分的に満たすゲート電極と、前記トレンチ内に十分に含まれ、各トレンチの残りの部分を実質的に満たす絶縁層と、2つの隣接するトレンチ間に伸びる、シリコン層中の複数のボディ領域と、各ボディ領域中の各トレンチの側壁に隣接して、絶縁層が、ボディ領域とは逆の導電型である各ソース領域の少なくとも一部分にわたって、直接的に伸びるように、形成されるソース領域と、を備えてなる、トレンチMOSFET。ソース領域の対応する側壁とともに、各トレンチ中の絶縁層の側壁が、2つの隣接するトレンチ毎の間のコンタクト穴を形成してなる、請求項37記載のトレンチMOSFET。コンタクト穴を通して、ボディ領域及びソース領域と接触する金属層をさらに備えてなる、請求項38記載のトレンチMOSFET。各トレンチ中のゲート電極が、対応するソース領域を覆うが、トレンチ側壁が、扇形に広がり始めるトレンチ側壁の部分の下に埋め込まれてなる、請求項37記載のトレンチMOSFET。シリコン層が、基板に伸びるエピタキシャル層と、該エピタキシャル層に形成されたボディ領域とをさらに備え、基板、エピタキシャル層及びソース領域が、ボディ領域と逆の導電型を有してなる、請求項37記載のトレンチMOSFET。シリコン層中の複数のトレンチと、各トレンチの上部を満たす、各トレンチ内に含まれる絶縁層と、対応するソース領域とともに各トレンチの絶縁層の側壁が2つの隣接するトレンチ毎の間にコンタクト穴を形成するように、各トレンチの側壁に隣接して、シリコン層中に形成されたソース領域と、を備えてなる、半導体デバイス。各トレンチの絶縁層が、対応するソース領域の実質的部分の上に伸び、該半導体デバイスが、コンタクト穴を通して少なくともソース領域と接触する金属層をさらに備えてなる、請求項42記載の半導体デバイス。発明の簡単な要旨本発明の実施態様によれば、半導体デバイスは、以下のように形成される。シリコンが除去されうるシリコン層の露出面領域が決められる。シリコン層の部分が除去されて、シリコン層の露出面領域から前記シリコン層に伸びるトレンチの中間区域を形成する。シリコンが除去されるシリコン層の付加的露出面領域が決められる。前記シリコン層の付加的部分が除去されて、トレンチの外部区域が前記シリコン層の前記付加的露出面区域から前記シリコン層に伸びるようにトレンチの外部区域を形成する。前記トレンチの中間区域は、トレンチの外部区域よりもより深く伸びる。他の実施態様において、前記トレンチの外部区域より下方に前記トレンチを部分的に満たすゲート電極が形成される。他の実施態様において、前記シリコン層は、ボディ領域を備える。不純物を注入して、ボディ領域に第1の領域を形成させる。前記第1の領域は、ボディ領域の表面に沿って前記トレンチの外部区域の下方に直接的に伸びる。他の実施態様において、前記トレンチの上面を横切って伸びる誘電体層が形成される。露出されたシリコンは、i第1の領域の、前記トレンチの外部区域よりも下方に実質的に直接的に位置する部分のみが残り、第1の領域の残った部分が半導体デバイスのソース領域を形成し、かつiiボディ領域の表面領域が露出しはじめるまでに除去される。他の実施態様において、各ソース領域の露出された側壁に加えて、誘電体の側壁が露出される。誘電体層の露出された側壁は、ボディ領域及びソース領域と接触させるためのコンタクト穴の側壁を形成する。本発明の他の実施態様によれば、半導体デバイスは、以下のように形成される。マスク層は、シリコン層の上に形成される。前記マスク層は、前記シリコン層の表面領域を露出させる穴を有する。前記シリコン層は、マスク層穴を通して、前記シリコン層の碗形の部分を除去するように、等方的にエッチングされる。碗形の部分は、前記シリコン層の露出された表面領域及びマスク層の下部に直接伸びる外部部分に沿って中間部分を有する。マスク層の下部に直接伸びる除去されたシリコン層の外部領域は、トレンチの外部区域を形成する。前記シリコン層の付加的部分は、前記トレンチの外部区域よりも前記シリコン層に、より深く伸びる前記トレンチの中間区域を形成させるように、マスク層穴を通して除去される。本発明の他の実施態様によれば、半導体デバイスを以下のように形成させる。複数のトレンチが、シリコン層に形成される。第1の導電型の第1の領域は、前記シリコン層中で形成される。各トレンチの上部部分を満たす絶縁層を形成する。露出されたシリコンは、少なくともi各トレンチの絶縁層の端部が露出され、ii第1の領域の各トレンチの側壁に隣接する部分のみが残るまで、除去される。各トレンチの側壁に隣接する第1の領域の残りの部分は、半導体デバイスのソース領域を形成する。本発明の他の実施態様によれば、半導体デバイスは、シリコン層中にトレンチを有する。ソース領域は、前記トレンチの各側壁に隣接するシリコン層中にある。トレンチ側壁は、前記トレンチ側壁が、前記トレンチの上部近くで扇形に広がり、各ソース領域の少なくとも1部分の上方で直接伸びるように、前記シリコン層に沿って形成される。他の実施態様において、ゲート電極は、前記トレンチを部分的に満たすが、前記トレンチ側壁に沿って、各ソース領域に重なる。絶縁層は、ゲート電極の上で、前記トレンチの残りの部分を実質的に満たす。対応するソース領域の側壁とともに前記トレンチの絶縁層の側壁は、少なくともソース領域と接触させられるコンタクト穴の側壁を形成する。他の実施態様において、ボディ領域は、各トレンチの側壁に隣接し、ボディ領域は、ソース領域のものと逆の半導体型である。金属層は、ボディ領域と、コンタクト穴を介してソース領域と接触する。本発明の他の実施態様によれば、半導体デバイスは、シリコン層中に複数のトレンチを有する。絶縁層は、各トレンチの上部を満たす。ソース領域は、各トレンチの側壁に隣接するシリコン層中にある。対応するソース領域の側壁とともに各絶縁層の側壁が、2つの隣接するトレンチ毎の間にコンタクト穴を形成する。以下の詳細な説明及び添付の図面により、本発明の本質及び利点をよりよい理解を与える。発明の詳細な説明本発明によれば、プロセスの複雑性を増加させることなくセルピッチ縮小をもたらす、自己整合性を有するトレンチMOSFETの構造及び形成方法が開示される。1つの実施態様では、トレンチは、前記トレンチ側壁が、ソース領域の上のトレンチの上端近くに、扇形に広がるように、エピタキシャル層内に形成される。ソース領域とともに、各トレンチの上端部分に沿って形成された絶縁層は、ソース領域に接触する隣接するトレンチとボディ領域との間のコンタクト穴を決める。この構造及びトレンチの形成方法は、トレンチに自己整合したソース領域とコンタクト穴とを有するMOSFETをもたらす。これは、従来技術のMOSFET100図1のセルピッチの2D部分を除去し、寸法Bを縮小させ、こうして、いかなるプロセスの複雑さを導入することなく、縮小されたセルピッチを得ることを可能にする。図2A-2Kは、本発明の実施態様によるトレンチMOSFETの製造の種々の段顔での断面図である。図2Aにおいて、低濃度でドープしたN-型エピタキシャル層204は、高濃度にドープしたN-型基板202の上に伸びる。2,000-10,000Åの範囲の厚さを有するシリコンエッチに耐性である物質の層は、エピタキシャル層204上に形成される。1つの実施態様では、約5,000Åの厚さの酸化物層を用いる。マスキングステップを用い、シリコンエッチに耐性な物質の層の予め定められた部分を、領域206のみが残るように除去する。酸化物層が用いられる前記実施態様において、慣用のドライエッチング又はウェットエッチングを用いて、前記酸化物層の予め定められた部分を除去してもよい。図2Bにおいて、複数のトレンチの中間区域208を形成させるように、第1のシリコンエッチングが行なわれる。領域206間の間隔は、0.2-2.0μmの範囲である中間区域208の幅を決める。中間区域208は、エピタキシャル層204の露出された表面領域から0.5-3.0μmの範囲の深さに伸びる。1つの実施態様において、中間区域208の幅及び深さは、それぞれ、約0.35μm及び1.0μmである。シリコンをエッチングする慣用の方法、例えば、反応性イオンエッチングREIを、トレンチの中間区域208を形成させるのに用いてもよい。図2Cにおいて、領域206の部分を除去して、エピタキシャル層204の付加的表面領域207を露出させる。したがって、1,000-9,000Åの範囲の厚さを有するより小さい領域206aが残る。領域206が酸化物のものである実施態様において、領域206は、約2,500Åの厚さを有するより小さい酸化物領域206aが残るように、等方的にエッチングされる。図2Dにおいて、第2のシリコンエッチングを行ない、エピタキシャル層204の部分を、その露出された表面に沿って除去し、それにより、トレンチの外部区域208bを形成させる。示されるように、中間区域208aは、外部区域208bよりも深く伸びる。外部区域208bは、エピタキシャル層204の表面領域208bから0.1-1.0μmの範囲の深さに伸びる。1つの実施態様において、外部区域208bの深さは、約0.4μmである。ここで留意すべきは、また、第2のシリコンエッチングは、中間区域208の底部に沿って、シリコンを除去するが、そうする必要はないことである。第1のシリコンエッチングのように、慣用のシリコンエッチング方法、例えば、反応性イオンエッチングREIを、第2のシリコンエッチングに用いてもよい。図2A-2Dは、深い中間区域と浅い外部区域とを有するトレンチを形成する1つの方法を示すが、本発明は、この特定の方法に限定されるものではない。例えば、同様の物理的特徴を有するトレンチを形成する別法を、図4A及び4Bに示す。例えば、図2A等の場合、酸化物又はフォトレジストの孤立領域206を形成後、等方性のシリコンエッチングが行なわれ、穴203が、図4Aに示されるように、隣接する領域206間のエピタキシャル層204中につくりだされる。等方性のエッチングは、示されるように領域206の下からシリコンを除去する。ついで、領域206を損なわないように保ち、慣用のシリコンエッチングを行ない、図4Bに示されるようにトレンチのより深い中間区域203aを形成させる。以上のように、各トレンチは、深い中間区域203aと206の下に伸びる浅い外部区域203bを有する。図2A-2Kからすると、図2Eにおいて、残りの領域206aは、プロセスのこのステージで、任意に除去されてもよい。ついで、絶縁層210は、慣用の方法を用いて、エピタキシャル層204の表面に沿って形成される。そのため、トレンチの側壁は、絶縁層210で覆われる。絶縁層210は、50-1,000Åの範囲の厚さを有する。1つの実施態様では、絶縁層210は、約400Åの厚さを有するゲート酸化物である。ついで、慣用のポリシリコンシリコン蒸着技術を用いて、1,000-15,000Åの範囲の厚さを有するポリシリコン層212を、絶縁層210の上に蒸着させ、トレンチを満たす。1つの実施態様では、ポリシリコン層212は、約5,500Åの厚さを有し、不純物でドープされる。さらに他の実施態様では、ポリシリコン層212を形成させるに先立ち、厚い絶縁層を、トレンチの中間区域208aの底部に沿って形成させる。これは、MOSFETのゲート容量を有利に低減する。図2Fにおいて、ポリシリコン層212をエッチバックし、トレンチの中間区域208a中のゲート212aを形成させる。ポリシリコン層212を、その上面が、トレンチの外部区域208bの下方に埋め込まれるように、エッチバックする。これは、ポリシリコンが、別のやり方で、ゲートとソースとが短絡し、また、プロセスにおいて、よりあとで行なわれる、ソース及びボディ注入をブロックしてもよいトレンチの外部区域208b中に残らないことを保証する。しかしながら、ポリシリコン層212がエッチバックされる程度を、注意深く制御して、ゲートの少なくとも1部分が、後の工程で形成されるソース領域と重なることを保証しなけらばならない。慣用のポリシリコンエッチング技術を、ポリシリコン層212をエッチバックするのに用いてもよい。ついで、P-型ボディ領域214は、ホウ素等のP-型不純物を注入することにより、隣接するトレンチ間のエピタキシャル層204中に形成される。P-型注入は、矢印218により象徴的に示され、マスクが必要とされないことを示す。ボディ領域214は、目的となるチャネル長により最初に決定される深さまで、エピタキシャル層204に伸びる。つぎに、高濃度にドープしたN-型領域216が、砒素、リン等のN-型不純物を注入することにより、ボディ領域214中に形成される。N-型領域216は、ボディ領域214の上面に沿って、トレンチの外部区域208bの下に直接的に伸びる。N-型注入は、矢印219で象徴的に示され、この注入にはマスキングが必要とされないことを示す。慣用のイオン注入技術を、両方の注入工程に用いてもよい。図2Gにおいて、BPSG等の誘電体層220を、慣用の技術を用いて、全構造にわたって形成する。誘電体層220は、2,000-15,000Åの範囲の厚さを有する。1つの実施態様において、誘電体層220の厚さは、約8,000Åである。つぎに、慣用の誘電体フロー工程を行ない、図2Hに示される平面を得る。ついで、誘電体層220aは、図2Iに示されるように、シリコンが到達するまでエッチングされる。誘電体エッチング後、トレンチに十分に含まれる誘電体領域220bは、N-型領域216の表面領域が露出されたまま残る。図2Jにおいて、慣用のシリコンエッチングを行ない、コンタクト穴222を形成させる。N-型領域216aの上部に沿って、ボディ領域214の最上層を除去するように、十分量のシリコンを除去する。これは、iボディ領域214aに接触がなされうるように、ボディ領域214aの最上層が露出されはじめること、iiボディ領域214aにより隔てられたN-型領域216のソース領域216aが残ること、及びiiiソース領域216aに接触がなされうるように、ソース領域216aの側壁区域が、露出されはじめること、を保証する。図2Kにおいて、金属層226は、ボディ領域214a及びソース領域216aに接触させるべく蒸着される。金属226を蒸着させる前、多量にドープしたP-型領域224の層は、ボディ領域214aの上面に沿って、慣用のイオン注入技術を用いて、任意に形成されてもよい。多量にドープした領域224は、金属226とボディ領域214aとの間の抵抗接点を得るのに役立つ。示されるように、金属層224は、ゲート212aから、各トレンチの上面に沿って伸びる誘電体層220bにより絶縁される。図2Jからみると、コンタクト穴222を形成させるために行なわれる前記シリコンエッチングは、トレンチの外部区域208bの側壁に沿って伸びる絶縁層210の部分を露出させる。以上のように、ソース領域216aの露出された側壁区域とともに、絶縁層210の露出された部分は、隣接するトレンチ間のコンタクト穴222を有利に決める。したがって、ソース領域216a又はコンタクト穴222のいずれかを形成させることに用いられるマスキング工程をなく、トレンチに自己整合化する、ソース領域216a及びコンタクト穴222が形成される。ソース領域216a及びコンタクト穴222がトレンチに自己整合されるため、慣用の技術図1の寸法Dにおける接触不均衡を考慮する必要は、除去される。さらに、コンタクト穴図1の寸法Bは、フォトリソグラフィツールが一般的に分解するよう形状が決められているものよりも小さくつくられうる。したがって、2D項が、図1の慣用のトレンチMOSFETの最小セルピッチAB2C2Dから除去されるだけでなく、B項がより小さくつくられうる。同じプロセス技術について、より小さいセルピッチが、プロセスの複雑さを増すことなく得られる。小さいセルピッチは、単位面積あたりのトレンチ数の増加をもたらし、言い換えると、Rdsonを低減させる望ましい効果を有する。これは、図3により明確に示される。図3は、Rdsonにおけるセルピッチ減少の影響を示すグラフである。縦軸は、Rdsonを示し、横軸は、セルピッチを示す。縦軸の数字は、単に説明のためのものであり、Rdsonの実効値を反映するものではない。2つの曲線は、4.5Vのゲート-ソースバイアスに対応する上側の曲線及び10Vのゲート-ソースバイアスに対応する下側の曲線である。同じプロセスについて、本発明の有する自己整合性は、1.8μmから1.0μmのセルピッチの縮小をもたらす。このセルピッチ縮小は、10Vバイアスの場合で約30のRdsonの減少、4.5Vバイアスの場合で、約25の減少をもたらす。図2A-2Kの断面図は、単に実例であり、セルアレイの配置又は他の構造的な外観を限定することを意図するものではない。さらに、これらの図は、実際のデバイスに現れるであろう種々の領域の全ての実際の形状を厳密に反映しないであろう。図5は、図2Kに対応する典型的な断面図であり、本発明の1つの実施態様による、トレンチの輪郭のより厳密な表現を示すために提供される。領域のいくつかの小さい寸法及び、温度サイクルのような処理工程の影響のため、処理工程の間、輪郭の多くの丸み付けが起こる。結果として、前記トレンチは、図2Kに示されるT-型よりもむしろ図5に示されるY-型が現れる。しかしながら、本発明は、トレンチの特定の形状に限定されるものではないことが理解される。上述は、本発明の当該実施態様の完全な記載であるが、種々の代替物、改変物及び均等物を用いることができる。例えば、図2A-2Kに描かれたプロセスステップは、N-チャンネルMOSFETを製造するためのものである。これらのステップを改変して、P-チャンネルMOSFETの均等物を得ることは、前記教示の観点から、当業者に明らかであろう。同様に、前記プロセスを改変して、絶縁ゲートバイポーラトランジスタIGBT等の他のタイプの半導体デバイスを得ることは、前記教示の観点から、当業者にとって明らかであろう。また、ボディ領域214図2Fは、プロセスの順序のもっと早い段階で形成されてもよい。例えば、図2Aにおいて、領域206を形成するに先立ち、P-型不純物を、エピタキシャル層204に注入してもよく、あるいは、P-型エピタキシャル層を、エピタキシャル層204上に成長させてもよい。同様に、N-型領域216図2Fは、プロセスの順序のもっと早い段階で形成されてもよい。例えば、N-型不純物のブランケットの埋め込みを行ない、トレンチを形成させる前に、ボディ領域において、高濃度ドープN-型領域を形成させてもよい。しかしながら、高濃度ドープN-型領域は、トレンチを形成させた後、N-型領域の少なくとも一部がトレンチの外部区域の下に伸びるように、図2Fに描かれるものよりも、より深くボディ領域に伸ばす必要がある。また、図2Jにおいて、ボディ領域の表面に達するために、より深いシリコンエッチが必要とされるであろう。さらなる変形において、エピタキシャル層204は、一定のドープ濃度よりもむしろ段階的なドープ濃度であってもよく、あるいは、それぞれ異なるドープ濃度を有するいくつかのエピタキシャル層からなってもよく、あるいは設計目的に応じて一度に除去されてもよい。さらに、前記トレンチは、エピタキシャル層204を通って基板202内で終結してもよい。したがって、本発明の範囲は、上記説明を基準にして説明するべきでなく、代わりに、添付の特許請求の範囲を基準として、それらの全範囲の均等物に沿って決定されるべきである。"