"表示領域に配列した複数の発光素子と、前記複数の発光素子の各々に設けられ、前記発光素子に電流を供給する画素回路と、データ線を通じて前記画素回路にデータ電圧を供給するデータ線駆動回路と、制御信号線を通じて前記画素回路に制御信号を供給する制御線駆動回路と、前記表示領域に表示される画像の明るさを画像データから判定する表示画像判定部とを有する表示装置であって、前記画素回路は、前記発光素子に供給する電流を生成する駆動トランジスタと、前記駆動トランジスタのゲートに一端が接続されたキャパシタと、前記駆動トランジスタのゲートとドレインの間に接続されたリセットトランジスタと、を備え、前記制御線駆動回路は、前記キャパシタの前記駆動トランジスタのゲートに接続された端子とは反対側の端子の電圧を前記データ電圧に設定した状態で前記リセットトランジスタを導通させる制御信号を前記画素回路に供給し、前記表示画像判定部の判定結果に応じて前記リセットトランジスタを導通させる時間を変えることを特徴とする表示装置。前記制御線駆動回路は、前記リセットトランジスタを導通させる時間を、前記画像の明るさが明るいときに短く、暗いときに長くなる変化をさせることを特徴とする請求項1に記載の表示装置。前記リセットトランジスタの導通期間の長さに応じて、前記データ電圧の変調範囲が変化することを特徴とする請求項1に記載の表示装置。前記リセットトランジスタを導通させる期間の終了後に、前記キャパシタの前記駆動トランジスタのゲートに接続された端子とは反対側の端子が基準電圧に切り替えられることを特徴とする請求項1ないし3のいずれか1項に記載の表示装置。前記リセットトランジスタの導通期間の長さに応じて、前記基準電圧が変化することを特徴とする請求項4に記載の表示装置。前記表示画像判定部は、前記画像の明るさを前記画像データの平均輝度によって判定することを特徴とする請求項1ないし5のいずれか1項に記載の表示装置。飽和領域における駆動トランジスタのドレイン電流IdはId=βVgs-Vth2β=0.5μCW/Lと表される。ただし、μはキャリア移動度、Cはチャネル容量、Wはチャネル幅、Lはチャネル長、Vgsはゲート-ソース間電圧、Vthは閾値電圧である。駆動トランジスタのドレイン電流Idのばらつきには、閾値電圧ばらつきのほかに、βばらつきが存在する。特許文献1に記載の画素回路では、駆動トランジスタのVthばらつきに関しては対策されているが、βばらつきに関して対策されていないため、有機EL素子に流れる電流が画素毎にばらついてしまう。本発明は、表示領域に配列した複数の発光素子と、前記複数の発光素子の各々に設けられ、前記発光素子に電流を供給する画素回路と、データ線を通じて前記画素回路にデータ電圧を供給するデータ線駆動回路と、制御信号線を通じて前記画素回路に制御信号を供給する制御線駆動回路と、前記表示領域に表示される画像の明るさを画像データから判定する表示画像判定部とを有する表示装置であって、前記画素回路は、前記発光素子に供給する電流を生成する駆動トランジスタと、前記駆動トランジスタのゲートに一端が接続されたキャパシタと、前記駆動トランジスタのゲートとドレインの間に接続されたリセットトランジスタと、を備え、前記制御線駆動回路は、前記キャパシタの前記駆動トランジスタのゲートに接続された端子とは反対側の端子の電圧を前記データ電圧に設定した状態で前記リセットトランジスタを導通させる制御信号を前記画素回路に供給し、前記表示画像判定部の判定結果に応じて前記リセットトランジスタを導通させる時間を変えることを特徴とする。リセットトランジスタを導通させる時間を、画像の明るさに応じて変えることにより、βばらつきが大きくなるデータ電圧範囲が変化し、その結果画像全体としてみたβばらつきの影響を小さくすることができる。図1は、本発明の表示装置の構成を示すブロック図である。発光素子とそれに駆動電流を供給する画素回路が複数個、マトリクス状に配列して表示部5に表示領域を形成しており、その周囲にデータ線駆動回路3と制御線駆動回路4が配置されている。データ線駆動回路3には、データ処理部1からデータ電圧Vdataと基準電圧Vrefが供給される。また、制御線駆動回路4にはリセットパルス発生部2からリセット信号が供給されるほか、不図示のタイミング制御のための信号類が入力され、表示部5に3本の制御信号と基準電圧Vrefを供給する。以下、発光素子として有機EL素子を例にとって説明するが、本発明は、無機EL素子、LED、電界放出素子などの発光素子にも適用できる。図2は、有機EL素子と画素回路の回路構成を示す。有機EL表示装置の表示部5において、有機EL素子27とそれを駆動する画素回路20が1つの画素を構成し、それらが複数個、マトリクス状に配置されて表示領域を構成している。図2の画素回路20の特徴は、駆動トランジスタ24のゲート-ドレイン間を短絡するスイッチとなるトランジスタリセットトランジスタ25が設けられていることである。画素回路20は、図3に示すタイミングチャートに従って動作する。後で詳しく説明するが、画素回路20は、駆動トランジスタ24の閾値電圧の画素間ばらつきを補償するように工夫されたものである。リセット信号線RESの信号によりリセットトランジスタ25が導通する期間図3でTで示されている期間。以下これをリセット時間という。に、駆動トランジスタ24のドレイン電流が、有機EL素子には流れずリセットトランジスタ25とキャパシタ28を通ってデータ線Sに流れるようにしておく。この電流は過渡的なものであって、キャパシタ28の充電が進むにつれて徐々に小さくなり、それとともにゲート-ソース間電圧Vgsが閾値電圧に漸近する。Tを十分長くとれば、Vgsは駆動トランジスタ24の閾値電圧Vthにほぼ等しくなる。VgsがVthにほぼ等しくなった後、リセットトランジスタ25をオフにし、キャパシタ28の駆動トランジスタのゲートとは反対側の端子の電圧を変化させる。図2の画素回路ではこの電圧変化はデータ線Sのデータ電圧Vdataから基準電圧線Rの基準電圧Vrefへの変化である。この電圧変化はキャパシタ28を通して駆動トランジスタ24のゲート電圧を変動させ、Vgsは閾値電圧にこの電圧変化分が上乗せされた大きさになる。駆動トランジスタが生成する電流はVgsと閾値電圧の差によって決まるから、駆動トランジスタ24は、閾値電圧によらずβとデータ電圧だけに依存した電流を生成するようになる。これが閾値電圧ばらつきの補償原理である。図2の画素回路は閾値電圧のばらつきを補償する回路の1例である。このほかにも同じ原理によって閾値電圧のばらつきを補償する回路はいくつか提案されているが、それらの回路に共通する特徴は、駆動トランジスタ24のドレイン電流をリセットトランジスタ25を通してキャパシタ28に流す動作以下これを閾値電圧のリセットというを行う点にある。本発明はこの動作を行うすべての画素回路に適用される。閾値電圧のばらつきが補償されてもβにばらつきがあると、駆動トランジスタ24の生成する電流がばらつくので、有機EL素子の発光輝度もばらつきを持つ。βは電流の大きさに比例するから、ばらつきの幅は電流が大きいほど大きい。つまり、閾値電圧のリセット後のVgsの変化が大きいほどばらつき幅も大きくなる。この変化の大きさはデータ電圧に依存し、Vdata-Vrefに等しい。変化が0のとき、VgsはVthのままであるから駆動トランジスタの電流も0であり、これは黒表示に相当する。データ電圧に依存するVgsの変化が最も大きくなるのは白表示のときで、このとき駆動トランジスタの電流も最大になる。閾値電圧ばらつきが補償されているとき、βのばらつきによる輝度ばらつきは、白表示に近いほど大きくなる。リセット時間の長さTを短くしていくと、リセット時間終了時の駆動トランジスタのVgsは閾値電圧より大きい値になる。リセット時間の長さTを短くしたときに駆動トランジスタの生成電流が変わらないように、データ電圧の変調範囲を調節する必要がある。すなわち、リセット時間終了時の駆動トランジスタのVgsこれは閾値電圧より大きいを中心に、駆動トランジスタのゲート-ソース間電圧をこれよりさらに小さくする方向閾値電圧に近づける=黒表示に近づける方向と、大きくする方向閾値電圧から遠ざける=白表示に近づける方向の両方にわたるようにする。後で図5によって詳しく説明するが、リセット時間の長さTを短くすると、白表示近くでのβによる電流ばらつきはリセット時間が無限に大きい場合に比べて小さくなる。その一方、黒表示近くでもβによる電流ばらつきが生じる。βによる電流ばらつきは、中間的な輝度のとき、つまりデータ電圧重畳後の駆動トランジスタのゲート-ソース間電圧がリセット時間終了時のVgsと等しくなるところで最も小さくなる。リセット時間の長さを調節することによって、βによる電流ばらつきが最も小さくなる輝度を低輝度側から高輝度側に任意に変化させることができる。本発明は、リセット時間の長さを表示画面の平均輝度に合わせて調整するものである。表示画面が全体的に低輝度のとき、リセット時間Tは比較的長く設定される。これにより、βによる電流ばらつきは平均輝度付近で最も小さくなる。高輝度の画素は、βのばらつきの影響を大きく受けて輝度がばらつくが、その数は少ないので画面全体の品質にはあまり影響がない。逆に表示画面が全体的に高輝度のとき、リセット時間Tは比較的短く設定される。この結果、リセット時間終了時のVgsは閾値より大きく離れた値になり、それに対応した電流付近、つまり白表示に近い高輝度付近でβばらつきによる電流不均一が極小になる。低輝度画面で輝度の画素は、βのばらつきの影響を大きく受けて輝度がばらつくが、その数は少ないので画面全体の品質にはあまり影響がない。以下、閾値電圧補償の原理を述べ、次いでリセット時間Tの長さを調節したときのβばらつきの影響について説明する。まず、図2と図3によって閾値電圧ばらつきを補償する機能を備えた画素回路20の動作を詳しく説明する。画素回路20は3本の制御信号RES,PRE,ILMで動作が制御される。これらは制御線駆動回路4で生成され、各制御信号線で画素回路に伝達される。画素回路20はまたデータ線S、電源線P,基準電圧線Rに接続されている。画素回路20において、駆動トランジスタ24のソースsは電源電圧線Pにつながっており、ゲートgはキャパシタ28の一端ノードaというに接続されている。キャパシタ28のもう一方の端子ノードbというは、データ入力トランジスタ21を介してデータ線Sに接続されるかまたは基準電圧入力トランジスタ22を介して基準電圧線Rに接続される。駆動トランジスタのゲートgとドレインdの間にはリセットトランジスタ25が設けられ、キャパシタ28の両端の間にはプリチャージトランジスタ23が設けられている。駆動トランジスタのドレインdは、発光トランジスタ26を介して有機EL素子27のアノードに接続されている。リセットトランジスタ25のゲートはリセット信号線RESに接続され、リセット信号RES以下、制御信号を伝達する制御線とそれによって伝達される信号は同じ符号で表すによって導通オンまたは非導通オフになる。データ入力トランジスタ21と基準電圧入力トランジスタ22は相補的なトランジスタであり、ゲートはともにリセット信号線RESにつながっている。プリチャージトランジスタ23のゲートはプリチャージ信号線PREに、発光トランジスタ26のゲートは発光信号線ILMに、それぞれつながっている。プリチャージPRE、リセットRES、発光ILMの信号を伝達する各信号線と、電源電圧線P、基準電圧線R2つの電圧線は、行方向に配置された画素回路20に共通であり、データ線Sは列方向に配置された画素回路20に共通である。図3は、各制御信号のタイミングチャートである。符号の後に付けられた01,02,03、の数字は、それぞれ、1行目、2行目、3行目、の画素の制御線入力を示している。たとえば,PRE02は2行目のプリチャージ信号である。時刻t0からt1までの間、1行目のリセット信号RES01がローレベルであるから、P型トランジスタである基準電圧入力トランジスタ22がオンになり、N型トランジスタのデータ入力トランジスタ21とリセットトランジスタ25はオフである。この結果、キャパシタ28のデータ線側端子ノードbが基準電圧線Rに接続される。基準電圧線Rには基準電圧Vrefが供給されている。時刻t1で1行目のプリチャージ信号PRE01をハイレベルにすると、プリチャージトランジスタ23がオンになってキャパシタ28の両端がショートし、キャパシタ28のゲートg側端子ノードaも基準電圧Vrefとなる。基準電圧Vrefは電源電圧線Rの電圧Voled以下、電源電圧というより十分低く設定されており、これによって駆動トランジスタ24のゲート-ソース間電圧Vgsは閾値電圧Vthより大きくなり、駆動トランジスタ24は導通状態になる。時刻t2でプリチャージ信号PRE01をローレベルに、リセット信号RES01をハイレベルにすると、データ入力トランジスタ21とリセットトランジスタ25がオン、基準電圧入力トランジスタ22とプリチャージトランジスタ23がオフになる。ノードbはデータ線Sのデータ電圧Vdataになる。駆動トランジスタ24は導通状態にあるのでドレイン電流が流れ、この電流がリセットトランジスタを通してキャパシタ28のゲートg側端子ノードaに正電荷を供給する。これに伴って、ノードaの電位が上昇し、駆動トランジスタ24のゲート-ソース間電圧Vgsが減少する。やがてVgs≒Vthとなったところで、駆動トランジスタ24のドレイン電流がほとんど流れなくなり、ノードaの電圧はほぼVoled-Vthになって安定する。リセットトランジスタ25の導通期間中、ノードbにはデータ電圧Vdataが印加されているので、キャパシタ28の電極間にはVdata-Voled-Vthの電圧が発生する。時刻t2からt3の間の、駆動トランジスタ24のゲートーソース間電圧VgsをVthに近づける動作を閾値電圧Vthリセットという。Vthリセットの時間T=t3-t2を長くする程ゲートーソース間電圧Vgsは閾値電圧Vthに近づく。時刻t3でリセット期間が終了した後、リセット信号RES01をローレベルにする。リセット期間終了後はリセットトランジスタ25がオフになるのでキャパシタ28の電荷は変化せず、両端電圧はVdata-Voled-Vthのまま保存される。ノードbは、データ入力トランジスタ21がオフ、基準電圧入力トランジスタ22がオンになるので、再び基準電圧Vrefとなる。ノードaの電位はVref-{Vdata-Voled-Vth}となり、駆動トランジスタ24のゲート-ソース間電圧はVgs=Voled-[Vref-{Vdata-Voled-Vth}]=VdataVth-Vrefとなる。このようにして、駆動トランジスタ24には閾値に依存しないドレイン電流が流れる。すなわち、画素回路20は、閾値電圧ばらつきをリセットする機能を備えている。発光パルス入力ILM01をハイレベルにすると、駆動トランジスタ24のゲート-ソース間電圧Vgsに応じたドレイン電流が有機EL素子27に流れ、有機EL素子27が発光する。図3のタイミングチャートでは、時刻t3でリセット期間終了と同時に発光パルス入力ILM01がHレベルになっているが、このタイミングはリセット期間終了後であればいつでもよい。また、図3では示されていないが、一定の発光期間が経過した後、発光パルス入力ILM01をローレベルにすると、有機EL素子27へのドレイン電流の供給が止まり、有機EL素子27は消灯する。このタイミングも任意に設定することができる。同様の動作を2行目以降の画素にも行う。図2の回路では、Vthリセットの終了後、データ入力トランジスタ21と基準電圧入力トランジスタ22によってキャパシタ28の駆動トランジスタ24とは反対側の端子ノードbをデータ線から基準電圧線に切り替えた。基準電圧線によらず、データ線の電圧をVdataから基準電圧に切り替えても同じである。また、Vthリセット時にノードbを基準電圧線に接続し、その後データ線に切り替えてもよい。その場合は基準電圧とデータ電圧の相対関係を逆転させる必要がある。次に、リセット時間Tを変えたときのβばらつきの影響について説明する。図4は、リセット時間がTi、Tii、Tiiiの3通りTi<Tii<Tiiiの場合について、駆動トランジスタのドレイン電流Idとゲート-ソース間電圧Vgsの様子を示した図である。時刻tsでRES信号がHレベルになってリセット期間が開始されると、駆動トランジスタ24のドレイン電流がリセットトランジスタ25を通ってキャパシタ28を充電する。ノードaの電圧が徐々に上昇し、それにつれてドレイン電流Idが減少する。時刻ti、tii、またはtiiiでリセット期間が終了するとドレイン電流は流れなくなり、ノードaの電圧はリセット終了時点での電圧のまま保持される。ノードaの電圧はリセット時間が短いほど低いので、ゲートーソース間電圧Vgsは、T=Tiの場合のVgsiが最も大きく、T=Tiiiの場合のVgsiiiが最も小さい。リセット期間終了後、時刻tdでノードbをVdataからVrefに切り替えると、Vgsはリセット時間終了時点での電圧に切り替えの変化分を加えた電圧になり、それに応じたドレイン電流が駆動トランジスタから有機EL素子に流れる。この電流は、ゲートーソース間電圧に依存するから、T=Tiの場合のIdiが最も大きく、T=Tiiiの場合のIdiiiが最も小さい。図5i-iiiは、駆動トランジスタ24のVthリセット後にデータ線に供給されるデータ電圧Vdataを横軸にとり、駆動トランジスタからELに供給される電流Idを縦軸にとって、両者の関係を示したものである。リセット時間Tがi短い場合、ii中間的な場合、iii長い場合の3通りについて示した。2本の曲線は駆動トランジスタのβによる違いを示している。図5におけるトランジスタ1とトランジスタ2の交点Vthリセット動作終了時のVgsをVthリセット点と記す。前述のように、Vthリセットを長時間行う程、ゲート-ソース間電圧Vgsは閾値電圧VthId=0に近づく。例えば、1フレーム60HzのVGAディスプレイ640列480行では、1行の書き込み時間は34.7μs以下である。キャパシタ28の大きさにもよるが、Vthリセット時間Tは5μs以上でドレイン電流Idの誤差を1程度以下になるVgsにリセットすることができる。図5iiをVthリセット時間Tの基準とする。図5iiのVthリセット点において2つのトランジスタ、トランジスタ1とトランジスタ2のそれぞれのドレイン電流Id1、Id2はId1=Id2=Idii0であり、それぞれのゲートーソース間電圧Vgs1、Vgs2はVgs1=Vgs2=Vthiiである。以下、Vthリセット点におけるドレイン電流をVthリセット電流と記す。Vthリセット電流Idii0に相当するデータ電圧がVdata線Sに入力された場合は、前述のように異なる特性の駆動トランジスタのドレイン電流はIdii0となり誤差0である。一方、Vdata線Sに入力されるデータ電圧Vdataが、Idii0以下及びIdii0以上の電流を発生させる条件においては、βが異なるので、Vthリセット動作を行ってもドレイン電流Idに誤差が発生する。その誤差は、Vthリセット点から離れる程大きくなる。また、前述のようにVthリセット時間Tが図5iからiiiへと長くなるに従って、Vthリセット点における駆動トランジスタ24のドレイン電流Idは小さくなる。図5i~iiiからわかるようにVthリセット時間Tの設定によりVthリセット電流を設定することができる。図5iは、図5iiと比べて、リセット時間Tを短くしており、Vthリセット電流が大きい値に設定されるので、発光時のドレイン電流は大きくなり、かつ大電流領域でβばらつきΔβの影響を小さくできる。つまり、Vthリセット電流はIdii0<Idi0、発光時のドレイン電流はIdiiH1<IdiH、IdiiH2<IdiH2、βばらつきは、ΔβiH<ΔβiiH、ΔβiL>ΔβiiLの関係となる。図5iiiは、図5iiと比べて、リセット時間Tを長くしており、Vthリセット電流が小さい値に設定されるので、発光時のドレイン電流は小さくなり、かつ小電流領域でβばらつきΔβの影響を小さくできる。つまり、Vthリセット電流はIdii0>Idiii0、発光時のドレイン電流はIdiiH1>IdiiiH、IdiiH2>IdiiiH2、βばらつきは、ΔβiiiH>ΔβiiH、ΔβiiiL<ΔβiiLの関係となる。したがって、データの平均値が大きい、すなわち明るい表示画像ではリセット時間Tを短く、一方、データの平均値が小さい、すなわち暗い表示画像ではリセット時間Tを長くすることにより、βばらつきΔβを小さくすることができる。リセット時間は表示画面が全画素で最大輝度を表示したときに最短になる。平均輝度がIavのときのリセット時間は、図4の時刻tsから始まるVgsの減衰カーブにおいて、リセット期間終了時点のVgsが輝度Iavを表示したときのVgsに一致するように決定される。Iavとリセット時間の関係をあらかじめ測定しておき、ルックアップテーブルに書き込んでおいて、実際の画像表示においてはそれを参照してリセット時間を設定してもよい。明るい表示画像か暗い表示画像かの判断は、表示画像判定部で入力データを演算することにより可能である。その1つの方法は、1フレームにおける入力データの平均値を求め、基準値との比較により表示画像の明暗を判定し、その判定結果に応じてVthリセット時間Tを制御するという方法である。表示画像の判定方法は、入力データの平均値の他、γ特性を加味した輝度情報に変換したデータの平均値などで判定してもよい。また、明と暗の2つでなく数段階に表示画像をランク分けし、それに応じたVthリセット時間Tを設定してもよい。図6は、駆動トランジスタのゲートーソース間電圧とドレイン電流の関係を示すグラフ上で電圧と電流の変調範囲を示したものである。データ電圧によってゲートーソース間電圧は横軸のLとHで示す両矢印の間で変調され、それによってドレイン電流は縦軸のIdLからIdHの範囲で変動する。リセット時間Tがi短、ii中間、iii長の各場合で、リセット終了後のVgsは図4のVgsi,Vgsii、Vgsiiiに示したように異なる値を取るので、データ電圧によるゲートーソース間電圧の変調範囲は、リセット時間が長くなるにつれてDiからDiiiへと低電圧側にシフトする。ドレイン電流の変調範囲もCiからCiiiへの低電流側へのシフトと変動幅の減少が生じる。これは、リセット時間を変えると画像の明るさやコントラストが変化することを示している。リセット時間を変えても、画像の全体的な明るさやコントラストは変わらないことが望ましい。そのためには、一定のドレイン電流の変調範囲が得られるように、リセット時間に合わせて基準電圧Vrefを変化させ、Vgsの変調範囲Dが変わらないようにする。または、基準電圧Vrefの代わりに、データ電圧の範囲を変化させてもよい。データ電圧の範囲を変えるには、ディジタル画像データを変換処理する、またはデータ電圧を発生する回路以下で説明するDACなどの上限電圧および下限電圧を変えるなどの方法がある。以下、本発明を実施例によって説明する。図7は本発明の第1の実施例の表示装置におけるデータ処理部1の内部を示すブロック図である。データ処理部1は、ディジタル/アナログ変換器DAC13を備え、外部から入ってくるディジタル画像データdataをアナログのデータ電圧Vdataに変換する。図8はDAC13の内部の回路を示す。上限電圧VHと下限電圧VLの間にラダー抵抗81が接続され、その途中の256個の分岐点からとられた電圧V1-V256が、バッファアンプ83を経て8ビットのデコーダ82に入力される。デコーダ82では8ビットのディジタル画像データdataがデコードされ、256本の電圧の1つが選択されてVdataとして出力される。データ処理部1はまた、ディジタル画像データdataから画面の平均輝度を計算し、その値によって表示画像の明るさを判定する表示画像判定部11、DACの出力電圧の上限と下限とVHとVLを決めるDAC電圧調整部12、ならびに基準電圧Vrefを生成する基準電圧発生部14を含んでいる。表示画像判定部11は、ディジタル画像データdataを取り入れてその平均輝度Iavを算出し、これをDAC電圧調整部12とリセットパルス発生部2に送る。リセットパルス発生部2は、平均輝度Iavに応じてパルス幅Tを調節したリセットパルスを発生させる。あらかじめ、決められた基準の輝度とそれに対応するリセット時間Tiiを求めておき、平均輝度Iavが基準の輝度I0に等しいかまたはそれより高いときはリセット時間TをTiiより短いTiに、平均輝度Iavが基準の輝度より低いときはリセット時間TをTiiより長いTiiiに設定する。発生させたリセットパルスは制御線駆動回路4に入力され、行ごとにタイミングを遅らせたリセット信号RESとして各画素回路に供給される。DAC電圧調整部12は、平均輝度Iavに応じてVHとVLを調整し、これをDAC13に供給する。基準となる輝度I0にたいするDACの上限電圧をVHii、下限電圧をVLiiとし、平均輝度IavがI0より高いときは、上限電圧VHをVHiiより低いVHi、下限電圧VLをVLiiより低いVLiに設定する。平均輝度IavがI0より低いときは、上限電圧VHをVHiiより高いVHiii、下限電圧VLもVL0より高いVLiiiに設定する。DAC13は、データ電圧dataに応じて、上限電圧VHと下限電圧VLの間のデータ電圧Vdataを発生させる。図9は、横軸のディジタル画像データに対して、縦軸に、輝度がI0のとき,および平均輝度IavがI0より高いときと低いときのDAC13の発生するデータ電圧Vdataを示す。発生したデータ電圧Vdataは、データ線駆動回路3を経て画素回路20のデータ電圧線Sに供給される。基準電圧発生部14は、基準電圧Vrefを発生させる。発生した基準電圧Vrefはデータ線駆動回路3を経由して画素回路20の基準電圧線Rに供給される。本実施例のように、リセット時間の長さTを変化させるとともにデータ電圧の範囲を変えることにより、表示画像の明るさとコントラストを変化させることなく、βばらつきに起因する輝度の不均一を小さく抑えるができる。本実施例では、画像の明るさを平均輝度で判定したが、全画素にわたって出現頻度の最も高い階調レベル最頻輝度など、平均輝度以外の指標を明るさの判定に用いてもよい。また、明るさに応じてリセット時間を2段階に切り変えたが、3以上の多段階の切り替えでもよく、連続的にリセット時間を変化させてもよい。図10は、本発明の第2の実施例のデータ処理部の構造を示すブロック図である。図7と同じ部分には同じ符号を付して、説明を省略する。本実施例が実施例1と異なるのは、表示画像判定部11の出力が、DAC電圧調整部12には入力されず、変わりに基準電圧発生部14に入力される点である。すなわち本実施例では平均輝度に応じて基準電圧Vrefを切り替える。図11は、リセット時間の切り替えに応じた基準電圧Vrefの変化のさせ方を示す。iiiiiiは、リセット時間Tがi短~iii長の場合を表している。基準iiに対してリセット時間Tを短くした場合は、リセット時間終了直後のVgsが高くなるので、その分だけ基準電圧をVH白表示のデータ電圧に近いほうに設定する。基準iiに対してリセット時間Tを長くした場合は、逆に、リセット時間終了直後のVgsが低くなる分だけ基準電圧をVL黒表示のデータ電圧に近いほうに設定する。どちらの場合もデータ電圧は変えない。これによってVgsの変調範囲とドレイン電流の変化範囲をともに不変に保つ変ことができる。図12は本発明の第3の実施例である。図7と同じ部分には同じ符号をつけ、説明は省略する。本実施例は、デジタルデータ処理部15を設け、リセット時間の変化に応じてディジタル画像信号の範囲を変えることで、ドレイン電流の変調範囲を一定に保つ。基準iiに対しリセット時間Tを短くした場合は、ドレイン電流Idの高いほうで変調範囲が拡大する。これをなくすために、デジタルデータ処理部15は、画像信号の階調8ビットのディジタル信号で表されているとするを255より低い範囲に制限する。つまり、リセット時間Tを短くすることによりドレイン電流が高くなる分、ディジタル画像信号の高階調側を制限する。これによりドレイン電流の上限を不変に保つ。一方、基準iiに対しリセット時間Tを長くした場合は、低電流側の変調範囲が拡大するので、低階調側のデータに制限を加える。つまり、0より高い階調順位を最低の階調とする。この結果ドレイン電流の下限を不変に保つことができる。リセット時間Tを長くした場合、高階調側の電流も小さくなって輝度が低下する。これを改良する方法を図13を用いて説明する。リセット時間Tを長くする場合、基準iiに対し、データを大きくしなければ、ドレイン電流Idが小さくなってしまう。この場合、8ビットデコーダを備えたDACのままでは、0~255までデータに割り当てられているため、全てのデータを表現することができない。そこで、0~511のデータをアナログ電圧に変換させる9ビットデコーダを備えたDACを用いる。図13は、各リセット時間Tに応じたデータとドレイン電流の関係を表しており、次の式を用いて求めた。Id=Id0x/255γここでId0はデータ255時のドレイン電流、xはデータ、γはガンマ係数である。基準iiにおいて、γ=2.2、データ0~255で、ドレイン電流IdがEL素子に0nA~200nA流れるとすると、各データのドレイン電流値を図13iiのように求めることができる。前述のように、データを変えずに、リセット時間TをiT短からiiiT長に変化させ、Vthリセット点が変わるとドレイン電流Idが変化してしまう。これを踏まえて、ドレイン電流を下記のように定義する。iiと同じデータの場合、iT短において、γ=2.2、データ0~255で、ドレイン電流IdがEL素子に0nA~400nA流れるとすると、各データのドレイン電流Idを図13iのように求めることができる。また、iiと同じデータの場合、iiiT長において、γ=2.2、データ0~255で、ドレイン電流IdがEL素子に0nA~200nA流れるとすると、各データのドレイン電流Idを図13iiiのように求めることができる。図13のように、8ビットDACから9ビットDACに変えることにより、データの最大値が255から511に増え、リセット時間を長くする場合にも、所望のドレイン電流Idを得ることができる。つまり、リセット時間Tを長くすることによりドレイン電流が小さくなった分DACのビット数を大きくし、データの範囲を広くすることにより所望のドレイン電流Idを得ることができる。"