接続されたセンサから受けたアナログデータを出力するとともに、接続されたセンサの個数および種類を識別するセンサ接続部と、前記センサ接続部から出力されたアナログデータをデジタルデータに変換するAD変換部と、前記AD変換部から出力されたデジタルデータをシリアルデータからパラレルデータに変換するシリアルパラレル変換部と、前記シリアルパラレル変換部から出力されたパラレルデータの中からデータを選択するセレクタ部と、前記セレクタ部により選択されたデータを処理する演算部と、前記センサ接続部により識別されたセンサの個数および種類に応じて、前記AD変換部、前記シリアルパラレル変換部、前記セレクタ部および前記演算部のうちの少なくともいずれかを制御する制御部と、を備えていることを特徴とするデータ解析装置。前記制御部は、前記AD変換部のサンプリングレートを制御することを特徴とする、請求項1に記載のデータ解析装置。前記制御部は、前記シリアルパラレル変換部のデータ並列度を制御することを特徴とする、請求項1または2に記載のデータ解析装置。前記制御部は、前記セレクタ部によるデータのセレクトパターンを制御することを特徴とする、請求項1ないし3のいずれか1項に記載のデータ解析装置。前記制御部は、前記演算部により実行されるプログラムの動作を制御することを特徴とする、請求項1ないし4のいずれか1項に記載のデータ解析装置。前記制御部は、前記演算部の動作周波数を制御することを特徴とする、請求項1ないし5のいずれか1項に記載のデータ解析装置。前記シリアルパラレル変換部は、センサの最大接続数に相当する個数のシフトレジスタを備え、前記セレクタ部は、前記複数のシフトレジスタの段数に相当する個数のセレクタを備え、前記複数のセレクタは、それぞれ、前記複数のシフトレジスタの各段から出力されたデータを受けることを特徴とする、請求項1ないし6のいずれか1項に記載のデータ解析装置。前記制御部は、前記複数のセレクタが前記複数のセンサのうちのいずれのセンサからのデータを選択するかを制御することを特徴とする、請求項7に記載のデータ解析装置。前記演算部は、再構成可能論理回路であり、前記制御部は、前記再構成可能論理回路の論理構成を制御することを特徴とする、請求項1ないし8のいずれか1項に記載のデータ解析装置。前記セレクタ部からデータを受けるとともに前記演算部に出力するFIFO部を備えていることを特徴とする、請求項1ないし9のいずれか1項に記載のデータ解析装置。前記セレクタ部からデータを受けるとともに、内部バスを介して前記演算部に出力するバッファ部を備えていることを特徴とする、請求項1ないし8のいずれか1項に記載のデータ解析装置。センサの個数および種類を入力とするセンサ接続状態入力部と、センサから出力されたアナログデータをデジタルデータに変換するAD変換部、該AD変換部から出力されたデジタルデータをシリアルデータからパラレルデータに変換するシリアルパラレル変換部、該シリアルパラレル変換部から出力されたパラレルデータの中からデータを選択するセレクタ部、および、該セレクタ部により選択されたデータを処理する演算部を有するデータ解析装置の仕様を入力とするデータ解析装置仕様入力部と、前記センサから出力されたデータの処理内容を表す第1のプログラムを入力とするプログラム入力部と、入力したセンサの個数および種類ならびに前記データ解析装置の仕様に応じて、前記第1のプログラムに基づいて、前記演算部で動作する第2のプログラムを生成する統合プログラム生成部と、を備えていることを特徴とする統合プログラム生成装置。前記統合プログラム生成部は、前記第1のプログラムの処理内容および前記演算部の処理能力に応じて、前記AD変換部のサンプリングレート、前記シリアルパラレル変換部のデータ並列度、前記セレクタ部によるデータセレクトパターン、および、前記演算部の動作周波数のうちの少なくともいずれかを決定し、決定したサンプリングレート、データ並列度、データセレクトパターンまたは動作周波数に基づいて、前記第2のプログラムを生成することを特徴とする、請求項12に記載の統合プログラム生成装置。請求項1ないし11のいずれか1項に記載のデータ解析装置と、請求項12または13に記載の統合プログラム生成装置と、を備えていることを特徴とするデータ解析システム。前記演算部は、前記統合プログラム生成装置により生成された前記第2のプログラムを実行することを特徴とする、請求項14に記載のデータ解析システム。前記制御部は、前記統合プログラム生成部により決定されたサンプリングレート、データ並列度、データセレクトパターンまたは動作周波数に基づいて、前記AD変換部、前記シリアルパラレル変換部、前記セレクタ部および前記演算部のうちの少なくともいずれかを制御することを特徴とする、請求項14または15に記載のデータ解析システム。以下の分析は、本発明者によってなされたものである。上記の特許文献に記載された技術では、データ解析装置が接続されるセンサの個数および種類に応じて設計されていることから、センサノードを入れ替えた場合、または、センサを追加もしくは削除した場合に対応することが困難となる。実際、これらの装置によると、高サンプリングレートのセンサに置き換えた場合、または、センサノードを追加した場合に、シリアル線のバンド幅でデータ転送が律速するおそれがある。また、データ解析装置での処理内容が固定であるため、異なる種類のセンサに置き換えることは困難である。さらに、センサノード数およびサンプリングレートに応じて、データ解析装置の処理性能例えば、並列処理数、動作周波数を変更することは困難である。そこで、センサから収集したアナログデータを、センサの個数および種類に応じて効率よく解析できるようにすることが課題となる。本発明の第1の視点に係るデータ解析装置は、接続されたセンサから受けたアナログデータを出力するとともに、接続されたセンサの個数および種類を識別するセンサ接続部と、前記センサ接続部から出力されたアナログデータをデジタルデータに変換するAD変換部と、前記AD変換部から出力されたデジタルデータをシリアルデータからパラレルデータに変換するシリアルパラレル変換部と、前記シリアルパラレル変換部から出力されたパラレルデータの中からデータを選択するセレクタ部と、前記セレクタ部により選択されたデータを処理する演算部と、前記センサ接続部により識別されたセンサの個数および種類に応じて、前記AD変換部、前記シリアルパラレル変換部、前記セレクタ部および前記演算部のうちの少なくともいずれかを制御する制御部と、を備えている。本発明の第2の視点に統合プログラム生成装置は、センサの個数および種類を入力とするセンサ接続状態入力部と、センサから出力されたアナログデータをデジタルデータに変換するAD変換部、該AD変換部から出力されたデジタルデータをシリアルデータからパラレルデータに変換するシリアルパラレル変換部、該シリアルパラレル変換部から出力されたパラレルデータの中からデータを選択するセレクタ部、および、該セレクタ部により選択されたデータを処理する演算部を有するデータ解析装置の仕様を入力とするデータ解析装置仕様入力部と、前記センサから出力されたデータの処理内容を表す第1のプログラムを入力とするプログラム入力部と、入力したセンサの個数および種類ならびに前記データ解析装置の仕様に応じて、前記第1のプログラムに基づいて、前記演算部で動作する第2のプログラムを生成する統合プログラム生成部と、を備えている。本発明に係るデータ解析装置、統合プログラム生成装置、および、これらの装置を統合したデータ解析システムによると、センサから収集したアナログデータを、センサの個数および種類に応じて効率よく解析することができる。はじめに、本発明の概要について説明する。なお、この概要に付記する図面参照符号は、専ら理解を助けるための例示であり、本発明を図示の態様に限定することを意図するものではない。本発明によると、センサの接続状態複数のセンサの種類とサンプリングレートの組み合わせ毎に、あらかじめ用意された設定センサのサンプリングレート、シリアルパラレル変換設定、パラレルシリアル変換設定、演算部のプログラム、演算部の動作周波数を行い、データ解析を開始するデータ解析装置が提供される。また、本発明によると、新たなセンサの接続状態に対して、演算部の処理能力に基づいて、センサのサンプリングレート、シリアルパラレル変換設定、パラレルシリアル変換設定、演算部の動作周波数を決定した上で、個々のセンサプログラムを統合した演算部プログラムを生成する統合プログラム生成装置が提供されるさらに、本発明によると、データ解析装置に接続されているセンサの種類や数に応じて、必要な演算部プログラムを統合プログラム生成装置にて生成し、それをデータ解析装置に転送して、新たなデータ解析処理を開始するデータ解析システムが提供される。図1を参照すると、データ解析装置10は、接続されたセンサ90-1、90-2、90-3、...から受けたアナログデータを出力するとともに、接続されたセンサの個数および種類を識別するセンサ接続部11と、センサ接続部11から出力されたアナログデータをデジタルデータに変換するAD変換部16と、AD変換部16から出力されたデジタルデータをシリアルデータからパラレルデータに変換するシリアルパラレル変換部20と、シリアルパラレル変換部20から出力されたパラレルデータの中からデータを選択するセレクタ部23と、セレクタ部23により選択されたデータを処理する演算部26と、センサ接続部11により識別されたセンサの個数および種類に応じて、AD変換部16、シリアルパラレル変換部20、セレクタ部23および演算部26のうちの少なくともいずれかを制御する制御部15と、を備えていることが好ましい。制御部15は、AD変換部16のサンプリングレートを制御するようにしてもよい。また、制御部15は、シリアルパラレル変換部20のデータ並列度を制御するようにしてもよい。さらに、制御部15は、セレクタ部23によるデータのセレクトパターンを制御するようにしてもよい。また、制御部15は、演算部26により実行されるプログラムの動作を制御するようにしてもよい。さらに、制御部15は、演算部15の動作周波数を制御するようにしてもよい。図4を参照すると、シリアルパラレル変換部20は、センサの最大接続数例えば、n個に相当する個数のシフトレジスタ21-11~21-m1、...、21-1n~21-mnを備え、セレクタ部23は、複数のシフトレジスタ21-11~21-m1...、21-1n~21-mnの段数例えば、m段に相当する個数のセレクタ25-1、...、25-mを備え、複数のセレクタ25-1、...、25-mは、それぞれ、複数のシフトレジスタ21-11~21-m1、...、21-1n~21-mnの各段から出力されたデータを受けるようにしてもよい。また、制御部15は、複数のセレクタ25-1、...、25-mが複数のセンサ90-1、...、90-nのうちのいずれのセンサからのデータを選択するかを制御するようにしてもよい。演算部26は、再構成可能論理回路であり、制御部15は、再構成可能論理回路の論理構成を制御するようにしてもよい。また、図8を参照すると、データ解析装置は、セレクタ部23からデータを受けるとともに演算部27-1に出力するFIFO部38-1、...、38-mを備えていてもよい。さらに、図9を参照すると、データ解析装置は、セレクタ部23からデータを受けるとともに、内部バスを介して演算部26に出力するバッファ部40-1、...、40-mを備えていてもよい。図2を参照すると、統合プログラム生成装置50は、センサの個数および種類を入力とするセンサ接続状態入力部51と、センサから出力されたアナログデータをデジタルデータに変換するAD変換部、該AD変換部から出力されたデジタルデータをシリアルデータからパラレルデータに変換するシリアルパラレル変換部、該シリアルパラレル変換部から出力されたパラレルデータの中からデータを選択するセレクタ部、および、該セレクタ部により選択されたデータを処理する演算部を有するデータ解析装置の仕様を入力とするデータ解析装置仕様入力部52と、前記センサから出力されたデータの処理内容を表す第1のプログラムを入力とするプログラム入力部53と、入力したセンサの個数および種類ならびに前記データ解析装置の仕様に応じて、前記第1のプログラムに基づいて、前記演算部で動作する第2のプログラムを生成する統合プログラム生成部55と、を備えていることが好ましい。また、統合プログラム生成部55は、第1のプログラムの処理内容および演算部の処理能力に応じて、AD変換部のサンプリングレート、シリアルパラレル変換部のデータ並列度、セレクタ部によるデータセレクトパターン、および、演算部の動作周波数のうちの少なくともいずれかを決定し、決定したサンプリングレート、データ並列度、データセレクトパターンまたは動作周波数に基づいて、第2のプログラムを生成するようにしてもよい。図3を参照すると、データ解析システム60は、上記のデータ解析装置10と、上記の統合プログラム生成装置50と、を備えていることが好ましい。また、演算部26は、統合プログラム生成装置50により生成された第2のプログラムを実行するようにしてもよい。さらに、制御部15は、統合プログラム生成部55により決定されたサンプリングレート、データ並列度、データセレクトパターンまたは動作周波数に基づいて、AD変換部16、シリアルパラレル変換部20、セレクタ部23および演算部26のうちの少なくともいずれかを制御するようにしてもよい。本発明に係るデータ解析装置、統合プログラム生成装置、および、これらの装置を統合したデータ解析システムによると、センサから収集したアナログデータを、センサの個数および種類に応じて効率よく解析することができる。実施形態1第1の実施形態に係るデータ解析装置について、図面を参照して説明する。図1は、本実施形態のデータ解析装置の構成を一例として示すブロック図である。図1を参照すると、データ解析装置10は、センサ接続部11、センサ接続状態入力部13、制御部15、AD変換部16、シリアルパラレル変換部20、セレクタ部23、演算部26、外部I/Finterface、インタフェース部31、統合プログラム記憶部32、および、統合プログラム入力部33を備えている。センサ接続部11は、1つ以上のセンサ90-1~90-nに接続され、センサから出力されたアナログデータをデータ解析装置10に取り込むとともに、接続されたセンサの個数および種類をセンサ接続状態入力部13へ出力する。センサ接続状態入力部13は、接続されたセンサの個数および種類を入力とする。センサ接続状態入力部13は、接続されたセンサの個数および種類をセンサ接続部11から直接取り込むようにしてもよい。また、接続されたセンサの個数および種類を、データ解析装置10の外部に設けられたスイッチ等によって、マニュアルでセンサ接続状態入力部13に設定するようにしてもよい。統合プログラム入力部33は、データ解析装置10で実行するプログラムを装置の外部から入力し、統合プログラム記憶部32に格納する。制御部15は、データ解析装置10の全体を制御する。具体的には、制御部15は、センサ接続状態入力部13からの入力に基づいて、データ解析装置10で実行する処理を統合プログラム記憶部32に記録された統合プログラムから読み込み、AD変換部16、シリアルパラレル変換部20、セレクタ部23、外部I/F部26の設定を行い、演算部26にプログラムをロードして、センサから収集したデータの処理を開始する。演算部26は、複数のセンサ90-1~90-nから収集したデータを処理しうる並列性能または動作周波数を有し、セレクタ部23からデータを取り込む。また、演算部26は、必要に応じて、セレクタ部23に対してデータのセレクトパターンを指定する。AD変換部16は、センサ接続部11に接続された1つ以上のセンサ90-1~90-nのデータをそれぞれデジタルデータに変換する。AD変換部16におけるデータのサンプリングレートは、制御部15によって設定される。シリアルパラレル変換部20は、AD変換部16から出力されたデジタルデータシリアルデータを、シフトレジスタ等を用いてパラレルデータに変換する。セレクタ部23は、演算部26が複数のデータを同時に処理できる場合に、シフトレジスタ等でパラレル化された複数のセンサからのデジタルデータのうちのいずれかのセンサからのデジタルデータを選択する。外部I/F部31は、演算部26による処理結果をデータ解析装置10の外部へ出力する。外部I/F部31の出力先は、ここでは特に制限しない。出力先は、例えば、ネットワーク、アクチュエータ等であってもよい。実施形態2第2の実施形態に係る統合プログラム生成装置について、図面を参照して説明する。図2は、本実施形態の統合プログラム生成装置50の構成を一例として示すブロック図である。図2を参照すると、統合プログラム生成装置50は、センサ接続状態入力部51、データ解析装置仕様入力部52、プログラム入力部53、統合プログラム生成部55、および、統合プログラム出力部56を備えている。センサ接続状態入力部51は、生成する統合プログラムの処理対象となる1つ以上のセンサの接続数および種類を入力とする。データ解析装置仕様入力部52は、生成する統合プログラムのターゲットアーキテクチャの仕様を入力とする。ここで、ターゲットアーキテクチャの仕様として、AD変換仕様サンプリングレート等、シリアルパラレル変換仕様シフトレジスタ数、動作周波数等、セレクタ仕様動作周波数等、演算仕様演算器の種類と数、接続関係、並列処理数、動作周波数、外部I/F仕様バスプロトコル等等が挙げられる。これらのターゲットアーキテクチャの仕様は、データ解析装置仕様として、データベースに格納されていることが好ましい。プログラム入力部53は、個々のセンサデータに対する処理内容がC言語等の高級言語等で記述されたプログラムを入力とする。これらのプログラムは、センサ個別プログラムとして、予めデータベースに格納されていることが好ましい。統合プログラム生成部55は、センサの接続状態、すなわち、接続されたセンサの個数および種類、ならびに、データ解析装置の仕様に基づいて、個々のセンサの処理プログラムから、データ解析装置で好適に動作する統合プログラムを生成する。統合プログラム生成部55は、データ解析装置の仕様に応じて、センサから出力されたデータを、短時間で処理することを目的として統合プログラムを生成するようにしてもよいし、少ない消費電力で処理することを目的として統合プログラムを生成するようにしてもよい。また、統合プログラム生成部55は、センサのうちの優先度の高いものから出力されたデータを優先的に処理するように、統合プログラムを生成してもよい。統合プログラム出力部56は、統合プログラム生成部55で生成した統合プログラムを統合プログラム生成装置50の外部へ出力する。実施形態3第3の実施形態に係るデータ解析システムについて、図面を参照して説明する。図3は、本実施形態のデータ解析システム60の構成を一例として示すブロック図である。図3を参照すると、データ解析システム60は、データ解析装置10および統合プログラム生成装置50を備えている。データ解析装置10および統合プログラム生成装置50は、互いに接続されている。すなわち、統合プログラム生成装置50のセンサ接続状態入力部51は、データ解析装置10のセンサ接続部11から、接続されたセンサの個数および種類を入力する。一方、データ解析装置10の統合プログラム記憶部32は、統合プログラム生成装置50の統合プログラム出力部56から出力された統合プログラムを保持する。なお、データ解析装置10および統合プログラム生成装置50は同一のサイトに設置されている必要はなく、ネットワークを介して接続されていれば、互いに遠隔地に設けられていてもよい。実施形態4第4の実施形態に係るデータ解析装置について、図面を参照して説明する。本実施形態のデータ解析装置は、専用HWhardware、ハードウェアによって実現しうる。図4は、本実施形態のデータ解析装置の構成を一例として示すブロック図である。図4を参照すると、データ解析装置は、センサ接続部11、制御部15、AD変換部16、シリアルパラレル変換部20、セレクタ部23、演算部26、および、統合プログラム記憶部32を備えている。センサ接続部11は、接続コネクタ12-1~12-nを有し、接続コネクタ12-ii=1~nはセンサ90-iに接続される。AD変換部16は、アンプ17-1~17-nおよびA/D変換回路18-1~18-nを有する。アンプ17-ii=1~nは、接続コネクタを経由してセンサ90-iから受けたアナログデータを増幅してA/D変換回路18-iに出力する。シリアルパラレル変換部20は、シフトレジスタ21-1i~21-mii=1~nを有する。シフトレジスタの各段の出力は、セレクタ部23へと出力される。シフトレジスタの動作周波数は、クロック分周回路により、マスタクロック信号を分周して決定する。セレクタ部23は、セレクタ25-1~25-mを有する。セレクタ25-jj=1~mは、シフトレジスタの第j段目のレジスタないしシフト回路21-jii=1~nから出力されたデータを入力とし、いずれか1つを選択して演算部26へ出力する。すなわち、各セレクタは、センサデータの同一シフト段数のデータを接続されたセンサの数だけ入力し、その中の1つを選択して、演算部に出力する。セレクタ25-1~25-mのセレクトパターン選択パターンは、必要に応じて、各クロックサイクルごとに演算部26から指定される。セレクタ部の動作周波数は、演算部の動作周波数と同一とする。演算部26は、m個の、独立に動作する演算器27-jとその遷移制御回路28-jの組演算ブロック35-jという。を備える。遷移制御回路28-jj=1~mは、必要に応じて各クロックサイクル毎に、演算器27-jの動作内容を指定するとともに、セレクタ部23に選択パターンを指定する。独立に動作する演算ブロック35-jごとに動作周波数を設定することができる。演算ブロック間は、同一の動作周波数である場合にはワイヤによって結線され、異なる動作周波数である場合にはFIFO等で接続される。演算部26は、一例として、再構成可能論理回路ないしプログラマブルハードウェア等によって実現することができる。図5は、本実施形態のデータ解析装置の第1の動作例について説明するための図である。図5を参照すると、2つのセンサのデータが、2つの演算ブロック35-1、35-2を用いて処理される。セレクタ25-1は、2段のシフトレジスタのうちの1段目のレジスタ21-11、21-12からデータを受け、1つ目のセンサ90-1からのデータを選択して、1つ目の演算器27-1へ出力する。一方、セレクタ25-2は、2段のシフトレジスタのうちの2段目のレジスタ21-21、21-22からデータを受け、2つ目のセンサ90-2からのデータを選択して、2つ目の演算器27-2へ出力する。すなわち、図5において、演算ブロック35-1は1つ目のセンサ90-1からのデータを処理し、演算部ロック35-2は2つ目のセンサ90-2からのデータを処理するように、セレクタ部23のセレクトパターンが設定されている。また、図5において、演算ブロック35-1、35-2の動作周波数は、AD変換部16におけるサンプリング周波数と同一である。図5に示したように、本実施形態のデータ解析装置によると、データ量が多いまたは、サンプリングレートが高い複数のセンサからのデータを扱う場合には、個々のセンサからのデータを個々の演算ブロックに入力することができ、データの量が増大した場合においても、演算部26において演算能力が不足することを防ぐことができる。図6は、本実施形態のデータ解析装置の第2の動作例について説明するための図である。図6を参照すると、本動作例においては、2つのセンサ90-1、90-2からのデータを多重化して、1つの演算ブロックで処理する。セレクタ25-1は、1段のシフトレジスタのレジスタ21-11、21-12からデータを受け、一方のセンサからのデータを選択して、演算器27-1へ出力する。クロックサイクル毎に遷移制御部28-1からセレクタ25-1へ選択パターンが入力され、2つのセンサからのデータがクロックサイクル毎に切り替えられて、演算器27-1へ入力される。演算器27-1は、例えば、奇数クロックサイクルではセンサ90-1からのデータを処理し、偶数クロックサイクルではセンサ90-2からのデータを処理する。本動作例では、演算ブロックの動作周波数は、AD変換部16におけるサンプリング周波数の2倍となる。図6に示したように、本実施形態のデータ解析装置によると、データ量が少ないまたはサンプリングレートが低い複数のセンサからのデータを扱う場合には、シリアルパラレル変換部20およびセレクタ部23によって、パラレルシリアル変換を行うことで、少ない演算ブロックでデータ解析を行うことができる。したがって、本実施形態のデータ解析装置によると、演算部26における演算器その他のリソースを有効に利用することができる。また、これによって、少ない消費電力でセンサからのデータを解析することが可能となる。図7は、本実施形態のデータ解析装置の第3の動作例について説明するための図である。図7を参照すると、本動作例においては、1つのセンサ90-1からのデータを2つの演算ブロック35-1、35-2で並列に処理する。セレクタ25-1は、2段のシフトレジスタ21-11、21-22のうちの1段目のレジスタ21-11からデータを受け、演算器27-1へ出力する。一方、セレクタ25-1は、2段のシフトレジスタ21-11、21-22のうちの2段目のレジスタ21-21からデータを受け、演算器27-2へ出力する。すなわち、演算ブロック35-1は1段目の出力を処理し、演算ブロック35-2は2段目の出力を処理するように、セレクタ部23を設定する。演算部26において、例えば、演算ブロック35-1は奇数番目のサンプリングデータを処理し、演算ブロック35-2は偶数番目のサンプリングデータを処理するようにしてもよい。演算ブロック35-1、35-2は、同時に2個のサンプリングデータを処理するため、演算ブロック35-1、35-2の動作周波数は、AD変換部16におけるサンプリング周波数の半分となる。図7に示したように、本実施形態のデータ解析装置によると、シリアルパラレル変換部20により、シリアルパラレル変換を行うことで、データの並列処理が可能となる。これにより、演算ブロックの動作周波数を低減することが可能となる。データ量が増大し、単一の演算ブロックで1つのセンサから出力されたデータを処理できなくなった場合にも、本実施形態のデータ解析装置によると、複数の演算ブロックを用いてデータを処理することができる。本実施形態のデータ解析装置によると、次のような効果がもたらされる。すなわち、演算ブロックがプログラマブルであるため、センサから出力されたデータに対する処理内容および処理性能並列処理数、動作周波数を、センサの個数および種類に応じて変更することができる。実際、データ量が多いサンプリングレートが高い複数のセンサデータを扱う場合には、個々のセンサデータを個々の演算ブロックに入力することが可能なため、データ量の増大により演算能力が不足することを防ぐことができる図5。また、データ量が少ないサンプリングレートが低い複数のセンサからのデータを扱う場合には、パラレルシリアル変換セレクタ部によるデータ多重化を行うことで、センサの個数よりも少ない個数の演算ブロックを用いてデータ解析を行うことができる図6。さらに、データ量増大によって1つの演算ブロックで1つのセンサデータを処理できなくなった場合には、シリアルパラレル変換を行うことで、データの並列処理が可能となる図7。また、データ量が同じであっても、演算ブロックに余裕がある場合には、シリアルパラレル変換を行うことで、データの並列処理が可能となり、演算ブロックの動作周波数を低減することができる図7。実施形態5第5の実施形態に係るデータ解析装置について、図面を参照して説明する。本実施形態では、データ解析装置を専用ハードウェアHWを用いて実現する。図8は、本実施形態のデータ解析装置の構成を一例として示すブロック図である。図8を参照すると、データ解析装置は、センサ接続部11、制御部15、AD変換部16、シリアルパラレル変換部20、セレクタ部23、演算部26、統合プログラム記憶部32、および、FIFO部38-1~38-mを備えている。本実施形態では、セレクタ部23と演算部26との間を、FIFO等のバッファで接続している。また、セレクタ部36に、各セレクタの選択パターンを指定するセレクタ制御回路36が追加されている。本実施形態のデータ解析装置によると、第4の実施形態のデータ解析装置と異なり、セレクタ部23の動作周波数と演算部26の動作周波数を整数比以外に設定することができる。これにより、演算部26のプログラム並列度、動作周波数、等をより柔軟に設定することが可能になり、高スループットや低消費電力向けの構成を実現することができる。実施形態6第6の実施形態に係るデータ解析装置について、図面を参照して説明する。本実施形態では、データ解析装置の演算部および制御部16を汎用のハードウェアHWを用いて構成する。図9は、本実施形態のデータ解析装置の構成を一例として示すブロック図である。図9を参照すると、データ解析装置は、センサ接続部11、制御部15、AD変換部16、シリアルパラレル変換部20、セレクタ部23、演算部26、統合プログラム記憶部32、バッファ部40-1~40-m、および、バスI/F部41-1~41-mを備えている。第5の実施形態のデータ解析装置によると、上述のとおり、セレクタ部23と演算部26との分離が可能となる。本実施形態では、さらに、汎用バスを採用することにより、セレクタ部23と演算部26とを分離する。また、CPU42に、演算部26および装置全体の制御部15を実装する。CPU42は複数のコアを有していてもよい。この場合には、CPU42は、複数の演算ブロックとして動作しうる。実施形態7第7の実施形態に係るデータ解析装置について、図面を参照して説明する。本実施形態のデータ解析装置によると、センサ接続数を拡張することができる。図10は、本実施形態のデータ解析の構成を一例として示すブロック図である。図10を参照すると、データ解析装置は、AD変換部16a、16b、シリアルパラレル変換部20a、20b、セレクタ部23a、23b、および、演算部26を備えている。本実施形態では、セレクタ部23bのセレクタ25b-1~25b-mのそれぞれに、外部入力のポート設ける。すなわち、セレクタ25b-jj=1~mの外部入力ポートへ、別のセンサ接続部から入力したセンサデータをセレクタ25-jによって選択したセレクト結果を入力する。本実施形態のデータ解析装置によると、データ解析装置に接続しうるセンサの個数を増やすことができる。なお、本実施形態では、一例として、接続しうるセンサの個数を2倍に増やす構成について説明したが、同様の拡張により、接続しうるセンサの個数を任意の倍数に増やすことができる。実施形態8第8の実施形態に係るデータ解析装置について、図面を参照して説明する。本実施形態のデータ解析装置によると、演算ブロック数を拡張することができる。図11は、本実施形態のデータ解析の構成を一例として示すブロック図である。図11を参照すると、データ解析装置は、AD変換部16、シリアルパラレル変換部20a、20b、セレクタ部23a、23b、および、演算部26a、26bを備えている。本実施形態では、シリアルパラレル変換部20a、20bのシフトレジスタの最後の段に外部出力ポートを設け、最初の段に外部入力ポートを設ける。また、必要に応じて、演算部26a、26bの最後の段の演算ブロックに外部出力ポートを設け、最初の段の演算ブロックに外部入力ポートを設ける。さらに、これらの入出力ポートを相互に接続する。本実施形態のデータ解析装置によると、演算ブロックの個数を拡張することができる。なお、本実施形態では、一例として、演算ブロックの個数を2倍に増やす構成について説明したが、同様の拡張により、演算ブロックの個数を任意の倍数に増やすことができる。実施形態9第9の実施形態に係る統合プログラム生成装置について、図面を参照して説明する。本実施形態の統合プログラム生成装置は、汎用ハードウェアHWを用いて実現しうる。図12は、本実施形態の統合プログラム生成装置を実現する汎用コンピュータの構成を一例として示すブロック図である。図12を参照すると、汎用コンピュータは、処理装置70、入力装置83、および、出力装置85を備えている。処理装置70は、さらに、CPU71、主記憶装置72、記憶媒体73、データ蓄積装置75、メモリ制御インタフェース部76~78、I/Oインタフェース部80、81、およびバス82を備えている。主記憶装置72、記憶媒体73、データ蓄積装置75は、それぞれ、メモリ制御インタフェース部76~78を介してバス82に接続されている。また、入力装置83および出力装置85は、それぞれ、I/Oインタフェース部80、81を介して、バス82に接続されている。図2におけるセンサ接続状態入力部51、データ解析装置仕様入力部52、および、プログラム入力部53は、それぞれ、キーボード、マウス等の入力装置83、または、磁気ディスク、CD-ROM等の記憶媒体から、接続されたセンサの個数および種類、データ解析装置の仕様、および、センサ個別プログラムを入力する。入力したデータ解析装置仕様およびセンサ個別プログラムは、データ蓄積装置75に保持する。図2における統合プログラム生成部55は、CPU71で実行するプログラムとして実装される。このプログラムは、入力装置83または記憶媒体73から入力され、データ蓄積装置75に保持する。このプログラムをCPU71で実行する場合には、メモリ等の高速な主記憶装置72に読み出して処理する。処理結果は、データ蓄積装置75に保持する。図2における統合プログラム出力部56は、出力装置85または記憶媒体73に対するメモリ制御インタフェース部77として実装する。図13a~dは、センサを追加した場合における、本実施形態の統合プログラム生成装置の動作を一例として示す。例えば、以下のような時系列でセンサの組み合わせが変更された場合には、統合プログラム生成装置は、変更内容に応じて、使用する演算器図13ではPEアレイプロセッサエレメントアレイと表記する数、動作周波数、面積PE数を決定し、統合プログラムを生成する。図13aを参照すると、センサA90-1から出力されたデータは、セレクタ25-1によって演算ブロック35-1のPEアレイに出力されている。一方、センサB90-2から出力されたデータは、セレクタ25-2によって演算ブロック35-2のPEアレイに出力されている。このとき、各センサのデータのサンプリングレートと、各PEアレイの動作周波数とは同一である。図13bを参照すると、センサB90-2から出力されたデータは、演算ブロック35-2、35-3における2つのPEアレイで並列に処理される。このとき、演算ブロック35-2、35-3におけるPEアレイの動作周波数は半分に下げる。図13cを参照すると、センサA90-1の処理速度動作周波数を2倍にして、半分の数のPEアレイで処理する省面積化例が記載されている。また、図13dを参照すると、センサC90-3が追加サンプリングレートは3倍とする。された場合が示されている。このとき、2個のPEアレイを用いて、センサB90-2およびセンサC90-3から出力されたデータを並列に処理することで、演算ブロック35-2、35-3におけるPEアレイの動作周波数は高々2倍にすることで、データの処理が可能となる。したがって、本実施形態の統合プログラム生成装置によると、複数の異なるサンプリングレートのセンサが接続された場合においても、複数のPEアレイに適切にデータを割り当てるとともに、これらのPEアレイの動作周波数を適切に決定することで、センサからのデータを処理することが可能となる。実施形態10第10の実施形態に係るデータ解析システムについて説明する。本実施形態のデータ解析システムは、第4ないし第8の実施形態に係るデータ解析装置と、第9の実施形態に係る統合プログラム生成装置とを組み合わせることによって実現される。本実施形態のデータ解析システムを、第4、第5、第7および第8の実施形態に係るデータ解析装置と、第9の実施形態に係る統合プログラム生成装置とを組み合わせることで実現する場合には、データ解析装置を専用のHWhardware、ハードウェアによって実現し、統合プログラム生成装置を汎用のHWによって実現することができる。一方、本実施形態のデータ解析システムを、第6の実施形態に係るデータ解析装置と、第9の実施形態に係る統合プログラム生成装置とを組み合わせることで実現する場合には、データ解析装置の一部例えば、センサ接続部11、AD変換部16、シリアルパラレル変換部20、セレクタ部23を専用のHWによって実現し、データ解析装置の残部例えば、制御部15、演算部26および統合プログラム生成装置を汎用のHWによって実現することができる。実施形態11第11の実施形態に係るデータ解析装置について説明する。図1を参照すると本実施形態では、センサ90-1~90-nの制御を演算部26から行う。具体的には、一定期間に亘ってセンサ90-ii=1~nから出力されたデータに変化がない場合には、センサ90-iをスリープモードに移行させ、一定時間後にスリープモードから復帰させる。また、データ解析に必要なサンプリングレートを動的に計算して設定適応制御するようにしてもよい。本実施形態のデータ解析装置によると、センサおよびデータ解析装置における消費電力を削減することができる。なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示請求の範囲を含むの枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。