"複数の変換前画素値を記憶するメインメモリと、複数のキャッシュブロックを有するキャッシュメモリとに接続される画像処理装置であって、所定の実行順に従って変換後座標を決定するカウンタと、前記変換後座標に対応する変換後画素値の計算に必要な複数の変換前画素値の変換前座標を決定する座標決定部と、前記メインメモリに記憶された複数の変換前画素値をそれぞれ、前記変換前座標に応じたキャッシュブロックへ転送するメモリコントローラと、前記複数のキャッシュブロックから、前記変換後画素値の計算に必要な全ての変換前画素値を1回のキャッシュアクセスで読み出すキャッシュアクセス部と、前記キャッシュアクセス部が読み出した変換前画素値を参照して、前記変換後画素値を計算する画素値計算部と、前記変換後画素値を出力する出力部と、を備えることを特徴とする画像処理装置。前記キャッシュブロックは、第1乃至第4キャッシュブロックを備え、前記メモリコントローラは、水平方向の第1座標値及び垂直方向の第2座標値の偶数及び奇数の組み合わせに基づいて、前記第1乃至第4キャッシュブロックの中から転送先となるキャッシュブロックを決定し、前記画素値計算部は、前記第1乃至第4キャッシュブロックに記憶された変換前画素値を参照して前記変換後画素値を計算する、請求項1に記載の画像処理装置。前記メモリコントローラは、前記第1座標値及び前記第2座標値が偶数である第1変換前画素値を前記第1キャッシュブロックへ転送し、前記第1座標値が奇数且つ前記第2座標値が偶数である第2変換前画素値を前記第2キャッシュブロックへ転送し、前記第1座標値が偶数且つ前記第2座標値が奇数である第3変換前画素値を前記第3キャッシュブロックへ転送し、前記第1座標値及び前記第2座標値が奇数である第4変換前画素値を前記第4キャッシュブロックへ転送する、請求項2に記載の画像処理装置。複数の変換前画素値を記憶するメインメモリと、複数のキャッシュブロックを有するキャッシュメモリと、所定の実行順に従って変換後座標を決定するカウンタと、前記変換後座標に対応する変換後画素値の計算に必要な複数の変換前画素値の変換前座標を決定する座標決定部と、前記メインメモリに記憶された複数の変換前画素値をそれぞれ、前記変換前座標に応じたキャッシュブロックへ転送するメモリコントローラと、前記複数のキャッシュブロックから、前記変換後画素値の計算に必要な全ての変換前画素値を1回のキャッシュアクセスで読み出すキャッシュアクセス部と、前記キャッシュアクセス部が読み出した変換前画素値を参照して、前記変換後画素値を計算する画素値計算部と、前記変換後画素値を出力する出力部と、を備えることを特徴とする画像処理システム。前記メモリコントローラは、前記第1座標値及び前記第2座標値が偶数である第1変換前画素値を前記第1キャッシュブロックへ転送し、前記第1座標値が奇数且つ前記第2座標値が偶数である第2変換前画素値を前記第2キャッシュブロックへ転送し、前記第1座標値が偶数且つ前記第2座標値が奇数である第3変換前画素値を前記第3キャッシュブロックへ転送し、前記第1座標値及び前記第2座標値が奇数である第4変換前画素値を前記第4キャッシュブロックへ転送する、請求項4に記載の画像処理システム。本発明が解決しようとする課題は、シングルポートのSRAMを使用して画像処理装置の処理効率を改善することである。本実施形態の画像処理装置は、複数の変換前画素値を記憶するメインメモリと、複数のキャッシュブロックを有するキャッシュメモリとに接続される。画像処理装置は、カウンタと、座標決定部と、メモリコントローラと、キャッシュアクセス部と、画素値計算部と、出力部と、を備える。カウンタは、所定の実行順に従って変換後座標を決定する。座標決定部は、変換後座標に対応する変換後画素値の計算に必要な複数の変換前画素値の変換前座標を決定する。メモリコントローラは、メインメモリに記憶された複数の変換前画素値をそれぞれ、変換前座標に応じたキャッシュブロックへ転送する。キャッシュアクセス部は、複数のキャッシュブロックから、変換後画素値の計算に必要な全ての変換前画素値を1回のキャッシュアクセスで読み出す。画素値計算部は、キャッシュアクセス部が読み出した変換前画素値を参照して、変換後画素値を計算する。出力部は、変換後画素値を出力する。本実施形態の画像処理システム1の構成について説明する。図1は、本実施形態の画像処理システム1のブロック図である。図2は、本実施形態の画像データのデータ構造の概略図である。図1の画像処理システム1は、画像処理装置10と、キャッシュメモリ20と、メインメモリ30と、入出力インタフェース40と、外部バス51と、内部バス52と、画像生成装置60と、ネットワーク70と、を備える。画像処理装置10は、複数の画素値を有する画像データに所定の画像処理を施す半導体集積回路である。画像処理装置10は、外部バス51を介して、メインメモリ30及び入出力インタフェース40に接続され、内部バス52を介して、キャッシュメモリ20に接続される。変換パターンは、ユーザによる設定又は画像生成装置60の機能を実現するアプリケーションによって決められる。キャッシュメモリ20は、変換前画素値をキャッシュライン単位で記憶する。キャッシュメモリ20は、例えば、シングルポートのSRAMである。メインメモリ30は、画像データを記憶する。メインメモリ30は、例えば、DRAMDinamycRandamAccessMemoryである。入出力インタフェース40は、画像生成装置60と、ネットワーク70と、に接続される。画像生成装置60は、画像データを生成する半導体集積回路例えば車載カメラである。ネットワーク70は、例えば有線ネットワーク又は無線ネットワークである。図2Aに示すように、画像データは、複数の画素値から構成される。各画素値は、色情報例えば、色調及び階調を表す情報を含む。画像処理は、所定の変換パターン例えば、回転、左右反転、上下反転、拡大、縮小、及び歪み補正に基づいて、画像の形状を変換する処理である。図2Bは、変換前画像データを時計回りに90°回転させる変換パターンを示す。本実施形態の画像処理装置10の構成について説明する。図3は、本実施形態の画像処理装置10、キャッシュメモリ20及びメインメモリ30のブロック図である。画像処理装置10は、画像処理ブロックと、メモリコントローラ18と、を備える。画像処理ブロックは、カウンタ11と、座標決定部12と、タグチェッカ13と、バッファ14と、キャッシュアクセス部15と、画素値計算部16と、出力部17と、を備える。キャッシュメモリ20は、第1~第4キャッシュブロック21~24を備える。メインメモリ30は、第1領域31と、第2領域32と、を備える。第1領域31には、複数の変換前画素を含む変換前画像データがラスタスキャン順に予め記憶されている。第2領域32には、画像処理装置10が生成した複数の変換後画素値を含む変換後画像データが記憶される。メモリコントローラ18は、メインメモリ30の第1領域31に記憶された変換前画素値を変換前座標に応じたキャッシュブロック第1~第4キャッシュブロック21~24の何れかへ転送する。画像処理ブロックは、第1~第4キャッシュブロック21~24に記憶された変換前画素値を参照して変換後画素値を計算する。メモリコントローラ18は、画像処理ブロックが計算した変換後画素値をメインメモリ30の第2領域32へ転送する。これにより、変換後画像データがメインメモリ30に記憶される。本実施形態の第1~第4キャッシュブロック21~24の構成について説明する。図4は、本実施形態の第1~第4キャッシュブロック21~24のブロック図である。第1~第4キャッシュブロック21~24はそれぞれ、複数のキャッシュラインCLii=1~nnは2以上の整数と、複数のタグ領域Tiと、を備える。キャッシュラインCLiには、キャッシュラインサイズ分の変換前画素値が記憶される。キャッシュラインサイズは、偶数個の画素値を格納可能なサイズである。タグ領域Tiには、タグと、キャッシュライン情報とが記憶される。タグは、キャッシュラインCLiに記憶される複数の変換前画素値を特定する情報である。キャッシュライン情報は、キャッシュラインCLiの状態を示す情報である。例えば、キャッシュライン情報は、キャッシュラインCLiがフェッチ中であるか否かと、キャッシュラインCLiに記憶されている変換前画素値が有効であるすなわち、変換後画素値の計算に必要な変換前画素値が記憶されているか否かと、を示す情報である。カウンタ11は、所定の実行順に従って変換後座標を決定する。変換後座標は、第2領域32のアドレスと1対1に対応する。座標決定部12は、1個の変換後座標から、その変換後座標と対応する変換前画像における1個の座標以下、対応座標というを計算し、1個の対応座標から複数の変換前座標を決定する。対応座標は、変換前座標を特定するための基準となる座標であり、小数値をとり得る。変換前座標は、対応座標の周辺に位置する整数値の座標である。変換前座標の数は、画素値計算アルゴリズムに依存する。タグチェッカ13は、タグ領域Tiをチェックして、変換後画素値の計算を要求する変換要求をバッファ14に書き込む。バッファ14は、キャッシュアクセス部15が参照するまで、変換要求を保持する。キャッシュアクセス部15は、対応座標に基づいて変換後画素値の計算に必要な変換前画素値の変換前座標を特定し、変換前座標に基づいてタグ領域Tiをチェックして、キャッシュラインCLiに記憶された変換前画素値を読み出す。例えば、キャッシュアクセス部15は、1個の対応座標から4つの変換前座標を特定する。画素値計算部16は、変換前画素値を参照して変換後画素値を計算する。出力部17は、変換後画素値をメモリコントローラ18へ出力する。メモリコントローラ18は、第1領域31に記憶された変換前画素値を第1~第4キャッシュブロック21~24へ転送する。また、メモリコントローラ18は、出力部17が出力した変換後画素値を第2領域32へ転送する。本実施形態の第1~第4キャッシュブロック21~24のキャッシュラインCLiに記憶される変換前画素値について説明する。図5は、本実施形態の第1~第4キャッシュブロック21~24のキャッシュラインCLiに記憶される変換前画素値の説明図である。第1領域31には、キャッシュラインサイズ分の変換前画素値以下、画素パッケージというが記憶される。第1キャッシュブロック21の各キャッシュラインCLiには、変換前画像内で垂直方向Y方向に偶数座標、水平方向X方向に偶数座標の変換前画素値が、メインメモリ30上での並び順でキャッシュラインサイズ分だけ記憶される。この第1キャッシュブロック21のあるキャッシュラインに格納されうる画素値の集合を、第1画素パッケージPAC1jj=1~mmは2以上の整数とする。第2キャッシュブロック22の各キャッシュラインCLiには、変換前画像内で垂直方向Y方向に偶数座標、水平方向X方向に奇数座標の画素値が、メインメモリ30上での並び順でキャッシュラインサイズ分だけ記憶される。この第2キャッシュブロック22のあるキャッシュラインに格納されうる画素値の集合を、第2画素パッケージPAC2jとする。第3キャッシュブロック23の各キャッシュラインCLiには、変換前画像内で垂直方向Y方向に奇数座標、水平方向X方向に偶数座標の画素値が、メインメモリ30上での並び順でキャッシュラインサイズ分だけ記憶される。この第3キャッシュブロック23のあるキャッシュラインに格納されうる画素値の集合を、第3画素パッケージPAC3jとする。第4キャッシュブロック24の各キャッシュラインCLiには、変換前画像内で垂直方向Y方向に奇数座標、水平方向X方向に奇数座標の画素値が、メインメモリ30上での並び順でキャッシュラインサイズ分だけ記憶される。この第4キャッシュブロック24のあるキャッシュラインに格納されうる画素値の集合を、第4画素パッケージPAC4jとする。キャシュブロック内のキャッシュラインの数nが画素パッケージの数mより少ない場合、ある画素パッケージmは、mn番目のキャッシュラインに格納される。ここで、mnは、mをnで割ったときの余りである。このため、あるキャッシュラインCLiには複数の画素パッケージPACjが記憶され得る。例えば、n=5且つm=10の場合、キャッシュラインCL1には、画素パッケージPAC1又はPAC6が記憶され、キャッシュラインCL2には、画素パッケージPAC2又はPAC7のどちらかが記憶される。この場合、キャッシュラインCLiには2種類の画素パッケージが記憶され得る。このように、あるキャッシュラインCLiには複数の画素パッケージが記憶され得る。このためタグTiに、キャッシュラインCLiに格納されている画素パッケージを特定するタグ例えばj/nが格納される。ここで、j/nは、jをnで割ったときの商の小数を切り捨てた値である。本実施形態の画像処理装置10の動作について説明する。図6は、本実施形態の画像処理のフローチャートである。画像処理ブロックは、変換要求発行S602と、画像変換S612と、を並行して実行する。S602は、S612に対して、所定の画素数の分だけ先行して実行される。この所定の画素数は、1キャッシュラインに記憶される画素値の数とほぼ同数であるが、これに限られるものではなく、1~kkは、バッファ14に記憶可能な画素値の数画素であればよい。S602及びS612は、全ての変換前画素値についてS612が終了するまで繰り返し実行されるS604-NO。全ての変換前画素値についてS612が終了するとS604-YES、画像処理が終了する。図7は、本実施形態のフェッチ処理のフローチャートである。フェッチ処理は、第1記憶領域31に記憶された変換前画素を変換前座標に応じた第1~第4キャッシュブロック21~24へ転送する処理であって、フェッチ要求が発行されたときに実行される。<S700>メモリコントローラ18は、フェッチ要求により、第1領域31から2つのキャッシュラインサイズ分の変換前画素値を取得し、取得した複数の変換前画素値を画素パッケージにまとめる。この時、メモリコントローラ18は、変換前画像の端部から、連続する2つキャッシュラインサイズ分の画素値毎に変換前画像を分割して画像処理ブロックを生成する。画像処理ブロックは、フェッチ要求に含まれる変換前座標に対応する変換前画素値を含み、2つキャッシュラインサイズ分の連続する画素値で構成される。<S702>メモリコントローラ18は、変換前座標に応じて変換前画素値を第1~第4変換前画素値P1~P4に分類する。図8及び9は、本実施形態の画素値分類の説明図である。第1~第4変換前画素値P1~P4は、それぞれ第1~第4変換前座標を有する。第1~第4変換前座標は、それぞれ変換前画像領域の水平方向の第1座標値以下、X座標というと、変換前画像領域の垂直方向の第2座標値以下、Y座標というからなる。例えば、第1変換前画素値P1の第1変換前座標はX座標及びY座標が偶数であり、第2変換前画素値P2の第2変換前座標はX座標が奇数且つY座標が偶数であり、第3変換前画素値P3の第3変換前座標はX座標が偶数且つY座標が奇数であり、第4変換前画素値P4の第4変換前座標はX座標及びY座標が奇数である。<S704>メモリコントローラ18は、取得した2つキャッシュラインサイズ分の連続する画素値を、変換前座標に応じて、それぞれ第1~第4画素パッケージPAC1j~PAC4jにまとめる。<S706>メモリコントローラ18は、変換前座標に応じて第1~第4キャッシュブロック21~24を、それぞれ第1~第4画素パッケージPAC1j~PAC4jの転送先キャッシュブロックとして決定する。例えば、メモリコントローラ18は、第1変換前座標を有する複数の第1変換前画素値P1から構成される第1画素パッケージPAC1jの転送先キャッシュブロックを第1キャッシュブロック21に決定し、第3変換前座標を有する複数の第3変換前画素値P3から構成される画素パッケージPAC3jの転送先キャッシュブロックを第3キャッシュブロック23に決定する。<S702>メモリコントローラ18は、第1~第4画素パッケージPAC1j~PAC4jを、それぞれ転送先として決定した第1~第4キャッシュブロック21~24の何れかへ転送する。各画素パッケージが格納されるキャッシュラインの番号iは、jnである。ここで、nはキャシュブロック内のキャッシュラインの数であり、jは画素パッケージの番号であり、ここで、jnは、jをnで割ったときの余りである。これにより、変換前座標に応じた第1~第4キャッシュブロック21~24に、変換後画素値の計算に必要な変換前画素値が記憶される。<S704>メモリコントローラ18は、各画素パッケージの転送先である各キャッシュブロックの各キャッシュラインCLiに関連付けられたタグ領域Tiに、タグ及びキャッシュライン情報を設定する。タグには、キャッシュラインCLiに記憶される複数の変換前画素値すなわち、画素パッケージを特定する情報として、j/nが設定される。これにより、キャッシュアクセス部15が、第1~第4キャッシュブロック21~24に記憶された第1~第4変換前画素値P1~P4を参照可能になる。本実施形態の変換要求発行について説明する。図10は、本実施形態の変換要求発行のフローチャートである。図11は、本実施形態の第1キャッシュ保証のフローチャートである。変換要求発行は、変換前座標及び変換後座標を含む変換要求を発行する処理である。第1キャッシュ保証は、変換要求発行において、有効な変換前画素がキャッシュメモリ20に記憶されていること、又はキャッシュラインCLiがフェッチ中であることを保証する処理である。<S1001>カウンタ11は、バッファ14がフルであるか否かを判定する。バッファ14がフルでない場合S1001-NO、すなわち、バッファ14に空き領域がある場合、S1002へ進む。バッファ14がフルである場合S1001-YES、バッファ14に空きができるまで待機する。<S1002>カウンタ11は、所定の実行順に従って変換後座標を決定する。変換後座標は、第2領域32のアドレスに1対1に対応するので、変換後座標が決定すると、変換後画素を記憶すべき第2領域32のアドレスが決定する。実行順は、変換パターンにより決定する。具体的には、カウンタ11は、入出力インタフェース40を介して取得した変換パターンに対応する座標計算アルゴリズムを用いて、変換後座標を更新する。すなわち、変換後座標は、変換パターンに応じた実行順に従ってシフトする。<S1003>座標決定部12は、変換後画素値の計算に必要な変換前画素値すなわち、有効な変換前画素値の変換前座標を特定するための、対応座標を計算する。座標決定部12は、変換パターンに応じた変換後座標から対応座標を求める変換式を使う。座標決定部12は、例えば、回転、縮小、拡大、及び並行移動等の変換パターンに応じた変換式例えば、式1と、変換後座標と、を用いて変換前座標を計算する。式1において、X1及びY1は対応座標であり、X2及びY2は変換後座標である。A~Fは変換パラメータであり、変換パターンにより異なる。そして、座標決定部12は、対応座標の周囲の整数座標を変換前座標に決定する。<S1004>タグチェッカ13は、決定した変換前座標毎に、有効な変換前画素値が第1~第4キャッシュブロック21~24に記憶されているか否かを確認する。第1キャッシュ保証は、図11に従って実行される。<S1100及びS1102>タグチェッカ13は、S700と同様に、チェックすべきキャッシュブロックを決定するS1100。次に、タグチェッカ13は、タグ領域Tiのタグに基づいて、有効な変換前画素値が第1~第4キャッシュブロック21~24に記憶されているか否かを判定するS1102。具体的には、参照すべき各変換前画素値の変換前座標に基づいて、キャッシュブロックと、キャッシュブロック内のキャッシュラインCLiとを特定し、そのキャッシュラインCLiと対応するタグ領域Tiのタグ及びキャッシュライン情報に基づいて、有効な変換前画素値がキャッシュブロックに記憶されているか否かを判定する。有効な変換前画素値が記憶されていないと判定されるとS1102-NO、S1104へ進む。有効な変換前画素値が記憶されていると判定されるとS1102-YES、S1108へ進む。例えば、タグチェッカ13は、式2を用いて、画素パッケージの番号jを計算する。式2において、x及びyは変換前座標であり、wは変換前画像のX方向の画素値の数であり、pは画素パッケージに含まれる画素値の数であり、nはキャッシュブロックに格納されている画素パッケージの数である。その結果、画素パッケージPACjが格納されるべきキャッシュブロックのキャッシュラインCLiの番号iは、jnとなる。そして、タグチェッカ13は、キャッシュラインCLiに対応するタグTiに格納されているタグがj/nの場合、有効な変換前画素値がキャッシュブロックに記憶されていると判定する。<S1104>タグチェッカ13は、タグ領域Tiのキャッシュライン情報に基づいて、第1~第4キャッシュブロック21~24のキャッシュラインCLiがフェッチ中か否であるかを判定する。キャッシュラインCLiがフェッチ中でない場合S1104-NO、S1106へ進む。キャッシュラインCLiがフェッチ中である場合S1104-YES、S1108へ進む。<S1106>タグチェッカ13は、第1フェッチ要求を発行する。第1フェッチ要求は、キャッシュライン情報をフェッチ中に更新すると同時に、図7のフェッチ処理をメモリコントローラ18に要求する信号である。メモリコントローラ18は、フェッチ要求に従ってフェッチ処理を実行し、第1記憶領域31に記憶された変換前画素値を第1~第4キャッシュブロック21~24へ転送する。タグチェッカ13は、第1フェッチ要求を発行すると、メインメモリ30へのアクセスの終了を待たずに、S1108を実行する。<S1108>タグチェッカ13は、変換要求を発行する。変換要求は、S1002で決定された変換後座標と、S1003で決定された変換前座標と、を含む。変換要求は、変換後座標に対応する変換後画素値の計算を画像処理ブロックに要求する命令である。発行された変換要求は、キャッシュアクセス部15が読み出すまでバッファ14に保持される。S1108が終了すると、第1キャッシュ保証が終了し、S1005へ進む。<S1005>全ての変換前画素値について第1キャッシュ保証が終了するまでS1005-NO、S1001~S1004は繰り返し実行される。全ての変換前画素値について第1キャッシュ保証が終了するとS1005-YES、変換要求発行が終了し、S604へ進む。次に、本実施形態の画像変換について説明する。図12は、本実施形態の画像変換のフローチャートである。図13は、本実施形態の第2キャッシュ保証のフローチャートである。画像変換は、第1~第4キャッシュブロック21~24に記憶された変換前画素値を参照して変換後画素値を計算する処理である。第2キャッシュ保証は、画像変換において、有効な変換前画素値が第1~第4キャッシュブロック21~24に記憶されていることを保証する処理である。<S1201>バッファ14が空ではないつまり、バッファ14に変換要求がある場合S1201-NO、すなわち、バッファ14に少なくとも1つの変換要求がある場合、S1202へ進む。バッファ14が空であるつまり、バッファ14に要求がない場合S1201-YES、バッファ14が空ではなくなった後に、S1202へ進む。<S1202>キャッシュアクセス部15は、第1キャッシュ保証でバッファ14に保持された変換要求で参照すべき変換前座標に対応する変換前画素値が第1~第4キャッシュブロック21~24に記憶されている場合、変換前画素値を第1~第4キャッシュブロック21~24から読み出す。第2キャッシュ保証は、図13に従って実行される。<S1300及びS1302>キャッシュアクセス部15は、S700と同様に、チェックすべきキャッシュブロックを決定するS1300。次に、キャッシュアクセス部15は、タグ領域Tiのタグに基づいて、有効な変換前画素値が第1~第4キャッシュブロック21~24に記憶されているか否かを判定するS1302。具体的には、参照すべき各変換前画素値の変換前座標に基づいて、キャッシュブロックと、キャッシュブロック内のキャッシュラインとを特定し、特定したキャッシュラインCLiと対応するタグ領域Tiのタグ及びキャッシュライン情報に基づいて、有効な変換前画素値がキャッシュブロックに記憶されているか否かを判定する。有効な変換前画素値が記憶されていないと判定されるとS1302-NO、S1304へ進む。有効な変換前画素値が記憶されていると判定されるとS1302-YES、S1308へ進む。<S1304>キャッシュアクセス部15は、キャッシュライン情報に基づいて、キャッシュラインCLiがフェッチ中か否であるかを判定する。キャッシュラインCLiがフェッチ中でない場合S1304-NO、S1306へ進む。キャッシュラインCLiがフェッチ中である場合S1304-YES、S1302へ戻る。<S1306>キャッシュアクセス部15は、第2フェッチ要求を発行する。第2フェッチ要求は、キャッシュラインをフェッチ中の状態に更新すると同時に、フェッチ処理をメモリコントローラ18に要求する信号である。メモリコントローラ18は、フェッチ処理を実行し、図7のフェッチ処理により第1記憶領域31に記憶された変換前画素値を、変換前座標に応じた第1~第4キャッシュブロック21~24の何れかへ転送する。S1306が終了すると、S1302へ戻る。<S1308>キャッシュアクセス部15は、1回のキャッシュアクセスで、第1~第4キャッシュブロック21~24に記憶された第1~第4変換前画素値P1~P4を読み出す。第1~第4キャッシュブロック21~24には、1個の変換後座標に対応する1個の対応座標から決定された4個の変換前座標0,0、1,0、0,1及び1,1に対応する第1~第4変換前画素値P1~P4が記憶される。この場合、キャッシュアクセス部15は、第1キャッシュブロック21に記憶された第1変換前画素値P10,0と、第2キャッシュブロック22に記憶された第2変換前画素値P21,0と、第3キャッシュブロック23に記憶された第3変換前画素値P30,1と、第4キャッシュブロック24に記憶された第4変換前画素値P41,1を1回のキャッシュアクセスで読み出す。S1308が終了すると、第2キャッシュ保証が終了し、S1203へ進む。<S1203>画素値計算部16は、第1~第4キャッシュブロック21~24から読み出された第1~第4変換前画素値P1~P4を参照して、変換後画素値を計算する。具体的には、画素値計算部16は、入出力インタフェース40を介して取得した変換パターンに対応する画素値計算アルゴリズムに従って第1~第4変換前画素値P1~P4を参照して、変換後画素値を計算する。画素値計算アルゴリズムは、例えば加重平均アルゴリズムである。<S1204>出力部17は、S1203で計算された変換後画素値をメモリコントローラ18へ出力する。メモリコントローラ18は、バッファ14に保持された変換要求の変換後座標に対応する第2領域32のアドレスに、出力部17が出力した変換後画素値を転送する。<S1205>全ての変換前画素値について第2キャッシュ保証が完了するまでS1205-NO、S1201~S1204は繰り返し実行される。全ての変換前画素値について第2キャッシュ保証が完了するとS1205-YES、画像変換が終了し、S604へ進む。なお、本実施形態では、4個の変換前画素値を参照して変換後画素値を計算する加重平均法の例について説明したが、本発明の範囲はこれに限られるものではない。本実施形態は、複数の変換前画素値を参照して変換後画素値を計算する任意の方法にも適用可能である。例えば、X方向に4個且つY方向に4個すなわち、16個の変換前画素値を参照して変換後画素値を計算するバイキュービック法の場合、キャッシュメモリ20には、8個のキャッシュブロック第1~第8キャッシュブロックが用意される。メモリコントローラ18は、変換前座標に応じて、変換前画素値を8種類に分類する。図14及び15は、本実施形態の変形例の画素値分類の説明図である。例えば、X方向に4画素且つY方向に4画素の変換前画像データの場合、メモリコントローラ18は、変換前画像データの変換前画素値を、X座標を1つのキャッシュラインに格納可能な画素数で除した時の商X座標/キャッシュラインサイズ分の画素数の偶数又は奇数と、Y座標をY方向の参照画素数で除した時の剰余Y座標MODY方向の参照画素数とに応じて、第1~第8変換前画素値P1~P8の何れかに分類する。例えば、第1、第3、第5、及び第7変換前画素値P1,P3,P5及びP7は、それぞれ、X座標を1つのキャッシュラインに格納可能な画素数で除した時の商が偶数であり、Y座標を除したときの剰余が0~3である。第2、第4、第6及び第8変換前画素値P2,P4,P6及びP8は、それぞれ、X座標を1つのキャッシュラインに格納可能な画素数で除した時の商が奇数であり、Y座標を除したときの剰余が0~3である。次に、メモリコントローラ18は、第1~第8キャッシュブロックを、それぞれ、第1~第8変換前画素値P1~P8から構成される画素パッケージの転送先キャッシュブロックとして決定する。変換後画素値の計算には、X方向に連続する変換前画素値だけではなく、Y方向に連続する変換前画素値も必要である。仮に、キャッシュラインCLiに記憶される変換前画素値の配列が変換前画像データのX方向の配列と同じ場合、キャッシュラインCLiには、X方向に連続する変換前画素値のみが記憶される。この場合、X方向に連続するキャッシュラインサイズ分の変換前画素値のみが、1回のキャッシュアクセスで参照可能である。すなわち、1回のキャッシュアクセスでは、変換後画素値の計算に必要な全ての変換前画素値を参照することはできない。これに対して、本実施形態によれば、メモリコントローラ18は、X座標のキャッシュラインサイズ分毎の位置と、Y座標をY方向の参照画素数で除したときの剰余とに応じて転送先となるキャッシュブロックを決定する。変換前画素値は、変換前座標に応じたキャッシュブロックのキャッシュラインCLiに記憶される。その結果、各キャッシュブロックのキャッシュラインCLiにはX方向にキャッシュライン数分だけ連続する座標を待つ変換前画素値が記憶される。また、Y方向に連続する変換前画素値は、それぞれ、2つおきの異なるキャッシュブロックに格納される。この場合、X方向にはキャシュラインサイズ分だけX方向に連続し、Y方向にはキャッシュブロック数/2の数だけY方向に連続した座標を持つ複数の変換前画素値が、1回のキャッシュアクセスで参照可能である。換言すると、本実施形態のメモリコントローラ18は、変換前画素値を、複数のキャッシュブロックのキャッシュラインCLiにX方向に連続して配列し、複数のキャッシュブロックにY方向に連続して配列するように、複数の変換前画素値をキャッシュブロックへ転送する。なお、本実施形態では、第1キャッシュ保証又は第2キャッシュ保証は、省略可能である。メモリコントローラ18は、第1キャッシュ保証が省略される場合、第2フェッチ要求が発行されたときだけフェッチ処理を実行し、第2キャッシュ保証が省略される場合、第2フェッチ要求が発行されたときだけフェッチ処理を実行する。本実施形態の画像処理システム1の少なくとも一部は、ハードウェアで構成しても良いし、ソフトウェアで構成しても良い。ソフトウェアで構成する場合には、画像処理システム1の少なくとも一部の機能を実現するプログラムをフレキシブルディスクやCD-ROM等の記録媒体に収納し、コンピュータに読み込ませて実行させても良い。記録媒体は、磁気ディスクや光ディスク等の着脱可能なものに限定されず、ハードディスク装置やメモリなどの固定型の記録媒体でも良い。また、本実施形態の画像処理システム1の少なくとも一部の機能を実現するプログラムを、インターネット等の通信回線無線通信も含むを介して頒布しても良い。さらに、同プログラムを暗号化したり、変調をかけたり、圧縮した状態で、インターネット等の有線回線や無線回線を介して、あるいは記録媒体に収納して頒布しても良い。なお、本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で構成要素を変形して具体化される。また、上述した実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明が形成可能である。例えば、上述した実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。"