"第1導電型の半導体基板と、この半導体基板上の機能素子形成領域であるアクティブ領域と、このアクティブ領域の最外周部に、このアクティブ領域を取り囲むように形成され、上記半導体基板に接し、上記第1導電型とは異なる第2導電型の低抵抗領域と、上記機能素子および上記低抵抗領域に接続された電極とを備え、上記機能素子と、上記半導体基板および上記低抵抗領域により形成されるダイオードとが、上記半導体基板と上記電極との間に並列に電気接続されており、上記半導体基板と上記電極との間で、上記低抵抗領域の抵抗が、上記機能素子を経由する導電経路の抵抗より低いことを特徴とする半導体装置。上記低抵抗領域が、上記アクティブ領域を取り囲むように連続して形成され、全周に渡って上記半導体基板に接していることを特徴とする請求項1記載の半導体装置。上記低抵抗領域が、上記アクティブ領域内に延設された延設部を含むことを特徴とする請求項1または2に記載の半導体装置。上記低抵抗領域の延設部が、上記アクティブ領域に形成されたトレンチにほぼ平行に形成されていることを特徴とする請求項3記載の半導体装置。上記機能素子が、MOS電界効果トランジスタまたは絶縁ゲート型バイポーラトランジスタであることを特徴とする請求項1ないし4のいずれかに記載の半導体装置。上記MOS電界効果トランジスタまたは絶縁ゲート型バイポーラトランジスタが、上記第2導電型でチャネルが形成される領域を含んでおり、このチャネルが形成される領域が、上記低抵抗領域に電気接続されていることを特徴とする請求項5記載の半導体装置。そこで、この発明の目的は、オン抵抗の低減を図りつつ、破壊耐量を向上できる半導体装置を提供することである。上記の目的を達成するための請求項1記載の発明は、第1導電型の半導体基板2,22と、この半導体基板上の機能素子3,23形成領域であるアクティブ領域4,24と、このアクティブ領域の最外周部に、このアクティブ領域を取り囲むように形成され、上記半導体基板に接し、上記第1導電型とは異なる第2導電型の低抵抗領域5,25,36,42,43と、上記機能素子および上記低抵抗領域に接続された電極13とを備え、上記機能素子と、上記半導体基板および上記低抵抗領域により形成されるダイオードDF1,DF2とが、上記半導体基板と上記電極との間に並列に電気接続されており、上記半導体基板と上記電極との間で、上記低抵抗領域の抵抗が、上記機能素子を経由する導電経路の抵抗より低いことを特徴とする半導体装置1,21,35,41である。なお、括弧内の数字は、後述の実施形態における対応構成要素等を表す。以下、この項において同じ。この半導体装置を含む回路の配線インダクタンスなどによりフライバック電圧が生じると、このフライバック電圧による電流サージ電流は、半導体基板と電極との間で抵抗がより低い低抵抗領域を流れる。低抵抗領域は、アクティブ領域を取り囲むように形成されているので、電流は半導体基板と低抵抗領域との界面を、アクティブ領域のまわりに分散されて流れる。すなわち、電流は局所的に集中することなく、広い領域に分散されて流れる。このため、フライバック電圧が印加されたときに、低抵抗領域の破壊が起こりにくく、したがって、アクティブ領域の機能素子へのサージ電流の印加を確実に回避できるので、半導体装置の破壊耐量を向上できる。また、低抵抗領域がアクティブ領域を取り囲むように設けられていることにより、たとえば、低抵抗領域ダイオードセルがアクティブ領域内にのみ設けられていた場合と比べて、より効率的に電流が分散される。すなわち、同じ面積の低抵抗領域により、より大きいな破壊耐量を得ることができる。換言すれば、同じ破壊耐量を得るために必要な低抵抗領域の面積を低減できる。したがって、アクティブ領域において、単位面積あたりに多くの機能素子を形成できるので、オン抵抗を低減できる。さらに、セルの内部には、サージ電流を流すためのベース領域が形成されていなくてもよく、この場合、セルの大幅な微細化が可能となる。これにより、アクティブ領域内における機能素子の密度を高くすることができ、アクティブ領域内の単位面積あたりの電流が流れる領域チャネル領域を多くすることができるので、オン抵抗をさらに低減できる。半導体基板は、機能素子の一部たとえば、ドレイン領域をなすものであってもよい。上記ベース領域のさらに外周部には、上記第2導電型のウェル領域が設けられていてもよい。この場合、ウェル領域と半導体基板とにより形成されるダイオード以下、保護ダイオードという。は、アクティブ領域に形成された機能素子に並列に電気接続されているものとすることができる。また、ウェル領域の不純物濃度は、上記アクティブ領域中の第2導電型の部分の不純物濃度より高く、かつ、低抵抗領域の不純物濃度より低いものとすることできる。これにより、機能素子および保護ダイオードに電圧が印加されたときに、アクティブ領域中の第2導電型の部分が完全に空乏化した場合でも、ウェル領域が完全に空乏化しない状態とすることができる。この場合、印加される電圧が一定の大きさ以上になると、電流は、ウェル領域を介して流れる。したがって、ウェル領域の不純物濃度により、この半導体装置の耐圧を決定することができる。低抵抗領域は、アクティブ領域を完全に取り囲むように形成されていなくても分断されていてもよいが、請求項2記載のように、上記アクティブ領域を取り囲むように連続して形成され、全周に渡って上記半導体基板に接していることが好ましい。この場合、電流は低抵抗領域の全周に渡ってほぼ均等な分布で流れるので、半導体装置の破壊耐量をさらに向上できる。請求項3記載の発明は、上記低抵抗領域が、上記アクティブ領域内に延設された延設部36,43を含むことを特徴とする請求項1または2に記載の半導体装置である。この発明によれば、低抵抗領域は、アクティブ領域を取り囲むとともに、アクティブ領域内に延設されている。すなわち、アクティブ領域を取り囲む低抵抗領域と、アクティブ領域内にある低抵抗領域とは連続している。延設部も、全長に渡って半導体基板に接しているものとすることができる。したがって、この半導体装置において、電流は半導体基板と低抵抗領域のうちアクティブ領域を取り囲む部分および延設部との界面をほぼ均等に流れるので、電流をさらに効率的に分散して流すことができる。請求項4記載の発明は、上記低抵抗領域の延設部が、上記アクティブ領域に形成されたトレンチ29,44にほぼ平行に形成されていることを特徴とする請求項3記載の半導体装置である。この発明によれば、延設部はトレンチに平行に形成されているので、延設部がトレンチの底部より浅い領域に形成されていた場合でも、延設部はトレンチにより分断されることはない。トレンチは複数本形成されていてもよく、その場合、各トレンチは互いにほぼ平行に形成されたものとすることができる。延設部は、たとえば、その両端部で、アクティブ領域を取り囲む低抵抗領域に接続されているものとすることができる。延設部は複数本設けられていてもよく、その場合、この複数の低抵抗領域は、ほぼ等間隔に形成されていることが好ましい。この場合、電流をアクティブ領域内延設部と半導体基板との界面で均等に流すことができる。アクティブ領域に形成された機能素子は、請求項5記載のように、MOS電界効果トランジスタMOSFET3または絶縁ゲート型バイポーラトランジスタIGBTであってもよい。この場合、MOSFETやIGBTが形成された半導体装置特に、パワー素子としての半導体装置の破壊耐量を向上させることができる。請求項6記載の発明は、上記MOS電界効果トランジスタまたは絶縁ゲート型バイポーラトランジスタが、上記第2導電型でチャネルが形成される領域を含んでおり、このチャネルが形成される領域が、上記低抵抗領域に電気接続されていることを特徴とする請求項5記載の半導体装置である。この発明によれば、チャネルが形成される領域は低抵抗領域に電気接続されているので、電流はより抵抗の低い低抵抗領域により多く流れる。これにより、チャネルが形成される領域に大電流が流れて、その領域が破壊される事態を回避することができる。以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。図1は、本発明の第1の実施形態に係る半導体装置を一部破断して示す図解的な斜視図である。図2は、図1に示す断面による半導体装置の図解的な断面図である。この半導体装置1は、N型のシリコン基板2の上に、内方の領域に設けられた機能素子形成領域であるアクティブ領域4と、アクティブ領域4の最外周部に、アクティブ領域4を取り囲むように形成されたP型の低抵抗領域5とが形成されてなるフィールドクランプダイオード構造を有している。図1および図2では、半導体部に関しては、低抵抗領域5およびゲート電極10のみに斜線を付して示している。半導体基板2は、表面にエピタキシャル層が形成されたものであってもよく、この場合、アクティブ領域4や低抵抗領域5は、エピタキシャル層上に形成されたものとすることができる。アクティブ領域4には、機能素子として、複数のMOS電界効果トランジスタ3が形成されている。MOSFET3は、低抵抗領域5に囲まれた領域の外には形成されていない。アクティブ領域4において、ドレイン領域をなすシリコン基板2の上にはP型領域7が形成されており、P型領域7を貫通しシリコン基板2表層部に至るトレンチ9が形成されている。トレンチ9は、シリコン基板2に平行で互いに直交する2方向にそれぞれ延びる複数本のトレンチを含んでいる。P領域7の表層部でトレンチ9の縁部には、N型領域8が形成されている。トレンチ9の内表面に沿って、酸化膜図示せずが形成されている。トレンチ9の内部は、不純物の導入により導電化低抵抗化されたポリシリコンからなるゲート電極10で埋められている。トレンチ9により、P型領域7およびN型領域8は、シリコン基板2を垂直に見下ろす平面視において矩形の複数の領域に区画されている。トレンチ9により区画されたP型領域7およびN型領域8およびその周辺の酸化膜およびゲート電極10は、1つの機能素子MOSFET3を含むセルC図2参照を構成する。低抵抗領域5は、P型領域7より深い領域まで形成されている。すなわち、低抵抗領域5とシリコン基板2との界面は、P型領域7とシリコン基板2との界面より、P型領域7の表面から深い位置にある。低抵抗領域5は、全周に渡ってシリコン基板2に接しており、シリコン基板2とともにダイオード以下、フィールドクランプダイオードという。DF1を形成している。低抵抗領域5の周囲には、導電型がP型のウェル領域6が形成されている。シリコン基板2の上で、アクティブ領域4とウェル領域6との間、およびウェル領域6の外周部には、それぞれP型領域14,15がウェル領域6と接するように形成されている。低抵抗領域5は、P型領域7およびウェル領域6より不純物濃度が高くされている。また、ウェル領域6の不純物濃度は、低抵抗領域5の不純物濃度より低く、P型領域7の不純物濃度より高い。低抵抗領域5の不純物濃度は、たとえば、5.0×1019atoms/cm3~1.0×1020atoms/cm3である。この場合、ウェル領域6の不純物濃度は、たとえば、5.0×1018atoms/cm3~5.0×1019atoms/cm3であり、P型領域7の不純物濃度は、たとえば、1.0×1016atoms/cm3~1.0×1017atoms/cm3である。P型領域7、N型領域8、低抵抗領域5、およびウェル領域6の上には、連続したソース電極13図1では、図示を省略が形成されている。ソース電極13は、P型領域7、N型領域8、低抵抗領域5、およびウェル領域6に電気接続されている。したがって、各MOSFET3、フィールドクランプダイオードDF1、およびシリコン基板2とウェル領域6とにより形成されるダイオード以下、保護ダイオードという。DP1は、並列に電気接続されている。このため、MOSFET3、フィールドクランプダイオードDF1、および保護ダイオードDP1には、同時に同じ大きさの電圧が印加されるようになっている。上述の不純物濃度の関係より、シリコン基板2とソース電極13との間において、低抵抗領域5の抵抗は、P型領域7およびウェル領域6の抵抗より低くなっている。すなわち、シリコン基板2から低抵抗領域5を経由してソース電極13に至る導電経路の抵抗は、シリコン基板2からMOSFET3のP型領域7を経由してソース電極13に至る導電経路の抵抗や、シリコン基板2からウェル領域6を経由してソース電極13に至る導電経路の抵抗より低い。MOSFET3、フィールドクランプダイオードDF1、および保護ダイオードDP1に電圧が印加されたとき、ウェル領域6の不純物濃度がP型領域7の不純物濃度より高いことにより、P型領域7が完全に空乏化した場合でも、ウェル領域6が完全に空乏化しない状態とすることができる。この場合、印加される電圧が一定の大きさ以上になると、電流は、ウェル領域6を介して流れるので、この半導体装置の耐圧はウェル領域6保護ダイオードDP1により決定される。ソース電極13とゲート電極10、およびP型領域14,15とは、それぞれ、酸化シリコン層12,16,17により電気的に分離されている図2参照。この半導体装置1は、シリコン基板2とソース電極13との間に適当な大きさの電圧を印加し、ゲート電極10を適当な電位にすることにより、P型領域7においてトレンチ9の内面に形成された酸化膜との界面近傍の部分にチャネルを形成して、シリコン基板2とソース電極13との間に電流を流すことができる。一方、この半導体装置1をスイッチング素子として使用した場合、オフ時には、この半導体装置1を含む回路の配線インダクタンスなどによりフライバック電圧が生じ、このフライバック電圧は、並列に接続されたMOSFET3、フィールドクランプダイオードDF1、および保護ダイオードDP1に同時に同じ大きさで印加される。この際、シリコン基板2とソース電極13との間で抵抗がより低い低抵抗領域5フィールドクランプダイオードDF1を含む導電経路にサージ電流が流れる。低抵抗領域5は、アクティブ領域4を取り囲むように連続して形成されているので、サージ電流は、低抵抗領域5とシリコン基板2との界面を横切って、この界面の全周に渡ってほぼ均等な大きさで流れる。すなわち、サージ電流は、アクティブ領域4の周囲に分散されて流れ、一カ所に集中してスポット的に流れることはない。これにより、MOSFET3P型領域7においてチャネルが形成される領域等や、低抵抗領域5とシリコン基板2との界面近傍においてその一部が発熱して破壊に至る事態が回避される。すなわち、この半導体装置1の破壊耐量は高い。このように、フィールドクランプダイオード構造を採用することにより、効率的にサージ電流が分散されるので、電流Iが局所的に流れる従来の半導体装置51,61図6および図7参照と比べて、所定の破壊耐量を得るために必要な低抵抗領域5ベース領域58,68またはダイオードセルの総面積を少なくすることができる。これにより、一定面積を有するシリコン基板2上で、機能素子MOSFET3が占める面積を大きくすることができる。さらに、この半導体装置1は、従来の半導体装置51のように、セルC内にフライバック電圧によるサージ電流が流れる経路を形成するためのベース領域58図6参照が形成されていないことにより、セルCの大幅な微細化が可能である。これらのことにより、この半導体装置1は、単位面積あたりのチャネルが形成される領域を多くして、オン抵抗の低減を図ることができる。図3は、本発明の第2の実施形態に係る半導体装置を一部破断して示す図解的な斜視図である。この半導体装置21は、N型のシリコン基板ドレイン領域22の上に、内方の領域に設けられた機能素子形成領域であるアクティブ領域24と、アクティブ領域24の最外周部に、アクティブ領域24を取り囲むように形成された低抵抗領域25とが形成されてなるフィールドクランプダイオード構造を有している。図3では、半導体部に関しては、低抵抗領域25およびゲート電極30のみに斜線を付して示している。アクティブ領域24は、シリコン基板2を垂直に見下ろす平面視において、ほぼ矩形の形状を有しており、低抵抗領域25はアクティブ領域24の四辺に沿うように形成されている。アクティブ領域24には、機能素子として、複数のMOSFET23が形成されている。MOSFET23は、低抵抗領域25に囲まれた領域の外には形成されていない。アクティブ領域24において、シリコン基板22の上にはP型領域27が形成されている。P型領域27の上には、N型領域28が形成されている。P型領域27およびN型領域28を厚さ方向に貫通しシリコン基板22表層部に至る複数のトレンチ29が形成されている。この半導体装置21は、いわゆるストライプ構造を有しており、複数のトレンチ29はシリコン基板2に平行な面内の一方向に沿ってストライプ状に形成されている。これにより、N型領域28、P型領域27、およびシリコン基板22の上部は、トレンチ29と同じ方向に延びるストライプ状の領域以下、ストライプ領域という。31に区画されている。トレンチ29の内表面に沿って、酸化膜図示せずが形成されている。トレンチ29の内部は、不純物の導入により導電化低抵抗化されたポリシリコンからなるゲート電極30で埋められている。低抵抗領域25は、N型領域28の表面から、トレンチ29の底部とほぼ同じ深さまで、すなわち、シリコン基板22とP型領域27との界面より深い領域にかけて形成されている。P型領域27は、その長さ方向の両端部で低抵抗領域25に電気接続されている。低抵抗領域25は、全周に渡ってシリコン基板22に接しており、シリコン基板22とともにダイオード以下、フィールドクランプダイオードという。DF2を形成している。低抵抗領域25の周囲には、半導体装置1のウェル領域6と同様のウェル領域26が形成されている。ウェル領域26とシリコン基板22とにより、半導体装置1の保護ダイオードDP1と同様の保護ダイオードDP2が形成されている。シリコン基板22の上で、アクティブ領域24とウェル領域26との間、およびウェル領域26の外周部には、それぞれP型領域32,33が形成されている。N型領域28、低抵抗領域25、およびウェル領域26の上には、連続したソース電極図示せずが形成されている。ソース電極は、N型領域28、低抵抗領域25、およびウェル領域26に電気接続されている。したがって、各MOSFET23、フィールドクランプダイオードDF2、および保護ダイオードDP2は並列に電気接続されている。シリコン基板22と図示しないソース電極との間で、低抵抗領域25の抵抗は、MOSFET23を経由する導電経路の抵抗やウェル領域26の抵抗より低くなっている。ここで、MOSFET23を経由する導電経路は、シリコン基板22からP型領域27およびN型領域28を経由してソース電極に至る導電経路や、シリコン基板22からP型領域27および低抵抗領域25を経由してソース電極に至る導電経路を含む。ソース電極とゲート電極30およびP型領域32,33とは、それぞれ、図示しない酸化シリコン層により電気的に分離されている。この半導体装置21は、シリコン基板22とソース電極との間に適当な大きさの電圧を印加し、ゲート電極30を適当な電位にすることにより、P型領域27においてトレンチ29の内面に形成された酸化膜との界面近傍の部分にチャネルを形成して、シリコン基板22とソース電極との間に電流を流すことができる。一方、この半導体装置21にフライバック電圧が印加された場合、このフライバック電圧は、並列に接続されたMOSFET23、フィールドクランプダイオードDF2、および保護ダイオードDP2に、同時に同じ大きさで印加される。このフライバック電圧によるサージ電流は抵抗値がより低い低抵抗領域25フィールドクランプダイオードDF2を含む導電経路を流れる。P型領域27が、より抵抗の低い低抵抗領域25に電気接続されていることにより、シリコン基板22とN型領域28との間でサージ電流が流れることはない。そして、低抵抗領域25がアクティブ領域24を取り囲むように連続して形成されていることにより、サージ電流は低抵抗領域25とシリコン基板22との界面を横切って、この界面の全周に渡ってほぼ均等に流れる。すなわち、サージ電流は、特定の領域に集中して流れないので、MOSFET23P型領域27においてチャネルが形成される領域等や、低抵抗領域25とシリコン基板22との界面近傍においてその一部が発熱して破壊に至る事態が回避される。図4は、本発明の第3の実施形態に係る半導体装置の構造を示す図解的な平面図である。図4において、図3に示す各部に対応する部分には、図3と同じ参照符号を付して説明を省略する。この半導体装置35は、図2に示す半導体装置21と類似した構造を有しており、N型のシリコン基板ドレイン領域の上にアクティブ領域24が形成されている。図4は、シリコン基板のアクティブ領域24が形成された面を垂直に見下ろす平面を示している。また、図4では、ソース電極および酸化シリコン層を取り除いて示している。この半導体装置35では、低抵抗領域25に加えて、アクティブ領域24の内部にも低抵抗領域36が形成されている。低抵抗領域36は、隣接する2つのトレンチ29の間に形成されており、トレンチ29と平行な方向に延びている。低抵抗領域36は、矩形に形成された低抵抗領域25の一対の対辺に平行に形成されている。低抵抗領域36は、その長さ方向両端部で低抵抗領域25に接続されている。すなわち、低抵抗領域36は、低抵抗領域25からアクティブ領域24内に延設された延設部をなす。低抵抗領域延設部36がトレンチ29に平行に形成されていることにより、低抵抗領域36がトレンチ29の底部より浅い領域に形成されていた場合でも、低抵抗領域36はトレンチ29により分断されることはない。したがって、低抵抗領域36は、その長さ方向に渡って連続してN型のシリコン基板に接することができる。低抵抗領域25,36とシリコン基板とは、フィールドクランプダイオードを形成しており、このフィールドクランプダイオードとアクティブ領域24に形成されたMOSFETとは並列に電気接続されている。低抵抗領域36は、所定の数のストライプ領域31に対して1本図4に示す例では、2本のストライプ領域31に対して1本の割合で設けられている。隣接する2つの低抵抗領域36の間隔、および低抵抗領域25のうち低抵抗領域36に平行な部分とこの部分に隣接する低抵抗領域36との間隔は、ほぼ一定である。すなわち、低抵抗領域36は、アクティブ領域24を均等に分割するように形成されている。この半導体装置35では、フライバック電圧によるサージ電流は、低抵抗領域25とシリコン基板との界面に加えて、低抵抗領域36とシリコン基板との界面を横切って、この界面の全域をほぼ均等に流れる。したがって、図3に示す半導体装置21と比べて、電流は、さらに分散されて流れるので、MOSFETや、低抵抗領域25,36とシリコン基板との界面近傍において、その一部が破壊されにくい。ストライプ領域31に対する低抵抗領域36の割合面積比が多いと、アクティブ領域24内における単位面積あたりのMOSFETの数が少なくなり、オン抵抗が高くなる。このため、オン抵抗と破壊耐量との兼ね合いにより、ストライプ領域31に対する低抵抗領域36の割合を最適化するものとすることができ、たとえば、20本のストライプ領域31に対して1本の低抵抗領域36を設けてもよい。図5は、本発明の第4の実施形態に係る半導体装置の構造を示す図解的な平面図図5aおよび断面図図5bおよび図5cである。図5bは、図5aに示すVbVb切断線による断面図であり、図5cは、図5aに示すVcVc切断線による断面図である。図5において、図4に示す各部に対応する部分には、図4と同じ参照符号を付して説明を省略する。この半導体装置41は、図4に示す半導体装置35と類似した構造を有しており、アクティブ領域24の最外周部には、低抵抗領域25に相当する低抵抗領域42が形成されている。また、アクティブ領域24内には、低抵抗領域36に相当する低抵抗領域43が形成されている。図5には、半導体部に関して、低抵抗領域42,43にのみ斜線を付して示している。低抵抗領域42のうちトレンチの44の長さ方向に垂直な部分の外側には、トレンチ44と垂直に延びるトレンチ45が形成されている。トレンチ44は、低抵抗領域42と交差して延びており、トレンチ45につながっている。低抵抗領域42,43は、トレンチ44の底部より深い領域まで形成されている図5bおよび図5c参照。低抵抗領域42は、その表面から浅い領域ではトレンチ44に分断されているが、トレンチ44の下方を回り込んでつながっている図5b参照。低抵抗領域42およびトレンチ45の外側には、P型領域32が形成されており、P型領域32のさらに外側周囲には、半導体装置21のウェル領域26と同様のウェル領域図示せずが形成されている。以上のような構成により、この半導体装置41では、半導体装置35と同様、電流は、低抵抗領域42,43とシリコン基板22との界面をほぼ均等に流れるので、MOSFET23や、低抵抗領域42,43とシリコン基板22との界面近傍においてその一部が破壊されにくい。この発明の実施形態の説明は、以上の通りであるが、この発明は他の形態で実施することもできる。たとえば、第2ないし第4の実施形態においては、いずれもストライプ領域31内には、フライバック電圧によるサージ電流が流れる経路を形成するための不純物が高濃度に導入されたベース領域は形成されていないが、このようなベース領域がストライプ領域31内に形成されていてもよい。この場合、たとえば、図7に示す半導体装置61のベース領域68と同様のベース領域がストライプ領域31内に形成されたものとすることができる。この場合、そのベース領域は、アクティブ領域24の最外周部に設けられた低抵抗領域25,42に、直接またはP型領域27を介して接続されたものとすることができる。半導体装置アクティブ領域に形成された機能素子は、MOSFET以外に、絶縁ゲート型バイポーラトランジスタであってもよい。以上の実施形態の半導体装置1,21,35,41は、機能素子MOSFETにおいて、いずれもトレンチの深さ方向シリコン基板2に垂直な方向に電流が流れるように構成されたトレンチ型の構造を有するが、シリコン基板2に平行な方向に電流が流れるプレーナ型の構造を有していてもよい。その他、特許請求の範囲に記載された事項の範囲で種々の変更を施すことが可能である。"