"オプトエレクトロニクス半導体基体用の薄膜封止体11であって、PVD法によって堆積されたPVD層6と、CVD法によって堆積されたCVD層10とを含むことを特徴とする薄膜封止体11。前記PVD層6および前記CVD層10は共通の界面を形成している、請求項1記載の薄膜封止体11。前記PVD層6は導電性を有するように構成されている、請求項2記載の薄膜封止体11。前記PVD層6の厚さは50nm以上400nm以下である、請求項1から3までのいずれか1項記載の薄膜封止体11。前記PVD層6は、チタン、タングステン、チタンタングステン、チタン窒化物、タングステン窒化物、チタンタングステン窒化物、白金、ニッケル、金、タンタルの材料のうち1つを含む、請求項1から4までのいずれか1項記載の薄膜封止体11。前記CVD層10の厚さは2nm以上20nm以下である、請求項1から5までのいずれか1項記載の薄膜封止体11。前記CVD層10は、ケイ素、ケイ素酸化物、ケイ素窒化物、チタン窒化物の材料のうち1つを含む、請求項1から6までのいずれか1項記載の薄膜封止体11。交互に配置された複数の前記CVD層10と複数の前記PVD層6,13とが設けられている、請求項1から7までのいずれか1項記載の薄膜封止体11。前記CVD層10は直接に前記PVD層6上に設けられており、前記CVD層10は該CVD層10が前記PVD層6内の脆弱箇所のみを充填するようにエッチバックされている、請求項1から8までのいずれか1項記載の薄膜封止体11。前記エッチバックされたCVD層10上に、PVD法によって堆積された別のPVD層13が設けられている、請求項9記載の薄膜封止体11。前記CVD層10は電気的絶縁材料を含む、請求項9または10記載の薄膜封止体11。請求項1から10までのいずれか1項記載の薄膜封止体11が半導体基体の金属要素を封止していることを特徴とするオプトエレクトロニクス半導体基体。前記金属要素は電気コンタクトまたは反射層4である、請求項12記載のオプトエレクトロニクス半導体基体。前記金属要素は、銀、アルミニウム、金、チタン、ニッケルの材料のうちいずれかを含む、請求項12または13記載のオプトエレクトロニクス半導体基体。薄膜封止体11の製造方法であって、PVD法によりPVD層6を堆積するステップと、CVD法によりCVD層10を堆積するステップとを含むことを特徴とする薄膜封止体の製造方法。"