スタックパッケージにおいて、前記スタックパッケージは第1パッケージ及び前記第1パッケージの上部に積層されている第2パッケージを含む2つ以上のパッケージを含み、前記第1パッケージは、上面及び下面を有する第1基板と、回路が形成されている活性面と前記活性面の反対側面とを有し、前記活性面が前記第1基板の上面に向かうように前記第1基板の上面に搭載されている第1半導体チップと、前記第1基板の上面に形成されて前記第1基板と電気的に連結される多数の内部ソルダーボールと、前記第1基板の下面に形成されている多数の外部ソルダーボールと、を含み、前記第1半導体チップと前記多数の内部ソルダーボールとは第1エポキシによってモールディングされており、前記第1半導体チップの活性面の反対面と前記多数の内部ソルダーボールとはグラインドされて前記多数の内部ソルダーボールと前記第1半導体チップは高さが同じであり、前記多数の内部ソルダーボールは露出された接触部を有し、前記第2パッケージは、上面及び下面を有する第2基板と、回路が形成されている活性面と前記活性面の反対面とを有し、前記活性面が前記第2基板の上面に向かうように前記第2基板の上面に搭載されている第2半導体チップと、前記第2基板の下面に形成されており、前記第1基板の多数の内部ソルダーボールと電気的に連結される多数の外部ソルダーボールと、前記第2半導体チップを封止する第2エポキシと、を含み、前記第1基板は多数のランドパッド及び前記多数のランドパッドの外側に形成されている多数の配線パッドを具備し、前記多数の配線パッドは前記第1基板の上面に形成されている多数の上部グルーブによって露出される上面と前記第1基板の下面の上に形成されている多数の下部グルーブによって露出される下面を有し、前記多数のランドパッドは前記第1基板の下面の上に形成されている多数のスルーホールによって前記第1基板の下面の上に露出され、前記第1パッケージと前記第2パッケージとの間には、前記外部ソルダーボールによって隙間が形成され、前記第2基板は多数のランドパッド及び前記多数のランドパッドと一対一に対応して電気的に連結されている多数の配線パッドを含み、前記多数の配線パッドは前記第2基板の上面に形成されている多数の上部グルーブによって露出される上面と前記第1基板の下面の上に形成されている多数の下部グルーブによって露出される下面を有することを特徴とするスタックパッケージ。前記第2パッケージの前記多数の外部ソルダーボールは前記第2基板の下部グルーブ上に形成されていることを特徴とする請求項1に記載のスタックパッケージ。前記第2パッケージは前記第2基板の上面に形成されている多数の内部ソルダーボールをさらに含み、前記第2基板の前記多数の内部ソルダーボールは前記第2半導体チップを封止する第2エポキシモールディング化合物によって封止されており、前記第1半導体チップの活性面の反対面と前記多数の内部ソルダーボールとはグラインドされて前記多数の内部ソルダーボールと前記第1半導体チップとは同じ高さを有し、前記内部ソルダーボールは露出された接触部を有することを特徴とする請求項1または2に記載のスタックパッケージ。前記第2パッケージは前記第2基板の上面に形成されており、前記第2基板の前記多数の外部ソルダーボールと電気的に連結されていることを特徴とする請求項1~3のいずれかに記載のスタックパッケージ。前記第1パッケージ及び前記第2パッケージはそれぞれフリップチップパッケージであることを特徴とする請求項1~4のいずれかに記載のスタックパッケージ。前記スタックパッケージは前記第2パッケージ上に積層されており、前記第2パッケージと同じ構造を有する第3パッケージをさらに含むことを特徴とする請求項1~5のいずれかに記載のスタックパッケージ。前記スタックパッケージは前記第3パッケージ上に積層されており、前記第2パッケージと同じ構造を有する第4パッケージをさらに含むことを特徴とする請求項6に記載のスタックパッケージ。スタックパッケージの製造方法において、多数の第1内部ソルダーボール、第1基板の上面に形成されている第1半導体チップ及び前記第1基板の下面に形成されている多数の第1外部ソルダーボールを含む第1パッケージを準備する段階であって、前記多数の第1内部ソルダーボール及び前記第1半導体チップは第1エポキシモールディング化合物によって封止されており、前記多数の第1内部ソルダーボールは露出された接触部を有し、前記第1半導体チップは前記第1基板の上面と対向する活性面と前記活性面の反対面を有する第1パッケージを準備する段階と、第2基板の下面の上に形成されている多数の第2外部ソルダーボール及び前記第2基板の上面に形成されている第2半導体チップを含む第2パッケージを準備する段階であって、前記第2半導体チップは前記第2基板の上面と対向する活性面と前記活性面の反対面とを有し、前記第2半導体チップは第2エポキシモールディング化合物によって封止されている第2パッケージを準備する段階と、前記第1基板の前記多数の第1内部ソルダーボールと前記第2外部ソルダーボールとを電気的に連結することによって前記第1パッケージ上に前記第2パッケージを積層する段階と、前記第1パッケージ及び前記第2パッケージをリフローする段階と、を含むスタックパッケージの製造方法。前記第1パッケージを準備する段階は前記第1半導体チップの活性面の反対面と前記第1エポキシモールディング化合物によって封止されている前記多数の第1内部ソルダーボールをグラインドする段階を含むことを特徴とする請求項8に記載のスタックパッケージの製造方法。前記第2パッケージを準備する段階は前記第2半導体チップの活性面の反対面をグラインドする段階を含むことを特徴とする請求項8または9に記載のスタックパッケージの製造方法。前記第1パッケージを準備する段階は、前記第1半導体チップを前記第1基板に接着させる段階と、多数の配線パッドを露出させる前記第1基板の多数の上部グルーブ上に前記多数の内部ソルダーボールを形成する段階と、前記第1エポキシモールディング化合物の高さが前記第1半導体チップの上面及び前記多数の内部ソルダーボールの上面より高くなるように前記第1エポキシモールディング化合物を使用して前記第1半導体チップ及び前記内部ソルダーボールを封止する段階と、前記内部ソルダーボールが露出されるまで前記第1半導体チップの活性面の反対面と前記第1エポキシモールディング化合物とをグラインドする段階と、前記第1基板の多数のランドパッドを露出させる多数のスルーホールと前記第1基板の前記多数の配線パッドとを露出させる多数の下部グルーブ上に前記多数の外部端子接続用外部ソルダーボールを形成する段階と、を含むことを特徴とする請求項9に記載のスタックパッケージの製造方法。前記グラインドする段階は、前記多数の外部端子接続用外部ソルダーボールを形成する段階以後に行うことを特徴とする請求項11に記載のスタックパッケージの製造方法。前記第2パッケージを準備する段階は、前記第2基板上に前記第2半導体チップを接着させる段階と、前記第2エポキシモールディング化合物が前記第2半導体チップの上面高さ以上の高さになるように前記第2エポキシモールディング化合物を使用して前記第2半導体チップを封止する段階と、前記第2半導体チップの前記活性面の反対面をグラインドする段階と、前記第2基板の多数の配線パッドを露出させる前記多数の下部グルーブ上に前記多数の外部ソルダーボールを形成する段階と、を含むことを特徴とする請求項10に記載のスタックパッケージの製造方法。前記第2パッケージを準備する段階は、前記第2半導体チップを封止する段階以前に前記第2基板の前記多数の配線パッドを露出させる多数の上部グルーブ上に多数の内部ソルダーボールを形成する段階をさらに含み、前記グラインドする段階は前記第2パッケージの前記多数の内部ソルダーボールが露出されるまで行うことを特徴とする請求項13に記載のスタックパッケージの製造方法。前記スタックパッケージの製造方法は前記第2パッケージ上に前記第2パッケージと同じ構造を有する第3パッケージを積層して前記第2パッケージと連結する段階をさらに含むことを特徴とする請求項14に記載のスタックパッケージの製造方法。前記スタックパッケージの製造方法は前記第3パッケージ上に前記第2パッケージと同じ構造を有する第4パッケージを積層して前記第3パッケージと連結する段階をさらに含むことを特徴とする請求項15に記載のスタックパッケージの製造方法。スタックパッケージの製造方法において、多数の第1内部ソルダーボール、第1基板の上面に形成されている第1半導体チップ及び前記第1基板の下面に形成されている多数の第1外部ソルダーボールを含む第1パッケージを準備する段階であって、前記多数の第1内部ソルダーボール及び前記第1半導体チップは第1エポキシモールディング化合物によって封止されており、前記多数の第1内部ソルダーボールは露出された接触部を有し、前記第1半導体チップは前記第1基板の上面と対向する活性面と前記活性面の反対面とを有する第1パッケージを準備する段階と、第2基板の下面の上に形成されている多数の第2外部ソルダーボール及び前記第2基板の上面に形成されている第2半導体チップを含む第2パッケージを準備する段階であって、前記第2半導体チップは前記第2基板の上面と対向する活性面と前記活性面の反対面とを有し、前記第2半導体チップは第2エポキシモールディング化合物によって封止されている第2パッケージを準備する段階と、前記第1基板の前記多数の第1内部ソルダーボールと前記第2外部ソルダーボールとを電気的に連結することによって前記第1パッケージ上に前記第2パッケージを積層する段階と、前記第1パッケージ及び前記第2パッケージをリフローする段階と、前記第2半導体チップの活性面の反対面をグラインドする段階と、を含むスタックパッケージの製造方法。前記第1パッケージを準備する段階は前記第1半導体チップの活性面の反対面をグラインドする段階を含むことを特徴とする請求項17に記載のスタックパッケージの製造方法。前記第1パッケージを準備する段階は、前記第1半導体チップを前記第1基板に接着させる段階と、多数の配線パッドを露出させる前記第1基板の多数の上部グルーブ上に前記多数の内部ソルダーボールを形成する段階と、前記第1エポキシモールディング化合物の高さが前記第1半導体チップの上面及び前記多数の内部ソルダーボールの上面より高くなるように前記第1エポキシモールディング化合物を使用して前記第1半導体チップ及び前記内部ソルダーボールを封止する段階と、前記内部ソルダーボールが露出されるまで前記第1半導体チップの活性面の反対面と前記第1エポキシモールディング化合物とをグラインドする段階と、前記第1基板の多数のランドパッドを露出させる多数のスルーホールと前記第1基板の前記多数の配線パッドとを露出させる多数の下部グルーブ上に前記多数の外部端子接続用外部ソルダーボールを形成する段階と、を含むことを特徴とする請求項18に記載のスタックパッケージの製造方法。前記グラインドする段階は、前記多数の外部端子接続用外部ソルダーボールを形成する段階以後に行うことを特徴とする請求項19に記載のスタックパッケージの製造方法。前記第2パッケージを準備する段階は、前記第2基板上に前記第2半導体チップを接着させる段階と、前記第2エポキシモールディング化合物が前記第2半導体チップの上面以上の高さになるように前記第2エポキシモールディング化合物を使用して前記第2半導体チップを封止する段階と、前記第2半導体チップの前記活性面の反対面をグラインドする段階と、前記第2基板の多数の配線パッドを露出させる前記多数の下部グルーブ上に前記多数の外部ソルダーボールを形成する段階と、を含むことを特徴とする請求項17~20のいずれかに記載のスタックパッケージの製造方法。前記第2パッケージを準備する段階は、前記第2半導体チップの封止段階以前に前記第2基板の前記多数の配線パッドを露出させる多数の上部グルーブ上に多数の内部ソルダーボールを形成する段階をさらに含み、前記グラインド段階は前記第2パッケージの前記多数の内部ソルダーボールが露出されるまで行うことを特徴とする請求項21に記載のスタックパッケージの製造方法。前記スタックパッケージの製造方法は前記第2パッケージ上に前記第2パッケージと同じ構造を有する第3パッケージを積層して前記第2パッケージと連結する段階をさらに含むことを特徴とする請求項22に記載のスタックパッケージの製造方法。前記スタックパッケージの製造方法は前記第3パッケージ上に前記第2パッケージと同じ構造を有する第4パッケージを積層して前記第3パッケージと連結する段階をさらに含むことを特徴とする請求項23に記載のスタックパッケージの製造方法。半導体チップパッケージにおいて、上面及び下面を有する第1基板と、前記第1基板の上面に搭載されており、部分的にグラインドされている1つ以上の半導体チップと、前記第1基板の上面に形成されており、前記第1基板と電気的に連結されている部分的にグラインドされている多数のソルダーボールであって、それぞれのソルダーボールは露出された接触部を含む多数のソルダーボールと、前記部分的にグラインドされている1つ以上の半導体チップの上面と前記露出された接触部を除外したあらゆる部分とを保護する部分的にグラインドされているエポキシと、を含む半導体チップパッケージ。請求項25に記載の半導体チップパッケージを含むスタックパッケージであって、前記スタックパッケージは部分的にグラインドされている1つ以上の他の半導体チップパッケージをさらに含み、前記1つ以上の他の半導体チップパッケージのそれぞれは、上面及び下面を有する第2基板と、前記第2基板の上面に搭載されている部分的にグラインドされている1つ以上の半導体チップと、前記部分的にグラインドされている1つ以上の半導体チップの上面と前記露出された接触部を除外したあらゆる部分とを保護する部分的にグラインドされているエポキシと、前記半導体チップパッケージを前記1つ以上の他の半導体チップパッケージと電気的に連結するための多数のソルダーボールと、を含むことを特徴とするスタックパッケージ。前記1つ以上の他の半導体チップパッケージは前記第2基板の上面に形成されており、前記第2基板と電気的に連結されており、そのそれぞれが露出された接触部を含む、部分的にグラインドされている多数のソルダーボールをさらに含むことを特徴とする請求項26に記載のスタックパッケージ。スタックパッケージの製造方法において、上面及び下面を有する第1基板、前記第1基板の上面に搭載されており、部分的にグラインドされている1つ以上の半導体チップ、前記第1基板の上面に形成されており、前記第1基板と電気的に連結されている部分的にグラインドされている多数のソルダーボールであって、それぞれのソルダーボールは露出された接触部を含む多数のソルダーボール及び前記部分的にグラインドされている1つ以上の半導体チップの上面と前記露出された接触部を除外したあらゆる部分とを保護する部分的にグラインドされているエポキシを含む第1パッケージを準備する段階と、上面及び下面を有する第2基板、前記第2基板の対面に搭載されている部分的にグラインドされている1つ以上の半導体チップ、及び前記部分的にグラインドされている1つ以上の半導体チップの上面と前記露出された接触部を除外したあらゆる部分とを保護する部分的にグラインドされているエポキシを含む第2パッケージを準備する段階と、前記第1パッケージを前記第2パッケージに連結するための多数のソルダーボールを準備する段階と、前記第1基板の前記部分的にグラインドされている多数のソルダーボールと前記多数のソルダーボールとを連結して前記第1パッケージ上に前記第2パッケージを積層する段階と、前記第1パッケージと前記第2パッケージとをリフローする段階と、を含むスタックパッケージの製造方法。前記多数のソルダーボールは前記第1パッケージの一部であることを特徴とする請求項28に記載のスタックパッケージの製造方法。前記多数のソルダーボールは第2パッケージの一部であることを特徴とする請求項28に記載のスタックパッケージの製造方法。前記第2パッケージは前記積層する段階及び前記リフローする段階以前に準備することを特徴とする請求項28に記載のスタックパッケージの製造方法。前記第2パッケージは前記積層する段階及び前記リフローする段階以後に準備することを特徴とする請求項28に記載のスタックパッケージの製造方法。請求項8に記載のスタックパッケージの製造方法で製造されたスタックパッケージ。請求項17に記載のスタックパッケージの製造方法で製造されたスタックパッケージ。請求項28に記載のスタックパッケージの製造方法で製造されたスタックパッケージ。本発明が解決しようとする技術的課題は、厚さが薄く、信頼性が高く、安いコストで量産可能なスタックパッケージを提供するところにある。本発明が解決しようとする他の技術的課題は、厚さが薄く、信頼性が高く、安いコストで量産可能なスタックパッケージの製造方法を提供するところにある。前記した技術的課題を達成するために、本発明のスタックパッケージは、スタックパッケージにおいて、スタックパッケージは第1パッケージ及び第1パッケージの上部に積層されている第2パッケージを含む2つ以上のパッケージを含み、第1パッケージは、上面及び下面を有する第1基板と、回路が形成されている活性面と活性面の反対側面とを有し、活性面が第1基板の上面に向かうように第1基板の上面に搭載されている第1半導体チップと、第1基板の上面に形成されて第1基板と電気的に連結される多数の内部ソルダーボールと、第1基板の下面に形成されている多数の外部ソルダーボールと、を含み、第1半導体チップと多数の内部ソルダーボールとは第1エポキシによってモールディングされており、第1半導体チップの活性面の反対面と多数の内部ソルダーボールとはグラインドされて多数の内部ソルダーボールと第1半導体チップは高さが同じであり、多数の内部ソルダーボールは露出された接触部を有し、第2パッケージは、上面及び下面を有する第2基板と、回路が形成されている活性面と活性面の反対面とを有し、活性面が第2基板の上面に向かうように第2基板の上面に搭載されている第2半導体チップと、第2基板の下面に形成されており、第1基板の多数の内部ソルダーボールと電気的に連結される多数の外部ソルダーボールと、第2半導体チップを封止する第2エポキシと、を含み、第1基板は多数のランドパッド及び多数のランドパッドの外側に形成されている多数の配線パッドを具備し、多数の配線パッドは第1基板の上面に形成されている多数の上部グルーブによって露出される上面と第1基板の下面の上に形成されている多数の下部グルーブによって露出される下面を有し、第2基板は多数のランドパッド及び多数のランドパッドと一対一に対応して電気的に連結されている多数の配線パッドを含み、多数の配線パッドは第2基板の上面に形成されている多数の上部グルーブによって露出される上面と第1基板の下面の上に形成されている多数の下部グルーブによって露出される下面を有し、多数のランドパッドは第1基板の下面の上に形成されている多数のスルーホールによって第1基板の下面の上に露出され、第1パッケージと第2パッケージとの間には、外部ソルダーボールによって隙間が形成される。前記した技術的課題を達成するために、本発明のスタックパッケージの製造方法は、多数の第1内部ソルダーボール、第1基板の上面に形成されている第1半導体チップ及び第1基板の下面に形成されている多数の第1外部ソルダーボールを含む第1パッケージを準備する段階であって、多数の第1内部ソルダーボール及び第1半導体チップは第1エポキシモールディング化合物によって封止されており、多数の第1内部ソルダーボールは露出された接触部を有し、第1半導体チップは第1基板の上面と対向する活性面と活性面の反対面を有する第1パッケージを準備する段階と、第2基板の下面の上に形成されている多数の第2外部ソルダーボール及び第2基板の上面に形成されている第2半導体チップを含む第2パッケージを準備する段階であって、第2半導体チップは第2基板の上面と対向する活性面と活性面の反対面とを有し、第2半導体チップは第2エポキシモールディング化合物によって封止されている第2パッケージを準備する段階と、第1基板の多数の第1内部ソルダーボールと第2外部ソルダーボールとを電気的に連結することによって第1パッケージ上に第2パッケージを積層する段階と、第1パッケージ及び第2パッケージをリフローする段階と、を含む。前記した技術的課題を達成するために、本発明のスタックパッケージの他の製造方法は、多数の第1内部ソルダーボール、第1基板の上面に形成されている第1半導体チップ及び第1基板の下面に形成されている多数の第1外部ソルダーボールを含む第1パッケージを準備する段階であって、多数の第1内部ソルダーボール及び第1半導体チップは第1エポキシモールディング化合物によって封止されており、多数の第1内部ソルダーボールは露出された接触部を有し、第1半導体チップは第1基板の上面と対向する活性面と活性面の反対面とを有する第1パッケージを準備する段階と、第2基板の下面の上に形成されている多数の第2外部ソルダーボール及び第2基板の上面に形成されている第2半導体チップを含む第2パッケージを準備する段階であって、第2半導体チップは第2基板の上面と対向する活性面と活性面の反対面とを有し、第2半導体チップは第2エポキシモールディング化合物によって封止されている第2パッケージを準備する段階と、第1基板の多数の第1内部ソルダーボールと第2外部ソルダーボールとを電気的に連結することによって第1パッケージ上に第2パッケージを積層する段階と、第1パッケージ及び第2パッケージをリフローする段階と、第2半導体チップの活性面の反対面をグラインドする段階と、を含む。前記した技術的課題を達成するために、本発明の半導体チップパッケージは、上面及び下面を有する第1基板と、第1基板の上面に搭載されており、部分的にグラインドされている1つ以上の半導体チップと、第1基板の上面に形成されており、第1基板と電気的に連結されている部分的にグラインドされている多数のソルダーボールであって、それぞれのソルダーボールは露出された接触部を含む多数のソルダーボールと、部分的にグラインドされている1つ以上の半導体チップの上面と露出された接触部を除外したあらゆる部分とを保護する部分的にグラインドされているエポキシと、を含む。前記した技術的課題を達成するために、本発明の他のスタックパッケージは、上記の半導体チップパッケージを含むスタックパッケージであって、スタックパッケージは部分的にグラインドされている1つ以上の他の半導体チップパッケージをさらに含み、1つ以上の他の半導体チップパッケージのそれぞれは、上面及び下面を有する第2基板と、第2基板の上面に搭載されている部分的にグラインドされている1つ以上の半導体チップと、部分的にグラインドされている1つ以上の半導体チップの上面と露出された接触部を除外したあらゆる部分とを保護する部分的にグラインドされているエポキシと、半導体チップパッケージを1つ以上の他の半導体チップパッケージと電気的に連結するための多数のソルダーボールと、を含む。前記した技術的課題を達成するために、本発明のスタックパッケージの他の製造方法は、上面及び下面を有する第1基板、第1基板の上面に搭載されており、部分的にグラインドされている1つ以上の半導体チップ、第1基板の上面に形成されており、第1基板と電気的に連結されている部分的にグラインドされている多数のソルダーボールであって、それぞれのソルダーボールは露出された接触部を含む多数のソルダーボール及び部分的にグラインドされている1つ以上の半導体チップの上面と露出された接触部を除外したあらゆる部分とを保護する部分的にグラインドされているエポキシを含む第1パッケージを準備する段階と、上面及び下面を有する第2基板、第2基板の対面に搭載されている部分的にグラインドされている1つ以上の半導体チップ、及び部分的にグラインドされている1つ以上の半導体チップの上面と露出された接触部を除外したあらゆる部分とを保護する部分的にグラインドされているエポキシを含む第2パッケージを準備する段階と、第1パッケージを第2パッケージに連結するための多数のソルダーボールを準備する段階と、第1基板の部分的にグラインドされている多数のソルダーボールと多数のソルダーボールとを連結して第1パッケージ上に第2パッケージを積層する段階と、第1パッケージと第2パッケージとをリフローする段階と、を含む。本発明によれば、チップスケールのスタックパッケージをより容易に製造できる。すなわち、本発明によれば、既存のパッケージ装置及びパッケージ方法を使用してスタックパッケージが製造できる。さらに、本発明によれば、スタックパッケージの全体厚さをより薄く形成でき、その厚さも精密に制御できる。したがって、本発明によるスタックパッケージは高性能を発揮するだけでなく、モバイル機器のように軽く、薄い電子機器に有用に使われうる。そして、上下パッケージを連結する手段が封止材またはフォトソルダーレジストなどによって完全に密封されるためにスタックパッケージの信頼性も高い。以下、添付された図面を参照して本発明の望ましい実施の形態を詳細に説明する。しかし、本発明はここで説明される実施の形態に限定されず、他の形態に具体化されうる。ここに紹介される実施の形態は本発明の技術的思想が徹底して完全に開示されうるように、そして当業者に本発明の思想が十分に伝わるように例示的に提供されたものである。図面において、層の厚さ及び/または領域のサイズは明確性を期するために誇張されたものである。明細書全体にわたって同じ参照番号は同じ構成要素を示す。図2には本発明の一実施の形態によるスタック半導体チップBGAパッケージ製造方法に対するフローチャートが示されている。図2を参照すれば、まず第1パッケージ及び第2パッケージを準備するS110。ここで、第1パッケージはスタック半導体チップBGAパッケージで下部に位置するパッケージとして、外部接続端子用ソルダーボールを含んでいる。そして、第2パッケージはスタック半導体チップBGAパッケージで上部に位置するパッケージとして、外部ソルダーボールによって第1パッケージの内部ソルダーボールと電気的に連結される。図3には図2の第1パッケージ及び第2パッケージ準備段階S110をより詳細に示すフローチャートが示されている。そして、図6ないし図11には前記第1パッケージ及び第2パッケージ準備段階S110に対する断面図が示されている。図6ないし図11に示されている半導体チップパッケージは第1パッケージだけでなく第2パッケージにも適用されるが、単純化のために1つの半導体チップパッケージのみを図示した。まず、図3及び図6を参照して説明すると、基板110、210に接着剤130、230を使用して半導体チップ120、220を接着するS111。接着剤130、230は通常的に絶縁物質を使用する。半導体チップ120、220の回路形成面、すなわちボンディングパッド図示せずの形成面が下向きになるように半導体チップ120、220を基板110、210に接着させる。したがって、フリップチップパッケージFCPも本実施の形態に適用可能である。本明細書で基板110、210とする場合には絶縁基板112、212、ランドパッド114、214、フォトソルダーレジストPSR116、216及び/または配線パッド115、215を含む全体構造物を指す。絶縁基板112、212を形成する物質は半導体パッケージ分野で印刷回路基板PCBの絶縁基板用として使われるものであれば、特別な制限がない。例えば、絶縁基板112、212はエポキシ樹脂などのような硬化されたプラスチック絶縁物質かポリイミドフィルムのような柔軟な物質でありうる。絶縁基板112、212はその内部にボンディングワイヤーが通過するための開口部及び配線パッド115、215を露出させるための凹部を有するが、ここで、凹部によって形成される空間は上部溝R1である。上部溝R1は基板110、210のエッジに形成されているが、例えば、両側面のエッジにのみ形成されうる。そして、絶縁基板112、212の一方面またはその内部には配線が存在する。本実施の形態による基板110、210は配線としてランドパッド114、214及び配線パッド115、215を含むが、絶縁基板112、212の下面に形成されている。ランドパッド114、214は外部端子接続用ソルダーボールと連結される配線の一部分であり、配線パッド115、215は第1パッケージ及び第2パッケージを電気的に連結して、第2パッケージが外部端子と電気的に連結させる配線の一部である。配線のパターン形態は第1パッケージ及び第2パッケージが相異なる。例えば、第1パッケージの配線パターン形態は特別な制限はなく、従来のBGAパッケージ用基板に形成されているあらゆる形態の配線パターンでありうる。しかし、第2パッケージの配線パターン形態は第2パッケージのランドパッド214と配線パッド215とが一対一に対応し、電気的に相互連結されている形態でもよい。絶縁基板112、212の下面にはフォトソルダーレジスト116、216が形成されている。フォトソルダーレジスト116、216はランドパッド114、214及び配線パッド115、215を露出させる凹部を含むが、ランドパッド114、214を露出させる凹部空間はスルーホールR3、そして配線パッド115、215を露出させる凹部空間は下部溝R2である。下部溝R2の位置は上部溝R1の位置に対応する。しかし、第2パッケージのフォトソルダーレジスタ216にはランドパッド214を露出させるスルーホールR3は形成されていない場合もある。次いで、図3及び図6を参照すれば、半導体チップ120、220のボンディングパッド図示せずと基板110、220の配線を金線のようなワイヤーで連結するワイヤーボンディングを実施するS112。ボンディングワイヤー135、235は基板110、210の開口部を通じて配線に連結される。そして、ボンディングワイヤー135、235を密封させるために保護材140、240を形成する。次に、図3及び図7を参照すれば、基板110、210の上部溝R1に内部ソルダーボール150、250を形成するS113。内部ソルダーボール150、250は、例えば、錫と鉛との合金で形成できる。そして、内部ソルダーボール150、250は半導体チップ120、220の上面の位置より低く形成することが望ましい。すなわち、基板110、210の上面から内部ソルダーボール150、250までの高さh2は基板110、210の上面から半導体チップ120、220の回路形成面の反対面までの高さh1より低く内部ソルダーボール150、250を形成することが望ましい。しかしながら、必ずしもこれに限定されるものではない。内部ソルダーボール150、250を形成する工程は第1パッケージを準備する工程では必須的な工程である一方、第2パッケージを準備する工程では任意的な工程である図3では点線でブロックを表示。例えば、第2パッケージを準備する工程でも内部ソルダーボール250を形成すれば、第1パッケージ準備工程と第2パッケージ準備工程とが同一であるために量産工程に適するという長所がある。しかし、2個の半導体チップが積層されている2スタック半導体チップパッケージの場合には上部パッケージの内部ソルダーボール250は不要な構成要素であるために形成しなくても関係ない。次に、図3及び図8を参照すれば、封止材160、260として半導体チップ120、220及び内部ソルダーボール150、250を密封するモールディング工程を実施するS114。モールディング工程ではトランスファモールディングのような従来技術によるモールディング方法が使用できる。この場合、封止材160、260は少なくとも内部ソルダーボール150、250の全部を密封させうる厚さに形成することが望ましい。しかし、示されたように必ずしも半導体チップ120、220の上面または内部ソルダーボール150、250の上面より厚く封止材160、260を形成する必要はない。次に、図3及び図9を参照すれば、半導体チップ120、220の後面をグラインドする工程を実施するS115。半導体チップ120、220の後面は回路形成面の反対面である。前記したグラインド工程は内部ソルダーボール150aが露出されるまで実施する。そして、内部ソルダーボールを具備しない第2パッケージの半導体チップをグラインドする場合には半導体チップ220の回路に損傷を与えない程度に半導体チップをグラインドする場合もある。グラインド工程の結果、基板110、210の上面で半導体チップ120、220の上面までの高さh1及び基板110、210の上面で内部ソルダーボール150までの高さh2より低い高さh3を有する半導体チップ120a、220a及び内部ソルダーボール150a、250aが作られる。前記したように、本実施の形態では半導体チップの後面をグラインドするためにスタック半導体チップパッケージの全体高さを低められる。そして、内部ソルダーボールを封止材で取り囲んだ後にグラインド工程を実施するために、接触面を除いては内部ソルダーボールが外部環境に露出されない。図3及び図10を参照すれば、基板110のスルーホール及び/または下部溝に外部端子接続用ソルダーボール170a、170bを形成する工程を実施するS116。前記工程は第1パッケージを準備する工程でのみ適用される工程である。スルーホールに形成された外部端子接続用ソルダーボール170aはランドパッド114と連結され、第1パッケージの半導体チップ120aに対する外部端子接続用ソルダーボールである。そして、下部溝に形成された外部端子接続用ソルダーボール170bは配線パッド115と連結され、第2パッケージの半導体チップ220aに対する外部端子接続用ソルダーボールである。その結果、図10に示されたような第1パッケージが準備される。次に、図3及び図11を参照すれば、基板の下部溝に外部ソルダーボール280を形成する工程を実施するS116。前記工程は第2パッケージを準備する工程でのみ適用される工程である。外部ソルダーボール280はその上側に配線パッド215と連結され、配線パッド215と一対一に対応するランドパッド214と電気的に連結される。その結果、図11に示されたような第2パッケージが準備される。さらに図2を参照すれば、本発明の一実施の形態によるスタック半導体チップBGAパッケージの製造方法は前記段階で準備された第1パッケージ上に前記段階で準備された第2パッケージを積層するS120。この時、図12に示されているように、前記第1パッケージの内部ソルダーボール150aと前記第2パッケージの外部ソルダーボール280とを相互接触可能にする。次に、積層されている第1パッケージ及び第2パッケージに対してリフロー工程を実施するS130。リフロー工程は前記内部ソルダーボール150aと前記外部ソルダーボール280とに適正な熱を加えて若干溶融させた後、冷却させて両方を完全に接着させるための工程である。その結果、2個の半導体チップが積層されているスタック半導体チップBGAパッケージが完成される。図4には、本発明の他の実施の形態によるスタック半導体チップBGAパッケージの製造方法に対するフローチャートが示されている。図4を参照すれば、前記した実施の形態と同じく、まず第1パッケージ及び第2パッケージを準備するS210。ここで、第1パッケージはスタック半導体チップBGAパッケージで下部に位置するパッケージであって、外部接続端子用ソルダーボールを含んでいる。そして、第2パッケージはスタック半導体チップBGAパッケージで上部に位置するパッケージであって、外部ソルダーボールによって第1パッケージの内部ソルダーボールと電気的に連結される。本実施の形態で、第1パッケージを準備する段階S210は前記した第1の実施の形態の第1パッケージ準備段階S110と同じ方法、すなわち、図3に示されているフローチャートが同一に適用されるので、ここでは説明を省略する。図5には、図4の第2パッケージ準備段階S210をさらに詳細に示すフローチャートが示されている。図5のフローチャートには図6ないし図8及び図13の断面図が順次に適用でき、ここで第1の実施の形態と同じ工程段階は簡略に説明する。まず図5及び図6を参照すれば、基板210上に絶縁性接着剤230を使用して半導体チップ220を接着するS211。半導体チップ220は回路形成面が基板210に向かうように付着する。そして、ワイヤーボンディング工程を実施し、ボンディングされたワイヤー235は保護材240で密封するS212。次に、図5及び図7を参照すれば、基板210の上部溝R1に内部ソルダーボール250を形成するS213。しかし、前記したように第2パッケージで内部ソルダーボール250を形成する工程は省略することもできる。次に、図5及び図8を参照すれば、封止材260を使用して半導体チップ220及び/または内部ソルダーボール250をモールディングするS214。次に、図5及び図13を参照すれば、基板210の下部溝R2に外部ソルダーボール280を形成する。すなわち、本実施の形態では半導体チップ220に対するグラインド工程を実施せずに外部ソルダーボール280を形成する工程を先に実施する。その結果、第2パッケージを準備する工程が完了される。再び、図4を参照すれば、準備された第1パッケージ上に第2パッケージを積層させるS220。この場合にも第1パッケージの内部ソルダーボール150a及び第2パッケージの外部ソルダーボール280を相互接触可能にする。次に、積層されている第1パッケージ及び第2パッケージに対してリフロー工程を実施するS230。次いで、図4を参照すれば、第2パッケージに対するグラインド工程を最終的に実施するS240ことによって、本実施の形態によるスタック半導体チップBGAが完成される。このように、本実施の形態では第2パッケージに対するグラインド工程はパッケージを積層した後で実施する。このように、グラインド工程を最後に実施すれば、積層されているパッケージ全体を使用してその上部半導体チップに対してグラインドするために、被処理対象の厚さが以前の実施の形態での被処理対象の厚さより厚く、したがって、グラインド工程をさらに容易に実施できる。そして、グラインド工程で除去する半導体チップの量をより精密に制御できる。当業者なら分かるように、たとえ本発明の実施の形態が2つの半導体チップを含むスタック半導体チップパッケージについて開示されていても、3つ以上のスタック半導体チップパッケージについても同様に適用できる。本発明の実施の形態で、様々な半導体チップパッケージの準備段階、グラインド段階、積層段階及びリフロー段階の多様な組合せについて開示したが、本実施の形態に開示されていない順に前記した段階を組み合わせることもでき、このような組合せも全て本発明の技術的範囲内に含まれることはもちろんである。