"スイッチング素子を含み、入力直流電圧を、前記スイッチング素子のオン時間とオフ時間との比に応じた大きさの直流電圧に変換して出力する変換回路を備え、前記スイッチング素子は、オン信号が非活性化することによってオフ状態になり、オフ信号が非活性化することによってオン状態になり、前記スイッチング素子のオンオフを制御する制御回路をさらに備え、前記制御回路は、前記オン信号を生成するオン信号生成部と、前記オフ信号を生成するオフ信号生成部とを含み、前記オン信号生成部は、前記オフ信号が非活性化したときから、前記入力直流電圧の大きさに応じて決定される前記オン時間に対応する時間が経過するまでの間、前記オン信号を活性状態にし、前記オフ信号生成部は、前記オン信号が非活性化したときから、前記入力直流電圧の大きさに応じて決定される前記オフ時間に対応する時間が経過するまでの間、前記オフ信号を活性状態にする、DC/DCコンバータ。前記制御回路は、さらに、前記入力直流電圧に比例した電流値の変換電流を生成する電圧電流変換部と、電流値が一定の定電流と前記変換電流とに基づいて、前記入力直流電圧が増加するほど電流値が増加する第1電流信号と、前記第1電流信号とは前記入力直流電圧に対する依存性が異なる第2電流信号とを生成する電流信号生成部とを含み、前記オン信号生成部は、前記第1電流信号に基づいて前記オン信号を生成し、前記オフ信号生成部は、前記第2電流信号に基づいて前記オフ信号を生成する、請求項1に記載のDC/DCコンバータ。前記オン信号生成部は、前記第1電流信号によって充電され、前記オフ信号が非活性化したとき充電電圧がリセットされる第1充電回路と、前記第1充電回路の充電電圧と所定の第1参照電圧とを比較し、前記第1充電回路の充電電圧が前記第1参照電圧を超えたときに非活性化する前記オン信号を生成する第1の比較回路とを含み、前記オフ信号生成部は、前記第2電流信号によって充電され、前記オン信号が非活性化したとき充電電圧がリセットされる第2充電回路と、前記第2充電回路の充電電圧と所定の第2参照電圧とを比較し、前記第2充電回路の充電電圧が前記第2参照電圧を超えたときに非活性化する前記オフ信号を生成する第2の比較回路とを含む、請求項2に記載のDC/DCコンバータ。前記電流信号生成部は、所定の第3参照電圧から前記入力直流電圧を減算した電圧に比例した第3電流信号を生成する演算トランスコンダクタンス増幅器を含み、前記電流信号生成部は、前記第2電流信号と前記第3電流信号とを加算した信号に基づいて、前記オフ信号を生成する請求項2に記載のDC/DCコンバータ。前記オン信号生成部は、前記第1電流信号によって充電され、前記オフ信号が非活性化したとき充電電圧がリセットされる第1充電回路と、前記第1充電回路の充電電圧と所定の第1参照電圧とを比較し、前記第1充電回路の充電電圧が前記第1参照電圧を超えたときに非活性化する前記オン信号を生成する第1の比較回路とを含み、前記オフ信号生成部は、前記第2電流信号および前記第3電流信号を加算した信号によって充電され、前記オン信号が非活性化したとき充電電圧がリセットされる第2充電回路と、前記第2充電回路の充電電圧と所定の第2参照電圧とを比較し、前記第2充電回路の充電電圧が前記第2参照電圧を超えたときに非活性化する前記オフ信号を生成する第2の比較回路とを含む、請求項4に記載のDC/DCコンバータ。前記DC/DCコンバータは、前記入力直流電圧を昇圧する昇圧コンバータであり、前記電流信号生成部は、前記変換電流を前記第1電流信号として生成し、前記定電流から前記変換電流を減算することによって得られた電流を前記第2電流信号として生成する、請求項2~5のいずれか1項に記載のDC/DCコンバータ。前記DC/DCコンバータは、前記入力直流電圧を降圧する降圧コンバータであり、前記電流信号生成部は、前記変換電流から前記定電流を減算することによって得られた信号を前記第1電流信号として生成し、前記定電流を前記第2電流信号として生成する、請求項2~5のいずれか1項に記載のDC/DCコンバータ。前記電圧電流変換部は、前記変換回路から出力する直流電圧の目標値に応じて、前記入力直流電圧を前記変換電流に変換するときの変換率を切替える、請求項2に記載のDC/DCコンバータ。前記変換回路から出力される直流電圧を検出する出力電圧検出部をさらに備え、前記制御回路は、さらに、前記出力電圧検出部によって検出された直流電圧と所定の第4参照電圧とを比較し、比較結果を出力する比較回路と、前記オン信号が活性化されたときにセット状態になり、前記オフ信号が活性化されたときにリセット状態になるラッチ回路と、前記比較回路による比較結果と前記ラッチ回路の出力信号とを受け、前記出力電圧検出部によって検出された直流電圧が前記第4参照電圧以下のときに前記ラッチ回路の出力信号を前記スイッチング素子のオンオフを制御する制御信号として通過させるゲート回路とを含む、請求項1に記載のDC/DCコンバータ。ところで、太陽電池や燃料電池の出力のような低電圧をDC/DCコンバータで昇圧する場合には、スイッチング素子のオン時間Tonとオフ時間Toffの比以下、Ton/Toff比と称するが大きくなる。このような場合に、上記の文献に記載されたPWM方式を用いると、オフ時間Toff自体が短くなるために、設定されたTon/Toff比のばらつきが大きくなるという問題がある。この発明の目的は、フィードフォワード制御を利用したDC/DCコンバータにおいて、Ton/Toff比の設定精度を高めることである。この発明の実施の一形態によるDC/DCコンバータは、変換回路と制御回路とを備える。変換回路は、スイッチング素子を含み、入力直流電圧を、スイッチング素子のオン時間とオフ時間との比に応じた大きさの直流電圧に変換して出力する。ここで、スイッチング素子は、オン信号が非活性化することによってオフ状態になり、オフ信号が非活性化することによってオン状態になる。制御回路は、スイッチング素子のオンオフを制御する。具体的に制御回路は、オン信号を生成するオン信号生成部と、オフ信号を生成するオフ信号生成部とを含む。オン信号生成部は、オフ信号が非活性化したときから、入力直流電圧の大きさに応じて決定される上記のオン時間に対応する時間が経過するまでの間、オン信号を活性状態にする。オフ信号生成部は、オン信号が非活性化したときから、入力直流電圧の大きさに応じて決定される上記のオフ時間に対応する時間が経過するまでの間、オフ信号を活性状態にする。上記の実施の形態によれば、オン時間とオフ時間とは、オン信号生成回路およびオフ信号生成回路によってそれぞれ個別に設定される。このため、入力電圧レベルに応じてオン時間およびオフ時間を調整することができるので、Ton/Toff比の設定精度を高めることができる。以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。<実施の形態1>[DC/DCコンバータ1の構成]図1は、この発明の実施の形態1によるDC/DCコンバータ1の構成を示す回路図である。DC/DCコンバータ1は、入力ノード15に入力された電圧Vinたとえば1V~2Vを昇圧し、昇圧された電圧Voutたとえば3Vを出力ノード16から出力する昇圧コンバータである。図1に示すように、DC/DCコンバータ1は、変換回路昇圧チョッパ10と、制御回路20と、電流センサ30と、出力ノード16の電圧Voutを抵抗素子31A,31Bで分圧する分圧回路31とを含む。入力ノード15には太陽電池セルなどの直流電源9が接続され、出力ノード16はパワースイッチとしてのPMOSPositivechannelMetalOxideSemiconductorトランジスタppsを介して負荷負荷電流Iloadに接続される。制御回路20の電源電圧は出力ノード16以下、電源ノードVDDとも称するから供給される。変換回路10の構成および動作変換回路10は、インダクタ11と、ダイオード12と、スイッチング素子としてのNMOSNegativechannelMetalOxideSemiconductorトランジスタn_drと、コンデンサ13とを含む。インダクタ11およびダイオード12は、入力ノード15と出力ノード16との間にこの順で直列に接続される。NMOSトランジスタn_drは、インダクタ11およびダイオード12の接続ノード14と、接地ノードGNDとの間に接続される。コンデンサ13は、出力ノード16と接地ノードGNDとの間に接続される。出力電圧Voutを入力電圧Vinより高くするには、インダクタ11の電流を出力ノード16に供給する一方で、出力ノード16からインダクタ11への逆流を防止する必要がある。その整流方式に、ダイオード整流と同期整流の2方式がある。図1にはダイオード整流方式の構成例が示されている。ダイオード12は、接続ノード14から出力ノード16の方向が順方向となるように接続され、これによって電流の逆流が防止される。なお、同期整流方式については図11で説明する。昇圧は以下のように行われる。NMOSトランジスタn_drをオンするとインダクタ11に電流が流れる。次にNMOSトランジスタn_drをオフにする。ダイオード整流方式では、ダイオード12を介してこのインダクタ電流が出力ノード16に供給される。NMOSトランジスタn_drのオンオフは、繰返し行なわれる。オン時間をTonとし、オフ時間をToffとし、インダクタ11のインダクタンスをLとすれば、NMOSトランジスタn_drがオンの期間にインダクタ11に流れる電流の増加分ΔIonは、ΔIon=VinTon/L...と表わされる。NMOSトランジスタn_drがオフの期間にインダクタ11に流れる電流の減少分ΔIoffは、ΔIoff=Toff/L...と表わされる。ただし、上記の式1、2において、ダイオード12の順方向電圧降下および寄生抵抗による電圧降下を無視した。定常状態では、オン期間に増加したインダクタ電流△Ionはオフ期間の減少分△Ioffと相殺する。すなわち、△Ion=△Ioffとなるので、オン時間とオフ時間の比Ton/Toffは、Ton/Toff=Vout/Vin-1...の比率で安定する。制御回路20の概略構成制御回路20は、上記のNMOSトランジスタn_drのオン時間およびオフ時間を制御するための回路であり、フィードフォワード制御によって、入力電圧VinからTon/Toff比を自動で設定する回路構成となっている。これによって、無駄な電流を発生させることなく、電力効率を向上させることができる。制御回路20は、さらに、インダクタ電流が過電流の場合と、出力電圧Voutがその期待値Voutを超えた場合とにNMOSトランジスタn_drのスイッチングを停止させる機能を有している。具体的には図1に示すように、制御回路20は、パルス発生器PGと、比較器CMP1,CMP2と、過電流保護回路22と、ANDゲート21とを含む。パルス発生器PGは、出力電圧Voutがその期待値Voutにほぼ等しくなるように、入力電圧Vinに基づいてオン時間Tonおよびオフ時間Toffを決定する。そして、パルス発生器PGは、決定したオン時間Tonおよびオフ時間Toffの間、ハイレベルHレベルおよびロウレベルLレベルとなるクロック信号clkを出力する。パルス発生器PGの詳細は、図2を参照して後述する。比較器CMP1は、参照電圧Vrefと、分圧回路31から出力された分圧電圧Vout2とを比較し、分圧電圧Vout2が参照電圧Vrefを超えているときLレベルとなる信号を出力する。分圧回路31の分圧比αと出力電圧の期待値Voutとを用いて、参照電圧Vrefはα×Voutで与えられる。なお、分圧回路31の分圧比は、分圧回路31を構成する抵抗素子31A,31Bの抵抗値R1,R2を用いて表わされる。分圧比αは、R1/R1R2に等しい。過電流保護回路22は、電流検出回路23と、PMOSトランジスタ24,25と、抵抗素子26とを含む。電流検出回路23は、電流センサ30を用いてNMOSトランジスタn_drを流れる電流インダクタ電流ILを検出する。電流検出回路23の出力電流Idは、PMOSトランジスタ24,25によって構成されるカレントミラーによってコピーされて抵抗素子26に供給される。比較器CMP2は、参照電圧Vrefと、過電流保護回路22の抵抗素子26にかかる電圧とを比較し、抵抗素子26の電圧が参照電圧Vrefを超えているときLレベルとなる信号を出力する。抵抗素子26にかかる電圧は、電流検出回路23の出力電流Idと抵抗素子26の抵抗値Rmxを用いて、Id×Rmxで与えられる。なお、図1では、簡単のために比較器CMP1に入力される参照電圧Vrefと、比較器CMP2に入力される参照電圧Vrefとを同じにしているが、これらは異なっていても構わない。比較器CMP1に入力される参照電圧Vrefの値に応じて分圧回路31の分圧比αすなわち、抵抗素子31A,31Bの抵抗値R1,R2の比を調整する必要がある。同様に、比較器CMP2に入力される参照電圧Vrefの値に応じて抵抗素子26の抵抗値Rmxを調整する必要がある。ANDゲート21は、パルス発生器PGから出力されるクロック信号clk、比較器CMP1の出力、および比較器CMP2の出力の論理積を、クロック信号clk_drとしてNMOSトランジスタn_drのゲートに出力する。[パルス発生器PGの詳細な構成]図2は、図1のパルス発生器PGの構成を示す回路図である。図2を参照して、パルス発生器PGは、電圧電流変換部60と、電流信号生成部70と、オン信号生成部40Aと、オフ信号生成部40Bと、インバータ91,92と、RSラッチ回路90とを含む。電圧電流変換部60の構成電圧電流変換部60は、入力電圧Vinに比例した電流値を有する変換電流Iaを生成する。具体的には図2に示すように、電圧電流変換部60は、差動増幅器61と、NMOSトランジスタ62と、抵抗素子63とを含む。NMOSトランジスタ62および抵抗素子63は、この順で電圧電流変換部60の出力ノード64と接地ノードGNDとの間に直列に接続される。差動増幅器61の非反転入力端子には入力電圧Vinが入力される。差動増幅器61の反転入力端子は、NMOSトランジスタ62と抵抗素子63の接続ノードに接続される。上記の電圧電流変換部60の構成によれば、抵抗素子63の抵抗値をRsとすると、変換電流Iaは、Ia=Vin/Rs...で決まる。電流信号生成部70の構成電流信号生成部70は、電流値が一定の定電流Icsと変換電流Iaとに基づいて、入力電圧Vinが増加するほど電流値が増加する第1電流信号I1と、第1電流信号I1とは入力電圧Vinに対する依存性が異なる第2電流信号I2とを生成する。第1電流信号I1はオン信号生成部40Aに供給され、第2電流信号I2はオフ信号生成部40Bに供給される。昇圧コンバータ用の制御回路の場合、第1電流信号I1は、I1=Ia...で与えられ、第2電流信号I2は、I2=Ics-Ia...で与えられる。具体的には図2に示すように、電流信号生成部70は、カレントミラーを構成するPMOSトランジスタ71,72,73と、カレントミラーを構成するNMOSトランジスタ74,75と、定電流生成部80とを含む。カレントミラー回路によって、電圧電流変換部60の出力ノード64を流れる変換電流Iaは、PMOSトランジスタ72のドレイン電流である第1電流信号I1としてコピーされる。さらに、変換電流Iaは、定電流生成部80の出力ノード84に接続されたNMOSトランジスタ75のドレイン電流としてコピーされる。定電流生成部80は、定電流Icsを生成する定電流源81と、PMOSトランジスタ82,83とを含む。定電流Icsは、PMOSトランジスタ82,83によって構成されるカレントミラー回路によってコピーされて、定電流生成部80から出力される。最終的に出力ノード84からオフ信号生成部40Bに供給される第2電流信号I2は、前述の式6で与えられる。オン信号生成部40Aおよびオフ信号生成部40Bの概略的な構成オン信号生成部40Aは、第1電流信号I1に基づいてオン信号Sonを生成する。オフ信号生成部40Bは、第2電流信号I2に基づいてオフ信号Soffを生成する。図1の場合、オン信号Sonおよびオフ信号Soffは、Lレベルのとき活性状態になるLアクティブの信号である。より詳細には、オン信号生成部40Aは、オフ信号Soffを受けて、オフ信号Soffが非活性化したHレベルに切替わったときから、入力電圧Vinの大きさに応じて決定される時間オン時間Tonに対応するが経過するまでの間、オン信号Sonを活性状態Lレベルにする。オフ信号生成部40Bは、オン信号Sonを受けて、オン信号Sonが非活性化したHレベルに切替わったときから、入力電圧Vinの大きさに応じて決定される時間オフ時間Toffに対応するが経過するまでの間、オフ信号Soffを活性状態Lレベルにする。図1の変換回路10を構成するNMOSトランジスタn_drは、オン信号Sonが非活性化するHレベルに切替わることによってオフ状態になり、オフ信号Soffが非活性化するHレベルに切替わることによってオン状態になる。オン信号生成部40Aの詳細な構成具体的には図2に示すように、オン信号生成部40Aは、充電回路41Aと比較回路45Aとを含む。充電回路41Aは、第1電流信号I1によって充電され、オフ信号Soffが非活性化したHレベルに切替わったとき充電電圧がリセットされる。より詳細には、充電回路41Aは、オフ信号Soffを受けるワンショットパルスoneshotpulse発生器50Aと、第1電流信号I1によって充電されるコンデンサ44Aと、コンデンサ44Aと並列接続されたNMOSトランジスタn1とを含む。ワンショットパルス発生器50Aは、オフ信号SoffがHレベルに切替わったときに所定の時間Hレベルになるパルスを発生する。ワンショットパルス発生器50Aで発生したパルスは、NMOSトランジスタn1のゲートに入力され、NMOSトランジスタn1を所定時間オン状態にする。NMOSトランジスタn1がオン状態になることによって、コンデンサ44Aの電圧が放電リセットされる。比較回路45Aは、比較器42Aと、比較器42Aの出力を反転してオン信号Sonとして出力するインバータ43Aとを含む。比較器42Aは、参照電圧Vrefとコンデンサ44Aの充電電圧とを比較し、コンデンサ44Aの充電電圧が参照電圧Vrefを超えているときにLレベルの信号を出力する。比較回路45Aの出力がLレベルとなることによって、オン信号Sonが非活性化されるHレベルになる。オフ信号生成部40Bの詳細な構成オフ信号生成部40Bの構成は、オン信号生成部40Aの構成と同じである。すなわち、オフ信号生成部40Bは、充電回路41Bと比較回路45Bとを含む。充電回路41Bは、第2電流信号I2によって充電され、オン信号Sonが非活性化したHレベルに切替わったとき充電電圧がリセットされる。より詳細には、充電回路41Bは、オン信号Sonを受けるワンショットパルス発生器50Bと、第2電流信号I2によって充電されるコンデンサ44Bと、コンデンサ44Bと並列接続されたNMOSトランジスタn2とを含む。ワンショットパルス発生器50Bは、オン信号SonがHレベルに切替わったときに所定の時間Hレベルになるパルスを発生する。ワンショットパルス発生器50Bで発生したパルスは、NMOSトランジスタn2のゲートに入力され、NMOSトランジスタn2を所定時間オン状態にする。NMOSトランジスタn2がオン状態になることによって、コンデンサ44Bの電圧が放電リセットされる。比較回路45Bは、比較器42Bと、比較器42Bの出力を反転してオフ信号Soffとして出力するインバータ43Bとを含む。比較器42Bは、参照電圧Vrefとコンデンサ44Bの充電電圧とを比較し、コンデンサ44Bの充電電圧が参照電圧Vrefを超えているときにLレベルの信号を出力する。比較回路45Bの出力がLレベルとなることによって、オフ信号Soffが非活性化されるHレベルになる。なお、比較器42A,42Bに入力される参照電圧Vrefは、簡単のために、図1の比較器CMP1,CMP2に入力される参照電圧Vrefと同じにしているが異なっていても構わない。比較器42Aに入力される参照電圧Vrefと、比較器42Bに入力される参照電圧Vrefとは原理的には異なってもよいが、オン時間Tonおよびオフ時間Toffの設定精度を高めるためには等しく設定したほうが望ましい。ワンショットパルス発生器50A,50Bの構成の一例図3は、図2のワンショットパルス発生器50A,50Bの構成の一例を示す回路図である。図3を参照して、ワンショットパルス発生器50A,50Bの各々は、遅延回路51と、インバータ52と、ANDゲート53とを含む。入力ノードIN1からの信号は、ANDゲート53の第1の入力端子に入力されるとともに、遅延回路51およびインバータ52を順に通過してANDゲート52の第2の入力端子に入力される。図4は、図3の遅延回路51の構成の一例を示す回路図である。図4を参照して、遅延回路51は、入力ノードIN2と出力ノードOUT2との間に直列接続されたインバータ54A,54B,54C,54Dと、これらのインバータの各接続ノードと接地ノードGNDとの間に接続されたコンデンサ55A,55B,55Cとを含む。図5は、図3の各部の電圧波形を示したタイミング図である。図5のタイミング図は、上から順に、ワンショットパルス発生器の入力ノードIN1の電圧波形、インバータ52の出力ノードIN_dの電圧波形、およびワンショットパルス発生器の出力ノードOUT1の電圧波形を示している。図5に示すように、入力ノードIN1の電圧の立上がり時刻t1よりも遅延回路51の遅延時間の分遅れた時刻t2に、インバータ52の出力ノードIN_dの電圧が立下がる。入力ノードIN1の電圧の立下がり時刻t3よりも遅延回路51の遅延時間の分遅れた時刻t4に、インバータ52の出力ノードIN_dの電圧が立上がる。この結果、ワンショットパルス発生器の出力ノードOUT1には、時刻t1から時刻t2の間にHレベルとなるパルスが発生する。このように、ワンショットパルス発生器50A,50Bによって発生するパルスのパルス幅は遅延回路51の遅延値により決定できる。RSラッチ回路90について再び、図2を参照して、RSラッチ回路90のセット端子Sには、オン信号Sonがインバータ91によって反転されて入力され、RSラッチ回路90のリセット端子Rには、オフ信号がインバータ92によって反転されて入力される。この結果、RSラッチ回路の出力端子Qからは、オン信号Sonが活性状態LレベルのときHレベルになり、オフ信号Soffが活性状態LレベルのときLレベルになるクロック信号clkが出力される。[DC/DCコンバータ1の動作]次に、上記の構成のDC/DCコンバータ1の動作について説明する。図2を参照して、オン信号SonがLレベルの期間がNMOSトランジスタn_drのオン期間となるので、オン時間Tonは、コンデンサ44Aの容量値をC1として、Ton=C1Vref/I1=C1Vref/Ia=C1VrefRs/Vin...と表わされる。一方、オフ信号SoffがLレベルの期間がNMOSトランジスタn_drのオフ期間となるので、オフ時間Toffは、コンデンサ44Bの容量値をC2として、Toff=C2Vref/I2=C2Vref/=C2VrefRs/...と表わせる。これらの式からTon/Toff=C1/C2...9が得られる。したがって、C1=C2...IcsRs=Vout期待値...となるように、コンデンサ44A,44Bの容量値C1,C2、定電流源81から出力される定電流Ics、および抵抗素子63の抵抗値Rsを設定すれば、上式9の右辺が前述の式3の右辺に等しくなるので、所望のTon/Toff比が得られることになる。図6は、図2の各部の電圧波形を示したタイミング図である。図6のタイミング図は、上から順に、コンデンサ44Aの電圧Von、オン信号Son、トランジスタn2のゲート電圧VGn2、コンデンサ44Bの電圧Voff、オフ信号Soff、およびトランジスタn1のゲート電圧VGn1を示している。図2、図6を参照して、コンデンサ44Aは、第1電流信号I1=Iaで充電される。時刻t1でコンデンサ44Aの電圧Vonが参照電圧Vrefに達すると、オン信号Sonはハイレベルに変化する。同時にワンショットパルス発生器50Bから発生するパルスによって、NMOSトランジスタn2のゲート電圧VGn2が時刻t2まで所定時間立上がる。この結果、コンデンサ44Bの電圧Voffが接地電圧レベルに放電される。コンデンサ44Bは、第2電流信号I2=Ics-Iaで充電される。時刻t3でコンデンサ44Bの電圧Voffが参照電圧Vrefに達すると、オフ信号Soffはハイレベルに変化する。同時にワンショットパルス発生器50Aから発生するパルスによって、NMOSトランジスタn1のゲート電圧VGn1が時刻t4まで所定時間立上がる。この結果、コンデンサ44Aの電圧Vonが接地電圧レベルまで放電される。時刻t5以降は、時刻t1からの動作の繰返しになる。オン時間Tonはオン信号SonのLレベルの期間に対応し、オフ時間Toffはオフ信号SoffのLレベルの期間に対応する。[実施の形態1の効果]1.発振の虞がないこと実施の形態1のDC/DCコンバータ1によれば、フィードバックなしに入力電圧VinからTon/Toff比を決めることができるため、発振の心配がない。発振防止用の容量や抵抗など外付け素子が不要となる。2.高効率であることさらに、DC/DCコンバータ1によれば、入出力電圧の変化に対して安定状態への遷移時間を短くできるとともに入力電圧Vinに対応して最大の電力効率を得ることが可能となる。以下、入力電圧Vinに応じてTon/Toff比を調整しないで固定した場合と対比して説明する。Ton/Toff比を固定した場合には、入力電圧Vinが最も低い条件で昇圧が可能となるようにTon/Toff比を最も大きい値に設定する必要がある。入力電圧範囲が1V~2V、出力電圧が3VのときTon/Toff比の最も大きい条件は、Ton/Toff=3V/1V-1=2...となる。クロック信号clkの周期が1μsのとき、Ton=0.67μs、Toff=0.33μsに設定される。図7は、図1のDC/DCコンバータ1で、Ton/Toff比を固定した場合におけるクロック信号clkの波形図である。図7のグラフは、上から順にクロック信号clk_dr、DC/DCコンバータの出力電圧Voutおよびインダクタ電流ILを示している。図7を参照して、出力電圧Voutが所望の目標電圧Voutに到達した場合、図1の比較器CMP1の出力によってクロック信号clk_drが停止するので、DC/DCコンバータの昇圧動作が停止する図7の時刻t1。Ton/Toff比を固定した場合には、Ton/Toff比を最も大きな値に設定する必要があるため、このクロック信号clk_drが停止する期間図7の時刻t1から時刻t2までが長くなる。これに対して、この実施の形態の場合には、入力電圧Vinに応じてTon/Toff比が設定されるので、クロック信号clk_drの停止期間が短くて済む。インダクタ電流ILが規定値ILmaxを超えた場合も同様である。この場合、スイッチング素子の破壊を防止するため、図1の比較器CMP2の出力によって、クロック信号clk_drが停止する図7の時刻t3。Ton/Toff比を固定した場合には、Ton期間が長く設定されるため、インダクタに必要以上の電流が流れことになるので、この場合のクロック信号clk_drの停止期間時刻t3から時刻t4までも長くなる。次に、上記のクロック信号の停止期間の影響を定量的に説明する。図8は、昇圧コンバータの場合のインダクタ電流について説明するための図である。図8を参照して、オン期間Tonにインダクタ電流がΔIon増加し、オフ期間Toffにインダクタ電流がΔIff減少する。これらの値は、前述の式1,2で表わされる。平均的なインダクタ電流Iavは、平均出力電流Ioutを用いて、Iav=Iout...によって与えられる。DC/DCコンバータ1への入力電圧Vinが2Vのときは、Ton/Toff比は、3V/2V-1=0.5でよいはずである。しかし、Ton/Toff比を入力電圧が最小である1Vの場合に対応して固定しているので、Ton/Toff比は2に設定されている。この場合、インダクタ11のインダクタンスLを20uH、出力電流Ioutを20mAとすると、Tonは0.67μsであるので、インダクタの最大電流ILmaxは、式1、13を用いて、ILmax=IoutΔIon/2=IoutVinTon/=3×20mA2V×067μs/=93mA...となる。一方、本実施の形態の場合には、入力電圧Vinに対してTon/Toff比を最適化できるので、入力電圧Vinが2Vの場合には、Ton/Toff=0.5、オン時間Ton=0.33μs、オフ時間Toff=0.67μsとなる。したがって、インダクタの最大電流ILmaxは、ILmax=IoutVinTon/=15×20mA2V×033μs/=465mA...となる。このように、Ton/Toff比を固定した場合には、本来必要な電流の2倍の電流が流れることになる。不要な電流が多いほど、寄生抵抗で消費される熱量も増加するため、電力変換効率が低下する。これに対して、実施の形態1によるDC/DCコンバータ1の場合には、入力電圧Vinに応じてTon/Toff比が設定されるので、電力変換効率を向上させることができる。3.Ton/Toff比の設定精度が高いこと実施の形態1による昇圧DC/DCコンバータ1は、前述の非特許文献1に記載された昇圧コンバータに比べて、Ton/Toff比の設定精度が高いという特徴がある。以下、具体的に説明する。非特許文献1の場合、入力電圧VIからTon/Toff比を決めるフィードフォワード制御を用いている点はこの実施の形態の場合と同じであるが、Ton/Toffの決定方法はこの実施の形態の場合と大きく異なる。非特許文献1の場合には、三角波を用いてオン時間Tonおよびオフ時間Toffを決定するPWM制御である。図9は、三角波を用いてオン時間Tonおよびオフ時間Toffを決定する方法について説明するための図である。図9を参照して、非特許文献1の場合、入力電圧VIを抵抗値R1,R2の抵抗素子で分圧した判定電圧VREFが入力され、三角波電圧VTと比較される。そして、VT>VREFの期間がオン期間Ton、VT<VREFの期間がオフ期間Toff期間と設定される。三角波電圧の最大値をVTmとし、出力電圧をVOとすると、VO=VTm...VREF=R2VI/...の関係がある。三角波は、通常、定電流源と容量で作られる。図10は、一般的な三角波発生回路900の構成を示す回路図である。図10を参照して、三角波発生回路は、コンデンサ901と、NMOSトランジスタ902と、ワンショットパルス発生器903と、比較器904と、定電流源905とを含む。コンデンサ901は、定電流源905からの電流によって充電される。比較器904は、コンデンサ901の充電電圧が参照電圧VRを超えると出力をLレベルに切替える。ワンショットパルス発生器903は、比較器904の出力信号がHレベルからLレベルに切替わったときに、所定時間Hレベルとなるパルスを出力する。NMOSトランジスタ902は、ワンショットパルス発生器903からのパルス出力を受けて導通し、これによってコンデンサ901の電圧が放電される。以上のような非特許文献1のTon/Toff比の設定方法には次のような問題がある。第1に、入力電圧VIが低くなるにつれてTon/Toff比の精度が劣化する。入力電圧VIを0.5V、出力電圧VOを5V、三角波電圧の最大値VTmを1Vとすると、式16よりR1/R2=4となる。式17より、VREF=0.1Vとなる。したがって、PWM比較器の入力オフセットを△Vとすると、Ton/Toff比はTon/Toff=±ΔV]/...となる。△V=50mVの場合、Ton/Toff比は6.7~19まで大きくばらつく。この理由は、判定電圧VREFが低くなるにつれてオフセット電圧が相対的に大きくなるためである。さらに、図9に示す三角波をリセットする際の遅延時間△tの影響が、Ton/Toff比が大きくなるすなわちVIが低くなるにつれて大きくなるという問題もある。第2に、非特許文献1の場合には、入力電圧VIの電圧レベルに応じてTon/Toff比を設定しなければならないので、図10に示すコンデンサ901は、ダブルポリキャパシタdoublepolycapacitorなどのように電圧依存のない素子が必須となる。このような素子は一般に面積が大きく、プロセス工数も増えるため、ローコストの半導体プロセスでは使用できない。実施の形態1のDC/DCコンバータ1では上記の問題点が解消される。第1の問題点に関して、この実施の形態の場合には、Ton時間の設定に入力電圧Vinそのものを用いない。入力電圧Vinに比例する変換電流Iaを生成し、その変換電流Iaでコンデンサ44Aを充電する。そして、コンデンサ44Aの端子電圧Vonが一定値Vrefに達したときをTon時間とする。変換電流Iaの大きさおよびコンデンサ44Aの容量を調整することによって、比較器42Aへの入力電圧を比較的高く設定することができるので、比較器42Aのオフセット電圧の影響を小さくする。具体的に図2の各比較器42A,42Bへの入力電圧Von,Voffは0.5V以上であり、参照電圧Vrefは0.8V~1.2Vである。非特許文献1の場合の判定電圧VREF=0.1Vに比べて、比較器の入力オフセットの影響が大幅に緩和される。さらに、この実施の形態の場合、図6の電圧Von,Voffのリセットに要する遅延時間は、オン時間Tonおよびオフ時間Toffがそれぞれ長くなるように影響する。これに対して、非特許文献の場合にはオン時間Tonのみ長くなるため、Ton/Toff比への影響が大きい。さらに、この実施の形態の場合には、オン時間Tonは、入力電圧Vinに比例した変換電流Iaでコンデンサ44Aが充電される時間で設定される。オフ時間Toffは定電流Icsから変換電流Iaを差し引いた電流I2でコンデンサ44Bを充電する時間で設定される。このようにオン時間TonおよびToffを設定することによって、入力電圧Vinが低くなるTon/Toff比が大きくなるにつれて、周期Tcycle=TonToffが長くなる。このため、コンデンサ44A,44Bの充電電圧Von,Voffをリセットする際の遅延時間の影響を小さくできる。第2の問題点に関して、この実施の形態のDC/DCコンバータ1の場合には、オン時間Tonおよびオフ時間Toffは、図2のコンデンサ44A,44Bの充電電圧VonおよびVoffが参照電圧Vrefに達するまでの時間として設定される。このため、コンデンサ44A,44Bの容量C1、C2は線型容量である必要がない。たとえば、ローコストのMOSトランジスタキャパシタを用いることができる。その他のメリットとして、この実施の形態のDC/DCコンバータ1では、オン時間Tonおよびオフ時間Toffを個別に設定できるため、Ton/Toff比が設計値からずれた場合は、オン時間Tonおよびオフ時間Toffの長さを個別に調整することで容易に設計値に設定することが可能である。[実施の形態1の変形例]図11は、図1のDC/DCコンバータ1の変形例としてのDC/DCコンバータ2の構成を示す回路図である。図11の変換回路10Aは、ダイオード12がPMOSトランジスタp_swに置き換わっている点で、図1の変換回路10と異なる。DC/DCコンバータ2による入力電圧Vinの昇圧動作は、図1のDC/DCコンバータ1と同様である。すなわち、NMOSトランジスタn_drをオンするとインダクタ11に電流が流れる。次にNMOSトランジスタn_drをオフにする。図11に示す同期整流方式では、PMOSトランジスタp_swをオンさせて出力に電流を供給する。ここで、NMOSトランジスタn_drがオフする前にPMOSトランジスタp_swがオンするオーバラップ期間があると、大きな貫通電流が流れる。NMOSトランジスタn_drのオン期間とPMOSトランジスタp_swのオン期間が重ならないよう、図12の制御回路20Aにはノンオーバラップ回路100がさらに設けられている。ノンオーバラップ回路100は、ANDゲート21から受けたクロック信号clk_drに基づいて、NMOSトランジスタn_drのゲートにクロック信号ncntを出力し、PMOSトランジスタp_swのゲートにクロック信号pcntを出力する。図12は、図11のノンオーバラップ回路100の構成の一例を示す回路図である。図12を参照して、ノンオーバラップ回路100は、インバータ107,108A~108C,109A~109Cと、PMOSトランジスタ101~103と、NMOSトランジスタ104~106とを含む。PMOSトランジスタ101およびNMOSトランジスタ104,105は、この順で電源ノードVDDと接地ノードGNDとの間に直列に接続される。PMOSトランジスタ102,103およびNMOSトランジスタ106は、この順で電源ノードVDDと接地ノードGNDとの間に直列に接続される。クロック信号clk_drは、インバータ107を介して、トランジスタ101,105,102,106のゲートに入力される。トランジスタ101,104の接続ノード110の電圧は、クロック信号pcntとして出力されるとともに、インバータ109A~109Cを介してトランジスタ103のゲートに入力される。トランジスタ103,106の接続ノード111の電圧は、クロック信号ncntとして出力されるとともに、インバータ108A~108Cを介してトランジスタ104のゲートに入力される。図13は、図12の回路の各部の電圧波形を示すタイミング図である。以下、図12、図13を参照して、ノンオーバラップ回路100の動作について説明する。図13の時刻t1で、クロック信号clk_drがHレベルからLレベルに切替わると、PMOSトランジスタ101,102がオフし、NMOSトランジスタ105,106がオンする。これによって、クロック信号ncntがHレベルからLレベルに切替わる。次に、直列接続されたインバータ108A~108C,109A~109Cに応じた遅延時間が経過した時刻t2に、NMOSトランジスタ104がオンし、PMOSトランジスタ103がオフする。これによって、クロック信号pcntがHレベルからLレベルに切替わる。次の時刻t3で、クロック信号clk_drがLレベルからHレベルに切替わると、PMOSトランジスタ101,102がオンし、NMOSトランジスタ105,106がオフする。これによって、クロック信号pcntがLレベルからHレベルに切替わる。次に、直列接続されたインバータ108A~108C,109A~109Cに応じた遅延時間が経過した時刻t4に、PMOSトランジスタ103がオンし、NMOSトランジスタ104がオフする。これによって、クロック信号ncntがLレベルからHレベルに切替わる。<実施の形態2>実施の形態1の制御回路20では、Ton/Toff比の最適値が最初に設定され、その後はTon/Toff比の値に変更がない。このため、入力電圧Vinが出力電圧の期待値Voutに比べてかなり小さい場合Ton/Toff比の最適値が比較的大きい場合には、出力電圧Voutが期待値Voutに到達するまでに時間がかかるという問題がある。もし、出力電圧Voutが期待値Voutより低い期間にTon/Toff比を最適値よりも大きく設定できれば、出力電圧Voutが期待値Voutに到達するまでの時間を短縮できる。実施の形態2では、そのための回路構成が開示される。図14は、この発明の実施の形態2によるDC/DCコンバータに適用されるパルス発生器PGAの構成を示す回路図である。図1のDC/DCコンバータ1において、パルス発生器PGが図14のパルス発生器PGAに置き換えられる。パルス発生器PGA以外の構成は、図1に示した実施の形態1の場合と同じである。図14を参照して、電流信号生成部70Aは、演算トランスコンダクタンス増幅器OTA:OperationalTranscondactanceAmplifier120をさらに含む点で、図2の電流信号生成部70と異なる。OTA120の非反転入力端子には参照電圧Vrefが入力され、OTA120の反転入力端子には図1の分圧回路31の出力電圧Vout2が入力される。参照電圧Vrefは、出力電圧Voutの期待値Voutに応じて設定される。分圧回路31の分圧比をαとすれば、参照電圧Vrefはα×Voutで与えられる。なお、OTA120に入力される参照電圧は、これまで説明した比較器CMP1,CMP2,42A,42Bに入力される参照電圧と同じにする必要はない。OTA120は、参照電圧Vrefと分圧回路31の出力電圧Vout2との電圧差に応じた補正電流Imdを定電流生成部80の出力ノード84に出力する。Vref>Vout2の場合には補正電流Imdは正になり、Vref<Vout2の場合には補正電流Imdは負になる。OTA120の伝達コンダクタンスをGとすれば、補正電流Imdは、Imd=G...と表わされる。図14のその他の構成は図2の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。図14の場合、電流信号生成部70Aからオフ信号生成部40Bに出力される電流信号は、実施の形態1の第2電流信号I2に補正電流Imdを加算した値I2’に修正され、I2=I2Imd=IcsImd-Ia...となる。したがって、オフ時間Toffは、Toff=C2Vref/I2=C2Vref/=C2VrefR/R-Vin]...と表わされる。出力Voutが期待値Voutより低い場合はOTA120から補正電流Imdが供給されるImd>0ので、オフ期間Toffが短く設定される。すなわち、Ton/Toff比が大きく設定されるため、オン期間Tonのインダクタ電流増加分が大きくなり、それが出力電圧の上昇に用いられる。出力電圧Voutが期待値Voutに到達すれば、OTA120から出力される補正電流Imdはゼロとなり、定常動作時のTon/Toff比に設定される。一方、出力Voutが期待値Voutより高い場合は、OTA120が補正電流Imdを引き抜くためImd<0、オフ期間Toffが長く設定される。負荷で消費される電流Ioutよりもインダクタ11から供給される電流量が減少するため、より迅速に出力電圧Voutが期待値Voutに近づく。図15は、図14のOTA120の構成の一例を示す回路図である。図15を参照して、OTA120は、PMOSトランジスタ121~124と、NMOSトランジスタ125~128と、電流源130とを含む。トランジスタ121,125は、この順で直列に電源ノードVDDおよび接地ノードGND間に接続され、トランジスタ122,128は、この順で直列に電源ノードVDDおよび接地ノードGND間に接続される。トランジスタ123,126は、この順で直列にノード129と接地ノードGNDとの間に接続され、トランジスタ124,127は、この順で直列にノード129と接地ノードGNDとの間に接続される。定電流源120は、電源ノードVDDとノード129との間に接続される。PMOSトランジスタ121のゲートは、そのドレインに接続されるとともに、PMOSトランジスタ122のゲートに接続される。すなわち、PMOSトランジスタ121,122はカレントミラーを構成する。NMOSトランジスタ126のゲートは、そのドレインに接続されるとともに、NMOSトランジスタ125のゲートに接続される。すなわち、NMOSトランジスタ125,126はカレントミラーを構成する。NMOSトランジスタ127のゲートは、そのドレインに接続されるとともに、NMOSトランジスタ128のゲートに接続される。すなわち、NMOSトランジスタ127,128はカレントミラーを構成する。上記構成のOTA120において、PMOSトランジスタ124のゲートがOTA120の非反転入力端子INpとして用いられ、PMOSトランジスタ123のゲートがOTA120の反転入力端子INnとして用いられる。トランジスタ122,128の接続ノード131が、OTA120の出力ノードOUT3として用いられる。したがって、非反転入力端子INpの電圧が反転入力端子INnの電圧よりも増加すれば、その増加量に応じてトランジスタ124,127,128を流れる電流が減少し、トランジスタ123,126,125,121,122を流れる電流が増加する。この結果、出力ノードからOUT3から外部に流出する電流が増加する。逆に、非反転入力端子INpの電圧が反転入力端子INnの電圧よりも減少すれば、その減少量に応じてトランジスタ124,127,128を流れる電流が増加し、トランジスタ123,126,125,121,122を流れる電流が減少する。この結果、外部から出力ノードOUT3に流入する電流が増加する。<実施の形態3>入力が1系統、出力が複数系統あるDC/DCコンバータ200の昇圧制御に対して、実施の形態1で説明したパルス発生器PGを適用した例について説明する。図16は、この発明の実施の形態3によるDC/DCコンバータ200の構成を示す回路図である。図16のDC/DCコンバータ200は、同期整流方式で出力が2系統の場合の構成例である。DC/DCコンバータ200は、太陽光や屋内照明を利用した発電システムに適用でき、たとえば、ソーラセル201の電圧0.5V~3Vを4V~5Vまで昇圧して出力する。DC/DCコンバータ200は、2系統の出力のうち第1の出力206から2次電池202を充電し、第2の出力207からマイコン203、RF送受信機204、およびセンサ205の電源を供給する。マイコン203、RF送受信機204、センサ205は、たとえば気温、気圧、太陽光や屋内照明の照度などを自動測定し、その結果を定期的に集計システムに自動送信するために準備される。具体的な回路構成について説明する。DC/DCコンバータ200は、変換回路210と、制御回路220と、分圧回路217,218と、パワースイッチ用のPMOSトランジスタpsx,psyを含む。変換回路210は、図11の変換回路10Aの出力側を2系統にしたものであり、インダクタ211と、スイッチ素子としてのNMOSトランジスタn_drと、同期整流素子としてのPMOSトランジスタprx,pryと、コンデンサ212,213とを含む。インダクタ211およびNMOSトランジスタn_drはこの順で入力ノード208と接地ノードGNDとの間に直列に接続される。入力ノード208には、たとえば、ソーラセル201が接続される。PMOSトランジスタprxは、インダクタ211およびNMOSトランジスタn_drの接続ノード214と、第1の出力ノード215との間に接続される。PMOSトランジスタpryは、接続ノード214と第2の出力ノード216との間に接続される。コンデンサ212は出力ノード215と接地ノードGNDとの間に接続され、コンデンサ213は出力ノード216と接地ノードGNDとの間に接続される。トランジスタn_dr,prx,pryの各ゲートには、制御回路220からクロック信号clk_dr,clkx,clkyがそれぞれ出力される。分圧回路217は、出力ノード215の電圧dvoutxを抵抗素子抵抗値Rx0,Rx1によって分圧し、分圧電圧fbxを制御回路220に出力する。分圧回路218は、出力ノード216の電圧dvoutyを抵抗素子抵抗値Ry0,Ry1によって分圧し、分圧電圧fbyを制御回路220に出力する。パワースイッチ用のPMOSトランジスタpsxは、変換回路210の出力ノード215とDC/DCコンバータ200の第1の出力206との間に設けられる。パワースイッチ用のPMOSトランジスタpsyは、変換回路210の出力ノード216とDC/DCコンバータ200の第2の出力207との間に設けられる。上記の構成のうち、制御回路220、NMOSトランジスタn_dr、PMOSトランジスタprx,pry,psx,psy、分圧回路217,218が、半導体基板上に集積された半導体装置209として構成される。図17は、図16の制御回路220の構成を示す回路図である。図16、図17を参照して、制御回路220は、比較器CMPX,CMPYと、レベルシフタ231,232,233と、パルス発生器PGBと、ノンオーバラップ回路230と、論理回路228とを含む。制御回路220は、図16の出力ノード216の電圧dvoutyを電源電圧として用いる。以下では、出力ノード215の電圧dvoutxの期待値を5Vとし、出力ノード216の電圧dvoutyの期待値を3Vとする。パワースイッチ用のPMOSトランジスタpsxおよびpsyはともにオンしているとする。比較器CMPXは、図16の分圧回路217の出力電圧fbxと参照電圧Vrefとを比較し、出力電圧fbxが参照電圧Vrefより高い場合にHレベルの信号を出力する。。比較器CMPYは、分圧回路218の出力電圧fbyと参照電圧Vrefとを比較し、出力電圧fbyが参照電圧Vrefより高い場合にHレベルの信号を出力する。参照電圧Vrefは、たとえば0.8Vに設定される。分圧回路217の出力電圧fbxは、出力ノード215の電圧dvoutxの電圧モニタ信号である。図16においてRx0:Rx1=5.25:1に設定すると、dvoutx=5Vのときfbx=0.8Vになる。すなわち、出力ノード215の電圧dvoutxが期待値5Vより高ければ比較器CMPXはHレベルを出力し、そうでなければLレベルを出力する。出力ノード216の電圧dvoutyについても同様である。Ry0:Ry1=2.75:1に設定すると、電圧dvoutyが期待値3Vより高ければ比較器CMPYはHレベルを出力し、そうでなければLレベルを出力する。レベルシフタLS:LevelShifter231,232,233は、入力信号の電圧レベルを出力ノード216の電圧dvoutyからvmaxに変換を行う。vmaxは、出力ノード215の電圧dvoutxと出力ノード216の電圧dvoutyのうち高い方の電圧である。電圧vmaxは、制御回路220に設けられた最大電圧選択回路によって決定される。図18は、最大電圧選択回路240の構成例を示す回路図である。図18を参照して、最大電圧選択回路240は、電圧dvoutyで動作する比較器241と、比較器241の出力信号の電圧レベルを電圧dvoutyからvmaxに変換するレベルシフタ242と、電圧vmaxで動作するインバータ243と、PMOSトランジスタ224,245とを含む。PMOSトランジスタ244のソースには電圧dvoutyが入力され、ドレインは最大電圧選択回路240の出力ノード246電圧vmaxに接続される。PMOSトランジスタ244のゲートにはレベルシフタ242の出力信号が入力される。PMOSトランジスタ245のソースには電圧dvoutxが入力され、ドレインは最大電圧選択回路240の出力ノード246に接続される。PMOSトランジスタ245のゲートには、レベルシフタ242の出力信号をインバータ243によって反転した信号が入力される。再び図17を参照して、ノンオーバラップ回路230は、パルス発生器PCBから出力されたクロック信号clkを受けて、PMOSトランジスタprx,pryを駆動するためのクロック信号pcntと、NMOSトランジスタn_drを駆動するためのクロック信号ncntとを生成する。ノンオーバラップ回路230の構成は、図12に示したノンオーバラップ回路100と同じである。ただし、図12において入力信号としてクロック信号clkが入力される。ノンオーバラップ回路230は、クロック信号ncntがHレベルの期間にクロック信号pcntがLレベルになる期間があると貫通電流が流れるため、そのような期間を防止するために設けられている。クロック信号ncntは、レベルシフタ233によってレベル変換され、クロック信号clk_drとしてNMOSトランジスタn_drのゲートに入力される。クロック信号pcntは、ORゲート223,224に入力される。論理回路228は、ANDゲート221と、ORゲート222~224と、インバータ225~227とを含む。比較器CMPXの出力信号は、ANDゲート221の第1の入力端子に与えられるとともに、ORゲート222の第1の入力端子に与えられる。比較器CMPYの出力信号は、ANDゲート221の第2の入力端子に与えられるとともに、インバータ225によって反転された後、ORゲート222の第2の入力端子に与えられる。ANDゲート221の出力信号はノンオペレーション信号nopとして用いられる。ORゲート222の出力信号をインバータ226によって反転した信号は、選択信号sctxとして用いられる。比較器CMPYの出力信号をインバータ227によって反転した信号は、選択信号sctyとして用いられる。ORゲート223は、ORゲート222の出力信号とクロック信号pcntの論理和を演算する。ORゲート223の出力信号は、レベルシフタ231によってレベル変換され、クロック信号clkxとしてPMOSトランジスタprxのゲートに入力される。ORゲート224は、比較器CMPYの出力信号とクロック信号pcntの論理和を演算する。ORゲート224の出力信号は、レベルシフタ232によってレベル変換され、クロック信号clkyとしてPMOSトランジスタpryのゲートに入力される。図19は、図17の制御回路の動作を説明するための図である。図19に示す表は、図17の比較器CMPX,CMPYの出力信号の論理レベルに応じて、選択信号sctx,sctyおよびノンオペレーション信号nopの論理レベルがどのように変化するかを示している。さらに、図19に示す表は、比較器CMPX,CMPYの出力信号の論理レベルに応じて、各クロック信号clkx,clky,clk_drが有効になるか無効になるかを示している。クロック信号が無効の場合、クロック信号は一定の論理レベルの信号になる。図17、図19を参照して、制御回路220は、出力ノード216の電圧dvoutyを駆動電圧として用いるため、出力ノード215の電圧dvoutxよりも出力ノード216の電圧dvoutyを優先して充電する。まず、出力ノード215,216の電圧dvoutxおよびdvoutyが、ともに期待値よりも低い場合、比較器CMPXおよびCMPYはともにLレベルを出力する。しかし、出力ノード216の電圧dvoutyの充電を優先するため、選択信号sctyはHレベルとなる。出力ノード215電圧dvoutxの充電は阻止され、選択信号sctxはLレベルになる。ノンオペレーション信号nopはLレベルになる。NMOSトランジスタn_drを駆動するクロック信号clk_drと、同期整流用のPMOSトランジスタpryを駆動するクロック信号clkyとが有効になるので、出力ノード216の充電が行なわれる。次に、出力ノード216の電圧dvoutyが期待値に達し、出力ノード215の電圧dvoutxが期待値に達していないときは、比較器CMPXがLレベルを出力し、比較器CMPYがHレベルを出力する。このとき、選択信号sctxがHレベルになり、選択信号sctyがLレベルになる。ノンオペレーション信号nopはLレベルになる。NMOSトランジスタn_drを駆動するクロック信号clk_drと、同期整流用のPMOSトランジスタprxを駆動するクロック信号clkxとが有効になるので、出力ノード215の充電が行なわれる。同期整流用のPMOSトランジスタpryを駆動するクロック信号clkyは無効になる。次に、出力ノード215,216の電圧dvoutxおよびdvoutyが、ともに期待値に達した場合、比較器CMPXおよびCMPYはともにHレベルを出力する。このとき、選択信号sctx,sctyがともにLレベルになり、ノンオペレーション信号nopがHレベルになる。この場合、パルス発生器PGBからの出力信号がLレベルに固定され、昇圧動作が行なわれない。図20は、図17のパルス発生器PGBの構成を示す回路図である。図20の電源ノードVDDは、図16の出力ノード216に相当する。図20を参照して、パルス発生器PGBは、ANDゲート93とインバータ94とをさらに含む点で図2のパルス発生器PGと異なる。ANDゲート93の第1の入力端子には、RSラッチ回路90の出力信号が入力され、ANDゲート93の第2の入力端子には、ノンオペレーション信号nopをインバータ94によって反転した信号が入力される。ノンオペレーション信号がLレベルのときは、ANDゲート93は、有効なクロック信号clkを出力する。ノンオペレーション信号がHレベルのときは、ANDゲート93は、Lレベルの信号を出力する。図20のパルス発生器PGBでは、さらに、電圧電流変換部60Aの構成が図2の電圧電流変換部60と異なる。電圧電流変換部60Aは、図2の抵抗素子63に代えて抵抗素子63x,63yおよびNMOSトランジスタ65を含む。抵抗素子63x,63yは、この順で接地ノードGNDとNMOSトランジスタ62のソースとの間に接続される。NMOSトランジスタ65は、抵抗素子63xと並列に接続される。NMOSトランジスタ65のゲートには、選択信号sctyが入力される。図20において、パルス発生器PGBは、充電すべき電圧dvoutx、dvoutyの切り替えに伴って、遅延無く最適なTon/Toff比を決定する必要がある。このため、選択信号sctyに応じて、NMOSトランジスタ65のオンオフを切替える。これによって、NMOSトランジスタ62のソースと接地ノードGNDとの間の抵抗値が切替わるので、変換電流Iaの大きさが変化する。図16の出力ノード215の電圧dvoutxを充電するときは、選択信号sctyはLのため、NMOSトランジスタ65がオフ状態になる。この場合のTon/Toff比は、式9および式10から、Ton/Toff=Ics/Vin-1...と設定される。ただし、抵抗素子63xの抵抗値をRxとし、抵抗素子63yの抵抗値をRyとした。一方、出力ノード216の電圧dvoutyを充電するときは、選択信号sctyはハイレベルのため、NMOSトランジスタ65がオン状態になる。この場合のTon/Toff比は、式9および式10から、Ton/Toff=IcsRy/Vin-1...となる。したがって、Ics×RxRy=5V、Ics×Ry=3Vとなるように、Ics、Rx、およびRyを設定することで、DC/DCコンバータ200の第1および第2出力の充電切替え時に、入力電圧Vinから変換電流Iaへの変換率が切替わり、この結果、遅延なく最適なTon/Toff比が得られる。以上のとおり、上記のパルス発生器PGBの構成によれば、DC/DCコンバータの出力先が複数の場合において、充電すべき出力先が切替わるときに遅延に無く最適なTon/Toff比に切り替えることができる。したがって、出力電圧が安定して得られる。図20のその他の点は図2の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。<実施の形態4>[DC/DCコンバータ3の構成]図21は、この発明の実施の形態4によるDC/DCコンバータ3の構成を示す回路図である。DC/DCコンバータ3は、入力ノード15に入力された電圧Vinたとえば4V~5Vを降圧し、降圧された電圧Voutたとえば2Vに出力ノード16から出力する降圧コンバータである。図21に示すように、DC/DCコンバータ3は、変換回路降圧チョッパ10Bと、制御回路20Bと、出力ノード16の電圧を抵抗素子31A,31B抵抗値R1,R2で分圧する分圧回路31とを含む。入力ノード15には太陽電池セルなどの直流電源9が接続され、出力ノード16は負荷負荷電流Ioutに接続される。制御回路20Bの電源電圧は出力ノード16電源ノードVDDと称するから供給される。変換回路10Bの構成および動作変換回路10Bは、インダクタ11と、スイッチング素子としてのPMOSトランジスタp_drと、同期整流素子としてNMOSトランジスタn_swと、コンデンサ13とを含む。PMOSトランジスタp_drおよびインダクタ11は、入力ノード15と出力ノード16との間にこの順で直列に接続される。NMOSトランジスタn_swは、PMOSトランジスタp_drおよびインダクタ11の接続ノード14と、接地ノードGNDとの間に接続される。コンデンサ13は出力ノード16と接地ノードGNDとの間に接続される。PMOSトランジスタp_drがオンしている期間をTon、オフしている期間をToffとする。Tonを長く設定すれば出力電圧Voutは上昇し、Toff期間を長く設定すれば出力電圧Voutは降下する。PMOSトランジスタp_drがオフする前にNMOSトランジスタn_swがオンするオーバラップ期間があると、大きな貫通電流が流れる。PMOSトランジスタp_drのオン期間とNMOSトランジスタn_swのオン期間が重ならないように、制御回路20Bに設けられたノンオーバラップ回路29で制御する。インダクタ11のインダクタンスをLとすれば、PMOSトランジスタp_drがオンの期間にインダクタ11に流れる電流の増加分ΔIonは、ΔIon=Ton/L...と表わされる。PMOSトランジスタp_drがオフの期間にインダクタ11に流れる電流の減少分ΔIoffは、ΔIoff=VoutToff/L...と表わされる。ただし、上記の式24、25において、寄生抵抗による電圧降下を無視した。定常状態では、オン期間に増加したインダクタ電流△Ionはオフ期間の減少分△Ioffと相殺する。すなわち、△Ion=△Ioffより、Ton/Toff比は、Ton/Toff=Vout/の比率で安定する。制御回路20Bの概略構成制御回路20Bは、上記のPMOSトランジスタp_drのオン時間およびオフ時間を制御するための回路であり、フィードフォワード制御によって、入力電圧VinからTon/Toff比を自動で設定する回路構成となっている。これによって、無駄な電流を発生させることなく、電力効率を向上させることができる。制御回路20Bは、さらに、出力電圧Voutが期待値Voutを超えた場合にPMOSトランジスタp_drのスイッチングを停止させる機能を有している。具体的には図21に示すように、制御回路20Bは、パルス発生器PGCと、比較器CMP1と、ANDゲート27と、インバータ28とを含む。パルス発生器PGは、出力電圧Voutがその期待値Voutにほぼ等しくなるように、入力電圧Vinに基づいてオン時間Tonおよびオフ時間Toffを決定する。そして、パルス発生器PGは、決定したオン時間Tonおよびオフ時間Toffの間、HレベルおよびLレベルとなるクロック信号clkを出力する。比較器CMP1は、参照電圧Vrefと、分圧回路31から出力された分圧電圧Vout2とを比較し、分圧電圧Vout2が参照電圧Vrefを超えているときLレベルとなる信号を出力する。分圧回路31の分圧比α=R1/R1R2と出力電圧の期待値Voutとを用いて、参照電圧Vrefはα×Voutで与えられる。ANDゲート21は、パルス発生器PGCから出力されるクロック信号clkと、比較器CMP1出力の論理積をインバータ28によって反転させた信号を、クロック信号clk_drとしてPMOSトランジスタp_drのゲートに出力する。[パルス発生器PGの詳細な構成]図22は、図21のパルス発生器PGCの構成を示す回路図である。図22を参照して、パルス発生器PGCは、電圧電流変換部60と、電流信号生成部70Bと、オン信号生成部40Aと、オフ信号生成部40Bと、インバータ91,92と、RSラッチ回路90とを含む。図22のパルス発生器PGCでは、電流信号生成部70Bの構成が図2の電流信号生成部70と異なる。パルス発生器PGCのその他の構成要素は図2のパルス発生器PGと同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。電流信号生成部70Bは、図2の電流信号生成部70の場合と同様に、電流値が一定の定電流Icsと変換電流Iaとに基づいて、入力電圧Vinが増加するほど電流値が増加する第1電流信号I1と、第1電流信号I1とは入力電圧Vinに対する依存性が異なる第2電流信号I2とを生成する。第1電流信号I1はオン信号生成部40Aに供給され、第2電流信号I2はオフ信号生成部40Bに供給される。ただし、降圧コンバータ用の制御回路の場合、第1電流信号I1は、I1=Ia-Ics...で与えられ、第2電流信号I2は、I2=Ics...で与えられる。具体的には図22に示すように、電流信号生成部70Bは、カレントミラーを構成するPMOSトランジスタ71,72と、カレントミラーを構成するNMOSトランジスタ74,75と、定電流生成部80Aとを含む。カレントミラー回路によって、電圧電流変換部60の出力ノード64を流れる変換電流Iaは、PMOSトランジスタ72のドレイン電流としてコピーされる。さらに、定電流生成部80Aの出力信号Icsが、NMOSトランジスタ75のドレイン電流としてコピーされる。電流信号生成部70Bからオン信号生成部40Aに供給される第1電流信号I1は、PMOSトランジスタ72のドレイン電流からNMOSトランジスタ75のドレイン電流を差し引いたものになるので、上式27で与えられる。定電流生成部80は、定電流Icsを生成する定電流源81と、PMOSトランジスタ82,83,85とを含む。定電流Icsは、PMOSトランジスタ82,83によって構成されるカレントミラー回路によってコピーされて、定電流生成部80から第2電流信号I2として出力される上式28参照。さらに、定電流Icsは、PMOSトランジスタ82,85で構成されるカレントミラー回路によってコピーされてNMOSトランジスタ74に供給される。[DC/DCコンバータ3の動作]次に、上記の構成のDC/DCコンバータ3の動作について説明する。図22を参照して、オン信号SonがLレベルの期間がPMOSトランジスタp_drのオン期間となるので、オン時間Tonは、Ics=Vout/Rsとなるように決めると、Ton=C1Vref/=C1VrefRs/...と表わされる。一方、信号SoffがLレベルの期間がPMOSトランジスタp_drのオフ期間となるので、オフ時間Toffは、Toff=C2Vref/Ics=C2VrefRs/Vout...と表わせる。これらの式からTon/Toff=C1Vin/[C2]...が得られる。したがって、C1=C2となるよう設定すれば、所望のTon/Toff比が得られる。[実施の形態4の効果]実施の形態4のDC/DCコンバータ3によれば、フィードバックなしに入力電圧VinからTon/Toff比を決めることができるため、発振の心配がない。発振防止用の容量や抵抗など外付け素子が不要となる。さらに、DC/DCコンバータ3によれば、入出力電圧の変化に対して安定状態への遷移時間を短くできるとともに入力電圧Vinに対応して最大の電力効率を得ることが可能となる。以下、入力電圧Vinに応じてTon/Toff比を調整しないで固定した場合と対比して説明する。Ton/Toff比を固定した場合には、入力電圧が最も低い場合でも降圧が可能となるようにTon/Toff比を最も大きい値に設定する必要がある。入力電圧範囲が4V~5V、出力電圧が2VのときTon/Toff比の最も大きい条件は、Ton/Toff=Vout/=1...となる。クロック信号clkの周期が1μsのとき、Ton=0.5μs、Toff=0.5μsに設定される。図23は、図21のDC/DCコンバータ3で、Ton/Toff比を固定した場合におけるクロック信号の波形図である。図23のグラフは、上から順にクロック信号clk_drおよび出力電圧Voutを示している。図23を参照して、時刻t1でオン期間からオフ期間に切替わったあと、オフ時間Toffが経過する前に、出力電圧Voutが期待値Voutを超えるため、比較器CMP1の出力によってクロック信号clk_drが停止する。時刻t2で、出力電圧Voutが期待値Vout以下になるとクロック信号clk_drの出力が開始する。Ton/Toff比を固定した場合には、Ton/Toff比を最も大きな値に設定する必要があるため、このクロック信号clk_drが停止する期間図23の時刻t1から時刻t2までが長くなる。これに対して、この実施の形態の場合には、入力電圧Vinに応じてTon/Toff比が設定されるので、クロック信号clk_drの停止期間が短くて済む。以下、クロック信号の停止期間の電力変換効率への影響を定量的に説明する。図24は、降圧コンバータの場合のインダクタ電流について説明するための図である。図24を参照して、図21のインダクタ11を流れる平均電流について説明するための図である。オン期間Tonにインダクタ電流がΔIon増加し、オフ期間Toffにインダクタ電流がΔIff減少する。これらの値は、前述の式24,25で表わされる。平均的なインダクタ電流Iavは、平均出力電流Ioutを用いて、Iav=Iout...によって与えられる。DC/DCコンバータ3への入力電圧が5Vのときは、Ton/Toff比は2V/5V-2V=0.67でよいはずである。しかし、Ton/Toff比を入力電圧が最小である4Vの場合に固定しているので、Ton/Toff比は1に設定されている。この場合、インダクタ11のインダクタンスLを20μH、出力電流Ioutを20mAとすると、Tonは0.5μsであるので、インダクタの最大電流ILmaxは、式24、33を用いて、ILmax=IoutTon/=20mA3V×05μs/=575mA...となる。一方、本実施の形態の場合には、入力電圧の変化に対してTon/Toff比を最適化できるので、入力電圧Vinが5Vの場合には、Ton/Toff=0.67、Ton=0.33μs、Toff=0.67μsとなる。したがって、インダクタの最大電流ILmaxは、ILmax=IoutTon/=20mA3V×033μs/448mA...となる。このように、Ton/Toff比を固定した場合には、本来必要な電流より13mA多くの電流が流れることになる。余分な電流は寄生抵抗で熱として消費され、電力変換効率を低下させる。これに対して、この実施の形態のDC/DCコンバータ3の場合には、入力電圧Vinに応じてTon/Toff比が設定されるので、電力変換効率を向上させることができる。<実施の形態5>実施の形態4の制御回路20Bでは、Ton/Toff比の最適値が最初に設定され、その後はTon/Toff比の値に変更がない。もし、出力電圧Voutが期待値より低い期間にTon/Toff比を最適値よりも大きく設定できれば、期待値に到達するまでの時間を短縮できる。実施の形態5では、そのための回路構成が開示される。図25は、この発明の実施の形態5によるDC/DCコンバータに適用されるパルス発生器PGDの構成を示す回路図である。図21のDC/DCコンバータ3において、パルス発生器PGCが図25のパルス発生器PGDに置き換えられる。パルス発生器PGD以外の構成は、図21に示した実施の形態4の場合と同じである。図25を参照して、電流信号生成部70Cは、OTA120をさらに含む点で、図22の電流信号生成部70Bと異なる。OTA120の構成は、図14、図15で説明したものと同じである。OTA120の非反転入力端子には参照電圧Vrefが入力され、OTA120の反転入力端子には図21の分圧回路31の出力電圧Vout2が入力される。参照電圧Vrefは、出力電圧Voutの期待値Voutに応じて設定される。分圧回路31の分圧比をαとすれば、参照電圧Vrefはα×Voutで与えられるOTA120は、参照電圧Vrefと分圧回路31の出力電圧Vout2との電圧差に応じた補正電流Imdを定電流生成部80Aの出力ノード84に出力する。OTA120の伝達コンダクタンスをGとすれば、補正電流Imdは、Imd=G...と表わされる。図25のその他の構成は図22の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。図25の場合、電流信号生成部70Cからオフ信号生成部40Bに出力される電流信号は、実施の形態4の第2電流信号I2に補正電流Imdを加算した値I2’に修正され、I2=I2Imd=IcsImd...となる。したがって、オフ時間Toffは、Toff=C2Vref/I2=C2Vref/...と表わされる。出力Voutが期待値Voutより低い場合はOTA120から補正電流Imdが供給されるImd>0ので、オフ期間Toffが短く設定される。すなわち、Ton/Toff比が大きく設定されるため、オン期間Tonのインダクタ電流増加分が大きくなり、それが出力電圧の上昇に用いられる。出力電圧Voutが期待値Voutに到達すれば、OTA120から出力される補正電流Imdはゼロとなり、定常動作時のTon/Toff比に設定される。一方、出力Voutが期待値Voutより高い場合は、OTA120が補正電流Imdを引き抜くためImd<0、オフ期間Toffが長く設定される。負荷で消費される電流Ioutよりもインダクタ11から供給される電流量が減少するため、より迅速に出力電圧Voutが期待値Voutに近づく。今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"