高電位側に接続され、かつ入力信号がローレベルの場合にオンとなる第1スイッチング手段、及び低電位側に接続され、かつ前記入力信号がハイレベルの場合にオンとなる第2スイッチング手段を含み、前記第1スイッチング手段と前記第2スイッチング手段との間に出力信号を出力する出力部が設けられた第1インバータと、前記第1インバータの出力信号の立ち上がりから、前記入力信号が予め定めた前記第1インバータのみで定まる基準閾値電圧より低い第1閾値電圧未満の間ハイレベルとなる第1制御信号を出力すると共に、前記第1インバータの出力信号の立ち下がりから、前記入力信号が予め定めた前記基準閾値電圧より高い第2閾値電圧を超えている間ハイレベルとなる第2制御信号を出力する制御回路と、前記高電位側に接続され、かつ前記入力信号がローレベルの場合にオンとなる第3スイッチング手段、前記低電位側に接続され、かつ前記入力信号がハイレベルの場合にオンとなる第4スイッチング手段、前記第1インバータの出力と前記第3スイッチング手段との間に接続され、かつ前記制御回路から出力された第1制御信号がハイレベルの場合にオンとなる第5スイッチング手段、及び前記第1インバータの出力と前記第4スイッチング手段との間に接続され、かつ前記制御回路から出力された第2制御信号がハイレベルの場合にオンとなる第6スイッチング手段を含み、前記第1インバータの閾値電圧を設定する設定回路と、を含むシュミットインバータ回路。前記制御回路を、前記第1閾値電圧に基づいて前記入力信号を反転して出力する第2インバータと、前記第2閾値電圧に基づいて前記入力信号を反転して出力する第3インバータと、前記第1インバータの出力信号と前記第2インバータの出力信号とに基づいて、前記第2制御信号を出力する第1フリップフロップと、前記第1インバータの出力信号と前記第3インバータの出力信号とに基づいて、前記第1制御信号を出力する第2フリップフロップとで構成した請求項1記載のシュミットインバータ回路。前記第1スイッチング手段、前記第3スイッチング手段、及び前記第5スイッチング手段をPチャネルトランジスタとし、前記第2スイッチング手段、前記第4スイッチング手段、及び前記第6スイッチング手段をNチャネルトランジスタとした請求項1または請求項2記載のシュミットインバータ回路。請求項1~請求項3のいずれか1項記載のシュミットインバータ回路を含む半導体装置。しかしながら、特許文献1記載のシュミットトリガ回路では、制御信号を用いた閾値電圧の変更を行っているものの、発振に影響する閾値電圧が高電位側及び低電位側の2点存在する。そのため、電源電圧や温度によって、この2点の差が変化することで、出力周波数が変化してしまう、という問題があった。具体的に、図5に示すような、従来の構成のシュミットインバータを用いて説明する。図5のシュミットインバータ回路100は、PチャネルMOSPMOS-P1及びNチャネルMOSNMOS-N1で構成された第1インバータ112と、PMOS-P2、P3、及びNMOS-N2、N3で構成されたインピーダンス調整回路114と、第2インバータ116とを含んで構成されている。このシュミットインバータ回路100では、入力信号がローレベルの場合には、PMOS-P1~P3がオンとなり、NMOS-N1~N3がオフとなる。そして、入力信号がローレベルからハイレベルへ変化していく過渡状態において、入力信号の閾値電圧が高電位側にシフトする。また、入力信号がハイレベルの場合には、NMOS-N1~N3がオンとなり、PMOS-P1~P3がオフとなる。そして、入力信号がハイレベルからローレベルへ変化していく過渡状態において、入力信号の閾値電圧が低電位側にシフトする。この様子を図6aに示す。ここで、高電位側の閾値電圧をVthH、低電位側の閾値電圧をVthLとしたときのVthH~VthLがヒステリシス幅である。このヒステリシス幅を定める閾値電圧VthH及びVthLは、第1インバータの出力ノードと高電位側電源電位間、及び出力ノードと低電位側電源電位間のインピーダンスで定まるため、電源電圧や温度によって変化する。これに伴い、VthH及びVthLの2点で定まるヒステリシス幅も変化する。ヒステリシス幅が変化すると、図6bに示すように、出力信号の立ち上がり及び立下りのタイミングにずれが生じ、出力周波数が変化してしまう。本発明は、上記問題点を解決するためになされたものであり、チャタリング抑制の特性を維持したまま、電源電圧や温度の影響による出力周波数の変化を抑制することができるシュミットインバータ回路及び半導体装置を提供することを目的とする。上記目的を達成するために、本発明のシュミットインバータ回路は、高電位側に接続され、かつ入力信号がローレベルの場合にオンとなる第1スイッチング手段、及び低電位側に接続され、かつ前記入力信号がハイレベルの場合にオンとなる第2スイッチング手段を含み、前記第1スイッチング手段と前記第2スイッチング手段との間に出力信号を出力する出力部が設けられた第1インバータと、前記第1インバータの出力信号の立ち上がりから、前記入力信号が予め定めた前記第1インバータのみで定まる基準閾値電圧より低い第1閾値電圧未満の間ハイレベルとなる第1制御信号を出力すると共に、前記第1インバータの出力信号の立ち下がりから、前記入力信号が予め定めた前記基準閾値電圧より高い第2閾値電圧を超えている間ハイレベルとなる第2制御信号を出力する制御回路と、前記高電位側に接続され、かつ前記入力信号がローレベルの場合にオンとなる第3スイッチング手段、前記低電位側に接続され、かつ前記入力信号がハイレベルの場合にオンとなる第4スイッチング手段、前記第1インバータの出力と前記第3スイッチング手段との間に接続され、かつ前記制御回路から出力された第1制御信号がハイレベルの場合にオンとなる第5スイッチング手段、及び前記第1インバータの出力と前記第4スイッチング手段との間に接続され、かつ前記制御回路から出力された第2制御信号がハイレベルの場合にオンとなる第6スイッチング手段を含み、前記第1インバータの閾値電圧を設定する設定回路と、を含んで構成されている。また、本発明の半導体装置は、上記シュミットインバータ回路を含んで構成することができる。本発明のシュミットインバータ回路及び半導体装置によれば、チャタリング抑制の特性を維持したまま、電源電圧や温度の影響による出力周波数の変化を抑制することができる。以下、図面を参照して本発明の実施の形態を詳細に説明する。図1に示すように、本発明のシュミットインバータ回路10は、入力信号を反転して出力する第1インバータ12と、第1インバータの出力を増幅して、出力信号OUTを出力するオペアンプ14と、後述するスイッチSWH及びSWLを制御するための制御信号を出力する制御回路16と、第1インバータの閾値電圧を設定する設定回路18とを含んで構成されている。第1インバータ12は、電源電位VDDと接地電位VSSとの間に直列に接続されたPMOS-P1及びNMOS-N1で構成されたCMOSインバータである。PMOS-P1及びNMOS-N1のゲートには、入力信号が各々入力される。PMOS-P1のソースは電源電位VDDに接続され、NMOS-N1のソースは接地電位VSSに接続されている。第1インバータ12は、PMOS-P1のドレインとNMOS-N1のドレインとの接続点の電位を出力する。制御回路16は、閾値電圧VthHに基づいて、入力信号を反転した信号SLHを出力する第2インバータ20と、閾値電圧VthLに基づいて、入力信号を反転した信号SLLを出力する第3インバータ22と、出力信号OUT、信号SLH、及び信号SLLを入力とし、スイッチSWH及びSWLを制御するための制御信号CSH及びCSLを生成する制御信号生成部24とで構成されている。閾値電圧VthHは、第1インバータのみで定まる基準閾値電圧より高い値であり、閾値電圧VthLは基準閾値電圧より低い値である。閾値電圧VthH及びVthLは、従来のシュミットインバータ回路で想定される高電位側の閾値電圧及び低電位側の閾値電圧に相当する。制御信号生成部24は、例えば、図2に示すように、信号SLH及び出力信号OUTの入力に基づいて、信号Aを出力する第1DフリップフロップD-FF26と、信号A及び出力信号OUTの入力に基づいて、制御信号CSLを出力する第2D-FF28と、信号SLL及び出力信号OUTの入力に基づいて、信号Bを出力する第3D-FF30と、信号B及び出力信号OUTの入力に基づいて、制御信号CSHを出力する第4D-FF32とで構成することができる。図2の例の制御信号生成部24におけるタイムチャートを、図3に示す。制御信号CSHは、出力信号OUTの立ち上がりで立ち上がり、信号SLLの立下りで立ち下がる信号として生成される。すなわち、制御信号CSHは、出力信号OUTの立ち上がりから、入力信号が閾値電圧VthL未満となっている間ハイレベルとなる信号である。また、制御信号CSLは、出力信号OUTの立ち下がりで立ち上がり、信号SLHの立ち上がりで立ち下がる信号として生成される。すなわち、制御信号CSLは、出力信号OUTの立ち下がりから、入力信号が閾値電圧VthHを超えている間ハイレベルとなる信号である。設定回路18は、電源電位VDDと接地電位VSSとの間に直列に接続されたPMOS-P2、スイッチSWH、スイッチSWL、及びNMOS-N2で構成されている。PMOS-P2及びNMOS-N2のゲートには、入力信号が各々入力される。PMOS-P2のソースは電源電位VDDに接続され、NMOS-N2のソースは接地電位VSSに接続されている。また、PMOS-P2のドレインはスイッチSWHと、NMOS-N2のドレインはスイッチSWLと接続されている。スイッチSWHとスイッチSWLとの接続点には、第1インバータ12の出力が接続されており、設定回路18は、この接続点の電位を、オペアンプ14に出力する。また、スイッチSWHには、制御回路16から出力された制御信号CSHが入力され、スイッチSWHは、制御信号CSHがハイレベルの間オンとなる。スイッチSWLには、制御回路16から出力された制御信号CSLが入力され、スイッチSWLは、制御信号CSLがハイレベルの間オンとなる。次に、図4のタイムチャートを参照して、本実施の形態のシュミットインバータ回路10の動作について説明する。図4aは、比較対照として従来技術における入力信号及びヒステリシス幅閾値電圧VthH及びVthLを示している。また、同図b~gは、本実施の形態における各信号を示しており、bは、入力信号及び閾値電圧、cは、オペアンプ14から出力される出力信号OUT、dは、第2インバータ20から出力される信号SLH、eは、第3インバータ22から出力される信号SLL、f及びgは、制御回路16から出力される制御信号CSH及びCSHを示している。また、ここでは、第1インバータ12のみで定まる基準閾値電圧がVDD/2であるとする。従って、第2インバータ20の閾値電圧VthHは、VDD/2より高い値、第3インバータ22の閾値電圧VthLは、VDD/2より低い値として設定しておく。また、初期状態においては、スイッチSWH及びSWLは共にオフ状態であるとする。まず、VthLより大きくVDD/2未満の入力信号が第1インバータ12に入力されると図4中のA、PMOS-P1がオン、NMOS-N1がオフとなる。ここで、スイッチSWH及びSWLがオフであることから、第1インバータ12の閾値電圧は基準閾値電圧VDD/2となり、出力信号OUTはハイレベルとなる。また、第2インバータ20から出力される信号SLHはハイレベル、第3インバータ22から出力される信号SLLはローレベルとなる。これにより、制御信号生成部24で生成される制御信号CSH及びCSLは共にローレベルのままで、スイッチSWH及びスイッチSWLのオフ状態が維持される。次に、入力信号がハイレベル側に推移し、VDD/2を超え、かつVthH未満となると図4中のB、PMOS-P1がオフ、NMOS-N1がオンとなり、出力信号OUTが立ち下がる。これに伴って、制御信号CSLが立ち上がって、スイッチSWLがオンされる。その結果、第1インバータ12の閾値電圧は、従来のシュミットインバータと同様に、NMOS-N1、NMOS-N2、及びスイッチSWLのインピーダンスと、PMOS-P1のインピーダンスとの関係により、低電位側に変化する。このため、出力信号OUTの切り替わり部分のチャタリングを抑制することができる。次に、入力信号が更にハイレベル側に推移し、VthHを超えると図4中のC、信号SLHが立ち下がってローレベルとなる。入力信号がピークを超えてローレベル側に推移し、再びVthH未満となると図4中のD、信号SLHが立ち上がり、制御信号CSLが立ち下がって、スイッチSWLがオフされる。このとき、スイッチSWH及びSWLが共にオフ状態となるため、第1インバータ12の閾値電圧は再びVDD/2に変化する。次に、入力信号が更にローレベル側に推移し、VDD/2未満、かつVthL以上となると図4中のE、PMOS-P1がオン、NMOS-N1がオフとなり、出力信号OUTが立ち上がる。これに伴って、制御信号CSHが立ち上がって、スイッチSWHがオンされる。その結果、第1インバータ12の閾値電圧は、従来のシュミットインバータと同様に、PMOS-P1、PMOS-P2、及びスイッチSWHのインピーダンスと、NMOS-N1のインピーダンスとの関係により、高電位側に変化する。このため、出力信号OUTの切り替わり部分のチャタリングを抑制することができる。次に、入力信号が更にローレベル側に推移し、VthL未満となると図4中のF、信号SLLが立ち上がってハイレベルとなる。入力信号がピークを超えてハイベル側に推移し、再びVthLを超えると、上記のAと同様となり、第1インバータ12の閾値電圧は再びVDD/2に変化する。以上説明したように、本実施の形態のシュミットインバータ回路によれば、出力信号のハイレベルとローレベルとを切り替えるための閾値電圧が、設定回路のスイッチSWH及びSWLの両方がオフ状態の場合の1点であるため、ヒステリシス幅の変動という事態が生じず、電源電圧や温度の影響による出力周波数の変化を抑制することができる。また、出力信号がハイレベルとローレベルとの間で切り替わり部分では、閾値電圧を高電位側または低電位側へ移動させているため、従来のシュミットインバータのチャタリング抑制の特性も維持することができる。なお、本実施の形態のシュミットインバータ回路を含む半導体装置として構成してもよい。