バス伝送路に接続された複数のドライバ回路と、それぞれの前記ドライバ回路の出力端と前記バス伝送路との間にそれぞれ設けられた複数のスイッチと、を備え、前記バス伝送路に対して信号を送出するときにそれぞれの送信時間が重ならずに前記複数のドライバ回路が動作させられるように、それぞれの前記ドライバ回路の通信時間に応じてそれぞれ対応するスイッチを閉成することを特徴とするバスドライバ回路。前記バス伝送路は平衡信号バス伝送路であり、前記複数のドライバ回路は、それぞれ、正相出力端と逆相出力端を有し、平衡信号を出力し、前記複数のスイッチは、それぞれ、前記正相出力端と前記平衡信号バス伝送路の一方との間に配置されそれぞれの前記スイッチの閉成タイミングに応じて閉成される第1スイッチと、前記逆相出力端と前記平衡信号バス伝送路の他方との間に配置され前記閉成タイミングで前記第1スイッチと同時に閉成される第2スイッチと、を含むことを特徴とする請求項1に記載のバスドライバ回路。前記第1スイッチおよび前記第2スイッチと前記平衡信号バス伝送路との間にそれぞれ配置された複数のトランスを備え、前記複数のトランスのそれぞれの一次側の一端は、前記第1スイッチに接続し、前記複数のトランスのそれぞれの一次側の他端は、前記第2スイッチに接続し、前記複数のトランスのそれぞれの二次側は、前記平衡信号バス伝送路に接続したことを特徴とする請求項2に記載のバスドライバ回路。前記複数のドライバ回路のそれぞれは、正相信号入力端子を有し前記ドライバ回路のそれぞれに応じた前記第1スイッチに出力端が接続する第1ドライバと、逆相信号入力端子を有し前記ドライバ回路のそれぞれに応じた前記第2スイッチに出力端が接続する第2ドライバと、を含み、前記複数のドライバ回路のそれぞれは、第1入力端が前記第1ドライバの前記正相入力端子に接続しかつ第2入力端が前記第2ドライバの前記逆相入力端子に接続した2入力ゲート回路を有し、前記2入力ゲート回路の出力に応じて、前記第1スイッチおよび前記第2スイッチを同時に閉成制御することを特徴とする請求項2に記載のバスドライバ回路。前記正相入力端子及び前記逆相入力端子から前記2入力ゲートの出力までの第1の遅延時間と前記正相入力端子から前記第1ドライバの出力及び前記逆相入力端子から前記第2ドライバの出力までの第2及び第3の遅延時間の差がデータ1パルスに相当する時間内であることを特徴とする請求項4に記載のバスドライバ回路。前記第1スイッチおよび前記第2スイッチと前記平衡信号バス伝送路との間にそれぞれ設けられた複数のトランスを備え、前記複数のトランスのそれぞれの一次側の一端は、前記第1スイッチに接続され、前記複数のトランスのそれぞれの一次側の他端は、前記第2スイッチに接続され、前記複数のトランスのそれぞれの二次側は、前記平衡信号バス伝送路に接続されたことを特徴とする請求項4または5に記載のバスドライバ回路。上記のようにたかだか1個のドライバ回路が送出する信号波形が正しく全てのレシーバ回路に行き着くことができるようにするためには、それぞれのレシーバ回路の入力端、ならびに出力を停止しているm-1個のドライバ回路の出力端が、信号送出中であるドライバ回路の負担にならないようにすることが必要である。このために、通常、それぞれのレシーバ回路の入力抵抗を高くするとともに、出力を停止しているドライバ回路の出力抵抗を高くするという回路的手法が採用されている。それと同時に、信号を送出するドライバ回路の負荷駆動能力を大きくする換言すると、信号送出中は出力抵抗を小さくするという回路手法が採用される。このことはドライバ回路の出力素子の物理的寸法を大きくする結果となり、出力停止期間中のドライバ回路は、バス伝送路に無用な寄生容量を付加する結果となってしまう。図12は、図11の構成における動作シーケンスを説明する図である。図12において、まずi番目のドライバ回路が、自身の入力端子Tiに加えられた信号を自身に割り振られた期間中にバス伝送路に信号を送出する。次いで、j番目のドライバ回路が自身に割り振られた期間中にバス伝送路に信号を送出する。これらの信号がバス伝送路上に順次に出現し、次いで各レシーバ回路の正相入力端に至り、該レシーバ回路の逆相入力端に加えられた閾電圧Vthとの比較において高/低レベルのいずれかにあるかが判定される。これらの結果として、図12において、各レシーバ回路の出力端に信号が出現する様子が表されている。TiとTjの網掛け部分の信号は、伝送対象外の期間の信号であるので、高レベルであっても低レベルであっても良い。また、Vthは、バス伝送路に出現する信号電圧の高レベルと低レベルの中間の電圧に設定される。図12では、BUS信号を鈍らせて描くことで、寄生容量が通信速度に影響を及ぼすこと、ならびに、レシーバ回路出力に至る遅延時間を増大させることを表現している。以上説明したように、従来の構成では、バス伝送路に付加される寄生容量がドライバ回路とレシーバ回路の対の数に比例して増大するため、大規模なバス回路と高速な信号伝送とを両立できないという欠点があった。この発明は、上記のような課題を解決するためになされたもので、大規模なバス回路と高速な信号伝送の両立を可能とするバスドライバ回路を提供することを目的とする。この発明は、上記の目的を達成するため、バスドライバ回路であって、バス伝送路に接続された複数のドライバ回路と、それぞれの前記ドライバ回路の出力端と前記バス伝送路との間にそれぞれ設けられた複数のスイッチと、を備え、前記バス伝送路に対して信号を送出するときにそれぞれの送信時間が重ならずに前記複数のドライバ回路が動作させられるように、それぞれの前記ドライバ回路の通信時間に応じてそれぞれ対応するスイッチを閉成することを特徴とする。この発明によれば、バス伝送路に接続される複数のドライバ回路のうち、送信停止しているドライバはバス伝送路から切り離されるので、バス伝送路に付加される寄生容量が軽減し、大規模なバス回路と高速な信号伝送とを両立することができる。実施の形態1.本発明の実施の形態1にかかるバスドライバ回路の構成を、図1に示す。図1において、BUSはバス伝送路、Roはバス伝送路の終端抵抗、DRV1、DRV2、DRV3、DVRmはドライバ回路、RCV1、RCV2、RCV3、RCVmはレシーバ回路、SW1、SW2、SW3、SWmはスイッチ、T1、T2、T3、Tmはドライバ入力端子、R1、R2、R3、Rmはレシーバ出力端子、S1、S2、S3、Smはスイッチ制御端子、O1、O2、O3、Omは各ドライバ回路の出力端、Ip1、Ip2、Ip3、Ipmは各レシーバ回路の正相入力端、In1、In2、In3、Inmは各レシーバ回路の逆相入力端、Vthは各レシーバ回路の逆相入力端に接続される入力判定用の閾電圧源である。図2は実施の形態1におけるバス信号伝送の時間的制御手順を示したものであって、Ti、Tjは、それぞれ、i番目とj番目のドライバ入力信号であり、SiとSjは、それぞれ、i番目とj番目のスイッチ制御信号である。1≦i、j≦mとする。以下、同様。また、BUSはバス伝送路に出現する信号である。図2の横軸は時間であり、縦軸は信号レベルである。ただし、スイッチ制御信号が高レベル時に、対応するスイッチが閉成状態となる、としている。なお、横軸と縦軸の定義、ならびに、スイッチ制御信号が高レベル時に対応するスイッチが閉成状態となることは、以下、同様とする。次に、図1の動作を説明する。スイッチSW1~SWmのm個のスイッチの中で閉成状態となるのはバス伝送路に信号を送出するドライバ回路に接続されているスイッチだけであって、その他のスイッチは開放状態となるように、スイッチ制御信号S1~Smによって制御される。従って、バス伝送路に接続されるドライバ回路はたかだか1個であるので、ドライバ回路によってバス伝送路に付加される寄生容量もたかだかドライバ回路1個分である。一方、バス伝送路にはm個のスイッチが新たに接続されるので、これらによる寄生容量はバス伝送回路に付加される。しかしながら、これらのスイッチにはバス伝送路を駆動する機能は要求されず、従って、これらスイッチによりもたらされる寄生容量はドライバ回路によってもたらされるものよりも小さい。これらm個のスイッチの閉成数ならびに閉成順は、伝送路に送出されるべきドライバ入力信号の送出順に一対一に対応するので、過不足無く、信号伝送が成立する。図2は、上記の動作シーケンスを説明する図である。図2において、まずi番目のドライバ回路が、自身のドライバ入力端子Tiに加えられた信号を、自身に割り振られた期間中に、出力信号Oiとしてバス伝送路BUSに信号を送出する。次いで、j番目のドライバ回路が、同様にして出力信号Ojとしてバス伝送路に信号を送出する。その結果各レシーバ回路の出力端に信号R1、R2、...Rmが正しく伝達される様子が図2に表されている。このシーケンスが正しく実行されるためには、各スイッチは正しい期間に間成状態ないしは開放状態となることが必要である。図2では、i番目のドライバ回路が送信する期間中はスイッチ制御信号SiでもってスイッチSWiが閉成され、j番目のドライバ回路が送信する期間中はスイッチ制御信号SjでもってスイッチSWjが閉成されるように、各スイッチ制御信号が加えられる。図2において、Ti、Oi、Tj、Ojの網掛け部分は、伝送対象外の期間の信号であるので、高レベルであっても低レベルであっても良い。また、Vthは、バス伝送路に出現する信号電圧の高レベルと低レベルの中間の電圧に設定される。以上により、図1の構成によれば、それぞれのドライバ回路は、自身の信号送出期間中以外は伝送路から切り離されるので、バス伝送路に付加される寄生容量を低減でき、高速な信号伝送が可能となる。また、それぞれのドライバ回路において、信号送出期間中以外に出力抵抗を大きくしなければならないという回路的な制約を排除することができる。実施の形態2.本発明の実施の形態2にかかるバスドライバ回路の構成を、図3に示す。図3において、BUSpは正相信号を伝達するバス伝送路、BUSnは逆相信号を伝達するバス伝送路、Roはバス伝送路の終端抵抗、DRV1、DRV2、DRV3、DRVmはドライバ回路、RCV1、RCV2、RCV3、RCVmはレシーバ回路、SW1、SW2、SW3、SWmは2連スイッチ、T1、T2、T3、Tmはドライバ入力端子、R1、R2、R3、Rmはレシーバ出力端子、S1、S2、S3、Smはスイッチ制御端子、Op1、Op2、Op3、Opmは各ドライバ回路の正相出力端、On1、On2、On3、Onmは各ドライバ回路の逆相出力端、Ip1、Ip2、Ip3、Ipmは各レシーバ回路の正相入力端、In1、In2、In3、Inmは各レシーバ回路の逆相入力端である。実施の形態2が実施の形態1とは異なる点は、バス伝送路が平衡信号路であるここと、各スイッチSW1~SWmが2連のスイッチである点である。それ以外の構成ならびに制御タイミングは実施の形態1のものと同様である。図4は、図3の構成における動作シーケンスを説明する図である。図4において、Ti、Oi、Tj、Ojの網掛け部分は伝送対象外の期間の信号であるので高レベルであっても低レベルであっても良いことは、図2の場合と同じである。一方、図4が図2と異なる所は、各ドライバの出力が両相OpiとOni、あるいはOpjとOnjであることと、伝送路上の信号が平衡信号BUSp-BUSnで定義されることである。また、いずれのスイッチも開放状態にある期間図4で、斜線の網掛けで示した部分では、バス伝送路の抵抗が高い状態にあるので、BUSが高レベルにあるか低レベルにあるか、あるいは高-低レベル間を移動するかは、各バス伝送路の各期間中の抵抗値と、バス伝送路の寄生容量で決まる。しかし、この期間中のバス伝送路の状態は、伝達されるべき期間中の信号には影響を与えないので、どのような状態であっても差し支えない。以上のように、実施の形態2においても、正しく信号伝送が成立し、バス伝送路に付加される寄生容量を低減できる。また、信号を停止している期間中はドライバ回路の出力抵抗を高くしなければならないという回路手法上の負担を排除することができる。実施の形態3.本発明の実施の形態3にかかるバスドライバ回路の構成を、図5に示す。図5において、BUSpは正相信号を伝達するバス伝送路、BUSnは逆相信号を伝達するバス伝送路、Roはバス伝送路の終端抵抗、DRV1、DRV2、DRV3、DRVmはドライバ回路、RCV1、RCV2、RCV3、RCVmはレシーバ回路、SW1、SW2、SW3、SWmは2連スイッチ、T1、T2、T3、Tmはドライバ入力端子、R1、R2、R3、Rmはレシーバ出力端子、S1、S2、S3、Smはスイッチ制御端子、Op1、Op2、Op3、Opmは各ドライバ回路の正相出力端、On1、On2、On3、Onmは各ドライバ回路の逆相出力端、Ip1、Ip2、Ip3、Ipmは各レシーバ回路の正相入力端、In1、In2、In3、Inmは各レシーバ回路の逆相入力端、Vthは各レシーバ回路の逆相入力端に接続される入力判定用の閾電圧源、TRt1、TRt2、TRt3、TRtmは送信トランス、TRr1、TRr2、TRr3、TRrmは受信トランスである。実施の形態3が実施の形態2と異なる点は、バス伝送路とドライバ回路あるいはレシーバ回路がトランスで結合されていることである。従って、いずれのスイッチも開放状態にあり、いずれのドライバ回路からも信号この場合は、物理的な振る舞いを考察するのであるから、エネルギーと言い換えても良いが流入しない期間では、伝送路の電圧は高レベルと低レベルの中間電圧に静定する。この静定状況は、各ドライバが送出する信号の極性が最初に切り替わる時刻まで継続するので、各ドライバからの送出される信号で、特に開始近辺の信号を正しく各レシーバ回路で復元するためには、各レシーバ回路の入力は、上記中間電圧と上記高レベルとの間に相当する電圧に位置する閾電圧を有することが必要である。この閾電圧は、図5においては端子In1、In2、In3、Inmに加えられる。図6は、図5の構成における動作シーケンスを説明する図であるが、上記の閾電圧を一点鎖線直線として、各レシーバ回路への入力信号Ip1-Ipmの折れ線に重ね書きで示した。それ以外の動作シーケンスに関わるものは、図4と同じである。以上のように、実施の形態3においても、正しく信号伝送が成立し、バス伝送路に付加される寄生容量を低減できる。また、信号を停止している期間中はドライバ回路の出力抵抗を高くしなければならないという回路手法上の負担も排除することができる。なお、実施の形態3にかかるバスドライバ回路でトランスを使用する主要な目的の一つは、ドライバ回路側とレシーバ回路側とで対地電圧に差があっても差し支えないようにすることである。また、他の目的の一つは、ドライバ回路とレシーバ回路間でバス伝送路を介しての直流電力の送受を可能とすることにある。これらの事項については詳細な説明は省略する。実施の形態4.本発明の実施の形態4にかかるバスドライバ回路の構成を、図7に示す。図7において、BUSpは正相信号を伝達するバス伝送路、BUSnは逆相信号を伝達するバス伝送路、Roはバス伝送路の終端抵抗、DRVp1、DRVp2、DRVp3、DRVpmは正相信号を出力するドライバ、DRVn1、DRVn2、DRVn3、DRVnmは逆相信号を出力するドライバ、RCV1、RCV2、RCV3、RCVmはレシーバ回路、SW1、SW2、SW3、SWmは2連スイッチ、Tp1、Tp2、Tp3、Tpmはドライバ正相入力端子、Tn1、Tn2、Tn3、Tnmはドライバ逆相入力端子、R1、R2、R3、Rmはレシーバ出力端子、Op1、Op2、Op3、Opm、は各ドライバの正相出力端、On1、On2、On3、Onmは各ドライバの逆相出力端、Ip1、Ip2、Ip3、Ipmは各レシーバ回路の正相入力端、In1、In2、In3、Inmは各レシーバ回路の逆相入力端、G1、G2、G3、Gmは排他的論理和ゲート、G1O、G2O、G3O、GmOは排他的論理和ゲート出力端である。実施の形態4が実施の形態3とは異なる点は、各スイッチの閉成開放の制御を、ドライバ正相信号とドライバ逆相信号から生成する所にある。すなわち、排他的論理和ゲートを用い、該当するドライバ回路がバス伝送路に対して信号を送出する期間中のみ、該当するスイッチを閉成し、そうでない期間中は開放するように機能させる。このため、該当するドライバ回路がバス伝送路に信号を送出する期間以外は、該当するドライバ正相信号と逆相信号は、ともに低レベルにあるか、ともに高レベルにあるかにする。これ以外の動作機構は、実施の形態3の場合と同様である。ここで、入力信号Tpm、Tnmから排他的論理和ゲートGmの出力までの遅延時間td1と入力信号Tpm、Tnmからドライバ出力Opm、Onmまでの遅延時間td2、td3の差を1データパルス以内にし、信号を確実に伝送できるようにする必要がある。具体的には、このようなバスドライバを備えたシステムでは、上記遅延時間td1とtd2及びtd3との差が大きくてもデータ1パルスに相当する時間内になるように回路を設計する必要がある。上記遅延時間を調整する方法としては、排他的論理和ゲートとドライバの回路定数を調整する、どちらかの出力または入力に遅延回路を付加する、またはRCフィルタ等で波形をなまらせる等の方法が挙げられる。図8は、図7の構成における動作シーケンスを説明する図である。図7では、該当するドライバ回路がバス伝送路に信号を送出する期間以外のドライバ正相入力と逆相入力をともに低レベルとしている。しかしながら、もちろん、これらは共に高レベルであっても良い。なぜならば、排他的論理和の出力に変わりがないからである。また、該当するドライバ回路がバス伝送路に信号を送出する期間以外のドライバ正相入力と逆相入力がともに低レベルである場合に限られるのであれば、上記の2入力排他的論理和ゲートは、単なる2入力論理和ゲートであっても良い。図8において、いずれのスイッチも開放状態にある期間図8で、斜線の網掛けで示した部分では、バス伝送路の抵抗が高い状態にあるので、BUSが高レベルにあるか低レベルにあるか、あるいは高-低レベル間を移動するかは、該バス伝送路の該期間中の抵抗値とバス伝送路の寄生容量で決まる。しかし、この期間中のバス伝送路の状態は、伝達されるべき期間中の信号には影響を与えないので、どのような状態であっても差し支えない。以上説明したように、実施の形態4においても、過不足無く信号伝送が成立し、バス伝送路に付加される寄生容量を低減できる。また、信号を停止している期間中はドライバ回路の出力抵抗を高くしなければならないという回路手法上の負担も排除することができる。実施の形態5.本発明の実施の形態5にかかるバスドライバ回路の構成を、図9に示す。図9において、BUSpは正相信号を伝達するバス伝送路、BUSnは逆相信号を伝達するバス伝送路、Roはバス伝送路の終端抵抗、DRVp1、DRVp2、DRVp3、DRVpmは正相信号を出力するドライバ、DRVn1、DRVn2、DRVn3、DRVnmは逆相信号を出力するドライバ、RCV1、RCV2、RCV3、RCVmはレシーバ回路、SW1、SW2、SW3、SWmは2連スイッチ、Tp1、Tp2、Tp3、Tpmはドライバ正相入力端子、Tn1、Tn2、Tn3、Tnmはドライバ逆相入力端子、R1、R2、R3、Rmはレシーバ出力端子、Op1、Op2、Op3、Opmは各ドライバの正相出力端、On1、On2、On3、Onmは各ドライバの逆相出力端、Ip1、Ip2、Ip3、Ipmは各レシーバ回路の正相入力端、In1、In2、In3、Inmは各レシーバ回路の逆相入力端、Vthは各レシーバ回路の逆相入力端に接続される入力判定用の閾電圧源、TRt1、TRt2、TRt3、TRtmは送信トランス、TRr1、TRr2、TRr3、TRrmは受信トランス、G1、G2、G3、Gmは排他的論理和ゲート、G1O、G2O、G3O、GmOは、排他的論理和ゲート出力端である。実施の形態5が実施の形態4とは異なる点は、バス伝送路とドライバ回路あるいはレシーバ回路がトランスで結合されることである。従って、いずれのスイッチも開放状態にあり、いずれのドライバ回路からも信号が流入しない期間では、伝送路の電圧は高レベルと低レベルの中間電圧に静定する。この静定状況は、各ドライバが送出する信号の極性が最初に切り替わる時刻まで継続するので、各ドライバからの送出される信号で、特に開始近辺の信号を正しく各レシーバ回路で復元するためには、各レシーバ回路の入力は、上記中間電圧と上記高レベルとの間に相当する電圧に位置する閾電圧を有することが必要である。この閾電圧は、図9においては端子In1、In2、In3、...Inmに加えられる。ここで、図7で説明したのと同様に、入力信号から排他的論理和ゲートの出力までの遅延時間と、入力信号からドライバ出力までの遅延時間との差を、データ1パルス以内とする必要がある。図10は、図9の構成における動作シーケンスを説明する図であるが、上記の間電圧を一点鎖線直線として、各レシーバ回路への入力信号Ip1~Ipmの折れ線に重ね書きで示した。それ以外の動作シーケンスに関わるものは、図8と同じである。また、図9では、該当するドライバ回路がバス伝送路に信号を送出する期間以外のドライバ正相入力と逆相入力をともに低レベルとしているが、もちろん、共に高レベルであっても良い。なぜならば、排他的論理和の出力に変わりがないからである。また、該当するドライバ回路がバス伝送路に信号を送出する期間以外のドライバ正相入力と逆相入力がともに低レベルである場合に限られるのであれば、上記の2入力排他的論理和ゲートは、単なる2入力論理和ゲートであっても良い。以上説明したように、実施の形態5においても、過不足無く信号伝送が成立し、バス伝送路に付加される寄生容量を低減できる。また、信号を停止している期間中はドライバ回路の出力抵抗を高くしなければならないという回路手法上の負担も排除することができる。