画素部および駆動回路を同一の絶縁体上に含む発光装置において、前記画素部および前記駆動回路を形成する全ての半導体素子はnチャネル型の半導体素子であることを特徴とする発光装置。本発明は、光取り出し効率の高い発光装置の製造コストを抑えることを課題とし、画質が明るく安価な発光装置を提供することを課題とする。また、本発明の発光装置を表示部に用いた画質が明るい表示部を有する安価な電気器具を提供することを課題とする。本発明者らは図18Bに示すような光取り出し効率の高いEL発光装置を作製する場合、電流制御TFTとしてはnチャネル型TFTを用いることが望ましいと考えた。その理由について図19を用いて説明する。図19Aは図18Bの構造に対して電流制御TFTにpチャネル型TFTを用いた例である。このとき、電流制御TFT1901のソースは電流供給線1902に接続され、ドレインはEL素子1903の陰極に接続される。なお、この構造では電流供給線1902の電位をVLローレベルの電位。ここでは接地電位に等しい。とし、EL素子1903の陽極の電位をVHハイレベルの電位。ここでは5~10V。とする必要がある。また、電流制御TFT1901のゲートの電位をVGとし、ソースの電位をVSとし、ドレインの電位をVDとする。このとき、電流制御TFT1901にかかるゲート電圧はVG-VS、ソースとドレインとの間にかかる電圧はVD-VS、ソース電圧はVS-VL、ドレイン電圧はVD-VLで表される。また、VSはEL素子1903の陰極の電位でもあり、電流制御TFT1901のゲートが開くと電流供給線1902の電位VLに近づく。また、ドレインの電位VDは電流供給線1902の電位VLに等しい。ところが、図19Aの構造の場合、電流制御TFT1901が開くと電位VSが変化するVLに近づくため、ゲート電圧VG-VSおよびソースとドレインとの間にかかる電圧VD-VSそのものが変化してしまう。その結果、電流制御TFT1901を流れる電流量がVSの変化とともに変化し、EL素子1903に安定した電流を供給することができないという問題を生じる。一方、図18Bの構造において電流制御TFTをnチャネル型TFTとした例を図19Bに示す。この場合、電流制御TFT1904のソースの電位VSは常に電流供給線1902の電位VLに等しいため、ゲート電圧VG-VSおよびソースとドレインとの間にかかる電圧VD-VSが変化することはない。従って、EL素子1903に安定した電流を供給することができる。以上のように、電流制御TFTのドレインにEL素子の陰極が接続される構造の画素とする場合、電流制御TFTとしてnチャネル型TFTを用いることが望ましいという認識を得た。そこで本発明では、アクティブマトリクス型の発光装置の製造コストを低減するために全ての半導体素子代表的には薄膜トランジスタをnチャネル型の半導体素子とすることを特徴とする。これによりpチャネル型の半導体素子の製造工程が削減されるため発光装置の製造工程が簡略化され製造コストを低減することができる。また、nチャネル型の半導体素子だけで駆動回路を形成する点も特徴の一つである。即ち、一般的な駆動回路はnチャネル型の半導体素子とpチャネル型の半導体素子とを相補的に組み合わせたCMOS回路を基本に設計されるが、本発明ではnチャネル型の半導体素子のみを組み合わせて駆動回路を形成する点にも特徴がある。本発明を実施することにより、高い歩留まりで且つ低いコストで光取り出し効率の高い発光装置を製造することができ、画質が明るく安価な発光装置を提供することができる。また、画質が明るく安価な発光装置を表示部に用いることで画質が明るい表示部を有する安価な電気器具を提供することが可能となる。本発明の実施の形態では、画素部と、その画素部に信号を伝送するための駆動回路とを同一の絶縁体上に形成したアクティブマトリクス型EL発光装置を図1に示す。図1において、基板11上には下地となる絶縁膜12が設けられ、その上にはスイッチング素子となるTFT以下、スイッチングTFTという201、電流制御素子となるTFT以下、電流制御TFTという202、nチャネル型TFT203およびnチャネル型TFT204が設けられている。ここでは画素部に設けられるTFTの例としてスイッチングTFT201および電流制御TFT202を示し、駆動回路に設けられるインバータ回路の例としてnチャネル型TFT203およびnチャネル型TFT204を示す。なお、本発明は基板11としてプラスチック基板プラスチックフィルムを含むを用いる場合に特に有効な技術である。プラスチック基板上にTFTを形成するにあたって、現状においてpチャネル型TFTは良好な電気特性が得られていない。従って、全てのTFTをnチャネル型TFTで形成するという本発明はプラスチック基板を用いてアクティブマトリクス型EL発光装置を作製する上で特に有効な技術である。まず、画素部について説明する。スイッチングTFT201はnチャネル型TFTであり、ソース領域13、分離領域チャネル形成領域間に存在する不純物領域14、分離領域15、ドレイン領域16およびチャネル形成領域17~19を含む活性層、ゲート絶縁膜20、ゲート電極21a~21c、無機絶縁膜22、有機絶縁膜23、ソース配線24並びにドレイン配線25を含む。このスイッチングTFT201は電流制御TFTのゲート電圧を制御するためのスイッチング素子である。なお、無機絶縁膜22は窒化珪素膜もしくは窒化酸化珪素膜SiOxNyで表されるであり、有機絶縁膜23は樹脂膜ポリイミド膜、アクリル樹脂膜、ポリアミド膜もしくはベンゾシクロブテン膜である。有機絶縁膜23には金属粒子もしくはカーボン粒子を分散させても良い。その場合、比抵抗が1×108~1×1010Ωmとなるように金属粒子もしくはカーボン粒子の含有量を調節することで静電気の発生を抑制することができる。また、ソース配線24およびドレイン配線25は、周期表の1族もしくは2族に属する元素好ましくはセシウム、マグネシウム、リチウム、カルシウム、カリウム、バリウムもしくはベリリウムを含む金属膜を用いることが好ましい。また金属膜としてはアルミニウム膜、銅薄膜もしくは銀薄膜が好ましい。その他にもビスマス膜を用いることもできる。次に、電流制御TFT202はnチャネル型TFTであり、ソース領域26、ドレイン領域27およびチャネル形成領域28を含む活性層、ゲート絶縁膜20、ゲート電極29、無機絶縁膜22、有機絶縁膜23、ソース配線30並びに画素電極31を含む。このとき、スイッチングTFT201のドレイン配線25は電流制御TFT202のゲート電極29に接続されている。また、電流制御TFT202のドレイン領域27に接続された画素電極31はEL素子40の陰極として機能する。なお、画素電極31は、周期表の1族もしくは2族に属する元素好ましくはセシウム、マグネシウム、リチウム、カルシウム、カリウム、バリウムもしくはベリリウムを含む金属膜を用いることが好ましい。また金属膜としてはアルミニウム膜、銅薄膜もしくは銀薄膜が好ましい。その他にもビスマス膜を用いることもできる。勿論、スイッチングTFT201のソース配線24、ドレイン配線25および電流制御TFT202のソース配線30は、画素電極31と同時に形成されるため画素電極31と同一の材料で形成される。また、32は金属粒子もしくはカーボン粒子を分散させた樹脂膜ポリイミド膜、アクリル樹脂膜、ポリアミド膜もしくはベンゾシクロブテン膜からなるバンクであり、比抵抗が1×108~1×1010Ωmとなるように金属粒子もしくはカーボン粒子を含有している。このような比抵抗であれば成膜時にTFTの静電破壊を抑制することができる。また、33は有機EL膜を含む薄膜、34はEL素子40の陽極代表的には酸化物導電膜からなる電極である。さらに、画素電極陰極31、有機EL膜を含む薄膜33および陽極34からなるEL素子40を覆うようにパッシベーション膜36が設けられている。パッシベーション膜36としては、窒化珪素膜、窒化酸化珪素膜、炭素膜好ましくはダイヤモンドライクカーボン膜、酸化アルミニウム膜もしくは酸化タンタル膜を用いることができる。これらは積層しても良い。ここで画素部における一画素の回路構成を図2に示す。図2Aにおいて、205はスイッチングTFT201のゲート電極21a~21cにゲート電圧を加えるためのゲート配線であり、206はEL素子40に流れる電流を供給する電流供給線である。また、207はコンデンサであり、電流制御TFT202のゲート電極29に加わるゲート電圧を保持するために設けられる。この場合、電流制御TFT202のソース配線30をローレベルの電位VLとし、EL素子の陽極34をハイレベルの電位VHとする。また、一画素の別の回路構成を図2Bに示す。図2Bに示した回路構成の場合、電流供給線206と電流制御TFT202との間にEL素子208が形成される。この場合、電流制御TFT202のソース配線30をハイレベルの電位VHとし、EL素子の陽極34をローレベルの電位VLとする。また、このとき電流供給線206がEL素子の陽極34として機能する。なお、ここでは一画素に2個のTFTスイッチングTFTおよび電流制御TFTを設けた例を示しているが、TFTの個数は3個、4個、5個、6個もしくはそれ以上であっても良い。即ち、ソース配線24から入力されるビデオ信号を切り替えるスイッチングTFTおよびEL素子40に流れる電流量を制御する電流制御TFTに加え、その他の信号を制御するTFTを設けることは可能である。次に、駆動回路について図1を用いて説明する。nチャネル型TFT203は、ソース領域41、ドレイン領域42およびチャネル形成領域43を含む活性層、ゲート絶縁膜20、ゲート電極44、無機絶縁膜22、有機絶縁膜23、ソース配線45並びにドレイン配線46を含む。また、nチャネル型TFT204は、ソース領域47、ドレイン領域48およびチャネル形成領域49を含む活性層、ゲート絶縁膜20、ゲート電極50、無機絶縁膜22、有機絶縁膜23、ソース配線51並びにnチャネル型TFT203と共通のドレイン配線46を含む。なお、nチャネル型TFT203のソース配線45、ドレイン配線nチャネル型TFT204と共通の配線46およびnチャネル型TFT204のソース配線51は画素電極31と同一材料で形成されている。なお、本実施例に示すTFTはすべてエンハンスメント型のnチャネル型TFT以下、E型NTFTというで形成されているが、nチャネル型TFT203もしくはnチャネル型TFT204のいずれか一方をデプレーション型とすることもできる。その場合、チャネル形成領域となる半導体に周期表の15族に属する元素好ましくはリンもしくは周期表の13族に属する元素好ましくはボロンを添加することによりエンハンスメント型とデプレーション型とを作り分けることができる。また、nチャネル型TFT203およびnチャネル型TFT204を組み合わせてNMOS回路を形成する場合、エンハンスメント型TFT同士で形成する場合以下、EEMOS回路というと、エンハンスメント型とデプレーション型とを組み合わせて形成する場合以下、EDMOS回路というがある。ここでEEMOS回路の例を図3Aに、EDMOS回路の例を図3Bに示す。図3Aにおいて、301、302はどちらもE型NTFTである。また、図3Bにおいて、303はE型NTFT、304はデプレーション型のnチャネル型TFT以下、D型NTFTというである。なお、図3A、Bにおいて、VDHは正の電圧が印加される電源線正電源線であり、VDLは負の電圧が印加される電源線負電源線である。負電源線は接地電位の電源線接地電源線としても良い。さらに、図3Aに示したEEMOS回路もしくは図3Bに示したEDMOS回路を用いてシフトレジスタを作製した例を図4に示す。図4において、400、401はフリップフロップ回路である。また、402、403はE型NTFTであり、E型NTFT402のゲートにはクロック信号CLが入力され、E型NTFT403のゲートには極性の反転したクロック信号CLバーが入力される。また、404で示される記号はインバータ回路であり、図4Bに示すように、図3Aに示したEEMOS回路もしくは図3Bに示したEDMOS回路が用いられる。本発明の実施の形態では全てのTFTをnチャネル型TFTとすることによりpチャネル型TFTを形成する工程が削減されるため、EL発光装置の製造工程を簡略化することができる。また、それに伴って製造工程の歩留まりが向上し、EL発光装置の製造コストを下げることができる。本実施例では、画素部とその周辺に設けられる駆動回路を同一の絶縁体上に製造する方法について説明する。但し、説明を簡単にするために、駆動回路に関してはnチャネル型TFTを組み合わせたNMOS回路を図示することとする。まず、図5Aに示すように、プラスチックからなる絶縁体501を用意する。本実施例ではプラスチックからなる絶縁体501として、プラスチック基板501aの両面表面および裏面に保護膜炭素膜、具体的にはダイヤモンドライクカーボン膜501b、501cをコーティングした絶縁体を用意する。勿論、片面表面もしくは裏面に保護膜を設けた構成としても良い。次に絶縁体501上に下地膜502を300nmの厚さに形成する。本実施例では下地膜502として窒化酸化珪素膜をスパッタ法で積層して用いる。この時、絶縁体501に接する層の窒素濃度を10~25wtとしておき、他の層よりも高めに窒素を含有させると良い。次に下地膜502の上に50nmの厚さの非晶質半導体膜図示せずをスパッタ法で形成する。絶縁体501がプラスチックであるため、成膜温度が200°C好ましくは150°Cを超えないことが好ましい。なお、非晶質半導体膜に限定する必要はなく、非晶質構造を含む半導体膜微結晶半導体膜を含むであれば良い。非晶質半導体膜としては非晶質珪素もしくは非晶質シリコンゲルマニウム膜を用いることができる。また、膜厚は20~100nmの厚さであれば良い。そして、公知のレーザー結晶化法を用いて非晶質珪素膜の結晶化を行い、結晶質半導体膜503を形成する。なお、本実施例では固体レーザー具体的にはNd:YAGレーザーの第2高調波を用いるが、エキシマレーザーを用いても良い。また、結晶化方法はプラスチックからなる絶縁体501の耐熱性が許す範囲であれば如何なる手段を用いても良い。次に、図5Bに示すように、結晶質半導体膜503を1回目のフォトリソグラフィ工程によりエッチングして島状の半導体膜504~507を形成する。これらは後にTFTの活性層となる半導体膜である。なお、本実施例ではTFTの活性層として結晶質半導体膜を用いているが、非晶質半導体膜を活性層として用いることも可能である。ここで本実施例では、半導体膜504~507上に酸化珪素膜からなる保護膜図示せずを130nmの厚さにスパッタ法で形成し、半導体をp型半導体とする不純物元素以下、p型不純物元素というを半導体膜504~507に添加する。p型不純物元素としては周期表の13族に属する元素典型的にはボロンもしくはガリウムを用いることができる。なお、この保護膜は不純物を添加する際に結晶質珪素膜が直接プラズマに曝されないようにするためと、微妙な濃度制御を可能にするために設ける。また、このとき添加されるp型不純物元素の濃度は、1×1015~5×1017atomscm3代表的には1×1016~1×1017atomscm3とすれば良い。この濃度で添加されたp型不純物元素はnチャネル型TFTのしきい値電圧の調節に用いられる。次に、半導体膜504~507の表面を洗浄する。まず、オゾンを含む純水を用いて表面を洗浄する。その際、表面に薄い酸化膜が形成されるため、さらに1に希釈したフッ酸水溶液を用いて薄い酸化膜を除去する。この処理により半導体膜504~507の表面に付着した汚染物を除去できる。このときオゾンの濃度は6mg/L以上とすることが好ましい。これら一連の処理は大気開放することなく行われる。そして、半導体膜504~507を覆ってゲート絶縁膜508をスパッタ法で形成する。ゲート絶縁膜508としては、10~200nm、好ましくは50~150nmの厚さの珪素を含む絶縁膜を用いれば良い。これは単層構造でも積層構造でも良い。本実施例では115nm厚の窒化酸化珪素膜を用いる。本実施例では、半導体膜504~507の表面洗浄からゲート絶縁膜508の形成までを大気開放することなく行い、半導体膜504~507とゲート絶縁膜508の界面における汚染物および界面準位の低減を図っている。この場合、洗浄室とスパッタ室とを少なくとも有したマルチチャンバー方式もしくはインライン方式の装置を用いれば良い。次に、第1の導電膜509として30nm厚の窒化タンタル膜を形成し、さらに第2の導電膜510として370nmのタングステン膜を形成する。他にも第1の導電膜としてタングステン膜、第2の導電膜としてアルミニウム合金膜を用いる組み合わせ、または第1の導電膜としてチタン膜、第2の導電膜としてタングステン膜を用いる組み合わせを用いても良い。これらの金属膜はスパッタ法で形成すれば良い。また、スパッタガスとしてXe、Ne等の不活性ガスを添加すると応力による膜はがれを防止することができる。また、タングステンターゲットの純度を99.9999とすることで、抵抗率が20μΩcm以下の低抵抗なタングステン膜を形成することができる。また、前述の半導体膜504~507の表面洗浄から第2の導電膜510の形成までを大気開放することなく行うことも可能である。この場合、洗浄室、絶縁膜を形成するスパッタ室および導電膜を形成するスパッタ室を少なくとも有したマルチチャンバー方式もしくはインライン方式の装置を用いれば良い。次に、レジストマスク511a~511gを形成し、第1の導電膜509及び第2の導電膜510をエッチングする。なお、本明細書中ではここで行うエッチング処理を第1のエッチング処理と呼ぶ。図5C本実施例では、ICPInductivelyCoupledPlasma:誘導結合型プラズマを用いたエッチング方法を採用する。まず、エッチングガスとして四フッ化炭素CF4ガス、塩素Cl2ガスおよび酸素O2ガスの混合ガスを用い、1Paの圧力とする。このとき各ガスの流量は、四フッ化炭素ガスが2.5×105m3min、塩素ガスが2.5×105m3min、酸素ガスが1.0×105m3minである。そして、この状態でコイル型の電極に500WのRF電力13.56MHzを印加してプラズマを生成する。また、基板を乗せたステージには自己バイアス電圧として150WのRF電力13.56MHzを印加して、負の自己バイアスが基板に加わるようにする。このエッチング条件を第1のエッチング条件と呼ぶ。これにより第2の導電膜タングステン膜510が選択的にエッチングされる。これはエッチングガスに酸素が加わることで第1の導電膜窒化タンタル膜のエッチングの進行が極端に遅くなるためである。また、レジストマスク511a~511eの後退を利用して15~45°のテーパー角を有するテーパーを有する形状とすることができる。第1のエッチング条件では約25°のテーパー角を得ることができる。なお、テーパーとは、電極の端部における端面が斜めになった部分であり、下地との角度はテーパー角と呼ばれる。また、テーパーを有する形状とは電極端部があるテーパー角を持って斜めになった形状であり、台形はテーパーを有する形状に含まれる。次に、エッチングガスを四フッ化炭素ガスおよび塩素ガスの混合ガスにしてエッチングを行う。このとき圧力を1Pa、各ガスの流量は、四フッ化炭素ガスおよび塩素ガスともに3.0×105m3minである。また、コイル型の電極には500WのRF電力を印加し、基板を乗せたステージには自己バイアス電圧として20WのRF電力を印加する。この条件を第2のエッチング条件と呼ぶ。こうして、第1の導電膜と第2の導電膜との積層膜からなるゲート電極512~516並びにスイッチングTFTのソース配線517およびドレイン配線518が形成される。次に、ゲート電極512~516、ソース配線517およびドレイン配線518をマスクとして自己整合的にn型不純物元素本実施例ではリンを添加する。こうして形成される不純物領域519~527にはn型不純物元素が1×1020~1×1021atomscm3代表的には2×1020~5×1021atomscm3の濃度で含まれる。これらの不純物領域519~527はnチャネル型TFTのソース領域およびドレイン領域を形成する。次に、レジストマスク511a~511gをそのまま用いてゲート電極のエッチングを行う。このエッチング条件は第1のエッチング条件において、自己バイアス電圧を20Wとしたエッチング条件とすれば良い。この条件では第2の導電膜タングステン膜のみが選択的にエッチングされ、第2の導電膜からなるゲート電極以下、第2ゲート電極という528~532、第2の導電膜からなるソース配線以下、第2ソース配線という533および第2の導電膜からなるドレイン配線以下、第2ドレイン配線という534が形成される。図5D次に、図5Eに示すように、レジストマスク511a~511gをそのまま用いて、n型不純物元素本実施例ではリンを添加する。この工程では第2ゲート電極528~532がマスクとして機能し、n型不純物元素が2×1016~5×1019atomscm3代表的には5×1017~5×1018atomscm3の濃度で含まれたn型不純物領域535~544が形成される。なお、本明細書ではこの濃度でn型不純物元素が添加された不純物領域をn型不純物領域bと呼ぶことにする。また、ここでの添加条件は、リンが第1の導電膜およびゲート絶縁膜を貫通して半導体膜に到達するよう加速電圧を70~120kV本実施例では90kVと高めに設定する。次に、図6Aに示すように、ゲート絶縁膜508をドライエッチング法によりエッチングし、互いに孤立したゲート絶縁膜545~549を形成する。なお、本実施例ではn型不純物領域a519~527が露呈するようにゲート絶縁膜をエッチングした例を示しているが、n型不純物領域a519~527の表面にゲート絶縁膜が残っていても良い。このエッチング条件は、エッチングガスとしてCHF3三フッ化炭素ガスを3.5×105m3minの流量で流し、エッチング圧力を7.3×103Paとする。また、印加電力は800Wとする。このとき、第1の導電膜窒化タンタル膜が同時にエッチングされ、第1の導電膜からなるゲート電極以下、第1ゲート電極という550~554が形成される。従って、本実施例に示すEL発光装置は、第1ゲート電極と第2ゲート電極とを積層した構造のゲート電極を有する。また、図6Aに示すように、第1ゲート電極550はn型不純物領域b535、536に一部が重なるゲート絶縁膜545を介して重なることになる。即ち、n型不純物領域b535、536は第1ゲート電極550にゲート絶縁膜545を介して重なる領域535a、535bおよび第1ゲート電極550にゲート絶縁膜545を介して重ならない領域536a、536bを含むと言っても良い。なお、第1ゲート電極550はゲート電極の一部として機能するが、第1ゲート電極550にゲート絶縁膜545を介して重なった領域535a、536aはホットキャリア効果の低減に有効である。これによりホットキャリア効果に起因する劣化を抑制することができる。以上の特徴は全てのTFTに共通である。次に、図6Bに示すように、添加されたn型不純物元素を活性化する。活性化手段としては、レーザーアニールが好ましい。勿論、プラスチック基板501aの耐熱性が許せば、ランプアニール、ファーネスアニールもしくはそれらとレーザーアニールを併用した手段を用いても良い。なお、このとき処理雰囲気中の酸素濃度を極力低くしておくことが望ましい。これはゲート電極の酸化を防ぐためであり、望ましくは酸素濃度を1ppm以下とする。次に、図6Cに示すように、窒化珪素膜もしくは窒化酸化珪素膜からなる無機絶縁膜555を50~200nmの厚さに形成する。この無機絶縁膜555はスパッタ法で形成すれば良い。その後、水素H2ガスもしくはアンモニアNH3ガスを用いたプラズマ処理により水素化処理を行う。水素化処理が終了したら、有機絶縁膜556として可視光を透過する樹脂膜を1~2μmの厚さに形成する。樹脂膜としては、ポリイミド膜、ポリアミド膜、アクリル樹脂膜もしくはBCBベンゾシクロブテン膜を用いれば良い。また、感光性樹脂膜を用いることも可能である。なお、本実施例では無機絶縁膜555および有機絶縁膜556の積層膜を層間絶縁膜と呼ぶ。次に、図6Dに示すように、層間絶縁膜に対してコンタクトホールを形成し、配線557~562および画素電極563を形成する。なお、本実施例ではこの配線を、下層側から50nmのチタン膜、200nmのチタンを含むアルミニウム膜、200nmのリチウムを含むアルミニウム膜をスパッタ法で連続形成した三層構造の積層膜とする。また、リチウムを含むアルミニウム膜のみ蒸着法で形成することもできる。但し、その場合においても大気開放しないで連続形成することが望ましい。ここで画素電極563の最表面が仕事関数の小さい金属面となるようにすることは重要である。これは画素電極563がそのままEL素子の陰極として機能することになるからである。そのため、少なくとも画素電極563の最表面は周期表の1族もしくは2族に属する元素を含む金属膜またはビスマスBi膜とすることが好ましい。また、配線557~562は画素電極563と同時に形成されるため、同一の導電膜で形成されることになる。このとき、配線557、559はNMOS回路のソース配線、558はドレイン配線として機能する。また、配線560はソース配線517とスイッチングTFTのソース領域とを電気的に接続する配線として機能し、配線561はドレイン配線518とスイッチングTFTのドレイン領域とを電気的に接続する配線として機能する。また、562は電流制御TFTのソース配線電流供給線に相当するであり、563は電流制御TFTの画素電極である。次に、図7に示すように画素電極563の端部を覆う絶縁膜以下、バンクという564を形成する。バンク564は100~400nmの珪素を含む絶縁膜もしくは有機樹脂膜をパターニングして形成すれば良い。このバンク564は画素と画素との間画素電極と画素電極との間を埋めるように形成される。また、次に形成する発光層等の有機EL膜が画素電極563の端部に直接触れないようにする目的もある。なお、バンク564は絶縁膜であるため、成膜時における素子の静電破壊には注意が必要である。本実施例ではバンク564の材料となる絶縁膜中にカーボン粒子や金属粒子を添加して抵抗率を下げ、静電気の発生を抑制する。この際、抵抗率は1×106~1×1012Ωm好ましくは1×108~1×1010Ωmとなるようにカーボン粒子や金属粒子の添加量を調節すれば良い。次に、EL層565を蒸着法により形成する。なお、本実施例では、正孔注入層および発光層の積層体をEL層と呼んでいる。即ち、発光層に対して正孔注入層、正孔輸送層、正孔阻止層、電子輸送層、電子注入層もしくは電子阻止層を組み合わせた積層体をEL層と定義する。なお、これらは有機材料であっても無機材料であっても良いし、高分子であっても低分子であっても良い。本実施例では、まず電子注入層としてフッ化リチウムLiF膜を20nmの厚さに成膜し、さらに発光層としてアルミキノリラト錯体Alq3を80nmの厚さに形成する。また、発光層に対して発光中心となるドーパント代表的には蛍光色素を共蒸着により添加しても良い。このドーパントとして、三重項励起を経由して発光する有機材料を用いても良い。次に、EL層565を形成したら、仕事関数が大きく、可視光に対して透明な酸化物導電膜からなる陽極566を300nmの厚さに形成する。本実施例では、酸化亜鉛に酸化ガリウムを添加した酸化物導電膜を蒸着法を用いて形成する。また、他の酸化物導電膜として、酸化インジウム、酸化亜鉛、酸化スズ、もしくはそれらを組み合わせた化合物からなる酸化物導電膜を用いることも可能である。こうして画素電極陰極563、EL層565および陽極566を含むEL素子567が形成される。なお、陽極566を形成した後、EL素子567を完全に覆うようにしてパッシベーション膜568を設けることは有効である。パッシベーション膜568としては、炭素膜、窒化珪素膜もしくは窒化酸化珪素膜を含む絶縁膜からなり、該絶縁膜を単層もしくは組み合わせた積層で用いる。この際、カバレッジの良い膜をパッシベーション膜として用いることが好ましく、炭素膜、特にDLCダイヤモンドライクカーボン膜を用いることは有効である。DLC膜は室温から100°C以下の温度範囲で成膜可能であるため、耐熱性の低いEL層565の上方にも容易に成膜することができる。また、DLC膜は酸素に対するブロッキング効果が高く、EL層565の酸化を抑制することが可能である。そのため、この後に続く封止工程を行う間にEL層565が酸化するといった問題を防止できる。さらに、パッシベーション膜568上に封止材569を設け、カバー材570を貼り合わせる。封止材569としては紫外線硬化樹脂を用いれば良く、内部に吸湿効果を有する物質もしくは酸化防止効果を有する物質を設けることは有効である。また、本実施例においてカバー材570はプラスチック基板プラスチックフィルムも含む570aの両面に炭素膜好ましくはダイヤモンドライクカーボン膜570b、570cを用いる。こうして図7に示すような構造のEL発光装置が完成する。なお、バンク564を形成した後、パッシベーション膜568を形成するまでの工程をマルチチャンバー方式またはインライン方式の成膜装置を用いて、大気解放せずに連続的に処理することは有効である。また、さらに発展させてカバー材570を貼り合わせる工程までを大気解放せずに連続的に処理することも可能である。こうして、プラスチック基板を母体とする絶縁体501上にnチャネル型TFT601、602、スイッチングTFTnチャネル型TFT603および電流制御TFTnチャネル型TFT604が形成される。ここまの製造工程で必要としたフォトリソグラフィ工程は5回であり、一般的なアクティブマトリクス型EL発光装置よりも少ない。即ち、TFTの製造工程が大幅に簡略化されており、歩留まりの向上および製造コストの低減が実現できる。また、TFTおよびEL素子がプラスチック基板を母体とする絶縁体カバー材も含むで挟まれた構造となったおり、非常にフレキシブルで軽量なEL発光装置をも実現できる。さらに、図6Aを用いて説明したように、第1ゲート電極にゲート絶縁膜を介して重なる不純物領域を設けることによりホットキャリア効果に起因する劣化に強いnチャネル型TFTを形成することができる。そのため、信頼性の高いEL発光装置を実現できる。また、本実施例のEL発光装置の回路構成例を図8に示す。なお、本実施例ではデジタル駆動を行うための回路構成を示す。本実施例では、ソース側駆動回路801、画素部806及びゲート側駆動回路807を有している。なお、本明細書中において、駆動回路とはソース側駆動回路およびゲート側駆動回路を含めた総称である。ソース側駆動回路801は、シフトレジスタ802、ラッチA803、ラッチB804、バッファ805を設けている。なお、アナログ駆動の場合はラッチA、Bの代わりにサンプリング回路トランスファゲートもしくはアナログスイッチともいうを設ければ良い。また、ゲート側駆動回路807は、シフトレジスタ808、バッファ809を設けている。なお、シフトレジスタ802、808としては図4に示したシフトレジスタを用いれば良い。また、本実施例において、画素部806は複数の画素を含み、その複数の画素にEL素子が設けられている。このとき、EL素子の陰極は電流制御TFTのドレインに電気的に接続されていることが好ましい。これらソース側駆動回路801およびゲート側駆動回路807は全てnチャネル型TFTで形成され、全ての回路は図3Aに示したEEMOS回路を基本単位として形成されている。従来のCMOS回路に比べると消費電力は若干上がってしまうが、もともとCMOS回路を駆動回路に用いたEL発光装置は95近くの電力が画素部で消費されているので、多少NMOS回路を用いることで駆動回路の消費電力が上がったとしてもさほど問題とはならない。なお、図示していないが、画素部806を挟んでゲート側駆動回路807の反対側にさらにゲート側駆動回路を設けても良い。この場合、双方は同じ構造でゲート配線を共有しており、片方が壊れても残った方からゲート信号を送って画素部を正常に動作させるような構成とする。なお、上記構成は、図5~図7に示した製造工程に従ってTFTを作製することによって実現することができる。また、本実施例では画素部と駆動回路の構成のみ示しているが、本実施例の製造工程に従えば、その他にも信号分割回路、D/Aコンバータ、オペアンプ、γ補正回路などの論理回路を同一の絶縁体上に形成可能であり、さらにはメモリやマイクロプロセッサをも形成しうる。さらに、EL素子を保護するための封止または封入工程まで行った後の本実施例のEL発光装置について図9A、Bを用いて説明する。なお、必要に応じて図5~図8で用いた符号を引用する。図9Aは、EL素子の封止までを行った状態を示す上面図、図9Bは図9AをA-A’で切断した断面図である。点線で示された801はソース側駆動回路、806は画素部、807はゲート側駆動回路である。また、901はカバー材、902は第1シール材、903は第2シール材であり、第1シール材902で囲まれた内側には封止材907が設けられる。なお、904はソース側駆動回路801及びゲート側駆動回路807に入力される信号を伝送するための配線であり、外部入力端子となるFPCフレキシブルプリントサーキット905からビデオ信号やクロック信号を受け取る。なお、ここではFPCしか図示されていないが、このFPCにはプリント配線基盤PWBが取り付けられていても良いし、TCPTapeCarrierPackageの形態となっていても良い。また、COGChipOnGlassによりICを基板上に実装しても良い。本明細書におけるEL発光装置には、EL発光装置本体だけでなく、それにFPC、TCPもしくはPWBが取り付けられた状態をも含むものとする。次に、断面構造について図9Bを用いて説明する。絶縁体501の上方には画素部806、ゲート側駆動回路807が形成されており、画素部806は電流制御用TFT604とそのドレインに電気的に接続された画素電極563を含む複数の画素により形成される。また、ゲート側駆動回路807はnチャネル型TFT601とnチャネル型TFT602とを組み合わせたNMOS回路図3参照を用いて形成される。画素電極563はEL素子の陰極として機能する。また、画素電極563の両端にはバンク564が形成され、画素電極563上にはEL層565およびEL素子の陽極566が形成される。陽極566は全画素に共通の配線としても機能し、接続配線904を経由してFPC905に電気的に接続されている。さらに、画素部806及びゲート側駆動回路807に含まれる素子は全て陽極566およびパッシベーション膜567で覆われている。また、第1シール材902によりカバー材901が貼り合わされている。なお、カバー材901とEL素子との間隔を確保するために樹脂膜からなるスペーサを設けても良い。そして、第1シール材902の内側には封止材907が充填されている。なお、第1シール材902、封止材907としてはエポキシ系樹脂を用いるのが好ましい。また、第1シール材902はできるだけ水分や酸素を透過しない材料であることが望ましい。さらに、封止材907の内部に吸湿効果をもつ物質や酸化防止効果をもつ物質を含有させても良い。EL素子を覆うようにして設けられた封止材907はカバー材901を接着するための接着剤としても機能する。また、本実施例ではカバー材901を構成するプラスチック基板901aの材料としてFRPFiberglassReinforcedPlastics、PVFポリビニルフロライド、マイラー、ポリエステルまたはアクリルを用いることができる。さらに本実施例ではプラスチック基板901aの両面に保護膜として炭素膜具体的にはダイヤモンドライクカーボン膜901b、901cを2~30nmの厚さに設けている。このような炭素膜は、酸素および水の侵入を防ぐとともにプラスチック基板901aの表面を機械的に保護する役割をもつ。また、外側の炭素膜901bに偏光板代表的には円偏光板を貼り付けることも可能である。また、封止材907を用いてカバー材901を接着した後、封止材907の側面露呈面を覆うように第2シール材903を設ける。第2シール材903は第1シール材902と同じ材料を用いることができる。以上のような構造でEL素子を封止材907に封入することにより、EL素子を外部から完全に遮断することができ、外部から水分や酸素等のEL層の酸化による劣化を促す物質が侵入することを防ぐことができる。従って、信頼性の高いEL発光装置が得られる。本実施例では、実施例1に示したEL発光装置とは異なる構造でEL素子を封止した例について図10A、Bを用いて説明する。なお、図9と同一の部分については同一の符号を用いる。また、図10Bは図10AをA-A’で切断した断面図である。まず、本実施例ではTFTおよびEL素子を形成する絶縁体1001としてプラスチックフィルム1001aの両面を保護膜として炭素膜具体的にはダイヤモンドライクカーボン膜1001b、1001cでコーティング被覆したものを用いる。なお、プラスチックフィルム1001aの両面に炭素膜1001b、1001cを成膜する歳はロールトゥロール方式を用いれば良い。また、実施例1に従ってEL素子まで作製した基板に、封止材907を用いてカバー材1002を貼り合わせる。カバー材1002としてもプラスチックフィルム1002aの両面を保護膜として炭素膜具体的にはダイヤモンドライクカーボン膜1002b、1002cでコーティングしたものを用いる。さらに、カバー材1002の端面端部は第2シール材1003により封止する。本実施例では、実施例1においてnチャネル型TFT601をデプレーション型とし、nチャネル型TFT602、スイッチングTFT603および電流制御TFT604をエンハンスメント型とする場合について説明する。まず、実施例1に従って図5Aの状態を得る。次に、スパッタ法で100~150nmの酸化珪素膜1101を成膜し、その上にnチャネル型TFT601となる領域にレジストマスク1102を形成する。図11A次に、レジストマスク1102を用いて結晶質半導体膜503に周期表の13族に属する元素本実施例ではボロンを添加する。こうして1×1015~5×1017atomscm3代表的には1×1016~1×1017atomscm3の濃度でボロンが添加された領域1103およびボロンが添加されなかった領域1104が形成される。図11B次に、結晶質半導体膜をパターニングして、島状の半導体膜1105~1108を形成する。このとき、半導体膜1105はボロンが添加されなかった領域1104で形成され、半導体膜1106~1108はボロンが添加された領域で形成される。即ち、半導体膜1105を活性層とするTFTはチャネル形成領域にボロンは含まれない、もしくは含まれていても5×1014atomscm3以下であり、半導体膜1106~1108を活性層とするTFTはチャネル形成領域にボロンが1×1015~5×1017atomscm3代表的には1×1016~1×1017atomscm3の濃度で含まれている。図11Cこの後の工程は、実施例1に従えば良い。本実施例の場合、半導体膜1105を用いて形成されたnチャネル型TFTはデプレーション型TFT即ちノーマリオンのnチャネル型TFTとなり、半導体膜1106~1108を用いて形成されたnチャネル型TFTはエンハンスメント型TFT即ちノーマリオフのnチャネル型TFTとなる。本実施例を実施した場合、上記方法で形成されたデプレーション型TFTおよびエンハンスメント型TFTを組み合わせて、図3Bに示したEDMOS回路を形成することができる。なお、本実施例ではボロンを半導体膜に添加することによってしきい値電圧を正の方向にシフトさせ、ボロンの添加されたチャネル形成領域を含むTFTをエンハンスメント型とする例を示したが、周期表の15族に属する元素代表的にはリンもしくは砒素を半導体膜に添加することによってしきい値電圧を負の方向にシフトさせ、周期表の15族に属する元素の添加されたチャネル形成領域を含むTFTをデプレーション型とすることも可能である。なお、本実施例は実施例1もしくは実施例2と組み合わせて実施することが可能である。本実施例では、ソース側駆動回路およびゲート側駆動回路を全てE型NTFTで形成した場合について図12~図14を用いて説明する。本発明ではシフトレジスタの代わりにnチャネル型TFTのみを用いたデコーダを用いる。図12はゲート側駆動回路の例である。図12において、100がゲート側駆動回路のデコーダ、101がゲート側駆動回路のバッファ部である。なお、バッファ部とは複数のバッファ緩衝増幅器が集積化された部分を指す。また、バッファとは後段の影響を前段に与えずに駆動を行う回路を指す。まずゲート側デコーダ100を説明する。まず102はデコーダ100の入力信号線以下、選択線というであり、ここではA1、A1バーA1の極性が反転した信号、A2、A2バーA2の極性が反転した信号、...An、AnバーAnの極性が反転した信号を示している。即ち、2n本の選択線が並んでいると考えれば良い。選択線の本数はゲート側駆動回路から出力されるゲート配線が何列あるかによってその数が決まる。例えばVGA表示の画素部をもつ場合はゲート配線が480本となるため、9bit分n=9に相当するで合計18本の選択線が必要となる。選択線102は図13のタイミングチャートに示す信号を伝送する。図13に示すように、A1の周波数を1とすると、A2の周波数は21倍、A3の周波数は22倍、Anの周波数は2倍となる。また、103aは第1段のNAND回路NANDセルともいう、103bは第2段のNAND回路、103cは第n段のNAND回路である。NAND回路はゲート配線の本数分が必要であり、ここではn個が必要となる。即ち、本発明ではデコーダ100が複数のNAND回路からなる。また、NAND回路103a~103cは、nチャネル型TFT104~109が組み合わされてNAND回路を形成している。なお、実際には2n個のTFTがNAND回路103に用いられている。また、nチャネル型TFT104~109の各々のゲートは選択線102A1、A1バー、A2、A2バー...An、Anバーのいずれかに接続されている。このとき、NAND回路103aにおいて、A1、A2...Anこれらを正の選択線と呼ぶのいずれかに接続されたゲートを有するnチャネル型TFT104~106は、互いに並列に接続されており、共通のソースとして負電源線VDL110に接続され、共通のドレインとして出力線71に接続されている。また、A1バー、A2バー...Anバーこれらを負の選択線と呼ぶのいずれかに接続されたゲートを有するnチャネル型TFT107~109は、互いに直列に接続されており、回路端に位置するnチャネル型TFT109のソースが正電源線VDH112に接続され、もう一方の回路端に位置するnチャネル型TFT107のドレインが出力線111に接続されている。以上のように、本発明においてNAND回路は直列に接続されたn個のnチャネル型TFTおよび並列に接続されたn個のnチャネル型TFTを含む。但し、n個のNAND回路103a~103cにおいて、nチャネル型TFTと選択線との組み合わせはすべて異なる。即ち、出力線111は必ず1本しか選択されないようになっており、選択線102には出力線111が端から順番に選択されていくような信号が入力される。次に、バッファ部101はNAND回路103a~103cの各々に対応して複数のバッファ113a~113cにより形成されている。但しバッファ113a~113cはいずれも同一構造で良い。また、バッファ113a~113cはnチャネル型TFT114~116を用いて形成される。デコーダからの出力線111はnチャネル型TFT114第1のnチャネル型TFTのゲートとして入力される。nチャネル型TFT114は正電源線VDH117をソースとし、画素部に続くゲート配線118をドレインとする。また、nチャネル型TFT115第2のnチャネル型TFTは正電源線VDH117をゲートとし、負電源線VDL119をソースとし、ゲート配線118をドレインとして常時オン状態となっている。即ち、本発明において、バッファ113a~113cは第1のnチャネル型TFTnチャネル型TFT114および第1のnチャネル型TFTに直列に接続され、且つ、第1のnチャネル型TFTのドレインをゲートとする第2のnチャネル型TFTnチャネル型TFT115を含む。また、nチャネル型TFT116第3のnチャネル型TFTはリセット信号線Resetをゲートとし、負電源線VDL119をソースとし、ゲート配線118をドレインとする。なお、負電源線VDL119は接地電源線GNDとしても構わない。このとき、nチャネル型TFT115のチャネル幅W1とするとnチャネル型TFT114のチャネル幅W2とするとの間にはW1<W2の関係がある。なお、チャネル幅とはチャネル長に垂直な方向におけるチャネル形成領域の長さである。バッファ113aの動作は次の通りである。まず出力線111に負電圧が加えられているとき、nチャネル型TFT114はオフ状態チャネルが形成されていない状態となる。一方でnチャネル型TFT115は常にオン状態チャネルが形成されている状態であるため、ゲート配線118には負電源線119の電圧が加えられる。ところが、出力線111に正電圧が加えられた場合、nチャネル型TFT114がオン状態となる。このとき、nチャネル型TFT114のチャネル幅がnチャネル型TFT115のチャネル幅よりも大きいため、ゲート配線118の電位はnチャネル型TFT114側の出力に引っ張られ、結果的に正電源線117の電圧がゲート配線118に加えられる。従って、ゲート配線118は、出力線111に正電圧が加えられるときは正電圧画素のスイッチング素子として用いるnチャネル型TFTがオン状態になるような電圧を出力し、出力線111に負電圧が加えられているときは常に負電圧画素のスイッチング素子として用いるnチャネル型TFTがオフ状態になるような電圧を出力する。なお、nチャネル型TFT116は正電圧が加えられたゲート配線118を強制的に負電圧に引き下げるリセットスイッチとして用いられる。即ち、ゲート配線118の選択期間が終了したら。リセット信号を入力してゲート配線118に負電圧を加える。但しnチャネル型TFT116は省略することもできる。以上のような動作のゲート側駆動回路によりゲート配線が順番に選択されることになる。次に、ソース側駆動回路の構成を図14に示す。図14に示すソース側駆動回路はデコーダ121、ラッチ122およびバッファ部123を含む。なお、デコーダ121およびバッファ部123の構成はゲート側駆動回路と同様であるので、ここでの説明は省略する。図14に示すソース側駆動回路の場合、ラッチ122は第1段目のラッチ124および第2段目のラッチ125からなる。また、第1段目のラッチ124および第2段目のラッチ125は、各々m個のnチャネル型TFT126a~126cで形成される複数の単位ユニット127a及び127bを有する。デコーダ121からの出力線128は単位ユニット127aを形成するm個のnチャネル型TFT126a~126cのゲートに入力される。なお、mは任意の整数である。例えば、VGA表示の場合、ソース配線の本数は640本である。m=1の場合はNAND回路も640個必要となり、選択線は20本10bit分に相当する必要となる。しかし、m=8とすると必要なNAND回路は80個となり、必要な選択線は14本7bit分に相当するとなる。即ち、ソース配線の本数をM本とすると、必要なNAND回路はM/m個となる。そして、nチャネル型TFT126a~126cのソースは各々ビデオ信号線V1、V2...Vk129に接続される。即ち、出力線128に正電圧が加えられると一斉にnチャネル型TFT126a~126cがオン状態となり、各々に対応するビデオ信号が取り込まれる。また、こうして取り込まれたビデオ信号は、nチャネル型TFT126a~126cの各々に接続されたコンデンサ130a~130cに保持される。また、第2段目のラッチ125も複数の単位ユニット127bを有し、単位ユニット127bはm個のnチャネル型TFT131a~131cで形成される。nチャネル型TFT131a~131cのゲートはすべてラッチ信号線132に接続され、ラッチ信号線132に負電圧が加えられると一斉にnチャネル型TFT131a~131cがオン状態となる。その結果、コンデンサ130a~130cに保持されていた信号が、nチャネル型TFT131a~131cの各々に接続されたコンデンサ133a~133cに保持されると同時にバッファ123へと出力される。そして、図13で説明したようにバッファを介してソース配線134に出力される。以上のような動作のソース側駆動回路によりソース配線が順番に選択されることになる。以上のように、nチャネル型TFTのみでゲート側駆動回路およびソース側駆動回路を形成することにより画素部および駆動回路をすべてnチャネル型TFTで形成することが可能となる。なお、ソース側駆動回路もしくはゲート側駆動回路のいずれか片方を外付けのIC典型的にはTCPもしくはCOGとする場合にも本発明は実施できる。本実施例では、ソース側駆動回路およびゲート側駆動回路をE型NTFTE型NTFTおよびD型NTFTD型NTFTを組み合わせて形成した場合について図15、図16を用いて説明する。図15はゲート側駆動回路の例である。図15において、140がシフトレジスタ、141がNAND回路部、142がバッファ部である。ここでシフトレジスタ140は図4に示したシフトレジスタを具体的に図示したものである。まず143はクロック信号線、144は極性が反転したクロック信号線、145は正電源線VDH、146は接地電源線GNDである。そして、本実施例ではシフトレジスタ140を形成する基本単位として三つのフリップフロップ回路147a~147cが図示されている。なお、実際には複数のフリップフロップ回路が直列に接続されてシフトレジスタ140を形成している。また、本実施例においてフリップフロップ回路147aは図4に示したフリップフロップ回路400に対応し、フリップフロップ回路147bはフリップフロップ回路401に対応した回路構成となっている。また、フリップフロップ回路147a~147cはE型NTFTおよびD型NTFTで形成される。フリップフロップ回路147aにおいて、148はE型NTFTでゲートはクロック信号線143に接続されている。また、図3Bの構造のEDMOS回路148a~148cが図4に示すような配置で形成される。なお、150は正電源線VDHであり、151は接地電源線GNDである。また、フリップフロップ回路147bはE型NTFT152のゲートが、極性が反転したクロック信号線144に接続されている点を除けばフリップフロップ回路147aと同じ回路構成である。そして、フリップフロップ回路147aの出力線153およびフリップフロップ回路147bの出力線154はNAND回路155aに接続される。なお、NAND回路部141には三つのNAND回路155a~155cが図示されているが、実際には複数のNAND回路からなる。NAND回路は二つのフリップフロップ回路に一つに割合で配置されている。また、NAND回路155a~155cはE型NTFTおよびD型NTFTで形成される。NAND回路155aにおいて、E型NTFT156のゲートには出力線153が接続され、ソースには接地電源線151が接続され、ドレインにはE型NTFT157が接続される。また、E型NTFT157のゲートには出力線154が接続され、ソースにはE型NTFT156のドレインが接続され、ドレインには出力線158が接続される。また、D型NTFT159のソースは正電源線160に接続され、ゲートおよびドレインは出力線158に接続される。そして、NAND回路155aの出力線158はEDMOS回路インバータ回路と呼んでも良い161aに接続される。なお、バッファ部142には三つのEDMOS回路161a~161cが図示されているが、実際には複数のEDMOS回路からなる。EDMOS回路161aにおいて、E型NTFT162のゲートは出力線158に接続され、ソースは負電源線VDL163に接続され、ドレインは出力線画素部のゲート配線に相当する164に接続される。また、D型NTFT165のゲートおよびドレインは出力線164に接続され、ソースは正電源線160に接続される。次に、ソース側駆動回路の構成を図16に示す。図16に示すソース側駆動回路は図15に示したゲート側駆動回路にトランスファゲート165a~165cを付け加えた構成となっており、シフトレジスタ140、NAND回路部141およびバッファ部142は同じ回路を用いることができる。なお、この構成はアナログ駆動を行う場合の構成である。また、本実施例ではトランスファゲート165a~165cとしてE型NTFTを並列に二つ設けているが、これは冗長設計であると同時に電流の供給能力を稼ぐための工夫である。また、166はビデオ信号線である。ところで、本実施例においてデジタル駆動を行う場合、図14にて説明したラッチ122およびバッファ部123をNAND回路部141の下に設ければ良い。また、逆に実施例4において、図14に示したソース側駆動回路をアナログ駆動に対応させるにはラッチ122を省略し、バッファ部123の後段に図16に示したトランスファゲートを設ければ良い。以上のように、nチャネル型TFTのみでゲート側駆動回路およびソース側駆動回路を形成することにより画素部および駆動回路をすべてnチャネル型TFTで形成することが可能となる。なお、ソース側駆動回路もしくはゲート側駆動回路のいずれか片方を外付けのICチップとする場合にも本発明は実施できる。本実施例では、本発明のEL発光装置における画素構造の一例を図17に示す。図17Aにおいて、1701はゲート配線、1702はソース配線、1703は正電源線、1704は負電源線接地電源線としても良いである。また、1705~1708はE型NTFT、1709、1710はD型NTFTである。また、1711はEL素子であり、E型NTFT1708に接続される。本実施例の画素構造は、一画素の中に6個のTFTを設け、SRAMスタティックランダムアクセスメモリを形成している。具体的には複数のE型NTFTおよび複数のD型NTFTでSRAMを形成している。このように本発明を実施するにあたって一画素に含まれるTFTの個数に限定はない。なお、本実施例の画素構造の場合、E型NTFT1705がスイッチングTFTとして機能し、E型NTFT1708が電流制御TFTとして機能する。また、E型NTFT1706およびD型NTFT1709からなるインバータ回路とE型NTFT1707およびD型NTFT1710からなるインバータ回路とを組み合わせてメモリ機能を持たせている。さらに、図17Bは図17Aに示した隣接する二つの画素を負電源線1704を共通化して対称に配置した例である。これにより画素部に設ける配線の本数を低減することができ、画素の高密度化が図れる。なお、本実施例の構成は、実施例1~実施例5のいずれの構成とも組み合わせて実施することが可能である。実施例4もしくは実施例5に示したソース側駆動回路およびゲート側駆動回路は、液晶表示装置に用いることも可能である。即ち、図3Aに示したEEMOS回路、図3Bに示したEDMOS回路、図4に示したシフトレジスタ、図13に示したゲート側駆動回路もしくは図14に示したソース側駆動回路はいずれも液晶表示装置の駆動回路として用いることが可能である。なお、液晶表示装置とは液晶パネルにFPCフレキシブルプリントサーキットが取り付けられた液晶モジュールを指す。なお、液晶モジュールにはFPCの先にPWBプリント配線基盤が設けられている場合も含むものとする。また、FPCにICを取り付けたTCPTapeCarrierPackageの形態となっていても良い。また、COGChipOnGlassによりICを基板上に実装しても良い。本発明を実施するにあたって、TFTとしてはトップゲート型TFT代表的にはプレーナ型TFTだけでなく、ボトムゲート型TFT代表的には逆スタガ型TFTを用いても良い。また、半導体基板代表的にはシリコン基板に形成したMOSFETを用いることも可能である。なお、本実施例の構成は実施例1~実施例7のいずれに含まれた構成とも組み合わせて実施することが可能である。本発明を実施して形成された発光装置もしくは液晶表示装置は様々な電気器具の表示部として用いることができる。本発明の電気器具としては、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイヘッドマウントディスプレイ、カーナビゲーションシステム、カーオーディオ、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報機器モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍、記録媒体を備えた画像再生装置などが挙げられる。それら電気器具の具体例を図20、図21に示す。図20AはELディスプレイであり、筐体2001、支持台2002、表示部2003を含む。本発明の発光装置もしくは液晶表示装置は表示部2003に用いることができる。表示部2003にEL発光装置を用いる場合、自発光型であるためバックライトが必要なく薄い表示部とすることができる。図20Bはビデオカメラであり、本体2101、表示部2102、音声入力部2103、操作スイッチ2104、バッテリー2105、受像部2106を含む。本発明の発光装置もしくは液晶表示装置は表示部2102に用いることができる。図20Cはデジタルカメラであり、本体2201、表示部2202、接眼部2203、操作スイッチ2204を含む。本発明の発光装置もしくは液晶表示装置は表示部2202に用いることができる。図20Dは記録媒体を備えた画像再生装置具体的にはDVD再生装置であり、本体2301、記録媒体CD、LDまたはDVD等2302、操作スイッチ2303、表示部a2304、表示部b2305を含む。表示部aは主として画像情報を表示し、表示部bは主として文字情報を表示するが、本発明の発光装置もしくは液晶表示装置はこれら表示部a、bに用いることができる。なお、記録媒体を備えた画像再生装置には、CD再生装置、ゲーム機器なども含まれうる。図20Eは携帯型モバイルコンピュータであり、本体2401、表示部2402、受像部2403、操作スイッチ2404、メモリスロット2405を含む。本発明の発光装置もしくは液晶表示装置は表示部2402に用いることができる。この携帯型コンピュータはフラッシュメモリや不揮発性メモリを集積化した記録媒体に情報を記録したり、それを再生したりすることができる。図20Fはパーソナルコンピュータであり、本体2501、筐体2502、表示部2503、キーボード2504を含む。本発明の発光装置もしくは液晶表示装置は表示部2503に用いることができる。また、上記電気器具はインターネットやCATVケーブルテレビなどの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増してきている。表示部にEL発光装置を用いた場合、EL発光装置の応答速度が非常に高いため遅れのない動画表示が可能となる。また、EL発光装置は発光している部分が電力を消費するため、発光部分が極力少なくなるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話やカーオーディオのような文字情報を主とする表示部にEL発光装置を用いる場合には、非発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。ここで図21Aは携帯電話であり、キー操作を行う部位操作部2601、情報表示を行う部位情報表示部2602であり、操作部2601および情報表示部2602は連結部2603で連結している。また、操作部2601には音声入力部2604、操作キー2605が設けられ、情報表示部2602には音声出力部2606、表示部2607が設けられている。本発明の発光装置もしくは液晶表示装置は表示部2607に用いることができる。なお、表示部2607にEL発光装置を用いる場合、黒色の背景に白色の文字を表示することで携帯電話の消費電力を抑えることができる。図21Aに示した携帯電話の場合、表示部2604に用いたEL発光装置にNMOS回路でセンサNMOSセンサを内蔵させ、指紋もしくは手相を読みとることで使用者を認証する認証システム用端末として用いることもできる。また、外部の明るさ照度を読みとり、設定されたコントラストで情報表示が可能となるように発光させることもできる。さらに、操作スイッチ2605を使用している時に輝度を下げ、操作スイッチの使用が終わったら輝度を上げることで低消費電力化することができる。また、着信した時に表示部2604の輝度を上げ、通話中は輝度を下げることによっても低消費電力化することができる。また、継続的に使用している場合に、リセットしない限り時間制御で表示がオフになるような機能を持たせることで低消費電力化を図ることもできる。なお、これらはマニュアル制御であっても良い。また、図21Bはオーディオであり、筐体2701、表示部2702、操作スイッチ2703、2704を含む。本発明の発光装置もしくは液晶表示装置は表示部2702に用いることができる。また、本実施例では車載用オーディオカーオーディオを示すが、据え置き型のオーディオオーディオコンポーネントに用いても良い。なお、表示部2704にEL発光装置を用いる場合、黒色の背景に白色の文字を表示することで消費電力を抑えられる。さらに、以上に示した電気器具は、表示部に用いた発光装置もしくは液晶表示装置に光センサを内蔵させ、使用環境の明るさを検知する手段を設けることもできる。表示部にEL発光装置を用いる場合、使用環境の明るさに応じて発光輝度を変調させるような機能を持たせることもできる。具体的には表示部に用いたEL発光装置にNMOS回路で形成したイメージセンサ面状、線状もしくは点状のセンサを設けたり、本体もしくは筐体にCCDChargeCoupledDeviceを設けることで実施できる。使用者は使用環境の明るさに比べてコントラスト比で100~150の明るさを確保できれば問題なく画像もしくは文字情報を認識できる。即ち、使用環境が明るい場合は画像の輝度を上げて見やすくし、使用環境が暗い場合は画像の輝度を抑えて消費電力を抑えるといったことが可能である。以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電気器具に用いることが可能である。また、本実施例の電気器具は実施例1~5のいずれの構成を含む発光装置もしくは液晶表示装置を用いても良い。