一方の入力端子に参照電圧が入力されるオペアンプと、前記オペアンプの出力電圧がゲートに入力されるNNは正の整数個の第1の電界効果トランジスタと、前記N個の第1の電界効果トランジスタのドレインに接続され、前記オペアンプの他方の入力端子に帰還される電圧を発生させる抵抗と、前記オペアンプの出力電圧がゲートに入力されるMMは2以上の整数個の第2の電界効果トランジスタと、前記第2の電界効果トランジスタの個数を選択し、その選択した第2の電界効果トランジスタに流れる電流を合流させることで参照電流を生成するスイッチとを備えることを特徴とする参照電流生成回路。前記第1の電界効果トランジスタと前記第2の電界効果トランジスタはサイズおよび形状が同一であることを特徴とする請求項1に記載の参照電流生成回路。前記参照電流がゲートに入力される第3の電界効果トランジスタと、前記第3の電界効果トランジスタのドレイン電流と入力電流とを比較するセンスアンプと、前記ドレイン電流と前記入力電流の差分が0になるようにトリミング値を決定する自動トリミング値決定回路と、前記自動トリミング値決定回路にて決定されたトリミング値を記憶する不揮発性メモリと、前記不揮発性メモリの書き込み制御を行う書き込み制御回路と、前記自動トリミング値決定回路にて決定されたトリミング値または前記不揮発性メモリに記憶されているトリミング値に基づいて、前記スイッチにて選択させる前記第2の電界効果トランジスタの個数を調整するトリミング制御回路とを備えることを特徴とする請求項1または2に記載の参照電流生成回路。しかしながら、従来の参照電流生成回路では、プロセスバラツキや使用温度や電源電圧によって参照電流が変動するため、読み出し動作マージンが小さくなり、このようなバラツキを許容する回路設計が困難になるという問題があった。本発明の目的は、使用環境などに依存する参照電流の変動分を製品出荷前に補正することが可能な参照電流生成回路を提供することである。本発明の一態様によれば、一方の入力端子に参照電圧が入力されるオペアンプと、前記オペアンプの出力電圧がゲートに入力されるNNは正の整数個の第1の電界効果トランジスタと、前記N個の第1の電界効果トランジスタのドレインに接続され、前記オペアンプの他方の入力端子に帰還される電圧を発生させる抵抗と、前記オペアンプの出力電圧がゲートに入力されるMMは2以上の整数個の第2の電界効果トランジスタと、前記第2の電界効果トランジスタの個数を選択し、その選択した第2の電界効果トランジスタに流れる電流を合流させることで参照電流を生成するスイッチとを備えることを特徴とする参照電流生成回路を提供する。本発明によれば、使用環境などに依存する参照電流の変動分を製品出荷前に補正することが可能となる。以下、本発明の実施形態に係る参照電流生成回路について図面を参照しながら説明する。第1実施形態図1は、本発明の第1実施形態に係る参照電流生成回路の概略構成を示すブロック図である。図1において、参照電流生成回路には、オペアンプP1、Pチャンネル電界効果トランジスタMA、コンデンサC1、抵抗R0~R7、スイッチSが設けられている。また、センス回路9には、リファレンストランジスタMF、カラムデコーダ21、22およびセンスアンプ23が設けられている。そして、抵抗R0~R7は互いに直列に接続され、抵抗R0~R7の各端点は、スイッチSに入力されるとともに、スイッチSの出力は、リファレンストランジスタMFのゲートに接続されている。なお、スイッチSは、抵抗R0~R7の各端点のいずれか1つを選択して、リファレンストランジスタMFのゲートに接続することができる。また、抵抗R0~R7のいずれかの端点は、オペアンプP2の反転入力端子に接続されている。また、オペアンプP1の出力端子は、コンデンサC1に接続されるとともに、Pチャンネル電界効果トランジスタMAのゲートに接続されている。また、Pチャンネル電界効果トランジスタMAのソースは電源電位VDDAに接続され、Pチャンネル電界効果トランジスタMAのドレインは、抵抗R0~R7の直列回路に接続されている。また、リファレンストランジスタMFのドレインは、カラムデコーダ21を介してセンスアンプ23の一方の入力端子に入力され、メモリセルMCのドレインは、カラムデコーダ22を介してセンスアンプ23の他方の入力端子に入力されている。なお、メモリセルMCとしては、フラッシュメモリであってもよいし、強誘電体メモリであってもよいし、EEPROMであってもよい。そして、オペアンプP1において、帰還電圧Vfb1と参照電圧Vrefとの差分に応じた出力電圧DRPEB1が生成され、Pチャンネル電界効果トランジスタMAのゲートに印加される。なお、参照電圧Vrefとしては、例えば、電源電圧依存性や温度依存性が少なく、製品寿命における経時変化も少ないバンドギャップレファレンス電圧を用いることができる。そして、Pチャンネル電界効果トランジスタMAにて生成されたドレイン電流が、抵抗R0~R7の直列回路に流入することにより、基準電流Isd1が生成される。そして、基準電流Isd1が生成された時に抵抗R0~R7にて分圧された分圧電圧Vfb1はオペアンプP1の反転入力端子に入力され、オペアンプP1の非反転入力端子に入力された参照電圧Vrefと比較される。また、基準電流Isd1が抵抗R0~R7の直列回路に流れると、抵抗R0~R7の各端点に分圧電圧Vtrm0~Vtrm7がそれぞれ発生する。そして、スイッチSにて抵抗R0~R7の各端点のいずれかが選択されることで、分圧電圧Vtrm0~Vtrm7のいずれかが基準準圧VbiasとしてリファレンストランジスタMFのゲートに印加される。そして、基準準圧VbiasがリファレンストランジスタMFのゲートに印加されると、リファレンストランジスタMFに参照電流Iref1が流れ、カラムデコーダ21を介してセンスアンプ23の一方の入力端子に入力される。また、メモリセルMCから読み出されたセル電流Icellは、カラムデコーダ22を介してセンスアンプ23の他方の入力端子に入力される。そして、センスアンプ23において、セル電流Icellが参照電流Iref1と比較され、セル電流Icellが参照電流Iref1より大きい場合には読み出しデータが1と判定され、参照電流Iref1より小さい場合には読み出しデータが0と判定される。ここで、オンセル電流の分布の低い側の裾とオフセル電流の分布の高い側の裾のどちらにも含まれない中間領域内に参照電流Iref1が設定されるように、スイッチSにて抵抗R0~R7の各端点のいずれかを選択させることができる。これにより、プロセスバラツキや使用温度や電源電圧などによってPチャンネル電界効果トランジスタMAの特性が変動し、それに伴って基準電流Isd1が変動する場合においても、基準準圧Vbiasの変動を打ち消させることが可能となり、参照電流Iref1の変動を抑制することができる。このため、Pチャンネル電界効果トランジスタMAの特性が変動する場合においても、オンセル電流の分布の低い側の裾とオフセル電流の分布の高い側の裾のどちらにも含まれない中間領域内に参照電流Iref1の値を調整することが可能となり、メモリセルMCからの誤読み出しを低減することができる。第2実施形態図2は、本発明の第2実施形態に係る参照電流生成回路の概略構成を示すブロック図である。図2において、参照電流生成回路には、基準電流発生回路1およびトリミング回路2が設けられている。ここで、基準電流発生回路1には、オペアンプP2、NNは正の整数個のPチャンネル電界効果トランジスタMA1~MANおよびコンデンサC2が設けられている。また、トリミング回路2には、kkは2以上の整数個の抵抗R0~Rk、スイッチS0、MMは2以上の整数個のPチャンネル電界効果トランジスタMB1~MBMおよびM個のスイッチS1~SMが設けられている。なお、Pチャンネル電界効果トランジスタMA1~MAN、MB1~MBMのサイズおよび形状は互いに同じにすることができ、同一の半導体チップ状に近接させて配置することで、Pチャンネル電界効果トランジスタMA1~MAN、MB1~MBMの特性を一致させることが好ましい。そして、抵抗R0~Rkは互いに直列に接続され、抵抗R0~Rkの各端点は、スイッチS0に入力されるとともに、スイッチS0の出力は、オペアンプP2の反転入力端子に接続されている。なお、スイッチS0は、抵抗R0~Rkの各端点のいずれか1つを選択して、オペアンプP2の反転入力端子に接続することができる。また、オペアンプP2の出力端子は、コンデンサC1に接続されるとともに、Pチャンネル電界効果トランジスタMA1~MAN、MB1~MBMのゲートに接続されている。また、Pチャンネル電界効果トランジスタMA1~MAN、MB1~MBMのソースは電源電位VDDAに接続され、Pチャンネル電界効果トランジスタMA1~MANのドレインは、抵抗R0~Rkの直列回路に接続され、Pチャンネル電界効果トランジスタMB1~MBMのドレインは、スイッチS1~SMをそれぞれ介してNチャンネル電界効果トランジスタM1のドレインに接続されている。なお、スイッチS1~SMは、電界効果トランジスタMB1~MBMの個数を選択し、その選択した電界効果トランジスタMB1~MBMに流れる電流I0を合流させることで参照電流Iref2を生成することができる。また、Nチャンネル電界効果トランジスタM1のドレインは、Nチャンネル電界効果トランジスタM1のゲートおよびリファレンストランジスタMFのゲートに接続されている。そして、基準電流発生回路1で発生された基準電流Isd2は、抵抗R0~Rkを流れる。そして、抵抗R0~Rkにて分圧された分圧電圧Vfb2はスイッチS0を介してオペアンプP2の反転入力端子に入力され、オペアンプP2の非反転入力端子に入力された参照電圧Vrefと比較される。なお、スイッチS0にて抵抗Riの端点から電圧が取り出されるものとすると、分圧電圧Vfb2は、Isd2×R0R1Riで与えることができる。そして、オペアンプP2において、分圧電圧Vfb2と参照電圧Vrefとの差分が0になるように出力電圧DRPEB2が生成され、Pチャンネル電界効果トランジスタMA1~MAN、MB1~MBMのゲートに印加される。ここで、Pチャンネル電界効果トランジスタMA1~MAN、MB1~MBMの特性が同じ場合、Pチャンネル電界効果トランジスタMA1~MAN、MB1~MBMのゲートに同一の出力電圧DRPEB1が印加されることで、Pチャンネル電界効果トランジスタMA1~MAN、MB1~MBMにて同一の値のドレイン電流I0が生成される。そして、Pチャンネル電界効果トランジスタMA1~MANにてそれぞれ生成されたドレイン電流I0が、抵抗R0~Rkの直列回路に流入することにより、基準電流Isd2が生成される。なお、基準電流Isd2は、N×I0で与えることができる。また、Pチャンネル電界効果トランジスタMB1~MBMにてそれぞれ生成されたドレイン電流I0が、スイッチS1~SMをそれぞれ介して合流することにより、参照電流Iref2が生成され、Nチャンネル電界効果トランジスタM1に供給される。そして、この参照電流Iref2がNチャンネル電界効果トランジスタM1に供給されると、Nチャンネル電界効果トランジスタM1とリファレンストランジスタMFとのカレントミラー動作により、リファレンストランジスタMFに参照電流Iref2が流れ、カラムデコーダ21を介してセンスアンプ23の一方の入力端子に入力される。また、メモリセルMCから読み出されたセル電流Icellは、カラムデコーダ22を介してセンスアンプ23の他方の入力端子に入力される。そして、センスアンプ23において、セル電流Icellが参照電流Iref1と比較され、セル電流Icellが参照電流Iref1より大きい場合には読み出しデータが1と判定され、参照電流Iref1より小さい場合には読み出しデータが0と判定される。ここで、オンセル電流の分布の低い側の裾とオフセル電流の分布の高い側の裾のどちらにも含まれない中間領域内に参照電流Iref2が設定されるように、スイッチS0にて抵抗R0~Rkの各端点のいずれかを選択させるとともに、スイッチS1~SMにて電界効果トランジスタMB1~MBMの個数を選択し、その選択した電界効果トランジスタMB1~MBMに流れる電流I0を合流させることができる。これにより、プロセスバラツキや使用温度や電源電圧などによってPチャンネル電界効果トランジスタMA1~MANの特性が変動する場合においても、参照電流Iref2の変動を打ち消させることが可能となる。また、基準電流発生回路1にて発生された基準電流Isd2のカレントミラーにて参照電流Iref2を生成させることにより、リファレンストランジスタMFの特性が温度変化によって変動する場合においても、リファレンストランジスタMFに流れる参照電流Iref2が変動するのを防止することができる。なお、スイッチS1~SMがオンする個数がmで与えられるものとすると、参照電流Iref2は、m×I0=m/N×Isd2=m/N×Vref/R0R1Riで与えることができる。ここで、Vref/R0R1Riの項で参照電流Iref2のセンター値を調整することができる。Pチャンネル電界効果トランジスタMA1~MANの個数Nで参照電流Iref2のトリミングの粒度を決めることができる。スイッチS1~SMがオンする個数mで参照電流Iref2のトリミング値を設定することができる。この場合、トリミング範囲はI0~I0×Mになるため、Pチャンネル電界効果トランジスタMB1~MBMの個数Mでトリミングの最大値を決めることができる。そして、R0R1Riのデバイスバラツキによる変動分は、製品出荷前にスイッチS1~SMがオンする個数mを調整することで補正することができる。また、R0R1Ri以外のトランジスタ特性のバラツキによる変動分は、オペアンプP2による負帰還動作によって補正することができ、参照電流Iref2を高精度に設定することが可能となる。なお、図2の実施形態では、基準電流Isd2を調整する抵抗R0~RkおよびスイッチS0を設けるとともに、参照電流Iref2を調整するPチャンネル電界効果トランジスタMB1~MBMおよびスイッチS1~SMを設ける方法について説明したが、基準電流Isd2を調整する抵抗R0~RkおよびスイッチS0の方だけを設けるようにしてもよいし、参照電流Iref2を調整するPチャンネル電界効果トランジスタMB1~MBMおよびスイッチS1~SMの方だけを設けるようにしてもよい。第3実施形態図3は、本発明の第3実施形態に係る参照電流生成回路の概略構成を示すブロック図である。図3において、この参照電流生成回路には、図2の参照電流生成回路の構成に加え、Nチャンネル電界効果トランジスタM2、書き込み制御回路31、不揮発性メモリ32およびトリミング制御回路33が設けられている。ここで、不揮発性メモリ32は、Pチャンネル電界効果トランジスタMB1~MBMを選択するトリミング値H1を記憶することができる。書き込み制御回路31は、不揮発性メモリ32の書き込み制御を行うことができ、書き込み制御回路31の入力にはパッド電極D2が接続されている。トリミング制御回路33は、不揮発性メモリ32に記憶されているトリミング値H1に基づいて、スイッチS1~SMにて選択させる電界効果トランジスタMB1~MBMの個数を調整することができる。Nチャンネル電界効果トランジスタM2のゲートは、Nチャンネル電界効果トランジスタM1のゲートに接続され、Nチャンネル電界効果トランジスタM2のドレインは、パッド電極D1に接続されている。なお、Nチャンネル電界効果トランジスタM1、M2は、互いに同一のサイズおよび形状になるように構成することができる。また、基準電流発生回路1、トリミング回路2、センス回路9、Nチャンネル電界効果トランジスタM1、M2、書き込み制御回路31、不揮発性メモリ32、トリミング制御回路33およびパッド電極D1、D2は、半導体チップCP1に形成することができる。そして、製品の出荷前検査において参照電流Iref2のトリミングを行う場合、テスターT1の電流測定用端子にパッド電極D1を接続し、テスターT1のトリミング値出力用端子にパッド電極D2を接続する。そして、テスターT1からパッド電極D1にリファレンストランジスタMFのドレイン電圧Vrblを印加し、その時にNチャンネル電界効果トランジスタM2に流れる電流Imeasを測定する。ここで、電流Imeasに応じてトリミング値H1を選択するテーブルを予め用意する。そして、そのテーブルを参照することにより、電流Imeasに応じてトリミング値H1を選択し、そのトリミング値H1をパッド電極D2を介して書き込み制御回路31に入力することにより、不揮発性メモリ32に書き込ませる。そして、トリミング制御回路33において、不揮発性メモリ32に書き込まれたトリミング値H1に従ってスイッチS1~SMがそれぞれオン/オフされることにより、ドレイン電流I0が取り出される電界効果トランジスタMB1~MBMの個数が調整され、参照電流Iref2が生成される。そして、参照電流Iref2が生成されると、Nチャンネル電界効果トランジスタM1、M2のカレントミラー動作により、参照電流Iref2と同一の値の電流ImeasがNチャンネル電界効果トランジスタM2に流れ、参照電流Iref2をモニターすることができる。そして、製品出荷後において、電源が投入されると、不揮発性メモリ32に記憶されたトリミング値H1がトリミング制御回路33によって読み出され、そのトリミング値H1に従ってスイッチS1~SMがそれぞれオン/オフされることにより、ドレイン電流I0が取り出される電界効果トランジスタMB1~MBMの個数が調整される。そして、それらの電界効果トランジスタMB1~MBMに流れるドレイン電流I0が合流されることにより、参照電流Iref2が生成され、Nチャンネル電界効果トランジスタM1に供給される。第4実施形態図4は、本発明の第4実施形態に係る参照電流生成回路の概略構成を示すブロック図である。図4において、この参照電流生成回路には、図2の参照電流生成回路の構成に加え、Nチャンネル電界効果トランジスタM2、書き込み制御回路41、不揮発性メモリ42、トリミング制御回路43、自動トリミング値決定回路44およびセンスアンプ45が設けられている。ここで、センスアンプ45は、Nチャンネル電界効果トランジスタM2のドレイン電流Irefpと入力電流-Iinとを比較することができる。そして、センスアンプ45の一方の入力端子は、パッド電極D11に接続され、センスアンプ45の他方の入力端子は、Nチャンネル電界効果トランジスタM2のドレインに接続されている。自動トリミング値決定回路44は、ドレイン電流Irefpと入力電流-Iinの差分が0になるように、スイッチS1~SMによるトリミング値H11を決定することができる。不揮発性メモリ42は、Pチャンネル電界効果トランジスタMB1~MBMを選択するトリミング値H11を記憶することができる。書き込み制御回路41は、不揮発性メモリ42の書き込み制御を行うことができる。トリミング制御回路43は、自動トリミング値決定回路44にて決定されたトリミング値H10または不揮発性メモリ42に記憶されているトリミング値H11に基づいて、スイッチS1~SMにて選択させる電界効果トランジスタMB1~MBMの個数を調整することができる。なお、基準電流発生回路1、トリミング回路2、センス回路9、Nチャンネル電界効果トランジスタM1、M2、書き込み制御回路41、不揮発性メモリ42、トリミング制御回路43、自動トリミング値決定回路44、センスアンプ45およびパッド電極D11は、半導体チップCP2に形成することができる。そして、製品の出荷前検査において参照電流Iref2のトリミングを行う場合、テスターT2の電流入力用端子にパッド電極D11を接続し、テスターT2からパッド電極D11に入力電流-Iinを供給する。そして、パッド電極D11に入力電流-Iinが供給されると、センスアンプ45の一方の入力端子に入力される。また、自動トリミング値決定回路44からトリミング値H10がトリミング制御回路43に出力される。そして、トリミング値H10がトリミング制御回路43に出力されると、トリミング値H10に従ってスイッチS1~SMがそれぞれオン/オフされることにより、ドレイン電流I0が取り出される電界効果トランジスタMB1~MBMの個数が調整され、参照電流Iref2が生成される。そして、参照電流Iref2が生成されると、Nチャンネル電界効果トランジスタM1、M2のカレントミラー動作により、参照電流Iref2と同一の値の電流IrefpがNチャンネル電界効果トランジスタM2に流れ、センスアンプ45の他方の入力端子に入力される。そして、センスアンプ45において、電流Irefpが入力電流-Iinと比較され、その比較結果が自動トリミング値決定回路44に入力される。そして、自動トリミング値決定回路44において、電流Irefpと入力電流-Iinとが等しくなるまでトリミング値H10の更新が繰り返され、電流Irefpと入力電流-Iinとが等しくなった時のトリミング値H11が書き込み制御回路41に入力され、そのトリミング値H11が不揮発性メモリ42に書き込まれる。そして、製品出荷後において、電源が投入されると、不揮発性メモリ42に記憶されたトリミング値H11がトリミング制御回路43によって読み出され、そのトリミング値H11に従ってスイッチS1~SMがそれぞれオン/オフされることにより、ドレイン電流I0が取り出される電界効果トランジスタMB1~MBMの個数が調整される。そして、それらの電界効果トランジスタMB1~MBMに流れるドレイン電流I0が合流されることにより、参照電流Iref2が生成され、Nチャンネル電界効果トランジスタM1に供給される。第5実施形態図5は、本発明の第5実施形態に係る参照電流生成回路の概略構成を示すブロック図である。図5において、この参照電流生成回路には、図4の書き込み制御回路41、不揮発性メモリ42、トリミング制御回路43および自動トリミング値決定回路44の代わりに、書き込み制御回路51、不揮発性メモリ52、トリミング制御回路53および自動トリミング値決定回路54が設けられている。ここで、自動トリミング値決定回路54は、ドレイン電流Irefpと入力電流-Iinの差分が0になるように、スイッチS0、S1~SMによるトリミング値H11 ́、H11をそれぞれ決定することができる。不揮発性メモリ52は、スイッチS0、S1~SMによるトリミング値H11 ́、11を記憶することができる。書き込み制御回路51は、不揮発性メモリ52の書き込み制御を行うことができる。トリミング制御回路53は、自動トリミング値決定回路45にて決定されたトリミング値H10または不揮発性メモリ42に記憶されているトリミング値H11に基づいて、スイッチS1~SMにて選択させる電界効果トランジスタMB1~MBMの個数を調整するとともに、自動トリミング値決定回路45にて決定されたトリミング値H10 ́または不揮発性メモリ42に記憶されているトリミング値H11 ́に基づいて、スイッチS0による切り替え位置を調整することができる。なお、基準電流発生回路1、トリミング回路2、センス回路9、Nチャンネル電界効果トランジスタM1、M2、書き込み制御回路51、不揮発性メモリ52、トリミング制御回路53、自動トリミング値決定回路54、センスアンプ45およびパッド電極D11は、半導体チップCP3に形成することができる。そして、製品の出荷前検査において参照電流Iref2のトリミングを行う場合、テスターT2の電流入力用端子にパッド電極D11を接続し、テスターT2からパッド電極D11に入力電流-Iinを供給する。そして、パッド電極D11に入力電流-Iinが供給されると、センスアンプ45の一方の入力端子に入力される。また、自動トリミング値決定回路54からトリミング値H10、H10 ́がトリミング制御回路53に出力される。そして、トリミング値H10、H10 ́がトリミング制御回路53に出力されると、トリミング値H10 ́に従ってスイッチS0が切り替えられることにより、抵抗R0~Rkの各端点のいずれか1つが選択され、基準電流Isd2が調整されるとともに、トリミング値H10に従ってスイッチS1~SMがそれぞれオン/オフされることにより、ドレイン電流I0が取り出される電界効果トランジスタMB1~MBMの個数が調整され、参照電流Iref2が生成される。そして、参照電流Iref2が生成されると、Nチャンネル電界効果トランジスタM1、M2のカレントミラー動作により、参照電流Iref2と同一の値の電流IrefpがNチャンネル電界効果トランジスタM2に流れ、センスアンプ45の他方の入力端子に入力される。そして、センスアンプ45において、電流Irefpが入力電流-Iinと比較され、その比較結果が自動トリミング値決定回路54に入力される。そして、自動トリミング値決定回路54において、電流Irefpと入力電流-Iinとが等しくなるまでトリミング値H10、H10 ́の更新が繰り返され、電流Irefpと入力電流-Iinとが等しくなった時のトリミング値H11、H11 ́が書き込み制御回路51に入力され、そのトリミング値H11、H11 ́が不揮発性メモリ52に書き込まれる。そして、製品出荷後において、電源が投入されると、不揮発性メモリ52に記憶されたトリミング値H11、H11 ́がトリミング制御回路43によって読み出され、そのトリミング値H11 ́に従ってスイッチS0が切り替えられることにより、抵抗R0~Rkの各端点のいずれか1つが選択され、基準電流Isd2が調整されるとともに、そのトリミング値H11に従ってスイッチS1~SMがそれぞれオン/オフされることにより、ドレイン電流I0が取り出される電界効果トランジスタMB1~MBMの個数が調整される。そして、それらの電界効果トランジスタMB1~MBMに流れるドレイン電流I0が合流されることにより、参照電流Iref2が生成され、Nチャンネル電界効果トランジスタM1に供給される。第6実施形態図6は、本発明の第6実施形態に係る参照電流生成回路の概略構成を示すブロック図である。図6において、この参照電流生成回路には、図2のPチャンネル電界効果トランジスタMB1~MBMおよびスイッチS1~SMの代わりにトリミングユニットU1~U4が設けられている。ここで、トリミングユニットU1には、Pチャンネル電界効果トランジスタM11およびスイッチS11が設けられている。そして、Pチャンネル電界効果トランジスタM11のゲートは、オペアンプP2の出力端子に接続され、Pチャンネル電界効果トランジスタM11のソースは電源電位VDDAに接続され、Pチャンネル電界効果トランジスタM11のドレインは、スイッチS11を介してNチャンネル電界効果トランジスタM1のドレインに接続されている。トリミングユニットU2には、Pチャンネル電界効果トランジスタM21、M22およびスイッチS21が設けられている。そして、Pチャンネル電界効果トランジスタM21、M22のゲートは、オペアンプP2の出力端子に接続され、Pチャンネル電界効果トランジスタM21、M22のソースは電源電位VDDAに接続され、Pチャンネル電界効果トランジスタM21、M22のドレインは、スイッチS21を介してNチャンネル電界効果トランジスタM1のドレインに接続されている。トリミングユニットU3には、Pチャンネル電界効果トランジスタM31~M34およびスイッチS31が設けられている。そして、Pチャンネル電界効果トランジスタM31~M34のゲートは、オペアンプP2の出力端子に接続され、Pチャンネル電界効果トランジスタM31~M34のソースは電源電位VDDAに接続され、Pチャンネル電界効果トランジスタM31~M34のドレインは、スイッチS31を介してNチャンネル電界効果トランジスタM1のドレインに接続されている。トリミングユニットU4には、Pチャンネル電界効果トランジスタM41~M48およびスイッチS41が設けられている。そして、Pチャンネル電界効果トランジスタM41~M48のゲートは、オペアンプP2の出力端子に接続され、Pチャンネル電界効果トランジスタM41~M48のソースは電源電位VDDAに接続され、Pチャンネル電界効果トランジスタM41~M48のドレインは、スイッチS41を介してNチャンネル電界効果トランジスタM1のドレインに接続されている。そして、参照電流Iref2のトリミングを行う場合、トリミングユニットU1~U4の組み合わせにより、参照電流Iref2の生成に寄与する電界効果トランジスタM11、M21、M22、M31~M34、M41~M48の個数が調整される。これにより、図2の参照電流Iref2の生成に寄与する電界効果トランジスタMB1~MBMを個別に選択する方法に比べて回路規模を低減することが可能となり、チップ面積を縮小することができる。なお、図6の実施形態では、トランジスタとスイッチの組み合わせが1、22、23、24個のトリミングユニットU1~U4を設ける方法について説明したが、トランジスタとスイッチの組み合わせが20~2EEは正の整数のトリミングユニットを設けるようにしてもよい。図7は、センスアンプ23の概略構成を示す回路図である。図7において、センスアンプ23には、Nチャンネル電界効果トランジスタMC4、MC7~MC9およびPチャンネル電界効果トランジスタMC1~MC3、MC5、MC6、MC10、MC11が設けられている。ここで、Nチャンネル電界効果トランジスタMC4のドレインとPチャンネル電界効果トランジスタMC3のドレインとが互いに接続されるとともに、Nチャンネル電界効果トランジスタMC4のゲートとPチャンネル電界効果トランジスタMC2のゲートとが互いに接続されている。また、Nチャンネル電界効果トランジスタMC7のドレインとPチャンネル電界効果トランジスタMC6のドレインとが互いに接続されるとともに、Nチャンネル電界効果トランジスタMC7のゲートとPチャンネル電界効果トランジスタMC5のゲートとが互いに接続されている。Nチャンネル電界効果トランジスタMC4のドレインとPチャンネル電界効果トランジスタMC3のドレインは、Nチャンネル電界効果トランジスタMC7のゲートとPチャンネル電界効果トランジスタMC5のゲートに接続され、Nチャンネル電界効果トランジスタMC7のドレインとPチャンネル電界効果トランジスタMC6のドレインは、Nチャンネル電界効果トランジスタMC4のゲートとPチャンネル電界効果トランジスタMC2のゲートに接続されている。また、Pチャンネル電界効果トランジスタMC6にはPチャンネル電界効果トランジスタMC5が直列に接続されることでノードNAが構成され、Pチャンネル電界効果トランジスタMC3にはPチャンネル電界効果トランジスタMC2が直列に接続されることでノードNBが構成されている。そして、Pチャンネル電界効果トランジスタMC2、MC5のソースは、Pチャンネル電界効果トランジスタMC1を介して電源電位VDDに接続されている。また、Pチャンネル電界効果トランジスタMC3のゲートとPチャンネル電界効果トランジスタMC6のゲートとは互いに接続されている。また、ノードNAは、Pチャンネル電界効果トランジスタMC11を介してカラムデコーダ21に接続され、ノードNBは、Pチャンネル電界効果トランジスタMC10を介してカラムデコーダ22に接続されている。また、Nチャンネル電界効果トランジスタMC9のドレインはNチャンネル電界効果トランジスタMC7のゲートに接続され、Nチャンネル電界効果トランジスタMC8のドレインはNチャンネル電界効果トランジスタMC4のゲートに接続されている。Nチャンネル電界効果トランジスタMC8、MC9のゲートは互いに接続され、Nチャンネル電界効果トランジスタMC4、MC7、MC8、MC9のソースは電源電位VSSに接続されている。また、Nチャンネル電界効果トランジスタMC4のゲートと、Nチャンネル電界効果トランジスタMC7のゲートとの間には、Nチャンネル電界効果トランジスタMC12が介挿されている。そして、Pチャンネル電界効果トランジスタMC2のドレインとPチャンネル電界効果トランジスタMC3のソースとの接続点には、参照電流Iref2が入力され、Pチャンネル電界効果トランジスタMC5のドレインとPチャンネル電界効果トランジスタMC6のソースとの接続点には、セル電流Icellが入力される。また、Pチャンネル電界効果トランジスタMC1、MC10、MC11のゲートには、ACC信号が入力され、Pチャンネル電界効果トランジスタMC1は電流源を構成することができる。また、Pチャンネル電界効果トランジスタMC6のドレインとNチャンネル電界効果トランジスタMC7のドレインとの接続点から出力信号OUTが出力され、Pチャンネル電界効果トランジスタMC3のドレインとNチャンネル電界効果トランジスタMC4のドレインとの接続点から出力信号OUTBが出力される。また、Nチャンネル電界効果トランジスタMC8、MC9の各ゲートには、センスアンプイネーブル信号SEBが供給される。このセンスアンプイネーブル信号SEBがハイからロウに遷移すると、図4のセンスアンプ23はセンス動作を行う。図4のセンスアンプ23は、センスアンプイネーブル信号SEBの電圧レベルが高い間に電流センスを行い、センスアンプイネーブル信号SEBの電圧レベルが低くなると電圧センスを行う。ここで、Pチャンネル電界効果トランジスタMC3、MC6のゲートにはロウレベル電位が入力され、Pチャンネル電界効果トランジスタMC3、MC6が常時オンされる。そして、センス動作を開始する前に、イコライズ信号SEQがハイにされ、出力信号OUTと出力信号OUTBの電圧レベルが一致された後、イコライズ信号SEQがロウにされる。また、センス動作を開始する前は、センスアンプイネーブル信号SEBはハイである。従って、Nチャンネル電界効果トランジスタMC8、MC9はオンであり、Nチャンネル電界効果トランジスタMC8、MC9にそれぞれ流れる電流Ib、Iaは等しくなる。この時、出力信号OUT、OUTBはともにロウであり、Nチャンネル電界効果トランジスタMC4、MC7はともにオフし、Pチャンネル電界効果トランジスタMC2、MC5がともにオンする。このため、Pチャンネル電界効果トランジスタMC1からの電流の一部はメモリセルMC方向に流れ、残りの一部はPチャンネル電界効果トランジスタMC6およびNチャンネル電界効果MC8を通って接地端子に流れる。同様に、Pチャンネル電界効果トランジスタMC1からの電流の一部はNチャンネル電界効果トランジスタMF方向に流れ、残りの一部はPチャンネル電界効果トランジスタMC3およびNチャンネル電界効果MC9を通って接地端子に流れる。その後、センスアンプイネーブル信号SEBの電圧レベルを徐々に下げていくと、Nチャンネル電界効果トランジスタMC8、MC9がオフする方向に動作し、Nチャンネル電界効果トランジスタMC8、MC9のドレイン-ソース間抵抗が上昇する。これにより、Nチャンネル電界効果トランジスタMC8、MC9のドレイン-ソース間に電流が流れにくくなり、Nチャンネル電界効果トランジスタMC8を流れる電流IbとNチャンネル電界効果トランジスタMC9を流れる電流Iaとの差分Ib-Iaは、セル電流Icellと参照電流Iref1の差分Icell-Iref2よりも大きくなる。この動作は電流センスと呼ばれる。例えば、Icell>Iref2の場合、電流センスによりIb-Iaは徐々に大きくなる。さらに、センスアンプイネーブル信号SEBの電圧レベルが低下すると、電流Ibが電流Iaよりもかなり大きくなるとともに、Nチャンネル電界効果トランジスタMC8、MC9のドレイン-ソース間抵抗も増大するため、Nチャンネル電界効果トランジスタMC4のゲート電圧レベル、すなわち出力信号OUTの電圧レベルが上昇してNチャンネル電界効果トランジスタMC4がオンする方向に動作する。これにより、出力信号OUTBの電圧レベルが下がり、出力信号OUT、OUTBの電圧レベル差が徐々に大きくなる。この動作は電圧センスと呼ばれる。Icell>Iref2の場合、電圧レベル差が増幅された結果、出力信号OUTがハイ、出力信号OUTBがロウになり、論理が確定する。第7実施形態図8は、本発明の第7実施形態に係る参照電流生成回路が適用される半導体記憶装置の概略構成を示すブロック図である。図8において、半導体記憶装置には、図1または図2のメモリセルMCがマトリックス状に配置されたメモリセルアレイ101、読み出し時にロウ方向のメモリセルMCを選択するロウデコーダ102、書き込み/消去時にロウ方向のメモリセルMCを選択するロウデコーダ103、書き込み時に入力データDiをラッチするデータラッチ部104、カラム方向のメモリセルMCを選択したり、読み出しデータを増幅したりするカラムデコーダ/センスアンプ105、マクロ制御時にコマンドシーケンスを生成するコマンド格納/制御部106、書き込み/消去アドレスを制御する書き込み/消去シーケンサ107、外部で指定された書き込み/消去アドレスAwまたは書き込み/消去シーケンサ107にて生成された書き込み/消去アドレスを選択するセレクタ108、書き込み/消去を行わせるために必要な電源を供給する電源供給部109、書き込み/消去の制御を行う書き込み/消去制御部110が設けられている。なお、図1の参照電流生成回路を図8の半導体記憶装置に適用する場合、参照電圧Vrefは電源供給部109にて生成し、オペアンプP1、Pチャンネル電界効果トランジスタMA、コンデンサC1、抵抗R0~R7およびスイッチSは書き込み/消去制御部110に設け、センス回路9はカラムデコーダ/センスアンプ105に設けることができる。また、図2の参照電流生成回路を図8の半導体記憶装置に適用する場合、参照電圧Vrefは電源供給部109にて生成し、基準電流発生回路1およびトリミング回路2は書き込み/消去制御部110に設け、センス回路9およびNチャンネル電界効果トランジスタM1はカラムデコーダ/センスアンプ105に設けることができる。そして、書き込み/消去時において外部で指定された書き込み/消去アドレスAwを用いる場合、書き込み/消去アドレスAwがセレクタ108を介してロウデコーダ103に入力され、ロウ方向のメモリセルMCが選択される。また、入力データDiがデータラッチ部104および書き込み/消去制御部110に入力され、入力データDiがラッチされるとともに、カラム方向のメモリセルMCが選択され、選択セルの書き込み/消去が行われる。一方、書き込み/消去時において内部で指定された書き込み/消去アドレスを用いる場合、コマンド格納/制御部106にてコマンドシーケンスが生成される。そして、書き込み/消去シーケンサ107において書き込み/消去アドレスがインクメントまたはデクリメントされながら、セレクタ108を介してロウデコーダ103に入力され、ロウ方向のメモリセルMCが選択される。また、入力データDiがデータラッチ部104に入力され、入力データDiがラッチされるとともに、カラム方向のメモリセルMCが選択され、選択セルの書き込み/消去が行われる。また、読み出し時には、読み出しアドレスArがロウデコーダ102およびカラムデコーダ/センスアンプ105に入力される。そして、ロウデコーダ102にてロウ方向のメモリセルMCが選択されるとともに、カラムデコーダ/センスアンプ105にてカラム方向のメモリセルMCが選択される。そして、カラムデコーダ/センスアンプ105において、メモリセルMCから読み出されたセル電流が参照電流と比較され、セル電流が参照電流より大きい場合には読み出しデータが1と判定され、参照電流より小さい場合には読み出しデータが0と判定される。第8実施形態図9は、本発明の第8実施形態に係る参照電流の設定方法を示す図である。図9において、プロセスバラツキや使用温度や電源電圧などによってセル電流は変化し、ワード線電圧が0Vであっても、オンセル消去セルの電流ばらつきConの範囲はオフセル書き込みセルの電流ばらつきCoffの範囲の数倍になる。ここで、オンセルとオフセルとを区別するには、図2の参照電流Iref2は、オンセルの電流ばらつきConの範囲とオフセルの電流ばらつきCoffの範囲のどちらにも含まれない中間領域内に設定する必要がある。理想的には、オフセル電流の分布の高い側の裾と図2の参照電流Iref2との差分をΔIa、オンセル電流の分布の低い側の裾と図2の参照電流Iref2との差分をΔIbとすると、ΔIa=ΔIbとなるように参照電流Iref2の値を設定することが好ましい。ここで、図2のスイッチS0にて抵抗R0~Rkの各端点のいずれかを選択させるとともに、スイッチS1~SMにて電界効果トランジスタMB1~MBMの個数を選択させることにより、オンセルの電流ばらつきConの範囲が変動する場合においても、ΔIa=ΔIbとなるように参照電流Iref2の値を設定することができる。