複数のソースフォロア部が直列に接続されてなるソースフォロア回路において、前記ソースフォロア部間に介挿される出力電圧調整用MOSトランジスタと当該出力電圧調整用MOSトランジスタのドレインに電流を供給する電流源とを備え、前記出力電圧調整用MOSトランジスタのソースは前段のソースフォロア部の出力端に接続され、且つ前記MOSトランジスタのドレインは後段のソースフォロア部の入力端に接続されることを特徴とするソースフォロア回路。前記複数のソースフォロア部の当該ソースフォロア部への入力信号がゲートに入力される入力MOSトランジスタおよび前記出力電圧調整用MOSトランジスタはチャネル種類が同一であって、前記前段のソースフォロア部の前記入力MOSトランジスタと前記出力電圧調整用MOSトランジスタとは、ゲート長/ゲート幅×ドレイン-ソース間電流の値が同一となるように設定されることを特徴とする請求項1記載のソースフォロア回路。前記複数のソースフォロア部の当該ソースフォロア部への入力信号がゲートに入力される入力MOSトランジスタおよび前記出力電圧調整用MOSトランジスタはチャネル種類が同一であって、前記後段のソースフォロア部の前記入力MOSトランジスタと前記出力電圧調整用MOSトランジスタとは、ゲート長/ゲート幅×ドレイン-ソース間電流の値が同一となるように設定されることを特徴とする請求項1記載のソースフォロア回路。前記出力電圧調整用MOSトランジスタは、前記前段のソースフォロア部の当該ソースフォロア部への入力信号がゲートに入力される入力MOSトランジスタまたは前記後段のソースフォロア部の前記入力MOSトランジスタとチャネル種類が同一であることを特徴とする請求項1記載のソースフォロア回路。しかしながら、一般にソースフォロア回路では、出力レベルは入力レベルに対して、ΔV≒入力MOSトランジスタのオーバードライブ電圧閾値電圧だけシフトして出力される。そのため、ソースフォロア回路の入出力可能範囲は、このΔVのシフトが生じても、ソースフォロア回路ソースフォロア回路の電流バイアス用のMOSトランジスタも含むを構成するMOSトランジスタが飽和領域で稼働できる範囲となる。ここで、図3の複数段構成のソースフォロア回路30の場合、各ソースフォロア部SF31、SF32では、入出力間でそれぞれΔV1、ΔV2のシフトが生じる。この時の伝達関数は次式1で表される。Vout2=Vin-ΔV1-ΔV2......1この1式から分かるように、入力Vinに対し、出力Vout2はΔV1ΔV2だけ低電圧側にシフトしてしまうため、ソースフォロア回路30全体の入出力可能範囲は、大幅に減少してしまう。また、入出力レンジを確保するために、例えば、図4に示すように、N型MOSトランジスタM41およびそのソースに接続される電流源C41からなるN型ソースフォロア部SF41と、P型MOSトランジスタM42およびそのソースに接続される電流源C42とからなるP型ソースフォロア部SF42とを交互に直列に接続して複数段構成のソースフォロア回路40を構成する方法も提案されている。この場合、ソースフォロア部SF41およびSF42の入出力間レベル差ΔV1およびΔV2が同じ値となるような構成にしておけば、原理的には互いにΔV1、ΔV2のシフトを打ち消すように動作するので、入力レンジは1段構成のソースフォロア回路と変わらない。しかし、現実にはP型MOSトランジスタとN型MOSトランジスタとでは、MOSトランジスタの製造上のばらつきが大きいため、互いのシフトを十分に相殺することは難しく、結果的に入出力レンジをあまり大きく確保することが出来ない、という問題がある。そのため、複数段で構成したとしても、十分な入出力レンジを確保することの可能なソースフォロア回路が望まれていた。本発明は、上記した点を鑑みてなされたものであり、十分な入出力レンジを確保することの可能な複数段構成のソースフォロア回路を提供することを目的としている。本発明の請求項1にかかるソースフォロア回路は、複数のソースフォロア部が直列に接続されてなるソースフォロア回路において、前記ソースフォロア部間に介挿される出力電圧調整用MOSトランジスタと当該出力電圧調整用MOSトランジスタのドレインに電流を供給する電流源とを備え、前記出力電圧調整用MOSトランジスタのソースは前段のソースフォロア部の出力端に接続され、且つ前記MOSトランジスタのドレインは後段のソースフォロア部の入力端に接続されることを特徴としている。また、請求項2にかかるソースフォロア回路は、請求項1にかかるソースフォロア回路において、前記複数のソースフォロア部の当該ソースフォロア部への入力信号がゲートに入力される入力MOSトランジスタおよび前記出力電圧調整用MOSトランジスタはチャネル種類が同一であって、前記前段のソースフォロア部の前記入力MOSトランジスタと前記出力電圧調整用MOSトランジスタとは、ゲート長/ゲート幅×ドレイン-ソース間電流の値が同一となるように設定されることを特徴としている。また、請求項3にかかるソースフォロア回路は、請求項1にかかるソースフォロア回路において、前記複数のソースフォロア部の当該ソースフォロア部への入力信号がゲートに入力される入力MOSトランジスタおよび前記出力電圧調整用MOSトランジスタはチャネル種類が同一であって、前記後段のソースフォロア部の前記入力MOSトランジスタと前記出力電圧調整用MOSトランジスタとは、ゲート長/ゲート幅×ドレイン-ソース間電流の値が同一となるように設定されることを特徴としている。さらに、請求項4にかかるソースフォロア回路は、請求項1にかかるソースフォロア回路において、前記出力電圧調整用MOSトランジスタは、前記前段のソースフォロア部の当該ソースフォロア部への入力信号がゲートに入力される入力MOSトランジスタまたは前記後段のソースフォロア部の前記入力MOSトランジスタとチャネル種類が同一であることを特徴としている。本発明によれば、ソースフォロア部間に介挿された出力電圧調整用MOSトランジスタにおける入出力間の電圧レベルのシフト方向は、ソースフォロア部のいずれかの入出力間の電圧レベルのシフト方向と逆となり、ソースフォロア部における電圧レベルのシフトを打ち消す方向に作用するため、ソースフォロア部の増加とともに、電圧レベルのシフトにより入出力レンジが狭くなることを抑制することができる。特に、前段または後段のソースフォロア部を構成する入力MOSトランジスタとソースフォロア部間に介挿された出力電圧調整用MOSトランジスタとで、チャネル種類を同一とし、且つゲート長/ゲート幅×ドレイン-ソース間電流の値が同一となるように設定したため、前段または後段のソースフォロア部における入力MOSトランジスタの電圧シフトと出力電圧調整用MOSトランジスタにおける電圧シフトとが同等程度となり相殺されることになる。このため、ソースフォロア部1段による電圧シフトを的確に抑制することができ、2段のソースフォロア回路であっても、1段分の電圧シフトに抑制することができる。また、前段または後段のソースフォロア部の入力MOSトランジスタとソースフォロア部間に介挿された出力電圧調整用MOSトランジスタとでチャネル種類が同一となるようにしたため、前段のソースフォロア部と後段のソースフォロア部とで入力MOSトランジスタのチャネル種類が異なる場合であっても、前段または後段のソースフォロア部における入力MOSトランジスタにおける電圧シフトを的確に抑制することができる。以下、図面を参照して本発明の実施の形態を説明する。まず、第1の実施の形態を説明する。図1は、本発明の一実施形態を示す、ソースフォロア回路10の構成を示したものであって、このソースフォロア回路10は、N型MOSトランジスタからなるソースフォロア部を2段直列に接続した複数段構成のソースフォロア回路である。図1に示すように、ソースフォロア回路10は、初段のソースフォロア部SF11と、2段目のソースフォロア部SF12と、これら初段および2段目のソースフォロア部SF11およびSF12を接続する接続部11と、から構成される。初段のソースフォロア部SF11は、入力MOSトランジスタとしてのN型MOSトランジスタ以下、単にMOSトランジスタともいう。M11およびこのMOSトランジスタM11のソースに接続される電流源C11とから構成され、MOSトランジスタM11のドレインは電源VDDに接続される。前記MOSトランジスタM11のゲートに、ソースフォロア回路10への入力信号Vinが入力され、MOSトランジスタM11のソース電圧が、入力信号Vinに応じた出力信号Vout1として出力される。2段目のソースフォロア部SF12は、入力MOSトランジスタとしての、N型MOSトランジスタ以下、単にMOSトランジスタともいう。M12およびこのMOSトランジスタM12のソースに接続される電流源C12とから構成され、MOSトランジスタM12のドレインは電源VDDに接続される。前記MOSトランジスタM12のゲートに、接続部11からの入力信号Vin2が入力され、MOSトランジスタM12のソース電圧が、入力信号Vin2に応じた出力信号Vout2として出力される。この出力信号Vout2が、ソースフォロア回路10の出力信号として、図示しない負荷回路に供給される。接続部11は、電流源C13と、出力電圧調整用MOSトランジスタとしての、ダイオード接続されたN型MOSトランジスタ以下、単にMOSトランジスタともいう。M13とから構成され、MOSトランジスタM13のドレインは電流源C13を介して電源VDDに接続されるとともに、2段目のソースフォロア部SF12のMOSトランジスタM12のゲートに接続される。そして、MOSトランジスタM13のドレイン電圧が、初段のソースフォロア部SF11の出力信号Vout1に応じた信号として出力され、これが入力信号Vin2として、2段目のソースフォロア部SF12のMOSトランジスタM12のゲートに供給される。一方、MOSトランジスタM13のソースは、初段のソースフォロア部SF11の出力端、すなわち、MOSトランジスタM11のソースに接続される。次に、図1のソースフォロア回路10の動作を説明する。ソースフォロア回路10への入力信号Vinは、初段のソースフォロア部SF11のMOSトランジスタM11のゲートに入力され、ほぼ1倍の利得で、出力信号Vout1として出力される。ただし、出力信号Vout1の出力レベルは、入力信号Vinの入力レベルに対して、ΔV1だけ低電圧側にシフトして出力される。このΔV1の値は、MOSトランジスタM11のオーバードライブ電圧と閾値電圧との和に等しい。一方、接続部11のMOSトランジスタM13はダイオード接続されており、且つソースと初段のソースフォロア部SF11の出力端とが接続されているため、MOSトランジスタM13のドレイン電圧入力信号Vin2は、初段のソースフォロア部SF11の出力信号Vout1からΔV3だけ高電圧側にシフトした値となる。このΔV3は、MOSトランジスタM13のソース-ドレイン間の電圧差であり、ΔV3は、MOSトランジスタM13がダイオード接続されているため、初段のソースフォロア部SF11の入出力レベル差と同じく、オーバードライブ電圧と閾値電圧との和となる。さらに、MOSトランジスタM13のドレイン電圧入力信号Vin2は、2段目のソースフォロア部SF12のMOSトランジスタM12のゲートに入力される。2段目のソースフォロア部SF12に入力された入力信号Vin2は、利得はほぼ1倍で、出力信号Vout2として出力される。ただし、出力信号Vout2の出力レベルは、入力信号Vin2の入力レベルに対して、ΔV2だけ低電圧側にシフトして出力される。この入出力間レベル差ΔV2は、MOSトランジスタM12のオーバードライブ電圧と閾値電圧との和に等しい。以上より、図1のソースフォロア回路10の伝達関数は、次式2で表すことができる。Vout2=Vin-ΔV1ΔV3-ΔV2......2この2式から分かるように、前記1式で表される従来技術に比べ、各ソースフォロア部SF11、SF12の入出力間レベル差ΔV1、ΔV2を打ち消す方向に入出力間レベル差ΔV3が加わったことになる。そのため、従来技術に比べ入力レンジを広く取ることが出来る。ところで、オーバードライブ電圧は、同じN型MOSトランジスタであれば、MOSトランジスタのゲート長Lをゲート幅Wで割ったものに、ドレイン-ソース間電流Iを掛けたもの、すなわち、L/W×Iが等しければ、これらMOSトランジスタ間で同一値となる。また、閾値電圧は、同じ特性のN型MOSトランジスタであっても基板効果により変動してしまうが、本発明の回路では、L/W×Iが等しければ、ソース-基板間電位も等しくなるため、基板効果を考慮したとしても閾値はおよそ等しい値となる。そのため、MOSトランジスタM13のL/W×Iの値を、MOSトランジスタM11およびM12の少なくとも一方と同じになるように決定すれば、ソースフォロア部SF11、もしくはSF12の一方の入出力間のレベルシフト分を完全にキャンセルすることが出来る。具体的に説明すると、MOSトランジスタM13とM11とのL/W×Iの値が等しくなるようにサイズを決定すれば、伝達関数は次式3で表すことができる。つまり、L3/W3×I3=L1/W1×I1となるように、MOSトランジスタM13およびM11のサイズを決定する。Vout2=Vin-ΔV2......3一方、MOSトランジスタM13とM12とのL/W×Iの値が等しくなるようにサイズを決定すれば、伝達関数は次式4で表すことができるつまり、L3/W3×I3=L2/W2×I2。Vout2=Vin-ΔV1......4以上より、複数のソースフォロア部図1の場合には、SF11およびSF12を直列に接続してソースフォロア回路10を構成したにも関わらず、1段のソースフォロア部と全く同じ入力レンジを確保することが可能となることがわかる。また、ソースフォロア回路10の出力に接続される負荷回路から入力へのキックバックについては、図1の構成とすることにより、入出力間の寄生容量がMOSトランジスタM11、M12、M13のゲート―ソース間容量の直列接続となり非常に小さくなるため、従来技術の2段の直列に接続したソースフォロア回路よりも大幅に抑制される。また、移動度の高いN型MOSトランジスタだけを使用して複数段のソースフォロア回路を構成しているため、高速化にも有利となる。なお、第1の実施形態では、2段のソースフォロア部SF11およびSF12を直列に接続した場合について説明を行ったが、直列に接続するソースフォロア部SFの段数は当然、2つ以上でもよい。その場合は、各ソースフォロア部SFの前段と後段との間に、図1のMOSトランジスタM13と電流源C13に相当する接続部11を挿入すればよい。次に、本発明の第2の実施形態を説明する。図2は、第2の実施形態におけるソースフォロア回路20を示す。この第2の実施形態は、上記第1の実施形態では、N型MOSトランジスタを用いたソースフォロア回路を構成した場合について説明したが、P型MOSトランジスタを用いたソースフォロア回路を構成したものである。すなわち、第2の実施形態におけるソースフォロア回路20は、図2に示すように、初段のソースフォロア部SF21と、2段目のソースフォロア部SF22と、これら初段および2段目のソースフォロア部SF21およびSF22間に接続される接続部21と、から構成される。初段のソースフォロア部SF21は、電流源C21と、入力MOSトランジスタとしてのP型MOSトランジスタ以下、単にMOSトランジスタともいう。M21とから構成され、MOSトランジスタM21のソースは電流源C21を介して電源VDDに接続される。そして、MOSトランジスタM21のゲートに、ソースフォロア回路20への入力信号Vinが入力され、MOSトランジスタM21のソース電圧が、入力信号Vinに応じた出力電圧Vout1として出力される。一方、2段目のソースフォロア部SF22は、電流源C22と、入力MOSトランジスタとしてのP型MOSトランジスタM22とから構成され、MOSトランジスタM22のソースが電流源C22を介して電源VDDに接続される。そして、MOSトランジスタM22のゲートに、接続部21からの入力信号Vin2が入力され、MOSトランジスタM22のソース電圧が、入力信号Vin2に応じた出力信号Vout2として出力される。この出力信号Vout2が、ソースフォロア回路20の出力信号として、図示しない負荷回路に供給される。接続部21は、出力電圧調整用MOSトランジスタとしての、ダイオード接続されたP型MOSトランジスタ以下、単にMOSトランジスタともいう。M23と電流源C23とから構成され、MOSトランジスタM23のドレインは電流源C23に接続されるとともに、2段目のソースフォロア部SF22のMOSトランジスタM22のゲートに接続される。また、MOSトランジスタM22のソースは、初段のソースフォロア部SF21の出力端、すなわちMOSトランジスタM21のソースに接続され、初段のソースフォロア部SF21の出力信号Vout1に応じたMOSトランジスタM23のドレイン電圧が、入力信号Vin2として、2段目のソースフォロア部SF22のMOSトランジスタM22のゲートに供給される。したがって、この第2の実施形態の場合には、ソースフォロア回路20への入力信号Vinは、初段のソースフォロア部SF21のMOSトランジスタM21のゲートに入力され、ほぼ1倍の利得で、出力信号Vout1として出力されるが、出力信号Vout1の出力レベルは、入力信号Vinの入力レベルに対して、ΔV1だけ高電圧側にシフトして出力される。このΔV1は、MOSトランジスタM21のオーバードライブ電圧と閾値電圧との和に等しい。一方、接続部21のMOSトランジスタM23はダイオード接続されており、且つソースと初段のソースフォロア部SF21の出力端とが接続されているため、MOSトランジスタM23のドレイン電圧入力信号Vin2は、初段のソースフォロア部SF21の出力信号Vout1からΔV3だけ低電圧側にシフトした値となる。このΔV3は、MOSトランジスタM23のソース-ドレイン間の電圧差であり、ΔV3は、MOSトランジスタM23がダイオード接続されているため、初段のソースフォロア部SF21の入出力レベル差と同じく、オーバードライブ電圧と閾値電圧との和となる。さらに、MOSトランジスタM23のドレイン電圧Vin2は、2段目のソースフォロア部SF22のMOSトランジスタM22のゲートに入力され、2段目のソースフォロア部SF12から、利得はほぼ1倍で、出力信号Vout2として出力される。ただし、出力信号Vout2の出力レベルは、入力信号としてのドレイン電圧Vin2の入力レベルに対して、ΔV2だけ高電圧側にシフトして出力される。この入出力間レベル差ΔV2は、MOSトランジスタM22のオーバードライブ電圧と閾値電圧との和に等しい。以上より、図2のソースフォロア回路20の伝達関数は、次式5で表すことができる。Vout2=VinΔV1-ΔV3ΔV2......5この5式から分かるように、各ソースフォロア部SF21、SF22の入出力間レベル差ΔV1、ΔV2を打ち消す方向にレベル差ΔV3が加わったことになる。そのため、この場合も、従来技術に比べ入力レンジを広く取ることが出来る。そして、この場合も、MOSトランジスタM23のL/W×Iの値を、MOSトランジスタM21およびM22の少なくとも一方と同じになるように決定すれば、ソースフォロア部SF21、もしくはSF22の一方の入出力間のレベルシフト分を完全にキャンセルすることが出来る。以上より、複数のソースフォロア部図2の場合には、SF21およびSF22を直列に接続したにも関わらず、1段のソースフォロアと全く同じ入力レンジを確保することが可能となる。また、入出力間の寄生容量がMOSトランジスタM21、M22、M23のゲート―ソース間容量の直列接続となり非常に小さくなるため、従来技術の2段の直列に接続したソースフォロア回路よりも大幅に抑制される。また、この第2の実施形態においても、直列に接続するソースフォロア部の段数を2つ以上とすることが可能であり、その場合は、各ソースフォロア部の前段と後段との間に、図2のMOSトランジスタM23と電流源C23に相当する接続部21を介挿すればよい。また、上記第1および第2の実施形態においては、各ソースフォロア部SFを構成するMOSトランジスタと、接続部11を構成するMOSトランジスタとを同一のチャネル種類のMOSトランジスタで構成しているため、これらMOSトランジスタを同一工程で作製することができる。したがって、接続部11を構成するMOSトランジスタと、各ソースフォロア部SFを構成するMOSトランジスタとでこれらの特性をより高精度に一致させることができる。そのため、接続部11を構成するMOSトランジスタM13により、ソースフォロア部SFにおける電圧シフト分をより確実に相殺することができる。なお、上記各実施の形態においては、NチャネルまたはPチャネルのMOSトランジスタからなるソースフォロア部を複数段接続する構成とした場合について説明したが、これに限るものではなく、例えば、NチャネルのMOSトランジスタからなるソースフォロア部とPチャネルのMOSトランジスタからなるソースフォロア部とを接続して複数段からなるソースフォロア回路を構成することも可能である。この場合には、前段のソースフォロア部を構成するMOSトランジスタと、後段のソースフォロア部を構成するMOSトランジスタとのうちいずれか一方のチャネル種類と同一となるようにMOSトランジスタM13を構成し、このMOSトランジスタM13と同一のチャネル種類のMOSトランジスタからなる、前段または後段のソースフォロア回路における電圧シフトを、MOSトランジスタM13により相殺するように構成すればよい。