互いに離間して設けられたソース電極及びドレイン電極と、前記ソース電極及び前記ドレイン電極に接して設けられた半導体層と、少なくとも前記半導体層を覆って設けられた第1の絶縁層と、前記第1の絶縁層上に、前記半導体層の一部及び前記ソース電極と重畳し、且つ前記ドレイン電極と重畳せずして設けられたゲート電極と、少なくとも前記ゲート電極を覆って設けられた第2の絶縁層と、前記第2の絶縁層上に、前記半導体層の一部と重畳し、前記ゲート電極と前記ドレイン電極の間の領域と重畳して配された電界制御電極と、を有し、前記電界制御電極は、前記ソース電極と電気的に接続されていることを特徴とする半導体装置。請求項1において、前記半導体層は酸化物半導体層であることを特徴とする半導体装置。互いに離間して設けられたソース電極及びドレイン電極と、前記ソース電極及び前記ドレイン電極に接して設けられた半導体層と、少なくとも前記半導体層を覆って設けられた第1の絶縁層と、前記第1の絶縁層上に、前記半導体層の一部及び前記ソース電極と重畳し、且つ前記ドレイン電極と重畳せずして設けられたゲート電極と、少なくとも前記ゲート電極を覆って設けられた第2の絶縁層と、前記第2の絶縁層上に、前記半導体層の一部と重畳し、前記ゲート電極と前記ドレイン電極の間の領域と重畳して配された電界制御電極と、を有する半導体装置の駆動方法であって、前記電界制御電極の電位を、前記ソース電極の電位以上前記ゲート電極の電位未満とすることを特徴とする半導体装置の駆動方法。請求項3において、前記半導体層は酸化物半導体層であることを特徴とする半導体装置の駆動方法。図2には、酸化物半導体層が設けられた半導体装置の一例を示す。図2に示す半導体装置は、例えば、電力回路のスイッチに適用することができる。図2に示す半導体装置を電力回路のスイッチとして用いる場合には、ドレイン電圧ソース電位を基準としたドレイン電位との電位差に対する耐圧が高いことが重要である。図2に示す半導体装置では、ゲート電極の一部とドレイン電極の一部が重畳しているため、ドレイン電圧を高くすると、電界が特定の部分に集中してしまい、ゲート絶縁膜の絶縁破壊が起こりやすい。本発明の一態様は、前記半導体装置における電界の集中を緩和することを課題とする。本発明の半導体装置では、ゲート電極とドレイン電極を重畳させず、且つ上面において、ゲート電極とドレイン電極の間には電界制御電極が設けられている。そして、ゲート電極と半導体層の間、及び電界制御電極と半導体層の間には、それぞれ絶縁層が設けられており、電界制御電極と半導体層の間に設けられた絶縁層は、ゲート電極と半導体層の間に設けられた絶縁層よりも厚い。さらには、この半導体装置を駆動させるに際して、電界制御電極の電位は、ソース電位以上であってゲート電位より低ければよく、例えば、電界制御電極とソースを接続させることでこのような構成を実現することができる。本発明の一態様は、離間して設けられたソース電極及びドレイン電極と、前記ソース電極及び前記ドレイン電極に接して設けられた半導体層と、少なくとも前記半導体層を覆って設けられた第1の絶縁層と、前記第1の絶縁層上に、前記半導体層の一部及び前記ソース電極と重畳し、且つ前記ドレイン電極と重畳せずして設けられたゲート電極と、少なくとも前記ゲート電極を覆って設けられた第2の絶縁層と、前記第2の絶縁層上に、前記半導体層の一部と重畳し、前記ゲート電極と前記ドレイン電極の間の領域と重畳して配された電界制御電極と、を有し、前記電界制御電極は、前記ソース電極と電気的に接続されていることを特徴とする半導体装置である。本発明の一態様は、離間して設けられたソース電極及びドレイン電極と、前記ソース電極及び前記ドレイン電極に接して設けられた半導体層と、少なくとも前記半導体層を覆って設けられた第1の絶縁層と、前記第1の絶縁層上に、前記半導体層の一部及び前記ソース電極と重畳し、且つ前記ドレイン電極と重畳せずして設けられたゲート電極と、少なくとも前記ゲート電極を覆って設けられた第2の絶縁層と、前記第2の絶縁層上に、前記半導体層の一部と重畳し、前記ゲート電極と前記ドレイン電極の間の領域と重畳して配された電界制御電極と、を有する半導体装置の駆動方法であって、前記電界制御電極の電位を、前記ソース電極の電位以上前記ゲート電極の電位未満とすることを特徴とする半導体装置の駆動方法である。前記構成において、前記半導体層としては、例えば酸化物半導体層を設けることができる。本発明の一態様である半導体装置によれば、電界の集中を緩和することができる。本発明の一態様である半導体装置の駆動方法によれば、電界の集中を緩和することができる。以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。実施の形態1本実施の形態では、本発明の一態様である半導体装置について説明する。図1A乃至Cは、本発明の一態様である半導体装置を示す図である。図1Aは、本発明の一態様である半導体装置の断面図である。図1B及びCは、本発明の一態様である半導体装置の上面図の一例である。なお、図1Aは、図1B及び図1CのX-Yにおける断面図である。図1Aに示す半導体装置では、基板100上に離間して設けられたソース電極102a及びドレイン電極102bと、ソース電極102a及びドレイン電極102bの間に接して設けられた半導体層104と、少なくとも半導体層104を覆って設けられた第1の絶縁層106と、第1の絶縁層106上に、半導体層104の一部及びソース電極102aと重畳し、且つドレイン電極102bと重畳せずして設けられたゲート電極108と、少なくともゲート電極108を覆って設けられた第2の絶縁層110と、第2の絶縁層110上に、半導体層104の一部と重畳し、ゲート電極108とドレイン電極102bの間の領域と重畳して配された電界制御電極112と、を有する。基板100は、絶縁性基板である。基板100として、例えば、ガラス基板、石英基板、セラミック基板の他、本作製工程の処理温度に耐えうる程度の耐熱性を有するプラスチック基板などを用いることができる。基板100がガラス基板である場合には、第1世代例えば、320mm×400mm~第10世代例えば、2950mm×3400mmのものを用いればよいが、これに限定されるものではない。半導体層104が酸化物半導体層である場合には、スパッタリング法により形成され、水素及び水分が除去された絶縁膜が設けられていることが好ましい。なお、基板100としてガラス基板を用いると、本発明の一態様は、表示装置に適用することが可能である。従って、表示装置の基板上に形成される電力回路のスイッチに適用する場合にも、電界の集中を緩和することができる。ソース電極102a及びドレイン電極102bは、例えば、スパッタリング法を用いて導電膜例えば金属膜、または一導電型の不純物元素が添加された半導体膜などを形成し、該導電膜上にエッチングマスクを形成してエッチングを行うことで選択的に形成すればよい。または、インクジェット法などを用いてもよい。なお、ソース電極102a及びドレイン電極102bとなる導電膜は、単層で形成してもよいし、複数の層を積層して形成してもよい。例えば、Ti層によりAl層を挟持した3層の積層構造とすればよい。なお、ソース電極102a及びドレイン電極102bは、信号線も構成する。半導体層104は、半導体膜を形成し、該半導体膜上にエッチングマスクを形成してエッチングを行うことで選択的に形成すればよい。または、インクジェット法などを用いて選択的に形成してもよい。半導体膜は、例えば酸化物半導体により形成することができる。第1の絶縁層106は、例えば、スパッタリング法を用いて絶縁性材料例えば、窒化シリコン、窒化酸化シリコン、酸化窒化シリコンまたは酸化シリコンなどにより形成すればよい。なお、第1の絶縁層106は、単層で形成してもよいし、複数の層を積層して形成してもよい。ここでは、例えば、窒化シリコン層上に酸化窒化シリコン層が積層して設けられた2層の積層構造とする。なお、第1の絶縁層106は、少なくともゲート絶縁層を構成する。なお、第1の絶縁層106をスパッタリング法により形成すると、半導体層104に水素及び水分が混入することを防ぐことができる。なお、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものをいう。酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものをいう。ゲート電極108は、ソース電極102a及びドレイン電極102bと同様の材料及び同様の方法により形成すればよい。第2の絶縁層110は、第1の絶縁層106と同様の材料及び同様の方法により形成すればよい。電界制御電極112は、ソース電極102a及びドレイン電極102bと同様の材料及び同様の方法により形成すればよい。図1Bに示すように、電界制御電極112は、ゲート電極108、ソース電極102a及びドレイン電極102bに接続させず、電気的に独立して設けられていてもよい。このとき、電界制御電極112の電位は電位Vssとすればよい。ただし、これに限定されず、図1Cに示すように、電界制御電極112が、開口部114においてソース電極102aに接続されていてもよい。なお、図示していないが、ソース電極102aとゲート電極108の間に電界制御電極112を配し、ソース電極102aと電界制御電極112の間に抵抗素子を配してもよい。このとき、抵抗素子における電位降下により、電界制御電極112の電位は、0より大きくゲート電位より低いものとなる。または、図15Aに示すような接続としてもよい。図15Aに示す半導体装置は、ソース電極102aとゲート電極108の間に第1の抵抗素子151及び第2の抵抗素子152が配され、ソース電極102aと電界制御電極112の間に第2の抵抗素子152が配されている。このとき、ソース電位Vs、ゲート電位Vg、第1の抵抗素子151の抵抗値R1、第2の抵抗素子152の抵抗値R2を用いると、電界制御電極112の電位Vcは、下記の式1で表される。1図15Bは、図15Aに示す半導体装置の断面図の一例を示す。図15Bに示す半導体装置は、図15Aに示す半導体装置と同様に、基板100上に離間して設けられたソース電極102a及びドレイン電極102bと、ソース電極102a及びドレイン電極102bの間に接して設けられた半導体層104と、少なくとも半導体層104を覆って設けられた第1の絶縁層106と、第1の絶縁層106上に、半導体層104の一部及びソース電極102aと重畳し、且つドレイン電極102bと重畳せずして設けられたゲート電極108と、少なくともゲート電極108を覆って設けられた第2の絶縁層110と、第2の絶縁層110上に、半導体層104の一部と重畳し、ゲート電極108とドレイン電極102bの間の領域と重畳して配された電界制御電極112と、を有する。なお、図15Bに示す断面図は、図15Cに示す上面図のX-Yにおける断面図であり、図1Aに示すものと違いはない。図15Cの上面図に示すように、第1の抵抗素子151と第2の抵抗素子152は、電界制御電極112と同一の層により形成することができる。電界制御電極112は、例えば、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物ITO、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物などの高抵抗な導電性材料を用いて、図15Cの上面図に示すように、導電性材料によって形成した配線を引き回すことによって作製工程を複雑化させずに形成することができる。図2に示す半導体装置は、図1に示す半導体装置の比較例として示す図である。半導体装置を電力回路のスイッチとして用いる場合には、ドレイン電圧ソース電位を基準としたドレイン電位との電位差に対する耐圧が高いことが重要である。図2に示す半導体装置では、ゲート電極116の一部とドレイン電極102bの一部が重畳しているため、ドレイン電圧を高くすると、電界が特定の部分に集中してしまう。これによりゲート絶縁膜の絶縁破壊が起こりやすいという問題がある。そこで、図1に示すように、ゲート電極108とドレイン電極102bを重畳させないようにし、ゲート電極108とドレイン電極102bの間の領域に電界制御電極112を設け、さらには、ゲート電極108と電界制御電極112の間の領域に第2の絶縁層110を設けることで、電界制御電極112と半導体層104の間の距離を、ゲート電極108と半導体層104の間の距離よりも大きくすることで、電界制御電極112が半導体層104における電界の集中を十分に緩和することができる。ここで、図1に示す半導体装置の作製方法について、図3A乃至Dを参照して説明する。まず、基板100上に第1の導電膜を形成し、該第1の導電膜上に第1のエッチングマスクを形成してエッチングを行って、ソース電極102a及びドレイン電極102bを形成する。そして、ソース電極102a及びドレイン電極102bを覆って半導体膜103を形成する図3A。ここで、半導体膜103は、酸化物半導体膜であることが好ましい。以下の説明では、半導体膜103を酸化物半導体膜とした一例について説明する。半導体膜103を形成する酸化物半導体としては、少なくともインジウムInまたは亜鉛Znを含むことが好ましい。特に、InとZnの双方を含むことが好ましい。さらには、ガリウムGaを有することが好ましい。ガリウムGaを有すると、トランジスタ特性のばらつきを低減することができる。このようなトランジスタ特性のばらつきを低減することができる元素をスタビライザーと呼ぶ。スタビライザーとしては、スズSn、ハフニウムHfまたはアルミニウムAlが挙げられる。また、この他のスタビライザーとしては、ランタノイドである、ランタンLa、セリウムCe、プラセオジムPr、ネオジムNd、プロメチウムPm、サマリウムSm、ユウロピウムEu、ガドリニウムGd、テルビウムTb、ジスプロシウムDy、ホルミウムHo、エルビウムEr、ツリウムTm、イッテルビウムYb、ルテチウムLuが挙げられる。これらのいずれか一種または複数種を有してもよい。また、酸化物半導体としては、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるIn-Zn系酸化物、Sn-Zn系酸化物、Al-Zn系酸化物、Zn-Mg系酸化物、Sn-Mg系酸化物、In-Mg系酸化物、In-Ga系酸化物、三元系金属の酸化物であるIn-Ga-Zn系酸化物IGZOとも表記する、Sn-Ga-Zn系酸化物、Al-Ga-Zn系酸化物、Sn-Al-Zn系酸化物、In-Al-Zn系酸化物、In-Sn-Zn系酸化物、In-Hf-Zn系酸化物、In-La-Zn系酸化物、In-Ce-Zn系酸化物、In-Pr-Zn系酸化物、In-Nd-Zn系酸化物、In-Sm-Zn系酸化物、In-Eu-Zn系酸化物、In-Gd-Zn系酸化物、In-Tb-Zn系酸化物、In-Dy-Zn系酸化物、In-Ho-Zn系酸化物、In-Er-Zn系酸化物、In-Tm-Zn系酸化物、In-Yb-Zn系酸化物、In-Lu-Zn系酸化物、四元系金属の酸化物であるIn-Sn-Ga-Zn系酸化物、In-Hf-Ga-Zn系酸化物、In-Al-Ga-Zn系酸化物、In-Sn-Al-Zn系酸化物、In-Sn-Hf-Zn系酸化物、In-Hf-Al-Zn系酸化物を例示することができる。なお、ここで、例えば、In-Ga-Zn系酸化物とは、InとGaとZnを主成分として有する酸化物という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素が入っていてもよい。例えば、原子比In:Ga:Zn=1:1:1=1/3:1/3:1/3またはIn:Ga:Zn=2:2:1=2/5:2/5:1/5のIn-Ga-Zn系酸化物やその組成の近傍の酸化物を用いることができる。または、原子比In:Sn:Zn=1:1:1=1/3:1/3:1/3、In:Sn:Zn=2:1:3=1/3:1/6:1/2若しくはIn:Sn:Zn=2:1:5=1/4:1/8:5/8のIn-Sn-Zn系酸化物やその近傍の組成の酸化物を用いるとよい。しかし、本発明の一態様において用いることができる酸化物半導体膜は、これらに限定されるものではなく、必要とする半導体特性移動度、しきい値、ばらつきなどに応じて適切な組成のものを用いればよい。必要とするトランジスタ特性半導体特性に応じて、キャリア濃度、不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離及び密度などを適宜調整すればよい。例えば、In-Sn-Zn系酸化物では比較的高い移動度が得られる。しかしながら、In-Ga-Zn系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。また、酸化物ターゲットの充填率は90以上100以下、好ましくは95以上99.9以下である。このように、充填率の高い金属酸化物ターゲットを用いることにより、成膜される酸化物半導体膜を緻密な膜とすることができる。酸化物半導体膜は、減圧状態の処理室内に基板を保持し、処理室内に残留する水分を除去しつつ、水素、水、水酸基または水素化物などが除去されたスパッタリングガスを導入し、金属酸化物ターゲットを用いて基板上に形成する。また、基板を加熱しつつ酸化物半導体膜を形成してもよい。酸化物半導体膜を形成する際に用いるスパッタリングガスは水素、水、水酸基または水素化物などの不純物が濃度1ppm以下好ましくは濃度10ppb以下まで除去された高純度ガスであることが好ましい。次に、半導体膜103上に第2のエッチングマスクを形成してエッチングを行うことにより、半導体層104を形成する。そして、半導体層104を覆って第1の絶縁層106を形成し、第1の絶縁層106上に第2の導電膜107を形成する図3B。ここで、半導体層104が形成された段階で、第1の加熱処理を行うとよい。第1の加熱処理の温度は、400°C以上750°C以下、好ましくは400°C以上基板の歪み点未満とする。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体膜である半導体層104に対して窒素または希ガスなどの不活性なガス雰囲気下において450°Cで1時間の加熱処理を行った後、大気に触れさせないようにすることで、酸化物半導体膜への水素、水、水酸基または水素化物などの侵入を防ぎ、水素濃度が低減されて、i型化または実質的にi型化された酸化物半導体膜を得ることができる。即ち、この第1の加熱処理によって酸化物半導体層の脱水化及び脱水素化の少なくとも一方を行うことができる。なお、第1の加熱処理においては、窒素ガス、またはヘリウムガス、ネオンガス若しくはアルゴンガスなどの希ガスに、水素、水、水酸基または水素化物などが含まれないことが好ましい。または、加熱処理装置に導入する窒素ガス、またはヘリウムガス、ネオンガス、アルゴンガスなどの希ガスの純度を、6N99.9999以上、好ましくは7N99.99999以上即ち不純物濃度を1ppm以下、好ましくは0.1ppm以下とすることが好ましい。また、第1の加熱処理の条件または酸化物半導体層の材料によっては、酸化物半導体層が結晶化し、微結晶層または多結晶層となる場合もある。例えば、結晶化率が90以上または80以上の微結晶層となる場合もある。また、第1の加熱処理の条件または酸化物半導体層の材料によっては、結晶成分を含まない非晶質層となる場合もある。また、非晶質層の中に微結晶部粒径1nm以上20nm以下代表的には2nm以上4nm以下が混在する酸化物半導体層となる場合もある。また、酸化物半導体層の第1の加熱処理は、島状の酸化物半導体層を形成する前の酸化物半導体膜半導体膜103に行ってもよい。その場合には、第1の加熱処理後に、加熱装置から基板を取り出し、フォトリソグラフィ工程を行う。ここで、更に、不活性ガス雰囲気下または酸素ガス雰囲気下で第2の加熱処理好ましくは200°C以上400°C以下、例えば250°C以上350°C以下を行ってもよい。当該加熱処理により、酸化物半導体膜中に含まれる水素若しくは水分をゲート絶縁膜に拡散させることができる。なお、第1の加熱処理は、酸化物半導体により半導体膜103を形成した後、半導体層104を形成する前に行ってもよい。また、第2の加熱処理は、半導体層104上に第1の絶縁層106を形成した後のみならず、第2の導電膜107を形成した後に行ってもよい。次に、第2の導電膜107上に第3のエッチングマスクを形成してエッチングを行うことにより、ゲート電極108を形成する。そして、ゲート電極108を覆って第2の絶縁層110を形成し、第2の絶縁層110上に第3の導電膜111を形成する図3C。次に、第3の導電膜111上に第4のエッチングマスクを形成してエッチングを行うことにより、電界制御電極112を形成する図3D。以上説明したように、図1に示す半導体装置を作製することができる。次に、図1に示す半導体装置について計算を行ったので、その結果について以下に説明する。ここで、計算は、下記の表1の条件を用いて行った。なお、ここで、実効状態密度は温度300Kにおけるものとし、ゲート電極にはタングステンを用いて、ソース電極及びドレイン電極にはチタンを用いることを想定した値としている。図4は、図2と同様の形態における電界分布についての計算結果を示す。すなわち、図4は、ゲート電極116の一部とドレイン電極102bの一部が重畳している構造であり、電界強度は、半導体層104がドレイン電極102bを乗り越える部分で最大であり、最大電界は6.91×106[V/cm]である。一方で、図5は、ゲート電極108とドレイン電極102bが重畳していない構造であり、電界強度は、ゲート電極108の端部直下で最大であり、最大電界は2.95×106[V/cm]である。図6は、図4と違い、ゲート電極とドレイン電極が重畳していない構造であり、ゲート電極108上には第2の絶縁層110が設けられている。ここで、電界強度は、図5と同様に、ゲート電極108の端部直下で最大であり、最大電界は2.04×106[V/cm]である。図7は、図6のドレイン電極102bとゲート電極108の間の半導体層と重畳して電界制御電極112を有している構造である。ここで、電界強度は、ドレイン電極102bの端部直上で最大であり、最大電界は2.23×106[V/cm]である。また、ゲート電極108の端部直下の電界は1.66×106[V/cm]である。なお、ここで電界制御電極112の電位はソースの電位と等しくしている。図4乃至図7を比較してわかるように、図7の構造においてゲート電極下部の電界強度が最も低く、電界制御電極112によりゲート電極近傍の電界を最も効果的に緩和できていることがわかる。ここで、図8乃至図11に、図4乃至図7の構造における電流密度分布についての計算結果を示す。図8は、図4の構造における電流密度分布を示す図である。図9は、図5の構造における電流密度分布を示す図である。図10は、図6の構造における電流密度分布を示す図である。図11は、図7の構造における電流密度分布を示す図である。図8乃至図11について、ゲート電圧を5Vに固定したときのドレイン電圧Vdsとドレイン電流Idsの関係を図16に示す。また、ドレイン電圧が10Vのときのドレイン電流値を表2に示す。さらに、下記の表2には、ドレイン電圧が10Vのときの図8のドレイン電流値に対する図9乃至図11のドレイン電流値の割合も併記している。図16及び表2からわかるように、図11の構造における電流密度分布は、図8乃至図10の構造における電流密度分布と比較して大きな差異はなく、ドレイン電流に影響を与えることなくゲート電極近傍の電界を効果的に緩和できていることが分かる。以上説明したように、図1に示す半導体装置では、半導体層における電界の集中が十分に緩和されていることがわかる。実施の形態2本発明の一態様である半導体装置は、実施の形態1にて説明した構造に限定されない。本実施の形態では、本発明の一態様である半導体装置であって、実施の形態1とは異なるものについて説明する。図12A乃至Cは、本実施の形態の半導体装置を示す図である。図12Aは、本発明の一態様である半導体装置の断面図である。図12Bは、本実施の形態の半導体装置の上面図の一例である。図12Cは、本実施の形態の半導体装置の上面図の一例である。なお、図12Aは、図12B及び図12CのX-Yにおける断面図である。図12A及びBに示す半導体装置は、基板200上に離間して設けられたゲート電極202a及び電界制御電極202bと、ゲート電極202a及び電界制御電極202bを覆って設けられた第1の絶縁層204と、ゲート電極202a及び電界制御電極202bと重畳して第1の絶縁層204上に設けられた半導体層206と、ゲート電極202aと重畳し、半導体層206上に接して設けられたソース電極208aと、電界制御電極202bと重畳せず、半導体層206上にソース電極208aとは離間して設けられたドレイン電極208bと、を有する。なお、電界制御電極202bの電位は、ソース電極208aの電位以上、ゲート電極202aの電位より低くすればよい。好ましくは、図12Cに示すように、電界制御電極202bは、ソース電極208aと開口部210を介して接続されていればよい。実施の形態3本発明の一態様である半導体装置は、実施の形態1及び実施の形態2にて説明した構造に限定されない。本実施の形態では、本発明の一態様である半導体装置であって、実施の形態1及び実施の形態2とは異なるものについて説明する。図13A乃至Cは、本実施の形態の半導体装置を示す図である。図13Aは、本発明の一態様である半導体装置の断面図である。図13Bは、本実施の形態の半導体装置の上面図の一例である。図13Cは、本実施の形態の半導体装置の上面図の一例である。なお、図13Aは、図13B及び図13CのX-Yにおける断面図である。図13A及びBに示す半導体装置は、基板300上に離間して設けられたゲート電極302a及びドレイン電極302bと、ゲート電極302a及びドレイン電極302bを覆って設けられ、ドレイン電極302bを露出する開口部が設けられた第1の絶縁層304と、ゲート電極302aと重畳し、ドレイン電極302b上に接して設けられた半導体層306と、ゲート電極302aと重畳し、半導体層306上に接して設けられたソース電極308と、少なくとも半導体層306上に設けられた第2の絶縁層310と、ゲート電極302aとドレイン電極302bの間の領域と重畳し、第2の絶縁層310上に設けられた電界制御電極312aと、ドレイン電極302bに接して第2の絶縁層310上に設けられた配線312bと、を有する。なお、電界制御電極312aの電位は、ソース電極308の電位以上、ゲート電極302aの電位より低くすればよい。電界制御電極312aは、好ましくは、図13Cに示すように、ソース電極308と開口部314を介して接続されていればよい。なお、図13A乃至Cに示した構成に限定されず、配線312bは、ソース電極308と同一の層により構成されていてもよい。実施の形態4本発明の一態様である半導体装置は、実施の形態1乃至実施の形態3にて説明した構成に限定されない。本実施の形態では、本発明の一態様である半導体装置であって、実施の形態1乃至実施の形態3とは異なるものについて説明する。図14は、本実施の形態の半導体装置を示す図である。図14Aは、本発明の一態様である半導体装置の断面図である。図14Bは、本実施の形態の半導体装置の上面図の一例である。図14Cは、本実施の形態の半導体装置の上面図の一例である。なお、図14Aは、図14B及び図14CのX-Yにおける断面図である。図14A及びBに示す半導体装置は、基板400上に設けられたソース電極402と、ソース電極402に接して設けられた半導体層404と、半導体層404に接して設けられたドレイン電極406と、少なくとも半導体層404上に設けられた第1の絶縁層408と、ソース電極402及び半導体層404と重畳し、ドレイン電極406と重畳せずして第1の絶縁層408上に設けられたゲート電極410と、ゲート電極410上に設けられた第2の絶縁層412と、ゲート電極410とドレイン電極406との間の半導体層404と重畳して設けられた電界制御電極414と、を有する。なお、電界制御電極414の電位は、ソース電極402の電位以上、ゲート電極410の電位より低くすればよい。好ましくは、図14Cに示すように、ソース電極402と開口部416を介して接続されていればよい。なお、図14に示した構成に限定されず、ゲート電極410と電界制御電極414は、同一の層により構成されていてもよい。