複数のパッドと、前記複数のパッドと電源ラインとの間に接続された複数の静電破壊保護素子と、前記複数のパッドのうち少なくとも2つのパッドに現れる印加電圧が同一の論理レベルか否かを監視するサージ検出部と、前記サージ検出部の検出結果に応じてその動作が許可/禁止される内部回路と、を有することを特徴とする半導体チップ。前記サージ検出部で監視対象とされたパッドは、互いに隣接して配置されていることを特徴とする請求項1に記載の半導体チップ。前記内部回路は、データを不揮発的に記憶する不揮発ロジックを含むことを特徴とする請求項1または請求項2に記載の半導体チップ。第1制御回路と、第2制御回路と、被制御回路と、前記第1制御回路に接続された第1パッドと、前記第2制御回路に接続された第2パッドと、を有し、前記第1制御回路と前記第2制御回路は、前記第1制御回路から前記第1パッドを介して外部出力された信号が前記第2パッドを介して前記第2制御回路に外部入力されている場合にのみ、一つの制御回路を形成して前記被制御回路の動作を制御することを特徴とする半導体チップ。前記第1パッドと前記第2パッドは、互いに離間して配置されていることを特徴とする請求項4に記載の半導体チップ。前記被制御回路は、データを不揮発的に記憶する不揮発ロジックを含むことを特徴とする請求項4または請求項5に記載の半導体チップ。第1パッドと、第2パッドと、前記第1パッドを介して外部出力された信号が前記第2パッドを介して外部入力されたか否かを監視する実装検出部と、前記実装検出部の検出結果に応じてその動作が許可/禁止される内部回路と、を有することを特徴とする半導体チップ。前記実装検出部は、前記第1パッドを介して信号を送信する送信部と、前記第2パッドを介して信号を受信する受信部と、前記送信部と前記受信部の同期制御を行う同期制御部と、を含むことを特徴とする請求項7に記載の半導体チップ。前記送信部と前記受信部との間で送受信される信号は、複数ビットのシリアル信号であることを特徴とする請求項8に記載の半導体チップ。前記実装検出部は、前記送信部と前記受信部との間で信号の送受信が確立したことを検出した場合、その検出結果を保持して信号の送受信を停止することを特徴とする請求項9に記載の半導体チップ。前記実装検出部は、信号の送受信を停止した後、定期的に信号の送受信を行って検出結果を更新することを特徴とする請求項10に記載の半導体チップ。前記第1パッドと前記第2パッドは、互いに離間して配置されていることを特徴とする請求項7~請求項11のいずれか一項に記載の半導体チップ。前記内部回路は、データを不揮発的に記憶する不揮発ロジックを含むことを特徴とする請求項7~請求項12のいずれか一項に記載の半導体チップ。前記不揮発ロジックは、ループ状に接続された複数の論理ゲートを用いてデータを揮発的に保持する揮発性記憶部と、強誘電体素子のヒステリシス特性を用いて前記揮発性記憶部で揮発的に保持されたデータを不揮発的に記憶する不揮発性記憶部と、前記揮発性記憶部と前記不揮発性記憶部とを電気的に分離する回路分離部と、を含むことを特徴とする請求項2、請求項6、及び、請求項13のいずれか一項に記載の半導体チップ。請求項1~請求項14のいずれか一項に記載の半導体チップと、前記半導体チップを封止する封止体と、前記半導体チップに設けられた複数のパッドと各々電気的に接続される複数のリードフレームと、を有することを特徴とする半導体装置。上記の静電破壊保護素子により、サージ印加時における内部回路の静電破壊を防止することができる。しかし、サージ印加時に静電保護素子を介して電源ラインに電流が流れ込むと、0.5V程度の低電圧が電源ラインに生じる場合がある。そのため、半導体製造プロセスの微細化によって低電圧駆動が可能とされた半導体装置では、サージ印加時に内部回路が誤動作する。特に、内部回路に低電圧駆動が可能な不揮発性記憶素子が含まれる場合には、サージ印加時に不揮発性記憶素子への意図しないアクセス動作が行われて、不揮発性記憶素子のデータ化けを生じるおそれがあった。本発明は、本願の発明者により見出された上記の問題点に鑑み、サージ印加時における内部回路の誤動作例えば不揮発性記憶素子のデータ化けを防止することが可能な半導体チップ、及び、これをパッケージングした半導体装置を提供することを目的とする。上記目的を達成するために、本発明に係る半導体チップは、複数のパッドと、前記複数のパッドと電源ラインとの間に接続された複数の静電破壊保護素子と、前記複数のパッドのうち少なくとも2つのパッドに現れる印加電圧が同一の論理レベルか否かを監視するサージ検出部と、前記サージ検出部の検出結果に応じてその動作が許可/禁止される内部回路と、を有する構成第1の構成とされている。上記第1の構成から成る半導体チップにおいて、前記サージ検出部で監視対象とされたパッドは、互いに隣接して配置されている構成第2の構成にするとよい。上記第1または第2の構成から成る半導体チップにおいて、前記内部回路は、データを不揮発的に記憶する不揮発ロジックを含む構成第3の構成にするとよい。また、上記目的を達成するために、本発明に係る半導体チップは、第1制御回路と、第2制御回路と、被制御回路と、前記第1制御回路に接続された第1パッドと、前記第2制御回路に接続された第2パッドと、を有し、前記第1制御回路と前記第2制御回路は、前記第1制御回路から前記第1パッドを介して外部出力された信号が前記第2パッドを介して前記第2制御回路に外部入力されている場合にのみ、一つの制御回路を形成して前記被制御回路の動作を制御する構成第4の構成とされている。上記第4の構成から成る半導体チップにおいて、前記第1パッドと前記第2パッドは、互いに離間して配置されている構成第5の構成にするとよい。上記第4または第5の構成から成る半導体チップにおいて、前記被制御回路は、データを不揮発的に記憶する不揮発ロジックを含む構成第6の構成にするとよい。また、上記目的を達成するために、本発明に係る半導体チップは、第1パッドと、第2パッドと、前記第1パッドを介して外部出力された信号が前記第2パッドを介して外部入力されたか否かを監視する実装検出部と、前記実装検出部の検出結果に応じてその動作が許可/禁止される内部回路と、を有する構成第7の構成とされている。上記第7の構成から成る半導体チップにおいて、前記実装検出部は、前記第1パッドを介して信号を送信する送信部と、前記第2パッドを介して信号を受信する受信部と、前記送信部と前記受信部の同期制御を行う同期制御部と、を含む構成第8の構成にするとよい。上記第8の構成から成る半導体チップにおいて、前記送信部と前記受信部との間で送受信される信号は、複数ビットのシリアル信号である構成第9の構成にするとよい。上記第9の構成から成る半導体チップにおいて、前記実装検出部は、前記送信部と前記受信部との間で信号の送受信が確立したことを検出した場合、その検出結果を保持して信号の送受信を停止する構成第10の構成にするとよい。上記第10の構成から成る半導体チップにおいて、前記実装検出部は、信号の送受信を停止した後、定期的に信号の送受信を行って検出結果を更新する構成第11の構成にするとよい。上記第7~第11いずれかの構成から成る半導体チップにおいて、前記第1パッドと前記第2パッドは、互いに離間して配置されている構成第12の構成にするとよい。上記第7~第12いずれかの構成から成る半導体チップにおいて、前記内部回路は、データを不揮発的に記憶する不揮発ロジックを含む構成第13の構成にするとよい。上記第2、第6、及び、第13いずれかの構成から成る半導体チップにおいて、前記不揮発ロジックは、ループ状に接続された複数の論理ゲートを用いてデータを揮発的に保持する揮発性記憶部と、強誘電体素子のヒステリシス特性を用いて前記揮発性記憶部で揮発的に保持されたデータを不揮発的に記憶する不揮発性記憶部と、前記揮発性記憶部と前記不揮発性記憶部とを電気的に分離する回路分離部と、を含む構成第14の構成にするとよい。また、本発明に係る半導体装置は、上記第1~第14いずれかの構成から成る半導体チップと、前記半導体チップを封止する封止体と、前記半導体チップに設けられた複数のパッドと各々電気的に接続される複数のリードフレームと、を有する構成第15の構成とされている。本発明によれば、サージ印加時における内部回路の誤動作例えば不揮発性記憶素子のデータ化けを防止することが可能な半導体チップ、及び、これをパッケージングした半導体装置を提供することができる。<半導体装置>図1は、半導体装置の全体構成を示す平面図半導体装置の内部については破線による透視図である。本構成例の半導体装置1は、半導体チップ10と、封止体20と、複数のリードフレーム30と、を有する。半導体チップ10は、半導体製造プロセスの微細化によって低電圧駆動が可能とされたチップである。封止体20は、半導体チップ10を封止する樹脂部材である。リードフレーム30は、半導体チップ10に設けられた複数のパッドPと各々電気的に接続される金属部材である。リードフレーム30の一端は、いずれも封止体20の外部に引き出されており、半導体装置1が実装される基板上のプリント配線と電気的に接続される。<半導体チップ>[第1構成例]図2は、半導体チップ10の第1構成例を示す回路図である。第1構成例の半導体チップ10は、サージ印加を検出して内部回路14の動作可否を決定する機能を備えている。具体的に述べると、第1構成例の半導体チップ10は、パッドP11及びP12と、ダイオード11H及び11Lと、ダイオード12H及び12Lと、ANDゲート13と、内部回路14と、第1電源ライン15と、第2電源ライン16と、を有する。パッドP11及びP12は、半導体チップ10に設けられた複数のパッドPのうち、サージ検出用パッドANDゲート13による監視対象パッドとして用いられる。また、パッドP11及びP12は、外部イネーブル信号S11及びS12の入力用パッドとしても用いられる。ダイオード11H及び11Lは、パッドP11と第1電源ライン15及び第2電源ライン16との間に接続された静電破壊保護素子である。ダイオード11Hのアノードは、パッドP11に接続されている。ダイオード11Hのカソードは、第1電源ライン15に接続されている。ダイオード11Lのカソードは、パッドP11に接続されている。ダイオード11Lのアノードは、第2電源ライン15に接続されている。従って、パッドP11に正サージが印加された場合には、パッドP11からダイオード11Hを介して第1電源ライン15に向けた電流を流すことにより、正サージを吸収して内部回路14の破壊を防止することができる。一方、パッドP11に負サージが印加された場合には、第2電源ライン15からダイオード11Lを介してパッドP11に向けた電流を流すことにより、負サージを吸収して内部回路14の破壊を防止することができる。ダイオード12H及び12Lは、パッドP12と第1電源ライン15及び第2電源ライン16との間に接続された静電破壊保護素子である。ダイオード12Hのアノードは、パッドP12に接続されている。ダイオード12Hのカソードは、第1電源ライン15に接続されている。ダイオード12Lのカソードは、パッドP12に接続されている。ダイオード12Lのアノードは、第2電源ライン15に接続されている。従って、パッドP12に正サージが印加された場合には、パッドP12からダイオード12Hを介して第1電源ライン15に向けた電流を流すことにより、正サージを吸収して内部回路14の破壊を防止することができる。一方、パッドP12に負サージが印加された場合には、第2電源ライン15からダイオード12Lを介してパッドP12に向けた電流を流すことにより、負サージを吸収して内部回路14の破壊を防止することができる。ANDゲート13は、第1電源ライン15と第2電源ライン16との間に接続されており、パッドP11及びP12に現れる印加電圧外部イネーブル信号S11及びS12が同一の論理レベルか否かを監視して内部イネーブル信号S13を生成する。より具体的に述べると、ANDゲート13は、第1入力端非反転形式に印加される外部イネーブル信号S11と、第2入力端反転形式に印加される外部イネーブル信号S12との論理積信号を内部イネーブル信号S13として出力する。従って、内部イネーブル信号S13は、外部イネーブル信号S11がハイレベルであり、外部イネーブル信号S12がローレベルであるときにのみハイレベル内部回路14の動作を許可するための論理レベルとなり、その余の場合にはいずれもローレベル内部回路14の動作を禁止するための論理レベルとなる。内部回路14は、第1電源ライン15と第2電源ライン16との間に接続されており、内部イネーブル信号S13に応じてその動作が許可/禁止される回路ブロックである。内部回路14は、制御回路141と、不揮発ロジック142を含む。制御回路141は、不揮発ロジック142内でレジスタデータ等の不揮発的な退避/復帰を行うための制御信号SXを生成する。例えば、電源電圧VDDの遮断時には、不揮発ロジック142内の揮発性記憶部から不揮発性記憶部にレジスタデータ等を退避させるための制御信号SXが生成される。一方、電源電圧VDDの投入時には、不揮発ロジック142内の不揮発性記憶部から揮発性記憶部にレジスタデータ等を復帰させるための制御信号SXが生成される。不揮発ロジック142は、制御回路141からの制御信号SXが入力される被制御回路であり、制御信号SXに基づいて内部で取り扱われるレジスタデータ等の不揮発的な退避/復帰を行う機能を備えたロジック回路である。なお、不揮発ロジック142を形成するデータ保持装置揮発性記憶部と不揮発性記憶部とを組み合わせたラッチ回路などの構成及び動作については、後ほど詳述する。第1電源ライン15は、半導体装置1が基板上に実装されている状態において、電源電圧VDDが印加されるラインである。第2電源ライン16は、半導体装置1が基板上に実装されている状態において、接地電圧GNDが印加されるラインである。上記構成から成る半導体チップ10のサージ検出動作について詳細に説明する。まず、半導体装置1が基板上に実装されていない状態で、半導体装置1に複数設けられたリードフレーム30のいずれかに正サージが印加され、第1電源ライン15の電圧がANDゲート13及び内部回路14の動作可能電圧まで過渡的に上昇した場合を考える。この場合、ダイオード11H及び12Hを介して第1電源ライン15と接続されているパッドP11及びP12には、それぞれ、第1電源ライン15と同様の挙動で電圧上昇が生じる。このような状態は、ANDゲート13に入力される外部イネーブル信号S11及びS12が共にハイレベルとされた状態に相当する。従って、ANDゲート13から出力される内部イネーブル信号S13はローレベルとなるので、内部回路14の動作少なくとも、制御回路141による制御信号SXの生成動作が禁止される。その結果、不揮発ロジック142に含まれる不揮発性記憶部への意図しないアクセスを禁止することができるので、サージ印加時における不揮発性記憶部のデータ化けを防ぐことが可能となる。なお、パッドP11及びP12は、第1電源ライン15の電圧変動に伴って同様の挙動で電圧変動を生じるように、半導体チップ10上において、互いに隣接して配置しておくことが望ましい。次に、半導体装置1が基板上に実装されている状態で、外部イネーブル信号S11がハイレベルとされ、外部イネーブル信号S12がローレベルとされている場合を考える。この場合、ANDゲート13から出力される内部イネーブル信号S13はハイレベルとなるので、内部回路14の動作が許可される。その結果、制御回路141では、必要に応じて不揮発ロジック142におけるレジスタデータ等の不揮発的な退避/復帰を行うことが可能となる。一方、不揮発ロジック142におけるレジスタデータ等の不揮発的な退避/復帰を意図的に禁止したければ、外部イネーブル信号S11及びS12を上記した組み合わせH/L以外の論理レベルH/H、L/H、L/Lに設定すればよい。このように、ANDゲート13は、半導体装置1が基板上に実装されていない状態ではサージ検出部として機能し、半導体装置1が基板上に実装されている状態では内部イネーブル信号生成部として機能する。なお、ANDゲート13に代えてEXORゲートを用いることも可能である。また、ANDゲート13による監視対象パッドは、2つに限定されるものではなく、3つ以上であっても構わない。その場合には、ANDゲート13に代えて多数決回路を用いることも可能である。[第2構成例]図3は、半導体チップ10の第2構成例を示すブロック図である。第2構成例の半導体チップ10は、半導体装置1が基板上に実装されているか否かをチップ自身で検出して、内部回路14の動作可否を決定する機能を備えている。具体的に述べると、第2構成例の半導体チップ10は、パッドP21と、パッドP22と、内部回路14と、を有する。内部回路14は、制御回路141と不揮発ロジック142を含む。制御回路141と不揮発ロジック142の基本的な機能については、先述の第1構成例と同様である。第2構成例の半導体チップ10では、制御回路141が第1制御回路CTRL1と第2制御回路CTRL2に分離されている。第1制御回路CTRL1の信号出力端子は、パッドP21を介してリードフレーム31に接続されている。また、第2制御回路CTRL2の信号入力端子は、パッドP22を介してリードフレーム32に接続されている。そして、第1制御回路CTRL1と第2制御回路CTRL2は、第1制御回路CTRL1からパッドP21及びリードフレーム31を介して外部出力された信号S21がリードフレーム32及びパッドP22を介して第2制御回路CTRL2に外部入力されている場合にのみ、一つの制御回路141を形成して不揮発ロジック142におけるレジスタデータ等の不揮発的な退避/復帰を制御することが可能な状態となる。すなわち、第1制御回路CTRL1と第2制御回路CTRL2は、半導体装置1が基板上に実装され、リードフレーム31とリードフレーム32との間がプリント配線40を介して接続されている場合にのみ、一つの制御回路141を形成して不揮発ロジック142におけるレジスタデータ等の不揮発的な退避/復帰を制御することが可能な状態となる。従って、半導体装置1が基板上に実装されていない状態では、制御回路141が全く機能しないので、サージ印加時に電源電圧が意図せず上昇した場合であっても、不揮発ロジック142に含まれる不揮発性記憶部への意図しないアクセスが生じることはなく、延いては、サージ印加時における不揮発性記憶部のデータ化けを防ぐことが可能となる。なお、パッドP21とパッドP22との間が意図せずに短絡して、制御回路141が動作可能となってしまわないように、パッドP21及びP22は、互いに離間して配置しておくことが望ましい。上記と同様の理由から、リードフレーム31及び32についても、互いに離間して配置しておくことが望ましい。[第3構成例]図4は、半導体チップ10の第3構成例を示すブロック図である。第3構成例の半導体チップ10も、半導体装置1が基板上に実装されているか否かをチップ自身で検出して、内部回路14の動作可否を決定する機能を備えている点において、先述の第2構成例と共通点を有している。ただし、第3構成例の半導体チップ10は、第2構成例と異なり、実装検出手段として制御回路141を2つに分離した構成ではなく、別途の実装検出部17を有する構成とされている。具体的に述べると、第3構成例の半導体チップ10は、パッドP31と、パッドP32と、内部回路14と、実装検出部17と、を有する。実装検出部17は、パッドP31を介して外部出力された信号S31がパッドP32を介して外部入力されたか否かを監視して内部イネーブル信号S32を生成する。具体的に述べると、実装検出部17は、送信部171と、受信部172と、同期制御部173とを含む。送信部171は、パッドP31を介して信号S31を送信する。受信部172は、パッドP32を介して信号S31を受信する。同期制御部173は、送信部171と受信部172の同期制御を行う。受信部172は、送信部171からパッドP31及びリードフレーム31を介して外部出力された信号S31がリードフレーム32及びパッドP32を介して外部入力されている場合にのみ、内部イネーブル信号S32をハイレベルとして内部回路14の動作を許可する。すなわち、半導体装置1が基板上に実装されており、リードフレーム31とリードフレーム32との間がプリント配線40を介して接続されている場合にのみ、内部イネーブル信号S32がハイレベルとされて、内部回路14の動作が許可される。一方、半導体装置1が基板上に実装されておらず、リードフレーム31とリードフレーム32との間が接続されていない場合には、内部イネーブル信号S32がローレベルとされて、内部回路14の動作が禁止される。従って、半導体装置1が基板上に実装されていない状態では、サージ印加時に電源電圧が意図せず上昇した場合であっても、不揮発ロジック142に含まれる不揮発性記憶部への意図しないアクセスが生じることはなく、延いては、サージ印加時における不揮発性記憶部のデータ化けを防ぐことが可能となる。なお、実装検出部17の検出精度を高めるためには、送信部171と受信部172との間で送受信される信号S31として、単純なハイ/ロー信号1ビットの2値信号ではなく、複数ビットのシリアル信号を用いることが望ましい。また、実装検出部17は、送信部171と受信部172との間で信号S31の送受信が確立したことすなわち半導体装置1が基板上に実装されていることを検出した場合、内部イネーブル信号S32をハイレベルに保持した上で、信号S31の送受信を停止する構成とすることが望ましい。このような構成とすることにより、半導体装置1の通常動作時に実装検出部17で電力が浪費されずに済む。ただし、半導体装置1の実装外れを検出する必要がある場合、実装検出部17は、信号S31の送受信を停止した後、定期的に信号S31の送受信を行って内部イネーブル信号S32の論理レベルを更新する構成としても構わない。また、パッドP31及びP32、並びに、リードフレーム31及び32については、意図しない短絡を生じ難いように、互いに離間して配置しておくことが望ましい。<不揮発ロジック>図5は、不揮発ロジック142を形成するデータ保持装置の一構成例を示す回路図である。本構成例のデータ保持装置は、インバータINV1~INV7と、パススイッチSW1~SW4と、マルチプレクサMUX1、MUX2と、Nチャネル型電界効果トランジスタQ1a、Q1b、Q2a、Q2bと、強誘電体素子強誘電体キャパシタCL1a、CL1b、CL2a、CL2bと、を有するラッチ回路である。インバータINV1の入力端は、データ信号Dの印加端に接続されている。インバータINV1の出力端は、インバータINV2の入力端に接続されている。インバータINV2の出力端は、パススイッチSW1を介して、マルチプレクサMUX1の第1入力端1に接続されている。マルチプレクサMUX1の出力端は、インバータINV3の入力端に接続されている。インバータINV3の出力端は、インバータINV5の入力端に接続されている。インバータINV5の出力端は、出力信号Qの引出端に接続されている。マルチプレクサMUX2の第1入力端1は、インバータINV3の出力端に接続されている。マルチプレクサMUX2の出力端は、インバータINV4の入力端に接続されている。インバータINV4の出力端は、パススイッチSW2を介して、マルチプレクサMUX1の第1入力端1に接続されている。上記したように、本構成例のデータ保持装置は、ループ状に接続された2つの論理ゲート図5ではインバータINV3、INV4を用いて、入力されたデータ信号Dを揮発的に保持する揮発性記憶部VMループ構造部を有する。インバータINV6の入力端は、マルチプレクサMUX1の第1入力端1に接続されている。インバータINV6の出力端は、パススイッチSW3を介して、マルチプレクサMUX2の第2入力端0に接続されている。インバータINV7の入力端は、マルチプレクサMUX2の第1入力端1に接続されている。インバータINV7の出力端は、パススイッチSW4を介して、マルチプレクサMUX1の第2入力端0に接続されている。強誘電体素子CL1aの正極端は、第1プレートラインPL1に接続されている。強誘電体素子CL1aの負極端は、マルチプレクサMUX2の第2入力端0に接続されている。強誘電体素子CL1aの両端間には、トランジスタQ1aが接続されている。トランジスタQ1aのゲートは、Fリセット信号FRSTの印加端に接続されている。強誘電体素子CL1bの正極端は、マルチプレクサMUX2の第2入力端0に接続されている。強誘電体素子CL1bの負極端は、第2プレートラインPL2に接続されている。強誘電体素子CL1bの両端間には、トランジスタQ1bが接続されている。トランジスタQ1bのゲートは、Fリセット信号FRSTの印加端に接続されている。強誘電体素子CL2aの正極端は、第1プレートラインPL1に接続されている。強誘電体素子CL2aの負極端は、マルチプレクサMUX1の第2入力端0に接続されている。強誘電体素子CL2aの両端間には、トランジスタQ2aが接続されている。トランジスタQ2aのゲートは、Fリセット信号FRSTの印加端に接続されている。強誘電体素子CL2bの正極端は、マルチプレクサMUX1の第2入力端0に接続されている。強誘電体素子CL2bの負極端は、第2プレートラインPL2に接続されている。強誘電体素子CL2bの両端間には、トランジスタQ2bが接続されている。トランジスタQ2bのゲートは、Fリセット信号FRSTの印加端に接続されている。このように、本構成例のデータ保持装置は、強誘電体素子CL1a、CL1b、CL2a、CL2bのヒステリシス特性を用いて、揮発性記憶部VMに保持されたデータDを不揮発的に記憶する不揮発性記憶部NVMを有する。また、上記した構成要素のうち、パススイッチSW1は、クロック信号CLKに応じてオン/オフされ、パススイッチSW2は、反転クロック信号CLKBクロック信号CLKの論理反転信号に応じてオン/オフされる。すなわち、パススイッチSW1とパススイッチSW2は、互いに排他的相補的にオン/オフされる。一方、パススイッチSW3、SW4は、いずれも制御信号E1に応じてオン/オフされる。また、マルチプレクサMUX1、MUX2は、いずれも制御信号E2に応じてその信号経路が切り換えられる。すなわち、本構成例のデータ保持装置において、マルチプレクサMUX1及びMUX2と、インバータINV6及びINV7と、パススイッチSW3及びSW4は、揮発性記憶部VMと不揮発性記憶部NVMとを電気的に分離する回路分離部として機能する。次に、上記構成から成るデータ保持装置の動作について、詳細な説明を行う。なお、以下の説明では、強誘電体素子CL1a及びCL1bの接続ノードに現れる電圧をV1、強誘電体素子CL2a及びCL2bの接続ノードに現れる電圧をV2、インバータINV4の入力端に現れる電圧をV3、インバータINV4の出力端に現れる電圧をV4、インバータINV3の入力端に現れる電圧をV5、インバータINV3の出力端に現れる電圧をV6というように、各部のノード電圧に符号を付すことにする。図6は、データ保持装置の一動作例を説明するためのタイミングチャートであり、上から順番に、電源電圧VDD、クロック信号CLK、データ信号D、制御信号E1、制御信号E2、Fリセット信号FRST、第1プレートラインPL1の印加電圧、第2プレートラインPL2の印加電圧、ノード電圧V1、ノード電圧V2、及び、出力信号Qの電圧波形を示している。なお、上記した各種信号のうち、クロック信号CLK、制御信号E1、制御信号E2、Fリセット信号FRST、第1プレートラインPL1の印加電圧、及び、第2プレートラインPL2の印加電圧は、制御回路141からの制御信号SX図2~図4を参照に相当する。まず、データ保持装置の通常動作について説明する。時点W1までは、Fリセット信号FRSTが1ハイレベル:VDDとされており、トランジスタQ1a、Q1b、Q2a、Q2bがオンされ、強誘電体素子CL1a、CL1b、CL2a、CL2bの各両端間がいずれも短絡されているので、これらの強誘電体素子CL1a、CL1b、CL2a、CL2bには一切電圧が印加されない状態となっている。なお、第1プレートラインPL1と第2プレートラインPL2は、いずれも、0ローレベル:GNDとされている。また、時点W1までは、制御信号E1が0GNDとされており、パススイッチSW3とパススイッチSW4がオフされているので、データ書き込み用ドライバ図5の例ではインバータINV6、INV7はいずれも無効とされている。また、時点W1までは、制御信号E2が1VDDとされており、マルチプレクサMUX1とマルチプレクサMUX2の第1入力端1が選択されているので、揮発性記憶部VMにて通常ループが形成されている。従って、クロック信号CLKのハイレベル期間には、パススイッチSW1がオンされ、パススイッチSW2がオフされるので、データ信号Dが出力信号Qとしてそのまま通過される形となる。一方、クロック信号CLKのローレベル期間には、パススイッチSW1がオフされ、パススイッチSW2がオンされるので、クロック信号CLKの立下がりエッジで、データ信号Dがラッチされる形となる。なお、図7は、上記した通常動作時の信号経路図中では太線として描写を示す回路図である。次に、強誘電体素子へのデータ書き込み動作について説明する。時点W1~W3では、クロック信号CLKが0GNDとされて、反転クロック信号CLKBが1VDDとされる。従って、第1パススイッチSW1がオフされて、第2パススイッチがオンされる。このように、クロック信号CLK及び反転クロック信号CLKBの論理を予め固定しておくことにより、強誘電体素子に対するデータ書き込み動作の安定性を高めることが可能となる。また、時点W1~W3では、Fリセット信号FRSTが0GNDとされ、トランジスタQ1a、Q1b、Q2a、Q2bがオフされて、強誘電体素子CL1a、CL1b、CL2a、CL2bに対する電圧印加が可能な状態とされる。また、時点W1~W3では、制御信号E1が1VDDとされ、パススイッチSW3とパススイッチSW4がオンされる。従って、データ書き込み用ドライバ図5の例ではインバータINV6、INV7がいずれも有効とされる。なお、時点W1~W3では、それまでと同様、制御信号E2が1VDDとされており、マルチプレクサMUX1とマルチプレクサMUX2の第1入力端1が選択されているので、揮発性記憶部VMにて通常ループが形成されている。また、時点W1~W2では、第1プレートラインPL1と第2プレートラインPL2が0GNDとされ、時点W2~W3では、第1プレートラインPL1と第2プレートラインPL2が1VDDとされる。すなわち、第1プレートラインPL1と第2プレートラインPL2に対して、同一のパルス電圧が印加される。このようなパルス電圧の印加により、強誘電体素子内部の残留分極状態が反転状態/非反転状態のいずれかに設定される。図6に即して具体的に述べると、時点W1では、出力信号Qが1VDDであるため、ノード電圧V1が0GNDとなり、ノード電圧V2が1VDDとなる。従って、時点W1~W2において、第1プレートラインPL1と第2プレートラインPL2が0GNDとされている間、強誘電体素子CL1a、CL1bの両端間には電圧が印加されない状態となり、強誘電体素子CL2aの両端間には負極性の電圧が印加される状態となり、強誘電体素子CL2bの両端間には正極性の電圧が印加される状態となる。一方、時点W2~W3において、第1プレートラインPL1と第2プレートラインPL2が1VDDとされている間、強誘電体素子CL2a、CL2bの両端間には電圧が印加されない状態となり、強誘電体素子CL1aの両端間には正極性の電圧が印加される状態となり、強誘電体素子CL1bの両端間には負極性の電圧が印加される状態となる。このように、第1プレートラインPL1と第2プレートラインPL2に対して、パルス電圧を印加することにより、強誘電体素子内部の残留分極状態が反転状態/非反転状態のいずれかに設定される。なお、強誘電体素子CL1aとCL1bとの間、及び、強誘電体素子CL2aとCL2bとの間では、互いの残留分極状態が逆になる。また、強誘電体素子CL1aとCL2aとの間、及び、強誘電体素子CL1bとCL2bとの間でも、互いの残留分極状態が逆になる。時点W3では、Fリセット信号FRSTが再び1VDDとされることにより、トランジスタQ1a、Q1b、Q2a、Q2bがオンされ、強誘電体素子CL1a、CL1b、CL2a、CL2bの各両端間がいずれも短絡されるので、これらの強誘電体素子CL1a、CL1b、CL2a、CL2bには一切電圧が印加されない状態となる。このとき、第1プレートラインPL1と第2プレートラインPL2は、いずれも、0GNDとされる。また、時点W3では、制御信号E1が再び0GNDとされ、パススイッチSW3とパススイッチSW4がオフされるので、データ書き込み用ドライバ図5の例ではインバータINV6、INV7がいずれも無効とされる。なお、制御信号E2については不問であるが、図6の例では0GNDとされている。そして、時点W4では、電源電圧VDDの供給が遮断される。このとき、Fリセット信号FRSTは、時点W3から1VDDに維持されており、トランジスタQ1a、Q1b、Q2a、Q2bがオンされて強誘電体素子CL1a、CL1b、CL2a、CL2bの各両端間がいずれも短絡されている。従って、強誘電体素子CL1a、CL1b、CL2a、CL2bに一切電圧が印加されない状態となっているので、電源遮断時に電圧変動が生じた場合であっても、強誘電体素子CL1a、CL1b、CL2a、CL2bに意図しない電圧が印加されることはなく、データ化けを回避することが可能となる。なお、図8は、上記したデータ書き込み動作時特に時点W1~W3の信号経路図中では太線として描写を示す回路図である。次に、強誘電体素子からのデータ読み出し動作について説明する。時点R1~R5では、クロック信号CLKが0GNDとされており、反転クロック信号CLKBが1VDDとされている。従って、第1パススイッチSW1がオフされており、第2パススイッチがオンされている。このように、クロック信号CLK及び反転クロック信号CLKBの論理を予め固定しておくことにより、強誘電体素子からのデータ読み出し動作の安定性を高めることが可能となる。時点R1では、最先にFリセット信号FRSTが1VDDとされており、トランジスタQ1a、Q1b、Q2a、Q2bがオンされて、強誘電体素子CL1a、CL1b、CL2a、CL2bの各両端間がいずれも短絡されている。従って、強誘電体素子CL1a、CL1b、CL2a、CL2bには一切電圧が印加されない状態となっているので、電源投入時に電圧変動が生じた場合でも、強誘電体素子CL1a、CL1b、CL2a、CL2bに意図しない電圧が印加されることはなく、データ化けを回避することが可能となる。なお、時点R1において、第1プレートラインPL1と第2プレートラインPL2は、いずれも0GNDとされている。時点R2では、制御信号E1、E2がいずれも0GNDとされた状態すなわち、データ書き込み用ドライバが無効とされており、かつ、揮発性記憶部VMで通常ループが無効とされている状態で、電源電圧VDDが投入される。このとき、図9中の太線で描写された信号ラインは、フローティングとなっている。続く時点R3では、Fリセット信号FRSTが0GNDとされ、トランジスタQ1a、Q1b、Q2a、Q2bがオフされ、強誘電体素子CL1a、CL1b、CL2a、CL2bに対する電圧印加が可能な状態とされる一方、第2プレートラインPL2が0GNDに維持されたまま、第1プレートラインPL1が1VDDとされる。このようなパルス電圧の印加により、ノード電圧V1及びノード電圧V2として、強誘電体素子内の残留分極状態に対応した電圧信号が現れる。図6の例に即して具体的に説明すると、ノード電圧V1としては、比較的低い電圧信号以下、その論理をWL[WeakLow]と呼ぶが現れ、ノード電圧V2としては、比較的高い電圧信号以下、その論理をWH[WeakHi]と呼ぶが現れる。すなわち、ノード電圧V1とノード電圧V2との間には、強誘電体素子内の残留分極状態の差に応じた電圧差が生じる形となる。このとき、時点R3~R4では、制御信号E2が0GNDとされて、マルチプレクサMUX1とマルチプレクサMUX2の第2入力端0が選択されるので、ノード電圧V3の論理はWLとなり、ノード電圧V4の論理はWHとなる。また、ノード電圧V5の論理はWHとなり、ノード電圧V6の論理はWLとなる。このように、時点R3~R4では、装置各部のノード電圧V1~V6が未だに不安定な状態インバータINV3及びインバータINV4での論理反転が完全に行われず、その出力論理が確実に0GND/1VDDとなっていない状態である。時点R4では、制御信号E2が1VDDとされて、マルチプレクサMUX1とマルチプレクサMUX2の第1入力端1が選択されるので、揮発性記憶部VMにて通常ループが形成されている。このような信号経路の切り換えに伴い、インバータINV4の出力端論理:WHとインバータINV3の入力端論理:WHが接続され、インバータINV3の出力端論理:WLとインバータINV4の入力端論理:WLが接続される。従って、各ノードの信号論理WH/WLに不整合は生じず、以降、揮発性記憶部VMにて通常ループが形成されている間、インバータINV3は、論理WLの入力を受けて、その出力論理を1VDDに引き上げようとし、インバータINV4は、論理WHの入力を受けて、その出力論理を0GNDに引き下げようとする。その結果、インバータINV3の出力論理は、不安定な論理WLから0GNDに確定され、インバータINV4の出力論理は、不安定な論理WHから1VDDに確定される。このように、時点R4において、揮発性記憶部VMが通常ループとされたことに伴い、強誘電体素子から読み出された信号ノード電圧V1とノード電圧V2との電位差が揮発性記憶部VMで増幅される形となり、出力信号Qとして電源遮断前の保持データ図6の例では1VDDが復帰される。その後、時点R5では、Fリセット信号FRSTが再び1VDDとされ、トランジスタQ1a、Q1b、Q2a、Q2bがオンされて、強誘電体素子CL1a、CL1b、CL2a、CL2bの各両端間がいずれも短絡されるので、これらの強誘電体素子CL1a、CL1b、CL2a、CL2bには一切電圧が印加されない状態となる。このとき、第1プレートラインPL1と第2プレートラインPL2はいずれも0GNDとされる。従って、データ保持装置は、時点W1以前と同様の状態、すなわち、通常の動作状態に復帰される。なお、図9は、上記したデータ読み出し動作時特に時点R3~R4の信号経路図中では太線として描写を示す回路図である。上記で説明したように、本構成例のデータ保持装置は、ループ状に接続された論理ゲート図5ではインバータINV3、INV4を用いてデータを揮発的に保持する揮発性記憶部VMと、強誘電体素子のヒステリシス特性を用いて揮発性記憶部VMに保持されたデータを不揮発的に記憶する不揮発性記憶部NVMCL1a、CL1b、CL2a、CL2b、Q1a、Q1b、Q2a、Q2bと、揮発性記憶部VMと不揮発性記憶部NVMとを電気的に分離する回路分離部MUX1、MUX2、INV6、INV7、SW3、SW4と、を有して成り、回路分離部は、データ保持装置の通常動作中には、強誘電体素子に対する印加電圧を一定に保ちつつ、揮発性記憶部VMを電気的に動作させる構成とされている。このように、揮発性記憶部VMの信号線から強誘電体素子CL1a、CL1b、CL2a、CL2bを直接駆動するのではなく、揮発性記憶部VMの信号線と強誘電体素子CL1a、CL1b、CL2a、CL2bとの間に、バッファとしても機能するデータ書き込み用ドライバ図5ではインバータINV6、INV7を設けることにより、強誘電体素子CL1a、CL1b、CL2a、CL2bが揮発性記憶部VM内の負荷容量とならないようにすることが可能となる。また、データ書き込み用ドライバインバータINV6、INV7の出力端にパススイッチSW3、SW4を接続し、制御信号E1に応じて、データの書き込み時にのみ、パススイッチSW3、SW4をオンさせる構成であれば、通常動作時には、強誘電体素子CL1a、CL1b、CL2a、CL2bが駆動されないようにすることが可能となる。また、データ読み出しの際には、制御信号E2に応じて、マルチプレクサMUX1、MUX2の入出力経路を切り換えることにより、揮発性記憶部VM内の論理ゲート図5ではインバータINV3、INV4と強誘電体素子CL1a、CL1b、CL2a、CL2bとの導通/遮断を制御することができる。従って、特定ノードをフローティングとするために、負荷の大きいクロック線を増設する必要がないため、消費電力の増大を回避することが可能となる。このように、本構成例のデータ保持装置であれば、通常動作中には強誘電体素子が無駄に駆動されることがないので、揮発性のデータ保持装置と同レベルの高速化、並びに、低消費電力化を図ることが可能となる。すなわち、揮発性のデータ保持装置と同等の取り扱いを行うことができるので、タイミング設計や消費電力設計などの再設計を行わずに、既存回路の記憶素子部分を本構成例のデータ保持装置に置き換えることが可能となる。従って、既存回路を容易に不揮発化することができるので、例えば、待機時にデータを消さずに電源を遮断したり、電源投入後、即時に動作再開が可能なCPU等を実現することが可能となる。<その他の変形例>なお、上記の実施形態では、サージ印加時における不揮発性記憶素子のデータ化けを防止するための構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、本発明は、サージ印加時における内部回路の誤動作を防止するための技術として広く適用することが可能である。本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、各種信号の論理レベル反転は任意である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。