入力データを選択されたメモリセルに格納するためにプログラム動作、及びプログラム検証動作を含むプログラムループを行う段階と、前記メモリセルに格納されたデータのうち前記入力データと一致しないエラービットの数を補正可能なビット数と比較するための第1エラービットチェック動作を行う段階と、前記エラービットの数が補正可能なビット数より少なければ、前記エラービットの数を交替判断ビット数と比較するための第2エラービットチェック動作を行う段階と、前記エラービットの数が交替判断ビット数より多ければ、前記エラービットの格納されたメモリセルのカラムアドレスを追加するために不良カラムアドレス情報を更新する段階と、を含むことを特徴とする半導体メモリ装置の動作方法。前記第1エラービットチェック動作によって前記エラービットの数が前記補正可能なビット数より少ないと判断されれば、前記プログラムループが中断されることを特徴とする請求項1に記載の半導体メモリ装置の動作方法。前記第1エラービットチェック動作は、前記プログラムループが一定の回数だけ行われた後から実施されることを特徴とする請求項1に記載の半導体メモリ装置の動作方法。前記プログラムループが実施される度に前記プログラム動作のために前記選択されたメモリセルに印加されるプログラム電圧のレベルが一定のステップ電圧ほどずつ上昇されることを特徴とする請求項3に記載の半導体メモリ装置の動作方法。前記不良カラムアドレス情報は、不揮発性メモリブロックから読み出しされてレジスターに格納され、更新された不良カラムアドレス情報は、前記不揮発性メモリブロックに格納されることを特徴とする請求項1に記載の半導体メモリ装置の動作方法。入力データを格納するためのメモリブロックと不良カラムアドレス情報を格納するためのCAMブロックを含むメモリアレイと、前記メモリブロックまたは前記CAMブロックのプログラムループを行うように構成された動作回路グループと、前記メモリブロックの選択されたメモリセルに格納されたデータの中で前記入力データと一致しないエラービット数を補正可能なビット数及び交替判断ビット数とそれぞれ比較するように構成されたエラービットチェック回路と、前記エラービット数が前記補正可能なビット数より少なくて、前記交替判断ビット数より多ければ、前記エラービットの格納されたメモリセルのカラムアドレスを前記CAMブロックに格納された前記不良カラムアドレス情報に追加するために前記動作回路グループを制御するように構成された制御回路と、を含むことを特徴とする半導体メモリ装置。前記CAMブロックに格納された前記不良カラムアドレス情報をラッチして、前記メモリセルの読み出し動作の際、前記不良カラムアドレス情報を前記制御回路または前記動作回路グループに提供するように構成されたCAMラッチ回路をさらに含むことを特徴とする請求項6に記載の半導体メモリ装置。前記制御回路は、前記エラービット数が前記補正可能なビット数より少なければ、前記エラービット数を前記交替判断ビット数と比較するように前記エラービットチェック回路を制御する機能を遂行するように構成されたことを特徴とする請求項6に記載の半導体メモリ装置。前記制御回路は、前記動作回路グループが前記プログラムループを一定の回数ほど実施した後から前記エラービット数が前記補正可能なビット数と比較するように前記エラービットチェック回路を制御することを特徴とする請求項6に記載の半導体メモリ装置。前記エラービットの格納されたメモリセルのカラムアドレスを前記CAMブロックに格納された前記不良カラムアドレス情報に追加するために、前記動作回路グループが前記CAMブロックのプログラムループを遂行するように構成されたことを特徴とする請求項6に記載の半導体メモリ装置。したがって、本発明は上記事情に鑑みてなされたものであって、その目的は、新たに発生される不良メモリセルのカラムアドレスを不良カラムアドレスに格納する更新動作を遂行し、メモリ装置の寿命と動作の信頼性を高めることができる半導体メモリ装置及びその動作方法を提供することである。上記目的を達成するための本発明の一実施例による半導体メモリ装置は、入力データを格納するためのメモリブロックと、不良カラムアドレス情報を格納するためのCAMブロックを含むメモリアレイと、メモリブロックまたはCAMブロックのプログラムループを遂行するように構成された動作回路グループと、選択されたメモリセルに格納されたエラービット数を補正可能なビット数及び交替判断ビット数とそれぞれ比較するように構成されたエラービットチェック回路、及びエラービット数が補正可能なビット数より少なくて交替判断ビット数より多ければ、エラービットの格納されたメモリセルのカラムアドレスをCAMブロックに格納された不良カラムアドレス情報に追加するために動作回路グループを制御するように構成された制御回路を含む。また、本発明の実施例による半導体メモリ装置の動作方法は、入力データを選択されたメモリセルに格納するためにプログラム動作、及びプログラム検証動作を含むプログラムループを行う段階と、入力データとメモリセルに格納されたデータが一致しないエラービットの数を補正可能なビット数と比較するための第1エラービットチェック動作を行う段階と、エラービットの数が補正可能なビット数より少なければエラービットの数を交替判断ビット数と比較するための第2エラービットチェック動作を行う段階、及びエラービットの数が交替判断ビット数より多ければエラービットの格納されたメモリセルのカラムアドレスを追加するために不良カラムアドレス情報を更新する段階を含む。以上のように、本発明によれば、新たに発生される不良メモリセルのカラムアドレスを不良カラムアドレスに格納する更新動作を遂行してメモリ装置の寿命と動作の信頼性を高めることができるという効果を奏する。以下、添付された図面を参照して本発明の好ましい実施例を説明する。図1は、本発明の実施例による不揮発性メモリ装置を説明するためのブロック図である。図1を参照すれば、本発明の実施例による不揮発性メモリ装置は、メモリアレイ110、メモリアレイ110に含まれたメモリセルのプログラムループ、消去ループまたは読み出し動作を行うように構成された動作回路グループ130、140、150、160、170、180、エラービットチェック回路190、メモリセルのプログラムループ、消去ループまたは読み出し動作ために動作回路グループ130、140、150、160、170、180を制御するように構成された制御回路120、及びCAMラッチ回路200を含む。ここで、プログラムループはプログラム動作及びプログラム検証動作を含む。メモリアレイ110は、データを格納するための複数のメモリブロック110Mと不良カラムアドレス情報のようなメモリブロック情報を含むパラメーターを格納するためのCAMブロック110Cを含む。メモリブロック110MとCAMブロック110Cは、同じ構造でなりえる。図1には、その中で一つのメモリブロックが図示されている。それぞれのメモリブロックは、ビットラインBL1~BLkと共通ソースラインCSLとの間に連結された多数のストリングST1ないしSTkを含む。すなわち、ストリングST1ないしSTkは、ビットラインBL1ないしBLkとそれぞれ連結されて共通ソースラインCSLと共通で連結される。それぞれのストリングST1は、ソースが共通ソースラインCSLに連結されるソースセレクトトランジスタSST、ドレインがビットラインBL1に連結されるドレインセレクトトランジスタDST、そして、セレクトトランジスタSST、DSTの間に直列に連結された複数のメモリセルCa0ないしCanを含む。ソースセレクトトランジスタSSTのゲートは、ソースセレクトラインSSLに連結されて、メモリセルCa0ないしCanのゲートは、ワードラインWL0ないしWLnにそれぞれ連結され、ドレインセレクトトランジスタDSTのゲートはドレインセレクトラインDSLに連結される。NANDフラッシュメモリ装置で、それぞれのメモリブロックは物理的ページ単位または論理的ページ単位に区分することができる。ページまたは、イーブンページとオッドページはプログラム動作または読み出し動作の基本単位となる。例えば、一つのワードライン例えば、WL0に連結されたメモリセルCa0ないしCk0が一つの物理的ページを構成する。また、一つのワードライン例えば、WL0に連結された奇数番目メモリセルCa0、Cc0...Ck10が一つのイーブン物理的ページを構成し、偶数番目メモリセルCb0、Cd0...Ck0が一つのオッド物理的ページを構成することができる。一方、メモリセルに格納されるデータのビット数に応じて各ワードラインまたは物理的ページに含まれる論理的ページの数が決定される。例えば、メモリセルに2ビットのデータが格納される場合、一つのワードラインまたは一つの物理的ページに2個の論理的ページが含まれ、3ビットのデータが格納される場合、一つのワードラインに3個の論理的ページが含まれる。NANDフラッシュメモリ装置の場合、動作回路グループは電圧供給回路130、140、ページバッファグループ150、列選択回路160、入出力回路170、そして、パスフェイルチェック回路180を含む。電圧供給回路130、140は、制御回路120の内部命令信号CMDiに応じてメモリセルにデータを格納するためのプログラムループ、データを削除するための消去ループ、またはデータを読み出しするための読み出し動作に必要な多様なレベルの動作電圧を生成し、生成された動作電圧をローアドレスRADDによって選択されたメモリブロックのドレインセレクトラインDSL、ワードラインWL0~WLn及びソースセレクトラインSSLに供給する。このような電圧供給回路は電圧発生回路130及びローデコーダ140を含む。電圧発生回路130は、制御回路120の内部命令信号CMDiに応答してプログラムループ、消去ループまたは読み出し動作のための動作電圧をグローバルラインに出力し、メモリセルをプログラムする場合、プログラムのための動作電圧例えば、Vpgm、Vpass、Vpvをグローバルラインに出力する。ローデコーダー140は、制御回路120のローアドレス信号RADDに応答し、電圧発生回路130から発生された動作電圧をメモリアレイ110のメモリブロックのうち選択されたメモリブロックのローカルラインDSL、WLn0、SSLに印加する。ページバッファグループ150は、ビットラインBL1ないしBLkとそれぞれ連結されるページバッファPBa~PBkを含む。制御回路120の制御信号に応答してセルCa0、...、Ck0にデータを格納するのに必要な電圧をビットラインBL1~BLkにそれぞれ印加する。具体的に、ページバッファグループ150は、セルCa0、...、Ck0のプログラムループ、消去ループまたは読み出し動作の時にビットラインBL1ないしBLkをプリチャージするか、ビットラインBL1ないしBLkの電圧変化によって検出されたメモリセルCa0、...、Ck0のしきい値電圧レベルに対応するデータをラッチする。すなわち、ページバッファグループ150は、メモリセルCa0、...、Ck0に格納されるデータに応じてビットラインBL1ないしBLkの電圧を調節し、メモリセルCa0、...、Ck0に格納されたデータを検出する。列選択回路160は、制御回路120から出力されたカラムアドレス信号CADDに応答してページバッファグループ150に含まれたページバッファを選択する。カラム選択回路160によって選択されたページバッファのラッチされたデータが出力される。入出力回路170は、プログラム動作の際、外部から入力されたデータをページバッファグループ150に入力するために制御回路120に制御に応じてデータをカラム選択回路160に伝達する。カラム選択回路160が伝達したデータをページバッファグループ150のページバッファに順に伝達すれば、ページバッファは入力されたデータを内部ラッチに格納する。また、読み出し動作の際、入出力回路170はページバッファグループ150のページバッファからカラム選択回路160を介して伝達したデータを外部に出力する。パスフェイルチェック回路180は、入力データとプログラムループによってメモリセルに格納されたデータが一致するかどうかをチェックし、その結果をチェック信号PFCに出力する。すなわち、パスフェイルチェック回路180は、プログラム動作の後実施されるプログラム検証動作でプログラム動作が行われたメモリセルの中でしきい値電圧が目標電圧より低いエラーセルが発生したかどうかをチェックし、その結果をチェック信号PFCに出力する。入力データとメモリセルに格納されたデータが一致しなければ、すなわち、プログラム動作が行われたメモリセルの中でしきい値電圧が目標電圧より低いエラーセルが検出されれば、プログラムループが再度実施されるように制御回路120にチェック信号PFSを出力する。エラービットチェック回路190は、プログラム検証動作後、ページバッファグループ150のページバッファごとに格納された検証結果値を利用して、メモリセルに格納されたデータの中で入力データと一致しないエラービット数がECCErrorCheckingCorrection処理によって補正可能なビット数より多いか少ないかを判断する。このようなエラービットチェック回路190は、プログラム検証動作が行われた後、プログラム検証結果によってページバッファから出力される電流量を補正可能なビット数に対応するパス基準電流量と比較し、エラービット数を補正可能なビット数と比較することができる。また、エラービットチェック回路190でエラービット数が補正可能なビット数より少ないと判断されれば、これ以上プログラムループが実施されずに完了する。また、エラービットチェック回路190は、制御回路120によって、ページバッファグループ150のページバッファごとに格納された検証結果値を利用して、メモリセルに格納されたデータの中で入力データと一致しないエラービット数が交替判断ビット数より多いか少ないかを判断する。例えば、エラービットチェック回路190は、プログラム検証結果によってページバッファから出力される電流量をパス基準電流量より低い交替基準電流量と比較してエラービット数を交替判断ビット数と比較することができる。前述したように、制御回路120はメモリセルのデータ入出力動作のために動作回路グループ130、140、150、160、170、180と、エラーチェック回路190を制御する。例えば、制御回路120は命令信号CMDに応答して内部命令信号CMDiを出力し、動作の種類によってページバッファグループ150に含まれたページバッファを制御するための制御信号を出力する。また、制御回路120は、アドレス信号ADDに応答して内部的にローアドレス信号RADDとカラムアドレス信号CADDを出力する。また、制御回路120はプログラム検証動作の際、パスフェイルチェック回路180から出力されるチェック信号PFSによって選択されたメモリセルのしきい値電圧が最小限の目標電圧まで上昇したかを確認し、確認結果によってプログラム動作の再実施または完了の可否を決定する。また、制御回路120はメモリセルのプログラム動作の際、選択されたワードラインに印加されるプログラム電圧のレベルを調節し、プログラム検証動作の際、選択されたワードラインに印加される検証電圧Vpvのレベルが変更されうるように電圧発生回路130を制御する。このとき、パスフェイルチェック回路180のチェック信号PFSに応じて制御回路120が電圧発生回路130を制御することもできる。特に、制御回路120は、エラービット数が補正可能なビット数より少なくて交替判断ビット数より多ければ、エラービットの格納されたメモリセルのカラムアドレスCAMをブロック110Cに格納された不良カラムアドレス情報に追加するために、動作回路グループ130、140、150、160、170、180を制御する。具体的な動作説明は後述する。一方、CAMラッチ回路200は、CAMブロック110Cから読み出しされた不良カラムアドレス情報をラッチし、データの入力動作や出力動作の際、不良カラムが選択されれば不良カラムのメモリセルをリダンダンシーメモリセルCk10またはCk0取り替えることができるように不良カラムアドレス情報を制御回路120、または列選択回路160で提供する。CAMブロック110Cから不良カラムアドレス情報を読み出し、制御回路120に提供することより、CAMラッチ回路200に不良カラムアドレス情報をラッチした後制御回路120に提供することが動作速度の側面で、相当有利である。一方、電源が供給し始める時、制御回路120の制御によって動作回路グループ130、140、150、160、170、180は、CAMブロック110Cから不良カラムアドレス情報を読み出し、CAMラッチ回路200に提供する。以下、前記構成を含む半導体メモリ装置の動作方法を説明する。図2は、本発明の実施例による半導体メモリ装置の動作方法を説明するためのフローチャートである。図1及び図2を参照すれば、段階S202で、電源が供給し始めれば、制御回路120はCAMブロック110Cに格納された不良カラムアドレス情報を読み出しして読み出しされた不良カラムアドレス情報がCAMラッチ回路200にラッチされるように動作回路グループ130、140、150、160、170、180を制御する。段階S204で、アドレス信号ADDによって選択されたメモリセルに入力データを格納するためにプログラム動作を行う。段階S206で、選択されたメモリセルに格納されたデータが入力データと一致するかどうかを確認するためにプログラム検証動作を行う。すなわち、選択されたメモリセルのしきい値電圧が目標電圧より高くなったのかを確認するためにプログラム検証動作を行う。段階S208で、選択されたメモリセルに格納されたデータの中で入力データと一致しないエラービットの数を補正可能なビット数と比較するための第1エラービットチェック動作を行う。このために、前述したように、エラービットチェック回路190は、プログラム検証動作が行われた後、プログラム検証結果によってページバッファから出力される電流量を補正可能なビット数に対応するパス基準電流量と比較して、エラービット数を補正可能なビット数と比較することができる。このような第1エラービットチェック動作は、プログラム動作及びプログラム検証動作が決まった回数以上行われた後から実施されうる。エラービット数が補正可能なビット数より多ければ、プログラムフェイルに当たるので、段階S210でプログラム動作のためにメモリセルに印加されたプログラム電圧を一定の値段階電圧ほど上昇させる。引き継いで、プログラム動作S204及びプログラム検証動作S206を再実施する。段階S208で、エラービット数が補正可能なビット数より少ないと確認されれば、プログラム動作及びプログラム検証動作はこれ以上実施されず、プログラムループが完了する。そして、段階S212で、エラービットの数を交替判断ビット数と比較するための第2エラービットチェック動作を行う。このために、前述したように、エラービットチェック回路190は、プログラム検証結果によってページバッファから出力される電流量をパス基準電流量より低い交替基準電流量と比較してエラービット数を交替判断ビット数と比較することができる。エラービットの数が交替判断ビット数より多いと判断されれば、段階S214で、エラービットの格納されたメモリセルのカラムアドレスを不良カラムアドレス情報に追加するために不良カラムアドレス情報を更新する。例えば、エラービットの格納されたメモリセルのカラムアドレスをCAMブロック110Cに格納された不良カラムアドレス情報に追加するために、制御回路120はCAMブロック110Cのプログラムループが遂行されるように動作回路グループ130、140、150、160、170、180を制御する。エラービットの数が交替判断ビット数より少ないと判断されれば、不良カラムアドレス情報を更新する必要がない。以上説明したように、本発明の最も好ましい実施の形態について説明したが、本発明は、上記記載に限定されるものではなく、特許請求の範囲に記載され、又は明細書に開示された発明の要旨に基づき、当業者において様々な変形や変更が可能なのはもちろんであり、斯かる変形や変更が、本発明の範囲に含まれることは言うまでもない。