信号を出力する出力回路と、前記信号を分岐した第1及び第2の出力信号を出力し、前記第1及び前記第2の出力信号に分岐される前の前記信号が伝搬する共通線部の長さが所定の制約値以下である信号分岐用セルと、前記第1の出力信号を受けるマスタ回路と、前記第2の出力信号を受け、前記マスタ回路と冗長構成回路を構成するチェッカ回路と、を備える、半導体集積回路。前記信号分岐用セルは、前記出力回路からの前記信号を受ける入力バッファと、前記第1の出力信号を出力する第1の出力バッファと、前記第2の出力信号を出力する第2の出力バッファと、前記入力バッファと、前記第1及び前記第2の出力バッファと、の間に接続され、前記信号を前記第1及び前記第2の出力信号に分岐させる分岐配線と、を備えることを特徴とする、請求項1に記載の半導体集積回路。前記分岐配線は、前記入力バッファを介して入力される前記信号を伝搬させる、前記共通線部である第1の配線と、前記第1の配線から分岐された前記第1の出力信号を前記第1の出力バッファへ伝搬させる第2の配線と、前記第1の配線から分岐された前記第2の出力信号を前記第2の出力バッファへ伝搬させる第3の配線と、を備えることを特徴とする、請求項2に記載の半導体集積回路。前記第2の配線の長さは、前記第3の配線の長さと等しいことを特徴とする、請求項3に記載の半導体集積回路。前記信号分岐用セルは、前記出力回路に近接して形成されることを特徴とする、請求項1乃至4のいずれか一項に記載の半導体集積回路nnは、2以上の整数個の前記信号分岐用セルを備え、前記出力回路は、n本の前記信号を、前記n個の前記信号分岐用セルのそれぞれへ出力し、前記マスタ回路は、前記n本の前記信号から分岐されたn本の前記第1の出力信号を受け、前記チェッカ回路は、前記n本の前記信号から分岐されたn本の前記第2の出力信号を受け、前記n個の前記信号分岐用セルは、一つの信号分岐部セルとして形成されることを特徴とする、請求項1乃至4のいずれか一項に記載の半導体集積回路。前記信号分岐部セルは、前記出力回路に近接して形成されることを特徴とする、請求項6に記載の半導体集積回路出力回路からの信号を分岐した第1及び第2の出力信号を出力し、前記第1及び前記第2の出力信号に分岐される前の前記信号が伝搬する共通線部の長さが所定の制約値以下である信号分岐用セルを作成し、前記出力回路、前記第1の出力信号を受けるマスタ回路及び前記第2の出力信号を受け、前記マスタ回路と冗長構成回路を構成するチェッカ回路を配置し、前記信号分岐用セルを、前記出力回路と、前記マスタ回路及び前記チェッカ回路と、の間に配置する、半導体集積回路のレイアウト方法。前記信号分岐用セルは、前記出力回路からの前記信号を受ける入力バッファと、前記第1の出力信号を出力する第1の出力バッファと、前記第2の出力信号を出力する第2の出力バッファと、前記入力バッファと、前記第1及び前記第2の出力バッファと、の間に接続され、前記信号を前記第1及び前記第2の出力信号に分岐させる分岐配線と、を備えることを特徴とする、請求項8に記載の半導体集積回路のレイアウト方法。前記分岐配線は、前記入力バッファを介して入力される前記信号を伝搬させる、前記共通線部である第1の配線と、前記第1の配線から分岐された前記第1の出力信号を前記第1の出力バッファへ伝搬させる第2の配線と、前記第1の配線から分岐された前記第2の出力信号を前記第2の出力バッファへ伝搬させる第3の配線と、を備えることを特徴とする、請求項9に記載の半導体集積回路のレイアウト方法。前記第2の配線の長さは、前記第3の配線の長さと等しいことを特徴とする、請求項10に記載の半導体集積回路のレイアウト方法。前記信号分岐用セルを、前記出力回路に近接して配置することを特徴とする、請求項8乃至11のいずれか一項に記載の半導体集積回路のレイアウト方法。nnは、2以上の整数個の前記信号分岐用セルを備え、前記出力回路は、n本の前記信号を、前記n個の前記信号分岐用セルのそれぞれへ出力し、前記マスタ回路は、前記n本の前記信号から分岐されたn本の前記第1の出力信号を受け、前記チェッカ回路は、前記n本の前記信号から分岐されたn本の前記第2の出力信号を受け、前記n個の前記信号分岐用セルを、一つの信号分岐部セルとして形成することを特徴とする、請求項8乃至11のいずれか一項に記載の半導体集積回路のレイアウト方法。前記信号分岐部セルを、前記出力回路に近接して配置することを特徴とする、請求項13に記載の半導体集積回路のレイアウト方法。しかしながら、発明者らは、通常の半導体集積回路のレイアウトツールには、以下の問題点があることを見出した。通常の半導体集積回路のレイアウトツールは、予め規定されたQoRQualityofResultを満足するレイアウトを作成するように構成されている。QoRとして考慮されるのは、例えば、レイアウトルール、電力や素子数の最小化、総配線長の最短化などである。QoRを向上するためには総配線長を短くする必要があるが、CCFを少なくするためには総配線長を長くする必要がある。つまり、QoRとCCFは、トレードオフの関係にある。ところが、自動配置配線ツールはQoRを考慮したレイアウトはできるものの、CCFを考慮したレイアウトを行うことができない。つまり、レイアウトツールは、QoRを満足するようにセルを配置する。図6は、QoRを考慮して作成された半導体集積回路400の要部のレイアウトを示すブロック図である。半導体集積回路400は、バッファB31~B33の配置が、半導体集積回路300と異なる。半導体集積回路400のその他の構成は、半導体集積回路300と同様であるので、説明を省略する。図4に示す半導体集積回路300は、バッファB32及びB33が、バッファB31に近接して配置されている。よって、共通線部36の長さは制約値X以下であり、CCFを基準値以下に抑制できる。一方、QoRを考慮した場合、レイアウトツールは、図6に示す半導体集積回路400のように、総配線長が短くなるレイアウトを作成してしまう。その結果、共通線部36の長さが制約値Xを超えてしまう。この場合、CCFを基準値以下に抑制するには、ECO修正を行う必要がある。具体的には、図5に示すレイアウト方法のように、自動配置配線後にCCFの原因となる共通部分の配線長を測定し、共通部分が制約値を満足していない場合にはECO修正を行う。その結果、ECO修正に要する工数が追加されてしまう。また、出力回路31は、例えばクロック源、メモリ及びIO等であるが、特にメモリの出力分岐に対するECO修正は、容易に数千箇所以上の膨大な修正箇所が生じる。そのため、実際のECO修正には多大な工数を要する。従って、ECO修正が不要なレイアウト方法の確立が求められている。本発明の一態様である半導体集積回路は、信号を出力する出力回路と、前記信号を分岐した第1及び第2の出力信号を出力し、前記第1及び前記第2の出力信号に分岐される前の前記信号が伝搬する共通線部の長さが所定の制約値以下である信号分岐用セルと、前記第1の出力信号を受けるマスタ回路と、前記第2の出力信号を受け、前記マスタ回路と冗長構成回路を構成するチェッカ回路と、を備えるものである。本発明の一態様である半導体集積回路では、共通線部の長さが所定の制約値以下であるため、CCF制約を満たすことが既知である。そのため、CCF制約を特に考慮せずにレイアウトを行っても、CCF制約を満たす半導体集積回路のレイアウトを得ることができる。本発明の一態様である半導体集積回路のレイアウト方法は、出力回路からの信号を分岐した第1及び第2の出力信号を出力し、前記第1及び前記第2の出力信号に分岐される前の前記信号が伝搬する共通線部の長さが所定の制約値以下である信号分岐用セルを作成し、前記出力回路、前記第1の出力信号を受けるマスタ回路及び前記第2の出力信号を受け、前記マスタ回路と冗長構成回路を構成するチェッカ回路を配置し、前記信号分岐用セルを、前記出力回路と、前記マスタ回路及び前記チェッカ回路と、の間に配置するものである。本発明の一態様である半導体集積回路のレイアウト方法では、共通線部の長さが所定の制約値以下であるため、CCF制約を満たすことが既知である。そのため、CCF制約を特に考慮せずにレイアウトを行っても、CCF制約を満たす半導体集積回路のレイアウトを得ることができる。本発明によれば、短時間でレイアウト構成を行うことができる半導体集積回路及びそのレイアウト方法を提供することができる。以下、図面を参照して本発明の実施の形態について説明する。各図面においては、同一要素には同一の符号が付されており、必要に応じて重複説明は省略される。実施の形態1以下、本発明の実施の形態1にかかる半導体集積回路について説明する。図1は、実施の形態1にかかる半導体集積回路100の要部のレイアウトを示すブロック図である。半導体集積回路100は、出力回路11、信号分岐用セル12、マスタ回路13及びチェッカ回路14を有する。出力回路11は、信号分岐用セル12に出力信号を出力する。図1では出力信号を1本の信号として表示しているが、出力信号は複数の信号であってもよい。信号分岐用セル12は、入力バッファB11、第1の出力バッファB12、第2の出力バッファB13及び分岐配線15を有する。入力バッファB11の入力は、出力回路11の出力と接続される。入力バッファB11の出力は、分岐配線15を介して、第1の出力バッファB12及び第3の出力バッファB13の入力と接続される。分岐配線15は、第1の配線16、第2の配線17及び第3の配線18を有する。第1の配線は入力バッファB11の出力と接続され、入力バッファB11からの出力信号を、第2の配線17及び第3の配線18に伝搬させる。なお、第1の配線16は、入力バッファB11からの出力信号が分岐される前に伝搬する信号線であり、CCF要因部となる共通線部を構成する。すなわち、共通線部である第1の配線16の長さは、CCFの制約値Xを満たす長さである。なお、本実施の形態において、第2の配線17の長さと第3の配線18の長さとは等しい。これにより、第1の出力バッファB12及び第2の出力バッファB13には、同じタイミングで信号が入力される。第2の配線17は、第1の配線16と第1の出力バッファB12との間に接続され、分岐された出力信号を第1の出力バッファB12に伝搬させる。第3の配線18は、第1の配線16と第2の出力バッファB13との間に接続され、分岐された出力信号を第2の出力バッファB13に伝搬させる。第1の出力バッファB12の出力は、マスタ回路13の入力と接続される。第2の出力バッファB13の出力は、チェッカ回路14の入力と接続される。次に、半導体集積回路100のレイアウト方法について説明する。図2は、半導体集積回路100のレイアウト方法を示すフローチャートである。まず、信号分岐用セル12を作成するステップS11。次いで、出力回路11、マスタ回路13及びチェッカ回路14を配置するステップS12。その後、信号分岐用セル12を出力回路11に近接して配置し、信号分岐用セル12と出力回路11、マスタ回路13及びチェッカ回路14との間の配線を行うステップS13。その結果、半導体集積回路100のレイアウトを得ることができる。半導体集積回路100では、信号分岐用セル12を作成するので、入力バッファB11、第1の出力バッファB12及び第2の出力バッファB13の配置が予め固定される。つまり、共通線部である第1の配線16がCCFの制約値Xを満たしていることが既知であるため、設計者及び配置配線ツールは、信号分岐用セル12を出力回路11に近接配置することで、CCF制約を考慮すること無く、自動で配置配線を行うことが可能となる。その結果、ECO修正を行う必要がない。従って、本構成によれば、短時間で設計を行うことができる半導体集積回路及びそのレイアウト方法を提供することができる。実施の形態2次に、本発明の実施の形態2にかかる半導体集積回路について説明する。図3は、実施の形態2にかかる半導体集積回路200の要部のレイアウトを示すブロック図である。半導体集積回路200は、出力回路21、信号分岐部セル22、マスタ回路23及びチェッカ回路24を有する。出力回路21は、mmは、1以上の整数入力nnは、2以上の整数出力の回路構成を有する。信号分岐部セル22は、入力バッファB21_1~B21_n、第1の出力バッファB22_1~B22_n及び第2の出力バッファB23_1~B23_nを有する。すなわち、信号分岐部セル22は、実施の形態1にかかる信号分岐用セル12がn個並列に配置された1つのセルとして構成され、出力回路21に近接して配置される。マスタ回路23及びチェッカ回路24は、それぞれn本の入力を有する。半導体集積回路200のその他の構成は、半導体集積回路100と同様であるので、説明を省略する。また、半導体集積回路200のレイアウト方法は、信号分岐用セル12を信号分岐部セル22に入れ替える他は、図2示す半導体集積回路100のレイアウト方法と同様であるので、説明を省略する。なお、信号分岐部セル22を作成して配置することは、n個の信号分岐用セル12を作成して並列に配置することと同意である。本構成によれば、出力回路の出力信号が複数である場合も、実施の形態1にかかる半導体集積回路100と同様の作用効果を奏する半導体集積回路200を得ることが可能である。なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上述の実施の形態では、1個の入力バッファに対し2個の出力バッファが設けられる構成について説明したが、出力バッファは3個以上設けることも可能である。また、図2に示すフローチャートにおいて、ステップS11及びステップS12の順番を入れ換えることが可能である。