少なくとも1つのMISFETを備える半導体装置において、前記MISFETは、第1導電型の半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板における前記ゲート電極の一方の側方に形成された第2導電型のソース領域と、前記半導体基板における前記ゲート電極の他方の側方に形成された第2導電型のドレイン領域と、前記半導体基板における前記ゲート電極の下方に位置し且つ前記ソース領域及び前記ドレイン領域に挟まれたチャネル領域とを備え、前記ゲート絶縁膜は、前記ゲート電極の底面下から側面上にまで亘って形成されており、前記チャネル領域において、前記ドレイン領域近傍の第1領域における不純物濃度は、前記チャネル領域における前記第1領域以外の第2領域における不純物濃度に比べて低いことを特徴とする半導体装置。請求項1の半導体装置において、前記チャネル領域の前記第2領域に形成された第1導電型不純物拡散層を更に備えることを特徴とする半導体装置。請求項1又は2の半導体装置において、請求項1~3のいずれかの半導体装置において、前記MISFETのチャネル長方向について、前記第1領域の寸法は、前記チャネル領域の全長の50及び50nmのうちいずれか小さい方を上限とすることを特徴とする半導体装置。請求項1~3のいずれか1つの半導体装置において、前記半導体基板上に、前記MISFETが複数形成されており、前記複数のMISFETは、それぞれの前記ゲート電極が同一方向に延伸するように配置されていることを特徴とする半導体装置。請求項4の半導体装置において、前記複数のMISFETは、それぞれの前記ゲート電極に対して同じ側に前記ソース領域を備えることを特徴とする半導体装置。請求項1~5のいずれか1つの半導体装置において、前記ゲート電極の側面に、前記ゲート絶縁膜を介してサイドウォールスペーサーが形成されていることを特徴とする半導体装置。第1導電型の半導体基板上に、素子分離領域によって囲まれたMISFET形成領域を規定する工程aと、前記MISFET形成領域上に、ダミーゲート絶縁膜を形成する工程bと、前記ダミーゲート絶縁膜上に、ダミーゲートを形成する工程cと、前記ダミーゲートをマスクとして、前記半導体基板における前記ダミーゲートの一方の側方に第2導電型のソース領域を形成すると共に、他方の側方に第2導電型のドレイン領域を形成する工程dと、前記工程dの後に、前記ダミーゲート及び前記ダミーゲート絶縁膜の周囲を埋め込むように第1絶縁膜を形成する工程eと、前記工程eの後に、前記ダミーゲート及び前記ダミーゲート絶縁膜を除去して、前記半導体基板の表面のチャネル領域を露出させる開口部を形成する工程fと、前記工程fの後に、前記第1絶縁膜をマスクとする角度傾斜注入により、前記開口部に露出したチャネル領域のうちの前記第1絶縁膜の影になる前記ドレイン領域近傍を除く領域に第1導電型不純物を注入する工程gと、前記工程gの後に、前記開口部の底面にゲート絶縁膜を形成する工程hと、前記開口部における前記ゲート絶縁膜上を埋め込むように、ゲート電極を形成する工程iとを備えることを特徴とする半導体装置の製造方法。請求項7の半導体装置の製造方法において、前記工程gにおいて、前記角度傾斜注入の傾斜角度θは、7°≦θ≦35°の範囲であることを特徴とする半導体装置の製造方法。請求項7又は8の半導体装置の製造方法において、前記工程gにおいて、前記第1絶縁膜の影になる部分のチャネル長方向の寸法は、前記チャネル領域の全長の50及び50nmのうちいずれか小さい方を上限とすることを特徴とする半導体装置の製造方法。しかしながら、特許文献1の技術によると、MISFETの信頼性寿命が低下するという問題があった。この点に鑑み、本開示の技術の目的は、MISFETの信頼性寿命の低下を抑制できる半導体装置及びその製造方法を実現することである。前記の目的を達成するために、本願発明者は、MISFETの信頼性寿命が低下する原因について検討し、次の点に着目した。特許文献1の技術によると、浅く急峻な濃度プロファイルを有するチャネル不純物がチャネル領域の全域に亘って注入されるので、ドレイン領域7の近傍における電界強度が大きくなる。この結果、インパクトイオン化によるホットキャリア効果が増大し、MISFETの信頼性寿命を低下させる。これに基づいて、本願発明者は、ドレイン近傍における電界強度を小さくすることを着想した。具体的に、本開示の半導体装置は、少なくとも1つのMISFETを備え、当該MISFETは、第1導電型の半導体基板と、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、半導体基板におけるゲート電極の一方の側方に形成された第2導電型のソース領域と、半導体基板におけるゲート電極の他方の側方に形成された第2導電型のドレイン領域と、半導体基板におけるゲート電極の下方に位置し且つソース領域及びドレイン領域に挟まれたチャネル領域とを備え、ゲート絶縁膜は、ゲート電極の底面下から側面上にまで亘って形成されており、チャネル領域において、ドレイン領域近傍の第1領域における不純物濃度は、チャネル領域における第1領域以外の第2領域における不純物濃度に比べて低い。このような半導体装置によると、チャネル領域のうちのドレイン領域近傍について、局所的に不純物濃度を低くすることにより、ドレイン領域近傍における電界を緩和している。この結果、インパクトイオン化によるホットキャリア効果を低減し、信頼性寿命の低下を抑制することができる。尚、チャネル領域の第2領域に形成された第1導電型不純物拡散層を更に備えていても良い。このようにすると、第1領域における不純物濃度を確実に第2領域における不純物濃度よりも低くすることができる。また、MISFETのチャネル長方向について、第1領域の寸法は、チャネル領域の全長の50及び50nmのうちいずれか小さい方を上限としても良い。第1領域がこの程度の寸法を有していれば、ドレイン領域近傍の電界は十分に緩和される。また、これ以上第1領域を大きくしても、第1領域を大きくすることに対する電界の緩和量は小さくなる。従って、前記の寸法を上限とするのが良い。また、半導体基板上に、MISFETが複数形成されており、複数のMISFETは、それぞれのゲート電極が同一方向に延伸するように配置されていても良い。このようにすると、角度傾斜注入を利用して、複数のMISFETについて、第1領域と第2領域との不純物濃度の違いを少ない工程によって実現することができる。また、複数のMISFETは、それぞれのゲート電極に対して同じ側にソース領域を備えていても良い。このようにすると、複数のMISFETについて、1回の角度傾斜注入によって、第1領域と第2領域との不純物濃度の違いを実現することも可能となる。また、ゲート電極の側面に、ゲート絶縁膜を介してサイドウォールスペーサーが形成されていても良い。次に、本開示の半導体装置の製造方法は、第1導電型の半導体基板上に、素子分離領域によって囲まれたMISFET形成領域を規定する工程aと、MISFET形成領域上に、ダミーゲート絶縁膜を形成する工程bと、ダミーゲート絶縁膜上に、ダミーゲートを形成する工程cと、ダミーゲートをマスクとして、半導体基板におけるダミーゲートの一方の側方に第2導電型不純物拡散層からなるソース領域を形成すると共に、他方の側方に第2導電型不純物拡散層からなるドレイン領域を形成する工程dと、工程dの後に、ダミーゲート及びダミーゲート絶縁膜の周囲を埋め込むように第1絶縁膜を形成する工程eと、工程eの後に、ダミーゲート及びダミーゲート絶縁膜を除去して、半導体基板の表面のチャネル領域を露出させる開口部を形成する工程fと、工程fの後に、第1絶縁膜をマスクとする角度傾斜注入により、開口部に露出したチャネル領域のうちの第1絶縁膜の影になるドレイン領域近傍を除く領域に第1導電型不純物を注入する工程gと、工程gの後に、開口部の底面にゲート絶縁膜を形成する工程hと、開口部における前記ゲート絶縁膜上を埋め込むように、ゲート電極を形成する工程iとを備える。このようにすると、チャネル領域に浅く急峻なチャネル不純物拡散層を形成すると共に、ドレイン領域近傍において不純物濃度を低くすることができる。つまり、本開示の半導体装置を製造することができる。尚、工程gにおいて、角度傾斜注入の傾斜角度θは、7°≦θ≦35°の範囲であっても良い。このようにすると、ドレイン領域近傍のイオン注入の際には影となる部分を、適切な寸法チャネル長方向の寸法とすることができる。ここで、傾斜角度θは、半導体基板表面に垂直な方向に対する角度である。また、工程gにおいて、第1絶縁膜の影になる部分のチャネル長方向の寸法は、チャネル領域の全長の50及び50nmのうちいずれか小さい方を上限としても良い。第1領域がこの程度の寸法を有していれば、ドレイン領域近傍の電界は十分に緩和される。また、これ以上第1領域を大きくしても、それに対する電界の緩和量は小さくなる。チャネル不純物拡散層も必要であるから、前記の寸法を上限とするのがよい。以上に説明したように、本開示の半導体装置及びその製造方法よると、チャネル領域の不純物濃度をドレイン近傍だけ局所的に低濃度化することによって、ドレイン近傍における電界を緩和することができ、インパクトイオン化による信頼性寿命の低下を抑制することができる。以下、本開示の一実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。――半導体装置の構造――図1は、本実施形態の例示的半導体装置100、特に、n型MISFETの部分を模式的に示す断面図である。半導体装置100は、シリコン基板101を用いて形成されている。シリコン基板101の表面部には、シリコン酸化膜等からなる素子分離層102によって区画されたMISFET形成領域が形成されている。MISFET形成領域において、シリコン基板101にボロンイオン等の不純物注入及び熱拡散により形成されたp型ウェル拡散層103が設けられている。p型ウェル拡散層103上には、ゲート絶縁膜104を介してゲート電極105が形成されている。ゲート絶縁膜104は、例えば、熱酸化により形成されるシリコン酸化膜でも良いし、ALDAtomicLayerDeposition法により形成されるHfO2膜又はHfSiO膜でも良いし、これらの幾つかの積層膜であっても良い。また、ゲート電極105は、例えば、リン等の導電型不純物がドープされたポリシリコンでも良いし、Ti若しくはTa等の金属又は金属化合物でも良いし、これらの幾つかの積層膜であっても良い。ゲート電極105のゲート長は、例えば40nmであるゲート絶縁膜104は、ゲート電極105の側面上にも形成されており、当該部分のゲート絶縁膜104を介してゲート電極105の側面上に、シリコン酸化膜又はシリコン窒化膜等からなるサイドウォールスペーサー109が形成されている。更に、ゲート電極105及びサイドウォールスペーサー109の側方に位置するように、シリコン基板101上に、シリコン酸化膜等からなる層間絶縁膜110が形成されている。シリコン基板101におけるゲート電極105の一方の側方にはn型ソース領域106、他方の側方にはn型ドレイン領域107が形成されている。n型ソース領域106及びn型ドレイン領域107は、LDDLightlyDopedDrain構造と称される構造を有する。具体的に、n型ソース領域106は、n型高濃度層106an層及びn型低濃度層106bn層からなる。n型低濃度層106bはサイドウォールスペーサー109の下方に形成され、n型高濃度層106aは、ゲート電極105から見てn型低濃度層106bの外側に形成されている。同様に、n型ドレイン領域107は、n型高濃度層107an層及びn型低濃度層107bn層からなる。n型低濃度層107bはサイドウォールスペーサー109の下方に形成され、n型高濃度層107aは、ゲート電極105から見てn型低濃度層107bの外側に形成されている。シリコン基板101におけるn型ソース領域106及びn型ドレイン領域107に挟まれたチャネル領域111において、ボロン等のp型不純物を含むp型チャネル不純物拡散層108が形成されている。また、チャネル領域111において、不純物濃度は、チャネル長又はゲート長方向について不均一になっている。より具体的には、チャネル領域111のうち、n型ドレイン領域107のゲート電極105側の端部近傍第1領域においてチャネル不純物が低濃度となるように、他の領域第2領域にp型チャネル不純物拡散層108が形成されている。低濃度の第1領域の寸法L1チャネル長方向の寸法は、例えば10nmである。このように、チャネル領域111のうちのn型ドレイン領域107近傍において、局所的に不純物濃度を低くすることにより、n型ドレイン領域107の近傍における電界を緩和することができる。この結果、インパクトイオン化によるホットキャリアの発生を抑制することができ、信頼性寿命の低下を抑制することができる。尚、本実施形態ではL1を10nmとしたが、これには限らない。L1は、n型ドレイン領域107のゲート電極105側の端部を起点として、チャネル長の50及び50nmのいずれか小さい方を上限とする値であれば良い。これに関して、図2a~cを参照して説明する。図2a~cは、長さL1の値に対する基板リーク電流の変化量をシミュレーションした結果を示す。ここでは、L1が0nmチャネル不純物の濃度が低い第1領域を設けていない場合のリーク電流を1として、L1の値を変化させた結果を示す。一般に、PN接合における電界が強いほどバンド間トンネルによってトンネル電流が増大し、結果として、基板リーク電流が増大する。つまり、リーク電流が多いほど、電界が強いことになる。尚、シャドー膜厚さT1とは、p型チャネル不純物拡散層108の形成のためにイオン注入を行なう際の層間絶縁膜110図4bを参照。詳しくは後に説明するの膜厚を意味する。リーク電流は不純物濃度の低い第1領域の長さL1に依存し、膜厚T1の影響は小さい。図2a及びbは、順に、ゲート長が40nm及び60nmの場合を示す。このようにゲート長がサブミクロン以下の値である場合、L1がゲート長の半分以下の範囲において、L1の増加に合わせて顕著にリーク電流が低減される。L1をゲート長の半分よりも大きくしても、リーク電流の低減は小さく、飽和傾向にある。これに対し、図2cは、ゲート長が1000nm1μmの場合を示す。このようにゲート長がサブミクロン以上の値である場合、L1が50nm以下の範囲において、L1の増加に合わせて顕著にリーク電流が低減される。L1を50nmよりも大きくしても、リーク電流の低減は小さく、飽和傾向にある。以上の通り、本実施形態の半導体装置100によると、チャネル領域111のうちn型ドレイン領域107の近傍チャネル長方向の長さL1の第1領域を局所的に低濃度化することにより、n型ドレイン領域107の近傍における電界を緩和することができる。これにより、インパクトイオン化によるホットキャリアの発生を抑制し、信頼性寿命の低下を抑制できる。また、n型ドレイン領域107側の電界を緩和することにより、バンド間トンネルに起因するリーク電流を抑制することができると共に、チャネル長変調効果を抑制し、アーリー電圧を改善することができるので、結果として、素子MISFETの性能を向上させることができる。また、チャネル長の長い例えばサブミクロン以上MISFETにおいても、ドレイン領域の近傍において局所的にチャネル不純物を低濃度化することにより、チャネル領域の全体を低濃度化した場合に比べ、チャネルの不純物濃度揺らぎによるサブスレッショルドスイング特性のばらつきを小さくすることができる。――半導体装置の製造方法――次に、例示的半導体装置100の製造方法について説明する。図3a~d及び図4a~dは、半導体装置100の製造方法を説明する模式的な工程断面図である。ここでは、MISFETとして、ゲート長が40nmのNMOSnegativechannelmetaloxidesemiconductorトランジスタを製造する場合を例として説明する。図3aの工程から順に説明する。まず、シリコン基板101の上部に素子分離層102を形成し、NMOS形成領域を画定する。その後、フォトリソグラフィ及びイオン注入等を用い、NMOS形成領域にp型ウェル拡散層103を形成する。例えば、注入エネルギー300keVで且つドーズ量2×1013cm2の条件により、p型不純物としてBを注入する。次に、例えば、熱酸化によりシリコン酸化膜を2nm程度の厚さに形成した後、CVD等によりポリシリコン膜を80nm程度の厚さに堆積する。続いて、フォトリソグラフィ及びエッチング等を利用して、後に形成するゲート電極105と同一形状のダミーゲート105aと、ダミーゲート絶縁膜104aとを形成する。次に、図3bの工程を行なう。まず、フォトリソグラフィ及びイオン注入等を用いて、シリコン基板101におけるダミーゲート105aの側方に、LDD構造を有するn型ソース領域106及びn型ドレイン領域107のそれぞれ一部となるn型低濃度層106b及びn型低濃度層107bを形成する。例えば、n型不純物としてAsを用い、注入エネルギー2keVで且つドーズ量1×1015cm2の条件にてイオン注入する。次に、例えば、CVD法により厚さ30nm程度のシリコン窒化膜を堆積し、異方性エッチングを行なうことにより、ダミーゲート105aの側面上にシリコン窒化膜からなるサイドウォールスペーサー109を形成する。更に、フォトリソグラフィ、イオン注入等を用いて、シリコン基板101におけるサイドウォールスペーサー109の側方に、n型ソース領域106及びn型ドレイン領域107のそれぞれ一部となるn型高濃度層106a及びn型高濃度層107aを形成する。例えば、n型不純物としてAsを用い、注入エネルギー10keVで且つドーズ量5×1015cm2の条件にてイオン注入する。更に、例えば、窒素雰囲気中、1000°Cで且つ0.1秒の条件にて熱処理を行ない、n型低濃度層106b、n型低濃度層107b、n型高濃度層106a及びn型高濃度層107aの活性化を行なう。次に、図3cの工程を行なう。ここでは、ダミーゲート105a及びサイドウォールスペーサー109上を含むシリコン基板101上の全体に、例えば、CVD法を用いて膜厚200nmのシリコン酸化膜からなる層間絶縁膜110を形成する。次に、図3dの工程を行なう。ここでは、CMPchemicalmechanicalplishingにより、ダミーゲート105aの表面が露出するまで層間絶縁膜110を研磨し、平坦化する。平坦化後の層間絶縁膜110の膜厚T1は、例えば、60nmである。次に、図4aの工程を行なう。ここでは、TMAHTetramethylammoniumhydroxide等を用いる選択的エッチングにより、ポリシリコンからなるダミーゲート105aを除去する。その後、フッ化水素等を用いる選択的エッチングにより、シリコン酸化膜からなるダミーゲート絶縁膜104aを除去する。これにより、ゲート電極を形成する部分のp型ウェル拡散層103を露出させる開口部112を形成する。次に、図4bに示すように、フォトリソグラフィ、イオン注入を用いてNMOS形成領域に不純物を注入することにより、p型チャネル不純物拡散層108を形成してNMOSトランジスタの閾値電圧調整を行なう。この際、例えば、p型不純物としてBを用い、注入エネルギー12keVで且つドーズ量1×1013cm2の条件にてイオン注入する。また、ゲート長方向に傾きを有する角度傾斜注入を行なうことにより、n型ドレイン領域107の近傍に、サイドウォールスペーサー109の影になってイオン注入が行なわれない部分第1領域が生じるようにする。図4bにおいて、破線よりも右側n型ドレイン領域107側の部分がサイドウォールスペーサー109の影になる。これにより、チャネル領域111のうち、n型ドレイン領域107の近傍に長さL1のチャネル不純物がp型チャネル不純物拡散層108に比べて低濃度になった領域を設けると共に、他の領域第2領域にp型チャネル不純物拡散層108を形成することができる。尚、注入角度θは、シリコン基板101の表面の法線に対するチャネル方向への傾きであり、例えばθ=15°とする。θは、7°以上で且つ35°以下の範囲としても良い。p型チャネル不純物拡散層108形成のための注入の際に形成されている層間絶縁膜110の膜厚T1と、注入角度θとによって、n型ドレイン領域107側にてサイドウォールスペーサー109の影となる長さが幾何学的に決定される。例えば、図3dの工程においてCMP後の層間絶縁膜110の膜厚T1を60nmとしているが、これを他の値、例えば90nmとすると、同じ注入角度θ=15°であってもL1は長くなる。先にも説明した通り、L1は、チャネル長の50及び50nmのいずれか小さい方を上限とするのが良い。そこで、L1がこの範囲の値となるように、層間絶縁膜110の膜厚T1及び注入角度θを設定すれば良い。次に、図4cの工程を行なう。まず、開口部112内及び層間絶縁膜110上に沿って、ゲート絶縁膜104となる例えば膜厚3nmのHfO2膜104bをALD法によって堆積する。続いて、ゲート電極105となる例えば膜厚30nmのTiN膜105bをALD法により形成し、HfO2膜104bを介して開口部112内を埋め込む。次に、図4dの工程を行なう。ここでは、CMPにより、サイドウォールスペーサー109が露出するまでTiN膜105b及びその下のHfO2膜104bを平坦化する。これにより、ゲート絶縁膜104を介してサイドウォールスペーサー109の間の開口部112を埋め込むゲート電極105が形成される。この後、図示は省略するが、ゲート電極105よりも上の層間絶縁膜、配線等を形成する。以上のようにして、n型ソース領域106及びドレイン領域107よりも後にゲート電極105を形成するゲートラスト構造の半導体装置100が形成される。更に、このような製造方法によると、n型ソース領域106に余分なチャネル不純物が導入されることがないので、ソース抵抗を小さくすることができる。また、ゲート電極105及びゲート絶縁膜104にチャネル不純物が注入されることがないので、ゲート絶縁膜104に関する信頼性寿命の低下を抑制することができる。次に、以上のような製造方法に関し、シリコン基板101上に複数のNMOSトランジスタを形成する場合の例を説明する。図5は、複数のNMOSトランジスタを有する半導体装置100を製造するために用いるマスクレイアウトの一例である。当該レイアウトは、第1のNMOSトランジスタ211aと、第2のNMOSトランジスタ211bとを含む。第1のNMOSトランジスタ211aは、素子分離領域202に囲まれた第1のNMOSトランジスタ形成領域212aと、第1のゲート電極205aと、第1のNMOSトランジスタ形成領域212aにおける第1のゲート電極205aの一方及び他方に形成された第1のソース領域206a及び第1のドレイン領域207aを含む。第2のNMOSトランジスタ211bは、素子分離領域202に囲まれた第2のNMOSトランジスタ形成領域212bと、第2のゲート電極205bと、第2のNMOSトランジスタ形成領域212bにおける第2のゲート電極205bの一方及び他方に形成された第2のソース領域206b及び第2のドレイン領域207bを含む。また、図5のマスクレイアウトにおいて、複数のNMOSトランジスタ211a、211bのゲート電極205a、205bが同じ方向に延伸するように配置されている。更に、複数のNMOSトランジスタは、それぞれのゲート電極205a、205bに対して同じ側図5においては左側にソース領域206a、206bを備えている。図3a~d及び図4a~dに示した製造方法により半導体装置を製造する際に、図5に示すマスクレイアウトを用いたとする。この場合、一度の角度傾斜注入により、複数のNMOSトランジスタにおいて、チャネル領域111の内のうちドレイン領域207a、207b側に低濃度の領域を残し且つ他の領域にp型チャネル不純物拡散層図1等を参照を形成することができる。従って、処理不要の領域をレジストによりカバーするためのリソグラフィ工程、イオン注入工程等を増やすこと無しに、図1に示したMISFETと同様のNMOSトランジスタが複数備えられた半導体装置を製造することができる。レジスト除去を繰り返すと、サイドウォールスペーサー109の膜厚、開口部112に露出する部分のシリコン基板101の膜厚等図1等を参照が変動する。図5のマスクレイアウトを用いる場合、このような膜厚の変動を避けることができ、ゲート方向の向きに依存する特性ばらつきを小さくすることができる。変形例図6は、図5に示すマスクレイアウトの変形例を示す図である。当該マスクレイアウトにおいて、第2のNMOSトランジスタ211bは、第1のNMOSトランジスタ211aとは反対側に第2のソース領域206b及び第2のドレイン領域207bをそれぞれ有している。その他の点については、図5に示すマスクレイアウトと同様であり、同じ符号を用いている。このようなマスクレイアウトを用いる場合、二度の角度傾斜注入により、複数のNMOSトランジスタにおいて、チャネル領域111の内のうちドレイン領域207a、207b側に低濃度の領域を残し且つ他の領域にp型チャネル不純物拡散層108を形成することができる図1等を参照。尚、第1のNMOSトランジスタ211aに関してチャネル不純物拡散層を形成する際には、第2のNMOSトランジスタ211bのチャネル領域をレジストにより覆う。同様に、第2のNMOSトランジスタ211bに関してチャネル不純物拡散層を形成する際には、第1のNMOSトランジスタ211aのチャネル領域をレジストにより覆う。各NMOSトランジスタにおいてゲート電極に対するソース領域の位置が統一されている図5のレイアウトと比べると、イオン注入の回数は多くなり、それに伴う工程も増加する。しかしながら、各NMOSトランジスタにおけるゲート電極の延伸方向が統一されていない場合に比べると、イオン注入等の工程数は少なくなっている。従って、この場合にも、工程数を抑制し且つ特性ばらつきを小さくすることが可能である。尚、以上の実施形態において、MISFETとしてはNMOSFETを例として説明した。しかしながら、PMOSFETであっても良い。また、ゲート長が40nmの場合を例としたが、これ以外のゲート長を有する場合にも同様の効果を得ることができる。