"上面と下面を有する本体を備え、前記本体は、上面と下面を有する主要部分と、前記主要部分の上面に配置された複数の第1の端子と、前記主要部分の下面に配置された複数の第2の端子とを有し、前記主要部分は、積層された第1および第2の階層部分と、それぞれ前記第1および第2の階層部分を貫通する複数の貫通電極とを含み、前記複数の貫通電極は、前記複数の第1の端子と複数の第2の端子に電気的に接続され、前記第1および第2の階層部分の各々は、第1の面とその反対側の第2の面とを有する半導体チップと、複数の表面電極とを含み、前記複数の表面電極は、前記半導体チップに対して前記第2の面とは反対側に配置され、前記第1の階層部分と第2の階層部分は、前記第2の面同士が対向するように接合され、前記複数の第1の端子は、前記第1の階層部分における前記複数の表面電極を用いて構成され、前記複数の第2の端子は、前記第2の階層部分における前記複数の表面電極を用いて構成されていることを特徴とする積層チップパッケージ。前記第1および第2の階層部分における前記複数の表面電極のレイアウトは同じであり、前記複数の表面電極は、前記第1の階層部分において前記複数の第1の端子を構成するために用いられる複数の第1の端子構成部と、前記第2の階層部分において前記複数の第2の端子を構成するために用いられる複数の第2の端子構成部とを含むことを特徴とする請求項1記載の積層チップパッケージ。前記複数の表面電極は、1つの第1の端子構成部と1つの第2の端子構成部とを電気的に接続する接続部を1つ以上含むことを特徴とする請求項2記載の積層チップパッケージ。前記複数の表面電極は、前記半導体チップとの電気的接続のための複数のチップ接続表面電極を含み、前記第1および第2の階層部分の少なくとも一方において、前記複数のチップ接続表面電極は、前記半導体チップに接触してこれに電気的に接続されていることを特徴とする請求項1記載の積層チップパッケージ。前記第1の階層部分における複数の表面電極は、前記複数の第1の端子を構成するために用いられない1つ以上の表面電極を含み、前記第2の階層部分における複数の表面電極は、前記複数の第2の端子を構成するために用いられない1つ以上の表面電極を含むことを特徴とする請求項1記載の積層チップパッケージ。前記本体の上面に垂直な方向から見たときに、前記複数の第2の端子は、前記複数の第1の端子とオーバーラップする位置に配置され、前記複数の第2の端子が、それぞれ対応する第1の端子に前記貫通電極を介して電気的に接続されることによって、互いに電気的に接続された第1の端子と第2の端子の複数の対が形成され、前記複数の対は、複数の非オーバーラップ端子対を含み、前記非オーバーラップ端子対の各々は、互いに電気的に接続され且つ前記本体の上面に垂直な方向から見たときに互いにオーバーラップしない位置にあるいずれか1つの第1の端子といずれか1つの第2の端子からなることを特徴とする請求項1記載の積層チップパッケージ。前記複数の対は、更に、複数のオーバーラップ端子対を含み、前記オーバーラップ端子対の各々は、互いに電気的に接続され且つ前記本体の上面に垂直な方向から見たときに互いにオーバーラップする位置にあるいずれか1つの第1の端子といずれか1つの第2の端子からなることを特徴とする請求項6記載の積層チップパッケージ。前記複数の貫通電極は、いずれか1つの非オーバーラップ端子対に電気的に接続され且つ前記第1および第2の階層部分の少なくとも一方の半導体チップとの電気的接続に用いられるチップ接続貫通電極と、いずれか1つの非オーバーラップ端子対に電気的に接続され且つ前記第1および第2の階層部分の半導体チップのいずれにも電気的に接続されていないバイパス貫通電極とを含むことを特徴とする請求項6記載の積層チップパッケージ。前記半導体チップは、複数のメモリセルを含むことを特徴とする請求項1記載の積層チップパッケージ。前記第1および第2の階層部分の一方は第1の種類の階層部分であり、前記第1および第2の階層部分の他方は第2の種類の階層部分であり、前記第1の種類の階層部分では、前記半導体チップは、前記複数の貫通電極のうちの2つ以上の貫通電極に電気的に接続され、前記第2の種類の階層部分では、前記半導体チップは、いずれの貫通電極にも電気的に接続されていないことを特徴とする請求項1記載の積層チップパッケージ。前記第1の種類の階層部分における前記半導体チップは正常に動作するものであり、前記第2の種類の階層部分における前記半導体チップは正常に動作しないものであることを特徴とする請求項10記載の積層チップパッケージ。請求項1記載の積層チップパッケージを複数個製造する方法であって、各々が前記第1および第2の階層部分のいずれかとなる予定の、配列された複数の予備階層部分を含み、後に隣接する予備階層部分の境界位置で切断される2つの基礎構造物を積層して、積層基礎構造物を作製する工程と、前記積層基礎構造物を用いて、前記積層チップパッケージを複数個作製する工程とを備えたことを特徴とする積層チップパッケージの製造方法。前記積層基礎構造物を作製する工程は、後に、前記複数の貫通電極を収容するための複数の孔と前記複数の貫通電極とが形成されることによって前記積層基礎構造物となる初期積層基礎構造物を作製する工程と、前記初期積層基礎構造物に前記複数の孔を形成する形成する工程と、前記複数の孔内に前記複数の貫通電極を形成する工程とを含むことを特徴とする請求項12記載の積層チップパッケージの製造方法。前記2つの基礎構造物の各々は、前記複数の貫通電極を構成するための複数の導体部を含み、前記積層基礎構造物を作製する工程において、前記2つの基礎構造物における複数の導体部同士が互いに電気的に接続されることによって前記複数の貫通電極が形成されることを特徴とする請求項12記載の積層チップパッケージの製造方法。前記複数の表面電極は、前記半導体チップとの電気的接続のための複数のチップ接続表面電極を含み、前記積層基礎構造物を作製する工程は、各基礎構造物を作製するための一連の工程として、それぞれ前記半導体チップとなる予定の、配列された複数の半導体チップ予定部を含む基礎構造物前ウェハを作製する工程と、前記基礎構造物前ウェハに含まれる複数の半導体チップ予定部について、正常に動作する半導体チップ予定部と正常に動作しない半導体チップ予定部とを判別する工程と、前記基礎構造物前ウェハが前記基礎構造物になるように、正常に動作する半導体チップ予定部では前記複数のチップ接続表面電極が前記半導体チップ予定部に接触してこれに電気的に接続され、正常に動作しない半導体チップ予定部では前記複数のチップ接続表面電極が前記半導体チップ予定部に接触しないように、前記複数のチップ接続表面電極を形成する工程とを含むことを特徴とする請求項12記載の積層チップパッケージの製造方法。積層された複数のサブパッケージを備え、上下に隣接する2つのサブパッケージが電気的に接続された複合型積層チップパッケージであって、前記複数のサブパッケージの各々は、上面と下面を有する本体を備え、前記本体は、上面と下面を有する主要部分と、前記主要部分の上面に配置された複数の第1の端子と、前記主要部分の下面に配置された複数の第2の端子とを有し、前記主要部分は、積層された第1および第2の階層部分と、それぞれ前記第1および第2の階層部分を貫通する複数の貫通電極とを含み、前記複数の貫通電極は、前記複数の第1の端子と複数の第2の端子に電気的に接続され、前記第1および第2の階層部分の各々は、第1の面とその反対側の第2の面とを有する半導体チップと、複数の表面電極とを含み、前記複数の表面電極は、前記半導体チップに対して前記第2の面とは反対側に配置され、前記第1の階層部分と第2の階層部分は、前記第2の面同士が対向するように接合され、前記複数の第1の端子は、前記第1の階層部分における前記複数の表面電極を用いて構成され、前記複数の第2の端子は、前記第2の階層部分における前記複数の表面電極を用いて構成され、上下に隣接する任意の2つのサブパッケージにおいて、上側のサブパッケージにおける複数の第2の端子は、下側のサブパッケージにおける複数の第1の端子に電気的に接続されていることを特徴とする複合型積層チップパッケージ。前記第1および第2の階層部分における前記複数の表面電極のレイアウトは同じであり、前記複数の表面電極は、前記第1の階層部分において前記複数の第1の端子を構成するために用いられる複数の第1の端子構成部と、前記第2の階層部分において前記複数の第2の端子を構成するために用いられる複数の第2の端子構成部とを含むことを特徴とする請求項16記載の複合型積層チップパッケージ。前記複数の表面電極は、1つの第1の端子構成部と1つの第2の端子構成部とを電気的に接続する接続部を1つ以上含むことを特徴とする請求項17記載の複合型積層チップパッケージ。前記複数の表面電極は、前記半導体チップとの電気的接続のための複数のチップ接続表面電極を含み、前記第1および第2の階層部分の少なくとも一方において、前記複数のチップ接続表面電極は、前記半導体チップに接触してこれに電気的に接続されていることを特徴とする請求項16記載の複合型積層チップパッケージ。前記第1の階層部分における複数の表面電極は、前記複数の第1の端子を構成するために用いられない1つ以上の表面電極を含み、前記第2の階層部分における複数の表面電極は、前記複数の第2の端子を構成するために用いられない1つ以上の表面電極を含むことを特徴とする請求項16記載の複合型積層チップパッケージ。前記本体の上面に垂直な方向から見たときに、前記複数の第2の端子は、前記複数の第1の端子とオーバーラップする位置に配置され、前記複数の第2の端子が、それぞれ対応する第1の端子に前記貫通電極を介して電気的に接続されることによって、互いに電気的に接続された第1の端子と第2の端子の複数の対が形成され、前記複数の対は、複数の非オーバーラップ端子対を含み、前記非オーバーラップ端子対の各々は、互いに電気的に接続され且つ前記本体の上面に垂直な方向から見たときに互いにオーバーラップしない位置にあるいずれか1つの第1の端子といずれか1つの第2の端子からなることを特徴とする請求項16記載の複合型積層チップパッケージ。前記複数の対は、更に、複数のオーバーラップ端子対を含み、前記オーバーラップ端子対の各々は、互いに電気的に接続され且つ前記本体の上面に垂直な方向から見たときに互いにオーバーラップする位置にあるいずれか1つの第1の端子といずれか1つの第2の端子からなることを特徴とする請求項21記載の複合型積層チップパッケージ。前記複数の貫通電極は、いずれか1つの非オーバーラップ端子対に電気的に接続され且つ前記第1および第2の階層部分の少なくとも一方の半導体チップとの電気的接続に用いられるチップ接続貫通電極と、いずれか1つの非オーバーラップ端子対に電気的に接続され且つ前記第1および第2の階層部分の半導体チップのいずれにも電気的に接続されていないバイパス貫通電極とを含むことを特徴とする請求項21記載の複合型積層チップパッケージ。前記半導体チップは、複数のメモリセルを含むことを特徴とする請求項16記載の複合型積層チップパッケージ。前記複数のサブパッケージのうちの少なくとも1つにおいて、前記第1および第2の階層部分の一方は第1の種類の階層部分であり、前記第1および第2の階層部分の他方は第2の種類の階層部分であり、前記第1の種類の階層部分では、前記半導体チップは、前記複数の貫通電極のうちの2つ以上の貫通電極に電気的に接続され、前記第2の種類の階層部分では、前記半導体チップは、いずれの貫通電極にも電気的に接続されておらず、複合型積層チップパッケージは、更に、複数のサブパッケージのうちのいずれかに電気的に接続された追加部分を備え、前記追加部分は、少なくとも1つの追加半導体チップと、前記少なくとも1つの追加半導体チップが前記少なくとも1つのサブパッケージの第2の種類の階層部分における半導体チップの代替となるように、前記複数のサブパッケージのうちのいずれかにおける複数の第1の端子または複数の第2の端子と前記少なくとも1つの追加半導体チップとの電気的接続関係を規定する追加部分配線とを備えたことを特徴とする請求項16記載の複合型積層チップパッケージ。前記階層部分内の半導体チップおよび前記追加半導体チップは、それぞれ、複数のメモリセルを含むことを特徴とする請求項25記載の複合型積層チップパッケージ。請求項16記載の複合型積層チップパッケージを製造する方法であって、前記複数のサブパッケージを作製する工程と、前記複数のサブパッケージを積層し且つ互いに電気的に接続する工程とを備えたことを特徴とする複合型積層チップパッケージの製造方法。請求項25記載の複合型積層チップパッケージを製造する方法であって、前記複数のサブパッケージを作製する工程と、前記追加部分を作製する工程と、前記複数のサブパッケージと追加部分とを積層し且つ互いに電気的に接続する工程とを備えたことを特徴とする複合型積層チップパッケージの製造方法。ワイヤボンディング方式では、ワイヤ同士の接触を避けるために電極の間隔を小さくすることが難しいという問題点や、ワイヤの高い抵抗値が回路の高速動作の妨げになるという問題点がある。貫通電極方式では、上記のワイヤボンディング方式における問題点は解消される。ところで、後に切断されることによって複数のチップとなるウェハにおいて、チップの歩留まり、すなわちウェハ内の全チップに対する良品のチップの割合は、90~99である場合が多い。ここで、積層チップパッケージは、複数のチップを含むことから、積層チップパッケージに含まれる全てのチップが良品である割合は、チップの歩留まりよりも小さくなる。積層チップパッケージに含まれるチップの数が多くなるほど、積層チップパッケージに含まれる全てのチップが良品である割合は小さくなる。以下、積層チップパッケージによってフラッシュメモリ等のメモリデバイスを構成する場合について考える。一般的に、フラッシュメモリ等のメモリデバイスでは、欠陥のあるメモリセル列を冗長メモリセル列に置換する冗長技術によって、ある程度の数のメモリセルに欠陥があっても、メモリデバイスを正常に動作させることができるようになっている。積層チップパッケージによってメモリデバイスを構成する場合にも、複数のメモリセルを含むチップ中において、ある程度の数のメモリセルに欠陥があっても、冗長技術によって、欠陥のあるメモリセルを含むチップも使用しながら、メモリデバイスを正常に動作させることが可能である。しかし、例えば、複数のメモリセルとコントロール回路とを含むチップにおいてコントロール回路に配線不良が生じて、冗長技術を用いても正常に動作しない不良チップが生じた場合には、その不良チップは使用することができない。この場合、不良チップを良品のチップと交換することが考えられるが、その場合には、積層チップパッケージの製造コストが高くなる。1つの積層チップパッケージに不良チップが含まれる可能性を低くするために、1つの積層チップパッケージに含まれるチップの数を少なくすることが考えられる。この場合、それぞれ積層チップパッケージに含まれる全てのチップが良品である複数の積層チップパッケージを電気的に接続して、所望の数のチップを含むメモリデバイスを構成することが考えられる。しかし、この場合には、複数の積層チップパッケージを電気的に接続するための配線が複雑になるという問題点がある。本発明はかかる問題点に鑑みてなされたもので、その目的は、簡単な構成で、複数の積層チップパッケージを積層し互いに電気的に接続することを可能にし、その結果、所望の数の半導体チップを含むパッケージを低コストで実現できるようにした積層チップパッケージおよび複合型積層チップパッケージならびにそれらの製造方法を提供することにある。本発明の積層チップパッケージは、上面と下面を有する本体を備え、本体は、上面と下面を有する主要部分と、主要部分の上面に配置された複数の第1の端子と、主要部分の下面に配置された複数の第2の端子とを有している。主要部分は、積層された第1および第2の階層部分と、それぞれ第1および第2の階層部分を貫通する複数の貫通電極とを含んでいる。複数の貫通電極は、複数の第1の端子と複数の第2の端子に電気的に接続されている。第1および第2の階層部分の各々は、第1の面とその反対側の第2の面とを有する半導体チップと、複数の表面電極とを含んでいる。複数の表面電極は、半導体チップに対して第2の面とは反対側に配置されている。第1の階層部分と第2の階層部分は、第2の面同士が対向するように接合されている。複数の第1の端子は、第1の階層部分における複数の表面電極を用いて構成されている。複数の第2の端子は、第2の階層部分における複数の表面電極を用いて構成されている。本発明の複合型積層チップパッケージは、積層された複数のサブパッケージを備え、上下に隣接する2つのサブパッケージが電気的に接続されたものである。複数のサブパッケージの各々は、上面と下面を有する本体を備え、本体は、上面と下面を有する主要部分と、主要部分の上面に配置された複数の第1の端子と、主要部分の下面に配置された複数の第2の端子とを有している。主要部分は、積層された第1および第2の階層部分と、それぞれ第1および第2の階層部分を貫通する複数の貫通電極とを含んでいる。複数の貫通電極は、複数の第1の端子と複数の第2の端子に電気的に接続されている。第1および第2の階層部分の各々は、第1の面とその反対側の第2の面とを有する半導体チップと、複数の表面電極とを含んでいる。複数の表面電極は、半導体チップに対して第2の面とは反対側に配置されている。第1の階層部分と第2の階層部分は、第2の面同士が対向するように接合されている。複数の第1の端子は、第1の階層部分における複数の表面電極を用いて構成されている。複数の第2の端子は、第2の階層部分における複数の表面電極を用いて構成されている。上下に隣接する任意の2つのサブパッケージにおいて、上側のサブパッケージにおける複数の第2の端子は、下側のサブパッケージにおける複数の第1の端子に電気的に接続されている。本発明の積層チップパッケージまたは複合型積層チップパッケージにおいて、第1および第2の階層部分における複数の表面電極のレイアウトは同じであってもよい。この場合、複数の表面電極は、第1の階層部分において複数の第1の端子を構成するために用いられる複数の第1の端子構成部と、第2の階層部分において複数の第2の端子を構成するために用いられる複数の第2の端子構成部とを含んでいてもよい。また、複数の表面電極は、1つの第1の端子構成部と1つの第2の端子構成部とを電気的に接続する接続部を1つ以上含んでいてもよい。また、本発明の積層チップパッケージまたは複合型積層チップパッケージにおいて、複数の表面電極は、半導体チップとの電気的接続のための複数のチップ接続表面電極を含み、第1および第2の階層部分の少なくとも一方において、複数のチップ接続表面電極は、半導体チップに接触してこれに電気的に接続されていてもよい。また、本発明の積層チップパッケージまたは複合型積層チップパッケージにおいて、第1の階層部分における複数の表面電極は、複数の第1の端子を構成するために用いられない1つ以上の表面電極を含み、第2の階層部分における複数の表面電極は、複数の第2の端子を構成するために用いられない1つ以上の表面電極を含んでいてもよい。また、本発明の積層チップパッケージまたは複合型積層チップパッケージにおいて、本体の上面に垂直な方向から見たときに、複数の第2の端子は、複数の第1の端子とオーバーラップする位置に配置されていてもよい。この場合、複数の第2の端子が、それぞれ対応する第1の端子に貫通電極を介して電気的に接続されることによって、互いに電気的に接続された第1の端子と第2の端子の複数の対が形成されていてもよい。複数の対は、複数の非オーバーラップ端子対を含んでいてもよい。非オーバーラップ端子対の各々は、互いに電気的に接続され且つ本体の上面に垂直な方向から見たときに互いにオーバーラップしない位置にあるいずれか1つの第1の端子といずれか1つの第2の端子からなる。上記複数の対が、複数の非オーバーラップ端子対を含んでいる場合、複数の対は、更に、複数のオーバーラップ端子対を含んでいてもよい。オーバーラップ端子対の各々は、互いに電気的に接続され且つ本体の上面に垂直な方向から見たときに互いにオーバーラップする位置にあるいずれか1つの第1の端子といずれか1つの第2の端子からなる。また、複数の貫通電極は、いずれか1つの非オーバーラップ端子対に電気的に接続され且つ第1および第2の階層部分の少なくとも一方の半導体チップとの電気的接続に用いられるチップ接続貫通電極と、いずれか1つの非オーバーラップ端子対に電気的に接続され且つ第1および第2の階層部分の半導体チップのいずれにも電気的に接続されていないバイパス貫通電極とを含んでいてもよい。また、本発明の積層チップパッケージまたは複合型積層チップパッケージにおいて、半導体チップは、複数のメモリセルを含んでいてもよい。また、本発明の積層チップパッケージにおいて、第1および第2の階層部分の一方は第1の種類の階層部分であり、第1および第2の階層部分の他方は第2の種類の階層部分であってもよい。第1の種類の階層部分では、半導体チップは、複数の貫通電極のうちの2つ以上の貫通電極に電気的に接続され、第2の種類の階層部分では、半導体チップは、いずれの貫通電極にも電気的に接続されていない。第1の種類の階層部分における半導体チップは正常に動作するものであり、第2の種類の階層部分における半導体チップは正常に動作しないものであってもよい。また、本発明の複合型積層チップパッケージでは、複数のサブパッケージのうちの少なくとも1つにおいて、第1および第2の階層部分の一方は第1の種類の階層部分であり、第1および第2の階層部分の他方は第2の種類の階層部分であってもよい。第1の種類の階層部分では、半導体チップは、複数の貫通電極のうちの2つ以上の貫通電極に電気的に接続されている。第2の種類の階層部分では、半導体チップは、いずれの貫通電極にも電気的に接続されていない。この場合、複合型積層チップパッケージは、更に、複数のサブパッケージのうちのいずれかに電気的に接続された追加部分を備えていてもよい。追加部分は、少なくとも1つの追加半導体チップと、少なくとも1つの追加半導体チップが少なくとも1つのサブパッケージの第2の種類の階層部分における半導体チップの代替となるように、複数のサブパッケージのうちのいずれかにおける複数の第1の端子または複数の第2の端子と少なくとも1つの追加半導体チップとの電気的接続関係を規定する追加部分配線とを備えていてもよい。階層部分内の半導体チップおよび追加半導体チップは、それぞれ、複数のメモリセルを含んでいてもよい。本発明の積層チップパッケージの製造方法は、本発明の積層チップパッケージを複数個製造する方法である。この製造方法は、各々が第1および第2の階層部分のいずれかとなる予定の、配列された複数の予備階層部分を含み、後に隣接する予備階層部分の境界位置で切断される2つの基礎構造物を積層して、積層基礎構造物を作製する工程と、積層基礎構造物を用いて、積層チップパッケージを複数個作製する工程とを備えている。本発明の積層チップパッケージの製造方法において、積層基礎構造物を作製する工程は、後に、複数の貫通電極を収容するための複数の孔と複数の貫通電極とが形成されることによって積層基礎構造物となる初期積層基礎構造物を作製する工程と、初期積層基礎構造物に複数の孔を形成する形成する工程と、複数の孔内に複数の貫通電極を形成する工程とを含んでいてもよい。また、本発明の積層チップパッケージの製造方法において、2つの基礎構造物の各々は、複数の貫通電極を構成するための複数の導体部を含み、積層基礎構造物を作製する工程において、2つの基礎構造物における複数の導体部同士が互いに電気的に接続されることによって複数の貫通電極が形成されてもよい。本発明の積層チップパッケージの製造方法において、複数の表面電極は、半導体チップとの電気的接続のための複数のチップ接続表面電極を含んでいてもよい。この場合、積層基礎構造物を作製する工程は、各基礎構造物を作製するための一連の工程として、それぞれ半導体チップとなる予定の、配列された複数の半導体チップ予定部を含む基礎構造物前ウェハを作製する工程と、基礎構造物前ウェハに含まれる複数の半導体チップ予定部について、正常に動作する半導体チップ予定部と正常に動作しない半導体チップ予定部とを判別する工程と、基礎構造物前ウェハが基礎構造物になるように、正常に動作する半導体チップ予定部では複数のチップ接続表面電極が半導体チップ予定部に接触してこれに電気的に接続され、正常に動作しない半導体チップ予定部では複数のチップ接続表面電極が半導体チップ予定部に接触しないように、複数のチップ接続表面電極を形成する工程とを含んでいてもよい。本発明の第1の複合型積層チップパッケージの製造方法は、複数のサブパッケージを備えた複合型積層チップパッケージを製造する方法であって、複数のサブパッケージを作製する工程と、複数のサブパッケージを積層し且つ互いに電気的に接続する工程とを備えている。本発明の第2の複合型積層チップパッケージの製造方法は、複数のサブパッケージと追加部分とを備えた複合型積層チップパッケージを製造する方法であって、複数のサブパッケージを作製する工程と、追加部分を作製する工程と、複数のサブパッケージと追加部分とを積層し且つ互いに電気的に接続する工程とを備えている。本発明の積層チップパッケージ、複合型積層チップパッケージまたはそれらの製造方法によれば、複数の第1の端子と複数の第2の端子とを利用して、複数の積層チップパッケージサブパッケージを積層し互いに電気的に接続することが可能になる。また、本発明では、第1の階層部分と第2の階層部分は、第2の面同士が対向するように接合され、複数の第1の端子は、第1の階層部分における複数の表面電極を用いて構成され、複数の第2の端子は、第2の階層部分における複数の表面電極を用いて構成されている。これにより、本発明によれば、複数の積層チップパッケージサブパッケージ間の電気的接続を、簡単な構成で実現することができる。これらのことから、本発明によれば、簡単な構成で、複数の積層チップパッケージサブパッケージを積層し互いに電気的に接続することが可能になり、その結果、所望の数の半導体チップを含むパッケージを低コストで実現することが可能になるという効果を奏する。[第1の実施の形態]以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図1ないし図5を参照して、本発明の第1の実施の形態に係る積層チップパッケージおよび複合型積層チップパッケージの構成について説明する。図1は、本実施の形態に係る複合型積層チップパッケージの斜視図である。図2は、本実施の形態に係る積層チップパッケージの斜視図である。図3は、下側から見た図2の積層チップパッケージを示す斜視図である。図4は、図2に示した積層チップパッケージに含まれる1つの階層部分を示す平面図である。図5は、図4に示した階層部分を示す斜視図である。図1に示したように、本実施の形態に係る複合型積層チップパッケージ1は、積層された複数のサブパッケージを備え、上下に隣接する2つのサブパッケージが電気的に接続されたものである。図1には、複合型積層チップパッケージ1が、上から順に配置された4つのサブパッケージ1A,1B,1C,1Dを備えた例を示している。以下、任意のサブパッケージに関しては、符号1Sを付して表す。サブパッケージ1Sは、本実施の形態に係る積層チップパッケージである。図2および図3に示したように、サブパッケージ1Sは、上面2a、下面2b、および4つの側面2c,2d,2e,2fを有する本体2を備えている。側面2c,2dは互いに反対側を向き、側面2e,2fは互いに反対側を向いている。本体2は、上面2Maと下面2Mbを有する主要部分2Mを含んでいる。主要部分2Mは、積層された第1の階層部分10S1と第2の階層部分10S2を含んでいる。第1の階層部分10S1は、第2の階層部分10S2の上に配置されている。以下、任意の階層部分に関しては、符号10を付して表す。主要部分2Mは、更に、第1および第2の階層部分10S1,10S2を貫通する複数の貫通電極Tを含んでいる。本体2は、更に、主要部分2Mの上面2Maに配置された複数の第1の端子4と、主要部分2Mの下面2Mbに配置された複数の第2の端子5とを含んでいる。複数の貫通電極Tは、複数の第1の端子4と複数の第2の端子5に電気的に接続されている。本体2は、更に、上面配線4Wと、下面配線5Wとを含んでいる。上面配線4Wは、主要部分2Mの上面2Maにおいて複数の第1の端子4と複数の貫通電極Tとを電気的に接続する。下面配線5Wは、主要部分2Mの下面2Mbにおいて複数の第2の端子5と複数の貫通電極Tとを電気的に接続する。本体2の上面2aに垂直な方向から見たときに、複数の第2の端子5は、複数の第1の端子4とオーバーラップする位置に配置されている。従って、複数のサブパッケージ1Sを積層した場合、上側のサブパッケージ1Sにおける複数の第2の端子5は、下側のサブパッケージ1Sにおける複数の第1の端子4に対向する。本実施の形態では、複数のサブパッケージ1Sを積層する場合、上下に隣接する任意の2つのサブパッケージ1Sにおいて、上側のサブパッケージ1Sにおける複数の第2の端子5は、下側のサブパッケージ1Sにおける複数の第1の端子4に電気的に接続される。端子4,5の少なくとも一方は、半田材料よりなり端子4または端子5の表面に露出する半田層を含んでいてもよい。この場合には、半田層が加熱により溶融された後、固化することによって、上側のサブパッケージ1Sにおける複数の第2の端子5が下側のサブパッケージ1Sにおける複数の第1の端子4に電気的に接続される。第1および第2の階層部分10S1,10S2は、主要部分2Mの上面2Maと下面2Mbの間において積層されている。第1および第2の階層部分10S1,10S2は、例えば接着剤によって接合されている。次に、図4および図5を参照して、階層部分10について説明する。階層部分10は、半導体チップ30を含んでいる。半導体チップ30は、デバイスが形成された第1の面30aと、その反対側の第2の面30bと、互いに反対側を向いた第1の側面30cおよび第2の側面30d、ならびに互いに反対側を向いた第3の側面30eおよび第4の側面30fを有している。階層部分10は、更に、複数の表面電極と、絶縁部31とを含んでいる。複数の表面電極は、半導体チップ30に対して第2の面30bとは反対側に配置されている。絶縁部31は、半導体チップ30の第1の面30aと、複数の表面電極の一部を覆っている。本実施の形態では、第1および第2の階層部分10S1,10S2の外観上の構成は同じであり、いずれも図4および図5に示した通りである。ただし、主要部分2M内における姿勢は、階層部分10S1と階層部分10S2とで異なっている。すなわち、第1の階層部分10S1は、半導体チップ30の第1の面30aが上を向き、半導体チップ30の側面30c,30d,30e,30fが、それぞれ本体2の側面2c,2d,2e,2fに向く姿勢で配置されている。一方、第2の階層部分10S2は、半導体チップ30の第1の面30aが下を向き、半導体チップ30の側面30d,30c,30e,30fが、それぞれ、本体2の側面2c,2d,2e,2fに向く姿勢で配置されている。第1の階層部分10S1と第2の階層部分10S2は、第2の面30b同士が対向するように接合されている。1つのサブパッケージ1Sにおける第1および第2の階層部分10S1,10S2の少なくとも一方において、半導体チップ30は、複数の表面電極のうちの2つ以上の表面電極を介して、複数の貫通電極Tのうちの2つ以上の貫通電極Tに電気的に接続されている。以下、本実施の形態における複数の端子4,5、複数の貫通電極Tおよび複数の表面電極について詳しく説明する。本実施の形態では、複数の第2の端子5が、それぞれ対応する第1の端子4に貫通電極Tを介して電気的に接続されることによって、互いに電気的に接続された第1の端子4と第2の端子5の複数の対が形成されている。複数の対は、複数の非オーバーラップ端子対を含み、非オーバーラップ端子対の各々は、互いに電気的に接続され且つ本体2の上面2aに垂直な方向から見たときに互いにオーバーラップしない位置にあるいずれか1つの第1の端子4といずれか1つの第2の端子5からなる。複数の対は、更に、複数のオーバーラップ端子対を含み、オーバーラップ端子対の各々は、互いに電気的に接続され且つ本体2の上面2aに垂直な方向から見たときに互いにオーバーラップする位置にあるいずれか1つの第1の端子4といずれか1つの第2の端子5からなる。図2および図3に示した例では、複数の第1の端子4は、第1の種類の端子4A1,4A2,4A3,4A4と、第2の種類の端子4B11,4B12,4B13,4B21,4B22,4B23,4B31,4B32,4B33と、第3の種類の端子4C1,4C2,4C3とを含んでいる。同様に複数の第2の端子5は、第1の種類の端子5A1,5A2,5A3,5A4と、第2の種類の端子5B11,5B12,5B13,5B21,5B22,5B23,5B31,5B32,5B33と、第3の種類の端子5C1,5C2,5C3とを含んでいる。端子5A1~5A4,5B11~5B13,5B21~5B23,5B31~5B33,5C1~5C3は、それぞれ、端子4A1~4A4,4B11~4B13,4B21~4B23,4B31~4B33,4C1~4C3と対を形成している。端子の対4A1,5A1、4A2,5A2、4A3,5A3、4A4,5A4の各々における第1の端子4と第2の端子5は、互いに電気的に接続され且つ本体2の上面2aに垂直な方向から見たときに互いにオーバーラップする位置にある。従って、これらの対は、オーバーラップ端子対である。端子の対4B11,5B11、4B12,5B12、4B13,5B13、4B21,5B21、4B22,5B22、4B23,5B23、4B31,5B31、4B32,5B32、4B33,5B33、4C1,5C1、4C2,5C2、4C3,5C3の各々における第1の端子4と第2の端子5は、互いに電気的に接続され且つ本体2の上面2aに垂直な方向から見たときに互いにオーバーラップしない位置にある。従って、これらの対は、非オーバーラップ端子対である。本体2の上面2aに垂直な方向から見たときに、端子5B11,5B12,5B13,5C1,5B21,5B22,5B23,5C2,5B31,5B32,5B33,5C3は、それぞれ、端子4C1,4B11,4B12,4B13,4C2,4B21,4B22,4B23,4C3,4B31,4B32,4B33とオーバーラップする位置にある。複数の貫通電極Tは、第1の種類の貫通電極TA1,TA2,TA3,TA4と、第2の種類の貫通電極TB11,TB12,TB13,TB21,TB22,TB23,TB31,TB32,TB33と、第3の種類の貫通電極TC1,TC2,TC3とを含んでいる。第1の種類の貫通電極TA1,TA2,TA3,TA4は、それぞれ、オーバーラップ端子対4A1,5A1、4A2,5A2、4A3,5A3、4A4,5A4の各々における第1の端子4と第2の端子5を電気的に接続している。第1の種類の複数の貫通電極TA1~TA4は、主要部分2M内の第1および第2の階層部分10S1,10S2に共通する用途を有するものである。第2の種類の貫通電極TB11,TB12,TB13,TB21,TB22,TB23,TB31,TB32,TB33は、それぞれ、非オーバーラップ端子対4B11,5B11、4B12,5B12、4B13,5B13、4B21,5B21、4B22,5B22、4B23,5B23、4B31,5B31、4B32,5B32、4B33,5B33の各々における第1の端子4と第2の端子5を電気的に接続している。第2の種類の貫通電極は、主要部分2M内の第1および第2の階層部分10S1,10S2における2つの半導体チップ30のいずれにも電気的に接続されていない。従って、第2の種類の貫通電極は、本発明におけるバイパス貫通電極である。第3の種類の貫通電極TC1,TC2,TC3は、それぞれ、非オーバーラップ端子対4C1,5C1、4C2,5C2、4C3,5C3の各々における第1の端子4と第2の端子5を電気的に接続している。第3の種類の貫通電極は、主要部分2M内の第1および第2の階層部分10S1,10S2の少なくとも一方における半導体チップ30との電気的接続に用いられる。従って、第3の種類の貫通電極は、本発明におけるチップ接続貫通電極である。図2に示したように、主要部分2Mの上面2Maにおいて、第1の端子4A1~4A4,4B11~4B13,4B21~4B23,4B31~4B33,4C1~C3は、それぞれ、それらに最も近い位置にある貫通電極TA1~TA4,TB11~TB13,TB21~TB23,TB31~TB33,TC1~TC3に電気的に接続されている。また、図3に示したように、主要部分2Mの下面2Mbにおいて、複数の第2の端子5のうちの端子5A1~5A4は、それぞれ、それらに最も近い位置にある貫通電極TA1~TA4に電気的に接続されている。しかし、複数の第2の端子5のうちの端子5B11~5B13,5B21~5B23,5B31~5B33は、それぞれ、それらに最も近い位置にある貫通電極に隣接する貫通電極TB11~TB13,TB21~TB23,TB31~TB33に電気的に接続されている。また、端子5C1,5C2,5C3は、それぞれ、端子5B11,5B21,5B31に最も近い位置にある貫通電極TC1,TC2,TC3に電気的に接続されている。後で詳しく説明するが、複数の第1の端子4は、第1の階層部分10S1における複数の表面電極を用いて構成され、複数の第2の端子5は、第2の階層部分10S2における複数の表面電極を用いて構成されている。本実施の形態では、第1の階層部分10S1と第2の階層部分10S2における複数の表面電極のレイアウトは同じである。複数の表面電極は、第1の階層部分10S1において複数の第1の端子4を構成するために用いられる複数の第1の端子構成部と、第2の階層部分10S2において複数の第2の端子5を構成するために用いられる複数の第2の端子構成部とを含んでいる。図4および図5に示したように、複数の表面電極は、以下の第1ないし第6の種類の電極を含んでいる。第1の種類の電極32A1,32A2,32A3,32A4は、半導体チップ30の側面30e,30fに平行な方向に延びている。また、電極32A1,32A2,32A3,32A4は、それぞれ、半導体チップ30の側面30cにより近い位置に配置された環状部分32R1と、半導体チップ30の側面30dにより近い位置に配置された環状部分32R2とを有している。環状部分32R1は、側面30cに露出していない。環状部分32R2は、側面30dに露出していない。環状部分32R1,32R2は、それぞれ開口部を有している。電極32A1は、第1の階層部分10S1において端子4A1を構成するために用いられる第1の端子構成部34A1と、第2の階層部分10S2において端子5A1を構成するために用いられる第2の端子構成部35A1と、端子構成部34A1,35A1を電気的に接続する接続部36A1とを含んでいる。電極32A2は、第1の階層部分10S1において端子4A2を構成するために用いられる第1の端子構成部34A2と、第2の階層部分10S2において端子5A2を構成するために用いられる第2の端子構成部35A2と、端子構成部34A2,35A2を電気的に接続する接続部36A2とを含んでいる。電極32A3は、第1の階層部分10S1において端子4A3を構成するために用いられる第1の端子構成部34A3と、第2の階層部分10S2において端子5A3を構成するために用いられる第2の端子構成部35A3と、端子構成部34A3,35A3を電気的に接続する接続部36A3とを含んでいる。電極32A4は、第1の階層部分10S1において端子4A4を構成するために用いられる第1の端子構成部34A4と、第2の階層部分10S2において端子5A4を構成するために用いられる第2の端子構成部35A4と、端子構成部34A4,35A4を電気的に接続する接続部36A4とを含んでいる。第1の階層部分10S1では、電極32A1~32A4の環状部分32R1に、それぞれ、第1の種類の貫通電極TA1~TA4が電気的に接続されている。一方、第2の階層部分10S2では、電極32A1~32A4の環状部分32R2に、それぞれ、第1の種類の貫通電極TA1~TA4が電気的に接続されている。第1および第2の階層部分10S1,10S2の少なくとも一方において、第1の種類の電極32A1~32A4は、半導体チップ30に接触してこれに電気的に接続されている。図4において、電極32A1~32A4中の破線の四角は、電極32A1~32A4のうち半導体チップ30に接触している部分を表している。第2の種類の電極32B11~32B13,32B21~32B23,32B31~32B33は、それぞれ、半導体チップ30の側面30cにより近い位置に配置された環状部分32R1を有している。電極32B11~32B13,32B21~32B23,32B31~32B33は、それぞれ、第1の階層部分10S1において端子4B11~4B13,4B21~4B23,4B31~4B33を構成するために用いられる第1の端子構成部34B11~34B13,34B21~34B23,34B31~34B33を含んでいる。第1の階層部分10S1では、電極32B11~32B13,32B21~32B23,32B31~32B33の環状部分32R1が、それぞれ、第2の種類の貫通電極TB11~TB13,TB21~TB23,TB31~TB33に電気的に接続されている。一方、第2の階層部分10S2では、電極32B11~32B13,32B21~32B23,32B31~32B33は、いずれの貫通電極にも電気的に接続されていない。第2の種類の電極は、半導体チップ30に接触しない。第3の種類の電極32C1~32C3は、それぞれ、半導体チップ30の側面30cにより近い位置に配置された環状部分32R1を有している。電極32C1~32C3は、それぞれ、第1の階層部分10S1において端子4C1~4C3を構成するために用いられる第1の端子構成部34C1~34C3を含んでいる。第1の階層部分10S1では、電極32C1~32C3の環状部分32R1が、それぞれ、第3の種類の貫通電極TC1~TC3に電気的に接続されている。一方、第2の階層部分10S2では、電極32C1~32C3は、いずれの貫通電極にも電気的に接続されていない。第3の種類の電極は、半導体チップ30に接触しない。第4の種類の電極33B11~33B13,33B21~33B23,33B31~33B33は、それぞれ、半導体チップ30の側面30dにより近い位置に配置された環状部分32R2を有している。電極33B11~33B13,33B21~33B23,33B31~33B33は、それぞれ、第2の階層部分10S2において端子5B11~5B13,5B21~5B23,5B31~5B33を構成するために用いられる第2の端子構成部35B11~35B13,35B21~35B23,35B31~35B33を含んでいる。第2の階層部分10S2では、電極33B11~33B13,33B21~33B23,33B31~33B33の環状部分32R2が、それぞれ、第2の種類の貫通電極TB11~TB13,TB21~TB23,TB31~TB33に電気的に接続されている。一方、第1の階層部分10S1では、電極33B11~33B13,33B21~33B23,33B31~33B33は、いずれの貫通電極にも電気的に接続されていない。第4の種類の電極は、半導体チップ30に接触しない。第5の種類の電極33C1~33C3は、それぞれ、半導体チップ30の側面30dにより近い位置に配置された環状部分32R2を有している。電極33C1~33C3は、それぞれ、第2の階層部分10S2において端子5C1~5C3を構成するために用いられる第2の端子構成部35C1~35C3を含んでいる。第2の階層部分10S2では、電極33C1~33C3の環状部分32R2が、それぞれ、第3の種類の貫通電極TC1~TC3に電気的に接続されている。一方、第1の階層部分10S1では、電極33C1~33C3は、いずれの貫通電極にも電気的に接続されていない。第5の種類の電極は、半導体チップ30に接触しない。第6の種類の電極32D1,32D2は、端子4または端子5を構成するために用いられない電極である。電極32D1は、電極32C1と電極33C1に電気的に接続されている。電極32D2は、電極32C2と電極33C3に電気的に接続されている。第1および第2の階層部分10S1,10S2の少なくとも一方において、第6の種類の電極32D1,32D2は、半導体チップ30に接触してこれに電気的に接続されている。図4において、電極32D1,32D2中の破線の四角は、電極32D1,32D2のうち半導体チップ30に接触している部分を表している。第1の種類の電極32A1~32A4と第6の種類の電極32D1,32D2は、半導体チップ30との電気的接続のための表面電極であり、本発明におけるチップ接続表面電極に対応する。階層部分10S1の電極32D1は、電極32C1を介して貫通電極TC1に電気的に接続されている。また、階層部分10S2の電極32D1は、電極33C1を介して貫通電極TC1に電気的に接続されている。また、階層部分10S1の電極32D2は、電極32C2を介して貫通電極TC2に電気的に接続されている。また、階層部分10S2の電極32D2は、電極33C3を介して貫通電極TC3に電気的に接続されている。以下、任意の表面電極に関しては、符号32を付して表す。階層部分10S1,10S2では、絶縁部31は、複数の表面電極32のうちの複数の第1および第2の端子構成部を覆わずに、半導体チップ30の第1の面30aと複数の表面電極32の他の部分を覆っている。絶縁部31によって覆われていない第1および第2の端子構成部は、それぞれ導体パッドを形成している。この導体パッドの上には導体層が形成されている。第1の階層部分10S1における第1の端子構成部および導体層は、第1の端子4を構成している。第2の階層部分10S2における第2の端子構成部および導体層は、第2の端子5を構成している。このように、本実施の形態では、複数の第1の端子4は、第1の階層部分10S1における複数の表面電極32複数の第1の端子構成部を用いて構成されている。階層部分10S1の複数の表面電極32における絶縁部31に覆われた部分のうちの一部は、上面配線4Wとなる。また、複数の第2の端子5は、第2の階層部分10S2における複数の表面電極32複数の第2の端子構成部を用いて構成されている。階層部分10S2の複数の表面電極32における絶縁部31に覆われた部分のうちの一部は、下面配線5Wとなる。図1ないし図3では、階層部分10S1,10S2における絶縁部31を破線で表している。サブパッケージ1S内の第1および第2の階層部分10S1,10S2の少なくとも一方は、第1の種類の階層部分である。サブパッケージ1S内の第1および第2の階層部分10S1,10S2は、1つの第2の種類の階層部分を含んでいてもよい。すなわち、第1および第2の階層部分10S1,10S2の一方が第1の種類の階層部分であり、第1および第2の階層部分10S1,10S2の他方が第2の種類の階層部分であってもよい。第1の種類の階層部分における半導体チップ30は正常に動作するものであり、第2の種類の階層部分における半導体チップ30は正常に動作しないものである。以下、正常に動作する半導体チップ30を良品の半導体チップ30と言い、正常に動作しない半導体チップ30を不良の半導体チップ30と言う。以下、第1の種類の階層部分と第2の種類の階層部分とを区別する場合には、第1の種類の階層部分については符号10Aで表し、第2の種類の階層部分については符号10Bで表す。第1の種類の階層部分10Aでは、半導体チップ30は、複数の貫通電極Tのうちの2つ以上の貫通電極Tに電気的に接続されている。具体的には、第1の種類の階層部分10Aでは、電極32A1~32A4,32D1,32D2は、半導体チップ30に接触してこれに電気的に接続されている。これにより、第1の種類の階層部分10Aでは、半導体チップ30は、貫通電極TA1~TA4と、貫通電極TC1と、貫通電極TC2,TC3の一方に電気的に接続されている。第2の種類の階層部分10Bでは、電極32A1~32A4,32D1,32D2は、半導体チップ30に接触していない。従って、第2の種類の階層部分10Bでは、半導体チップ30は、いずれの貫通電極Tにも電気的に接続されていない。複合型積層チップパッケージ1内の少なくとも1つのサブパッケージ1Sが第2の種類の階層部分10Bを含んでいる場合には、複数のサブパッケージ1Sに後で説明する追加部分を加えて、複合型積層チップパッケージ1を構成する。これについては、後で詳しく説明する。半導体チップ30は、フラッシュメモリ、DRAM、SRAM、MRAM、PROM、FeRAM等のメモリを構成するメモリチップであってもよい。この場合、半導体チップ30は、複数のメモリセルを含んでいる。この場合には、複数の半導体チップ30を含む複合型積層チップパッケージ1によって、大容量のメモリデバイスを実現することができる。また、本実施の形態に係る複合型積層チップパッケージ1によれば、複合型積層チップパッケージ1に含まれる半導体チップ30の数を変えることにより、64GBギガバイト、128GB、256GB等の種々の容量のメモリデバイスを容易に実現することができる。半導体チップ30が複数のメモリセルを含んでいる場合、半導体チップ30が1つ以上の欠陥のあるメモリセルを含んでいても、冗長技術によって正常に動作させることができる場合には、その半導体チップ30は、良品の半導体チップである。半導体チップ30は、メモリチップに限らず、CPU、センサ、センサの駆動回路等の他のデバイスを実現するものであってもよい。本実施の形態に係る積層チップパッケージであるサブパッケージ1Sは、それぞれ貫通電極Tによって互いに電気的に接続された第1の端子4と第2の端子5の複数の対を含んでいる。この複数の対は、複数の非オーバーラップ端子対を含んでいる。これにより、本実施の形態によれば、同じ構成の複数のサブパッケージ1Sを積層し互いに電気的に接続した場合に、複数のサブパッケージ1Sの同じ階層にある半導体チップ30に対応付けられる複数の信号のうちのいくつかを、サブパッケージ1S毎に容易に変えることができる。以下、本実施の形態に係る複合型積層チップパッケージ1を用いてメモリデバイスを実現する場合を例にとって、積層チップパッケージおよび複合型積層チップパッケージ1について更に詳しく説明する。図11は、本実施の形態に係る複合型積層チップパッケージ1を用いたメモリデバイスの構成を示すブロック図である。このメモリデバイスは、8つのメモリチップMC1,MC2,MC3,MC4,MC5,MC6,MC7,MC8と、これらのメモリチップを制御するコントローラ90とを備えている。メモリチップMC1,MC2,MC3,MC4,MC5,MC6,MC7,MC8は、それぞれ、図1に示したサブパッケージ1Aにおける階層部分10S1,10S2、サブパッケージ1Bにおける階層部分10S1,10S2、サブパッケージ1Cにおける階層部分10S1,10S2、ならびにサブパッケージ1Dにおける階層部分10S1,10S2内の半導体チップ30である。各メモリチップは、複数のメモリセルと、アドレスデコーダ等の周辺回路とを含んでいる。コントローラ90は、複合型積層チップパッケージ1とは別に設けられ、サブパッケージ1Aの複数の第1の端子4またはサブパッケージ1Dの複数の第2の端子5に電気的に接続される。メモリデバイスは、更に、コントローラ90と8つのメモリチップを電気的に接続するデータバス91と、コントローラ90と8つのメモリチップを電気的に接続する1つ以上の共通線92とを備えている。8つのメモリチップは、それぞれ、データバス91が電気的に接続される複数の電極パッドと、1つ以上の共通線92が電気的に接続される1つ以上の電極パッドとを有している。データバス91は、アドレス、コマンド、データ等を伝達する。1つ以上の共通線92には、電源線や、データバス91が伝達する信号以外の信号であって8つのメモリチップで共通に利用される信号を伝達する信号線がある。8つのメモリチップは、それぞれ、更に、チップイネーブル信号が入力される電極パッドCEと、レディー/ビジー信号を出力する電極パッドR/Bを有している。チップイネーブル信号は、メモリチップの選択と非選択を制御する信号である。レディー/ビジー信号は、メモリチップの動作状態を示す信号である。図11に示したメモリデバイスは、更に、信号線93C1,93C2,93C3,93C4を備えている。信号線93C1は、コントローラ90とメモリチップMC1,MC2の電極パッドCEとを電気的に接続し、チップイネーブル信号CE1を伝達する。信号線93C2は、コントローラ90とメモリチップMC3,MC4の電極パッドCEとを電気的に接続し、チップイネーブル信号CE2を伝達する。信号線93C3は、コントローラ90とメモリチップMC5,MC6の電極パッドCEとを電気的に接続し、チップイネーブル信号CE3を伝達する。信号線93C4は、コントローラ90とメモリチップMC7,MC8の電極パッドCEとを電気的に接続し、チップイネーブル信号CE4を伝達する。このように、図11に示した例では、信号線93C1をメモリチップMC1,MC2で共用し、信号線93C2をメモリチップMC3,MC4で共用し、信号線93C3をメモリチップMC5,MC6で共用し、信号線93C4をメモリチップMC7,MC8で共用している。しかし、信号線93C1,93C2,93C3,93C4の代りに、メモリチップ毎に異なるチップイネーブル信号を伝達する8つの信号線を設けてもよい。図11に示したメモリデバイスは、更に、信号線93R1,93R2,93R3,93R4,93R5,93R6,93R7,93R8を備えている。信号線93R1~93R8の各一端はコントローラ90に電気的に接続されている。信号線93R1~93R8の他端は、それぞれ、メモリチップMC1~MC8の電極パッドR/Bに電気的に接続されている。信号線93R1~93R8は、それぞれ、レディー/ビジー信号R/B1~R/B8を伝達する。以下、図1に示したサブパッケージ1A~1Dにおける複数の貫通電極Tと、図11に示した複数の信号線との関係について説明する。サブパッケージ1A~1Dにおいて、端子4A1,5A1および貫通電極TA1は互いに電気的に接続され、端子4A2,5A2および貫通電極TA2は互いに電気的に接続され、端子4A3,5A3および貫通電極TA3は互いに電気的に接続され、端子4A4,5A4および貫通電極TA4は互いに電気的に接続されている。このようして形成されたサブパッケージ1Aの端子4A1~4A4からサブパッケージ1Dの端子5A1~5A4に至る複数の電気的経路は、データバス91と1つ以上の共通線92の一部を構成する。サブパッケージ1Aの端子4C1は、サブパッケージ1Aの貫通電極TC1を介して、サブパッケージ1Aの端子5C1に電気的に接続されている。サブパッケージ1Aの端子5C1は、サブパッケージ1Bの端子4B13に電気的に接続されている。サブパッケージ1Bの端子4B13は、サブパッケージ1Bの貫通電極TB13を介して、サブパッケージ1Bの端子5B13に電気的に接続されている。サブパッケージ1Bの端子5B13は、サブパッケージ1Cの端子4B12に電気的に接続されている。サブパッケージ1Cの端子4B12は、サブパッケージ1Cの貫通電極TB12を介して、サブパッケージ1Cの端子5B12に電気的に接続されている。サブパッケージ1Cの端子5B12は、サブパッケージ1Dの端子4B11に電気的に接続されている。サブパッケージ1Dの端子4B11は、サブパッケージ1Dの貫通電極TB11を介して、サブパッケージ1Dの端子5B11に電気的に接続されている。このようにして、サブパッケージ1Aの端子4C1、サブパッケージ1Aの貫通電極TC1、サブパッケージ1Aの端子5C1、サブパッケージ1Bの端子4B13、サブパッケージ1Bの貫通電極TB13、サブパッケージ1Bの端子5B13、サブパッケージ1Cの端子4B12、サブパッケージ1Cの貫通電極TB12、サブパッケージ1Cの端子5B12、サブパッケージ1Dの端子4B11、サブパッケージ1Dの貫通電極TB11およびサブパッケージ1Dの端子5B11を経由する電気的経路が形成される。この電気的経路は、図11に示した信号線93C1の一部を構成する。この電気的経路には、サブパッケージ1Aの端子4C1またはサブパッケージ1Dの端子5B11を介して、チップイネーブル信号CE1が与えられる。上記電気的経路は、サブパッケージ1A~1D内の全ての階層部分10内の半導体チップ30のうち、サブパッケージ1Aの階層部分10S1,10S2内の半導体チップ30すなわちメモリチップMC1,MC2にのみ電気的に接続されている。なぜならば、この電気的経路は、サブパッケージ1Aでは階層部分10S1,10S2内の半導体チップ30に電気的に接続されたチップ接続貫通電極TC1を経由するが、サブパッケージ1B~1Dではバイパス貫通電極TB13,TB12,TB11を経由するからである。このようにして、メモリチップMC1~MC8のうちのメモリチップMC1,MC2にのみチップイネーブル信号CE1を与えることのできる電気的経路が形成される。同様にして、メモリチップMC3,MC4にのみチップイネーブル信号CE2を与えることのできる電気的経路、メモリチップMC5,MC6にのみチップイネーブル信号CE3を与えることのできる電気的経路、ならびにメモリチップMC7,MC8にのみチップイネーブル信号CE4を与えることのできる3つの電気的経路も形成される。また、複合型積層チップパッケージ1では、サブパッケージ1Aの端子4C2、サブパッケージ1Aの貫通電極TC2、サブパッケージ1Aの端子5C2、サブパッケージ1Bの端子4B23、サブパッケージ1Bの貫通電極TB23、サブパッケージ1Bの端子5B23、サブパッケージ1Cの端子4B22、サブパッケージ1Cの貫通電極TB22、サブパッケージ1Cの端子5B22、サブパッケージ1Dの端子4B21、サブパッケージ1Dの貫通電極TB21およびサブパッケージ1Dの端子5B21を経由する電気的経路が形成される。この電気的経路は、図11に示した信号線93R1の一部を構成する。上記電気的経路は、サブパッケージ1A~1D内の全ての階層部分10内の半導体チップ30のうち、サブパッケージ1Aの階層部分10S1内の半導体チップ30すなわちメモリチップMC1にのみ電気的に接続されている。このようにして、メモリチップMC1~MC8のうちのメモリチップMC1のみのレディー/ビジー信号を伝達して、サブパッケージ1Aの端子4C2またはサブパッケージ1Dの端子5B21より出力することのできる電気的経路が形成される。同様にして、メモリチップMC2~MC8のうちの1つにのみ電気的に接続され、そのメモリチップのみのレディー/ビジー信号を伝達し、出力することのできる7つの電気的経路も形成される。以上説明した例によれば、同じ構成のサブパッケージ1A~1Dの同じ階層にある半導体チップ30メモリチップに対応付けられるチップイネーブル信号またはレディー/ビジー信号を、サブパッケージ1A~1D毎に容易に変えることができる。次に、複合型積層チップパッケージ1内の少なくとも1つのサブパッケージ1Sが第2の種類の階層部分10Bを含んでいる場合の本実施の形態における対処方法について説明する。この場合、本実施の形態では、複数のサブパッケージ1Sに追加部分51を加えて、複合型積層チップパッケージ1を構成する。追加部分51は、少なくとも1つの追加半導体チップと、追加部分配線とを備えている。追加部分配線は、少なくとも1つの追加半導体チップが少なくとも1つのサブパッケージ1Sの第2の種類の階層部分10Bにおける半導体チップ30の代替となるように、複数のサブパッケージ1Sのうちのいずれかにおける複数の第1の端子4または複数の第2の端子5と少なくとも1つの追加半導体チップとの電気的接続関係を規定する。ここで、図6ないし図8を参照して、追加部分51の第1および第2の例について説明する。以下、第1の例の追加部分51を符号51S1で表し、第2の例の追加部分51を符号51S2で表す。図6は、追加部分51S1を示す斜視図である。図7は、下側から見た図6の追加部分51S1を示す斜視図である。図8は、追加部分51S2を示す斜視図である。追加部分51S1,51S2は、いずれも、上面、下面および4つの側面を有する追加部分本体60と、追加部分配線53とを備えている。追加部分本体60は、1つの追加半導体チップ80を含んでいる。追加半導体チップ80の構成は、良品の半導体チップ30と同じである。追加部分本体60は、1つの第1の種類の階層部分10Aに相当する。追加部分配線53は、追加半導体チップ80を貫通する複数の貫通電極ATと、追加部分本体60の上面に配置されて複数の貫通電極ATに電気的に接続された複数の第1の追加部分端子54と、追加部分本体60の下面に配置されて複数の貫通電極ATに電気的に接続された複数の第2の追加部分端子55とを含んでいる。複数の第1の追加部分端子54の形状および配置は、図2に示した複数の第1の端子4と同じである。複数の第2の追加部分端子55は、複数の第1の追加部分端子54とオーバーラップする位置に配置されている。複数の貫通電極ATは、互いにオーバーラップする位置にある第1の追加部分端子54と第2の追加部分端子55とを電気的に接続している。追加部分本体60は、更に、追加半導体チップ80の上面および下面を覆う絶縁部81と、複数の貫通電極ATに電気的に接続された複数の電極82とを含んでいる。電極82は、追加部分本体60の1つの側面により近い位置に配置された環状部分82Rを有している。この環状部分82Rは、追加部分本体60の1つの側面に露出していない。環状部分82Rは開口部を有している。この環状部分82Rが貫通電極ATに電気的に接続されている。複数の第1の追加部分端子54と複数の第2の追加部分端子55は、絶縁部81から露出している。図6ないし図8では、絶縁部81を破線で表している。複数の電極82は、図4および図5に示した複数の表面電極32のうちの電極32A1~32A4,32B11~32B13,32B21~32B23,32B31~32B33,32C1~32C3に対応する複数の電極を含んでいる。これらの電極は、それぞれ、第1の追加部分端子54を構成する端子構成部と、この端子構成部と貫通電極ATとを電気的に接続する部分とを含んでいる。複数の電極82は、更に、電極32D1,32D2に対応する電極82D1,82D2を含んでいる。複数の第1の追加部分端子54は、電極82D1,82D2以外の複数の電極82を用いて構成されている。すなわち、電極82D1,82D2以外の複数の電極82における端子構成部は、導体パッドを形成している。この導体パッドの上には導体層が形成されている。これら導体パッドおよび導体層は、第1の追加部分端子54を構成している。電極32A1~32A4に対応する複数の電極82と、電極82D1,82D2は、追加半導体チップ80に接触してこれに電気的に接続されている。複数の貫通電極ATは、それぞれ貫通電極TA1~TA4,TB11~TB13,TB21~TB23,TB31~TB33,TC1~TC3に対応する貫通電極ATA1~ATA4,ATB11~ATB13,ATB21~ATB23,ATB31~ATB33,ATC1~ATC3を含んでいる。図6および図7に示したように、追加部分51S1では、電極82D1は、貫通電極ATC1に電気的に接続された電極に対して電気的に接続されている。これにより、追加部分51S1における電極82D1は、貫通電極ATC1に電気的に接続されている。また、追加部分51S1における電極82D2は、貫通電極ATC2に電気的に接続された電極に対して電気的に接続されている。これにより、追加部分51S1における電極82D2は、貫通電極ATC2に電気的に接続されている。追加部分51S1は、階層部分10S1と同等の構成および機能を有する。追加部分51S1は、階層部分10S1が第2の種類の階層部分10Bである場合に、階層部分10S1の代替となるものである。図8に示した追加部分51S2では、電極82D1は、貫通電極ATC1に電気的に接続された電極に対して電気的に接続されている。これにより、追加部分51S2における電極82D1は、貫通電極ATC1に電気的に接続されている。また、追加部分51S2における電極82D2は、貫通電極ATC3に電気的に接続された電極に対して電気的に接続されている。これにより、追加部分51S2における電極82D2は、貫通電極ATC3に電気的に接続されている。追加部分51S2は、階層部分10S2と同等の構成および機能を有する。追加部分51S2は、階層部分10S2が第2の種類の階層部分10Bである場合に、階層部分10S2の代替となるものである。次に、図9および図10を参照して、複合型積層チップパッケージ1内の少なくとも1つのサブパッケージ1Sが第2の種類の階層部分10Bを含んでいる場合における追加部分51を用いた対処方法について具体的に説明する。図9は、1つの追加部分51を含む複合型積層チップパッケージ1の第1の例を示す斜視図である。図10は、1つの追加部分51を含む複合型積層チップパッケージ1の第2の例を示す斜視図である。本実施の形態において、第2の種類の階層部分10Bでは、複数の表面電極32は半導体チップ30に電気的に接続されていない。そのため、第2の種類の階層部分10Bにおける不良の半導体チップ30は、複数の貫通電極Tに電気的に接続されず、その結果、使用不能にされる。本実施の形態では、複合型積層チップパッケージ1内の少なくとも1つのサブパッケージ1Sが第2の種類の階層部分10Bを含んでいる場合、1つ以上の追加部分51を加えて、複合型積層チップパッケージ1を構成する。この複合型積層チップパッケージ1は、不良の半導体チップ30を含まない複合型積層チップパッケージ1と同等の機能を有する。図1に示した複合型積層チップパッケージ1において、サブパッケージ1Aの階層部分10S1が第2の種類の階層部分10Bである場合には、図9に示したように、階層部分10S1の代替となる追加部分51S1をサブパッケージ1Aの上に配置する。この場合、追加部分51S1における複数の第2の追加部分端子55がサブパッケージ1Aにおける複数の第1の端子4に電気的に接続される。追加部分51S1における電極82D1,82D2は、サブパッケージ1Aの階層部分10S1と同様に、それぞれサブパッケージ1Aにおける貫通電極TC1,TC2に電気的に接続される。サブパッケージ1Aにおける階層部分10S2が第2の種類の階層部分10Bである場合には、追加部分51S1の代りに追加部分51S2をサブパッケージ1Aの上に配置すればよい。なお、サブパッケージ1Aの階層部分10S1または10S2が第2の種類の階層部分10Bである場合には、追加部分51S1または51S2をサブパッケージ1Dの下に配置してもよい。図1に示した複合型積層チップパッケージ1において、サブパッケージ1Bの階層部分10S1が第2の種類の階層部分10Bである場合には、図10に示したように、階層部分10S1の代替となる追加部分51S1をサブパッケージ1Bの上、すなわちサブパッケージ1Aとサブパッケージ1Bの間に配置する。この場合、追加部分51S1における複数の第2の追加部分端子55がサブパッケージ1Bにおける複数の第1の端子4に電気的に接続され、追加部分51S1における複数の第1の追加部分端子54がサブパッケージ1Aにおける複数の第2の端子5に電気的に接続される。追加部分51S1における電極82D1,82D2は、サブパッケージ1Bの階層部分10S1と同様に、それぞれサブパッケージ1Bにおける貫通電極TC1,TC2に電気的に接続される。サブパッケージ1Bにおける階層部分10S2が第2の種類の階層部分10Bである場合には、追加部分51S1の代りに追加部分51S2をサブパッケージ1Bの上に配置すればよい。同様に、サブパッケージ1Cの階層部分10S1または10S2が第2の種類の階層部分10Bである場合には、追加部分51S1または51S2をサブパッケージ1Cの上に配置すればよい。また、サブパッケージ1Dの階層部分10S1または10S2が第2の種類の階層部分10Bである場合には、追加部分51S1または51S2をサブパッケージ1Dの上に配置すればよい。サブパッケージ1A~1D内に2つ以上の第2の種類の階層部分10Bが含まれている場合には、上記の方針に従って、2つ以上の追加部分51を追加して、複合型積層チップパッケージ1を構成すればよい。上述のいずれの構成の複合型積層チップパッケージ1においても、追加部分51における追加半導体チップ80は、不良の半導体チップ30の代替となるように、追加部分配線53を介してサブパッケージ1A~1Dにおける複数の貫通電極Tに電気的に接続される。図11は、複合型積層チップパッケージ1が不良の半導体チップ30メモリチップを含まない場合を表している。図12は、一例として、サブパッケージ1Bの階層部分10S2の半導体チップ30すなわちメモリチップMC4が不良である場合における対処方法を示している。図12は、複数のメモリチップと信号線93C1~93C4,93R1~93R8との関係を表している。メモリチップMC4が不良である場合、サブパッケージ1Bの階層部分10S2では、複数の電極はメモリチップMC4に電気的に接続されていない。そのため、不良のメモリチップMC4は、複数の貫通電極Tに電気的に接続されず、その結果、使用不能にされる。この場合、本実施の形態では、階層部分10S2の代替となる追加部分51S2を、サブパッケージ1Bの上に配置して、複合型積層チップパッケージ1を構成する。図12では、追加部分51S2における追加半導体チップ80であるメモリチップを記号AMCで表している。メモリチップAMCは、追加部分配線53を介してサブパッケージ1Bにおける複数の貫通電極Tに電気的に接続される。特に、追加部分51S2における電極82D1,82D2は、サブパッケージ1Bにおける階層部分10S2と同様に、それぞれサブパッケージ1Bにおける貫通電極TC1,TC3に電気的に接続される。その結果、図12に示したように、メモリチップAMCの電極パッドCE,R/Bは、それぞれ、信号線93C2,93R4に電気的に接続される。これにより、複合型積層チップパッケージ1は、不良の半導体チップ30メモリチップを含まない複合型積層チップパッケージ1と同等の機能を有することになる。次に、図13を参照して、半導体チップ30メモリチップに含まれるメモリセルの構成の一例について説明する。図13に示したメモリセル40は、P型シリコン基板61の表面の近傍に形成されたソース62およびドレイン63を備えている。ソース62およびドレイン63は、共にN型の領域である。ソース62とドレイン63は、これらの間にP型シリコン基板61の一部よりなるチャネルが形成されるように、所定の間隔を開けて配置されている。メモリセル40は、更に、ソース62とドレイン63の間において基板61の表面上に順に積層された絶縁膜64、浮遊ゲート65、絶縁膜66および制御ゲート67を備えている。メモリセル40は、更に、ソース62、ドレイン63、絶縁膜64、浮遊ゲート65、絶縁膜66および制御ゲート67を覆う絶縁層68を備えている。この絶縁層68には、ソース62、ドレイン63、制御ゲート67のそれぞれの上で開口するコンタクトホールが形成されている。メモリセル40は、それぞれ、ソース62、ドレイン63、制御ゲート67の上方の位置で絶縁層68上に形成されたソース電極72、ドレイン電極73、制御ゲート電極77を備えている。ソース電極72、ドレイン電極73、制御ゲート電極77は、それぞれ、対応するコンタクトホールを通して、ソース62、ドレイン63、制御ゲート67に接続されている。次に、本実施の形態に係る積層チップパッケージの製造方法および複合型積層チップパッケージ1の製造方法について説明する。本実施の形態に係る複合型積層チップパッケージ1の製造方法は、複数のサブパッケージ1Sを作製する工程と、複数のサブパッケージ1Sを積層し、上下に隣接する任意の2つのサブパッケージ1Sにおいて、上側のサブパッケージ1Sにおける複数の第2の端子5を下側のサブパッケージ1Sにおける複数の第1の端子4に電気的に接続する工程とを備えている。本実施の形態に係る積層チップパッケージの製造方法は、積層チップパッケージすなわちサブパッケージ1Sを複数個製造する方法である。複数のサブパッケージ1Sを作製する工程は、各サブパッケージ1Sを作製するための一連の工程として、各々が第1および第2の階層部分10S1,10S2のいずれかとなる予定の、配列された複数の予備階層部分を含み、後に隣接する予備階層部分の境界位置で切断される2つの基礎構造物を積層して、積層基礎構造物を作製する工程と、複数個のサブパッケージ1Sが形成されるように、積層基礎構造物を切断する工程とを備えている。後で詳しく説明するが、積層基礎構造物は、それぞれ後に互いに分離されることによって本体2となる、配列された複数の分離前本体を含んでいる。積層基礎構造物を作製する工程は、後に、複数の貫通電極Tを収容するための複数の孔と複数の貫通電極Tとが形成されることによって積層基礎構造物となる初期積層基礎構造物を作製する工程と、初期積層基礎構造物に複数の孔を形成する形成する工程と、複数の孔内に複数の貫通電極Tを形成する工程とを含んでいる。以下、図14ないし図27を参照して、初期積層基礎構造物を作製する工程について詳しく説明する。初期積層基礎構造物を作製する工程では、まず、それぞれ半導体チップ30となる予定の、配列された複数の半導体チップ予定部30Pを含む基礎構造物前ウェハ101を作製する。図14は、基礎構造物前ウェハ101を示す平面図である。図15は、図14に示した基礎構造物前ウェハ101の一部を拡大して示す平面図である。図16は、図15における16-16線断面図である。基礎構造物前ウェハ101を作製する工程では、具体的には、互いに反対側を向いた2つの面を有する1つの半導体ウェハ100における一方の面に処理、例えばウェハプロセスを施すことによって、それぞれデバイスを含む複数の半導体チップ予定部30Pが配列された基礎構造物前ウェハ101を作製する。基礎構造物前ウェハ101において、複数の半導体チップ予定部30Pは一列に配列されていてもよいし、縦方向と横方向にそれぞれ複数個並ぶように、複数列に配列されていてもよい。以下の説明では、基礎構造物前ウェハ101において、複数の半導体チップ予定部30Pは、縦方向と横方向にそれぞれ複数個並ぶように、複数列に配列されているものとする。半導体ウェハ100としては、例えばシリコンウェハが用いられる。ウェハプロセスとは、半導体ウェハを加工して、複数のチップに分割される前の複数のデバイスを作製するプロセスである。なお、図14は、理解を容易にするために、半導体ウェハ100に比べて半導体チップ予定部30Pを大きく描いている。例えば、半導体ウェハ100が12インチウェハで、半導体チップ予定部30Pの上面の一辺の長さが8~10mmとすると、1枚の半導体ウェハ100を用いて、700~900個の半導体チップ予定部30Pを形成することが可能である。図16に示したように、半導体チップ予定部30Pは、半導体ウェハ100の一方の面の近傍に形成されたデバイス形成領域37を含んでいる。デバイス形成領域37は、半導体ウェハ100における一方の面に処理を施すことによってデバイスが形成された領域である。半導体チップ予定部30Pは、更に、デバイス形成領域37の上に配置された複数の電極パッド38と、デバイス形成領域37の上に配置されたパッシベーション膜39とを含んでいる。パッシベーション膜39は、PSGPhosphoSilicateGlass、シリコン窒化物、ポリイミド樹脂等の絶縁材料によって形成されている。パッシベーション膜39は、複数の電極パッド38の上面を露出させる複数の開口部を有している。複数の電極パッド38は、後に形成される表面電極32に対応した位置に配置され、且つデバイス形成領域37に形成されたデバイスに電気的に接続されている。以下、基礎構造物前ウェハ101において、複数の電極パッド38およびパッシベーション膜39により近い面を第1の面101aと呼び、その反対側の面を第2の面101bと呼ぶ。初期積層基礎構造物を作製する工程では、次に、ウェハソートテストによって、基礎構造物前ウェハ101に含まれる複数の半導体チップ予定部30Pについて、正常に動作する半導体チップ予定部と正常に動作しない半導体チップ予定部とを判別する工程が行われる。この工程では、各半導体チップ予定部30Pの複数の電極パッド38に試験装置のプローブを接触させて、試験装置によって、半導体チップ予定部30Pが正常に動作するか否かをテストする。図14において、記号NGを付した半導体チップ予定部30Pは、正常に動作しない半導体チップ予定部30Pであり、他の半導体チップ予定部30Pは、正常に動作する半導体チップ予定部30Pである。この工程によって、基礎構造物前ウェハ101毎に、正常に動作する半導体チップ予定部30Pと正常に動作しない半導体チップ予定部30Pの位置情報が得られる。この位置情報は、後の工程において利用される。なお、パッシベーション膜39は、ウェハソートテストを行う時点では形成されておらず、ウェハソートテストの後に形成されてもよい。図17は、図15に示した工程に続く工程を示す平面図である。図18は、図17における18-18線断面図である。この工程では、まず、基礎構造物前ウェハ101の第1の面101aの上に、エッチングマスク103を形成する。このエッチングマスク103は、後に複数の表面電極の環状部分32R1,32R2が形成される位置に配置された複数の開口部を有している。エッチングマスク103は、例えばフォトレジストをフォトリソグラフィによってパターニングすることによって形成される。次に、エッチングマスク103を用いて基礎構造物前ウェハ101をエッチングして、基礎構造物前ウェハ101に対して、第1の面101aにおいて開口する複数の溝104Pを形成する。なお、図17では、エッチングマスク103を省略している。溝104Pは、その底部が基礎構造物前ウェハ101の第2の面101bに達しないように形成される。溝104Pの深さは、例えば20~80μmの範囲内である。基礎構造物前ウェハ101の第1の面101aに平行な断面において、溝104Pの大きさは、後に形成される貫通電極Tよりも大きい。溝104Pは、例えば、エッチング液としてKOHを用いたウェットエッチングや、Cl2系のエッチングガスを用いた反応性イオンエッチングによって形成される。このようにして、複数の溝104Pが形成された後の基礎構造物前ウェハ101よりなる研磨前基礎構造物本体105が作製される。図19は、図18に示した工程に続く工程を示している。この工程では、研磨前基礎構造物本体105の複数の溝104Pを埋め、且つ複数の電極パッド38およびパッシベーション膜39を覆うように、絶縁膜106Pを形成する。この絶縁膜106Pは、後に絶縁部31の一部となるものである。絶縁膜106Pは、エポキシ樹脂、ポリイミド樹脂等の樹脂によって形成してもよい。また、絶縁膜106Pは、感光剤を含んだポリイミド樹脂等の感光性を有する材料によって形成してもよい。また、絶縁膜106Pは、シリコン酸化物、シリコン窒化物等の無機材料によって形成してもよい。絶縁膜106Pは、熱膨張係数の小さな樹脂によって形成することが好ましい。熱膨張係数の小さな樹脂によって絶縁膜106Pを形成することにより、後にダイシングソーによって絶縁膜106Pを切断する場合に、絶縁膜106Pの切断が容易になる。また、絶縁膜106Pは、複数の溝104Pを埋める第1層と、この第1層、複数の電極パッド38およびパッシベーション膜39を覆う第2層とを含んでいてもよい。この場合、第1層と第2層は、同じ材料によって形成してもよいし、異なる材料によって形成してもよい。第1層は、熱膨張係数の小さな樹脂によって形成することが好ましい。第2層は、感光剤を含んだポリイミド樹脂等の感光性を有する材料によって形成してもよい。また、アッシング、化学機械研磨CMP等によって第1層の上面を平坦化した後に、第1層の上に第2層を形成してもよい。ウェハソートテストを行う時点でパッシベーション膜39が形成されていない場合には、絶縁膜106Pの第2層をパッシベーション膜としてもよい。この場合、第2層は、シリコン酸化物、シリコン窒化物等の無機材料によって形成してもよい。なお、絶縁膜106Pの第2層をパッシベーション膜とする場合には、第2層の形成当初、第2層には、複数の電極パッド38の上面を露出させる複数の開口部は形成されていない。次に、図20および図21を参照して、正常に動作する半導体チップ予定部30Pにおいて、絶縁膜106Pに、複数の電極パッド38を露出させるための複数の開口部を形成する工程について説明する。図20は、図19に示した工程に続く工程を示している。図21は、図20に示した工程に続く工程を示している。ここでは、まず、絶縁膜106Pの全体あるいは第2層が、ネガ型の感光性を有する材料によって形成され、フォトリソグラフィによって絶縁膜106Pに開口部を形成する例について説明する。この例では、まず、全ての半導体チップ予定部30Pにおいて一括して、図20に示したマスク201Aを用いて、絶縁膜106Pを露光する。マスク201Aは、絶縁膜106Pのうち、開口部が形成される部分に対しては光が照射されず、他の部分に対しては光が照射されるようにするパターンを有している。絶縁膜106Pのうち、光が照射されなかった部分は現像液に対して可溶性であり、光が照射された部分は現像液に対して不溶性になる。次に、ステップ式投影露光装置、いわゆるステッパーを用いて、正常に動作しない半導体チップ予定部30Pにおいてのみ、選択的に、図20に示したマスク201Bを用いて、絶縁膜106Pを露光する。その際、ウェハソートテストによって得られた基礎構造物前ウェハ101毎の、正常に動作する半導体チップ予定部30Pと正常に動作しない半導体チップ予定部30Pの位置情報を用いる。図20では、左側の半導体チップ予定部30Pは正常に動作する半導体チップ予定部30Pであり、右側の半導体チップ予定部30Pは正常に動作しない半導体チップ予定部30Pである。マスク201Bは、全面的に光を透過するマスクである。この工程により、正常に動作しない半導体チップ予定部30Pでは、絶縁膜106Pの全体が現像液に対して不溶性になる。次に、絶縁膜106Pを、現像液によって現像する。これにより、図21に示したように、正常に動作する半導体チップ予定部30P左側では、絶縁膜106Pに、複数の電極パッド38を露出させるための複数の開口部106aが形成される。一方、正常に動作しない半導体チップ予定部30P右側では、絶縁膜106Pに複数の開口部106aは形成されない。現像後の絶縁膜106Pのうち、正常に動作する半導体チップ予定部30Pに対応する部分は第1の種類の絶縁層106Aとなり、正常に動作しない半導体チップ予定部30Pに対応する部分は第2の種類の絶縁層106Bとなる。第1の種類の絶縁層106Aは、複数の電極パッド38を露出させる複数の開口部106aを有し、複数の電極パッド38の周囲に配置されている。第2の種類の絶縁層106Bは、複数の電極パッド38を露出させることなく覆っている。ここで、絶縁膜106Pの全体あるいは第2層が感光性を有しない材料によって形成されている場合に、絶縁膜106Pに複数の開口部106aを形成する方法の一例について説明する。この例では、まず、絶縁膜106Pの上に、ネガ型のフォトレジスト層を形成する。次に、前述の絶縁膜106Pに対する露光および現像と同じ方法で、フォトレジスト層に対する露光および現像を行う。これにより、正常に動作する半導体チップ予定部30Pでは、フォトレジスト層において、複数の電極パッド38に対応する位置に複数の開口部が形成される。一方、正常に動作しない半導体チップ予定部30Pでは、フォトレジスト層に複数の開口部は形成されない。次に、このフォトレジスト層をエッチングマスクとして用いて、絶縁膜106Pを選択的にエッチングすることによって、絶縁膜106Pに複数の開口部106aを形成する。その後、フォトレジスト層は、除去してもよいし、残して絶縁層106A,106Bの一部としてもよい。図22および図23は、図21に示した工程に続く工程を示している。この工程では、例えばめっき法によって、絶縁層106A,106Bの上に、複数の表面電極32を形成する。図22には、電極32A4を示している。正常に動作する半導体チップ予定部30Pでは、第1および第6の種類の電極となる表面電極32は、絶縁層106Aの複数の開口部106aを通して、それぞれ対応する電極パッド38に接触してこれに電気的に接続される。正常に動作する半導体チップ予定部30Pにおいて、後に第1および第6の種類の電極以外の電極となる表面電極32は、半導体チップ予定部30Pに接触しない。一方、正常に動作しない半導体チップ予定部30Pでは、絶縁層106Bに複数の開口部106aが形成されていないので、いずれの表面電極32も半導体チップ予定部30Pに接触しない。このようにして、図22および図23に示した研磨前基礎構造物109が作製される。研磨前基礎構造物109は、基礎構造物前ウェハ101の第1の面101aに対応する第1の面109aと、基礎構造物前ウェハ101の第2の面101bに対応する第2の面109bとを有している。表面電極32は、Cu等の導電性材料によって形成される。また、表面電極32をめっき法によって形成する場合には、まず、めっき用のシード層を形成する。次に、シード層の上に、フォトレジスト層を形成し、フォトリソグラフィによりフォトレジスト層をパターニングすることによって、後に表面電極32が収容される複数の開口部を有するフレームを形成する。次に、めっき法によって、フレームの開口部内であってシード層の上に、表面電極32の一部となるめっき層を形成する。めっき層の厚みは、例えば5~15μmの範囲内である。次に、フレームを除去し、更に、シード層のうち、めっき層の下に存在する部分以外の部分をエッチングによって除去する。これにより、めっき層およびその下に残ったシード層によって表面電極32が形成される。図23に示したように、複数の表面電極32は、半導体チップ30の側面30cに対応する半導体チップ予定部30Pの上面の1つの辺の近傍に配置された複数の環状部分32R1と、半導体チップ30の側面30dに対応する半導体チップ予定部30Pの上面の1つの辺の近傍に配置された複数の環状部分32R2とを含んでいる。複数の環状部分32R1,32R2は、複数の溝104Pの上方に配置される。図24は、図22に示した工程に続く工程を示している。この工程では、研磨前基礎構造物109の第1の面109aが、図24に示した板状の治具112の一方の面に対向するように、絶縁性の接着剤によって、研磨前基礎構造物109を治具112に張り付ける。図24において、符号113は、接着剤によって形成された絶縁層を示している。絶縁層113は、後に絶縁部31の一部となる。複数の表面電極32は、絶縁層113によって覆われている。絶縁層113は、感光性を有する接着剤によって形成されてもよい。図25は、図24に示した工程に続く工程を示している。この工程では、治具112に張り付けられた状態の研磨前基礎構造物109における第2の面109bを研磨する。この研磨は、複数の溝104Pが露出するまで行う。図24において、破線は、研磨後の第2の面109bの位置を示している。研磨前基礎構造物109における第2の面109bを研磨することにより、研磨前基礎構造物109が薄くされて、治具112に張り付けられた状態の基礎構造物110が形成される。この基礎構造物110の厚みは、例えば20~80μmである。基礎構造物110は、研磨前基礎構造物109の第1の面109aに対応する第1の面110aと、その反対側の第2の面110bとを有している。第2の面110bは、研磨された面である。複数の溝104Pが露出するまで、研磨前基礎構造物109における第2の面109bを研磨することにより、複数の溝104Pは、複数の絶縁材充填孔104となる。複数の絶縁材充填孔104内には、絶縁層106Aまたは106Bの一部である絶縁材が充填されている。図26は、図25に示した工程に続く工程を示している。この工程では、それ治具112に張り付けられた状態の2つの基礎構造物110を、第2の面110b同士が向き合うように、絶縁性の接着剤によって張り合わせて、積層された2つの基礎構造物110を含む初期積層基礎構造物115を作製する。このとき、2つの基礎構造物110は、第1の面110aに垂直な方向から見たときに、一方の基礎構造物110における複数の環状部分32R1と他方の基礎構造物110における複数の環状部分32R2とが重なるように位置合わせされる。次に、初期積層基礎構造物115から2つの治具112を分離する。図27は、治具112を分離した後の初期積層基礎構造物115を示す斜視図である。各基礎構造物110は、各々が第1および第2の階層部分10S1,10S2のいずれかとなる予定の、配列された複数の予備階層部分10Pを含み、後に隣接する予備階層部分10Pの境界位置で切断される。初期積層基礎構造物115は、それぞれ後に互いに分離されることによって本体2となる、配列された複数の分離前本体2Pを含んでいる。1つの分離前本体2Pは、2つの予備階層部分10Pを含んでいる。以下、図28ないし図35を参照して、初期積層基礎構造物115を用いて、サブパッケージ1Sを複数個作製する工程について説明する。まず、図28ないし図30を参照して、初期積層基礎構造物115に複数の孔を形成する工程について説明する。図28ないし図30は、図26に示した工程に続く工程を示している。この工程では、初期積層基礎構造物115に対して、複数の貫通電極Tを収容するための複数の孔133を形成する。図28は、初期積層基礎構造物115の一部を示す平面図である。図29は、初期積層基礎構造物115の一部の斜視図である。図30は、初期積層基礎構造物115における複数の表面電極32を示す斜視図である。なお、図28および図29では、理解を容易にするために、絶縁層113のうち、複数の表面電極32の上面を覆う部分を省略している。ここで、図29および図30を参照して、初期積層基礎構造物115における複数の表面電極32と複数の孔133とについて詳しく説明する。表面電極32の環状部分32R1,32R2は、それぞれ開口部32R1a,32R2aを有している。ここで、初期積層基礎構造物115における2つの基礎構造物110のうち、上側の基礎構造物110は複数の第1の階層部分10S1となる複数の予備階層部分10Pを含み、下側の基礎構造物110は複数の第2の階層部分10S2となる複数の予備階層部分10Pを含むものとする。図30に示したように、上側の基礎構造物110における複数の環状部分32R1の下には下側の基礎構造物110における複数の環状部分32R2が位置し、上側の基礎構造物110における複数の環状部分32R2の下には下側の基礎構造物110における複数の環状部分32R1が位置している。複数の孔133の各々は、上側の基礎構造物110における複数の環状部分32R1の各々の開口部32R1aと、その下方に位置する下側の基礎構造物110における複数の環状部分32R2の各々の開口部32R2aとを貫通するように形成される。また、複数の孔133の各々は、2つの基礎構造物110の絶縁材充填孔104内の絶縁材を貫通するように形成される。上側の基礎構造物110における複数の環状部分32R2の複数の開口部32R2aと、その下方に位置する下側の基礎構造物110における複数の環状部分32R1の複数の開口部32R1aの位置では、孔133は形成されない。孔133の径は、開口部32R1a,32R2aの径と等しく、絶縁材充填孔104の径よりも小さい。そのため、孔133を形成した後には、開口部32R1a,32R2aを形成する環状部分32R1,32R2の内壁は、孔133の壁面において露出している。また、絶縁材充填孔104内において、孔133の周囲に絶縁材が残る。複数の孔133は、2つの基礎構造物110における絶縁層106A,106B,113に対して形成される。孔133の形成は、例えば、レーザ加工や反応性イオンエッチングを用いて行うことができる。絶縁層106A,106B,113が樹脂によって構成されている場合には、レーザ加工や反応性イオンエッチングによって、容易に且つ短時間で複数の孔133を形成することができる。また、絶縁層106A,106B,113が感光性を有する材料によって形成されている場合には、フォトリソグラフィによって、2つの基礎構造物110における絶縁層106A,106B,113に対して複数の孔133を形成してもよい。なお、この場合には、絶縁膜106Pに複数の開口部106aを形成する工程において絶縁膜106Pが露光および現像されないように、複数の開口部106aは、絶縁膜106Pの上に形成したエッチングマスクを用いたエッチングによって形成することが好ましい。次に、図31ないし図33を参照して、めっき法によって、初期積層基礎構造物115の複数の孔133内に複数の貫通電極Tを形成する工程について説明する。図31は、図28に示した工程に続く工程を示す断面図である。この工程では、まず、図31に示したように、初期積層基礎構造物115における下側の基礎構造物110の下面に、めっき用のシード層141を接合する。シード層141は、銅等の金属によって構成されている。シード層141は、樹脂等よりなる板142によって保持された金属膜であってもよい。あるいは、シード層141は、金属板であってもよい。この場合には、シード層141を保持する板142は不要である。図32は、図31に示した工程に続く工程を示す断面図である。この工程では、電気めっき法によって、初期積層基礎構造物115の複数の孔133内に、それぞれ、めっき膜よりなる貫通電極Tを形成する。このとき、シード層141は通電され、めっき膜は、シード層141の表面から成長して、孔133を埋める。初期積層基礎構造物115に複数の孔133と複数の貫通電極Tが形成されることにより、初期積層基礎構造物115は積層基礎構造物120になる。積層基礎構造物120は、積層された2つの基礎構造物110を含んでいる。2つの基礎構造物110の各々は、複数の表面電極32が配置された第1の面110aとその反対側の第2の面110bとを有している。積層基礎構造物120を作製する工程において、2つの基礎構造物110は、それらの第1の面110aが互いに反対側を向くように積層される。また、積層基礎構造物120は、配列された複数の分離前本体2Pを含んでいる。図33は、積層基礎構造物120における2つの表面電極32と1つの貫通電極Tを示す斜視図である。1つの貫通電極Tは、2つの基礎構造物110が積層された方向に並ぶ2つの表面電極32に接触する。次に、図34を参照して、積層基礎構造物120における複数の分離前本体2Pに対して、複数の第1の端子4と複数の第2の端子5を形成する工程について説明する。図34は、図32に示した工程に続く工程を示す断面図である。この工程では、まず、積層基礎構造物120からシード層141および板142を分離する。次に、積層基礎構造物120における上側の基礎構造物110の上面と、積層基礎構造物120における下側の基礎構造物110の下面を覆うように、絶縁材料よりなる絶縁層144を形成する。絶縁層144は、後に絶縁部31の一部となる。次に、各基礎構造物110において、例えばエッチングによって、絶縁層113,144の一部を除去して、表面電極32において、後に複数の電極の第1および第2の端子構成部となる部分を露出させ、複数の導体パッドを形成する。次に、複数の導体パッドの上に複数の導体層を形成して、複数の第1の端子4と複数の第2の端子5を形成する。端子4,5の少なくとも一方は、半田材料よりなり端子4または端子5の表面に露出する半田層を含んでいてもよい。半田材料としては、例えばAuSnが用いられる。半田層の厚みは、例えば1~2μmの範囲内である。半田層は、表面電極32の表面に、直接または下地層を介して、例えばめっき法によって形成される。AuSnは、Auに対する接着性がよい。そのため、端子4,5の一方が、AuSnよりなる半田層を含む場合には、端子4,5の他方は、端子4または端子5の表面に露出するAu層を含むことが好ましい。このAu層は、例えばめっき法またはスパッタ法によって形成される。AuSnの融点は、AuとSnの比率によって異なる。例えば、AuとSnの重量比が1:9の場合、AuSnの融点は217°Cである。また、AuとSnの重量比が8:2の場合、AuSnの融点は282°Cである。次に、図35を参照して、積層基礎構造物120を切断する工程について説明する。図35は、図34に示した工程に続く工程を示す断面図である。この工程では、図35に示したように、複数の分離前本体2Pが互いに分離されて複数個のサブパッケージ1Sが形成されるように、積層基礎構造物120を切断する。複数の分離前本体2Pは、互いに分離されることにより、それぞれ本体2となる。また、複数の半導体チップ予定部30Pは、互いに分離されて、それぞれ半導体チップ30となる。貫通電極Tは、本体2において2つの階層部分10が積層された方向に並ぶ2つの表面電極32に電気的に接続されている。以上、図14ないし図35を参照して説明した一連の工程により、サブパッケージ1Sが複数個作製される。また、本実施の形態では、初期積層基礎構造物115の代りに、1つの基礎構造物110の下面に複数の第2の追加部分端子55が形成された構造物を作製し、この構造物を初期積層基礎構造物115の代りに用いて、図28ないし図35を参照して説明した一連の工程により、階層部分10を1つだけ含むパッケージを複数個作製することにより、例えば図6ないし図8に示したような追加部分51を複数個作製することができる。複合型積層チップパッケージ1が追加部分51を含まない場合には、本実施の形態に係る複合型積層チップパッケージ1の製造方法は、複数のサブパッケージ1Sを作製する工程と、複数のサブパッケージ1Sを積層し且つ互いに電気的に接続する工程とを備えている。複合型積層チップパッケージ1が追加部分51を含む場合には、本実施の形態に係る複合型積層チップパッケージ1の製造方法は、複数のサブパッケージ1Sを作製する工程と、追加部分51を作製する工程と、複数のサブパッケージ1Sと追加部分51とを積層し且つ互いに電気的に接続する工程とを備えている。ここで、本実施の形態に係る積層チップパッケージサブパッケージ1Sの製造方法の第1および第2の変形例について説明する。まず、図36を参照して、第1の変形例について説明する。第1の変形例では、電気めっき法によって貫通電極Tを形成する前に、無電解めっき法によって、初期積層基礎構造物115の複数の孔133の壁面に金属膜よりなるシード層145を形成する。その後、電気めっき法によって、初期積層基礎構造物115の複数の孔133内に、それぞれ、めっき膜よりなる貫通電極Tを形成する。このとき、シード層145は通電され、めっき膜は、シード層145の表面から成長して、孔133を埋める。初期積層基礎構造物115に複数の孔133と複数の貫通電極Tが形成されることにより、初期積層基礎構造物115は積層基礎構造物120になる。次に、図37および図38を参照して、第2の変形例について説明する。図37は、第2の変形例における積層基礎構造物120の一部を示す平面図である。図38は、図37に示した積層基礎構造物120における2つの表面電極32と1つの貫通電極Tを示す斜視図である。なお、図37では、理解を容易にするために、絶縁層113のうち、複数の表面電極32の上面を覆う部分を省略している。第2の変形例では、表面電極32は、環状部分32R1,32R2を有していない。貫通電極Tを形成する前の初期積層基礎構造物115において、表面電極32の端部は、孔133の壁面において露出している。従って、孔133内に貫通電極Tを形成すると、貫通電極Tは表面電極32に電気的に接続される。その後、積層基礎構造物120を切断する。以上説明したように、本実施の形態に係る積層チップパッケージであるサブパッケージ1Sは、本体2を備えている。本体2は、上面2Maと下面2Mbを有する主要部分2Mと、主要部分2Mの上面2Maに配置された複数の第1の端子4と、主要部分2Mの下面2Mbに配置された複数の第2の端子5とを有している。主要部分2Mは、積層された第1および第2の階層部分10と、それぞれ第1および第2の階層部分10を貫通する複数の貫通電極Tとを含んでいる。複数の貫通電極Tは、複数の第1の端子4と複数の第2の端子5に電気的に接続されている。このような構成のサブパッケージ1Sによれば、2つ以上のサブパッケージ1Sを積層して、上側のサブパッケージ1Sにおける複数の第2の端子5を、下側のサブパッケージ1Sにおける複数の第1の端子4に電気的に接続することによって、2つ以上のサブパッケージ1Sを互いに電気的に接続して、本実施の形態に係る複合型積層チップパッケージ1を構成することが可能になる。また、本実施の形態では、複数の第1の端子4は、第1の階層部分10S1における複数の表面電極32を用いて構成され、複数の第2の端子5は、第2の階層部分10S2における複数の表面電極32を用いて構成されている。これにより、本実施の形態によれば、複数の積層チップパッケージサブパッケージ1S間の電気的接続を、簡単な構成で実現することができる。従って、本実施の形態によれば、簡単な構成で、複数の積層チップパッケージサブパッケージ1Sを積層し互いに電気的に接続することが可能になり、その結果、所望の数の半導体チップ30を含むパッケージを低コストで実現することが可能になる。また、本実施の形態では、第1の階層部分10S1と第2の階層部分10S2における複数の表面電極32のレイアウトは同じである。複数の表面電極32は、第1の階層部分10S1において複数の第1の端子4を構成するために用いられる複数の第1の端子構成部と、第2の階層部分10S2において複数の第2の端子5を構成するために用いられる複数の第2の端子構成部とを含んでいる。そのため、本実施の形態によれば、同じレイアウトの複数の表面電極32の互いに異なる部分を用いて、異なるレイアウトの第1の端子4と第2の端子5とを構成することができる。これにより、サブパッケージ1Sおよび複合型積層チップパッケージ1の製造コストをより低減することができる。また、サブパッケージ1Sにおいて、第1の階層部分10S1と第2の階層部分10S2は、第2の面30b同士が対向するように接合されている。サブパッケージ1Sの製造過程で作製される初期積層基礎構造物115では、2つの基礎構造物110が、第2の面110b同士が向き合うように張り合わされている。単独の状態では基礎構造物110を丸めるように作用する応力が存在する場合、初期積層基礎構造物115では、2つの基礎構造物110の応力を相殺することができる。そのため、本実施の形態によれば、初期積層基礎構造物115に含まれる2つの基礎構造物110の平坦性を維持することができる。また、サブパッケージ1Sは、それぞれ貫通電極Tによって互いに電気的に接続された第1の端子4と第2の端子5の複数の対を含んでいる。この複数の対は、複数の非オーバーラップ端子対を含んでいる。これにより、本実施の形態によれば、既に詳しく説明したように、同じ構成の複数のサブパッケージ1Sを積層し互いに電気的に接続した場合に、複数のサブパッケージ1Sの同じ階層にある半導体チップ30に対応付けられる複数の信号のうちのいくつかを、サブパッケージ1S毎に容易に変えることができる。これにより、本実施の形態によれば、同じ構成の複数のサブパッケージ1Sを積層しながら、サブパッケージ1S毎にその機能を変えることができる。本実施の形態によれば、複数のサブパッケージ1Sを積層して、所定の数の半導体チップ30を含む1つの複合型積層チップパッケージ1を構成することにより、1つのサブパッケージ1Sに含まれる半導体チップ30の数を少なくすることができる。これにより、1つのサブパッケージ1Sに不良の半導体チップ30が含まれる可能性を低くすることができる。そのため、本実施の形態によれば、良品の半導体チップ30のみを含むサブパッケージ1Sを積層して、不良の半導体チップ30を含まない複合型積層チップパッケージ1を構成することが容易になる。特に、本実施の形態では、1つのサブパッケージ1Sに含まれる半導体チップ30の数が2つであることから、1つのサブパッケージ1Sに不良の半導体チップ30が含まれる可能性をより低くすることができる。そのため、本実施の形態によれば、良品の半導体チップ30のみを含むサブパッケージ1Sを積層して、不良の半導体チップ30を含まない複合型積層チップパッケージ1を構成することが容易になる。また、本実施の形態では、複合型積層チップパッケージ1内の少なくとも1つのサブパッケージ1Sが第2の種類の階層部分10Bを含んでいる場合、複数のサブパッケージ1Sに追加部分51を加えて、複合型積層チップパッケージ1を構成することができる。これにより、本実施の形態によれば、少なくとも1つのサブパッケージ1Sが不良の半導体チップ30を含んでいても、不良の半導体チップ30を含まない複合型積層チップパッケージ1と同等の機能を有する複合型積層チップパッケージ1を容易に実現することができる。また、本実施の形態によれば、複数のサブパッケージ1Sを積層する際に、上下に隣接する2つのサブパッケージ1Sの位置合わせが容易になる。以下、この効果について、図39および図40を参照して説明する。図39は、上下に隣接する2つのサブパッケージ1Sの端子同士の接続部分を示す側面図である。図40は、上下に隣接する2つのサブパッケージ1Sの端子間の位置ずれについて説明するための説明図である。図39および図40に示した例では、端子4は、矩形の導体パッド4aと、この導体パッド4aの表面に形成されたAu層4bとを含んでいる。導体パッド4aは、表面電極32の一部であり、例えばCuによって形成されている。端子5は、矩形の導体パッド5aと、この導体パッド5aの表面に形成された下地層5bと、この下地層5bの表面に形成された半田層5cとを含んでいる。導体パッド5aは、表面電極32の一部であり、例えばCuによって形成されている。下地層5bはAuよりなり、半田層5cはAuSnよりなる。なお、この例とは逆に、端子4が導体パッドと下地層と半田層とを含み、端子5が導体パッドとAu層とを含んでいてもよい。また、端子4,5の両方が半田層を含んでいてもよい。ここで、導体パッド4aにおける直交する2つの辺の長さをL1,L2とする。L1,L2は、いずれも、例えば40~80μmである。導体パッド5aの形状は、導体パッド4aと同じである。図39に示した例では、上下に隣接する2つのサブパッケージ1Sの対応する端子4,5同士を電気的に接続する際には、対応する端子4,5のAu層4bと半田層5cを接触させ、これらを加熱および加圧して半田層5cを溶融させた後、固化させて、端子4,5を接合する。図40は、端子4,5の位置がずれている状態を示している。なお、端子4,5の位置がずれている状態というのは、導体パッド4a,5aの面に垂直な方向から見たときに、導体パッド4aの外縁の位置と導体パッド5aの外縁の位置が一致しない状態を言う。本実施の形態では、端子4,5の界面における抵抗が十分に小さくなるように端子4,5を接合することができれば、対応する端子4,5の位置がずれていても構わない。L1,L2が30~60μmの場合、許容される端子4,5の位置ずれの最大値は、L1,L2よりも小さいが、数十μmになる。このように、本実施の形態によれば、複数のサブパッケージ1Sを積層する際に、端子4,5間の位置ずれがある程度許容されるため、上下に隣接する2つのサブパッケージ1Sの位置合わせが容易になる。その結果、本実施の形態によれば、複合型積層チップパッケージ1の製造コストを低減することができる。また、本実施の形態では、上述のように複数のサブパッケージ1Sを積層する場合と同じ理由により、上下に隣接するサブパッケージ1Sと追加部分51の位置合わせや、上下に隣接する2つの追加部分51の位置合わせが容易になる。その結果、本実施の形態によれば、1つ以上の追加部分51を含む複合型積層チップパッケージ1の製造コストを低減することができる。図41は、積層された4つのサブパッケージ1Sを含む複合型積層チップパッケージ1の製造方法の一例を示している。図41に示した方法では、耐熱性の容器151を用いる。この容器151は、複数のサブパッケージ1Sを積み重ねて収容することの可能な収容部151aを有している。収容部151aは、収容部151a内に収容されたサブパッケージ1Sの側面と収容部151aの内壁との間にわずかな隙間が形成される程度の大きさを有している。この方法では、容器151の収容部151a内に複数のサブパッケージ1Sを積み重ねて収容し、半田層が溶融する温度例えば320°Cで、容器151および複数のサブパッケージ1Sを加熱する。これにより、半田層が溶融し、上下に隣接する2つのサブパッケージ1Sの端子4,5が接合される。この方法によれば、容器151の収容部151a内に複数のサブパッケージ1Sを積み重ねて収容することによって、簡単に複数のサブパッケージ1Sの位置合わせを行うことができるため、複合型積層チップパッケージ1を簡単に製造することが可能になる。図41には、4つのサブパッケージ1A~1Dを積層して、複合型積層チップパッケージ1を製造する例を示している。しかし、図41に示した方法は、1つ以上の追加部分51を含む複合型積層チップパッケージ1を製造する場合にも利用することができる。また、本実施の形態では、不良の半導体チップ30は、いずれの貫通電極Tにも電気的に接続されていない。そのため、不良の半導体チップ30は、単なる絶縁層とみなすことができる。従って、本実施の形態によれば、不良の半導体チップ30が積層チップパッケージの誤動作の原因になることを防止しながら、不良の半導体チップ30を使用不能にすることができる。本実施の形態では、第1の階層部分10S1が第2の種類の階層部分10Bであっても、第1の階層部分10S1の複数の表面電極32を用いて複数の第1の端子4を構成することができる。同様に、第2の階層部分10S2が第2の種類の階層部分10Bであっても、第2の階層部分10S2の複数の表面電極32を用いて複数の第2の端子5を構成することができる。階層部分10Bの複数の表面電極32は、半導体チップ30と複数の貫通電極Tとを電気的に接続する機能は有さないが、1つのサブパッケージ1Sに、他のサブパッケージ1Sまたは追加部分51を電気的に接続するインターポーザの機能を有する。また、階層部分10が第1の種類の階層部分10Aであるか第2の種類の階層部分10Bであるかに関わらず、第1および第6の種類の電極以外の複数の表面電極32は、半導体チップ30と複数の貫通電極Tとを電気的に接続する機能は有さないが、1つのサブパッケージ1Sに、他のサブパッケージ1Sまたは追加部分51を電気的に接続するインターポーザの機能を有する。また、本実施の形態に係る複合型積層チップパッケージ1では、追加部分51は、少なくとも1つの追加半導体チップ80と、追加部分配線53とを備えている。追加部分配線53は、少なくとも1つの追加半導体チップ80が少なくとも1つの第2の種類の階層部分10Bにおける半導体チップ30の代替となるように、複数のサブパッケージ1Sのうちのいずれかにおける複数の第1の端子4または複数の第2の端子5と少なくとも1つの追加半導体チップ80との電気的接続関係を規定する。これにより、本実施の形態によれば、サブパッケージ1Sにおける第2の種類の階層部分10Bの数および位置に関わらずに、不良の半導体チップ30を含まない複合型積層チップパッケージ1と同等の機能を有する複合型積層チップパッケージ1を容易に実現することが可能になる。なお、サブパッケージ1Sにおける第2の種類の階層部分10Bの位置は、ウェハソートテストによって得られた、正常に動作する半導体チップ予定部30Pと正常に動作しない半導体チップ予定部30Pの位置情報から知ることができる。また、本実施の形態において、サブパッケージ1Sの製造方法は、2つの基礎構造物110を積層して、積層基礎構造物120を作製する工程と、複数個のサブパッケージ1Sが形成されるように、積層基礎構造物120を切断する工程とを備えている。2つの基礎構造物110の各々は、複数の表面電極32が配置された第1の面110aとその反対側の第2の面110bとを有している。積層基礎構造物120を作製する工程において、2つの基礎構造物110は、それらの第1の面110aが互いに反対側を向くように積層される。積層基礎構造物120を作製する工程は、後に、複数の貫通電極Tを収容するための複数の孔133と複数の貫通電極Tとが形成されることによって積層基礎構造物120となる初期積層基礎構造物115を作製する工程と、初期積層基礎構造物115に複数の孔133を形成する形成する工程と、複数の孔133内に複数の貫通電極Tを形成する工程とを含んでいる。このようなサブパッケージ1Sの製造方法または積層基礎構造物120によれば、積層基礎構造物120を切断することによって、少ない工程数で、複数の貫通電極Tを有するサブパッケージ1Sを複数個製造することができる。従って、本実施の形態によれば、サブパッケージ1Sを、低コストで短時間に大量生産することが可能になる。本実施の形態において、図29および図30に示したように、表面電極32が環状部分32R1,32R2を有している場合には、複数の表面電極32と貫通電極Tとの接触面積が大きくなる。そのため、この場合には、表面電極32と貫通電極Tの電気的接続の信頼性を向上させることができる。また、本実施の形態では、積層された複数の半導体チップ30を含むサブパッケージ1Sにおいて、積層された複数の半導体チップ30は、第1および第2の階層部分10S1,10S2を貫通する複数の貫通電極Tによって電気的に接続される。そのため、本実施の形態では、ワイヤボンディング方式における問題点、すなわちワイヤ同士の接触を避けるために電極の間隔を小さくすることが難しいという問題点や、ワイヤの高い抵抗値が回路の高速動作の妨げになるという問題点は生じない。また、本実施の形態では、初期積層基礎構造物115において、積層された2つの基礎構造物110を貫通するように、複数の孔133が形成される。そして、この複数の孔133内に複数の貫通電極Tが形成される。複数の貫通電極Tは、積層された2つの基礎構造物110を貫通している。積層チップパッケージサブパッケージ1Sにおいて上下に隣接する2つの半導体チップ30間の電気的接続は、2つの半導体チップ30を貫通する複数の貫通電極Tによって行われる。上下に隣接する2つの半導体チップがそれぞれ貫通電極を有し、2つの半導体チップの貫通電極同士を電気的に接続する場合には、2つの半導体チップの貫通電極同士の位置合わせと電気的接続が必要である。本実施の形態では、この2つの半導体チップの貫通電極同士の位置合わせと電気的接続は不要である。従って、本実施の形態によれば、上下に隣接する2つの半導体チップ30間の電気的接続の信頼性を向上させることができる。また、本実施の形態におけるサブパッケージ1Sの製造方法によれば、図24ないし図27を参照して説明した方法によって初期積層基礎構造物115を作製することにより、初期積層基礎構造物115を構成する2つの基礎構造物110を、それらが損傷を受けることを防止しながら、容易に薄くすることができる。そのため、本実施の形態によれば、小型で集積度の高いサブパッケージ1Sを、高い歩留まりで製造することが可能になる。なお、本実施の形態において、貫通電極Tを形成する方法は、めっき法に限らず、他の方法であってもよい。例えば、孔133に、銀や銅等の金属粉とバインダーとを含む導電ペーストを充填した後、導電ペーストを加熱して、バインターを分解させると共に金属を焼結させて貫通電極Tを形成してもよい。あるいは、孔133に、銀や銅等の金属粉を圧入した後、金属粉を加熱して金属を焼結させて貫通電極Tを形成してもよい。[第2の実施の形態]次に、本発明の第2の実施の形態について説明する。本実施の形態に係る積層チップパッケージの製造方法では、積層基礎構造物を作製する工程が第1の実施の形態と異なっている。本実施の形態に係る積層チップパッケージの製造方法において、図19に示した工程までは、第1の実施の形態と同じである。本実施の形態では、次に、第1の実施の形態と同様に、正常に動作する半導体チップ予定部30Pにおいて、絶縁膜106Pに、複数の電極パッド38を露出させるための複数の開口部を形成する。その際、本実施の形態では、溝104Pの位置において、絶縁膜106Pに、複数の導体部を収容するため複数の孔も形成する。複数の導体部は、複数の貫通電極Tを構成するためのものである。以下、図42および図43を参照して、絶縁膜106Pに、複数の開口部と複数の孔を形成する工程について説明する。図42は、図19に示した工程に続く工程を示している。図43は、図42に示した工程に続く工程を示している。ここでは、図19に示した絶縁膜106Pの全体が、ネガ型の感光性を有する材料によって形成されている例について説明する。図42に示した工程では、正常に動作する半導体チップ予定部30P左側においては、図42に示したマスク201Cを用いて絶縁膜106Pを露光し、正常に動作しない半導体チップ予定部30P右側においては、図42に示したマスク201Dを用いて絶縁膜106Pを露光する。その際、ウェハソートテストによって得られた基礎構造物前ウェハ101毎の、正常に動作する半導体チップ予定部30Pと正常に動作しない半導体チップ予定部30Pの位置情報を用いる。マスク201Cは、絶縁膜106Pのうち、複数の開口部および孔が形成される部分に対しては光が照射されず、他の部分に対しては光が照射されるようにするパターンを有している。マスク201Dは、絶縁膜106Pのうち、複数の孔が形成される部分に対しては光が照射されず、他の部分に対しては光が照射されるようにするパターンを有している。絶縁膜106Pのうち、光が照射されなかった部分は現像液に対して可溶性であり、光が照射された部分は現像液に対して不溶性になる。次に、絶縁膜106Pを、現像液によって現像する。これにより、図43に示したように、正常に動作する半導体チップ予定部30P左側では、絶縁膜106Pに、複数の電極パッド38を露出させるための複数の開口部106aと、複数の導体部を収容するため複数の孔106bが形成される。一方、正常に動作しない半導体チップ予定部30P右側では、絶縁膜106Pに複数の孔106bは形成されるが、複数の開口部106aは形成されない。現像後の絶縁膜106Pのうち、正常に動作する半導体チップ予定部30Pに対応する部分は第1の種類の絶縁層106Aとなり、正常に動作しない半導体チップ予定部30Pに対応する部分は第2の種類の絶縁層106Bとなる。第1の種類の絶縁層106Aは、複数の電極パッド38を露出させる複数の開口部106aを有し、複数の電極パッド38の周囲に配置されている。第2の種類の絶縁層106Bは、複数の電極パッド38を露出させることなく覆っている。複数の孔106bの下端は、溝104Pの底部に達している。複数の孔106bは、後に貫通電極Tが形成される位置に形成される。複数の第1の階層部分10S1を作製するために用いられる研磨前基礎構造物本体105では、複数の孔106bは、半導体チップ30の側面30cに対応する半導体チップ予定部30Pの上面の1つの辺の近傍に形成される。複数の第2の階層部分10S2を作製するために用いられる研磨前基礎構造物本体105では、複数の孔106bは、半導体チップ30の側面30dに対応する半導体チップ予定部30Pの上面の1つの辺の近傍に形成される。図44は、図43に示した工程に続く工程を示している。この工程では、例えばめっき法によって、絶縁層106A,106Bの上に複数の表面電極32を形成すると共に、複数の孔106b内に複数の導体部153を形成する。複数の導体部153は、複数の表面電極32に連結されている。このようにして、図44に示した研磨前基礎構造物109が作製される。研磨前基礎構造物109は、第1の面109aと第2の面109bを有している。図45は、図44に示した工程に続く工程を示している。この工程では、まず、研磨前基礎構造物109の第1の面109aが、図45に示した板状の治具112の一方の面に対向するように、絶縁性の接着剤によって、研磨前基礎構造物109を治具112に張り付ける。図45において、符号113は、接着剤によって形成された絶縁層を示している。絶縁層113は、後に絶縁部31の一部となる。複数の表面電極32および複数の導体部153は、絶縁層113によって覆われている。次に、治具112に張り付けられた状態の研磨前基礎構造物109における第2の面109bを研磨する。この研磨は、複数の溝104Pが露出するまで、すなわち、複数の導体部153が露出するまで行う。研磨前基礎構造物109における第2の面109bを研磨することにより、研磨前基礎構造物109が薄くされて、治具112に張り付けられた状態の初期基礎構造物110Pが形成される。初期基礎構造物110Pは、研磨前基礎構造物109の第1の面109aに対応する第1の面110Paと、その反対側の第2の面110Pbとを有している。第2の面110Pbは、研磨された面である。複数の溝104Pが露出するまで、研磨前基礎構造物109における第2の面109bを研磨することにより、複数の溝104Pは、複数の絶縁材充填孔104となる。図46は、図45に示した工程に続く工程を示している。この工程では、初期基礎構造物110Pの第2の面110Pbに絶縁層154を形成する。この絶縁層154は、複数の導体部153を露出させる複数の開口部154aを有している。この絶縁層154は、接着性を有していることが好ましい。例えば、感光性を有する接着シートをフォトリソグラフィによってパターニングすることにより、接着性を有し、且つ複数の開口部154aを有する絶縁層154を形成することができる。図47は、図46に示した工程に続く工程を示している。この工程では、絶縁層154の複数の開口部154a内に、それぞれ導体部153に電気的に接続された複数の半田層155を形成する。これにより、初期基礎構造物110Pは基礎構造物110となる。基礎構造物110は、初期基礎構造物110Pの第1の面110Paに対応する第1の面110aと、その反対側の第2の面110bとを有している。第2の面110bは、絶縁層154および複数の半田層155の表面によって構成されている。図48は、図47に示した工程に続く工程を示している。この工程では、それぞれ図47に示した状態の2つの基礎構造物110を、第2の面110b同士が向き合うように張り合わせて、積層された2つの基礎構造物110を含む積層基礎構造物120を作製する。このとき、2つの基礎構造物110の複数の半田層155を加熱により溶融させた後、固化させて、2つの基礎構造物110の対応する半田層155同士を電気的に接続する。また、2つの基礎構造物110の絶縁層154同士を接着する。2つの基礎構造物110の対応する半田層155同士が電気的に接続されることにより、複数の半田層155を介して、2つの基礎構造物110における複数の導体部153同士が互いに電気的に接続される。一対の半田層155を介して電気的に接続された一対の導体部153は、1つの貫通電極Tを構成する。次に、積層基礎構造物120から2つの治具112を分離する。このように、本実施の形態では、積層基礎構造物120を構成する2つの基礎構造物110の各々が、複数の貫通電極Tを構成するための複数の導体部153を含み、積層基礎構造物120を作製する工程において、2つの基礎構造物110における複数の導体部153同士が互いに電気的に接続されることによって複数の貫通電極Tが形成される。図49は、図48に示した工程に続く工程を示している。この工程では、第1の実施の形態における図34に示した工程と同様にして、積層基礎構造物120における複数の分離前本体2Pに対して、複数の第1の端子4と複数の第2の端子5を形成する。図50は、図49に示した工程に続く工程を示している。この工程では、第1の実施の形態における図35に示した工程と同様に、複数の分離前本体2Pが互いに分離されて複数個のサブパッケージ1Sが形成されるように、積層基礎構造物120を切断する。複数の分離前本体2Pは、互いに分離されることにより、それぞれ本体2となる。本実施の形態では、第1の実施の形態において積層された2つの基礎構造物110を貫通するように複数の孔133が形成され、この複数の孔133内に複数の貫通電極Tが形成されることによる効果は得られない。その代り、本実施の形態では、第1の実施の形態における複数の孔133を形成する工程と複数の貫通電極Tを形成する工程が不要になると共に、複数の表面電極32の形成と同時に複数の導体部153を形成することが可能になるという効果が得られる。本実施の形態におけるその他の構成、作用および効果は、第1の実施の形態と同様である。なお、本発明は、上記各実施の形態に限定されず、種々の変更が可能である。例えば、各実施の形態では、1つの絶縁材充填孔104を1つの貫通電極Tが通過している。しかし、本発明では、径の大きな絶縁材充填孔104を形成して、1つの絶縁材充填孔104を複数の貫通電極Tが通過するようにしてもよい。"