"半導体基板に形成された光電変換部と、前記光電変換部の側面に形成された側面ピンニング層とを有する画素を備え、前記光電変換部が形成される領域の側面部分に形成されたトレンチが開口している状態でイオン注入を行うことにより前記側面ピンニング層が形成される固体撮像素子。前記側面ピンニング層は、前記光電変換部の側面を囲う領域に形成される請求項1に記載の固体撮像素子。前記側面ピンニング層は、前記半導体基板の表面に対して傾斜する方向からイオン注入を行うことにより形成される請求項1に記載の固体撮像素子。前記光電変換部の表面側に形成された表面ピンニング層をさらに有し、前記側面ピンニング層および前記表面ピンニング層は、前記半導体基板の表面に対して傾斜する方向からイオン注入を行うことにより同時に形成される請求項1に記載の固体撮像素子。前記側面ピンニング層の形成後、前記トレンチに、隣接する他の画素と分離するための画素分離部が埋め込まれる請求項1に記載の固体撮像素子。前記光電変換部に蓄積されている電荷を転送するタイミングで、前記画素分離部にマイナスの電位が供給される請求項5に記載の固体撮像素子。半導体基板に形成された光電変換部と、前記光電変換部の側面に形成された側面ピンニング層とを有する画素を備える固体撮像素子の製造方法であって、前記光電変換部が形成される領域の側面部分にトレンチを形成し、前記トレンチが開口している状態でイオン注入を行うことにより前記側面ピンニング層を形成するステップを含む製造方法。半導体基板に形成された光電変換部と、前記光電変換部の側面に形成された側面ピンニング層とが形成された画素を有し、前記光電変換部が形成される領域の側面部分に形成されたトレンチが開口している状態でイオン注入を行うことにより前記側面ピンニング層が形成される固体撮像素子を備える電子機器。ところで、近年、固体撮像素子の画素数を向上させるのに伴って画素が小型化され、PDの面積が縮小される傾向がある。上述したように、PDの面積が縮小されると飽和電荷数が低下することになるため、例えば、ダイナミックレンジが小さくなるなど、固体撮像素子の画質が低下することになる。従って、画素が小型化される傾向の中で、PDの飽和電荷数を増加させることにより、固体撮像素子の画質の低下を抑制し、画質の向上を図ることが求められている。本開示は、このような状況に鑑みてなされたものであり、より画質の向上を図ることができるようにするものである。本開示の一側面の固体撮像素子は、半導体基板に形成された光電変換部と、前記光電変換部の側面に形成された側面ピンニング層とを有する画素を備え、前記光電変換部が形成される領域の側面部分に形成されたトレンチが開口している状態でイオン注入を行うことにより前記側面ピンニング層が形成される。本開示の一側面の製造方法は、半導体基板に形成された光電変換部と、前記光電変換部の側面に形成された側面ピンニング層とを有する画素を備える固体撮像素子の製造方法であって、前記光電変換部が形成される領域の側面部分にトレンチを形成し、前記トレンチが開口している状態でイオン注入を行うことにより前記側面ピンニング層を形成するステップを含む。本開示の一側面の電子機器は、半導体基板に形成された光電変換部と、前記光電変換部の側面に形成された側面ピンニング層とが形成された画素を有し、前記光電変換部が形成される領域の側面部分に形成されたトレンチが開口している状態でイオン注入を行うことにより前記側面ピンニング層が形成される固体撮像素子を備える。本開示の一側面においては、光電変換部が形成される領域の側面部分に形成されたトレンチが開口している状態でイオン注入を行うことにより、光電変換部の側面に側面ピンニング層が形成される。本開示の一側面によれば、より画質の向上を図ることができる。以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。図1は、本技術を適用した固体撮像素子の一実施の形態の構成例を示すブロック図である。図1において、固体撮像素子11は、CMOS型固体撮像素子であり、画素アレイ部12、垂直駆動回路13、シャッタ駆動回路14,CDS回路15、水平駆動回路16,AGCAutomaticGainController17,ADAnalogDigital変換部18、およびタイミングジェネレータ19を備えて構成される。画素アレイ部12は、2次元状に配置された複数の画素例えば、図2の画素21を有しており、各画素は、1または複数の光電変換素子を有している。また、画素アレイ部12には、垂直駆動回路13からの信号を各画素に供給するための複数の信号配線が行ごとに接続されるとともに、各画素からの画素信号をCDS回路15に出力するための複数の信号配線が列ごとに接続されている。垂直駆動回路13は、画素アレイ部12が有する複数の画素を行ごとに選択する信号を、信号配線を介して順次供給する。シャッタ駆動回路14は、シャッタ駆動を行うための駆動信号を、画素アレイ部12が有する複数の画素の行ごとに順次供給する。例えば、シャッタ駆動回路14から出力される駆動信号と、垂直駆動回路13から出力される信号との間隔を調整することで、画素の露光時間電荷蓄積時間を調整することができる。CDS回路15は、垂直駆動回路13からの信号によって選択された行の画素から画素信号を読み出して、CDS処理を行う。即ち、CDS回路15は、各画素に電荷が蓄積されたレベルに応じた画素信号と、各画素のリセットレベルの画素信号との差を取る処理を行うことにより、画素ごとの固定パターンノイズを除去した画素値を示す信号を取得する。そして、CDS回路15は、水平駆動回路16からの駆動信号に従って、取得した画素値を示す信号を順次、AGC17に出力する。水平駆動回路16は、画素アレイ部12が有する画素を列方向に順番に選択して、画素値を示す信号を出力させる駆動信号をCDS回路15に出力する。AGC17は、CDS回路15から供給される画素値を示す信号を、適切なゲインで増幅して、AD変換部18に出力する。AD変換部18は、AGC17から供給されたアナログの信号をデジタルな数値に変換した画素データを、固体撮像素子11の外部に出力する。タイミングジェネレータ19は、所定の周波数のクロック信号に基づいて、固体撮像素子11の各ブロックの駆動に必要なタイミングを示す信号を生成して、それぞれのブロックに供給する。また、図1では、画素から出力される信号の流れが太線の矢印で示されており、画素アレイ部12から出力された信号は、CDS回路15においてCDS処理が施された後に、AGC17において増幅され、AD変換部18においてAD変換されて外部に出力される。なお、図1は、固体撮像素子11の構成の一例を示すものであり、例えば、AD変換部18を固体撮像素子11の内部に備えない構成や、画素の列ごとにAD変換部を備える構成などを採用することができる。また、固体撮像素子11は、1つ以上のCDS回路15を備えたり、複数のAGC17およびAD変換部18を設けたりすることで、複数の出力系統を有する構成としてもよい。次に、図2を参照して、画素アレイ部12の画素および周辺回路について説明する。上述したように、画素アレイ部12には、2次元状に複数の画素が配置されているが、図2では、それらの中の1つの画素21が図示されており、その他の画素は簡略化のため図示が省略されている。また、図2に示すように、画素アレイ部12の周辺回路は、画素21の行ごとに配置されるアンド素子22乃至24、画素21の列ごとに配置されるトランジスタ25、および定電位源26を有して構成されている。画素21は、PD31、転送トランジスタ32、FD33、増幅トランジスタ34、選択トランジスタ35、リセットトランジスタ36を備えて構成される。また、画素21には、行方向に並ぶ画素21で共通する信号を供給する転送信号配線41、リセット信号配線42、および選択信号配線43が接続されるとともに、CDS回路15に画素信号を出力する画素出力配線44が接続される。また、画素21には、電源電位供給配線45を介して、所定の電源電位が供給される。PD31は、画素21に照射される光を光電変換して電荷を発生し、その電荷を蓄積する光電変換素子である。転送トランジスタ32は、転送信号配線41を介して供給される転送信号に従って、PD31に蓄積されている電荷を、FD33に転送する。FD33は、転送トランジスタ32と増幅トランジスタ34のゲート電極との接続点に形成される浮遊拡散領域であり、転送トランジスタ32を介してPD31から転送された電荷を一時的に蓄積する。即ち、FD33に蓄積される電荷に応じて、増幅トランジスタ34のゲート電極の電位が増加する。増幅トランジスタ34は、そのドレインが電源電位供給配線45に接続されており、FD33に蓄積されている電荷を、その電位に応じたレベルの画素信号に変換して出力する。選択トランジスタ35には、画素信号を出力する画素21を選択する選択信号が選択信号配線43を介して供給され、選択トランジスタ35は、その選択信号に従って、増幅トランジスタ34を画素出力配線44に接続する。リセットトランジスタ36は、そのドレインが電源電位供給配線45に接続されており、リセット信号配線42を介して供給されるリセット信号に従って、FD33に蓄積されている電荷をリセットする。トランジスタ25は、画素出力配線44に定電流を供給する。即ち、画素信号の出力が選択された画素21の増幅トランジスタ34にトランジスタ25から定電流が供給されることにより、増幅トランジスタ34がソースフォロアとして動作する。これにより、増幅トランジスタ34のゲート電位と、所定の一定の電圧差を持つ電位が、画素出力配線44に表れるように構成されている。定電位源26は、トランジスタ25が定電流を供給するために飽和領域動作をするように、定電位供給配線46を介して、トランジスタ25のゲート電極に一定の電位を供給する。アンド素子22は、出力端子が転送信号配線41を介して転送トランジスタ32のゲート電極に接続されている。また、アンド素子22は、一方の入力端子が、信号配線51を介して垂直駆動回路13の出力端子に接続されるとともに、他方の入力端子が、信号配線52を介して、駆動タイミングに従ってパルス状の転送信号を出力する端子に接続されている。アンド素子23は、出力端子がリセット信号配線42を介してリセットトランジスタ36のゲート電極に接続されている。また、アンド素子23は、一方の入力端子が、信号配線51を介して垂直駆動回路13の出力端子に接続されるとともに、他方の入力端子が、信号配線53を介して、駆動タイミングに従ってパルス状のリセット信号を出力する端子に接続されている。アンド素子24は、出力端子が選択信号配線43を介して選択トランジスタ35のゲート電極に接続されている。また、アンド素子24は、一方の入力端子が、信号配線51を介して垂直駆動回路13の出力端子に接続されるとともに、他方の入力端子が、信号配線54を介して、駆動タイミングに従ってパルス状の選択信号を出力する端子に接続されている。このような構成により、固体撮像素子11では、垂直駆動回路13によって選択された行に配置されている画素21に、転送信号配線41、リセット信号配線42、および選択信号配線43を介して、転送信号、リセット信号、および選択信号がそれぞれ供給される。次に、図3を参照して、画素21に供給される駆動信号について説明する。図3に示されている選択信号は、選択信号配線43を介して選択トランジスタ35に供給され、リセット信号は、リセット信号配線42を介してリセットトランジスタ36に供給され、転送信号は、転送信号配線41を介して転送トランジスタ32に供給される。画素21から画素信号を読み出す読み出し期間が開始されるタイミングになると、選択信号がhighレベルとなり、選択トランジスタ35が導通状態となることで、画素21の信号が画素出力配線44を介してCDS回路15に出力することができる状態になる。その後、リセット信号がhighレベルとなり、リセットトランジスタ36が導通状態となることで、FD33に蓄積されていた電荷がリセットされる。そして、リセット信号がLowレベルになることによりリセットトランジスタ36が非導通状態となってリセットが完了した後、リセットレベルの画素信号がCDS回路15に読み出される。次に、転送信号がhighレベルになることにより、転送トランジスタ32が導通状態となり、PD31に蓄積されていた電荷がFD33に転送される。そして、転送信号がLowレベルになることによって転送トランジスタ32が非導通状態となり電荷の転送が完了した後、FD33に蓄積されている電荷のレベルに応じた画素信号がCDS回路15に読み出される。このようにして、固体撮像素子11では、リセットレベルの画素信号と、FD33に蓄積されている電荷のレベルに応じた画素信号とがCDS回路15に読み出される。そして、CDS回路15が、CDS処理を行うことにより、画素21ごとの増幅トランジスタ34の閾値電圧のバラツキなどによって発生する固定的なパターンノイズがキャンセルされる。また、CDS回路15は、水平駆動回路16によって選択された列の画素21の画素値を示す信号を、水平信号配線47を通して、図1のAGC17に出力する。次に、図4を参照して、固体撮像素子11の画素アレイ部12が有する画素21の概略的な構造について説明する。図4Aには、画素21の平面的な構造例が示されており、図4Bには、画素21の断面的な構造例が示されている。図4Bに示すように、画素21は、シリコン基板61に対して形成され、シリコン基板61の表面図4Bの上側を向く面近傍に、PD31が形成されるとともに、PD31から転送トランジスタ32を介して離間した位置にFD33が形成される。PD31は、例えば、P型のシリコン基板61ウェルに対して高濃度の不純物をイオン注入して形成されるN型の領域である。転送トランジスタ32は、PD31とFD33との間に配置され、シリコン基板61の表面に絶縁膜を介して配置されたゲート電極71を有して構成されている。また、ゲート電極71には、コンタクト部72を介して転送信号配線41が接続されており、ゲート電極71に電圧を印加することで、PD31からFD33への電荷の読み出しが行われる。FD33は、シリコン基板61の表面に接するように形成されており、PD31よりも不純物濃度が濃いN型の領域である。また、画素21には、PD31の側面を囲うように、画素21どうしを分離するための画素分離部62が形成される。画素分離部62は、例えば、PD31の側面を囲う領域であって、転送トランジスタ32が配置された領域以外の領域にポリシリコンを埋め込むことにより形成される。画素分離部62は、コンタクト部63を介して、電位的にGNDに固定された接地配線64に接続されることにより、電位的にGNDに固定されている。そして、画素21では、PD31の表面側に表面ピンニング層81が形成されるとともに、PD31の側面部分、即ち、PD31と画素分離部62との間に側面ピンニング層82が形成される。表面ピンニング層81および側面ピンニング層82は、シリコン基板61ウェルよりも不純物濃度が濃いP型の領域であり、シリコンの境界面で発生する暗電流を抑制する。さらに、表面ピンニング層81および側面ピンニング層82は、PD31との急峻なPN接合により、PD31の飽和電荷数を増加させることができる。このように、画素21では、PD31および表面ピンニング層81により急峻なPN接合が形成されるのと同様に、PD31および側面ピンニング層82により急峻なPN接合が形成される。これにより、画素21においては、PDの表面側にのみPN接合が形成される従来の構造よりも、PD31の飽和電荷数を増加させることができる。また、画素21では、暗電流の発生も、従来の構造よりも抑制することができる。従って、このような構造の画素21を有する固体撮像素子11においては、例えば、画素21を小型化しても、例えば、ダイナミックレンジの低下や暗電流によるノイズの発生を抑制することができ、より画質の向上を図ることができる。次に、図5を参照して画素21の製造工程について説明する。第1の工程において、シリコン基板61に対して、画素分離部62を形成する領域に対応してトレンチ62’を形成する。なお、図6では断面的に示されているが、図4Aに示されている画素分離部62に対応するように、トレンチ62’は、PD31が形成される領域を囲うように形成される。第2の工程において、N型の不純物をイオン注入することによりPD31を形成し、P型の不純物をイオン注入することにより表面ピンニング層81および側面ピンニング層82を同時に形成する。ここで、表面ピンニング層81および側面ピンニング層82を形成するためのイオン注入は、黒色の矢印で示されているように、シリコン基板61の表面に対して傾斜する方向から行われる。このように、トレンチ62’が開口している状態で、シリコン基板61の表面に対して傾斜する方向からイオン注入することにより、PD31の表面側深さ方向に形成される表面ピンニング層81と同等の急峻なPN接合となる側面ピンニング層82を、PD31の側面側横方向に形成することができる。また、表面ピンニング層81および側面ピンニング層82を形成するためのイオン注入は、シリコン基板61を回転させつつ複数の方向から、例えば、8方向からシリコン基板61の表面に対して傾斜するように行ってもよい。これにより、図4Aに示すように、PD31の複数の側面に対して側面ピンニング層82を形成することができる。なお、表面ピンニング層81と側面ピンニング層82とを同時に形成しなくてもよい。即ち、シリコン基板61の表面に向かって真上からイオン注入することで表面ピンニング層81を形成する従来と同様の工程と、シリコン基板61の表面に対して傾斜する方向からイオン注入することで側面ピンニング層82を形成する工程を有してもよい。第3の工程において、トレンチ62’にポリシリコンを埋め込むことにより画素分離部62が形成される。また、第3の工程において、PD31とFD33との間の領域におけるシリコン基板61の表面にゲート電極71が形成される。第4の工程において、画素分離部62に接続するようにコンタクト部63が形成されるとともに、側面ピンニング層82に接続するようにコンタクト部72が形成される。その後、コンタクト部63に接続するように接地配線64が形成されるとともに、コンタクト部72に接続するように転送信号配線41が形成される。以上のような製造工程により、PD31の表面側に表面ピンニング層81が形成されるとともに、PD31の側面側を囲うように側面ピンニング層82が形成された画素21を製造することができる。また、PD31、表面ピンニング層81、および側面ピンニング層82を斜め方向からイオン注入することによりPN接合を同時に形成することにより、従来の製造方法から工程数を増加させることなく、飽和電荷数の多いPD31を形成することができる。そして、画素21では、PD31の表面側だけでなく側面側にもPN接合が形成されるため、従来の構造の画素よりも飽和電荷数を稼げる面積を増大させることができ、全体として飽和電荷数を増加させることができる。図6を参照して、従来の構造の画素との比較について説明する。図6Aには、従来の構造の画素21’の断面的なポテンシャル分布が示されており、図6Bには、本技術を適用した画素21の断面的なポテンシャル分布が示されている。従来、画素21’は、画素分離部62を形成する領域にトレンチを形成して、ポリシリコンまたは酸化膜をトレンチに埋め込んで画素分離部62を形成し、シリコン基板61の表面側からPDおよび表面ピンニング層を形成するためのイオン注入が行われる。これにより、図6Aに示すように、PDのポテンシャル分布91および表面ピンニング層のポテンシャル分布92が形成される。これに対して、画素21では、画素分離部62を形成する領域にトレンチを形成して、トレンチが開口している状態で、シリコン基板61の表面に対して傾斜する方向からイオン注入が行われることにより、側面ピンニング層82が形成される。これにより、図6Bに示すように、PDのポテンシャル分布93および表面ピンニング層のポテンシャル分布94が形成される。つまり、表面部分だけでなく側面部分にも急峻なPN接合が形成されている。このように、画素21は、画素21’とはポテンシャル分布が異なっており、画素21’と同じ画素面積であっても、より多くの電荷を蓄積することができるPD31を形成することができる。また、画素21では、側面ピンニング層82が、トレンチ62’が開口している状態でイオン注入することで形成されるので、PD31の側面部分においても、PD31の表面側と同様に急峻なPN接合を形成することができる。つまり、上述の特許文献1に開示されているように、トレンチ素子分離の側方にPN接合容量を形成することにより飽和電荷数を増加させることはできるが、この構造では、PDとウェル間の側壁の容量は、シリコン基板の深い部分に形成されるため、PDと表面ピンニング層との間のように、急峻なPN接合を形成することは困難であると想定される。そのため、上述の特許文献1に開示されている構造では、PDの飽和電荷数を大幅に向上させることは困難であると想定される。これに対して、画素21では、シリコン基板61の表面側から側面ピンニング層82を形成するためのイオン注入を行うのではなく、トレンチ62’が開口している状態で斜め方向からイオン注入を行うことで側面ピンニング層82が形成される。従って、上述の特許文献1に開示されている構造よりも急峻なPN接合をPD31の側面部分に形成することができ、PD31の飽和電荷数を大幅に向上させることができる。次に、図7を参照して、画素21の第1の変形例について説明する。図7には、画素21Aの平面的な構造が示されている。図7に示すように、画素21Aでは、4つのPD31-1乃至31-4が、1つのFD33を共有する構造が採用されている。そして、図4の画素21と同様に、画素21Aにおいても、PD31-1の側面を囲う画素分離部62-1との間に側面ピンニング層82-1が形成されている。また、PD31-2乃至31-4についても同様に側面ピンニング層82-2乃至82-4が形成されている。従って、画素21Aにおいても、PD31-1乃至31-4の飽和電荷数を増加することができる。さらに、画素21Aでは、FD33を共有することによってPD31-1乃至31-4の面積を広くすることができ、これによっても飽和電荷数が増加することになる。このように、本技術は、様々な構造の画素に適用することができる。つまり、図2に示すような、PD31およびFD33と、4つのトランジスタ転送トランジスタ32、増幅トランジスタ34、選択トランジスタ35、リセットトランジスタ36とを備えた構造の画素21に限定されるものではない。さらに、画素21の構成としては、3つのトランジスタで画素信号の読み出しを行う構造などを採用してもよい。次に、図8を参照して、画素21の第2の変形例について説明する。図8には、画素21Bの回路図が示されており、図2の画素21と共通する構成要素には同一の符号を付し、その詳細な説明は省略する。図2の画素21では、PD31のアノードが接地されていたのに対し、図8の画素21Bでは、PD31のアノードが転送補助信号配線48に接続されている点で画素21とは異なる構成とされており、その他の点で共通する。画素21Bでは、転送補助信号配線48を介して、PD31からFD33に電荷を転送するタイミングで、マイナスの電位がPD31のアノードに供給される。つまり画素21Bでは、PD31を囲う画素分離部62図4参照に対して、PD31からFD33に電荷を転送するタイミングで、GNDレベル以下のマイナスの電位が供給される。つまり、図9に示すように、図3を参照して説明した駆動信号と同様に、選択信号がhighレベルとなり、リセット信号によってFD33に蓄積されていた電荷がリセットされる。その後、転送信号がパルス状に供給されるのと同時に、転送補助信号によりパルス状にマイナスの電位がPD31のアノードに供給される。このような駆動により、画素21Bでは、電荷転送時にPD31の外周のポテンシャルを浅くすることができるので、PD31に蓄積されている電荷がPD31の中央に運ばれることになり、電荷転送をより容易に行うことができる。つまり、画素21では、ポテンシャルの深い部分がPD31の外周に形成されるため、電荷を転送し難くなることが想定される。これに対し、画素21Bのように電荷転送時にPD31の外周のポテンシャルを浅くすることで電荷の転送を補助し、より良好な電荷の転送を実現することができる。なお、上述の実施の形態では、トレンチ62’にポリシリコンを埋め込むことにより画素分離部62が形成されているが、例えば、トレンチ62’に酸化膜を埋め込むことにより画素分離部62を形成してもよい。また、PD31を形成する工程において、深さ方向PD31の表面側とは別のタイミングでマスクを利用して斜め方向のイオン注入を行って側面ピンニング層82を形成することにより、深さ方向とは異なるPN接合を形成することができる。これにより、所望の特性に対してのプロファイルの制御性を向上させることができる。また、固体撮像素子11は、デジタルスチルカメラやデジタルビデオカメラなどの撮像装置の他、携帯電話端末やパーソナルコンピュータなど様々な電子機器に搭載することができる。図10は、撮像装置の構成例を示すブロック図である。図10に示すように、撮像装置101は、光学系102、撮像素子103、信号処理回路104、モニタ105、およびメモリ106を備えて構成され、静止画像および動画像を撮像可能である。光学系102は、1枚または複数枚のレンズを有して構成され、被写体からの像光入射光を撮像素子103に導き、撮像素子103の受光面センサ部に結像させる。撮像素子103としては、上述した構成の画素21を備える固体撮像素子11が適用される。撮像素子103には、光学系102を介して受光面に結像される像に応じて、一定期間、電子が蓄積される。そして、撮像素子103に蓄積された電子に応じた信号が信号処理回路104に供給される。信号処理回路104は、撮像素子103から出力された信号電荷に対して各種の信号処理を施す。信号処理回路104が信号処理を施すことにより得られた画像画像データは、モニタ105に供給されて表示されたり、メモリ106に供給されて記憶記録されたりする。このように構成されている撮像装置101では、撮像素子103として、上述したような構成の画素21を備える固体撮像素子11を適用することにより、画素が小型化されてもダイナミックレンジの低下を抑制することができ、画質を向上させることができる。また、本技術における固体撮像素子11は、裏面照射型のCMOS型固体撮像素子や、表面照射型のCMOS型固体撮像素子、CCD型固体撮像素子などに採用することができる。なお、本技術は以下のような構成も取ることができる。1半導体基板に形成された光電変換部と、前記光電変換部の側面に形成された側面ピンニング層とを有する画素を備え、前記光電変換部が形成される領域の側面部分に形成されたトレンチが開口している状態でイオン注入を行うことにより前記側面ピンニング層が形成される固体撮像素子。2前記側面ピンニング層は、前記光電変換部の側面を囲うように形成される上記1に記載の固体撮像素子。3前記側面ピンニング層は、前記半導体基板の表面に対して傾斜する方向からイオン注入を行うことにより形成される上記1または2に記載の固体撮像素子。4前記光電変換部の表面側に形成された表面ピンニング層をさらに有し、前記側面ピンニング層および前記表面ピンニング層は、前記半導体基板の表面に対して傾斜する方向からイオン注入を行うことにより同時に形成される上記1から3までのいずれかに記載の固体撮像素子。5前記側面ピンニング層の形成後に、前記トレンチに、隣接する画素と分離するための画素分離部が埋め込まれる上記1から4までのいずれかに記載の固体撮像素子。6前記光電変換部に蓄積されている電荷を転送するタイミングで、前記画素分離部にマイナスの電位が供給される上記5に記載の固体撮像素子。なお、本実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。"