"第1電源電圧を供給する第1電源線と、前記第1電源電圧よりも高い第2電源電圧を供給する第2電源線と、前段回路ブロックと、前記前段回路ブロックの出力信号に基づいて動作する後段回路ブロックと、前記前段回路ブロック及び前記後段回路ブロックに対する前記第1電源電圧及び前記第2電源電圧の供給を制御する電力供給制御回路とを備え、前記電力供給制御回路は、前記後段回路ブロックへの前記第1電源電圧の供給開始タイミングを前記前段回路ブロックへの前記第1電源電圧の供給開始タイミングよりも遅延させ、更に、前記前段回路ブロック及び前記後段回路ブロックに前記第1電源電圧が供給された後に、前記第2電源電圧を前記前段回路ブロックと前記後段回路ブロックの両方に供給する半導体装置。請求項1に記載の半導体装置であって、前記電力供給制御回路は、前記第2電源電圧を前記前段回路ブロックと前記後段回路ブロックに対して同時に供給する半導体装置。請求項1又は2に記載の半導体装置であって、前記電力供給制御回路は、電力分配線と、前記第1電源線と前記電力分配線上の起点ノードとの間に設けられ、前記第1電源線から前記起点ノードへの前記第1電源電圧の供給をON/OFF制御する第1スイッチと、前記電力分配線上のノードであって、前記前段回路ブロックの電源入力に接続された第1ノードと、前記電力分配線上のノードであって、前記後段回路ブロックの電源入力に接続された第2ノードと、前記起点ノードから前記第2ノードまでの信号遅延量が前記起点ノードから前記第1ノードまでの信号遅延量よりも大きくなるように、前記電力分配線上に設けられた遅延回路とを備える半導体装置。請求項3に記載の半導体装置であって、前記電力供給制御回路は、更に、前記第2電源線から前記第1ノード及び前記第2ノードへの前記第2電源電圧の供給をON/OFF制御する第2スイッチを備え、前記第1スイッチがONして前記前段回路ブロックと前記後段回路ブロックの両方に前記第1電源電圧が供給された後、前記第1スイッチはOFFし、前記第2スイッチがONする半導体装置。請求項1又は2に記載の半導体装置であって、前記電力供給制御回路は、前記前段回路ブロックの電源入力に接続された第1ノードと、前記後段回路ブロックの電源入力に接続された第2ノードと、前記第1電源線から前記第1ノード及び前記第2ノードへの前記第1電源電圧の供給をON/OFF制御する第1スイッチ回路とを備え、前記第1スイッチ回路は、前記第1電源線と前記第1ノードとの間を電気的に接続し、その後、前記第1電源線と前記第2ノードとの間を電気的に接続する半導体装置。請求項5に記載の半導体装置であって、前記電力供給制御回路は、更に、前記第2電源線から前記第1ノード及び前記第2ノードへの前記第2電源電圧の供給をON/OFF制御する第2スイッチ回路を備え、前記第1スイッチ回路がONして前記前段回路ブロックと前記後段回路ブロックの両方に前記第1電源電圧が供給された後、前記第1スイッチ回路はOFFし、前記第2スイッチ回路がONする半導体装置。上述の通り、回路ブロックへの電力供給の遮断により、スタンバイモード時の消費電力が低減される。しかしながら、スタンバイモードからアクティブモードへの復帰時には、回路ブロック内の容量の充放電が必要となる。従って、電力供給の遮断復帰を頻繁に行うと、その充放電により、かえって消費電力が増大してしまう可能性がある。スタンバイモードからアクティブモードへの復帰時に発生する無駄な充放電を抑制することが望まれる。本発明の1つの観点において、半導体装置が提供される。その半導体装置は、第1電源電圧を供給する第1電源線と、第1電源電圧よりも高い第2電源電圧を供給する第2電源線と、前段回路ブロックと、前段回路ブロックの出力信号に基づいて動作する後段回路ブロックと、前段回路ブロック及び後段回路ブロックに対する第1電源電圧及び第2電源電圧の供給を制御する電力供給制御回路と、を備える。電力供給制御回路は、後段回路ブロックへの第1電源電圧の供給開始タイミングを前段回路ブロックへの第1電源電圧の供給開始タイミングよりも遅延させる。更に、電力供給制御回路は、前段回路ブロック及び後段回路ブロックに第1電源電圧が供給された後に、第2電源電圧を前段回路ブロックと後段回路ブロックの両方に供給する。本発明によれば、半導体装置の回路ブロックへの電力供給復帰時に、無駄な充放電を抑制することが可能となる。添付図面を参照して、本発明の実施の形態を説明する。1.第1の実施の形態1-1.構成図1は、本発明の第1の実施の形態に係る半導体装置の構成を示すブロック図である。半導体装置は、電源電圧VDDを供給する電源線1、複数の回路ブロック10、及び電力供給制御回路100を備えている。回路ブロック10は、所定の機能を提供する機能ブロックである。典型的には、回路ブロック10は、1以上の論理ゲートを含むロジック回路である。本実施の形態では、複数の回路ブロック10が、信号を通して互いに連関している。すなわち、2段の回路ブロック10を考えたとき、前段の回路ブロック10が出力する出力信号に基づいて、後段の回路ブロック10が動作する。例えば図1において、回路ブロック10-1は、入力信号INを受け取り、その入力信号INに基づいて所定の論理演算を行い、演算結果を示す出力信号OUT1を出力する。回路ブロック10-2は、回路ブロック10-1から出力される出力信号OUT1を入力信号として受け取り、その入力信号に基づいて所定の論理演算を行い、演算結果を示す出力信号OUT2を出力する。回路ブロック10-3は、回路ブロック10-2から出力される出力信号OUT2を入力信号として受け取り、その入力信号に基づいて所定の論理演算を行う。このように、回路ブロック10-1、10-2、10-3の順番で信号の流れが存在する。電力供給制御回路100は、電源線1と複数の回路ブロック10との間に設けられており、電源線1から複数の回路ブロック10への電源電圧VDDの供給を制御する。より詳細には、電力供給制御回路100は、電力分配線PLと第1スイッチ110を備えている。電力分配線PLは、複数の回路ブロック10へ電力を分配するための配線である。図1において、回路ブロック10-1の電源入力端子は、電力分配線PL上のノードN1に接続されており、そのノードN1から回路ブロック10-1へ電源電圧VDDが供給される。回路ブロック10-2の電源入力端子は、電力分配線PL上のノードN2に接続されており、そのノードN2から回路ブロック10-2へ電源電圧VDDが供給される。回路ブロック10-3の電源入力端子は、電力分配線PL上のノードN3に接続されており、そのノードN3から回路ブロック10-3へ電源電圧VDDが供給される。第1スイッチ110は、電源線1と電力分配線PL上の起点ノードとの間に設けられている。この第1スイッチ110は、スイッチ制御信号CONに応じてON/OFFする。第1スイッチ110をON/OFFすることによって、電源線1から電力分配線PL上の起点ノード、すなわち、電源線1から複数の回路ブロック10への電源電圧VDDの供給をON/OFF制御することができる。尚、図1の例では、起点ノードはノードN1と一致しているが、それに限られず、別の箇所であってもよい。本実施の形態に係る電力供給制御回路100は、更に、次のような機能も有している。すなわち、電力供給制御回路100は、複数の回路ブロック10間の信号の流れと同じ方向に、電源電圧VDDの供給開始タイミング印加開始タイミングも遅延させる。例えば図1では、上述の通り、回路ブロック10-1、10-2、10-3の順番で信号の流れが存在する。この場合、電力供給制御回路100は、前段の回路ブロック10-1への供給開始タイミングよりも、後段の回路ブロック10-2への供給開始タイミングを遅くし、更に後段の回路ブロック10-3への供給開始タイミングを更に遅くする。そのために、本実施の形態に係る電力供給制御回路100は、遅延回路150を備えている。この遅延回路150は、通常の信号配線における遅延よりも大きな遅延を与える。例えば、遅延回路150は、図2Aで示されるような抵抗素子である。この抵抗素子は、通常の信号配線例:Al、Cuとは別の抵抗体例:ポリシリコンであり、単位長さあたりの抵抗値は、通常の信号配線のものよりも高い。あるいは、遅延回路150は、図2Bに示されるような、ゲート電圧がグランド電圧GNDに固定されたPMOSトランジスタであってもよい。このような遅延回路150を利用することによって、電力供給制御回路100は、複数の回路ブロック10への電源電圧VDDの供給開始タイミングを遅延させる。図1に示される例では、ノードN1とノードN2との間の電力分配線PL上に、遅延回路150が設けられている。更に、電力分配線PLに沿った距離は、上述の起点ノードとノードN1との間より、起点ノードとノードN2との間の方が長い。言い換えれば、電力分配線PL上で、上述の起点ノード、ノードN1、遅延回路150、及びノードN2が、この順番で並んでいる。従って、電源電圧VDDの供給開始タイミングは、ノードN1よりもノードN2の方が遅くなる、つまり、前段の回路ブロック10-1よりも後段の回路ブロック10-2の方が遅くなる。この電源電圧VDDの遅延の方向は、前段の回路ブロック10-1から後段の回路ブロック10-2への信号の流れ方向と一致する。同様に、ノードN2とノードN3との間の電力分配線PL上に、遅延回路150が設けられている。更に、電力分配線PLに沿った距離は、上述の起点ノードとノードN2との間より、起点ノードとノードN3との間の方が長い。言い換えれば、電力分配線PL上で、上述の起点ノード、ノードN2、遅延回路150、及びノードN3が、この順番で並んでいる。従って、電源電圧VDDの供給開始タイミングは、ノードN2よりもノードN3の方が遅くなる、つまり、前段の回路ブロック10-2よりも後段の回路ブロック10-3の方が遅くなる。この電源電圧VDDの遅延の方向は、前段の回路ブロック10-2から後段の回路ブロック10-3への信号の流れ方向と一致する。尚、遅延回路150とノードN1~N3の配置関係は、図1で示されたものに限定されない。遅延回路150による起点ノードからの信号遅延量を考えたとき、ノードN1までの信号遅延量が第1遅延量であり、ノードN2までの信号遅延量が第1遅延量より大きい第2遅延量であり、ノードN3までの信号遅延量が第2遅延量より更に大きい第3遅延量であればよい。この条件が満たされる限り、ノードN1~N3が起点ノードに対して並列的に接続されていてもよい。1-2.動作図3は、本実施の形態に係る半導体装置の動作を示すタイミングチャートである。ここでは、回路ブロック10-1~10-3をスタンバイ状態電源VDDの供給が遮断されたOFF状態からアクティブ状態電源VDDが供給されるON状態に復帰させる場合を説明する。時刻t0において、スイッチ制御信号CONがLowレベルからHighレベルに変わる。これにより、第1スイッチ110がONし、電源線1と電力分配線PLとが電気的に接続される。まず、起点ノードに最も近いノードN1の電圧が上昇し始め、時刻t1において電源電圧VDDに達する。ノードN1とノードN2との間には遅延回路150が介在しているため、ノードN2の電圧は、ノードN1の電圧の上昇開始よりも遅れて上昇し始める。好適には、ノードN2の電圧は、時刻t1よりも後に上昇し始める。そして、時刻t1から所定の遅延時間Tdだけ後の時刻t2において、ノードN2の電圧は電源電圧VDDに達する。また、ノードN2とノードN3との間には遅延回路150が介在しているため、ノードN3の電圧は、ノードN2の電圧の上昇開始よりも遅れて上昇し始める。好適には、ノードN3の電圧は、時刻t2よりも後に上昇し始める。そして、時刻t2から所定の遅延時間Tdだけ後の時刻t3において、ノードN3の電圧は電源電圧VDDに達する。このように、スタンバイ状態からの復帰時、電源電圧VDDは、ノードN1、N2、N3の順番で供給印加される。すなわち、電源電圧VDDは、回路ブロック10-1、10-2、10-3の順番で供給印加される。1-3.効果本実施の形態による効果を説明するために、まず、比較例を説明する。比較例では、本実施の形態のような遅延回路150は用いられず、複数の回路ブロック10に対して同時に電源電圧VDDが供給される。図4は、比較例における動作を示すタイミングチャートである。時刻t0において、スイッチ制御信号CONがLowレベルからHighレベルに変わり、全てのノードN1~N3の電圧が上昇し始める。各ノードの電圧が電源電圧VDDまで上昇する電圧上昇期間の最中は、各回路ブロック10からの出力信号は不定状態であり、電圧上昇期間が終わると、各回路ブロック10からの出力信号の電圧レベルが確定する。ここで、例として、電圧上昇期間における回路ブロック10-2の動作に着目する。電圧上昇期間において、回路ブロック10-2への入力信号、すなわち、前段の回路ブロック10-1からの出力信号OUT1は、不定状態である。回路ブロック10-2への入力信号OUT1が不定状態であるため、回路ブロック10-2の出力信号OUT2も不定状態である。従って、図4に示されるようなケース、すなわち、出力信号OUT2の電圧が一旦中間レベルハイレベルとローレベルとの間のレベルまで上昇した後にローレベルに確定収束するといったケースも発生し得る。つまり、出力信号OUT2の電圧レベルが無駄に変動する可能性がある。このことは、無駄な充放電、無駄な消費電力の発生を意味する。また、CMOS論理回路の場合、入力信号が中間レベルにあると、PMOSトランジスタとNMOSトランジスタの両方がONし、電源端子からグランド端子に向けて貫通電流が流れてしまう。このことも、消費電力の増加につながる。一方、図5は、本実施の形態における動作を示すタイミングチャートである。本実施の形態によれば、ノードN2回路ブロック10-2への電源電圧VDDの印加開始タイミングは、ノードN1回路ブロック10-1へのものより遅くなる。好適には、ノードN2への電源電圧VDDの印加開始タイミングは、ノードN1の電圧が電源電圧VDDに達し、回路ブロック10-1の出力信号OUT1の電圧レベルが確定した後である。この場合、前段の回路ブロック10-1の出力信号OUT1が不定状態中間レベルである期間において、後段の回路ブロック10-2には電源電圧VDDが供給されないため、後段の回路ブロック10-2は動作せず、出力信号OUT2も変動しない。すなわち、図4で示されたようなケースが未然に防止される。従って、無駄な充放電、無駄な消費電力の発生が防止される。更に、CMOS論理回路における貫通電流の発生も防止される。尚、後段の回路ブロック10-2への電源電圧VDDの供給開始タイミングは、前段の回路ブロック10-1の出力信号OUT1の電圧レベルが確定した後であることが好ましいが、それには限られない。後段の回路ブロック10-2への電源電圧VDDの供給開始タイミングが、前段の回路ブロック10-1の出力信号OUT1の電圧レベルが確定する少し前であっても、一定の効果は得られる。少なくとも、後段の回路ブロック10-2への電源電圧VDDの供給開始タイミングが、前段の回路ブロック10-1への電源電圧VDDの供給開始タイミングよりも遅延していればよい。2.第2の実施の形態本発明の第2の実施の形態では、2種類の電源電圧VDD1、VDD2が用いられる。第2電源電圧VDD2は、第1電源電圧VDD1よりも高いVDD2>VDD1。第2電源電圧VDD2は、通常動作用の電源電圧である。一方、第1電源電圧VDD1は、スタンバイからの復帰時に用いられる補助的な電源電圧である。尚、第1電源電圧VDD1のレベルは、各回路ブロック10の出力信号の電圧レベルが確定する程度に設定される。2-1.構成図6は、第2の実施の形態に係る半導体装置の構成を示すブロック図である。半導体装置は、第1電源電圧VDD1を供給する第1電源線1、第2電源電圧VDD2を供給する第2電源線2、複数の回路ブロック10、及び電力供給制御回路100を備えている。回路ブロック10は、第1の実施の形態と同様である。電力供給制御回路100は、第1電源線1及び第2電源線2と複数の回路ブロック10との間に設けられており、複数の回路ブロック10に対する第1電源電圧VDD1及び第2電源電圧VDD2の供給を制御する。より詳細には、電力供給制御回路100は、電力分配線PL、第1スイッチ110、第2スイッチ120、及び遅延回路150を備えている。第1電源線1、第1スイッチ110、第1スイッチ制御信号CON1、電力分配線PL、ノードN1~N3及び遅延回路150の関係は、第1の実施の形態と同様である。尚、第1電源線1は、第1の実施の形態における電源線1に相当する。第1スイッチ制御信号CON1は、第1の実施の形態におけるスイッチ制御信号CONに相当する。第2スイッチ120は、第2電源線2とノードN1~N3との間に設けられており、第2電源線2からノードN1~N3のそれぞれへの第2電源電圧VDD2の供給をON/OFF制御する。より詳細には、第2スイッチ120-1が、第2電源線2とノードN1との間に設けられており、第2スイッチ120-2が、第2電源線2とノードN2との間に設けられており、第2スイッチ120-3が、第2電源線2とノードN3との間に設けられている。これら第2スイッチ120-1~120-3は、同じ第2スイッチ制御信号CON2に応じて同時にON/OFFする。これら第2スイッチ120-1~120-3をON/OFFすることによって、第2電源線2からノードN1~N3、すなわち、第2電源線2から複数の回路ブロック10への第2電源電圧VDD2の供給を一斉に制御することができる。2-2.動作図7は、第2の実施の形態に係る半導体装置の動作を示すタイミングチャートである。時刻t0において、第1スイッチ制御信号CON1がLowレベルからHighレベルに変わる。これにより、第1スイッチ110がONし、第1電源線1と電力分配線PLとが電気的に接続される。まず、起点ノードに最も近いノードN1の電圧が上昇し始め、時刻t1において第1電源電圧VDD1に達する。ノードN1とノードN2との間には遅延回路150が介在しているため、ノードN2の電圧は、ノードN1の電圧の上昇開始よりも遅れて上昇し始める。好適には、ノードN2の電圧は、時刻t1よりも後に上昇し始める。そして、時刻t1から所定の遅延時間Tdだけ後の時刻t2において、ノードN2の電圧は第1電源電圧VDD1に達する。また、ノードN2とノードN3との間には遅延回路150が介在しているため、ノードN3の電圧は、ノードN2の電圧の上昇開始よりも遅れて上昇し始める。好適には、ノードN3の電圧は、時刻t2よりも後に上昇し始める。そして、時刻t2から所定の遅延時間Tdだけ後の時刻t3において、ノードN3の電圧は第1電源電圧VDD1に達する。このように、スタンバイ状態からの復帰時、第1電源電圧VDD1は、ノードN1、N2、N3の順番で供給印加される。すなわち、第1電源電圧VDD1は、回路ブロック10-1、10-2、10-3の順番で供給印加される。時刻t3よりも後の時刻t4において、第1スイッチ制御信号CON1がHighレベルからLowレベルに変わる。これにより、第1スイッチ110がOFFし、第1電源線1と電力分配線PLとの間の電気的接続が切断される。続いて、時刻t5において、第2スイッチ制御信号CON2がLowレベルからHighレベルに変わる。これにより、第2スイッチ120-1~120-3が一斉にONし、第2電源線2とノードN1~N3とが電気的に接続される。その結果、ノードN1~N3回路ブロック10-1~10-3に対して第2電源電圧VDD2がほぼ同時に供給され始める。ノードN1~N3の電圧は、第1電源電圧VDD1から更に上昇し、時刻t6において第2電源電圧VDD2に達する。このように、本実施の形態によれば、電源供給制御回路100は、回路ブロック10-1~10-3に対して、第1電源電圧VDD1を時間差で供給した後に、第2電源電圧VDD2を一斉に供給する。時刻t10において、第2スイッチ制御信号CON2がHighレベルからLowレベルに変わる。これにより、第2スイッチ120-1~120-3がOFFし、第2電源線2とノードN1~N3との間の電気的接続が切断される。ノードN1~N3の電圧は、第2電源電圧VDD2から減少し始める。続いて、時刻t11において、第1スイッチ制御信号CON1がLowレベルからHighレベルに変わる。これにより、第1スイッチ110がONし、第1電源線1と電力分配線PLとが電気的に接続される。ノードN1~N3の電圧は、第1電源電圧VDD1に維持される。このように、第1電源電圧VDD1のレベルを最低限維持しながら、第2電源電圧VDD2の供給だけをON/OFFすることも可能である。用途によっては、このような制御によって、充放電電力が更に削減される。2-3.効果第2の実施の形態によれば、第1の実施の形態と同じ効果が得られる。すなわち、スタンバイ状態からの復帰時、複数の回路ブロック10に対する第1電源電圧VDD1の供給開始タイミングを順番にずらすことにより、無駄な充放電の発生を防止することができる。更に、CMOS論理回路における貫通電流の発生も防止される。第2電源電圧VDD2に関しては、複数の回路ブロック10に対して同じタイミングで供給してもよい。それは、各回路ブロック10に供給される電圧が第1電源電圧VDD1まで上昇した時点で、各回路ブロック10から出力される出力信号の電圧レベルが確定するからである。出力信号の電圧レベルが確定しているため、第2電源電圧VDD2を同時に印加しても、貫通電流は流れない。第2電源電圧VDD2の供給タイミングを遅延させる必要がないため、スタンバイ状態からの復帰に要する時間が短縮される。また、第2電源電圧VDD2の供給制御に遅延回路150が不要であるため、面積の増加が抑制される。更に、第2の実施の形態によれば、第1の実施の形態と比較して、スタンバイ状態からの復帰時の消費電力が低減される。第1の実施の形態では、回路ブロック10に供給される電圧は、グランド電圧GNDから動作電圧第2電源電圧VDD2まで1段階で上昇する。この場合、回路ブロック10に含まれる総容量CLの充電に必要な消費電力Pは、次の式1で表される。式1:P=CL×VDD22一方、第2の実施の形態によれば、回路ブロック10に供給される電圧は、2段階で上昇する。具体的には、回路ブロック10に供給される電圧は、グランド電圧GNDから第1電源電圧VDD1まで一旦上昇した後、更に第1電源電圧VDD1から第2電源電圧VDD2まで上昇する。この場合、回路ブロック10に含まれる総容量CLの充電に必要な消費電力Pは、次の式2で表される。式2:P=CL×VDD12VDD2×VDD2-VDD1例えば、VDD2=1.0、VDD1=0.5の場合を考える。消費電力Pは、式1の場合はCLであるが、式2の場合は0.75CLとなる。つまり、2段階充電により、消費電力Pを25削減することが可能となる。2-4.レイアウト例図8は、第2の実施の形態に係る半導体装置のレイアウトの一例を示す平面図である。第1電源電圧生成部160は、第2電源電圧VDD2から第1電源電圧VDD1を生成する。第1電源電圧生成部160の構成例については、後に詳しく説明される。尚、第1電源電圧VDD1が外部から与えられるような構成も当然可能である。また、第1電源電圧生成部160は、第1スイッチ110の機能も有しており、第1スイッチ制御信号CON1に応じて電力分配配線170への第1電源電圧VDD1の供給をON/OFF制御する。電力分配配線170は、図6における電力分配線PLに相当する。この電力分配配線170は、配線層に形成されており、複数の回路ブロック10の近傍を通るように形成されている。ブロック電源配線180は、各回路ブロック10に電源電圧VDD1、VDD2を供給するための電源配線である。例えば、ブロック電源配線180-1は、回路ブロック10-1に電源電圧VDD1、VDD2を供給し、ブロック電源配線180-2は、回路ブロック10-2に電源電圧VDD1、VDD2を供給する。これらブロック電源配線180-1、180-2は、上述の電力分配配線170と交差するように形成されている。ブロック電源配線180-1と電力分配配線170との交差点には、両配線間を接続するビアが形成されており、この交差点が、図6におけるノードN1に相当する。また、ブロック電源配線180-2と電力分配配線170との交差点には、両配線間を接続するビアが形成されており、この交差点が、図6におけるノードN2に相当する。ノードN1とノードN2との間には、遅延回路150が形成されている。また、ノードN2とノードN3図示されないとの間には、遅延回路150が形成されている。遅延回路150は、電力分配配線170とは異なる構造であり、典型的には、電力分配配線170とは異なる配線層に形成される。例えば、遅延回路150は、基板上に形成されたポリシリコン素子である。異なる層に形成された遅延回路150と電力分配配線170との間は、ビアで接続される。ブロック電源配線180-1と第2電源線2との間には、第2スイッチ120-1が設けられている。ブロック電源配線180-2と第2電源線2との間には、第2スイッチ120-2が設けられている。各々の第2スイッチ120は、並列に接続された複数のNMOSトランジスタで構成されている。各NMOSトランジスタは、ゲート121、ドレイン122及びソース123を備えている。ゲート121には、第2スイッチ制御信号CON2が印加される。ドレイン122は、第2電源線2に接続されている。ソース123は、ブロック電源配線180に接続されている。2-5.スイッチ制御信号の生成方法<第1の例>図9Aは、スイッチ制御信号CON1、CON2を生成するための構成の一例を示すブロック図である。図9Bは、図9Aで示された構成の動作を示すタイミングチャートである。まず、動作制御部200は、電源起動/遮断信号VCONTをLowレベルからHighレベルに切り替える。これにより、動作モードが電源起動モードとなる。電源起動/遮断信号VCONTがHighレベルに変わると、制御信号生成部210は、第1スイッチ制御信号CON1をLowレベルからHighレベルに切り替える。これにより、第1スイッチ110がONする。また、第1スイッチ制御信号CON1は、遅延回路220にも入力される。遅延回路220は、第1スイッチ制御信号CON1を所定の遅延時間だけ遅延させ、信号VDET1として制御信号生成部210に出力する。信号VDET1は、第1スイッチ制御信号CON1から所定の遅延時間だけ遅れて、LowレベルからHighレベルに変わる。信号VDET1がHighレベルに変わると、制御信号生成部210は、第1スイッチ制御信号CON1をHighレベルからLowレベルに切り替える。これにより、第1スイッチ110がOFFする。更に、制御信号生成部210は、第2スイッチ制御信号CON2をLowレベルからHighレベルに切り替える。これにより、第2スイッチ120がONする。また、第2スイッチ制御信号CON2は、遅延回路230にも入力される。遅延回路230は、第2スイッチ制御信号CON2を所定の遅延時間だけ遅延させ、信号VDET2として動作制御部200に出力する。信号VDET2は、第2スイッチ制御信号CON2から所定の遅延時間だけ遅れて、LowレベルからHighレベルに変わる。信号VDET2がHighレベルに変わったことをもってして、動作制御部200は、回路ブロック10-1~10-3が演算可能な状態になったことを認識する。電源遮断モードでは、動作制御部200は、電源起動/遮断信号VCONTをHighレベルからLowレベルに切り替える。電源起動/遮断信号VCONTがLowレベルに変わると、制御信号生成部210は、第2スイッチ制御信号CON2をHighレベルからLowレベルに切り替える。これにより、第2スイッチ120がOFFする。遅延回路220、230での遅延量を適切に設計することによって、スイッチ制御信号CON1、CON2を所望のタイミングで制御することが可能である。本例の構成は、アナログ電圧のレベル検出回路を必要とせず、デジタル回路で設計可能である。従って、小型化、低電力化が可能となる。<第2の例>図10Aは、スイッチ制御信号CON1、CON2を生成するための構成の他の例を示すブロック図である。図10Bは、図10Aで示された構成の動作を示すタイミングチャートである。まず、動作制御部200は、電源起動/遮断信号VCONTをLowレベルからHighレベルに切り替える。これにより、動作モードが電源起動モードとなる。電源起動/遮断信号VCONTがHighレベルに変わると、制御信号生成部210は、第1スイッチ制御信号CON1をLowレベルからHighレベルに切り替える。これにより、第1スイッチ110がONする。第1スイッチ110がONすると、上述の通り、ノードN1、N2、N3の電圧が時間差で上昇していく。ここで、電力分配線PL上で起点ノードから最も遠いノードを、ノードNZとする。レベル検出回路240は、ノードNZの電圧と第1電源電圧VDD1との比較を行う。ノードNZの電圧が第1電源電圧VDD1に達すると、レベル検出回路240は、信号VDET1をLowレベルからHighレベルに切り替える。信号VDET1は、制御信号生成部210に入力される。信号VDET1がHighレベルに変わると、制御信号生成部210は、第1スイッチ制御信号CON1をHighレベルからLowレベルに切り替える。これにより、第1スイッチ110がOFFする。更に、制御信号生成部210は、第2スイッチ制御信号CON2をLowレベルからHighレベルに切り替える。これにより、第2スイッチ120がONする。第2スイッチ120がONすると、上述の通り、ノードN1、N2、N3の電圧が更に上昇する。レベル検出回路250は、ノードNZの電圧と第2電源電圧VDD2との比較を行う。ノードNZの電圧が第2電源電圧VDD2に達すると、レベル検出回路250は、信号VDET2をLowレベルからHighレベルに切り替える。信号VDET2は、動作制御ロジック200に入力される。信号VDET2がHighレベルに変わったことをもってして、動作制御部200は、回路ブロック10-1~10-3が演算可能な状態になったことを認識する。電源遮断モードでは、動作制御部200は、電源起動/遮断信号VCONTをHighレベルからLowレベルに切り替える。電源起動/遮断信号VCONTがLowレベルに変わると、制御信号生成部210は、第2スイッチ制御信号CON2をHighレベルからLowレベルに切り替える。これにより、第2スイッチ120がOFFする。本例では、レベル検出回路240、250が、ノードNZの電圧を直接モニターする。従って、遅延回路150での遅延時間や電圧立ち上がり時間が、製造ばらつきや温度変動等の要因で設計値からずれたとしても、スイッチ制御信号CON1、CON2を正しく制御することが可能となる。2-6.変形例図11は、第2の実施の形態に係る半導体装置の変形例を示すブロック図である。本変形例では、上述の第1電源電圧VDD1と第2電源電圧VDD2に加えて、第3電源電圧VDD3が更に用いられる。第3電源電圧VDD3は、第2電源電圧VDD2よりも更に高いVDD3>VDD2>VDD1。第3電源線3は、第3電源電圧VDD3を供給する。電力供給制御回路100は、図6で示された構成に加えて、第3スイッチ130を更に備えている。第3スイッチ130は、第3電源線3とノードN1~N3との間に設けられており、第3電源線3からノードN1~N3のそれぞれへの第3電源電圧VDD3の供給をON/OFF制御する。より詳細には、第3スイッチ130-1が、第3電源線3とノードN1との間に設けられており、第3スイッチ130-2が、第3電源線3とノードN2との間に設けられており、第3スイッチ130-3が、第3電源線3とノードN3との間に設けられている。これら第3スイッチ130-1~130-3は、同じ第3スイッチ制御信号CON3に応じて同時にON/OFFする。これら第3スイッチ130-1~130-3をON/OFFすることによって、第3電源線3からノードN1~N3、すなわち、第3電源線3から複数の回路ブロック10への第3電源電圧VDD3の供給を一斉に制御することができる。本変形例では、第1スイッチ110、第2スイッチ120、第3スイッチ130の順番でONする。これにより、回路ブロック10に供給される電圧は、3段階で上昇する。具体的には、回路ブロック10に供給される電圧は、グランド電圧GNDから第1電源電圧VDD1まで一旦上昇し、次に第1電源電圧VDD1から第2電源電圧VDD2まで上昇し、更に第2電源電圧VDD2から第3電源電圧VDD3まで上昇する。この場合、回路ブロック10に含まれる総容量CLの充電に必要な消費電力Pは、次の式3で表される。式3:P=CL×VDD12VDD2×VDD2-VDD1VDD3×VDD3-VDD2例えば、VDD3=1.0、VDD2=2/3、VDD1=1/3の場合を考える。この場合、式3で与えられる消費電力Pは2/3CLとなる。つまり、3段階充電により、消費電力Pを更に削減することが可能となる。3.第3の実施の形態3-1.構成、動作既出の実施の形態では、電力分配線PL上での第1電源電圧VDD1の伝搬を遅延させていた。本発明の第3の実施の形態では、その代わりに、第1スイッチ110を制御する第1スイッチ制御信号CON1の伝搬を遅延させる。図12は、第3の実施の形態に係る半導体装置の構成を示すブロック図である。本実施の形態では、ノードN1、N2、N3の各々に対して第1スイッチ110が設けられる。具体的には、第1スイッチ110-1が、第1電源線1とノードN1との間に設けられている。また、第1スイッチ110-2が、ノードN1とノードN2との間に設けられている。更に、第1スイッチ110-3が、ノードN2とノードN3との間に設けられている。第1スイッチ110をON/OFF制御するための第1スイッチ制御信号CON1は、スイッチ制御信号線SL上の起点ノードに供給される。第1スイッチ110-1は、スイッチ制御信号線SL上のノードSN1の電圧に応じてON/OFFする。第1スイッチ110-2は、スイッチ制御信号線SL上のノードSN2の電圧に応じてON/OFFする。第1スイッチ110-3は、スイッチ制御信号線SL上のノードSN3の電圧に応じてON/OFFする。起点ノードからスイッチ制御信号線SLに沿った距離は、ノードSN1までが最も短く、ノードSN2までが次に短く、ノードSN3までが最も長い。第1電源電圧VDD1の供給開始タイミングをノードN1、N2、N3の順番にするためには、第1スイッチ110をONするタイミングを110-1、110-2、110-3の順番にすればよい。そのために、ノードSN1とノードSN2との間のスイッチ制御信号線SL上に、遅延回路150が設けられている。また、ノードSN2とノードSN3との間のスイッチ制御信号線SL上に、遅延回路150が設けられている。つまり、スイッチ制御信号SL上で、起点ノード、ノードSN1、遅延回路150、ノードSN2、遅延回路150、及びノードSN3がこの順番で並んでいる。このような構成により、スイッチ制御信号線SL上での第1スイッチ制御信号CON1の伝搬が遅延する。その結果、第1スイッチ110-1、110-2、110-3がこの順番でONし、第1電源電圧VDD1の供給開始タイミングがノードN1、N2、N3の順番となる。これにより、既出の実施の形態と同じ効果が得られる。尚、第2電源電圧VDD2の供給に関しては、既出の実施の形態と同じである。尚、遅延回路150とノードSN1~SN3の配置関係は、図1で示されたものに限定されない。遅延回路150による起点ノードからの信号遅延量を考えたとき、ノードSN1までの信号遅延量が第1遅延量であり、ノードSN2までの信号遅延量が第1遅延量より大きい第2遅延量であり、ノードSN3までの信号遅延量が第2遅延量より更に大きい第3遅延量であればよい。この条件が満たされる限り、ノードSN1~SN3が起点ノードに対して並列的に接続されていてもよい。図13は、他の構成例を示している。図13では、第1スイッチ110-1は、ノードN1と第1電源線1との間に設けられている。第1スイッチ110-2は、ノードN2と第1電源線1との間に設けられている。第1スイッチ110-3は、ノードN3と第1電源線1との間に設けられている。それ以外は、図12の場合と同じである。このような構成によっても、同じ動作が実現され、同じ効果が得られる。尚、図12及び図13において、第1スイッチ110-1~110-3、スイッチ制御信号線SL及び遅延回路150は、第1スイッチ回路を構成している。この第1スイッチ回路は、第1電源線1からノードN1~N3への第1電源電圧VDD1の供給をON/OFF制御する。電源復帰時、第1スイッチ回路は、第1電源線1とノードN1との間を電気的に接続し、続いて、第1電源線1とノードN2との間を電気的に接続し、その後、第1電源線1とノードN3との間を電気的に接続する。つまり、第1スイッチ回路は、ノードN1、N2、N3の順番で第1電源電圧VDD1を供給する。一方、第2スイッチ120-1~120-3は、第2スイッチ回路を構成している。この第2スイッチ回路は、第2電源線2からノードN1~N3への第2電源電圧VDD2の供給をON/OFF制御する。電源復帰時、第2スイッチ回路は、上記第1スイッチ回路がOFFした後にONする。ONすると、第2スイッチ回路は、ノードN1~N3に対して一斉に第2電源電圧VDD2を供給する。3-2.レイアウト図14は、図12で示された構成のレイアウトの一例を示す平面図である。既出の図8の場合と重複する説明は、適宜省略される。第1電源電圧生成部160は、第2電源電圧VDD2から第1電源電圧VDD1を生成する。そして、第1電源電圧生成部160は、生成した第1電源電圧VDD1を第1電源線1に出力する。第1電源電圧生成部160の構成例については、後に詳しく説明される。尚、第1電源電圧VDD1が外部から与えられるような構成も当然可能である。第1スイッチ110-1は、NMOSトランジスタである。そのNMOSトランジスタは、ゲート111、ドレイン112及びソース113を備えている。ゲート111は、スイッチ制御信号配線190上のノードSN1に接続されている。ドレイン112は、第1電源線1に接続されている。ソース113は、ブロック電源配線180-1ノードN1に接続されている。第1スイッチ110-2は、NMOSトランジスタである。そのNMOSトランジスタは、ゲート111、ドレイン112及びソース113を備えている。ゲート111は、スイッチ制御信号配線190上のノードSN2に接続されている。ドレイン112は、ブロック電源配線180-1ノードN1に接続されている。ソース113は、ブロック電源配線180-2ノードN2に接続されている。配線層に形成されているスイッチ制御信号配線190は、図12におけるスイッチ制御信号線SLに相当する。スイッチ制御信号配線190には、第1スイッチ制御信号CON1が供給される。スイッチ制御信号配線190のノードSN1とノードSN2との間には、遅延回路150が形成されている。遅延回路150は、スイッチ制御信号配線190とは異なる構造であり、典型的には、スイッチ制御信号配線190とは異なる配線層に形成される。例えば、遅延回路150は、基板上に形成されたポリシリコン素子である。異なる層に形成された遅延回路150とスイッチ制御信号配線190との間は、ビアで接続される。その他は、図8で示された構成と同じである。4.第1電源電圧生成部160について図15は、第1電源電圧生成部160の回路構成例を示している。この第1電源電圧生成部160は、スイッチトキャパシタと呼ばれる構造を有している。具体的には、図15に示されるように、第1電源電圧生成部160は、2つの容量素子C1、C2、及び4つのスイッチS1~S4を備えている。この第1電源電圧生成部160の動作は、次の通りである。まず、図16Aに示されるように、スイッチS1、S3をONさせ、一方、スイッチS2、S4をOFFさせる。この操作は、以下、操作1と参照される。操作1により、容量素子C1の第1の端子がVDD2端子第2電源電位VDD2を入力する端子に電気的に接続され、その第2の端子がVDD1端子第1電源電位VDD1を出力する端子に電気的に接続される。次に、図16Bに示されるように、スイッチS2、S4をONさせ、一方、スイッチS1、S3をOFFさせる。この操作は、以下、操作2と参照される。操作2により、容量素子C1の第1の端子がVDD1端子に電気的に接続され、第2の端子がグランド端子に電気的に接続される。このとき、容量素子C1、C2間で電位差がなくなるように、スイッチS2を介して電荷の移動が発生する。結果として、操作2の後にVDD1端子に出力される電位VDD1は、次の式で与えられる。ここで、VDD1’は、操作2の前のVDD1の値である。VDD1=C1VDD2-VDD1’C2VDD1’/C1C2上記の操作1と操作2を繰り返し行うと、VDD1は徐々に上昇していく。図17は、VDD1の上昇を示すグラフ図であり、縦軸はVDD1の値を表し、横軸は操作2の実行回数を表している。図17に示されるように、操作1と操作2の繰り返しにより、VDD1は徐々に上昇し、最終的にはVDD2/2に収束する。この収束値=VDD2/2は、容量素子C1、C2の容量比に依らず、一定である。従って、容量値のばらつきなどの影響を受けず、高い精度を取ることができる。本方式によれば、VDD1の値が収束するまでは、操作2での電荷移動による電力消費が発生するが、収束後は、電荷移動が無くなる為、電力消費が発生しない。また、操作1から操作2への切り替えの際に、容量素子C1、C2に蓄えられた電荷量には変化が発生しないため、消費電力は発生しない。このように、本方式によれば、第2電源電位VDD2から第1電源電位VDD1を、高い電力効率で生成することが可能となる。尚、第1電源電位VDD1の収束値は、VDD2/2に限られない。容量素子及びスイッチの数を変更することによって、他の収束値も実現可能である。例えば、VDD1の収束値をVDD2/3にするためには、図18に示されるような回路構成を用いればよい。図18の場合、操作1においてスイッチS1,S3,S6をONし、その他のスイッチをOFFし、また、操作2においてスイッチS2、S5,S4、S7をONし、その他のスイッチをOFFすればよい。以上、本発明の実施の形態が添付の図面を参照することにより説明された。但し、本発明は、上述の実施の形態に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。"