窒化物半導体層と、上記窒化物半導体層上または上記窒化物半導体層内に少なくとも一部が形成されると共に互いに間隔をおいて配置されるソース電極およびドレイン電極と、上記窒化物半導体層上に形成される共に上記ソース電極と上記ドレイン電極との間に配置されたゲート電極と、上記ゲート電極と上記窒化物半導体層との間に形成されたゲート絶縁膜とを備え、上記ゲート絶縁膜は、抵抗率が107Ωcmから1011Ωcmである半絶縁膜であることを特徴とする電界効果トランジスタ。請求項1に記載の電界効果トランジスタにおいて、上記窒化物半導体層は、GaN系半導体層であることを特徴とする電界効果トランジスタ。請求項1または2に記載の電界効果トランジスタにおいて、さらに、上記ソース電極と上記ドレイン電極との間で上記窒化物半導体層上に形成されていると共に電流コラプスを抑制するための絶縁膜を備えたことを特徴とする電界効果トランジスタ。窒化物半導体層上または上記窒化物半導体層内に少なくとも一部が形成されるように互いに間隔をおいてソース電極およびドレイン電極を形成し、上記窒化物半導体層上かつ上記ソース電極と上記ドレイン電極との間に抵抗率が107Ωcmから1011Ωcmである半絶縁膜でゲート絶縁膜を形成し、上記ゲート絶縁膜上にゲート電極を形成することを特徴とする電界効果トランジスタの製造方法。窒化物半導体層上に電流コラプスを抑制するための第1の絶縁膜を形成し、上記第1の絶縁膜のうちの予め定められた領域をエッチングで除去して上記窒化物半導体層の予め定められた領域を露出させ、上記第1の絶縁膜上および上記第1の絶縁膜から露出した上記窒化物半導体層上に第2の絶縁膜を形成し、上記第2の絶縁膜のうちの予め定められた領域をエッチングで除去して上記窒化物半導体層の上記予め定められた領域を露出させ、上記第2の絶縁膜上および上記第2の絶縁膜から露出した上記窒化物半導体層の上記予め定められた領域上に、抵抗率が107Ωcmから1011Ωcmである半絶縁膜によるゲート絶縁膜を形成し、上記ゲート絶縁膜上にゲートメタルを蒸着してゲート電極を形成することを特徴とする電界効果トランジスタの製造方法。しかしながら、上記従来のGaN系MOSFETでは、ゲート絶縁膜として抵抗率が非常に高いSiO2膜を用いているけれども、耐圧が例えば、100V程度であり、充分なものでない。そこで、この発明の課題は、耐圧をさらに向上できる電界効果トランジスタおよびその製造方法を提供することにある。本発明者らは、ゲート絶縁膜は、従来の抵抗率が高い程、耐圧が向上するという従来の常識に反して、抵抗率が1011Ωcm以下の半絶縁膜を用いることで、抵抗率が1012Ωcm以上のSiO2膜を採用した場合に比べて、耐圧が格段に向上することを発見した。ゲート絶縁膜の抵抗率を低くした方が、耐圧が向上するのは、一般に考えられているのと逆であり、予測外の現象であったが、ゲート絶縁膜として、抵抗率が1011Ωcm以下の半絶縁膜を用いることにより、耐圧が大幅に向上することが本発明者らによる実験により判明した。本発明は、このようなゲート絶縁膜を、抵抗率が1×1011Ωcm以下の半絶縁膜とすることで耐圧が大幅に向上するという本発明者らの実験による発見に基づいて創出された。すなわち、この発明の電界効果トランジスタは、窒化物半導体層と、上記窒化物半導体層上または上記窒化物半導体層内に少なくとも一部が形成されると共に互いに間隔をおいて配置されたソース電極およびドレイン電極と、上記窒化物半導体層上に形成されると共に上記ソース電極と上記ドレイン電極との間に配置されたゲート電極と、上記ゲート電極と上記窒化物半導体層との間に形成されたゲート絶縁膜とを備え、上記ゲート絶縁膜を、抵抗率が107Ωcmから1011Ωcmである半絶縁膜としたことを特徴としている。この発明の電界効果トランジスタによれば、ゲート絶縁膜をなす半絶縁膜の抵抗率が、1011Ωcm以下であるという構成によって、図3に示す特性Jのように、ゲート絶縁膜の抵抗率が1011Ωcmを超える場合に比べて、耐圧を著しく向上できることが判明した。なお、図3において、縦軸の耐圧は、常温で、ソース電極に0Vを印加し、ゲート電極に-10Vを印加した条件において、ドレイン電極‐ソース電極間の電圧Vdsを50V間隔で破壊するまで増加させ、破壊する直前の電圧Vdsとした。また、本発明において、ゲート絶縁膜をなす半絶縁膜の抵抗率の値は、この半絶縁膜を2つの電極間に挟んで測定した値であり、この電極間に流れる電流密度が625×10-4であるときの値である。また、上記ゲート絶縁膜をなす半絶縁膜の抵抗率が、107Ωcm以上であるという構成によって、上記ゲート絶縁膜の抵抗率が、107Ωcm未満である場合に比べて、ゲートリーク電流を低減できることが判明した。なお、上記ゲートリーク電流は、常温で、ソース電極に0Vを印加し、ドレイン電極に600Vを印加し、ゲート電極に-10Vを印加した条件において、測定したゲートリーク電流の値である。また、一実施形態では、上記窒化物半導体層は、GaN系半導体層である。この実施形態によれば、上記GaN系半導体層により、砒化ガリウム系の材料に比べてバンドギャップエネルギーが大きく、しかも耐熱性が優れ高温での動作が可能である。また、一実施形態では、さらに、上記ソース電極と上記ドレイン電極との間で上記窒化物半導体層上に形成されていると共に電流コラプスを抑制するための絶縁膜を備えた。この実施形態によれば、上記絶縁膜により、電流コラプスを抑制することができる。上記電流コラプスとは、GaN系半導体素子において、特に、問題になっているもので、低電圧動作でのトランジスタのオン抵抗と比べて、高電圧動作でのトランジスタのオン抵抗が著しく高くなってしまう現象である。また、この発明の電界効果トランジスタの製造方法は、窒化物半導体層上または上記窒化物半導体層内に少なくとも一部が形成されるように互いに間隔をおいてソース電極およびドレイン電極を形成し、上記窒化物半導体層上かつ上記ソース電極と上記ドレイン電極との間に抵抗率が107Ωcmから1011Ωcmである半絶縁膜でゲート絶縁膜を形成し、上記ゲート絶縁膜上にゲート電極を形成することを特徴とする。この発明の電界効果トランジスタの製造方法によれば、抵抗率が107Ωcmから1011Ωcmである半絶縁膜でゲート絶縁膜を形成するので、ゲート絶縁膜の抵抗率が1011Ωcmを超える場合に比べて、耐圧を著しく向上できると共に、上記ゲート絶縁膜の抵抗率が107Ωcm未満である場合に比べて、ゲートリーク電流を低減できる。また、一実施形態の電界効果トランジスタの製造方法は、窒化物半導体層上に電流コラプスを抑制するための第1の絶縁膜を形成し、上記第1の絶縁膜のうちの予め定められた領域をエッチングで除去して上記窒化物半導体層の予め定められた領域を露出させ、上記第1の絶縁膜上および上記第1の絶縁膜から露出した上記窒化物半導体層上に第2の絶縁膜を形成し、上記第2の絶縁膜のうちの予め定められた領域をエッチングで除去して上記窒化物半導体層の上記予め定められた領域を露出させ、上記第2の絶縁膜上および上記第2の絶縁膜から露出した上記窒化物半導体層の上記予め定められた領域上に、抵抗率が107Ωcmから1011Ωcmである半絶縁膜によるゲート絶縁膜を形成し、上記ゲート絶縁膜上にゲートメタルを蒸着してゲート電極を形成することを特徴としている。この発明の電界効果トランジスタの製造方法によれば、上記第1第2の絶縁膜を順に形成エッチング加工した後に、上記ゲート絶縁膜を形成する。したがって、上記第2の絶縁膜にゲート電極のための開口部を形成するために上記第2の絶縁膜をエッチング加工する工程は、上記ゲート絶縁膜を形成する前に行なわれることとなる。よって、上記第2の絶縁膜をエッチング加工する工程を、上記ゲート絶縁膜の形成後に行なう必要がなくなって、上記第2の絶縁膜のエッチング加工に起因して上記ゲート絶縁膜の膜厚がばらつくことを回避できる。ゲート絶縁膜の膜厚は、しきい値を規定する極めて重要なファクターであるので、ゲート絶縁膜の膜厚ばらつきを抑制することが強く求められている。本発明の電界効果トランジスタの製造方法によれば、ゲート絶縁膜の膜厚を精度良く設定でき、安定したしきい値電圧を得ることができる。また、この発明の電界効果トランジスタの製造方法によれば、抵抗率が107Ωcmから1011Ωcmである半絶縁膜によるゲート絶縁膜を形成するので、前述の如く、ゲート絶縁膜の抵抗率が1011Ωcmを超える場合に比べて、耐圧を著しく向上できると共にゲートリーク電流を低減できる。また、上記第1の絶縁膜でもって、電流コラプスを抑制することができる。上記電流コラプスとは、GaN系半導体素子において、特に、問題になっているもので、低電圧動作でのトランジスタのオン抵抗と比べて、高電圧動作でのトランジスタのオン抵抗が著しく高くなってしまう現象である。上記第1の絶縁膜は、例えば、SiリッチなSiN膜で構成される。SiリッチなSiN膜とは、ストイキオメトリなシリコン窒化膜よりもシリコンSiの比率の大きいSiN膜である。また、上記第1の絶縁膜上に形成された第2の絶縁膜により、ゲートリーク電流をさらに低減できる。この第2の絶縁膜は、例えば、ストイキオメトリなシリコン窒化膜で作製される。この発明の電界効果トランジスタによれば、ゲート絶縁膜をなす半絶縁膜の抵抗率が、1011Ωcm以下であるという構成によって、ゲート絶縁膜の抵抗率が1011Ωcmを超える場合に比べて、耐圧を著しく向上できることが判明した。以下、この発明を図示の実施の形態により詳細に説明する。図1は、この発明の電界効果トランジスタの第1実施形態であるノーマリーオンタイプのGaN系HFETを示す断面図である。この第1実施形態のGaN系HFETは、図1に示すように、Si基板上に、アンドープGaN層11と、アンドープAlGaN層12を順に形成している。このアンドープGaN層11とアンドープAlGaN層12との界面に2DEG19が発生する。このアンドープGaN層11とアンドープAlGaN層12で窒化物半導体積層体を構成している。なお、上記基板は、Si基板に限らず、サファイヤ基板やSiC基板を用いてもよく、サファイヤ基板やSiC基板上に窒化物半導体層を成長させてもよいし、GaN基板にAlGaN層を成長させる等のように、窒化物半導体からなる基板上に窒化物半導体層を成長させてもよい。また、適宜、バッファ層を基板と各層間に形成してもよい。また、上記アンドープGaN層11とアンドープAlGaN層12との間に層厚1nmのAlN層を形成してもよい。上記アンドープAlGaN層12上に、予め設定された間隔をあけてソース電極13とドレイン電極14を形成している。上記アンドープAlGaN層12上のソース電極13とドレイン電極14との間かつソース電極13側にゲート電極15を形成している。ここでは、上記アンドープAlGaN層12の厚さを例えば10nmとしてソース電極13とドレイン電極14をアニールすることでオーミックコンタクト可能にしている。なお、上記アンドープAlGaN層12の厚さを例えば30nmとしてアンドープAlGaN層12のオーミックコンタクト部分に予めSiドープをしてn型化させることで電極のオーミックコンタクトを可能としてもよい。また、アンドープAlGaN層12のソース電極およびドレイン電極下に予め、リセスを形成し、ソース電極およびドレイン電極を蒸着、アニールすることでオーミックコンタクトを可能としてもよい。図1に示すように、上記ゲート電極15とアンドープAlGaN層12との間には、ゲート絶縁膜17が形成されている。このゲート絶縁膜17は、一例として、半絶縁膜としてのSiリッチなシリコン窒化膜で作製される。このSiリッチなシリコン窒化膜とは、Si:N=075:1のストイキオメトリなシリコン窒化膜よりもシリコンSiの比率の大きいSiN膜であり、例えば、SiとNとの組成比Si:N=11~1.9:1である。また、好ましい一例では、SiとNとの組成比Si:N=13~1.5:1である。また、ゲート絶縁膜17とソース電極13との間のアンドープAlGaN層12上およびゲート絶縁膜17とドレイン電極14との間のアンドープAlGaN層12上に保護膜18が形成されている。この保護膜18は、電流コラプスを抑制するための絶縁膜であり、一例として、Siリッチなシリコン窒化膜で作製されている。また、ゲート絶縁膜17とソース電極13との間の保護膜18上およびゲート絶縁膜17とドレイン電極14との間の保護膜18上にプロセス絶縁膜20が形成されている。このプロセス絶縁膜20は、一例として、Si:N=075:1のストイキオメトリなシリコン窒化膜で作製されている。この第1実施形態では、一例として、上記ゲート絶縁膜17の膜厚を20nmとし、上記保護膜18の膜厚を30nmとし、プロセス絶縁膜20の膜厚を150nmとした。次に、図2A~図2Cを順に参照して、上記GaN系HFETの製造方法を説明する。まず、図示しないSi基板上に、図2Aに示すように、MOCVD法を用いて、アンドープGaN層11、アンドープAlGaN層12、を順に形成する。このアンドープGaN層11とアンドープAlGaN層12が窒化物半導体積層体を構成している。次に、図2Aに示すように、上記アンドープAlGaN層12上に、プラズマCVD法を用いて、保護膜18となるシリコン窒化膜28を形成する。この保護膜18となるシリコン窒化膜28の成長温度は、一例として、225°Cとしたが、200°C~400°Cの範囲で設定してもよい。また、上記保護膜18となるシリコン窒化膜28の膜厚は、一例として、30nmとしたが、20nm~250nmの範囲で設定してもよい。また、一例として、上記プラズマCVD法によりシリコン窒化膜28を形成する際のガス流量比は、N2/NH3/SiH4=300sccm/40sccm/35sccmとした。これにより、ストイキオメトリなシリコン窒化膜よりもシリコンSiの比率の大きなシリコン窒化膜28を形成できる。このシリコン窒化膜28によれば、ストイキオメトリなシリコン窒化膜に比べて、電流コラプスをより抑制できる。また、例えば、保護膜18となるシリコン窒化膜28のSiとNとの組成比Si:N=11~1.9:1にすると、Si:N=075:1のストイキオメトリなシリコン窒化膜よりも電流コラプスの抑制に有効である。この電流コラプスとは、特に、GaN系半導体素子において顕著に表れるもので、低電圧動作でのトランジスタのオン抵抗と比べて、高電圧動作でのトランジスタのオン抵抗が著しく高くなってしまう現象である。次に、上記保護膜18となるシリコン窒化膜28上にフォトレジスト層を形成し、露光現像することにより、ソース電極13ドレイン電極14を形成すべき領域の上記フォトレジスト層、および、ゲート絶縁膜17を形成すべき領域の上記フォトレジスト層を除去し、このフォトレジスト層をマスクとして、ドライエッチングを行なう。これにより、図2Aに示すように、上記保護膜18となるシリコン窒化膜28のうち、ソース電極13ドレイン電極14を形成すべき領域、および、ゲート絶縁膜17を形成すべき領域を除去して、この領域にアンドープAlGaN層12を露出させる。次に、上記保護膜18となるシリコン窒化膜28を熱処理する。この熱処理の温度は、例えば、500°Cで30分間とした。なお、上記熱処理の温度は、一例として、500°C~700°Cの範囲で設定してもよい。その後、図2Bに示すように、上記保護膜18上に、プラズマCVD法により、ゲート絶縁膜17となる半絶縁膜としてのシリコン窒化膜27を形成する。このゲート絶縁膜17となるシリコン窒化膜27は、ストイキオメトリなシリコン窒化膜よりもシリコンSiの比率を大きくしている。ここで、上記ゲート絶縁膜17となるシリコン窒化膜27を形成するときのプラズマCVDによる成膜条件としては、一例として、RFパワーを50とし、SiH4とNH3の流量比を092とし、圧力を07Torrとし、基板温度を225°Cとした。次に、レジストを用いたパターニングにより、上記シリコン窒化膜27のうちの開口22に露出したAlGaN層12および上記開口22の周縁の保護膜18を覆う部分を残して、図2Bに示すように、ゲート絶縁膜17を形成する。次に、図2Cに示すように、プラズマCVD法により、プロセス絶縁膜20となるストイキオメトリなシリコン窒化膜29を形成してから、フォトリソグラフィとエッチングにより、ゲート電極15を形成する部分に開口21を形成する。その後、TiNを全面スパッタし、フォトリソグラフィでゲート電極15を形成すべき電極形成領域にレジストパターンを形成し、このレジストパターンをマスクとして、ドライエッチングまたはウェットエッチングを行なって、上記電極形成領域以外のTiN膜を除去して、図2Cに示すように、TiN電極によるゲート電極15を形成する。このゲート電極15の直下には、ゲート絶縁膜17が位置している。次に、フォトリソグラフィとエッチングにより、図2Cに示すように、ソース電極13ドレイン電極14を形成する部分のシリコン窒化膜29に開口3132を形成する。次に、フォトリソグラフィにより、ソース電極13ドレイン電極14を形成すべき領域が開口したフォトレジストを形成し、このフォトレジスト上にTiAlを順に蒸着し、リフトオフにより、図1に示すように、上記露出したAlGaN層12上にTiAl電極によるソース電極13ドレイン電極14を形成する。上記TiAl電極は、Ti層Al層が順に積層された積層構造の電極である。次に、上記ソース電極13ドレイン電極14を、熱処理してオーミック電極にする。この熱処理の条件は、一例として500°Cで30分としたが、上記熱処理の条件は、これに限らず、例えば、上記熱処理温度を、400°C~600°Cの範囲内で設定してもよい。こうして作製した上記第1実施形態のGaN系HFETによれば、ゲート絶縁膜15をなす半絶縁膜の抵抗率ρは、39×109Ωcmであった。上記抵抗率ρの値は、上記半絶縁膜を2つの電極間に挟んで測定した値であり、この電極間に流れる電流密度が625×10-4であるときの値である。この第1実施形態では、抵抗率ρ=39×109Ωcmの半絶縁膜によるゲート絶縁膜15を備えたことで、図3に示すように、1000Vの耐圧が得られた。なお、図3の横軸は抵抗率であり、横軸目盛1E06、1E07、1E08、1E09、...、1E13は、それぞれ、106、107、108、109、...、1013を表す。また、図3において、縦軸の耐圧は、常温で、ソース電極に0Vを印加し、ゲート電極に-10Vを印加した条件において、ドレイン電極‐ソース電極間の電圧Vdsを50V間隔で絶縁破壊するまで増加させ、絶縁破壊する直前の電圧Vdsとした。図3に示すように、ゲート絶縁膜の抵抗率が、1×1011Ωcmを超えると、耐圧が急減していることが分かる。また、ゲート絶縁膜の抵抗率が、1×107Ωcmを下回ると、ゲートリーク電流が増大することが判明した。このゲートリーク電流は、常温で、ソース電極に0Vを印加し、ドレイン電極に600Vを印加し、ゲート電極に-10Vを印加した条件において、測定したゲートリーク電流の値である。また、図3において、プロットPは、ゲート絶縁膜17をなす半絶縁膜の抵抗率ρが約1×1010である場合に、この半絶縁膜を680°Cで1時間アニールした場合の耐圧と抵抗率を示している。プロットPで示すように、ゲート絶縁膜17をアニールすることで、アニールしない場合の耐圧800Vに比べて、同じ抵抗率でも耐圧を200V以上向上できた。次に、図4を参照して、上記抵抗率ρ=39×109Ωcmの半絶縁膜のI‐V特性K1を説明する。この半絶縁膜のI‐V特性K1は、上記半絶縁膜を2つの電極間に挟んで上記半絶縁膜に印加する電界を変化させたときに上記2つの電極間に流れる電流密度の変化を表わすグラフである。なお、図4の左側の縦軸は電流密度であり、縦軸目盛の1E-09、1E-08、1E-07、1E-06、...、1E01は、それぞれ、10-9、10-8、10-7、10-6、...、101を表している。上記半絶縁膜では、I‐V特性K1に示すように、電界が5~15の範囲において、電界の増加にほぼ比例して電流密度が増加しているが、電界が15を超えても絶縁破壊には至っていない。また、図4における特性K2は、横軸の印加電界の変化に対して、右側の縦軸で表す抵抗率がどの様に変化するのかを表している。なお、図4の右側の縦軸目盛の1E05、1E06、1E07、1E08、...、1E15は、それぞれ、105、106、107、108、...、1015を表している。この特性K2における抵抗率は、上記I‐V特性K1における電界を電流密度で除算した値としている。上記半絶縁膜は、印加電界を増加させることにより、上記特性K2における抵抗率が減少していることが分かる。次に、図5を参照して、高絶縁膜のI‐V特性K101を説明する。この高絶縁膜のI‐V特性K101は、上記高絶縁膜を2つの電極間に挟んで上記高絶縁膜に印加する電界を変化させたときに上記2つの電極間に流れる電流密度の変化を表わすグラフである。なお、図5の左側の縦軸は電流密度であり、縦軸目盛の1E-09、1E-08、1E-07、1E-06、...、1E01は、それぞれ、10-9、10-8、10-7、10-6、...、101を表している。この高絶縁膜では、I‐V特性K101に示すように、印加電界が8を超えると電流密度が急増し、印加電界が10を超えると絶縁破壊に至っている。一方、図5の特性K102は、横軸の印加電界の変化に対して、右側の縦軸で表す抵抗率がどの様に変化するのかを表している。この特性K102における抵抗率は、上記I‐V特性K101における電界を電流密度で除算した値としている。なお、図5の右側の縦軸目盛の1E05、1E06、1E07、1E08、...、1E15は、それぞれ、105、106、107、108、...、1015を表している。この高絶縁膜は、印加電界が8までは抵抗率が大きく変化しないが印加電界が8を超えると抵抗率が急減し、印加電界が10を超えると絶縁破壊に至っている。このように、高絶縁膜では、図5の特性K101のように、印加電界が10を超えると絶縁破壊に至っているのに対して、本実施形態でゲート絶縁膜15として採用した上記半絶縁膜では、図4の特性K1のように、印加電界の増加に比例して電流密度が増加するIV特性を示し、印加電界が15を超えても絶縁破壊に至っていない。すなわち、本実施形態のGaN系HFETのように、ゲート絶縁膜15として、電流密度が625×10-4であるときの抵抗率が39×109Ωcmの半絶縁膜を採用したことで、ゲート絶縁膜として抵抗率が1×1012を超える高絶縁膜を採用した場合に比べて、耐圧を著しく向上できることが判明した。また、前述の図3に示すように、上記ゲート絶縁膜としての半絶縁膜の抵抗率を、107Ωcm~1011Ωcmの範囲内に設定することで、ゲート絶縁膜の抵抗率が1011Ωcmを超える場合に比べて、耐圧を著しく向上できると共に、ゲート絶縁膜の抵抗率が107Ωcm未満である場合に比べて、ゲートリーク電流を低減できる。図6は、この発明の電界効果トランジスタの第2実施形態であるノーマリーオンタイプのGaN系HFETを示す断面図である。この第2実施形態のGaN系HFETは、図6に示すように、Si基板上に、アンドープGaN層51と、アンドープAlGaN層52を順に形成している。このアンドープGaN層51とアンドープAlGaN層52との界面に2DEG59が発生する。このアンドープGaN層51とアンドープAlGaN層52で窒化物半導体積層体を構成している。上記アンドープAlGaN層52上に、予め設定された間隔をあけてソース電極53とドレイン電極54を形成している。上記アンドープAlGaN層52上のソース電極53とドレイン電極54との間かつソース電極53側にゲート電極55を形成している。ここでは、上記アンドープAlGaN層52の厚さを例えば10nmとしてソース電極53とドレイン電極54をアニールすることでオーミックコンタクト可能にしている。なお、上記アンドープAlGaN層52の厚さを例えば30nmとしてアンドープAlGaN層52のオーミックコンタクト部分に予めSiドープをしてn型化させることで電極のオーミックコンタクトを可能としてもよい。また、アンドープAlGaN層52のソース電極およびドレイン電極下に予め、リセスを形成し、ソース電極およびドレイン電極を蒸着、アニールすることでオーミックコンタクトを可能としてもよい。この第2実施形態では、図6に示すように、上記ゲート電極55とアンドープAlGaN層52との間には、ゲート絶縁膜57が形成されている。また、上記ゲート電極55と上記アンドープAlGaN層52とで挟まれている上記ゲート絶縁膜57と上記ソース電極53ドレイン電極54との間で上記アンドープAlGaN層52上に第1の絶縁膜としての保護膜58が形成されている。この保護膜58は、一例として、Siリッチなシリコン窒化膜で作製されていて、電流コラプスを抑制するための絶縁膜である。このSiリッチなシリコン窒化膜とは、ストイキオメトリなシリコン窒化膜よりもシリコンSiの比率の大きいSiN膜であり、例えば、SiとNとの組成比Si:N=11~1.9:1である。また、好ましい一例では、SiとNとの組成比Si:N=13~1.5:1である。また、この第2実施形態では、上記保護膜58上に第2の絶縁膜としてのプロセス絶縁膜60が形成されている。このプロセス絶縁膜60上に、上記ゲート絶縁膜57および上記ゲート電極55が形成されている。また、上記ゲート電極55およびゲート絶縁膜57上に層間絶縁膜61が形成されている。また、ソース電極53およびドレイン電極54上には給電用のメタル8182が形成されている。この第2実施形態では、一例として、上記ゲート絶縁膜57の膜厚を20nmとし、上記保護膜58の膜厚を30nmとし、プロセス絶縁膜60を150nmとした。次に、図7A~図7Dを順に参照して、上記GaN系HFETの製造方法を説明する。まず、図示しないSi基板上に、図7Aに示すように、MOCVD法を用いて、アンドープGaN層51、アンドープAlGaN層52、を順に形成する。このアンドープGaN層51とアンドープAlGaN層52が化合物半導体積層体を構成している。なお、上記基板は、Si基板に限らず、サファイヤ基板やSiC基板を用いてもよく、サファイヤ基板やSiC基板上に窒化物半導体層を成長させてもよいし、GaN基板にAlGaN層を成長させる等のように、窒化物半導体からなる基板上に窒化物半導体層を成長させてもよい。また、適宜、バッファ層を基板と各層間に形成してもよい。次に、図7Aに示すように、上記アンドープAlGaN層52上に、プラズマCVD法を用いて、第1の絶縁膜としての保護膜58となるシリコン窒化膜68を形成する。この保護膜58となるシリコン窒化膜68の成長温度は、一例として、225°Cとしたが、200°C~400°Cの範囲で設定してもよい。また、上記保護膜58となるシリコン窒化膜68の膜厚は、一例として、30nmとしたが、20nm~250nmの範囲で設定してもよい。また、一例として、上記プラズマCVD法によりシリコン窒化膜68を形成する際のガス流量比は、N2/NH3/SiH4=300sccm/40sccm/35sccmとした。これにより、ストイキオメトリなシリコン窒化膜よりもシリコンSiの比率の大きなシリコン窒化膜68を形成できる。このシリコン窒化膜68によれば、ストイキオメトリなシリコン窒化膜に比べて、電流コラプスをより抑制できる。また、例えば、第1の絶縁膜としての保護膜58となるシリコン窒化膜68のSiとNとの組成比Si:N=11~1.9:1にすると、Si:N=075:1のストイキオメトリなシリコン窒化膜よりも電流コラプスの抑制に有効である。この電流コラプスとは、特に、GaN系半導体素子において顕著に表れるもので、低電圧動作でのトランジスタのオン抵抗と比べて、高電圧動作でのトランジスタのオン抵抗が著しく高くなってしまう現象である。次に、上記保護膜58となるシリコン窒化膜68上にフォトレジスト層を形成し、露光現像することにより、ソース電極53ドレイン電極54を形成すべき領域の上記フォトレジスト層、および、ゲート絶縁膜57を形成すべき領域の上記フォトレジスト層を除去し、このフォトレジスト層をマスクとして、ドライエッチングを行なう。これにより、図7Aに示すように、上記第1の絶縁膜としての保護膜58となるシリコン窒化膜68からソース電極53ドレイン電極54を形成すべき領域、および、ゲート絶縁膜57を形成すべき領域のアンドープAlGaN層52を露出させる。次に、上記第1の絶縁膜としての保護膜58となるシリコン窒化膜68を熱処理する。この熱処理の温度は、例えば、500°Cで30分間とした。なお、上記熱処理の温度は、一例として、500°C~700°Cの範囲で設定してもよい。その後、図7Bに示すように、上記保護膜58から露出したAlGaN層52上に、プラズマCVD法により、第2の絶縁膜としてのプロセス絶縁膜60となるシリコン窒化膜70を形成する。このプロセス絶縁膜60となるシリコン窒化膜70は、ストイキオメトリなシリコン窒化膜とした。次に、フォトリソグラフィによりフォトレジストによるマスクを形成して、上記第2の絶縁膜としてのプロセス絶縁膜60となるシリコン窒化膜70をウェットエッチングにより等方的にエッチングする。これにより、図7Bに示すように、上記シリコン窒化膜70のうちの、ゲート電極55ゲート絶縁膜57を形成すべき領域を除去して、AlGaN層52に向かって先細形状の開口部77を形成する。次に、図7Cに示すように、上記第2の絶縁膜としてのプロセス絶縁膜60上およびプロセス絶縁膜60の開口部77に露出したAlGaN層52上に、プラズマCVD法により、ゲート絶縁膜57となる半絶縁膜としてのシリコン窒化膜を形成する。このゲート絶縁膜57としてのシリコン窒化膜は、ストイキオメトリなシリコン窒化膜よりもシリコンSiの比率を大きくしている。ここで、上記ゲート絶縁膜57となるシリコン窒化膜を形成するときのプラズマCVDによる成膜条件としては、一例として、RFパワーを50とし、SiH4とNH3の流量比を092とし、圧力を07Torrとし、基板温度を225°Cとした。その後、TiNを全面スパッタし、フォトリソグラフィでゲート電極55を形成すべき電極形成領域にレジストパターンを形成し、このレジストパターンをマスクとして、ドライエッチングまたはウェットエッチングを行なって、上記電極形成領域以外のTiN膜を除去して、図7Dに示すように、TiN電極によるゲート電極55を形成する。このゲート電極55の直下には、ゲート絶縁膜57となるシリコン窒化膜67が位置している。次に、上記ゲート電極55上にレジストパターンを形成し、このレジストパターンをマスクとして、上記ゲート電極55下以外の領域のシリコン窒化膜67をエッチングして、ゲート絶縁膜57とする。次に、フォトリソグラフィでソース電極53ドレイン電極54を形成すべき領域が開口したレジストパターンを形成し、このレジストパターンをマスクとして、上記シリコン窒化膜70をエッチングして、プロセス絶縁膜60とする。次に、フォトリソグラフィにより、ソース電極53ドレイン電極54を形成すべき領域が開口したフォトレジストを形成し、このフォトレジスト上にTiAlを順に蒸着し、リフトオフにより、図6に示すように、上記露出したAlGaN層52上にTiAl電極によるソース電極53ドレイン電極54を形成する。上記TiAl電極は、Ti層Al層が順に積層された積層構造の電極である。次に、上記ソース電極53ドレイン電極54を、熱処理してオーミック電極にする。この熱処理の条件は、一例として500°Cで30分としたが、上記熱処理の条件は、これに限らず、例えば、上記熱処理温度を、400°C~600°Cの範囲内で設定してもよい。次に、プラズマCVD法により、層間絶縁膜61となるストイキオメトリなシリコン窒化膜を形成し、CMP法等の方法で平坦化する。次に、ソース電極53ドレイン電極54上の領域が開口したフォトレジストを形成し、このフォトレジスト上に給電メタルを順に蒸着して、給電メタル8182を形成する。上記給電メタルとしては、例えば、AlCu等が用いられる。こうして作製した上記第2実施形態のGaN系HFETによれば、ゲート絶縁膜57をなす半絶縁膜の抵抗率ρは、39×109Ωcmであった。上記抵抗率ρの値は、上記半絶縁膜を2つの電極間に挟んで測定した値であり、この電極間に流れる電流密度が625×10-4であるときの値である。この半絶縁膜のI‐V特性は、前述の図4に示すI‐V特性K1と同様である。この第2実施形態では、抵抗率ρ=39×109Ωcmの半絶縁膜によるゲート絶縁膜57を備えたことで、図3に示すように、1000Vの耐圧が得られた。すなわち、この第2実施形態によれば、ゲート絶縁膜57をなす半絶縁膜の抵抗率が39×109Ωcmであり、上記半絶縁膜の抵抗率が107Ωcm以上かつ1011Ωcm以下であるので、上述の如く、ゲート絶縁膜の抵抗率が1011Ωcmを超える場合に比べて、耐圧を著しく向上できると共に、ゲート絶縁膜の抵抗率が107Ωcmを下回る場合に比べて、ゲートリーク電流を低減できる。また、図7A~図7Dを順に参照して説明した上記第2実施形態のGaN系HFETの製造方法によれば、図7A~図7Cに示すように、上記第1の絶縁膜としての保護膜58と上記第2の絶縁膜としてのプロセス絶縁膜60を順に形成エッチング加工した後に、上記ゲート絶縁膜57を形成する。したがって、ゲート電極55下のゲート絶縁膜57の厚みは、AlGaN層52が露出した状態でゲート絶縁膜57が堆積され、その後にエッチング工程がないことから、プラズマCVD法によるゲート絶縁膜57の堆積膜厚のみで決定される。よって、エッチング加工に起因して上記ゲート絶縁膜57の膜厚がばらつくことを回避できる。したがって、安定したしきい値電圧を得ることができる。また、上記シリコンリッチなシリコン窒化膜で作製した保護膜58によって、電流コラプスを抑制できると共に、上記ストイキオメトリなシリコン窒化膜で作製したプロセス絶縁膜60によって、ゲートリーク電流をさらに低減できる。尚、上記第1第2実施形態では、ゲート絶縁膜をなす半絶縁膜を、ストイキオメトリなシリコン窒化膜よりもシリコンSiの比率の大きなSiN膜としたが、SiON膜としてもよい。また、上記第1第2実施形態において、ゲート絶縁膜を形成してからゲート絶縁膜をアニールすることで、耐圧をさらに向上できる。また、上記第1第2実施形態では、このGaN系半導体積層体を、GaN層とAlGaN層で構成したが、AlxInyGa1xyNで表されるGaN系半導体層を含むものでもよい。すなわち、上記GaN系半導体積層体は、AlGaN、GaN、InGaN等を含むものとしてもよい。また、上記実施形態では、ノーマリオンタイプのHFETについて説明したがノーマリオフタイプでも同様の効果が得られる。また、上記第1第2実施形態では、基板としてSi基板を用いたが、サファイア基板やSiC基板を用いてもよい。また、上記GaN基板上にAlGaN層を成長させる等のように、窒化物半導体からなる基板上に窒化物半導体層を成長させてもよい。また、適宜、バッファ層を基板と各層間に形成してもよい。また、GaN層1151とAlGaN層1252との間に、一例として層厚1nm程度のAlNで作製したヘテロ改善層を形成してもよい。また、上記AlGaN層1252上にGaNキャップ層を形成してもよい。また、上記実施形態では、ゲート電極1555をTiNで作製したが、WNで作製してもよい。また、ゲート電極1555をPtAuやNiAuで作製してもよい。また、上記ゲート電極材料として、上記窒化物半導体と接合した場合にショットキー接合となる材料を用いるようにしてもよい。また、上記第1第2実施形態では、上記オーミック電極としてのソース電極1353とドレイン電極1454を、Ti層Al層が順に積層されたTiAl電極としたが、Ti層Al層TiN層が順に積層されたTiAlTiN電極としてもよい。また、上記Al層の代わりにAlSi層やAlCu層を用いてもよい。また、ソース電極ドレイン電極としては、HfAl電極としてもよい。また、ソース電極ドレイン電極としては、TiAlまたはHfAl上にNiAuを積層したものとしてもよく、TiAlまたはHfAl上にPtAuを積層したものとしてもよく、TiAlまたはHfAl上にAuを積層したものとしてもよい。この発明の具体的な実施の形態について説明したが、この発明は上記実施形態に限定されるものではなく、この発明の範囲内で種々変更して実施することができる。