"シグマデルタ二乗差RMS-DCコンバータを含む装置であって、アナログ信号乗算及び組み合わせ回路要素であって、結果のアナログ信号を提供することによってアナログ入力信号及び少なくとも第1及び第2のアナログフィードバック信号に応答し、前記結果のアナログ信号が、前記アナログ入力信号の二乗、前記第1のアナログフィードバック信号の二乗、及び前記第2のアナログフィードバック信号の間の差に対応する少なくとも1つの信号成分を含む、前記アナログ信号乗算及び組み合わせ回路要素と、前記アナログ信号乗算及び組み合わせ回路要素に結合され、フィルタリングされたアナログ信号を提供することによって前記結果のアナログ信号に応答する、アナログ信号フィルタ回路要素と、前記アナログ信号フィルタ回路要素に結合され、関連するデジタル出力信号を提供することによって前記フィルタリングされたアナログ信号に応答する、アナログデジタル変換ADC回路要素と、前記ADC回路要素に結合され、アナログ信号を提供することによって、前記デジタル出力信号に応答する、デジタルアナログ変換DAC回路要素と、前記DAC回路要素と前記アナログ信号乗算及び組み合わせ回路要素との間に結合され、前記第1のアナログフィードバック信号を提供することによって前記アナログ信号に応答する、第1のフィードバック回路要素と、前記DAC回路要素と前記アナログ信号乗算及び組み合わせ回路要素との間に結合され、前記第2のアナログフィードバック信号を提供することによって前記アナログ信号に応答する、第2のフィードバック回路要素と、を含む装置。請求項1に記載の装置であって、前記アナログ信号乗算及び組み合わせ回路要素が、第1のアナログ積信号を提供することによって前記アナログ入力信号に応答する第1のアナログ信号乗算回路要素、第2のアナログ積信号を提供することによって前記第1のアナログフィードバック信号に応答する第2のアナログ信号乗算回路要素、及び前記第1及び第2のアナログ信号乗算回路要素に結合され、前記結果のアナログ信号を提供することによって前記第1及び第2のアナログ積信号、及び前記第2のアナログフィードバック信号に応答する、アナログ信号組み合わせ回路要素、を含む装置。請求項1に記載の装置であって、前記アナログ信号乗算及び組み合わせ回路要素が、前記アナログ入力信号に関連する第1及び第2のルーティングされたアナログ入力信号を提供することによって、アナログ入力信号に応答するアナログ入力信号ルータ回路要素、前記第1のアナログフィードバック信号に関連する第1及び第2のルーティングされたアナログフィードバック信号を提供することによって前記第1のアナログフィードバック信号に応答するアナログフィードバック信号ルータ回路要素、前記アナログ入力信号ルータ回路要素、及び前記アナログフィードバック信号ルータ回路要素に結合される第1のアナログ信号組み合わせ回路要素であって、それぞれ、前記第1のルーティングされたアナログ入力とフィードバック信号、及び前記第2のルーティングされたアナログ入力とフィードバック信号、の組み合わせに関連する第1及び第2の組み合わされたアナログ信号を提供することによって前記第1及び第2のルーティングされたアナログ入力信号及び前記第1及び第2のルーティングされたアナログフィードバック信号に応答する、前記第1のアナログ信号組み合わせ回路要素、前記第1のアナログ信号組み合わせ回路要素に結合されるアナログ信号乗算回路要素であって、前記第1及び第2のルーティングされたアナログ入力信号の積と、前記第1及び第2のルーティングされたアナログフィードバック信号の積との間の差に対応する少なくとも1つの信号成分を含むアナログ積信号を提供することによって前記第1及び第2の組み合わされたアナログ信号に応答する、アナログ信号乗算回路要素、及び前記アナログ信号乗算回路要素に結合され、前記結果のアナログ信号を提供することによって前記アナログ積信号及び前記第2のアナログフィードバック信号に応答する、前記第2のアナログ信号組み合わせ回路要素、を含む、装置。請求項1に記載の装置であって、前記アナログ信号フィルタ回路要素が、第1の中間信号を提供することによって前記結果のアナログ信号に応答する第1のフィルタ回路要素、前記第1のフィルタ回路要素に結合され、第2の中間信号を提供することによって前記第1のフィルタリングされた信号に応答する第2のフィルタ回路要素、前記第1のフィルタ回路要素に結合され、第3の中間信号を提供することによって前記第1の中間信号に応答するスケーリング回路要素、前記第2のフィルタ回路要素、及び前記スケーリング回路要素に結合され、前記フィルタリングされたアナログ信号を提供することによって前記第2及び第3の中間信号に応答するアナログ信号組み合わせ回路要素、を含む、装置。請求項1に記載の装置であって、前記DAC回路要素と前記アナログ信号フィルタ回路要素との間に結合され、第3のアナログフィードバック信号を提供することによって前記アナログ信号に応答する、第3のフィードバック回路要素を更に含み、前記アナログ信号フィルタ回路要素が、中間のフィルタリングされた信号を提供することによって前記結果のアナログ信号に応答する第1のフィルタ回路要素、前記第1のフィルタ回路要素及び前記第3のフィードバック回路要素に結合され、組み合わされたアナログ信号を提供することによって前記中間のフィルタリングされた信号及び前記第3のアナログフィードバック信号に応答するアナログ信号組み合わせ回路要素、及び前記アナログ信号組み合わせ回路要素に結合され、前記フィルタリングされたアナログ信号を提供することによって前記組み合わされたアナログ信号に応答する第2のフィルタ回路要素、を含む、装置。請求項1に記載の装置であって、前記第1のフィードバック回路要素が信号フィルタリング回路要素を含む、装置。請求項1に記載の装置であって、前記第2のフィードバック回路要素が信号スケーリング回路要素を含む、装置。請求項7に記載の装置であって、前記第2のフィードバック回路要素が前記信号スケーリング回路要素に直列に結合される信号フィルタリング回路要素を更に含む、装置。請求項8に記載の装置であって、前記アナログ信号フィルタ回路要素が、第1の中間信号を提供することによって前記結果のアナログ信号に応答する第1のフィルタ回路要素、前記第1のフィルタ回路要素に結合され、第2の中間信号を提供することによって前記第1のフィルタリングされた信号に応答する第2のフィルタ回路要素、前記第1のフィルタ回路要素に結合され、第3の中間信号を提供することによって前記第1の中間信号に応答するスケーリング回路要素、及び前記第2のフィルタ回路要素及び前記スケーリング回路要素に結合され、前記フィルタリングされたアナログ信号を提供することによって前記第2及び第3の中間信号に応答するアナログ信号組み合わせ回路要素、を含む、装置。請求項8に記載の装置であって、前記DAC回路要素と前記アナログ信号フィルタ回路要素との間に結合され、第3のアナログフィードバック信号を提供することによって前記アナログ信号に応答する第3のフィードバック回路要素を更に含み、前記アナログ信号フィルタ回路要素が、中間のフィルタリングされた信号を提供することによって前記結果のアナログ信号に応答する第1のフィルタ回路要素、前記第1のフィルタ回路要素、及び前記第3のフィードバック回路要素に結合され、組み合わされたアナログ信号を提供することによって前記中間のフィルタリングされた信号及び前記第3のアナログフィードバック信号に応答するアナログ信号組み合わせ回路要素、及び前記アナログ信号組み合わせ回路要素に結合され、前記フィルタリングされたアナログ信号を提供することによって前記組み合わされたアナログ信号に応答する第2のフィルタ回路要素、を含む、装置。シグマデルタ二乗差RMS-DCコンバータを含む装置であって、結果のアナログ信号を提供するように、アナログ入力信号と少なくとも第1及び第2のアナログフィードバック信号とを乗算及び組み合わせるためのアナログ信号乗算器及び組み合わせ器手段であって、前記結果のアナログ信号が、前記アナログ入力信号の二乗、前記第1のアナログフィードバック信号の二乗、及び前記第2のアナログフィードバック信号の間の差に対応する少なくとも1つの信号成分を含む、前記アナログ信号乗算器及び組み合わせ器手段、フィルタリングされたアナログ信号を提供するように前記結果のアナログ信号をフィルタリングするためのアナログ信号フィルタ手段、前記フィルタリングされたアナログ信号を関連するデジタル出力信号に変換するためのアナログデジタルコンバータADC手段、前記デジタル出力信号をアナログ信号に変換するためのデジタルアナログコンバータDAC手段、前記第1のアナログフィードバック信号を提供するように前記アナログ信号を処理するための第1のフィードバック手段、及び前記第2のアナログフィードバック信号を提供するように前記アナログ信号を処理するための第2のフィードバック手段、を含む装置。シグマデルタ二乗差RMS-DC変換を実行するための方法であって、結果のアナログ信号を提供するように、アナログ入力信号と少なくとも第1及び第2のアナログフィードバック信号とを乗算及び組み合わせることであって、前記結果のアナログ信号が前記アナログ入力信号の二乗、前記第1のアナログフィードバック信号の二乗、及び前記第2のアナログフィードバック信号の間の差に対応する少なくとも1つの信号成分を含むことと、フィルタリングされたアナログ信号を提供するように前記結果のアナログ信号をフィルタリングすることと、前記フィルタリングされたアナログ信号を関連するデジタル出力信号に変換することと、前記デジタル出力信号をアナログ信号に変換することと、前記第1のアナログフィードバック信号を提供するように前記アナログ信号を処理することと、前記第2のアナログフィードバック信号を提供するように前記アナログ信号を処理することと、を含む、方法。シグマデルタ二乗差RMS-DCコンバータを含む装置であって、結果のアナログ信号を提供することによって、アナログ入力信号及び第1のアナログフィードバック信号に応答するアナログ信号乗算及び組み合わせ回路要素であって、前記結果のアナログ信号が前記アナログ入力信号の二乗と前記第1のアナログフィードバック信号の二乗との間の差に対応する少なくとも1つの信号成分を含む、前記アナログ信号乗算及び組み合わせ回路要素と、前記アナログ信号乗算及び組み合わせ回路要素に結合され、フィードフォワード信号を提供することによって、前記結果のアナログ信号及び少なくとも第2のアナログフィードバック信号に応答するアナログ信号フィルタ及び組み合わせ回路要素と、前記アナログ信号フィルタ及び組み合わせ回路要素に結合され、関連するデジタル出力信号を提供することによって前記フィードフォワード信号に応答するアナログデジタル変換ADC回路要素と、デジタルアナログ変換DAC回路要素を含むフィードバック回路要素であって、前記ADC回路要素、前記アナログ信号乗算及び組み合わせ回路要素、及び前記アナログ信号組み合わせ回路要素の間に結合され、前記第1のアナログフィードバック信号及び前記少なくとも第2のアナログフィードバック信号を提供することによって前記デジタル出力信号に応答する、前記フィードバック回路要素と、を含む装置。請求項13に記載の装置であって、前記アナログ信号フィルタ及び組み合わせ回路要素が、フィルタリングされたアナログ信号を提供することによって前記結果のアナログ信号に応答するフォワード信号フィルタ回路要素、及び前記アナログ信号フィルタ回路要素に結合され、組み合わされたアナログ信号を前記フィードフォワード信号として提供することによって前記フィルタリングされたアナログ信号、及び前記第2のアナログフィードバック信号に応答する、アナログ信号組み合わせ回路要素、を含み、前記フィードバック回路要素が、アナログ信号を提供することによって前記デジタル出力信号に応答する前記DAC回路要素、前記DAC回路要素に結合され、フィルタリングされたアナログ信号を前記第1のアナログフィードバック信号として提供することによって前記アナログ信号に応答するフィードバック信号フィルタ回路要素、及び前記フィードバック信号フィルタ回路要素に結合され、前記第2のアナログフィードバック信号を提供することによって前記第1のアナログフィードバック信号に応答する、フィードバック信号スケーリング回路要素、を含む、装置。請求項13に記載の装置であって、前記少なくとも第2のアナログフィードバック信号が少なくとも第2及び第3のアナログフィードバック信号を含み、前記フィードバック回路要素が、アナログ信号を提供することによって前記デジタル出力信号に応答する前記DAC回路要素、前記DAC回路要素に結合され、複数の連続的にフィルタリングされたアナログ信号を提供することによって前記アナログ信号に応答するフィードバック信号フィルタ回路要素であって、前記連続的にフィルタリングされたアナログ信号の1つが前記第1のアナログフィードバック信号として提供される、前記フィードバック信号フィルタ回路要素、及び前記フィードバック信号フィルタ回路要素に結合され、前記少なくとも第2及び第3のアナログフィードバック信号を提供することによって前記複数の連続的にフィルタリングされたアナログ信号の少なくとも一部に応答する、フィードバック信号スケーリング回路要素、を含む、装置。請求項15に記載の装置であって、前記アナログ信号フィルタ及び組み合わせ回路要素の第1の部分が、第1のフィルタリングされたアナログ信号を提供することによって前記結果のアナログ信号に応答する第1のアナログ信号フィルタ回路を含み、前記アナログ信号フィルタ及び組み合わせ回路要素の第2の部分が、前記第1のアナログ信号フィルタ回路に結合され、且つ、第1の組み合わされたアナログ信号を提供することによって前記第1のフィルタリングされたアナログ信号、及び前記少なくとも第2のアナログフィードバック信号に応答する、第1のアナログ信号組み合わせ回路を含み、前記アナログ信号フィルタ及び組み合わせ回路要素の第3の部分が、前記第1のアナログ信号組み合わせ回路に結合され、且つ、第2のフィルタリングされたアナログ信号を提供することによって前記第1の組み合わされたアナログ信号に応答する、第2のアナログ信号フィルタ回路を含み、前記アナログ信号フィルタ及び組み合わせ回路要素の第4の部分が、前記第1のアナログ信号組み合わせ回路に結合され、且つ、フォワードスケーリングされた信号を提供することによって前記第1の組み合わされたアナログ信号に応答する、フォワード信号スケーリング回路要素を含み、前記アナログ信号フィルタ及び組み合わせ回路要素の第5の部分が、前記第2のアナログ信号フィルタ回路及び前記フォワード信号スケーリング回路要素に結合され、第2の組み合わされたアナログ信号を前記フィードフォワード信号として提供することによって、前記第2のフィルタリングされたアナログ信号及び前記フォワードスケーリングされた信号に応答する、第2のアナログ信号組み合わせ回路を含む、装置。請求項13に記載の装置であって、前記少なくとも第2のアナログフィードバック信号が複数のアナログフィードバック信号を含み、前記フィードバック回路要素が、前記第1のアナログフィードバック信号を提供することによって前記デジタル出力信号に応答する前記DAC回路要素、及び前記DAC回路要素に結合され、前記複数のアナログフィードバック信号を提供することによって前記第1のアナログフィードバック信号に応答する、フィードバック信号スケーリング回路要素、を含み、前記アナログ信号フィルタ及び組み合わせ回路要素が、交互の様式で相互に結合される、複数のアナログ信号フィルタ回路と複数のアナログ信号組み合わせ回路とを含み、前記複数のアナログ信号フィルタ回路と複数のアナログ信号組み合わせ回路が、前記フィードフォワード信号を提供するように、上流の信号を連続的にフィルタリングすることと、前記フィルタリングされた上流の信号のそれぞれを、前記複数のアナログフィードバック信号のそれぞれと組み合わせることによって、前記結果のアナログ信号及び前記複数のアナログフィードバック信号に応答する、装置。請求項13に記載の装置であって、前記少なくとも第2のアナログフィードバック信号が第2、第3、及び第4のアナログフィードバック信号を含み、前記フィードバック回路要素が、アナログ信号を提供することによって前記デジタル出力信号に応答する前記DAC回路要素、及び前記DAC回路要素に結合され、フィルタリングされたアナログ信号を前記第1のアナログフィードバック信号として提供することによって前記アナログ信号に応答する、フィードバック信号フィルタ回路要素、を含み、前記DAC回路要素に結合され、前記第2のアナログフィードバック信号を提供することによって前記アナログ信号に応答する、第1のフィードバック信号スケーリング回路要素、前記フィードバック信号フィルタ回路要素に結合され、前記第3のアナログフィードバック信号を提供することによって前記第1のアナログフィードバック信号に応答する、第2のフィードバック信号スケーリング回路要素、及び前記フィードバック信号フィルタ回路要素に結合され、前記第4のアナログフィードバック信号を提供することによって前記第1のアナログフィードバック信号に応答する、第3のフィードバック信号スケーリング回路要素、を含み、前記アナログ信号フィルタ及び組み合わせ回路要素の第1の部分が、第1のフィルタリングされたアナログ信号を提供することによって前記結果のアナログ信号に応答する第1のアナログ信号フィルタ回路を含み、前記アナログ信号フィルタ及び組み合わせ回路要素の第2の部分が、前記第1のアナログ信号フィルタ回路に結合され、且つ、第1の組み合わされたアナログ信号を提供することによって前記第1のフィルタリングされたアナログ信号、及び前記第2及び第3のアナログフィードバック信号に応答する、第1のアナログ信号組み合わせ回路を含み、前記アナログ信号フィルタ及び組み合わせ回路要素の第3の部分が、前記第1のアナログ信号組み合わせ回路に結合され、且つ、第2のフィルタリングされたアナログ信号を提供することによって前記第1の組み合わされたアナログ信号に応答する、第2のアナログ信号フィルタ回路を含み、前記アナログ信号フィルタ及び組み合わせ回路要素の第4の部分が、前記第2のアナログ信号フィルタ回路に結合され、且つ、第2の組み合わされたアナログ信号を前記フィードフォワード信号として提供することによって前記第2のフィルタリングされたアナログ信号及び前記第4のアナログフィードバック信号に応答する、第2のアナログ信号組み合わせ回路を含む、装置。シグマデルタ二乗差RMS-DCコンバータを含む装置であって、結果のアナログ信号を提供するように、アナログ入力信号と第1のアナログフィードバック信号とを乗算及び組み合わせるためのアナログ信号乗算器及び組み合わせ器手段であって、前記結果のアナログ信号が、前記アナログ入力信号の二乗と前記第1のアナログフィードバック信号の二乗との差に対応する少なくとも1つの信号成分を含む、前記アナログ信号乗算器及び組み合わせ器手段と、フィードフォワード信号を提供するように、前記結果のアナログ信号及び少なくとも第2のアナログフィードバック信号をフィルタリング及び組み合わせるためのアナログ信号フィルタ及び組み合わせ器手段と、前記フィードフォワード信号を関連するデジタル出力信号に変換するためのアナログデジタルコンバータADC手段と、前記デジタル出力信号を前記第1のアナログフィードバック信号及び前記少なくとも第2のアナログフィードバック信号に変換するための、デジタルアナログコンバータDAC手段を含む、フィードバック手段と、を含む装置。シグマデルタ二乗差RMS-DC変換を実行するための方法であって、結果のアナログ信号を提供するように、アナログ入力信号及び第1のアナログフィードバック信号を乗算及び組み合わせることであって、前記結果のアナログ信号が、前記アナログ入力信号の二乗と前記第1のアナログフィードバック信号の二乗との差に対応する少なくとも1つの信号成分を含むことと、フィードフォワード信号を提供するように、前記結果のアナログ信号及び少なくとも第2のアナログフィードバック信号をフィルタリング及び組み合わせることと、前記フィードフォワード信号を関連するデジタル出力信号に変換することと、前記デジタル出力信号を前記第1のアナログフィードバック信号及び前記少なくとも第2のアナログフィードバック信号に変換することと、を含む方法。以下では、多数の処理された例えば、フィルタリング、スケーリング、又はフィルタリング及びスケーリングされたフィードバック信号を提供するための多数のフィードバックパスを備える例示のΣΔ二乗差RMS-DCコンバータの幾つかのアーキテクチャを説明する。余分にフィードバックパスを追加することによって安定なΣΔRMS-デジタルコンバータの設計が可能になる。このΣΔRMS-デジタルコンバータでは、非線形の二乗化演算を供給する主フィードバックパスは、システムサンプリング周波数fsをはるかに上回る周波数のために-20×NdB/decのロールオフ減衰を備えるN次LPFを含む。以下では、ローパスフィルタリングされ、定数利得のフィードバックパスを備えるΣΔRMS-DCコンバータを説明する。また以下では、ローパス及びハイパスフィルタリングされたフィードバックパスを備えるΣΔRMS-DCコンバータを説明する。また以下では、多数のローパスフィルタリングされたフィードバックパスを備えるΣΔRMS-DCコンバータを説明する。また以下では、これらの技術が、追加のそれぞれフィードフォワード及びフィードバックパスによって安定化される多数の積分器とどのように組み合わせられるのかを説明する。また以下では、上述の全てのアーキテクチャに適用されるコンフィギュラビリティの概念を説明する。図5のように高周波量子化誤差減衰を妥協することなく、図4に示されるΣΔRMS-DCコンバータアーキテクチャを安定化させる最も簡単な方法は、例えば定数利得Kcを備える増幅器によって提供される信号スケーリングを備える第2のフィードバックパスを追加することである。この状況は図6に示され、汎用N次LPFが、非線形二乗化演算に接続されたフィードバックパスと直列にされている線形化AC利得kによって表される。図6に基づいて、信号依存フィードバックループフィルタL1は次のように表され得る。結果の伝達関数は、N1個の極及びN個の零点を含み、入力電力レベルの或る範囲で条件付き安定であるように設計され得るk∝xRMS。次のように、フィルタ次数のNが大きくなると、高い入力電力レベルk→∝について、安定なループフィルタを設計するのがより難しくなるk→∞次のように、非常に小さい入力電力レベルk→0の場合、L1は常に安定な1次ループフィルタになる。図7A及び図7Bは、図6の線形化閉ループシステムに基づくΣΔ二乗差RMS-DCコンバータの主な可能性のある実装を示す。2つの分離されたフィードバックDACが用いられ、且つ/又はLPFがデジタルドメインに実装される場合に、同等の実装が達成され得る。上述の計算においてN次2項式として示されるN次LPF伝達関数は、係数例えば、バターワース、チェビシェフ等の任意の異なるセットを備えて、実装され得る。フィードバックパスに1次LPFが用いられ、VrefADC/DAC基準電圧が1.6Vに設定される場合の、図7A/図7Bに示されるΣΔRMS-DCコンバータアーキテクチャのシミュレートされた出力スペクトルが図8に示される。Pin=0dBmの場合、変調器出力は安定であり、量子化ノイズは、式7によって予測されるように、2次ロールオフ40dB/decを示す。Pin=30dBmの場合、量子化ノイズは式9に示されるように1次ロールオフ20dB/decを示す。yt、xt、及びutの間の関係に基づいて、図7A及び図7Bに示されるΣΔ二乗差RMS-DCコンバータの大信号静的伝達は次のように計算され得る。ここで、Aは実際の積分器DC利得であり、q1pt=y1pt-yDCはローパスフィルタリングされた量子化ノイズ誤差であり、式10Aは図7Aに基づいて得られたものであり、式10Bは図7Bに基づいて得られたものである。Aが無限に近づくと、式10A及び式10Bは次のようになる。図7A及び図7Bに示されるΣΔRMS-DCコンバータの定常状態DC解は2つの主な特徴を示す。第1は、二乗された量子化誤差のRMSレベルがフィードバックLPFによって低減されることである。第2は、コンバータのDC伝達特性に、Kcに比例する望ましくないシステム誤差が追加されることである。フィードバックパスに1次LPFが用いられ、Kc=Ky/50=βy2Km/50のときの、これらのΣΔRMS-DCコンバータアーキテクチャのシミュレートされた伝達曲線及びローコンフォーマンス誤差が図9に示される。図7A及び図7Bに示されるΣΔRMS-DCコンバータアーキテクチャの主な欠点は、コンバータの出力に、Kcに比例するシステム誤差が存在することである。追加のフィードバックパスにハイパスフィルタHPFを直列に配することでこの問題は解決され得る。図10A及び図10Bはこのコンセプトに基づく主な可能性のある実装を示す。2つの分離されたフィードバックDACが用いられ、且つ/又はLPF及びHPFがデジタルドメインに実装される場合、同等の実装が達成され得る。yt、xt、及びutの間の関係に基づいて、図10A及び図10Bに示されるΣΔ二乗差RMS-DCコンバータの大信号静的伝達は次のように計算され得るA→∞。ここで、q1pt=y1pt-yDCはローパスフィルタリングされた量子化ノイズ誤差であり、式12Aは図10Aに基づいて得られたものであり、式12Bは図10Bに基づいて得られたものである。ここでも、二乗された量子化誤差のRMSレベルがフィードバックLPFによって低減される。しかしながら、このケースでは、追加のフィードバックパスがDC信号のために開であると考えられ得るため、コンバータのDC伝達特性に、定数利得Kqに比例するシステム誤差が追加されない。1次LPF/HPFがフィードバックパスに用いられ、Kq=Ky/50=βy2Km/50の場合の、これらのΣΔRMS-DCコンバータアーキテクチャのシミュレートされた伝達曲線及びローコンフォーマンス誤差が図11に示される。このシミュレーションでは、両方のフィードバックLPF及びHPFが同じカットオフ周波数を有するfcHPF=fcLPF。図9と比較すると、フィードバックHPFの追加によって、ローコンフォーマンス誤差がいかに低減するのかがわかる。また、図11は単一のフィードバックパスに1次極―零点フィルタが用いられるとき図5の、図3A/図3Bに示されたアーキテクチャのローコンフォーマンス誤差破線の曲線、右プロット図を示す。追加の量子化ノイズフィルタによって、入力関連DRは、著しく拡大される。しかしながら、低電力レベル及び低Vref値では残留システム誤差によってこの改善が制限される。この残留システム誤差は式12A及び式12Bでは予測されないが、HPFカットオフ周波数fcHPFの増加によって低減され得る。高周波数フィードバックパスを通過する低周波数減衰が増加されると、この残留DC誤差が低減される。図12は、fcHPF=5fcLPFの場合の、シミュレートされた伝達曲線及びローコンフォーマンス誤差を示す。Vref=0.1Vの場合、出力DRは、残留システム誤差が低減されているため、図12では図11に比較して大きくなる。1次フィードバックLPF及びHPFfcHPF=fcLPFの場合の、このΣΔRMS-DCコンバータアーキテクチャの小信号ACモデルが図13に示される。図13に基づいて、信号依存フィードバックループフィルタL1sは次のように表され得る。結果の伝達関数は、2つの極及び1つの零点を含み、入力電力レベルの或る範囲で条件付き安定であるように設計され得るk∝xRMS。二乗化非線形小信号利得kが定数利得Kqに等しいときは、L1s、次のように、安定な1次ループフィルタになる。入力電力レベルが非常に高いときk→∞、L1sは、次のように、不安定な2次ループフィルタになる。入力電力レベルが非常に小さい場合k→0は、L1sは、次のように、有限DC利得を備える、安定な1次ループフィルタである。フィードバックパスに1次LPF/HPFが用いられる場合図13の、図10A/10Bに示されたΣΔRMS-DCコンバータアーキテクチャのシミュレートされた出力スペクトルが図14に示される。Pin=0Bmの場合、変調器出力が安定で、量子化ノイズは、式13によって予測されるように、2次ロールオフ40dB/decを示す。Pin=-30dBmの場合は、量子化ノイズは、式16によって予測されるように、1次ロールオフ20dB/decを示す。図10A/10Bに示されるΣΔRMS-DCコンバータアーキテクチャは、フィードバックフィルタの次数に関して汎用化され得る。N次LPF及びHPFfcHPF=fcLPFの場合の、この例の小信号ACモデルが図15に示される。図15に基づいて、信号依存フィードバックループフィルタL1sは次のように表され得る。しかしながら、この例図15では、k→Kqのとき、L1sは1次ループフィルタに収束しないので、実用に充分に大きなDRを備える条件付き安定なN1次ΣΔRMS-DCコンバータを設計するのは、より困難である。k=KqのときにL1sが1次ループフィルタである代替アプローチが図16に示される。図16に基づいて、信号依存フィードバックループフィルタL1sも、次のように表され得る。入力電力レベルが非常に高いときk→∞、次のように、L1sは不安定なNl次ループフィルタになる。二乗化非線形小信号利得kが定数利得Kqに等しいとき、次のように、L1sは式14にあるように常時安定な1次ループフィルタである。入力電力レベルが非常に小さい場合k→0、次のように、L1sは、フィードバックフィルタ時間定数τpが充分大きいとき1次ループフィルタに近づく。結果のループフィルタ伝達関数L1sは、k≦Kqのとき、1次ループフィルタに収束する。その結果、閉ループシステムは、入力電力レベルの或る範囲で条件付き安定であるように設計され得るk∝xRMS。上述の計算においてN次2項式として示されるLPF/HPF伝達関数は、係数例えば、バターワース、チェビシェフ等の任意の異なるセットを備えて実装され得る。残留システム誤差を低減するために、LPF及びHPFは、閉ループ挙動の安定性を犠牲にして異なるカットオフ周波数fcHPF≠fcLPFを有し得る。大きな入力関連DRを達成するために、図10A及び図10Bに示されるΣΔRMS-DCコンバータアーキテクチャはLPF及びHPFを必要とする。追加のフィードバックパスがループフィルタ積分器の後に接続される場合、単一のLPFで同様の結果が得られる。この状況を示す、1次LPFの場合の、小信号ACモデルが図17に示される。図17の小信号モデルは、図13fcHPF=fcLPFの小信号モデルから容易に得られ得る。図17に基づいて、信号依存フィードバックループフィルタL1sは次のように表され得る。ここで、KL=Kqω1τpである。結果の伝達関数は、2つの極及び1つの零点を含み、入力電力レベルの或る範囲で条件付き安定であるように設計され得るk∝xRMS。入力電力レベルが非常に高いときk→∞、次のように、L1sは不安定な2次ループフィルタになる。二乗化非線形小信号利得kがK1/ω1τpに等しいとき、次のように、L1sは安定な1次ループフィルタである。入力電力レベルが非常に小さい場合k→0、次のように、有限DC利得を備えるL1sは安定な1次ループフィルタになる。1次LPFがフィードバックパスに用いられる場合の、図17に及び図21A/図21Bにも示されるΣΔRMS-DCコンバータアーキテクチャのシミュレートされた出力スペクトルが図18、図19、及び図20に示される。図18に示されるシミュレーションの結果では、KL=16Kyであり、L1sは、式24及び式25によって予測されるように入力電力レベルの全範囲で1次ループフィルタ20dB/decロールオフである。しかしながら、Pin=0dBmのプロット図でわかるように、測定されたRMS電圧DCレベルは-10dBを下回り、その結果、ローコンフォーマンス誤差が非常に大きくなる図22も参照のこと。図19は、KL=4Kyで得られるシミュレーション結果を示す。Pin=0dBmの場合、変調器出力が安定であり、量子化ノイズは式22によって予測されるように、2次ロールオフ40dB/decを示す。このケースでは、出力DCレベルは0dBであり、その結果、ローコンフォーマンス誤差は非常に小さい図22も参照。Pin=-30dBmの場合、量子化ノイズは、式25によって予測されるように、1次ロールオフ20dB/decを示す。図20に示されるシミュレーション結果の場合、KL=Kyであり、L1sは、式22及び式23によって予測されるように、入力電力レベルの全範囲で2次ループフィルタ40dB/decロールオフである。しかしながら、Pin=0dBmのプロット図でわかるように、ΣΔRMS-DCコンバータは不安定な挙動に近づく。図17及び図21A/図21Bの定数フィードバックパスの利得係数であるパラメータKLは、DCの正確性と安定性との間のトレードオフを制御する。KL>>Kyの場合、閉ループシステムは非常に安定であるが、ローコンフォーマンス誤差は高入力電力レベルでは悪化する。KL→Kyの場合、閉ループシステムは不安定に近づくが、ローコンフォーマンス誤差は高入力電力レベルでは非常に小さくなる。図21A及び図21Bは、図17の線形化閉ループシステムに基づくΣΔ二乗差RMS-DCコンバータの主な可能性のある実装を示す。フィードバックDAC/LPFの2つの分離されたセットが用いられ、且つ/又はLPFがデジタルドメインに実装される場合に、同等の実装が達成され得る。yt、xt、及びutの間の関係に基づいて、図21A及び図21Bに示されるΣΔ二乗差RMS-DCコンバータの大信号静的伝達は次のように計算され得る。ここで、Aは実際の積分器DC利得、q1pt=y1pt-yDCは、ローパスフィルタリングされた量子化ノイズ誤差であり、式26Aは図21Aに基づいて得られたものであり、式26Bは図21Bに基づいて得られたものである。また、二乗された量子化誤差のRMSレベルは、フィードバックLPFによって低減される。しかしながら、このケースでは、追加的なフィードバックパスがDC信号のための短絡と考えられ得るため、比KL/AKy=KL/AKmβy2に比例するシステム誤差がコンバータのDC伝達特性に追加される。KL/Ky=4及びKL/Ky=16の場合の、このΣΔRMS-DCコンバータアーキテクチャのシミュレートされた伝達曲線及びローコンフォーマンス誤差が図22に示される。第1のケースでは、出力DRは、図9に比べて著しく拡大されている。しかしながら、第2のケースでは、低電力レベル及び低Vref値で、KL/Kyに比例するシステム誤差によってこの改善は低減される。KL/Ky=16の場合、検出可能な最大入力電力は同様に低減される。図18、図19、図20、及び図22に提示された全てシミュレーション結果は、理想的な積分器モデルA=∞を用いて得られた。しかしながら、式26A及び式26Bの残留DC誤差は積分器の実際の有限DC利得Aに反比例する。図23は、KL/Ky=4及びA=100dB、80dB、又は60dBの場合の、シミュレートされた伝達曲線及びローコンフォーマンス誤差を示す。式26A及び式26Bによって予測されるように、出力DRはA→∞の場合に最大になる。Aが低い値である場合は、量子化誤差平均二乗値でないシステムDC成分が、ローコンフォーマンス誤差プロット図における主な誤差源である。多数のフィードバックパス、及び二乗化非線形に接続される低周波数パスにN次のローパスフィルタを有するために図17、図21A、及び図21Bに示されるΣΔRMS-DCコンバータアーキテクチャは汎用化され得る。この状況を示す小信号ACモデルが図24に示される。係数KLiがKqω1τpに等しいとき、図24のアーキテクチャのフィードバックループフィルタ伝達関数L1sは、図16のアーキテクチャで得られるのと同じである。このケースでは、結果のループフィルタ伝達関数L1sは、k≦KLi/ω1τpが充分大きいとき、1次ループフィルタに収束するため、多数のローパスフィルタリングされたフィードバックパスを備えるアーキテクチャでは式18~式21は等しく有効である。その結果、閉ループシステムは、入力電力レベルの或る範囲で条件付き安定であるように設計され得るk∝xRMS。図25A及び図25Bは、図24の線形化閉ループシステムに基づくΣΔ二乗差RMS-DCコンバータの主な可能性のある実装を示す。フィードバックDAC/LPFの多数の分離されたセットが用いられ、且つ/又はLPFがデジタルドメインに実装される場合、同等の実装が達成され得る。yt、xt、及びutの間の関係に基づいて、図25A/図25BのΣΔ二乗差RMS-DCコンバータの大信号静的伝達は次のように計算され得る。ここで、Aは実際の積分器DC利得であり、KL=Kqω1τpであり、qlpNt=ylpNt-YDCはN次ローパスフィルタリングされた量子化ノイズ誤差であり、式27Aは図25Aに基づいて得られたものであり、式27Bは図25Bに基づいて得られたものである。汎用化されたアーキテクチャのために求められるDC解は、単一の1次LPFが用いられる図21A/図21B場合に非常に似ているが、2つの大きな違いがある。第1は、量子化誤差平均二乗値は、N次LPFによって減衰されることである。第2は、比NKL/AKy=NKL/AKmβy2に比例する残留システム誤差が、コンバータのDC伝達特性に追加されることである。従って、量子化誤差平均二乗値の低減と、残留システム誤差の増加との間にはトレードオフが存在する。上述の全てのアーキテクチャは多数の積分器を備えて実装され得る。しかしながらこの場合、ΣΔRMS-DCコンバータのフォワードパスも、高周波数零点を備えて安定化される必要がある。本明細書では、多数のフォワードパスを備えて周波数補償が実装される幾つかのアーキテクチャが説明される。フィードフォワード補償されたループフィルタは、ローパス及びハイパスフィルタリングされたフィードバックパスと、又はローパスフィルタリングされ、且つ、定数利得のフィードバックパスと組み合わされ得る。図26A及び図26Bは、このコンセプトに基づく主な可能性のある実装を示す。2つより多い積分器が用いられ、ハイパスフィルタリングされたフィードバックパスが定数利得Kcパスに置き換えられ、2つの分離されたフィードバックDACが用いられ、且つ/又はデジタルドメインにLPF及びHPFが実装される場合、同等の実装が達成され得る。yt、xt、及びutの間の関係に基づいて、図26A/26BのΣΔ二乗差RMS-DCコンバータの大信号静的伝達は、次のように計算され得る。ここで、AFFはフィードフォワードパスを備えて安定化された積分器の組み合わされたDC利得であり、A1は第1の積分器の実際のDC利得であり、A2は第2の積分器の実際のDC利得であり、aiはフィードフォワード係数であり、q1pt=y1pt-YDCはローパスフィルタリングされた量子化ノイズ誤差であり、式28Aは図26Aに基づいて得られたものであり、式28Bは図26Bに基づいて得られたものである。フィードフォワードパスに多数の積分器を用いることの主な利点は、式28A/式28Bのシステム成分の減衰を増加することである。図27は、図26A/図26Bに示されたアーキテクチャの汎用化されたAC小信号モデルを示す。L個の積分器及びN次フィードバックLPF/HPFを備えるこの閉ループシステムは、LN次ノイズシェーピングを特徴とする。図27に基づいて、信号依存フィードバックループフィルタL1sも、次のように表され得る。結果のループフィルタ伝達関数L1sは、k≦Kqのとき、L次安定ループフィルタに収束する。その結果、閉ループシステムは、入力電力レベルの或る範囲で条件付き安定であるように設計され得るk∝xRMS。図27にN次2項式として示されるLPF/HPF伝達関数は、係数例えば、バターワース、チェビシェフ等の任意の異なるセットを備え、且つ閉ループ挙動の安定性を犠牲にして異なるカットオフ周波数fcHPF≠fcLPFを備えて実装され得る。フィードフォワード補償されたループフィルタは多数のローパスフィルタリングされたフィードバックパスと組み合わされ得る。図28A及び図28Bはこのコンセプトに基づく主な可能性のある実装を示す。2つ以上の積分器が用いられ、2つ以上のLPFが用いられ、多数のフィードバックDACが用いられ、且つ/又はデジタルドメインにLPFが実装される場合、同等の実装が達成され得る。yt、xt、及びutの間の関係に基づいて、図28A/図28BのΣΔ二乗差RMS-DCコンバータの大信号静的伝達は、次のように計算され得る。ここで、AFFは、フィードフォワードパスを備えて安定化された積分器の組み合わされたDC利得であり、A1は第1の積分器の実際のDC利得であり、q1p2t=y1p2t-yDCはローパスフィルタリングされた量子化ノイズ誤差であり、式31Aは図28Aに基づいて取得されたものであり、式31Bは図28Bに基づいて取得されたものである。このアーキテクチャがフィードフォワードパスに多数の積分器を用い得るということに加え、KL1十KL2...KLNに比例するシステム誤差成分は、第1の積分器の利得A1によって減衰されるだけである。図29は、図28A/図28Bに示されるアーキテクチャための汎用化されたAC小信号モデルを示す。L個の積分器及びN次フィードバックLPFを備えるこの閉ループシステムは、LN次ノイズシェーピングを特徴とする。係数KLiが、KLがKqω1τpに等しいとき、図29のアーキテクチャのためのフィードバックループフィルタ伝達関数L1sは図27のアーキテクチャを用いて得られるものと同じである。このケースでは、式30は多数のローパスフィルタリングされたフィードバックパスを備えるアーキテクチャに関し、等しく有効であり、結果のループフィルタ伝達関数L1sは、k≦KL1/ω1τpのとき、L次ループフィルタに収束する。その結果、閉ループシステムは、入力電力レベルの或る範囲で条件付き安定であるように設計され得るk∝xRMS。上述の全てのアーキテクチャは、多数の積分器を備えて実装され得る。しかしながら、このケースでは、ΣΔRMS-DCコンバータのフォワードパスも高周波数零点を備え安定化される必要がある。ここでは、多数のフィードバックパスを備えて周波数補償が実装される幾つかのアーキテクチャが説明される。基本のL次フィードバック補償されたΣΔRMS-DCコンバータが図30A/図30Bに示される。二乗化される量子化ノイズ電力を低減するために、LPF又は極-零点フィルタは図3A/図3Bに示されるようにフィードバック二乗化非線形の前に配され得る。yt、xt、及びutの間の関係に基づいて、図30A/図30BのΣΔ二乗差RMS-DCコンバータの大信号静的伝達は、次のように計算され得る。ここで、AFBは全ての積分器のDC利得の積であり、Aiはi番目の積分器の実際のDC利得であり、biはフィードバック係数である。このアーキテクチャでは、各追加の積分器に対応するのは、必要とされるフィードバックパスに起因する残留システム誤差の成分である。第1の積分器l>1に起因するシステム誤差は次のように求められる。フィードバック補償ループフィルタは、ローパス及びハイパスフィルタリングされたフィードバックパスと、又はローパスフィルタリングされた定数利得のフィードバックパスと組み合され得る。図31A及び図31Bは、このコンセプトに基づく主な可能性のある実装を示す。2つ以上の積分器が用いられ、ハイパスフィルタリングされたフィードバックパスが定数利得Kcパスに置き換えられ、2つの分離されたフィードバックDACが用いられ、且つ/又はLPF及びHPFがデジタルドメインに実装される場合、同等の実装が達成され得る。yt、xt、及びutに基づいて、図31A/図31BのΣΔ二乗差RMS-DCコンバータの大信号静的伝達は、次のように計算され得る。ここで、AFB=A1A2は、フィードバックパスを備えて安定化された積分器の組み合わされたDC利得であり、A1は第1の積分器の実際のDC利得であり、A2は2番目の積分器の実際のDC利得であり、b1及びKqはフィードバック係数であり、q1pt=Ylpt-yDCはローパスフィルタリングされた量子化ノイズ誤差であり、式35Aは図31Aに基づいて得られたものであり、式35Bは図31Bに基づいて得られたものである。図32は、図31A/図31Bに示されるアーキテクチャのための汎用化されたAC小信号モデルを示す。L個の積分器及びN次フィードバックLPF/HPFを備えるこの閉ループシステムは、LN次ノイズシェーピングを特徴とする。図32に基づいて、信号依存フィードバックループフィルタL1sも、次のように表され得る。結果のフィルタ伝達関数L1sは、k≦Kqのとき、L次の安定なループフィルタに収束する。その結果、閉ループシステムは、入力電力レベルの或る範囲で条件付き安定であるように設計され得るk∝xRMS。図32でN次の2項式として示されたLPF/HPF伝達関数は、係数例えば、バターワース、チェビシェフ等の任意の異なるセットを備え、閉ループ挙動の安定性を犠牲にして異なるカットオフ周波数fcHPF≠fcLPFを備えて実装され得る。フィードバック補償ループフィルタは、多数のローパスフィルタリングされたフィードバックパスと組み合され得る。図33A及び図33Bは、このコンセプトに基づく主な可能性のある実装を示す。2つ以上の積分器が用いられ、多数のフィードバックDACが用いられ、且つ/又はLPFがデジタルドメインに実装される場合、同等の実装が達成され得る。yt、xt、及びutの間の関係に基づいて、図33A/図33BのΣΔ二乗差RMS-DCコンバータの大信号静的伝達は次のように計算され得る。ここで、AFB=A1A2は、フィードバックパスを備えて安定化された積分器の組み合わされたDC利得であり、A1は第1の積分器の実際のDC利得であり、A2は第2の積分器の実際のDC利得であり、b1及びKLjはフィードバック係数であり、q1pt=ylpt-yDCはローパスフィルタリングされた量子化ノイズ誤差であり、式37Aは図33Aに基づいて得られたものであり、式37Bは図33Bに基づいて得られたものである。このアーキテクチャでは、各積分器に対応するのは、2つのフィードバックパスに起因する残留システム誤差である最後の積分器を除く。第1の積分器l>1の後に追加されるシステム誤差は、次のように求められる。図28A/図28B及び図25A/図25Bに示されるアーキテクチャに比べて、図33A/図33Bに示されるアーキテクチャの主な利点は、フィードバック係数KLjに起因するシステム誤差の寄与が、前の全ての積分器A1~Ajからの総DC利得によって除されるということである。従って、フィードバックフィルタリングを介する量子化誤差平均二乗値の低減と、追加のフィードバックパス前のアーキテクチャで存在するに起因する残留システム誤差の増加との間のトレードオフが大きく低減される。図34は、図33A/図33Bに示されたアーキテクチャのための汎用化されたAC小信号モデルを示す。N個の積分器及びN次のフィードバックLPFを備えるこの閉ループシステムは、2N次ノイズシェーピングを特徴とする。図34のアーキテクチャのためのフィードバックループフィルタ伝達関数L1sは、L=N、及び次式の場合、図32のアーキテクチャを用いて得られるものと同じである。このケースでは、多数のローパスフィルタリングされたフィードバックパスを備えるアーキテクチャの場合、式36は等しく有効であり、結果のループフィルタ伝達関数L1sは、k≦Kqのとき、N次安定ループフィルタに収束する。その結果、閉ループシステムは、入力電力レベルの或る範囲で条件付き安定であるように設計され得るk∝xRMS。図34でN次2項式として示されるLPF伝達関数は、係数例えば、バターワース、チェビシェフ等の任意の異なるセットを備え、且つ/又はデジタルドメインに実装され得る。本明細書で説明される全てのΣΔ二乗差RMS-DCコンバータアーキテクチャは条件付き安定な挙動を示す。これは、それらそれぞれの閉ループシステムが、入力電力レベルの或る範囲で安定なだけであることを意味する。幅広い電力レベルで適切に動作することが可能になるように、幾つかのトポロジーは、入力信号の大きさ例えば.高電力レベル、中電力レベル、又は低電力レベルに従って、或る実装パラメータの最適化を必要とする。コンフィギュラビリティは、次数の高いLN>2ΣΔRMS-DCコンバータで特に有用である。入力電力レベルの或る範囲を測定するためのΣΔRMS-DCコンバータの調整は、実装の任意の内部パラメータの電子構成を介して達成され得る。図35及び図36はコンフィギュラブルΣΔRMS-DCコンバータの例を示す。電圧/電流利得、時間定数、相互コンダクタンス、フィルタ次数、及びカットオフ周波数、サンプリング周波数、基準電圧等の内部パラメータは、ローコンフォーマンス誤差を最小化するように、且つ/又は安定なΣΔ閉ループ挙動を保証するように構成され得る。更に、或る信号パスは測定されるべき電力レベルの範囲に従って、接続/切断オン/オフされ得る。より広義には、本明細書で提示された全てのアーキテクチャは、ある種のコンフィギュラビリティと組み合わされ得る。コンフィギュラビリティの原理及び本明細書で説明される全ての前のアーキテクチャに基づいて、ΣΔ二乗差RMS-DCコンバータの全般的な説明が図37に示される。フィードバック及びフィードフォワードフィルタの一部がデジタルドメインに、又はアナログ切り替え回路要素例えば、スイッチドキャパシタとして実装され、且つ/又は多数のフィードバックDACが用いられる場合、同等の記述が得られる。本明細書で説明される全てのΣΔRMS-DCコンバータアーキテクチャは、米国特許第7,545,302号及び第7,545,303号に示されるチョッパ安定化技術と完全に適合し得る。例えば、図21A/図21Bに示されるアーキテクチャの、可能性のある電子実装が図38に示され、そこでは出力DRのDCオフセットの影響を低減するために整流子が用いられている。上述の説明に基づいて、本明細書で請求される発明の実施形態は多くの有利な特徴を提供することがわかる。それらの有利な特徴には、ローパスフィルタリングされ、定数利得のフィードバックパスを備え、2つの二乗化セル又は単一のフォワードパス乗算器に基づくΣΔ二乗差RMS-デジタルコンバータ例えば、図7A/7Bに示されるようなもの;ローパス及びハイパスフィルタリングされたフィードバックパスを備え、2つの二乗化セル又は単一のフォワードパス乗算器に基づくΣΔ二乗差RMS-デジタルコンバータ例えば、図10A及び図10Bに示されるようなもの;多数のローパスフィルタリングされたフィードバックパスを備え、2つの二乗化セル又はフォワードパス乗算器に基づくΣΔ二乗差RMS-デジタルコンバータ例えば、図21A/図21B及び図25A/図25Bに示されるようなもの;2つの二乗化セル又は単一のフォワードパス乗算器に基づき、追加のフィードフォワードパスによって安定化された多数の積分器を備え、ローパスフィルタリングされ、定数利得のフィードバックパスを備える、ΣΔ二乗差RMS-デジタルコンバータ;追加のフィードフォワードパスによって安定化された多数の積分器を備え、2つの二乗化セル又は単一のフォワードパス乗算器に基づき、ローパス及びハイパスフィルタリングされたフィードバックパスを備えるΣΔ二乗差RMS-デジタルコンバータ例えば、図26A/図26Bに示されるようなもの;追加のフィードフォワードパスによって安定化された多数の積分器を備え、2つの二乗化セル又は単一のフォワードパス乗算器に基づき、多数のローパスフィルタリングされたフィードバックパスを備える、ΣΔ二乗差RMS-デジタルコンバータ例えば、図28A/図28Bに示されるようなもの;追加のフィードバックパスによって安定化された多数の積分器を備え、フィルタリングが用いられていない単一のフィードバックパスを備え、2つの二乗化セル又は単一のフォワードパス乗算器に基づく、ΣΔ二乗差RMS-デジタルコンバータ例えば、図30A/図30Bに示されるようなもの;追加のフィードバックパスによって安定化された多数の積分器を備え、LPF又は極-零点フィルタが用いられている単一のフィードバックパスを備え、2つの二乗化セル又は単一のフォワードパス乗算器に基づく、ΣΔ二乗差RMS-デジタルコンバータ;追加のフィードフォワードパスによって安定化された多数の積分器を備え、ローパスフィルタリングされ、定数利得のフィードバックパスを備え、2つの二乗化セル又は単一のフォワードパス乗算器に基づく、ΣΔ二乗差RMS-デジタルコンバータ;追加のフィードバックパスによって安定化された多数の積分器を備え、ローパス及びハイパスフィルタリングされたフィードバックパスを備え、2つの二乗化セル又は単一のフォワードパス乗算器に基づく、ΣΔ二乗差RMS-デジタルコンバータ例えば、図31A/図31Bに示されるようなもの;追加のフィードバックパスによって安定化された多数の積分器を備え、2つの二乗化セル又は単一のフォワードパス乗算器に基づき、多数のローパスフィルタリングされたフィードバックパスを備える、ΣΔ二乗差RMS-デジタルコンバータ例えば、図33A/図33Bに示されるようなもの;電子的にコンフィギュラブルなパラメータを備える、ΣΔ二乗差RMS-デジタルコンバータ例えば、図35A/図35Bに示されるようなもの;及び、米国特許第7,545,302号及び第7,545,303号に記載されるようなチョッパ安定化を用いるΣΔ二乗差RMS-デジタルコンバータ例えば、図38に示されるようなものが含まれるがこれらに限定されない。当業者であれば、記載された例示の実施形態に改変が成さわれ得ること、及び請求された発明の範囲を逸脱することなく多くの他の実施形態が実現され得ることが理解されるであろう。"