"複数のビット線と、複数のワード線と、前記ビット線と前記ワード線との交点に対応して設けられ、データを記憶可能な磁気トンネル接合素子を含む複数のメモリセルと、それぞれが複数の前記ビット線に対応して設けられており、該複数のビット線から選択されたビット線を介して前記メモリセルに格納されたデータを検出する複数のセンスアンプと、前記センスアンプに対応して設けられており、該センスアンプによって検出されたデータをラッチする複数の読出しラッチ部と、複数の前記読出しラッチ部に接続され、データ読出し時に該複数の読出しラッチ部にラッチされたデータを連続して伝達する読出しグローバルデータバスとを備えた半導体記憶装置。複数の前記メモリセルがセルアレイユニットを構成し、前記ワード線を共有する複数の前記セルアレイユニットがメモリセルマクロを構成し、前記読出しグローバルデータバスを共有する複数の前記メモリセルマクロがマクロブロックを構成し、前記メモリセルマクロ内の複数の前記センスアンプおよび複数の前記ラッチ部は、それぞれ異なる前記読出しグローバルデータバスに接続されており、データ読出し時に、前記マクロブロックにおける複数の前記メモリセルマクロが連続して前記読出しクローバデータバスにデータを伝達することを特徴とする請求項1に記載の半導体記憶装置。データ読出し時に、前記マクロブロックにおける1つの前記メモリセルマクロ内の複数の前記読出しラッチ部がそれぞれに接続された複数の前記読出しクローバデータバスに同時にデータを伝達することを特徴とする請求項2に記載の半導体記憶装置。それぞれが複数の前記ビット線に対応して設けられており、該複数のビット線から選択されたビット線を介して前記メモリセルにデータを書き込む複数のライトドライバと、前記ライトドライバに対応して設けられており、前記メモリセルに書き込むデータをラッチする複数の書込みラッチ部と、複数の前記書込みラッチ部に接続され、データ書込み時に該複数の書込みラッチ部にデータを連続して伝達する書込みグローバルデータバスとをさらに備えたことを特徴とする請求項1から請求項3のいずれかに記載の半導体記憶装置。前記マクロブロック内の複数の前記メモリセルマクロは、前記書込みグローバルデータバスを共有し、前記メモリセルマクロ内の複数の前記ライトドライバおよび複数の前記書込みラッチ部は、それぞれ異なる前記書込みグローバルデータバスに接続されており、データ書込み時に、データは、前記書込みクローバデータバスから前記マクロブロックにおける複数の前記メモリセルマクロへ連続して伝達されることを特徴とする請求項4に記載の半導体記憶装置。データ書込み時に、前記マクロブロックにおける1つの前記メモリセルマクロ内の複数の前記書込みラッチ部がそれぞれに接続された前記書込みクローバデータバスから同時にデータを受け取ることを特徴とする請求項4または請求項5に記載の半導体記憶装置。センスアンプが複数のビット線に共有されていても、書込みまたは読出し可能なページサイズを大きくし、動作速度を向上させた半導体記憶装置を提供する。本実施形態による半導体記憶装置は、複数のビット線と、複数のワード線と、ビット線とワード線との交点に対応して設けられ、データを記憶可能な磁気トンネル接合素子を含む複数のメモリセルとを備える。複数のセンスアンプは、それぞれ複数のビット線に対応して設けられており、該複数のビット線から選択されたビット線を介してメモリセルに格納されたデータを検出する。複数の読出しラッチ部は、センスアンプに対応して設けられており、該センスアンプによって検出されたデータをラッチする。読出しグローバルデータバスは、複数の読出しラッチ部に接続され、データ読出し時に該複数の読出しラッチ部にラッチされたデータを連続して伝達する。以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。第1の実施形態図1は、第1の実施形態に従った磁気ランダムアクセスメモリ以下、MRAMのメモリセルアレイおよびその周辺回路のブロック図である。本実施形態によるMRAMは、複数のメモリセルアレイMCAを含むセルアレイユニットCAUと、複数のメインワード線MWLと、複数のローカルワード線LWLと、複数の読出しグローバルデータバスRGDBと、複数の書込みグローバルデータバスWGDBと、第1のセンスアンプS/A1と、第2のセンスアンプS/A2と、ライトドライバW/Dと、書込みバッファWBと、ロウコントローラRCと、メインロウデコーダMRDと、カラムデコーダCDと、入出力ゲート回路IOGと、リードライトデータ線RWDとを備えている。尚、図1に示す各構成要素の数は限定されず、図1に示す構成は多数設けられていてよい。また、ソース線は設けられているが、ここでは省略されている。各メモリセルアレイMCAは、マトリクス状に二次元配置された複数のメモリセルMCを含む。各メモリセルMCは、図3に示すようにビット線BLとローカルワード線LWLとの交点に対応して配置されている。ビット線BLは、カラム方向に延伸しており、ローカルワード線LWLは、カラム方向に対して直交するロウ方向に延伸している。メインワード線MWLは、ローカルロウデコーダLRDに接続されており、さらにローカルロウデコーダLRDはローカルワード線LWLを介してメモリセルMCに接続される。メモリセルマクロMCM内の各セルアレイユニットCAUにおいて、メインワード線MWLは、ローカルワード線LWLと1対1に対応している。従って、本実施形態において、メインワード線MWLとローカルワード線LWLとを区別する必要がなく、特許請求の範囲におけるワード線は、いずれの意味に解しても構わない。複数のメモリセルアレイMCAがセルアレイユニットCAUを構成している。図1では、4つのメモリセルアレイMCAがセルアレイユニットCAUを構成している。しかし、各セルアレイユニットCAUに含まれるメモリセルアレイMCAの個数は、特に限定しない。メインワード線MWLを共有する複数のセルアレイユニットCAUはメモリセルマクロMCMを構成する。メモリセルマクロMCMは、1つのリードコマンドでデータを同時に読み出し、または、1つのライトコマンドでデータを同時に書き込む活性化単位である。読出しグローバルデータバスRGDBおよび書込みグローバルデータバスWGDBを共有する複数のメモリセルマクロMCMがマクロブロックMBを構成する。各メモリセルマクロMCMに含まれるセルアレイユニットCAUの数も特に限定しない。第1のセンスアンプS/A1は、複数のビット線BLに対応して設けられており、複数のビット線BLのうちいずれかを介して伝達されたデータを検出する。ライトドライバW/Dは、複数のビット線BLに対応して設けられており、複数のビット線BLのうちいずれかを介してメモリセルMCへデータを書き込む。各セルアレイユニットCAUは、単数または複数の第1のセンスアンプS/A1と、単数または複数のライトドライバW/Dとを備えている。1つのメモリセルマクロMCM内の複数の第1のセンスアンプS/A1は、それぞれ異なる読出しグローバルデータバスRGDBに接続されている。1つのメモリセルマクロMCM内の複数のライトドライバW/Dは、それぞれ異なる書込みグローバルデータバスWGDBに接続されている。つまり、読出しグローバルデータバスRGDBおよび書込みグローバルデータバスWGDBは、それぞれ第1のセンスアンプS/A1およびライトドライバW/Dに対して1対1に対応して設けられている。従って、読出しグローバルデータバスRGDBおよび書込みグローバルデータバスWGDBは、それぞれ第1のセンスアンプS/A1およびライトドライバW/Dに対応する複数のビット線BLに対応して設けられていることになる。読出しグローバルデータバスRGDBおよび書込みグローバルデータバスWGDBは、カラム方向に延伸している。メインワード線MWLは、カラム方向に対して直交するロウ方向に延伸している。読出しグローバルデータバスRGDBは、カラムデコーダCDを介して第2のセンスアンプS/A2に接続されている。書込みグローバルデータバスWGDBは、カラムデコーダCDを介してライトバッファWBに接続されている。カラムデコーダCDは、カラムアドレスに従ってビット線BLを選択するように構成されている。このとき、カラムデコーダCDは、1つの第1のセンスアンプS/A1に対して1本のビット線BLを選択して駆動する。第2のセンスアンプS/A2およびライトバッファWBは、入出力ゲート回路IOGを介してリードライトデータ線RWDに接続される。第2のセンスアンプS/A2は、対応する読出しグローバルデータバスRGDBから得たデータを増幅し、リードライトデータ線RWDを介してその読出しデータを外部へ送信する。ライトバッファWBは、リードライトデータ線RWDから得た書込みデータを増幅し、書込みグローバルデータバスWGDBを介してその書込みデータをライトドライバWDへ送信する。リードライトデータ線RWDは、第2のセンスアンプS/A2およびライトバッファWBのペア数と同数設けられており、1つのメモリセルマクロMCMから第2のセンスアンプS/A2へ同時に読み出されたデータを並行してメモリチップの外部へ読み出すことができる。また、リードライトデータ線RWDは、1つのメモリセルマクロMCMに同時に書き込むデータを並行してメモリチップの外部からライトバッファWBへ取り込むことができる。例えば、1つのマクロブロックMBA内に第2のセンスアンプS/A2およびライトバッファWBのペアが64個ある場合、リードライトデータ線RWDは各ペアに対応するように64本設けられる。これにより、メモリは、64ビットデータを同時に読み出し、あるいは、書き込むことができる。メインワード線MWLは、ロウコントローラRCに接続されており、ロウコントローラRCは、メインロウデコーダMRDに接続されている。メインロウデコーダMRDは、ロウアドレスをデコードする。ロウコントローラRCは、ロウアドレスに従ってマクロブロックMB内の複数のメモリセルマクロMCMのそれぞれにおいてメインワード線MWLを1本ずつ選択する。メインワード線MWLを選択すると、そのメインワード線MWLに対応するローカルワード線LWLが各セルアレイユニットCAUにおいて1本ずつ選択される。これにより、該メモリセルマクロMCMにおいて、各第1のセンスアンプS/A1が、カラムアドレスによって選択されたビット線BLとロウアドレスによって選択されたメインワード線MWLまたはローカルワード線LWLとの交点に対応するメモリセルMC以下、選択メモリセルMCのデータを検出することができる。また、該メモリセルマクロMCMにおいて、各ライトドライバW/Dが、選択メモリセルMCへデータを書き込むことができる。本実施形態では、データ読出しまたはデータ書込み時に、マクロブロックMBにおいて各メモリセルマクロMCMごとにメインワード線MWLが1本ずつ連続的に駆動される。これにより、データ読出し時に、マクロブロックMBにおける複数のメモリセルマクロMCMが連続して読出しグローバルデータバスRGDBにデータを伝達する。あるいは、データ書込み時に、マクロブロックMBにおける複数のメモリセルマクロMCMが連続して書込みグローバルデータバスWGDBからデータを取り込む。換言すると、本実施形態は、マクロブロックMB内の各メモリセルマクロMCM間でインターリーブ動作を行うことによって、バーストリード動作およびバーストライト動作を実現することができる。図2は、単一のメモリセルMCの構成および動作を示す説明図である。各メモリセルMCは、それぞれ磁気トンネル接合素子MTJMagneticTunnelJunction素子10と、セルトランジスタ20とを含む。MTJ素子10およびセルトランジスタ20は、ビット線BLとソース線SLとの間に直列に接続されている。メモリセルMCにおいて、セルトランジスタ20がビット線BL側に配置され、MTJ素子10がソース線側に配置されている。セルトランジスタ20のゲートは、ワード線WLメインワード線MWLまたはローカルワード線LWLに接続されている。TMRtunnelingmagnetoresistive効果を利用したMTJ素子は、2枚の強磁性層とこれらに挟まれた非磁性層絶縁薄膜とからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。MTJ素子は、2枚の強磁性層の磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。例えば、低抵抗状態をデータ0と定義し、高抵抗状態をデータ1と定義すれば、MTJ素子に1ビットデータを記録することができる。もちろん、低抵抗状態をデータ1と定義し、高抵抗状態をデータ0と定義してもよい。例えば、MTJ素子は、固定層、トンネルバリア層、記録層を順次積層して構成される。固定層Fおよび記録層Pは、強磁性体で構成されており、トンネルバリア層は、絶縁膜からなる。固定層Fは、磁化の向きが固定されている層であり、記録層Pは、磁化の向きが可変であり、その磁化の向きによってデータを記憶する。書込み時に矢印A1の向きに電界を印加すると、固定層Fの磁化の向きに対して記録層Pのそれがアンチパラレル状態となり、高抵抗状態データ1となる。書込み時に矢印A2の向きに電界を印加すると、固定層Fと記録層Pとのそれぞれの磁化の向きがパラレル状態となり、低抵抗状態データ0となる。このように、TMJ素子は、電界の印加方向によって異なるデータを書き込むことができる。図3は、読出しグローバルデータバスRGDBおよび書込みグローバルデータバスWGDBとメモリセルマクロMCMとの間の接続関係を示す図である。図3では、一例として、メモリセルマクロMCMのそれぞれにおいて2つのメモリセルアレイMCAを示している。図3では、第1のセンスアンプS/A1とライトドライバW/Dのペア、および、読出しグローバルデータバスRGDBと書込みグローバルデータバスWGDBのペアは、1つずつ図示されている。しかし、実際には、これらのペアは複数設けられている。メモリセルマクロMCM内においてメモリセルアレイMCA間にローカルロウデコーダLRDが設けられている。ローカルロウデコーダLRDは、ローカルワード線LWLを駆動するためのバッファとして機能する。従って、実際には、ロウコントローラRCは、メインワード線MWLおよびローカルロウデコーダLRDを介してワード線WLを駆動する。尚、図3では、メインワード線MWLは省略されている。同一のマクロブロックMB内の複数のメモリセルマクロMCMは、読出しグローバルデータバスRGDBおよび書込みグローバルデータバスWGDBを共有している。一方、メモリセルマクロMCM内の複数の第1のセンスアンプS/A1は、それぞれ複数の読出しラッチ部RLCHを介して異なる読出しグローバルデータバスRGDBに接続されている。読出しラッチ部RLCHは、第1のセンスアンプS/A1に対応して設けられており、第1のセンスアンプS/A1と読出しグローバルデータバスRGDBとの間に接続されている。読出しラッチ部RLCHは、第1のセンスアンプS/A1によって検出されたデータをラッチするように構成されている。読出しラッチ部RLCHは、ラッチされたデータを、出力イネーブル信号SOE_Ciiは整数によって決定されるタイミングで出力するゲーテッドインバータIn1を含む。メモリセルマクロMCM内の複数のライトドライバW/Dは、それぞれ複数の書込みラッチ部WLCHを介して異なる書込みグローバルデータバスWGDBに接続されている。書込みラッチ部WLCHは、ライトドライバW/Dに対応して設けられており、ライトドライバW/Dと書込みグローバルデータバスWGDBとの間に接続されている。書込みラッチ部WLCHは、入力イネーブル信号WIE_Ciによって決定されるタイミングで書込みグローバルデータバスWGDBから書込みデータを受け取るゲーテッドインバータIn2を含む。これにより、書込みラッチ部WLCHは、ライトドライバW/Dに送るためのデータをラッチするように構成されている。第1のセンスアンプS/A1およびライトドライバW/Dは、カラム選択線CSLによって選択されたビット線BLに接続される。尚、図3では、一方のメモリセルアレイMCAが第1のセンスアンプS/A1に接続され、他方のメモリセルアレイMCAがライトドライバW/Dに接続されているように見える。しかし、各メモリセルアレイMCAは、それぞれカラム選択線CSLを介して第1のセンスアンプS/A1およびライトドライバW/Dの両方に接続され得る。カラム選択線CSLの電圧は、カラムデコーダCDによって制御される。本実施形態では、データ読出し時に出力イネーブル信号SOE_C1~SOE_C4を異なるタイミングで順番に連続して活性化し、各メモリセルマクロMCMの読出しラッチ部RLCHから読出しグローバルデータバスRGDBへ連続的にデータを出力する。このとき、1つのメモリセルマクロMCM内の複数の読出しラッチ部RLCHは、それぞれに接続された複数の読出しクローバデータバスRGDBに同時にデータを伝送してよい。即ち、1つのメモリセルマクロMCMにおいて1本のメインワード線MWLが選択され、選択された該メインワード線MWLに接続された複数のメモリセルMCからのデータは第1のセンスアンプS/A1に同時に読み出される。これにより、マクロブロックMB内の全ての読出しグローバルデータバスRGDBを無駄なく用いてデータを伝送することができる。一方、1つのマクロブロックMBにおける異なるメモリセルマクロMCM内の読出しラッチ部RLCHは、互いに異なるタイミングでデータを読出しグローバルデータバスRGDBへ伝達する。これにより、複数のデータが読出しグローバルデータバスRGDBでコリジョンすることなく連続的に伝送され得る。また、データ書込み時に入力イネーブル信号WIE_C1~WIE_C4を異なるタイミングで順番に連続して活性化し、書込みグローバルデータバスWGDBからのデータを各メモリセルマクロMCMの読出しラッチ部書込みWLCHへ連続的に取り込む。このとき、1つのメモリセルマクロMCM内の複数の書込みラッチ部WLCHは、それぞれに接続された複数の書込みクローバデータバスWGDBから同時にデータを取り込んでよい。これにより、マクロブロックMB内の全ての書込みグローバルデータバスWGDBを無駄なく用いてデータを伝送することができる。一方、1つのマクロブロックMBにおける異なるメモリセルマクロMCMの書込みラッチ部WLCHは、互いに異なるタイミングでデータを書込みグローバルデータバスWGDBから受け取る。これにより、複数のデータが書込みグローバルデータバスWGDBでコリジョンすることなく連続的に書込みラッチ部WLCHへ伝送され得る。図4は、本実施形態によるメモリの読出し動作を示すタイミング図である。ここでは、例えば、各マクロブロックMBが4つのメモリセルマクロMCMを含むものと仮定する。また、各メモリセルマクロMCMが8つのセルアレイユニットCAUを含み、各セルアレイユニットCAUが8つの第1のセンスアンプS/A1とライトドライバW/Dを含むものと仮定する。従って、4つのリードコマンドRによって各メモリセルマクロMCMが互いに異なるタイミングで連続的に活性化される。そして、1つのリードコマンドRによって活性化されるメモリセルマクロMCMは、64ビットデータ8個のCAU×8個のS/A1をリードライトデータ線RWDへ出力する。以下、より詳細に読出し動作を説明する。クロックCK_tに従って、アドレスカラムアドレスCA、ロウアドレス等および各種コマンドCmdアクティブコマンドA、リードコマンドRi等がメモリへ送信される。尚、ロウアドレスによって、1つのメモリセルマクロMCMにおいて1本のメインワード線MWLが選択され、選択メインワード線MWLに接続された各セルアレイユニットCAU内のローカルワード線LWLも選択される。また、カラムアドレスによって、メモリセルマクロMCM内の第1のセンスアンプS/A1のそれぞれに接続されるビット線BLが選択される。メモリセルマクロMCM内の複数の第1のセンスアンプS/A1は、選択ビット線BLおよび選択ローカルワード線LWLに接続された選択メモリセルMCからデータを同時に読み出す。t0において、メモリがアクティブコマンドAを受け取ると、ロウアドレスが選択される。その後、メモリがリードコマンドR1~R4を受け取ると、カラムアドレスが選択される。ワードイネーブル信号bMWLがロウレベルに活性化されると、ロウアドレスに従ってワード線WL_C1~WL_C4の駆動が可能になる。カラム選択線CSLがハイレベルに活性化されると、図3を参照して説明したように、カラムアドレスによって選択されたビット線BLが第1のセンスアンプS/A1に接続される。例えば、メモリは、アクティブコマンドAを受けた後、リードコマンドR1~R4を異なるタイミングで連続的に受ける。そして、カラム選択線CSLの活性化後、カラムデコーダCDは、リードコマンドR1によるカラムアドレスに従ってビット線BL_C1を選択的に活性化するt1。カラムデコーダCDは、リードコマンドR2によるカラムアドレスに従ってビット線BL_C2を選択的に活性化するt2。カラムデコーダCDは、リードコマンドR3によるカラムアドレスに従ってビット線BL_C3を選択的に活性化するt3。カラムデコーダCDは、リードコマンドR4によるカラムアドレスに従ってビット線BL_C4を選択的に活性化するt4。また、ワードイネーブル信号bMWLの活性化後、ロウコントローラRCおよびロウデコーダRDは、ロウアドレスに従ってローカルワード線LWL_C1~LWL_C4を異なるタイミングで活性化させる。例えば、ビット線BL_C1の活性化後、ローカルワード線LWL_C1を活性化することt11によって、ビット線BL_C1およびローカルワード線LWL_C1に接続された選択メモリセルMCのデータが、ビット線BL_C1に接続された第1のセンスアンプS/A1で検出される。同様に、ビット線BL_C2の活性化後、ローカルワード線LWL_C2を活性化することt21によって、ビット線BL_C2およびローカルワード線LWL_C2に接続された選択メモリセルMCのデータが、ビット線BL_C2に接続された第1のセンスアンプS/A1で検出される。ビット線BL_C3の活性化後、ローカルワード線LWL_C3を活性化することt31によって、ビット線BL_C3およびローカルワード線LWL_C3に接続された選択メモリセルMCのデータが、ビット線BL_C3に接続された第1のセンスアンプS/A1で検出される。ビット線BL_C4の活性化後、ローカルワード線LWL_C4を活性化することt41によって、ビット線BL_C4およびローカルワード線LWL_C4に接続された選択メモリセルMCのデータが、ビット線BL_C4に接続された第1のセンスアンプS/A1で検出される。第1のセンスアンプS/A1に検出されたデータは、各第1のセンスアンプS/A1に対応する読出しラッチ部RLCHにおいてラッチされるプリフェッチ。そして、時点t12において、出力イネーブル信号SOE_C1が活性化される。これにより、図3に示すメモリセルマクロMCM1内の読出しラッチ部RLCHが読出しグローバルデータバスRGDBへデータを送る。同様に、時点t22において、出力イネーブル信号SOE_C2が活性化される。これにより、メモリセルマクロMCM2内の読出しラッチ部RLCHが読出しグローバルデータバスRGDBへデータを送る。時点t32において、出力イネーブル信号SOE_C3が活性化される。これにより、メモリセルマクロMCM3内の読出しラッチ部RLCHが読出しグローバルデータバスRGDBへデータを送る。時点t42において、出力イネーブル信号SOE_C4が活性化される。これにより、メモリセルマクロMCM4内の読出しラッチ部RLCHが読出しグローバルデータバスRGDBへデータを送る。これらの読出しデータは、第2のセンスアンプS/A2によって増幅され、入出力ゲート回路IOGを介してリードライトデータ線RWDへ送られる。リードライトデータ線RWDは、DQバッファ図示せずを介してメモリチップの外部へデータを出力する。ここで、t5~t6において、メモリセルマクロMCM1の64ビットデータが出力される。それに続いて、t6~t7において、メモリセルマクロMCM2の64ビットデータが出力される。それに続いて、t7~t8において、メモリセルマクロMCM3の64ビットデータが出力される。それに続いて、t8~t9において、メモリセルマクロMCM4の64ビットデータが出力される。このように、マクロブロックMB内の複数のメモリセルマクロMCMのデータが連続的に読み出され得る。出力イネーブル信号SOE_C1~SOE_C4の活性化のタイミングt12、t22、t32、t42は、複数のメモリセルマクロMCM間の読出しデータが連続して出力されるように設定される。その後、プリチャージコマンドPによってビット線BLの電圧がリセットされる。以上のように、本実施形態では、データ読出し時に、マクロブロックMB内の複数のメモリセルマクロMCM1~MCM4は、それぞれ読出しラッチ部RLCHにプリフェッチされたデータを異なるタイミングで連続して読出しグローバルデータバスRGDBへ伝達する。その結果、本実施形態によるMRAMは、第1のセンスアンプS/A1および第2のセンスアンプS/A2が複数のビット線BLに対応して設けられているものの、DRAMと同様にバーストリード動作をすることができる。図5は、本実施形態によるメモリの書込み動作を示すタイミング図である。t0において、メモリがアクティブコマンドAを受け取ると、ロウアドレスが選択される。その後、メモリがライトコマンドW1~W4を受け取ると、カラムアドレスが選択される。尚、ロウアドレスによって、1つのメモリセルマクロMCMにおいて1本のメインワード線MWLが選択され、選択メインワード線MWLに接続された各セルアレイユニットCAU内のローカルワード線LWLも選択される。カラムアドレスによって、メモリセルマクロMCM内の各第1のセンスアンプS/A1に接続されるビット線BLが選択される。メモリセルマクロMCM内の複数の第1のセンスアンプS/A1は、選択ビット線BLおよび選択ローカルワード線LWLに接続された選択メモリセルMCにデータを同時に書き込む。ワードイネーブル信号bMWLがロウレベルに活性化されると、ロウアドレスに従ってローカルワード線LWL_C1~LWL_C4の駆動が可能になる。カラム選択線CSLがハイレベルに活性化されると、図3を参照して説明したように、カラムアドレスによって選択されたビット線BLが第1のセンスアンプS/A1に接続される。例えば、メモリは、アクティブコマンドAを受けた後、ライトコマンドW1~W4を異なるタイミングで連続的に受ける。ライトコマンドW1を受け取ると、メモリは、DQバッファからリードライトデータ線RWDを介して書込みデータを受け取るt1~t2。書込みデータは、入出力ゲート回路IOGを介してライトバッファWBに伝達されて増幅される。増幅後、書込みデータは、書込みグローバルデータバスWGDBへ伝達される。そして、ライトコマンドW1を受けた後、時点t4において、入力イネーブル信号WIE_C1が活性化され、図3に示すメモリセルマクロMCM1内の書込みラッチ部WLCHが書込みグローバルデータバスWGDBからのデータをラッチするプリフェッチ。同様に、ライトコマンドW2を受け取ると、メモリは、DQバッファからリードライトデータ線RWDを介して書込みデータを受け取るt2~t3。書込みデータは、書込みグローバルデータバスWGDBへ伝達される。そして、ライトコマンドW2を受けた後、時点t5において、入力イネーブル信号WIE_C2が活性化され、メモリセルマクロMCM2内の書込みラッチ部WLCHが書込みグローバルデータバスWGDBからのデータをラッチする。ライトコマンドW3を受け取ると、メモリは、DQバッファからリードライトデータ線RWDを介して書込みデータを受け取るt3~t4。書込みデータは、書込みグローバルデータバスWGDBへ伝達される。そして、ライトコマンドW3を受けた後、時点t6において、入力イネーブル信号WIE_C3が活性化され、メモリセルマクロMCM3内の書込みラッチ部WLCHが書込みグローバルデータバスWGDBからのデータをラッチする。ライトコマンドW4を受け取ると、メモリは、DQバッファからリードライトデータ線RWDを介して書込みデータを受け取るt4~t5。書込みデータは、書込みグローバルデータバスWGDBへ伝達される。そして、ライトコマンドW4を受けた後、時点t7において、入力イネーブル信号WIE_C4が活性化され、メモリセルマクロMCM4内の書込みラッチ部WLCHが書込みグローバルデータバスWGDBからのデータをラッチする。次に、ロウコントローラRCおよびロウデコーダRDは、ロウアドレスに従ってローカルワード線LWL_C1~LWL_C4を異なるタイミングで活性化させる。このとき、各書込みラッチ部WLCHに対応する第1のセンスアンプS/A1が、カラムアドレスに従って選択されたビット線BL_Ciを介して選択メモリセルMCへデータを書き込む。例えば、t6において、ローカルワード線LWL_C1が活性化されると、メモリセルマクロMCM1内の第1のセンスアンプS/A1は、それに対応する書込みラッチ部WLCHにラッチされたデータを、ビット線BL_C1を介して選択メモリセルMCへデータを書き込む。このとき、メモリセルマクロMCM1内の全ての第1のセンスアンプS/A1がそれぞれに対応する書込みラッチ部WLCHにラッチされたデータを同時に選択メモリセルMCに書き込む。同様に、t7において、ローカルワード線LWL_C2が活性化されると、メモリセルマクロMCM2内の第1のセンスアンプS/A1は、それに対応する書込みラッチ部WLCHにラッチされたデータを、ビット線BL_C2を介して選択メモリセルMCへデータを書き込む。このとき、メモリセルマクロMCM2内の全ての第1のセンスアンプS/A1がそれぞれに対応する書込みラッチ部WLCHにラッチされたデータを同時に選択メモリセルMCに書き込む。t8において、ローカルワード線LWL_C3が活性化されると、メモリセルマクロMCM3内の第1のセンスアンプS/A1は、それに対応する書込みラッチ部WLCHにラッチされたデータを、ビット線BL_C3を介して選択メモリセルMCへデータを書き込む。このとき、メモリセルマクロMCM3内の全ての第1のセンスアンプS/A1がそれぞれに対応する書込みラッチ部WLCHにラッチされたデータを同時に選択メモリセルMCに書き込む。t9において、ローカルワード線LWL_C4が活性化されると、メモリセルマクロMCM4内の第1のセンスアンプS/A1は、それに対応する書込みラッチ部WLCHにラッチされたデータを、ビット線BL_C4を介して選択メモリセルMCへデータを書き込む。このとき、メモリセルマクロMCM4内の全ての第1のセンスアンプS/A1がそれぞれに対応する書込みラッチ部WLCHにラッチされたデータを同時に選択メモリセルMCに書き込む。ここで、t1~t2において、メモリセルマクロMCM1に書き込まれる64ビットデータが入力される。それに続いて、t2~t3において、メモリセルマクロMCM2に書き込まれる64ビットデータが入力される。それに続いて、t3~t4において、メモリセルマクロMCM3に書き込まれる64ビットデータが入力される。それに続いて、t4~t5において、メモリセルマクロMCM4に書き込まれる64ビットデータが入力される。このように、マクロブロックMB内の複数のメモリセルマクロMCMへ書き込まれるデータが連続的に取り込まれ得る。入力イネーブル信号WIE_C1~WIE_C4の活性化のタイミングt4~t7は、複数のメモリセルマクロMCM間へ書込みデータが連続して取り込まれるように設定される。以上のように、本実施形態では、データ書込み時にマクロブロックMB内の複数のメモリセルマクロMCM1~MCM4は、それぞれ書込みグローバルデータバスWGDBから書込みデータを異なるタイミングで連続して取り込み、書込みラッチ部WLCHにそのデータをプリフェッチすることができる。その結果、本実施形態によるMRAMは、第1のセンスアンプS/A1および第2のセンスアンプS/A2が複数のビット線BLに対応して設けられているものの、DRAMと同様にバーストライト動作をすることができる。このように、複数のメモリセルマクロMCMiにわたってバーストリード動作およびバーストライト動作を実行することができるので、本実施形態は、書込みまたは読出し可能なページサイズを実質的に大きくすることができる。これにより、動作速度が向上する。通常、DRAMは、揮発性メモリであり、かつ、ビット線とセンスアンプとが1対1に対応している。このため、DRAMでは、一度の読出し動作で、全カラムのデータが読み出される。さらに、その後、データをメモリセルへ書き戻す必要がある。しかし、本実施形態によるMRAMは、不揮発性メモリであり、かつ、第1のセンスアンプS/A1は、カラム選択線CSLを介してそれぞれ複数のビット線BLに対して設けられている。従って、本実施形態によるメモリは、アクセスで要求されるデータのみを読み出すことができ、書き戻しの必要がない。その結果、不要なデータの読出しを防ぐことができる。さらに、本実施形態では、データ読出し動作およびデータ書込み動作においてグローバルデータバスRGDB、WGDBが別々に設けられている。このため、本実施形態は、読出しラッチ部RLCHからデータを読み出す動作および書込みラッチ部WLCHへデータを伝送する動作を同時並行に実行することができる。従って、読出し動作および書込み動作の両方を連続的に実行するときに動作を高速化することができる。第1の実施形態の変形例1図6は、第1の実施形態の変形例1による半導体記憶装置をブロック図である。本変形例では、読出しグローバルデータバスRGDB、書込みグローバルデータバスWGDBの延伸方向とメインワード線MWLの延伸方向との関係が、第1の実施形態におけるそれらの関係と逆になっている点で異なる。便宜上、図1に示すロウ方向およびカラム方向をそのまま使用すると、本変形例では、読出しグローバルデータバスRGDBおよび書込みグローバルデータバスWGDBはロウ方向に延伸しており、メインワード線MWLはカラム方向に延伸している。これに伴い、ロウコントローラRC、入出力ゲート回路IOG、第2のセンスアンプS/A2、ライトバッファWBの配置が図1に示すそれらの配置と異なる。セルアレイユニットCAUの配置は、第1の実施形態のそれと同じである。本変形例では、メインワード線MWLがカラム方向に延伸しているので、メモリセルマクロMCMは、カラム方向に配列された複数のセルアレイユニットCAUによって構成される。即ち、メインワード線MWLを共有し、メモリセルマクロMCMを構成する複数のセルアレイユニットCAUは、カラム方向に配列されている。本変形例の読出し動作および書込み動作は、第1の実施形態のそれらと同様である。従って、本変形例も、データ読出しまたはデータ書込み時に、マクロブロックMBにおいて各メモリセルマクロMCMごとにメインワード線MWLが1本ずつ連続的に駆動される。これにより、データ読出し時に、マクロブロックMBにおける複数のメモリセルマクロMCMが連続して読出しグローバルデータバスRGDBにデータを伝達する。あるいは、データ書込み時に、マクロブロックMBにおける複数のメモリセルマクロMCMが連続して書込みグローバルデータバスWGDBからデータを取り込む。これにより、バーストリード動作およびバーストライト動作を実現することができる。このように、本変形例は、データを同時に読み出しあるいはデータを同時に書き込む単位としてのメモリセルマクロMCMの設定が第1の実施形態のそれと異なるが、第1の実施形態と同様の効果を得ることができる。第2の実施形態図7は、第2の実施形態に従ったMRAMの構成を示す概略図である。第2の実施形態では、読出しグローバルデータバスRGDBおよび書込みクローバデータバスWGDBは同一の配線グローバルデータバスGDBとして構成されている。よって、第2のセンスアンプS/A2およびライトバッファWBの各ペアは、1本のグローバルデータバスGDBを共有する。この場合、データ読出し動作およびデータ書込み動作は同時に実行することができない。しかし、データ読出し動作およびデータ書込み動作を異なるタイミングで実行する場合には、第2の実施形態のように読出しおよび書込みのグローバルデータバスを共有化しても差し支えない。例えば、読出しラッチ部RLCHおよび書込みラッチ部WLCHは、ゲーテッドインバータIn1,In2を含むので、所望のタイミングでデータをグローバルデータバスGDBへ伝送し、あるいは、グローバルデータバスGDBからデータを取り込むことができる。これにより、読出しデータおよび書込みデータをグローバルデータバスGDBに重複すること無く伝送することができる。従って、データを読出しおよび書込みのグローバルデータバスを共有化しても差し支えない。第2の実施形態では、データ読出し動作およびデータ書込み動作においてグローバルデータバスGDBが共有されているので、MRAMの設計上、配線のレイアウトが容易になる。第3の実施形態図8は、第3の実施形態に従ったMRAMの構成を示す概略図である。第3の実施形態では、ECC回路を搭載しており、データ読出し時にエラーを訂正するように構成されている。より詳細には、第3の実施形態では、第2のセンスアンプS/A2とリードライトデータ線RWDとの間にECCデコーダECCDECおよびページバッファPBが接続されている。ライトバッファWBとリードライトデータ線RWDとの間にECCエンコーダECCENCおよびページバッファPBが接続されている。ページバッファPBは、ECCデコーダECCDECおよびECCエンコーダECCENCに共有されている。第3の実施形態のマクロブロックMBの内部構成は、第1の実施形態のマクロブロックMBのそれと同様でよい。ECCデコーダECCDECおよびECCエンコーダECCENCを搭載する場合、ライトマスクに対応するためにデータ書込み時にデータ読出し動作を実行する必要がある。図9は、第3の実施形態によるMRAMのデータ書込み動作を示すタイミング図である。尚、t0において、メモリがアクティブコマンドAを受け取ると、ロウアドレスが選択される。その後、メモリがライトコマンドW1~W4を受け取ると、カラムアドレスが選択される。そして、書込みデータがリードライトデータ線RWDを介して入力される。外部から受け取るこれらのコマンドおよび書込みデータ入力のタイミングは、第1の実施形態における書込み動作図5と同様である。第3の実施形態では、ロウアドレスおよびカラムアドレスが選択されると、第1のセンスアンプS/A1が、各メモリセルマクロMCM1~MCM4において書込み対象のメインワード線WLに接続された全カラムのメモリセルMCからデータを一旦読み出す。ECCデコーダECCDECは、メモリセルマクロMCM1から読み出されたデータのエラーを訂正する。エラー訂正後のデータは、ページバッファPBに一時的に格納されるt3~t4。一方、データバッファDBは、リードライトデータ線RWDから書込みデータを取り込むt3~t4。書込みデータは、全カラムに対応するデータとは限らず、一部のカラムに対応するデータである場合がある。データバッファDBは、読出しデータの少なくとも一部を書込みデータで上書きする。このとき書込みデータに対応するカラムのデータのみが上書きされ、その他のカラムのデータは変更されない。ECCエンコーダECCENCが上書きされたデータのパリティを計算しt4~t5、その後、データバッファDB内のデータは、書込みグローバルデータバスWGDBを介してメモリセルマクロMCM1へ伝送されるt5~t6。そして、ライトドライバWDが、書込み対象のメインワード線WLに接続された全カラムのメモリセルMCへデータを書き込むt6以降。これらの読出し動作および上書き動作は、各メモリセルマクロMCM1~MCM4において実行される。メモリセルマクロMCM1のデータが書込みデータで上書きされた直後、メモリセルマクロMCM2のデータが読み出される。同様に、メモリセルマクロMCM2のデータが書込みデータで上書きされた直後、メモリセルマクロMCM3のデータが読み出される。メモリセルマクロMCM3のデータが書込みデータで上書きされた直後、メモリセルマクロMCM4のデータが読み出される。これにより、メモリセルマクロMCM1~MCM4のデータは連続してページバッファPBへ読み出される。さらに、メモリセルマクロMCM1~MCM4のデータは、それぞれに対応する書込みデータによって連続して更新され、そして、連続して書き戻される。読出し動作と書込み動作とが同一期間に重複する場合がある。例えば、t5~t6において、メモリセルマクロMCM1にデータが書き込まれ、メモリセルマクロMCM3からデータが読み出されている。しかし、第3の実施形態では、読出しグローバルデータバスRGDBおよび書込みグローバルデータバスWGDBは、個々分離されているので、読出しデータと書込みデータとがグローバルデータバス上でコリジョンすることはない。以上のように、本実施形態は、ECC回路を有していても、読出し動作および書込み動作を並行して実行することができる。このため、本実施形態は、高周波DDRDoubleDataRate動作を実行することができる。"