"直流電力を交流電力に変換するインバータであって、第1の直流電圧を受ける第1の入力端子T1と、前記第1の直流電圧よりも低い第2の直流電圧を受ける第2の入力端子T2と、前記交流電力を出力するための複数の出力端子TO1~TO3と、各出力端子に対応して設けられ、前記第1の入力端子T1と対応の出力端子との間に直列接続された第1のノーマリーオン素子P1,P2,またはP3および第1のMOSトランジスタQ1,Q2,またはQ3を含む第1のアームA1,A2,またはA3と、各出力端子に対応して設けられ、対応の出力端子と前記第2の入力端子T2との間に直列接続された第2のノーマリーオン素子P4,P5,またはP6および第2のMOSトランジスタQ4,Q5,またはQ6を含む第2のアームA4,A5,またはA6と、互いに相補な第1および第2の制御信号φ1とφ4,φ2とφ5,またはφ3とφ6をそれぞれ前記第1および第2のMOSトランジスタQ1とQ4,Q2とQ5,またはQ3とQ6のゲートおよびソース間に与え、前記第1および第2のMOSトランジスタの各々をオンまたはオフさせる駆動回路1とを備え、前記第1のノーマリーオン素子P1,P2,またはP3のゲートは対応の出力端子に接続され、前記第2のノーマリーオン素子P4,P5,またはP6のゲートは前記第2の入力端子T2に接続され、前記第1のMOSトランジスタQ1,Q2,またはQ3のしきい値電圧と前記第1の制御信号φ1,φ2,またはφ3の振幅電圧との第1の比、および前記第2のMOSトランジスタQ4,Q5,またはQ6のしきい値電圧と前記第2の制御信号φ4,φ5,またはφ6の振幅電圧との第2の比の各々は、前記第1および第2のアームが同時にオン状態にならないように設定されている、インバータ。前記第1および第2の比の各々は0.2以上で1よりも小さな値に設定されている、請求項1に記載のインバータ。前記第1および第2の比の各々は0.5以上で0.7以下の値に設定されている、請求項2に記載のインバータ。前記第1および第2のノーマリーオン素子P1~P6の各々は窒化物半導体で形成されている、請求項1に記載のインバータ。前記第1および第2のMOSトランジスタQ1~Q5の各々の内蔵ダイオードD1~D6はフリーホイールダイオードとして使用されている、請求項1に記載のインバータ。前記第1のアームA1,A2,またはA3は、さらに、前記第1のMOSトランジスタQ1,Q2,またはQ3のドレインおよびソース間に直列接続され、前記第1のMOSトランジスタのドレインおよびソース間電圧が前記第1のMOSトランジスタの耐圧よりも低い予め定められた第1の電圧を超えた場合にオンする複数の第1のダイオード40を含み、前記第2のアームA4,A5,またはA6は、さらに、前記第2のMOSトランジスタQ4,Q5,またはQ6のドレインおよびソース間に直列接続され、前記第2のMOSトランジスタのドレインおよびソース間電圧が前記第2のMOSトランジスタの耐圧よりも低い予め定められた第2の電圧を超えた場合にオンする複数の第2のダイオード40を含む、請求項1に記載のインバータ。しかし、上記特許文献1のノーマリーオン素子とMOSトランジスタの直列接続体でインバータの各アームを構成し、上側アームのMOSトランジスタのゲートおよびソース間に第1の制御信号を与え、下側アームのMOSトランジスタのゲートおよびソース間に第1の制御信号と相補な第2の制御信号を与えると、インバータが発熱して、インバータ回路自体の特性が劣化、もしくは多大に損傷すると言う問題があった。これは、たとえば、上側アームおよび下側アームがそれぞれオフ状態およびオン状態であるときに第1および第2の制御信号の論理レベルを反転させると、下側アームがオフする前に上側アームがオンし、上側アームと下側アームの両方がオン状態になって大きな貫通電流が流れるからである図4参照。この対策として、タイミング調整回路によって第1および第2の制御信号の立ち上がりエッジを遅延させ、上側アームと下側アームの両方がオン状態になることを防止する方法が考えられる。しかし、この方法では、タイミング調整回路が別途必要となり、回路構成が複雑になると言う問題があった。それゆえに、この発明の主たる目的は、簡単な構成で貫通電流を低減することが可能なインバータを提供することである。この発明に係るインバータは、直流電力を交流電力に変換するインバータであって、第1の直流電圧を受ける第1の入力端子と、第1の直流電圧よりも低い第2の直流電圧を受ける第2の入力端子と、交流電力を出力するための複数の出力端子と、各出力端子に対応して設けられ、第1の入力端子と対応の出力端子との間に直列接続された第1のノーマリーオン素子および第1のMOSトランジスタを含む第1のアームと、各出力端子に対応して設けられ、対応の出力端子と第2の入力端子との間に直列接続された第2のノーマリーオン素子および第2のMOSトランジスタを含む第2のアームと、互いに相補な第1および第2の制御信号をそれぞれ第1および第2のMOSトランジスタのゲートおよびソース間には与え、第1および第2のMOSトランジスタの各々をオンまたはオフさせる駆動回路とを備えたものである。第1のノーマリーオン素子のゲートは対応の出力端子に接続され、第2のノーマリーオン素子のゲートは第2の入力端子に接続されている。第1のMOSトランジスタのしきい値電圧と第1の制御信号の振幅電圧との第1の比、および第2のMOSトランジスタのしきい値電圧と第2の制御信号の振幅電圧との第2の比の各々は、第1および第2のアームが同時にオン状態にならないように設定されている。好ましくは、第1および第2の比の各々は0.2以上で1よりも小さな値に設定されている。また好ましくは、第1および第2の比の各々は0.5以上で0.7以下の値に設定されている。また好ましくは、第1および第2のノーマリーオン素子の各々は窒化物半導体で形成されている。また好ましくは、第1および第2のMOSトランジスタの各々の内蔵ダイオードはフリーホイールダイオードとして使用されている。また好ましくは、第1のアームは、さらに、第1のMOSトランジスタのドレインおよびソース間に直列接続され、第1のMOSトランジスタのドレインおよびソース間電圧が第1のMOSトランジスタの耐圧よりも低い予め定められた第1の電圧を超えた場合にオンする複数の第1のダイオードを含む。第2のアームは、さらに、第2のMOSトランジスタのドレインおよびソース間に直列接続され、第2のMOSトランジスタのドレインおよびソース間電圧が第2のMOSトランジスタの耐圧よりも低い予め定められた第2の電圧を超えた場合にオンする複数の第2のダイオードを含む。この発明に係るインバータでは、第1のMOSトランジスタのしきい値電圧と第1の制御信号の振幅電圧との第1の比、および第2のMOSトランジスタのしきい値電圧と第2の制御信号の振幅電圧との第2の比の各々は、第1および第2のアームが同時にオン状態にならないように設定されている。したがって、簡単な構成で貫通電流を低減することができる。本実施の形態のインバータは、図1に示すように、入力端子T1,T2、アームA1~A6、出力端子TO1~TO3、および駆動回路1を備える。入力端子T1には直流電源2の正極が接続され、入力端子T2には直流電源2の負極が接続される。入力端子T2は、接地される。直流電源2の出力電圧は、たとえば300Vである。アームA1~A6は、それぞれノーマリーオン素子P1~P6を含む。ノーマリーオン素子P1~P3のドレインはともに入力端子T1に接続され、それらのゲートはそれぞれ出力端子TO1~TO3に接続される。ノーマリーオン素子P4~P6のドレインはそれぞれ出力端子TO1~TO3に接続され、それらのゲートはともに入力端子T2に接続される。また、アームA1~A6は、それぞれNチャネルMOSトランジスタノーマリーオフ素子Q1~Q6を含む。NチャネルMOSトランジスタQ1~Q3のドレインはそれぞれノーマリーオン素子P1~P3のソースに接続され、それらのソースはそれぞれ出力端子TO1~TO3に接続されるとともに駆動回路1に接続され、それらのゲートは駆動回路1からの制御信号φ1~φ3を受ける。また、NチャネルMOSトランジスタQ4~Q6のドレインはそれぞれノーマリーオン素子P4~P6のソースに接続され、それらのソースは入力端子T2および駆動回路1に接続され、それらのゲートは駆動回路1からの制御信号φ4~φ6を受ける。駆動回路1は、制御装置からの信号と、出力端子TO1~TO3の電圧VO1~VO3と、入力端子T2の電圧GNDとに基づいて、制御信号φ1~φ6を生成する。制御信号φ1とφ4,φ2とφ5,φ3とφ6は、それぞれ互いに相補な信号である。たとえば、制御信号φ1がLレベルからHレベルに立ち上げられると同時に、制御信号φ4がHレベルからLレベルに立ち下げられる。また、制御信号φ1がHレベルからLレベルに立ち下げられると同時に、制御信号φ4がLレベルからHレベルに立ち上げられる。また、制御信号φ1~φ3のLレベルは、それぞれインバータの出力電圧VO1~VO3すなわちNチャネルMOSトランジスタQ1~Q3のソース電圧である。制御信号φ1~φ3のHレベルは、それぞれVO1VCC,VO2VCC,VO3VCCである。ここで、VCCは、駆動回路1の電源電圧たとえば、10Vである。また、制御信号φ4~φ6のLレベルは、接地電圧GNDすなわちNチャネルMOSトランジスタQ4~Q6のソース電圧である。制御信号φ4~φ6のHレベルは、駆動回路1の電源電圧VCCである。たとえば、アームA1において、駆動回路1によって制御信号φ1がLレベルにされると、NチャネルMOSトランジスタQ1がオフする。NチャネルMOSトランジスタQ1がオフすると、ノーマリーオン素子P1のゲート電圧がソース電圧よりも十分に低くなり、ノーマリーオン素子P1がオフする。また、駆動回路1によって制御信号φ1がHレベルにされると、NチャネルMOSトランジスタQ1がオンする。NチャネルMOSトランジスタQ1がオンすると、ノーマリーオン素子P1のゲート電圧がソース電圧に略等しくなり、ノーマリーオン素子P1がオンする。つまり、制御信号φ1をLレベルにするとアームA1がオフ状態になり、制御信号φ1をHレベルにするとアームA1がオン状態になる。他のアームA2~A6もアームA1と同様に動作する。また、NチャネルMOSトランジスタQ1~Q6は、それぞれダイオードD1~D6を内蔵している。ダイオードD1~D6は、それぞれNチャネルMOSトランジスタQ1~Q6に逆並列に接続されている。ダイオードD1~D6の各々は、フリーホイールダイオードfreewheeldiodeとして使用される。出力端子TO1~TO3には、たとえば、三相モータ3のU相コイルC1、V相コイルC2、およびW相コイルC3の一方端子がそれぞれ接続される。コイルC1~C3の他方端子は互いに接続されている。駆動回路1は、NチャネルMOSトランジスタQ1~Q6の各々を所定のタイミングでオン/オフ制御し、直流電源2から供給される直流電力を三相交流電力に変換する。たとえば、アームをA1,A6,A2,A4,A3,A5,...の順で60度ずつ位相をずらせて180度ずつ導通状態にすると、インバータから三相モータ3のコイルC1~C3に三相交流電流が流れ、回転磁界が発生してモータ3のロータ図示せずが回転駆動される。図2は、ノーマリーオン素子Pを構成するGaN電界効果トランジスタの構成を示す断面図である。図2において、GaN電界効果トランジスタは、シリコン基板11を含む。シリコン基板11の裏面には、ソース端子10が形成されている。シリコン基板11の表面には、バッファ層12、GaN層13、AlGaN層14が順に積層されている。バッファ層12は、たとえばAlGaNで形成される。AlGaN層14の表面にゲート電極15が形成され、ゲート電極15の表面にゲート端子16が積層されている。AlGaN層14の表面において、ゲート電極15の一方側にソース電極17が形成され、ソース電極17は、シリコン基板11、バッファ層12、GaN層13、およびAlGaN層14を貫通する貫通電極18によってソース端子10に接続されている。また、AlGaN層14の表面において、ゲート電極15の他方側にドレイン電極19が形成される。ゲート端子16の表面以外の部分はポリイミド樹脂層20で覆われる。ポリイミド樹脂層20の表面にドレイン端子21が形成され、ドレイン端子21は、ポリイミド樹脂層20を貫通する貫通電極22によってドレイン電極19に接続されている。このGaN電界効果トランジスタでは、AlGaN層14とGaN層13とのヘテロ接合面近傍に高濃度の2次元電子ガスが形成され、高い電子移動度が得られる。このGaN電界効果トランジスタは、通常、負のしきい値電圧を有し、ゲート電圧が0Vのときにはオン状態となる。したがって、GaN電界効果トランジスタはノーマリーオン素子である。図3は、NチャネルMOSトランジスタQの構成を示す断面図である。図3において、NチャネルMOSトランジスタQは、N型シリコン基板30を含む。N型シリコン基板30の裏面にドレイン電極31が形成され、ドレイン電極31はドレイン端子32に接続されている。N型シリコン基板30の表面にN型ドレイン層33が形成され、N型ドレイン層33の表面にゲート酸化膜34およびゲート電極35が積層される。ゲート電極35は、ゲート端子36に接続される。N型ドレイン層33の表面において、ゲート電極35の両側の各々において、P型領域37が形成され、P型領域37の表面にN型ソース領域38が形成される。P型領域37およびN型ソース領域38は、ソース端子39に接続される。このNチャネルMOSトランジスタQでは、P型領域37とN型ドレイン領域33によってダイオードDが形成される。NチャネルMOSトランジスタQは、正のしきい値電圧を有する。ゲート端子36およびソース端子39間にしきい値電圧よりも高い電圧を印加すると、ドレイン端子32およびソース端子39間が導通する。ゲート端子36およびソース端子39間にしきい値電圧よりも低い電圧たとえば0Vを印加すると、ドレイン端子32およびソース端子39間が非導通になる。したがって、NチャネルMOSトランジスタQはノーマリーオフ素子である。また、当然ながら、横型構造のNチャネルMOSトランジスタを用いることも可能である。次に、NチャネルMOSトランジスタQのしきい値電圧VTHと制御信号φ1~φ6の振幅電圧との比について説明する。まず、この比を0.15に設定した。具体的には、しきい値電圧VTHが1.5VのNチャネルMOSトランジスタQを使用し、制御信号φ1~φ6の振幅電圧を10Vに設定した。また、直流電源2の出力電圧は300Vであり、モータ3のコイルCの抵抗値は150Ωであった。この場合は、ノーマリーオン素子P1~P6およびNチャネルMOSトランジスタQ1~Q6が発熱し、それらが破壊された。この理由は、以下のように考えられる。図4a~dは、制御信号φ1,φ4のレベル変化と、アームA1,A4の各々のオン/オフの状態を示すタイムチャートである。時刻t0よりも前の期間では、制御信号φ1,φ4がそれぞれLレベルおよびHレベルになり、アームA1,A4がそれぞれオフ状態およびオン状態になっている。時刻t0において、制御信号φ1がLレベルからHレベルに立ち上げられるとともに、制御信号φ4がHレベルからLレベルに立ち下げられる。時刻t1において制御信号φ1のレベルがトランジスタQ1のしきい値電圧VTHを超えてトランジスタQ1がオンし、時刻t2においてアームA1がオンする。時刻t3において、制御信号φ4のレベルがトランジスタQ4のしきい値電圧VTHよりも低下してトランジスタQ4がオフし、アームA4がオフ状態に移行する。時刻t2~t3の期間では、アームA1,A4の両方がオン状態になり、図1の端子T1からアームA1,A4を介して端子T2に大きな貫通電流が流れる。このため、ノーマリーオン素子P1,P4およびトランジスタQ1,Q4の各々が発熱する。次いで、時刻t4において、制御信号φ1がHレベルからLレベルに立ち下げられるとともに、制御信号φ4がLレベルからHレベルに立ち上げられる。時刻t5において制御信号φ4のレベルがトランジスタQ4のしきい値電圧VTHを超えてトランジスタQ4がオンし、時刻t6においてアームA4がオンする。時刻t7において、制御信号φ1のレベルがトランジスタQ1のしきい値電圧VTHよりも低下してトランジスタQ1がオフし、アームA1がオフ状態に移行する。時刻t6~t7の期間では、アームA1,A4の両方がオン状態になり、図1の端子T1からアームA1,A4を介して端子T2に大きな貫通電流が流れる。このため、ノーマリーオン素子P1,P4およびトランジスタQ1,Q4の各々が発熱する。このようにして、ノーマリーオン素子P1,P4およびトランジスタQ1,Q4の各々の温度が急速に上昇し、それらが破壊される。この対策として、タイミング調整回路によって制御信号φ1,φ4の各々の立ち上がりエッジを遅延させ、アームA1,A4がオンするタイミングを遅延させてアームA1,A4の両方がオン状態になることを防止する方法が考えられる。すなわち、アームA1がオンする時刻をt2からt3に遅延させ、アームA4がオンする時刻をt6からt7に遅延させる。しかし、この方法では、タイミング調整回路が別途必要となり、回路構成が複雑になると言う問題がある。そこで、本願発明者は、NチャネルMOSトランジスタQ1~Q6のしきい値電圧VTHと制御信号φ1~φ6の振幅電圧との比を大きくすることにより、アームA1がオンするタイミングを遅延させるとともにアームA4がオンするタイミングを早めることにより、貫通電流を低減する方法を考えた。そして、しきい値電圧が2.0VのNチャネルMOSトランジスタQを使用し、他の条件は固定してインバータを運転した。この場合は、ノーマリーオン素子P1~P6およびNチャネルMOSトランジスタQ1~Q6が破壊されることはなかった。この理由は、以下のように考えられる。図5a~dは、制御信号φ1,φ4のレベル変化と、アームA1,A4の各々のオン/オフの状態を示すタイムチャートである。時刻t0よりも前の期間では、制御信号φ1,φ4がそれぞれLレベルおよびHレベルになり、アームA1,A4がそれぞれオフ状態およびオン状態になっている。時刻t0において、制御信号φ1がLレベルからHレベルに立ち上げられるとともに、制御信号φ4がHレベルからLレベルに立ち下げられる。時刻t1において制御信号φ1のレベルがトランジスタQ1のしきい値電圧VTHを超えてトランジスタQ1がオンし、時刻t2においてアームA1がオン状態に移行する。また、時刻t2において、制御信号φ4のレベルがトランジスタQ4のしきい値電圧VTHよりも低下してトランジスタQ4がオフし、アームA4がオフ状態に移行する。次いで、時刻t3において、制御信号φ1がHレベルからLレベルに立ち下げられるとともに、制御信号φ4がLレベルからHレベルに立ち上げられる。時刻t4において制御信号φ4のレベルがトランジスタQ4のしきい値電圧VTHを超えてトランジスタQ4がオンし、アームA4がオン状態に移行する。時刻t5において、制御信号φ1のレベルがトランジスタQ1のしきい値電圧VTHよりも低下してトランジスタQ1がオフし、アームA1がオフ状態に移行する。図5a~dから分かるように、この条件では、アームA1,A4の両方が同時にオン状態になる期間がない。このため、アームA1,A4に貫通電流が流れず、ノーマリーオン素子P1,P4およびトランジスタQ1,Q4が破壊されることはない。次に、しきい値電圧VTHが5.0VのNチャネルMOSトランジスタQを使用し、他の条件は固定してインバータを運転した。この場合も、ノーマリーオン素子P1~P6およびNチャネルMOSトランジスタQ1~Q6が破壊されることはなかった。この理由は、以下のように考えられる。図6a~dは、制御信号φ1,φ4のレベル変化と、アームA1,A4の各々のオン/オフの状態を示すタイムチャートである。時刻t0よりも前の期間では、制御信号φ1,φ4がそれぞれLレベルおよびHレベルになり、アームA1,A4がそれぞれオフ状態およびオン状態になっている。時刻t0において、制御信号φ1がLレベルからHレベルに立ち上げられるとともに、制御信号φ4がHレベルからLレベルに立ち下げられる。時刻t1において、制御信号φ1のレベルがトランジスタQ1のしきい値電圧VTHを超えてトランジスタQ1がオンし、アームA1がオン状態に移行する。同時に、制御信号φ4のレベルがトランジスタQ4のしきい値電圧VTHよりも低下してトランジスタQ4がオフし、アームA4がオフ状態に移行する。次いで、時刻t2において、制御信号φ1がHレベルからLレベルに立ち下げられるとともに、制御信号φ4がLレベルからHレベルに立ち上げられる。時刻t3において制御信号φ4のレベルがトランジスタQ4のしきい値電圧VTHを超えてトランジスタQ4がオンし、アームA4がオン状態に移行する。同時に、制御信号φ1のレベルがトランジスタQ1のしきい値電圧VTHよりも低下してトランジスタQ1がオフし、アームA1がオフ状態に移行する。図6a~dから分かるように、この条件では、アームA1,A4のうちの一方のアームAがオンすると同時に他方のアームAがオフする最良の状態になっており、アームA1,A4の両方が同時にオン状態になる期間がない。このため、アームA1,A4に貫通電流が流れず、ノーマリーオン素子P1,P4およびトランジスタQ1,Q4が破壊されることはない。しきい値電圧VTHが5Vよりも大きく10Vよりも小さなNチャネルMOSトランジスタQを使用すると、次のようになる。すなわち、制御信号φ1がLレベルからHレベルに立ち上げられるとともに、制御信号φ4がHレベルからLレベルに立ち下げられると、まずトランジスタQ4がオフしてアームA4がオフし、次にトランジスタQ1がオンしてアームA1がオンする。次いで、制御信号φ1がHレベルからLレベルに立ち下げられるとともに、制御信号φ4がLレベルからHレベルに立ち上げられると、まずトランジスタQ1がオフしてアームA1がオフし、次にトランジスタQ4がオンしてアームA4がオンする。したがって、この条件では、アームA1またはA4がオフしてアームA1,A4の両方がオフした後にアームA4またはA1がオンする。よって、アームA1,A4に貫通電流が流れず、ノーマリーオン素子P1,P4およびトランジスタQ1,Q4が破壊されることはない。しきい値電圧VTHが10VのNチャネルMOSトランジスタQを使用すると、NチャネルMOSトランジスタQはオンしない。以上のように、本願発明では、上側のアームA1A2またはA3と下側のアームA4A5またはA6が同時にオン状態にならないように、NチャネルMOSトランジスタQのしきい値電圧VTHと制御信号φ1~φ6の振幅電圧との比が設定される。具体的には、NチャネルMOSトランジスタQのしきい値電圧VTHと制御信号φ1~φ6の振幅電圧との比は、0.2以上で1よりも小さな値に設定される。より好ましくは、その比は0.5以上で1よりも小さな値に設定される。これにより、タイミング調整回路を別途設けることなく、簡単な構成で貫通電流を低減することができる。なお、NチャネルMOSトランジスタQのしきい値電圧VTHと制御信号φ1~φ6の振幅電圧VAとの比VTH/VAを0.5以上で1よりも小さな値に設定すると貫通電流を低減できるが、VTH/VAを1に近付けるとNチャネルMOSトランジスタQのドレイン電流Idが小さくなるという問題がある。NチャネルMOSトランジスタQのドレイン電流Idが小さくなると、インバータの出力電流が小さくなり、インバータを効率良く動作させることが難しくなる。図7は、VTH/VAとIdの関係を示す図である。図7に示すように、VTH/VAが0.2~0.6の範囲ではIdは約9.7Aでありほぼ一定であった。しかし、0.6以上の範囲でVTH/VAを徐々に増大させるとIdが徐々に減少し、VTH/VAが0.7になるとIdが約0.90Aに低下した。VTH/VAが0.7を超えるとIdが急に低下し、VTH/VAが0.8になるとIdが約0.37Aに低下した。インバータを効率良く動作させるためには、本来の電流約9.7Aの少なくとも90以上の電流を流す必要がある。したがって、図7より、VTH/VAを0.5以上で0.7以下の範囲RA内の値に設定することが好ましいことが分かった。図8は、この実施の形態の変更例を示す図である。図8において、この変更例では、アームA1~A6の各々にN個ただし、Nは自然数であるのダイオード40が追加される。図8では、アームA1のみが示されている。N個のダイオード40は、トランジスタQ1のドレインとソースの間に、順バイアス方向に直列接続されている。各ダイオード40のしきい値電圧をVTHDとすると、N個のダイオード40のしきい値電圧の和N×VTHDは、トランジスタQ1の耐圧以下の所定の電圧Vcに設定されている。トランジスタQ1がオフされた瞬間では、まだノーマリーオン素子P1はオンしており、ノーマリーオン素子P1に電流が流れる。このため、トランジスタQ1のドレインおよびソース間電圧は急に上昇する。トランジスタQ1のドレインおよびソース間電圧Vdsが所定の電圧Vcを超えると、N個のダイオード40がともにオンする。このため、トランジスタQ1のドレインおよびソース間電圧Vdsは、トランジスタQ1の耐圧以下の所定の電圧Vc以下に維持され、トランジスタQ1が破壊されることが防止される。他のアームA2~A6でも、アームA1と同様、トランジスタQ2~Q6が破壊されることが防止される。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明でなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"