半導体チップの外周に沿って配置される複数の第1セルと、前記複数の第1セルの内側で前記外周に沿って配置される複数の第2セルとを具備し、前記複数の第1セル及び前記複数の第2セルは同一の長方形形状に形成され、前記複数の第1セルの各々の長辺は前記外周に平行であり、前記複数の第2セルの各々の長辺は前記外周に垂直である半導体集積回路。前記複数の第1セルに電力を供給する第1電源配線群と、前記複数の第2セルに電力を供給する第2電源配線群と、第1ビア群と、第2ビア群とを更に具備し、前記半導体チップは、第1配線層と、前記第1配線層の上方の第2配線層と、前記第2配線層の上方の第3配線層とを備え、前記複数の第1セルの各セルは、前記第1配線層に形成された第1セル電源配線群と、前記第2配線層に形成された第1セル配線群と、前記第1セル電源配線群と前記第1セル配線群とを接続する第1セルビア群とを備え、前記第1セル電源配線群は、前記外周に平行又は垂直な第1方向に平行な第1セル電源電位配線及び第1セルグランド電位配線が前記第1方向に垂直な第2方向に沿って交互に配置された複数の第1セル電源電位配線及び複数の第1セルグランド電位配線を備え、前記第1セル配線群は、マトリックス状に配置された複数の配線を備え、前記第1電源配線群は前記第3配線層内で前記複数の第1セルの上方に配置され、前記第1電源配線群は、前記外周に平行な第1電源電位配線及び第1グランド電位配線が前記外周に垂直な方向に沿って交互に配置された複数の第1電源電位配線及び複数の第1グランド電位配線を備え、前記第1ビア群は、前記第1セル配線群と前記第1電源配線群とを接続し、前記複数の第2セルの各セルは、前記第1配線層に形成された第2セル電源配線群と、前記第2配線層に形成された第2セル配線群と、前記第2セル電源配線群と前記第2セル配線群とを接続する第2セルビア群とを備え、前記第2セル電源配線群は、前記第2方向に平行な第2セル電源電位配線及び第2セルグランド電位配線が前記第1方向に沿って交互に配置された複数の第2セル電源電位配線及び複数の第2セルグランド電位配線を備え、前記第2セル配線群は、マトリックス状に配置された複数の配線を備え、前記第2電源配線群は前記第3配線層内で前記複数の第2セルの上方に配置され、前記第2電源配線群は、前記外周に平行な第2電源電位配線及び第2グランド電位配線が前記外周に垂直な方向に沿って交互に配置された複数の第2電源電位配線及び複数の第2グランド電位配線を備え、前記第2ビア群は、前記第2セル配線群と前記第2電源配線群とを接続する請求項1の半導体集積回路。前記第1配線層及び前記第2配線層は互いに隣接する配線層であり、前記第2配線層及び前記第3配線層は互いに隣接する配線層である請求項2の半導体集積回路。前記複数の第1セルは第1ピッチで前記外周に沿って配置され、前記複数の第2セルは前記第1ピッチで前記外周に沿って配置される請求項1乃至3のいずれかの半導体集積回路。前記複数の第1セル及び前記複数の第2セルの各セルは、外部に対して信号を入出力する入出力セル、前記半導体チップの内部領域のセルに電力を供給する電源セル、又は、外部と接続されないセルである請求項1乃至4のいずれかの半導体集積回路。上述の技術では、外側のセル列のセルに接続される配線のための領域を確保するため、外側のセル列におけるセルの配列ピッチに比べて内側のセル列におけるセルの配列ピッチが大きい。そのため、内側のセル列に配置できるセルの数は外側のセル列に配置できるセルの数に比べてずっと少ない。したがって、多くのセルを配置するためには、セル列の数を増やすか、半導体チップのサイズを大きくする必要がある。以下に、発明を実施するための形態で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。本発明の一の観点による半導体集積回路は、半導体チップ10の外周11に沿って配置される複数の第1セル40と、前記複数の第1セルの内側で前記外周に沿って配置される複数の第2セル40とを具備する。前記複数の第1セル及び前記複数の第2セルは同一の長方形形状に形成される。前記複数の第1セルのそれぞれの長辺4aは前記外周に平行である。前記複数の第2セルのそれぞれの長辺4aは前記外周に垂直である。本発明によれば、内側のセル列と外側のセル列とでセルの形状が同じであるが、内側のセル列のセルの半導体チップの外周に沿う方向の長さは外側のセル列のセルの半導体チップの外周に沿う方向の長さより短い。したがって、内側のセル列におけるセルの配列ピッチを外側のセル列におけるセルの配列ピッチより大きくしなくても外側のセル列のセルに接続される配線のための領域を確保することができる。そのため、内側のセル列に配置できるセルの数は外側のセル列に配置できるセルの数とほとんど同じである。したがって、セル列の数を増やしたり半導体チップのサイズを大きくしたりしなくても多くのセルを配置することができる。添付図面を参照して、本発明による半導体集積回路を実施するための形態を以下に説明する。第1の実施形態図2Aを参照して、本発明の第1の実施形態に係る半導体集積回路10を説明する。尚、半導体集積回路10は半導体チップ10と称される場合がある。半導体集積回路10は、外周領域30に配置された第1セル群31及び第2セル群32と、内部領域20に配置された内部回路セル不図示とを備える。外周領域30は半導体チップ10の外周11に沿って形成された環状の領域である。内部領域20は外周領域30に囲まれている。第1セル群31は、半導体集積回路10において最も外側のセル群であり、第2セル群32は、半導体集積回路10において2番目に外側のセル群である。半導体チップ10に対してX方向、Y方向、及びZ方向が定義されている。X方向、Y方向、及びZ方向は互いに垂直である。半導体チップ10の厚さ方向はZ方向に平行である。外周11はX方向又はY方向に平行である。外周領域30は、X方向に平行な外周11の近傍の部分領域35を含む。図2Bを参照して、部分領域35を説明する。部分領域35は、第1セル群31と、第2セル群32とを含む。第1セル群31は、X方向に平行な外周11に沿って配列ピッチP1で配置される複数のセル40を含む。第2セル群32は、外周11に沿って配列ピッチP2で配置される複数のセル40を含む。第2セル群32の複数のセル40は第1セル群31の複数のセル40よりも内側外周11から遠い位置に配置される。すなわち、複数のセル40が外周11に沿って2列に配置される。複数のセル40は、半導体集積回路10の外部に対して信号を入出力する入出力セルである。セル40は、外部に対して信号を入力及び出力するための回路を備える。第1セル群31のセル40は信号配線70を介して内部領域20の内部回路セルに接続される。信号配線70を配置する領域を確保するために、第2セル群32の隣り合うセル40の間に外周11に沿う方向X方向の隙間Wが設けられている。尚、第1セル群31及び第2セル群32は、外部の電源電位又はグランド電位に接続されて内部領域20の内部回路セルに電力を供給する電源セルとしてのセル40や、外部と接続されないセルとしてのセル40を含んでもよい。複数のセル40は、長辺40a及び短辺40bを有する同一の長方形形状に形成されている。長辺40aは短辺40bより長い。複数のセル40において、対応する頂点が斜線で示されている。ただし、第1セル群31のセル40の向きと第2セル群32のセル40の向きとが90度異なっている。より詳細には、第1セル群31の各セル40において長辺40aが外周11に平行X方向に平行且つ短辺40bが外周11に垂直Y方向に平行であるのに対し、第2セル群32の各セル40において長辺40aが外周に垂直且つ短辺40bが外周11に平行である。本実施形態によれば、内側の第2セル群32と外側の第1セル群31とでセル40の形状が同じであるが、内側の第2セル群32のセル40の外周11に沿う方向の長さは外側の第1セル群31のセル40の外周11に沿う方向の長さより短い。したがって、内側の第2セル群32におけるセル40の配列ピッチP2を外側の第1セル群31におけるセル40の配列ピッチP1より大きくしなくても、信号配線70のための領域を第2セル群32の隣り合うセル40の間に確保することができる。例えば、配列ピッチP1と配列ピッチP2とが等しくてもよい。そのため、内側の第2セル群32に配置できるセル40の数は外側の第1セル群31に配置できるセル40の数とほとんど同じである。したがって、セル40の列の数を増やしたり半導体チップ10のサイズを大きくしたりしなくても多くのセル40を外周領域30に配置することができる。尚、この効果は外周領域30に配置される全てのセル40が同じサイズの場合に限定されない。更に、本実施形態によれば、外側の第1セル群31において短辺40bが外周11に垂直であるため、内側の第2セル群32のセル40から外周11までの距離が短い。そのため、第2セル群32のセル40の上方に設けられるパッド不図示に接続されるボンディングワイヤの長さを短くすることができる。次に、配列ピッチP1と配列ピッチP2が等しい場合において、セル40のアスペクト比長辺40aの長さと短辺40bの長さの比の決定方法の例を説明する。例えば、セル40の信号端子の数を10個とすると、第2セル群32の隣り合うセル40の間の隙間Wは10本の信号配線70が配置可能な幅であることが必要である。信号配線70の幅と配置ピッチをそれぞれ0.1μmとすると、10本の信号配線70を配置するためには隙間Wの最小の幅として、2.1μm=0.1μm×100.1μm×10が必要である。従って、セル40の面積を3600mm2、長辺4aの長さをLμmとすると、短辺4bの長さはL-2.1μmなので、長辺4aの長さ及び短辺4bの長さとしてそれぞれ61.059μm及び58.959μmが得られる。第1セル群31においては長辺4aが外周11に平行且つ配列ピッチP1が61.14μmになるようにセル40を配置し、第2セル群32においては長辺4aが外周11に垂直且つ配列ピッチP2が61.14μmになるようにセル40を配置する。従って、第2セル群32の隣り合うセル40の間の隙間Wの幅として2.2μmを確保することができる。第2セル群32の内側に複数のセル40によって構成される第3セル群不図示が追加される場合も同様である。第3セル群の隣り合うセル40の間の隙間は、第1セル群31のセル40に接続される10本の信号配線70及び第2セル群のセル40に接続される10本の信号配線を配置可能な幅であることが必要である。信号配線の幅と配置ピッチをそれぞれ0.1μmとすると、20本の信号配線を配置するためには第3セル群における隙間の最小の幅として、4.1μm=0.1μm×200.1μm×20が必要である。セル40の面積を3600mm2、長辺4aの長さをLμmとすると、短辺4bの長さはL-4.1μmなので、長辺4aの長さ及び短辺4bの長さとしてそれぞれ62.085μm及び57.985μmが得られる。第1セル群31においては長辺4aが外周11に平行且つ配列ピッチP1が62.085μmになるようにセル40を配置し、第2セル群32及び第3セル群においては長辺4aが外周11に垂直且つ配列ピッチP2が62.085μmになるようにセル40を配置する。第3セル群の隣り合うセル40の間の隙間Wの幅として4.1μmを確保することができる。ところで、一般的な入出力セルは半導体チップの外周に平行な電源配線を備える。入出力セルを外周に沿って隙間を開けずに配置して隣り合う入出力セルの電源配線を接続することで一般的なセル群が構成される。したがって、一般的な入出力セルでは、入出力セルを90度回転させたり隣り合う入出力セルの間に隙間を設けたりすることができない。本実施形態によれば、以下に説明する構造を採用することにより、同一の構造を有するセル40を第1セル群31と第2セル群32とで向きを90度変えて配置し、隣り合うセル40の間に隙間Wを設けることが可能である。図3を参照して、半導体チップ10は、下層15と、その上の上層16とを備える。セル40及び信号配線70は、下層15に設けられる。下層15は、シリコン基板のような基板1と、基板1の上方に形成された第n-1配線層2と、第n-1配線層2の上に形成された層間絶縁膜3と、層間絶縁膜3の上に形成された第n配線層4とを備える。上層16は、第n配線層4の上に形成された層間絶縁膜5と、層間絶縁膜5の上に形成された第n1配線層6とを備える。図4を参照して、半導体集積回路10は、第1セル群31の複数のセル40に電力を供給する電源配線群61と、第2セル群32の複数のセル40に電力を供給する電源配線群62とを備える。電源配線群61は第n1配線層6内で第1セル群31の複数のセル40の上方に配置される。電源配線群61は外周11に平行である。電源配線群62は第n1配線層6内で第2セル群32の複数のセル40の上方に配置される。電源配線群62は外周11に平行である。図5A~5Cを参照して、セル40の構造を説明する。この構造は第1セル群31のセル40と第2セル群32のセル40とで共通である。図5Aを参照して、セル40は、第n-1配線層2に形成された電源配線群42を備える。電源配線群42はセル40の回路に電力を供給する。電源配線群42は、複数の電源電位配線42Aと、複数のグランド電位配線42Bとを備える。電源電位配線42Aは電源電位の配線であり、グランド電位配線42Bはグランド電位の配線である。複数の電源電位配線42A及び複数のグランド電位配線42Bは、長辺4aに平行な電源電位配線42A及びグランド電位配線42Bが短辺4bに平行な方向に沿って交互に配置されるように形成されている。図5Bを参照して、セル40は層間絶縁膜3に形成されたビア群43を備える。図5Cを参照して、セル40は、第n配線層4に形成された配線群44を備える。配線群44は、マトリックス状に配置された複数の電源電位候補配線44A及び複数のグランド電位候補配線44Bを備える。電源電位候補配線44Aは、電源電位の配線に同電位で接続され、又はどの配線にも接続されない。グランド電位候補配線44Bは、グランド電位の配線に同電位で接続され、又はどの配線にも接続されない。複数の電源電位候補配線44A及び複数のグランド電位候補配線44Bは、市松模様chkerboadpatternを形成するように配置される。すなわち、長辺4aに平行な直線に沿って電源電位候補配線44Aとグランド電位候補配線44Bが交互に配置され、短辺4bに平行な直線に沿って電源電位候補配線44Aとグランド電位候補配線44Bが交互に配置される。ここで、複数の電源電位候補配線44Aは、Z方向視したときに電源電位配線42Aと重なるものと重ならないものとを含む。複数のグランド電位候補配線44Bは、Z方向視したときにグランド電位配線42Bと重なるものと重ならないものとを含む。ビア群43は、複数の電源電位候補配線44Aのうち電源電位配線42Aと重なるものだけを電源電位配線42Aに接続し、複数のグランド電位候補配線44Bのうちグランド電位配線42Bと重なるものだけをグランド電位配線42Bに接続するように設けられる。図6Aを参照して、層間絶縁膜5における第1セル群31のセル40の上方の領域を説明する。セル40の上方の領域の輪郭線が破線で示されている。この領域にビア群51が形成されている。図6Bを参照して、第n1配線層6における第1セル群31のセル40の上方の領域を説明する。セル40の上方の領域の輪郭線が破線で示されている。この領域に電源配線群61が設けられている。電源配線群61は、複数の電源電位配線61Aと、複数のグランド電位配線61Bとを備える。電源電位配線61Aは電源電位の配線であり、グランド電位配線61Bはグランド電位の配線である。複数の電源電位配線61A及び複数のグランド電位配線61Bは、外周11X方向に平行な電源電位配線61A及びグランド電位配線61Bが外周11に垂直な方向Y方向に沿って交互に配置されるように形成されている。ここで、第1セル群31のセル40の複数の電源電位候補配線44Aは、Z方向視したときに電源電位配線61Aと重なるものと重ならないものとを含む。第1セル群31のセル40の複数のグランド電位候補配線44Bは、Z方向視したときにグランド電位配線61Bと重なるものと重ならないものとを含む。ビア群51は、複数の電源電位候補配線44Aのうち電源電位配線61Aと重なるものだけを電源電位配線61Aに接続し、複数のグランド電位候補配線44Bのうちグランド電位配線61Bと重なるものだけをグランド電位配線61Bに接続するように設けられる。したがって、第1セル群31のセル40の複数の電源電位配線42Aの各々は複数の電源電位配線61Aの一つに接続され、第1セル群31のセル40の複数のグランド電位配線42Bの各々は複数のグランド電位配線61Bの一つに接続される。図7Aを参照して、層間絶縁膜5における第2セル群32のセル40の上方の領域を説明する。セル40の上方の領域の輪郭線が破線で示されている。この領域にビア群52が形成されている。図7Bを参照して、第n1配線層6における第2セル群32のセル40の上方の領域を説明する。セル40の上方の領域の輪郭線が破線で示されている。この領域に電源配線群62が設けられている。電源配線群62は、複数の電源電位配線62Aと、複数のグランド電位配線62Bとを備える。電源電位配線62Aは電源電位の配線であり、グランド電位配線62Bはグランド電位の配線である。複数の電源電位配線62A及び複数のグランド電位配線62Bは、外周11X方向に平行な電源電位配線62A及びグランド電位配線62Bが外周11に垂直な方向Y方向に沿って交互に配置されるように形成されている。ここで、第2セル群32のセル40の複数の電源電位候補配線44Aは、Z方向視したときに電源電位配線62Aと重なるものと重ならないものとを含む。第2セル群32のセル40の複数のグランド電位候補配線44Bは、Z方向視したときにグランド電位配線62Bと重なるものと重ならないものとを含む。ビア群52は、複数の電源電位候補配線44Aのうち電源電位配線62Aと重なるものだけを電源電位配線62Aに接続し、複数のグランド電位候補配線44Bのうちグランド電位配線62Bと重なるものだけをグランド電位配線62Bに接続するように設けられる。したがって、第2セル群32のセル40の複数の電源電位配線42Aの各々は複数の電源電位配線62Aの少なくとも一つに接続され、第2セル群32のセル40の複数のグランド電位配線42Bの各々は複数のグランド電位配線62Bの少なくとも一つに接続される。本実施形態によれば、第1セル群31及び第2セル群31の間でセル40の構造が共通化されるため、半導体集積回路10の設計に要する時間が長くなることが防がれる。更に、第n-1配線層2と第n配線層4とが互いに隣接する配線層であり、第n配線層4と第n1配線層6とが互いに隣接する配線層であるため、第1セル群31のセル40の電源電位配線42A及びグランド電位配線42Bをそれぞれ電源電位配線61A及びグランド電位配線61Bに同電位で接続することが容易であり、第2セル群32のセル40の電源電位配線42A及びグランド電位配線42Bをそれぞれ電源電位配線62A及びグランド電位配線62Bに同電位で接続することが容易である。以上、実施形態を参照して本発明を説明したが、本発明は上記実施形態に限定されず、上記実施形態に様々な変更を行ったものも本発明に含まれる。例えば、電源配線群42は短辺4bに平行であってもよい。