"行列状に配置された複数のメモリセルと、前記複数のメモリセルの列に対応し、列方向に延伸する複数の第1の制御線と、前記複数のメモリセルの列に対応し、列方向に延伸する複数の第2の制御線と、前記複数のメモリセルの行に対応し、行方向に延伸する複数のワード線とを備え、前記複数のメモリセルは、2つのメモリセルからなるメモリセルペアを複数備え、前記各メモリセルペアは、第1の拡散領域と、前記複数の第1の制御線のうちいずれか1つが接続された第2の拡散領域とを有し、前記複数のワード線のうちいずれか1つがゲートとなる第1のMOSトランジスタと、前記第1の拡散領域と前記複数の第2の制御線のうちいずれか1つとの間に設けられた第1の記憶素子と、前記第2の拡散領域と、第3の拡散領域とを有し、前記複数のワード線のうちいずれか1つがゲートとなる第2のMOSトランジスタと、前記第3の拡散領域と前記複数の第2の制御線のうちいずれか1つとの間に設けられた第2の記憶素子とを備えており、前記第1の拡散領域から前記第2の拡散領域へ向かう方向と、前記第3の拡散領域から前記第2の拡散領域へ向かう方向とがそれぞれ、前記第1の制御線に対して傾いていることを特徴とする半導体記憶装置。請求項1の半導体記憶装置において、前記第1および第2の記憶素子は、前記複数の第2の制御線のうち同一の制御線に対して設けられていることを特徴とする半導体記憶装置。請求項2の半導体記憶装置において、前記第1から第3の拡散領域を繋げてなる連結領域の形状が、平面視で略V字形状であることを特徴とする半導体記憶装置。請求項1の半導体記憶装置において、前記第1および第2の記憶素子は、前記複数の第2の制御線のうち異なる制御線に対して、それぞれ設けられていることを特徴とする半導体記憶装置。請求項4の半導体記憶装置において、前記第1から第3の拡散領域を繋げてなる連結領域の形状が、平面視で略長方形状であることを特徴とする半導体記憶装置。請求項1の半導体記憶装置において、前記第1の拡散領域から前記第2の拡散領域へ向かう方向と、前記第3の拡散領域から前記第2の拡散領域へ向かう方向とがそれぞれ、前記第1の制御線に対して略45度傾いていることを特徴とする半導体記憶装置。請求項1の半導体記憶装置において、前記第1の制御線は、前記第2の拡散領域に設けられたコンタクトと平面視で重なっており、当該コンタクトを介して前記第2の拡散領域と接続されていることを特徴とする半導体記憶装置。請求項3または5の半導体記憶装置において、前記複数のメモリセルペアは、行列状に配置されており、前記複数のメモリセルペアのうち、奇数行目のメモリセルペアと偶数行目のメモリセルペアとは、行方向の位置が異なることを特徴とする半導体記憶装置。請求項3の半導体記憶装置において、前記複数のメモリセルペアは、行列状に配置されており、奇数行目のメモリセルペアに係る前記連結領域によって表される図形と、偶数行目のメモリセルペアに係る前記連結領域によって表される図形とは、列方向に対して互いに逆向きであることを特徴とする半導体記憶装置。請求項1の半導体記憶装置において、前記複数のメモリセルペアは、行列状に配置されており、前記第1および第2の制御線はそれぞれ、奇数行目に位置するメモリセルペアと偶数行目に位置するメモリセルペアとの間に相当する位置で屈曲していることを特徴とする半導体記憶装置。請求項1の半導体記憶装置において、前記第1の制御線は、ソース線であり、前記第2の制御線は、ビット線であることを特徴とする半導体記憶装置。請求項1の半導体記憶装置において、前記第1の制御線は、ビット線であり、前記第2の制御線は、ソース線であることを特徴とする半導体記憶装置。請求項1の半導体記憶装置において、前記第1および第2の記憶素子は、抵抗変化型素子であることを特徴とする半導体記憶装置。請求項1の半導体記憶装置において、前記第1および第2の記憶素子は、容量変化型素子であることを特徴とする半導体記憶装置。請求項1の半導体記憶装置において、前記第1のMOSトランジスタのゲートとなるワード線は、前記第1および第2の拡散領域の間で、屈曲するように配置されており、前記第2のMOSトランジスタのゲートとなるワード線は、前記第2および第3の拡散領域の間で、屈曲するように配置されていることを特徴とする半導体記憶装置。特許文献1の図32に示すレイアウトでは、メモリセルMCのセルサイズが大きくなってしまうという課題がある。そのため、従来、メモリセルMCのセルサイズを縮小する1つの手段として、斜め方向に隣接する2つのメモリセルMCでメモリセルペアを構成し、このメモリセルペアに形成された拡散領域の形状を、平面視で略Z字形状にしているものがある例えば、特許文献1の図5参照。本発明は、半導体記憶装置において、従来とは異なるアプローチでメモリセルのセルサイズを縮小することを課題とする。特許文献1の図32に示すメモリセルアレイにおいて、列方向に隣接する2つのメモリセルMCからなるメモリセルペアが行列状に複数配置されており、各メモリセルペアには、拡散領域TBが形成されている。各メモリセルペアの拡散領域TBは、行列方向に所定のスペースをあけて配置されている。このスペースの最小値は、プロセスルールによって決まる。ソース線SLは、行方向に隣接する2つのメモリセルペアの間に、拡散領域TBの長手方向の辺と平行となるように配置されている。したがって、行方向に隣り合う2つの拡散領域TBのスペースを、プロセスルールによって決まる最小スペースよりも広くする必要があるため、行方向に隣接するメモリセルペア間にマージンが生じることになる。結果として、メモリセルMCの面積が大きくなってしまう。そこで、本発明では次のような手段を講じた。例えば、半導体記憶装置は、行列状に配置された複数のメモリセルと、複数のメモリセルの列に対応し、列方向に延伸する複数の第1の制御線と、複数のメモリセルの列に対応し、列方向に延伸する複数の第2の制御線と、複数のメモリセルの行に対応し、行方向に延伸する複数のワード線とを備え、複数のメモリセルは、2つのメモリセルからなるメモリセルペアを複数備え、各メモリセルペアは、第1の拡散領域と、複数の第1の制御線のうちいずれか1つが接続された第2の拡散領域とを有し、複数のワード線のうちいずれか1つがゲートとなる第1のMOSトランジスタと、第1の拡散領域と複数の第2の制御線のうちいずれか1つとの間に設けられた第1の記憶素子と、第2の拡散領域と、第3の拡散領域とを有し、複数のワード線のうちいずれか1つがゲートとなる第2のMOSトランジスタと、第3の拡散領域と複数の第2の制御線のうちいずれか1つとの間に設けられた第2の記憶素子とを備えており、第1の拡散領域から第2の拡散領域へ向かう方向と、第3の拡散領域から第2の拡散領域へ向かう方向とがそれぞれ、第1の制御線に対して傾いている。これによると、第1の拡散領域から第2の拡散領域へ向かう方向および第3の拡散領域から第2の拡散領域へ向かう方向を第1の制御線に対して傾けることで、第1から第3の拡散領域の少なくとも一部によって、行方向に隣り合うメモリセルペア間のマージンを減らしつつ、各メモリセルペアにおける拡散領域全体の列方向の長さを短くすることができる。したがって、メモリセルペアの面積が小さくなるため、メモリセルペアを構成するメモリセルの面積を縮小することができる。具体的に、第1および第2の記憶素子は、複数の第2の制御線のうち同一の制御線に対して設けられている。あるいは、第1および第2の記憶素子は、複数の第2の制御線のうち異なる制御線に対して、それぞれ設けられていてもよい。好ましくは、第1のMOSトランジスタのゲートとなるワード線は、第1および第2の拡散領域の間で、屈曲するように配置されており、第2のMOSトランジスタのゲートとなるワード線は、第2および第3の拡散領域の間で、屈曲するように配置されている。これによると、第1および第2の拡散領域の間において、第1のMOSトランジスタのワード線の長さを長くすることができる。同様に、第2および第3の拡散領域の間において、第2のMOSトランジスタのワード線の長さを長くすることができる。すなわち、第1および第2のMOSトランジスタのゲート幅が長くなるため、メモリセルに流れるセル電流を増加させることができる。本発明によると、メモリセルの面積を縮小することができる半導体記憶装置を提供することができる。<第1の実施形態>図1は、第1の実施形態に係る半導体記憶装置を構成するメモリセルペアのレイアウト図である。図1Aに示す平面図において、メモリセルペア10は、図中の左右方向であるY軸方向に隣接する2つのメモリセル12で構成することができる。メモリセル12は、MOSトランジスタ1518と、記憶素子である抵抗変化型素子109A109Bとを備えている。つまり、メモリセルペア10は、第1および第2のMOSトランジスタ15,18と、第1および第2の抵抗変化型素子109A,109Bとを備えている。第1のMOSトランジスタ15は、ドレインとなる第1の拡散領域101と、ソースとなる第2の拡散領域102と、第1および第2の拡散領域101,102の間に配置され、ゲートとなる第1のワード線104とで構成される。第2のMOSトランジスタ18は、ドレインとなる第3の拡散領域103と、ソースとなる第2の拡散領域102と、第2および第3の拡散領域102,103の間に配置され、ゲートとなる第2のワード線105とで構成される。第1および第2のワード線104,105は、図中の上下方向であるX軸方向に延伸している。なお、第1および第2のワード線104,105は、ソース線112に対して傾いていてもよい。第1~第3の拡散領域101~103は、第1および第2のワード線104,105が配置されたP型基板上に、N型不純物をドーピングすることで形成される。メモリセルペア10において、第1~第3の拡散領域101~103を繋げてなる領域の形状、つまり、第1~第3の拡散領域101~103の全体の形状は、平面視で略V字形状となっている。第1および第3の拡散領域101,103は、第1~第3のコンタクト106,108,110、第1の配線層107、第1および第2の抵抗変化型素子109A,109B、および第2の制御線であるビット線111と重なっている。また、第2の拡散領域102は、第1の制御線であるソース線112および第4のコンタクト113と重なっている。ビット線111およびソース線112はそれぞれ、Y軸方向に延伸している。図1Bは、図1A中のα-α線断面図である。図1Bに示すように、第1の拡散領域101とビット線111との間には、第1のコンタクト106、第1の配線層107、第2のコンタクト108、第1の抵抗変化型素子109A、および第3のコンタクト110が、この順で接続されている。また、第3の拡散領域103とビット線111との間には、第1のコンタクト106、第1の配線層107、第2のコンタクト108、第2の抵抗変化型素子109B、および第3のコンタクト110が、この順で接続されている。これにより、第1および第2の抵抗変化型素子109A,109Bは、同一のビット線111に接続される。符号114は、素子分離領域である。図1Cは、図1B中のβ-β線断面図であり、図1Dは、図1Aのγ-γ線断面図である。図1CおよびDはそれぞれ、1つのメモリセル12の断面を示している。図1Dに示すように、ソース線112は、第1の配線層107と同一配線層に設けられており、第4のコンタクト113を介して第2の拡散領域102に接続されている。また、ビット線111は、ソース線112とは異なる第2の配線層に設けられている。図1A~Dにおける共通の符号は、同一の構成要素を示す。図2は、図1Aのメモリセルペアとレイアウトを比較するためのメモリセルペアのレイアウト図である。図1および図2における共通の符号は、同一の構成要素を示すため、その説明を省略する。図2に示すメモリセルペア11は、Y軸方向に隣接する2つのメモリセル13で構成される。メモリセルペア11は、第1~第3の拡散領域101~103を繋げてなる領域が略長方形状であり、その領域の長手方向の辺が、ソース線112に対して平行になっている。そして、ソース線112は、Y軸方向からX軸方向に分岐して、第2の拡散領域102に設けられた第4のコンタクト113に接続されている。図3は、図1のメモリセルペア10を行列状に複数配置してメモリセルアレイを構成した図である。図1および図3における共通の符号は、同一の構成要素を示す。図1のメモリセルペア10において、第1および第2のワード線104,105はそれぞれ、X軸方向に直線となっているが、図3のメモリセルアレイでは、第1および第2のワード線104,105はそれぞれ、X軸方向の途中で屈曲して配置されている。なお、図3に示すメモリセル12の面積を算出する上で、第2および第3のコンタクト108,110と第1および第2の抵抗変化型素子109A,109B図1参照とは不要であるため、図3では、これらを省略している。図3のメモリセルアレイにおいて、18セル分6行×3列のメモリセル12が行列状に配置されている。ビット線111は、Y軸方向の各メモリセル12に対応して配置され、Y軸方向に延伸している。ソース線112は、Y軸方向の各メモリセル12に対応して配置され、Y軸方向に延伸している。第1のワード線104は、奇数行目のメモリセル12に対応して配置され、X軸方向に延伸している。第2のワード線105は、偶数行目のメモリセル12に対応して配置され、X軸方向に延伸している。メモリセルペア10において、第1の拡散領域101から第2の拡散領域102に向かう方向は、ソース線112に対して略45度傾いている。同様に、第3の拡散領域103から第2の拡散領域102に向かう方向は、ソース線112に対して略45度傾いている。これにより、第1~第3の拡散領域101~103を繋げてなる、略V字形状の連結領域におけるX軸方向の先端部の角度が略90度となる。複数行のメモリセルペア10のうち、奇数行目に配置された各メモリセルペア10と偶数行目に配置された各メモリセルペア10とは、X軸方向の位置がずれている。また、例えば1行目および3行目、つまり、奇数行目に位置する各メモリセルペア10のX軸方向の位置は、互いに一致していることが好ましい。同様に、偶数行目に位置する各メモリセルペア10のX軸方向の位置は、互いに一致していることが好ましい。これにより、図3に示すように、メモリセルアレイの形状を略長方形状とすることができる。ビット線111およびソース線112は、奇数行目に配置された各メモリセルペア10と偶数行目に配置された各メモリセルペア10との間に相当する位置で屈曲している。つまり、ビット線111およびソース線112は、複数のメモリセルペア10の行毎に屈曲している。第1のワード線104は、同一行に位置する各メモリセルペア10における第1の拡散領域101と第2の拡散領域102との間で屈曲している。第2のワード線105は、同一行に位置する各メモリセルペアにおける第2の拡散領域102と第3の拡散領域103との間で屈曲している。これにより、第1および第2のMOSトランジスタ15,18図1参照のゲート長方向が、ソース線112に対して傾くようになる。図4は、図2のメモリセルペア11を行列状に複数配置してメモリセルアレイを構成した図である。図4に示すメモリセルアレイは、図3に示すメモリセルアレイと比較するための例であり、図3および図4における共通の符号は、同一の構成要素を示す。なお、図3および図4に示すメモリセルアレイの回路図の例はともに、図13と同じである。また、図4における、ソース線112と第1の配線層107とのピッチ、ソース線112の幅、ビット線111の幅、およびX軸方向に隣接するメモリセルペア11における第1~第3の拡散領域101~103間の最小ピッチは、図3における、ソース線112と第1の配線層107とのピッチ、ソース線112の幅、ビット線111の幅、X軸方向に隣接するメモリセルペア10における第1~第3の拡散領域101~103間の最小ピッチと、それぞれ同じとし、これらはプロセスルールによって決まる。ここで、比較例として挙げた図4に示すメモリセルアレイ、および特許文献1の図32に示すメモリセルアレイには、メモリセルの面積が大きいという共通の問題がある。具体的に、図4のメモリセルペア11において、第1~第3の拡散領域101~103を繋げてなる連結領域は、その長手方向の辺がソース線112と平行となっている。また、ソース線112は、X軸方向に隣接するメモリセルペア11の連結領域間に配置されている。したがって、これらメモリセルペア11の連結領域の間隙が、プロセスルールによって決まる最小スペースよりも大きくなるように、連結領域間にマージンを比較的大きく取る必要がある。つまり、メモリセルペア11にはX軸方向に余分なスペースが含まれることになる。一方、図3のメモリセルペア10では、図4のメモリセルペア11の連結領域間に生じるマージンに、第2の拡散領域102を形成するようにして、第1~第3の拡散領域101~103全体の形状を略V字形状とするとこで、メモリセルペア10のY軸方向の長さを短縮することができる。つまり、図3のメモリセルペア10のX軸方向の長さは、図4のメモリセルペア11のX軸方向の長さと同じであるが、メモリセルペア10では、メモリセルペア11に存在する余分なスペースを利用して、第1~第3の拡散領域101~103を形成するようにしているため、メモリセルペア10のY軸方向の長さが縮まる。結果として、メモリセル12の面積をメモリセル13の面積よりも縮小することができる。以下に、メモリセル12,13のそれぞれの面積について具体的に説明する。まず、図4のメモリセル13と同じ面積である、符号13Aで示す領域以下、領域13Aと称する。の面積を算出する。図4に示すメモリセルアレイにおいて、ソース線112の幅をMLx、ソース線112および第1の配線層107の間隔をSLx、第1の配線層107の幅をMRxとすると、MLx,SLx,MRxによって決まる、領域13AのX軸方向の長さX11は、X11=MLx/2SLxMRxSLxMLx/2=MLx2SLxMRxとなる。また、第1および第2の拡散領域101,102と第1のワード線104とからなるMOSトランジスタのゲート幅をW、X軸方向に隣接する2つのメモリセルペア11における連結領域間に必要な最小スペースをSOxとすると、W,SOxによって決まる、領域13AのX軸方向の長さX12は、X12=SOxWSOx=W2SOxとなる。ここで、ゲート幅Wがよほど大きくなければX11>X12であるため、領域13AのX軸方向の長さは、X11とすることができる。また、Y軸方向に隣接する2つのメモリセルペア11における第1および第3の拡散領域101,103の間隔をSOy、第1の拡散領域101から第2の拡散領域102に向かう方向における第1の拡散領域101と第1のコンタクト106との間隔をSCy、第1および第4のコンタクト106,113のY軸方向の長さをMCy、第1の拡散領域101から第2の拡散領域102に向かう方向における第1のワード線104と第1のコンタクト106との間隔をSPy、第1のワード線104の幅をMPyとすると、領域13AのY軸方向の長さY1は、Y1=SOy/2SCyMCySPyMPySPyMCy/2=SOy/2SCy3/2MCy2SPyMPyとなる。ここで、計算の便宜上、SOy=SCy=SPy=Sとし、MCy=MPy=Mとすると、Y1=7/2S5/2M=3.5S2.5Mとなる。以上より、領域13Aの面積、つまり、メモリセル13の面積A13は、A13=X11×Y1となる。次に、図3のメモリセル12の面積を、符号12Aで示す領域以下、領域12Aと称する。および符号12Bで示す領域以下、領域12Bと称する。を用いて算出する。なお、メモリセル12の面積は、領域12Aおよび領域12Bと同じであり、領域12Aの底辺および高さと領域12Bの底辺および高さとは、それぞれ同じ長さである。また、以下の計算式で用いる各変数は、領域13Aの面積算出に用いた変数と同じである。MLx,SLx,MRxで表される、領域12AのX軸方向の長さX21は、X21=MLx2SLxMRxとなる。領域12Bにおける、底辺と斜辺とのなす角のうち小さい方の角度が45度であるため、W,SOxで表される、領域12A領域12BのX軸方向の長さX22は、X22=√2×X12=√2W2SOxとなる。ここで、X21およびX22の大小関係は不明であるが、X21≒X22として、領域12AのX軸方向の長さを、X21で表すこととする。また、領域12AのY軸方向の長さY2は、領域12Bにおける斜めの辺の長さをY2’とすると、Y2=Y2’/√2となる。したがって、Y2’を、SCy,MCy,MPy,SPyを用いて表すと、Y2=SCy√2MCySPyMPySPy√2MCySCy/√2=2SCy2√2MCy2SPyMPy/√2となる。ここで、計算の便宜上、SCy=SPy=Sとし、MCy=MPy=Mとすると、Y2={4S12√2M}/√2≒2.8S2.7Mとなる。以上より、領域12Aの面積、つまり、メモリセル12の面積A12は、A12=X21×Y2となる。図3の領域12AのX軸方向の長さX21と、図4の領域13AのX軸方向の長さX11とはともに、プロセスルールによって決まる、MLx,SLx,MRxで表されるため、X21=X11とみなすことができる。したがって、面積A12と面積A13との差は、Y1とY2との差に依存することになる。Y1-Y2=0.7S-0.2Mであるため、0.7S-0.2M>0、すなわち、3.5S>Mであれば、面積A12が面積A13よりも小さくなる。ここで、S≒Mとみなすことができるため、面積A12を、面積A13よりも十分に縮小できることがわかる。一方、特許文献1には、特許文献1の図5に示すメモリセルアレイを構成した場合、特許文献1の図5のメモリセルMCの面積を、特許文献1の図32のメモリセルMCの面積よりも縮小できることが開示されている。ところが、特許文献1の図5に示すようなメモリセルアレイを構成した場合、以下のような問題がある。図5は、特許文献1の図5に示すメモリセルアレイの回路図の例であり、特許文献1の図7と同等の回路図である。図5および図13における共通の符号は、同じ構成要素を示すため、その説明を省略する。図5および図13に示す回路図の相違点は、列方向におけるメモリセル200の接続の仕方である。具体的には、図13に示す回路図では、同一列のメモリセル200が縦列接続されているのに対して、図5に示す回路図では、例えば符号501に示す部分において、同一列のメモリセル200どうしが接続されていない。つまり、図5に示す回路図では、斜め方向に隣り合うメモリセル200が接続されている。これにより、図5に示す回路図のメモリセルアレイの形状、すなわち、特許文献1の図5のメモリセルアレイの形状は、平行四辺形状となる。したがって、特許文献1の図5のメモリセルアレイを例えば矩形状の半導体基板上に形成した場合、基板上にメモリセルMCが配置されない無駄なスペースが生じることになる。あるいは、平行四辺形状のメモリセルアレイを形成するために、基板を平行四辺形状に加工する必要がある。また、図5に示す回路図において、各メモリセル200を制御するための制御線が増えるという問題もある。具体的に、符号502,503,504,505は、図13に示す回路図には存在しない制御線である。図5に示す回路図では、ワード線205,206、ビット線209~212、およびソース線213~216の他に、制御線502~505が必要となる。これら制御線502~505は、デコーダ等に接続されるため、デコーダ等の回路規模が増大してしまう。さらに、特許文献1の図5では、斜め方向に隣接するメモリセルMCからなる2つのメモリセルペアにおいて、2本のワード線WLがX軸方向に直線に配置されており、2本のワード線WLの間にコンタクトCTが設けられている。したがって、プロセスルールによっては、ワード線WLとコンタクトCTとのスペースを十分に確保することが困難となる場合がある。ワード線WLとコンタクトCTとのスペースが狭すぎると、ワード線WLと、ビット線BLまたはソース線SLとがショートするおそれがあるため、このスペースを十分に広げることが好ましい。特許文献1の図5に対し、図3のメモリセルアレイの回路図は、図13の回路図と同じである。つまり、本実施形態によれば、メモリセル12の面積を縮小できるだけではなく、メモリセルアレイの形状が略長方形状になるため、上述した無駄なスペースが生じることがない。あるいは、メモリセルアレイを形成するために、特殊な形状の基板を用いる必要がない。また、図5の回路図に示す制御線502~505が不要である。さらに、図3のメモリセルペア10において、第1および第2の拡散領域101,102の間で第1のワード線104を、第2および第3の拡散領域102,103の間で第2のワード線105を屈曲させているため、第1および第2のワード線104,105と第1および第4のコンタクト106,113とのスペースを十分に確保できる。したがって、上述したようなショートを回避することができる。また、このように第1および第2のワード線104,105を屈曲させることで、以下のようなメリットがある。具体的に、図3に示すように第1および第2のワード線104,105を屈曲させることで、第1および第2のMOSトランジスタ15,18図1参照における実効のゲート幅Wが大きくなる。そのため、メモリセル12に流れるセル電流を増加させることができ、半導体記憶装置を、特に抵抗変化型メモリで構成した場合に、書き換え速度を向上させることができる。また、第1および第2のワード線104,105を屈曲させることで、第1~第3の拡散領域101~103を小さく形成しても、ゲート幅Wを比較的大きくすることができる。換言すると、第1~第3の拡散領域101~103を通常よりも小さいサイズで形成した場合であっても、プロセスルールによって決まる最小のゲート幅Wを有する第1および第2のMOSトランジスタ15,18を形成することができる。したがって、メモリセル12のさらなる小型化を図ることができる。図6は、図3に示す、18セル分のメモリセル12を有するメモリセルアレイを形成するためのマスクの例を示す図である。図6に示すメモリセルアレイ形成マスクは、拡散領域形成マスク601と、第1の配線層形成マスク602と、第2の配線層形成マスク603とを備えている。なお、ワード線形成マスク、コンタクト形成マスク、および抵抗変化型素子形成マスクは省略している。拡散領域形成マスク601は、略V字形状の図形をX軸方向に略90度回転させた形状となっており、拡散領域形成マスク601の長手方向の辺と第1の配線層形成マスク602とは略45度で交差している。拡散領域形成マスク601の形状は、正確な多角形状でなくてもよく、拡散領域形成マスク601の各端部が丸くなっていてもよい。したがって、図3の各メモリセルペア10に形成された第1~第3の拡散領域101~103の各端部は、丸くなっていてもよい。図7は、図3のメモリセルアレイの別の構成図である。図3および図7における共通の符号は、同一の構成要素を示す。図7に示すように、第1および第2のワード線104,105は、X軸方向に直線であってもよい。この場合、プロセスルールに応じて、第1および第2のワード線104,105と第1および第4のコンタクト106,113とのスペースを確保できるように、第1および第4のコンタクト106,113の位置を調整することが好ましい。なお、メモリセルペア10において、第1の拡散領域101から第2の拡散領域102に向かう方向とソース線112とがなす角度は45度でなくてもよく、例えば30度~60度の間でもよい。同様に、第3の拡散領域103から第2の拡散領域102に向かう方向とソース線112とがなす角度は45度でなくてもよい。図8は、図7のメモリセルアレイの別の例を示す構成図である。図7および図8における共通の符号は、同一の構成要素を示す。図8に示すメモリセルペア10のように、第2の拡散領域102のX軸方向における先端部の角度を90度よりも大きくしてもよい。また、ソース線112を、途中で分岐させて第4のコンタクト113に接続してもよい。このように、Y軸方向に伸びるソース線112と第4のコンタクト113とが、平面視で重なっていなくてもよい。-変形例-図9は、第1の実施形態の変形例に係るメモリセルアレイの構成図である。図3および図9における共通の符号は、同一の構成要素を示しているため、その説明を省略する。図9に示すように、1行目および3行目奇数行目の各メモリセルペア10における連結領域によって示される略V字形状の図形と、2行目偶数行目の各メモリセルペア10における連結領域によって示される略V字形状の図形とが、Y軸方向に対して互いに逆向きになっていてもよい。この場合、偶数行目のメモリセルペア10のうち、最左端のメモリセルペア10の第2の拡散領域102に、別途制御しなければならない制御線901を接続する必要があるが、その本数は比較的少なくて済む。以上、図9に示すようにメモリセルアレイを形成しても、メモリセルアレイの形状を略長方形状とすることができるとともに、メモリセル12の面積の縮小化が可能である。なお、図10のメモリセルペア10のように、第2の拡散領域102のX軸方向における先端部の角度を90度よりも大きくしてもよい。また、第1および第2のワード線104,105をX軸方向に直線にしてもよい。また、上述した、図3,図7~図10に示すメモリセルアレイにおいて、各ビット線111は、Y軸方向に直線であってもよい。<第2の実施形態>図11は、第2の実施形態に係る半導体記憶装置のメモリセルアレイの構成図である。図3および図11における共通の符号は、同一の構成要素を示すため、相違点について説明する。なお、図11のメモリセルアレイでは、図3と同様に、第2および第3のコンタクト108,110と、第1および第2の抵抗変化型素子109A、109Bとを省略している。図11のメモリセルペア14は、斜め方向に隣り合う2つのメモリセル12で構成される。メモリセルペア14における第1~第3の拡散領域101~103を繋げてなる連結領域の形状は、略長方形状になっている。また、連結領域の長手方向の辺は、ソース線112に対して略45度傾いている。なお、この角度は45度でなくてもよい。メモリセルペア14において、第1の拡散領域101の上部に設けられた第1の抵抗変化型素子109A図示省略と、第3の拡散領域103の上部に設けられた第2の抵抗変化型素子109B図示省略とは、異なるビット線111に接続されている。ビット線111とソース線112とは、メモリセルペア14の行間で交差するように配置されている。図11のメモリセルアレイの回路図は、図5と同じであり、図11のメモリセルアレイにおける符号121,122がそれぞれ、図5の回路図における制御線502,503に対応している。次に、図11のメモリセル12の面積を、領域12Aおよび領域12Bを用いて算出する。なお、以下の計算式で用いる各変数は、第1の実施形態で用いた変数と同じである。また、メモリセル12の面積は、領域12Aおよび領域12Bの面積と同じであり、領域12Aの底辺および高さと領域12Bの底辺および高さとは、それぞれ同じ長さである。MLx,SLx,MRxで表される、領域12A領域12BのX軸方向の長さX31は、X31=MLx2SLxMRxとなる。領域12Bの底辺と斜辺とのなす角のうち小さい方の角度が45度であるため、W,SOxで表される、領域12AのX軸方向の長さX32は、X32=X22=√2W2SOxとなる。ここで、X31およびX32の大小関係は不明であるが、X31≒X32として、領域12AのX軸方向の長さを、X31で表すこととする。また、領域12AのY軸方向の長さY3は、領域12Bにおける斜めの辺の長さをY3’とすると、Y3=Y3’/√2となる。したがって、Y3’を、SCy,MCy,MPy,SPyを用いて表すと、Y3=SCy√2MCySPyMPySPy√2MCySPy/√2=SCy2√2MCy3SPyMPy/√2となる。ここで、計算の便宜上、SCy=SPy=Sとし、MCy=MPy=Mとすると、Y3={4S12√2M}/√2≒2.8S2.7Mとなる。以上より、領域12Aの面積、つまり、メモリセル12の面積A12は、A12=X31×Y3となる。以上より、X31およびY3はそれぞれ、第1の実施形態で算出したX21およびY2に等しいため、本実施形態においても、第1の実施形態と同様に、メモリセル12の面積を縮小できることがわかる。なお、図11のメモリセルアレイにおいて、第1および第2のワード線104,105はともに、X軸方向に直線でもよいが、図11に示すように屈曲していることが好ましい。この場合、第1の実施形態において説明したように、第1および第2のワード線104,105と、ビット線111またはソース線112とがショートすることを抑制できたり、セル電流の増加およびメモリセル12のさらなる面積縮小といったメリットを得ることができるからである。図12は、図11に示す、18セル分のメモリセル12を有するメモリセルアレイを形成するためのマスクの例を示す図である。図12に示すメモリセルアレイ形成マスクは、複数の拡散領域形成マスク701と、複数の第1の配線層形成マスク702と、複数の第2の配線層形成マスク703とを備えている。なお、ワード線形成マスク、コンタクト形成マスク、および抵抗変化型素子形成マスクは省略している。拡散領域形成マスク701は、略長方形状の図形をX軸方向に略45度傾けた形状となっており、拡散領域形成マスク701の長手方向の辺と第1の配線層形成マスク702とは略45度で交差している。なお、拡散領域形成マスク701の形状は、正確な長方形状でなくてもよく、拡散領域形成マスク701の各端部が丸くなっていてもよい。したがって、図11に示すメモリセルアレイの各メモリセルペア14に形成された第1~第3の拡散領域101~103の各端部は、丸くなっていてもよい。以上、2つの実施形態に係るメモリセルペア10,14において、第1の拡散領域101から第2の拡散領域102に向かう方向、すなわち、第1および第2の拡散領域101,102を繋げてなる略矩形状の領域における長手方向の辺が、ソース線112に対して傾いていればよい。また、第3の拡散領域103から第2の拡散領域102に向かう方向、すなわち、第2および第3の拡散領域102,103を繋げてなる略矩形状の領域における長手方向の辺が、ソース線112に対して傾いていればよい。これらの傾きは、プロセスルールに応じて決定すればよい。なお、メモリセルペア10,14における連結領域の形状は、上記2つの実施形態で説明した形状に限られない。例えば、メモリセルペア10において、第1および第2の拡散領域101,102を繋げてなる略矩形状の領域における長手方向の辺と、第2および第3の拡散領域102,103を繋げてなる略矩形状の領域における長手方向の辺とが異なる長さであってもよい。また、第1の拡散領域101から第2の拡散領域102に向かう方向とソース線112とがなす角度は、第3の拡散領域103から第2の拡散領域102に向かう方向とソース線112とがなす角度と異なっていてもよい。上記2つの実施形態において、記憶素子として第1および第2の抵抗変化型素子109A,109Bを用いた場合について説明したが、記憶素子は抵抗変化型素子に限られない。記憶素子として例えば容量変化型素子を用いてもよい。また、第1の制御線をビット線111とし、第2の制御線をソース線112としてもよい。つまり、ビット線111およびソース線112の配置を逆にしてもよい。"