"動作状態と非動作状態とを有する負荷回路と、外部電源電圧を降圧した電圧を生成して前記負荷回路に接続された電源線に出力する第1および第2の電源回路とを備え、前記第1の電源回路は動作状態の前記負荷回路への電源電流の供給に用いられ、前記第2の電源回路は非動作状態の前記負荷回路への電源電流の供給に用いられ、前記第2の電源回路は、前記電源線に接続された出力ノードと、前記外部電源電圧を受ける電源ノードと前記出力ノードとの間に接続されたトランジスタと、第1の入力端子および参照電圧が入力される第2の入力端子を有し、前記第1および第2の入力端子間の電圧差に応じた制御電圧を前記トランジスタの制御電極に出力する比較器と、前記出力ノードの電圧を分圧した電圧を前記比較器の前記第1の入力端子に出力する、分圧比を変更可能な第1の分圧回路とを含み、前記第2の電源回路は、前記負荷回路が動作状態のときに、前記第1の分圧回路の分圧比を第1の分圧比から前記第1の分圧比よりも高い第2の分圧比に変更する、半導体装置。前記第2の電源回路は、前記負荷回路が動作状態から非動作状態へ移行するとき、非動作状態へ移行してから所定の時間経過したときに、前記第1の分圧回路の分圧比を前記第2の分圧比から前記第1の分圧比に戻す、請求項1に記載の半導体装置。前記第2の電源回路は、低消費電力モードと通常消費電力モードとを有し、前記半導体装置は、前記第2の電源回路を前記低消費電力モードおよび前記通常消費電力モードのいずれかに設定するためのヒューズ回路をさらに備え、前記第2の電源回路は、前記低消費電力モードに設定されている場合、前記負荷回路が動作状態のときに、前記第1の分圧回路の分圧比を前記第1の分圧比から前記第2の分圧比に変更し、前記第2の電源回路は、前記通常消費電力モードに設定されている場合、前記負荷回路が動作状態および非動作状態のいずれのときにも前記第1の分圧回路の分圧比を前記第1の分圧比のままで変化させない、請求項1に記載の半導体装置。前記ヒューズ回路の設定内容に拘わらず、前記第2の電源回路を前記低消費電力モードおよび前記通常消費電力モードのいずれにも切替えることが可能なテスト回路をさらに備える、請求項3に記載の半導体装置。前記第1の分圧回路は、前記出力ノードの電圧を複数の抵抗素子によって前記出力ノードの電圧を分圧し、前記第2の電源回路は、前記負荷回路が動作状態から非動作状態に切替わった後の第1の期間に限って、前記第1の分圧回路の抵抗素子よりも低い抵抗値を有する複数の抵抗素子によって、前記出力ノードの電圧を前記第1の分圧比で分圧した電圧を前記第1の入力端子に出力する第2の分圧回路をさらに含む、請求項1に記載の半導体装置。前記比較器は、各制御電極が前記第1および第2の入力端子としてそれぞれ用いられるトランジスタ対と、前記トランジスタ対を流れる電流の大きさを制御する電流制御部とを含み、前記電流制御部は、前記負荷回路が動作状態から非動作状態に切替わった後の第2の期間には、前記第2の期間外よりも前記トランジスタ対を流れる電流を増加させる、請求項1に記載の半導体装置。動作状態と非動作状態とを有する負荷回路と、外部電源電圧を降圧した電圧を生成して前記負荷回路に接続された電源線に出力する第1および第2の電源回路とを備え、前記第1の電源回路は動作状態の前記負荷回路への電源電流の供給に用いられ、前記第2の電源回路は非動作状態の前記負荷回路への電源電流の供給に用いられ、前記第2の電源回路は、前記電源線に接続された出力ノードと、前記外部電源電圧を受ける電源ノードと前記出力ノードとの間に接続されたトランジスタと、第1の入力端子および参照電圧が入力される第2の入力端子を有し、前記第1および第2の入力端子間の電圧差に応じた制御電圧を前記トランジスタの制御電極に出力する比較器と、前記出力ノードの電圧を複数の抵抗素子で分圧した電圧を前記第1の入力端子に出力する第1の分圧回路と、前記負荷回路が動作状態から非動作状態に切替わった後の第1の期間に限って、前記第1の分圧回路の抵抗素子よりも低い抵抗値を有する複数の抵抗素子を用いて、前記出力ノードの電圧を前記第1の分圧回路と同じ分圧比で分圧した電圧を前記第1の入力端子に出力する第2の分圧回路とを含む、半導体装置。前記比較器は、各制御電極が前記第1および第2の入力端子としてそれぞれ用いられるトランジスタ対と、前記トランジスタ対を流れる電流の大きさを制御する電流制御部とを含み、前記電流制御部は、前記負荷回路が動作状態から非動作状態に切替わった後の第2の期間には、前記第2の期間外よりも前記トランジスタ対を流れる電流を増加させる、請求項7に記載の半導体装置。動作状態と非動作状態とを有する負荷回路と、外部電源電圧を降圧した電圧を生成して前記負荷回路に接続された電源線に出力する第1および第2の電源回路とを備え、前記第1の電源回路は動作状態の前記負荷回路への電源電流の供給に用いられ、前記第2の電源回路は非動作状態の前記負荷回路への電源電流の供給に用いられ、前記第2の電源回路は、前記電源線に接続された出力ノードと、前記外部電源電圧を受ける電源ノードと前記出力ノードとの間に接続されたトランジスタと、第1の入力端子および参照電圧が入力される第2の入力端子を有し、前記第1および第2の入力端子間の電圧差に応じた制御電圧を前記トランジスタの制御電極に出力する比較器とを含み、前記比較器の第1の入力端子には、前記出力ノードの電圧または前記出力ノードの電圧を分圧した電圧が入力され、前記比較器は、各制御電極が前記第1および第2の入力端子として用いられるトランジスタ対と、前記トランジスタ対を流れる電流の大きさを制御する電流制御部とを含み、前記電流制御部は、前記負荷回路が動作状態から非動作状態に切替わった後の第2の期間には、前記第2の期間外よりも前記トランジスタ対を流れる電流を増加させる、半導体装置。前記電流制御部は、前記第2の期間に、前記トランジスタ対を流れる電流の大きさを多段階で変化させる、請求項6,8,9のいずれか1項に記載の半導体装置。従来例のVDC回路は、内部電源電圧VDC回路の出力電圧が目標電圧よりも高い場合は、外部電源からの電流供給を止め、内部電源電圧が目標電圧よりも低い場合は外部電源から電流供給を行なうという動作をする。このため、内部電源電圧VDC回路の出力電圧が目標電圧よりも高い値に一端設定されてしまうと、内部電源電圧は動作電流やリーク電流などにより消費されない限り下がることはない。このため、半導体装置が動作状態から待機状態に移行したときに、スタンバイVDC回路の出力電圧が目標電圧よりも高くなってしまうという問題が生じる。具体的に説明すると、半導体装置が動作状態のとき、電流供給能力の大きいアクティブVDC回路が活性状態となって電源電圧の供給を行なうが、従来技術ではスタンバイVDC回路も活性状態が維持される。このとき、半導体装置の電流消費が大きいために内部電源電圧は目標電圧よりも低くなりがちであるので、スタンバイVDC回路はより多くの電流を供給するように動作する。ここで、一般にスタンバイVDC回路はできるだけ消費電力を抑えたいため、アクティブVDC回路よりも出力電圧の反応が鈍い。このため、半導体装置が待機状態に移行した後、出力電圧が目標電圧に達してからも、スタンバイVDC回路からの電流供給を止めるまでに時間差があり、内部電源電圧が目標電圧よりも高くなりすぎてしまう。この発明は、上記の問題点を考慮してなされたものであり、その主たる目的は、半導体装置が動作状態から待機状態非動作状態に移行するとき、内部電源電圧の目標電圧からの上昇を抑制することである。この発明の実施の一形態による半導体装置は、動作状態と非動作状態とを有する負荷回路と、外部電源電圧を降圧した電圧を生成して負荷回路に接続された電源線に出力する第1および第2の電源回路とを備える。第1の電源回路は動作状態の負荷回路への電源電流の供給に用いられ、第2の電源回路は非動作状態の負荷回路への電源電流の供給に用いられる。第2の電源回路は、電源線に接続された出力ノードと、トランジスタと、比較器と、第1の分圧回路とを備える。トランジスタは、外部電源電圧を受ける電源ノードと出力ノードとの間に接続される。比較器は、第1の入力端子および参照電圧が入力される第2の入力端子を有し、第1および第2の入力端子間の電圧差に応じた制御電圧をトランジスタの制御電極に出力する。第1の分圧回路は、出力ノードの電圧を分圧した電圧を比較器の第1の入力端子に出力する回路であり、分圧比を変更可能である。第2の電源回路は、負荷回路が動作状態のときに、第1の分圧回路の分圧比を第1の分圧比から第1の分圧比よりも高い第2の分圧比に変更する。上記の実施の形態によれば、負荷回路が動作状態のとき、第2の電源回路スタンバイVDC回路は、第1の分圧回路の分圧比をより高い値に変更する。この結果、半導体装置が動作状態から非動作状態に移行するとき、内部電源電圧の基準電圧からの上昇を抑制することができる。以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。<実施の形態1>[半導体装置1の全体構成]図1は、この発明の実施の形態1による半導体装置1の構成例を示すブロック図である。図1の半導体装置1は、SRAM装置の例である。図1を参照して、半導体装置1は、複数のメモリセルが行列状に配列されたメモリセルアレイ2と、アドレスバッファ21と、制御信号入力バッファ23と、コントロール回路およびテストモード回路22と、入力バッファ24と、出力バッファ25と、行デコーダワードドライバ3と、列デコーダ4と、センスアンプ5と、プリアンプライトドライバ6とを含む。アドレスバッファ21は、外部から入力されたアドレス信号A0~A20を取り込み、内部アドレス信号Int.A0~Int.A20、行アドレス信号Xおよび列アドレス信号Yを出力する。制御信号入力バッファ23は、外部から制御信号として、チップセレクト信号/CS1,CS2、ライトイネーブル信号/WE、出力イネーブル信号/OE、上位バイトセレクト信号/UB、および下位バイトセレクト信号/LBを取り込む。制御信号入力バッファ23は、これらの信号に基づいて、制御信号として、内部チップセレクト信号Int.CS1,Int.CS2、内部ライトイネーブル信号int.WE、および内部出力イネーブル信号Int.OEを生成して出力する。コントロール回路およびテストモード回路22は、アドレスバッファ21から内部アドレス信号Int.A0~Int.A20を受けかつ制御信号入力バッファ23から制御信号Int.CS1,IntCS2,IntOE,Int.WEを受ける。コントロール回路およびテストモード回路22は、これらの信号に基づいて各機能ブロックに制御信号を出力する。たとえば、コントロール回路22は、後述するVDC制御回路16に内部チップセレクト信号/CSを出力し、入力バッファ24にデータ入力イネーブル信号DINEを出力し、出力バッファ25に内部出力イネーブル信号OEを出力する。入力バッファ24は、外部から書込データDQ<0,15>を受けて内部書込データを生成する。出力バッファ25は、選択されたメモリセルからセンスアンプ5によって読み出された後、プリアンプ6で増幅されたデータをさらにバッファ処理し、読出データDQ<0,15>として外部に出力する。行デコーダワードドライバ3は、アドレスバッファ21から与えられた行アドレス信号Xをデコードする行デコーダと、この行デコーダの出力信号に従ってメモリセルアレイ2のアドレス指定された行ワード線を選択状態へ駆動するためのワードドライバとを含む。列デコーダ4は、アドレスバッファ21から与えられた内部列アドレス信号Yをデコードして列選択信号を発生する。センスアンプ5は、メモリセルアレイ2の選択行に接続されたメモリセルのデータの検知および増幅を行なう。プリアンプライトドライバ6は、入力バッファ24からの内部書込データを増幅して選択メモリセルへ伝達するライトドライバと、選択メモリセルからセンスアンプ5によって検出されたデータを増幅するプリアンプとを含む。図1の半導体装置1は、さらに、外部電源電圧入力ピン9に入力された外部電源電圧VCCを降下させた内部電源電圧VDDを生成し、生成した内部電源電圧VDDを半導体装置内部の各機能ブロックに供給するための電源線17に出力する電源電圧発生回路10を含む。この電源電圧発生回路10は、基準電圧発生回路11と、定電流発生回路12と、電源電圧降下回路VDC回路13と、VDC制御回路16とを含む。基準電圧発生回路11は、内部電源電圧VDDの基準となる参照電圧VREFを発生して、VDC回路13後述するアクティブVDC回路14およびスタンバイVDC回路15に供給する。定電流発生回路12は、定電流信号ICONSTを生成して後述するスタンバイVDC回路15に与える。定電流信号ICONSTは、スタンバイVDC回路15に含まれる差動増幅器型の比較器を流れる駆動電流の大きさを制御するための信号である。電源電圧降下回路13は、アクティブVDC回路14とスタンバイVDC回路15とを含み、コントロール回路22から出力されるチップ選択信号/CSに基づいてVDC制御回路16によって制御される。アクティブVDC回路14は、動作状態の半導体装置1の各機能ブロックに電源電圧電源電流を供給するための回路であり、スタンバイVDC回路15は、待機状態の半導体装置1の各機能ブロックに電源電圧電源電流を供給するための回路である。アクティブVDC回路14はスタンバイVDC回路15よりも電流供給能力が高い。スタンバイVDC回路15は低消費電力化のためアクティブVDC回路14よりも消費電力が抑えられている。チップ選択信号/CSは半導体装置1の動作モードを制御するための信号である。チップ選択信号/CSが活性状態この実施の形態では、ローレベルLレベルのとき半導体装置1は動作状態にあり、チップ選択信号/CSが非活性状態この実施の形態では、ハイレベルHレベルのとき半導体装置1は待機状態非動作状態にある。VDC制御回路16は、チップ選択信号/CSに基づいて、アクティブVDC回路14を制御するための第1の電源制御信号としてアクティブVDCイネーブル信号EN以下、EN信号とも称するを生成するとともに、スタンバイVDC回路15を制御するための第2の電源制御信号としてスタンバイVDCイネーブル信号SEN以下、SEN信号とも称するを生成する。以下、アクティブVDC回路14、スタンバイVDC回路15およびVDC制御回路16について詳細に説明する。[電源電圧発生回路10の詳細な構成]図2は、図1の電源電圧発生回路10を取り出して示した図である。図2を参照して、電源電圧発生回路10は、基準電圧発生回路11、アクティブVDC回路14およびスタンバイVDC回路15を含む。図2では、図1の定電流発生回路12およびVDC制御回路16の図示は省略されている。これらの回路は、外部電源電圧VCCを受けて動作する。アクティブVDC回路14は、EN信号が活性化されたときこの実施の形態では、Hレベルになったとき、外部電源電圧を降圧した内部電源電圧VDDを生成して各機能ブロックに供給する。アクティブVDC回路14は、EN信号が非活性化されたときこの実施の形態では、Lレベルになったとき、内部電源電圧VDDの供給を停止する。スタンバイVDC回路15のSEN信号に応じた動作は、図4を参照して後述する。従来のスタンバイVDC回路ではSEN信号が入力されておらず、スタンバイVDC回路はチップ選択信号/CSの論理レベルによらず、常に動作状態となっていた。これに対して、この実施の形態のスタンバイVDC回路14は半導体装置1が動作状態のときには出力電流がほとんど0になるように制御され、さらなる低消費電力化が図られている。VDC制御回路16の構成例図3は、VDC制御回路16の内部構成を示すブロック図である。図3を参照して、VDC制御回路16は、チップ選択信号/CSが活性化Lレベルしたことに応答して、アクティブVDC回路14に出力するEN信号を活性状態Hレベルにするとともに、スタンバイVDC回路15に出力するSEN信号を非活性状態この実施の形態では、Lレベルにする。VDC制御回路16は、チップ選択信号/CSが非活性状態Hレベルになったことに応答して、アクティブVDC回路14に出力するEN信号を非活性状態Lレベルにするとともに、スタンバイVDC回路15に出力するSEN信号を活性状態この実施の形態では、Hレベルにする。チップ選択信号/CSの論理レベルに変化に応答してEN信号およびSEN信号の論理レベルを変化させるタイミングは遅延Delay回路によって制御する。具体的には図3に示すように、VDC制御回路16は、チップ選択信号/CSに基づいてEN信号を生成するアクティブVDC回路14用の遅延回路ACTDelay回路31と、チップ選択信号/CSに基づいてSEN信号を生成するスタンバイVDC回路15用の遅延回路STBDelay回路32とを含む。スタンバイVDC回路15の構成例図4は、スタンバイVDC回路15の一例を示す回路図である。図4を参照して、スタンバイVDC回路15は、図1の電源線17に接続される出力ノード18と、PMOSPositivechannelMetalOxideSemiconductorトランジスタPTRS1と、分圧比を変更可能な分圧回路40と、比較器50と、インバータINV1とを含む。PMOSトランジスタPTRS1は、外部電源電圧VCCを受ける電源ノード以下、VCCノードとも称すると出力ノード18との間に接続される。PMOSトランジスタPTRS1はゲート電極制御電極に制御電圧ZDRVを受け、制御電圧ZDRVの大きさに応じた電流をVCCノードから出力ノード18に流す。分圧回路40は、出力ノード18の電圧すなわち、内部電源電圧VDDを抵抗分圧した分圧電圧CMPSを比較器50の端子に出力する。比較器50は、端子に入力された分圧電圧CMPSと-端子に入力された参照電圧VREF図1、図2の基準電圧発生回路11によって生成されるとの差電圧に応じた制御電圧ZDRVをPMOSトランジスタPTRS1のゲート電極に出力する。ここで、図4のスタンバイVDC回路15の特徴は分圧回路40の分圧比がSEN信号に応じて変化する点にある。分圧比を可変にするために、分圧回路40は、出力ノード18と接地電圧GNDを与える接地ノード以下、GNDノードとも称するとの間に順に直列接続された抵抗素子RS1,RS2,RS3と、スイッチ素子としてのNMOSNegativechannelMetalOxideSemiconductorトランジスタNTR1,NTR2とを含む。トランジスタNTR1は、抵抗素子RS1,RS2の接続ノードNODES2と比較器50の端子との間に接続され、トランジスタNTR2は、抵抗素子RS2,RS3の接続ノードNODES1と比較器50の端子との間に接続される。トランジスタNTR1のゲート電極にはSEN信号の論理レベルをインバータINV1によって反転した信号が入力され、トランジスタNTR2のゲート電極にSEN信号が入力される。抵抗素子RS1,RS2,RS3の抵抗値をそれぞれrs1,rs2,rs3とすると、SEN信号がHレベルのとき、比較器50の端子に入力される電圧CMPSは、接続ノードNODES1の電位に等しくなり、CMPS=VDD×rs3/...で表わされる分圧比は、rs3/である。ここで、内部電源電圧VDDが目標値に等しくなったときに式1で示される電圧CMPSが参照電圧VREFに等しくなるように、抵抗素子RS1,RS2,RS3の抵抗値が選択される。なお、低消費電力化のために、抵抗素子RS1,RS2,RS3の各抵抗値は、後述する図5のアクティブVDC回路14に設けられた分圧回路41を構成する抵抗素子RA1,RA2の各抵抗値よりもかなり大きくなっている。具体的な制御動作としては、内部電源電圧VDDが所望の目標値よりも増加したために式1で表わされる電位CMPSが参照電位VREFよりも大きくなった場合には、比較器50から出力される制御電圧ZDRVが増加するのでトランジスタPTRS1を流れる電流が減少する。この結果、内部電源電圧VDDが次第に低下する。逆に、内部電源電圧が所望の目標値よりも減少したために式1で表わされる電位CMPSが参照電位VREFよりも小さくなった場合には、比較器50から出力される制御電圧ZDRVが減少するのでトランジスタPTRS1を流れる電流が増加する。この結果、内部電源電圧VDDは次第に増加する。一方、SEN信号がLレベルのとき、比較器50の端子に入力される電位CMPSは、接続ノードNODES2の電位に等しくなり、CMPS=VDD×/...で表わされる分圧比は、/であり、SEN信号がHレベルの場合よりも高い。式2で表わされる電位CMPSは、式1で表わされる電位CMPSよりも大きいので、制御電圧ZDRVはより大きくなり、トランジスタPTRS1を流れる電流は、SEN信号がHレベルの場合よりも減少するほとんど0になって、トランジスタPTRS1はオフ状態になる。アクティブVDC回路14の構成例図5は、アクティブVDC回路14の一例を示す回路図である。図5を参照して、アクティブVDC回路14は、図1の電源線17に接続される出力ノード19と、PMOSトランジスタPTRA1,PTRA2と、分圧回路41と、比較器51と、NMOSトランジスタNTRA2と、インバータINV2とを含む。PMOSトランジスタPTRA1は、VCCノードと出力ノード19との間に接続され、ゲート電極に入力される比較器51の出力電圧に応じた電流をVCCノードから出力ノード19に流す。分圧回路41は、抵抗素子RA1,RA2とNMOSトランジスタNTRA1とを含み、これらは出力ノード19とGNDノードとの間にこの順で接続される。抵抗素子RA1,RA2の接続ノードNODEA1は比較器51の端子に接続される。トランジスタNTRA1のゲート電極には、アクティブVDCイネーブル信号ENが入力される。したがって、分圧回路41は、EN信号がHレベルのときは、接続ノードNODEA1の電圧CMPA分圧電圧を比較器51の端子に出力する。EN信号がLレベルのときはトランジスタNTRRA1がオフ状態になるので、接続ノードNODEA1の電圧は電源電圧VDDに等しくなる。比較器51は、PMOSトランジスタPTRA2を介して電源電圧VCCの供給を受け、NMOSトランジスタNTRA2を介して接地電圧GNDの供給を受ける。トランジスタPTRA2のゲート電極にはインバータINV2によってEN信号の論理レベルが反転された信号が入力される。トランジスタNTRA2のゲート電極にはEN信号が入力される。したがって、比較器51は、EN信号がHレベルのときのみ動作し、端子に入力された分圧電圧CMPAと-端子に入力された参照電圧VREFの電圧差に応じた制御電圧をトランジスタPTRA1のゲート電極に出力する。図5において、抵抗素子RA1,RA2の抵抗値をra1,ra2とし、トランジスタNTRA1のオン抵抗を無視すると、EN信号がHレベルのとき、比較器51の端子に入力される電圧CMPAは、CMPA=VDD×ra2/で表わされる。したがって、内部電源電圧VDDを所望の目標値としたときに式3で示されるCMPAが参照電圧VREFに等しくなるように、抵抗素子RA1,RA2の抵抗値が選択される。図5のアクティブVDC回路14を図4のスタンバイVDC回路15と比較したとき、図5のPMOSトランジスタPTRA1のサイズチャネル幅Wとチャネル長Lとの非W/Lは、図4のPMOSトランジスタNTRS1のサイズよりも大きい。これによって、アクティブVDC回路14の電流供給能力をスタンバイVDC回路15の電流供給能力よりも高めることができる。さらに、分圧回路41を構成する抵抗素子RA1,RA2の抵抗値は、図4のスタンバイVDC回路15に設けられた分圧回路40を構成する抵抗素子RS1,RS2,RS3の各抵抗値よりもかなり小さくしている。これによって、VDC回路の出力電圧内部電源電圧VDDの変化に応じてノードNODEA1の電圧が素早く変化するようにする。すなわち、アクティブVDC回路14の感度を上げることができる。さらに、アクティブVDC回路14に設けられた差動増幅型の比較器51の駆動電流を、スタンバイVDC回路15に設けられた差動増幅型の比較器50の駆動電流よりも大きくしている。これによって、比較器51の動作速度を上げることができる。[電源電圧発生回路10の動作]図6は、チップ選択信号/CSに応じた電源電圧発生回路10の動作を示すタイミング図である。図6のタイミング図は、上から順に、チップ選択信号/CS、アクティブVDCイネーブル信号EN、およびスタンバイVDCイネーブル信号SENの各波形を示す。以下、図4~図6を参照して、図1の電源電圧発生回路10の動作を説明する。時刻t1で、チップ選択信号/CSが活性状態Lレベルに切替わることによって、半導体チップはスタンバイ待機状態からアクティブ動作状態に移行する。このチップ選択信号/CSの変化に応答して、EN信号はほとんど遅延時間なしで活性状態Hレベルに切替わる。これによって、アクティブVDC回路14は動作状態となって電源電流を供給する。一方、SEN信号は、チップ選択信号/CSの変化から所定時間経過した時刻t2に比活性状態Lレベルに切替わる。このSEN信号の変化によって図4の分圧回路40の分圧比が高くなり、比較器50の端子への入力電圧が式2に示すように増加する。これによって、スタンバイVDC回路15に設けられた駆動トランジスタPTRS1に流れる電流が、SEN信号がHレベルの場合よりも減少しほとんど0になる、駆動トランジスタPTRS1はオフ状態になる。次の時刻t3で、チップ選択信号/CSが非活性状態Hレベルに切替わることによって、半導体チップはアクティブ動作状態からスタンバイ待機状態に移行する。このチップ選択信号/CSの変化に応答して、チップ選択信号/CSの変化から所定時間経過した時刻t4に、SEN信号は活性状態Hレベルに切替わる。このSEN信号の変化によって図4の分圧回路40の分圧比が低い状態に戻り、比較器50の端子への入力電圧が式1に示すように減少する。これによって、スタンバイVDC回路15に設けられた駆動トランジスタPTRS1に流れる電流が、SEN信号がLレベルの場合よりも増加し、駆動トランジスタPTRS1はオン状態になる。次の時刻t5に、EN信号が非活性状態Lレベルに切替わることによって、アクティブVDC回路14は、非動作状態となって電源電流の供給を停止する。[実施の形態1の半導体装置の効果]従来のVDC回路の問題点チップ選択信号/CSが非活性状態Hレベルに切替わることにより半導体装置が待機状態に移行する際、その切替動作たとえば、ワード線のディスエーブル動作を行なうために半導体装置の消費電流はすぐには減少しない。このため、チップ選択信号/CSがHレベルに切替わった後もしばらくアクティブVDC回路を動作させる必要があるこの遅延時間をtd0とする。ここで、従来のスタンバイVDC回路は常時動作しているため、チップ消費電流が大きくなって内部電源電圧VDDの電圧レベルが設定した目標値よりも低い状態にあると、スタンバイVDC回路の駆動用のPMOSトランジスタをオンさせ外部電源VCCより電圧が供給される。この場合、内部電源電圧VDDが目標値になった後も、スタンバイVDC回路は感度が鈍いために、駆動用PMOSトランジスタをしばらくONさせて、外部電源VCCから電位を供給し続ける。このような事態になっても、スタンバイVDC回路の駆動用PMOSトランジスタが完全にオフするまで、アクティブVDCを動作させ続ければ問題は発生しないと考えられる。しかしながら、製造プロセスに起因した遅延時間td0のばらつきや、チップ選択信号/CSがHレベルに切替わった後に残存する消費電流のばらつきにより、アクティブVDC回路が動作を停止した後も、スタンバイVDC回路の駆動用PMOSトランジスタがオンし続けることがしばしば生じる。そうすると、VDDレベルが目標値より高くなりすぎてしまう。VDDレベルが目標値よりも一旦高くなってしまうと、スタンバイVDC回路は消費電流が小さいためにVDDレベルが目標値よりも高い状態が維持される。実施の形態1のVDC回路の効果本実施の形態によるVDC回路13の場合には、チップ選択信号/CSが活性状態の間、および活性状態から非活性状態に切替わった後もしばらくの間、分圧回路40の分圧比を通常よりも増加させることによってスタンバイVDC回路15に設けられた駆動用トランジスタPTRS1を完全にオフにする前述の式2で表わされる電圧CMPSが比較器50の端子に供給される。この間、アクティブVDC回路14を動作させることによって、内部電源電圧VDDを目標電圧に安定させる。目標電圧Vtgは、駆動能力の高いアクティブVDC回路14によって決まり、前述の式1,3から、Vtg=VREF×/rs3=VREF×/ra2...と表わされる。その後、消費電流の大きいアクティブVDC回路14の動作を停止させる。以上の手順によって、スタンバイVDC回路15の駆動用PMOSトランジスタPTRS1から過大な電流供給を抑えることができ、半導体装置が待機状態のときに内部電源電圧VDDが目標電圧Vtgよりも高くなることを阻止することができる。実施の形態1のその他の効果を以下に列挙する。まず、スタンバイVDC回路15は、半導体装置の動作期間アクティブ期間中に比較器50への出力電圧を変更するだけであるので、半導体装置の動作時にスタンバイVDC回路15の動作を完全に停止してしまう場合に比べて、動作状態からスタンバイ状態への移行時におけるスタンバイVDC回路15の反応速度が速くなっている。半導体装置が動作状態のときにスタンバイVDC回路15の駆動用PMOSトランジスタPTRS1をほぼオフ状態にするので、従来のスタンバイVDC回路に比べて消費電力を削減することができる。さらに、スタンバイVDC回路15において分圧回路40の抵抗値および反応速度を調整することによって、図6の遅延時間td1を従来のVDC回路における遅延時間td0よりも短くすることが可能になる。この結果、さらなる低消費電力化も可能になる。スタンバイVDC回路15は、従来のスタンバイVDC回路に設けられた分圧回路内のノードをコンパレータの入力ノードとして新たに接続するだけで構成されるので、レイアウト面積の増大を最小に抑えることができる。本実施の形態によれば、内部電源電圧VDDの変動を抑えることができるので、内部電源電圧維持のために設けるデカップル容量を大きくしすぎる必要がない。したがって、チップ面積の増大を抑えることができるとともに、MOS容量で作製したデカップル容量の容量値の増大に伴う信頼性の低下も回避することができる。[変形例]図4のスタンバイVDC回路15に設けられた駆動用のPMOSトランジスタPTRS1に代えてNMOSトランジスタを用いることもできる。この場合、図4において、参照電圧VREFが比較器50の端子に入力され、分圧回路40の出力電圧CMPSが比較器50の-端子に入力されるように変更する必要がある。半導体装置が動作状態アクティブ状態のとき、接続ノードNODES2の電圧が比較器50の-端子に供給され分圧比が高い、半導体装置が非動作状態待機状態のとき、接続ノードNODES1の電圧が比較器50の-端子に供給される分圧比が低い点は、PMOSトランジスタPTRS1を用いる場合と同じである。<実施の形態2>実施の形態2のスタンバイVDC回路15は、低消費電力モードと通常消費電力モードとを有する。スタンバイVDC回路15は、低消費電力モードに設定されている場合、半導体装置が動作状態になると、分圧回路40の分圧比を待機状態よりも高い値に変更するすなわち、実施の形態1の場合と同じ動作を行なう。スタンバイVDC回路15は、通常消費電力モードに設定されている場合、半導体装置が動作状態および非動作状態のいずれのときにも第1の分圧回路の分圧比を通常の低い値のままで変化させない。このような低消費電力モードおよび通常消費電力モードを設定するために、図1のコントロール回路/テストモード回路22には、ヒューズ回路33が設けられている。VDC制御回路16Aは、ヒューズが導通状態未切断のときはスタンバイVDC回路15を低消費電力モードで動作させ、ヒューズが非導通状態切断のときはスタンバイVDC回路15を通常消費電力モードで動作させる。図7は、この発明の実施の形態2によるVDC制御回路16Aの構成を示すブロック図である。図7のVDC制御回路16Aにおいて、スタンバイVDC回路15用の遅延回路32Aは、ヒューズ回路33で発生したFSIG信号をさらに受ける点で、図3の遅延回路32と異なる。図8は、図7の遅延回路32Aの動作を説明するための図である。図8の表を参照して、図7のヒューズ回路33が導通状態のときにはFSIG信号はHレベルになり、ヒューズ回路33が非導通状態のときにはFSIG信号はLレベルになる。FSIG信号がHレベルのとき、SEN信号はチップ選択信号/CSに応じて論理レベルが切替わる。すなわち、低消費電力モードが実施される。FSIG信号がLレベルのとき、SEN信号はチップ選択信号/CSの論理レベルによらずHレベルのままとなり、低消費電力モードが実施されない通常消費電力モードのままである。<実施の形態3>実施の形態3による半導体装置では、実施の形態2の半導体装置において、図1のコントロール回路/テストモード回路22にTMS信号を発生するテスト回路34がさらに設けられる。図9は、この発明の実施の形態3によるVDC制御回路16Bの構成を示すブロック図である。図9のVDC制御回路16Bにおいて、スタンバイVDC回路15用の遅延回路32Bは、テスト回路34で発生したTMS信号をさらに受ける点で、図7の遅延回路32Aと異なる。図10は、図9の遅延回路32Bの動作を説明するための図である。図10に示した表を参照して、テスト回路34は、テスト動作時に、ヒューズ回路33の設定内容にかかわらずヒューズの切断未切断よらず、スタンバイVDC回路15を低消費電力モードおよび通常消費電力モードのいずれにも切替えることが可能である。具体的には、TMS信号がLレベルの場合、ヒューズ回路33が導通状態ヒューズが未切断の場合は低消費電力モードになり、ヒューズ回路33が非導通状態ヒューズが切断の場合は通常消費電力モードになる。すなわち、実施の形態2の場合と同じである。一方、TMS信号がHレベルの場合には、ヒューズ回路33が導通状態ヒューズが未切断の場合は通常消費電力モードになり、ヒューズ回路33が非導通状態ヒューズが切断の場合は低消費電力モードになる。すなわち、実施の形態2の場合と逆になる。<実施の形態4>[電源電圧発生回路10Aの構成]図11は、この発明の実施の形態4による電源電圧発生回路10Aの構成を示すブロック図である。図11のアクティブVDC回路14Aは、EN信号に加えてEN1信号をさらにVDC制御回路16から受ける点で、図2のアクティブVDC回路14と異なる。図11のスタンバイVDC回路15Aは、SEN信号に代えてSEN1信号をVDC制御回路16から受ける点で、図2のスタンバイVDC回路15と異なる。なお、図11のVDC制御回路16の図示は省略されている。また、図11のその他の点は図2の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。[スタンバイVDC回路15Aの構成例]図12は、図11のスタンバイVDC回路15Aの構成の一例を示す回路図である。図12を参照して、スタンバイVDC回路15Aは、図1の電源線17に接続される出力ノード18と、PMOSトランジスタPTRS1と、分圧回路42と、比較器52とを含む。トランジスタPTRS1は、VCCノードと出力ノード18との間に接続され、そのゲート電極に比較器52の出力電圧を受ける。トランジスタPTRS1を流れる電流は、比較器52の出力電圧に応じて変化する。分圧回路42は、抵抗素子RS41,RS42によって出力ノード18の電圧内部電源電圧VDDを分圧し、分圧電圧CMPS抵抗素子RS41,RS42の接続ノードNODES41の電圧を比較器52に出力する。比較器52に流れる駆動電流の大きさを変化させることによって、比較器52の動作速度を変更可能である。具体的に、比較器52は、PMOSトランジスタPTR41,PTR42と、NMOSトランジスタNTR41,NTR42,NTR47~NTR49とを含む。NMOSトランジスタNTR41,NTR42,NTR49によって、駆動電流の大きさを制御する電流制御部60が構成される。トランジスタPTR41およびNTR47は、この順で直列にVCCノードとノードND100との間に接続される。トランジスタPTR42およびNTR48は、VCCノードとノードND100との間にこの順で直列に、トランジスタPTR41およびNTR47の直列接続体とは並列に接続される。トランジスタPTR42のゲートは、トランジスタPTR41のゲートおよびドレインに接続される。トランジスタNTR47のゲートは、比較器52の端子に相当し、分圧回路42のノードNODES41と接続される。トランジスタNTR48のゲートは、比較器52の-端子に相当し、参照電圧VREFが入力される。トランジスタPTR42のドレインは、比較器52の出力端子に相当し、トランジスタPTRS1のゲートに接続される。トランジスタNTR49は、ノードND100とGNDノードとの間に接続される。トランジスタNTR41,NTR42は、ノードND100とGNDノードとの間にこの順で直列に、トランジスタNTR49と並列に接続される。トランジスタNTR41およびNTR49の各ゲートには図11の定電流発生回路12から定電流信号ICONSTが入力される。トランジスタNTR42のゲートにはSEN1信号が与えられる。トランジスタNTR49には、定電流信号ICONSTの電圧レベルに応じた大きさの電流が流れる。トランジスタNTR41には、SEN1信号がHレベルのときに限って、定電流信号ICONSTの電圧レベルに応じた大きさ電流が流れる。したがって、SEN1信号がHレベルの場合は、SEN1信号がLレベルの場合に比べて、PMOSトランジスタ対PTR41,PTR42ならびにNMOSトランジスタ対NTR47,NTR48を流れる電流を増加させることができる。これによって比較器52をより高速に動作させることができる。[アクティブVDC回路14Aの構成例]図13は、図11のアクティブVDC回路14Aの構成の一例を示す回路図である。図13を参照して、アクティブVDC回路14Aは、図1の電源線17に接続される出力ノード19と、PMOSトランジスタPTRA1と、分圧回路41と、比較器53とを含む。トランジスタPTRA1は、VCCノードと出力ノード19との間に接続され、比較器53の出力電圧をゲート電極に受ける。トランジスタPTRA1は、比較器53の出力電圧に応じて流れる電流が変化する。分圧回路41は、抵抗素子RA1,RA2とNMOSトランジスタNTRA1とを含み、これらは出力ノード19とGNDノードとの間にこの順で接続される。トランジスタNTRA1のゲート電極にはEN信号が入力されるので、分圧回路41は、EN信号がHレベルのときは、抵抗素子RA1,RA2の接続ノードNODEA1の電圧CMPA分圧電圧を比較器53に出力する。EN信号がLレベルのときはトランジスタNTRA1がオフ状態になるので、接続ノードNODEA1の電圧は電源電圧VDDに等しくなる。比較器53の駆動電流の大きさを変化させることによって、比較器53の動作速度は変更可能である。具体的に、比較器53は、PMOSトランジスタPTR51,PTR52と、NMOSトランジスタNTR51~NTR54とを含む。NMOSトランジスタNTR53,NTR54によって、駆動電流の大きさを制御する電流制御部61が構成される。トランジスタPTR51およびNTR51はこの順で直列にVCCノードとノードND101との間に接続される。トランジスタPTR52およびNTR52はVCCノードとノードND101との間にこの順で直列に、トランジスタPTR51およびNTR51の直列接続体とは並列に接続される。トランジスタPTR52のゲートは、トランジスタPTR51のゲートおよびドレインに接続される。トランジスタNTR51のゲートは、比較器53の端子に相当し、分圧回路41のノードNODEA1と接続される。トランジスタNTR52のゲートは、比較器52の-端子に相当し、参照電圧VREFが入力される。トランジスタPTR52のドレインは、比較器52の出力端子に相当し、トランジスタPTRA1のゲートに接続される。トランジスタNTR53,NTR54は、ノードND101とGNDノードとの間に互いに並列に接続される。トランジスタNTR53のゲートにはEN1信号が与えられ、トランジスタNTR54のゲートにはEN信号が与えられる。EN信号とEN1信号とが共にLレベルのときは比較器53は非動作状態となる。EN信号がHレベルになり、EN1信号がさらにHレベルになると、トランジスタ対PTR51,PTR52およびトランジスタ対NTR51,NTR52に流れる電流が最も増加する。[実施の形態4による内部電源電圧発生回路10Aの動作]図14は、チップ選択信号/CSに応じた電源電圧発生回路10Aの動作を示すタイミング図である。図14のタイミング図は、上から順に、チップ選択信号/CS、EN信号、EN1信号、およびSEN1信号の各波形を示す。以下、図12~図14を参照して、実施の形態4による電源電圧発生回路10Aの動作について説明する。時刻t1で、チップ選択信号/CSが活性状態Lレベルに切替わることによって、半導体チップはスタンバイ待機状態からアクティブ動作状態に移行する。このチップ選択信号/CSの変化に応答して、EN信号はほとんど遅延時間なしで活性状態Hレベルに切替わる。これによって、アクティブVDC回路14Aは動作状態となって電源電流を供給する。さらに、時刻t1~t2の期間に、EN1信号がHレベルになることによって、アクティブVDC回路14Aに設けられた比較器53の動作速度を高める。次の時刻t3で、チップ選択信号/CSが非活性状態Hレベルに切替わることによって、半導体チップはアクティブ動作状態からスタンバイ待機状態に移行する。このチップ選択信号/CSの変化から所定時間経過した時刻t4から時刻t6までの期間t10に、SEN1信号は活性状態Hレベルに切替わる。このSEN1信号の変化によって、スタンバイVDC回路15Aの比較器52の動作が高速化されるので、出力電圧を制御するPMOSトランジスタPTRS1のゲート電位を、内部電源電圧VDDの変化に追随してより高速に変化させることが可能になる。この結果、従来のスタンバイVDC回路では反応の鈍さによってPMOSトランジスタPTRS1のターンオフが遅れて内部電源電圧VDDのレベルが目標値よりも高くなっていたが、このような事態が生じることを防止することができる。上記の時刻t4とほぼ同時か若干後の時刻t5に、EN信号がLレベルに切替わる。これによってアクティブVDC回路14Aの動作が停止する。実施の形態1で説明したように、時刻t3~t5までの期間td41は半導体装置の切替わり時の電流消費を考慮して、アクティブVDC回路14Aを動作状態としている。ただし、実施の形態4の場合には、時刻t4~t6のt10の期間内に半導体チップの消費電流がスタンバイ状態のレベルにまで達すればよいので、期間td41を図6の期間td1よりも短くすることができる。このため、チップ全体の消費電流をより削減することができる。<実施の形態4の変形例1>図15は、実施の形態4の変形例1によるスタンバイVDC回路15Bの構成を示す回路図である。図16は、実施の形態4の変形例1によるアクティブVDC回路14Bの構成を示す回路図である。図12のスタンバイVDC回路15Aおよび図13のアクティブVDC回路14Aでは、分圧回路42,41がそれぞれ設けられていたが、この分圧回路42,41を設けない構成にすることもできる。すなわち、図15のスタンバイVDC回路15Bでは、図12の分圧回路42が設けられずに、出力ノード18がトランジスタNTR47のゲートに直接接続される。したがって、比較器52は、内部電源電圧VDDそのものと参照電圧VREFとを比較する。図16のアクティブVDC回路14Bでは、図13の分圧回路41が設けられずに、出力ノード19がトランジスタNTR51のゲートに直接接続される。したがって、比較器53は、内部電源電圧VDDそのものと参照電圧VREFとを比較する。<実施の形態4の変形例2>図17は、実施の形態4の変形例2による電源電圧発生回路10Cの構成を示すブロック図である。図17を参照して、アクティブVDC回路14Cは、EN信号およびEN1信号に加えてEN2信号をさらに受ける点で、図11の電源電圧発生回路10Aと異なる。スタンバイVDC回路15Cは、SEN1信号に加えてSEN2信号をさらに受ける点で図11の電源電圧発生回路10Aと異なる。これらの制御信号EN信号、EN1信号、EN2信号、SEN1信号、およびSEN2信号は、VDC制御回路16によって生成される。なお、図17のVDC制御回路16の図示は省略されている。また、図17のその他の点は図11の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。図18は、図17のスタンバイVDC回路15Cの構成の一例を示す回路図である。図18のスタンバイVDC回路15Cに設けられる電流制御部62は、NMOSトランジスタNTR43,NTR44をさらに含む点で図12の電流制御部60と異なる。トランジスタNTR43,NTR44は、この順でノードND100とGNDノードとの間に直列に、トランジスタNTR41,42の直列接続体とは並列に接続される。トランジスタNTR43のゲートには定電流信号ICONSTが入力され、トランジスタNTR44のゲートにはSEN2信号が入力される。したがって、スタンバイVDC回路15Cにおいて、SEN1信号およびSEN2信号がともにHレベルの場合は、SEN1信号のみがHレベルの場合に比べて、トランジスタ対PTR41,PTR42およびトランジスタ対NTR47,NTR48に流れる電流をさらに増加させることができる。図17のアクティブVDC回路14Cについても同様に、図13のアクティブVDC回路14AにおいてNMOSトランジスタNTR53と並列にNMOSトランジスタNTR55とするが設けられる図示省略。NMOSトランジスタNTR55のゲートにはEN2信号が入力される。図19は、チップ選択信号/CSに応じた電源電圧発生回路10Cの動作を示すタイミング図である。図19のタイミング図は、上から順に、チップ選択信号/CS、EN信号、EN1信号、EN2信号、SEN1信号、およびSEN2信号の各波形を示す。以下、図17~図19を参照して、実施の形態4の変形例2による電源電圧発生回路10Cの動作について説明する。時刻t1で、チップ選択信号/CSが活性状態Lレベルに切替わることによって、半導体チップはスタンバイ待機状態からアクティブ動作状態に移行する。このチップ選択信号/CSの変化に応答して、EN信号はほとんど遅延時間なしで活性状態Hレベルに切替わる。これによって、アクティブVDC回路14Cは動作状態となって電源電流を供給する。さらに、時刻t1~t2の期間にEN1信号がHレベルになり、時刻t1~t3の期間にEN2信号がHレベルなることによって、アクティブVDC回路14Aに設けられた比較器53の駆動電流を増加させ、その動作速度を高める。次の時刻t4で、チップ選択信号/CSが非活性状態Hレベルに切替わることによって、半導体チップはアクティブ動作状態からスタンバイ待機状態に移行する。このチップ選択信号/CSの変化に応答して、チップ選択信号/CSの変化から所定時間経過した時刻t5から時刻t7までの期間にSEN1信号が活性状態Hレベルに切替わり、時刻t5から時刻t8までの期間にSEN2信号が活性状態Hレベルに切替わる。上記の時刻t5とほぼ同時か若干後の時刻t6に、EN信号がLレベルに切替わる。これによってアクティブVDC回路14Cの動作が停止する。このように、実施の形態4の変形例2の場合には、図18の電流制御部62によって比較器54に流れる電流を段階的に切替えることができる。したがって、図19の時刻t5~t7の期間に比較器54に流れる電流を増加させることによって、この期間のスタンバイVDC回路15Cの感度を上げることができ、結果として、比較器54の駆動電流の増加させる期間全体の長さt14を、図14のt10よりも減少させることができる。さらに、半導体チップが待機状態に戻ってからアクティブVDC回路14Cが停止するまでの遅延時間td42も図14の遅延時間td41よりも短くでき、消費電流のさらなる削減が可能になる。ここで、SEN1信号およびSEN2信号が共にHレベルとなる期間は、想定されるスタンバイ時間よりも遥かに短いので、スタンバイ電流の増加はほとんど問題とならない。追加されるトランジスタの数も少ないのでレイアウト面積の増加量も小さくほとんど問題とならない。<実施の形態4の変形例3>実施の形態4の変形例2によるスタンバイVDC回路15CおよびアクティブVDC回路14Cには分圧回路が設けられていたが、この分圧回路を設けない構成とすることができる。図20は、実施の形態4の変形例3によるスタンバイVDC回路15Dの構成を示す回路図である。図20のスタンバイVDC回路15Dでは、図18の分圧回路42が設けられずに、出力ノード18がトランジスタNTR47のゲートに直接接続される。したがって、比較器54は、内部電源電圧VDDそのものと参照電圧VREFとを比較する。図20のその他の点は図18の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。アクティブVDC回路についても同様に分圧回路を設けない構成とすることができる。具体的には図16のアクティブVDC回路14Bにおいて、NMOSトランジスタNTR53と並列にNMOSトランジスタNTR55とするが設けられる図示省略。NMOSトランジスタNTR55のゲートにはEN2信号が入力される。<実施の形態5>[電源電圧発生回路10Eの構成]図21は、この発明の実施の形態5による電源電圧発生回路10Eの構成を示すブロック図である。図21のアクティブVDC回路14Aは、EN信号に加えてEN1信号をVDC制御回路16からさらに受け、図11および図13に示した構成と同じである。図21のスタンバイVDC回路15Eは、SEN信号に代えてLRON信号をVDC制御回路16から受ける点で、図2のスタンバイVDC回路15と異なる。図21のその他の点は図2の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。なお、図21では、図1の定電流発生回路12およびVDC制御回路16の図示が省略されている。[スタンバイVDC回路15Eの構成例]図22は、図21のスタンバイVDC回路15Eの構成の一例を示す回路図である。図22を参照して、スタンバイVDC回路15Eは、図1の電源線17に接続される出力ノード18と、PMOSトランジスタPTRS1と、出力ノード18およびGNDノード間に互いに並列に設けられた第1および第2の分圧回路43,44と、切替回路70と、比較器55とを含む。トランジスタPTRS1は、VCCノードと出力ノード18との間に接続され、比較器55の出力電圧をそのゲート電極に受ける。トランジスタPTRS1を流れる電流の大きさは、比較器55の出力電圧に応じて変化する。第1の分圧回路43は、出力ノード18とGNDノードとの間に順に直列に設けられた抵抗素子R1,R2を含む。第1の分圧回路43は、抵抗素子R1,R2によって出力ノード18の電圧内部電源電圧VDDを分圧し、分圧電圧抵抗素子R1,R2の接続ノードNODES51の電圧を出力する。第2の分圧回路44は、出力ノード18とGNDノードとの間に順に直列に設けられた抵抗素子R3,R4およびNMOSトランジスタN1とを含む。NMOSトランジスタN1のゲートにはLRON信号が入力される。したがって、第2の分圧回路44は、LRON信号がHレベルのときに抵抗素子R3,R4によって出力ノード18の電圧内部電源電圧VDDを分圧し、分圧電圧抵抗素子R3,R4の接続ノードNODEL51の電圧を出力する。抵抗素子R1,R2,R3,R4の抵抗値をそれぞれr1,r2,r3,r4とすると、r1:r2=r3:r4...r1>r3,r2>r4...の関係が成立つ。すなわち、第1の分圧回路43の分圧比と第2の分圧回路44の分圧比とは等しく、第1の分圧回路43を構成する各抵抗素子の抵抗値は、第2の分圧回路44を構成する各抵抗素子の抵抗値よりも大きい。ここで、分圧回路を構成する抵抗素子の抵抗値が大きくなるにつれて、内部電源電圧VDDが変化しても、分圧ノード抵抗素子の接続ノードの電圧変化はCR時定数のために遅れて変化するようになる。逆に、分圧回路を構成する抵抗素子の抵抗値が小さくなるにつれて、分圧回路を介して電流消費が大きくなる。切替回路70は、LRON信号がLレベルのとき、第1の分圧回路43のノードNODES51と比較器55の端子とを接続し、LRON信号がHレベルのとき、第2の分圧回路44のノードNODEL51と比較器55の端子とを接続する。具体的には、切替回路70は、NMOSトランジスタSW1,SW2とインバータINV3とを含む。NMOSトランジスタSW1はノードNODES51と比較器55の端子との間に接続され、NMOSトランジスタSW2はノードNODEL51と比較器55の端子との間に接続される。NMOSトランジスタSW1のゲートには、LRON信号の論理レベルをインバータINV3で反転した信号が入力される。NMOSトランジスタSW2のゲートには、LRON信号が入力される。比較器55は、端子に入力された分圧回路43または44の出力電圧CMPSと、-端子に入力された参照電圧VREFとを比較し、比較結果に応じた大きさの参照電圧をPMOSトランジスタPTRS1のゲートに出力する。図23は、図22の比較器55の構成をさらに詳しく示した回路図である。図23には、比較器55以外のスタンバイVDC回路15Eの各構成も示される。図23を参照して、比較器55は、PMOSトランジスタPTR61,PTR62と、NMOSトランジスタNTR61~NTR63とを含む。トランジスタPTR61およびNTR61は、この順で直列にVCCノードとノードND102との間に接続される。トランジスタPTR62およびNTR62は、VCCノードとノードND102との間にこの順で直列に、トランジスタPTR61およびNTR61の直列接続体とは並列に接続される。トランジスタPTR62のゲートは、トランジスタPTR61のゲートおよびドレインに接続される。トランジスタNTR61のゲートは、比較器55の端子に相当し、切替回路70を介して分圧回路43のノードNODES51または分圧回路44のノードNODEL51と接続される。トランジスタNTR62のゲートは、比較器55の-端子に相当し、参照電圧VREFが入力される。トランジスタPTR62のドレインは、比較器55の出力端子に相当し、トランジスタPTRS1のゲートに接続される。トランジスタNTR63は、ノードND102とGNDノードとの間に接続される。トランジスタNTR63のゲートには、定電流発生回路12から定電流信号ICONSTが入力される。[実施の形態5による電源電圧発生回路10Eの動作]図24は、チップ選択信号/CSに応じた電源電圧発生回路10Eの動作を示すタイミング図である。図24のタイミング図は、上から順に、チップ選択信号/CS、EN信号、EN1信号、およびLRON信号の各波形を示す。以下、図21~図24を参照して、実施の形態5による電源電圧発生回路10Eの動作について説明する。時刻t1で、チップ選択信号/CSが活性状態Lレベルに切替わることによって、半導体チップはスタンバイ待機状態からアクティブ動作状態に移行する。このチップ選択信号/CSの変化に応答して、EN信号はほとんど遅延時間なしで活性状態Hレベルに切替わる。これによって、アクティブVDC回路14Aは動作状態となって電源電流を供給する。さらに、時刻t1~t2の期間に、EN1信号がHレベルになることによって、図13のアクティブVDC回路14Aに設けられた比較器53の動作速度を高める。次の時刻t3で、チップ選択信号/CSが非活性状態Hレベルに切替わることによって、半導体チップはアクティブ動作状態からスタンバイ待機状態に移行する。このチップ選択信号/CSの変化から所定時間経過した時刻t4から時刻t6までの期間t20に、LRON信号は活性状態Hレベルに切替わる。このLRON信号の変化によって、比較器55の端子に入力される信号がノードNODES51の電圧からNODEL51に電圧に切替わる。これによって、比較器55の端子に入力される電圧の変化が高速化されるので、出力電圧を制御するPMOSトランジスタPTRS1のゲート電位を、内部電源電圧VDDの変化に追随してより高速に変化させることが可能になる。この結果、従来のスタンバイVDC回路では反応の鈍さによってPMOSトランジスタPTRS1のターンオフが遅れて内部電源電圧VDDのレベルが目標値よりも高くなっていたが、このような事態が生じることを防止することができる。特に、第1の分圧回路43を構成する抵抗素子R1,R2の抵抗値が大きいときほど有効である。なお、低抵抗の第2の分圧回路44を使用する期間t20は、想定されるスタンバイ時間よりも遥かに短い時間であり、時刻t6以降は、第2の分圧回路44を流れる電流はNMOSトランジスタN1によって遮断される。したがって、スタンバイ電流の増加はほとんど生じない。第2の分圧回路44を構成する低抵抗の抵抗素子R3,R4は比較的レイアウト面積が小さいので、チップ面積の増大も最小限に抑えることができる。上記の時刻t4とほぼ同時か若干後の時刻t5に、EN信号がLレベルに切替わる。これによってアクティブVDC回路14Aの動作が停止する。実施の形態1で説明したように、時刻t3~t5までのtd5の期間は半導体装置の切替わり時の電流消費を考慮して、アクティブVDC回路14Aを動作状態としている。<実施の形態6>図25は、この発明の実施の形態6による半導体装置に設けられるスタンバイVDC回路15Fの構成を示す回路図である。実施の形態6は、実施の形態1と実施の形態5とを組み合せたものである。図25のスタンバイVDC回路15Fは、第1の分圧回路40と並列に第2の分圧回路45をさらに含むとともに、インバータINV1に代えて切替回路71を含む点で図4のスタンバイVDC回路15と異なる。図25において、PMOSトランジスタPTRS1、比較器50、および第1の分圧回路40は図1の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。第2の分圧回路45は、出力ノード18とGNDノードとの間に順に直列に接続された、抵抗素子RS4,RS5,RS6およびNMOSトランジスタN1を含む。NMOSトランジスタN1のゲートにはLRON信号が入力される。抵抗素子RS5,RS6の接続ノードNODEL1は、切替回路71を介して比較器50の端子と接続される。抵抗素子RS1,RS2,RS3,RS4,RS5,RS6の抵抗値をそれぞれrs1,rs2,rs3,rs4,rs5,rs6とすると、rs1:rs2:rs3=rs4:rs5:rs6...rs1>rs4,rs2>rs5,rs3>rs6...の関係が成立つ。すなわち、トランジスタNTR2が導通することによってノードNODES1が選択されたときの第1の分圧回路40の分圧比と、第2の分圧回路45の分圧比とは等しい。第1の分圧回路40を構成する各抵抗素子の抵抗値は、第2の分圧回路45を構成する各抵抗素子の抵抗値よりも大きい。切替回路71は、インバータINV4と、NORゲートLG1と、NMOSトランジスタSW3とを含む。NMOSトランジスタSW3は、第2の分圧回路45のノードNODEL1と比較器50の端子との間に接続される。トランジスタSW3のゲートには、LRON信号が入力される。トランジスタNTR1のゲートには、インバータINV4によってSEN信号を反転した信号が入力される。トランジスタNTR2のゲートには、SEN信号の反転信号とLRON信号とのNOR演算結果が入力される。図26は、実施の形態6において、チップ選択信号/CSに応じた電源電圧発生回路の動作を示すタイミング図である。図26のタイミング図は、上から順に、チップ選択信号/CS、EN信号、SEN信号、およびLRON信号の各波形を示す。以下、図25、図26を参照して、実施の形態6による電源電圧発生回路の動作について説明する。時刻t1で、チップ選択信号/CSが活性状態Lレベルに切替わることによって、半導体チップはスタンバイ待機状態からアクティブ動作状態に移行する。このチップ選択信号/CSの変化に応答して、EN信号が活性状態Hレベルに切替わることよって、アクティブVDC回路は動作状態となって電源電流を供給する。さらに、SEN信号が非活性状態Lレベルに切替わることによって、スタンバイVDC回路15Fの分圧回路40の分圧比が通常より高い状態ノードNODES2が選択されるに変化する。次の時刻t2で、チップ選択信号/CSが非活性状態Hレベルに切替わることによって、半導体チップはアクティブ動作状態からスタンバイ待機状態に移行する。このチップ選択信号/CSの変化から所定時間経過した時刻t4にEN信号が非活性状態Lレベルに切替わることよって、アクティブVDC回路は停止状態となる。さらに、SEN信号が活性状態Hレベルに切替わることによって、スタンバイVDC回路15Fの分圧回路40の分圧比が通常の低い状態ノードNODES1が選択されるに戻る。さらに、時刻t2におけるチップ選択信号/CSの変化よりも所定時間経過した時刻t3から時刻t5までの期間t20に、LRON信号は活性状態Hレベルに切替わる。このLRON信号の変化によって、比較器55の端子に入力される信号が第2の分圧回路45のノードNODEL1の電圧に切替わる。これによって、比較器55の端子に入力される電圧変化が高速化されるので、出力電圧を制御するPMOSトランジスタPTRS1のゲート電位をより高速に変化させることが可能になる。なお、チップ選択信号/CSがHレベルに変化してから、アクティブVDC回路が停止するまでの時間td15は、実施の形態5における図24の場合時間td5よりも短くすることができる。<実施の形態7>図27は、この発明の実施の形態7による半導体装置に設けられるスタンバイVDC回路15Gの構成を示す回路図である。実施の形態7は、実施の形態4と実施の形態5とを組み合せたものである。図27のスタンバイVDC回路15Gは、図23の比較器55を図12の比較器52に置換したものである。図27において、図12および図23と同一または相当する部分には同一の参照符号を付して説明を繰返さない。なお、SEN1信号およびLRON信号は同一信号で構成しても構わない。図28は、実施の形態7において、チップ選択信号/CSに応じた電源電圧発生回路の動作を示すタイミング図である。図28のタイミング図は、上から順に、チップ選択信号/CS、EN信号、EN1信号、SEN1信号、およびLRON信号の各波形を示す。以下、図27、図28を参照して、実施の形態7による電源電圧発生回路の動作について説明する。時刻t1で、チップ選択信号/CSが活性状態Lレベルに切替わることによって、半導体チップはスタンバイ待機状態からアクティブ動作状態に移行する。このチップ選択信号/CSの変化に応答して、EN信号が活性状態Hレベルに切替わることよって、アクティブVDC回路は動作状態となって電源電流を供給する。さらに、時刻t1~t2の期間に、EN1信号がHレベルになることによって、図13のアクティブVDC回路14Aに設けられた比較器53の動作速度を高める。次の時刻t3で、チップ選択信号/CSが非活性状態Hレベルに切替わることによって、半導体チップはアクティブ動作状態からスタンバイ待機状態に移行する。このチップ選択信号/CSの変化から所定時間経過した時刻t4からt6までの期間t20に、SEN1信号がHレベルになるとともにLRON信号がHレベルになる。これによって、比較器52の駆動電流が増加することにより比較器52の動作が高速化する。さらに、比較器55の端子に入力される信号が低抵抗の分圧回路44の出力電圧に切替わるので、比較器55の端子に入力される電圧の変化が高速化される。以上の結果、出力電圧を制御するPMOSトランジスタPTRS1のゲート電位をより高速に変化させることが可能になり、待機状態のときに内部電源電圧VDDが目標値よりも高く設定される危険性が減少する。上記の時刻t4とほぼ同時か若干後の時刻t5に、EN信号がLレベルに切替わる。これによってアクティブVDC回路の動作が停止する。実施の形態1で説明したように、時刻t3~t5までのtd45の期間は半導体装置の切替わり時の電流消費を考慮して、アクティブVDC回路14Aを動作状態としている。この遅延時間td45は、実施の形態6の図26の場合td15よりもさらに短くすることができる。<実施の形態8>図29は、この発明の実施の形態8による半導体装置に設けられるスタンバイVDC回路15Hの構成を示す回路図である。実施の形態8は、実施の形態1と実施の形態4とを組み合せたものである。図29のスタンバイVDC回路15Hは、図4のスタンバイVDC回路15において比較器50を図12の比較器52に置換したものである。図29において、図4および図12と同一または相当する部分には同一の参照符号を付して説明を繰返さない。図30は、実施の形態8において、チップ選択信号/CSに応じた電源電圧発生回路の動作を示すタイミング図である。図30のタイミング図は、上から順に、チップ選択信号/CS、EN信号、SEN信号、およびSEN1信号の各波形を示す。以下、図29、図30を参照して、実施の形態8による電源電圧発生回路の動作について説明する。時刻t1で、チップ選択信号/CSが活性状態Lレベルに切替わることによって、半導体チップはスタンバイ待機状態からアクティブ動作状態に移行する。このチップ選択信号/CSの変化に応答して、EN信号が活性状態Hレベルに切替わることよって、アクティブVDC回路は動作状態となって電源電流を供給する。さらに、時刻t1から所定時間経過した時刻t2に、SEN信号が非活性状態Lレベルに切替わることによって、スタンバイVDC回路15Hの分圧回路40の分圧比が通常より高い状態ノードNODES2が選択されるに変化する。次の時刻t3で、チップ選択信号/CSが非活性状態Hレベルに切替わることによって、半導体チップはアクティブ動作状態からスタンバイ待機状態に移行する。このチップ選択信号/CSの変化から所定時間経過した時刻t4に、SEN信号が活性状態Hレベルに切替わることによって、スタンバイVDC回路15Hの分圧回路40の分圧比が通常の低い状態ノードNODES1が選択されるに戻る。さらに、時刻t4から時刻t6までの間、SEN1信号が活性状態Hレベルに変化することによって、比較器52の駆動電流が増加することにより比較器52の動作が高速化する。以上によって、待機状態のときに内部電源電圧VDDが目標値よりも高く設定される危険性が減少する。上記の時刻t4とほぼ同時か若干後の時刻t5に、EN信号がLレベルに切替わる。これによってアクティブVDC回路14Aの動作が停止する。実施の形態1で説明したように、時刻t3~t5までのtdx4の期間は半導体装置の切替わり時の電流消費を考慮して、アクティブVDC回路14Aを動作状態としている。この遅延時間tdx4は、実施の形態1,4の場合図6のtd1、図14のtd41、図19のtd42よりも短くすることができる。<実施の形態9>図31は、この発明の実施の形態9による半導体装置に設けられるスタンバイVDC回路15Iの構成を示す回路図である。実施の形態9は、実施の形態1,4,5を組み合せたものである。図31のスタンバイVDC回路15Iは、図25のスタンバイVDC回路15Fにおいて比較器50を図12の比較器52に置換したものである。図31において、図12、図25と同一または相当する部分には同一の参照符号を付して説明を繰返さない。図32は、実施の形態9において、チップ選択信号/CSに応じた電源電圧発生回路の動作を示すタイミング図である。図32のタイミング図は、上から順に、チップ選択信号/CS、EN信号、SEN信号、LRON信号、およびSEN1信号の各波形を示す。以下、図31、図32を参照して、実施の形態9による電源電圧発生回路の動作について説明する。時刻t1で、チップ選択信号/CSが活性状態Lレベルに切替わることによって、半導体チップはスタンバイ待機状態からアクティブ動作状態に移行する。このチップ選択信号/CSの変化に応答して、EN信号が活性状態Hレベルに切替わることよって、アクティブVDC回路は動作状態となって電源電流を供給する。さらに、時刻t1から所定時間経過した時刻t2に、SEN信号が非活性状態Lレベルに切替わることによって、スタンバイVDC回路15Iの分圧回路40の分圧比が通常より高い状態ノードNODES2が選択されるに変化する。次の時刻t3で、チップ選択信号/CSが非活性状態Hレベルに切替わることによって、半導体チップはアクティブ動作状態からスタンバイ待機状態に移行する。このチップ選択信号/CSの変化から所定時間経過した時刻t4に、SEN信号が活性状態Hレベルに切替わることによって、スタンバイVDC回路15Iの分圧回路40の分圧比が通常の低い状態ノードNODES1が選択されるに戻る。さらに、時刻t4から時刻t5までの間、SEN1信号が活性状態Hレベルに変化することによって、比較器52の駆動電流が増加することにより比較器52の動作が高速化する。さらに、時刻t4から時刻t6までの間、LRON信号が活性状態Hレベルになることによって、比較器52の端子に入力される信号が低抵抗の分圧回路45の出力電圧に切替わるので、比較器52の端子に入力される電圧の変化が高速化される。以上の結果、出力電圧を制御するPMOSトランジスタPTRS1のゲート電位をより高速に変化させることが可能になり、待機状態のときに内部電源電圧VDDが目標値よりも高く設定される危険性が減少する。上記の時刻t4とほぼ同時か若干後の時刻に、EN信号がLレベルに切替わる。これによってアクティブVDC回路の動作が停止する。実施の形態1で説明したように、時刻t3~t5までのtdx45の期間は半導体装置の切替わり時の電流消費を考慮して、アクティブVDC回路14Aを動作状態としている。この遅延時間tdx45は、実施の形態8の場合図30のtdx4よりもさらに短くすることができる。今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"