"第1の主面と前記第1の主面に対向する第2の主面とを有する半導体基板と、前記第1の主面に形成された第1の半導体領域と、前記第1の主面に形成された複数のトレンチと、前記トレンチ内に充填された多結晶シリコン層からなるゲート電極と、前記トレンチに直交する方向に形成され、前記トレンチ間をつなぐ、多結晶シリコン層からなる橋渡し電極と、前記半導体基板の周縁に沿って形成され、前記ゲート電極及び前記橋渡し電極に接続される集電電極と、前記第1の主面に形成され、前記第1の半導体領域にコンタクトする第1の電極と、第1の金属層からなり、前記第1の電極に接続される第1の外部取り出し電極と、第2の金属層からなり、前記ゲート電極に接続される第2の外部取り出し電極とが、前記第1の主面上に並置された半導体装置であって、前記第1の外部取り出し電極は、前記ゲート電極上を覆う絶縁膜を介して前記ゲート電極上にかかるように一体的に形成された再配列構造を有する半導体装置。請求項1に記載の半導体装置であって、前記トレンチはストライプ状に形成されており、前記橋渡し電極は前記トレンチに対して直交するように設けられており、前記第1の外部取り出し電極は、括れ部を除いて、前記半導体基板表面全体にわたって形成されており、前記括れ部に前記第2の外部取り出し電極が形成された半導体装置。請求項1または2に記載の半導体装置であって、前記第1および第2の金属層は、同一の金属材料で構成された半導体装置。請求項1乃至3のいずれか1項に記載の半導体装置であって、前記第1の半導体領域はソース領域であり、前記第1の外部取り出し電極はソースパッドであり、前記第2の外部取り出し電極はゲートパッドである半導体装置。請求項4に記載の半導体装置であって、前記ソースパッドは、銅めっき層を含む半導体装置。請求項1乃至5のいずれか1項に記載の半導体装置であって、前記絶縁膜は窒化シリコン層を含む半導体装置。請求項5または6に記載の半導体装置であって、前記ソースパッドは、銅層及びチタン層からなる密着層と、銅層と、ニッケル層と、金層とが順次積層されてなる半導体装置。請求項5乃至7のいずれか1項に記載の半導体装置であって、前記半導体基板を搭載する半導体基板搭載部と、少なくとも2本のリードとを有するリードフレームを具備し、前記2本のリードはそれぞれ連結導体を介して前記ソースパッド及び前記ゲートパッドに接続され、少なくとも前記ソースパッド及び前記ゲートパッドを覆うように樹脂封止のなされた半導体装置。特許文献1においては、橋渡し電極が多結晶シリコンである場合、多結晶シリコンのシート抵抗が大きいためゲート抵抗を下げるのに限界があった。図22にゲート抵抗のフィンガー長依存性を示す。図中縦軸はゲート抵抗、横軸はフィンガー長μmである。図中実線aは橋渡し電極が多結晶シリコンの場合、実線bは橋渡し電極がアルミニウムの場合を示す。この図から明らかなように、橋渡し電極が多結晶シリコンの場合は、アルミニウムに比べシート抵抗が高く、橋渡し効果が少なくなりゲート抵抗が高くなっていることがわかる。このためゲート抵抗低減のためには、橋渡し電極としてはシート抵抗の低いアルミニウム層を用いるのが望ましいことがわかる。ただしアルミニウム層を橋渡し電極として用いた場合、図23a及びbに多結晶シリコン層及びアルミニウム層の平面図を示すように、アルミニウム層はソース電極35s0としても使用しているため、ソース電極が分断されることになる。このため、このソース電極が分断されたMOSFETを組み立てるためには、この分断されたソース電極のすべてを接続する必要があるため、組み立ての制約を受けるという問題がある。本発明は、前記実情に鑑みてなされたもので、トレンチゲートを有する半導体装置に関して、ソース抵抗の上昇を抑制しつつ、ゲートの配線抵抗の低減を図り、動作速度の高速化を目的とするものである。上記目的を解決するために、本発明は、第1の主面と前記第1の主面に対向する第2の主面とを有する半導体基板と、前記第1の主面に形成された第1の半導体領域と、前記第1の主面に形成された複数のトレンチと、前記トレンチ内に充填された多結晶シリコン層からなるゲート電極と、前記トレンチに直交する方向に形成され、前記トレンチ間をつなぐ、多結晶シリコン層からなる橋渡し電極と、前記半導体基板の周縁に沿って形成され、前記ゲート電極及び前記橋渡し電極に接続される集電電極と、前記第1の主面に形成され、前記第1の半導体領域にコンタクトする第1の電極と、第1の金属層からなり、前記第1の電極に接続される第1の外部取り出し電極と、第2の金属層からなり、前記ゲート電極に接続される第2の外部取り出し電極とが、前記第1の主面上に並置された半導体装置であって、前記第1の外部取り出し電極は、前記ゲート電極上を覆う絶縁膜を介して前記ゲート電極上にかかるように一体的に形成された再配列構造を有する。また、本発明は、上記半導体装置であって、前記トレンチがストライプ状に形成されており、前記橋渡し電極は前記トレンチに対して直交するように設けられており、前記第1の外部取り出し電極は、括れ部を除いて、前記半導体基板表面全体にわたって形成されており、前記括れ部に前記第2の外部取り出し電極が形成されたものを含む。また、本発明は、上記半導体装置であって、前記第1および第2の金属層は、同一の金属材料で構成されたものを含む。また、本発明は、上記半導体装置であって、前記第1の半導体領域はソース領域であり、前記第1の外部取り出し電極はソースパッドであり、前記第2の外部取り出し電極はゲートパッドであるものを含む。また、本発明は、上記半導体装置であって、前記ソースパッドは、銅めっき層を含む。また、本発明は、上記半導体装置であって、前記絶縁膜は窒化シリコン層を含む。また、本発明は、上記半導体装置であって、前記ソースパッドは、銅層及びチタン層からなる密着層と、銅層と、ニッケル層と、金層とが順次積層されてなるものを含む。また、本発明は、上記半導体装置であって、前記半導体基板を搭載する半導体基板搭載部と、少なくとも2本のリードとを有するリードフレームを具備し、前記2本のリードはそれぞれ連結導体を介して前記ソースパッド及び前記ゲートパッドに接続され、少なくとも前記ソースパッド及び前記ゲートパッドを覆うように樹脂封止のなされたものを含む。以上のように、本発明の半導体装置によれば、再配列配線を用いて第1の外部取り出し電極を形成しているため、橋渡し電極の形状に制約がなく自在に形成可能であるため、トレンチゲートの引き出し抵抗の低減をはかりつつ、第1の電極に接続された第1の外部取り出し電極も分断されることなく一体的に形成することができるため、低抵抗である。又第1の外部取り出し電極を再配列配線により一体的に形成しているため、連結導体すなわち連結導体の接続も容易であり、第1の電極の外部取り出し抵抗を低減しつつ、ゲート電極の外部取り出し抵抗ゲート抵抗の低減をはかることができる。以下本発明の実施の形態について、図面を参照しながら詳細に説明する。実施の形態1図1aは、本発明の実施の形態1における半導体装置表面の多結晶シリコン層のレイアウトを示す図、図1bは同半導体装置表面の第1層ソースパッドおよび第1層ゲートパッドアルミニウム層のレイアウトを示す図である。図1cは第2層ソースパッドおよび第2層ゲートパッドを示す図である。図1bにおいても参考のためにA-A面、B-B面およびC-C面を示しているが、図1bおよびcにおいてA-A面、B-B面およびC-C面は同一位置を示すものとする。図2は同半導体装置の断面図であり、aは図1cのB-B断面図、bは図1cのC-C断面図である。図3は、図1cのA-A断面図である。図3中、B-B面およびC-C面は、図1cのB-B面に相当する。図4は同半導体装置の上面図、図5は、同半導体装置を示し、aは第2層ソースパッドの上面説明図、bはaのC-C断面図である。図6は本実施の形態1における連結導体を示す図であり、aは上面図、bは断面図である。また、図7は同連結導体の切断前の状態を示す図である。図8は同半導体装置の内部透視図である。図9は同半導体装置の断面図、図10a-c乃至図13a-cは、同半導体装置の製造工程を示す図である。本実施の形態の半導体装置においては、第1の外部取り出し電極E1を構成する第2層ソースパッド36Sは、前記ゲート電極上を覆う絶縁膜を介して前記ゲート電極上にかかるように一体的に形成された再配列構造を有する。すなわち、第1の外部取り出し電極E1は、2層構造のソースパッドのうちの上層側のパッドであり、括れ部kを除いて半導体装置の第1の主面S1全体に形成され、第1の金属層からなる第2層ソースパッド36Sで構成される。つまり、2層構造のソースパッドは、短冊状に分割構造で形成された第1層ソースパッド35Sとこの第1層ソースパッド35S上に第2層絶縁膜34bを介して形成され、前記半導体装置の第1の主面S1のほぼ全体を覆う第2層ソースパッド36Sとで構成される。そしてこの第2層ソースパッド36Sは、第1層ゲートパッド35g及びゲート電位にある層を覆う、第2層絶縁膜34bに形成されたスルーホールHを介して、第1層ソースパッド35Sに接続されている。第2の外部取り出し電極E2は、アルミニウム層からなる第1層ゲートパッド35g上に積層され、第2層ソースパッド36Sと同一材料で構成された第2層ゲートパッド36gで構成される。ここでは第1の外部取りだし電極を構成する第1の金属層と第2の外部取り出し電極を構成する第2の金属層は同一材料で構成される。第1層ゲートパッド35gは橋渡し電極33Bの表面を裏打ちするように形成され、第1層ゲートパッド35gを構成するとともにこの伸張部であるゲート集電電極35Tが形成されている。そしてトレンチのすべてが、このトレンチMOSFETチップの端部を除く中間部で橋渡し電極33Bを覆う第1層ゲートパッド35gと交差しており、第2の外部取出し電極E2のうち、第2の金属層から露呈する領域の長さが橋渡し電極間距離フィンガー長を超えないようになっている。ゲート集電電極35Tあるいは第1層ゲートパッド35gとの距離を低減し、ゲート抵抗の低減をはかるものである。ここでフィンガー長Fとは橋渡し電極33B間のゲート電極長をいうものとする。又第1層ソースパッド35Sはほぼ対称となるように形成されている。本実施の形態では、ゲート集電電極35T間のフィンガー長F、すなわち、多結晶シリコン層単層の橋渡し電極33Bの最大長さFmaxは、ゲート電極33g間のフィンガー長0.45mmである。この半導体装置は、ストライプ状のトレンチTに対して直交するように橋渡し電極33Bが設けられたトレンチMOSFETを構成するものであり、第1の外部取り出し電極E1を構成する第2層ソースパッド36Sは一体的に形成されている。そして、この第1の外部取り出し電極E1を構成する第2層ソースパッド36Sは、図4および図5に示すように、括れ部kを有し、括れ部kに第2の外部取り出し電極E2としての第2層ゲートパッド36gが形成されている。なおこの橋渡し電極33Bは、表面全体が第1層ソースパッド35Sと同一の金属層であるアルミニウム層で被覆されている。すなわちこの半導体装置は、この半導体基板の第1の主面S1に形成された複数のトレンチTと、このトレンチT内に充填された多結晶シリコン層からなるゲート電極33と、このトレンチT間をつなぐようにトレンチTに直交する方向に形成され、トレンチT間をつなぐ多結晶シリコン層からなる橋渡し電極33Bと、半導体基板の周縁に沿って形成され、ゲート電極33及び橋渡し電極33Bに接続される集電電極gl多結晶シリコン層からなる下地層33glとアルミウム層からなる集電層35glと、この第1の主面S1に形成され、第1の半導体領域としてのソース領域32Sにコンタクトする第1の電極としてのアルミニウム製の第1層ソースパッド35Sとを具備している。そしてこの第1の主面S1に対応する第2の主面S2はこのシリコン基板1にドレインコンタクト6を介して形成されたドレイン電極7を構成している。また、第1の電極としての第1層ソースパッド35Sに接続される第2層ソースパッド36Sと、第2の外部取り出し電極E2を構成する第2層ゲートパッドとが、第1の主面S1上に並置されている。そして橋渡し電極33Bの表面が第1層ゲートパッド35gとしてのアルミニウム層で構成され、トレンチTのすべてが、アルミニウム層と交差し導通するように構成されている。ここでは第2層ソースパッド36Sおよび第2層ゲートパッド36gを構成する第1の金属層および第2の金属層は同一の金属層で構成されており、ここでは、銅層、ニッケル層、金層の3層構造体である。なお、第1及び第2の外部取り出し電極である、第2層ソースパッド36Sおよび第2層ゲートパッド36gは、銅めっき層を含むようにし、膜厚の大きい層構造をなすものである。また、必要に応じて、第2層ゲートパッド36gには銅めっき層を形成せず、第1の外部取り出し電極E1のみ膜厚を大きくするようにしてもよい。これにより、第2層ソースパッド36Sの表面高さが第2層ゲートパッド36gの表面高さよりも高くなるため、連結導体を接続する際のボンディング工程において、短絡が生じるのを防止することができ、作業性が向上する。詳細には、本実施の形態においては、図2に示すように、第2層ソースパッド36Sは、銅層及びチタン層からなる密着層36Saと、銅めっき層36S1と、ニッケル層36S2と、金めっき層36S3とが順次積層されて構成される。密着層36Saは、順次スパッタリング法によって形成される、膜厚200nmのチタン層と、膜厚500nmの銅層との2層構造の膜で構成される。また密着層36Sa上に形成される銅めっき層36S1は、膜厚3‐10μmの電解銅めっきによって形成される。次いで銅めっき層36S1上に形成されるニッケルめっき層36S2は、膜厚1.5μmの電解ニッケルめっきによって、連続的に形成される。そしてニッケルめっき層36S2上には、膜厚0.3μmの金めっき層36S3が、連続的に積層されている。また第2層ゲートパッドも第2層ソースパッドと同一工程で形成されているため、同様の層構成を有している。以上のように、第2層ソースパッド36Sは十分に厚い膜厚を有しているため、段差被覆性が良好となっており、第1の主面S1の平坦性を十分に高くとることができる。次にこの半導体装置の実装構造について説明する。ところで、本発明の実施の形態の半導体装置は、図8に実装状態を示す透視図を示すように、8本のリード30Rを有するリードフレーム30を具備し、うち2本のリードはそれぞれ連結導体15,16を介して第1の外部取り出し電極第2層ソースパッド36S及び第2の外部取り出し電極第2層ゲートパッド36gに接続され、少なくともソースパッド及びゲートパッドを覆うように封止樹脂20により樹脂封止がなされる。連結導体のうち、帯状の連結導体15を、第1の外部取り出し電極を構成する第2層ソースパッド36Sに半田接合し、ボンディングワイヤ線状の連結導体16を用いて、第2層ゲートパッド36gとの接続がなされる。この半導体装置においては、トレンチMOSFETを構成する半導体チップ1は、リードフレーム30のリード端子30Rの一端に連結導体15を介して電気的に接続されている。図5aにこの連結導体の上面図、図5bに断面図を示す。この連結導体は、銅Cu箔からなる板状体で構成され、本体部15Mと、リード端子30Rに当接し、リード端子30Rに接続されるリード接続部15Rと、トレンチMOSFET半導体チップ1の第1の外部取り出し電極E1を構成する第2層ソースパッド36Sに当接する当接部15Fと、当接部15Fの先端を空間部で一体化する連結部15Bとで構成されている。このトレンチMOSFETは、リードフレーム30の島状電極である半導体素子搭載部30Sの上に形成されている。そして、連結導体15の当接部15Fが第1の外部取り出し電極E1を構成する第2層ソースパッド36Sに融着され、リード接続部15Rがリードフレーム30のリード端子30Rの一端に電気的に接続されている。第2の外部取り出し電極E2を構成する第2層ゲートパッド36gは、ボンディングワイヤ16によってリード端子30Pに接続されている。なお、トレンチMOSFETの半導体チップ1と半導体素子搭載部30Sは、半田層を介して電気的に接続されている。そしてエポキシ樹脂からなる封止樹脂で封止されパッケージ20を構成している。なお封止樹脂は本来不透明であるため、実際には内部は見えていないが、この例では、説明のために内部が見えるようにしている。なお、この図8のC-C断面を図9に示す。本実施の形態では、連結導体15と、ゲート電極33との間には、再配線により第1の外部取り出し電極E1である第2層ソースパッド36Sおよび第2の外部取り出し電極E2である第2層ゲートパッド36gとが形成され、平坦化されているため、空洞が存在しない。このため、連結導体15は第1の外部取り出し電極E1上に半田層37を介して密着性よく固着され、パッケージ20を構成する封止樹脂は周りを覆うことになる。従来例の半導体装置の場合、図20に示したように、連結導体15と、ソースパッド36あるいはゲートパッド35g0図21参照との間に空洞が生じ、樹脂封止工程において、樹脂が空洞にうまく流れ込まないことで、樹脂内にボイドが形成されてしまうことがあった。ボイドが形成されると、湿気が入り込みやすくなり、場合によっては実装時のリフロー熱によって、いわゆる水蒸気により、パッケージ20図21参照が爆発するなど、外観的品質に影響を及ぼすことがあった。また、熱の放散がうまくいかずこもってしまうことがあり、熱抵抗が大きくなり、電気的規格値に影響を与えることがある。また、第1の外部取り出し電極E1の高さが不均一となると連結導体との接続がうまくいかず、連結導体が浮き状態となる。従って、ソース電流の流れは、半導体チップ1内で不均一となり、場合によってはソース電流の集中化など極部集中でホットスポットなどの電気的な永久破壊につながることがある。これに対し、本実施の形態の半導体装置においては、連結導体15は第1の外部取り出し電極E1を構成する第2層ソースパッド36S上に密着性よく固着されているため、熱放散も良好で、オン抵抗が小さく、信頼性の高い半導体装置を提供することが可能となる。図6は装着前の連結導体を示す図であり、多数の連結導体が長手方向に帯状に連結されている。この連結導体の製造に際しては、銅板などの板状体を打ち抜き加工することにより形成した後、リードおよび半導体基板の接続部に融着し、折り曲げ加工を行い、切断する。このように連結導体材料は、連続形態で形成されているため、実装に際しても作業性が良好で信頼性の高いものとなっている。この連結部15Bが存在することで、連続的に位置ずれのない連結導体を形成することが可能となる。ここで、オン抵抗Ronは次式で示すことができる。オン抵抗Ron=チップ抵抗Rチップ連結導体のもつクリップ抵抗Rクリップリード抵抗Rリード配線抵抗R配線このトレンチMOSFETは、ゲート幅が5mであるとき、ゲート抵抗は2.0Ω、オン抵抗は3.7mΩであった。このように本実施の形態のトレンチMOSFETによれば、オン抵抗を低く維持しつつゲート抵抗の低減を図ることができる。ここでソース配線抵抗は0.2mΩ、デバイス抵抗は3mΩ、連結導体の抵抗は0.4mΩであった。以上のように、オン抵抗Ronは第1の外部取り出し電極36Sを銅の肉厚層を含む再配線構造で構成することで、ソース側の配線抵抗R配線オン抵抗Ronが4.0mΩが、従来例の再配線構造をとらない場合の0.5mΩに対し、0.2mΩとなり、オン抵抗Ronが3.7mΩとなった。一方、同程度のオン抵抗でよい場合には、チップ抵抗が大きくてもよいため、チップ面積を10程度低減することができる。たとえばチップ面積を10程度小さくしたとき、チップ抵抗Rチップは、3.3mΩ程度となるが、オン抵抗Ronは4.0mΩとなる。このように、本発明の半導体装置によれば、チップ面積の低減をはかることができるため、微細化および高機能化に極めて有効である。ここで第1の外部取り出し電極E1を構成する第2層ソースパッド36Sを銅に代えてアルミニウムで構成することで、リード端子30Rと超音波接続によって電気的に接続することができる。この連結導体15は、高い伝導率と熱伝導性の機能と、電気的な接続を簡便にする機能の2つの機能を有す。したがって、このトレンチMOSFETが動作する時のパッケージの占めるオン抵抗を低減でき、また、トレンチMOSFETで発生する熱を効率良く外部に放出することが出来る。また、連結導体をアルミニウムとすることにより、連結導体15で第2層ソースパッド36Sとリード接続部15Rとを電気的に接続する際、超音波接合により容易に接合可能であるため、半田接合を用いる場合に比べて、工法を簡素化することができる。本実施の形態によれば、第2層ソースパッド36Sを構成する第1の外部取り出し電極E1と、ゲート電極33に接続される第2の外部取り出し電極E2とが、第1の主面S1上に並置された半導体装置であって、第1の外部取り出し電極であるソースパッドは一体的に形成されており、橋渡し電極の表面が金属層で構成されているため、ゲート集電電極までの接続距離が、どの部分でも従来例に比べて、短くなっており、ゲート抵抗の低減を図ることができる。従って高速化を図ることが可能となる。また、第1の外部取り出し電極E1を構成する第2層ソースパッド36Sは、括れ部を有し、この括れ部に第2の外部取り出し電極E2である第2層ゲートパッド36gが形成されているため、最大限にゲート取出し抵抗を低減することができる。次に本実施の形態の半導体装置の製造方法について図10a乃至cから、図13a乃至cを参照しつつ説明する。本実施の形態では、電極取り出し構造についてのみ説明する。トレンチMOSFETを構成する素子領域については、通例の方法に従うものとし、まず、図3に示したように、多結晶シリコン層からなるゲート電極33を第1層絶縁膜34aで被覆し、この上層にアルミニウム層を形成しフォトリソグラフィによりパターニングして、第1層ソースパッド35Sおよび第1層ゲートパッド35gを形成する。これにより、図3の断面構造をもつ素子領域を形成する。図3の第1層ソースパッド35Sおよび第1層ゲートパッド35gより上層を図10aに簡略的に示す。次いで図10bに示すように、この上層に順次スパッタリング法によって、膜厚200nmのチタン層と、膜厚500nmの銅層を形成し2層構造の密着層36Saを形成する。こののち図10cに示すように、ポジ型のフォトレジストを膜厚15μmとなるように塗布し、フォトリソグラフィにより第1のマスクR1を形成する。そして、図11aに示すように、この第1のマスクR1をマスクとして選択電解めっきにより、チタン層と銅層との2層構造の密着層36Sa上に膜厚3-10μmの銅めっき層36S1を形成する。次いで図11bに示すように、電解ニッケルめっきによって、連続的に、銅めっき層36S1上に膜厚1.5μmのニッケルめっき層36S2および膜厚0.3μmの金めっき層36S2を形成する。そして図11cに示すように、第1のマスクR1を剥離除去し、第1の外部取り出し電極E1を形成する。この時、同時に第2の外部取り出し電極E2も形成される。さらに図12aに示すように、この第1及び第2の外部取り出し電極E1,E2を構成する第2層ソースパッドおよび第2層ゲートパッド36S、36gをマスクとしてウェットエッチングにより不要な密着層36Saをエッチング除去し、第1及び第2の外部取り出し電極E1、E236S、36gをパターニングする。次いで図12bに示すように、プラズマCVD法により、保護膜39として膜厚1μmの窒化シリコン層を形成する。さらに図12cに示すように、ポジ型のフォトレジストを塗布する。そして、図13aに示すように、エッチバックを行うことにより第1及び第2の第1の外部取り出し電極を構成する第2層ソースパッド36S、第2層ゲートパッド36gのない領域に残す。これにより、第1及び第2の第1の外部取り出し電極E1、E2となる第2層ソースパッド36Sおよび第2層ゲートパッド36gの側壁に保護膜39が形成される。そしてこの状態で図13bに示すように、ドライエッチングを行い、表面の保護膜39をエッチング除去し、第1及び第2の外部取り出し電極E1,E2の表面を露呈させる。そして、最後に図13cに示すように、第1及び2の外部取り出し電極E1,E2を構成する第2層ソースパッド36S、第2層ゲートパッド36gの表面に半田層37を形成する。このようにして、半導体装置のウェハ工程が完了し、ダイシングして個々のチップに分割することで半導体装置が完成する。なお前記実施の形態では、第1層及び第2層絶縁膜34a、34bとして、窒化シリコン膜を用いたが、TEOS膜、ポリイミド膜などの有機膜、BPSGなどの塗布膜あるいは複合膜を用いるようにしてもよい。なお、本実施の形態では、リード30R,30Pと半導体チップ1との接続に用いられる連結導体15は、外部接続用のリード30R,30Pに接続される本体部15Mと、本体部15Mに連接され、半導体基板の第1の外部取り出し電極を構成する第2層ソースパッドに接続される当接部15Fと、当接部15Fの先端に接続され、当接部15Fの先端を連結する連結部15Bとを備えている。これに対し図14に変形例を示すように、当接部15Fは、密着性向上のため、複数の領域に分割され、フィンガー状となるように構成し、それぞれが第2層ソースパッドに当接するようにしてもよい。図14は本実施の形態1における連結導体の変形例を示す図、aは上面図、bは断面図である。当接部が分割されてフィンガー状となっているほかは図6a乃至cに示した前記実施の形態1の連結導体と同様であるため、同一符号を付し、ここでは説明を省略する。これにより、より良好に電気的および物理的接触を達成することが可能となる。また本発明は、連結導体を、連続的に、縦方向に連結した条材として用いるようにすれば、実装作業性が容易となる。なお前記実施の形態では、連結導体は銅箔で構成したが、銅箔に限定されるものではない。例えば、この連結導体は、2層構造で構成され厚さ0.1mm程度の銅板に、厚さ0.05mm程度のアルミニウム箔を接合し、所望の形状に切断して形成される。アルミニウムは超音波接合が容易であり、加工性も良好である。銅は導電性が高く、機械的強度も高いという特徴を有する。また、この連結導体としては、第1の導体としての銅板に、スパッタリング法、CVD法などを用いた薄膜形成によって第2の導体としてのアルミニウム薄膜を形成してもよいしまた、めっき法を用いアルミニウム薄膜、金薄膜等の金属膜を形成するようにしてもよい。以上、本発明の実施の形態1に係る半導体装置について説明したが、本発明は、この実施の形態に限定されるものではない。例えば、前記実施の形態1において、第1および第2の金属層としては銅めっき層、ニッケルめっき層、金めっき層の3層膜を用いたが、これに限定されることなくアルミニウムを主成分とする金属、銀、金、ニッケル、チタンなどの金属を用いてもよい。第1および第2の金属層としては、融点が低く超音波接合が容易であるものが望ましいが、リード端子30Rあるいは第1層ソースパッド35Sとの密着性の良好な材料であれば、必ずしも同一材料でなくてもよい。また、必要に応じて半田を介在させるようにしてもよい。また前記実施の形態では、連結導体は直線状で段差をなすように折り曲げて構成したが、湾曲形状をなすように構成してもよい。例えば半導体素子搭載部30Sがリード端子30Rの端面よりも低い位置に配置され、接続すべき素子電極とリードフレームのリードの高さが同一である場合には、連結導体は湾曲面を構成せず、図15に変形例を示すように、連結導体の当接部15Fの解放端側は平坦面であってもよい。ここでも連結導体の当接部15Fの解放端側が直線状となっているほかは図6a乃至cに示した前記実施の形態1の連結導体と同様であるため、同一符号を付し、ここでは説明を省略する。実施の形態2なお、前記実施の形態では、第2の外部取り出し電極36Sとリードフレームとの接続に対し、連結導体を用いたが、図16に上面図を示すようにボンディングワイヤ15Wによって接続を行うようにしてもよい。図16では、樹脂封止前の状態を示している。この場合、大電流用であるため、多数のワイヤボンディングを行う必要があるが、本実施の形態の半導体装置によれば、第2の外部取り出し電極36Sが平坦であるため、ワイヤボンディングが容易に実行可能であり、接続信頼性も極めて良好となる。実施の形態3なお、本発明では、再配線により外部取り出し電極を形成しているため、下層の電極構造については、いかなる構造をとるものであってもよい。たとえば、図17aは、本発明の実施の形態2における半導体装置表面の多結晶シリコン層のレイアウトを示す図、図17bは同半導体装置表面の第1層ソースパッドおよび第1層ゲートパッドを構成するアルミニウム層のレイアウトを示す図である。図17cは再配線層を示す図である。この半導体装置は、図17bに示すように、ゲート集電電極35Tの先端がこの半導体装置の端部を除く中間部で、トレンチTと平行な成分を有し、中継点を構成するように構成される。すなわち、第2の外部取り出し電極であるゲート集電電極35Tは、トレンチに平行に形成された平行成分と、前記平行成分の先端で前記平行成分に直交する垂直成分とを備え、T字状電極を構成する。またこの半導体装置は、前記実施の形態1と同様、ストライプ状のトレンチTに対して直交するように橋渡し電極33Bが設けられたトレンチMOSFETを構成するものであり、第1の外部取り出し電極E1を構成する第2層ソースパッド36Sは図17cに示すように、一体的に形成されている。そして下層の、第1層ソースパッド35Sは、括れ部kを有し括れ部kに第1層ゲートパッド35gが伸張して形成され、この橋渡し電極の表面の少なくとも一部が第1層ソースパッド35Sと同一の金属層であるアルミニウム層で構成される。図17bからも明らかなように、本実施の形態によればゲート集電電極35Tが、ゲートパッドを除いて、チップの上下左右対称に形成されており、ゲート集電電極間のフィンガー長Fc、すなわち、多結晶シリコン層単層の橋渡し電極33Bの最大長さFcmaxは1.83mmとなっている。ここでもゲート電極33g間のフィンガー長F0は0.45mmである。このトレンチMOSFETは、ゲート幅が5mであるとき、ゲート抵抗は1.5Ω、オン抵抗は3.5mΩであった。このように本実施の形態のトレンチMOSFETによれば、オン抵抗を低く維持しつつゲート抵抗の低減を図ることができる。ここでソース配線抵抗は0.1mΩ、デバイス抵抗は3mΩ、連結導体の抵抗は0.4mΩであった。他の構成については前記実施の形態と同様であるため、ここでは説明を省略する。実装に際しても、前記実施の形態1と同様である。上記構成によれば、取り出し抵抗の低減を図ることができ、高速で信頼性の高い半導体装置を提供することが可能となる。本実施の形態においても前記実施の形態1と同様の効果を奏功する。本発明によれば、第1層ソースパッドおよび第1層ゲートパッドのパターン構成に依存することなく、第2層ソースパッドおよび第2層ゲートパッドをパターニングすることができる。従って、このように第1層ソースパッドおよび第1層ゲートパッドの形状については、実施の形態1及び実施の形態2に限定されることなく、適宜選択可能である。なお、半導体チップについては前記実施の形態1乃至3のいずれを用いてもよい。又、前記実施の形態では縦型トレンチMOSFETについて説明したが、IGBTなどトレンチゲートを有する縦型の半導体装置であれば適用可能である。"