"第1の電源端子に第1の端子が接続され、出力端子に第2の端子が接続される出力トランジスタと、前記出力端子と第2の電源端子との間に接続され、前記出力端子から出力される出力電圧を分圧する分圧回路と、前記第1の電源端子の第1の電源電位と固定電位とに基づく動作電圧で動作して、バンドギャップリファレンス電圧を出力するバンドギャップリファレンス回路と、前記固定電位と前記第2の電源端子の第2の電源電位とに基づく動作電圧で動作し、前記分圧回路の出力に入力が接続され、前記出力トランジスタの制御端子に出力が接続された誤差増幅器と、前記固定電位と前記第2の電源電位とに基づく動作電圧で動作し、前記バンドギャップリファレンス回路から出力されたばバンドギャップリファレンス電圧が入力され、出力が前記誤差増幅器の入力と接続されたバッファ回路と、を備えるレギュレータ回路。前記バンドギャップリファレンス回路に流れる電流を用いて、前記固定電位が、前記第2の電源電位に対して固定されている請求項1に記載のレギュレータ回路。前記バンドギャップリファレンス回路が、前記第1の電源端子と前記固定電位との間に、並列接続された第1及び第2のバイポーラ素子を備え、前記第1及び前記第2のバイポーラ素子に流れる電流が、前記バッファ回路、及び前記誤差増幅器で再利用される請求項1、又は2に記載のレギュレータ回路。低消費電流化を実現するためには各ブロックの電流値を削ってしまうと、増幅器のゲインの低下に起因して、出力電圧の精度が悪化する。また、消費電力を低減するレギュレータ回路が特許文献2に開示されている。図7、8に特許文献2に記載されたレギュレータ回路の構成図を示す。図7は、特許文献2の図7に対応し、図8は、特許文献2の図2に対応する。図7に示すように、レギュレータ回路100は、基準電圧発生回路部120、分圧回路部110、誤差増幅器130、及び出力トランジスタ140等で構成される。図8に示すレギュレータ回路100も基本的に同様の構成を有しており、誤差増幅器15と、分圧回路17、18と、出力トランジスタ16等から構成される。レギュレータ回路100では、分圧回路17と分圧回路18の2つが設けられ、電流大モードと電流小モードの2つのモードに対応している。そして、レギュレータ回路100には、上記の構成に加えて、誤差増幅器15、及び分圧回路17、18に、電流大モードと電流小モードを切り替えるHC端子、及びLC端子が設けられている。分圧回路17、18では、r1:r2=R1:R2、且つ、r1r2<R1R2の関係式が成り立つ。よって、電流大モードと電流小モードの両モードにおいて出力電圧は一定となる。HC端子がローレベル、LC端子がハイレベルの時、電流小モードとなる。電流小モードではR1R2が有効となる。これにより、出力トランジスタに流れる電流値は小さくなり、合わせて誤差増幅器15も電流小モードとなる。出力端子に接続される回路が通常動作時は電流大モードにすることで高精度の出力電圧を供給し、スタンバイモード時には多少の出力電圧のずれは許容できるため電流小モードにし、低消費電流化をはかっている。しかしながら、上記のレギュレータ回路では、通常動作時の消費電流を低減することが困難である。本発明にかかるレギュレータ回路は、第1の電源端子に第1の端子が接続され、出力端子に第2の端子が接続される出力トランジスタと、前記出力端子と第2の電源端子との間に接続され、前記出力端子から出力される出力電圧を分圧する分圧回路と、前記第1の電源端子の第1の電源電位と固定電位とに基づく動作電圧で動作して、バンドギャップリファレンス電圧を出力するバンドギャップリファレンス回路と、前記固定電位と前記第2の電源端子の第2の電源電位とに基づく動作電圧で動作し、前記分圧回路の出力に入力が接続され、前記出力トランジスタの制御端子に出力が接続された誤差増幅器と、前記固定電位と前記第2の電源電位とに基づく動作電圧で動作し、前記バンドギャップリファレンス回路から出力されたばバンドギャップリファレンス電圧が入力され、出力が前記誤差増幅器の入力と接続されたバッファ回路と、を備えるものである。上記のレギュレータ回路によれば、消費電流を低減することができる。本発明にかかるレギュレータ回路によれば、消費電力を低減することが可能である。以下、図面を参照して本発明の実施の形態について説明する。本実施の形態にかかるレギュレータ回路のブロック図を図1に示す。レギュレータ回路は、バンドギャップリファレンスBGR回路20と、バッファ回路40と、誤差増幅器60と、分圧回路80と、PchパスTr.トランジスタ90と、を有している。BGR回路20は、シリコンのバンドギャップに応じた約1.2Vのバンドギャップリファレンス電圧以下、BGR電圧を、出力する。BGR回路20の出力は、バッファ回路40の入力に接続されている。よって、BGR回路20からのBGR電圧は、バッファ回路40の入力端子に入力される。バッファ回路40は、BGR電圧を、基準電圧Vrefに変換して、出力する。バッファ回路40の出力は、誤差増幅器60の一方の入力端子に接続されている。よって、基準電圧Vrefは、誤差増幅器60に入力される。誤差増幅器60の他方の入力端子は、分圧回路80と接続されている。分圧回路80から出力された分圧電圧が、誤差増幅器60に入力される。誤差増幅器60の出力は、PchパスTr.90の制御端子ゲート端子に入力されている。誤差増幅器60は、分圧電圧と基準電圧Vrefとの電圧差を増幅し、PchパスTr.90を駆動する。PchパスTr.90は、出力トランジスタであり、出力端子92に出力電圧Voutを出力する。すなわち、PchパスTr.90の第1の端子例えば、ソース端子は、電源電圧VDDを供給する電源端子第1の電源端子91に接続され、第2の端子例えば、ドレイン端子が出力端子92に接続されている。分圧回路80は、出力端子92と接地電圧GNDを供給する接地端子第2の電源端子93との間に接続されている。分圧回路80は、抵抗R1と抵抗R2とを備えている。抵抗R1と抵抗R2とは、PchパスTr.90のドレイン端子と接地端子93との間に、直列接続されている。分圧回路80は、出力電圧Voutと接地電圧GNDとを分圧して、分圧電圧を生成する。抵抗R1と抵抗R2との間の接続点は、誤差増幅器60の他方の入力端子に接続されている。よって、分圧回路80からの分圧電圧が、誤差増幅器60に入力される。レギュレータ回路の動作に付いて説明する。BGR回路20は、BGR電圧を生成して、バッファ回路40に出力する。バッファ回路30は、BGR電圧から、基準電圧Vrefを生成する。また、出力回路90は、出力電圧Voutと接地電圧GNDとを分圧して、分圧電圧を生成する。そして、誤差増幅器60が基準電圧Vrefと分圧電圧との電圧差を増幅し、PchパスTr.90を駆動する。このようにして、レギュレータ回路は、出力端子92から出力電圧Voutを出力する。このとき、出力電圧Voutは、抵抗R1と抵抗R2の分圧比に基づいた倍率で基準電圧Vrefを増幅した電圧となる。よって、出力電圧Vout=VrefR1R2/R2となる。本実施の形態では、バッファ回路40と誤差増幅器60が、BGR回路20と縦積み構成となっている。すなわち、電源端子91と、接地端子93との間に、BGR回路20とバッファ回路40が直列接続されている。同様に、BGR回路20と誤差増幅器60が直列接続されている。BGR回路20に流れる電流を、バッファ回路40と誤差増幅器60とで再利用することができる。これにより、消費電力を低減することができる。以下、この点について詳細に説明する。まず、BGR回路20の一構成例に付いて、図2を用いて説明する。図2は、BGR回路20の構成を示す回路図である。BGR回路20は、オペアンプ21と、ダイオード22~24と、PchTr.26~28と、抵抗R3と、抵抗R4とを備えている。電源端子91と、固定電位Vcommonとの間には、PchTr.26とダイオード22が直列に接続されており、これらを電流I1が流れる。また、電源端子91と、固定電位Vcommonとの間には、PchTr.27とダイオード23と抵抗R3とが直列に接続されており、これらを電流I2が流れる。また、PchTr.26とダイオード22との接続点と、PchTr.27とダイオード23の接続点とが、オペアンプ21の入力と接続されている。オペアンプ21の出力は、PchTr.26~28のゲート端子に接続されている。また、電源端子91と、接地電位との間には、PchTr.28とダイオード24と抵抗R4とが直列に接続されており、これらを電流I4が流れる。PchTr.28とダイオード24との接続点が、BGR回路20のBGR出力端子25に接続されている。ダイオード22~24のサイズ比は、1:N:1となっている。なお、ダイオード22~24には、例えば、CBショートしたダイオード接続のNPNバイポーラトランジスタが用いられている。PchTr.26~28は、オペアンプ21と同サイズ、すなわち、等しい電流値を流す電流源となる。ここで、電源端子91から、PchTr.26に流れる電流をI1とする。同様に、電源端子91から、PchTr.27に流れる電流をI2とし、PchTr.28に流れる電流をI3とする。また、BGR回路20において、電流I1,I2が流れ込む側の電位を固定電位Vcommonとする。従って、電源端子91の電源電位と固定電位Vcommonとに基づく動作電圧で、BGR回路20が動作する。次に、BGR回路20で生成され、BGR出力端子25から出力されるBGR電圧BGR_outに付いて説明する。BGR回路20では、オペアンプ21の入力端子が等しくなるよう動作するため、以下の式1が成り立つ。なお、VBE1は、ベースエミッタ電圧である。ここで、電流が流れ込む、ある固定電位Vcommonは、一般的に接地電位となるが、式1に示す通り、両辺にあるため、キャンセルされる。従って、ある固定電位Vcommonは、必ずしも接地電位である必要はなく、任意の電位を取ることができる。I1=I2=I3より、I=I1=I2=I3とすると、式1は、式2に示すようになる。ここで、kをボルツマン定数、Tを絶対温度、qをクーロン定数とすると、VT=kT/qである。また、lnは、自然対数を示している。従って、BGR電圧BGR_outは、以下の式3で示される。また、BGR電圧BGR_outの温度特性は、以下の式4で示される。また、以下の式5が成り立つ。従って、BGR電圧の温度変動が0、すなわち、式6を満足するようにR3、R4、Nの値を調整する。例えば、N=8、R4/R3=11.2とすると、BGR電圧BGR_outの温度変動はほぼ0となる。よって、温度に依存しない安定な電圧BGR電圧を生成することができる。また、BGR電圧の温度特性をキャンセルした場合、BGR電圧BGR_outは、R3、R4、Nの値には、ほとんど依存せず、式4より、約1.2Vとなる。このように、BGR回路20、理論的に、温度変動のないBGR電圧BGR_outを生成する。PchパスTr.90を駆動するための、誤差増幅器60の構成例について、図3を用いて説明する。図3は、誤差増幅器60の一構成例を示す回路図である。図3では、PchTr.入力のNchTr.のドレイン出力とする簡単な構成を示しているが、誤差増幅器60の構成は、これに限られるものではない。誤差増幅器60は、電流源61と電流源62とPchTr.63とPchTr.64とNchTr.65とNchTr.66と、NchTr.67とを備えている。誤差増幅器60では、電源側の電圧として、Vcommonが用いられている。すなわち、誤差増幅器60は、固定電位Vcommonと接地電位とに基づく動作電圧で動作する。電流源61と電流源62とは、例えば、Pchトランジスタによって構成されている。電流源61と電流源62の一端は、固定電位Vcommonとなっている。電流源62と接地端子93の間には、NchTr.67が接続されている。NchTr.67のドレイン端子が出力端子OUT、すなわち、PchパスTr.90のゲート端子に接続されている。電流源61と接地端子93との間には、PchTr.63とPchTr.64とNchTr.65とNchTr.66とが設けられている。電流源61には、PchTr.63のソース端子と、PchTr.63のソース端子が接続されている。また、PchTr.63のゲート端子は、非反転入力端子IN、すなわち、バッファ回路40の出力に接続されている。PchTr.64のゲート端子は、反転入力端子IN-、すなわち、分圧回路80に接続されている。PchTr.63のドレイン端子は、NchTr.65のドレイン端子に接続されている。PchTr.64のドレイン端子は、NchTr.665のドレイン端子に接続されている。NchTr.65のソース端子とNchTr.66のソース端子は、接地端子93に接続されている。NchTr.65のゲート端子とNchTr.66のゲート端子は、PchTr.63のドレイン端子に接続されている。PchTr.64のドレイン端子は、NchTr.67のゲート端子に接続されている。PchTr.入力の場合、BGR電圧の1.2Vでは電流源61、62のPchトランジスタのドレイン電圧が高くなり、電源電圧、つまり電流源61、62のPchトランジスタのソース電圧が低い場合、ソースドレイン間電圧が確保できないため正常動作せず、電源電圧の低電圧化ができない。従って、BGR電圧を誤差増幅器60のPchTr.の入力レベルに合った電圧に変換するバッファ回路40が必要となる。図4に、バッファ回路40の構成を示す。図4は、バッファ回路40の一構成例を示す図である。図4では、一般的な電圧変換バッファ回路を示すが、バッファ回路40の構成は特に限られるものではない。バッファ回路40でも電源側の電圧として、固定電位Vcommonが用いられている。従って、バッファ回路40は、固定電位Vcommonと接地電位の間の動作電圧で動作する。バッファ回路40は、電流源45と、PchTr.41と、PchTr.42と、PchTr.46と、NchTr.43と、NchTr.44と、抵抗R5と、抵抗R6とを備えている。PchTr.41のソース端子と、PchTr.42のソース端子と、PchTr.46のソース端子は、固定電位Vcommonとなっている。PchTr.41のドレイン端子は、NchTr.43のドレイン端子に接続されている。PchTr.42のドレイン端子は、NchTr.44のドレイン端子に接続されている。NchTr.43のドレイン端子と、NchTr.43のドレイン端子とは、電流源45に接続されている。電流源45は、例えば、Nchトランジスタであり、接地端子93に接続されている。PchTr.42のドレイン端子は、PchTr.41のゲート端子とPchTr.42のゲート端子に接続されている。PchTr.41のドレイン端子はPchTr.46のゲート端子に接続されている。PchTr.46のドレイン端子と、接地端子93の間には、抵抗R5と抵抗R6が直列に接続されている。NchTr.44のゲート端子は、PchTr.46のドレイン端子と接続されている。抵抗R5と抵抗R6の間の接続点が、出力端子OUTに接続されている。抵抗R5と抵抗R6の抵抗比にて、バッファ回路40の出力電圧を決定する。例えば、入力電圧BGR電圧が1.2Vで、R5:R6=2:1の場合、出力電圧は0.4VVとなり、これがレギュレータ回路の基準電圧Vrefとなる。このように、バッファ回路40によって、BGR電圧が、所望の基準電圧Vrefに変換される。上記の通り、BGR回路20の電流が流れ込む電位は接地電位である必要がないため、この電位を固定電位Vcommonとする。図1に示すように、バッファ回路40、及び誤差増幅器60をBGR回路20の下に配置し、縦積み構成にすることが可能である。この構成では、固定電位Vcommonと接地電位とに基づく動作電圧で、バッファ回路40と誤差増幅器60が動作している。これにより、BGR回路20の固定電位Vcommonに流れ込む電流をバッファ回路40、及び誤差増幅器60で再利用することができる。具体的には、BGR回路20の中のバイポーラ素子であるダイオード22とダイオード23に流れる電流I1、I2が、バッファ回路40、及び誤差増幅器60に流れる。BGR回路20において、電源電圧VDDから固定電位Vcommonに流れ込む電流が、バッファ回路40、及び誤差増幅器60の電流源等にも流れる。これにより、出力電圧の精度を劣化させずに、消費電流を低減することができる。具体的な一構成例として、トランジスタレベルのレギュレータ回路の回路図を図5に示す。図5では、誤差増幅器60に、固定電位生成部69が設けられている。固定電位生成部69は、ダイオード、抵抗、及びNchTr.を有している。固定電位生成部69は、BGR回路20に流れる電流の一部を利用して、固定電位Vcommonを生成する。BGR回路20に流れる電流の一部を利用して、固定電位Vcommonを決めることで、レギュレータ回路全体としての回路電流のさらなる低減化が実現できる。図5に示すレギュレータ回路を用いることで、横並び構成のレギュレータ回路と比較して電流値を約2/3に低減することができる。さらに、横並び構成のレギュレータ回路では前段ブロックの出力電圧、或いは出力電流が決定してから次のブロックが動作し始めている。これに対して、上記の縦積み構成のレギュレータ回路ではBGR回路20の電流が決まる、つまりBGR電圧が決まるのと同時にバッファ回路40、及び誤差増幅器60に電流が流れる。従って、図6に示す通り、レギュレータ回路がスタンバイ状態から通常動作に移行する立ち上り時間が短くなる。なお、図6は、レギュレータ回路において、スタンバイモードから通常動作モードに立ち上がる際の立ち上がり特性を示すグラフである。図6では、点線が比較例横並び構成のレギュレータ回路を示し、実線が本実施の形態縦積み構成のレギュレータ回路を示している。また本発明では従来のブロック構成の変更のみで実現できるため、チップサイズの増大を伴わない。上記のレギュレータ回路は、消費電力化が要求される装置、特には、測位を行うためのGPSを有するGPS受信ICに好適である。なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。"