"半導体基板上に形成されたフィン型半導体層と、前記フィン型半導体層の一端に接続されたソース層と、前記フィン型半導体層の他端に接続されたドレイン層と、前記フィン型半導体層の根元側で前記ドレイン層側に広げられるようにして前記フィン型半導体層の前記ソース層側に配置され、第1の仕事関数を有する第1のサブ電極と、前記フィン型半導体層の前記ドレイン層側に配置され、前記第1の仕事関数とは異なる第2の仕事関数を有する第2のサブ電極とを備えるゲート電極と,を備えることを特徴とする半導体装置。前記第1のサブ電極は,前記フィン型半導体層の根元側で第1のゲート長を有し、前記根元側より上方で前記第1のゲート長よりも小の第2のゲート長を有し、前記第2のサブ電極は、前記根元側より上方で前記第1のゲート長よりも小の第3のゲート長を有することを特徴とする請求項1に記載の半導体装置。前記第2のゲート長と前記第3のゲート長との和は,前記第1のゲート長であることを特徴とする請求項2に記載の半導体装置。前記フィン型半導体層の根元側において、前記第1のサブ電極が前記ドレイン層側に広げられた分だけ前記第2のサブ電極は前記ドレイン層側に狭められていることを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置。一端がソース層に接続され、他端がドレイン層に接続されたフィン型半導体層を半導体基板上に形成する工程と、前記フィン型半導体層の根元側で前記ドレイン層側に広げられるようにして前記フィン型半導体層の側面のチャネル領域上にダミー電極を形成する工程と、前記ダミー電極から露出された前記チャネル領域上に第1のゲート絶縁膜を形成する工程と、前記第1のゲート絶縁膜上に第1の仕事関数を有する第1のサブ電極を形成する工程と、前記第1のサブ電極を形成した後に前記ダミー電極を除去する工程と、前記ダミー電極を除去することで露出されたチャネル領域上に第2のゲート絶縁膜を形成する工程と、前記第2のゲート絶縁膜上に第2の仕事関数を有する第2のサブ電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。前記フィン型半導体層の根元側で前記ドレイン層側に広げられるようにして前記フィン型半導体層の側面のチャネル領域上にダミー電極を形成する工程は、前記フィン型半導体層の側面のチャネル領域上に犠牲膜を形成する工程と、前記ドレイン層側および前記ソース層側で前記犠牲膜の厚さが厚くなるように前記犠牲膜をパターニングする工程と、前記フィン型半導体層の前記ドレイン層側から先端側にかけてから前記犠牲膜の不純物濃度が高くなるように前記パターニング後の前記犠牲膜に斜めイオン注入する工程と、前記不純物濃度が高くなった部分の犠牲膜を選択的に除去する工程とを備えることを特徴とする請求項5に記載の半導体装置の製造方法。前記ゲート電極は,前記フィン型半導体層の前記ソース層側から根元側にかけて前記フィン型半導体層のチャネル領域にポテンシャルバリアを形成し、前記チャネル領域のポテンシャルを前記フィン型半導体層の両側から制御する請求項1乃至4のいずれか1項に記載の半導体装置。前記第2のサブ電極は,前記第1のサブ電極の前記ドレイン層側に広げられるように形成された部分の上に形成されている請求項1乃至4,または7のいずれか1項に記載の半導体装置。本発明の一つの実施形態の目的は、フィンがバルク半導体上に形成されている場合においても、電流駆動力増大を図りつつ、オフリーク電流を低減させることが可能な半導体装置および半導体装置の製造方法を提供することである。実施形態の半導体装置によれば、フィン型半導体層と、ソース層と、ドレイン層と、ゲート電極とが設けられている。フィン型半導体層は、半導体基板上に形成されている。ソース層は、前記フィン型半導体層の一端に接続されている。ドレイン層は、前記フィン型半導体層の他端に接続されている。ゲート電極は、前記フィン型半導体層の根元側で前記ドレイン層側に広げられるようにして前記フィン型半導体層の前記ソース層側に配置され、第1の仕事関数を有する第1のサブ電極と、前記フィン型半導体層の前記ドレイン層側に配置され、前記第1の仕事関数とは異なる第2の仕事関数を有する第2のサブ電極とが設けられている。以下、実施形態に係る半導体装置および半導体装置の製造方法について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。第1実施形態図1aは、第1実施形態に係る半導体装置の概略構成を示す斜視図、図1bは、図1aのチャネル領域7のゲート長方向におけるポテンシャル分布を示す図、図1cは、図1aのチャネル領域7のゲート幅方向におけるポテンシャル分布を示す図である。図1a~図1cにおいて、半導体基板上にはフィン型半導体層1が形成され、フィン型半導体層1にはチャネル領域7が形成される。そして、フィン型半導体層1の一端にはソース層2が接続され、フィン型半導体層1の他端にはドレイン層3が接続されている。半導体基板、フィン型半導体層1、ソース層2およびドレイン層3の材料は、例えば、Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、InGaAsP、GaP、GaNおよびZnSeなどから選択することができる。また、フィン型半導体層1の両側面には、チャネル領域7のポテンシャルを制御するゲート電極4が配置されている。そして、チャネル領域7には、フィン型半導体層1のソース層2側から根元BM側にかけてポテンシャルバリアPB1、PB2が形成されている。ここで、ゲート電極4は、仕事関数が互いに異なるサブ電極5a、5bにて構成されている。そして、サブ電極5aは、フィン型半導体層1の根元BM側でドレイン層3側に広げられるようにしてフィン型半導体層1のソース層2側に配置されている。サブ電極5bは、フィン型半導体層1のドレイン層3側に配置されている。この時、チャネル領域7にポテンシャルバリアPB1、PB2を形成するために、サブ電極5aは、サブ電極5bに比べて仕事関数を高くすることができる。例えば、サブ電極5aは、フィン型半導体層1の根元側でゲート長l1を有し、根元側より上方でゲート長l1よりも小のゲート長L2を有することができる。サブ電極5bは、フィン型半導体層1の根元側より上方でゲート長L1よりも小のゲート長L3を有することができる。ゲート長L2とゲート長L3との和は、ゲート長L1とすることができる。そして、サブ電極5aはゲート絶縁膜6aを介してフィン型半導体層1の両側面に形成され、サブ電極5bはゲート絶縁膜6bを介してフィン型半導体層1の両側面に形成されている。なお、サブ電極5aの材料は、例えば、W、サブ電極5bの材料は、例えば、Alを用いることができる。あるいは、サブ電極5aの材料は、例えば、TaN、RuおよびTiAlNなどから選択するようにしてもよいし、サブ電極5bの材料は、例えば、HfN、NiSi、Mo、TiNなどから選択するようにしてもよい。また、ゲート絶縁膜6a、6bの材料は互いに異なっていてもよいし、ゲート絶縁膜6a、6bの材料は互いに同じであってもよい。なお、ゲート絶縁膜6a、6bの材料は、例えば、SiO2、HfO、HfSiO、HfSiON、HfAlO、HfAlSiONおよびLa2O3などから選択することができる。また、ゲート絶縁膜6a、6bの材料を互いに異ならせることで、チャネル領域7にポテンシャルバリアPB1、PB2を形成することができる場合、サブ電極5a、5bの仕事関数は互いに等しくてもよい。なお、チャネル領域7の不純物濃度のばらつきに起因する電界効果トランジスタの電気的特性のばらつきや移動度の低下を抑制するために、チャネル領域7の不純物濃度を低減し、チャネル領域7を完全空乏化することが好ましい。チャネル領域7を完全空乏化するために、フィン幅はゲート長よりも小さくすることが好ましい。ここで、チャネル領域7の両側にゲート電極4を設けることにより、チャネル領域7のポテンシャル制御性を向上させることができ、短チャネル効果低減と電流駆動力増大の両立を図ることができる。また、チャネル領域7にポテンシャルバリアPB1、PB2を形成することにより、実効的なゲート長を短くすることを可能としつつ、フィンのバルク側でパンチスルーを起き難くすることができ、さらなる電流駆動力増大を図ることが可能となるとともに、オフリーク電流を低減させることができる。第2実施形態図2a、図3および図4aは、第2実施形態に係る半導体装置の製造方法を示す平面図、図2bは、図2aのA-A線で切断した構成を示す断面図、図2cは、図2aのB-B線で切断した構成を示す断面図、図4bは、図4aのC部分を切り出した構成を示す斜視図、図5a、図5b、図6a、図6b、図7a、図7b、図8aおよび図8bは、第2実施形態に係る半導体装置の製造方法を示す斜視図、図5cは、第2実施形態に係る半導体装置の製造方法を示す断面図である。図2a~図2cにおいて、フォトリソグラフィ技術およびエッチング技術を用いて半導体基板11の表層をパターニングすることにより、半導体基板11上にフィン型半導体層1を形成する。そして、CVDなどの方法を用いることにより、フィン型半導体層1間に埋め込まれた素子分離絶縁層12を半導体基板11上に形成する。そして、素子分離絶縁層12を薄膜化することにより、フィン型半導体層1の先端TP側を露出させる。なお、素子分離絶縁層12の材料は、例えば、SiNを用いることができる。次に、図3に示すように、CVDなどの方法を用いることにより、フィン型半導体層1間が埋め込まれるように素子分離絶縁層12上に層間絶縁膜13を形成する。そして、フォトリソグラフィ技術を用いることにより、ソース層2およびドレイン層3からフィン型半導体層1の両端部に広がるようにレジストパターンR1を層間絶縁膜13上に形成する。なお、層間絶縁膜13の材料は、例えば、SiNを用いることができる。次に、図4aおよび図4bに示すように、レジストパターンR1をマスクとして層間絶縁膜13をエッチングすることにより、フィン型半導体層1の両端部の側面に層間絶縁膜13を残したまま、フィン型半導体層1のチャネル領域7を露出させる。次に、図5aに示すように、CVDなどの方法を用いることにより、フィン型半導体層1間に埋め込まれた犠牲膜14を素子分離絶縁層12上に形成する。そして、フォトリソグラフィ技術およびエッチング技術を用いて犠牲膜14をパターニングすることにより、フィン型半導体層1の両端部より中央部の方が薄くなるようにフィン型半導体層1の側面からの犠牲膜14の膜厚を設定する。なお、犠牲膜14の材料は、素子分離絶縁層12および層間絶縁膜13よりもエッチング選択比がとれるように選択することができ、例えば、SiO2を用いることができる。次に、図5bおよび図5cに示すように、犠牲膜14に不純物を斜めイオン注入することにより、高濃度不純物領域14aを犠牲膜14に形成する。この高濃度不純物領域14aは、フィン型半導体層1のドレイン層3側から先端TP側にかけて形成することができる。このような高濃度不純物領域14aを犠牲膜14に選択的に形成するために、フィン型半導体層1のシャドウイング効果を利用することができる。この時、角度の異なる斜めイオン注入を複数回行うことができる。すなわち、斜めイオン注入P1、P2により、フィン型半導体層1の側面からの犠牲膜14の膜厚の薄い部分では厚い部分に比べて犠牲膜14のより深くまで不純物を効果的に打ち込むことができる。この時、犠牲膜14の膜厚の薄い部分において犠牲膜14の最も深い部分には、フィン型半導体層1のシャドウイング効果により不純物が達しないようにすることができる。また、斜めイオン注入P3により、フィン型半導体層1の側面からの犠牲膜14の膜厚の厚い部分において、ドレイン層3側の犠牲膜14の最も深い部分まで不純物を打ち込むことができる。次に、図6aに示すように、ウェットエッチングなどの方法にて高濃度不純物領域14aを選択的に除去することにより、犠牲膜14からなるダミー電極14bを形成する。このダミー電極14bは、フィン型半導体層1の根元BM側でドレイン層3側に広げられるようにしてフィン型半導体層1のソース層2側に配置することができる。次に、図6bに示すように、CVDまたは熱酸化などの方法を用いることにより、ダミー電極14bから露出されたフィン型半導体層1の側面にゲート絶縁膜6bを形成する。次に、図7aに示すように、CVDなどの方法を用いることにより、フィン型半導体層1のドレイン層3側の側面に配置されたサブ電極5bをゲート絶縁膜6b上に形成する。そして、CMPなどの方法にてサブ電極5bを薄膜化することにより、ダミー電極14bの表面を露出させる。次に、図7bに示すように、ウェットエッチングなどの方法にてダミー電極14bを選択的に除去することにより、フィン型半導体層1の根元BM側でドレイン層3側に広げられた空隙15をフィン型半導体層1のソース層2側に形成する。次に、図8aに示すように、CVDまたは熱酸化などの方法を用いることにより、空隙15にて露出されたフィン型半導体層1の側面にゲート絶縁膜6aを形成する。次に、図8bに示すように、CVDまたはスパッタなどの方法を用いることにより、空隙15に埋め込まれたサブ電極5aをゲート絶縁膜6a上に形成する。そして、CMPなどの方法にてサブ電極5aを薄膜化することにより、サブ電極5bの表面を露出させる。ここで、フィン型半導体層1のシャドウイング効果を利用した斜めイオン注入にて高濃度不純物領域14aを犠牲膜14に形成することにより、フィン型半導体層1の根元BM側でドレイン層3側に広げられるようにしてフィン型半導体層1のソース層2側にダミー電極14bを配置することができる。このため、このダミー電極14bをサブ電極5aと置換することにより、フィン型半導体層1の根元BM側でドレイン層3側に広げられるようにしてフィン型半導体層1のソース層2側にサブ電極5aを配置することができ、フィン型トランジスタの電流駆動力増大を図りつつ、オフリーク電流を低減させることが可能となる。第3実施形態図9は、第3実施形態に係る半導体装置の概略構成を示す斜視図である。図9において、この半導体装置には、図1の半導体装置のゲート電極4の代わりにゲート電極4 ́が設けられるとともに、ゲート絶縁膜6a、6bの代わりにゲート絶縁膜6a ́、6b ́が設けられている。ここで、ゲート電極4 ́には、サブ電極5a ́、5b ́が設けられている。そして、サブ電極5a ́は、フィン型半導体層1の根元BM側でドレイン層3側に広げられるようにしてフィン型半導体層1のソース層2側に配置されている。この時、図1のサブ電極5aは、フィン型半導体層1の根元BM側においてはゲート長に等しくなるように広げられているに対し、図9のサブ電極5a ́は、フィン型半導体層1の根元BM側においてゲート長より短くなるように広げられている。サブ電極5b ́は、フィン型半導体層1のドレイン層3側に配置されている。そして、フィン型半導体層1の根元側において、サブ電極5a ́がドレイン層3側に広げられた分だけドレイン層3側に狭められている。なお、この点以外は、サブ電極5a ́、5b ́はサブ電極5a、5bと同様に構成することができる。そして、サブ電極5a ́はゲート絶縁膜6a ́を介してフィン型半導体層1の両側面に形成され、サブ電極5b ́はゲート絶縁膜6b ́を介してフィン型半導体層1の両側面に形成されている。ここで、フィン型半導体層1の根元BM側のサブ電極5a ́の長さをサブ電極5aよりも短くすることにより、図1の半導体装置に比べて実効的なゲート幅を増大させることができ、電流駆動力増大を図ることが可能となる。第4実施形態図10aは、第4実施形態に係る半導体装置の製造方法を示す平面図、図10bは、図10aのC ́部分を切り出した構成を示す斜視図、図11a、図11bおよび図12は、第4実施形態に係る半導体装置の製造方法を示す斜視図である。図10aおよび図10bにおいて、図2a、図2b、図2c、図3、図4a、図4b、図5a、図5b、図5cおよび図6aの工程と同様にして犠牲膜14からなるダミー電極14b ́を形成する。このダミー電極14bは、フィン型半導体層1の根元BM側でゲート長より短くなるようにドレイン層3側に広げられるようにしてフィン型半導体層1のソース層2側に配置することができる。なお、ダミー電極14b ́を形成する場合には、ダミー電極14bを形成する時と比べて、図5bの斜めイオン注入P1~P3の角度を異ならせることができる。次に、図11aに示すように、CVDまたは熱酸化などの方法を用いることにより、ダミー電極14b ́から露出されたフィン型半導体層1の側面にゲート絶縁膜6b ́を形成する。次に、図11bに示すように、図7aの工程と同様にしてフィン型半導体層1のドレイン層3側の側面に配置されたサブ電極5b ́をゲート絶縁膜6b ́上に形成する。そして、ウェットエッチングなどの方法にてダミー電極14b ́を選択的に除去することにより、フィン型半導体層1の根元BM側でゲート長より短くなるようにドレイン層3側に広げられた空隙16をフィン型半導体層1のソース層2側に形成する。次に、図12に示すように、CVDまたは熱酸化などの方法を用いることにより、空隙16にて露出されたフィン型半導体層1の側面にゲート絶縁膜6a ́を形成する。次に、図8bの工程と同様にして、CVDなどの方法を用いることにより、空隙16に埋め込まれたサブ電極5a ́をゲート絶縁膜6a ́上に形成する。そして、CMPなどの方法にてサブ電極5a ́を薄膜化することにより、サブ電極5b ́の表面を露出させる。第5実施形態図13は、第5実施形態に係る半導体装置の製造方法を示す斜視図である。図13において、この半導体装置には、図1の半導体装置のゲート電極4の代わりにゲート電極21が設けられるとともに、ゲート絶縁膜6a、6bの代わりにゲート絶縁膜22a~22cが設けられている。ここで、ゲート電極21には、サブ電極21a~21cが設けられている。なお、サブ電極21a~21cの仕事関数は互いに異ならせることができる。ここで、サブ電極21a~21cの仕事関数をそれぞれΦa、Φb、Φcとすると、Φa>Φb>ΦcまたはΦb>Φa>Φcという条件を満たすことができる。そして、サブ電極21aは、フィン型半導体層1の先端TP側のソース層2側に配置されている。サブ電極21bは、フィン型半導体層1の根元BM側のソース層2側からドレイン層3側にかけて配置されている。サブ電極21cは、フィン型半導体層1の先端TP側のドレイン層3側に配置されている。そして、サブ電極21aはゲート絶縁膜22aを介してフィン型半導体層1の両側面に形成され、サブ電極21bはゲート絶縁膜22bを介してフィン型半導体層1の両側面に形成され、サブ電極21cはゲート絶縁膜22cを介してフィン型半導体層1の両側面に形成されている。ここで、サブ電極21a~21cの仕事関数を互いに異ならせることにより、実効的なゲート長を短くすることを可能としつつ、フィンのバルク側でパンチスルーを起き難くすることができ、電流駆動力増大を図りつつ、オフリーク電流を低減させることができる。第6実施形態図14は、第6実施形態に係る半導体装置の製造方法を示す斜視図である。図14において、この半導体装置には、図1の半導体装置のゲート電極4の代わりにゲート電極31が設けられるとともに、ゲート絶縁膜6a、6bの代わりにゲート絶縁膜32a~32cが設けられている。ここで、ゲート電極31には、サブ電極31a~31cが設けられている。なお、サブ電極31a~31cの仕事関数は互いに異ならせることができる。ここで、サブ電極31a~31cの仕事関数をそれぞれΦa、Φb、Φcとすると、Φa>Φb>ΦcまたはΦb>Φa>Φcという条件を満たすことができる。そして、サブ電極31aは、フィン型半導体層1のソース層2側の先端TP側から根元BM側かけて配置されている。サブ電極31bは、フィン型半導体層1の根元BM側のドレイン層3側に配置されている。サブ電極31cは、フィン型半導体層1の先端TP側のドレイン層3側に配置されている。そして、サブ電極31aはゲート絶縁膜32aを介してフィン型半導体層1の両側面に形成され、サブ電極31bはゲート絶縁膜32bを介してフィン型半導体層1の両側面に形成され、サブ電極31cはゲート絶縁膜32cを介してフィン型半導体層1の両側面に形成されている。ここで、サブ電極31a~31cの仕事関数を互いに異ならせることにより、実効的なゲート長を短くすることを可能としつつ、フィンのバルク側でパンチスルーを起き難くすることができ、電流駆動力増大を図りつつ、オフリーク電流を低減させることができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"