複数の入力信号に対応した複数の出力信号を出力する信号伝達部に設けられる異常検出回路であって、前記複数の入力信号に基づく第1の固有信号を生成する第1の固有信号出力回路と、前記複数の出力信号に基づく第2の固有信号を生成する第2の固有信号出力回路と、前記第1及び第2の固有信号の不一致を検出して、異常信号を特定する異常信号特定回路と、を備え、前記異常信号特定回路は、前記第1及び第2の固有信号の不一致を検出した場合、制御信号を生成し、前記第1の固有信号出力回路は、前記制御信号に応じて、前記複数の入力信号を前記異常信号特定回路に順次出力し、前記第2の固有信号出力回路は、前記制御信号に応じて、前記複数の出力信号を前記異常信号特定回路に順次出力し、前記異常信号特定回路は、前記複数の入力及び出力信号の不一致を順次検出することによって、前記複数の入力及び出力信号における異常信号を特定する、異常検出回路。前記異常信号特定回路は、前記第1及び第2の固有信号の不一致を検出する不一致検出回路と、前記不一致検出回路が不一致を検出した場合、前記制御信号を生成する制御回路と、を備え、前記不一致検出回路は、前記制御信号に応じた前記第1及び第2の固有信号出力回路からの前記複数の入力及び出力信号の不一致を検出して、エラー特定信号を出力し、前記制御回路は、前記エラー特定信号に応じて、前記複数の入力及び出力信号における異常信号を特定する、請求項1に記載の異常検出回路。少なくとも前記第1の固有信号出力回路又は前記第2の固有信号出力回路のいずれか1個は、一方の入力端子が前記複数の入力又は出力信号中の第1信号の第1出力端子と、他方の入力端子が演算素子の出力端子と、それぞれ接続されている第1セレクタと、一方の入力端子が前記複数の入力又は出力信号中の第1信号の第2出力端子と、他方の入力端子が前記第1セレクタの出力端子と、それぞれ接続されている第2セレクタと、を備え、前記第1セレクタは、前記不一致検出回路が前記第1及び第2の固有信号の不一致を検出した場合に出力するエラー信号に応じて出力を切り替え、前記第2セレクタは、前記制御信号に応じて出力を切り替える、請求項2に記載の異常検出回路。前記不一致検出回路は、前記第1及び第2の固有信号の不一致を検出した場合、エラーパルスを生成し、前記第1及び第2の固有信号出力回路は、前記エラーパルスに応じて、保持する値を初期化する、請求項2又は3に記載の異常検出回路。前記制御回路は、前記エラーパルスに応じて、入力される基準クロックをカウントするカウンタを備え、前記制御回路は、前記エラー特定信号が入力された場合、前記カウンタのカウント値に基づいて、前記複数の入力及び出力信号における異常信号を特定する、請求項4に記載の異常検出回路。前記信号伝達部はバッファを有し、前記第1の固有信号出力回路は前記バッファの入力側に設けられ、前記第2の固有信号出力回路は前記バッファの出力側に設けられる、請求項1ないし5のいずれか一項に記載の異常検出回路。信号伝達部に入力された複数の入力信号に基づいて、第1の固有信号を生成し、前記信号伝達部が出力した複数の出力信号に基づいて、第2の固有信号を生成し、前記第1及び第2の固有信号の不一致を検出した場合、制御信号を生成し、前記制御信号に基づき、前記複数の入力信号及び出力信号の不一致を順次検出することで、前記複数の入力信号及び出力信号における異常信号を特定する、回路の異常検出方法。半導体集積回路は、より低価格にするために、チップ面積を小さくすることが望まれる。しかしながら、特許文献1で開示されている回路では、入力信号と出力信号は一対一で比較されている。このため、障害を検出するためには、入力信号毎にチェック回路を設ける必要がある。検出対象である入力信号と出力信号が増加する場合、障害を検出するために設けるチェック回路の数が増加することによって、回路面積は増大してしまう。さらに、チェック回路と、検出対象である入力信号及び出力信号との距離が離れてしまう場合も考えられる。この場合、検出対象である全ての入力信号及び出力信号を、配線を介してチェック回路に接続させる必要があるため、チェック回路が搭載される半導体集積回路の配線領域が増大する。検出対象である入力信号及び出力信号の数が増加する場合、配線領域がさらに増大してしまう。つまり、回路面積がさらに増大する。特許文献2では、入力信号と出力信号とを逐一比較する回路の構成は、開示されていない。本発明にかかる異常検出回路は、複数の入力信号に対応した複数の出力信号を出力する信号伝達部に設けられ、前記複数の入力信号に基づく第1の固有信号を生成する第1の固有信号出力回路と、前記複数の出力信号に基づく第2の固有信号を生成する第2の固有信号出力回路と、前記第1及び第2の固有信号の不一致を検出して、異常信号を特定する異常信号特定回路を備える。前記異常信号特定回路は、前記第1及び第2の固有信号の不一致を検出した場合、制御信号を生成する。前記第1の固有信号出力回路は、前記制御信号に応じて、前記複数の入力信号を前記異常信号特定回路に順次出力し、前記第2の固有信号出力回路は、前記制御信号に応じて、前記複数の出力信号を前記異常信号特定回路に順次出力する。前記異常信号特定回路は、前記複数の入力及び出力信号との不一致を順次検出することによって、前記複数の入力及び出力信号における異常信号を特定する。このような構成により、複数の入力及び出力信号の不一致検出に必要な配線は、第1及び第2の固有信号にかかる配線だけであるため、回路面積の増大を抑制することができる。本発明にかかる回路の異常検出方法は、信号伝達部に入力された複数の入力信号に基づいて、第1の固有信号を生成し、前記信号伝達部が出力した複数の出力信号に基づいて、第2の固有信号を生成し、前記第1及び第2の固有信号の不一致を検出した場合、制御信号を生成し、前記制御信号に基づき、前記複数の入力信号及び出力信号の不一致を順次検出することで、前記複数の入力信号及び出力信号における異常信号を特定する方法である。このような方法により、複数の入力及び出力信号の不一致検出に必要な配線は、第1及び第2の固有信号にかかる配線だけであるため、回路面積の増大を抑制することができる。本発明により、回路面積の増大を抑制することができる異常検出回路及び回路の異常検出方法を提供することができる。実施の形態1本実施形態にかかる異常検出回路は、バッファ群へ入力される動作信号EN1、WR1及びDATA1複数の入力信号に基づいて第1の固有信号出力回路が生成する第1の固有信号と、バッファ群が出力する動作信号EN2、WR2及びDATA2複数の出力信号に基づいて第2の固有信号出力回路が生成する第2の固有信号の不一致を検出することで、異常信号を特定する。以上より、本実施形態にかかる異常検出回路は、動作信号数が増加しても、異常検出のために設ける不一致検出回路の数は1個のままで済む。更に、入力信号及び出力信号数が増加しても、不一致を判定するために第1及び第2の固有信号出力回路から不一致検出回路に接続される配線は2本ですむため、回路面積の増大を抑制することができる。以下、図面を参照して本発明の実施の形態1について説明する。図1は、本実施形態の異常検出回路の全体構成の例を示すブロック図である。本実施形態の異常検出回路4は、バッファ群信号伝達部3の入力信号及び出力信号の異常を検出する。ここで、バッファ群3の入力信号とはCPU1から出力され、バッファ群3に入力される動作信号EN1、WR1及びDATA1のことを示す。バッファ群3の出力信号とは、バッファ群3から出力され、RAM2に入力される動作信号EN2、WR2及びDATA2のことを示す。以降では、当該入力信号及び出力信号のことをまとめて、動作信号と記述する。この動作信号とは、CPU、RAMといった機能マクロ間の信号線を伝達する信号のことを示す。CPU1、RAM2、バッファ群3及び異常検出回路4は、半導体集積回路の一部であり、半導体チップ上に設けられている。CPU1は、バッファ群3に動作信号EN1、WR1及びDATA1を出力する。ここで、動作信号EN1はデータ変更を許可する信号、動作信号WR1は書き込みを制御する信号、動作信号DATA1はメモリ等に書き込むデータの信号である。RAM2には、バッファ群3からの動作信号EN2、WR2及びDATA2が入力される。動作信号EN2、WR2及びDATA2は、それぞれ動作信号EN1、WR1及びDATA1に対応して、バッファ群3が出力する信号である。RAM2は、バッファ群3を介してCPU1と離れた箇所に設けられている。以降では、動作信号EN1及びEN2を動作信号EN、動作信号WR1及びWR2を動作信号WR、動作信号DATA1及びDATA2を動作信号DATAとも記述する。バッファ群信号伝達部3は、動作信号EN1、WR1及びDATA1に対応した、動作信号EN2、WR2及びDATA2をRAM2に出力する。バッファ群3は、CPU1から出力されて、RAM2に入力される動作信号を中継するために存在するバッファである。ここで、バッファ群3の異常、動作信号EN、WR及びDATAの配線の異常等がない場合、動作信号EN1、WR1及びDATA1と、動作信号EN2、WR2及びDATA2は同じ論理レベルを有する。異常検出回路4は、MISR回路5第1の固有信号出力回路、MISR回路6第2の固有信号出力回路及び異常信号特定回路7を備える。異常信号特定回路7は、不一致検出回路8及び処理制御回路9を備える。MISR回路5第1の固有信号出力回路は、バッファ群3の入力側に設けられ、MISR回路5にはCPU1が出力した動作信号EN1、WR1及びDATA1が入力される。さらに、MISR回路5には、外部からの出力である基準クロックSHCK、リセット信号RESのほか、不一致検出回路8が出力したエラー信号ERR、エラーパルスEGCK及び処理制御回路9が出力した制御信号CAPTUREが入力される。MISR回路5は、動作信号EN1、WR1及びDATA1を逐次演算する。なお、MISR回路5は、反転された基準クロックSHCKに同期して、演算を行う。この点については後述する。MISR回路5は、演算結果として、固有信号MISROUT1第1の固有信号を生成し、不一致検出回路8に出力する。ここで、MISRMultipleInputSignatureRegister回路とは、クロックに同期して入力された信号を逐次演算し、Signatureとして出力する信号圧縮回路である。固有信号MISROUT1は、複数の動作信号EN、WR及びDATAの異常を不一致検出回路8で判定するための信号である。なお、固有信号MISROUT1においては、複数の動作信号EN、WR及びDATAが1本に圧縮されている。さらに、MISR回路5は、外部から出力されるリセット信号RESに応じて、回路内に保持される値を初期化する。不一致検出回路8から出力されたエラーパルスEGCKによっても、MISR回路5は保持する値を初期化する。なお、エラーパルスEGCKは、固有信号MISROUT1、2の不一致発生を報知する信号である。また、MISR回路5は、制御信号CAPTURE及びエラー信号ERRに応じて、動作信号EN1、WR1及びDATA1を順次出力する。この動作信号を順次出力する動作を、ビットシフト動作と記述する。MISR回路6第2の固有信号出力回路は、バッファ群3の出力側に設けられる。MISR回路6には、RAM2に出力される動作信号EN2、WR2及びDATA2が入力される。さらに、MISR回路6には、外部からの出力である基準クロックSHCK、リセット信号RESのほか、不一致検出回路8が出力したエラー信号ERR、エラーパルスEGCK及び処理制御回路9が出力した制御信号CAPTUREが入力される。MISR回路6は、MISR回路5と同様に、反転された基準クロックSHCKに同期して、動作信号EN2、WR2及びDATA2を逐次演算する。MISR回路5は、演算結果として、固有信号MISROUT2第2の固有信号を生成する。MISR回路6は、リセット信号RES、エラーパルスEGCK、エラー信号ERR及び制御信号CAPTUREに応じて、MISR回路5と同様の動作を行う。MISR回路6もMISR回路5と同様に、制御信号CAPTURE及びエラー信号ERRに応じて、動作信号EN2、WR2及びDATA2を順次出力するビットシフト動作をする。ここで、半導体チップ上において、MISR回路5はCPU1の近傍へ配置され、MISR回路6はRAM2の近傍へ配置される。つまり、MISR回路5は、CPU1が出力した直後の動作信号EN1、WR1及びDATA1を検出対象とし、MISR回路6は、RAM2に入力される直前の動作信号EN2、WR2及びDATA2を検出対象としている。このようにMISR回路5、6が配置されることにより、異常検出回路4は、動作信号の異常をより正確に検出することができる。異常信号特定回路7は、固有信号MISROUT1、2の不一致を検出した場合、制御信号CAPTURE、エラー信号ERRをMISR回路5、6に出力する。異常信号特定回路7は、MISR回路5、6がビットシフト動作により順次出力する動作信号EN1、WR1及びDATA1及び動作信号EN2、WR2及びDATA2の不一致を検出する。このようにして、異常信号特定回路7は、動作信号EN、WR及びDATAにおける異常信号を特定することができる。次に、異常信号特定回路7が備える不一致検出回路8及び処理制御回路9について説明する。不一致検出回路8には、MISR回路5、6が出力する固有信号MISROUT1、2、外部から出力されるリセット信号RES、基準クロックSHCKが入力される。不一致検出回路8は、固有信号MISROUT1、2の不一致を検出する。なお、不一致検出回路8は、基準クロックSHCKに同期して動作する。不一致検出回路8は、固有信号MISROUT1、2の不一致を検出した場合、エラーパルスEGCK及びエラー信号ERRを生成し、MISR回路5、6及び処理制御回路9に出力する。さらに、不一致検出回路8は、MISR回路5、6がビットシフト動作中に動作信号の不一致を検出した場合、エラー特定信号ERR-RTを、処理制御回路9に出力する。具体的には、不一致検出回路8は、基準クロックSHCKに同期して、MISR回路5、6がビットシフト動作中の固有信号MISROUT1、2の不一致を検出することで、動作信号の不一致を検出する。不一致検出回路8は、リセット信号RESに応じて、保持する値を初期化する動作を行う。処理制御回路9には、エラーパルスEGCK、リセット信号RES、エラー信号ERR、エラー特定信号ERR-RT及び基準クロックSHCKが入力される。処理制御回路9は、エラーパルスEGCKに基づいて、制御信号CAPTUREを出力する。なお、処理制御回路9は、基準クロックSHCKに同期して制御信号CAPTUREを出力する。この制御信号CAPTUREは、固有信号MISROUT1、2で不一致が検出された後、MISR回路5に前述のビットシフト動作をさせる信号である。更に、処理制御回路9は、エラー特定信号ERR-RTに応じて、信号ERRORを出力する。この信号ERRORは、動作信号EN、WR及びDATAにおいて、どの動作信号で異常が生じたかを知らせる信号である。具体的には、動作信号ENに異常がある場合、処理制御回路9は、信号ERROR1を出力する。動作信号WRに異常がある場合、処理制御回路9は、信号ERROR2を出力する。動作信号DATAに異常がある場合、処理制御回路9は、信号ERROR3を出力する。図1では、信号ERROR1~信号ERROR3を、ERROR信号群として表記している。処理制御回路9は、リセット信号RESに応じて、保持する値を初期化する動作を行う。以下、図2を用いて、MISR回路5の詳細について説明する。図2は、本実施形態のMISR回路の構成の例を示す図である。MISR回路5は、セレクタ回路11~16、フリップフロップ31~33及びEOR回路41~44を備える。前述の図1の説明の通り、MISR回路5は、動作信号EN1、WR1及びDATA1に基づいて、固有信号MISROUT1を出力する。EOR回路41には、動作信号DATA1及び固有信号MISROUT1が入力される。EOR回路41は、動作信号DATA1及び固有信号MISROUT1の排他的論理和の信号を、セレクタ回路11に出力する。セレクタ回路11には、EOR回路41の出力及び固有信号MISROUT1が入力される。セレクタ回路11は、エラー信号ERRの論理レベルが0ならば、EOR回路41の出力をセレクタ回路12に出力し、論理レベルが1ならば、固有信号MISROUT1をセレクタ回路12に出力する。セレクタ回路12には、動作信号DATA1及びセレクタ回路11の出力が入力される。セレクタ回路12は、制御信号CAPTUREの論理レベルが0ならば、セレクタ回路11の出力をフリップフロップ31に出力し、論理レベルが1ならば、動作信号DATA1をフリップフロップ31に出力する。フリップフロップ31は、入力Dにセレクタ回路12の出力が入力され、クロック/CKに基準クロックSHCKが入力される。さらに、リセット/RESには、EOR回路44の出力が入力される。ここで、EOR回路44には、リセット信号RES及びエラーパルスEGCKが入力される。EOR回路44は、リセット信号RES及びエラーパルスEGCKの排他的論理和の信号を、フリップフロップ31~33のリセット/RESに出力する。フリップフロップ31は、反転された基準クロックSHCKの立ち上がりに同期して、セレクタ回路12の出力をEOR回路42及びセレクタ回路13に出力する。フリップフロップ31は、反転された基準クロックSHCKの次の立ち上がりまで、セレクタ回路12の出力の値を保持する。なお、フリップフロップ31は、EOR回路44の出力に応じて、保持している値を初期化する。具体的には、EOR回路44の出力の論理レベルが0であり、フリップフロップ31のリセット/RESにその論理レベル0の信号が入力される場合、フリップフロップ31は、保持する値を初期化する。なお、EOR回路44の出力の論理レベルが1であり、フリップフロップ31のリセット/RESにその論理レベル1の信号が入力される場合、フリップフロップ31は、通常の動作を行う。EOR回路42には、動作信号WR1及びフリップフロップ31の出力が入力される。EOR回路41は、動作信号WR1及びフリップフロップ31の出力の排他的論理和の信号を、セレクタ回路13に出力する。セレクタ回路13には、EOR回路42の出力及びフリップフロップ31の出力が入力される。セレクタ回路13は、セレクタ回路11と同様に、エラー信号ERRの論理レベルが0ならば、EOR回路42の出力をセレクタ回路14に出力し、論理レベルが1ならば、フリップフロップ31の出力をセレクタ回路14に出力する。セレクタ回路14には、動作信号WR1及びセレクタ回路13の出力が入力される。セレクタ回路14は、制御信号CAPTUREの論理レベルが0ならば、セレクタ回路13の出力をフリップフロップ32に出力し、論理レベルが1ならば、動作信号WR1をフリップフロップ32に出力する。フリップフロップ32は、フリップフロップ31と同様、反転された基準クロックSHCKの立ち上がりに同期して、セレクタ回路14の出力をEOR回路43及びセレクタ回路15に出力し、次の反転された基準クロックSHCKの立ち上がりまで、その出力の値を保持する。なお、フリップフロップ32は、フリップフロップ31と同様、EOR回路44の出力の論理レベルが0の場合、保持する値を初期化する。EOR回路43には、動作信号EN1及びフリップフロップ32の出力が入力される。EOR回路43は、動作信号EN1及びフリップフロップ32の出力の排他的論理和の信号を、セレクタ回路15に出力する。セレクタ回路15には、EOR回路43の出力及びフリップフロップ32の出力が入力される。セレクタ回路15は、セレクタ回路11及び13と同様に、エラー信号ERRの論理レベルが0ならば、EOR回路43の出力をセレクタ回路16に出力し、論理レベルが1ならば、フリップフロップ32の出力をセレクタ回路16に出力する。セレクタ回路16には、動作信号EN1及びセレクタ回路15の出力が入力される。セレクタ回路16は、制御信号CAPTUREの論理レベルが0ならば、セレクタ回路15の出力をフリップフロップ33に出力し、論理レベルが1ならば、動作信号EN1をフリップフロップ33に出力する。フリップフロップ33は、反転された基準クロックSHCKの立ち上がりに同期して、セレクタ回路16の出力を固有信号MISROUT1として、EOR回路41及び不一致検出回路8に出力する。フリップフロップ33は、次の反転された基準クロックSHCKの立ち上がりまで、出力した固有信号MISROUT1の値を保持する。なお、フリップフロップ33は、フリップフロップ31、32と同様、EOR回路44の出力の論理レベルが0の場合、保持する値を初期化する。まとめると、MISR回路5は、2種類のセレクタ回路によって、固有信号MISROUT1の値を切り替えている。例えば、セレクタ回路15第1セレクタの一方の入力端子には、EOR回路43を介して動作信号EN1の第1出力端子が、他方の入力端子には、演算素子であるフリップフロップ32の出力端子が接続されている。セレクタ回路15は、エラー信号ERRの論理レベルが1に変化することによって、出力させる信号を、EOR回路43の出力からフリップフロップ32の出力に切り替える。また、セレクタ回路16第2セレクタの一方の入力端子には、動作信号EN1の第2出力端子が、他方の入力端子には、セレクタ回路15の出力端子が接続されている。セレクタ回路16第2セレクタは、制御信号CAPTUREの論理レベルが1に変化することによって、出力させる信号を、セレクタ回路15の出力から動作信号EN1に切り替える。セレクタ回路11、13もセレクタ回路15と同様に動作し、セレクタ回路12、14もセレクタ回路16と同様に動作する。つまり、不一致検出回路8が出力したエラー信号ERR、制御信号CAPTUREに応じて、各セレクタが制御され、各フリップフロップに出力される値が変化する。こうすることで、MISR回路5は、動作信号EN1、WR1、DATA1を一つずつ順番にシフトして出力するビットシフト動作をする。このビットシフト動作により、異常検出回路4は不一致発生箇所の特定を行う。MISR回路6は、EOR回路41~43及びセレクタ回路12、14、16に入力される信号が、動作信号EN2、WR2、DATA2となる。その他の回路構成は、MISR回路5と同じであるため、説明を省略する。なお、MISR回路5、6において、異常検出対象となる動作信号がn本増える毎に、フリップフロップ、EOR回路は新たにn個、セレクタ回路は新たに2n個必要となる。セレクタ回路は、前述の第1セレクタに対応するものがn個、前述の第2セレクタに対応するものがn個、それぞれ必要となる。以下、図3を用いて、不一致検出回路8の詳細について説明する。図3は、本実施形態の不一致検出回路の構成の例を示す図である。不一致検出回路8は、フリップフロップ34~36、EOR回路45、AND回路47、48及び立ち上がりエッジ検出回路51を備える。前述の図1の説明の通り、不一致検出回路8は、固有信号MISROUT1、MISROUT2に基づいて、エラーパルスEGCK、エラー信号ERR及びエラー特定信号ERR-RTを生成し、出力する。なお、不一致検出回路8は、基準クロックSHCKに同期して動作する。EOR回路45には、固有信号MISROUT1及びMISROUT2が入力される。EOR回路45は、固有信号MISROUT1、MISROUT2の排他的論理和をとった信号を、フリップフロップ34に出力する。つまり、EOR回路45は、固有信号MISROUT1、MISROUT2の不一致を検出した場合、論理レベル1の信号を出力する。フリップフロップ34は、入力DにEOR回路45の出力が入力され、クロックCKに基準クロックSHCKが入力される。さらに、リセット/RESには、リセット信号RESが入力される。フリップフロップ34は、基準クロックSHCKの立ち上がりに同期して、EOR回路45の出力をAND回路47及び48に出力する。フリップフロップ34は、基準クロックSHCKの次の立ち上がりまで、EOR回路45の出力の値を保持する。なお、フリップフロップ34は、リセット信号RESに応じて、保持している値を初期化する。具体的には、リセット信号RESの論理レベルが0である場合、フリップフロップ34は、保持する値を初期化する。AND回路47には、フリップフロップ34の出力及び反転されたエラー信号ERRが入力される。AND回路47は、出力を立ち上がりエッジ検出回路51に出力する。立ち上がりエッジ検出回路51には、AND回路47の出力が入力される。立ち上がりエッジ検出回路51は、基準クロックSHCKの立ち上がりのタイミングでAND回路47の出力の論理レベルが1であることを検出した場合、エラーパルスEGCKを、フリップフロップ35、MISR回路5、6及び処理制御回路9に出力する。フリップフロップ35は、入力Dに論理レベルが1のVDDが入力され、クロックCKにエラーパルスEGCKが入力される。さらに、リセット/RESには、リセット信号RESが入力される。フリップフロップ35は、エラーパルスEGCKの立ち上がりに同期して、VDDの論理レベルが1の信号を、エラー信号ERRとしてAND回路48、MISR回路5、6及び処理制御回路9に出力する。フリップフロップ35は、フリップフロップ34と同様、リセット信号RESの論理レベルが0の場合、保持する値を初期化する。フリップフロップ35は、エラーパルスEGCKの立ち上がりがあった場合、論理レベルが0のリセット信号RESが入力されるまで、出力するエラー信号ERRの論理レベルを1に保ち続ける。AND回路48には、フリップフロップ34の出力及びエラー信号ERRが入力される。AND回路48は、出力をフリップフロップ36に出力する。フリップフロップ36は、入力DにAND回路48の出力が入力され、クロックCKに基準クロックSHCKが入力される。さらに、リセット/RESには、リセット信号RESが入力される。フリップフロップ36は、基準クロックSHCKの立ち上がりに同期して、AND回路48の出力をエラー特定信号ERR-RTとして処理制御回路9に出力する。なお、フリップフロップ36は、フリップフロップ34と同様、リセット信号RESの論理レベルが0の場合、保持する値を初期化する。まとめると、不一致検出回路8は、固有信号MISROUT1、2の不一致を検出することによって、エラー信号ERR及びエラーパルスEGCKを出力している。エラー信号ERRは、MISR回路5、6の動作をビットシフト動作へ移行させるための信号である。エラーパルスEGCKは、MISROUT1、2の不一致発生を知らせるための信号である。さらに、不一致検出回路8は、エラー信号ERRの論理レベルが1の場合に固有信号MISROUT1、2の不一致を検出すると、エラー特定信号ERR-RTを出力する。エラー特定信号ERR-RTは、MISR回路5、6がビットシフト動作中において、固有信号MISROUT1、2の不一致発生を知らせるものである。つまり、エラー特定信号ERR-RTは、動作信号EN、WR及びDATAの中で、異常がある信号を特定する役割を果たす。以下、図4を用いて、処理制御回路9の詳細について説明する。図4は、本実施形態の処理制御回路の構成の例を示す図である。処理制御回路9は、カウンタ21、レジスタ22、選択信号発生器23、OR回路46、AND回路49、50及び立ち上がりエッジ検出回路52を備える。前述の図1の説明の通り、処理制御回路9は、エラーパルスEGCK、エラー信号ERR、エラー特定信号ERR-RTに基づいて、制御信号CAPTURE及びいずれかの信号ERROR1~3を生成し、出力する。なお、処理制御回路9は、基準クロックSHCKに同期して動作する。立ち上がりエッジ検出回路52は、基準クロックSHCKの立ち上がりに同期してエラーパルスEGCKの立ち上がりを検出すると、制御信号CAPTUREをカウンタ21、AND回路49及びMISR回路5、6に出力する。AND回路49には、基準クロックSHCK及び制御信号CAPTUREが入力される。AND回路49は、出力をOR回路46に出力する。OR回路46には、AND回路49の出力及びリセット信号RESが入力される。OR回路46は、出力をカウンタ21に出力する。カウンタ21には、カウントトリガCNT-TRGに制御信号CAPTUREが入力され、クロック/CKに基準クロックSHCKが入力される。さらに、リセット/RESには、OR回路46の出力が入力される。カウンタ21は、反転された基準クロックSHCKの立ち上がりに同期して、制御信号CAPTUREの立ち上がりを検知すると、カウントアップを開始する。カウンタ21は、レジスタ22にカウント値のデータを出力する。なお、カウンタ21は、OR回路46の出力の論理レベルが0の場合、カウントアップした値を初期化する。レジスタ22には、カウンタ21のカウント値のデータが入力される。さらに、リセット/RESにはリセット信号RESが入力され、レジスタトリガRG-TRGにはAND回路50の出力が入力される。ここで、AND回路50には、エラー信号ERR及びエラー特定信号ERR-RTが入力される。AND回路50は、出力をレジスタ22に出力する。レジスタ22は、AND回路50の出力の論理レベルが1になった場合、カウンタ21のカウント値を保持ラッチする。保持したカウント値のDATAは、選択信号発生器23に出力される。なお、レジスタ22は、リセット信号RESの論理レベルが0になった場合、保持したカウント値を初期化する。選択信号発生器23には、レジスタ22が保持したカウント値のデータが入力される。さらに、リセット/RESにはリセット信号RESが入力され、セレクトナンバーSELENにはエラー特定信号ERR-RTが入力される。さらに、選択信号発生器23は、エラー特定信号ERR-RTが入力されると、レジスタ22が保持したカウント値に対応して、信号ERROR1、2、3のいずれかを出力する。なお、選択信号発生器23は、リセット信号RESの論理レベルが0になった場合、保持したカウント値を初期化する。図5は、セレクトナンバーSELENに入力された論理レベルつまり、エラー特定信号ERR-RTの論理レベルと、レジスタ22に保持された2ビットのカウント値とに基づいて、選択信号発生器23が何の動作を行うかを示した図表である。以下、図5に基づいて、選択信号発生器23の動作について説明する。選択信号発生器23のセレクトナンバーSELENに論理レベルが0の信号が入力されている場合、選択信号発生器23は、レジスタ22が保持するカウント値に関係なく、信号ERROR1~3に論理レベルが0の信号を出力する。選択信号発生器23のセレクトナンバーSELENに論理レベルが1の信号が入力され、レジスタ22が保持するカウント値が01である場合、選択信号発生器23は、信号ERROR1に論理レベルが1の信号を出力する。これにより、選択信号発生器23は、1本目の動作信号ENに異常があることを通知する。選択信号発生器23のセレクトナンバーSELENに論理レベルが1の信号が入力され、レジスタ22が保持するカウント値が10である場合、選択信号発生器23は、信号ERROR2に論理レベルが1の信号を出力する。これにより、選択信号発生器23は、2本目の動作信号WRに異常があることを通知する。選択信号発生器23のセレクトナンバーSELENに論理レベルが1の信号が入力され、レジスタ22が保持するカウント値が11である場合、選択信号発生器23は、信号ERROR3に論理レベルが1の信号を出力する。これにより、選択信号発生器23は、3本目の動作信号DATAに異常があることを通知する。以上のようにして、選択信号発生器23は、信号ERROR1~3のいずれかの信号を発生させることで、異常が生じた動作信号を特定する。つまり、セレクトナンバーSELENに論理レベルが1の信号が入力されることにより、選択信号発生器23は、レジスタ22に保持している値に応じた信号ERROR1~3のいずれかの信号に、論理レベルが1の信号を出力する。まとめると、処理制御回路9は、エラーパルスEGCKを検出することによって、制御信号CAPTUREを出力している。制御信号CAPTUREは、固有信号MISROUT1、2の不一致を検出した後に、MISR回路5、6に対して、動作信号EN、WR、DATAを出力させるための信号である。更に、処理制御回路9は、エラー信号ERR及びエラー特定信号ERR-RTに応じて、異常が生じた動作信号を特定する信号ERROR1~3のいずれかを出力する。以下、本実施形態にかかる異常検出回路4の動作例を、図6を用いて詳細に説明する。図6は、異常検出回路4の動作例を示すタイミングチャートである。異常検出回路4の構成は、図1~図4に示した通りである。図6において、動作信号EN1とEN2、動作信号DATA1とDATA2とは常に一致している。しかし、動作信号WR1とWR2とは、時刻T2~T3で不一致が生じ、そのまま不一致が継続している。言いかえれば、図6において、動作信号EN及び動作信号DATAには異常がないが、動作信号WRは、T3以降で異常が生じている。初期状態の時刻T0において、リセット信号RESの論理レベルは0である。このとき、MISR回路5、6のフリップフロップ31~33、不一致検出回路8のフリップフロップ34~36及び処理制御回路9のカウンタ21、レジスタ22、選択信号発生器23はリセットされ、保持している値を0にする。このとき、エラーパルスEGCK及びエラー信号ERRの論理レベルが0であることから、図2のMISR回路5、6におけるフリップフロップ31~33には、それぞれEOR回路41~43の出力が入力される。時刻T0~T1において、動作信号EN1及び動作信号EN2の論理レベルは1に変化する。ここで、MISR回路5、6において、フリップフロップ32は、初期化されていて出力が0であることから、EOR回路43の出力の論理レベルは、0から1に変化する。このため、時刻T1においては、反転された基準クロックSHCKに同期して、固有信号MISROUT1、2の論理レベルが1に変化する。時刻T1~T2において、動作信号WR1及び動作信号WR2の論理レベルは1に変化する。時刻T2~T3において、動作信号EN1及び動作信号EN2の論理レベルは1に変化する。ここまでが、全ての動作信号が正常に動作している期間である。ここで、時刻T2~T3において、動作信号WR2に異常が生じ、時刻T3以降、動作信号WR2の論理レベルは0のままである。異常検出回路4は、この動作信号WRの異常を、以下に示す動作によって検出する。時刻T3の直前において、MISR回路5のEOR回路42には、動作信号WR1の論理レベル1及びフリップフロップ31の出力である論理レベル1が入力される。そのため、MISR回路5のフリップフロップ32には、EOR回路42の出力である論理レベル0が入力される。しかしながら、時刻T3の直前において、MISR回路6のEOR回路42には、動作信号WR2の論理レベル0及びフリップフロップ31の出力である論理レベル1が入力される。そのため、MISR回路6のフリップフロップ32には、EOR回路42の出力である論理レベル1が入力される。以上から、時刻T3において、反転された基準クロックSHCKに同期して、MISR回路5のフリップフロップ32は、0の論理レベルを出力し、MISR回路6のフリップフロップ32は、1の論理レベルを出力する。時刻T3~T4において、MISR回路5のEOR回路43には、動作信号EN1の論理レベル1及びフリップフロップ32の出力である論理レベル0が入力される。そのため、MISR回路5のフリップフロップ33には、EOR回路43の出力である論理レベル1が入力される。しかし、MISR回路6のEOR回路43には、動作信号EN2の論理レベル1及びフリップフロップ32の出力である論理レベル1が入力される。そのため、MISR回路6のフリップフロップ33には、EOR回路43の出力である論理レベル0が入力される。以上から、時刻T4において、反転された基準クロックSHCKに同期して、MISR回路5は、固有信号MISROUT1として1の論理レベルを出力し、MISR回路6は、固有信号MISROUT2として0の論理レベルを出力する。つまり、時刻T4における固有信号MISROUT1と固有信号MISROUT2は、不一致である。時刻T4において、不一致検出回路8のEOR回路45には、論理レベルが1の固有信号MISROUT1及び論理レベルが0の固有信号MISROUT2が入力される。ここから、EOR回路45は、論理レベル1をフリップフロップ34に出力する。時刻T12において、フリップフロップ34は、基準クロックSHCKに同期して、1を出力する。フリップフロップ34の出力の論理レベルが1であり、エラー信号ERRの論理レベルが0であることから、AND回路47は、論理レベル1を出力する。立ち上がりエッジ検出回路51は、そのAND回路47の出力1に応じて、論理レベルが1のエラーパルスEGCKを出力する。さらに、時刻T12において、フリップフロップ35は、エラーパルスEGCKに応じて論理レベルが1のエラー信号ERRを出力する。つまり、時刻T12において、不一致検出回路8は、固有信号MISROUT1、2の不一致を検出する。それにより、論理レベルが1のエラーパルスEGCKと、MISR回路5、6をビットシフト動作へ切り替える論理レベルが1のエラー信号ERRとを、MISR回路5、6及び処理制御回路9へ出力する。以下、時刻T12におけるMISR回路5、6の動作について説明する。前述の不一致検出回路8の動作説明の通り、時刻T12において、MISR回路5、6には、論理レベルが1のエラーパルスEGCK及びエラー信号ERRが入力される。このとき、エラーパルスEGCKの論理レベルが1であり、リセット信号RESの論理レベルが1であることから、EOR回路44は論理レベル0を出力する。このEOR回路44の出力0によって、MISR回路5、6のフリップフロップ31~33は、保持している値がリセットされる。そのため、時刻T12において、MISROUT1、2は、共に論理レベルが0である。さらに、論理レベルが1のエラー信号ERRにより、セレクタ回路11、13及び15は、出力を切り替える。例えば、セレクタ回路15は、EOR回路43の出力ではなく、フリップフロップ32の出力を出力する。次に、処理制御回路9の動作について説明する。時刻T12において、処理制御回路9の立ち上がりエッジ検出回路52には、論理レベルが1のエラーパルスEGCKが入力される。ここから、時刻T13において、基準クロックSHCKに同期して、立ち上がりエッジ検出回路52は論理レベル1を出力する。ここから、論理レベルが1の制御信号CAPTUREが、MISR回路5及び6に出力される。さらに、時刻T13において、論理レベルが1の基準クロック及び制御信号CAPTUREがAND回路49に入力される。AND回路49は、論理レベル1をOR回路46に出力するため、OR回路46は、論理レベル1を出力する。以上より、カウンタ21はリセットされる。時刻T13において、MISR回路5、6には論理レベルが1の制御信号CAPTUREが入力される。そのため、セレクタ回路12、14及び16は、出力を切り替える。例えば、セレクタ回路16は、セレクタ回路15の出力ではなく、動作信号EN1又はEN2を出力する。なお、前述の時刻T12での説明の通り、時刻T12で固有信号MISROUT1、2の値が同一であるため、エラーパルスEGCKは、時刻T12~T13の期間基準クロックSHCKの1クロック分のみ、論理レベルが1である。そのため、MISR回路5のフリップフロップ31~33がリセットされるのは時刻T13迄である。これはMISR回路6についても同様である。次に、時刻T6において、MISR回路5のフリップフロップ31~33は、反転された基準クロックSHCKに同期して、時刻T6直前の動作信号EN1をそのまま出力する。MISR回路6も、ほぼ同時に、時刻T6直前の動作信号EN2をそのまま出力する。このとき、MISR回路5、6が出力する動作信号EN1、2の論理レベルは、0である。不一致検出回路8のEOR回路45は、動作信号EN1、2を比較し、不一致がないことを検出して、論理レベル0を出力する。そのため、時刻T7において、不一致検出回路8の出力は変化せず、論理レベル0のままである。なお、制御信号CAPTUREは、時刻T13からT14まで、論理レベルが1である。これは、前述の通り、エラーパルスEGCKの論理レベルが1である期間が、時刻T12からT13迄であるためである。以上から、制御信号CAPTUREは、MISR回路5のフリップフロップ31~33に対して、時刻T6直前の動作信号EN1、WR1、DATA1を1度だけそのまま出力させる働きをする。MISR回路6のフリップフロップ31~33に対しても、同様に時刻T6直前の動作信号EN2、WR2、DATA2を1度だけ出力させる。エラー信号ERRは、そのようにして各フリップフロップから出力された出力を、そのままの状態で次のフリップフロップに伝達させる働きをする。例えば、時刻T6において、フリップフロップ32から出力された動作信号WR1は、論理レベルが1のエラー信号ERRによって、セレクタ回路15からそのまま出力される。前述の通り、時刻T14以降では、制御信号CAPTUREの論理レベルが0であるため、セレクタ回路16はセレクタ回路15の出力をフリップフロップ33に出力する。これにより、時刻T7において、フリップフロップ33から動作信号WR1がそのまま出力される。以上のようにして、MISR回路5は、時刻T6直前の動作信号EN1、WR1、DATA1を順番に出力する。MISR回路6も同様である。このようにして、MISR回路5、6から動作信号を順番に出力させることで、異常検出回路4は、異常が生じた動作信号を特定する。なお、このMISR回路5及び6の動作を、ここではビットシフト動作と記述する。さらに、時刻T6において、処理制御回路9のカウンタ21は、反転された基準クロックSHCKに同期して、制御信号CAPTUREの論理レベルが1であることに応じ、カウントアップを開始する。なお、時刻T6において、カウンタ21のカウンタ値は0である。次に、時刻T7において、MISR回路5、6はビットシフト動作を行い、ほぼ同時に時刻T6における動作信号WR1、2を出力する。時刻T6直前において、動作信号WR1の論理レベルは1であり、動作信号WR2の論理レベルは0である。不一致検出回路8のEOR回路45は、この動作信号WR1、2を比較し、不一致があることを検出して論理レベル1を出力する。なお、時刻T7において、処理制御回路9のカウンタ21は、反転された基準クロックSHCKに同期し、カウントアップする。これにより、カウンタ21のカウンタ値は、0から1に変化する。時刻T15において、不一致検出回路8のフリップフロップ34は、基準クロックSHCKに同期して、EOR回路45の出力である論理レベル1をAND回路48に出力する。エラー信号ERRの論理レベルが1であることから、AND回路48は論理レベル1をフリップフロップ36に出力する。時刻T8において、MISR回路5、6はビットシフト動作を行い、ほぼ同時に時刻T6直前における動作信号DATA1、2を出力する。なお、時刻T6直前における動作信号DATA1、2の論理レベルは、0である。時刻T8において、処理制御回路9のカウンタ21は、反転された基準クロックSHCKに同期し、カウントアップする。これにより、カウンタ21のカウンタ値は1から2に変化する。時刻T16において、不一致検出回路8のフリップフロップ36は、基準クロックSHCKに同期して、論理レベル1のエラー特定信号ERR-RTを処理制御回路9に出力する。時刻T16では、処理制御回路9のAND回路50において、論理レベルが1のエラー特定信号ERR-RT及びエラー信号ERRが入力される。従って、AND回路50は、論理レベル1をレジスタ22に出力する。以上の通り、レジスタ22のレジスタトリガRG-TRGには、論理レベル1が入力される。ここから、時刻T16において、レジスタ22はカウンタ21のカウンタ値である2を保持する。保持したカウンタ値2は、選択信号発生器23に出力される。さらに、時刻T16において、論理レベル1のエラー特定信号ERR-RTが、選択信号発生器23のセレクトナンバーSELENに入力される。レジスタ22に保持された値は2であることから、選択信号発生器23は、この値に対応した論理レベル1の信号ERROR2を出力する。このようにして、選択信号発生器23が、論理レベル1の信号ERROR2を出力することによって、動作信号WRの異常を判定することができる。同様に、信号ERROR1の論理レベルが1であれば動作信号EN、信号ERROR3の論理レベルが1であれば動作信号DATAが異常と判定できる。図1におけるバッファ群3の異常、動作信号WR1又は動作信号WR2にかかる配線に異常がある等の理由で、動作信号WRに異常が生じた場合、異常検出回路4は以上のように動作する。これによって、動作信号WRについて異常を判定することができる。本実施形態にかかる異常検出回路の構成及び処理について、改めて簡潔に説明する。MISR回路5、6は、複数の動作信号に基づき、1本の固有信号MISROUT1、2をそれぞれ出力し、不一致検出回路8は、それらの不一致を検出する。ここで、固有信号を出力する回路をMISR回路としたことで、異常検出回路4は、どの動作信号に異常が生じても、その異常を固有信号MISROUT1、2の不一致として確実に検出することができる。不一致検出回路8が固有信号MISROUT1、2の不一致を検出した後、MISR回路5、6は、制御信号CAPTURE、エラー信号ERRに応じて、複数の動作信号を、1本の固有信号MISROUT1、2により、シリアルに1ビットずつ順次出力するビットシフト動作を行う。このビットシフト動作は、MISR回路5、6が、制御信号CAPTURE又はエラー信号ERRに応じて出力を切り替えるセレクタ回路11~16を備えていることにより、可能である。不一致検出回路8、処理制御回路9は、その出力された動作信号の何番目に異常があるか何ビット目に異常が検出されたのかを検出することで、異常な動作信号を特定できる。以上に示した異常検出回路は、次の効果を奏する。まず、特許文献1と比較して、総配線長が短くなり、チップ面積の増大を抑えられるという第1の効果が得られる。本実施形態にかかる異常検出回路4においては、任意の数の動作信号の異常検出をする場合でも、MISR回路5、6から不一致検出回路に接続される配線は、固有信号MISROUT1、2にかかる2本の配線で済む。つまり、動作信号毎に配線を設ける必要はない。例えば、CPU1、RAM2間の距離が離れることによって、MISR回路5、6間の距離が離れても、MISR回路5、6から不一致検出回路8に接続される配線が2本であるため、配線長の増大は抑制される。さらに、障害を検出するために設けられる不一致検出回路の数も、動作信号毎に設ける必要はなく、動作信号の数に関わらず1個で対応可能である。特許文献1で開示されている回路は、入力信号と出力信号を一対一で比較する回路構成であるため、動作信号毎にチェック回路を設ける必要がある。そのため、多数の動作信号の異常を検出する場合、必要なチェック回路の数も増大する。例えば、図1に示したような場合、動作信号EN1、WR1、DATA1に対応した3本の配線が、CPU1近傍からチェック回路まで必要となる。同様に、動作信号EN2、WR2、DATA2に対応した3本の配線が、RAM2近傍からチェック回路まで必要となる。しかし、本実施形態にかかる異常検出回路の場合、CPU1近傍に設けられたMISR回路5から不一致検出回路まで必要となる配線は1本であり、MISR回路6においても同様である。更に、CPU1、RAM2の距離が、配置上離れてしまう場合が考えられる。この状態は、RAM等のハードマクロとCPU等のソフトマクロ間のように、タイミング制約、グルーピング制約といった多数の制約がある場合に生じる。そのような場合、合計して6本の配線が、CPU1又はRAM2近傍からチェック回路まで必要となるため、総配線長は大きく増大する。動作信号の数が増大すれば、総配線長は更に増大する。しかしながら、本実施形態にかかる異常検出回路においては、MISR回路5、6から不一致検出回路8に接続される配線は2本で済むため、CPU1とRAM2との距離の増大に伴う総配線長の増大を、特許文献1と比較して抑制することができる。この効果は、異常検出対象とする動作信号の数が多くなるほど顕著である。以上のように、本実施形態にかかる異常検出回路は、総配線長が長くなることで、配線領域が増加し、チップ面積が増大してしまうといった、特許文献1にかかる課題を解決することができる。なお、本実施形態にかかる異常検出回路では、特許文献1で開示されている回路と比べて、MISR回路5、6が追加されている。MISR回路5、6を構成するトランジスタ素子は数平方マイクロメートルであり、そのトランジスタ素子が数十個集まることで、MISR回路5、6は、例えば数百平方マイクロメートル程度の面積を占有する。しかし、本実施形態にかかる異常検出回路によって削減される配線の長さは数ミリ~数十ミリであり、面積にすると数万平方マイクロメートル程度に相当する。以上を考慮すると、チップ面積の増大を抑制するという観点において、総配線長を短くするメリットの方が、新たに面積を占有するMISR回路を設けるデメリットより、はるかに大きいことは明らかである。更に、不一致検出回路8チェック回路まで接続される配線長が短くなることで、当該配線における異常発生を低減できるという第2の効果が得られる。言いかえれば、異常検出回路そのものにおいて、異常発生の要因となる配線を削減することが出来る。なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、動作信号は3本ではなく4本、5本など、複数であれば他の数でもよい。バッファ群3は、正常である場合、動作信号EN1、WR1、DATA1と同じ値で動作信号EN2、WR2、DATA2を出力するとしたが、そうでなくてもよい。例えば、バッファ群3は、動作信号DATA1を常に反転させて、動作信号DATA2を出力するとしてもよい。その場合、例えば、動作信号DATA2がMISR回路6に入力する時点で反転されるようにすることで、異常検出回路4は上記実施の形態と同様に動作できる。MISR回路5はCPU1の近傍へ配置され、MISR回路6はRAM2の近傍へ配置されるとしたが、MISR回路5及び6の配置はそれ以外の場所でも構わない。例えば、異常検出回路4が異常を検出する対象がバッファ群3のみであり、動作信号EN、WR、DATAにかかる配線の異常は検出しなくてよい場合、MISR回路5、6はバッファ群3の近傍に設けてもよい。それにより、総配線長を、上記実施形態よりも更に削減することが可能である。CPU1は、動作信号の入出力を行う機能を有するならば、他の論理回路でもよい。RAM2も、CPU1からの信号が入力されるような、他の周辺回路次段回路でもよい。要するに、CPU1、RAM2は、他の機能マクロでもよい。また、動作信号は、動作信号EN、WR、DATA以外の信号でもよい。バッファ群3は、必ずしも設けられる必要はない。例えば、CPU1及びRAM2の間には信号伝達部として長い配線が設けられ、MISR回路5、6は、それぞれCPU1、RAM2の近傍に配置されているような構成でもよい。その場合、異常検出回路4は、動作信号における配線上の異常、長距離の動作信号の伝送に伴う減衰等を検出する働きをする。MISR回路5、6、不一致検出回路8及び処理制御回路9は、実施の形態1と同様に動作するものであれば、実施の形態1で示した構成以外の構成を備えてもよい。