複数のビットライン対と複数のワードラインにそれぞれ連結される複数のマルチレベルセルと、入力データを格納し、前記入力データあるいは反転された入力データを出力する上位ビットレジスタと、前記上位ビットレジスタを介して入力データの伝達を受ける下位ビットレジスタを含むページバッファ回路とを含むフラッシュメモリ装置のプログラム動作方法において、プログラム命令に応答して、Xデコーダによってローアドレス信号をデコードし、そのデコーディング結果に応じて前記複数のワードラインのいずれか一つを活性化させる段階と、前記プログラム命令に応答して、Yデコーダによってカラムアドレス信号をデコードし、そのデコーディング結果に応じてページバッファ制御信号を発生する段階と、前記ページバッファ制御信号にそれぞれ応答して、前記複数のビットライン対それぞれに一つずつ連結され、センシングノードにそれぞれさらに連結される複数のページバッファそれぞれによって対応する一対のビットラインのいずれか一方を選択する段階と、前記ページバッファ制御信号にそれぞれ応答して、複数のページバッファそれぞれの前記上位ビットレジスタを介して前記下位ビットレジスタに下位プログラムデータを格納する段階と、前記複数のページバッファそれぞれによって、前記選択されたビットラインと前記活性化されたワードラインに連結されたプログラムされるべきマルチレベルセルから読み出される下位ビットデータを検証し、その検証結果に基づいて、前記プログラムされるべきマルチレベルセルに前記下位プログラムデータをプログラムしまたはプログラムしない段階と、前記ページバッファ制御信号にそれぞれ応答して、前記複数のページバッファそれぞれに上位プログラムデータを格納する段階と、前記複数のページバッファそれぞれによって前記上位プログラムデータを検証し、その検証結果に基づいて、前記プログラムされるべきマルチレベルセルに前記上位プログラムデータをプログラムしまたはプログラムしない段階とを含むことを特徴とするフラッシュメモリ装置のプログラム動作方法。前記ページバッファ制御信号は、第1~第3読み出し制御信号、ビットライン選択信号、ディスチャージ信号、プリチャージ制御信号、データ入力信号、第1プログラム制御信号、第2プログラム制御信号、第1データ出力信号および第2データ出力信号を含み、前記下位プログラムデータを格納する段階は、前記第1読み出し制御信号に応答して、前記複数のページバッファそれぞれの前記上位ビットレジスタを初期化させる段階と、前記データ入力信号に応答して、Yゲート回路からそれぞれ受信される入力データを前記複数のページバッファそれぞれの前記上位ビットレジスタに格納する段階と、前記第2読み出し制御信号に応答して、前記複数のページバッファそれぞれの前記下位ビットレジスタを初期化させる段階と、前記第1プログラム制御信号に応答して、前記複数のページバッファそれぞれの前記上位ビットレジスタに格納された前記入力データを前記複数のページバッファそれぞれの前記下位ビットレジスタに伝達する段階と、前記第3読み出し制御信号に応答して、前記入力データをセンシングし、そのセンシングデータを前記下位プログラムデータとして前記複数のページバッファそれぞれの前記下位ビットレジスタに格納する段階とを含むことを特徴とする請求項1に記載のフラッシュメモリ装置のプログラム動作方法。前記下位プログラムデータをプログラムしまたはプログラムしない段階は、前記複数のページバッファそれぞれによって前記プログラムされるべきマルチレベルセルから読み出される前記下位ビットデータに応答して下位検証データを出力する段階と、検証データ判断部によって前記複数のページバッファそれぞれの前記下位検証データのロジック値を判断する段階と、前記複数のページバッファの一部または全体の前記下位検証データのロジック値が1のとき、前記プログラムされるべきマルチレベルセルが前記下位プログラムデータをプログラムする段階と、前記複数のページバッファの前記下位検証データが全てロジック0になるまで、前記下位検証データを出力する段階、前記判断する段階、および前記下位プログラムデータをプログラムする段階を繰り返し行う段階と、前記下位検証データのロジック値が0のとき、前記プログラムされるべきマルチレベルセルに前記下位プログラムデータのプログラム動作を停止する段階とを含むことを特徴とする請求項2に記載のフラッシュメモリ装置のプログラム動作方法。前記下位検証データを出力する段階は、前記第3読み出し制御信号に応答して、前記複数のページバッファそれぞれの前記下位ビットレジスタによって、前記プログラムされるべきマルチレベルセルから読み出される前記下位ビットデータをセンシングし、そのセンシングされたデータを格納する段階と、前記下位ビットレジスタに格納されたデータに応答して、前記複数のページバッファそれぞれの前記下位ビット検証回路によって、前記下位検証データを出力する段階とを含むことを特徴とする請求項3に記載のフラッシュメモリ装置のプログラム動作方法。前記上位プログラムデータを格納する段階は、前記第1読み出し制御信号に応答して、前記複数のページバッファそれぞれの前記上位ビットレジスタを初期化させる段階と、前記データ入力信号に応答して、Yゲート回路からそれぞれ受信される追加の入力データを前記上位プログラムデータとして前記複数のページバッファそれぞれの前記上位ビットレジスタに格納する段階と、前記第2読み出し制御信号に応答して、前記複数のページバッファそれぞれの下位ビットレジスタを初期化させる段階と、前記第3読み出し制御信号に応答して、前記複数のページバッファそれぞれの前記下位ビットレジスタによって、前記プログラムされるべきマルチレベルセルから読み出される前記下位ビットデータをセンシングし、そのセンシングされたデータを格納する段階と、前記第1プログラム制御信号に応答して、前記複数のページバッファそれぞれの前記上位ビットレジスタに格納された前記追加の入力データを前記複数のページバッファそれぞれの前記下位ビットレジスタに伝達する段階と、前記第3読み出し制御信号に応答して、前記追加の入力データをセンシングし、そのセンシングされたデータを追加の下位プログラムデータとして前記複数のページバッファそれぞれの前記下位ビットレジスタに格納する段階とを含むことを特徴とする請求項2に記載のフラッシュメモリ装置のプログラム動作方法。前記上位プログラムデータをプログラムしまたはプログラムしない段階は、前記上位プログラムデータに応答して第1上位検証データを出力する段階と、検証データ判断部によって前記複数のページバッファそれぞれの前記第1上位検証データのロジック値を判断する段階と、前記複数のページバッファの一部または全体の前記第1上位検証データのロジック値が1のとき、前記プログラムされるべきマルチレベルセルに前記上位プログラムデータをプログラムする段階と、前記複数のページバッファそれぞれによって前記プログラムされるべきマルチレベルセルから読み出される前記上位ビットデータに応答して第2上位検証データを出力する段階と、前記検証データ判断部によって前記複数のページバッファそれぞれの前記第2上位検証データのロジック値を判断する段階と、前記複数のページバッファの一部または全体の前記第2上位検証データのロジック値が1のとき、前記プログラムされるべきマルチレベルセルに前記上位プログラムデータをプログラムする段階と、前記複数のページバッファの前記第2上位検証データが全てロジック0になるまで、前記上位プログラムデータをプログラムする段階、前記第2上位検証データを出力する段階、および前記第2上位検証データのロジック値を判断する段階を繰り返し行う段階と、前記第1上位検証データのロジック値が0のとき、前記プログラムされるべきマルチレベルセルに前記上位プログラムデータのプログラム動作を停止する段階とを含むことを特徴とする請求項5に記載のフラッシュメモリ装置のプログラム動作方法。前記上位プログラムデータをプログラムしまたはプログラムしない段階は、前記複数のページバッファそれぞれと前記検証データ判断部によって、前記プログラムされるべきマルチレベルセルから読み出される下位ビットデータを検証し、その検証結果に基づいて、前記プログラムされるべきマルチレベルセルに前記追加の下位プログラムデータをプログラムしまたはプログラムしない段階をさらに含むことを特徴とする請求項6に記載のフラッシュメモリ装置のプログラム動作方法。前記追加の下位プログラムデータをプログラムしまたはプログラムしない段階は、前記複数のページバッファそれぞれによって前記プログラムされるべきマルチレベルセルから読み出される前記下位ビットデータに応答して下位検証データを出力する段階と、前記検証データ判断部によって前記複数のページバッファそれぞれの前記下位検証データのロジック値を判断する段階と、前記複数のページバッファの一部または全体の前記下位検証データのロジック値が1のとき、前記プログラムされるべきマルチレベルセルに前記追加の下位プログラムデータをプログラムする段階と、前記複数のページバッファの前記下位検証データが全てロジック0になるまで、前記下位検証データを出力する段階、前記下位検証データのロジック値を判断する段階、および前記追加の下位プログラムデータをプログラムする段階を繰り返し行う段階と、前記下位検証データのロジック値が0のとき、前記プログラムされるべきマルチレベルセルに前記追加の下位プログラムデータのプログラム動作を停止する段階とを含むことを特徴とする請求項7に記載のフラッシュメモリ装置のプログラム動作方法。前記第1上位検証データを出力する段階において、前記上位プログラムデータに応答して、前記複数のページバッファそれぞれの前記上位ビット検証回路が前記第1上位検証データを出力し、前記第2上位検証データを出力する段階は、前記第1読み出し制御信号に応答して、前記複数のページバッファそれぞれの前記上位ビットレジスタによって、前記プログラムされるべきマルチレベルセルから読み出される前記上位ビットデータをセンシングし、そのセンシングされたデータを格納する段階と、前記上位ビットレジスタに格納されたデータに応答して、前記複数のページバッファそれぞれの前記上位ビット検証回路によって前記上位検証データを出力する段階とを含むことを特徴とする請求項6に記載のフラッシュメモリ装置のプログラム動作方法。そこで、本発明が解決しようとする別の技術的課題は、データ検証回路を用いて、データ比較回路を備えなくてもマルチレベルセルのプログラム動作を実行することにより、フラッシュメモリ装置の大きさを減らすことが可能なフラッシュメモリ装置のプログラム動作方法を提供することにある。また、上記別の技術的課題を達成するための本発明に係るフラッシュメモリ装置のプログラム動作方法は、複数のビットライン対と複数のワードラインにそれぞれ連結される複数のマルチレベルセルと、入力データを格納し、前記入力データあるいは反転された入力データを出力する上位ビットレジスタと、前記上位ビットレジスタを介して入力データの伝達を受ける下位ビットレジスタを含むページバッファ回路とを含むフラッシュメモリ装置のプログラム動作方法において、プログラム命令に応答して、Xデコーダによってローアドレス信号をデコードし、そのデコーディング結果に応じて前記複数のワードラインのいずれか一つを活性化させる段階と、前記プログラム命令に応答して、Yデコーダによってカラムアドレス信号をデコードし、そのデコーディング結果に応じてページバッファ制御信号を発生する段階と、前記ページバッファ制御信号にそれぞれ応答して、前記複数のビットライン対それぞれに一つずつ連結され、センシングノードにそれぞれさらに連結される複数のページバッファそれぞれによって対応する一対のビットラインのいずれか一方を選択する段階と、前記ページバッファ制御信号にそれぞれ応答して、複数のページバッファそれぞれの前記上位ビットレジスタを介して前記下位ビットレジスタに下位プログラムデータを格納する段階と、前記複数のページバッファそれぞれによって、前記選択されたビットラインと前記活性化されたワードラインに連結されたプログラムされるべきマルチレベルセルから読み出される下位ビットデータを検証し、その検証結果に基づいて、前記プログラムされるべきマルチレベルセルに前記下位プログラムデータをプログラムしまたはプログラムしない段階と、前記ページバッファ制御信号にそれぞれ応答して、前記複数のページバッファそれぞれに上位プログラムデータを格納する段階と、前記複数のページバッファそれぞれによって前記上位プログラムデータを検証し、その検証結果に基づいて、前記プログラムされるべきマルチレベルセルに前記上位プログラムデータをプログラムしまたはプログラムしない段階とを含むことを特徴とする。上述したように、本発明によれば、ページバッファ回路がデータ比較回路を備えなくても、データ検証回路を用いて、マルチレベルセルのプログラム動作を実行するので、その占有面積が減少でき、フラッシュメモリ装置の大きさが減少できる。以下、添付図面を参照して本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は当該技術分野で通常の知識を有する者に本発明の範疇をより完全に知らせるために提供されるものである。図2は本発明の一実施例に係るページバッファ回路を含むフラッシュメモリ装置の概略ブロック図である。図2を参照すると、フラッシュメモリ装置100は、メモリセルアレイ110、複数のページバッファ回路PB1~PBKKは整数、複数のYゲート回路YG1~YGK、Xデコーダ120、Yデコーダ130、および検証データ判断部140を含む。前記メモリセルアレイ110は、ビットラインBLe1~BLeK、BLo1~BLoKKは整数とワードラインWL1~WLJJは整数を共有する複数のマルチレベルセル図示せずを含む。前記複数のページバッファ回路PB1~PBKそれぞれには一対のビットラインが連結される。例えば、前記ページバッファ回路PB1には前記ビットラインBLe1、BLo1が連結される。前記複数のページバッファ回路PB1~PBKそれぞれは、前記フラッシュメモリ装置100のプログラム動作の際に、自分と連結された一対のビットラインに連結された前記マルチレベルセルのいずれか一つにプログラムされるべきデータ図示せずを出力する。また、前記複数のページバッファ回路PB1~PBKそれぞれは、前記フラッシュメモリ装置100の読み出し動作の際に、自分と連結された一対のビットラインに連結された前記マルチレベルセルのいずれか一つから読み出されたデータ図示せずを格納する。前記Yゲート回路YG1~YGKは、前記複数のページバッファ回路PB1~PBKそれぞれに一つずつ対応するように連結され、データ入出力ラインDI0にさらに連結される。前記Yゲート回路YG1~YGKは、前記フラッシュメモリ装置100のプログラム動作の際に、入出力制御信号YS1~YSKにそれぞれ応答して前記データ入出力ラインDI0を介して受信される前記プログラムされるべきデータを対応するページバッファ回路に出力する。また、前記フラッシュメモリ装置100の読み出し動作の際に、前記Yゲート回路YG1~YGKは、それぞれ対応するページバッファ回路から受信される前記読み出されたデータを前記データ入出力ラインDI0に出力する。前記Xデコーダ120は、プログラム命令PGMまたは読み出し命令READに応答して、ローアドレス信号RADDをデコードし、そのデコーディング結果に応じて前記ワードラインWL1~WLJのいずれか一つを活性化させる。また、前記Xデコーダ120は、検証信号FMVR、SMVR、LVRのいずれか一つを受信し、その受信された検証信号FMVR、SMVR、LVRのいずれか一つを受信し、その受信された検証信号FMVR、SMVR、LVRのいずれかに応答して、前記活性化されたワードラインにプログラム電圧を供給しまたは供給しない。さらに詳しくは、前記受信された検証信号FMVR、SMVR、LVRのいずれか一つがイネーブルされるとき、前記Xデコーダ120が前記活性化されたワードラインに前記プログラム電圧を供給する。前記Yデコーダ130は、前記プログラム命令PGMまたは前記読み出し命令READに応答して、カラムアドレス信号CADDをデコードし、そのデコーディング結果に応じてページバッファ制御信号PBCTLを出力する。前記ページバッファ制御信号PBCTLは、ディスチャージ信号DISCHe、DISCHo、ビットライン選択信号BSLe、BSLo、プリチャージ制御信号PRCH、プログラム制御信号MPGM、SPGM、読み出し制御信号READ、LREAD1、LREAD2、データ入力信号DI1~DIK、nDI1~nDIKKは整数、およびデータ出力信号MBD0、SBD0を出力する。また、前記Yデコーダ130は、前記デコーディング結果に応じて前記入出力制御信号YS1~YSKを出力する。前記検証データ判断部140は、第1データ検証ラインMVL1~MVLKKは整数を介して前記複数のページバッファ回路PB1~PBKからそれぞれ受信される第1または第2上位検証データFMVD1~FMVDKまたはSMVD1~SMVDKKは整数のロジック値を判断し、その判断結果に応じて前記検証信号FMVRまたはSMVRを出力する。より詳しくは、前記第1または第2上位検証データFMVD1~FMVDKまたはSMVD1~SMVDKKは整数の一部または全体がロジック1のとき、前記検証信号FMVRまたはSMVRをイネーブルさせる。また、前記検証データ判断部140は、第2データ検証ラインLVL1~LVLKKは整数を介して前記複数のページバッファ回路PB1~PBKからそれぞれ受信される下位検証データLVD1~LVDKKは整数のロジック値を判断し、その判断結果に応じて検証信号LVRを出力する。より詳しくは、前記下位検証データLVD1~LVDKの一部または全体がロジック1のとき、前記検証信号LVRをイネーブルさせる。次に、図3を参照して、前記ページバッファ回路PB1~PBKの構成及び具体的な動作を詳細に説明する。前記ページバッファ回路PB1~PBKの構成および具体的な動作は実質的に類似なので、前記ページバッファ回路PB1を中心として説明する。一方、図3には前記ビットラインBLe1、BLo1を介して前記ページバッファ回路PB1に連結される前記メモリセルアレイ110の一部分が示される。前記メモリセルアレイ110は、マルチレベルセルMLC、ドレイン選択トランジスタDSTおよびソース選択トランジスタSSTを含む。前記マルチレベルセルMLCのゲートは、前記ワードラインWL1~WLJにそれぞれ連結される。また、前記ドレイン選択トランジスタDSTそれぞれと前記ソース選択トランジスタSSTそれぞれとの間に、設定された数の前記マルチレベルセルMLCが直列に連結される。また、前記ドレイン選択トランジスタDSTは、前記ビットラインBLe1、BLo1にそれぞれ一つずつ連結される。前記ページバッファ回路PB1は、ビットライン選択回路210、上位ビットレジスタ220、下位ビットレジスタ230、データ入力回路240、上位ビット検証回路250、下位ビット検証回路260、データ伝送回路270、データ出力回路280およびプリチャージ回路290を含む。前記ビットライン選択回路210は、ビットライン選択信号BSLe、BSLoとディスチャージ信号DISCHe、DISCHoに応答して、前記ビットラインBLe1、BLo1のいずれか一つを選択し、その選択されたビットラインBLe1またはBLo1をセンシングノードSOに連結する。前記ビットライン選択回路210は、NMOSトランジスタ211~214を含み、これらの詳細な動作説明は、本技術分野における通常の知識を有する者であればよく理解できるので省略する。前記上位ビットレジスタ220は、センシング回路221、ラッチ回路222およびラッチリセット回路223を含む。前記センシング回路221は、NMOSトランジスタ224、225を含み、読み出し制御信号MREADに応答して、前記センシングノードSOの電圧をセンシングし、ノードQ1に上位センシングデータSMBを発生する。前記ラッチ回路222は、ラッチ226とインバータ227を含む。前記ラッチ226は、前記ノードQ1に発生した前記上位センシングデータSMBをラッチし、反転された上位センシングデータSMをノードQ2に出力する。また、前記ラッチ226は、入力データD1BまたはD2をラッチし、反転された入力データD1またはD2Bを前記ノードQ2またはQ1に出力する。前記インバータ227は、前記ノードQ1を介して前記ラッチ226から前記上位センシングデータSMBまたは前記入力データD1BまたはD2Bを受信し、その受信されたデータSMB、D1B、D2Bのいずれか一つを反転させて出力する。前記ラッチリセット回路223は、リセット制御信号MRSTに応答して、前記ラッチ回路222を初期化させる。前記下位ビットレジスタ230は、センシング回路231とラッチ回路232を含む。前記センシング回路231は、NMOSトランジスタ233~235を含み、読み出し制御信号LREAD1またはLREAD2に応答して、前記センシングノードSOの電圧をセンシングし、下位センシングデータSL1またはSL2BをノードQ4またはQ3に発生する。前記ラッチ回路232は、ラッチ236とインバータ237を含む。前記ラッチ236は、前記下位センシングデータSL1またはSL2Bをラッチし、前記ノードQ3またはQ4に反転された下位センシングデータSL1BまたはSL2を出力する。前記インバータ237は、前記ノードQ3を介して前記ラッチ226から前記反転された下位センシングデータSL1Bまたは前記下位センシングデータSL2Bを受信し、その受信されたデータSL1BまたはSL2Bを反転させて出力する。前記データ入力回路240は、NMOSトランジスタ241、242を含み、データ入力信号DI1、nDI1に応答して、データ入出力ノードIONを介してYゲート回路YG1から受信される前記入力データD1BまたはD2を前記ノードQ1またはQ2を介して前記上位ビットレジスタ220の前記ラッチ226に出力する。前記上位ビット検証回路250は、前記ノードQ2に連結され、前記ラッチ226から前記反転された上位センシングデータSM、前記反転された入力データD1、および前記入力データD2のいずれか一つを受信する。前記上位ビット検証回路250は、受信されたデータSM、D1、D2のいずれか一つに応答して第2または第1上位検証データSMVD1またはFMVD1を第1データ検証ラインMVL1に出力する。好ましくは、前記上位ビット検証回路250は、PMOSトランジスタで実現できる。この場合、前記受信されたデータSM、D1、D2のいずれか一つがロジックローすなわち、0のとき、前記PMOSトランジスタ250が前記第1データ検証ラインMVL1に内部電圧VCCを供給することにより、前記第2または第1上位検証データSMVD1またはFMVD1をロジック1として出力する。逆に、前記受信されたデータSM、D1、D2のいずれか一つがロジックハイすなわち、1のとき、前記PMOSトランジスタ250が前記第1データ検証ラインMVL1に前記内部電圧VCCを供給しない。したがって、前記第2または第1上位検証データSMVD1またはFMVD1がロジック0になる。初期に、前記第1データ検証ラインMVL1はグラウンド電圧レベルに設定される。前記下位ビット検証回路260は、前記ノードQ4に連結され、前記ラッチ236から前記反転された下位センシングデータSL2または下位センシングデータSL1を受信する。前記下位ビット検証回路260は、前記反転された下位センシングデータSL2または前記下位センシングデータSL1に応答して下位検証データLVD1を第2データ検証ラインLVL1に出力する。好ましくは、前記下位ビット検証回路260は、PMOSトランジスタで実現できる。この場合、ロジックローすなわち、0の前記下位センシングデータSL1が受信されるとき、前記PMOSトランジスタ260が前記第2データ検証ラインLVL1に前記内部電圧VCCを供給することにより、前記下位検証データFLVD1またはSLVD1をロジック1として出力する。逆に、ロジックハイすなわち1の前記反転された下位センシングデータSL2が受信されるとき、前記PMOSトランジスタ260が前記第2データ検証ラインLVL1に前記内部電圧VCCを供給しない。したがって、前記下位検証データLVD1がロジック0になる。初期に、前記第2データ検証ラインLVL1はグラウンド電圧レベルに設定される。前記データ伝送回路270は、第1伝送回路271と第2伝送回路272を含む。前記第1および第2伝送回路271、272は、NMOSトランジスタでそれぞれ実現できる。前記第1伝送回路271は、プログラム制御信号MPGMに応答して前記上位ビットレジスタ220のインバータ227から受信される前記反転された入力データD1または前記入力データD2を前記センシングノードSOに出力する。前記第2伝送回路272は、プログラム制御信号SPGMに応答して、前記下位ビットレジスタ230のインバータ237から受信される前記反転された下位センシングデータSL2を前記センシングノードSOに出力する。前記データ出力回路280は、第1出力回路281と第2出力回路282を含む。前記第1および第2出力回路281、282は、NMOSトランジスタでそれぞれ実現できる。前記第1出力回路281は、データ出力信号MBD0に応答して、前記反転された上位センシングデータSMを前記データ入出力ノードIONを介して前記Yゲート回路YG1に出力する。前記第2出力回路282は、データ出力信号SBDOに応答して、前記反転された下位センシングデータSL2を前記データ入出力ノードIONを介して前記Yゲート回路YG1に出力する。前記プリチャージ回路290は、プリチャージ制御信号PRCHに応答して、前記センシングノードSOを内部電圧VCCでプリチャージする。次に、前記フラッシュメモリ装置100のプログラム動作を詳細に説明する。図4は図3に示したページバッファ回路によるメモリセルの下位ビットデータプログラム過程を示す流れ図である。図4を参照すると、プログラム命令PGMに応答して、前記Xデコーダ120がローアドレス信号RADDをデコードし、そのデコーディング結果に応じてワードラインWL1~WLJのいずれか一つを活性化させる310。前記プログラム命令PGMに応答して、前記Yデコーダ130がカラムアドレス信号CADDをデコードし、そのデコーディング結果に応じてページバッファ制御信号PBCTLを発生する320。ここで、ページバッファ制御信号PBCTL1はディスチャージ信号DISCHe、DISCHo、ビットライン選択信号BSLe、BSLo、プリチャージ制御信号PRCH、プログラム制御信号MPGM、SPGM、読み出し制御信号MREAD、LREAD1、LREAD2、データ入力信号DI1~DIK、nDI1~nDIK、およびデータ出力信号MBDO、SBDOを含む。また、前記Yデコーダ130は、前記デコーディング結果に応じて入出力制御信号YS1~YSKを出力する。前記ディスチャージ信号DISCHe、DISCHoと前記ビットライン選択信号BSLe、BSLoに応答して、複数のページバッファ回路PB1~PBKそれぞれが自分と連結された一対のビットラインのいずれか一方を選択する330。すなわち、前記複数のページバッファ回路PB1~PBKそれぞれのビットライン選択回路210が一対のビットラインのいずれか一方をセンシングノードSOに連結する。その後、前記プリチャージ制御信号PRCH、前記プログラム制御信号MPGM、および前記読み出し制御信号MREAD、LREAD1、LREAD2に応答して、複数のページバッファ回路PB1~PBKそれぞれが下位プログラムデータを格納する340。図5および図7を参照して、前記段階340をより詳しく説明すると、次の通りである。まず、前記プリチャージ制御信号PRCHと読み出し制御信号MREADに応答して、前記複数のページバッファ回路PB1~PBKそれぞれの上位ビットレジスタ220が初期化される341。これをより詳しく説明すると、図7の上位ビットレジスタ初期化区間P1を参照すると、前記プリチャージ制御信号PRCHがディスエーブルされ、前記読み出し制御信号MREADがイネーブルされる。前記プリチャージ制御信号PRCHに応答して、前記複数のページバッファ回路PB1~PBKそれぞれのプリチャージ回路290が前記センシングノードSOを内部電圧VCCでプリチャージする。前記読み出し制御信号MREADに応答して、前記複数のページバッファ回路PB1~PBKそれぞれの前記上位ビットレジスタ220のセンシング回路221が前記センシングノードSOの電圧をセンシングし、上位センシングデータSMBをノードQ1に発生する。この際、前記センシングノードSOが前記内部電圧VCCレベルなので、前記センシング回路221のNMOSトランジスタ224、225が全てターンオンされ、前記ノードQ1にはグラウンド電圧VSSレベルの前記上位センシングデータSMBが発生する。その結果、前記上位ビットレジスタ220のラッチ回路222がロジックローの前記上位センシングデータSMBをラッチすることにより、初期化される。次に、図7のデータ入力区間P2を参照すると、前記データ入力信号DI1~DIK、nDI1~nDIKに応答して、前記複数のページバッファ回路PB1~PBKそれぞれの前記上位ビットレジスタ220に入力データD1BまたはD2が格納される342。より詳しくは、入出力制御信号YS1~YSKがイネーブルされるとき、Yゲート回路YG1~YGKが前記ページバッファ回路PB1~PBKそれぞれのデータ入出力ノードIONをデータ入出力ラインDI0に連結する。この際、前記データ入出力ラインDI0はグラウンド電圧VCCレベルに設定される。また、前記データ入力信号DI1~DIK、nDI1~nDIKに応答して、前記複数のページバッファ回路PB1~PBKそれぞれのデータ入力回路240がノードQ1、Q2のいずれか一方をデータ入出力ノードIONに連結し、その結果、前記ノードQ1、Q2のいずれか一方が前記グラウンド電圧VSSレベルになる。したがって、前記ページバッファ回路PB1~PBKそれぞれの前記上位ビットレジスタ220にロジック0の前記入力データD1Bが格納されるか、またはロジック0の前記入力データD2が格納される。例えば、前記データ入力信号DI1、nDI2がイネーブルされ、前記データ入力信号nDI1、DI2がディスエーブルされると、前記ページバッファ回路PB1の上位ビットレジスタ220に前記入力データD1Bが格納され、前記ページバッファ回路PB2の上位ビットレジスタ230に前記入力データD2が格納される。言い換えれば、前記ページバッファ回路PB1の上位ビットレジスタ220のラッチ回路222が前記入力データD1Bをラッチし、前記ページバッファ回路PB2の上位ビットレジスタ230のラッチ回路222が前記入力データD2をラッチする。その結果、前記ページバッファ回路PB1のラッチ回路222がノードQ2にロジック1の反転された入力データD1を出力し、前記ページバッファ回路PB2のラッチ回路222がノードQ2にロジック0の入力データD2を出力する。したがって、図7に示すように、前記データ入力信号DI1~DIKの一部と、前記データ入力信号nDI1~nDIKの一部が選択的にイネーブルされることにより、前記ページバッファ回路PB1~PBKそれぞれのノードQ2に前記反転された入力データD1または前記入力データD2が出力される。図7の下位ビットレジスタ初期化区間P3を参照すると、前記プリチャージ制御信号PRCHと読み出し制御信号LREAD1に応答して、前記複数のページバッファ回路PB1~PBKそれぞれの下位ビットレジスタ230が初期化されることにより、ノードQ4にロジック0の下位センシングデータSL1を出力する343。前記下位ビットレジスタ230が初期化される過程についての説明は、上述した上位ビットレジスタ220の初期化過程と類似なので省略する。図7のデータ伝達区間P4を参照すると、前記プリチャージ制御信号PRCH、プログラム制御信号MPGMおよび読み出し制御信号LREAD2に応答して、前記複数のページバッファ回路PB1~PBKそれぞれの上位ビットレジスタ220に格納されたデータが下位ビットレジスタ230に伝達される344。これをより詳しく説明すると、まず、図7に示すように、前記プリチャージ制御信号PRCHがディスエーブルされた後、前記プログラム制御信号MPGMと前記読み出し制御信号LREAD2が同時にイネーブルされる。前記プリチャージ制御信号PRCHに応答して、前記複数のページバッファ回路PB1~PBKそれぞれの前記プリチャージ回路290が前記センシングノードSOを前記内部電圧VCCでプリチャージする。また、前記プログラム制御信号MPGMに応答して、前記複数のページバッファ回路PB1~PBKそれぞれのデータ伝送回路270が前記ノードQ2から受信される前記反転された入力データD1または前記入力データD2を前記センシングノードSOを介して前記下位ビットレジスタ230に出力する。前記読み出し制御信号LREAD2に応答して、前記複数のページバッファ回路PB1~PBKそれぞれの前記下位ビットレジスタ230が前記センシングノードSOの前記反転された入力データD1または前記入力データD2をセンシングし、そのセンシングされたデータを前記下位プログラムデータとして格納する345。これをより詳しく説明すると、前記読み出し制御信号LREAD2に応答して、前記複数のページバッファ回路PB1~PBKそれぞれの前記下位ビットレジスタ230のセンシング回路231が前記反転された入力データD1または前記入力データD2をセンシングし、下位センシングデータSL2BをノードQ3に発生する。前記複数のページバッファ回路PB1~PBKそれぞれの前記下位ビットレジスタ230のラッチ回路232は、下位センシングデータSL2Bをラッチし、ノードQ4に反転された下位センシングデータSL2を出力する。例えば、前記データ伝送回路270が前記センシングノードSOにロジック1の前記反転された入力データD1を出力する場合、前記センシング回路231のNMOSトランジスタ235がターンオンされることにより、前記ノードQ3にロジック0の前記下位センシングデータSL2Bを発生する。その結果、前記ラッチ回路232は、前記ノードQ4にロジック1の前記反転された下位センシングデータSL2を出力する。また、前記データ伝送回路270が前記センシングノードSOにロジック0の前記入力データD2を出力する場合、前記NMOSトランジスタ235がターンオフ状態に維持されるので、前記ラッチ回路232が初期化された状態に維持され、前記ノードQ4にロジック0の前記下位センシングデータSL1を連続して出力する。したがって、前記ページバッファ回路PB1~PBKそれぞれの前記下位ビットレジスタ230には、前記下位センシングデータSL1または前記反転された下位センシングデータSL2が前記下位プログラムデータとして格納される。さらに図4を参照すると、前記ページバッファ回路PB1~PBKそれぞれは、選択されたビットラインBLe1~BLeKのいずれか一つまたはBLo1~BLoKのいずれか一つに連結されたプログラムされるべきマルチレベルセルMLCから読み出す下位ビットデータLRDを検証し、その検証結果に基づいて、前記プログラムされるべきマルチレベルセルMLCに前記下位プログラムデータをプログラムしあるいはプログラムしない350。ここで、図6~図8を参照して、前記段階350をより詳しく説明する。まず、図7の下位ビットデータ読み出し区間P5を参照すると、まず、上述と類似に、前記ページバッファ回路PB1~PBKそれぞれのプリチャージ回路290が前記センシングノードSOを前記内部電圧VCCでプリチャージする。また、前記検証電圧PVV1が活性化されたすなわち、選択されたワードライン例えば、WL1に印加され、読み出し電圧VREADが選択されていないワードライン例えば、WL2~WLJ、ドレイン選択ラインDSL、およびソース選択ラインSSLに印加される。図8を参照すると、前記読み出し電圧VREADは、前記検証電圧PVV1よりさらに大きく、前記検証電圧PVV1は、プログラムされていないマルチレベルセルMLCすなわち、データ11が格納されたマルチレベルセルのしきい値電圧よりさらに大きい。その結果、前記ページバッファ回路PB1~PBKそれぞれのセンシングノードSOには前記選択されたワードラインWL1と選択されたビットライン例えば、BLe1~BLeKのいずれか一つに連結されたプログラムされるべきマルチレベルセルMLCから読み出された前記下位ビットデータLRDが出力される。この際、前記プログラムされるべきマルチレベルセルMLCに11のデータが格納された場合、前記プログラムされるべきマルチレベルセルMLCがターンオンされて前記センシングノードSOにロジック0の下位ビットデータLRDを出力する。また、前記プログラムされるべきマルチレベルセルMLCに11を除いたデータ10または00または01が格納された場合、前記プログラムされるべきマルチレベルセルMLCがターンオフされて前記センシングノードSOにロジック1の下位ビットデータLRDを出力する。その後、前記読み出し制御信号LREAD2がイネーブルされるとき、前記ページバッファ回路PB1~PBKそれぞれの前記センシング回路231が前記センシングノードSOの前記下位ビットデータLRDをセンシングし、前記ノードQ3に前記下位センシングデータSL2Bを発生する。この際、前記下位ビットデータLRDがロジック1のとき、前記センシング回路231は前記ノードQ3にロジック0の前記下位センシングデータSL2Bを発生する。例えば、前記段階345において、前記下位ビットレジスタ230に前記下位センシングデータSL1が前記下位プログラムデータとして格納された場合、前記下位ビットレジスタ230は、前記下位センシングデータSL2Bでアップデートされる。また、前記段階345において、前記下位ビットレジスタ230に前記反転された下位センシングデータSL2が前記下位プログラムデータとして格納された場合、前記下位ビットレジスタ230は、前記反転された下位センシングデータSL2を保つ。逆に、前記下位ビットデータLRDがロジック0のとき、前記センシング回路231のNMOSトランジスタ234がターンオフ状態に維持され、前記下位ビットレジスタ230は、前記段階345で格納された前記下位プログラムデータSL1またはSL2を維持する。結果的に、前記下位ビットデータLRDのロジックレベルに応じて、前記ページバッファ回路PB1~PBKそれぞれのラッチ回路232に前記センシング回路231によってセンシングされた前記下位センシングデータSL2Bが格納されるか、または前記下位センシングデータSL1が格納される351。図7の下位データ検証区間P6を参照すると、前記プリチャージ制御信号PRCHがディスエーブルされ、前記ディスチャージ信号DISCHe、DISCHoがイネーブルされる。その結果、前記ページバッファ回路PB1~PBKがそれぞれセンシングノードSOを前記内部電圧VCCでプリチャージし、前記ビットラインBLe1~BLeK、BLo1~BLoKを電圧VIRPWRでプリチャージする。また、前記区間P6の間、前記ページバッファ回路PB1~PBKそれぞれの下位ビット検証回路260がノードQ4を介して受信される前記下位センシングデータSL1またはSL2に応答して、下位検証データLVD1~LVDKのいずれか一つを第2データ検証ラインLVL1~LVLKのいずれか一つに出力する352。例えば、前記ページバッファ回路PB1において、前記下位ビット検証回路260が前記下位センシングデータSL1を受信する場合、前記下位検証データLVD1をロジック1として前記第2データ検証ラインLVL1に出力する。また、前記下位ビット検証回路260が前記下位センシングデータSL2を受信する場合、前記下位検証データLVD1をロジック0として前記第2データ検証ラインLVL1に出力する。一方、前記区間P6の間、検証データ判断部140が前記第2データ検証ラインLVL1~LVLKを介して受信される前記下位検証データLVD1~LVDKが全てロジック0なのか否かを判断する353。前記検証データ判断部140は、前記下位検証データLVD1~LVDKの一部または全体がロジック1のとき、検証信号LVRをイネーブルさせる。その結果、図7の下位ビットプログラム区間P7から参照されるように、前記検証信号LVRに応答して、Xデコーダ120が前記選択されたワードラインWLにプログラム電圧VPGMを供給し、前記選択されていないワードラインWL2~WLJにパス電圧VPASSを供給する。この際、プログラム制御信号SPGMがイネーブルされると、前記ページバッファ回路PB1~PBKそれぞれの前記データ伝送回路270が前記下位ビットレジスタ230に格納された前記下位プログラムデータSL1またはSL2を前記センシングノードSOに出力する。したがって、前記下位プログラムデータSL1またはSL2が前記ワードラインWL1と選択されたビットラインBLe1~BLeKのいずれか一つに連結された前記プログラムされるべきマルチレベルセルMLCにプログラムされる354。その後、図7の区間P5’、P6’、P7に示すように、前記下位検証データLVD1~LVDKが全てロジック0になるまで、前記段階351~354が繰り返し行われる。また、前記検証データ判断部140は、前記下位検証データLVD1~LVDKが全てロジック0のとき、検証信号LVRをディスエーブルさせる。その結果、前記検証信号LVRに応答して、Xデコーダ120が前記選択されたワードラインWLにプログラム電圧VPGMを供給しなくなり、前記プログラムされるべきマルチレベルセルMLCの下位ビットプログラム動作が停止される355図7の区間P8参照。結局、図8に示すように、前記プログラムされるべきマルチレベルセルMLCのしきい値電圧が、データ10に対応する電圧レベルになる。さらに図4を参照すると、前記プリチャージ制御信号PRCH、前記プログラム制御信号MPGM、SPGM、および読み出し制御信号MREAD、LREAD1、LREAD2に応答して、複数のページバッファ回路PB1~PBKそれぞれが上位プログラムデータすなわち、入力データD1またはD2を格納する360。図8、図9および図11を参照して前記段階360をより詳しく説明すると、次の通りである。まず、図11の区間T1~T3、T5から参照されるように、段階364を除き、段階361~363、365、366において、前記ページバッファ回路PB1~PBKの動作は、図5を参照して上述した前記段階341~345における前記ページバッファ回路PB1~PBKの動作と類似なので、これについての詳細な説明は省略される。図11の区間T4を参照すると、前記段階364において、選択されたワードラインWL1に読み出し電圧RDV1が供給され、前記読み出し電圧VREADが選択されていないワードラインWL2~WLJ、ドレイン選択ラインDSLおよびソース選択ラインSSLに供給される。図8を参照すると、前記読み出し電圧RDV1は、前記検証電圧PVV1よりさらに小さく、プログラムされていないマルチレベルセルMLCすなわち、データ11が格納されたマルチレベルセルのしきい値電圧よりさらに大きい。前記ワードラインWL1に供給される前記読み出し電圧RDV1を除き、前記段階364において、前記ページバッファ回路PB1~PBKの動作は、図6を参照して上述した前記段階351で前記ページバッファ回路PB1~PBKの動作と類似なので、これについての詳細な説明は省略される。さらに図4を参照すると、前記ページバッファ回路PB1~PBKそれぞれは、前記上位プログラムデータを検証し、その検証結果に基づいて、前記プログラムされるべきマルチレベルセルMLCに前記上位プログラムデータをプログラムしまたはプログラムしない370。図8、図10および図11を参照して、前記段階370をより詳しく説明すると、次の通りである。まず、図11の区間T6の間、上述した段階352と類似に、前記ページバッファ回路PB1~PBKそれぞれの上位ビット検証回路250がノードQ2を介して受信される前記上位プログラムデータD1またはD2に応答して、第1上位検証データFMVD1~FMVDKのいずれか一つを第1データ検証ラインMVL1~MVLKのいずれか一つに出力する371。前記区間T6の間、前記検証データ判断部140が前記第1データ検証ラインMVL1~MVLKを介して受信される前記第1上位検証データFMVD1~FMVDKが全てロジック0なのか否かを判断する372。前記検証データ判断部140は、前記第1上位検証データFMVD1~FMVDKの一部または全体がロジック1のとき、検証信号FMVRをイネーブルさせる。その結果、図11の上位ビットプログラム区間T7から参照されるように、前記検証信号FMVRに応答して、前記Xデコーダ120が前記選択されたワードラインWLにプログラム電圧VPGMを供給し、前記選択されていないワードラインWL2~WLJにパス電圧VPASSを供給する。この際、プログラム制御信号MPGMがイネーブルされると、前記ページバッファ回路PB1~PBKそれぞれの前記データ伝送回路270が、前記上位ビットレジスタ220に格納された前記上位プログラムデータD1またはD2を前記センシングノードSOに出力する。したがって、前記上位プログラムデータD1またはD2が、前記ワードラインWL1と選択されたビットラインBLe1~BLeKのいずれか一つに連結された前記プログラムされるべきマルチレベルセルMLCにプログラムされる373。その後、図11の上位ビットデータ読み出し区間T8において、前記ページバッファ回路PB1~PBKの動作は、上述した下位ビットデータ読み出し区間P5における動作と類似である。より詳しくは、検証電圧PVVMが選択されたワードラインWL1に印加され、読み出し電圧VREADが選択されていないワードラインWL2~WLJ、ドレイン選択ラインDSLおよびソース選択ラインSSLに印加される。図8を参照すると、前記検証電圧PVVMは、前記読み出し電圧VREADはよりさらに小さく、下位ビットデータがプログラムされたマルチレベルセルMLCすなわち、データ10が格納されたマルチレベルセルのしきい値電圧よりさらに大きい。その結果、前記ページバッファ回路PB1~PBKそれぞれのセンシングノードSOには、前記選択されたワードラインWL1と選択されたビットラインBLe1~BLeKのいずれか一つに連結されたプログラムされるべきマルチレベルセルMLCから読み出された前記上位ビットデータMRDが出力される。この際、前記プログラムされるべきマルチレベルセルMLCに10のデータが格納された場合、前記プログラムされるべきマルチレベルセルMLCがターンオンされて前記センシングノードSOにロジック0の上位ビットデータMRDを出力する。また、前記プログラムされるべきマルチレベルセルMLCに11、10を除いたデータ00または01が格納された場合、前記プログラムされるべきマルチレベルセルMLCがターンオフされて前記センシングノードSOにロジック1の上位ビットデータMRDを出力する。その後、前記読み出し制御信号MREADがイネーブルされるとき、前記ページバッファ回路PB1~PBKそれぞれの前記センシング回路221が前記センシングノードSOの前記上位ビットデータMRDをセンシングし、前記ノードQ1に前記上位センシングデータSMBを発生する。この際、前記上位ビットデータMRDがロジック1のとき、前記センシング回路221は前記ノードQ1にロジック0の前記上位センシングデータSMBを発生し、ラッチ回路222は前記上位センシングデータSMBをラッチしてロジック1の反転された上位センシングデータSMをノードQ2に出力する。また、前記上位ビットデータMRDがロジック0のとき、前記センシング回路221のNMOSトランジスタ225がターンオフ状態に維持され、その結果、前記ラッチ回路222が以前にすなわち、前記段階362でラッチされたデータすなわち、前記上位プログラムデータD1またはD2を維持する。次いで、図11の区間T6’の間、前記ページバッファ回路PB1~PBKそれぞれの上位ビット検証回路250が、ノードQ2を介して受信される前記上位ビットデータMRDまたは前記上位プログラムデータD1またはD2に応答して、第2上位検証データSMVD1~SMVDKのいずれか一つを第1データ検証ラインMVL1~MVLKのいずれか一つに出力する374。また、前記区間T6’の間、前記検証データ判断部140が、前記第1データ検証ラインMVL1~MVLKを介して受信される前記第2上位検証データSMVD1~SMVDKが全てロジック0なのか否かを判断する375。前記検証データ判断部140は、前記第2上位検証データSMVD1~SMVDKの一部または全体がロジック1のとき、検証信号SMVRをイネーブルさせる。その後、図11の区間T6’、T7、T8に示すように、前記第2上位検証データSMVD1~SMVDKが全てロジック0になるまで、前記段階373~375が繰り返し行われる。また、前記段階372において、前記第1上位検証データFMVD1~FMVDKが全てロジック0であるか、または前記段階375において、前記第2上位検証データSMVD1~SMVDKが全てロジック0のとき、前記検証データ判断部140が前記検証信号FMVRまたはSMVRをディスエーブルさせる。その結果、前記検証信号FMVRまたはSMVRに応答して、Xデコーダ120が前記選択されたワードラインWLにプログラム電圧VPGMを供給しなくなり、前記プログラムされるべきマルチレベルセルMLCの上位ビットプログラム動作が停止される376。結局、図8に示すように、前記プログラムされるべきマルチレベルセルMLCのしきい値電圧が、データ00に対応する電圧レベルになる。択一的に、前記プログラムされるべきマルチレベルセルMLCにデータ01がプログラムされなければならない場合、前記段階376の以後、段階377がさらに実行できる。ところが、前記プログラムされるべきマルチレベルセルMLCにデータ00がプログラムされなければならない場合、前記段階377は実行されない。前記段階377における前記ページバッファ回路PB1~PBKの動作は、図11の区間T9、T10、T9’、T10’’から参照されるように、一つの差異点を除き、図6を参照して上述した前記段階350における前記ページバッファ回路PB1~PBKの動作と類似である。したがって、前記段階377についての詳細な説明は省略する。前記段階350、377の差異点は、上位ビットデータ読み出し区間T9、T9’で、選択されたワードラインWL1に検証電圧PVV2が供給される。図8を参照すると、前記検証電圧PVV2は、前記読み出し電圧VREADより小さく、プログラムされたマルチレベルセルMLCすなわち、データ00が格納されたマルチレベルセルのしきい値電圧よりさらに大きい。上述したように、前記ページバッファ回路PB1~PBKを含む前記半導体メモリ装置100は、データ比較回路を備えなくても、前記データ検証回路250、260を用いてマルチレベルセルのプログラム動作を行うことができる。上述した本発明の技術的思想が好適な実施例で具体的に述べられたが、これらの実施例は、本発明を説明するためのもので、制限するものではないことに注意すべきである。また、当該技術分野における通常の知識を有する者であれば、本発明の技術的思想の範疇内において、様々な実施例に想到し得ることを理解するであろう。