"第一半導体材料の基板1上に少なくとも一つのトランジスタを有するデバイスであって、トランジスタ20、20’それぞれが、ゲートと呼ばれるゲート電極5と、二つの導体電極3、4と、前記基板1に埋め込まれ、チャネル領域と呼ばれるチャネルを形成可能な領域を形成する第二半導体材料のアイランド2と、前記二つの電極3、4から、及び前記チャネル領域から前記ゲート5を離隔する絶縁層6と、を含み、前記チャネル領域が、前記アイランド2の内側に存在し、且つ前記二つの導体電極3、4の内の少なくとも一つと直接の電気的接触をしていることを特徴とするデバイス。前記チャネル領域は、前記ソース電極3と呼ばれる前記二つの導体電極の内の一つと、一面で直接の電気接触をしており、前記ドレイン電極4と呼ばれる前記二つの導体電極の内の他方と、他の面で直接の電気的接触をしており、前記二つの導体電極3、4が前記ゲート5によって互いに離隔されている請求項1に記載のデバイス。前記導体電極3、4がアルミニウム、又は白金タイプの金属である請求項1又は2に記載のデバイス。前記第一半導体材料がシリコンであり、前記第二半導体材料がSi1-xGexであり、xは0と1との間である請求項1から3の何れか一項に記載のデバイス。前記アイランド2が、前記基板1の主表面に対して垂直な方向に測定して、1nmから60nmの高さhを有する請求項1から4の何れか一項に記載のデバイス。前記アイランドが、前記基板1の主表面に対して平行な面内で測定して、10nmから400nmの幅Lを有する請求項1から5の何れか一項に記載のデバイス。前記基板1は半導体-オンーインシュレータタイプSOIである請求項1から6の何れか一項に記載のデバイス。複数のトランジスタ20、20’を含み、前記基板1内のトレンチ21が、少なくとも二つのトランジスタを電気的に絶縁する請求項1から7の何れか一項に記載のデバイス。前記基板1が、略10nm以下の厚さの半導体材料の上層1.1であり、フレキシブル基板75上に存在する請求項1から8の何れか一項に記載のデバイス。a第一半導体材料の基板1の表面に空けられた、所定の深さ及び幅Lを有する一以上の穴7を形成する段階と、b穴7それぞれの中に第二半導体材料のアイランド2を形成する段階と、c前記アイランド2それぞれで、前記アイランド2と直接の電気的接触をする第一導体電極3を少なくとも形成する段階と、d前記アイランド2に直接の電気的接触をしているかいないかにかかわらず、前記アイランド2ごとに少なくとも一つの第二導体電極4を形成する段階と、e前記アイランド2それぞれの、及び前記導体電極3、4それぞれの上部に、かつ前記基板1の前記表面上に、電気絶縁層6を堆積する段階と、f前記アイランド上部に、前記絶縁層6によって前記アイランド2及び前記導体電極3、4から離隔された導電層5を堆積して、ゲート電極を形成する段階と、を連続して含む少なくとも一つのトランジスタを有するデバイスの製造方法。前記第二電極4が前記アイランド2と直接の電気的接触をしている請求項10に記載の製造方法。段階bの前に、処理層41と呼ばれる一層の単結晶シリコンを異方的に堆積する段階が行われ、段階aで形成された前記穴が所定の形態を形成し、前記処理層が、前記穴7を覆い、段階aで形成されたものと実質的に同一の形態を有し、覆われた穴47を含む新しい表面42を形成する請求項10又は11に記載の製造方法。段階bが、前記穴7の中にゲルマニウム単分子層を堆積する段階と、穴7それぞれの中にゲルマニウムアイランド2’を形成する段階と、前記ゲルマニウムアイランド2’中でシリコンの同時拡散をする段階と、を含む請求項10から12の何れか一項に記載の製造方法。段階bの後に、少なくとも前記ゲルマニウムアイランド2’を覆う単結晶シリコンのキャッピング層48を堆積する段階が行われる請求項13に記載の製造方法。少なくとも二つの隣接するトランジスタ20、20’の間にトレンチ21が形成され、前記二つの隣接するトランジスタを部分的に絶縁し、前記トレンチ21が固体材料を有さない、又は絶縁材料で満たされる請求項10から14の何れか一項に記載の製造方法。前記基板1が、前記穴7が空けられた前記主表面10を含む、SOI基板と呼ばれる半導体-オン-インシュレータタイプの基板11の表面層1.1、74であり、段階a若しくはcの前に、又は前記トランジスタ20、20’の形成後に、前記表面層1.1がSOIタイプの前記基板11から離隔され、フレキシブル基板タイプと呼ばれるポリマー基板75上へと接着される請求項10から15の何れか一項に記載の製造方法。本発明の目的は、半導体基板上に形成されたトランジスタにおけるドーパントの統計的な存在に由来する問題を、低い接触抵抗を維持したままで克服することである。従って、本発明はまずは、第一半導体材料の基板上に少なくとも一つのトランジスタを有するデバイスに関する。トランジスタはそれぞれ、ゲートと呼ばれるゲート電極、ソース電極及びドレイン電極と呼ばれる二つの導体電極、第二半導体材料のアイランド、並びに二つの電極及びアイランドからゲートを離隔する絶縁層を含む。アイランドは基板に埋め込まれ、且つチャネル領域と呼ばれる、チャネルを形成可能な領域を形成する。本発明によるデバイスは、チャネル領域がアイランドの内側にあり、且つ二つの導体電極と直接の電気的接触をしていることを特徴とする。このように、電極の内の少なくとも一つに関して、電極とアイランドによって形成されるチャネル領域との間に、ソース又はドレインなどのドープされた領域がない。電子は、チャネル領域に限り、トンネル効果によって電極から流れることができる。有利には、チャネル領域は、ソース電極と呼ばれる二つの導体電極の内の一つと、片側で直接の電気的接触をし、且つそれは、ドレイン電極と呼ばれる二つの導体電極の他のものと、他の片側で直接の電気的接触をしている。それは二つの離隔された電極に直接つながるので、アイランドは、高濃度にドープされたソース及びドレインゾーンの使用を必要としない、小さい寸法のトランジスタが形成されることを可能にする。従って、本発明によると、チャネル領域内で一つのトランジスタから他の一つのトランジスタまでに、ドーピングの変化を生み出すリスクがない。好ましくは、導体電極は、アルミニウム又は白金タイプの金属である。加えて、第一半導体材料がシリコンであり、且つ第二半導体材料がSi1-xGexで、xは0と1との間であることが好ましい。アルミニウム及びSi1-xGexSiGeのチャネル領域を組み合わせた利用は、電極とトランジスタに適したチャネル領域との間でのトンネル効果による導電を可能にすることが事実上観測されてきた。しかしながら、他の材料が用いられ得る。また、高いゲート電圧を印加する必要なく、ほどほどの抵抗で、電荷キャリアはSiGe内を流れることが可能である。従って、一つの電極とチャネル領域との間で、及びチャネル領域と他の電極との間でトンネル効果による導電が生じるならば、電荷キャリアは一つの電極から他の電極まで流れることが可能である。チャネル領域は、シリコンの基板表面上に埋め込まれた、SiGeアイランド内に含まれる。電荷キャリアは、シリコン内に人工的なキャリアの蓄積をすることなく、弱くドープされた又はほとんどドープされていないシリコン内を、低抵抗で自由に流れることはできない。このような人工的な蓄積は、ゲートとシリコン基板との間に高い電圧を印加し、シリコン内に導電性チャネルを形成することによって、従来技術で得られる。本発明においてチャネルは、低いゲート電圧によってですら、SiGeのアイランドに形成される。基板のシリコン内にキャリアの人工的な蓄積がないので、アイランドからシリコン基板へ向かうキャリアの流れはほんのわずか、又は全くない。従ってこのことは、一つのアイランドのトランジスタを、他の隣接するアイランドのトランジスタから実質的に隔離することを可能にする。特に、基板が完全に第二半導体材料、ここではSiGeから構成された場合よりも大きな絶縁が、異なるトランジスタ間に存在する。アイランドは、基板の主表面に対して垂直な方向に測定して1nm~60nmの高さを有し得る。また、基板の主表面に実質的に平行な平面方向に測定して10nm~400nmの平均直径、又は幅を有するアイランドを形成することが可能である。こうして、アイランドは小さいサイズで形成される。チャネル領域はアイランドに限定されるので、トランジスタのコアに存在するチャネル領域は、アイランド内部に含まれ、その結果、起こり得る任意の漏洩電流を制限する。基板は、有利には、半導体-オン-インシュレータタイプであり、この場合、シリコン-オン-インシュレータSOIである。このことは、当業者に知られているように、非常に優れた質の表面層を得ること、及び漏洩電流を減少させることの両方を可能にする。本発明によるデバイスは、複数のトランジスタを含み得る。そして、有利には、少なくとも二つの隣接するトランジスタを電気的に絶縁するために、基板内にトレンチを有し得る。このトレンチは、絶縁材料、例えばSiO2で満たされ得る。それはトランジスタそれぞれを完全に囲み得る。最後に、埋め込まれた絶縁層を備えるSOIに基板がある場合、トレンチは、上記埋め込まれた絶縁層に限り、深さ方向に伸びることが可能である。一部の場合、トランジスタを支える基板は、フレキシブル基板上に存在する半導体材料の上層である。上記上層は、約10nm、5nm、3nm又は2nm以下の厚さを有し得る。また、本発明は、本発明による少なくとも一つのトランジスタを有するデバイスの製造方法に関する。上記方法は、少なくとも以下の一連の段階を連続して含む。a第一半導体材料の基板表面に空けられた、所定の深さ及び幅を有する一以上の穴を形成する段階。b穴それぞれで第二半導体材料内のアイランドを形成する段階。cアイランドと直接の電気的接触をする少なくとも一つの第一導体電極を、それぞれのアイランド上に形成する段階。dアイランドと直接の電気的接触をし得る又はしないこともある、少なくとも一つの第二導体電極を、アイランドごとに形成する段階。eアイランドそれぞれ、及び導体電極それぞれの上側で、基板表面上に電気的絶縁層を堆積する段階。f絶縁層によってアイランド及び導体電極から離隔された導体層を、アイランドの上側に堆積し、ゲート電極を形成する段階。第二電極の形成は、第一電極を形成するための段階と同時に実施され得る。そして、第二電極は好ましくはアイランドと直接の電気的接触をしている。有利には、段階bの前に、処理層と呼ばれる単結晶シリコンの薄層を堆積するための段階が行われる。段階aで形成される穴は所定の形態となり、且つ処理層は穴を覆い、段階aで形成されたものと実質的に同一形態を有する新たな表面を形成する。しかしながら、上記処理層は、段階aで形成された穴の側壁に、穴の底部での厚さよりも薄い厚さを有し得、その結果、穴の初期形態が緩和される。穴を形成する段階は、穴の表面上に界面欠陥を生成するエッチングを含み得る。処理層はその後、これらの欠陥を隠し、欠陥のない新しい表面を得ることができる。本発明による一つの方法では、アイランドを形成するための段階bは、それぞれの穴の中にシリコン-ゲルマニウムアイランドを形成するための、一以上のゲルマニウムの単分子層の堆積を含み得る。シリコン-ゲルマニウムアイランドは、穴の中でゲルマニウム単分子層を集中及び凝集させることによって形成される。同時に、上記ゲルマニウムアイランドの形成が進行中に、シリコンはゲルマニウムアイランド内を拡散し、これにより、穴それぞれの中にSi1-xGexアイランドを形成することが可能となる。有利には、ゲルマニウム単分子層の堆積に続いて、有利には単結晶シリコンで、キャッピング層の堆積が行われ、シリコン-ゲルマニウムアイランドを覆う。二つの隣接するトランジスタを部分的に絶縁するために、少なくとも二つの隣接するトランジスタ間にトレンチを形成することが可能であり、トレンチは任意の固体材料を有さない、又は絶縁材料で満たされている。さらに有利には、基板は、SOI基板と呼ばれる、半導体-オン-インシュレータタイプの基板の半導体材料の表面層であり得、穴が空けられた表面を含む。上記表面層は、段階a若しくはcの前、又は段階fの後に、上記SOI基板から離隔され、フレキシブル基板タイプと呼ばれるポリマー基板に接着される。本発明はより良く理解され、その他の詳細、利点及び特徴は、非限定的な例として与えられた以下の記載を読むことで、且つ以上の添付図を参照することで明らかになるであろう。異なる図における同一の、類似の、又は同等の部分は、各図の理解を促進するために同一の参照番号が振られる。図をより読みやすくするために、図に示された異なる部分は、同一の縮尺で描かれる必要はない。本発明のデバイスの異なる実施例を示す図は、例として与えられるものであり、限定するものではない。第一に、本発明は、ソース電極及び/又はドレイン電極が、ソースとドレインとの間にチャネルを形成する、半導体材料の領域と直接接触しているトランジスタに関する。本発明によると、このアセンブリの接触抵抗は十分に小さく、上記トランジスタの機能を容認できる。第二に、本発明は、上記トランジスタを含むデバイスに関する。説明の残りの部分では、孤立したトランジスタが特に議論される場合を除いて、トランジスタは単独のものとして考えられるのではなく、本発明によるデバイスに含まれるものとして考えられるであろう。最後に、本発明によるトランジスタを製造可能な、好ましい方法が記載されるであろう。金属電極と半導体材料との間での接触の際に、ショットキー障壁によって、例えば数メガΩの値を有する、一般的に非常に高いアクセス抵抗が存在する。このため、それぞれソースであるドレインソース電極と、ドレインであるドレイン電極と、高濃度にドープされた半導体材料の領域から形成されるチャネル領域と、の間で二つの中間ゾーンを含むように、トランジスタは製造される。本発明は、小さいサイズのドープされたゾーンを形成する際に生じる問題、及び上述のようにそれらの性能レベルを低下させるそれらの問題を、ソース及びドレインが回避する手間を省くことを提案する。本発明によるデバイスが図1に示される。本発明のデバイスは、場合によって且つ好ましくは、半導体-オン-インシュレータタイプの、又は好ましくはシリコン-オン-インシュレータタイプSOIの基板11の表面層1.1である、基板1上に形成される。上記基板1は、少なくとも一つのトランジスタ20を含む主表面10を有し、主表面10は第一半導体材料であり、好ましくはシリコンである。SOIタイプの基板は、SOI基板に機械的強度を与える、半導体材料のメイン基板1.3の絶縁材料1.2の層によって離隔された、第一半導体材料から成る表面層1.1を含む。表面層1.1は好ましくは、厚さが薄く、例えば約100nm、約50nm、又は20nm未満である、又は1nmに近い。表面層1.1の厚さが薄くなるほど、トランジスタ20はより高い並列抵抗を有するであろう。このことは、トランジスタのオフ状態でのソースとドレインとの間の残留電流が有利に弱められ、且つ二つの隣接するトランジスタ間の漏洩電流がほとんどなくなるであろうことを意味する。トランジスタ20は、第二タイプの半導体材料のアイランド2、ソース電極3、及びドレイン電極4を含む。アイランド2は、基板1の主表面10に好ましくは埋め込まれている。アイランド2は、少なくともソース電極3と、一端を介して直接の電気的接触をしている。好ましくは、アイランド2は追加でドレイン電極4と直接の電気的接触をしている。アイランド2は好ましくはSiGeである。電極3及び4は金属性であり得、且つ有利にはアルミニウム若しくは他の一つの金属、又は金属合金であり得る。説明の残りの部分では、特に記載されない場合、基板1、つまりSOIタイプの基板11の表面層1.1はシリコンであり、アイランド2はSiGeであり、並びにソース電極3及びドレイン電極4はアルミニウムである、とみなされる。しかしながら、さらに記載されるような本発明によるデバイスに含まれるトランジスタを形成するために、他の材料が用いられ得る。アイランド2及び上記の二つの電極3、4は、ゲート5と呼ばれるゲート電極によって離隔され、ゲート酸化物とも呼ばれる絶縁層6によって、電気的に絶縁する。説明の残りの部分では、二つの電極に言及する際、二つの電極とはソース電極3及びドレイン電極4を指し、ゲート電極5を指すものではないであろう。後者は単にゲート5として参照されるであろう。ゲート5は、ソース電極3とドレイン電極4との間に存在する、基板1の全ての場所の反対側に、特に二つの電極3、4の間に存在するアイランド2の全ての場所の反対側に延びる。アイランド2のこの部分は、二つの電極3、4の間に位置し、チャネル領域を形成する。単純化のため、説明の残りの部分では、全てのアイランド2はチャネル領域を形成するとみなされる。動作中において、ゲート5と電極3、4との間に異なる電位を印加することが可能である。このことは、チャネル領域内に高い電圧勾配を引き起こし、アイランド2におけるキャリアの蓄積へとつながり得、それによってソース電極3とドレイン電極4との間のアイランド2に導電性チャネルを形成し得る。トランジスタ20のチャネルは、基板1にではなく、アイランド2に形成される。従って、基板1で任意の特定のドーピングをしようとする必要はない。そのため、基板1、つまりSOIタイプの基板11が用いられるならば表面層1.1は、任意のドーピングを有さないことがある。上記のようにドーピングを有さないことは、基板1の製造を単純化することが可能である。加えて、小さなサイズのトランジスタが製造される際、基板1のドーピングに起因する統計的な効果は、トランジスタ20の性能に影響を有し得ることはない。アイランド2は好ましくは、アイランドの核生成を促進することによって基板上にその位置を制御する機能を有する、主表面10内に形成された穴7に配される。エピタキシャル成長によって形成されたアイランド2は、基板の表面に埋め込まれ、且つ部分的に又は完全に穴の内部に含まれ得る。その寸法及び形状は、穴のサイズによってではなく、成長パラメータによって制御される。アイランドは、約15nm~約100nm、好ましくは15nm~40nmの、幅L及び長さを穴7の中で有し得る。これら二つの寸法は、主表面10に対して実質的に平行に測定される。穴7は円形であり得る。そしてこの場合、アイランド2は上から見ると円型でもあり、且つ15nm~約100nm、有利には15nm~40nmの直径を有する。一部の場合、穴7はトレンチであってよい。その後トレンチは、互いに近いが大部分は他のアイランドと直接接触しないように配置されたアイランドによって埋められる。穴7は、基板1の主表面10に対して約5nm~約50nmの深さPに位置する底部を有する。アイランド2は、穴の深さPより低い、Pと等しい、又はPより高い高さhを有し得る。従って、当業者が本発明を特定の用途のための所定のトランジスタにどのように適用するかに応じて、アイランド2の高さhは約1nm~約60nmの間となり得る。アイランドは0.05~0.3の形状因子、つまり、その高さhと、その底部の直径又は底部の幅Lとの間の比を有する。上述のように、第一半導体材料がシリコンならば、アイランド2は、好ましくはシリコン-ゲルマニウムSiGe、又は以下でSiGeと呼ばれるSixGe1-xタイプの材料である。SiGeは、シリコンの基板の上部に、シリコンの結晶格子を追随するエピタキシャル成長を用いることで形成することが可能である。従って、シリコン基板上に少なくとも局所的に単結晶SiGeを形成することが可能である。このSiGeの特性は、本発明の実施のために重要なものである。二つの電極3、4は、所定のアクセス抵抗を引き起こすポテンシャル障壁によって、SiGeのアイランド2からそれぞれ離隔される。本発明では、アイランド2と電極3、4との間のポテンシャル障壁は、電荷キャリアである電子又はホールによって、トンネル効果を介して、容易に乗り越えられる。その後トランジスタは、典型的には数10キロオームのオーダーの、或いはわずか数キロオームであり得る比較的弱いアクセス抵抗を受ける。アイランド2を形成する第二半導体材料は、上部が所定のエネルギーレベルを有する価電子帯を有する。二つの電極3、4はそれぞれ、フェルミレベルを有する。上記電極のフェルミレベルと価電子帯の最上部でのエネルギーレベルとがごく僅かな違いを有するならば、二つの電極3、4の内一つのフェルミレベルと、アイランド2の価電子帯の最上部とは揃うことになる。これは、電極3、4のフェルミレベルが、価電子帯のエネルギーレベルよりも高い、低い、又は等しいかどうかの場合である。アイランド2の価電子帯の最上部が、二つの電極3,4の内の一つのフェルミレベルと揃うならば、アイランド2と上記電極3、4との間でトンネル効果を介した導電を生じることが可能である。加えて、電極3、4の内一つにおけるフェルミレベルが、アイランド2の価電子帯の最上部のフェルミレベル未満の値を有するならば、上記電極3、4からアイランド2へ向かうトンネル効果を介した導電も生じ得る。逆に、アイランド2の価電子帯の最上部が、二つの電極3、4の内の他方におけるフェルミレベルよりも低いエネルギーレベルを有するならば、アイランド2から二つの電極3、4の内の他方へ向かうトンネル効果を介した導電が生じ得る。アイランド2の価電子帯の最上部でのエネルギーレベルが、電極3と電極4とのフェルミレベルの間である、又はその一つと揃っているならば、最も高いフェルミレベルを有する電極と最も低いフェルミレベルを有する電極との間で、アイランド2を横切るキャリアの流れが生じ得る。キャリアが電子ならば、それらは最も高いフェルミレベルから最も低いフェルミレベルへ向かって移動する。キャリアがホールならば、それらは逆の方向に移動する。ソース電極及びドレイン電極内のフェルミレベルが、アイランドの価電子帯のエネルギーレベルよりも、両方とも高い、又は両方とも低いならば、キャリアが流れる可能性はない。上記電極間に所定の分極電圧が印加されるならば、二つの電極3、4のフェルミレベルは変更され得る。そして、その一つはフェルミレベルが減少し、一方、他方はそのフェルミレベルが増加するであろう。従って、電極3、4間に分極電圧が存在する場合、アイランド2の価電子帯は、二つの電極のフェルミレベルの間となるレベルに達することが可能である。それでもなお、多くの場合、用いられるポテンシャル差は非常に高くなくてはならない。しかしながら、本発明では、二つの電極3、4のフェルミレベルのこの調節に加えて、ゲート5のポテンシャルによって追加的に制御される、アイランド2の価電子帯の最上部でのエネルギーレベルの調節を追加することが可能である。このことは、ゲート5自身の効果を通して、電流の調節を可能にする。ゲート5と基板1との間に電圧を印加することによって、アイランド2内のキャリア密度を局所的に増加させることが可能で、それによってアイランド2の価電子帯の最上部でのエネルギーレベルを変更する。従って、アイランド2内のキャリア量を制御することによって、且つ二つの電極3、4間に所定のポテンシャル差を印加することによって、二つの電極3、4のフェルミレベルの間のエネルギーレベルに、アイランド2の価電子の最上部を位置させることが容易である。そして、二つの電極3、4間でトンネル効果を介した導電が生じ得る。逆に、アイランド2が、ゲート5の電圧によってキャリアが空の場合、アイランド2の価電子帯の最上部でのエネルギーレベルは、二つの電極3及び電極4のフェルミレベルから離れたところにある。そして、二つの電極3、4間でアイランド2を介して流れることが可能な電流はない。こうして、三つのターミナルを備える上記デバイスは、新たなタイプのトランジスタを形成する。アイランド2がSiGeであり、且つ二つの電極3、4がアルミニウムの場合は、トンネル効果が可能な程度にポテンシャル障壁が十分低いだけでなく、アイランド2の価電子帯の最上部を、二つの電極3、4のフェルミレベルの間に位置させるために、又は二つの電極3、4の内の少なくとも一つのフェルミレベルに揃えるために、電極3、4間を低い分極にする必要があるだけである。従って、アイランド2を介して二つの電極3、4の間をキャリアが流れるようにするには、低い分極のみが必要とされる。変形例として、アイランドのための代替材料として、InGaAsを含むGaAsを、又はInAs若しくはInGaAsのアイランドを備えたGeOIタイプゲルマニウム-オン-インシュレータの基板を用いることが可能である。そして、原理はここに記載された実施例と同一であろう。しかし、キャリアは伝導帯によって伝達される。その後、InAs又はInGaAsのアイランドの伝導体の最下部が電極3、4のフェルミレベルの間に位置するならば、トンネル効果による導電のみであろう。言い換えると、上記トランジスタは、nタイプのトランジスタであり、一方シリコン基板上のSiGeのアイランドはpタイプのトランジスタに用いられ得る。アイランド2は、方法の議論の際に以下で説明されるように、主表面10に対して実質的に垂直な平面に沿って見た場合、異なる形状を有し得る。本発明によるトランジスタのアクセス抵抗は、十分に低いトンネル抵抗に関連しており、且つショットキー障壁には関連していないので、容認できるアクセス抵抗を得るためにソース及びドレインタイプの高濃度にドープされた領域を形成する必要性がない。チャネル領域がドープされる必要もない。アイランド2は好ましくはドープされない。従って、アイランド2を製造する際、ドーパントを加える、又は上記ドーパントの拡散を引き起こすためにアニール作業を用いる必要がない。加えて、複数のトランジスタから成るデバイスでは、チャネル領域内のドーパント密度の局所的な変動に関連した統計的な変動が、トランジスタ間に存在しない。電極3、4は好ましくは、アルミニウム若しくは、銅、チタン、タングステン、金、白金などの他の金属又は金属合金であり得る。ゲート5は、ゲート電極を形成するためにマイクロエレクトロニクス及びナノエレクトロニクスで通常用いられる任意の材料であり得る。特に、ゲート5はアルミニウム、銅、タングステン、白金、多結晶シリコン等であり得る。上記で説明されたように、ゲート5は、二つの電極3、4の間に位置するアイランド2の全ての部分と少なくとも反対に伸びる。一部の場合では、ゲート5は、ソース電極3及び/又はドレイン電極4の一部の上に重ねられ得る。ゲート5は、絶縁層6によって、二つの電極3、4及びアイランド2から全ての場所で離隔される。このようにして、ゲート5にゲート電圧が印加される際に、二つの電極3、4の間に位置するアイランド2の全ての場所で電場が生成される。ゲート電圧の極性に応じて、絶縁層6とアイランド2との間の界面に近いアイランドの領域における電場は、二つの電極3、4の間に、キャリアが豊富なゾーン、又はキャリアが枯渇したゾーンをもたらす。二つの電極3、4の間に低抵抗のキャリアが豊富なゾーンが形成されるならば、これは導電性チャネルのようなものである。そして、二つの電極間でキャリアの流れが容易に生じ得る。その後、トランジスタ20は導電状態となる。また、上述されたように、キャリア密度は、アイランド2の価電子帯の最上部でのエネルギーレベルに対して影響を有し、それ故電極3、4とアイランド2との間のトンネル効果による導電に対して影響を有する。逆に、二つの電極3、4の間にキャリアが枯渇したゾーンが形成される場合、アイランド2は二つの電極3、4の間で高抵抗として機能する。その後、二つの電極3、4の間での導電は、もはや不可能となる。そしてトランジスタ20はオフ状態となる。ゲート5によって印加されたポテンシャル差がない場合、アイランド2は、二つの電極を離隔する高い値の抵抗のようなものである。そして、ソース電極3とドレイン電極4との間のポテンシャル差に応じて、トンネル伝導効果の上記メカニズムのように、二つの電極のそれぞれとチャネル領域との間でのキャリアの移動によって非常に弱い電流が流れることが可能である。絶縁層6は有利には酸化物層であり、例えばシリコン酸化物であるが、トランジスタのゲート酸化物としてマイクロエレクトロニクスで用いられる任意の他の材料でもあり得る。絶縁層6は、ゲート5と、ソース電極3、ドレイン電極4、及び二つの上記電極の間でアイランド2に形成されたチャネル領域の中の要素の内の任意の一つと、の間で新規のトンネル電流が存在しないような厚さ及び誘電率を有する。一般的に、絶縁層6がシリコン酸化物SiO2ならば、それは数nm~15nm、例えば8nm~10nmの厚さを有し得る。或いは、それはHfO2、Al2O3、又はマイクロエレクトロニクスで知られる任意の他の酸化物であり得る。特に、例えば5又は10より大きな高い誘電率を備える、ハフニウム酸化物HfO等の酸化物の使用は、ゲート5と、アイランド2内に形成されるチャネル領域との間により良い静電結合を提供する。上記酸化物は、異なる技術、好ましくは原子層堆積ALDとして知られる技術を用いて堆積され得、且つ厚さは数nm~15nm、例えば6nmであり得る。また、本発明は、図1におけるものと類似する複数のトランジスタ20、20’を含むデバイスに関する。上記デバイスの一つの特定の実施形態は、図2において断面図で部分的に示される。この図は、基板1上の二つの隣接するトランジスタ20、20’を示す。この実施例では、上記基板1は、表面層1.1の下に埋め込まれた酸化物層1.2を含むSOIタイプ、半導体-オン-インシュレータの基板11の表面層1.1である。この実施形態では、二つのトランジスタ20、20’は、トレンチ21によって互いに離隔され得、表面層1.1内で切られる。有利には、トランジスタ20、20’それぞれは、トレンチ21によって囲まれ得る。トレンチ21は、SOIタイプの基板11の表面層1.1を完全に横切り得る。有利には、トレンチ21は埋め込まれた酸化物層1.2を露出させる。トレンチ21は、固体材料を有さなくてよく、又は絶縁材料、例えばシリコン酸化物で満たされてよい。このようなトレンチ21は、一つのトランジスタ20が、任意の隣接するトランジスタ20’から相互に電気的に絶縁することを可能にする。こうして、異なるトランジスタ20、20’の間での任意の漏洩電流を制限すること又は除去することが可能となる。二つ以上のトランジスタ20、20’があるならば、その後それらは好ましくは、少なくとも一つのトレンチ21によって互いに離隔される。一部の場合、トレンチ21は、トランジスタ20、20’を離隔するのに十分な、最低限の容積を取り得るが、必要以上の容積を取ることはない。他の場合では、アイランド2も、ソース電極3も、ドレイン電極4も含まない表面層1.1の全ての部分は除去され、トレンチ21が形成される。上記二つの場合の間の、任意の中間の状態が可能である。また、本発明は、本発明によるトランジスタの製造方法、又は本発明による一以上のトランジスタを含むデバイスに関する。上記方法は、二つのパートで実施される。まずは、トランジスタのためのチャネル領域を形成するために用いられることになるアイランドを製造することが必要である。次に、上記アイランドからトランジスタが製造される。SiGeのアイランドの製造方法は、図3Aから図3Fで説明される。埋め込まれた酸化物層1.2の上部に表面層1.1を含む、SOIタイプの基板11が選ばれる。表面層1.1の厚さは、次世代のトランジスタに所望される用途に関連して選択される。上記表面層1.1上に、樹脂8の層が堆積される図3A。その後、表面層1.1を局所的に露出させるために、リソグラフィーを用いることで、樹脂8に空間9が形成される図3B。上記空間9は、アイランドを製造することが望まれる全ての場所で形成され、本発明によるトランジスタのチャネル領域を形成するために用いられることになる。用いられるリソグラフィーは、マイクロエレクトロニクスで用いられる標準的なフォトリソグラフィー、例えばナノメートル構造体の形成に特有のフォトリソグラフィー、又は電子ビームリソグラフィーであり得る。或いは、ナノインプリントリソグラフィーであり得る。続いて、反応イオンエッチング又は任意の他のタイプの容認可能なエッチングを用いて、表面層1.1は空間9にてエッチングされる図3C。従って、図3Dに示されるように、樹脂が除去された後、表面層1.1に穴7が存在する。トランジスタの説明において上述されたように、上記穴は、約5nm~約50nmの深さ、及び直径、又は、少なくとも幅L及び/又は約15nm~約100nm、好ましくは約15nm~約40nmの長さを有する。穴7は、表面層1.1によって形成される基板1の表面上に、一定の間隔で且つ一様に配置され得る。それらは円形又は多角形であり得る。或いは、それらはトレンチを形成してよく、複数のトランジスタが配置される予定の場所にそれぞれ伸びている。この場合、複数のトランジスタは、一つの同一のSiGeアセンブリ上に形成され得る。その後、穴7を含む基板1は、ゲルマニウム単分子層の分子ビームエピタキシーが可能な条件下でゲルマニウム原子32のビームを受ける図3E。その後、約250°C~800°Cの温度で、Stranski-Krastanov機構として知られるメカニズムを介して、SiGeのアイランドが形成される図3F。或いは、ゲルマニウム原子の堆積は、化学気相成長法CVD、又はプラズマ化学気相成長法PE-CVDを用いることがある。ゲルマニウムは、そのエネルギーを最小化するための穴7における表面張力の変動を介して、穴7内に優先的な堆積をする。ゲルマニウム単分子層は穴7で凝集し、このことはゲルマニウムアイランド2’の成長を引き起こす。表面層1.1に由来するシリコンは、SiGeのアイランド2の成長へとつながるゲルマニウムアイランドの形成中に、ゲルマニウムアイランド2’内を拡散する。この拡散は、ゲルマニウムアイランド2’の成長中に起こる。好ましくは、図4Aから図4Cに示されるように、穴7の形成後、且つゲルマニウムアイランド2’の形成前、すなわちSi1-xGexのアイランド2の形成前に、単結晶シリコン中の処理層41は堆積される。図4Aは、図3Bで示されたようなある構造体の断面図を示す。それは、表面層1.1及び埋め込まれた酸化物層1.2を含むSOIタイプの基板11を示す。表面層1.1は、少なくとも一つの穴7によって割り込まれている主表面10を有する。次の段階では、第一半導体材料、すなわちSOIタイプの基板11の表面層1.1の材料、この場合はシリコンから成る処理層41が、主表面10上に、及び穴7内に堆積される図4B。この処理層41は、初期穴の底部及び壁を覆う。それは場合によっては、数ナノメートル、一つ又は二つの原子の単分子層から、数100ナノメートルまでの間の厚さを、初期穴の底部で有する。以下で初期穴と呼ばれる穴7を形成するために用いられる反応イオンエッチングは、全てのエッチングされる場所、ここでは初期穴7の底部で、一般的に欠陥を生じさせる。処理層41は、これらの欠陥を見えなくするために用いられる。処理層41が初期穴7を覆うので、主表面10の上部に新しい表面42が形成されると理解されるであろう。加えて、覆われた穴と呼ばれる新しい穴47が形成され、新しい底面43を含む。覆われた穴47、及びその穴の新しい底面43は、初期穴7の底部に存在する欠陥を再現することはない。好ましくは、処理層41の堆積は異方的である。そして、それは、基板1の及び初期穴7の表面形態をおよそ再現する形態を有する。処理層41の厚さは、主表面10の上部及び初期穴7の内部で、すなわち初期穴7の底部と穴の新しい底面43との間で実質的に同一である。一方、処理層41は、主表面10の上部又は初期穴7の底部での処理層41の厚さに比例して、初期穴7の側壁に薄い厚さを有する。このように、覆われた穴47は、初期穴7の形態及び形状を実質的に再現する。処理層41は好ましくは、低い温度、例えば約300°C~約700°Cの温度で、堆積される。当業者は、シリコン基板上で実質的に異方的に、シリコン層を形成するための方法を知っている。シリコンは全ての表面上に堆積されるが、低い温度で堆積するほど、覆われた穴47の形態は初期穴7の形態に近づく。逆に、高い温度で堆積するほど、より多くの材料が初期穴7の底部に堆積され、よりなだらかな穴の形態へとつながる。その後、第二材料のアイランド2が、覆われた穴47内に堆積される図4C。説明の残りの部分では、それらが初期穴7又は覆われた穴47として明示的に参照されない限り、穴7という語句は概して、初期穴7又は覆われた穴47に関する。SiGeのアイランドの形成の一例は文献byMStoffeletal.publishedinthemicroelectronicsJournal,n°372006pages1528to1531,in2006で開示されている。特に、ExperimentalProcedureと題された段落2は、SiGeアイランドの製造方法を詳細に説明されている。この例では、シリコンの処理層は、480°C~700°C、又は370°C~500°Cで、シリコンを堆積することによって作製される。その後ゲルマニウム単分子層は、約620°C~750°Cの温度で分子ビームエピタキシーによって堆積される。その後、例えば1°C/秒の速度で冷却が行われる。この文献に記載された方法で用いられる処理層は、実質的に異方的に堆積される。一般的に、ゲルマニウム単分子層の堆積は、約250°C~800°Cで、且つ単分子ビームエピタキシーを介した堆積のための超高真空に近い圧力、又は化学気相成長法のための数ヘクトパスカルで行われる。シリコンの処理層の成長の前に、一部の先行する段階の最中、又は間に形成され得た、元から存在する任意の酸化物を除去するための段階が行われ得る。この段階は、塩基性媒体中の酸化、酸性媒体中の酸化、及び脱酸を含む三段階のRCA洗浄タイプの洗浄を含み得る。或いは、この段階は、フッ化水素酸浴HFでの洗浄、及び/又は水素放出を含み得る。シリコン基板上にSiGeのアイランドが形成可能で、且つトランジスタを形成するためのこれらのアイランドを備えるドレイン及びソースを配列させる方法の一例は、米国特許第6872625号明細書中に開示されている。この文献では、SiGeアイランドはシリコン基板に存在する空洞の上部に直接形成される。本発明では、アイランド2は、機能性トランジスタを得るためにドープされる必要がない。当業者はSiGeアイランドをドープすることを望む場合があるが、本発明ではそのままである。さらなる空気への露出でSiGeアイランド表面が酸化することを防ぐために、ゲルマニウムアイランド2の形成後に、基板1上にシリコンのキャッピング層48を形成することが好ましい。これは、例えば分子線ビームエピタキシーを用いて得られ得る。キャッピング層48は有利には、数ナノメートル、例えば1nm~50nm、好ましくは2nm~5nmの厚さを有する。その後、SiGeアイランドはシリコンで覆われる。キャッピング層48を形成するために、上記キャッピング層に期待される平滑度に応じて、約50°C~600°Cの温度で堆積が実施され得る。二つの上記文献で開示されたように、アイランド2は、単分子層の堆積条件に関係して、異なる形状を取り得る。ゲルマニウムアイランドは拡散を介してSi1-xGexとなるが、その形状はより正確に言えばアイランド2内のゲルマニウム及びシリコンの割合に、別の言い方をすると、アイランドのゲルマニウム含有量に関係する。また、穴7の形状はアイランド2の形状にも影響を有すると推定される。アイランド2の異なる形状は、図5Aから図5Cに示される。これらは、ピラミッド形状図5A、ドーム又はドームに似た形状図5Bを示す。いわゆる納屋形状barnshapeは、図5Bの概略図とほぼ同じであり、一方いわゆるハットクラスタ形状は図5Cで示される。スーパードーム形状でアイランド2を形成することがさらに考えられる。一つ又は他の形状のアイランド2を得ることは、数回のテストの後、当業者によって容易に制御され得る。アイランド2に関する可能性のある異なる形状はゲルマニウムの組成に関係するので、それらは異なる特性のアイランド2に影響を有する。しかしながら、本発明は任意の形状のアイランド2を用いることで実施され得る。アイランド2を形成した後、一以上のトランジスタが形成され、アイランドの内の一つによって形成されるチャネル領域をそれぞれが有する。上記方法は、単一のアイランド2上の単一のトランジスタに関して、図6Aから図6Dで概要が示される。基板1は、穴7内にSiGeのアイランド2を含む図6A。アイランド2の上部に二つの電極3及び4、すなわちソース電極3及びドレイン電極4が形成される。二つの電極3、4は、アイランド2と直接の電気的接触をそれぞれしているが、互いに電気的な接触はしていない。それらは、トランジスタの説明で前述させたようなマイクロエレクトロニクスで用いられる任意の導電材料であり得る。有利には、電極3、4はアルミニウムである。説明の残りの部分では、単純化のため、本発明は他のタイプの導電材料に関するが、二つの電極3、4はアルミニウムであると考えられる。図6Aで示される実施例では、電極3、4は基板1の主表面10に、及び穴7の側壁の少なくとも一部に伸び、並びにアイランド2の一部に到達する。しかしながら、電極3、4は、上記絶縁層が電極3、4をアイランドから電気的に離隔しないという条件で、図示されない絶縁層によって基板1の主表面10から離隔され得る。二つの電極3、4は、リソグラフィーによって得られる樹脂マスクを介してアルミニウムを堆積することによって製造され得る。或いは、基板表面上にアルミニウムの層を堆積させた後、電極がないことが望まれる全ての場所でアルミニウムをエッチングすることによって、それらは製造され得る。二つの電極3、4は、それぞれ少なくとも部分的にアイランドと電気的な接触をしており、従ってそれらは、アイランド2上部に直接設置されない部分を有し得る。二つの電極3、4の内の一つは、アイランド2の周辺に配され得る。しかしながら、代わりに、二つの電極3、4の内の少なくとも一つは、アイランド2の大部分を覆い得る。いずれにせよ、二つの電極3、4間の距離Lは、トランジスタのゲート長を定義するであろう。好ましくは、二つの電極3、4の形成を目的とした導電材料の堆積の前に、基板1及びアイランド2はHF洗浄を受ける。すなわち、基板1は、アイランド2の及び基板1の表面上に存在し得る、任意の残りの表面酸化物を除去するためにフッ化水素酸の溶液に浸される。次に、基本アセンブリ1の上部に絶縁層6が堆積される図6B。従って、絶縁層6は、二つの電極3、4の上部に、二つの電極3、4によって覆われないアイランド2の全ての表面の上部に、及び基板1の主表面10の上に堆積されると理解されるであろう。この絶縁層6は、トランジスタ用のゲート酸化物を形成するために用いられる。それは、好ましくはシリコン又はハフニウム酸化物であるが、ゲート酸化物としてマイクロエレクトロニクスで用いられる任意の酸化物であり得る。好ましくは、原子層堆積法ALDによって容易に堆積され得る酸化物が選択される。例えば、アルミニウム又は酸化ジルコニウムを用いることが可能である。その後、第二層の半導体材料が、二つの電極3、4の間に、アイランド2の上部にゲート5を形成するために堆積される図6C。ゲート5は、マイクロエレクトロニクスで通常用いられる任意の導電材料であり得る。それは特に、タングステン、アルミニウム、又は多結晶シリコンであり得る。二つの電極3、4と同様に、マスクを介して導電材料を堆積すること、又は導電材料の層を形成した後にゲートの形成が望まれない場所で上記層をエッチングすること、のいずれかによってゲート5は形成され得る。二つの電極3、4の間に設置されるアイランド2の全ての場所がゲート5によって覆われ、絶縁層6によってそこが離隔されていることを確認する注意が払われる。ゲート5が、全ての場所で、絶縁層6によって二つの電極3、4から離隔されていることを確認する注意も払われる。その結果、トランジスタ20が形成される。その後、絶縁層6がアイランド2を直接覆う場所、及び絶縁層6がゲート5によって直接覆われる場所を除いた基板1の全ての場所で、絶縁層6は除去され得る。例えば、絶縁層6は、アイランド2の上部に単に直接存在してよく、それを直接覆っているか、又は絶縁層6は、電極3、4を完全に覆い、且つアイランド2の全ての場所の上部に直接存在することもあり得る。これらの場合の間での任意の変動も可能である。図6Dに示されるように、ソース電極3、ドレイン電極4及びゲート5はその後、他のトランジスタを含み得る、図示されていない電子回路との電気的接続61によって接続される。図2に示された特定の一実施形態では、二つの隣接するトランジスタ20は、トレンチ21によって離隔され得る。トレンチは、リソグラフィーによってマスクを生成することによって得られてよく、表面層1.1が除去された全ての場所で上記マスクが開口している。マスクは、任意に安全マージンを備え、エッチングの間、少なくともトランジスタを保護する。この段階は、ゲート形成の後、又は電極3、4の形成の直後に実施され得る。従って、本発明によって、トランジスタが孤立していても、デバイス内に含まれていても、トランジスタを製造することが可能である。これらのトランジスタは、それらの製造中に、任意のドーピング段階を必要しないという優位点を有する。加えて、これらのトランジスタは、任意のドーパント原子を操作する必要がない。結果として、先行技術で知られる小さいサイズのトランジスタで生じる問題は、非常に軽減され、且つ本発明のトランジスタに全く影響を及ぼさないことさえある。半導体-オン-インシュレータタイプSOIの基板11は、酸化物層1.2によってより厚い膜厚の下層1.3に固定された半導体材料1.1の上層を含む図7A。高品質の半導体材料の上層1.1を有するこのような基板11が提供されるならば、上層1.1からフローティング基板74を得ることが可能である図7B。例えばフッ化水素酸溶液、HFを用いて、上層と下層を互いに接続する酸化物層を化学的に攻撃することで、下層1.3から上層1.1を取り外すことは事実上容易である。フローティング基板74が非常に薄く得られるならば、接着層76によって、それをフレキシブル基板75上に転写することが可能である図7C。フレキシブル基板は、ポリマー基板であってよい。高度なマイクロエレクトロニクスの世界では、フレキシブル基板とは、平面状でない支持体に存在する場合、上記支持体の形態におよそ沿うことが可能な基板を意味する。それは、全体的に結晶性ではなく、酸化物又は窒化物ではない基板である。一般的に、それはポリマー基板である。本願の残りの部分では、フレキシブル基板はポリマー基板を指すが、それに限定されるものではないと考えられるであろう。本発明の方法では、非常に薄い半導体層上にトランジスタ20、20’を製造することが可能である図8A。特に、上層1.1が厚さ約10nm、5nm又は2nmですらあるSOIタイプの基板11を用いることが可能である。なぜなら、本発明によると、例えば約1nm又は2nmの深さの穴を基板に形成すること、且つ数ナノメートルの厚さの処理層を堆積することのみが必要とされるからである。次に、アイランド2は穴の中に局所的に形成され、数ナノメートルの深さを有するソース又はドレインを生成する必要が全くない。従って、本発明の方法は、二つの可能性を切り開く。第一の可能性は、フレキシブル基板75上への上層1.1の転写図8Bの前に、SOIタイプの基板11上に、本発明によるトランジスタ20、20’を製造すること図8Aが可能である。従って、トランジスタ20、20’、及びトランジスタ上部に相互連結されたネットワークを形成した後に、SOIタイプの基板11から外された非常に薄い半導体に表面層1.1を含む半導体-オン-インシュレータタイプの基板11を最初に用いることが可能になる。このことは、トランジスタを含む非常に薄いフローティング基板74を与える。フローティング基板74の薄い膜厚は、フレキシブル基板75の輪郭形状、及び上記フレキシブル基板75の任意の変形に追従することが容易に可能であり、その容易に接着性の結合が可能であることを意味する。第二の可能性は、上記フレキシブル基板上へ上層を転写した後に、本発明によるトランジスタを製造することができる可能性である。フレキシブル基板75上にフローティング基板74を接着するためには、一般的にポリマーベースの接着剤76が用いられる図9A。上記材料は高温で容易に劣化し、フレキシブル基板75からフローティング基板74を分離する。従って、一般的には、接着剤76の材料特有の臨界温度より高温を有する製造段階は実施することが不可能である。従来のシリコン技術を用いるトランジスタを製造するために用いられるアニール作業は、上記接着剤76と両立しない温度を要求する。しかしながら、本発明による方法は、約180°C未満の温度での段階を用いるのみである。ドーパントの埋め込みを実行する、又は上記ドーパントの拡散アニーリングを実施する必要がないので、本発明によるトランジスタの製造には、高い熱量を有する段階が必要ではない。従って、接着剤76とフレキシブル基板75はどちらも、トランジスタの製造中に劣化する危険性がない。有利には、本発明による方法図6Aから図6Dは、フレキシブル基板75の上部に存在するアイランド2上に、この基板を劣化させることなく、シリコン技術を用いたトランジスタ20、20’を形成するために用いられるであろう図9B。アイランド2の形成は、好ましくは、図7Bに示されたSOIタイプの基板11の上層1.1の解放前に実施される。こうして、本発明によるアイランド2を含むフローティング基板74が得られる図9C。アイランド2から、フレキシブル基板75上へと接着されたフローティング基板74上に、トランジスタ20、20’が本発明に従って製造され得る。従って、フレキシブル基板75上に機能性電子回路を形成するために、トランジスタ20、20’の上部に相互連結されたネットワークを製造することが可能である。相互連結体は、リフトオフ温度より高い温度を必要としない、原子層体積又は任意の他のタイプの互換性のある方法によって得られ得る。"