"複数の画素が行方向および列方向に配列された表示パネルと、各画素を駆動する駆動回路とを備え、各画素は、発光素子と、前記発光素子を駆動する画素回路とを有し、前記画素回路は、前記発光素子を駆動する駆動トランジスタと、前記駆動トランジスタのゲート-ソース間に信号電圧を書き込む書込回路とを含んで構成され、前記駆動回路は、各画素を複数の画素行ごとにグルーピングし、グループ単位で順次走査すると共に、各グループにおいて、前記駆動トランジスタのゲート-ソース間電圧の電圧依存性を補正する動作に供する補正パルスを各画素行に一斉に印加したのち、前記発光素子の発光を開始させるための書込みパルスを各画素行に所定の単位で順次印加する第1駆動部と、前記補正パルスと前記書込みパルスとの間の待機期間において前記駆動トランジスタのドレインに高電圧を印加する期間がゼロ、または互いに等しくなるパルスを、各グループにおいて少なくとも一部の画素行に印加する第2駆動部とを有する表示装置。前記補正パルスは、前記駆動トランジスタのゲート-ソース間電圧に保持された電圧を前記駆動トランジスタの閾値電圧にするためのパルスであり、前記書込みパルスは、前記駆動トランジスタのゲート-ソース間に保持された電圧を、前記駆動トランジスタの移動度の大きさに応じて補正するパルスでもある請求項1に記載の表示装置。前記第2駆動部は、前記待機期間のうち前記所定の閾値を超える期間において、前記駆動トランジスタのドレイン電圧をローにする請求項1に記載の表示装置。前記第2駆動部は、前記待機期間の全期間において、前記駆動トランジスタのドレイン電圧をローにする請求項1に記載の表示装置。前記第2駆動部は、前記待機期間において前記駆動トランジスタのドレインに高電圧を印加する期間がゼロ、または互いに等しくなるパルスを、各グループにおいて前記待機期間が所定の閾値を超える1または複数の画素行に印加する請求項1に記載の表示装置。表示装置を備え、前記表示装置は、複数の画素が行方向および列方向に配列された表示パネルと、各画素を駆動する駆動回路とを有し、各画素は、発光素子と、前記発光素子を駆動する画素回路とを有し、前記画素回路は、前記発光素子を駆動する駆動トランジスタと、前記駆動トランジスタのゲート-ソース間に信号電圧を書き込む書込回路とを含んで構成され、前記駆動回路は、各画素を複数の画素行ごとにグルーピングし、グループ単位で順次走査すると共に、各グループにおいて、前記駆動トランジスタのゲート-ソース間電圧の電圧依存性を補正する動作に供する補正パルスを各画素行に一斉に印加したのち、前記発光素子の発光を開始させるための書込みパルスを各画素行に所定の単位で順次印加する第1駆動部と、前記補正パルスと前記書込みパルスとの間の待機期間において前記駆動トランジスタのドレインに高電圧を印加する期間がゼロ、または互いに等しくなるパルスを、各グループにおいて少なくとも一部の画素行に印加する第2駆動部とを有する電子機器。ところで、上述したように、Vth補正の動作は、Vth補正パルスの印加に同期して行われる。そのため、上述のユニットスキャン方式では、Vth補正パルスが印加された後、書込みパルスが印加されるまでの待機期間が、グループ内の画素行ごとに異なる。例えば、図14B,Cに示したように、N1番目の画素行の待機期間t2は、N番目の画素行の待機期間t1よりも長くなっている。このように、待機期間が画素行ごとに異なると、リーク電流の流れる期間も画素行ごとに異なる。そのため、グループ内で最後に走査された画素行と、次のグループ内で最初に走査された画素行とで、リーク電流の流れる期間が互いに大きく相違する。その結果、グループ同士の境界に明暗の筋が発生してしまうという問題があった。例えば、図15に示したように、1番目のグループU1の最後の画素行L1の輝度が相対的に暗い一方で、2番目のグループU2の最初の画素行L2の輝度が相対的に明るくなり、その結果、グループU1とグループU2との境界に明暗の筋が発生してしまう。同様に、グループU2と、グループU2の次にスキャンされるグループU3との境界にも明暗の筋が発生してしまう。本技術はかかる問題点に鑑みてなされたものであり、その目的は、ユニットスキャンにおける明暗の筋の発生を抑制することの可能な表示装置および電子機器を提供することにある。本技術による表示装置は、複数の画素が行方向および列方向に配列された表示パネルと、各画素を駆動する駆動回路とを備えたものである。各画素は、発光素子と、発光素子を駆動する画素回路とを有している。画素回路は、発光素子を駆動する駆動トランジスタと、駆動トランジスタのゲート-ソース間に信号電圧を書き込む書込回路とを含んで構成されている。駆動回路は、各画素を複数の画素行ごとにグルーピングし、グループ単位で順次走査する第1駆動部を有している。第1駆動部は、さらに、各グループにおいて、補正パルスを各画素行に一斉に印加したのち、書込みパルスを各画素行に所定の単位で順次印加するようになっている。ここで、補正パルスとは、駆動トランジスタのゲート-ソース間電圧の電圧依存性を補正する動作に供するパルスを指しており、駆動トランジスタのゲート-ソース間電圧を補正するためのパルスを指している。また、書込みパルスとは、発光素子の発光を開始させるためのパルスを指している。駆動回路は、さらに、第1駆動部の他に、第2駆動部を備えている。第2駆動部は、補正パルスと書込みパルスとの間の待機期間において駆動トランジスタのドレインに高電圧を印加する期間がゼロ、または互いに等しくなるパルスを、各グループにおいて少なくとも一部の画素行に印加するようになっている。ここで、上記の補正パルスは、より詳細には、例えば、駆動トランジスタのゲート-ソース間電圧に保持される電圧を駆動トランジスタの閾値電圧にするためのパルスである。また、上記の書込みパルスは、より詳細には、例えば、駆動トランジスタのゲート-ソース間に保持される電圧を、駆動トランジスタの移動度の大きさに応じて補正すると共に有機EL素子の発光を開始させるためのパルスである。本技術による電子機器は、上記の表示装置を備えている。本技術による表示装置および電子機器では、グループごとに補正パルスを各画素行に一斉に印加し、書込みパルスを各画素行に所定の単位で順次印加するユニットスキャンにおいて、待機期間内で駆動トランジスタのドレインに高電圧を印加する期間がゼロ、または互いに等しくなるパルスが、各グループにおいて少なくとも一部の画素行に印加される。これにより、各グループにおいて、待機期間中にリーク電流が流れる期間のばらつきを低減することができる。本技術による表示装置および電子機器によれば、各グループにおいて、待機期間中にリーク電流が流れる期間のばらつきを低減するようにしたので、ユニットスキャンにおける明暗の筋の発生を抑制することができる。以下、発明を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。1.実施の形態表示装置待機期間中の電流リーク期間が各画素行でゼロ、または互いに等しくなっている例2.適用例電子機器上記実施の形態に係る表示装置が電子機器に適用される例<1.実施の形態>[構成]図1は、本技術による一実施の形態に係る表示装置1の概略構成を表したものである。表示装置1は、表示パネル10と、表示パネル10を駆動する駆動回路20とを備えている。駆動回路20は、例えば、タイミング生成回路21、映像信号処理回路22、信号線駆動回路23、走査線駆動回路24、および電源線駆動回路25を有している。表示パネル10表示パネル10は、複数の画素11が表示パネル10の表示領域10A全面に渡って2次元配置されたものである。画素11は、表示パネル110上の画面を構成する最小単位の点に対応するものである。表示パネル10がカラー表示パネルである場合には、画素11は、例えば赤、緑または青などの単色の光を発する副画素に相当し、表示パネル10がモノクロ表示パネルである場合には、画素11は、白色光を発する画素に相当する。表示パネル10は、駆動回路20によって各画素11がアクティブマトリクス駆動されることにより、外部から入力された映像信号20Aに基づく画像を表示するものである。図2は、画素11の回路構成の一例を表したものである。画素11は、例えば、図2に示したように、画素回路12と、有機EL素子13とを有している。有機EL素子13は、例えば、アノード電極、有機層およびカソード電極が順に積層された構成を有している。画素回路12は、例えば、図2に示したように、駆動トランジスタTr1、書き込みトランジスタTr2および保持容量Csによって構成されたものであり、2Tr1Cの回路構成となっている。書き込みトランジスタTr2は、後述の信号線DTLの電圧をサンプリングするとともに駆動トランジスタTr1のゲートに書き込むものである。駆動トランジスタTr1は、書き込みトランジスタTr2によって書き込まれた電圧の大きさに応じて有機EL素子13に流れる電流を制御するものである。保持容量Csは、駆動トランジスタTr1のゲート-ソース間に所定の電圧を保持するものである。なお、画素回路12は、上述の2Tr1Cの回路構成とは異なる回路構成となっていてもよい。駆動トランジスタTr1および書き込みトランジスタTr2は、例えば、nチャネルMOS型の薄膜トランジスタTFTThinFilmTransistorにより形成されている。なお、TFTの種類は特に限定されるものではなく、例えば、逆スタガー構造ボトムゲート型であってもよいし、スタガー構造トップゲート型であってもよい。また、駆動トランジスタTr1または書き込みトランジスタTr2は、pチャネルMOS型のTFTであってもよい。表示パネル10は、図2に示したように、行方向に延在する複数の書込線WSLと、列方向に延在する複数の信号線DTLと、行方向に延在する複数の電源線DSLとを有している。各信号線DTLと各書込線WSLとの交差点近傍には、画素11が設けられている。各信号線DTLは、後述の信号線駆動回路23の出力端図示せずと、書き込みトランジスタTr2のソースまたはドレインとに接続されている。各書込線WSLは、後述の書込線駆動回路24の出力端図示せずと、書き込みトランジスタTr2のゲートに接続されている。各電源線DSLは、固定の電圧を出力する電源の出力端図示せずと、駆動トランジスタTr1のソースまたはドレインに接続されている。書き込みトランジスタTr2のゲートは、書込線WSLに接続されている。書き込みトランジスタTr2のソースまたはドレインが信号線DTLに接続され、書き込みトランジスタTr2のソースおよびドレインのうち信号線DTLに未接続の端子が駆動トランジスタTr1のゲートに接続されている。駆動トランジスタTr1のソースまたはドレインが電源線DSLに接続され、駆動トランジスタTr1のソースおよびドレインのうち電源線DSLに未接続の端子が有機EL素子13のアノードに接続されている。保持容量Csの一端が駆動トランジスタTr1のゲートに接続され、保持容量Csの他端が駆動トランジスタTr1のソース図2では有機EL素子13側の端子に接続されている。つまり、保持容量Csは、駆動トランジスタTr1のゲート-ソース間に挿入されている。有機EL素子13のカソードは、グラウンド線GNDに接続されている。グラウンド線GNDは、基準電位例えばグラウンド電位となっている外部回路図示せずと電気的に接続されるものである。表示パネル10内のレイアウト次に、図3を参照しつつ、表示パネル10内の平面レイアウトについて説明する。図3は、表示領域10Aの平面レイアウトの一例を表したものである。複数の画素11は、例えば、図3に示したように、表示領域10Aにおいて、行方向および列方向に配置されている。行方向に並んで配置された各画素11は、共通の書込線WSLに接続されるとともに、共通の電源線DSLに接続されている。列方向に並んで配置された各画素11は、共通の信号線DTLに接続されている。駆動回路20次に、駆動回路20内の各回路について、図1を参照して説明する。タイミング生成回路21は、信号線駆動回路23、書込線駆動回路24および電源線駆動回路25が連動して動作するように制御するものである。タイミング生成回路21は、例えば、外部から入力された同期信号20Bに応じて同期して、上述した各回路に対して制御信号21Aを出力するようになっている。タイミング生成回路21は、例えば、映像信号処理回路22、信号線駆動回路23、書込線駆動回路24、電源線駆動回路25および計測回路26などと共に、例えば、表示パネル10とは別体の制御回路基板図示せず上に形成されている。映像信号処理回路22は、例えば、外部から入力されたデジタルの映像信号20Aに対して所定の補正を行うようになっている。所定の補正としては、例えば、ガンマ補正や、オーバードライブ補正などが挙げられる。映像信号処理回路22は、さらに、外部から入力された同期信号20Bに応じて同期して、例えば上記の補正をした後の映像信号20Aをアナログに変換して、アナログの表示信号22Aとして信号線駆動回路23に出力するようになっている。信号線駆動回路23は、映像信号処理回路22から入力された表示信号22Aを、制御信号21Aの入力に応じて同期して各信号線DTLに出力し、これにより、選択対象の各画素11への書き込みを行うものである。なお、書き込みとは、駆動トランジスタTr1のゲートに所定の電圧を印加することを指している。信号線駆動回路23は、例えば、表示信号22Aに対応する信号電圧Vsigと、表示信号22Aとは無関係な一定の電圧Vofsとを出力することが可能となっている。ここで、電圧Vofsは、有機EL素子13の閾値電圧よりも低い電圧値一定値である。書込線駆動回路24は、制御信号21Aの入力に応じて同期して、複数の走査線WSLの中から複数の走査線WSLに選択パルスを順次印加し、これにより、1または複数の画素行を順次選択するものである。書込線駆動回路24は、例えば、書き込みトランジスタTr2をオンさせるときに印加する電圧Vonと、書き込みトランジスタTr2をオフさせるときに印加する電圧Voffとを出力することが可能となっている。電源線駆動回路25は、制御信号21Aの入力に応じて同期して、複数の電源線DSLの中から複数の電源線DSLに選択パルスを順次印加し、これにより、1または複数の画素行の発光および消光を制御するものである。電源線駆動回路25は、例えば、後述のVth補正や、μ補正、発光の際に印加する電圧VccHと、消光の際に印加する電圧VccL,VccL2とを出力することが可能となっている。なお、VccLは、VccHよりも小さな電圧である。また、VccL2は、VccL以上で、VccHよりも小さな電圧である。動作次に、本実施の形態の表示装置1の動作消光から発光までの動作について説明する。本実施の形態では、駆動トランジスタTr1の閾値電圧Vthや移動度μが経時変化したりしても、それらの影響を受けることなく、有機EL素子13の発光輝度を一定に保つようにするために、閾値電圧Vthや移動度μの変動に対する補正動作が組み込まれている。本実施の形態では、さらに、表示パネル10をハイフレームレートで駆動したときに、駆動トランジスタTr1の閾値補正と信号書き込みを行う時間を十分に確保するために、複数ラインの閾値補正をまとめて行い、信号書き込みのみを順番に行うまとめ駆動が用いられている。つまり、本実施の形態では、駆動回路20は、各画素11を複数の画素行ごとにグルーピングし、グループ単位で順次走査するようになっている。また、駆動回路20は、各グループにおいて、駆動トランジスタTr1のゲート-ソース間電圧の電圧依存性を補正する動作に供する補正パルスを各画素行に一斉に印加するようになっている。駆動回路20は、補正パルスを各画素行に印加したのち、さらに、有機EL素子13の発光を開始させるための書込みパルスを各画素行に所定の単位で1画素行ごとに、または複数画素行ごとに順次印加するようになっている。以下に、複数の書込線WSLが3つの書込線WSLごとに1つのグループに分けられているときの表示装置1の動作の一例について説明する。図4は、表示装置1を駆動したときの各種波形の一例を表したものである。図4Aには、信号線DTLに電圧VsigN,VsigN1,VsigN2,Vofsが周期的に印加されている様子が示されている。なお、図中のVsigN,VsigN1,VsigN2は、選択されたN行目、N1行目、N2行目の画素行に対して印加される信号電圧である。また、図中のDT1~nは、画素行に含まれるn個の画素11に対して印加される信号電圧である。図4B~Dには、あるグループ内の3つの書込線WSLに電圧Von,Voffが所定のタイミングで印加されている様子が示されている。なお、図中のWSN,WSN1,WSN2は、N行目、N1行目、N2行目の画素行に対して印加される走査電圧である。図4E~Gには、あるグループ内の3つの電源線DSLに電圧VccL、Vccl2,VccHが所定のタイミングで印加されている様子が示されている。なお、図中のDSN,DSN1,DSN2は、N行目、N1行目、N2行目の画素行に対して印加される電源電圧である。図4B~Gにおける最初のパルスP1は、駆動トランジスタTr1のゲート-ソース間に保持される電圧Vgsを、駆動トランジスタTr1の閾値電圧Vthにするためのパルス補正パルスである。図4B~Gにおいて補正パルスの後に現れるパルスは、駆動トランジスタTr1のゲート-ソース間に保持される電圧Vgsを、駆動トランジスタTr1の移動度の大きさに応じて補正すると共に有機EL素子13の発光を開始させるためのパルス書込みパルスである。図4H,Iは、選択されたN行目の画素11に含まれる駆動トランジスタTr1のゲート電圧VgNおよびソース電圧VgNの波形図である。図4J,Kは、選択されたN1行目の画素11に含まれる駆動トランジスタTr1のゲート電圧VgN1およびソース電圧VgN1の波形図である。なお、選択されたN2行目の画素11に含まれる駆動トランジスタTr1のゲート電圧およびソース電圧の波形図については省略した。Vth補正準備期間まず、Vth補正閾値補正の準備を行う。具体的には、書込線WSLの電圧WSN,WSN1,WSN2がVoffとなっており、電源線DSLの電圧DSN,DSN1,DSN2がVccHとなっている時つまり有機EL素子13が発光している時に、電源線駆動回路25が制御信号21Aに応じて電源線DSLの電圧DSN,DSN1,DSN2をVccHからVccLに順次、下げる。すると、ソース電圧VsN,VsN1,VsN2がVccLとなり、有機EL素子13が消光する。Vth補正期間次に、Vth補正を行う。具体的には、まず、信号線駆動回路23が制御信号21Aに応じて信号線DTLの電圧DT1~nをVsigN-1からVofsに切り替えるT1。次に、信号線DTLの電圧がVofsとなっている間に、電源線駆動回路25が制御信号21Aに応じて電源線DSLの電圧DSN,DSN1,DSN2をVccLからVccHに一斉に例えば同時に上げるT2。すると、駆動トランジスタTr1のドレイン-ソース間に電流が流れ、ソース電圧VsN,VsN1,VsN2が上昇する。このとき、ソース電圧VsN,VsN1,VsN2がVofs-Vthよりも低い場合閾値補正がまだ完了していない場合には、駆動トランジスタTr1がカットオフするまでVgsがVthになるまで、駆動トランジスタTr1のドレイン-ソース間に電流が流れる。その結果、保持容量CsがVthに充電され、ゲート-ソース間VgsがVthとなる。その後、引き続き、信号線DTLの電圧DT1~nがVofsとなり続けている間に、書込線駆動回路24が書込線WSLの電圧WSN,WSN1,WSN2をVonからVoffに下げるT3。すると、駆動トランジスタTr1のゲートがフローティングとなり、Vth補正が停止するので、電位差Vgsを信号線DTLの電圧の大きさに拘わらずVthのままで維持することができる。このように、電位差VgsをVthに設定することにより、駆動トランジスタTr1の閾値電圧Vthが画素回路12ごとにばらついた場合であっても、有機EL素子13の発光輝度がばらつくのをなくすることができる。なお、上記のVth補正と、後述のVth補正休止が交互に繰り返し行われてもよい。ただし、その場合に、後述の待機期間t1,t2,t3の開始点は、最後のVth補正が完了した時点とする。待機期間書込線WSLの電圧WSN,WSN1,WSN2がVoffとなっており、かつ電源線DSLの電圧DSN,DSN1,DSN2がVccHとなっている間は、Vth補正が休止しており、その後の書き込みを待っている待機期間に相当する。この待機期間には、先のVth補正を行ったグループとは異なる他のグループにおいて、Vth補正が行われる。書き込み移動度補正期間次に、書き込みとμ補正を行う。まずは、グループ内の1行目全体ではN行目の画素行について、書き込みとμ補正を行う。具体的には、信号線駆動回路23が制御信号21Aに応じて信号線DTLの電圧DT1~nをVofsからVsigNに切り替える。その後、信号線DTLの電圧DT1~nがVsigNとなっている間に、書込線駆動回路24が制御信号21Aに応じて書込線WSLの電圧WSNをVoffからVonに上げT4、駆動トランジスタTr1のゲートを信号線DTLに接続する。すると、駆動トランジスタTr1のゲート電圧VgNが信号線DTLの電圧VsigNとなる。このとき、有機EL素子13のアノード電圧はこの段階ではまだ有機EL素子13の閾値電圧よりも小さく、有機EL素子13はカットオフしている。そのため、電流は有機EL素子13の素子容量図示せずに流れ、素子容量が充電されるので、ソース電圧VsNがΔV1だけ上昇し、やがてゲートソース間電圧VgsNがVsigNVth-ΔV1となる。このようにして、書き込みと同時に移動度補正が行われる。ここで、駆動トランジスタTr1の移動度が大きい程、ΔV1も大きくなるので、ゲートソース間電圧VgsNを発光前にΔV1だけ小さくすることにより、画素11ごとの移動度のばらつきを取り除くことができる。発光期間次に、書込線駆動回路24が制御信号21Aに応じて書込線WSLの電圧WSNをVonからVoffに下げるT5。すると、駆動トランジスタTr1のゲートがフローティングとなり、駆動トランジスタTr1のドレイン-ソース間に電流が流れ、ソース電圧VsNが上昇する。その結果、有機EL素子13に閾値電圧以上の電圧が印加され、有機EL素子13が所望の輝度で発光する。駆動回路20は、上記と同様にして、グループ内の2行目全体ではN1行目の画素行と、3行目全体ではN2行目の画素行について、書き込みとμ補正を順次、行う。以下に、グループ内の2行目全体ではN1行目の画素行についての書き込みとμ補正の説明を行う。グループ内の2行目の書き込み移動度補正期間まずは、グループ内の2行目の画素行について、書き込みとμ補正を行う。具体的には、信号線駆動回路23が制御信号21Aに応じて信号線DTLの電圧DT1~nをVsigNからVsigN1に切り替える。その後、信号線DTLの電圧DT1~nがVsigN1となっている間に、書込線駆動回路24が制御信号21Aに応じて書込線WSLの電圧WSN1をVoffからVonに上げT6、駆動トランジスタTr1のゲートを信号線DTLに接続する。すると、駆動トランジスタTr1のゲート電圧VgN1が信号線DTLの電圧VsigN1となる。このとき、有機EL素子13のアノード電圧はこの段階ではまだ有機EL素子13の閾値電圧よりも小さく、有機EL素子13はカットオフしている。そのため、電流は有機EL素子13の素子容量図示せずに流れ、素子容量が充電されるので、ソース電圧VsN1がΔV2だけ上昇し、やがてゲートソース間電圧VgsN1がVsigN1Vth-ΔV2となる。このようにして、書き込みと同時に移動度補正が行われる。グループ内の2行目の発光期間次に、書込線駆動回路24が制御信号21Aに応じて書込線WSLの電圧WSN1をVonからVoffに下げるT7。すると、駆動トランジスタTr1のゲートがフローティングとなり、駆動トランジスタTr1のドレイン-ソース間に電流が流れ、ソース電圧VsN1が上昇する。その結果、有機EL素子13に閾値電圧以上の電圧が印加され、有機EL素子13が所望の輝度で発光する。待機期間中のロー期間についてところで、本実施の形態において、駆動回路20は、補正パルスP1と書込みパルスP2との間の待機期間において駆動トランジスタTr1のドレインに高電圧を印加する期間がゼロ、または互いに等しくなるパルスを、各グループにおいて少なくとも一部の画素行に印加するようになっている。例えば、グループ内の2行目、3行目の待機期間において、電源線駆動回路25は、電源線DSLの電圧DSN1,DSN2を、所定のタイミングでVccHからVccL2に変更する。このとき、電源線駆動回路25は、特に何らの判定も行わずに機械的に、電源線DSLの電圧DSN1,DSN2を、所定のタイミングでVccHからVccL2に変更するようにしてもよい。また、電源線駆動回路25は、例えば、グループ内の2行目の待機期間t2、グループ内の3行目の待機期間t3が所定の閾値を超えているか否かを判定し、待機期間t2,t3が所定の閾値を超えていると判定したときに、電源線DSLの電圧DSN1,DSN2を、所定のタイミングでVccHからVccL2に変更するようにしてもよい。なお、上記の所定の閾値は、例えば、グループ内の各画素行に生じる輝度ムラとして許容される上限に対応する電流リーク量を生じさせる期間である。VccHからVccL2に変更するタイミングは、例えば、以下のようになる。例えば、電源線駆動回路25は、書込線WSLの電圧WSNがVoffからVonに上がるタイミングT4で、電源線DSLの電圧DSN1をVccHからVccL2に変更し、書込線WSLの電圧WSN1がVoffからVonに上がるタイミングT6で、電源線DSLの電圧DSN1をVccL2からVccHに戻す。さらに、電源線駆動回路25は、書込線WSLの電圧WSNがVoffからVonに上がるタイミングT4で、電源線DSLの電圧DSN2もVccHからVccL2に変更し、書込線WSLの電圧WSN2がVoffからVonに上がるタイミングT8で、電源線DSLの電圧DSN2をVccL2からVccHに戻す。ここで、待機期間t1内で電源線DSLの電圧DSNをVccL2にしているロー期間をt4、待機期間t2内で電源線DSLの電圧DSN1をVccL2にしているロー期間をt5、待機期間t3内で電源線DSLの電圧DSN2をVccL2にしているロー期間をt6とする。このとき、待機期間t1,t2,t3、ロー期間t4,t5,t6は、以下の関係式を満たしている。t1<t2<t3t4=0t2-t5=t1t3-t6=t1t2-t5は、待機期間t2内で電源線DSLの電圧DSN1がVccHとなっている期間の長さに相当する。また、t3-t6は、待機期間t3内で電源線DSLの電圧DSN2がVccHとなっている期間の長さに相当する。ここで、電源線DSLに印加される電圧がVccL2となっている場合、駆動トランジスタTr1のソースドレイン間電圧Vgsは、VccL2と、有機EL素子13のアノード電圧との差分になる。ここで、ソースドレイン間電圧Vgsと、リーク電流Idsとは、例えば、図5に示したような相関関係を有しているので、上述の差分が小さいほど、駆動トランジスタTr1を流れるリーク電流も小さくなる。例えば、図5に示したように、電源線DSLに印加される電圧がVccHとなっている比較例では、大きなリーク電流が流れる。一方、例えば、図5に示したように、電源線DSLに印加される電圧がVccL2となっている実施例では、リーク電流が極めて小さくなる。従って、ロー期間t4,t5,t6は、待機期間t1,t2,t3中で駆動トランジスタTr1にリーク電流がほとんど流れない期間に相当する。一方、t1、t2-t5およびt3-t6は、待機期間t1,t2,t3中で駆動トランジスタTr1にリーク電流の流れる期間に相当する。ところで、本実施の形態では、駆動回路20は、上で例示したように、待機期間t1,t2,t3の一部の期間において、駆動トランジスタTr1のドレイン電圧をローにするようになっている。このときに、駆動回路20は、待機期間t1,t2,t3中でリーク電流の流れる期間の長さが互いに等しくなるように、駆動トランジスタTr1のドレイン電圧をローにする期間を設定することが好ましい。このようにした場合には、グループ内で最後に走査された画素行と、次のグループ内で最初に走査された画素行とで、リーク電流の流れる期間を互いに等しくすることができる。その結果、各グループで、リーク電流の流れる期間を互いに等しくすることができるので、グループ同士の境界に明暗の筋が発生するのをなくすことが可能となる。なお、図示しないが、電源線駆動回路25は、上記のプロセスにおいて、ロー期間t5をなくし、その代わりに、待機期間t2中に、電源線DSLの電圧DSN1をVccHに印加し続けてもよい。また、電源線駆動回路25は、上記のプロセスにおいて、待機期間t3だけが所定の閾値を超えていると判定した場合に、ロー期間t5をなくし、その代わりに、待機期間t2中に、電源線DSLの電圧DSN1をVccHに印加し続けてもよい。また、電源線駆動回路25は、上記のプロセスにおいて、特に何らの判定も行わずに機械的に、待機期間t1内にロー期間t4を設定し、待機期間t2内にロー期間t5を設定し、さらに待機期間t3内にロー期間t6を設定するようにしてもよい。また、図6に示したように、電源線駆動回路25は、待機期間t1内にロー期間t4を設定し、待機期間t2内にロー期間t5を設定し、さらに待機期間t3内にロー期間t6を設定する場合に、ロー期間t4,t5,t6の開始のタイミングをグループ内の全ての画素行で統一化するようにしてもよい。例えば、電源線駆動回路25は、書込線WSLの電圧WSN,WSN1,WSN2がVonからVoffに下がるタイミングT3、つまり、Vth補正終了と同時に、電源線DSLの電圧DSN,DSN1,DSN2をVccHからVccL2に変更するようにしてもよい。このとき、待機期間t1,t2,t3、ロー期間t4,t5,t6は、以下の関係式を満たしている。つまり、駆動回路20は、待機期間t1,t2,t3の全期間において、駆動トランジスタTr1のドレイン電圧をローにするようになっている。その結果、ロー期間t4,t5,t6が、待機期間t1,t2,t3と等しくなる。t1<t2<t3t1-t4=0t2-t5=0t3-t6=0効果次に、本実施の形態の表示装置1の効果について説明する。本実施の形態では、グループごとに補正パルスP1が各画素行に一斉に印加され、書込みパルスP2が各画素行に所定の単位で順次印加される。このようなユニットスキャンにおいて、本実施の形態では、待機期間t1,t2,t3内で駆動トランジスタTr1のドレインに高電圧を印加する期間がゼロ、または互いに等しくなるパルスが、各グループにおいて少なくとも一部の画素行に印加される。これにより、各グループにおいて、待機期間中にリーク電流が流れる期間のばらつきを低減することができる。その結果、ユニットスキャンにおける明暗の筋の発生を抑制することができる。<2.適用例>以下、上記各実施の形態およびそれらの変形例で説明した表示装置1の適用例について説明する。上述の表示装置1は、テレビジョン装置、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置あるいはビデオカメラなど、外部から入力された映像信号あるいは内部で生成した映像信号を、映像あるいは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。モジュール上述の表示装置1は、例えば、図7に示したようなモジュールとして、後述する適用例1~5などの種々の電子機器に組み込まれる。このモジュールは、例えば、基板31の一辺に、封止用基板32から露出した領域210を設け、この露出した領域210に、駆動回路20の配線を延長して外部接続端子図示せずを形成したものである。外部接続端子には、信号の入出力のためのフレキシブルプリント配線基板FPC;FlexiblePrintedCircuit220が設けられていてもよい。適用例1図8は、上述の表示装置1が適用されるテレビジョン装置の外観を表したものである。このテレビジョン装置は、例えば、フロントパネル310およびフィルターガラス320を含む映像表示画面部300を有しており、この映像表示画面部300は、上述の表示装置1により構成されている。適用例2図9は、上述の表示装置1が適用されるデジタルカメラの外観を表したものである。このデジタルカメラは、例えば、フラッシュ用の発光部410、表示部420、メニュースイッチ430およびシャッターボタン440を有しており、その表示部420は、上述の表示装置1により構成されている。適用例3図10は、上述の表示装置1が適用されるノート型パーソナルコンピュータの外観を表したものである。このノート型パーソナルコンピュータは、例えば、本体510,文字等の入力操作のためのキーボード520および映像を表示する表示部530を有しており、その表示部530は、上述の表示装置1により構成されている。適用例4図11は、上述の表示装置1が適用されるビデオカメラの外観を表したものである。このビデオカメラは、例えば、本体部610,この本体部610の前方側面に設けられた被写体撮影用のレンズ620,撮影時のスタート/ストップスイッチ630および表示部640を有しており、その表示部640は、上述の表示装置1により構成されている。適用例5図12は、上述の表示装置1が適用される携帯電話機の外観を表したものである。この携帯電話機は、例えば、上側筐体710と下側筐体720とを連結部ヒンジ部730で連結したものであり、ディスプレイ740,サブディスプレイ750,ピクチャーライト760およびカメラ770を有している。そのディスプレイ740またはサブディスプレイ750は、上述の表示装置1により構成されている。以上、実施の形態、変形例および適用例を挙げて本技術を説明したが、本技術は上記実施の形態等に限定されるものではなく、種々変形が可能である。例えば、上記実施の形態等では、上述の表示装置1がアクティブマトリクス型である場合について説明したが、アクティブマトリクス駆動のための画素回路12の構成は上記実施の形態等で説明したものに限られず、必要に応じて容量素子やトランジスタを画素回路12に追加してもよい。その場合、画素回路12の変更に応じて、上述した信号線駆動回路23、書込線駆動回路24、電源線駆動回路25のほかに、必要な駆動回路を追加してもよい。また、例えば、上記実施の形態等では、映像信号処理回路22、信号線駆動回路23、書込線駆動回路24、電源線駆動回路25の駆動をタイミング生成回路21が制御していたが、他の回路がこれらの駆動を制御するようにしてもよい。また、映像信号処理回路22、信号線駆動回路23、書込線駆動回路24、電源線駆動回路25の制御は、ハードウェア回路で行われていてもよいし、ソフトウェアプログラムで行われていてもよい。また、例えば、本技術は以下のような構成を取ることができる。1複数の画素が行方向および列方向に配列された表示パネルと、各画素を駆動する駆動回路とを備え、各画素は、発光素子と、前記発光素子を駆動する画素回路とを有し、前記画素回路は、前記発光素子を駆動する駆動トランジスタと、前記駆動トランジスタのゲート-ソース間に信号電圧を書き込む書込回路とを含んで構成され、前記駆動回路は、各画素を複数の画素行ごとにグルーピングし、グループ単位で順次走査すると共に、各グループにおいて、前記駆動トランジスタのゲート-ソース間電圧の電圧依存性を補正する動作に供する補正パルスを各画素行に一斉に印加したのち、前記発光素子の発光を開始させるための書込みパルスを各画素行に所定の単位で順次印加する第1駆動部と、前記補正パルスと前記書込みパルスとの間の待機期間において前記駆動トランジスタのドレインに高電圧を印加する期間がゼロ、または互いに等しくなるパルスを、各グループにおいて少なくとも一部の画素行に印加する第2駆動部とを有する表示装置。2前記補正パルスは、前記駆動トランジスタのゲート-ソース間電圧に保持された電圧を前記駆動トランジスタの閾値電圧にするためのパルスであり、前記書込みパルスは、前記駆動トランジスタのゲート-ソース間に保持された電圧を、前記駆動トランジスタの移動度の大きさに応じて補正するパルスでもある1に記載の表示装置。3前記第2駆動部は、前記待機期間のうち前記所定の閾値を超える期間において、前記駆動トランジスタのドレイン電圧をローにする1または2に記載の表示装置。4前記第2駆動部は、前記待機期間の全期間において、前記駆動トランジスタのドレイン電圧をローにする1または2に記載の表示装置。5前記第2駆動部は、前記待機期間において前記駆動トランジスタのドレインに高電圧を印加する期間がゼロ、または互いに等しくなるパルスを、各グループにおいて前記待機期間が所定の閾値を超える1または複数の画素行に印加する1ないし4のいずれか1つに記載の表示装置。6表示装置を備え、前記表示装置は、複数の画素が行方向および列方向に配列された表示パネルと、各画素を駆動する駆動回路とを有し、各画素は、発光素子と、前記発光素子を駆動する画素回路とを有し、前記画素回路は、前記発光素子を駆動する駆動トランジスタと、前記駆動トランジスタのゲート-ソース間に信号電圧を書き込む書込回路とを含んで構成され、前記駆動回路は、各画素を複数の画素行ごとにグルーピングし、グループ単位で順次走査すると共に、各グループにおいて、前記駆動トランジスタのゲート-ソース間電圧の電圧依存性を補正する動作に供する補正パルスを各画素行に一斉に印加したのち、前記発光素子の発光を開始させるための書込みパルスを各画素行に所定の単位で順次印加する第1駆動部と、前記補正パルスと前記書込みパルスとの間の待機期間において前記駆動トランジスタのドレインに高電圧を印加する期間がゼロ、または互いに等しくなるパルスを、各グループにおいて少なくとも一部の画素行に印加する第2駆動部とを有する電子機器。"