"第1期限と前記第1期限に遅れる第2期限とが設定されたメモリ、書き込み要求に応答して前記メモリにデータを書き込む書き込み手段、読み出し要求に応答して前記メモリからデータを読み出す読み出し手段、前記書き込み手段によるデータ書き込みが実行される毎に前記第1期限および前記第2期限を延長する延長手段、前記第1期限の到来が検知されたとき前記読み出し手段によるデータ読み出しを制限する第1制限手段、および前記第2期限の到来が検知されたとき前記メモリに格納されたデータを消去する消去手段を備える、記憶装置。前記第1期限の非到来に対応して前記読み出し手段によるデータ読み出しを許可する許可手段をさらに備える、請求項1記載の記憶装置。前記メモリは前記第1期限および前記第2期限が各々に設定された複数の格納領域を有し、前記書き込み手段,前記読み出し手段,前記延長手段,前記制限手段および前記消去手段は前記格納領域毎に処理を実行する、請求項1または2記載の記憶装置。前記第1期限および/または前記第2期限の到来を前記複数の格納領域について検出する処理を周期的に実行する第1検出手段、および前記第1期限および/または前記第2期限の到来を前記書き込み手段の書き込み先について検出する処理を前記書き込み要求に応答して実行する第2検出手段をさらに備える、請求項3記載の記憶装置。前記複数の格納領域のうち空き状態の格納領域に対応して前記第1検出手段および前記第2検出手段を停止する停止手段をさらに備える、請求項4記載の記憶装置。第1精度で時刻を測定する第1測定手段、前記第1精度よりも低い第2精度で時刻を測定する第2測定手段、前記第1測定手段によって測定された時刻と前記第2測定手段によって測定された時刻との差分を周期的に検出する検出手段、および前記検出手段によって検出された差分の変動量が基準を上回るとき前記読み出し手段によるデータ読み出しを制限する第2制限手段をさらに備える、請求項1ないし5のいずれかに記載の記憶装置。前記メモリは揮発性であり、前記メモリをバックアップするバッテリをさらに備える、請求項1ないし6のいずれかに記載の記憶装置。第1期限と前記第1期限に遅れる第2期限とが設定されたメモリを備える記憶装置のプロセッサに、書き込み要求に応答して前記メモリにデータを書き込む書き込みステップ、読み出し要求に応答して前記メモリからデータを読み出す読み出しステップ、前記書き込みステップによるデータ書き込みが実行される毎に前記第1期限および前記第2期限を延長する延長ステップ、前記第1期限の到来が検知されたとき前記読み出しステップによるデータ読み出しを制限する制限ステップ、および前記第2期限の到来が検知されたとき前記メモリに格納されたデータを消去する消去ステップを実行させるための、メモリアクセス制御プログラム。第1期限と前記第1期限に遅れる第2期限とが設定されたメモリを備える記憶装置によって実行されるメモリアクセス制御方法であって、書き込み要求に応答して前記メモリにデータを書き込む書き込みステップ、読み出し要求に応答して前記メモリからデータを読み出す読み出しステップ、前記書き込みステップによるデータ書き込みが実行される毎に前記第1期限および前記第2期限を延長する延長ステップ、前記第1期限の到来が検知されたとき前記読み出しステップによるデータ読み出しを制限する制限ステップ、および前記第2期限の到来が検知されたとき前記メモリに格納されたデータを消去する消去ステップを備える、メモリアクセス制御方法。しかし、背景技術では、RAMに格納されたデータがリフレッシュの停止によって完全に消去される。このため、データの管理性能に限界がある。それゆえに、この発明の主たる目的は、データの管理性能を高めることができる、記憶装置を提供することである。この発明に従う記憶装置は、第1期限と第1期限に遅れる第2期限とが設定されたメモリ、書き込み要求に応答してメモリにデータを書き込む書き込み手段、読み出し要求に応答してメモリからデータを読み出す読み出し手段、書き込み手段によるデータ書き込みが実行される毎に第1期限および第2期限を延長する延長手段、第1期限の到来が検知されたとき読み出し手段によるデータ読み出しを制限する第1制限手段、および第2期限の到来が検知されたときメモリに格納されたデータを消去する消去手段を備える。好ましくは、第1期限の非到来に対応して読み出し手段によるデータ読み出しを許可する許可手段がさらに備えられる。好ましくは、メモリは第1期限および第2期限が各々に設定された複数の格納領域を有し、書き込み手段,読み出し手段,延長手段,制限手段および消去手段は格納領域毎に処理を実行する。さらに好ましくは、第1期限および/または第2期限の到来を複数の格納領域について検出する処理を周期的に実行する第1検出手段、および第1期限および/または第2期限の到来を書き込み手段の書き込み先について検出する処理を書き込み要求に応答して実行する第2検出手段がさらに備えられる。より好ましくは、複数の格納領域のうち空き状態の格納領域に対応して第1検出手段および第2検出手段を停止する停止手段がさらに備えられる。好ましくは、第1精度で時刻を測定する第1測定手段、第1精度よりも低い第2精度で時刻を測定する第2測定手段、第1測定手段によって測定された時刻と第2測定手段によって測定された時刻との差分を周期的に検出する検出手段、および検出手段によって検出された差分の変動量が基準を上回るとき読み出し手段によるデータ読み出しを制限する第2制限手段がさらに備えられる。好ましくは、メモリは揮発性であり、メモリをバックアップするバッテリがさらに備えられる。この発明に従うメモリアクセス制御プログラムは、第1期限と第1期限に遅れる第2期限とが設定されたメモリを備える記憶装置のプロセッサに、書き込み要求に応答してメモリにデータを書き込む書き込みステップ、読み出し要求に応答してメモリからデータを読み出す読み出しステップ、書き込みステップによるデータ書き込みが実行される毎に第1期限および第2期限を延長する延長ステップ、第1期限の到来が検知されたとき読み出しステップによるデータ読み出しを制限する制限ステップ、および第2期限の到来が検知されたときメモリに格納されたデータを消去する消去ステップを実行させるための、メモリアクセス制御プログラムである。この発明に従うメモリアクセス制御方法は、第1期限と第1期限に遅れる第2期限とが設定されたメモリを備える記憶装置によって実行されるメモリアクセス制御方法であって、書き込み要求に応答してメモリにデータを書き込む書き込みステップ、読み出し要求に応答してメモリからデータを読み出す読み出しステップ、書き込みステップによるデータ書き込みが実行される毎に第1期限および第2期限を延長する延長ステップ、第1期限の到来が検知されたとき読み出しステップによるデータ読み出しを制限する制限ステップ、および第2期限の到来が検知されたときメモリに格納されたデータを消去する消去ステップを備える。この発明によれば、メモリに設定された第1期限および第2期限は、データ書き込みが実行される毎に延長される。したがって、データ書き込みが頻繁に実行される限り、第1期限および第2期限が到来することはなく、データ読み出しが許可される。ただし、データ書き込みの中断によって第1期限が到来するとデータ読み出しが制限され、さらに第2期限が到来するとメモリに格納されたデータが消去される。これによって、有意なデータの消去をできるだけ防止しつつ、データの機密性を高めることができる。こうしてデータ管理性能が向上する。この発明の上述の目的,その他の目的,特徴および利点は、図面を参照して行う以下の実施例の詳細な説明から一層明らかとなろう。以下、この発明の実施の形態を図面を参照しながら説明する。[基本的構成]図1を参照して、この実施例の記憶装置は、基本的に次のように構成される。メモリ1には、第1期限と第1期限に遅れる第2期限とが設定される。書き込み手段2は、書き込み要求に応答してメモリにデータを書き込む。読み出し手段3は、読み出し要求に応答してメモリからデータを読み出す。延長手段4は、書き込み手段によるデータ書き込みが実行される毎に第1期限および第2期限を延長する。第1制限手段5は、第1期限の到来が検知されたとき読み出し手段3によるデータ読み出しを制限する。消去手段6は、第2期限の到来が検知されたときメモリ1に格納されたデータを消去する。メモリ1に設定された第1期限および第2期限は、データ書き込みが実行される毎に延長される。したがって、データ書き込みが頻繁に実行される限り、第1期限および第2期限が到来することはなく、データ読み出しが許可される。ただし、データ書き込みの中断によって第1期限が到来するとデータ読み出しが制限され、さらに第2期限が到来するとメモリ1に格納されたデータが消去される。これによって、有意なデータの消去をできるだけ防止しつつ、データの機密性を高めることができる。こうしてデータ管理性能が向上する。[実施例]図2を参照して、この実施例の記憶装置10は、バッテリ20を含む。I/F12,正規時計14,アクセス制御回路16およびRAM18は、バッテリ20によって常時バックアップされる。なお、正規時計14の精度は、アクセス制御回路16に設けられた簡易時計162の精度よりも高い。アクセス制御回路16に設けられたCPU161は、バッテリ20からの給電によって起動したとき、設定を初期化する。これによって、フラグFLGおよび変数Nが0に設定され、アクセス制御回路16に設けられたテーブルTBL図3参照が以下の要領で設定される。閾値TM_ED10~TM_ED12はメモリブロックBLK0~BLK2からのデータ読み出しを制限する時期を定義するパラメータに相当し、閾値TM_ED20~TM_ED22はメモリブロックBLK0~BLK2を初期化する時期を定義するパラメータに相当する。なお、閾値TM_ED10~TM_ED12はそれぞれ閾値TM_ED20~TM_ED22よりも小さく、読み出し制限時期は初期化時期よりも早く到来する。閾値TM_ED10~TM_ED12はそれぞれ既定値TE10~TE12TE10~TE12:たとえば168時間に設定され、閾値TM_ED20~TM_ED22はそれぞれTE20~TE22TE20~TE22:たとえば336時間に設定される。さらに、変数CONFIG0~CONFIG2は0に設定され、スイッチSW0~SW2はオン状態に設定される。閾値TM_ED10,RM_ED20,変数CONFIG0およびスイッチSW0はRAM18のメモリブロックBLK0に割り当てられ、閾値TM_ED11,RM_ED21,変数CONFIG1およびスイッチSW1はRAM18のメモリブロックBLK1に割り当てられ、そして閾値TM_ED12,RM_ED22,変数CONFIG2およびスイッチSW2はRAM18のメモリブロックBLK2に割り当てられる。変数CONFIG0~CONFIG2は、メモリブロックBLK0~BLK2に有意なデータが存在するか否かを識別するためのパラメータに相当し、0が有意なデータの不存在を示す一方、1が有意なデータの存在を示す。スイッチSW0~SW2は、メモリブロックBLK0~BLK2からのデータ読み出しの許可/制限を識別するためのパラメータに相当し、オン状態が許可を示す一方、オフ状態が制限を示す。フラグFLGおよび変数Nについては後述する。外部PCから発行されたアクセス要求は、I/F12によって受信され、アクセス制御回路16に与えられる。CPU161は、アクセス要求に記述されたブロック番号を変数Kに設定し、アクセス要求に記述されたアクセス態様に従ってメモリブロックBLKKにアクセスする。なお、後述する変数LおよびMは、変数Kと同様、メモリブロックBLK0~BLK2のいずれか1つを指定するための変数に相当する。アクセス要求に記述されたアクセス態様がライトであれば、アクセス要求に付随するデータがRAM18に設けられたメモリブロックBLKKに書き込まれる。データ書き込みが完了すると、メモリブロックBLKKに有意なデータが存在することを表明するべく、変数CONFIGKが1に設定される。さらに、正規時計14が示す時刻つまり正規時刻が検出され、検出された正規時刻が基準時刻TM_REFKとして設定される。一方、アクセス要求に記述されたアクセス態様がリードであれば、スイッチSWKがオン状態であることを条件として、メモリブロックBLKKに格納されたデータが読み出される。読み出されたデータは、I/F12によって外部PCに送出される。CPU161はまた、指定周期=たとえば15分の到来に応答して、或いは外部PCによって発行されたアクセス要求の受信に応答して、モード制御処理を起動する。モード制御処理の起動原因が指定周期の到来であれば、変数Lが0~2の各々に設定され、変数CONFIGLが1を示す場合に以下の処理が実行される。まず、正規時計14が示す時刻が現在時刻TM_1として検出され、現在時刻TM_1から基準時刻TM_REFLを減算して得られる値が時間差T_DIFFとして算出される。算出された時間差T_DIFFは、閾値TM_ED1LおよびTM_ED2Lの各々と比較される。時間差T_DIFFが閾値TM_ED1Lを下回れば、閾値TM_ED1Lによって定義された期限は到来していないとみなされ、スイッチSWLがオン状態に設定される。時間差T_DIFFが閾値TM_ED1Lに達すると、閾値TM_ED1Lによって定義された期限が到来したとみなされ、スイッチSWLがオフ状態に変更される。時間差T_DIFFが閾値TM_ED2Lに達すると、閾値TM_ED2Lによって定義された期限が到来したとみなされ、メモリブロックBLKLが初期化される。さらに、有意なデータがメモリブロックBLKLに存在しないことを表明するべく、変数CONFIGLが0に設定される。モード制御処理の起動原因がアクセス要求の受信であれば、アクセス要求に記述されたブロック番号が変数Mに設定され、特定条件が満足されることを条件として以下の処理が実行される。なお、特定条件とは、受信したアクセス要求に記述されたアクセス態様がリードでかつ変数CONFIGMが1を示すという条件に相当する。上述と同様、まず、正規時計14が示す時刻が現在時刻TM_1として検出され、現在時刻TM_1から基準時刻TM_REFMを減算して得られる値が時間差T_DIFFとして算出される。算出された時間差T_DIFFが閾値TM_ED1Mを下回れば、閾値TM_ED1Mによって定義された期限は到来していないとみなされ、スイッチSWMがオン状態に設定される。時間差T_DIFFが閾値TM_ED1Mに達すると、閾値TM_ED1Mによって定義された期限が到来したとみなされ、スイッチSWMがオフ状態に変更される。算出された時間差T_DIFFが閾値TM_ED2Mに達すると、閾値TM_ED2Mによって定義された期限が到来したとみなされ、メモリブロックBLKMが初期化される。さらに、有意なデータがメモリブロックBLKMに存在しないことを表明するべく、変数CONFIGMが0に更新される。したがって、メモリブロックBLK2に対するデータ書き込みが閾値TM_ED12を下回る期間を隔てて2回行われたとき、基準値TM_REF2,時間差T_DIFF2,スイッチSW2は図4に示す要領で更新される。図4によれば、2回目のデータ書き込みに応答して基準値TM_REF2が更新されることで、閾値TM_ED12によって定義される期限が延長される。この期限延長の結果、スイッチSW2はオン状態を維持する。ただし、3回目のデータ書き込みは実行されないため、その後に算出される時間差T_DIFF2はいずれ、閾値TM_ED12を上回り、さらに閾値TM_ED22を上回る。この結果、スイッチSW2は、閾値TM_ED12に対応するタイミングでオン状態からオフ状態に変更される。また、メモリブロックBLK2は、閾値TM_ED12に対応するタイミングで初期化される。スイッチSW2をオフ状態に変更することで、メモリブロックBLK2からのデータ読み出しが制限される。また、メモリブロックBLK2の初期化によって、メモリブロックBLK2に格納されたデータが消去される。CPU161はさらに、別の指定周期=たとえば5分の到来に応答して不正検知処理を実行する。不正検知処理ではまず、正規時計14が示す時刻が現在時刻CTM1Nとして検出され図5A参照、簡易時計162が示す時刻が現在時刻CTM2Nとして検出される図5B参照。さらに、現在時刻CTM1Nから現在時刻CTM2Nを減算して得られる値が、時間差DTMNとして検出される図5C参照。変数Nが0であれば、時間差DTMNの値は基準値DTMsaveに設定される図5C参照。設定が完了すると、変数Nがインクリメントされ、その後に不正検知処理が終了される。変数Nが1以上であれば、時間差DTMNと基準値DTMsaveとの差分絶対値がΔDTMNとして算出される図6参照。算出された差分絶対値ΔDTMNは、閾値REF=たとえば1時間と比較される。差分絶対値ΔDTMNが閾値REF以下であれば、変数Nがインクリメントされ、その後に不正検知処理が終了される。これに対して、差分絶対値ΔDTMNが閾値REFを上回れば、正規時計14に対して不正な操作が行われたとみなされ、スイッチSW0~SW2がオフ状態に変更される。これによって、メモリブロックBLK0~BLK2からのデータ読み出しが制限される。不正検知処理は、スイッチSW0~SW2の設定変更の後に終了される。CPU161は、図7に示すアクセス制御処理を継続的に実行し、図8~図10に示すモード制御処理を指定周期=たとえば15分の到来またはアクセス要求の受信に応答して実行し、そして図11に示す不正検知処理を別の指定周期=たとえば5分の到来に応答して実行する。図7を参照して、ステップS1では設定を初期化する。この結果、フラグFLGおよび変数Nが0に設定される。さらに、図3に示すテーブルTBL上で、閾値TM_ED10~TM_ED12がそれぞれ既定値TE10~TE12に設定され、閾値TM_ED20~TM_ED22がそれぞれ既定値TE20~TE22に設定され、変数CONFIG0~CONFIG2が0に設定され、そしてスイッチSW0~SW2がオン状態に設定される。ステップS3では、外部PCからアクセス要求が与えられたか否かを判別する。判別結果がNOからYESに更新されるとステップS5に進み、アクセス要求に記述されたブロック番号を変数Kに設定する。ステップS7ではアクセス要求に記述されたアクセス態様がライトおよびリードのいずれであるかを判別し、ライトに対応してステップS9に進む一方、リードに対応してステップS15に進む。ステップS9では、アクセス要求に付随するデータをRAM18に設けられたメモリブロックBLKKに書き込む。データ書き込みが完了すると、メモリブロックBLKKに有意なデータが存在することを表明するべく、ステップS11で変数CONFIGKを1に設定する。ステップS13では、正規時計14が示す時刻つまり正規時刻を検出し、検出した正規時刻を基準時刻TM_REFKとして設定する。設定が完了すると、ステップS3に戻る。ステップS15では後述するステップS57~S75の処理が完了するまで待機し、ステップS17ではスイッチSWKがオン状態であるか否かを判別する。判別結果がNOであればそのままステップS3に戻り、判別結果がYESであればステップS19の処理を経てステップS3に戻る。ステップS19では、メモリブロックBLKKに格納されたデータを読み出し、読み出されたデータをI/F12に与える。図8を参照して、ステップS21では、モード制御処理の起動原因が指定周期の到来およびアクセス要求の受信のいずれであるかを判別する。起動原因が指定周期の到来であればステップS23に進み、起動原因がアクセス要求の受信であればステップS57に進む。ステップS23ではフラグFLGが0であるか否かを判別し、判別結果がNOであればステップS25で変数Lを0に設定する一方、判別結果がYESであればステップS27で変数Lの値を変数Lsaveに設定する。ステップS29では、変数CONFIGLが1であるか否かを判別し、判別結果がNOであればそのままステップS47に進む一方、判別結果がYESであればステップS31~S45を経てステップS47に進む。ステップS31では、正規時計14が示す時刻を現在時刻TM_1として検出する。ステップS33では、現在時刻TM_1から基準時刻TM_REFLを減算して得られる値を時間差T_DIFFとして算出する。ステップS35では算出された時間差T_DIFFが閾値TM_ED1Lを下回るか否かを判別し、ステップS37では算出された時間差T_DIFFが閾値TM_ED2Lを下回るか否かを判別する。ステップS35の判別結果がYESであれば、閾値TM_ED1Lによって定義された期限は到来していないとみなし、ステップS39でスイッチSWLをオン状態に設定する。ステップS35の判別結果がNOでかつステップS37の判別結果がYESであれば、閾値TM_ED1Lによって定義された期限が到来したとみなし、ステップS41でスイッチSWLをオフ状態に設定する。ステップS35の判別結果およびステップS37の判別結果のいずれもがNOであれば、閾値TM_ED2Lによって定義された期限が到来したとみなし、ステップS43でメモリブロックBLKLを初期化する。ステップS45では、有意なデータがメモリブロックBLKLに存在しないことを表明するべく、変数CONFIGLを0に設定する。ステップS39,S41またはS45の処理が完了すると、ステップS47に進む。ステップS47では、変数Lをインクリメントする。ステップS49では変数Lが2を上回るか否かを判別し、ステップS51では外部PCによって発行されたアクセス要求を受信した否かを判別する。ステップS49の判別結果およびステップS51の判別結果のいずれもNOであれば、ステップS29に戻る。ステップS49の判別結果がYESであれば、ステップS53でフラグFLGを0に設定し、その後に処理を終了する。ステップS51の判別結果がYESであれば、モード制御処理の途中でアクセス要求が受信されたとして、ステップS55で変数Lの値を変数Lsaveに設定しかつフラグFLGを1に設定する。ステップS57では受信したアクセス要求に記述されたブロック番号を変数Mに設定し、ステップS59では特定条件が満足されるか否かを判別する。ここで、特定条件とは、受信したアクセス要求に記述されたアクセス態様がリードで、かつ変数CONFIGMが1を示すという条件に相当する。ステップS59の判別結果がNOであればそのまま処理を終了し、ステップS59の判別結果がYESであればステップS61~S75で上述のステップS31~S45と同様の処理を実行してから処理を終了する。図11を参照して、ステップS81では正規時計14が示す時刻を現在時刻CTM1Nとして検出し、ステップS83では簡易時計162が示す時刻を現在時刻CTM2Nとして検出する。ステップS85では現在時刻CTM1Nから現在時刻CTM2Nを減算して得られる値を時間差DTMNとして検出し、ステップS87では変数Nが1以上であるか否かを判別する。ステップS87の判別結果がNOであればステップS95に進み、時間差DTMNの値を基準値DTMsaveに設定する。設定が完了すると、ステップS97で変数Nをインクリメントし、その後に処理を終了する。ステップS87の判別結果がYESであればステップS89に進み、時間差DTMNと基準値DTMsaveとの差分絶対値をΔDTMNとして算出する。ステップS91では算出された差分絶対値ΔDTMNが閾値REFを上回るか否かを判別し、判別結果がNOであればステップS97で変数Nをインクリメントしてから処理を終了する一方、判別結果がYESであればステップS93でスイッチSW0~SW2をオフ状態に設定してから処理を終了する。以上の説明から分かるように、RAM18に設けられたメモリブロックBLKKK:0~2には、2つの期限が設定される。CPU161は、ブロック番号Kが記述された書き込み要求に応答してメモリブロックBLKKにデータを書き込み、ブロック番号Kが記述された読み出し要求に応答してメモリブロックBLKKからデータを読み出す。CPU161はまた、メモリブロックBLKKへのデータ書き込みが完了する毎に、基準時刻TM_REFKを更新する。この結果、メモリブロックBLKKに設定された2つの期限が延長される。CPU161は、早い方の期限の到来が検知されたときデータ読み出しを制限するべくスイッチSWKをオフ状態に設定し、遅い方の期限の到来が検知されたときメモリブロックBLKKを初期化する。メモリブロックBLKKに格納されたデータは、初期化によって消去される。メモリブロックBLKKに設定された2つの期限は、データ書き込みが実行される毎に延長される。したがって、データ書き込みが頻繁に実行される限り、これらの期限が到来することはなく、データ読み出しが許可される。ただし、データ書き込みの中断によって早い方の期限が到来するとデータ読み出しが制限され、さらに遅い方の期限が到来するとメモリブロックBLKKに格納されたデータが消去される。これによって、有意なデータの消去をできるだけ防止しつつ、データの機密性を高めることができる。こうしてデータ管理性能が向上する。なお、この実施例の記憶装置としては、USBメモリなどの外部PCから着脱自在な小型の記憶装置が想定される。"