第1の電位系の信号を、前記第1の電位系よりも電源電位の差が大きい第2の電位系へと伝達するレベルシフター回路であって、高電位側である第1の高電位と低電位側である第1の低電位とを電源電位とする前記第1の電位系の入力信号を受け取り、前記第1の電位系の信号である第1の信号を出力する第1の回路と、高電位側である第2の高電位と低電位側である第2の低電位とを電源電位とする前記第2の電位系の、前記入力信号に応じた出力信号を生成する第2の回路と、前記入力信号を受け取り、前記第1の電位系の信号であって前記入力信号と論理的に等価な第2の信号を生成するバッファー回路と、を含み、前記第2の回路は、前記第2の信号を受け取り、第3の信号を出力するインバーター回路である初段インバーターと、前記第1の信号に基づいて、前記初段インバーターと前記第2の高電位を供給する電源又は前記第2の低電位を供給する電源との接続、切断を切り換える初段スイッチと、を含み、前記第3の信号に基づいて前記出力信号を生成するレベルシフター回路。請求項1に記載のレベルシフター回路において、前記第2の回路は、前記第3の信号を反転した信号を前記出力信号とするレベルシフター回路。請求項1乃至2のいずれか1項に記載のレベルシフター回路において、前記第1の高電位と前記第2の高電位とを同電位とするレベルシフター回路。請求項3に記載のレベルシフター回路において、前記第2の回路は、前記入力信号がローレベルの場合に、前記初段スイッチによって前記初段インバーターを前記第2の低電位を供給する電源から切断し、前記入力信号がハイレベルの場合に、前記初段スイッチによって前記初段インバーターを前記第2の低電位を供給する電源に接続するレベルシフター回路。請求項1乃至2のいずれか1項に記載のレベルシフター回路において、前記第1の低電位と前記第2の低電位とを同電位とするレベルシフター回路。請求項5に記載のレベルシフター回路において、前記第2の回路は、前記入力信号がハイレベルの場合に、前記初段スイッチによって前記初段インバーターを前記第2の高電位を供給する電源から切断し、前記入力信号がローレベルの場合に、前記初段スイッチによって前記初段インバーターを前記第2の高電位を供給する電源に接続するレベルシフター回路。請求項1乃至6のいずれか1項に記載のレベルシフター回路において、前記バッファー回路は、偶数段のインバーターで構成されているレベルシフター回路。請求項1乃至7のいずれか1項に記載のレベルシフター回路を含む集積回路装置。請求項8に記載の集積回路装置を含む電子時計。しかし、レベルシフター回路の入力端子と電源端子との間に大きな寄生容量が生じる可能性がある。このとき、入力信号の電位系とは異なる電位系の信号の変化に伴い、この寄生容量に蓄積された電荷が放電されることがあり得る。すると、レベルシフター回路の出力信号に高周波のスパイクノイズインパルス状のノイズがのったり、入力信号を受け取ってから安定した出力信号を生成するまでの応答速度が遅くなったりする。本発明はこのような問題点に鑑みてなされたものである。本発明のいくつかの態様によれば、出力信号にスパイクノイズが乗ることや、応答速度が遅くなることを防止するレベルシフター回路を提供できる。1本発明は、第1の電位系の信号を、前記第1の電位系よりも電源電位の差が大きい第2の電位系へと伝達するレベルシフター回路であって、高電位側である第1の高電位と低電位側である第1の低電位とを電源電位とする前記第1の電位系の入力信号を受け取り、前記第1の電位系の信号である第1の信号を出力する第1の回路と、高電位側である第2の高電位と低電位側である第2の低電位とを電源電位とする前記第2の電位系の、前記入力信号に応じた出力信号を生成する第2の回路と、前記入力信号を受け取り、前記第1の電位系の信号であって前記入力信号と論理的に等価な第2の信号を生成するバッファー回路と、を含み、前記第2の回路は、前記第2の信号を受け取り、第3の信号を出力するインバーター回路である初段インバーターと、前記第1の信号に基づいて、前記初段インバーターと前記第2の高電位を供給する電源又は前記第2の低電位を供給する電源との接続、切断を切り換える初段スイッチと、を含み、前記第3の信号に基づいて前記出力信号を生成する。2このレベルシフター回路において、前記第2の回路は、前記第3の信号を反転した信号を前記出力信号としてもよい。これらの発明のレベルシフター回路は、第1の電位系の信号を、前記第1の電位系よりも電源電位の差が大きい第2の電位系へと伝達する。レベルシフター回路は、第1の電位系の入力信号を受け取り、第1の電位系の信号である第1の信号を出力する第1の回路と、第2の電位系の入力信号に応じた出力信号を生成する第2の回路とを含む。これらの発明のレベルシフター回路は、入力信号を受け取り、第1の電位系の信号であって入力信号と論理的に等価な第2の信号を生成するバッファー回路も含む。そして、第2の回路の初段インバーターは、入力信号ではなく第2の信号を受け取る。そのため、第1の回路の寄生容量に充電された電荷が、初段インバーターが初段スイッチ経由で接続される電源第2の高電位を供給する電源、又は第2の低電位を供給する電源に流れ込むことを防止できる。その結果、出力信号にスパイクノイズが乗ることや、応答速度が遅くなることを防止するレベルシフター回路を提供できる。ここで、第2の回路は、第3の信号を反転した信号を出力信号としてもよい。つまり、第3の信号は入力信号と論理的に反転した第2の電位系の信号であって、それを反転させて出力信号を生成してもよい。このとき、回路構成を単純化することができ、回路規模を小さくすることができる。なお、第3の信号を直接的に用いて出力信号を生成する必要はない。例えば、第3の信号が出力信号、又はその原信号を生成するスイッチとして用いられてもよい。また、例えば、第3の信号だけでなく第1の信号にも基づいて出力信号が生成されてもよい。3このレベルシフター回路において、前記第1の高電位と前記第2の高電位とを同電位としてもよい。4このレベルシフター回路において、前記第2の回路は、前記入力信号がローレベルの場合に、前記初段スイッチによって前記初段インバーターを前記第2の低電位を供給する電源から切断し、前記入力信号がハイレベルの場合に、前記初段スイッチによって前記初段インバーターを前記第2の低電位を供給する電源に接続してもよい。5このレベルシフター回路において、前記第1の低電位と前記第2の低電位とを同電位としてもよい。6このレベルシフター回路において、前記第2の回路は、前記入力信号がハイレベルの場合に、前記初段スイッチによって前記初段インバーターを前記第2の高電位を供給する電源から切断し、前記入力信号がローレベルの場合に、前記初段スイッチによって前記初段インバーターを前記第2の高電位を供給する電源に接続してもよい。これらの発明によれば、第1の電位系と第2の電位系とで、低電位又は高電位を共通化することで電源の数を減らして、回路規模を小さくすることが可能になる。ここで、1つの電位系においては基準電位と駆動電位の2つの電源電位があるが、それぞれの基準電位を共通化することが好ましい。例えば、N型基板を用いる場合には、高電位側が基準電位である。逆にP型基板を用いる場合には、低電位側が基準電位である。つまり、N型基板を用いる場合、レベルシフター回路は、第1の高電位と第2の高電位とを同電位とすればよい。また、P型基板を用いる場合、レベルシフター回路は、第1の低電位と第2の低電位とを同電位とすればよい。ここで、N型基板における第2の回路は、入力信号がローレベルの場合に、初段インバーターを第2の低電位を供給する電源から切断し、入力信号がハイレベルの場合に、初段インバーターを第2の低電位を供給する電源に接続してもよい。この切断と接続は、初段スイッチによって実行可能である。また、P型基板における第2の回路は、入力信号がハイレベルの場合に、初段インバーターを第2の高電位を供給する電源から切断し、入力信号がローレベルの場合に、初段インバーターを第2の高電位を供給する電源に接続してもよい。7このレベルシフター回路において、前記バッファー回路は、偶数段のインバーターで構成されていてもよい。本発明によれば、バッファー回路は、偶数段のインバーターで構成されている。そのため、回路構成が簡単であり、段数を変更することで回路規模と信号の遅延の調整することも可能である。8本発明は、前記レベルシフター回路を含む集積回路装置であってもよい。本発明によれば、このレベルシフター回路を含む集積回路装置と、例えば別の集積回路装置、テスター等とを接続した場合に、異なる電位系の間でも、スパイクノイズの無い信号を早く伝達することが可能になる。このレベルシフター回路は、集積回路装置において特に入力バッファー、出力バッファーとして用いられてもよい。9本発明は、前記集積回路装置を含む電子時計であってもよい。本発明の電子時計は、異なる電位系を用いる回路を接続し、正しい信号を伝達することができるレベルシフター回路を備えた集積回路装置を含む。そのため、例えばSOI型のMOS集積回路といった低い電源電圧で動作する回路を含み消費電力を抑えた電子時計を、従来のバルク型のMOS集積回路用のテスターで検査すること等が可能になる。そのため、電子時計の消費電力や製造コストを抑えることが可能になる。以下、本発明の実施形態について図面を参照して説明する。まず、比較例について説明し、その後に第1実施形態のレベルシフター回路を説明する。1.比較例1.1.比較回路の構成比較例であるレベルシフター回路以下、比較回路について図7を参照して説明する。比較回路100は、入力信号Aを受け取り、出力信号Yを生成して後段回路に出力する。比較回路100は、第1の電位系を用いる第1の回路10と、第2の電位系を用いる第2の回路20とを含む。図7の比較回路100の例では、第1の電位系は、高い方の電源電位以下、第1の高電位をVDDとし、低い方の電源電位以下、第1の低電位をVREGとする。また、第2の電位系は、高い方の電源電位以下、第2の高電位をVDDとし、低い方の電源電位以下、第2の低電位をVSSとする。このとき、N型基板を用いているものとし、基準電位である高い方の電源電位は、第1の電位系と第2の電位系とで共通第1の高電位=第2の高電位=VDDである。なお、VSS<VREG<VDDであるとする。第1の回路10は、入力信号Aを受け取り、第1の電位系の信号である第1の信号XAを出力する。第1の回路10は、P型トランジスターP11とN型トランジスターN11からなるインバーターIV11によって、入力信号Aの反転信号を第1の信号XAとして出力する。ここで、第1の回路10において、入力信号Aを伝達する信号線と電源との間に寄生容量C1、C2が存在する。第2の回路20は、入力信号Aおよび第1の信号XAを受け取り、第2の電位系の信号である出力信号Yを生成する。第2の回路20は3つのインバーターを含む。つまり、P型トランジスターP21とN型トランジスターN21からなるインバーターIV21、P型トランジスターP22とN型トランジスターN22からなるインバーターIV22、P型トランジスターP23とN型トランジスターN23からなるインバーターIV23を含む。ここで、インバーターIV21を特に初段インバーターと呼ぶ。比較回路100の初段インバーターインバーターIV21には、入力信号Aが入力されて、その反転信号をインバーターIV23で反転して出力信号Yを生成する。初段インバーター、インバーターIV22は、それぞれN型トランジスターN24、N型トランジスターN25を介して第2の低電位ここではVSSを供給する電源と接続される。N型トランジスターN24、N型トランジスターN25のゲートには、それぞれインバーターIV22、初段インバーターから出力された信号が接続されている。ここで、初段インバーターと第2の低電位を供給する電源との接続、切断を切り換えるN型トランジスターN24を、特に初段スイッチと呼ぶ。そして、図7のように、入力信号Aを伝達する信号線と、初段インバーターと初段スイッチとを接続するノードとの間に寄生容量C5が存在する。1.2.比較回路の動作図8は、比較回路100における寄生容量C1からの放電経路を示す回路図である。なお、図7と同じ要素については同じ符号を付しており説明を省略する。比較回路100では、寄生容量C1と寄生容量C5とは入力信号Aを伝達する信号線によって直接に繋がれている図8の経路P1。そのため、寄生容量C1に蓄積した電荷が寄生容量C5に向かって流れる。そして、初段スイッチがオンした状態になると、寄生容量C5の電荷は電源供給線へと流れることになる図8の経路P2。このとき、寄生容量C1からの放電の影響で入力信号Aがゆらぐことになる。その結果、比較回路100では、出力信号Yに高周波のスパイクノイズがのり、入力信号Aを受け取ってから安定した出力信号Yを生成するまでの応答速度が遅くなる、といった問題が生じる。以下に、この問題の背景と比較回路100の動作について説明する。近年の半導体プロセスの手法や微細化の進展により、レベルシフター回路にはより大きな電圧変換能力が求められるようになっている。例えば、世代の異なる半導体プロセスで製造されたバルク型のMOS集積回路の間を繋ぐだけでなく、バルク型より大幅に低い電源電圧で動作するSOI型のMOS集積回路とバルク型のMOS集積回路の間を繋ぐ場合に用いられることもある。このような場合、より大きな電圧変換能力をもつレベルシフター回路が必要になる。図9AはP型トランジスターPTとN型トランジスターNTからなるインバーターの回路図を表す。図9Aのインバーターは電圧変換を行うものとし、図7および図8の初段インバーターインバーターIV21やインバーターIV22に対応させて考えることができる。例えば、図9Aのインバーターの入力信号VINは、図7の第1の電源系の入力信号Aに対応する。また、出力信号VOUTは、図7の第2の電源系の信号である反転信号XDに対応する。ただし、説明の都合上、図9Aのインバーター回路はP型基板に構成されているものとして、第2の電源系は接地電位図7のVSSに対応と正の電位であるVDDを電源電位としているものとする。図9Bは、P型トランジスターPTのレイアウトを例示する平面図である。ここで、110Pはゲート領域、112PはP拡散領域であってソースおよびドレイン領域を構成する。なお、113Pはコンタクトを表す。このとき、P型トランジスターPTのゲート長はLPであり、ゲート幅はWPである。また、図9Cは、N型トランジスターNTのレイアウトを例示する平面図である。ここで、110Nはゲート領域、112NはN拡散領域であってソースおよびドレイン領域を構成する。なお、113Nはコンタクトを表す。このとき、N型トランジスターNTのゲート長はLNであり、ゲート幅はWNである。ここで、ゲート酸化膜の単位面積当たりのキャパシタンスをCOXとし、正孔の移動度をμPとする。すると、P型トランジスターPTの利得係数βPは、下記の式1のようになる。また、電子の移動度をμNとする。すると、N型トランジスターNTの利得係数βNは、下記の式2のようになる。図10は、インバーターの入出力特性を説明する図である。利得係数βNと利得係数βPとが等しい場合βN/βP=1には、特性曲線120のように、インバーターの閾値をVDD/2とする理想的なインバーターになる。ここで、レベルシフター回路を構成するためには、インバーターの閾値をVDD/2からシフトさせる必要がある。このとき、ゲート長やゲート幅を調整して、利得係数βNと利得係数βPとの比を調整することで、所望のインバーターの閾値を得ることができる。例えば、βN/βP>1とした場合、特性曲線122のようにインバーターの閾値がVDD/2より小さくなる。βN/βP<1とした場合、特性曲線124のようにインバーターの閾値がVDD/2より大きくなる。図7の比較回路100では、N型基板上に回路が構成されてVDDを基準電位としているため、βN/βP<1とする必要がある。式1と式2から、βN/βPはゲート長とゲート幅を用いて下記の式3のようになる。式3によると、例えばN型トランジスター図7ではN型トランジスターN21、N22に対応のゲート長であるLNを大きくすることで、βN/βPを1未満の値に調整し、所望のインバーターの閾値を得ることができる。ここで、近年の半導体プロセスの進展により、レベルシフター回路にはより大きな電圧変換能力が求められるようになっている。すると、N型トランジスターのゲート長LNを一層大きくする必要があるが、その結果として、寄生容量図7では寄生容量C5に対応も大きくなる。そのため、大きな寄生容量における充放電により、図7の比較回路100の例では、出力信号Yにスパイクノイズが乗る、出力信号Yの応答速度が遅くなる、といった問題が発生する。なお、式3によると、例えばN型トランジスターのゲート幅であるWNを大きくしてもβN/βPを1未満の所望の値に調整できる。しかし、N型トランジスターのゲート幅WNを大きくすると、電流が流れやすくなり消費電力が大きくなるため、現実にはこのような調整は難しい。よって、以下ではレベルシフター回路における大きな電圧変換能力を、N型トランジスターのゲート長LNを大きくすることで実現しているものとして説明する。ここで、再び図8を参照して、比較回路100における信号の変化と、出力信号Yにスパイクノイズがのったり応答速度が遅くなったりする現象について説明する。なお、初段インバーターインバーターIV21とインバーターIV22は、βN/βP<1となる調整がなされているものとする。入力信号Aがハイレベルからローレベルに変化する場合について説明する。このとき、第1の電位系の入力信号Aの変化に伴って、第2の電位系の信号である出力信号Yがハイレベルからローレベルへと変化することが期待される。比較回路100において、入力信号Aがハイレベルからローレベルに変化していくST1と、第1電位系で動作するインバーターIV11の出力である第1の信号XAがハイレベルに変化するST2。また、P型トランジスターP21がオンして、初段インバーターの出力信号XDはハイレベルに変化するST3。すると、インバーターIV23の出力信号YはローレベルになるST4。また、N型トランジスターN25がオンして、そのドレイン端子の電位が確定する。そして、インバーターIV22においてN型トランジスターN22がオンして、P型トランジスターP22がオフする。その結果、インバーターIV22の出力信号DがローレベルになるST5。そして、初段スイッチN型トランジスターN24がオフして、そのドレイン端子の電位が確定する。このとき、寄生容量C1に充電された電荷が、経路P1を通って寄生容量C5へと流れ込む。すると、大きな寄生容量C5によって、入力信号Aがハイレベルへと引き戻されるような現象が生じるST6。この入力信号Aの変化に伴って、インバーターIV11の出力である第1の信号XAはローレベルに引き戻されるST7。また、P型トランジスターP21がオンして、初段インバーターの出力信号XDはローレベルに引き戻されるST8。このとき、出力信号Yがハイレベルに引き戻されるのでST9、出力信号Yにスパイクノイズが乗る。そして、第1の信号XAの変化に伴い、インバーターIV22においてN型トランジスターN22がオフして、P型トランジスターP22がオンする。その結果、インバーターIV22の出力信号Dがハイレベルに引き戻されST10、初段スイッチがオンする。すると、寄生容量C5に充電された電荷が、第2の低電位ここではVSSを供給する電源へと流れる。このとき、寄生容量C5は入力信号Aを伝達する信号線に繋がっているため、寄生容量C5の放電中は入力信号Aの電位が確定しない。そのため、出力信号Yの応答速度が遅くなるST11。図11A~図11Eは、このような比較回路100の問題を示す波形図の例である。重複説明を避けるために、各波形の状態については、前記の信号の変化についての記述に付された記号ST1~ST11を用いて簡単に説明する。図11Aは、比較回路100において入力信号Aがハイレベルからローレベルに変化する場合の波形図である。そして、図11B~図11Eは、それぞれ図8の比較回路100における出力信号Y、初段インバーターの出力信号XD、インバーターIV22の出力信号D、第1の信号XAの対応する変化を表す。図11Aの時刻t1では、入力信号Aがハイレベルからローレベルに変化しているST1。そして、図11Eのように、時刻t1において第1電位系の第1の信号XAがハイレベルに変化するST2。このとき、初段インバーターの出力信号XDは、図11Cのようにハイレベルに変化していくST3。また、時刻t1では、図11Bのように出力信号Yは一度ローレベルになりST4、図11DのようにインバーターIV22の出力信号Dはローレベルへと変化していくST5。しかし、このことで初段スイッチがオフして、初段インバーターと接続されるノードN型トランジスターN24のドレイン端子の電位が確定する。このとき、図8の寄生容量C1に充電された電荷が、経路P1を通って寄生容量C5へと流れ込む。すると、図11Aの時刻t2のように、入力信号Aがハイレベルへと引き戻されるような現象が生じるST6。そのため、図11Eのように、時刻t2において第1の信号XAはローレベルに引き戻されるST7。このとき、図11Cのように初段インバーターの出力信号XDはローレベルに引き戻されST8、図11Bのように出力信号Yがハイレベルに引き戻されるST9。よって、図11Bのように、出力信号Yにスパイクノイズが乗ることになる。第1の信号XAの変化に伴いP型トランジスターP22がオンする。その結果、図11Dの時刻t2のように、インバーターIV22の出力信号Dがハイレベルに引き戻されST10、初段スイッチがオンする。初段スイッチがオンすると、寄生容量C5の放電が始まり入力信号Aの電位が確定しない。そのため、図11Bの時刻t3まで出力信号Yが確定せず、その応答速度が遅くなるST11。このように、比較回路100では、出力信号Yに高周波のスパイクノイズがのり、入力信号Aを受け取ってから安定した出力信号Yを生成するまでの応答速度が遅くなる、といった問題が生じる。2.第1実施形態2.1.本実施形態のレベルシフター回路の構成図1は本実施形態のレベルシフター回路1の回路図である。本実施形態のレベルシフター回路1は、比較例のスパイクノイズの発生や応答速度の遅延といった問題を解決する。レベルシフター回路1は様々な装置等に適用可能であるが、本実施形態では、レベルシフター回路1は半導体集積回路で外部からの信号、又は外部への信号の入出力に用いられているものとする。なお、図7~図11Eと同じ要素には同じ符号を付しており、既に説明した要素についての説明を省略する。本実施形態のレベルシフター回路1は、図7の比較回路100と同様に、第1の電位系の信号を、第1の電位系よりも電源電位の差が大きい第2の電位系へと伝達する。ここで、図7の比較回路100と比較すれば明らかなように、本実施形態のレベルシフター回路1は第1の電位系を用いる第1の回路10と、第2の電位系を用いる第2の回路20との間に、バッファー回路30を含む。バッファー回路30は、第1の電位系で動作する2段のインバーターで構成されている。つまり、図1の例では、P型トランジスターP12とN型トランジスターN12からなるインバーターIV12と、P型トランジスターP13とN型トランジスターN13からなるインバーターIV13とを含む。インバーターIV12は入力信号Aを受け取る。そして、その反転出力信号をインバーターIV13が受け取り、第1の電位系である第2の信号Bとして、第2の回路の初段インバーターインバーターIV21に出力する。第2の信号Bは論理的に入力信号Aと等価である。本実施形態では、2段のインバーターで構成されているが、異なる偶数段例えば4段のインバーターで構成されていてもよい。ここで、バッファー回路30において、第2の信号Bを伝達する信号線と電源との間に寄生容量C3、C4が存在する。なお、第2の回路20の構成は、初段インバーターインバーターIV21が入力信号Aでなく第2の信号Bを受け取ることを除けば、比較回路100と同じである。なお、初段インバーターの出力信号を第3の信号XDと呼ぶものとする。2.2.バッファー回路の効果以下に、レベルシフター回路1がバッファー回路30を含むことによって、比較例のスパイクノイズの発生や応答速度の遅延といった問題を解決できる理由について説明する。図2は、レベルシフター回路1における寄生容量C5へと流れる電荷の経路を示す回路図である。なお、図1と同じ要素については同じ符号を付しており説明を省略する。レベルシフター回路1では、比較回路100図8参照とは異なり、寄生容量C1から寄生容量C5への経路はバッファー回路30によって分断されている。つまり、図2のように、比較回路100が有する経路P1寄生容量C1から寄生容量C5への経路は、バッファー回路30で遮られておりレベルシフター回路1には存在しない。ここで、インバーターIV12は第1の電位系で動作するインバーターであり、その閾値はVDDとVREGの中間の電位であればよい。つまり、電圧変換を行わないため、インバーターIV12の寄生容量は、初段インバーターインバーターIV21と比べて非常に小さい。よって、寄生容量C1からインバーターIV12の寄生容量図外へと電荷が流れたとしても、入力信号Aが例えばローレベルからハイレベルへと引き戻されるような現象は発生しない。一方、初段インバーターインバーターIV21については、寄生容量C1からの経路は分断されているが、バッファー回路30の寄生容量C3と寄生容量C5とは第2の信号Bを伝達する信号線によって直接に繋がれている。よって、寄生容量C3に蓄積した電荷が寄生容量C5に向かって流れる可能性がある。そして、初段スイッチがオンした状態になると、寄生容量C5の電荷は電源供給線ここではVSSへと流れることになる図2の経路P2。しかし、バッファー回路30が存在することによって、寄生容量C3からの放電の影響が直接的に入力信号Aに及ぶことはない。よって、入力信号Aが例えばローレベルからハイレベルへと引き戻されるような現象は発生しない。その結果、出力信号Yに高周波のスパイクノイズが乗るという問題も生じない。また、入力信号Aを受け取ってから安定した出力信号Yを生成するまでの応答速度も比較回路100に比べて速くなる。ここで、前記のように、レベルシフター回路1における第2の回路20は、比較回路100とは異なり、入力信号Aを直接受け取るのではなく第2の信号Bを受け取る。しかし、入力信号Aと第2の信号Bとは論理的に等価である。そのため、信号の変化やトランジスターのオン、オフの変化は比較回路100と共通するところが多い。例えば、前記のST1~ST5については同じである。しかし、寄生容量C5によって、入力信号Aがハイレベルへと引き戻されるような現象ST6以降が生じることはない。図3A~図3Eは、レベルシフター回路1の信号の波形図である。図3A~図3Eにおける符号や時刻は、図11A~図11Eと同じである。ただし、入力信号A、出力信号Y、第3の信号XD、インバーターIV22の出力信号D、第1の信号XAは、図1のレベルシフター回路1の同じ符号の信号である。図11A~図11Eと同じように、時刻t1において入力信号Aがハイレベルからローレベルに変化し、それぞれの信号は図3A~図3Eのように変化する。ここで、図3Bと図11Bを比較すると、時刻t1においてレベルシフター回路1は出力信号Yにスパイクノイズを生じない。また、時刻t2において、比較回路100では、第1の信号XAがローレベルに引き戻される変化が生じている図11E参照。しかし、レベルシフター回路1では、図3Eのように第1の信号XAはハイレベルのままで安定している。そして、再び図3Bと図11Bを比較すると、レベルシフター回路1では出力信号Yが安定するまでの速度が速いことがわかる。図11Bのように、比較回路100では、寄生容量C5から電荷が流れ出ることの影響を受けて入力信号Aがゆらぎ、時刻t3になるまで出力信号Yは安定しない。一方、レベルシフター回路1では入力信号Aがゆらぐことはなく、図3Bのように、時刻t3よりも早い時刻t3aにおいて出力信号Yが安定する。以上のように、本実施形態のレベルシフター回路1は、バッファー回路30を含むことによって、比較回路100で生じていたスパイクノイズの発生、応答速度の遅延といった問題を解決する。このとき、バッファー回路30は例えば図1のように2段のインバーターで構成でき、比較回路100と比べて回路規模が著しく増大することもない。3.第2実施形態図4は本実施形態のレベルシフター回路1Aの回路図である。本実施形態のレベルシフター回路1Aは、第1実施形態のレベルシフター回路1と異なり、P型基板を用いて構成されている。そして、基準電位である低い方の電源電位は、第1の電位系と第2の電位系とで共通第1の低電位=第2の低電位=VSSである。なお、図1~図3、図7~図11Eと同じ要素には同じ符号を付しており、既に説明した要素についての説明を省略する。なお、VSS<VREG<VDDであるとする。本実施形態のレベルシフター回路1Aも、第1の電位系の信号を、第1の電位系よりも電源電位の差が大きい第2の電位系へと伝達する。ここで、本実施形態のレベルシフター回路1Aは、第1の電位系を用いる第1の回路10A、第2の電位系を用いる第2の回路20A、バッファー回路30Aを含む。第1の回路10Aは、第1実施形態の第1の回路10と同じく、インバーターIV11を含む。また、第1の回路10Aは、入力信号Aを伝達する信号線と電源との間に寄生容量C1、C2を含む。ただし、第1実施形態とは異なり、寄生容量C1は電位VREGを供給する電源との間に、寄生容量C2は電位VSSを供給する電源との間に存在する。バッファー回路30Aは、第1実施形態のバッファー回路30と同じく、第1の電位系で動作する2段のインバーターIV12、IV13で構成されている。また、バッファー回路30Aは、第2の信号Bを伝達する信号線と電源との間に寄生容量C3、C4を含む。ただし、第1実施形態とは異なり、寄生容量C3は電位VREGを供給する電源との間に、寄生容量C4は電位VSSを供給する電源との間に存在する。第2の回路20Aは、第1実施形態の第2の回路20と同じく、第2の信号Bおよび第1の信号XAを受け取り、第2の電位系の信号である出力信号Yを生成する。第2の回路20は3つのインバーターIV21、IV22、IV23を含む。第1実施形態と同じくインバーターIV21が初段インバーターである。しかし、第1実施形態とは異なり、初段インバーター、インバーターIV22は、それぞれP型トランジスターP24、P型トランジスターP25を介して第2の高電位ここではVDDを供給する電源と接続される。P型トランジスターP24、P型トランジスターP25のゲートには、それぞれインバーターIV22、初段インバーターから出力された信号が接続されている。このとき、P型トランジスターP24が初段スイッチである。そして、図4のように、第2の信号Bを伝達する信号線と、初段インバーターと初段スイッチとを接続するノードとの間に寄生容量C5が存在する。P型基板を用いる場合でも、本実施形態のレベルシフター回路1Aのような構成にすることで、第1実施形態の場合と同様に、出力信号Yにスパイクノイズが乗る、出力信号Yの応答速度が遅くなる、といった比較回路100での問題を解決することができる。ここで、入力信号Aがローレベルからハイレベルに変化する場合について説明する。レベルシフター回路1Aにおいて、入力信号Aがローレベルからハイレベルに変化していくと、第1電位系で動作するインバーターIV11の出力である第1の信号XAがローレベルに変化する。また、第2の信号Bも入力信号Aの変化に伴いローレベルからハイレベルに変化する。すると、N型トランジスターN21がオンして、第3の信号XDはローレベルに変化する。そして、インバーターIV23の出力信号Yはハイレベルになる。また、P型トランジスターP25がオンして、そのドレイン端子の電位が確定する。そして、インバーターIV22においてP型トランジスターP22がオンして、N型トランジスターN22がオフする。その結果、インバーターIV22の出力信号Dがハイレベルになる。そして、初段スイッチP型トランジスターP24がオフして、そのドレイン端子の電位が確定する。このとき、寄生容量C5と寄生容量C4との間に電荷の流れがあるが、第1実施形態の場合と同様に、バッファー回路30Aの存在によって、入力信号Aがローレベルへと引き戻されるような現象が生じることはない。したがって、レベルシフター回路1Aも、出力信号Yにスパイクノイズが乗る、出力信号Yの応答速度が遅くなる、といった比較回路100での問題を解決することができる。なお、入力信号Aがローレベルの場合には、第1実施形態の場合とは逆に初段スイッチはオンした状態になる。4.変形例第1実施形態、第2実施形態の変形例について、図5~図6を参照して説明する。なお、図1~図4、図7~図11Eと同じ要素には同じ符号を付しており、既に説明した要素についての説明を省略する。4.1.第1変形例図5は、第1変形例のレベルシフター回路1Bの回路図である。レベルシフター回路1Bは出力信号について変形を行っている。なお、レベルシフター回路1Bは、第1実施形態と同様にN型基板を用いた場合の回路図であるが、第2実施形態のようにP型基板を用いて回路が構成されていてもよい。レベルシフター回路1Bは、第1実施形態のレベルシフター回路1とは異なり、入力信号Aの論理を反転した出力信号XYを生成する。レベルシフター回路1Bは、例えば第1の回路10やバッファー回路30については、第1実施形態のレベルシフター回路1と同じである。しかし、第2の回路20BのインバーターIV23は、第3の信号XDではなく、インバーターIV22の出力信号Dを反転したものを出力信号XYとする。第1変形例のレベルシフター回路1Bについても、寄生容量C1から寄生容量C5への経路はバッファー回路30によって分断されている。また、寄生容量C1からN型トランジスターN22の寄生容量図外への経路はインバーターIV11により分断されている。よって、比較回路100で生じていたスパイクノイズの発生、応答速度の遅延といった問題を解決する。なお、インバーターIV22とN型トランジスターN25とを接続するノードの電位は第3の信号XDによって定められる。すなわち、レベルシフター回路1Bにおいても、第3の信号XDに基づいて、出力信号XY反転したインバーターIV22の出力信号が生成されることになる。4.2.第2変形例図6は、第2変形例のレベルシフター回路1Cの回路図である。レベルシフター回路1Cはバッファー回路の構成について変形を行っている。なお、レベルシフター回路1Cは、第1実施形態と同様にN型基板を用いた場合の回路図であるが、第2実施形態のようにP型基板を用いて回路が構成されていてもよい。レベルシフター回路1Cは、第1実施形態のレベルシフター回路1とは異なり、レベルシフターとしての通常動作を実行させるイネーブル信号Enを備える。図6の回路図の例では、イネーブル信号Enがハイレベルであるときにレベルシフター回路1Cは通常動作を行い、イネーブル信号Enがローレベルであるときには出力信号Yがローレベルに固定される。例えば、レベルシフター回路1Cを使用しない場合に出力信号Yを固定して、消費電力を低減させる用途に用いられる。レベルシフター回路1Cは、例えば第1の回路10や第2の回路20については、第1実施形態のレベルシフター回路1と同じである。しかし、バッファー回路30Bは、偶数段のインバーターを接続したものではない。バッファー回路30Bは、例えば第1実施形態のインバーターIV12に代えて、入力信号Aとイネーブル信号Enとを受け取るNAND回路32を含む。このとき、通常動作時には、NAND回路32はインバーターとして機能し、入力信号Aと第2の信号Bとは論理的に等価になる。このように、バッファー回路は、偶数段のインバーターを接続した構成に限るものでなく、通常動作時に入力信号Aと第2の信号Bとが論理的に等価でありさえすれば、いかなる回路構成であってもよい。第2変形例のレベルシフター回路1Cについても、寄生容量C1から寄生容量C5への経路はバッファー回路30によって分断されている。よって、比較回路100で生じていたスパイクノイズの発生、応答速度の遅延といった問題を解決する。5.適用例5.1.集積回路装置前記のレベルシフター回路の集積回路IntegratedCircuit、IC装置への適用について図12A~図15を参照して説明する。なお、図1~図11Eと同じ要素には同じ符号を付しており、既に説明した要素についての説明を省略する。図12A~図12Cは、第1の電位系と第2の電位系との関係を説明する図である。第1の電位系の電源電位の差はΔV1であり、第2の電位系の電源電位の差はΔV2である。そして、ΔV1<ΔV2が成り立つ。例えば、第1実施形態、第1変形例、第2変形例のレベルシフター回路では、第1の電位系は電源電位として第1の高電位VDD、第1の低電位VREGを用い、第2の電位系は電源電位として第2の高電位VDD、第2の低電位VSSを用いている。そして、図12Aのように、基準電位である高い方の電源電位は、第1の電位系と第2の電位系とで共通第1の高電位=第2の高電位=VDDである。また、例えば、第2実施形態のレベルシフター回路では、第1の電位系は電源電位として第1の高電位VREG、第1の低電位VSSを用い、第2の電位系は電源電位として第2の高電位VDD、第2の低電位VSSを用いている。そして、図12Bのように、基準電位である低い方の電源電位は、第1の電位系と第2の電位系とで共通第1の低電位=第2の低電位=VSSである。ここで、前記のレベルシフター回路では共通の電源電位が存在したが、第1の電位系と第2の電位系との関係は図12Cのようであればよく、共通の電源電位はなくてもよい。つまり、第1の電位系の信号がとり得る範囲VL1~VH1が、第2の電位系の信号がとり得る範囲VL2~VH2に含まれていればよい。ここで、第1の電位系で動作する回路と第2の電位系で動作する回路とが混在する場合の例として、異なる半導体プロセスで製造された回路を、ボード基板上でまたはICチップ内で接続して用いることが考えられる。例えばプロセスの世代が大きく異なりトランジスターのゲート長が著しく異なる回路や、一方がバルク型のMOS集積回路、他方がSOI型のMOS集積回路である場合に両者を接続するような場合である。図13は、SOI型のMOS集積回路ここでは、N型トランジスターの断面図である。サブストレートP型基板140の上に、例えばSiO2といった絶縁膜138が形成され、その上にトランジスターが作られる。このとき、寄生ダイオードやサブストレートとの間の浮遊容量を低減することができるので、バルク型のMOS集積回路よりも低い電源電位を用いて動作させることができ、回路の低消費電力化を図ることができる。ただし、SOI型のMOS集積回路とバルク型のMOS集積回路とが混在する場合には、SOI型のMOS集積回路用の電源第1の電位系と、バルク型のMOS集積回路用の電源第2の電位系とが必要であり、これらの間にレベルシフター回路が必要になる。図14Aは、SOI型のMOS集積回路で構成された集積回路装置80を、従来のバルク型のMOS集積回路用のテスター90でテストする場合を示す図である。このとき、出力端子82、84からは第2の電位系の信号を出力する必要がある。一方、低消費電力のため、集積回路装置80の内部では第1の電位系の信号が用いられている。このような場合、前記のレベルシフター回路を、集積回路装置80の出力端子82、84の出力バッファーに適用することができる。このとき、出力端子82、84からは、スパイクノイズがなく、応答速度の速い信号を出力することが可能になる。また、バルク型のMOS集積回路用のテスター90を使用できることは、集積回路装置80の製造コストの低減にもつながる。なお、テスター90に代えて、バルク型の集積回路で構成された他の集積回路装置と接続されてもよい。図14Bは、集積回路装置92からの第1の電位系の信号を、例えば基板上で集積回路装置80が受け取る場合を示す図である。このとき、集積回路装置80は第1の電位系と第2の電位系の両方の電源を備えているものとする。このような場合、前記のレベルシフター回路を、集積回路装置80の入力端子86、88の入力バッファーに適用することができる。このとき、集積回路装置80は、入力端子86、88で受け取った信号を電圧変換するが、スパイクノイズが乗ることもないので通信エラーが生じることもない。また、応答速度が速いため、集積回路装置92や集積回路装置80を含むシステム全体の処理能力を高めることができる。なお、集積回路装置80におけるレベルシフター回路は、入力バッファー、出力バッファーとしての用途に限定されるものではない。図15は、レベルシフター回路1を含む集積回路装置80の回路の一部を示す図である。図15の例では、第1の電位系と第2の電位系とで異なる周波数のクロック信号を用いる。このとき、レベルシフター回路1を設けて、発振回路94からの原クロック信号95に基づいて、第2の電位系のクロック信号97を生成している。例えば、電圧変換を行うデータ信号のそれぞれについてレベルシフター回路1を設けてもよいが、集積回路装置80のレイアウト面積が著しく増大する可能性がある。レイアウト面積に制限がある場合、図15の例のように、消費電流の多くを占める高速なクロックについてレベルシフター回路1を設置することで、面積の増大を抑えることができる。図15の集積回路装置80は、第1の電位系で動作する発振回路94、発振回路94からの原クロック信号95を分周するリプルカウンターフリップフロップ96A、96B、96Cで構成と、レベルシフター回路1と、第2の電位系で動作する回路ここでは、フリップフロップ98とを含む。第2の電位系のクロック信号97は、原クロック信号95に比べて周波数が低い。このとき、高速なクロック信号である原クロック信号95のみを第1の電位系で駆動し、より低速なクロック信号97を第2の電位系で駆動している。例えば全ての出力端子図14Aの出力端子82、84参照にレベルシフター回路1を設置しなくてもよい。そして、原クロック信号95からクロック信号97の受け渡しのみにレベルシフター回路1を使用すればよいため、レイアウトの面積を小さくすることが可能となり、コストも安くすることが出来る。また、高速クロック部分は低電圧化できるため、低消費電流の効果もある。このレベルシフターは、スパイクノイズが乗ることも無く応答速度も速いため、クロックの受け渡しといった、動作上で非常に重要な場所に使用することが好ましい。このとき、面積の増加を最小限に抑えながら上記の効果を得られる。なお、第1の電位系では、原クロック信号95だけに限らず、フリップフロップ96A~96Cの出力をクロック信号として用いてもよい。また、第2の電位系では、クロック信号97だけに限らず、フリップフロップ98の出力をクロック信号として用いてもよい。そして、分周回路はリプルカウンター以外の構成であってもよい。5.2.電子機器前記のレベルシフター回路や、それを含む集積回路装置は、様々な電子機器に適用され得る。図16A~図16Bは電子機器の具体例を示す図である。図16Aは電子機器の1つである電子時計1000の正面図である。電子時計1000は、例えば腕時計であり、時計ケース1002と、時計ケース1002に連結された一対のバンド1003とを備える。時計ケース1002の正面には、表示部1004が設けられ、時刻表示1005を行っている。時計ケースの側面には、2つの操作ボタン1011と1012とが設けられている。例えば、電子時計1000の内部において、時刻表示に用いられる使用頻度の高い回路をSOI型のMOS集積回路で構成して消費電力を抑える場合がある。一方、使用者の操作ボタン1011、1012による指示を受け取るインターフェース回路は、使用頻度が低いため、バルク型のMOS集積回路で実現される場合がある。このようなときに、前記のレベルシフター回路によって、これらの電位系が異なるMOS集積回路間で信号の入出力が行われてもよい。また、例えば図16Bは電子機器の1つである電子ペーパー1100の斜視図である。電子ペーパー1100は可撓性を有し、表示領域1101と、本体1102とを備えている。例えば、表示領域1101への表示用の集積回路装置と、本体1102のユーザーインターフェース用の集積回路装置の製造プロセスが異なっているような場合に、前記のレベルシフター回路が例えば入出力バッファーとして使用されてもよい。6.その他これらの例示に限らず、本発明は、実施の形態で説明した構成と実質的に同一の構成例えば、機能、方法および結果が同一の構成、あるいは目的および効果が同一の構成を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。