基板の主面上に形成されたゲート電極と、前記ゲート電極の上層に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上層に形成されたチャネル層と、前記チャネル層の上層に所定の距離を設けて形成されたソース電極およびドレイン電極とを有する酸化物半導体装置であって、前記チャネル層は、酸化亜鉛および酸化錫を含む酸化物半導体からなり、前記チャネル層は、III族元素と、IV族元素、V族元素、またはIV族元素およびV族元素の両元素とを含み、前記IV族元素、前記V族元素、または前記IV族元素および前記V族元素の前記両元素の不純物濃度Aと前記III族元素の不純物濃度Bとの比が、A/B≦1.0であることを特徴とする酸化物半導体装置。請求項1記載の酸化物半導体装置において、前記IV族元素、前記V族元素、または前記IV族元素および前記V族元素の前記両元素の不純物濃度Aと前記III族元素の不純物濃度Bとの比が、A/B≦0.3であることを特徴とする酸化物半導体装置。請求項1記載の酸化物半導体装置において、前記III族元素の不純物濃度が3.0wt.以下、または9.0at.以下であることを特徴とする酸化物半導体装置。請求項1記載の酸化物半導体装置において、前記III族元素がB、Al、Ga、Inのいずれか1つ、またはB、Al、Ga、Inのうちの2つ以上の組み合わせからなることを特徴とする酸化物半導体装置。請求項1記載の酸化物半導体装置において、前記IV族元素がC、Si、Geのいずれか1つ、またはC、Si、Geのうちの2つ以上の組み合わせからなることを特徴とする酸化物半導体装置。請求項1記載の酸化物半導体装置において、前記V族元素がN、P、Asのいずれか1つ、またはN、P、Asのうちの2つ以上の組み合わせからなることを特徴とする酸化物半導体装置。請求項1記載の酸化物半導体装置において、前記チャネル層に含まれる亜鉛Znと錫Snとの成分組成比Zn/ZnSnが、0.6~0.8であることを特徴とする酸化物半導体装置。請求項1記載の酸化物半導体装置において、前記チャネル層に含まれる亜鉛Znと錫Snとの成分組成比Zn/ZnSnが、0.65~0.7であることを特徴とする酸化物半導体装置。請求項1記載の酸化物半導体装置において、前記チャネル層の抵抗率が1×10-1Ωcm以上であることを特徴とする酸化物半導体装置。請求項1記載の酸化物半導体装置において、前記ゲート電極、前記ソース電極、および前記ドレイン電極は透明導電膜からなることを特徴とする酸化物半導体装置。基板の主面上に、所定の距離を設けて形成されたソース電極およびドレイン電極と、前記ソース電極と前記ドレイン電極との間の前記基板の主面上に、その両端を前記ソース電極および前記ドレイン電極にそれぞれ乗り上げて形成されたチャネル層と、前記チャネル層の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上層に形成されたゲート電極とを有する酸化物半導体装置であって、前記チャネル層は、酸化亜鉛および酸化錫を含む酸化物半導体からなり、前記チャネル層は、III族元素と、IV族元素、V族元素、またはIV族元素およびV族元素の両元素とを含み、前記IV族元素、前記V族元素、または前記IV族元素および前記V族元素の前記両元素の不純物濃度Aと前記III族元素の不純物濃度Bとの比が、A/B≦1.0であることを特徴とする酸化物半導体装置。請求項11記載の酸化物半導体装置において、前記IV族元素、前記V族元素、または前記IV族元素および前記V族元素の前記両元素の不純物濃度Aと前記III族元素の不純物濃度Bとの比が、A/B≦0.3であることを特徴とする酸化物半導体装置。請求項11記載の酸化物半導体装置において、前記III族元素の不純物濃度が3.0wt.以下、または9.0at.以下であることを特徴とする酸化物半導体装置。請求項11記載の酸化物半導体装置において、前記III族元素がB、Al、Ga、Inのいずれか1つ、またはB、Al、Ga、Inのうちの2つ以上の組み合わせからなることを特徴とする酸化物半導体装置。請求項11記載の酸化物半導体装置において、前記IV族元素がC、Si、Geのいずれか1つ、またはC、Si、Geのうちの2つ以上の組み合わせからなることを特徴とする酸化物半導体装置。請求項11記載の酸化物半導体装置において、前記V族元素がN、P、Asのいずれか1つ、またはN、P、Asのうちの2つ以上の組み合わせからなることを特徴とする酸化物半導体装置。請求項11記載の酸化物半導体装置において、前記チャネル層に含まれる亜鉛Znと錫Snとの成分組成比Zn/ZnSnが、0.6~0.8であることを特徴とする酸化物半導体装置。請求項11記載の酸化物半導体装置において、前記チャネル層に含まれる亜鉛Znと錫Snとの成分組成比Zn/ZnSnが、0.65~0.7であることを特徴とする酸化物半導体装置。請求項11記載の酸化物半導体装置において、前記チャネル層の抵抗率が1×10-1Ωcm以上であることを特徴とする酸化物半導体装置。請求項11記載の酸化物半導体装置において、前記ゲート電極、前記ソース電極、および前記ドレイン電極は透明導電膜からなることを特徴とする酸化物半導体装置。ZTOなどの酸化物半導体をチャネル層に適用した薄膜トランジスタでは、その酸化物半導体からなる膜以下、酸化物半導体膜というは、一般に、スパッタリング法または蒸着法により形成される。しかしながら、スパッタリング法または蒸着法で用いるターゲットの製造工程において、アルミニウムAlなどのキャリアの発生に寄与するIII族元素がターゲットに取り込まれることが多い。例えば、ZTOを成膜する際には、ターゲットの原料となる粉末材料に酸化亜鉛および酸化錫の高純度微粒子例えば99.99以上を用いる。この粉末材料の微細化混合スラリー化工程では、ボールミルの粉砕用ボールを用いて、組成分布のない焼結体を得るために、粉末材料を十分に混合させる。しかし、そのボールミルに投入される粉砕用ボールの材質がアルミナAl2O3であるため、ドナーとなるAlが焼結体に0.1~3.0wt.0.3~9.0at.程度、不純物として取り込まれてしまう。このようにIII族元素が、薄膜トランジスタのチャネル層を構成する酸化物半導体膜に取り込まれると、酸化物半導体膜が半導体として動作せず、薄膜トランジスタがオフ動作不可能な状態となるという問題が生じる。これは、ターゲットの原料が酸化物材料であるため親和性が高く、III族元素が酸化物例えばAl2O3の状態で酸化物半導体膜に容易に取り込まれることに起因する。そして、その結果、薄膜トランジスタのしきい値電圧などのデバイス特性が変動すると考えられる。本発明の目的は、酸化物半導体膜をチャネル層に適用した薄膜トランジスタにおいて、デバイス特性の変動を抑制することのできる技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。この実施の形態は、酸化物半導体膜をチャネル層に適用した薄膜トランジスタにおいて、チャネル層はIV族元素またはV族元素を導入した酸化亜鉛および酸化錫を主材料とする酸化物半導体により構成し、チャネル層に含まれるIV族元素またはV族元素の不純物濃度Aとチャネル層に含まれるIII族元素の不純物濃度Bとの比を、A/B≦1.0、好ましくはA/B≦0.3とする。本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。酸化物半導体膜をチャネル層に適用した薄膜トランジスタにおいて、デバイス特性の変動を抑制することができる。以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。実施の形態1本願発明では、酸化物半導体に、ドナーとしてキャリア酸化物の場合には酸素欠損に起因する電子を発生させる不純物元素であるIII族元素ボロンB、Al、Ga、Inに対抗する不純物元素対抗ドープ元素、対抗ドープ材料として、そのキャリアを打ち消す役割をもつIV族元素またはV族元素を添加し、酸化物半導体中のキャリア数の制御を行う。図1は、ZTOターゲットの製造工程で意図的に原材料にAlIII族元素を添加して、ZTOターゲットの純度を2Nレベルまで落とし、このZTOターゲットを用いて形成されたZTO膜をチャネル層に適用した薄膜トランジスタの電流Id-電圧Vg特性を示すグラフ図である。正常な薄膜トランジスタでは、電圧が0V近傍のしきい値電圧から電流が急峻に増大し、電圧の増大により電流が飽和する電流-電圧特性を示すはずである。しかし、2Nレベルの純度のZTOターゲットを用いて形成されたZTO膜をチャネル層に適用した薄膜トランジスタでは、負バイアスの領域でオフ状態を得ることができず、スイッチング動作が不可能であることが分かる。この際のZTOターゲット中のAlの不純物濃度は0.3wt.1.1at.であり、Alの混入によるZTO膜中のキャリアの増大が、負バイアスの領域でオフ状態が得られなかった原因と考えられる。そこで、III族元素よりも電気陰性度の大きいIV族元素またはV族元素を添加することにより、III族元素の添加により発生したキャリア電子を相殺し、その数を抑制する。図2は、ZTOターゲットの製造工程で意図的に原材料にAlIII族元素および高純度99.99以上の酸化シリコンSiO2微粒子を添加してZTOターゲットを製造し、このZTOターゲットを用いて形成されたZTO膜をチャネル層に適用した薄膜トランジスタの電流Id-電圧Vg特性を示すグラフ図である。ここでは、ZTOターゲット中のSiO2微粒子の不純物濃度が、ZTOターゲット中のAlの不純物濃度原材料の0.3wt.1.1at.程度の1/15程度となるように、原材料にSiO2微粒子が添加されている。シリコンSiIV族元素を添加することによりZTO膜中のキャリアが抑制され、良好な電流-電圧特性が得られていることが分かる。このように、ZTOターゲットの製造工程時に混入したIII族元素による過剰キャリアの抑制には、III族元素の不純物濃度に合わせて適度な不純物濃度のIV族元素またはV族元素を添加することが有効である。この対抗ドープ元素として有効となるIV族元素またはV族元素の不純物濃度は、III族元素の不純物濃度の1/2以下、好ましくは1/10以下である。言い換えると、この対抗ドープ元素として有効となるZTOターゲット中のIV族元素またはV族元素の不純物濃度aとIII族元素の不純物濃度bとの比は、a/b≦0.5、好ましくはa/b≦0.1である。ところで、ターゲットを用いてスパッタリング法または蒸着法によりZTO膜を成膜した場合、ターゲット粒子の飛び方により成膜後のZTO膜の材料組成がターゲット自体の材料組成と異なる。例えば前述の図1および図2に示した例では、ZTO膜中のAlの不純物濃度は1.0wt.3.2at.であった。従って、薄膜トランジスタに利用するZTO膜からなるチャネル層の材料組成は、上記ターゲットの材料組成とは異なる。組成分析等の結果から、対抗ドープ元素として有効となるチャネル層に含まれるIV族元素またはV族元素の不純物濃度Aと、チャネル層に含まれるIII族元素の不純物濃度Bとの比はA/B≦1.0、好ましくはA/B≦0.3と規定できる。なお、これよりも高い濃度の対抗ドープ元素を添加すると、キャリア補足サイトの増大を招くため、サブスレッショルドスロープ値の劣化またはバイアスストレスによるしきい値電圧のシフト増大を起こすことになり、トランジスタ特性として有効ではなくなる。次に、本実施の形態1によるスパッタリング法に用いる酸化物半導体ターゲットについて説明する。高純度例えば99.99以上の酸化亜鉛粉末および酸化錫粉末からなるZTOターゲットを準備する。例えば成膜されたZTO膜においてZn/ZnSn組成比で0.7となるモル分率の量の酸化亜鉛粉末および酸化錫粉末を混合する。原材料粉末を混合する際に、アルミナボールを用いているので、原材料にAlIII族元素が混入する。その不純物濃度は0.3wt.1.0at.程度と見積もられる。しかし、SiIV族元素の不純物濃度がAlの不純物濃度の1/3程度となるように、高純度99.99以上のSiO2微粒子が添加されている。四探針法による測定で得られるZTOターゲットの抵抗率は、焼結体の酸素組成によって多少の変動はあるが、概ね1.0Ωcm以上である。ZTOターゲットは、DCバイアスによる放電が困難であるため、RFバイアスによるスパッタリング法によりZTO膜を形成する。例えばスパッタリングガスとして15前後の酸素ガスを添加したアルゴンArガスを用い、圧力0.5Pa、RF電力密度2.65W/cm2、電極間距離80mmの条件においてZTO膜を形成する。このような条件において形成されたZTO膜の抵抗率は、約2.0Ωcmである。ZTO膜の抵抗率は、添加する酸素ガスの分圧により調整が可能であるが、半導体膜として応用する場合には0.1Ωcm以上が望ましい。次に、本実施の形態1による薄膜トランジスタの構造を図3に示す要部断面図を用いて説明する。図3中、符号1は支持基板、符号2はゲート電極、符号3はゲート絶縁膜、符号4はチャネル層、符号5はソースドレイン電極である。例えばガラス基板、石英基板、サファイア基板、樹脂基板、またはフィルム等の支持基板1の主面上にゲート電極2が形成されている。ゲート電極2は、例えばモリブデンMo膜またはAl膜等の金属膜、Al膜とMo膜等からなる積層金属膜、あるいはインジウム錫酸化IndiumTinOxide:ITO膜、インジウム亜鉛酸化IndiumZincOxide:IZO膜、アルミニウムドープ酸化亜鉛AluminiumZincOxide:AZO膜、またはガリウムドープ酸化亜鉛GalliumZincOxide:GZO膜等の透明導電膜からなる。ゲート電極2を金属膜または積層金属膜により形成した場合、その厚さは、例えば300nm程度である。ゲート電極2の上層にゲート絶縁膜3が形成されている。ゲート絶縁膜3は、例えば酸化膜例えばシリコン酸化膜または窒化膜例えばシリコン窒化膜等からなり、その厚さは、例えば100nm程度である。ゲート絶縁膜3の上層にチャネル層4が形成されている。チャネル層4は、前述したZTOターゲットを用いたスパッタリング法により形成されたZTO膜からなり、その厚さは、例えば5nm~75nm程度である。チャネル層4の上層に、所定の距離チャネル長を設けて2つのソースドレイン電極ソース電極またはドレイン電極として機能する電極5が形成されている。ソースドレイン電極5は、例えばMo膜またはAl膜等の金属膜、Al膜とMo膜等とからなる積層金属膜、あるいはITO膜、IZO膜、AZO膜、またはGZO膜等の透明導電膜からなる。次に、本実施の形態1による薄膜トランジスタの製造方法を図4a~eを用いて順次説明する。図4a~eは、それぞれZTOターゲットを用いて形成されたZTO膜をチャネル層に適用した薄膜トランジスタの構造を示す要部断面図である。図4中、符号1は支持基板、符号2はゲート電極、符号3はゲート絶縁膜、符号4はチャネル層、符号5はソースドレイン電極、符号6はパッシベーション膜、符号7は接続孔、符号8は配線である。まず、図4aに示すように、例えばガラス基板、石英基板、サファイア基板、樹脂基板、またはフィルム等の支持基板1を用意する。次に、支持基板1の主面上に蒸着法またはスパッタリング法等により導電体膜を堆積する。この導電体膜は、例えばMo膜またはAl膜等の金属膜、Al膜とMo膜等からなる積層金属膜、あるいはITO膜、IZO膜、AZO膜、またはGZO膜等の透明導電膜である。続いて、リフトオフプロセスまたはエッチングプロセスにより上記導電体膜を加工して、ゲート電極2を形成する。次に、ゲート電極2の上層にスパッタリング法、化学気相成長ChemicalVaporDeposition:CVD法、または蒸着法等により、例えば厚さ100nm程度の絶縁膜例えば酸化膜例えばシリコン酸化膜または窒化膜例えばシリコン窒化膜等を堆積し、この絶縁膜からなるゲート絶縁膜3を形成する。次に、図4bに示すように、ゲート絶縁膜3の上層に、ZTOターゲットを用いたRFマグネトロンスパッタリング法によりZTO膜を堆積する。続いて、レジストパターンをマスクとして、シュウ酸系エッチング液または塩酸系エッチング液を用いたウエットエッチング法により上記ZTO膜を加工して、チャネル層4を形成する。チャネル層4ZTO膜の厚さは、適用するデバイスによっても異なるが、5nm~75nm程度が好ましい。次に、図4cに示すように、ZTO膜からなるチャネル層4の上層に、蒸着法またはスパッタリング法等により導電体膜を堆積する。この導電体膜は、例えばMo膜またはAl膜等の金属膜、Al膜とMo膜等からなる積層金属膜、あるいはITO膜、IZO膜、AZO膜、またはGZO膜等の透明導電膜である。続いて、リフトオフプロセスまたはエッチングプロセスにより上記導電体膜を加工して、ソースドレイン電極5を形成する。次に、図4dに示すように、チャネル層4およびソースドレイン電極5を覆うパッシベーション膜6を堆積する。続いて、レジストパターンをマスクとしてパッシベーション膜6を加工して、ソースドレイン電極5に達する接続孔7を形成する。次に、図4eに示すように、接続孔7の内部を含むパッシベーション膜6の上層に導電体膜を堆積する。この導電体膜は、例えばAl膜等の金属膜、チタンTi膜と金Au膜等からなる積層金属膜、あるいはITO膜、IZO膜、AZO膜、またはGZO膜等の透明導電膜である。続いて、レジストパターンをマスクとして上記導電体膜を加工し、配線8を形成する。以上に説明した製造工程を経て、本実施の形態1によるボトムゲートトップコンタクト型薄膜トランジスタが略完成する。前述の図4a~eを用いて説明した製造方法により形成した薄膜トランジスタの特性を評価した。薄膜トランジスタのチャネル層に、ZTOターゲットを用いてRFマグネトロンスパッタ法により形成された厚さ25nmのZTO膜を適用した。ZTO膜の成膜時には5rpmの基板回転機構を用いている。ゲート電極はMo膜厚さ300nmからなり、ソースドレイン電極はAl膜厚さ150nmとCo膜厚さ10nmとの積層金属膜からなる。また、ゲート長は3μm、ゲート幅は50μmである。この薄膜トランジスタは、1000時間連続使用においてしきい値電圧の変動が0.5V以下に抑えられており、その他の基本的特性においても、例えば移動度20cm2/Vs以上、オンオフ比106以上と良好な値が得られた。成膜後のZTO膜中のAlの不純物濃度は1.0wt.3.2at.、対抗ドープ元素であるSiの不純物濃度は0.3wt.1.1at.である。図5に、本実施の形態1による対抗ドープ元素を添加したZTOターゲットを用いてスパッタリング法により形成されたZTO膜をチャネル層に適用した薄膜トランジスタの電流Id-電圧Vg特性のグラフ図を示す。チャネル層内に混入したAlの不純物濃度が1.0wt.3.2at.にも関わらず、対抗ドープ元素を添加したZTOターゲットを用いて形成されたZTO膜をチャネル層に適用した薄膜トランジスタでは、200mV/dec以下のサブスレッショルドスロープ値を有する良好なトランジスタ特性が得られた。比較のために、図6に、本願発明者らが検討した対抗ドープ元素を添加しないZTOターゲットを用いてスパッタリング法により形成されたZTO膜をチャネル層に適用した薄膜トランジスタの電流Id-電圧Vg特性のグラフ図を示す。対抗ドープ元素を添加しないZTOターゲットを用いて形成されたZTO膜をチャネル層に適用した薄膜トランジスタはオフ動作せず、その電流-電圧特性は導電膜をチャネル層に適用した薄膜トランジスタの特性のようになっている。図7および図8に、前述の図5に示したトランジスタ特性を有する薄膜トランジスタ対抗ドープ元素を添加したZTOターゲットを用いて形成されたZTO膜をチャネル層に適用した薄膜トランジスタを、画素毎のスイッチング素子として適用したアクティブマトリクス型液晶ディスプレイの駆動回路を示す。図7はアクティブマトリクス型液晶ディスプレイの駆動回路の簡単な構成図であり、図8はアクティブマトリクス型液晶ディスプレイの駆動回路に適用された薄膜トランジスタの配置例を示す要部平面図である。図7および図8中、符号10は支持基板、符号11はデータ線制御回路、符号12はゲート線制御回路、符号13はゲート線、符号14はデータ線、符号15は画素電極、符号16はスイッチング用薄膜トランジスタである。アクティブマトリクス型液晶ディスプレイの駆動回路に、前述の図5に示したトランジスタ特性を有する薄膜トランジスタを適用したところ、この薄膜トランジスタは必要とする特性を備えており、アクティブマトリクス型液晶ディスプレイの実用に耐えることが明らかとなった。また、図9に、前述の図5に示したトランジスタ特性を有する薄膜トランジスタ対抗ドープ元素を添加したZTOターゲットを用いて形成されたZTO膜をチャネル層に適用した薄膜トランジスタを適用した有機ELディスプレイの駆動回路を示す。図9中、符号13はゲート線、符号14はデータ線、符号16はスイッチング用薄膜トランジスタ、符号17はバッファ容量、符号18は電流駆動用薄膜トランジスタ、符号19は有機ELダイオードである。図9に示すように、対抗ドープ元素を添加したZTOターゲットを用いて形成されたZTO膜をチャネル層に適用した薄膜トランジスタは、有機ELディスプレイの駆動回路にも適用することができる。対抗ドープ元素を添加したZTOターゲットを用いて形成されたZTO膜をチャネル層に適用した薄膜トランジスタは、非晶質シリコンをチャネル層に適用した薄膜トランジスタと比較して、大面積、高均一、および低温プロセスを実現できる。これにより、ディスプレイパネルの製造コストについても、ZTO膜の形成プロセスに関わるコスト増加のみで済むため、対抗ドープ元素を添加したZTOターゲットを用いて形成されたZTO膜をチャネル層に適用した薄膜トランジスタを採用しても、ディスプレイパネルの製造コストの増加を抑えることができる。また、液晶ディスプレイの場合、非晶質シリコンをチャネル層に適用した薄膜トランジスタでは、しきい値電圧の変動を抑えるための補正回路などを組み込む必要があるが、対抗ドープ元素を添加したZTOターゲットを用いて形成されたZTO膜をチャネル層に適用した薄膜トランジスタでは、上記補正回路は不要である。これにより薄膜トランジスタ周辺の平坦性が確保されるため、非晶質シリコンの薄膜トランジスタに比較して相対的に高精細化も実現される。なお、本実施の形態1では、成膜されたZTO膜においてZn/ZnSn組成比が0.7の場合について説明したが、別段この組成比に限定されるものではなく、0.6~0.8の範囲、好ましくは0.65~0.7の範囲であればよい。ウエットエッチングの特性に多少の変化は出るものの、その他のZn/ZnSn組成比においても薄膜トランジスタ自体の特性はほぼ同等の値を得ることができる。また、ZTO膜の成膜方法として、RFマグネトロンスパッタリング法を例示したが、リング状にターゲットを成形し、電子サイクロトロン共鳴ElectronCyclotronResonance:ECRスパッタリング法を用いても良く、同様な結果を得ることができる。また、スパッタリング法以外の成膜方法、例えば蒸着法でも同様な結果を得ることができる。その他、パルスレーザ蒸着などを用い、エピタキシャル成長が可能な単結晶基板を用いれば、薄膜トランジスタのみならず酸化物半導体単結晶とそれを用いたデバイスの製作も可能である。また、本実施の形態1では、本願発明をボトムゲートトップコンタクト型薄膜トランジスタに適用した例を記述したが、別段この構造に限定するものではなく、ボトムゲートボトムコンタクト型、トップゲートトップコンタクト型、またはトップゲートボトムコンタクト型のいずれの構造の薄膜トランジスタにおいてもほぼ同等な特性を得ることが可能である。また、これらの薄膜トランジスタは、アクティブマトリクス型液晶ディスプレイの駆動回路、有機EL用ディスプレイの駆動回路、RFIDタグ、または積層型集積半導体デバイスなどにも利用することが可能である。また、本実施の形態1では、IV族元素Si単体を対抗ドープ元素として用いたが、その他のIV元素カーボンC、Si、Geのいずれか1種類の単体、V族元素窒素N、リンP、ヒ素Asのいずれか一種類の単体、またはIV族元素およびV族元素の組み合わせでも同様な効果が得られる。このように、本実施の形態1によれば、薄膜トランジスタボトムゲートトップコンタクト型薄膜トランジスタのチャネル層に、対抗ドープ元素を添加したZTOターゲットを用いてスパッタリング法により形成されたZTO膜を適用することにより、例えば200mV/dec以下のサブスレッショルドスロープ値を有し、しきい値電圧の変動が小さい薄膜トランジスタを実現することができる。実施の形態2本実施の形態2による薄膜トランジスタの構造について図10~図12を用いて説明する。図10はトップゲートボトムコンタクト型薄膜トランジスタの要部断面図、図11はトップゲートボトムコンタクト型薄膜トランジスタとトップエミッション型有機EL照明素子との集積構造を示す要部断面図、図12はトップゲートボトムコンタクト型薄膜トランジスタとボトムエミッション型有機EL照明素子との集積構造を示す要部断面図である。本実施の形態2においても、前述した実施の形態1と同様に、ZTOターゲットを用いてZTO膜を形成する。しかし、その製造過程において、0.1~1.0wt.0.3~3.2at.程度の不純物例えばAlIII族元素が混入してしまう。そこで、対抗ドープ材料として窒化シリコンSi3N4粉末または窒化ボロンBN粉末を、Alの不純物濃度の1/10程度添加し、混合して、ZTOターゲットを製造する。このZTOターゲットを用いた電子ビーム蒸着法により、薄膜トランジスタのチャネル層に適用されるZTO膜を形成する。加速電圧6kVおよびビーム電流70mAの条件において、約5nm/minの成膜速度が得られる。この成膜方法では、イオン打ち込み等による界面への損傷が少ないので、基板温度が室温であっても良質の薄膜トランジスタを形成することができる。ZTO膜の膜密度を高めるため、成膜時に酸素イオン等の照射を同時に行ってもよい。次に、本実施の形態2による薄膜トランジスタの構造を図10に示す要部断面図を用いて説明する。図10中、符号20は支持基板、符号21はソースドレイン電極、符号22はチャネル層、符号23はゲート絶縁膜、符号24はゲート電極、符号25はパッシベーション膜である。例えばガラス基板、石英基板、樹脂基板、またはフィルム等の支持基板20の主面上に、ITO膜、IZO膜、AZO膜、またはGZO膜等の透明導電膜からなる2つのソースドレイン電極ソース電極またはドレイン電極として機能する電極21が、所定の距離を設けて形成されている。透明導電膜は蒸着法またはスパッタリング法等により形成され、フォトリソグラフィ法とウエットエッチング法により上記透明導電膜を加工することによってソースドレイン電極21は形成される。隣接する2つのソースドレイン電極21の間の支持基板20の主面上に、その両端を2つのソースドレイン電極21にそれぞれ乗り上げて、ZTO膜からなるチャネル層22が形成されている。ZTO膜は対抗ドープ元素を添加したZTOターゲットを用いて電子ビーム蒸着法により形成され、フォトリソグラフィ法とウエットエッチング法により上記ZTO膜を加工することによってチャネル層22は形成される。チャネル層22の厚さは、例えば50nm程度である。チャネル層22の上層にゲート絶縁膜23が形成されている。ゲート絶縁膜23は、例えば酸化膜例えばシリコン酸化膜または窒化膜例えばシリコン窒化膜等からなり、その厚さは、例えば100nm程度である。ゲート絶縁膜23の上層で、隣接する2つのソースドレイン電極21の間に、ITO膜、IZO膜、AZO膜、またはGZO膜等の透明導電膜からなるゲート電極24が形成されている。透明導電膜は蒸着法またはスパッタリング法等により形成され、フォトリソグラフィ法とウエットエッチング法により上記透明導電膜を加工することによってゲート電極24は形成される。ゲート電極24の厚さは、例えば200nm程度である。ゲート電極24、ゲート絶縁膜23、およびソースドレイン電極21を覆うように、支持基板20の主面上にパッシベーション膜25が形成されている。このような薄膜トランジスタは、その全製造工程において、ほぼ室温で製造することが可能であるため、有機EL照明素子との集積化に適している。図11に、マルチユニット構造のトップエミッション型有機EL照明素子を形成したマトリックス基板上に、トップゲートボトムコンタクト型薄膜トランジスタを形成した集積構造の一例を示す。図11中、符号21はソースドレイン電極、符号22はチャネル層、符号23はゲート絶縁膜、符号24はゲート電極、符号25はパッシベーション膜、符号30は支持基板、符号31は対向電極、符号32は有機EL層、符号33は中間層、符号34は層間絶縁膜平坦化膜、符号35は層間絶縁膜兼支持基板である。トップエミッション型有機EL照明素子の場合は、透過率の高い薄膜トランジスタが望ましい。例えばゲート電極24およびソースドレイン電極21には、透過率の高い、ITO膜、IZO膜、AZO膜、GZO膜、ボロンドープ酸化亜鉛BZO膜、または酸化セリウムCeO2を添加したAZO膜などの透明導電膜が必要である。透明導電膜の厚さは、例えば200~400nmである。支持基板30の主面上に形成する対向電極31は、金属電極でも透明電極でもよい。図12に、マルチユニット構造のボトムエミッション型有機EL照明素子を形成したマトリックス基板上に、トップゲートボトムコンタクト型薄膜トランジスタを形成した集積構造の一例を示す。図12中、符号21はソースドレイン電極、符号22はチャネル層、符号23はゲート絶縁膜、符号24はゲート電極、符号25はパッシベーション膜、符号30は支持基板、符号31は対向電極、符号32は有機EL層、符号33は中間層、符号34は層間絶縁膜平坦化膜、符号35は層間絶縁膜兼支持基板である。ボトムエミッション型有機EL照明素子の場合は、ゲート電極24およびソースドレイン電極21に金属材料の適用が可能である。例えばゲート電極24をMo膜厚さ200nmにより構成し、ソースドレイン電極21をAl膜厚さ150nmとCo膜厚さ50nmとからなる積層金属膜により構成することができる。しかし、支持基板30の主面上に形成する対向電極31は、透過率の高い、ITO膜、IZO膜、AZO膜、GZO膜、BZO膜、またはCeO2を添加したAZO膜などの透明導電膜が必要である。透明導電膜の厚さは、例えば200~400nmである。薄膜トランジスタを有機EL照明素子の調光回路に用いる場合、例えばゲート長が100μm、ゲート幅が1mmの薄膜トランジスタを用いる。この薄膜トランジスタは、2000時間連続使用においてしきい値電圧の変動が0.5V以下に抑えられており、その他の基本的特性においても、例えば移動度20cm2/Vs以上、オンオフ比106以上と良好な値が得られている。図13は、対抗ドープ材料としてSi3N4を添加したZTOターゲットを用いて電子ビーム蒸着法により形成されたZTO膜をチャネル層に適用した薄膜トランジスタの電流Id-電圧Vg特性を示すグラフ図、図14は、対抗ドープ材料としてBNを添加したZTOターゲットを用いて電子ビーム蒸着法により形成されたZTO膜をチャネル層に適用した薄膜トランジスタの電流Id-電圧Vg特性を示すグラフ図である。図13に示すように、SiおよびNの対抗ドープ元素を含むZTO膜をチャネル層に適用した薄膜トランジスタでは、200mV/dec以下の良好なサブスレッショルドスロープ値が得られた。組成分析の結果、チャネル層内のAlの不純物濃度は0.2wt.0.7at.、SiおよびNの合計の不純物濃度は0.04wt.0.09at.であった。また、図14に示すように、BおよびNの対抗ドープ元素を含むZTO膜をチャネル層に適用した薄膜トランジスタでは、300mV/dec以下の良好なサブスレッショルドスロープ値が得られた。組成分析の結果、チャネル層内のAlの不純物濃度は0.2wt.0.7at.、BおよびNの合計の不純物濃度は0.02wt.0.06at.であった。比較のために、図15に、本願発明者らが検討した対抗ドープ元素を添加しないZTOターゲットを用いて電子ビーム蒸着法により形成されたZTO膜をチャネル層に適用した薄膜トランジスタの電流Id-電圧Vg特性を示すグラフ図を示す。対抗ドープ元素を添加しないZTOターゲットを用いて形成されたZTO膜をチャネル層に適用した薄膜トランジスタはオフ動作せず、その電流-電圧特性は導電膜をチャネル層に適用した薄膜トランジスタの特性のようになっている。本実施の形態2による薄膜トランジスタは、アクティブマトリクス型アレイとして有機EL照明素子との集積構造の適合性に優れており、有機EL照明の他、無機EL照明などに応用が可能である。前述した図11および図12では、本実施の形態2による薄膜トランジスタを照明調節用トランジスタに用いた有機EL照明の基本構造の一例を示している。マルチユニット構造の白色の有機EL照明素子のサイズが、例えば1mm×1.5mm以上の平面構造であり、さらに、薄膜トランジスタ自体が透過率85以上であるので、発光側に薄膜トランジスタが存在しても実用の問題はない。また、本実施の形態2による薄膜トランジスタを利用したアクティブマトリクス制御により、有機EL照明素子の調光制御が可能である。つまり、有機EL照明素子を画素のように考えて、一部の画素をスイッチオフすることにより光量を制御することができる。動的または静的なオン-オフパターンを作成し、光量順に並べることにより擬似的なシームレス制御も可能である。また、このような調光制御によって画素制御機能を付与することができるので、有機EL照明で問題とされる有機EL材料の成膜不均一性などに起因する有機EL照明素子の破壊が防止でき、有機EL照明の長寿命化にも有効である。さらに、有機EL照明とほぼ同様の構成で、有機EL素子を微細化し、薄膜トランジスタと有機EL素子とを集積した構造を有機ELディスプレイに適用することが可能である。なお、本実施の形態2では、V族元素Si、BとV族元素Nの組み合わせを対抗ドープ材料として用いたが、その他のIV元素C、Si、Geのいずれか一種類の単体、V族元素N、P、Asのいずれか一種類の単体、またはIV族元素およびV族元素の組み合わせでも同様な効果が得られる。また、本実施の形態2では、薄膜トランジスタのチャネル層に適用されるZTO膜は、対抗ドープ材料を添加したZTOターゲットを用いて、例えば電子ビーム蒸着法により形成した。しかし、ZTO膜の成膜方法はこれに限定されるものではない。例えば対抗ドープ材料を添加しないZTOターゲットを用いた電子ビーム蒸着法によりZTO膜を形成した後、そのZTO膜に、III族元素の不純物濃度に対して適量の対抗ドープ元素例えばC、Si、Ge、N、P、As、またはこれらの化合物をイオン打ち込み法、気相拡散法、または固相拡散法により添加することもできる。例えば対抗ドープ材料を添加しないZTOターゲットを用いてZTO膜を形成し、このZTO膜の表面に対抗ドープ元素例えばGe、Pを加速電圧20keVでイオン注入した後、約300°Cの熱処理を行っても良い。また、対抗ドープ材料を添加しないZTOターゲットを用いてZTO膜を形成し、モノシランSiH4ガス、ゲルマンGeH4ガス、またはホスフィンPH3ガスなどを用いて300~400°Cの加熱を行いながら、このZTO膜に対抗ドープ元素を気相拡散してもよい。このようにして対抗ドープ元素を添加したZTO膜をチャネル層に適用した薄膜トランジスタにおいても、前述した対抗ドープ材料を添加したZTOターゲットを用いて形成されたZTO膜をチャネル層に適用した薄膜トランジスタと同様な効果を得ることができる。また、本実施の形態2では、チャネル層として、亜鉛錫複合酸化物を主体として記述したが、その他の酸化物半導体材料、例えばインジウム亜鉛錫複合酸化物、酸化錫、酸化ガリウム、酸化タングステン、酸化チタン、インジウム亜鉛複合酸化物、またはインジウムガリウム亜鉛複合酸化物等でも同様の効果が期待できる。また、本実施の形態2では、薄膜トランジスタと有機EL照明素子とを集積した構造として、有機EL照明素子上に薄膜トランジスタを形成する構成を例示したが、これに限定されるものではなく、薄膜トランジスタ上に有機EL照明素子を形成する構成であってもよい。このように、本実施の形態2によれば、薄膜トランジスタトップゲートボトムコンタクト型薄膜トランジスタのチャネル層に、対抗ドープ元素を添加したZTOターゲットを用いてスパッタリング法により形成されたZTO膜を適用することにより、前述した実施の形態1と同様に、例えば200mV/dec以下のサブスレッショルドスロープ値を有し、しきい値電圧の変動が小さい薄膜トランジスタを実現することができる。また、薄膜トランジスタを透明導電膜などの透明な材料により構成することにより、この薄膜トランジスタを有機EL照明素子または有機ELディスプレイなどに適用することができる。薄膜トランジスタを有機EL照明素子の調光制御に用いた場合には、調光制御によって画素制御機能を付与することができるので、有機EL照明素子の破棄を防止することができる。実施の形態3本実施の形態3による薄膜トランジスタを用いた種々の装置または回路について図16~図20を用いて説明する。図16は薄膜トランジスタを用いたアンチヒューズ型メモリの構造を示す要部断面図、図17は図16に示したアンチヒューズ型メモリの動作を説明するグラフ図、図18aおよびbはそれぞれ薄膜トランジスタを用いた整流回路の一例を示す回路図およびその整流回路の13.56MHz高周波整流動作を説明するグラフ図、図19は複数の薄膜トランジスタを積層した構造を示す要部断面図、図20aおよびbはそれぞれ薄膜トランジスタを用いた温度測定回路の一例を示す回路図およびその温度測定回路を構成する薄膜トランジスタと温度計測用ダイオードとを接続した構造の一部を示す要部断面図である。図16は、ボトムゲートトップコンタクト型薄膜トランジスタを用いたアンチヒューズ型メモリの構造を示す要部断面図である。図16中、符号40は支持基板、符号41はゲート電極、符号42はゲート絶縁膜、符号43はチャネル層、符号44はソース電極、符号45はドレイン電極、符号46は絶縁膜パッシベーション膜、符号47は層間絶縁膜平坦化膜、符号48は1回書き込み用電極である。アンチヒューズ型メモリの基本的な構成は、前述した実施の形態1の薄膜トランジスタ前述の図3参照と同様であるが、ドレイン電極45と層間絶縁膜47との間に絶縁膜46が設けられており、この絶縁膜46に達する1回書き込み用電極48が形成されている。1回書き込み用電極48とドレイン電極45との間に、例えば5~15V程度の電圧を印加すると絶縁膜46が絶縁破壊して、1回書き込み用電極48とドレイン電極45との間で常時導通が得られる。この書き込み操作は1回のみ可能である。よって、マトリックス状に薄膜トランジスタを配置し、上記操作を適用することによって、1回の書き込みを可能とするアンチヒューズ型メモリが得られる。前述の実施の形態1において説明した薄膜トランジスタを利用して128ビットのアンチヒューズ型メモリを試作した。薄膜トランジスタのチャネル層43は、対抗ドープ元素を添加したZTOターゲットを用いてスパッタリング法により形成されたZTO膜であり、その厚さは25nmである。ゲート電極41はタングステンW膜であり、その厚さは200nmである。ゲート絶縁膜42はCVD法により形成された酸化膜例えばシリコン酸化膜であり、その厚さは80nmである。ソース電極44およびドレイン電極45はAl膜とCo膜とからなる積層金属膜であり、Al膜の厚さは150nm、Co膜の厚さは5nmである。絶縁膜46は電子ビーム蒸着法により形成された酸化膜シリコン酸化膜であり、その厚さは80nmである。1回書き込み用電極48はAl膜である。図17に、書き込み操作を行わない場合と書き込み操作を行った場合のアンチヒューズ型メモリのドレイン電流とゲート電圧との関係を説明するグラフ図を示す。書き込み操作を行っていない場合は導通がない状態であり、書き込み操作を行った場合は導通がある状態であって、通常のトランジスタ動作が確認できる。1000回以上の読み出しでも安定した動作が確認できる。この形式のメモリはSi半導体を用いたメモリと比較して、1/100程度の低コスト化が可能であり、RFIDタグ用のメモリとして実用に耐えるものである。また、このアンチヒューズ型メモリは薄膜プロセスにより容易に作製することが可能であるため、同一基板上に複数の同じアンチヒューズ型メモリを配置すれば、その配置数により1回の書き込みだけでなく、複数回の書き込みも可能である。図18aおよびbは、それぞれ薄膜トランジスタを用いた整流回路の一例を示す回路図およびその13.56MHz高周波整流動作を説明するグラフ図である。図18a中、符号50は高周波電源または受信アンテナ、符号51はアンテナ端子、符号52は薄膜トランジスタ、符号53は接地、符号54は出力端子負荷回路接続端子である。また、図18b中、符号55は高周波入力波形、符号56は整流出力波形である。薄膜トランジスタの基本的な構造は前述の図4eに示したボトムゲートトップコンタクト型薄膜トランジスタと同じである。チャネル層は、対抗ドープ元素を添加したZTOターゲットを用いてスパッタリング法により形成されたZTO膜であり、その厚さは25nmである。ゲート電極はW膜であり、その厚さは200nmである。ゲート絶縁膜はCVD法により形成された酸化膜例えばシリコン酸化膜であり、その厚さは80nmである。ソースドレイン電極はAl膜とCo膜とからなる積層金属膜であり、Al膜の厚さは150nm、Co膜の厚さは5nmである。パッシベーション膜はCVD法により形成された酸化膜シリコン酸化膜と感光性ポリイミド膜であり、酸化膜の厚さは80nm、感光性ポリイミド膜の厚さは1μmである。この薄膜トランジスタを用いて図18aに示す整流回路を構成している。13.56MHzの高周波を印可して整流動作を評価したところ、図18bに示すように、全波整流が確認でき、振幅±10Vに対して常に約5Vの出力が確認できた。また、この整流回路に十分な利得を有するアンテナを付与して無線評価を行った。その結果、200mW出力のリーダライタを用いて、RFIDタグなどの電源回路として最大12VのDC出力を得ることができた。さらに、薄膜トランジスタを用いて、パッシブ型RFIDタグをカード状の樹脂基板上に製作することができる。本願発明者らは、電源回路として前述の図18aに示した整流回路および薄膜トランジスタを用いたリング発振器等により構成される共振回路を利用し、ID情報として前述の図16に示したアンチヒューズ型メモリを利用することで、薄膜プロセスのみによるHF帯パッシブ型RFIDタグを形成した。測定の結果、13.56MHzを含むHF帯での送受信を確認することができた。ID情報を発生するアンチヒューズ型メモリについては、事前に複数個のアンチヒューズ型メモリを配置することで、複数回の書き換えが可能である。また、共振回路については、周波数変換回路を設けることで、UHF帯での送受信が可能である。さらに、付加的な特徴として、電極部分を除き、そのほとんどの部位を透明な材料で形成できるので、カードの意匠を損なわないRFIDタグを実現することができる。また、透明な支持基板を用い、配線および電極を透明導電膜などで構成することにより、ほぼ透明なRFIDタグも実現することができる。図19は、薄膜トランジスタを多数積層して、集積化を行ったデバイスの一例を説明する要部断面図である。図19中、符号40は支持基板、符号41はゲート電極、符号42はゲート絶縁膜、符号43はチャネル層、符号44はソース電極、符号45はドレイン電極、符号46は絶縁膜パッシベーション膜、符号47は層間絶縁膜平坦化膜、符号48は1回書き込み用電極、符号60は層間絶縁膜である。薄膜トランジスタの基本的な構造は前述の図16に示したアンチヒューズ型メモリと同じである。支持基板40に厚さ5~50μmの薄膜化されたガラス基板、樹脂フィルム、または金属薄膜を用いることにより、集積度の向上が期待できる。さらに、実用化に必要な回路を層毎に実装することにより、薄膜化だけでなく、デバイスのいっそうの小型化が期待できる。例えば前述したRFIDタグを多層化して実装することにより、厚さ200μm、平面サイズ2mm×2mmのHF帯RFIDタグを実現することができる。図20aおよびbは、それぞれ薄膜トランジスタを用いた温度測定回路の一例を示す回路図およびその回路を構成する薄膜トランジスタと温度計測用ダイオードとを接続した構造の一部を示す要部断面図である。図20a中、符号70は入力端子、符号71は参照電圧端子、符号72は温度測定用酸化物半導体ダイオード、符号73は温度校正用基準電圧、符号74は接地、符号75は出力端子である。また、図20b中、符号40は支持基板、符号41はゲート電極、符号42はゲート絶縁膜、符号43はチャネル層、符号44はソース電極、符号45はドレイン電極、符号46は絶縁膜パッシベーション膜、符号47は層間絶縁膜平坦化膜、符号48は1回書き込み用電極、符号60は層間絶縁膜、符号76はn型酸化物半導体、符号77はp型酸化物半導体である。成膜技術により形成したp型酸化物半導体77とn型酸化物半導体76とからpn接合ダイオード温度測定用酸化物半導体ダイオード72を構成する。p型酸化物半導体77は、例えばSnOxであり、n型酸化物半導体76は、例えばZnOである。このpn接合ダイオードを温度計測用ダイオードとして用い、主要なトランジスタに薄膜トランジスタを適用することで、大面積で、かつ低コストの温度計測デバイスを実現することができる。上記薄膜トランジスタの基本的な構造は、例えば前述の図16に示したボトムゲートトップコンタクト型薄膜トランジスタと同じである。また、薄膜トランジスタの電極ゲート電極41、ソース電極44、ドレイン電極45等、チャネル層チャネル層43、および絶縁膜ゲート絶縁膜42、絶縁膜46等のほとんどを透過率90以上の酸化物材料により構成することができる。これにより、例えば多結晶Siおよび単結晶Si太陽電池パネルの内面または外面に、本実施の形態3による温度測定回路を形成することにより、セル単位の温度計測が可能な太陽電池パネルを実現することができる。現在用いられている太陽電池セルでは、その温度特性が基板材料または製造工程によって大きく異なるため、単純に多数の太陽電池セルを直列および並列に接続しただけでは必要とする出力が得られない場合がある。すなわち、従来のセル単位の温度測定を行わない太陽電池モジュールでは、互いに温度特性の異なる太陽電池セルを接続することにより直列抵抗の増加に起因した出力の損出が生じていた。そこで、本実施の形態3による温度測定回路を用いてセル単位の温度測定を行い、太陽電池セルの温度特性を把握して、出力特性の補正および制御を行う。これにより、従来のセル単位の温度測定を行わない太陽電池モジュールよりも出力を10~20以上向上させることができる。また、本実施の形態3による温度測定回路は、大面積で、かつ低コストによる製造が可能であるので、太陽電池モジュールのコストを上昇させる心配がない。その他、本実施の形態3による温度測定回路からなる温度センサをガラス面へ直接形成することにより、温度センサがガラス面に組み込まれた環境測定デバイスを実現することができる。これにより、自動車、電車、航空機、ビル建築物、または住宅等における空調制御用多点センサとして、これらの意匠に影響を与えることなく、環境測定デバイスを採用することができる。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。