"第1のノードを通じて圧電素子を充電する充電回路と、第1のノードを通じて前記圧電素子に充電された電荷を放電する放電回路と、前記圧電素子に印加されている電圧の大きさと制御電圧の大きさの比較に基づいて、前記放電回路に放電動作をさせるか、または前記充電回路に充電動作をさせるかを切替える制御回路とを備える、圧電素子の駆動装置。前記第1のノードと低電位側電源との間に設けられたHブリッジ回路を備え、前記Hブリッジ回路の第1の出力ノードと前記Hブリッジ回路の第2の出力ノードとの間に前記圧電素子が接続される、請求項1記載の圧電素子の駆動装置。前記制御回路は、前記Hブリッジ回路の第1の出力ノードの電圧と前記Hブリッジ回路の第2の出力ノードの電圧の差である出力電圧を検出する電圧検出回路を備える、請求項2記載の圧電素子の駆動装置。前記制御回路は、前記電圧検出回路で検出された出力電圧と前記制御電圧との誤差に応じた電圧を出力する誤差アンプを含む、請求項3記載の圧電素子の駆動装置。前記放電回路は、定電流源と、前記第1のノードと接続され、前記定電流源が出力される電流をコピーするカレントミラー回路と、前記カレントミラー回路の出力と、グランドとの間に設けられたスイッチとを含み、前記制御回路は、前記スイッチのオンおよびオフを制御する、請求項1記載の圧電素子の駆動装置。前記放電回路は、電流出力アンプと、前記第1のノードとグランドの間に設けられ、前記電流出力アンプの出力によって制御される第1のスイッチと、前記電流出力アンプの出力と、グランドとの間に設けられた第2のスイッチとを含み、前記制御回路は、前記電流出力アンプの入力電圧を制御するとともに、前記第2のスイッチのオンおよびオフを制御する、請求項1記載の圧電素子の駆動装置。前記充電回路は、入力電圧以上の電圧を出力する昇圧回路である、請求項1記載の圧電素子の駆動装置。前記充電回路は、昇圧モードでは、入力電圧以上の電圧を出力し、降圧モードでは、前記入力電圧未満の電圧を出力する昇降圧コンバータである、請求項1記載の圧電素子の駆動装置。しかしながら、特許文献1に記載の圧電素子駆動装置は、放電時に出力電圧を制御電圧に追従させることができないという問題がある。それゆえに、本発明の目的は、放電時に出力電圧を制御電圧に追従させることができる圧電素子の駆動装置を提供することである。本発明の一実施形態の圧電素子の駆動装置は、第1のノードを通じて圧電素子を充電する充電回路と、第1のノードを通じて圧電素子に充電された電荷を放電する放電回路と、圧電素子に印加されている電圧の大きさと制御電圧の大きさの比較に基づいて、放電回路に放電動作をさせるか、または充電回路に充電動作をさせるかを切替える制御回路とを備える。本発明の一実施形態によれば、放電時に出力電圧を制御電圧に追従させることができる。以下、本発明の実施形態について図面を参照して説明する。[第1の実施形態]図1は、ピエゾ駆動装置の構成を表わす図である。図1を参照して、このピエゾ駆動装置は、制御回路83と、充電回路11と、放電回路16と、切替回路17とを備える。制御回路83は、電圧検出回路1と、エラーアンプEA6と、位相補償部7と、DACDigitalAnalogConverter48と、スイッチ制御回路12とを含む。電圧検出回路電圧検出回路1は、抵抗素子22,23と、スイッチ2と、オペアンプ3と、抵抗素子4,5とを含む。切替回路17の出力ノードOPは、抵抗素子22と接続され、切替回路17の出力ノードONは、抵抗素子23と接続される。スイッチ2の第1の入力端子A1は、抵抗素子22と接続される。スイッチ2の第2の入力端子A2は、抵抗素子23と接続される。スイッチ2の第1の入力端子A1は、スイッチ2の第1の出力端子B1および第2の出力端子B2の一方と接続され、スイッチ2の第2の入力端子A2は、スイッチ2の第1の出力端子B1および第2の出力端子B2の他方と接続される。出力ノードOPの電圧Vopの大きさが出力ノードOnの電圧Vonの大きさ以上のときには、後述のように切替信号SWがHレベルとなり、スイッチ2の第1の入力端子A1とスイッチ2の第2の出力端子B2とが接続され、スイッチ2の第2の入力端子A2とスイッチ2の第1の出力端子B1とが接続される。出力ノードOPの電圧Vopの大きさが出力ノードOnの電圧Vonの大きさよりも小さいときには、後述のように切替信号SWがLレベルとなり、スイッチ2の第1の入力端子A1とスイッチ2の第1の出力端子B1とが接続され、スイッチ2の第2の入力端子A2とスイッチ2の第2の出力端子B2とが接続される。スイッチ2の第1の出力端子B1の出力は、オペアンプ3の負の入力端子に接続される。オペアンプ3の負の入力端子は、オペアンプ3の出力端子と抵抗素子4を介して接続される。スイッチ2の第2の出力端子B2の出力は、オペアンプ3の正の入力端子に接続される。オペアンプ3の正の入力端子は、グランドGNDと抵抗素子5を介して接続される。抵抗素子22と抵抗素子23の抵抗値をR1とし、抵抗素子4と抵抗素子5の抵抗値をR2としたときに、オペアンプ3の出力端子の電圧O1は、R2/R1|Vop-Von|となる。エラーアンプエラーアンプEA6は、オペアンプ3の出力電圧O1と、DAC48から出力される制御電圧VREFを受けて、O1とVREFの誤差に応じた誤差電圧ERを出力する。エラーアンプEA6は、オペアンプ3の出力電圧O1の大きさが制御電圧VREFの大きさよりも小さいときには、Hレベルの誤差電圧ERを出力する。エラーアンプEA6は、オペアンプ3の出力電圧O1の大きさが制御電圧VREFの大きさよりも大きいときには、Lレベルの誤差電圧ERを出力する。エラーアンプEA6は、オペアンプ3の出力電圧O1の大きさが制御電圧VREFの大きさと同じときには、LレベルとHレベルの中間レベルの誤差電圧ERを出力する。位相補償部位相補償部7は、エラーアンプEA6の出力ノードとグランドGNDの間に直列に接続された抵抗素子8と容量素子9と含む。また、位相補償部7は、エラーアンプEA6の出力ノードとグランドGNDの間に接続された容量素子10を含む。位相補償部7によって、スイッチングノイズの除去および位相補償が行なわれる。充電回路充電回路11は、ピエゾ素子50へ高電圧を印加することによって、ピエゾ素子50を充電する。この充電回路11は、電源VINから出力される入力電圧Vi以上の電圧を出力する昇圧回路である。充電回路11は、NチャネルMOSトランジスタ14と、ダイオード15と、コイル13とを備える。コイル13の一端は、電源VINに接続される。コイル13の他端は、ノードN1に接続される。NチャネルMOSトランジスタ14のドレインがノードN1に接続される。NチャネルMOSトランジスタ14のソースは、グランドGNDに接地される。NチャネルMOSトランジスタ14のゲートは、スイッチ制御回路12と接続する。ダイオード15は、ノードN1とノードN2との間に設けられる。NチャネルMOSトランジスタ14がオンからオフに切り替る際において、NチャネルMOSトランジスタ14がオンの期間にコイル13を介して電流が流れた後、NチャネルMOSトランジスタ14がオフになることによって、コイル13には誘起電圧が発生し、ノードN1の電圧にコイル13により生じる誘起電圧が加えられ、かかる電圧がダイオード15を介してノードN2へ供給される。スイッチ制御回路スイッチ制御回路12は、エラーアンプEA6から出力される誤差電圧ERがHレベルのときにパルス信号を出力する。パルス信号によって、NチャネルMOSトランジスタ14のオンとオフが切り替わる。放電回路放電回路16は、ピエゾ素子50に蓄積された電荷を放電する。図2は、放電回路の構成を表わす図である。図2を参照して、この放電回路16は、インバータ81と、定電流源72と、NチャネルMOSトランジスタ31~33とを備える。定電流源72は、定電流I0を発生する。NチャネルMOSトランジスタ31およびNチャネルMOSトランジスタ32は、カレントミラー回路を構成する。インバータ81によって、誤差電圧ERがLレベルのときに、NチャネルMOSトランジスタ33がオンとなる。NチャネルMOSトランジスタ33がオンのときに、ノードN2から電流I0と同じ大きさの電流I1がNチャネルMOSトランジスタ32およびNチャネルMOSトランジスタ33を介してグランドGNDに流れる。これによって、ピエゾ素子50に蓄積されていた電荷が放電される。切替回路切替回路17は、NチャネルMOSトランジス18~21と、インバータ73,74とを備える。NチャネルMOSトランジス18~21は、Hブリッジ回路を構成する。Hブリッジ回路は、充電回路11の出力と接続されるノードN2と低電位側の電源VINとの間に設けられる。Hブリッジ回路の出力ノードOPとHブリッジ回路の出力ノードONとの間にピエゾ素子50が接続される。NチャネルMOSトランジスタ18のドレインはノードN2と接続され、ソースは出力ノードOPに接続され、ゲートは切替信号SWを受ける。NチャネルMOSトランジスタ20のドレインはノードN2と接続され、ソースは出力ノードONに接続され、ゲートはインバータ73を介して切替信号SWを受ける。NチャネルMOSトランジスタ19のドレインは出力ノードOPと接続され、ソースは、電源VINに接続され、ゲートは、インバータ74を介して切替信号SWを受ける。NチャネルMOSトランジスタ21のドレインは出力ノードONと接続され、ソースは、電源VINに接続され、ゲートは、切替信号SWを受ける。切替信号SWがHレベルのときには、NチャネルNOSトランジスタ18およびNチャネルMOSトランジスタ21がオンとなり、NチャネルNOSトランジスタ19およびNチャネルMOSトランジスタ20がオフとなる。これによって、出力ノードOPが高電位側のノードN2と接続され、出力ノードONが低電位側の電源VINと接続される。切替信号SWがLレベルのときに、NチャネルNOSトランジスタ18およびNチャネルMOSトランジスタ21がオフとなり、NチャネルNOSトランジスタ19およびNチャネルMOSトランジスタ20がオンとなる。これによって、出力ノードOPが低電位側の電源VINと接続され、出力ノードONが高電位側のノードN2と接続される。出力ノードOPの電圧Vopは、ピエゾ素子50の一方の電極に印加されるとともに、電圧検出回路1にフィードバックされる。出力ノードONの電圧Vonは、ピエゾ素子50の他方の電極に印加されるとともに、電圧検出回路1にフィードバックされる。つまり、ピエゾ素子50の両電力間には、|Vout|=|Vop-Von|の電圧が印加される。ここで、|A|は、Aの絶対値を表わす。ピエゾ素子図3は、ピエゾ素子の形状変化を説明するための図である。図3aは、電圧Vopが電圧Vonよりも大きいときのピエゾ素子の形状変化を表わす図である。電圧Vopと電圧Vonの差の絶対値が大きいとピエゾ素子50は伸張し、電圧Vopと電圧Vonの差の絶対値が小さいとピエゾ素子50は収縮することによって、ピエゾ素子50が変位する。図3bは、電圧Vopが電圧Vonよりも小さいときのピエゾ素子の形状変化を表わす図である。電圧Vopと電圧Vonの差の絶対値が大きいとピエゾ素子50は伸張し、電圧Vopと電圧Vonの差の絶対値が小さいとピエゾ素子50は収縮することによって、ピエゾ素子50が変位する。電圧制御についてDAC48は、図4aに示すように、制御電圧VREFを変化させる。DAC48は、図4bに示すように、切替信号SWを変化させる。図4cは、出力電圧Voutの変化を表わす図である。これは、R1=R2の場合のVoutを表わしている。切替信号SWがHレベルのときに、スイッチ2の第1の入力端子A1とスイッチ2の第2の出力端子B2とが接続され、スイッチ2の第2の入力端子A2とスイッチ2の第1の出力端子B1とが接続される。図4bに示すように切替信号SWがHレベルのときに、NチャネルNOSトランジスタ18およびNチャネルMOSトランジスタ21がオンとなり、NチャネルNOSトランジスタ19およびNチャネルMOSトランジスタ20がオフとなる。その結果、電圧Vopの大きさが出力電圧Vonの大きさ以上となり、図4cに示すように、出力電圧Vout=Vop-Vonは、0または正の値となる。また、その大きさは、充電回路11および放電回路16による充放電によって、VREFの値となる。切替信号SWがHレベルのときに、スイッチ2の第1の入力端子A1とスイッチ2の第1の出力端子B1とが接続され、スイッチ2の第2の入力端子A2とスイッチ2の第2の出力端子B2とが接続される。図4bに示すように切替信号SWがLレベルのときに、NチャネルNOSトランジスタ18およびNチャネルMOSトランジスタ21がオフとなり、NチャネルNOSトランジスタ19およびNチャネルMOSトランジスタ20がオンとなる。その結果、電圧Vopの大きさが出力電圧Vonの大きさよりも小さくなり、図4cに示すように、出力電圧Vout=Vop-Vonは、負の値となる。また、その大きさは、充電回路11および放電回路16による充放電によって、制御電圧VREFの値となる。図4dは、図4cのグラフを詳細化して表わした図である。図4dに示すように、ミクロな視点で見れば、ステップごとに制御電圧VREFが指示される。出力電圧Voutの大きさが指示された制御電圧VREFと一致するように、フィードバック制御によって充電と放電が繰返される。ピエゾ制御装置図5は、図1に示すピエゾ駆動装置およびピエゾ素子とが含まれるピエゾ制御装置を表わす図である。図5に示すように、ピエゾ制御装置100は、半導体チップ98を含む。半導体チップ98は、クロックが入力されるクロック入力部96と、アナログ信号が入力されるアナログ信号入力部94と、PWM部92と、外部とシリアル通信を行なうI2C/SPIインタフェースInterIntegratedCircuitSerialPeripheralInterface90と、DAC48と、外部からの信号をバッファリングするFIFOFirstInFirstOut88と、レジスタ86と、ブロックAと、ブロックBと、充電回路11の構成要素であるNチャネルMOSトランジスタ14とを含む。ブロックAには、制御回路83が配置される。ブロックBには、放電回路16と、切替回路17とが配置される。DAC48は、図示しないCPUまたはロジック部によってレジスタ86内に書込まれた命令に従って、制御電圧VREFおよび切替信号SWを出力する。ピエゾ制御装置100は、半導体チップ98の外に、充電回路11の構成要素であるコイル13およびダイオード15を備える。ダイオード15は、ノードN2を介してブロックB内の放電回路16と接続する。ブロックB内の切替回路17は、ノードOP、ノードONを介して、ピエゾ素子50と接続する。以上のように、本実施の形態によれば、制御回路が、ピエゾ素子に印加されている電圧Voutの大きさの定数R2/R1倍が制御電圧VREFの大きさよりも大きいときには、放電回路に放電動作をさせ、制御電圧VREFの大きさがピエゾ素子に印加されている電圧Voutの大きさの定数倍よりも大きいときには、充電回路に充電動作をさせるので、放電時に出力電圧を制御電圧に追従させることができる。[第2の実施形態]図6は、第2の実施形態の放電回路の構成を表わす図である。本実施形態で示す放電回路は、放電回路16との置き換えが可能である。図6を参照して、この放電回路91は、電流出力アンプ62と、NチャネルMOSトランジスタ64と、NチャネルMOSトランジスタ66と、抵抗素子79とを含む。ノードN2とノードN5の間に、NチャネルMOSトランジスタ64が配置される。ノードN5とグランドGNDとの間に抵抗素子79が配置される。電流出力アンプ62は、正の入力端子がDAC48と接続され、負の入力端子がノードN5に接続される。電流出力アンプ62の出力は、NチャネルMOSトランジスタ64のゲートに接続される。DAC48は、電流出力アンプ62への制御電圧VCTの大きさを制御する。電流出力アンプ62は、DAC48から出力される制御電圧VCTの大きさに応じた大きさの電流を出力する。誤差電圧ERがLレベルのときに、NチャネルMOSトランジスタ66がオフとなる。誤差電圧ERがHレベルのときに、NチャネルMOSトランジスタ66がオンとなる。NチャネルMOSトランジスタ66がオンのときに、電流出力アンプ62の出力電流がNチャネルMOSトランジスタ66を通じてグランドGNDに流れる。したがって、誤差電圧ERがHレベルのときには、ピエゾ素子50に蓄積されている電荷は放電しない。NチャネルMOSトランジスタ66がオフのときに、ノードN2から電流出力アンプ62の出力の大きさに応じた電流I1がNチャネルMOSトランジスタ64および抵抗素子79を通じてグランドGNDに流れる。したがって、誤差電圧ERがHレベルのときには、ピエゾ素子50に蓄積されている電荷が放電される。以上のように、本実施の形態によれば、放電回路に電流出力アンプを用いることによって、単位時間当りの放電量を制御することができる。[第3の実施形態]図7は、第3の実施形態のピエゾ駆動装置の構成を表わす図である。図7のピエゾ駆動装置は、図1のピエゾ駆動装置と相違する点は、図7のピエゾ駆動装置が、切替回路17を備えない点と、スイッチ2を備えない点である。すなわち、図7のピエゾ駆動装置では、高電位側のノードN2がピエゾ素子50の一方の電極に接続され、低電位側の電源VINがピエゾ素子50の他方の電極に接続される。また、高電位側のノードN2が抵抗素子23を介して、オペアンプ3の正の入力端子に接続される。また、低電位側の電源VINが抵抗素子22を介して、オペアンプ3の負の入力端子に接続される。以上のように、本実施の形態によれば、ピエゾ素子が一方向にたわませる場合には、切替回路を省略したピエゾ駆動装置を用いることができる。[第4の実施形態]図8は、第4の実施形態の充電回路およびスイッチ制御回路の構成を表わす図である。本実施形態で示す充電回路は、充電回路11との置き換えが可能である。この充電回路は、ピエゾ素子50へ高電圧を印加することによって、ピエゾ素子50を充電する。この充電回路は、昇圧モードでは、電源VINから出力される入力電圧以上の電圧を出力し、降圧モードでは、電源VINから出力される入力電圧未満の電圧を出力するクロスコンバータ昇降圧コンバータである。この充電回路は、第1の実施形態と同様に、NチャネルMOSトランジスタ14と、ダイオード15と、コイル13とを備える。コイル13の一端は、ノードN3に接続される。コイル13の他端は、ノードN1に接続される。NチャネルMOSトランジスタ14のドレインがノードN1に接続される。NチャネルMOSトランジスタ14のソースは、グランドGNDに接地される。NチャネルMOSトランジスタ14のゲートは、スイッチ制御回路45からの信号を受ける。ダイオード15は、ノードN1とノードN2との間に設けられる。この充電回路は、さらに、NチャネルMOSトランジスタ46およびNチャネルMOSトランジスタ47を備える。NチャネルMOSトランジスタ46のドレインがノードN3に接続される。NチャネルMOSトランジスタ46のソースは、グランドGNDに接地される。NチャネルMOSトランジスタ46のゲートは、スイッチ制御回路45からの信号を受ける。NチャネルMOSトランジスタ47のドレインが電源VINに接続される。NチャネルMOSトランジスタ47のソースは、ノードN3に接続される。NチャネルMOSトランジスタ47のゲートは、スイッチ制御回路45からの信号を受ける。昇圧モード図9aは、昇圧モードでの動作を説明するための図である。スイッチ制御回路45は、NチャネルMOSトランジスタ46への信号をLにすることによって、NチャネルMOSトランジスタ46をオフにする。スイッチ制御回路45は、NチャネルMOSトランジスタ47への信号をHにすることによって、NチャネルMOSトランジスタ47をオンにする。スイッチ制御回路45は、エラーアンプEA6から出力される誤差電圧ERがHレベルのときに、NチャネルMOSトランジスタ14へパルス信号を出力する。パルス信号によって、NチャネルMOSトランジスタ14のオンとオフが切り替わる。NチャネルMOSトランジスタ14がオンのときには、図9aの1に示す経路で電流が流れる。NチャネルMOSトランジスタ14がオフのときには、図9aの2に示す経路で電流が流れる。NチャネルMOSトランジスタ14がオンからオフに切り替わることによって、第1の実施形態で説明したように、コイル13に誘起電圧が発生し、これによって生成された昇圧電圧は、ダイオード15を介してノードN2に出力される。降圧モード図9bは、降圧モードでの動作を説明するための図である。スイッチ制御回路45は、NチャネルMOSトランジスタ14への信号をLにすることによって、NチャネルMOSトランジスタ46をオフにする。スイッチ制御回路45は、エラーアンプEA6から出力される誤差電圧ERがHレベルのときに、NチャネルMOSトランジスタ47へ第1のパルス信号を出力する。第1のパルス信号によって、NチャネルMOSトランジスタ47のオンとオフが切り替わる。スイッチ制御回路45は、エラーアンプEA6から出力される誤差電圧ERがHレベルのときに、NチャネルMOSトランジスタ46へ第2のパルス信号を出力する。第2のパルス信号によって、NチャネルMOSトランジスタ46のオンとオフが切り替わる。第1のパルス信号がHレベルのときには、第2のパルス信号がLレベルとなり、第1のパルス信号がLレベルのときには、第2のパルス信号がHレベルとなる。NチャネルMOSトランジスタ47がオフで、かつNチャネルMOSトランジスタ46がオンのときには、図9bの1に示す経路で電流が流れる。NチャネルMOSトランジスタ47がオンで、かつNチャネルMOSトランジスタ46がオフのときには、図9bの2に示す経路で電流が流れる。NチャネルMOSトランジスタ46およびNチャネルMOSトランジスタ47がオンからオフに切り替わることによって、第1の実施形態で説明したように、コイル13に誘起電圧が発生し、これにより生成された昇圧電圧は、ダイオード15を介してノードN2に出力される。さらに、2の経路で電流が流れることによって、電源VINの電圧よりも低い電圧を出力するつまり、電源VINの電圧を降圧することができる。図10は、第4の実施形態におけるノードN2の電圧VNの変化を表わす図である。昇圧モードでは、ノードN2の電圧VNは、電源VINの電圧Vi以上の値となる。降圧モードでは、ノードN2の電圧VNは、電源VINの電圧Viよりも小さな値となり、グランドGNDのレベルまで降圧することできる。以上のように、本実施の形態によれば、電源よりも低い電圧に降圧した電圧をピエゾ素子の一方の電極に与えることができる。[第5の実施形態]図11は、第5の実施形態のピエゾ駆動装置の構成を表わす図である。このピエゾ駆動装置は、図1のピエゾ駆動装置と相違する点は、エラーアンプ6に代えて、第1のエラーアンプ76、第2のエラーアンプ77とを備える点である。エラーアンプ第1のエラーアンプ76の出力は、スイッチ制御回路12に接続される。第2のエラーアンプ77の出力は、放電回路16に接続される。第1のエラーアンプEA76は、オペアンプ3の出力電圧O1と、DAC48の制御電圧VREFを受けて、O1とVREFの差を増幅して、誤差電圧ER1を出力する。第1のエラーアンプEA76は、オペアンプ3の出力電圧O1の大きさが制御電圧VREFの大きさよりも小さいときには、Hレベルの誤差電圧ER1を出力する。第1のエラーアンプEA76は、オペアンプ3の出力電圧O1の大きさが制御電圧VREFの大きさよりも大きいかまたは等しいときには、Lレベルの誤差電圧ER1を出力する。第2のエラーアンプEA77は、オペアンプ3の出力電圧O1と、DAC48の制御電圧VREFを受けて、O1とVREFの差を増幅して、誤差電圧ER2を出力する。第2のエラーアンプEA77は、制御電圧VREFの大きさがオペアンプ3の出力電圧O1の大きさよりも小さいときには、Hレベルの誤差電圧ER2を出力する。第2のエラーアンプEA77は、制御電圧VREFの大きさがオペアンプ3の出力電圧O1の大きさよりも大きいかまたは等しいときには、Lレベルの誤差電圧ER2を出力する。スイッチ制御回路スイッチ制御回路12は、第1のエラーアンプ76から出力される誤差電圧ER1がHレベルのときにパルス信号を出力する。パルス信号によって、NチャネルMOSトランジスタ14のオンとオフが切り替わる。NチャネルMOSトランジスタ14のオンとオフが切り替わることによって、コイル13に誘起電圧が発生し、この誘起電圧は、ダイオード15を介してノードN2に出力される。放電回路図12は、第5の実施形態の放電回路の構成を表わす図である。本実施形態で示す放電回路は、放電回路16との置き換えが可能である。図12を参照して、この放電回路93が、図2の第1の実施形態の放電回路16と相違する点は、インバータ81を含まない点である。第2のエラーアンプ77から出力される誤差電圧ER2がHレベルのときに、NチャネルMOSトランジスタ33がオンとなる。NチャネルMOSトランジスタ33がオンのときに、ノードN2から電流I0と同じ大きさの電流I1がNチャネルMOSトランジスタ32およびNチャネルMOSトランジスタ33を介してグランドGNDに流れる。これによって、ピエゾ素子50に蓄積されていた電荷が放電される。以上のように、本実施の形態によれば、HレベルとLレベルの2段階の電圧を出力するエラーアンプを2つ用いることによって、第1の実施形態と同様に、充放電動作を行なうことができる。変形例本発明の実施形態で説明したピエゾ駆動装置は、液体レンズの駆動にも用いることができる。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"