"複数ラインの入力画像データを一時的に記憶する入力側バッファと、メモリへの読み書きを調停するアービタと、該アービタから入力された複数ラインの画像データを一時的に記憶して出力する出力側バッファと、前記アービタにより調停された前記画像データを保存するフレームメモリと、前記出力側バッファ内に記憶された画像データの読み出しアドレスを生成する読出しアドレス生成回路と、を備えた共振型光スキャナを用いたレーザープロジェクター装置のフレームメモリ制御装置であって、前記入力側バッファに記憶された前記複数ラインの画像データを同一ラインに組み込むパッキング回路と、前記パッキング回路によりパッキングされた画像データを前記フレームメモリより読み出して複数ラインの画像データに復元するアンパッキング回路と、該アンパッキング回路により復元された画像データを前記読出しアドレス生成回路から受け取った画像補整の係数に基づいて補整する画像補整回路と、を備えたことを特徴とするフレームメモリ制御装置。前記複数ラインは、少なくとも注目ラインをNラインとした場合、N-1ライン、及びN1ラインの3ラインであることを特徴とする請求項1に記載のフレームメモリ制御装置。前記パッキング回路を前記入力側バッファ内に備え、前記アンパッキング回路を前記出力側バッファ内に備えたことを特徴とする請求項1に記載のフレームメモリ制御装置。前記画像補整の係数は、前記アドレス生成回路により生成するアドレス値の演算結果から得られる小数点以下の値であることを特徴とする請求項1に記載のフレームメモリ制御装置。しかし、今までの共振型MEMSミラーを用いたレーザープロジェクターにおける歪み補正方式では、画像出力側はフリースキャンになるため、フレームメモリ読出しデータにおいて複数ラインでの画像補正処理をしたい場合に、ラスタスキャンで一般に用いられる直前の数ラインをラインメモリに保持する方法が使用出来ず、複数ラインでの画像補整処理ができないという問題があった。また、特許文献1に開示されている従来技術は、複数ラインのデータを用いて画像補整する点では本発明と類似しているが、共振型光スキャナのフリースキャン動作における複数ラインのデータを保持できないという問題は解消できていない。本発明は、かかる課題に鑑みてなされたものであり、共振型MEMSミラーを用いたレーザープロジェクターにおける歪み補正方式において、フレームバッファ読出しデータに対して複数ラインの画像補整処理を実現することが可能なフレームメモリ制御装置を提供することを目的とする。本発明はかかる課題を解決するために、請求項1は、複数ラインの入力画像データを一時的に記憶する入力側バッファと、メモリへの読み書きを調停するアービタと、該アービタから入力された複数ラインの画像データを一時的に記憶して出力する出力側バッファと、前記アービタにより調停された前記画像データを保存するフレームメモリと、前記出力側バッファ内に記憶された画像データの読み出しアドレスを生成する読出しアドレス生成回路と、を備えた共振型光スキャナを用いたレーザープロジェクター装置のフレームメモリ制御装置であって、前記入力側バッファに記憶された前記複数ラインの画像データを同一ラインに組み込むパッキング回路と、前記パッキング回路によりパッキングされた画像データを前記フレームメモリより読み出して複数ラインの画像データに復元するアンパッキング回路と、該アンパッキング回路により復元された画像データを前記読出しアドレス生成回路から受け取った画像補整の係数に基づいて補整する画像補整回路と、を備えたことを特徴とする。本発明のフレームメモリ制御装置は、従来の回路に入力側バッファに記憶された複数ラインの画像データを同一ラインに組み込むパッキング回路と、アンパッキング回路により復元された画像データを読出しアドレス生成回路から受け取った画像補整の係数に基づいて補整する画像補整回路とを更に備えている。これにより、フレームメモリへ画像を書き込む際に、注目ラインと前後複数ラインを同時に書き込むことによって、フレームメモリから画像を読み出す際に少ないアクセスで注目画素と前後複数ラインを同時に読み出すことができる。請求項2は、前記複数ラインは、少なくとも注目ラインをNラインとした場合、N-1ライン、及びN1ラインの3ラインであることを特徴とする。注目ラインに対して前後のラインが最も注目ラインに影響を与えるラインといえる。従って、注目ラインと前後複数ラインを同時に書き込むことによって、フレームメモリから画像を読み出す際に少ないアクセスで処理することができる。請求項3は、前記パッキング回路を前記入力側バッファ内に備え、前記アンパッキング回路を前記出力側バッファ内に備えたことを特徴とする。入力側バッファには、注目ラインと前後複数ラインのバッファがあり、それらのバッファから、同時に読み出してデータを1ラインにパッキングしてアービタに出力する。また、出力側バッファには、アービタからパッキングされたデータを入力するので、そのデータを複数のラインデータに復元する必要がある。これにより、従来の構成を大きく変更することなしに、フレームメモリ制御装置を構成することができる。請求項4は、前記画像補整の係数は、前記アドレス生成回路により生成するアドレス値の演算結果から得られる小数点以下の値であることを特徴とする。アドレス演算は、入力として、X、Yそれぞれのクロックカウント値、MEMS振動周期でラップする。現在の実装では100MHzでカウントしている。中間値としては、出力するべき入力画像内の画素位置であり、出力としては、DDRメモリアドレスとなる。演算式は下記のような4次の多項式を用いて計算する。入力座標x,y→出力座標x’,y’x’=dx1y^2dx2ydx3xdx4y^2dx5ydx6y’=dy1x^2dy2xdy3y^2dy4x^2dy5xdy6ydy7x^2dy8xdy9入力パラメータdx1~dx6、dy1~dy6として、64bit値整数12bit/小数48bitを用いて演算するが、演算結果となるx’,y’も整数値になるわけではなく、小数点以下を含んだ値になる。本発明によれば、フレームメモリへ画像を書き込む際に、注目ラインと前後複数ラインを同時に書き込むことによって、フレームメモリから画像を読み出す際に少ないアクセスで注目画素と前後複数ラインを同時に読み出すことができるので、共振型光スキャナのフリースキャン動作において複数ラインのデータを使用した画像補整を行うことができる。以下、本発明を図に示した実施形態を用いて詳細に説明する。但し、この実施形態に記載される構成要素、種類、組み合わせ、形状、その相対配置などは特定的な記載がない限り、この発明の範囲をそれのみに限定する主旨ではなく単なる説明例に過ぎない。本発明では、手段1として、フレームメモリ12にデータを書き込む際に必要な複数ラインを一緒に書き込む。手段2として、フレームメモリ12からデータを読み出す際に必要な複数ラインを一緒に読み出すことで解決する。以下、手段1について説明する。図1は本発明の入力側バッファの構成を示す図である。本発明の入力側バッファ4は、N1ライン目データを記憶するバッファ15と、Nライン目データを記憶するバッファ16と、N-1ライン目データを記憶するバッファ17と、入力側バッファ15~17に記憶された複数ラインの画像データを同一ラインに組み込むパッキング回路18と、を備えている。1Video入力2から入力されたデータは、N1ライン目のデータがラインバッファ15に保存される。2ライン同期信号が入力されると、Video入力2から入力されたデータは、N1ライン目のデータがラインバッファ15に保存される。N1ライン目のデータラインバッファ15から読み出されたデータはNライン目のデータのラインバッファ16へ保存される。3次のライン同期信号が入力されると、Video入力2から入力されたデータはN1ライン目のデータのラインバッファ15へ保存される。N1ライン目のデータのラインバッファ15から読み出されたデータはNライン目のデータのラインバッファ16へ保存され、Nライン目のデータのラインバッファ16から読み出されたデータはN-1ライン目のデータのラインバッファ17へ保存される。図2はアービタへ渡すデータが32bit単位だった場合の本発明のパッキング回路のパッキング動作を説明する図である。図3はアービタへ渡すデータが64bit単位だった場合の本発明のパッキング回路のパッキング動作を説明する図である。このパッキングを用いると保存するデータ量2倍から2.7倍程度に増えるが、現在主流のDRAMである、DDR2、DDR3メモリを使用する場合には容量単価が十分に安く、問題にならない。尚、SVGA表示に必要なメモリ容量:800x600x24bit=11.52Mbit、XGA表示に必要なメモリ容量:1024x768x24bit=18.88Mbitとなり、書込みにともなうデータ転送量も2倍32bit時の例から2.7倍64bit時の例程度に増えるが、連続アドレスであるためバーストアクセスが可能であり、書込みライン変更によるDRAMアクセスオーバーヘッドが無いため問題にはならない。ここで、MはX座標、NはY座標になり、これを一般化して表記している。例えば、100ライン目でライン開始点から150画素目であれば150、100であるので、M=150、N=100となる。つまり、図2、3は、X座標値が同じMで、Y座標値が現在ラインNと、現在ラインから±1N±1のデータを1ワードにパッキングして保存することを示している。次に手段2について説明する。こちらはパッキングされたデータを読み出して出力側バッファに入れる動作である。図4は本発明の出力側バッファの構成を示す図である。本発明の出力側バッファ7は、パッキング回路18によりパッキングされた画像データをフレームメモリ12より読み出して複数ラインの画像データに復元するアンパッキング回路19と、N1ライン目データを記憶するバッファ22と、Nライン目データを記憶するバッファ21と、N-1ライン目データを記憶するバッファ20と、アンパッキング回路19により復元された画像データを読出しアドレス生成回路8から受け取った画像補整の係数に基づいて補整する画像補整回路9と、を備えて構成されている。出力側バッファ7はラインバッファである必要は無く、Video出力10に対して十分間に合うだけの容量が有れば良い。アービタ5からの入力データ14は手段1で説明した書込み時のパッキングデータであるので、前後のラインのデータと合わせて読み出される。これを数画素以上蓄積した上で、画像補整回路9に入力する。画像補整回路9は読出しアドレス生成回路8から画像補整の係数アドレス値演算結果の小数点以下などを受け取り、画像補整を実行する。画像補整の内容は特許文献1の先行技術と同じで構わない。即ち、アドレス演算は、入力として、X、Yそれぞれのクロックカウント値、MEMS振動周期でラップする。現在の実装では100MHzでカウントしている。中間値としては、出力するべき入力画像内の画素位置であり、出力としては、DDRメモリアドレスとなる。演算式は下記のような4次の多項式を用いて計算する。入力座標x,y→出力座標x’,y’x’=dx1y^2dx2ydx3xdx4y^2dx5ydx6y’=dy1x^2dy2xdy3y^2dy4x^2dy5xdy6ydy7x^2dy8xdy9入力パラメータdx1~dx6、dy1~dy6として、64bit値整数12bit/小数48bitを用いて演算するが、演算結果となるx’,y’も整数値になるわけではなく、小数点以下を含んだ値になる。図5は本発明のフレームメモリ制御装置の構成を示すブロック図である。本発明のフレームメモリ制御装置1は、複数ラインの入力画像データを一時的に記憶する入力側バッファ4と、外部メモリ12への読み書きを調停するアービタ5と、アービタ5から入力された複数ラインの画像データを一時的に記憶して出力する出力側バッファ7と、アービタ5により調停された画像データを保存する外部メモリフレームメモリ12と、アービタ5と外部メモリ12の間にあって、外部メモリ12の動作を制御するメモリコントローラ6と、出力側バッファ7内に記憶された画像データの読み出しアドレスを生成する読出しアドレス生成回路8と、出力側バッファ7により復元された画像データを読出しアドレス生成回路8から受け取った画像補整の係数に基づいて補整する画像補整回路9と、を備えて構成されている。尚、Video入力2は入力側バッファ4に入力され、画像補整回路9により補整された画像データはVideo出力10から出力される。また、本発明では、入力側バッファ4、出力側バッファ7、アービタ5、及びメモリコントローラ6をメモリ制御ブロック3と呼び、その他に、読出しアドレス生成回路8、及び画像補整回路9を1チップのASIC1として構成している。即ち、本実施形態のフレームメモリ制御装置1は、従来の回路に入力側バッファ4に記憶された複数ラインの画像データを同一ラインに組み込むパッキング回路18と、アンパッキング回路19により復元された画像データを読出しアドレス生成回路8から受け取った画像補整の係数に基づいて補整する画像補整回路9とを更に備えている。これにより、フレームメモリ12へ画像を書き込む際に、注目ラインと前後複数ラインを同時に書き込むことによって、フレームメモリ12から画像を読み出す際に少ないアクセスで注目画素と前後複数ラインを同時に読み出すことができる。"