デジタル回路において、アナログ/デジタルコンバータADCと、複数のクロック信号に応答する処理回路とを備え、さらに、前記アナログ/デジタルコンバータを動作させるADCクロック信号を駆動する装置であって、クロック信号の信号源と、前記信号源に結合され、前記複数のクロック信号の少なくとも1つの位相に対して、前記信号源からの前記クロック信号の位相を調整して前記ADCクロック信号を生成する位相制御回路と、前記ADCクロック信号を接続して前記アナログ/デジタルコンバータを動作させる手段と、を備える、前記装置。図1は、これに限定されることはないが、本発明の動作環境を説明するのに有用なインターフェース集積回路である。本発明は、任意の集積回路IC、またはアナログ/デジタルコンバータを含むマルチチップICパッケージ又はハイブリッドICパッケージのような互いに近接して一体化された回路において実施することができ、ここでは、予測不可能な雑音干渉がアナログ/デジタル性能に影響を及ぼす場合がある。他の例としては、2例を挙げると、マルチメディア処理、マルチチャネルデジタル音声処理/編集ICおよびシステム用のマルチプロセッサICがある。図1は、マルチプラットフォームテレビジョンシステム用のインターフェースICまたはリンクICを示す。このICは、種々のフォーマットで受信した複数のテレビジョン信号を同時にデジタル処理するように構成される。各プロセッサは破線で囲まれている。破線10で囲まれた回路は、デジタル直接衛星放送信号を処理するように構成される。この回路は、衛星チューナからの直交信号を処理するための2つのアナログ/デジタルコンバータと、デジタル復調器と、誤り訂正回路とを備える。これらの素子は、例えば18MHz、54MHzおよび27MHzクロック信号のような異なる刻時信号を必要とする場合がある。破線20で囲まれた第2の処理ブロックは、GrandAllianceプロトコルに従って伝送される高精細デジタル信号を受信し、処理する。この回路は、少なくとも1つのアナログ/デジタルコンバータと、デジタル復調器と、等化器/位相追跡器と、誤り訂正回路とを備える。これらの素子は、例えば108MHz、54MHzおよび18MHzクロック信号のような異なる刻時信号を必要とする場合がある。第3には、ICは、破線30により囲まれるNTSC信号プロセッサを含む。この回路は少なくとも2つのアナログ/デジタルコンバータと、フィルタ回路と、デジタルカラー復号器とを備える。これらの素子は、例えば18MHz、36MHzおよび27MHzクロック信号のような異なる刻時信号を必要とする場合がある。名目上、各刻時信号は、マスタクロック信号を作り出すための位相ロックループと、そのマスタクロック信号に応答して種々の周波数の複数のクロック信号を供給するジェネレータとを含む共通クロック生成回路により与えられる。例示的なICでは、マスタクロックは108MHzであり、別のクロック信号は18、27、36および54MHzである。図2はこれらのクロック信号の例示的なタイミング関係を示す。これらの特定のクロック信号は互いに位相ロックしており、全て単に9MHzの倍数である。例示されたものとは著しく異なる複数のクロック信号を類似の、または異なるICに用いることもでき、その場合にも本発明を適用できることは理解される。各回路において、各アナログ/デジタルコンバータは関連する処理回路に名目上隣接しており、その結果関連する回路からのクロック信号干渉の影響を受け易くなる。さらに各アナログ/デジタルコンバータは、IC基板および電源の相互接続を介して結合されるクロック信号干渉も受け易い。各アナログ/デジタルコンバータは、IC上の相対的な位置に起因して、異なるクロック干渉を同様に受け易く、その干渉は予測不可能なものである。図3は、本発明により解決される問題を説明したものである。図3では、上中下段に波形が存在する。上段の波形は、クロック信号と同じ周波数でサンプルを処理するアナログ/デジタルコンバータの近くにあるクロック信号を示している。中段の波形は、上段の波形により表されるクロック信号からアナログ/デジタルコンバータに及ぼされる干渉雑音電力を示している。例示される雑音電力は代表的なもののみであり、異なる形状および振幅をとる場合もある。下段の波形は、コンバータに印加されるサンプリングクロック信号のために最適なサンプリング位相を表す。この例では、アナログ/デジタルコンバータのサンプリングは、サンプリングクロック、すなわち下段の波形の立ち上がり遷移で開始され、立ち下がり遷移が生じるまで継続する。サンプリング位相は、この時間間隔中の全てにおいてクロック雑音干渉が生じないように選択されることが好ましい。図示されている最適なサンプリング位相は任意的に選択されたもので、例示のみを目的としているが、アナログ/デジタル回路設計の当業者は、あらゆる干渉雑音が除去された後にサンプリングを行うべきであることを理解できる。種々のタイプのアナログ/デジタルコンバータは、サンプリングクロック位相およびクロック干渉の発生に関して、異なる応答をする。しかしながら、各タイプのアナログ/デジタルコンバータについて、最適なクロック位相が存在する。与えられたシステムが単一の干渉クロックを有する場合、単一のアナログ/デジタルコンバータの最適なサンプリング位相を正確に予測し、生成することができる。ここで、複数の刻時信号により駆動される複数の関連するデジタル回路を備えるIC上に位置するアナログ/デジタルコンバータについて検討してみる。例示的なクロック波形およびそのようなシステムで生じ得る例示的な干渉性クロック雑音が図4の波形に示されている。ノイズとして示される波形は、図4に示されている全てのクロック信号の立ち上がり遷移により生成される、潜在的な雑音干渉を示す。ある集積回路上において、任意の位置における干渉雑音は、クロック信号の結合機構、および各アナログ/デジタルコンバータに対する信号源の相対的な位置に応じて、それぞれの信号源ごとに異なる。図4では、雑音波形の直ぐ下側の波形は、利用可能な最適なサンプリングクロック波形を示しており、他のクロックに対するその位相は不定である。一般に、アナログ/デジタルコンバータの性能を妨げるクロック雑音の大きさまたは電力を予測することはできない。しかしながら本発明者は、干渉雑音の予測不可能性にもかかわらず、コンバータが動作すべき最適なサンプリング間隔インターバルがあることを確認している。この間隔は、トライアルアンドエラーにより決定できる。あるいは、自動的に決定することもできる。自動較正モードでは、1つまたは複数の所定の入力値がアナログ/デジタルコンバータに供給される。そして、各入力値に対して図5に示されるクロック位相のような複数のサンプリング位相が、コンバータを動作させるために用いられる。コンバータ出力サンプルにより誤りが測定される。最小の出力誤りを生じるクロック位相が、最適なサンプリング位相を有するクロック信号として選択される。アナログ/デジタルコンバータにサンプリングクロック信号として供給するために、複数のクロック位相を生成するための回路を図6および図7に示す。図6は、等しい増分ずつ遅れた且つマスタクロックと同期している種々のサンプリングクロック位相を作り出すための回路を示している。この回路では、サンプリングクロックはタップ付き遅延線の入力部またはシフトレジスタ40の入力部に加えられている。シフトレジスタ40は、カスケード接続されたD型または他のタイプ、例えばRS型フリップフロップを含む。シフトレジスタ40は、サンプリングクロック周波数より高い周波数のマスタクロック信号によりクロックされる。サンプリングクロックは、マスタクロックFcの周波数fc、すなわち1/fcの増分により定義される間隔だけ順次遅れて各タップに現れる。図5は、図6のシステムから導き出される複数の可能なサンプリングクロック出力位相を示す。サンプリングクロック位相の数および増分は設計的事項である。シフトレジスタ40の出力タップは、N1対1マルチプレクサ42の入力端に接続される。マルチプレクサ42は、制御入力Cに加えられる制御信号に応答して、タップの1つからその出力端に信号を出力する。制御信号はユーザにより生成されるか、あるいは、上述した自動較正アルゴリズムを介して生成される。図7は、順次遅延したサンプリングクロック位相を生成するための別の回路のブロック図である。この回路は、増幅器またはインバータ回路であってもよいのようなカスケード接続されたアナログ遅延回路からなるタップ付きアナログ遅延線50を備える。この例では、各増幅器により与えられる遅延量は比較的小さくてもよくナノ秒のオーダ、それは増幅器の固有の遅延量に相当する。こうしてサンプリングクロック位相は、比較的細かい刻みで生成することができる。当然ではあるが、各遅延量は、回路素子を適当に選択することにより、比較的長い間隔で生成することもできる。遅延線のタップは、M1対1マルチプレクサ52の入力接続部に接続される。マルチプレクサ52は、制御入力端Cに印加される制御信号に応答して、タップの1つからその出力接続部に信号を供給する。制御信号はユーザにより生成されるか、あるいは上述した自動較正アルゴリズムを介して生成される。さらに別の実施形態では、アナログ位相シフト回路50、52の入力部がデジタル位相シフト回路40、42の出力部に接続され、アナログマルチプレクサ52から出力サンプリングクロックを取り出すこともできる。デジタルシフタ40、42では粗い位相調整が行われ、アナログシフタ50、52では細かい位相調整を行うことができる。遅延線およびマルチプレクサ、またはカウンタおよび論理デバイス、またはプログラマブル論理アレイデバイス等を用いた多くの別のクロック位相調整回路がある。特定タイプの選択は主に、IC製造技術および設計者の好みに依存する。図8は、例えば図6または図7のいずれかのように構成することができる位相シフタ85により作り出されるサンプリングクロック位相を有するアナログ/デジタルコンバータ80を備えたADCシステムを示す。位相シフタ85は、18MHz論理クロック信号に応答し、そこからサンプリングクロックを生成する。アナログ/デジタルコンバータ80からのデジタル出力は、マルチプレクサ82の第1の入力端に直接的に接続されるほか、Dフリップフロップを介してマルチプレクサの第2の入力端に接続される。マルチプレクサ82の出力は、論理クロックに同期させるために、さらに別のDフリップフロップ83に入力される。フリップフロップ83は18MHzクロック信号によりクロックされ、フリップフロップ81は18MHzクロック信号のコンプリメント信号によりクロックされる。マルチプレクサ82は、I2Cバス上に供給される制御信号delayADCoutput遅延_ADC_出力により静的に制御される。フリップフロップ81およびマルチプレクサ82はクロック転送回路を形成する。この回路は、比較的大きく位相シフトされたサンプリング信号を用いるために必要な場合がある。アナログ/デジタルコンバータの出力が時間的に18MHz論理クロックの立ち上がりエッジ近くで変化するように、サンプリング位相が選択された場合、制御信号delayADCoutput遅延_ADC_出力は、フリップフロップ81を介してその出力がアナログ/デジタルコンバータに接続されるようにマルチプレクサを設定する。これは、アナログ/デジタルコンバータ出力と18MHz論理クロックとの間の半サイクルのタイミングマージンを与える。別の実施形態として、選択されたサンプリングクロック位相について、アナログ/デジタルコンバータの出力が18MHz論理クロックの立ち下がりエッジ近くで変化するように選択された場合には、制御信号delayADCoutput遅延_ADC_出力に著しくタイミング不良が生じないように、その出力をアナログ/デジタルコンバータに直接接続するようにマルチプレクサを制御する。マルチプレクサの制御信号delayADCoutput遅延_ADC_出力は、サンプリングクロック位相選択と同時に確立され、サンプリング位相選択が動的に変化していなければ、比較的静的な状態を維持する。後者の場合、制御信号delayADCoutput遅延_ADC_出力は動的にも変更されるようにしなければならない。