"各々が垂直方向に配向された半導体ボディを有する第1及び少なくとも第2のフィン構造体であって、前記垂直方向に配向された半導体ボディは垂直面を含む、第1及び少なくとも第2のフィン構造体と、前記第1及び少なくとも第2のフィン構造体の各々内の、第1の抵抗器及び少なくとも第2の抵抗器を形成するように、前記半導体ボディ内に存在するある濃度のドーパントイオンを含むドープ領域と、前記第1及び少なくとも第2のフィン構造体の前記ドープ領域の外側部分上に形成され、かつ、前記第1及び少なくとも第2の抵抗器が互いに電気的に並列接続されるように電気的に接続された、一対の併合したフィンと、を含む構造体。前記第1及び少なくとも第2のフィン構造体の前記ドープ領域の各々は、前記垂直方向に配向された半導体ボディ内に存在し、前記垂直面から内方に延びる、請求項1に記載の構造体。前記第1及び少なくとも第2のフィン構造体の前記ドーパントイオンは、前記半導体ボディの厚さ及前記ドーパントイオンの濃度に依存しない所定の深さまで、前記半導体ボディ内に拡散する、請求項1に記載の構造体。前記第1及び少なくとも第2のフィン構造体の前記半導体ボディの各々は、水平面の上にフィンキャップ誘電体層を有する、請求項1に記載の構造体。前記フィンキャップ誘電体層はSiO2から成る、請求項4に記載の構造体。前記第1及び第2のフィン構造体は、基板の絶縁体材料層上に配置される、請求項1に記載の構造体。前記第1及び少なくとも第2のフィン構造体の前記半導体ボディは、前記半導体ボディの前記垂直面及び上部水平面、並びに、前記第1及び少なくとも第2のフィン半導体ボディの前記垂直面の中間にある下部水平面において、前記第1及び少なくとも第2のフィン構造体の前記半導体ボディに接触する誘電体層と、前記誘電体層に接触する導電性プレートと、を含む、請求項1に記載の構造体。前記導電性プレートは、TiN、TaN、又はWNから成る、請求項7に記載の構造体。前記誘電体層はHfO2から成る、請求項7に記載の構造体。前記第1のフィン構造体の前記ドープ領域は、前記少なくとも第2のフィン構造体の前記ドープ領域とは異なるドーパント型又はこれと同じドーパント型を有する、請求項1に記載の構造体。前記併合したフィンの対は、前記併合したフィンの対の上面上に複数のコンタクトを含む、請求項1に記載の構造体。前記併合したフィンの対はシリコンから成る、請求項1に記載の構造体。前記第1及び少なくとも第2のフィン構造体の前記半導体ボディは、前記半導体ボディの前記垂直面及び上部水平面、並びに、前記第1及び少なくとも第2のフィン半導体ボディの前記垂直面の中間にある下部水平面において、前記第1及び少なくとも第2のフィン構造体の前記半導体ボディに接触する第1の導電性プレートと、前記第1の導電性プレートに接触する誘電体層と、前記誘電体層に接触する第2の導電性プレートと、を含む、請求項1に記載の構造体。前記第1及び第2の導電性プレートは、W、TiN、TaN、又はWNから成る、請求項13に記載の構造体。前記第1及び少なくとも第2のフィン構造体の前記半導体ボディの各々は、単結晶Si又はSiGeから成る、請求項1に記載の構造体。構造体を形成する方法であって、各々が垂直方向に配向された半導体ボディを有する、第1及び少なくとも第2のフィン構造体を形成するステップであって、前記垂直方向に配向された半導体ボディは垂直面を含む、形成するステップと、前記第1及び少なくとも第2のフィン構造体の各々内に、第1の抵抗器及び少なくとも第2の抵抗器を形成するように前記半導体ボディ内に存在するある濃度のドーパントイオンを含むドープ領域を形成するステップと、前記第1及び少なくとも第2のフィン構造体の前記ドープ領域の外側部分上に形成され、かつ、前記第1及び少なくとも第2の抵抗器が互いに電気的に並列接続されるように電気的に接続された一対の併合したフィンを形成するステップと、を含む方法。前記第1及び少なくとも第2のフィン構造体の前記ドープ領域の各々は、前記垂直方向に配向された半導体ボディ内に存在し、前記垂直面から内方に延びる、請求項16に記載の方法。前記第1及び少なくとも第2のフィン構造体の前記ドーパントイオンは、前記半導体ボディの厚さ及前記ドーパントイオンの前記濃度に依存しない所定の深さまで、前記半導体ボディ内に拡散する、請求項16に記載の方法。前記第1及び少なくとも第2のフィン構造体の前記半導体ボディの各々は、水平面の上にフィンキャップ誘電体層を有する、請求項16に記載の方法。前記第1及び少なくとも第2のフィン構造体は、基板の絶縁体材料層の上に配置される、請求項16に記載の方法。前記第1及び少なくとも第2のフィン構造体の前記半導体ボディは、前記第1及び少なくとも第2のフィン構造体の各々内の、第1の抵抗器及び少なくとも第2の抵抗器を形成するように、前記半導体ボディ内に存在するある濃度のドーパントイオンを含むドープ領域と、前記第1及び少なくとも第2のフィン構造体の前記ドープ領域の外側部分上に形成され、かつ、前記第1及び少なくとも第2の抵抗器が互いに電気的に並列接続されるように電気的に接続された、一対の併合したフィンと、を含む、請求項16に記載の方法。前記第1のフィン構造体の前記ドープ領域は、前記少なくとも第2のフィン構造体の前記ドープ領域とは異なるドーパント型又はこれと同じドーパント型を有する、請求項16に記載の方法。前記併合したフィンの対は、前記併合したフィンの対の上面上に複数のコンタクトを含む、請求項16に記載の方法。前記第1及び少なくとも第2のフィン構造体の前記半導体ボディは、前記半導体ボディの前記垂直面及び上部水平面、並びに、前記第1及び少なくとも第2のフィン半導体ボディの前記垂直面の中間にある下部水平面において、前記第1及び少なくとも第2のフィン構造体の前記半導体ボディに接触する第1の導電性プレートと、前記第1の導電性プレートに接触する誘電体層と、前記誘電体層に接触する第2の導電性プレートと、を含む、請求項16に記載の方法。少なくとも1つの並列抵抗回路を含む集積回路であって、前記少なくとも1つの並列抵抗回路は、各々が垂直方向に配向された半導体ボディを有する、第1及び少なくとも第2のフィン構造体であって、前記垂直方向に配向された半導体ボディは垂直面を含む、第1及び少なくとも第2のフィン構造体と、前記第1及び少なくとも第2のフィン構造体の各々内の、第1の抵抗器及び少なくとも第2の抵抗器を形成するように前記半導体ボディ内に存在するある濃度のドーパントイオンを含むドープ領域と、前記第1及び少なくとも第2のフィン構造体の前記ドープ領域の外側部分上に形成され、かつ、前記第1及び少なくとも第2の抵抗器が互いに電気的に並列接続されるように電気的に接続された、一対の併合したフィンと、を含む、集積回路。finFET構造体に適合する抵抗器を有する半導体構造体及びその製造方法を提供する。本発明は、finFET構造に適合する抵抗器を含む半導体構造体及びその製造方法に関する。本発明の一態様は、標準的なfinFETプロセスにおいて並列抵抗回路を作製する技術を提供することである。例えば、第1の態様において、並列抵抗型半導体の構造体が、第1及び少なくとも第2のフィン構造体を含む。第1及び少なくとも第2のフィン構造体の各々は、垂直方向に配向された半導体ボディを有する。垂直方向に配向された半導体ボディは垂直面を含む。この構造体は、第1及び少なくとも第2のフィン構造体の各々内のドープ領域をさらに含む。第1の抵抗器及び少なくとも第2の抵抗器を形成するように、半導体ボディ内にある濃度のドーパントイオンが存在する。この構造体は、第1及び少なくとも第2のフィン構造体のドープ領域の外側部分上に形成された一対の併合されたフィンをさらに含む。一対の併合されたフィンは、第1及び少なくとも第2の抵抗器が互いに電気的に並列接続されるように、電気的に接続される。本発明の第2の態様において、構造体を形成する方法が、第1及び少なくとも第2のフィン構造体を形成するステップを含む。第1及び少なくとも第2のフィン構造体の各々は、垂直方向に配向された半導体ボディを有する。垂直方向に配向された半導体ボディは、垂直面を含む。本方法はさらに、第1及び少なくとも第2のフィン構造体の各々内にドープ領域を形成するステップを含む。第1の抵抗器及び少なくとも第2の抵抗器を形成するように、半導体ボディ内にある濃度のドーパントイオンが存在する。本方法は、第1及び少なくとも第2のフィン構造体のドープ領域の外側部分上に一対の併合されたフィンを形成するステップをさらに含む。一対の併合されたフィンは、第1及び少なくとも第2の抵抗器が互いに電気的に並列接続されるように、電気的に接続される。本発明の第3の態様において、少なくとも1つの並列抵抗回路を含む集積回路が、第1及び少なくとも第2のフィン構造体を含む。第1及び少なくとも第2のフィン構造体の各々は、垂直方向に配向された半導体ボディを有する。垂直方向に配向された半導体ボディは、垂直面を含む。この回路はさらに、第1及び少なくとも第2のフィン構造体の各々内のドープ領域をさらに含む。第1の抵抗器及び少なくとも第2の抵抗器を形成するように、半導体ボディ内にある濃度のドーパントイオンが存在する。この回路は、第1及び少なくとも第2のフィン構造体のドープ領域の外側部分上に形成された一対の併合されたフィンをさらに含む。一対の併合されたフィンは、第1及び少なくとも第2の抵抗器が互いに互いに電気的に並列接続されるように、電気的に接続される。有利なことに、上述の技術は、現在のCMOS抵抗器スキームの再設計を必要としないフィン構造体を提供する。本発明のこれらの及び他の目的、特徴、及び利点は、添付図面と共に読まれるべき、例証的な実施形態についての以下の詳細な説明から明らかになるであろう。本発明は、互いに並列な少なくとも2つの抵抗器を含む半導体構造体に関する。finFET構造体に適合する半導体構造体及びその製造方法が、添付図面に詳細に示される。このfinFETは、デュアルゲートfinFETであっても、又はトライゲートfinFETであってもよい。本明細書において、フィンという用語は、FETのボディとして用いられる半導体材料を示すために用いられる。図1は、本発明の例証的な実施形態による例示的な半導体構造体100を示す。半導体構造体100は、第1及び少なくとも第2のフィン構造体105、110を含む。第1及び少なくとも第2のフィン構造体105、110の各々は、垂直方向に配向された半導体ボディ115、116を有する。垂直方向に配向された半導体ボディ115、116の各々は、垂直面120、121を含む。参照番号120、121は、フィン105、110の各々の露出した垂直面を指す。第1及び少なくとも第2のフィン構造体105、110の各々内のドープ領域125、126は、第1の抵抗器及び少なくとも第2の抵抗器130、135を形成するように、半導体ボディ115、116内にある濃度のドーパントイオンを含む。従って、第1及び少なくとも第2のフィン構造体105、110は、それぞれ、第1及び少なくとも第2の抵抗器130、135となる。一対の併合したフィン140a、140bが、第1及び少なくとも第2のフィン構造体105、110のドープ領域125、126の外側部分145a-145d上に形成される。併合したフィン140a、140bの対は、第1及び少なくとも第2の抵抗器130、135が互いに電気的に並列接続されるように、第1及び少なくとも第2のフィン構造体105、110に電気的に接続される。図2-図21は、フィン構造体105、110、即ち、垂直方向に配向された薄い半導体ボディ115、116の一部分内に形成された少なくとも2つの抵抗器130、135を含む半導体構造体100を製造する際に、本発明において用いられる種々のステップを示す。図2は、半導体構造体100の上面図である。図3は、図2の面A-Aに沿って取られた断面図である。図4は、構造体100の等角図である。図3は、半導体ボディ領域115、116、即ち、フィン105、110図1を含むパターン形成されたスタックを有する基板150と、半導体ボディ領域115、116の上に存在するフィンキャップ誘電体層155、156とを含む構造体100を示す。各々のフィン105、110図1は、露出した垂直面120、121図1及び上部水平面を含み、フィンキャップ誘電体層155、156によって保護される、垂直方向に配向される半導体ボディ115、116図1であることに留意されたい。基板150は、これらに限定されるものではないが、酸化物、窒化物、酸窒化物又はこれらの多層とすることができる、絶縁材料から成る上部150bと、シリコンSi又はシリコンゲルマニウムSiGeのような半導体材料から成る下部150aとを含む。領域150及びフィン105、110図1は、SOIシリコンオンインシュレータ材料の部分とすることができる。代替的に、層150b及びフィン105、110は、半導体基板の上に別個に堆積された層である。半導体ボディ、即ち、フィン領域105、110は、これらに限定されるものではないが、単結晶Si又はSiGeとすることができる、いずれかの半導体材料を含む。フィンキャップ誘電体層155、156は、これらに限定されるものではないが、酸化シリコン、窒化シリコン、酸窒化シリコン又はこれらの多層とすることができる、誘電体材料から成る。半導体ボディ115、116は、約300オングストロームから約2000オングストロームまでの垂直方向厚さを有することができる。図3に示される構造体は、当業者には周知の通常のプロセスを用いて製造される。例えば、フィンキャップ誘電体層155、156は、化学気相堆積CVD、プラズマ支援CVD、又は化学溶液堆積のような通常の堆積プロセスを用いて、半導体材料層115、116の上に形成される。代替的に、フィンキャップ誘電体層155、156は、当業者には周知の通常の熱酸化プロセス、窒化プロセス、又は酸窒化プロセスを用いて、半導体ボディ即ち、フィン105、110上に成長させることができる。半導体ボディ115、116上にフィンキャップ誘電体層材料155、156を形成した後、構造体100に、通常のリソグラフィフォトレジスト159をフィンキャップ誘電体層155、156に塗布し、フォトレジスト159を放射パターンに露光させ、通常のレジスト現像液を用いてパターンをフォトレジスト159内に現像することを含む、及び、反応性イオンエッチング、イオンビームエッチング、プラズマエッチング又はレーザアブレーションのような乾式エッチングが施される。エッチングステップは、図5-図7に示される構造体をもたらすための、単一のエッチングプロセス又は複数のエッチングプロセスを含むことができる。エッチング後、フォトレジスト159は、当業者には周知の通常の剥離プロセスを用いて構造体から除去される。垂直方向に配向された半導体ボディ115、116、即ちフィン105、106の上部水平面を保護するフィンキャップ誘電体層155、156を有した状態で、次に、図6に示される構造体100に、ドーパントイオン152と表記されたを半導体ボディ115、116の露出した垂直面内に注入する注入ステップが施され、半導体ボディ115、116内にドープ領域160、161を形成する。ドープ領域160、161は、半導体ボディ115、116の垂直面から内方に延びることに留意されたい。具体的には、ドープ領域160、161は、ドーパント濃度及び注入エネルギーが、半導体ボディを飽和することなく、半導体ボディ115、116の露出した垂直面に貫入するのに十分であるような注入条件を用いて、半導体ボディ115、116の露出した垂直面の各々内に形成される。半導体ボディを飽和することなく、半導体ボディの表面に貫入するのに十分に深いという句は、上記に示された注入ステップにおいて用いられるドーパントイオンが、半導体ボディを完全に通っては注入されないことを意味することに留意されたい。従って、注入ステップにおいて、ドーパントイオンは、主として半導体ボディの垂直側壁付近に位置する注入領域を形成するように注入され、この注入領域は、半導体ボディの内部まで延びない。非常に薄いフィンを用いる場合、フィンがフィン全体にわたってかなり均一なドーパント濃度飽和したフィンを有するようにドーパントイオンを注入することは、とても容易である。しかしながら、飽和した薄いフィンにより、その抵抗がフィンの厚さに大きく依存する抵抗器がもたらされる。各フィンについての深さ及び濃度はおおよそ等しくなり、各フィン内に実質的に同一の総ドーパントドーズ量をもたらす。しかしながら、アニール後、より厚いフィンは、ドーパントドーズ量がより厚いフィンの上に分布され得るので、より低い最終ドーパント濃度をもたらす。注入ドーズ量を、半導体ボディ115、116内の各ドープ領域についての結果として生じる抵抗を調整するために用い得ることを理解すべきである。例えば、表1は、3つの抵抗器についてのドーパント濃度を示す。用いられるドーパントイオンは、n型ドーパント又はp型ドーパントとすることができる。一実施形態においては、約5キロ電子ボルトKeVから約10KeVまでのエネルギーレベルにおいて、約1×1014原子/cm2から約5×1015原子/cm2までのドーズ量でのホウ素注入が行われる。第1のフィン構造体105のドープ領域115は、少なくとも第2のフィン構造体110のドープ領域116と異なるドーパント型又はこれと同じドーパント型のいずれかを有し得ることを理解すべきである。ドープされた半導体ボディ115、116は、化学気相堆積、物理気相堆積、プラズマドーピング、又はこれらの組み合わせのようなブランケット堆積プロセスによって形成することができる。注入ステップは、マスクを用いない又はマスクを用いたイオン注入プロセスを用いて行うことができる。注入ステップの後、例えば、約5秒間、約1000°Cで、ドーパントイオンを、フィンを通ってフィンの厚さ並びにドーパントイオン濃度に依存しない所定の深さまで拡散させるように働く高速熱アニールRTAプロセスが、構造体100に施される。例えば、活性化アニールステップは、約1分又はそれより長い時間、約700°C又はそれより高い温度で、ヘリウムHe、アルゴンAr又はこれらの混合物などの不活性雰囲気中で行われる。図8-図10を参照すると、アニールプロセスの後、誘電体層175が、垂直方向に配向された半導体ボディ115、116の上に形成される。誘電体層175は、これに限定されるものではないが、酸化ハフニウムとすることができる、誘電体材料を含む。誘電体層175は、半導体ボディ115、116の垂直面及び上部水平面、並びに、第1及び少なくとも第2のフィン半導体ボディ115、116の垂直面120、121の中間にある下部水平面において、第1及び少なくとも第2のフィン構造体105、110の半導体ボディ115、116に接触する。誘電体層175の堆積後、導電層180が、誘電体層175の上に形成される。導電層180は、これらに限定されるものではないが、窒化チタンTiN、窒化タンタルTaN、窒化タングステンWN、窒化チタンアルミニウムTiAlN、窒化炭素タンタルTaCN、コバルトタングステンリン化物CoWP、チタンTi、タンタルTa、タングステンW、又はこれらの組み合わせとすることができる導電性材料から成り、当業者には周知の通常の堆積プロセスを用いて、図11-図14に示される構造体全体の上に形成される。誘電体層175及び導電層180は、化学気相堆積CVD、物理堆積スパッタリング、プラズマ支援CVD、原子層堆積、又は化学溶液堆積などの通常の堆積プロセスを用いて形成することができる。形成される結果として得られる構造体が、図8-図10に示される。次に、例えば、図11-図14に示される構造体をもたらすように、図8-図10に示される構造体の一部分の上に、パターン形成されたマスキング層185が形成される。結果として得られるこの構造体は、依然として、パターン形成されたスタック導電層180、誘電体層175、フィンキャップ誘電体層155、156及び半導体層115、116を含み、パターン形成されたマスキング層185は、パターン形成されたスタックの端部を露出したままにしながら、導電層180、誘電体層175、フィンキャップ誘電体層155、156及び半導体ボディ115、116の一部分を保護することに留意されたい。フォトレジスト図示せずがマスキング層185に塗布され、通常のリソグラフィ及びエッチングが、パターン形成されたマスキング層の形成に用いられる。エッチングステップの後、構造体からフォトレジストが除去され、図11-図14に示される構造体をもたらす。導電層を構造体から選択的に除去する通常のエッチングプロセスを用いて、構造体から、パターン形成されたマスキング層185によって保護されない導電層180が除去される。導電層180の一部分が構造体100から除去された後に形成される結果として得られる構造体が、例えば図14に示される。図14に示される構造体は、パターン形成されたマスキング層185によって保護されない、半導体ボディ115、116の露出された端部170a、170b、171a、171bを有することに留意されたい。次いで、当業者には周知の通常のプロセスを用いて、パターン形成されたマスキング層が除去される。図15-図17に示されるように、フィン構造体105、110の一部分の上に、多結晶シリコン又はポリシリコンポリ-Si又はポリとしても知られる190の厚膜が形成される。次に、多結晶シリコン190の厚膜に、ドーパントイオン195と表記されるを多結晶シリコン190内に注入する注入ステップが施される。フィン構造体105、110の上のドープされたポリ190は、フィントランジスタのためのゲート電極とすることができる。ドープされたポリ190はまた、例えば、ソース/ドレイン注入を加える、finFET標準プロセスフローにおいて後で形成され得る他の注入領域を保護することもできる。ドープされたポリ190が形成された後、図18-図19に示されるように、一対の併合されたフィン140a、140bが形成される。併合されたフィン140a、140bは、これらに限定されるものではないが、TiN、TaN、WN、TiAlN、TaCN、CoWP、Ti、Ta、W、又はこれらの組み合わせとすることができる、導電性材料から成り、当業者には周知の通常の堆積プロセスを用いて形成される。併合されたフィン140a、140bは、第1及び第2のフィン構造体105、110に対して実質的に垂直である。フィン構造体105、110は、それぞれ、第1の抵抗器130及び第2の抵抗器135となる。併合されたフィン140a、140bの対は、第1及び第2のフィン構造体105、110の端部170a、170b、171a、171bと共に形成される。併合されたフィン140a、140bは、第1及び少なくとも第2の抵抗器130、135が互いに電気的に並列接続されるように、第1及び第2のフィン構造体105、110に電気的に接続される。併合されたフィン140a、140bの高さは、第1及び少なくとも第2のフィン構造体105、110と同じ高さにすることができる。併合されたフィン140a、140bの対が形成された後、図20-図21に示されるように、併合されたフィン140a、140bの対の上に、少なくとも1つのコンタクト197が形成される。種々のコンタクトは、誘電体層175内に形成され、種々のコンタクトを形成するように金属で充填されたホール図示せずを介して形成することもできる。図22は、構造体200の別の実施形態を示す。構造体200は、2つより多い抵抗器が並列抵抗回路内に形成される点を除いて、構造体100に類似している。図23は、構造体300の別の実施形態を示す。構造体300は、フィンキャップ誘電体層155、156が構造体300内に形成されない点を除いて、構造体100に類似している。換言すれば、構造体300において、構造体100内にあるフィンキャップ誘電体層155、156は省略されている。図24は、構造体400の別の実施形態を示す。構造体400は、半導体ボディ415、416が形成された後、第1の導電層480が半導体ボディ415、416の上に形成される点を除いて、構造体300に類似している。次に、誘電体層475が第1の導電層480の上に形成され、最後に第2の導電層485が誘電体層475の上に形成される。誘電体層475並びに第1及び第2の導電層480、485を形成する材料及びプロセスは、構造体100に関して説明されたものと類似している。図25は、構造体100の並列抵抗回路図を示す概略図を示す。構造体100は、抵抗器の各々と直列のキャパシタをさらに含むことができる。finFET構造体に適合する金属-絶縁体-金属キャパシタMIMCAPのようなキャパシタの形成は、引用によりその開示が本明細書に組み入れられる2010年6月3日出願の米国特許出願第12/793,292号に開示される。本発明の並列抵抗回路の少なくとも一部分を集積回路内に実装することができる。集積回路を形成する際、典型的には、複数の同一のダイが、半導体ウェハの表面上に繰返しパターンで形成される。各々のダイは、本明細書で説明されるデバイスを含み、かつ、他の構造体及び/又は回路を含むことができる。個々のダイがウェハから切断又はダイスカットされ、次いで集積回路としてパッケージングされる。当業者であれば、ウェハをどのようにダイスカットし、ダイをパッケージングして集積回路を生成するかを知っている。そのように製造された集積回路は、本発明の一部であると見なされる。上述の本発明の例示的な実施形態は、多数の異なる方法で実施できることが認識され、且つそれを理解すべきである。本明細書で提供される本発明の教示が与えられた場合、当業者であれば、本発明の他の実施を企図することができるであろう。実際に、添付図面を参照して本発明の例証的な実施形態が本明細書で説明されたが、本発明は、それらの正確な実施形態に限定されるものではないこと、及び、本発明の範囲及び趣旨から逸脱することなく、当業者により種々の他の変更又は修正を行い得ることを理解すべきである。"