"絶縁層と、前記絶縁層中に埋め込まれたソース電極、およびドレイン電極と、前記絶縁層表面、前記ソース電極表面、および前記ドレイン電極表面、の一部と接する酸化物半導体層と、前記酸化物半導体層を覆うゲート絶縁層と、前記ゲート絶縁層上のゲート電極と、を有し、前記絶縁層表面の一部であって、前記酸化物半導体層と接する領域は、その二乗平均平方根粗さが1nm以下であり、前記絶縁層表面の一部と前記ソース電極表面との高低差、または前記絶縁層表面の一部と前記ドレイン電極表面との高低差は、5nm以上である半導体装置。前記絶縁層表面の一部と前記ソース電極表面との高低差、または前記絶縁層表面の一部と前記ドレイン電極表面との高低差は、20nm以下である請求項1に記載の半導体装置。第1のトランジスタと、前記第1のトランジスタ上の第2のトランジスタと、を有し、前記第1のトランジスタは、第1のチャネル形成領域と、前記第1のチャネル形成領域上に設けられた第1のゲート絶縁層と、前記第1のチャネル形成領域と重畳して、前記第1のゲート絶縁層上に設けられた第1のゲート電極と、前記第1のチャネル形成領域と電気的に接続する第1のソース電極及び第1のドレイン電極と、を含み、前記第2のトランジスタは、絶縁層中に埋め込まれた第2のソース電極、および第2のドレイン電極と、前記絶縁層表面、前記第2のソース電極表面、および前記第2のドレイン電極表面、の一部と接する第2のチャネル形成領域と、前記第2のチャネル形成領域を覆う第2のゲート絶縁層と、前記第2のゲート絶縁層上の第2のゲート電極と、を有し、前記絶縁層表面の一部であって、前記第2のチャネル形成領域と接する領域は、その二乗平均平方根粗さが1nm以下であり、前記絶縁層表面の一部と前記第2のソース電極表面との高低差、または前記絶縁層表面の一部と前記第2のドレイン電極表面との高低差は、5nm以上である半導体装置。前記絶縁層表面の一部と前記第2のソース電極表面との高低差、または前記絶縁層表面の一部と前記第2のドレイン電極表面との高低差は、20nm以下である請求項3に記載の半導体装置。二乗平均平方根粗さが1nm以下の表面にソース電極およびドレイン電極を形成し、前記ソース電極および前記ドレイン電極を覆うように絶縁層を形成し、前記絶縁層の表面に平坦化処理を施して、二乗平均平方根粗さが1nm以下の表面を一部に有する平坦化処理が施された絶縁層を形成し、前記平坦化処理が施された絶縁層に、前記ソース電極および前記ドレイン電極にまで達する開口を形成することで、前記平坦化処理が施された絶縁層表面の一部と前記ソース電極表面との高低差、または前記平坦化処理が施された絶縁層表面の一部と前記ドレイン電極表面との高低差を5nm以上とし、前記平坦化処理が施された絶縁層の表面、前記ソース電極表面、および前記ドレイン電極表面、の一部と接する酸化物半導体層を形成し、前記酸化物半導体層を覆うゲート絶縁層を形成し、前記ゲート絶縁層上にゲート電極を形成する、半導体装置の作製方法。二乗平均平方根粗さが1nm以下の表面にソース電極およびドレイン電極を形成し、前記ソース電極および前記ドレイン電極を覆うように絶縁層を形成し、前記絶縁層の表面に平坦化処理を施して、二乗平均平方根粗さが1nm以下の表面を一部に有する平坦化処理が施された絶縁層を形成すると共に、前記ソース電極および前記ドレイン電極を露出させ、前記ソース電極および前記ドレイン電極を薄膜化することで、前記平坦化処理が施された絶縁層表面の一部と前記ソース電極表面との高低差、または前記平坦化処理が施された絶縁層表面の一部と前記ドレイン電極表面との高低差を5nm以上とし、前記平坦化処理が施された絶縁層の表面、前記ソース電極表面、および前記ドレイン電極表面、の一部と接する酸化物半導体層を形成し、前記酸化物半導体層を覆うゲート絶縁層を形成し、前記ゲート絶縁層上にゲート電極を形成する、半導体装置の作製方法。前記平坦化処理が施された絶縁層表面の一部と前記ソース電極表面との高低差、または前記平坦化処理が施された絶縁層表面の一部と前記ドレイン電極表面との高低差を20nm以下とする、請求項5または6に記載の半導体装置の作製方法。チャネル形成領域と、前記チャネル形成領域上の第1のゲート絶縁層と、前記チャネル形成領域と重畳する、前記第1のゲート絶縁層上の第1のゲート電極と、前記チャネル形成領域と電気的に接続する第1のソース電極および第1のドレイン電極と、を有する第1のトランジスタを形成し、前記第1のトランジスタを覆う、表面の二乗平均平方根粗さが1nm以下の第1の絶縁層を形成し、前記第1の絶縁層の表面に第2のソース電極および第2のドレイン電極を形成し、前記第2のソース電極および前記第2のドレイン電極を覆うように第2の絶縁層を形成し、前記第2の絶縁層の表面に平坦化処理を施して、二乗平均平方根粗さが1nm以下の表面を一部に有する平坦化処理が施された絶縁層を形成し、前記平坦化処理が施された絶縁層に、前記第2のソース電極および前記第2のドレイン電極にまで達する開口を形成することで、前記平坦化処理が施された絶縁層表面の一部と前記第2のソース電極表面との高低差、または前記平坦化処理が施された絶縁層表面の一部と前記第2のドレイン電極表面との高低差を5nm以上とし、前記平坦化処理が施された絶縁層の表面、前記第2のソース電極表面、および前記第2のドレイン電極表面、の一部と接する酸化物半導体層を形成し、前記酸化物半導体層を覆う第2のゲート絶縁層を形成し、前記第2のゲート絶縁層上に第2のゲート電極を形成する、半導体装置の作製方法。チャネル形成領域と、前記チャネル形成領域上の第1のゲート絶縁層と、前記チャネル形成領域と重畳する、前記第1のゲート絶縁層上の第1のゲート電極と、前記チャネル形成領域と電気的に接続する第1のソース電極および第1のドレイン電極と、を有する第1のトランジスタを形成し、前記第1のトランジスタを覆う、表面の二乗平均平方根粗さが1nm以下の第1の絶縁層を形成し、前記第1の絶縁層の表面に第2のソース電極および第2のドレイン電極を形成し、前記第2のソース電極および前記第2のドレイン電極を覆うように第2の絶縁層を形成し、前記第2の絶縁層の表面に平坦化処理を施して、二乗平均平方根粗さが1nm以下の表面を一部に有する平坦化処理が施された絶縁層を形成すると共に、前記第2のソース電極および前記第2のドレイン電極を露出させ、前記第2のソース電極および前記第2のドレイン電極を薄膜化することで、前記平坦化処理が施された絶縁層表面の一部と前記第2のソース電極表面との高低差、または前記平坦化処理が施された絶縁層表面の一部と前記第2のドレイン電極表面との高低差を5nm以上とし、前記平坦化処理が施された絶縁層の表面、前記第2のソース電極表面、および前記第2のドレイン電極表面、の一部と接する酸化物半導体層を形成し、前記酸化物半導体層を覆う第2のゲート絶縁層を形成し、前記第2のゲート絶縁層上に第2のゲート電極を形成する、半導体装置の作製方法。前記平坦化処理が施された絶縁層表面の一部と前記第2のソース電極表面との高低差、または前記平坦化処理が施された絶縁層表面の一部と前記第2のドレイン電極表面との高低差を20nm以下とする、請求項8または9に記載の半導体装置の作製方法。トランジスタを微細化する場合には、製造工程において発生する不良が大きな問題となる。例えば、ソース電極またはドレイン電極、あるいは、ゲート電極等の配線上に、トランジスタの半導体層を成膜する場合、該配線は半導体層と比較して大きな膜厚を有するため、微細化に伴う半導体層の膜厚の縮小によって半導体層の被覆性が低下し、断線や接続不良などが生じうる。また、トランジスタを微細化する場合には、短チャネル効果の問題も生じる。短チャネル効果とは、トランジスタの微細化チャネル長Lの縮小に伴って顕在化する電気特性の劣化である。短チャネル効果は、ドレインの電界の効果がソースにまでおよぶことに起因するものである。短チャネル効果の具体例としては、しきい値電圧の低下、S値の増大、漏れ電流の増大などがある。特に、酸化物半導体を用いたトランジスタは、シリコンを用いたトランジスタのようにドーピングによるしきい値制御を適用することができないため、短チャネル効果が現れやすい傾向にある。そこで、開示する発明の一態様は、不良を抑制しつつ微細化を達成した半導体装置の提供を目的の一とする。または、良好な特性を維持しつつ微細化を達成した半導体装置の提供を目的の一とする。開示する発明の一態様は、絶縁層と、絶縁層中に埋め込まれたソース電極と、ドレイン電極と、絶縁層表面、ソース電極表面、およびドレイン電極表面、の一部と接する酸化物半導体層と、酸化物半導体層を覆うゲート絶縁層と、ゲート絶縁層上のゲート電極と、を有し、絶縁層表面の一部であって、酸化物半導体層と接する領域は、その二乗平均平方根RMS粗さが1nm以下であり、絶縁層表面の一部とソース電極表面との高低差、および絶縁層表面の一部とドレイン電極表面との高低差は、5nm以上の半導体装置である。なお、上記半導体装置において、絶縁層表面の一部とソース電極表面との高低差、および絶縁層表面の一部とドレイン電極表面との高低差は、20nm以下である場合がある。なお、本明細書において、二乗平均平方根RMS:RootMeanSquare粗さとは、断面曲線に対するRMS粗さを、測定面に対して適用できるよう、三次元に拡張したものである。基準面から指定面までの偏差の自乗を平均した値の平方根で表現され、次式で与えられる。なお、測定面とは、全測定データの示す面であり、下記の式で表す。また、指定面とは、粗さ計測の対象となる面であり、座標X1,Y1X1,Y2X2,Y1X2,Y2で表される4点により囲まれる長方形の領域とし、指定面が理想的にフラットであるとしたときの面積をS0とする。なお、S0は下記の式で求められる。また、基準面とは、指定面の平均の高さにおける、XY平面と平行な面のことである。つまり、指定面の高さの平均値をZ0とするとき、基準面の高さもZ0で表される。なお、Z0は下記の式で求められる。なお、本明細書において、二乗平均平方根RMS粗さは、原子間力顕微鏡AFM;AtomicForceMicroscopeを用いて得られるAFM像から、10nm×10nmの領域、好ましくは100nm×100nmの領域、より好ましくは1μm×1μmの領域において算出されるものである。開示する発明の別の一態様は、第1のトランジスタと、第1のトランジスタ上の第2のトランジスタと、を有し、第1のトランジスタは、第1のチャネル形成領域と、第1のチャネル形成領域上に設けられた第1のゲート絶縁層と、第1のチャネル形成領域と重畳して、第1のゲート絶縁層上に設けられた第1のゲート電極と、第1のチャネル形成領域と電気的に接続する第1のソース電極及び第1のドレイン電極と、を含み、第2のトランジスタは、絶縁層中に埋め込まれた第2のソース電極、および第2のドレイン電極と、絶縁層表面、第2のソース電極表面、および第2のドレイン電極表面、の一部と接する第2のチャネル形成領域と、第2のチャネル形成領域を覆う第2のゲート絶縁層と、第2のゲート絶縁層上の第2のゲート電極と、を有し、絶縁層表面の一部であって、第2のチャネル形成領域と接する領域は、その二乗平均平方根粗さが1nm以下であり、絶縁層表面の一部と第2のソース電極表面との高低差、および絶縁層表面の一部と第2のドレイン電極表面との高低差は、5nm以上の半導体装置である。なお、上記半導体装置において、絶縁層表面の一部と第2のソース電極表面との高低差、および絶縁層表面の一部と第2のドレイン電極表面との高低差は、20nm以下である場合がある。開示する発明の別の一態様は、二乗平均平方根粗さが1nm以下の表面にソース電極およびドレイン電極を形成し、ソース電極およびドレイン電極を覆うように絶縁層を形成し、絶縁層の表面に平坦化処理を施して、二乗平均平方根粗さが1nm以下の表面を有する平坦化処理が施された絶縁層を形成し、平坦化処理が施された絶縁層に、ソース電極およびドレイン電極にまで達する開口を形成することで、平坦化処理が施された絶縁層表面の一部とソース電極表面との高低差、および平坦化処理が施された絶縁層表面の一部とドレイン電極表面との高低差を5nm以上とし、平坦化処理が施された絶縁層の表面、ソース電極表面、およびドレイン電極表面、の一部と接する酸化物半導体層を形成し、酸化物半導体層を覆うゲート絶縁層を形成し、ゲート絶縁層上にゲート電極を形成する、半導体装置の作製方法である。または、二乗平均平方根粗さが1nm以下の表面にソース電極およびドレイン電極を形成し、ソース電極およびドレイン電極を覆うように絶縁層を形成し、絶縁層の表面に平坦化処理を施して、二乗平均平方根粗さが1nm以下の表面を有する平坦化処理が施された絶縁層を形成すると共に、ソース電極およびドレイン電極を露出させ、ソース電極およびドレイン電極を薄膜化することで、平坦化処理が施された絶縁層表面の一部とソース電極表面との高低差、および平坦化処理が施された絶縁層表面の一部とドレイン電極表面との高低差を5nm以上とし、平坦化処理が施された絶縁層の表面、ソース電極表面、およびドレイン電極表面、の一部と接する酸化物半導体層を形成し、酸化物半導体層を覆うゲート絶縁層を形成し、ゲート絶縁層上にゲート電極を形成する、半導体装置の作製方法である。なお、上記半導体装置の作製方法において、平坦化処理が施された絶縁層表面の一部とソース電極表面との高低差、および平坦化処理が施された絶縁層表面の一部とドレイン電極表面との高低差を20nm以下とする場合がある。開示する発明の別の一態様は、チャネル形成領域と、チャネル形成領域上の第1のゲート絶縁層と、チャネル形成領域と重畳する、第1のゲート絶縁層上の第1のゲート電極と、チャネル形成領域と電気的に接続する第1のソース電極および第1のドレイン電極と、を有する第1のトランジスタを形成し、第1のトランジスタを覆う、表面の二乗平均平方根粗さが1nm以下の第1の絶縁層を形成し、第1の絶縁層の表面に第2のソース電極および第2のドレイン電極を形成し、第2のソース電極および第2のドレイン電極を覆うように第2の絶縁層を形成し、第2の絶縁層の表面に平坦化処理を施して、二乗平均平方根粗さが1nm以下の表面を有する平坦化処理が施された絶縁層を形成し、平坦化処理が施された絶縁層に、第2のソース電極および第2のドレイン電極にまで達する開口を形成することで、平坦化処理が施された絶縁層表面の一部と第2のソース電極表面との高低差、および平坦化処理が施された絶縁層表面の一部と第2のドレイン電極表面との高低差を5nm以上とし、平坦化処理が施された絶縁層の表面、第2のソース電極表面、および第2のドレイン電極表面、の一部と接する酸化物半導体層を形成し、酸化物半導体層を覆う第2のゲート絶縁層を形成し、第2のゲート絶縁層上に第2のゲート電極を形成する、半導体装置の作製方法である。または、チャネル形成領域と、チャネル形成領域上の第1のゲート絶縁層と、チャネル形成領域と重畳する、第1のゲート絶縁層上の第1のゲート電極と、チャネル形成領域と電気的に接続する第1のソース電極および第1のドレイン電極と、を有する第1のトランジスタを形成し、第1のトランジスタを覆う、表面の二乗平均平方根粗さが1nm以下の第1の絶縁層を形成し、第1の絶縁層の表面に第2のソース電極および第2のドレイン電極を形成し、第2のソース電極および第2のドレイン電極を覆うように第2の絶縁層を形成し、第2の絶縁層の表面に平坦化処理を施して、二乗平均平方根粗さが1nm以下の表面を有する平坦化処理が施された絶縁層を形成すると共に、第2のソース電極および第2のドレイン電極を露出させ、第2のソース電極および第2のドレイン電極を薄膜化することで、平坦化処理が施された絶縁層表面の一部と第2のソース電極表面との高低差、および平坦化処理が施された絶縁層表面の一部と第2のドレイン電極表面との高低差を5nm以上とし、平坦化処理が施された絶縁層の表面、第2のソース電極表面、および第2のドレイン電極表面、の一部と接する酸化物半導体層を形成し、酸化物半導体層を覆う第2のゲート絶縁層を形成し、第2のゲート絶縁層上に第2のゲート電極を形成する、半導体装置の作製方法である。なお、上記半導体装置の作製方法において、平坦化処理が施された絶縁層表面の一部と第2のソース電極表面との高低差、および平坦化処理が施された絶縁層表面の一部と第2のドレイン電極表面との高低差を20nm以下とする場合がある。なお、上記トランジスタのチャネル長Lは、2μm未満とすることが好ましく、10nm以上350nm0.35μm以下とすると、より好ましい。また、酸化物半導体層の膜厚は、1nm以上50nm以下、好ましくは2nm以上20nm以下、より好ましくは3nm以上15nm以下とする。これにより、高速かつ低消費電力な半導体装置が実現される。また、ゲート絶縁層として、酸化ハフニウムなどの高誘電率材料を用いる。例えば、酸化ハフニウムは比誘電率が15程度であり、酸化シリコンの3~4と比較して非常に大きな値を有している。このような材料を用いることにより、酸化シリコン層換算で15nm未満、好ましくは2nm以上10nm以下のゲート絶縁層を実現することも容易になる。すなわち、半導体装置の微細化が容易になる。また、酸化物半導体層としては、高純度化され、真性化された酸化物半導体を用いる。これにより、酸化物半導体層のキャリア密度を、例えば、1×1012/cm3未満、より好ましくは、1.45×1010/cm3未満とし、トランジスタのオフ電流を、100zA/μm1zAゼプトアンペアは1×10-21A以下、望ましくは10zA/μm以下とし、また、トランジスタのS値を65mV/dec以下、好ましくは63mV/dec未満とすることができる。なお、上述の構成を採用する場合、トランジスタのオフ電流を、理論的には1×10-24A/μm~1×10-30A/μmとすることが可能である。また、ゲート電極は、ソース電極およびドレイン電極と重畳する構造としても良いし、ゲート電極の端のみが、ソース電極の端、およびドレイン電極の端と重畳するような構造としても良い。ここで半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。例えば、表示装置や記憶装置、集積回路などは半導体装置に含まれうる。なお、本明細書において上や下の用語は、構成要素の位置関係が直上または直下であることを限定するものではない。例えば、ゲート絶縁層上のゲート電極の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。また、本明細書において電極や配線の用語は、これらの構成要素を機能的に限定するものではない。例えば、電極は配線の一部として用いられることがあり、その逆もまた同様である。さらに、電極や配線の用語は、複数の電極や配線が一体となって形成されている場合なども含む。また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。なお、本明細書において、電気的に接続には、何らかの電気的作用を有するものを介して接続されている場合が含まれる。ここで、何らかの電気的作用を有するものは、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、何らかの電気的作用を有するものには、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。開示する発明の一態様によって、微細化に伴う問題点を解消することができるため、結果として、トランジスタサイズを十分に小さくすることが可能になる。トランジスタサイズを十分に小さくすることで、半導体装置の占める面積が小さくなり、一基板あたりの半導体装置の取り数が増大する。これにより、半導体装置の製造コストは抑制される。また、半導体装置が小型化されるため、同程度の大きさでさらに機能が高められた半導体装置を実現することができる。また、チャネル長の縮小による、動作の高速化、低消費電力化などの効果を得ることもできる。つまり、開示する発明の一態様により酸化物半導体を用いたトランジスタの微細化が達成されることで、これに付随する様々な効果を得ることが可能である。このように、開示する発明の一態様によって、不良を抑制しつつ、または、良好な特性を維持しつつ、微細化を達成した半導体装置を提供することができる。本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。なお、本明細書における第1、第2、第3などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。実施の形態1本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法について、図1乃至図3を参照して説明する。半導体装置の構成例図1には、半導体装置の構成例を示す。図1Aは、第1の構成例であり、図1Bは、第2の構成例である。また、図1Cは、図1Aの変形例である。図1Aにおけるトランジスタ162は、被形成表面を有する基体140上の絶縁層143bと、絶縁層143bを含む絶縁層中に埋め込まれたソース電極142a、およびドレイン電極142bと、上記絶縁層143bの上面、ソース電極142aの上面、およびドレイン電極142bの上面、の一部と接する酸化物半導体層144と、酸化物半導体層144を覆うゲート絶縁層146と、ゲート絶縁層146上のゲート電極148aと、を有する。図1Aに示すように、トランジスタの活性層に酸化物半導体を用いることで、良好な特性を得ることができる。例えば、トランジスタのS値を65mV/dec以下、好ましくは63mV/dec未満とすることも可能である。また、絶縁層143bの上面の一部特に、被形成表面に平行な領域をいうであって酸化物半導体層と接する領域は、その二乗平均平方根RMS粗さが1nm以下好ましくは、0.5nm以下であり、絶縁層143bの上面の一部とソース電極142aの上面との高低差、および絶縁層143bの上面の一部とドレイン電極142bの上面との高低差は、5nm以上である。上述のように、開示する発明の一態様では、二乗平均平方根RMS粗さが1nm以下という極めて平坦な領域にトランジスタ162のチャネル形成領域が設けられることになる。これにより、トランジスタ162が微細化される状況においても、短チャネル効果などの不具合を防止し、良好な特性を有するトランジスタ162を提供することが可能である。また、被形成表面の平坦性を高めることで、酸化物半導体層144の膜厚分布を均一化して、トランジスタ162の特性を向上させることができる。また、大きな高低差に起因して生じうる被覆性の低下を抑制し、酸化物半導体層144の断線や接続不良を防止することができる。また、上述のように、絶縁層143bの上面の一部とソース電極142aの上面、および絶縁層143bの上面の一部とドレイン電極142bの上面とに、僅かな高低差例えば、5nm以上20nm以下を設けることで、電流のパスが延長される。これにより、トランジスタ162における電界の集中を緩和して、短チャネル効果を抑制することが可能である。ここで、酸化物半導体層144は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層144の水素濃度は5×1019atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下とする。なお、上述の酸化物半導体層144中の水素濃度は、二次イオン質量分析法SIMS:SecondaryIonMassSpectroscopyで測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層144では、水素等のドナーに起因するキャリア濃度が1×1012/cm3未満、望ましくは、1×1011/cm3未満、より望ましくは1.45×1010/cm3未満となる。また、例えば、室温25°Cでのオフ電流ここでは、単位チャネル幅1μmあたりの値は100zA1zAゼプトアンペアは1×10-21A以下、望ましくは10zA以下となる。このように、i型化真性化または実質的にi型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ162を得ることができる。なお、非特許文献7などに開示されているように、キャリア密度が2×1019/cm3と大きいn型の酸化物半導体を用いる場合には、チャネル長が2μm~100μmといった比較的大きいサイズのトランジスタは実現されうる。しかし、このような材料を、微細化チャネル長が2μm未満されたトランジスタに用いると、そのしきい値電圧は大幅にマイナスシフトして、ノーマリーオフ型のトランジスタを実現することが極めて困難になる。つまり、このような材料を用いて作製されたチャネル長が2μm未満のトランジスタは、現実的には使い物にならない。一方で、高純度化され、真性または実質的に真性化された酸化物半導体のキャリア密度は、少なくとも1×1014/cm3未満であり、上述のようにノーマリーオン化の問題が発生しないため、チャネル長が2μm未満の良好な特性を有するトランジスタを容易に実現することが可能である。図1Bにおけるトランジスタ262は、トランジスタ162に類似した構造を有する。すなわち、被形成表面を有する基体240上の絶縁層243bと、絶縁層243bを含む絶縁層中に埋め込まれたソース電極242a、およびドレイン電極242bと、上記絶縁層243bの上面、ソース電極242aの上面、およびドレイン電極242bの上面、の一部と接する酸化物半導体層244と、酸化物半導体層244を覆うゲート絶縁層246と、ゲート絶縁層246上のゲート電極248aと、を有する。また、絶縁層243bの上面の一部であって酸化物半導体層と接する領域は、その二乗平均平方根RMS粗さが1nm以下好ましくは、0.5nm以下であり、絶縁層243bの上面の一部とソース電極242aの上面との高低差、および絶縁層243bの上面の一部とドレイン電極242bの上面との高低差は、5nm以上である。図1Bにおけるトランジスタ262と、図1Aにおけるトランジスタ162の相違点は、上記絶縁層の一部が、ソース電極およびドレイン電極の端を覆うように設けられているか否かである。つまり、図1Aにおけるトランジスタ162では、絶縁層143bがソース電極142aおよびドレイン電極142bを覆うように設けられているのに対して、図1Bにおけるトランジスタ262では、絶縁層243bがソース電極242aおよびドレイン電極242bを覆っていない。図1Bの構成に起因する効果は、図1Aの場合と同様である。すなわち、極めて平坦な領域にトランジスタ262のチャネル形成領域が設けられることになるため、トランジスタ262が微細化される状況においても、短チャネル効果などの不具合を防止し、良好な特性を有するトランジスタ262を提供することが可能になる。また、被形成表面の平坦性を高めることで、酸化物半導体層244の膜厚分布を均一化して、トランジスタ262の特性を向上させることができる。また、大きな高低差に起因して生じうる被覆性の低下を抑制し、酸化物半導体層244の断線や接続不良を防止することができる。また、上述のような、絶縁層とソース電極およびドレイン電極の僅かな高低差に起因して、トランジスタ262における電界の集中を緩和して、短チャネル効果を抑制することが可能である。図1Cにおけるトランジスタ162は、図1Aにおけるトランジスタ162の変形例である。具体的には、図1Aに示す構成において、ソース電極142a、およびドレイン電極142bをテーパー形状としたものに相当する。テーパー角は、例えば、30°以上60°以下とすることができる。なお、テーパー角とは、テーパー形状を有する層例えば、ソース電極142aを、その断面基体140の表面と直交する面に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。半導体装置の作製方法の例次に、上記半導体装置の作製方法の例について、図2および図3を参照して説明する。ここで、図2は図1Aに示すトランジスタ162の作製方法の例について示す図であり、図3は図1Bに示すトランジスタ262の作製方法の例について示す図である。なお、以下では、まず、図2について説明し、図3については、主として図2との相違点について述べるに留める。また、図1Cに示す構成は、図1Aに示す構成と同様に作製することができるので、詳細な説明を省略する。以下、図2について説明する。まず、被形成表面を有する基体140上に、ソース電極142aおよびドレイン電極142bを形成する図2A参照。基体140として使用することができるものに大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などの基板を基体として用いることができる。また、絶縁表面を有していれば、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを基体として適用することが可能であり、さらに、これらの基板上に半導体素子が設けられているものを基体として用いてもよい。また、基体140上には下地膜が形成されていても良い。なお、基体140の被形成表面は、十分に平坦な表面であることが望ましい。例えば、その二乗平均平方根RMS粗さが1nm以下好ましくは、0.5nm以下である被形成表面を適用する。このような表面にトランジスタ162を形成することで、その特性を十分に向上させることができる。なお、基体140の被形成表面が平坦性に乏しい場合には、当該表面にCMP化学的機械研磨処理やエッチング処理などを適用して、上述のような平坦性を確保することが望ましい。なお、CMP処理の詳細については、後の絶縁層143に対するCMP処理の記載を参酌できる。ソース電極142aおよびドレイン電極142bは、被形成表面を有する基体140上に導電層を形成し、当該導電層を選択的にエッチングすることによって形成できる。上記の導電層は、スパッタリング法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンからから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。導電層は、単層構造であっても良いし、2層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された2層構造、窒化チタン膜上にチタン膜が積層された2層構造、チタン膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極142a、およびドレイン電極142bへの加工が容易であるというメリットがある。また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウムIn2O3、酸化スズSnO2、酸化亜鉛ZnO、酸化インジウム酸化スズ合金In2O3-SnO2、ITOと略記する場合がある、酸化インジウム酸化亜鉛合金In2O3-ZnO、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。なお、導電層のエッチングは、ドライエッチング、ウェットエッチングのいずれを用いて行っても良いが、微細化のためには、制御性の良いドライエッチングを用いるのが好適である。また、形成されるソース電極142a、およびドレイン電極142bがテーパー形状となるように行っても良い。テーパー角は、例えば、30°以上60°以下とすることができる。トランジスタ162のチャネル長Lは、ソース電極142a、およびドレイン電極142bの上端部の間隔によって決定される。なお、チャネル長Lが25nm未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数nm~数10nmと波長の短い超紫外線ExtremeUltravioletを用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長Lを、2μm未満、好ましくは10nm以上350nm0.35μm以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。次に、ソース電極142aおよびドレイン電極142bを覆うように絶縁層143を形成する図2B参照。絶縁層143は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。絶縁層143には、後に酸化物半導体層144が接することになるから、特に、酸化シリコンを用いたものにするのが好適である。絶縁層143の形成方法に特に限定はないが、酸化物半導体層144と接することを考慮すれば、水素が十分に低減された方法によって形成するのが望ましい。このような方法としては、例えば、スパッタリング法がある。もちろん、プラズマCVD法をはじめとする他の成膜法を用いても良い。次に、絶縁層143をCMP化学的機械的研磨処理によって薄膜化して、絶縁層143aを形成する図2C参照。ここでは、ソース電極142aおよびドレイン電極142bの表面が露出しない条件でCMP処理を行う。また、当該CMP処理は、絶縁層143a表面の二乗平均平方根RMS粗さが1nm以下好ましくは0.5nm以下となる条件で行う。このような条件でCMP処理を行うことにより、後に酸化物半導体層144が形成される表面の平坦性を向上し、トランジスタ162の特性を向上させることができる。ここで、CMP処理とは、被加工物の表面を化学的機械的な複合作用により平坦化する手法である。より具体的には、研磨ステージの上に研磨布を貼り付け、被加工物と研磨布との間にスラリー研磨剤を供給しながら研磨ステージと被加工物とを各々回転または揺動させて、被加工物の表面を、スラリーと被加工物表面との間での化学反応と、研磨布と被加工物との機械的研磨の作用により、被加工物の表面を研磨する方法である。なお、CMP処理は、1回のみ行ってもよいし、複数回行ってもよい。複数回に分けてCMP処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うのが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、絶縁層143aの表面の平坦性をさらに向上させることができる。次に、ソース電極142aおよびドレイン電極142bと重畳する領域の絶縁層143aを選択的に除去して、ソース電極142aおよびドレイン電極142bにまで達する開口が形成された絶縁層143bを形成する図2D参照。絶縁層143aの選択的除去は、エッチングなどの方法によって行うことができる。絶縁層143aのエッチングは、ドライエッチング、ウェットエッチングのいずれを用いて行っても良い。また、絶縁層143aのエッチングは、形成される開口が斜面を有する形状となるように行うのが望ましい。当該斜面は、例えば、当該斜面をその断面基体140の表面と直交する面に垂直な方向から観察した際に、基体140の表面と当該斜面とのなす角が30°以上60°以下となる形状とすると良い。このような条件で絶縁層143aのエッチングを行うことにより、後に絶縁層143bを覆うように形成される酸化物半導体層の被覆性を向上し、酸化物半導体層の断線などを防止することができる。上記のエッチング工程によって、絶縁層143bの上面の一部とソース電極142aの上面とドレイン電極142bの上面とによって、僅かな高低差例えば、5nm以上20nm以下を有する表面が形成される。また、ソース電極142aおよびドレイン電極142bの端は、絶縁層143bに覆われることになる。ただし、開口形成時のパターニング精度を高めることで、ソース電極142aおよびドレイン電極142bの端が、絶縁層143bに覆われない構成とすることも可能である。次に、ソース電極142a、ドレイン電極142b、および絶縁層143bの一部に接するように、上記表面を覆う酸化物半導体層144を形成した後、当該酸化物半導体層144を覆うようにゲート絶縁層146を形成する図2E参照。酸化物半導体層144は、少なくともIn、Ga、Sn及びZnから選ばれた一種以上の元素を含有する。例えば、四元系金属の酸化物であるIn-Sn-Ga-Zn-O系酸化物半導体や、三元系金属の酸化物であるIn-Ga-Zn-O系酸化物半導体、In-Sn-Zn-O系酸化物半導体、In-Al-Zn-O系酸化物半導体、Sn-Ga-Zn-O系酸化物半導体、Al-Ga-Zn-O系酸化物半導体、Sn-Al-Zn-O系酸化物半導体や、二元系金属の酸化物であるIn-Zn-O系酸化物半導体、Sn-Zn-O系酸化物半導体、Al-Zn-O系酸化物半導体、Zn-Mg-O系酸化物半導体、Sn-Mg-O系酸化物半導体、In-Mg-O系酸化物半導体や、In-Ga-O系の材料、一元系金属の酸化物であるIn-O系酸化物半導体、Sn-O系酸化物半導体、Zn-O系酸化物半導体などを用いることができる。また、上記酸化物半導体にInとGaとSnとZn以外の元素、例えばSiO2を含ませてもよい。例えば、In-Ga-Zn-O系酸化物半導体とは、インジウムIn、ガリウムGa、亜鉛Znを有する酸化物半導体、という意味であり、その組成比は問わない。中でも、In-Ga-Zn-O系の酸化物半導体材料は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体装置に用いる半導体材料としては好適である。In-Ga-Zn-O系の酸化物半導体材料の代表例としては、InGaO3ZnOmm>0で表記されるものがある。また、Gaに代えてMの表記を用い、InMO3ZnOmm>0のように表記される酸化物半導体材料がある。ここで、Mは、ガリウムGa、アルミニウムAl、鉄Fe、ニッケルNi、マンガンMn、コバルトCoなどから選ばれた一の金属元素または複数の金属元素を示す。例えば、Mとしては、Ga、GaおよびAl、GaおよびFe、GaおよびNi、GaおよびMn、GaおよびCoなどを適用することができる。なお、上述の組成は結晶構造から導き出されるものであり、あくまでも一例に過ぎないことを付記する。また、酸化物半導体としてIn-Zn-O系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、In:Zn=50:1~1:2モル数比に換算するとIn2O3:ZnO=25:1~1:4、好ましくはIn:Zn=20:1~1:1モル数比に換算するとIn2O3:ZnO=10:1~1:2、さらに好ましくはIn:Zn=15:1~1.5:1モル数比に換算するとIn2O3:ZnO=15:2~3:4とする。例えば、In-Zn-O系酸化物半導体の形成に用いるターゲットは、原子数比がIn:Zn:O=X:Y:Zのとき、Z>1.5XYとする。酸化物半導体層144をスパッタリング法で作製するためのターゲットとしては、In:Ga:Zn=1:x:yxは0以上、yは0.5以上5以下の組成比を有するものを用いるのが好適である。例えば、In2O3:Ga2O3:ZnO=1:1:2[mol数比]の組成比を有するターゲットなどを用いることができる。また、In2O3:Ga2O3:ZnO=1:1:1[mol数比]の組成比を有するターゲットや、In2O3:Ga2O3:ZnO=1:1:4[mol数比]の組成比を有するターゲットや、In2O3:Ga2O3:ZnO=1:0:2[mol数比]の組成比を有するターゲットを用いることもできる。本実施の形態では、非晶質構造の酸化物半導体層144を、In-Ga-Zn-O系の金属酸化物ターゲットを用いるスパッタリング法により形成することとする。また、その膜厚は、1nm以上50nm以下、好ましくは2nm以上20nm以下、より好ましくは3nm以上15nm以下とする。金属酸化物ターゲット中の金属酸化物の相対密度は80以上、好ましくは95以上、さらに好ましくは99.9以上である。相対密度の高い金属酸化物ターゲットを用いることにより、緻密な構造の酸化物半導体層を形成することが可能である。酸化物半導体層144の形成雰囲気は、希ガス代表的にはアルゴン雰囲気、酸素雰囲気、または、希ガス代表的にはアルゴンと酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、1ppm以下望ましくは10ppb以下にまで除去された高純度ガス雰囲気を用いるのが好適である。酸化物半導体層144の形成の際には、例えば、減圧状態に保持された処理室内に被処理物を保持し、被処理物の温度が100°C以上550°C未満、好ましくは200°C以上400°C以下となるように被処理物を熱する。または、酸化物半導体層144の形成の際の被処理物の温度は、室温25°C±10°C15°C以上35°C以下としてもよい。そして、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層144を形成する。被処理物を熱しながら酸化物半導体層144を形成することにより、酸化物半導体層144に含まれる不純物を低減することができる。また、スパッタによる損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水などを除去することができるため、酸化物半導体層中の不純物濃度を低減できる。酸化物半導体層144の形成条件としては、例えば、被処理物とターゲットの間との距離が170mm、圧力が0.4Pa、直流DC電力が0.5kW、雰囲気が酸素酸素100雰囲気、またはアルゴンアルゴン100雰囲気、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流DC電源を用いると、ごみ成膜時に形成される粉状の物質などを低減でき、膜厚分布も均一となるため好ましい。酸化物半導体層144の厚さは、1nm以上50nm以下、好ましくは2nm以上20nm以下、より好ましくは3nm以上15nm以下とする。開示する発明に係る構成を採用することで、このような厚さの酸化物半導体層144を用いる場合であっても、微細化に伴う短チャネル効果を抑制することが可能である。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる。なお、開示する発明の一態様では、酸化物半導体層144の形成表面を十分に平坦化している。このため、厚みの小さい酸化物半導体層であっても、好適に形成することが可能である。なお、酸化物半導体層144をスパッタリング法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、形成表面例えば、絶縁層143bの表面の付着物を除去しても良い。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。酸化物半導体層144の形成後には、酸化物半導体層144に対して熱処理第1の熱処理を行うことが望ましい。この第1の熱処理によって酸化物半導体層144中の、過剰な水素水や水酸基を含むを除去し、酸化物半導体層144の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。第1の熱処理の温度は、例えば、300°C以上550°C未満、または400°C以上500°C以下とする。熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、450°C、1時間の条件で行うことができる。この間、酸化物半導体層は大気に触れさせず、水や水素の混入が生じないようにする。熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、LRTALampRapidThermalAnneal装置、GRTAGasRapidThermalAnneal装置等のRTARapidThermalAnneal装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光電磁波の輻射により、被処理物を加熱する装置である。GRTA装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。例えば、第1の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すGRTA処理を行ってもよい。GRTA処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第1の熱処理を行うことで、酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである。なお、不活性ガス雰囲気としては、窒素、または希ガスヘリウム、ネオン、アルゴン等を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、6N99.9999以上、好ましくは7N99.99999以上すなわち、不純物濃度が1ppm以下、好ましくは0.1ppm以下とする。いずれにしても、第1の熱処理によって不純物を低減し、i型真性半導体またはi型に限りなく近い酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実現することができる。ところで、上述の熱処理第1の熱処理には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や、脱水素化処理は、ゲート絶縁層146の形成後、ゲート電極の形成後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。酸化物半導体層144の形成後には、当該酸化物半導体層144を島状の酸化物半導体層に加工しても良い。島状の酸化物半導体層への加工は、例えば、エッチングによって行うことができる。エッチングは、上記熱処理の前、または上記熱処理の後のいずれにおいて行っても良い。また、素子の微細化という観点からはドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。ゲート絶縁層146は、CVD法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層146は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyNzx>0、y>0、z>0、窒素が添加されたハフニウムアルミネートHfAlxOyNzx>0、y>0、z>0、などを含むように形成するのが好適である。ゲート絶縁層146は、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層146に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyNzx>0、y>0、z>0、窒素が添加されたハフニウムアルミネートHfAlxOyNzx>0、y>0、z>0、などの高誘電率high-k材料を用いると良い。high-k材料をゲート絶縁層146に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。例えば、酸化ハフニウムは比誘電率が15程度であり、酸化シリコンの3~4と比較して非常に大きな値を有している。このような材料を用いることにより、酸化シリコン換算で15nm未満、好ましくは2nm以上10nm以下のゲート絶縁層を実現することも容易になる。なお、high-k材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。ゲート絶縁層146の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第2の熱処理を行うのが望ましい。熱処理の温度は、200°C以上450°C以下、望ましくは250°C以上350°C以下である。例えば、窒素雰囲気下で250°C、1時間の熱処理を行えばよい。第2の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層146が酸素を含む場合、酸化物半導体層144に酸素を供給し、該酸化物半導体層144の酸素欠損を補填して、i型真性半導体またはi型に限りなく近い酸化物半導体層を形成することもできる。なお、本実施の形態では、ゲート絶縁層146の形成後に第2の熱処理を行っているが、第2の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第2の熱処理を行っても良い。また、第1の熱処理に続けて第2の熱処理を行っても良いし、第1の熱処理に第2の熱処理を兼ねさせても良いし、第2の熱処理に第1の熱処理を兼ねさせても良い。上述のように、第1の熱処理と第2の熱処理の少なくとも一方を適用することで、酸化物半導体層144を、その主成分以外の不純物が極力含まれないように高純度化することができる。次に、ゲート絶縁層146上にゲート電極148aを形成する図2F参照。ゲート電極148aは、ゲート絶縁層146上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電極148aとなる導電層は、スパッタリング法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて形成することができる。詳細は、ソース電極142aやドレイン電極142bなどの場合と同様であり、これらの記載を参酌できる。なお、ここでは、ゲート電極148aの一部がソース電極142aおよびドレイン電極142bと重畳する構造を採用しているが、開示する発明はこれに限定されない。ゲート電極148aの端とソース電極142aの端、および、ゲート電極148aの端とドレイン電極142bの端が重畳するような構造を採ることもできる。次に、ゲート絶縁層146、ゲート電極148aなどを覆うように、絶縁層150および絶縁層152を形成する図2G参照。絶縁層150および絶縁層152は、PVD法やCVD法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁層150や絶縁層152には、誘電率の低い材料や、誘電率の低い構造多孔性の構造などを用いることが望ましい。絶縁層150や絶縁層152の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。なお、本実施の形態では、絶縁層150と絶縁層152の積層構造としているが、開示する発明の一態様はこれに限定されない。1層としても良いし、3層以上の積層構造としても良い。また、絶縁層を設けない構成とすることも可能である。なお、上記絶縁層152は、その表面が平坦になるように形成することが望ましい。表面が平坦になるように絶縁層152を形成することで、半導体装置を微細化した場合などにおいても、絶縁層152上に、電極や配線などを好適に形成することができるためである。なお、絶縁層152の平坦化は、CMP化学的機械的研磨などの方法を用いて行うことができる。以上により、高純度化された酸化物半導体層144を用いたトランジスタ162が完成する図2G参照。なお、上記工程の後に、各種配線や電極などを形成しても良い。配線や電極は、いわゆるダマシン法や、デュアルダマシン法などの方法を用いて形成することができる。上述のように、開示する発明の一態様では、二乗平均平方根RMS粗さが1nm以下という極めて平坦な領域にトランジスタ162のチャネル形成領域が設けられることになる。これにより、トランジスタ162が微細化される状況においても、短チャネル効果などの不具合を防止し、良好な特性を有するトランジスタ162を得ることが可能である。また、被形成表面の平坦性を高めることで、酸化物半導体層144の膜厚分布を均一化して、トランジスタ162の特性を向上させることができる。また、大きな高低差に起因して生じうる被覆性の低下を抑制し、酸化物半導体層144の断線や接続不良を防止することができる。また、上述のように、絶縁層143bの上面の一部とソース電極142aの上面、および絶縁層143bの上面の一部とドレイン電極142bの上面とに、僅かな高低差例えば、5nm以上20nm以下を設けることで、電流のパスが延長される。これにより、トランジスタ162における電界の集中を緩和して、短チャネル効果を抑制することが可能である。また、本実施の形態において示すトランジスタ162では、酸化物半導体層144が高純度化されているため、その水素濃度は、5×1019atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下である。また、酸化物半導体層144の水素等のドナーに起因するキャリア密度は、一般的なシリコンウェハにおけるキャリア密度1×1014/cm3程度と比較して、十分に小さい値例えば、1×1012/cm3未満、より好ましくは、1.45×1010/cm3未満をとる。そして、トランジスタ162のオフ電流も十分に小さくなる。例えば、トランジスタ162の室温25°Cでのオフ電流ここでは、単位チャネル幅1μmあたりの値は100zA1zAゼプトアンペアは1×10-21A以下、望ましくは10zA以下となる。なお、上述の構成を採用する場合、トランジスタのオフ電流を、理論的には1×10-24A/μm~1×10-30A/μmとすることが可能である。このように高純度化され、真性化された酸化物半導体層144を用いることで、トランジスタのオフ電流を十分に低減することが容易になる。また、このように高純度化され、真性化された酸化物半導体層144を用いることで、トランジスタのS値を65mV/dec以下、好ましくは63mV/dec未満とすることも可能である。次に、図3について説明する。図2の場合と同様、まず、被形成表面を有する基体240上に、後にソース電極となる導電層241aおよび後にドレイン電極となる導電層241bを形成する図3A参照。そして、導電層241aおよび導電層241bを覆うように絶縁層243を形成する図3B参照。詳細は、図2Aおよび図2Bの場合と同様である。次に、絶縁層243をCMP化学的機械的研磨処理によって薄膜化して、絶縁層243bを形成する図3C参照。図2Cの場合との相違点は、導電層241aおよび導電層241bの表面が露出する条件でCMP処理を行う点である。当該CMP処理のその他の条件は、図2Cの場合と同様である。詳細については、図2Cに関する記載を参酌することができる。次に、導電層241aおよび導電層241bを薄膜化して、ソース電極242aおよびドレイン電極242bを形成する図3D参照。導電層241aおよび導電層241bの薄膜化は、エッチングによって行うことができる。エッチングは、ドライエッチングとウェットエッチングのいずれを適用しても良い。なお、絶縁層243bの表面の平坦性を十分に確保するためには、導電層のみを選択的にエッチングすることができる条件でエッチング処理を行うことが必要である。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。上記の薄膜化の工程によって、絶縁層243bの上面の一部とソース電極242aの上面とドレイン電極242bの上面とによって、僅かな高低差例えば、5nm以上20nm以下を有する表面が形成される。また、ソース電極242aおよびドレイン電極242bの端は、絶縁層243bに覆われない。なお、絶縁層243bは、その側面が、底面に対して傾斜を有するものであっても良い。次に、ソース電極242a、ドレイン電極242b、および絶縁層243bの一部に接するように、上記表面を覆う酸化物半導体層244を形成した後、当該酸化物半導体層244を覆うようにゲート絶縁層246を形成する図3E参照。また、ゲート絶縁層246上にゲート電極248aを形成する図3F参照。そして、ゲート絶縁層246、ゲート電極248aなどを覆うように、絶縁層250および絶縁層252を形成する図3G参照。詳細は、図2E乃至図2Gの場合と同様である。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態2本実施の形態では、開示する発明の別の一態様に係る半導体装置の構成およびその作製方法について、図4乃至図6を参照して説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、OSの符号を併せて付す場合がある。半導体装置の構成例図4は、半導体装置の構成の一例である。図4Aには、半導体装置の断面を、図4Bには、半導体装置の平面を、図4Cには半導体装置の回路構成を、それぞれ示す。なお、当該半導体装置の動作の詳細については後の実施の形態において詳述するから、本実施の形態では主として半導体装置の構成について述べるものとする。なお、図4に示す半導体装置は、所定の機能を有する半導体装置の一例であって、開示する発明の半導体装置をもれなく表現したものではない。開示する発明に係る半導体装置は、電極の接続関係等を適宜変更して、その他の機能を有するものとすることが可能である。図4Aは、図4BのA1-A2およびB1-B2における断面に相当する。図4Aおよび図4Bに示される半導体装置は、先の実施の形態で説明したトランジスタ162に加え、トランジスタ162下部のトランジスタ160、および容量素子164を備えている。ここで、トランジスタ162の半導体材料とトランジスタ160の半導体材料とは異なる材料とすることが望ましい。例えば、トランジスタ162の半導体材料を酸化物半導体とし、トランジスタ160の半導体材料を酸化物半導体以外の半導体材料シリコンなどとすることができる。酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。一方で、酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。図4におけるトランジスタ160は、半導体材料例えば、シリコンなどを含む基板100に設けられたチャネル形成領域116と、チャネル形成領域116を挟むように設けられた不純物領域120と、不純物領域120に接する金属化合物領域124と、チャネル形成領域116上に設けられたゲート絶縁層108と、ゲート絶縁層108上に設けられたゲート電極110と、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。また、基板100上にはトランジスタ160を囲むように素子分離絶縁層106が設けられており、トランジスタ160を覆うように絶縁層130が設けられている。なお、高集積化を実現するためには、図4に示すようにトランジスタ160がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ160の特性を重視する場合には、ゲート電極110の側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域120を設けても良い。図4におけるトランジスタ162の構成は、先の実施の形態におけるトランジスタ162の構成と同様である。ただし、本実施の形態においては、トランジスタ162のソース電極142aドレイン電極の場合もあると、トランジスタ160のゲート電極110とは接続されている。なお、トランジスタ162に代えて、トランジスタ262を用いることができるのは言うまでもない。図4における容量素子164は、ソース電極142aドレイン電極の場合もある、酸化物半導体層144、ゲート絶縁層146、および電極148b、で構成される。すなわち、ソース電極142aは、容量素子164の一方の電極として機能し、電極148bは、容量素子164の他方の電極として機能することになる。なお、電極148bは、トランジスタ162におけるゲート電極148aと同様の工程で形成される。なお、図4の容量素子164では、酸化物半導体層144とゲート絶縁層146を積層させることにより、ソース電極142aと、電極148bとの間の絶縁性を十分に確保することができる。もちろん、十分な容量を確保するために、酸化物半導体層144を有しない構成の容量素子164を採用しても良い。また、容量が不要の場合は、容量素子164を設けない構成とすることも可能である。本実施の形態では、トランジスタ162および容量素子164が、トランジスタ160と重畳するように設けられている。このような、平面レイアウトを採用することにより、高集積化が可能である。例えば、最小加工寸法をFとして、上記半導体装置の占める面積を15F2~25F2とすることが可能である。なお、開示する発明に係る半導体装置の構成は、図4に示されるものに限定されない。開示する発明の技術的思想は、酸化物半導体と、酸化物半導体以外の材料と、を用いた積層構造を形成する点にあるから、電極の接続関係等の詳細については、適宜変更することができる。半導体装置の作製方法の例次に、上記半導体装置の作製方法の一例について図5および図6を用いて説明する。なお、トランジスタ162の作製方法は先の実施の形態と同様であるため、ここでは主として、トランジスタ160の作製方法について説明する。まず、半導体材料を含む基板100を用意する図5A参照。半導体材料を含む基板100としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用することができる。ここでは、半導体材料を含む基板100として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般にSOI基板は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含む概念として用いる。つまり、SOI基板が有する半導体層は、シリコン半導体層に限定されない。また、SOI基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。半導体材料を含む基板100として、特に、シリコンなどの単結晶半導体基板を用いる場合には、半導体装置の読み出し動作を高速化することができるため好適である。なお、トランジスタのしきい値電圧を制御するために、後にトランジスタ160のチャネル形成領域116となる領域に、不純物元素を添加しても良い。ここでは、トランジスタ160のしきい値電圧が正となるように導電性を付与する不純物元素を添加する。半導体材料がシリコンの場合、該導電性を付与する不純物には、例えば、硼素、アルミニウム、ガリウムなどがある。なお、不純物元素の添加後には、加熱処理を行い、不純物元素の活性化や不純物元素の添加時に生じる欠陥の改善等を図るのが望ましい。次いで、基板100上に、素子分離絶縁層を形成するためのマスクとなる保護層102を形成する図5A参照。保護層102としては、例えば、酸化シリコンや窒化シリコン、酸化窒化シリコンなどを材料とする絶縁層を用いることができる。次に、上記の保護層102をマスクとしてエッチングを行い、保護層102に覆われていない領域露出している領域の、基板100の一部を除去する。これにより他の半導体領域と分離された半導体領域104が形成される図5B参照。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。次に、半導体領域104を覆うように絶縁層を形成し、半導体領域104に重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層106を形成する図5C参照。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成される。絶縁層の除去方法としては、CMP化学的機械的研磨処理などの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。なお、半導体領域104の形成後、または、素子分離絶縁層106の形成後には、上記保護層102を除去する。次に、半導体領域104の表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。絶縁層は後のゲート絶縁層となるものであり、例えば、半導体領域104表面の熱処理熱酸化処理や熱窒化処理などによって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、ヘリウムHe、アルゴンAr、クリプトンKr、キセノンXeなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行うことができる。もちろん、CVD法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyNzx>0、y>0、Z>0、窒素が添加されたハフニウムアルミネートHfAlxOyNzx>0、y>0、Z>0等を含む単層構造または積層構造とすることが望ましい。また、絶縁層の厚さは、例えば、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、CVD法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層108、ゲート電極110を形成する図5C参照。次に、半導体領域104にリンPやヒ素Asなどを添加して、チャネル形成領域116および不純物領域120を形成する図5D参照。なお、ここではn型トランジスタを形成するためにリンやヒ素を添加しているが、p型トランジスタを形成する場合には、硼素BやアルミニウムAlなどの不純物元素を添加すればよい。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。なお、ゲート電極110の周囲にサイドウォール絶縁層を形成して、不純物元素が異なる濃度で添加された不純物領域を形成しても良い。次に、ゲート電極110、不純物領域120等を覆うように金属層122を形成する図6A参照。当該金属層122は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層122は、半導体領域104を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。次に、熱処理を施して、上記金属層122と半導体材料とを反応させる。これにより、不純物領域120に接する金属化合物領域124が形成される図6A参照。なお、ゲート電極110として多結晶シリコンなどを用いる場合には、ゲート電極110の金属層122と接触する部分にも、金属化合物領域が形成されることになる。上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物領域124を形成した後には、金属層122は除去する。次に、上述の工程により形成された各構成を覆うように、絶縁層130を形成する図6B参照。絶縁層130は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層130に誘電率の低いlow-k材料を用いると、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層130には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層130は、ポリイミド、アクリル樹脂等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、絶縁層130の単層構造としているが、開示する発明の一態様はこれに限定されない。2層以上の積層構造としても良い。以上により、半導体材料を含む基板100を用いたトランジスタ160が形成される図6B参照。このようなトランジスタ160は、高速動作が可能であるという特徴を有する。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。その後、トランジスタ162および容量素子164の形成前の処理として、絶縁層130にCMP処理を施して、ゲート電極110の上面を露出させる図6C参照。ゲート電極110の上面を露出させる処理としては、CMP処理の他にエッチング処理などを適用することも可能であるが、トランジスタ162の特性を向上させるために、絶縁層130の表面は可能な限り平坦にしておくことが望ましい。例えば、絶縁層130は、その表面の二乗平均平方根RMS粗さが1nm以下となるように平坦化される。このようにすることで、絶縁層130上に形成される半導体装置の特性を向上することができる。なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。その後、トランジスタ162および容量素子164を形成することで、半導体装置が完成する。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態3本実施の形態では、開示する発明の一態様に係る半導体装置の応用例について、図7を参照して説明する。ここでは、記憶装置の一例について説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、OSの符号を併せて付す場合がある。図7A-1に示す、記憶装置として用いることができる半導体装置において、第1の配線1stLineとトランジスタ1000のソース電極とは、電気的に接続され、第2の配線2ndLineとトランジスタ1000のドレイン電極とは、電気的に接続されている。また、第3の配線3rdLineとトランジスタ1010のソース電極またはドレイン電極の一方とは、電気的に接続され、第4の配線4thLineと、トランジスタ1010のゲート電極とは、電気的に接続されている。そして、トランジスタ1000のゲート電極と、トランジスタ1010のソース電極またはドレイン電極の他方は、容量素子1020の電極の一方と電気的に接続され、第5の配線5thLineと、容量素子1020の電極の他方は電気的に接続されている。ここで、トランジスタ1010には、酸化物半導体を用いたトランジスタが適用される。ここで、酸化物半導体を用いたトランジスタとしては、例えば、先の実施の形態で示したトランジスタを用いることができる。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ1010をオフ状態としても、トランジスタ1000のゲート電極の電位を極めて長時間にわたって保持することが可能である。さらに、先の実施の形態に示すトランジスタを用いることにより、トランジスタ1010の短チャネル効果を抑制し、且つ微細化を達成することができる。そして、容量素子1020を有することにより、トランジスタ1000のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。ここで、容量素子1020としては、例えば、先の実施の形態で示した容量素子を用いることができる。また、トランジスタ1000には、酸化物半導体以外の半導体材料を用いたトランジスタが適用される。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いるのが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、高速動作が可能である。ここで、酸化物半導体以外の半導体材料を用いたトランジスタとしては、例えば、先の実施の形態で示したトランジスタを用いることができる。また、図7Bに示すように、容量素子1020を設けない構成とすることも可能である。図7A-1に示す半導体装置では、トランジスタ1000のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。はじめに、情報の書き込みおよび保持について説明する。まず、第4の配線の電位を、トランジスタ1010がオン状態となる電位にして、トランジスタ1010をオン状態とする。これにより、第3の配線の電位が、トランジスタ1000のゲート電極、および容量素子1020に与えられる。すなわち、トランジスタ1000のゲート電極には、所定の電荷が与えられる書き込み。ここでは、異なる二つの電位を与える電荷以下、低電位を与える電荷を電荷QL、高電位を与える電荷を電荷QHというのいずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、第4の配線の電位を、トランジスタ1010がオフ状態となる電位にして、トランジスタ1010をオフ状態とすることにより、トランジスタ1000のゲート電極に与えられた電荷が保持される保持。トランジスタ1010のオフ電流は極めて小さいから、トランジスタ1000のゲート電極の電荷は長時間にわたって保持される。次に、情報の読み出しについて説明する。第1の配線に所定の電位定電位を与えた状態で、第5の配線に適切な電位読み出し電位を与えると、トランジスタ1000のゲート電極に保持された電荷量に応じて、第2の配線は異なる電位をとる。一般に、トランジスタ1000をnチャネル型とすると、トランジスタ1000のゲート電極にQHが与えられている場合の見かけのしきい値Vth_Hは、トランジスタ1000のゲート電極にQLが与えられている場合の見かけのしきい値Vth_Lより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ1000をオン状態とするために必要な第5の配線の電位をいうものとする。したがって、第5の配線の電位をVth_HとVth_Lの中間の電位V0とすることにより、トランジスタ1000のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、QHが与えられていた場合には、第5の配線の電位がV0>Vth_Hとなれば、トランジスタ1000はオン状態となる。QLが与えられていた場合には、第5の配線の電位がV0<Vth_Lとなっても、トランジスタ1000はオフ状態のままである。このため、第2の配線の電位を見ることで、保持されている情報を読み出すことができる。なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さないようにするには、各メモリセル間でトランジスタ1000がそれぞれ並列に接続されている場合には、読み出しの対象ではないメモリセルの第5の配線に対して、ゲート電極の状態にかかわらずトランジスタ1000がオフ状態となるような電位、つまり、Vth_Hより小さい電位を与えればよい。また、各メモリセル間でトランジスタ1000がそれぞれ直列に接続されている場合には、読み出しの対象ではないメモリセルの第5の配線に対して、ゲート電極の状態にかかわらずトランジスタ1000がオン状態となるような電位、つまり、Vth_Lより大きい電位を第5の配線に与えればよい。次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第4の配線の電位を、トランジスタ1010がオン状態となる電位にして、トランジスタ1010をオン状態とする。これにより、第3の配線の電位新たな情報に係る電位が、トランジスタ1000のゲート電極および容量素子1020に与えられる。その後、第4の配線の電位を、トランジスタ1010がオフ状態となる電位にして、トランジスタ1010をオフ状態とすることにより、トランジスタ1000のゲート電極は、新たな情報に係る電荷が与えられた状態となる。このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。なお、トランジスタ1010のソース電極またはドレイン電極は、トランジスタ1000のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。このため、図中、トランジスタ1010のソース電極またはドレイン電極とトランジスタ1000のゲート電極が電気的に接続される部位をフローティングゲート部FGと呼ぶ場合がある。トランジスタ1010がオフの場合、当該フローティングゲート部FGは絶縁体中に埋設されたと見ることができ、フローティングゲート部FGには電荷が保持される。酸化物半導体を用いたトランジスタ1010のオフ電流は、シリコン半導体などで形成されるトランジスタの10万分の1以下であるため、トランジスタ1010のリークによる、フローティングゲート部FGに蓄積される電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ1010により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。例えば、トランジスタ1010の室温でのオフ電流が10zA1zAゼプトアンペアは1×10-21A以下であり、容量素子1020の容量値が10fF程度である場合には、少なくとも104秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。また、この場合、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜トンネル絶縁膜の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。図7A-1に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素が抵抗および容量を含むものとして、図7A-2のように考えることが可能である。つまり、図7A-2では、トランジスタ1000および容量素子1020が、それぞれ、抵抗および容量を含んで構成されると考えていることになる。R1およびC1は、それぞれ、容量素子1020の抵抗値および容量値であり、抵抗値R1は、容量素子1020を構成する絶縁層による抵抗値に相当する。また、R2およびC2は、それぞれ、トランジスタ1000の抵抗値および容量値であり、抵抗値R2はトランジスタ1000がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値C2はいわゆるゲート容量ゲート電極と、ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形成領域との間に形成される容量の容量値に相当する。トランジスタ1010がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値実効抵抗とも呼ぶをROSとすると、トランジスタ1010のゲートリークが十分に小さい条件において、R1およびR2が、R1≧ROSR1はROS以上、R2≧ROSR2はROS以上を満たす場合には、電荷の保持期間情報の保持期間ということもできるは、主としてトランジスタ1010のオフ電流によって決定されることになる。逆に、当該条件を満たさない場合には、トランジスタ1010のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。トランジスタ1010のオフ電流以外のリーク電流例えば、ソース電極とゲート電極の間において生じるリーク電流等が大きいためである。このことから、本実施の形態において開示する半導体装置は、上述の関係を満たすものであることが望ましいといえる。一方で、C1とC2は、C1≧C2C1はC2以上の関係を満たすことが望ましい。C1をC2と同じ、あるいはC2よりも大きくすることで、第5の配線によってフローティングゲート部FGの電位を制御する際に、第5の配線の電位を効率よくフローティングゲート部FGに与えることができるようになり、第5の配線に与える電位間例えば、読み出しの電位と、非読み出しの電位の電位差を低く抑えることができるためである。上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、R1およびR2は、トランジスタ1000のゲート絶縁層や容量素子1020の絶縁層によって制御される。C1およびC2についても同様である。よって、ゲート絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。本実施の形態で示す半導体装置においては、フローティングゲート部FGが、フラッシュメモリ等のフローティングゲート型のトランジスタのフローティングゲートと同等の作用をするが、本実施の形態のフローティングゲート部FGは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有する。フラッシュメモリでは、コントロールゲートに印加される電圧が高いため、その電位の影響が、隣接するセルのフローティングゲートにおよぶことを防ぐために、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。また、フラッシュメモリの上記原理によって、絶縁膜の劣化が進行し、書き換え回数の限界104~105回程度という別の問題も生じる。開示する発明に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。また、トンネル電流による電荷の注入を用いないため、メモリセルの劣化の原因が存在しない。つまり、フラッシュメモリと比較して高い耐久性および信頼性を有することになる。また、高電界が不要であるため、大型の昇圧回路などが不要である点も、フラッシュメモリに対するアドバンテージである。なお、容量素子1020を構成する絶縁層の比誘電率εr1と、トランジスタ1000を構成する絶縁層の比誘電率εr2とを異ならせる場合には、容量素子1020を構成する絶縁層の面積S1と、トランジスタ1000においてゲート容量を構成する絶縁層の面積S2とが、2S2≧S12S2はS1以上、望ましくはS2≧S1S2はS1以上を満たしつつ、C1≧C2C1はC2以上を実現することが容易である。すなわち、容量素子1020を構成する絶縁層の面積を小さくしつつ、C1≧C2を実現することが容易である。具体的には、例えば、容量素子1020を構成する絶縁層においては、酸化ハフニウムなどのhigh-k材料でなる膜、または酸化ハフニウムなどのhigh-k材料でなる膜と酸化物半導体でなる膜との積層構造を採用してεr1を10以上、好ましくは15以上とし、ゲート容量を構成する絶縁層においては、酸化シリコンを採用して、3≦εr2≦4εr2は3以上4以下とすることができる。このような構成を併せて用いることで、開示する発明に係る半導体装置の、より一層の高集積化が可能である。なお、上記説明は、電子を多数キャリアとするn型トランジスタnチャネル型トランジスタを用いる場合についてのものであるが、n型トランジスタに代えて、正孔を多数キャリアとするp型トランジスタを用いることができるのはいうまでもない。以上示したように、開示する発明の一態様に係る半導体装置は、オフ状態でのソースとドレイン間のリーク電流オフ電流が少ない書き込み用トランジスタ、該書き込み用トランジスタと異なる半導体材料を用いた読み出し用トランジスタ及び容量素子を含む不揮発性のメモリセルを有している。通常のシリコン半導体では、リーク電流オフ電流を、使用時の温度例えば、25°Cにおいて100zA1×10-19A以下に低減することは困難であるが、酸化物半導体を適切な条件で加工して得られたトランジスタにおいては達成しうる。このため、書き込み用トランジスタとして、酸化物半導体を含むトランジスタを用いることが好ましい。さらに酸化物半導体を用いたトランジスタはサブスレッショルドスイング値S値が小さいため、比較的移動度が低くてもスイッチング速度を十分大きくすることが可能である。よって、該トランジスタを書き込み用トランジスタとして用いることで、フローティングゲート部FGに与えられる書き込みパルスの立ち上がりを極めて急峻にすることができる。また、オフ電流が小さいため、フローティングゲート部FGに保持させる電荷量を少なくすることが可能である。つまり、酸化物半導体を用いたトランジスタを書き込み用トランジスタとして用いることで、情報の書き換えを高速に行うことができる。読み出し用トランジスタとしては、オフ電流についての制限はないが、読み出しの速度を高くするために、高速で動作するトランジスタを用いるのが望ましい。例えば、読み出し用トランジスタとしてスイッチング速度が1ナノ秒以下のトランジスタを用いるのが好ましい。このように、酸化物半導体を用いたトランジスタを書き込み用トランジスタとして用い、酸化物半導体以外の半導体材料を用いたトランジスタを読み出し用トランジスタとして用いることにより、長時間に渡っての情報の保持が可能で、且つ情報の読み出しを高速で行うことが可能な、記憶装置として用いることができる半導体装置を実現することができる。さらに、書き込み用のトランジスタとして、先の実施の形態に示すトランジスタを用いることにより、書き込み用のトランジスタの短チャネル効果を抑制し、且つ微細化を達成することができる。これにより、記憶装置として用いることができる半導体装置の高集積化を図ることができる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態4本実施の形態では、開示する発明の一態様に係る半導体装置の応用例について、図8および図9を用いて説明する。ここでは、記憶装置の一例について説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、OSの符号を併せて付す場合がある。図8Aおよび図8Bは、図7A-1に示す半導体装置以下、メモリセル1050とも記載するを複数用いて形成される、記憶装置として用いることができる半導体装置の回路図である。図8Aは、メモリセル1050が直列に接続された、いわゆるNAND型の半導体装置の回路図であり、図8Bは、メモリセル1050が並列に接続された、いわゆるNOR型の半導体装置の回路図である。図8Aに示す半導体装置は、ソース線SL、ビット線BL、第1信号線S1、m本の第2信号線S2、m本のワード線WL、m個のメモリセル1050を有する。図8Aでは、ソース線SLおよびビット線BLを1本ずつ有する構成となっているが、これに限られることなく、ソース線SLおよびビット線BLを複数本有する構成としてもよい。各メモリセル1050において、トランジスタ1000のゲート電極と、トランジスタ1010のソース電極またはドレイン電極の一方と、容量素子1020の電極の一方とは、電気的に接続されている。また、第1信号線S1とトランジスタ1010のソース電極またはドレイン電極の他方とは、電気的に接続され、第2信号線S2と、トランジスタ1010のゲート電極とは、電気的に接続されている。そして、ワード線WLと、容量素子1020の電極の他方は電気的に接続されている。また、メモリセル1050が有するトランジスタ1000のソース電極は、隣接するメモリセル1050のトランジスタ1000のドレイン電極と電気的に接続され、メモリセル1050が有するトランジスタ1000のドレイン電極は、隣接するメモリセル1050のトランジスタ1000のソース電極と電気的に接続される。ただし、直列に接続された複数のメモリセルのうち、一方の端に設けられたメモリセル1050が有するトランジスタ1000のドレイン電極は、ビット線と電気的に接続される。また、直列に接続された複数のメモリセルのうち、他方の端に設けられたメモリセル1050が有するトランジスタ1000のソース電極は、ソース線と電気的に接続される。図8Aに示す半導体装置では、行ごとの書き込み動作および読み出し動作を行う。書き込み動作は次のように行われる。書き込みを行う行の第2の信号線S2にトランジスタ1010がオン状態となる電位を与え、書き込みを行う行のトランジスタ1010をオン状態にする。これにより、指定した行のトランジスタ1000のゲート電極に第1の信号線S1の電位が与えられ、該ゲート電極に所定の電荷が与えられる。このようにして、指定した行のメモリセルにデータを書き込むことができる。また、読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線WLに、トランジスタ1000のゲート電極に与えられた電荷によらず、トランジスタ1000がオン状態となるような電位を与え、読み出しを行う行以外のトランジスタ1000をオン状態とする。それから、読み出しを行う行のワード線WLに、トランジスタ1000のゲート電極が有する電荷によって、トランジスタ1000のオン状態またはオフ状態が選択されるような電位読み出し電位を与える。そして、ソース線SLに定電位を与え、ビット線BLに接続されている読み出し回路図示しないを動作状態とする。ここで、ソース線SL-ビット線BL間の複数のトランジスタ1000は、読み出しを行う行を除いてオン状態となっているため、ソース線SL-ビット線BL間のコンダクタンスは、読み出しを行う行のトランジスタ1000の状態オン状態またはオフ状態によって決定される。読み出しを行う行のトランジスタ1000のゲート電極が有する電荷によって、トランジスタのコンダクタンスは異なるから、それに応じて、ビット線BLの電位は異なる値をとることになる。ビット線の電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。図8Bに示す半導体装置は、n本のソース線SL、ビット線BLおよび第1信号線S1、m本の第2信号線S2およびワード線WLを有し、n×m個のメモリセル1050を有する。各トランジスタ1000のゲート電極と、トランジスタ1010のソース電極またはドレイン電極の一方と、容量素子1020の電極の一方とは、電気的に接続されている。また、ソース線SLとトランジスタ1000のソース電極とは、電気的に接続され、ビット線BLとトランジスタ1000のドレイン電極とは、電気的に接続されている。また、第1信号線S1とトランジスタ1010のソース電極またはドレイン電極の他方とは、電気的に接続され、第2信号線S2と、トランジスタ1010のゲート電極とは、電気的に接続されている。そして、ワード線WLと、容量素子1020の電極の他方は電気的に接続されている。図8Bに示す半導体装置では、行ごとの書き込み動作および読み出し動作を行う。書き込み動作は、上述の図8Aに示す半導体装置と同様の方法で行われる。読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線WLに、トランジスタ1000のゲート電極に与えられた電荷によらず、トランジスタ1000がオフ状態となるような電位を与え、読み出しを行う行以外のトランジスタ1000をオフ状態とする。それから、読み出しを行う行のワード線WLに、トランジスタ1000のゲート電極が有する電荷によって、トランジスタ1000のオン状態またはオフ状態が選択されるような電位読み出し電位を与える。そして、ソース線SLに定電位を与え、ビット線BLに接続されている読み出し回路図示しないを動作状態とする。ここで、ソース線SL-ビット線BL間のコンダクタンスは、読み出しを行う行のトランジスタ1000の状態オン状態またはオフ状態によって決定される。つまり、読み出しを行う行のトランジスタ1000のゲート電極が有する電荷によって、ビット線BLの電位は異なる値をとることになる。ビット線の電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。なお、上記においては、各メモリセル1050に保持させる情報量を1ビットとしたが、本実施の形態に示す半導体装置の構成はこれに限られない。トランジスタ1000のゲート電極に与える電位を3以上用意して、各メモリセル1050が保持する情報量を増加させても良い。例えば、トランジスタ1000のゲート電極にあたえる電位を4種類とする場合には、各メモリセルに2ビットの情報を保持させることができる。次に、図8に示す半導体装置などに用いることができる読み出し回路の一例について図9を用いて説明する。図9Aには、読み出し回路の概略を示す。当該読み出し回路は、トランジスタとセンスアンプ回路を有する。読み出し時には、端子Aは読み出しを行うメモリセルが接続されたビット線に接続される。また、トランジスタのゲート電極にはバイアス電位Vbiasが印加され、端子Aの電位が制御される。メモリセル1050は、格納されるデータに応じて、異なる抵抗値を示す。具体的には、選択したメモリセル1050のトランジスタ1000がオン状態の場合には低抵抗状態となり、選択したメモリセル1050のトランジスタ1000がオフ状態の場合には高抵抗状態となる。メモリセルが高抵抗状態の場合、端子Aの電位が参照電位Vrefより高くなり、センスアンプ回路は端子Aの電位に対応する電位を出力する。一方、メモリセルが低抵抗状態の場合、端子Aの電位が参照電位Vrefより低くなり、センスアンプ回路は端子Aの電位に対応する電位を出力する。このように、読み出し回路を用いることで、メモリセルからデータを読み出すことができる。なお、本実施の形態の読み出し回路は一例である。他の回路を用いても良い。また、読み出し回路は、プリチャージ回路を有しても良い。参照電位Vrefの代わりに参照用のビット線が接続される構成としても良い。図9Bに、センスアンプ回路の一例である差動型センスアンプを示す。差動型センスアンプは、入力端子VinとVin-と出力端子Voutを有し、VinとVin-の電位の差を増幅する。Vinの電位がVin-の電位より大きければVoutは、概ねHigh出力、Vinの電位がVin-の電位より小さければVoutは、概ねLow出力となる。当該差動型センスアンプを読み出し回路に用いる場合、入力端子VinとVin-の一方は入力端子Aと接続し、入力端子VinとVin-の他方には参照電位Vrefを与える。図9Cに、センスアンプ回路の一例であるラッチ型センスアンプを示す。ラッチ型センスアンプは、入出力端子V1およびV2と、制御用信号Sp、Snの入力端子を有する。まず、信号SpをHigh、信号SnをLowとして、電源電位Vddを遮断する。そして、比較を行う電位をV1とV2に与える。その後、信号SpをLow、信号SnをHighとして、電源電位Vddを供給すると、比較を行う電位V1inとV2inがV1in>V2inの関係にあれば、V1の出力はHigh、V2の出力はLowとなり、V1in<V2inの関係にあれば、V1の出力はLow、V2の出力はHighとなる。このような関係を利用して、V1inとV2inの差を増幅することができる。当該ラッチ型センスアンプを読み出し回路に用いる場合、V1とV2の一方は、スイッチを介して端子Aおよび出力端子と接続し、V1とV2の他方には参照電位Vrefを与える。以上に示す、記憶装置として用いることができる半導体装置は、メモリセルの書き込み用のトランジスタに、先の実施の形態に示すトランジスタを用いることにより、該書き込み用のトランジスタの短チャネル効果を抑制し、且つ微細化を達成することができる。これにより、記憶装置として用いることができる半導体装置の高集積化を図ることができる。本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態5本実施の形態では、開示する発明の一態様に係る半導体装置の応用例について、図10を参照して説明する。ここでは、中央演算処理装置CPUについて説明する。CPUのブロック図の一例を図10に示す。図10に示されるCPU1101は、タイミングコントロール回路1102、命令解析デコーダー1103、レジスタアレイ1104、アドレスロジックバッファ回路1105、データバスインターフェイス1106、ALUArithmeticlogicunit1107、命令レジスタ1108などより構成されている。これらの回路は、先の実施の形態に示したトランジスタ、インバータ回路、抵抗、容量などを用いて作製する。先の実施の形態に示すトランジスタは、極めてオフ電流を小さくすることができるので、CPU1101の低消費電力化を実現できる。さらに、先の実施の形態に示すトランジスタを用いることにより、トランジスタの短チャネル効果を抑制し、且つ微細化を達成することができる。以下に、CPU1101が有する、それぞれの回路について簡単に説明する。タイミングコントロール回路1102は外部からの命令を受け取り、それを内部用の情報に変換し、他のブロックに送り出す。また、内部の動作に応じて、メモリデータの読み込み、書き込みなどの指示を外部に与える。命令解析デコーダー1103は外部の命令を内部用の命令に変換する機能を有する。レジスタアレイ1104はデータを一時的に保管する機能を有する。アドレスロジックバッファ回路1105は外部メモリのアドレスを指定する機能を有する。データバスインターフェイス1106は、外部のメモリまたはプリンタなどの機器にデータを出し入れする機能を有する。ALU1107は演算を行う機能を有する。命令レジスタ1108は命令を一時的に記憶しておく機能を有する。このような回路の組み合わせによってCPUは構成されている。CPU1101の少なくとも一部に、先の実施の形態に示したトランジスタを用いることにより、トランジスタの短チャネル効果を抑制し、且つ微細化を達成することができるので、CPU1101の高集積化を図ることができる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態6本実施の形態では、開示する発明の一態様に係る半導体装置の応用例について、図11を参照して説明する。ここでは、対象物の情報を読み取るイメージセンサ機能を有する半導体装置の一例について説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、OSの符号を併せて付す場合がある。図11Aに、イメージセンサ機能を有する半導体装置の一例を示す。図11Aはフォトセンサの等価回路であり、図11Bはフォトセンサの一部を示す断面図である。フォトダイオード1202は、一方の電極がフォトダイオードリセット信号線1212に、他方の電極がトランジスタ1204のゲート電極に電気的に接続されている。トランジスタ1204は、ソース電極又はドレイン電極の一方がフォトセンサ基準信号線1218に、ソース電極又はドレイン電極の他方がトランジスタ1206のソース電極又はドレイン電極の一方に電気的に接続されている。トランジスタ1206は、ゲート電極がゲート信号線1214に、ソース電極又はドレイン電極の他方がフォトセンサ出力信号線1216に電気的に接続されている。ここで、図11Aに示す、トランジスタ1204、トランジスタ1206は酸化物半導体を用いたトランジスタが適用される。ここで、酸化物半導体を用いたトランジスタとして、先の実施の形態で示したトランジスタを用いることができる。先の実施の形態に示したトランジスタは、オフ状態でのリーク電流を極めて小さくすることができるので、フォトセンサの光検出精度を向上させることができる。さらに、先の実施の形態に示すトランジスタを用いることにより、トランジスタの短チャネル効果を抑制し、且つ微細化を達成することができるので、フォトダイオードの面積を増大させ、フォトセンサの光検出精度を向上させることができる。図11Bは、フォトセンサにおけるフォトダイオード1202及びトランジスタ1204を示す断面図であり、絶縁表面を有する基板1222TFT基板上に、センサとして機能するフォトダイオード1202及びトランジスタ1204が設けられている。フォトダイオード1202、トランジスタ1204の上には接着層1228を用いて基板1224が設けられている。また、トランジスタ1204上には、絶縁層1234、層間絶縁層1236、層間絶縁層1238が設けられている。また、トランジスタ1204のゲート電極と電気的に接続されるように、該ゲート電極と同じ層にゲート電極層1240が設けられている。ゲート電極層1240は、絶縁層1234及び層間絶縁層1236に設けられた開口を介して、層間絶縁層1236上に設けられた電極層1242と電気的に接続されている。フォトダイオード1202は、電極層1242上に形成されているので、フォトダイオード1202とトランジスタ1204とは、ゲート電極層1240および電極層1242を介して電気的に接続されている。フォトダイオード1202は、電極層1242側から順に、第1半導体層1226a、第2半導体層1226b及び第3半導体層1226cを積層した構造を有している。つまり、フォトダイオード1202は、第1半導体層1226aで電極層1242と電気的に接続されている。また、第3半導体層1226cにおいて、層間絶縁層1238上に設けられた電極層1244と電気的に接続されている。ここでは、第1半導体層1226aとしてn型の導電型を有する半導体層と、第2半導体層1226bとして高抵抗な半導体層i型半導体層、第3半導体層1226cとしてp型の導電型を有する半導体層を積層するpin型のフォトダイオードを例示している。第1半導体層1226aは、n型半導体層であり、n型の導電性を付与する不純物元素を含むアモルファスシリコン膜により形成する。第1半導体層1226aの形成には、15族の不純物元素例えばリンPを含む半導体材料ガスを用いて、プラズマCVD法により形成する。半導体材料ガスとしてはシランSiH4を用いればよい。または、ジシランSi2H6、ジクロロシランSiH2Cl2、トリクロロシランSiHCl3、四塩化珪素SiCl4、四弗化珪素SiF4等を用いてもよい。また、不純物元素を含まないアモルファスシリコン膜を形成した後に、拡散法やイオン注入法を用いて該アモルファスシリコン膜に不純物元素を導入してもよい。イオン注入法等により不純物元素を導入した後に加熱等を行うことで、不純物元素を拡散させるとよい。この場合にアモルファスシリコン膜を形成する方法としては、LPCVD法、気相成長法、又はスパッタリング法等を用いればよい。第1半導体層1226aの膜厚は20nm以上200nm以下となるよう形成することが好ましい。第2半導体層1226bは、i型半導体層真性半導体層であり、アモルファスシリコン膜により形成する。第2半導体層1226bの形成には、半導体材料ガスを用いて、アモルファスシリコン膜をプラズマCVD法により形成する。半導体材料ガスとしては、シランSiH4を用いればよい。または、Si2H6、SiH2Cl2、SiHCl3、SiCl4、SiF4等を用いてもよい。第2半導体層1226bの形成は、LPCVD法、気相成長法、スパッタリング法等により行っても良い。第2半導体層1226bの膜厚は200nm以上1000nm以下となるように形成することが好ましい。第3半導体層1226cはp型半導体層であり、p型の導電性を付与する不純物元素を含むアモルファスシリコン膜により形成することができる。第3半導体層1226cの形成には13族の不純物元素例えばボロンBを含む半導体材料ガスを用いて、プラズマCVD法により形成する。半導体材料ガスとしてはシランSiH4を用いればよい。または、Si2H6、SiH2Cl2、SiHCl3、SiCl4、SiF4等を用いてもよい。また、不純物元素を含まないアモルファスシリコン膜を形成した後に、拡散法やイオン注入法を用いて該アモルファスシリコン膜に不純物元素を導入してもよい。イオン注入法等により不純物元素を導入した後に加熱等を行うことで、不純物元素を拡散させるとよい。この場合にアモルファスシリコン膜を形成する方法としては、LPCVD法、気相成長法、又はスパッタリング法等を用いればよい。第3半導体層1226cの膜厚は10nm以上50nm以下となるよう形成することが好ましい。また、第1半導体層1226a、第2半導体層1226b、及び第3半導体層1226cは、アモルファス半導体ではなく、多結晶半導体を用いて形成してもよいし、微結晶セミアモルファスSemiAmorphousSemiconductor:SAS半導体を用いて形成してもよい。微結晶半導体は、ギブスの自由エネルギーを考慮すれば非晶質と単結晶の中間的な準安定状態に属するものである。すなわち、熱力学的に安定な第3の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する。柱状または針状結晶が基板表面に対して法線方向に成長している。微結晶半導体の代表例である微結晶シリコンは、そのラマンスペクトルが単結晶シリコンを示す520cm-1よりも低波数側に、シフトしている。即ち、単結晶シリコンを示す520cm-1とアモルファスシリコンを示す480cm-1の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手ダングリングボンドを終端するため水素またはハロゲンを少なくとも1原子またはそれ以上含ませている。さらに、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで、安定性が増し良好な微結晶半導体膜が得られる。この微結晶半導体膜は、周波数が数十MHz~数百MHzの高周波プラズマCVD法、または周波数が1GHz以上のマイクロ波プラズマCVD装置により形成することができる。代表的には、SiH4、Si2H6、SiH2Cl2、SiHCl3、SiCl4、SiF4などのシリコンを含む気体を水素で希釈して形成することができる。また、水素に加え、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素でシリコンを含む気体を希釈して微結晶半導体膜を形成することができる。これらのときシリコンを含む気体に対して水素の流量比を5倍以上200倍以下、好ましくは50倍以上150倍以下、更に好ましくは100倍とする。さらには、シリコンを含む気体中に、CH4、C2H6等の炭化水素気体、GeH4、GeF4等のゲルマニウムを含む気体、F2等を混入させてもよい。また、光電効果で発生した正孔の移動度は電子の移動度に比べて小さいため、pin型のフォトダイオードはp型の半導体層側を受光面とする方がよい特性を示す。ここでは、基板1224側の面からフォトダイオード1202が入射光1230を受け、電気信号に変換する例を示す。また、受光面とした半導体層側とは逆の導電型を有する半導体層側からの光は外乱光となるため、電極層1242は遮光性を有する導電膜を用いるとよい。また、n型の半導体層側を受光面として用いることもできる。また、入射光1230を基板1224側の面から入射させることにより、トランジスタ1204の酸化物半導体層は、該トランジスタ1204のゲート電極によって、入射光1230を遮光することができる。絶縁層1234、層間絶縁層1236、層間絶縁層1238としては、絶縁性材料を用いて、その材料に応じて、スパッタリング法、SOG法、スピンコート、ディップコート法、スプレー塗布、スクリーン印刷法、オフセット印刷法、液滴吐出法インクジェット法等の方法を用いて形成することができる。絶縁層1234としては、無機絶縁材料としては、酸化シリコン層、酸化窒化シリコン層、窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、酸化窒化アルミニウム層、窒化アルミニウム層、又は窒化酸化アルミニウム層などの酸化物絶縁層又は窒化物絶縁層の、単層又は積層を用いることができる。またμ波2.45GHzを用いた高密度プラズマCVDは、緻密で絶縁耐圧の高い高品質な絶縁層を形成できるので好ましい。層間絶縁層1236、層間絶縁層1238としては、表面凹凸を低減するため平坦化絶縁膜として機能する絶縁層が好ましい。層間絶縁層1236、層間絶縁層1238としては、例えばポリイミド、アクリル樹脂、ベンゾシクロブテン系樹脂、ポリアミド、エポキシ樹脂等の、耐熱性を有する有機絶縁材料を用いることができる。また上記有機絶縁材料の他に、低誘電率材料low-k材料、シロキサン系樹脂、PSGリンガラス、BPSGリンボロンガラス等の単層、又は積層を用いることができる。フォトダイオード1202は、入射光1230を検出することによって、被検出物の情報を読み取ることができる。なお、被検出物の情報を読み取る際にバックライトなどの光源を用いることができる。以上に示すフォトセンサにおいて、酸化物半導体を用いたトランジスタとして、先の実施の形態で示したトランジスタを用いることができる。先の実施の形態に示したトランジスタは、オフ状態でのリーク電流を極めて小さくすることができるので、フォトセンサの光検出精度を向上させることができる。さらに、先の実施の形態に示すトランジスタを用いることにより、トランジスタの短チャネル効果を抑制し、且つ微細化を達成することができるので、フォトダイオードの面積を増大させ、フォトセンサの光検出精度を向上させることができる。本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態7本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図12を用いて説明する。本実施の形態では、コンピュータ、携帯電話機携帯電話、携帯電話装置ともいう、携帯情報端末携帯型ゲーム機、音響再生装置なども含む、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置テレビ、またはテレビジョン受信機ともいうなどの電子機器に、上述の半導体装置を適用する場合について説明する。図12Aは、ノート型のパーソナルコンピュータであり、筐体701、筐体702、表示部703、キーボード704などによって構成されている。筐体701と筐体702の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、例えば、高速、かつ低消費電力なノート型のパーソナルコンピュータが実現される。図12Bは、携帯情報端末PDAであり、本体711には、表示部713と、外部インターフェイス715と、操作ボタン714等が設けられている。また、携帯情報端末を操作するスタイラス712などを備えている。本体711内には、先の実施の形態に示す半導体装置が設けられている。そのため、例えば、高速、かつ低消費電力な携帯情報端末が実現される。図12Cは、電子ペーパーを実装した電子書籍720であり、筐体721と筐体723の2つの筐体で構成されている。筐体721および筐体723には、それぞれ表示部725および表示部727が設けられている。筐体721と筐体723は、軸部737により接続されており、該軸部737を軸として開閉動作を行うことができる。また、筐体721は、電源731、操作キー733、スピーカー735などを備えている。筐体721、筐体723の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、例えば、高速、かつ低消費電力な電子書籍が実現される。図12Dは、携帯電話機であり、筐体740と筐体741の2つの筐体で構成されている。さらに、筐体740と筐体741は、スライドし、図12Dのように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体741は、表示パネル742、スピーカー743、マイクロフォン744、タッチパネル745、ポインティングデバイス746、カメラ用レンズ747、外部接続端子748などを備えている。また、筐体740は、携帯電話機の充電を行う太陽電池セル749、外部メモリスロット750などを備えている。また、アンテナは、筐体741に内蔵されている。筐体740と筐体741の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、例えば、高速、かつ低消費電力な携帯電話機が実現される。図12Eは、デジタルカメラであり、本体761、表示部767、接眼部763、操作スイッチ764、表示部765、バッテリー766などによって構成されている。本体761内には、先の実施の形態に示す半導体装置が設けられている。そのため、例えば、高速、かつ低消費電力なデジタルカメラが実現される。図12Fは、テレビジョン装置770であり、筐体771、表示部773、スタンド775などで構成されている。テレビジョン装置770の操作は、筐体771が備えるスイッチや、リモコン操作機780により行うことができる。筐体771およびリモコン操作機780には、先の実施の形態に示す半導体装置が搭載されている。そのため、例えば、高速、かつ低消費電力なテレビジョン装置が実現される。以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、半導体装置の微細化による高速化、低消費電力化が実現された電子機器が得られる。本実施例では、計算機シミュレーションによって、短チャネル効果抑制の観点から、開示する発明の効果を確認した結果について示す。なお、計算第1の計算および第2の計算は、シルバコ社製デバイスシミュレータAtlasを用いて行った。第1の計算は、図13に示すモデルを用いて行った。図13Aには開示する発明の一態様に係る、絶縁層の上面と、ソース電極およびドレイン電極の上面との間に僅かな高低差が存在する構造以下、構造Aのトランジスタを示している。また、図13Bには比較例としての上記高低差を有しない構造以下、構造Bのトランジスタを示している。なお、当該計算においては簡単のため、構造Aとして、図13Aに示すような、絶縁層143bがソース電極142aおよびドレイン電極142bを覆わない構造を採用しているが、計算上は、絶縁層143bがソース電極142aおよびドレイン電極142bを覆う構造との大きな差はない。当該計算では、高低差を形成する領域以下、凸状領域と呼ぶの側面の傾斜角θと、当該凸状領域の高さhを変数として計算を行った。なお、図13において符号を付した構成要素は、先の実施の形態において同一の符号を付して説明した構成要素に相当する。また、本実施例の計算モデルでは、絶縁層150など一部の構成要素を設けていないが、このことは計算結果に影響を与えるものではない。計算に用いたその他のパラメータは以下の通りである。酸化物半導体層の膜厚:10nm酸化物半導体層の材質:In-Ga-Zn-O系金属酸化物バンドギャップEg:3.15eV、電子親和力χ:4.3eV、比誘電率:15、電子移動度:10cm2/Vsゲート絶縁層の膜厚:10nmゲート絶縁層の材質:酸化ハフニウム比誘電率:15ソース電極、ドレイン電極の材質:窒化チタン仕事関数:3.9eVゲート電極の材質:タングステン仕事関数:4.9eV第1の計算の結果を図14乃至図16に示す。図14には、ゲート電圧VGVとドレイン電流IDAとの関係を、図15には、チャネル長Lnmとしきい値電圧VthVとの関係を、図16には、チャネル長LnmとS値V/decとの関係を、それぞれ示す。なお、図14乃至図16では、傾斜角θを45°、60°、90°、高さhを5nm、10nm、20nmとした場合の結果について、それぞれ示している。図14乃至図16の結果より、チャネル長Lが100nmより大きい場合には、構造Aと構造Bとの間に有意差は見られないが、チャネル長Lを100nm以下とする場合には、構造Aでは、しきい値電圧Vthのマイナスシフトと、S値の増大が抑制されている。つまり、構造Aでは、構造Bと比較して、短チャネル効果を抑制することが可能である。第2の計算は、図17に示すモデルを用いて行った。図17Aは、構造Aを示しており、図17Bは構造Bを示している。第2の計算と第1の計算との相違は、第1の計算では、ソース電極とドレイン電極との間隔をチャネル長Lと扱っているのに対して、第2の計算では、絶縁層の凸形状に沿った形でチャネル長Lを算出している点にある。すなわち、図17Aでは、チャネル長L=LsLcLdである。図17Aにおけるチャネル長Lをこのように扱うことで、チャネル長Lの実効値が大きくなる効果をキャンセルし、正確に形状に起因する効果を見ることができる。図18には、第2の計算の結果である、ゲート電圧VGVとドレイン電流IDAとの関係を示す。ここで、傾斜角θは90°に固定し、高さhはそれぞれ、5nm、10nm、20nmとしている。図18より、絶縁層の上面と、ソース電極およびドレイン電極の上面との間に僅かな高低差が存在する構造構造Aでは、その形状に起因して、しきい値電圧Vthのマイナスシフトが抑制されている。つまり、当該形状によって、短チャネル効果が抑制されることが理解される。なお、第1の計算結果および第2の計算結果からは、高さhを大きくすると短チャネル効果が現れにくくなることがわかるが、大きな高低差を設けると、被覆性の低下により酸化物半導体層の断線等が生じる可能性もあるため、高低差は30nm以下、好ましくは20nm以下とする。"