"同一の半導体基板上に、トレンチ分離絶縁膜によって素子分離された高耐圧素子と低耐圧素子を設けた半導体装置において、該高耐圧素子形成領域におけるトレンチ分離絶縁膜の表面高さが該低耐圧素子形成領域におけるトレンチ分離絶縁膜の表面高さよりも低く形成されている半導体装置。前記高耐圧素子形成領域におけるトレンチ分離絶縁膜の表面高さが、前記高耐圧素子のチャネルを形成する半導体基板の表面に対して-10~60nmだけ高くなるように形成されている請求項1に記載の半導体装置。前記高耐圧素子形成領域におけるトレンチ分離絶縁膜の表面高さが、前記高耐圧素子のチャネルを形成する半導体基板の表面に対して-10~30nmだけ高くなるように形成されている請求項1に記載の半導体装置。前記高耐圧素子は、前記半導体基板のウェル上の所定領域に設けられた第1ゲート絶縁膜と、該第1ゲート絶縁膜上に設けられた第1ゲート電極と、該ウェル内の表層に、該第1ゲート電極を間に挟んで互いに対向する位置にそれぞれ設けられた、該ウェルと逆導電型の第1ソース領域および第1ドレイン領域とを有し、前記トレンチ分離絶縁膜が、該高耐圧素子と該低耐圧素子との間および、該第1ゲート電極下方のチャネル領域と該第1ソース領域および該第1ドレイン領域との間にそれぞれ設けられている請求項1に記載の半導体装置。前記低耐圧素子は、前記半導体基板のウェル上の所定領域に設けられた第2ゲート絶縁膜と、該第2ゲート絶縁膜上に設けられた第2ゲート電極と、該ウェル内の表層に、前記第2ゲート電極を間に挟んで互いに対向する位置にそれぞれ設けられた、該ウェルと逆導電型の第2ソース領域および第2ドレイン領域とを有し、前記低耐圧素子形成領域におけるトレンチ分離絶縁膜の表面高さが、該低耐圧素子のチャネルを形成する半導体基板の表面よりも少なくとも30nm高くなるように形成されている請求項1に記載の半導体装置。前記高耐圧素子のゲート絶縁膜の膜厚は50~200nmである請求項1に記載の半導体装置。前記高耐圧素子のゲート絶縁膜はHDP高密度プラズマ膜またはHTO高温酸化膜のCVD絶縁膜である請求項1に記載の半導体装置。前記高耐圧素子のゲート絶縁膜は前記低耐圧素子のゲート絶縁膜に比べて厚膜に構成されている請求項1に記載の半導体装置。同一の半導体基板上に、トレンチ分離絶縁膜によって素子分離された高耐圧素子と低耐圧素子を設けた半導体装置の製造方法において、CMPストッパ窒化膜除去工程後に高耐圧素子形成領域以外をフォトレジスト膜で覆い、高耐圧素子形成領域のフィールド酸化膜を選択的にエッチングして、該高耐圧素子形成領域におけるトレンチ分離絶縁膜の表面高さを該低耐圧素子の形成領域におけるトレンチ分離絶縁膜の表面高さよりも低く形成するエッチング工程と、該高耐圧素子のゲート酸化膜をCVD法で形成する工程とを有する半導体装置の製造方法。前記高耐圧素子形成領域におけるトレンチ分離絶縁膜の表面高さを、該高耐圧素子のチャネルを形成する半導体基板の表面に対して-10~60nmとなるように形成する請求項9に記載の半導体装置の製造方法。前記高耐圧素子の形成領域におけるトレンチ分離絶縁膜の表面高さを、該高耐圧素子のチャネルを形成する半導体基板の表面に対して-10~30nmとなるように形成する請求項9に記載の半導体装置の製造方法。前記高耐圧素子のゲート絶縁膜を50~200nmの膜厚で形成する請求項9に記載の半導体装置の製造方法。前記高耐圧素子のゲート絶縁膜をHDPまたはHTOのCVD絶縁膜で形成する請求項9に記載の半導体製置の製造方法。しかしながら、特許文献3に開示されている従来の半導体装置の素子分離領域形成およびゲート酸化膜形成工程では、高耐圧素子のためのゲート酸化膜215AをCVD法で形成する際にシリコン表面に対して、トレンチ分離埋め込み絶縁膜の高さが高い場合には、CVD法でゲート絶縁膜215Aをデポジションするときに、埋め込み絶縁膜側壁の形状が逆テーパになっており、図30および図31に示すように埋め込み絶縁膜側壁部とゲート絶縁膜215Aの間に、膜密度の希薄なボイドEが発生する。この場合、トランジスタを動作させた時に、ゲートリークを生じさせ、トランジスタの特性が不安定になるという問題があった。また、埋め込み絶縁膜側壁部とゲート絶縁膜215Aの間でゲート絶縁膜215Aが均一に形成されないため、ゲート耐圧不足やゲート破壊などの信頼性上の問題も懸念される。なお、図32は図31に対応した実際の顕微鏡写真を示す要部縦断面図であり、埋め込み絶縁膜側壁部近傍位置に膜密度の希薄なボイドEが発生している。本発明は、上記従来の問題を解決するもので、低耐圧トランジスタ特性への影響なく、耐圧特性および動作特性が安定した高耐圧素子を組み込むことができる半導体装置およびその製造方法を提供することを目的とする。本発明の半導体装置は、同一の半導体基板上に、トレンチ分離絶縁膜によって素子分離された高耐圧素子と低耐圧素子を設けた半導体装置において、該高耐圧素子形成領域におけるトレンチ分離絶縁膜の表面高さが該低耐圧素子形成領域におけるトレンチ分離絶縁膜の表面高さよりも低く形成されているものであり、そのことにより上記目的が達成される。また、好ましくは、本発明の半導体装置における高耐圧素子形成領域におけるトレンチ分離絶縁膜の表面高さが、前記高耐圧素子のチャネルを形成する半導体基板の表面に対して-10~60nmだけ高くなるように形成されている。さらに、好ましくは、本発明の半導体装置における高耐圧素子形成領域におけるトレンチ分離絶縁膜の表面高さが、前記高耐圧素子のチャネルを形成する半導体基板の表面に対して-10~30nmだけ高くなるように形成されている。さらに、好ましくは、本発明の半導体装置における高耐圧素子は、前記半導体基板のウェル上の所定領域に設けられた第1ゲート絶縁膜と、該第1ゲート絶縁膜上に設けられた第1ゲート電極と、該ウェル内の表層に、該第1ゲート電極を間に挟んで互いに対向する位置にそれぞれ設けられた、該ウェルと逆導電型の第1ソース領域および第1ドレイン領域とを有し、前記トレンチ分離絶縁膜が、該高耐圧素子と該低耐圧素子との間および、該第1ゲート電極下方のチャネル領域と該第1ソース領域および該第1ドレイン領域との間にそれぞれ設けられている。さらに、好ましくは、本発明の半導体装置における低耐圧素子は、前記半導体基板のウェル上の所定領域に設けられた第2ゲート絶縁膜と、該第2ゲート絶縁膜上に設けられた第2ゲート電極と、該ウェル内の表層に、前記第2ゲート電極を間に挟んで互いに対向する位置にそれぞれ設けられた、該ウェルと逆導電型の第2ソース領域および第2ドレイン領域とを有し、前記低耐圧素子形成領域におけるトレンチ分離絶縁膜の表面高さが、該低耐圧素子のチャネルを形成する半導体基板の表面よりも少なくとも30nm高くなるように形成されている。さらに、好ましくは、本発明の半導体装置における高耐圧素子のゲート絶縁膜の膜厚は50~200nmである。さらに、好ましくは、本発明の半導体装置における高耐圧素子のゲート絶縁膜はHDP高密度プラズマ膜;HighDensityPlasmaまたはHTO高温酸化膜;HighTemperatureOxideのCVD絶縁膜である。さらに、好ましくは、本発明の半導体装置において、前記高耐圧素子のゲート絶縁膜は前記低耐圧素子のゲート絶縁膜に比べて厚膜に構成されている。本発明の半導体装置の製造方法は、同一の半導体基板上に、トレンチ分離絶縁膜によって素子分離された高耐圧素子と低耐圧素子を設けた半導体装置の製造方法において、CMPストッパ窒化膜除去工程後に高耐圧素子形成領域以外をフォトレジスト膜で覆い、高耐圧素子形成領域のフィールド酸化膜を選択的にエッチングして、該高耐圧素子形成領域におけるトレンチ分離絶縁膜の表面高さを該低耐圧素子の形成領域におけるトレンチ分離絶縁膜の表面高さよりも低く形成するエッチング工程と、該高耐圧素子のゲート酸化膜をCVD法で形成する工程とを有するものであり、そのことにより上記目的が達成される。また、好ましくは、本発明の半導体装置の製造方法における高耐圧素子形成領域におけるトレンチ分離絶縁膜の表面高さを、該高耐圧素子のチャネルを形成する半導体基板の表面に対して-10~60nmとなるように形成する。さらに、好ましくは、本発明の半導体装置の製造方法における高耐圧素子の形成領域におけるトレンチ分離絶縁膜の表面高さを、該高耐圧素子のチャネルを形成する半導体基板の表面に対して-10~30nmとなるように形成する。さらに、好ましくは、本発明の半導体装置の製造方法における高耐圧素子のゲート絶縁膜を50~200nmの膜厚で形成する。さらに、好ましくは、本発明の半導体装置の製造方法における高耐圧素子のゲート絶縁膜をHDPまたはHTOのCVD絶縁膜で形成する。上記構成により、以下、本発明の作用を説明する。本発明においては、同一の半導体基板上に、トレンチ分離絶縁膜によって素子分離された高耐圧素子と低耐圧素子を設けた半導体装置において、高耐圧素子形成領域におけるトレンチ分離絶縁膜の表面高さが低耐圧素子形成領域におけるトレンチ分離絶縁膜の表面高さよりも低く形成されている。高耐圧素子形成領域におけるトレンチ分離絶縁膜の表面高さが、高耐圧素子のチャネルを形成する半導体基板の表面に対して-10~60nmより好ましくは-10~30nmだけ高くなるように形成されている。これによって、低耐圧トランジスタ特性への影響なく、従来、逆テーパポケット部に発生していたボイドを低減するので、耐圧特性および動作特性が安定した高耐圧素子を組み込むことが可能となる。以上により、本発明によれば、低耐圧トランジスタ特性への影響なく、従来、逆テーパポケット部に発生していたボイドを低減するため、耐圧特性および動作特性が安定した高耐圧素子を組み込むことができる。これによって、トレンチ分離構造での良好な電気的特性と安定した信頼性を備えた高耐圧素子と微細な低耐圧素子を共存させた半導体装置を得ることができる。以下に、本発明の半導体装置およびその製造方法の実施形態1について図面を参照しながら詳細に説明する。なお、各図における構成部材のそれぞれの厚みや長さなどは図面作成上の観点から、図示する構成に限定されるものではない。実施形態1図1aおよび図1bは、本発明の実施形態1における半導体装置の要部構成例を示す縦断面図であって、aは高耐圧素子の縦断面図、bは低耐圧素子の縦断面図である。図1aおよび図1bにおいて、本実施形態1の半導体装置1は、同一の半導体基板2上に高耐圧素子20aと低耐圧素子20bが形成されており、高耐圧素子20aおよび低耐圧素子20bはトレンチ内に埋め込まれたトレンチ分離絶縁膜例えばプラズマ酸化膜6によって素子分離されている。高耐圧素子20aは、図1aに示すように、半導体基板2内のウェル2a上の所定領域に熱酸化膜11およびその上を覆うようにCVD酸化膜CVD絶縁膜からなる高耐圧用のゲート絶縁膜12が設けられ、その上に高耐圧用のゲート電極13が設けられている。ウェル2a内の表層には、ゲート電極13を間に挟んで互いに対向する位置にウェル2aと逆導電型のソース領域14とドレイン領域15が設けられている。トレンチ分離埋め込み絶縁膜プラズマ酸化膜6の高さが、半導体基板2の基板表面シリコン表面よりも30nm以上高くならないように設定されている。ソース領域14はその上の層間膜16に形成されたコンタクトプラグ17を通して層間膜16上のメタル電極18に接続されている。また、ドレイン領域15はその上の層間膜16に形成された別のコンタクトプラグ17を通して層間膜16上のメタル電極19に接続されている。低耐圧素子20bは、図1bに示すように、半導体基板2内のウェル2b上の所定領域に熱酸化膜からなる低耐圧用のゲート絶縁膜11aが設けられ、その上に低耐圧用のゲート電極13が設けられている。ウェル2b内の表層には、ゲート電極13を間に挟んで互いに対向する位置にウェル2bと逆導電型のソース領域14とドレイン領域15が設けられている。トレンチ分離埋め込み絶縁膜プラズマ酸化膜6の高さが、半導体基板2の基板表面シリコン表面よりも低くなるように設定されている。ソース領域14はその上の層間膜16に形成されたコンタクトプラグ17を通して層間膜16上のメタル電極18に接続されている。また、ドレイン領域15はその上の層間膜16に形成された別のコンタクトプラグ17を通して層間膜16上のメタル電極19に接続されている。本実施形態1の半導体装置1では、トレンチ分離埋め込み絶縁膜としてのプラズマ酸化膜6の高さが、半導体基板2の基板表面シリコン表面よりも30nm以上高くならないように設定されているために、図2に示すように、高耐圧素子20aの厚膜のゲート酸化膜12となるCVD絶縁膜12aで成膜する際に、トレンチ分離埋め込み絶縁膜としてのプラズマ酸化膜6の側壁部が低くなって順テーパー状になる。このため、従来のように埋め込み酸化膜のプラズマ酸化膜6の側壁による凹部底面隅部分にポケットが形成されず、半導体基板2表面から側壁部分の順テーパー部分も含めて均一な膜厚でデポジションされる。これによって、従来例の図3にみられるトレンチ分離埋め込み絶縁膜のプラズマ酸化膜6とゲート絶縁膜12となるCVD絶縁膜12aとの間にボイドEが形成されない。高耐圧素子形成領域のトレンチ分離埋め込み絶縁膜としてのプラズマ酸化膜6の高さは、半導体基板2の基板表面シリコン表面に対し-10~30nmに調整することが好ましく、30nmより高い場合には、トレンチ埋め込み絶縁膜側壁とゲート絶縁膜の間にボイドEが形成される可能性があり、-10nmより低くなると、半導体基板2全体の平坦性が損なわれるため、その後のゲート電極13の加工、フォト工程における加工で所望の値が得られないなどの悪影響を及ぼす可能性がある。半導体装置1を製造する方法において、CMPのストッパ層の除去後に、高耐圧素子20aの形成領域の分離絶縁膜プラズマ酸化膜6の高さを調整している。CMPのストッパ層の除去前においても、高耐圧素子20aの形成領域以外をフォトレジスト膜で覆い、高耐圧素子20aの形成領域のフィールド酸化膜プラズマ酸化膜6を選択的にエッチングを行うことは可能であるが、この場合には、後のストッパ層除去後の埋め込み絶縁膜の側壁の形状が十分な順テーパーとならないため、埋め込み絶縁膜プラズマ酸化膜6とゲート絶縁膜12の間のボイドが形成される可能性があるためである。高耐圧素子高耐圧トランジスタ20aの形成領域のゲート絶縁膜12の膜厚は、電源電圧が20Vを超え100Vよりも低い電圧ここでは30V~40V程度の電圧を扱う場合であって、50~200nmである。ゲート絶縁膜12の膜厚が50nm以下で、電源電圧が20V程度の電圧を扱う場合のゲート絶縁膜は、熱酸化による応力が小さいため、従来法で形成した方が、簡便で良好な素子特性を得ることができる。また、ゲート絶縁膜の膜厚が200nmを超え、電源電圧が100V以上の高耐圧素子においては、CVD法によるゲート絶縁膜12は絶縁膜リークの問題もあり好ましくない。また、電源電圧が100V以上の高耐圧素子の場合には、トレンチ分離を必要する大規模な低耐圧回路と同一基板上に共存させる用途も少ない。また、高耐圧素子高耐圧トランジスタ20aのゲート酸化膜として、HDPまたはHTOで形成されたCVD絶縁膜は、酸化膜特性が熱酸化膜に近いため、トランジスタのゲート酸化膜として好適である。上記構成の本実施形態1の半導体装置1について、以下に、さらに詳細に説明する。図1aおよび図1bは半導体装置1のデバイス構造を模式的に示す縦断面図である。なお、繰り返し述べるが、図1に示す断面構造図では、適宜、要部を強調して示すこととし、図面上の各構成部分の寸法比と実際の寸法比とは必ずしも一致するものではない。これは以降の断面構造図についても同様とする。本実施形態1の半導体装置1は、図1aおよび図1bにおいて、同一の半導体基板2上に、高耐圧素子20aとしての第1トランジスタおよび低耐圧素子20bとしての第2トランジスタが、P型の当該半導体基板2上に形成されたN型のウェル2aおよび2b上に形成されている。図1aにおいて、高耐圧の第1トランジスタは、P型のウェル2a上の所定の領域にゲート絶縁膜12を介して形成されたゲート電極13、ドレイン電極19およびソース電極18を備え、ドレイン電極19は、層間絶縁膜16を貫通するコンタクトプラグ17を介してN型のドレイン領域第1半導体層15と接続し、ソース電極18は、層間絶縁膜16を貫通する別のコンタクトプラグ17を介してN型のソース領域第2半導体層14と接続している。N型のドレイン領域15およびソース領域14は、ゲート電極13を挟んで互いに対向するように、ウェル2aの表層に配置されている。N型のドレイン領域15の下方には、当該ドレイン領域15を覆うように、ドレイン領域15より低濃度のN型のドリフト領域第4半導体層9が、トレンチ分離領域を囲うように、ウェル2a内に形成され、且つ、ゲート電極13の方向に延伸している。一方、N型のソース領域14の下方には、当該ソース領域14を覆うように、当該ソース領域14より低濃度のN型のドリフト領域第5半導体層8が、トレンチ分離領域を囲うように、ウェル2a内に形成され、且つ、ゲート電極13の方向に延伸している。ここで、ゲート絶縁膜12の膜厚は50nm~200nm程度である。ゲート電極13が、ゲート絶縁膜12上およびトレンチ分離絶縁膜プラズマ酸化膜6上に形成されている。これらの1トランジスタおよび第2トランジスタは周りをトレンチ分離埋め込み絶縁膜プラズマ酸化膜6で囲まれており、更に、トレンチ分離埋め込み絶縁膜プラズマ酸化膜6の高さはチャネルとなるゲート絶縁膜12の直下のシリコン表面に対して-10~30nmの高さで形成されている。このような構造の高耐圧素子20aにおいて、ゲート絶縁膜12とトレンチ分離埋め込み絶縁膜プラズマ酸化膜6の間はボイドがなく形成されているため、高耐圧素子20aとしての第1トランジスタのゲートとして好適な構造である。トレンチ分離埋め込み絶縁膜プラズマ酸化膜6の高さをチャネルとなるゲート絶縁膜12の直下のシリコン領域よりも30nm以上高く形成した場合は、前述したが、図3に示すように、ゲート絶縁膜12aの材料をデポジションする時のトレンチ分離埋め込み絶縁膜プラズマ酸化膜6の形状が逆テーパーになっている。このため、ゲート絶縁膜12aとトレンチ分離埋め込み絶縁膜プラズマ酸化膜6との間にボイドEを生じる。このようなボイドEが生じた構造の場合、ゲート電極13とドレイン領域15およびソース領域14との間に電界をかけた場合、ゲートリークが懸念され、最終的にはゲート耐圧が無くなるという信頼性上の問題がある。それに対して、図2に示すように、トレンチ分離埋め込み絶縁膜としてのプラズマ酸化膜6の高さをチャネルとなるゲート絶縁膜12の直下のシリコン領域よりも30nm以下に形成した場合は、ゲート絶縁膜12aをデポジションする時のトレンチ分離埋め込み絶縁膜プラズマ酸化膜6の形状が順テーパーになるため、ゲート絶縁膜12aはシリコン領域上とトレンチ分離埋め込み絶縁膜プラズマ酸化膜6上に均一に形成され、良好な形状で形成され、ゲート電極13とドレイン領域15およびソース領域14との間に電界をかけてもリークの無い安定した特性が得られる。図4aは高耐圧素子20aの特徴構成を示す縦断面図、図4bは低耐圧素子20bの特徴構成を示す縦断面図である。図4aおよび図4bに示すように、高耐圧素子形成領域におけるトレンチ分離絶縁膜プラズマ酸化膜6の表面高さが低耐圧素子形成領域におけるトレンチ分離絶縁膜プラズマ酸化膜6の表面高さよりも低く形成されている。高耐圧素子形成領域におけるトレンチ分離絶縁膜プラズマ酸化膜6の表面高さが、高耐圧素子20aのチャネルを形成する半導体基板2の表面に対して-10~60nmより好ましくは-10~30nmとなるように形成されている。高耐圧素子20aのチャネルを形成する半導体基板2の表面上にゲート絶縁膜12を介してゲート電極13が形成されている。また、低耐圧素子20bのチャネルを形成する半導体基板2の表面上にゲート絶縁膜11aを介して別のゲート電極13が形成されている。図5は、図1aのトレンチ分離絶縁膜のプラズマ酸化膜6とボイド発生率パーセントの関係を示す図である。図5において、トレンチ分離絶縁膜としてのプラズマ酸化膜6の高さが、シリコン表面よりも30nm以上高い場合には、ボイドEの発生率が順次高くなっている。高耐圧素子形成領域のトレンチ埋め込み絶縁膜としてのプラズマ酸化膜6の高さは、半導体基板2の基板表面シリコン表面に対し-10~30nmに調整する。プラズマ酸化膜6の高さを多少なりとも低く調整すれば、ボイドEの発生率を抑えることができる。例えば、通常のプラズマ酸化膜6の高さが基板表面シリコン表面に対して70~80nmであれば、60nm以下のプラズマ酸化膜6の高さであってもボイドEの発生率を抑えることができる。この場合、高耐圧素子形成領域におけるトレンチ分離絶縁膜プラズマ酸化膜6の表面高さが、高耐圧素子20aのチャネルを形成する半導体基板2の表面に対して-10~60nmより好ましくは-10~30nmとなるように形成すればよい。一方、図1bに示すように、低耐圧の第2トランジスタは、低耐圧用のゲート絶縁膜11a、ゲート電極13、ドレイン電極19およびソース電極18を備え、P型のウェル2b内に、N型のドレイン領域第1半導体層15、N型のソース領域第2半導体層14、電界緩和を目的としたN型のドレイン領域15、ソース領域14よりも低濃度なLDD領域第4半導体層21が形成されている。低耐圧の第2トランジスタは高耐圧の第1トランジスタと同様に周りをトレンチ分離埋め込み絶縁膜プラズマ酸化膜6で囲まれている。しかしながら、トレンチ分離埋め込み絶縁膜プラズマ酸化膜6の高さはチャネルとなるゲート絶縁膜11aの直下のシリコン領域よりも30nm以上高く形成されており、第1トランジスタの場合とは相違する。低耐圧の第2トランジスタでは、微細なパターンが多く使用されるため、トレンチ分離埋め込み絶縁膜プラズマ酸化膜6の高さはチャネルとなるゲート絶縁膜11aの直下のシリコン領域よりも低く形成された場合は、第2トランジスタを形成しているシリコンのサイズが小さくなった場合に、狭チャネル効果と呼ばれる閾値電圧がばらつく現象がみられる。これを防止するため、前記に示したように、トレンチ分離埋め込み絶縁膜プラズマ酸化膜6の高さをチャネルとなるゲート絶縁膜11aの直下のシリコン領域よりも高く形成している。本構造のトランジスタは低耐圧素子20bの第2トランジスタとして好適である。上記構成により、以下、本実施形態1の半導体装置の製造方法について、図6~図17を参照して詳細に説明する。図6は、本実施形態1の半導体装置の製造方法における素子分離領域形成およびゲート酸化膜形成工程の各ステップを示す工程図である。図7~図17は、本実施形態1の半導体装置の製造方法における素子分離領域形成およびゲート酸化膜形成工程の各ステップを説明するための要部縦断面図である。なお、ここでは、高耐圧素子20aおよび低耐圧素子20b共にN型MOSFETの場合について説明を行うが、N型をP型に変えることにより、P型MOSFETに置き換えることが可能であることは言うまでもない。まず、図6のステップS21でパッド酸化処理を行って半導体基板2上にパッド酸化膜3を形成し、図6のステップS22で窒化膜成膜処理を行ってパッド酸化膜3上にストッパ層としてSIN膜4を形成する。さらに、図6のステップS23での活性化領域のパターニングにおいて、図7のパターン形成ステップに示すように、半導体基板2上に、パッド酸化膜3と、その上のストッパ層となるSIN膜4に対して、フォトリソ技術によるマスクを用いてエッチング処理して、所定パターンのSIN膜4およびその下のパッド酸化膜3を形成する。次いで、図6のステップS24でのトレンチエッチング工程において、図8に示すように、ストッパ層としてのSIN膜4をマスクとして、半導体基板2をエッチング処理し、トレンチ5を形成する。その後、図6のステップS25のトレンチ酸化工程において熱処理を行うことにより、トレンチ5の内側面および底面における半導体基板2の露出面を熱酸化してトレンチ酸化膜5aを形成する。続いて、図6のステップS26でのフィールド絶縁膜充填工程において、図9に示すように、トレンチ5内を埋め込むように、プラズマCVDによりプラズマ酸化膜6を全面に堆積する。その後、図6のステップS27でのSTICMP工程において、SIN膜4をストッパ層として、プラズマ酸化膜6をCMP法で平坦化する。さらに、図6のステップS28での窒化膜除去工程において、ストッパ層としてのSIN膜4を熱リン酸を用いて除去する。さらに、図6のステップS29でPad酸化膜除去工程において、パッド酸化膜3をフッ酸を含むエッチャントで除去した後に、図6のステップS30の低耐圧部レジストカバー工程および図6のステップS31の高耐圧部フィールドエッチング工程において、図10に示すように、フォトリソ技術により、高耐圧トランジスタ形成領域上のフォトレジスト膜10を開口し、高耐圧素子形成領域のトレンチ分離埋め込み絶縁膜であるプラズマ酸化膜6をエッチングして、各プラズマ酸化膜6がそれぞれシリコン表面より30nm以上高くならないように所定量だけ除去する。さらに、フォトレジスト膜10を除去して図11の素子分離領域形成ステップに示すようなトレンチ素子分離領域プラズマ酸化膜6を形成する。続いて、図6のステップS32の高耐圧ゲート酸化工程において、図12に示すように基板全面に8~20nmの熱酸化膜11を形成する。さらに、図6のステップS33の厚膜ゲートデポジション工程において、図12に示すように、基板全面に20nmの熱酸化膜11を形成した後に、プラズマCVD法で酸化膜をデポジションし、高耐圧用のゲート絶縁膜12となる材料膜12Aを形成する。この高耐圧用のゲート絶縁膜12となる材料膜12Aの膜厚は、50~200nmが好適である。さらに、ゲート絶縁膜形成工程において、図13に示すように、フォトリソ技術により、高耐圧トランジスタのチャネル形成領域を含む領域をフォトレジスト膜図示せずで覆い、その以外の領域を開口して高耐圧用のゲート絶縁膜12となる材料膜12Aをエッチング除去して高耐圧用のゲート酸化膜12を形成する。その後、図6のステップS34の高耐圧用ウェル領域形成工程において、図14に示すように、フォトリソ技術を用いて、高耐圧領域をフォトレジスト膜図示せずで開口し、ボロン等のP型イオンのイオン注入を行って、高耐圧用ウェル領域としてウェル2aを形成する。さらに、図6のステップS35での低耐圧用ウェル領域形成工程において、図15に示すように、フォトリソ技術を用いて、低耐圧領域をフォトレジスト膜図示せずで開口して、ボロン等のP型イオンのイオン注入を行って、低耐圧用ウェル領域としてウェル2bを形成する。さらに、図6のステップS36での高耐圧用ドリフト層形成工程において、図16に示すように、高耐圧素子形成領域内の所定領域に、リンなどのN型イオンのイオン注入を行い、ドリフト層8,9を形成する。次に、図6のステップS37での低耐圧用ゲート熱酸化工程において、図17に示すように、基板全面にさらに熱酸化処理を行って、低耐圧素子20bのゲート絶縁膜として膜厚が14nm程度の熱酸化膜11aを形成する。熱酸化膜11aは熱酸化膜11を除去後に再び形成してもよい。さらに、図6のステップS38のゲート電極形成工程において、図17に示すように、高耐圧用の熱酸化膜11およびゲート酸化膜12上と、低耐圧用のゲート絶縁膜としての熱酸化膜11a上にゲート電極13をそれぞれ形成する。さらに、図6のステップS39のソース/ドレイン形成工程において、図17に示すように、ソース領域14およびドレイン領域15を形成し、図6のステップS40の配線形成工程において、図17に示すように、基板全面に層間絶縁膜16を形成した後に、層間絶縁膜16内に、ソース領域14およびドレイン領域15とそれぞれ接続するコンタクトプラグ17を形成し、これらの各コンタクトプラグ17上に接続するようにメタル電極18,19の形成をそれぞれ行う。以上によって、同一半導体基板2上に高耐圧トランジスタ20aと低耐圧トランジスタ20bを形成することができる。21はN型の電界緩和領域LDD領域である。以上により、本実施形態1によれば、同一の半導体基板2上に、トレンチ分離絶縁膜プラズマ酸化膜6によって素子分離された高耐圧素子20aと低耐圧素子20bを設けた半導体装置1において、高耐圧素子形成領域におけるトレンチ分離絶縁膜プラズマ酸化膜6の表面高さが低耐圧素子形成領域におけるトレンチ分離絶縁膜プラズマ酸化膜6の表面高さよりも低く形成されている。高耐圧素子形成領域におけるトレンチ分離絶縁膜プラズマ酸化膜6の表面高さが、高耐圧素子20aのチャネルを形成する半導体基板2の表面に対して-10~60nmより好ましくは-10~30nmだけ高くなるように形成されている。また、CMPストッパ窒化膜除去工程後に高耐圧素子形成領域以外をフォトレジスト膜10で覆い、高耐圧素子形成領域のフィールド酸化膜トレンチ分離絶縁膜としてのプラズマ酸化膜6を選択的にエッチングして、高耐圧素子20aの形成領域におけるトレンチ分離絶縁膜の表面高さを低耐圧素子20bの形成領域におけるトレンチ分離絶縁膜の表面高さよりも低く形成するエッチング工程と、高耐圧素子20aのゲート酸化膜12をCVD法で形成する工程とを有している。これによって、低耐圧素子特性への影響なく、従来、逆テーパポケット部に発生していたボイドEを低減するため、耐圧特性および動作特性が安定した高耐圧素子を組み込むことができる。これによって、トレンチ分離構造での良好な電気的特性と安定した信頼性を備えた高耐圧素子と微細な低耐圧素子を共存させた半導体装置1を得ることができる。このように、図7~図17に示す製造工程により形成される高耐圧素子20aと低耐圧素子20bは、図1に示したように、それぞれ高耐圧用、低耐圧用にトレンチ分離埋め込み絶縁膜の高さがチャネルを形成するシリコン表面に対して、最適に形成されているため、良好な電気的特性と、安定した信頼性特性を得ることができる。なお、上記実施形態1において、高耐圧素子形成領域におけるトレンチ分離絶縁膜としてのプラズマ酸化膜6の表面高さが低耐圧素子20bの形成領域におけるトレンチ分離絶縁膜としてのプラズマ酸化膜6の表面高さよりも低く形成されているが、これによって、高耐圧素子形成領域におけるトレンチ分離絶縁膜が低く形成されたことから、高耐圧素子形成領域におけるトレンチ分離絶縁膜が元の高い場合に比べて、低耐圧トランジスタ特性への影響なく、耐圧特性および動作特性が安定した高耐圧素子を組み込むことができるという本発明の目的を達成することができる。以上のように、本発明の好ましい実施形態1を用いて本発明を例示してきたが、本発明は、この実施形態1に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態1の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。"