第1深さのシリンダー型のMIMMetal-Insulator-Metal構造を有する抵抗変化型メモリの抵抗変化素子と、前記第1深さよりも深い第2深さのシリンダー型のMIM構造を有するDRAMDynamicRandomAccessMemoryの容量素子とを具備する半導体記憶装置。請求項1に記載の半導体記憶装置において、前記抵抗変化素子は、第1下部電極と、前記第1下部電極上に設けられた抵抗変化層と、前記抵抗変化層上に設けられた第1上部電極とを備え、前記容量素子は、第2下部電極と、前記第2下部電極上に設けられた容量絶縁膜と前記容量絶縁膜上に設けられた第2上部電極とを備え、前記第1上部電極の端部と前記第2上部電極の端部とは同一平面上に設けられている半導体記憶装置。請求項2に記載の半導体記憶装置において、前記第1下部電極と前記第2下部電極とは同一の材料であり、前記抵抗変化層と前記容量絶縁膜とは同一の材料であり、前記第1上部電極と前記第2上部電極とは同一の材料である半導体記憶装置。請求項2又は3に記載の半導体記憶装置において、前記第1下部電極と前記第1下部電極に接続されるコンタクトとは同一の材料である半導体記憶装置。請求項1乃至4のいずれか一項に記載の半導体記憶装置において、前記抵抗変化素子に接続される第1トランジスタと、前記容量素子に接続される第2トランジスタとを更に具備し、前記第1トランジスタの耐圧は、前記第2トランジスタの耐圧よりも高い半導体記憶装置。請求項1乃至5のいずれか一項に記載の半導体記憶装置において、前記抵抗変化型メモリはROMReadOnlyMemoryとして用いられる半導体記憶装置。請求項1乃至6のいずれか一項に記載の半導体記憶装置において、前記抵抗変化素子には低抵抗の伝導パスを絶縁膜内に形成するためのフォーミング動作が行われる半導体記憶装置。請求項1乃至7のいずれか一項に記載の半導体記憶装置と、前記半導体記憶装置を用いて情報処理を行う情報処理回路とを具備する半導体装置。基板上の層間絶縁層に第1深さの第1開口部を設ける工程と、前記層間絶縁層に前記第1深さよりも深い第2深さの第2開口部を設ける工程と、前記第1開口部の底部及び側面に抵抗変化型メモリの抵抗変化素子の第1下部電極を形成し、前記第2開口部の底部及び側面にDRAMDynamicRandomAccessMemoryの容量素子の第2下部電極を形成する工程と、前記層間絶縁層の表面と前記第1下部電極及び前記第2下部電極とを覆うように絶縁膜及び第2導電膜をこの順に積層する工程と、前記第1開口部及び前記第2開口部内及びその近傍以外における、前記層間絶縁層上の前記絶縁膜及び前記第2導電膜をエッチングして、前記抵抗変化素子の抵抗変化層及び第1上部電極を前記第1下部電極上に、前記容量素子の容量絶縁膜及び第2上部電極を前記第2下部電極上にそれぞれ形成する工程とを具備する半導体記憶装置の製造方法。請求項9に記載の半導体記憶装置の製造方法において、前記第1下部電極及び前記第2下部電極を形成する工程は、前記層間絶縁層の表面と前記第1開口部及び前記第2開口部の内面とを覆うように第1導電膜を形成する工程と、前記第1開口部及び前記第2開口部の内部にレジストを埋める工程と、前記レジストに覆われていない前記第1導電膜をエッチングして、前記第1開口部に前記第1下部電極を形成し、前記第2開口部に前記第2下部電極を形成する工程と、前記レジストを除去する工程とを備える半導体記憶装置の製造方法。請求項9又は10に記載の半導体記憶装置の製造方法において、前記第1上部電極の端部と前記第2上部電極の端部とは同一平面上に設けられる半導体記憶装置の製造方法。請求項9乃至11のいずれか一項に記載の半導体記憶装置の製造方法において、前記第1開口部の上端と前記第2開口部の上端とは同一平面上に設けられる半導体記憶装置の製造方法。請求項9乃至12のいずれか一項に記載の半導体記憶装置の製造方法において、前記第1開口部を設ける工程の前に、前記第1開口部を形成する位置に、前記第1開口部よりも細く深く、下方のコンタクトに達する第3開口部を形成する工程を更に具備し、前記第1下部電極及び前記第2下部電極を形成する工程は、前記第1下部電極を形成する前に、前記第3開口部を導電膜で埋める工程を更に備える半導体記憶装置の製造方法。上記の各文献の技術は以下のような問題点を有している。非特許文献1の方法では、キャッシュメモリとしてDRAMの代わりにReRAMを使用した場合、製造コストが十分に低減できていない。揮発性メモリはDRAMとし、不揮発性メモリにどのデバイスを採用していくかが課題となると考えられる。特許文献1、2の方法では、容量素子と抵抗変化素子の形成において同一の材料を用い、製造工程を一部共通化することで製造コストを抑えることは可能である。しかし、容量素子及び抵抗変化素子の両者が十分な性能を得ることができない。例えば、DRAMは容量を大きくする必要がある。そのために、絶縁膜材料のHigh-k化やMIM面積の増大を構造的に実現してきた。一方、ReRAMではMIMの寄生容量がReRAMの性能向上の障害となるため、容量を小さくする必要がある。DRAMとReRAMとを混載する場合において、容量素子及び抵抗変化素子の性能を十分に維持しながら、製造コストを十分に低減することが可能な技術が望まれている。以下に、発明を実施するための形態で使用される番号符号を用いて、課題を解決するための手段を説明する。これらの番号符号は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。本発明の半導体記憶装置は、抵抗変化型メモリの抵抗変化素子1と、DRAMDynamicRandomAccessMemoryの容量素子101とを具備している。抵抗変化型メモリの抵抗変化素子1は、第1深さD1のシリンダー型のMIMMetal-Insulator-Metal構造を有する。DRAMの容量素子101は、第1深さD1よりも深い第2深さD2のシリンダー型のMIM構造を有する。本発明の半導体装置は、半導体記憶装置90、190と、情報処理回路200とを具備している。半導体記憶装置90、190は、上記段落に記載されている。情報処理回路200は、その半導体記憶装置90、190を用いて情報処理を行う。本発明の半導体記憶装置の製造方法は、基板40上の層間絶縁層に第1深さD1の第1開口部81を設ける工程と、層間絶縁層に第1深さD1よりも深い第2深さD2の第2開口部181を設ける工程と、第1開口部81の底部及び側面に抵抗変化型メモリの抵抗変化素子1の第1下部電極13を形成し、第2開口部181の底部及び側面にDRAMDynamicRandomAccessMemoryの容量素子101の第2下部電極113を形成する工程と、層間絶縁層の表面と第1下部電極13及び第2下部電極113とを覆うように絶縁膜84及び第2導電膜85をこの順に積層する工程と、第1開口部81及び第2開口部181内及びその近傍以外における、層間絶縁層上の絶縁膜84及び第2導電膜85をエッチングして、抵抗変化素子1の抵抗変化層12及び第1上部電極11を第1下部電極13上に、容量素子101の容量絶縁膜112及び第2上部電極111を第2下部電極113上にそれぞれ形成する工程とを具備している。本発明により、DRAMと抵抗変化型メモリとを混載する場合において、容量素子及び抵抗変化素子の性能を維持しながら製造コストを低減することができる。以下、本発明の半導体記憶装置、半導体装置及び半導体記憶装置の製造方法の実施の形態に関して、添付図面を参照して説明する。第1の実施の形態本発明の第1の実施の形態に係る半導体記憶装置について、添付図面を参照して説明する。図1は、本発明の第1の実施の形態に係る半導体記憶装置の構成例を示す断面図である。この半導体記憶装置は、抵抗変化型メモリ部90とDRAM部190を具備している。抵抗変化型メモリ部90は、1T1R1トランジスタ1抵抗型の抵抗変化型のメモリセルを備えている。そのメモリセルは、シリンダー型のMIMMetal-Insulator-Metal構造を有する抵抗変化素子1とトランジスタ2とを含んでいる。また、DRAM部190は、DRAMのメモリセルを備えている。そのメモリセルは、シリンダー型のMIM構造を有する容量素子101と、トランジスタ102とを含んでいる。ただし、この図では、抵抗変化型メモリ部90において抵抗変化型のメモリセルの1個分の構成を示し、DRAM部190においてDRAMのメモリセルの1個分の構成を示している。まず、抵抗変化型メモリ部90について説明する。素子分離領域40aで囲まれた領域において、半導体基板40上にトランジスタ2が形成されている。トランジスタ2は、ゲート絶縁膜23、ゲート22ワード線、ドレイン21、ソース24、サイドウォール25を備えている。ただし、トランジスタ2は、後述されるトランジスタ102と比較して耐圧が高い。トランジスタ102と比較して、トランジスタ2に印加される電圧は高く、かつトランジスタ2に流れる電流が大きいからである。トランジスタ2の耐圧が高いことは、例えば、ゲート絶縁膜23の膜厚をゲート絶縁膜123よりも厚くすることで実現できる。あるいは、既存の他の方法例示:ゲート長を長くするで耐圧を高めても良い。トランジスタ2は、基板40に積層された層間絶縁層に覆われている。その層間絶縁層は、層間絶縁膜60、層間絶縁膜51、52、53、54、55、キャップ絶縁膜65、層間絶縁膜56、57をこの順に積層されている。ドレイン21は、層間絶縁膜60及び層間絶縁膜51~54を通るコンタクト41、第1配線42、ビア43、44を介して抵抗変化素子1に接続されている。抵抗変化素子1は、キャップ絶縁膜65の表面から層間絶縁層55に向かう、第1深さD1で直径φ1の第1開口部81に設けられている。第1開口部81の底部にはビア44が存在する。ただし、直径φ1は、フォーミングでフィラメントが形成可能であれば、特に制限はない。素子面積や寄生容量の低減の観点から、小さいことが好ましい。抵抗変化素子1は、シリンダー型のMIM構造を有している。そのMIM構造は、上部電極11、抵抗変化層12及び下部電極13を備えている。埋め込み電極14を備えていても良い。下部電極13は、第1開口部81の底部及び内側面を覆うように形成されている。ただし、内側面の途中まで覆うように形成されていてもよい。この図の例では、内側面の途中まで覆っている。抵抗変化層12は、下部電極13及び第1開口部81の上部内面を覆うように設けられている。上部電極11は、抵抗変化層12を覆うように設けられている。埋め込み電極14は、上部電極11を覆い、第1開口部81を埋めるように設けられている。埋め込み電極14は、層間絶縁層56を通るビア46を介して、第2配線6例示:ビット線に接続されている。ソース24は、層間絶縁膜60及び層間絶縁膜51~55、キャップ絶縁膜65、層間絶縁膜56を通るコンタクト41a、第1配線42a、ビア43a、44a、45a、46aを介して共通線8例示:接地線に接続されている。第2配線6及び共通線8は層間絶縁膜57に側面を覆われている。次に、DRAM部190について説明する。素子分離領域40aで囲まれた領域において、半導体基板40上にトランジスタ102が形成されている。トランジスタ102は、ゲート絶縁膜123、ゲート122ワード線、ドレイン121、ソース124、サイドウォール125を備えている。トランジスタ102は、上述のようにトランジスタ2と比較して耐圧が低い。トランジスタ102は、基板40に積層された層間絶縁層に覆われている。その層間絶縁層は、層間絶縁膜60、層間絶縁膜51、52、53、54、55、キャップ絶縁膜65、層間絶縁膜56、57をこの順に積層されている。ドレイン121は、層間絶縁膜60及び層間絶縁膜51~53を通るコンタクト141、第1配線142、ビア143を介して容量素子101に接続されている。容量素子101は、キャップ絶縁膜65の表面から層間絶縁層55、54に向かう、第2深さD2で直径φ2の第2開口部181に設けられている。第2開口部181の底部にはビア143が存在する。ただし、第2深さD2は、第1深さD1よりも深い。直径φ2は、特に制限はない。直径φ1よりも大きくても良いし、等しくても良いし、小さくても良い。容量素子101は、シリンダー型のMIM構造を有している。そのMIM構造は、上部電極111、容量絶縁膜112及び下部電極113を備えている。埋め込み電極114を備えていても良い。下部電極113は、第2開口部181の底部及び内側面を覆うように形成されている。ただし、内側面の途中まで覆うように形成されていてもよい。この図の例では、内側面の途中まで覆っている。容量絶縁膜112は、下部電極113及び第2開口部181の上部内面を覆うように設けられている。上部電極111は、容量絶縁膜112を覆うように設けられている。埋め込み電極114は、上部電極111を覆い、第2開口部181を埋めるように設けられている。埋め込み電極114は、層間絶縁層56を通るビア146を介して、第2配線106共通線に接続されている。ソース124は、層間絶縁膜60及び層間絶縁膜51を通るコンタクト141aを介して、ビット線108に接続されている。ビット線108は層間絶縁膜52に側面を覆われている。図1に示すように、基板40の表面領域及び各層の役割は、抵抗変化型メモリ部90と、DRAM部190とで概ね同様である。抵抗変化型メモリ部90の抵抗変化素子1とDRAM部190の容量素子101とは、同一の材料から構成されることが好ましい。具体的には、抵抗変化素子1の上部電極11、抵抗変化層12及び上部電極13と、容量素子101の上部電極111、容量絶縁膜112及び下部電極113とは、それぞれ同じ材料であることが望ましい。同じ材料を用いることにより、同時に形成でき低コスト化が実現できる。上部電極11、111及び下部電極13、113としては、例えば、チタンTi、窒化チタンTiN、アルミニウムAl、ニッケルNi、銅Cu、銅アルミニウムCuAl、タンタルTa、窒化タンタルTaN、ジルコニウムZr、ハフニウムHf、モリブデンMo、ルテニウムRu、白金Ptなどによって形成できる。また、これらの材料の積層体であっても良い。また、絶縁膜抵抗変化層12及び容量絶縁膜112としては、酸化チタンTiO2、酸化鉄FeO、酸化ニッケルNiO、酸化ジルコニウムZrO2、酸化銅CuO、酸化ハフニウムHfO2、酸化タンタルTa2O5、酸化タングステンWO、及びこれらの窒化物やシリケートを少なくとも含む単層膜もしくは積層膜であっても良い。また、コンタクト、ビア、埋め込み電極、配線などとしては、例えばタングステンW、アルミニウムAl、銅Cuを用いることができる。必要に応じてバリア膜例示:Ta、TaNとの積層膜と用いることができる。また、抵抗変化素子1の上部電極11の端部と容量素子101の上部電極111の端部とは同一平面上に設けられていることが望ましい。言い換えると、第1開口部81の上端と第2開口部181の上端とは同一平面上に設けられていることが望ましい。同一平面上に設けることで、それぞれの上部電極11、111と上層の第2配線6、106を接続するためのビア46、146を同時に形成することが出来る。次に、本発明の第1の実施の形態に係る半導体記憶装置の動作方法について説明する。抵抗変化型メモリ部90に形成されたシリンダー型MIMは以下のように抵抗変化素子1として動作する。まず、フォーミングを行うため、第2配線6を介して上部電極11に正の電圧を印加し、低抵抗化する。このとき、抵抗変化素子1に負荷抵抗抵抗変化素子1に接続されたトランジスタ2を接続し、低抵抗化後に電流が流れ過ぎないようにしておくのが好ましい。フォーミングは、上部電極11の代わりに、トランジスタ2を介して下部電極13に正の電圧を印加しても良い。このフォーミング動作によって上部電極11と下部電極13とで挟まれた抵抗変化層12絶縁膜内に低抵抗なスイッチングパスフィラメントが形成され、抵抗変化素子1として機能するようになる。次に、低抵抗状態から高抵抗状態へのスイッチング時には、上部電極11に正の電圧を印加する。このとき、フォーミング時よりも電流が流れるように、負荷抵抗トランジスタ2の抵抗を下げておくことが好ましい。一方、高抵抗状態から低抵抗状態へのスイッチング時には、上部電極11に正の電圧を印加する。このとき、上部電極11には高抵抗状態へのスイッチング時よりも高い電圧を印加する。また、フォーミング時と同様に抵抗変化素子1に負荷抵抗を接続し、低抵抗化後に電流が流れ過ぎないようにしておくのが好ましい。なお、上部電極11の替わりに下部電極13に正の電圧を印加しても良い。本実施の形態では、抵抗変化型メモリ部90に形成されたシリンダー型MIMがDRAM部190のものよりも浅くなっている。そのため、MIMの面積が小さくなり、容量が低減されている。これによって、抵抗変化素子1の寄生容量が低減し、抵抗変化型メモリの高速化が実現できる。また、抵抗変化型メモリは一度だけ書き込みが可能なROMであってもよい。一方、DARM部190に形成されたシリンダー型MIMはDRAMの容量素子101として機能する。すなわち、容量素子101に蓄積された電荷によって2状態1と0の記録を実現する。次に、本発明の第1の実施の形態に係る半導体装置の製造方法について説明する。図2~図7は、本発明の第1の実施の形態に係る半導体装置の製造方法を示す断面図である。ただし、ここでは、図1の構成例の製造方法について説明する。まず、図2に示すように、抵抗変化型メモリ部90とDRAM部190において、半導体基板40上に、通常のMOSFET工程を用いて、素子分離領域40a、トランジスタ2ゲート22、ゲート絶縁膜23、ソース24、ドレイン21及びサイドウォール25、及びトランジスタ102ゲート122、ゲート絶縁膜123、ソース124、ドレイン121及びサイドウォール125を形成する。ここでは、半導体基板40としてp-シリコンSi、ゲート絶縁膜23、123としてシリコン酸化膜SiOx、ゲート22、122としてポリシリコン膜poly-Si、ソース24、124、ドレイン21、121としてnシリコンnSi、サイドウォール25、125としてシリコン窒化膜SiNxをそれぞれ用いる。このとき、ゲート絶縁膜23は、ゲート絶縁膜123よりも厚く形成する。例えば、半導体基板40の全面を一度熱酸化した後、DRAM部190の熱酸化膜のみエッチングして、再度半導体基板40の全面を熱酸化する。それにより、抵抗変化型メモリ部90側のゲート絶縁膜23は2度の熱酸化工程により厚くなり、DRAM部190側のゲート絶縁膜123は1度の熱酸化工程のみになり薄くなる。次に、抵抗変化型メモリ部90とDRAM部190において、これらの上部に層間絶縁膜60、層間絶縁膜51、52、53、54、55、キャップ絶縁膜65をこの順に積層する。このとき、PRフォトレジスト工程とドライエッチング工程を用いて、層間絶縁膜60及び層間絶縁膜51には、ドレイン21及びソース24上にコンタクト41、41aを形成し、ドレイン121及びソース124上にコンタクト141、141aを形成する。更に、層間絶縁膜52には、コンタクト41、41a上に第1配線42、42aを形成し、コンタクト141、141a上に第1配線142及びビット線108を形成する。更に、層間絶縁膜53には、第1配線42、42a上にビア43、43aを形成し、第1配線142上にビア143を形成する。更に、層間絶縁膜54には、ビア43、43a上にビア44、44aを形成する。更に、層間絶縁膜55には、ビア44a上にビア45aを形成する。コンタクト41、第1配線42、ビア43、44は、トランジスタ2と抵抗変化素子1とを接続するコンタクトとみることができる。同様に、コンタクト41a、第1配線42a、ビア43a~46aは、トランジスタ2と共通線8とを接続するコンタクトとみることができる。同様に、コンタクト141、第1配線142、ビア143は、トランジスタ102と容量素子101とを接続するコンタクトとみることができる。次に、図3に示すように、抵抗変化型メモリ部90において、PR工程とドライエッチング工程を用いて、キャップ絶縁膜65及び層間絶縁膜55を貫通しビア44上に達するように、第1開口部81深さD1、直径φ1を形成する。エッチング深さD1は、エッチングレートにより調整する。また、DRAM部190において、PR工程とドライエッチング工程を用いて、キャップ絶縁膜65及び層間絶縁膜55、54を貫通しビア143上に達するように、第2開口部181深さD2、直径φ2を形成する。エッチング深さD2は、エッチングレートにより調整する。続いて、図4に示すように、抵抗変化型メモリ部90とDRAM部190において、キャップ絶縁膜65の表面と第1開口部81及び第2開口部181の内面側面及び底面を覆うように下部電極膜用の導電膜83を形成する。その後、第1開口部81及び第2開口部181内に、塗布法によりレジスト82、182を埋設する。このとき、レジスト82、182は、第1開口部81及び第2開口部181の少なくとも側面及び底面を覆う。ただし、上部側面は覆っていなくてもよい。その場合、第1開口部81及び第2開口部181の上部側面の導電膜83は露出している。次に、図5に示すように、抵抗変化型メモリ部90とDRAM部190において、レジスト82、182で覆われていない導電膜83をエッチングする。それにより、レジスト82、182が上部側面を覆っていない場合、第1開口部81の開口端に達しない高さの側面及び底面に抵抗変化素子1の下部電極13を形成し、第2開口部181の開口端に達しない高さの側面及び底面に容量素子101の下部電極113を形成する。一方、レジスト82、182が上部側面を覆っている場合、第1開口部81の開口端に達する高さの側面及び底面に抵抗変化素子1の下部電極13を形成し、第2開口部181の開口端に達する高さの側面及び底面に容量素子101の下部電極113を形成する。その後、第1開口部81及び第2開口部181内のレジスト82、182を除去する。続いて、キャップ絶縁層65の表面と下部電極13及び下部電極113とを覆うように、抵抗変化層又は容量絶縁膜用の絶縁膜84、上部電極用の導電膜85及び埋め込み導電膜用の導電膜86をこの順に積層する。続いて、図6に示すように、抵抗変化型メモリ部90とDRAM部190において、PR工程とドライエッチング工程を用いて、第1開口部81及びその近傍の領域と容量素子101が配列された領域とを除いた領域における、絶縁膜84、導電膜85及び導電膜86をエッチングする。それにより、抵抗変化素子1の抵抗変化層12、上部電極11及び埋め込み電極14を下部電極13上に形成し、容量素子101の容量絶縁膜112、上部電極111及び埋め込み電極114を下部電極113上に形成するただし、容量素子101の容量絶縁膜112、上部電極111及び埋め込み電極114は容量素子101が配列された領域の複数の容量素子で共有される。次に、図7に示すように、抵抗変化型メモリ部90とDRAM部190において、これらの上部に層間絶縁膜56、57をこの順に積層する。このとき、PRフォトレジスト工程とドライエッチング工程を用いて、層間絶縁膜56には、埋め込み電極14及びビア45a上にビア46、46aを形成し、埋め込み電極114上にビア146を形成する。更に、層間絶縁膜57には、ビア46、46a上に第2配線6及び共通線6を形成し、ビア146上に第2配線106を形成する。以上により、本発明の第1の実施の形態に係る半導体装置が製造される。このように、本実施の形態では、抵抗変化素子1の第1開口部81の深さと容量素子101の第2開口部181の深さを異なるようにする以外は、容量素子101の形成と抵抗変化素子1の形成とを同一プロセスで実現することとができる。それにより、DRAMとReRAMの性能向上を阻害する要因を抑えつつ、それらを同一半導体基板上に混載する場合の製造工程を簡略化し、製造コストを低減させることができる。また、抵抗変化素子1の第1開口部81は、容量素子101の第2開口部181よりも浅くなっている。すなわち、抵抗変化素子1のシリンダー型MIMは、容量素子101のシリンダー型MIMよりも、MIMの面積が小さくなっている。それにより、抵抗変化素子1の容量が低減され、抵抗変化型メモリの高速化が実現できる。ところで、抵抗変化メモリ部90の面積をより小さくするためには、例えば、共通線8を隣接するメモリセル間で共有する方法が考えられる。図8は、抵抗変化メモリ部90の回路構成の一例を示す回路図である。抵抗変化メモリ部90は、x方向に延在する複数のビット線BLと、y方向に延在する複数のワード線WLと、複数のビット線BLと複数のワード線WLとの交差する個所の各々に設けられた複数のメモリセルMCを備えている。複数のメモリセルMCは行列状に配列されている。メモリセルMCは、トランジスタ2と抵抗変化素子1を備えている。トランジスタ2は、ソース/ドレインの一方を共通線PLに、他方を抵抗変化素子1の一端に接続されている。抵抗変化素子1は、他端をビット線BLに接続されている。このとき、共通線8及びトランジスタ2のソース24を隣接するメモリセルMC間で共有することで、共通線PLの配線及びトランジスタ2のソース24の配置に必要となる領域を、メモリセルMCの2列につき1列分だけ省略することができる。図9は、図8の回路構成の具体的なレイアウトを示す断面図である。この図に示すように、共通線8及び共通線8とトランジスタ2とを接続するコンタクト41a、第1配線42a、ビア43a、44a、45a、46aと、トランジスタ2のソース24とが隣接する二つのメモリセルMCにより共用されている。それにより、共通線8及びコンタクト41a、第1配線42a、ビア43a~46aに必要となる領域と、トランジスタ2のソース24の配置に必要となる領域とを、メモリセルMCの2列につき1列分だけ省略することができる。なお、他の構成は、上部に層間絶縁膜58と、第2配線6に接続されたビット線7BLとが追加されている点を除けば、図1と同様である。以上のようなレイアウトを採用することにより、抵抗変化メモリ部90の面積をより小さくすることができる。第2の実施の形態本発明の第1の実施の形態に係る半導体記憶装置について、添付図面を参照して説明する。第1の実施の形態では、第1開口部81及び第2開口部181シリンダーの深さは、開口部形成時のエッチングレートで調整している。しかし、本実施の形態では、そのシリンダー深さを、キャップ絶縁膜を用いて制御する。以下詳細に説明する。本発明の第2の実施の形態に係る半導体記憶装置について、添付図面を参照して説明する。図10は、本発明の第2の実施の形態に係る半導体記憶装置の構成例を示す断面図である。この半導体記憶装置は、基本的には第1の実施の形態と同じである。ただし、抵抗変化素子1及び容量素子101が金属配線層に形成されている点で、第1の実施の形態と異なっている。この場合、金属配線形成のために層間絶縁膜の間にキャップ絶縁膜が形成されている。従って、それらキャップ絶縁膜を、抵抗変化素子1及び容量素子101の開口部形成時のエッチングストッパーとして機能させることができる。以下では、第1の実施の形態との相違点について主に説明する。ただし、この図でも、抵抗変化型メモリ部90において抵抗変化型のメモリセルの1個分の構成を示し、DRAM部190においてDRAMのメモリセルの1個分の構成を示している。まず、抵抗変化型メモリ部90について説明する。層間絶縁層は、層間絶縁膜60、層間絶縁膜51、52、53、キャップ絶縁膜63a、層間絶縁膜54a、キャップ絶縁膜64a、層間絶縁膜55a、キャップ絶縁膜65a、層間絶縁膜56a、キャップ絶縁膜66a、層間絶縁膜57a、キャップ絶縁膜67aをこの順に積層されている。ドレイン21は、層間絶縁膜60及び層間絶縁膜51~53を通るコンタクト41、第1配線42、ビア43、配線71、ビア72、配線73を介して抵抗変化素子1に接続されている。抵抗変化素子1は、キャップ絶縁膜66aの表面から層間絶縁層56a、キャップ絶縁膜65aに向かう、第1深さD1で直径φ1の第1開口部81に設けられている。第1開口部81の底部には、配線73が存在する。埋め込み電極14は、層間絶縁層57aを通るビア46を介して、第2配線6例示:ビット線に接続されている。ソース24は、層間絶縁膜60及び層間絶縁膜51~53、キャップ絶縁膜63a、層間絶縁膜54a、キャップ絶縁膜64a、層間絶縁膜55a、キャップ絶縁膜65a、層間絶縁膜56a、キャップ絶縁膜66a、層間絶縁膜57aを通るコンタクト41a、第1配線42a、ビア43a、配線71a、ビア72a、配線73a、ビア74a、配線75a、ビア46aを介して共通線8例示:接地線に接続されている。コンタクト41、第1配線42、ビア43、配線71、ビア72、配線73は、トランジスタ2と抵抗変化素子1とを接続するコンタクトとみることができる。同様に、コンタクト41a、第1配線42a、ビア43a、配線71a、ビア72a、配線73a、ビア74a、配線75a、ビア46a、トランジスタ2と共通線8とを接続するコンタクトとみることができる。次に、DRAM部190について説明する。層間絶縁膜60、層間絶縁膜51、52、53、キャップ絶縁膜63a、層間絶縁膜54a、キャップ絶縁膜64a、層間絶縁膜55a、キャップ絶縁膜65a、層間絶縁膜56a、キャップ絶縁膜66a、層間絶縁膜57a、キャップ絶縁膜67aをこの順に積層されている。ドレイン121は、層間絶縁膜60及び層間絶縁膜51~53を通るコンタクト141、第1配線142、ビア143を介して容量素子101に接続されている。容量素子101は、キャップ絶縁膜66aの表面から層間絶縁層56a、キャップ絶縁膜65a、層間絶縁層55a、キャップ絶縁膜64a、層間絶縁層54a、キャップ絶縁膜63aに向かう、第2深さD2で直径φ2の第2開口部181に設けられている。ただし、第2深さD2は、第1深さD1よりも深い。埋め込み電極114は、層間絶縁層57aを通るビア146を介して、第2配線106接地線に接続されている。その他の構成については、第1の実施の形態と同様である。次に、本発明の第2の実施の形態に係る半導体装置の製造方法については、基本的には第1の実施の形態と同様である。ただし、抵抗変化型メモリ部90については、第1開口部81シリンダーを形成するに当たり、キャップ絶縁膜66aをエッチング後、キャップ絶縁膜65aをエッチングストッパーとして層間絶縁層56aのエッチングを行う。その後、キャップ絶縁膜65aをエッチングして、配線73を露出させる。一方、DRAM部190については、第2開口部181シリンダーを形成するに当たり、キャップ絶縁膜66aをエッチング後、キャップ絶縁膜65aをエッチングストッパーとして層間絶縁層56aのエッチングを行い、キャップ絶縁膜65aのエッチング後、キャップ絶縁膜64aをエッチングストッパーとして層間絶縁層55aのエッチングを行いし、キャップ絶縁膜64aのエッチング後、キャップ絶縁膜63aをエッチングストッパーとして層間絶縁層54aのエッチングを行う。その後、キャップ絶縁膜63aをエッチングして、ビア43を露出させる。本実施の形態においても、第1の実施の形態と同様の効果を得ることができる。また、上記の製造方法では、第1開口部81及び第2開口部181シリンダーの深さを、キャップ絶縁膜を用いて制御する。そのため、エッチングレートで深さを調整する方法と比較して、制御が容易であり、製造ばらつきをより低減することができる。第3の実施の形態本発明の第3の実施の形態に係る半導体記憶装置について、添付図面を参照して説明する。第1の実施の形態では、抵抗変化素子1とトランジスタ2との間のコンタクトやビアは、抵抗変化素子1の形成前に準備されている。しかし、本実施の形態では、抵抗変化素子1aとトランジスタ2との間のコンタクトやビアを完全に形成せず、新たに形成したコンタクトホールに埋め込んだ下部電極により接続する構造とする。以下詳細に説明する。本発明の第3の実施の形態に係る半導体記憶装置について、添付図面を参照して説明する。図11は、本発明の第3の実施の形態に係る半導体記憶装置の構成例を示す断面図である。この半導体記憶装置は、基本的には第1の実施の形態と同じである。ただし、抵抗変化素子1aとトランジスタ2との接続は、新たに形成したコンタクトホールに埋め込んだ下部電極により接続する点で、第1の実施の形態と異なっている。以下では、第1の実施の形態との相違点について主に説明する。ただし、この図でも、抵抗変化型メモリ部90において抵抗変化型のメモリセルの1個分の構成を示し、DRAM部190においてDRAMのメモリセルの1個分の構成を示している。抵抗変化型メモリ部90について説明する。トランジスタ2のドレイン21は、層間絶縁膜60及び層間絶縁膜51~54を通るコンタクト41、第1配線42、下部電極コンタクト13aを介して抵抗変化素子1aに接続されている。ただし、下部電極コンタクト13aは、第1配線42と抵抗変化素子1aとの間をつなぐコンタクトであり、第1配線42と抵抗変化素子1aとの間に設けられた下部電極コンタクトホール81aに設けられている。下部電極コンタクト13aは、層間絶縁膜53、54及び層間絶縁膜55の一部を貫通している。コンタクト41、第1配線42、下部電極コンタクト13aは、抵抗変化素子1とトランジスタ2とを接続するコンタクトとみることができる。抵抗変化素子1aは、キャップ絶縁膜65の表面から層間絶縁層55に向かう、第1深さD1aで直径φ1の第1開口部81bに設けられている。第1開口部81bの底部の位置は、層間絶縁膜の境界面である必要はなく、所望の位置とすることができる。第1開口部81bの下方の層間絶縁層にはビアが形成されていないからである。そのとき、トランジスタ2とのコンタクトが問題となる。しかし、本実施の形態では、第1開口部81bを開口する直前に、下方の第1配線42と接続する下部電極コンタクトホール81aを設けておく。それにより、下部電極用の導電膜を形成するとき、その下部電極コンタクトホール81aを埋めつつ下部電極13を形成することができる。それにより、第1配線42と下部電極13とを下部電極コンタクト13aにより接続することができる。その他の構成については、第1の実施の形態と同様である。次に、本発明の第3の実施の形態に係る半導体装置の製造方法について説明する。図12~図14は、本発明の第3の実施の形態に係る半導体装置の製造方法の一部を示す断面図である。ただし、ここでは、図11の構成例の製造方法について説明する。まず、図12に示すように、抵抗変化型メモリ部90とDRAM部190において、半導体基板40上に、通常のMOSFET工程を用いて、素子分離領域40a、トランジスタ2ゲート22、ゲート絶縁膜23、ソース24、ドレイン21及びサイドウォール25、及びトランジスタ102ゲート122、ゲート絶縁膜123、ソース124、ドレイン121及びサイドウォール125を形成する。ここでは、半導体基板40としてp-シリコンSi、ゲート絶縁膜23、123としてシリコン酸化膜SiOx、ゲート22、122としてポリシリコン膜poly-Si、ソース24、124、ドレイン21、121としてnシリコンnSi、サイドウォール25、125としてシリコン窒化膜SiNxをそれぞれ用いる。このとき、ゲート絶縁膜23は、ゲート絶縁膜123よりも厚く形成する。厚くする方法は、第1の実施の形態と同様である。次に、抵抗変化型メモリ部90とDRAM部190において、これらの上部に層間絶縁膜60、層間絶縁膜51、52、53、54、55、キャップ絶縁膜65をこの順に積層する。このとき、PRフォトレジスト工程とドライエッチング工程を用いて、層間絶縁膜60及び層間絶縁膜51には、ドレイン21及びソース24上にコンタクト41、41aを形成し、ドレイン121及びソース124上にコンタクト141、141aを形成する。更に、層間絶縁膜52には、コンタクト41、41a上に第1配線42、42aを形成し、コンタクト141、141a上に第1配線142及びビット線108を形成する。更に、層間絶縁膜53には、第1配線42a上にビア43aを形成し、第1配線142上にビア143を形成する。更に、層間絶縁膜54には、ビア43a上にビア44aを形成する。更に、層間絶縁膜55には、ビア44a上にビア45aを形成する。次に、図13に示すように、抵抗変化型メモリ部90において、PR工程とドライエッチング工程を用いて、キャップ絶縁膜65及び層間絶縁膜55~53を貫通して第1配線42上に達するように、下部電極コンタクトホール81aを形成する。下部電極コンタクトホール81aは、第1配線42及びコンタクト41を介してドレイン21に抵抗変化素子1を接続する下部電極コンタクト13aのための孔である。コンタクト用なので、抵抗変化素子1a用の第1開口部81bよりも直径が小さい。次に、図14に示すように、抵抗変化型メモリ部90において、PR工程とドライエッチング工程を用いて第1開口部81b深さD1a、直径φ1を形成する。第1開口部81bは、下部電極コンタクトホール81aと中心軸が概ね重なる位置に形成される。また、第1開口部81bは、キャップ絶縁膜65及び層間絶縁膜55を貫通し、所望の深さになるように形成する。エッチング深さD1aは、第1配線42までであれば、下方のビアの位置に制限されない。エッチング深さD1aは、エッチングレートにより調整する。また、DRAM部190において、PR工程とドライエッチング工程を用いて、キャップ絶縁膜65及び層間絶縁膜55、54を貫通しビア143上に達するように、第2開口部181深さD2、直径φ2を形成する。エッチング深さD2は、エッチングレートにより調整する。その後については、第1の実施の形態における図4~図7の場合と同様である。ただし、図4において、下部電極膜用の導電膜83については、キャップ絶縁膜65の表面と第1開口部81及び第2開口部181の内面側面及び底面を覆うだけでなく、下部電極コンタクトホール81aを埋めて下部電極コンタクト13aとなるように形成する。以上により、本発明の第3の実施の形態に係る半導体装置が製造される。本実施の形態においても、第1の実施の形態と同様の効果を得ることができる。また、上記の製造方法では、抵抗変化素子1aと下方の第1配線42との間のコンタクトを、下部電極13の形成と同時に形成している。そのため、抵抗変化素子1aのシリンダー深さD1を層間絶縁膜の厚さによらず、任意の深さに設定できる。すなわち、抵抗変化素子1aの設計の自由度を高めることができる。本発明の上記各実施の形態は、メモリと情報処理回路とを混載した半導体装置にも適用可能である。図15は、本発明の各実施の形態に係る半導体記憶装置抵抗変化型メモリ部90及びDRAM部190と情報処理回路とを混載した半導体装置の構成を示す概略図である。その半導体装置300は、本発明の各実施の形態に係る半導体記憶装置抵抗変化型メモリ部90及びDRAM部190を含むと、その半導体記憶装置を用いて情報処理を行う情報処理回路200とを具備している。情報処理回路200は、CPUCentralProcessingUnitを含む論理回路ロジックLSIに例示される。この場合にも、上記各実施の形態と同様の効果を得ることができる。本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形又は変更され得ることは明らかである。また、各実施の形態の技術は、技術的矛盾の発生しない限り、他の実施の形態に対しても適用可能である。