"1以上のビット線と1以上の書き込みワード線と1以上の読み出しワード線と1以上のメモリセルを有し、前記メモリセルは、書き込みトランジスタと読み出しトランジスタと、インバータとを有し、前記書き込みトランジスタの最大の抵抗は1×1018Ω以上であり、前記書き込みトランジスタのドレインは前記ビット線の一に接続し、前記読み出しトランジスタのドレインは前記ビット線の一あるいはその他のビット線に接続し、前記書き込みトランジスタのソースは前記インバータの入力に接続し、前記読み出しトランジスタのソースは前記インバータの出力に接続し、前記書き込みトランジスタのゲートは前記書き込みワード線に接続し、前記読み出しトランジスタのゲートは前記読み出しワード線に接続することを特徴とする半導体メモリ装置。請求項1において、前記書き込みトランジスタのソースにはキャパシタの電極の一が接続されていることを特徴とする半導体メモリ装置。請求項1および2のいずれか一において、前記インバータは相補型であることを特徴とする半導体メモリ装置。請求項1乃至3のいずれか一において、前記読み出しトランジスタの導電型は前記書き込みトランジスタの導電型とは異なることを特徴とする半導体メモリ装置。請求項1乃至4のいずれか一において、前記書き込みトランジスタと前記読み出しトランジスタは異なる層に設けられていることを特徴とする半導体メモリ装置。請求項1乃至5のいずれか一において、前記書き込みトランジスタと前記インバータを構成するトランジスタの一は異なる層に設けられていることを特徴とする半導体メモリ装置。請求項1乃至6のいずれか一において、前記書き込みトランジスタの半導体と前記読み出しトランジスタの半導体は異なる種類であることを特徴とする半導体メモリ装置。請求項1乃至7のいずれか一において、前記書き込みトランジスタの半導体と前記インバータを構成するトランジスタの一の半導体は異なる種類であることを特徴とする半導体メモリ装置。メモリセルがインバータを有する半導体メモリ装置において、データを保持している期間において、前記インバータの正極と前記インバータの負極の電位差を0.1V以下とすることを特徴とする半導体メモリ装置の駆動方法。メモリセルがインバータを有する半導体メモリ装置において、データを読み出す際の前記インバータの入力の電位は、前記インバータの正極の電位より高い、あるいは、前記インバータの負極の電位より低いことを特徴とする半導体メモリ装置の駆動方法。本発明の一はデータ保存時の消費電力を低減する半導体メモリ装置を提供することを課題とする。また、本発明の一は読み出しあるいは書き込みの時間を短縮できる半導体メモリ装置を提供することを課題とする。また、本発明の一は、新規な構造のメモリ装置あるいはその駆動方法を提供することを課題とする。特に消費電力を低減できるメモリ装置あるいはメモリ装置の駆動方法を提供することを課題とする。以下、本発明の説明をおこなうが、本明細書で用いる用語について簡単に説明する。まず、トランジスタのソースとドレインについては、本明細書においては、一方をドレインと呼ぶとき他方をソースとする。すなわち、電位の高低によって、それらを区別しない。したがって、本明細書において、ソースとされている部分をドレインと読み替えることもできる。また、本明細書において接続すると表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在している場合だけのこともある。例えば、絶縁ゲート型電界効果トランジスタMISFETの回路では、一本の配線が複数のMISFETのゲートを兼ねている場合もある。その場合、回路図では、一本の配線からゲートに何本もの分岐が生じるように書かれることもある。本明細書では、そのような場合でも、配線がゲートに接続するという表現を用いることがある。なお、本明細書では、マトリクスにおいて特定の行や列、位置を扱う場合には、符号に座標を示す記号をつけて、例えば、書き込みトランジスタWTr_n_m、ビット線BL_m、インバータINV_n_mというように表記するが、特に、行や列、位置を特定しない場合や集合的に扱う場合、あるいはどの位置にあるか明らかである場合には、書き込みトランジスタWTr、ビット線BL、インバータINV、あるいは、単に書き込みトランジスタ、ビット線、インバータというように表記することもある。本発明の一態様は、1以上のビット線と1以上の書き込みワード線と1以上の読み出しワード線と1以上のメモリセルを有する半導体メモリ装置であって、メモリセルは、書き込みトランジスタと読み出しトランジスタと、インバータとを有し、書き込みトランジスタの最大の抵抗は1×1018Ω以上、好ましくは、1×1024Ω以上であり、書き込みトランジスタのドレインはビット線の一に接続し、読み出しトランジスタのドレインはビット線の一あるいはその他のビット線に接続し、書き込みトランジスタのソースはインバータの入力に接続し、読み出しトランジスタのソースはインバータの出力に接続し、書き込みトランジスタのゲートは書き込みワード線に接続し、読み出しトランジスタのゲートは読み出しワード線に接続することを特徴とする。また、本発明の一態様は、上記の構成を有する半導体メモリ装置において、データを書き込み後、インバータの正極とインバータの負極の電位差を0.1V以下、好ましくは0.001V以下とすることを特徴とする半導体メモリ装置の駆動方法である。また、本発明の一態様は、上記の構成を有する半導体メモリ装置において、インバータの入力に与えられる電位は、インバータの正極の電位より高い、あるいは、インバータの負極の電位より低いことを特徴とする半導体メモリ装置の駆動方法である。上記において、書き込みトランジスタのソースにはキャパシタの電極の一が接続されていてもよい。また、インバータは相補型であってもよい。読み出しトランジスタの導電型は書き込みトランジスタの導電型とは異なるものであってもよい。また、読み出しトランジスタの導電型はPチャネル型でもよい。また、書き込みトランジスタと読み出しトランジスタは異なる層に設けられていてもよい。また、書き込みトランジスタとインバータを構成するトランジスタの一は異なる層に設けられていてもよい。あるいは、インバータを構成するトランジスタの一とインバータを構成する他のトランジスタは異なる層に設けられていてもよい。さらに、書き込みトランジスタの半導体と読み出しトランジスタの半導体は異なる種類でもよい。また、書き込みトランジスタの半導体とインバータを構成するトランジスタの一の半導体は異なる種類でもよい。あるいは、書き込みトランジスタの半導体と読み出しトランジスタの半導体は同じ種類でもよい。さらには、書き込みトランジスタの半導体とインバータを構成するトランジスタの一の半導体は同じ種類でもよい。上記の構成のいずれかを採用することにより、前記課題の少なくとも一を解決できる。図1を用いて本発明の効果の例を従来のSRAMと対比して説明する。図1に示す回路は、本発明の一態様の技術思想の一部である。図1には、第n行第m列、第n1行第m列、第n行第m1列、第n1行第m1列までの4つのメモリセルが示されており、各メモリセルは1つのインバータINVと書き込みトランジスタWTrと読み出しトランジスタRTrを有する。書き込みトランジスタWTrのソースには、キャパシタC1の電極の一方とキャパシタC2の電極の一方が接続し、キャパシタC1の他方の電極はインバータの正極に、キャパシタC2の他方の電極はインバータの負極に接続する。なお、キャパシタC1およびキャパシタC2のいずれか一方、あるいは双方は意図的に設けなくともよい。さらに、書き込みトランジスタWTrのソースには、インバータINVのゲート容量およびその他の配線の寄生容量も加わる。キャパシタC1およびキャパシタC2を含むそのような容量寄生容量を含むは1×10-16F以下、好ましくは1×10-17F以下とするとよい。なお、以下の説明では、そのような容量をまとめて書き込みトランジスタWTrのソースに接続する容量といい、そのような容量を有するキャパシタをまとめて書き込みトランジスタWTrのソースに接続するキャパシタという。なお、読み出しトランジスタRTrは書き込みトランジスタWTrと同じ導電型でも異なる導電型でもよい。例えば、書き込みトランジスタWTr、読み出しトランジスタRTrともN型としてもよいし、書き込みトランジスタWTrをN型、読み出しトランジスタRTrをP型としてもよい。書き込みの際には、書き込みワード線WWLの電位を適切な値に設定し、書き込みトランジスタWTrをオンとし、その際に、書き込みビット線WBLの電位をデータに応じたものとすることにより、書き込みトランジスタWTrのソースおよびそれに接続するキャパシタの電位は書き込みビット線WBLの電位に近いものとなる。次に、書き込みワード線WWLを適切な電位とすることにより、書き込みトランジスタWTrを極めて抵抗の高い状態とする。すなわち、書き込みトランジスタWTrの抵抗を1×1018Ω以上、好ましくは、1×1024Ω以上とする。この状態では、書き込みトランジスタWTrのソースの電位は、書き込みトランジスタWTrのソースに接続する容量と書き込みトランジスタWTrの抵抗によって決定される時定数によって変動する。例えば、書き込みトランジスタWTrの抵抗を1×1024Ω、書き込みトランジスタWTrのソースに接続する容量を1×10-17Fとした場合には、時定数は1×107秒=115日となる。すなわち、書き込みトランジスタWTrのソースの電位は、10日間経過してもほとんど変動しないということである。そのような条件を満たす書き込みトランジスタWTrの半導体材料としては、バンドギャップが3電子ボルト以上かつ、ドナーあるいはアクセプタの濃度を1×1012cm-3以下としたものを用いればよい。例えば、金属元素と酸素との化合物で、インジウム、亜鉛、ガリウムのいずれかが金属元素全体に占める比率が20以上であるものを用いればよい。従来のSRAMでは、書き込みに際して、特に、しきい値ばらつきの大きなトランジスタを使用する場合には、フリップフロップ回路が安定な状態に移行するまでに、しきい値ばらつきを前提としない理想的なSRAMの書き込み時間よりも長い時間を必要とする。一方、図1に示す半導体メモリ装置では、書き込み時間は、書き込みトランジスタWTrのソースの電位を必要な値とするまでの時間であり、おおよそ、書き込みトランジスタWTrのオン抵抗と書き込みトランジスタWTrのソースに接続する容量より得られる時定数の10倍を目安とすればよい。インバータINVが安定化する時間を考慮する必要はない。また、従来のSRAMでは、インバータの出力をもう一方のインバータの入力とするため、2つのインバータの特性が一定の範囲内にない場合は、書き込みが失敗することがあるが、図1の半導体メモリ装置では、インバータの出力を他のインバータに用いることがないので、インバータの特性のばらつきがあっても書き込み自体が失敗する確率は極めて低い。また、データを保持する際には、図1に示す半導体メモリ装置では、インバータの正極と負極の電位差を0.1V以下、好ましくは0.001V以下とすることでインバータの正極と負極の間のリーク電流を劇的に削減できる。従来のSRAMでは、フリップフロップ回路が状態を保持する必要があるために、インバータの正極と負極との電位差をインバータを構成するトランジスタのしきい値あるいはしきい値の絶対値以下とすることは不可能であり、もし、そのような状態となった場合にはデータが失われてしまう。トランジスタのしきい値の絶対値を低下させるとインバータの正極と負極の電位差を低下できるが、その場合には、トランジスタのオフ電流が増加するため、データ保持時の消費電力が増大し、携帯電話等のモバイル機器には使用できない。現実的には、しきい値のばらつき等を考慮すれば、インバータの正極と負極の電位差を0.8V以下とすることは不可能である。従来のSRAMの1つのメモリセルのリーク電流インバータの正極と負極との電位差を0.8Vとした場合は、1×10-13A程度であるが、図1に示す半導体メモリ装置の1つのメモリセルのリーク電流インバータの正極と負極との電位差を0.1Vとした場合は、それより1桁程度小さくなり、インバータの正極と負極との電位差を0.001Vとした場合には3桁程度小さくなる。インバータの正極と負極を同電位とした理想的な場合にはリーク電流はなくなる。読み出しにおいては、本発明の一態様は効果が顕著である。例えば、上述のように、従来のSRAMでは、読み出しに際し、ビット線の電位がフリップフロップ回路に影響を与えないように多くの制約が課されていたが、図1に示す半導体メモリ装置では、読み出しビット線RBLの電位がメモリセルのデータ保持に影響を与えることはほとんどないので、そのような制約の多くは不要である。例えば、読み出しトランジスタはオン抵抗を可能な限り小さくできる。そのことにより、読み出しの高速化が可能である。また、ビット線をあらかじめ一定の電位としておくことは不要である。ビット線をあらかじめ一定の電位とするためには、時間と消費電力が必要とされるので、その操作を不要とすれば読み出しの高速化と低消費電力化を実現できる。なお、図1に示す半導体メモリ装置は、図から明らかなように、1つのメモリセルに4つのトランジスタを有する。このため1つのメモリセルに6つのトランジスタが必要であった従来のSRAMよりも集積度を高めることができる。また、書き込みトランジスタWTrの半導体材料として、上述のような金属元素と酸素との化合物酸化物を用いる場合には、半導体層を薄膜状に形成できるので、メモリセルを構成する他のトランジスタに重ねて立体的に配置すれば、メモリセルの占有面積を削減できる。もちろん、書き込みトランジスタWTr以外の他のトランジスタの半導体を薄膜状に形成し、立体配置することにより集積度を高めてもよい。なお、半導体材料として酸化物を用いたトランジスタ特にオフ状態での抵抗の極めて大きなトランジスタとそれ以外の半導体を用いたトランジスタを組み合わせた半導体装置は、特許文献2あるいは特許文献3を参照できる。以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。なお、電位として、以下に具体的な数値を挙げるが、それは、本発明の技術思想の理解を助けることが目的である。言うまでもなく、それらの値はトランジスタやキャパシタのさまざまな特性によって、あるいは実施者の都合によって変更される。また、以下の実施の形態に示される半導体メモリ装置は、以下に示される方法以外の方法によっても、データを書き込み、あるいは読み出すことができる。実施の形態1本実施の形態では、図1に示す半導体メモリ装置およびその動作の例について、図3を用いて説明する。本実施の形態の半導体装置は、書き込みワード線WWL、読み出しワード線RWL、書き込みワード線に直交する書き込みビット線WBL、読み出しワード線に直交する読み出しビット線RBLとメモリセルを有する。図1には、第n行第m列、第n1行第m列、第n行第m1列、第n1行第m1列までの4つのメモリセルとそれに関連する書き込みワード線WWL、読み出しワード線RWL、書き込みビット線WBL、読み出しビット線RBLを示す。各メモリセルは書き込みトランジスタWTrと読み出しトランジスタRTrとインバータINVとキャパシタC1およびC2とを有する。キャパシタC1、キャパシタC2のいずれか一方、あるいは双方は意図的に設けなくともよい。書き込みトランジスタWTrのドレインは書き込みビット線WBLに、読み出しトランジスタRTrのドレインは読み出しビット線RBLに接続し、また、書き込みトランジスタWTrのゲートは書き込みワード線WWLに、読み出しトランジスタRTrのゲートは読み出しワード線RWLに接続する。さらに、書き込みトランジスタWTrのソースはインバータINVの入力に、読み出しトランジスタRTrのソースはインバータINVの出力に接続する。ここではインバータとして相補型インバータを用いる。また、書き込みビット線WBLの一端にはデータ入力用端子DATAINを設ける。また、各列に列インバータINVCを設け、読み出しビット線RBLを列インバータINVCの入力に接続し、書き込みビット線WBLを列インバータINVCの出力に接続してもよい。その場合は、図1に示すように、書き込みビット線WBLをデータ入力用端子DATAINに接続するか、列インバータINVCに接続するか選択するスイッチSWを設けるとよい。また、インバータの出力はデータ出力用端子DATAOUTに接続してもよい。読み出しトランジスタRTr、インバータを構成するトランジスタにはさまざまな半導体を用いることができる。例えば、これら全てを同種の半導体材料としてもよい。例えば、単結晶珪素半導体基板を用いてこれらを形成してもよい。また、読み出しトランジスタRTrとインバータを構成するトランジスタの一部は単結晶珪素半導体基板を用いて作製し、インバータを構成するトランジスタの他には薄膜の半導体層を用いて形成してもよい。その場合、薄膜の半導体層としては、単結晶珪素あるいは多結晶珪素を用いてもよいし、珪素以外の半導体、例えば、酸化物半導体を用いてもよい。多結晶珪素を用いたトランジスタはしきい値のばらつきが大きく、フリップフロップ回路を有する従来のSRAMのメモリセルでは使用することが困難であったが、本実施の形態では、メモリセルはフリップフロップ回路を有さず、インバータINVを構成するトランジスタは多少のしきい値のばらつきがあってもよいので、多結晶珪素を用いたトランジスタをメモリセルに使用してもよい。なお、書き込みトランジスタWTrに用いる半導体は、オフの際の抵抗が1×1018Ω以上、好ましくは、1×1024Ω以上とできるものを用いる。例えば、バンドギャップが3電子ボルト以上かつ、ドナーあるいはアクセプタの濃度を1×1012cm-3以下としたものを用いればよい。例えば、金属元素と酸素との化合物で、インジウム、亜鉛、ガリウムのいずれかが金属元素全体に占める比率が20以上であるものを用いればよい。図1に示す半導体メモリ装置では、1行あたりの配線数書き込みワード線WWLと読み出しワード線RWLの数が、従来のSRAMよりも1本多い。しかしながら、書き込みトランジスタWTrを、他のトランジスタと異なる層に形成する場合には、書き込みワード線WWLを読み出しワード線RWLと異なる層に形成できるので、配線数の増加が集積度の低下につながることはない。図1の半導体メモリ装置の動作について図3を用いて説明する。なお、本明細書の動作を示す回路図では、オフ状態であるトランジスタには、トランジスタ記号に×印を重ね、また、オン状態であるトランジスタには、トランジスタ記号に○印を重ねて表記する。ここでは、N型トランジスタのしきい値を0.6V、P型トランジスタのしきい値を-0.6Vとする。最初に書き込みについて説明する。読み出しトランジスタRTrのゲートすなわち、読み出しワード線RWLの電位は、書き込みの過程を通じて0Vとする。また、ここではインバータINVの正極の電位を0.8V、負極を0Vとするが、同電位ともに0Vとしてもよい。こうすると消費電力を削減する上で効果的であるが、読み出しの際に、インバータの入力の電位が変動することを考慮する必要がある。また、書き込む際には書き込みトランジスタWTrのゲートすなわち、書き込みワード線WWLの電位は2Vとする。ここで、データ1を書き込む場合を説明する。そのためには書き込みビット線WBLの電位を0.8Vとする。書き込みトランジスタのソースに接続するキャパシタキャパシタC1、キャパシタC2等はこの電位に充電される図3A参照。その後、書き込みトランジスタWTrのゲートの電位を-2Vとし、書き込みトランジスタWTrの抵抗を1×1018Ω以上、好ましくは、1×1024Ω以上とする。その結果、書き込みトランジスタWTrのソースに接続するキャパシタに蓄積された電荷は極めて長時間にわたり保持される図3B参照。以上で書き込みが終了する。また、この際、インバータの正極と負極の電位を同電位ここでは0.8Vとすると消費電力を削減できる。なお、書き込みトランジスタのソースに接続するキャパシタがインバータINVの正極や負極との間に形成されているため、正極や負極の電位が変動することにより、書き込みトランジスタWTrのソースの電位が変動する。すなわち、正極や負極の電位が低下すると書き込みトランジスタWTrのソースの電位が低下し、特に、書き込まれた電位が低い場合には、書き込みトランジスタWTrの抵抗が低下するおそれがある。したがって、書き込み終了後には、インバータINVの正極あるいは負極の電位を上昇させた上で、同電位とすることが好ましい。上記の例では、負極の電位を0Vから0.8Vに上昇させて、正極と負極を同電位とした。このようにすることで書き込みトランジスタWTrの抵抗を高く維持できる。通常のパーソナルコンピュータを使用する場合連続起動時間が数時間乃至数日であれば、書き込みトランジスタのソースに接続するキャパシタから電荷が失われることによるデータの喪失は考慮しなくてもよい。また、携帯電話等のように連続起動時間が数ヶ月や数年に及ぶものでは適宜、データのリフレッシュをおこなうとよい。なお、例えば、書き込みトランジスタWTrの抵抗を1×1026Ω以上とすると、10年以上にわたって、データを保持できる。バンドギャップが3電子ボルト以上の真性半導体では、室温での熱励起キャリア濃度は1×10-7cm-3程度であるため、抵抗の上限は1×1030Ω以上であると算出される。すなわち、ドナー濃度を低減することにより、実質的に永久にデータが保持できる。次に、データ0を書き込む場合を説明する。そのためには書き込みトランジスタWTrのゲートの電位を2Vとした状態で、書き込みビット線WBLの電位を-0.4Vとする。書き込みトランジスタのソースに接続するキャパシタキャパシタC1、キャパシタC2等はこの電位に充電される図3C参照。その後、書き込みトランジスタWTrのゲートの電位を-2Vとする図3D参照。以上で書き込みが終了する。データを保持する過程では、書き込みトランジスタWTrのゲートの電位を-2Vに保持するとよい。書き込みトランジスタWTrのゲートの電位を一定の電位に保持することに対しては、実質的に電力を消費しない。また、インバータINVの正極と負極を同電位とすることにより消費電力を低減できる。データを読み出す過程では、インバータINVの正極の電位を0.8V、負極の電位を0Vとする。このとき、データ1が記憶されておれば、インバータINVのN型トランジスタがオンとなり、P型トランジスタがオフとなる。その結果、読み出しビット線RBLの電位は0Vとなる図3E参照。逆にデータ0が記憶されておれば、インバータINVのP型トランジスタがオンとなり、N型トランジスタがオフとなる。その結果、読み出しビット線RBLの電位は0.8Vとなる図3F参照。また、読み出しトランジスタのゲートの電位を2Vとすることにより、より短い時間で読み出しがおこなえる。例えば、読み出しビット線RBLの電位が0Vで、メモリセルにデータ0が記憶されていた場合を考える。インバータINVでは、P型トランジスタがオンとなっており、インバータの出力は0.8Vである。一方、P型トランジスタのゲートの電位は-0.4Vで、ソースインバータINVの負極の電位は0.8Vである。ここで、実効的なゲート電圧を{ゲートーソース間の電位差}―{しき位値}/kと定義する。定数kはN型トランジスタでは1、P型トランジスタでは-3であり、これは単結晶珪素では正孔の移動度は電子の移動のおおよそ1/3である事実を反映する。実効ゲート電圧は、異なる導電型のトランジスタを比較する場合に便利である。実効電圧が高いほどトランジスタの抵抗は低く、P型トランジスタの実効電圧がN型トランジスタのものと同じであれば、P型トランジスタの抵抗はN型トランジスタの抵抗とほぼ同じである。上記のP型トランジスタの実効的なゲート電圧は0.2Vである。一方、読み出しトランジスタRTrのゲートの電位を2Vとした場合には、その実効的なゲート電圧は1.4Vである。このように2つのトランジスタの実効的なゲート電圧が大きく異なるということは、抵抗が大きく異なることを意味し、具体的には、インバータINVのP型トランジスタの抵抗は読み出しトランジスタRTrの約7倍である。このように大きな抵抗差があると、読み出しトランジスタRTrがオンとなった瞬間に、一時的ではあるがインバータINVの出力の電位が0.8Vから0Vに向かって大きく低下する。このように一時的にせよ、出力の電位が低下すると、出力を別のインバータの入力とするフリップフロップ回路では、回路が不安定化し、状態が反転してしまう可能性がある。したがって、メモリセルにフリップフロップ回路を使用した従来のSRAMでは回路の不安定化を回避するために、ビット線にインバータの正極の電位と負極の電位の中間の電位を予め与えておくことや、選択トランジスタのオン抵抗がインバータINVのP型トランジスタのオン抵抗より大きくならないようにする等の措置が取られる。これに対し、図1に示す半導体メモリ装置では、メモリセルにフリップフロップ回路を使用していないためインバータの出力電位が低下しても回路が不安定化することはない。むしろ、読み出しトランジスタRTrのオン抵抗を可能な限り低減できるので、読み出しビット線RBLの電位を、従来のSRAMよりも早く所定の値すなわち、インバータの出力の電位とできる。図3Fから明らかなように、読み出しにおいては、インバータINVのP型トランジスタと読み出しトランジスタRTrが直列に接続しているが、読み出しトランジスタRTrの抵抗は、インバータINVのP型トランジスタの1/7であるので、この回路の抵抗はほとんどインバータINVのP型トランジスタの抵抗で決定される。一方、図2Aに示す従来のSRAMのメモリセルでも同様な回路構成右側のインバータINV2のP型トランジスタと選択トランジスタSTr2の直列回路がある。インバータINV2のP型トランジスタの抵抗は、図3Fと同じと仮定しても、回路の不安定化を避ける目的で、選択トランジスタSTr2の抵抗をインバータINV2のP型トランジスタの抵抗と同じとするため、この回路の抵抗は、インバータINV2のP型トランジスタの抵抗の2倍となる。すなわち、本実施の形態の半導体メモリ装置では、従来のSRAMの約半分正確には、11/7/2=0.57の時間で読み出しがおこなえる。なお、上記の議論では、従来のSRAMのメモリセル図2A参照のインバータINV2のP型トランジスタの実効的なゲート電圧を0.2Vとしたが、そのためには、インバータINV2の正極と負極の電位差を1.2Vとする必要がある。これに対し、本実施の形態のメモリ装置では、インバータINVの正極と負極の電位差は0.8Vでよい図3参照。本実施の形態では、データ1のときは書き込みビット線WBLの電位を0.8Vとしたが、データ0のときは書き込みビット線WBLの電位を-0.4Vとした。このようにすると、インバータINVのN型トランジスタの実効的なゲート電圧は0.2Vであり、P型トランジスタの実効的なゲート電圧も0.2Vとなる。なお、本実施の形態では、データ保存の際に、インバータINVの正極と負極を同電位とした。このような使用方法においては、インバータINVの正極と負極間のリーク電流が多くても消費電力はほとんど増大しない。したがって、インバータを構成するトランジスタのしきい値の絶対値を可能な限り低くすることにより、トランジスタの電流駆動能力を上げてもよい。例えば、上記のインバータを構成するトランジスタのしきい値を、N型トランジスタは0.6V、P型トランジスタは-0.6Vとしたが、これをそれぞれ、0.3V、-0.3Vとすると動作速度は50増加する。その場合、インバータの正極と負極の間のリーク電流は10000倍に増加してしまう。しかし、データの書き込みや読み出しよりもデータ保存の期間待機時間の方が圧倒的に長い用途例えば、携帯電話等では、その期間においては、インバータの正極と負極を同電位とできるので、そのようなリーク電流による消費電力の増大は無視できる。ところで、従来のSRAMでは、上記のように、インバータのNチャネル型トランジスタとPチャネル型トランジスタとで、実効的なゲート電圧が異なるため、それらのオン状態での電流を同レベルとするため、Pチャネル型トランジスタのチャネル幅をNチャネル型トランジスタのものの約3倍とすることが一般的であった。しかし、このことはメモリセルの占有面積が増大することを意味する。これに対し、本実施の形態の半導体メモリ装置のインバータでは、上記のようにNチャネル型トランジスタとPチャネル型トランジスタとで、実効的なゲート電圧を同等とすることにより、オン状態での電流を同レベルとできる。そのため、従来のSRAMのようにPチャネル型トランジスタのチャネル幅をNチャネル型トランジスタのものより著しく大きくする必要はなく、メモリセルの面積を抑制でき、集積化に有利である。例えば、本実施の形態の半導体メモリ装置のインバータは、Pチャネル型トランジスタのチャネル幅をNチャネル型トランジスタのものの0.5倍以上2倍以下とできる。あるいは、Pチャネル型トランジスタのチャネル幅をNチャネル型トランジスタのものと同じとなるように設計することもできる。あるいは、Pチャネル型トランジスタのチャネル幅を最小線幅で加工することもできる。なお、従来のSRAMでは選択トランジスタも十分なオフ抵抗がないと、データ保存時にリーク電流が発生する。すなわち、P型トランジスタがオンとなっているメモリセルからN型トランジスタがオンとなっているメモリセルへ、ビット線とそれぞれのビット線に接続する選択トランジスタを介してリーク電流が流れる。しかしながら、本実施の形態では、データ保存期間にインバータINVの正極と負極を同電位とすることにより、そのようなリーク電流の発生を回避できる。したがって、読み出しトランジスタRTrのしきい値の絶対値を可能な限り低くすることにより、読み出しトランジスタRTrの電流駆動能力を上げてもよい。なお、本実施の形態で示した半導体メモリ装置の駆動方法は、短チャネル効果や不純物の統計的ゆらぎ等の結果、オフ電流が増加したトランジスタや、しきい値のばらつきが大きくなったトランジスタを用いてインバータINVあるいは読み出しトランジスタRTrを構成してもデータの書き込みや読み出しにほとんど問題を生じず、データ保存時も消費電力を低く保てる。上記の例では、書き込み時と読み出し時のみインバータINVの正極と負極間に電位差0.8Vが生じるようにした。しかしながら、書き込み読み出しとデータ保存のたびに頻繁にインバータINVの正極と負極間に上記電位差を変動させるような駆動方法では、常時インバータINVの正極と負極間に上記電位差を発生させておく場合以上に消費電力が増加するおそれもある。したがって、短い間隔例えば、1μ秒以下で読み出しと保存、あるいは書き込みと保存をおこなうような場合には、インバータINVの正極と負極間に常に上記電位差を発生させておくとよい。あるいは、書き込みあるいは読み出し終了後、しばらく例えば、1μ秒以下はインバータINVの正極と負極間に上記電位差を維持しつつ、保存をおこない、その後、電位差を0とするようにしてもよい。なお、上記の例では、書き込みおよび読み出し時のインバータINVの正極と負極間の電位差を0.8Vとしたが、電位差は、それ以外の値としてもよい。一般に、電位差を大きくすると電流駆動能力が増加するので書き込みや読み出しの高速化に好ましい。しかしながら、電位差が大きくなれば、その分、リーク電流も大きくなるので書き込みや読み出し時の消費電力は大きくなる。本実施の形態で示した駆動方法では、インバータの正極と負極間のリーク電流は書き込み時および読み出し時のみであるが、それらの期間が、他の期間主としてデータ保持の期間に比べて十分に短い場合好ましくは、1万分の1以下となる場合には、消費電力が過剰に増大することはない。実施の形態2本実施の形態を図1および図4を用いて説明する。実施の形態1で説明した書き込み方法では、書き込みをおこなう際に、書き込みワード線WWLを操作して書き込みトランジスタWTrをオンとするため、1つの書き込みワード線WWLに接続する全ての書き込みトランジスタWTrがオンとなり、その結果、その行の全ての書き込みトランジスタWTrのソースに接続するキャパシタに蓄積されていた電荷が失われてしまう。本実施の形態では、書き込みワード線WWLに接続するメモリセルのうち、データの書き換えが必要な列のみデータを書き換えし、その他の列ではそれまで保存されていたデータと同じデータを自動的に書き込む方法について説明する。図4にその例を示す。ここでは、インバータINVの正極の電位を0.8V、負極の電位を0Vとする。図4Aに示すように、第n行第m列のメモリセルではインバータINV_n_mの入力は-0.4Vであり、第n行第m1列のメモリセルではインバータINV_n_m1の入力は0.8Vである。すなわち、第n行第m列のメモリセルにはデータ0が記憶されており、第n行第m1列のメモリセルにはデータ1が記憶されている。次に、第n行第m1列のメモリセルのデータをデータ0に書き換え、第n行第m列のメモリセルのデータはデータ0のままとすることを考える。そこで、データを書き換えない第m列では、図4Bに示すように列インバータINVC_mの正極の電位を0.8V、負極の電位を-0.4Vとし、また、スイッチSW_mで、書き込みビット線WBL_mを列インバータINVC_mに接続するように設定する。一方、データを書き換える第m1列では、スイッチSW_m1はデータ入力用端子DATAIN_m1に接続するようにする。列インバータINVC_m1の正極と負極の電位はともに同電位例えば、0Vとしておくと消費電力を低減できる。一方、データ入力用端子DATAIN_m1の電位は書き換えるデータに応じた電位ここでは-0.4Vとする。そして、読み出しワード線RWL_nの電位を2Vとして、読み出しトランジスタRTr_n_mおよび読み出しトランジスタRTr_n_m1をオンとする。すると、読み出しビット線RBL_mを介して、第n行第m列のメモリセルのインバータINV_n_mの出力電位0.8Vが列インバータINVC_mに入力され、列インバータINVC_mからは-0.4Vの電位が出力される。書き込みビット線WBL_mはスイッチSW_mを介して、列インバータINVC_mの出力と接続されているので、書き込みビット線WBL_mの電位は-0.4Vとなる。また、書き込みビット線WBL_m1はスイッチSW_m1を介して、データ入力用端子DATAIN_m1と接続されているので、書き込みビット線WBL_m1の電位も-0.4Vとなる。その後、書き込みワード線WWL_nの電位を2Vとして、書き込みトランジスタWTr_n_mおよび書き込みトランジスタWTr_n_m1をオンとする。このとき、消費電力を下げるため、読み出しワード線RWL_nの電位を0Vとしてもよい。以上のようにして、各書き込みトランジスタWTrのソースに接続するキャパシタを書き込みビット線の電位に充電する。以上の操作により、第n行第m列のメモリセルのデータはデータ0のまま正確には、元のデータと同じデータが再度、書き込まれるであり、第n行第m1列のメモリセルのデータは1から0に書き換えられる。ここで、列インバータINVCの動作について説明する。列インバータINVCに入力される電位は0.8Vか0Vのいずれかであり、前者の場合はN型トランジスタがオンとなり、後者の場合はP型トランジスタがオンとなる。しかし、実効的なゲート電圧が、前者の場合は0.6V=入力電位0.8V-列インバータの負極の電位-0.4V-N型トランジスタのしきい値0.6Vであるのに対し、後者の場合は0.07V=入力電位0V-列インバータの正極の電位0.8V-P型トランジスタのしきい値-0.6V/-3であり、チャネル幅が同じ場合、P型トランジスタのオン抵抗が約10倍大きくなる。そこで、より高速での応答がおこなえるように、列インバータINVCのP型トランジスタのチャネル幅を相応に拡大して、P型トランジスタのオン抵抗を下げるとよい。メモリセル内のインバータと異なり、列インバータINVCは列ドライバ内に設けられ、かつ、数も限られるので半導体メモリ装置のチップ面積をそれほど拡大する必要はない。実施の形態3本実施の形態では、図1に示す半導体メモリ装置の変形例を図5を用いて説明する。図5Aに示すメモリセルは、読み出しビット線を隣接するメモリセルの書き込みビット線で代用するものである。すなわち、ビット線BL_m1は第n行第m列のメモリセルの読み出しビット線であり、また、第n行第m1列のメモリセルの書き込みビット線でもある。図5Bに示すメモリセルは、読み出しビット線を同じメモリセルの書き込みビット線で代用するものである。すなわち、ビット線BL_mは第n行第m列のメモリセルの読み出しビット線であり、同じメモリセルの書き込みビット線でもある。図5Cに示すメモリセルは、インバータを相補型でなく、抵抗負荷型のものとした例である。すなわち、図1の第n行第m列のメモリセルのインバータINV_n_mのP型トランジスタの代わりに抵抗Rを用いる。抵抗Rは薄膜で形成できるので抵抗Rを他のトランジスタ等の上に積層して集積度を高めることができる。抵抗負荷型のインバータは正極と負極間のリーク電流が相補型インバータより大きくなる場合があるが、実施の形態1で示したように、データ保存時に、インバータの正極と負極を同電位とすれば、リーク電流はなくなるので、データ保存時に限れば、相補型でも抵抗負荷型でも消費電力は同じとなる。ただし、読み出しの際には、抵抗負荷型インバータの動作速度は相補型より遅くなり、また、消費電力も相補型より大きくなる。図5Cでは、図1のインバータINV_n_mのP型トランジスタの代わりに抵抗Rを用いる例であるが、N型トランジスタの代わりに抵抗を用いてもよい。また、抵抗の代わりにダイオードダイオード接続したトランジスタを含むあるいはデプレッション型トランジスタを用いてもよい。図5Aに示すメモリセルにおいても、実施の形態2で示したように、ある行の指定したメモリセルのみを書き換え、それ以外のメモリセルは保持されていたデータをそのまま保持することができる。例えば、当初、図5Aの第n行第m列のメモリセルにはデータ0が記憶されており、第n行第m1列のメモリセルにはデータ1が記憶されてであったとする。そして、第n行第m1列のメモリセルのデータのみをデータ0に書き換える場合を考える。そのような操作をおこなうには、図6Aに示すように、ビット線BL_m、BL_m1、BL_m2の一端にスイッチSW_m、SW_m1、SW_m2を設ける。ここに示すスイッチSWはトランジスタやダイオード等を用いて構成するとよい。また、このスイッチは回路構成を理解するための抽象的な表現であり、現実の回路構成とは異なることもある。例えば、スイッチSW_m1の端子の1つは列インバータINVC_mの入力に、他の1つは列インバータINVC_m1の出力に、残りの1つはデータ入出力用端子DATA_m1に接続するような構成とする。書き込みに先立ってデータの読み出しをおこなう。この過程では、記憶されていたデータを一時保存するため、各スイッチSWはビット線BLと前列の列インバータINVCの入力を接続するような構成とする図6A参照。そして、メモリセルのインバータINVの正極の電位を0.8V,負極の電位を0Vとし、読み出しワード線RWL_nの電位を2Vとすることにより、読み出しトランジスタRTr_n_m、RTr_n_m1をオンとする。この結果、ビット線BL_m1の電位は0.8Vに、ビット線BL_m2の電位は0Vとなる。これらの電位は列インバータINVCの入力の電位であるので、列インバータの正極の電位を0.8V、負極の電位を-0.4Vとすると、列インバータINVC_m、INVC_m1の出力は、それぞれ、-0.4V、0.8Vとなる。なお、電力の消費を減らすために、データの書き込みをおこなう列の列インバータINVC_m1の正極と負極の電位は同電位としてもよい。次に、書き込みをおこなう列のスイッチSW_m1は、ビット線BL_m1とデータ入出力用端子DATA_m1を接続し、書き込みをおこなわない列のスイッチSW_mは、ビット線BL_mと列インバータINVC_mを接続するような構成とする図6B参照。データ入出力用端子DATA_m1の電位は-0.4Vとする。その結果、ビット線BL_mの電位は列インバータINVC_mの出力電位である-0.4Vに、ビット線BL_m1の電位はデータ入出力用端子DATA_m1の電位である-0.4Vとなる。その後、読み出しワード線RWL_nの電位を0V、書き込みワード線WWL_nの電位を2Vとすることで、読み出しトランジスタRTr_n_m、RTr_n_m1をオフとし、書き込みトランジスタWTr_n_m、WTr_n_m1をオンとして、書き込みトランジスタWTrのソースに接続するキャパシタの電位を所定の電位とする。以上の操作により、書き込みトランジスタWTr_n_mのソースに接続するキャパシタの電位は、当初と同じ-0.4Vとなるが、書き込みトランジスタWTr_n_m1のソースに接続するキャパシタの電位は、当初の0.8Vから-0.4Vに変更される。このようにしてデータの書き換えをおこなうメモリセルのデータを所定のデータとし、書き換えをおこなわないメモリセルのデータは当初のデータを保持できる。図9Aには、スイッチSW_m1の回路構成の例を示す。スイッチSW_m1は、第1の列トランジスタCTr1_m1、第2の列トランジスタCTr2_m1、第3の列トランジスタCTr3_m1、第4の列トランジスタCTr4_m1を有し、第1の列トランジスタCTr1_m1、第2の列トランジスタCTr2_m1は、それぞれ第1列ドライバ線RL1および第2列ドライバ線RL2で制御される。第3の列トランジスタCTr3_m1と第4の列トランジスタCTr4_m1はともに書き込み信号端子WE_m1で制御されるが、第3の列トランジスタCTr3_m1と第4の列トランジスタCTr4_m1の導電型が異なる図9Aでは、第3の列トランジスタCTr3_m1がP型、第4の列トランジスタCTr4_m1がN型ので、第3の列トランジスタCTr3_m1がオンのときには第4の列トランジスタCTr4_m1はオフとなり、逆に第4の列トランジスタCTr4_m1がオンのときには第3の列トランジスタCTr3_m1はオフとなる。図6Aに示す段階では、メモリセルのデータを書き換えるか否かに関わらず、スイッチSW_m1をビット線BL_m1と列インバータINVC_mの入力を接続する構成とする。そのためには、第1列ドライバ線RL1、第2列ドライバ線RL2、書き込み信号端子WE_m1の電位を制御して、第1の列トランジスタCTr1_m1をオン、第2の列トランジスタCTr2_m1、第3の列トランジスタCTr3_m1をオフとする。その結果、ビット線BL_m1と列インバータINVC_mの入力が接続できる。なお、この際、第4の列トランジスタCTr4_m1はオンとなり、ビット線BL_m1とデータ入出力用端子DATA_m1が接続される。ただし、ビット線BL_m1と列インバータINVC_m1とは絶縁される。図9Aに示す回路では、データ入力用端子の機能とデータ出力用端子の機能を1つのデータ入出力用端子DATA_m1で兼用できる。データの読み出しをおこなうには、第2列ドライバ線RL2の電位を制御して第2の列トランジスタCTr2_m1をオンとする。また、第1の列トランジスタCTr1_m1をオフとする。その結果、列インバータINVC_m1の出力がデータ入出力用端子DATA_m1に接続される。なお、この際、第3の列トランジスタCTr3_m1はオンあるいはオフ第4の列トランジスタCTr4_m1はオフあるいはオンとなるが、いずれにせよビット線BL_m1と列インバータINVC_m1が接続される。一方、ビット線BL_m1と列インバータINVC_mは絶縁される。データの書き換えをおこなうには、データ入出力用端子DATA_m1の電位を書き換えをおこなうデータに応じたものとすると同時に、書き込み信号端子WE_m1の電位を制御して、第4の列トランジスタCTr4_m1をオンとする。また、第1列ドライバ線RL1、第2列ドライバ線RL2の電位を制御して、第1の列トランジスタCTr1_m1、第2の列トランジスタCTr2_m1をいずれもオフとする。なお、第3の列トランジスタCTr3_m1もオフとなるその結果、データ入出力用端子DATA_m1とビット線BL_m1が接続され、ビット線BL_m1の電位は、データ入出力用端子DATA_m1の電位に応じたものとなる。一方、データの書き換えをおこなわない場合には、第3の列トランジスタCTr3_m1をオンとし、第1の列トランジスタCTr1_m1、第2の列トランジスタCTr2_m1をいずれもオフとする。なお、第4の列トランジスタCTr4_m1はオフとなる。その結果、列インバータINVC_m1とビット線BL_m1が接続され、ビット線BL_m1の電位は、列インバータINVC_m1の電位と同位相の電位となる。なお、図9Bに示すように、第2の列トランジスタCTr2を設けない構成とすることもできる。この回路において、ビット線BL_m1と列インバータINVC_mの入力を接続するには、第1の列トランジスタCTr1_m1をオン、第3の列トランジスタCTr3_m1をオフとする。このとき第4の列トランジスタCTr4_m1はオンとなり、ビット線BL_m1とデータ入出力用端子DATA_m1が接続される。データを読み出すには、このときのデータ入出力用端子DATA_m1の電位を測定するとよい。なお、ここで、測定される電位は、第m列のメモリセルのデータであり、本来のデータとは逆の位相のデータに応じたものである。データの書き換えが必要な場合には、第1の列トランジスタCTr1_m1と第3の列トランジスタCTr3_m1をオフとする。このとき、第4の列トランジスタCTr4_m1はオンであり、ビット線BL_m1とデータ入出力用端子DATA_m1が接続される。データ入出力用端子DATA_m1の電位をデータに応じたものとすることでデータを書き換えることができる。データの書き換えが不要な場合には、第1の列トランジスタCTr1_m1と第4の列トランジスタCTr4_m1をオフとする。このとき、第3の列トランジスタCTr3_m1はオンである。列インバータINVC_m1とビット線BL_m1が接続され、以前のデータが書き込まれる。実施の形態4半導体メモリ装置のメモリセルの構造および作製方法の例について図7および図8を用いて説明する。図8には、メモリセルの主要な層の平面構造を示し、図7は図8Aの点Aから点Bを結ぶ線の断面に相当する断面構造を示す。本実施の形態では、同じ列の書き込みビット線と読み出しビット線を1つのビット線で兼用するタイプ図5Bのメモリセルについて説明する。図8には4つのメモリセルが示されている。まず、公知の半導体加工技術を用いて、珪素、砒化ガリウム等の単結晶半導体の基板101の一表面に、素子分離絶縁物102、P型ウェルおよびN型ウェルいずれも図示せずを形成する図8A参照。さらに、N型不純物領域103N、P型不純物領域103P、および第1層配線104aおよび104bを形成する図7Aおよび図8B参照。なお、N型不純物領域103NおよびP型不純物領域103Pの表面は公知のサリサイドSALICIDESelf-ALIgnedSiliCIDE技術を用いて、厚さ100nm乃至500nmのシリサイド層を設けるとよい。シリサイド層があると、配線等を設けずとも、N型トランジスタのドレインとP型トランジスタのドレインの接続をおこなうことができる。また、図7Aには第1層配線104bが3つ描かれているが、これは図8Bに示される第1層配線104bの複数の断面を示している。第1層配線104aは、読み出しワード線となるものであり、また、第1層配線104bはメモリセルのインバータのゲートとなるものである。また、N型不純物領域103NとP型不純物領域103Pの平面的な様子を図8Cに示す。N型不純物領域103NとP型不純物領域103Pが接する部分があるが、上述のシリサイド層を設けると、そのような部分でも良好な電気的接続が可能となる。なお、煩雑さを避けるため、図8C以外の図8の図面には、N型不純物領域103NとP型不純物領域103Pは図示しない。次に、第1層間絶縁物105を形成し、第1コンタクトプラグ106aおよび106bを形成する図7Bおよび図8B参照。さらに埋め込み絶縁物107と第2層配線108a乃至108dを形成する図7Cおよび図8D参照。第2層配線108a乃至108dには、導電性を高めるために銅を用いてもよい。その場合はダマシン法を用いて作製するとよい。なお、第2層配線108a乃至108dの上表面は、その後形成する酸化物半導体と接するため、その目的に好ましい材料を用いるとよい。例えば、チタン、窒化チタン等のように仕事関数が酸化物半導体の電子親和力より小さい材料を用いるとよい。ここで、第2層配線108aはメモリセルの書き込みトランジスタのドレインとなるものであり、第2層配線108bはメモリセルの書き込みトランジスタのソースとなるものである。また、第2層配線108cおよび108dは、それぞれ、インバータの正極および負極に電位を供給するための配線である。第2層配線108cおよび108dをワード線に直交するように配置することにより、メモリセルごとにインバータを制御できる。その後、図7Dに示すように酸化物半導体層109を形成する。酸化物半導体としては、インジウムが金属元素に占める比率が20原子以上のものを用いるとよい。形成時には、水素が混入しないように注意することが必要で、酸化物半導体の成膜は雰囲気やターゲット中の水素や水を十分に低減したスパッタリング法でおこなうことが好ましい。さらに、ゲート絶縁物110を形成する。ゲート絶縁物110の材料としては、酸化珪素、酸窒化珪素、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム等を用いることができる。また、その厚さは6nm乃至20nm、好ましくは10nm乃至16nmとするとよい。その後、第3層配線111を形成する図8E参照。第3層配線111は書き込みワード線となる。第3層配線111の材料としては、タングステン、ニッケル、パラジウム、オスミウム、白金等のように仕事関数が酸化物半導体の電子親和力より大きい材料を用いるとよい。あるいは、仕事関数が5電子ボルト以上の材料を用いるとよい。また、ゲート絶縁物110と接する部分のみをそのような材料としてもよい。その後、第2層間絶縁物112と第2コンタクトプラグ113を形成する図8E参照。さらに、第4層配線114を形成する図7Dおよび図8F参照。第4層配線114はビット線として機能する。以上で示したメモリセルの面積は20F2ただし、Fは最小加工線幅であり、従来のSRAM1メモリセルあたり40F2以上に比較して非常に集積度が高い。"