"複数のビット線とワード線との交差位置に配置されて電流経路が直列に接続される複数のメモリセルと、その両端に接続される選択トランジスタにより構成される複数のセルユニットを備えるメモリセルアレイと、前記メモリセルアレイに与える電圧を発生させる電圧発生回路と、前記メモリセルアレイおよび前記電圧発生回路を制御する制御回路とを具備し、前記メモリセルのデータ読み出し動作において、前記制御回路は、前記セルユニットの非選択ワード線に与えられる電圧を、第1読み出しパス電圧に達するまでの第1傾きが、前記選択トランジスタの選択電圧に達するまでの傾きよりも小さくなるように、かつ、前記非選択ワード線が、前記選択電圧よりも遅く立ち上げられるように制御する半導体記憶装置。前記制御回路は、前記セルユニットの選択ワード線に隣接する非選択ワード線に与えられる電圧を、第2読み出しパス電圧に達するまでの第2傾きが、前記選択トランジスタの選択電圧に達するまでの前記傾きよりも小さくなるように、かつ、前記選択ワード線に隣接する非選択ワード線が、前記選択電圧よりも遅く立ち上げられるように更に制御する請求項1に記載の半導体記憶装置。前記制御回路は、前記セルユニットの非選択ワード線に与えられる電圧を、前記第1読み出しパス電圧に達するまで、前記選択トランジスタの選択電圧に達するまでの前記傾きよりも小さくなる複数の傾きを有して、複数段に立ち上げるように、更に制御する請求項1または2に記載の半導体記憶装置。前記制御回路は、前記セルユニットの選択ワード線に隣接する非選択ワード線に与えられる電圧を、前記第2読み出しパス電圧に達するまで、前記選択トランジスタの選択電圧に達するまでの前記傾きよりも小さくなる複数の傾きを有して、複数段に立ち上げるように、更に制御する請求項2または3に記載の半導体記憶装置。前記制御回路は、前記セルユニットの非選択ワード線および選択ワード線に隣接する非選択ワード線に与えられる電圧を、前記第1,第2読み出しパス電圧に達するまで、階段状に立ち上げるように、更に制御する請求項2乃至4のいずれか1項に記載の半導体記憶装置。前記電圧発生回路は、クロックが入力される昇圧回路と、前記昇圧回路の出力に応じたパルス電圧を発生させるパルス発生回路とを備え、前記制御回路は、前記メモリセルのデータ読み出し動作において、前記非選択ワード線および前記選択ワード線に隣接する非選択ワード線の前記第1,第2傾きが、選択電圧の前記傾きよりも小さくなるように、前記選択電圧を発生させる際の前記クロックのクロック数よりも、前記第1,第2読み出しパス電圧を発生させる際のクロック数を低減させるように、前記電圧発生回路を制御する請求項2乃至4のいずれか1項に記載の半導体記憶装置。読み出しストレスReadStressを減少でき、読み出し不良ReadDisturb不良の減少に有利な半導体記憶装置を提供する。実施形態によれば、一態様に係る半導体記憶装置は、複数のビット線とワード線との交差位置に配置されて電流経路が直列に接続される複数のメモリセルと、その両端に接続される選択トランジスタにより構成される複数のセルユニットを備えるメモリセルアレイと、前記メモリセルアレイに与える電圧を発生させる電圧発生回路と、前記メモリセルアレイおよび前記電圧発生回路を制御する制御回路とを具備し、前記メモリセルのデータ読み出し動作において、前記制御回路は、前記セルユニットの非選択ワード線に与えられる電圧を、第1読み出しパス電圧に達するまでの第1傾きが、前記選択トランジスタの選択電圧に達するまでの傾きよりも小さくなるように、かつ、前記非選択ワード線が、前記選択電圧よりも遅く立ち上げられるように制御する。<作用効果>上記のように、第2の実施形態に係る半導体記憶装置によれば、少なくとも上記1乃至2と同様の効果が得られる。さらに、第2の実施形態では、以下の3の効果が得られる。3電圧波形の制御性を更に向上でき、読み出しストレスおよび読み出し不良をより安定的に減少できる。第2の実施形態では、非選択ワード線WL0~27,31および非選択ワード線WL28,30に与えられる電圧が、更に傾きθVR2,θVRK2を有し、複数段で緩やかに立ち上げられる点で、上記第1の実施形態と相違する。上記傾きθVR2,θVRK2は、選択電圧VSGの傾きθVSGよりも小さくなるθVR2θVRK2<θVSGように制御され、立ち上がりの時間も選択電圧VSGよりも遅くなるように制御される。このように、複数段で緩やかに立ち上げることで、電圧波形の制御性を更に向上でき、読み出しストレスおよび読み出し不良をより安定的に減少できる点で有利である。[第3の実施形態VPASSに適用する一例]次に、第3の実施形態に係る半導体記憶装置について、図10を用いて説明する。第3の実施形態は、上記第1、第2の実施形態について、データ書き込み動作の際の非選択ワード線に与える書き込みパス電圧VPASSに適用する一例に関する。この説明において、上記第1、第2の実施形態と重複する部分の詳細な説明を省略する。図10を用い、第3の実施形態について説明する。上記データ読み出し動作に限らず、本例のように、データ書き込み動作における非選択ワード線に印加される書き込みパス電圧VPASSについても同様に適用可能である。図示するように、本例の電圧の立ち上がりの傾きに関しては、以下のように同様である。書き込みパス電圧VPASSの傾きθVP1、および書き込み電圧VPGMの傾きθVPGMは、本例では、以下のように定義される。即ち、電圧の立ち上がりの傾き:最大値の50電圧に達するまでの時間より具体的に、図示するものでは、以下の通りである。書き込みパス電圧VPASSの傾きθVP1:VPASS1/2/tvpass書き込み電圧VPGMの傾きθVPGM:VPGM/2/tvpgmこのように、本例では、書き込みパス電圧VPASS1の立ち上がりの傾きθVP1が、書き込み電圧の立ち上がりの傾きθVPGMよりも小さくなるθVP1<θVPGMように制御される。また、書き込みパス電圧VPASSは、書き込み電圧VPGMよりも早く若しくはほぼ同時に立ち上げが開始される。<作用効果>第3の実施形態に係る半導体記憶装置は、上記1乃至3と同様の効果が得られる。さらに、本例のように、書き込みパス電圧VPASS1の立ち上がりの傾きθVP1が、書き込み電圧の立ち上がりの傾きθVPGMよりも小さくなるθVP1<θVPGMように制御することにより、電圧VPASS×時間の面積を低減することが可能となる。その結果、非選択セルの書き込みストレスを減少でき、書き込み不良の減少に有利である。このように、必要に応じて、本例のようなデータ書き込み動作における非選択ワード線に印加する書き込みパス電圧VPASSに適用することが可能である。[第4の実施形態VPASSに適用するその他の一例]次に、第4の実施形態に係る半導体記憶装置について、図11を用いて説明する。第4の実施形態は、データ書き込み動作の際の非選択ワード線に与える書き込みパス電圧VPASSに適用する一例に関する。この説明において、上記第3の実施形態と重複する部分の詳細な説明を省略する。図11を用い、第4の実施形態について説明する。図示すうように、本例では、書き込みパス電圧VPASSについて、第2段目の立ち上がりの傾きθVP2を有する点で、上記第3の実施形態と相違する。第2段目の立ち上がりの傾きθVP2は、本例では、以下のように定義される。2回目の書き込みパス電圧の立ち上がりの傾きθVP2:VPASS2-VPASS1/2}/tvpass2本例では、2回であるが、さらに複数段n回目の書き込みパス電圧の傾きも同様である。上記非選択ワード線WL0~28,30,31の電圧波形を発生させる具体例については、上記図5に示した構成により、以下の通りである。書き込みパス電圧VPASS2の立ち上がりの傾きθVP2の生成については、図5Dを用いて説明される。波形Dを得る場合には、書き込みパス電圧VPASS2に達した後、例えば、上記波形Aの期間t1-Cとt2-Cを長くすれば良い。このようにすることで、書き込み電圧VPGMの立ち上がりの傾きθVPGMよりも小さい、書き込みパス電圧VPASS2の立ち上がりの傾きθVP2を生成することが可能である。<作用効果>第4の実施形態に係る半導体記憶装置は、上記第3の実施形態と同様の効果が得られる。さらに、必要に応じて、本例のように複数段の立ち上がりの傾きを生成することも可能である。[第5の実施形態階段状に立ち上げる一例]次に、第5の実施形態に係る半導体記憶装置について、図12を用いて説明する。第3の実施形態は、非選択ワード線WL0~27,31および非選択ワード線WL28,30に与えられる電圧を、階段状に立ち上げる一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。<概要>図12を用い、第5の実施形態の概要について説明する。図示するように、第5の実施形態は、非選択ワード線WL0~27,31および非選択ワード線WL28,30に与えられる電圧が、階段状に立ち上げられる点で、上記第1の実施形態と相違する。立ち上がりの時間は、同様に、選択電圧VSGよりも遅くなるように制御される。まず、時刻t0の際、非選択ワード線WL0~27,31および非選択ワード線WL28,30は、図5の波形Bの場合で示したように、電圧値V0に達するまで、チャージポンプ回路11に連続的にクロックパルスCLKを入力させて、電圧をほぼ垂直になるように、急峻に立ち上げる。続いて、時刻t1の際、電圧V0に達した後は、電圧V0を維持する程度にクロック数を低減させる。これらの動作を、読み出しパス電圧VREAD,VREADKに達成するまで繰り返す。このようにすることで、図12に示すように、電圧波形を階段状に立ち上げることが可能である。なお、第5の実施形態は、書き込みパス電圧VPASSに関する上記第3、第4の実施形態に関しても同様に適用できる。<作用効果>第5の実施形態に係る半導体記憶装置は、上記1乃至3と同様の効果が得られる。さらに、必要に応じて、本例を適用することが可能である。[第6の実施形態緩やかに階段状に立ち上げる一例]次に、第6の実施形態に係る半導体記憶装置について、図13を用いて説明する。第6の実施形態は、非選択ワード線WL0~27,31および非選択ワード線WL28,30に与えられる電圧を、緩やかに階段状に立ち上げる一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。<概要>まず、図13を用い、第6の実施形態の概要について説明する。図示するように、第6の実施形態は、非選択ワード線WL0~27,31および非選択ワード線WL28,30に与えられる電圧が、立ち上がりに傾きθVR,θVRKを有し、その後に階段状に立ち上げられる点で、上記の実施形態と相違する。上記傾きθVR,θVRKは、選択電圧VSGの傾きθVSGよりも小さくなるθVRθVRK<θVSGように制御され、立ち上がりの時間も選択電圧VSGよりも遅くなるように制御される。電圧波形の傾き傾きθVR,θVRKや階段状に立ち上げる具体例については、上記と同様である。なお、第6の実施形態は、書き込みパス電圧VPASSに関する上記第3、第4の実施形態に関しても同様に適用できる。<作用効果>第6の実施形態に係る半導体記憶装置は、上記1乃至3と同様の効果が得られる。さらに、必要に応じて、本例を適用することが可能である。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。1...メモリセルアレイ、BL...ビット線、WL...ワード線、10...セルユニット、MC...メモリセル、SGS,SGD...選択トランジスタ、7...電圧発生回路、4...コントローラ制御回路。以下、実施形態について図面を参照して説明する。この説明においては、半導体記憶装置として、NAND型フラッシュメモリを一例に挙げるが、これに限られることはない。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。[第1の実施形態]<1.全体構成例>まず、第1の実施形態に係る半導体記憶装置の全体構成例について、図1を用いて説明する。図示するように、第1の実施形態に係るNAND型フラッシュメモリ21は、メモリセルアレイ1、センスアンプ回路2、ロウデコーダ3、コントローラ4、入出力バッファ5、ROMフューズ6、電圧発生回路7を備える。コントローラ4は、メモリセルアレイ1に対する制御部を構成する。メモリセルアレイ1は、NANDセルユニット10がマトリクス状にそれぞれ配列される複数のブロックBLK0、BLK1、...、BLKnにより構成される。一つのNANDセルユニット10は、電流経路が複数個直列に接続されるメモリセルMCMC0、MC1、...、MC31と、その両端に接続される選択ゲートトランジスタS1、S2により構成される。図示は省略するが、1つのメモリセルMCは、ドレインとソースとの間に形成されたゲート絶縁膜トンネル絶縁膜上に電荷蓄積層としてのフローティングゲート電極を有し、そのフローティングゲート電極上に、ゲート間絶縁膜を介してコントロールゲート電極を形成したものとすることができる。コントロールゲートは、ワード線の1つに接続される。選択ゲートトランジスタS1のソースは共通ソース線CELSRCに接続され、選択ゲートトランジスタS2のドレインはビット線BLに接続される。NANDセルユニット10内のメモリセルMCの制御ゲートはそれぞれ異なるワード線WLWL0、WL1、...、WL31に接続される。選択ゲートトランジスタS1、S2のゲートは、ワード線WLと並行する選択ゲート線SG1、SG2にそれぞれ接続される。1ワード線を共有する複数のメモリセルの集合は、1ページ或いは2ページを構成する。ワード線WLと選択ゲート線SG1、SG2を共有する複数のNANDセルユニット10の集合は、データ消去の単位となるブロックBLKを構成する。複数ブロックBLK0、BLK1、...、BLKnを含むメモリセルアレイ1は、シリコン基板の一つのセルウェルCPWELL内に形成される。センスアンプ回路SA2は、メモリセルアレイ1のビット線BLに電気的に接続される。センスアンプ回路2は、読み出しデータをセンスし書き込みデータを保持するためのページバッファを構成する複数のセンスアンプSAを有する。センスアンプ回路2は、カラム選択ゲートを有する。ロウデコーダワード線ドライバを含むRowDEDWDRV3は、ワード線WLおよび選択ゲート線SG1、SG2を選択して駆動する。コントローラCNTL4は、書き込みイネーブル信号WEn、読み出しイネーブル信号REn、アドレスラッチイネーブル信号ALE、コマンドラッチイネーブル信号CLE等の外部制御信号を受けて、このNAND型フラッシュメモリ21の全般の動作の制御を行う。具体的に、コントローラ4は、コマンドインタフェースやアドレス保持、転送回路を含み、供給されたデータが書き込みデータであるかアドレスデータであるかを判定する。この判定結果に応じて、書き込みデータはセンスアンプ回路2に転送され、アドレスデータはロウデコーダ3やセンスアンプ回路2に転送される。また、コントローラ4は、外部制御信号に基づいて、データ読み出し、データ書き込み、データ消去のシーケンス制御、印加電圧の制御等を行う。データ入出力バッファIOBuffer5は、センスアンプ回路2と外部入出力端子との間でデータ授受を行う他、コマンドデータやアドレスデータを受け取る。ロムヒューズROMFuse6は、例えば、データ読み出し動作の際に用いられる読み出し電圧レベルに係るパラメータ等が記録される。これらは、例えば、NAND型フラッシュメモリ21の電源立ち上げ時に、ロムヒューズ6から読み出され、コントローラ4内の図示しないレジスタ回路に読み込まれ、NAND型フラッシュメモリ21の動作の際等に用いられる。電圧発生回路7は、昇圧回路11と、パルス発生回路12とを備える。昇圧回路11は、それぞれ複数のチャージポンプ回路チャージポンプ回路CP1,CP2、、CPnから構成され得る。昇圧回路11は、図示しないクロック発生回路より与えられるクロックCLKに応じて、所定の電圧をチャージしてパルス発生回路に出力する。パルス発生回路PG12は、昇圧回路11からの入力に応じて、データ読み出し動作等の際に必要な所定のパルス電圧を発生させる。上記構成において、電圧発生回路7は、コントローラ4からの制御信号に基づいて、入力されるクロックCLKのクロック数や、駆動される昇圧回路11の数を切替え、さらにパルス発生回路12を制御して、所望のパルス電圧を発生させる。クロックCLK数や、駆動される昇圧回路11の数を切り替えるのは、後述するように、パルス電圧の立ち上がり時間電圧波形の傾き等の鈍りの度合を変化させるためである。<2.データ読み出し動作>次に、図2乃至図5を用い、第1の実施形態に係る半導体記憶装置のデータ読み出し動作について説明する。2-1.データ読み出し動作時の電圧関係NANDセルユニット10のデータ読み出し動作時の電圧関係は、図2のように示される。図示するように、メモリセルMC0~31および選択ゲートSGS、SGDは、半導体基板のウェル上に順次設けられる、トンネル絶縁膜、浮遊電極FG、ゲート間絶縁膜IPD、および制御電極CGを備える。但し、選択ゲートSGS、SGDのゲート間絶縁膜IPDの中央部分は開口され、浮遊電極FGと制御電極CGとが電気的に接続される。上記構成において、データ読み出し動作時の電圧関係は、以下の通りである。なお、ここでは、選択セルをメモリセルMC29とする場合を一例に挙げる。選択セルMC29の選択ワード線WL29には、読み出し電圧ARが印加される。非選択セルMC0~27,31の非選択ワード線WL0~27,31には、読み出しパス電圧VREADが印加される。読み出しパス電圧VREADを印加することで、非選択セルMC0~27,31のチャネルが形成され、電流経路が導通される。選択セルMC29に隣接するワード線WL28,30には、読み出しパス電圧よりも大きい電圧VREADKが印加されるVREADK>VREAD。選択ゲートSGS,SGDのゲートには、選択電圧VSGが与えられる。ビット線には、内部電源電圧Vddが与えられる。ソース線には、ソース電圧SRCが与えられる。半導体基板のウェルCellPwellには、所定のウェル電圧が与えられる。2-2.データ読み出し動作のタイミングチャート次に、図3のタイミングチャートに沿って、データ読み出し動作についてさらに詳しく説明する。この動作において、全体の制御は、コントローラ4が行う。まず、時刻t1の際、選択ゲートSGS,SGDに、選択電圧SG_READVSGが与えられる。選択電圧SG_READVSGの立ち上がりは、傾きθVSGを有する。詳細については、後述する。続いて、時刻t2の際、非選択ワード線WL0~27,31および選択ワード線WL29に隣接するワード線WL28,30に、読み出しパス電圧VREADおよび読み出しパス電圧よりも大きい電圧VREADKがそれぞれ与えられる。読み出しパス電圧VREADおよび電圧VREADKの立ち上がりは、傾きθVR,θVRKを有する。詳細については後述するが、傾きθVR,θVRKは、上記選択電圧の傾きθVSGよりも小さいものであるθVR,θVRK<θVSG。なお、選択ワード線WL29に隣接するワード線WL28,30に印加される電圧VREADKは、読み出しパス電圧VREADよりも大きくなるまで、昇圧されるVREADK>VREAD。続いて、時刻t3の際、ソース線にソース電圧SRCが印加される。続いて、時刻t4の際、選択ワード線WL29には、読み出し電圧ARが印加される。続いて、時刻t5の際、ビット線の電位を測定することにより、選択セルMC29のデータをセンスアンプ回路2により読み出し、データ読み出しを終了する。なお、このデータ読み出しを開始する時刻t5の際までに、読み出し電圧ARが最大電圧に充電されていることが望ましい。上記のように、本例では、破線で示す比較例に比べ、読み出しパス電圧VREADおよび電圧VREADKの立ち上がりの傾きθVR,θVRKが、選択電圧の傾きθVSGよりも小さくなるθVR,θVRK<θVSGように制御される。そのため、破線で示す比較例読み出しパス電圧VREADおよび電圧VREADKの立ち上がりの傾きが傾きθVSGである場合と比べ、読み出し電圧VREAD×時間、及び、電圧VREADK×時間の面積を減らすことが可能となるため、読み出しストレスReadStressを減少でき、読み出し不良ReadDisturb不良の減少に有利である。詳細については、後述する。2-3.電圧の立ち上がりの傾きに関して次に、図4を用い、本例の電圧の立ち上がりの傾きに関して説明する。図示するように、読み出しパス電圧VREADの傾きθVR、電圧VREADKの傾きθVRK、および選択電圧VSGの傾きθVSGは、本例では、以下のように定義される。即ち、電圧の立ち上がりの傾き:最大値の50電圧に達するまでの時間より具体的に、図示するものでは、以下の通りである。読み出しパス電圧VREADの傾きθVR:VREAD/2/tvread選択電圧VSGの傾きθVSG:VSGD/2/tvsgdなお、本例では、電圧VREADKの傾きθVRKは、θVRと同様に定義され、傾きもほぼ同じである。このように、読み出しパス電圧VREADおよび電圧VREADKは、その傾きθVR,θVRKが選択電圧の傾きθVSGよりも小さくなるθVR,θVRK<θVSGように制御される。また、読み出しパス電圧VREADおよび電圧VREADKは、選択電圧VSGよりも遅く立ち上げられる。2-4.傾きθVR,θVRKの生成について次に、図5を用い、本例に係る読み出しパス電圧VREADおよび電圧VREADKの傾きθVR,θVRKの生成について説明する。まず、図中に示す波形Cを得る場合には、Aに示すように期間t1-Cの間、チャージポンプ回路CP1~CPn11に入力させるクロックパルスCLKを、連続で発生させてチャージポンプ回路11を動作させて昇圧動作を継続させる。続いて、期間t2-Cの間、チャージポンプ回路CP1~CPn11に入力させるクロックパルスCLKを停止させ、昇圧動作を停止させる。そして、この期間t1-Cとt2-Cにより電圧値VREADVREADKの立ち上がりの当初から、電圧値VREADが得られるまで繰り返す。その結果、波形Cに示す立ち上がりが傾きθVRを有する鈍った波形の非選択ワード線WL0~27,31を発生させることができる。本例では、非選択ワード線WL0~27,31に与えられる読み出しパス電圧のVREADに達するまで傾きθVRが、選択電圧VSGの傾きθVSGよりも小さくなるθVR<θVSGように、例えば、選択電圧VSGを発生させる際のクロックCLKのクロック数よりも、時刻t1-Cの上記クロック数を低減クロックの周波数を延ばすすれば良い。また、最初の時刻t1-Cのみ上記クロックの時間を短くすることにより、傾きθVRが、選択電圧VSGの傾きθVSGよりも小さくすることもできる。また、選択ワード線に隣接する非選択ワード線WL28,30についても、同様に、電圧値VREADKが得られるまで繰り返すことにより、波形Aに示す立ち上がりが傾きθVRKを有する鈍った波形を発生させることが可能である。このようにすることで、ほぼ垂直に上がった後、電圧値VREADに達するまで傾きθVRを有する鈍った波形の非選択ワード線WL0~27,31を発生させることができる。本例では、非選択ワード線WL0~27,31に与えられる読み出しパス電圧のVREADに達するまで傾きθVRが、選択電圧VSGの傾きθVSGよりも小さくなるθVR<θVSGように、選択電圧VSGを発生させる際のクロック数よりも、時刻t1の上記クロック数を小さくすれば良い。また、選択ワード線に隣接する非選択ワード線WL28,30についても、同様に、波形Bに示す立ち上がりが傾きθVRKを有する鈍った波形を発生させることが可能である。上記のように、本例では、チャージポンプ回路11の回路数を減らすことなく、クロックCLKのクロック数を切り替えることで、波形A、または、波形Bのような鈍った波形を発生させることができる。そのため、それぞれのチャージポンプ回路11を構成するトランジスタの特性ばらつきや、チャージポンプ回路11から供給される電圧をカットオフするトランジスタの特性ばらつきの影響受けないようにすることができる。その結果、波形A、Bの制御性を向上でき、これらの波形を安定化することができる。なお、図中の波形Bは、その他の一例として、動作させるチャージポンプ回路11の数を、波形の立ち上がり当初はn個とし、その後n’個n’<nに減少させることにより得ることも可能である。<3.作用効果>第1の実施形態に係る半導体記憶装置によれば、少なくとも下記1乃至2の効果が得られる。1読み出しストレスReadStressを減少でき、読み出し不良ReadDisturb不良の減少に有利である。図6に示すように、本例に係る半導体記憶装置では、コントローラ制御回路4が、非選択ワード線WL0~27,31および非選択ワード線WL28,30に与えられる電圧の読み出しパス電圧VREAD、VREADKに達するまで傾きθVR、θVRKが、選択電圧VSGに達するまでの傾きθVSGよりも小さくなるθVRθVRK<θVSGように、かつ、読み出しパス電圧VREAD,VREADKが選択電圧VSGよりも遅く立ち上げられるように時刻t1,t2制御する。そのため、読み出しパス電圧VREAD、VREADKに達するまでの非選択ワード線WL0~27,31および非選択ワード線WL28,30に与えられる電圧の立ち上がりを緩やかにすることができる。従って、図中の破線で示すほぼ垂直に立ち上げる比較例に比べ、電圧VREAD、VREADK×時間の面積を低減することが可能となる。その結果、読み出しストレスReadStressを減少でき、読み出し不良ReadDisturb不良の減少に有利である。例えば、本例を適用した場合のリードサイクルReadcycle後の不良ビット数failbitcount:FBCは、図7のように予想される。図示するように、本例のように、電圧VREAD,VREADKを傾きθVR、θVRKを有して、緩やかに立ち上げることにより、比較例の場合defaultに比べ、不良ビット数ReadDisturb不良を減少できることが明らかである。このように、NAND型フラッシュメモリのデータ読み出しにおいて、非選択ワード線WL0~27,31および非選択ワード線WL28,30に接続される非選択セルへ印加する電圧出力を緩やかに立ち上げる。これにより、データ読み出し時の非選択ワード線WL0~27,31および非選択ワード線WL28,30の電圧ストレスを低減できるので、ReadDisturb不良を軽減させることが可能となる。これにより、NAND型フラッシュメモリ21全体の信頼性を向上できる点でもメリットがある。2電圧波形の制御性を向上でき、これらの電圧波形を安定化することができる。上記図5に示したように、本例では、上記非選択ワード線WL0~27,31および非選択ワード線WL28,30の電圧波形を発生させることができる。即ち、本例では、非選択ワード線WL0~27,31および非選択ワード線WL28,30に与えられる読み出しパス電圧のVREAD,VREADKに達するまで傾きθVR,θVRKが、選択電圧VSGの傾きθVSGよりも小さくなるθVRθVRK<θVSGように、選択電圧VSGを発生させる際のクロック数よりも、昇圧回路11に与えるクロック数を低減させるように制御する。上記のように、本例では、昇圧回路11の回路数を減らすのではなく、クロックCLKのクロック数を切り替えることで、波形A、または、波形Bのような鈍った電圧波形を発生させることができる。そのため、それぞれのチャージポンプ回路11を構成するトランジスタの特性ばらつきや、チャージポンプ回路11から供給される電圧をカットオフするトランジスタの特性ばらつきの影響受けないようにすることができる。その結果、電圧波形A、Bの制御性を向上でき、これらの波形を安定化することができる。また、傾きθVR,θVRKが、選択電圧VSGの傾きθVSGよりも小さくしても読み出し時間が長くならない。読み出しパス電圧のVREAD,VREADKはRead開始時刻のt5までに立ち上がっていればよいからである。この時刻t5は選択ワード線WL29の電位が安定してから行われる。そのため、時刻t2から時刻t5までの間は数μsecの時間がある。また、時刻t4よりも先に読み出しパス電圧VREAD,VREADKを立ち上げることにより、いわゆるカップリングにより読み出し電圧ARが不安定になることを防止している。すなわち、読み出しパス電圧VREAD,VREADKの立ち上がりの傾きを小さくしても読み出し時間に与える影響はほとんど無い。その結果、読み出し時間を長くすることなく、ReadDisturb不良を軽減させることが可能となる。[第2実施形態複数段で緩やかに立ち上げる一例]次に、第2の実施形態に係る半導体記憶装置について、図8、図9を用いて説明する。第2の実施形態は、非選択ワード線WL0~27,31および非選択ワード線WL28,30に与えられる電圧を、複数段で緩やかに立ち上げる一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。<概要>まず、図8を用い、第2の実施形態の概要について説明する。図示するように、第2の実施形態は、非選択ワード線WL0~27,31および非選択ワード線WL28,30に与えられる電圧が、更に傾きθVR2,θVRK2を有し、複数段で緩やかに立ち上げられる点で、上記第1の実施形態と相違する。上記傾きθVR2,θVRK2は、選択電圧VSGの傾きθVSGよりも小さくなるθVR2θVRK2<θVSGように制御され、立ち上がりの時間も選択電圧VSGよりも遅くなるように制御される。電圧の立ち上がりの傾きに関して次に、図9を用い、本例の電圧の立ち上がりの傾きθVR1,θVR2に関して説明する。図示するように、読み出しパス電圧VREADの傾きθVR1,θVR2は、本例では、以下のように定義される。1回目の読み出しパス電圧の傾きθVR1:VREAD1/2/tvread12回目の読み出しパス電圧の傾きθVR2:VREAD2-VREAD1/2}/tvread2本例では、2回であるが、さらに複数段n回目の読み出しパス電圧の傾きも同様である。さらに、電圧VREADKの傾きθVRK1θVRK2も、θVR1θVR2と同様である。なお、上記非選択ワード線WL0~27,31および非選択ワード線WL28,30の電圧波形を発生させる具体例については、上記図5に示したように、同様に可能である。その他の構成、動作等に関しては、上記第1の実施形態と実質的に同様であるため、詳細な説明を省略する。本例に係る読み出しパス電圧VREADおよび電圧VREADKの傾きθVR,θVRKの生成について、図5C、Dを用いて説明する。波形Dを得る場合には、所定の電圧値V0に達するまでの期間t3-Ct3-C>t1-Cでは、連続的にクロックパルスCLKを発生させて電圧をほぼ垂直になるように、急峻に立ち上げる。一方、所定の電圧V0に達した後は、上記波形Aの場合と同様に、電圧値VREADが得られるまで、期間t1-Cとt2-Cを繰り返す。<作用効果>上記のように、第2の実施形態に係る半導体記憶装置によれば、少なくとも上記1乃至2と同様の効果が得られる。さらに、第2の実施形態では、以下の3の効果が得られる。3電圧波形の制御性を更に向上でき、読み出しストレスおよび読み出し不良をより安定的に減少できる。第2の実施形態では、非選択ワード線WL0~27,31および非選択ワード線WL28,30に与えられる電圧が、更に傾きθVR2,θVRK2を有し、複数段で緩やかに立ち上げられる点で、上記第1の実施形態と相違する。上記傾きθVR2,θVRK2は、選択電圧VSGの傾きθVSGよりも小さくなるθVR2θVRK2<θVSGように制御され、立ち上がりの時間も選択電圧VSGよりも遅くなるように制御される。このように、複数段で緩やかに立ち上げることで、電圧波形の制御性を更に向上でき、読み出しストレスおよび読み出し不良をより安定的に減少できる点で有利である。[第3の実施形態VPASSに適用する一例]次に、第3の実施形態に係る半導体記憶装置について、図10を用いて説明する。第3の実施形態は、上記第1、第2の実施形態について、データ書き込み動作の際の非選択ワード線に与える書き込みパス電圧VPASSに適用する一例に関する。この説明において、上記第1、第2の実施形態と重複する部分の詳細な説明を省略する。図10を用い、第3の実施形態について説明する。上記データ読み出し動作に限らず、本例のように、データ書き込み動作における非選択ワード線に印加される書き込みパス電圧VPASSについても同様に適用可能である。図示するように、本例の電圧の立ち上がりの傾きに関しては、以下のように同様である。書き込みパス電圧VPASSの傾きθVP1、および書き込み電圧VPGMの傾きθVPGMは、本例では、以下のように定義される。即ち、電圧の立ち上がりの傾き:最大値の50電圧に達するまでの時間より具体的に、図示するものでは、以下の通りである。書き込みパス電圧VPASSの傾きθVP1:VPASS1/2/tvpass書き込み電圧VPGMの傾きθVPGM:VPGM/2/tvpgmこのように、本例では、書き込みパス電圧VPASS1の立ち上がりの傾きθVP1が、書き込み電圧の立ち上がりの傾きθVPGMよりも小さくなるθVP1<θVPGMように制御される。また、書き込みパス電圧VPASSは、書き込み電圧VPGMよりも早く若しくはほぼ同時に立ち上げが開始される。<作用効果>第3の実施形態に係る半導体記憶装置は、上記1乃至3と同様の効果が得られる。さらに、本例のように、書き込みパス電圧VPASS1の立ち上がりの傾きθVP1が、書き込み電圧の立ち上がりの傾きθVPGMよりも小さくなるθVP1<θVPGMように制御することにより、電圧VPASS×時間の面積を低減することが可能となる。その結果、非選択セルの書き込みストレスを減少でき、書き込み不良の減少に有利である。このように、必要に応じて、本例のようなデータ書き込み動作における非選択ワード線に印加する書き込みパス電圧VPASSに適用することが可能である。[第4の実施形態VPASSに適用するその他の一例]次に、第4の実施形態に係る半導体記憶装置について、図11を用いて説明する。第4の実施形態は、データ書き込み動作の際の非選択ワード線に与える書き込みパス電圧VPASSに適用する一例に関する。この説明において、上記第3の実施形態と重複する部分の詳細な説明を省略する。図11を用い、第4の実施形態について説明する。図示すうように、本例では、書き込みパス電圧VPASSについて、第2段目の立ち上がりの傾きθVP2を有する点で、上記第3の実施形態と相違する。第2段目の立ち上がりの傾きθVP2は、本例では、以下のように定義される。2回目の書き込みパス電圧の立ち上がりの傾きθVP2:VPASS2-VPASS1/2}/tvpass2本例では、2回であるが、さらに複数段n回目の書き込みパス電圧の傾きも同様である。上記非選択ワード線WL0~28,30,31の電圧波形を発生させる具体例については、上記図5に示した構成により、以下の通りである。書き込みパス電圧VPASS2の立ち上がりの傾きθVP2の生成については、図5Dを用いて説明される。波形Dを得る場合には、書き込みパス電圧VPASS2に達した後、例えば、上記波形Aの期間t1-Cとt2-Cを長くすれば良い。このようにすることで、書き込み電圧VPGMの立ち上がりの傾きθVPGMよりも小さい、書き込みパス電圧VPASS2の立ち上がりの傾きθVP2を生成することが可能である。<作用効果>第4の実施形態に係る半導体記憶装置は、上記第3の実施形態と同様の効果が得られる。さらに、必要に応じて、本例のように複数段の立ち上がりの傾きを生成することも可能である。[第5の実施形態階段状に立ち上げる一例]次に、第5の実施形態に係る半導体記憶装置について、図12を用いて説明する。第3の実施形態は、非選択ワード線WL0~27,31および非選択ワード線WL28,30に与えられる電圧を、階段状に立ち上げる一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。<概要>図12を用い、第5の実施形態の概要について説明する。図示するように、第5の実施形態は、非選択ワード線WL0~27,31および非選択ワード線WL28,30に与えられる電圧が、階段状に立ち上げられる点で、上記第1の実施形態と相違する。立ち上がりの時間は、同様に、選択電圧VSGよりも遅くなるように制御される。まず、時刻t0の際、非選択ワード線WL0~27,31および非選択ワード線WL28,30は、図5の波形Bの場合で示したように、電圧値V0に達するまで、チャージポンプ回路11に連続的にクロックパルスCLKを入力させて、電圧をほぼ垂直になるように、急峻に立ち上げる。続いて、時刻t1の際、電圧V0に達した後は、電圧V0を維持する程度にクロック数を低減させる。これらの動作を、読み出しパス電圧VREAD,VREADKに達成するまで繰り返す。このようにすることで、図12に示すように、電圧波形を階段状に立ち上げることが可能である。なお、第5の実施形態は、書き込みパス電圧VPASSに関する上記第3、第4の実施形態に関しても同様に適用できる。<作用効果>第5の実施形態に係る半導体記憶装置は、上記1乃至3と同様の効果が得られる。さらに、必要に応じて、本例を適用することが可能である。[第6の実施形態緩やかに階段状に立ち上げる一例]次に、第6の実施形態に係る半導体記憶装置について、図13を用いて説明する。第6の実施形態は、非選択ワード線WL0~27,31および非選択ワード線WL28,30に与えられる電圧を、緩やかに階段状に立ち上げる一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。<概要>まず、図13を用い、第6の実施形態の概要について説明する。図示するように、第6の実施形態は、非選択ワード線WL0~27,31および非選択ワード線WL28,30に与えられる電圧が、立ち上がりに傾きθVR,θVRKを有し、その後に階段状に立ち上げられる点で、上記の実施形態と相違する。上記傾きθVR,θVRKは、選択電圧VSGの傾きθVSGよりも小さくなるθVRθVRK<θVSGように制御され、立ち上がりの時間も選択電圧VSGよりも遅くなるように制御される。電圧波形の傾き傾きθVR,θVRKや階段状に立ち上げる具体例については、上記と同様である。なお、第6の実施形態は、書き込みパス電圧VPASSに関する上記第3、第4の実施形態に関しても同様に適用できる。<作用効果>第6の実施形態に係る半導体記憶装置は、上記1乃至3と同様の効果が得られる。さらに、必要に応じて、本例を適用することが可能である。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"