第1の表面と、前記第1の表面とは反対側の第2の表面と、を有するノンドープのAlxGa1-xN0≦x<1からなる第1の半導体層と、前記第1の表面に直接接合しノンドープまたはn形のAlyGa1-yN0<y≦1、x<yからなる第2の半導体層と、前記第1の半導体層の前記第2の表面側に設けられ前記第1の半導体層と電気的に接続された導電性基板と、前記第2の半導体層の前記第1の半導体層とは反対側の表面に電気的に接続されて設けられた第1の電極と、前記第2の半導体層の前記表面に電気的に接続されて設けられた第2の電極と、前記第1の電極と前記第2の電極との間の前記第2の半導体層の前記表面上に設けられた制御電極と、前記導電性基板の前記第1の半導体層とは反対側の表面に電気的に接続された裏面電極と、を備え、前記第1の電極は、Siにより形成されたMOSFETのドレイン電極に電気的に接続され、前記制御電極は、前記MOSFETのソース電極に電気的に接続され、前記導電性基板は、p形の導電形を有し、前記裏面電極を介して前記MOSFETの前記ゲート電極に電気的に接続され、さらに、前記第2の電極に電気的に接続された第1の端子と、前記MOSFETの前記ゲート電極に電気的に接続された第2の端子と、前記MOSFETの前記ソース電極に電気的に接続された第3の端子と、を備えたことを特徴とする窒化物半導体装置。第1の表面と、前記第1の表面とは反対側の第2の表面と、を有するノンドープのAlxGa1-xN0≦x<1からなる第1の半導体層と、前記第1の表面に直接接合しノンドープまたはn形のAlyGa1-yN0<y≦1、x<yからなる第2の半導体層と、前記第1の半導体層の前記第2の表面側に設けられ前記第1の半導体層と電気的に接続された導電性基板と、前記第2の半導体層の前記第1の半導体層とは反対側の表面に電気的に接続されて設けられた第1の電極と、前記第2の半導体層の前記表面に電気的に接続されて設けられた第2の電極と、前記第1の電極と前記第2の電極との間の前記第2の半導体層の前記表面上に設けられた制御電極と、を備え、前記第1の電極は、Siにより形成されたMOSFETのドレイン電極に電気的に接続され、前記制御電極は、前記MOSFETのソース電極に電気的に接続され、前記導電性基板は、前記MOSFETのゲート電極に電気的に接続され、たことを特徴とする窒化物半導体装置。前記導電性基板の前記第1の半導体層とは反対側の表面に電気的に接続された裏面電極をさらに備え、前記導電性基板は、前記裏面電極を介して前記MOSFETの前記ゲート電極に電気的に接続されていることを特徴とする請求項2記載の窒化物半導体装置。第1の表面と、前記第1の表面とは反対側の第2の表面と、を有するノンドープのAlxGa1-xN0≦x<1からなる第1の半導体層と、前記第1の表面に直接接合しノンドープまたはn形のAlyGa1-yN0<y≦1、x<yからなる第2の半導体層と、前記第1の半導体層の前記第2の表面側に設けられ前記第1の半導体層と電気的に接続された導電性基板と、前記第2の半導体層の前記第1の半導体層とは反対側の表面に電気的に接続されて設けられた第1の電極と、前記第2の半導体層の前記表面に電気的に接続されて設けられた第2の電極と、前記第1の電極と前記第2の電極との間の前記第2の半導体層の前記表面上に設けられた制御電極と、前記導電性基板の前記第1の半導体層とは反対側の表面に電気的に接続された裏面電極と、を備え、前記第1の電極は、Siにより形成されたMOSFETのドレイン電極に電気的に接続され、前記制御電極は、前記MOSFETのソース電極に電気的に接続され、前記導電性基板は、p形の導電形を有し、前記裏面電極を介して前記MOSFETの前記ソース電極に電気的に接続され、さらに、前記第2の電極に電気的に接続された第1の端子と、前記MOSFETの前記ゲート電極に電気的に接続された第2の端子と、前記MOSFETの前記ソース電極に電気的に接続された第3の端子と、を備えたことを特徴とする窒化物半導体装置。第1の表面と、前記第1の表面とは反対側の第2の表面と、を有するノンドープのAlxGa1-xN0≦x<1からなる第1の半導体層と、前記第1の表面に直接接合しノンドープまたはn形のAlyGa1-yN0<y≦1、x<yからなる第2の半導体層と、前記第1の半導体層の前記第2の表面側に設けられ前記第1の半導体層と電気的に接続された導電性基板と、前記第2の半導体層の前記第1の半導体層とは反対側の表面に電気的に接続されて設けられた第1の電極と、前記第2の半導体層の前記表面に電気的に接続されて設けられた第2の電極と、前記第1の電極と前記第2の電極との間の前記第2の半導体層の前記表面上に設けられた制御電極と、を備え、前記第1の電極は、Siにより形成されたMOSFETのドレイン電極に電気的に接続され、前記制御電極は、前記MOSFETのソース電極に電気的に接続され、前記導電性基板は、前記MOSFETのソース電極に電気的に接続され、たことを特徴とする窒化物半導体装置。前記導電性基板の前記第1の半導体層とは反対側の表面に電気的に接続された裏面電極をさらに備え、前記導電性基板は、前記裏面電極を介して前記MOSFETの前記ソース電極に電気的に接続されていることを特徴とする請求項5記載の窒化物半導体装置。前記第2の電極に電気的に接続された第1の端子と、前記MOSFETの前記ゲート電極に電気的に接続された第2の端子と、前記MOSFETの前記ソース電極に電気的に接続された第3の端子と、をさらに備えたことを特徴とする請求項2または5記載の窒化物半導体装置。前記導電性基板は、p形の導電形を有することを特徴とする2、3、5~7のいずれか1つに記載の窒化物半導体装置。第1の表面と、前記第1の表面とは反対側の第2の表面と、を有するノンドープのAlxGa1-xN0≦x<1からなる第1の半導体層と、前記第1の表面に直接接合しノンドープまたはn形のAlyGa1-yN0<y≦1、x<yからなる第2の半導体層と、前記第1の半導体層の前記第2の表面側に設けられ前記第1の半導体層と電気的に接続されたp形の導電性基板と、前記第2の半導体層の前記第1の半導体層とは反対側の表面に電気的に接続されて設けられた第1の電極と、前記第2の半導体層の前記表面に電気的に接続されて設けられた第2の電極と、前記第1の電極と前記第2の電極との間の前記第1の半導体層上に設けられた制御電極と、を備え、前記制御電極は、前記導電性基板に電気的に接続されていることを特徴とする窒化物半導体装置。前記導電性基板の前記第1の半導体層とは反対側の表面に電気的に接続された裏面電極をさらに備え、前記導電性基板は、前記裏面電極を介して前記制御電極に電気的に接続されていることを特徴とする請求項9記載の半導体装置。前記制御電極と前記第1の半導体層との間に前記第2の半導体層が存在し、前記制御電極と前記第2の半導体層との間に設けられた、p形のAlzGa1-zN0≦z≦1からなる第3の半導体層をさらに備えたことを特徴とする請求項9または10に記載の窒化物半導体装置。前記制御電極と前記第1の半導体層との間に前記第2の半導体層が存在し、前記第1の半導体層の前記第1の表面に垂直な方向において、前記第2の半導体層の前記制御電極下の部分の厚さは、前記部分以外の前記第2の半導体層の部分よりも薄いことを特徴とする請求項9または10記載の窒化物半導体装置。前記制御電極は、前記第2の半導体層を貫通し底部に前記第1の半導体層が露出したリセス内に、絶縁膜を介して設けられていることを特徴とする請求項9または10記載の窒化物半導体装置。スイッチングノイズの発生を抑制できるノーマリオフ形の窒化物半導体装置を提供する。本発明の実施形態の窒化物半導体装置は、第1の半導体層と、第2の半導体層と、導電性基板と、第1の電極と、第2の電極と、制御電極と、を備える。第1の半導体層は、第1の表面と、第1の表面とは反対側の第2の表面と、を有し、ノンドープのAlxGa1-xN0≦x<1からなる。第2の半導体層は、第1の半導体層の第1の表面に直接接合し、ノンドープまたはn形のAlyGa1-yN0<y≦1、x<yからなる。導電性基板は、第1の半導体層の第2の表面側に設けられ第1の半導体層と電気的に接続される。第1の電極は、第2の半導体層の第1の半導体層とは反対側の表面に電気的に接続されて設けられる。第2の電極は、第2の半導体層の前記表面に電気的に接続されて設けられる。制御電極は、第1の電極と第2の電極との間の第2の半導体層の前記表面上に設けられる。第1の電極は、Siにより形成されたMOSFETのドレイン電極に電気的に接続される。制御電極は、前記MOSFETのソース電極に電気的に接続される。導電性基板は、前記MOSFETのゲート電極に電気的に接続される。以下、本発明の実施形態について図を参照しながら説明する。実施例中の説明で使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小関係などは、実際の実施においては必ずしも図に示されたとおりとは限らず、本発明の効果が得られる範囲内で適宜変更可能である。第1の実施形態図1及び図2を用いて、第1の実施形態に係る窒化物半導体装置について説明する。図1は、本実施形態に係る窒化物半導体装置100の、一部の断面図を模式的に示す。図2は、本実施形態に係る窒化物半導体装置100の要部の等価回路を示す。本実施形態に係る窒化物半導体装置は、図1に示したGaN-HFET101を一部に備える。GaN-HFET101は、GaNチャネル層4第1の半導体層と、AlGaNバリア層5第2の半導体層と、AlGaNバッファ層3と、p形Si基板2導電性基板と、ソース電極6第1の電極と、ドレイン電極8第2の電極と、ゲート電極7制御電極と、を備える。GaNチャネル層4は、第1の表面と、第1の表面とは反対側の第2の表面と、を有し、ノンドープで形成される。チャネル層4は、GaNに限られることなく、AlxGa1-xN0≦x<1の組成式で表現された窒化物半導体層とすることができる。本実施形態では、GaNを例に説明する。AlGaNバリア層5は、GaNチャネル層4の第1の表面に直接接合して設けられ、ノンドープまたはn形にドープされて形成される。AlGaNバリア層5は、AlyGa1-yN0<y≦1、x<yの組成式で表現された窒化物半導体層とすることができ、チャネル層4よりもAl組成比が高い窒化物半導体層である。AlGaNバリア層5は、GaNチャネル層4よりバンドギャップが広い。AlGaNバリア層5とGaNチャネル層4は、ヘテロ接合を形成する。p形Si基板2は、GaNチャネル層4の第2の表面側に、AlGaNバッファ層3を介して設けられGaNチャネル層4と電気的に接続される。AlGaNバッファ層3は、ノンドープまたはp形にドープされて形成される。AlGaNバッファ層3は、AlNとGaNとの混晶に限られず、AlNとGaNとを繰り返し積層した積層構造とすることも可能である。p形Si基板2は、Siに限られることなく、SiC等のその他の導電性の半導体基板とすることも可能である。ソース電極6は、AlGaNバリア層5のGaNチャネル層とは反対側の表面に電気的に接続されて設けられる。ドレイン電極8は、AlGaNバリア層5の上記表面に電気的に接続されて設けられる。ソース電極6及びドレイン電極8は、GaNチャネル層4の第1の表面に平行な第1の方向図中の紙面に垂直な方向に沿ってストライプ状に延伸するように形成され、AlGaNバリア層5にオーミックコンタクトする。ゲート電極7は、ソース電極6とドレイン電極8との間のAlGaNバリア層5の前述の表面上に設けられる。ゲート電極7は、ソース電極6及びドレイン電極8と同様に前述の第1の方向に沿ってストライプ状に延伸するよう形成される。ゲート電極7は、AlGaNバリア層5と直接接触し、ショットキーコンタクトをとる。なお、ゲート電極7は、AlGaNバリア層5とショットキーコンタクトをとる替わりに、ゲート電極7は、AlGaNバリア層5の上にゲート絶縁膜を介して形成されることも可能である。いずれも、ゲート電極7に電圧を印加することで、ゲート電極7直下のAlGaNバリア層5とGaNチャネル層4の界面に形成された二次元電子ガス濃度を調節し、ソース電極6及びドレイン電極8間を流れる電流を制御することができる。裏面電極1は、p形Si基板2のGaNチャネル層4とは反対側の表面に電気的に接続され、p形Si基板とオーミックコンタクトをとる。GaN-HFET101では、AlGaNバリア層5のピエゾ効果により、AlGaNバリア層5とGaNチャネル層4との界面に高濃度の二次元電子ガスが形成される。ゲート電圧が印加されていない状態においても、この二次元電子ガスがソース電極6とドレイン電極8とを電気的に接続するチャネル層を形成し、オン状態となる。すなわち、GaN-HFET101は、ノーマリオン型の半導体装置である。また、GaN-HFET101は、p形Si基板2とAlGaNバリア層5の積層構造を有する。AlGaNバリア層5は、ノンドープで形成されていても高抵抗のn形半導体である。そのため、GaN-HFET101は、積層方向にp-n接合を形成し、これに起因して寄生容量CSを有する。静電容量CSは、AlGaNバッファ層3やGaNチャネル層4の厚みと不純物濃度、ドレイン電極8及び裏面電極1の面積等を調節することによって、所定の大きさを有することができる。パワーエレクトロニクス用の半導体装置は、ノーマリオフ型が望まれる。そこで、GaN-HFET101を用いてノーマリオフ型の窒化物半導体装置100を擬似的に得るために、図2に示したように、GaN-HFET101をSiより形成されるノーマリオフ型のMOSFET102以下、Si-MOSFETとカスコード接続させる。本実施形態に係る窒化物半導体装置100は、GaN-HFET101、Si-MOSFET102、ソース端子9第3の端子、ゲート端子10第2の端子、及びドレイン端子11第1の端子を備える。なお、Si-MOSFET102は、ノーマリオフ型の既存のMOSFETであればよく、詳細な説明は省略する。GaN-HFET101のソース電極6は、Si-MOSFET102のドレイン電極8aと電気的に接続される。GaN-HFET101のゲート電極7は、Si-MOSFET102のソース電極に電気的に接続される。以上により、GaN-HFET101とSi-MOSFET102とは、カスコード接続される。ドレイン端子11は、GaN-HFET101のドレイン電極8に電気的に接続される。ゲート端子10は、Si-MOSFET102のゲート電極7aに電気的に接続される。ソース端子9は、Si-MOSFET102のソース電極6aと電気的に接続される。GaN-HFET101の裏面電極1は、Si-MOSFET102のゲート電極7aに電気的に接続される。これにより、GaN-HFET101中のp形Si基板2が、裏面電極1を介してSi-MOSFET102のゲート電極7aに電気的に接続される。その結果、本実施形態に係る窒化物半導体装置100のゲート端子10とドレイン端子11との間に、GaN-HFET101の寄生容量CSが設けられ、寄生容量CSは窒化物半導体装置100のゲートドレイン間容量CGDとなる。次に、本実施形態に係る窒化物半導体装置100の動作について説明する。ゲート端子10のソース端子9に対する電圧がゼロまたは負の状態で、ドレイン端子11にソース端子9に対して正の電圧が印加されると、Si-MOSFET102はノーマリオフ型なので、トレイン端子11とソース端子9との間の電圧は、Si-MOSFET102のドレイン電極8aとソース電極6aとの間に印加される。そのため、GaN-HFET101のゲート電極7にソース電極6に対して負の電圧が印加されるため、GaN-HFET101は、オフ状態となる。この結果、窒化物半導体装置100は、ドレイン端子11とソース端子9との間でオフ状態となる。次に、ゲート端子10にソース端子9に対して正の電圧が印加されると、Si-MOSFET102はオン状態となり、GaN-HFET101のソース電極6とゲート電極7とは同電位になる。この結果、GaN-HFET101はノーマリオン型なのでオン状態となり、窒化物半導体装置100は、ドレイン端子11とソース端子9との間でオン状態となる。以上の結果、窒化物半導体装置100は、ゲート端子10にソース端子9に対して正の電圧が印加されない状態ではオフ状態となり、正の電圧が印加されるとオン状態となり、ノーマリオフ形の動作をする。窒化物半導体装置100は、ノーマリオフ型の動作をするが、GaN-HFET101とSi-MOSFETとをカスコード接続しただけでは、ゲート端子10とドレイン端子11との間に直接寄生のp-n接合が存在しないため、ゲート端子10とドレイン端子11間の寄生容量が小さい。しかしながら、本実施形態に係る窒化物半導体装置100では、上述のように、GaN-HFET101の裏面電極1がSi-MOSFET102のゲート電極7aに電気的に接続される。すなわち、GaN-HFET101のp形Si基板2がSi-MOSFET102のゲート電極7aに電気的に接続される。このため、図2に示したように、窒化物半導体装置100は、GaN-HFET101中のp-n接合による寄生容量CSを直接ゲート端子10とドレイン端子11との間に有するようになる。この寄生容量CSは、窒化物半導体装置100のゲートドレイン間容量CGDとなる。外部ゲート抵抗により寄生容量CSの充放電を制御することができるので、本実施形態に係る窒化物半導体装置100では、スイッチングによるノイズの発生を抑制することができる。以上、本実施形態によれば、スイッチングノイズの発生が抑制されたノーマリオフ型の窒化物半導体装置を提供することができる。なお、AlGaNバッファ層3とGaNチャネル層4をノンドープで形成することで、静電容量CSの大きさは、印加電圧に依存せず、ほぼ一定とすることができる。これにより、ドレイン端子11の電圧変化dV/dtが電圧に依存せず一定となり、静電容量CSは理想的なスナバ容量となる。以上により、AlGaNバッファ層3とGaNチャネル層4とは、ノンドープで形成されることが望ましい。第2の実施形態第2の実施形態に係る窒化物半導体装置について図3を用いて説明する。図3は、本実施形態に係る窒化物半導体装置200の要部等価回路である。なお、第1の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第1の実施形態との相異点について主に説明する。本実施形態に係る窒化物半導体装置200は、第1の実施形態に係る窒化物半導体装置100と同様に、図1に示したGaN-HFET101を一部に備える。さらに、窒化物半導体装置200は、第1の実施形態に係る窒化物半導体装置100と同様に、図3に示したように、GaN-HFET101をノーマリオフ型のSi-MOSFET102とカスコード接続させる。すなわち、本実施形態に係る窒化物半導体装置100は、GaN-HFET101、Si-MOSFET102、ソース端子9、ゲート端子10、及びドレイン端子11を備える。GaN-HFET101の裏面電極1が、Si-MOSFET102のソース電極6aに電気的に接続される。この点で、本実施形態に係る窒化物半導体装置200は、第1の実施形態に係る窒化物半導体装置100と相異する。これにより、GaN-HFET101中のp形Si基板2が、裏面電極1を介してSi-MOSFET102のソース電極6aに電気的に接続される。その結果、本実施形態に係る窒化物半導体装置200のソース端子9とドレイン端子11との間に、GaN-HFET101の寄生容量CSが設けられ、寄生容量CSは窒化物半導体装置200のソースドレイン間容量CSDとなる。カスコード接続の場合、GaN-HFET101のゲートソース間電圧は、Si-MOSFET102のソースドレイン間電圧に相当する。ドレイン端子11の電圧変化が、GaN-HFET101のソースドレイン間容量とSi-MOSFET102のソースドレイン間容量との直列接続により決まると、ドレイン端子11の電圧に応じてGaN-HFET101のゲートソース間電圧も変化する。このため、寄生インダクタンスの影響により、GaN-HFET101が発振しやすくなる。つまり、窒化物半導体装置200において、スイッチングノイズが発生しやすくなる。これに対して、図3に示す構造では、静電容量CSにより、ドレイン端子11の電圧変化が決まるようになる。この結果、Si-MOSFET102のソースドレイン間電圧と、これと同等のGaN-HFET101のゲートソース間電圧と、が安定する。このため、本実施形態に係る窒化物半導体装置200は、スイッチングノイズの発生が抑制される。以上、本発明の実施形態によっても、スイッチングノイズの発生が抑制されたノーマリオフ型の窒化物半導体装置を提供することができる。第3の実施形態第3の実施形態に係る窒化物半導体装置について図4を用いて説明する。図4は、本実施形態に係る窒化物半導体装置300の要部模式断面図である。なお、第1の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第1の実施形態との相異点について主に説明する。本実施形態に係る窒化物半導体装置300は、図4に示されたGaN-HFET301を備える。本実施形態に係る窒化物半導体装置300では、GaN-HFET301が、Si-MOSFETとカスコード接続されないで単体で用いられる。また、GaN-HFET301は、ゲート電極7が裏面電極1と電気的に接続されている。以上の点で、本実施形態に係る窒化物半導体装置300は、第1の実施形態に係る窒化物半導体装置100と相異し、本実施形態に係るGaN-HFET301は、第1の実施形態に係るGaN-HFET101と相異する。本実施形態に係る窒化物半導体装置300では、GaN-HFET301のソース電極6、ゲート電極7、及びドレイン電極8は、それぞれ、図示しないソース端子、ゲート端子、及びドレイン端子に接続される。本実施形態に係るGaN-HFET301は、第1の実施形態に係るGaN-HFET101と同様にノーマリオン型の動作をする。ゲート電極7が裏面電極1に電気的に接続されているので、本実施形態に係るGaN-HFET301は、ゲート電極7とドレイン電極8との間に、寄生容量CSをゲートドレイン容量CGDとして有する。従って、本実施形態に係る窒化物半導体装置300では、外部に接続されたゲート抵抗により寄生容量CSの充放電を制御することができるので、スイッチングノイズの発生を抑制することができる。また、ゲート電極7が裏面電極1に電気的に接続されているので、裏面電極1がゲート電極7に対してフィールドプレートとして機能する。この結果、電界がドレイン電極8とゲート電極7との間にだけ広がるのではなく、ドレイン電極8と裏面電極1との間にも広がる。電界がゲート電極7のドレイン電極側の端部に集中することがなくなるので、電流コラプス現象が抑制される。また、第1の実施形態と同様に、GaN-HFET単体の場合でも、AlGaNバッファ層3とGaNチャネル層4をノンドープで形成することで、静電容量CSの大きさは、印加電圧に依存せず、ほぼ一定とすることができる。これにより、ドレイン端子11の電圧変化dV/dtが電圧に依存せず一定となり、静電容量CSは理想的なスナバ容量となる。以上により、AlGaNバッファ層3とGaNチャネル層4とは、ノンドープで形成されることが望ましい。なお、本実施形態では、GaN-HFET301は、Si-MOSFETとカスコード接続されないで単体で用いられた場合で説明した。しかしながら、第1の実施形態と同様に、図2または図3に示したように、GaN-HFET301は、Si-MOSFETとカスコード接続して用いられ、擬似的にノーマリオフ型の窒化物半導体装置が提供されることも可能である。ただし、この場合は、GaN-HFET301の裏面電極1は、図2または図3のように、Si-MOSFETのゲート電極7aまたはソース電極6aに別途電気的に接続される必要がない。第4の実施形態第4の実施形態に係る窒化物半導体装置について図5を用いて説明する。図5は、本実施形態に係る窒化物半導体装置400の要部模式断面図である。なお、第3の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第3の実施形態との相異点について主に説明する。本実施形態に係る窒化物半導体装置400は、図5に示されたGaN-HFET401を備える。本実施形態に係る窒化物半導体装置400では、第3の実施形態と同様、GaN-HFET401が、Si-MOSFETとカスコード接続されないで単体で用いられる。しかしながら、本実施形態に係るGaN-HFET401は、ゲート電極7とAlGaNバリア層5との間に、p-GaN層12を備える。p-GaN層12は、ゲート電極7及びAlGaNバリア層5とそれぞれ電気的に接続される。この点で、本実施形態に係るGaN-HFET401は、第3の実施形態に係るGaN-HFET301と相異し、本実施形態に係る窒化物半導体装置400は、第3の実施形態に係る窒化物半導体装置300と相異する。本実施形態に係るGaN-HFET401では、p-GaN層12とAlGaNバリア層5とのp-n接合により、空乏層がAlGaNバリア層5中に広がる。この結果、AlGaNバリア層5のp-GaN層12直下の部分では、ピエゾ分極による電界が打ち消され、且つ、p形ドーピングによるビルトインポテンシャルが発生する。これにより、AlGaNバリア層5とGaNチャネル層7との界面に形成されていた二次元電子ガスが、ゲート電極7直下の部分において消失する。すなわち、ゲート電極にソース電極に対して正の電圧が印加されていない状態では、ソース電極6とドレイン電極8とを接続するチャネルがゲート電極7の直下で途絶えるので、本実施形態に係るGaN-HFET401は、ノーマリオフ型の動作をする。なお、本実施形態では、p-GaN層12を用いて説明した。しかしながら、p-GaN層に替えて、p-AlGaN層やp-InGaN層を用いても同様に、GaN-HFET401はノーマリオフ型の動作をする。本実施形態に係るGaN-HFET401は、第3の実施形態に係るGaN-HFET301と同様に、ゲート電極7が裏面電極1に電気的に接続されている。このため、本実施形態に係るGaN-HFET401は、ゲート電極7とドレイン電極8との間に、寄生容量CSをゲートドレイン容量CGDとして有する。従って、本実施形態に係る窒化物半導体装置400では、外部に接続されたゲート抵抗により寄生容量CSの充放電を制御することができるので、スイッチングノイズの発生を抑制することができる。また、ゲート電極7が裏面電極1に電気的に接続されているので、裏面電極1がゲート電極7に対してフィールドプレートとして機能する。この結果、電界がドレイン電極8とゲート電極7との間にだけ広がるのではなく、ドレイン電極7と裏面電極1との間にも広がる。電界がゲート電極7のドレイン電極側の端部に集中することがなくなるので、電流コラプス現象が抑制される。また、第1の実施形態と同様に、GaN-HFET単体の場合でも、AlGaNバッファ層3とGaNチャネル層4をノンドープで形成することで、静電容量CSの大きさは、印加電圧に依存せず、ほぼ一定とすることができる。これにより、ドレイン端子11の電圧変化dV/dtが電圧に依存せず一定となり、静電容量CSは理想的なスナバ容量となる。以上により、AlGaNバッファ層3とGaNチャネル層4とは、ノンドープで形成されることが望ましい。以上、本実施形態によれば、スイッチングノイズの発生が抑制されたノーマリオフ型の窒化物半導体装置を提供することができる。第5の実施形態第5の実施形態に係る半導体装置について図6を用いて説明する。図6は、本実施形態に係る窒化物半導体装置500の要部模式断面図である。なお、第4の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第4の実施形態との相異点について主に説明する。本実施形態に係る窒化物半導体装置500は、図6に示されたGaN-HFET501を備える。本実施形態に係る窒化物半導体装置500では、第4の実施形態と同様、GaN-HFET501が、Si-MOSFETとカスコード接続されないで単体で用いられる。しかしながら、本実施形態に係るGaN-HFET501は、ゲート電極7とAlGaNバリア層5との間に、ゲート絶縁膜13を備える。さらに、GaN-HFET501では、AlGaNバリア層5は、ゲート電極7の直下の部分でゲート電極7が存在しない部分よりも積層方向GaNバリア層の第1の表面と垂直な方向の厚さが薄くなるように形成される。言い換えると、AlGaNバリア層5は、GaNチャネル層とは反対側の表面からその内部に向かうリセスを有し、ゲート電極7は、ゲート絶縁膜13を介してこのリセス内に形成される。ゲート電極7は、ゲート絶縁膜13によりAlGaNバリア層5とは絶縁される。この点で、本実施形態に係るGaN-HFET501は、第4の実施形態に係るGaN-HFET401と相異し、本実施形態に係る窒化物半導体装置500は、第4の実施形態に係る窒化物半導体装置400と相異する。本実施形態に係るGaN-HFET501では、ゲート電極7の直下でAlGaNバリア層5の厚さが、ゲート電極7が形成されていない部分よりも薄い。AlGaNバリア層5の厚さが薄いほど、AlGaN/GaNの格子不整合による歪み量が少ないので、ピエゾ分極が弱い。AlGaNバリア層5のゲート電極7直下の部分の厚さ、ピエゾ分極による二次元電子ガスがほとんど形成なれない程度まで薄く形成される。このため、ゲート電極にソース電極に対して正の電圧が印加されていない状態では、ソース電極6とドレイン電極8とを接続するチャネルがゲート電極7の直下で途絶えるので、本実施形態に係るGaN-HFET501は、ノーマリオフ型の動作をする。本実施形態に係るGaN-HFET501は、第4の実施形態に係るGaN-HFET401と同様に、ゲート電極7が裏面電極1に電気的に接続されている。このため、本実施形態に係るGaN-HFET501は、ゲート電極7とドレイン電極8との間に、寄生容量CSをゲートドレイン容量CGDとして有する。従って、本実施形態に係る窒化物半導体装置500では、外部に接続されたゲート抵抗により寄生容量CSの充放電を制御することができるので、スイッチングノイズの発生を抑制することができる。また、ゲート電極7が裏面電極1に電気的に接続されているので、裏面電極1がゲート電極7に対してフィールドプレートとして機能する。この結果、電界がドレイン電極8とゲート電極7との間にだけ広がるのではなく、ドレイン電極7と裏面電極1との間にも広がる。電界がゲート電極7のドレイン電極側の端部に集中することがなくなるので、電流コラプス現象が抑制される。また、第1の実施形態と同様に、GaN-HFET単体の場合でも、AlGaNバッファ層3とGaNチャネル層4をノンドープで形成することで、静電容量CSの大きさは、印加電圧に依存せず、ほぼ一定とすることができる。これにより、ドレイン端子11の電圧変化dV/dtが電圧に依存せず一定となり、静電容量CSは理想的なスナバ容量となる。以上により、AlGaNバッファ層3とGaNチャネル層4とは、ノンドープで形成されることが望ましい。以上、本実施形態によれば、スイッチングノイズの発生が抑制されたノーマリオフ型の窒化物半導体装置を提供することができる。第6の実施形態第6の実施形態に係る半導体装置について図7を用いて説明する。図7は、本実施形態に係る窒化物半導体装置600の要部模式断面図である。なお、第5の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第5の実施形態との相異点について主に説明する。本実施形態に係る窒化物半導体装置600は、図7に示されたGaN-HFET601を備える。本実施形態に係る窒化物半導体装置600では、第5の実施形態と同様、GaN-HFET601が、Si-MOSFETとカスコード接続されないで単体で用いられる。しかしながら、本実施形態に係るGaN-HFET601は、ゲート電極7とAlGaNバリア層5との間に、ゲート絶縁膜13を備える。さらに、GaN-HFET601では、AlGaNバリア層5は、ゲート電極7の直下の部分で存在せず、GaNチャネル層4に通じる開口部を備える。言い換えると、GaN-HFET601は、AlGaNバリア層5のGaNチャネル層4とは反対側の表面からAlGaNバリア層5を貫通しGaNチャネル層中に達するリセスを有し、ゲート電極7は、ゲート絶縁膜13を介してこのリセス内に形成される。リセスの底部は、GaNチャネル層4で形成される。ゲート電極7は、ゲート絶縁膜13を介してGaNチャネル層4に対向して形成される。ゲート電極7は、ゲート絶縁膜13によりAlGaNバリア層5及びGaNチャネル層4とは絶縁される。この点で、本実施形態に係るGaN-HFET601は、第5の実施形態に係るGaN-HFET501と相異し、本実施形態に係る窒化物半導体装置600は、第5の実施形態に係る窒化物半導体装置500と相異する。本実施形態に係るGaN-HFET601では、ゲート電極7の直下でAlGaNバリア層5が存在しない。すなわちAlGaN/GaNのヘテロ界面が存在しない。このためゲート電極7直下のGaNチャネル層4とゲート絶縁膜13との界面には、AlGaNバリア層5のピエゾ分極による2次元電子ガスが形成されない。この結果、ゲート電極にソース電極に対して正の電圧が印加されていない状態では、ソース電極6とドレイン電極8とを接続するチャネルがゲート電極7の直下で途絶えるので、本実施形態に係るGaN-HFET601は、ノーマリオフ型の動作をする。本実施形態に係るGaN-HFET601は、第5の実施形態に係るGaN-HFET501と同様に、ゲート電極7が裏面電極1に電気的に接続されている。このため、本実施形態に係るGaN-HFET601は、ゲート電極7とドレイン電極8との間に、寄生容量CSをゲートドレイン容量CGDとして有する。従って、本実施形態に係る窒化物半導体装置600では、外部に接続されたゲート抵抗により寄生容量CSの充放電を制御することができるので、スイッチングノイズの発生を抑制することができる。また、ゲート電極7が裏面電極1に電気的に接続されているので、裏面電極1がゲート電極7に対してフィールドプレートとして機能する。この結果、電界がドレイン電極8とゲート電極7との間にだけ広がるのではなく、ドレイン電極7と裏面電極1との間にも広がる。電界がゲート電極7のドレイン電極側の端部に集中することがなくなるので、電流コラプス現象が抑制される。また、第1の実施形態と同様に、GaN-HFET単体の場合でも、AlGaNバッファ層3とGaNチャネル層4をノンドープで形成することで、静電容量CSの大きさは、印加電圧に依存せず、ほぼ一定とすることができる。これにより、ドレイン端子11の電圧変化dV/dtが電圧に依存せず一定となり、静電容量CSは理想的なスナバ容量となる。以上により、AlGaNバッファ層3とGaNチャネル層4とは、ノンドープで形成されることが望ましい。以上、本実施形態によれば、スイッチングノイズの発生が抑制されたノーマリオフ型の窒化物半導体装置を提供することができる。以上、本発明の各実施形態をAlGaNをバリア層にGaNをチャネル層に用いた例で説明した。しかしながら、これに限定されることなく、GaNをバリア層にInGaNをチャネル層に用いた場合、AlNをバリア層にAlGaNをチャネル層に用いた場合、または、InAlNをバリア層にGaNをチャネル層に用いた場合などにおいても、上記各実施形態は実施可能である。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。