第1の導電型を有する第1の半導体層と、前記第1の半導体層上に形成された第2の導電型を有する第2の半導体層と、前記第2の半導体層上に形成された前記第1導電型を有する第3の半導体層と、前記第3の半導体層上に形成された前記第2導電型を有する第4の半導体層と、前記第3の半導体層と前記第4の半導体層とを貫通して前記第2の半導体層に到達するように形成された複数の第1のトレンチと、前記複数の第1のトレンチの内部に沿って形成された第1のゲート絶縁膜と、前記複数の第1のトレンチの内部に前記絶縁膜を介して形成された第1のゲート電極と、前記第1の半導体層に電気的に接続するように形成されたコレクタ電極と、前記第4の半導体層に電気的に接続するように形成されたエミッタ電極と、を備え、前記第3の半導体層は、相対的に浅く形成された第1の領域と、相対的に深く形成された第2の領域と、を有し、前記第1の領域は、前記複数の第1のトレンチに隣接するように形成され、前記第2の領域は、前記第1の領域を介して前記複数の第1のトレンチから離間するように形成されることを特徴とする半導体装置。前記第1の領域の不純物濃度は、前記第2の領域の不純物濃度と等しいか又はそれよりも高濃度であることを特徴とする請求項1に記載の半導体装置。前記第1の領域の幅は、隣り合う第1のトレンチ5同士の間隔の1/5以下であることを特徴とする請求項1又は2に記載の半導体装置。前記第2の領域を貫通して前記第2の半導体層に到達し、且つ、前記第4の半導体層から離間するように形成された複数の第2のトレンチを備えることを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置。特許文献1に示される従来のIGBTは、負荷短絡耐量の改善に関して十分な検討がなされていなかった。本発明は、高い負荷短絡耐量を有する絶縁ゲート型の半導体装置を提供することを目的とする。本発明の一態様によれば、第1の導電型を有する第1の半導体層と、前記第1の半導体層上に形成された第2の導電型を有する第2の半導体層と、前記第2の半導体層上に形成された前記第1導電型を有する第3の半導体層と、前記第3の半導体層上に形成された前記第2導電型を有する第4の半導体層と、前記第3の半導体層と前記第4の半導体層とを貫通して前記第2の半導体層に到達するように形成された複数の第1のトレンチと、前記複数の第1のトレンチの内部に沿って形成された第1のゲート絶縁膜と、前記複数の第1のトレンチの内部に前記絶縁膜を介して形成された第1のゲート電極と、前記第1の半導体層に電気的に接続するように形成されたコレクタ電極と、前記第4の半導体層に電気的に接続するように形成されたエミッタ電極と、を備え、前記第3の半導体層は、相対的に浅く形成された第1の領域と、相対的に深く形成された第2の領域と、を有し、前記第1の領域は、前記複数の第1のトレンチに隣接するように形成され、前記第2の領域は、前記第1の領域を介して前記複数の第1のトレンチから離間するように形成されることを特徴とする。本発明によれば、高い負荷短絡耐量を有する絶縁ゲート型の半導体装置を提供することができる。次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各層の厚みの比率等は現実のものとは異なることに留意すべきである。従って、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。また、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施形態は、構成部品の材質、形状、構造、配置等を下記の者に特定するものではない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる実施例1図1は、本発明の第1の実施例に係る半導体装置の構造断面図である。本実施例に係る半導体装置100は、第1の半導体層1と第2の半導体層2と第3の半導体層3と第4の半導体層4と第1のトレンチ5と第1の絶縁膜6と第1のゲート電極7とコレクタ電極8とエミッタ電極9とを備えるIGBTInsulatedGateBipolarTransistorである。また、第3の半導体層3は、第1の領域31と第2の領域32とを有する。第1の半導体層1は、p型の導電型を有するコレクタ層である。第1の半導体層1上には、n型の導電型を有する第2の半導体層2が形成される。第1の半導体層1と第2の半導体層2とは平坦な界面を形成する。本実施例における第2の半導体層2は、n型の導電型を有するバッファ層21とn-型の導電型を有するnベース層22とを有する。第2の半導体層2上には、p型の導電型を有する第3の半導体層3が形成される。第3の半導体層3は、pベース層と換言しても良く、相対的に浅く形成された第1の領域31と相対的に深く形成された第2の領域32とを有する。第2の領域32の不純物濃度は、第1の領域31の不純物濃度と等しいか又はそれよりも高濃度になるように形成される。本実施例における第2の半導体層2と第1の領域31とは平坦な界面を形成し、第2の半導体層2と第2の領域32とは湾曲した界面を形成する。第3の半導体層3上には、n型の導電型を有する第4の半導体層4が形成される。第4の半導体層4は、エミッタ層と換言しても良く、第3の半導体層上に複数の島状に形成される。第4の半導体層4は、平面的に見て、ストライプ状、格子状、或いは環状になるように形成することができる。本実施例における第3の半導体層3と第4の半導体層4とは、平坦な界面を形成する。複数の第1のトレンチ5は、第4の半導体層4の表面図1における上面から第3の半導体層3と第4の半導体層4とを貫通し、その底面が第2の半導体層2に到達するように形成される。複数の第1のトレンチ5は、平面的に見て、ストライプ状、格子状、或いは環状になるように所定例えば5μmの間隔で形成される。第1のトレンチ5の内部には、第1のトレンチ5の内壁に沿って延伸する第1のゲート絶縁膜6と、第1のゲート絶縁膜6を介して第1のトレンチ5の内部を埋め込む第1のゲート電極7と、が形成される。第1のゲート絶縁膜6は、酸化シリコンからなり、第1のゲート電極7は、導電型不純物を含むポリシリコンからなる。第1の半導体層1の裏面図1における下面には、コレクタ電極8が形成される。コレクタ電極8は、第1の半導体層1に対して電気的に接続オーミックコンタクトを形成する。第4の半導体層4の表面図1における上面には、エミッタ電極9が形成される。エミッタ電極9は、第4の半導体層4に電気的に接続され、且つ、第1のゲート電極7と電気的に絶縁される。また、本実施例におけるエミッタ電極9は、第2の領域32において第3の半導体層3に電気的に接続される。本実施例における第1の領域31は、第1のトレンチ5に隣接するように形成され、第2の領域32は、第1の領域31を介して第1のトレンチ5から離間するように形成される。第1の領域31は、ゲートバイアス時にチャネルが形成される反転層に形成されれば良く、例えば複数の第1のトレンチ5が5μm間隔で形成されているとき、第1の領域31は1μm以下の幅図1における左右方向で形成される。第1の領域31の幅は、複数の隣り合う第1のトレンチ5同士の間隔の1/5以下であることが好ましい。また、第2の領域32の底面は、本実施例において第1のトレンチ5の底面よりも浅くなるように形成されるが、第1のトレンチ5の底面よりも深くなるように形成されても良い。IGBTは、nベース層とpベース層とエミッタ層とから構成される寄生バイポーラトランジスタを有する。半導体装置100は、pベース層に相当する第3の半導体層3に第2の領域32を設けることで、従来の半導体装置に比べ、上記寄生バイポーラトランジスタの電流利得が小さくなっている。そのため、半導体装置100は、負荷短絡時においてラッチアップを生じにくく破壊を防ぐことができ、負荷短絡耐量が改善される。変形例図3は、本発明の第1の実施例の変形例に係る半導体装置の構造断面図である。本変形例に係る半導体装置200は、第3の半導体層13が第1の領域131と第2の領域132とを有する点で半導体装置100と異なり、その他の点では半導体装置100と実質的に同一の構成を有する。本変形例において第2の領域132の幅は、隣り合う第1のトレンチ5同士の間隔と略等しくなるように形成される。そのため、第1の領域131は第2の領域132のうち最も浅い領域と定義されても良く、第2の半導体層2と第1の領域131とは少なくとも一部で湾曲した界面を形成する。本変形例に係る半導体装置200は、半導体装置100と同様の効果を有する。実施例2図4は、本発明の第2の実施例に係る半導体装置の構造断面図である。本実施例に係る半導体装置300は、第4の半導体層14が選択的に形成され、且つ、第2のトレンチ15と第2の絶縁膜16と第2のゲート電極17とを備える点で半導体装置100と異なり、その他の点では半導体装置100と実質的に同一の構成を有する。第4の半導体層14は、隣り合う第1のトレンチ5同士の間において、少なくとも第1の領域31上には形成され、第4の半導体層14が形成されない領域では第3の半導体層3が露出する。第2のトレンチ15は、第3の半導体層3の表面図1における上面から第3の半導体層3を貫通し、その底面が第2の半導体層2に到達するように形成される。第2のトレンチ15の内部には、第2のトレンチ15の内壁に沿って延伸する第2のゲート絶縁膜16と、第2のゲート絶縁膜16を介して第2のトレンチ15の内部を埋め込む第2のゲート電極17と、が形成される。第2のゲート電極17は、エミッタ電極9と電気的に絶縁される。第2のゲート絶縁膜16及び第2のゲート電極17は、第1のゲート絶縁膜6及び第1のゲート電極7と同一の材料で形成される。また、第2のトレンチ15は第4の半導体層14と隣接しないため、第2のゲート電極17にゲートバイアスが印加されても電子電流は流れないことから、第2のゲート電極17はダミーゲートと換言しても良い。負荷短絡時において半導体装置300は、半導体装置100と同様に負荷短絡耐量が改善される。また、図2の実線Bに示すように、半導体装置100実線Aに比べ、負荷短絡耐量とコレクタ-エミッタ間飽和電圧とのトレードオフがさらに改善される。以上の実施例で説明された構成、形状、大きさおよび配置関係については、本発明が理解実施できる程度に概略的に示したものにすぎない。従って本発明は、説明された実施例に限定されるものではなく、特許請求の範囲に示される技術的思想の範囲を逸脱しない限り様々な形態に変更することができる。例えば、本発明に係る半導体装置は、バッファ層21を備えるパンチスルー型のIGBTに限定されず、バッファ層21を備えないノンパンチスルー型のIGBTであっても良い。