バラクタデバイスを有するシステムであって、前記バラクタデバイスは、少なくとも1つのドライブ櫛型構造と、出力キャパシタンスを定義する少なくとも1つの出力バラクタ構造と、基準キャパシタンスを定義する少なくとも1つの基準バラクタ構造と、前記ドライブ櫛型構造、前記出力バラクタ構造、及び前記基準バラクタ構造と嵌合する少なくとも1つの可動トラス櫛型構造とを有し、前記可動トラス櫛型構造は、前記可動トラス櫛型構造と前記ドライブ櫛型構造との間に印加される出力バイアス電圧に基づき複数の嵌合位置の間で運動軸に沿って動くよう構成される、ギャップ閉塞アクチュエータバラクタと、前記基準バラクタ構造に電気的に結合され、前記出力バラクタ構造で目標キャパシタンスを提供する前記出力バイアス電圧を生成するために前記基準キャパシタンスに基づき入力バイアス電圧を選択的に変更するよう構成されるフィードバック回路とを有する、システム。前記フィードバック回路は、前記基準キャパシタンスに基づき基準電圧を生成するコンバータ素子と、前記基準電圧を設定点電圧と比較するコンパレータ素子と、入力バイアス電圧及び前記コンパレータ素子の比較出力に基づき前記出力バイアス電圧を生成する電圧調整素子とを有する、請求項1に記載のシステム。前記コンバータ素子は、前記入力バイアス電圧及び前記設定点電圧のうち少なくとも一方を生成する少なくとも1つのコントローラ素子を更に有する、請求項2に記載のシステム。前記コンパレータ素子は、前記設定点電圧と前記基準電圧とを比較し、該比較に基づき前記比較出力を生成するよう構成される電圧コンパレータ回路を有する、請求項2に記載のシステム。前記電圧コンパレータ回路は、前記基準電圧が前記設定点電圧よりも大きい場合は増分電圧を前記比較出力として出力し、前記電圧コンパレータ回路は、前記基準電圧が前記設定点電圧よりも小さい場合は接地電圧を前記比較出力として出力する、請求項5に記載のシステム。前記電圧調整素子は、第1の加算回路に結合される積算器回路を有し、該積算器回路は、調整電圧を生成するよう時間にわたって前記比較出力を合算するよう構成され、前記第1の加算回路は、前記調整電圧を前記入力バイアス電圧に加えることによって前記出力バイアス電圧を生成する、請求項4に記載のシステム。少なくとも1つのドライブ櫛型構造と、出力キャパシタンスを定義する少なくとも1つの出力バラクタ構造と、基準キャパシタンスを定義する少なくとも1つの基準バラクタ構造と、前記ドライブ櫛型構造、前記出力バラクタ構造、及び前記基準バラクタ構造と嵌合する少なくとも1つの可動トラス櫛型構造とを有し、前記可動トラス櫛型構造は、前記可動トラス櫛型構造と前記ドライブ櫛型構造との間に印加される出力バイアス電圧に基づき複数の嵌合位置の間で運動軸に沿って動くよう構成される、ギャップ閉塞アクチュエータバラクタの動作方法であって、前記ドライブ櫛型構造に入力バイアス電圧を供給するステップと、前記出力バラクタ構造で目標キャパシタンスを提供する前記出力バイアス電圧を生成するよう前記基準キャパシタンスに基づき前記入力バイアス電圧を選択的に変更するステップとを有するギャップ閉塞アクチュエータバラクタの動作方法。前記出力キャパシタンスの目標キャパシタンスに関連する入力バイアス電圧を用いて前記出力バイアス電圧の初期値として選択するステップと、前記出力バイアス電圧の前記初期値から得られる前記基準キャパシタンスの値に基づき基準電圧を得るステップと、前記基準電圧を前記目標キャパシタンスに関連する設定点電圧と比較するステップと、前記基準電圧と前記設定点電圧との間の差を小さくするよう前記比較に基づき前記出力バイアス電圧を調整するステップとを更に有する請求項7に記載のギャップ閉塞アクチュエータバラクタの動作方法。前記比較するステップは、前記設定点電圧を前記基準電圧と比較するステップと、前記基準電圧が前記設定点電圧よりも小さい場合は増分電圧を比較出力として出力するステップと、前記基準電圧が前記設定点電圧よりも大きい場合は接地電圧を前記比較出力として出力するステップとを更に有する、請求項7に記載のギャップ閉塞アクチュエータバラクタの動作方法。前記調整するステップは、次の調整電圧を生成するよう時間にわたって比較出力を合算するステップと、前記次の調整電圧と前記入力バイアス電圧との和を前記出力バイアス電圧として出力するステップとを更に有する、請求項7に記載のギャップ閉塞アクチュエータバラクタの動作方法。本発明の実施形態は、高精度MEMSバラクタ回路及びそのデバイスの製造方法を提供する。本発明の第1の実施形態では、バラクタデバイスを有するシステムが提供される。当該システムにおいて、前記バラクタデバイスは、ギャップ閉塞アクチュエータgapclosingactuatorGCAバラクタを有する。前記GCAバラクタは、少なくとも1つのドライブ櫛型構造と、出力キャパシタンスを定義する少なくとも1つの出力バラクタ構造と、基準キャパシタンスを定義する少なくとも1つの基準バラクタ構造と、前記ドライブ櫛型構造、前記出力バラクタ構造及び前記基準バラクタ構造と嵌合する少なくとも1つの可動トラス櫛型構造とを有する。前記GCAバラクタにおいて、前記トラス櫛型構造は、前記トラス櫛型構造と前記ドライブ櫛型構造との間に印加される出力バイアス電圧に基づき複数の嵌合位置の間で運動軸に沿って動くよう構成される。前記バラクタデバイスは、前記基準バラクタ構造に電気的に結合されるフィードバック回路を更に有する。前記フィードバック回路は、前記出力バラクタ構造で入力バイアス電圧に関連する目標キャパシタンスを提供する前記出力バイアス電圧を生成するために前記基準キャパシタンスに基づき入力バイアス電圧を変更するよう構成される。本発明の第2の実施形態では、ギャップ閉塞アクチュエータGCAバラクタの動作方法が提供される。前記GCAバラクタは、少なくとも1つのドライブ櫛型構造と、出力キャパシタンスを定義する少なくとも1つの出力バラクタ構造と、基準キャパシタンスを定義する少なくとも1つの基準バラクタ構造と、前記ドライブ櫛型構造、前記出力バラクタ構造及び前記基準バラクタ構造と嵌合する少なくとも1つの可動トラス櫛型構造とを有する。前記GCAバラクタにおいて、前記トラス櫛型構造は、前記トラス櫛型構造と前記ドライブ櫛型構造との間に印加される出力バイアス電圧に基づき複数の嵌合位置の間で運動軸に沿って動くよう構成される。当該動作方法は、前記ドライブ櫛型構造に入力バイアス電圧を供給するステップと、前記出力バラクタ構造で前記入力バイアス電圧に関連する目標キャパシタンスを提供する前記出力バイアス電圧を生成するよう前記基準キャパシタンスに基づき前記入力バイアス電圧を選択的に変更するステップとを有する。本発明は、添付の図面を参照して記載される。全ての図を通して、同じ参照符号は、類似の又は同等の要素を表すために使用される。図は実寸通りに描かれておらず、それらは単に本発明を説明するために与えられている。本発明の幾つかの態様が、以下で、説明のための実例応用を参照して記載される。多くの具体的な詳細、関係、及び方法は、本発明の十分な理解を提供するために示されていることが理解されるべきである。なお、当業者には容易に理解され得るように、本発明は、具体的な詳細の1又はそれ以上によらずに、又は他の方法によって、実施されてよい。他の例において、従来の構造又は動作は、本発明を不明りょうにしないように詳細には示されない。本発明は、表されている動作又は事象の順序によって制限されず、幾つかの動作は、異なる順序において、及び/又は他の動作若しくは事象と同時に、起こってよい。更に、全ての表されている動作又は事象が本発明に従う手法を実施するために必要とされるとは限らない。上述されたように、バラクタは、携帯機器のための可聴フィルタ回路を含む様々な用途において使用される。一般に、携帯機器の主たる懸念事項はサイズ及び電力使用である。従って、サイズ及び所要電力を低減するために、集積回路IC及び/又はMEMS技術によりバラクタデバイスを製造することが提案されてきた。しかし、そのようなアプローチは、概して、比較的複雑なデバイスをもたらす。例えば、ICに基づくバラクタの場合には、それらは比較的狭い範囲のキャパシタンス値にわたってしか調整され得ない。従って、幾つかの用途例えば、数100MHzの範囲にわたって調整可能な可調フィルタ回路のために有用なキャパシタンス範囲を提供するよう、多数のキャパシタ及びそれらのキャパシタの間を選択するための回路が通常は必要とされる。結果として、ICに基づくフィルタは、比較的大きく且つ複雑な設計を有する。従来のMEMSに基づくバラクタの場合には、MEMSキャパシタは、調整可能なキャパシタンスをバラクタに提供するために使用されてよく、必要とされるキャパシタの個数を制限する。しかし、そのようなデバイスは、通常、製造するのが複雑である。例えば、基本的なMEMSに基づくフィルタバンクは少なくとも3つのデバイスレベルを必要とする:1バラクタを形成するMEMSレベル、2あらゆる必要なインダクタを形成する厚い金属レベル、及び3信号を方向付けるためのインターコネクト及びスイッチを提供するICデバイスレベル。更に、従来のMEMSに基づくバラクタは、概して、他のタイプのデバイスとは有意に異なった形状を有し、同じ構造で両方のタイプのデバイスを形成するためにはより複雑な工程及び設計を必要とする。これは、一般的に、製造技術におけるプロセスマージンをより小さくし、全体的な開発及び製造コストを増大させる。そのような従来のバラクタデバイスの制限を鑑み、本発明の一態様は、MEMS水平型ギャップ閉塞アクチュエータGCAデバイスを用いるMEMSに基づくバラクタを提供することである。MEMSデバイスに関連してここで用いられるように、語水平型GCAデバイスは、MEMSデバイスにおける構成要素の作動及び相互作用が支持基板に平行な方向に制限されるMEMSデバイスに言及する。すなわち、水平型GCAデバイスの作動は実質的に横方向の動きをもたらす。結果として、そのようなMEMSデバイスは、一般的に従来のIC又はMEMSバラクタに必要とされる多数のマスク>2よりむしろ、1又はそれ以上の2のマスクにより製造され得る。これは、MEMSバラクタデバイスの設計及び製造のための全体的な複雑性を低減する。そのような水平型GCAデバイスの動作及び製造は、以下で、図1、2及び3A~3Cに関して記載される。図1は、本発明の実施形態に従うMEMS水平型GCAバラクタのドライブ部100を示す。ドライブ部100は、固定位置を有し且つ長手方向軸103に沿って延在するドライブ櫛型構造102を有する。ドライブ部100は、実質的に軸103と平行に延在し且つ実質的にドライブ櫛型構造102の軸103と平行な運動軸105に沿ったX方向に沿って伸縮自在に動くことができるトラス櫛型構造104を更に有する。例えば、図1に示されるように、トラス櫛型構造104は、固定端112に接続された少なくとも1つの復元又は弾性部材110を有し又はそれに取り付けられてよい。弾性部材110は、外力が印加されていない場合に、トラス櫛型構造104の部分を元の状態に戻す。ドライブ櫛型構造102は、それからトラス櫛型構造104に向かって延在する1又はそれ以上のドライブフィンガ106を有することができる。同様に、トラス櫛型構造104は、それからドライブ櫛型構造102に向かって延在する1又はそれ以上のトラスフィンガ108を有することができる。図1に示されるように、ドライブ櫛型構造102及びトラス櫛型構造104は交互に嵌合しているように位置付けられ得る。櫛型構造に関して本願において使用される語嵌合interdigitatingは、櫛型構造を、該櫛型構造から延在するフィンガが少なくとも部分的に重なり合い且つ実質的に平行であるように配置することに言及する。図1に示される実施形態では、フィンガ106及び108は夫々、幅a及び高さbと、重なりlとを有する。複数組のフィンガを有する櫛型構造は同じ寸法関係幅、高さ、及び重なりを有するよう構成され得るが、本発明はこの点に制限されず、寸法関係は単一のGCA内でさえ様々であってよい。更に、図1に示される部分及び図1に示される寸法関係は、ドライブ部100の導電部分のみである。当業者には明らかであるように、櫛型構造は、図1に示される導電部分のための構造支持を提供するようZ方向において延在する非導体又は半導体部材を有する構造部分を更に有することができる。そのような構造は、以下で、図3に関してより十分に記載される。図1に示されるドライブ部100は、隣接する嵌合フィンガの間の静電気引力の原理において動作する。すなわち、トラス櫛型構造104の動きは、ドライブ櫛型構造102とトラス櫛型構造104との間に電圧差を生じさせることによって、生成され得る。デバイス100の場合には、櫛型構造102及び104で印加される電圧は夫々、フィンガ106及び108においても見られる。結果として得られる電圧差は、フィンガ106とフィンガ108との間の引力を発生させる。フィンガ106とフィンガ108との間に発生した静電気力がトラス櫛型構造104に作用する他の力例えば、弾性部材110のバネ定数に打ち勝つほど十分に大きい場合に、静電気力は、運動軸105の中の第1の嵌合位置ゼロ電圧差での静止位置及び第2の嵌合位置非ゼロ電圧差での位置の間でトラス櫛型構造104の動きを引き起こす。電圧差が零に低減されると、弾性部材110はトラス櫛型構造104の位置を第1の嵌合位置に戻す。図1に示されるように、トラス櫛型構造104における夫々のフィンガ108は、ドライブ櫛型構造102の2つのフィンガ106の間に配置され得る。然るに、静電気力は、電圧差が櫛型構造102及び104の間で生じる場合に、フィンガ108の両側で生成される。従って、電圧差に応答してただ1つの方向におけるトラス櫛型構造104の運動を確かにするよう、フィンガ108は、X軸に沿った第1の方向における静電気力がX軸における反対方向での静電気力よりも大きいように、フィンガ106に対して位置付けられる。これは、X軸に沿った第1の方向におけるフィンガ間隔x0と、X軸に沿った反対方向におけるフィンガ間隔y0とを、電圧差がゼロである場合に異なるように設定することによって、達成される。静電気力の大きさはフィンガ間の距離に反比例するので、トラス櫛型構造104の動きは、x0及びy0のうち小さい方に関連する方向にある。以下で記載される本発明の実施例では、x0は、x0及びy0のうち小さい方を特定するために使用される。図1に表されるドライブ部100は、ドライブ櫛型構造102とトラス櫛型構造104との間の電圧差を調整することによって正確に制御され得るGCAバラクタにおける水平動作のための制御メカニズムを提供する。これは、電圧範囲にわたって連続的に電圧を調整することによって嵌合位置の範囲にわたる連続的な調整を可能にする。上記のドライブ部はありとあらゆるデバイスに結合されてよいが、様々なタイプのデバイスにそのようなドライブ部を用いることは、製造ロバスト性及びデバイス信頼性における部分的な改善しか提供しない。一般に、MEMSデバイス及び他のタイプのデバイスを製造するために使用されるIC製造技術のロバスト性は、夫々の層における様々な特性タイプ及び寸法の偏差を低減することによって、高められる。本発明の様々な実施形態はこの特徴を利用する。特に、本発明の他の態様は、図2において以下で示されるように、櫛型構造に基づくバラクタ部に関連して櫛型構造ドライブ部を使用することである。図2は、本発明の実施形態に従う例となるMEMSバラクタ200の上面図を示す。図2に示されるように、バラクタ200は、図1に関連して上述されたドライブ部100と同様のドライブ部201を有する。すなわち、ドライブ部201は、ドライブ櫛型構造202a及び202b集合的に202、トラス櫛型構造204、ドライブフィンガ206、並びにトラスフィンガ208を有する。トラス櫛型構造204は、固定端212a及び212b集合的に212を備える弾性部210を有する。図2に示される実施例では、弾性部210は、トラス櫛型構造204を固定端212に機械的に結合する弾性又は可塑性リード構造211を有する。従って、リーフスプリング構造は、トラス櫛型構造の2つの端部において有効に形成される。動作において、力がフィンガ206及び208の間に電圧差を発生させることによってトラス櫛型構造204に働く場合に、リード構造211は、トラス櫛型構造が第1の嵌合位置から少なくとも第2の嵌合位置へ運動軸205に沿って動くことを可能にするよう変形する。力がもはや働かない場合、リード構造211は、トラス櫛型構造204の位置を第1の嵌合位置に戻すよう復元力を加える。構成要素202~212の動作及び構成は、実質的に、図1における構成要素102~112のそれと同じである。従って、図1における議論は、図2における構成要素202~212の動作及び構成を説明するのに十分である。上述されたように、ドライブ部201に加えて、バラクタ200は、図2に示されるように、可変キャパシタ又はバラクタ部214を更に有する。バラクタ214は、固定位置を有する入力/出力櫛型構造216a及び216b集合的に216を有する。入力/出力櫛型構造216は、それらから延在する1又はそれ以上の検知フィンガ218を更に有することができる。バラクタ200のバラクタ部214内で、トラス櫛型構造204は、それから延在し且つ検知フィンガ218と嵌合する1又はそれ以上の更なるトラスフィンガ220を更に有することができる。従って、トラス櫛型構造204は、ドライブフィンガ206及び検知フィンガ218の両方とフィンガ208及びフィンガ220を介して嵌合する。結果として、トラス櫛型構造204は、ドライブ部201及びバラクタ部214を結合し、それら両方の一部である。図2に示される実施形態では、フィンガ206、208、218及び220は、同じように寸法決めされ且つ同量の重なりを有するよう示されている。しかし、本発明はこの点に制限されず、寸法関係はドライブ部201及びバラクタ部214において異なってよい。更に、寸法関係は、また、バラクタ部214内で様々であってよい。更に、図1に関して上述されたように、櫛型構造202、204及び216は、導電部と、導電部のための構造支持を提供するよう非導体又は半導体部材を有する構造部とを更に有することができる。それらの部分の間の関係は、以下で、図3に関してより詳細に記載される。上述されたように、バラクタ200は、可変キャパシタ又はバラクタとしての機能を提供するよう構成される。特に、トラス櫛型構造204は、フィンガ218によって提供される第1のキャパシタ板と、フィンガ220によって提供される第2のキャパシタ板との間のギャップの調整に基づき、調整可能なキャパシタンスを提供するよう構成される。従って、バラクタ200は、COUT1のキャパシタンスを有する櫛型構造216aとトラス櫛型構造204との間の第1の調整可能なキャパシタ又はバラクタと、COUT2のキャパシタンスを有する櫛型構造216bとトラス櫛型構造204との間の第2の調整可能なキャパシタ又はバラクタとを形成する。本発明の様々な実施形態において、それらの第1及び第2のバラクタは、別個に又は組み合わせて使用され得る。組み合わせて、それらのバラクタは、直列に又は並列にキャパシタンスを提供するよう接続され得る。例えば、直列キャパシタンスを提供するよう、キャパシタンスは、櫛型構造216a及び216bの間で測定され得る。対照的に並列キャパシタンスを提供するよう、キャパシタンスは、フィンガ220に電気的に結合される場合に櫛型構造216a、216bと固定端212aとの間で測定され得る。本発明の幾つかの実施形態において、切れ目224は、フィンガ220をフィンガ208から分離させるよう設けられる。上述されたように、切れ目224は、バラクタ214とドライブ部201との間のあらゆる干渉を低減するよう例えば、フィンガ208及び220の間に蓄えられる電荷がフィンガ206及び208の間の電圧差に影響を及ぼすこと、又はその逆のことが起こることを防ぐよう設けられ得る。しかし、固定端212a及び212bが両方とも接地に結合される場合には、ドライブ部201とバラクタ部214との間の分離は、そのような切れ目224を必要とすることなしに、保たれる。バラクタ200は次のように動作する。回路図示せず。は、櫛型構造216a、216b及び必要に応じて、上述されたように固定端212aに結合される。COUT1及びCOUT2でのキャパシタンスの大きさを増大させるよう、電圧差VBIASは、フィンガ206及び208の間で静電気引力を発生させるようフィンガ206及び208の間に生じる。例えば、VBIASは、トラス櫛型構造204の動き、及び結果としてフィンガ218に向かうフィンガ220の動きを生じさせて、フィンガ218及び220の間の間隔x0_CAPを小さくするようフィンガ206及び208の間に十分な静電気引力を引き起こすために、フィンガ208に電気的に結合される固定端212b及びドライブ櫛型構造202に印加される。結果として、キャパシタ板の間の間隔の変化は、COUT1及びCOUT2の両方について異なったキャパシタンス値をもたらす。従って、キャパシタンスを増大させるよう、VBIASは、運動軸205に沿ってトラス櫛型構造204の動きを引き起こすために少なくともリード構造211の復元力よりも大きい静電気力を発生させるよう選択される。その後、キャパシタンスを低減させるよう、VBIASは、静電気力がリード構造211によって加えられる復元力よりも小さいように、小さくされる。次いで、復元力は、トラス櫛型構造204に作用して、フィンガ218からのフィンガ220間のギャップを増大させ、キャパシタンスを下げる。図2の構造は、様々なIC及び/又はMEMS製造技術により製造され得る。これは、図3A~3Cにおいて表される。図3A~3Cは、本発明の様々な実施形態に従う製造工程の様々なステップの間の図2における切断線3-3を通るデバイス200の部分断面図を示す。バラクタ200の製造は、図2における構造を形成するために使用される様々な層の形成から始まる。図3Aに示されるように、これは、少なくとも1つのベース層302と、ベース層302の上に形成される少なくとも1つのリリース層304と、リリース層304の上に形成される少なくとも1つの構造層306と、構造層306の上に生成される下側導電層308及び上側導電層309とを有する。上側導電層309は、1又はそれ以上の金属層を有してよい。下側導電層308は、上側導電層309と構造層306との間の密着性を改善するよう、1又はそれ以上の接着層を有してよい。しかし、幾つかの実施形態において、下側導電層308は省略され得る。層304~309の材料は、形成される層のタイプ及び組成に依存して、熱酸化、物理的/化学的析出、スパッタリング、及び/又は電気メッキ工程を含む様々な方法において、ベース層302の上に形成され得る。本発明の様々な実施形態において、構造層306の組成は、それが非導電性であるように、選択される。更に、リリース層304の組成は、それが、少なくとも1つの除去工程を用いてベース層302、構造層306及び導電層308、309に対して選択的に可撤性であるように、選択される。例えば、本発明の幾つかの実施形態において、層302~306は、SOIsilicononinsulatorSOI基板を用いることによって設けられる。そのような基板において、2つのシリコン層の間に挟まれた層を有する酸化ケイ素は、シリコンを含むベース層302及び構造層306の間のリリース層304を提供する。当業者には明らかなように、様々なタイプのエッチング工程が、シリコンを含む材料を実質的に除去することなく酸化ケイ素を含む材料を除去するために容易に適用可能である。しかし、本発明はSOI基板に制限されない。本発明の他の実施形態では、リリース層304及び構造層306は、ベース層302を提供するシリコン基板上に形成される。更なる他の実施形態では、ノンシリコンを含む材料が層302~306を形成するために使用される。層302~309が形成されると、デバイス200のための構造の形成が始まってよい。一般に、デバイス200のための図3Bに示される構造は、導電層308及び309、構造層306、並びにリリース層304にボイドvoidsを作ることによって形成される。このステップは、様々な方法において実施され得る。例えば、図3Bに示されるように、マスキング層310が、デバイス200における構造に従うマスクパターンを有して層309の上に形成され得る。例えば、図3Bに示されるマスキング層310の部分は、リード構造211、固定端212a、フィンガ218、及びフィンガ220の部分のためのマスクパターンを示す。マスクパターンがマスキング層310において形成されると、様々なドライ及び/又はウェットエッチング工程が、マスクパターンを導電層308、309及び構造層306に移すために使用される。図3Bに示される例となるマスクパターンは、同じパターンが導電層308、309及び構造層306の両方に移されることを提供するが、本発明の様々な実施形態はこの点に制限されない。本発明の幾つかの実施形態において、2つのマスキングステップが実行される。例えば、第1のマスクパターンは、導電層308をエッチングするために提供され得る。その後、第2のマスクパターンは、構造層306をエッチングするために提供される。マスキングパターンが構造層306に移されると、リリース層304の部分は、トラス櫛型構造204の少なくとも幾つかの部分を離すよう除去される。これは、等方性の選択的な除去工程をデバイス200に提供することによって達成され得る。等方性の工程は、リリース層304の露出部分を除去するのみならず、構造層306における開口の近くで構造層306の真下のリリース層304の部分も除去するすなわち、かかる構造の下を切り取るすなわち、ボイドを作る。構造層306における造作の側方寸法が十分に小さい例えば、図3A~3Cに示されるリード構造211、フィンガ218及びフィンガ220を下回る場合に、そのような造作の真下のリリース層304の全ての部分は除去される。よって、この工程は、そのような造作から独立し又は離されたままである。次いで、それらの造作は、他の層における接続を介してデバイス200の他の部分にのみ接続されたままである。例えば、図3Cに示されるように、リード構造211、フィンガ218及びフィンガ220に関連する構造206の部分の真下のリリース層304の部分は、除去される。未だそれらの造作は、図2に示されるように、構造層306及び/又は導電層308の他の部分を介してデバイス200に取り付けられている。1つの例となる構成において、そのような構造は、SOI基板及びフッ化水素HF酸に基づくエッチングを用いることによって実現され得る。第1に、エッチング工程は、図3Bに示されるボイドを形成するために使用される。その後、HC酸に基づくエッチング工程は、酸化ケイ素を含む層の部分を選択的に除去又は切除して、デバイス200の選択された造作の真下にボイドを形成し、図3Cに示される構造をもたらすよう使用される。本発明の様々な実施形態は、上記の例となる製造工程に制限されない。例えば、本発明の幾つかの実施形態において、原子層エピタキシャルALE工程が、構造層306のエッチング及びリリース層304の除去の後に導電層308、309を形成するために使用される。かかる実施形態では、ALE工程の使用は、導電層の配置及び厚さの正確な制御を可能にする。結果として、デバイス制御は、水平型GCAデバイスの動作部分がより高い精度を有して構成され得るので、改善され得る。図3A~3Cにおいて上述されたプロセスフローは図2において表されるバラクタを形成するために使用され得るが、このプロセスフロー及び同様のプロセスフローの1つの制限は、そのようなデバイスを製造して正確に所望の寸法に合わせることが困難でありうる点である。特に、上記の処理ステップの幾つかは、ドライブ櫛型構造202、入力/出力櫛型構造216、及び可動トラス204の寸法において誤差を生じさせうる。例えば、様々なマスキング及びエッチングステップは、フィンガ206、208、218及び220の寸法において偏差を生じさせうる。特に、上記のHFエッチング工程のようなエッチングステップは、一般に制御するのが困難であり、結果として得られる造形のオーバーエッチングを生じさせうる。結果として、そのようなステップは、また、キャパシタ板の面積すなわち、フィンガ206、208、218、220の高さH及び長さ図示せず。、フィンガ206、208、218、220の幅例えば、W1及びW2、フィンガ206及び208の間並びにフィンガ218及び220の間の間隔SPの変動をも生じさせうる。結果として、COUT1及びCOUT2の値は、同じVBIASについてデバイスごとに有意に異なりうる。そのような変動は、一般に、ほとんどのタイプのバラクタデバイスにつきものである。すなわち、如何なるタイプのバラクタデバイスの製造も、一般に、デバイスの寸法の何らかの変動を導入する。結果として、概して、正確にキャパシタンス値を提供するバラクタデバイスを提供することは困難である。1つの解決法は、そのようなデバイスを較正することである。このように、目標キャパシタンス値のためのVBIASの適切な値は、使用の前に決定され得る。しかし、そのような解決法は、概して、バラクタデバイスを設置し使用するのに必要とされる追加の手順を生じさせる。例えば、デバイスを利用するシステムは、また、設置されるバラクタデバイスの変動を考慮するよう較正又は調整される必要がある。他の解決法は、使用中にキャパシタンス値をモニタして、使用中に調整を提供することである。しかし、そのような構成は、キャパシタの電荷の少なくとも一部が検知デバイスに向けられることを生じさせる。結果として、バラクタの有効キャパシタンスは、かかるモニタリングの間に変更され、先と同じくキャパシタンス誤差を生じさせる。更なる他の解決法では、第2の別個のモニタリング用キャパシタが、回路の第1のアクティブキャパシタの挙動を推定するために使用されてよい。しかし、そのような構成も、概して、誤差をもたらす。特に、モニタリング用のアクティブキャパシタは別個に製造されるので、そのモニタリング用キャパシタは、アクティブキャパシタの結果として得られる構造を正確に反映しないことがある。更に、配線及び接触抵抗の変動は、異なった入力信号がモニタリング用キャパシタに供給されることを生じさせうる。よって、モニタリング用キャパシタの動作及び結果として得られる挙動は、アクティブキャパシタの動作及び挙動を正確には反映しないことがある。図2の構造及び他の従来のバラクタデバイスの制限を鑑み、本発明の他の態様は、図2に示されるGCAバラクタデバイスをフィードバック回路と組み合わせることによって、高精度のバラクタデバイスを製造することを提供する。特に、単一のGCAバラクタデバイスの異なった櫛型構造は、出力バラクタ部及び基準バラクタ部を提供するために使用される。動作において、フィードバック回路は、基準バラクタ部をモニタして、GVAバラクタデバイスへ供給されるVBIASの値を調整するために使用されてよい。そのような構成は、以下で、図4において表される。図4は、本発明の実施形態に従うMEMSバラクタデバイス400の略図を示す。図4に示されるように、デバイス400は、フィードバック回路404に結合されたGCAバラクタ200を有する。本発明の幾つかの実施形態において、GCAバラクタ200及びフィードバック回路404は、図4に示されるように、同じ支持構造体406の上に形成されてよい。例えば、支持構造体406は基板であってよく、GCAバラクタ200及びフィードバック回路404はその上に様々なIC及びMEMS製造技術により形成され得る。他の例では、GCAバラクタ200及びフィードバック回路404は、異なった支持構造体の上に形成され、その後に従来の方法を用いて結合されてよい。かかる従来の方法には、SiPsysteminapackage及び/又はPCBprintedcircuitboard製造法がある。しかし、本発明はこの点に制限されず、GCAバラクタ200及びフィードバック回路404は、他の方法により結合され、あるいは、別個の相互接続される構造体において形成および使用されてよい。GCAバラクタ200は、図2において上述されたGCAと同じように構成される。すなわち、GCAバラクタ200は、図2と同じドライブ部201を有する。然るに、図2に関して先に与えられた説明は、図4における構成要素202a、202b、204、206、207、208、210、211、212a及び212bの構造及び動作を説明するのに十分である。ドライブ部201に加えて、GCAバラクタ200は、図2と同じバラクタ部214を更に有する。然るに、図2に関して先に与えられた説明は、図4における構成要素216a、216b、218及び220の構造及び動作を説明するのに十分である。図2において上述されたように、GCAバラクタ200は、第1及び第2の可変キャパシタ又はバラクタCOUT1及びCOUT2を提供する。図4において表される実施形態では、COUT2は、COUT1をモニタして正確に調整するための基準バラクタとして使用されてよい。そのような構成は、少なくとも2つの理由のために、従来の方法と比較して、COUT1のキャパシタンス値を推定することに関して、より正確である。第1に、COUT1及びCOUT2のキャパシタンス値は同じ作動により変化する。すなわち、バイアス信号の一部又はバイアス信号に関する異なる信号を用いて基準バラクタのキャパシタンスを調整することに代えて、同じ信号が、独立して且つ同時に出力バラクタ及び基準バラクタの両方を調整する。例えば、図4において、ドライブ部201に加えられるバイアス電圧は、可動トラス204の動きを引き起こす。この動きは、COUT1及びCOUT2の両方のキャパシタンスを変化させる。結果として、通常は配線の違いによって引き起こされる基準バラクタ及び出力バラクタの間のあらゆる変動が、有効に推定される。更に、COUT1の電気的な動作は、COUT2の電気的な動作によって有意に影響を及ぼされない。第2に、櫛型構造216a及び216b並びに可動トラス204は同じデバイスにおいて同時に製造されるので、基準バラクタにおけるプロセスバイアスにより引き起こされる変動は実質的に低減される。特に、大域的な製造変動は、基準バラクタ及び出力バラクタが同じデバイスの一部であるために、無関係である。更に、それらの構造は同じ工程の間に並行して形成されるので、局所的な製造変動も有意に低減される。然るに、COUT2によって提供されるキャパシタンス値は、概して、COUT1によって提供されるキャパシタンス値を実質的に追跡する。結果として、COUT2は、COUT1で目標の出力キャパシタンスを提供するのに必要とされるバイアス電圧における何らかの調整を正確に決定するためにモニタされて使用され得る。このために、デバイス400は、選択されるVBIASに関連してCOUT1で目標とされる出力キャパシタンスを提供するようVBIAS′を提供するために、COUT2をモニタしてVBIASを変更するフィードバック回路404を設ける。動作において、電圧源418は、ドライブ部201と、可動トラス204の動きを引き起こすと期待される固定端212bとに電圧VBIASを供給し最初に、フィードバック回路404はVBIASを変更せず、よって、VBIAS=VBIAS′である。、特定の出力キャパシタンス値がCOUT1で供給されるようにする。電圧源418はここで表されている実施例ではバッテリとして表されているが、本発明はこの点に制限されない。本発明の様々な実施形態において、電圧源418は、フィードバック回路404又は別個のコントローラ回路のような基板406上の1又はそれ以上の構成要素からの、又は他の場所に位置付けられた1又はそれ以上の構成要素からの制御信号を受け取る可変電圧源であってよい。次いで、フィードバック回路404は、COUT2でのキャパシタンスに基づきVBIASのための電圧調整量を決定する。すなわち、フィードバック回路404は、VBIASに関連する目標COUT2キャパシタンスを提供するようCOUT2でのキャパシタンスに必要な電圧調整量を決定する。次いで、フィードバック回路404は、電圧VBIAS′を得るよう電圧調整量によってVBIASを調整する。VBIAS′は、可動トラス204の位置をVBIASだけによって提供される位置を超えて調整するよう、ドライブ部201へ供給される。結果として、COUT1及びCOUT2でのキャパシタンス値は調整される。次いで、処理は、COUT2が、選択されるVBIASのためのCOUT1の目標キャパシタンス値に対応するCOUT2の目標キャパシタンス値に対応するキャパシタンス値になるまで、繰り返されてよい。本発明の様々な実施形態において、フィードバック回路404は、アナログ回路素子、デジタル回路素子、又はそれらの組み合わせにより構成されてよい。然るに、当業者には明らかなように、フィードバック回路404は様々な方法において実施されてよい。例えば、本発明の幾つかの実施形態において、フィードバック回路404は、VBIAS及びCOUT2のキャパシタンス値を受け入れ、COUT2のキャパシタンス値を目標COUT1に関連する値へと調整するためのVBIAS′を自動的に計算し又は調べるデジタルコントローラ回路であってよい。他の例では、フィードバック回路404は、もっぱらアナログの回路を用いて製造されてよい。1つのそのような構成は、以下で、図6~10に関してより詳細に記載される。幾つかの例において、COUT1を提供する櫛型構造216aと可動トラス204との組み合わせによって提供されるよりも大きいキャパシタンスが必要とされることがある。1つの解決法は、COUT1のキャパシタンス値を増大させるようフィンガの数を増やすことである。そのような解決法は、GCAバラクタ200によって占有される面積を増大させることなくCOUT1のキャパシタンスを増大させることができるが、最大キャパシタンスは製造公差によって制限される。すなわち、如何なるMEMS製造工程においても、達成可能な最大ライン幅及びライン間隔が存在する。しかし、そのような最大ライン幅及び間隔は、結果として得られる構造がそれら自体を支持するには薄すぎる又は脆弱すぎるので、望ましくない。然るに、更なる数のフィンガを収容するようGCAバラクタによって占有される面積を増大させることが必要となる。そのような解決法は、また、COUT1のキャパシタンス値を増大させるが、この解決法は、COUT2を提供する櫛型構造216bと可動トラス204との組み合わせのための面積の増大ももたらす。結果として、基板の表面積の多くが、大きいキャパシタンス値を提供するのに必要とされないキャパシタ構造において無駄にされうる。上記を鑑み、本発明の幾つかの実施形態は、MEMSバラクタデバイスのための代替構成を提供する。そのような代替構成は図5に表される。図5は、本発明の実施形態に従う他のMEMSバラクタデバイス500の略図を示す。図4のデバイスと同様に、デバイス500も、同じ支持構造体406の上に任意に形成され得るGCAバラクタ502及びフィードバック回路404を有する。図5に示されるように、バラクタ502も、図2において上述されたGCAバラクタと同様に構成される。すなわち、GCAバラクタ502も、図2と同じドライブ部201を有する。然るに、図2に関して先に与えられた説明は、図5における構成要素202a、202b、204、206、207、208、210、211、212a及び212bの構造及び動作を説明するのに十分である。GCAバラクタ502は、図5に示されるように、COUT1及びCOUT2の並列結合により出力キャパシタンスCOUTを提供する第1のバラクタ部214を更に有する。この第1のバラクタ部214は、図2のバラクタ部と同じである。然るに、図2に関して先に与えられた説明は、図5における構成要素216a、216b、218及び220の構造及び動作を説明するのに十分である。然るに、比較的大きい出力キャパシタンス値が、櫛型構造216a及び可動トラス204によって形成されるバラクタと、櫛型構造216b及び可動トラス204によって形成されるバラクタとを並列に結合することによって、提供される。なお、ドライブ部201及び第1のバラクタ部214に加えて、GCAバラクタ502は、図5に示されるように、基準キャパシタンスCREFを提供する第2のバラクタ部514を更に有する。第2のバラクタ部514も、図2のバラクタ部と同様に構成される。然るに、図2のバラクタ部に関して先に与えられた説明は、図5における構成要素516a、516b、518及び520の構造及び動作を説明するにも十分である。図5において、第1のバラクタ部214及び第2のバラクタ部514は、同じように構成されるように示されている。すなわち、第1のバラクタ部214及び第2のバラクタ部514は、同数のフィンガを有し且つそれらのフィンガの寸法が同じであるように示されている。しかし、本発明はこの点に制限されない。本発明の幾つかの実施形態において、フィンガ及び間隔の寸法は、バラクタ部514と比較して、バラクタ部214に関して異なってよい。従って、第1のバラクタ部214及び第2のバラクタ部514は、本発明の他の実施形態では、異なるキャパシタンス値を提供することができる。そのような構成は、比較的大きいキャパシタンスを提供しながら比較的小さい面積を占有する高精度のGCAバラクタを提供するのに有用でありうる。例えば、第1のバラクタ部214は、比較的高いキャパシタンスを提供するために多数のフィンガ218、220を有するよう構成されてよい。対照的に、第2のバラクタ部514は、比較的より引くキャパシタンスを提供するために、バラクタ部214と比較して、より少ない数のフィンガ518、520を有するよう構成されてよい。更に、基準キャパシタンス値は、図5に示されるように、櫛型構造516a及び可動トラス204によって形成されるバラクタと、櫛型構造516b及び可動トラス204によって形成されるバラクタとを並列に結合することによって、提供され得る。これは、第2のバラクタ部514に必要とされる面積が更に低減されることを可能にする。結果として、バラクタ構造に関連するGCAバラクタ502の面積の大部分は、GCAバラクタ502の出力キャパシタンスを提供するバラクタ構造によって占有され得る。GCAバラクタ502は次のように動作する。第1のバラクタ部214及び第2のバラクタ部514の両方によって提供されるキャパシタンスの大きさを増大させるよう、電圧差VBIASが、フィンガ206及び208の間に静電気引力を発生させるよう、それらのフィンガの間で生成される。例えば、図5に示されるように、VBIAS′が、運動軸205に沿ってトラス櫛型構造204の動きを引き起こしてx0_DRVを低減するようフィンガ206及び208の間に十分な静電気引力を引き起こすために、ドライブ櫛型構造202及びフィンガ208に電気的に結合される固定端212bに印加される。トラス櫛型構造204の動きは、結果として、フィンガ218に向かうフィンガ220及びフィンガ518に向かうフィンガ520の同時の動きを引き起こす。結果として、フィンガ218及び220の間の間隔x0_CAP_Aは低減され、フィンガ518及び520の間の間隔x0_CAP_Bも低減される。結果として、それらの間隔の低減は、バラクタ部214及び514におけるキャパシタ板の間の間隔も低減し、バラクタ部214及び514によって提供されるキャパシタンス値の変化をもたらす。上述されたように、バラクタ部514は、図4に関して上述されたように、フィードバック回路404を用いてバラクタ部214の出力キャパシタンスをモニタし正確に調整する基準バラクタとして使用されてよい。然るに、図4のデバイスに関して先に与えられた説明は、フィードバック回路404の構造及び動作を説明するにも十分である。上述されたように、図4及び5のフィードバック回路404は、VBIASに関連する目標出力キャパシタンス値をもたらすVBIAS′を提供するために、バイアス源418によって供給されるバイアス電圧VBIASを変更するために使用される。なお、上述されたように、図4及び5のフィードバック回路404は、様々な方法において実施されてよい。例えば、1つの例となる実施は、以下で、図6に関して記載される。図6は、本発明の実施形態に従うMEMSバラクタデバイスにおけるフィードバック回路404のための1つの例となる構成の詳細な概略図を示す。フィードバック回路404の構成は、変換ステップを実行するコンバータ素子620、比較ステップを実行するコンパレータ素子622、及び電圧調整ステップを実行する電圧調整素子624を有する。フィードバック回路404は、コントローラ素子626を更に有してよい。様々なブロックが図6に示されているが、当業者には容易に認識され得るように、図6に示されるブロックのいずれが組み合わされてもよい。図6における例となるフィードバック回路404は、次のように動作する。第1に、CREFが、図7及び8に関して以下で記載されるように、コンバータ素子620により電圧VREFに変換される。第2に、VREFは、コンパレータ素子622により設定点電圧VSPと比較される。そのような構成において、コントローラ素子626は、VBIASを受け取り、計算又はルックアップ方法を用いてVSPを自動的に決定することができる。なお、本発明の様々な実施形態はこの点に制限されず、VSPはフィードバック回路404の外部の回路によって供給されてもよい。この比較に基づき、コンパレータ素子622は、0V変化が必要とされないことを示す。又は増分電圧ΔV変化が必要とされることを示す。を有する出力信号を生成する。コンパレータ素子622のための例となる構成は、以下で、図9に関して更に詳細に記載される。動作において、コンパレータ素子622は、VREFがVSP以下となるまで、増分電圧ΔVを有する出力信号を生成し続ける。かかる値VSPのVREFでは、基準バラクタは、出力バラクタの目標キャパシタンス値COUTに対応するキャパシタンス値CREFを提供すると考えられる。然るに、VBIASの更なる調整は必要とされない。しかし、VREFがVSPよりも大きい限りは、電圧調整素子624は、時間にわたってΔVの和を累算し、この和をVBIASに加えて、調整されたバイアス電圧VBIAS′を生成し続ける。上述されたように、図6のフィードバック回路404は、最初に、図4又は5のGCAバラクタから得られる基準キャパシタンスを基準電圧VREFに変換する変換ステップを実行する。かかるステップは、キャパシタンス値の比較が一般に自明でないために、使用される。しかし、電圧へのキャパシタンス値の変換及び電圧の比較は、実施するのが比較的容易である。然るに、基準キャパシタンスCREFを基準電圧VREFへ変換することによって、VBIASに対して調整を行うのに必要とされる回路構成は概して簡単化される。コンバータ回路620の例となる構成は図7に示される。なお、本発明の様々な実施形態はこの点に制限されず、他の回路が基準キャパシタンスを基準電圧へ変換するために設けられてよい。図7は、本発明の実施形態に従うコンバータ素子620のための例となる構成を示す。図7に示される構成例では、コンバータ素子620は、抵抗-キャパシタンスRCフィルタ702及びエンベロープ検出器704を有してよい。動作において、RCフィルタ702は、方形入力波S1を受け取り、時間的に変化する出力波S2を生成する。このとき、S2はCREFの変動に応じて変化する。次いで、エンベロープ検出器704は、出力波S2に基づきVREFを生成する。本発明の幾つかの実施形態において、入力波S1は、方形波発生器706によりコンバータ素子620内で生成されてよい。なお、本発明の様々な実施形態はこの点に制限されず、入力波S1はコンバータ素子620の外部で動作する方形波発生器から供給されてよい。本発明の様々な実施形態において、あらゆるタイプの方形波発生器がS1を供給するために使用されてよい。独立型の及び一体化された方形波発生器の設計及び製造は、当業者によく知られており、ここでは記載されない。図7に示されるように、RCフィルタ702は、入力波S1から出力波S2を生成するために用いられる。RCフィルタ702は様々な方法において構成されてよい。1つの例となる構成が図8に示される。図8は、本発明の実施形態に従うRCフィルタ702の例となる構成の概略図を示す。図8において、RCフィルタ702は低域通過フィルタとして構成される。特に、抵抗R及び基準キャパシタンスCREFは、入力波S1の発生源と直列に配置され、CREFの両端で測定される電圧は、出力波S2として使用される。従って、CREFの値が時間にわたって変化すると、RCフィルタ702における電圧又はポテンシャル分割器も時間にわたって変化する。特に、CREFの変動は、S1の周波数が一定であるとすると、一般にCREFに反比例して変化する可変インピーダンスをもたらす。結果として、CREFが時間にわたって増大するに連れて、可変インピーダンスは減少する。結果として、CREFの両端電圧も時間にわたって低下し、出力波S2も時間にわたって変化する。特に、CREFの両端電圧の低下は、S2の振幅を低減する。よって、出力波S2は、CREFの現在値を反比例的に示す振幅を有する波形を提供する。再び図7を参照して、出力波S2が発生すると、出力波S2はエンベロープ検出器704を通る。本発明の様々な実施形態において、あらゆるタイプのエンベロープ検出器回路が使用されてよい。かかる回路は、当業者によく知られており、ここでは記載されない。エンベロープ検出器704は、CREFの変動による出力波S2の振幅の変動を測定又は検出するために使用される。結果として、VREFの値が生成される。このとき、VREFは、CREFの変動によって引き起こされるS2の振幅の変動に基づき時間にわたって変化する電圧信号である。然るに、そのような信号は、次いで、VBIASの調整が必要とされるかどうかを決定するために、その後の比較ステップにおいて使用され得る。比較ステップにおいて、コンバータ素子620における変換ステップの間に生成された基準電圧は、次いで、VBIASの値を調整するためにその後の電圧調整ステップの間に使用され得る信号を発生させるよう、コンパレータ素子622において設定点電圧VSPと比較されてよい。比較ステップで発生した信号に基づき、調整ステップは、GCAバラクタの動作、よって出力キャパシタンスを調整するよう実行されてよい。コンパレータ素子622のための例となる構成は、図9に示される。図9は、図6のフィードバック回路404におけるコンパレータ素子622のための例となる構成の概略図を示す。コンパレータ素子622は、例えば図9に示されるもののような、演算増幅器オペアンプコンパレータ回路を用いて提供されてよい。図9において、オペアンプ回路は、出力プルアップ抵抗RLを有するオペアンプコンパレータ902を有するよう表されている。そのような構成において、オペアンプ902の非反転入力部は、VREFを受け取るよう構成されてよく、オペアンプ902の反転入力部-は、VSPを受け取るよう構成されてよい。更に、プルアップ抵抗RLは、増分電圧ΔVに接続されてよい。結果として、VREFがVSPよりも大きい場合は、コンパレータ素子622はΔVを出力する。対照的に、VREFがVSPよりも小さい場合は、コンパレータ素子622は0Vを出力する。なお、本発明の様々な実施形態は、図9に表される構成に制限されない。むしろ、VREFとVSPとの比較に基づき0V又はΔVの出力信号を生成するためのあらゆるタイプのコンパレータ素子構成が、本発明の様々な実施形態において使用されてよい。再び図6を参照して、変換ステップ及び比較ステップが素子620及び622で完了されると、結果として得られる信号0V又はΔVのいずれか一方が電圧調整素子624へ供給される。次いで、電圧調整素子624は電圧調整ステップを実行する。図10は、図6のフィードバック回路404における電圧調整素子624のための例となる構成を示す。図10に示されるように、電圧調整素子624は、ゲート電圧ラッチ回路1002及び第1の加算電圧回路1004を有する積算器回路100を有する。ここで使用される語ゲート電圧ラッチ回路は、イネーブル信号に基づき電圧レベルを記憶することができるあらゆるタイプの回路に言及する。すなわち、新しい電圧レベルは、イネーブル信号が受信されるまでは回路において記憶され得ない。本発明の様々な実施形態において、あらゆるタイプのゲートラッチ回路が使用されてよい。例えば、本発明の一実施形態において、ラッチ回路1002は、値が増大又は低減する、VSUMを受ける抵抗の列を有してよい。それらの抵抗は個々にゲートSRラッチクロックドSRフリップフロップに接続される。次いで、それらのSRフリップフロップは、VSTOREDの積算出力を供給するよう加算器回路へまとめて接続される。動作において、VSUMの値が増大するにつれて、抵抗値に基づき、オンするSRラッチの数も増大する。しかし、SRラッチがゲート制御される場合は、VSTOREDの値はクロック信号にのみ基づき変化する。電圧調整素子624は、第2の加算電圧回路1006を更に有する。ここで使用される加算電圧回路は、少なくとも2つの電圧信号を受け取って、受け取った電圧信号の和に等しい電圧を有する信号を出力することができるあらゆる回路に言及する。そのような回路は、当業者によく知られており、ここでは記載されない。電圧調整素子624は次のように動作する。最初に、積算器回路1000におけるラッチ1002は、0Vに等しい電圧VSTOREDを記憶するよう構成される。その後に、第1のクロック周期の間、ラッチ1002はVSTOREDを積算器回路1000における加算回路1004へ出力する。しかし、ラッチ1002は、VSTOREDについて新しい値を記憶するよう有効にされない。加算回路1004は、更に、0V又は増分電圧ΔVを有するコンパレータ素子622の出力を受け取る。結果として、加算回路1004は、VSTOREDと、コンパレータ素子622によって供給される0V又は増分電圧ΔVの一方との和を有する和電圧VSUMを生成する。結果として、VSUMは0V又はΔVに等しい。続くクロック周期の間、クロック信号CLKは、VSUMをVSTOREDとして記憶するようラッチ1002を有効にする。然るに、ΔVの値は時間にわたって積算される。すなわち、VSTOREDはΔVずつ増大する。結果として、電圧VSUMは時間にわたってn×ΔVに等しい。ここで、nは0よりも大きい整数である。本発明の幾つかの実施形態において、信号CLKは、図6に示されるように、コントローラ素子626によって供給されてよい。なお、本発明の様々な実施形態はこの点に制限されず、信号CLKは1又はそれ以上の外部構成要素によって供給されてよい。積算器回路1000がΔVの値を積算及び合算しているのと同時に、結果VSUMは加算回路1006へ送られる。加算回路1006は、バイアス源418からバイアス電圧VBIASを更に受け取る。次いで、加算回路1006は、VSUMVBIASに等しい和電圧VBIAS′を生成する。次いで、和電圧VBIAS′は、GCAバラクタのドライブ部へ供給される。時間にわたって、電圧調整素子624は、VSUMが増大し続けられる限り、VBIAS′を増大させ続ける。然るに、コンパレータ素子622がΔVを出力するのをやめると、VSUMに対する更なる変化は提供されず、これは、出力キャパシタンスCOUTが目標値にあることを示す。本発明の様々な実施形態が先に記載されてきたが、それらは限定ではなく一例として提示されていることが理解されるべきである。開示されている実施形態に対する多数の変更は、本発明の主旨又は適用範囲から逸脱することなく本開示に従って行われ得る。よって、本発明の技術的範囲は、上記の実施形態のいずれによっても制限されるべきではない。むしろ、本発明の適用範囲は、特許請求の範囲及びその均等に従って定義されるべきである。本発明は1又はそれ以上の実施に関して図示及び記載をされてきたが、同等の代替及び改良は、本明細書及び添付の図面を読んで理解することで当業者に想到可能である。更に、本発明の特定の特徴が幾つかの実施のうちのただ1つに関して開示されていることがあるが、そのような特徴は、いずれかの所与の又は特定の用途にとって望ましい又は有利であるように他の実施の1又はそれ以上の他の特徴と組み合わされてよい。