磁界強度に応じた出力電圧を生成する磁電変換素子と;前記磁電変換素子に第1方向のバイアス電圧を印加して前記出力電圧を取得する第1バイアス状態と、前記磁電変換素子に前記第1方向と直交する第2方向のバイアス電圧を印加して前記出力電圧を取得する第2バイアス状態と、を交互に切り替える切替スイッチ回路と;前記出力電圧を増幅して増幅電圧を生成する増幅回路と;前記第2バイアス状態で得られた前記増幅電圧から直前の前記第1バイアス状態で得られた前記増幅電圧を減算して第1減算電圧を生成する第1減算処理と、前記第1バイアス状態で得られた前記増幅電圧から直前の前記第2バイアス状態で得られた前記増幅電圧を減算して第2減算電圧する第2減算処理と、を順次並行して行う減算回路と;前記第1減算電圧と前記第2減算電圧とを交互に選択して選択電圧を出力する選択回路と;を有することを特徴とする磁気センサ。前記選択電圧を平滑して平滑電圧を生成するフィルタ回路をさらに有することを特徴とする請求項1に記載の磁気センサ。前記増幅回路は、前記増幅電圧として、互いに逆位相の正相増幅電圧と逆相増幅電圧を生成することを特徴とする請求項2に記載の磁気センサ。前記減算回路は、前記第1減算電圧として、前記第2バイアス状態で得られた前記正相増幅電圧から直前の前記第1バイアス状態で得られた前記正相増幅電圧を減算した第1正相減算電圧と、前記第2バイアス状態で得られた前記逆相増幅電圧から直前の前記第1バイアス状態で得られた前記逆相増幅電圧を減算した第1逆相減算電圧と、を生成し、前記第2減算電圧として、前記第1バイアス状態で得られた前記正相増幅電圧から直前の前記第2バイアス状態で得られた前記正相増幅電圧を減算した第2正相減算電圧と、前記第1バイアス状態で得られた前記逆相増幅電圧から直前の前記第2バイアス状態で得られた前記逆相増幅電圧を減算した第2逆相減算電圧と、を生成することを特徴とする請求項3に記載の磁気センサ。前記選択回路は、前記選択電圧として、前記第1正相減算電圧と前記第2逆相減算電圧を交互に選択した第1選択電圧と、前記第1逆相減算電圧と前記第2正相減算電圧を交互に選択した第2選択電圧と、を生成することを特徴とする請求項4に記載の磁気センサ。前記フィルタ回路は、前記平滑電圧として、前記第1選択電圧を平滑した第1平滑電圧と、前記第2選択電圧を平滑した第2平滑電圧と、を生成することを特徴とする請求項5に記載の磁気センサ。所定周波数のクロック信号に同期して、前記切替スイッチ回路、前記減算回路、及び、前記選択回路の動作タイミングを制御するタイミングロジック回路をさらに有することを特徴とする請求項6に記載の磁気センサ。前記減算回路は、第1端が前記正相増幅電圧の印加端に接続され、第2端が前記第1正相減算電圧の印加端に接続された第1キャパシタと;第1端が前記逆相増幅電圧の印加端に接続され、第2端が前記第2逆相減算電圧の印加端に接続された第2キャパシタと;第1端が前記逆相増幅電圧の印加端に接続され、第2端が前記第1逆相減算電圧の印加端に接続された第3キャパシタと;第1端が前記正相増幅電圧の印加端に接続され、第2端が前記第2正相減算電圧の印加端に接続された第4キャパシタと;前記第1キャパシタの第2端と第2基準電圧の印加端との間に接続された第1スイッチと;前記第2キャパシタの第2端と前記第2基準電圧の印加端との間に接続された第2スイッチと;前記第3キャパシタの第2端と第1基準電圧の印加端との間に接続された第3スイッチと;前記第4キャパシタの第2端と前記第1基準電圧の印加端との間に接続された第4スイッチと;を含むことを特徴とする請求項7に記載の磁気センサ。前記タイミングロジック回路は、前記切替スイッチ回路を前記第1バイアス状態とするときに前記第1スイッチ及び前記第3スイッチをオンとし、前記切替スイッチ回路を前記第2バイアス状態とするときに前記第2スイッチ及び前記第4スイッチをオンとすることを特徴とする請求項8に記載の磁気センサ。前記タイミングロジック回路は、前記切替スイッチ回路を前記第1バイアス状態から前記第2バイアス状態に切り替える前に前記第1スイッチ及び前記第3スイッチをオフとし、前記切替スイッチ回路を前記第2バイアス状態から前記第1バイアス状態に切り替える前に前記第2スイッチ及び前記第4スイッチをオフとすることを特徴とする請求項9に記載の磁気センサ。前記選択回路は、前記第1正相減算電圧の印加端と前記第1選択電圧の印加端との間に接続された第5スイッチと;前記第2逆相減算電圧の印加端と前記第1選択電圧の印加端との間に接続された第6スイッチと;前記第1逆相減算電圧の印加端と前記第2選択電圧の印加端との間に接続された第7スイッチと;前記第2正相減算電圧の印加端と前記第2選択電圧の印加端との間に接続された第8スイッチと;前記第1選択電圧の印加端と接地端との間に接続された第5キャパシタと;前記第2選択電圧の印加端と接地端との間に接続された第6キャパシタと;を含むことを特徴とする請求項10に記載の磁気センサ。前記タイミングロジック回路は、前記第1スイッチ及び前記第3スイッチをオフとした後に前記第5スイッチ及び前記第7スイッチをオンとし、かつ、前記第1スイッチ及び前記第3スイッチをオンとする前に前記第5スイッチ及び前記第7スイッチをオフとし、前記第2スイッチ及び前記第4スイッチをオフとした後に前記第6スイッチ及び前記第8スイッチをオンとし、かつ、前記第2スイッチ及び前記第4スイッチをオンとする前に前記第6スイッチ及び前記第8スイッチをオフとすることを特徴とする請求項11に記載の磁気センサ。前記タイミングロジック回路は、前記切替スイッチ回路を前記第2バイアス状態から前記第1バイアス状態に切り替えた後、所定のマスク期間の経過後に前記第6スイッチ及び前記第8スイッチをオンとし、前記切替スイッチ回路を前記第1バイアス状態から前記第2バイアス状態に切り替えた後、所定のマスク期間の経過後に前記第5スイッチ及び前記第7スイッチをオンとすることを特徴とする請求項12に記載の磁気センサ。前記第1基準電圧と前記第2基準電圧の少なくとも一方は、可変電圧値であることを特徴とする請求項8~請求項13のいずれか一項に記載の磁気センサ。前記第1平滑電圧と前記第2平滑電圧を比較して比較出力信号を生成する比較回路をさらに有することを特徴とする請求項6~請求項14のいずれか一項に記載の磁気センサ。前記第1平滑電圧と前記第2平滑電圧との差分を増幅して差動増幅信号を生成する差動増幅回路をさらに有することを特徴とす請求項6~請求項14のいずれか一項に記載の磁気センサ。前記磁電変換素子は、ホール素子であることを特徴とする請求項1~請求項16のいずれか一項に記載の磁気センサ。特許文献1の磁気センサであれば、ホール素子やアンプのオフセット電圧をキャンセルして磁界の強度を高精度に測定することが可能である。しかしながら、特許文献1の磁気センサでは、磁界のサンプリング速度やジッタ特性量子化ノイズに関して、さらなる改善の余地があった。また、特許文献2の磁気センサは、ホール素子やアンプのオフセット電圧をキャンセルするための手段として、アンプ出力の加算処理を行う加算回路を必要とする点で、本発明に係る磁気センサや特許文献1の磁気センサとは、その本質的な構成を異にするものであった。また、特許文献2の磁気センサでは、加算処理後差動処理前の残留オフセットや最終出力信号のゲイン不足など、解決すべき種々の課題があった。本発明は、本願の発明者により見出された上記の問題点に鑑み、磁電変換素子やアンプのオフセット電圧をキャンセルし、さらに、磁界の高速サンプリングやジッタ改善を実現することが可能な磁気センサを提供することを目的とする。上記目的を達成すべく、本発明に係る磁気センサは、磁界強度に応じた出力電圧を生成する磁電変換素子と;前記磁電変換素子に第1方向のバイアス電圧を印加して前記出力電圧を取得する第1バイアス状態と、前記磁電変換素子に前記第1方向と直交する第2方向のバイアス電圧を印加して前記出力電圧を取得する第2バイアス状態と、を交互に切り替える切替スイッチ回路と;前記出力電圧を増幅して増幅電圧を生成する増幅回路と;前記第2バイアス状態で得られた前記増幅電圧から直前の前記第1バイアス状態で得られた前記増幅電圧を減算して第1減算電圧を生成する第1減算処理と、前記第1バイアス状態で得られた前記増幅電圧から直前の前記第2バイアス状態で得られた前記増幅電圧を減算して第2減算電圧する第2減算処理と、を順次並行して行う減算回路と;前記第1減算電圧と前記第2減算電圧を交互に選択して選択電圧を出力する選択回路と;を有する構成第1の構成とされている。なお、上記第1の構成から成る磁気センサは、前記選択電圧を平滑して平滑電圧を生成するフィルタ回路をさらに有する構成第2の構成にするとよい。また、上記第2の構成から成る磁気センサにおいて、前記増幅回路は、前記増幅電圧として、互いに逆位相の正相増幅電圧と逆相増幅電圧を生成する構成第3の構成にするとよい。また、上記第3の構成から成る磁気センサにおいて、前記減算回路は、前記第1減算電圧として、前記第2バイアス状態で得られた前記正相増幅電圧から直前の前記第1バイアス状態で得られた前記正相増幅電圧を減算した第1正相減算電圧と、前記第2バイアス状態で得られた前記逆相増幅電圧から直前の前記第1バイアス状態で得られた前記逆相増幅電圧を減算した第1逆相減算電圧と、を生成し、前記第2減算電圧として、前記第1バイアス状態で得られた前記正相増幅電圧から直前の前記第2バイアス状態で得られた前記正相増幅電圧を減算した第2正相減算電圧と、前記第1バイアス状態で得られた前記逆相増幅電圧から直前の前記第2バイアス状態で得られた前記逆相増幅電圧を減算した第2逆相減算電圧と、を生成する構成第4の構成にするとよい。また、上記第4の構成から成る磁気センサにおいて、前記選択回路は、前記選択電圧として、前記第1正相減算電圧と前記第2逆相減算電圧を交互に選択した第1選択電圧と、前記第1逆相減算電圧と前記第2正相減算電圧を交互に選択した第2選択電圧と、を生成する構成第5の構成にするとよい。また、上記第5の構成から成る磁気センサにおいて、前記フィルタ回路は、前記平滑電圧として、前記第1選択電圧を平滑した第1平滑電圧と、前記第2選択電圧を平滑した第2平滑電圧と、を生成する構成第6の構成にするとよい。また、上記第6の構成から成る磁気センサは、所定周波数のクロック信号に同期して前記切替スイッチ回路、前記減算回路、及び、前記選択回路の動作タイミングを制御するタイミングロジック回路をさらに有する構成第7の構成にするとよい。また、上記第7の構成から成る磁気センサにおいて、前記減算回路は、第1端が前記正相増幅電圧の印加端に接続され、第2端が前記第1正相減算電圧の印加端に接続された第1キャパシタと;第1端が前記逆相増幅電圧の印加端に接続され、第2端が前記第2逆相減算電圧の印加端に接続された第2キャパシタと;第1端が前記逆相増幅電圧の印加端に接続され、第2端が前記第1逆相減算電圧の印加端に接続された第3キャパシタと;第1端が前記正相増幅電圧の印加端に接続され、第2端が前記第2正相減算電圧の印加端に接続された第4キャパシタと;前記第1キャパシタの第2端と第2基準電圧の印加端との間に接続された第1スイッチと;前記第2キャパシタの第2端と前記第2基準電圧の印加端との間に接続された第2スイッチと;前記第3キャパシタの第2端と第1基準電圧の印加端との間に接続された第3スイッチと;前記第4キャパシタの第2端と前記第1基準電圧の印加端との間に接続された第4スイッチと;を含む構成第8の構成にするとよい。また、上記第8の構成から成る磁気センサにおいて、前記タイミングロジック回路は、前記切替スイッチ回路を前記第1バイアス状態とするときに前記第1スイッチ及び前記第3スイッチをオンとし、前記切替スイッチ回路を前記第2バイアス状態とするときに前記第2スイッチ及び前記第4スイッチをオンとする構成第9の構成にするとよい。また、上記第9の構成から成る磁気センサにおいて、前記タイミングロジック回路は、前記切替スイッチ回路を前記第1バイアス状態から前記第2バイアス状態に切り替える前に前記第1スイッチ及び前記第3スイッチをオフとし、前記切替スイッチ回路を前記第2バイアス状態から前記第1バイアス状態に切り替える前に前記第2スイッチ及び前記第4スイッチをオフとする構成第10の構成にするとよい。また、上記第10の構成から成る磁気センサにおいて、前記選択回路は、前記第1正相減算電圧の印加端と前記第1選択電圧の印加端との間に接続された第5スイッチと;前記第2逆相減算電圧の印加端と前記第1選択電圧の印加端との間に接続された第6スイッチと;前記第1逆相減算電圧の印加端と前記第2選択電圧の印加端との間に接続された第7スイッチと;前記第2正相減算電圧の印加端と前記第2選択電圧の印加端との間に接続された第8スイッチと;前記第1選択電圧の印加端と接地端との間に接続された第5キャパシタと;前記第2選択電圧の印加端と接地端との間に接続された第6キャパシタと;を含む構成第11の構成にするとよい。また、上記第11の構成から成る磁気センサにおいて、前記タイミングロジック回路は前記第1スイッチ及び前記第3スイッチをオフとした後に前記第5スイッチ及び前記第7スイッチをオンとし、かつ、前記第1スイッチ及び前記第3スイッチをオンとする前に前記第5スイッチ及び前記第7スイッチをオフとし、また、前記第2スイッチ及び前記第4スイッチをオフとした後に前記第6スイッチ及び前記第8スイッチをオンとし、かつ、前記第2スイッチ及び前記第4スイッチをオンとする前に前記第6スイッチ及び前記第8スイッチをオフとする構成第12の構成にするとよい。また、上記第12の構成から成る磁気センサにて、前記タイミングロジック回路は、前記切替スイッチ回路を前記第2バイアス状態から前記第1バイアス状態に切り替えた後、所定のマスク期間の経過後に前記第6スイッチ及び前記第8スイッチをオンとし、前記切替スイッチ回路を前記第1バイアス状態から前記第2バイアス状態に切り替えた後、所定のマスク期間の経過後に前記第5スイッチ及び前記第7スイッチをオンとする構成第13の構成にするとよい。また、上記第8~第13いずれかの構成から成る磁気センサ回路において、前記第1基準電圧と前記第2基準電圧の少なくとも一方は、可変電圧値である構成第14の構成にするとよい。また、上記第6~第14いずれかの構成から成る磁気センサは、前記第1平滑電圧と前記第2平滑電圧を比較して比較出力信号を生成する比較回路をさらに有する構成第15の構成にするとよい。また、上記第6~第14いずれかの構成から成る磁気センサは、前記第1平滑電圧と前記第2平滑電圧との差分を増幅して差動増幅信号を生成する差動増幅回路をさらに有する構成第16の構成にするとよい。また、上記第1~第16いずれかの構成から成る磁気センサにおいて、前記磁電変換素子は、ホール素子である構成第17の構成にするとよい。本発明によれば、磁電変換素子やアンプのオフセット電圧をキャンセルし、さらに、磁界の高速サンプリングやジッタ改善を実現することが可能な磁気センサを提供することが可能となる。以下では、本発明に係る磁気センサの実施形態について図面を参照しながら詳細に説明する。本発明に係る磁気センサは、折りたたみ型携帯電話機の開閉検知センサや、モータの回転位置検知センサなど、磁気の状態磁界の強さを検知するセンサとして広い用途に使用される。その磁気センサ素子としては、印加される磁界の変化に応じて電気的特性が変化され、その変化に応じた出力電圧を取り出し得るものであれば良く、ホール素子や磁気抵抗素子などの磁電変換素子を使用することができる。以下の実施形態では、ホール素子を用いた磁気センサを例に挙げて説明を行う。<第1実施形態>図1は、本発明に係る磁気センサの第1実施形態を示す図である。第1実施形態の磁気センサ1は、ホール素子10と、切替スイッチ回路20と、増幅回路30と、減算回路40と、比較回路50と、ラッチ回路60と、バッファ回路70と、基準電圧発生回路80と、タイミングロジック回路90と、を有する。なお、第1実施形態の磁気センサ1は、その設置場所の磁界が一定の基準よりも強いか弱いかに応じて、2値ハイレベルまたはローレベルの検出信号Sdetを出力する。ホール素子10は、4つの端子A~Dに関して、第1端子対A-Cと第2端子対B-Dが幾何学的に等価となる形状に形成されている。言い換えると、ホール素子10は、これを重心周りに90度だけ回転させると、第1端子対A-Cが第2端子対B-Dと一致するような形状に形成されている。なお、第1実施形態の磁気センサ1において、ホール素子10は、正方形の各頂点に4つの端子A、B、C、Dが配置された板状とされている。このようなホール素子10において、第1端子対A-Cに電源電圧Vccが印加される第1バイアス状態φ1で第2端子対B-Dに生じるホール電圧ΔVφ1と、第2端子対B-Dに電源電圧Vccが印加された第2バイアス状態φ2で第1端子対A-Cに生じるホール電圧ΔVφ2とを比較した場合、ホール素子10の製造ばらつきに起因する素子オフセット成分素子オフセット電圧は同相となり、ホール素子10に印加される磁界の強さに応じた有効信号成分は逆相となる。切替スイッチ回路20は、第1切替制御信号SW1に応じてオン/オフ制御される第1スイッチ群スイッチ21、23、25、27と、第2切替制御信号SW2に応じてオン/オフ制御される第2スイッチ群スイッチ22、24、26、28と、を有する。切替スイッチ回路20は、上記各スイッチのオン/オフ制御を行うことにより、ホール素子10への電源電圧Vccの印加方法バイアス方向と、ホール素子10からのホール電圧の取り出し方法を切り替える。なお、第1切替制御信号SW1と第2切替制御信号SW2とは、互いのハイレベル期間スイッチオン期間が重ならないように生成される。具体的に述べると、第1切替制御信号SW1は、電源オン信号POWがハイレベル電源オン時の論理レベルとされる所定期間の前半部分でハイレベルスイッチオン時の論理レベルとされ、その余の期間はローレベルスイッチオフ時の論理レベルとされる。一方、第2切替制御信号SW2は電源オン信号POWがハイレベル電源オン時の論理レベルとされる所定期間の後半部分でハイレベルスイッチオン時の論理レベルとされ、その余の期間はローレベルスイッチオフ時の論理レベルとされる。なお、電源オン信号POWは、間欠的に、例えば一定周期毎に所定期間だけハイレベル電源オン時の論理レベルとされ、その余の期間はローレベル電源オフ時の論理レベルとされる。第1切替制御信号SW1がハイレベルとされている第1バイアス状態φ1では、端子Aに電源電圧Vccが印加され、端子Cがグランドに接続される。このとき、端子Bと端子Dとの間には、磁界の強さに応じたホール電圧ΔVφ1が発生する。端子Bと端子Dとの間に発生するホール電圧ΔVφ1は、ホール素子10に印加される磁界の方向に応じて変動するが、ここでは、端子Bの電圧Vbが低く、端子Dの電圧Vdが高い場合を想定する。なお、本明細書中において、単に電圧と記載した場合には、特に断らない限り、グランドに対する電位を表すものとする。第1切替制御信号SW1がハイレベルとされる第1バイアス状態φ1から第2切替制御信号SW2がハイレベルとされる第2バイアス状態φ2への切り替えは、高速度で行われる。従って、第2バイアス状態φ2で検出される磁界方向は、第1バイアス状態φ1で検出される磁界方向と同一であるものと仮定する。ここで、第2切替制御信号SW2がハイレベルとされている第2バイアス状態φ2では、端子Bに電源電圧Vccが印加され、端子Dがグランドに接続される。このとき、端子Aと端子Cとの間には、磁界の強さに応じたホール電圧ΔVφ2が発生する。端子Aと端子Cとの間に発生するホール電圧ΔVφ2は、ホール素子10に印加される磁界の方向に応じて変動するが、ここでは、端子Cの電圧Vcが低く、端子Aの電圧Vaが高い場合を想定する。上記のスイッチ動作により、切替スイッチ回路20の第1出力端iの電圧は、第1バイアス状態φ1では電圧Vbとなり、第2バイアス状態φ2では電圧Vaとなる。一方、切替スイッチ回路20の第2出力端iiの電圧は、第1バイアス状態φ1では電圧Vdとなり、第2バイアス状態φ2では電圧Vcとなる。増幅回路30は、第1増幅器31と、第2増幅器32と、スイッチ34及び35とを有する。第1増幅器31は、第1出力端iの電圧VbまたはVaを所定のゲインαで増幅することにより、第1増幅出力端iiiに第1増幅電圧を生成する。ただし、第1増幅回路31には、入力オフセット電圧Voffa1が存在する。従って、第1増幅器31では、第1出力端iの電圧VbまたはVaに第1増幅器31の入力オフセット電圧Voffa1を加算または減算した電圧が所定のゲインαで増幅される。第2増幅器32は、第2出力端iiの電圧VdまたはVcを所定のゲインαで増幅することにより、第2増幅出力端ivに第2増幅電圧を生成する。ただし、第2増幅器32には入力オフセット電圧Voffa2が存在する。従って、第2増幅器32では、第2出力端iiの電圧VdまたはVcに第2増幅器32の入力オフセット電圧Voffa2を加算または減算した電圧が所定のゲインαで増幅される。第1増幅器31には、電源オン信号POWによってオン/オフ制御されるスイッチ34を介して電源電圧Vccが供給されている。また、第2増幅器32には、電源オン信号POWによってオン/オフ制御されるスイッチ35を介して電源電圧Vccが供給されている。従って、増幅回路30は、電源オン信号POWに応じて、間欠的に、例えば一定周期毎に所定期間だけ駆動される。なお、第1増幅器31及び第2増幅回路32が電流駆動型である場合、スイッチ34及び35は、スイッチ機能付きの電流源回路であってもよい。減算回路40は、第1キャパシタ41と、第2キャパシタ42と、スイッチ43及び44と、基準電圧切替部45と、を有する。第1キャパシタ41の第1端は、増幅回路30の第1増幅出力端iiiに接続されている。第1キャパシタ41の第2端は、比較回路50の第1比較入力端vに接続されている。第2キャパシタ42の第1端は、増幅回路30の第2増幅出力端ivに接続されている。第2キャパシタ42の第2端は、比較回路50の第2比較入力端viに接続されている。また、第1キャパシタ41の第2端比較回路50の第1比較入力端vは、第1切替制御信号SW1によってオン/オフ制御されるスイッチ43を介して、基準電圧切替部45に接続されている。基準電圧切替部45は、磁気センサ1の検出信号Sdetに応じて第1基準電圧Vref1と修正第1基準電圧Vref1Aのいずれか一方を第1キャパシタ41の第2端比較回路50の第1比較入力端vに印加する。一方、第2キャパシタ42の第2端比較回路50の第2比較入力端viは、第1切替制御信号SW1によってオン/オフ制御されるスイッチ44を介して、第2基準電圧Vref2の印加端に接続されている。なお、第1基準電圧Vref1は、修正第1基準電圧Vref1Aよりも所定値だけ低い値に設定されている。また、修正第1基準電圧Vref1Aは、第2基準電圧Vref2よりも所定値だけ低い値に設定するとよい。ただし、修正第1基準電圧Vref1Aとして、第2基準電圧Vref2を用いることも可能である。比較回路50は、比較器51と、スイッチ52と、を有する。比較器51は、第1比較入力端v非反転入力端に入力される第1比較電圧INC1と、第2比較入力端vi反転入力端-に入力される第2比較電圧INC2とを比較して比較出力信号OUTCを生成する。この比較出力信号OUTCは、第1比較電圧INC1が第2比較電圧INC2よりも高いときにハイレベルとなり、第1比較電圧INC1が第2比較電圧INC2よりも低いときにローレベルとなる。なお、比較器51は、極めて高い入力インピーダンスを持つように構成されている。例えば、比較器51の入力段は、MOSトランジスタ回路で構成される。また、比較器51には、電源オン信号POWによってオン/オフ制御されるスイッチ52を介して、電源電圧Vccが供給されている。従って、比較回路50は、電源オン信号POWに応じて、間欠的に、例えば一定周期毎に所定期間だけ駆動される。なお、スイッチ52はスイッチ機能付きの電流源回路であってもよい。また、先述の基準電圧切替部45の働きにより、比較回路50の比較出力信号OUTCがハイレベルでないとき磁気センサ1で磁界が検出されていないときには、比較回路50の第1比較入力端vに対して、第1基準電圧Vref1が印加される。また、比較回路50の比較出力信号OUTCがハイレベルであるとき磁気センサ1で磁界が検出されたときには、比較回路50の第1比較入力端vに対して、修正第1基準電圧Vref1Aが印加される。このような構成とすることにより、比較回路50の動作にヒステリシス特性を付与することができるので、磁界の検出を安定して行うことが可能となる。また、比較回路50のヒステリシス幅は、第1基準電圧Vref1、修正第1基準電圧Vref1A、及び、第2基準電圧Vref2のレベルを調整することにより、容易に変更することが可能である。ラッチ回路60は、比較回路50の比較出力信号OUTCをクロック信号CKのパルスエッジが到来するタイミングでラッチする。このラッチ回路60としては、D型フリップフロップが好適である。バッファ回路70は、ラッチ回路70のラッチ出力から検出信号Sdetを生成する。基準電圧発生回路80は、電源電圧Vccから基準電圧Vref0、第1基準電圧Vref1、修正第1基準電圧Vref1A、及び、第2基準電圧Vref2を生成する。タイミングロジック回路90は、所定周波数のクロック信号CLKに同期して、第1切替制御信号SW1と第2切替制御信号SW2を生成する。図2は、増幅回路30の第1構成例を示す図である。第1構成例の増幅回路30Aは、第1増幅器31Aと、第2増幅器32Aと、を有する。第1増幅器31Aは、オペアンプ31-1と、抵抗31-2及び31-3とを有する。抵抗31-2は、オペアンプ31-1の反転入力端-と第1増幅出力端iiiとの間に接続されている。抵抗31-3は、オペアンプ31-1の反転入力端-と基準電圧Vref0の印加端との間に接続されている。オペアンプ31-1の非反転入力端は、切替スイッチ回路20の第1出力端iに接続されている。上記構成から成る第1増幅器31Aは、第1出力端iの電圧VbまたはVaを所定のゲインαで増幅することにより、第1増幅出力端iiiに第1増幅電圧を出力する。第2増幅器32Aは、オペアンプ32-1と、抵抗32-2及び32-3とを有する。抵抗32-2は、オペアンプ32-1の反転入力端-と第2増幅出力端ivとの間に接続されている。抵抗32-3は、オペアンプ32-1の反転入力端-と基準電圧Vref0の印加端との間に接続されている。オペアンプ32-1の非反転入力端は切替スイッチ回路20の第2出力端iiに接続されている。上記構成から成る第2増幅器32Aは、第2出力端iiの電圧VdまたはVcを所定のゲインαで増幅することにより、第2増幅出力端ivに第2増幅電圧を出力する。第1構成例の増幅回路30Aにおいて、抵抗31-2及び抵抗32-2の抵抗値をいずれもR2とし、抵抗31-3及び抵抗32-3の抵抗値をいずれもR1とすると、第1増幅器31A及び第2増幅器32Aのゲインαは、いずれも約R2/R1ただしR2≫R1となる。図3は、増幅回路30の第2構成例を示す図である。第2構成例の増幅回路30Bは、第1増幅器31Bと、第2増幅器32Bと、抵抗33と、を有する。第1増幅器31Bは、オペアンプ31-1と、抵抗31-2と、を有しており、第2増幅器32Bは、オペアンプ32-1と、抵抗32-2と、を有している。また、第1増幅器31Bと第2増幅器32Bは、抵抗33を共有している。抵抗31-2は、オペアンプ31-1の反転入力端-と第1増幅出力端iiiとの間に接続されている。オペアンプ31-1の非反転入力端は、切替スイッチ回路20の第1出力端iに接続されている。抵抗32-2は、オペアンプ32-1の反転入力端-と第2増幅出力端ivとの間に接続されている。オペアンプ32-1の非反転入力端は、切替スイッチ回路20の第2出力端iiに接続されている。抵抗33は、オペアンプ31-1の反転入力端-とオペアンプ32-1の反転入力端-との間に接続されている。このように、第2構成例の増幅回路30Bは、第1増幅器31Bと第2増幅器32Bとで抵抗33を共有する形式、すなわち平衡入力-平衡出力形式の増幅回路とされている。第2構成例の増幅回路30Bであれば、第1構成例の増幅回路30Aと比べて、抵抗素子の個数を削減することが可能となる。また、第2構成例の増幅回路30Bであれば、第1構成例の増幅回路30Aと異なり、第1増幅器31Aと第2増幅器31Bの基準電圧が増幅回路30Bの内部で自動的に設定されるので、基準電圧Vref0を設定せずに済む。また、第2構成例の増幅回路30Bであれば、特有の構成を用いた平衡入力-平衡出力型とすることにより、第1構成例の増幅回路30Aと比べて、ゲインαを高めることが可能となる。具体的に述べると、第2構成例の増幅回路30Bにおいて、抵抗31-2及び抵抗32-2の抵抗値をいずれもR2とし、抵抗33の抵抗値をR1とすると、第1増幅器31B及び第2増幅器32Bのゲインαは、いずれも約2×R2/R1ただしR2≫R1となる。すなわち、第2構成例の増幅回路30Bであれば、第1構成例の増幅回路30Aと比べて、そのゲインαを2倍に高めることが可能となる。ゲインαが2倍になれば、回路設計を容易に行うことができるし、また、感度の低いホール素子も使いこなしやすくなる。図4は、基準電圧発生回路80の一構成例を示す図である。本構成例の基準電圧発生回路80では、電源電圧Vccを抵抗ラダー抵抗81~85で分圧することにより、基準電圧Vref0、第1基準電圧Vref1、修正第1基準電圧Vref1A、及び、第2基準電圧Vref2が生成される。これらの基準電圧は、抵抗ラダーの上側電源電圧Vcc側に設けられたPチャネル型MOS[MetalOxideSemiconductor]電界効果トランジスタ86と、抵抗ラダーの下側接地端側に設けられたNチャネル型MOS電界効果トランジスタ87がいずれもオンされているときに生成される。トランジスタ86はインバータ88を介して反転入力される電源オン信号POWに応じてオン/オフ制御される。一方、トランジスタ87は、インバータ88及び89を介して非反転入力される電源オン信号POWに応じてオン/オフ制御される。ただし、トランジスタ86及び87のオン/オフ制御信号としては、電源オン信号POWに代えて、第1切替制御信号SW1を用いても構わない。さて、磁気センサ1の検出精度を高めるためには、増幅回路30の出力信号に含まれるオフセット信号成分を抑制する必要がある。このオフセット信号成分としては、ホール素子10の出力電圧に含まれるオフセット信号成分以下素子オフセット電圧と呼ぶと、増幅回路30の入力段で発生するオフセット信号成分以下入力オフセット電圧と呼ぶを挙げることができる。なお、ホール素子10の素子オフセット電圧は、主に、ホール素子10の本体がパッケージから受ける応力等によって発生する。また、増幅回路30の入力オフセット電圧は、主に、増幅回路30の入力段を構成する素子の特性ばらつき等によって発生する。第1実施形態の磁気センサ1は、上記したホール素子10の素子オフセット電圧と、増幅回路30の入力オフセット電圧をいずれもキャンセルして、正確な検出信号Sdetを生成することが可能な構成とされている。以下では、図5を参照しながら磁気センサ1の動作を説明する。図5は、磁気センサ1の動作を説明するためのタイムチャートであり、上から順に、電源オン信号POW、第1切替制御信号SW1、第2切替制御信号SW2、及び、クロック信号CKが描写されている。まず、電源オン信号POWが、第1周期T1毎に、所定時間T2だけハイレベルとされる。これにより、磁気センサ1の各部増幅回路30、比較回路50、基準電圧発生回路80などは、間欠的に電源電圧Vccの供給を受けて動作可能状態となる。例えば、携帯電話機の開閉検出のためには、第1周期T1を50msとし、所定時間T2を25μsとすることができる。このような設定を行うことにより、開閉状態の検出動作に不具合を生じることなく、携帯電話機の消費電力を抑えて電池による駆動時間を延ばすことが可能となる。このように、第1周期T1や所定時間T2の長さは、磁気センサ1が適用される用途に応じて、適切な長さに設定すればよい。なお、磁気センサ1は、間欠的に動作させるのではなく連続的に動作させることとしてもよい。さて、時点t1で電源オン信号POWがハイレベルとされると、ほぼ同時に第1切替制御信号SW1もハイレベルとされる。第1切替制御信号SW1がハイレベルとされることにより、切替スイッチ回路20は、第1スイッチ群スイッチ21、23、25、27をオンとして第1バイアス状態φ1となる。また、第1切替制御信号SW1がハイレベルとされることにより、減算回路40に含まれるスイッチ43及び44がオンとなる。第1バイアス状態φ1では、ホール素子10の第1端子対A-Cに電源電圧Vccが印加され、第2端子対B-Dにホール電圧が発生する。このとき、端子Bには電圧Vbが発生し、端子Dには電圧Vdが発生する。なお、電圧Vb及びVdには、先述の素子オフセットが含まれている。ホール素子10の第2端子対B-Dに発生されたホール電圧は、切替スイッチ回路20を介して増幅回路30に入力される。その結果、増幅回路30の第1増幅出力端iiiには、電圧Vbが増幅された第1増幅電圧αVb-Voffa1が発生し、また、第2増幅出力端ivには、電圧Vdが増幅された第2増幅電圧αVd-Voffa2が発生する。なお、上記の符号αは増幅回路30のゲインであり、符号Voffa1及びVoffa2はそれぞれ、第1増幅器31及び第2増幅器32の入力オフセット電圧である。また、第1バイアス状態φ1では、減算回路40に含まれるスイッチ43及び44がオンされる。ここで、比較回路50の比較出力信号OUTC延いては磁気センサ1の検出信号Sdetがハイレベルでない場合には、基準電圧切替部45に含まれるスイッチ451がオフとされ、スイッチ452がオンとされる。従って、比較回路50の第1比較入力端vには、第1基準電圧Vref1が印加され、比較回路50の第2比較入力端viには、第2基準電圧Vref2が印加される。その結果、第1バイアス状態φ1において、第1キャパシタ41の両端間には、第1基準電圧Vref1と第1増幅電圧αVb-Voffa1との差電圧=Vref1-αVb-Voffa1に相当する電荷が蓄えられる。一方、第2キャパシタ42の両端間には、第2基準電圧Vref2と第2増幅電圧αVd-Voffa2との差電圧=Vref2-αVd-Voffa2に相当する電荷が蓄えられる。時点t2になると、第1切替制御信号SW1がローレベルとされて、第1バイアス状態φ1が終了する。その後、所定の短時間τだけ遅れた時点t3になると、第2切替制御信号SW2がハイレベルとされる。この所定の短時間τを設けることにより、切替スイッチ回路20の第1バイアス状態φ1と第2バイアス状態φ2との間に、どちらのバイアス状態でもない期間が設定される。従って、ホール素子10から意図しない出力成分電源電圧Vccやグランド電位が出力されることを防止することが可能となる。なお、時点t3で第2切替制御信号SW2がハイレベルとされることにより、切替スイッチ回路20は第2スイッチ群スイッチ22、24、26、28をオンとして第2バイアス状態φ2となる。また、第2切替制御信号SW2がハイレベルとされることにより、減算回路40に含まれるスイッチ43及び44がオフとなる。第2バイアス状態φ2では、ホール素子10の第2端子対B-Dに電源電圧Vccが印加され、第1端子対A-Cにホール電圧が発生する。このとき、端子Aには電圧Vaが発生し、端子Cには電圧Vcが発生する。なお、電圧Va及びVcには、先述の素子オフセットが含まれている。ホール素子10の第1端子対A-Cに発生されたホール電圧は、切替スイッチ回路20を介して増幅回路30に入力される。その結果、増幅回路30の第1増幅出力端iiiには、電圧Vaが増幅された第1増幅電圧αVa-Voffa1が発生し、また、第2増幅出力端ivには、電圧Vcが増幅された第2増幅電圧αVc-Voffa2が発生する。なお、第2バイアス状態φ2では、減算回路40に含まれるスイッチ43及び44がオフされる。また、この時点では、比較回路50の比較出力信号OUTC延いては、磁気センサ1の検出信号Sdetが未だハイレベルとなっていないので、基準電圧切替部45ではスイッチ452のオン状態が維持されている。このとき、先の第1バイアス状態φ1で第1キャパシタ41と第2キャパシタ42の両端間に各々蓄えられた電荷は、第2バイアス状態φ2でも変化することなく保持されている。従って、比較回路50の第1比較入力端vに印加される第1比較電圧INC1は、次の1-1式で表される。また、比較回路50の第2比較入力端viに印加される第2比較電圧INC2は、次の1-2式で表される。INC1Vref1αVref1α...1-1INC2Vref2αVref2α...1-2上記の1-1式と1-2式で示されるように、第1、第2比較電圧INC1、INC2には、増幅回路30の入力オフセット電圧Voffa1、Voffa2が含まれていない。すなわち、入力オフセット電圧Voffa1、Voffa2は、第1バイアス状態φ1と第2バイアス状態φ2の切替操作減算回路40での減算処理を通じて相殺されている。その後、比較回路50では、第1、第2比較電圧INC1、INC2が比較されて比較出力信号OUTCが生成される。この比較出力信号OUTCは、第1比較電圧INC1が第2比較電圧INC2よりも高いときにハイレベルとなり、第1比較電圧INC1が第2比較電圧INC2よりも低いときにローレベルとなる。なお、第1比較電圧INC1と第2比較電圧INC2との間には、次の1-3式が成立する。INC1INC2Vref1Vref2αα...1-3ところで、先にも述べたように、ホール素子10から発生されるホール電圧には、ホール素子10に印加される磁界の強さに応じた有効信号成分と、ホール素子10の製造ばらつきに起因する素子オフセット成分が含まれている。ここで、第1バイアス状態φ1でホール素子10の第2端子対B-Dに生じる電圧と、第2バイアス状態φ2で第1端子対A-Cに生じる電圧とを比較した場合、ホール素子10の製造ばらつきに起因する素子オフセット成分素子オフセット電圧は同相となり、ホール素子10に印加される磁界の強さに応じた有効信号成分は逆相となる。すなわち、電圧Vb、Vd、Va、Vcに含まれる素子オフセット電圧を、それぞれVboffe、Vdoffe、Vaoffe、Vcoffeとすると、ホール素子の90°キャンセル式は、次の1-4式となり、この1-4式を変形することにより、次の1-5式が得られる。VboffeVdoffeVaoffeVcoffe...1-4VboffeVaoffeVdoffeVcoffe...1-5この1-5式は、先出の1-3式で示した第1比較電圧INC1と第2比較電圧INC2との関係式において、ホール素子10の素子オフセット電圧がキャンセルされていることを示している。このように、第1実施形態の磁気センサ1であれば、切替スイッチ回路20によるバイアス切替処理と、減算回路40による減算処理により、ホール素子10の素子オフセット電圧と、増幅回路30の入力オフセット電圧をいずれもキャンセルすることができる。次に、時点t4において、クロック信号CKがハイレベルに立ち上がる。ラッチ回路60は、このクロック信号CKの立ち上がりエッジをトリガとして、比較回路50からの比較出力信号OUTCをラッチする。バッファ回路70は、ラッチ回路60のラッチ出力を検出信号Sdetとして出力する。その後、時点t5では、電源オン信号POWがローレベルとされる。また、時点t5で電源オン信号POWがローレベルとされると、ほぼ同時に第2切替制御信号SW2もローレベルとされる。なお、ここでは、クロック信号CKを、反転し且つ遅延させて、第2切替制御信号SW2を形成している。さて、第2バイアス状態φ2において、第1比較電圧INC1が第2比較電圧INC2よりも低いときには、比較出力信号OUTCがローレベルとなるので、検出信号Sdetもローレベルとなる。一方、第1比較電圧INC1が第2比較電圧Vcomp2よりも高いときには、比較出力信号OUTCがハイレベルとなるので、検出信号Sdetもハイレベルとなる。検出信号Sdetがハイレベルになると、基準電圧切替部45では、スイッチ452がオフとされ、スイッチ451がオンとされる。これにより、比較回路50の第1比較入力端vには、第1バイアス状態φ1において、修正第1基準電圧Vref1Aが印加されるようになる。従って、次の周期における所定時間T2においては、比較回路50における比較動作の閾値がより低く設定される。すなわち、比較回路50は、ヒステリシス動作を行うことになる。そのヒステリシス幅は、Vref1A-Vref1である。また、そのヒステリシス幅も、第1基準電圧Vref1と修正第1基準電圧Vref1Aを設定するだけでよいから、設計及び調整が容易である。また、第1、第2基準電圧Vref1、Vref2は、電源電圧Vccの中点電圧Vcc/2またはこれに可能な限り近い電圧に設定するとよい。このような設定を行うことにより、磁気センサ1の入力ダイナミックレンジを大きく設定することができる。また、増幅回路30や比較回路50など、主要な回路ブロックに対する電源電圧Vccの供給を第1周期T1毎の間欠動作とし、この間欠動作と検出信号Sdetによるラッチ動作とを結合させることにより、磁気検出の安定性を損なうことなく、磁気センサ1の電力消費を低減することが可能となる。このように、間欠動作により電力消費が低減されること、安定して磁気を検出できることにより、第1実施形態の磁気センサ1は、電池等を電源とする携帯端末例、折りたたみ型や回転型などの携帯電話機への搭載に特に適している。なお、上記では、ホール素子10に印加される磁界が所定の一方向に向いていることを前提として説明を行ったが、ホール素子10に印加される磁界が上記とは逆方向に向いている場合には、当然ながらホール素子10で生成されるホール電圧も逆極性になる。この場合には、ホール素子10で生成されるホール電圧の極性に合わせて、磁気センサ1の回路設計基準電圧の適宜設定などを行えばよい。<第2実施形態>図6は、第1実施形態の課題を説明するためのタイムチャートであり、上から順に、クロック信号CLK、第1切替制御信号SW1、第2切替制御信号SW2、第2比較電圧INC2、第1比較電圧INC1、及び、比較出力信号OUTCが描写されている。先にも説明したように、第1実施形態の磁気センサ1は、ホール素子10のバイアス状態として、第1端子対A-Cに電源電圧Vccを印加する第1バイアス状態φ1と、第2端子対B-Dに電源電圧Vccを印加する第2バイアス状態φ2とを交互に切り替えつつ、第2バイアス状態φ2で得られたアンプ出力から、直前の第1バイアス状態φ1で得られたアンプ出力を差し引くことにより、オフセットキャンセルを行う構成とされている。このような構成とすることにより、ホール素子10の素子オフセット電圧や増幅回路30の入力オフセット電圧をキャンセルして、磁界の強度を高精度に測定することが可能である。また、第1実施形態の磁気センサ1であれば、特許文献2の従来技術と異なり、アンプ出力の加算処理を行う加算回路を必要としないので、加算処理後差動処理前の残留オフセットや最終出力信号のゲイン不足などを解消することも可能となる。しかしながら、第1実施形態の磁気センサ1では、減算回路40における減算処理の方向がφ2-φ1のみに限定されていた。そのため、第1実施形態の磁気センサ1において、オフセットキャンセル済み減算処理済みの第1比較電圧INC1及び第2比較電圧INC2を得るためには、2周期分のクロック信号CLKが必要であり、磁界のサンプリング速度やジッタ特性量子化ノイズに関して、さらなる改善の余地があった。図7は、本発明に係る磁気センサの第2実施形態を示す図である。第2実施形態の磁気センサ100は、ホール素子101と、切替スイッチ回路102と、増幅回路103と、減算回路104と、選択回路105と、ローパスフィルタ回路106と、比較回路107と、出力制御回路108と、出力回路109と、電流制限回路110と、発振回路111と、タイミングロジック回路112と、を有する。ホール素子101は、自身に印加される磁界強度に応じたホール電圧を生成する磁電変換素子である。なお、ホール素子101の構成や動作については、第1実施形態のホール素子10と同一であるため、重複した説明は割愛する。切替スイッチ回路102は、ホール素子101に第1方向のバイアス電圧を印加してホール電圧を取得する第1バイアス状態φ1と、ホール素子101に第1方向と直交する第2方向のバイアス電圧を印加してホール電圧を取得する第2バイアス状態φ2とを交互に切り替える。なお、切替スイッチ回路102の構成や動作については、第1実施形態の切替スイッチ回路20と同一であるため、重複した説明は割愛する。増幅回路103は、切替スイッチ回路102を介して入力されるホール電圧を増幅して増幅電圧互いに逆位相の正相増幅電圧VPと逆相増幅電圧VNを生成する。なお、増幅回路103の構成や動作については、第1実施形態の増幅回路30と同一であるため、重複した説明は割愛する。減算回路104は、キャパシタCA~CDと、スイッチSWA~SWDと、バッファBA~BDとを含む。キャパシタCAの第1端は、正相増幅電圧VPの印加端に接続されている。キャパシタCAの第2端は、第1正相減算電圧SHAの印加端に接続されている。キャパシタCBの第1端は、逆相増幅電圧VNの印加端に接続されている。キャパシタCBの第2端は、第2逆相減算電圧SHBの印加端に接続されている。キャパシタCCの第1端は、逆相増幅電圧VNの印加端に接続されている。キャパシタCCの第2端は、第1逆相減算電圧SHCの印加端に接続されている。キャパシタCDの第1端は、正相増幅電圧VPの印加端に接続されている。キャパシタCDの第2端は、第2正相減算電圧SHDの印加端に接続されている。スイッチSWAは、キャパシタCAの第2端と第2基準電圧Vref12の印加端との間に接続されている。スイッチSWBは、キャパシタCBの第2端と第2基準電圧Vref12の印加端との間に接続されている。スイッチSWCは、キャパシタCCの第2端と第1基準電圧Vref11の印加端との間に接続されている。スイッチSWDは、キャパシタCDの第2端と第1基準電圧Vref11の印加端との間に接続されている。バッファBAは、第1正相減算電圧SHAの印加端と選択回路105との間に接続されている。バッファBBは、第2逆相減算電圧SHBの印加端と選択回路105との間に接続されている。バッファBCは、第1逆相減算電圧SHCの印加端と選択回路105との間に接続されている。バッファBDは、第2正相減算電圧SHDの印加端と選択回路105との間に接続されている。上記構成から成る減算回路104は、第1減算処理φ2-φ1と第2減算処理φ1-φ2を順次並行して行う第1サンプル/ホールド回路である。なお、第1減算処理φ2-φ1とは、第2バイアス状態φ2で得られた正相増幅電圧VPφ2及び逆相増幅電圧VNφ2から、直前の第1バイアス状態φ1で得られた正相増幅電圧VPφ1及び逆相増幅電圧VNφ1を各々減算して、第1正相減算電圧SHA及び第1逆相減算電圧SHCを生成する減算処理である。一方、第2減算処理φ1-φ2とは、第1バイアス状態φ1で得られた正相増幅電圧VPφ1及び逆相増幅電圧VNφ1から、直前の第2バイアス状態φ2で得られた正相増幅電圧VPφ2及び逆相増幅電圧VNφ2を各々減算して、第2正相減算電圧SHD及び第2逆相減算電圧SHBを生成する減算処理である。選択回路105は、スイッチSWEA及びSWEBと、スイッチSWFC及びSWFDと、キャパシタCE及びCFと、バッファBE及びBFと、を含む。スイッチSWEAは、第1正相減算電圧SHAの印加端バッファBAの出力端と第1選択電圧SHEの印加端との間に接続されている。スイッチSWEBは、第2逆相減算電圧SHBの印加端バッファBBの出力端と第1選択電圧SHEの印加端との間に接続されている。スイッチSWFCは、第1逆相減算電圧SHCの印加端バッファBCの出力端と第2選択電圧SHFの印加端との間に接続されている。スイッチSWFDは、第2正相減算電圧SHDの印加端バッファBDの出力端と第2選択電圧SHFの印加端との間に接続されている。キャパシタCEは、第1選択電圧SHEの印加端と接地端との間に接続されている。キャパシタCFは、第2選択電圧SHFの印加端と接地端との間に接続されている。バッファBEは、第1選択電圧SHEの印加端とローパスフィルタ回路106との間に接続されている。バッファBFは、第2選択電圧SHFの印加端とローパスフィルタ回路106との間に接続されている。上記構成から成る選択回路105は、第1正相減算電圧SHAと第2逆相減算電圧SHBを交互に選択した第1選択電圧SHEと、第1逆相減算電圧SHCと第2正相減算電圧SHDを交互に選択した第2選択電圧SHFと、を生成する第2サンプル/ホールド回路として機能する。ローパスフィルタ回路106は、抵抗RS1及びRS2と、キャパシタCS1及びCS2とを含む。抵抗RS1の第1端は、第1選択電圧SHEの印加端バッファBEの出力端に接続されている。抵抗RS1の第2端は、第1平滑電圧第1比較電圧INC11の印加端に接続されている。抵抗RS2の第1端は、第2選択電圧SHFの印加端バッファBFの出力端に接続されている。抵抗RS2の第2端は、第2平滑電圧第2比較電圧INC12の印加端に接続されている。キャパシタCS1は、第1平滑電圧INC11の印加端と接地端との間に接続されている。キャパシタCS2は、第2平滑電圧INC12の印加端と接地端との間に接続されている。上記構成から成るローパスフィルタ回路106は、第1選択電圧SHEを平滑した第1平滑電圧INC11と、第2選択電圧SHFを平滑した第2平滑電圧INC12と、を生成する。比較回路107は、第1平滑電圧INC11と第2平滑電圧INC12を比較して比較出力信号OUTCを生成する。出力制御回路108は、比較回路107から入力される比較出力信号OUTCに応じて出力回路109の駆動制御トランジスタN1のオン/オフ制御を行う。また、出力制御回路108は、電流制限回路110から入力される電流制限信号ILIMに応じて出力回路109の駆動制御トランジスタN1の導通度制御オン抵抗値制御を行う。出力回路109は、オープンドレイン出力段を形成するNチャネル型MOS電界効果トランジスタN1と、静電破壊保護用のツェナダイオードD1と、トランジスタN1に流れる電流Iを電圧信号として検出するためのセンス抵抗Rsと、を含む。トランジスタN1は、出力制御回路108の指示に応じて、比較出力信号OUTCがハイレベルであるときにオフとされ、比較出力信号OUTCがローレベルであるときにオンとされる。このようなオン/オフ制御により、比較出力信号OUTCと同一論理レベルの出力信号OUTが磁気センサ1から外部に出力される。電流制限回路110は、トランジスタN1に流れる電流Iが所定の上限値を上回ると、トランジスタN1のゲート電圧を引き下げてトランジスタN1のオン抵抗値を高めるように、電流制限信号ILIMを出力制御回路108に出力する。発振回路111は、所定周波数のクロック信号CLKを生成してタイミングロジック回路112に供給する。タイミングロジック回路112は、クロック信号CLKに同期して、第1切替制御信号SW1、第2切替制御信号SW2、第1減算制御信号VREF_EN1、第2減算制御信号VREF_EN2、第1選択制御信号SH_EN1、及び、第2選択制御信号SH_EN2を生成し、切替スイッチ回路102、減算回路104、及び、選択回路105の動作タイミングを制御する。第1切替制御信号SW1及び第2切替制御信号SW2は、ホール素子101のバイアス方向を垂直0°/90°に切り替えるための制御信号である。第1切替制御信号SW1及び第2切替制御信号SW2は、いずれも切替スイッチ回路102に供給される。第1減算制御信号VREF_EN1は、スイッチSWA及びSWCのオン/オフ制御信号である。第2減算制御信号VREF_EN2は、スイッチSWB及びSWDのオン/オフ制御信号である。第1減算制御信号VREF_EN1及び第2減算制御信号VREF_EN2は、いずれも減算回路104に供給される。第1選択制御信号SH_EN1は、スイッチSWEB及びSWFDのオン/オフ制御信号である。第2選択制御信号SH_EN2は、スイッチSWEA及びSWFCのオン/オフ制御信号である。第1選択制御信号SH_EN1及び第2選択制御信号SH_EN2は、いずれも選択回路105に供給される。次に、上記構成から成る磁気センサ100の動作について、図8を適宜参照しながら説明する。図8は、磁気センサ100の動作を説明するためのタイムチャートであり、上から順に、クロック信号CLK、第1切替制御信号SW1、第2切替制御信号SW2、正相増幅電圧VP、逆相増幅電圧VN、第1減算制御信号VREF_EN1、第2減算制御信号VREF_EN2、第1正相減算電圧SHA、第1逆相減算電圧SHC、第2逆相減算電圧SHB、第2正相減算電圧SHD、第1選択制御信号SH_EN1、第2選択制御信号SH_EN2、第1選択電圧SHE、第2選択電圧SHF、第1平滑電圧INC11、及び、第2平滑電圧INC12が描写されている。[減算回路104での第1減算処理φ2-φ1]第1切替制御信号SW1がハイレベルとされる第1バイアス状態φ1例えば、図8の時刻t205~t207を参照において、ホール素子101でホール出力電圧ΔVφ1=VH1ΔVOFF1が発生した場合を想定する。なお、符号VH1は有効信号成分であり、ΔVOFF1は素子オフセット成分素子オフセット電圧である。ここで、増幅回路103から出力される正相増幅電圧VPφ1及び逆相増幅電圧VNφ1は、それぞれ、次の2-1式及び2-2式で表される。なお、符号αは増幅回路103の差動ゲインであり、ΔVOFF_AMPは増幅回路103の入力オフセット電圧である。また、VP0、VN0は差動入力電圧0V時の理想アンプ出力電圧とする。例えば、図8の時刻t205~t207において、正相増幅電圧VPφ1の値はP3であり、逆相増幅電圧VNφ1の値はM3である。VP×VP0...2-1VN×VN0...2-2このとき、第1減算制御信号VREF_EN1がハイレベルとされると、スイッチSWA及びSWCがオンされて、減算回路104が第1サンプリング状態φ3となる。その結果、キャパシタCAの両端間には、第2基準電圧Vref12と正相増幅電圧VPφ1との差電圧=VPφ1-Vref12が充電されて、キャパシタCCの両端間には、第1基準電圧Vref11と逆相増幅電圧VNφ1との差電圧=VNφ1-Vref11が充電される。その後、第1減算制御信号VREF_EN1がローレベルとされると、スイッチSWA及びSWCがオフされて、減算回路104が第1ホールディング状態nφ3となる。その結果、第1正相減算電圧SHAの印加端、及び、第1逆相減算電圧SHCの印加端がそれぞれフローティングとなるので、キャパシタCA及びCCに蓄えられた電荷が保存される。これによって、第1バイアス状態φ1で得られた正相増幅電圧VPφ1及び逆相増幅電圧VNφ1がそれぞれ減算回路104でホールディングされる。次に、第2切替制御信号SW2がハイレベルとされる第2バイアス状態φ2例えば図8の時刻t207~t209を参照では、バイアス電圧の印加方向がそれまでとは垂直に切り替えられる。従って、ホール素子101で生成されるホール出力電圧ΔVφ2は、ΔVφ2=-VH2ΔVOFF2となる。なお、符号VH2は有効信号成分であり、ΔVOFF2は素子オフセット成分素子オフセット電圧である。ここで、増幅回路103から出力される正相増幅電圧VPφ2及び逆相増幅電圧VNφ2は、それぞれ、次の2-3式及び2-4式で表される。なお、符号αは増幅回路103の差動ゲインであり、ΔVOFF_AMPは増幅回路103の入力オフセット電圧である。また、VP0、VN0は差動入力電圧0V時の理想アンプ出力電圧とする。例えば、図8の時刻t207~t209において、正相増幅電圧VPφ2の値はP4であり、逆相増幅電圧VNφ2の値はM4である。VP×VP0...2-3VN×VN0...2-4このとき、第1減算制御信号VREF_EN1がローレベルとされている状態、すなわち、減算回路104の第1ホールディング状態nφ3において、キャパシタCA及びCCでの電荷保存により、第1正相減算電圧SHA及び第1逆相減算電圧SHCは、それぞれ、次の2-5式及び2-6式で表される。例えば、図8の時刻t207~t209において、第1正相減算電圧SHAの値はP4-P3Vref12であり、第1逆相減算電圧SHCの値はM4-M3Vref11である。SHAVPVPVref12...2-5SHCVNVNVref11...2-6なお、上記の2-5式に2-1式と2-3式を代入することにより、第1正相減算電圧SHAは次の2-7式で表される。また、上記の2-6式に2-2式と2-4式を代入することにより、第1逆相減算電圧SHCは次の2-8式で表される。ただし、VH1VH2VHとし、ΔVOFF1ΔVOFF2とする。SHA×VP0×VP0Vref12α×VHVref12...2-7SHC×VN0×VN0Vref11α×VHVref11...2-8上記の2-7式及び2-8式から分かるように、減算回路104の第1減算処理φ2-φ1により、ホール素子10の素子オフセット電圧ΔVOFF1、ΔVOFF2と増幅回路103の入力オフセット電圧ΔVOFF_AMPがいずれもキャンセルされる。なお、ホール素子101から差動入力される有効信号成分VHに対して、減算回路104から差動出力される有効信号成分SHA-SHCは、SHA-SHC=-α×2×VHVref12-Vref11となる。すなわち、減算回路104を用いたオフセットキャンセル方式であれば、特許文献2のオフセットキャンセル方式加算回路を用いたオフセットキャンセル方式に比べて、検出信号のゲインを2倍6dBに高めることが可能となる。また、減算回路104を用いたオフセットキャンセル方式であれば、第1基準電圧Vref11と第2基準電圧Vref12との間に所定の電圧差を設定することにより、比較回路107にヒステリシス特性を付与することが可能となる。従って、比較回路107を用いる単極磁界検出タイプや交番磁界検出タイプでは、第1基準電圧Vref11と第2基準電圧Vref12との電圧差を適宜設定することにより、磁界強度の検出閾値を任意に調整することが可能となる。例えば、磁界の検出有無に応じて第1基準電圧Vref11と第2基準電圧Vref12との高低関係が逆転するように、第1基準電圧Vref11と第2基準電圧Vref12の少なくとも一方を可変制御する構成とすることにより、図10で示すように、ゼロ値を跨いだヒステリシス特性を比較回路107に付与することができるので、交番磁界検出タイプで安定した磁気検出を行うことが可能となる。一方、比較回路107に代えて差動増幅回路を用いるアナログリニア出力タイプであれば、第1基準電圧Vref11と第2基準電圧Vref12との間に電圧差を設けることなく互いの電圧値を一致させておけばよい。なお、図7では、図1の基準電圧生成回路80や基準電圧切替部45を明示していないが、第2実施形態の磁気センサ100にも、必要に応じてこれらの回路ブロックが設けられることは言うまでもない。[減算回路104での第2減算処理φ1’-φ2]第2切替制御信号SW2がハイレベルとされる第2バイアス状態φ2例えば、図8の時刻t207~t209を参照において、減算回路104では、キャパシタCA及びCCを用いた第1減算処理φ2-φ1と並行してキャパシタCB及びCDを用いた第2減算処理φ1’-φ2が行われる。なお、ここでは、φ1→φ2→φ1’の順でバイアス状態の切り替えが行われるものとする。先にも述べたように、第2切替制御信号SW2がハイレベルとされる第2バイアス状態φ2において、増幅回路103から出力される正相増幅電圧VPφ2及び逆相増幅電圧VNφ2は、それぞれ、先の2-3式及び2-4式で表される。例えば、図8の時刻t207~t209において、正相増幅電圧VPφ2の値はP4であり、逆相増幅電圧VNφ2の値はM4である。このとき、第2減算制御信号VREF_EN2がハイレベルとされると、スイッチSWB及びSWDがオンされて、減算回路104が第2サンプリング状態φ4となる。その結果、キャパシタCBの両端間には第2基準電圧Vref12と逆相増幅電圧VNφ2との差電圧=VNφ2-Vref12が充電されて、キャパシタCDの両端間には、第1基準電圧Vref11と正相増幅電圧VPφ2との差電圧=VPφ2-Vref11が充電される。なお、第1バイアス状態φ1/φ1’と第2バイアス状態φ2を比較すると、ホール電圧の位相が反転している。従って、第1減算処理φ2-φ1と第2減算処理φ1’-φ2を比較すると、第1基準電圧Vref11及び第2基準電圧Vref12の印加先が互いに反転されている。その後、第2減算制御信号VREF_EN2がローレベルとされると、スイッチSWB及びSWDがオフされて、減算回路104が第2ホールディング状態nφ4となる。その結果、第2正相減算電圧SHDの印加端、及び、第2逆相減算電圧SHBの印加端がそれぞれフローティングとなるので、キャパシタCD及びCBに蓄えられた電荷が保存される。これによって、第2バイアス状態φ2で得られた正相増幅電圧VPφ2及び逆相増幅電圧VNφ2がそれぞれ減算回路104でホールディングされる。次に、第1切替制御信号SW1がハイレベルとされる第1バイアス状態φ1’例えば、図8の時刻t209~t211を参照では、バイアス電圧の印加方向がそれまでとは垂直に切り替えられる。従って、ホール素子101で生成されるホール出力電圧ΔVφ1’は、ΔVφ1’=VH1’ΔVOFF1’となる。なお、符号VH1’は有効信号成分であり、ΔVOFF1’は素子オフセット成分素子オフセット電圧である。ここで、増幅回路103から出力される正相増幅電圧VPφ1’及び逆相増幅電圧VNφ1’は、それぞれ、次の2-9式及び2-10式で表される。なお、符号αは、増幅回路103の差動ゲインであり、ΔVOFF_AMPは増幅回路103の入力オフセット電圧である。また、VP0、VN0は差動入力電圧0V時の理想アンプ出力電圧とする。例えば、図8の時刻t209~t211において、正相増幅電圧VPφ1’の値はP5であり、逆相増幅電圧VNφ1’の値はM5である。VP×VP0...2-9VN×VN0...2-10このとき、第2減算制御信号VREF_EN2がローレベルとされている状態、すなわち、減算回路104の第2ホールディング状態nφ4において、キャパシタCD及びCBでの電荷保存により、第2正相減算電圧SHD及び第2逆相減算電圧SHBは、それぞれ、次の2-11式及び2-12式で表される。例えば、図8の時刻t209~t211において、第2正相減算電圧SHDの値はP5-P4Vref11であり、第2逆相減算電圧SHBの値はM5-M4Vref12である。SHDVPVPVref11...2-11SHBVNVNVref12...2-12なお、上記の2-11式に2-3式と2-9式を代入することにより、第2正相減算電圧SHDは、次の2-13式で表される。また、上記の2-12式に2-4式と2-10式を代入することにより、第2逆相減算電圧SHBは、次の2-14式で表される。ただし、VH1VH2VHとし、ΔVOFF1ΔVOFF2とする。SHD×VP0×VP0Vref11α×VHVref11...2-13SHB×VN0×VN0Vref12α×VHVref12...2-14上記の2-13式及び2-14式から分かる通り、減算回路104の第2減算処理φ1’-φ2により、ホール素子10の素子オフセット電圧ΔVOFF1’、ΔVOFF2と増幅回路103の入力オフセット電圧ΔVOFF_AMPがいずれもキャンセルされる。なお、ホール素子101から差動入力される有効信号成分VHに対して、減算回路104から差動出力される有効信号成分SHB-SHDは、SHB-SHD=-α×2×VHVref12-Vref11となる。これは第1減算処理φ2-φ1で得られる差動出力と同一である。従って、第2実施形態の磁気センサ100であれば、不必要な待機時間を要することなく、第1減算処理φ2-φ1と第2減算処理φ1’-φ2を順次並行して行うことができるので、クロック信号CLKのパルス周期毎に、オフセットキャンセル済みの磁界検出信号減算処理済みの磁界検出信号を得ることが可能となる。すなわち、第2実施形態の磁気センサ100であれば、第1実施形態の磁気センサ1と比べて、実効的な磁界のサンプリング速度サンプリング周波数を2倍に向上させることができるので、ジッタ特性の改善量子化ノイズの低減を実現することが可能となり、延いては、高速な磁界の変動にも対応することが可能となる。[選択回路105での信号選択処理]減算回路104は、第1切替制御信号SW1と第2切替制御信号SW2の論理レベル反転が行われる毎に、第1減算電圧第1正相減算電圧SHAと第1逆相減算電圧SHCと、第2減算電圧第2正相減算電圧SHDと第2減算逆相電圧SHBと、を交互に出力する。そこで、選択回路105は、第1選択制御信号SH_EN1及び第2選択制御信号SH_EN2に応じて、上記した第1減算電圧と第2減算電圧のいずれか一方を選択的に出力する構成とされている。具体的に述べると、第1選択制御信号SH_EN1がハイレベルとされる第1選択状態φ5例えば、図8の時刻t206~t207を参照では、スイッチSWEB及びSWFDがオンされる。従って、選択回路105は、第2逆相減算電圧SHBをキャパシタCEに充電しながら第1選択電圧SHEとして出力し、第2正相減算電圧SHDをキャパシタCFに充電しながら第2選択電圧SHFとして出力する。一方、第2選択制御信号SH_EN2がハイレベルとされる第2選択状態φ6例えば図8の時刻t208~t209を参照では、スイッチSWEA及びSWFCがオンされる。従って、選択回路105は、第1正相減算電圧SHAをキャパシタCEに充電しながら第1選択電圧SHEとして出力し、第1逆相減算電圧SHCをキャパシタCFに充電しながら第2選択電圧SHFとして出力する。すなわち、第1選択制御信号SH_EN1のハイレベル期間例えば、図8の時刻t206~t207を参照は、第2減算電圧第2正相減算電圧SHD及び第2減算逆相電圧SHBをサンプリングしながら、第1選択電圧SHE及び第2選択電圧SHFとして出力する期間となる。一方、第2選択制御信号SH_EN2のハイレベル期間例えば、図8の時刻t208~t209を参照は、第1減算電圧第1正相減算電圧SHA及び第1減算逆相電圧SHCをサンプリングしながら、第1選択電圧SHE及び第2選択電圧SHFとして出力する期間となる。また、第1選択制御信号SH_EN1がローレベルとされてから、第2選択制御信号SH_EN2がハイレベルとされるまでの期間例えば、図8の時刻t207~t208を参照は、第2減算電圧第2正相減算電圧SHD及び第2減算逆相電圧SHBをホールドしながら、第1選択電圧SHE及び第2選択電圧SHFとして出力する期間となる。一方、第2選択制御信号SH_EN2がローレベルとされてから、第1選択制御信号SH_EN1がハイレベルとされるまでの期間例えば、図8の時刻t209~t210を参照は、第1減算電圧第1正相減算電圧SHA及び第1減算逆相電圧SHCをホールドしながら、第1選択電圧SHE及び第2選択電圧SHFとして出力する期間となる。上記のサンプル/ホールド動作により、第1選択電圧SHEは、第1正相減算電圧SHAと第2逆相減算電圧SHBとが交互に選択された電圧信号例えば、図8では第2基準電圧Vref12を基準として、P2-P1、M3-M2、P4-P3、M5-M4、P6-P5、M7-M6、P8-P7、...となる。また、第2選択電圧SHFは、第1逆相減算電圧SHCと第2正相減算電圧SHDとが交互に選択された電圧信号例えば、図8では第1基準電圧Vref11を基準として、M2-M1、P3-P2、M4-M3、P5-M4、M6-M5、P7-P6、M8-M7、...となる。このような選択回路105を設けたことにより、第1減算電圧SHA、SHCと第2減算電圧SHB、SHDを適切に組み合わせて、連続的な第1選択電圧SHE及び第2選択電圧SHFを生成することができるので、アナログリニア出力タイプのホールICへの展開が可能となる。なお、選択回路105には、上記した第1減算電圧SHA、SHCと第2減算電圧SHB、SHDの選択出力機能のほか、バイアス状態の切替時に生じる不要な過渡波形のマスク機能も備えられている。このマスク機能については、後ほど詳細に説明する。[ローパスフィルタ回路106での平滑処理]選択回路105では、第1選択制御信号SH_EN1及び第2選択制御信号SH_EN2に応じたサンプル/ホールド動作が行われるので、第1選択電圧SHE及び第2選択電圧SHFは、いずれも離散的なサンプリング電圧信号となる。そのため、減算回路104のサンプリング速度をどれだけ高めても、量子化ノイズによるジッタ特性の悪化を完全に払拭することはできない。そこで、第2実施形態の磁気センサ100は、第1選択電圧SHE及びSHFを平滑して第1平滑電圧INC11及び第2平滑電圧INC12を生成するローパスフィルタ回路106を有する構成とされている。このような構成とすることにより、離散的な第1選択電圧SHE及びSHFの波形整形を行い、サンプリング動作によって失われた中間値を補うことができるので、より理想的なリニア出力を得ることが可能となる。なお、ローパスフィルタ回路106のカットオフ周波数は、検出磁界の周波数が減衰しない程度例えば100kHz程度に設定することが望ましい。ただし、ローパスフィルタ回路106は、回路面積の増加を伴うので、磁気センサ100に要求されている仕様に応じて、これを削除しても構わない。[比較回路107での比較処理]ローパスフィルタ回路106から入力される第1平滑電圧INC11及び第2平滑電圧INC12を常時モニタ第1実施形態ではサンプリングモニタすることにより、さらなるジッタ特性の改善が可能となり、延いては、高速な磁界の変動にも対応することが可能となる。なお、閾値に対する比較論理出力を行う場合には、比較回路107としてコンパレータを用いればよい。一方、アナログリニア出力を行う場合には、比較回路107に代えて、第1平滑電圧INC11と第2平滑電圧INC12との差分を増幅して差動増幅信号を生成する差動増幅回路を用いればよい。[タイミングロジック回路112での信号生成処理]図9は、タイミングロジック回路112による各種制御信号の論理切替動作を説明するためのタイムチャートであり、上から順に、クロック信号CLK、第1切替制御信号SW1、第2切替制御信号SW2、第1減算制御信号VREF_EN1、第2減算制御信号VREF_EN2、第1選択制御信号SH_EN1、及び、第2選択制御信号SH_EN2が描写されている。図9で示した通り、タイミングロジック回路112は、第1切替制御信号SW1と第1減算制御信号VREF_EN1を同時またはほぼ同時にハイレベルに立ち上げる。また、タイミングロジック回路112は、第2切替制御信号SW2と第2減算制御信号VREF_EN2を同時またはほぼ同時にハイレベルに立ち上げる。一方、タイミングロジック回路112は、第1切替制御信号SW1をローレベルに立ち下げるよりも先に、第1減算制御信号VREF_EN1をローレベルに立ち下げる。また、タイミングロジック回路112は、第2切替制御信号SW2をローレベルに立ち下げるよりも先に、第2減算制御信号VREF_EN2をローレベルに立ち下げる。すなわち、タイミングロジック回路112は、切替スイッチ回路102を第1バイアス状態φ1から第2バイアス状態φ2に切り替える前に、スイッチSWA及びSWCをオフとする。また、タイミングロジック回路112は、切替スイッチ回路102を第2バイアス状態φ2から第1バイアス状態φ1に切り替える前に、スイッチSWB及びSWDをオフとする。このような構成とすることにより、減算回路104での第1減算処理φ2-φ1と第2減算処理φ1-φ2を誤りなく確実に実行することが可能となる。ただし、第1減算制御信号VREF_EN1及び第2減算制御信号VREF_EN2の立ち上げタイミングについては、上記に限定されるものではない。例えば、タイミングロジック回路112は、第1切替制御信号SW1をハイレベルに立ち上げてから第1減算制御信号VREF_EN1をハイレベルに立ち上げる構成としても構わない。同様に、タイミングロジック回路112は、第2切替制御信号SW2をハイレベルに立ち上げてから第2減算制御信号VREF_EN2をハイレベルに立ち上げる構成としても構わない。また、タイミングロジック回路112は、第2減算制御信号VREF_EN2をローレベルに立ち下げた後に第1選択制御信号SH_EN1をハイレベルに立ち上げ、かつ、第2減算制御信号VREF_EN2をハイレベルに立ち上げる前に第1選択制御信号SH_EN1をローレベルに立ち下げる。また、タイミングロジック回路112は、第1減算制御信号VREF_EN1をローレベルに立ち下げた後に第2選択制御信号SH_EN2をハイレベルに立ち上げ、かつ、第1減算制御信号VREF_EN1をハイレベルに立ち上げる前に第2選択制御信号SH_EN2をローレベルに立ち下げる。すなわち、タイミングロジック回路112は、スイッチSWA及びSWCをオフとした後にスイッチSWEA及びSWFCをオンとし、かつ、スイッチSWA及びSWCをオンとする前にスイッチSWEA及びSWFCをオフとする。また、タイミングロジック回路112は、スイッチSWB及びSWDをオフとした後にスイッチSWEB及びSWFDをオンとし、かつ、スイッチSWB及びSWDをオンとする前にスイッチSWEB及びSWFDをオフとする。このような構成とすることにより選択回路105での選択処理を誤りなく確実に実行することが可能となる。また、タイミングロジック回路112は、第1切替制御信号SW1がハイレベルに立ち上げられた後、所定のマスク期間が経過した後に第1選択制御信号SH_EN1をハイレベルに立ち上げる。また、タイミングロジック回路112は、第2切替制御信号SW2がハイレベルに立ち上げられた後、所定のマスク期間が経過した後に第2選択制御信号SH_EN2をハイレベルに立ち上げる。このような構成とすることにより、バイアス切替時に生じる増幅回路103の不必要な過渡出力波形を適切にマスクすることが可能となる。<第3実施形態>図11は本発明に係る磁気センサの第3実施形態を示す図である。第3実施形態の磁気センサ200は、ホール素子201と、切替スイッチ回路202と、増幅回路203と、減算回路204と、サンプル/ホールド回路205と、ローパスフィルタ回路206と、比較回路207と、タイミングロジック回路208と、を有する。ホール素子201は、自身に印加される磁界強度に応じたホール電圧を生成する磁電変換素子である。なお、ホール素子201の構成や動作については、第1実施形態のホール素子10と同一であるため、重複した説明は割愛する。切替スイッチ回路202は、ホール素子201に第1方向のバイアス電圧を印加してホール電圧を取得する第1バイアス状態φ1と、ホール素子201に第1方向と直交する第2方向のバイアス電圧を印加してホール電圧を取得する第2バイアス状態φ2とを交互に切り替える。なお、切替スイッチ回路202の構成や動作については、第1実施形態の切替スイッチ回路20と同一であるため、重複した説明は割愛する。増幅回路203は、切替スイッチ回路202を介して入力されるホール電圧を増幅して増幅電圧互いに逆位相の正相増幅電圧VPと逆相増幅電圧VNを生成する。なお、増幅回路203の構成や動作については、第1実施形態の増幅回路30と同一であるため、重複した説明は割愛する。減算回路204は、第2バイアス状態φ2で得られた正相増幅電圧VPφ2及び逆相増幅電圧VNφ2から、直前の第1バイアス状態φ1で得られた正相増幅電圧VPφ1及び逆相増幅電圧VNφ1を各々減算して、正相減算電圧SHa及び逆相減算電圧SHbを生成する。なお、減算回路204の構成や動作については、第1実施形態の減算回路40と同一であるため、重複した説明は割愛する。サンプル/ホールド回路205は、正相減算電圧SHaをサンプル/ホールドした正相サンプル/ホールド電圧SHcと、逆相減算電圧SHbをサンプル/ホールドした逆相サンプル/ホールド電圧SHdを生成する。ローパスフィルタ回路206は、正相サンプル/ホールド電圧SHcを平滑した第1平滑電圧第1比較電圧INC21と、逆相サンプル/ホールド電圧SHdを平滑した第2平滑電圧第2比較電圧INC22と、を生成する。比較回路207は、第1平滑電圧INC21と第2平滑電圧INC22を比較して比較出力信号を生成する。なお、比較回路207の構成や動作については、第1実施形態の比較回路50と同一であるため、重複した説明は割愛する。タイミングロジック回路208は、所定周波数のクロック信号CLKに同期して、第1切替制御信号SW1、第2切替制御信号SW2、減算制御信号VREF_EN、及び、サンプル/ホールド制御信号SH_ENを生成し、切替スイッチ回路202、減算回路204、及び、サンプル/ホールド回路205の動作タイミングを制御する。第1切替制御信号SW1と第2切替制御信号SW2は、ホール素子201のバイアス方向を垂直0°/90°に切り替えるための制御信号であり、切替スイッチ回路202に供給される。減算制御信号VREF_ENは、減算回路204に含まれるスイッチのオン/オフ制御信号であり、減算回路204に供給される。サンプル/ホールド制御信号SH_ENは、サンプル/ホールド回路205に含まれるスイッチのオン/オフ制御信号であり、サンプル/ホールド回路205に供給される。図12は、磁気センサ200の動作を説明するためのタイムチャートであり、上から順に、クロック信号CLK、第1切替制御信号SW1、第2切替制御信号SW2、正相増幅電圧VP、逆相増幅電圧VN、減算制御信号VREF_EN、正相減算電圧SHa、逆相減算電圧SHb、サンプル/ホールド制御信号SH_EN、正相サンプル/ホールド電圧SHc、逆相サンプル/ホールド電圧SHd、第1比較電圧INC21、及び、第2比較電圧INC22が描写されている。上記したように、第3実施形態の磁気センサ200は、第1実施形態の磁気センサ10を基礎として、減算回路204と比較回路207との間に、サンプル/ホールド回路205とローパスフィルタ回路206を挿入した構成とされている。従って、第3実施形態の磁気センサ200であれば、サンプル/ホールド回路205の挿入によって、バイアス状態の切替時に生じる不要な過渡波形のマスク処理を行うことが可能となる。また、第3実施形態の磁気センサ200であれば、ローパスフィルタ回路206の挿入によって、ジッタ特性の改善量子化ノイズの低減を実現することが可能となる。なお、第3実施形態の磁気センサ200では、第2実施形態の磁気センサ100と異なり、減算回路204における減算処理の方向がφ2-φ1のみに限定されている。そのため、第3実施形態の磁気センサ200では、第1実施形態の磁気センサ1と同じく、オフセットキャンセル済み減算処理済みの第1比較電圧INC21及び第2比較電圧INC22を得るために、2周期分のクロック信号CLKが必要である。従って、磁界のサンプリング速度向上やジッタ特性の改善量子化ノイズの低減を重要視するのであれば、第2実施形態の構成を採用することが望ましい。一方、磁界のサンプリング速度向上よりも、磁気センサ200の回路規模縮小を優先するのであれば、第3実施形態の構成を採用する意義があると言える。<その他の変形例>また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。