力率を調整する主調整回路及び副調整回路と、前記主調整回路及び副調整回路が有するスイッチング素子を用いてそれぞれの出力電圧を制御する制御回路とを有する電源装置であって、前記主調整回路及び副調整回路は、交流電源の整流回路から得られる入力電圧を検出する入力電圧検出部と、それぞれの出力電圧を検出する出力電圧検出部と、前記スイッチング素子に流れる電流を検出する電流検出部とを有し、前記制御回路は、前記出力電圧検出部及び前記電流検出部からの検出結果に応じたスイッチング信号を前記スイッチング素子に出力するスイッチング制御部を有することを特徴とする電源装置。前記制御回路は、前記主調整回路及び副調整回路のそれぞれの出力電圧検出部から得られる出力電圧に応じて、前記スイッチング素子のそれぞれに流れる最大電流を制御することを特徴とする請求項1に記載の電源装置。前記制御回路は、前記主調整回路の前記出力電圧検出部から得られる出力電圧に応じて前記スイッチング素子のスイッチング周波数を制御することを特徴とする請求項1又は2に記載の電源装置。前記スイッチング制御部は、前記スイッチング周波数に基づいて、前記主調整回路及び副調整回路のそれぞれのスイッチング信号の立ち上がりを制御することを特徴とする請求項1乃至3のいずれか一項に記載の電源装置。前記スイッチング制御部は前記主調整回路及び副調整回路の前記出力電圧検出部から得られるそれぞれの出力電圧及び前記電流検出部から得られるそれぞれの電流値に基づいて、前記主調整回路及び副調整回路のそれぞれのスイッチング信号の立ち下がりを制御することを特徴とする請求項4に記載の電源装置。前記スイッチング制御部は、前記入力電圧検出部から得られるそれぞれの入力電圧と前記主調整回路及び副調整回路の前記出力電圧検出部から得られるそれぞれの出力電圧とを乗算した信号と、前記主調整回路及び副調整回路の前記電流検出部から得られるそれぞれの電流値とに基づいて、前記スイッチング信号の立ち下がりを制御することを特徴とする請求項5に記載の電源装置。前記制御回路は、前記入力電圧検出部から得られる入力電圧波形の高レベル部分を下げるよう調整する波形整形回路を有することを特徴とする請求項1乃至6のいずれか一項に記載の電源装置。上述した特許文献1に示すような手法は、PFCの出力が2つのPFCの出力を合成したものであり、2つのPFCは、出力電圧が等しく、位相のみ異なるほぼ同一の電気的条件を有する。このように、2つのPFCの出力を合成して用いる場合には、2つのPFCに対してスイッチング信号のON/OFFデューティー比を同一としても問題ないため、一方のPFCの制御信号を基準とし、その位相をずらして、他方のPFCの制御信号として用いている。しかしながら、上述した特許文献1に示すような手法では、例えば、複数のPFCの出力電圧に差があるような場合に、各PFCのスイッチング信号のON/OFFデューティー比が異なるように制御することができない。本発明は、上記の課題に鑑みてなされたものであり、複数のPFCの出力電圧に差があるような場合でも、マルチフェーズ制御を行って力率を改善する電源装置を提供することを目的とする。本発明は、上記目的を達成するために、力率を調整する主調整回路及び副調整回路と、前記主調整回路及び副調整回路が有するスイッチング素子を用いてそれぞれの出力電圧を制御する制御回路とを有する電源装置であって、前記主調整回路及び副調整回路は、交流電源の整流回路から得られる入力電圧を検出する入力電圧検出部と、それぞれの出力電圧を検出する出力電圧検出部と、前記スイッチング素子に流れる電流を検出する電流検出部とを有し、前記制御回路は、前記出力電圧検出部及び前記電流検出部からの検出結果に応じたスイッチング信号を前記スイッチング素子に出力するスイッチング制御部を有することを特徴とする。本発明によれば、複数のPFCの出力電圧に差があるような場合に、マルチフェーズ制御を行って力率を改善する。本発明は、例えば、ACAlternatingCurrent/DCDirectCurrentコンバータによる電源生成技術に関する。また、本発明は、例えば、複数の力率調整回路を並列接続したマルチフェーズ型PFCを提供する。<本発明の前提となる発明について>まず、本発明の前提となる発明について説明する。本出願人は、PFCとLLCとを直列に接続したスイッチング電源を複数個並列に用いて、各々のスイッチングタイミングの位相制御を行うマルチフェーズ型AC/DCコンバータに関し、マルチフェーズ型コンバータ特願2010-141160を出願している。このマルチフェーズ型コンバータは、複数のPFCの後段にそれぞれ設けられ、複数個並列に接続されたLLCの出力電力がそれぞれほぼ等しくなるように、LLCのそれぞれに接続されたPFCの出力電圧を、LLCからのフィードバック信号で変化させる。ここでは、各PFCのスイッチング周波数は等しく、スイッチングタイミングをPFCの数だけ位相をずらして制御することを想定している。したがって、例えば電気特性の異なるLLCの出力電力を一定にするため、各PFCの出力電圧を異ならせる場合には、スイッチング信号のON/OFFデューティー比が異なるように制御する。このマルチフェーズ型コンバータに対して、本出願人は、各PFCから出力される出力電圧により、マルチフェーズ制御を行うため、電源装置特願2010-234679を出願している。この電源装置では、例えば、複数のPFCのうち、1つのPFCをマスターPFCとし、他のPFCをスレーブPFCとして制御する。ここで、図2は、マルチフェーズ型PFCの全体構成を示す図である。また、図3は、マスターPFCとスレーブPFCとを制御する制御回路を示す図である。また、図4は、マスターPFCとスレーブPFCのタイミングチャートを示す図である。図2に示す電源装置102は、AC電源と、整流回路RFY2と、インダクタ素子L3~L5と、MOSFETQ3~Q5と、ダイオードD3~D5と、容量素子C2~C4と、抵抗R4~R11と、出力電圧端子Vout2~Vout4と、制御回路103とを有するように構成される。電源装置102では、出力電圧端子Vout2~Vout4からそれぞれ異なる電圧が出力される場合を想定し、それぞれ3つの出力電圧を得るため、同様なPFCを3つ有した構成となっている。すなわち、図2の例では、例えば出力電圧端子Vout2がマスターPFCからの電圧を出力する端子であり、出力電圧端子Vout3、Vout4がスレーブPFCからの電圧を出力する端子である。また、図3に示すように、制御回路103は、端子MULと、マスターPFCの帰還電圧入力端子FB1と、スレーブPFCの帰還電圧入力端子FB2~FB3と、出力端子GD1~GD3と、エラーアンプ1~3と、乗算器10~12と、パルス幅調整回路13~15と、シフトレジスタ16~17と、1/3分周器18と、発振器19とを有するように構成される。図3の例では、マスターPFCの出力電圧からのフィードバック信号FB1とMUL端子の電圧AC入力電圧とは、乗算器10で乗算され、乗算された信号が発振器19に入力し、発振器19から出力される周波数が決定される。発振器19から出力される周波数は、制御回路103の基準周波数となる。マスターPFCのスイッチング周波数は、発振器19から出力された基準周波数を、1/3分周器18で1/3例えばPFCの個数に分周して生成される。また、マスターPFCにおけるスイッチング信号のON/OFFデューティー比は、MUL端子の電圧AC入力電圧に応じて可変するパルス幅調整回路13によって決定される。スレーブPFCのスイッチング周波数は、マスターPFCのスイッチング信号からそれぞれ360°/PFCの個数ずつ、シフトレジスタ16~17により位相シフトした信号とする。また、スレーブPFCのスイッチング信号は、出力電圧からのフィードバック信号FB2、FB3とMUL端子の電圧AC入力電圧とが乗算器11~12で乗算され、乗算された信号により可変するパルス幅調整回路14~15によって決定される。上述した構成により、図2に示す電源装置102は、マスターPFCの出力電圧を一定に保つため、マスターPFCのスイッチング周波数を可変する。また、電源装置102は、マスターPFCと同一のスイッチング周波数で出力電圧を一定に保つようにするため、スイッチング信号のデューティー比を可変する。ここで、マスターPFCにおけるスイッチング信号と、スレーブPFCにおけるスイッチング信号とは、図4に示される。図4Aは、MUL端子の電圧波形AC全波整流波形を示している。また、図4Bは、発振器19から出力される発振器出力を示している。また、図4Cは、パルス幅調整回路13~15に入力されるクロック信号Fsw1~Fsw3を示している。すなわち、クロック信号Fsw1は、マスターPFCのクロック信号を示し、クロック信号Fsw2、Fsw3は、スレーブPFCのクロック信号を示している。また、図4Dは、パルス幅調整回路13~15で比較される2つの波形を示している。また、図4Eは、出力端子GD1~GD3から出力されるスイッチング信号を示している。図4EのGD1に示すマスターPFCのスイッチング信号のOFF幅は、例えば、図4Dのパルス幅調整回路13に示す一定の傾きを持った鋸歯状波と、MUL端子の電圧波形AC入力電圧波形に比例とによって決定される。すなわち、パルス幅調整回路13は、鋸歯状波のレベルがMUL端子の電圧波形レベルより小さいとき、GD1からLowレベルを出力するよう制御し、このスイッチング信号により、トランジスタQ3はOFFされる。また、鋸歯状波のレベルがMUL端子の電圧波形レベルよりも大きいとき、GD1からHighレベルを出力するよう制御し、このスイッチング信号により、トランジスタQ3はONされる。このように、マスターPFCの場合、MUL端子の電圧レベルは、マスターPFCの出力電圧に対して固定であるため、出力電圧が負荷変動によって変化しても、スイッチング信号GD1のOFF幅は影響されない。すなわち、マスターPFCでは、MUL端子の電圧に応じた電圧となるようスイッチング周波数を変化し、出力電圧が一定となるように制御される。また、図4Cのクロック信号Fsw2~Fsw3に示すように、スレーブPFCのスイッチング周波数は、マスターPFCのスイッチング周波数と同一である。一方、図4EのGD2及びGD3に示すスレーブPFCのスイッチング信号のOFF幅は、例えば、図4Dのパルス幅調整回路14~15に示す位相のみマスターPFCと異なる一定の傾きを持った鋸歯状波と、MUL端子の電圧波形AC入力電圧波形に比例と出力電圧からのフィードバック信号FB2~FB3とを乗算した信号と、に基づいて決定される。すなわち、スレーブPFCの場合、MUL端子の電圧レベルを、出力電圧からのフィードバック信号FB2、FB3の変動に応じて変化させ、上述した鋸歯状波に対して、スイッチング信号のON/OFFデューティー比をフィードバック信号の変動に応じて変化させる。このように、フィードバック信号に応じてON/OFFデューティー比を変化させることで、出力電圧が一定となるよう制御される。次に、一般的なPFC例えば、特許文献1に示すインターリーブPFCの制御方法について説明する。図5は、PFCの連続モード又は不連続モードを説明するための図である。一般的なPFCでは、通電する電流を検出し、通電電流の積分値がAC入力電圧に応じた正弦波になるように制御して力率を改善する。このときの制御方法には、図5Aに示す連続モードによる制御方法と、図5Bに示す不連続モードによる制御方法とがある。例えば、図5Aに示す連続モードの場合には、PFCコイルに流れる電流が、スイッチング信号MOSFETの制御OFFの状態で、0[A]まで下がり切らずに、次のONによって電流が増加する。したがって、スイッチング信号のON/OFFデューティー比にわずかに誤差が生じるだけでも、この誤差が1周期ごとに積み上げられた状態となるため、通電電流の積分値が正弦波のピークに向けて正弦波から離れていくことになり、力率が悪くなってしまう可能性がある。すなわち、上述した図2に示す電源装置102は、スイッチング周波数とそのデューティー比とによって通電電流の積分値がAC入力電圧に応じた正弦波となるように制御するが、力率を改善するためには、更にスイッチング周波数に対するON/OFFデューティー比の精度が求められている。なお、図5Bに示す不連続モードの場合、1周期ごとに無通電期間が生じるため、この無通電期間でON/OFFデューティー比の誤差が吸収され、上述した問題は生じない。本発明の実施形態では、上述にて説明したような検討に基づき、例えば上述した連続モードによる制御方法において、より力率を改善するため、各PFCのスイッチング信号のON/OFFデューティー比を決定する手段を変更する。具体的には、マスターPFCとスレーブPFCのスイッチング素子に流れる通電電流を検出する手段を設ける。また、通電電流の最大値を、例えば出力電圧からのフィードバック信号に基づいて設定することで、スイッチング素子のそれぞれに流れる最大電流を検出してスイッチング素子をOFFするように制御する。なお、スイッチング信号のスイッチング周波数は、出力電圧からのフィードバック信号とAC入力電圧を乗算した信号により固定されているため、スイッチング周波数のOFF期間は、1スイッチング周期中のON期間を差し引いた期間となる。<本発明の実施形態>以下、本発明の実施形態について詳細に説明する。<本実施形態に係る電源装置>図6は、本実施形態に係る電源装置の一例を示す図である。図6に示す電源装置110は、交流電源ACと、整流回路RFY3と、インダクタ素子L6~L8と、トランジスタnチャンネルMOSFETQ6~Q8と、抵抗R12~R22と、ダイオードD6~D8と、容量素子C5~C7と、制御回路111とを有するように構成される。すなわち、図6の例では、複数の異なる電圧を出力するマルチフェーズ型PFCの構成が示されている。また、図6に示す電源装置110は、出力電圧端子Vout5~7からそれぞれ異なる電圧が出力される場合を想定し、それぞれ3つの出力電圧を得るため、同一のPFC回路20-1~20-3を3つ有する。具体的には、PFC回路20-1は、インダクタ素子6と、トランジスタQ6と、抵抗R20と、ダイオードD6と、容量素子C5とを有するように構成される。また、PFC回路20-2は、インダクタ素子7と、トランジスタQ7と、抵抗R21と、ダイオードD7と、容量素子C6とを有するように構成される。また、PFC回路20-3は、インダクタ素子L8と、トランジスタ8と、抵抗R22と、ダイオードD8と、容量素子C7とを有するように構成される。なお、PFC回路20-1は、マスターPFC主調整回路とし、PFC回路20-2、PFC回路20-3は、スレーブPFC副調整回路とする。図6に示すように、交流電源ACを全波整流する整流回路RFY3の出力は、インダクタ素子L6、L7、L8に接続されている。また、整流回路RFY3の出力は、入力電圧検出部としての抵抗R12、抵抗R13とに直列接続され、更に接地端子GNDに接続されている。抵抗R12と抵抗R13とによって分圧された電圧は、制御回路111のMUL端子に接続されている。インダクタ素子L6の他端は、ダイオードD6のアノードに接続されていると共に、トランジスタQ6のドレインに接続されている。インダクタ素子L7の他端は、ダイオードD7のアノードに接続されていると共に、トランジスタQ7のドレインに接続されている。インダクタ素子L8の他端は、ダイオードD8のアノードに接続されていると共に、トランジスタQ8のドレインに接続されている。トランジスタQ6~Q8のソースは、各スイッチング素子の電流検出部としての抵抗R20~R22にそれぞれ接続されていると共に、通電電流検出端子IS1~IS3に接続されている。抵抗R20~R22の他端は、接地端子GNDに接続されている。ダイオードD6~D8のカソードは、出力電圧端子Vout5~Vout7に接続されている。出力電圧端子Vout5~Vout7とそれぞれ接地端子GNDとの間には、容量端子C5~C7とが接続されている。出力電圧端子Vout5と接地端子GNDとの間には、PFC回路20-1マスターPFCの出力電圧検出部としての抵抗R14と抵抗R15とが直列接続されている。出力電圧端子Vout6と接地端子GNDとの間には、PFC回路20-2スレーブPFCの出力電圧検出部としての抵抗R16とR17とが直列接続されている。出力電圧端子Vout7と接地端子GNDとの間には、PFC回路20-3スレーブPFCの出力電圧検出部としての抵抗R18と抵抗R19とが直列接続されている。抵抗R14と抵抗R15とによって分圧された電圧は、制御回路111の帰還電圧入力端子FB4に接続されている。抵抗R16と抵抗R17とによって分圧された電圧は、制御回路111の帰還電圧入力端子FB5に接続されている。抵抗R18と抵抗R19とによって分圧された電圧は、制御回路111の帰還電圧入力端子FB6に接続されている。トランジスタQ6のゲートは、制御回路111の出力端子GD4に接続され、トランジスタQ6は、制御回路111内で生成された信号スイッチング信号に応じてON/OFF動作をする。トランジスタQ7のゲートは、制御回路111の出力端子GD5に接続され、トランジスタQ7は、制御回路111内で生成された信号に応じてON/OFF動作をする。トランジスタQ8のゲートは、制御回路111の出力端子GD6に接続され、トランジスタQ8は、制御回路111内で生成された信号に応じてON/OFF動作をする。上述した抵抗R20~R22に生じる電圧は、トランジスタQ6~Q8の通電電流と比例関係にある。制御回路111は、抵抗R20~R22に生じる電圧を、通電電流検出端子IS1~IS3により検出し、検出した電圧値を、PFC回路20-1~20-3の各スイッチング信号のON/OFFデューティー比の制御に用いる。<制御回路111について>次に、図7を用いて、上述した電源装置110の制御回路111について説明する。図7は、図6に示す制御回路の一例を示すブロック図である。図7に示すように、制御回路111は、MUL端子と、帰還電圧入力端子FB4~FB6と、通電電流検出端子IS1~IS3と、出力端子GD4~GD6と、波形整形器21と、乗算器22~25と、発振器26と、1/3分周器27と、シフトレジスタ28~29と、スイッチング制御部としてのパルス幅調整回路30~32と、コンパレータ1~3と、エラーアンプ4~7とを有するように構成される。エラーアンプ4の非反転入力端子には、PFC回路20-1マスターPFCの帰還電圧入力端子FB4が接続されている。また、エラーアンプ4の反転入力端子-には、基準電圧VREF4が入力されるように接続されている。エラーアンプ4の出力は、乗算器22の一方の入力に接続されている。乗算器22の他方の入力には、波形整形器21の出力が接続されている。波形整形器21の入力には、AC入力電圧の入力状態を検出するMUL端子が接続されている。乗算器22の出力には、発振器26が接続されている。発振器26は、乗算器22の出力電圧値に応じた周波数を出力する。発振器26は、1/3分周器27の入力に接続されている。また、発振器26の出力は、シフトレジスタ28と、シフトレジスタ29とにクロックとして供給される。1/3分周器27の出力は、パルス幅調整回路30のセット端子Sと、シフトレジスタ28の一端に接続されている。シフトレジスタ28は、1/3分周器27から入力した信号を、発振器26から供給されたクロックで1クロック分シフトして、パルス幅調整回路31のセット端子Sと、シフトレジスタ29とに入力する。シフトレジスタ29は、シフトレジスタ28から入力した信号を、発振器26から供給されたクロックで1クロック分シフトして、パルス幅調整回路32のセット端子Sに入力する。パルス幅調整回路30は、1/3分周器27から出力されたパルス信号の立ち上がり又は立ち下がりに応じてセットされる。エラーアンプ5の反転入力端子-には、PFC回路20-1マスターPFCの帰還電圧入力端子FB4が接続されている。また、エラーアンプ5の非反転入力端子には、基準電圧VREF5が入力されるように接続されている。エラーアンプ5の出力は、乗算器23の一方の入力に接続されている。乗算器23の他方の入力には、波形整形器21の出力が接続されている。乗算器23の出力は、コンパレータ1の反転入力端子-に接続されている。コンパレータ1の非反転入力端子には、通電電流検出端子IS1が接続されている。コンパレータ1の出力は、パルス幅調整回30のリセット端子Rに接続される。パルス幅調整回路30は、コンパレータ1からの出力によりリセットされる。この結果、出力端子GD4からは、パルス幅調整回路30がセットされてからリセットされるまでのパルス幅ON幅を有するスイッチング信号が出力される。ここで、コンパレータ1は、通電電流検出端子IS1の出力が、乗算器23の出力より大きくなった時点でパルスを出力し、パルス幅調整回路30をリセットすることで、トランジスタQ6をOFFする。すなわち、コンパレータ1は、通電電流検出端子IS1の出力が、出力電圧からのフィードバック信号とMUL端子の電圧AC入力電圧とを乗算した値により設定された最大値電流上限値と一致した時点でパルスを出力し、トランジスタQ6をOFFする。このように、トランジスタQ6は、トランジスタQ6の通電電流の最大値が電流上限値を超えた時点で、OFFするように制御される。また、エラーアンプ6の反転入力端子-には、PFC回路20-2スレーブPFCの帰還電圧入力端子FB5が接続されている。エラーアンプ6の非反転入力端子には、基準電圧VREF6が入力されるように接続されている。エラーアンプ7の反転入力端子-には、PFC回路20-3スレーブPFCの帰還電圧入力端子FB6が接続されている。エラーアンプ7の非反転入力端子には、基準電圧VREF7が入力されるように接続されている。エラーアンプ6の出力は、乗算器24の一方の入力に接続されている。乗算器24の他方の入力には、波形整形器21の出力が接続されている。乗算器24の出力は、コンパレータ2の反転入力端子-に接続されている。コンパレータ2の非反転入力端子には、通電電流検出端子IS2が接続されている。コンパレータ2の出力は、パルス幅調整回路31のリセット端子Rに接続される。パルス幅調整回路31は、コンパレータ2からの出力によりリセットされる。なお、パルス幅調整回路31は、シフトレジスタ28から出力されたパルス信号の立ち上がり又は立ち下がりに応じてセットされる。この結果、出力端子5からは、パルス幅調整回路31がセットされてからリセットされるまでのON幅を有するスイッチング信号が出力される。コンパレータ2は、上述したコンパレータ1と同様に、通電電流検出端子IS2の出力が、乗算器24の出力より大きくなった時点でパルスを出力し、パルス幅調整回路31をリセットすることで、トランジスタQ7をOFFする。エラーアンプ7の出力は、乗算器25の一方の入力に接続されている。乗算器25の他方の入力には、波形整形器21の出力が接続されている。乗算器25の出力は、コンパレータ3の反転入力端子-に接続されている。コンパレータ3の非反転入力端子には、通電電流検出端子IS3が接続されている。コンパレータ3の出力はパルス幅調整回路32のリセット端子Rに接続されている。パルス幅調整回路32は、コンパレータ3からの出力によりリセットされる。また、パルス幅調整回路32は、シフトレジスタ29から出力されたパルス信号の立ち上がり又は立ち下がりに応じてセットされる。この結果、出力端子GD6からは、パルス幅調整回路32がセットされてからリセットされるまでのON幅を有するスイッチング信号が出力される。コンパレータ3は、上述したコンパレータ1と同様に、通電電流検出端子IS3の出力が、乗算器25の出力より大きくなつた時点でパルスを出力し、パルス幅調整回路32をリセットすることで、トランジスタQ8をOFFする。<制御回路111により制御された単一相のスイッチング波形と電流波形>次に、図8を用いて、上述した制御回路111により制御された単一相例えば、図6に示すPFC回路20-1~20-3のうち1つのスイッチング波形と、このスイッチング波形に応じてPFCコイル例えば、図6に示すインダクタ素子L6~L8のうち1つに流れる電流波形について説明する。図8は、図7に示す制御回路により制御された単一相のスイッチング波形と電流波形を示す図である。なお、図8に示すスイッチング信号の波形は、例えば図7に示すパルス幅調整回路30~32で制御されるトランジスタQ6~Q8のうち1つのスイッチング信号の波形を示している。図8に示す通電電流の最大値電流上限値は、上述したように、図7に示すコンパレータ1~3の各反転入力端子-に印加される電圧により設定される。図7の例では、各PFCの出力電圧からのフィードバック信号例えば図7に示すFB4~FB6と、MUL端子の電圧AC入力電圧とを乗算した値により設定される。ここで、通電電流の最大値は、例えば図7に示すエラーアンプ5~7の出力レベル各PFCの出力電圧の増減によって増減する。本実施形態では、負荷が変動出力電圧端子VoutからのDC電圧出力の先に接続された装置の消費電力が変動しても、DC出力電圧を一定に保つように出力電流が制御される。例えば、上述したエラーアンプ5の場合、基準電圧VREF5は、予めVout5×R15/R14R15=VREF5となるように設定されている。なお、基準電圧VREF6及び7も同様に設定されている。また、エラーアンプのゲインは、非常に大きいため、FB≒VREFとなる。例えば、PFC出力の負荷が大きくなる場合には、負荷に流れる電流が減少足りなくなるし、出力電圧端子Voutから出力される出力電圧が低下するFB<VREF。このとき、例えばエラーアンプの出力電圧は高くなり、コンパレータの非反転入力端子-に印加される電圧電流上限値が上昇する。この結果、図8に示す通電電流の最大値は上昇して、電流値が上昇した分だけ、スイッチング信号のON状態が長くなるため、PFCコイルに流れる電流例えば、図7に示すインダクタ素子L6に流れる電流が増加し、PFCの出力電圧も増加する。このようにして、DC出力電圧が一定に保つように制御される。また、PFC出力の負荷が軽くなると、負荷に流れる電流が増加し、出力電圧端子Voutから出力される出力電圧が高くなりFB>VREF、エラーアンプの出力電圧が低くなるため、コンパレータの非反転入力端子-に印加される電圧が低くなる。この結果、図8に示す通電電流の最大値は下降し、電流値が下降した分だけ、スイッチング信号は早くOFFされるため、PFCコイルに流れる電流が減少し、PFCの出力電圧も減少する。このようにして、DC出力電圧を一定に保つように制御される。なお、図8に示すスイッチング信号の立ち上がりは、1/3分周器27から出力されるパルスに基づいて決定され、スイッチング信号の立ち下がりは、各PFCの出力電圧とAC入力電圧に応じて設定された電流上限値に基づいて決定される。上述したように、制御回路111によれば、各PFCに通電する電流値の上限電流値を負荷に応じて制御することで、各PFCに流れる電流の平均値が正弦波を逸脱しないようにして力率の悪化を防ぐことが可能となる。また、上述した制御回路111によれば、各PFCに通電する電流値の電流上限値を正弦波状のAC入力電圧波形に応じて変化させることにより、ACゼロクロス付近のスイッチング周波数を速め、高周波ノイズを小さくすることが可能となる。<制御回路111により制御された3相のスイッチング波形と電流波形>次に、図9を用いて、上述した図7に示す制御回路111により制御された3相のスイッチング波形とPFCコイルに流れる電流波形について説明する。図9は、図7に示す制御回路により制御された3相のスイッチング波形と電流波形を示す図である。図9Aは、MUL端子の電圧波形を示している。また、図9Bは、インダクタ素子L6~L8に流れる電流波形を示している。また、図9Cは、出力端子GD4~GD6から出力される出力波形スイッチング波形を示している。また、図9Dは、通電電流検出端子IS1~IS3の電圧波形を示している。また、図9Eは、帰還電圧入力端子FB4~FB6の電圧波形を示している。なお、帰還電圧入力端子FB4~FB6は、上述したように基準電圧VREF5~7とほぼ等しい。図9Bの点線に示すように、PFC回路20-1~20-3の電流上限値通電電流の最大値は、図9Aに示すMUL端子の電圧波形と、図9Eに示す各出力電圧からのフィードバック信号とを乗算した値でそれぞれ設定される。図9Cの出力端子GD4~GD6におけるスイッチング波形に示すように、出力端子GD4~GD6のスイッチング信号は、図9Dに示す通電電流検出端子IS1~IS3の電圧値が設定された電流上限値以上になると、トランジスタQ6~Q8をOFFするように制御する。上述したように、図9Bに示すインダクタ素子L6~L8を流れる電流のピーク電流値は、それぞれ電流上限値を超えないように制御され、電流上限値に沿った正弦波状になるように制御される。<発振器26について>次に、図10を用いて、上述した図7に示す発振器26について説明する。図10は、発振器の回路図とその動作波形を示す図である。図10Aは、発振器26の回路図を示し、図10Bは、その動作波形を示している。図10Aに示すように、発振器26は、コンパレータ4~コンパレータ5と、RSフリップフロップRSFFと、オペアンプOP1と、抵抗R23と、容量素子C8とを有するように構成される。図7に示す乗算器22からの出力は、コンパレータ5の非反転入力端子に接続され、コンパレータ5の反転入力端子-は、オペアンプ1の出力端子に接続されている。また、オペアンプ1の出力端子は、コンパレータ4の非反転入力端子に接続されている。コンパレータ4の反転入力端子-は、任意の基準電圧VREFに接続されている。オペアンプ1の反転入力端子-と、オペアンプ1の出力端子との間には、容量素子C8が接続されている。オペアンプ1の反転入力端子-には、抵抗R23が接続され、オペアンプ1の非反転入力端子には、例えば電源電圧の1/2の電圧が印加される。上述した構成により、オペアンプ1は正負同一の傾きを持つランプ積分回路の構造となり、この傾きは容量素子C8と抵抗R23とにより決定される。コンパレータ4とコンパレータ5とでは、オペアンプ1のランプ波形の出力と、基準電圧VREF、乗算器22とを比較し、RSFFでそれぞれセット、リセットを交互に繰り返す。この動作により、基準周波数が決定される。例えば、図10Bに示すように、PFCの出力の負荷が重くなると、乗算器22の出力レベルが下降し、基準周波数Qは遅くなる。また、PFCの出力の負荷が軽くなると、乗算器22の出力レベルが上昇して、基準周波数は速くなる。<波形整形器21について>次に、図11及び図12を用いて、上述した波形整形器21について説明する。図11は、波形整形器の回路図である。図12は、図11に示す波形整形器により波形を歪ませた場合と波形を歪ませてない場合の例を示す図である。図11に示すように、波形整形器21は、オペアンプ2~オペアンプ3と、抵抗R24~27と、ダイオード9とを有するように構成される。オペアンプ2の非反転入力端子には、MUL端子が接続され、オペアンプ2の反転入力端子-には、オペアンプ2の出力端子が接続され、オペアンプ2は、ボルテージフォロワーとして用いられる。オペアンプ2の出力端子は、抵抗R24と接続され、抵抗R24の他端は、抵抗R25と、オペアンプ3の非反転入力端子に接続されている。抵抗R24の他端は、ダイオードD9と接続され、ダイオードD9の他端は、接地端子GNDに接続されている。オペアンプ3の反転入力端子-は、抵抗R26と抵抗R27に接続され、抵抗R27の他端は、接地端子GNDに接続されている。オペアンプ3の出力端子は、抵抗R26に接続され、抵抗R26と抵抗R27との抵抗比で正増幅回路を形成し、乗算器22に出力される。波形整形器21は、上述した構成を有するため、MUL端子から入力されたAC全波整流波形がダイオードD9のVF以下である場合、オペアンプ3の非反転入力端子には、MUL端子にかかる電圧とほぼ同じ電圧が印加される。一方、MUL端子から入力されたAC全波整流波形がダイオードD9のVF以上になると、抵抗R24と抵抗R25との抵抗比に応じて分圧された電圧となり、結果としてdV/dtを変化することが可能となる。これにより、例えばAC全波整流波形の高レベル部分を下げるよう調整することが可能となる。図12Aは、AC全波整流波形を歪ませない場合を示し、図12Bは、AC全波整流波形を歪ませた場合を示している。上述した図10Bに示すように、発振器26では、任意の基準電圧VREFと乗算器22からの出力波形との電圧差により、基準周波数が決定される。したがって、図12AのAC全波整流波形と、図12BのAC全波整流波形とを比較すると、図12Bの波形を歪ませた場合の方が、発振器26で決定される基準周波数のパルスのON幅が一定となっている。上述したように、制御回路111は、波形整形器21により、スイッチング周波数や各PFCに流れる電流上限値を調整することが可能となるため、各PFCに流れる電流の平均値が正弦波となるように調整することが可能となる。<他の制御回路とその動作波形について>次に、図13及び図14を用いて、上述した図6に示す電源装置110に用いられる他の制御回路の一例について説明する。図13は、他の制御回路の一例を示すブロック図である。また、図14は、図13に示す制御回路により制御された単一相のスイッチング波形と電流波形を示す図である。なお、図13に示す制御回路は、例えば高周波ノイズを考慮しない場合等に用いることができる。図13に示す制御回路112は、MUL端子と、帰還電圧入力端子FB4~FB6と、通電電流検出端子IS1~IS3と、出力端子GD4~GD6と、波形整形器21と、乗算器22と、発振器26と、1/3分周器27と、シフトレジスタ28~29と、パルス幅調整回路30~32と、コンパレータ1~3と、エラーアンプ4~7とを有するように構成される。制御回路112は、図7に示す制御回路111と比較して、波形整形器21の出力と、エラーアンプ5~7の出力とが入力される乗算器23~25を有していない点で異なる。すなわち、制御回路112では、コンパレータ1~3の反転入力端子-に、エラーアンプ5~7の出力部が直接接続されている。ここで、コンパレータ1~3の反転入力端子-に印加される電圧は、インダクタ素子L6~L8を流れる通電電流の最大値電流上限値を設定している。図14に示すように、制御回路112で設定される通電電流の最大値は、図8に示す通電電流の最大値と異なり、MUL端子の電圧AC入力電圧に関係なく、エラーアンプ5~7の出力レベル、すなわち、各PFCの出力電圧によって設定される。なお、図14に示す通電電流の最大値は、図8に示す通電電流の最大値と同様に、PFC出力の負荷が大きくなると上昇し、PFC出力の負荷が軽くなると下降する。図14に示すスイッチング信号例えば出力端子GD4~GD6は、PFCコイルに流れる電流通電電流検出端子ISの電圧値が設定された電流上限値以上になると、トランジスタQ6~Q8をOFFするように制御する。これにより、例えばインダクタ素子L6~L8に流れるピーク電流は、それぞれの電流上限値を超えないように制御される。このように、制御回路112では、マスターPFC及びスレーブPFCのスイッチング信号の立ち下がりを、各PFCの出力電圧に応じて設定されたPFCの電流上限値に基づいて制御する。上述したように、制御回路112によれば、各PFCに通電する電流値の上限電流値を負荷に応じて制御することで、各PFCに流れる電流の平均値が正弦波を逸脱しないようにして力率の悪化を防ぐことが可能となる。なお、上述した例では、3相のマルチフェーズ型PFCを用いて説明したが、本発明においてはこれに限定されず、例えば分周器やシフトレジスタを含むスレーブPFCの回路を増やすことで、更に複数相のマルチフェーズ型PFCに対応可能である。上述したように、本発明の実施の形態によれば、複数のPFCの出力電圧に差があるような場合でも、マルチフェーズ制御を行って力率を改善することが可能となる。以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形、変更が可能である。