"矩形波電圧を出力する複数のDC-DC変換部と、前記複数のDC-DC変換部のそれぞれに対応して一つずつ設けられ、対応するDC-DC変換部の出力端子に一端が接続され他端が共通の外部出力端子に接続される複数のインダクタ素子と、前記複数のDC-DC変換部の出力端子にそれぞれ一つずつ接続され、対応するDC-DC変換部から出力される矩形波電圧のデューティ比を検出する複数のデューティ検出回路と、前記複数のデューティ検出回路の出力信号を、2つずつ組にした各組ごとに比較した結果に基づいて、各組の矩形波電圧のデューティ比が等しくなるように、各組内の一方のデューティ検出回路に接続されたDC-DC変換部のデューティ比を調整するデューティ調整回路と、を備え、前記複数のデューティ検出回路のそれぞれは、前記矩形波電圧が所定の電圧レベル以上の期間内の前記矩形波電圧の平均電圧の電圧レベル、あるいは、前記矩形波電圧が所定の電圧レベル未満の期間内の前記矩形波電圧の平均電圧の電圧レベルにより、前記デューティ比を検出し、前記デューティ調整回路は、各組における2つのデューティ検出回路で検出された平均電圧同士の電圧差を電流信号に変換する電圧電流変換器を有し、前記DC-DC変換部は、前記矩形波電圧の分圧電圧を生成する分圧抵抗部と、前記分圧電圧と基準電圧との電圧差に応じて前記矩形波電圧のデューティ比を制御するデューティ制御回路と、を有し、前記電圧電流変換器に接続される前記DC-DC変換部内の前記分圧抵抗部は、前記電流信号に応じた前記分圧電圧を生成し、各組内の一方のデューティ検出回路に接続された前記DC-DC変換部内の前記分圧抵抗部の抵抗値と、他方のデューティ検出回路に接続された前記DC-DC変換部内の前記分圧抵抗部の抵抗値とは異なり、前記デューティ調整回路は、前記電圧電流変換器を内蔵する電流出力可能な差動増幅器であることを特徴とするDC-DCコンバータ。矩形波電圧を出力する複数のDC-DC変換部と、前記複数のDC-DC変換部のそれぞれに対応して一つずつ設けられ、対応するDC-DC変換部の出力端子に一端が接続され、他端が共通の外部出力端子に接続される複数のインダクタ素子と、前記複数のDC-DC変換部の出力端子にそれぞれ一つずつ接続され、対応するDC-DC変換部から出力される矩形波電圧のデューティ比を検出する複数のデューティ検出回路と、前記複数のデューティ検出回路の出力信号を、2つずつ組にした各組ごとに比較した結果に基づいて、各組の矩形波電圧のデューティ比が等しくなるように、各組内の一方のデューティ検出回路に接続されたDC-DC変換部のデューティ比を調整するデューティ調整回路と、を備えることを特徴とするDC-DCコンバータ。前記複数のデューティ検出回路のそれぞれは、前記矩形波電圧が所定の電圧レベル以上の期間内の前記矩形波電圧の平均電圧の電圧レベル、あるいは、前記矩形波電圧が所定の電圧レベル未満の期間内の前記矩形波電圧の平均電圧の電圧レベルにより、前記デューティ比を検出することを特徴とする請求項2に記載のDC-DCコンバータ。前記デューティ調整回路は、各組における2つのデューティ検出回路で検出された平均電圧同士の電圧差を電流信号に変換する電圧電流変換器を有し、前記DC-DC変換部は、前記矩形波電圧の分圧電圧を生成する分圧抵抗部と、前記分圧電圧と基準電圧との電圧差に応じて前記矩形波電圧のデューティ比を制御するデューティ制御回路と、を有し、前記電圧電流変換器に接続される前記DC-DC変換部内の前記分圧抵抗部は、前記電流信号に応じた前記分圧電圧を生成することを特徴とする請求項3に記載のDC-DCコンバータ。各組内の一方のデューティ検出回路に接続された前記DC-DC変換部内の前記分圧抵抗部の抵抗値と、他方のデューティ検出回路に接続された前記DC-DC変換部内の前記分圧抵抗部の抵抗値とは異なることを特徴とする請求項4に記載のDC-DCコンバータ。前記デューティ調整回路は、前記電圧電流変換器を内蔵する電流出力可能な差動増幅器であることを特徴とする請求項4または5に記載のDC-DCコンバータ。本発明は、複数のDC-DC変換部を均等に動作させて直流出力電圧を生成可能なDC-DCコンバータを提供するものである。本発明の一態様では、矩形波電圧を出力する複数のDC-DC変換部と、前記複数のDC-DC変換部のそれぞれに対応して一つずつ設けられ、対応するDC-DC変換部の出力端子に一端が接続され、他端が共通の外部出力端子に接続される複数のインダクタ素子と、前記複数のDC-DC変換部の出力端子にそれぞれ一つずつ接続され、対応するDC-DC変換部から出力される矩形波電圧のデューティ比を検出する複数のデューティ検出回路と、前記複数のデューティ検出回路の出力信号を、2つずつ組にした各組ごとに比較した結果に基づいて、各組の矩形波電圧のデューティ比が等しくなるように、各組内の一方のデューティ検出回路に接続されたDC-DC変換部のデューティ比を調整するデューティ調整回路と、を備えるDC-DCコンバータが提供される。以下、図面を参照しながら、本発明の実施形態を説明する。第1の実施形態図1は第1の実施形態に係るDC-DCコンバータ1の概略構成を示すブロック図である。図1のDC-DCコンバータ1は、2つのDC-DC変換部2a,2bを並列接続して、両DC-DC変換部2a,2bのデューティ比が略等しくなるように制御するものである。より具体的には、図1のDC-DCコンバータ1は、2つのDC-DC変換部2a,2bと、各DC-DC変換部2a,2bの出力端子に接続されたTon検出回路3a,3bと、両Ton検出回路3a,3bの出力電圧の差電圧を検出する差動アンプ4と、差動アンプ4の出力電圧を検波および平均化する検波平均化回路5と、検波平均化回路5の出力電圧を電流信号に変換する電圧-電流変換器6とを備えている。各DC-DC変換部2a,2bの出力端子にはコイルLa,Lbの一端が接続されており、コイルLa,Lbの他端はいずれもDC-DCコンバータ1の出力端子OUTに接続されている。各DC-DC変換部2a,2bは、直流入力電圧を矩形波電圧に変換する。矩形波電圧のデューティ比は、直流電流電圧の電圧レベルに応じて変化する。これら矩形波電圧は、コイルLa,Lbを介することにより、直流出力電圧Voutに変換されて出力端子OUTから出力される。出力端子OUTの出力電圧Voutは、各DC-DCコンバータ1の帰還端子FB1、FB2に帰還される。より具体的には、帰還端子FB1の電圧VRB1は、直流出力電圧Voutを抵抗素子R1,R2で抵抗分圧した電圧=VoutR2/R1R2であり、帰還端子FB2の電圧VRB2は、直流出力電圧Voutを抵抗素子R3,R4,R5で抵抗分圧した電圧=VoutR4R5/R3R4R5である。本実施形態では、抵抗素子R4とR5を合算した抵抗値が抵抗素子R2の抵抗値よりも大きくなるようにしている。その理由については、後に詳述するが、電圧-電流変換器6の構成を簡略化するためである。Ton検出回路3a,3bは、対応するDC-DC変換部2a,2bの出力電圧により、DC-DC変換部2a,2bのデューティ比を検出する。図2はTon検出回路3a,3bの内部構成の一例を示す回路図である。図2のTon検出回路3a,3bは、DC-DC変換部2aまたは2bの出力端子に接続されるダイオードD1と、ダイオードD1のカソード端子に接続される積分回路7と、積分回路7に接続される放電回路8とを有する。積分回路7は、ダイオードD1のカソード端子と差動アンプ4の入力端子との間に接続される抵抗素子R6と、差動アンプ4の入力端子と接地端子との間に接続されるコンデンサC1とを有する。放電回路8は、DC-DCコンバータ1の出力端子と差動アンプ4の入力端子との間に接続される抵抗素子R7を有する。ダイオードD1は、DC-DC変換部2a,2bの出力信号が所定の閾値電圧を超える場合に、その信号を通過させて、積分回路7で電圧の平均化処理を行う。また、DC-DCコンバータ1の出力電圧がゼロになると、コンデンサC1の蓄積電荷を放電回路8を介して放電する。図3は検波平均化回路5および電圧-電流変換器6の内部構成の一例を示す回路図である。図3の検波平均化回路5は、差動アンプ4の出力端子に接続されるダイオードD2と、ダイオードD2のカソード端子に接続される積分回路9と、この積分回路9に接続される放電回路10とを有する。電圧-電流変換器6は、放電回路10に接続されている。積分回路9は、ダイオードD2のカソード端子と接地端子との間に直列接続される抵抗素子R8およびコンデンサC2を有する。放電回路10は、コンデンサC2に並列接続される抵抗素子R9を有する。電圧-電流変換器6は、DC-DC変換部2a,2bの帰還端子FB2と接地端子の間に直列接続されるNchMOSトランジスタQ3および抵抗素子R10を有する。ダイオードD2、積分回路9および放電抵抗R9は、差動アンプ4の出力電圧を検波および平均化し、NchMOSトランジスタQ3と抵抗素子R10は、検波および平均化した電圧を電流信号に変換する。次に、DC-DC変換部2a,2bの内部構成について説明する。2つのDC-DC変換部2a,2bは、いずれも共通した内部構成を有し、エラーアンプ11と、三角波発振器12と、パルス幅変調器13と、プレドライバ14と、ハイサイド側トランジスタQ1と、ロウサイド側トランジスタQ2とを有する。エラーアンプ11は、帰還電圧VFB1またはVFB2を、基準電圧Vref1またはVref2と比較して、電圧差に応じたエラー信号を出力する。パルス幅変調器13は、エラー信号を三角波発振器12の出力電圧と比較して、パルス幅変調信号を出力する。プレドライバ14は、パルス幅変調信号に基づいて、ハイサイド側トランジスタQ1とロウサイド側トランジスタQ2を切替制御して、出力信号である矩形波電圧のデューティ比を調整する。図4はDC-DC変換部2a,2bから出力される矩形波電圧波形の一例を示す波形図である。図4では、DC-DC変換部2a,2bから出力される矩形波電圧がハイレベルのときをTon期間、ロウレベルのときをToff期間と呼んでおり、Ton/TonToff=Tがデューティ比である。図4からわかるように、TonからToffに移行するときに、いったん電圧が落ち込んでいる。この期間はデッド期間と呼ばれるものであり、ハイサイド側トランジスタQ1とロウサイド側トランジスタQ2の双方がオフの期間である。デッド期間を設ける理由は、TonからToff、あるいはToffからTonに切り替わるときに、ハイサイド側トランジスタQ1とロウサイド側トランジスタQ2の双方がオンして貫通電流が流れるのを防止するためである。次に、図1のDC-DCコンバータ1の動作を説明する。各DC-DC変換部2a,2bの出力信号は、対応するTon検出回路3a,3bに入力されて、この出力信号のデューティ比が検出される。より具体的には、Ton検出回路3a,3bは、DC-DC変換部2a,2bの出力信号のデューティ比に応じた電圧レベルを持つ電圧信号を出力する。そして、差動アンプ4は、これら2つのTon検出回路3a,3bの出力信号の電圧レベルを比較して、電圧差に応じた信号を出力する。差動アンプ4の出力信号は、検波平均化回路5で電圧レベルが平均化された後、電圧-電流変換器6で電流信号に変換される。したがって、電圧-電流変換器6は、両DC-DC変換部2a,2bのデューティ比の差に応じた電流信号を出力することになる。電圧-電流変換器6から出力された電流信号は、DC-DC変換部2bの帰還端子FB2に接続された抵抗素子R4,R5に流れる。これにより、帰還電圧VFB2の電圧レベルは、DC-DC変換部2bのデューティ比がDC-DC変換部2aのデューティ比より大きいほど、高くなる。エラーアンプ11は、帰還電圧VFB1,VFB2と基準電圧Vref1,Vref2との電圧差に応じた信号を出力する。したがって、DC-DC変換部2b内のエラーアンプ11は、DC-DC変換部2bのデューティ比がDC-DC変換部2aのデューティ比より大きいほど、小さい電圧レベルの信号を出力する。パルス幅変調器13は、エラーアンプ11の出力電圧レベルが大きいほど、パルス幅の広いパルス幅変調信号をプレドライバ14に供給する。よって、両DC-DC変換部2a,2bのデューティ比の差に応じて、ハイサイド側トランジスタQ1とロウサイド側トランジスタQ2のオン/オフ期間が調整されて、矩形波電圧が生成されることになる。例えば、DC-DC変換部2bに接続されたTon検出回路3bで検出されたデューティ比が、DC-DC変換部2aに接続されたTon検出回路3aで検出されたデューティ比よりも大きかったとする。この場合、差動アンプ4の出力電圧レベルは大きくなり、電圧-電流変換器6から出力される電流信号の振幅も大きくなる。よって、帰還端子FB2に接続された抵抗素子R4,R5の両端電圧VFB2がより大きくなり、エラーアンプ11の出力電圧レベルは低くなる。よって、ハイサイド側トランジスタQ1のオン期間が短くなるように制御され、矩形波電圧のデューティ比が小さくなる。このような制御により、2つのDC-DC変換部2a,2bのデューティ比は互いに等しくなるように、帰還制御される。本実施形態では、DC-DC変換部2bの帰還端子FB2に接続された抵抗素子R4とR5を合算した抵抗値を、DC-DC変換部2aの帰還端子FB1に接続された抵抗素子R2の抵抗値よりも大きくしている。これにより、電圧-電流変換器6からの電流が抵抗素子R4とR5を通って接地端子に流れることになり、抵抗素子R4とR5の両端電圧差が帰還電圧VFB2になる。すなわち、抵抗素子R4とR5を合算した抵抗値を抵抗素子R2の抵抗値よりも大きくすることで、電圧-電流変換器6からの電流が抵抗素子R4とR5に流れるようにオフセットを与えることになる。また、電圧-電流変換器6は、常に抵抗素子R4とR5に電流を流すようになり、外部からの電流を内部に引き込む動作は行わないため、電圧-電流変換器6の内部構成を簡略化できる。なお、DC-DC変換部2bの帰還端子FB2に接続された抵抗素子R4とR5を合算した抵抗値を、DC-DC変換部2aの帰還端子FB1に接続された抵抗素子R2の抵抗値よりも小さくしてもよい。この場合は、DC-DC変換部2bの出力端子からの電流が電圧-電流変換器6に流れ込むことになり、流れ込む電流の量は、両DC-DC変換部2a,2bのデューティ比の差に依存する。すなわち、電圧-電流変換器6は、外部からの電流を内部に引き込む動作のみを行うことにより、やはり電圧-電流変換器6の内部構成を簡略化できる。このように、DC-DC変換部2bの帰還端子FB2に接続された抵抗素子R4とR5を合算した抵抗値を、DC-DC変換部2aの帰還端子FB1に接続された抵抗素子R2の抵抗値より大きくすれば、電圧-電流変換器6は電流を帰還端子FB2側に送り出す作用を行い、DC-DC変換部2bの帰還端子FB2に接続された抵抗素子R4とR5を合算した抵抗値を、DC-DC変換部2aの帰還端子FB1に接続された抵抗素子R2の抵抗値より小さくすれば、電圧-電流変換器6は電流を引き込む作用を行う。どちらにしても、両DC-DC変換部2a,2bのデューティ比が等しくなるような制御を行うことができる。上述したように、第1の実施形態では、両DC-DC変換部2a,2bの出力端子にそれぞれTon検出回路3a,3bを設けて出力信号のデューティ比を検出し、デューティ比の差に応じた電流信号を帰還制御して、ハイサイド側トランジスタQ1とロウサイド側トランジスタQ2のオン/オフ期間を調整するため、両DC-DC変換部2a,2bのデューティ比を等しくすることができ、大容量負荷の駆動を、両DC-DC変換部2a,2bで均等に分担することができ、大容量負荷を駆動する場合であっても電源電圧レベルの安定化が図れる。第2の実施形態上述したTon検出回路3a,3bは、DC-DC変換部2a,2bの出力端子のデューティ比を検出するものであり、図2に示すように、ダイオードD1により、Ton期間のみ出力信号を通過させて、その通過信号の電圧平均化処理を行っている。これに対して、Toff期間のみ出力信号を通過させるような変形例も可能である。この場合、Ton検出回路3a,3bの代わりに、Toff検出回路21a,21bが設けられる。図5は第2の実施形態に係るDC-DCコンバータ1の概略構成を示すブロック図である。図5では、図1と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。図5のDC-DCコンバータ1は、各DC-DC変換部2a,2bの出力端子に接続されるToff検出回路21a,21bを有する。Toff検出回路21a,21bは、DC-DC変換部2a,2bの出力信号が所定電圧レベル以下の期間内に、その出力信号の平均電圧を検出する。これにより、結果として、Toff検出回路21a,21bは、図2のTon検出回路3a,3bと同様に、デューティ比を検出する。図6はToff検出回路21a,21bの内部構成の一例を示す回路図である。図6のToff検出回路21a,21bは、図2のTon検出回路3a,3bと比べて、ダイオードD1の接続の向きが異なっており、その他の構成は共通である。図6のToff検出回路21a,21bでは、DC-DC変換部2a,2bの出力端子にダイオードのカソード端子が接続されているため、DC-DC変換部2a,2bの出力信号が所定電圧レベル以下の場合に、ダイオードはその信号を通過させて、平均化処理を行う。図7は図5のDC-DCコンバータ1内の差動アンプ4の出力端子に接続される検波平均化回路5と電圧-電流変換器6の内部構成を示す回路図である。図7の検波平均化回路5は、ダイオードD2と、積分回路9と、充電回路22とを有する。図7の検波平均化回路5を図3の検波平均化回路5と比較すると、ダイオードD2の接続の向きが異なることと、放電回路10の代わりに充電回路22が接続されていることとが異なる。充電回路22は、電源端子と積分回路9の出力端子との間に接続される抵抗素子R9を有する。また、図7の電圧-電流変換器6は、電源端子と帰還端子FB2との間に直列接続される抵抗素子R10とPchMOSトランジスタQ4とを有する。図7の電圧-電流変換器6を図3の電圧-電流変換器6と比較すると、抵抗素子R10が接地端子ではなく電源端子に接続され、かつ、トランジスタQ4の導電型がP型であることが異なる。このように、第2の実施形態では、各DC-DC変換部2a,2bの出力端子にToff検出回路21a,21bを接続して、デューティ比を検出するため、Ton検出回路3a,3bを接続した場合と同様に、両DC-DC変換部2a,2bのデューティ比が等しくなるような制御が可能となる。第3の実施形態第3の実施形態は、差動アンプ4、検波平均化回路5および電圧-電流変換器6を統合するものである。図8は第3の実施形態に係るDC-DCコンバータ1の内部構成を示すブロック図である。図8では、図1や図5と共通する構成部分には同一符号を付しており、以下では相違点を説明する。図8のDC-DCコンバータ1は、図1のDC-DCコンバータ1と比較して、Ton検出回路3a,3bの代わりに平均化回路23a,23bを有し、差動アンプ4、検波平均化回路5および電圧-電流変換器6を統合した電流出力アンプ24を有する点で異なる。図9は図8の平均化回路23a,23bの内部構成の一例を示すブロック図である。図9の平均化回路23a,23bは、図2のTon検出回路3a,3bからダイオードD1を削除した構成である。図9の平均化回路23a,23bは、対応するDC-DC変換部2a,2bの出力信号を、その電圧レベルに依存せずに平均化する処理を行う。図8の電流出力アンプ24は、両平均化回路23a,23bの出力電圧差に応じた電流信号を生成する。これにより、電流出力アンプ24の出力電流波形は、図1の電圧-電流変換器6の出力電流波形と同様になる。このように、第3の実施形態では、Ton検出回路3a,3bやToff検出回路21a,21bよりも回路構成を簡略化した平均化回路23a,23bを設け、かつ差動アンプ4、検波平均化回路5および電圧-電流変換器6を統合した電流出力アンプ24を有するため、DC-DCコンバータ1の回路規模を第1および第2の実施形態のDC-DCコンバータ1よりも簡略化できる。第4の実施形態第1~第3の実施形態では、DC-DCコンバータ1内に並列接続された2つのDC-DC変換部2a,2bを設ける例を説明したが、並列接続された3つ以上のDC-DC変換部をDC-DCコンバータ1内に設けてもよい。図10は第4の実施形態に係るDC-DCコンバータ1の概略構成を示すブロック図である。図10のDC-DCコンバータ1は、図1のDC-DCコンバータ1と比較して、3つのDC-DC変換部2a,2b,2cを備えるとともに、差動アンプ4、検波平均化回路5および電圧-電流変換器6を2つずつ備えている。また、電圧-電流変換器6の出力端子に接続されたDC-DC変換部2b,2cの帰還端子と、接地端子との間には、2つの抵抗素子R4,R5が直列接続されている。差動アンプ4は、DC-DC変換部2aに接続されたTon検出回路3aの出力電圧を基準として、残りの2つのDC-DC変換部2b,2cに接続されたTon検出回路3b,3cの出力電圧との間で、それぞれ電圧差を検出する。電圧-電流変換器6は、対応する差動アンプ4で検出された電圧差に応じた電流信号を、対応するDC-DC変換部2b,2c内の帰還端子に接続された抵抗素子R4,R5に供給する。帰還端子FB2と接地端子の間に直列接続された2つの抵抗素子R4,R5の抵抗値の合計は、電圧-電流変換器6からの電流信号が帰還されない帰還端子FB1と接地端子の間に接続された抵抗素子R2の抵抗値よりも、大きく設定されている。これにより、第1の実施形態で説明したように、電圧-電流変換器6からの電流信号は、常に、直列接続された抵抗素子に引き込まれることになり、電圧-電流変換器6の構成を簡略化できる。なお、第1の実施形態で説明したように、帰還端子FB2と接地端子の間に直列接続された2つの抵抗素子R4,R5の抵抗値の合計を、電圧-電流変換器6からの電流信号が帰還されない帰還端子FB1と接地端子の間に接続された抵抗素子R2の抵抗値よりも小さく設定してもよい。この場合は、コイルLbと抵抗素子R3を通過した電流を電圧-電流変換器6に常に引き込むことになり、この場合も電圧-電流変換器6の構成を簡略化できる。図11は図10の第1変形例に係るDC-DCコンバータ1の概略構成を示すブロック図である。図11のDC-DCコンバータ1は、差動アンプ4で比較を行う対象が図10と異なっている。図11の差動アンプ4は、隣り合うDC-DCコンバータ1に接続された2つのTon検出回路3a,3bまたは3b,3cの出力電圧同士を比較して、その電圧差を検出する。図12は図10の第2変形例に係るDC-DCコンバータ1の概略構成を示すブロック図である。図12のDC-DCコンバータ1は、Ton検出回路3a,3b,3cの代わりに図9の平均化回路23a,23b,23cを備え、差動アンプ4、検波平均化回路5および電圧-電流変換器6を統合した電流出力アンプ24を備える点で、図10のDC-DCコンバータ1と異なっている。図13は図10の第3変形例に係るDC-DCコンバータ1の概略構成を示すブロック図である。図13のDC-DCコンバータ1は、Ton検出回路3a,3b,3cの代わりに図9の平均化回路23a,23b,23cを備え、差動アンプ4、検波平均化回路5および電圧-電流変換器6を統合した電流出力アンプ24を備える点で、図11のDC-DCコンバータ1と異なっている。このように、第4の実施形態では、DC-DC変換部2a,2b,2cを3つ備えている場合には、2つずつのDC-DC変換部のデューティ比を比較した結果をそれぞれ帰還制御することで、すべてのDC-DC変換部2a,2b,2cのデューティ比を一致させることができる。DC-DC変換部がn個nは2以上の整数ある場合は、これらDC-DC変換部を2個ずつのn-1組に分けて、各組ごとに、差動アンプ4でデューティ比の差を検出して、帰還制御すればよい。第5の実施形態図1等では、差動アンプ4の出力端子に検波平均化回路5を接続し、その後段に電圧-電流変換器6を接続しているが、検波平均化回路5を省略してもよい。図14は第5の実施形態に係るDC-DCコンバータ1の概略構成を示すブロック図である。図14は差動アンプ4の出力端子に直接、電圧-電流変換器6が接続されている点で図1と異なっている。なお、図14は、図1のTon検出回路3a,3bの代わりに図9に内部構成を示した平均化回路23a,23bを備えているが、これは本質的な違いではなく、平均化回路23a,23bの代わりに、Ton検出回路3a,3bやToff検出回路21a,21bを接続してもよい。図15は図14の電圧-電流変換器6の内部構成の一例を示す回路図である。図15の電圧-電流変換器6は、帰還端子FB2と接地端子の間に直列接続されたNPNトランジスタまたはNchMOSトランジスタQ3と、抵抗素子R10とを有する。図15のDC-DCコンバータ1は、検波平均化回路5がない分だけ図1よりも構成を簡略化でき、回路面積および部品コストの削減を図れる。図16は図15の変形例であり、3つのDC-DC変換部2a,2b,2cを備えた例を示すブロック図である。図16のDC-DCコンバータ1は、差動アンプ4の出力端子に電圧-電流変換器6が直接接続されている点を除いて、図12のDC-DCコンバータ1と同様に構成されている。図17は図13の変形例であり、差動アンプ4の出力端子に電圧-電流変換器6が直接接続されている点を除いて、図13のDC-DCコンバータ1と同様に構成されている。このように、差動アンプ4の出力端子に電圧-電流変換器6を直接接続した場合であっても、各DC-DC変換部のデューティ比を一致させるための電流信号を生成できる。また、検波平均化回路5を省略することは、DC-DCコンバータ1内に設けられるDC-DC変換部の数が多いほど、回路面積削減の効果が大きくなる。本発明の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本発明の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。"