段階的に接続された複数の回路ブロックを備え、夫々の回路ブロックが、演算回路と、該演算回路に対して2相式制御を行う制御回路とを有する非同期式回路であって、1段目の回路ブロックに対して、該回路ブロックが休止相を開始したときに初期化を開始し、最下段の回路ブロックが休止相を開始したときに稼働相を開始し、2段目の回路ブロックに対して、1段目の回路ブロックが初期化を開始したときに稼働相を開始し、1段目の回路ブロックが稼働相を開始したときに初期化を開始するように制御を行うモード制御回路をさらに備えることを特徴とする非同期式回路。前記制御回路は、当該回路ブロックに入力される信号inの立ち上がりに応じて稼働相を開始させ、所定時間経過後に休止相を開始させると共に、出力する信号outを立ち上げ、前記信号inの立ち下がりにより初期化を開始し、初期化完了時に前記信号outを立ち下げ、前記モード制御回路は、2段目の回路ブロックに入力される信号inと、1段目の回路ブロックが出力する信号outとが入力されるOR素子と、最下段の回路ブロックが出力する信号outを反転する第1のインバータと、前記OR素子と前記第1のインバータの出力が入力される第1のAND素子と、前記第1のAND素子の出力を反転して1段目の回路ブロックのin信号として出力する第2のインバータと、前記第2のインバータの出力を反転して2段目の回路ブロックの信号inとして出力する第3のインバータとを備えることを特徴とする請求項1に記載の非同期式回路。プロセッサに備えられており、前記第1段目の回路ブロックにおける演算回路は、フェッチ命令を実行することを特徴とする請求項1または2に記載の非同期式回路。前記第2のインバータと前記1段目の回路ブロックとの間に、さらに第2のAND素子が設けられており、該第2のAND素子は、イネーブル信号と、前記第2のインバータの出力とが入力され、1段目の回路ブロックのin信号は、該第2のAND素子の出力であることを特徴とする請求項2または3に記載の非同期式回路。ところで、特許文献3に開示された技術では、休止相を無くすことができるものの、回路規模が大きくなってしまうという問題がある。例えば、図16に示すように、制御回路100は、3つの遅延回路D1、D2、D3が必要である。非同期式回路に含まれる回路ブロックの段数が多いほど、制御回路乃至遅延回路の数も多くなり、回路規模は増大する。本発明は、上記事情に鑑みてなされたものであり、2相式の非同期式回路の処理速度を向上させると共に、回路規模の増大を抑制する技術を提供する。本発明の一つの態様は、非同期式回路である。この非同期式回路は、段階的に接続された複数の回路ブロックを備え、夫々の回路ブロックが、演算回路と、該演算回路に対して2相式制御を行う制御回路を有する。この非同期式回路は、さらにモード制御回路を備える。該モード制御回路は、1段目の回路ブロックに対して、該回路ブロックが休止相を開始したときに初期化を開始し、最下段の回路ブロックが休止相を開始したときに稼働相を開始し、2段目の回路ブロックに対して、1段目の回路ブロックが初期化を開始したときに稼働相を開始し、1段目の回路ブロックが稼働相を開始したときに初期化を開始するように制御を行う。なお、上記態様の回路を方法や装置に置き換えて表現したもの、上記態様の回路を備えたプロセッサなども、発明の態様としては有効である。本発明にかかる技術によれば、2相式の非同期式回路の処理速度を向上させると共に、回路規模の増大を抑制できる。以下、図面を参照して本発明の実施の形態について説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。なお、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。<第1の実施の形態>図1は、本発明の第1の実施の形態にかかる非同期式回路200を示す。この非同期式回路200は、1段目の回路ブロックとなる回路ブロック210と、2段目の回路ブロックとなる回路ブロック220を備える。回路ブロック210は、制御回路212と演算回路214を有し、回路ブロック220は、制御回路222と演算回路224を有する。該非同期式回路200は、2相式の非同期式回路であり、制御回路212と制御回路222は、夫々演算回路214と演算回路224に対して2相式制御を行う。制御回路212と制御回路222は、2相式制御を行う通常の制御回路と同様の動作をするものであり、例えば、図13に示す制御回路62と同様に、制御回路212は、回路ブロック210に入力される信号in入力信号in1の立ち上がりに応じて演算制御信号mux1を立ち上げて演算回路214に演算を開始させることにより稼働相を開始させ、所定時間経過後にラッチ信号lat1を出力することにより演算回路214の図示しないフリップフロップに演算結果をラッチさせると共に演算制御信号mux1を立ち下げることにより演算回路214に演算を停止させることにより休止相を開始させる。また、休止相の開始と共に、出力する信号out出力信号out1を立ち上げる。また、入力信号in1の立ち下がりにより初期化を開始し、初期化完了時に出力信号out1を立ち下げる。同様に、制御回路222も、回路ブロック220に入力される信号in入力信号in2の立ち上がりに応じて演算制御信号mux2を立ち上げて演算回路224に演算を開始させることにより稼働相を開始させ、所定時間経過後にラッチ信号lat2を出力することにより演算回路224の図示しないフリップフロップに演算結果をラッチさせると共に演算制御信号mux2を立ち下げることにより演算回路224に演算を停止させることにより休止相を開始させる。また、休止相の開始と共に、出力する信号out出力信号out2を立ち上げる。また、入力信号in2の立ち下がりにより初期化を開始し、初期化完了時に出力信号out2を立ち下げる。非同期式回路200は、さらに、モード制御回路230を備える。該モード制御回路230は、1段目の回路ブロック回路ブロック210に対して、回路ブロック210が休止相を開始したときに初期化を開始し、最下段の回路ブロックここでは回路ブロック220が休止相を開始したときに稼働相を開始するように制御を行うと共に、2段目の回路ブロックここでは回路ブロック220に対して、1段目の回路ブロックすなわち回路ブロック210が初期化を開始したときに稼働相を開始し、回路ブロック210が稼働相を開始したときに初期化を開始するように制御を行う。図2は、このような制御を実現するモード制御回路230の回路構成の一例を示す。図2に示すように、該モード制御回路230は、2段目の回路ブロック回路ブロック220の入力信号in2と、1段目の回路ブロック回路ブロック210が出力する出力信号out1とが入力されるOR素子232、最下段の回路ブロック回路ブロック220が出力する出力信号out2を反転する第1のインバータ233、OR素子232と第1のインバータ233の出力が入力される第1のAND素子234、第1のAND素子234の出力を反転して回路ブロック220の入力信号in1として出力する第2のインバータ235、第2のインバータ235の出力を反転して入力信号in2として出力する第3のインバータ231を備える。なお、非同期式回路200全体の動作の開始と停止を制御するイネーブル信号がある場合に、図3に示すようにモード制御回路230を構成することができる。図3に示すモード制御回路230は、図2に示す回路構成に対して、イネーブル信号ENと、第2のインバータ235の出力とが入力される第2のAND素子236をさらに設けたものである。この場合、入力信号in1は、第2のAND素子236の出力となり、回路ブロック210に入力される。分かりやすいように、例として図3に示すモード制御回路230回路を適用した非同期式回路200を図4に示す。図5は、図4に示す非同期式回路200における各信号の遷移を示すタイミングチャートである。図12に示す2相式非同期式回路50における各信号の遷移と比較するために、図4に示す非同期式回路200における演算回路214と演算回路224が、2相式非同期式回路50における演算回路64と演算回路74と夫々同様の演算を行い、非同期式回路200における制御回路212と制御回路222の遅延素子が、2相式非同期式回路50における制御回路62と制御回路72の遅延素子と夫々同様の遅延量を有するとする。非同期式回路200の動作開始前、図5に示す各信号が0である。タイミングT0において、イネーブル信号ENが立ち上がることにより、入力信号in1も立ち上がる。入力信号in1の立ち上がりに応じて、演算制御信号mux1も立ち上がり、演算回路214は、演算を開始し、稼働相に入る。なお、入力信号in2すなわち第3のインバータ231の出力は、0のままである。タイミングT0から、制御回路212内の、入力信号の立ち上がりのみを遅延させる遅延素子の遅延量分の時間T1-T0が経過してタイミングT1になると、ラッチ信号lat1が立ち上がる。これに応じて、演算回路214はラッチ動作をし、演算結果を保持する。そして、タイミングT2において、ラッチ信号lat1が立ち下がり、演算制御信号mux1が立ち下がり、出力信号out1は立ち上がる。これにて、回路ブロック210は、休止相に入る。出力信号out1が立ち上がると、OR素子232の出力が1になる。出力信号out2が0のままであるため、第1のインバータ233の出力も1のままである。従って、第1のAND素子234の出力が1になり、第2のインバータ235の出力が0になる。そのため、入力信号in1は、立ち下がる。これにより、回路ブロック210における制御回路212は、初期化を開始する。タイミングT2における入力信号in1の立ち下がりに応じて、タイミングT3において、出力信号out1が立ち下がる。これにて、制御回路212の初期化が完了する。また、タイミングT2において、第2のインバータ235の出力の立ち下がりに応じて、入力信号in2は立ち上がる。入力信号in2の立ち上がりに応じて、演算制御信号mux2も立ち上がり、演算回路224は、演算を開始し、稼働相に入る。その後、制御回路222内の遅延素子の遅延量分の時間T4-T2が経過してタイミングT4になると、ラッチ信号lat2が立ち上がる。これに応じて、演算回路224は、ラッチ動作をし、演算結果を保持する。そして、タイミングT5において、ラッチ信号lat2が立ち下がり、演算制御信号mux2が立ち下がり、出力信号out2は立ち上がる。これにて、回路ブロック220は、休止相に入る。また、非同期式回路200による1回目のプロセスが完了する。出力信号out2が立ち上がると、第1のインバータ233の出力が0になる。そのため、第1のAND素子234の出力は0になり、第2のインバータ235の出力は1になる。従って、入力信号in2は立ち下がり、入力信号in1は立ち上がる。これにて、回路ブロック210は稼働相に入り、非同期式回路200による2回目のプロセスは開始し、回路ブロック220は、初期化を開始する。そして、タイミングT6において、制御回路222の初期化も完了し、出力信号out2は、立ち下がる。このように、非同期式回路200において、回路ブロック210は、自身の休止相の開始と共に初期化を開始するため、回路ブロック220が休止相を開始したときに直ちに次のプロセスのための稼働相を開始することができる。前述したように、従来の2相式の非同期式回路では、1段目の回路ブロックは、最下段の回路ブロックの休止相の開始と共に初期化を開始するため、次のプロセスのための稼働相を開始するのは、最下段の回路ブロックの休止相の開始から所定の時間が経過した後である。従って、本発明の実施の形態にかかるモード制御回路230は、従来の2相式の非同期式回路より高い処理速度を得ることができる。これは、図5と図14を比較すれば一目瞭然である。図14において、タイミングt0からタイミングt2までは、図13に示す2相式非同期式回路50における回路ブロック60の稼働相であり、タイミングt2からタイミングt6までは、回路ブロック60の休止相である。また、タイミングt2からタイミングt4までは、回路ブロック70の稼働相であり、タイミングt4からタイミングt7までは、回路ブロック70の休止相である。図5においては、タイミングT0からタイミングT2までは、図4に示す非同期式回路200における回路ブロック210の稼働相であり、タイミングT2からタイミングT5までは、回路ブロック210の休止相である。また、タイミングT2からタイミングT5までは、回路ブロック220の稼働相であり、タイミングT5からタイミングT7までは、回路ブロック220の休止相である。ここで、回路ブロック210の稼働相の長さT2-T0は、回路ブロック60の稼働相の長さt2-t0と同一である。しかし、回路ブロック210の休止相の長さT5-T2は、回路ブロック60の休止相の長さt6-t2より大きく短縮されている。また、回路ブロック220の稼働相の長さT5-T2は、回路ブロック70の稼働相の長さt4-t2と同一であるが、回路ブロック220の休止相の長さT7-T5は、回路ブロック70の休止相の長さt7-t4より大きく短縮されている。その結果、現在のプロセスの開始から次のプロセスの開始までの所要時間の長さは、非同期式回路200においてT5-T0であり、2相式非同期式回路50においてT5-T0より長いt6-t0である。すなわち、回路ブロック210は、2相式非同期式回路50より速い処理速度を有する。さらに、本実施の形態の非同期式回路200は、処理速度を速くするために、通常の2相式の非同期式回路よりモード制御回路230のみが増えている。例えば図2に示すモード制御回路230は、3つのインバータと、1つのOR素子と、1つのAND素子で構成されており、特許文献3に記載された手法を実現するために必要な回路規模の増加量が小さい。<第2の実施の形態>前述した第1の実施の形態にかかる非同期式回路200は、本発明の技術を2段の回路ブロックを備える2相式の非同期式回路に適用したものである。本発明の技術は、2段以上の任意の数の回路ブロックを備える2相式の非同期式回路にも適用することができると共に、適用することにより、上述した効果を得ることができる。ここで、第2の実施の形態として、3段以上の回路ブロックを備える2相式の非同期式回路に本発明を適用した例を説明する。図6は、本発明の第2の実施の形態にかかるマイクロコンピュータ300を示す図である。マイクロコンピュータ300は、命令を実行する非同期式回路310と、命令などを格納するROM320を備え、非同期式回路310は、ROM320から命令をフェッチして実行する。非同期式回路310は、階段的に接続されたn段n:3以上の整数の回路ブロック1~nと、モード制御回路330を有する。各回路ブロック1~nは、夫々制御回路と演算回路を有する。例えば、回路ブロック1は、制御回路1Aと演算回路1Bを有し、回路ブロック2は、制御回路2Aと演算回路2Bを有する。また、回路ブロック3は、制御回路3Aと演算回路3Bを有し、回路ブロックnは、制御回路nAと演算回路nBを有する。回路ブロック1~nは、図4に示す非同期式回路200の回路ブロック210と回路ブロック220と同様の動作をする。すなわち、該回路ブロックに入力される信号inの立ち上がりに応じて演算制御信号muxを立ち上げて演算回路に演算を開始させることにより稼働相を開始させ、所定時間経過後にラッチ信号latを出力することにより演算回路の図示しないフリップフロップに演算結果をラッチさせると共に演算制御信号muxを立ち下げることにより演算回路に演算を停止させることにより休止相を開始させる。また、休止相の開始と共に、出力する信号outを立ち上げる。また、入力信号inの立ち下がりにより初期化を開始し、初期化完了時に出力信号outを立ち下げる。回路ブロック1~nは、命令のフェッチ、命令のデコード、命令の実行、命令の実行に伴う図示しないメモリへのアクセス、命令の実行の完了に伴うメモリへのライトバックを行うものであり、これらの回路ブロックは、上述した各処理を夫々行う。例えば、1段目の回路ブロック回路ブロック1における演算回路1Bは、ROM320から命令をフェッチするものであり、2段目の回路ブロック回路ブロック2における演算回路2Bは、演算回路1Bがフェッチした命令をデコードするものである。また、最下段の回路ブロック回路ブロックnは、メモリへのライトバックを行う。モード制御回路330は、2段目の回路ブロック回路ブロック2が出力する出力信号out2の代わりに、最下段の回路ブロック回路ブロックnが出力する出力信号outnが入力される点を除き、図4に示す非同期式回路200のモード制御回路230と同様である。モード制御回路330は、入力信号in1を回路ブロック1の制御回路1Aに出力する。また、モード制御回路330は、第3のインバータ231により、第2のインバータ235の出力を反転してOR素子232の一方の入力端に出力すると共に、入力信号in2として制御回路2Aに出力する。制御回路1Aは、出力信号out1をOR素子232の他方の入力端に出力する。2段目からn-1段目までの各回路ブロックの制御回路は、出力信号outを次段の入力信号inとして次段の回路ブロックの制御回路に出力する。例えば、図示のように、制御回路2Aは、出力信号out2を入力信号in3として制御回路3Aに出力する。制御回路3Aは、出力信号out3を入力信号in4として図示しない4段目の回路ブロックの制御回路に出力する。また、図示しないn-1段目の回路ブロックn-1は、出力信号outn-1を回路ブロックnの入力信号innとして制御回路nAに出力する。前述したように、回路ブロックnの制御回路nAは、出力信号outnをモード制御回路330の第1のインバータ233に出力する。図7は、図6に示すマイクロコンピュータ300における各信号の遷移を示すタイミングチャートである。非同期式回路310の動作開始前、図7に示す各信号が0である。タイミングT10において、イネーブル信号ENが立ち上がることにより、入力信号in1も立ち上がる。入力信号in1の立ち上がりに応じて、演算制御信号mux1も立ち上がり、演算回路1Bは、演算ここではフェッチを開始し、稼働相に入る。なお、入力信号in2すなわち第3のインバータ231の出力は、0のままである。タイミングT10から、制御回路1A内の遅延素子の遅延量分の時間が経過してタイミングT11になると、ラッチ信号lat1が立ち上がる。これに応じて、演算回路1Bはラッチ動作をし、演算結果ラッチした命令を保持する。そして、タイミングT12において、ラッチ信号lat1が立ち下がり、演算制御信号mux1が立ち下がり、出力信号out1は立ち上がる。これにて、回路ブロック1は、休止相に入る。出力信号out1が立ち上がると、OR素子232の出力が1になる。出力信号out2が0のままであるため、第1のインバータ233の出力も1のままである。従って、第1のAND素子234の出力が1になり、第2のインバータ235の出力が0になる。そのため、入力信号in1は、立ち下がる。これにより、回路ブロック1における制御回路1Aは、初期化を開始する。また、タイミングT12における入力信号in1の立ち下がりに応じて、タイミングT13において出力信号out1が立ち下がる。これにて、制御回路1Aの初期化が完了する。また、タイミングT12において、第2のインバータ235の出力の立ち下がりに応じて、入力信号in2は立ち上がる。入力信号in2の立ち上がりに応じて、演算制御信号mux2も立ち上がり、演算回路2Bは、演算を開始し、稼働相に入る。その後、制御回路2A内の遅延素子の遅延量分の時間が経過してタイミングT14になると、ラッチ信号lat2が立ち上がる。これに応じて、演算回路2Bは、ラッチ動作をし、演算結果を保持する。そして、タイミングT15において、ラッチ信号lat2が立ち下がり、演算制御信号mux2が立ち下がり、出力信号out2は立ち上がる。これにて、回路ブロック2は、休止相に入る。出力信号out2が立ち上がると、入力信号in3が立ち上がる。入力信号in3の立ち上がりに応じて、演算制御信号mux3も立ち上がり、演算回路3Bは、演算を開始し、稼働相に入る。その後、制御回路3A内の遅延素子の遅延量分の時間が経過すると、ラッチ信号lat3が立ち上がり、演算回路3Bは、ラッチ動作をし、演算結果を保持する。そして、タイミングT16において、ラッチ信号lat3が立ち下がり、演算制御信号mux3が立ち下がり、出力信号out3は立ち上がる。これにて、回路ブロック3は、休止相に入る。以降の各段の回路ブロックは、前段からの出力信号outの立ち上がりに応じて稼働相を開始し、所定時間経過後、演算結果を保持すると共に、ラッチ信号latと演算制御信号muxを立ち下げ、出力信号outを立ち上げて、休止相に入る。やがて、タイミングT17において、最下段の回路ブロックnからの出力信号outnが立ち上がり、回路ブロックnが休止相に入る。出力信号outnが立ち上がると、モード制御回路330における第1のインバータ233の出力が0になる。そのため、第1のAND素子234の出力は0になり、第2のインバータ235の出力は1になる。従って、入力信号in1は立ち上がり、入力信号in2は立ち下がる。これにて、回路ブロック1は稼働相に入り、非同期式回路200による2回目のプロセスは開始し、回路ブロック2は、初期化を開始する。以降、タイミングT17~T19までの期間内で、タイミングT10~T17までの同様の信号遷移がなされる。このような遷移は、タイミングT19以降も繰り返される。図7から分かるように、マイクロコンピュータ300において、非同期式回路310の1段目の回路ブロック1は、自身の休止相の開始と共に初期化を開始するため、最下段の回路ブロックnが休止相を開始したときに直ちに次のプロセスのための稼働相を開始することができる。マイクロコンピュータ300の処理速度と、図8に示すマイクロコンピュータ400の処理速度とを比較してみる。図8に示すマイクロコンピュータ400は、命令を実行する非同期式回路410と、命令などを格納するROM320を備え、非同期式回路410は、ROM320から命令をフェッチして実行する。非同期式回路410は、従来知られている2相式の非同期式回路であり、n段の回路ブロック回路ブロック1~nが段階的に接続されている。これらの回路ブロックは、図6に示すマイクロコンピュータ300における非同期式回路310の各回路ブロックと夫々同様である。但し、回路ブロック1からの出力信号out1は、回路ブロック2の入力信号in2として回路ブロック2に出力され、最下段の回路ブロックnからの出力信号outnは、インバータ422に出力されるようになっている。また、インバータ422の出力と、イネーブル信号ENは、AND素子424に入力され、AND素子424の出力は、回路ブロック1の入力信号in1になっている。図9は、図8に示すマイクロコンピュータ400における各信号の遷移を示すタイミングチャートである。非同期式回路410の動作開始前、図8に示す各信号が0である。タイミングt20において、イネーブル信号ENが立ち上がることにより、入力信号in1も立ち上がる。入力信号in1の立ち上がりに応じて、演算制御信号mux1も立ち上がり、演算回路1Bは、演算ここではフェッチを開始し、稼働相に入る。タイミングt20から、制御回路1A内の遅延素子の遅延量分の時間が経過すると、ラッチ信号lat1が立ち上がる。これに応じて、演算回路1Bはラッチ動作をし、演算結果ラッチした命令を保持する。そして、タイミングt21において、ラッチ信号lat1が立ち下がり、演算制御信号mux1が立ち下がり、出力信号out1は立ち上がる。これにて、回路ブロック1は、休止相に入る。出力信号out1が立ち上がると、入力信号in2も立ち上がる。これに応じて演算制御信号mux2も立ち上がり、演算回路2Bは、演算を開始し、稼働相に入る。タイミングt21から、制御回路2A内の遅延素子の遅延量分の時間が経過すると、ラッチ信号lat2が立ち上がる。これに応じて、演算回路2Bはラッチ動作をし、演算結果を保持する。そして、タイミングt22において、ラッチ信号lat2が立ち下がり、演算制御信号mux2が立ち下がり、出力信号out2は立ち上がる。これにて、回路ブロック2は、休止相に入る。以降の各段の回路ブロックは、前段からの出力信号outの立ち上がりに応じて稼働相を開始し、所定時間経過後、演算結果を保持すると共に、ラッチ信号latと演算制御信号muxを立ち下げ、出力信号outを立ち上げて、休止相に入る。やがて、タイミングt23において、最下段の回路ブロックnからの出力信号outnが立ち上がり、回路ブロックnが休止相に入る。出力信号outnが立ち上がると、インバータ422の出力が0になる。そのため、AND素子424の出力すなわち入力信号in1は、立ち下がる。これにて、回路ブロック1は、初期化を開始する。入力信号in1の立ち下がりに応じて、タイミングt24において、出力信号out1が立ち下がり、制御回路1Aの初期化が完了する。これに応じて入力信号in2が立ち下がり、制御回路2Aの初期化が開始する。以降の各回路ブロックは、前段の回路ブロックの初期化の完了時に初期化を開始し、やがてタイミング26において、出力信号outnが立ち下がり、下段の回路ブロックnの初期化が完了する。出力信号outnが立ち下がると、インバータ422の出力が1になる。そのため、AND素子424の出力すなわち入力信号in1は、立ち上がる。これにて、回路ブロック1は、次の稼働相を開始する。図7と図9を比較すると分かるように、現在のプロセスから次のプロセスの開始までの所要時間の長さは、図6に示すマイクロコンピュータ300においてはT17-T10であり、図8に示すマイクロコンピュータ400においてはt26-t20であり、マイクロコンピュータ300の処理速度は、マイクロコンピュータ400の処理速度より速いことが明らかである。前述したように、プロセッサなどのマイクロコンピュータが1つの命令を実行するステージは、通常、命令のフェッチ、命令のデコード、命令の実行、命令の実行に伴うメモリへのアクセス、命令の実行の完了に伴うメモリへのライトバックに分けられる。ここで、図6に示すマイクロコンピュータ300と図8に示すマイクロコンピュータ400内の非同期式回路の各回路ブロックが上述した各ステージの処理を夫々行うものであるとして、マイクロコンピュータ300とマイクロコンピュータ400の処理速度を比較する。なお、この場合、回路ブロックの段数nが5である。図10において、FE、DE、EX、MA、WBは、命令のフェッチ、命令のデコード、命令の実行、メモリへのアクセス、メモリへのライトバックを夫々意味する。また、実線は当該ステージの処理を行う回路ブロックが稼働相にあることを示し、点線は、当該ステージの処理を行う回路ブロックが初期化を行っていることを示す。まず、タイミングT40において、マイクロコンピュータ400の非同期式回路410の回路ブロック1は、稼働相を開始し、命令をフェッチする。同様に、マイクロコンピュータ300の非同期式回路310の回路ブロック1も、タイミングT40において、稼働相を開始し、命令をフェッチする。タイミングT41において、非同期式回路410の回路ブロック1が命令のフェッチ処理を完了し、休止相に入る。同様に、非同期式回路310の回路ブロック1も命令のフェッチ処理を完了し、休止相に入る。非同期式回路410の場合、タイミングT41において回路ブロック1が休止相に入ると、回路ブロック2~5が順次稼働相に入る。これにより、命令のデコード、命令の実行、メモリへのアクセス、メモリへのライトバックが順次行われる。そして、タイミングT42において、最下段の回路ブロック5は、メモリへのライトバックを完了し、休止相に入る。非同期式回路310の場合も同様に、タイミングT41において回路ブロック1が休止相に入ると、回路ブロック2~5が順次稼働相に入り、タイミングT42において最下段の回路ブロック5は、メモリへのライトバックを完了し、休止相に入る。しかし、非同期式回路310の場合において、タイミングT41において、さらに、回路ブロック1は、初期化を開始する。非同期式回路410の場合、タイミングT42から、回路ブロック1~5は、順次初期化を開始する。そして、タイミングT43において、最下段の回路ブロック5は、初期化を完了する。これに応じて、回路ブロック1は、稼働相を開始し、命令をフェッチする。一方、非同期式回路310の場合、回路ブロック1は、タイミングT42において既に初期化を完了したため、タイミングT42においては、稼働相を開始し、命令をフェッチする。また、タイミングT42から、回路ブロック2~5は、順次初期化を開始する。そして、タイミングT43より前のタイミングにおいて、回路ブロック5の初期化が完了する。その後、タイミングT42から開始された回路ブロック1によるフェッチ処理の完了に伴って、回路ブロック2は、稼働相に入り、命令のデコードを実行する。図示のように、タイミングT43において、非同期式回路410では、回路ブロック1が稼働相を開始するが、非同期式回路310では、回路ブロック1の稼働相が既に終了し、回路ブロック2は稼働相にある。すなわち、第2の実施の形態のマイクロコンピュータ300において、非同期式回路310は、回路ブロック1は、自身の休止相の開始と共に初期化を開始し、最下段の回路ブロック5が休止相を開始したときに稼働相を開始する。また、回路ブロック2は、回路ブロック1が初期化を開始したときに稼働相を開始し、回路ブロック1が稼働相を開始したときに初期化を開始する。こうすることにより、従来の非同期式回路410より速い処理速度を実現している。また、通常、プロセッサが実行する各ステージの処理のうち、命令のフェッチは、他のステージの処理より時間がかかると共に、最初のステージにおいて実行される。本発明の第2の実施の形態のマイクロコンピュータ300によれば、回路ブロック1によるフェッチの実行中に他の回路ブロックの初期化を行うことができ、他の回路ブロックによる処理の実行中に回路ブロック1の初期化を行うことができるため、全体的に処理効率が良い。さらに、マイクロコンピュータ300における非同期式回路310は、3段以上の回路ブロックを有するにも関わらず、モード制御回路330は、図4に示す、2段の回路ブロックのみ有する非同期式回路200におけるモード制御回路230と同様の構成を有する。そのため、本発明にかかる技術は、回路規模の増大を抑制する視点において、回路ブロックの段数が多いほど特許文献3の技術より有利である。以上、実施の形態をもとに本発明を説明した。実施の形態は例示であり、本発明の主旨から逸脱しない限り、上述した実施の形態に対してさまざまな変更、増減を行ってもよい。これらの変更、増減が行われた変形例も本発明の範囲にあることは当業者に理解されるところである。例えば、上述した各実施の形態において、2相式制御を行う制御回路として、図13に示す制御回路62を用いたが、図13に示す制御回路62と同様の機能を果たすことができれば、制御回路62と異なる回路構成を有する制御回路を用いてもよい。また、上述した各実施の形態において、モード制御回路として、図2または図3が示すモード制御回路230を用いたが、図2または図3に示すモード制御回路230と同様の機能を果たすことができる別の回路構成のモード制御回路を用いてもよい。