"静電気放電保護構造、フローティングゲートを有するイオン感応性電界効果トランジスタISFET、および、フローティングゲートの上方にある感応性層を含むデバイスであって、前記デバイスは、前記感応性層から静電気放電保護構造までの電気インピーダンスが、前記感応性層からフローティングゲートまでの電気インピーダンスよりも小さくなるように、構成される、デバイス。前記デバイスは平面の層状構造を有し、静電気放電保護構造は感応性層とフローティングゲートの間の平面にある、請求項1に記載のデバイス。感応性層はフローティングゲートよりも静電気放電保護構造に近い、請求項1に記載のデバイス。前記デバイスは、使用時、前記感応性層が流体サンプルに接触するように、構成される、請求項1乃至3のいずれかに記載のデバイス。フローティングゲートと静電気放電保護構造は、各々、1以上の平面の金属構造によって提供される、請求項1乃至4のいずれかに記載のデバイス。感応性層はパッシベーション層であり、好ましくは、窒化ケイ素を含む、請求項1乃至5のいずれかに記載のデバイス。静電気放電保護構造は、ほぼ平面の閉ループトラックの形状である、請求項1乃至6のいずれかに記載のデバイス。閉ループトラックの平面幅は、フローティングゲートの平面幅よりも大きい、請求項7に記載のデバイス。静電気放電保護構造は、複数の別々の導電素子を含む、請求項1乃至6のいずれかに記載のデバイス。静電気放電保護構造は、受動的な伝導要素、レールクランプ回路、および、ダイオードの1つ以上を介して、デバイスの電気接地および/または電源につながれる、請求項1乃至9のいずれかに記載のデバイス。静電気放電保護構造につながれた基板をさらに含み、基板は好ましくは接地に接続される、請求項1乃至10のいずれかに記載のデバイス。半導体基板と多層地層を含むデバイスであって、前記多層地層は、感応性層、静電気放電保護構造を形成する金属層、および、フローティングゲート構造を形成する1つ以上の金属層を含み、静電気放電保護構造は、フローティングゲート構造と感応性層の間の層にある、デバイス。請求項1乃至12のいずれか1つのデバイスを製造する方法であって、前記方法は、1ゲート絶縁体を形成するために、絶縁材料を蒸着して選択的に取り除く工程、2ゲート絶縁体の上にフローティングゲートを形成するために、導電材料を蒸着して選択的に取り除く工程、3フローティングゲートの上に絶縁材料を蒸着する工程、4静電気放電保護構造を形成するために、続けて導電材料を蒸着して選択的に取り除く工程、5静電気放電保護構造の上に絶縁材料を蒸着する工程、および、6絶縁材料の上に感応性層を形成する工程を含む、方法。第1の種類として半導体材料と、第2の種類としてドープされたウェルを含む基板を提供する工程をさらに含む、請求項13に記載の半導体デバイスを製造する方法。材料を選択的に取り除く工程は、フォトリソグラフィーを用いる、請求項13または14に記載の方法。半導体デバイスはCMOSプロセスを用いて製造される、請求項13乃至15のいずれか1つに記載の方法。フローティングゲートと静電気放電保護構造は別の金属層として蒸着される、請求項13乃至16のいずれかに1つに記載の方法。請求項1乃至12のいずれか1つのデバイスを操作する方法であって、前記方法は、デバイスの少なくとも使用中に、デバイスの電気接地および/または電源レールに、静電気放電保護構造につなげる工程を含む、方法。本発明の第1の態様によれば、静電気放電保護構造、フローティングゲートを有するイオン感応性電界効果トランジスタISFET、および、フローティングゲートの上方にある感応性層を含むデバイスが提供される。該デバイスは、前記感応性層から静電気放電保護構造までの電気インピーダンスが、前記感応性層からフローティングゲートまでの電気インピーダンスよりも小さくなるように、構成される。本発明の第2の態様によれば、半導体デバイスを製造する方法が提供され、該方法は、以下の工程を含む。1ゲート絶縁体を形成するために、絶縁材料を蒸着して選択的に取り除く工程、2ゲート絶縁体の上にフローティングゲートを形成するために、導電材料を蒸着して選択的に取り除く工程、3フローティングゲートの上に絶縁材料を蒸着する工程、4静電気放電保護構造を形成するために、続けて導電材料を蒸着して選択的に取り除く工程、5静電気放電保護構造の上に絶縁材料を蒸着する工程、および、6絶縁材料の上に感応性層を形成する工程。本発明の第3の態様によれば、半導体基板と多層地層を含むデバイスが提供される。多層地層は、感応性層、静電気放電保護構造を形成する金属層、および、フローティングゲート構造を形成する1つ以上の金属層を含む。静電気放電保護構造は、フローティングゲート構造と感応性層の間の層にある。本発明の好ましい実施形態は添付の従属クレームで説明される。したがって、本発明は、追加の後処理工程を必要とすることなく、標準的なCMOS処理に適合する強固なESD保護構造を提供する。イオン感応性電界効果トランジスタISFETのために静電気放電ESD保護を提供するいくつかの好ましい実施形態が、以下に示される。図1は、フローティングゲート構造5、6、7、9、および、10とガードリング8を有する新規なISFETの断面図を示す。ガードリングは、フローティングゲートの上に、かつ、デバイスの感応性層12この場合、半導体を物理的に保護するために考案されたパッシベーション層であるの下にあることが見て取れる。感応性層12へのESDの発生中に、ガードリングまでの経路は、感応性層に対して、フローティングゲートよりも低い電気インピーダンスを与えるため、その結果、発生した静電気がフローティングゲートにではなくガードリングに放電される。そのようなデバイスは、以下の工程によって作られた標準的な改良されていないCMOSプロセスを用いて、実現化され得る。基板1、例えば、厚さおよそ1mmのp型シリコンウエハを提供する。ソース2とドレイン3を同様に定義して自己整合するゲート酸化物4固有のゲートとも呼ばれるを形成するために、パターン形成およびエッチングする。不純物イオンの拡散を用いて、基板1にソース2とドレイン3の拡散領域を形成する。1つ以上の金属層が用いられる場合に金属層を接続する導電ビアを用いて、ポリシリコンゲート5と少なくとも1つの金属層通常はアルミニウムを備えたゲート酸化物の上にフローティングゲートを形成する。金属間Intermetal誘電材料は、電気絶縁のために、金属層の間および金属層のまわりに蒸着することができる。フローティングゲートの上の金属層にESD保護層8を形成し、随意に、一般的にはESD保護回路13によって、該保護層8を電気接地に接続する。機械処理およびダイシングからチップを保護するために、パッシベーション層12を蒸着する。パッシベーション層材料は、例えば、窒化ケイ素Si3N4またはシリコンオキシナイトライドSxNyOであってもよい。随意に、パッシベーション層材料が所望の種に選択的ではない、選択的な感応性層を蒸着する。参照電極は、ISFETの参照ゲート電圧を設定するために、チップの外側に取り付けられ得るか、あるいは、チップ上に後処理され得る。CMOS製造技術に熟練した人は、該デバイスを完成するためには、他の標準的な工程が上記の工程に伴うということ、および、代替的な工程や部品が存在するということを認識するであろう。そのような工程はやがて発達して改善されるであろう。そのような改善も本発明の範囲内であると考えられる。典型的には、フォトリソグラフィーは、ウエハに回路配置を転送して、層を蓄積するために使用される。マスクは、紫外線硬化性の光レジスト材料と協働して、除去または蓄積される部分のパターンを提供する。材料は、プラズマ強化化学蒸着PECVD、低圧化学蒸着LPCVDのような蒸着の既存の方法によって、ウエハに加えられてもよい。フォトリソグラフィー、イオン注入、酸化、エッチング、および、蒸着の方法は、CMOS処理の当業者に周知であるが、本発明の範囲内にある製造方法を提供するのに等しく適した他の技術が存在するか、または、利用可能になってもよい。金属層は、バックエンド処理中に製造されるのが一般的である。ケイ化工程が導電材料金属などの薄層でポリシリコンと活性領域を覆った後、絶縁材料酸化物などの層が蒸着される。プラズマエッチングと組み合わせたリソグラフィーは、酸化物を取り除き、コンタクトホールを形成するために、使用することができる。金属は酸化物に蒸着し、コンタクトホールにも蒸着して、層に導電的につながれた金属層を下に形成する。さらなるリソグラフィーは、第1金属層Metal1layerを作るために、金属の望ましくない部分を取り除く。さらなる金属層は、絶縁体を蒸着する工程、コンタクトホールをエッチングする工程、金属を蒸着する工程、および、金属をエッチングする工程の繰り返しによって作られる。図1が第3金属層CMOSプロセス図1の部品8、7、6から作られた構造を示す一方で、実施形態は第3金属層プロセスには限定されないことに留意する。1つの実施形態では、該デバイスは、多くの金属層、ガードリングを形成する固有のゲートから最も遠い層、フローティングゲートを形成する固有のゲートに最も近い層を含むCMOSプロセスで形成される。幾つかの実施形態において、CMOSプロセスは、3つ以上の層、4つ以上の層、5つ以上の層、6つ以上の層、7つ以上の層、8つ以上の層、9つ以上の層、10以上の層、または、11以上の層を有する。ガードリングも同様に多くの層を含んでもよく、1つ以上の層は、1つ以上のフローティングゲート層ガードリングおよびフローティングゲート構造は絶縁材料によって側方に分離すると同じレベルであってもよい。図1の断面図で示された実施例は、フローティングゲート構造を少なくとも部分的に囲むESD保護構造8を示している。平面図では、ESD構造は、ISFETの感知ゲートを部分的に図3または完全に図2囲むリングを形成する。ガードリングの部分は間隔を開けて配され、パッシベーション層/感応性層12に存在するイオン電荷にフローティングゲートの最上層をさらす。ガードリングは、感応性層からガードリングへの電気インピーダンスが、前記感応性層からフローティングゲート構造までの電気インピーダンスよりも小さくなるように、フローティングゲート構造の最上層7よりも感応性層12に近い。図3で見られるように、ESD保護構造は必ずしもリングの形状ではなく、任意の形状で設計されてもよい。その形状は、ISFETの感知ゲートを必ずしも完全に囲まなくてもよいが、静電気の発生のための優先経路を提供するために、ISFETフローティングゲートに十分に近い位置にある。幾つかの実施形態では、前記ESD保護構造とISFETフローティングゲートの間の横方向の距離図1と3の距離aは、好ましくは、0.5μm未満、1μm未満、2μm未満、10μm未満、または、100μm未満である。この距離が近ければ近いほど、ESD保護は優れている。ESDの事象が起こると、電荷は放電するために最も低いインピーダンス経路を探し出そうとする。ガードリング8例えば、金属層3が設けられたは、フローティングゲート最上層7例えば、金属層2が設けられたと比較して、はるかに多くの低インピーダンス経路を提供する。ESDの事象がある際に消散される蓄積された電荷のための導電性経路が設けられる限り、ガードリングを直接、接地に接続する必要はない。導電性経路は、以下の1つ以上から作られ得る:金属導体、ダイオード、抵抗器、薄酸化物MOSFETまたはコンデンサー。これらは、CMOSチップの内部またはCMOSチップの外部にあってもよい。導電性経路が製造するもととなるデバイスは、前述のデバイスに限定されない。図2は、フローティングゲート構造の上面7を囲むガードリング8を示す実施形態の平面図である。流体サンプルは、パッシベーション層によって提供される感応性層12に接している。当然のことながら、部品8、7、12はすべて異なる層にある。記載された形状、相対的な大きさと位置は、一例に過ぎない。デバイスの部品の寸法はかなり変わることもあるが、特定の寸法が使用されるCMOSプロセスによって決定される。典型的な実施形態において、各金属層の厚みは0.5μmから1.5μmである。フローティングゲートの幅または直径は、0.1μmから1000μmまでである。ガードリングの縁とフローティングゲートの間の側方の間隔aは、0.1μmから100μmであるあるいは、ガードリングの縁とフローティングゲートは、20まで重なってもよい。ガードリングの幅は0.1μmから1000μmまでである。ガードリング8と感応性層12の間のインピーダンスは、フローティングゲート7と感応性層12の間のインピーダンスの50未満であり、好ましくは、フローティングゲート7と感応性層12の間のインピーダンスの30未満であり、より好ましくは、フローティングゲート7と感応性層12の間のインピーダンスの20未満である。別の実施形態図3に示されるでは、ESD保護構造は、保護されるフローティングゲートのまわりに割り当てられた2つ以上のESD保護素子8を含む。示された形状、相対的な大きさおよび位置は、一例に過ぎない。アレイは、複数のISFET、例えば、8つのISFETS、10以上のISFETS、100以上のISFETS、1000以上のISFETS、10,000以上のISFETS、100,000以上のISFETSを含んで形成されてもよい。1つのESD保護構造は、複数のISFETを保護してもよく、または、各ISFETに1つのESD保護構造があってもよく、あるいは、各ISFETに1以上のESD保護構造があってもよい。図4は、ISFETのアレイを例証している平面図を示す。8つのISFETの上部アレイは、ガードリング8によって囲まれた各々のフローティングゲート最上層7を示す。下部アレイは、複数のフローティングゲートがガードリング8によって囲まれている代替的な配置を示す。図5は、ESD保護構造8が、保護される1つ以上のフローティングゲート構造のまわりに分布している任意形状のパッドをどのように含み得るかを示している。図6は、ESD保護構造が、アレイのほぼすべてのISFETの隣を通る連続的な領域を含み得ることを示している。使用時、ISFETまたはISFETのアレイの感応性層12は、流体サンプルと接触するように配される。典型的には、ISFETに関連して所望の流体を送るまたは含有するためのマイクロ流体構造があるだろう。サンプルは、通常の方法でISFETで検知可能なイオン濃度を含む。ESD発生が流体またはマイクロ流体構造で生じると、感応性層12は高い静的ポテンシャルを経験するであろう。ESD保護構造8は、フローティングゲート表面7よりも低いインピーダンスを表面に提供することによって、ISFETを保護する。ESD保護構造8は電荷を受けとり、好ましくは、例えば、接続された回路13を介して接地に電荷を送るために、低インピーダンス経路を提供する。放電回路13は、制御されたコンジットを接地に提供するために、ガードリング8につなげられてもよい。図8は、電源電圧レールVddまたはVssのいずれかにガードリング上の電荷を放電するために、ダイオード14を有する保護回路の実施形態を示しており、放電の方向は静電荷の極性に依存する。レールクランプ回路15は、電源レールの間の任意の静電荷を放電することによって、電源が短絡しないようにする。好ましい実施形態では、ESD構造は、一連の相互接続ビアおよび金属層を介して、基板に接続される。その後、基板自体は接地されるか、または、放電回路に接続されてもよい。図7はそのような実施形態の断面図である。基板へのESD構造の接続は、ダイオード接合部を作るために、基板中のウェル19に対するものであってもよい。各々のESD素子8は、これらのビアと金属層によって基板に接続されてもよく、あるいは、基板に接続されたESD素子8は、さらなるESD素子にも接続されてもよい。以下の構成要素が添付の図面で示される:1.シリコン基板2.ソース拡散領域3.ドレイン拡散領域4.ゲート酸化物5.ポリシリコンゲート6.第1金属から形成されたフローティングゲート7.第2金属から形成されたフローティングゲート8.第3金属から形成されたESD保護リング9.第1金属-ポリ接触Metal1topoly1contact10.第2金属-第1金属接触11.金属間誘電体12.上部パッシベーション層/感応性層13.ESD放電回路14.ダイオード15.ESDレールクランプ回路16.Vdd17.Vss18.基板中のウェル好ましい実施形態は、以下の属性の1つ以上を有してもよい。ESD保護構造はリング形状である。ESD保護構造は、アレイのほぼすべてのISFETの隣を通る連続的な領域である。ESD保護構造は、ISFETデバイスの近接に置かれた1つ以上の導電素子から形成され、前記導電素子はISFETデバイスのフローティングゲートのまわりでは閉リングを形成しない。該リングは1つの金属層の厚みを有しており、その幅は同様の大きさであってもよい。該リングは開口であっても閉口であってもよく、平面図では、円形、長方形であってもよく、一般に、フローティングゲートの輪郭にならう。"