半導体基板と、前記半導体基板上に選択的に設けられた複数層からなる絶縁膜と、前記絶縁膜上より、前記絶縁膜の最上層絶縁膜が設けられていない領域上に延在して選択的に設けられた半導体層と、前記半導体層の一部の全周囲にゲート絶縁膜を介し、前記絶縁膜の最上層絶縁膜が設けられていない領域上に設けられた包囲構造のゲート電極と、前記ゲート電極に自己整合し、前記半導体層に設けられた、直下に空孔を有するドレイン領域あるいはソース領域と、前記ゲート電極に自己整合し、残りの前記半導体層に設けられた、ソース領域あるいはドレイン領域とからなるMIS電界効果トランジスタと、前記ソース領域あるいはドレイン領域の側面に一部を接し、前記絶縁膜中に設けられたトレンチと、少なくとも前記ソース領域あるいはドレイン領域の側面に一部を接し、前記トレンチの側面に設けられた導電膜からなる電荷蓄積電極と、前記電荷蓄積電極の側面及び上部にキャパシタ絶縁膜を介して設けられたセルプレート電極とからなるトレンチ型キャパシタと、を備えてなることを特徴とする半導体記憶装置。前記半導体層が歪み構造を有していることを特徴とする請求項1に記載の半導体記憶装置。前記トレンチ型キャパシタがフィン構造を有し、前記ゲート電極下部にまで延在して設けられていることを特徴とする請求項1に記載の半導体記憶装置。本発明が解決しようとする課題は、従来例に示されるように、半導体基板にPN接合を有するMIS電界効果トランジスタトランスファーゲートを形成しているため1接続するメモリーセル数に伴い、大きなPN接合容量がつくので、ビット線容量を低減できないことによるセンスアンプの検出能力の向上が難しかったこと。2局所的なα線照射により、大きな半導体基板に電子正孔対をつくりやすいことによるα線ソフトエラー耐性が低かったこと。3PN接合リーク及びサブスレッショルドリークを防止しにくいことにより、電荷保持特性が悪いため、データーを再書き込みするリフレッシュ動作を短時間で繰り返さなければならなかったこと。4ビット線に大きなPN接合容量がつくため、1本のビット線に接続するメモリーセル数を増加させられないことによる高集積化が難しかったこと。及び従来例には示されていないが、5安価な半導体基板を使用して、容易なプロセスにより、絶縁膜上に単結晶半導体層を形成し、単結晶半導体層の下面に存在してしまうバックチャネルを完全に制御できるSOI構造のMIS電界効果トランジスタを形成できる技術に乏しかったこと。6MIS電界効果トランジスタの高速化によって発生する熱による温度上昇により、キャリアの散乱等により移動度が低下し、高温での速度特性が劣化するため、保障温度範囲における速度保障が難しかったこと。等の問題が顕著になりつつあり、現状技術によるメモリーセルの微細化及びキャパシタ容量の減少防止キャパシタ絶縁膜の薄膜化及び高誘電率材料の導入だけでは、さらなる大規模記憶装置の製造が困難になってきたことである。上記課題は、半導体基板と、前記半導体基板上に選択的に設けられた複数層からなる絶縁膜と、前記絶縁膜上より、前記絶縁膜の最上層膜が設けられていない領域上に延在して選択的に設けられた半導体層と、前記半導体層の一部の全周囲にゲート絶縁膜を介し、前記絶縁膜の最上層膜が設けられていない領域上に設けられた包囲構造のゲート電極と、前記ゲート電極に自己整合し、前記半導体層に設けられた、直下に空孔を有するドレイン領域あるいはソース領域と、前記ゲート電極に自己整合し、残りの前記半導体層に設けられた、ソース領域あるいはドレイン領域とからなるMIS電界効果トランジスタと、前記ソース領域あるいはドレイン領域の側面に一部を接し、前記絶縁膜中に設けられたトレンチと、少なくとも前記ソース領域あるいはドレイン領域の側面に一部を接し、前記トレンチの側面に設けられた導電膜からなる電荷蓄積電極と、前記電荷蓄積電極の側面及び上部にキャパシタ絶縁膜を介して設けられたセルプレート電極とからなるトレンチ型キャパシタとを備え、前記MIS電界効果トランジスタ及び前記トレンチ型キャパシタにより構成した本発明の半導体記憶装置DRAMによって解決される。以上説明のように本発明によれば、通常の安価な半導体基板を使用して、半導体基板上に絶縁膜を介して完全空乏型の単結晶半導体層Siを設け、一部の半導体層の周囲にゲート酸化膜を介して包囲型ゲート電極を有するチャネル領域を設け、残りの半導体層にソースドレイン領域を設けたSOI構造のMIS電界効果トランジスタを有するDRAMを形成できるため、ソースドレイン領域の接合容量の低減実質ゼロ及び空乏層容量の低減によりビット線容量の低減化によるセンスアンプの検出能力の向上、薄膜の完全空乏型の半導体層にソースドレイン領域を形成できることによるα線ソフトエラー耐性の強化、ソースドレイン領域の耐圧改善及びサブスレッショルド特性の改善により、閾値電圧の低減化による低電力化等が可能である。また成長するシリコン酸化膜SiO2の膜厚により、3段階形成する半導体層の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型薄膜のSOI構造の単結晶半導体層を容易に形成することが可能である。また下地の絶縁膜の影響のない結晶性が良好な半導体層にのみチャネル領域を形成できるため、安定した特性を持つSOI構造のMIS電界効果トランジスタを形成することが可能である。またゲート酸化膜を介して設けられたゲート電極により半導体層を包囲して形成できるため、チャネル以外の電流経路を遮断でき、完全なチャネル制御が可能で、電流リーク特にバックチャネルリークを防止でき、蓄積電荷の消失を低減できることによる保持特性の改善リフレッシュ動作の緩和、また4面上下面及びチャネル幅方向の2側面にチャネルを形成できるため、表面の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることによる高速化が可能である。またSOI構造の半導体層に形成したドレイン領域下に放熱用の空孔を設けることにより、MIS電界効果トランジスタの高速化によって発生する熱による温度上昇を抑制し、高温での速度特性の劣化を改善することも可能である。またMIS電界効果トランジスタのドレイン領域と半導体基板間の容量を、空孔を設けることにより低減でき一般に、空気とシリコン酸化膜SiO2との誘電率の相違で約1/4になる、さらなるビット線容量の低減によるセンスアンプの検出能力の向上あるいは1本のビット線に接続できるメモリーセルを増加させることによる高集積化が可能である。またサイドウォール直下の微細なソース領域に自己整合して、絶縁膜中にトレンチを形成でき、トレンチの側面に電荷蓄積電極を形成できるため、蓄積電荷の保持特性の良好なSOI構造のトレンチ型キャパシタを形成できることによる高性能化が可能である。またチャネル領域を形成する微細な半導体層に自己整合して、MIS電界効果トランジスタの構成要素低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び包囲型ゲート電極及び放熱用且つビット線容量低減の空孔を微細に形成することも可能である。また格子定数の小さなSi層を、左右から格子定数の大きなSiGe層により挟んだ構造の半導体層を形成することもできるため、左右のSiGe層から歪みSi層の格子定数を広げることが可能で、キャリアの移動度を増加させることができることによる、MIS電界効果トランジスタの高速化が可能である。また半導体層と金属層の化合物である、いわゆるメタルソースドレイン領域サリサイド層に形成することも可能で、ソースドレイン領域の抵抗を低減することにより高速化を可能にすることもできる。またトレンチ型キャパシタをフィン構造に形成することも可能で、表面上の占有面積を増やすことなく、キャパシタ容量を増加できるため、センスアンプの検出能力を向上させることによる高性能化あるいは高集積化が可能である。即ち、高速大容量通信、携帯情報端末、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つ包囲型ゲート電極及び空孔を有するMIS電界効果トランジスタトランスファーゲート及びトレンチ型キャパシタからなるSOI構造のDRAMのメモリーセルを得ることができる。本発明者は当該技術を、3段階横水平方向エピタキシャル成長を利用した、絶縁膜上の包囲型ゲート電極及び空孔付きトレンチキャパシタ型DRAMTrenchCapasitorTypeDynamicRandomAccessMemorywithSurroundingGateandCavityOnInsulator構造と命名し、TDRAMSUGCOINティーディーラムサッグコインと略称する。本願発明は、1Si基板上に選択的にSi層を縦垂直方向にエピタキシャル成長させる。2縦垂直方向エピタキシャルSi層の側面の一部から絶縁膜上に横水平方向エピタキシャルSi層を成長させる。第1段階の横水平方向エピタキシャル成長3チャネル部に相当する箇所のSi層及びその周囲の絶縁膜を除去する開孔部を形成する。4露出したSi層の側面間にチャネル領域形成用のSi層を成長する。第2段階の横水平方向エピタキシャル成長5チャネル形成用のSi層の周囲にゲート絶縁膜を介して包囲型ゲート電極を平坦に埋め込む。6包囲型ゲート電極に自己整合してドレイン領域形成用のSi層及び直下の絶縁膜を除去する開孔部を形成する。7露出した1対のチャネル領域形成用のSi層の側面間に再度ドレイン領域形成用のSi層を成長し、直下部に空孔を形成する。第3段階の横水平方向エピタキシャル成長8包囲型ゲート電極に自己整合してソースドレイン領域を形成する。等によりMIS電界効果トランジスタトランスファーゲートを形成する。9包囲型ゲート電極の側壁に形成されたサイドウォールに自己整合して、サイドウォール直下のSi層に形成した微細なソース領域以外のソース領域が形成されたSi層及び下部の絶縁膜を除去し、絶縁膜中にトレンチを形成する。10微細なソース領域の側面に接して、トレンチの側面に電荷蓄積電極を形成する。11電荷蓄積電極の全側面及びトレンチの底面にキャパシタ絶縁膜を成長する。12キャパシタ絶縁膜を介して電荷蓄積電極に対向するセルプレート電極を形成する。等の技術を使用して、シリコン基板上に複数層の絶縁膜複数層のシリコン酸化膜及びシリコン窒化膜が選択的に設けられ、最上層絶縁膜シリコン窒化膜上より、最上層絶縁膜シリコン窒化膜が設けられていない領域上に延在して選択的に半導体層第1、第2及び第3段階の横水平方向エピタキシャルSi層からなる半導体層が設けられ、第2段階成長のSi層の全周囲にはゲート酸化膜を介して、シリコン酸化膜上に包囲型ゲート電極ワード線が設けられ、包囲型ゲート電極の上面部の側壁にはサイドウォールが設けられ、直下に空孔を有する第3段階成長のSi層には、概略n型及びn型ドレイン領域が設けられ、サイドウォール直下の第1段階成長のSi層には、概略n型及びn型ソース領域が設けられている構造のMIS電界効果トランジスタが形成され、n型ソース領域の一部に接して、シリコン窒化膜中にトレンチが設けられ、n型ソース領域の一部に接して、トレンチの全側面に電荷蓄積電極が設けられ、電荷蓄積電極の全側面にはキャパシタ絶縁膜を介してトレンチを埋め込み、シリコン酸化膜上に延在したセルプレート電極が設けられているトレンチ型キャパシタが形成され、1つのMIS電界効果トランジスタ及び1つのトレンチ型キャパシタによりDRAMの1メモリーセルを構成し、ミラー反転した隣接する1メモリーセルとともに2メモリーセルを形成したものである。以下本発明を図示実施例により具体的に説明する。全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。図1~図23は本発明の半導体記憶装置の第1の実施例で、図1はDRAMのメモリーセルの模式平面図、図2はビット線に沿う方向の模式側断面図、図3はワード線に沿う方向の模式側断面図、図4はワード線に平行方向で、ビット線の接続部の模式側断面図、図5はワード線に平行方向で、キャパシタの模式側断面図、図6~図23は製造方法の工程断面図である。図1~図5はシリコンSi基板を使用し、3段階横水平方向エピタキシャル成長によるTDRAMSUGCOIN構造に形成した包囲型ゲート電極及び空孔を有するNチャネルMIS電界効果トランジスタトランスファーゲート及びトレンチ型キャパシタからなるSOI構造のDRAMのメモリーセルを含む半導体集積回路の一部を示しており、1は1015cm-3程度のp型のシリコンSi基板、2は100nm程度のシリコン酸化膜SiO2、3は300nm程度のシリコン窒化膜Si3N4、4は50nm程度のシリコン酸化膜SiO25は100nm程度のシリコン窒化膜Si3N4、6は50nm程度の素子分離領域のシリコン酸化膜SiO2、7は空孔、8は1017cm-3程度のp型の第1段階の横水平方向エピタキシャルSi層、9は1017cm-3程度のp型の第2段階の横水平方向エピタキシャルSi層、10は1017cm-3程度のp型の第3段階の横水平方向エピタキシャルSi層、11は埋め込みシリコン酸化膜SiO2素子分離領域の一部、12は1020cm-3程度のn型ソース領域、13は5×1017cm-3程度のn型ソース領域、14は5×1017cm-3程度のn型ドレイン領域、15は1020cm-3程度のn型ドレイン領域、16は5nm程度のゲート酸化膜SiO2、17は長さ35nm程度、厚さ100nm程度の包囲型ゲート電極WSi、ワード線、18は25nm程度のサイドウォールSiO2、19は深さ450nm程度の電荷蓄積電極WSi、20は5nm程度のキャパシタ絶縁膜Ta2O5、21はセルプレート電極、22は200nm程度の燐珪酸ガラスPSG膜、23は200nm程度の燐珪酸ガラスPSG膜、24は20nm程度のシリコン窒化膜Si3N4、25は10nm程度のバリアメタルTiN、26は導電プラグW、27は500nm程度の層間絶縁膜SiOC、28は10nm程度のバリアメタルTaN、29は500nm程度のCu配線Cuシード層含む、ビット線、30は20nm程度のバリア絶縁膜、BLはビット線、WLはワード線、TCはトレンチ型キャパシタを示している。図1はマトリックス状に形成されたDRAMのメモリーセルの模式平面図で、一点鎖線で囲まれたものはメモリーセル1つ分を示し、一部の太線は、絶縁膜上に形成されたエピタキシャル半導体層、エピタキシャル半導体層に形成されたソースドレイン領域及びトレンチ型キャパシタを明確にするために誇張して示している。図2~図5においては、p型のシリコン基板1上にシリコン酸化膜SiO22が設けられ、シリコン酸化膜SiO22上には、選択的にシリコン窒化膜Si3N43が設けられ、シリコン窒化膜Si3N43上には選択的にシリコン酸化膜SiO24が設けられ、シリコン窒化膜Si3N43及びシリコン酸化膜SiO24上には選択的にシリコン窒化膜Si3N45が設けられ、シリコン酸化膜SiO24の一部上には、空孔7を介してp型の第3段階の横水平方向エピタキシャルSi層10が設けられ、Si層10の対向する2側面にそれぞれ1側面を接して1対のp型の第2段階の横水平方向エピタキシャルSi層9が設けられ、1対のSi層9にはそれぞれ反対側の1側面に接して1対のp型の第1段階の横水平方向エピタキシャルSi層8が設けられた構造からなる半導体層がシリコン酸化膜SiO26により絶縁分離されて設けられている。1対のSi層9の残りの周囲にはゲート酸化膜SiO216を介して包囲型ゲート電極WSi、ワード線17が設けられ、包囲型ゲート電極17の上面部の側壁にはサイドウォール18が設けられ、Si層10には概略n型及びn型ドレイン領域14、15が設けられ、Si層8には概略n型及びn型ソース領域12、13が設けられているMIS電界効果トランジスタが形成され、またMIS電界効果トランジスタのn型ソース領域12の一部に接してシリコン酸化膜SiO22上に設けられたトレンチの全側面には、電荷蓄積電極WSi19が設けられ、電荷蓄積電極WSi19の全側面にはキャパシタ絶縁膜Ta2O5を介してトレンチを埋め込み、シリコン酸化膜SiO26及びシリコン酸化膜SiO211上に延在したセルプレート電極が設けられているトレンチ型キャパシタが形成されており、1つのMIS電界効果トランジスタ及び1つのトレンチ型キャパシタによりDRAMの1メモリーセルが構成され、ミラー反転した隣接する1メモリーセルとともに2メモリーセルが形成されている。2メモリーセルにおいて、n型ドレイン領域15を共通とし、この共通のn型ドレイン領域15にはバリアメタルTiN25を有する導電プラグW26を介してバリアメタルTaN28を有するCu配線29からなるビット線が接続されている。また隣り合う包囲型ゲート電極17どうしは直接接続され、ワード線を形成している。したがって、通常の安価な半導体基板を使用して、半導体基板上に絶縁膜を介して完全空乏型の単結晶半導体層Siを設け、一部のSi層の周囲にゲート酸化膜を介して包囲型ゲート電極を有するチャネル領域を設け、残りのSi層にソースドレイン領域を設けたSOI構造のMIS電界効果トランジスタを有するDRAMを形成できるため、ソースドレイン領域の接合容量の低減実質ゼロ及び空乏層容量の低減によりビット線容量の低減化によるセンスアンプの検出能力の向上、薄膜の完全空乏型の半導体層にソースドレイン領域を形成できることによるα線ソフトエラー耐性の強化、ソースドレイン領域の耐圧改善及びサブスレッショルド特性の改善により、閾値電圧の低減化による低電力化等が可能である。また成長するシリコン酸化膜SiO2の膜厚により、3段階形成するSi層の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型薄膜のSOI構造の単結晶半導体層を容易に形成することが可能である。また下地の絶縁膜の影響のない結晶性が良好なSi層にのみチャネル領域を形成できるため、安定した特性を持つSOI構造のMIS電界効果トランジスタを形成することが可能である。またゲート酸化膜を介して設けられたゲート電極によりSi層を包囲して形成できるため、チャネル以外の電流経路を遮断でき、完全なチャネル制御が可能で、電流リーク特にバックチャネルリークを防止でき、蓄積電荷の消失を低減できることによる保持特性の改善リフレッシュ動作の緩和、また4面上下面及びチャネル幅方向の2側面にチャネルを形成できるため、表面の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることによる高速化が可能である。またSOI構造の半導体層に形成したドレイン領域下に放熱用の空孔を設けることにより、MIS電界効果トランジスタの高速化によって発生する熱による温度上昇を抑制し、高温での速度特性の劣化を改善することも可能である。またMIS電界効果トランジスタのドレイン領域と半導体基板間の容量を、空孔を設けることにより、低減でき一般に、空気とシリコン酸化膜SiO2との誘電率の相違で約1/4になる、さらなるビット線容量の低減によるセンスアンプの検出能力の向上あるいは1本のビット線に接続できるメモリーセルを増加させることによる高集積化が可能である。またサイドウォール直下の微細なソース領域に自己整合して、絶縁膜中にトレンチを形成でき、トレンチの側面に電荷蓄積電極を形成できるため、蓄積電荷の保持特性の良好なSOI構造のトレンチ型キャパシタを形成できることによる高性能化が可能である。またチャネル領域を形成する微細なSi層に自己整合して、MIS電界効果トランジスタの構成要素低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び包囲型ゲート電極及び放熱用且つビット線容量低減の空孔を微細に形成することも可能である。即ち、高速大容量通信、携帯情報端末、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つ包囲型ゲート電極及び空孔を有するMIS電界効果トランジスタトランスファーゲート及びトレンチ型キャパシタからなるSOI構造のDRAMのメモリーセルを得ることができる。次いで本発明に係る半導体装置における第1の実施例の製造方法について図2~図23を参照して説明する。ビット線に沿う方向の模式側断面図、を用いて説明するが、主要な工程においてはワード線に沿う方向の模式側断面図、ワード線に平行方向で、ビット線の接続部の模式側断面図及びワード線に平行方向で、キャパシタの模式側断面図も適宜追加して説明する。ただし、ここでは本発明の半導体記憶装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子の形成に関する製造方法の記述は省略する。図6ビット線に沿う方向、p-p矢視断面図p型のシリコン基板1を1000°C程度で熱酸化し、シリコン酸化膜SiO22を100nm程度成長する。次いで化学気相成長により、300nm程度のシリコン窒化膜Si3N43を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、シリコン窒化膜Si3N43を50nm程度異方性ドライエッチングし、段差部を形成する。厳密な段差は必要ない次いでレジスト図示せずを除去する。次いで化学気相成長により、シリコン酸化膜SiO24を50nm程度成長する。次いで化学的機械研磨ChemicalMechanicalPolishing以後CMPと略称し、シリコン窒化膜Si3N43上のシリコン酸化膜SiO2を除去し、段差部にシリコン酸化膜SiO24を平坦に埋め込む。図7ビット線に沿う方向、p-p矢視断面図次いで化学気相成長により、100nm程度のシリコン窒化膜Si3N45を成長する。次いで化学気相成長により、シリコン酸化膜SiO26を50nm程度成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、シリコン酸化膜SiO26、シリコン窒化膜Si3N45、3及びシリコン酸化膜SiO22を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト図示せずを除去する。図8ビット線に沿う方向、p-p矢視断面図次いで露出したp型のシリコン基板1上にp型の縦垂直方向エピタキシャルSi層31を成長する。次いで化学的機械研磨CMPし、シリコン酸化膜SiO26の平坦面より突出したp型の縦垂直方向エピタキシャルSi層31を平坦化する。次いで選択化学気相成長法により50nm程度のタングステン膜32を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、シリコン酸化膜SiO26を異方性ドライエッチングし、開孔部を形成する。次いでレジスト図示せずを除去する。図9ビット線に沿う方向、p-p矢視断面図次いで露出したp型の縦垂直方向エピタキシャルSi層31の側面にp型の横水平方向エピタキシャルSi層8第1段階の横水平方向エピタキシャル成長を成長し、シリコン酸化膜SiO26の開孔部を埋め込む。ここで残されたシリコン酸化膜SiO26は素子分離領域となる。図10ビット線に沿う方向、p-p矢視断面図次いでp型の横水平方向エピタキシャルSi層8の表面を900°C程度で酸化し、20nm程度のシリコン酸化膜SiO2図示せずを成長する。次いで熱酸化したシリコン酸化膜SiO2図示せず及びシリコン酸化膜SiO26をマスク層として、タングステン膜32及びp型の縦垂直方向エピタキシャルSi層31を順次異方性ドライエッチングし、開孔部を形成する。次いで化学気相成長により、60nm程度のシリコン酸化膜SiO211を成長する。次いでSi層8の平坦面上のシリコン酸化膜SiO211及び熱酸化したシリコン酸化膜SiO2図示せずを化学的機械研磨CMPし、シリコン酸化膜SiO211を開孔部に平坦に埋め込む。この領域も素子分離領域の一部となる。図11ビット線に沿う方向、p-p矢視断面図及び図12ワード線に沿う方向、q-q矢視断面図次いで化学気相成長により、100nm程度のシリコン窒化膜Si3N433を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、シリコン窒化膜Si3N433、p型の横水平方向エピタキシャルSi層8、シリコン酸化膜SiO26及びシリコン窒化膜Si3N45を選択的に順次異方性ドライエッチングし、シリコンシリコン酸化膜SiO24の一部を露出する開孔部を形成する。この際シリコン酸化膜SiO24がエッチングのストッパー膜となる。次いでレジスト図示せずを除去する。図12における破線は、紙面の奥のSi層8を示している。図13ビット線に沿う方向、p-p矢視断面図及び図14ワード線に沿う方向、q-q矢視断面図次いで露出したp型の横水平方向エピタキシャルSi層8の側面間にp型の横水平方向エピタキシャルSi層9を成長し、下部に空孔を有するSi層9第2段階の横水平方向エピタキシャル成長を形成する。この際、空孔直上は下地の影響が全くない単結晶シリコン層となる。次いで露出しているSi層9の全周囲を酸化し、5nm程度のゲート酸化膜SiO216を成長する。次いでSi層9に閾値電圧制御用の硼素のイオン注入をおこなう。次いで化学気相成長により、ゲート酸化膜SiO216の全周囲を含む全面に、開孔部を完全に埋め込むように100nm程度のタングステンシリサイド膜WSiを成長する。次いで化学的機械研磨CMPし、シリコン窒化膜Si3N433上に成長したタングステンシリサイド膜WSiを除去し、平坦化する。こうして開孔部に平坦に埋め込まれた包囲型ゲート電極WSi17が形成される。図15ビット線に沿う方向、p-p矢視断面図及び図16ワード線に平行方向、r-r矢視断面図次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、シリコン窒化膜Si3N433、Si層8及びシリコン窒化膜Si3N45を選択的に順次異方性ドライエッチングし、シリコン酸化膜SiO24の一部を露出する開孔部を形成する。この際シリコン酸化膜SiO24がエッチングのストッパー膜となる。次いでレジスト図示せずを除去する。図16における破線は、紙面の奥のSi層9を示している。図17ビット線に沿う方向、p-p矢視断面図及び図18ワード線に平行方向、r-r矢視断面図次いで露出したSi層9の側面間にp型の横水平方向エピタキシャルSi層10を成長し、下部に空孔7を有するSi層10第3段階の横水平方向エピタキシャル成長を形成する。図19ビット線に沿う方向、p-p矢視断面図次いでシリコン窒化膜Si3N433をエッチング除去する。次いで化学気相成長により、5nm程度のイオン注入用のシリコン酸化膜SiO2、図示せずを成長する。次いで包囲型ゲート電極WSi17をマスク層として、n型ソースドレイン領域13、14形成用の燐のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜SiO2、図示せずをエッチング除去する。次いで化学気相成長により、25nm程度のシリコン酸化膜SiO2を成長する。次いで全面異方性ドライエッチングし、包囲型ゲート電極WSi17の上面部の側壁にのみサイドウォールSiO218を形成する。次いで化学気相成長により、5nm程度のイオン注入用のシリコン酸化膜SiO2、図示せずを成長する。次いでサイドウォールSiO218及び包囲型ゲート電極WSi17をマスク層として、n型ソースドレイン領域12、15形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜SiO2、図示せずをエッチング除去する。次いでRTPRapidThermalProcessing法によりアニールをおこない、n型ソースドレイン領域13、14及びn型ソースドレイン領域12、15を形成する。図20ビット線に沿う方向、p-p矢視断面図次いで化学気相成長により、5nm程度のシリコン酸化膜SiO234を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、シリコン酸化膜SiO234を選択的に異方性ドライエッチングし、n型ドレイン領域15及び包囲型ゲート電極WSi17上にシリコン酸化膜SiO234を残す。次いでレジスト図示せずに加え、露出したシリコン酸化膜SiO26、サイドウォールSiO218及びシリコン酸化膜SiO211をマスク層として、露出したn型ソース領域の一部を形成するSi層8及びシリコン窒化膜Si3N45、3を選択的に順次異方性ドライエッチングし、シリコン酸化膜SiO22の一部を露出するトレンチを形成する。この際シリコン酸化膜SiO22がエッチングのストッパー膜となる。次いでレジスト図示せずを除去する。図21ビット線に沿う方向、p-p矢視断面図次いで化学気相成長法により30nm程度のタングステンシリサイド膜19を成長する。次いで全面異方性ドライエッチングし、トレンチの側面にのみタングステンシリサイド膜19を残し、一部がn型ソース領域12の側面に接する、タングステンシリサイド膜からなる電荷蓄積電極19を形成する。次いで化学気相成長により、5nm程度のキャパシタ絶縁膜Ta2O520を成長する。次いで化学気相成長により、200nm程度のタングステン膜W21を成長する。次いで化学的機械研磨CMPし、平坦化する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、タングステン膜W21、キャパシタ絶縁膜Ta2O520及びシリコン酸化膜SiO234を順次異方性ドライエッチングし、トレンチを完全に埋め込んだセルプレート電極21を形成する。次いでレジスト図示せずを除去する。図22ビット線に沿う方向、p-p矢視断面図次いで化学気相成長により、200nm程度のPSG膜22を成長する。次いでセルプレート電極21上のPSG膜22を化学的機械研磨CMPし、平坦化する。次いで化学気相成長により、200nm程度のPSG膜23を成長する。次いで化学気相成長により、20nm程度のシリコン窒化膜Si3N424を成長する。図23ビット線に沿う方向、p-p矢視断面図次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、シリコン窒化膜Si3N424、PSG膜23及びPSG膜22を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト図示せずを除去する。次いでスパッタにより、バリアメタルとなるTiN25を成長する。次いで化学気相成長により、タングステンW26を成長する。次いで化学的機械研磨CMPにより、ビアに平坦に埋め込み、バリアメタルTiN25を有する導電プラグW26を形成する。図2ビット線に沿う方向、p-p矢視断面図、図3ワード線に沿う方向、q-q矢視断面図、図4ワード線に平行方向、r-r矢視断面図及び図5ワード線に平行方向、s-s矢視断面図次いで化学気相成長により、500nm程度の層間絶縁膜SiOC27を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、層間絶縁膜SiOC27を異方性ドライエッチングし、開孔部を形成する。この際、シリコン窒化膜Si3N424がエッチングストッパー膜となる。次いでレジスト図示せずを除去する。次いで化学気相成長により、10nm程度のバリアメタルTaN28を成長する。次いでスパッタにより、Cuシード層を成長する。次いで電解メッキ法により500nm程度のCuを成長する。次いで化学的機械研磨CMPし、開孔部にCuを平坦に埋め込み、バリアメタルTaN28を有するCu配線29を形成する。次いで化学気相成長により、Cuのバリア絶縁膜となるシリコン窒化膜Si3N430を成長し、本願発明の3段階横水平方向エピタキシャル成長によるTDRAMSUGCOIN構造に形成した包囲型ゲート電極及び空孔を有するNチャネルMIS電界効果トランジスタトランスファーゲート及びトレンチ型キャパシタとにより構成したSOI構造のDRAMのメモリーセルを含む半導体集積回路を完成する。図24はシリコンSi基板を使用し、3段階横水平方向エピタキシャル成長によるTDRAMSUGCOIN構造に形成した包囲型ゲート電極及び空孔を有するNチャネルのMIS電界効果トランジスタトランスファーゲート及びトレンチ型キャパシタからなるSOI構造のDRAMのメモリーセルを含む半導体集積回路の一部を示しており、1~30は図2ただしビット線に沿う方向の側断面図であるため27は描かれていないと同じ物を、35はサリサイドゲート電極CoSi2/WSi、36はサリサイド層CoSi2を示している。同図においては、メタルソースドレインとなるサリサイド層CoSi2が形成されていること及び包囲型ゲート電極の上面はサリサイドゲート電極CoSi2/WSiが形成されていること以外は図2とほぼ同じ構造の包囲型ゲート電極及び空孔を有するNチャネルのMIS電界効果トランジスタトランスファーゲート及びトレンチ型キャパシタからなるSOI構造のDRAMのメモリーセルが形成されている。本実施例においては第1の実施例とほぼ同じ効果を得ることができ、製造方法はやや複雑になるが、ソースドレイン領域及びゲート電極の抵抗を低減できるため、より高速化が可能である。図25はシリコンSi基板を使用し、3段階横水平方向エピタキシャル成長によるTDRAMSUGCOIN構造に形成した包囲型ゲート電極及び空孔を有するNチャネルのMIS電界効果トランジスタトランスファーゲート及びトレンチ型キャパシタからなるSOI構造のDRAMのメモリーセルを含む半導体集積回路の一部を示しており、1~7、11~30は図2ただしビット線に沿う方向の側断面図であるため27は描かれていないと同じ物を、37はp型の横水平方向エピタキシャルSiGe層第1段階成長の半導体層、38はp型の横水平方向エピタキシャル歪みSi層第2段階成長の半導体層、39はp型の横水平方向エピタキシャルSiGe層第3段階成長の半導体層を示している。同図においては、Si層8及びSi層10がそれぞれSiGe層37及びSiGe層39に置き換わり、Si層9が歪みSi層38に置き換わって形成されていること以外は図2とほぼ同じ構造の包囲型ゲート電極及び空孔を有するNチャネルのMIS電界効果トランジスタトランスファーゲート及びトレンチ型キャパシタからなるSOI構造のDRAMのメモリーセルが形成されている。本実施例においては第1の実施例とほぼ同じ効果を得ることができ、また格子定数の小さなSi層を、左右から格子定数の大きなSiGe層により挟んだ構造の半導体層を形成できるため、左右のSiGe層から歪みSi層チャネル領域の格子定数を広げることが可能で、キャリアの移動度を増加させることができるので、より高速化が可能である。図26はシリコンSi基板を使用し、3段階横水平方向エピタキシャル成長によるTDRAMSUGCOIN構造に形成した包囲型ゲート電極及び空孔を有するNチャネルのMIS電界効果トランジスタトランスファーゲート及びトレンチ型キャパシタからなるSOI構造のDRAMのメモリーセルを含む半導体集積回路の一部を示しており、1~30は図2ただしビット線に沿う方向の側断面図であるため27は描かれていないと同じ物を、41はシリコン窒化膜Si3N4を示している。同図においては、トレンチ型キャパシタがフィン構造に形成されていること以外は図2とほぼ同じ構造の包囲型ゲート電極及び空孔を有するNチャネルのMIS電界効果トランジスタトランスファーゲート及びトレンチ型キャパシタからなるSOI構造のDRAMのメモリーセルが形成されている。本実施例においては第1の実施例とほぼ同じ効果を得ることができ、製造工程は増加するが、表面上の占有面積を増やすことなく、キャパシタ容量を増加できるため、センスアンプの検出能力を向上させることが可能である。次いで本発明に係る半導体装置における第4の実施例の製造方法について図26~図29を参照して説明する。図6~図19の工程をおこなった後、図27となる。ただし図27ではシリコン窒化膜Si3N43中に、タングステン膜40、シリコン窒化膜Si3N441及びタングステン膜42の3層構造フィン構造のトレンチ型キャパシタ形成用が選択的に形成されている。図28ビット線に沿う方向次いで化学気相成長により、5nm程度のシリコン酸化膜SiO234を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、シリコン酸化膜SiO234を選択的に異方性ドライエッチングし、n型ドレイン領域15及び包囲型ゲート電極WSi17上にシリコン酸化膜SiO234を残す。次いでレジスト図示せずに加え、露出したシリコン酸化膜SiO26、サイドウォールSiO218及びシリコン酸化膜SiO211をマスク層として、露出したn型ソース領域の一部を形成するSi層8及びシリコン窒化膜Si3N45、3、タングステン膜42、シリコン窒化膜Si3N441及びタングステン膜40を選択的に順次異方性ドライエッチングする。連続して残されたタングステン膜42及びタングステン膜40を等方性ドライエッチングし、シリコン酸化膜SiO22の一部を露出するフィン構造のトレンチ一部が包囲型ゲート電極17下に延在するトレンチを形成する。次いでレジスト図示せずを除去する。図29ビット線に沿う方向次いで化学気相成長法により30nm程度のタングステンシリサイド膜19を成長する。次いで全面異方性ドライエッチングし、フィン部の上部、下部及び側面を含むトレンチの側面にタングステンシリサイド膜19を残し、一部がn型ソース領域12の側面に接する、タングステンシリサイド膜からなる電荷蓄積電極19を形成する。次いで化学気相成長により、5nm程度のキャパシタ絶縁膜Ta2O520を成長する。次いで化学気相成長により、200nm程度のタングステン膜W21を成長する。次いで化学的機械研磨CMPし、平坦化する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、タングステン膜W21、キャパシタ絶縁膜Ta2O520及びシリコン酸化膜SiO234を順次異方性ドライエッチングし、フィン構造のトレンチを完全に埋め込んだセルプレート電極21を形成する。次いでレジスト図示せずを除去する。図26ビット線に沿う方向次いで化学気相成長により、200nm程度のPSG膜22を成長する。次いでセルプレート電極21上のPSG膜22を化学的機械研磨CMPし、平坦化する。次いで化学気相成長により、200nm程度のPSG膜23を成長する。次いで化学気相成長により、20nm程度のシリコン窒化膜Si3N424を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、シリコン窒化膜Si3N424、PSG膜23及びPSG膜22を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト図示せずを除去する。次いでスパッタにより、バリアメタルとなるTiN25を成長する。次いで化学気相成長により、タングステンW26を成長する。次いで化学的機械研磨CMPにより、ビアに平坦に埋め込み、バリアメタルTiN25を有する導電プラグW26を形成する。次いで化学気相成長により、500nm程度の層間絶縁膜SiOC27を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、層間絶縁膜SiOC27を異方性ドライエッチングし、開孔部を形成する。この際、シリコン窒化膜Si3N424がエッチングストッパー膜となる。次いでレジスト図示せずを除去する。次いで化学気相成長により、10nm程度のバリアメタルTaN28を成長する。次いでスパッタにより、Cuシード層を成長する。次いで電解メッキ法により500nm程度のCuを成長する。次いで化学的機械研磨CMPし、開孔部にCuを平坦に埋め込み、バリアメタルTaN28を有するCu配線29を形成する。次いで化学気相成長により、Cuのバリア絶縁膜となるシリコン窒化膜Si3N430を成長し、本願発明の3段階横水平方向エピタキシャル成長によるTDRAMSUGCOIN構造に形成した包囲型ゲート電極及び空孔を有するNチャネルMIS電界効果トランジスタトランスファーゲート及びトレンチ型キャパシタとにより構成したSOI構造のDRAMのメモリーセルを含む半導体集積回路を完成する。上記実施例においては、半導体層を成長させる場合に化学気相成長を使用しているが、これに限定されず、分子線成長法MBEによっても、有機金属気相成長法MOCVDによっても、原子層結晶成長法ALEによっても、また他のいかなる結晶成長法を利用してもよい。上記実施例のすべては、NチャネルのMIS電界効果トランジスタを形成する場合について記載しているが、PチャネルのMIS電界効果トランジスタを形成してもよい。またゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、電荷蓄積電極、キャパシタ絶縁膜、セルプレート電極、配線、絶縁膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。また上記実施例においては、DRAMのメモリーセルパターン形状に関し、極めて単純な長方形及び、直方体のパターンを使用しているが、これに限定されず、さらに高集積化が可能なパターン形状を使用してもよい。また上記実施例においては、サイドウォールに自己整合して、半導体層を除去することによりトレンチを形成しているが、これには限定されず、マスク工程を使用することにより、サイドウォールから離れた位置にトレンチを形成してもよい。また上記実施例においては、2層のフィン構造のトレンチを形成しているが、これには限定されず、さらに多層のフィン構造のトレンチを形成してもよい。