クロック信号に同期して第1のレベルから第2のレベルに変化し、少なくとも前記クロック信号の一周期の間は前記第2のレベルが維持される基準信号を生成する基準信号生成手段と、多段接続された複数の遅延手段を有し、前記基準信号が入力される遅延チェーンと、前記クロック信号に同期して複数の前記遅延手段の出力信号を保持し、前記遅延手段の遅延情報を出力する保持手段と、を備える遅延検出回路。前記保持手段は、前記基準信号が前記クロック信号に同期して前記第1のレベルから前記第2のレベルに変化してから、前記クロック信号の一周期経過後に、複数の前記遅延手段の前記出力信号を保持する請求項1に記載の遅延検出回路。前記保持手段が保持した複数の前記遅延手段の前記出力信号に、前記第1及び第2のレベルの前記出力信号が含まれている場合、前記保持手段に入力される信号を前記遅延手段の前記出力信号から、前記保持手段の出力信号に切り換える選択手段をさらに備える請求項1又は2に記載の遅延検出回路。クロック信号に同期して第1のレベルから第2のレベルに変化し、少なくとも前記クロック信号の一周期は前記第2のレベルが維持される基準信号を生成する基準信号生成手段と、電源から基準電圧が印加され、多段接続された複数の遅延手段を有し、前記基準信号が入力される遅延チェーンと、前記クロック信号に同期して、複数の前記遅延手段の出力信号を保持し、前記遅延手段の遅延情報を出力する保持手段と、前記遅延情報に基づいて、前記電源が出力する前記基準電圧を制御する制御手段と、を備える電源電圧設定回路。前記制御手段は、前記基準信号が前記クロック信号に同期して前記第1のレベルから前記第2のレベルに変化してから、前記保持手段が前記クロック信号に同期して複数の前記出力信号を保持するまでの時間を、前記遅延情報に応じた前記遅延手段の段数で除することにより、前記遅延手段の遅延値を算出し、当該遅延値に基づいて、前記電源が出力する前記基準電圧を制御する請求項4に記載の電源電圧設定回路。多段接続された複数の遅延手段を有する遅延チェーンを備える遅延検出回路の制御方法であって、クロック信号に同期して第1のレベルから第2のレベルに変化し、少なくとも前記クロック信号の一周期の間は前記第2のレベルが維持される基準信号を生成し、前記基準信号を前記遅延チェーンに入力し、前記クロック信号に同期して複数の前記遅延手段の出力信号を保持し、前記遅延手段の遅延情報を出力する遅延検出回路の制御方法。しかしながら、特許文献1に開示された方法は、ある程度の精度で測定を行うためには、十分な発振回数を確保できる測定時間が必要となる。また、特許文献2に開示された方法は、パルス遅延回路を起動するタイミングを決める起動用パルスと、ラッチエンコーダのラッチタイミングを決める計測用パルスと、の位相差が異なる。そのため、遅延特性を測定する際には、2つのパルスの位相差時間を把握しておく必要がある。同様に、特許文献3に開示された方法も、起動用パルスの位相と計測用パルスの位相とが異なるため、2つのパルスの位相差時間を把握しておく必要がある。特許文献4に開示されたクロック異常検出システムにおいては、多段接続された複数の遅延素子に入力される起動用パルスと、各遅延素子からの出力信号を保持するフリップフロップの保持タイミングを決める計測用パルスとは、同位相のクロック信号である。しかし、クロック信号の一周期に係る遅延素子の段数を計測するために、遅延前のクロック信号に同期する遅延後のクロック信号を複数検出し、検出された複数のクロック信号が経由した遅延素子の数の差を算出する遅延段数演算部が別途必要となる。つまり、特許文献1~4に開示された遅延特性の測定方法は、いずれも処理が複雑であり、測定時間も長くなってしまうという問題があった。本発明は、このような問題を解決するためになされたものであり、簡易な処理によって遅延素子の遅延情報を検出する遅延検出回路、電源電圧設定回路、及び、遅延検出回路の制御方法を提供することを目的とする。本発明にかかる遅延検出回路は、クロック信号に同期して第1のレベルから第2のレベルに変化し、少なくとも前記クロック信号の一周期の間は前記第2のレベルが維持される基準信号を生成する基準信号生成手段と、多段接続された複数の遅延手段を有し、前記基準信号が入力される遅延チェーンと、前記クロック信号に同期して複数の前記遅延手段の出力信号を保持し、前記遅延手段の遅延情報を出力する保持手段と、を備えるものである。本発明にかかる電源電圧設定回路は、クロック信号に同期して第1のレベルから第2のレベルに変化し、少なくとも前記クロック信号の一周期は前記第2のレベルが維持される基準信号を生成する基準信号生成手段と、電源から基準電圧が印加され、多段接続された複数の遅延手段を有し、前記基準信号が入力される遅延チェーンと、前記クロック信号に同期して、複数の前記遅延手段の出力信号を保持し、前記遅延手段の遅延情報を出力する保持手段と、前記遅延情報に基づいて、前記電源が出力する前記基準電圧を制御する制御手段と、を備えるものである。本発明にかかる遅延検出回路の制御方法は、多段接続された複数の遅延手段を有する遅延チェーンを備える遅延検出回路の制御方法であって、クロック信号に同期して第1のレベルから第2のレベルに変化し、少なくとも前記クロック信号の一周期の間は前記第2のレベルが維持される基準信号を生成し、前記基準信号を前記遅延チェーンに入力し、前記クロック信号に同期して複数の前記遅延手段の出力信号を保持し、前記遅延手段の遅延情報を出力するものである。本発明により、簡易な処理によって遅延素子の遅延情報を検出する遅延検出回路、電源電圧設定回路、及び、遅延検出回路の制御方法を提供することができる。<実施の形態1>以下、図面を参照して本発明の実施の形態について説明する。本実施の形態にかかる半導体集積回路1のブロック図を図1に示す。半導体集積回路1は、遅延検出回路10と、論理回路30と、判定回路40と、を備える。遅延検出回路10と論理回路30とは外部の電源50と接続される。電源50は、遅延検出回路10と論理回路30とに基準電圧VDDを供給する。また、遅延検出回路10及び論理回路30にはクロック信号CLKが入力される。遅延検出回路10は、多段接続された遅延素子を有し、半導体集積回路1の遅延特性を測定する。具体的には、遅延検出回路10は、論理回路30において用いられている遅延素子の遅延情報を出力する。遅延検出回路10の詳細な構成については後述する。論理回路30は、複数の論理素子や遅延素子から構成され、入力信号図示省略に対して論理演算を行う。このとき、遅延検出回路10の遅延素子及び論理回路30の遅延素子を含む各素子には電源50からの基準電圧VDDが供給される。なお、論理回路30が有する遅延素子と遅延検出回路10が有する遅延素子とは、同じ遅延特性基準電圧VDDに対する遅延値の変化量を有する遅延素子である。そのため、遅延検出回路10における遅延素子の一段あたりの遅延値に基づいて、論理回路30における遅延素子の遅延値が測定できる。判定回路40制御手段は、遅延検出回路10から入力される遅延情報に基づいて、電源50が出力する基準電圧VDDを制御する制御信号を出力する。具体的には、判定回路40は、遅延情報に基づいて、遅延手段の遅延値を算出する。そして、遅延値が論理回路30において要求される所定の遅延値よりも短い場合、判定回路40は、基準電圧VDDを下げるように電源50に指示する。一方、遅延値が論理回路30において要求される所定の遅延値よりも長い場合、判定回路40は、基準電圧VDDを上げるように電源50に指示する。つまり、判定回路40は、遅延検出回路10から入力される遅延値が論理回路30において要求される所定の遅延値を超えない範囲で、基準電圧VDDがより低くなるように電源50を制御する。これにより、論理回路30の動作に影響を与えることなく、低電力化を図ることができる。なお、遅延検出回路10と判定回路40とが電源電圧設定回路を構成する。次に、遅延検出回路10の詳細な構成について、図2を参照して説明する。図2は、本実施の形態にかかる遅延検出回路10のブロック図である。遅延検出回路10は、基準信号生成部11と、遅延チェーン12と、保持部13と、を備える。なお、基準信号生成部11と保持部13とには、クロック信号CLKが入力される。基準信号生成部11は、入力されたクロック信号CLKに同期して第1のレベルから第2のレベルに変化し、少なくともクロック信号の一周期の間は第2のレベルが維持される基準信号を生成する。基準信号生成部11は、生成した基準信号を遅延チェーン12に出力する。このとき、第1のレベルとは、例えばLLowレベルを意味し、第2のレベルとは、例えばHHighレベルを意味する。つまり、第1のレベルと第2のレベルが異なるレベルであればよい。また、クロック信号CLKに同期して第1のレベルから第2のレベルに変化するとは、例えば、クロック信号CLKの立ち上がりに同期して、LレベルからHレベルに変化することを意味する。さらに、少なくともクロック信号CLKの一周期の間は第2のレベルが維持されるとは、例えば、LレベルからHレベルに変化した後は、少なくともクロック信号CLKの一周期の間はHレベルから変化しないことを意味する。勿論、第1のレベルをHレベルとし、第2のレベルをLレベルとしてもよい。さらに、Lレベル及びHレベルに替えて、0及び1を用いてもよい。遅延チェーン12は、多段接続された複数の遅延ゲート遅延手段12-1~12-nを有する。遅延チェーン12には、基準信号生成部11が生成した基準信号が入力される。基準信号は、各段に設けられた遅延ゲート12-1~12-nの遅延値に応じて遅延しながら、遅延ゲート12-1~12-nを伝搬する。なお、各遅延ゲート12-1~12-nの遅延値は同一である。遅延ゲート12-1~12-nの各段の出力信号は保持部13に入力される。各段の出力信号は、基準信号が経由した遅延ゲートの数に応じて遅延した信号である。より詳細には、各段の出力信号は、基準信号が経由した遅延ゲートの遅延値の合計時間だけ遅延した信号である。言い換えると、各段の出力信号は、遅延ゲート一つあたりの遅延値を、経由した遅延ゲートの数で乗じた時間だけ基準信号が遅延した信号である。保持部13は、クロック信号CLKに同期して複数の遅延ゲート12-1~12-nの出力信号を保持する。保持部13は、例えばフリップフロップ等のラッチ回路から構成される。そして、保持部13は、保持した出力信号に応じた遅延情報として信号do1~donを出力する。ここで、遅延情報とは、遅延ゲート12-1~12-nの遅延に関する情報である。具体的には、所定の時間例えば、クロック信号CLKの一周期の間に、基準信号が伝搬した遅延ゲートの段数を示す情報である。続いて、本実施の形態にかかる遅延検出回路10及び判定回路40の動作について説明する。まず、基準信号生成部11は、第1のレベルの基準信号を遅延チェーン12に対して出力する。その後、基準信号生成部11は、クロック信号CLKに同期して、基準信号を第1のレベルから第2のレベルに変化させる。保持部13は、クロック信号CLKに同期して、遅延チェーン12の遅延ゲート12-1~12-nから出力される出力信号を保持する。例えば、保持部13は、基準信号が第1のレベルから第2のレベルに変化してから、一周期経過後に、クロック信号CLKに同期して遅延ゲート12-1~12-nから出力される出力信号を保持する。このとき、基準信号生成部11が第2のレベルの基準信号を出力してからクロック信号CLKの一周期の間に、第2のレベルの基準信号が伝搬した遅延ゲートの出力信号は第2のレベルとなる。一方、未だ第2のレベルの基準信号が伝搬していない遅延ゲートの出力信号は第1のレベルのままとなる。つまり、保持部13が保持する複数の出力信号のうち、遅延ゲート12-1から第2のレベルの基準信号が伝搬した遅延ゲート例えば、遅延ゲート12-m-1とするまでの出力信号が連続して第2のレベルとなる。一方、第2のレベルの基準信号が伝搬した遅延ゲート遅延ゲート12-m-1の次段の遅延ゲート遅延ゲート12-mから遅延ゲート12-nまでの出力信号が連続して第1のレベルとなる。保持部13は、保持した遅延ゲート12-1~12-nの出力信号に応じた遅延情報を出力する。具体的には、保持部13は、保持した遅延ゲート12-1の出力信号を信号do1として出力する。同様に、保持部13は、保持した遅延ゲート12-2~12-nの出力信号を信号do2~donとして出力する。つまり、保持部13は、遅延情報として、第2のレベルの信号do1~dom-1を出力し、第1のレベルの信号dom~donを出力する。保持部13が出力した遅延情報のうち、第2のレベルの信号を計数することにより、クロック信号CLKの一周期の間に、第2のレベルの基準信号が伝搬した遅延ゲートの段数を検出できる。上記の例では、第2のレベルの信号はdo1~dom-1のm-1であるため、第2のレベルの基準信号が伝搬した遅延ゲートの段数はm-1段となる。判定回路40は、保持部13から出力された遅延情報を参照し、クロック信号CLKの一周期の時間を、第2のレベルの基準信号が伝搬した遅延ゲートの段数で除することにより、遅延ゲート12-1~12-nの一段あたりの遅延値を算出する。なお、遅延ゲート12-1~12-nの一段あたりの遅延値を算出するためには、第2のレベルの基準信号が遅延チェーン12を伝搬した時間を、第2のレベルの基準信号が伝搬した遅延ゲートの段数で除すればよい。そのため、例えば、判定回路40は、クロック信号CLKの二周期の時間を、二周期の間に第2のレベルの基準信号が伝搬した遅延ゲートの段数で除してもよい。そして、判定回路40は、算出した遅延ゲート12-1~12-nの一段あたりの遅延値に基づいて、電源50が出力する基準電圧VDDを制御する制御信号を出力する。以上のように、本実施の形態にかかる遅延検出回路10の構成によれば、基準信号生成部11が、クロック信号CLKに同期して第1のレベルから第2のレベルに変化し、少なくともクロック信号の一周期の間は第2のレベルが維持される基準信号を遅延チェーン12に出力する。そして、保持部13が、クロック信号CLKに同期して、遅延チェーン12の各遅延ゲート12-1~12-nの出力信号を保持し、遅延ゲート12-1~12-nの遅延情報を出力する。これにより、少なくとも一周期の間に第2のレベルの基準信号が伝搬した遅延ゲート12-1~12-nの段数を検出することができる。さらに、判定回路40は、クロック信号CLKの周期のみを知っていればよく、複数の信号の位相差時間を把握する必要もない。加えて、第2のレベルの基準信号は、クロック信号CLKの一周期の間は、第2のレベルが維持される。そのため、複数の遅延ゲート12-1~12-nの出力信号のうち、第2のレベルに変化した出力信号は、一周期の間は第2のレベルのまま維持される。したがって、遅延チェーン12の先頭から第2のレベルの基準信号が伝搬した遅延ゲートまでの遅延ゲート遅延ゲート12-1~12-m-1から、第2のレベルの出力信号が出力される。つまり、第2のレベルの出力信号を計数する際に、毎回遅延チェーン12の先頭遅延ゲート12-1から第2のレベルの出力信号の数を数えればよい。その結果、計数を始める遅延ゲートを毎回検出しなくて済むため、計数処理の負担が軽減される。言い換えると、遅延チェーン12において第1のレベルの出力信号と第2のレベルの出力信号との境界を複数検出して、検出された複数の境界の間の遅延ゲートの個数を算出する遅延段数演算部を別途設ける必要がない。このように、本実施の形態にかかる遅延検出回路10は、簡易な処理によって遅延ゲートの遅延値を算出することができる。<実施の形態2>本発明にかかる実施の形態2について説明する。本実施の形態にかかる遅延検出回路20の構成例を図3に示す。遅延検出回路20は、遅延チェーン12と、遅延検出データ信号起動レジスタ21と、計測レジスタ22-1~22-nと、セレクタ回路23-1~23-nと、リセット回路24と、ホールド指示回路25と、を備える。なお、遅延チェーン12は、実施の形態1と同様の構成であるため、詳細な説明を省略する。遅延検出データ信号起動レジスタ21には、入力信号dinが入力される。遅延検出データ信号起動レジスタ21は、入力信号dinをクロック信号CLKに同期して取り込み、遅延検出データ信号dm基準信号として出力する。計測レジスタ22-1~22-nは、セレクタ回路23-1~23-nを介して、遅延チェーン12の遅延ゲート12-1~12-nと接続される。計測レジスタ22-1~22-nは、クロック信号CLKに同期して、遅延ゲート12-1~12-nの出力信号又は計測レジスタ22-1~22-nの出力信号を保持する。セレクタ回路23-1~23-nは、リセット回路24の制御信号に応じて、遅延ゲート12-1~12-nの出力信号又は計測レジスタ22-1~22-nの出力信号のいずれか一方を選択し、計測レジスタ22-1~22-nに出力する。具体的には、セレクタ回路23-1~23-nは、制御信号が0Lレベルの場合は、遅延ゲート12-1~12-nの出力信号を選択する。一方、セレクタ回路23-1~23-nは、制御信号が1Hレベルの場合、計測レジスタ22-1~22-nの出力信号を選択する。リセット回路24は、AND回路であり、イネーブル信号enと、ホールド指示回路25の出力信号とが入力される。リセット回路24は、イネーブル信号en及びホールド指示回路25の出力信号の双方が0である場合、又は、いずれか一方が1である場合に、セレクタ回路23-1~23-nに対して0を出力する。このため、セレクタ回路23-1~23-nは、遅延ゲート12-1~12-nの出力信号を選択する。一方、リセット回路24は、イネーブル信号en及びホールド指示回路25の出力信号の双方が共に1である場合、セレクタ回路23-1~23-nに対して1を出力する。このため、セレクタ回路23-1~23-nは、計測レジスタ22-1~22-nの出力信号を選択する。ホールド指示回路25は、OR回路であり、計測レジスタ22-1~22-nが保持する全ての出力信号が入力される。ホールド指示回路25は、計測レジスタ22-1~22-nが保持する出力信号に0と1との双方が含まれる場合、リセット回路24に対して1を出力する。言い換えると、ホールド指示回路25は、計測レジスタ22-1~22-nが保持する信号のうち、少なくとも一つの出力信号が1であり、その他の計測レジスタの出力信号が0である場合、リセット回路24に対して1を出力する。続いて、本実施の形態にかかる遅延検出回路20の動作について、図4のタイミングチャートを参照して説明する。まず、イネーブル信号en及び入力信号dinを0にする。遅延検出データ信号起動レジスタ21及び計測レジスタ22-1~22-nは、クロック信号CLKに同期して0を保持する。これにより、遅延検出データ信号起動レジスタ21及び計測レジスタ22-1~22-nをリセットする。次に、イネーブル信号en及び入力信号dinを0から1に変化させる図4の時刻t1。すると、遅延検出データ信号起動レジスタ21は、クロック信号CLKに同期して、1に変化した入力信号dinを保持する。このため、遅延検出データ信号起動レジスタ21の出力信号である遅延検出データ信号dmが、0から1に変化する図4の時刻t2。遅延検出データ信号起動レジスタ21は、1を遅延チェーン12に対して出力する。遅延検出データ信号起動レジスタ21から遅延検出データ信号dmの1が出力されると、遅延検出データ信号dmは、遅延チェーン12の各遅延ゲートを伝搬していく。そして、遅延検出データ信号dmが1に変化してから、一周期経過後、計測レジスタ22-1~22-nは、クロック信号CLKに同期して、遅延ゲート12-1~12-nの出力信号を保持する図4の時刻t3。図4に示す例においては、計測レジスタ22-1~22-m-1が、時刻t3において1を保持したため、計測レジスタ22-1~22-m-1の出力信号do1~dom-1は、0から1に変化している。一方、計測レジスタ22-m~22-nは、時刻t3において0を保持したため、計測レジスタ22-m~22-nの出力信号dom~donは0のまま変化していない。つまり、時刻t2において、クロック信号CLKに同期して遅延チェーン12に出力された遅延検出データ信号1は、時刻t2から時刻t3までの間、つまりクロック信号CLKの一周期の間に、遅延ゲート12-1から12-m-1まで伝搬したことになる。このとき、計測レジスタ22-1~22-m-1の出力信号do1~dom-1は1であり、計測レジスタ22-m~22-nの出力信号dom~donは0である。そのため、ホールド指示回路25には、1及び0が入力される。その結果、ホールド指示回路25は、1をリセット回路24に出力する。上記したように、リセット回路24に入力されているイネーブル信号enは1であるため、リセット回路24の入力信号は共に1となる。そのため、リセット回路24の出力信号selは、0から1に変化する図4の時刻t3。これにより、セレクタ回路23-1~23-nは、計測レジスタ22-1~22-nの出力信号を選択する。つまり、計測レジスタ22-1~22-nには、計測レジスタ22-1~22-nが出力した信号が入力されることとなるため、計測レジスタ22-1~22-nが保持した値がホールドされる。計測レジスタ22-1~22-nによってホールドされた遅延ゲート12-1~12-nの出力信号は、判定回路40に入力される。判定回路40は、入力された出力信号do1~donのうち1の計数を行う。本実施の形態においては、出力信号dom-1までが1であるため、1の数はm-1個である。判定回路40は、クロック信号CLKの一周期の時間をm-1で除する。これにより、遅延ゲート12-1~12-nの一段あたりの遅延値遅延時間が算出される。その後の処理については、実施の形態1と同様であるため、詳細な説明は省略する。上述した図4のタイミングチャートにおいては、入力信号dinを0から1に変化させた場合について説明したが、これに限られるものではない。図5のタイミングチャートに示すように、最初に1の入力信号dinを入力し、計測レジスタ22-1~22-nに1を保持させてから、入力信号dinを1から0に変化させてもよい。この場合も、図4において説明した処理と同様に、遅延検出データ信号dmが1から0に変化してから、一周期の間に、0が遅延チェーン12のどこまで伝搬したのかを検出することにより、遅延値を算出できる。具体的には、判定回路40は、遅延検出データ信号dmが1から0に変化してから、一周期経過後に計測レジスタ22-1~22-nが保持した値のうち、0の個数を数える図5においてはm-1個。そして、判定回路40は、一周期の時間を0の個数で除することにより、遅延ゲート12-1~12-nの一段あたりの遅延値を算出する。以上のように、本実施の形態にかかる遅延検出回路20の構成によれば、遅延検出データ信号起動レジスタ21が、入力信号dinに基づいて、クロック信号CLKに同期して0から1に変化し、少なくともクロック信号の一周期の間は1が維持される遅延検出データ信号dmを遅延チェーン12に出力する。そして、計測レジスタ22-1~22-nが、クロック信号CLKに同期して、遅延チェーン12の各遅延ゲート12-1~12-nの出力信号を保持し、遅延情報を出力する。これにより、少なくとも一周期の間に遅延検出データ信号dmが伝搬した遅延ゲート12-1~12-nの段数を検出することができる。また、遅延検出データ信号dmは、0から1に変化した後はそのレベルが維持される。そのため、遅延ゲート12-1~12-nの出力信号のうち、1に変化した出力信号は1のまま維持される。その結果、1の出力信号が、遅延チェーン12の先頭遅延ゲート12-1から1が伝搬した遅延ゲート遅延ゲート12-m-1まで連続して出力される。したがって、計測レジスタ22-1~22-nの先頭計測レジスタ22-1から連続する1の数を算出するだけで、一周期の間に遅延検出データ信号dmが伝搬した遅延ゲートの段数を検出できる。つまり、段数検出の処理負担が軽減される。さらに、本実施の形態にかかる遅延検出回路20は、全てのブロックがデジタル回路を用いて構成された単相クロック同期回路であり、容易に設計可能である。また、遅延検出データ信号dm起動用パルスと計測レジスタ22-1~22-nに入力される計測用パルスとを同一のクロック信号CLKで同期させている。そのため、クロック信号CLKの一周期の間に遅延検出データ信号dmが伝搬した遅延ゲートの段数を正確に検出できると共に、起動用パルスと計測用パルスとの位相差時間を把握しておく必要もない。加えて、本実施の形態においては、図4及び図5に示すように、遅延検出データ信号dmを立ち上げ又は立ち下げてから図4の時刻t2、一周期後に計測レジスタ22-1~22-nが保持した値を測定することにより、遅延検出データ信号dmが伝搬した段数を検出できる。つまり、計測を開始してから一周期後には、遅延検出データ信号dmが伝搬した段数を検出できるため、短時間で遅延値を算出できる。なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更及び組み合わせをすることが可能である。例えば、上述した実施の形態においては、遅延ゲート12-1~12-nが同一の遅延値を有しているが、同一であることに限られない。また、遅延検出回路10、20は、遅延情報として、各遅延ゲート12-1~12-nの出力信号の全てを出力しているが、第2のレベルの基準信号が伝搬した遅延ゲートのうちの一番後段側の遅延ゲートの番号のみを遅延情報として出力してもよい。