"複数の第1のラインと、前記複数の第1のラインに交差する複数の第2のラインと、前記複数の第1のラインと前記複数の第2のラインとの交差する位置に配された複数の不揮発性メモリセルと、前記複数の第1のライン及び前記複数の第2のラインを介して前記複数の不揮発性メモリセルを制御する制御部と、を備え、前記複数の不揮発性メモリセルのそれぞれでは、可変抵抗素子及び整流素子が直列接続されており、前記制御部は、第1のタイミングにおいて、Nを1以上の整数とするとき前記複数の第1のラインからN本おきに第1のラインを多重選択して選択電位に設定するとともに少なくとも前記多重選択された第1のラインに隣接する非選択の第1のラインの電位を固定し、前記第1のタイミングより後の第2のタイミングにおいて、前記多重選択された第1のラインを浮遊状態にし、前記第2のタイミングより後の第3のタイミングにおいて、前記複数の第2のラインから1本の第2のラインを選択してフォーミング電位に設定することを特徴とする不揮発性半導体記憶装置。前記制御部は、前記複数の第1のラインから第1のラインを多重選択する第1の選択回路と、前記複数の第2のラインから第2のラインを選択する第2の選択回路と、前記複数の第1のラインを前記第1の選択回路に接続する接続回路と、前記第1の選択回路及び前記接続回路を制御する制御回路と、を有し、前記制御回路は、前記第1のタイミングにおいて、前記接続回路を介して前記多重選択された第1のラインと前記第1の選択回路とを接続して前記多重選択された第1のラインを前記選択電位に設定するとともに前記接続回路を介して前記非選択の第1のラインと前記第1の選択回路とを接続して前記非選択の第1のラインを非選択電位に固定し、前記第2のタイミングにおいて、前記接続回路を介して前記多重選択された第1のラインと前記第1の選択回路との接続を遮断して前記多重選択された第1のラインを浮遊状態にし、前記第2の選択回路は、前記第3のタイミングにおいて、前記1本の第2のラインを選択してフォーミング電位に設定することを特徴とする請求項1に記載の不揮発性半導体記憶装置。前記制御部は、前記第3のタイミングより後の第4のタイミングにおいて、前記1本の第2のラインを第2の非選択電位に設定し、前記第4のタイミングより後の第5のタイミングにおいて、前記多重選択された第1のラインを前記選択電位に設定するとともに少なくとも前記多重選択された第1のラインに隣接する非選択の第1のラインの電位を固定し、前記第5のタイミングより後の第6のタイミングにおいて、前記多重選択された第1のラインを浮遊状態にし、前記第6のタイミングより後の第7のタイミングにおいて、前記複数の第2のラインから1本の第2のラインを選択してフォーミング電位に設定することを特徴とする請求項1又は2に記載の不揮発性半導体記憶装置。前記複数の第1のラインは、複数のブロックを有し、前記複数のブロックのそれぞれは、MをN2以上の整数とするとき隣接するM本以上の第1のラインを有し、前記制御部は、前記複数のブロックから1つのブロックを選択し、1つのブロックが選択されている期間は、前記第1のタイミング、前記第2のタイミング、及び前記第3のタイミングを含むことを特徴とする請求項1から3のいずれか1項に記載の不揮発性半導体記憶装置。複数の第1のラインと、前記複数の第1のラインに交差する複数の第2のラインと、前記複数の第1のラインと前記複数の第2のラインとの交差する位置に配されており可変抵抗素子及び整流素子が直列接続された構成をそれぞれ有し複数の不揮発性メモリセルと、前記複数の第1のライン及び前記複数の第2のラインを介して前記複数の不揮発性メモリセルを制御する制御部とを有する不揮発性半導体記憶装置における不揮発性メモリセルのフォーミング方法であって、Nを1以上の整数とするとき前記複数の第1のラインからN本おきに第1のラインを多重選択して選択電位に設定するとともに少なくとも前記多重選択された第1のラインに隣接する非選択の第1のラインの電位を固定し、前記設定の後に、前記多重選択された第1のラインを浮遊状態にし、前記固定の後に、前記複数の第2のラインから1本の第2のラインを選択してフォーミング電位に設定することを特徴とするフォーミング方法。1つの実施形態は、例えば、フォーミング処理の時間を低減できる不揮発性半導体記憶装置及びフォーミング方法を提供することを目的とする。1つの実施形態によれば、複数の第1のラインと複数の第2のラインと複数の不揮発性メモリセルと制御部とを備えた不揮発性半導体記憶装置が提供される。複数の第2のラインは、複数の第1のラインに交差する。複数の不揮発性メモリセルは、複数の第1のラインと複数の第2のラインとの交差する位置に配されている。制御部は、複数の第1のライン及び複数の第2のラインを介して複数の不揮発性メモリセルを制御する。複数の不揮発性メモリセルのそれぞれでは、可変抵抗素子及び整流素子が直列接続されている。制御部は、第1のタイミングにおいて、Nを1以上の整数とするとき複数の第1のラインからN本おきに第1のラインを多重選択して選択電位に設定するとともに、少なくとも多重選択された第1のラインに隣接する非選択の第1のラインの電位を固定する。制御部は、第2のタイミングにおいて、上記の多重選択された第1のラインを浮遊状態にする。第2のタイミングは、第1のタイミングより後のタイミングである。制御部は、第3のタイミングにおいて、複数の第2のラインから1本の第2のラインを選択してフォーミング電位に設定する。第3のタイミングは、第2のタイミングより後のタイミングである。以下に添付図面を参照して、実施形態にかかる不揮発性半導体記憶装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。第1の実施形態第1の実施形態に係る不揮発性半導体記憶装置100の構成について図1を用いて説明する。図1は、第1の実施形態に係る不揮発性半導体記憶装置の等価回路図である。不揮発性半導体記憶装置100は、図1に示すように、メモリセルアレイ10及び周辺回路制御部30を有する。メモリセルアレイ10は、データを格納する。周辺回路30は、メモリセルアレイ10を制御する。メモリセルアレイ10は、複数のワードラインWLWL1~WL8、複数のビットラインBLBL1~BL4、及び複数の不揮発性メモリセルMM1,1~M4,8を有する。複数のワードラインWLWL1~WL8は、複数のビットラインBLに交差する。各ワードラインWLは、Y方向に所定ピッチをもって配列され、X方向行方向に延びるように形成されている。図1にはワードラインWLが8本配された場合が例示されているが、ワードラインWLの本数は図1のものに限定されない。複数のビットラインBLBL1~BL4は、複数のワードラインWLに交差する。各ビットラインBLは、X方向に所定ピッチをもって配列され、Y方向列方向に延びるように形成されている。図1にはビットラインBLが4本配された場合が例示されているが、ビットラインBLの本数は図1のものに限定されない。複数の不揮発性メモリセルMM1,1~M4,8は、複数のワードラインWLと複数のビットラインBLとの交差する位置に配置されている。複数の不揮発性メモリセルMは、X方向及びY方向にて形成される面上にマトリクス状に配列されている。すなわち、不揮発性半導体記憶装置100は、例えば、いわゆるクロスポイント型抵抗変化メモリである。図1には不揮発性メモリセルMが4行×8列で配列された場合が例示されているが、不揮発性メモリセルMの配列は図1のものに限定されない。各不揮発性メモリセルMでは、可変抵抗素子Rとダイオード整流素子Dとが直列に接続されている図2参照。可変抵抗素子Rは、電気的に書き換え可能で抵抗値に基づいてデータを不揮発に記憶する。ダイオードDは、選択セルへ電気的にアクセスフォーミング/書き込み/消去/読出しするために配置されているとともに、そのアクセスの際に回り込み電流sneakcurrentを防止するために配置されている。可変抵抗素子Rの一端は、ビットラインBLに接続され、可変抵抗素子Rの他端は、ダイオードDの一端に接続されている。ダイオードDの他端は、ワードラインWLに接続されている。可変抵抗素子Rは、少なくとも2つの抵抗値の状態、例えば、低抵抗状態と高抵抗状態との2つの抵抗値の状態間で遷移する素子である。可変抵抗素子Rは、例えばダイオードDが順方向となるように不揮発性メモリセルMの両端にある一定のセット電圧が印加されると、高抵抗状態から低抵抗状態へ遷移する書き込み、セット。また、可変抵抗素子Rは、例えばダイオードDが順方向となるように不揮発性メモリセルMの両端にある一定のリセット電圧が印加されると、低抵抗状態から高抵抗状態へ遷移する消去、リセット。しかし、一般に可変抵抗素子Rは絶縁材料で形成されているため、セット動作やリセット動作を行える状態、すなわち電気的に抵抗値を制御できる状態にするためにはフォーミングと呼ばれる工程が必要になる。フォーミングは、可変抵抗素子Rに所定の大きさと時間幅を持つ電圧パルスを印加することで行われる。なお、図1には、各不揮発性メモリセルMにおいて、ビットラインBLから不揮発性メモリセルMを経由してワードラインWLへ向かう方向がダイオードDの順方向となる場合が例示されているが、ビットラインBLから不揮発性メモリセルMを経由してワードラインWLへ向かう方向がダイオードDの逆方向となっていてもよい。また、図1には、各不揮発性メモリセルMにおいて、ビットラインBL側に抵抗変化素子Rが配されワードラインWL側にダイオードDが配されている場合が例示されているが、ビットラインBL側にダイオードDが配されワードラインWL側に抵抗変化素子Rが配されていてもよい。また、図1には、各不揮発性メモリセルMがユニポーラ型のメモリセルである場合が例示されているが、各不揮発性メモリセルMはバイポーラ型のメモリセルであっても良い。この場合、各不揮発性メモリセルMでは、抵抗変化素子及び双方向ダイオードが直列に接続されていてもよい。周辺回路30は、図1に示すように、制御回路11、第1ローデコーダ回路第1の選択回路12、第2ローデコーダ回路第1の選択回路13、カラムデコーダ第2の選択回路14、第1ワードライン接続回路15、第2ワードライン接続回路16、第1ワードライン全選択回路第1の選択回路17、第2ワードライン全選択回路18、第1ワードライン選択回路第1の選択回路19、第2ワードライン選択回路第1の選択回路20、及びアドレスバッファ回路21を有する。アドレスバッファ回路21は、フォーミング/読出し/書き込み/消去時に、選択すべきワードラインWL又はビットラインBLのアドレス信号の入力を受け付ける。例えば、アドレスバッファ回路21は、選択すべきワードラインWLのアドレス信号として、アドレス信号ROA0を第1ワードライン全選択回路17に供給し、アドレス信号ROA1、ROA2を第1ワードライン選択回路19に供給し、アドレス信号REA0を第2ワードライン全選択回路18に供給し、アドレス信号REA1、REA2を第2ワードライン選択回路20に供給する。あるいは、例えば、アドレスバッファ回路21は、選択すべきビットラインBLのアドレス信号として、アドレス信号CA1、CA2をカラムデコーダ14に供給する。制御回路11からの制御信号CS1がHighの場合、第1ワードライン全選択回路17は、アドレス信号ROA0を第1ローデコーダ回路12に転送する。第1ローデコーダ回路12は、ROA0がHighの場合、奇数番のワードラインWL1、WL3、WL5、WL7を一括して選択状態としすなわち、多重選択し、ROA0がLowの場合、奇数番のワードラインWL1、WL3、WL5、WL7を一括して非選択状態とする。制御回路11からの制御信号CS1がLowの場合、第1ワードライン選択回路19は、アドレス信号ROA1、ROA2を第1ローデコーダ回路12に転送する。第1ローデコーダ回路12は、アドレス信号ROA1、ROA2に基づいて、奇数番ワードラインWL1/WL3/WL5/WL7の内の一本を選択する。第1ローデコーダ回路12は、スイッチ回路RSW1、RSW3、RSW5、RSW7、アンド回路RAD1、RAD3、RAD5、RAD7、及び配線L1、L2を有する。配線L1は接地電圧GNDに接続される。配線L2は、電源22に接続されている。第1ローデコーダ回路12は、各アンド回路RAD1、RAD3、RAD5、RAD7の入力信号のHigh、Lowの組み合わせに従い、対応するスイッチ回路RSW1、RSW3、RSW5、RSW7を駆動し、奇数番ワードラインを配線L1あるいは配線L2に接続する。制御回路11からの制御信号CS2がHighの場合、第2ワードライン全選択回路18は、アドレス信号REA0を第2ローデコーダ回路13に転送する。第2ローデコーダ回路13は、REA0がHighの場合、偶数番のワードラインWL2、WL4、WL6、WL8を一括して選択状態としすなわち、多重選択し、REA0がLowの場合、偶数番のワードラインWL2、WL4、WL6、WL8を一括して非選択状態とする。制御回路10からの制御信号CS2がLowの場合、第2ワードライン選択回路20は、アドレス信号REA1、REA2を第2ローデコーダ回路13に転送する。第2ローデコーダ回路13は、アドレス信号REA1、REA2に基づいて、偶数番ワードラインWL2/WL4/WL6/WL8の内の一本を選択する。第2ローデコーダ回路13は、スイッチ回路RSW2、RSW4、RSW6、RSW8、アンド回路RAD2、RAD4、RAD6、RAD8、及び配線L1、L2を有する。配線L1は接地電圧GNDに接続される。配線L2は、電源22に接続されている。第2ローデコーダ回路13は、各アンド回路RAD2、RAD4、RAD6、RAD8の入力信号のHigh、Lowの組み合わせに従い、対応するスイッチ回路RSW2、RSW4、RSW6、RSW8を駆動し、偶数番ワードラインを配線L1あるいは配線L2に接続する。カラムデコーダ14は、アドレス信号CA1、CA2に基づいて、ビットラインBL1~BL4の内の一本を選択する。カラムデコーダ14は、スイッチ回路CSW1~CSW4、アンド回路CAD1~CAD4、及び配線L1、L2を有する。配線L1は接地電圧GNDに接続される。配線L2は、電源22に接続されている。カラムデコーダ14は、各アンド回路CAD1~CAD4の入力信号のHigh、Lowの組み合わせに従い、対応するスイッチ回路CSW1~CSW4を駆動し、偶数番ワードラインを配線L1あるいは配線L2に接続する。第1ワードライン接続回路15は、制御回路11からの制御信号CS3に基づいて、奇数番のワードラインWL1、WL3、WL5、WL7の第1ローデコーダ回路12への接続/非接続の状態を一括して切り替える。第2ワードライン接続回路16は、制御回路11からの制御信号CS4に基づいて、偶数番のワードラインWL2、WL4、WL6、WL8の第2ローデコーダ回路13への接続/非接続の状態を一括して切り替える。制御回路11は、フォーミング/読出し/書き込み/消去時に、予め設定されたタイミングチャートに従い、制御信号CS1~CS4を出力し、各ビットラインBL、及び各ワードラインWLに電源22あるいは接地電圧GNDを接続する。次に、不揮発性半導体記憶装置100における不揮発性メモリセルMのフォーミング動作について図2及び図3を用いて説明する。図2は、不揮発性メモリセルMのフォーミング動作を説明する概略図であり、図3は、フォーミング動作の基本的な流れを示すタイミングチャートである。図2及び図3では、図1に示すメモリセルアレイ10の構成のうち、複数のワードラインWL1~WL5、複数のビットラインBL1、BL2、複数の不揮発性メモリセルM1,1~M1,5について例示的に説明する。図2に示すように、周辺回路30は、複数のワードラインWL1~WL5から1本おきにワードラインWL1、WL3、WL5を多重選択して選択電位例えば、GNDレベルの電位に設定するとともに、非選択のワードラインWL2、WL4を非選択電位例えば、フォーミング電位Vformに設定する。その後、周辺回路30は、多重選択されたワードラインWL1、WL3、WL5を選択電位から遮断して浮遊状態にするとともに、多重選択されたワードラインWL1、WL3、WL5に隣接する非選択のワードラインWL2、WL4の電位を上記の非選択電位に固定したままとする。そして、周辺回路30は、複数のビットラインBL1、BL2から1本のビットラインBL1を選択してフォーミング電位Vformに設定する。これにより、不揮発性メモリセルM1,1、M1,3、M1,5を同時にフォーミングする。すなわち、不揮発性メモリセルM1,1、M1,3、M1,5を多重選択してフォーミングする。このとき、不揮発性メモリセルM1,2、M1,4は非選択のメモリセルである。具体的には、図3に示すように、タイミングt1において、第1ローデコーダ回路12が、複数のワードラインWL1~WL5から1本おきにワードラインWL1、WL3、WL5を多重選択する。制御回路11は、第1ワードライン接続回路15を介して、多重選択されたワードラインWL1、WL3、WL5と第1ローデコーダ回路12とを接続する。これにより、多重選択されたワードラインWL1、WL3、WL5が、選択電位例えば、GNDレベルの電位に設定される。一方、第2ローデコーダ回路13は、複数のワードラインWL1~WL5のうちのワードラインWL2、WL4を非選択にする。制御回路11は、第2ワードライン接続回路16を介して、非選択のワードラインWL2、WL4と第2ローデコーダ回路13とを接続する。これにより、非選択のワードラインWL2、WL4が、非選択電位例えば、フォーミング電位Vformに設定される。タイミングt2において、制御回路11が、第1ワードライン接続回路15を介して、多重選択されたワードラインWL1、WL3、WL5と第1ローデコーダ回路12との接続を遮断する。これにより、多重選択されたワードラインWL1、WL3、WL5が、浮遊状態Floatingになる。制御回路11は、第2ワードライン接続回路16を介して、非選択のワードラインWL2、WL4と第2ローデコーダ回路13とを接続し続けている。これにより、非選択のワードラインWL2、WL4が、非選択電位例えば、フォーミング電位Vformに固定されている。タイミングt3において、カラムデコーダ14が、複数のビットラインBL1、BL2から1本のビットラインBL1を選択してフォーミング電位Vformに設定する。これにより、不揮発性メモリセルM1,1、M1,3、M1,5を多重選択してその両端にフォーミング電圧Vformを印加する。このとき、不揮発性メモリセルM1,2、M1,4は非選択状態になっており、その両端にほとんど電圧が印加されない。ここで、フォーミング前の可変抵抗素子は絶縁状態のため、メモリセルに流れる電流はフォーミング電圧Vformを印加した状態でも10nA程度と極めて小さいため、選択ワードラインWL1、WL3、WL5の充電は緩やかに進行し、一定の時間内は選択メモリセルにVformが印加され続ける。ある時点で例えば不揮発性メモリセルM1,3がフォーミングした場合、不揮発性メモリセルM1,3を通してワードラインWL3がフォーミング電位Vformまで充電されるので、選択ビットラインBLとワードラインWL3とが同電位となり、それ以後は不揮発性メモリセルM1,3に電圧がかからない。つまり、フォーミングした不揮発性メモリセルMへの電圧印加が自動的に停止される。ワードラインWL3がフォーミング電位Vformに充電されても、両側で隣接するワードラインWL2、WL4の電位がフォーミング電位Vformに固定されているので、ワードラインWL1やワードラインWL5の電位がカップリングにより上昇することが抑制されている。そして、例えば不揮発性メモリセルM1,3に続いて不揮発性メモリセルM1,5がフォーミングされ、ワードラインWL5の電位がフォーミング電位Vformに急激に充電される様子が図3に例示されている。その後、ワードラインWL1は、不揮発性メモリセルM1,1が未だフォーミングされないため、電位が急激に変化することはないが、フォーミング前の10nA程度の電流によって徐々に充電される様子が図3に例示されている。ワードラインWL1の電位が徐々に上昇すると不揮発性メモリセルM1,1にかかる電圧が低下するため、不揮発性メモリセルM1,1のフォーミングする確率が低下する。そこで、タイミングt3から一定の時間が経過したタイミングt4において、カラムデコーダ14が、選択したビットラインBL1の電位を非選択電位例えば、GND電位に設定する。その後のタイミングt5において、制御回路11が、第1ワードライン接続回路15を介して、多重選択されたワードラインWL1、WL3、WL5と第1ローデコーダ回路12とを再び接続する。これにより、多重選択されたワードラインWL1、WL3、WL5が、選択電位例えば、GNDレベルの電位へと放電されリフレッシュされる。このとき、非選択のワードラインWL2、WL4は、非選択電位例えば、フォーミング電位Vformに設定されたままである。タイミングt6において、制御回路11が、第1ワードライン接続回路15を介して、多重選択されたワードラインWL1、WL3、WL5と第1ローデコーダ回路12との接続を遮断する。これにより、多重選択されたワードラインWL1、WL3、WL5が、再び、浮遊状態Floatingになる。このとき、非選択のワードラインWL2、WL4は、非選択電位例えば、フォーミング電位Vformに固定されている。タイミングt7において、カラムデコーダ14が、複数のビットラインBL1、BL2から1本のビットラインBL1を選択してフォーミング電位Vformに設定する。これにより、不揮発性メモリセルM1,1、M1,3、M1,5を多重選択してその両端にフォーミング電圧Vformを印加する。このとき、不揮発性メモリセルM1,2、M1,4は非選択状態になっており、その両端にほとんど電圧が印加されない。このとき、フォーミング済みの不揮発性メモリセルM1,3、M1,5が繋がるワードラインWL3、WL5は、選択ビットラインBL1のフォーミング電位Vformへの電位上昇と共に速やかに充電されるので、不揮発性メモリセルM1,3、M1,5の両端にはフォーミング電圧が印加されずに、未だフォーミングされていない不揮発性メモリセルM1,1の両端に効率的にフォーミング電圧が印加される。以上の手順により、選択ビットラインBL1に接続された複数の不揮発性メモリセルM1,1~M1,5のうち略半数のビットを一括して連続的にフォーミングすることができる。なお、タイミングt5~t6の期間にベリファイ動作を行って、多重選択された不揮発性メモリセルM1,1、M1,3、M1,5のうち例えばフォーミング済みの不揮発性メモリセルM1,3、M1,5を特定しても良い。次に、フォーミング動作における処理の流れについて図4を用いて説明する。図4は、フォーミング動作における処理の流れを示すフローチャートである。図4に示されるように、偶数番目のワードラインに接続されているビットのフォーミングステップS1~S8と、奇数番目のワードラインに接続されているビットのフォーミングステップS9~S16との、大きく2段階に分けて行う。なお、フォーミングする順序は奇数番目のワードラインと偶数番目のワードラインのどちらが先でもよい。以下では、偶数番目のワードラインに接続されているビットのフォーミングを先に行う場合について例示的に説明する。ステップS1では、第2ローデコーダ回路13が、複数のワードラインWL1~WL8から偶数番目のワードラインWL2、WL4、WL6、WL8を多重選択する。制御回路11は、第2ワードライン接続回路16を介して、多重選択されたワードラインWL2、WL4、WL6、WL8と第2ローデコーダ回路13とを接続する。これにより、多重選択されたワードラインWL2、WL4、WL6、WL8が、選択電位例えば、GNDレベルの電位に設定される。一方、第1ローデコーダ回路12は、複数のワードラインWL1~WL8のうちの奇数番目のワードラインWL1、WL3、WL5、WL7を非選択にする。制御回路11は、第1ワードライン接続回路15を介して、非選択のワードラインWL1、WL3、WL5、WL7と第1ローデコーダ回路12とを接続する。これにより、非選択のワードラインWL1、WL3、WL5、WL7が、非選択電位例えば、フォーミング電位Vformに設定される。ステップS2では、制御回路11が、第2ワードライン接続回路16を介して、多重選択されたワードラインWL2、WL4、WL6、WL8と第2ローデコーダ回路13との接続を遮断する。これにより、多重選択されたワードラインWL2、WL4、WL6、WL8が、浮遊状態Floatingになる。制御回路11は、第1ワードライン接続回路15を介して、非選択のワードラインWL1、WL3、WL5、WL7と第1ローデコーダ回路12とを接続し続けている。これにより、非選択のワードラインWL1、WL3、WL5、WL7が、非選択電位例えば、フォーミング電位Vformに固定されている。ステップS3では、カラムデコーダ14が、複数のビットラインBL1~BL4から1本のビットラインBL例えばビットラインBL1を選択してフォーミング電位Vformに設定する。これにより、不揮発性メモリセルM1,2、M1,4、M1,6、M1,8を多重選択してその両端にフォーミング電圧Vformを印加する。ステップS4では、一定の時間が経過した後、カラムデコーダ14が、選択したビットラインBL1の電位を非選択電位例えば、GND電位に設定する。ステップS5では、制御回路11が、第2ワードライン接続回路16を介して、多重選択されたワードラインWL2、WL4、WL6、WL8と第2ローデコーダ回路13とを再び接続する。これにより、多重選択されたワードラインWL2、WL4、WL6、WL8が、選択電位例えば、GNDレベルの電位へと放電されリフレッシュされる。このとき、非選択のワードラインWL1、WL3、WL5、WL7は、非選択電位例えば、フォーミング電位Vformに設定されたままである。ステップS6では、制御回路11が、フォーミング処理の回数が規定回数を超えたか否かを判断する。制御回路11は、フォーミング処理の回数が規定回数を超えた場合、処理をステップS7へ進め、フォーミング処理の回数が規定回数を超えていない場合、処理をステップS2へ戻す。ステップS7では、制御回路11が、カラムデコーダ14を介して、選択ビットラインBL1と偶数番目のワードラインWL2、WL4、WL6、WL8との間に接続されたビット、すなわち多重選択された不揮発性メモリセルM1,2、M1,4、M1,6、M1,8の抵抗値を読み出す。ステップS8では、制御回路11が、多重選択された不揮発性メモリセルM1,2、M1,4、M1,6、M1,8の全てのビットのフォーミングが完了しているか否かのベリファイ動作を行う。制御回路11は、全てのビットのフォーミングが完了している場合、処理をステップS9へ進め、フォーミングの完了していないビットがある場合、処理をステップS2へ戻す。ステップS9では、第1ローデコーダ回路12が、複数のワードラインWL1~WL8から奇数番目のワードラインWL1、WL3、WL5、WL7を多重選択する。制御回路11は、第1ワードライン接続回路15を介して、多重選択されたワードラインWL1、WL3、WL5、WL7と第1ローデコーダ回路12とを接続する。これにより、多重選択されたワードラインWL1、WL3、WL5、WL7が、選択電位例えば、GNDレベルの電位に設定される。一方、第2ローデコーダ回路13は、複数のワードラインWL1~WL8のうちの偶数番目のワードラインWL2、WL4、WL6、WL8を非選択にする。制御回路11は、第2ワードライン接続回路16を介して、非選択のワードラインWL2、WL4、WL6、WL8と第2ローデコーダ回路13とを接続する。これにより、非選択のワードラインWL2、WL4、WL6、WL8が、非選択電位例えば、フォーミング電位Vformに設定される。ステップS10では、制御回路11が、第1ワードライン接続回路15を介して、多重選択されたワードラインWL1、WL3、WL5、WL7と第1ローデコーダ回路12との接続を遮断する。これにより、多重選択されたワードラインWL1、WL3、WL5、WL7が、浮遊状態Floatingになる。制御回路11は、第2ワードライン接続回路16を介して、非選択のワードラインWL2、WL4、WL6、WL8と第2ローデコーダ回路13とを接続し続けている。これにより、非選択のワードラインWL2、WL4、WL6、WL8が、非選択電位例えば、フォーミング電位Vformに固定されている。ステップS11では、カラムデコーダ14が、複数のビットラインBL1~BL4から1本のビットラインBL例えばビットラインBL1を選択してフォーミング電位Vformに設定する。これにより、不揮発性メモリセルM1,1、M1,3、M1,5、M1,7を多重選択してその両端にフォーミング電圧Vformを印加する。ステップS12では、一定の時間が経過した後、カラムデコーダ14が、選択したビットラインBL1の電位を非選択電位例えば、GND電位に設定する。ステップS13では、制御回路11が、第1ワードライン接続回路15を介して、多重選択されたワードラインWL1、WL3、WL5、WL7と第1ローデコーダ回路12とを再び接続する。これにより、多重選択されたワードラインWL1、WL3、WL5、WL7が、選択電位例えば、GNDレベルの電位へと放電されリフレッシュされる。このとき、非選択のワードラインWL2、WL4、WL6、WL8は、非選択電位例えば、フォーミング電位Vformに設定されたままである。ステップS14では、制御回路11が、フォーミング処理の回数が規定回数を超えたか否かを判断する。制御回路11は、フォーミング処理の回数が規定回数を超えた場合、処理をステップS15へ進め、フォーミング処理の回数が規定回数を超えていない場合、処理をステップS10へ戻す。ステップS15では、制御回路11が、カラムデコーダ14を介して、選択ビットラインBL1と奇数番目のワードラインWL1、WL3、WL5、WL7との間に接続されたビット、すなわち多重選択された不揮発性メモリセルM1,1、M1,3、M1,5、M1,7の抵抗値を読み出す。ステップS16では、制御回路11が、多重選択された不揮発性メモリセルM1,1、M1,3、M1,5、M1,7の全てのビットのフォーミングが完了しているか否かのベリファイ動作を行う。制御回路11は、全てのビットのフォーミングが完了している場合、処理を次のステップ図示せずへ進め、フォーミングの完了していないビットがある場合、処理をステップS10へ戻す。以上のS1~S16の処理を、他のビットラインBL2~BL4を選択した場合についても同様に行う。これにより、各ビットラインに接続された不揮発性メモリセルのうち例えば半数ずつを一括してフォーミングすることができる。ここで、仮に、周辺回路30が、偶数番目のワードラインWL2、WL4、WL6、WL8を多重選択して選択電位例えば、GND電位に設定した後に、多重選択されたワードラインWL2、WL4、WL6、WL8を浮遊状態にせずに選択された例えばビットラインBL1をフォーミング電位Vformに設定する場合について考える。この場合、多重選択された不揮発性メモリセルM1,2、M1,4、M1,6、M1,8のうちのいずれかの不揮発性メモリセルがフォーミングすると、その不揮発性メモリセルを通して共通の上部電極ビットラインに数μAの電流が流れるため、ビットラインドライバと不揮発性メモリセルとの間に電圧降下が生じ、フォーミングしていないその他の不揮発性メモリセルに所望の電圧を印加できない傾向にある。それに対して、第1の実施形態では、周辺回路30が、偶数番目のワードラインWL2、WL4、WL6、WL8を多重選択して選択電位例えば、GND電位に設定した後に、多重選択されたワードラインWL2、WL4、WL6、WL8を浮遊状態にし、その状態で選択された例えばビットラインBL1をフォーミング電位Vformに設定する。これにより、多重選択された不揮発性メモリセルM1,2、M1,4、M1,6、M1,8を一括して連続的にフォーミングすることができるので、フォーミング工程に要する時間を大幅に短縮できる。具体的には、例えば、制御回路11は、タイミングt1において、多重選択されたワードラインと第1ローデコーダ回路12とを第1ワードライン接続回路15により接続して多重選択されたワードラインを選択電位例えば、GND電位に設定する。制御回路11は、タイミングt2において、多重選択されたワードラインと第1ローデコーダ回路12との接続を第1ワードライン接続回路15により遮断してその多重選択されたワードラインを浮遊状態にするとともに、非選択のワードラインと第2ローデコーダ回路13とを第2ワードライン接続回路16により接続して非選択のワードラインを非選択電位例えば、フォーミング電位Vformに固定する。そして、カラムデコーダ14は、タイミングt3において、1本のビットラインを選択してフォーミング電位に設定する。これにより、不揮発性メモリセルM1,2、M1,4、M1,6、M1,8を多重選択して一括してフォーミングすることができる。また、例えば、カラムデコーダ14は、タイミングt4において、選択したビットラインを非選択電位例えば、GND電位に設定する。制御回路11は、タイミングt5において、多重選択されたワードラインと第1ローデコーダ回路12とを第1ワードライン接続回路15により接続して多重選択されたワードラインを再び選択電位例えば、GND電位に設定する。これにより、ワードラインの電位をリフレッシュしてフォーミングを行いやすい状態にすることができる。そして、制御回路11は、タイミングt6において、多重選択されたワードラインと第1ローデコーダ回路12との接続を第1ワードライン接続回路15により遮断してその多重選択されたワードラインを浮遊状態にするとともに、非選択のワードラインと第2ローデコーダ回路13とを第2ワードライン接続回路16により接続して非選択のワードラインを非選択電位例えば、フォーミング電位Vformに固定する。そして、カラムデコーダ14は、タイミングt7において、1本のビットラインを選択してフォーミング電位に設定する。これにより、不揮発性メモリセルM1,2、M1,4、M1,6、M1,8のうちフォーミングが未完了のビットのフォーミングを効率的に行うことができる。なお、第1の実施形態では、メモリセルアレイにおける複数のワードラインから1本おきにワードラインを多重選択してフォーミングする場合について例示的に説明したが、複数のワードラインから2本以上おきにワードラインを多重選択してフォーミングしてもよい。例えば、複数のワードラインから2本おきにワードラインを多重選択してフォーミングする場合、図1における第1ローデコーダ回路12及び第1ワードライン接続回路15に相当する構成を1つずつ追加して、それに伴う回路変更を図1の構成に加えれば、実現可能である。また、この場合、フォーミング動作は、kkは3の倍数番目のワードラインに接続されているビットのフォーミングと、k1番目のワードラインに接続されているビットのフォーミングと、k2番目のワードラインに接続されているビットのフォーミングとの、大きく3段階に分けて行えばよい。また、第1の実施形態では、例えば図3に示すタイミングt2の前から、多重選択されたワードラインに隣接する非選択のワードラインの電位を固定しているが、非選択のワードラインの電位を固定するのは例えば図3に示すタイミングt2からであってもよい。また、非選択のワードラインのうち、多重選択されたワードラインに隣接しないものの電位は固定されていなくても良い。また、第1の実施形態では、メモリセルアレイの片側に偶数番目のワードラインに電位を設定する回路、他の片側に奇数番目のワードラインに電位を設定する回路を配置しているが、メモリセルアレイのいずれか片側に偶数番目のワードラインと奇数番目のワードラインとの両方の電位を設定する回路を配置しても良い。また、第1の実施形態では、メモリセルアレイのフォーミングに用途を限定していたが、高抵抗状態の抵抗値が高く、書き込みセットする際にセルに流れる電流が小さい100nA以下可変抵抗素子を用いている場合、上記と同様の手法で書き込みを行うことができる。第2の実施形態次に、第2の実施形態にかかる不揮発性半導体記憶装置について説明する。第1の実施形態では、メモリセルアレイ10の全ワードラインを交互に選択ワードライン/非選択ワードラインとしたが、第2の実施形態では、図5に示すように、複数本の連続したワードラインを単位として、全ワードラインを複数のブロックエリアに分割して1つのブロックエリアを順次に選択していき、選択されたブロックエリア内で交互に選択ワードライン/非選択ワードラインを設定し、その他のブロックエリアのワードラインは全て非選択ワードラインとして設定できるように構成する。具体的には、メモリセルアレイ10内の複数のワードラインWL1~WL24は、複数のブロックBA1~BA4を有する。複数のブロックBA1~BA4のそれぞれは、N本おきに多重選択してフォーミングする場合に、MをN2以上の整数とするとき隣接するM本以上のワードラインを有する。例えば、N=1のとき、各ブロックBA1~BA4は、3本以上のワードラインを有する。より具体的には、ブロックBA1は、隣接する6本のワードラインWL1~WL6を有する。ブロックBA2は、隣接する6本のワードラインWL7~WL12を有する。ブロックBA3は、隣接する6本のワードラインWL13~WL18を有する。ブロックBA4は、隣接する6本のワードラインWL19~WL24を有する。そして、周辺回路30は、複数のブロックBA1~BA4から1つのブロックを順次に選択していき、その選択したブロック内で第1の実施形態と同様のフォーミング動作を行う。例えば、周辺回路30は、図5に示すように、複数のブロックBA1~BA4から1つのブロックBA2を選択し、ブロックBA2を選択している期間において、図3に示すタイミングt1~t7の動作に対して、多重選択すべきワードラインをワードラインWL7、WL9、WL11とする変更を加えた場合の動作を行う。その後、周辺回路30は、ブロックBA2を選択している期間において、図3に示すタイミングt1~t7の動作に対して、多重選択すべきワードラインをワードラインWL8、WL10、WL12とする変更を加えた場合の動作を行う。このように、第2の実施形態によれば、多重選択して一括してフォーミングするときのワードラインの本数を制限できるので、多重選択されたワードラインの充電時間を短縮しながら複数の不揮発性メモリセルを一括してフォーミングすることができる。次に、図6を参照して、第1の実施形態及び第2の実施形態に係る不揮発性半導体記憶装置の積層構造について説明する。図6は、不揮発性半導体記憶装置の積層構造を示す概略図である。不揮発性半導体記憶装置は、図6に示すように、半導体基板例えば、シリコン基板31上に、積層された第1の層32、及び第2の層33を有する。第1の層32は、上述した周辺回路11を含む。第2の層33は、上述したメモリセルアレイ10を含む。これら第1の層32と第2の層33との間は、スルーホールにより互いに接続されている。第1の層32は、第2の層33との接続部を除き、第2の層33内のワードラインWL及びビットラインBLのピッチよりも広いピッチ、例えば、90nmデザインルールで形成されている。第2の層33は、メモリセルアレイエリア33a、及び入出力I/Oエリア33bを有する。メモリセルアレイエリア33aは、マトリクス状に配置され、メモリセルアレイ10を構成する領域である。メモリセルアレイエリア33aのサイズは、例えば、22μm×22μmであり、このエリア内に、例えば、512×512個のメモリセルMが形成されている。入出力エリア33bは、アセンブリ工程において、リードフレームに接続されるパッドを有する。なお、パッドとリードフレームとの接続は、例えば、ボンディングワイヤにより行われる。次に、図7を参照して、第2の層33に含まれるメモリセルアレイ10の積層構造を詳細に説明する。図7は、メモリセルアレイ10を示す斜視図である。メモリセルアレイ10は、いわゆる、クロスポイント型にて構成されている。メモリセルアレイ10は、図7に示すように、下層から上層へと、第1導電層50、メモリ層60、第2導電層70を有する。第1導電層50は、ワードラインWLとして機能する。メモリ層60は、メモリセルMとして機能する。第2導電層70は、ビットラインBLとして機能する。第1導電層50は、図7に示すように、Y方向に所定ピッチをもって、X方向に延びるストライプ状に形成されている。第1導電層50は、金属にて構成されている。第1導電層50は、熱に強く、且つ抵抗値の低い材料が望ましく、例えば、タングステンW、チタンTi、タンタルTa、及びこれらの窒化物、もしくはこれらの積層構造等にて構成されている。具体的に、第1導電層50は、44nmのピッチ、即ち、線幅22nmのラインと22nmのスペースで構成する。メモリ層60は、図7に示すように、第1導電層50上に設けられ、X方向及びY方向にマトリクス状に配列されている。第2導電層70は、図7に示すように、X方向に所定ピッチをもって、Y方向に延びるストライプ状に形成されている。第2導電層70は、メモリ層60の上面に接するように形成されている。第2導電層70は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばタングステンW、チタンTi、タンタルTa、及びこれらの窒化物、もしくはこれらの積層構造等にて構成されている。具体的に、第2導電層70は、44nmのピッチ、即ち、線幅22nmのラインと22nmのスペースで構成する。次に、図8を参照して、詳細にメモリ層60の積層構造について説明する。図8は、図7の断面図である。メモリ層60は、図8に示すように、下層から上層へと、ダイオード層61、第1電極層62、可変抵抗層63、第2電極層64を有する。ダイオード層61は、第1導電層50の上面に形成されている。ダイオード層61は、ダイオードDとして機能する。ダイオード層61は、シリコン基板内に形成されるPN接合ダイオードであってもよいし、これに代えて、SiGe合金のPN接合ダイオード、ショットキーダイオードなどを用いてもよい。第1電極層62は、ダイオード層61の上面に形成されている。第1電極層62は、TiN又はTaNにて構成されている。また、第1電極層62は、Pt、W、WN、NbがドープされたTiO2にて構成されていてもよい。可変抵抗層63は、第1電極層62の上面に形成されている。可変抵抗層63は、可変抵抗素子R1として機能する。可変抵抗層63は、Pr0.7Ca0.3MnO3、SrTi1-xNbxO3、Sm0.7Ca0.3MnO3、GdOx、Fe3O4、γ-Fe2O3、GeSe、Cu2Sから選択される一つの材料から構成されている。第2電極層64は、可変抵抗層63の上面と第2導電層70の下面との間に形成されている。第2電極層64は、第1電極層62と同様の材料にて構成されている。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"