"アナログ制御信号に応じた大きさの電圧を生成する電源装置から出力される電源電圧で動作する半導体集積回路であって、前記電源電圧を受ける第1の端子と、前記第1の端子に接続され、内部の各部に前記電源電圧を分配する内部配線と、前記アナログ制御信号を出力する第2の端子と、前記アナログ制御信号を入力する第3の端子と、前記第3の端子から入力されるアナログ制御信号の電位と、前記内部配線の電位とに基づいて、前記第2の端子から出力する前記アナログ制御信号を生成する電位制御回路と、を備える半導体集積回路。温度センサ、遅延センサ、又はプロセスセンサを含むセンサを備え、前記電位制御回路は、前記センサの信号に基づいて、前記第2の端子から出力する前記アナログ制御信号を生成する、請求項1に記載の半導体集積回路。前記電位制御回路は、前記第2の端子から出力する前記アナログ制御信号の電位に、重み付けを行う、請求項1に記載の半導体集積回路。請求項1に記載の複数の半導体集積回路を、電子回路基板上に搭載した電子機器であって、前段の前記半導体集積回路の前記第2の端子を、後段の前記半導体集積回路の前記第3の端子にカスケード接続し、最終段の前記半導体集積回路の前記第2の端子を、前記電源装置に接続する電子機器。前段の前記半導体集積回路の前記電位制御回路は、前記第3の端子から入力される前記アナログ制御信号の電位の重みを低く設定し、後段の半導体集積回路の前記電位制御回路は、前記第3の端子から入力される前記アナログ制御信号の電位の重みを高く設定する、請求項4に記載の電子機器。省電力状態に遷移中の前記半導体集積回路の前記電位制御回路は、前記第3の端子から入力される前記アナログ制御信号の電位の重みを低く設定する、請求項4に記載の電子機器。電源投入直後の前記半導体集積回路の前記電位制御回路は、前記第3の端子から入力される前記アナログ制御信号の電位の重みを低く設定する、請求項4に記載の電子機器。前記半導体集積回路は、温度センサ、遅延センサ、又はプロセスセンサを含むセンサを備え、前記電位制御回路は、前記電源電圧又は前記センサ出力が安定してから、他チップの要求電圧を参照する、請求項4に記載の電子機器。最終段の前記半導体集積回路の前記電位制御回路は、全チップの要求電圧の平均値を採用する、請求項4に記載の電子機器。最終段の前記半導体集積回路の前記電位制御回路は、全チップの要求電圧のうち、最も高い値を採用する、請求項4に記載の電子機器。請求項1記載の複数の半導体集積回路を、1つの半導体パッケージ内に集積されたマルチチップ半導体パッケージであって、前段の前記半導体集積回路の前記第2の端子を、後段の前記半導体集積回路の前記第3の端子にカスケード接続する、マルチチップ半導体パッケージ。しかしながら、このような従来の電子機器にあっては、SoC30が、マルチSoC複数使いや3次元実装された場合、チップ毎の製造ばらつきや担当する処理の違いによる消費電力量の差などにより、個々のチップに対する最適な電圧制御ができないことが予想される。最適な電圧制御をしようとすると、電源ICを複数設ける必要があり、コストアップに繋がる。本発明の目的は、比較的簡単な構成でありながらも動的で高分解能の電圧制御可能な半導体集積回路、電子機器及びマルチチップ半導体パッケージを提供することである。本発明の半導体集積回路は、アナログ制御信号に応じた大きさの電圧を生成する電源装置から出力される電源電圧で動作する半導体集積回路であって、前記電源電圧を受ける第1の端子と、前記第1の端子に接続され、内部の各部に前記電源電圧を分配する内部配線と、前記アナログ制御信号を出力する第2の端子と、前記アナログ制御信号を入力する第3の端子と、前記第3の端子から入力されるアナログ制御信号の電位と、前記内部配線の電位とに基づいて、前記第2の端子から出力する前記アナログ制御信号を生成する電位制御回路と、を備える構成を採る。本発明の電子機器は、複数の上記半導体集積回路を、電子回路基板上に搭載した電子機器であって、前段の前記半導体集積回路の前記第2の端子を、後段の前記半導体集積回路の前記第3の端子にカスケード接続し、最終段の前記半導体集積回路の前記第2の端子を、前記電源装置に接続する構成を採る。本発明のマルチチップ半導体パッケージは、複数の上記半導体集積回路を、1つの半導体パッケージ内に集積されたマルチチップ半導体パッケージであって、前段の前記半導体集積回路の前記第2の端子を、後段の前記半導体集積回路の前記第3の端子にカスケード接続する構成を採る。本発明によれば、複数の電源ICを設けることなく、個々のチップに対する最適な電圧制御が可能になる。その結果、安価にマルチSoC複数使いや3次元実装への応用を実現することができる。以下、本発明の実施の形態について図面を参照して詳細に説明する。実施の形態1図2は、本発明の実施の形態1に係る半導体集積回路を備える電子機器の構成を示すブロック図である。本実施の形態の半導体集積回路は、SoCに適用することができる。図2に示すように、電子機器100は、アナログ制御信号Vctlに応じた大きさの電圧を生成する電源IC110電源装置と、電源IC110から出力される電源電圧Vsrcで動作するSoC120半導体集積回路と、を備える。SoC120は、電源電圧VDDを受ける第1の端子121と、第1の端子121に接続され、SoC120内部の各部に電源電圧を分配する内部配線124と、アナログ制御信号を出力する第2の端子122と、アナログ制御信号を入力する第3の端子123と、第3の端子123から入力されるアナログ制御信号の電位と、内部配線124の電位とに基づいて、第2の端子122から出力するアナログ制御信号を生成する電位制御回路125と、電源電圧VDDが供給されて動作する内部回路126と、を備える。第2の端子122及び第3の端子123は、SoC120の電源フィードバックFB電圧入力端子である。より詳細には、第3の端子123は、FB入力端子FBin、第2の端子122は、FB出力端子FBoutであり、共に電位制御回路125に接続される。SoC120は、FB出力端子FBout/FB入力端子FBinをカスケード接続し、最終段のSoCここではSoC120のFB出力を、電源IC110に接続する。図3は、電位制御回路125の構成例を示す回路図である。図3に示すように、電位制御回路125は、A/Dコンバータ131、デコーダ132、及びFBout出力部133を備える。A/Dコンバータ131は、アナログ制御信号をA/D変換する。デコーダ132は、A/D変換された要求電圧を、並列トランジスタON数にデコードする。FBout出力部133は、電源電圧VDDを分圧する分圧抵抗及び分圧トランジスタから構成される。以上の構成において、電位制御回路125は、FBinの値によってFBout出力部133の並列トランジスタのON数を変えて、電源電圧VDDの抵抗分圧を制御し、FBoutを微調整する。図4は、マルチSoCを備える電子機器の構成を示すブロック図である。図4に示すように、電子機器100は、電源IC110と、電子回路基板上に搭載されたSoC0~2を備える。SoC0~2は、SoC120図2参照と同一構成を採る。図4では、SoC0~2は、FB出力端子FBout/FB入力端子FBinをカスケード接続し、最終段のSoC0のFB出力端子FBoutを電源IC110に接続している。ここでは、図示しないSoC3の第2の端子FBoutが、SoC2の第3の端子FBinにカスケード接続され、SoC2の第2の端子FBoutが、SoC1の第3の端子FBinにカスケード接続されている。そして、SoC1の第2の端子FBoutが、最終段のSoC0の第3の端子FBinにカスケード接続され、SoC0の第2の端子FBoutが、電源IC110に接続されている。図5及び図6は、マルチSoCが1つの半導体パッケージ内に集積されたマルチチップ半導体パッケージの構成を模式的に示す図である。通常、電源装置の出力電圧で動作する半導体集積回路は、ボード上で複数の半導体パッケージを接続して実現する。これに対して、本実施の形態は、SoC0~2半導体集積回路を、図5又は図6の方法により1つの半導体パッケージ内に実装する。図5は、マルチチップ半導体パッケージ150内の電子回路基板151の配線層151Aを用いてFBoutとFBinを接続する例である。図5に示すように、マルチチップ半導体パッケージ150は、電子回路基板151と、電子回路基板151上に搭載され、図示しない電源ICに接続されるSoC0~2とを備える。SoC0~2は、SoC120図2参照と同一構成を採る。SoC0~2は、FB出力端子FBout/FB入力端子FBinをカスケード接続し、最終段のSoC0のFB出力端子FBoutを電源IC110に接続している。図6は、マルチチップ半導体パッケージ160内のSoC0~2をTSVthroughsiliconvia:シリコン貫通電極実装技術を用いてFBoutとFBinを接続する例である。図6に示すように、マルチチップ半導体パッケージ160は、電子回路基板161と、電子回路基板161上に搭載されたSoC0~2LSIチップ171とを備える。LSIチップ171は、TSV実装技術によりLSIチップ171内の配線層171Aを用いてFBoutとFBinを接続する。そして、最終段のSoC0のFB出力端子FBout/FB入力端子FBinを、電子回路基板161の配線層161Aを用いて図示しない電源ICに接続する。図7は、マルチSoCの電位制御回路125の電源投入時のタイミングチャートである。図7aは、電源電圧VDDを、図7b~dは、SoC0~2起動及びSoC0~2要求電圧を示す。図7aに示すように、電子機器100図2参照に電源電圧VDDが投入された直後、カスケード接続の前段のSoCに含まれる電位制御回路125図2参照は、第3の端子FBinから入力されるアナログ制御信号の電位の重みを低く設定する。換言すれば、カスケード接続の後段のSoCに含まれる電位制御回路125図2参照は、第3の端子FBinから入力されるアナログ制御信号の電位の重みを高く設定する。具体的には、SoC0から見て前段のSoC1の電位制御回路125は、第3の端子FBinから入力されるアナログ制御信号の電位の重みを、SoC0の第3の端子FBinから入力されるアナログ制御信号の電位の重みより低く設定する。同様に、SoC1から見て前段のSoC2の電位制御回路125は、第3の端子FBinから入力されるアナログ制御信号の電位の重みを、SoC1の第3の端子FBinから入力されるアナログ制御信号の電位の重みより低く設定する。また、図7b~dに示すように、SoC0~2は、自チップ内のVDD出力が安定してから、他チップの要求電圧を参照する図7a.b.矢印参照。さらに、SoC0~2は、自チップの要求電圧が通るまでは、起動せず待機しておく図7c.d.矢印参照。以上詳細に説明したように、本実施の形態の電子機器100は、電源IC110と、電源IC110から出力される電源電圧Vsrcで動作するSoC0~2とを備える。SoC0~2は、三次元実装されたマルチチップ半導体パッケージ150,160に搭載される。SoC0~2は、第3の端子123から入力されるアナログ制御信号の電位と、内部配線124の電位とに基づいて、第2の端子122から出力するアナログ制御信号を生成する電位制御回路125と、電源フィードバックFB電圧入力端子である第2の端子122及び第3の端子123と、を備える。SoC0~2は、FB出力端子FBout/FB入力端子FBinをカスケード接続し、最終段のSoC0のFB出力を電源IC110に接続している。SoC0~2は、起動時にはFBinからの入力を無視し、最終段SoC0から順番にFBoutの値を確定させる。SoCは、他のSoCからのFB電圧をSoC内のセンサからの入力とマージし、電源IC110又は他のSoCに出力する。また、電位制御回路125は、入力の重み付けを変更することが可能である。例えば、前段に多くのSoCが繋がっているほど、外部入力の重みを高くする。また、起動直後は、外部入力の重みを0にして、自SoCのFB電圧が安定した後に、外部入力とのマージを開始することも可能である。このように、SoC0~2は、比較的簡単な構成でありながらも動的でかつ高分解能の電圧制御が可能であるため、細かな電圧制御や低コスト化が求められる各種電子機器等に有用である。特に、SoC120が、マルチSoC複数使いや3次元実装された場合、チップ毎の製造ばらつきや担当する処理の違いによる消費電力量の差が生じたとしても、最適な電圧制御を実施することができる。また、本実施の形態では、FB出力端子FBout/FB入力端子FBinをカスケード接続し、最終段のSoC0の電位制御回路125が、前段の各SoC1~2の要求電圧を制御するという、極めて簡素な構成で実現することができ、低コストで汎用的に実施することができる。本実施の形態によれば、複数の電源ICを設けることなく、個々のチップに対する最適な電圧制御が可能であり、安価にマルチSoC複数使いや3次元実装へ応用可能となる。実施の形態2図8は、本発明の実施の形態2に係る半導体集積回路を備える電子機器の構成を示すブロック図である。本実施の形態の説明に当り、図2と同一構成部分には同一番号を付して重複箇所の説明を省略する。図8に示すように、電子機器200は、アナログ制御信号Vctlに応じた大きさの電圧を生成する電源IC110と、電源IC110から出力される電源電圧Vsrcで動作するSoC220と、を備える。SoC220は、電源電圧VDDを受ける第1の端子121と、第1の端子121に接続され、SoC220内部の各部に電源電圧を分配する内部配線124と、アナログ制御信号を出力する第2の端子122と、アナログ制御信号を入力する第3の端子123と、SoC220に搭載されたセンサ221と、第3の端子123から入力されるアナログ制御信号の電位と、内部配線124の電位と、センサ221からの信号とに基づいて、第2の端子122から出力するアナログ制御信号を生成する電位制御回路225と、を備える。なお、内部配線124には、電源電圧VDDにより動作する内部回路以降、図示は省略が接続される。第2の端子122及び第3の端子123は、SoC220の電源フィードバックFB電圧入力端子である。より詳細には、第3の端子123は、FB入力端子FBin、第2の端子122は、FB出力端子FBoutであり、共に電位制御回路225に接続される。SoC220は、FB出力端子FBout/FB入力端子FBinをカスケード接続し、最終段のSoCここではSoC220のFB出力を、電源IC110に接続する。センサ221は、例えば、温度センサ、遅延センサ、プロセスVtセンサである。電位制御回路225は、さらに、センサ221に応じた大きさのアナログ制御信号を生成する。例えば、電位制御回路225は、センサ221が温度センサであるとき、SoC内部温度が高い場合、第3の端子FBinから入力されるアナログ制御信号の電位を上げる制御を行う。また、電位制御回路225は、センサ221が遅延センサであるとき、SoC内部遅延が大きい場合、第3の端子FBinから入力されるアナログ制御信号の電位を上げる制御を行う。また、電位制御回路225は、センサ221がプロセスセンサであるとき、SoCプロセスFastの場合、第3の端子FBinから入力されるアナログ制御信号の電位を下げる制御を行う。図9は、電位制御回路225の構成例を示す回路図である。図3と同一構成部分には同一番号を付して重複箇所の説明を省略する。図9に示すように、電位制御回路225は、A/Dコンバータ131、演算部226、デコーダ132、及びFBout出力部133を備える。A/Dコンバータ131は、アナログ制御信号をA/D変換する。演算部226は、A/D変換された要求電圧とセンサ221からの信号を基に、前記アナログ制御信号の電位を生成する演算を行う。例えば、演算部226は、センサ221からの信号を基に、各SoCの要求電圧の平均値を算出する。また、演算部226は、センサ221からの信号を基に、各SoCの要求電圧のうち、高い方の要求電圧に合わせる。要求電圧の制御の詳細については、図12乃至図14により後述する。デコーダ132は、演算部226により算出された要求電圧を、並列トランジスタON数にデコードする。以上の構成において、電位制御回路225は、FBinの値とセンサ221からの信号を基に演算された結果によってFBout出力部133の並列トランジスタのON数を変えて、電源電圧VDDの抵抗分圧を制御し、FBoutを微調整する。実施の形態3図10は、本発明の実施の形態3に係る半導体集積回路を備える電子機器の構成を示すブロック図である。本実施の形態の説明に当り、図8と同一構成部分には同一番号を付して重複箇所の説明を省略する。図10に示すように、電子機器300は、アナログ制御信号Vctlに応じた大きさの電圧を生成する電源IC110と、電源IC110から出力される電源電圧Vsrcで動作するSoC320と、を備える。SoC320は、電源電圧VDDを受ける第1の端子121と、第1の端子121に接続され、SoC320内部の各部に電源電圧を分配する内部配線124と、アナログ制御信号を出力する第2の端子122と、アナログ制御信号を入力する第3の端子123と、SoC320に搭載されたセンサ221と、第3の端子123から入力されるアナログ制御信号の電位と、内部配線124の電位と、センサ221からの信号と、SoC状態に応じた大きさのアナログ制御信号を生成する電位制御回路325と、を備える。SoC320は、FB出力端子FBout/FB入力端子FBinをカスケード接続し、最終段のSoCここではSoC320のFB出力を、電源IC110に接続する。図11は、電位制御回路325の構成例を示す回路図である。図9と同一構成部分には同一番号を付して重複箇所の説明を省略する。図11に示すように、電位制御回路325は、A/Dコンバータ131、演算部326、デコーダ132、及びFBout出力部133を備える。演算部326には、A/D変換された要求電圧、センサ221からの信号、及びSoC状態信号が入力される。SoC状態は、例えば、稼働中/待機中、起動前/起動後、及び動作周波数などがある。演算部326は、A/D変換された要求電圧と、センサ221からの信号と、SoC状態信号を基に、前記アナログ制御信号の電位を生成する演算を行う。例えば、演算部326は、SoC状態が、稼働中/待機中、又は起動前/起動後であるか、あるいは動作周波数に応じて、内部配線124図10参照の電位の重み付けを制御する。なお、SoC状態による電位制御を、センサ221のない実施の形態1と組み合わせてもよい。実施の形態4図12は、本発明の実施の形態4に係るマルチSoCを備える電子機器の構成を示すブロック図である。本実施の形態の説明に当り、図4及び図8と同一構成部分には同一番号を付して重複箇所の説明を省略する。図12に示すように、電子機器400は、電源IC110と、電子回路基板上に搭載されたSoC0~2を備える。SoC0~2は、SoC220図8参照と同一構成を採る。SoC0~2は、SoC320図10参照であってもよい。図12では、SoC0~2は、FB出力端子FBout/FB入力端子FBinをカスケード接続し、最終段のSoC0のFB出力端子FBoutを電源IC110に接続している。ここでは、図示しないSoC3の第2の端子FBoutが、SoC2の第3の端子FBinにカスケード接続され、SoC2の第2の端子FBoutが、SoC1の第3の端子FBinにカスケード接続されている。そして、SoC1の第2の端子FBoutが、最終段のSoC0の第3の端子FBinにカスケード接続され、SoC0の第2の端子FBoutが、電源IC110に接続されている。以下、上述のように構成された電子機器400の半導体集積回路の電位制御について説明する。本実施の形態の電子機器400は、カスケード接続の前段のSoCに含まれる電位制御回路において、第3の端子から入力される制御信号の重みが低く設定されており、カスケード接続の後段のSoCに含まれる電位制御回路において、第3の端子から入力される制御信号の重みが高く設定されている。例えば、図12のSoC1に着目した場合、カスケード接続の前段のSoC2に含まれる電位制御回路225図8参照は、第3の端子FBinから入力される制御信号の重みを低く設定する。また、カスケード接続の後段この場合、最終段のSoC0に含まれる電位制御回路225は、第3の端子FBinから入力される制御信号の重みを高く設定する。次に、全チップの要求電圧の平均値を採用するという実装方法を採用した場合を例に採り、電位制御の具体例について説明する。まず、図12a.に示すように、1段目のSoCSoC2の電位制御回路225は、内蔵のSoCのセンサ221図8参照の要求電圧が1.0V、第3の端子FBinの要求電圧が0の場合、第3の端子FBinの重み0で処理する。すなわち、カスケードの前段のSoC2の第3の端子FBinの重みが最も低くなるように処理する。次いで、図12b.に示すように、カスケード接続された、1段目のSoCSoC2の第2の端子FBoutから2段目のSoCSoC1の第3の端子FBinに、1段目のSoCSoC2の要求電圧:1.0Vが出力される。次いで、図12c.に示すように、2段目のSoCSoC1の電位制御回路225は、内蔵のSoCのセンサ221図8参照の要求電圧が1.1V、第3の端子FBinの要求電圧が1.0の場合、第3の端子FBinの重み50で処理する。すなわち、1段目のSoCSoC2よりもカスケードの後段のSoC1は、第3の端子FBinから入力される制御信号の重みを高くするように処理する。次いで、図12d.に示すように、カスケード接続された、2段目のSoCSoC1の第2の端子FBoutから3段目のSoCSoC0の第3の端子FBinに、2段目のSoCSoC2の要求電圧:1.05Vがカスケード接続される。上記要求電圧:1.05Vは、第3の端子FBinの要求電圧が、重み50で処理された要求電圧である。次いで、図12e.に示すように、3段目ここでは最終段のSoCSoC0の電位制御回路225は、内蔵のSoCのセンサ221図8参照の要求電圧が1.1V、第3の端子FBinの要求電圧が1.05の場合、第3の端子FBinの重み67で処理する。すなわち、2段目のSoCSoC1よりもカスケードの後段のSoC0は、第3の端子FBinから入力される制御信号の重みを高くするように処理する。次いで、図12f.に示すように、カスケード接続された、3段目のSoCSoC0の第2の端子FBoutから電源IC110に、最終的な要求電圧:1.067Vを出力する。上記最終的な要求電圧:1.067Vは、3チップの要求電圧の平均である。実施の形態5図13は、本発明の実施の形態5に係るマルチSoCを備える電子機器の構成を示すブロック図である。本実施の形態の説明に当り、図4及び図8と同一構成部分には同一番号を付して重複箇所の説明を省略する。図13に示すように、電子機器500は、電源IC110と、電子回路基板上に搭載されたSoC0~2を備える。SoC0~2は、SoC220図8参照と同一構成を採る。SoC0~2は、SoC320図10参照であってもよい。図13では、SoC0~2は、FB出力端子FBout/FB入力端子FBinをカスケード接続し、最終段のSoC0のFB出力端子FBoutを電源IC110に接続している。ここでは、図示しないSoC3の第2の端子FBoutが、SoC2の第3の端子FBinにカスケード接続され、SoC2の第2の端子FBoutが、SoC1の第3の端子FBinにカスケード接続されている。そして、SoC1の第2の端子FBoutが、最終段のSoC0の第3の端子FBinにカスケード接続され、SoC0の第2の端子FBoutが、電源IC110に接続されている。以下、全チップの要求電圧のうち、最も高い値を採用するという実装方法を採用した場合を例に採り、電位制御の具体例について説明する。本実施の形態の電子機器500は、省電力状態に遷移しているSoCに含まれる電位制御回路において、SoC内に搭載されたセンサ221図8参照からの信号の重みが低く設定されている。図13では、1段目のSoCSoC2及び2段目のSoCSoC1が稼動中、3段目のSoCSoC0が省電力状態に遷移中であるとする。本実施の形態では、全チップの要求電圧のうち、最も高い値を採用する場合、稼動中のSoCのセンサ221の要求電圧を選択対象とし、かつこれらの要求電圧のうち、最も高い値を採用する。また、稼動中のSoCの第3の端子FBinの要求電圧は、無視する。但し、第3の端子FBinの要求電圧の無視は、SoCのセンサ221の要求電圧を採用した結果としての無視である。SoCのセンサ221の要求電圧と第3の端子FBinの要求電圧とのいずれを採用/無視するかは、両者の大小比較により決定してもよい。あるいは、稼動中のSoCは、第3の端子FBinの要求電圧を無視してセンサ221の要求電圧を採用し、センサ221の要求電圧のうち最も高い要求電圧を設定する態様でもよい。まず、図13a.に示すように、稼動中の1段目のSoCSoC2の電位制御回路225は、内蔵のSoCのセンサ221図8参照の要求電圧:1.0Vを採用し、第3の端子FBinの要求電圧を無視する。次いで、図13b.に示すように、カスケード接続された、1段目のSoCSoC2の第2の端子FBoutから2段目のSoCSoC1の第3の端子FBinに、1段目のSoCSoC2の要求電圧:1.0Vが出力される。次いで、図13c.に示すように、稼動中の2段目のSoCSoC1の電位制御回路225は、内蔵のSoCのセンサ221図8参照の要求電圧:1.1Vを採用し、第3の端子FBinの要求電圧:1.0Vを無視する。次いで、図13d.に示すように、カスケード接続された、2段目のSoCSoC1の第2の端子FBoutから3段目のSoCSoC1の第3の端子FBinに、2段目のSoCSoC1の要求電圧:1.1Vが出力される。上記要求電圧:1.1Vは、稼動中の1段目のSoCSoC2と2段目のSoCSoC1のセンサ221の要求電圧のうち最も高い要求電圧である。次いで、図13e.に示すように、3段目ここでは最終段のSoCSoC0は省電力状態に遷移中である。省電力状態に遷移中の3段目のSoCSoC0の電位制御回路225は、内蔵のSoCのセンサ221図8参照の要求電圧:1.2Vを無視し、第3の端子FBinの要求電圧:1.1Vを採用する。次いで、図13f.に示すように、カスケード接続された、3段目のSoCSoC0の第2の端子FBoutから電源IC110に、最終的な要求電圧:1.1Vを出力する。上記最終的な要求電圧:1.1Vは、省電力状態のチップを除く、最も高い要求電圧である。実施の形態6図14は、本発明の実施の形態6に係るマルチSoCを備える電子機器の構成を示すブロック図である。本実施の形態の説明に当り、図4及び図8と同一構成部分には同一番号を付して重複箇所の説明を省略する。図14に示すように、電子機器600は、電源IC110と、電子回路基板上に搭載されたSoC0~2を備える。SoC0~2は、SoC220図8参照と同一構成を採る。SoC0~2は、SoC320図10参照であってもよい。図14では、SoC0~2は、FB出力端子FBout/FB入力端子FBinをカスケード接続し、最終段のSoC0のFB出力端子FBoutを電源IC110に接続している。ここでは、図示しないSoC3の第2の端子FBoutが、SoC2の第3の端子FBinにカスケード接続され、SoC2の第2の端子FBoutが、SoC1の第3の端子FBinにカスケード接続されている。そして、SoC1の第2の端子FBoutが、最終段のSoC0の第3の端子FBinにカスケード接続され、SoC0の第2の端子FBoutが、電源IC110に接続されている。以下、全チップの要求電圧のうち、最も高い値を採用するという実装方法を採用した場合を例に採り、電位制御の具体例について説明する。本実施の形態の電子機器600は、電子機器600に電源が投入された直後は、カスケード接続の前段のSoCに含まれる電位制御回路において、第3の端子から入力されるアナログ制御信号の電位の重みが低く設定されている。図14では、3段目のSoCSoC0が最初に起動し、2段目のSoCSoC1が2番目に起動し、1段目のSoCSoC2が3番目に起動するとする。まず、図14a.に示すように、3番目に起動した1段目のSoCSoC2の電位制御回路225は、内蔵のSoCのセンサ221図8参照の要求電圧:1.2Vを採用し、第3の端子FBinの要求電圧を無視する。ここで、実際には、センサ221からの要求電圧は、刻々変化するが、簡単のために一定値としている以下同様。次いで、図14b.に示すように、カスケード接続された、1段目のSoCSoC2の第2の端子FBoutから2段目のSoCSoC1の第3の端子FBinに、1段目のSoCSoC2の要求電圧:1.2Vが出力される。次いで、図14c.に示すように、2番目に起動した2段目のSoCSoC1の電位制御回路225は、第3の端子FBinの要求電圧を、起動直後は無視し、その後、1段目のSoCSoC2の要求電圧:1.2Vを受けて第3の端子FBinの要求電圧:1.2Vとする。また、2段目のSoCSoC1のセンサ221図8参照の要求電圧:1.1Vである。次いで、図14d.に示すように、カスケード接続された、2段目のSoCSoC1の第2の端子FBoutから3段目ここでは最終段のSoCSoC0の第3の端子FBinに、2段目のSoCSoC1の要求電圧:1.2Vが出力される。上記要求電圧:1.2Vは、2段目のSoCSoC1のセンサ221の要求電圧:1.1Vより高い、起動後の第3の端子FBinの要求電圧:1.2Vである。次いで、図14e.に示すように、1番目に起動した3段目ここでは最終段のSoCSoC0の電位制御回路225は、第3の端子FBinの要求電圧を、起動直後は無視し、その後、2段目のSoCSoC1の要求電圧:1.1Vを受けて第3の端子FBinの要求電圧:1.1Vに、さらに1段目のSoCSoC2の要求電圧:1.1Vを受けて第3の端子FBinの要求電圧:1.2Vとする。また、3段目のSoCSoC0のセンサ221図8参照の要求電圧:1.0Vである。次いで、図14f.に示すように、カスケード接続された、3段目のSoCSoC0の第2の端子FBoutから電源IC110に、最終的な要求電圧:1.2Vを出力する。上記最終的な要求電圧:1.2Vは、起動直後を除く、起動後の全チップの要求電圧のうち、最も高い要求電圧である。以上の説明は本発明の好適な実施の形態の例証であり、本発明の範囲はこれに限定されることはない。本発明を詳細にまた特定の実施態様を参照して説明したが、本発明の精神と範囲を逸脱することなく様々な変更や修正を加えることができることは当業者にとって明らかである。また、上記各実施の形態では、半導体集積回路、電子機器及びマルチチップ半導体パッケージという名称を用いたが、これは説明の便宜上であり、電源制御装置、電源装置システム、半導体パッケージ等であってもよいことは勿論である。また、電位制御回路は、フィードバック処理部と呼称してもよい。また、上記半導体集積回路を構成する各部、例えば電位制御回路、デコーダの種類、その数及び接続方法などはどのようなものでもよい。"