基板の上に、垂直的に交互に配列される複数の第1層間誘電膜及び複数の第1犠牲膜又は第1ワードライン膜を含む第1積層膜を形成する段階と、前記第1積層膜内に第1開口部を定義するために前記第1積層膜を貫通して選択的にエッチングする段階と、前記第1開口部内に複数の第1不揮発性記憶セルの第1活性領域及び少なくとも1つのダミー記憶セルを形成する段階と、前記第1積層膜の上に、垂直的に交互に配列される複数の第2層間誘電膜及び複数の第2犠牲膜又は第2ワードライン膜を含む第2積層膜を形成する段階と、前記第2積層膜内に前記第1開口部に整列される第2開口部を定義するために前記第2積層膜を貫通して選択的にエッチングする段階と、前記第2開口部内に複数の第2不揮発性記憶セルの第2活性領域を形成する段階を含む不揮発性記憶装置の形成方法。前記第2活性領域を形成する段階は、前記第1活性領域に電気的に連結される前記第2活性領域を形成する段階を含むことを特徴とする請求項1に記載の不揮発性記憶装置の形成方法。前記第1活性領域を形成する段階は、U字形態の断面を有する第1電気的導電膜に前記第1開口部の側壁にライニングliningする段階を含むことを特徴とする請求項1に記載の不揮発性記憶装置の形成方法。前記第2活性領域を形成した後に、前記第1積層膜内及び前記第2積層膜内に第3開口部を定義するために前記第1積層膜及び前記第2積層膜を貫通して選択的にエッチングする段階と、前記第3開口部を通じて複数の前記第1犠牲膜及び前記第2犠牲膜を除去する段階をさらに含むことを特徴とする請求項1に記載の不揮発性記憶装置の形成方法。前記第2積層膜を形成する前に、第1埋め込み絶縁膜に前記第1開口部を満たす段階をさらに含み、前記第1埋め込み絶縁膜は前記第1電気的導電膜と接することを特徴とする請求項3に記載の不揮発性記憶装置の形成方法。前記第2活性領域を形成する前に、前記第1電気的導電膜の一部分を露出させるために前記第1埋め込み絶縁膜をリセスする段階をさらに含むことを特徴とする請求項5に記載の不揮発性記憶装置の形成方法。前記第2活性領域を形成する段階は、第2電気的導電膜に前記第2開口部の側壁にライニングする段階を含み、第2電気的導電膜は前記第1電気的導電膜の前記露出された一部分と接することを特徴とする請求項6に記載の不揮発性記憶装置の形成方法。複数の前記第1犠牲膜及び前記第2犠牲膜を除去した後に、情報格納膜によって前記第1活性領域から離隔されるダミーワードラインに前記第3開口部を満たす段階をさらに含むことを特徴とする請求項4に記載の不揮発性記憶装置の形成方法。複数の前記第1犠牲膜及び前記第2犠牲膜を除去した後に、前記第1活性領域の一部分に反対方向へ延長される第1ダミーワードライン及び前記第2活性領域の一部分に反対方向へ延長される第2ダミーワードラインに前記第3開口部を満たす段階をさらに含むことを特徴とする請求項4に記載の不揮発性記憶装置の形成方法。前記第1ダミーワードライン及び前記第2ダミーワードラインは連続的なことを特徴とする請求項9に記載の不揮発性記憶装置の形成方法。基板の上に、垂直的に交互に配列される複数の第1層間誘電膜及び複数の第1犠牲膜を含む第1積層膜を形成する段階と、前記第1積層膜内に第1開口部を定義するために前記第1積層膜を貫通して選択的にエッチングする段階と、前記第1開口部内に複数の第1不揮発性記憶セルの第1活性領域及び少なくとも1つのダミー記憶セルを形成する段階と、前記第1積層膜の上に、垂直的に交互に配列される複数の第2層間誘電膜及び複数の第2犠牲膜を含む第2積層膜を形成する段階と、前記第2積層膜内に前記第1開口部に整列される第2開口部を定義するために前記第2積層膜を貫通して選択的にエッチングする段階と、前記第2開口部内に複数の第2不揮発性記憶セルの第2活性領域を形成する段階と、前記第1積層膜内及び前記第2積層膜内に第3開口部を定義するために前記第1積層膜及び前記第2積層膜を貫通して選択的にエッチングする段階と、複数の前記第1犠牲膜及び前記第2犠牲膜を、前記第1活性領域および前記第2活性領域の隣接する部分に反対方向へ延長されるダミー記憶セルのダミーワードラインを含む記憶セルワードラインで代替する段階と、を含むことを特徴とする不揮発性記憶装置の形成方法。前記第2積層膜を形成する段階は、複数の前記第1犠牲膜の中で1つの膜の上に直接的に複数の前記第2犠牲膜の中で1つの膜を形成する段階を含むことを特徴とする請求項11に記載の不揮発性記憶装置の形成方法。前記代替する段階は、ダミー記憶セルの前記ダミーワードラインに複数の前記第1犠牲膜の前記1つの膜及び複数の前記第2犠牲膜の前記1つの膜を代替する段階を含むことを特徴とする請求項12に記載の不揮発性記憶装置の形成方法。前記第1活性領域を形成する段階は、U字形態の断面を有する第2半導体膜に前記第2開口部の側壁をライニングする段階を含み、前記第2積層膜を形成する前に、第1半導体膜に接する第1埋め込み絶縁膜に前記第1開口部を満たす段階と、前記第1半導体膜の側壁を露出させるように前記第1埋め込み絶縁膜の上部面をリセスする段階と、前記第1埋め込み絶縁膜の上部面に半導体活性パターンをリセスする段階をさらに含むことを特徴とする請求項11に記載の不揮発性記憶装置の形成方法。前記第2活性領域を形成する段階は、前記半導体活性パターンに接する前記第2半導体膜に前記第2開口部の側壁をライニングする段階を含むことを特徴とする請求項14に記載の不揮発性記憶装置の形成方法。基板の上に、垂直的に交互に配列される複数の第1層間誘電膜及び複数の第1犠牲膜又は第1ワードライン膜を含む第1積層膜を形成する段階と、前記第1積層膜内に第1開口部を定義するために前記第1積層膜を貫通して選択的にエッチングする段階と、U字形態の断面を有する第1半導体膜に前記第1開口部の側壁をライニングすることによって前記第1開口部内に複数の第1不揮発性記憶セルの第1活性領域及び少なくとも1つのダミー記憶セルを形成する段階と、前記第1半導体膜に接する第1埋め込み絶縁膜に前記第1開口部を満たす段階と、前記第1半導体膜の側壁を露出させるために前記第1埋め込み絶縁膜の上部面をリセスする段階と、半導体活性パターンに前記第1埋め込み絶縁膜の上部面内のリセスを満たす段階と、前記第1積層膜の上に、垂直的に交互に配列される複数の第2層間誘電膜及び複数の第2犠牲膜又は第2ワードライン膜を含む第2積層膜を形成する段階と、前記第2積層膜内に前記第1開口部に整列される第2開口部を定義するために前記第2積層膜を貫通して選択的にエッチングする段階と、前記半導体活性パターンに接する第2半導体膜に前記第2開口部の側壁をライニングすることによって前記第2開口部内に複数の第2不揮発性記憶セルの第2活性領域を形成する段階を含むことを特徴とする不揮発性記憶装置の形成方法。前記第1積層膜内及び前記第2積層膜内に第3開口部を定義するために前記第1積層膜及び前記第2積層膜を貫通して選択的にエッチングする段階と、複数の前記第1犠牲膜および前記第2犠牲膜を前記第1半導体膜の一部分に反対方向へ延長されるダミー記憶セルのダミーワードラインを含む記憶セルワードラインで代替する段階をさらに含むことを特徴とする請求項16に記載の不揮発性記憶装置の形成方法。基板の上に、垂直的に交互に配列される複数の第1層間誘電膜及び複数の第1ワードライン膜を含む第1積層膜、前記複数の第1ワードラインは第1ダミー記憶セルの第1ダミーワードラインを含み、前記第1積層膜を貫通して延長する第1開口部と、前記第1開口部の側壁をライニングし、前記第1ダミーワードラインに反対方向へ延長される第1半導体活性膜と、前記第1積層膜の上に、垂直的に交互に配列される複数の第2層間誘電膜及び複数の第2ワードライン膜を含む第2積層膜と、前記第2積層膜を貫通して延長し、前記第1開口部に整列される第2開口部と、前記第2開口部の側壁をライニングし、前記第1半導体活性膜に電気的に連結される第2半導体活性膜と、を備えることを特徴とする不揮発性記憶装置。複数の前記第2ワードラインは第2ダミー記憶セルの第2ダミーワードラインを含み、前記第2半導体活性膜は前記第2ダミーワードラインに反対方向へ延長されることを特徴とする請求項18に記載の不揮発性記憶装置。前記第1ダミーワードライン及び前記第2ダミーワードラインは連続することを特徴とする請求項19に記載の不揮発性記憶装置。基板の上に相互に対して垂直的に積層され電気的に直列に連結される不揮発性記憶セルの複数のNAND形態サブストリングを含む不揮発性記憶セルの垂直のNAND形態のストリングを含み、前記複数のNAND形態のサブストリングは第1ダミー記憶セルを含む少なくとも第1NAND形態サブストリングを含むことを特徴とする不揮発性記憶装置。前記複数のNAND形態のサブストリングは第2ダミー記憶セルを含む第2NAND形態サブストリングをさらに含むことを特徴とする請求項21に記載の不揮発性記憶装置。前記第1及び第2ダミー記憶セルはダミーワードラインを共有することを特徴とする請求項22に記載の不揮発性記憶装置。前記第1NAND形態サブストリング及び前記第2NAND形態サブストリングはU字形態の断面を有する第1半導体活性膜及びU字形態の断面を有する第2半導体活性膜を含み、前記ダミーワードラインは前記第1半導体活性膜の一部分及び前記第2半導体活性膜の一部分に反対方向へ延長されることを特徴とする請求項23に記載の不揮発性記憶装置。本発明の目的はセルの電気的特性での均一性を向上させ得る3次元不揮発性記憶装置を提供することである。本発明別の目的はセルの電気的特性での均一性を向上させ得る3次元不揮発性記憶装置の形成方法を提供することである。本発明の不揮発性記憶装置の形成方法は不揮発性記憶セルが高集積化された垂直的積層を形成するための段階を含む。このような記憶セルの垂直的積層は多数の記憶セルが半導体基板上に垂直的に積層される。このとき、比較的劣等な作用をするメモリセルストリングが発生しないように製造工程において補正するためのダミー記憶セルを利用することができる。本発明の不揮発性記憶装置の形成方法は基板の上に第1積層膜を形成することを包含することができる。このような第1積層膜は垂直的に交互に配列される複数の第1層間誘電膜及び複数の第1犠牲膜又は電気的導電ワードライン膜を包含することができる。第1開口部を定義するために第1積層膜を貫通して選択的にエッチングする段階が実行され得る。第1開口部内に複数の第1不揮発性記憶セルの第1活性領域及び少なくとも1つのダミー記憶セルを形成される。このような第1活性領域は半導体活性領域であり得る。その後に、第1積層膜の上に第2積層膜が形成される。第2積層膜は垂直的に交互に配列される複数の第2層間誘電膜及び複数の第2犠牲膜又は電気的導電ワードライン膜を包含することができる。その次に、第2積層膜内に第1開口部に整列される第2開口部を定義するために第2積層膜を貫通して選択的にエッチングする段階が実行され得る。第2開口部内に複数の第2不揮発性記憶セルの第2活性領域が形成される。このような第2活性領域は大きい垂直的ストリング内に記憶セルの複数の垂直サブ-ストリングを共に電気的に連結できる第1活性領域に電気的に連結される。本発明によれば、第1活性領域を形成することはU字形態の断面を有する例えば、カップ形態第1電気的導電膜に第1開口部の側壁にライニングliningすることを包含することができる。また、第2活性領域を形成した後に、第1及び第2積層膜内に第3開口部定義するために第1及び第2積層膜貫通して選択的にエッチングすること及び第3開口部を通じて複数の第1及び第2犠牲膜を除去することをさらに含むことができる。その後に、第3開口部は情報格納膜によって第1活性領域から離隔されるダミーワードラインに満たされ得る。特に、第3開口部は第1活性領域の一部分に反対方向へ延長される第1ダミーワードライン及び第2活性領域の一部分に反対方向へ延長される第2ダミーワードラインに満たされ得る。また、本発明によれば、第2積層膜を形成する前に第1開口部を第1電気的導電膜に接する第1埋め込み絶縁膜で満たすに段階を実行することをさらに含むことができる。また、第2活性領域を形成することは、第2電気的導電膜例えば、半導体膜で第2開口部の側壁にライニングすることを含み、第2電気的導電膜は第1電気的導電膜の露出された一部分と接することができる。また、本発明の不揮発性記憶素子の形成方法は基板の上に第1積層膜を形成することを包含することができる。このような第1積層膜は垂直的に交互に配列される複数の第1層間誘電膜及び複数の第1犠牲膜又は第1ワードライン膜を包含することができる。第1開口部を定義するために第1積層膜を貫通して選択的にエッチングする段階が実行され得る。U字形態の断面を有する第1半導体膜例えば、ポリシリコン膜で第1開口部の側壁をライニングすることによって、第1開口部内に第1活性領域が形成される。このような第1活性領域は半導体活性領域であり得る。その後に、第1積層膜の上に第2積層膜が形成される。第1開口部は第1半導体膜と接する第1埋め込み絶縁膜例えば、二酸化シリコン膜で満たされる。第1埋め込み絶縁膜の上部面は第1半導体膜の内側面を露出させるためにリセスされる。第1埋め込み絶縁膜の上部面内のこのようなリセスは半導体活性パターンに満たされる。垂直的な高集積度を提供するために、第1積層膜の上に第2積層膜が形成される。第2積層膜は垂直的に交互に配列される複数の第2層間誘電膜及び複数の第2犠牲膜又は第2ワードライン膜を包含することができる。その次に、第2積層膜内に第1開口部に整列される第2開口部を定義するために第2積層膜が選択的にエッチングされる。リセス内の半導体活性パターンと接する第2半導体膜に第2開口部の側壁をライニングすることによって、第2開口部内に複数の第2不揮発性記憶セルの第2活性領域が形成される。第1及び第2積層膜内に犠牲膜を露出させる第3開口部を定義するために第1及び第2積層膜が順次的に選択的にエッチングされ得る。複数の第1及び第2犠牲膜は記憶セルワードラインに代替され得る。このようなワードラインは第1半導体膜の一部分に反対方向へ延長されるダミー記憶セルの少なくとも1つのダミーワードラインを包含することができる。また、本発明は垂直的に集積された複数の不揮発性記憶セルを含む不揮発性記憶装置を含む。このような場合、不揮発性記憶装置は基板の上に第1積層膜を含む。第1積層膜は垂直的に交互に配列される複数の第1層間誘電膜及び複数の第1ワードラインを含む。このような複数の第1ワードラインは少なくとも第1ダミー記憶セルの第1ダミーワードラインを含む。また、第1積層膜を貫通して延長される第1垂直開口部が提供される。第1ダミーワードラインに反対方向へ延長される第1開口部の側壁をライニングする第1半導体活性膜が提供される。第1積層膜の上に、垂直的に交互に配列される複数の第2層間誘電膜及び複数の第2ワードライン膜を含む第2積層膜が提供される。第2積層膜を貫通して延長し、第1開口部に整列される第2開口部が提供される。第2開口部の側壁をライニングする第2半導体活性膜が提供される。このような第2半導体活性膜は不揮発性記憶セルの多様なサブストリングが記憶セルのさらに長いストリング内に垂直的に集積されるように第1半導体活性膜に電気的に連結される。また、本発明によれば、複数の第2ワードラインは第2ダミー記憶セルの第2ダミーワードラインを包含でき、第2半導体活性膜は第2ダミーワードラインに反対方向へ延長され得る。第1及び第2積層膜との間の界面に隣接するダミー記憶セルを定義するように第1及び第2ダミーワードラインは互に連続になり得る。また、本発明の3次元不揮発性記憶装置では、下部活性柱の上部内側面と上部活性柱の下部外側面とが互に接触するので、下部活性柱と上部活性柱との間の電気的流れが円滑になり得る。本発明の実施形態による3次元本発明の実施形態による3次元不揮発性記憶装置の上部活性柱と下部活性柱が接触領域とに隣接してダミーワードラインが提供される。上部活性柱と下部活性柱との外側面に提供された階段形プロフィールが形成された部分に記憶セルが存在しないので、全て記憶セルが均一な電気的特性を示すことができる。以上の本発明の目的、他の目的、特徴、及び長所は添付された図面と関連した以下の望ましい実施形態を通じて容易に理解できる。しかし、本発明はここで、説明される実施形態に限定されなく他の形態で具体化され得る。むしろ、ここで紹介される実施形態は開示された内容が徹底であり、完全になるように、そして当業者に本発明の思想が十分に伝達できるようにするために提供されることである。本明細書で、ある膜又は層が他の膜又は層又は基板の上にあると言及される場合に、それは他の膜又は層又は基板の上に直接形成できるか、或いはそれらの間に第3の膜又は層が介在され得る。また、図面において、構成の大きさ及び厚さ等は説明を明確にするために誇張されたことである。また、本明細書の多様な実施形態で、第1、第2、第3等の用語が多様な領域、膜又は層等を記述するために使用されたが、これらに領域、膜がこのような用語によって限定されない。これらの用語は単なる所定の領域又は膜又は層を他の領域又は膜又は層と区別するために使用されただけである。ここで説明され、例示される各実施形態はそれの相補的な実施形態も含む。本明細書で、及び/又はという表現は前後に並べた構成要素の中で少なくとも1つを含む意味で使用される。明細書全体に掛けて同一の参照番号に表示された部分は同一の構成要素を示す。以下、図面を参照して、本発明の実施形態に対して詳細に説明する。<第1実施形態>図1は本発明の第1実施形態による3次元不揮発性記憶装置の平面図である。図2は図1のI-I’線に沿って切断した断面図である。図1及び2を参照すれば、基板100が準備される。基板100は半導体インゴットを薄く切って形成された半導体基板であり、又は半導体基板の上に形成されたエピタキシァル半導体膜であり得る。図示しないウェルが基板100に形成され得る。共通ソースラインCSLが基板100に提供される。共通ソースラインCSLは基板100に、例えば、N形不純物がドーピングされた領域であり得る。共通ソースラインCSLは電極分離パターン175と重ねられ、第1方向に離隔され得る。複数の共通ソースラインCSLは第1方向に交差する第2方向へ延長される複数個の平行なラインとして提供され得る。基板100の上に下部層間誘電膜111~114と下部導電パターンLSL、WL0、WL1とが交互に積層される。下部層間誘電膜111~114は、例えば、シリコン、例えば、シリコン酸化膜で形成され得る。下部導電パターンはドーピングされたシリコン、タングステン、金属窒化膜及び金属シリサイドの中で少なくとも1つで形成され得る。下部層間誘電膜は上方に第1乃至第4下部層間誘電膜111~114を包含することができる。最下部の下部層間誘電膜、例えば、第1下部層間誘電膜111は他の下部層間誘電膜より薄いことができる。下部活性柱136は下部層間誘電膜111~114と下部導電パターンLSL、WL0、WL1とを貫通して基板100と接触する。最上部の下部層間誘電膜114の上に上部層間誘電膜151~154と上部導電パターンWL2、WL3、USLとが交互に積層される。上部層間誘電膜151~154は例えば、シリコン酸化膜で形成され得る。上部導電パターンはドーピングされたシリコン、タングステン、金属窒化膜及び金属シリサイドの中で少なくとも1つで形成され得る。上部活性柱164は上部層間誘電膜151~154と上部導電パターンWL2、WL3、USLとを貫通して下部活性柱136と接触する。活性柱136、164は、第1方向及び第2方向のマトリックス形に配置され、第1方向及び第2方向に交差する第3方向へ延長され得る。活性柱136、164と導電パターンLSL、WL0~WL3、USLとの間に情報格納膜171が介在される。情報格納膜171は導電パターンLSL、WL0~WL3、USLと層間絶縁膜111~114、151~154との間へ延長され得る。情報格納膜171はトンネル絶縁膜、電荷格納膜及びブロッキング絶縁膜を包含することができる。トンネル絶縁膜は活性柱136、164に隣接して提供され、ブロッキング絶縁膜は導電パターンに隣接して提供される。電荷格納膜はトンネル絶縁膜及びブロッキング絶縁膜の間に提供される。トンネル絶縁膜はシリコン酸化膜を包含することができる。ブロッキング絶縁膜は高誘電膜例えば、アルミニウム酸化膜又はハフニウム酸化膜を包含することができる。ブロッキング絶縁膜は複数の薄膜で構成される多層膜であり得る。例えば、ブロッキング絶縁膜はアルミニウム酸化膜及びシリコン酸化膜を膜であり得る、アルミニウム酸化膜及びシリコン酸化膜の積層順序は多様であり得る。電荷格納膜は電荷トラップ膜又は導電性ナノ粒子を含む絶縁膜であり得る。電荷トラップ膜は、例えば、シリコン窒化膜を包含することができる。最下部の下部導電パターンLSLはNANDフラッシュメモリー装置の下部選択ラインであり得る。最上部の上部導電パターンUSLは複数個で提供され、第2方向へ延長されるNANDフラッシュメモリー装置の上部選択ラインであり得る。選択ラインとの間の導電パターンWL0~WL3はNANDフラッシュメモリー装置の第1乃至第4ワードラインであり得る。互に隣接する上部選択ラインUSLは第2方向へ延長される電極分離パターン175に互に分離され得る。電極分離パターン175は導電パターンと層間絶縁膜とを貫通して基板100と接触することができる。本実施形態で、活性柱136、164の側面は傾くように形成され得る。活性柱136、164はカップ形状を有することができる。下部活性柱136の上部の幅は上部活性柱164の下部の幅より大きい。下部活性柱136の内部は下部埋め込み絶縁膜138で満たされ、上部活性柱164の内部は上部埋め込み絶縁膜166で満たされ得る。下部埋め込み絶縁膜138の上部面は下部活性柱136の上部面より低くなり得る。下部埋め込み絶縁膜138の上部面と上部活性柱164の下部面は共面を成す。上部活性柱164の下部面は下部活性柱136の上部面より低くなり得る。下部活性柱136上部の内側面は上部活性柱164下部の外側面と接触することができる。図2A部分参照下部活性柱136と上部活性柱164が電気的に連結され得る。上部埋め込み絶縁膜166の上部面は上部活性柱164の上部面より低くなり得る。上部活性パターン177が上部埋め込み絶縁膜166の上に提供されて上部活性柱164の上部の内側面と接触することができる。上部活性パターン177は半導体膜を包含することができる。上部活性パターン177と上部活性柱164との上部は不純物でドーピングされてドレーン領域179を形成できる。最上部の上部層間誘電膜154の上に、上部選択ラインUSLを横切り、第1方向へ延長される複数個のビットラインBL0~BL2が提供される。ビットラインはドレーン領域179と連結される。活性柱136、164は不純物がドーピングされない真性半導体膜を包含することができる。導電パターンLSL、WL0~WL3、USLの中でいずれか1つに電圧が印加されれば、これに隣接する活性柱の所定の領域に周辺電気場による反転領域が形成される。このような反転領域は、記憶セルトランジスターのソースドレーン領域を形成できる。下部活性柱136及び上部活性柱164の接触領域で下部活性柱136及び上部活性柱164の外側面は階段形プロフィールを有する。そのため、上部活性柱164の下部及び下部活性柱136の上部に形成されるチャンネルの特性は異なることがあり得る。プログラム、読出し及び消去特性の均一化及び安定化させるために、上部活性柱164及び下部活性柱136が接触領域に隣接して、階段形プロフィールを覆うようにダミー導電パターンDWLが提供される。ダミー導電パターンDWLはダミーワードラインであり得る。情報格納膜171はダミー導電パターンDWLと活性柱136、164との間へ延長され得る。望ましくは、下部活性柱134はダミー導電パターンDWLの上部面と同一であるか、或いは低い上部面を有することができる。望ましくは、上部活性柱164はダミー導電パターンDWL直ちに下の下部層間誘電膜114の下部面と同一であるか、或いはそれより高い下部面を有することができる。さらに望ましくは、上部活性柱164はダミー導電パターンDWLの下部面と同一であるか、或いはそれより高い下部面を有することができる。ダミー導電パターンDWLは下部活性柱136及び上部活性柱164を同時に覆うことができる。ダミー導電パターンDWLは下部活性柱136の上部の外側面と対向する第1面より上部活性柱164の下部の外側面に突出され、ダミー導電パターンの厚さより薄い突出された部分を包含することができる。ダミー導電パターンDWLが下部活性柱136、及び上部活性柱164を覆うために、前述したチャンネル不均一の問題が減少され得る。図3は図1及び図2を参照して説明された第1実施形態による3次元不揮発性記憶装置の回路図である。図1乃至3を参照すれば、本実施形態による3次元不揮発性記憶装置は共通ソースラインCSL、複数個のビットラインBL0、BL1、BL2及び共通ソースラインCSLとビットラインBL0~BL2との間に配置される複数個のセルストリングCSTRを包含することができる。複数個のセルストリングCSTRがビットラインBL0~BL2の各々に並列に連結される。セルストリングCSTR各々は共通ソースラインCSLに接続する下部選択トランジスターLST、ビットラインBL0~BL2に接続する上部選択トランジスターUST、及び選択トランジスターLST、USTとの間の複数個の記憶セルトランジスターMCTを包含することができる。セルストリングCSTR各々は複数個の記憶セルトランジスターMCTとの間に提供された少なくとも1つのダミーセルトランジスターDCTをさらに包含することができる。複数個の記憶セルトランジスターMCTはダミーセルトランジスターDCT下部の下部記憶セルトランジスター、及びダミーセルトランジスターDCT上部の上部記憶セルトランジスターを包含することができる。下部選択トランジスターLST、上部選択トランジスターUST、記憶セルトランジスターMCT及びダミーセルトランジスターDCTは直列に連結され得る。下部選択ラインLSL、複数個のワードラインWL0~WL3、ダミーワードラインDWL及び上部選択ラインUSLは、下部選択トランジスターLST、記憶セルトランジスターMCT、ダミーセルトランジスターDCT及び上部選択トランジスターUSTのゲート電極として各々使用され得る。下部活性柱136及び上部活性柱164の接触領域で下部活性柱136及び上部活性柱164の外側面は階段形プロフィールを有するので、下部活性柱136、上部活性柱164、及び下部活性パターン190に形成されるチャンネルは不均一になり得る。階段形プロフィールが形成された部分にダミーセルトランジスターDCTが提供される。ダミーセルトランジスターDCTはデータを格納しないこともあり得る。階段形プロフィールが形成された部分には記憶セルトランジスターMCTが提供されない。そのため、記憶セルトランジスターMCTはより均一な電気的特性を有することができる。以下、本実施形態による3次元不揮発性記憶装置の動作方法が説明される。図3の回路図で1つのセルストリングCSTRの連結されたラインに印加される電圧は、例えば表1の通りであり得る。記憶セルトランジスターMCTとダミーセルトランジスターDCTとの閾値電圧は、例えば表2の通りであり得る。表1と表2を参照すれば、ダミーセルトランジスターDCTはデータを格納しない。ダミーセルトランジスターは階段形プロフィールを有する部分に形成されるので、ダミーセルトランジスターの情報格納膜に電界が集中される。したがって、記憶セルトランジスターMCTよりプログラム消去速度を非常に速くすることができる。なお、ダミーセルトランジスターDCTに隣接する記憶セルトランジスターMCTのプログラム動作のとき、ダミーセルトランジスターDCTは消去ストレスを受けてダミーセルトランジスターDCTの情報格納膜の電荷が外部に抜け出され、閾値電圧が低すぎることがあり得る。ダミーセルトランジスターDCTの閾値電圧が低くなれば、カップリング効果によってダミーセルトランジスターDCTに隣接する記憶セルトランジスターMCTの電荷損失Chargelossが発生され得る。このような問題を解決するためにダミーセルトランジスターDCTは表2で開示されたように、0ボルトV以上の閾値電圧を有するようにプログラムされることが要求される。ダミーセルトランジスターDCTの閾値電圧は記憶セルトランジスターMCTのオン状態の閾値電圧とオフ状態の閾値電圧との間であり得る。ダミーセルトランジスターDCTのプログラムは閾値電圧を調節するために実行されることであり、データを格納するためでない。ダミーセルトランジスターDCTを0ボルトVより高い閾値電圧を有するようにプログラムすることは、望ましくはダミーセルトランジスターDCTに最も隣接する記憶セルトランジスターMCTをプログラムする前に実行され得る。他の方法で、ダミーセルトランジスターDCTが属するセルストリングCSTRの所定の記憶セルトランジスターMCTがプログラムされる前に、ダミーセルトランジスターDCTを0ボルトVより高い閾値電圧を有するように最初にプログラムすることができる。その他の方法でダミーセルトランジスターDCTを0ボルトVより高い閾値電圧を有するようにプログラムされた直後に、ダミーセルトランジスターDCTに最も隣接する記憶セルトランジスターMCTをプログラムすることができる。仮にダミーセルトランジスターDCTに最も隣接する記憶セルトランジスターMCTをプログラムする過程が複数のサブプログラム過程を通じて進行される場合、複数のサブプログラムを実行する前に、ダミーセルトランジスターDCTを0ボルトVより高い閾値電圧を有するようにプログラムすることができる。ダミーセルトランジスターDCTに印加される読出し電圧は記憶セルトランジスターMCTに印加される読出し電圧と同一であるか、或いは小さいことがあり得る。記憶セルトランジスターMCTの中で1つをプログラムするとき、ダミーセルトランジスターDCはターンオフされ得る。ダミーセルトランジスターDCTは電流を遮断してブースティングboosting効果が増加され得る。選択された記憶セルトランジスターMCTのプログラムがより容易になり得る。ダミーセルトランジスターDCTによって電流が遮断されるので、ダミーセルトランジスターDCTの上又は下の記憶セルトランジスターMCTの中でいずれか1つをプログラムするとき、ダミーセルトランジスターDCTの下又は上の記憶セルトランジスターMCTのプログラム防止効率が向上され得る。本実施形態の3次元不揮発性記憶装置を形成する方法の1例が説明される。図4乃至図14は図1のI-I’線に対応する断面図である。図4を参照すれば、基板100の上に下部層130が形成される。下部層130は下部層間誘電膜と下部犠牲膜とが交互に積層されて形成される。下部層間誘電膜は上方に第1乃至第4下部層間誘電膜111~114を包含することができる。下部犠牲膜は上方に第1乃至第4下部犠牲膜121~124を包含することができる。下部層間誘電膜111~114は、例えば、シリコン酸化膜で形成され得る。下部犠牲膜121~124は下部層間誘電膜111~114に対して高いエッチング選択比を有する物質で形成され得る。例えば、下部犠牲膜121~124はシリコン窒化膜で形成され得る。第1下部層間誘電膜111は他の層間絶縁膜より薄く、基板100と接するように最も下に形成され得る。第4下部犠牲膜124は最も上に形成され得る。図5を参照すれば、下部層間誘電膜111~114と下部犠牲膜121~124とを順にエッチングして基板100を露出させる下部活性ホール132を形成する。エッチング工程は乾式エッチングで進行されることがあり、乾式エッチング工程を進行する間に発生する副産物によって下部活性ホール132の側面は傾くことができる。下部活性ホール132の上部の幅W1は下部の幅W2より広く形成され得る。図6を参照すれば、半導体膜が形成されて下部活性ホール132の底と側面とを覆う。半導体膜は、例えば、不純物がドーピングされないポリシリコン膜であり得る。半導体膜は下部活性ホール132を満たさない厚さに形成され得る。下部埋め込み絶縁膜138が形成されて下部活性ホール132の内部空間を満たし得る。下部埋め込み絶縁膜138はシリコン酸化膜であり得る。下部埋め込み絶縁膜138と半導体膜とに対して平坦化工程を実行して、第4下部犠牲膜124の上の下部埋め込み絶縁膜138と半導体膜を除去する同時に第4下部犠牲膜124を露出させる。下部活性ホール132内に下部活性柱136が形成され得る。図7を参照すれば、下部層130の上に上部層160が形成される。上部層160は上部層間誘電膜と上部犠牲膜とが交互に積層されて形成される。上部層間誘電膜は上方に第1乃至第4上部層間誘電膜151~154を包含することができる。上部犠牲膜は上方に第1乃至第4上部犠牲膜141~144を包含することができる。上部層間誘電膜151~154は例えば、シリコン酸化膜で形成され得る。上部犠牲膜141~144は上部層間誘電膜151~154に対して高いエッチング選択比を有する物質で形成され得る。例えば、上部犠牲膜151~154はシリコン窒化膜で形成され得る。第1上部犠牲膜141が第4下部犠牲膜124と接するように最も下に形成され、第4上部層間誘電膜154が最も上に形成され得る。図8を参照すれば、上部犠牲膜141~144と上部層間誘電膜151~154とをエッチングして下部埋め込み絶縁膜138を露出させる上部活性ホール162を形成する。上部活性ホール162の上部の幅W3が下部の幅W4より広く形成され得る。上部活性ホール162の下部の幅W4は下部埋め込み絶縁膜138の上部の幅と同一であるか、或いはより広く、下部活性ホール132の上部のW1より狭く形成され得る。図9を参照すれば、上部活性ホール162によって露出された下部埋め込み絶縁膜138の上部をリセスさせる。下部埋め込み絶縁膜138の上部面は下部活性柱136の上部面より第1高さH1程度低くなり、下部活性柱136の上部の内側面が露出される。リセス工程によって、図8の上部活性ホール162の形成工程の間に発生できる下部埋め込み絶縁膜138の上のエッチング副産物を除去でき、下部活性柱136の露出された表面に形成できる自然酸化膜を除去できる。図10を参照すれば、上部活性ホール162の底と内側面を覆う上部活性柱164が形成される。上部活性柱164の内部空間を満たす上部埋め込み絶縁膜166が形成され得る。上部活性柱164と上部埋め込み絶縁膜166を形成する工程は、下部活性柱136と下部埋め込み絶縁膜138を形成する工程と類似である。上部活性柱164は下部活性柱136の露出された上部の内側面と接するように形成される。図11を参照すれば、第1方向に互に隣接する活性柱136、164の間で、上部層160と下部層130とを順にエッチングして基板100を露出させる第1電極分離ホール168を形成する。第1電極分離ホール168は第2方向へ延長できる。図12を参照すれば、第1電極分離ホール168を通じて露出される犠牲膜121~124、141~144を選択的に除去する。犠牲膜がシリコン窒化膜を含む場合、除去工程は燐酸を含むエッチング溶液を使用して実行され得る。層間絶縁膜111~114、151~154の上部面、下部面及び活性柱136、164の外側面が露出される。第4下部犠牲膜124と第1上部犠牲膜141とが除去されて活性柱136、164が互に接触する部分の側面Sが露出される。側面Sは階段形状をなす。図13を参照すれば、犠牲膜121~124、141~144が選択的に除去された基板100の上に情報格納膜171をコンフォーマルに形成する。情報格納膜171は活性柱に接触するトンネル絶縁膜、トンネル絶縁膜の上の電荷格納膜、及び電荷格納膜の上のブロッキング絶縁膜を包含することができる。トンネル絶縁膜は、シリコン酸化膜を包含することができる。トンネル絶縁膜は、露出された活性柱の外側面を熱酸化して形成され得る。これと異なりに、トンネル絶縁膜は原子層蒸着法で形成され得る。電荷格納膜及びブロッキング誘電膜は段差塗布性が優れた原子層蒸着法及び又は化学気相蒸着法で形成され得る。情報格納膜171の上に導電膜173を形成して第1電極分離ホール168を満たし、層間絶縁膜111~114、151~154との間の空き空間を満たす。導電膜173はドーピングされたシリコン、タングステン、金属窒化膜及び金属シリサイドの中での少なくとも1つで形成され得る。導電膜173は原子層蒸着方法によって形成され得る。図14を参照すれば、導電膜173に対して平坦化工程を進行して上部層160の上の導電膜173を除去して上部層160の上の情報格納膜171を露出させる。第1電極分離ホール168内の導電膜173を除去して基板100を露出させる第2電極分離ホール169を形成する。第1電極分離ホール168と第2電極分離ホール169は互に重ねられるように形成される。第2電極分離ホール169の形成によって、犠牲膜121~124、141~144が形成した部分に導電パターンLSL、WL0~WL3、DWL、USLが形成される。第2電極分離ホール169によって露出された基板100に不純物を注入して共通ソースラインCSLを形成する。図2を再び参照すれば、第2電極分離ホール169を絶縁膜に満たして電極分離パターン175を形成する。最上部の上部層間誘電膜154の上の情報格納膜171を除去できる。上部埋め込み絶縁膜166上部をリセスして上部活性柱164の内側面を露出させる。上部埋め込み絶縁膜166がリセスされた部分に上部活性パターン177を形成する。上部活性パターン177は半導体膜で構成され得る。上部活性パターン177と上部活性柱164の上部に不純物をドーピングしてドレーン領域179を形成する。ドレーン領域179は、例えば、N形の不純物でドーピングされ得る。最上部の上部層間誘電膜154の上に導電膜を形成しパターニングして第1方向へ延長され、ドレーン領域179と電気的に連結される複数個のビットラインBL0~BL3を形成する。図15及び図16は本発明の第1実施形態による3次元不揮発性記憶装置を形成する方法の他の例を説明する説明図であって、図1のI-I’線に対応される断面図である。図15を参照すれば、図6に示した第1方向に隣接する下部活性柱136との間の下部層130をパターニングして基板100を露出させる予備下部ホール180を形成する。予備下部ホール180を、例えば、犠牲パターン182で満たす。犠牲パターン182は下部犠牲膜121~124のような物質で成され得る。下部層130の上に、図7を参照して説明された方法に上部層160を形成する。図8乃至図10を参照して説明された方法によって、上部活性柱164と上部埋め込み絶縁膜166を形成する。第1方向に隣接する上部活性柱164との間の上部層160をパターニングして予備下部ホール180と重ねられ、犠牲パターン182を露出させる予備上部ホール184を形成する。図15及び図16を参照すれば、予備上部ホール184よって露出された上部犠牲膜を除去する1~144と犠牲パターン18を選択的に除去する。これにしたがって、下部犠牲膜121~124が露出されて選択的に除去される。したがって、層間絶縁膜111~114、151~154の上部面、下部面及び活性柱136、164の外側面が露出される。情報格納膜171と導電膜173を形成して層間絶縁膜111~114、151~154との間の空き空間及び予備上部ホール184と予備下部ホール180を満たす。第4上部層間誘電膜154の上の導電膜173及び情報格納膜171を平坦化エッチング工程で除去する。そして、予備上部ホール180、および予備下部ホール184内の導電膜173と情報格納膜171及び上部層間誘電膜151~154の一部を除去して予備上部ホールの上部の幅W5より広い上部の幅W6を有し、予備上部ホール184と重ねられる第3電極分離ホール188を形成する。その後、図2を参照して説明したことと類似な工程が実行され得る。もし、予備上部ホール184の下部の幅が予備下部ホール180の上部の幅と同一であれば、予備上部ホール184の上部の幅W5は第3電極分離ホール188の上部の幅W6と同一であり得る。図15及び図16を参照して説明された形成方法は2回のエッチング工程によって電極分離ホールを形成することによって、深い電極分離ホールを1回で形成する難い問題を解決できる。<第2実施形態>図17は本発明の第2実施形態による3次元不揮発性記憶装置に対する模式図であって、図1のI-I’線に沿って切断した断面図である。図2を参照して説明されたことと重複される技術的特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。動作方法は第1実施形態と類似であり得る。図17を参照すれば、本実施形態による3次元不揮発性記憶装置の下部活性柱136は下部活性ホール132を満たすプラグ形状を有することができる。上部活性柱164は前述した第1実施形態のようなカップ形態を有する。前述した第1実施形態の下部埋め込み絶縁膜138は形成されないことができる。上部活性柱164の下部面は下部活性柱136の上部面より低くなり得る。図17と異なりに、上部活性柱164は上部活性ホール132を満たすプラグ形状を有することができる。上部活性柱164は述した第1実施形態のようなカップ形態を有する。前述した第1実施形態の下部埋め込み絶縁膜138は形成されないことができる。<第3実施形態>図18は本発明の第3実施形態による3次元不揮発性記憶装置に対する模式図であって、図1のI-I’線に沿って切断した断面図である。図2を参照して説明されたことと重複する技術的特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。動作方法は第1実施形態と類似であり得る。図18を参照すれば、本実施形態による3次元不揮発性記憶装置の下部活性柱136と上部活性柱164は全てプラグ形状を有することができる。前述した第1実施形態の埋め込み絶縁膜138、166と上部活性パターン177は形成されない。下部活性柱136の上部の幅は上部活性柱164の下部の幅より大きいことができる。上部活性柱164の下部面は下部活性柱136の上部面より低くなり得る。<第4実施形態>図19は本発明の第4実施形態による3次元不揮発性記憶装置に対する模式図であって、図1のI-I’線に沿って切断した断面図である。図2を参照して説明されたことと重複する技術的特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。動作方法は第1実施形態と類似であり得る。図19を参照すれば、本実施形態による3次元不揮発性記憶装置は、下部埋め込み絶縁膜138と上部活性柱164との間に介在され、下部活性柱136内に提供される下部活性パターン190を含む。下部活性パターン190は半導体膜を包含できる。下部活性パターン190は下部活性柱136の上部の内側面と接触する。下部活性パターン190は上部活性柱164の下部面と接触する。下部活性パターン190の上部面は下部活性柱136の上部面より低くなり得る。下部活性パターン190は、上部活性柱164が下部活性柱136と誤整列されても、上部活性柱164と下部活性柱136との間に電気的の連結を助ける役割を果たす。下部活性パターン190は下部活性柱136及び上部活性柱164と同一な導電形でドーピングされ得る。例えば、下部活性パターン190と活性柱136、164は、P形でドーピングされ得る。下部活性柱136及び上部活性柱164のこの接触領域で下部活性柱136及び上部活性柱164の外側面は階段形プロフィールを有するので、下部活性パターン190、上部活性柱164の下部、及び下部活性柱136の上部の各々に形成されるチャンネルの特性は異なることがあり得る。プログラム、読出し、及び消去特性の均一化及び安定化させるために、下部活性パターン190及び下部活性柱136の接触領域に隣接して、階段形プロフィールを覆うようにダミー導電パターンDWLが提供される。ダミー導電パターンDWLはダミーワードラインであり得る。望ましくは、ダミー導電パターンDWLは下部活性柱136の上部面と同一であるか、或いはそれより高い上部面を有することができる。望ましくは、下部活性パターン190はダミー導電パターンDWL直ちに下の下部層間誘電膜114の下部面と同一であるか、或いはさらに高い下部面を有することができる。さらに望ましくは、下部活性パターン190はダミー導電パターンDWLの下部面と同一であるか、或いはさらに高い下部面を有することができる。ダミー導電パターンDWLは下部活性柱136及び上部活性柱164を同時に覆うことができる。ダミー導電パターンDWLが下部活性柱136、上部活性柱164、及び下部活性パターン190を覆うため、前述したチャンネル不均一の問題が減少され得る。プログラムのときのブースティング電圧の伝達、消去のときの消去電圧の伝達、及び読出しのときのセル電流の伝達が安定的に実行されるために、ダミー導電パターンDWLは下部活性柱136、上部活性柱164、及び下部活性パターン190を連結チャンネルを形成するように要求される。したがって、下部活性パターン190の厚さが増加すれば、これに対応してダミー導電パターンDWLの厚さも増加できる。本実施形態の3次元不揮発性記憶装置を形成する方法が説明される。図20乃至図22は図1のI-I’線に対応される断面図である。図20を参照すれば、基板100の上に下部膜130aが形成される。下部膜130aは下部層間誘電膜と下部犠牲膜とが交互に積層されて形成できる。例示的に、下部層間誘電膜はシリコン酸化膜に形成できる。下部犠牲膜は下部層間誘電膜に対して高いエッチング比を有する物質で形成できる。例えば、下部犠牲膜はシリコン窒化膜で形成できる。下部層間誘電膜は下から第1乃至第4下部層間誘電膜111~114を包含できる。下部犠牲膜は下から第1乃至第4下部犠牲膜121~124を包含できる。最下部の下部層間誘電膜111の厚さは他の下部層間誘電膜112~114の厚さより薄くなり得る。最上部の下部犠牲膜124の厚さは他の下部犠牲膜121~123の厚さより厚いことができる。下部層間誘電膜111~114及び下部犠牲膜121~124がエッチングされて、基板100を露出させる下部活性ホール132が形成される。下部活性ホール132に下部活性柱136、下部埋め込み絶縁膜138、及び下部活性パターン190が形成される。例示的に、下部活性ホール132の側面及び基板100の露出された表面の上に半導体膜がコンフォーマルに積層されて、下部活性柱136を形成する。例えば、半導体膜は不純物がドーピングされないポリシリコン膜又は形にドーピングされたシリコン膜であり得る。下部活性柱136の内部に絶縁膜が埋め込みされて下部埋め込み絶縁膜138を形成する。下部埋め込み絶縁膜138の上部がリセスされる。リセスされた下部埋め込み絶縁膜138は最上部の下部犠牲膜124の下部面と同一であるか、或いはそれより高い上部面を有することができる。リセスされた部分に下部活性パターン190が形成される。下部活性パターン190は下部活性柱136上部の内側面と接触できる。下部活性パターン190は下部活性柱136と同一な導電形でドーピングされ得る。図21を参照すれば、下部層130aの上に上部膜160aが形成される。上部膜160aは上部層間誘電膜と上部犠牲膜とが交互に積層されて形成できる。例示的に、上部層間誘電膜はシリコン酸化膜に形成できる。上部犠牲膜は上部層間誘電膜に対して高いエッチング比を有する物質で形成できる。例えば、上部犠牲膜はシリコン窒化膜で形成できる。上部層間誘電膜は下から第1乃至第4上部層間誘電膜151~154を包含できる。上部犠牲膜は下から第1乃至第4上部犠牲膜141~144を包含できる。図22を参照すれば、上部層間誘電膜151~154及び上部犠牲膜141~144がエッチングされて、下部活性パターン190を露出する上部活性ホール162が形成される。例示的に、下部活性パターン190は下部活性柱136の上部面より低い下部面を有するように、上部活性ホール162が形成される。即ち、上部活性ホール162が形成されるとき、下部活性パターン190がリセスされて、下部活性柱136上部の内側面が露出される。上部活性ホール162の底面と内側面とを覆う上部活性柱164が形成される。上部活性柱164の内部空間を満たす上部埋め込み絶縁膜166が形成される。上部活性柱164と上部埋め込み絶縁膜166を形成する工程は、下部活性柱136と下部埋め込み絶縁膜138とを形成する工程と類似であり得る。上部活性柱164は下部活性柱136の露出された上部の内側面と接するように形成される。上部活性柱164は最下部の上部犠牲膜141の下部面と同一であるか、或いはそれより低い下部面を有することができる。以後、図11乃至図14、及び図2を参照して説明された方法で、図19の構造が形成できる。本実施形態で、上部活性ホール162の形成の間に下部活性パターン190が除去されて下部埋め込み絶縁膜138が露出されないように、下部活性パターン190の厚さは十分に厚くなければならない。<第5実施形態>図23は本発明の第5実施形態による3次元不揮発性記憶装置に対する模式図であって、図1のI-I’線に沿って切断した断面図である。図19を参照して説明されたことと重複する技術的特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。動作方法は第1実施形態と類似であり得る。図23を参照すれば、本実施形態による3次元不揮発性記憶装置の下部活性柱136の上部に不純物注入領域192が提供される。下部埋め込み絶縁膜138と上部活性柱164との間に下部活性パターン190が介在される。下部活性パターン190の下部面は不純物注入領域192の下部より低い位置に提供される。不純物注入領域192は例えば、N形の不純物でドーピングされ得る。下部活性パターン190はP形の不純物でドーピングされ得る。不純物注入領域192によって、ダミー導電パターンDWLに隣接する部分の電流流れをより向上させることができる。<第6実施形態>図24は本発明の第6実施形態による3次元不揮発性記憶装置に対する模式図であって、図1のI-I’線に沿って切断した断面図である。図19を参照して説明されたことと重複する技術的特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。動作方法は第1実施形態と類似であり得る。図24を参照すれば、本実施形態による3次元不揮発性記憶装置の上部活性柱164と下部埋め込み絶縁膜138との間に下部活性パターン190が介在する。上部活性柱164の下部の外側面と下部活性柱136の上部の内側面とが互に接触しない。上部活性柱164の下部面、下部活性柱136の上部面及び下部活性パターン190の上部面は共面を有することができる。<第7実施形態>図25は本発明の第7実施形態による3次元不揮発性記憶装置に対する模式図であって、図1のI-I’線に沿って切断した断面図である。図19を参照して説明されたことと重複する技術的特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。動作方法は第1実施形態と類似であり得る。図25を参照すれば、本実施形態による3次元不揮発性記憶装置のダミーワードラインDWLは、活性柱に対向するダミー導電パターンの側面に凹部Vを有する。凹部は電極分離パターン175と同一な物質で満たされることができる。図26を参照して、本発明の第7実施形態による3次元不揮発性記憶装置の形成方法の一例が説明される。図11及び図12を参照して説明された方法に第1電極分離ホール168が形成され、犠牲膜が除去される。情報格納膜171がコンフォーマルに形成される。ダミー導電パターンDWLに対応する犠牲膜124、141が除去された領域は他の犠牲膜121~123、142~144が除去された領域より大きい空間を有する。したがって、ダミー導電パターンDWLに対応する犠牲膜124、141が除去された領域に導電膜173が十分に満たす前に、第1電極分離ホール168が導電膜173によって満たすことができる。ダミー導電パターンDWLに対応する導電膜173の内部にボイドVが形成できる。以後、図14を参照して説明された方法に第1電極分離ホール168内の導電膜173を除去して基板100を露出させる第2電極分離ホールを形成する。第2電極分離ホールによって露出された基板100に不純物を注入して共通ソースラインCSLを形成する。図2を参照して説明された方法に、図25の構造が形成できる。<第8実施形態>図27は本発明の第8実施形態による3次元不揮発性記憶装置の平面図である。図28は図27のI-I’線に沿って切断した断面図である。図19を参照して説明されたことと重複する技術的特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。図27及び図28を参照すれば、本実施形態による3次元不揮発性記憶装置は、下部埋め込み絶縁膜138と上部活性柱164との間に介在する下部活性パターン190を含む。下部活性パターン190は下部活性柱136の上部の内側面と接し、上部活性柱164の下部面と接触する。下部活性パターン190は上部活性柱164と下部活性柱136との間に電気的の連結を助ける役割を果たす。下部活性柱136及び上部活性柱164の接触領域に隣接して少なくとも2つの導電パターンDWL1、DWL2が提供される。以下で、ダミー導電パターンDWL1、DWL2は下から順次的に第1ダミー導電パターンDWL1と第2ダミー導電パターンDWL2として各々定義される。第1ダミー導電パターンDWL1は下部活性柱136を覆う。第2ダミー導電パターンDWL2は下部活性柱136及び上部活性柱164の接触領域の階段形プロフィールを覆う。下部活性柱136、上部活性柱164、及び下部活性パターン190に形成されるチャンネルの他の特性にしたがうチャンネルは不均一の問題が減少できる。望ましくは、下部活性パターン190は第1ダミー導電パターンDWL1の直ちに下の層間絶縁膜114の下部面と同一であるか、或いはそれより高い下部面を有することができる。さらに望ましくは、下部活性パターン190は第1ダミー導電パターンDWL1の下部面と同一であるか、或いはそれより高い下部面を有することができる。望ましくは、下部活性柱136は第2ダミー導電パターンDWL2の直ちに上の層間絶縁膜151の上部面と同一であるか、或いはそれより低い上部面を有することができる。さらに望ましくは、下部活性柱136は第2ダミー導電パターンDWL2の上部面と同一であるか、或いはそれより低い上部面を有することができる。望ましくは、上部活性柱164は第1ダミー導電パターンDWL1の直ちに下の下部層間誘電膜114の下部面と同一であるか、或いはそれより高い下部面を有することができる。さらに望ましくは、上部活性柱164は第1ダミー導電パターンDWL1の下部面と同一であるか、或いはそれより高い下部面を有することができる。ダミー導電パターンDWL1、DWL2及び又はがに直ちに隣接する層間絶縁膜114、151が下部活性柱136、上部活性柱164、及び下部活性パターン190を覆う。そのため、前述したチャンネルが不均一な領域は記憶セルとして使用される導電パターンから離隔され得るので、記憶セルでの動作に影響を減少させ得る。一方、選択ラインに対応される導電パターンLSL、USLを除外した導電パターンWL0~WL3とダミー導電パターンDWL1、DWL2の厚さは同一であり得る。これによって、セル領域の縁で、導電パターンLSL、WL0~WL3、USL、DWL1、DWL2をパターニングして階段形のコンタクト領域を形成する工程がより容易になり得る。図29は図28を参照して説明された第2ダミー導電パターンDWL2に隣接する部分Bの一例の拡大図である。図29を参照すれば、第2ダミー導電パターンDWL2は階段形プロフィールに沿って提供され、上部活性柱164を向かって突出する部分Cを包含できる。突出する部分Cは下部活性柱136の上部の外側面と対向する第1面より上部活性柱164の下部の外側面に突出され、ダミー導電パターンの厚さより薄くなり得る。電荷格納膜171は活性柱136、164と層間絶縁膜115、151の表面に沿ってコンフォーマルに形成できる。図30は図28を参照して説明された第2ダミー導電パターンDWL2に隣接する部分Bの他の例の拡大図である。図30を参照すれば、第2ダミー導電パターンDWL2は図29を参照して説明された突出された部分を包含しない。電荷格納膜171は、下部活性柱136と層間絶縁膜115、151との表面でより、上部活性柱164の表面でさらに厚くように形成できる。図31は本実施形態による3次元不揮発性記憶装置の回路図である。図3を参照して説明された第1実施形態による回路図と比較すれば、下部ワードラインWL0、WL1及び上部ワードラインWL2、WL3との間に2つのダミーワードラインDWL1、DWL2が提供される。2つのダミーワードラインDWL1、DWL2はダミーセルトランジスターDCTのゲート電極として各々使用され得る。図31の回路図で1つのセルストリングCSTRに連結されたラインに印加される電圧は、例えば表3の通りであり得る。本実施形態の3次元不揮発性記憶装置を形成する方法を説明する。図32乃至図34は図27のI-I’線に沿って切断した断面図である。図4乃至図14を参照して説明されたことと重複する技術的特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。図32を参照すれば、基板100の上に下部層130bが形成される。下部層130bは下部層間誘電膜と下部犠牲膜とが交互に積層されて形成される。下部層間誘電膜は上方に第1乃至第5下部層間誘電膜111~115を包含できる。下部犠牲膜は上方に第1乃至第5下部犠牲膜121~125を包含できる。下部層間誘電膜111~114は、例えばシリコン酸化膜に形成できる。下部犠牲膜121~125は下部層間誘電膜111~115に対して高いエッチング選択比を有する物質で形成できる。例えば、下部犠牲膜121~125はシリコン窒化膜で形成できる。第1下部層間誘電膜111は他の層間絶縁膜より薄いし、基板100と接するように最も下に形成できる。第5下部犠牲膜125は最も上に形成できる。第5下部犠牲膜125の厚さは第1乃至第4下部犠牲膜の厚さより薄くなり得る。下部層間誘電膜111~115と下部犠牲膜121~125とを順にエッチングして基板100を露出させる下部活性ホール132を形成する。下部活性ホール132の底と側面に下部活性柱136が形成される。下部活性柱136は半導体膜に形成され。半導体膜は下部活性ホール132を満たさない厚さに形成できる。下部埋め込み絶縁膜138が形成されて下部活性ホール132の内部空間を満たすことができる。下部埋め込み絶縁膜138はシリコン酸化膜であり得る。下部埋め込み絶縁膜138をリセスして、下部活性柱136の上部の内側面を露出させる。リセスされた下部埋め込み絶縁膜138の上部面は上から第2番目層間絶縁膜、例えば第4層間絶縁膜114の下部面より高いことが望ましい。さらに望ましくは、リセスされた下部埋め込み絶縁膜138の上部面は上から第2番目犠牲膜、例えば第4犠牲膜124の下部面より高い。リセスされた下部埋め込み絶縁膜138の上に下部活性パターン190が形成される。下部活性パターン190は下部活性柱136の上部の内側面と接触する。望ましくは、下部活性パターン190は第4下部犠牲膜124の直ちに下の層間絶縁膜114の下部面と同一であるか、或いはそれより高い下部面を有するように形成される。さらに望ましくは、下部活性パターン190は第4下部犠牲膜124の下部面と同一であるか、或いはそれより高い下部面を有するように形成される。図33を参照すれば、下部層130bの上に上部層160bが形成される。上部層160bは上部層間誘電膜と上部犠牲膜とが交互に積層されて形成される。上部層間誘電膜は上方に第1乃至第4上部層間誘電膜151~154を包含できる。上部犠牲膜は上方に第1乃至第4上部犠牲膜141~144を包含できる。上部層間誘電膜151~154は、例えばシリコン酸化膜に形成できる。上部犠牲膜141~144は上部層間誘電膜151~154に対して高いエッチング選択比を有する物質で形成できる。例えば、上部犠牲膜141~144はシリコン窒化膜で形成できる。最も下に形成される第1上部犠牲膜141は第2乃至第4上部犠牲膜142~144の厚さより薄くなり得る。例示的に、第4下部犠牲膜124と第1上部犠牲膜141との厚さの和が第2乃至第4下部犠牲膜121~124及び第2乃至第4上部犠牲膜142~144の厚さと同一であり得る。図34を参照すれば、上部層間誘電膜151~154及び上部犠牲膜141~144を順にエッチングして、下部活性パターン190を露出する上部活性ホール162が形成される。この時、下部活性パターン190がリセスされて、下部活性柱136の上部の内側面が露出できる。リセスされた下部活性パターン190の上部面は第4犠牲膜124の下部面より高い。上部活性ホール162の側面は傾くように形成できる。上部活性ホール162に上部活性柱164及び上部埋め込み絶縁膜166が形成される。下部活性柱136、下部活性パターン190、及び上部活性柱164は同一な導電形を有する。即ち、下部活性柱136、下部活性パターン190、及び上部活性柱164は電気的に連結される。下部活性パターン190がリセスされることによって、下部活性パターン190は下部活性柱136の上部の内側面に接し、上部活性柱164の下部面に接する。下部活性柱136上部の内側面は上部活性柱164下部の外側面と接する。したがって、下部活性柱136、下部活性パターン190、及び上部活性柱164が連続的に接触するので、下部活性柱136、下部活性パターン190、及び上部活性柱164が安定的に連結できる。以後、図12乃至図14及び図2を参照して説明された方法によって、図28の構造が形成できる。本実施形態で、上部活性ホール162が生成されるとき、下部活性パターン190が除去されないように、下部活性パターン190の厚さが調節される。例えば、下部活性パターン190がリセスされて除去されないように、下部活性パターン190の厚さが調節される。本実施形態で、少なくとも2つのダミー導電パターンDWL1、DWL2が提供される。したがって、少なくとも2つのダミー導電パターンDWL1、DWL2に対応する程度、下部活性パターン190の厚さが増加できる。下部活性パターン190の厚さが増加することにも関わらず、選択ラインに対応される導電パターンLSL、USLを除外した導電パターンWL0~WL3とダミー導電パターンDWL1、DWL2の厚さが同一であり、層間絶縁膜111~115、151~154の厚さが同様になり得る。下部活性パターン190の下部面は第1ダミー導電パターンDWL1の下部面と同一であるか、或いはそれより高い。下部活性柱136の上部面は第2ダミー導電パターンDWL2の上部面と同一であるか、或いはそれより低い。したがって、下部活性柱136、上部活性柱164、及び下部活性パターン190で安定的にチャンネルが形成できる。本発明の第8実施形態による図28を参照して説明する3次元不揮発性記憶装置は、図15及び図16を参照して説明されたように、他の方法で形成できる。図35を参照すれば、図32に図示された第1方向に隣接する複数の下部活性柱136との間の下部層130bをパターニングして基板100を露出させる予備下部ホール180を形成する。予備下部ホール180を、例えば犠牲パターン182で満たす。犠牲パターン182は下部犠牲膜121~125のような物質で成され得る。下部層130bの上に、図33を参照して説明された方法に上部層160bを形成する。図34を参照して説明された方法に、上部活性柱164と上部埋め込み絶縁膜166を形成する。図35を再び参照すれば、第1方向に隣接する複数の上部活性柱164との間の上部層160bをパターニングして予備下部ホール180と重ねられ、犠牲パターン182を露出させる予備上部ホール184を形成する。図28を再び参照すれば、予備上部ホール184によって露出された上部犠牲膜141~144と犠牲パターン182とを選択的に除去する。続いて、下部犠牲膜121~125が露出され選択的に除去される。そのため、層間絶縁膜111~115、151~154の上部面、下部面、及び活性柱136、164の外側面が露出される。情報格納膜171と図示しない導電膜とを形成して層間絶縁膜111~115、151~154との間の空き空間及び予備上部ホール184と予備下部ホール180とを満たす。第4上部層間誘電膜154の上の図示しない導電膜及び情報格納膜171を平坦化エッチング工程で除去する。そして予備上部下部ホール180、184内の図示しない導電膜と情報格納膜171及び上部層間誘電膜151~154の一部を除去する。以後、図28を参照して説明した工程と類似な工程が実行できる。<第9実施形態>図36は本発明の第9実施形態による3次元不揮発性記憶装置に関する模式図であって、図1のI-I’線に沿って切断した断面図である。図28を参照して説明されたことと重複する技術的特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。動作方法は第1実施形態と類似であり得る。図1及び図36を参照すれば、本実施形態による3次元不揮発性記憶装置は、下部埋め込み絶縁膜138と上部活性柱164との間に介在される下部活性パターン190を含む。下部活性柱136及び上部活性柱164の接触領域に隣接してダミー導電パターンDWLが提供される。ダミー導電パターンDWLの直上の層間絶縁膜は第1サブ層間絶縁膜115及び第1サブ層間絶縁膜の上の第2サブ層間絶縁膜151を含み、第1サブ層間絶縁膜115と第2サブ層間絶縁膜151との間の界面は不連続面であり得る。ダミー導電パターンDWLの上部面は第1サブ層間絶縁膜の上部面及び第2サブ層間絶縁膜の下部面と共面を有することができる。ダミー導電パターンDWLの直上の層間絶縁膜第1サブ層間絶縁膜及び第2サブ層間絶縁膜の組み合わせは下部活性柱136の上部及び上部活性柱164の下部を同時に覆うことができる。望ましくは、下部活性パターン190はダミー導電パターンDWLの直ちに下の層間絶縁膜114の下部面と同一であるか、或いはそれより高い下部面を有することができる。下部活性柱136はダミー導電パターンDWLの直上の層間絶縁膜第1サブ層間絶縁膜及び第2サブ層間絶縁膜の組み合わせの上部面と同一であるか、或いはそれより低い上部面を有することができる。さらに望ましくは、下部活性パターン190はダミー導電パターンDWLの下部面と同一であるか、或いはそれより高い下部面を有することができる。下部活性柱136はダミー導電パターンDWLの直上の層間絶縁膜第1サブ層間絶縁膜及び第2サブ層間絶縁膜の組合の下部面と同一であるか、或いはそれより低い上部面を有することができる。本実施形態の3次元不揮発性記憶装置を形成する方法が説明される。図37乃至図39は図1のI-I’線に沿って切断した断面図である。図32乃至図34を参照して説明されたことと重複される技術的特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。図37を参照すれば、基板100の上に下部層130cが形成される。下部層130cは下部層間誘電膜と下部犠牲膜とが交互に積層されて形成される。下部層間誘電膜は上方に第1乃至第5下部層間誘電膜111~115を包含できる。下部犠牲膜は上方に第1乃至第4下部犠牲膜121~124を包含できる。下部層間誘電膜111~115は、例えばシリコン酸化膜に形成できる。下部犠牲膜121~124は下部層間誘電膜111~115に対して高いエッチング選択比を有する物質で形成できる。例えば、下部犠牲膜121~124はシリコン窒化膜で形成できる。第1下部層間誘電膜111は他の層間絶縁膜より薄いし、基板100と接するように最も下に形成できる。第5下部層間誘電膜115は最も上に形成できる。第5下部層間誘電膜115の厚さは第1乃至第4下部層間誘電膜の厚さより薄くなり得る。下部層間誘電膜111~115と下部犠牲膜121~124とを順にエッチングして基板100を露出させる下部活性ホール132を形成する。下部活性ホール132の底と側面に下部活性柱136が形成される。下部活性柱136は半導体膜に形成され。半導体膜は下部活性ホール132を満たさない厚さに形成できる。下部埋め込み絶縁膜138が形成されて下部活性ホール132の内部空間を満たすことができる。下部埋め込み絶縁膜138はシリコン酸化膜であり得る。下部埋め込み絶縁膜138をリセスして、下部活性柱136の上部の内側面を露出させる。リセスされた下部埋め込み絶縁膜138の上部面は上から第2番目層間絶縁膜、例えば第4層間絶縁膜114の下部面より高いことが望ましい。さらに望ましくは、リセスされた下部埋め込み絶縁膜138の上部面は最も上の下部犠牲膜、例えば第4下部犠牲膜124の下部面より高い。リセスされた下部埋め込み絶縁膜138の上に下部活性パターン190が形成される。下部活性パターン190は下部活性柱136の上部の内側面と接触する。望ましくは、下部活性パターン190は第4下部犠牲膜124の直ちに下の下部層間誘電膜114の下部面と同一であるか、或いはそれより高い下部面を有するように形成される。さらに望ましくは、下部活性パターン190は第4下部犠牲膜124の下部面と同一であるか、或いはそれより高い下部面を有するように形成される。図38を参照すれば、下部層130fの上に上部層160fが形成される。上部層160fは上部層間誘電膜と上部犠牲膜とが交互に積層されて形成される。上部層間誘電膜は上方に第1乃至第4上部層間誘電膜151~154を包含できる。上部犠牲膜は上方に第1乃至第3上部犠牲膜141~143を包含できる。上部層間誘電膜151~154は、例えばシリコン酸化膜に形成できる。上部犠牲膜141~143は上部層間誘電膜151~154に対して高いエッチング選択比を有する物質で形成できる。例えば、上部犠牲膜141~143はシリコン窒化膜で形成できる。最も下に形成される第1上部層間誘電膜151の第2乃至第4上部層間誘電膜152~154の厚さより薄くなり得る。例示的に、第5下部層間誘電膜115と第1上部層間誘電膜151との厚さの和が第2乃至第4下部層間誘電膜112~114及び第2乃至第4上部層間誘電膜152~154の厚さと同一であり得る。図39を参照すれば、上部層間誘電膜151~154及び上部犠牲膜141~143を順にエッチングして、下部活性パターン190を露出する上部活性ホール162が形成される。この時、下部活性パターン190がリセスされて、下部活性柱136の上部の内側面が露出できる。リセスされた下部活性パターン190の上部面は第4下部犠牲膜124の下部面より高いことがあり得る。上部活性ホール162に上部活性柱164及び上部埋め込み絶縁膜166が形成される。上部活性柱164の底面は第1上部層間誘電膜151の上部面と同一であるか、或いはそれより低い高さを有する。以後、図12乃至図14及び図2を参照して説明された方法により、図36の構造が形成できる。本実施形態で、上部活性ホール162が生成されるとき、下部活性パターン190が除去されないように、下部活性パターン190の厚さが調節される。例えば、下部活性パターン190がリセスされて除去されないように、下部活性パターン190の厚さが調節される。本実施形態で、下部活性パターン190の厚さはダミー導電パターンDWL及びダミー導電パターンDWLと隣接する下部層間絶縁膜114、115及び上部層間絶縁膜151の組み合わせに基づいて調節される。下部活性パターン190をダミー導電パターンDWLと隣接する下部層間絶縁膜114、115及び上部層間絶縁膜151の組み合わせまで延長することによって、下部活性パターン190の厚さが増加しても、選択ラインに対応される導電パターンLSL、USLを除外した導電パターンWL0~WL3とダミー導電パターンDWL1、DWL2の厚さが同一であり、第1下部層間誘電膜111を除外した層間絶縁膜112~114、115と151の組合、152~154の厚さが同一であり得る。<第10実施形態>図40は第10実施形態による3次元不揮発性記憶装置の平面図である。図41は図40のI-I’線に沿って切断した断面図である。図28を参照して説明されたことと重複する技術的特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。図40及び図41を参照すれば、本実施形態による3次元不揮発性記憶装置は、下部埋め込み絶縁膜138と上部活性柱164との間に介在される下部活性パターン190を含む。下部活性パターン190は下部活性柱136の上部の内側面と接し、上部活性柱164の下部面と接する。下部活性パターン190は上部活性柱164と下部活性柱136との間に電気的の連結を助ける役割を果たす。下部活性柱136及び上部活性柱164の接触領域にダミー導電パターンDWL1~DWL3が提供される。ダミー導電パターンDWL1~DWL3は下から第1、第2及び第3ダミー導電パターンDWL1、DWL2、DWL3で定義される。望ましくは、下部活性パターン190は第1ダミー導電パターンDWL1の上部面と同一であるか、或いはそれより高い下部面を有する。下部活性柱136は第3ダミー導電パターンDWL3の下部面と同一であるか、或いはそれより低い上部面を有する。ダミー導電パターンが3個であることを除外すれば、動作方法は第8実施形態と類似であり得る。本実施形態の3次元不揮発性記憶装置を形成する方法が説明される。図42乃至図44は図40のI-I’線に沿って切断した断面図である。図4乃至図14を参照して説明されたことと重複される技術的特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。図42を参照すれば、基板100の上に下部層130dが形成される。下部層130dは下部層間誘電膜と下部犠牲膜とが交互に積層されて形成される。下部層間誘電膜は上方に第1乃至第5下部層間誘電膜111~115を包含できる。下部犠牲膜は上方に第1乃至第5下部犠牲膜121~125を包含できる。下部層間誘電膜111~115は、例えばシリコン酸化膜に形成できる。下部犠牲膜121~125は下部層間誘電膜111~115に対して高いエッチング選択比を有する物質で形成できる。例えば、下部犠牲膜121~125はシリコン窒化膜で形成できる。第1下部層間誘電膜111は他の層間絶縁膜より薄いし、基板100と接するように最も下に形成できる。第5下部犠牲膜125は最も上に形成できる。下部層間誘電膜111~115と下部犠牲膜121~125とを順にエッチングして基板100を露出させる下部活性ホール132を形成する。下部活性ホール132の底と側面に下部活性柱136が形成される。下部活性柱136は半導体膜に形成され。半導体膜は下部活性ホール132を満たさない厚さに形成できる。下部埋め込み絶縁膜138が形成されて下部活性ホール132の内部空間を満たすことができる。下部埋め込み絶縁膜138はシリコン酸化膜であり得る。下部埋め込み絶縁膜138をリセスして、下部活性柱136の上部の内側面を露出させる。リセスされた下部埋め込み絶縁膜138の上部面は上から第2番目下部犠牲膜、例えば第4下部犠牲膜124の上部面より高いことが望ましい。リセスされた下部埋め込み絶縁膜138の上に下部活性パターン190が形成される。下部活性パターン190は下部活性柱136の上部の内側面と接触する。望ましくは、リセスされた下部埋め込み絶縁膜138は上から第2番目下部犠牲膜、例えば第4下部犠牲膜124の上部面より高い上部面を有するように形成される。図43を参照すれば、下部層130dの上に上部層160dが形成される。上部層160dは上部層間誘電膜と上部犠牲膜とが交互に積層されて形成される。上部層間誘電膜は上方に第1乃至第5上部層間誘電膜151~155を包含できる。上部犠牲膜は上方に第1乃至第4上部犠牲膜141~144を包含できる。上部層間誘電膜151~155は、例えばシリコン酸化膜に形成できる。上部犠牲膜141~144は上部層間誘電膜151~155に対して高いエッチング選択比を有する物質で形成できる。例えば、上部犠牲膜141~144はシリコン窒化膜で形成できる。第1上部層間誘電膜151最も下に形成できる。図43を参照すれば、上部層間誘電膜151~155及び上部犠牲膜141~144を順にエッチングして、下部活性パターン190を露出する上部活性ホール162が形成される。この時、下部活性パターン190がリセスされて、下部活性柱136の内側面が露出できる。リセスされた下部活性パターン190の上部面は第5下部犠牲膜125の下部面より高い。上部活性ホール162に上部活性柱164及び上部埋め込み絶縁膜166が形成される。以後、図12乃至図14及び図2を参照して説明された方法により、図41の構造が形成できる。<第11実施形態>図45は本発明の第11実施形態による3次元不揮発性記憶装置の平面図である。図46は図45のI-I’線に沿って切断した断面図である。図2を参照して説明されたことと重複する技術的特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。図45及び図46を参照すれば、基板100の上に第1乃至第3下部層間誘電膜111~113と下部導電パターンLSL、WL0、WL1が交互に積層される。最下部の下部層間誘電膜は他の下部層間誘電膜より薄くなり得る。下部活性柱136が下部層間誘電膜111~113と下部導電パターンLSL、WL0、WL1を貫通して半導体基板100と接触する。最上部の下部層間誘電膜113の上に上部層間誘電膜151~154と上部導電パターンWL2、WL3、USLが交互に積層される。上部活性柱164が上部層間誘電膜151~154と上部導電パターンWL2、WL3、USLを貫通して下部活性柱136と接触する。上部活性柱164の下部の側面と下部活性柱136の上部の内側面とが接触する。前述した実施形態と異なりに、ダミー導電パターンが提供されない。望ましくは、上部活性柱164は最上部の下部導電パターンWL1の直ちに下の下部層間誘電膜113の上部面より高い下部面を有することができる。さらに望ましくは、上部活性柱164は最上部の下部導電パターンWL1の下部面より高い下部面を有することができる。下部活性柱136の上部面は最上部の下部導電パターンWL1を覆う情報格納膜171の上部面と共面を成すことができる。下部活性柱136の上部面は最下部の上部層間誘電膜151の下部面と共面を有することができる。一方、上部及び下部導電パターンLSL、WL0~WL3、USLの厚さは同一であり得る。これによって、セル領域縁で、導電パターンLSL、WL0~WL3、USLをパターニングして階段形のコンタクト領域を形成する工程がより容易になり得る。本実施形態による3次元不揮発性記憶装置の動作方法は図47に図示された回路図に対応される一般的な3次元不揮発性記憶装置の動作方法と類似であり得る。具体的に、図47を参照すれば、本実施形態による3次元不揮発性記憶装置は共通ソースラインCSL、複数個のビットラインBL0、BL1、BL2及び共通ソースラインCSLとビットラインBL0~BL2との間に配置される複数個のセルストリングCSTRを包含できる。ビットラインBL0~BL2は2次元的に配列され、その各々には複数個のセルストリングCSTRが並列に連結される。セルストリングCSTRの各々は共通ソースラインCSLに接続する下部選択トランジスターLST、ビットラインBL0~BL2に接続する上部選択トランジスターUST、及び選択トランジスターLST、USTとの間の複数個の記憶セルトランジスターMCTを包含できる。下部選択トランジスターLST、記憶セルトランジスターMCT、及び上部選択トランジスターUSTは直列に連結できる。下部選択ラインLSL、複数個のワードラインWL0~WL3及び複数個の上部選択ラインUSLは下部選択トランジスターLST、記憶セルトランジスターMCT及び上部選択トランジスターUSTのゲート電極として各々使用できる。図47の回路図で1つのセルストリングCSTRに連結されたラインに印加される電圧は、例えば表4の通りである。本実施形態の不揮発性記憶装置を形成する方法が説明される。図48は図45のI-I≡線に沿って切断した断面図である。図4乃至図14を参照して説明されたことと重複される技術的特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。動作方法は第1実施形態と類似であり得る。図48を参照すれば、基板100の上に下部層130eが形成される。下部層130eは下部層間誘電膜と下部犠牲膜とが交互に積層されて形成される。下部層間誘電膜は上方に第1乃至第3下部層間誘電膜111~113を包含できる。下部犠牲膜は上方に第1乃至第3下部犠牲膜121~123を包含できる。下部層間誘電膜111~113は、例えばシリコン酸化膜に形成できる。下部犠牲膜121~123は下部層間誘電膜111~113に対して高いエッチング選択比を有する物質で形成できる。例えば、下部犠牲膜121~123はシリコン窒化膜で形成できる。第1下部層間誘電膜111は他の層間絶縁膜より薄いし、基板100と接するように最も下に形成できる。第3下部犠牲膜123は最も上に形成できる。下部層間誘電膜111~113と下部犠牲膜121~123とを順にエッチングして基板100を露出させる下部活性ホール132を形成する。下部活性ホール132の底と側面に下部活性柱136が形成される。下部活性柱136は半導体膜に形成され。半導体膜は下部活性ホール132を満たさない厚さに形成できる。下部埋め込み絶縁膜138が形成されて下部活性ホール132の内部空間を満たすことができる。下部埋め込み絶縁膜138はシリコン酸化膜であり得る。下部層130eの上に上部層160eが形成される。上部層160eは上部層間誘電膜と上部犠牲膜とが交互に積層されて形成される。上部層間誘電膜は上方に第1乃至第4上部層間誘電膜151~154を包含できる。上部犠牲膜は上方に第1乃至第3上部犠牲膜141~143を包含できる。上部層間誘電膜151~154は、例えばシリコン酸化膜に形成できる。上部犠牲膜141~143は上部層間誘電膜151~154に対して高いエッチング選択比を有する物質で形成できる。例えば、上部犠牲膜141~143はシリコン窒化膜で形成できる。上部層間誘電膜151~154及び上部犠牲膜141~143を順にエッチングして、下部埋め込み絶縁膜138を露出する上部活性ホール162が形成される。この時、下部埋め込み絶縁膜138がリセスされて、下部活性柱136の内側面が露出できる。リセスされた下部埋め込み絶縁膜138の上部面は第3犠牲膜123の下部面より高い。上部活性ホール162に上部活性柱164及び上部埋め込み絶縁膜166が形成される。第1方向に互に隣接する活性柱136、164との間で、上部層160eと下部層130eを順にエッチングして基板100を露出させる第1電極分離ホール168を形成する。以後、図12乃至図14及び図2を参照して説明された方法に、図46の構造が形成できる。<第12実施形態>図49は本発明の第12実施形態による不揮発性記憶装置に関する模式図であって、図45のI-I’線に沿って切断した断面図である。図46を参照して説明されたことと重複する技術的特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。動作方法は第1実施形態と類似であり得る。動作方法は第11実施形態と類似であり得る。図49を参照すれば、本実施形態による3次元不揮発性記憶装置の上部活性柱164は最上部の下部層間誘電膜114の上部面より低く、最上部の下部層間誘電膜114の下部面より高い下部面を有することができる。下部活性柱136の上部面は最上部の下部層間誘電膜114の上部面と共面を成すことができる。本実施形態の不揮発性記憶装置を形成する方法が説明する。図50は図45のI-I’線に沿って切断した断面図である。図4乃至図14を参照して説明されたことと重複される技術的特徴に対する詳細な説明は省略し差異点に対して詳細に説明する。動作方法は第1実施形態と類似であり得る。図45及び図50を参照すれば、基板100の上に下部層130fが形成される。下部層130fは下部層間誘電膜と下部犠牲膜とが交互に積層されて形成される。下部層間誘電膜は上方に第1乃至第4下部層間誘電膜111~114を包含できる。下部犠牲膜は上方に第1乃至第3下部犠牲膜121~123を包含できる。下部層間誘電膜111~114は、例えばシリコン酸化膜に形成できる。下部犠牲膜121~123は下部層間誘電膜111~114に対して高いエッチング選択比を有する物質で形成できる。例えば、下部犠牲膜121~123はシリコン窒化膜で形成できる。第1下部層間誘電膜111は他の層間絶縁膜より薄いし、基板100と接するように最も下に形成できる。第4下部層間誘電膜114は最も上に形成できる。下部層間誘電膜111~114と下部犠牲膜121~123とを順にエッチングして基板100を露出させる下部活性ホール132を形成する。下部活性ホール132の底と側面に下部活性柱136が形成される。下部活性柱136は半導体膜に形成され、半導体膜は下部活性ホール132を満たさない厚さに形成できる。下部埋め込み絶縁膜138が形成されて下部活性ホール132の内部空間を満たすことができる。下部埋め込み絶縁膜138はシリコン酸化膜であり得る。下部層130bの上に上部層160fが形成される。上部層160fは上部層間誘電膜と上部犠牲膜とが交互に積層されて形成される。上部層間誘電膜は上方に第1乃至第3上部層間誘電膜151~153を包含できる。上部犠牲膜は上方に第1乃至第3上部犠牲膜141~143を包含できる。第1上部犠牲膜141は最上部の下部層間誘電膜、例えば第4下部層間誘電膜114と接触できる。上部層間誘電膜151~153は、例えばシリコン酸化膜に形成できる。上部犠牲膜141~143は上部層間誘電膜151~153に対して高いエッチング選択比を有する物質で形成できる。例えば、上部犠牲膜141~143はシリコン窒化膜で形成できる。上部層間誘電膜151~153及び上部犠牲膜141~143を順にエッチングして、下部埋め込み絶縁膜138を露出する上部活性ホール162が形成される。この時、下部埋め込み絶縁膜138がリセスされて、下部活性柱136の内側面が露出できる。リセスされた下部埋め込み絶縁膜138の上部面は第3犠牲膜123の上部面より高い。上部活性ホール162に上部活性柱164及び上部埋め込み絶縁膜166が形成される。第1方向に互に隣接する活性柱136、164との間で、上部層160fと下部層130fを順にエッチングして基板100を露出させる第1電極分離ホール168を形成する。以後、図12乃至図14及び図2を参照して説明された方法により、図49の構造が形成できる。<第13実施形態>図51は本発明の第13実施形態による不揮発性記憶装置に関する模式図であって、図45のI-I’線に沿って切断した断面図である。図46を参照して説明されたことと重複する技術的特徴に対する詳細な説明は省略し差異点に対して詳細に説明する。動作方法は第1実施形態と類似であり得る。動作方法は第11実施形態と類似であり得る。図51を参照すれば、本実施形態による3次元不揮発性記憶装置の下部活性柱136の上部面は最上部の下部導電パターンWL1と最下部の上部導電パターンWL3との間の高さで提供される。上部活性柱164の下部面は最上部の下部導電パターンWL1と最下部の上部導電パターンWL3との間の高さで提供される。下部活性柱136の上部面は最上部の下部層間誘電膜114及び最下部の上部層間誘電膜151と共面を有することができる。本実施形態の不揮発性記憶装置を形成する方法が説明される。図52は図45のI-I’線に対応する断面図である。図4乃至図14を参照して説明されたことと重複される技術的特徴に対する詳細な説明は省略し差異点に対して詳細に説明する。動作方法は第1実施形態と類似であり得る。図52を参照すれば、基板100の上に下部層130gが形成される。下部層130gは下部層間誘電膜と下部犠牲膜とが交互に積層されて形成される。下部層間誘電膜は上方に第1乃至第4下部層間誘電膜111~114を包含できる。下部犠牲膜は上方に第1乃至第3下部犠牲膜121~123を包含できる。下部層間誘電膜111~114は、例えばシリコン酸化膜に形成できる。下部犠牲膜121~123は下部層間誘電膜111~114に対して高いエッチング選択比を有する物質で形成できる。例えば、下部犠牲膜121~123はシリコン窒化膜で形成できる。第1下部層間誘電膜111は他の層間絶縁膜より薄いし、基板100と接するように最も下に形成できる。第4下部層間誘電膜114は最も上に形成できる。下部層間誘電膜111~114と下部犠牲膜121~123とを順にエッチングして基板100を露出させる下部活性ホール132を形成する。下部活性ホール132の底と側面に下部活性柱136が形成される。下部活性柱136は半導体膜に形成され、半導体膜は下部活性ホール132を満たさない厚さに形成できる。下部埋め込み絶縁膜138が形成されて下部活性ホール132の内部空間を満たすことができる。下部埋め込み絶縁膜138はシリコン酸化膜であり得る。下部層130gの上に上部層160gが形成される。上部層160gは上部層間誘電膜と上部犠牲膜とが交互に積層されて形成される。上部層間誘電膜は上方に第1乃至第4上部層間誘電膜151~154を包含できる。上部犠牲膜は上方に第1乃至第3上部犠牲膜141~143を包含できる。第1上部犠牲膜141は最上部の下部層間誘電膜、例えば第4下部層間誘電膜114と接触できる。上部層間誘電膜151~154は、例えばシリコン酸化膜に形成できる。上部犠牲膜141~143は上部層間誘電膜151~154に対して高いエッチング選択比を有する物質で形成できる。例えば、上部犠牲膜141~143はシリコン窒化膜で形成できる。第4下部層間誘電膜114と第1上部層間誘電膜151との厚さの和は他の層間絶縁膜の厚さと同一であり得る。上部層間誘電膜151~154及び上部犠牲膜141~143を順にエッチングして、下部埋め込み絶縁膜138を露出する上部活性ホール162が形成される。この時、下部埋め込み絶縁膜138がリセスされて、下部活性柱136の内側面が露出できる。リセスされた下部埋め込み絶縁膜138の上部面は第3犠牲膜123の上部面より高い。上部活性ホール162に上部活性柱164及び上部埋め込み絶縁膜166が形成される。第1方向に互に隣接する活性柱136、164との間で、上部層160gと下部層130gを順にエッチングして基板100を露出させる第1電極分離ホール168を形成する。以後、図12乃至図14及び図2を参照して説明された方法に、図51の構造が形成できる。<第14実施形態>図53は本発明の第14実施形態による不揮発性記憶装置の平面図である。図54は図53のI-I’線に沿って切断した断面図である。図53及び図54を参照すれば、基板100が準備される。基板100は半導体インゴットを切片で切って形成されたウェハー又は半導体基板であり得り、又は半導体基板の上に形成されたエピタキシァル半導体膜であり得る。図示せずが、基板100にはウェルが形成できる。共通ソースラインCSLが基板に提供される。共通ソースラインCSLは基板100内に、例えばN形不純物でドーピングされた領域であり得る。共通ソースラインCSLは導電パターンWL0~WL3及びダミー導電パターンDWLと重ねられて提供され得る。基板100の上に下部層間誘電膜111~114と下部導電パターンLSL、WL0、WL1とが交互に積層される。最上部の下部層間誘電膜114の上にダミー導電パターンDWLの第1サブダミー導電パターンDWLaが提供される。下部活性柱136がダミー導電パターンDWLの第1サブダミー導電パターンDWLa、下部層間誘電膜111~114、及び下部導電パターンLSL、WL0、WL1を貫通して半導体基板100と接触する。最上部の下部層間誘電膜114の上にダミー導電パターンDWLの第2サブダミー導電パターンDWLb及び上部導電パターンWL2、WL3、USLが上部層間誘電膜151~154と交互に積層される。上部活性柱164がダミー導電パターンDWLの第2サブダミー導電パターンDWLb、上部層間絶縁膜151~154、及び上部導電パターンWL2、WL3、USLを貫通して下部活性柱136と接触する。活性柱136、164の外側面に情報格納膜が提供される。情報格納膜は第1情報格納膜171と第2情報格納膜172とを包含できる。第1情報格納膜171は下部活性柱136と下部導電パターンLSL、WL0、WL1との間、そして下部活性柱136とダミー導電パターンDWLの第1サブダミー導電パターンDWLaとの間に提供される。第2情報格納膜172は上部活性柱164と上部導電パターンUSL、WL2、WL3との間、そして上部活性柱164とダミー導電パターンDWLの第2サブダミー導電パターンDWLbとの間に提供される。情報格納膜171、172はトンネル絶縁膜、電荷格納膜及びブロッキング絶縁膜を包含できる。トンネル絶縁膜は活性柱に隣接して提供され、ブロッキング絶縁膜は導電パターンに隣接して提供される。電荷格納膜はトンネル絶縁膜及びブロッキング絶縁膜との間に提供される。トンネル絶縁膜はシリコン酸化膜を包含できる。ブロッキング絶縁膜は高誘電膜例えば、アルミニウム酸化膜又はハフニウム酸化膜を包含できる。ブロッキング絶縁膜は複数の薄膜で構成される多層膜であり得る。例えば、ブロッキング絶縁膜はアルミニウム酸化膜及びシリコン酸化膜を包含でき、アルミニウム酸化膜及びシリコン酸化膜の積層順序≡多様であり得る。電荷格納膜は電荷トラップ膜又は導電性ナノ粒子を含む絶縁膜であり得る。電荷トラップ膜は、例えばシリコン窒化膜を包含できる。最下部の下部導電パターンLSLはNANDフラッシュメモリー装置の下部選択ラインであり得る。最上部の上部導電パターンUSLは複数個で提供され、第2方向へ延長されるNANDフラッシュメモリー装置の上部選択ラインであり得る。上部選択ラインは第1乃至第3上部選択ラインUSLを包含できる。選択ラインとの間の導電パターンWL0~WL3はNANDフラッシュメモリー装置の第1乃至第4ワードラインであり得る。下部選択ラインLSL、ダミーワードラインDWL、そして上部ワードラインWL2、WL3は基板100と平行になるように延長されるプレートplate構造を有することができる。本実施形態で、活性柱136、164の側面は傾くように形成できる。活性柱136、164はカップ形状を有することができる。下部活性柱136の上部の幅は上部活性柱164の下部の幅より大きい。下部活性柱136の内部は下部埋め込み絶縁膜138及び下部活性パターン190で満たされ、上部活性柱164の内部は上部埋め込み絶縁膜166で満たされる。下部活性パターン190は下部活性柱136の上部の内側面と接触する。下部埋め込み絶縁膜138の上部面は下部活性柱136の上部面より低くなり得る。下部活性パターン190は下部活性柱136の上部面より低い上部面を有することができる。下部埋め込み絶縁膜138の上部面と上部活性柱164の下部面は共面coplanarを成す。下部活性柱136の上部の内側面と上部活性柱164の下部の外側面は接触できる。下部活性柱136と上部活性柱164とが電気的に連結される。上部埋め込み絶縁膜166の上部面は上部活性柱164の上部面より低くなり得る。上部活性パターン177が上部埋め込み絶縁膜166の上に提供されて上部活性柱164の上部の内側面と接触できる。上部活性パターン177は半導体膜を包含できる。下部活性柱136及び上部活性柱164の接触領域で下部活性柱136及び上部活性柱164の外側面は階段形プロフィールを有することができる。下部活性柱136及び上部活性柱164の接触領域を覆うようにダミー導電パターンDWLが提供される。ダミー導電パターンDWLはダミーワードラインであり得る。第1情報格納膜171はダミー導電パターンDWLの第1サブダミー導電パターンDWLaと下部活性柱136との間へ延長され得る。第2情報格納膜172はダミー導電パターンDWLの第2サブダミー導電パターンDWLbと上部活性柱164との間へ延長され得る。望ましくは、下部活性柱136はダミー導電パターンDWLの上部面と同一であるか、或いは低い上部面を有することができる。望ましくは、下部活性パターン190はダミー導電パターンDWLの直ちに下の下部層間誘電膜114の下部面と同一であるか、或いはそれより高い下部面を有することができる。さらに望ましくは、上部活性パターン190はダミー導電パターンDWLの下部面と同一であるか、或いはそれより高い下部面を有することができる。ダミー導電パターンDWLは下部活性柱136及び上部活性柱164を同時に覆うことができる。ダミー導電パターンDWLは下部活性柱136の上部の外側面と対向する第1面より上部活性柱164の下部の外側面に突出され、ダミー導電パターンの厚さより薄い突出された部分を包含できる。ダミー導電パターンDWLが下部活性柱136、及び上部活性柱164を覆う。そのため、下部活性柱136、上部活性柱164、及び下部活性パターン190は均一なチャンネル特性を有することができる。上部活性柱164の上にドレーン領域179が提供され得る。ドレーン領域は不純物が注入されたシリコン膜であり得る。ドレーン領域179を囲む絶縁膜156の上に、上部選択ラインUSLを横切り、第2方向に交差する第1方向へ延長する複数個のビットラインBL0~BL3が提供される。ビットラインBL0~BL3はドレーン領域179と連結される。活性柱136、164は不純物がドーピングされない真性半導体膜を包含できる。導電パターンLSL、WL0~WL3、USLの中で1つに電圧が印加されれば、これに隣接する活性柱136、164の所定の領域に周辺電気場fringefieldによる反転領域が形成される。このような反転領域は、記憶セルトランジスターのソースドレーン領域を構成できる。図55は本発明の実施形態による3次元不揮発性記憶装置の回路図である。各セルストリングCSTRと共通ソースラインCSLとの間にダイオードDが提供されることを除外すれば、本実施形態による回路図である図3を参照して説明された回路図と同一である。例示的に、共通ソースラインCSLはN導電形を有し、活性柱はP導電形を有することができる。下部活性柱136及び共通ソースラインCSLはP-N接合を形成して、ダイオードDとして動作する。図55の回路図で1つのセルストリングCSTRに連結されたラインに印加される電圧は、例えば下の表5の通りであり得る。消去のときに、下部選択ラインLSLに接地電圧Vssが印加された後にフローティングされ、基板100にプレ電圧Vpreが印加された後に消去電圧Versが印加されることを除外すれば、ラインに印加される電圧は表1に開示された電圧と同一であり得る。消去のときに、下部選択ラインLSLと基板100の電圧差異によってGIDLgateinduceddrainleakageが生じる。GIDLによって、基板100から下部活性柱13へ漏洩電流が流れる。漏洩電流によって、活性柱136、164の電圧が上昇して、消去が実行される。本実施形態の3次元不揮発性記憶装置を形成する方法が説明される。図56乃至図58は図53のI-I’線に沿って切断した断面図である。図56を参照すれば、基板100に共通ソースラインCSLが提供される。共通ソースラインCSLの上に下部層130hが形成される。下部層130hは、下部層間誘電膜111~114が下部導電パターンLSL、WL0、WL1及びダミー導電パターンDWLと交互に積層されて形成される。例示的に、下部層間誘電膜111~114はシリコン酸化膜に形成できる。下部導電パターンLSL、WL0、WL1及びダミー導電パターンDWLの第1サブダミー導電パターンDWLaはポリシリコンのような導電物質で形成できる。下部層間誘電膜は下から第1乃至第4下部層間誘電膜111~114を包含できる。第1下部層間誘電膜111が最も下に形成される。ダミー導電パターンDWLの第1サブダミー導電パターンDWLaは最も上に形成され、導電パターンLSL、WL0、WL1の厚さより厚いことがあり得る。下部層間誘電膜111~114、下部導電パターンLSL、WL0、WL1、及びダミー導電パターンDWLの第1サブダミー導電パターンDWLaを順にエッチングして、共通ソースラインCSLを露出させる下部活性ホール132が形成される。エッチング工程は乾式エッチングで進行され得り、乾式エッチングによる部産物によって下部活性ホール132の側面は傾くように形成できる。下部活性ホール132に第1情報格納膜171、及び下部活性柱136が形成される。例示的に、下部活性ホール132の側面及び共通ソースラインCSLの露出された表面の上にトンネル絶縁膜、電荷格納膜及びブロッキング絶縁膜が順次的に積層されて、第1情報格納膜171が形成される。第1情報格納膜171の底部をエッチングして、共通ソースラインCSLが露出される。第1情報格納膜171の側面及び共通ソースラインCSLの露出された表面の上に半導体膜をコンフォーマルに形成して、下部活性柱136を形成する。半導体膜は下部活性ホール132を満たさない厚さに形成できる。例えば、半導体膜は不純物がドーピングされないポリシリコン膜又は形でドーピングされたシリコン膜であり得る。下部埋め込み絶縁膜138が形成されて下部活性ホール132の内部空間を満たすことができる。下部埋め込み絶縁膜138はシリコン酸化膜であり得る。下部埋め込み絶縁膜138の上部がリセスされる。リセスされた下部埋め込み絶縁膜138の上部面はダミー導電パターンDWLの第1サブダミー導電パターンDWLaの下部面のように高いか、或いはそれよりさらに高いことがあり得る。リセスされた部分に下部活性パターン190が形成される。下部活性パターン190は下部活性柱136上部の内側面と接触できる。下部活性パターン190は下部活性柱136と同一な導電形でドーピングされ得る。下部活性パターン190はダミー導電パターンDWLの第1サブダミー導電パターンDWLaの下部面と同一であるか、或いはそれより高い下部面を有するように形成される。図57を参照すれば、下部層130hの上に上部層160hが形成される。上部層160hは、上部層間誘電膜151~154がダミー導電パターンDWLの第2サブダミー導電パターンDWLb及び上部導電パターンWL2、WL3、USLと交互に積層されて形成される。ダミー導電パターンDWLの第1サブダミー導電パターンDWLa及び第2サブダミー導電パターンDWLbはダミー導電パターンDWLを構成する。上部層間誘電膜151~154は下から第1乃至第4上部層間誘電膜151~154を含む。例示的に、上部層間誘電膜151~154はシリコン酸化膜に形成できる。ダミー導電パターンDWLの第2サブダミー導電パターンDWLb及び上部導電パターンWL2、WL3、USLはポリシリコンのような導電物質で形成できる。図58を参照すれば、ダミー導電パターンDWLの第2サブダミー導電パターンDWLb、上部導電パターンWL2、WL3、USL、及び上部層間誘電膜151~154をエッチングして、下部活性パターン190を露出する上部活性ホール162が形成される。例示的に、上部活性ホール162は下部活性柱136の上部面より低い下部面を有するように形成される。上部活性ホール162が形成されるとき、下部活性パターン190がリセスされて、下部活性柱136の上部の内側面が露出できる。エッチング工程は乾式エッチングで進行され得ることがあり、乾式エッチングによる部産物によって上部活性ホール162の側面は傾くように形成できる。上部活性ホール162に第2情報格納膜172及び上部活性柱164が形成される。例示的に、上部活性ホール162の側面及び下部活性パターン190の露出された表面の上にトンネル絶縁膜、電荷格納膜及びブロッキング絶縁膜が順次的に積層されて、第2情報格納膜172が形成される。第2情報格納膜172の底部がエッチングされて下部活性パターン190が露出される。第2情報格納膜172の側面及び下部活性パターン190の露出された表面の上に半導体膜がコンフォーマルに積層されて、上部活性柱164を形成する。例えば、半導体膜は不純物がドーピングされないポリシリコン膜又は形にドーピングされたシリコン膜である。上部活性柱164の内部に絶縁膜が埋め込みされて、上部埋め込み絶縁膜166を形成する。上部活性柱164の下部面はダミー導電パターンDWLの第2サブダミー導電パターンDWLbの上部面と同一であるか、或いはそれより低い高さを有する。下部活性柱136、下部活性パターン190、及び上部活性柱164は同一な導電形を有する。即ち、下部活性柱136、下部活性パターン190、及び上部活性柱164は電気的に連結される。下部活性パターン190がリセスされることによって、下部活性パターン190は下部活性柱136の内側面に接触する。下部活性柱136の上部の内側面は上部活性柱164の下部の外側面と接する。以後、図54を再び参照して、最上層の導電パターンUSLがパターニングされて上部選択ラインUSLが形成される。上部活性柱に接触するドレーン領域179が形成される。ドレーン領域179は形不純物でドーピングされ得る。絶縁膜156が上部選択ラインUSLを覆うように形成される。ビットラインBL0~BL3がドレーン領域179に連結されるように形成される。本実施形態で、上部活性ホール162が生成されるとき、下部活性パターン190が除去されないように、下部活性パターン190の厚さが調節される。例えば、下部活性パターン190がリセスされて除去されないように、下部活性パターン190の厚さが調節される。本実施形態で、ダミー導電パターンDWLの第1サブダミー導電パターンDWLaの厚さは下部活性パターン190の厚さに基づいて調節される。下部活性パターン190の厚さが増加することによって、ダミー導電パターンDWLの第1サブダミー導電パターンDWLaの厚さが増加できる。<第15実施形態>図59は本発明の第15実施形態による3次元不揮発性記憶装置の平面図である。図60は図59のI-I’線に沿って切断した断面図である。図54を参照して説明されたことと重複する技術的特徴に対する詳細な説明は省略し差異点に対して詳細に説明する。動作方法は第1実施形態と類似であり得る。図59及び図60を参照すれば、本実施形態による3次元不揮発性記憶装置は、下部埋め込み絶縁膜138と上部活性柱164との間に介在される下部活性パターン190を含む。下部活性パターン190は下部活性柱136の上部の内側面と接し、上部活性柱164の下部面と接する。下部活性パターン190は上部活性柱164と下部活性柱136との間に電気的の連結を助ける役割を果たす。下部活性パターン190は下部活性柱136及び上部活性柱164と同一な導電形でドーピングされ得る。下部活性柱136及び上部活性柱164の接触領域に隣接して少なくとも2つの導電パターンDWL1、DWL2が提供される。以下で、ダミー導電パターンDWL1、DWL2は下から順次的に第1ダミー導電パターンDWL1と第2ダミー導電パターンDWL2として各々定義される。第1ダミー導電パターンDWL1は下部活性柱136を覆う。第2ダミー導電パターンDWL2は下部活性柱136及び上部活性柱164の接触領域の階段形プロフィールを覆う。下部活性柱136、上部活性柱164、及び下部活性パターン190に形成されるチャンネルの他の特性にしたがうチャンネルは不均一の問題が減少できる。第2ダミー導電パターンDWL2は第1サブダミー導電パターンDWL2a及び第2サブダミー導電パターンDWL2bを包含できる。第1サブダミー導電パターンDWL2aと第2サブダミー導電パターンDWL2bとの間の界面は不連続面であり得る。下部活性柱136の上部面は第1サブダミー導電パターンDWL2aの上部面及び第2サブダミー導電パターンDWL2bの下部面と共面を有することができる。第2ダミー導電パターンDWL2の第1サブダミー導電パターンDWL2aは下部活性柱136を覆う。第2ダミー導電パターンDWL2の第2サブダミー導電パターンDWL2bは上部活性柱164を覆う。望ましくは、下部活性パターン190は第1ダミー導電パターンDWL1の直ちに下の層間絶縁膜114の下部面と同一であるか、或いはそれより高い下部面を有することができる。さらに望ましくは、下部活性パターン190は第1ダミー導電パターンDWL1の下部面と同一であるか、或いはそれより高い下部面を有することができる。望ましくは、下部活性柱136は第2ダミー導電パターンDWL2の直ちに上の層間絶縁膜151の上部面と同一であるか、或いはそれより低い上部面を有することができる。さらに望ましくは、下部活性柱136は第2ダミー導電パターンDWL2の上部面と同一であるか、或いはそれより低い上部面を有することができる。望ましくは、上部活性柱164は第1ダミー導電パターンDWL1の直ちに下の下部層間誘電膜114の下部面と同一であるか、或いはそれより高い下部面を有することができる。さらに望ましくは、上部活性柱164は第1ダミー導電パターンDWL1の下部面と同一であるか、或いはそれより高い下部面を有することができる。一方、選択ラインに対応されることLSL、USLを除外した導電パターンWL0~WL3とダミー導電パターンDWL1、DWL2の厚さは同一であり得る。これによって、セル領域縁で、導電パターンLSL、WL0~WL3、USL、DWL1、DWL2をパターニングして階段形のコンタクト領域を形成する工程がより容易になり得る。図61は本実施形態による3次元不揮発性記憶装置の回路図である。2つのダミー導電パターンDWL1、DWL2が提供されることを除外すれば、本実施形態による回路図である図55を参照して説明された第14実施形態による回路図と同一である。本実施形態による回路図の各セルストリングCSTRで、ダミー導電パターンDWL1、DWL2は表3を参照して説明されたように制御できる。本実施形態による回路図の各セルストリングCSTRで、下部導電パターンLSL、WL0、WL1、上部導電パターンUSL、WL2、WL3、共通ソースラインCSL、基板100、及びビットラインBL0~BL3は表5を参照して説明されたように制御できる。本実施形態の3次元不揮発性記憶装置を形成する方法が説明される。図62乃至図64は図59のI-I’線に沿って切断した断面図である。図56乃至図58を参照して説明されたことと重複される技術的特徴に対する詳細な説明は省略し差異点に対して詳細に説明する。動作方法は第1実施形態と類似であり得る。図62を参照すれば、基板100の共通ソースラインCSLの上に下部層130iが形成される。下部層130iは下部層間誘電膜111~115が、下部導電パターンLSL、WL0、WL1、第1ダミー導電パターンDWL1及び第2ダミー導電パターンDWL2の第1サブダミー導電パターンDWL2aと交互に積層されて形成される。本実施形態で、下部層間誘電膜は下から第1乃至第5下部層間誘電膜111~115を包含できる。第1下部層間誘電膜111は最も下に形成される。第2ダミー導電パターンDWL2の第1サブダミー導電パターンDWL2aは最も上に形成され、その厚さは他の導電パターンLSL、WL0、WL1、DWL1の厚さより薄くなり得る。下部層間誘電膜111~115、下部導電パターンLSL、WL0、WL1、第1ダミー導電パターンDWL1、及び第2ダミー導電パターンDWL2の第1サブダミー導電パターンDWL2aを順にエッチングして、共通ソースラインCSLを露出させる下部活性ホール132を形成する。下部活性ホール132に第1情報格納膜171、下部活性柱136、及び下部活性パターン190が形成される。下部活性パターン190は下部活性柱136の上部の内側面と接触する。下部活性パターン190は第1ダミー導電パターンDWL1の下部面と同一であるか、或いはそれより高い下部面を有するように形成される。図63を参照すれば、下部層130iの上に上部層160iが形成される。上部層160iは上部層間誘電膜151~154が、第2ダミー導電パターンDWL2の第2サブダミー導電パターンDWL2b及び上部導電パターンWL2、WL3、USLと交互に積層されて形成される。第2ダミー導電パターンDWL2の第2サブダミー導電パターンDWL2bが最も下に形成される。第2ダミー導電パターンDWL2の第2サブダミー導電パターンDWL2bは上部導電パターンWL2、WL3、USLの厚さより薄くなり得る。第2ダミー導電パターンDWL2の第1サブダミー導電パターンDWL2a及び第2サブダミー導電パターンDWL2bは第2ダミー導電パターンDWL2を構成する。例示的に、第2ダミー導電パターンDWL2の厚さは第1ダミー導電パターンDWL1の厚さと同一であり得る。第2ダミー導電パターンDWL2の厚さは、選択ラインLSL、USLに対応されることを除外した導電パターンWL0、WL1、WL2、WL3の厚さと同一であり得る。上部層間誘電膜151~154は下から第1乃至第4上部ゲート層間絶縁膜151~154を包含できる。図64を参照すれば、第2ダミー導電パターンDWL2の第2サブダミー導電パターンDWL2b、上部導電パターンWL2、WL3、USL、及び上部層間誘電膜151~154をエッチングして、下部活性パターン190を露出する上部活性ホール162が形成される。下部活性パターン190がリセスされて、下部活性柱136の上部の内側面が露出される。上部活性ホール162の側面は傾くように形成できる。上部活性ホール162に第2情報格納膜172、上部活性柱164、及び上部埋め込み絶縁膜166が形成される。上部活性柱164の底面は第2ダミー導電パターンDWL2の上部面と同一であるか、或いはそれより低い高さを有する。以後、図60を再び参照して、最上層の導電パターンUSLがパターニングされて上部選択ラインUSLが形成される。上部活性柱に接触するドレーン領域179が形成される。ドレーン領域179は形不純物でドーピングされ得る。絶縁膜156が上部選択ラインUSLを覆うように形成される。ビットラインBL0~BL3がドレーン領域179に連結されるように形成される。本実施形態で、上部活性ホール162が生成されるとき、下部活性パターン190が除去されないように、下部活性パターン190の厚さが調節される。例えば、下部活性パターン190がリセスされて除去されないように、下部活性パターン190の厚さが調節される。本実施形態で、少なくとも2つのダミー導電パターンDWL1、DWL2が提供される。したがって、少なくとも2つのダミー導電パターンDWL1、DWL2に対応する程度、下部活性パターン190の厚さが増加できる。また、下部活性パターン190の厚さが増加しても、ダミー導電パターンDWL1、DWL2は選択ラインに対応されることを除外した導電パターンWL0~WL3の厚さが同一であり、第2乃至第5下部層間誘電膜及び第1乃至第4上部層間誘電膜112~115、151~154の厚さが同一であり得る。<第16実施形態>図65は本発明の第16実施形態による3次元不揮発性記憶装置に関することであって、図53のI-I’線に沿って切断した断面図である。図60を参照して説明されたことと重複される技術的特徴に対する詳細な説明は省略し差異点に対して詳細に説明する。動作方法は第1実施形態と類似であり得る。動作方法は第14実施形態と類似であり得る。図53及び図65を参照すれば、本実施形態による3次元不揮発性記憶装置は、下部埋め込み絶縁膜138と上部活性柱164間に介在される下部活性パターン190を含む。下部活性柱136及び上部活性柱164の接触領域に隣接してダミー導電パターンDWLが提供される。ダミー導電パターンDWLに直ちに上の層間絶縁膜は第1サブ層間絶縁膜115及び第1サブ層間絶縁膜の上の第2サブ層間絶縁膜151を含み、第1サブ層間絶縁膜115と第2サブ層間絶縁膜151間の界面は不連続面であり得る。ダミー導電パターンDWLの上部面は第1サブ層間絶縁膜の上部面及び第2サブ層間絶縁膜の下部面と共面を有することができる。ダミー導電パターンDWLの上の層間絶縁膜第1サブ層間絶縁膜及び第2サブ層間絶縁膜の組み合わせは下部活性柱136の上部及び上部活性柱164の下部を同時に覆うことができる。望ましくは、下部活性パターン190はダミー導電パターンDWLの直ちに下の層間絶縁膜114の下部面と同一であるか、或いはそれより高い下部面を有することができる。下部活性柱136はダミー導電パターンDWLの直ちに上の層間絶縁膜第1サブ層間絶縁膜及び第2サブ層間絶縁膜の組み合わせの上部面と同一であるか、或いはそれより低い上部面を有することができる。さらに望ましくは、下部活性パターン190はダミー導電パターンDWLの下部面と同一であるか、或いはそれより高い下部面を有することができる。下部活性柱136はダミー導電パターンDWLの直ちに上の層間絶縁膜第1サブ層間絶縁膜及び第2サブ層間絶縁膜の組合の下部面と同一であるか、或いはそれより低い上部面を有することができる。本実施形態の3次元不揮発性記憶装置を形成する方法が説明される。図66乃至図68は図53のI-I’線に沿って切断した断面図である図56乃至図58を参照して説明されたことと重複される技術的特徴に対する詳細な説明は省略し差異点に対して詳細に説明する。動作方法は第1実施形態と類似であり得る。図66を参照すれば、基板100の共通ソースラインCSLの上に下部層130jが形成される。下部層130jは下部層間誘電膜111~115が、下部導電パターンLSL、WL0、WL1、及び第1ダミー導電パターンDWL1と交互に積層されて形成される。下部層間誘電膜は下から第1乃至第5下部層間誘電膜111~115を包含できる。第1下部層間誘電膜111は最も下に形成できる。第5下部層間誘電膜115は最も上に形成され、その厚さは第2乃至第4下部層間誘電膜112~114の厚さより薄くなり得る。下部層間誘電膜111~115、下部導電パターンLSL、WL0、WL1、及びダミー導電パターンDWLをエッチングして、共通ソースラインCSLを露出させる下部活性ホール132が形成される。下部活性ホール132の側面は傾くように形成できる。下部活性ホール132に第1情報格納膜171、下部活性柱136、下部埋め込み絶縁膜138、及び下部活性パターン190が生成される。下部活性柱136はダミー導電パターンDWLの上部面と同一であるか、或いはそれより高い上部面を有する。下部活性パターン190はダミー導電パターンDWLの直ちに下の層間絶縁膜114の下部面と同一であるか、或いはそれより高い下部面を有する。図67を参照すれば、下部層130jの上に上部層160jが形成される。上部層160jは上部導電パターンWL2、WL3、USLと上部層間誘電膜151~154が交互に積層されて形成される。上部層間誘電膜151~154は下から第1乃至第4上部ゲート層間絶縁膜151~154を包含できる。第1上部層間誘電膜151は最も下に形成され、その厚さは第2乃至第4上部層間誘電膜152~154の厚さより薄くなり得る。例示的に、第5下部層間誘電膜115及び第1上部層間誘電膜151の厚さの和は第2乃至第4下部層間誘電膜112~114及び第2乃至第4上部層間誘電膜152~154の厚さと同一であり得る。図68を参照すれば、上部導電パターンWL2、WL3、USL及び上部層間誘電膜151~154をエッチングして、下部活性パターン190を露出する上部活性ホール162が形成される。下部活性パターン190がリセスされて、下部活性柱136の上部の内側面が露出される。上部活性ホール162の側面は傾くように形成できる。上部活性ホール162に第2情報格納膜172、上部活性柱164、及び上部埋め込み絶縁膜166が生成される。上部活性柱164の底面は第1上部層間誘電膜151の上部面と同一であるか、或いはそれより低い高さを有する。下部活性柱136、下部活性パターン190、及び上部活性柱164は同一な導電形を有する。以後、図65を再び参照して、最上層の導電パターンUSLがパターニングされて上部選択ラインUSLが形成される。上部活性柱に接触するドレーン領域179が形成される。ドレーン領域179は形不純物でドーピングされ得る。絶縁膜156が上部選択ラインUSLを覆うように形成される。ビットラインBL0~BL3がドレーン領域179に連結されるように形成される。本実施形態で、第5下部層間誘電膜115及び第1上部ゲート層間絶縁膜151はダミー導電パターンDWLの直ちに上の層間絶縁膜を構成する。上部活性ホール162が生成されるとき、下部活性パターン190が除去されないように、下部活性パターン190の厚さが調節される。例えば、下部活性パターン190がリセスされて除去されないように、下部活性パターン190の厚さが調節される。本実施形態で、下部活性パターン190の厚さはダミー導電パターンDWL及びダミー導電パターンDWLと隣接する層間絶縁膜114、115及び151の組合に基づいて調節される。<第17実施形態>図69は本発明の第17実施形態による3次元不揮発性記憶装置の平面図である。図70は図69のI-I’線に沿って切断した断面図である。図60を参照して説明されたことと重複される技術的特徴に対する詳細な説明は省略し差異点に対して詳細に説明する。動作方法は第1実施形態と類似であり得る。ダミー導電パターンが3個であることを除外すれば、動作方法は第15実施形態と類似であり得る。図69及び図70を参照すれば、本実施形態による3次元不揮発性記憶装置は、下部埋め込み絶縁膜138と上部活性柱164との間に介在される下部活性パターン190を含む。下部活性パターン190は下部活性柱136の上部の内側面と接し、上部活性柱164の下部面と接触する。下部活性パターン190は上部活性柱164と下部活性柱136との間に電気的の連結を助ける役割を果たす。下部活性柱136及び上部活性柱164の接触領域に隣接してダミー導電パターンDWL1~DWL3が提供される。ダミー導電パターンDWL1~DWL3は下から第1乃至第3ダミー導電パターンDWL1~DWL3を包含できる。望ましくは、下部活性パターン190は第1ダミー導電パターンDWL1の上部面と同一であるか、或いはそれより高い下部面を有する。下部活性柱136は第3ダミー導電パターンDWL3の下部面と同一であるか、或いはそれより低い上部面を有する。ダミー導電パターンが3個であることを除外すれば、動作方法は第8実施形態と類似であり得る。本実施形態の3次元不揮発性記憶装置を形成する方法が説明される。図71乃至図73は図69のI-I’線に沿って切断した断面図である。図56乃至図58を参照して説明されたことと重複される技術的特徴に対する詳細な説明は省略し差異点に対して詳細に説明する。動作方法は第1実施形態と類似であり得る。図71を参照すれば、基板100の共通ソースラインCSLの上に下部層130kが形成される。下部層130kは下部層間誘電膜111~115が、下部導電パターンLSL、WL0、WL1、第1及び第2ダミー導電パターンDWL1、DWL2と交互に積層されて形成される。下部層間誘電膜は下から第1乃至第5下部層間誘電膜111~115を包含できる。第1下部層間誘電膜111は最も下に形成できる。第2ダミー導電パターンDWL2は最も上に形成できる。下部層間誘電膜111~115、下部導電パターンLSL、WL0、WL1、及びダミー導電パターンDWL1、DWL2をエッチングして、共通ソースラインCSLを露出させる下部活性ホール132が形成される。下部活性ホール132の側面は傾くように形成できる。下部活性ホール132に第1情報格納膜171、下部活性柱136、下部埋め込み絶縁膜138、及び下部活性パターン190が生成される。下部活性柱136の上部面は第2ダミー導電パターンDWL2の上部面と共面を有することができる。下部活性パターン190は第1ダミー導電パターンDWL1の下部面と同一であるか、或いはそれより高い下部面を有する。図72を参照すれば、下部層130kの上に上部層160kが形成される。上部層160kは上部層間誘電膜151~155が第3ダミー導電パターンDWL3及び上部導電パターンWL2、WL3、USLと交互に積層されて形成される。上部層間誘電膜151~155は下から第1乃至第5上部ゲート層間絶縁膜151~155を包含できる。第1上部層間誘電膜151は最も下に形成され、その厚さは第2乃至第4上部層間誘電膜152~154の厚さより薄くなり得る。例示的に、第5下部層間誘電膜115及び第1上部層間誘電膜151の厚さの和は第2乃至第4下部層間誘電膜112~114及び第2乃至第5上部層間誘電膜152~155の厚さと同一であり得る。図73を参照すれば、上部導電パターンWL2、WL3、USL、第3ダミー導電パターンDWL3、及び上部層間誘電膜151~155がエッチングされて、下部活性パターン190を露出する上部活性ホール162が形成される。下部活性パターン190がリセスされて、下部活性柱136の上部の内側面が露出される。上部活性ホール162の側面は傾くように形成できる。上部活性ホール162に第2情報格納膜172、上部活性柱164、及び上部埋め込み絶縁膜166が生成される。上部活性柱164の底面は第1上部層間誘電膜151の上部面と同一であるか、或いはそれより低い高さを有する。下部活性柱136、下部活性パターン190、及び上部活性柱164は同一な導電形を有する。以後、図70を再び参照して、最上層の導電パターンUSLがパターニングされて上部選択ラインUSLが形成される。上部活性柱に接触するドレーン領域179が形成される。ドレーン領域179はN形不純物でドーピングされ得る。絶縁膜156が上部選択ラインUSLを覆うように形成される。ビットラインBL0~BL3がドレーン領域179に連結されるように形成される。本実施形態で、上部活性ホール162が生成されるとき、下部活性パターン190が除去されないように、下部活性パターン190の厚さが調節される。例えば、下部活性パターン190がリセスされて除去されないように、下部活性パターン190の厚さが調節される。本実施形態で、複数個のダミー導電パターンDWL1~DWL3が提供される。前述した実施形態ではワードラインが4個であり、下部選択ラインが1つであり、上部選択ラインが3個であることを例として説明したが、これに限定されない。また下部選択ラインは2つの以上の層に形成できる。上部選択ラインは2つの以上の層に形成できる。一方、前述した実施形態で説明された3次元不揮発性記憶装置の構造は本発明の実施形態のみでなく、多様に変形できる。また、前述した実施形態で説明された技術的思想は合理的な観点の内で互に結合して実施できる。<動作方法の第1例>図74は本発明の前述した複数の実施形態による3次元不揮発性メモリー装置の動作方法の第1例を示す順序図である。図74を参照すれば、S110段階で、複数のダミーセルトランジスターがプログラムされる。例示的に、複数のダミーセルトランジスターは0Vより高い閾値電圧を有するようにプログラムされる。S120段階で、複数のメモリーセルトランジスターがプログラムされる。複数のメモリーセルトランジスターは複数のダミーセルトランジスターが全てプログラムされた後にプログラムされる。例示的に、複数のダミーセルトランジスターがプログラムされた後に、複数のダミーセルトランジスターであり、最も隣接する下部メモリーセルトランジスター又は上部メモリーセルトランジスターがプログラムできる。上部又は下部メモリーセルトランジスターがプログラムされるときに、複数のダミーセルトランジスターはターンオフできる。<動作方法の第2例>図75は本発明の前述した実施形態による3次元不揮発性メモリー装置の動作方法の第2例を示す順序図である。例示的に、複数のメモリーセルトランジスターは複数のサブプログラム過程を通じてプログラムされることと仮定する。図75を参照すれば、S210段階で、複数のメモリーセルトランジスターが第1乃至第n-1サブプログラムされる。S220段階で、複数のダミーセルトランジスターがプログラムされる。以後に、S230段階で、複数のメモリーセルトランジスターがnサブプログラムされる。即ち、複数のメモリーセルトランジスターが複数のサブプログラム過程を通じてプログラムされるときに、メモリーセルトランジスターで最終サブプログラムが実行される前に複数のダミーセルトランジスターがプログラムできる。例示的に、複数のダミーセルトランジスターが0Vより高い閾値電圧を有するようにプログラムできる。<応用例>図76は本発明によるフラッシュメモリー装置1100を示すブロック図である。図76を参照すれば、本発明の実施形態による不揮発性メモリー装置1100はメモリーセルアレイ1110、アドレスデコーダー1120、読出し及び書込み回路1130、及び制御ロジック1140を含む。メモリーセルアレイ1110は複数のワードラインWLを通じてアドレスデコーダー1120に連結され、複数のビットラインBLを通じて読出し及び書込み回路1130に連結される。メモリーセルアレイ1110は複数のメモリーセルを含む。例示的に、メモリーセルアレイ1110は本発明の実施形態の中で1つに対応する。複数のワードラインWLは上部及び下部導電パターン、及び少なくとも1つのダミー導電パターンに対応する。アドレスデコーダー1120はワードラインWLを通じてメモリーセルアレイ1110に連結される。アドレスデコーダー1120は制御ロジック1140の制御に応答して動作するように構成される。アドレスデコーダー1120は外部からアドレスADDRを受信する。アドレスデコーダー1120は受信されたアドレスADDRの中で行アドレスをデコーディングするように構成される。デコーディングされた行アドレスを利用して、アドレスデコーダー1120はワードラインWL選択する。アドレスデコーダー1120は伝達されたアドレスADDRの中で行アドレスをデコーディングするように構成される。デコーディングされた列アドレスは読出し及び書込み回路1130に伝達される。例示的に、アドレスデコーダー1120は行デコーダー、列デコーダー、アドレスバッファー等のように公知された構成要素を含む。読出し及び書込み回路1130は複数のビットラインBLを通じてメモリー読出しセルアレイ1110に連結される。読出し及び書込み回路1130は外部とデータDATAを交換するように構成される。読出し及び書込み回路1130は制御ロジック1140の制御に応答して動作する。読出し及び書込み回路1130はアドレスデコーダー1120からデコーディングされた列アドレスを受信するように構成される。デコーディングされた列アドレスを利用して、読出し及び書込み回路1130はビットラインBLを選択する。例示的に、読出し及び書込み回路1130は外部からデータDATAを受信し、受信されたデータをメモリーセルアレイ1110に記入する。読出し及び書込み回路1130はメモリーセルアレイ1110からデータを読出し、読み出されたデータをデータ外部に出力する。読出し及び書込み回路1130はメモリーセルアレイ1110の第1格納領域からデータを読出し、読み出されたデータをメモリーセルアレイ1110の第2格納領域に記入する。例えば、読出し及び書込み回路1130はコピーバック動作を実行するように構成される。例示的に、読出し及び書込み回路1130はページバッファー、又はページレジスター、列選択回路、データバッファー等のように公知された構成要素を含む。他の例として、読出し及び書込み回路1310は感知増幅器、書込みドライバー、列選択回路、データバッファー等のような公知された構成要素を含む。制御ロジック1140はアドレスデコーダー1120及び読出し及び書込み回路1130に連結される。制御ロジック1140はフラッシュメモリー装置1100の諸般動作を制御するように構成される。制御ロジック1140は外部から伝達される制御信号CTRLに応答して動作する。図77は本発明によるフラッシュメモリー装置を具備するメモリーシステム1200の一例を簡略に示したブロック図である。図77を参照すれば、高容量のデータ格納能力を支援するためのメモリーシステム1200は本発明によるフラッシュメモリー装置1210を装着する。本発明によるフラッシュメモリー装置1210は例えば図72を参照して説明されたフラッシュ装置1100である。本発明によるメモリーシステム1200はホストとフラッシュメモリー装置1210との間の諸般データ交換を制御するメモリーコントローラー1220を含む。メモリーコントローラー1220はフラッシュメモリー装置1210に制御信号CTRL及びアドレスADDRを伝送するように構成される。メモリーコントローラー1220はフラッシュメモリー装置1210とデータDATAを交換するように構成される。SRAM1221はプロセシングユニット1222の動作メモリー、不揮発性メモリー装置1210及びホストとの間のキャッシュメモリー、及び不揮発性メモリー装置及びホストとの間のバッファーメモリーの中で少なくとも1つとして利用される。プロセシングユニットはコントローラー1222の諸般動作を制御する。エラー訂正ブロック1224はエラー訂正コードECCを利用して不揮発性メモリー装置1100から読み出されたデータの誤謬を検出し、訂正するように構成される。メモリーインターフェイス1225は本発明のフラッシュメモリー装置1210とインターフェイシングする。プロセシングユニット1222はメモリーコントローラー1220のデータを交換するための諸般制御動作を実行する。ホストインターフェイス1223はホスト及びコントローラー1220との間のデータ交換を実行するためのプロトコルを含む。例示的に、コントローラー1220はUSBUniversalSerialBusプロトコル、MMCmultimediacardプロトコル、PCIperipheralcomponentinterconnectionプロトコル、PCI-EPCI-expressプロトコル、ATAAdvancedTechnologyAttachmentプロトコル、Serial-ATAプロトコル、Parallel-ATAプロトコル、SCSIsmallcomputersmallinterfaceプロトコル、ESDIenhancedsmalldiskinterfaceプロトコル、及びIDEIntegratedDriveElectronicsプロトコル、ファイアーワイヤFirewireプロトコル等のような多様なインターフェイスプロトコルの中で少なくとも1つを通じて外部ホストと通信するように構成される。図面には図示しないが、本発明によるメモリーカード1200はホストとのインターフェイシングするためのコードデータを格納する図示しないROM等がさらに提供され得ることはこの分野の通常的な知識を習得した者に明確である。コントローラー1220及びフラッシュメモリー装置1210は1つの半導体装置で集積できる。例示的に、コントローラー1220及び不揮発性メモリー装置1210は1つの半導体装置に集積されてメモリーカードを構成することができる。例えば、コントローラー1220フラッシュメモリー装置1210は1つの半導体装置で集積されてPCカードPCMCIA、personalcomputermemorycardinternationalassociation、コンパクトフラッシュ登録商標、スマートメディアカードSM、SMC、メモリースティック、マルチメディアカードMMC、RS-MMC、MMCmicro、SDカードSD、miniSD、microSD、SDHC、ユニバーサルプロトコルである記憶装置UFS等のようなメモリーカードを構成する。コントローラー1220及びフラッシュメモリー装置1210は1つの半導体装置で集積されてソリッドステートドライブSSD、SolidStateDriveを構成することができる。ソリッドステートドライブSSDは半導体メモリーにデータを格納するように構成される格納装置を含む。メモリーシステム1200がソリッドステートドライブSSDとして利用される場合メモリーシステム1200に連結されたホストの動作速度は画期的に改善される。他のとしてメモリーシステム1200はコンピューター、UMPCUltraMobilePC、ワークステーション、ネットブックnet-book、PDAPersonalDigitalAssistants、ポータブルportableウェブタブレットwebtablet、タブレットコンピューターtabletcomputer、無線電話機wirelessphone、モバイルフォンmobilephone、スマートフォンsmartphone、e-ブックe-book、PMPportablemultimediaplayer、携帯用ゲーム機、ナビゲーションnavigation装置、ブラックボックスblackbox、デジタルカメラdigitalcamera、DMBDigitalMultimediaBroadcasting再生器、3次元受像機3-dimensionaltelevision、デジタル音声録音機digitalaudiorecorder、デジタル音声再生器digitalaudioplayer、デジタル映像録画器digitalpicturerecorder、デジタル映像再生器digitalpictureplayer、デジタル動画録画器digitalvideorecorder、デジタル動画再生器digitalvideoplayer、データセンターを構成するストレージ、情報を無線環境で送受信できる装置、ホームネットワークを構成する多様な電子装置の中で1つ、コンピューターネットワークを構成する多様な電子装置の中で1つ、テレマティクスネットワークを構成する多様な電子装置の中で1つ、RFID装置、又はコンピューティングシステムを構成する多様な構成要素の中で1つのような電子装置の多様な構成要素の中で1つとして提供される。例示的に、フラッシュメモリーメモリー1210又はメモリーシステム1200は多様な形態のパッケージに実装され得る。例えば不揮発性メモリー装置1210又はメモリーシステム1200はPoPPackageonPackage、BallgridarraysBGAs、ChipscalepackagesCSPs、PlasticLeadedChipCarrierPLCC、PlasticDualInLinePackagePDIP、DieinWafflePack、DieinWaferForm、ChipOnBoardCOB、CeramicDualInLinePackageCERDIP、PlasticMetricQuadFlatPackMQFP、ThinQuadFlatpackTQFP、SmallOutlineSOIC、ShrinkSmallOutlinePackageSSOP、ThinSmallOutlineTSOP、ThinQuadFlatpackTQFP、SystemInPackageSIP、MultiChipPackageMCP、Wafer-levelFabricatedPackageWFP、Wafer-LevelProcessedStackPackageWSP等のような方式にパッケージ化されて実装され得る。図78は図77のメモリーシステム1200の応用例を示すブロック図である。図78を参照すれば、メモリーシステム1300はフラッシュメモリー装置1310及びコントローラー1320を含む。フラッシュメモリー装置1310は複数のフラッシュメモリーチップを含む。複数のフラッシュメモリーチップは複数のグループに分割される。複数のフラッシュメモリーチップの各グループは1つの共通チャンネルを通じてコントローラー1320と通信するように構成される。例示的に複数のフラッシュメモリーチップは第1乃至第kチャンネルCH1~CHkを通じてコントローラー1320と通信することとして図示されている。各フラッシュメモリーチップは図76を参照して説明されたフラッシュメモリー装置1100と同一の構造を有することができる。図79は本発明によるフラッシュメモリーシステム1410を装着する情報処理システム1400を簡略に示すブロック図である。図79を参照すれば、モバイル機器やデスクトップコンピュータのような情報処理システムに本発明のフラッシュメモリーシステム1410が装着される。本発明による情報処理システム1400はフラッシュメモリーシステム1410と各々のシステムバス1460に電気的に連結された電源1420、中央処理装置、RAM1440、ユーザーインターフェイス1450を含む。フラッシュメモリーシステム1410は先に説明したメモリーシステム又はフラッシュメモリーシステムと実質的に同様に構成される。フラッシュメモリーシステム1410には中央処理装置1430によって処理されたデータ又は外部で入力されたデータが格納される。ここで上述したフラッシュメモリーシステム1410が半導体ディスク装置SSDで構成されることができ、この場合情報処理システム1400は大容量データをフラッシュメモリーシステム1410に安定的に格納できる。そして信頼性の増大にしたがって、フラッシュメモリーシステム1410はエラー訂正に所要される資源を節減できて高速のデータ交換機能を情報処理システム1400に提供する。本発明による情報処理システム1400には応用チップセットApplicationChipset、カメライメージプロセッサーCameraImageProcessor:CIS、入出力装置等がさらに提供できることは本分野の通常的な知識を習得した者に明確である。本発明の詳細な説明では具体的な実施形態に関して説明したが本発明の範囲と技術的な思想から逸脱しない限度内で様々な変形が可能である。したがって、本発明の範囲は上述した実施形態に限定されて決まってはならないし、後述する特許請求の範囲のみでなくこの発明の特許請求の範囲と均等物によって、決まらなければならない。