半導体と金属とが接合してソース/ドレイン構造を形成する半導体素子において、ゲルマニウムGeを3価元素でドーピングしたp型ゲルマニウムに、当該p型ゲルマニウムの任意の結晶面における原子配置と同一の原子配置である結晶面を有する金属を、前記同一の原子配置である結晶面で接合して界面を形成し、当該形成された界面を用いたソース/ドレイン構造を有することを特徴とする半導体素子。半導体と金属とが接合してソース/ドレイン構造を形成する半導体素子において、ゲルマニウムGeを5価元素でドーピングしたn型ゲルマニウムに、当該n型ゲルマニウムの任意の結晶面における原子配置と同一の原子配置である結晶面を有する金属を、前記同一の原子配置である結晶面で接合して界面を形成し、当該形成された界面を用いたソース/ドレイン構造を有することを特徴とする半導体素子。請求項1又は2に記載の半導体素子において、前記ゲルマニウムが、ミラー指数111面を成長面とし、前記金属が、前記ゲルマニウムのミラー指数111面と同一の原子配置を有する結晶面で接合されていることを特徴とする半導体素子。請求項3に記載の半導体素子において、前記金属の結晶構造が、8個の体心立方格子で1つの立方体を形成したものであることを特徴とする半導体素子。請求項1ないし4のいずれかに記載の半導体素子において、前記ゲルマニウムの格子定数と前記金属の格子定数との差が6未満であることを特徴とする半導体素子。請求項3ないし5のいずれかに記載の半導体素子において、前記金属が、前記ゲルマニウムのミラー指数111面と同一の構造を有するシリコンSiの結晶面を有し、前記界面が、前記ゲルマニウムのミラー指数111面と、当該ゲルマニウムのミラー指数111面と同一の構造を有するシリコンSiの結晶面とを接合して形成されていることを特徴とする半導体素子。請求項1ないし6のいずれかに記載の半導体素子において、シリコン基板上に二酸化ケイ素が積層され、当該二酸化ケイ素上に積層された前記3価元素又は5価元素でドーピングされたゲルマニウム薄膜上に、前記金属が接合されていることを特徴とする半導体素子。請求項1ないし7のいずれかに記載の半導体素子において、前記ゲルマニウムと金属との接触面積が100μm2以下であることを特徴とする半導体素子。半導体と金属とが接合してソース/ドレイン構造を形成する半導体素子形成方法において、ゲルマニウムGeを3価元素でドーピングしたp型ゲルマニウムに、当該p型ゲルマニウムの結晶面と同一の結晶面を有する金属の組成成分を化学量論組成を保って、200°C以下の温度で供給して前記ゲルマニウムと前記金属とを接合するゲルマニウム/金属接合工程を含むことを特徴とする半導体素子形成方法。半導体と金属とが接合してソース/ドレイン構造を形成する半導体素子形成方法において、ゲルマニウムGeを5価元素でドーピングしたn型ゲルマニウムに、当該n型ゲルマニウムの結晶面と同一の結晶面を有する金属の組成成分を化学量論組成を保って、200°C以下の温度で供給して前記ゲルマニウムと前記金属とを接合するゲルマニウム/金属接合工程を含むことを特徴とする半導体素子形成方法。請求項9又は10に記載の半導体素子形成方法において、前記ゲルマニウムが、ミラー指数111面を成長面とすることを特徴とする半導体素子。請求項11に記載の半導体素子形成方法において、前記金属が、前記ゲルマニウムのミラー指数111面と同一の構造を有するシリコンSiの結晶面を有し、前記ゲルマニウム/金属接合工程が、前記シリコンを原子レベルで1層のみ積層されるように200°C以下の温度で供給して界面を形成する界面形成工程と、前記形成された界面上に、前記金属の組成を供給して金属を積層する金属供給工程とを含むことを特徴とする半導体素子形成方法。しかしながら、非特許文献1に示す技術のように、チャネルの材料をGeにしたnMOSFETが実現できたとしても、pn接合による接合抵抗が高く、上記で示したように、Siの場合と同様にpn接合を用いた場合のS/D構造には物理的限界が生じてしまう。また、非特許文献2の技術は、金属/Ge界面に所定の厚みで絶縁膜を挿入するため、抵抗が大きくなり、半導体素子としての実用性に乏しいものとなってしまう。さらに、非特許文献3では、金属Ge界面におけるフェルミ準位ピニングの影響を、外的要因として考えられる界面の欠陥を制御することにより、1割から2割程度、改善できることを示唆しているが、依然、内的要因であるMIGSの影響が支配的であるため、170Kという極低温領域で制御不能となってしまう。つまり、室温等で利用することができず、実用性が非常に乏しいものとなってしまう。そこで、本発明は、ファルミ準位ピニングがMIGSのような内的要因を起源としているものではなく、Ge/金属の接合における界面の欠陥の量にのみ依存しているということを技術的前提として、Geをチャネル材料とする金属/GeからなるS/D構造を有する実用性が高い半導体素子を提供する。本願に開示する半導体素子は、半導体と金属とが接合してソース/ドレイン構造を形成する半導体素子において、Geを3価元素でドーピングしたp型Geに、当該p型Geの任意の結晶面における原子配置と同一の原子配置である結晶面を有する金属を、前記同一の原子配置である結晶面で接合して界面を形成し、当該形成された界面を用いたソース/ドレイン構造を有するものである。このように、本願に開示する半導体素子においては、p型Geの任意の結晶面における原子配置と同一の原子配置である結晶面を有する金属と、当該p型Geとを、原子配置が同一である結晶面で接合して界面を形成するため、原子レベルでエピタキシャル成長させることが可能となり、シリサイドジャーマナイド反応によりゲルマニウムと金属とが結合した異種化合物が形成されることを防止して、高品質で無欠陥、且つ平坦性を保った界面を形成することができる。この高品質で無欠陥、且つ平坦性を保った界面により、フェルミ準位ピニングの影響をなくし、ショットキー伝導を可能としたn型半導体素子を形成することができるという効果を奏する。本願に開示する半導体素子は、半導体と金属とが接合してソース/ドレイン構造を形成する半導体素子において、Geを5価元素でドーピングしたn型Geに、当該n型Geの任意の結晶面における原子配置と同一の原子配置である結晶面を有する金属を、前記同一の原子配置である結晶面で接合して界面を形成し、当該形成された界面を用いたソース/ドレイン構造を有するものである。このように、本願に開示する半導体素子においては、n型Geの任意の結晶面における原子配置と同一の原子配置である結晶面を有する金属と、当該n型Geとを、原子配置が同一である結晶面で接合して界面を形成するため、原子レベルでエピタキシャル成長させることが可能となり、シリサイドジャーマナイド反応によりGeと金属とが結合した異種化合物が形成されることを防止して、高品質で無欠陥、且つ平坦性を保った界面を形成することができる。この高品質で無欠陥、且つ平坦性を保った界面により、フェルミ準位ピニングの影響をなくし、ショットキー障壁を低くして接合抵抗が低いp型半導体素子を形成することができるという効果を奏する。本願に開示する半導体素子は、前記Geが、ミラー指数111面を成長面とし、前記金属が、前記Geのミラー指数111面と同一の原子配置を有する結晶面で接合されているものである。このように、本願に開示する半導体素子においては、Geが、ミラー指数111面を成長面とし、前記金属が、Geのミラー指数111面と同一の原子配置を有する結晶面で接合されているため、性能が最も良いとされているGeの111面を用いて高性能な半導体素子を実現することができるという効果を奏する。本願に開示する半導体素子は、前記金属の結晶構造が、8個の体心立方格子で1つの立方体を形成したものである。このように、本願に開示する半導体素子においては、金属の結晶構造が、8個の体心立方格子で1つの立方体を形成したものであるため、金属の結晶構造がGeのミラー指数111面と同一の原子配置を有する結晶面を有することとなり、高品質で無欠陥、且つ平坦性を保った界面を形成することができ、さらに性能が最も良いとされているGeの111面を用いて高性能な半導体素子を実現することができるという効果を奏する。本願に開示する半導体素子は、Geの格子定数と前記金属の格子定数との差が6未満とするものである。このように、本願に開示する半導体素子においては、Geの格子定数と前記金属の格子定数との差が6未満とするため、Geと金属との間で、高品質で無欠陥、且つ平坦性を保った界面を形成することができ、高性能な半導体素子を実現することができるという効果を奏する。本願に開示する半導体素子は、前記金属が、前記Geのミラー指数111面と同一の構造を有するSiの結晶面を有し、前記界面が、前記Geのミラー指数111面と、当該Geのミラー指数111面と同一の構造を有するSiの結晶面とを接合して形成されているものである。このように、本願に開示する半導体素子においては、金属にSiの成分が含まれており、Ge111面に対して、同一の原子配置であるSiの結晶面を最表面として金属を積層することで、より高品質で無欠陥、且つ平坦性を保った界面を形成することができ、高性能な半導体素子を実現することができるという効果を奏する。本願に開示する半導体素子は、Si基板上に二酸化ケイ素が積層され、当該二酸化ケイ素上に積層された前記3価元素又は5価元素でドーピングされたGe薄膜上に、前記金属が接合されているものである。このように、本願に開示する半導体素子においては、ゲルマニウムウエハのようなGeの基板を用いるのではなく、Si基板上に積層されたGeの薄膜上に金属が接合されるため、必要とするGeの量を最小限とし、低資源、低価格で高性能な半導体素子を実現することができるという効果を奏する。本願に開示する半導体素子は、前記Geと金属との接触面積が100μm2以下とするものである。このように、本願に開示する半導体素子においては、Geと金属との接触面積が100μm2以下とするため、Geと金属とが接合する界面に欠陥部分を一切含まない半導体素子を形成することができ、フェルミ準位ピニングを緩和して非常に高性能な半導体素子を実現することができるという効果を奏する。本願に開示する半導体素子形成方法は、半導体と金属とが接合してソース/ドレイン構造を形成する半導体素子形成方法において、Geを3価元素でドーピングしたp型Geに、当該p型Geの結晶面と同一の結晶面を有する金属の組成成分を化学量論組成を保って、200°C以下の温度で供給して前記Geと前記金属とを接合するGe/金属接合工程を含むものである。このように、本願に開示する半導体素子形成方法においては、p型Geに、当該p型Geの結晶面と同一の結晶面を有する金属の組成成分を化学量論組成を保って、200°C以下の温度で供給して前記Geと前記金属とを接合するため、原子レベルでエピタキシャル成長させることが可能となり、シリサイドジャーマナイド反応によりGeと金属とが結合した異種化合物が形成されることを防止して、高品質で無欠陥、且つ平坦性を保った界面を形成することができる。この高品質で無欠陥、且つ平坦性を保った界面により、フェルミ準位ピニングの影響をなくし、ショットキー伝導を可能としたn型半導体素子を形成することができるという効果を奏する。本願に開示する半導体素子形成方法は、半導体と金属とが接合してソース/ドレイン構造を形成する半導体素子形成方法において、Geを5価元素でドーピングしたn型Geに、当該n型Geの結晶面と同一の結晶面を有する金属の組成成分を化学量論組成を保って、200°C以下の温度で供給して前記Geと前記金属とを接合するGe/金属接合工程を含むものである。このように、本願に開示する半導体素子形成方法においては、n型Geに、当該n型Geの結晶面と同一の結晶面を有する金属の組成成分を化学量論組成を保って、200°C以下の温度で供給して前記Geと前記金属とを接合するため、原子レベルでエピタキシャル成長させることが可能となり、シリサイドジャーマナイド反応によりGeと金属とが結合した異種化合物が形成されることを防止して、高品質で無欠陥、且つ平坦性を保った界面を形成することができる。この高品質で無欠陥、且つ平坦性を保った界面により、フェルミ準位ピニングの影響をなくし、ショットキー障壁を低くして接合抵抗が低いp型半導体素子を形成することができるという効果を奏する。本願に開示する半導体素子形成方法は、前記Geが、ミラー指数111面を成長面とするものである。このように、本願に開示する半導体素子形成方法においては、Geが、ミラー指数111面を成長面とするため、性能が最も良いとされているGeの111面を用いて高性能な半導体素子を実現することができるという効果を奏する。本願に開示する半導体素子形成方法は、前記金属が、前記Geのミラー指数111面と同一の構造を有するSiの結晶面を有し、前記Ge/金属接合工程が、前記Siを原子レベルで1層のみ積層されるように200°C以下の温度で供給して界面を形成する界面形成工程と、前記形成された界面上に、前記金属の組成を供給して金属を積層する金属供給工程とを含むものである。このように、本願に開示する半導体素子形成方法においては、Geに原子レベルで1層のみのSiを200°C以下の温度で積層してから、その上に金属を積層するため、Geと金属とが接合する界面を、より高品質で無欠陥、且つ平坦性を保って形成することができ、フェルミ準位ピニングを緩和して高性能な半導体素子を実現することができるという効果を奏する。以下、本発明の実施の形態を説明する。本実施形態の全体を通して同じ要素には同じ符号を付けている。本実施形態に係る半導体素子について、図1ないし図10を用いて説明する。図1は、本実施形態に係る半導体素子の基本構造を示す図、図2は、フェルミ準位ピニングの概念を示す図、図3は、本実施形態に係る半導体素子で用いられるGeの結晶格子と一例としての金属の結晶格子の模式図、図4は、本実施形態に係る金属とGeの100面、111面の原子配置を示す図、図5は、従来の金属/Ge接合素子と本願の金属/Ge接合素子との特性を比較する結果を示す第1の図、図6は、従来の金属/Ge接合素子と本願の金属/Ge接合素子との特性を比較する結果を示す第2の図、図7は、本実施形態に係る半導体素子の形成方法を示す第1のフローチャート、図8は、本実施形態に係る半導体素子における金属/Ge界面の状態を示す第1の図、図9は、本実施形態に係る半導体素子の形成方法を示す第2のフローチャート、図10は、本実施形態に係る半導体素子における金属/Ge界面の状態を示す第2の図である。本実施形態に係る半導体素子は、図1A、Bに示すようなMOSFETを基本とするものであり、チャネル2の材料にGeを用い、S/D構造にpn接合を用いるのではなく、金属3とGeとの接合によりショットキー障壁を利用したS/D構造を形成するものである。金属3とGeとで形成されるS/D構造は、極浅接合で低抵抗であることから、次世代の半導体素子の構造として既に注目されている。また、S-D間に電流を流すために、酸化絶縁膜4を介してゲート電極5に電圧が印加される。動作としては、ゲート電極5に電圧を印加するかしないかにより、S-D間の通電のON/OFFを制御する。図1Aは、チャネル材料であるGeをp-Ge3価元素でドーピングされたp型Geとするn-MOSFET1aであり、図1Bは、チャネル材料であるGeをn-Ge5価元素でドーピングされたn型Geとするp-MOSFET1bである。これらの素子を同一基板上に配置してCMOSを形成することができる。本実施形態に係る半導体素子を用いたCMOSの構造の一例を図1Cに示す。p-Geチャネルの一部にSbアンチモン等をドーピングしてn-Geチャネルを形成し、それぞれのGe表面にソースとして機能させるための金属3を積層すると共に、ゲートとして機能させるための酸化絶縁膜4及びゲート電極を形成する。また、p-Geチャネルとn-Geチャネルの境界部分にドレインとして機能させるための金属3を積層する。このようなS/D構造を形成することで、Ge-チャネルショットキーCMOSを実現することができる。チャネル材料としてGeを用いた場合は、Siを用いた場合に比べて電子の移動度が高く、高性能な半導体素子を実現することが可能となる。しかしながら、金属とGeとの界面においては、強いフェルミ準位ピニング効果により、以下のような半導体素子の阻害要因がある。1図1Bに示すような金属/n-Ge接合の電気伝導は、接合する金属の仕事関数に依らず、ほぼ一定のショットキー障壁ΦB=0.55~0.65eVから生じるショットキー伝導を示す。すなわち、図2Aに示すように、フェルミ準位が価電子帯の近傍にピン止めされていることで、ショットキー障壁が高くなり接合抵抗が高くなってしまう。2図1Aに示すような金属/p-Ge接合の電気伝導は、金属の仕事関数に依らず常にオーミック伝導を示す。すなわち、図2Bに示すように、ファルミ準位が価電子帯の近傍にピン止めされていることで、ショットキー障壁が低くなりn-MOSFETを作成してもOFF状態を実現することができず、CMOSの機能を実現することができない。3金属/Ge接合の界面に、極薄絶縁膜として膜厚1.6~2.2mm程度の薄膜を挿入すると、電気伝導性は金属/絶縁膜/n-Geでオーミック伝導を示し、金属/絶縁膜/p-Geでショットキー伝導となり、フェルミ準位ピニングを制御することが可能となる非特許文献2を参照。これにより、n-MOSFETのOFF状態を実現してCMOSの機能を実現することができるが、金属とGeとの間に絶縁膜を挿入するため、接合抵抗が非常に高くなってしまい、実用性に乏しいCMOSしか実現できなくなってしまう。以上のような事実から、近年の多くの関連研究では、強いフェルミ準位ピニングの起源が金属誘起ギャップ準位Metal-InducedGapState:MIGSの影響であると結論付けられており、本質的に金属/Ge界面の直接接合では、CMOSに用いるためのn-MOSFET1aの作成は困難であると考えられている。一方、本願発明者らによる鋭意努力により、上記非特許文献3に示すように、フェルミ準位ピニングが金属/Ge界面の状態に影響している可能性があることが分かっている。そこで、本実施形態においては、p-Ge又はn-Geに、p-Ge又はn-Geの任意の結晶面における原子配置と同一の原子配置である結晶面を有する金属を、その同一の原子配置である結晶面で接合して界面を形成し、形成された界面を用いたS/D構造を有する半導体素子を形成する。具体的には、Ge111と同一の原子配置である結晶面を有する金属としてFe3Siを用いる。図3に、DO3規則化したFe3Siの結晶構造とGeの結晶構造を示す。図3において、黒色で示す原子がGe原子であり、白色で示す原子がFe原子であり、二重丸で示す原子がSi原子である。Fe3Siの結晶構造を111の断面で眺めると、Fe×3Si×1という積層構造の周期となっている。図4において、Fe3Si及びGeの100面及び111面における断面の原子配置を示す。図4AがFe3Siの100面における断面の原子配置であり、図4BがGeの100面における断面の原子配置であり、図4CがFe3Siの111面における断面の原子配置であり、図4DがGeの111面における断面の原子配置である。図から明らかなように、100面での原子マッチングは良好ではなく、仮にGe100面上にFe3SiをMBE法MolecularBeamEpitaxy:分子線エピタキシー法により成長させようとすれば、Fe3Siの結晶化よりも安定なFe/Ge間のシリサイドジャーマナイド反応から、FeGeのような異種化合物が形成されてしまう。金属/Ge界面において、このような異種化合物が形成されてしまうと、界面の状態が欠陥を有すると共に平坦性が保たれなくなり、低品質な界面となってしまう。しかしながら、原子マッチングが極めて良好な結晶面111を用いて低温MBE法を行うと、上記のようなシリサイドジャーマナイド反応により、FeGeのような異種化合物が形成されてしまうことを防止して、高品質で無欠陥、且つ平坦性を保った界面を形成することができる。なお、ここでは、Ge111面とFe3Si111面の原子マッチングが極めて良好であることに注目して界面を形成しているが、Ge111面以外の面と原子マッチングが極めて良好な面を結晶面として有している金属であれば適用することができる。すなわち、原子マッチングが極めて良好な面同士を接合面とすることで、金属の結晶化よりも安定なシリサイドジャーマナイド反応から、金属とGeによる異種化合物が形成されてしまうことを防止して、高品質で無欠陥、且つ平坦性を保った界面を形成することができる。このように、原子マッチングが極めて良好な結晶面でGeと金属との界面を形成することで、従来はフェルミ準位ピニングの起源がMIGSの影響であると結論付けられていたが、本実施形態に係る半導体素子によれば、金属/Ge界面の欠陥の量にほぼ依存していると結論付けることができる。その根拠となる結果を図5に示す。図5の横軸は金属とGeとの接合面積を示しており、縦軸は50Kにおけるショットキー伝導特性のON電流とOFF電流の比を示している。この中で、接合面積が106近傍のプロット領域Aが、非特許文献3におけるFe3Si/Ge接合素子の特性を示しており、102及び100近傍のプロット領域B及び領域Cが、本実施形態に係る半導体素子における金属/Ge接合素子の特性を示している。図5に示す通り、金属とGeとの接合面積が106と大きい場合には、ショットキー伝導のON/OFF特性があまりよくない。これは、接合面積が大きい分、金属とGeとの界面において、所定の割合で欠陥が生じていることに起因している。これに対して、接触面積が102や100の場合は、ショットキー伝導のON/OFF特性が非常に良いものと、あまりよくないものとにはっきりと区分されている。これは、接触面積を小さくすることで、その接触面積における欠陥数の影響が顕在化したことを示唆している。すなわち、金属とGeとの界面において、欠陥が全く含まれていない領域については、フェルミ準位ピニングが緩和して非常によいショットキー伝導が示されており、欠陥が含まれる領域については、完全にフェルミ準位ピニングの影響を受けてしまうという結果が明瞭に示されている。また、図6に室温における電気伝導性の結果を示す。図6Aは、非特許文献3におけるFe3Si/p-Ge接合素子のI-V特性を示しており、図6Bは、本実施形態に係る半導体素子n-MOSFETにおける金属/Ge接合素子のI-V特性を示している。図6から明らかな通り、非特許文献3の場合は、室温においてはオーミック伝導となっており、本実施形態の場合は、室温においてもショットキー伝導が実現されている。これらの実験結果から、フェルミ準位ピニングの起源はMIGSの影響ではなく、金属/Ge界面の欠損量に依存していることが明らかである。すなわち、本実施形態に係る半導体素子のように、原子マッチングが極めて良好な結晶面を用いることで、Geと金属との界面を原子レベルでエピタキシャル成長させて形成することができ、Geと金属との界面を高品質で無欠陥、且つ平坦性を保ったものにして、Geをチャネルの材料として金属/GeのS/D構造を有するn-MOSFET及びp-MOSFETを作成し、実用性に富んだCMOSを実現することが可能となる。特に、原子マッチングが極めて良好な結晶面を用いて界面を形成することで、100μm2の接合内に欠陥がほとんど存在しない界面を用いたS/D構造を有する半導体素子を実現することができる。次に、本実施形態に係る半導体素子の形成方法について、図7を用いて説明する。まず、Ge薄膜チャネルを作成するS71。ここで作成されるGe薄膜チャネルは、n-MOSFETの場合はp-GeにドーピングされたGe薄膜チャネルを作成し、p-MOSFETの場合はn-GeにドーピングされたGe薄膜チャネルを作成する。ここで、GeはSiと異なり資源に乏しく高価であることから、本実施形態においては薄膜チャネルとして作成する。すなわち、ゲルマニウムウエハのような厚みのあるGeチャネルを生成するのではなく、厚さ500μm程度のシリコンウエハに200nm程度の二酸化ケイ素を積層し、その二酸化ケイ素上に3価元素又は5価元素でドーピングされた100nm程度のGe薄膜を積層したものを用いる。そうすることで、Geの量を大幅に削減することができると共に、価格を安価にすることができる。また、このとき、性能が最も良いとされているGe111面を成長面とするGe薄膜を積層することが望ましい。その場合、後の工程で積層する金属は、Ge111面と原子マッチングが極めて良好な結晶面で界面を形成することとなる。なお、Geチャネルとしてゲルマニウムウエハのようにある程度の厚みがあるGeチャネルを作成してもよい。Ge薄膜チャネルが作成されると、このGe表面の洗浄と熱処理を行うS72。この工程は、Ge表面に対して、HFフッ化水素酸水溶液HF:H2O=1:40で洗浄後に、MBE法室内にて450°Cで20分間の熱処理を行う。その後、MBE法によりGeの成長面と同一の原子配置で構成される結晶面を有する金属の成分構成で、Ge薄膜チャネル上に原子レベルで金属を成長させるS73。例えば、Ge111面と同一の原子配置で構成される結晶面を有するFe3Siを成長させる場合、クヌーセンセルを用いてFeとSiをそれぞれ2.12nm/min、1.20nm/minの成長率で化学量論組成3:1を保って同時に蒸発させる。この工程により図8に示すように、Ge111にFe面×3、Si面×1が周期的に繰り返されてFe3Siが成長する。また、このときの基板の温度は20°C以上200°C以下、より好ましくは20°C以上130°C以下とする。基板の温度をこのように制御することで、Ge111チャネルとFe3Siとが反応することなく、原子レベルでエピタキシャル成長することができる。そのため、高品質で無欠陥、且つ平坦性を保ったヘテロ界面を実現することが可能となる。Fe3Siが成長して一旦結合が完了した後は基板温度を400°Cまで上昇させてもGe111チャネルとFe3Siとは反応しないことが発明者らにより確認されている。したがって、以降の処理では基板温度を400°C程度まで上げることが可能である。上記図7で示した方法で作成される金属/Ge界面よりも、さらに高品質に界面を作成するために、図9に示すような方法で本実施形態に係る半導体素子を形成してもよい。図9において、まず、Ge薄膜チャネルを作成するS91。この工程は、図7におけるS71と同じである。Ge薄膜チャネルが作成されると、Ge表面に対して洗浄と熱処理を行うS92。この工程は、図7におけるS72と同じである。その後、MBE法によりSiを原子レベルで1層だけ積層するS93。このときの基板の温度は、図7の場合と同様に20°C以上200°C以下、より好ましくは20°C以上130°C以下とする。また、Siの供給開始停止の制御は、MBE装置のシャッター制御により行う。Siが原子レベルで1層だけ積層されると、図7のS73と同様に化学量論組成を保って金属の成分を同時に蒸発させて供給するS94。これらの工程により、図10に示すように、Ge111にまずSi面が形成され、その上に順次Fe面×3、Si面×1が周期的に繰り返されてFe3Siが成長する。こうすることで、金属とGeとの界面はGeとSiとが接合されることとなり、より高品質で無欠陥、且つ平坦性を保ったヘテロ界面を実現することが可能となる。なお、本実施形態においては、Fe3Siを金属の一例として挙げているが、8個の体心立方格子で1つの立方体が形成される結晶構造図3に示すFe3Siの結晶構造において、各原子を限定しないを有している金属であれば、本実施形態に係る半導体素子を形成することができる。このとき、Ge111との原子マッチングが極めて良好となる。また、Ge111面だけではなく、他の結晶面例えば、Ge100、Ge110、Ge101等と原子マッチングが極めて良好な結晶面を有する金属も、本実施形態に係る半導体素子を形成することができる。すなわち、金属/Geの界面においてGeの任意の結晶面と原子マッチングが極めて良好な結晶面で接合されていればよい。さらに、Geの格子定数と接合する金属の格子定数との差が6未満であることが望ましい。