"SiCよりなる第1導電型の第1不純物領域と、前記第1不純物領域内に形成され、かつSiCよりなり、かつ平面的に見て前記第1不純物領域を囲むように形成された第2導電型の第2不純物領域と、前記第1不純物領域とショットキー接触し、かつ前記第2不純物領域と電気的に接続された第1電極と、前記第1電極とは異なる電位を印加可能であり、かつ前記第1電極が形成された前記第1不純物領域の表面の裏面側において前記第1不純物領域に電気的に接続された第2電極とを備え、前記第1電極と前記第2電極との電位差が変化することにより、前記第1電極と前記第2電極との間に電流を流す状態と、前記第2不純物領域に囲まれる前記第1不純物領域を空乏層化させて前記第1電極と前記第2電極との間の電流経路を遮断する状態とを選択可能で、前記第1不純物領域と前記第1電極との間のショットキー障壁φBn1が、0.68eV<φBn1<1.05eVであり、かつ250°Cの温度でも前記ショットキー接触を確保できる、整流素子。前記第1電極の材料は、Cu、Mo、WおよびRuのいずれかである、請求項1に記載の整流素子。SiCよりなる第1導電型の第1不純物領域と、前記第1不純物領域内に形成され、かつSiCよりなり、かつ平面的に見て前記第1不純物領域を囲むように形成された第2導電型の第2不純物領域と、前記第1不純物領域とショットキー接触し、かつ前記第2不純物領域と電気的に接続された第1電極と、前記第1電極とは異なる電位を印加可能であり、かつ前記第1電極が形成された前記第1不純物領域の表面の裏面側において前記第1不純物領域に電気的に接続された第2電極とを備え、前記第1電極と前記第2電極との電位差が変化することにより、前記第1電極と前記第2電極との間に電流を流す状態と、前記第2不純物領域に囲まれる前記第1不純物領域を空乏層化させて前記第1電極と前記第2電極との間の電流経路を遮断する状態とを選択可能で、前記第1不純物領域と前記第1電極との間のショットキー障壁φBn1が、0.58eV<φBn1<0.95eVであり、かつ250°Cの温度でも前記ショットキー接触を確保できる、整流素子。前記第1電極の材料は、Cr、Fe、Cu、MoおよびWのいずれかである、請求項3に記載の整流素子。SiCよりなる第1導電型の第1不純物領域と、前記第1不純物領域内に形成され、かつSiCよりなり、かつ平面的に見て前記第1不純物領域を囲むように形成された第2導電型の第2不純物領域と、前記第1不純物領域とショットキー接触し、かつ前記第2不純物領域と電気的に接続された第1電極と、前記第1電極とは異なる電位を印加可能であり、かつ前記第1電極が形成された前記第1不純物領域の表面の裏面側において前記第1不純物領域に電気的に接続された第2電極とを備え、前記第1電極と前記第2電極との電位差が変化することにより、前記第1電極と前記第2電極との間に電流を流す状態と、前記第2不純物領域に囲まれる前記第1不純物領域を空乏層化させて前記第1電極と前記第2電極との間の電流経路を遮断する状態とを選択可能で、前記第1不純物領域と前記第1電極との間のショットキー障壁φBn1が、0.48eV<φBn1<0.84eVであり、かつ250°Cの温度でも前記ショットキー接触を確保できる、整流素子。前記第1電極の材料は、Ti、Cr、Fe、Cu、Zn、Mo、Te、Sn、PbおよびWのいずれかである、請求項3に記載の整流素子。前記第1不純物領域は凸部を有し、前記凸部の上面において前記第1不純物領域と前記第1電極とがショットキー接触し、かつ前記凸部の側面において前記第2不純物領域と前記第1電極とが接触することを特徴とする、請求項1~6のいずれかに記載の整流素子。前記凸部における第1不純物領域の不純物濃度が前記凸部以外の前記第1不純物領域の不純物濃度よりも低いことを特徴とする、請求項7に記載の整流素子。前記第1不純物領域は凸部を有し、前記凸部の上面および側面において前記第1不純物領域と前記第1電極とがショットキー接触することを特徴とする、請求項1~6のいずれかに記載の整流素子。請求項1~9に記載の整流素子を複数備え、複数の前記整流素子における前記第1不純物領域の各々は、平面的に見てマトリクス状あるいはストライプ状に形成されていることを特徴とする、整流素子。前記第1不純物領域は相対的に不純物濃度の高い第1導電型の高濃度不純物領域を有し、かつ前記高濃度不純物領域と前記第1電極とがショットキー接触することを特徴とする、請求項1~10のいずれかに記載の整流素子。しかしながら、従来のSBDにおいては、定常損失を低減しつつ耐圧を向上することは困難であった。以下、そのことを説明する。定常損失を低減するためには、順方向電流の立ち上がり電圧VFを小さくすれば良い。立ち上がり電圧VFはショットキー障壁高さφBnによって決まるので、半導体層ドリフト層102またはドリフト層112の不純物濃度を高濃度にしたり、ショットキー電極アノード電極103またはアノード電極113として仕事関数の小さい材料を選択したりすれば、ショットキー障壁高さφBnが低くなり、定常損失を低減することができる。しかし、ショットキー障壁高さφBnが低くなると、逆方向電圧の印加時において、漏れ電流が増大し、耐圧も低下する。一方、耐圧を向上するためにショットキー電極の障壁高さφBnを高くすると、順方向電流の立ち上がり電圧が大きくなり、定常損失が増加する。したがって、本発明の目的は、定常損失を低減しつつ耐圧を向上することのできる整流素子を提供することである。本発明の整流素子は、ワイドバンドギャップ半導体よりなる第1導電型の第1不純物領域と、第1不純物領域内に形成され、かつ平面的に見て第1不純物領域を囲むように形成された第2導電型の第2不純物領域と、第1不純物領域とショットキー接触し、かつ第2不純物領域と電気的に接続された第1電極と、第1電極とは異なる電位を印加可能であり、かつ第1不純物領域に電気的に接続された第2電極とを備えている。第1電極と第2電極との電位差が変化することにより、第1電極と第2電極との間に電流を流す状態と、第2不純物領域に囲まれる第1不純物領域を空乏層化させて第1電極と第2電極との間の電流経路を遮断する状態とを選択可能である。本発明の整流素子の製造方法は、ワイドバンドギャップ半導体よりなる第1不純物領域の表面に、平面的に見て第1不純物領域を囲むように第1不純物領域とは異なる導電型の第2不純物領域を形成する工程と、第1不純物領域とショットキー接触し、かつ第2不純物領域と電気的に接続された第1電極を形成する工程と、第1電極とは異なる電位を印加可能であり、かつ第1不純物領域に電気的に接続された第2電極を形成する工程とを備えている。第1電極と第2電極との電位差が変化することにより、第1電極と第2電極との間に電流を流す状態と、第2不純物領域に囲まれる第1不純物領域を空乏層化させて第1電極と第2電極との間の電流経路を遮断する状態とを選択可能であるように、第1不純物領域の不純物濃度が調整される。本発明の整流素子およびその製造方法によれば、第1電極の電位が第2電極の電位よりも高い場合順方向電圧が印加された場合には、第2不純物領域に囲まれる第1不純物領域に空乏層化されていない部分ができるので、この部分を介して第1電極と第2電極との間に電流が流れる。一方、第2電極の電位が第1電極の電位よりも高い場合逆方向電圧が印加された場合には、第2の不純物領域に囲まれる第1の不純物領域が空乏層化することにより第1電極と第2電極との間の電流経路が遮断される。このように、本発明においては、ショットキー障壁によって電流が制御されるのではなく、第2不純物領域に囲まれる第1不純物領域の空乏層によって電流が制御される。したがって、小さい順方向電圧で上記電流経路が形成されるように空乏層を調整することで、定常損失を低減することができる。また、第1不純物領域の不純物濃度は低いので、逆方向電圧印加時には大きな空乏層が第1不純物領域に形成される。これにより、整流素子の耐圧を向上することができる。また、第1電極と第1不純物領域とがショットキー接合しているので、第1電極と第1不純物領域とで構成されるショットキー障壁による耐圧向上の効果も得られる。本発明の整流素子において好ましくは、第1不純物領域は凸部を有しており、凸部の上面において第1不純物領域と第1電極とがショットキー接触しており、かつ凸部の側面において第2不純物領域と第1電極とが接触している。上記製造方法において好ましくは、第1不純物領域に凸部を形成する工程をさらに備えている。第2不純物領域を形成する工程において、凸部の側面に第2不純物領域を形成する。これにより、凸部の内部が第1電極と第2電極との間の電流経路として規定される。逆方向電圧印加時には、凸部の側面の第2不純物領域との境界から凸部の内部へ空乏層が延び、凸部の内部が空乏層化される。したがって、上記電流経路を容易に遮断することができ、電流を制御し易くなる。また耐圧を向上することができる。本発明の整流素子において好ましくは、凸部における第1不純物領域の不純物濃度が凸部以外の第1不純物領域の不純物濃度よりも低い。これにより、逆方向電圧印加時に凸部内部へ空乏層が延びやすくなる。本発明の整流素子において好ましくは、第1不純物領域は凸部を有しており、凸部の上面および側面において第1不純物領域と第1電極とがショットキー接触している。上記製造方法において好ましくは、第1不純物領域に凸部を形成する工程をさらに備えている。第2不純物領域を形成する工程において、凸部の肩部に第2不純物領域を形成する。これにより、凸部の上面および側面に第1不純物領域が形成されるので、凸部の上面にのみ第1不純物領域を形成する場合に比べて第1不純物領域の表面積を増加することができる。したがって、順方向電流の電流量を増加することができる。本発明の整流素子において好ましくは、上記のいずれかの整流素子を複数備えている。複数の整流素子における第1不純物領域の各々は、平面的に見てマトリクス状あるいはストライプ状に形成されている。これにより、複数の上記整流素子が均一に形成される。本発明の整流素子において好ましくは、第1不純物領域は相対的に不純物濃度の高い第1導電型の高濃度不純物領域を有しており、かつ高濃度不純物領域と第1電極とがショットキー接触している。これにより、第1不純物領域全体の不純物濃度を高濃度にすることなく、第1不純物領域と第1電極とのショットキー障壁を低下させることができる。上記製造方法において好ましくは、第1不純物領域および第2不純物領域の表面を熱酸化することにより熱酸化膜を形成する工程と、熱酸化膜を除去する工程とをさらに備えている。これにより、第1不純物領域および第2不純物領域の表面の損傷部分を熱酸化膜とともに除去することができるので、第1不純物領域および第2不純物領域と、第1電極との接触性が向上する。本発明の整流素子およびその製造方法によれば、定常損失を低減しつつ耐圧を向上することができる。以下、本発明の実施の形態について、図を用いて説明する。実施の形態1図1は、本発明の実施の形態1における整流素子の構成を示す断面図である。なお、図1は、後述する図2および図3におけるI-I線に沿う断面図である。図1を参照して、整流素子10は、n半導体基板20と、第1不純物領域としてのn半導体層2と、第2不純物領域としてのp型半導体層5a、5bと、アノード電極8と、第2電極としてのカソード電極4とを備えている。アノード電極8は、第1電極としてのショットキー電極3とAlアルミニウム電極7とを有している。n半導体基板20上にはn半導体層2が形成されている。n半導体層2の主表面1aにはp型半導体層5a、5bの各々が形成されている。p型半導体層5a、5bの各々は平面的に図2および図3参照見ると同一の領域であり、n半導体層2は、主表面1aにおいてp型半導体層5a、5bの各々に囲まれている。n半導体層2およびp型半導体層5a、5bの主表面1aにはショットキー電極3が形成されている。ショットキー電極3は、n半導体層2とショットキー接触しており、かつp型半導体層5a、5bの各々と電気的に接続されている。ショットキー電極3上にはAl電極7が形成されており、ショットキー電極3と電気的に接続されている。n半導体基板20の裏面1bにはカソード電極4が形成されている。カソード電極4とn半導体基板20とはオーミック接触している。n半導体基板20およびn半導体層2は、SiC、窒化ガリウムGaN、またはダイヤモンドなどのワイドバンドギャップ半導体よりなっている。ショットキー電極3はたとえばWタングステン、Tiチタン、Niニッケル、またはMoモリブデンなどよりなっている。図2は、本発明の実施の形態1における整流素子の構成を示す平面図である。図1および図2を参照して、n半導体基板20上にn半導体層2とp型半導体層5a、5bとが形成されており、矩形の平面形状を有する複数のn半導体層2がマトリクス状に配列している。n半導体層2を取り囲むようにp型半導体層5a、5bが形成されている。n半導体層2とp型半導体層5a、5bとの双方の表面に接触するようにアノード電極8が形成されている。n半導体層2の平面形状は、矩形である場合の他、多角形でもよいし、円であってもよい。また、図3は、本発明の実施の形態1における他の整流素子の構成を示す平面図である。図1および図3を参照して、n半導体基板20上にn半導体層2とp型半導体層5a、5bが形成されており、細長い矩形の平面形状を有する複数のn半導体層2がストライプ状に配列している。n半導体層2を取り囲むようにp型半導体層5a、5bが形成されている。n半導体層2とp型半導体層5a、5bとの双方の表面に接触するようにアノード電極8が形成されていてもよい。なお、図1~図3を参照して、整流素子10の具体的寸法はたとえば以下の通りである。n半導体基板20の厚さd1は約0.38mmであり、n半導体層2の厚さd2は13μm以下である。また、p型半導体層5a、5bの各々の厚さd4は約1.0μmであり、p型半導体層5a、5bの各々に囲まれるn半導体層2の幅d3は約0.5μmである。また、p型半導体層5a、5bの各々の幅は約1.0μmである。p型半導体層5a、5bの各々の幅d5は3μm以下である。また、n半導体基板20の不純物濃度は約1×1019/cm3である。n半導体層2の不純物濃度は1×1016/cm3以下であり、1×1016/cm3程度であることが好ましい。また、n半導体層2とショットキー電極3との間のショットキー障壁φBn1の好ましい範囲は、n半導体層2の不純物濃度、使用温度によって以下のように変化する。n半導体層2の不純物濃度がたとえば1×1014/cm3~1×1018/cm3である場合、ショットキー障壁φBnが0.68eV<φBn1<1.05eVであることが好ましい。0.68eV<φBn1とすることで、250°Cの温度でもn半導体層2とショットキー電極3とのショットキー接触を確保することができる。また、φBn1<1.05eVとすることで、1A/cm3の電流を流すのに必要な電圧を0.3V以下にすることができる。ショットキー障壁φBn1が上記範囲となることが期待できるショットキー電極3の材料としては、たとえばCu銅、Moモリブデン、Wタングステン、またはRuルテニウムなどが挙げられる。また、n半導体層2の不純物濃度がたとえば1×1015/cm3~1×1018/cm3である場合、ショットキー障壁φBn1が0.58eV<φBn1<0.95eVであることが好ましい。0.58eV<φBn1とすることで、250°Cの温度でもn半導体層2とショットキー電極3とのショットキー接触を確保することができる。また、φBn1<0.95eVとすることで、1A/cm3の電流を流すのに必要な電圧を0.2V以下にすることができる。ショットキー障壁φBn1が上記範囲となることが期待できるショットキー電極3の材料としては、たとえばCrクロム、Fe鉄、Cu、Mo、またはWなどが挙げられる。さらに、n半導体層2の不純物濃度がたとえば1×1016/cm3~1×1018/cm3である場合、ショットキー障壁φBn1が0.48eV<φBn1<0.84eVであることが好ましい。0.48eV<φBn1とすることで、250°Cの温度でもn半導体層2とショットキー電極3とのショットキー接触を確保することができる。また、φBn1<0.84eVとすることで、1A/cm3の電流を流すのに必要な電圧を0.1V以下にすることができる。ショットキー障壁φBn1が上記範囲となることが期待できるショットキー電極3の材料としては、たとえばTiチタン、Cr、Fe、Cu、Zn亜鉛、Mo、Teテルル、Snスズ、Pb鉛、またはWなどが挙げられる。次に、半導体層と電極との間のショットキー障壁φBnの測定方法について説明する。始めに、ショットキー障壁φBnの大きさを測定したい半導体の材料とショットキー電極の材料とを組合せたSBDを作製する。そして、このSBDに順方向および逆方向のアノード電圧をそれぞれ印加してその時に流れるアノード電流の大きさを測定し、アノード電圧とアノード電流との関係を調べる。この測定結果のうち、順方向のアノード電圧とアノード電流との関係は、通常、図4に示すようになる。図4を参照して、アノード電圧の大きい領域である領域Iでは、SBD自体の抵抗成分によってアノード電圧およびアノード電流が律則される。また、アノード電圧の小さい領域である領域IIでは、ショットキー障壁φBnによってアノード電圧およびアノード電流が律則される。以上のようなアノード電圧とアノード電流との関係を、望ましくは2つ以上の温度で調べる。本実施の形態では、-40°C、25°C室温、85°C、150°C、200°C、250°C、および300°Cの7つの温度でアノード電圧とアノード電流との関係を調べる。次に図5に示すように、領域IIにおける各温度での測定結果について、アノード電圧をアノード電流に対してセミログSemiLogプロットする。続いて、線形近似にて、アノード電圧とアノード電流との関係を近似する直線を引く。そして、この直線から、理想因子nおよび逆方向飽和電流Jsを規定する。ここで、SBDのアノード電圧とアノード電流との関係は、式1で表わされる。式1においてJnはアノード電流であり、Jsは逆方向飽和電流であり、qは電子素量であり、Vはアノード電圧であり、nは理想因子であり、kBはボルツマン定数であり、Tは絶対温度である。式1を変形して式2が得られる。式2より、図5で得られた直線の傾きが理想因子nとなり、直線の外挿の切片V=0の場合のアノード電流Jnが逆方向飽和電流Jsとなることが分かる。したがって、図5で得られた直線から、理想因子nおよび逆方向飽和電流Jsが規定される。次に図6に示すように、逆方向飽和電流Jsを温度q/kBTに対してセミログプロットする。そして、線形近似にて、逆方向飽和電流Jsと温度q/kBTとの関係を近似する直線を引き、ショットキー障壁φBnを規定する。ここで、SBDに関する理論ThermionicEmissionTheoryによれば、SBDのアノード電圧とアノード電流との関係は、式3で表わされる。式3において、Aはリチャードソン定数である。式3より、図6で得られた直線の傾きがショットキー障壁φBnとなることが分かる。したがって、図6で得られた直線から、ショットキー障壁φBnが規定される。整流素子10は、アノード電極8とカソード電極4との電位が変化することにより、ショットキー電極3とカソード電極4との間に電流を流す状態と、p型半導体層5a、5bの各々に囲まれるn半導体層2を空乏層化させてショットキー電極3とカソード電極4との間の電流経路を遮断する状態とを選択可能である。続いて、本実施の形態における整流素子10の具体的な動作原理について、図7~図9を用いて説明する。図7は、アノード電極とカソード電極とが同電位の状態における整流素子を説明するための図である。図7を参照して、アノード電極8とカソード電極4とが同電位であると、n半導体層2とp型半導体層5a、5bの各々との境界に、空乏層9a、9bの各々が形成される。空乏層9aは、p型半導体層5aとn半導体層2との境界からn半導体層2内へ延びて、空乏層9bは、p型半導体層5bとn半導体層2との境界からn半導体層2内へ延びる。なお、空乏層9a、9bの各々は、図示しない位置において繋がっていてもよい。ここで、アノード電極8とカソード電極4とが同電位の場合、空乏層9aと空乏層9bとは、p型半導体層5a、5bの各々に囲まれるn半導体層2における交差部分Cにおいてわずかに交差するように延びる。これにより、p型半導体層5a、5bの各々に囲まれるn半導体層2が空乏層化される。その結果、アノード電極8とカソード電極4との間の電流経路が遮断される。アノード電極8とカソード電極4との間の電流経路とは、アノード電極8からn半導体層2およびn半導体基板20を介してカソード電極4へ延びる電流経路である。整流素子10においては、アノード電極8とカソード電極4とが同電位の状態で空乏層9aと空乏層9bとがわずかに交差するように延びるように、p型半導体層5a、5bの各々に囲まれるn半導体層2の幅d3と、空乏層9a、9bの大きさとが規定されている。空乏層9a、9bの大きさは、p型半導体層5a、5bの各々の不純物濃度およびn半導体層2の不純物濃度により規定可能である。図8は、順方向電圧が印加された場合における整流素子を説明するための図である。図8を参照して、アノード電極8の電位がカソード電極4の電位よりも高いと順方向電圧が印加されると、空乏層9a、9bの各々は、図7の状態よりも図中横方向幅方向および図中上方向に収縮する。空乏層9a、9bが収縮すると、p型半導体層5a、5bの各々に囲まれるn半導体層2に空乏層化されていない部分電流経路ができる。図8において電流経路は幅dを有している。この電流経路を介して、アノード電極8とカソード電極4との間に電流Iが流れる。言い換えれば、n半導体層2およびn半導体基板20を介して、アノード電極8とカソード電極4との間に電流が流れる。順方向電圧が大きくなる程、空乏層9a、9bの各々は収縮するので、電流経路の幅dは大きくなり、流れる電流の量が増加する。さらに順方向電圧が大きくなると、n半導体層2とp型半導体層5a、5bとのpn接合が順方向にされているので、pn接合による電流も加わり、さらに電流の量が増加する。上述のように整流素子10においては、整流素子10のアノード電極8とカソード電極4とが同電位の状態で、空乏層9aと空乏層9bとはわずかに交差するように延びている。このため、空乏層9a、9bが少しでも収縮すると、p型半導体層5a、5bの各々に囲まれるn半導体層2に電流経路ができて電流が流れる。したがって、整流素子10に印加される順方向電圧が小さくてもアノード電極8とカソード電極4との間に電流が流れる。図9は、逆方向電圧が印加される場合における整流素子を説明するための図である。図9を参照して、カソード電極4の電位がアノード電極8の電位よりも高いと逆方向電圧が印加されると、空乏層9aと空乏層9bとが一体化した空乏層9が深さ方向に延びる。このとき、p型半導体層5a、5bの各々に囲まれるn半導体層2は空乏化されており、アノード電極8とカソード電極4との間の電流経路は空乏層9により遮断されている。また、逆方向電圧がさらに大きくなると、カソード電極4とp型半導体層5a、5bの各々との間のn半導体層2の厚さWが厚くなり、漏れ電流も減少する。上述のように整流素子10においては、アノード電極8とカソード電極4とが同電位の状態で、空乏層9aと空乏層9bとはわずかに交差するように延びている。このため、アノード電極8とカソード電極4とが同電位の状態で既にアノード電極8とカソード電極4との間の電流経路が遮断されているので、印加される逆方向電圧が小さくても整流素子10には電流が流れない。続いて、本実施の形態における整流素子の製造方法について、図10~図13を用いて説明する。始めに図10を参照して、SiCよりなるn半導体基板20を準備する。n半導体基板20は、N窒素を不純物として1×1019/cm3の不純物濃度を有する。そして、たとえば厚さ12μm程度のSiCよりなるn半導体層2をn半導体基板20上にエピタキシャル成長させる。n半導体層2の成長は、たとえばCVDChemicalVaporDeposition法によって行なわれ、原料ガスとしてSiH4とC3H8とを用い、不純物ガスとして窒素ガスを用いて行なわれる。これにより、n半導体層2の不純物濃度がたとえば1×1015/cm3とされる。次に、ドライ酸素を供給して、n半導体層の主表面1aを1200°C以下の温度で熱酸化することによって、たとえば厚さ50nmの熱酸化膜23をn半導体層2の主表面1a上に形成する。そして、たとえばCVD法を用いて、厚さ1μm以下のSiO2よりなる酸化膜24を熱酸化膜23上に形成する。次に図11を参照して、酸化膜24上に所定パターンのレジスト図示なしを形成し、このレジストをマスクとして、RIEReactiveIonEtchingにより熱酸化膜23および酸化膜24をエッチングする。これにより所定の領域に孔24aが開口され、孔24aの底部にはn半導体層2の主表面1aが露出する。続いて、n半導体層2を500°Cまで加熱し、酸化膜24をマスクとしてたとえばAl、Bボロンなどの不純物をn半導体層2へイオン注入する。これにより、n半導体層2の主表面1aにp型半導体層5a、5bの各々が形成される。p型半導体層5a、5bの各々の深さはたとえば1.0μmとされ、不純物濃度はたとえば1×1018/cm3とされる。次に図12を参照して、フッ酸などの溶液を用いて、酸化膜24および熱酸化膜23を除去する。これにより、n半導体層2の主表面1a全面が露出される。そして、たとえば1700°C程度の温度で20分間、n半導体層2をアニールし、p型半導体層5a,5bに注入した不純物を電気的に活性化する。続いて、ドライ酸素を供給して、n半導体層2を1200°C以下の温度で熱酸化することによって、n半導体層2の主表面1a上に厚さ50nmの熱酸化膜25を形成する。次に図13を参照して、フッ酸などの溶液を用いて熱酸化膜25を除去する。そして、たとえば蒸着法などを用いて、W、Ti、Ni、またはMoなどよりなる厚さ0.1μm程度のショットキー電極3をn半導体層2の主表面1a上に形成する。これにより、所定形状のショットキー電極3が形成される。ここで、熱酸化膜25を形成してこの熱酸化膜25を除去することにより、上述のイオン注入やアニールにより損傷したn半導体層2およびp型半導体層5a、5bの表面を熱酸化膜25とともに除去し、ショットキー電極3を清浄な表面上に形成することができる。その後、たとえば蒸着法などを用いて、ショットキー電極3上に厚さ3~5μmのAl電極7を形成し、n半導体基板20の裏面1bにカソード電極4を形成する。以上の工程により、図3に示す整流素子10が完成する。本実施の形態の整流素子10によれば、ショットキー障壁によっても電流が制御されるが、主にp型半導体層5a、5bの各々に囲まれるn半導体層2の空乏層によって電流が制御される。したがって、小さい順方向電圧で上記電流経路が形成されるように空乏層を調整することで、定常損失を低減することができる。また、n半導体層2の不純物濃度は低いので、逆方向電圧印加時には大きな空乏層がn半導体層2に形成される。これにより、漏れ電流が減少し、整流素子の耐圧を向上することができる。また、ショットキー電極3とn半導体層2とがショットキー接合しているので、ショットキー電極3とn半導体層2とで構成されるショットキー障壁による耐圧向上の効果も得られる。実施の形態2図14は、本発明の実施の形態2における整流素子の構成を示す断面図である。図14を参照して、本実施の形態の整流素子10aにおいて、n半導体層2はその表面に凸部12を有している。凸部12は、n半導体基板20の表面に均一にエピタキシャル成長されたn半導体層2において、凸部12以外の領域に溝13を形成することによって形成されている。凸部12の側面12bおよび溝13の底面にはp型半導体層5a、5bの各々が形成されており、凸部12内においてn半導体層2はp型半導体層5a、5bの各々に囲まれている。そして、凸部12の上面12aおよび側面12bと、溝13の底面とを覆うように、ショットキー電極3が形成されている。これにより、ショットキー電極3は、凸部12の上面12aにおいてn半導体層2にショットキー接触し、凸部12の側面12bおよび溝13の底面においてp型半導体層5a、5bに電気的に接触している。ショットキー電極3の上にはAl電極7が形成されている。整流素子10aの具体的寸法はたとえば以下の通りである。凸部12の高さd6は1μmであり、幅d7は1μmである。p型半導体層5a、5bの各々に囲まれるn半導体層2の幅d8は0.65μmである。n半導体層2の下面から溝13の底面までの厚さd9は12μm以下であり、p型半導体層5a、5bの各々の厚さd10は0.3μmである。なお、これ以外の構成は実施の形態1における整流素子10の構成とほぼ同様である。よって、同一または相当する部分には同一の参照番号を付しその説明は繰返さない。続いて、本実施の形態における整流素子10aの動作原理について、図15~図17を用いて説明する。図15は、アノード電極とカソード電極とが同電位の状態における整流素子を説明するための図である。図15を参照して、アノード電極8とカソード電極4とが同電位であると、n半導体層2とp型半導体層5a、5bの各々との境界に空乏層9a、9bの各々が形成される。空乏層9aは、図中左側の側面12bから凸部12の内部へ図中右方向へ延び、かつ図中左側の溝13の底面から下方向へ延びる。空乏層9bは、図中右側の側面12bから凸部12の内部へ図中左方向へ延び、かつ図中左側の溝13の底面から下方向へ延びる。ここで、アノード電極8とカソード電極4とが同電位の場合、空乏層9aと空乏層9bとは、凸部12における交差部分Cにおいてわずかに交差するように延びる。これにより、p型半導体層5a、5bの各々に囲まれるn半導体層2、言い換えれば凸部12のn半導体層2が空乏層化される。その結果、アノード電極8、n半導体層2、およびカソード電極4と繋がる電流経路が遮断される。加えて、アノード電極8、p型半導体層5aまたは5b、およびn半導体層2と繋がる電流経路は、pn接合により電流が流れない状態であるため、アノード電極8とカソード電極4との間に電流は流れない。図16は、順方向電圧が印加された場合における整流素子を説明するための図である。図16を参照して、アノード電極8の電位がカソード電極4の電位よりも高いと順方向電圧が印加されると、空乏層9a、9bの各々は図15の状態よりも図中横方向幅方向および図中上方向に収縮する。特に空乏層9a、9bが図中横方向に収縮すると、凸部12の内部に空乏層化されていない部分電流経路ができる。図16において電流経路は幅dを有している。この電流経路を介して、アノード電極8とカソード電極4との間に電流Iが流れる。図17は、逆方向電圧が印加される場合における整流素子を説明するための図である。図17を参照して、カソード電極4の電位がアノード電極8の電位よりも高いと逆方向電圧が印加されると、空乏層9aと空乏層9bとが一体化した空乏層9が下方向に延びる。このとき、凸部12内は空乏層化されており、アノード電極8とカソード電極4との間の電流経路は空乏層9により遮断されている。続いて、本実施の形態における整流素子10aの製造方法について、図18~図21を用いて説明する。始めに実施の形態1と同様の製造工程を経て、図10に示す構造を得る。なお、n半導体層2のエピタキシャル成長の際、CVD法に用いる不純物ガスの割合を減らすことで、凸部12とされる部分n半導体層2の上部の不純物濃度をそれ以外の部分n半導体層2の下部の不純物濃度よりも低くして、逆方向電圧印加の際に凸部12内部へ空乏層が延びやすくしてもよい。この場合、たとえばn半導体層2の上部の不純物濃度は1×1015/cm3程度とされ、たとえばn半導体層2の下部の不純物濃度は1×1016/cm3程度とされる。また、図10におけるn半導体層2の厚さは13μm以下であることが好ましい。次に図18を参照して、酸化膜24上に所定パターンのレジスト図示なしを形成する。そして、このレジストをマスクとして、酸化膜24、熱酸化膜23、およびn半導体層2の上部をたとえばRIEを用いてエッチングする。これにより、n半導体層2内に溝13が形成され、エッチングされなかった部分に凸部12が形成される。酸化膜24および熱酸化膜23のエッチングにはたとえばCF4系ガスが用いられ、n半導体層2のエッチングにはたとえばSF6とO2との混合ガスが用いられる。n半導体層2はたとえば1μmの深さだけエッチングされる。次に図19を参照して、n半導体層2を500°Cまで加熱し、酸化膜24をマスクとしてたとえばAl、Bなどの不純物をn半導体層2へイオン注入する。これにより、凸部12の上面12aおよび側面12bにp型半導体層5a、5bが形成される。p型半導体層5a、5bの深さはたとえば0.3μmとされ、不純物濃度はたとえば1×1018/cm3とされる。次に図20を参照して、フッ酸などの溶液を用いて、酸化膜24および熱酸化膜23を除去する。これにより、凸部12の上面12a、側面12b、および溝13の底面が露出される。そして、たとえば1700°C以下の温度で20分間、n半導体層2をアニールし、p型半導体層5a,5bに注入した不純物を電気的に活性化する。続いて、ドライ酸素を供給して、n半導体層2およびp型半導体層5a,5bを1200°C以下の温度で熱酸化することによって、凸部12の上面12aおよび側面12bと、溝13の底面とに、厚さ50nmの熱酸化膜25を形成する。次に図21を参照して、フッ酸などの溶液により熱酸化膜25を除去し、n半導体層2の表面を清浄な表面にする。続いて、たとえば蒸着法などを用いて、凸部12の上面12aおよび側面12bと、溝13の底面とに、厚さ0.1μmのショットキー電極3となる膜を形成する。その後、実施の形態1と同様の方法により、ショットキー電極3上にAl電極7を形成し、n半導体基板20の裏面1bにカソード電極4を形成する。以上の工程により、図14に示す整流素子10aが完成する。本実施の形態の整流素子10aによれば、凸部12の内部が電流経路として規定される。逆方向電圧印加時には、凸部12の側面12bから内部へ空乏層9a、9bが延び、凸部12の内部が空乏層化される。したがって、電流経路を容易に遮断することができ、電流を制御し易くなる。また耐圧を向上することができる。実施の形態3図22は、本発明の実施の形態3における整流素子の構成を示す断面図である。図22を参照して、本実施の形態の整流素子10bは、実施の形態2の整流素子10aの構成と比較して、p型半導体層5a、5bの各々の位置が異なる。p型半導体層5a、5bの各々は、凸部12の側面12bには形成されておらず、溝13の底面のみに形成されている。また、凸部12の上面12aおよび側面12bと、溝13の底面とを覆うようにショットキー電極3が形成されている。これにより、ショットキー電極3は、凸部12の上面12aおよび側面12bにおいてn半導体層2にショットキー接触し、溝13の底部においてp型半導体層5a、5bの各々に電気的に接触している。整流素子10bの具体的寸法はたとえば以下の通りである。凸部12の幅d7は0.65μmであり、p型拡散層5a、5bの各々の厚さd10は、たとえば0.5μmである。なお、これ以外の構成は実施の形態2における整流素子10aの構成とほぼ同様である。よって、同一または相当する部分には同一の参照番号を付しその説明は繰返さない。本実施の形態の整流素子10bは、p型半導体層5a、5bから延びる空乏層9a、9bによって、アノード電極8とカソード電極4との間に電流を流す状態と、アノード電極8とカソード電極4との間の電流経路を遮断する状態とを選択可能である。図22では、空乏層9a、9bの各々が凸部12の下部へ延びて交差部分Cにて互いに交差し、これにより電流経路が遮断された状態を示している。続いて、本実施の形態における整流素子10bの製造方法について、図23~図26を用いて説明する。始めに、実施の形態2の製造工程と同様の製造工程を経て、図18の構造を得る。次に図23を参照して、たとえばLPLowPressureCVD法を用いて、TEOSTetraEthylOrthoSilicateよりなる厚さ0.5μm以下の酸化膜26を形成する。酸化膜26は、酸化膜24上と、凸部12の側面12bと、溝13の底面上とに形成される。次に図24を参照して、たとえばRIEなどを用いて、酸化膜26を均一にエッチバックする。これにより、酸化膜24上および溝13の底面上に存在する酸化膜26が完全に除去され、凸部12の側面12bにのみ酸化膜26が残る。これにより、溝13の底面が露出し、凸部12が酸化膜24および26で完全に覆われた状態になる。続いて、n半導体層2を500°Cまで加熱し、酸化膜24および26をマスクとしてたとえばAl、Bボロンなどの不純物をn半導体層2へイオン注入する。これにより、溝13の底面にp型半導体層5a、5bの各々が形成される。p型半導体層5a、5bの各々の深さはたとえば0.5~1.0μmとされ、不純物濃度はたとえば1×1018/cm3とされる。次に図25を参照して、フッ酸などの溶液を用いて、熱酸化膜23、酸化膜24および26を除去する。続いて、たとえば1700°C以下の温度で20分間、n半導体層2をアニールし、p型半導体層5a,5bに注入した不純物を電気的に活性化する。次に、ドライ酸素を供給して、n半導体層2およびp型半導体層5a,5bを1200°C程度の温度で熱酸化することによって、凸部12の上面12aおよび側面12bと、溝13の底面とに、厚さ50nmの熱酸化膜23を形成する。次に図26を参照して、フッ酸などの溶液により熱酸化膜23を除去し、n半導体層2とp型半導体層5a,5bの表面を清浄な表面にする。続いて、たとえば蒸着法などを用いて、凸部12の上面12aおよび側面12bと、溝13の底面とに、厚さ0.1μmのショットキー電極3となる膜を形成する。その後、実施の形態1と同様の方法により、ショットキー電極3上にAl電極7を形成し、半導体基板20の裏面1bにカソード電極4を形成する。以上の工程により、図22に示す整流素子10bが完成する。本実施の形態の整流素子10bによれば、凸部12の上面12aに加えて側面12bにもn半導体層2が形成されるので、凸部の上面にのみn半導体層2を形成する場合に比べてショットキー電極3と接触するn半導体層2の表面積を増加することができる。したがって、順方向電流の電流量を増加することができる。また、溝13の底面にあるp型半導体層5a,5bからn半導体層2に空乏層9a、9bが縦方向と横方向に延びることで凸部12の底面側面12bの下方部分のn半導体層を空乏層化して、電流経路を容易に遮断することができるので、電流を制御し易くなる。また耐圧を向上することができる。実施の形態4図27は、本発明の実施の形態4における整流素子の構成を示す断面図である。図27を参照して、本実施の形態の整流素子10cは、実施の形態2の整流素子10aの構成と比較して、高濃度不純物領域としてのn型半導体層6が形成されている点において異なる。n型半導体層6は凸部12の上面12aに形成されており、ショットキー電極3とショットキー接触している。またn型半導体層6は、凸部12においてその周囲をn半導体層2に取り囲まれている。n型半導体層6の不純物濃度はn半導体層2の不純物濃度よりも高い。なお、これ以外の構成は実施の形態2における整流素子10aの構成とほぼ同様である。よって、同一または相当する部分には同一の参照番号を付しその説明は繰返さない。本実施の形態の整流素子10cによれば、n半導体層2の不純物濃度を高濃度にすることなく、n型半導体層6とショットキー電極3とのショットキー障壁φBn1を低下させることができる。図28は、本発明の実施の形態4における他の整流素子の構成を示す断面図である。図28を参照して、本実施の形態の整流素子10dは、実施の形態3の整流素子10bの構成と比較して、高濃度不純物領域としてのn型半導体層6が形成されている点において異なる。n型半導体層6は凸部12の上面12aに形成されており、ショットキー電極3とショットキー接触している。またn型半導体層6は、凸部12の内部においてその周囲をn半導体層2に取り囲まれている。n型半導体層6の不純物濃度はn半導体層2の不純物濃度よりも高い。なお、これ以外の構成は実施の形態3における整流素子10bの構成とほぼ同様である。よって、同一または相当する部分には同一の参照番号を付しその説明は繰返さない。図28の整流素子10dにおいても、図27の整流素子と同様の効果を得ることができる。以上に開示された実施の形態はすべての点で例示であって制限的なものではないと考慮されるべきである。本発明の範囲は、以上の実施の形態ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての修正や変形を含むものと意図される。"