"酸化物と窒化物と酸窒化物とのいずれかを用いて形成された絶縁膜と、前記絶縁膜下に配置され、硫黄SとセレンSeとテルルTeとのうち少なくとも1種の元素が前記絶縁膜との界面に存在する、シリコンSiを用いて形成されたSi半導体部と、を備えたことを特徴とする半導体装置。前記界面における前記元素の面密度が、1×109cm-2以上、7×1014cm-2以下であることを特徴とする請求項1記載の半導体装置。前記Si半導体部は、ワイア状の構造に形成されていることを特徴とする請求項1又は2記載の半導体装置。前記ワイア状の構造の上面が、001方位を有し、かつ、側面が、100方位を有することを特徴とする請求項3記載の半導体装置。基板上に形成されたシリコンSi半導体部に、硫黄SとセレンSeとテルルTeとのうち少なくとも1種の元素を注入する工程と、前記元素が注入されたSi半導体部上に、加熱処理を行いながら酸化物と窒化物と酸窒化物とのいずれかを用いた絶縁膜を形成する工程と、を備えたことを特徴とする半導体装置の製造方法。本発明の実施形態は、水素終端よりも強い界面終端構造を有する半導体装置およびその製造方法を提供することを目的の1つとする。また、Siナノワイアのサイズを制御することを可能とする半導体装置およびその製造方法を提供することを他の目的の1つとする。実施形態の半導体装置は、絶縁膜とSi半導体部とを備えている。絶縁膜は、酸化物と窒化物と酸窒化物とのいずれかを用いて形成される。Si半導体部は、前記絶縁膜下に配置され、硫黄SとセレンSeとテルルTeとのうち少なくとも1種の元素が前記絶縁膜との界面に存在する、シリコンSiを用いて形成される。また、実施形態の半導体装置の製造方法は、基板上に形成されたシリコンSi半導体部に、硫黄SとセレンSeとテルルTeとのうち少なくとも1種の元素を注入する工程と、前記元素が注入されたSi半導体部上に、加熱処理を行いながら酸化物と窒化物と酸窒化物とのいずれかを用いた絶縁膜を形成する工程と、を備えたことを特徴とする。第1の実施形態第1の実施形態について、以下、図面を用いて説明する。図1には、第1の実施形態における半導体装置の構成の一例を示す断面図が示されている。図1aでは、第1の実施形態における半導体装置として、例えば、シリコンSiナノワイアによるメモリ素子の一例を示す。かかる半導体装置では、図面奥に向かって、MOSFETMetal-Oxide-SemiconductorField-effectTransistorが多数個、一列に並んだ構造を有する。例えば、NAND列、或いはNANDstring等と呼ばれる構造である。かかる半導体装置は、例えば、NAND型フラッシュメモリの一例となる。図1aにおいて、Si半導体基板200上には、Si半導体膜202が形成される。Si半導体膜202は、例えば、図面奥側に向かって延びる、ワイア状の構造に形成されている。そして、例えば、図面奥に向かって、p型とn型のSi半導体領域が交互に並んだ構造にすると好適である。Si半導体膜202は、Si半導体部の一例となる。例えば、1辺のサイズが10nm以下のSi半導体膜202が形成される。Si半導体膜202の周囲、ここでは、上面および側面には、シリコン酸化膜SiO2膜210が形成される。ここでは、一例として、シリコン酸化膜210を用いているが、これに限るものではない。例えば、酸化物の代わりに、窒化物、或いは酸窒化物であっても構わない。具体的には、シリコン酸化膜210の代わりに、シリコン窒化膜SiN膜或いはシリコン酸窒化膜SiON膜であっても構わない。第1の実施形態における半導体装置では、Si半導体膜202とシリコン酸化膜210との界面に、硫黄SとセレンSeとテルルTeとのうち少なくとも1種の元素以下、これらの元素を総称して元素Aともいうを存在させる。かかる元素Aは、図1bに示すように、シリコン酸化膜210の酸素Oと接続しない、Si半導体膜202におけるSiのダングリングボンドと結合し、シリコン酸化膜210との界面において終端している。これにより、Si半導体膜202とシリコン酸化膜210との界面を安定させることができる。シリコン酸化膜210は、例えばトンネル絶縁膜となる。シリコン酸化膜210は、例えば、1nmの膜厚で形成される。シリコン酸化膜210の周囲、ここでは、上面および側面には、Si窒化膜SiN膜220が形成される。Si窒化膜220は、電荷蓄積膜の一例となる。Si窒化膜220は、化学量論比Si3N4よりもSiを多量に入れた窒化シリコンSiNを用いると好適である。Si窒化膜220は、例えば、0.5nmの膜厚で形成される。Si窒化膜220の周囲、ここでは、上面および側面には、シリコン酸化膜SiO2膜230が形成される。シリコン酸化膜230は、ブロック膜の一例となる。シリコン酸化膜230は、例えば、1nmの膜厚で形成される。そして、シリコン酸化膜230の周囲、ここでは、上面および側面であって、制御電極ゲート電極部分に、ポリシリコン膜240が形成される。また、ソース/ドレインの部分をレジストで覆い、制御電極ゲート電極部分に形成されたポリシリコン膜240にボロンがドープされているボロンドープポリシリコン。かかるポリシリコン膜240は、制御電極の一例となる。制御電極は、ボロンがドープされたため、実効仕事関数が大きくなっている。これにより、バックトンネルによる消去不良などを抑制することができる。ここで、Si半導体基板200として、例えば、p型のSi半導体基板を用いると好適である。或いは、n型のSi半導体基板であってもよい。n型のSi半導体基板を用いる場合にはp型半導体領域を形成する部分にp型不純物を注入すればよい。また、図示を省略しているが、Si半導体基板200の表面には酸化膜等の絶縁膜が形成されており、Si半導体基板200とポリシリコン膜240とは絶縁されている。或いは、Si半導体基板200として、予めSiO2膜がSi半導体膜下に形成されたSOISiliconOnInsulator基板を用いても好適である。そして、SOI基板の上層のSi半導体膜を加工して、上述したSi半導体膜202としても好適である。図2には、第1の実施形態における半導体装置の製造方法の要部工程を示すフローチャートが示されている。図2において、第1の実施形態における半導体装置の製造方法は、n型イオン注入工程S102と、Sイオン注入工程S104と、ワイア加工工程S106と、熱酸化処理工程S108と、Si窒化膜形成工程S110と、Si酸化膜形成工程S112と、電極形成工程S114という一連の工程を実施する。図3には、第1の実施形態における半導体装置の製造方法の工程断面図が示されている。図3では、n型イオン注入工程S102からSイオン注入工程S104までの各工程を示す。図3aにおいて、n型イオン注入工程S102として、p型のSi半導体基板200上の一部に選択的にn型の不純物を注入し、p型のSi半導体領域中にn型の半導体領域20を形成する。例えば、ライン幅20nmで、p型のSi半導体領域中にn型の半導体領域20n型の半導体部のラインを形成する。ここで、Si半導体基板200の上面は、結晶方位が001のものを用いる。n型のSi半導体基板を用いる場合には、逆に、基板上の一部に選択的にp型の不純物を注入し、n型のSi半導体領域中にp型の半導体領域を形成すればよい。図3bにおいて、Sイオン注入工程S104として、p型の半導体領域14とn型の半導体領域20が交互に配置されたライン構造となったSi半導体基板の表面全面に、Sをイオン注入する。注入する元素は、Sに限るものではない。上述したように、SとSeとTeとのうち少なくとも1種の元素Aを用いることができる。かかる元素Aは、上述したSi半導体膜202とシリコン酸化膜210との界面に存在させることになる。そして、Siの界面終端を行わせる。そこで、まず、界面終端に必要な量について以下に説明する。界面終端に必要な量界面でのS、Se、Teの必要量について考察する。まず、上限について考察する。Si001面のダングリングボンドの密度は、1.4×1015cm-2である。二本のダングリングボンドを一つのS、Se、Teが終端するので、面密度がその半分の7.0×1014cm-2以下でなくてはならない。しかし、現実には、基板SiとSiO2中の酸素との結合も必要なので、Sによる終端は、強度の観点からも、半分以下である方が好ましい。つまり、3.5×1014cm-2以下の方が好ましい。次に下限について考察する。熱酸化などで作った、Si001/SiO2界面を用いたMOSFETの、この界面での電荷トラップ密度は109cm-2オーダーから1012cm-2オーダーの間程度である。よって、少なくとも1.0×109cm-2以上でなくてはならない。酸化によるSiナノワイア形成では、酸素によりエッチングが起こる状態であるので、非常に多くのダングリングボンドが形成されると考えられる。よって、より好ましくは、1.0×1012cm-2以上と言える。つまり、界面でのS、Se、或いはTeに必要量は、面密度が1.0×109cm-2以上、7.0×1014cm-2以下にすると好適である。より好ましくは、1.0×1012cm-2以上、3.5×1014cm-2以下にするとなおよい。かかる量のS、Se、或いはTeにより界面ダングリングボンドの殆ど全てを終端することができる。ここで、S、Se、或いはTeなどをSi中に注入しておいて、後述するように、後から界面にS、Se、或いはTeなどをパイルアップさせる上面に集合させる場合、余ったS、Se、或いはTeなどは、Siナノワイア中には残らず、ゲート絶縁膜SiO2中、或いはゲート電極中へと外方拡散してしまう。よって、これらの元素がSiナノワイアそのものに悪影響を及ぼすことはない。よって、界面にパイルアップするように、十分に多くのS、Se、或いはTeをSi中に注入しておけばよい。また、Siナノワイアを作る深さにS、Se、Teを注入する。次に、Sイオン注入工程S104における注入量について説明する。Siナノワイアを作成する前に、S、Se、或いはTeなどをSi中に注入する場合、それ程沢山の量を注入する必要はない。界面に向かって拡散して、界面のダングリングボンドを終端してくれればそれで良い。ここで、注入量濃度を、5×1012cm-3、1×1013cm-3、1×1014cm-3、1×1015cm-3、1×1016cm-3、1×1017cm-3、1×1018cm-3、1×1019cm-3と増やしていくと、より早く界面の終端が完了することになり、大きなSiナノワイアが形成される。それぞれ注入量に対し、一辺の長さ断面が長方形の場合は、短い辺の長さに対応しているは、約0.8nm、約1.6nm、約3.2nm、約6.4nm、約10nm、約13nm、約16nm、約19nmとなった。一方、注入量濃度を1×1012cm-3未満にまで落とすと、注入しない場合と同様に、Siナノワイアは、酸化窒化、酸窒化でも同様プロセス中に消滅してしまうことがわかっている。よって、Sの注入量は1×1012cm-3以上が好適である。ここでは、例えば、1×1017cm-3の打ち込み量とする。図4には、第1の実施形態における半導体装置の製造方向の工程上面図と側面図が示されている。図4では、ワイア加工工程S106について示している。図4aでは、側面を示す。図4bでは上面を示す。ワイア加工工程S106として、エッチングにより、上述したn型ラインと直交する方向に、ワイア状のSi半導体膜202を形成する。例えば、ワイア構造部分ライン部分の幅を30nmとして、その両側を例えば14nmの深さで掘り込んで、スペース部分を形成する。これにより、図4aに示すように、Si半導体基板200の一部が凸のワイア構造部分SiロッドとなるSi半導体膜202を形成できる。これにより、Si半導体膜202は、図4bに示すように、p型のSi半導体領域14とn型の半導体領域20とが交互に配列された構造を形成できる。その際、Si半導体膜202の面のうち、ワイアが延びる方向に向かって側面の結晶方位が100、或いは-100方位になるようにSi半導体膜202を形成する。また、Si半導体膜202の上面が001方位になるようにSi半導体膜202を形成する。ここでは、Si半導体基板200の表面の結晶方位が001である基板を用いることで、Si半導体膜202の上面が001方位にできる。ここで、第1の実施形態における第一原理計算は、局所密度近似による密度汎関数法に基づいている。Siはノルム保存擬ポテンシャル、S、Se、Te、Oは、バンダービルトらによって開発された、ウルトラソフト擬ポテンシャルを用いている。第一原理計算は、最適構造、及び、その構造での系の全エネルギーなどが計算できる手法である。ここでは、界面にS、Se、Teがある場合の最適な構造と、その時の安定度合い、振動の様子などを計算により求めた。上述したように、図4aで示すSi半導体膜202の上面は、001方位で形成される。また、長手方向図面奥方向に向かって側面は、100、或いは-100方位で形成される。Si半導体膜202の001面上のシリコン酸化膜210との界面には、図1bで示すように、SiのダングリングボンドDBがペアになっている。このDBのペアは、S、Se、或いはTeなどの元素によってブリッジ構造を形成することで、大きく安定化することが、第一原理計算により分かった。S、Se、或いはTeは、2つのSiと2配位で結合を持つことで、閉殻構造になることが可能なので、安定化するということが計算により明らかになった。この時、非常に安定であり、耐酸化性が高まる。以上のことは、Si001面と同等の面で言えることである。よって、Si001基板上で、側面方向を100、-100方向とするように、シリコンのロッド構造を作成し、表面を酸化する場合には、表面の001面と同様に、側面の100及び-100面と酸化膜との界面をS、Se、或いはTeなどの元素にて終端することができる。しかし、側面を110方向などにすると、DBの出現の仕方が変わってくるので、終端構造とすることが困難となる。ここで、シリコンロッド構造は、Siナノワイアと表現しているが、側面が長く、上下面が短い場合も含み、その場合は、SiのFin構造となる。図5には、第1の実施形態における半導体装置の製造方向の工程断面図が示されている。図5では、熱酸化処理工程S108から電極形成工程S114までの各工程について示している。図5a~図5dではSi半導体膜202のうちp型半導体領域14における断面を示している。図5aにおいて、熱酸化処理工程S108として、酸素雰囲気中で加熱処理することで、Si半導体膜202の周囲、ここでは、上面および側面に、シリコン酸化膜210を形成する。プロセス条件として、例えば、酸素分圧が1.0TorrになるようにArにより希釈してチャンバ内の全圧が10Torrとなった酸素プラズマ雰囲気下で、基板温度を100°Cに加熱することで作成できる。ここでは、Sを1×1017cm-3の濃度で打ち込んであったので、酸化は1nm程度進んで、ストップする。例えば20秒程度の熱酸化をおこなうと、あとは酸化が進まない。S量が少ない場合は、Siナノワイアがより小さくなると同時に、酸化膜の厚みが厚くなる。この場合は、形成されたSiO2膜をエッチングにより薄くしても良い。図6には、第1の実施形態における酸化膜の形成状況を説明するための概念図が示されている。図6aに示すワイア状のワイア構造部分Siロッドに対して、Sがドープされている場合とされていない場合とを比較する。例えば、Siナノワイアを作成する場合、Si基板に、エッチングによりある程度の掘り込みを入れ、一辺の大きさが50nmから20nm程度の大きなワイア構造にした後、酸化特にことわらないが、窒化、或いは酸窒化でも同様をすることで、一辺の大きさが30~10nm程度の細さのナノワイアを作成する方法がある。しかし、一辺の大きさが10nmを切るような細さのナノワイアを作成しようとする場合、SiにSがドープされずに熱酸化処理を行うと、十分な制御が出来ずに、場合によるとすべてが酸化されてしまい、ワイアが消滅してしまうこともある。つまり、従来の手法では、10nmを切るような細さのナノワイアを安定して作成する方法が見つかっていなかった。具体的には、Sがドープされていない場合、熱酸化処理を行うと、図6bに示すように、酸化が継続的に起こり、約1分後には、Siのライン部分が全て酸化されてしまう。つまり、Siナノワイアを得るには、時間制御をしなくてはならず、不均一なSiナノワイアしか得られない。特に、10nmを切るようなSiナノワイアを作成することは、非常に困難である。これに対して、S、Se、TeをSiナノワイア作成に際し、SiナノワイアとSiO2酸化膜窒化ではSiN膜、酸窒化ではSiON膜となるの界面に導入すると、界面のSi表面ダングリングボンドがS、Se、或いはTeによって終端され、酸化をストップさせることができる。これにより、10nmを切るような細さのSiナノワイアを作成することができる。そして、具体的な方法の一つとしては、上述したように、Si基板にあらかじめS、Se、Teから選ばれた元素をイオン打ち込みにより導入し、アニールを施し、結晶性を元に戻す。その後、上記のような加熱プロセスを行うと、Si中のS、Se、Teは、SiとSiO2の界面に集まりパイルアップし、酸化がストップする。Si基板中に導入したS、Se、Teの量に応じて、界面の密度が決定されるため、Si基板中に導入したS、Se、Teの量によって、一辺の大きさを制御することができる。ここで、S、Se、Teが界面に集まる理由は、界面のダングリングボンドを終端すると、ギャップ中の余った電子が、エネルギーの安定な価電子帯に移動することができるためである。よって、第1の実施形態のように、Sがドープされている場合、熱酸化処理を行うと、図6cに示すように、酸化が止まってくれるので、所望するサイズのSiナノワイアを作成できる。よって、たとえ、10nmを切るようなSiナノワイアでも容易に製造できる。その場合には、例えば、S量を少なくする例えば1×1016/cm-3程度のイオン打ち込みにすることで、酸化膜の膜厚を調整し、簡単に10nm程度の大きさのSiナノワイアが得られる。ここで、S量を少なくすると、Siナノワイアのサイズがより小さくなると同時に、周囲の酸化膜の厚みが厚くなる場合が考えられる。この場合は、はじめに窒化を行い、化学量論比Si3N4よりもSiを多量に入れたSiN膜をまず作成しても良い。この場合は、窒化窒素プラズマ、100°C、窒素分圧1.0Torr、Arにより希釈、全圧10Torr、窒化は自然にストップするによってSiナノワイアができる。できたものを酸化酸素プラズマ、100°C、酸素分圧1.0Torr、Arにより希釈、全圧10Torrであり、直接酸化する場合と同様でよいすると、Si/SiN界面、及び、SiN両面に1nm程度の厚みのSiO2膜を形成することができる。このプロセスを用いても良い。図7には、第1の実施形態におけるSiナノワイアとSiO2酸化膜の界面の結合状態が示されている。図7aに示すようなSiとSiO2膜の界面のダングリングボンドに対して、図7bに示すように、従来の水素終端を施した場合、電子やホールがフォノン散乱を受けて、移動度を低下させてしまう。さらに、図7cに示すように、水素アタックに対して容易に水素が外れてしまう。H終端が外れると、ダングリングボンドは、電荷トラップとなる。その結果、移動度を低下させ、さらに、閾値電圧を変動させてしまう。一方、図7aに示すようなSiとSiO2膜の界面のダングリングボンドに対して、図7dに示すように、第1の実施形態におけるS、Se、或いはTeといった元素で終端することで、H終端に比べてフォノン散乱を受けず、また、水素アタックによっても結合が外れにくい。よって、安定した終端を形成できる。Hは、Siのダングリングボンド一本と結合しており、しかも、非常に軽い元素である。それに対し、S、Se、及びTeはSiと結合する際、Siのダングリングボンド二本と結合する。さらに、S、Se、及びTeは、シリコンに比較して、非常に重い元素である。よって、簡単な見積もりとして、結合力が2倍程度、重さがそれぞれ16倍、34倍、52倍となる。かかる点を踏まえると、界面での振動は、S、Se、Teが終端した場合には、√結合力/重さに比例するので、それぞれ、1/3、1/4、1/5程度になる。つまり、振動を励起するには、それぞれ3倍、4倍、5倍程度のエネルギーが必要になるということである。その結果、電子やホールのエネルギーが、界面フォノンに吸収されないことを意味するので、電子やホールがフォノン散乱を受けずに大きな移動度を保つことができる。さらに、界面フォノンが励起されず、終端が外れることがないので、電荷トラップなども起こらない。この点も移動度劣化回避クーロン散乱が起こらない、閾値変動回避電荷のトラップデトラップが起こらないに非常に有効である。図8を用いて、第1の実施形態における局所スピンの発生し易さを比較して説明する。図8aに示すように、SiナノワイアとSiO2酸化膜の界面で終端されずにダングリングボンドが残っている場合、局所スピンが発生してしまい散乱源となってしまう。これに対し、第1の実施形態のように、S、Se、或いはTeといった元素で終端することで、図8bに示すように、局所スピンを回避できる。ここで、S、Se、或いはTeといった元素は、ブリッジ構造を形成して終端する。そして、同様の構造として、酸素Oによっても、図8cに示すように、ブリッジ構造が形成可能である。しかし、酸素でブリッジすると局所スピンが発生してしまい、これも散乱源となってしまう。更に、スピンがあるために、安定度もあまり大きくない。よって、酸素による終端では、S、Se、Teによる終端で引き出せた特性を引き出すことが困難となる。図5bにおいて、Si窒化膜形成工程S110として、化学気相成長CVD法により、シリコン酸化膜210の周囲、ここでは、上面および側面に、Si窒化膜220を形成する。ここでは、化学量論比Si3N4よりもSiを多量に入れた窒化シリコンSiNを成膜させる。図5cにおいて、Si酸化膜形成工程S112として、CVD法を用いて、Si窒化膜220の周囲、ここでは、上面および側面に、シリコン酸化膜230を形成する。図5dにおいて、電極形成工程S114として、CVD法を用いて、シリコン酸化膜230の周囲、ここでは、上面および側面に、ポリシリコン膜240を形成する。但し、ポリシリコン膜240は制御電極ゲート電極部分に形成する。具体的には、Siナノワイアを構成するSi半導体膜202のうち、p型半導体領域14の上方部分と、p型半導体領域14の両側にそれぞれ隣接するn型半導体領域20のp型半導体領域14との接続部分の上方部分にだけポリシリコン膜240を形成する。ここで、図5a~図5dでは、Si半導体膜202のp型半導体領域14の周囲、ここでは、上面および側面に、シリコン酸化膜210、Si窒化膜220、及びシリコン酸化膜230が形成されているように図示しているが、Siナノワイアを構成するSi半導体膜202以外のSi半導体基板200上にも、絶縁膜は形成される。図示していないが、例えば、Si半導体膜202を構成する部分以外のSi半導体基板200上にもシリコン酸化膜210、Si窒化膜220、及びシリコン酸化膜230が形成される。p型のSi半導体基板200を用いた場合、Si半導体膜202以外のSi半導体基板200の領域はp型半導体により形成されている。よって、表面に絶縁膜を形成しておくことで、Si半導体膜202の側面に形成されるポリシリコン膜240とp型のSi半導体基板200との直接の接触を回避し、絶縁できる。なお、Siナノワイアを構成するSi半導体膜202以外のSi半導体基板200上の絶縁膜は、シリコン酸化膜210、Si窒化膜220、及びシリコン酸化膜230の少なくとも1つで構わない。使用しない絶縁膜はエッチング等により除去しておいてもよい。或いは、ポリシリコン膜240を形成する前にシリコン酸化膜210、Si窒化膜220、及びシリコン酸化膜230とは別の絶縁膜を形成しておいてもよい。一方、SOI基板を用いた場合には、SOI基板のシリコン酸化膜を用いてSi半導体膜202の側面のポリシリコン膜240と基板、ひいてはSi半導体膜202とを絶縁すればよい。以上のように構成することにより、図5dに対して奥側に向かってメモリセルが並んでいる構造の半導体装置を形成できる。図面奥行き方向には、NAND列が配置されていることになる。以上のようにして作成されたNANDフラッスメモリは、従来のH終端よりも安定な界面終端を有しており、十分に低い界面準位が実現でき、動作中もそれを保つことができる。その結果、動作中の閾値変動が実質的に無く、移動度劣化も実質的に認められない。つまり、信頼性の高い、高速動作のメモリが得られる。従来のH終端を用いると、H終端が外れるため、使用中に閾値が変動し、動作しなくなってしまう場合がある。セルとしての書き込み消去の繰り返し試験を行うと、1程度のセルの閾値が1万回程度の試験において、0.2ボルト程度の変動を引き起こしている。この場合、かかるセルを含むNAND列を切り離して使用することになり、メモリ容量の低下を引き起こす。これに対し、第1の実施形態のように、S、Se、或いはTeによって、終端を行った場合、同様の試験によっても、0.001以下のセルでしか、0.2ボルトの閾値変動が観測されない。この閾値変動に関しては、通常のnMOSFET、pMOSFETでのPBTI、NBTIに於いても同様の結果であった。よって、これらの半導体装置でも閾値変動を1000分の1以下に抑えられると期待できる。また、移動度に関しても、大幅な改善がある。従来のH終端では、nMOSFETでは、ピーク値で300cm2/Vs程度、pMOSFETでは、50cm2/Vs程度である。H終端では、使用中にH終端が外れることで、急激に特性が落ち込む。それぞれ、200cm2/Vs以下、40cm2/Vs以下へと落ち込んでいく。これに対し、第1の実施形態によれば、それぞれ、400cm2/Vs程度、60cm2/Vs程度へと向上し、しかも、時間変化が殆どない。図9には、第1の実施形態におけるSiナノワイアの延びる方向に並ぶMOSFETの断面の一例が示されている。図9において、Si半導体基板200上にn型半導体領域20とp型半導体領域14とn型半導体領域20とが隣接して配置される。そして、図9では、シリコン酸化膜210、Si窒化膜220、シリコン酸化膜230、及びポリシリコン膜240が、制御電極ゲート電極部分にのみ形成された例を示している。言い換えると、中央のp型半導体領域14上とp型半導体領域14に隣接する両側のn型半導体領域20のうちのp型半導体領域14と接触する部分上とにのみ、シリコン酸化膜210、Si窒化膜220、シリコン酸化膜230、及びポリシリコン膜240が形成される。かかる構成によって1つのメモリセルを構成する。かかる構成をSiナノワイアの延びる方向に向かって繰り返し形成することによって、NAND列のメモリ構造を形成しても好適である。ここで、図9の構成において、チャネル長が短くなると、さらに、以下のように構成してもよい。図10には、第1の実施形態におけるSiナノワイアの延びる方向に並ぶMOSFETの断面の他の一例が示されている。チャネル長が短くなると、ソース/ドレイン領域を形成しない構成も可能になってくる。チャネル長が、例えば、20nm以下に短くなると、ソース/ドレイン部分の大きさも20nm以下になり、後のプロセスでの合わせ精度の向上が必要となってくる。しかし、例えば、20nm以下のソース/ドレイン部分であれば、制御電極からの電場のみによって、反転させること、すなわち、p型からn型へと変えることが可能となってくる。言い換えれば、ポリシリコン膜240が上部に形成されていないp型半導体領域をn型へと変えることが可能となる。よって、かかる場合、図10に示すように、上述したn型イオン注入工程S102を省略できる。このように、n型領域の作り込みを不要にできる。n型領域を作らずに済むため、作成が容易になり、コスト削減と歩留まり向上に有効である。図11には、第1の実施形態におけるSiナノワイアの延びる方向に並ぶMOSFETの断面の他の一例が示されている。図11において、図9と同様、Si半導体基板200上にn型半導体領域20とp型半導体領域14とn型半導体領域20とが隣接して配置される。そして、図11では、シリコン酸化膜210、Si窒化膜220、及びシリコン酸化膜230は、制御電極ゲート電極部分だけではなく、ソース/ドレイン領域にも形成される。そして、ポリシリコン膜240のみが、制御電極ゲート電極部分にのみ形成された例を示している。言い換えると、中央のp型半導体領域14上とp型半導体領域14に隣接する両側のn型半導体領域20上全体に、シリコン酸化膜210、Si窒化膜220、及びシリコン酸化膜230の積層膜が形成される。一方、ポリシリコン膜240だけは、中央のp型半導体領域14上とp型半導体領域14に隣接する両側のn型半導体領域20のうちのp型半導体領域14と接触する部分上と、にのみに形成される。かかる構成によって1つのメモリセルを構成する。かかる構成をSiナノワイアの延びる方向に向かって繰り返し形成することによって、NAND列のメモリ構造を形成しても好適である。ここでは、電荷蓄積層をポリシリコン等の導電膜ではなくSi窒化膜220で構成しているので、ここでのメモリセルのSi窒化膜220と隣に形成されるメモリセルのSi窒化膜220同士が接触、或いは一体になっていても両者間の電荷蓄積への影響は実質的に無視できる。かかる構成により、ソース/ドレイン部分の絶縁膜部分トンネル膜/トラップ膜/ブロック膜を基板まで掘り込まなくてもよいので、基板や絶縁膜へのダメージを抑えることが可能である。図11の構成においてもチャネル長が短くなると、さらに、以下のように構成してもよい。図12には、第1の実施形態におけるSiナノワイアの延びる方向に並ぶMOSFETの断面の他の一例が示されている。図11の例でも、チャネル長が短くなると、ソース/ドレイン領域を形成しない構成も可能になってくる。例えば、20nm以下のソース/ドレイン部分であれば、制御電極からの電場のみによって、反転させること、すなわち、p型からn型へと変えることが可能となってくる。言い換えれば、ポリシリコン膜240が上部に形成されていないp型半導体領域をn型へと変えることが可能となる。よって、図12に示すように、かかる場合、上述したn型イオン注入工程S102を省略できる。このように、n型領域の作り込みを不要にできる。n型領域を作らずに済むため、作成が容易になり、コスト削減と歩留まり向上に有効である。上述した図9~図12の構成は、Siナノワイアに限らず、一般のMOSFETにおいても同様に適用できる。言い換えれば、いずれのトランジスタ素子においてもゲート絶縁膜とその下層のSiとの界面でS、Se、或いはTeによって、終端を行うことで上述した効果と同様の効果を得ることができる。ここで、上述した例では、Si半導体基板200上に1列のSiナノワイアを形成する例を示したが、これに限るものではない。図13には、第1の実施形態における半導体装置の構成の他の一例が断面図として示されている。図13では、図1で示したSiナノワイアを、基板面と水平方向横方向に複数列並べた半導体装置を示している。各Siナノワイアの構成は、図1と同様である。ここでは、一例として、3列のSiナノワイアを示している。いずれもの列もMOSFETが多数個並んだ構造を有する。例えば、NAND列、或いはNANDstring等と呼ばれる構造である。かかる半導体装置は、例えば、NAND型フラッシュメモリの一例となる。具体的には、p型のSi半導体基板200上に3つのSi半導体膜202a,202b,202cが形成される。Si半導体膜202a,202b,202cは、いずれもSi半導体部の一例となる。例えば、1辺のサイズが10nm以下のSi半導体膜202が形成される。各Si半導体膜202の周囲、ここでは、上面および側面には、シリコン酸化膜SiO2膜210が形成される。酸化物の代わりに、窒化物、或いは酸窒化物であっても構わない。具体的には、シリコン酸化膜210の代わりに、シリコン窒化膜SiN膜或いはシリコン酸窒化膜SiON膜であっても構わない。そして、各Si半導体膜202と対応するシリコン酸化膜210との界面に、SとSeとTeとのうち少なくとも1種の元素Aを存在させる点は上述した通りである。そして、各シリコン酸化膜210の周囲、ここでは、上面および側面には、Si窒化膜220が形成される。各Si窒化膜220の周囲、ここでは、上面および側面には、シリコン酸化膜230が形成される。そして、各シリコン酸化膜230の周囲、ここでは、上面および側面であって、制御電極ゲート電極部分に、ポリシリコン膜240が形成される。かかる複数列のSiナノワイアによる半導体装置を形成するには、上述したワイア加工工程S106において、エッチングにより、上述したn型ラインと直交する方向に、複数列のワイア状のSi半導体膜202を形成すればよい。例えば、各ワイア構造部分ライン部分の幅を30nmとし、各ワイア構造部分間のスペース部分を50nmとする。そして、スペース部分を例えば14nmの深さで掘り込むことで、Si半導体基板200の一部が凸のワイア構造として並んだ3つのSi半導体膜202を形成できる。これにより、各Si半導体膜202は、上述したようにp型のSi半導体領域14とn型の半導体領域20とが交互に配列された構造を形成できる。その際、各Si半導体膜202の面のうち、ワイアが延びる方向に向かって側面の結晶方位が100、或いは-100方位になるように各Si半導体膜202を形成し、各上面が001方位になるように各Si半導体膜202を形成する点は同様である。その他の製造工程は、上述した通りである。なお、Si半導体基板200上には図示しない絶縁膜が形成され、各ポリシリコン膜240と絶縁されている点も同様である。以上のように、複数列配置することで、メモリ容量を2次元方向に増やすことができる。第2の実施形態第1の実施形態では、図1に示したように、基板上にMOSFETが多数個並んだ1列のSiナノワイアによるNAND型メモリについて、図13に示したように、2次元方向に複数列のSiナノワイアを形成することでメモリ容量を増加させる例を説明した。第2の実施形態では、3次元方向にメモリ容量を増加させた半導体装置について説明する。以下、特に説明しない内容は、第1の実施形態と同様である。図14には、第2の実施形態における半導体装置の構成の一例を示す断面図が示されている。図14では、第2の実施形態における半導体装置として、例えば、3次元方向に複数列並んだSiナノワイアによるメモリ素子の一例を示す。かかる半導体装置では、いずれの列も図面奥に向かって、MOSFETが多数個並んだ構造を有する。例えば、NAND列、或いはNANDstring等と呼ばれる構造である。かかる半導体装置は、例えば、NAND型フラッシュメモリの一例となる。図14において、Si半導体基板200上には、3次元方向に複数列並んだSi半導体膜202が形成される。1段目には、例えば3列のSi半導体膜202a,202a,202cが配置される。2段目には、例えば3列のSi半導体膜202d,202e,202fが配置される。3段目には、例えば3列のSi半導体膜202g,202h,202iが配置される。各段および各列の間にはスペース部分が設けられている。各Si半導体膜202の構成は、図1と同様である。具体的には、各Si半導体膜202は、例えば、図面奥側に向かって延びる、ワイア状の構造に形成されている。そして、例えば、図面奥に向かって、p型とn型のSi半導体領域が交互に並んだ構造にすると好適である。各Si半導体膜202は、Si半導体部の一例となる。例えば、1辺のサイズが10nm以下のSi半導体膜202が形成される。1段目の各Si半導体膜202a,202a,202cの周囲、ここでは、上面および側面には、シリコン酸化膜210a,210a,210cが形成される。2段目以降の各Si半導体膜202d,202e,202f,202g,202h,202iの周囲、ここでは、上下面および側面には、シリコン酸化膜210d,210e,210f,210g,210h,210iが形成される。ここでは、一例として、シリコン酸化膜210を用いているが、これに限るものではない。例えば、酸化物の代わりに、窒化物、或いは酸窒化物であっても構わない。各Si半導体膜202と、対応する各シリコン酸化膜210との界面に、SとSeとTeとのうち少なくとも1種の元素Aを存在させる点は実施の形態1と同様である。これにより、各Si半導体膜202におけるSiのダングリングボンドと元素Aとを結合させ、シリコン酸化膜210との界面において終端させる。その結果、各Si半導体膜202と対応する各シリコン酸化膜210との界面を安定させることができる。各シリコン酸化膜210は、例えばトンネル絶縁膜となる。各シリコン酸化膜210は、例えば、1nmの膜厚で形成される。1段目の各シリコン酸化膜210の周囲、ここでは、上面および側面には、Si窒化膜220a,220a,220cが形成される。2段目以降の各シリコン酸化膜210d,210e,210f,210g,210h,210iの周囲、ここでは、上下面および側面には、Si窒化膜220d,220e,220f,220g,220h,220iが形成される。各Si窒化膜220は、電荷蓄積膜の一例となる。Si窒化膜220は、化学量論比Si3N4よりもSiを多量に入れた窒化シリコンSiNを用いると好適である点は同様である。Si窒化膜220は、例えば、0.5nmの膜厚で形成される。1段目の各Si窒化膜220a,220a,220cの周囲、ここでは、上面および側面には、シリコン酸化膜230a,230a,230cが形成される。2段目以降の各Si窒化膜220d,220e,220f,220g,220h,220iの周囲、ここでは、上下面および側面には、シリコン酸化膜230d,230e,230f,230g,230h,230iが形成される。シリコン酸化膜230は、ブロック膜の一例となる。各シリコン酸化膜230は、例えば、1nmの膜厚で形成される。そして、複数段の各列を独立して覆うように、制御電極ゲート電極部分に、ポリシリコン膜240a,240a,240cが形成される。具体的には、1列目の1,2,3段目の各シリコン酸化膜230a,230d,230gの側面と、1,2段目の各シリコン酸化膜230a,230d間の隙間と、2,3段目の各シリコン酸化膜230d,230g間の隙間と、及び3段目の各シリコン酸化膜230gの上面と、のうち、各制御電極ゲート電極部分に、ポリシリコン膜240aが形成される。同様に、2列目の1,2,3段目の各シリコン酸化膜230b,230e,230hの側面と、1,2段目の各シリコン酸化膜230b,230e間の隙間と、2,3段目の各シリコン酸化膜230e,230h間の隙間と、及び3段目の各シリコン酸化膜230hの上面と、のうち、各制御電極ゲート電極部分に、ポリシリコン膜240bが形成される。同様に、3列目の1,2,3段目の各シリコン酸化膜230c,230f,230iの側面と、1,2段目の各シリコン酸化膜230c,230f間の隙間と、2,3段目の各シリコン酸化膜230f,230i間の隙間と、及び3段目の各シリコン酸化膜230iの上面と、のうち、各制御電極ゲート電極部分に、ポリシリコン膜240cが形成される。また、図示を省略しているが、Si半導体基板200の表面には酸化膜等の絶縁膜が形成されており、Si半導体基板200と各ポリシリコン膜240a,240a,240cとは絶縁されている。或いは、Si半導体基板200として、予めSOI基板を用いても好適である。そして、SOI基板の上層のSi半導体膜を加工して、上述した1段目のSi半導体膜202a,202a,202cとしても好適である。図15には、第2の実施形態における半導体装置の製造方法の工程断面図が示されている。図15では、積層構造形成工程とn型イオン注入工程とSイオン注入工程とを示している。図15aにおいて、まず、積層構造形成工程として、p型半導体基板200上に、CVD法を用いて、シリコンゲルマニウムSiGe膜250、p型Si膜260、SiGe膜252、及びp型Si膜262の順で、エピタキシャル成長させる。Siをエピタキシャル成長させる際に、添加物として、Geとp型不純物とを交互に供給すればよい。そして、n型イオン注入工程として、p型のSi半導体基板200、SiGe膜250、p型Si膜260、SiGe膜252、及びp型Si膜262に選択的にn型の不純物を注入し、p型のSi半導体基板200、SiGe膜250、p型Si膜260、SiGe膜252、及びp型Si膜262中にn型の半導体領域20を形成する。例えば、ライン幅20nmで、p型のSi半導体領域中にn型の半導体領域20n型の半導体部のラインを形成する。図15bにおいて、Sイオン注入工程として、p型のSi半導体基板200、SiGe膜250、p型Si膜260、SiGe膜252、及びp型Si膜262の全体に、p型の半導体領域とn型の半導体領域とが交互に配置されたライン構造となった、積層膜が形成されたSi半導体基板の表面全面に、Sをイオン注入する。ここでは、Si半導体基板200内にまで到達するようにSイオンを打ち込む。注入する元素は、Sに限るものではない。上述したように、SとSeとTeとのうち少なくとも1種の元素Aを用いることができる。ここでも、Siナノワイアの大きさを考えて、Sイオン打ち込み量を制御する。図16には、第2の実施形態における半導体装置の製造方法の工程断面図が示されている。図16では、エッチング工程とSiGe膜除去工程とを示している。図16aにおいて、エッチング工程として、エッチングにより、p型Si膜262からSi半導体基板200の途中まで到達するように、上述したn型ラインと直交する方向に、複数列のワイア状の構造部を形成すればよい。例えば、各ワイア構造部分ライン部分の幅を30nmとし、各ワイア構造部分間のスペース部分を50nmとする。また、Si半導体基板200はスペース部分として例えば14nmの深さで掘り込む。かかる加工により、1列目のワイア構造部分は、下段側から、p型のSi半導体膜202a、SiGe膜204a、p型Si半導体膜202d、SiGe膜204d、及びp型Si半導体膜202gが、かかる順で積層された構造となる。同様に、2列目のワイア構造部分は、下段側から、p型のSi半導体膜202b、SiGe膜204b、p型Si半導体膜202e、SiGe膜204e、及びp型Si半導体膜202hが、かかる順で積層された構造となる。同様に、3列目のワイア構造部分は、下段側から、p型のSi半導体膜202c、SiGe膜204c、p型Si半導体膜202f、SiGe膜204f、及びp型Si半導体膜202iが、かかる順で積層された構造となる。図16bにおいて、SiGe膜除去工程として、ウェットエッチング法により、各SiGe膜204を除去する。これにより、1列目のワイア構造部分では、下段側から、p型のSi半導体膜202a、p型Si半導体膜202d、及びp型Si半導体膜202gが隙間を空けて形成される。同様に、2列目のワイア構造部分では、下段側から、p型のSi半導体膜202b、p型Si半導体膜202e、及びp型Si半導体膜202hが隙間を空けて形成される。同様に、3列目のワイア構造部分では、下段側から、p型のSi半導体膜202c、p型Si半導体膜202f、及びp型Si半導体膜202iが隙間を空けて形成される。図17には、第2の実施形態におけるワイア構造の長手方向に対する工程断面図が示されている。図17では、一例として、1列目のワイア構造部分を示している。図17に示すように、各ワイア構造部分の両側には、各ワイア構造部分の梁を支える支持部分270が形成されていることは言うまでもない。かかる立体ワイア構造を形成した後に、上述した熱酸化処理工程S108と、Si窒化膜形成工程S110と、Si酸化膜形成工程S112とを行うことで、1段目のSi半導体膜202には上面および側面に、2段目以降のSi半導体膜202には上下面および側面に、シリコン酸化膜210、Si窒化膜220、及びシリコン酸化膜230がかかる順序で形成される。各工程の内容は第1の実施形態と同様である。そして、熱酸化処理工程S108における加熱処理によって、イオン注入されていたSが、各Si半導体膜202の露出面SiとSiO2の界面に集まりパイルアップし、シリコン酸化膜210との界面でSiのダングリングボンドを終端する。その結果、上述したように酸化を途中で停止させることができる。各Siナノワイアのサイズを小さいしたい場合には、上述したように、はじめに窒化を行い、化学量論比Si3N4よりもSiを多量に入れたSiN膜をまず作成しても良い。この場合は、上述したように窒化窒素プラズマ、100°C、窒素分圧1.0Torr、Arにより希釈、全圧10Torr、窒化は自然にストップするによってSiナノワイアができる。できたものを酸化酸素プラズマ、100°C、酸素分圧1.0Torr、Arにより希釈、全圧10Torrであり、直接酸化する場合と同様でよいすると、Si/SiN界面、及び、SiN両面に1nm程度の厚みのSiO2膜を形成することができる。そして、電極形成工程S114として、CVD法を用いて、各列のワイア構造の制御電極ゲート電極部分に、ポリシリコン膜240a,240a,240cを形成する。以上のようにして、図14に示す3次元構造のSiナノワイアによるNAND型メモリを形成できる。なお、基板上にエピタキシャル成長させたp型Siが3次元的に、チャネルを形成することになる。ポリシリコンのチャネルでは、抵抗が高く、3次元的な構造を作り込むことが困難であったが、上述した方法を用いれば、単結晶チャネルの高性能3次元メモリを実現させることができる。以上のように、複数段および複数列配置することで、メモリ容量を3次元方向に増やすことができる。以上のように、第2の実施形態によれば、メモリ容量を3次元方向に増やすことができると共に、第1の実施形態と同様、移動度低下を抑制し、閾値電圧の変動を抑制する等の効果を得ることができる。第3の実施形態上述した各実施形態では、各Siナノワイアが複数個のMOSFETがNAND列に繋がった構造である場合を説明したが、これに限るものではない。以下、特に説明しない内容は、第1の実施形態と同様である。図18には、第3の実施形態におけるSi半導体基板の構成が示されている。図18aでは断面図、図18bでは上面図、図18cでは左側面図を示している。p型半導体基板200に、まず、素子分離領域STI領域のラインを形成する。かかる領域にはシリコン酸化膜等を埋め込んでおけばよい。そして、n型イオン注入工程S102として、p型のSi半導体基板200に選択的にn型の不純物を注入し、p型のSi半導体基板200中にn型の半導体領域20を形成する。例えば、ライン幅20nmで、p型のSi半導体領域中にn型の半導体領域20n型の半導体部のラインを形成する。ここでは、ある素子領域中にp型半導体部14とその両側のn型半導体部20を形成し、nMOS構造の基礎を形成する。そして、素子分離領域を挟んで隣の素子領域中にn型半導体部20とその両側のp型半導体部14を形成し、pMOS構造の基礎を形成する。n型半導体部20は、かかるn型半導体部20に相当する領域にライン状にn型不純物をイオン注入しておけばよい。そして、Sイオン注入工程S104として、p型のSi半導体基板200全体に、Sをイオン注入する。注入する元素は、Sに限るものではない。上述したように、SとSeとTeとのうち少なくとも1種の元素Aを用いることができる。ここでも、Siナノワイアの大きさを考えて、Sイオン打ち込み量を制御する。図19には、第3の実施形態におけるワイア加工されたSi半導体部の構成が示されている。図19aでは断面図、図19bでは上面図、図19cでは左側面図を示している。ワイア加工工程S106として、エッチングにより、上述したn型ラインと直交する方向に、ワイア状のSi半導体膜202を形成する。加工内容は第1の実施形態と同様である。図20には、第3の実施形態におけるワイア加工されたSi半導体部を熱酸化させた後の構成が示されている。図20aでは断面図、図20bでは上面図、図20cでは左側面図を示している。熱酸化処理工程S108として、酸素雰囲気中で加熱処理することで、Si半導体膜202の周囲、ここでは、上面および側面に、シリコン酸化膜210を形成する。加熱処理によって、イオン注入されていたSが、各Si半導体膜202の露出面SiとSiO2の界面に集まりパイルアップし、シリコン酸化膜210との界面でSiのダングリングボンドを終端する。その結果、上述したように酸化を途中で停止させることができる。プロセス内容は第1の実施形態と同様である。以降の各工程は第1の実施形態と同様である。以上のようにして、nMOS構造とpMOS構造とが交互に配置されたSiナノワイアを形成できる。以上のように、第3の実施形態によれば、NAND型メモリ以外のMOSFETについても、第1の実施形態と同様、移動度低下を抑制し、閾値電圧の変動を抑制する等の効果を得ることができる。以上、具体例を参照しつつ実施形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。また、各層膜の膜厚や、サイズ、形状、数などについても、半導体集積回路や各種の半導体素子において必要とされるものを適宜選択して用いることができる。その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置の製造方法は、本発明の範囲に包含される。また、説明の簡便化のために、半導体産業で通常用いられる手法、例えば、フォトリソグラフィプロセス、処理前後のクリーニング等は省略しているが、それらの手法が含まれ得ることは言うまでもない。"