"半導体基板12の上面上に位置するする少なくとも1つのFETゲートスタック18であって、この少なくとも1つのFETゲートスタックの設置場所において前記半導体基板内に位置するソース拡張領域28およびドレイン拡張領域28を含み、前記ソース拡張領域と前記ドレイン拡張領域との間であって前記少なくとも1つのゲートスタックの下に位置するデバイスチャネル40を含む、少なくとも1つのFETゲートスタックと、前記少なくとも1つのFETゲートスタックの対向側であって前記半導体基板内に位置する埋め込みストレッサ要素33であって、各埋め込みストレッサ要素は、下方から上方に、前記半導体基板の格子定数とは異なる格子定数を有すると共に前記デバイスチャネルにおいて歪みを与える第1のエピタキシドーピング半導体材料の第1の層35と、前記第1の層の上に位置する第2のエピタキシドーピング半導体材料の第2の層36と、を含み、前記第1のエピタキシドーピング半導体材料の前記第1の層が前記第2のエピタキシドーピング半導体材料の前記第2の層よりもドーパント含有量が少なく、更に、前記第2のエピタキシドーピング半導体材料の前記第2の層の上面上に位置するドーパントのデルタ単層37を含む、埋め込みストレッサ要素と、前記ドーパントのデルタ単層の上面上に位置する金属半導体合金45と、を含む、半導体構造。前記半導体基板12がバルクSiまたはシリコンオンインシュレータで形成されている、請求項1に記載の半導体構造。前記少なくとも1つのFETゲートスタックがpFETゲートスタック18’であり、各埋め込みストレッサ要素33’の前記第1の層がSiGeまたはSiGe:Cを含む、請求項1に記載の半導体構造。前記少なくとも1つのFETゲートスタックがnFETゲートスタック18’’であり、各埋め込みストレッサ要素33’’の前記第1の層がSi:Cを含む、請求項1に記載の半導体構造。前記第1および第2のエピタキシドーピング半導体材料がp型ドーパントを含み、前記ドーパントのデルタ単層もp型である、請求項3に記載の半導体構造。前記第1および第2のエピタキシドーピング半導体材料がn型ドーパントを含み、前記ドーパントのデルタ単層もn型である、請求項4に記載の半導体構造。前記少なくとも1つのFETゲートスタック18に隣接して、第3のエピタキシドーピング半導体材料の第3の層38の上に位置するシリサイドスペーサ26を更に含む、請求項1に記載の半導体構造。半導体基板12の上面上に位置するする少なくとも1つのpFETゲートスタック18’および少なくとも1つのnFETゲートスタック18’’であって、前記少なくとも1つのpFETゲートスタックおよび前記少なくとも1つのnFETゲートスタックの各々が、前記少なくとも1つのpFETゲートスタックおよび前記少なくとも1つのnFETゲートスタックの双方の設置場所において前記半導体基板内に位置するソース拡張領域28およびドレイン拡張領域28を含み、前記ソース拡張領域と前記ドレイン拡張領域との間であって前記ゲートスタックの各々の下に位置するデバイスチャネル40を含む、少なくとも1つのpFETゲートスタックおよび少なくとも1つのnFETゲートスタックと、前記少なくとも1つのpFETゲートスタック18’の対向側であって前記半導体基板内に位置するpFET埋め込みストレッサ要素33’および前記少なくとも1つのnFETゲートスタック18’’の対向側であって前記半導体基板12内に位置するnFET埋め込みストレッサ要素33’’であって、前記埋め込みストレッサ要素の各々は、下方から上方に、前記半導体基板の格子定数とは異なる格子定数を有すると共に前記デバイスチャネルにおいて歪みを与える第1のエピタキシドーピング半導体材料の第1の層35’、35’’と、前記第1の層の上に位置する第2のエピタキシドーピング半導体材料の第2の層36’、36’’と、を含み、前記第1のエピタキシドーピング半導体材料の前記第1の層が前記第2のエピタキシドーピング半導体材料の前記第2の層よりもドーパント含有量が少なく、更に、前記埋め込みストレッサ要素の各々の前記第2の層の上面上に位置するドーパントのデルタ単層37’、37’’を含む、埋め込みストレッサ要素と、前記ドーパントのデルタ単層37の上面上に位置する金属半導体合金45と、を含む、半導体構造。前記pFET各埋め込みストレッサ要素33’の各々の前記第1の層がSiGeまたはSiGe:Cを含む、請求項8に記載の半導体構造。前記nFET埋め込みストレッサ要素33’’の前記第1の層がSi:Cを含む、請求項8に記載の半導体構造。前記pFETストレッサ要素の前記第1および第2のエピタキシドーピング半導体材料がp型ドーパントを含み、前記ドーパントのデルタ単層もp型である、請求項9に記載の半導体構造。前記nFETストレッサ要素の前記第1および第2のエピタキシドーピング半導体材料がn型ドーパントを含み、前記ドーパントのデルタ単層もn型である、請求項10に記載の半導体構造。FETゲートスタックの各々に隣接して、第3のエピタキシドーピング半導体材料の第3の層の上に位置するシリサイドスペーサ26を更に含む、請求項9に記載の半導体構造。半導体基板の上面上に少なくとも1つのFETゲートスタック18を形成することと、前記少なくとも1つのFETゲートスタックの設置場所において前記半導体基板12内にソース拡張領域28およびドレイン拡張領域28を形成することと、前記少なくとも1つのFETゲートスタックの対向側であって前記半導体基板内にくぼみ領域を形成することと、実質的に前記くぼみ領域内に予め埋め込まれたストレッサ要素33を形成することであって、前記予め埋め込まれたストレッサ要素の各々が、下方から上方に、前記半導体基板の格子定数とは異なる格子定数を有すると共に前記デバイスチャネルにおいて歪みを与える第1のエピタキシドーピング半導体材料の第1の層35と、前記第1の層の上に位置する第2のエピタキシドーピング半導体材料の第2の層36と、を含み、前記第1のエピタキシドーピング半導体材料の前記第1の層が前記第2のエピタキシドーピング半導体材料の前記第2の層よりもドーパント含有量が少なく、更に、前記第2の層の上面上に位置するドーパントのデルタ単層37と、前記デルタ単層の上に位置するエピタキシドーピング半導体層の第3の層38と、を含む、ことと、前記予め埋め込まれたストレッサ要素の前記第3の層の一部を金属半導体合金コンタクト45に変換することであって、前記金属半導体合金コンタクトが前記デルタ単層37の上面上に直接位置する、ことと、を含む、構造を製造する方法。各予め埋め込まれたストレッサ要素の前記第1、第2、および第3の層が、インシチューのドーピングエピタキシャル成長プロセスによって形成される、請求項14に記載の方法。前記ドーパントのデルタ単層が原子層堆積によって形成され、前記原子層堆積が、前記第2のエピタキシドーピング半導体材料の前記第2の層の成長を中断させることによって行われる、請求項14に記載の方法。前記変換することがシリサイド化プロセスを含む、請求項14に記載の方法。前記少なくとも1つのFETゲートスタックがpFETゲートスタックであり、前記埋め込みストレッサ要素の各々の前記第1の層がSiGeまたはSiGe:Cを含み、前記第1および第2のエピタキシドーピング半導体材料がp型ドーパントを含み、前記ドーパントのデルタ単層がp型ドーパントを含む、請求項14に記載の方法。前記少なくとも1つのFETゲートスタックがnFETゲートスタックであり、前記埋め込みストレッサ要素の各々の前記第1の層がSi:Cを含み、前記第1および第2のエピタキシドーピング半導体材料がn型ドーパントを含み、前記ドーパントのデルタ単層がn型ドーパントを含む、請求項14に記載の方法。前記少なくとも1つのゲートスタックに隣接したシリサイドスペーサを形成することを更に含み、前記シリサイドスペーサの下面が前記第3のエピタキシドーピング半導体材料の前記第3の層の残り部分の上に位置し、前記シリサイドスペーサが前記変換の前に形成される、請求項14に記載の方法。埋め込みストレッサ要素を含む従来技術の構造は当技術分野において既知であるが、直列接触抵抗をチャネル抵抗まで抑えるCMOS構造を含む半導体構造を形成することが今なお要求されている。この要求には、極めて低い接合シート抵抗が必要であるだけでなく、既存の自己整合シリサイド化技術によって得られる超低接触抵抗が必要である。本開示は、nFETまたはpFETあるいはその両方のための埋め込みストレッサ要素を含む半導体構造を提供する。埋め込みストレッサ要素は、下にあるエピタキシドーピング半導体材料と上にある金属半導体合金コンタクトとの間に存在するドーパントのデルタ単層これは本明細書において原子層ドーパントALDoと称することもできるを有する。ドーパントのデルタ単層という言葉は、本出願全体を通して、ドーパント原子のみを含有する薄い層5nm未満のオーダーを示すために用いる。埋め込みストレッサ要素の下にあるエピタキシドーピング半導体材料と上にある金属半導体合金との間にドーパントのデルタ単層が存在することによって、この構造の全体的な接触抵抗が低減する。一実施形態において、半導体基板の上面上に位置するする少なくとも1つのFETゲートスタックを含む半導体構造を提供する。半導体構造の少なくとも1つのFETゲートスタックは、この少なくとも1つのFETゲートスタックの設置場所において半導体基板内に位置するソース拡張領域およびドレイン拡張領域を含む。また、ソース拡張領域とドレイン拡張領域との間であって少なくとも1つのゲートスタックの下にデバイスチャネルが存在する。この構造は更に、少なくとも1つのFETゲートスタックの対向側であって半導体基板内に位置する埋め込みストレッサ要素を含む。各埋め込みストレッサ要素は、半導体基板の格子定数とは異なる格子定数を有すると共にデバイスチャネルにおいて歪みを与える第1のエピタキシドーピング半導体材料の第1の層と、第1の層の上に位置する第2のエピタキシドーピング半導体材料の第2の層と、第2のエピタキシドーピング半導体材料の第2の層の上面上に位置するドーパントのデルタ単層と、を含む。第1のエピタキシドーピング半導体材料の第1の層は、第2のエピタキシドーピング半導体材料の第2の層よりもドーパント含有量が少ない。この構造は更に、ドーパントのデルタ単層の上面上に直接位置する金属半導体合金コンタクトも含む。別の実施形態において、半導体基板の上面上に位置するする少なくとも1つのpFETゲートスタックおよび少なくとも1つのnFETゲートスタックを含むCMOS構造を提供する。少なくとも1つのpFETゲートスタックおよび少なくとも1つのnFETゲートスタックの各々は、少なくとも1つのpFETゲートスタックおよび少なくとも1つのnFETゲートスタックの双方の設置場所において半導体基板内に位置するソース拡張領域およびドレイン拡張領域を含む。この構造は更に、ソース拡張領域とドレイン拡張領域との間であってゲートスタックの各々の下に位置するデバイスチャネルを含む。少なくとも1つのpFETゲートスタックの対向側であって半導体基板内にpFET埋め込みストレッサ要素が位置し、少なくとも1つのnFETゲートスタックの対向側であって半導体基板内にnFET埋め込みストレッサ要素が位置する。埋め込みストレッサ要素の各々は、半導体基板の格子定数とは異なる格子定数を有すると共にデバイスチャネルにおいて歪みを与える第1のエピタキシドーピング半導体材料の第1の層と、第1の層の上に位置する第2のエピタキシドーピング半導体材料の第2の層と、第2の層上に位置するドーパントのデルタ単層と、を含む。開示した構造では、第1のエピタキシドーピング半導体材料の第1の層は、第2のエピタキシドーピング半導体材料の第2の層よりもドーパント含有量が少ない。この構造は更に、ドーパントのデルタ単層の上面上に直接位置する金属半導体合金コンタクトを含む。また、本開示は、上述の構造を製造する方法も提供する。この方法は、半導体基板の上面上に少なくとも1つのFETゲートスタック18を形成することを含む。次いで、少なくとも1つのFETゲートスタックの設置場所において半導体基板内にソース拡張領域およびドレイン拡張領域を形成する。少なくとも1つのFETゲートスタックの対向側であって半導体基板内に、くぼみ領域を形成する。実質的にくぼみ領域内に、予め埋め込まれたストレッサ要素を形成する。この段階で形成された各予め埋め込まれたストレッサ要素は、下方から上方に、半導体基板の格子定数とは異なる格子定数を有すると共にデバイスチャネルにおいて歪みを与える第1のエピタキシドーピング半導体材料の第1の層と、第1の層の上に位置する第2のエピタキシドーピング半導体材料の第2の層と、を含み、第1のエピタキシドーピング半導体材料の第1の層が第2のエピタキシドーピング半導体材料の第2の層よりもドーパント含有量が少なく、更に、第2の層の上面上に位置するドーパントのデルタ単層と、デルタ単層の上に位置するエピタキシドーピング半導体層の第3の層と、を含む。また、この方法は、予め埋め込まれたストレッサ要素の第3の層の一部を金属半導体合金コンタクトに変換することを含む。金属半導体合金コンタクトは、デルタ単層の上面上に直接位置する。この変換の後、第1のエピタキシドーピング半導体材料の第1の層、第2のエピタキシドーピング半導体材料の第2の層、およびドーパントのデルタ単層を含み、デバイスチャネルに歪みを与えながらこの構造の全体的な接触抵抗を低減させる埋め込みストレッサ要素が提供される。以下の説明においては、本発明のいくつかの態様の理解を得るため、特定の構造、構成要素、材料、寸法、処理ステップ、および技術等の多くの具体的な詳細事項について述べる。しかしながら、本発明はこれらの具体的な詳細事項がなくても実施可能であることは当業者には認められよう。他の例では、本発明を不明瞭にするのを避けるため、周知の構造または処理ステップについては詳細に説明しない。ある層、領域、または基板としての要素が、別の要素の上にまたは上方にあるという場合、これは他の要素の直接上にある可能性があり、または介在する要素が存在する可能性もあることは理解されよう。これに対して、ある要素が別の要素の直接上にまたは直接上方にあるという場合には、介在する要素は存在しない。また、ある要素が別の要素に接続されているまたは結合されているという場合、これは他の要素に直接接続されるかもしくは結合されている可能性があり、または介在する要素が存在する可能性もあることは理解されよう。これに対して、ある要素が別の要素に直接接続されているまたは直接結合されているという場合には、介在する要素は存在しない。これより、以下の記載および本出願に添付される図面を参照して、本開示の実施形態について更に詳細に説明する。本出願の図面は、本明細書において以下で更に詳細に参照するが、例示の目的で与えるものであり、このため一定の縮尺どおりに描かれているわけではない。まず図1を参照すると、本発明の一実施形態において用いることができる初期構造10が示されている。初期構造10は、少なくとも1つのFETデバイス領域14を含む半導体基板12を含む。図1に示した少なくとも1つのFETデバイス領域14の周囲に、第2のデバイス領域図示せずを形成することができる。また、半導体基板12は、少なくとも1つの分離領域具体的に図示せずも含むことができる。存在する場合、少なくとも1つの分離領域は、少なくとも1つのFETデバイス領域14の周囲に位置する。初期構造10は更に、半導体基板12の少なくとも1つのFETデバイス領域14の上面上に位置する少なくとも1つのFETゲートスタック18を含む。図においては、例示の目的のためにのみ、単一のFETゲートスタックを示す。用いる少なくとも1つのFETゲートスタック18は、少なくとも1つのpFETゲートスタック、少なくとも1つのnFETゲートスタック、または半導体基板12の異なるデバイス領域上に位置する少なくとも1つのpFETゲートスタックおよび少なくとも1つのnFETゲートスタックの組み合わせを含むことができる。nFETゲートスタックおよびpFETゲートスタックの組み合わせを用いる場合は、典型的に、異なる極性のデバイスを含むデバイス領域間に分離領域が存在する。少なくとも1つのFETゲートスタック18は、典型的にパターニングされており、下方から上方に、ゲート誘電体20、ゲート電極22、および任意のゲート電極キャップ24を含む。ゲート電極キャップ24は、本明細書において誘電キャップとも称することができる。初期構造10に存在するFETゲートスタックの各々の側壁には、典型的に少なくとも1つのスペーサ26これは内側スペーサと称することができるが位置している。いくつかの実施形態ではスペーサ26は存在しない。図1に示す初期構造10は、従来の方法によって形成することができ、当業者に周知の材料を含むことができる。例えば、初期構造10の半導体基板12は、限定ではないが、Si、Ge、SiGe、SiC、SiGeC、GaAs、GaN、InAs、InP、および他の全てのIII/V族またはII/VI族化合物半導体を含むいずれかの半導体材料から成ることができる。半導体基板12の半導体材料は、用いる半導体材料の種類に応じた格子定数を有する。また、半導体基板12は、有機半導体または、Si/SiGe、シリコンオンインシュレータSOI:silicon-on-insulator、絶縁体上SiGeSGOI:SiGe-on-insulator、またはGOIgermanium-on-insulator等の多層半導体を含むことも可能である。本発明の一実施形態においては、半導体基板12はSOI基板を含み、この場合、Si等の上部および下部半導体材料層が埋め込み酸化物等の埋め込み誘電体によって離間されている。いくつかの実施形態では、半導体基板12はバルクシリコンまたはSOIから成る。半導体基板12は、ドーピングされているか、ドーピングされていないか、またはドーピングされた領域およびドーピングされていない領域を含むことができる。半導体基板12は、単結晶方位を含むことができ、または異なる結晶方位を有する少なくとも2つの共平面表面領域を含むことができる後者の基板は当技術分野においてハイブリッド基板と称される。ハイブリッド基板を用いる場合、典型的に{100}結晶表面上にnFETが形成され、典型的に{110}結晶平面上にpFETが形成される。ハイブリッド基板は、当技術分野において周知の技法によって形成することができる。例えば、共有の米国特許第7,329,923号、2005年6月2日付の米国特許出願公開第2005/0116290号、および米国特許第7,023,055号を参照のこと。半導体基板12内に少なくとも1つの分離領域具体的に図示せずを形成して、半導体基板12内に複数のデバイス領域を形成するようにする。少なくとも1つの分離領域は、トレンチ分離領域またはフィールド酸化膜分離領域とすることができる。トレンチ分離領域は、当業者に周知の従来のトレンチ分離プロセスを用いて形成される。例えば、トレンチ分離領域の形成には、リソグラフィ、トレンチのエッチングおよびトレンチ誘電体による充填を用いることができる。任意に、トレンチ充填の前にトレンチにライナを形成することができ、トレンチ充填の後に高密度化ステップを実行することができ、トレンチ充填の後に平坦化プロセスを実行することも可能である。トレンチ分離領域の高さは、フッ化水素を含有する溶液を用いたエッチング等のウェットエッチングプロセスを実行することで調整可能である。フィールド酸化膜は、いわゆるシリコンの局所酸化プロセスを用いて形成することができる。様々なデバイス領域にドーピングを行って例えばイオン注入プロセスによって、異なるデバイス領域内にウェル領域を形成することができる。明確さのため、本発明の図面にウェル領域は具体的に図示しない。pFETデバイスのウェル領域は典型的にn型ドーパントを含み、nFETデバイスのウェル領域は典型的にp型ドーパントを含む。同一の導電型のデバイスのウェル領域のドーパント濃度は、同一である場合もあるし異なる場合もある。同様に、異なる導電型のウェル領域のドーパント濃度は、同一である場合もあるし異なる場合もある。半導体基板12を処理した後、当業者に周知のいずれかの従来のプロセスを用いて少なくとも1つのFETゲートスタック18を形成する。nFETおよびpFETゲートスタックが双方とも存在する実施形態においては、第1の極性のFETゲートスタックnFETまたはpFETのいずれかの形成は、第2の極性のFETゲートスタック第1の極性のFETゲートスタックとして用いていないpFEtまたはnFETのいずれかの形成前、形成中、または形成後に行うことができる。図1および図2から図4は、単一のFETデバイス領域14および単一のFETゲートスタックの存在を示すが、本発明は、2つ以上のデバイス領域が存在する場合または異なる数のFETゲートスタック18が存在する場合あるいはその両方の場合にも実施可能であることは認められよう。2つ以上のゲートスタックが存在する場合、異なるゲートスタックは、同一又は異なるゲート誘電体またはゲート電極材料あるいはその両方を有することができる。異なるゲート誘電体およびゲート電極材料を得るには、ブロックマスクを用いて、ある領域においてあるタイプの材料の形成を阻止しながら、ブロックマスクを含まない別の領域においてその材料を形成する。2つ以上のゲートスタックを設ける場合、同一または異なる導電型のFETを形成する際にこれらのゲートスタックを用いることができる。一実施形態においては、少なくとも1つのFETゲートスタック18の形成は、様々な材料層を堆積し、その後リソグラフィおよびエッチングによって堆積した材料層をパターニングすることで行う。別の実施形態では、少なくとも1つのFETゲートスタック18は、ダミーゲート材料の使用を含む置換ゲートプロセスによって形成する。少なくとも1つのFETゲートスタック18の形成に用いた技法とは無関係に、少なくとも1つのFETゲートスタック18は、下方から上方に、ゲート誘電体20、ゲート電極22、および任意のゲート電極キャップ24を含む。ゲート誘電体20は、例えば酸化物、窒化物、酸窒化物、またはそれらの多層スタック等のいずれかのゲート絶縁材料を含む。一実施形態では、ゲート誘電体20は半導体酸化物、半導体窒化物、または半導体酸窒化物である。別の実施形態では、ゲート誘電体20は、例えば3.9のような酸化シリコンの誘電率よりも大きい誘電率を有する誘電金属酸化物を含む。典型的に、用いるゲート誘電体20の誘電率は4.0より大きく、いっそう典型的には誘電率は8.0より大きい。かかる誘電材料を本明細書においては高k誘電体と称する。例示的な高k誘電体は、限定ではないが、HfO2、ZrO2、La2O3、Al2O3、TiO2、SrTiO3、LaAlO3、Y2O3、HfOxNy、ZrOxNy、La2OxNy、Al2OxNy、TiOxNy、SrTiOxNy、LaAlOxNy、Y2OxNy、それらのシリケート、およびそれらの合金を含む。ゲート誘電体20として、これらの高k材料の多層スタックも用いることができる。xの各値はそれぞれ0.5から3であり、yの各値はそれぞれ0から2である。ゲート誘電体20の厚さは、これを形成するために用いる技法に応じて異なるものとすることができる。典型的には、ゲート誘電体20の厚さは1nmから10nmであり、いっそう典型的には厚さは2nmから5nmである。ゲート誘電体20として高kゲート誘電体を用いる場合、高kゲート誘電体は、1nmオーダー以下の実効酸化物厚effectiveoxidethicknessを有することができる。ゲート誘電体20は、当技術分野において周知の方法によって形成することができる。一実施形態では、ゲート誘電体20は、例えば化学気相堆積CVD、物理気相堆積PVD、分子ビーム堆積MBD、パルスレーザ堆積PLD、液体ミスト化学堆積LSMCD:liquidsourcemistedchemicaldeposition、および原子層堆積ALD等の堆積プロセスによって形成することができる。あるいは、ゲート誘電体20は、例えば熱酸化または熱窒化あるいはその両方等の熱プロセスによって形成することができる。ゲート電極22は、限定ではないが、多結晶シリコン、多結晶シリコンゲルマニウム、元素金属、例えばタングステン、チタン、タンタル、アルミニウム、ニッケル、ルテニウム、パラジウム、および白金、少なくとも1つの元素金属の合金、元素金属窒化物例えば窒化タングステン、窒化アルミニウム、および窒化チタン、ならびに元素金属シリサイド例えばタングステンシリサイド、ニッケルシリサイド、およびチタンシリサイド、ならびにそれらの多層の組み合わせを含むいずれかの導電性材料を含む。一実施形態では、ゲート電極22はnFET金属ゲートから成る。別の実施形態では、ゲート電極22はpFET金属ゲートから成る。更に別の実施形態では、ゲート電極22は多結晶シリコンから成る。ポリシリコンゲートを、単独で、または、例えば金属ゲート電極材料または金属シリサイドゲート電極材料あるいはその両方等の他の導電性材料と関連付けて、用いることができる。ゲート電極22は、例えば化学気相堆積CVD、プラズマ増強化学気相堆積PECVD、蒸着、物理気相堆積PVD、スパッタリング、化学溶液堆積、原子層堆積ALD、および他の同様の堆積プロセスを含む従来の堆積プロセスを用いて形成することができる。ゲート電極22としてSi含有材料を用いる場合、インシチューin-situのドーピング堆積プロセスまたは堆積を用いることによって、適切な不純物内でSi含有材料をドーピングすることができ、その後にイオン注入またはガス相ドーピング等のステップを行って適切な不純物をSi含有材料内に導入する。金属シリサイドを用いる場合は、従来のシリサイド化プロセスを採用する。典型的には、堆積したままのゲート電極22の厚さは10nmから100nmであり、いっそう典型的には厚さは20nmから50nmである。いくつかの実施形態では、ゲート電極22の上に任意のゲート電極キャップ24を形成することができる。任意のゲート電極キャップ24は、誘電酸化物、窒化物、酸窒化物、または多層スタックを含むそれらのいずれかの組み合わせを含む。一実施形態では、任意の誘電電極キャップ24はシリコン窒化物から成る。任意のゲート電極キャップ24が存在する場合、任意のゲート電極キャップ24は、例えばCVDおよびPECVDを含む当業者に周知の従来の堆積プロセスを用いて形成する。あるいは、任意のゲート電極キャップ24は、例えば酸化または窒化あるいはその両方等の熱プロセスによって形成することができる。任意のゲート電極キャップ24の厚さは、用いるキャップ材料およびこれを形成する際に用いるプロセスに応じて異なるものとすることができる。典型的に、任意のゲート電極キャップ24の厚さは5nmから200nmであり、いっそう典型的には厚さは10nmから50nmである。ゲート電極22がポリシリコン等のSi含有材料から成る場合は、典型的に任意のゲート電極キャップ24が用いられる。また、図1に示す初期構造10は、半導体基板12の上面上に基部が位置する少なくとも1つのスペーサ26を含むことができる。少なくとも1つのスペーサ26の縁部は、少なくとも1つのFETゲートスタック18の側壁上に位置する。少なくとも1つのスペーサ26は、例えば酸化物、窒化物、酸窒化物、またはそれらのいずれかの組み合わせ等のいずれかの誘電材料を含む。必ずしもではないが典型的に、少なくとも1つのスペーサ26は、任意のゲート電極キャップ24とは異なる材料から成る。一実施形態において、少なくとも1つのスペーサ26は酸化シリコンまたは窒化シリコンから成る。別の実施形態では、少なくとも1つのスペーサ26は、薄い内側スペーサと、内側スペーサに比べてもっと幅広の外側スペーサと、を含む。かかる実施形態では、薄い内側スペーサは酸化シリコンで構成することができ、幅広の外側スペーサは窒化シリコンで構成することができる。少なくとも1つのスペーサ26は、当業者に周知のプロセスを用いて形成することができる。例えば、少なくとも1つのスペーサ26は、スペーサ材料を堆積し、その後にエッチングを行うことで形成可能である。少なくとも1つのスペーサ26の基部で測定した幅は、典型的に2nmから50nmであり、いっそう典型的には5nmから15nmである。図1に示す初期構造10は、FETゲートスタックの各々の設置場所において半導体基板12内に位置する拡張領域28を含む。図1では、28と標示した領域の一方はソース拡張領域であり、28と標示した他方の領域はドレイン拡張領域である。拡張領域28は、当業者に周知の拡張イオン注入プロセスを用いて半導体基板12に形成することができる。少なくとも1つのFETゲートスタック18および、存在する場合は少なくとも1つのスペーサ26は、FETデバイス領域14における拡張イオン注入プロセスの間に注入マスクとして機能する。拡張領域28を注入した後、アニールを用いて拡張領域28を活性化することができる。アニールは、イオン注入ステップ後のいずれかの時点で実行することができ、典型的に800°Cを超える温度で行うが、850°Cを超える温度がいっそう典型的である。アニールはいずれかの従来のアニールプロセスを用いて実行可能である。使用可能なアニールの例は、例えば急速熱アニール、炉アニール、レーザアニール、マイクロ波アニール、またはそれらの技法の組み合わせを含む。アニールの継続時間すなわちアニーリング時間は、用いるアニールプロセスおよびアニールの温度に応じて異なる場合がある。典型的には、アニールは10分以下の時間期間行う。アニールは、例えばヘリウム、窒素、またはアルゴンあるいはそれら全て等の不活性雰囲気において行われる。いくつかの実施形態では、アニーリングは、形成ガス水素および窒素の混合物を用いて行うことができる。拡張領域28で画定された少なくとも1つのFETゲートスタック18の下に位置する半導体基板12の部分がデバイスチャネル40であることは認められよう。いくつかの実施形態においては、初期構造10の半導体基板12内に任意のハロ領域図示せずを形成する任意のハロインプラントを実行する。任意のハロインプラントは、当業者に周知である角度ハロイオンインプラント等のいずれかの従来のハロインプラントを用いて実行可能である。任意のハロインプラントの後、典型的に1350°C以下の温度で任意のハロ活性化アニールを実行する。一実施形態では、任意のハロ活性化アニールは、レーザアニールまたは急速熱アニールを含むことができる。図2を参照すると、少なくとも1つのFETゲートスタック18の設置場所において半導体基板12内にくぼみ領域30を形成した後の図1の構造が示されている。くぼみ領域30は、図2に示すようなFETゲートスタックの対向側に形成する。くぼみ領域の一方はソーストレンチと称することができ、他方のくぼみ領域はドレイントレンチと称することができる。例えばトレンチのようなくぼみ領域30は、当業者に周知のエッチング技法を用いて形成される。少なくとも1つのFETゲートスタック18および、存在する場合は少なくとも1つのスペーサ26は、エッチングプロセスの間エッチマスクとして機能する。エッチングプロセスは、少なくとも1つのFETゲートスタック18および、存在する場合は少なくとも1つのスペーサ26によって保護されていない半導体基板12の露出部分を選択的に除去する。くぼみ領域30の各々の深さは、基板12の上面からくぼみ領域30の下部まで測定した場合、典型的に20nmから150nmであり、より典型的には30nmから70nmである。くぼみ領域30の各々を形成する際に使用可能なエッチングは、ウェットエッチング、ドライエッチング、またはウェットエッチングおよびドライエッチングの組み合わせを含む。一実施形態では、くぼみ領域30の各々を形成する際に異方性エッチングを用いる。別の実施形態では、くぼみ領域30の各々を形成する際に等方性エッチングを用いる。更に別の実施形態では、くぼみ領域30の各々を形成する際に異方性エッチングおよび等方性エッチングの組み合わせを用いる。くぼみ領域30の各々を形成する際にドライエッチを用いる場合、ドライエッチは、反応性イオンエッチングRIE、プラズマエッチング、イオンビームエッチング、およびレーザアブレーションの1つを含むことができる。くぼみ領域30の各々を形成する際にウェットエッチを用いる場合、ウェットエッチは、例えば半導体基板12の露出したFETデバイス領域14を選択的にエッチングする水酸化アンモニウム等のいずれかの化学エッチング液を含む。いくつかの実施形態では、くぼみ領域30の各々を形成する際に結晶学的エッチングプロセスを用いることができる。図2に示す実施形態においては、エッチングによって、半導体基板内12に実質的に直線の側壁32を有するくぼみ領域30を設ける。実質的に直線の側壁32は、ある程度テーパー状である場合もある。代替的な実施形態図示せずにおいては、ファセットを含むくぼみ領域を有する構造を形成することができる。この代替的な構造は、ドライエッチングプロセスを用いた後に横方向のウェットエッチングプロセスを行うことによって形成可能である。横方向のウェットエッチプロセスは、例えば水酸化アンモニウムを含むことができる。図3を参照すると、各くぼみ領域30内に予め埋め込まれたストレッサ要素33を形成した後の図2の構造が示されている。各予め埋め込まれたストレッサ要素33は、下方から上方に、第1のエピタキシドーピング半導体材料の第1の層35、第2のエピタキシドーピング半導体材料の第3の層36、ドーパントのデルタ単層37、および第3のエピタキシドーピング半導体材料の第3の層38を含む材料スタックを含む。ドーパントのデルタ単層37は、第2の層36と第3の層38との間に位置するn型ドーパントまたはp型ドーパントの層を含む。いくつかの実施形態では、第1の層35、第2の層36、または第3の層38あるいはそれら全ての中にドーパントのデルタ単層が位置することができる。これらの特定の実施形態は本出願の図面には示していない。予め埋め込まれたストレッサ要素という言葉がプロセスのこの段階で用いられるのは、予め埋め込まれたプロセッサ要素の第3の層がこの後のアニールステップの間に金属半導体合金に変換されるからである。このため、この後のアニール以降は、下方から上側に、第1の層35、第2の層36、およびドーパントのデルタ単層37を含む埋め込みストレッサ要素が提供される。上述のように、各予め埋め込まれたストレッサ要素33の第1の層35は、第1のエピタキシドーピング半導体材料から成る。第1のエピタキシドーピング半導体材料の格子定数は半導体基板12の格子定数とは異なり、従って、デバイスチャネル40において電子移動度を高めることができる。一実施形態において、半導体基板12がシリコンから成り、かつpFETゲートスタックが存在する場合、第1のエピタキシドーピング半導体材料の第1の層35は、SiGeまたはSiGe:Cから成る。別の実施形態において、半導体基板12がシリコンから成り、かつnFETゲートスタックが存在する場合、第1のエピタキシドーピング半導体材料の第1の層35は、Si:Cすなわち炭素をドーピングしたシリコンから成る。第1の層35内のドーパントは、pFETゲートスタックではp型ドーパントとすることができ、nFETゲートスタックではn型ドーパントとすることができる。p型ドーパントという言葉は、元素周期表のIIIB族からの原子を指し、例えばB、Al、Ga、またはInあるいはそれら全てを含む。これらのIIIB族元素のうち、本発明の一実施形態ではBを用いる。n型ドーパントという言葉は、元素周期表のVA族からの原子を指し、例えばP、As、またはSbあるいはそれら全てを含む。これらのVA族元素のうち、本発明の一実施形態ではPを用いる。IIIBおよびVAという用語は、元素周期表のCAS方式からのものであることに留意すべきである。第1の層35内のドーパントのタイプには無関係に、第1のエピタキシドーピング半導体材料の第1の層35に存在するドーパントは、5E19原子/cm3から1E21原子/cm3の範囲内にあり、いっそう典型的にはドーパント濃度は1E20原子/cm3から7E20原子/cm3である。第1のエピタキシドーピング半導体材料の第1の層35は、各くぼみ領域30の下部を充填し、典型的には拡張領域28の下面を超えずに、この下面まで延在することができる。各予め埋め込まれたストレッサ要素33の第1の層35は、当業者に周知のいずれかのインシチューのドーピングエピタキシャル成長プロセスを用いてくぼみ領域30内に形成される。エピタキシャル成長によって、第1のエピタキシドーピング半導体材料の第1の層35が結晶構造であり、第1の層35を形成する半導体基板12の表面と同一の結晶構造を有することが確実となる。インシチューのドーピングエピタキシャル成長プロセスは典型的に、ドーパント原子が存在する前駆物質ガス混合物を用いる。第1のエピタキシドーピング半導体材料の第1の層35を形成する際に用いられる前駆物質の種類は当業者に周知である。第1の層35の上面上、および第1の層35を含まない半導体基板12のいずれかの露出した側壁上に、各予め埋め込まれたストレッサ要素33の第2の層36が形成されている。各予め埋め込まれたストレッサ要素33の第2の層36は第2のエピタキシドーピング半導体材料を含み、この材料が含むエピタキシ半導体材料は第1の層35と同一または異なるものとすることができるが、同一であることが好ましい。各予め埋め込まれたストレッサ要素33の第2層36は、典型的に第1の層35と同一の格子定数を有する。第2のエピタキシドーピング半導体材料内のドーパントは、第1のエピタキシドーピング半導体材料のものと同一の導電型のドーパントである。しかしながら、第2のエピタキシドーピング半導体材料内のドーパント含有量は、第1のエピタキシ半導体材料内のドーパント含有量よりも多い。第1のエピタキシドーピング半導体材料の第1の層35は第2のエピタキシドーピング半導体材料の第2の層36に比べてドーパント含有量が少ないので、第1の層35は第2の層36からのドーパントの拡散を抑制することができる。各予め埋め込まれたストレッサ要素33の第2の層36は、5E21原子/cm3から3E22原子/cm3のドーパント濃度を有することができるが、より典型的にはドーパント濃度は8E19原子/cm3から4E20原子/cm3である。各くぼみ領域30の残り部分を実質的に充填する第2の層36は、第1の層35の第1のエピタキシ半導体材料に関して上述したインシチューのドーピングコンフォーマルエピタキシプロセスを含む従来のエピタキシャル成長プロセスによって形成することができる。第2の層36を形成する際に、いずれかの既知の前駆物質を用いることができる。いくつかの実施形態では、各予め埋め込まれたストレッサ要素33の第1および第2の層35、36は、これらの層の形成間に真空を破壊することなく形成することができる。他の実施形態では、各予め埋め込まれたストレッサ要素33の第1および第2の層35、36は、各エピタキシャル成長ステップ間に真空を破壊して形成する。上述のように、各予め埋め込まれたストレッサ要素33は、第2の層36上に位置するドーパントn型またはp型のデルタ単層37も含む。ドーパントのデルタ単層37は、少なくとも1つのゲートスタック18の下に位置する半導体基板12の残りの表面と本質的に同一平面である。デルタ単層37内のドーパントは、第1および第2のエピタキシドーピング半導体材料内のドーパントに一致する。このため、例えば第1および第2のエピタキシドーピング半導体材料がp型を含む場合、デルタ単層37もp型を含む。同様に、第1および第2のエピタキシドーピング半導体材料がn型を含む場合、デルタ単層37もn型を含む。ドーパント原子のみを含むデルタ単層37を形成するには、少なくとも第2のエピタキシドーピング半導体材料の成長を中断させ、その後に急速熱化学気相堆積RTCVDを用いてデルタ単層37を堆積する。デルタ単層37は、厚さが約0.5nmから3nmの薄い層である。他の厚さも使用可能である。いったんデルタ単層37を形成したら、第3のエピタキシドーピング半導体の第3の層38を形成することができる。第3のエピタキシドーピング半導体材料の第3の層38は典型的に、第1のエピタキシドーピング半導体材料のものと同一の組成すなわち半導体材料およびドーパントを有する。第3の層38は典型的に第1のエピタキシドーピング半導体材料のものと同一の組成を有するが、第3の層38のドーパント濃度は、第1のエピタキシドーピング半導体材料と同じかまたは異なるものとすることができ、典型的には同じとすることができる。各予め埋め込まれたストレッサ要素33の第3の層38は、第1のエピタキシドーピング半導体材料の第1の層35を形成するための上述した前駆物質の1つを用いて形成することができる。第3のエピタキシドーピング半導体材料の第3の層38は、最初の半導体基板12の上面よりも上に延在する。CMOSデバイスを製造する場合、予め埋め込まれたストレッサ要素の1つのタイプをpFETデバイス領域内に形成することができ、予め埋め込まれたストレッサ要素の別のタイプをnFETデバイス領域内に形成することができることは認められよう。これは、デバイス領域pFETまたはnFETデバイス領域の1つにおいて予め埋め込まれたストレッサ要素の1つのタイプを形成するための上述した手順に従い、他のデバイス領域上にはブロックマスクを用いることによって達成可能である。このブロックマスクは除去することができ、埋め込みストレッサ要素の1つのタイプを含むデバイス領域の上に第2のブロックマスクを形成することができる。次いで、上述の手順を繰り返して、第2のブロックマスクによって保護されていないデバイス領域内に埋め込みストレッサ要素の別のタイプを形成することができる。このため、本開示は、nFETのための予め埋め込まれたストレッサ要素またはpFETのための予め埋め込まれたストレッサ要素あるいはその両方を提供することを強調しておく。ここで図4を参照すると、別のスペーサ44これを本明細書においてスペーサ26に対して外側スペーサと称することができるの形成ならびにソース領域およびドレイン領域本出願の図面では具体的には示さないの形成を含む更に別のCMOS処理の後の図3の構造が示されている。ソース領域およびドレイン領域は、本明細書ではまとめてソース/ドレイン領域と称する。ソース/ドレイン領域は典型的に、上述の第2のエピタキシドーピング半導体材料の第2の層36内に形成する。いくつかの実施形態においては、別のスペーサ44の形成前に、この構造から任意のゲート電極キャップ24を除去することができる。任意のゲート電極キャップ24の除去は、少なくとも1つのスペーサ26、下にあるゲート電極22、および各埋め込みストレッサ要素34の第3の層38に対してゲート電極キャップ材料を選択的に除去するエッチング液を用いて実行することができる。限定ではないが、かかるエッチング液の一例は反応性イオンエッチングを含む。スペーサ44は、少なくとも1つのスペーサ26を形成する際に用いたものと同じかまたは異なるプロセスを用いて形成される。スペーサ44は、少なくとも1つのスペーサ26と同じかまたは異なる誘電材料で構成することができる。一実施形態においては、スペーサ44は少なくとも1つのスペーサ26とは異なる誘電材料から成る。一実施形態では、スペーサ44はシリサイド近接silicideproximityを画定するスペーサである。スペーサ44は、従来のシリサイドプロセスおよびエッチングによって形成することができる。いくつかの実施形態では、スペーサ44の形成前に、少なくとも1つのスペーサ26を除去することができ、少なくとも1つのFETゲートスタック18の側壁に直接接触させてスペーサ44を形成する。図示する実施形態においては、スペーサ44の横方向の縁部が少なくとも1つのスペーサ26の側壁に直接接触している。スペーサ44の形成後、予め埋め込まれたストレッサ要素33の各々の少なくとも第2の層36内にソース/ドレイン領域を形成する。ソース/ドレイン領域は、ソース/ドレインイオン注入プロセスを用いた後にアニーリングを行うことによって形成される。スペーサ44はイオン注入マスクとして機能する。引き続き図4を参照すると、第3のエピタキシドーピング半導体材料の第3の層38を金属半導体合金に変換することができるいずれかのプロセスを用いて、金属半導体合金コンタクト45が形成されている。この変換プロセスの後では、下方から上方に、第1の層35、第2の層36、およびドーパントのデルタ単層37を含む埋め込みストレッサ要素34が提供されることに留意すべきである。一実施形態においては、シリサイドプロセスを用いて金属半導体合金コンタクト45を形成する。シリサイドプロセスは、他のスペーサ44の外側縁部に自己整合することができる。シリサイドプロセスは、第3のエピタキシドーピング半導体材料の第3の層38と反応した場合に金属半導体合金を形成可能な金属を形成することを含む。金属半導体合金コンタクト45を形成する際に用いる金属は、限定ではないが、タンタル、チタン、タングステン、ルテニウム、コバルト、ニッケル、またはそれらの材料のいずれかの適切な組み合わせを含むことができる。この金属の上に、窒化チタンまたは窒化タンタル等の拡散バリアを形成することができる。アニールを実行して、この金属とその下にある第3のエピタキシドーピング半導体材料の第3の層との間で反応を引き起こして、金属半導体合金コンタクト45を形成する。形成された金属半導体合金コンタクトは、半導体材料第3の層38に存在するもののような、先に規定したような金属、およびドーパント第3の層38に存在するもののようなを含むことは認められよう。典型的に、アニールは少なくとも250°C以上の温度で行う。単一のアニールステップまたは多数のアニールステップを用いることができる。アニールを実行した後、いずれかの非反応金属および任意の拡散バリアを除去する。いくつかの実施形態では、任意のゲート電極キャップ24が除去されると共にゲート電極22がSi含有材料から成る場合、ゲート電極22の直接上に金属半導体合金コンタクトを形成することができる。ここで図5を参照すると、上述の基本処理ステップを用いて形成することができるCMOS構造100が示されている。具体的には、図5に示すCMOS構造100は、半導体基板12の上面上に位置する少なくとも1つのpFETゲートスタック18’および少なくとも1つのnFETゲートスタック18’’を含む。少なくとも1つのpFETゲートスタック18’と少なくとも1つのnFETゲートスタック18’’との間に分離領域102が存在する。少なくとも1つのpFETゲートスタック18’および少なくとも1つのnFETゲートスタック18’’の各々は、上述のようなゲート誘電体20、ゲート電極22、および任意の誘電キャップ24を含む。また、ゲートスタックの各々の側壁上にスペーサ26が存在することができる。FETゲートスタックの各々は更に、少なくとも1つのpFETゲートスタック18’および少なくとも1つのnFETゲートスタック18’’の双方の設置場所に、半導体基板12内に位置するソース拡張領域およびドレイン拡張領域まとめて拡張領域28と称するを含む。FETゲートスタックの各々の拡張領域28間にデバイスチャネル40が位置する。半導体基板12内において少なくとも1つのpFETゲートスタック18’の対向側にpFET埋め込みストレッサ要素34’が位置し、半導体基板12内において少なくとも1つのnFETゲートスタック18’’の対向側にnFET埋め込みストレッサ要素34’’が位置している。埋め込みストレッサ要素の各々は、半導体基板12の格子定数と異なっておりデバイスチャネル40に歪みを与える格子定数を有する第1のエピタキシドーピング半導体材料の第1の層35’、35’’と、この第1の層の上に位置する第2のエピタキシドーピング半導体材料の第2の層36’、36’’と、を含む。第1のエピタキシドーピング半導体材料の第1の層は、第2のエピタキシドーピング半導体材料の第2の層に比べてドーパント含有量が少ない。また、各埋め込みストレッサ要素は、各埋め込みストレッサ要素の第2の層36’、36’’の上面上に位置するドーパントの単層37’、37’’を含む。デバイス領域の各々において、少なくとも1つのドーパントの単層37’、37’’の上に金属半導体合金45が存在する。また、図5に示す構造は別のスペーサ44が存在することを示す。別のスペーサ44は、構造内に残っている第3の層38’、38’’の一部の上に位置する。金属半導体合金と埋め込みストレッサ要素の第2の層との間にデルタ単層が存在することによって、この半導体構造の全体的な接触抵抗が、埋め込みストレッサ要素の上層とその上の金属半導体合金コンタクトとの間にドーパントのデルタ単層が存在しない半導体構造よりも改善されることを強調しておく。全体的な接触抵抗が改善されるので、本開示の構造は、金属半導体合金と埋め込みストレッサ要素の上層との間にドーパントのデルタ単層を含まない従来技術の構造に比べて優れた性能を示す。また、本明細書に開示するデルタ単層は薄いので、これが存在してもデバイスチャネルに対する歪み特性は変わらない。更に、上述の処理ステップ中にデルタ単層内のドーパントが消費されないので、シリサイドパイピングが観察されない。このため、本開示に述べたプロセスはデバイスの歩留まりを向上させる。いくつかの実施形態においては、金属半導体合金引張性がデバイスチャネルの上にあって離れているので、チャネル歪み圧縮性の改善が達成される。また、金属半導体合金コンタクトは基板の初期表面よりも高い位置にあるので、この高い金属半導体合金コンタクトはデバイス性能の向上を与える。本発明について、その好適な実施形態に関連付けて具体的に図示し説明したが、本発明の精神および範囲から逸脱することなく形態および詳細について前述およびその他の変更を実施可能であることは、当業者には理解されよう。従って、本発明は説明し図示した厳密な形態および詳細に限定されるのではなく、添付の特許請求の範囲内に該当するものであることが意図される。"