"逆相関係のクロック信号対を含むクロック信号群を生成する送信クロック生成回路と、前記クロック信号群の送信経路と、前記クロック信号群に対して逓倍関係を有する複数のクロック信号に基づいて動作するクロック動作回路と、を備え、前記クロック動作回路は、前記送信経路を介して送信された前記クロック信号群から、前記複数のクロック信号を生成する逓倍クロック生成回路を備えることを特徴とするクロック動作システム。前記逓倍クロック生成回路は、複数の2倍クロック生成段を備え、各2倍クロック生成段は、マルチプレクサと、前記マルチプレクサの出力を分周する分周回路と、を有し、前記分周回路の出力に応じて前記マルチプレクサの出力を選択する2倍クロック生成回路を、段数に応じて備え、前段の2個の2倍クロック生成回路の出力が、後段の1個の2倍クロック生成回路に入力され、前記クロック信号対が、初段の2倍クロック生成段の前記マルチプレクサに入力される請求項1記載のクロック動作システム。前記クロック動作回路は、並列データを直列データに変換する並直列変換回路であり、前記並直列変換回路は、複数の選択段を備え、各選択段は、マルチプレクサと、前記マルチプレクサの出力を前記逓倍クロック生成回路の出力する前記複数のクロック信号の対応するクロック信号に応じて保持するフリップフロップと、を有する2入力並直列回路を、段数に応じて備え、前段の2個の2入力並直列回路の出力が、後段の1個の2入力並直列回路に入力される請求項1または2記載のクロック動作システム。前記クロック信号群は、複数の前記クロック動作回路に供給され、前記複数のクロック動作回路は、それぞれ前記逓倍クロック生成回路を備える請求項1から3のいずれか1項記載のクロック動作システム。前記2倍クロック生成回路は、逆相関係の2つのクロック信号が入力されるマルチプレクサと、前記マルチプレクサの出力を分周する分周回路と、を有し、前記分周回路の出力に応じて前記マルチプレクサの出力を選択する請求項2記載のクロック動作システム。前記逓倍クロック生成回路は、2段の2倍クロック生成段を備え、1段目の前記2倍クロック生成段は、逆相関係の2つのクロック信号が異なる順で入力される2個の1段目マルチプレクサと、前記2個の1段目マルチプレクサの一方の出力を分周する分周回路と、を有し、前記分周回路の出力に応じて前記2個の1段目マルチプレクサの出力を選択し、2段目の2倍クロック生成段は、前記2個の1段目マルチプレクサの出力が入力される2段目マルチプレクサと、前記2段目マルチプレクサの出力を分周する分周回路と、を有し、前記分周回路の出力に応じて前記2段目マルチプレクサの出力を選択する請求項2記載のクロック動作システム。前記逓倍クロック生成回路は、逆相クロック生成器と、2段の2倍クロック生成段を備え、前記逆相クロック生成器は、クォータレートクロック信号から逆相関係の2つのクォータレートクロック信号を生成し、1段目の2倍クロック生成段は、前記逆相関係の2つのクォータレートクロック信号が異なる順で入力される第1および第2逓倍器を備え、前記第1逓倍器は、1段目第1マルチプレクサと、前記1段目第1マルチプレクサの出力を分周する1段目第1フリップフロップと、を有し、前記1段目第1フリップフロップの出力の反転信号に応じて前記1段目第1マルチプレクサの出力を選択し、前記第2逓倍器は、1段目第2マルチプレクサと、前記1段目第2マルチプレクサの出力を分周する1段目第2フリップフロップと、を有し、前記1段目第2フリップフロップの出力の反転信号に応じて前記1段目第2マルチプレクサの出力を選択し、前記1段目第1および第2フリップフロップは、異なる変化エッジでラッチ動作を行い、2段目の2倍クロック生成段は、前記1段目第1および第2マルチプレクサの出力が入力される2段目マルチプレクサと、前記2段目マルチプレクサの出力を分周する分周回路と、を有し、前記分周回路の出力に応じて前記2段目マルチプレクサの出力を選択する請求項2記載のクロック動作システム。実施形態は、クロック信号に正確に同期した動作が行えるクロック動作システムを、小さな回路規模で実現する。実施形態によれば、逆相関係のクロック信号対を含むクロック信号群を生成する送信クロック生成回路と、クロック信号群の送信経路と、クロック信号群に対して逓倍関係を有する複数のクロック信号に基づいて動作するクロック動作回路と、を有し、クロック動作回路は、送信経路を介して送信されたクロック信号群から、複数のクロック信号を生成する逓倍クロック生成回路を有するクロック動作システムが提供される。実施形態によれば、小さな回路規模で、誤差の少ないクロック動作システムが実現される。実施形態を説明する前に、並直列変換回路を有する一般的なクロック動作システムについて説明する。図1は、複数チャネルに対応して設けられた複数の並直列変換回路を有する一般的なクロック動作システムの全体構成を示す図である。図1に示すように、クロック動作システムは、複数の並直列変換回路14-0、14-1、...、14-nと、周波数および位相の異なるクロック信号群マルチレートクロックを生成するクロック生成回路11と、クロック信号群を分配する分配回路と、分配されたクロック信号群の位相を調整する位相調整回路13-1、13-2と、を有する。分配回路は、複数の並直列変換回路14-0、14-1、...、14-nを含む多数の箇所にクロック信号群を分配するため、クロック信号ごとに多数のバッファBFを有する。ここでは、周波数がもっとも大きいフルレートfullrateクロック信号CKf0を分配するクロックバッファ群Clockrepeaterを12fで表す。また、クロック生成回路で生成されたCKf0の周波数の1/2のハーフレートhalfrateクロック信号CKh0およびその逆相のクロック信号CKhxを分配するクロックバッファ群を12hで表す。同様に、クロック生成回路で生成されたCKf0の周波数の1/4のクォータレートquarterrateクロック信号CKq0およびその逆相のクロック信号CKqxを分配するクロックバッファ群を12qで表す。なお、ここでは、ハーフレートおよびクォータレートクロック信号については、その逆相のクロック信号を送信するが、フルレートクロック信号についても、その逆相のクロック信号を送信する場合もある。また、フルレートクロック信号以外については、フルレートクロック信号の周期の整数倍位相がシフトした信号を送信する場合もある。さらに、逆相および位相のシフトしたクロック信号は送信しない場合や、フルレートクロック信号のみを分配する場合もある。このような場合には、フルレートクロック信号を含む分配された信号から、分周回路などにより必要なクロック信号を生成する。複数の並直列変換回路14-0、14-1、...、14-nは、分配されたクロック信号群に基づいて、クロック動作を行なう。ここでは、1つの並直列変換回路は、4入力パラレルデータを1出力シリアルデータに変換する並直列変換処理を行う。並直列変換回路の回路構成および動作を説明する。図1に示すように、並直列変換回路14-0は、dqa,dqb,dqc,dqdを含む4入力パラレルデータIN0を、1出力シリアルデータOUT0に変換して出力する。マルチプレクサMUXMq0は、2つのパラレルデータdqaおよびdqbを受けて、dqaとdqbを交互に出力する1つの出力dihaを生成する。マルチプレクサMUXMq1は、2つのパラレルデータdqcおよびdqdを受けて、dqcとdqdを交互に出力する1つの出力dihbを生成する。フリップフロップFFFFh0は、Mq0の出力dihaをラッチしてdhaとして出力する。フリップフロップFFFFh1は、Mq1の出力dihbをラッチしてdhbとして出力する。マルチプレクサMUXMhは、2つのパラレルデータdhaおよびdhbを受けて、dhaとdhbを交互に出力する1つの出力dfを生成する。フリップフロップFFFFfは、Mhの出力dfをラッチして出力OUT0として出力する。各マルチプレクサMUXおよびフリップフロップFFは、図示のクロック信号に応じて動作する。図2は、図1の並直列変換回路14-0に供給されるクロック信号と、各部の信号を示すタイムチャートである。CKfはフルレートクロック信号であり、CKhはハーフレートクロック信号である。CKh’は、CKhを1/4位相シフトした信号である。言い換えれば、CKh’は、CKhをCKfの半周期分シフトした信号である。図示していないが、CKhの逆相信号CKhxは、CKhを1/2位相シフトした信号である。CKqはクォータレートクロック信号である。CKqxは、CKqの逆相信号、すなわちCKqを1/2位相シフトした信号である。並直列変換回路14-0に入力される4入力パラレルデータdia,dib,dic,didは、CKfの4周期ごとに変化するデータ信号である。dia,dib,dic,didは、図示していないFFによりタイミングをずらしてラッチされ、dqa,dqb,dqc,dqdとして、Mq0およびMq1にそれぞれ入力する。Mq0は、CKqがH高の間dqaを、L低の間dqbを選択するので、その出力dihaは、CKfの2周期ごとに、dqaとdqbを交互に含む。Mq1は、CKqがH高の間dqcを、L低の間dqdを選択するので、その出力dihbは、CKfの2周期ごとに、dqcとdqdを交互に含む。Mq0がdqaを選択する間、dqaの値は安定しており、Mq0がdqbを選択する間、dqbの値は安定している。これは、Mq1についても同様である。FFh0は、CKh’に応じてdihaをラッチしてdhaとして出力する。同様に、FFh1は、CKh’の逆相のCKhx’に応じてdihbをラッチしてdhbとして出力する。したがって、dhaとdhbの変化するタイミングは、CKfの1周期分シフトする。Mhは、CKhがH高の間dhaを、L低の間dhbを選択するので、その出力dfは、CKfの1周期ごとに、dhaとdhbを交互に含む。これにより、4入力パラレルデータdia,dib,dic,didが、1出力シリアルデータdfに変換される。FFfは、dfをCKfでラッチしてCKfの1周期ごとに変化する出力OUT0を生成する。以上説明したように、並直列変換回路14-0は、周波数および位相の異なるクロック信号群を使用して並直列変換動作を行なう。なお、ここでは4入力パラレルデータを1出力シリアルデータに変換する例を説明したが、8入力以上のパラレルデータをシリアルデータに変換する場合も同様であり、その場合はクォータレートクロック信号の2倍以上の周期のクロック信号を送信する。他の並直列変換回路14-1、...、14-nも、並直列変換回路14-0と同様の構成を有し、供給されたクロック信号群に基づいて同様の動作を行なう。図1に示したクロック動作システムでは、クロック生成回路でフルレートクロック信号CKfから分周およびシフトしたクロック信号群を生成し、CKfを含むクロック信号群を、システム内の各箇所に分配していた。そのため、クロック生成回路は、複数の並直列変換回路に対して1個設ければよく、共通化可能である。上記のような、1箇所のクロック生成回路で生成したクロック群を分配する集中型クロック分配線路には、クロックを正確に各箇所に分配できることが要求される。そのため、前述のように、多数のクロックバッファ群clockrepeaterを配置することが必要であり、さらにマルチレートクロック間の位相調整が必要になる。そこで、図1に示すように、ハーフレートクロック信号群の位相を調整する位相調整回路13-1と、クォータレートクロック信号群の位相を調整する位相調整回路13-2と、が設けられる。そのため、回路規模が大きくなるという問題がある。また、多数のクロックバッファ群および位相調整回路を経由したクロック信号は、時間的な差スキューが存在するため、MUXの動作間に誤差が生じる。特に、クロックバッファ群clockrepeaterの段数が多い場合、クロック分配回路およびクロック動作回路は、PVTpowervoltagetemperature変動に敏感で、データクロック間の位相のずれが大幅に変化して誤差が出る場合がある。そのため、データをシリアル化する場合の速度を高くできないという問題が生じる場合がある。図3は、第1実施形態のクロック動作システムの全体構成を示す図である。第1実施形態のクロック動作システムも、4入力パラレルデータを1出力シリアルデータに変換する並直列変換処理を行い、このような並直列変換処理をnチャネル並列に行える。第1実施形態のクロック動作システムは、複数の並直列変換回路23-0、23-1、...、23-nと、逆相関係を有するクォータレートクロック信号対を生成するクロック生成回路21と、クォータレートクロック信号対を分配する分配回路と、を有する。複数の並直列変換回路23-0、23-1、...、23-nは、分配されたクォータレートクロック信号対に基づいて逓倍クロック信号マルチレートクロック信号を発生する逓倍クロック生成回路24をそれぞれ有する。クロック生成回路21は、フルレートクロック信号CKf0を2分周してハーフレートクロック信号を発生する2分周器D0と、ハーフレートクロック信号を2分周して正相と逆相のクォータレートクロック信号CKq0およびCKq0xを発生する2分周器D1およびD2と、を有する。クォータレートクロック信号対CKq0およびCKq0xは、クロックバッファ群clockrepeater23を介して、複数の並直列変換回路23-0、23-1、...、23-nにそれぞれ分配される。言い換えれば、第1実施形態のクロック動作システムは、フルレートクロック信号およびハーフレートクロック信号は分配せず、各並直列変換回路の逓倍クロック生成回路が必要なマルチレートクロック信号を発生することが、図1のシステムと異なる。したがって、並直列変換回路の構成や動作は、図1および図2で説明した例と同じであり、説明は省略する。以下、逓倍クロック生成回路24について説明する。図4は、逓倍クロック生成回路24の回路構成を示す図である。逓倍クロック生成回路24は、クォータレートクロック信号CKqおよびCKqxから、ハーフレートクロック信号CKhおよびフルレートクロック信号CKf、および位相をシフトした信号を発生させる。逓倍クロック生成回路24は、逓倍器frequencydoublerを2段に設けた構成を有する。まず、1段の逓倍器について説明する。図5は、周波数が2倍のクロック信号を発生する逓倍器25を示す図であり、Aが回路構成を示し、BおよびCが入力クロック信号のデューティが50より大きい場合と小さい場合のタイムチャートを示す。図5のAに示すように、逓倍器25は、マルチプレクサMUXMMと、分周器Diと、を有する。マルチプレクサMUXMMは、逆相関係を有するクロック信号CK180とCK000を受け、分周器Diの出力する信号CK090-50に応じて、CK180とCK000を交互に選択する。マルチプレクサMMの出力は、クロック信号CK180およびCK000の周波数の2倍のクロック信号CK-2f-180である。図5のBおよびCに示すように、CK090-50がLの時に、マルチプレクサMMで、CK180の立ち上がりエッジを含む部分が選択され、CK-2f-180として出力される。この立ち上がりエッジが、分周器Diにクロックとして作用し、分周器Diの出力CK090-50が反転してHになる。これに応じて、マルチプレクサMMはCK000を選択する。この時、CK180の立ち上がりエッジの直後であり、CK000はCK180と逆相であるから、CK-2f-180はLに変化する。その後、CK000は立ち上がるので、CK-2f-180はHに変化する。以下、上記の動作を繰り返して、2倍の周波数のクロック信号CK-2f-180が生成される。図5のAおよびBに示すように、入力クロック信号CK180およびCK000のデューティが50より大きくても小さくても、周波数の2倍のクロック信号CK-2f-180が生成される。また、CK090-50は、CK-2f-180を2分周した信号であり、デューティが50の信号である。逓倍器は、各種の変形例が可能である。図6は、フリップフロップFFを利用した逓倍器26を示す図であり、Aが回路構成を示し、BおよびCが入力クロック信号のデューティが50より大きい場合と小さい場合のタイムチャートを示す。図6で、フリップフロップFFは、入力に反転出力が接続され、クロック信号CK-2f-180の2分周器として動作する。正出力は、インバータIVで反転されて、マルチプレクサMMに供給される。図6のBおよびCに示すように、逓倍器26は、入力クロック信号CK180およびCK000のデューティが50より大きくても小さくても、周波数の2倍のクロック信号CK-2f-180を生成する。図7は、フリップフロップFFを利用した別の逓倍器27を示す図であり、Aが回路構成を示し、BおよびCが入力クロック信号のデューティが50より大きい場合と小さい場合のタイムチャートを示す。逓倍器27は、クロック信号CK-2f-180の立下りエッジに応じて動作する以外は、図6の逓倍器26と同じである。クロック信号CK-2f-180の立下りエッジに応じて動作するため、図7の逓倍器27の生成するクロック信号CK-2f-180は、図6逓倍器26生成するクロック信号CK-2f-180に対して位相がシフトしている。図4に戻り、逓倍クロック生成回路24は、マルチプレクサMM10およびMM11と、分周器Dhと、バッファBFhと、マルチプレクサMM0と、分周器Dfと、バッファBFfと、バッファBFと、を有する。マルチプレクサMM10およびMM11には、クォータレートクロック信号CKqおよびCKqxが、順番を変えて入力される。マルチプレクサMM10および分周器Dhは、図5に示した逓倍器を形成する。また、マルチプレクサMM11は、分周器Dhの出力で選択動作を行うので、同様に逓倍器を形成する。マルチプレクサMM10の出力CKhとマルチプレクサMM11の出力CKhxは、マルチプレクサMM10およびM11の入力の順番が変更されているので、逆相の信号である。マルチプレクサMM0および分周器Dfは、図5に示した逓倍器を形成する。これにより、バッファBFは、クォータレートクロック信号CKqおよびCKqxの4倍の周波数のフルレートクロック信号CKfを出力する。なお、図3の並直列変換回路が、上記の図4の逓倍クロック生成回路24で生成したクロック信号以外の位相シフト信号を必要とする場合には、CK090-50を使用するか、他の回路構成により必要なクロック信号を生成する。このための回路は、図1のクロック生成回路11で使用されている回路を利用して実現でき、広く知られているので説明は省略する。第1実施形態のクロック動作システムでは、クロック群フルレートおよびハーフレートクロック信号を必要とする並直列変換回路内に逓倍クロック生成回路24を設けて、送信されたクォータレートクロック信号からクロック群を生成する。そのため、並直列変換回路と距離的に近い場所に逓倍クロック生成回路24を配置するように設計することが可能であり、配線に生じる遅延時間や位相ずれを最低限することが可能になる。各レートのクロック信号は、並直列変換回路のマルチプレクサMUXセルの近くで生成しているため、逓倍クロック生成回路24とMUXセルの間の距離を短縮することができる。これにより、クロックバッファ群clockrepeaterの数を減らせる。更に、並直列変換回路の中のMUXセルと同じ構成の回路、いわゆるレプリカReplicaを用いた逓倍クロック生成回路24から高周波のクロック信号を生成するため、クロック信号とデータ間の位相時間的な誤差を補償することができる。図8および図9は、第1実施形態におけるクロック信号とデータ間の位相誤差の発生を説明する図である。図8は逓倍器で発生されるハーフレートクロック信号と1段目の並直列変換における誤差を、図9は、逓倍器で発生されるフルレートクロック信号と2段目の並直列変換における誤差を示す。図8に示すように、クォータレートクロック信号CKqは、バッファBFrを介してマルチプレクサMq1に印加され、dqcまたはdqdを交互に選択する。CKqの立ち上がりエッジからMq1の出力dihbが変化するまでの遅延時間t1は、バッファBFrの遅延時間をtbuf、マルチプレクサMq1の遅延時間をtmuxとすると、t1=tbuftmuxとなる。一方、MM10は、CKqとCKqxを交互に選択してCKhxを出力し、CKhxは、BFsを介してFFh1に印加される。CKqの立ち上がりエッジからBFsの出力が変化するまでの遅延時間t2は、マルチプレクサMM10の遅延時間をtmux’、バッファBFsの遅延時間をtbuf’とすると、t2=tmux’tbuf’となる。マルチプレクサMq1とMM10およびバッファBFrとBFsをそれぞれレプリカで作成すると、ファンアウトFanout負荷寄生容量などの条件が同じ場合、遅延時間t1とt2は同じになり、FFh1で、データとクロック信号に遅延差が生じない。図9に示すように、分周器Dfで発生されるクロック信号CKh-50は、バッファBFfを介して出力され、さらにバッファBFtを介してマルチプレクサMhに印加される。この場合も、BFfの出力の立ち上がりエッジからMhの出力dfが変化するまでの遅延時間t3は、t3=tbuftmuxとなる。一方、バッファBFfから出力されるクロック信号は、マルチプレクサMM0に印加され、その出力はバッファBFuを介してFFfに印加され、その遅延時間t4は、t4=tmux’tbuf’となる。したがって、遅延時間t3とt4も同じになり、FFfで、データとクロック信号に遅延差が生じない。図10は、第2実施形態のクロック動作システムの1チャネルの並直列変換回路の構成を示す図である。第2実施形態のクロック動作システムは、クロック生成回路21がクォータレートクロック信号CKq0およびCKq0xに加えて、CKqを1/4周期シフトしたCKq0’を発生して送信することが、第1実施形態と異なる。第2実施形態では、逓倍クロック生成回路32は、送信されたCKq、CKqxおよびCKq’に基づいて、フルレートクロック信号、ハーフレートクロック信号およびそのシフトした信号を発生し、並直列変換処理部に供給する。図11は、逓倍クロック生成回路32の回路構成を示す図である。第2実施形態の逓倍クロック生成回路32は、図3の第1実施形態の逓倍クロック生成回路24において、分周器Dhを除き、と比較して明らかなように、CKq’をMM10およびMM11に印加するようにしたことが異なる。第2実施形態の逓倍クロック生成回路32の動作は、第1実施形態と同じなので、説明は省略する。図10において、クォータレートクロック信号CKqがバッファを介してMq1に印加されることによりMq1の出力dihbが変化するまでの遅延時間をt5で表す。図11において、CKqが変化してMM10の出力CKhが変化し、バッファBFjの出力が変化までの遅延時間をt6で表す。回路要素をそれぞれレプリカで作成すると、ファンアウトFanout負荷寄生容量などの条件が同じ場合、遅延時間t5とt6は同じになり、データとクロック信号に遅延差が生じない。第2実施形態のように、位相をシフトした信号を送信することにより、逓倍クロック生成回路の構成を簡単にして、回路規模を低減できる。図12は、図1に示した一般的なクロック動作システムの素子数と、第1および第2実施形態における素子数を比較する図である。この図は、クォータレートクロック信号CKqが7GHzで、フルレートクロック信号CKfが28GHzの場合の異なる回路部分の素子数を示し、各周波数で動作する素子数を示す。7GHz、14GHz、28GHzのクロック信号は、それぞれ7Gbps、14Gbps、28Gbpsに対応する。図1に示した一般的なクロック動作システムでは、7GHzで動作するクロックバッファ群clockrepeaterがチャネル数の16倍必要であり、14GHzで動作するクロックバッファ群clockrepeaterがチャネル数の16倍必要である。また、28GHzで動作するクロックバッファ群clockrepeaterがチャネル数の8倍必要である。さらに、28Gbpsで動作するフリップフロップFFをチャネル数分増加させる必要がある。また、図1に示した一般的なクロック動作システムでは、7GHzで動作する位相調整回路PIがチャネル数の8倍必要であり、14GHzで動作する位相調整回路PIがチャネル数の8倍必要である。位相調整回路は、アナログ方式になるので、FF8個分の回路規模になる。これに対して、第1実施形態では、7Gbpsで動作するマルチプレクサMUXがチャネル数の2倍必要であり、14Gbpsで動作するマルチプレクサMUXがチャネル数分必要であり、分周器がチャネル数の2倍必要である。また、14Gbpsおよび28Gbpsで動作するFFがそれぞれチャネル数分必要である。さらに、7GHzで動作するクロックバッファ群clockrepeaterがチャネル数の32倍必要である。第2実施形態では、7Gbpsで動作するマルチプレクサMUXがチャネル数の2倍必要であり、14Gbpsで動作するマルチプレクサMUXがチャネル数分必要であり、分周器がチャネル数の2倍必要である。また、28Gbpsで動作するFFがそれぞれチャネル数分必要である。さらに、7GHzで動作するクロックバッファ群clockrepeaterがチャネル数の48倍必要である。以上の通り、第1および第2実施形態では、回路規模の小型化やレイアウトサイズの低減が期待できる。また、第1および第2実施形態では、位相調整回路が不要なので、設計上有利な標準的なCMOSプロセスのみで実現できる。図13は、チャネル数Nを8とした場合に、図1に示した一般的なクロック動作システムの素子数と、第1および第2実施形態における素子数をFFに換算した素子数を比較する図である。この図は、クォータレートクロック信号CKqが7GHzで、フルレートクロック信号CKfが28GHzの場合の異なる回路部分の素子数を示し、各周波数で動作する素子数を示す。図1に示した一般的なクロック動作システムでは、クロックバッファ群clockrepeaterにおいて、7GHzで動作するFFが128個、14GHzで動作するFFが128個、28GHzで動作するFFが64個である。位相調整回路PIにおいて、7GHzで動作するFFが64個、14GHzで動作するFFが64個である、また、付加するFFで、28Gbpsで動作するFFが8個である。これにより、合計456個のFFが必要である。これに対して、第1実施形態では、付加MUXでは、7Gbpsで動作するFFが16個、14Gbpsで動作するFFが8個必要である。分周器では、16個のFFが必要である。付加FFでは、14Gbpsおよび28Gbpsで動作するFFがそれぞれ8個ずつ必要である。さらに、クロックバッファ群で、7GHzで動作するFFが256個必要である。これにより、合計312個のFFが必要であり、図1の例に比べてFFの個数を32低減できる。第2実施形態では、付加MUXでは、7Gbpsで動作するFFが16個、14Gbpsで動作するFFが8個必要である。分周器では、8個のFFが必要である。付加FFでは、28Gbpsで動作するFFが8個必要である。さらに、クロックバッファ群で、7GHzで動作するFFが384個必要である。これにより、合計424個のFFが必要であり、図1の例に比べてFFの個数を7低減できる。以上の通り、第1および第2実施形態では、回路規模の小型化やレイアウトサイズの低減が期待できる。また、第1および第2実施形態では、位相調整回路が不要なので、設計上有利な標準的なCMOSプロセスのみで実現できる。図14は、第3実施形態のクロック動作システムの1チャネルの並直列変換回路の構成を示す図である。この並直列変換回路は、2入力パラレルデータを1出力シリアルデータに変換する。図15は、第3実施形態の並直列変換回路の動作を示すタイムチャートである。第3実施形態の並直列変換回路では、フリップフロップFFiが、入力dihaをCKhに応じてラッチし、フリップフロップFFjが、入力dihbをCKhに応じてラッチし、フリップフロップFFkが、FFjの出力をCKhxに応じてラッチする。これにより、FFkの出力dhbは、FFiの出力dhaに対してCKhの1/2周期分遅延して変化する。マルチプレクサMhは、CKhに応じて入力dhaとdhbを交互に選択してdfとして出力する。このようにして、2入力パラレルデータが1出力シリアルデータに変換される。逓倍クロック生成回路41は、図5に示した逓倍器を有し、送信されたハーフレートクロック信号CKh0から生成された逆相の信号対CKhおよびCKhxから、フルレートクロック信号CKfを生成する。FFfは、CKfに応じてMhの出力dfをラッチしてOUTとして出力する。CKhの変化に応じてMhの出力dfが変化する場合の遅延時間をt7、CKhの変化に応じて逓倍クロック生成回路41のMM0の出力CKfが変化する場合の遅延時間をt8とする。回路要素をそれぞれレプリカで作成すると、ファンアウトFanout負荷寄生容量などの条件が同じ場合、遅延時間t7とt8は同じになり、データとクロック信号に遅延差が生じない。図16は、第4実施形態のクロック動作システムの1チャネルの並直列変換回路の構成を示す図である。この並直列変換回路は、4入力パラレルデータを1出力シリアルデータに変換する。ここで、第1逓倍器51は、図6に示す回路であり、第2逓倍器52は、図7に示す回路である。図17は、第4実施形態の逓倍クロック生成回路における動作を示すタイムチャートである。図18は、第4実施形態の並直列変換回路の動作を示すタイムチャートである。第4実施形態のクロック動作システムの並直列変換回路は、MUXの一方の入力の前に1個のFFを、他方の入力の前に2個のFFを配置して、他方の入力を一方の入力に対して1/2周期遅延させる第3実施形態の構成を4入力に適用した回路である。また、逓倍周波数生成回路は、送信されたクォータレートクロック信号CKq0から生成された逆相の信号対CKqおよびCKqxから、ハーフレートクロック信号CKhおよびCKhxと、フルレートクロック信号CKfを生成する。第1逓倍器51は、図6の逓倍器であり、ハーフレートクロック信号の原信号CKh’を生成する。第2逓倍器52は、図7の逓倍器であり、逆相のハーフレートクロック信号の原信号CKhx’を生成する。第3逓倍器53は、図5の逓倍器であり、ハーフレートクロック信号CKhおよびCKhxからフルレートクロック信号CKfを生成する。第4実施形態において、CKhxの変化に応じてMhの出力dfが変化する場合の遅延時間をt9、CKhxの変化に応じて逓倍器53のMM0の出力CKfが変化する場合の遅延時間をt10とする。回路要素をそれぞれレプリカで作成すると、ファンアウトFanout負荷寄生容量などの条件が同じ場合、遅延時間t9とt10は同じになり、データとクロック信号に遅延差が生じない。第4実施形態のクロック動作システムの並直列変換回路の構成および動作は、図から明らかであるから、これ以上の説明は省略する。以上、並直列変換回路を有するクロック動作システムを例として説明したが、説明した実施例の構成は、逓倍関係を有する複数の異なる周波数のクロック信号を使用するクロック動作システムであれば適用可能である。図19は、実施形態の構成を一般的なクロック動作システムに適用した場合の概略構成を示す図である。このクロック動作システムは、複数のクロック動作回路64-0、64-1、...、64-nを有し、各クロック動作回路は逓倍クロック生成回路63を有する。システム内に設けられた送信クロック生成回路61は、フルレートクロック信号CKfから送信するクロック信号群を生成する。クロック信号群は、フルレートクロック信号CKfを分周して生成したクロック信号であり、必要に応じて位相をシフトしたクロック信号も含まれる。クロック信号群は、クロックバッファ群clockrepeater62を介して、複数のクロック動作回路64-0、64-1、...、64-nに送信される。送信されるクロック信号群に、フルレートクロック信号CKfは含まれない。各クロック動作回路の逓倍クロック生成回路63は、送信されたクロック信号群を逓倍して、クロック動作回路で必要なフルレートクロック信号CKf、ハーフレートクロック信号CKh、CKhxおよび必要に応じてそれらの位相をシフトしたクロック信号などを生成する。以上説明したように、実施形態では、周波数の低いクロック信号を送信し、各クロック動作回路で、送信された周波数の低いクロック信号に対して逓倍処理を行い、動作に必要な高い周波数のクロック信号群を生成する。これにより、クロック信号の分配を行なう回路の規模を低減でき、各クロック動作回路では近傍に存在する逓倍クロック生成回路で生成されたフルレートクロック信号を含むクロック信号群を使用してクロック同期動作を行うので、誤差が低減できる。なお、並直列変換のビット数については、上記の実施形態では、4または2の場合、すなわち、4:1または2:1の例を説明したが、8:1以上のビット数についても同様に行なえる。また、8:1以上のビット数場合、フルレートクロック信号を8分周したクロック信号対を送信せずに、4分周したクロック信号対を送信することも可能である。以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。"