"データ信号と前記データ信号をサンプルするタイミングを示すクロック信号とを双方向バスを介して授受する被試験デバイスを試験する試験装置であって、前記双方向バスを介して前記被試験デバイスにデータ信号およびクロック信号を試験信号として供給する試験信号供給部と、前記被試験デバイスが前記双方向バスを介して出力する前記データ信号を、前記被試験デバイスが前記双方向バスを介して出力する前記クロック信号に応じたタイミングで取得するデータ取得部と、前記データ取得部が取得した前記データ信号を期待値と比較した比較結果に基づいて前記被試験デバイスの良否を判定する判定部と、調整時において、前記試験信号供給部から調整用データ信号および調整用クロック信号を出力させ、前記データ取得部に前記調整用データ信号を前記調整用クロック信号に応じたタイミングで取得させ、前記データ取得部による前記調整用データ信号の取得結果に基づき、前記データ信号を取得するタイミングを生成するための前記クロック信号の遅延量を調整する調整部と、を備える試験装置。前記被試験デバイスから出力された前記クロック信号を遅延した遅延信号を出力する遅延器を有し、前記遅延信号から前記被試験デバイスから出力された前記データ信号をサンプルするタイミングを示すサンプリングクロックを生成するクロック生成部を更に備え、前記データ取得部は、前記サンプリングクロックのタイミングで前記被試験デバイスが出力する前記データ信号を取得し、前記調整部は、調整時において、前記調整用クロック信号を前記クロック生成部に供給して前記調整用クロック信号に応じたサンプリングクロックを生成させ、前記データ取得部に前記調整用クロック信号に応じたサンプリングクロックのタイミングで前記調整用データ信号を取得させ、前記データ取得部による前記調整用クロック信号に応じたサンプリングクロックのタイミングで取得した前記調整用データ信号の取得結果に基づき、前記遅延器の遅延量を調整する請求項1に記載の試験装置。データ信号と前記データ信号をサンプルするタイミングを示すクロック信号とを出力する被試験デバイスを試験する試験装置であって、前記被試験デバイスが出力する前記データ信号を前記被試験デバイスが出力する前記クロック信号に応じたタイミングで取得する取得部と、複数のエントリを有し、前記被試験デバイスが出力するクロック信号に応じたタイミングにおいて前記取得部により取得されたデータ信号を順次各エントリにバッファリングし、当該試験装置の試験周期で発生されるタイミング信号のタイミングで各エントリにバッファリングしたデータ信号を出力するバッファ部と、前記バッファから出力された前記データ信号を期待値と比較した結果に基づいて、前記被試験デバイスの良否を判定する判定部と、試験に先立って、前記バッファ部に予め定められたデータ値の調整用データ信号をバッファリングさせて、前記バッファ部に供給した調整用データ信号のデータ値と前記バッファ部にバッファリングさせた調整用データ信号のデータ値と比較することにより前記バッファ部が正常か否かをチェックする調整部と、を備える試験装置。前記被試験デバイスは、双方向バスを介してデータ信号およびクロック信号を授受し、当該試験装置は、前記被試験デバイスが出力する前記データ信号および前記クロック信号を伝送する双方向バスを介して、前記被試験デバイスにデータ信号およびクロック信号を試験信号として供給する試験信号供給部を更に備え、前記調整部は、前記調整用データ信号を前記試験信号供給部から出力して前記バッファ部にバッファリングさせる請求項3に記載の試験装置。データ信号と前記データ信号をサンプルするタイミングを示すクロック信号とを双方向バスを介して授受する被試験デバイスを試験する試験装置における試験方法であって、前記試験装置は、前記双方向バスを介して前記被試験デバイスにデータ信号およびクロック信号を試験信号として供給する試験信号供給部と、前記被試験デバイスが前記双方向バスを介して出力する前記データ信号を、前記被試験デバイスが前記双方向バスを介して出力する前記クロック信号に応じたタイミングで取得するデータ取得部と、前記データ取得部が取得した前記データ信号を期待値と比較した比較結果に基づいて前記被試験デバイスの良否を判定する判定部と、を備え、調整時において、前記試験信号供給部から調整用データ信号および調整用クロック信号を出力させ、前記データ取得部に前記調整用データ信号を前記調整用クロック信号に応じたタイミングで取得させ、前記データ取得部による前記調整用データ信号の取得結果に基づき、前記データ信号を取得するタイミングを生成するための前記クロック信号の遅延量を調整する試験方法。データ信号と前記データ信号をサンプルするタイミングを示すクロック信号とを出力する被試験デバイスを試験する試験装置における試験方法であって、前記試験装置は、前記被試験デバイスが出力する前記データ信号を前記被試験デバイスが出力する前記クロック信号に応じたタイミングで取得する取得部と、複数のエントリを有し、前記被試験デバイスが出力するクロック信号に応じたタイミングにおいて前記取得部により取得されたデータ信号を順次各エントリにバッファリングし、当該試験装置の試験周期で発生されるタイミング信号のタイミングで各エントリにバッファリングしたデータ信号を出力するバッファ部と、前記バッファから出力された前記データ信号を期待値と比較した結果に基づいて、前記被試験デバイスの良否を判定する判定部と、を備え、試験に先立って、前記バッファ部に予め定められたデータ値の調整用データ信号をバッファリングさせて、前記バッファ部に供給した調整用データ信号のデータ値と前記バッファ部にバッファリングさせた調整用データ信号のデータ値と比較することにより前記バッファ部が正常か否かをチェックする試験方法。ところで、ソースシンクロナスインターフェイスは、データ信号とクロック信号とが異なる伝送線路により並行して伝送される。従って、試験装置は、データ信号を伝送する伝送線路の遅延量とクロック信号を伝送する伝送線路の遅延量とがずれていると、精度良く試験することができない。上記課題を解決するために、本発明の第1の態様においては、データ信号と前記データ信号をサンプルするタイミングを示すクロック信号とを双方向バスを介して授受する被試験デバイスを試験する試験装置であって、前記双方向バスを介して前記被試験デバイスにデータ信号およびクロック信号を試験信号として供給する試験信号供給部と、前記被試験デバイスが前記双方向バスを介して出力する前記データ信号を、前記被試験デバイスが前記双方向バスを介して出力する前記クロック信号に応じたタイミングで取得するデータ取得部と、前記データ取得部が取得した前記データ信号を期待値と比較した比較結果に基づいて前記被試験デバイスの良否を判定する判定部と、調整時において、前記試験信号供給部から調整用データ信号および調整用クロック信号を出力させ、前記データ取得部に前記調整用データ信号を前記調整用クロック信号に応じたタイミングで取得させ、前記データ取得部による前記調整用データ信号の取得結果に基づき、前記データ信号を取得するタイミングを生成するための前記クロック信号の遅延量を調整する調整部と、を備える試験装置、および、試験方法を提供する。なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。図1は、被試験デバイス200、および、被試験デバイス200を試験する本実施形態に係る試験装置10を示す。図2は、被試験デバイス200から出力されるデータ信号およびクロック信号のタイミングを示す。本実施形態に係る試験装置10は、被試験デバイス200を試験する。本実施形態において、被試験デバイス200は、双方向バスであるDDRDoubleDataRateインターフェイスを介して、他のデバイスとデータを授受する。DDRインターフェイスは、複数本のデータ信号DQと、データ信号DQをサンプルするタイミングを示すクロック信号DQSとを並行して転送する。本例において、DDRインターフェイスは、例えば図2に示されるように、4本のデータ信号DQ0、DQ1、DQ2、DQ3に対して1本のクロック信号DQSを転送する。また、DDRインターフェイスは、クロック信号DQSのレートに対して、クロック信号DQSに同期した2倍のレートのデータ信号DQを転送する。本実施形態において、被試験デバイス200は、例えば不揮発性のメモリデバイスであって、DDRインターフェイスを介して、他の制御用デバイスからデータの書き込みおよび読み出しがされる。本実施形態に係る試験装置10は、このような双方向バスであるDDRインターフェイスを介して被試験デバイス200とデータ信号DQおよびクロック信号DQSを授受して、被試験デバイス200を試験する。さらに、試験装置10は、ライトイネーブル信号およびリードイネーブル信号等の制御用信号も被試験デバイス200との間で授受する。図3は、本実施形態に係る試験装置10の構成を示す。試験装置10は、複数のデータ端子12と、クロック端子14と、タイミング発生部22と、パターン発生部24と、複数のデータ用コンパレータ32と、クロック用コンパレータ34と、クロック生成部36と、複数のデータ取得部38と、クロック取得部40と、判定部42と、試験信号供給部44と、指定部48と、調整部50とを備える。複数のデータ端子12のそれぞれは、双方向バスであるDDRインターフェイスを介して、被試験デバイス200におけるデータ信号の入出力端子に接続される。本例においては、試験装置10は、4つのデータ端子12を備える。4つのデータ端子12のぞれぞれは、被試験デバイス200における4本のデータ信号DQ0,DQ1,DQ2,DQ3のそれぞれの入出力端子に、DDRインターフェイスを介して接続される。クロック端子14は、DDRインターフェイスを介して被試験デバイス200におけるクロック信号DQSの入出力端子に接続される。タイミング発生部22は、当該試験装置10の内部において発生される基準クロックに基づき、当該試験装置10の試験周期に応じたタイミング信号を発生する。タイミング発生部22は、一例として、試験周期に同期したタイミング信号を発生する。パターン発生部24は、被試験デバイス200から出力されるデータ信号の期待値を表す期待値パターンを発生する。また、パターン発生部24は、被試験デバイス200に供給する試験信号の波形を表す試験パターンを発生する。パターン発生部24は、一例として、プログラムの実行に応じて期待値パターンおよび試験パターンを発生する。複数のデータ用コンパレータ32は、DDRインターフェイスを介して被試験デバイス200との間で授受する複数のデータ信号のそれぞれに対応して設けられる。本例においては、試験装置10は、4本のデータ信号DQ0,DQ1,DQ2,DQ3のそれぞれに対応する4つのデータ用コンパレータ32を備える。複数のデータ用コンパレータ32のそれぞれは、被試験デバイス200から出力された対応するデータ信号を、対応するデータ端子12を介して受信する。複数のデータ用コンパレータ32のそれぞれは、受信したデータ信号を予め定められた閾値レベルと比較して論理値化し、論理値化したデータ信号を出力する。クロック用コンパレータ34は、DDRインターフェイスを介して被試験デバイス200との間で授受するクロック信号DQSに対応して設けられる。クロック用コンパレータ34は、被試験デバイス200から出力された対応するクロック信号を、対応するクロック端子14を介して受信する。そして、クロック用コンパレータ34は、受信したクロック信号を予め定められた閾値レベルと比較して論理値化し、論理値化したクロック信号を出力する。クロック生成部36は、クロック用コンパレータ34により論理値化されたクロック信号に基づき、被試験デバイス200から出力されたデータ信号をサンプルするためのサンプリングクロックを生成する。本例においては、クロック生成部36は、クロック信号の2倍のレートのサンプリングクロックを生成する。複数のデータ取得部38は、被試験デバイス200がDDRインターフェイスを介して出力する複数のデータ信号のそれぞれに対応して設けられる。本例においては、試験装置10は、4本のデータ信号DQ0,DQ1,DQ2,DQ3のそれぞれに対応する4つのデータ取得部38を備える。複数のデータ取得部38のそれぞれは、被試験デバイス200が出力するデータ信号を、クロック信号に応じたサンプリングクロックのタイミング、または、当該試験装置10の試験周期に応じたタイミング信号のタイミングで取得する。本実施形態においては、複数のデータ取得部38のそれぞれは、クロック生成部36により生成されたサンプリングクロックのタイミング、または、タイミング発生部22が発生したタイミング信号のタイミングの何れかにおいて、対応するデータ信号のデータ値を取得する。複数のデータ取得部38は、サンプリングクロックまたはタイミング信号の何れのタイミングでデータ信号を取得するかは、指定部48による指定に応じて切り替える。そして、複数のデータ取得部38のそれぞれは、取得したデータ信号を当該試験装置10の内部で発生されるタイミング信号のタイミングで出力する。本実施形態においては、複数のデータ取得部38のそれぞれは、タイミング発生部22により生成されたタイミング信号のタイミングで取得したデータ信号の各データ値を出力する。これにより、複数のデータ取得部38のそれぞれは、被試験デバイス200から出力されたデータ信号を被試験デバイス200から出力されたクロック信号に応じたタイミングで取り込み、取り込んだクロックを当該試験装置10の内部の基準クロックに同期したタイミングで出力することができる。この場合においては、複数のデータ取得部38のそれぞれは、データ信号のクロックを、被試験デバイス200から出力されたクロック信号から、当該試験装置10の内部で発生される基準クロックに乗せ替えることができる。また、複数のデータ取得部38のそれぞれは、被試験デバイス200から出力されたデータ信号を当該試験装置10の内部の基準クロックに同期したタイミングで取り込むことができる。クロック取得部40は、被試験デバイス200がDDRインターフェイスを介して出力するクロック信号DQSに対応して設けられる。クロック取得部40は、被試験デバイス200が出力するクロック信号を、当該試験装置10の試験周期に応じたタイミング信号のタイミングで取得する。クロック取得部40は、当該試験装置10が被試験デバイス200から正常なクロック信号が出力されているかを試験する場合において、当該試験装置10の試験周期に応じたタイミング信号のタイミングで取得する。本実施形態においては、クロック取得部40は、タイミング発生部22が発生したタイミング信号のタイミングにおいて、対応するクロック信号のレベルを表す論理値を取得する。判定部42は、複数のデータ取得部38のそれぞれが取得したデータ信号を期待値と比較した結果に基づいて、被試験デバイス200の良否を判定する。本実施形態においては、判定部42は、複数のデータ取得部38のそれぞれか出力されたデータ信号のデータ値と、判定部42から発生された期待値パターンに示された期待値とを比較する。そして、本実施形態においては、判定部42は、複数のデータ取得部38が取得したデータ信号のデータ値のそれぞれと期待値とが一致したことに応じて、被試験デバイス200が正常であると判定する。また、更に、判定部42は、当該試験装置10が被試験デバイス200から正常なクロック信号が出力されているかを試験する場合において、クロック取得部40が取得したクロック信号の論理値と当該クロック信号の期待値とを比較する。そして、この場合、判定部42は、クロック取得部40が取得したクロック信号の各論理値のそれぞれと期待値とが一致したことに応じて、被試験デバイス200から正常なクロック信号が出力されていると判定する。試験信号供給部44は、パターン発生部24が発生した試験パターンに応じて被試験デバイス200に対して試験信号を供給する。本実施形態において、試験信号供給部44は、試験信号として、複数のデータ信号を、双方向バスであるDDRインターフェイスを介して被試験デバイス200に出力するとともに、出力したデータ信号のサンプルタイミングを示すクロック信号をDDRインターフェイスを介して被試験デバイス200に出力する。即ち、試験信号供給部44は、複数のデータ信号DQ0、DQ1、DQ2、DQ3を複数のデータ端子12を介して被試験デバイス200に出力するとともに、クロック信号DQSをクロック端子14を介して被試験デバイス200に出力する。さらに、試験信号供給部44は、データの出力を許可するリードイネーブル信号を、制御用信号として被試験デバイス200に供給する。これにより、試験信号供給部44は、被試験デバイス200から内部に記憶したデータを含むデータ信号DQをDDRインターフェイスを介して出力させることができる。指定部48は、データ取得部38がサンプリングクロックに応じたタイミングまたはタイミング信号に応じたタイミングの何れによりデータ信号を取得するかを指定する。指定部48は、一例として、データ取得部38に対して、試験プログラムの実行に応じて、サンプリングクロックに応じたタイミングでデータ信号を取得するか、タイミング信号に応じたタイミングでデータ信号を取得するかを指定する。調整部50は、試験に先立って、当該試験装置10を調整する。より具体的には、調整部50は、試験に先立って、データ取得部38内のバッファが正常に動作するか否かをチェックする。また、調整部50は、試験に先立って、被試験デバイス200から出力されたデータ信号を取得するサンプリングクロックを生成するために遅延される、クロック信号の遅延量を調整する。図4は、クロック生成部36の構成の一例、および、データ取得部38の構成の一例を示す。図5は、データ信号、クロック信号、遅延信号、第1ストローブ信号、第2ストローブ信号、および、サンプリングクロックのタイミングの一例を示す。データ取得部38は、図5のAに示されるような、予め定められたデータレートで伝送されるデータ値を含むデータ信号DQを入力する。そして、データ取得部38は、データ信号DQに含まれる各データ値を、クロック生成部36により生成されるサンプリングクロックのタイミングで順次にサンプルする。クロック生成部36は、一例として、遅延器62と、ストローブ発生部64と、合成部66とを有する。遅延器62は、一例として、図5のBに示されるような、被試験デバイス200から出力された、データ信号DQの2倍のレートのクロック信号DQSを入力する。そして、遅延器62は、図5のCに示すような、入力したクロック信号DQSを当該クロック信号DQSの1/4の周期分の時間遅延した遅延信号を出力する。ストローブ発生部64は、図5のDに示されるように、遅延信号の立ち上がりエッジにおいて微小時間幅のパルスを有する第1ストローブ信号を発生する。これにより、クロック生成部36は、データ信号DQにおける奇数番目のデータ値をサンプルするタイミングを示す第1ストローブ信号を出力することができる。また、ストローブ発生部64は、図5のEに示されるような、遅延信号の立下りエッジにおいて微小時間幅のパルスを有する第2ストローブ信号を発生する。これにより、クロック生成部36は、データ信号DQにおける偶数番目のデータ値をサンプルするタイミングを示す第2ストローブ信号を出力することができる。なお、第1ストローブ信号がデータ信号DQにおける偶数番目のデータをサンプルするタイミングを示し、第2ストローブ信号がデータ信号DQにおける奇数番目のデータをサンプルするタイミングを示してもよい。合成部66は、図5のFに示されるような、第1ストローブ信号および第2ストローブ信号を合成したサンプリングクロックを出力する。合成部66は、一例として、第1ストローブ信号および第2ストローブ信号を論理和演算したサンプリングクロックを出力する。これにより、合成部66は、データ信号DQに含まれる各データ値におけるアイ開口の略中心のタイミングを示すサンプリングクロックを出力することができる。また、データ取得部38は、第1取得部51と、第2取得部52と、データセレクタ54と、クロックセレクタ56と、バッファ部58とを有する。第1取得部51は、図5のAに示されるデータ信号DQの各データ値を、図5のFのサンプリングクロックのタイミングにおいて取得する。第1取得部51は、一例として、奇数側フリップフロップ72と、偶数側フリップフロップ74と、マルチプレクサ76とを含む。奇数側フリップフロップ72は、被試験デバイス200から出力されたデータ信号DQのデータ値を第1ストローブ信号のタイミングにおいて取得して内部に保持する。偶数側フリップフロップ74は、被試験デバイス200から出力されたデータ信号DQのデータ値を第2ストローブ信号のタイミングにおいて取得して内部に保持する。マルチプレクサ76は、奇数側フリップフロップ72が保持するデータ信号DQのデータ値と、偶数側フリップフロップ74が保持するデータ信号DQのデータ値とを、サンプリングクロックのタイミングにおいて交互に選択して、データセレクタ54を介してバッファ部58へと供給する。これにより、第1取得部51は、クロック生成部36により生成されたサンプリングクロックに応じたタイミングでデータ信号DQのデータ値を取得することができる。第2取得部52は、図5のAに示されるデータ信号DQの論理値を、タイミング発生部22により発生されるタイミング信号に応じたタイミングにおいて取得する。タイミング発生部22により発生されるタイミング信号のレートは、一例として、被試験デバイス200から出力されるデータ信号DQおよびクロック信号DQSのレートよりも高い。この場合、第2取得部52は、データ信号DQの波形を表すデータ列を取得することができる。第2取得部52は、一例として、少なくとも1つのフリップフロップ82を有する。フリップフロップ82は、タイミング発生部22から発生されるタイミング信号のタイミングにおいて、データ信号DQのデータ値を取り込む。データセレクタ54は、指定部48による指定に応じて、第1取得部51により取得されたデータ値または第2取得部52により取得されたデータ値の何れか一方を選択して、バッファ部58に供給する。データセレクタ54は、指定部48がサンプリングクロックに応じたタイミングでデータ信号を取得することを指定している場合には、第1取得部51から出力されたデータ値をバッファ部58へと転送する。また、データセレクタ54は、指定部48がタイミング信号に応じたタイミングでデータ信号を取得することを指定している場合には、第2取得部52から出力されたデータ値をバッファ部58へと転送する。クロックセレクタ56は、指定部48による指定に応じて、クロック生成部36により生成されたサンプリングクロックまたはタイミング発生部22から発生されるタイミング信号の何れか一方を選択してバッファ部58に供給する。クロックセレクタ56は、指定部48がサンプリングクロックに応じたタイミングでデータ信号を取得することを指定している場合には、クロック生成部36により生成されたサンプリングクロックをバッファ部58へ供給する。また、クロックセレクタ56は、指定部48がタイミング信号に応じたタイミングでデータ信号を取得することを指定している場合には、タイミング発生部22により発生されたタイミング信号をバッファ部58へ供給する。バッファ部58は、複数のエントリを有する。バッファ部58は、データセレクタ54から転送されたデータ値を、クロックセレクタ56から出力された信号のタイミングで順次に各エントリにバッファリングする。即ち、バッファ部58は、指定部48がサンプリングクロックに応じたタイミングでデータ信号DQを取得することを指定している場合には、第1取得部51のマルチプレクサ76から順次に出力されるデータ信号DQのデータ値を、クロック生成部36により生成されたサンプリングクロックのタイミングで順次に各エントリにバッファリングする。または、バッファ部58は、指定部48がタイミング信号に応じたタイミングでデータ信号DQを取得することを指定している場合には、第2取得部52から順次に出力されるデータ信号DQのデータ値を、タイミング発生部22により発生されたタイミング信号のタイミングで順次に各エントリにバッファリングする。さらに、バッファ部58は、各エントリにバッファリングしたデータ信号DQのデータ値を、入力順に、当該試験装置10の試験周期に応じて発生されるタイミング信号のタイミングで各エントリから出力する。そして、バッファ部58は、出力したデータ信号DQのデータ値を判定部42に供給する。このようなクロック生成部36およびデータ取得部38は、被試験デバイス200から出力されたデータ信号DQを、クロック信号DQSに応じたタイミングまたは当該試験装置10の内部において発生されたタイミング信号のタイミングの何れか一方で取得することができる。そして、クロック生成部36およびデータ取得部38は、被試験デバイス200から出力されたデータ信号DQをクロック信号DQSに応じたタイミング取得した場合には、取得したデータ信号DQの各データ値を、当該試験装置10の内部クロックに基づき発生されるタイミング信号のタイミングに乗せ替えて出力することができる。図6は、被試験デバイス200の試験手順を表すフローチャートを示す。本実施形態に係る試験装置10は、メモリデバイスである被試験デバイス200を試験する場合、一例として、次のように試験を実行する。まず、ステップS11において、試験装置10は、被試験デバイス200から出力される信号を取得するタイミングとして、当該試験装置10の内部において発生されるタイミング信号を選択する。続いて、ステップS12において、試験装置10は、被試験デバイス200からデータ信号およびクロック信号が正常に出力されるかを試験する。より詳しくは、試験装置10は、被試験デバイス200からデータ信号およびクロック信号を出力させて、タイミング発生部22から出力されるタイミング信号のタイミングでデータ信号およびクロック信号の波形を取得する。試験装置10は、取得したデータ信号およびクロック信号の波形の測定結果に基づき、データ信号およびクロック信号が正常に出力されるか否かを判定する。被試験デバイス200からデータ信号およびクロック信号が正常に出力されている場合には、続いて、ステップS13において、試験装置10は、被試験デバイス200から出力される信号を取得するタイミングとして、被試験デバイス200から出力されるクロック信号に応じたサンプリングクロックを選択する。続いて、ステップS14において、試験装置10は、被試験デバイス200がメモリとして正常に機能するか否かを試験する。以上のように、試験装置10は、被試験デバイス200から出力されるデータ信号およびクロック信号を当該試験装置10の内部で発生されるタイミング信号のタイミングで取得できる。従って、試験装置10によれば、被試験デバイス200の機能試験に先立って、データ信号およびクロック信号が正常に動作しているか否かを試験することができる。図7は、メモリデバイスである被試験デバイス200の機能試験をする場合のタイミングチャートを示す。被試験デバイス200は、双方向バスであるDDRインターフェイスを介して他のデバイスとデータを授受するメモリデバイスである。メモリデバイスである被試験デバイス200を試験する場合、試験装置10は次のような動作をする。まず、ステップS21において、試験装置10は、被試験デバイス200における試験対象となるアドレス領域に対して、予め定められたデータを書き込む。続いて、ステップS22において、試験装置10は、被試験デバイス200における試験対象となるアドレス領域に書き込まれたデータを読み出す。そして、ステップS23において、試験装置10は、読み出したデータを期待値と比較して、被試験デバイス200における試験対象となるアドレス領域が正常に動作しているか否かを判定する。試験装置10は、このような処理を被試験デバイス200における全てのアドレス領域に対して実行することにより、被試験デバイス200の良否を判定することができる。図8は、読み出し処理時において、試験装置10から被試験デバイス200へ送信されるコマンドおよびリードイネーブル信号、被試験デバイス200から試験装置10へ送信されるクロック信号およびデータ信号、マスク信号およびサンプリングクロックのタイミング、並びに、バッファ部58から判定部42へと転送されるデータのタイミングの一例を示す。メモリデバイスである被試験デバイス200からDDRインターフェイスを介してデータを読み出す場合、試験装置10は次のような動作をする。まず、試験装置10の試験信号供給部44は、被試験デバイス200に対してデータ信号の出力を指示するコマンド例えばリードコマンドを表すデータ信号およびクロック信号を、DDRインターフェイスを介して被試験デバイス200に出力する時刻t31。続いて、試験信号供給部44は、被試験デバイス200に対して、データの出力を許可するリードイネーブル信号を供給する時刻t32。続いて、リードコマンドが与えられた被試験デバイス200は、リードコマンドが与えられてから一定時間経過後、リードコマンドに示されたアドレスに記憶されたデータ値を含んだデータ信号DQを、DDRインターフェイスを介して出力する時刻t35。これとともに、被試験デバイス200は、データ信号DQのサンプルタイミングを示すクロック信号DQSをDDRインターフェイスを介して出力する時刻t35。そして、被試験デバイス200は、一定のデータ数のデータ信号DQを出力すると、データ信号DQおよびクロック信号DQSの出力を終了する時刻t37。なお、被試験デバイス200は、データ信号DQの出力期間時刻t35~t37の間以外の期間においては、データ信号DQの入出力端子をドライブせず、ハイインピーダンスHiZとしている。また、被試験デバイス200は、データ信号DQの出力期間時刻t35~t37の間より前の一定期間時刻t33~時刻t35においては、クロック信号DQSを予め定められた信号レベル、例えばロー論理レベルに固定する。また、被試験デバイス200は、クロック信号DQSを予め定められた信号レベルに固定している期間より前時刻t33より前、および、データ信号DQの出力期間より後時刻t37より後においては、クロック信号DQSの入出力端子をドライブせず、ハイインピーダンスHiZとしている。そして、試験装置10のデータ取得部38は、被試験デバイス200がデータ信号を出力している期間時刻t35~t37の間において、被試験デバイス200から出力されたクロック信号DQSのタイミングで、データ信号DQの各データ値を順次に取り込む。データ取得部38は、取り込んだデータを各エントリに順次にバッファリングする。以上のように試験装置10は、読み出し処理において、メモリデバイスである被試験デバイス200からDDRインターフェイスを介してデータ信号DQを読み出して、クロック信号DQSのタイミングでデータ信号DQのデータ値を取り込むことができる。図9は、本実施形態に係る試験装置10における調整時の処理フローを示す。試験装置10は、被試験デバイス200の試験に先立って、当該試験装置10の調整処理を実行する。試験装置10は、調整処理において、例えば次のように動作する。まず、ステップS31において、試験装置10は、複数のデータ取得部38のそれぞれが有するバッファ部58が正常に動作するかチェックする。続いて、ステップS32において、試験装置10は、試験時においてデータ信号を取得するタイミングを示すサンプリングクロックを生成するための、クロック信号の遅延量を調整する。本例においては、試験装置10は、2倍のレートのデータ信号のデータ値をアイ開口の中心で正確に取得できるサンプリングクロックが出力されるように、クロック生成部36の遅延器62の遅延量を調整する。図10は、バッファ部58のチェック処理S31における、試験装置10の機能構成を示す。ステップS31におけるバッファ部58のチェック処理において、指定部48は、データ取得部38に対して、DDRインターフェイスを介して入力したデータ信号を当該試験装置10の試験周期に応じたタイミング信号のタイミングで取得させるように指定する。これにより、データ取得部38は、ステップS31において、入力されたデータ信号をタイミング発生部22から出力されたタイミング信号のタイミングで取得してバッファリングする。続いて、調整部50は、予め定められたデータ値を有する調整用データ信号を試験信号供給部44から出力させて、データ取得部38内のバッファ部58に調整用データ信号をバッファリングさせる。ここで、試験信号供給部44から出力されるデータ信号は、双方向バスであるDDRインターフェイスを介して被試験デバイス200へと出力される。従って、当該試験装置10に被試験デバイス200が接続されていない状態においては、試験信号供給部44から出力されたデータ信号は、ループバックして対応するデータ取得部38へと供給される。従って、調整部50は、試験信号供給部44から調整用データ信号を出力させるとともに、データ取得部38に入力された信号をタイミング信号のタイミングにおいて取得させることにより、データ取得部38内のバッファ部58に調整用データ信号をバッファリングさせることができる。続いて、調整部50は、バッファ部58に供給した調整用データ信号のデータ値とバッファ部58にバッファリングさせた調整用データ信号のデータ値と比較することによりバッファ部58が正常か否かをチェックする。調整部50は、一例として、バッファ部58によりバッファリングしたデータ値を判定部42へと転送させ、判定部42に、バッファ部58がバッファリングしたデータ値と試験信号供給部44から出力させた調整用データ信号のデータ値とが一致するか否かを比較させることにより、バッファ部58が正常か否かをチェックする。調整部50は、バッファ部58がバッファリングしたデータ値と調整用データ信号のデータ値とが一致する場合には、バッファ部58が正常であると判断する。また、調整部50は、一致しない場合にはバッファ部58が正常ではないと判断する。調整部50は、バッファ部58が正常ではないと判断する場合には、使用者にバッファ部58が正常でないことを通知する。調整部50は、調整部50が正常であると判断する場合には、クロック信号の遅延量の調整処理S32に進む。以上のように本実施形態に係る試験装置10は、試験に先立って、データ取得部38内のバッファ部58が正常に動作するか否かを検出する。これにより、試験装置10は、精度良く被試験デバイス200を試験することができる。図11は、クロック信号の遅延量の調整処理S32における、試験装置10の機能構成を示す。図12は、クロック信号の遅延量の調整処理S32における、試験装置10の処理フローを示す。ステップS32におけるクロック信号の遅延量の調整処理において、試験装置10は、図12に示されるような処理を実行する。まず、ステップS41において、指定部48は、データ取得部38に対して、DDRインターフェイスを介して入力されたデータ信号を、クロック生成部36により生成されたサンプリングクロックのタイミングで取得させるように指定する。これにより、これにより、データ取得部38は、入力されたデータ信号を、クロック生成部36により生成されたサンプリングクロックのタイミングで取得してバッファリングする。続いて、ステップS42において、調整部50は、クロック生成部36内の遅延器62の遅延量を、予め定められた初期遅延量に設定する。続いて、ステップS43において、調整部50は、試験信号供給部44から予め定められた調整用データ信号および調整用クロック信号を出力させ、データ取得部38に調整用データ信号を調整用クロック信号に応じたタイミングで取得させる。ここで、試験信号供給部44から出力されるデータ信号およびクロック信号は、双方向バスであるDDRインターフェイスを介して被試験デバイス200へと出力される。従って、当該試験装置10に被試験デバイス200が接続されていない状態においては、試験信号供給部44から出力されたデータ信号は、ループバックして対応するデータ取得部38へと供給される。また、試験信号供給部44から出力されたクロック信号は、ループバックしてクロック生成部36へと供給される。従って、調整部50は、試験信号供給部44から調整用データ信号および調整用クロック信号を出力させることにより、データ取得部38に調整用データ信号を調整用クロック信号に応じたタイミングで取得させることができる。そして、調整部50は、ステップS43において、判定部42にデータ取得部38の取得結果と試験信号供給部44から出力させた調整用データ信号のデータ値とを比較させ、比較結果に基づきデータ取得部38が正しいデータ値を取得できたか否かを判断する。調整部50は、一例として、データ取得部38の取得結果と、試験信号供給部44から出力させた調整用データ信号のデータ値とが一致すれば、データ取得部38が正しいデータを取得できたと判断し、一致しなければデータ取得部38が正しいデータを取得できなかったと判断する。続いて、調整部50は、ステップS44において、予定された処理回数分だけステップS43の処理が実行されたか否かを判断する。ステップS43で予定回数分の処理が実行されていないと判断した場合にはステップS44のNo、調整部50は、処理をステップS44に進める。ステップS45において、調整部50は、データ取得部38内の遅延器62の遅延量を変更する。調整部50は、一例として、遅延器62の遅延量を、予め設定された変化量分、増加または減少させる。そして、調整部50は、ステップS45の処理を終了すると、処理をステップS43に戻し、ステップS43の処理を再度実行させる。ステップS44で予定回数分の処理が実行されたと判断した場合にはステップS44のYes、調整部50は、処理をステップS46に処理を進める。ステップS46において、調整部50は、データ取得部38による調整用データ信号の取得結果に基づき、データ信号を取得するタイミングを生成するためのクロック信号の遅延量を調整する。より具体的には、調整部50は、ステップS43での判断結果および当該判断結果を得た状態において設定されていた遅延器62の遅延量に基づき、遅延器62の最適な遅延量を検出する。調整部50は、一例として、データ取得部38が正しいデータを取得できたと判断された遅延量の範囲内における略中心を、最適な遅延量として検出する。そして、調整部50は、検出した最適な遅延量でクロック信号を遅延するように、遅延器62を設定する。以上のように本実施形態に係る試験装置10は、試験に先立って、クロック生成部36内の遅延器62の遅延量を最適値に設定することができる。これにより、試験装置10は、被試験デバイス200から出力されたデータ信号を、被試験デバイス200から出力されたクロック信号のタイミングで精度良く取得することができる。以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段より前に、先立って等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上まず、、次に、等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。"