"アナログ信号の入力に対して縦続接続された複数の積分器と、上記最終段の積分器の出力信号を量子化してデジタル信号を出力する量子化器と、上記量子化器の出力の内部のループ遅延を補償する0次フィードバック経路と、上記0次フィードバック経路に配置され、上記量子化器の出力デジタル信号をアナログ信号に変換する電圧出力型デジタルアナログDA変換器と、を有し、上記電圧出力型DA変換器は、上記最終段の積分器と容量により結合されており、供給されるキャリブレーションコードに応じて出力振幅を切り替えるΔΣ変調器。上記最終段の積分器は、演算増幅器と、上記演算増幅器の入力端子と出力端子間に接続された積分容量と、を含む請求項1記載のΔΣ変調器。上記最終段の積分器と結合する容量に直列に抵抗が接続され、上記最終段の積分器は、演算増幅器と、上記演算増幅器の入力端子と出力端子間に直列に接続された積分容量および抵抗と、を含む請求項1記載のΔΣ変調器。上記最終段の積分器の入力側には抵抗を介して接続される少なくとも1段の積分器を含むフィルタ部と、上記フィルタ部の各積分器の入力側および上記最終段の積分器の入力側に、上記量子化器によるデジタル信号をアナログ信号に変換して供給するフィードバック用DA変換器と、を含む請求項2記載のΔΣ変調器。上記最終段の積分器の入力側には抵抗を介して接続される少なくとも2段の積分器を含むフィルタ部と、上記フィルタ部の初段の積分器の入力側に、上記量子化器によるデジタル信号をアナログ信号に変換して供給するフィードバック用DA変換器と、少なくとも初段の積分器の出力を抵抗および容量の少なくとも一方を介して上記最終段の積分器の入力側にフィードフォワードするフィードフォワード経路と、を含む請求項3記載のΔΣ変調器。上記フィルタ部の積分器は、演算増幅器と、上記演算増幅器の入力端子と出力端子間に接続された積分容量と、を含む請求項5記載のΔΣ変調器。アナログ信号処理系からのアナログ信号をデジタル信号に変換するアナログデジタルAD変換機能を有するΔΣ変調器を有し、上記ΔΣ変調器は、アナログ信号の入力に対して縦続接続された複数の積分器と、上記最終段の積分器の出力信号を量子化してデジタル信号を出力する量子化器と、上記量子化器の出力の内部のループ遅延を補償する0次フィードバック経路と、上記0次フィードバック経路に配置され、上記量子化器の出力デジタル信号をアナログ信号に変換する電圧出力型デジタルアナログDA変換器と、を有し、上記電圧出力型DA変換器は、上記最終段の積分器と容量により結合されており、供給されるキャリブレーションコードに応じて出力振幅を切り替える信号処理システム。ところが、式1の2、3項目の積分経路については、そのゲインが抵抗と容量の積の逆数で決まり、異なる素子の組み合わせなのでチップ間ばらつきが大きい。これは、図9に示した部分だけでなく、全ての積分器について同じことが言える。この積分器のゲインばらつきの結果、フィルタ特性のばらつきも大きくなり、ΔΣ変調器の安定性や量子化ノイズ減衰特性が低下しやすくなるという問題がある。そこで、チップ間ばらつきの影響を補正し積分器のゲインを所望の値にするために、抵抗値や容量値を調整するキャリブレーションが必要となる。チップ間ばらつきではチップ内の同種の素子は同じようにばらつくため調整倍率も同じである。したがって、それを実現するスイッチの切り替え設定であるキャリブレーションコードも同じものを各素子に分配して使うのが一般的である。また、このキャリブレーションで回路のどこを調整する構成とするかは選択の幅がある。[容量を調整する構成]図10は、図8のブロック図に対応した回路図において、キャリブレーションで全ての容量を調整する構成例を示す図である。積分器INTのゲインを調整するには、抵抗値と容量値のどちらか一方を調整すればよいが、抵抗ではなく容量値を切り替えることが多い。その理由は、DA変換器IDAC1の参照電流を抵抗値基準で作りやすいことと、抵抗値をスイッチで切り替えるとスイッチのオン抵抗やその非線形性の影響が出やすいためである。このとき、0次フィードバックパスの容量Ck0は容量値が小さくなる傾向がある。このため、容量値を切り替えられるようにすると、そのためのスイッチの寄生容量の影響で0次フィードバックパスのゲインや周波数特性が変わってしまい、ΔΣ変調器の安定性が低下しやすいという場合がある。また、図9に示したように、マルチビット出力のΔΣ変調器では容量Ck0は並列に配置されるため、切り替える素子数が多くなり、回路規模が大きくなってしまう。これを避けるために、0次フィードバックパスの容量C0だけをキャリブレーションをしない場合もあるが、やはり歩留まりの点で見て安定性の確保が難しくなってしまう。そのために安定性マージンを大きく確保すると、トレードオフでΔΣ変調器のSNRを下げる必要や回路規模や消費電流を大きくする必要が生じる。図11は、非特許文献1に開示されたキャリブレーションで最終段積分器のみ抵抗値を調整する構成を示す図である。図11の回路は、図10における問題を避けるために、最終段積分器のみ抵抗値を調整するようにした例であり、3次ΔΣ変調器の場合は図12に示すようになる。この場合は、0次フィードバックパスの容量Ck0を切り替える必要はなくなるが、スイッチのオン抵抗の影響が大きくなり、ΔΣ変調器の次数が高い場合は切り替える素子数も大きくなってしまう。以上の経緯から、ΔΣ変調器の安定性を落とさず、回路規模、消費電力、歪みを増やさないキャリブレーション構成が望まれていた。本技術は、ΔΣ変調器の安定性を落とさず、回路規模、消費電力、歪みを増やすことのないキャリブレーション構成を実現することが可能なΔΣ変調器および信号処理システムを提供することにある。本技術の第1の観点のΔΣ変調器は、アナログ信号の入力に対して縦続接続された複数の積分器と、上記最終段の積分器の出力信号を量子化してデジタル信号を出力する量子化器と、上記量子化器の出力の内部のループ遅延を補償する0次フィードバック経路と、上記0次フィードバック経路に配置され、上記量子化器の出力デジタル信号をアナログ信号に変換する電圧出力型デジタルアナログDA変換器と、を有し、上記電圧出力型DA変換器は、上記最終段の積分器と容量により結合されており、供給されるキャリブレーションコードに応じて出力振幅を切り替える。本技術の第2の観点の信号処理システムは、アナログ信号処理系からのアナログ信号をデジタル信号に変換するアナログデジタルAD変換機能を有するΔΣ変調器を有し、上記ΔΣ変調器は、アナログ信号の入力に対して縦続接続された複数の積分器と、上記最終段の積分器の出力信号を量子化してデジタル信号を出力する量子化器と、上記量子化器の出力の内部のループ遅延を補償する0次フィードバック経路と、上記0次フィードバック経路に配置され、上記量子化器の出力デジタル信号をアナログ信号に変換する電圧出力型デジタルアナログDA変換器と、を有し、上記電圧出力型DA変換器は、上記最終段の積分器と容量により結合されており、供給されるキャリブレーションコードに応じて出力振幅を切り替える。本技術によれば、ΔΣ変調器の安定性を落とさず、回路規模、消費電力、歪みを増やすことのないキャリブレーション構成を実現することができる。以下、本実施形態を図面に関連付けて説明する。なお、説明は以下の順序で行う。1.第1の実施形態2第2の実施形態3.第3の実施形態4.第4の実施形態5.第5の実施形態<1.第1の実施形態>[ΔΣ変調器の第1の概略構成]図13は、本第1の実施形態に係るキャリブレーション機能を含むΔΣ変調器の概略構成を示す図である。本第1の実施形態に係るΔΣ変調器10は、図13に示すように、フィルタFTL11、量子化器Quan11、補償部を形成する電圧出力型デジタルアナログDA変換器VDAC10、および入力側に帰還させるためのDA変換器DAC11を有する。図13のΔΣ変調器10は、差動の入力信号を受信する回路として構成されている。図13において、Vinpは正側アナログ入力信号を、Vinmは負-側アナログ信号を、Voutはデジタル出力信号をそれぞれ表している。ΔΣ変調器10は、図13に示すように、第1のアナログ信号入力端子TVinp、第2のアナログ信号入力端子TVinm、出力端子Tvoutを有する。フィルタFLT11は、量子化器Quan11の前段となる最終段の第1の積分器INT11、および少なくとも一つの積分器を含むフィルタ部FP11、およびフィルタ部FP11の出力に接続された抵抗R11,R12を有する。また、図13においては、フィードフォワード型に適用するように、フィードフォワード経路FFW11、FFW12を有する。なお、後述するように、本技術は、フィードフォワード型だけでなく、フィードバック型にも適用可能である。第1の積分器INT11は、差動入出力の演算増幅器OTA11、および容量Cint1,Cint2を有する。演算増幅器OTA11は、正側入力端子非反転入力端子が抵抗R11に接続され、負側入力端子反転入力端子-が抵抗R12に接続されている。演算増幅器OTA11の正側出力端子が量子化器Quan11の正側入力端子に接続され、負側出力端子が量子化器Quan11の負側入力端子に接続されている。そして、演算増幅器OTA11の負側出力端子と正側入力端子間に容量Cint11が接続されている。演算増幅器OTA11の正側出力端子と負側出力端子間に容量Cint12が接続されている。図13のフィルタFLT11の残りの部分であるフィルタ部FP11はどのような構成でもよく、たとえばその中の積分器のゲインは全て積分容量を切り替えてキャリブレーションを行うとする。なお、抵抗を切り替えてキャリブレーションを行うことも可能である。ΔΣ変調器10において、量子化器Quan11の出力がデジタル信号の出力端子Tvoutに接続され、このデジタル信号は出力電圧型DA変換器VDAC10およびDA変換器DAC11に帰還フィードバックされている。ΔΣ変調器10は、フィードバックのループ遅延ExcessLoopDelayによる安定性の劣化を補償するための0次フィードバックパスPath10を持つ連続時間型ΔΣ変調器として形成されている。0次フィードバックパスPath10に電圧出力型DA変換器VDAC10が接続されている。ΔΣ変調器10は、0次フィードバックパスPath10を最終段の第1の積分器INT11と電圧出力型DA変換器DAC10の容量結合で実現している連続時間型ΔΣ変調器として形成されている。すなわち、電圧出力型VDAC10の第1の出力端子TVDAC1と第1の積分器INT11を形成する演算増幅器OTA11の正側入力端子との間に容量Ck01が接続されている。同様に、電圧出力型VDAC10の第2の出力端子TVDAC2と第1の積分器INT11を形成する演算増幅器OTA11の負側入力端子との間に容量Ck02が接続されている。この0次フィードバックパスPath10の容量値は小さくなる傾向がある。このため、これをΔΣ変調器10のフィルタ特性ばらつきのキャリブレーションのために切り替えると、切り替えスイッチの寄生容量やオン抵抗の影響が安定性やピークゲイン等のΔΣ変調器の特性を劣化させてしまうおそれがある。そこで、本実施形態のΔΣ変調器10では、0次フィードバックパスPath10の容量値を切り替えるのではなく、電圧出力型DA変換器VDAC10の出力振幅を切り替える特徴的な構成を有する。このように、本ΔΣ変調器10は、最終段の第1の積分器INT11において0次フィードバックパスPath10を構成する容量値Ck0や積分容量Cintの代わりに抵抗Rを切り替えるのではなく、積分容量Cintと電圧出力型DA変換器VDAC10の出力レンジを切り替える。式2に示すように、キャリブレーションにより容量値を調整する割合をΔとすると、DA変換器VDAC10の出力レンジを1Δ倍にすることで、容量Ck01,Ck02の値を1Δ倍に変えたのと同じ効果が得られる。この際、切り替え倍率が同じであることから、適切に設計すればDA変換器VDAC10の切り替えにも容量切り替え用のキャリブレーションコードをそのまま用いることができる。図14は、キャリブレーション用出力レンジ可変DA変換器の5ビットの構成例を示す回路図である。図14のDA変換器DAC10Aは、第1の抵抗ラダー101、第2の抵抗ラダー102、アナログバッファBufP,BufN、出力部103、およびデコーダ104を有する。第1の抵抗ラダー101は、電源VTと基準電位VBとの間に抵抗RtopP、Rtap31~Rtap0、RbotPが直列に接続されている。これらの接続点とアナログバッファBufPの正側入力端子間にスイッチSWP0~SWP32が並列に接続されている。第2の抵抗ラダー102は、電源VTと基準電位VBとの間に抵抗RtopN、Rtap0~Rtap31、RbotNが直列に接続されている。これらの接続点とアナログバッファBufNの正側入力端子間にスイッチSWN0~SWN32が並列に接続されている。デコーダ104のデコード結果に応じて、スイッチSWP0~SWP32のいずれか一つと、スイッチSWN0~SWN32のいずれか一つがオン状態に制御される。たとえば最大出力を得る場合には、スイッチSWP32とスイッチSWN32がオン状態となるようなキャリブレーションコードCalibCodeがデコーダ104に供給される。出力部103は、スイッチSWDP0,SWDP1,SWDN0,SWDN1を有する。スイッチSWDP0とSWDN0が同時にオン、オフされ、スイッチSWDP1とSWDN1が同時にオン、オフされる。DA変換器VDAC10Aは、図示しない制御系からのキャリブレーションコードCalibCodeをデコーダ104でデコードする。そして、このデコード結果を用いてスイッチを切り替え、DA変換器が所望の出力レンジを持つように適切な参照電圧VrefP、VrefNを選択する。その参照電圧VrefP、VrefNをアナログバッファBufP、BufNから出力し、ΔΣ変調器10の出力コードVoutに応じてその向きを切り替える。破線内の部分の出力部103は、量子化レベル数に応じた個数分が並列に並べられ、たとえば図9の回路の容量Ck0と接続されてマルチビット動作を実現する。図15は、キャリブレーション用切り替え抵抗の構成例を示す図である。図16は、キャリブレーション用切り替え容量の構成例を示す図である。図15の回路は、抵抗R100~R105が直列に接続され、抵抗R100~R104に並列にスイッチSW100~SW104が接続されている。そして、キャリブレーションコードCalibCode<0>~<4>がインバータINV100~INV104を介してスイッチSW100~SW104に供給されて抵抗の切り替えが行われる。図16の回路は、容量C100~C105が並列に接続され、容量C100~C104に直列にスイッチSW110~SW114が接続され、並列にスイッチSW120~SW124が接続されている。そして、キャリブレーションコードCalibCode<0>~<4>がスイッチSW110~SW114に供給され、インバータINV110~INV114を介してスイッチSW120~SW124に供給されて容量の切り替えが行われる。上述したように、DA変換器VDAC10の参照値を切り替えることで、フィルタ内の切り替え素子数を減らすことができ、スイッチによる寄生抵抗や寄生容量の影響も小さく抑えることができる。<2.第2の実施形態>[ΔΣ変調器の第2の概略構成]図17は、本第2の実施形態に係る遅延補償のための帰還経路を有するフィードフォワード型の連続時間系3次ΔΣ変調器の概略構成を示す図である。本第2の実施形態に係るΔΣ変調器10Aが第1の実施形態に係るΔΣ変調器10と異なる点は、以下の通りである。ΔΣ変調器10Aは、フィルタFLT11Aのフィルタ部FP11Aが第2の積分器INT12、第3の積分器INT13、抵抗R21,R22、および入力抵抗R31,R32を含んで構成されている。そして、フィードフォワード経路FFW11Aに抵抗Rk21および容量Ck11が並列に接続され、フィードフォワード経路FFW12Aに抵抗Rk22および容量Ck12が並列に接続されている。第2の積分器INT12は、差動入出力の演算増幅器OTA12、および容量Cint21、Cint22を有する。演算増幅器OTA12は、正側入力端子非反転入力端子が抵抗R21に接続され、負側入力端子反転入力端子-が抵抗R22に接続されている。演算増幅器OTA12の正側出力端子が抵抗R11に接続され、負側出力端子が抵抗R12に接続されている。そして、演算増幅器OTA12の負側出力端子と正側入力端子間に容量Cint21が接続されている。演算増幅器OTA12の正出力端子と負側出力端子間に容量Cint22が接続されている。第3の積分器INT13は、差動入出力の演算増幅器OTA13、および容量Cint31、Cint32を有する。演算増幅器OTA13は、正側入力端子非反転入力端子が抵抗R31に接続され、負側入力端子反転入力端子-が抵抗R32に接続されている。演算増幅器OTA13の正側出力端子が抵抗R21に接続され、負側出力端子が抵抗R22に接続されている。そして、演算増幅器OTA13の負側出力端子と正側入力端子間に容量Cint31が接続されている。演算増幅器OTA13の正出力端子と負側出力端子間に容量Cint32が接続されている。このような構成を有する図17のΔΣ変調器10Aは、上述したように、連続時間系3次フィードフォワード型ΔΣ変調器として形成され、DA変換器DAC10および容量Ck01,Ck02がループ遅延補償の帰還経路を構成している。<3.第3の実施形態>[ΔΣ変調器の第3の概略構成]図18は、本第3の実施形態に係る遅延補償のための帰還経路を有するフィードバック型の連続時間系3次ΔΣ変調器の概略構成を示す図である。本第3の実施形態に係るΔΣ変調器10Bが第2の実施形態に係るΔΣ変調器10Aと異なる点は、フィードバック型として構成されていることにある。ΔΣ変調器10Bは、フィードフォワード経路がなく、第2の積分器INT12の入力側に帰還するためのDA変換器DAC12、および第1の積分器INT11の入力側に帰還するためのDA変換器DAC13を含んで構成されている。このような構成を有する図18のΔΣ変調器10Bは、上述したように、連続時間系3次フィードバック型ΔΣ変調器として形成され、DA変換器DAC10および容量Ck01,Ck02がループ遅延補償の帰還経路を構成している。<4.第4の実施形態>[ΔΣ変調器の第4の概略構成]図19は、本第4の実施形態に係る遅延補償のための帰還経路を有するフィードフォワード型の連続時間系3次ΔΣ変調器の概略構成を示す図である。本第4の実施形態に係るΔΣ変調器10Cが第2の実施形態に係るΔΣ変調器10Aと異なる点は、以下の通りである。ΔΣ変調器10Cは、0次フィードバックパスPath10Cに容量Ck01と抵抗Rk01が直列に接続され、容量Ck02と抵抗Rk02が直列に接続されている。また、第1の積分器INT11Cの容量Cint11、Cint12に直列にそれぞれ抵抗Rint11,Rint12が接続されている。そして、フィードフォワード経路FFW11C、FFW12Cには抵抗Rk21,Rk22のみが接続されている。この場合も、本来であれば容量Ck01,Ck02だけを切り替えたいが、やはり容量値が小さくなりすぎる傾向がある。そこで、次の式3に示すように、DA変換器VDAC10の出力レンジと抵抗Rk01,Rk02を同時に1Δ倍にすることで容量Cint11、Cint12の値を1Δ倍に変えたのと同じ効果を得ることができる。したがってこの場合も、DA変換器VDAC10と抵抗Rk0の両方の切り替えに容量切り替え用のキャリブレーションコードを使うことができる。以上説明したように、本実施形態のΔΣ変調器は以下の効果を得ることができる。素子の大きさが小さくても0次フィードバックパスの強さを適切に切り替えられるので、ΔΣ変調器のフィルタ特性を理想に近く実現できる。また、フィルタ次数や量子化ビット数が大きい場合はキャリブレーションで切り替える素子数を減らすことができる。素子値をスイッチで切り替える場合はスイッチの寄生容量やオン抵抗の影響が安定性やピークゲイン等のΔΣ変調器の特性を劣化させてしまうが、本実施形態ではDA変換器の出力レンジを切り替える場合は参照値を切り替える。したがって、本実施形態によれば、寄生によるΔΣ変調器の特性劣化がおきにくくなる。また、DA変換器の出力レンジ切り替えには容量切り替え用のキャリブレーションコードを使用でき、新たなコード生成の仕組みを必要としない。これによって安定性マージンを減らすことができ、その分をΔΣ変調器のSNR向上に充てることができる。<5.第5の実施形態>図20は、本第5の実施形態に係る信号処理システムの構成例を示すブロック図である。本信号処理システム100は、第1から第4の実施形態に係るAD変換器として機能するΔΣ変調器10~10Cが適用可能な信号処理システムとして形成されている。信号処理システム100としては、通信機の受信装置の信号処理システム等が例示される。本信号処理システム100は、アナログ信号処理回路110、AD変換器120、およびデジタル信号処理回路130を含んで構成されている。信号処理システム100において、AD変換器130として、第1から第4の実施形態に係るAD変換器として機能するΔΣ変調器10~10Cのいずれかが適用可能である。図20の信号処理システム100では、信号処理をできるだけデジタル信号処理回路130で行い、アナログ信号処理回路110の規模を小さくすることで、小型化高効率化が見込める。ここで、上記のようなシステムを実現する、すなわちアナログ信号処理回路110で行っていた信号処理をデジタル信号処理回路130で行うためには、できるだけ元の信号の情報を損なわずにAD変換することが必要になる。このため、高いSN比を持つAD変換器が必要となる。なお、上述した実施形態においては、概略構成として差動動作を例に説明したが、本技術は、シングル動作、差動動作のどちらでも適用可能である。本技術は、以下のような構成もとることができる。1アナログ信号の入力に対して縦続接続された複数の積分器と、上記最終段の積分器の出力信号を量子化してデジタル信号を出力する量子化器と、上記量子化器の出力の内部のループ遅延を補償する0次フィードバック経路と、上記0次フィードバック経路に配置され、上記量子化器の出力デジタル信号をアナログ信号に変換する電圧出力型デジタルアナログDA変換器と、を有し上記電圧出力型DA変換器は、上記最終段の積分器と容量により結合されており、供給されるキャリブレーションコードに応じて出力振幅を切り替えるΔΣ変調器。2上記最終段の積分器は、演算増幅器と、上記演算増幅器の入力端子と出力端子間に接続された積分容量と、を含む上記1記載のΔΣ変調器。3上記最終段の積分器と結合する容量に直列に抵抗が接続され、上記最終段の積分器は、演算増幅器と、上記演算増幅器の入力端子と出力端子間に直列に接続された積分容量および抵抗と、を含む上記1記載のΔΣ変調器。4上記最終段の積分器の入力側には抵抗を介して接続される少なくとも1段の積分器を含むフィルタ部と、上記フィルタ部の各積分器の入力側および上記最終段の積分器の入力側に、上記量子化器によるデジタル信号をアナログ信号に変換して供給するフィードバック用DA変換器と、を含む上記1または2記載のΔΣ変調器。5上記最終段の積分器の入力側には抵抗を介して接続される少なくとも2段の積分器を含むフィルタ部と、上記フィルタ部の初段の積分器の入力側に、上記量子化器によるデジタル信号をアナログ信号に変換して供給するフィードバック用DA変換器と、少なくとも初段の積分器の出力を抵抗および容量の少なくとも一方を介して上記最終段の積分器の入力側にフィードフォワードするフィードフォワード経路と、を含む上記1から3のいずれか一に記載のΔΣ変調器。6上記フィルタ部の積分器は、演算増幅器と、上記演算増幅器の入力端子と出力端子間に接続された積分容量と、を含む上記4または5記載のΔΣ変調器。7アナログ信号処理系からのアナログ信号をデジタル信号に変換するアナログデジタルAD変換機能を有するΔΣ変調器を有し、上記ΔΣ変調器は、アナログ信号の入力に対して縦続接続された複数の積分器と、上記最終段の積分器の出力信号を量子化してデジタル信号を出力する量子化器と、上記量子化器の出力の内部のループ遅延を補償する0次フィードバック経路と、上記0次フィードバック経路に配置され、上記量子化器の出力デジタル信号をアナログ信号に変換する電圧出力型デジタルアナログDA変換器と、を有し上記電圧出力型DA変換器は、上記最終段の積分器と容量により結合されており、供給されるキャリブレーションコードに応じて出力振幅を切り替える信号処理システム。"