"複数個のNOT回路が縦続接続され、最終段のNOT回路の出力端子と初段のNOT回路の入力端子とが接続された半導体回路において、各NOT回路は、第1、第2のゲートのうち第2のゲートとソースとが一体構造で形成され、第1のゲートがNOT回路の入力端子に接続され、ドレインがNOT回路の出力端子に接続され、第2のゲートおよびソースがグランド端子に接続されたインプレーンダブルゲートトランジスターと、第1、第2のゲートおよびソースが一体構造で形成され、この第1、第2のゲートおよびソースが前記インプレーンダブルゲートトランジスターのドレインに接続され、ドレインがバイアス端子に接続された自己バイアス型インプレーントランジスターとから構成されることを特徴とする半導体回路。請求項1記載の半導体回路において、各NOT回路の前記インプレーンダブルゲートトランジスターと前記自己バイアス型インプレーントランジスターとは、すべて同一の半導体積層構造に形成され、この半導体積層構造に埋め込まれた伝導層を共有することを特徴とする半導体回路。請求項1または2記載の半導体回路において、前記インプレーンダブルゲートトランジスターのコンダクタンスと前記自己バイアス型インプレーントランジスターのコンダクタンスに差が生じるように、前記インプレーンダブルゲートトランジスターと前記自己バイアス型インプレーントランジスターの寸法が設定されていることを特徴とする半導体回路。請求項1乃至3のいずれか1項に記載の半導体回路において、前記NOT回路を偶数個縦続接続したことを特徴とする半導体回路。請求項1乃至3のいずれか1項に記載の半導体回路において、前記NOT回路を奇数個縦続接続したことを特徴とする半導体回路。図15に示したNAND回路を利用してNOT回路を実現し、このNOT回路を複数個接続すれば、フリップフロップ回路やリングオシレータ回路を実現することができる。しかし、このようなフリップフロップ回路やリングオシレータ回路においては、CMOSを用いる場合と比較して製造プロセスの単純化および製造コストの低減が実現できる反面、各NOT回路に固定負荷抵抗を用いているために、ON状態とOFF状態のコントラストHigh/Low比を十分に大きくとることができないという問題点があった。また、図15に示した論理回路では、インプレーンダブルゲートトランジスターのチャネルがON状態の場合、常に回路に電流が流れるので、消費電力が大きくなるという問題点があった。また、従来のフリップフロップ回路やリングオシレータ回路においては、端子数および配線数が多いという問題点があった。本発明は、上記課題を解決するためになされたもので、ON状態とOFF状態のコントラストHigh/Low比が高く、消費電力が少なく、かつ端子数および配線数が少ない半導体回路を提供することを目的とする。本発明は、複数個のNOT回路が縦続接続され、最終段のNOT回路の出力端子と初段のNOT回路の入力端子とが接続された半導体回路において、各NOT回路は、第1、第2のゲートのうち第2のゲートとソースとが一体構造で形成され、第1のゲートがNOT回路の入力端子に接続され、ドレインがNOT回路の出力端子に接続され、第2のゲートおよびソースがグランド端子に接続されたインプレーンダブルゲートトランジスターと、第1、第2のゲートおよびソースが一体構造で形成され、この第1、第2のゲートおよびソースが前記インプレーンダブルゲートトランジスターのドレインに接続され、ドレインがバイアス端子に接続された自己バイアス型インプレーントランジスターとから構成されることを特徴とするものである。また、本発明の半導体回路の1構成例において、各NOT回路の前記インプレーンダブルゲートトランジスターと前記自己バイアス型インプレーントランジスターとは、すべて同一の半導体積層構造に形成され、この半導体積層構造に埋め込まれた伝導層を共有することを特徴とするものである。また、本発明の半導体回路の1構成例は、前記インプレーンダブルゲートトランジスターのコンダクタンスと前記自己バイアス型インプレーントランジスターのコンダクタンスに差が生じるように、前記インプレーンダブルゲートトランジスターと前記自己バイアス型インプレーントランジスターの寸法が設定されていることを特徴とするものである。また、本発明の半導体回路の1構成例は、前記NOT回路を偶数個縦続接続したものである。また、本発明の半導体回路の1構成例は、前記NOT回路を奇数個縦続接続したものである。本発明によれば、NOT回路の素子として二次元に広がる薄い伝導層活性領域をもつインプレーンダブルゲートトランジスターと自己バイアス型インプレーントランジスターとを用いることにより、CMOSを用いる場合と比較して製造プロセスを単純化することができ、かつ素子間の配線を少なくすることができる。また、本発明では、各NOT回路をインプレーンダブルゲートトランジスターと自己バイアス型インプレーントランジスターとを直列に接続した構成とすることにより、インプレーンダブルゲートトランジスターと固定負荷抵抗とを直列に接続した従来のNOT回路を用いる場合と比較してON状態とOFF状態のコントラストHigh/Low比を十分に大きくとることができ、かつ消費電力を低減することができる。さらに、本発明では、従来のフリップフロップ回路やリングオシレータ回路と比較して配線数および端子数を大幅に削減することができる。このため、本発明では、回路の高集積化や製造プロセスの単純化、および製造コストの低減に大きく寄与することができる。また、本発明では、各NOT回路のインプレーンダブルゲートトランジスターと自己バイアス型インプレーントランジスターとを、すべて同一の半導体積層構造に形成し、半導体積層構造に埋め込まれた伝導層をインプレーンダブルゲートトランジスターと自己バイアス型インプレーントランジスターで共有するようにしたことにより、半導体回路の入出力特性の向上が期待でき、また設計、製造にかかるコストを低減することができる。また、本発明では、インプレーンダブルゲートトランジスターのコンダクタンスと自己バイアス型インプレーントランジスターのコンダクタンスに差が生じるように、インプレーンダブルゲートトランジスターと自己バイアス型インプレーントランジスターの寸法を設定することにより、インプレーンダブルゲートトランジスターと自己バイアス型インプレーントランジスターの直列接続からなる回路をNOT回路として動作させることが可能である。[第1の実施の形態]以下、本発明の実施の形態について図面を参照して説明する。図1は本発明の第1の実施の形態に係るNOT回路の構成を示す回路図、図2はこのNOT回路を上から撮影した写真である。本実施の形態のNOT回路は、インプレーンダブルゲートトランジスター1と、インプレーンダブルゲートトランジスター1と直列に接続された自己バイアス型インプレーントランジスター2とによって構成されている。図1、図2における3は入力端子、4はバイアスVDD端子、5は出力端子、6はグランド端子低ポテンシャル端子、14はエッチング溝、15は論理回路製作後に回路部分を半導体ウエハから分離するために形成される素子分離溝である。インプレーンダブルゲートトランジスター1のゲート10は入力端子3に接続され、ドレイン12は出力端子5に接続され、ゲート11およびソース13はグランド端子6に接続されている。入力端子3とゲート10との間、グランド端子6とゲート11およびソース13との間は、金配線によって接続されている。自己バイアス型インプレーントランジスター2のゲート20,21およびソース23は出力端子5およびインプレーンダブルゲートトランジスター1のドレイン12に接続され、ドレイン22はバイアス端子4に接続されている。出力端子5とゲート20,21およびソース23との間、バイアス端子4とドレイン22との間は、金配線によって接続されている。インプレーンダブルゲートトランジスター1は、図12、図13に示したインプレーンダブルゲートトランジスターにおいて、ゲート11図12、図13のゲート503とソース13図12、図13のソース506とを隔てていたエッチング溝を無くし、ゲート11とソース13とを短絡したものである。その他の構成は、図12、図13に示したインプレーンダブルゲートトランジスターと同様である。図3は自己バイアス型インプレーントランジスター2を上から見た平面図である。この自己バイアス型インプレーントランジスター2を図3のI-I線で切断した断面は図13と同様の状態になるので、断面の記載は省略する。図3における24はエッチング溝、25はチャネルである。チャネル25の一端はドレイン22と接続されている。一方、ゲート20,21とチャネル25とはエッチング溝24によって隔てられておらず、チャネル25の他端がそのままゲート20,21およびソース23と接続される構造となっている。エッチング溝24の幅W3は40nm、エッチング溝24の深さは33nmである。また、図3におけるW4はチャネル25の幅を表し、L2はチャネル25の長さを表す。なお、インプレーンダブルゲートトランジスター1のチャネル幅とチャネル長、および自己バイアス型インプレーントランジスター2のチャネル幅とチャネル長を、所望の回路動作に応じて設定する必要があるが、この設定の詳細については後述する。本実施の形態では、同一の半導体ウエハ構造にインプレーンダブルゲートトランジスター1と自己バイアス型インプレーントランジスター2とを作製し、活性領域図11、図13の伝導層408をインプレーンダブルゲートトランジスター1と自己バイアス型インプレーントランジスター2とで共有するようにしている。エッチング溝以外の部分には伝導層があるので、トランジスター間を配線で接続する必要がない。その結果、インプレーンダブルゲートトランジスター1のドレイン12と自己バイアス型インプレーントランジスター2のゲート20,21およびソース23とは、配線を用いることなく直接接続されている。この接続は、インプレーンダブルゲートトランジスター1のドレイン12、ソース13、ゲート10,11と自己バイアス型インプレーントランジスター2のドレイン22、ソース23、ゲート20,21が全て同じ層に形成されているため可能となる。バイアス端子4に印加されるバイアス電圧VDDは1Vであり、グランド端子6の電圧は0Vである。入力端子3に入力電圧VInとして1Vを印加すると、インプレーンダブルゲートトランジスター1のチャネルがON状態となり、チャネルが低抵抗化するため、インプレーンダブルゲートトランジスター1のドレイン12の電圧が低下する。このドレイン電圧が自己バイアス型インプレーントランジスター2の2つのゲート20,21に入力されるため、自己バイアス型インプレーントランジスター2のチャネルがOFF状態となり、チャネルが高抵抗化する。その結果、出力端子5の電圧Voutは0Vに近いLowレベルとなる。一方、入力端子3に入力電圧VInとして0Vを印加すると、インプレーンダブルゲートトランジスター1のチャネルがOFF状態となり、チャネルが高抵抗化するため、インプレーンダブルゲートトランジスター1のドレイン12の電圧が上昇する。このドレイン電圧が自己バイアス型インプレーントランジスター2の2つのゲート20,21に入力されるため、自己バイアス型インプレーントランジスター2のチャネルがON状態となり、チャネルが低抵抗化する。その結果、出力端子5の電圧Voutは1Vに近いHighレベルに上昇する。このように、図1、図2に示した回路はNOT回路インバータとして動作する。本実施の形態では、出発材料として二次元に広がる薄い活性領域をもつ半導体積層構造を用いる。具体的な論理回路はこの半導体積層構造に極めて微細な溝を掘ることによって実現するため、素子間の接続は溝のパターン設計によって自由に実現することができる。このため、素子間の接続端子、配線等を著しく省略することができる。このように、本実施の形態では、論理回路の素子としてインプレーンダブルゲートトランジスター1と自己バイアス型インプレーントランジスター2とを用いることにより、CMOSを用いる場合と比較して製造プロセスを単純化することができ、かつ素子間の配線を少なくすることができる。このため、本実施の形態では、回路の高集積化や製造プロセスの単純化、および製造コストの低減に大きく寄与することができる。また、本実施の形態では、インプレーンダブルゲートトランジスター1と自己バイアス型インプレーントランジスター2とを直列に接続した構成とすることにより、図15に示した論理回路をNOT回路として用いる場合と比較してON状態とOFF状態のコントラストHigh/Low比を十分に大きくとることができる。また、本実施の形態では、インプレーンダブルゲートトランジスター1のチャネルがOFF状態のときは自己バイアス型インプレーントランジスター2のチャネルがON状態となり、インプレーンダブルゲートトランジスター1のチャネルがON状態のときは自己バイアス型インプレーントランジスター2のチャネルがOFF状態となる。したがって、本実施の形態では、バイアス端子4からグランドに向かう電流はほぼなくなるので、図15に示した論理回路と比較して消費電力を低減することができる。さらに、本実施の形態では、入力端子3、出力端子5、バイアス端子4、グランド端子6以外の配線を必要としない。したがって、本実施の形態では、回路の設計、製造が容易となり、設計、製造にかかるコストを低減することができる。次に、以上のNOT回路を用いた本実施の形態のフリップフロップ回路について説明する。図4は本発明の実施の形態に係るフリップフロップ回路の構成を示す回路図、図5はこのフリップフロップ回路を上から撮影した写真である。本実施の形態のフリップフロップ回路は、インプレーンダブルゲートトランジスター1aと自己バイアス型インプレーントランジスター2aとからなる1段目のNOT回路と、インプレーンダブルゲートトランジスター1bと自己バイアス型インプレーントランジスター2bとからなる2段目のNOT回路とによって構成されている。図4、図5における3は1段目のNOT回路の入力端子、4はバイアスVDD端子、5は2段目のNOT回路の出力端子、6はグランド端子低ポテンシャル端子、7は1段目のNOT回路の出力端子および2段目のNOT回路の入力端子、16はエッチング溝、17は半導体回路製作後に回路部分を半導体ウエハから分離するために形成される素子分離溝である。このように、図4、図5に示した回路では、1段目のNOT回路の出力端子と2段目のNOT回路の入力端子とを接続することにより、2個のNOT回路を縦続接続している。インプレーンダブルゲートトランジスター1a,1bの構造はインプレーンダブルゲートトランジスター1と同様であり、自己バイアス型インプレーントランジスター2a,2bの構造は自己バイアス型インプレーントランジスター2と同様である。インプレーンダブルゲートトランジスター1aのゲート10aは入力端子3に接続され、ドレイン12aは出力端子および入力端子7に接続され、ゲート11aおよびソース13aはグランド端子6に接続されている。入力端子3とゲート10aとの間、グランド端子6とゲート11aおよびソース13aとの間は、金配線によって接続されている。自己バイアス型インプレーントランジスター2aのゲート20a,21aおよびソース23aはインプレーンダブルゲートトランジスター1aのドレイン12aに接続され、ドレイン22aはバイアス端子4に接続されている。バイアス端子4とドレイン22aとの間は、金配線によって接続されている。インプレーンダブルゲートトランジスター1bのゲート10bは出力端子および入力端子7に接続され、ドレイン12bは出力端子5に接続され、ゲート11bおよびソース13bはグランド端子6に接続されている。自己バイアス型インプレーントランジスター2bのゲート20b,21bおよびソース23bは出力端子5およびインプレーンダブルゲートトランジスター1bのドレイン12bに接続され、ドレイン22bはバイアス端子4に接続されている。出力端子5とゲート20b,21bおよびソース23bとの間は、金配線によって接続されている。さらに、図1、図2に示したNOT回路の場合と同様に、同一の半導体ウエハ構造にインプレーンダブルゲートトランジスター1a,1bと自己バイアス型インプレーントランジスター2a,2bとを作製し、活性領域図11、図13の伝導層408をインプレーンダブルゲートトランジスター1a,1bと自己バイアス型インプレーントランジスター2a,2bとで共有するようにしている。図4、図5に示した回路の出力端子5を入力端子3に接続することでフリップフロップ回路として動作する。入力端子3に真理値1が入力された場合、インプレーンダブルゲートトランジスター1aと自己バイアス型インプレーントランジスター2aで構成される1段目のNOT回路の出力端子7からは真理値0が出力される。この真理値0がインプレーンダブルゲートトランジスター1bと自己バイアス型インプレーントランジスター2bで構成される2段目のNOT回路に入力されると、出力端子5からは真理値1が出力される。そして、出力端子5から出力された真理値1を入力端子3に返すと、入力端子3の真理値と出力端子5の真理値とが同じ1であるため、このループにおいて真理値1の値が保持される。同時に、1段目のNOT回路の出力端子7においては真理値0の値が保持される。一方、入力端子3に真理値が0が入力された場合、1段目のNOT回路の出力端子7からは真理値1が出力され、2段目のNOT回路の出力端子5からは真理値0が出力される。そのため、出力端子5から出力された真理値0を入力端子3に返すと、入力端子3の真理値と出力端子5の真理値とが同じ0であるため、真理値0の値が保持される。同時に、1段目のNOT回路の出力端子7においては真理値1の値が保持される。こうして、図4、図5に示した回路はフリップフロップ回路として動作する。本実施の形態では、図1、図2で説明したNOT回路を用いてフリップフロップ回路を構成することにより、図15に示した論理回路をNOT回路として用いてフリップフロップ回路を構成する場合と比較して、ON状態とOFF状態のコントラストHigh/Low比を十分に大きくとることができ、かつ消費電力を低減することができる。また、本実施の形態では、インプレーンダブルゲートトランジスター1aのドレイン12aと自己バイアス型インプレーントランジスター2aのゲート20a,21aおよびソース23aとの間、インプレーンダブルゲートトランジスター1bのドレイン12bと自己バイアス型インプレーントランジスター2bのゲート20b,21bおよびソース23bとの間を、配線を用いることなく直接接続している。さらに、1段目のNOT回路の出力端子ドレイン12a、ゲート20a,21aおよびソース23aと2段目のNOT回路の入力端子ゲート10bとの間を、配線を用いることなく直接接続している。加えて、インプレーンダブルゲートトランジスター1aのゲート11aおよびソース13aとインプレーンダブルゲートトランジスター1bのゲート11bおよびソース13bとの間、自己バイアス型インプレーントランジスター2aのドレイン22aと自己バイアス型インプレーントランジスター2bのドレイン22bとの間を、配線を用いることなく直接接続している。これらの接続は、インプレーンダブルゲートトランジスター1a,1bのドレイン12a,12b、ソース13a,13b、ゲート10a,10b,11a,11bと自己バイアス型インプレーントランジスター2a,2bのドレイン22a,22b、ソース23a,23b、ゲート20a,20b,21a,21bが全て同じ層に形成されているため可能となる。本実施の形態では、入力端子3、バイアス端子4、出力端子5、グランド端子6以外の配線を必要としない。本実施の形態では、配線および端子を削減することができ、回路の設計、製造が容易となるので、設計、製造にかかるコストを低減することができる。[第2の実施の形態]次に、本発明の第2の実施の形態について説明する。図6は本発明の第2の実施の形態に係るリングオシレータ回路の構成を示す回路図、図7はこのリングオシレータ回路を上から撮影した写真である。本実施の形態は、図1、図2で説明したNOT回路を用いてリングオシレータ回路を構成したものである。リングオシレータ回路は、インプレーンダブルゲートトランジスター1aと自己バイアス型インプレーントランジスター2aとからなる1段目のNOT回路と、インプレーンダブルゲートトランジスター1bと自己バイアス型インプレーントランジスター2bとからなる2段目のNOT回路と、インプレーンダブルゲートトランジスター1cと自己バイアス型インプレーントランジスター2cとからなる3段目のNOT回路とによって構成されている。図6、図7における3は1段目のNOT回路の入力端子、4はバイアスVDD端子、5は3段目のNOT回路の出力端子、6はグランド端子低ポテンシャル端子、7は1段目のNOT回路の出力端子および2段目のNOT回路の入力端子、8は2段目のNOT回路の出力端子および3段目のNOT回路の入力端子、16はエッチング溝、17は半導体回路製作後に回路部分を半導体ウエハから分離するために形成される素子分離溝である。このように、図6、図7に示した回路では、1段目のNOT回路の出力端子と2段目のNOT回路の入力端子とを接続すると共に、2段目のNOT回路の出力端子と3段目のNOT回路の入力端子とを接続することにより、3個のNOT回路を縦続接続している。インプレーンダブルゲートトランジスター1a,1b,1cの構造はインプレーンダブルゲートトランジスター1と同様であり、自己バイアス型インプレーントランジスター2a,2b,2cの構造は自己バイアス型インプレーントランジスター2と同様である。インプレーンダブルゲートトランジスター1aのゲート10aは入力端子3に接続され、ドレイン12aは出力端子および入力端子7に接続され、ゲート11aおよびソース13aはグランド端子6に接続されている。入力端子3とゲート10aとの間、グランド端子6とゲート11aおよびソース13aとの間は、金配線によって接続されている。自己バイアス型インプレーントランジスター2aのゲート20a,21aおよびソース23aはインプレーンダブルゲートトランジスター1aのドレイン12aに接続され、ドレイン22aはバイアス端子4に接続されている。バイアス端子4とドレイン22aとの間は、金配線によって接続されている。インプレーンダブルゲートトランジスター1bのゲート10bは出力端子および入力端子7に接続され、ドレイン12bは出力端子および入力端子8に接続され、ゲート11bおよびソース13bはグランド端子6に接続されている。自己バイアス型インプレーントランジスター2bのゲート20b,21bおよびソース23bはインプレーンダブルゲートトランジスター1bのドレイン12bに接続され、ドレイン22bはバイアス端子4に接続されている。インプレーンダブルゲートトランジスター1cのゲート10cは出力端子および入力端子8に接続され、ドレイン12cは出力端子5に接続され、ゲート11cおよびソース13cはグランド端子6に接続されている。自己バイアス型インプレーントランジスター2cのゲート20c,21cおよびソース23cは出力端子5およびインプレーンダブルゲートトランジスター1cのドレイン12cに接続され、ドレイン22cはバイアス端子4に接続されている。出力端子5とゲート20c,21cおよびソース23cとの間は、金配線によって接続されている。さらに、図1、図2に示したNOT回路の場合と同様に、同一の半導体ウエハ構造にインプレーンダブルゲートトランジスター1a,1b,1cと自己バイアス型インプレーントランジスター2a,2b,2cとを作製し、活性領域図11、図13の伝導層408をインプレーンダブルゲートトランジスター1a,1b,1cと自己バイアス型インプレーントランジスター2a,2b,2cとで共有するようにしている。図6、図7に示した回路の出力端子5を入力端子3に接続することでリングオシレータ回路として動作する。入力端子3に真理値1が入力された場合、インプレーンダブルゲートトランジスター1aと自己バイアス型インプレーントランジスター2aで構成される1段目のNOT回路の出力端子7からは真理値0が出力される。この真理値0がインプレーンダブルゲートトランジスター1bと自己バイアス型インプレーントランジスター2bで構成される2段目のNOT回路に入力されると、2段目のNOT回路の出力端子8からは真理値1が出力される。この真理値1がインプレーンダブルゲートトランジスター1cと自己バイアス型インプレーントランジスター2cで構成される3段目のNOT回路に入力されると、3段目のNOT回路の出力端子5からは真理値0が出力される。そして、出力端子5から出力された真理値0を入力端子3に返すと、入力端子3の元の真理値が1であったのに対し、出力端子5の真理値が0であるため、真理値が図6、図7の回路全体を一周するごとに各NOT回路の出力端子の真理値は反転を繰り返すこととなる。こうして、発振動作が実現され、図6、図7の回路はリングオシレータ回路として動作する。本実施の形態では、図1、図2で説明したNOT回路を用いてリングオシレータ回路を構成することにより、図15に示した論理回路をNOT回路として用いてリングオシレータ回路を構成する場合と比較して、ON状態とOFF状態のコントラストHigh/Low比を十分に大きくとることができ、かつ消費電力を低減することができる。また、本実施の形態では、インプレーンダブルゲートトランジスター1aのドレイン12aと自己バイアス型インプレーントランジスター2aのゲート20a,21aおよびソース23aとの間、インプレーンダブルゲートトランジスター1bのドレイン12bと自己バイアス型インプレーントランジスター2bのゲート20b,21bおよびソース23bとの間、インプレーンダブルゲートトランジスター1cのドレイン12cと自己バイアス型インプレーントランジスター2cのゲート20c,21cおよびソース23cとの間を、配線を用いることなく直接接続している。さらに、1段目のNOT回路の出力端子ドレイン12a、ゲート20a,21aおよびソース23aと2段目のNOT回路の入力端子ゲート10bとの間、2段目のNOT回路の出力端子ドレイン12b、ゲート20b,21bおよびソース23bと3段目のNOT回路の入力端子ゲート10cとの間を、配線を用いることなく直接接続している。加えて、インプレーンダブルゲートトランジスター1aのゲート11aおよびソース13aとインプレーンダブルゲートトランジスター1bのゲート11bおよびソース13bとの間、インプレーンダブルゲートトランジスター1bのゲート11bおよびソース13bとインプレーンダブルゲートトランジスター1cのゲート11cおよびソース13cとの間、自己バイアス型インプレーントランジスター2aのドレイン22aと自己バイアス型インプレーントランジスター2bのドレイン22bとの間、自己バイアス型インプレーントランジスター2bのドレイン22bと自己バイアス型インプレーントランジスター2cのドレイン22cとの間を、配線を用いることなく直接接続している。これらの接続は、インプレーンダブルゲートトランジスター1a,1b,1cのドレイン12a,12b,12c、ソース13a,13b,13c、ゲート10a,10b,10c,11a,11b,11cと自己バイアス型インプレーントランジスター2a,2b2cのドレイン22a,22b,22c、ソース23a,23b,23c、ゲート20a,20b,20c,21a,21b,21cが全て同じ層に形成されているため可能となる。以上のように、本実施の形態では、入力端子3、バイアス端子4、出力端子5、グランド端子6以外の配線を必要としない。本実施の形態では、配線および端子を削減することができ、回路の設計、製造が容易となるので、設計、製造にかかるコストを低減することができる。NOT回路の段数を増やせば増やすほど、NOT回路の段数が同じリングオシレータ回路を図8や図15の回路を用いて構成した場合に比べて、コスト低減効果が大きくなる。なお、第1、第2の実施の形態では、フリップフロップ回路とリングオシレータ回路の製作について示したが、NOT回路の組み合わせや配置、構造の制御により、特性の制御やさらに複雑な回路構成にも対応可能である。最後に、第1、第2の実施の形態において、インプレーンダブルゲートトランジスターと自己バイアス型インプレーントランジスターとを直列に接続した論理回路をNOT回路として動作させる条件について説明する。この論理回路の動作は、入力信号が印加されるインプレーンダブルゲートトランジスター1,1a,1b,1cと負荷として動作する自己バイアス型インプレーントランジスター2,2a,2b,2cとのコンダクタンスの相対的な関係を考慮したうえで、適切な条件のチャネル長とチャネル幅を用いることで決定される。論理回路をNOT回路として動作させる条件は、入力電圧が1Vのときに入力側のインプレーンダブルゲートトランジスターのコンダクタンスよりも負荷側の自己バイアス型インプレーントランジスターのコンダクタンスが低いことである。言い換えると、入力側のインプレーンダブルゲートトランジスターのチャネル長と負荷側の自己バイアス型インプレーントランジスターのチャネル長とが同じ場合、負荷側の自己バイアス型インプレーントランジスターのチャネル幅が入力側のインプレーンダブルゲートトランジスターのチャネル幅と同等かあるいは狭いことが条件となる。ここで、チャネル幅が同等でもよい理由は、1Vが入力されている場合、入力側のインプレーンダブルゲートトランジスターのコンダクタンスは0Vが入力されている時に比べて高くなっているため、負荷側の自己バイアス型インプレーントランジスターと入力側のインプレーンダブルゲートトランジスターでチャネル幅が同等でも、負荷側の自己バイアス型インプレーントランジスターの方が相対的にコンダクタンスが低くなるからである。なお、論理回路をNOT回路として動作させる条件は、チャネル幅の設定よりも、コンダクタンスに差を持たせることが重要である。"