第1の方向に延びる複数本のワード線を含むワード線配線層と、前記第1の方向に対して交差する第2の方向に延びる複数本のビット線を含むビット線配線層と、各前記ワード線と各前記ビット線との間に配置されたピラーと、前記ピラーの側面上に設けられ、負の固定電荷を含有する電荷含有部材と、を備え、前記ピラーは、p形層及びn形層が設けられたダイオード膜と、前記ダイオード膜に積層された抵抗変化膜と、を有し、前記電荷含有部材は前記p形層の側面上に配置されており、前記n形層の側面上には配置されていないことを特徴とする不揮発性記憶装置。前記電荷含有部材は、アルミナ又はハフニウム酸化物によって形成されていることを特徴とする請求項1記載の不揮発性記憶装置。第1の方向に延びる複数本のワード線を含むワード線配線層と、前記第1の方向に対して交差する第2の方向に延びる複数本のビット線を含むビット線配線層と、各前記ワード線と各前記ビット線との間に配置されたピラーと、前記ピラーの側面上に設けられ、正の固定電荷を含有する電荷含有部材と、を備え、前記ピラーは、p形層及びn形層が設けられたダイオード膜と、前記ダイオード膜に積層された抵抗変化膜と、を有し、前記電荷含有部材は前記n形層の側面上に配置されており、前記p形層の側面上には配置されていないことを特徴とする不揮発性記憶装置。前記電荷含有部材は、シリコン窒化物によって形成されていることを特徴とする請求項3記載の不揮発性記憶装置。その上に前記ワード線配線層、前記ビット線配線層及び前記ピラーが設けられた基板をさらに備え、前記電荷含有部材は、前記ピラーにおける前記基板から遠い側の部分の側面を覆っていることを特徴とする請求項1~4のいずれか1つに記載の不揮発性記憶装置。第1の方向に延びる複数本のワード線を含むワード線配線層と、前記第1の方向に対して交差する第2の方向に延びる複数本のビット線を含むビット線配線層と、各前記ワード線と各前記ビット線との間に配置されたピラーと、前記ピラーの側面上に設けられ、負の固定電荷を含有する負の電荷含有部材と、前記ピラーの側面上に設けられ、正の固定電荷を含有する正の電荷含有部材と、を備え、前記ピラーは、p形層及びn形層が設けられたダイオード膜と、前記ダイオード膜に積層された抵抗変化膜と、を有し、前記負の電荷含有部材は前記p形層の側面上に配置されており、前記n形層の側面上には配置されておらず、前記正の電荷含有部材は前記n形層の側面上に配置されており、前記p形層の側面上には配置されていないことを特徴とする不揮発性記憶装置。前記電荷含有部材は、前記ピラーの周囲を覆う膜であることを特徴とする請求項1~6のいずれか1つに記載の不揮発性記憶装置。前記ワード線配線層及び前記ビット線配線層は交互に積層されていることを特徴とする請求項1~7のいずれか1つに記載の不揮発性記憶装置。前記ダイオード膜はシリコンによって形成されていることを特徴とする請求項1~8のいずれか1つに記載の不揮発性記憶装置。本発明の目的は、駆動電圧が低く、消費電力が少ない不揮発性記憶装置を提供することである。実施形態に係る不揮発性記憶装置は、第1の方向に延びる複数本のワード線を含むワード線配線層と、前記第1の方向に対して交差する第2の方向に延びる複数本のビット線を含むビット線配線層と、各前記ワード線と各前記ビット線との間に配置されたピラーと、前記ピラーの側面上に設けられ、負の固定電荷を含有する電荷含有部材と、を備える。前記ピラーは、p形層及びn形層が設けられたダイオード膜と、前記ダイオード膜に積層された抵抗変化膜と、を有する。そして、前記電荷含有部材は前記p形層の側面上に配置されており、前記n形層の側面上には配置されていない。以下、図面を参照しつつ、本発明の実施形態について説明する。図1は、本実施形態に係る不揮発性記憶装置を例示する斜視図であり、図2は、本実施形態に係る不揮発性記憶装置を例示する断面図である。本実施形態に係る不揮発性記憶装置はReRAMである。図1に示すように、本実施形態に係る不揮発性記憶装置1においては、シリコン基板11が設けられており、シリコン基板11の上層部分及び上面上には、不揮発性記憶装置1の駆動回路図示せずが形成されている。シリコン基板11上には、駆動回路を埋め込むように、例えばシリコン酸化物からなる層間絶縁膜12が設けられており、層間絶縁膜12上にはメモリセル部13が設けられている。メモリセル部13においては、シリコン基板11の上面に平行な一方向以下、ワード線方向というに延びる複数本のワード線WLを含むワード線配線層14と、シリコン基板11の上面に平行な方向であって、ワード線方向に対して交差、例えば直交する方向以下、ビット線方向というに延びる複数本のビット線BLを含むビット線配線層15とが、層間絶縁膜12図2参照を介して交互に積層されている。ワード線WL及びビット線BLは、例えば、タングステンWにより形成されている。また、ワード線WL同士、ビット線BL同士、ワード線WLとビット線BLとは、相互に接していない。そして、各ワード線WLと各ビット線BLとの最近接点には、シリコン基板11の上面に対して垂直な方向以下、上下方向というに延びるピラー16が設けられている。ピラー16は、ワード線WLとビット線BLとの間に形成されている。1本のピラー16により、1つのメモリセルが構成されている。すなわち、不揮発性記憶装置1は、ワード線WLとビット線BLとの最近接点毎にメモリセルが配置されたクロスポイント型の装置である。以下、図2を参照して、ピラー16の構成を説明する。図2に示すように、ピラー16には、下方にワード線WLが配置され、上方にビット線BLが配置されたピラー16aと、下方にビット線BLが配置され、上方にワード線WLが配置されたピラー16bの2種類がある。ピラー16のアスペクト比は、例えば4以上である。ピラー16aにおいては、下方ワード線側から上方ビット線側に向かって、下部電極膜21、シリコンダイオード膜22、中間電極膜23、バリアメタル24、抵抗変化膜25、バリアメタル26及び上部電極膜27がこの順に積層されている。下部電極膜21はワード線WLに接し、上部電極膜27はビット線BLに接している。下部電極膜21は例えば窒化チタンTiNからなり、膜厚は例えば1~10nmである。シリコンダイオード膜22はポリシリコンからなり、下層側から順に、導電型がn形のn形層22n、導電型がn-形のn-形層22i、及び導電型がp形のp形層22pが積層されている。n-形層22iは、実効的な不純物濃度がn形層22n及びp形層22pの実効的な不純物濃度よりも低い低濃度層である。n形層22n、n-形層22i及びp形層22pがこの順に積層されることにより、pin形ダイオードが形成される。これにより、ピラー16aのシリコンダイオード膜22においては、ビット線BLからワード線WLに向かう方向が順方向となり、ワード線WLからビット線BLに向かう方向が逆方向となる。なお、n-形層22iの替わりに、真性半導体からなるi形層が設けられていてもよい。本明細書において実効的な不純物濃度とは、半導体材料の導電に寄与する不純物の濃度をいい、例えば、半導体材料にドナーとなる不純物とアクセプタとなる不純物の双方が含有されている場合には、活性化した不純物のうち、ドナーとアクセプタの相殺分を除いた分の濃度をいう。中間電極膜23は、例えばチタンシリサイドTiSi2によって形成されている。抵抗変化膜25は、例えば金属酸化物によって形成されており、2水準以上の抵抗値をとることができ、且つ、所定の電気信号を入力することにより、抵抗値を切り替えることができる。バリアメタル26は、例えばチタン窒化物TiNによって形成されている。上部電極膜27は、例えばタングステンによって形成されている。ピラー16bにおいては、下方ビット線側から上方ワード線側に向かって、下部電極膜21、シリコンダイオード膜22、中間電極膜23、バリアメタル24、抵抗変化膜25、バリアメタル26及び上部電極膜27がこの順に積層されている。下部電極膜21はビット線BLに接し、上部電極膜27はワード線WLに接している。そして、シリコンダイオード膜22においては、下層側から順に、p形層22p、n-形層22i及びn形層22nが積層されている。これにより、ピラー16bのシリコンダイオード膜22においても、ビット線BLからワード線WLに向かう方向が順方向となり、ワード線WLからビット線BLに向かう方向が逆方向となる。このように、ピラー16bの積層構造は、シリコンダイオード膜22におけるn形層22n、n-形層22i及びp形層22pの積層順序が逆になっているが、それ以外の積層構造は、ピラー16aと同様である。そして、ピラー16aにおけるp形層22pよりも上方の部分、すなわち、p形層22p、中間電極膜23、バリアメタル24、抵抗変化膜25、バリアメタル26及び上部電極膜27からなる部分以下、ピラー16aの上部というと、ピラー16aにおけるそれ以外の部分、すなわち、下部電極膜21、n形層22n及びn-形層22iからなる部分以下、ピラー16aの下部というとの間には段差が形成されており、この段差を挟んで、ピラー16aの上部は下部よりも細くなっている。なお、この段差と、n-形層22iとp形層22pとの界面との位置関係はそれほど厳密でなくてもよく、少なくとも段差がn形層22nよりも上方に位置していればよい。例えば、ピラー16aの上部には、n-形層22iの上部が含まれていてもよい。また、図2等においては、上下方向においてピラー16の太さが一定である例が示されているが、これには限定されず、例えば、ピラー16の形状は、下部が上部よりも太い円錐台形であってもよい。また、ピラー16aの上部の側面上には、負の固定電荷を含有する電荷含有部材として、絶縁性の固定電荷膜18aが設けられている。固定電荷膜18aは、例えば、アルミナAl2O3又はハフニウム酸化物HfO2等の負の固定電荷を持つ絶縁材料によって形成されている。固定電荷膜18aには、例えば1×1013cm-2以上のシート濃度で負の固定電荷、例えば、電子又はマイナスイオンが含有されている。固定電荷膜18aは、ピラー16aの上部の側面を覆っており、下部の側面は覆っていない。すなわち、固定電荷膜18aは、ピラー16aにおけるシリコン基板11から遠い側の部分の側面を覆っており、p形層22pの側面上に配置され、n形層22nの側面上には配置されていない。固定電荷膜18aはピラー16aの上部の周囲を覆っており、その膜厚は略均一であり、ピラー16aの上部と下部との間の段差の高さにほぼ等しい。一方、ピラー16bにおけるn形層22nよりも上方の部分、すなわち、n形層22n、中間電極膜23、バリアメタル24、抵抗変化膜25、バリアメタル26及び上部電極膜27からなる部分以下、ピラー16bの上部というと、ピラー16bにおけるそれ以外の部分、すなわち、下部電極膜21、p形層22p及びn-形層22iからなる部分以下、ピラー16bの下部というとの間にも段差が形成されており、この段差を挟んで、ピラー16bの上部は下部よりも細くなっている。なお、この段差と、n-形層22iとn形層22nとの界面との位置関係はそれほど厳密でなくてもよく、少なくとも段差がp形層22pよりも上方に位置していればよい。例えば、ピラー16bの上部には、n-形層22iの上部が含まれていてもよい。また、ピラー16bの上部の側面上には、正の固定電荷を含有する電荷含有部材として、固定電荷膜18bが設けられている。固定電荷膜18bは、例えば、シリコン窒化物Si3N4等の正の固定電荷を持つ絶縁材料によって形成されている。固定電荷膜18bには、例えば1×1013cm-2以上のシート濃度で正の固定電荷、例えば、プラスイオンが含有されている。固定電荷膜18bは、ピラー16bの上部の側面を覆っており、下部の側面は覆っていない。すなわち、固定電荷膜18bは、ピラー16bにおけるシリコン基板11から遠い側の部分の側面を覆っており、より詳細には、n形層22nの側面上に配置され、p形層22pの側面上には配置されていない。固定電荷膜18bはピラー16bの上部の周囲を覆っており、その膜厚は略均一であり、ピラー16bの上部と下部との間の段差の高さにほぼ等しい。ピラー16a及び16bの側面上の全面、並びに、ワード線WLの上面を含む仮想的な平面上の全面及びビット線BLの上面を含む仮想的な平面上の全面には、絶縁性のピラー保護膜19が設けられている。ピラー保護膜19は、例えば、単層のシリコン窒化膜、又はシリコン窒化層とシリコン酸化層との積層膜である。また、ワード線WL、ビット線BL、ピラー16a及び16b、固定電荷膜18a及び18b、ピラー保護膜19は、層間絶縁膜12によって埋め込まれている。次に、本実施形態に係る不揮発性記憶装置の製造方法について説明する。図3~図10は、本実施形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。先ず、図1に示すように、シリコン基板11の上面に、メモリセル部13を駆動するための駆動回路を形成する。次に、シリコン基板11上に層間絶縁膜12を形成する。次に、層間絶縁膜12内に、駆動回路まで到達するコンタクト図示せずを形成する。次に、図3に示すように、例えばダマシン法によって層間絶縁膜12の上層部分内にタングステンを埋め込み、複数本のワード線WLをワード線方向に延びるように相互に平行に形成する。これらのワード線WLにより、ワード線配線層14が形成される。次に、ワード線配線層14上に、窒化チタンTiNを例えば5~10nmの厚さに堆積させて、下部電極膜21を形成する。下部電極膜21は、ワード線WLを形成するタングステンとシリコンダイオード膜22を形成するシリコンとの反応を抑制するバリア膜である。なお、下部電極膜21は、例えば、窒化タンタルTaN又は窒化タングステンWNによって形成してもよい。次に、下部電極膜21上にアモルファスシリコンを堆積させる。このとき、アモルファスシリコンを堆積させながら各不純物を導入して、n形層22n、n-形層22i及びp形層22pを連続的に形成する。すなわち、アモルファスシリコンを堆積させながらシリコンに対してドナーとなる不純物、例えば、リンPを導入することによりn形層22nを形成し、不純物を導入せずにアモルファスシリコンを堆積させることによりn-形層22iを形成し、アモルファスシリコンを堆積させながらシリコンに対してアクセプタとなる不純物、例えば、ボロンBを導入することによりp形層を形成する。これにより、pin形のシリコンダイオード膜22が形成される。一例では、n形層22nの膜厚は2~15nmとし、リン濃度は1×1020~1×1021cm-3とし、n-形層22iの膜厚は50~120nmとし、p形層22pの膜厚は2~15nmとし、ボロン濃度は1×1020~2×1021cm-3とする。次に、図4に示すように、シリコンダイオード膜22上にメタル層31を形成する。メタル層31は、シリコンダイオード22との間でシリサイドを形成し、オーミックコンタクトを実現するために形成する。メタル層31の材料は、酸化物形成時のギブスGibbsの自由エネルギーの低下量の絶対値又は酸化物形成時の生成熱がシリコンよりも大きい金属であることが好ましい。これにより、シリコンダイオード22の上面に形成された自然酸化膜を還元することができる。また、メタル層31の材料は、形成されたシリサイド膜がその後の熱処理によって凝集しない程度に融点が高い金属とすることが好ましい。メタル層31の材料は、例えば、チタンTi、タンタルTa、ニオブNb、ハフニウムHf、ジルコニウムZr若しくはクロムCr又はこれらの金属とタングステンWとの合金とすることが好ましく、例えば、チタンTiとすることが好ましい。メタル層31の厚さは、例えば0.5~5nmとする。次に、メタル層31上にバリアメタル24を形成する。バリアメタル24は、拡散防止性及びその後に形成される可変抵抗膜25図2参照のスイッチング性能の観点から、チタン窒化物TiNにより形成することが好ましい。バリアメタル24の厚さは、例えば、10nmとする。次に、図5に示すように、熱処理シリサイドアニールを施す。例えば、この熱処理の温度は500~700°Cとする。これにより、シリコンダイオード22中のシリコンがメタル層31図4参照中に拡散し、メタル層31を形成するチタンと反応して、チタンシリサイドTiSi2からなる中間電極膜23が形成される。このとき、チタン窒化物TiNからなるバリアメタル24は、ほぼそのまま残留する。次に、図6に示すように、バリアメタル24上に、例えば金属酸化物からなる抵抗変化膜25を形成する。次に、例えばチタン窒化物TiNからなるバリアメタル26を形成する。次に、例えばタングステンからなる上部電極膜27を形成する。上部電極膜27の膜厚は、例えば50~150nmとする。次に、図7に示すように、TEOStetraethylorthosilicateを原料とするシリコン酸化膜及びシリコン窒化膜を成膜してパターン形成用のマスク材を形成し、このマスク材をリソグラフィ法によりパターニングして、マスクパターン図示せずを形成する。次に、このマスクパターンをマスクとしてRIEreactiveionetching:反応性イオンエッチングを施し、上部電極膜27、バリアメタル26、抵抗変化膜25、バリアメタル24、中間電極膜23、シリコンダイオード膜22のp形層22pを選択的に除去して、ワード線方向及びビット線方向の双方に沿って分断する。このとき、シリコンダイオード膜22のn-形層22i及びn形層22n、並びに下部電極膜21は分断しない。これにより、ピラー16a図2参照の上部が形成される。次に、図8に示すように、全面に、負の固定電荷を含有した固定電荷膜18aを形成する。固定電荷膜18aは、例えば、アルミナAl2O3又はハフニウム酸化物HfO2等の負の固定電荷を持つ絶縁材料によって形成する。固定電荷膜18aの形成方法は特に限定されず、例えば、CVDchemicalvapordeposition:化学気相成長法、PVDphysicalvapordeposition:物理気相成長法、ALDatomiclayerdeposition:原子層堆積法又はPeALDplasmaenhancedatomiclayerdeposition:プラズマ原子層堆積法法とすることができる。このとき、固定電荷膜18aの材料、膜厚及び膜質を制御することにより、固定電荷膜18aに含まれる固定電荷の量を調整することができる。次に、図9に示すように、RIEを行い、n-形層22i上に堆積された固定電荷膜18a、n-形層22i、n形層22n及び下部電極膜21を選択的に除去して、ワード線方向及びビット線方向の双方に沿って分断する。これにより、各ワード線WL上に複数本のピラー16aが形成される。このとき、ピラー16aの上部の側面上には、固定電荷膜18aが残留する。また、ピラー16aの上部と下部との境界には、固定電荷膜18aの膜厚に相当する段差が形成される。次に、図10に示すように、例えばCVD法又はALD法により、単層のシリコン窒化膜、又はシリコン窒化層とシリコン酸化層との積層膜を堆積させて、ピラー16aの上面上及び側面上、並びに、層間絶縁膜12の露出面上に、ピラー保護膜19を形成する。次に、層間絶縁膜12を堆積させて、ピラー保護膜19及び固定電荷膜18aと共に、ピラー16aを埋め込む。なお、ピラー保護膜19は、層間絶縁膜12からピラー16を保護するために形成するものである。すなわち、層間絶縁膜12が吸湿性を持つ場合には、ピラー16を形成した後の熱処理において層間絶縁膜12が酸化剤として作用し、シリコンダイオード膜22及び抵抗変化膜25にダメージを与え、メモリセルの特性を劣化させる可能性があるが、ピラー保護膜19を設けることにより、このような可能性を排除することができる。但し、この可能性が小さい場合には、ピラー保護膜19は省略可能である。次に、図2に示すように、層間絶縁膜12の上面に対して、上部電極膜27をストッパとするCMPchemicalmechanicalpolishing:化学的機械研磨処理を施す。これにより、ピラー16a上から層間絶縁膜12及びピラー保護膜19が除去されて、層間絶縁膜12の上面が平坦化される。また、層間絶縁膜12の上面において、上部電極膜27が露出する。次に、層間絶縁膜12上に更に層間絶縁膜12を形成し、ダマシン法によりビット線BLを形成する。ビット線BLは、例えば、タングステンにより形成する。これらの複数本のビット線BLにより、ビット線配線層15が形成される。各ビット線BLは、ビット線方向に配列された複数本のピラー16aの上面に接続される。これにより、各ピラー16aは、ワード線WLとビット線BLとの間に形成され、且つ、ワード線WL及びビット線BLに接続される。次に、ビット線BL上にピラー16bを形成する。ピラー16bの形成方法はピラー16aの形成方法と同様であるが、シリコンダイオード22におけるn形層22n、n-形層22i、p形層22pの積層順序を逆にする点、及び、ピラー16bの上部の側面上に正の固定電荷を含有する固定電荷膜18bを形成する点が異なっている。すなわち、シリコンダイオード膜22を形成する際には、p形層22p、n-形層22i、n形層22nの順に堆積させる。また、ピラー16bの上部を加工する際には、RIEによって、上部電極膜27、バリアメタル26、抵抗変化膜25、バリアメタル24、中間電極膜23、シリコンダイオード膜22のn形層22nを選択的に除去し、シリコンダイオード膜22のn-形層22i及びp形層22p、並びに下部電極膜21は分断しない。そして、ピラー16bの上部を加工した後、正の固定電荷を含有した固定電荷膜18bを堆積させる。固定電荷膜18bは、例えば、シリコン窒化物Si3O4等の正の固定電荷を持つ絶縁材料によって形成する。固定電荷膜18bの形成方法は特に限定されず、例えば、CVD法、PVD法、ALD法又はPeALD法とすることができる。また、固定電荷膜18bの材料、膜厚及び膜質を制御することにより、固定電荷膜18bに含まれる固定電荷の量を調整することができる。このようにして、ピラー16bが形成され、ピラー16bの上部の側面上には、正の固定電荷が含有された固定電荷膜18bが形成される。次に、ピラー16b間に層間絶縁膜12を埋め込み、上面を平坦化して、ピラー16bの上面を露出させる。以後、同様な方法により、ワード線配線層14、ピラー16a及び固定電荷膜18a、ビット線配線層15、ピラー16b及び固定電荷膜18bを繰り返し形成する。その後、シリコンダイオード膜22を結晶化させるために、温度が例えば700~900°C程度、時間が例えば3~80秒間程度の活性化アニールを行う。これにより、本実施形態に係る不揮発性記憶装置1が製造される。次に、本実施形態の作用効果について説明する。図11は、横軸に電圧をとり、縦軸に電流をとって、ReRAMに設けたダイオードのI-V特性を模式的に例示するグラフ図であり、図12は、横軸に位置をとり、縦軸に電子のポテンシャルエネルギーをとって、pin形ダイオードのポテンシャル分布を例示するグラフ図であり、図13a~cは、pin形ダイオードのバンド図であり、aは固定電荷を設けない場合を示し、bはアノード側に負の固定電荷を設けた場合を示し、cはカソード側に正の固定電荷を設けた場合を示し、図14a及びbは、横軸に位置をとり、縦軸にポテンシャルエネルギーをとって、pin形ダイオードのポテンシャル分布のシミュレーション結果を示すグラフ図であり、a固定電荷を設けない場合を示し、bはn形層とi形層との界面に正の固定電荷を設けた場合を示し、図15aはピラーを例示する断面図であり、bはaに示すピラーを想定してI-V特性をシミュレートした結果を示すグラフ図である。本実施形態に係る不揮発性記憶装置1においては、各ピラー16に設けられたシリコンダイオード膜22を、選択したピラー16のみに電流を流す選択素子として使用する。このとき、不揮発性記憶装置1に要求される耐圧を低減するために、セット電圧とリセット電圧とを相互に逆極性として、シリコンダイオード膜22をバイポーラ駆動する。この場合、セット動作においては、シリコンダイオード膜22の逆方向領域を使用する。すなわち、図11に示すように、セット動作を実行しようとする抵抗変化膜25が属するピラー16を選択し、このピラー16に逆方向のセット電圧を印加する。これにより、このピラー16に所定のセット電流が流れ、抵抗変化膜25の抵抗状態が、高抵抗状態から低抵抗状態に切り替わる。一方、セット動作を行いたくない抵抗変化膜25が属するピラー16は非選択とするが、この非選択のピラー16にも逆方向のオフセット電圧が不可避的に印加される。オフセット電圧の絶対値はセット電圧の絶対値よりも小さいが、ダイオードの特性によって、ピラー16にはある程度の電流が流れてしまう。この電流はリーク電流となる。セット動作を実行するためには、抵抗変化膜25に所定のセット電流を流す必要がある。セット電流の大きさは抵抗変化膜25の特性によって決定される。また、抵抗変化膜25にセット電流を流すためには、この抵抗変化膜25が属するピラー16に所定のセット電圧を印加する必要がある。セット電圧の大きさは、主としてシリコンダイオード膜22の逆方向特性によって決定される。そして、主として駆動回路の制約により、セット電圧はできるだけ低い方が好ましい。一方、不揮発性記憶装置1全体の消費電力を低減するために、リーク電流もできるだけ少ない方が好ましい。従って、シリコンダイオード膜22には、所定のセット電流を流すためのセット電圧が可及的に低く、且つ、リーク電流が小さい特性が要求される。なお、シリコンダイオード膜22を薄くすれば、空乏層が薄くなり、図11に破線で示すように、任意の電圧を印加したときに流れる電流が増加する。このため、セット電圧を低減することができるが、同時にリーク電流が増加してしまう。例えば、シリコンダイオード膜22の厚さを85nmから60nm程度まで薄くすれば、セット電圧は1.5V程度低下するが、リーク電流は10倍程度に増加してしまう。リーク電流が増加すると、消費電力の制約から、不揮発性記憶装置に形成可能なピラー16の数が減少し、メモリセルの集積度が低下してしまう。このため、単純にシリコンダイオード膜22を薄くすることは困難である。そこで、本実施形態においては、シリコンダイオード膜22の近傍に固定電荷を含む固定電荷膜18a又は18b以下、総称して固定電荷膜18ともいうを設けることにより、セット電圧とリーク電流とのバランスを向上させている。図12に示すように、固定電荷を設けない場合には、pin形ダイオードにおけるポテンシャルエネルギーは、キャリア濃度が高いp形層及びn形層においてはほぼ一定となり、キャリア濃度が低いn-形層又はi形層においては、p形層とn形層との間で直線的に変化する。これに対して、アノード側、すなわち、p形層の近傍に負の固定電荷、例えば電子を配置すると、n-形層のポテンシャルエネルギーが全体的に引き下げられて、ポテンシャルエネルギーを表す線が低エネルギー側に凸となるように湾曲する。また、カソード側、すなわち、n形層の近傍に正の固定電荷、例えば正孔を配置すると、n-形層のポテンシャルエネルギーが全体的に引き上げられて、ポテンシャルエネルギーを表す線が高エネルギー側に凸となるように湾曲する。これをバンド図で表すと、図13a~cに示すようになる。すなわち、図13aに示すような固定電荷を設けない状態を基準として、bに示すように、p形層の近傍に負の固定電荷を配置すると、電子にとってのポテンシャルエネルギーは増加するため、バンド図は上に凸に湾曲する。これにより、n-形層におけるp形層付近の電界強度が高くなり、キャリアが移動しやすくなる。一方、cに示すように、n形層の近傍に正の固定電荷を配置すると、電子にとってのポテンシャルエネルギーは低下するため、バンド図は下に凸に湾曲する。これにより、n-形層におけるn形層付近の電界強度が高くなり、キャリアが移動しやすくなる。また、図14aに示すように、pin形ダイオード内におけるポテンシャルエネルギーの分布は、アノード電圧を印加することによっても変化する。そして、本発明者等の検討によれば、図14a及びbに示すように、固定電荷によるポテンシャルエネルギー分布の変化もアノード電圧に依存する。このとき、アノード電圧によって、固定電荷によるポテンシャルエネルギー分布の変化の態様が異なる。図14a及びbに示すポテンシャルエネルギー分布において、分布曲線が傾斜している部分は、空乏層が形成されている部分である。図14a及びbに示すシミュレーションは、n形層とi形層との界面に正の固定電荷を配置した場合を想定している。アノード電圧が3Vのときは、固定電荷を配置しても空乏層の端部はほとんど移動しない。これに対して、アノード電圧が7Vのときは、固定電荷を配置すると空乏層が短くなり、空乏層のn形層側の端部の位置がi形層側に大きく移動する。これにより、pin形ダイオードのI-V特性が以下のように変化する。図15a及びbは、他のシミュレーション結果である。このシミュレーションにおいては、図15aに示すように、ピラー16におけるシリコンダイオード膜22の部分の形状が下端が上端よりも太い円錐台形であり、そのテーパー角度が10度である場合を想定した。また、図15aの右側に示すように、n-形層22iにおけるp形層22p側の部分に負の固定電荷を持つ固定電荷膜18aを設けた場合と、図15aの左側に示すように、固定電荷膜18aを設けない場合とを想定して、I-V特性のシミュレーションを行った。この結果、図15bに示すように、固定電荷膜18aを設けた場合は、固定電荷膜18aを設けない場合と比較して、ブレークダウンが発生する電圧が低下し、特に電圧の絶対値が大きい領域において電流が増加した。これにより、シリコンダイオード膜22に所定のセット電流を流すためのセット電圧を低減することができる。例えば、1つのメモリセル当たりのセット電流を1×10-6Aアンペアとすると、固定電荷膜18aを設けることにより、セット電圧の絶対値を約7.5Vボルトから6.9Vに低減することができた。一方、非選択ピラーに印加される電圧の絶対値を3Vとした場合、固定電荷膜18aを設けても、リーク電流はほとんど変化しない。このように、本実施形態によれば、固定電荷膜18aを設けることにより、リーク電流の増加を抑えつつ、セット電圧を低減することができる。なお、仮に、シリコンダイオード膜22の側面上の全面に固定電荷膜18aを設けると、アノード電圧が3Vであるときの空乏層が短くなり、リーク電流が増加してしまう。また、本実施形態によれば、固定電荷膜18の材料、膜厚及び膜質を制御することにより、固定電荷膜18に含まれる固定電荷の量を調整することができる。これにより、シリコンダイオード膜22のI-V特性を調整し、セット電圧を制御することが可能となる。更に、本実施形態によれば、図7に示す工程において、ピラー16aの上部を加工し、図8に示す工程において、ピラー16aの上部の側面上に負の固定電荷を含む固定電荷膜18aを形成し、図9に示す工程において、ピラー16aの下部も加工している。これにより、負の固定電荷を持つ固定電荷膜18aは、シリコンダイオード膜22の上層部分であるp形層22pの近傍のみに配置され、シリコンダイオード膜22の下層部分であるn形層22nの近傍には配置されない。同様に、ピラー16bについては、正の固定電荷を持つ固定電荷膜18bは、シリコンダイオード膜22の上層部分であるn形層22nの近傍のみに配置され、シリコンダイオード膜22の下層部分であるp形層22pの近傍には配置されない。このようにして、固定電荷をシリコンダイオード膜22のアノード側又はカソード側に選択的に配置することができる。次に、第2の実施形態について説明する。図16は、本実施形態に係る不揮発性記憶装置を例示する断面図である。図16に示すように、本実施形態に係る不揮発性記憶装置2においては、ピラー16の上部と下部との間に段差が形成されていない。また、固定電荷膜18はピラー16の上部にのみ被着しているが、その厚さはピラー16の上端に向かうほど厚くなっている。また、不揮発性記憶装置2においては、ピラー保護膜19図2参照が設けられていない。本実施形態における上記以外の構成は、前述の第1の実施形態と同様である。次に、本実施形態に係る不揮発性記憶装置の製造方法について説明する。図17~図19は、本実施形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。先ず、前述の図1、図3~図6に示す工程を実施する。これにより、ワード線配線層14上に、下部電極膜21、シリコンダイオード膜22、中間電極膜23、バリアメタル24、抵抗変化膜25、バリアメタル26及び上部電極膜27をこの順に堆積させる。ここまでの工程は、前述の第1の実施形態と同様である。次に、図17に示すように、マスクパターン図示せずをマスクとしてRIEを施し、上部電極膜27、バリアメタル26、抵抗変化膜25、バリアメタル24、中間電極膜23、シリコンダイオード膜22及び下部電極膜21を選択的に除去して、ワード線方向及びビット線方向の双方に沿って分断する。これにより、ピラー16aが形成される。次に、図18に示すように、負の固定電荷を含有した固定電荷膜18aを堆積させる。この堆積は被覆率が低い方法、例えば、PVD法又はCVD法によって行い、ピラー16aの上部、すなわち、シリコンダイオード膜22のn-形層22iの上部よりも上方の部分の側面に被着させる。一方、ピラー16aの下部、すなわち、n-形層22iの下部よりも下方の部分の側面には、固定電荷膜18aを被着させない。次に、図19に示すように、ピラー16a及び固定電荷膜18aを層間絶縁膜12によって埋め込み、層間絶縁膜12の上面を平坦化する。次に、図16に示すように、複数本のビット線BLを形成して、ビット線配線層15を形成する。次に、ピラー16aと同様な方法により、ピラー16bを形成する。但し、前述の第1の実施形態と同様に、ピラー16bのシリコンダイオード膜22を形成する際には、p形層22p、n-形層22i、n形層22nの順に堆積させる。次に、被覆率が低い方法により、正の固定電荷を含有した固定電荷膜18bを堆積させる。これにより、ピラー16bの上部の側面に、固定電荷膜18bを被着させる。次に、層間絶縁膜12によってピラー16bを埋め込み、層間絶縁膜12の上面を平坦化する。以後、同様に、ワード線配線層14、ピラー16a及び固定電荷膜18a、ビット線配線層15、ピラー16b及び固定電荷膜18bを繰り返し形成する。その後、活性化アニールを行ってシリコンダイオード膜22を結晶化させる。これにより、本実施形態に係る不揮発性記憶装置2が製造される。本実施形態における上記以外の製造方法は、前述の第1の実施形態と同様である。また、本実施形態における作用効果は、前述の第1の実施形態と同様である。次に、第3の実施形態について説明する。図20は、本実施形態に係る不揮発性記憶装置を例示する断面図である。図20に示すように、本実施形態に係る不揮発性記憶装置3においては、前述の第2の実施形態に係る不揮発性記憶装置2図16参照の構成に加えて、ピラー保護膜19が設けられている。このピラー保護膜19は、図18に示す工程の後、例えばCVD法又はALD法によって、単層のシリコン窒化膜、又はシリコン窒化層とシリコン酸化層との積層膜を全面に堆積させることにより、形成することができる。ピラー保護膜19を設けることにより、前述の第2の実施形態と同様に、抵抗変化膜25のセット電圧を低減することができると共に、層間絶縁膜12の形成後のアニールに起因するシリコンダイオード膜22及び抵抗変化膜25へのダメージを抑制することができる。その結果、安定したメモリセルの特性を得ることが可能となる。本実施形態における上記以外の構成、製造方法及び作用効果は、前述の第2の実施形態と同様である。以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。例えば、前述の各実施形態においては、シリコンダイオード膜22を成膜する際に、各不純物を含有したアモルファスシリコン層をシーケンシャルに堆積させる例を示したが、本発明はこれに限定されず、例えば、イオン注入によって不純物を導入してもよい。例えば、1層目のポリシリコン層を堆積させた後、リンP又はヒ素Asをイオン注入してn形層22nを形成し、次に、2層目のポリシリコン層を堆積させてn-形層22iを形成し、次に、3層目のポリシリコン層を堆積させた後、ボロンBをイオン注入してp形層22pを形成してもよい。また、n-形層22iにゲルマニウムGeをイオン注入してもよい。更に、3層目のp形層22p又はn形層22nを形成した後、不純物を導入していないシリコン層を形成してもよい。更にまた、p形層22pとn形層22nとの間には、n-形層22iの替わりに、真性半導体層i形層又はp-形層を設けてもよい。以上説明した実施形態によれば、駆動電圧が低く、消費電力が少ない不揮発性記憶装置を実現することができる。