受信したデータを同期化する同期化回路において、前記同期化回路と接続された他装置から受信したデータを前記同期化回路の内部クロックの位相で受付けた場合、前記データを安定に捉えられるか否かを判定する判定回路と、前記判定回路によって前記データを内部クロックの位相で安定に捉えられると判定された場合、前記データと前記内部クロックとを受付け、前記データを前記内部クロックの位相で捉えて同期化する第1のFF回路と、前記判定回路によって前記データを内部クロックの位相で安定に捉えられないと判定された場合、前記データと位相が反転された前記内部クロックとを受付け、前記データを位相が反転された前記内部クロックの位相で捉えて同期化する第2のFF回路と、を有することを特徴とする同期化回路。前記第2のFF回路は、前記位相が反転された内部クロックの位相で捉えて同期化したデータを前記第1のFF回路に出力し、前記第1のFF回路は、前記第2のFF回路から同期化されたデータを受付けた場合、前記第2のFF回路から受付けたデータを前記内部クロックの位相で捉えて同期化し、出力することを特徴とする請求項1に記載の同期化回路。前記データを前記内部クロックの位相で安定に捉えられるか否かを示す情報を前記判定回路から受付け、前記他装置からのデータまたは前記第2のFF回路により同期化されたデータのいずれかを前記情報に基づいて選択して前記第1のFF回路に出力する選択回路を更に有することを特徴とする請求項1または2に記載の同期化回路。前記判定回路は、前記内部クロックの位相を基準に、位相差が等しい少なくとも4つのあるいは4つ以上の位相の異なるクロックを生成し、前記生成したクロックそれぞれを前記データとともにそれぞれのクロックごとに設けられたシフトレジスタに入力し、前記シフトレジスタの出力結果に基づいて、前記データを内部クロックの位相で安定に捉えられるか否かを判定することを特徴とする請求項1~3のいずれか一つに記載の同期化回路。前記判定回路は、前記各シフトレジスタにおいて、隣接するシフトレジスタの各段の出力結果の排他的論理和を算出し、算出した排他的論理和のすべての値の論理積を算出し、算出した論理積が0となる場合に、前記シフトレジスタが対応するクロックの位相で安定にデータを捉えられないと判定することを特徴とする請求項4に記載の同期化回路。前記判定回路は、前記生成したクロックと、前記クロックと位相差が最小となる他のクロックとのシフトレジスタの出力結果の排他的論理和を算出し、算出した排他的論理和が1となる場合に、前記クロックの位相で安定にデータを捉えられないと判定することを特徴とする請求項4に記載の同期化回路。同期化回路が、自装置と接続された他装置から受信したデータを、自装置の内部クロックの位相で安定に捉えられるか否かを判定し、前記データを内部クロックの位相で安定に捉えられると判定した場合、前記データを前記内部クロックの位相で捉えて同期化し、前記データを内部クロックの位相で安定に捉えられないと判定した場合、前記データを位相が反転された前記内部クロックの位相で捉えて同期化する、処理を実行することを特徴とする同期化方法。しかしながら、上述した従来の技術では、短時間に受信側クロックで位相を同期化することができないという課題がある。具体的には、従来の技術では、送信側のLSIから受信側のLSIにデータを転送する毎にクロックを同期化することになる。そして、クロックの同期化には、同期化回路が有するFFの数だけ時間を要する。この結果、受信側のLSIではレイテンシが低下する。また、FFをシリアルに多段設ける同期化回路は、トグルするデータの受信には向いていない。また、TDMA方式では、受信側の内部クロックに同期化するものではなく、受信したデータを安定したタイミングで捉えられるクロックを選択するものである。このため、受信側クロックで同期化できるものではない。1つの側面では、短時間に受信側クロックで位相を同期化することができる同期化回路及び同期化方法を提供することを目的とする。第1の案では、受信したデータを同期化する同期化回路である。同期化回路は、同期化回路と接続された他装置から受信したデータを同期化回路の内部クロックの位相で受付けた場合、データを安定に捉えられるか否かを判定する。また、同期化回路は、データを内部クロックの位相で安定に捉えられると判定した場合、データと内部クロックとを受付け、データを内部クロックの位相で捉えて同期化する。そして、同期化回路は、データを内部クロックの位相で安定に捉えられないと判定した場合、データと位相が反転された内部クロックとを受付け、データを位相が反転された内部クロックの位相で捉えて同期化する。短時間に受信側クロックで位相を同期化することができる。以下に、本願の開示する同期化回路及び同期化方法の実施例を図面に基づいて詳細に説明する。なお、この実施例によりこの発明が限定されるものではない。そして、各実施例は、処理内容を矛盾させない範囲で適宜組み合わせることが可能である。実施例1では、図1から図21を用いて、同期化回路を含んだ受信側LSILargeScaleIntegrationの構成例、同期化回路の構成、同期化回路におけるデータの流れ、位相差判定回路の構成、処理の処理手順、効果などについて説明する。[同期化回路を含んだ受信側LSIの構成例]図1は、同期化回路を含んだ受信側LSIの構成例を示す図である。図1に示すように、同期化回路を含んだ受信側LSI1は、同期化回路10と、RAMRandomAccessMemory2と、組み合わせ順序回路3とを有する。また、受信側LSI1は、送信側LSI50とバスで接続されており、データや制御信号を送信側LSI50から受信する。例えば、受信側LSI1が送信側LSI50から受信するデータは、トグルするデータを含む。受信側LSI1では、同期化回路10が送信側LSI50から受信したデータを自身の内部クロックの位相に1τ程度で同期化する。そして、同期化回路10は、同期化したデータをRAM2や組み合わせ順序回路3に出力する。なお、以下では、クロックをCLKClockとして適宜記載する。[同期化回路の構成]次に、図2を用いて、図1に示した同期化回路10の構成を説明する。図2は、同期化回路の構成を示すブロック図である。図2に示すように、同期化回路10は、第1のFFFlipFlop11と第2のFF12とインバータ13とマルチプレクサ14と位相差判定回路15とを有する。第1のFF11は、マルチプレクサ14によって出力されたデータと内部CLKとを受付け、内部CLKの立ち上がりでデータを捉える。第2のFF12は、送信側LSI50によって送信されたデータとインバータ13によって位相を反転された内部CLKとを受付け、内部CLKの立ち上がりと180度ずれたタイミングでデータを捉える。インバータ13は、内部CLKを受付け、受付けた内部CLKの位相を反転させて第2のFF12に出力する。マルチプレクサ14は、AND回路14aとAND回路14bとOR回路14cとを有し、送信側LSI50によって送信されたデータ、または第2のFF12によって出力されたデータを受付け、受付けたデータを第1のFF11に出力する。AND回路14aは、送信側LSI50によって送信されたデータと、位相差判定回路15による選択とを受付け、受付けたデータをOR回路14cに出力する。AND回路14bは、第2のFF12によって出力されたデータと、位相差判定回路15による選択とを受付け、受付けたデータをOR回路14cに出力する。OR回路14cは、AND回路14aまたはAND回路14bによって出力されたデータを受付け、受付けたデータを第1のFF11に出力する。位相差判定回路15は、送信側LSI50によって送信されたデータと内部CLKとを受付け、受付けたデータと内部CLKとの位相差に基づいて、データを安定に捉える1段目のFFを第1のFF11または第2のFF12から選択する。例えば、位相差判定回路15は、送信側LSI50によって送信されたデータの変化点と内部CLKの立ち上がりとが近いか否かを判定してデータを安定に捉える1段目のFFを第1のFF11または第2のFF12から選択する。ここで、データの変化点とは、データの値が0から1または1から0に変化するタイミングを示す。位相差判定回路15は、送信側LSI50によって送信されたデータの変化点と内部CLKの立ち上がりとが近いと判定した場合、内部CLKでは安定にデータを捉えられないと判定する。そして、位相差判定回路15は、内部CLKの位相を反転させてデータを捉えるため、第2のFF12を1段目に選択する。一方、位相差判定回路15は、送信側LSI50によって送信されたデータの変化点と内部CLKの立ち上がりとが近くないと判定した場合、内部CLKで安定にデータを捉えられると判定する。そして、位相差判定回路15は、内部CLKでデータを捉えるため、第1のFF11を1段目に選択する。このように、位相差判定回路15が、内部CLKの位相でデータを安定に捉えられるか否かを判定しデータの受信に適した1段目のFFを予め選択する。この結果、同期化回路10は、データを受信した場合、内部CLKの位相に短時間で同期化できる。[同期化回路におけるデータの流れ]次に、図3から図6を用いて、位相差判定回路15による判定結果に応じた、同期化回路におけるデータの流れを説明する。図3は位相差判定回路によって内部CLKでデータを捉えると判定された場合のタイムチャートの一例を示す図である。図3に示すように、受信データの変化点と位相を反転させた内部CLKの立ち上がりが近いので、第2のFF12がデータを捉えた場合、不安定なデータを出力する。一方、受信データの変化点と内部CLKの立ち上がりが遠いので、第1のFF11がデータを捉えた場合、安定なデータを出力する。図4は、位相差判定回路によって内部CLKでデータを捉えると判定された場合のデータの流れを示す図である。図4に示す同期化回路10において、位相差判定回路15は、内部CLKでデータを捉えると判定した場合、AND回路14aを選択する。そして、AND回路14aは、送信側LSI50によって送信されたデータを受付け、OR回路14cに出力する。OR回路14cは、受付けたデータを第1のFF11に出力する。第1のFF11は、OR回路14cによって出力されたデータと内部CLKとを受付け、内部CLKでデータを捉えて同期化し、同期化したデータを組み合わせ順序回路3などに出力する。図5は、位相差判定回路によって位相を反転させた内部CLKでデータを捉えると判定された場合のタイムチャートの一例を示す図である。図5に示すように、受信データの変化点と内部CLKの立ち上がりが近い。このため、第1のFF11がデータを捉えた場合、図示しない不安定なデータを出力する。一方、受信データの変化点と位相を反転させた内部CLKの立ち上がりが遠いので、第2のFF12がデータを捉えた場合、図5に示すように、安定なデータを出力する。また、第2のFF12で捉えたデータは、内部CLKの位相に対して反転しているので、図5に示すように、第1のFF11によって内部CLKの位相に捉え直される。また、図6は、位相差判定回路によって位相を反転させた内部CLKでデータを捉えると判定された場合のデータの流れを示す図である。図6に示す同期化回路10において、位相差判定回路15は、位相を反転させた内部CLKでデータを捉えると判定した場合、AND回路14bを選択する。また、第2のFF12は、送信側LSI50によって送信されたデータと位相を反転させた内部CLKとを受付け、位相を反転させた内部CLKでデータを捉えて、AND回路14bに出力する。そして、AND回路14bは、第2のFF12によって出力されたデータを受付け、OR回路14cに出力する。OR回路14cは、受付けたデータを第1のFF11に出力する。第1のFF11は、OR回路14cによって出力されたデータと内部CLKとを受付け、内部CLKでデータを捉えて同期化し、同期化したデータを組み合わせ順序回路3などに出力する。[位相差判定回路の構成]次に、図7を用いて、図2に示した位相差判定回路15を説明する。図7は、位相差判定回路の構成を示すブロック図である。図7に示すように、位相差判定回路15は、CLK生成回路16とシフトレジスタ17~20と、判定回路30とを有する。CLK生成回路16は、DLLdelaylockedloopやDELAY素子などによって、内部CLKを基準として位相を少しずつずらしたCLKを生成する。例えば、CLK生成回路16は、内部CLKを基準とした場合、内部CLKから0度ずれたCLK、内部CLKから90度ずれたCLK、内部CLKから180度ずれたCLK、内部CLKから270度ずれたCLKの4つのCLKを生成する。なお、以降の説明では、内部CLKから0度ずれたCLKを0度のCLKと記し、内部CLKから90度ずれたCLKを90度のCLKと記す。また、内部CLKから180度ずれたCLKを180度のCLKと記し、内部CLKから270度ずれたCLKを270度のCLKと記す。図8を用いて、CLK生成回路16が生成するCLKを説明する。図8は、CLK生成回路が生成するCLKのタイムチャートの一例を示す図である。図8に示すように、CLK生成回路16が生成する0度のCLKは、内部CLKと同じ位相で立ち上がる。CLK生成回路16が生成する90度のCLKは、内部CLKより90度ずれたタイミングで立ち上がる。また、CLK生成回路16が生成する180度のCLKは、内部のCLKを反転させたCLKであり、内部CLKより180度ずれたタイミングで立ち上がる。CLK生成回路16が生成する270度のCLKは、内部CLKより270度ずれたタイミングで立ち上がる。図7に戻り、CLK生成回路16は、生成した各位相のCLKをシフトレジスタ17~20に出力する。例えば、CLK生成回路16は、0度のCLKをシフトレジスタ17に出力し、90度のCLKをシフトレジスタ18に出力し、180度のCLKをシフトレジスタ19に出力し、270度のCLKをシフトレジスタ20に出力する。なお、CLK生成回路16が生成するCLKは4種以上であればよく、生成するCLKの数は任意に設定可能である。シフトレジスタ17~20は、データと各位相のCLKを受付け、受付けたCLKでデータを捉えて、各位相でデータを捉えた結果を判定回路30に出力する。ここで、位相差判定回路15が有するシフトレジスタの数は、CLK生成回路16によって生成されるCLKの数に対応する。図9を用いて、シフトレジスタ17~20が受付けるデータ及び各位相のCLKについて説明する。図9は、シフトレジスタが受付けるデータ及び各位相のCLKの一例を示す図である。図9に示すように、送信側LSI50によって送信されたデータは、値が1と0とを交互に繰り返す、トグルするデータである。そして、各シフトレジスタは、CLK生成回路16から受け付けた各位相でこのトグルするデータを捉える。例えば、シフトレジスタ17は、0度のCLKの立ち上がりでデータを捉え、シフトレジスタ18は、90度のCLKの立ち上がりでデータを捉える。また、シフトレジスタ19は、180度のCLKの立ち上がりでデータを捉え、シフトレジスタ20は、270度のCLKの立ち上がりでデータを捕らえる。次に、図10を用いて、シフトレジスタ17~20の構成を説明する。図10は、各シフトレジスタの構成例を示す図である。図10に示すように、シフトレジスタ17は、FF17a~17fの6段のFF回路を有している。シフトレジスタ17における1段目のFF回路であるFF17aは、CLK生成回路16から0度のCLKと受信したデータとを受付ける。そして、FF17aは、0度のCLKで受信したデータを捉えて、2段目のFF回路であるFF17bと判定回路30とに捉えたデータa1を出力する。また、FF17bは、CLK生成回路16から0度のCLKとFF17aによって出力されたデータとを受付ける。そして、FF17bは、0度のCLKでFF17aによって出力されたデータを捉えて、3段目のFF回路であるFF17cと判定回路30とに捉えたデータb1を出力する。FF17cは、CLK生成回路16から0度のCLKとFF17bによって出力されたデータとを受付ける。そして、FF17cは、0度のCLKでFF17bによって出力されたデータを捉えて、4段目のFF回路であるFF17dと判定回路30とに捉えたデータc1を出力する。FF17dは、CLK生成回路16から0度のCLKとFF17cによって出力されたデータとを受付ける。そして、FF17dは、0度のCLKでFF17cによって出力されたデータを捉えて、5段目のFF回路であるFF17eと判定回路30とに捉えたデータd1を出力する。FF17eは、CLK生成回路16から0度のCLKとFF17dによって出力されたデータとを受付ける。そして、FF17eは、0度のCLKでFF17dによって出力されたデータを捉えて、6段目のFF回路であるFF17fと判定回路30とに捉えたデータe1を出力する。FF17fは、CLK生成回路16から0度のCLKとFF17eによって出力されたデータとを受付ける。そして、FF17fは、0度のCLKでFF17eによって出力されたデータを捉えて、判定回路30に捉えたデータf1を出力する。また、シフトレジスタ18~20の構成についてもシフトレジスタ17の構成と同様であるので、説明を省略する。なお、各シフトレジスタが有するFFの数はこれに限定されるものではなく、6段以上であれば任意に変更可能である。図11及び図12を用いて、シフトレジスタ17~20による出力例を説明する。図11は、受信したデータの変化点が生成したCLKの立ち上がりと近い場合のタイムチャートの一例を示す図である。図11に示すように、送信側LSI50から受信したデータの変化点P1と0度のCLKの立ち上がりとは離れている。このため、0度のCLKを受付けるシフトレジスタ17は、安定にデータを捉え、トグルするデータを出力する。例えば、0度のCLKを受付けるシフトレジスタ17の1段目のFF17aは、0度のCLKで安定にデータ0を捉え、出力a1として0を出力する。また、0度のCLKを受付けるシフトレジスタ17の2段目のFF17bは、0度のCLKで安定にデータ1を捉え、出力b1として1を出力する。0度のCLKを受付けるシフトレジスタ17の以降の段では、0度のCLKで安定にデータを捉え、トグルしたデータを出力する。また、図11に示すタイムチャートの時刻T1における、0度のCLKを受付けるシフトレジスタ17における出力値は、図12中の1に示すように変化する。図12は、図11に示すタイムチャートの時刻T1における、各シフトレジスタによる出力値の一例を示す図である。図12中の1に示すように、0度のCLKを受付けるシフトレジスタ17は、0、1、0、1、0、1とトグルするデータを出力する。また、180度のCLKの立ち上がり及び270度のCLKの立ち上がりも、送信側LSI50から受信したデータの変化点P1と離れている。このため、180度のCLKを受付けるシフトレジスタ19、270度のCLKを受付けるシフトレジスタ20は、シフトレジスタ17と同様に、安定にデータを捉え、トグルするデータを出力する。一方、図11に示すように、送信側LSI50から受信したデータの変化点P1と90度のCLKの立ち上がりとが近い。このため、90度のCLKを受付けるシフトレジスタ18は、安定にデータを捉えることができない場合があるので、トグルするデータを出力できない。例えば、90度のCLKを受付けるシフトレジスタ18の1段目のFF18aは、90度のCLKで安定にデータ0を捉え、出力a2として0を出力する。また、90度のCLKを受付けるシフトレジスタの2段目のFF18bは、90度のCLKで安定にデータ1を捉え、出力b2として1を出力する。しかし、90度のCLKを受付けるシフトレジスタの3段目のFF18cは、90度のCLKで安定にデータ0を捉えることができず、出力c2として1を出力する。このような場合、図12中の2に示すように、90度のCLKを受付けるシフトレジスタ18は、1、1、1、0、1、1とトグルしないデータを出力する。図13及び図14を用いて、シフトレジスタ17~20による出力例の別例を説明する。図13は、受信したデータの変化点が生成したCLKの立ち上がりと少し近い場合のタイムチャートの一例を示す図である。図13に示すように、送信側LSI50から受信したデータの変化点P1と0度のCLKの立ち上がりとは、離れている。このため、0度のCLKを受付けるシフトレジスタ17は、安定にデータを捉え、トグルするデータを出力する。また、図13に示すタイムチャートの時刻T1における、0度のCLKを受付けるシフトレジスタ17における出力値は、図14中の1に示すように変化する。図14は、図13に示すタイムチャートの時刻T1における、各シフトレジスタによる出力値の一例を示す図である。図14中の1に示すように、0度のCLKを受付けるシフトレジスタ17は、1、0、1、0、1、0とトグルするデータを出力する。なお、270度のCLKも、送信側LSI50から受信したデータの変化点P1と離れている。このため、270度のCLKを受付けるシフトレジスタ20は、0度のCLKを受付けるシフトレジスタ17と同様に、安定にデータを捉え、トグルするデータを出力する。また、図13に示すように、送信側LSI50から受信したデータの変化点P1と90度のCLKの立ち上がり及び180度のCLKの立ち上がりとが少し近い。このため、90度のCLKを受付けるシフトレジスタ18または180度のCLKを受付けるシフトレジスタ19は、安定にデータを捉えることができない場合があるが、図13に示す例では、安定にデータを捉えており、トグルするデータを出力する。図7に戻り、判定回路30は、受信したデータの変化点を特定し、特定した変化点に対して立ち上がりが遠くなるCLKをシフトレジスタ17~20による出力結果に基づいて、選択する。図15は、データの変化点に対して立ち上がりが遠くなるCLKを説明する図である。図15に示すように、送信側LSI50によって送信されたデータの変化点をP1とする。判定回路30は、0度のCLKと180度のCLKとのうち、どちらのCLKの立ち上がりがデータの変化点P1から離れているかを判定する。図15に示す例では、0度のCLKの立ち上がりがP1と近く、180度のCLKの立ち上がりがP1から離れている。この場合、判定回路30は、180度のCLKの方が、データの変化点P1よりも離れていると判定し、180度のCLKを選択する。図16から図19を用いて、判定回路によるCLKを選択する動作を説明する。図16は、判定回路が有する、データが安定に出力されているか否かを判定する回路の一例を示す図である。図16に示すように、判定回路30は、データが安定に出力されているか否かを判定する回路として、EOR回路31a~31e、AND回路31f、EOR回路32a~32e、AND回路32fを有する。また、判定回路30は、データが安定に出力されているか否かを判定する回路として、EOR回路33a~33e、AND回路33f、EOR回路34a~34e、AND回路34fを有する。判定回路30は、図16に示すように、各シフトレジスタにおいて隣接するFFの各段からの出力結果を比較し、データが安定に出力されているか否かを判定する。ここで、データが各CLKの立ち上がりで安定に捉えられた場合、隣接するFFが出力するデータはトグルする。このことから、判定回路30は、各シフトレジスタによって算出された隣接するFFの各段からの出力結果の排他的論理和について論理積を算出することによって、データがトグルしているか否かを判定し、データが安定に出力されているか否かを判定する。例えば、EOR回路31aは、図10に示すシフトレジスタ17のFF17aとFF17bとによって出力された結果を受付けて排他的論理和を算出し、算出した結果をAND回路31fに出力する。また、EOR回路31bは、図10に示すシフトレジスタ17のFF17bとFF17cとによって出力された結果を受付けて排他的論理和を算出し、算出した結果をAND回路31fに出力する。また、EOR回路31cは、図10に示すシフトレジスタ17のFF17cとFF17dとによって出力された結果を受付けて排他的論理和を算出し、算出した結果をAND回路31fに出力する。EOR回路31dは、図10に示すシフトレジスタ17のFF17dとFF17eとによって出力された結果を受付けて排他的論理和を算出し、算出した結果をAND回路31fに出力する。また、EOR回路31eは、図10に示すシフトレジスタ17のFF17eとFF17fとによって出力された結果を受付けて排他的論理和を算出し、算出した結果をAND回路31fに出力する。そして、AND回路31fは、EOR回路31a~31eによって出力された結果を受付け、受付けた値に基づいてデータがトグルしているか否かを判定する。ここで、AND回路31fは、EOR回路31a~31eによって出力された結果のすべてが1であった場合、データが安定に出力されており、トグルしていることを示す1を出力する。図17は、各シフトレジスタによって出力された結果からデータがトグルしているか否かを判定する真理値表の一例を示す図である。図17に示すxは、0または1のいずれの値でもよいことを示す。また、図17に示す採用エッジのy=1である場合とは、0度のCLKでデータを捉えた場合を示し、採用エッジのy=2である場合とは、90度のCLKでデータを捉えた場合を示す。同様に、図17に示す採用エッジのy=3である場合とは、180度のCLKでデータを捉えた場合を示し、採用エッジのy=4である場合とは、270度のCLKでデータを捉えた場合を示す。図17に示すように、各段のFF回路が出力した値がトグルしていない場合、判定回路30は、不安定なCLKから遠いCLKを0度のCLKまたは180度のCLKから選択する。例えば、判定回路30は、90度のCLKまたは180度のCLKが不安定であると判定した場合、0度のCLKを選択する。また、判定回路30は、0度のCLKまたは270度のCLKが不安定であると判定した場合、180度のCLKを選択する。図18は、判定回路が有する、データの変化点を判定する回路の一例を示す図である。図18に示すように、判定回路30は、データの変化点を判定する回路として、EOR回路35~38を有する。判定回路30は、図18に示すように、CLKが隣接するシフトレジスタの同じ段のFF回路によって出力された結果を比較し、データの変化点を判定する。例えば、EOR回路35は、シフトレジスタ17のFF17aとシフトレジスタ18のFF18aによって出力された結果を受付けて排他的論理和を算出し、算出した結果を出力する。また、EOR回路36は、シフトレジスタ18のFF18aとシフトレジスタ19のFF19aによって出力された結果を受付けて排他的論理和を算出し、算出した結果を出力する。同様に、EOR回路37は、シフトレジスタ19のFF19aとシフトレジスタ20のFF20aによって出力された結果を受付けて排他的論理和を算出し、算出した結果を出力する。また、EOR回路38は、シフトレジスタ20のFF20aとシフトレジスタ17のFF17bによって出力された結果を受付けて排他的論理和を算出し、算出した結果を出力する。そして、判定回路30は、EOR回路35~38によって出力された結果に基づいてデータの変化点を判定する。ここで、判定回路30は、例えば、EOR回路35によって出力された結果が1であった場合、シフトレジスタ17が受付ける0度のCLKとシフトレジスタ18が受付ける90度のCLKとの間でデータが変化すると判定する。図19は、各シフトレジスタによって出力された結果からデータの変化点を判定する真理値表の一例を示す図である。データの変化点を跨いだタイミングで、FFが出力した値が変化するので、判定回路30は、図19に示すように、CLKが隣接するシフトレジスタの同じ段のFFからの出力結果を比較し、データの変化点を判定する。そして、判定回路30は、データの変化点から遠いCLKを0度のCLKまたは180度のCLKから選択する。例えば、図19中の1に示すように、判定回路30は、180度のCLKと270度のCLKとの間で出力値が変化した場合、0度のCLKを選択する。また、図19中の2に示すように、判定回路30は、90度のCLKと180度のCLKとの間で出力値が変化した場合、0度のCLKを選択する。また、図19中の3に示すように、判定回路30は、0度のCLKと90度のCLKとの間で出力値が変化した場合、180度のCLKを選択する。[処理の処理手順]次に図20を用いて、実施例1に係る同期化回路10による同期化処理の処理手順を説明する。図20は、同期化回路による同期化処理の処理手順を示すフローチャートである。同期化回路10は、送信側LSI50によって転送されたトグルデータを受信することを契機に処理を実行する。図20に示すように、同期化回路10は、送信側LSI50によって転送されたトグルデータを受信するステップS101。そして、同期化回路10において、位相差判定回路15は、受信したデータを受付けステップS102、位相差判定処理を実行するステップS103。位相差判定回路15は、送信側LSI50によって送信されたデータの変化点と内部CLKの立ち上がりとが遠いか否かを判定するステップS104。ここで、同期化回路10は、位相差判定回路15によって送信側LSI50によって送信されたデータの変化点と内部CLKの立ち上がりとが遠いと判定された場合ステップS104、Yes、以下の処理を実行する。すなわち、同期化回路10は、第1のFF11を1段目としてデータを同期化するステップS105。一方、同期化回路10は、位相差判定回路15によって送信側LSI50によって送信されたデータの変化点と内部CLKの立ち上がりとが遠くないと判定された場合ステップS104、No、以下の処理を実行する。すなわち、同期化回路10は、第2のFF12を1段目、第1のFF11を2段目にしてデータを同期化するステップS106。次に、図21を用いて位相差判定回路15による位相差判定処理の処理手順を説明する。図21は、位相差判定回路による位相差判定処理の処理手順を示すフローチャートである。なお、この処理は、図20に示すステップS103の処理に対応する。図21に示すように、位相差判定回路15において、各シフトレジスタがトグルデータを連続して受信するステップS201。そして、位相差判定回路15において、シフトレジスタが6τ以上のトグルするデータを受信した場合、判定回路30が判定を実行するステップS202。判定回路30は、AND回路31fまたはAND回路34fのいずれかの出力結果が0であるか否かを判定するステップS203。ここで、判定回路30は、AND回路31fまたはAND回路34fのいずれかの出力結果が0であると判定した場合ステップS203、Yes、内部CLKでデータを捉えると不安定であると判定し、以下の処理を実行する。すなわち、判定回路30は、位相を反転させた内部CLKでデータを捉える第2のFF12を1段目に選択し、AND回路14bを選択するステップS207。一方、判定回路30は、AND回路31fまたはAND回路34fのいずれの出力結果も0でないと判定した場合ステップS203、No、AND回路32fまたはAND回路33fのいずれかの出力結果が0であるか否かを判定するステップS204。ここで、判定回路30は、AND回路32fまたはAND回路33fのいずれかの出力結果が0であると判定した場合ステップS204、Yes、内部CLKでデータを捉えると安定であると判定し、以下の処理を実行する。すなわち、判定回路30は、内部CLKでデータを捉える第1のFF11を1段目に選択し、AND回路14aを選択するステップS206。一方、判定回路30は、AND回路32fまたはAND回路33fのいずれの出力結果も0でないと判定した場合ステップS204、No、EOR回路35またはEOR回路38のいずれかの出力結果が1であるか否かを判定するステップS205。ここで、判定回路30は、EOR回路35またはEOR回路38のいずれかの出力結果が1であると判定した場合ステップS205、Yes、データの変化点が0度のCLKに近いと判定し、以下の処理を実行する。すなわち、判定回路30は、位相を反転させた内部CLKでデータを捉える第2のFF12を1段目に選択し、AND回路14bを選択するステップS207。一方、判定回路30は、EOR回路35またはEOR回路38のいずれの出力結果も1でないと判定した場合ステップS205、No、データの変化点が0度のCLKから遠いと判定し、以下の処理を実行する。すなわち、判定回路30は、内部CLKでデータを捉える第1のFF11を1段目に選択し、AND回路14aを選択するステップS206。そして、判定回路30は、ステップS206またはステップS207の後、位相差判定処理を終了する。[実施例1の効果]上述してきたように、実施例1に係る同期化回路10は、内部CLKの位相でトグルデータを安定に捉えられるか否かを判定しトグルデータの受信に適した1段目のFFを予め選択する。この結果、同期化回路10は、トグルデータを受信した場合、内部CLKの位相に短時間で同期化できる。ここで、同期化回路10は、内部CLKと異なる位相で受信したデータを、1τ程度以内で同期化できる。この結果、同期化回路10は、データ転送によるレイテンシを改善できる。さらに、同期化回路10は、受信側の内部CLKを同期化に適用できるので、受信側のLSIが有するRAM2や組み合わせ順序回路3などへの影響を軽減できる。実施例1では、CLK生成回路16が内部CLKに対して位相が0度、90度、180度、270度ずれた4種のCLKを生成する例について説明した。ところで、CLK生成回路が生成するCLKの数が多ければ、送信側LSI50によって送信されたデータと内部CLKとの位相差の判定がより正確になる。そこで、実施例2では、CLK生成回路において、8種類のCLKを生成する場合について説明する。[実施例2に係る位相差判定回路の構成]次に、図22を用いて、実施例2に係る位相差判定回路の構成を説明する。図22は、実施例2に係る位相差判定回路の構成を示すブロック図である。図22に示すように、実施例2に係る位相差判定回路100は、CLK生成回路110と、シフトレジスタ111~118と、判定回路120とを有する。CLK生成回路110は、DLLdelaylockedloopやDELAY素子などによって、内部CLKを基準として位相を少しずつずらした8つのCLKを生成する。例えば、CLK生成回路110は、内部CLKを基準とした場合、内部CLKから0度ずれたCLK、内部CLKから45度ずれたCLK、内部CLKから90度ずれたCLK、内部CLKから135度ずれたCLKを生成する。また、CLK生成回路110は、内部CLKから180度ずれたCLK、内部CLKから225度ずれたCLK、内部CLKから270度ずれたCLK、内部CLKから315度ずれたCLKを生成する。なお、実施例1と同様に、内部CLKから45度ずれたCLKを45度のCLKと記し、内部CLKから135度ずれたCLKを135度のCLKと記す。また、内部CLKから225度ずれたCLKを225度のCLKと記し、内部CLKから315度ずれたCLKを315度のCLKと記す。シフトレジスタ111~118の構成は、実施例1に係るシフトレジスタ17~20の構成と同様であるので、詳細な説明は省略する。判定回路120は、実施例1に係る判定回路30の構成と同様であるので、詳細な説明は省略する。図23は、各シフトレジスタによって出力された結果からデータがトグルしているか否かを判定する真理値表の一例を示す図である。図23に示すxは、0または1のいずれの値でもよいことを示す。判定回路120は、各段のFF回路が出力した値がトグルしていない場合、不安定なCLKから遠いCLKを0度のCLKまたは180度のCLKから選択する。また、図23に示す採用エッジのy=1である場合とは、0度のCLKでデータを捉えた場合を示し、採用エッジのy=2である場合とは、45度のCLKでデータを捉えた場合を示す。同様に、図23に示す採用エッジのy=3である場合とは、90度のCLKでデータを捉えた場合を示し、採用エッジのy=4である場合とは、135度のCLKでデータを捉えた場合を示す。また、図23に示す採用エッジのy=5である場合とは、180度のCLKでデータを捉えた場合を示し、採用エッジのy=6である場合とは、225度のCLKでデータを捉えた場合を示す。同様に、図23に示す採用エッジのy=7である場合とは、270度のCLKでデータを捉えた場合を示し、採用エッジのy=8である場合とは、315度のCLKでデータを捉えた場合を示す。例えば、判定回路120は、90度のCLK、135度のCLK、180度のCLK、225度のCLKのいずれかが不安定であると判定した場合、0度のCLKを選択する。また、判定回路120は、0度のCLK、45度のCLK、270度のCLK、315度のCLKのいずれかが不安定であると判定した場合、180度のCLKを選択する。図24は、各シフトレジスタによって出力された結果からデータの変化点を判定する真理値表の一例を示す図である。データの変化点を跨いだタイミングで、FF回路が出力した値が変化するので、判定回路120は、図24に示すように、CLKが隣接するシフトレジスタの同じ段のFFからの出力結果を比較し、データの変化点を判定する。そして、判定回路120は、データの変化点から遠いCLKを0度のCLKまたは180度のCLKから選択する。例えば、図24中の1に示すように、判定回路120は、270度のCLKと315度のCLKとの間で出力値が変化した場合、180度のCLKを選択する。また、図24中の2に示すように、判定回路120は、225度のCLKと270度のCLKとの間で出力値が変化した場合、0度のCLKを選択する。また、図24中の3に示すように、判定回路120は、180度のCLKと225度のCLKとの間で出力値が変化した場合、0度のCLKを選択する。また、図24中の4に示すように、判定回路120は、135度のCLKと180度のCLKとの間で出力値が変化した場合、0度のCLKを選択する。また、図24中の5に示すように、判定回路120は、90度のCLKと135度のCLKとの間で出力値が変化した場合、0度のCLKを選択する。また、図24中の6に示すように、判定回路120は、45度のCLKと90度のCLKとの間で出力値が変化した場合、180度のCLKを選択する。また、図24中の7に示すように、判定回路120は、0度のCLKと45度のCLKとの間で出力値が変化した場合、180度のCLKを選択する。[実施例2の効果]上述してきたように、実施例2では、CLK生成回路110が位相の異なる8種類のCLKを生成するので、より正確にデータの変化点から遠いCLKを判定することができる。ところで、本発明は、上述した実施例以外にも、種々の異なる形態にて実施されてよい。そこで、実施例3では、本発明に含まれる他の実施例について説明する。システム構成等本実施例において説明した各処理のうち自動的に行われるものとして説明した処理の全部または一部を手動的に行うこともできる。あるいは、手動的に行われるものとして説明した処理の全部又は一部を公知の方法で自動的に行うこともできる。この他、上記文章中や図面中で示した処理手順、制御手順、具体的名称については、特記する場合を除いて任意に変更することができる。また、各種の負荷や使用状況などに応じて、各実施例において説明した各処理の各ステップでの処理の順番を変更してもよい。