半導体基板と、前記半導体基板の一表面上に配置された第1電極および第2電極と、前記一表面上において前記第1電極および前記第2電極の間に配置されたゲート部とを有し、前記ゲート部に対して所定の閾値を超えるゲート電圧が印加されると、前記半導体基板にチャネル領域を形成することにより前記第1電極と前記第2電極との間を導通させるスイッチ素子と、前記スイッチ素子の前記ゲート部に前記ゲート電圧を印加して前記スイッチ素子のオンオフを切り替える駆動回路とを備え、前記半導体基板は、第1の半導体層と第2の半導体層とが積層されて成る半導体層積層体を具備し、前記第1の半導体層と前記第2の半導体層との接合部位にヘテロ接合界面を有しており、前記ヘテロ接合界面に発生する2次元電子ガス層が前記チャネル領域として用いられ、前記スイッチ素子は、前記半導体基板に絶縁膜を介して接合された電界印加電極を有し、前記駆動回路は、前記電界印加電極にバイアス電圧を印加することにより前記電界印加電極から前記ヘテロ接合界面に電界を印加する電界制御部を有することを特徴とするスイッチ装置。前記電界制御部は、前記スイッチがオンしている期間中に、前記電界印加電極に前記バイアス電圧を印加して前記ヘテロ接合界面に電界を印加することを特徴とする請求項1に記載のスイッチ装置。前記電界制御部は、前記電界印加電極を正極とする直流電圧を前記バイアス電圧として印加することを特徴とする請求項2に記載のスイッチ装置。前記駆動回路は、前記スイッチ素子の前記第1電極と前記第2電極との間にかかっている電圧を素子電圧として計測する電圧モニタ部を有し、前記電界制御部は、前記電圧モニタ部の計測値に応じて前記バイアス電圧の大きさを調節することを特徴とする請求項2または請求項3に記載のスイッチ装置。前記電界制御部は、前記スイッチ素子がオンする時点以前に設定されたリセット期間に、前記電界印加電極に前記バイアス電圧を印加して前記へテロ接合界面に電界を印加することを特徴とする請求項1に記載のスイッチ装置。前記電界制御部は、前記電界印加電極を負極とする直流電圧を前記バイアス電圧として印加することを特徴とする請求項5に記載のスイッチ装置。前記電界印加電極は複数設けられていることを特徴とする請求項1ないし請求項6のいずれか1項に記載のスイッチ装置。前記電界印加電極は、前記第1電極および前記第2電極のうち高電位側となる電極と前記ゲート部との間に配置されていることを特徴とする請求項1ないし請求項7のいずれか1項に記載のスイッチ装置。前記ゲート部は一対設けられており、前記電界印加電極は、一対の前記ゲート部の間に配置されていることを特徴とする請求項1ないし請求項8のいずれか1項に記載のスイッチ装置。前記電界制御部は、入力端と出力端との間が電気的に絶縁された絶縁型の電源回路を具備しており、前記電源回路の入力端に与えられる印加信号に従って前記電源回路の出力端から前記電界印加電極に前記バイアス電圧を印加することを特徴とする請求項1ないし請求項9のいずれか1項に記載のスイッチ装置。しかし、特許文献1記載の構成でも、スイッチ素子に印加される電圧が比較的高い場合やスイッチ素子に流す電流が比較的大きい場合などには、スイッチ素子で生じる損失が問題となることがあり、スイッチ素子のオン抵抗をより一層小さく抑えることが望まれる。本発明は上記事由に鑑みて為されており、スイッチ素子のオン抵抗をより一層小さく抑えることができるスイッチ装置を提供することを目的とする。本発明のスイッチ装置は、半導体基板と、前記半導体基板の一表面上に配置された第1電極および第2電極と、前記一表面上において前記第1電極および前記第2電極の間に配置されたゲート部とを有し、前記ゲート部に対して所定の閾値を超えるゲート電圧が印加されると、前記半導体基板にチャネル領域を形成することにより前記第1電極と前記第2電極との間を導通させるスイッチ素子と、前記スイッチ素子の前記ゲート部に前記ゲート電圧を印加して前記スイッチ素子のオンオフを切り替える駆動回路とを備え、前記半導体基板は、第1の半導体層と第2の半導体層とが積層されて成る半導体層積層体を具備し、前記第1の半導体層と前記第2の半導体層との接合部位にヘテロ接合界面を有しており、前記ヘテロ接合界面に発生する2次元電子ガス層が前記チャネル領域として用いられ、前記スイッチ素子は、前記半導体基板に絶縁膜を介して接合された電界印加電極を有し、前記駆動回路は、前記電界印加電極にバイアス電圧を印加することにより前記電界印加電極から前記ヘテロ接合界面に電界を印加する電界制御部を有することを特徴とする。このスイッチ装置において、前記電界制御部は、前記スイッチがオンしている期間中に、前記電界印加電極に前記バイアス電圧を印加して前記ヘテロ接合界面に電界を印加することが望ましい。このスイッチ装置において、前記電界制御部は、前記電界印加電極を正極とする直流電圧を前記バイアス電圧として印加することがより望ましい。このスイッチ装置において、前記駆動回路は、前記スイッチ素子の前記第1電極と前記第2電極との間にかかっている電圧を素子電圧として計測する電圧モニタ部を有し、前記電界制御部は、前記電圧モニタ部の計測値に応じて前記バイアス電圧の大きさを調節することがより望ましい。このスイッチ装置において、前記電界制御部は、前記スイッチ素子がオンする時点以前に設定されたリセット期間に、前記電界印加電極に前記バイアス電圧を印加して前記へテロ接合界面に電界を印加することがより望ましい。このスイッチ装置において、前記電界制御部は、前記電界印加電極を負極とする直流電圧を前記バイアス電圧として印加することがより望ましい。このスイッチ装置において、前記電界印加電極は複数設けられていることがより望ましい。このスイッチ装置において、前記電界印加電極は、前記第1電極および前記第2電極のうち高電位側となる電極と前記ゲート部との間に配置されていることがより望ましい。このスイッチ装置において、前記ゲート部は一対設けられており、前記電界印加電極は、一対の前記ゲート部の間に配置されていることがより望ましい。このスイッチ装置において、前記電界制御部は、入力端と出力端との間が電気的に絶縁された絶縁型の電源回路を具備しており、前記電源回路の入力端に与えられる印加信号に従って前記電源回路の出力端から前記電界印加電極に前記バイアス電圧を印加することがより望ましい。本発明は、電界制御部が、電界印加電極にバイアス電圧を印加することにより電界印加電極からヘテロ接合界面に電界を印加するので、スイッチ素子のオン抵抗をより一層小さく抑えることができるという利点がある。実施形態1本実施形態のスイッチ装置1は、図1に示すように、半導体素子からなるスイッチ素子10と、スイッチ素子10にゲート電圧を印加してスイッチ素子10の導通オン遮断オフを切り替える駆動回路20とを備えている。図1の例では、スイッチ装置1は、直流電源図示せずから負荷電気機器等31への供給電力のスイッチングに用いられており、スイッチ素子10が直流電源と負荷31との間に挿入される。スイッチ素子10は、ゲート電極11と、第1電極、第2電極としてのドレイン電極12、ソース電極13とを有する電界効果トランジスタFET:FieldEffectTransistorからなる。詳しい構成については後述するが、スイッチ素子10は、ガリウムナイトライドGaN等の窒化物系半導体や炭化珪素SiCなどのワイドバンドギャップの半導体材料を用いた素子からなる。ワイドバンドギャップとは、たとえばシリコンSiのバンドギャップ1.1eVの2倍以上のバンドギャップ2.2eV以上をいう。これにより、スイッチ素子10は、導通オン状態での電流経路に存在する電気抵抗であるオン抵抗が比較的低く且つ大電流にも対応可能であって高耐圧のパワーデバイスを実現することが可能になる。ここでいうワイドバンドギャップ半導体とは、たとえば周期律表第2周期の軽元素を構成要素とする半導体と定義されている。スイッチ素子10は、負荷31と直流電源との直列回路にドレイン電極12-ソース電極13間の電流経路が挿入されるように、負荷31および直流電源に対して接続されている。ここでは、直流電源の正極側にドレイン電極12が接続され、負極側にソース電極13が接続されている。駆動回路20は、ゲート電極11-ソース電極13間にゲート電圧Vgsを印加することにより、ドレイン電極12-ソース電極13間の電流経路の導通遮断を切り替える。スイッチ素子10は、ゲート電圧Vgsが所定の閾値を下回る場合にドレイン電極12-ソース電極13間の電流経路が遮断され、ゲート電圧Vgsが閾値を超える場合にドレイン電極12-ソース電極13間の電流経路が導通するスイッチを構成する。そのため、閾値が0V以上であればスイッチ素子10はノーマリオフ型のスイッチを構成し、閾値が0V未満であればスイッチ素子10はノーマリオン型のスイッチを構成することになる。以下、スイッチ素子10がノーマリオフ型のスイッチを構成している場合について説明する。ここで、駆動回路20は、スイッチ素子10にゲート電圧Vgsを印加するゲート駆動部21と、後述する電界印加電極14にバイアス電圧を印加する電界制御部22とを有している。ゲート駆動部21および電界制御部22は、いずれも出力電圧の大きさが可変である直流電圧源からなる。ゲート駆動部21は、ゲート電極11およびソース電極13に接続されており、外部からのオンオフ信号を受け、オンオフ信号がHレベルの期間に、スイッチ素子10がオンするように、閾値を超えるゲート電圧Vgsをスイッチ素子10に印加する。なお、ゲート電圧Vgsは、ソース電極13を基準電位負極とし、ゲート電極11を正極とする直流電圧である。電界制御部22については、後に詳しく説明する。次に、本実施形態におけるスイッチ素子10の基本的な構成および動作について図2を参照して簡単に説明する。なお、図2では、ゲート駆動部21を電源およびスイッチの等価回路で表し、また、支持基板等の図示を適宜省略している。スイッチ素子10は、シリコンからなる支持基板100図1参照の上に、バッファ層図示せずを介して形成された半導体積層体103を有している。半導体層積層体103は、アンドープGaN層からなる第1の半導体層101と、アンドープAlGaN層からなる第2の半導体層102とが、支持基板100側から第1の半導体層101、第2の半導体層102の順に積層されて構成されている。半導体積層体103は、支持基板100およびバッファ層と共に半導体基板104図1参照を構成する。ただし、半導体基板104図1参照は、電子を移動させるチャネル領域が形成される活性層を含んでいればよく、半導体層積層体103のみであってもよい。さらに、スイッチ素子10は、第2の半導体層102上の一部に形成されたコントロール層111を有している。コントロール層111は、不純物がドープされたp型のAlGaNからなる。コントロール層111上には金属材料からなるゲート電極11が積層されており、ゲート電極11はコントロール層111にオーミック接合されている。ゲート電極11とコントロール層111とは、ゲート部110を構成する。また、ドレイン電極12およびソース電極13は、互いに離間して第2の半導体層102上であってコントロール層111を挟む位置に形成されている。つまり、ゲート部110は第2の半導体層102上における、ドレイン電極12とソース電極13との間に形成されている。ここでは、ゲート部110は、ドレイン電極12とソース電極13との中間位置よりもソース電極13寄りの位置に配置されている。このようにゲート部110とドレイン電極12との間の距離がゲート部110-ソース電極13間の距離よりも大きく設定されているのは、スイッチ素子10のゲート部110-ドレイン電極12間で十分な耐圧を確保するためである。ここにおいて、第2の半導体層102のバンドギャップは、第1の半導体層101のバンドギャップよりも大きく、第1の半導体層101と第2の半導体層102との界面にはヘテロ障壁が形成されている。第1の半導体層101と第2の半導体層102とのヘテロ接合界面近傍には、自発分極とピエゾ分極との影響によって、動作時にチャネル領域となる高濃度の2次元電子ガス2DEG:2DimensionalElectronGas層が形成される。つまり、第1の半導体層101には、不純物がドープされていないにもかかわらず、第2の半導体層102との界面に沿って電子が移動するチャネル領域が形成される。ドレイン電極12およびソース電極13は、いずれも2次元電子ガス層とオーミック接合され、ゲート電極11は、コントロール層111とオーミック接合されている。上述した構成により、スイッチ素子10は、ドレイン電極12-ソース電極13間に電圧が印加された状態で、ゲート電圧Vgsが変化すると、以下に説明する原理でドレイン電極12-ソース電極13間に流れるドレイン電流が変化する。すなわち、スイッチ素子10は、ゲート電圧Vgsが0Vであれば、図2aに示すようにゲート部110の直下のチャネル領域が空乏化しているため、ドレイン電極12-ソース電極13間の電流経路が遮断され、ドレイン電流が流れない。チャネル領域の空乏化は、ゲート電極11と第2の半導体層102との間に形成されているp型のコントロール層111が、チャネル領域のポテンシャルを持ち上げることに起因して発生する。つまり、ゲート電圧Vgsが0Vではチャネル領域の2次元電子ガスがホール正孔により相殺され、ノーマリオフ特性が実現される。一方、スイッチ素子10は、ゲート電圧Vgsが所定の閾値を超えるときには、図2bに示すようにドレイン電極12-ソース電極13間の電流経路が導通し、ドレイン電流が流れる。つまり、スイッチ素子10は、駆動回路20から閾値を超えるゲート電圧Vgsが印加されることにより、ゲート部110の直下のチャネル領域のポテンシャルが下がり、チャネル領域に電子41が発生して電流経路が導通する。本実施形態においては、ゲート電圧Vgsの閾値は、コントロール層111とチャネル領域との間に形成されるpn接合の順方向オン電圧に設定されており、ゲート電圧Vgsが閾値を超えると、ゲート部110からチャネル領域にホール正孔42が注入される。このとき、ヘテロ接合のポテンシャル障壁があるため、電子41はゲート部110へは殆ど流入しないが、ヘテロ接合界面には、注入されたホール42と同量の電子41が引き寄せられる。発生した電子41は、ドレイン電圧Vdsによりドレイン電極12に向かって高速で移動する。一方で、第1の半導体層101中のホール42の移動度は電子41の移動度に比べて極めて小さいので、殆どのホール42はゲート部110付近に留まることになる。したがって、ホール42は、同量の電子41をさらに発生させることになり、チャネル領域の電子41を増加させる。スイッチ装置1は、上述した構成のスイッチ素子10を用いていることにより、MOSFETやIGBT等を用いる場合に比べ、導通オン状態での電流経路に存在する電気抵抗であるオン抵抗を小さく抑えることができる。なお、第1の半導体層101と第2の半導体層102とコントロール層111とを構成する半導体材料は、窒化物系半導体に限らず、たとえば炭化珪素SiCなどであってもよい。また、スイッチ素子10は、ゲート電極11とコントロール層111とがオーミック接合された構成を採用しているが、この構成に限らず、ゲート電極11が第2の半導体層102とショットキー接合された構成であってもよい。ところで、本実施形態のスイッチ装置1においては、スイッチ素子10は、図1に示すように半導体基板104に絶縁膜15を介して接合された電界印加電極14を有している。電界印加電極14は、ソース電極13を基準として所定の閾値を超えるバイアス電圧Veが印加されることにより、半導体基板104におけるヘテロ接合界面つまり第1の半導体層101と第2の半導体層102との界面に電界を印加する。なお、バイアス電圧Veの閾値は、ゲート電圧Vgsの閾値とは別に設定されている。ここにおいて、絶縁膜15は絶縁材料からなり、半導体基板104におけるドレイン電極12とソース電極13とゲート部110とが形成された一表面上に形成されている。つまり、絶縁膜15は、第2の半導体層102上であって、ドレイン電極12やソース電極13やゲート部110と干渉しない位置に配置されている。電界印加電極14は金属材料からなり、絶縁膜15上に積層されている。つまり、電界印加電極14は、半導体基板104に直接接合されるのではなく、絶縁膜15によって半導体基板104から絶縁された絶縁構造をとっている。図1の例では、電界印加電極14は、ドレイン電極12およびソース電極13のうち高電位側となるドレイン電極12と、ゲート部110との間に配置されている。ただし、電界印加電極14はドレイン電極12から離れた位置に配置されることが望ましい。駆動回路20の電界制御部22は、スイッチ素子10の電界印加電極14およびソース電極13に接続されており、電界印加電極14-ソース電極13間にバイアス電圧Veを印加する。電界制御部22は、閾値を超えるバイアス電圧Veをスイッチ素子10に印加することによって、電界印加電極14から半導体基板104のヘテロ接合界面に電界を印加する。ここで、バイアス電圧Veは、ソース電極13を基準電位負極とし、電界印加電極14を正極とする直流電圧であり、これにより、ヘテロ接合界面には電界印加電極14から正の電界が印加される。なお、半導体基板104の他表面には、半導体基板104の電位を決める基板電極図示せずが設けられている。基板電極は、支持基板110の電位を決めるための電極であって、通常、ソース電極13に接続されている。本実施形態においては、電界制御部22は、ゲート駆動部21がゲート電圧Vgsを印加するタイミングに合わせて、バイアス電圧Veを印加するタイミングを決定する。具体的には、電界制御部22は、図3に示すようにゲート電圧Vgsが印加されスイッチ素子10がオンしている期間中に、電界印加電極14にバイアス電圧Veを印加して、ヘテロ接合界面に電界を印加する。なお、図3では、aがドレイン電極12-ソース電極13間に流れるドレイン電流Ids、bがドレイン電極12-ソース電極13間にかかるドレイン電圧Vds、cがバイアス電圧Ve、dがゲート電圧Vgsを表している。つまり、電界制御部22は、ゲート駆動部21が閾値を超えるゲート電圧Vgsをスイッチ素子10に印加する期間t1~t4と重なるように設定された期間t2~t3に、閾値を超えるバイアス電圧Veをスイッチ素子10に印加する。ここで、電界制御部22がバイアス電圧Veを印加する期間t2~t3は、ゲート駆動部21がゲート電圧Vgsを印加する期間t1~t4中に含まれていればよく、t2=t1、t3=t4であってもよい。スイッチ素子10がオンしている期間中に、電界印加電極14にバイアス電圧Veが印加されると、以下に説明する原理でスイッチ素子10のオン抵抗が小さくなり、ドレイン電圧Vds図3bが一定でもドレイン電流Ids図3aは大きくなる。すなわち、電界印加電極14は、スイッチ素子10のオン中にバイアス電圧Veが印加されると、半導体基板104のヘテロ接合界面へ正の電界を印加する。このとき、電界効果によってヘテロ接合界面には電子が引き寄せられる。発生した電子は、ドレイン電圧Vdsによりドレイン電極12に向かって高速で移動する。言い換えれば、チャネル領域としての2次元電子ガスの濃度が高くなるため、スイッチ素子10のオン抵抗は小さくなる。要するに、電界印加電極14から半導体基板104に印加される電界は、電界効果によってチャネル領域の電子濃度を高くし、スイッチ素子10のオン抵抗を小さくするように作用する。結果的に、スイッチ素子10がオン状態で、電界印加電極14にバイアス電圧Veが印加されている期間t2~t3には、ドレイン電圧Vds図3bが一定でもドレイン電流Ids図3aは大きくなり、スイッチ素子10で生じる損失は小さくなる。また、電界制御部22は、入力端と出力端との間が電気的に絶縁された絶縁型の電源回路図示せずを具備していてもよい。この場合、電界制御部22は、電源回路の入力端に与えられる印加信号に従って、電源回路の出力端から電界印加電極14-ソース電極13間にバイアス電圧Veを印加する。電源回路の入力端に与えられる印加信号は、バイアス電圧Veを印加するタイミングを制御するための信号であって、ゲート駆動部21および電界制御部22を統括的に制御する制御部図示せずによって生成される。詳細な構成についての説明は省略するが、絶縁型の電源回路は、たとえばフライバックトランスを用いたフライバックコンバータなどからなる。以上説明した本実施形態のスイッチ装置1によれば、電界印加電極14が無い構成に比べて、スイッチ素子10のオン抵抗をより一層小さく抑えることができるという利点がある。すなわち、スイッチ素子10のオン時に電界制御部22が電界印加電極14にバイアス電圧Veを印加すると、電界効果によりヘテロ接合界面に電子が発生するため、チャネル領域としての2次元電子ガスの濃度は高くなる。これにより、スイッチ素子10のオン抵抗は小さくなる。しかも、本実施形態では、電界印加電極14は、半導体基板104におけるドレイン電極12等と同一表面上であって、ドレイン電極12とゲート部110との間に配置されている。そのため、バイアス電圧Veの印加時に電界印加電極14から半導体基板104へ印加される電界は、半導体基板104のヘテロ接合界面のうち、ドレイン電極12とゲート部110との間に対応する部位に印加されることになる。したがって、スイッチ素子10は、ドレイン電極12-ゲート部110間の距離を大きく確保して高耐圧を実現しながらも、チャネル領域におけるドレイン電極12-ゲート部110間に対応する部位の電子を増加させ、オン抵抗を小さく抑えることができる。なお、ゲート部110の直下のチャネル領域にはゲート部110からホールが注入されているため、スイッチ素子10は、ゲート部110の直下からドレイン電極12にかけてのチャネル領域の大部分に亘って、2次元電子ガスが高濃度化される。また、スイッチ素子10は、図4に示すように第2の半導体層102の表面の一部がエッチングにより掘り下げられて凹部105を形成し、この凹部105の底面に絶縁膜15を介して電界印加電極14が設けられていてもよい。この構成では、第2の半導体層102のエッチングにより、バイアス電圧Veの印加時に生じる電界効果を制御することができる。また、電界印加電極14は、ドレイン電極12-ゲート部110間に限らず、ゲート部110-ソース電極13間に設けられていてもよい。さらに、電界印加電極14は、複数設けられていてもよく、たとえば、ドレイン電極12-ゲート部110間とゲート部110-ソース電極13間との両方に設けられたり、ドレイン電極12-ゲート部110間に複数設けられたりしてもよい。電界印加電極14が複数設けられていれば、電界制御部22は、複数の電界印加電極14にバイアス電圧Veを印加することにより、複数の電界印加電極14から半導体基板104に電界を印加することができる。したがって、チャネル領域の複数箇所で2次元電子ガスの濃度が高くなり、スイッチ装置1は、スイッチ素子10のオン抵抗をさらに小さくすることが可能となる。また、スイッチ装置1に用いられるスイッチ素子10は、半導体基板104上におけるドレイン電極12-ソース電極13間にゲート部110が一対設けられたデュアルゲート構造であってもよい。デュアルゲート構造のスイッチ素子10は、2つのトランジスタがドレイン電極同士を接続するように直列接続された回路と等価であり、ドレイン電極12-ソース電極13間を双方向に流れる電流のスイッチングが可能な双方向スイッチを構成する。デュアルゲート構造のスイッチ素子10においては、電界印加電極14は、たとえば図5に例示するように配置される。図5aの例では、電界印加電極14は2つ設けられ、各電界印加電極14は、第2の半導体層102上における一対のゲート部110の間であって各ゲート部110に隣接する位置に配置されている。この場合、電界制御部22は、ソース電極13側の電界印加電極14へ印加するバイアス電圧Veについてはソース電極13の電位を基準に設定し、ドレイン電極12側の電界印加電極14へ印加するバイアス電圧Veについてはドレイン電極12の電位を基準に設定する。図5bの例では、電界印加電極14は3つ設けられ、各電界印加電極14は、第2の半導体層102上における一方のゲート電極110-ドレイン電極12間と、他方のゲート電極110-ソース電極13間と、両ゲート電極110間とに配置されている。ところで、本実施形態の他の例として、駆動回路20は、図6に示すようにドレイン電圧Vdsを計測する電圧モニタ部23を有し、電界制御部22は、電圧モニタ部23の計測値に応じてバイアス電圧Veの大きさを調節する構成であってもよい。電圧モニタ部23は、スイッチ素子10のドレイン電極12とソース電極13とに接続されており、スイッチ素子10の両端間ドレイン電極12-ソース電極13間にかかる素子電圧としてのドレイン電圧Vdsを計測し、計測値を電界制御部22へ入力する。電界制御部22は、ドレイン電圧Vdsが大きくなるほどバイアス電圧Veを大きくするように、電圧モニタ部23から入力されるドレイン電圧Vdsの大きさに応じてバイアス電圧Veの大きさを調節する。この構成によれば、スイッチ装置1は、ドレイン電圧Vdsの大きさによって、電界印加電極14からヘテロ接合界面に印加される電界の強さが変わるので、ドレイン電圧Vdsの大きさに適した状態でスイッチ素子10を動作させることができる。すなわち、スイッチ装置1は、ドレイン電圧Vdsが比較的小さければ、電界印加電極14から印加される電界強度を小さくして、電界制御部22の消費電力を小さく抑えることができる。一方、ドレイン電圧Vdsが比較的大きければ、スイッチ装置1は、電界印加電極14から印加される電界強度を大きくして、スイッチ素子10のオン抵抗をさらに小さくすることで、スイッチ素子10での電力損失を小さく抑えることができる。なお、本実施形態ではゲート部110は、第2の半導体層102上の一部に形成されたp型のAlGaN層コントロール層111と、コントロール層111上に設けられたゲート電極11とで構成されているが、この構成に限らない。たとえば、ゲート部110は、第2の半導体装置102上に形成される絶縁膜と、絶縁膜上に設けられたゲート電極11とで構成される絶縁ゲート構造であってもよい。実施形態2本実施形態のスイッチ装置1は、電界制御部22が電界印加電極14にバイアス電圧Veを印加するタイミングが実施形態1のスイッチ装置1とは相違する。以下、実施形態1と同様の構成については、共通の符号を付して適宜説明を省略する。本実施形態においては、電界制御部22は、ゲート駆動部21がゲート電圧Vgsを印加し始めることによりスイッチ素子10がオンする時点以前に設定されたリセット期間に、電界印加電極14にバイアス電圧Veを印加してヘテロ接合界面に電界を印加する。具体的には、電界制御部22は、ゲート駆動部21がゲート電圧Vgsを印加すると同時もしくはその直前に、オンオフ信号がLレベルからHレベルに切り替わったことをトリガとして、バイアス電圧Veを印加する。ここで、電界制御部22がバイアス電圧Veを印加するリセット期間の長さは適宜設定される。また、本実施形態では、電界印加電極14からヘテロ接合界面に印加される電界の向きも実施形態1とは相違する。つまり、ここでは、バイアス電圧Veは、ソース電極13を基準電位正極とし、電界印加電極14を負極とする直流電圧であり、これにより、ヘテロ接合界面には電界印加電極14から負の電界が印加される。このように、電界制御部22は、スイッチ素子10にゲート電圧Vgsが印加されてスイッチ素子10がオンする前に、予め電界印加電極14から半導体基板104のヘテロ接合界面に電界を印加する。これにより、本実施形態のスイッチ装置1は、スイッチ素子10のドレイン電極12-ソース電極13間への高電圧印加に起因して、スイッチ素子10のオン抵抗が増加しドレイン電流Idsの飽和値が低下する電流コラプスと呼ばれる現象を抑制できる。以下に、電流コラプスについて図7を参照して簡単に説明する。なお、図7は、ゲート電圧Vgsが印加されておらずオフ状態にあるスイッチ素子10を模式的に表している。この状態で、ドレイン電極12-ソース電極13間に高電圧たとえば100V程度のドレイン電圧Vdsが印加されると、スイッチ素子10は、ゲート部110の高電位側ドレイン電極12側の端部に強い電界が集中的にかかる。この電界は2次元電子ガス中の電子を加速し、加速された電子41は、図7aに示すように、半導体積層体103の結晶欠陥などにトラップされる。そのため、スイッチ素子10は、主にゲート部110とドレイン電極12との間において電子トラップが発生し、図7bに示すように、チャネル領域としての2次元電子ガスの濃度が低下する。その後、スイッチ素子10は、ゲート電圧Vgsが印加されてドレイン電極12-ソース電極13間が導通状態になると、トラップされていた電子41が解放されるが、このとき電子41の解放に時間がかかる場合がある。この場合、スイッチ素子10は、オン状態になってもトラップされている電子41がチャネル領域を狭窄し、ドレイン電流Idsが十分に増大しないため、電流コラプスが生じると考えられる。したがって、スイッチ素子10は、ドレイン電極12-ソース電極13間へ高電圧が一旦印加されると、その後オン抵抗が増加してドレイン電流Idsが減少することがある。これに対して、本実施形態のスイッチ装置1は、スイッチ素子10がオンする以前のリセット期間に、電界制御部22がバイアス電圧Veを印加して電界印加電極14から電界を印加するので、電子トラップにより減少した2次元電子ガスの電子を補償できる。すなわち、スイッチ素子10は、オンする以前に電界印加電極14からヘテロ接合界面に負の電界が印加されると、ヘテロ接合界面に、上述した電子トラップの原因となる電界とは逆極性の電界が印加されることになる。逆極性の電界は、トラップされている電子を強制的に放出するので、電子トラップにより減少した電子を瞬時にヘテロ接合界面に戻すことができ、チャネル領域として2次元電子ガスの濃度が高くなり、スイッチ素子10のオン抵抗は小さくなる。なお、電界制御部22は、リセット期間に、ソース電極13を基準電位負極とし、電界印加電極14を正極とする直流電圧をバイアス電圧Veとして印加することにより、ヘテロ接合界面に電界印加電極14から正の電界が印加されるようにしてもよい。この場合でも、スイッチ素子10は、オンする以前にチャネル領域として2次元電子ガスの濃度が高められることになり、オン抵抗が小さくなる。以上説明した本実施形態のスイッチ装置1によれば、スイッチ素子10がオンする以前に電界制御部22が電界印加電極14から電界を印加することによって、電流コラプスに起因したオン抵抗の増加を抑制することができる。ここで、電界印加電極14の配置は、実施形態1で説明したように適宜設定可能である。ただし、電界印加電極14は、ゲート部110-ドレイン電極12間の電子トラップに対応するため、ゲート部110とドレイン電極12との間であってゲート部110に隣接した位置に配置されることが望ましい。スイッチ装置1に用いられるスイッチ素子10が一対のゲート部110を有するデュアルゲート構造であれば、電界印加電極14は、両ゲート部110の間であって各ゲート部110に隣接した位置に配置されることが望ましい。このように電界印加電極14が配置されている場合、スイッチ装置1は、電界制御部22が電界印加電極14から電界を印加することによって、電流コラプスの原因となるトラップされた電子を効率的に除去することができる。また、電界制御部22は、スイッチ素子10がオンする以前のリセット期間だけでなく、実施形態1のようにスイッチ素子10がオンしている期間中にも、電界印加電極14にバイアス電圧Veを印加してヘテロ接合界面への電界の印加を行ってもよい。これにより、スイッチ装置1は、スイッチ素子10のオン抵抗をより一層小さく抑えることができるという利点がある。その他の構成および機能は実施形態1と同様である。