"アクティブマトリクス型の表示装置であって、複数の行および複数の列を有するマトリクスを形成するように配置された複数の画素回路と、前記複数の画素回路の列に対応して設けられた複数の映像信号線と、前記複数の画素回路の行に対応して設けられた複数の走査信号線および複数の制御線と、前記複数の画素回路に電源電位を供給するために設けられた複数の電源線と、前記複数の映像信号線を駆動する列駆動回路と、前記複数の走査信号線および前記複数の制御線を選択的または一括的に駆動する行駆動回路とを備え、前記画素回路は、前記電源線から与えられる電流に基づいて発光する電気光学素子と、前記電気光学素子を流れる電流の経路上に設けられた駆動用トランジスタと、前記駆動用トランジスタの制御端子と前記映像信号線との間に設けられ、前記走査信号線が前記行駆動回路によってアクティブにされたときに前記駆動用トランジスタの前記制御端子と前記映像信号線とを電気的に接続する書き込み制御トランジスタと、前記駆動用トランジスタの一方の導通端子と前記電源線との間に設けられ、前記制御線が前記行駆動回路によってアクティブにされたときに前記駆動用トランジスタの前記一方の導通端子と前記電源線とを電気的に接続する発光制御トランジスタと、前記駆動用トランジスタの前記制御端子と前記駆動用トランジスタの他方の導通端子との間に設けられたコンデンサとを含み、前記複数の行を1個または複数個の行グループにグループ化したときの各行グループに着目したとき、前記行駆動回路は、フレーム期間開始後の所定期間であって前記電気光学素子を初期化するための初期化期間および当該初期化期間後の所定期間であって前記駆動用トランジスタの閾値電圧のばらつきを補償するための閾値検出期間には、前記行グループに属する行に対応して設けられている走査信号線および制御線の全てを一括的にアクティブにし、前記閾値検出期間後には、表示すべき画像に応じた電荷を前記コンデンサに蓄積させるための書き込み期間が行毎に設けられるよう、前記行グループに属する行に対応して設けられている走査信号線を、kフレーム期間毎kは自然数に選択順序を逆にしつつ、選択的に順次にアクティブにすることを特徴とする、表示装置。前記kは1であることを特徴とする、請求項1に記載の表示装置。前記複数の電源線を駆動する電源制御回路を更に備えるとともに、前記複数の電源線のうちの一群に共通的に接続される共通電源線を前記行グループ毎に更に備え、各行グループに着目したとき、前記電源制御回路は、前記初期化期間に、前記行グループに対応する共通電源線を介して、当該共通電源線に接続されている電源線に前記電気光学素子を初期化するための初期化電位を与えることを特徴とする、請求項1に記載の表示装置。前記複数の行は、複数個の行グループにグループ化されていることを特徴とする、請求項3に記載の表示装置。同一の行グループに属する複数の電源線が互いに隣接することのないよう、前記複数の行がグループ化されていることを特徴とする、請求項4に記載の表示装置。前記複数の行は、3個以上の行グループにグループ化されていることを特徴とする、請求項4に記載の表示装置。前記複数の制御線のうちの一群に共通的に接続される共通制御線を前記行グループ毎に更に備え、各行グループに着目したとき、前記行駆動回路は、前記行グループに属する行の全てについての書き込み期間終了後に、前記行グループに属する全ての行の画素回路内の前記電気光学素子が同じタイミングで発光するよう、前記行グループに対応する共通制御線をアクティブにすることを特徴とする、請求項1に記載の表示装置。前記複数の行は、1個の行グループにグループ化されていることを特徴とする、請求項7に記載の表示装置。前記複数の行は、複数個の行グループにグループ化されていることを特徴とする、請求項7に記載の表示装置。前記複数の電源線を駆動する電源制御回路を更に備えるとともに、前記複数の電源線のうちの一群に共通的に接続される共通電源線を前記行グループ毎に更に備え、各行グループに着目したとき、前記電源制御回路は、前記初期化期間に、前記行グループに対応する共通電源線を介して、当該共通電源線に接続されている電源線に前記電気光学素子を初期化するための初期化電位を与えることを特徴とする、請求項7に記載の表示装置。前記複数の行は、複数個の行グループにグループ化されていることを特徴とする、請求項10に記載の表示装置。同一の行グループに属する複数の電源線が互いに隣接することのないよう、前記複数の行がグループ化されていることを特徴とする、請求項11に記載の表示装置。前記複数の行は、3個以上の行グループにグループ化されていることを特徴とする、請求項11に記載の表示装置。各行グループに着目したとき、前記閾値検出期間後、前記行グループに属する行についての最初の書き込み期間開始前に、前記行駆動回路は、前記行グループに属する行に対応して設けられている走査信号線の全てを一括的にアクティブにし、前記列駆動回路は、前記駆動用トランジスタを逆バイアス状態にするための逆バイアス電位を前記複数の映像信号線に印加することを特徴とする、請求項1に記載の表示装置。複数の行および複数の列を有するマトリクスを形成するように配置された複数の画素回路と、前記複数の画素回路の列に対応して設けられた複数の映像信号線と、前記複数の画素回路の行に対応して設けられた複数の走査信号線および複数の制御線と、前記複数の画素回路に電源電位を供給するために設けられた複数の電源線とを備えるアクティブマトリクス型の表示装置の駆動方法であって、前記複数の映像信号線を駆動する列駆動ステップと、前記複数の走査信号線および前記複数の制御線を選択的または一括的に駆動する行駆動ステップとを備え、前記画素回路は、前記電源線から与えられる電流に基づいて発光する電気光学素子と、前記電気光学素子を流れる電流の経路上に設けられた駆動用トランジスタと、前記駆動用トランジスタの制御端子と前記映像信号線との間に設けられ、前記走査信号線が前記行駆動ステップでアクティブにされたときに前記駆動用トランジスタの前記制御端子と前記映像信号線とを電気的に接続する書き込み制御トランジスタと、前記駆動用トランジスタの一方の導通端子と前記電源線との間に設けられ、前記制御線が前記行駆動ステップでアクティブにされたときに前記駆動用トランジスタの前記一方の導通端子と前記電源線とを電気的に接続する発光制御トランジスタと、前記駆動用トランジスタの前記制御端子と前記駆動用トランジスタの他方の導通端子との間に設けられたコンデンサとを含み、前記複数の行を1個または複数個の行グループにグループ化したときの各行グループに着目したとき、前記行駆動ステップでは、フレーム期間開始後の所定期間であって前記電気光学素子を初期化するための初期化期間および当該初期化期間後の所定期間であって前記駆動用トランジスタの閾値電圧のばらつきを補償するための閾値検出期間には、前記行グループに属する行に対応して設けられている走査信号線および制御線の全てが一括的にアクティブにされ、前記閾値検出期間後には、表示すべき画像に応じた電荷を前記コンデンサに蓄積させるための書き込み期間が行毎に設けられるよう、前記行グループに属する行に対応して設けられている走査信号線が、kフレーム期間毎kは自然数に選択順序を逆にされつつ、選択的に順次にアクティブにされることを特徴とする、駆動方法。前記kは1であることを特徴とする、請求項15に記載の駆動方法。各行グループに着目したとき、前記閾値検出期間後、前記行グループに属する行についての最初の書き込み期間開始前に、前記行駆動ステップでは、前記行グループに属する行に対応して設けられている走査信号線の全てが一括的にアクティブにされ、前記列駆動ステップでは、前記駆動用トランジスタを逆バイアス状態にするための逆バイアス電位が前記複数の映像信号線に印加されることを特徴とする、請求項15に記載の駆動方法。図28に示す画素回路80に対して、日本の特開2006-215275号公報や日本の特開2007-316453号公報に記載された方法を適用すれば、画素回路に接続される配線の本数を削減することができる。しかしながら、この方法で得られた画素回路には、TFTの個数が多いという問題がある。これに対して、図29に示す画素回路90では、TFTの個数は少ない。しかしながら、画素回路90を使用するときには、電源線DSLを制御線WSLと連動して駆動する必要がある。このため、電源制御回路には電源線DSLと同数の出力バッファが必要となる。また、電源線DSLの電位を制御線WSLの選択期間に合わせて短時間で変化させる必要があるので、電源制御回路に設ける出力バッファには大きな電流能力が必要となる。したがって、画素回路90については、電源制御回路の回路規模や消費電力が大きくなるという問題がある。また、日本の特開2008-33193号公報や日本の特開2009-237041号公報に記載された方法を適用すれば、補償動作閾値検出とも呼ばれるに必要な期間が充分に確保されるものの構成が複雑となる。これに対して、その他の従来例のように補償動作を選択期間内に行うようにすると、構成を簡易にすることができるもののTFTの閾値電圧の検出に必要な期間が充分には確保されない。さらに、補償動作の期間が充分に確保される場合であっても、行ごとの補償動作や書き込みのタイミングによっては画面上に輝度ムラが発生することが懸念される。そこで、本発明は、簡易な構成で閾値検出のための期間を充分に確保することができ、かつ、輝度ムラの発生を抑止することのできる表示装置を提供することを目的とする。本発明の第1の局面は、アクティブマトリクス型の表示装置であって、複数の行および複数の列を有するマトリクスを形成するように配置された複数の画素回路と、前記複数の画素回路の列に対応して設けられた複数の映像信号線と、前記複数の画素回路の行に対応して設けられた複数の走査信号線および複数の制御線と、前記複数の画素回路に電源電位を供給するために設けられた複数の電源線と、前記複数の映像信号線を駆動する列駆動回路と、前記複数の走査信号線および前記複数の制御線を選択的または一括的に駆動する行駆動回路とを備え、前記画素回路は、前記電源線から与えられる電流に基づいて発光する電気光学素子と、前記電気光学素子を流れる電流の経路上に設けられた駆動用トランジスタと、前記駆動用トランジスタの制御端子と前記映像信号線との間に設けられ、前記走査信号線が前記行駆動回路によってアクティブにされたときに前記駆動用トランジスタの前記制御端子と前記映像信号線とを電気的に接続する書き込み制御トランジスタと、前記駆動用トランジスタの一方の導通端子と前記電源線との間に設けられ、前記制御線が前記行駆動回路によってアクティブにされたときに前記駆動用トランジスタの前記一方の導通端子と前記電源線とを電気的に接続する発光制御トランジスタと、前記駆動用トランジスタの前記制御端子と前記駆動用トランジスタの他方の導通端子との間に設けられたコンデンサとを含み、前記複数の行を1個または複数個の行グループにグループ化したときの各行グループに着目したとき、前記行駆動回路は、フレーム期間開始後の所定期間であって前記電気光学素子を初期化するための初期化期間および当該初期化期間後の所定期間であって前記駆動用トランジスタの閾値電圧のばらつきを補償するための閾値検出期間には、前記行グループに属する行に対応して設けられている走査信号線および制御線の全てを一括的にアクティブにし、前記閾値検出期間後には、表示すべき画像に応じた電荷を前記コンデンサに蓄積させるための書き込み期間が行毎に設けられるよう、前記行グループに属する行に対応して設けられている走査信号線を、kフレーム期間毎kは自然数に選択順序を逆にしつつ、選択的に順次にアクティブにすることを特徴とする。本発明の第2の局面は、本発明の第1の局面において、前記kは1であることを特徴とする。本発明の第3の局面は、本発明の第1の局面において、前記複数の電源線を駆動する電源制御回路を更に備えるとともに、前記複数の電源線のうちの一群に共通的に接続される共通電源線を前記行グループ毎に更に備え、各行グループに着目したとき、前記電源制御回路は、前記初期化期間に、前記行グループに対応する共通電源線を介して、当該共通電源線に接続されている電源線に前記電気光学素子を初期化するための初期化電位を与えることを特徴とする。本発明の第4の局面は、本発明の第3の局面において、前記複数の行は、複数個の行グループにグループ化されていることを特徴とする。本発明の第5の局面は、本発明の第4の局面において、同一の行グループに属する複数の電源線が互いに隣接することのないよう、前記複数の行がグループ化されていることを特徴とする。本発明の第6の局面は、本発明の第4の局面において、前記複数の行は、3個以上の行グループにグループ化されていることを特徴とする。本発明の第7の局面は、本発明の第1の局面において、前記複数の制御線のうちの一群に共通的に接続される共通制御線を前記行グループ毎に更に備え、各行グループに着目したとき、前記行駆動回路は、前記行グループに属する行の全てについての書き込み期間終了後に、前記行グループに属する全ての行の画素回路内の前記電気光学素子が同じタイミングで発光するよう、前記行グループに対応する共通制御線をアクティブにすることを特徴とする。本発明の第8の局面は、本発明の第7の局面において、前記複数の行は、1個の行グループにグループ化されていることを特徴とする。本発明の第9の局面は、本発明の第7の局面において、前記複数の行は、複数個の行グループにグループ化されていることを特徴とする。本発明の第10の局面は、本発明の第7の局面において、前記複数の電源線を駆動する電源制御回路を更に備えるとともに、前記複数の電源線のうちの一群に共通的に接続される共通電源線を前記行グループ毎に更に備え、各行グループに着目したとき、前記電源制御回路は、前記初期化期間に、前記行グループに対応する共通電源線を介して、当該共通電源線に接続されている電源線に前記電気光学素子を初期化するための初期化電位を与えることを特徴とする。本発明の第11の局面は、本発明の第10の局面において、前記複数の行は、複数個の行グループにグループ化されていることを特徴とする。本発明の第12の局面は、本発明の第11の局面において、同一の行グループに属する複数の電源線が互いに隣接することのないよう、前記複数の行がグループ化されていることを特徴とする。本発明の第13の局面は、本発明の第11の局面において、前記複数の行は、3個以上の行グループにグループ化されていることを特徴とする。本発明の第14の局面は、本発明の第1の局面において、各行グループに着目したとき、前記閾値検出期間後、前記行グループに属する行についての最初の書き込み期間開始前に、前記行駆動回路は、前記行グループに属する行に対応して設けられている走査信号線の全てを一括的にアクティブにし、前記列駆動回路は、前記駆動用トランジスタを逆バイアス状態にするための逆バイアス電位を前記複数の映像信号線に印加することを特徴とする。本発明の第15の局面は、複数の行および複数の列を有するマトリクスを形成するように配置された複数の画素回路と、前記複数の画素回路の列に対応して設けられた複数の映像信号線と、前記複数の画素回路の行に対応して設けられた複数の走査信号線および複数の制御線と、前記複数の画素回路に電源電位を供給するために設けられた複数の電源線とを備えるアクティブマトリクス型の表示装置の駆動方法であって、前記複数の映像信号線を駆動する列駆動ステップと、前記複数の走査信号線および前記複数の制御線を選択的または一括的に駆動する行駆動ステップとを備え、前記画素回路は、前記電源線から与えられる電流に基づいて発光する電気光学素子と、前記電気光学素子を流れる電流の経路上に設けられた駆動用トランジスタと、前記駆動用トランジスタの制御端子と前記映像信号線との間に設けられ、前記走査信号線が前記行駆動ステップでアクティブにされたときに前記駆動用トランジスタの前記制御端子と前記映像信号線とを電気的に接続する書き込み制御トランジスタと、前記駆動用トランジスタの一方の導通端子と前記電源線との間に設けられ、前記制御線が前記行駆動ステップでアクティブにされたときに前記駆動用トランジスタの前記一方の導通端子と前記電源線とを電気的に接続する発光制御トランジスタと、前記駆動用トランジスタの前記制御端子と前記駆動用トランジスタの他方の導通端子との間に設けられたコンデンサとを含み、前記複数の行を1個または複数個の行グループにグループ化したときの各行グループに着目したとき、前記行駆動ステップでは、フレーム期間開始後の所定期間であって前記電気光学素子を初期化するための初期化期間および当該初期化期間後の所定期間であって前記駆動用トランジスタの閾値電圧のばらつきを補償するための閾値検出期間には、前記行グループに属する行に対応して設けられている走査信号線および制御線の全てが一括的にアクティブにされ、前記閾値検出期間後には、表示すべき画像に応じた電荷を前記コンデンサに蓄積させるための書き込み期間が行毎に設けられるよう、前記行グループに属する行に対応して設けられている走査信号線が、kフレーム期間毎kは自然数に選択順序を逆にされつつ、選択的に順次にアクティブにされることを特徴とする。本発明の第16の局面は、本発明の第15の局面において、前記kは1であることを特徴とする。本発明の第17の局面は、本発明の第15の局面において、各行グループに着目したとき、前記閾値検出期間後、前記行グループに属する行についての最初の書き込み期間開始前に、前記行駆動ステップでは、前記行グループに属する行に対応して設けられている走査信号線の全てが一括的にアクティブにされ、前記列駆動ステップでは、前記駆動用トランジスタを逆バイアス状態にするための逆バイアス電位が前記複数の映像信号線に印加されることを特徴とする。本発明の第1の局面によれば、各行グループに着目すると、画素回路内のコンデンサへの書き込みのための走査信号線の選択の順序走査順序は所定フレーム期間毎に逆にされる。このため、閾値検出終了時点から書き込み開始時点までの期間待機期間の合計の長さは、全ての行でほぼ等しくなる。上記待機期間には駆動用トランジスタや電気光学素子でのリーク電流が生じ得るが、リーク電流による電荷の移動量は全ての行でほぼ等しくなる。その結果、リーク電流に起因する輝度ムラの発生が抑制される。また、各フレーム期間において、各行グループに属する全ての行の画素回路の初期化閾値検出が一括して行われるので、初期化期間および閾値検出期間を充分に長い期間に設定することができる。このため、仮に駆動能力の比較的小さい回路によって電源線が駆動されていても初期化動作を確実に行うことができ、また、閾値検出が確実に行われるので閾値電圧のばらつきの補償閾値補償の精度を向上させることができる。さらに、走査信号線の選択期間中に閾値検出が行われる構成と比較して、書き込み期間を充分に確保することができる。本発明の第2の局面によれば、各行グループに着目すると、画素回路内のコンデンサへの書き込みのための走査順序は1フレーム期間毎に逆にされる。このため、画素回路内の駆動用トランジスタや電気光学素子でのリーク電流に起因する輝度ムラの発生が効果的に抑制される。本発明の第3の局面によれば、行グループ毎に共通電源線が設けられ、共通電源線を介して電源制御回路から電源線に電源電位および初期化電位が供給される。このため、電源制御回路に設けられるべき出力バッファの個数が電源線の本数よりも少なくなり、電源線を個別に駆動する構成と比較して、電源制御回路の回路規模を小さくすることができる。また、電源線を用いて初期化電位の供給が行われるので、初期化電位供給用の信号線等が不要となり、画素回路内の素子数を少なくすることができる。本発明の第4の局面によれば、行グループ毎に好適なタイミングで画素回路の初期化を行うことができる。本発明の第5の局面によれば、隣接する2本の電源線が同一の行グループに属するようグループ化される場合には画面の上半分と下半分で電源線に流れる電流が大きく異なると画面の中央で輝度差が発生することがあるのに対し、複数の共通電源線に流れる電流の量がほぼ同じになるので画面の中央に発生する輝度差を防止することができる。本発明の第6の局面によれば、或る1つの行グループに属する行の画素回路で初期化閾値検出が行われている期間中、他の2以上の行グループに属する行の画素回路では発光が行われる。このため、発光期間を比較的長くすることが可能となる。本発明の第7の局面によれば、行グループ毎に共通制御線が設けられ、共通制御線を介して行駆動回路と各制御線とが電気的に接続される。このため、制御線を駆動するための回路に設けられるべきピン端子の数を制御線の本数よりも少なくすることができる。また、1つの行グループに属する全ての行の画素回路について同じタイミングで発光させることが可能となる。このため、閾値検出終了時点から発光開始時点までの期間の長さが、各行グループに属する全ての行で等しくなる。これにより、画素回路内の駆動用トランジスタに生じるリーク電流の大きさが、各行グループに属する全ての行でほぼ同じになる。その結果、駆動用トランジスタでのリーク電流に起因する輝度ムラの発生が抑制される。本発明の第8の局面によれば、制御線を駆動するための回路の規模を効果的に縮小することができる。また、全ての行の画素回路について同じタイミングで発光させることが可能となるので、駆動用トランジスタでのリーク電流に起因する輝度ムラの発生が効果的に抑制される。本発明の第9の局面によれば、駆動用トランジスタでのリーク電流に起因する輝度ムラの発生を抑制するとともに、行グループ毎に好適なタイミングで画素回路の初期化を行うことができる。本発明の第10の局面によれば、行グループ毎に共通制御線を備えた構成の表示装置において、本発明の第3の局面と同様の効果が得られる。本発明の第11の局面によれば、行グループ毎に共通制御線を備えた構成の表示装置において、本発明の第4の局面と同様の効果が得られる。本発明の第12の局面によれば、行グループ毎に共通制御線を備えた構成の表示装置において、本発明の第5の局面と同様の効果が得られる。本発明の第13の局面によれば、行グループ毎に共通制御線を備えた構成の表示装置において、本発明の第6の局面と同様の効果が得られる。本発明の第14の局面によれば、各画素回路において、閾値検出の終了時点から書き込みが開始される時点までの期間、駆動用トランジスタの制御端子に逆バイアスが印加される。このため、駆動用トランジスタの閾値特性のシフトが抑制される。ここで、走査信号線は、所定フレーム期間毎に選択順序が逆にされつつ、選択的に順次にアクティブにされる。このため、駆動用トランジスタの制御端子に逆バイアスが印加される累積時間は、全ての行の画素回路でほぼ等しくなる。その結果、行ごとのばらつきを生ずることなく、駆動用トランジスタの閾値特性のシフトが抑制される。本発明の第15の局面によれば、本発明の第1の局面と同様の効果を表示装置の駆動方法において奏することができる。本発明の第16の局面によれば、本発明の第2の局面と同様の効果を表示装置の駆動方法において奏することができる。本発明の第17の局面によれば、本発明の第14の局面と同様の効果を表示装置の駆動方法において奏することができる。以下、添付図面を参照しつつ、本発明の実施形態について説明する。<1.第1の実施形態><1.1全体構成>図2は、本発明の第1の実施形態に係る表示装置の全体構成を示すブロック図である。図2に示す表示装置100は、表示制御回路1,ゲートドライバ回路2,ソースドライバ回路3,電源制御回路4,およびm×n個の画素回路10を備えた有機ELディスプレイである。以下、mおよびnは2以上の整数、iは1以上n以下の整数、jは1以上m以下の整数であるとする。なお、本実施形態においては、ゲートドライバ回路2によって行駆動回路が実現され、ソースドライバ回路3によって列駆動回路が実現される。表示装置100には、互いに並行なn本の走査信号線Giおよびこれに直交する互いに並行なm本のデータ線Sjが設けられる。m×n個の画素回路10は、走査信号線Giとデータ線Sjとの各交差点に対応してマトリクス状に配置される。また、走査信号線Giと並行に、n本の制御線Eiおよびn本の電源線VPiが設けられる。さらに、電源制御回路4と電源線VPiとを接続するための電流供給用幹配線である共通電源線9が設けられる。走査信号線Giおよび制御線Eiはゲートドライバ回路2に接続され、データ線Sjはソースドライバ回路3に接続される。電源線VPiは、共通電源線9を介して電源制御回路4に接続される。画素回路10には、図示しない共通電極により共通電位Vcomが供給される。なお、ここでは電源線VPiの一端が共通電源線9に接続される構成であるが、電源線VPiの両端または3つ以上の接続点が共通電源線9に接続される構成であってもよい。表示制御回路1は、ゲートドライバ回路2,ソースドライバ回路3,および電源制御回路4に各種制御信号を出力する。より詳細には、表示制御回路1は、ゲートドライバ回路2にタイミング信号OE,スタートパルスYI,およびクロックYCKを出力し、ソースドライバ回路3にスタートパルスSP,クロックCLK,表示データDA,およびラッチパルスLPを出力し、電源制御回路4に制御信号CSを出力する。ゲートドライバ回路2は、シフトレジスタ回路,論理演算回路,およびバッファを含んでいる。シフトレジスタ回路は、クロックYCKに同期してスタートパルスYIを順次転送する。論理演算回路は、シフトレジスタ回路の各段から出力されたパルスとタイミング信号OEとの間で論理演算を行う。論理演算回路の出力は、バッファを経由して、対応する走査信号線Giおよび制御線Eiに与えられる。1本の走査信号線Giには、m個の画素回路10が接続されている。画素回路10は、走査信号線Giを用いてm個ずつ一括して選択される。上記タイミング信号OEについては、論理演算回路の構成によっては複数の信号で構成される。なお、本実施形態においては、ゲートドライバ回路2には、走査信号線Giを駆動する走査信号線駆動回路として機能する部分と制御線Eiを駆動する制御線駆動回路として機能する部分とが含まれている。ソースドライバ回路3は、mビットのシフトレジスタ5,レジスタ6,ラッチ回路7,およびm個のD/A変換器8を含んでいる。シフトレジスタ5は、縦続接続されたm個のレジスタを有し、初段のレジスタに供給されたスタートパルスSPをクロックCLKに同期して転送し、各段のレジスタからタイミングパルスDLPを出力する。タイミングパルスDLPの出力タイミングに合わせて、レジスタ6には表示データDAが供給される。レジスタ6は、タイミングパルスDLPに従い、表示データDAを記憶する。レジスタ6に1行分の表示データDAが記憶されると、表示制御回路1はラッチ回路7に対してラッチパルスLPを出力する。ラッチ回路7は、ラッチパルスLPを受け取ると、レジスタ6に記憶された表示データを保持する。D/A変換器8は、データ線Sjに対応して設けられる。D/A変換器8は、ラッチ回路7に保持された表示データをアナログ電圧に変換し、得られたアナログ電圧をデータ線Sjに印加する。電源制御回路4は、p本の共通電源線9に対応して、p個の出力端子を有する。電源制御回路4は、制御信号CSに基づき、共通電源線9に電源電位および初期化電位を切り替えて印加する。p=1のとき、全ての電源線VPiは1本の共通電源線9に接続される。この場合、電源制御回路4は、1本の共通電源線9に所定のタイミングで初期化電位を印加する。p≧2のとき、電源線VPiはp個のグループに分類され、各グループに含まれる電源線は同じ共通電源線9に接続される。この場合、電源制御回路4は、p本の共通電源線9に互いに異なるタイミングで初期化電位を印加する。以下、電源電位はハイレベル電位であって初期化電位はローレベル電位であることを前提に説明する。なお、ここではまずp=1の場合を例に挙げて説明し、p≧2の場合については変形例として後述するp=2の場合:第1の変形例および第2の変形例、p=3の場合:第3の変形例。図3は、本実施形態における電源線VPiの接続形態を示す図である。図3に示すように、表示装置100には、電源制御回路4aと電源線VPiとを接続するために、1本の共通電源線111が設けられている。共通電源線111の一端は電源制御回路4aが有する1個の出力端子に接続され、全ての電源線VPiは共通電源線111に接続されている。すなわち、本実施形態おいては、1~n行目によって1つの行グループが構成されている。なお、この共通電源線111は電流供給用幹配線であることを前提に説明しているが、全ての電源線VPiを電源制御回路4aに共通的に接続することができる配線であれば幹配線でなくてもよい。また、共通電源線の本数,共通電源線と電源線VPiとの接続位置については周知のあらゆる構成を適用することができる。<1.2画素回路の構成>図4は、画素回路10の構成を示す回路図である。図4に示すように、画素回路10は、TFT11~13,コンデンサ15,および有機EL素子16を含んでいる。TFT11~13は、いずれもNチャネル型トランジスタである。TFT11は、書き込み制御トランジスタとして機能する。TFT12は、駆動用トランジスタとして機能する。TFT13は、発光制御トランジスタとして機能する。有機EL素子16は、電気光学素子として機能する。なお、本明細書において、電気光学素子とは、有機EL素子の他、FEDFieldEmissionDisplay,LED,電荷駆動素子,液晶,EインクElectronicInkなど、電気を与えることにより光学的な特性が変化する全ての素子をいうものとする。また、以下では電気光学素子として有機EL素子を例示するが、電流量に応じて発光量が制御される発光素子であれば同様の説明が可能である。図4に示すように、画素回路10は、走査信号線Gi,制御線Ei,データ線Sj,電源線VPi,および共通電位Vcomを有する電極に接続される。TFT11については、一方の導通端子はデータ線Sjに接続され、他方の導通端子はTFT12のゲート端子に接続される。TFT13については、ドレイン端子は電源線VPiに接続され、ソース端子はTFT12のドレイン端子に接続される。TFT12のソース端子は、有機EL素子16のアノード端子に接続される。有機EL素子16のカソード端子には、共通電位Vcomが印加される。コンデンサ15は、TFT12のゲート端子とソース端子の間に設けられる。TFT11のゲート端子は走査信号線Giに接続され、TFT13のゲート端子は制御線Eiに接続される。<1.3駆動方法>図5および図6は、本実施形態における画素回路10の駆動方法を示すタイミングチャートである。なお、図5は、連続する2フレーム期間のうちの先行するフレーム1フレーム目とする。におけるタイミングチャートであり、図6は、当該2フレーム期間のうちの後続のフレーム2フレーム目とする。におけるタイミングチャートである。図5および図6において、VGiはi行目の画素回路10に含まれるTFT12のゲート電位を表し、VSiは当該TFT12のソース電位有機EL素子16のアノード電位を表している。画素回路10は、1フレーム期間に1回ずつ、初期化,閾値検出TFT12の閾値検出,書き込み,および発光を行い、発光期間以外の期間では消灯する。なお、発光および消灯するのは有機EL素子16であるが、画素回路10にはこの有機EL素子16が含まれるため、以下では画素回路10が発光する,画素回路10が消灯すると表現する。また、フレーム期間とは、1つの画像を表示するための単位期間であって、黒挿入期間等が含まれていてもよく、種々の長さに設定可能である。図5を参照しつつ、1フレーム目における1行目の画素回路10の動作を説明する。時刻t11より前では、走査信号線G1および制御線E1の電位はローレベルであり、電源線VP1の電位はハイレベルである。時刻t11において、走査信号線G1および制御線E1の電位はハイレベルに変化するアクティブとなる。これにより、TFT11およびTFT13はオン状態になる。また、時刻t11には、電源線VP1の電位はローレベルに変化する。なお、以下、電源線VPiのローレベル電位をVP_Lという。電位VP_Lには、充分に低い電位、具体的には、時刻t11直前のTFT12のゲート電位よりも低い電位が使用される。また、時刻t11にはデータ線Sjには基準電位Vrefが印加されており、上述したようにTFT11がオン状態になることから、基準電位VrefがTFT12のゲートに与えられる。その基準電位Vrefは比較的高いレベルに設定されており、TFT12はオン状態になる。上述したようにTFT13もオン状態になっていることから、TFT12のソース電位VS1はVP_Lにほぼ等しくなる。時刻t12において、電源線VP1の電位はハイレベルに変化する。このときデータ線Sjには基準電位Vrefが印加されている。この基準電位Vrefは、上述した時刻t11の直後にTFT12がオン状態になり、かつ、時刻t12以降に有機EL素子16に対する印加電圧が発光閾値電圧を超えないように決定される。このため、時刻t12以降、TFT12はオン状態で維持されるが、有機EL素子16に電流は流れない。したがって、電源線VP1からTFT13とTFT12を経由してTFT12のソース端子に電流が流れ込み、TFT12のソース電位VS1は上昇する。TFT12のソース電位VS1は、ゲート-ソース間電圧Vgsが閾値電圧Vthに等しくなるまで上昇し、Vref-Vthに到達する。時刻t13において、走査信号線G1の電位はローレベルに変化する。これにより、TFT11はオフ状態になる。また、制御線E1の電位もローレベルに変化するので、時刻t13以降、TFT13はオフ状態になる。このため、TFT12のソース電位VS1は、ほぼVref-Vthのまま維持される。時刻t14において、走査信号線G1の電位はハイレベルに変化し、データ線Sjの電位は表示データに応じたレベルになる。なお、以下、このときのデータ線Sjの電位をデータ電位Vdaiという。時刻t14以降、TFT11はオン状態になり、TFT12のゲート電位VG1はVrefからVda1に変化する。時刻t14以降におけるTFT12のゲート-ソース間電圧Vgsは、次式1で与えられる。Vgs={COLED/COLEDCst}×Vda1-VrefVth...1ただし、上式1において、COLEDは有機EL素子16の容量値であり、Cstはコンデンサ15の容量値である。有機EL素子16の容量値は充分に大きく、COLED≫Cstが成立する。このため、上式1を次式2に変形する近似させることができる。Vgs=Vda1-VrefVth...2このように、TFT12のゲート電位VG1がVrefからVda1に変化したときに、TFT12のソース電位VS1はほとんど変化せず、TFT12のゲート-ソース間電圧VgsはほぼVda1-VrefVthになる。時刻t15において、走査信号線G1の電位はローレベルに変化する。時刻t15以降、TFT11はオフ状態になる。このため、TFT12のゲート-ソース間電圧Vgsは、データ線Sjの電位が変化しても、ほぼVda1-VrefVthのまま維持される。時刻t16において、制御線E1の電位はハイレベルに変化する。時刻t16以降、TFT13はオン状態になり、TFT12のドレイン端子はTFT13を介して電源線VP1に接続される。このとき電源線VP1の電位はハイレベルであるので、電源線VP1からTFT13とTFT12とを経由してTFT12のソース端子に電流が流れ、TFT12のソース電位VS1は上昇する。この時点でTFT12のゲート端子はフローティング状態にある。したがって、TFT12のソース電位VS1が上昇すると、TFT12のゲート電位VG1も上昇する。このとき、TFT12のゲート-ソース間電圧Vgsはほぼ一定に保たれる。電源線VP1に印加されるハイレベル電位は、発光期間時刻t16~t17においてTFT12が飽和領域で動作するように決定される。このため、発光期間においてTFT12を流れる電流Iは、チャネル長変調効果を無視すれば、次式3で与えられる。I=1/2W/LμCoxVgs-Vth2...3ただし、上式3において、Wはゲート幅、Lはゲート長、μはキャリア移動度、Coxはゲート酸化膜容量である。そして、上式2と上式3から、次式4が導かれる。I=1/2W/LμCoxVda1-Vref2...4上式4に示す電流Iは、データ電位Vda1に応じて変化するが、TFT12の閾値電圧Vthには依存しない。したがって、閾値電圧Vthがばらつく場合や、閾値電圧Vthが経時的に変化する場合でも、有機EL素子16にデータ電位Vda1に応じた電流を流し、有機EL素子16を所望の輝度で発光させることができる。時刻t17において、制御線E1の電位はローレベルに変化する。時刻t17以降、TFT13はオフ状態になる。このため、有機EL素子16に電流は流れず、画素回路10は消灯する。以上のように、1行目の画素回路10は、時刻t11から時刻t12までの期間に初期化を行い、時刻t12から時刻t13までの期間に閾値検出を行い、時刻t14から時刻t15までの期間に書き込みを行い、時刻t16から時刻t17までの期間に発光し、時刻t16から時刻t17までの期間以外の期間には消灯する。2行目の画素回路10は、1行目の画素回路10と同様に時刻t11から時刻t12までの期間に初期化を行って時刻t12から時刻t13までの期間に閾値検出を行い、1行目の画素回路10から所定時間Taだけ遅れて、書き込みおよび発光を行う。一般に、i行目の画素回路10は、他の行の画素回路10と同じ期間に初期化および閾値検出を行い、i-1行目の画素回路10から時間Taだけ遅れて、書き込みおよび発光を行う。このように、1フレーム目においては、行ごとの画素回路10の書き込みおよび発光は昇順で行われる。次に、2フレーム目における画素回路10の動作について説明する。図6から把握されるように、2フレーム目においても、まず全ての行の画素回路10で初期化と閾値検出とが行われる。その後、1フレーム目とは逆の順序で降順で、書き込みおよび発光が行われる。すなわち、全ての行の画素回路10は、時刻t21から時刻t22までの期間に初期化を行い、時刻t22から時刻t23までの期間に閾値検出を行う。その後、n行目から1行目までの画素回路10が、降順で所定時間Taずつ遅れて、書き込みおよび発光を行う。一般に、i行目の画素回路10は、他の行の画素回路10と同じ期間に初期化および閾値検出を行い、i1行目の画素回路10から時間Taだけ遅れて、書き込みおよび発光を行う。このように、2フレーム目においては、行ごとの画素回路10の書き込みおよび発光は降順で行われる。以上のように、本実施形態においては、全てのフレームで、まず全ての行の画素回路10で初期化と閾値検出とが行われる。その後、1フレーム毎に走査順序が逆になるように、1行ずつ画素回路10での書き込みおよび発光が行われる。図1は、本実施形態における各行の画素回路10の動作を示す図である。電源制御回路4aは、1フレーム目においても2フレーム目においても、1フレーム期間の先頭で所定時間だけ共通電源線111にローレベル電位初期化電位を印加する。このため、全ての行の画素回路10は、1フレーム期間の先頭で初期化を行う。次に、1フレーム目においても2フレーム目においても、初期化直後に全ての行の画素回路10は、閾値検出を行う。続いて、1フレーム目においては、1行目の画素回路10が選択され、1行目の画素回路10が書き込みを行う。次に2行目の画素回路10が選択され、2行目の画素回路10が書き込みを行う。以下、同様に、3~n行目の画素回路10が行ごとに順に選択され、選択された画素回路10が書き込みを行う。一方、2フレーム目においては、閾値検出後、n行目の画素回路10が選択され、n行目の画素回路10が書き込みを行う。次にn-1行目の画素回路10が選択され、n-1行目の画素回路10が書き込みを行う。以下、同様に、n-2~1行目の画素回路10が行ごとに1フレーム目とは逆の順に選択され、選択された画素回路10が書き込みを行う。各行の画素回路10は、閾値検出から書き込み直前までの期間では消灯する。ところで、各行の画素回路10は同じ時間だけ発光する必要がある。また、1フレーム目にはn行目の画素回路10の発光が当該フレーム期間の最後までに完了する必要がある。さらに、2フレーム目には1行目の画素回路10の発光が当該フレーム期間の最後までに完了する必要がある。このため、各行の画素回路10は、書き込み後に一定時間T1だけ発光し、それ以外の期間には消灯する。一般的な表示装置では、全ての行の画素回路10に対する書き込みは、1フレーム期間かけて行われる。これに対して、本実施形態では、図1に示すように、約1/2フレームの発光期間を確保するために画素回路10に対する書き込みは約1/2フレーム期間かけて行われる。このため、画素回路10の走査速度は、通常の約2倍になる。なお、この例では、画素回路10の発光期間の長さT1は約1/2フレーム期間となっているが、画素回路10の走査速度を通常の約2倍にしたまま発光期間の長さを1/2フレーム期間よりも短くしてもよい。あるいは、画素回路10の走査速度を通常の約2倍より速くして、発光期間の長さを1/2フレーム期間より長くしてもよい。<1.4効果>本実施形態に係る表示装置は、マトリクス状に配置された複数の画素回路10と、画素回路10の行に対応して設けられた複数の走査信号線Giおよび複数の制御線Eiと、画素回路10の列に対応して設けられた複数のデータ線Sjと、画素回路10に電源電位を供給するために設けられた複数の電源線VPiと、n本の電源線VPiに接続された共通電源線9111と、走査信号線Giおよび制御線Eiを駆動するゲートドライバ回路2と、データ線Sjを駆動するソースドライバ回路3と、電源線VPiを駆動する電源制御回路44aとを備えている。画素回路10は、有機EL素子16電気光学素子と、有機EL素子16を流れる電流の経路上に設けられたTFT12駆動用トランジスタと、TFT12のゲート端子とデータ線Sjとの間に設けられたTFT11書き込み制御トランジスタと、TFT12のドレイン端子と電源線VPiとの間に設けられたTFT13発光制御トランジスタと、TFT12のソース端子とゲート端子との間に設けられたコンデンサ15とを含んでいる。本実施形態によれば、以上のような構成において、全てのフレームで、全ての行の画素回路10が初期化および閾値検出を行った後、画素回路10が行ごとに順に選択される。選択された画素回路10は、駆動用トランジスタとして機能するTFT12のソース端子とゲート端子との間に設けられたコンデンサ15への書き込みおよび当該書き込みに基づく発光を行う。ところで、上述したように、閾値検出の際には有機EL素子16に対する印加電圧が発光閾値電圧を超えないようにされ、閾値検出後、書き込みが開始されるまでの期間、TFT12のゲート-ソース間電圧Vgsが閾値電圧Vthに等しくなった状態で維持される。このため、図5および図6に示すように、閾値検出終了時点から書き込み開始時点までの期間以下、待機期間という。には、TFT12のソース電位VSiすなわち有機EL素子16のアノード電位は理想的には維持される。しかしながら、TFT12や有機EL素子16でのリーク電流による電荷の移動は必ずしも零ではない。従って、待機期間の長さによって、書き込みが行われる際の有機EL素子16のアノード電位が行ごとに異なることがある。例えば、有機EL素子16でのリーク電流に起因して、待機期間の短い行では相対的にアノード電位が高くなり、待機期間の長い行では相対的にアノード電位が低くなるということが考えられる。このようなことが生じると、或る一定の輝度値のデータ信号に基づく書き込みが行われても、走査順序行ごとの画素回路10の選択順序によって実際に画面上に現れる輝度が異なることとなる。その結果、輝度ムラが発生する。この点、本実施形態によれば、1フレーム毎に走査順序が逆にされる。このため、2フレーム期間を1単位期間とすると、1単位期間中の待機期間の合計の長さは全ての行で等しくなる。これにより、TFT12や有機EL素子16でのリーク電流による電荷の移動量は、全ての行で等しくなる。その結果、書き込みが行われる際の有機EL素子16のアノード電位の変動量が全ての画素回路10においてほぼ等しくなり、輝度ムラの発生が抑制される。また、各フレーム期間の先頭で全ての行の画素回路10の初期化が一括して行われるので、初期化期間を適宜の期間、典型的には選択期間よりも長い期間に設定することができる。このため、電源制御回路4に含まれる出力バッファの電流能力が小さい場合であっても充分に駆動することができる。さらに、電源制御回路4は、全ての電源線VPiに電気的に接続された1つの共通電源線9を駆動する。したがって、電源線VPiを個別に駆動する構成よりも、電源制御回路4に設けられるべき出力バッファを大幅に削減し、電源制御回路4の回路規模を小さくすることができる。また、電源線VPiを用いて初期化電位の供給が行われるので、初期化電位供給用の信号線等が不要となり、画素回路10内の素子数を少なくすることができる。さらに、電源の駆動回数を1フレームで1回とすることができるので、例えば画素回路10の行数に相当する回数を駆動する場合よりも消費電力を低減することができる。また、共通電源線9が1つまたは少ない数であることにより、電源供給用の配線領域の面積を小さくすることができる。さらにまた、全ての行の画素回路10で閾値検出が一括して行われるので、閾値検出期間を適宜の期間、典型的には選択期間よりも長い期間に設定することができる。このため、閾値検出を確実に行うことができ、閾値補償の精度を向上させることができる。また、選択期間中に閾値検出が行われる構成に比べて、画素データの書き込み期間を充分に確保することができる。そのため、例えば3次元画像表示装置3Dテレビなどのように書き込み期間が短い構成すなわち高速で駆動が行われる構成においても、本発明を容易に適用することができる。また、上述したように、各行の画素回路10は、書き込み後に一定時間T1だけ発光し、それ以外の期間には消灯する。これにより、全ての行の画素回路10の発光期間の長さが等しくなり、輝度のばらつきが抑えられる。さらに、画素回路10は発光期間以外の期間には消灯するので、黒挿入を行う場合と同様に、動画性能を向上させることができる。さらにまた、画素回路10に含まれる全てのトランジスタは、Nチャネル型である。このように画素回路10に含まれるトランジスタを同じ導電型で構成することにより、表示装置のコストを削減することができる。なお、本実施形態においては、1フレーム毎に走査順序が逆になる構成としているが、本発明はこれに限定されず、2フレーム毎,3フレーム毎など複数フレーム毎に走査順序が逆になる構成にしても良い。これについては、後述する変形例や他の実施形態においても同様である。<1.5変形例><1.5.1第1の変形例>図7は、上記第1の実施形態の第1の変形例における電源線VPiの接続形態を示す図である。本変形例においては、表示装置100には、電源制御回路4bと電源線VPiとを接続するために、2本の共通電源線121,122が設けられる。共通電源線121,122の一端は、電源制御回路4bが有する2個の出力端子にそれぞれ接続される。電源線VP1~VPn/2は共通電源線121に接続され、電源線VPn/21~VPnは共通電源線122に接続される。すなわち、本変形例においては、1~n/2行目によって1つの行グループが構成され、n/21~n行目によって別の1つの行グループが構成されている。図8は、本変形例における各行の画素回路10の動作を示す図である。電源制御回路4bは、1フレーム目においても2フレーム目においても、1フレーム期間の先頭で所定時間だけ共通電源線121にローレベル電位を印加し、1/2フレーム期間経過後に所定時間だけ共通電源線122にローレベル電位を印加する。このため、1~n/2行目の画素回路10は1フレーム期間の先頭で初期化を行い、n/21~n行目の画素回路10は1/2フレーム期間だけ遅れて初期化を行う。1フレーム目においても2フレーム目においても、1回目の初期化後に1~n/2行目の全ての画素回路10が同時に選択され、2回目の初期化後にn/21~n行目の全ての画素回路10が同時に選択される。選択された画素回路10が閾値検出を行う。1フレーム目においては、1回目の閾値検出後に1~n/2行目の画素回路10が昇順で選択され、2回目の閾値検出後にn/21~n行目の画素回路10が昇順で選択される。選択された画素回路10が書き込みを行う。各行の画素回路10は、書き込み後に一定時間T2だけ発光し、それ以外の期間には消灯する。2フレーム目においては、1回目の閾値検出後に1~n/2行目の画素回路10が降順で選択され、2回目の閾値検出後にn/21~n行目の画素回路10が降順で選択される。選択された画素回路10が書き込みを行う。各行の画素回路10は、書き込み後に一定時間T2だけ発光し、それ以外の期間には消灯する。図8に示す例では、画素回路10の走査速度は通常と同じであり、画素回路10の発光期間の長さT2は約1/2フレーム期間となる。なお、n/21~n行目によって構成される行グループに着目すると、時刻t01に或るフレーム期間が開始して、時刻t02に当該フレーム期間が終了すると考えることもできる。第2の変形例以下についても、同様に考えることができる。本変形例によれば、電源制御回路44bに設けられるべき出力バッファの個数が電源線VPiの本数よりも少なくなり、電源線VPiを個別に駆動する構成と比較して、電源制御回路44bの回路規模を小さくすることができる。また、共通電源線121と共通電源線122とに互いに異なるタイミングで初期化電位を印加することにより、画素回路10の選択期間に合わせて好適なタイミングで画素回路10の初期化を行うことができる。<1.5.2第2の変形例>図9は、上記第1の実施形態の第2の変形例における電源線VPiの接続形態を示す図である。本変形例においては、表示装置100には、電源制御回路4cと電源線VPiとを接続するために、2本の共通電源線131,132が設けられる。共通電源線131,132の一端は、電源制御回路4cが有する2個の出力端子にそれぞれ接続される。奇数行目の電源線VP1,VP3,...,VPn-1は共通電源線131に接続され、偶数行目の電源線VP2,VP4,...,VPnは共通電源線132に接続されるここでは、nは偶数とする。すなわち、本変形例においては、奇数行目によって1つの行グループが構成され、偶数行目によって別の1つの行グループが構成されている。図10は、本変形例における各行の画素回路10の動作を示す図である。電源制御回路4cは、1フレーム目においても2フレーム目においても、1フレーム期間の先頭で所定時間だけ共通電源線131にローレベル電位を印加し、1/2フレーム期間経過後に所定時間だけ共通電源線132にローレベル電位を印加する。このため、奇数行目の画素回路10は1フレーム期間の先頭で初期化を行い、偶数行目の画素回路10は1/2フレーム期間だけ遅れて初期化を行う。1フレーム目においても2フレーム目においても、1回目の初期化後に奇数行目の全ての画素回路10が同時に選択され、2回目の初期化後に偶数行目の全ての画素回路10が同時に選択される。選択された画素回路10が閾値検出を行う。1フレーム目においては、1回目の閾値検出後に奇数行目の画素回路10が昇順で選択され、2回目の閾値検出後に偶数行目の画素回路10が昇順で選択される。選択された画素回路10が書き込みを行う。各行の画素回路10は、書き込み後に一定時間T3だけ発光し、それ以外の期間には消灯する。2フレーム目においては、1回目の閾値検出後に奇数行目の画素回路10が降順で選択され、2回目の閾値検出後に偶数行目の画素回路10が降順で選択される。選択された画素回路10が書き込みを行う。各行の画素回路10は、書き込み後に一定時間T3だけ発光し、それ以外の期間には消灯する。図10に示す例では、画素回路10の走査速度は通常と同じであり、画素回路10の発光期間の長さT3は約1/2フレーム期間となる。上述した第1の変形例によれば、画素回路10に対して表示画面内の順序に従って書き込みを行うことができる。しかしながら、画面の上半分と下半分で輝度が大きく異なる場合など、共通電源線121,122図7参照を流れる電流の量が大きく異なる場合には、画面の中央で輝度差が発生することがある。この点、第2の変形例によれば、共通電源線131,132を流れる電流の量は多くの場合ほぼ同じになるので、画面の中央に発生する輝度差を防止することができる。<1.5.3第3の変形例>図11は、上記第1の実施形態の第3の変形例における電源線VPiの接続形態を示す図である。本変形例においては、表示装置100には、電源制御回路4dと電源線VPiとを接続するために、3本の共通電源線141~143が設けられる。共通電源線141~143の一端は、電源制御回路4dが有する3個の出力端子にそれぞれ接続される。電源線VP1~VPn/3は共通電源線141に接続され、電源線VPn/31~VP2n/3は共通電源線142に接続され、電源線VP2n/31~VPnは共通電源線143に接続される。すなわち、本変形例においては、1~n/3行目によって第1の行グループが構成され、n/31~2n/3行目によって第2の行グループが構成され、2n/31~n行目によって第3の行グループが構成されている。図12は、本変形例における各行の画素回路10の動作を示す図である。電源制御回路4dは、1フレーム目においても2フレーム目においても、1フレーム期間の先頭で所定時間だけ共通電源線141にローレベル電位を印加し、1/3フレーム期間経過後に所定時間だけ共通電源線142にローレベル電位を印加し、さらに1/3フレーム期間経過後に所定時間だけ共通電源線143にローレベル電位を印加する。このため、1~n/3行目の画素回路10は1フレーム期間の先頭で初期化を行い、n/31~2n/3行目の画素回路10は1/3フレーム期間だけ遅れて初期化を行い、2n/31~n行目の画素回路10はさらに1/3フレーム期間だけ遅れて初期化を行う。1フレーム目においても2フレーム目においても、1回目の初期化後に1~n/3行目の全ての画素回路10が同時に選択され、2回目の初期化後にn/31~2n/3行目の全ての画素回路10が同時に選択され、3回目の初期化後に2n/31~n行目の全ての画素回路10が同時に選択される。選択された画素回路10が閾値検出を行う。1フレーム目においては、1回目の閾値検出後に1~n/3行目の画素回路10が昇順で選択され、2回目の閾値検出後にn/31~2n/3行目の画素回路10が昇順で選択され、3回目の閾値検出後に2n/31~n行目の画素回路10が昇順で選択される。選択された画素回路10が書き込みを行う。各行の画素回路10は、書き込み後に一定時間T4だけ発光し、それ以外の期間には消灯する。2フレーム目においては、1回目の閾値検出後に1~n/3行目の画素回路10が降順で選択され、2回目の閾値検出後にn/31~2n/3行目の画素回路10が降順で選択され、3回目の閾値検出後に2n/31~n行目の画素回路10が降順で選択される。選択された画素回路10が書き込みを行う。各行の画素回路10は、書き込み後に一定時間T4だけ発光し、それ以外の期間には消灯する。図12に示す例では、画素回路10の走査速度は通常と同じであり、画素回路10の発光期間の長さT4は約2/3フレーム期間となる。本変形例によれば、或る1つの行グループに属する行の画素回路10が初期化閾値検出を行っている期間中、他の2つの行グループに属する行の画素回路10は発光している。このように、各画素回路10の発光期間の長さは約2/3フレーム期間となる。すなわち、1本または2本の共通電源線が設けられている構成と比較して、発光期間を長くすることができる。<1.5.4その他の変形例>共通電源線9の本数pについては、4以上でもよい。p≧4の場合、電源線VPiの接続形態および各行の画素回路10の動作は、上記と同様である。また、p≧3の場合には、隣接配置されたn/p本の電源線を同じ共通電源線に接続してもよく、p-1本飛ばしのn/p本の電源線を同じ共通電源線に接続してもよい。例えば、p=3の場合に、電源線VPiを2本飛ばしに選択し、電源線VP1,VP4,...を第1の共通電源線に、電源線VP2,VP5,...を第2の共通電源線に、電源線VP3,VP6,...を第3の共通電源線にそれぞれ接続してもよい。また、p=1の場合には、画素回路10の行に対応してn本の電源線VPiを設ける代わりに、画素回路10の列に対応してm本の電源線を設けてもよい。このように共通電源線9の本数p,画素回路10の走査速度,および画素回路10の発光期間の長さは、トレードオフの関係にある。例えば、共通電源線9の本数pを増やせば、画素回路10の走査速度を遅くしたり、画素回路10の発光期間を長くしたりすることができる。ただし、この場合、電源制御回路4に設けられるべき出力バッファの個数が増加し、電源制御回路4の回路規模が増大する。したがって、表示装置の仕様やコストなどを考慮して、これらのパラメータを決定すればよい。<2.第2の実施形態><2.1構成>図13は、本発明の第2の実施形態に係る表示装置の全体構成を示すブロック図である。図13に示す表示装置200は、上記第1の実施形態図2参照における構成要素に加えて、制御線駆動回路20と、該制御線駆動回路20と制御線Eiとを接続するための共通制御線21とを備えている。本実施形態においては、走査信号線Giはゲートドライバ回路2に接続され、制御線Eiは共通制御線21を介して制御線駆動回路20に接続されている。ゲートドライバ回路2と制御線駆動回路20とによって、行駆動回路が実現されている。なお、ゲートドライバ回路2とは別に制御線駆動回路20が設けられている理由は、本実施形態では後述するように制御線Eiが複数本ずつ駆動されるところ、ここではゲートドライバ回路2は1行ずつ順にアクティブとなる信号を出力する回路であるとして説明しているからである。従って、例えばゲートドライバ回路2と制御線駆動回路20とが1つのICチップで構成されていても良い。画素回路10については、上記第1の実施形態と同様、図4に示す構成となっている。制御線駆動回路20は、q本の共通制御線21に対応して、q個の出力端子を有する。制御線駆動回路20は、制御信号TSに基づき、共通制御線21にハイレベルの電位およびローレベルの電位を切り替えて印加する。q=1のとき、全ての制御線Eiは1本の共通制御線21に接続される。q≧2のとき、制御線Eiはq個のグループに分類され、各グループに含まれる制御線は同じ共通制御線21に接続される。電源線VPiおよび共通電源線9については上記第1の実施形態と同様である。但し、本実施形態においては、p=q、すなわち、共通電源線9の本数と共通制御線21の本数とは等しくされる。なお、ここではまずq=1の場合を例に挙げて説明し、q≧2の場合については変形例として後述するq=2の場合:第1の変形例および第2の変形例、q=3の場合:第3の変形例。図14は、本実施形態における電源線VPiおよび制御線Eiの接続形態を示す図である。図14に示すように、表示装置200には、電源制御回路4aと電源線VPiとを接続するために1本の共通電源線111が設けられ、制御線駆動回路20aと制御線Eiとを接続するために1本の共通制御線211が設けられている。共通電源線111の一端は電源制御回路4aが有する1個の出力端子に接続され、全ての電源線VPiは共通電源線111に接続されている。共通制御線211の一端は制御線駆動回路20aが有する1個の出力端子に接続され、全ての制御線Eiは共通制御線211に接続されている。<2.2駆動方法>図15および図16は、本実施形態における画素回路10の駆動方法を示すタイミングチャートである。なお、図15は、連続する2フレーム期間のうちの1フレーム目におけるタイミングチャートであり、図16は、当該2フレーム期間のうちの2フレーム目におけるタイミングチャートである。上記第1の実施形態においては、書き込み終了時点から発光開始時点までの期間の長さは全ての行で等しかったが図5および図6を参照、本実施形態においては、1フレーム期間内において書き込み開始時点が相対的に早い行ほど書き込み終了時点から発光開始時点までの期間が長くなっている。これにより、全ての行の画素回路10は、同じタイミングで発光を開始し、同じタイミングで発光を終了する。なお、本実施形態においても、行ごとの画素回路10の書き込みは、1フレーム目には昇順で行われ、2フレーム目には降順で行われる。図17は、本実施形態における各行の画素回路10の動作を示す図である。上記第1の実施形態と同様、画素回路10は、1フレーム期間に1回ずつ、初期化,閾値検出TFT12の閾値検出,書き込み,および発光を行い、発光期間以外の期間では消灯する。しかしながら、上記第1の実施形態とは異なり、各行の画素回路10が書き込み終了時点から各行毎に異なる所定の期間消灯した後、全ての行の画素回路10が同時に一括的に一定時間T5だけ発光し、1フレーム期間の最後言い換えれば次のフレームの初期化直前で同時に消灯する。<2.3効果>本実施形態によれば、n本の制御線Eiは1本の共通制御線21を介して制御線駆動回路20に接続されている。このため、上記第1の実施形態と比較して、制御線駆動用の回路上記第1の実施形態におけるゲートドライバ回路2,本実施形態における制御線駆動回路20に設けられるべきピン端子の数を大幅に少なくすることが可能となる。また、上記第1の実施形態と比較して、制御線駆動用の回路の規模を大幅に縮小することが可能となる。ところで、各行において走査信号線Giの電位および制御線Eiの電位がローレベルになっている期間には、データ線Sjの電位が変化しても、理想的にはTFT12のゲート-ソース間電圧Vgsは変化しない。しかしながら、TFT12にはわずかなリーク電流が存在するため、ゲート-ソース間電圧Vgsは、実際には少しずつ低下していく。このため、上記第1の実施形態のように閾値検出終了時点から発光開始時点までの期間の長さが行ごとに異なる場合には、TFT12におけるリーク電流の大きさが行ごとに異なって輝度ムラが発生することが考えられる。この点、本実施形態によれば、閾値検出終了時点から発光開始時点までの期間の長さが全ての行で等しくなるので、TFT12におけるリーク電流の大きさが全ての画素回路10で等しくなる。これにより、TFT12に生じるリーク電流に起因する輝度ムラの発生が抑制される。<2.4変形例><2.4.1第1の変形例>図18は、上記第2の実施形態の第1の変形例における電源線VPiおよび制御線Eiの接続形態を示す図である。本変形例においては、表示装置200には、電源制御回路4bと電源線VPiとを接続するために2本の共通電源線121,122が設けられ、制御線駆動回路20bと制御線Eiとを接続するために2本の共通制御線221,222が設けられている。共通電源線121,122の一端は、電源制御回路4bが有する2個の出力端子にそれぞれ接続される。電源線VP1~VPn/2は共通電源線121に接続され、電源線VPn/21~VPnは共通電源線122に接続される。共通制御線221,222の一端は、制御線駆動回路20bが有する2個の出力端子にそれぞれ接続される。制御線E1~En/2は共通制御線221に接続され、制御線En/21~Enは共通制御線222に接続される。図19は、本変形例における各行の画素回路10の動作を示す図である。1フレーム目においても2フレーム目においても、1~n/2行目の画素回路10は1フレーム期間の先頭で初期化閾値検出を行い、n/21~n行目の画素回路10は1/2フレーム期間だけ遅れて初期化閾値検出を行う。1~n/2行目の画素回路10についても、n/21~n行目の画素回路10についても、行ごとの画素回路10の書き込みは、1フレーム目には昇順で行われ、2フレーム目には降順で行われる。本変形例においては、図19に示すように、1フレーム目においても2フレーム目においても、1~n/2行目の全ての画素回路10は、同じタイミングで発光を開始し、同じタイミングで発光を終了する。また、n/21~n行目の全ての画素回路10は、同じタイミングで発光を開始し、同じタイミングで発光を終了する。発光期間の長さT6は、全行の画素回路10で等しくなっている。なお、図19に示す例では、画素回路10の走査速度は通常と同じであり、画素回路10の発光期間の長さT6は約1/2フレーム期間となる。本変形例によれば、電源線VPiや制御線Eiを個別に駆動する構成と比較して、電源制御回路44bおよび制御線駆動回路2020bの回路規模を小さくすることができる。また、閾値検出終了時点から発光開始時点までの期間の長さが全ての行で等しくなるので、画素回路10内のTFT12に生じるリーク電流に起因する輝度ムラの発生が抑制される。<2.4.2第2の変形例>図20は、上記第2の実施形態の第2の変形例における電源線VPiおよび制御線Eiの接続形態を示す図である。本変形例においては、表示装置200には、電源制御回路4cと電源線VPiとを接続するために2本の共通電源線131,132が設けられ、制御線駆動回路20cと制御線Eiとを接続するために2本の共通制御線231,232が設けられている。共通電源線131,132の一端は、電源制御回路4cが有する2個の出力端子にそれぞれ接続される。奇数行目の電源線VP1,VP3,...,VPn-1は共通電源線131に接続され、偶数行目の電源線VP2,VP4,...,VPnは共通電源線132に接続されるここでは、nは偶数とする。共通制御線231,232の一端は、制御線駆動回路20cが有する2個の出力端子にそれぞれ接続される。奇数行目の制御線E1,E3,...,En-1は共通制御線231に接続され、偶数行目の制御線E2,E4,...,Enは共通制御線232に接続される。図21は、本変形例における各行の画素回路10の動作を示す図である。1フレーム目においても2フレーム目においても、奇数行目の画素回路10は1フレーム期間の先頭で初期化閾値検出を行い、偶数行目の画素回路10は1/2フレーム期間だけ遅れて初期化閾値検出を行う。奇数行目の画素回路10についても、偶数行目の画素回路10についても、行ごとの画素回路10の書き込みは、1フレーム目には昇順で行われ、2フレーム目には降順で行われる。本変形例においては、図21に示すように、1フレーム目においても2フレーム目においても、奇数行目の全ての画素回路10は、同じタイミングで発光を開始し、同じタイミングで発光を終了する。また、偶数行目の全ての画素回路10は、同じタイミングで発光を開始し、同じタイミングで発光を終了する。発光期間の長さT7は、全行の画素回路10で等しくなっている。なお、図21に示す例では、画素回路10の走査速度は通常と同じであり、画素回路10の発光期間の長さT7は約1/2フレーム期間となる。本変形例によれば、上記第1の変形例と同様の効果が得られるほか、画面の中央に発生する輝度差を防止することができる第1の実施形態の第2の変形例を参照。<2.4.3第3の変形例>図22は、上記第2の実施形態の第3の変形例における電源線VPiおよび制御線Eiの接続形態を示す図である。本変形例においては、表示装置200には、電源制御回路4dと電源線VPiとを接続するために3本の共通電源線141~143が設けられ、制御線駆動回路20dと制御線Eiとを接続するために3本の共通制御線241~243が設けられている。共通電源線141~143の一端は、電源制御回路4dが有する3個の出力端子にそれぞれ接続される。電源線VP1~VPn/3は共通電源線141に接続され、電源線VPn/31~VP2n/3は共通電源線142に接続され、電源線VP2n/31~VPnは共通電源線143に接続される。共通制御線241~243の一端は、制御線駆動回路20dが有する3個の出力端子にそれぞれ接続される。制御線E1~En/3は共通制御線241に接続され、制御線En/31~E2n/3は共通制御線242に接続され、制御線E2n/31~Enは共通制御線243に接続される。図23は、本変形例における各行の画素回路10の動作を示す図である。1フレーム目においても2フレーム目においても、1~n/3行目の画素回路10は1フレーム期間の先頭で初期化閾値検出を行い、n/31~2n/3行目の画素回路10は1/3フレーム期間だけ遅れて初期化閾値検出を行い、2n/31~n行目の画素回路10はさらに1/3フレーム期間だけ遅れて初期化閾値検出を行う。1~n/3行目についての行ごとの画素回路10の書き込みは、1フレーム目には昇順で行われ、2フレーム目には降順で行われる。これについては、n/31~2n/3行目についても、2n/31~n行目についても同様である。本変形例においては、図23に示すように、1フレーム目においても2フレーム目においても、1~n/3行目の全ての画素回路10は、同じタイミングで発光を開始し、同じタイミングで発光を終了する。また、n/31~2n/3行目の全ての画素回路10は、同じタイミングで発光を開始し、同じタイミングで発光を終了する。さらに、2n/31~n行目の全ての画素回路10は、同じタイミングで発光を開始し、同じタイミングで発光を終了する。発光期間の長さT8は、全行の画素回路10で等しくなっている。なお、図23に示す例では、画素回路10の走査速度は通常と同じであり、画素回路10の発光期間の長さT8は約2/3フレーム期間となる。本変形例によれば、或る1つの行グループに属する行の画素回路10が初期化閾値検出を行っている期間中、他の2つの行グループに属する行の画素回路10は発光している。このように、各画素回路10の発光期間の長さは約2/3フレーム期間となる。すなわち、1本または2本の共通電源線および1本または2本の共通制御線が設けられている構成と比較して、発光期間を長くすることができる。<2.5.4その他の変形例>共通制御線21の本数qについては、4以上でもよい。q≧4の場合、制御線Eiの接続形態および各行の画素回路10の動作は、上記と同様である。また、q≧3の場合には、隣接配置されたn/q本の制御線を同じ共通制御線に接続してもよく、q-1本飛ばしのn/q本の制御線を同じ共通制御線に接続してもよい。例えば、q=3の場合に、制御線Eiを2本飛ばしに選択し、制御線E1,E4,...を第1の共通制御線に、制御線E2,E5,...を第2の共通制御線に、制御線E3,E6,...を第3の共通制御線にそれぞれ接続してもよい。<3.第3の実施形態><3.1構成>表示装置の全体構成,電源線VPiの接続形態,および画素回路10の構成については、上記第1の実施形態と同様であるので説明を省略する図2,図3,および図4を参照。<3.2駆動方法>図24および図25は、本実施形態における画素回路10の駆動方法を示すタイミングチャートである。図24および図25に示すように、本実施形態においては、1フレーム目においても2フレーム目においても、全ての行の画素回路10での閾値検出の終了時点から各行の画素回路10での書き込みが開始される時点までの期間に、全ての行の画素回路10において一斉にTFT12のゲートに逆バイアス負バイアスが印加される図24の時刻t14~t15,図25の時刻t24~t25を参照。TFT12のゲートへの逆バイアスの印加は、具体的には、全ての走査信号線Giの電位をハイレベルにした状態でデータ線Sjに充分に低い電位Vnegを印加することによって行われる。なお、各行の画素回路10では、書き込みが開始されるまでの期間を通じて、TFT12のゲートに逆バイアスが印加され続ける。TFT12のゲートに逆バイアスが印加される以外の動作については、上記第1の実施形態と同様であるので、説明を省略する。図26は、本実施形態における各行の画素回路10の動作を示す図である。1フレーム目においても2フレーム目においても、全ての行の画素回路10は、1フレーム期間の先頭で初期化を行い、次に閾値検出を行い、次にTFT12のゲートへの逆バイアス印加を行う。この逆バイアス印加は、各行の画素回路10において書き込みが開始されるまでの期間継続される。1フレーム目においては、逆バイアス印加後、行ごとの画素回路10の書き込みおよび発光が昇順で行われる。2フレーム目においては、逆バイアス印加後、行ごとの画素回路10の書き込みおよび発光が降順で行われる。なお、1フレーム目においても2フレーム目においても、各行の画素回路10は一定時間T9だけ発光し、それ以外の期間には消灯する。<3.3効果>一般にTFT薄膜トランジスタに関しては、ゲートに正バイアスが印加されると閾値特性が正方向にシフトし、ゲートに逆バイアス負バイアスが印加されると閾値特性が負方向にシフトするということが知られている。なお、閾値特性が正方向にシフトするとはIdドレイン電流-Vgゲート電圧特性が右方向にシフトするということである。自発光型表示素子を備えた表示装置においては、通常、発光している期間中、駆動用トランジスタTFT12のゲート-ソース間には正の電圧が印加される。このため、発光時間が累積されるに従って、駆動用トランジスタの閾値特性は徐々に正方向にシフトする。この点、本実施形態によれば、各画素回路10において、閾値検出の終了時点から書き込みが開始される時点までの期間、TFT12のゲートに逆バイアスが印加される。このため、駆動用トランジスタとして機能するTFT12の閾値特性の正方向へのシフトが抑制される。また、1フレーム毎に走査順序が逆にされているので、TFT12のゲートに逆バイアスが印加される累積時間は、全ての行の画素回路10でほぼ等しくなる。これにより、行ごとのばらつきを生ずることなく、TFT12の閾値特性のシフトが抑制される。なお、TFT12のゲートに逆バイアスが印加されている期間には、TFT12はオフ状態で維持され、TFT12のソースからの電荷の移動は生じない。従って、TFT12においてゲートに逆バイアスを印加しつつソースに閾値を保持し続けることができる。<3.4変形例>図27は、上記第3の実施形態の変形例における各行の画素回路10の動作を示す図である。上記第2の実施形態のようにn本の制御線Eiを一括的に駆動する構成とすることによって、図27に示すように全ての行の画素回路10が同時に一定時間T10だけ発光するようにしても良い。また、上記第1および第2の実施形態の第1~第3の変形例と同様に、電源線VPiや制御線Eiを複数個のグループに分類して、電源線VPiや制御線Eiをグループ毎に駆動する構成にしても良い。<4.その他>上記各実施形態においては有機ELディスプレイを例に挙げて説明したが、本発明はこれに限定されない。電流で駆動される自発光型表示素子を備えた表示装置であれば、有機ELディスプレイ以外の表示装置にも本発明を適用することができる。"