基板と直交する方向に積層された複数のメモリセルを含むメモリセルアレイと、ワードラインを通じて前記メモリセルアレイに連結された行選択回路と、前記ワードラインに提供される電圧を発生する電圧発生回路と、を含み、前記電圧発生回路は目標電圧レベルまで段階的に増加させる方式に前記電圧を発生する不揮発性メモリ装置。前記電圧発生回路は、プログラム動作の時にパス電圧レベルまで段階的に増加する電圧信号を生成する請求項1に記載の不揮発性メモリ装置。前記電圧発生回路は、プログラム電圧レベルまで段階的に増加する第1電圧信号を発生する第1電圧発生器と、パス電圧レベルまで段階的に増加する第2電圧信号を発生する第2電圧発生器と、を含む請求項1に記載の不揮発性メモリ装置。前記行選択回路は、前記第2電圧信号を前記ワードラインの中で非選択されたワードラインに駆動信号として提供し、前記非選択されたワードラインに提供される前記駆動信号は同一な上昇傾斜を有する請求項3に記載の不揮発性メモリ装置。前記電圧発生回路は、読出し動作の時に非選択読出し電圧レベルまで段階的に増加する電圧信号を生成する請求項1に記載の不揮発性メモリ装置。前記電圧発生回路は、選択読出し電圧レベルまで段階的に増加する第1電圧信号を発生する第1電圧発生器と、非選択読出し電圧レベルまで段階的に増加する第2電圧信号を発生する第2電圧発生器と、を含む請求項1に記載の不揮発性メモリ装置。前記行選択回路は、前記第2電圧信号を前記ワードラインの中で非選択されたワードラインに駆動信号として提供し、前記非選択されたワードラインに提供される前記駆動信号は同一な上昇傾斜を有する請求項6に記載の不揮発性メモリ装置。前記電圧発生回路は、プログラム電圧レベルまで段階的に増加する第1電圧信号を発生する第1電圧発生器と、パス電圧レベルまで段階的に増加する第2電圧信号を発生する第2電圧発生器と、選択読出し電圧レベルまで段階的に増加する第3電圧信号を発生する第3電圧発生器と、非選択読出し電圧レベルまで段階的に増加する第4電圧信号を発生する第4電圧発生器と、を含む請求項1に記載の不揮発性メモリ装置。前記電圧の目標電圧レベルにしたがって互に異なるランピングステップの大きさを有するように前記電圧発生回路を制御するランピングロジックをさらに含む請求項1に記載の不揮発性メモリ装置。前記基板と平行な平面上のメモリセルは、同一なワードラインを共有する請求項1に記載の不揮発性メモリ装置。本発明の目的は一定の上昇傾斜を有する駆動信号をメモリセルアレイに提供する不揮発性メモリ装置及びそれを含むメモリシステムを提供することにある。本発明の実施形態による不揮発性メモリ装置は基板と直交する方向に積層された複数のメモリセルを含むメモリセルアレイと、ワードラインを通じて前記メモリセルアレイに連結された行選択回路と、前記ワードラインに提供される電圧を発生する電圧発生回路と、を含み、前記電圧発生回路は目標電圧レベルまで段階的に増加させる方式に前記電圧を発生する。実施形態として、前記電圧発生回路はプログラム動作の時にパス電圧レベルまで段階的に増加する電圧信号を生成する。実施形態として、前記電圧発生回路はプログラム電圧レベルまで段階的に増加する第1電圧信号を発生する第1電圧発生器と、パス電圧レベルまで段階的に増加する第2電圧信号を発生する第2電圧発生器と、を含む。実施形態として、前記行選択回路は前記第2電圧信号を前記ワードラインの中で非選択されたワードラインに駆動信号として提供し、前記非選択されたワードラインに提供される前記駆動信号は同一な上昇傾斜を有する。実施形態として、前記電圧発生回路は読出し動作の時に非選択読出し電圧レベルまで段階的に増加する電圧信号を生成する。実施形態として、前記電圧発生回路は選択読出し電圧レベルまで段階的に増加する第1電圧信号を発生する第1電圧発生器と、非選択読出し電圧レベルまで段階的に増加する第2電圧信号を発生する第2電圧発生器と、を含む。実施形態として、前記行選択回路は前記第2電圧信号を前記ワードラインの中で非選択されたワードラインに駆動信号として提供し、前記非選択されたワードラインに提供される前記駆動信号は同一な上昇傾斜を有する。実施形態として、前記電圧発生回路はプログラム電圧レベルまで段階的に増加する第1電圧信号を発生する第1電圧発生器と、パス電圧レベルまで段階的に増加する第2電圧信号を発生する第2電圧発生器と、選択読出し電圧レベルまで段階的に増加する第3電圧信号を発生する第3電圧発生器と、非選択読出し電圧レベルまで段階的に増加する第4電圧信号を発生する第4電圧発生器と、を含む。実施形態として、前記電圧の目標電圧レベルによって互に異なるランピングステップの大きさを有するように前記電圧発生回路を制御するランピングロジックをさらに含む。実施形態として、前記基板と平行な平面上のメモリセルは同一なワードラインを共有する。本発明の実施形態による不揮発性メモリ装置は一定の上昇傾斜を有する駆動信号をメモリセルアレイに提供できる。したがって、読出しマージン減少による信頼性の下落が防止され得る。以下、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できるように詳細に説明するために、本発明の実施形態を添付されたの図面を参照して説明する。説明の便宜上、同一な構成要素は同一な参照番号を利用して引用される。類似の構成要素は類似の参照番号を利用して引用される。3次元構造のメモリブロックを含む不揮発性メモリ装置は、工程上の要因によって、ワードラインに提供される駆動信号の上昇傾斜risingslopeが各々異なり得る。このような上昇傾斜の差異は読出しマージンの減少による読出しフェイルreadfail等を発生させ得る。本発明の実施形態による不揮発性メモリ装置は、ランピングramping技術を利用して駆動信号の上昇傾斜を一定に維持する。したがって、読出しマージンの減少が最小化になり得る。以下では説明の便宜上、プログラム動作を中心に本発明の実施形態が説明される。しかし、本発明の技術的思想は読出し動作及び消去動作にも適用され得る。図1は、本発明の実施形態による不揮発性メモリ装置を示すブロック図である。図1を参照すれば、不揮発性メモリ装置100はメモリセルアレイ110、高電圧発生回路120、行選択回路130、読出し及び書込み回路140、データ入出力回路150、制御ロジック160、及びランピングロジック170を含む。メモリセルアレイ110は、複数のワードラインWLを通じて行選択回路130に連結され、ビットラインBLを通じて読出し及び書込み回路140に連結される。メモリセルアレイ110は3次元構造のメモリブロックを含み、各メモリブロックは複数のメモリセルを含む。例示的に、メモリセルアレイ110の各メモリブロックはセル当り1つ又はその以上のビットを格納できる複数のメモリセルで構成される。高電圧発生回路120はランピングロジック170の制御に応答して、第1電圧信号VS_1及び第2電圧信号VS_2を発生する。ここで、第1電圧信号VS_1は、目標電圧targetvoltageがプログラム電圧Vpgmである電圧信号であり、第2電圧信号VS_2は、目標電圧がパス電圧である電圧信号を意味する。プログラム動作の時に、高電圧発生回路120は、ランピングロジック170の制御に応答して、第1電圧信号VS_1の電圧レベルを一定なランピングステップRampingStep単位にプログラム電圧Vpgmまで上昇させる。第1電圧信号VS_1は行選択回路130を通じて選択されたワードラインに提供される。即ち、選択されたワードラインにはプログラム電圧Vpgmまで段階的に増加する第1電圧信号VS_1が提供される。同様に、高電圧発生回路120は、ランピングロジック170の制御に応答して、第2電圧信号VS_2の電圧レベルを一定なランピングステップ単位にパス電圧Vpassまで上昇させる。第2電圧信号VS_2は行選択回路130を通じて選択されたワードラインに提供される。行選択回路130は、高電圧発生回路120から第1電圧信号VS_1及び第2電圧信号VS_2を受信する。プログラム動作の時に、行選択回路130は選択されたワードラインに第1電圧信号VS_1を提供し、非選択されたワードラインに第2電圧信号VS_2を提供する。行選択回路130はワードラインドライバー131及び行デコーダー133を含む。ワードラインドライバー131は、高電圧発生回路120から第1電圧信号VS_1及び第2電圧信号VS_2を受信する。ワードラインドライバー131は、行アドレスRAの中で一部のアドレスRAiに応答して、各々の信号ラインSLに第1電圧信号VS_1又は第2電圧信号VS_2を提供する。例えば、プログラム動作の時に、ワードラインドライバー131は、選択されたワードラインに対応する信号ラインに駆動信号DSとして第1電圧信号VS_1を提供する。ワードラインドライバー131は、非選択されたワードラインに対応する信号ラインに駆動信号DSとして第2電圧信号VS_2を提供する。行デコーダー133はワードラインドライバー131から駆動信号DSを受信する。行デコーダー133は、行アドレスRAの中で残りのアドレスRAjに応答して、駆動信号DSが提供されるワードラインWLを選択する。例えば、行デコーダー133に提供されたアドレスRAjは、メモリブロックを選択するためのアドレスであり得る。この場合、行デコーダー133は、アドレスRAjに応答してメモリブロックを選択し、選択されたメモリブロックのワードラインに駆動信号DSを各々伝達する。したがって、選択されたワードラインには駆動信号DSとして第1電圧信号VS_1が提供され、非選択されたワードラインには各々駆動信号DSとして第2電圧信号VS_2が提供される。読出し及び書込み回路140は、ビットラインBLを通じてメモリセルアレイ110に連結され、データラインDLを通じてデータ入出力回路150に連結される。読出し及び書込み回路140はデータ入出力回路150からデータを受信し、受信したデータをメモリセルアレイ110に書き込む。読出し及び書込み回路140はメモリセルアレイ110からデータを読み出し、読み出したデータをデータ入出力回路150へ伝達する。例示的に、読出し及び書込み回路140はデータの読出し及び書込みを遂行するページバッファ又はページレジスター、ビットラインBLを選択する列選択回路等の構成要素を包含できる。データ入出力回路150は、データラインDLを通じて読出し及び書込み回路140に連結される。データ入出力回路150は制御ロジック160の制御に応答して動作する。データ入出力回路150は外部とデータDATAを交換するように構成される。データ入出力回路150は外部から伝達されたデータDATAをデータラインDLを通じて読出し及び書込み回路140へ伝達する。データ入出力回路150は、読出し及び書込み回路140からデータラインDLを通じて伝達されたデータDATAを外部へ出力する。例示的に、データ入出力回路150はデータバッファのような構成要素を包含できる。制御ロジック160は不揮発性メモリ装置100の諸般動作を制御する。制御ロジック160は高電圧発生回路120、行選択回路130、読出し及び書込み回路140、及びデータ入出力回路150を制御するように構成される。図1を参照すれば、制御ロジック160はランピングロジック170を含む。ランピングロジック170は、段階的に増加する第1及び第2電圧信号VS_1、VS_2が生成されるように高電圧発生回路120を制御する。即ち、プログラム動作の時に、ランピングロジック170は、プログラム電圧Vpgmまで段階的に増加する第1電圧信号VS_1を生成するように高電圧発生回路120を制御する。また、ランピングロジック170は、パス電圧Vpassまで段階的に増加する第2電圧信号VS_2を生成するように高電圧発生回路120を制御する。上述したように、本発明の実施形態による不揮発性メモリ装置100は、目標電圧まで段階的に即ち、ランピングステップ単位に増加する第1及び第2電圧信号VS_1、VS_2を発生し、これを駆動信号DSとしてワードラインに提供する。第1及び第2電圧信号VS_1、VS_2の電圧レベルがランピングステップ単位に段階的に増加するので、ワードラインに提供される駆動信号は各ワードラインの抵抗の差に関わらず一定の上昇傾斜を維持することができる。したがって、不揮発性メモリ装置100はプログラム速度の差による読出しマージンの減少を防止することができる。以下では本発明の実施形態によるメモリセルアレイ110の構造がより詳細に説明される。図2は図1のメモリセルアレイを示すブロック図である。図2を参照すれば、メモリセルアレイ110は、複数のメモリブロックBLK1~BLKzを含む。各メモリブロックBLKは3次元構造又は垂直構造を有する。例えば、各メモリブロックBLKは第1乃至第3方向に沿って伸張された構造物を含む。例えば、各メモリブロックBLKは、第2方向に沿って伸張された複数のNANDストリングNSを含む。例えば、第1及び第3方向に沿って複数のNANDストリングNSが提供される。各NANDストリングNSは、ビットラインBL、ストリング選択ラインSSL、接地選択ラインGSL、ワードラインWL、及び共通ソースラインCSLに連結される。即ち、各メモリブロックは複数のビットラインBL、複数のストリング選択ラインSSL、複数の接地選択ラインGSL、複数のワードラインWL、及び共通ソースラインCSLに連結される。メモリブロックBLK1~BLKzは図3を参照してより詳細に説明される。例示的に、メモリブロックBLK1~BLKzは図1に図示された行選択回路130によって選択される。例えば、行選択回路130はメモリブロックBLK1~BLKzの中でデコーディングされた行アドレスに対応するメモリブロックBLKを選択する。図3は、図2のメモリブロックBLK1~BLKzの中で1つBLKiの第1実施形態を示す斜視図である。図4は、図3のメモリブロックBLKiのI-I’線に沿う断面図である。図3及び図4を参照すれば、メモリブロックBLKiは第1乃至第3方向に沿って伸張された構造物を含む。先ず、基板111が提供される。例示的に、基板111は第1タイプを有するウェルwellである。例えば、基板111はホウ素BBoronのような5族元素が注入されて形成されたpウェルである。例えば、基板111はnウェル内に提供されるポケットpウェルである。以下で、基板111はpウェルであることと仮定する。しかし、基板111はpウェルであることに限定されない。基板111の上に、第1方向に沿って伸張された複数のドーピング領域311~314が提供される。例えば、複数のドーピング領域311~314は基板111と相異なる第2タイプを有する。例えば、複数のドーピング領域311~314はnタイプを有する。以下で、第1乃至第4ドーピング領域311~314はnタイプを有することと仮定する。しかし、第1乃至第4ドーピング領域311~314はnタイプを有することに限定されない。第1及び第2ドーピング領域311、312の間の基板111の領域の上に、第1方向に沿って伸張される複数の絶縁物質112が第2方向に沿って順次的に提供される。例えば、複数の絶縁物質112は第2方向に沿って特定距離程度離隔されて提供される。例示的に、絶縁物質112はシリコン酸化物SiliconOxideのような絶縁物質を包含する。第1及び第2ドーピング領域311、312の間の基板111の領域の上に、第1方向に沿って順次的に配置され、第2方向に沿って絶縁物質112を貫通する複数のピラー113が提供される。例示的に、複数のピラー113は絶縁物質112を貫通して基板111と連結される。例示的に、各ピラー113は複数の物質で構成される。例えば、各ピラー113の表面層114は第1タイプを有するシリコン物質を包含する。例えば、各ピラー113の表面層114は基板111と同一なタイプを有するシリコン物質を包含する。以下で、各ピラー113の表面層114はpタイプシリコンを含むことと仮定する。しかし、各ピラー113の表面層114はpタイプシリコンを含むことに限定されない。各ピラー113の内部層115は絶縁物質で構成される。例えば、各ピラー113の内部層115は、シリコン酸化物SiliconOxideのような絶縁物質を包含する。例えば、各ピラー113の内部層115はエアーギャップairgapを包含できる。第1及び第2ドーピング領域311、312の間の領域で、絶縁物質112、ピラー113、及び基板111の露出された表面に沿って絶縁膜116が提供される。例示的に、第2方向に沿って提供される最後の絶縁物質112の第2方向側の露出面に提供される絶縁膜116は除去できる。例示的に、絶縁膜116の厚さは複数の絶縁物質112の間の距離がの1/2より小さい。即ち、複数の絶縁物質112の中で第1絶縁物質の下部面に提供された絶縁膜116、及び第1絶縁物質下部の第2絶縁物質の上部面に提供された絶縁膜116の間に、絶縁物質112及び絶縁膜116以外の物質が配置できる領域が提供される。第1及び第2ドーピング領域311、312の間の領域で、絶縁膜116の露出された表面の上に第1導電物質211~291が提供される。例えば、基板111に隣接する絶縁物質112及び基板111の間に第1方向に沿って伸張される第1導電物質211が提供される。より詳細には、基板111に隣接する絶縁物質112の下部面の絶縁膜116及び基板111の間に、第1方向に伸張される第1導電物質211が提供される。以下で、第1導電物質211~291、212~292、213~293の高さが定義される。第1導電物質211~291、212~292、213~293は基板111から順次的に第1乃至第9の高さを有することと定義される。即ち、基板111と隣接する第1導電物質211~213は第1の高さを有する。第2導電物質331~333と隣接する第1導電物質291~293は第9の高さを有する。第1導電物質及び基板111の間の距離が増加するほど、第1導電物質の高さは増加する。絶縁物質112の中で特定絶縁物質の上部面の絶縁膜116及び特定絶縁物質の上部に配置された絶縁物質の下部面の絶縁膜116の間に、第1方向に沿って伸張される第1導電物質が提供される。例示的に、複数の絶縁物質112の間に、第1方向に伸張される複数の第1導電物質221~281が提供される。例示的に、第1導電物質211~291は金属物質である。例示的に、第1導電物質211~291はポリシリコン等のような導電物質である。第2及び第3ドーピング領域312、313の間の領域で、第1及び第2ドーピング領域311、312の上の構造物と同一な構造物が提供される。例示的に、第2及び第3ドーピング領域312、313の間の領域で、第1方向に伸張される複数の絶縁物質112、第1方向に沿って順次的に配置され、第3方向に沿って複数の絶縁物質112を貫通する複数のピラー113、複数の絶縁物質112及び複数のピラー113の露出された表面に提供される絶縁膜116、及び第1方向に沿って伸張される複数の第1導電物質212~292が提供される。第3及び第4ドーピング領域313、314の間の領域で、第1及び第2ドーピング領域311、312の上の構造物と同一な構造物が提供される。例示的に、第3及び第4ドーピング領域312、313の間の領域で、第1方向に伸張される複数の絶縁物質112、第1方向に沿って順次的に配置され、第3方向に沿って複数の絶縁物質112を貫通する複数のピラー113、複数の絶縁物質112及び複数のピラー113の露出された表面に提供される絶縁膜116、及び第1方向に沿って伸張される複数の第1導電物質213~293が提供される。複数のピラー113の上にドレーン320が各々提供される。例示的に、ドレーン320は第2タイプでドーピングされたシリコン物質である。例えば、ドレーン320はnタイプでドーピングされたシリコン物質である。以下で、ドレーン320はnタイプシリコンを含むことと仮定する。しかし、ドレーン320はnタイプシリコンを含むことに限定されない。例示的に、各ドレーン320の幅は対応するピラー113の幅より大きい。例えば、各ドレーン320は対応するピラー113の上部面にパッド形態に提供される。ドレーン320の上に、第3方向に伸張された第2導電物質331~333が提供される。第2導電物質331~333は第1方向に沿って順次的に配置される。第2導電物質331~333の各々は対応する領域のドレーン320と連結される。例示的に、ドレーン320及び第3方向に伸張された第2導電物質333は各々コンタクトプラグcontactplugを通じて連結される。例示的に、第2導電物質331~333は金属物質である。例示的に、第2導電物質331~333はポリシリコン等のような導電物質である。図3及び図4で、各ピラー113は、絶縁膜116の隣接する領域及び複数の第1導電ライン211~291、212~292、213~293の中で隣接する領域と共にストリングを形成する。例えば、各ピラー113は絶縁膜116の隣接する領域及び第1導電ライン211~291、212~292、213~293の中で隣接する領域と共にNANDストリングNSを形成する。NANDストリングNSは複数のトランジスター構造TSを含む。トランジスター構造TSは図5を参照してより詳細に説明される。図5は、図4のトランジスター構造を示す断面図である。図3乃至図5を参照すれば、絶縁膜116は第1乃至第3サブ絶縁膜117、118、119を含む。ピラー113のpタイプシリコンを含む表面層114はボディーbodyとして動作する。ピラー113に隣接する第1サブ絶縁膜117はトンネルリング絶縁膜として動作する。例えば、ピラー113に隣接する第1サブ絶縁膜117は熱酸化膜を包含する。第2サブ絶縁膜118は電荷格納膜として動作する。例えば、第2サブ絶縁膜118は電荷捕獲層として動作する。例えば、第2サブ絶縁膜118は窒化膜又は金属酸化膜例えば、アルミニウム酸化膜、ハフニウム酸化膜等を包含する。第1導電物質233に隣接する第3サブ絶縁膜119はブロッキング絶縁膜として動作する。例示的に、第1方向に伸張された第1導電物質233と隣接する第3サブ絶縁膜119は単一層又は多層に形成される。第3サブ絶縁膜119は、第1及び第2サブ絶縁膜117、118より高い誘電常数を有する高誘電膜例えば、アルミニウム酸化膜、ハフニウム酸化膜等であり得る。第1導電物質233はゲート又は制御ゲートとして動作する。即ち、ゲート又は制御ゲートとして動作する第1導電物質233、ブロッキング絶縁膜として動作する第3サブ絶縁膜119、電荷格納膜として動作する第2サブ絶縁膜118、トンネルリング絶縁膜として動作する第1サブ絶縁膜117、及びボディーとして動作するpタイプシリコンを含む表面層114はトランジスター又はメモリセルトランジスター構造を形成する。例示的に、第1乃至第3サブ絶縁膜117~119はONOoxide-nitride-oxideを構成する。以下で、ピラー113のpタイプシリコンを含む表面層114は第2方向のボディーとして動作することと定義される。メモリブロックBLKiは複数のピラー113を含む。即ち、メモリブロックBLKiは複数のNANDストリングNSを含む。より詳細には、メモリブロックBLKiは第2方向又は基板と垂直になる方向に伸張された複数のNANDストリングNSを含む。各NANDストリングNSは、第2方向に沿って配置される複数のトランジスター構造TSを含む。各NANDストリングNSの複数のトランジスター構造TSの中で少なくとも1つはストリング選択トランジスターSSTとして動作する。各NANDストリングNSの複数のトランジスター構造TSの中で少なくとも1つは接地選択トランジスターGSTとして動作する。ゲート又は制御ゲートは第1方向に伸張された第1導電物質211~291、212~292、213~293に対応する。即ち、ゲート又は制御ゲートは第1方向に伸張されてワードライン、及び少なくとも2つの選択ライン例えば、少なくとも1つのストリング選択ラインSSL及び少なくとも1つの接地選択ラインGSLを形成する。第3方向に伸張された第2導電物質331~333はNANDストリングNSの一端に連結される。例示的に、第3方向に伸張された第2導電物質331~333はビットラインBLとして動作する。即ち、1つのメモリブロックBLKiで、1つのビットラインBLに複数のNANDストリングが連結される。第1方向に伸張された第2タイプドーピング領域311~314がNANDストリングの他端に提供される。第1方向に伸張された第2タイプドーピング領域311~314は共通ソースラインCSLとして動作する。要約すれば、メモリブロックBLKiは基板111と垂直になる方向第2方向に伸張された複数のNANDストリングを含み、1つのビットラインBLに複数のNANDストリングNSが連結されるNANDフラッシュメモリブロック例えば、電荷捕獲形として動作する。図3乃至図5で、第1導電ライン211~291、212~292、213~293は9つの層に提供されることで説明した。しかし、第1導電ライン211~291、212~292、213~293は9つの層に提供されることに限定されない。例えば、第1導電ラインはメモリセルを形成する少なくとも8個の層、そして選択トランジスターを形成する少なくとも2個の層に提供され得る。第1導電ラインはメモリセル電荷構成する少なくとも16個の層、そして選択トランジスターを形成する少なくとも2個の層に提供され得る。また、第1導電ラインは、メモリセルを形成する複数の層、そして選択トランジスターを形成する少なくとも2個の層に提供され得る。例えば、第1導電ラインはダミーメモリセルを形成する層にも提供され得る。図3乃至図5で、1つのビットラインBLに3つのNANDストリングNSが連結されることで説明した。しかし、1つのビットラインBLに3つのNANDストリングNSが連結されることに限定されない。例示的に、メモリブロックBLKiで、1つのビットラインBLにm個のNANDストリングNSが連結され得る。この時、1つのビットラインBLに連結されるNANDストリングNSの数ほど、第1方向に伸張される第1導電物質211~291、212~292、213~293の数及び共通ソースラインCSLとして動作するドーピング領域311~314の数もまた調節される。図3乃至図5で、第1方向に伸張された1つの第1導電物質に3つのNANDストリングNSが連結されることで説明した。しかし、1つの第1導電物質に3つのNANDストリングNSが連結されることに限定されない。例えば、1つの第1導電物質に、n個のNANDストリングNSが連結され得る。この時、1つの第1導電物質に連結されるNANDストリングNSの数ほど、ビットライン331~333の数もまた調節される。図3乃至図5を参照して説明されたように、ピラー113の第1及び第3方向に沿う断面積は基板111に近くなるほど、減少することができる。例えば、工程上の特性又は誤差によって、ピラー113の第1及び第3方向に沿う断面積が可変され得る。例示的に、ピラー113は蝕刻によって形成されたホールにシリコン物質及び絶縁物質のような物質が提供されて形成される。蝕刻される深さが増加するほど、蝕刻によって形成されるホールの第1及び第3方向に沿う面積は減少することができる。即ち、ピラー113の第1及び第3方向に沿う断面積は基板111に近くなるほど、減少することができる。図6は図3乃至図5を参照して説明されたメモリブロックBLKiの第1実施形態による等価回路BLKi_1を示す回路図である。図3乃至図6を参照すれば、第1ビットラインBL1及び共通ソースラインCSLの間にNANDストリングNS11~NS31が提供される。第2ビットラインBL2及び共通ソースラインCSLの間にNANDストリングNS12、NS22、NS32が提供される。第3ビットラインBL3及び共通ソースラインCSLの間に、NANDストリングNS13、NS23、NS33が提供される。第1乃至第3ビットラインBL1~BL3は、第3方向に伸張された第2導電物質331~333に各々対応する。各NANDストリングNSのストリング選択トランジスターSSTは対応するビットラインBLと連結される。各NANDストリングNSの接地選択トランジスターGSTは共通ソースラインCSLと連結される。各NANDストリングNSのストリング選択トランジスターSST及び接地選択トランジスターGSTの間にメモリセルMCが提供される。以下で、行及び列単位にNANDストリングNSが定義される。1つのビットラインに共通に連結されたNANDストリングNSは1つの列を形成する。例えば、第1ビットラインBL1に連結されたNANDストリングNS11~NS31は、第1列に対応する。第2ビットラインBL2に連結されたNANDストリングNS12~NS32は、第2列に対応する。第3ビットラインBL3に連結されたNANDストリングNS13~NS33は第3列に対応する。1つのストリング選択ラインSSLに連結されるNANDストリングNSは、1つの行を形成する。例えば、第1ストリング選択ラインSSL1に連結されたNANDストリングNS11~NS13は第1行を形成する。第2ストリング選択ラインSSL2に連結されたNANDストリングNS21~NS23は第2行を形成する。第3ストリング選択ラインSSL3に連結されたNANDストリングNS31~NS33は第3行を形成する。各NANDストリングNSで、高さが定義される。例示的に、各NANDストリングNSで、接地選択トランジスターGSTの高さは1であることで定義される。接地選択トランジスターGSTに隣接するメモリセルMC1の高さは2であることで定義される。ストリング選択トランジスターSSTの高さは9であることで定義される。ストリング選択トランジスターSSTと隣接するメモリセルMC7の高さは8であることで定義される。メモリセルMC及び接地選択トランジスターGSTの間の距離が増加するほど、メモリセルMCの高さは増加する。即ち、第1乃至第7メモリセルMC1~MC7は各々第2乃至第8の高さを有することで定義される。各NANDストリングNSは接地選択ラインGSLを共有する。接地選択ラインGSLは第1の高さを有する第1導電ライン211~213に対応する。即ち、接地選択トランジスターGSTもまた第1の高さを有することで理解できる。同一の行のNANDストリングNSの同一の高さのメモリセルMCはワードラインWLを共有する。同一の高さを有し、相異なる行に対応するNANDストリングNSのワードラインWLは共通に連結される。即ち、同一の高さのメモリセルMCはワードラインWLを共有する。第2の高さを有する第1導電ライン221~223が共通に連結されて第1ワードラインWL1を形成する。第3の高さを有する第1導電ライン231~233が共通に連結されて第2ワードラインWL2を形成する。第4の高さを有する第1導電ライン241~243が共通に連結されて第3ワードラインWL3を形成する。第5の高さを有する第1導電ライン251~253が共通に連結されて第4ワードラインWL4を形成する。第6の高さを有する第1導電ライン261~263が共通に連結されて第5ワードラインWL5を形成する。第7の高さを有する第1導電ライン271~273が共通に連結されて第6ワードラインWL6を形成する。第8の高さを有する第1導電ライン281~283が共通に連結されて第7ワードラインWL7を形成する。同一の行のNANDストリングNSはストリング選択ラインSSLを共有する。相異なる行のNANDストリングNSは相異なるストリング選択ラインSSL1、SSL2、SSL3に各々連結される。第1乃至第3ストリング選択ラインSSL1~SSL3は各々第9の高さを有する第1導電ライン291~293に対応する。以下で、第1ストリング選択トランジスターSST1は、第1ストリング選択ラインSSL1に連結されたストリング選択トランジスターSSTとして定義される。第2ストリング選択トランジスターSST2は、第2ストリング選択ラインSSL2に連結されたストリング選択トランジスターSSTとして定義される。第3ストリング選択トランジスターSST3は、第3ストリング選択ラインSSL3に連結されたストリング選択トランジスターSSTとして定義される。共通ソースラインCSLはNANDストリングNSに共通に連結される。例えば、基板111の上の活性領域で、第1乃至第4ドーピング領域311~314が互に連結されて共通ソースラインCSLを形成する。図6に示したように、同一の高さのワードラインWLは共通に連結されている。したがって、特定の高さのワードラインWLが選択される時、選択されたワードラインWLに連結された全てNANDストリングNSが選択される。相異なる行のNANDストリングNSは相異なるストリング選択ラインSSLに連結されている。したがって、ストリング選択ラインSSL1~SSL3を選択及び非選択することによって、同一ワードラインWLに連結されたNANDストリングNSの中で非選択行のNANDストリングNSが対応するビットラインから分離され、そして選択行のNANDストリングNSが対応するビットラインに連結され得る。例示的に、プログラム及び読出し動作の時に、ストリング選択ラインSSL1~SSL3の中で1つが選択される。即ち、プログラム及び読出し動作はNANDストリングNS11~NS13、NS21~NS23、NS31~NS33の行単位に遂行される。例示的に、プログラム及び読出し動作の時に、選択行の選択ワードラインに選択電圧が印加され、非選択ワードラインに非選択電圧が印加される。例えば、選択電圧は、プログラム電圧Vpgm又は選択読出し電圧Vrdであり得る。例えば、非選択電圧は、パス電圧Vpass又は非選択読出し電圧Vreadであり得る。即ち、プログラム及び読出し動作は、NANDストリングNS11~NS13、NS21~NS23、NS31~NS33の行単位に遂行される。図7は、一般的な場合の駆動信号の上昇傾斜を例示的に示す図面である。図3乃至図5を参照して説明されたように、ピラー113の第1及び第3方向に沿う断面積は、工程上の特性又は誤差によって基板111に近くなるほど、減少する。例えば、第2の高さに対応するピラー113の第1及び第3方向に沿う断面積は、第8の高さに対応するピラー113の第1及び第3方向に沿う断面積より小さい。ピラー113の第1及び第3方向に沿う断面積の減少は、第1導電ラインの第2及び第3方向に沿う断面積の増加を意味する。即ち、ワードラインの第2及び第3方向に沿う断面積が基板111に近くなるほど、増加することを意味する。例えば、図4に示したように、第2の高さを有する第1導電ライン221~223の第2及び第3方向に沿う断面積は第8の高さを有する第1導電ライン281~283の第2及び第3方向に沿う断面積より大きい。即ち、図6を参照すれば、第2の高さを有する第1ワードラインWL1の第2及び第3方向に沿う断面積は、第8の高さを有する第7ワードラインWL7の第2及び第3方向に沿う断面積より大きい。したがって、ワードラインの抵抗は、断面積に反比例するので、第1ワードラインWL1の抵抗は第7ワードラインWL7の抵抗より小さい。上述したように、3次元構造を有するメモリセルアレイのワードライン抵抗は基板に近くなるほど、小さい。したがって、一般的な不揮発性メモリ装置の場合、基板と近いワードラインに提供される駆動信号は、基板と遠いワードラインに印加される駆動信号より大きい上昇傾斜を有する。このような上昇傾斜の勾配の差異は、プログラム速度の差による読出しマージンの減少等を発生させ得る。例えば、図7を参照すれば、プログラム動作の時に、第1ワードラインWL1に提供される第1駆動信号DS<1>は、パス電圧Vpassまで上昇する間に‘γ’の上昇傾斜を有し、第7ワードラインWL7に提供される第7駆動信号DS<7>は、パス電圧Vpassまで増加する間に‘α’の上昇傾斜を有する。即ち、パス電圧Vpassまで上昇する間に、第1駆動信号DS<1>の上昇傾斜は、第7駆動信号の上昇傾斜DS<7>より大きい。また、例えば、第1駆動信号DS<1>及び第7駆動信号DS<7>はパス電圧Vpassでプログラム電圧Vpgmまで上昇する間に各々‘β’及び‘δ’の上昇傾斜を有する。即ち、パス電圧Vpassまで上昇する間に、第1駆動信号DS<1>の上昇傾斜は第7駆動信号の上昇傾斜DS<7>より大きい。したがって、第1ワードラインWL1及び第7ワードラインWL7に連結されたメモリセルが各々プログラムされる場合、第1ワードラインWL1に連結されたメモリセルは第7ワードラインWL7に連結されたメモリセルに比べて速やかにプログラムされる。このようなメモリセルのプログラム速度差異は読出しマージンの減少を生じる。このような問題を最小化するために、本発明の実施形態による不揮発性メモリ装置100図1参照は、ランピングロジック170図1参照の制御に応答してプログラム電圧Vpgmまで段階的に増加する第1電圧信号VS_1及びパス電圧Vpassまで段階的に増加する第2電圧信号VS_2を発生する。不揮発性メモリ装置100は、第1電圧信号VS_1及び第2電圧信号VS_2を駆動信号DSとして選択されたワードライン及び非選択されたワードラインに提供する。以下では本発明の実施形態による高電圧発生回路120及びランピングロジック170がより詳細に説明される。図8は、図1の高電圧発生回路120及びランピングロジック170をより詳細に示すブロック図である。図8を参照すれば、高電圧発生回路120は第1高電圧発生器121及び第2高電圧発生器122を含む。ランピングロジック170は第1サブランピングロジック171及び第2サブランピングロジック172を含む。第1電圧発生器121は、第1サブランピングロジック171の制御に応答して、プログラム電圧Vpgmまで段階的に増加する第1電圧信号VS_1を発生する。プログラム動作の時、第1電圧信号VS_1は駆動信号DSとして選択されたワードラインに提供される。第2電圧発生器122は、第2サブランピングロジック172の制御に応答してパス電圧Vpassまで段階的に増加する第2電圧信号VS_2を発生する。プログラム動作の時、第2電圧信号VS_2は駆動信号DSとして選択されたワードラインに提供される。図9は、図8の第1電圧発生器121によって生成された第1電圧信号VS_1を示す図面である。図9を参照すれば、第1電圧信号VS_1の上昇傾斜は、一般的な場合即ち、第1サブランピングロジック171図8参照が具備されない場合に比べて低く設定される。例示的に図9に示したように、第1電圧信号VS_1の上昇傾斜は、最も低い上昇傾斜を有する第7駆動信号DS<7>図7参照を基準に設定され得る。この場合、第1電圧信号VS_1の上昇傾斜は、最も大きい抵抗を有するワードライン即ち、第7ワードラインWL7図6参照に提供される第7駆動信号DS<7>の上昇傾斜と同一である。したがって、第1電圧信号VS_1の上昇傾斜は、第7ワードラインWL7に比べて相対的に低い抵抗を有するワードライン即ち、第1乃至第6ワードラインWL1~WL6図6参照で一定に維持され得る。図10は、図8の第2電圧発生器122によって生成された第2電圧信号VS_2を示す図面である。図10を参照すれば、第2電圧信号VS_2の上昇傾斜は一般的な場合即ち、第2サブランピングロジック172図8参照が具備されない場合に比べて低く設定される。例示的に図9の第1電圧信号VS_1と同様に、第2電圧信号VS_2の上昇傾斜は第7駆動信号DS<7>の上昇傾斜を基準に設定され得る。したがって、第2電圧信号VS_2の上昇傾斜は第1乃至第7ワードラインWL1~WL7図6参照で一定に維持され得る。図8乃至図10で説明されたように、第1及び第2電圧発生器121、122は、各々第1及び第2サブランピングロジック171、172の制御に応答して低い上昇傾斜を有する第1及び第2電圧信号VS_1、VS_2を発生できる。例えば、第1及び第2電圧信号VS_1、VS_2の上昇傾斜は、第7駆動信号DS<7>の上昇傾斜と同様に設定され得る。但し、これは例示的なことであり、第1及び第2電圧信号VS_1、VS_2の上昇傾斜は第7駆動信号DS<7>の上昇傾斜より所定範囲内で低いか、或いは高いように設定され得る。一方、プログラム動作の時、第1電圧信号VS_1は、選択されたワードラインに駆動信号に提供され、第2電圧信号VS_2が非選択されたワードラインに駆動信号に提供される。以下の図11及び図12では、第1及び第2電圧信号VS_1を駆動信号にワードラインに提供する行選択回路130図1参照の構成がより詳細に説明される。図11は、図1の行選択回路130をより詳細に示すブロック図である。図11を参照すれば、行選択回路130はワードラインドライバー131及び行デコーダー132を含む。ワードラインドライバー131は、デコーディングブロック131_a、第1乃至第7ドライビングブロック131_b1~131_b7を含む。デコーディングブロック131_aは行アドレスRAiを受信する。デコーディングブロック131_aは、受信した行アドレスRAiをデコーディングしてデコーディングされた行アドレスDRAiを発生する。デコーディングブロック131_aは、デコーディングされた行アドレスDRAiを各々第1乃至第7ドライビングブロック131_b1~131_b7の中で対応するドライビングブロックに伝達する。第1乃至第7ドライビングブロック131_b1~131_b7は、デコーディングブロック131_aからデコーディングされた行アドレスDRAiを各々受信する。第1乃至第7ドライビングブロック131_b1~131_b7は、高電圧発生回路120図1参照から第1電圧信号VS_1及び第2電圧信号VS_2を各々受信する。第1乃至第7ドライビングブロック131_b1~131_b7は、デコーディングされた行アドレスDRAiに応答して第1電圧信号VS_1及び第2電圧信号VS_2の中でいずれか1つを駆動信号DSとして各々出力する。各ドライビングブロックは以下の図12でより詳細に説明される。行デコーダー133は、信号ラインSL1~SL7を通じてワードラインドライバー131に連結される。行デコーダー133は、複数のメモリブロックBLK1~BLKzに連結され、各メモリブロックは、ワードラインWL1~WL7を通じて行デコーダー133に連結される。行デコーダー133は、行アドレスRAjを受信し、行アドレスRAjに応答してメモリブロックを選択する。行デコーダー133は、信号ラインSL1~SL7を通じて駆動信号DS<1>~DS<7>を受信し、駆動信号DS<1>~DS<7>を選択されたメモリブロックのワードラインWL1~WL7に提供する。図12は、図11のドライビングブロックをより詳細に説明するための図面である。図12では例示的に第1ドライビングブロック131_b1が図示されている。図12を参照すれば、第1ドライビングブロック131_b1は第1スイッチS/W1及び第2スイッチS/W2を含む。第1スイッチS/W1は、高電圧発生回路120図1参照及び制御ロジック160図1参照から第1電圧信号VS_1及び第1活性化信号EN_1を各々受信する。第2スイッチS/W2は、高電圧発生回路120及び制御ロジック160から第2電圧信号VS_2及び第2活性化信号EN_2を各々受信する。第1スイッチS/W1及び第2スイッチS/W2は、デコーディングブロック131_aから提供されたデコーディングされた行アドレスDRAi1に応答して、第1電圧信号VS_1及び第2電圧信号VS_2の中でいずれか1つを第1駆動信号DS<1>として出力する。図13及び図14は、図1の高電圧発生回路120によって生成された電圧信号が駆動信号としてワードラインに提供される時、駆動信号の上昇傾斜を示す図面である。具体的に、図13では、第1電圧信号VS_1が駆動信号として選択された第7ワードラインWL7に提供され、第2電圧信号VS_2が駆動信号として非選択されたワードライン、即ち、第1乃至第6ワードラインWL1~WL6に提供される場合が図示されている。図14では、第1電圧信号VS_1が駆動信号として選択された第1ワードラインWL1に提供され、第2電圧信号VS_2が駆動信号として非選択されたワードライン即ち、第2乃至第7ワードラインWL2~WL7に提供される場合が図示されている。図13に示したように、プログラム動作の時に第7ワードラインWL7が選択された場合、第7駆動信号DS<7>は、パス電圧Vpass及びプログラム電圧Vpgmまで上昇する間に各々‘α’及び‘β’の上昇傾斜を有する。この場合、非選択された第1乃至第6ワードラインWL1~WL6にはパス電圧Vpassまで上昇する間に‘α’の上昇傾斜を有する駆動信号DS<1>~DS<6>が各々提供される。また、図14に図示されたように、プログラム動作第1ワードラインWL1が選択された場合、第1駆動信号DS<1>は、第7駆動信号DS<1>と同じように、パス電圧Vpass及びプログラム電圧Vpgmまで上昇する間に各々‘α’及び‘β’の上昇傾斜を有する。この場合、非選択された第2乃至第7ワードラインWL2~WL7にはパス電圧Vpassまで上昇する間に‘α’の上昇傾斜を有する駆動信号DS<2>~DS<7>が各々提供される。結局、複数のワードラインの間の抵抗の差に関わらず、本発明の実施形態による不揮発性メモリ装置100図1参照は、同一な上昇傾斜を有する駆動信号をワードラインに提供できる。したがって、不揮発性メモリ装置100は、プログラム速度の差による読出しマージンの減少を防止することができる。一方、図1乃至図14で説明された実施形態は例示的なことあり、本発明の技術的思想はこれに限定されない。本発明の技術的思想は、多様な実施形態及び適用例にに応用され得る。以下では本発明の他の実施形態及び適用例がより詳細に説明される。図15は、本発明の他の実施形態による不揮発性メモリ装置200を示すブロック図である。図15の不揮発性メモリ装置200は、ランピング制御ユニット270が制御ロジック260の外部に具現されることを除外すれば、図1の不揮発性メモリ装置100と類似である。即ち、図1の不揮発性メモリ装置100が制御ロジック160図1参照の一部をランピングロジック170図1参照に割り当てることに比べて、図15の不揮発性メモリ装置200は、ランピング制御ユニット270が制御ロジック260と区別される別のモジュールで具現される。この場合、ランピング制御ユニット270は、制御ロジック260の制御に応答して動作し、高電圧発生ユニット220は、ランピング制御ユニット270の制御に応答して段階的に増加する第1及び第2電圧信号VS_1、VS_2を生成する。高電圧発生ユニット220の動作は、図1の高電圧発生回路120の動作と類似であるので、詳細な説明は省略される。図1乃至図15で、本発明の実施形態による不揮発性メモリ装置100、200はプログラム動作の時に同一の上昇傾斜を有する駆動信号を各ワードラインに提供することで説明される。但し、これは例示的なことであり、本発明の実施形態による不揮発性メモリ装置100、200は読出し動作の時にも応用され得る。これは以下の図16乃至図20を参照して、より詳細に説明される。図16乃至図18は、互に異なる上昇傾斜を有する駆動信号による読出し攪乱ReadDisturbanceを説明するための図面である。図16では、メモリセルMCの閾値電圧の散布が図示されている。例示的に、メモリセルMCは4つの論理状態E、P1、P2、P3に対応する閾値電圧の散布を有することと仮定される。即ち、メモリセルMCは2ビットを格納することと仮定される。しかし、メモリセルMCは2ビットを格納することに限定されない。図17では、互に異なる上昇傾斜を有する駆動信号による読出し動作が図示されている。説明の便宜上、第1乃至第7ワードラインWL1~WL7に提供される駆動信号の上昇傾斜は基板に近くなるほど、大きくなることと仮定される。また、第2ワードラインWL2に対する読出し動作が遂行されることと仮定される。図18では、図17の選択されたストリングラインSelectedSSLに対応するNANDストリングの中で1つのNANDストリングのチャンネル電圧が図示されている。具体的に、図18では、第6時間t6図17参照でのNANDストリングのチャンネル電圧が図示されている。第1乃至第7メモリセルMC1~MC7は、各々図6の第1乃至第7ワードラインWL1~WL7のメモリセルの中で同一なNANDストリングに属するメモリセルに対応する。説明の便宜上、第3メモリセルMC3は、論理状態P3に対応する閾値電圧を有することと仮定される。第1、第2、第4乃至第7メモリセルMC1、MC2、MC4~MC7は消去状態Eに対応する閾値電圧を有することと仮定される。図16乃至図18を参照すれば、先ず、ビットラインBLがビットラインプリチャージ電圧VBLでプリチャージPrechargeされる。以後、選択されたストリング選択ラインSelectedSSLと接地選択ラインGSLとに各々ストリング選択電圧VSSLと接地選択電圧VGSLとが提供される。また、選択された第2ワードラインWL2には、第1選択読出し電圧Vrd1が提供され、非選択されたワードラインWL1、WL3~WL7には非選択読出し電圧Vreadが提供される。基板111に近くなるほど、上昇傾斜が大きいので、第1乃至第7ワードラインWL1~WL7に提供される第1乃至第7駆動信号DS<1>~DS<7>は各々順次的に第1選択読出し電圧Vrd1レベルに到達する。この場合、第3メモリセルMC3を除外したメモリセルMC1、MC2、MC4~MC7が消去状態Eの閾値電圧を有するので、メモリセルMC1、MC2、MC4~MC7は各々順次的にターンオンされる。例えば、第1メモリセルMC1は他の消去状態のメモリセルに比べて最も速い第3時間t3にターンオンされ、第7メモリセルMC7は、他の消去状態のメモリセルに比べて最も遅い第5時間t5にターンオンされる。一方、第3メモリセルMC3は、論理状態P3に対応する閾値電圧を有するので、第3メモリセルMC3は、第3ワードラインWL3に提供される第3駆動信号DS<3>が、例えば、非選択読出し電圧Vreadに到達すれば、ターンオンされる。したがって、第3メモリセルMC3は、他のメモリセルMC1、MC2、MC4~MC7に比べて最も遅い第6時間t6にターンオンされ得る。この場合、図18に示したように、第1乃至第7メモリセルMC1~MC7を含むNANDストリングのチャンネル電圧は第3メモリセルMC3を中心に分離され得る。即ち、第6時間t6で、第3メモリセルMC3は、ターンオフされ、他のメモリセルMC1、MC2、MC4~MC7はターンオンされるので、NANDストリングのチャンネル電圧は、第3メモリセルMC3を中心に各々接地電圧Vssとビットラインプリチャージ電圧VBLとに区分される。このようなチャンネル電圧の差異は、熱電子注入Hotelectroninjectionによる読出し攪乱を発生し、このような読出し攪乱は読出しマージンの減少を発生させ得る。上述した読出し攪乱を防止するために本発明の実施形態による不揮発性メモリ装置100、200は、読出し動作の時に目標電圧まで段階的に増加する電圧信号を発生し、これを駆動信号としてワードラインに提供する。これは以下の図19及び図20でより詳細に説明される。図19は、図1の高電圧発生回路120及びランピングロジック170の一実施形態を示すブロック図である。図19を参照すれば、高電圧発生回路120は、第1及び第2電圧発生器121、122を含み、ランピングロジック170は、第1及び第2サブランピングロジック171、172を含む。図19に示したように、第1電圧発生器121は、第1サブランピングロジック171の制御に応答して選択読出し電圧Vrdまで段階的に増加する第1電圧信号VS_1を生成する。即ち、第1電圧発生器121は、プログラム動作の時にはプログラム電圧Vpgmまで段階的に増加する第1電圧信号VS_1を生成し、読出し動作の時に選択読出し電圧Vrdまで段階的に増加する第1電圧信号VS_1を生成する。第1電圧発生器121によって生成された第1電圧信号VS_1は以後に選択されたワードラインに駆動信号として提供される。同様に、第2電圧発生器122は、第2サブランピングロジック172の制御に応答してプログラム動作の時にはパス電圧Vpassまで段階的に増加する第2電圧信号VS_2を生成し、読出し動作の時に非選択読出し電圧Vreadまで段階的に増加する第2電圧信号VS_2を生成する。第2電圧発生器122によって生成された第2電圧信号VS_2は以後に選択されたワードラインに駆動信号として提供される。上述したように、第1及び第2電圧発生器121、122は、読出し動作の時に段階的に増加する第1及び第2電圧信号VS_1、VS_2を各々発生することによって、読出し攪乱を防止することができる。一方、図19で、第1及び第2電圧発生器121、122は、プログラム動作のみでなく読出し動作の時にも動作することと仮定される。但し、これは例示的なことであり、本発明の他の実施形態による高電圧発生回路120は、プログラム動作の時に動作する電圧発生器と読出し動作の時に動作する電圧発生器を各々具備することができる。これは以下の図20でより詳細に説明される。図20は、図1の高電圧発生回路120及びランピングロジック170の他の実施形態を示すブロック図である。図20を参照すれば、高電圧発生回路120は第1乃至第4電圧発生器121~124を含み、ランピングロジック170は第1乃至第4サブランピングロジック171~174を含む。図20に示したように、第1及び第2電圧発生器121、122は、プログラム動作が実行される場合に動作し、各々第1及び第2サブランピングロジック171、172の制御に応答してプログラム電圧Vpgmまで段階的に増加する第1電圧信号VS_1及びパス電圧Vpassまで段階的に増加する第2電圧信号VS_2を生成する。第3及び第4電圧発生器123、124は、読出し動作が実行される場合に動作し、各々第3及び第4サブランピングロジック173、174の制御に応答して選択読出し電圧Vrdまで段階的に増加する第3電圧信号VS_3及び非選択読出し電圧Vreadまで段階的に増加する第4電圧信号VS_4を生成する。したがって、プログラム動作の時の読出しマージンの減少及び読出し動作の時の読出し攪乱が各々防止され得る。一方、説明の便宜上、図19及び図20の電圧発生回路は、図1の不揮発性メモリ装置100に適用されることと仮定されたが、図15の不揮発性メモリ装置200にも適用され得ることは勿論である。一方、図1乃至図20で、本発明の実施形態による不揮発性メモリ装置100、200は目標電圧まで段階的に増加する第1電圧信号VS_1及び第2電圧信号VS_2を発生することと仮定される。但し、これは例示的なことであり、本発明の技術的思想はこれに限定されない。例えば、本発明の実施形態による不揮発性メモリ装置は非選択されたワードラインに提供される第2電圧信号VS_2のみを目標電圧まで段階的に増加させることによって、発生できる。一方、ランピングロジック170は、不揮発性メモリ装置100の動作によって第1及び第2電圧信号VS_1、VS_2のランピングステップの大きさを柔軟に調整することができる。例えば、ランピングロジック170は、第1及び第2電圧信号VS_1、VS_2の目標電圧のレベルによって互に異なるランピングステップの大きさを有するように高電圧発生回路120を制御することができる。一方、図6では、図3乃至図5を参照して説明されたメモリブロックBLKiは第1実施形態による等価回路BLK_1に対応されると説明される。しかし、これは例示的なことであり、本発明の実施形態はこれに限定されない。以下では図3乃至図5を参照して説明されたメモリブロックBLKiの第2乃至第5実施形態による等価回路が説明される。図21は、図3乃至図5を参照して説明されたメモリブロックBLKiの第2実施形態による等価回路BLKi_2を示す回路図である。図6を参照して説明された等価回路と比較すれば、メモリブロックBLKi_3の各NANDストリングNSに側面トランジスターLTRが追加的に提供される。各NANDストリングNSで、側面トランジスターLTRは、接地選択トランジスターGST及び共通ソースラインCSLの間に連結される。側面トランジスターLTRのゲート又は制御ゲートは接地選択トランジスターGSTのゲート又は制御ゲートと共に接地選択ラインGSLに連結される。図3乃至図6を参照して説明されたように、第1の高さを有する第1導電ライン211、212、213は接地選択ラインGSLに対応する。第1の高さを有する第1導電ライン211、212、213に特定電圧が印加されれば、第1導電ライン211、212、213に隣接する表面層114の領域にチャンネルが形成される。即ち、接地選択トランジスターGSTにチャンネルが形成される。また、第1導電ライン211、212、213に特定電圧が印加されれば、第1導電ライン211、212、213に隣接する基板111の領域にチャンネルが形成される。第1ドーピング領域311は、第1導電ライン211の電圧によって基板111に生成されたチャンネルと連結される。第1導電ライン211の電圧によって基板111に生成されたチャンネルは、第1導電ライン211の電圧によって第2方向のボディーとして動作する表面層114に生成されたチャンネルと連結される。同様に、第1導電ライン211、212、213の電圧によって基板111にチャンネルが形成される。第1乃至第4ドーピング領域311~314は第1導電ライン211、212、213の電圧によって基板111に生成されたチャンネルを通じて第2方向のボディーとして動作する表面層114に各々連結される。図3乃至図6を参照して説明されたように、第1乃至第4ドーピング領域311~314は共通に連結されて共通ソースラインCSLを形成する。共通ソースラインCSL及びメモリセルMC1~MC7のチャンネルは接地選択ラインGSLの電圧によって形成される基板111に垂直になるチャンネル及び基板111に平行なチャンネルを通じて電気的に連結される。即ち、共通ソースラインCSL及びメモリセルMC1~MC3の間に、接地選択ラインGSLによって駆動され、基板に垂直になるトランジスター及び基板と平行なトランジスターが提供されることで理解できる。基板に垂直になるトランジスターは接地選択トランジスターGSTとして理解でき、基板に平行なトランジスターは側面トランジスターLTRとして理解できる。図22は、図3乃至図5を参照して説明されたメモリブロックBLKiの第3実施形態による等価回路BLKi_4を示す回路図である。図6のメモリブロックBLKi_1と比較すれば、各NANDストリングNSで、メモリセルMC1~MC6及び共通ソースラインCSLの間に2つの接地選択トランジスターGST1、GST2が提供され得る。接地選択トランジスターGST1、GST2は1つの接地選択ラインGSLに連結される。図23は、図3乃至図5を参照して説明されたメモリブロックBLKiの第4実施形態による等価回路BLKi_5を示す回路図である。図22のメモリブロックBLKi_3と比較すれば、各NANDストリングNSで、メモリセルMC1~MC5及びビットラインBLの間に2つのストリング選択トランジスターSST1、SST2が提供され得る。同一の行のNANDストリングで、同一の高さのストリング選択トランジスターSSTは1つのストリング選択ラインSSLを共有する。例えば、第1行のNANDストリングNS11~NS13で、第1ストリング選択トランジスターSST1は第11ストリング選択ラインSSL11を共有する。第2ストリング選択トランジスターSST2は第21ストリング選択ラインSSL21を共有する。第2行のNANDストリングNS21~NS23で、第1ストリング選択トランジスターSST1は、第12ストリング選択ラインSSL12を共有する。第2ストリング選択トランジスターSST2は、第22ストリング選択ラインSSL22を共有する。第3行のNANDストリングNS31~NS33で、第1ストリング選択トランジスターSST1は、第13ストリング選択ラインSSL13を共有する。第2ストリング選択トランジスターSST2は第23ストリング選択ラインSSL23を共有する。図24は図3乃至図5を参照して説明されたメモリブロックBLKiの第5実施形態による等価回路BLKi_6を示す回路図である。図23のメモリブロックBLKi_4と比較すれば、同一の行のNANDストリングNSに対応するストリング選択ラインSSLは共通に連結される。一方、図2のメモリブロックの中で図3乃至図5を参照して説明されたメモリブロックは多様な変形形態に具現され得る。以下では本発明の実施形態によるメモリブロックの変形形態が説明される。図25は、図2のメモリブロックBLK1~BLKzの中で1つの第2実施形態BLKjを示す斜視図である。メモリブロックBLKjのI-I’線に沿う断面図は、図4に図示された断面図と同一である。図3のメモリブロックBLKiと比較すれば、メモリブロックBLKjで、ピラー113’は方形柱の形態に提供される。また、第1方向に沿って特定距離程度離隔されて配置されたピラー113’の間に、絶縁物質101が提供される。例示的に、絶縁物質101は第2方向に沿って伸張されて基板111に接触される。図3を参照して説明された第1導電物質211~291、212~292、213~293は、絶縁物質101によって第1部分211a~291a、212a~292a、213a~293a及び第2部分211b~291b、212b~292b、213b~293bに分離される。第1及び第2ドーピング領域311、312の上の領域で、各ピラー113’は、第1導電物質の第1部分211a~291a及び絶縁膜116と1つのNANDストリングNSを形成し、第1導電物質の第2部分211b~291b及び絶縁膜116と他の1つのNANDストリングNSを形成する。第2及び第3ドーピング領域312、313の上の領域で、各ピラー113’は、第1導電物質の第1部分212a~292a及び絶縁膜116と1つのNANDストリングNSを形成し、第1導電物質の第2部分212b~292b及び絶縁膜116と他の1つのNANDストリングNSを形成する。第3及び第4ドーピング領域313、314の上の領域で、各ピラー113’は、第1導電物質の第1部分213a~293a及び絶縁膜116と1つのNANDストリングNSを形成し、第1導電物質の第2部分213b~293b及び絶縁膜116と他の1つのNANDストリングNSを形成する。即ち、絶縁物質101を利用して各ピラー113’の両側面に提供される第1導電物質の第1及び第2部分211a~291a、211b~291bに分離することによって、各ピラー113’は2つのNANDストリングNSを形成できる。メモリブロックBLKjは、図6又は図21乃至24を参照して説明された等価回路に具現され得る。プログラム動作の時にメモリブロックBLKjのワードラインに提供されるプログラム電圧Vpgm及びパス電圧Vpassの上昇傾斜は一定に維持される。したがって、プログラム速度差異による読出しマージンの減少が防止され得る。読出し動作の時にメモリブロックBLKjのワードラインに提供される選択読出し電圧Vrd及び非選択読出し電圧Vreadの上昇傾斜は一定に維持され得る。したがって、読出し攪乱が防止され得る。図26は図25のメモリブロックBLKjの変形形態BLKj’を示す斜視図である。メモリブロックBLKj’のI-I’線に沿う断面図は図18に図示された断面図と同一である。メモリブロックBLKj’の1つのピラーが第1サブピラー113a及び第2サブピラー113bを含むことを除外すれば、メモリブロックBLKj’は、図25を参照して説明されたメモリブロックBLKjと同一である。メモリブロックBLKj’で1つのピラーは、第1サブピラー113a及び第2サブピラー113bを含む。第1サブピラー113a及び第2サブピラー113bは、図17及び図18を参照して説明されたことと同様に構成される。1つのピラー113’は2つのNANDストリングNSを形成する。第1導電物質の第1部分211a~291a及び第2部分211b~291b、212b~292b、213b~293bは、接地選択ラインGSL、ワードラインWL、及びストリング選択ラインSSLに対応する。同一の高さのワードラインWLは共通に連結される。メモリブロックBLKj’は、図6又は図21乃至24を参照して説明された等価回路に具現され得る。プログラム動作の時にメモリブロックBLKjのワードラインに提供されるプログラム電圧Vpgm及びパス電圧Vpassの上昇傾斜は一定に維持される。したがって、プログラム速度差異による読出しマージンの減少が防止され得る。読出し動作の時にメモリブロックBLKj’のワードラインに提供される選択読出し電圧Vrd及び非選択読出し電圧Vreadの上昇傾斜は調整され得る。したがって、読出し攪乱が防止され得る。図27は、図3のメモリブロックBLK1~BLKzの中で1つの第3実施形態BLKmを示す斜視図である。図28は、図27のメモリブロックBLKmのIII-III’線に沿う断面図である。共通ソースラインCSLを形成するnタイプドーピング領域315がプレートplate形態に提供されることを除外すれば、メモリブロックBLKmは図3乃至図5を参照して説明されたメモリブロックBLKiと同様に構成される。例示的に、nタイプドーピング領域315はnタイプウェルとして提供され得る。メモリブロックBLKmは、図6又は図21乃至24を参照して説明された等価回路に具現され得る。プログラム動作の時にメモリブロックBLKmのワードラインに提供されるプログラム電圧Vpgm及びパス電圧Vpassの上昇傾斜は一定に維持される。したがって、プログラム速度差異による読出しマージンの減少が防止され得る。読出し動作の時にメモリブロックBLKmのワードラインに提供される選択読出し電圧Vrd及び非選択読出し電圧Vreadの上昇傾斜は一定に維持され得る。したがって、読出し攪乱が防止され得る。図29は、図27のメモリブロックBLKmの変形形態BLKm’を示す斜視図である。図30は、図29のメモリブロックBLKm’のIV-IV’線に沿う断面図である。メモリブロックBLKm’の1つのピラーが第1サブピラー113a及び第2サブピラー113bを含むことを除外すれば、メモリブロックBLKm’は図27及び図28を参照して説明されたメモリブロックBLKmと同一である。メモリブロックBLKm’で1つのピラーは第1サブピラー113a及び第2サブピラー113bを含む。第1サブピラー113a及び第2サブピラー113bは、図21及び図22を参照して説明されたことと同様に構成される。図27及び図28を参照して説明されたことと同様に、共通ソースラインCSLを形成するnタイプドーピング領域315がプレート形態に提供される。メモリブロックBLKm’は、図6又は図21乃至24を参照して説明された等価回路に具現され得る。プログラム動作の時にメモリブロックBLKm’のワードラインに提供されるプログラム電圧Vpgm及びパス電圧Vpassの上昇傾斜は一定に調整される。したがって、プログラム速度差異による読出しマージンの減少が防止され得る。読出し動作の時にメモリブロックBLKm’のワードラインに提供される選択読出し電圧Vrd及び非選択読出し電圧Vreadの上昇傾斜は一定に調整され得る。したがって、読出し攪乱が防止され得る。図31は、図3のメモリブロックBLK1~BLKzの中で1つの第4実施形態BLKnを示す斜視図である。図32は、図31のメモリブロックBLKnのV-V’線に沿う断面図である。図31及び図32を参照すれば、共通ソースラインCSLを形成するnタイプドーピング領域315は図27及び図28を参照して説明されたようにプレート形態に提供される。図3及び図4を参照して説明されたメモリブロックBLKiと比較すれば、ワードラインWL1~WL7を形成する第1導電ライン221’~281’はプレート形態に提供される。各ピラー113’の表面層116’は絶縁膜を含む。ピラー113’の表面層116’は、図5を参照して説明された絶縁膜116と同様にデータを格納するように構成される。例えば、表面層116’はトンネルリング絶縁膜、電荷格納膜、及びブロッキング絶縁膜を包含する。ピラー113’の中間層114’はpタイプシリコンを含む。ピラー113’の中間層114’は、第2方向のボディーとして動作する。ピラー113’の内部層115’は絶縁物質を含む。例示的に、第8の高さの第1導電ライン281’がストリング選択ラインSSLとして使用される時、第8の高さの第1導電ライン281’は第9の高さの第1導電ライン291’と同様に分割される。メモリブロックBLKnは、図6又は図21乃至24を参照して説明された等価回路に具現され得る。プログラム動作の時にメモリブロックBLKnのワードラインに提供されるプログラム電圧Vpgm及びパス電圧Vpassの上昇傾斜は一定に維持される。したがって、プログラム速度差異による読出しマージンの減少が防止され得る。読出し動作の時にメモリブロックBLKnのワードラインに提供される選択読出し電圧Vrd及び非選択読出し電圧Vreadの上昇傾斜は一定に維持され得る。したがって、読出し攪乱が防止され得る。図33は、図31のメモリブロックBLKnの変形形態BLKn’を示す斜視図である。図34は、図33のメモリブロックBLKn’のVI-VI’線に沿う断面図である。メモリブロックBLKn’の1つのピラーが第1サブピラー113a及び第2サブピラー113bを含むことを除外すれば、メモリブロックBLKn’は、図31及び図32を参照して説明されたメモリブロックBLKnと同一である。メモリブロックBLKn’で1つのピラーは、第1サブピラー113a及び第2サブピラー113bを含む。第1サブピラー113a及び第2サブピラー113bは、図21及び図22を参照して説明されたことと同様に構成される。メモリブロックBLKn’は、図6又は図21乃至24を参照して説明された等価回路に具現され得る。プログラム動作の時にメモリブロックBLKn’のワードラインに提供されるプログラム電圧Vpgm及びパス電圧Vpassの上昇傾斜は一定に維持される。したがって、プログラム速度差異による読出しマージンの減少が防止され得る。読出し動作の時にメモリブロックBLKn’のワードラインに提供される選択読出し電圧Vrd及び非選択読出し電圧Vreadの上昇傾斜は一定に維持され得る。したがって、読出し攪乱が防止され得る。図35は、図2のメモリブロックBLK1~BLKzの中で1つの第5実施形態BLKoを示す斜視図である。図36は図35のメモリブロックBLKoのVII-VII’線に沿う断面図である。図35及び図36を参照すれば、基板111の上に、第1方向に沿って伸張される第1乃至第4上部ワードラインUW1~UW4が第2方向に沿って順次的に提供される。第1乃至第4上部ワードラインUW1~UW4は第2方向に沿って特定距離程度離隔されて提供される。第1方向に沿って特定距離程度離隔されて配置され、第2方向に沿って第1乃至第4上部ワードラインUW1~UW4を貫通する第1上部ピラーUP1が提供される。第1乃至第4上部ワードラインUW1~UW4から第3方向に離隔された基板111の上に、第1方向に沿って伸張される第1乃至第4下部ワードラインDW1~DW4が第2方向に沿って順次的に提供される。第1乃至第4下部ワードラインDW1~DW4は第2方向に沿って特定距離程度離隔されて提供される。第1方向に沿って特定距離程度離隔されて第1乃至第3下部ワードラインDW1~DW4を貫通する第1下部ピラーDP1が提供される。そして、第1方向に沿って特定距離程度離隔されて配置され、第2方向に沿って第1乃至第4下部ワードラインDW1~DW4を貫通する第2下部ピラーDP2が提供される。例示的に、第1下部ピラーDP1及び第2下部ピラーDP2は第2方向に沿って平行に配置され得る。下部ワードラインDW1~DW4から第3方向に離隔された基板111の上に、第1方向に沿って伸張される第5乃至第8上部ワードラインUW5~UW8が第2方向に沿って順次的に提供される。第5乃至第8上部ワードラインUW5~UW8は、第2方向に沿って特定距離程度離隔されて提供される。第1方向に沿って特定距離程度離隔されて配置され、第2方向に沿って第5乃至第8上部ワードラインUW5~UW8を貫通する第2上部ピラーUP2が提供される。第1及び第2下部ピラーDP1、DP2の上部に第1方向に伸張される共通ソースラインCSLが提供される。例示的に、共通ソースラインCSLはnタイプを有するシリコン物質を包含する。例示的に、共通ソースラインCSLが金属又はポリシリコン等とように極性を有しない導電物質で構成される時、共通ソースラインCSL及び第1及び第2下部ピラーDP1、DP2の間にnタイプを有するソースが追加的に提供され得る。例示的に、共通ソースラインCSLと第1及び第2下部ピラーDP1、DP2はコンタクトプラグを通じて各々連結され得る。第1及び第2上部ピラーUP1、UP2の上部にドレーン320が各々提供される。例示的に、ドレーン320はnタイプを有するシリコン物質を包含する。ドレーン320の上部に第3方向に沿って伸張される複数のビットラインBL1~BL3が第1方向に沿って順次的に提供される。例示的に、ビットラインBL1~BL3は金属で構成される。例示的に、ビットラインBL1~BL3及びドレーン320はコンタクトプラグを通じて連結され得る。第1及び第2上部ピラーUP1、UP2の各々は表面層116及び内部層114を含む。第1及び第2下部ピラーDP1、DP2各々は表面層116及び内部層114を含む。表面層116は図5を参照して説明された絶縁膜116と同様にデータを格納するように構成される。例えば、第1及び第2上部ピラーUP1、UP2、及び第1及び第2下部ピラーDP1、DP2の表面層116はブロッキング絶縁膜、電荷格納膜、及びトンネルリング絶縁膜を包含する。トンネル絶縁膜は熱酸化膜を包含する。電荷格納膜118は、窒化膜又は金属酸化膜例えば、アルミニウム酸化膜、ハフニウム酸化膜等を包含する。ブロッキング絶縁膜119は、単一層又は多層に形成され得る。ブロッキング絶縁膜119は、トンネル絶縁膜及び電荷格納膜より高い誘電常数を有する高誘電膜例えば、アルミニウム酸化膜、ハフニウム酸化膜等であり得る。例示的に、トンネル絶縁膜、電荷格納膜、及びブロッキング絶縁膜はONOoxide-nitride-oxideを構成することができる。第1及び第2上部ピラーUP1、UP2、及び第1及び第2下部ピラーDP1、DP2の内部層114は、pタイプを有するシリコン物質を包含する。第1及び第2上部ピラーUP1、UP2、及び第1及び第2下部ピラーDP1、DP2の内部層114は第2方向のボディーとして動作する。基板111で、第1上部ピラーUP1及び第1下部ピラーDP1は、第1パイプラインコンタクトPC1を通じて連結される。例示的に、第1上部ピラーUP1及び第1下部ピラーDP1の表面層116は第1パイプラインコンタクトPC1の表面層を通じて各々連結される。第1パイプラインコンタクトPC1の表面層は、第1上部ピラーUP1及び第1下部ピラーDP1の表面層116と同一な物質で構成される。例示的に、第1上部ピラーUP1及び第1下部ピラーDP1の内部層114は、第1パイプラインコンタクトPC1の内部層を通じて各々連結される。第1パイプラインコンタクトPC1の表面層は、第1上部ピラーUP1及び第1下部ピラーDP1の内部層114と同一な物質で構成される。即ち、第1上部ピラーUP1及び第1乃至第4上部ワードラインUW1~UW4は、第1上部ストリングを形成し、第1下部ピラーDP1、第1乃至第4下部ワードラインDW1~DW4は第1下部ストリングを形成する。第1上部ストリング及び第1下部ストリングは各々第1パイプラインコンタクトPC1を通じて連結される。第1上部ストリングの一端にドレーン320及びビットラインBL1~BL3が連結される。第1下部ストリングの一端に共通ソースラインCSLが連結される。即ち、第1上部ストリング及び第1下部ストリングはビットラインBL1~BL3及び共通ソースラインCSLの間に連結された複数のストリングを形成する。同様に、第2上部ピラーUP2及び第5乃至第8上部ワードラインUW5~UW8は、第2上部ストリングを形成し、第2下部ピラーDP2、第1乃至第4下部ワードラインDW1~DW4は第2下部ストリングを形成する。第2上部ストリング及び第2下部ストリングは第2パイプラインコンタクトPC2を通じて連結される。第2上部ストリングの一端にドレーン320及びビットラインBL1~BL3が連結される。第2下部ストリングの一端に共通ソースラインCSLが連結される。即ち、第2上部ストリング及び第2下部ストリングはビットラインBL1~BL3及び共通ソースラインCSLの間に連結された複数のストリングを形成する。1つのストリングに8つのトランジスターが提供され、第1乃至第3ビットラインBL1~BL3の各々に2つのストリングが連結されることを除外すれば、メモリブロックBLKoの等価回路は図6と同様である。しかし、メモリブロックBLKoのワードライン、ビットライン、及びストリングの数は限定されない。例示的に、第1及び第2パイプラインコンタクトPC1、PC2でボディーとして動作する内部層にチャンネルを形成するために、第1及び第2パイプラインコンタクトゲート図示せずが各々提供され得る。例示的に、第1及び第2パイプラインコンタクトゲート図示せずは第1及び第2パイプラインコンタクトPC1、PC2の表面の上に提供される。例示的に、説明を簡単にするために、第1方向に伸張される導電ラインUW1~UW8、DW1~DW4はワードラインであることと説明した。しかし、ビットラインBL1~BL3と隣接する上部ワードラインUW1、UW8はストリング選択ラインSSLとして使用される。図37は、図1又は図14の不揮発性メモリ装置100、200を含むメモリシステム1000を示すブロック図である。図37を参照すれば、メモリシステム1000は、不揮発性メモリ装置1100及びコントローラ1200を含む。不揮発性メモリ装置1100は、図1乃至図36を参照して説明されたことと同様に構成され、動作する。即ち、不揮発性メモリ装置1100は、目標電圧まで段階的に増加する電圧例えば、Vpgm/Vpass又はVrd/Vreadを発生することによって、ワードラインに提供される駆動信号の上昇傾斜を一定に維持する。したがって、読出しマージンの減少及び読出し攪乱が防止される。コントローラ1200は、ホスト及び不揮発性メモリ装置1100に連結される。ホストからの要請に応答して、コントローラ1200は、不揮発性メモリ装置1100をアクセスするように構成される。例えば、コントローラ1200は、不揮発性メモリ装置1100の読出し、書込み、消去、及び背景background動作を制御するように構成される。コントローラ1200は、不揮発性メモリ装置1100及びホストの間にインターフェイスを提供するように構成される。コントローラ1200は、不揮発性メモリ装置1100を制御するためのファームウェアfirmwareを駆動するように構成される。例示的に、コントローラ1200は、RAMRandomAccessMemory、プロセシングユニットprocessingunit、ホストインターフェイスhostinterface、及びメモリインターフェイスmemoryinterfaceのような広く公知された構成要素をさらに含む。RAMはプロセシングユニットの動作メモリ、不揮発性メモリ装置1100及びホストの間のキャッシュメモリ、及び不揮発性メモリ装置1100及びホストの間のバッファメモリの中で少なくとも1つとして利用される。プロセシングユニットはコントローラ1200の諸般動作を制御する。ホストインターフェイスは、ホスト及びコントローラ1200の間のデータ交換を遂行するためのプロトコルを含む。例示的に、コントローラ1200は、USBUniversalSerialBusプロトコル、MMCmultimediacardプロトコル、PCIperipheralcomponentinterconnectionプロトコル、PCI-EPCI-expressプロトコル、ATAAdvancedTechnologyAttachmentプロトコル、Serial-ATAプロトコル、Parallel-ATAプロトコル、SCSIsmallcomputersmallinterfaceプロトコル、ESDIenhancedsmalldiskinterfaceプロトコル、及びIDEIntegratedDriveElectronicsプロトコル等のような多様なインターフェイスプロトコルの中で少なくとも1つを通じて外部ホストと通信するように構成される。メモリインターフェイスは不揮発性メモリ装置1100とインターフェイシングする。例えば、メモリインターフェイスはNANDインターフェイス又はNORインターフェイスを含む。メモリシステム1000は、誤謬訂正ブロックを追加的に包含するように構成され得る。誤謬訂正ブロックは、誤謬訂正コードECCを利用して不揮発性メモリ装置1100から読み出されたデータの誤謬を検出し、訂正するように構成される。例示的に、誤謬訂正ブロックはコントローラ1200の構成要素として提供される。誤謬訂正ブロックは不揮発性メモリ装置1100の構成要素として提供され得る。コントローラ1200及び不揮発性メモリ装置1100は、1つの半導体装置に集積され得る。例示的に、コントローラ1200及び不揮発性メモリ装置1100は、1つの半導体装置に集積されてメモリカードを構成することができる。例えば、コントローラ1200及び不揮発性メモリ装置1100は1つの半導体装置に集積されて、PCカードPCMCIA、personalcomputermemorycardinternationalassociation、コンパクトフラッシュ登録商標カードCF、スマートメディアカードSM、SMC、メモリースティック、マルチメディアカードMMC、RS-MMC、MMC-micro、SDカードSD、miniSD、microSD、SDHC、ユニバーサルフラッシュ記憶装置UFS等のようなメモリカードを構成する。コントローラ1200及び不揮発性メモリ装置1100は、1つの半導体装置に集積されて半導体ドライブSSD、SolidStateDriveを構成することができる。半導体ドライブSSDは半導体メモリにデータを格納するように構成される格納装置を含む。メモリシステム10が半導体ドライブSSDとして利用される場合、メモリシステム1000に連結されたホストの動作速度は画期的に改善される。他の例として、メモリシステム1000はコンピューター、UMPCUltraMobilePC、ワークステーション、ネットブックnet-book、PDAPersonalDigitalAssistants、ポータブルportableコンピューター、ウェブタブレットwebtablet、無線電話機wirelessphone、モバイルフォンmobilephone、スマートフォンsmartphone、e-ブックe-book、PMPportablemultimediaplayer、携帯用ゲーム機、ナビゲーションnavigation装置、ブラックボックスblackbox、デジタルカメラdigitalcamera、3次元受像機3-dimensionaltelevision、デジタル音声録音機digitalaudiorecorder、デジタル音声再生器digitalaudioplayer、デジタル映像録画器digitalpicturerecorder、デジタル映像再生器digitalpictureplayer、デジタル動画録画器digitalvideorecorder、デジタル動画再生器digitalvideoplayer、情報を無線環境で送受信できる装置、溝ネットワークを構成する多様な電子装置の中で1つ、コンピューターネットワークを構成する多様な電子装置の中で1つ、テレマティクスネットワークを構成する多様な電子装置の中で1つ、RFID装置、又はコンピューティングシステムを構成する多様な構成要素の中で1つ等のような電子装置の多様な構成要素の中で1つに提供される。例示的に、不揮発性メモリ装置1100又はメモリシステム1000は、多様な形態のパッケージに実装され得る。例えば、不揮発性メモリ装置1100又はメモリシステム1000はPoPPackageonPackage、BallgridarraysBGAs、ChipscalepackagesCSPs、PlasticLeadedChipCarrierPLCC、PlasticDualIn-LinePackagePDIP、DieinWafflePack、DieinWaferForm、ChipOnBoardCOB、CeramicDualIn-LinePackageCERDIP、PlasticMetricQuadFlatPackMQFP、ThinQuadFlatpackTQFP、SmallOutlineSOIC、ShrinkSmallOutlinePackageSSOP、ThinSmallOutlineTSOP、ThinQuadFlatpackTQFP、SystemInPackageSIP、MultiChipPackageMCP、Wafer-levelFabricatedPackageWFP、Wafer-LevelProcessedStackPackageWSP等のような方式にパッケージング化されて実装され得る。図38は、図37のメモリシステム1000の応用例を示すブロック図である。図38を参照すれば、メモリシステム2000は不揮発性メモリ装置2100及びコントローラ2200を含む。不揮発性メモリ装置2100は複数の不揮発性メモリチップを含む。複数の不揮発性メモリチップは複数のグループに分割される。複数の不揮発性メモリチップの各グループは1つの共通チャンネルを通じてコントローラ2200と通信するように構成される。図38で、複数の不揮発性メモリチップは第1乃至第kチャンネルCH1~CHkを通じてコントローラ2200と通信することであって図示されている。各不揮発性メモリチップは、図1乃至図36を参照して説明された不揮発性メモリ装置100と同様に構成される。即ち、不揮発性メモリチップは目標電圧まで段階的に増加する電圧例えば、Vpgm/Vpass又はVrd/Vreadを発生することによって、ワードラインに提供される駆動信号の上昇傾斜を一定に維持する。したがって、読出しマージンの減少及び読出し攪乱が防止される。図38で、1つのチャンネルに複数の不揮発性メモリチップが連結されることと説明した。しかし、1つのチャンネルに1つの不揮発性メモリチップが連結されるようにメモリシステム2000が変形され得ることが理解できる。図39は、図38を参照して説明されたメモリシステム2000を含むコンピューティングシステム3000を示すブロック図である。図39を参照すれば、コンピューティングシステム3000は中央処理装置3100、RAM3200、使用者インターフェイス3300、電源3400、及びメモリシステム2000を含む。メモリシステム2000は、システムバス3500を通じて、中央処理装置3100、RAM3200、使用者インターフェイス3300、及び電源3400に電気的に連結される。使用者インターフェイス3300を通じて提供されるか、或いは中央処理装置3100によって処理されたデータはメモリシステム2000に格納される。図39で、不揮発性メモリ装置2100はコントローラ2200を通じてシステムバス3500に連結されることで図示されている。しかし、不揮発性メモリ装置2100はシステムバス3500に直接連結されるように構成され得る。図39で、図38を参照して説明されたメモリシステム2000が提供されることで図示されている。しかし、メモリシステム2000は図37を参照して説明されたメモリシステム1000で代替され得る。例示的に、コンピューティングシステム3000は図37及び図38を参照して説明されたメモリシステム1000、2000を全て包含するように構成され得る。本発明の詳細な説明では具体的な実施形態に関して説明したが、本発明の範囲と技術的思想から逸脱しない限度内で様々な変形が可能である。したがって、本発明の範囲は上述した実施形態に限定されて定められてはならないし、後述する特許請求の範囲のみでなく、発明の特許請求の範囲と均等なものによって定められなければならない。