活性画素の画像センサーであって、各画素が半導体活性層12の表面において、電荷蓄積領域18に隣接する移送ゲートTRの近くに光ダイオード領域PHDを備え、前記移送ゲートは、それが移送パルスを受けるとき、前記光ダイオード領域から前記蓄積領域への電荷の移送を可能にし、そのセンサーにおいて、前記光ダイオード領域が前記半導体活性層から絶縁された加速ゲートGAに隣接し、かつ前記センサーが、前記移送パルスに先立つ集積段階の期間中に、前記加速ゲートに対して、前記光ダイオード領域と前記加速ゲートの下に位置する前記活性層領域との間に、一方の方向と他方の方向へ交互に電界を誘起する一連の高電位/低電位の交番を印加するように配置された切り替え手段を備えることを特徴とする画像センサー。前記光ダイオード領域が、ゼロの基準電位に保たれた反対の型の表面領域16により覆われる、第一の導電性のn型の領域14を含み、交番の高電位が前記ゼロの基準電位よりも高く、低電位が前記ゼロの基準電位よりも低いことを特徴とする、請求項1に記載の画像センサー。前記光ダイオード領域が前記加速ゲートを完全に取り囲むことを特徴とする、請求項1または2に記載の画像センサー。前記加速ゲートが前記光ダイオード領域の隅に置かれることを特徴とする、請求項1または2に記載の画像センサー。第一の加速ゲートに隣接せず、高電位と低電位による交番で制御される、少なくとも1つの別の加速ゲートを備えることを特徴とする、請求項1~4のいずれか一項に記載の画像センサー。前記2つの加速ゲートが一連の交番の間、逆位相で制御されることを特徴とする、請求項5に記載の画像センサー。前記加速ゲートが各々、前記光ダイオード領域によって完全に取り囲まれることを特徴とする、請求項5または6に記載の画像センサー。前記加速ゲートが各々、前記光ダイオード領域の隅に置かれることを特徴とする、請求項5または6に記載の画像センサー。前記光ダイオード領域の部分によって相互に分離された、3つ以上の加速ゲートを備えることを特徴とする、請求項5~8のいずれか一項に記載の画像センサー。前記光ダイオード領域と前記蓄積領域との間の前記移送ゲートが、第一の絶縁層により前記半導体活性層から絶縁され、前記加速ゲートが第二の絶縁層により前記半導体活性層から絶縁され、前記第二の絶縁層の厚さが前記第一の絶縁層の厚さよりも大きいことを特徴とする、請求項1~9のいずれか一項に記載の画像センサー。活性画素の画像センサーを用いる画像検出方法であって、各画素が半導体活性層12の表面において、電荷蓄積領域18に隣接する移送ゲートTRの近くに光ダイオード領域PHDを備え、前記移送ゲートは、それが移送パルスを受けるとき、前記光ダイオード領域から前記蓄積領域への電荷の移送を可能にする方法において、前記光ダイオード領域が、前記半導体活性層から絶縁された加速ゲートGAに隣接し、かつこの加速ゲートが、前記移送パルスに先立つ電荷集積段階の期間中に、前記光ダイオード領域と前記加速ゲートの下に位置する前記活性層領域との間に、一方の方向と他方の方向へ交互に電界を誘起する一連の高電位/低電位の交番を受け、この電界が前記電荷集積の期間中に電子増倍を生じることを特徴とする方法。本発明は活性画素を用い、そうであっても光のレベルが非常に低いときでさえ、満足すべき画像を配信するために電子の増倍を可能にする、画像センサーを提供する。本発明によれば、活性画素の画像センサーが提供され、各画素は半導体活性層の表面において、電荷蓄積領域に隣接する移送ゲートの近くに光ダイオード領域を備え、移送ゲートは、それが移送パルスを受けるとき、光ダイオード領域から蓄積領域への電荷の移送を可能にし、そのセンサーにおいて、光ダイオード領域が、半導体活性層から絶縁された加速ゲートに隣接し、かつそのセンサーが、移送パルスに先立つ集積段階の期間中に、加速ゲートに対して、光ダイオード領域と加速ゲートの下に位置する活性層領域との間に、一方の方向と他方の方向へ交互に電界を誘起する一連の高電位/低電位の交番を印加するように配置された切り替え手段を備えることを特徴とする。電子増倍は、電荷集積の間におよび光ダイオード自体の中で、光生成された、又は原子による電荷担体の衝撃から既に生じている電子が、光ダイオードから加速ゲートに向かって、および加速ゲートから光ダイオードに向かって交互に加速されるという意味で生じる。これらの運動の間、光ダイオード領域又は加速ゲートの下に位置する領域の半導体層の原子による衝撃は、価電子帯内の他の電子を伝導帯の中へ移行させる。これらの電子は、これらの衝撃の間にエネルギーを失うが、それらは、存在する電界により再び加速される。加速ゲートに印加される電位の交番回数は、集積期間Tの終わり、すなわち光ダイオードから電荷蓄積領域に電荷を移送するための、2つの連続するパルスの間に得られる、全体的な増倍係数を定義する。光ダイオードは、ピン止めされた光ダイオードであり、すなわち、それはゼロの基準電位に保たれているドーピングされた表面領域を有する。この領域は光ダイオード内に、光生成された電荷の無い状態においてその光ダイオード内のドーパント濃度に応じた固定の基本電位を誘起する。加速ゲートに印加される電位における交番は、ゲートの下で光ダイオードの基本電位よりも高い表面電位を誘起する高電位と、ゲートの下で光ダイオードの基本電位よりも低い表面電位を誘起する低電位とを含む。光ダイオード領域は、加速ゲートを完全に取り囲むことが望ましい。しかしながら、それはまた光ダイオードの縁に隣接し得る。高電位と低電位とによって交互に制御される、2つの隣接しない加速ゲートが存在し得る。これらのゲートは各々、光ダイオード領域により完全に取り囲まれることが望ましい。その2つのゲートは、望ましくは一連の交番の間に逆位相の電位にされる。光ダイオード領域の部分によって相互に分離される、3つ以上の加速ゲートもまた存在し得る。光ダイオード領域と蓄積領域との間の移送ゲートは、加速ゲートと同様、絶縁層により半導体活性層から絶縁される。移送ゲートよりも高い電位が加速ゲートに印加され得るように、加速ゲートの下の絶縁層の厚さは、移送ゲートの下の絶縁層の厚さよりも大きいことが望ましい。本発明のその他の特徴及び利点は、以下の、添付図に関連して与えられる詳細な記述を読むことにより、明らかになるであろう。図1において、従来のCMOS技術の活性画素の主な素子が示されている。その画素は、より重度にドーピングされたp層の表面上に形成される軽度にp型ドーピングをされた半導体活性層12記号p-はこの軽度のドーピングを表わすために用いられるを望ましくは含む基板10内に形成されている。画素は隣の画素から、その画素を完全に取り囲む絶縁障壁13によって絶縁される。この障壁は、p型ウェルの上方の浅い絶縁トレンチとし得る。画素は、活性層12の幾らかの深さに埋め込まれたn型の半導体領域により境界を定められる光ダイオード領域PHDを含む。この埋め込まれた領域の上に、ゼロの基準電位に保たれたp型の表面領域16が置かれている。ゼロの基準電位は、p-の活性層に加えられているものである。最も単純な場合、活性層の下に位置するp型の基板の電位であり、それ自体の電位を活性層に印加する。表面領域16は、基板10とつながる深いp型の拡散15に接するため、表面領域16は例えばこのゼロ電位に保たれる。電気接点を経由してゼロの電位を領域16に加えるように、電気接点もまたこの拡散15の上に備えられ得る。電荷蓄積領域18は光ダイオード領域PHDの外側に設けられ、光ダイオード内に蓄積された電荷の蓄積領域への移送を許容又は防止できるようにする絶縁されたゲートTRによって、PHDから分離される。電荷蓄積領域18は、活性層12内のn型の拡散である。蓄積領域に含まれる電荷パケットを電圧のレベルに変換するように、この領域の電位をソースフォロワ図示せずのゲートに加えることが出来るようにするため、接点が蓄積領域に形成されている。リセットゲートと呼ばれる別のゲートRSは、蓄積領域内の電荷を、正のリセット電位Vrefに接続されたn型の領域である放電ドレイン20内へ向けて空にすることを可能にする。画素は一般に次の方法で動作する:集積期間Tの間の光ダイオード領域PHDの照明は、電荷を生成するこの場合は電子であるが、全ての導電率のタイプ、及び印加される電位差の符号が逆になった場合、正孔もまた生成され得る。この電荷は光ダイオードのn型領域内に蓄積される。期間Tの終了前に、蓄積領域の電位はリセットゲートRSにより、Vrefにリセットされる。期間Tの終了時に、移送パルスがゲートTRに加えられ、光ダイオード内に蓄積された電荷は蓄積領域に流れ込む。この電荷は次に、新たな集積期間が始まる間にソースフォロワ図示せずによって読み取られる。本発明によれば、光ダイオード内に蓄積された電子を、加速ゲートの下に位置する活性層の領域に移動する手段、及び加速ゲートに加圧される電位を交互に複数回切り替えることにより、集積時間の間にこの領域内で光ダイオードに向けて、逆方向にそれらを加速させる手段が提供される。図2に示す画素構造が始点として使われる場合たとえ他の構造が始点として使用され得るとしても、加速ゲートGAは光ダイオード領域に隣接して設けられる。ゲートGAは光ダイオード領域PHDによって完全に取り囲まれることが望ましいが、それはまた後者の1つの縁に隣接し得る。ゲートGAは、原理上シリコン酸化物で作られた絶縁層により、p-型の半導体活性層12から絶縁される。この絶縁層は、移送ゲートTRを活性層から分離する絶縁層よりも厚いことが望ましい。確かに、移送ゲートTRに関しては、出来る限り効率的な移送を確実にするように、絶縁層は非常に薄いことが重要であるが、加速ゲートに関しては、より厚い絶縁層が、移送ゲートに印加される電圧よりも高い加速電圧を加えることを可能にする。しかしながら同じ厚さを有する複数の絶縁層が可能である。図4は画素の素子の可能な配置の上面図を示す。図2は、図4における線A-Aに沿った断面である。単純化のため、従来から画素内に存在し得る要素は図示されておらず、とりわけ蓄積領域18の電位をコピーするためのソースフォロワ、及び複数行の画素のマトリックスの場合、ソースフォロワのソースがマトリックスの導電性の列に接続されることを可能にする、行選択トランジスタは図示されていない。これらの素子は、いずれの場合も光ダイオードを取り囲む絶縁領域13の外側に位置する。移送ゲートが、絶縁領域13を介在させずに光ダイオード領域の直近に隣接するのと同じように、加速ゲートもまた光ダイオードの直近に隣接している。それゆえ電荷は、光ダイオードのn型領域と加速ゲートの下部に位置するp-型領域との間で、これら2つの領域のそれぞれの電位に応じて流れ得る。電位を切り替える手段は、加速ゲートGAに一連の高電位/低電位の交番を直接印加するように提供される。これらの切り替え手段は、それらが画素内に無いため図示されていない。センサーが画素マトリックスを含む場合、これらの切り替え手段はマトリックス全体に共通であり、全画素の加速ゲートGAは全てこれらの切り替え手段に接続され得る。光ダイオード領域PHDと蓄積領域18との間で移送ゲートを介する2つの連続する電荷移送を分離する、一連の交番が集積期間Tの間に加えられる。図3は一連の交番の間に半導体内に存在する電位の概略図を示す。考慮される電荷が電子である時の、電位図に関する慣例に従い、正の電位は図の下部に向かって増加する。集積期間Tの間に、加速ゲートに対する高電位と低電位の交互の印加から生じる、一連の2つの異なる段階の交番が存在する。図3の上側の図は第一段階を示し、図3の下側の図は第二段階を示す。集積期間Tの間に多数の交番、例えば数百あるいは数千の交番を行なうことが可能である。集積期間の終了前に、交互の電位は停止し、加速ゲートの下には、もはや全く電子が存在しないようにゲートは低電位に保たれ、かつ光ダイオード内に含まれる電荷を蓄積領域18内へ向けて空にするように、移送パルスが移送ゲートに加えられる。このパルスは、電流の集積期間の終了、及び移送ゲートの電位が再び増加すると新たな集積期間の開始を定義する。移送パルスの終了後、加速ゲートに印加された電位はもう一度交互にされ得る。しかしながら、移送パルスの直後に開始することが絶対的に必要ではない。光ダイオードのp型の表面領域16の電位は、この領域が基板の電位とつながれているためゼロに保たれる。これは、照明によって生成される電荷の無い状態で、基準電位Vclmpを有する光ダイオード領域をもたらす。第一の交番:加速ゲートGAに印加される高電位は、光ダイオード領域に隣接して電位井戸を生み出し、照明によって生成された電荷は、光ダイオード領域からこの井戸に向かって流れる。二次電子は、この移送の間に格子の原子による衝撃により、電子に与えられる加速エネルギーに比例する量だけ作り出され、従って加速ゲートの電位が高いほど大きくなる。集積期間の間に、移送ゲートTRは、電位の障壁を作る低い電位にあり、照明により生成される電子又は二次電子が、光ダイオード領域内及び加速ゲートの下部に位置する領域内に閉じ込められるようにする。第二の交番:加速ゲートは低電位にされる。ゲートの下に位置する領域内に存在する電位井戸の底は、光ダイオードのn型領域内の電位レベルを超えて上昇する。ゲートGAにあった電荷は、光ダイオードのn型領域内へ落下する。絶縁領域13により形成される障壁及び低い電位を有する移送ゲートTRのために、電荷はこの領域に閉じ込められたままとなる。従って光ダイオード内に生成される電荷は、加速ゲートに印加される電位の各交番と共に往復する。各運動において電子が受ける加速度は、二次電子を作り出す。そこから、電子増倍効果と従って画素の感度上昇とが生じる。非常に低い照度の場合のみ、電位の交番を始動させるように提供することは可能である。例えば、検出される照度レベルに応じて、電位における一連の交番は始動される、あるいは始動されない。それが始動されない場合、加速ゲートは低いレベルのままにされる。始動される場合、検出された照度レベルに応じて交番回数が変えられるように提供することは可能である。交番の間にゲートの下の絶縁層内に捕えられたかも知れない電子を自由にするため、集積時間の終了時に、加速ゲートに負の電圧パルスを印加するように提供することが可能であることに注意されたい。そのような負のパルスは、各交番の終了時であっても印加され得る。加速ゲートGAの下に位置するp-型の半導体領域12は、光を隠すゲートの存在のために青色に対しては感度が低いが、光ダイオード領域と同様に感光性である。ゲートの下の光生成された電荷担体は、ゲートの電位に応じてゲートの下に蓄積されるか、又は光ダイオード領域内へ引き寄せられる。このため、ゲートの存在は画素の有効な感光性の領域に対して実際的に影響を持たず、それゆえゲートが光ダイオードの部分でなくても、その領域の感度に影響を持たない。さらに、使用される技術が、薄型の後面を照らされるシリコン基板を採用するセンサー技術である場合、ゲートがもはや光を隠さないため、青色における感度低下さえ、もはや無い。加速ゲートに対する比較的高い電圧の印加は、光ダイオードのn型領域の下にある空白の電荷領域電荷担体が減損した領域を増やす傾向があり、それによって赤色における感度を増加させ、p-型領域内の深い部分における、すなわちn型領域から遠く離れた複数の電荷担体の再結合を防止することにも注意されたい。図5は、図2におけるものと類似であるが、薄型の後面を照らされる基板上に形成された画素を通る縦の断面を示す。薄型化技術において、センサーの様々な素子は、活性層を支える基板の前側を介して活性層12内に作られ、次にこの前側は別の基板30に取り付けられ、その後側が、活性層12が数μmの厚さになるまで薄くされる。絶縁平坦化層32が、活性層12の前側と取り付けられる基板30との間に置かれる。前の実施形態において、加速ゲートが光ダイオード領域の近くに設けられたが、互いに離れた2つの加速ゲート、あるいは3つ以上のゲートさえも提供することが可能である。図6は、2つのゲートを有する構成を示す。2つのゲートは、加速効果を強化するために逆位相で動作することが望ましい。しかしながら、一連の交番の終了時、移送パルスが出される前に、2つのゲートが低い電位レベルに置かれるように提供される。望ましくは、各々の加速ゲートは光ダイオード領域によって完全に取り囲まれるが、或る場合には、ゲートが光ダイオード領域の縁に置かれることが望ましいこともある。例えば、大きい画素において、電荷移送の間に電子を蓄積領域へ更にうまく押しやる目的で、光ダイオード領域の四隅にゲートを置くことが望ましいこともある。移送の瞬間にはゲートは低い電位にあるため、それらは電子を押しやることを助け、電位のポケットが隅に形成されることを防止する。