アクセス可能回数に制限のあるメインメモリと、前記メインメモリの同一ワードに対して連続的なアクセスが生じないように前記メインメモリに代えてデータの入出力を行う連続アクセス制限部と、を有することを特徴とする半導体記憶装置。前記連続アクセス制限部は、高連想度で小容量の第1キャッシュメモリであることを特徴とする請求項1に記載の半導体記憶装置。前記第1キャッシュメモリのデータ格納方式は、フルアソシアティブ方式であることを特徴とする請求項2に記載の半導体記憶装置。前記第1キャッシュメモリのライン置換方式は、LRU[leastrecentlyused]方式であることを特徴とする請求項3に記載の半導体記憶装置。前記第1キャッシュメモリとは別に、前記第1キャッシュメモリよりも低連想度で大容量の第2キャッシュメモリを有することを特徴とする請求項4に記載の半導体記憶装置。前記第1キャッシュメモリは、データを不揮発的に記憶する不揮発ロジックを含むことを特徴とする請求項5に記載の半導体記憶装置。前記不揮発ロジックは、ループ状に接続された複数の論理ゲートを用いてデータを揮発的に保持する揮発性記憶部と、強誘電体素子のヒステリシス特性を用いて前記揮発性記憶部で揮発的に保持されたデータを不揮発的に記憶する不揮発性記憶部と、前記揮発性記憶部と前記不揮発性記憶部とを電気的に分離する回路分離部と、を含むことを特徴とする請求項6に記載の半導体記憶装置。前記メインメモリは、強誘電体メモリであることを特徴とする請求項1~請求項7のいずれか一項に記載の半導体記憶装置。前記メインメモリと前記連続アクセス制限部は、同一のチップに集積化されていることを特徴とする請求項1~請求項8のいずれか一項に記載の半導体記憶装置。前記チップには、前記メインメモリへのアクセス主体となるシーケンサも組み込まれていることを特徴とする請求項9に記載の半導体記憶装置。前記シーケンサは、CPU[centralprocessingunit]であることを特徴とする請求項10に記載の半導体記憶装置。FeRAMの実用化に際して、解決すべき課題の一つはアクセス可能回数エンデュランスの改善である。この課題はEEPROM[electricallyerasableprogrammablereadonlymemory]やフラッシュメモリにも当てはまる。また、FeRAMは、不揮発性の半導体記憶装置としては高速な部類に属するが、一般的な揮発性の半導体記憶装置例えばSRAM[staticRAM]に比べると動作速度が遅い。そのため、FeRAMをシーケンサCPU[centralprocessingunit]などのワークメモリとして用いるためには、さらなる動作速度の改善が必要であった。しかしながら、FeRAMのデバイス構造上、FeRAM自体のアクセス可能回数や動作速度を改善することは困難であった。本発明は、本願の発明者らにより見出された上記の課題に鑑み、例えば、FeRAMの見かけ上のアクセス可能回数や動作速度を改善することが可能な半導体記憶装置を提供することを主たる目的とする。上記目的を達成するために、本発明に係る半導体記憶装置は、アクセス可能回数に制限のあるメインメモリと、前記メインメモリの同一ワードに対して連続的なアクセスが生じないように前記メインメモリに代えてデータの入出力を行う連続アクセス制限部と、を有する構成第1の構成とされている。なお、上記第1の構成から成る半導体記憶装置において、前記連続アクセス制限部は、高連想度で小容量の第1キャッシュメモリである構成第2の構成にするとよい。また、上記第2の構成から成る半導体記憶装置において、前記第1キャッシュメモリのデータ格納方式は、フルアソシアティブ方式である構成第3の構成にするとよい。また、上記第3の構成から成る半導体記憶装置において、前記第1キャッシュメモリのライン置換方式は、LRU[leastrecentlyused]方式である構成第4の構成にするとよい。また、上記第4の構成から成る半導体記憶装置は、前記第1キャッシュメモリと別に、前記第1キャッシュメモリよりも低連想度で大容量の第2キャッシュメモリを有する構成第5の構成にするとよい。また、上記第5の構成から成る半導体記憶装置において、前記第1キャッシュメモリはデータを不揮発的に記憶する不揮発ロジックを含む構成第6の構成にするとよい。また、上記第6の構成から成る半導体記憶装置において、前記不揮発ロジックは、ループ状に接続された複数の論理ゲートを用いてデータを揮発的に保持する揮発性記憶部と、強誘電体素子のヒステリシス特性を用いて前記揮発性記憶部で揮発的に保持されたデータを不揮発的に記憶する不揮発性記憶部と、前記揮発性記憶部と前記不揮発性記憶部とを電気的に分離する回路分離部と、を含む構成第7の構成にするとよい。また、上記第1~第7いずれかの構成から成る半導体記憶装置において、前記メインメモリは、強誘電体メモリである構成第8の構成にするとよい。また、上記第1~第8いずれかの構成から成る半導体記憶装置において、前記メインメモリと前記連続アクセス制限部は、同一のチップに集積化されている構成第9の構成にするとよい。また、上記第9の構成から成る半導体記憶装置において、前記チップには、前記メインメモリへのアクセス主体となるシーケンサも組み込まれている構成第10の構成にするとよい。また、上記第10の構成から成る半導体記憶装置において、前記シーケンサは、CPU[centralprocessingunit]である構成第11の構成にするとよい。本発明によれば、例えば、FeRAMの見かけ上のアクセス可能回数や動作速度を改善することが可能な半導体記憶装置を提供することができる。<第1実施形態>図1は、半導体記憶装置の第1実施形態を示すブロック図である。第1実施形態の半導体記憶装置10は、シーケンサ20CPUなどのワークメモリとして用いられる回路ブロックであり、メインメモリ11と、連続アクセス制限部12と、を有する。メインメモリ11は、アクセス可能回数に制限のあるFeRAMである。FeRAMのアクセス可能回数は、1ワード当たり1012~1013程度である。また、FeRAMの最高動作周波数は、5~8MHz程度である。従って、FeRAMを最高動作周波数で動作させ続けると、ワーストケース同一ワードにのみアクセスが集中した場合では、10日程度しか動作させることができない計算となる。連続アクセス制限部12は、メインメモリ11の同一ワードに対して連続的なアクセスが生じないようにメインメモリ11に代えてデータの入出力を行う回路ブロックである。なお、メインメモリ11と連続アクセス制限部12は、同一のチップに集積化してもよいし、別々のチップに集積化してもよい。また、メインメモリ11と連続アクセス制限部12を同一のチップに集積化する場合、当該チップには、メインメモリ11へのアクセス主体となるシーケンサ20を組み込んでもよい。この場合、半導体記憶装置10は、LSIに組み込まれたメモリいわゆる混載メモリとして提供されることになる。上記構成から成る半導体記憶装置10において、シーケンサ20は、アドレス信号ADDR例えば14ビットとデータ信号DATA例えば16ビットを用いて、半導体記憶装置10へのアクセスを行う。このとき、シーケンサ20は、連続アクセス制限部12にメモリアクセスリクエスト信号MERQを出力する。連続アクセス制限部10は、メモリアクセスリクエスト信号MERQに基づいて、バスに流れるアドレス信号ADDRとデータ信号DATAが半導体記憶装置10に宛てられたものであることを認識し、メインメモリ11のチップイネーブル信号CEnを生成する。また、シーケンサ20は、連続アクセス制限部12にリード/ライトリクエスト信号R/Wを出力する。連続アクセス制限部12は、リード/ライトリクエスト信号R/Wに基づいて、データのリード動作を行うべきかライト動作を行うべきかを決定し、メインメモリ11のアウトプットイネーブル信号OEnとライトイネーブル信号WEnを生成する。なお、連続アクセス制限部12は、メインメモリ11へのアクセスに際して、シーケンサ20にウェイト信号WAITを出力する。以下では、連続アクセス制限部12の構成及び動作について、詳細な説明を行う。図2は、連続アクセス制限部12の構成及び動作を説明するためのブロック図である。連続アクセス制限部12は、メインメモリ11の同一ワードに対して連続的なアクセスが生じないようにメインメモリ11に代えてデータの入出力を行うキャッシュメモリの一種である。特に、本構成例の連続アクセス制限部12では、n番目のワードに一度アクセスが行われた後、m回例えば10回連続してミスヒットを生じない限り、n番目のワードに再アクセスを行わないことを保証するキャッシュ構造が採用されている。より具体的に述べると、連続アクセス制限部12として用いられる第1キャッシュメモリは、そのデータ格納方式がmライン例えば10ラインのフルアソシアティブ方式とされており、ライン置換方式がLRU[leastrecentlyused]方式とされている。データ格納方式としてフルアソシアティブ方式が採用された連続アクセス制限部12では、アドレスによる振り分けを行うことなく、全てのラインが検索対象となる。つまり、フルアソシアティブ方式は、高連想度を実現しやすい連想度=ライン数という点で、他の方式ダイレクトマップ方式やセットアソシアティブ方式よりも、連続アクセス制限部12としての利用に適している。なお、フルアソシアティブ方式の第1キャッシュメモリは、アドレスタグとデータの双方を格納しなければならない分、その回路規模が大きくなりやすい。しかし、連続アクセス制限部12は、あくまで、メインメモリ11の見かけ上のアクセス可能回数を改善することが目的であり、キャッシュのヒット率は度外視することができる。従って、連続アクセス制限部12として用いられる第1キャッシュメモリのライン数m回路規模はさほど大きく設計する必要がない。また、ライン置換方式としてLRU方式が採用された連続アクセス制限部12では、n番目のワードに一度アクセスが行われると、その後、少なくともm回連続してミスヒットが生じない限り、n番目のワードがキャッシュから破棄されることはない。このように、メインメモリ11とシーケンサ20との間に連続アクセス制限部12連想度mで小容量の第1キャッシュメモリを設けることにより、n番目のワードに一度アクセスが行われた後には、m回例えば10回連続してミスヒットを生じない限り、n番目のワードに再アクセスを行わない=n番目のワードをキャッシュから破棄しないことを保証することができるので、メインメモリ11の見かけ上のアクセス可能回数をワーストケースでもm1倍に改善することが可能となる。<第2実施形態>図3は、半導体記憶装置の第2実施形態を示すブロック図である。第2実施形態の半導体記憶装置10は、第1実施形態に第2キャッシュメモリ13を追加した点に特徴を有する。そこで、第1実施形態と同様の構成要素については、図1と同一の符号を付すことで重複した説明を割愛し、以下では第2実施形態の特徴部分について重点的な説明を行う。連続アクセス制限部12として用いられる第1キャッシュメモリは高連想度であるが、ライン数mワード数が少なくヒット率が低いので、メインメモリ11の動作速度を改善する効果に乏しい。例えば、CPUのワークメモリとしてFeRAMを使用する場合には、数十MHzの動作速度を実現する必要がある。そこで、第2実施形態の半導体記憶装置10は、第1キャッシュメモリと別に、第1キャッシュメモリよりも低連想度で大容量の第2キャッシュメモリ13例えば1Kワードの4ウェイセットアソシアティブ方式を有する構成とされている。シーケンサ20から半導体記憶装置10へのアクセスに際しては、まず、シーケンサ20から第2キャッシュメモリ13にメモリアクセスリクエスト信号MERQ1が出力される。メモリアクセスリクエスト信号MERQ1を受けた第2キャッシュメモリ13は、そのキャッシュ内容を検索する。そこでミスヒットが生じた場合には、第2キャッシュメモリ13からシーケンサ20にウェイト信号WAIT1が出力される一方、第2キャッシュメモリ13から連続アクセス制限部12第1キャッシュメモリにメモリアクセスリクエスト信号MERQ2が出力される。メモリアクセスリクエスト信号MERQ2を受けた連続アクセス制限部12第1キャッシュメモリは、そのキャッシュ内容を検索する。そこでもミスヒットが生じた場合には、メインメモリ11へのアクセスを行うために、チップイネーブル信号CEn、アウトプットイネーブル信号OEn、及び、ライトイネーブル信号WEnの生成が行われる。このとき、アクセス対象とされたデータは、連続アクセス制限部12とキャッシュメモリ13の双方に格納される。一方、第2キャッシュメモリ13や連続アクセス制限部12第1キャッシュメモリにヒットするデータが格納されていた場合には、メインメモリ11へのアクセスを行わずに済む。このように、高連想度で小容量の連続アクセス制限部12第1キャッシュメモリと低連想度で大容量の第2キャッシュメモリ13を併用する構成であれば、半導体記憶装置20の回路規模を不要に増大することなく、メインメモリ11の見かけ上のアクセス可能回数と動作速度をいずれも改善することが可能となる。なお、シーケンサ20とメインメモリ11との間に第2キャッシュメモリ13のみを有する構成は既存のシステムにも多く見られる。しかしながら、速度改善を目的とする第2キャッシュメモリ13では、キャッシュのヒット率が重要となるので、より多くのライン数ワード数を必要とする。そのため、第2キャッシュメモリ13の回路規模を現実的なサイズに抑えるには、連想度を低く設定せざるを得ない例えば連想度4。従って、既存のシステム連続アクセス制限部12を有していないシステムでは、n番目のワードに一度アクセスが行われた後、数回例えば4回連続してミスヒットが生じると、n番目のワードに再アクセスが行われる。もちろん、ライン数ワード数を増やしてキャッシュのヒット率を高めれば、ミスヒットが生じにくくなるので、メインメモリ11の見かけ上のアクセス可能回数が期待値以上に改善される場合は当然にあり得る。しかしながら、ワーストケースミスヒットが連続するケースを想定して、半導体記憶装置10の仕様を定めるためには、n番目のワードに一度アクセスが行われた後、m回例えば10回連続してミスヒットを生じない限り、n番目のワードに再アクセスを行わないことを保証することのできる連続アクセス制限部12を設けることが必須となる。<連続アクセス制限部12の不揮発化>半導体記憶装置10への電力供給が遮断されたときに、連続アクセス制限部12のキャッシュデータが残るように、連続アクセス制限部12として用いられるキャッシュメモリは、データを不揮発的に記憶する不揮発ロジックを含む構成とすることが望ましい。図4は、連続アクセス制限部12を形成する不揮発ロジックの一構成例を示す回路図である。本構成例の不揮発ロジックは、インバータINV1~INV7と、パススイッチSW1~SW4と、マルチプレクサMUX1及びMUX2と、Nチャネル型電界効果トランジスタQ1a、Q1b、Q2a、Q2bと、強誘電体素子強誘電体キャパシタCL1a、CL1b、CL2a、CL2bと、を有するラッチ回路である。インバータINV1の入力端は、データ信号Dの印加端に接続されている。インバータINV1の出力端は、インバータINV2の入力端に接続されている。インバータINV2の出力端は、パススイッチSW1を介して、マルチプレクサMUX1の第1入力端1に接続されている。マルチプレクサMUX1の出力端は、インバータINV3の入力端に接続されている。インバータINV3の出力端は、インバータINV5の入力端に接続されている。インバータINV5の出力端は、出力信号Qの引出端に接続されている。マルチプレクサMUX2の第1入力端1は、インバータINV3の出力端に接続されている。マルチプレクサMUX2の出力端は、インバータINV4の入力端に接続されている。インバータINV4の出力端は、パススイッチSW2を介して、マルチプレクサMUX1の第1入力端1に接続されている。上記したように、本構成例の不揮発ロジックは、ループ状に接続された2つの論理ゲート図4ではインバータINV3、INV4を用いて、入力されたデータ信号Dを揮発的に保持する揮発性記憶部VMループ構造部を有する。インバータINV6の入力端は、マルチプレクサMUX1の第1入力端1に接続されている。インバータINV6の出力端は、パススイッチSW3を介して、マルチプレクサMUX2の第2入力端0に接続されている。インバータINV7の入力端は、マルチプレクサMUX2の第1入力端1に接続されている。インバータINV7の出力端は、パススイッチSW4を介して、マルチプレクサMUX1の第2入力端0に接続されている。強誘電体素子CL1aの正極端は、第1プレートラインPL1に接続されている。強誘電体素子CL1aの負極端は、マルチプレクサMUX2の第2入力端0に接続されている。強誘電体素子CL1aの両端間には、トランジスタQ1aが接続されている。トランジスタQ1aのゲートは、Fリセット信号FRSTの印加端に接続されている。強誘電体素子CL1bの正極端は、マルチプレクサMUX2の第2入力端0に接続されている。強誘電体素子CL1bの負極端は、第2プレートラインPL2に接続されている。強誘電体素子CL1bの両端間には、トランジスタQ1bが接続されている。トランジスタQ1bのゲートは、Fリセット信号FRSTの印加端に接続されている。強誘電体素子CL2aの正極端は、第1プレートラインPL1に接続されている。強誘電体素子CL2aの負極端は、マルチプレクサMUX1の第2入力端0に接続されている。強誘電体素子CL2aの両端間には、トランジスタQ2aが接続されている。トランジスタQ2aのゲートは、Fリセット信号FRSTの印加端に接続されている。強誘電体素子CL2bの正極端は、マルチプレクサMUX1の第2入力端0に接続されている。強誘電体素子CL2bの負極端は、第2プレートラインPL2に接続されている。強誘電体素子CL2bの両端間には、トランジスタQ2bが接続されている。トランジスタQ2bのゲートは、Fリセット信号FRSTの印加端に接続されている。このように、本構成例の不揮発ロジックは、強誘電体素子CL1a、CL1b、CL2a、CL2bのヒステリシス特性を用いて、揮発性記憶部VMに保持されたデータDを不揮発的に記憶する不揮発性記憶部NVMを有する。また、上記した構成要素のうち、パススイッチSW1は、クロック信号CLKに応じてオン/オフされ、パススイッチSW2は、反転クロック信号CLKBクロック信号CLKの論理反転信号に応じてオン/オフされる。すなわち、パススイッチSW1とパススイッチSW2は、互いに排他的相補的にオン/オフされる。一方、パススイッチSW3、SW4は、いずれも制御信号E1に応じてオン/オフされる。また、マルチプレクサMUX1、MUX2は、いずれも制御信号E2に応じてその信号経路が切り換えられる。すなわち、本構成例の不揮発ロジックにおいて、マルチプレクサMUX1及びMUX2と、インバータINV6及びINV7と、パススイッチSW3及びSW4は、揮発性記憶部VMと不揮発性記憶部NVMとを電気的に分離する回路分離部として機能する。次に、上記構成から成る不揮発ロジックの動作について、詳細な説明を行う。なお、以下の説明では、強誘電体素子CL1a及びCL1bの接続ノードに現れる電圧をV1、強誘電体素子CL2a及びCL2bの接続ノードに現れる電圧をV2、インバータINV4の入力端に現れる電圧をV3、インバータINV4の出力端に現れる電圧をV4、インバータINV3の入力端に現れる電圧をV5、インバータINV3の出力端に現れる電圧をV6というように、各部のノード電圧に符号を付すことにする。図5は、不揮発ロジックの一動作例を説明するためのタイミングチャートであり、上から順番に、電源電圧VDD、クロック信号CLK、データ信号D、制御信号E1、制御信号E2、Fリセット信号FRST、第1プレートラインPL1の印加電圧、第2プレートラインPL2の印加電圧、ノード電圧V1、ノード電圧V2、及び、出力信号Qの電圧波形を示している。まず、不揮発ロジックの通常動作について説明する。時点W1までは、Fリセット信号FRSTが1ハイレベル:VDDとされており、トランジスタQ1a、Q1b、Q2a、Q2bがオンされ、強誘電体素子CL1a、CL1b、CL2a、CL2bの各両端間がいずれも短絡されているので、これらの強誘電体素子CL1a、CL1b、CL2a、CL2bには一切電圧が印加されない状態となっている。なお、第1プレートラインPL1と第2プレートラインPL2は、いずれも、0ローレベル:GNDとされている。また、時点W1までは、制御信号E1が0GNDとされており、パススイッチSW3とパススイッチSW4がオフされているので、データ書き込み用ドライバ図4の例ではインバータINV6、INV7はいずれも無効とされている。また、時点W1までは、制御信号E2が1VDDとされており、マルチプレクサMUX1とマルチプレクサMUX2の第1入力端1が選択されているので、揮発性記憶部VMにて通常ループが形成されている。従って、クロック信号CLKのハイレベル期間には、パススイッチSW1がオンされ、パススイッチSW2がオフされるので、データ信号Dが出力信号Qとしてそのまま通過される形となる。一方、クロック信号CLKのローレベル期間には、パススイッチSW1がオフされ、パススイッチSW2がオンされるので、クロック信号CLKの立下がりエッジで、データ信号Dがラッチされる形となる。なお、図6は、上記した通常動作時の信号経路図中では太線として描写を示す回路図である。次に、強誘電体素子へのデータ書き込み動作について説明する。時点W1~W3では、クロック信号CLKが0GNDとされて、反転クロック信号CLKBが1VDDとされる。従って、第1パススイッチSW1がオフされて、第2パススイッチがオンされる。このように、クロック信号CLK及び反転クロック信号CLKBの論理を予め固定しておくことにより、強誘電体素子に対するデータ書き込み動作の安定性を高めることが可能となる。また、時点W1~W3では、Fリセット信号FRSTが0GNDとされ、トランジスタQ1a、Q1b、Q2a、Q2bがオフされて、強誘電体素子CL1a、CL1b、CL2a、CL2bに対する電圧印加が可能な状態とされる。また、時点W1~W3では、制御信号E1が1VDDとされ、パススイッチSW3とパススイッチSW4がオンされる。従って、データ書き込み用ドライバ図4の例ではインバータINV6、INV7がいずれも有効とされる。なお、時点W1~W3では、それまでと同様、制御信号E2が1VDDとされており、マルチプレクサMUX1とマルチプレクサMUX2の第1入力端1が選択されているので、揮発性記憶部VMにて通常ループが形成されている。また、時点W1~W2では、第1プレートラインPL1と第2プレートラインPL2が0GNDとされ、時点W2~W3では、第1プレートラインPL1と第2プレートラインPL2が1VDDとされる。すなわち、第1プレートラインPL1と第2プレートラインPL2に対して、同一のパルス電圧が印加される。このようなパルス電圧の印加により、強誘電体素子内部の残留分極状態が反転状態/非反転状態のいずれかに設定される。図5に即して具体的に述べると、時点W1では、出力信号Qが1VDDであるため、ノード電圧V1が0GNDとなり、ノード電圧V2が1VDDとなる。従って、時点W1~W2において、第1プレートラインPL1と第2プレートラインPL2が0GNDとされている間、強誘電体素子CL1a、CL1bの両端間には電圧が印加されない状態となり、強誘電体素子CL2aの両端間には負極性の電圧が印加される状態となり、強誘電体素子CL2bの両端間には正極性の電圧が印加される状態となる。一方、時点W2~W3において、第1プレートラインPL1と第2プレートラインPL2が1VDDとされている間、強誘電体素子CL2a、CL2bの両端間には電圧が印加されない状態となり、強誘電体素子CL1aの両端間には正極性の電圧が印加される状態となり、強誘電体素子CL1bの両端間には負極性の電圧が印加される状態となる。このように、第1プレートラインPL1と第2プレートラインPL2に対して、パルス電圧を印加することにより、強誘電体素子内部の残留分極状態が反転状態/非反転状態のいずれかに設定される。なお、強誘電体素子CL1aとCL1bとの間、及び、強誘電体素子CL2aとCL2bとの間では、互いの残留分極状態が逆になる。また、強誘電体素子CL1aとCL2aとの間、及び、強誘電体素子CL1bとCL2bとの間でも、互いの残留分極状態が逆になる。時点W3では、Fリセット信号FRSTが再び1VDDとされることにより、トランジスタQ1a、Q1b、Q2a、Q2bがオンされ、強誘電体素子CL1a、CL1b、CL2a、CL2bの各両端間がいずれも短絡されるので、これらの強誘電体素子CL1a、CL1b、CL2a、CL2bには一切電圧が印加されない状態となる。このとき、第1プレートラインPL1と第2プレートラインPL2は、いずれも、0GNDとされる。また、時点W3では、制御信号E1が再び0GNDとされ、パススイッチSW3とパススイッチSW4がオフされるので、データ書き込み用ドライバ図4の例ではインバータINV6、INV7がいずれも無効とされる。なお、制御信号E2については不問であるが、図5の例では0GNDとされている。そして、時点W4では、電源電圧VDDの供給が遮断される。このとき、Fリセット信号FRSTは、時点W3から1VDDに維持されており、トランジスタQ1a、Q1b、Q2a、Q2bがオンされて強誘電体素子CL1a、CL1b、CL2a、CL2bの各両端間がいずれも短絡されている。従って、強誘電体素子CL1a、CL1b、CL2a、CL2bに一切電圧が印加されない状態となっているので、電源遮断時に電圧変動が生じた場合であっても、強誘電体素子CL1a、CL1b、CL2a、CL2bに意図しない電圧が印加されることはなく、データ化けを回避することが可能となる。なお、図7は、上記したデータ書き込み動作時特に時点W1~W3の信号経路図中では太線として描写を示す回路図である。次に、強誘電体素子からのデータ読み出し動作について説明する。時点R1~R5では、クロック信号CLKが0GNDとされており、反転クロック信号CLKBが1VDDとされている。従って、第1パススイッチSW1がオフされており、第2パススイッチがオンされている。このように、クロック信号CLK及び反転クロック信号CLKBの論理を予め固定しておくことにより、強誘電体素子からのデータ読み出し動作の安定性を高めることが可能となる。時点R1では、最先にFリセット信号FRSTが1VDDとされており、トランジスタQ1a、Q1b、Q2a、Q2bがオンされて、強誘電体素子CL1a、CL1b、CL2a、CL2bの各両端間がいずれも短絡されている。従って、強誘電体素子CL1a、CL1b、CL2a、CL2bには一切電圧が印加されない状態となっているので、電源投入時に電圧変動が生じた場合でも、強誘電体素子CL1a、CL1b、CL2a、CL2bに意図しない電圧が印加されることはなく、データ化けを回避することが可能となる。なお、時点R1において、第1プレートラインPL1と第2プレートラインPL2は、いずれも0GNDとされている。時点R2では、制御信号E1、E2がいずれも0GNDとされた状態すなわち、データ書き込み用ドライバが無効とされており、かつ、揮発性記憶部VMで通常ループが無効とされている状態で、電源電圧VDDが投入される。このとき、図8中の太線で描写された信号ラインは、フローティングとなっている。続く時点R3では、Fリセット信号FRSTが0GNDとされ、トランジスタQ1a、Q1b、Q2a、Q2bがオフされ、強誘電体素子CL1a、CL1b、CL2a、CL2bに対する電圧印加が可能な状態とされる一方、第2プレートラインPL2が0GNDに維持されたまま、第1プレートラインPL1が1VDDとされる。このようなパルス電圧の印加により、ノード電圧V1及びノード電圧V2として、強誘電体素子内の残留分極状態に対応した電圧信号が現れる。図5の例に即して具体的に説明すると、ノード電圧V1としては、比較的低い電圧信号以下、その論理をWL[WeakLow]と呼ぶが現れ、ノード電圧V2としては、比較的高い電圧信号以下、その論理をWH[WeakHi]と呼ぶが現れる。すなわち、ノード電圧V1とノード電圧V2との間には、強誘電体素子内の残留分極状態の差に応じた電圧差が生じる形となる。このとき、時点R3~R4では、制御信号E2が0GNDとされて、マルチプレクサMUX1とマルチプレクサMUX2の第2入力端0が選択されるので、ノード電圧V3の論理はWLとなり、ノード電圧V4の論理はWHとなる。また、ノード電圧V5の論理はWHとなり、ノード電圧V6の論理はWLとなる。このように、時点R3~R4では、装置各部のノード電圧V1~V6が未だに不安定な状態インバータINV3及びインバータINV4での論理反転が完全に行われず、その出力論理が確実に0GND/1VDDとなっていない状態である。時点R4では、制御信号E2が1VDDとされて、マルチプレクサMUX1とマルチプレクサMUX2の第1入力端1が選択されるので、揮発性記憶部VMにて通常ループが形成されている。このような信号経路の切り換えに伴い、インバータINV4の出力端論理:WHとインバータINV3の入力端論理:WHが接続され、インバータINV3の出力端論理:WLとインバータINV4の入力端論理:WLが接続される。従って、各ノードの信号論理WH/WLに不整合は生じず、以降、揮発性記憶部VMにて通常ループが形成されている間、インバータINV3は、論理WLの入力を受けて、その出力論理を1VDDに引き上げようとし、インバータINV4は、論理WHの入力を受けて、その出力論理を0GNDに引き下げようとする。その結果、インバータINV3の出力論理は、不安定な論理WLから0GNDに確定され、インバータINV4の出力論理は、不安定な論理WHから1VDDに確定される。このように、時点R4において、揮発性記憶部VMが通常ループとされたことに伴い、強誘電体素子から読み出された信号ノード電圧V1とノード電圧V2との電位差が揮発性記憶部VMで増幅される形となり、出力信号Qとして電源遮断前の保持データ図5の例では1VDDが復帰される。その後、時点R5では、Fリセット信号FRSTが再び1VDDとされ、トランジスタQ1a、Q1b、Q2a、Q2bがオンされて、強誘電体素子CL1a、CL1b、CL2a、CL2bの各両端間がいずれも短絡されるので、これらの強誘電体素子CL1a、CL1b、CL2a、CL2bには一切電圧が印加されない状態となる。このとき、第1プレートラインPL1と第2プレートラインPL2はいずれも0GNDとされる。従って、不揮発ロジックは、時点W1以前と同様の状態、すなわち、通常の動作状態に復帰される。なお、図8は、上記したデータ読み出し動作時特に時点R3~R4の信号経路図中では太線として描写を示す回路図である。上記で説明したように、本構成例の不揮発ロジックは、ループ状に接続された論理ゲート図4ではインバータINV3、INV4を用いてデータを揮発的に保持する揮発性記憶部VMと、強誘電体素子のヒステリシス特性を用いて揮発性記憶部VMに保持されたデータを不揮発的に記憶する不揮発性記憶部NVMCL1a、CL1b、CL2a、CL2b、Q1a、Q1b、Q2a、Q2bと、揮発性記憶部VMと不揮発性記憶部NVMとを電気的に分離する回路分離部MUX1、MUX2、INV6、INV7、SW3、SW4と、を有して成り、回路分離部は、不揮発ロジックの通常動作中には、強誘電体素子に対する印加電圧を一定に保ちつつ、揮発性記憶部VMを電気的に動作させる構成とされている。このように、揮発性記憶部VMの信号線から強誘電体素子CL1a、CL1b、CL2a、CL2bを直接駆動するのではなく、揮発性記憶部VMの信号線と強誘電体素子CL1a、CL1b、CL2a、CL2bとの間に、バッファとしても機能するデータ書き込み用ドライバ図4ではインバータINV6、INV7を設けることにより、強誘電体素子CL1a、CL1b、CL2a、CL2bが揮発性記憶部VM内の負荷容量とならないようにすることが可能となる。また、データ書き込み用ドライバインバータINV6、INV7の出力端にパススイッチSW3、SW4を接続し、制御信号E1に応じて、データの書き込み時にのみ、パススイッチSW3、SW4をオンさせる構成であれば、通常動作時には、強誘電体素子CL1a、CL1b、CL2a、CL2bが駆動されないようにすることが可能となる。また、データ読み出しの際には、制御信号E2に応じて、マルチプレクサMUX1、MUX2の入出力経路を切り換えることにより、揮発性記憶部VM内の論理ゲート図4ではインバータINV3、INV4と強誘電体素子CL1a、CL1b、CL2a、CL2bとの導通/遮断を制御することができる。従って、特定ノードをフローティングとするために、負荷の大きいクロック線を増設する必要がないため、消費電力の増大を回避することが可能となる。このように、本構成例の不揮発ロジックであれば、通常動作中には強誘電体素子が無駄に駆動されることがないので、揮発性の不揮発ロジックと同レベルの高速化、並びに、低消費電力化を図ることが可能となる。すなわち、揮発性の不揮発ロジックと同等の取り扱いを行うことができるので、タイミング設計や消費電力設計などの再設計を行わずに、既存回路の記憶素子部分を本構成例の不揮発ロジックに置き換えることが可能となる。従って、既存回路を容易に不揮発化することができるので、例えば、待機時にデータを消さずに電源を遮断したり、電源投入後、即時に動作再開が可能な連続アクセス制限部12を実現することが可能となる。<その他の変形例>なお、上記の実施形態では、メインメモリ11としてFeRAMを用いた構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、FeRAMに代えて、EEPROMやフラッシュメモリなどを用いても構わない。このように、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば各種信号の論理レベル反転は任意である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。