電界効果トランジスタを含む半導体装置であって、前記電界効果トランジスタは、a第1導電型の半導体基板と、b前記半導体基板内に形成された第2導電型のボディ領域と、c平面視において、前記ボディ領域に内包されるように前記半導体基板の表面に形成された前記第1導電型のソース領域と、d前記ソース領域と隣接し、かつ、平面視において、前記ボディ領域に内包されるように前記半導体基板の表面に形成された前記第2導電型のチャネル領域と、e前記チャネル領域と隣接し、かつ、平面視において、前記ボディ領域に内包されるように前記半導体基板の表面に形成され、かつ、前記半導体基板と電気的に接続された前記第1導電型の第1半導体領域と、f少なくとも、前記チャネル領域上および前記第1半導体領域上に形成されたゲート絶縁膜と、g前記ゲート絶縁膜上に形成されたゲート電極と、を備え、前記半導体基板の表面に並行な水平方向において、前記ソース領域と前記第1半導体領域で挟まれた前記チャネル領域の幅は、前記ゲート電極の厚さの1/5倍以上1倍以下であり、前記ボディ領域を上層ボディ領域と下層ボディ領域に分けた場合、前記下層ボディ領域の端部は、前記上層ボディ領域の端部よりも外側に張り出していることを特徴とする半導体装置。請求項1に記載の半導体装置であって、前記第1半導体領域の不純物濃度は、前記半導体基板の不純物濃度よりも高いことを特徴とする半導体装置。請求項1に記載の半導体装置であって、前記半導体基板の表面に垂直な積層方向において、前記第1半導体領域は、前記ボディ領域と、前記ゲート絶縁膜を介した前記ゲート電極とにより挟まれた構造をしていることを特徴とする半導体装置。電界効果トランジスタを含む半導体装置であって、前記電界効果トランジスタは、a第1導電型の半導体基板と、b前記半導体基板内に形成された第2導電型のボディ領域と、c平面視において、前記ボディ領域に内包されるように前記半導体基板の表面に形成された前記第1導電型のソース領域と、d前記ソース領域と隣接し、かつ、平面視において、前記ボディ領域に内包されるように前記半導体基板の表面に形成された前記第2導電型のチャネル領域と、e前記チャネル領域と隣接し、かつ、平面視において、前記ボディ領域に内包されるように前記半導体基板の表面に形成され、かつ、前記半導体基板と電気的に接続された前記第1導電型の第1半導体領域と、f少なくとも、前記チャネル領域上および前記第1半導体領域上に形成されたゲート絶縁膜と、g前記ゲート絶縁膜上に形成されたゲート電極と、を備え、前記半導体基板の表面に並行な水平方向において、前記ソース領域と前記第1半導体領域で挟まれた前記チャネル領域の幅は、100nm以上500nm以下であり、前記ボディ領域を上層ボディ領域と下層ボディ領域に分けた場合、前記下層ボディ領域の端部は、前記上層ボディ領域の端部よりも外側に張り出していることを特徴とする半導体装置。請求項4に記載の半導体装置であって、前記第1半導体領域の不純物濃度は、前記半導体基板の不純物濃度よりも高いことを特徴とする半導体装置。電界効果トランジスタを含む半導体装置であって、前記電界効果トランジスタは、a第1導電型の半導体基板と、b前記半導体基板内に形成された第2導電型のボディ領域と、c平面視において、前記ボディ領域に内包されるように前記半導体基板の表面に形成された前記第1導電型のソース領域と、d前記ソース領域と隣接し、かつ、平面視において、前記ボディ領域に内包されるように前記半導体基板の表面に形成された前記第2導電型のチャネル領域と、e少なくとも、前記チャネル領域上に形成されたゲート絶縁膜と、f前記ゲート絶縁膜上に形成されたゲート電極と、を備え、前記半導体基板の表面に並行な水平方向において、前記ソース領域と前記ボディ領域で挟まれた前記チャネル領域の幅は、前記ゲート電極の厚さの1/5倍以上1倍以下であり、前記ボディ領域を上層ボディ領域と下層ボディ領域に分けた場合、前記下層ボディ領域の端部は、前記上層ボディ領域の端部よりも外側に張り出していることを特徴とする半導体装置。請求項6に記載の半導体装置であって、前記チャネル領域の不純物濃度は、前記ボディ領域の不純物濃度よりも高いことを特徴とする半導体装置。電界効果トランジスタを含む半導体装置であって、前記電界効果トランジスタは、a第1導電型の半導体基板と、b前記半導体基板内に形成された第2導電型のボディ領域と、c平面視において、前記ボディ領域に内包されるように前記半導体基板の表面に形成された前記第1導電型のソース領域と、d前記ソース領域と隣接し、かつ、平面視において、前記ボディ領域に内包されるように前記半導体基板の表面に形成された前記第2導電型のチャネル領域と、e少なくとも、前記チャネル領域上に形成されたゲート絶縁膜と、f前記ゲート絶縁膜上に形成されたゲート電極と、を備え、前記半導体基板の表面に並行な水平方向において、前記ソース領域と前記ボディ領域で挟まれた前記チャネル領域の幅は、100nm以上500nm以下であり、前記ボディ領域を上層ボディ領域と下層ボディ領域に分けた場合、前記下層ボディ領域の端部は、前記上層ボディ領域の端部よりも外側に張り出していることを特徴とする半導体装置。請求項8に記載の半導体装置であって、前記チャネル領域の不純物濃度は、前記ボディ領域の不純物濃度よりも高いことを特徴とする半導体装置。近年、アナログ回路とデジタル回路との混載集積回路においても、機能集約や高機能化により規模の大きな製品の開発が行なわれつつある。具体的には、車載用、産業用、医療用向けに耐圧が20Vから200Vクラスの中高耐圧MOSFETと、大規模論理回路を構成可能な微細CMOSComplementaryMOSFETの組み合わせにより、規模の大きな製品の開発が行われるようになってきている。上述した微細CMOSとは、ゲート電極のゲート長が350nm以下のCMOSとして定義される。最新の半導体プロセスでは、例えば、耐圧が100V以下の中耐圧MOSFETと、ゲート長が130nmから180nmの微細CMOSを混載した集積回路半導体装置の製造が行なわれている。ここで、上述した微細CMOSの形成には熱負荷の少ない製造プロセスが必要不可欠である。具体的には、ゲート電極を形成する前に微細CMOSのウェルを形成し、そのウェル内に導入される不純物の熱拡散を抑える必要があるため、ゲート電極を形成した後は、熱負荷の少ない製造プロセスが必要とされる。このことから、微細CMOSと混載する中高耐圧MOSFETの製造工程では、熱負荷の大きな工程を微細CMOSのウェルを形成する前に行なう必要がある。具体的には、ゲート電極の形成前に、中高耐圧MOSFETのボディ領域の形成熱負荷の大きな工程を行ない、ゲート電極の形成後には、熱負荷の小さな工程だけを実施する。集積回路に混載する中高耐圧MOSFETには、例えば、アナログ信号の出力を担う重要な機能が要求され、この中高耐圧MOSFETには、仕様の回路動作を実現するために、しきい電圧が安定していること、および、素子面積を低減するために、出力電流密度が大きいことが重要な性能として要求される。この点に関し、微細CMOSとの混載を前提としていない単体の中高耐圧MOSFETの製造工程では、ゲート電極を形成した後に、ゲート電極をマスクとして使用することにより、ゲート電極に整合して導電型不純物を半導体基板内に注入し、半導体基板に対して高温熱処理を施す。これにより、注入した導電型不純物を熱拡散させてボディ領域チャネル領域も含むを形成することができる。上述したゲート電極をマスクとして用いるとは、ゲート電極およびゲート電極上に形成された絶縁膜から半導体基板シリコンへ透過しない低エネルギーで導電型不純物を注入することである。上述した工程では、同様にゲート電極をマクスとして形成されるソース領域とボディ領域との間で相対的な位置ずれは起こらないため、チャネル長としきい電圧が安定的に決まる利点がある。ただし、この製造工程は、ゲート電極を形成した後に大きな熱負荷を加える必要があるため、微細CMOSとの混載を前提とする集積回路の製造には採用することが困難となる。このことから、微細CMOSとの混載を前提とする集積回路の製造では、ゲート電極を形成する前に、中高耐圧MOSFETのボディ領域を形成する工程が採用されることになる。ところが、この場合、ゲート電極をマスクとして使用することができないことから、例えば、しきい電圧を決めるボディ領域を形成するマスクと、ソース領域を形成するマスクを別マスクにすることになり、それぞれのマスクの相対的な位置のずれが生じる。すると、チャネル長やしきい電圧を決める不純物のピーク密度が変わってしまい、しきい値電圧にばらつきが生じる。しきい値電圧にばらつきが生じると、設計仕様どおりの回路動作を実現することが困難となる。特にチャネル長がばらつくということは、チャネル抵抗がばらつくことを意味し、チャネル抵抗のばらつきが生じると安定的に出力電流密度の向上を図ることが困難となる。つまり、微細CMOSと中高耐圧MOSFETとの混載を前提とする集積回路の製造では、ゲート電極の形成後に大きな熱負荷を加えることができないため、ゲート電極をマスクとして中高耐圧MOSFETのボディ領域を形成することができなくなる。この結果、チャネル長やしきい値電圧がばらつくという問題点が顕在化するのである。そして、チャネル長やしきい値電圧のばらつきが生じると、設計仕様どおりの安定した回路動作の実現や出力電流密度の向上が困難となる。本発明の目的は、微細CMOSと中高耐圧MOSFETとの混載を前提とする集積回路半導体装置において、中高耐圧MOSFETのチャネル長やしきい値電圧のばらつきを抑制して、設計仕様どおりの安定した回路動作の実現や出力電流密度の向上を図ることができる技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。本発明における半導体装置は、電界効果トランジスタを含む半導体装置である。ここで、前記電界効果トランジスタは、a第1導電型の半導体基板と、b前記半導体基板内に形成された第2導電型のボディ領域と、c平面視において、前記ボディ領域に内包されるように前記半導体基板の表面に形成された前記第1導電型のソース領域と、を備える。そして、d前記ソース領域と隣接し、かつ、平面視において、前記ボディ領域に内包されるように前記半導体基板の表面に形成された前記第2導電型のチャネル領域と、e前記チャネル領域と隣接し、かつ、平面視において、前記ボディ領域に内包されるように前記半導体基板の表面に形成され、かつ、前記半導体基板と電気的に接続された前記第1導電型の第1半導体領域と、を備える。さらに、f少なくとも、前記チャネル領域上および前記第1半導体領域上に形成されたゲート絶縁膜と、g前記ゲート絶縁膜上に形成されたゲート電極と、を備える。このとき、前記半導体基板の表面に並行な水平方向において、前記ソース領域と前記第1半導体領域で挟まれた前記チャネル領域の幅は、前記ゲート電極の厚さの1/5倍以上1倍以下であり、前記ボディ領域を上層ボディ領域と下層ボディ領域に分けた場合、前記下層ボディ領域の端部は、前記上層ボディ領域の端部よりも外側に張り出していることを特徴とするものである。また、本発明における半導体装置は、電界効果トランジスタを含む半導体装置である。ここで、前記電界効果トランジスタは、a第1導電型の半導体基板と、b前記半導体基板内に形成された第2導電型のボディ領域と、c平面視において、前記ボディ領域に内包されるように前記半導体基板の表面に形成された前記第1導電型のソース領域と、を備える。そして、d前記ソース領域と隣接し、かつ、平面視において、前記ボディ領域に内包されるように前記半導体基板の表面に形成された前記第2導電型のチャネル領域と、e前記チャネル領域と隣接し、かつ、平面視において、前記ボディ領域に内包されるように前記半導体基板の表面に形成され、かつ、前記半導体基板と電気的に接続された前記第1導電型の第1半導体領域と、を備える。さらに、f少なくとも、前記チャネル領域上および前記第1半導体領域上に形成されたゲート絶縁膜と、g前記ゲート絶縁膜上に形成されたゲート電極と、を備える。このとき、前記半導体基板の表面に並行な水平方向において、前記ソース領域と前記第1半導体領域で挟まれた前記チャネル領域の幅は、100nm以上500nm以下であり、前記ボディ領域を上層ボディ領域と下層ボディ領域に分けた場合、前記下層ボディ領域の端部は、前記上層ボディ領域の端部よりも外側に張り出していることを特徴とするものである。また、本発明における半導体装置は、電界効果トランジスタを含む半導体装置である。ここで、前記電界効果トランジスタは、a第1導電型の半導体基板と、b前記半導体基板内に形成された第2導電型のボディ領域と、c平面視において、前記ボディ領域に内包されるように前記半導体基板の表面に形成された前記第1導電型のソース領域と、を備える。そして、d前記ソース領域と隣接し、かつ、平面視において、前記ボディ領域に内包されるように前記半導体基板の表面に形成された前記第2導電型のチャネル領域と、e少なくとも、前記チャネル領域上に形成されたゲート絶縁膜と、f前記ゲート絶縁膜上に形成されたゲート電極と、を備える。このとき、前記半導体基板の表面に並行な水平方向において、前記ソース領域と前記ボディ領域で挟まれた前記チャネル領域の幅は、前記ゲート電極の厚さの1/5倍以上1倍以下であり、前記ボディ領域を上層ボディ領域と下層ボディ領域に分けた場合、前記下層ボディ領域の端部は、前記上層ボディ領域の端部よりも外側に張り出していることを特徴とするものである。また、本発明における半導体装置は、電界効果トランジスタを含む半導体装置である。ここで、前記電界効果トランジスタは、a第1導電型の半導体基板と、b前記半導体基板内に形成された第2導電型のボディ領域と、c平面視において、前記ボディ領域に内包されるように前記半導体基板の表面に形成された前記第1導電型のソース領域と、を備える。そして、d前記ソース領域と隣接し、かつ、平面視において、前記ボディ領域に内包されるように前記半導体基板の表面に形成された前記第2導電型のチャネル領域と、e少なくとも、前記チャネル領域上に形成されたゲート絶縁膜と、f前記ゲート絶縁膜上に形成されたゲート電極と、を備える。このとき、前記半導体基板の表面に並行な水平方向において、前記ソース領域と前記ボディ領域で挟まれた前記チャネル領域の幅は、100nm以上500nm以下であり、前記ボディ領域を上層ボディ領域と下層ボディ領域に分けた場合、前記下層ボディ領域の端部は、前記上層ボディ領域の端部よりも外側に張り出していることを特徴とするものである。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。微細CMOSと中高耐圧MOSFETとの混載を前提とする集積回路半導体装置において、中高耐圧MOSFETのチャネル長やしきい値電圧のばらつきを抑制して、設計仕様どおりの安定した回路動作の実現や出力電流密度の向上を図ることができる。以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。実施の形態1<中高耐圧MOSFETのデバイス構造>本実施の形態1における中高耐圧MOSFETのデバイス構造について、図面を参照しながら説明する。まず、本明細書では、中高耐圧MOSFETの一例として、例えば、ソース領域とドレイン領域との間の耐圧が20Vから200VクラスのMOSFETを想定して説明するが、特に、これに限定されるものではなく、本実施の形態1におけるデバイス構造は、幅広いMOSFETに適用することができる。図1は、本実施の形態1における中高耐圧MOSFETのデバイス構造を示す断面図である。図1に示すように、本実施の形態1における中高耐圧MOSFETは、まず、リンPや砒素Asなどのn型不純物を導入した半導体基板1Sに形成されている。具体的に、半導体基板1Sの素子形成面表面、上面側には、酸化膜領域OXR1が形成されており、この酸化膜領域OXR1で分離された活性領域アクティブ領域に、中高耐圧MOSFETが形成されている。酸化膜領域OXR1で分離された活性領域には、図1に示すように、酸化膜領域OXR2が形成されており、この酸化膜領域OXR2の右側領域にドレイン領域DRが形成されている。このドレイン領域DRは、例えば、リンPや砒素Asを導入したn型半導体領域から形成されており、ドレイン領域DRの不純物濃度は、半導体基板1Sの不純物濃度よりも高くなっている。一方、酸化膜領域OXR2の左側領域から所定距離だけ離間して、半導体基板1S内にボディ領域BDが形成されている。このボディ領域BDは、例えば、ボロンBなどのp型不純物を導入したp型半導体領域から形成されている。そして、平面視において、ボディ領域BDに内包されるように、半導体基板1Sの表面にソース領域SRが形成されている。このソース領域SRは、例えば、リンPや砒素Asなどのn型不純物を導入したn型半導体領域から形成されている。さらに、本実施の形態1では、ソース領域SRと隣接し、かつ、平面視において、ボディ領域BDに内包されるように半導体基板1Sの表面にチャネル領域CHが形成されている。このチャネル領域CHは、例えば、ボロンBなどのp型不純物が導入されたp型半導体領域から形成されている。さらに、チャネル領域CHと隣接し、かつ、平面視において、ボディ領域BDに内包されるように半導体基板1Sの表面にn型半導体領域NR1が形成されている。このn型半導体領域NR1は、半導体基板1Sと電気的に接続されるように形成されている。また、チャネル領域CHとボディコンタクト領域BCによってソース領域SRを挟むとともに、ソース領域SRに隣接するようにボディコンタクト領域BCが形成されている。このボディコンタクト領域BCは、平面視において、ボディ領域BDに内包されるように半導体基板1Sの表面に形成されている。このボディコンタクト領域BCは、例えば、ボロンBなどのp型不純物を導入したp型半導体領域から形成され、ボディコンタクト領域BCの不純物濃度は、ボディ領域BDの不純物濃度よりも高くなっている。さらに、少なくとも、チャネル領域CH上およびn型半導体領域NR1上から酸化膜領域OXR2上にわたってゲート絶縁膜GOXが形成されており、このゲート絶縁膜GOX上にゲート電極Gが形成されている。ゲート絶縁膜GOXは、例えば、酸化シリコン膜から形成されるが、これに限らず、例えば、酸化シリコン膜よりも誘電率の高い高誘電率膜から形成することもできる。また、ゲート電極G、例えば、ポリシリコン膜から形成される。以上のようにして、本実施の形態1における中高耐圧MOSFETが半導体基板1S上に形成されている。ここで、図2は、図1の破線で囲まれた領域を拡大して示す図である。図2に示すA1-A2線は、ソース領域SRからチャネル領域CHおよびn型半導体領域NR1を通って半導体基板1Sまで延びる線である。以下に、このA1-A2線に沿った不純物濃度分布について説明する。図3は、図2のA1-A2線での不純物濃度分布を示すグラフである。図3に示すように、ソース領域SRはn型不純物を導入したn型半導体領域であり、n型不純物の不純物濃度が最も高くなっている。そして、このソース領域SRに隣接するチャネル領域CHは、p型不純物を導入したp型半導体領域であり、p型不純物の不純物濃度は、ソース領域SRに導入されているn型不純物の不純物濃度よりも低くなっている。次に、チャネル領域CHに隣接するn型半導体領域NR1にはn型不純物が導入されており、n型半導体領域NR1に導入されているn型不純物の不純物濃度は、チャネル領域CHに導入されているp型不純物の不純物濃度よりも低くなっている。そして、n型半導体領域NR1に隣接する半導体基板1Sには、n型不純物が導入されており、半導体基板1Sに導入されているn型不純物の不純物濃度は、n型半導体領域NR1に導入されているn型不純物の不純物濃度よりも低くなっている。次に、半導体基板1S上に形成された中高耐圧MOSFETと電気的に接続される配線構造について説明する。図1において、中高耐圧MOSFETを覆う半導体基板1S上に、例えば、酸化シリコン膜からなる層間絶縁膜ILが形成されており、この層間絶縁膜ILには、層間絶縁膜ILを貫通するコンタクトホールCNTが形成されている。コンタクトホールCNTは複数個形成されており、例えば、中高耐圧MOSFETのドレイン領域DRに達するコンタクトホールCNTや、中高耐圧MOSFETのボディコンタクト領域BCおよびソース領域SRに達するコンタクトホールCNTが形成されている。これらのコンタクトホールCNTの内壁には、例えば、チタン膜と窒化チタン膜との積層膜からなるバリア導体膜が形成されており、このバリア導体膜を介してコンタクトホールCNTの内部を充填するように、例えば、タングステン膜からなる金属膜が形成されている。このように、コンタクトホールCNTにバリア導体膜と金属膜を埋め込むことにより、プラグPLGが形成されている。そして、このプラグPLGを形成した層間絶縁膜IL上に配線L1が形成されている。この配線L1は、例えば、窒化チタン膜とアルミニウム膜と窒化チタン膜の積層膜から構成することもできるし、あるいは、層間絶縁膜ILに埋め込まれた銅膜からなる埋め込み配線ダマシン配線から構成することもできる。ここで、例えば、ソース領域SRおよびドレイン領域DRの不純物濃度が半導体基板1Sの不純物濃度よりも高くなっているのは、以下に示す理由による。すなわち、ソース領域SRおよびドレイン領域DRは半導体領域であり、このソース領域SRやドレイン領域DRと接触するプラグPLGは、金属膜から形成されている。このとき、金属膜の仕事関数フェルミ準位が半導体のフェルミ準位よりも小さい場合、プラグPLGを構成する金属膜と、ソース領域SRやドレイン領域DRを構成する半導体領域との接触は、抵抗性接触オーミック接触となり問題は発生しない。ところが、例えば、プラグPLGを構成する金属の仕事関数がソース領域SRやドレイン領域DRを構成する半導体のフェルミ準位よりも大きい場合、ソース領域SRとプラグPLGとの接続領域や、ドレイン領域DRとプラグPLGとの接続領域にショットキー接合が形成される。このショットキー接合では、半導体側に負電位を印加し、金属側に正電位を印加する場合にショットキー障壁が小さくなって電流が流れる一方、半導体側に正電位を印加し、金属側に負電位を印加する場合にショットキー障壁が大きくなって電流が流れなくなる。つまり、ショットキー接合は、整流作用を有することになる。しかし、中高耐圧MOSFETのソース領域SRやドレイン領域DRとプラグPLGとは整流作用のない抵抗性接触にする必要がある。このため、ショットキー接触を抵抗性接触にする観点から、ソース領域SRあるいはドレイン領域DRを構成する半導体領域の不純物濃度を高濃度にしているのである。なぜなら、半導体領域の不純物濃度を高濃度にすることにより、ショットキー接合に生じる空乏層の幅を小さくすることができる結果、逆方向電圧が印加された場合であっても、トンネル電流が流れるようになるからである。つまり、ショットキー接合であっても、半導体領域の不純物濃度を高濃度にすることで空乏層の幅が小さくなり、逆方向電圧が印加された場合であっても、トンネル電流が流れるようになる。この結果、ショットキー接合の整流作用がなくなり、整流作用のない抵抗性接触を実現できるのである。すなわち、ソース領域SRおよびドレイン領域DRの不純物濃度が半導体基板1Sの不純物濃度よりも高くなっているのは、抵抗性接触オーム性接触を実現するためである。同様の理由により、ボディコンタクト領域BCの不純物濃度もボディ領域BDの不純物濃度よりも高くすることにより、抵抗性接触が実現されている。なお、例えば、ソース領域SRに内包されるように高不純物濃度のn型コンタクト領域を設け、このn型コンタクト領域とプラグPLGとの間で抵抗性接触を実現するように構成してもよい。ただし、ソース領域SRの不純物濃度が抵抗性接触を実現するために充分に高ければ、n型コンタクト領域を設ける必要はない。つまり、ソース領域SRの不純物濃度がプラグPLGとの抵抗性接触を実現する程度に高くない場合には、ソース領域SRに内包するようにソース領域SRの不純物濃度よりも高い不純物濃度のn型コンタクト領域を設ける必要があるが、ソース領域SRの不純物濃度が抵抗性接触を実現するために充分に高ければ、n型コンタクト領域は不要となる。次に、本実施の形態1における中高耐圧MOSFETでは、ソース領域SRとボディコンタクト領域BCが同一のプラグPLGと電気的に接続されており、ソース領域SRとボディコンタクト領域BCに同一の電位が印加されている。具体的に、ソース領域SRおよびボディコンタクト領域BCには、基準電位GND電位、0Vが印加される。このとき、ボディコンタクト領域BCに基準電位を供給する理由は、以下の通りである。すなわち、ボディコンタクト領域BCは、チャネル領域CHおよびボディ領域BDと電気的に接続されていることから、ボディコンタクト領域BCに基準電位を印加すると、チャネル領域CHにも基準電位が印加されることになる。すると、チャネル領域CHバックゲートの電位は、基準電位に安定的に固定される。この結果、ゲート電極Gにオン電圧を印加した場合、ゲート電極Gとチャネル領域CHとの間に安定した電位差が印加されることになり、中高耐圧MOSFETのしきい値電圧が安定する。このように、ボディコンタクト領域BCに基準電位を印加する理由は、ボディコンタクト領域BCと電気的に接続されているチャネル領域CHに基準電位を印加して、中高耐圧MOSFETのしきい値電圧を安定させるためである。また、n型半導体領域であるソース領域SRと、p型半導体領域であるボディコンタクト領域BCとを同電位にしている理由の1つは、半導体基板1Sn型半導体領域NR1コレクタ領域となると、チャネル領域CHベース領域となると、ソース領域SRエミッタ領域となるとにより形成される寄生バイポーラトランジスタがオンすることを抑制するためである。すなわち、ソース領域SRとボディコンタクト領域BCに同電位を印加すると、ソース領域SRとチャネル領域CHに同電位が印加されることになる。このため、n型半導体領域であるソース領域SRと、p型半導体領域であるチャネル領域CHとの境界に形成されるpn接合には、順バイアスも逆バイアスも印加されないこととなり、例えば、0.7V程度のビルトインポテンシャルが形成されることになる。ここで、例えば、ソース領域SRとチャネル領域CHに異なる電位が供給され、n型半導体領域であるソース領域SRと、p型半導体領域であるチャネル領域CHとの境界に形成されるpn接合に順バイアスが印加される状態を考えると、このときのpn接合に形成されるビルトインポテンシャルは、0.7Vよりも低くなる。このことは、寄生バイポーラトランジスタがオンしやすくなることを意味する。したがって、寄生バイポーラトランジスタがオンしにくくなるように、n型半導体領域であるソース領域SRと、p型半導体領域であるボディコンタクト領域BCとを同電位にしているのである。<本実施の形態1における特徴>本実施の形態1における中高耐圧MOSFETは上記のように構成されており、以下に、その特徴構成について、図面を参照しながら、詳細に説明する。図1において、本実施の形態1における特徴は、チャネル領域CHの幅チャネル長を小さくしたことにある。具体的には、図1に示すように、ゲート電極Gと平面的に重なるチャネル領域CHの幅をLとし、ゲート電極Gの厚さをtとした場合、チャネル領域CHの幅Lが、ゲート電極Gの厚さtの1/5倍以上1倍以下になるようにチャネル領域CHを形成する。これにより、チャネル領域CHの幅Lを小さくすることができ、しきい値電圧のばらつきを小さくすることができる。ゲート絶縁膜GOX上に形成されるゲート電極Gの厚さtは、例えば、150nm~250nm程度であり、本実施の形態1では、従来技術に比べて充分に短いチャネル長を確保することができ、この結果、しきい値電圧の安定した中高耐圧MOSFETを提供することができる。なお、例えば、図1に示すゲート電極G上に絶縁膜を形成する場合もある。半導体デバイスの微細化に伴って、ゲート電極G上に形成される絶縁膜の膜厚は薄くなる傾向があるが、ゲート絶縁膜GOX、ゲート電極Gおよび絶縁膜を合わせた膜厚は、500nm以下である。この場合においても、例えば、チャネル領域CHの幅Lを100nm~500nm以下に形成することにより、従来技術に比べて充分に短いチャネル長を確保することができ、この結果、しきい値電圧の安定した中高耐圧MOSFETを提供することができる。以下に、まず、チャネル領域CHの幅Lを小さくすることにより、しきい値電圧のばらつきを低減できる定性的な理由について説明する。例えば、微細CMOSとの混載を前提としていない単体の中高耐圧MOSFETの製造工程では、ゲート電極を形成した後に、ゲート電極をマスクとして使用することにより、ゲート電極に整合して導電型不純物を半導体基板内に注入し、半導体基板に対して高温熱処理を施す。これにより、注入した導電型不純物を熱拡散させてチャネル領域を含むボディ領域を形成することができる。この工程では、同様にゲート電極をマクスとして形成されるソース領域とボディ領域との間で相対的な位置ずれは起こらないため、チャネル長としきい電圧が安定的に決まる利点がある。ただし、この製造工程は、半導体基板の表面に導入した導電型不純物を半導体基板の深い領域まで拡散させてボディ領域を形成することから、ゲート電極を形成した後に大きな熱負荷が加わることになる。したがって、微細CMOSとの混載を前提とする集積回路の製造に採用することが困難となる。このため、本実施の形態1のように、微細CMOSとの混載を前提とする集積回路の製造では、ゲート電極を形成する前に、中高耐圧MOSFETのボディ領域を形成する工程が採用されることになる。ところが、この場合、ゲート電極をマスクとして使用することができないことから、例えば、ゲート電極としきい電圧を決めるボディ領域を形成するマスクと、ソース領域を形成するマスクを別マスクにすることになり、それぞれのマスクの相対的な位置のずれが生じる。すると、チャネル長やしきい電圧を決める不純物のピーク密度が変わってしまい、しきい値電圧にばらつきが生じる。そこで、本実施の形態1では、ゲート電極Gを形成する前に、中高耐圧MOSFETのボディ領域BDを形成するが、このボディ領域BDとともにチャネル領域CHを形成するのではなく、ボディ領域BDとチャネル領域CHとを別工程で形成するようにしている。つまり、本実施の形態1では、ゲート電極Gを形成する前に、大きな熱処理が必要とされるボディ領域BDを形成するが、このボディ領域BDとともにチャネル領域CHを形成するのではなく、チャネル領域CHは、ゲート電極Gを形成した後、形成したゲート電極Gをマスクにして形成するのである。つまり、チャネル領域CHは、半導体基板1Sの表面近傍に形成されることから、導電型不純物を拡散させるための熱処理も比較的少なくて済む。このため、微細CMOSとの混載を前提とする集積回路の製造工程において、ゲート電極Gを形成した後にチャネル領域CHを形成したとしても、微細CMOSに与える影響を少なくすることができるのである。このように本実施の形態1では、ゲート電極Gを形成した後にチャネル領域CHを形成する工程を採用することが前提となる。この場合、同じゲート電極Gをマスクにしてソース領域SRも形成されることから、ソース領域SRとチャネル領域CHとの相対的な位置ずれは起こらない。このため、中高耐圧MOSFETのしきい値電圧が安定的に決まると考えられる。つまり、この工程では、同じゲート電極Gをマスクにして、チャネル領域CHとソース領域SRとを形成するため、チャネル領域CHとソース領域SRの位置ずれに基づくしきい値電圧のばらつきは有効に抑制することができる。本実施の形態1では、できるだけゲート電極Gの直下領域に形成されるチャネル領域CHの幅Lを小さくしている。具体的には、ゲート電極Gをマスクとして、不純物を斜めより打ち込み、その注入エネルギーと注入量及び打ち込み角度を調節することで、図1に示すように、ゲート電極Gと平面的に重なるチャネル領域CHの幅をLとし、ゲート電極Gの厚さをtとした場合、チャネル領域CHの幅Lが、ゲート電極Gの厚さtの1/5倍以上1倍以下になるようにチャネル領域CHを形成する。続いて、さらなる本実施の形態1における特徴は、図1に示すように、ゲート電極Gの直下領域に形成されるチャネル領域CHの幅Lを小さくするとともに、このチャネル領域CHに隣接するように、n型半導体領域NR1を設けている点にある。例えば、中高耐圧MOSFETのゲート電極Gにしきい値電圧以上の電圧を印加すると、チャネル領域CHに反転層が形成され、この反転層によって、ソース領域SRとドレイン領域DRが導通して、ドレイン領域DRからソース領域SRへ電流ドレイン電流が流れる。このとき、反転層は電流が流れる方向に垂直な断面の断面積が小さいことから電気抵抗が比較的大きくなる。したがって、例えば、チャネル領域CHの幅Lが比較的大きくなると、電流の流れる方向の反転層の長さも長くなり、かつ、上述したように電流が流れる方向に垂直な断面における反転層の断面積も小さいことから、中高耐圧MOSFETのオン抵抗が大きくなってしまい、出力電流密度が減少する。これに対し、本実施の形態1では、チャネル領域CHの幅Lを小さくしているので、チャネル領域CHの幅Lが比較的大きな場合よりも、反転層の長さを短くすることができる。このことは、本実施の形態1によれば、チャネル領域CHに形成される反転層に起因するチャネル抵抗を低減できることを意味する。さらに、本実施の形態1では、ゲート電極Gの直下領域のうち、チャネル領域CHが形成されていない領域にn型半導体領域NR1を設けている。そして、このn型半導体領域NR1の不純物濃度を半導体基板1Sの不純物濃度よりも高くしている。このことから、本実施の形態1では、半導体基板1Sよりも不純物濃度の高いn型半導体領域NR1を設けることによっても、中高耐圧MOSFETのオン抵抗を低減することができる。すなわち、本実施の形態1では、チャネル領域CHの幅Lを小さくすることによって反転層の長さを低減する点、および、ゲート電極Gの直下領域のうち、チャネル領域CHが形成されていない領域に半導体基板1Sよりも不純物濃度の高いn型半導体領域NR1を設ける点との相乗効果によって、大幅に中高耐圧MOSFETのオン抵抗を低減することができる。この結果、本実施の形態1における中高耐圧MOSFETによれば、オン抵抗を低減することができることから、出力電流密度を向上させることができる。なお、本実施の形態1では、半導体基板1Sの不純物濃度分布について、特に言及していないが、本実施の形態1において、半導体基板1Sは、ドレイン電流が流れるドリフト領域として機能することから、このドリフト領域の抵抗ドリフト抵抗を下げるため、半導体基板1Sの部分的な局所領域の不純物濃度を高くしてもよい。以上では、ゲート電極Gと平面的に重なるチャネル領域CHの幅をLとし、ゲート電極Gの厚さをtとした場合、チャネル領域CHの幅Lが、ゲート電極Gの厚さtの1/5倍以上1倍以下になるようにチャネル領域CHを形成する第1特徴構成を取ることにより、中高耐圧MOSFETのしきい値電圧をほぼ設計値通りに安定化することができ、設計仕様どおりの安定した回路動作を実現させることができる点について、定性的な観点から説明した。さらに、上述した第1特徴構成に加えて、ゲート電極Gの直下領域のうち、チャネル領域CHが形成されていない領域に半導体基板1Sよりも不純物濃度の高いn型半導体領域NR1を設ける第2特徴構成を取ることにより、中高耐圧MOSFETの出力電流密度を向上させることができる点について、定性的な観点から説明した。以下では、上述した第1特徴構成および第2特徴構成を取ることにより、しきい値電圧の上昇を抑制しながら、出力電流密度の向上を図ることができる点について、定量的な観点から説明する。図4は、チャネル領域CHの幅Lとしきい値電圧の関係、および、チャネル領域CHの幅Lと出力電流の関係を示すグラフである。図4において、横軸は、チャネル領域CHの幅Lをゲート電極Gの厚さtを用いて表している。また、縦軸左側は、しきい値電圧Vを示しており、縦軸右側は、出力電流を示している。図4では、p型不純物ボロンをイオン注入してチャネル領域CHを形成することを前提とし、ボロンBの注入エネルギーを変更することによってチャネル領域CHの幅Lを変更している。そして、図4では、チャネル領域CHの幅Lを変化させた場合において、しきい値電圧と出力電流とをデバイスシミュレーションによって計算した結果が示されている。ここで、出力電流は、ゲート電圧が5V、ドレイン電圧が20Vの場合のドレイン電流の相対値が示されている。まず、図4において、チャネル領域CHの幅Lと、しきい値電圧との関係について説明する。図4では、実線で、チャネル領域CHの幅Lと、しきい値電圧との関係が示されている。図4に示すように、チャネル領域CHの幅Lが0.2t~tである場合、しきい値電圧のばらつきが少なく、かつ、しきい値電圧が低くなっていることがわかる。そして、チャネル領域CHの幅Lがt~5tへ大きくなるにしたがって、しきい値電圧が上昇し、さらにチャネル領域CHの幅Lが5t以上になると、急激にしきい値電圧が上昇していることがわかる。これは、定性的な説明と一致する結果である。つまり、図4に示すチャネル領域CHの幅Lとしきい値電圧との関係は、上述した定性的な説明が妥当であることを裏付けている。以上のことから、ゲート電極Gと平面的に重なるチャネル領域CHの幅をLとし、ゲート電極Gの厚さをtとした場合、チャネル領域CHの幅Lが、ゲート電極Gの厚さtの1/5倍以上1倍以下になるようにチャネル領域CHを形成することにより、しきい値電圧を低い値に安定化することができ、設計仕様どおりの安定した回路動作を実現させることができることが定量的にも図4から説明されていると考えられる。続いて、図4において、チャネル領域CHの幅Lと、出力電流との関係について説明する。図4では、破線で、チャネル領域CHの幅Lと、出力電流との関係で示されている。図4に示すように、チャネル領域CHの幅Lが0.2t~tである場合、相対的に出力電流が大きくなり、チャネル領域CHの幅Lがt以上になるにしたがって徐々に出力電流が小さくなっていることがわかる。つまり、チャネル領域CHの幅Lチャネル長が大きくなればなるほどチャネル抵抗が大きくなり、この結果、出力電流が低下するという定性的な説明を裏付けているものと考えることができる。したがって、ゲート電極Gと平面的に重なるチャネル領域CHの幅をLとし、ゲート電極Gの厚さをtとした場合、チャネル領域CHの幅Lが、ゲート電極Gの厚さtの1/5倍以上1倍以下になるようにチャネル領域CHを形成することにより、オン抵抗を低減することができ、この結果、出力電流を向上させることができることが定量的にも図4から説明されていると考えられる。<耐圧向上に対する工夫1>以上のように本実施の形態1の特徴は、チャネル領域CHの幅Lを、ゲート電極Gの厚さtの1/5倍以上1倍以下になるように形成する点と、ゲート電極Gの直下領域のうち、チャネル領域CHが形成されていない領域に半導体基板1Sよりも不純物濃度の高いn型半導体領域NR1を設ける点にあるが、この特徴点を前提として、さらに、本実施の形態1では、耐圧向上の観点からも工夫を施しているので、この工夫点について説明する。具体的に、図1に示す本実施の形態1における中高耐圧MOSFETでは、酸化膜領域OXR2の端部表面ドレイン領域DRと相対する端部表面に電界集中が生じる。このように電界集中している領域では、アバランシェ増幅現象が生じやすい。つまり、本実施の形態1では、酸化膜領域OXR2の端部表面で発生する電界集中を抑制することが重要である。ここで、図1に示す本実施の形態1における中高耐圧MOSFETでは、ゲート電極Gの直下領域にn型半導体領域NR1が設けられている。このn型半導体領域NR1は、ドリフト領域である半導体基板1Sよりも不純物濃度が高くなっており、オン抵抗を低減する機能を有している。したがって、オン抵抗を低減する観点からは、図1に示すように、n型半導体領域NR1をボディ領域BDと半導体基板1Sの境界領域までしか形成しないのではなく、さらに、n型半導体領域NR1を酸化膜領域OXR2の表面端部に接する領域まで延在させることが望ましいと考えられる。ところが、酸化膜領域OXR2の表面端部は、電界集中が生じる領域であり、この領域まで、高濃度のn型半導体領域NR1を形成すると、電界集中を増長させるになる。つまり、高濃度の半導体領域ほど電界集中が起きやすくなるので、n型半導体領域NR1を酸化膜領域OXR2の表面端部に接する領域まで延在させると、電界集中によるアバランシェ増幅現象が生じやすくなってしまうのである。このことから、本実施の形態1では、オン抵抗を低減させる観点から、ゲート電極Gの直下領域にn型半導体領域NR1を設ける一方、電界集中によるアバランシェ増幅現象を抑制する観点から、n型半導体領域NR1を酸化膜領域OXR2の表面端部に接する領域まで延在させずに、ボディ領域BDと半導体基板1Sの境界領域までしか形成しないようにしているのである。これにより、本実施の形態1では、オン抵抗の低減と、電界集中の抑制とを両立させているのである。<耐圧向上に対する工夫2>また、本実施の形態1では、パンチスルーによる中高耐圧MOSFETの破壊を防止する工夫を施している。具体的に、本実施の形態1では、図1に示すように、ボディ領域BDを浅い上層ボディ領域と深い下層ボディ領域とに区別した場合、上層ボディ領域の端部に比べて下層ボディ領域の端部がドレイン領域DR側に突き出た構造をしている。言い換えれば、上層ボディ領域の端部は、下層ボディ領域の端部よりも窪む凹むように構成され、上層ボディ領域は、下層ボディ領域とゲート電極Gによって挟まれた構造をしていると言うこともできる。また、上層ボディ領域に内包されるように、n型半導体領域NR1が形成されているため、n型半導体領域NR1は、ボディ領域BDとゲート電極Gによって挟まれた構造をしていると言うこともできる。本実施の形態1では、このように構成することにより、上層ボディ領域の端部n型半導体領域NR1の端部が下層ボディ領域とゲート電極Gで挟まれて凹むように構成されているため、ドレイン領域DRからの電界がn型半導体領域NR1の内部に侵入しにくく、かつ、ボディ領域BDおよびゲート電極Gにはほぼ同電位例えば、基準電位0Vが印加されていることから、n型半導体領域NR1の電位上昇を抑制することができる。このことは、n型半導体領域NR1とチャネル領域CHとの境界領域に形成されているpn接合に印加される逆バイアスが小さくなることを意味している。そして、逆バイアスの大きさが大きくなる程、空乏層の延びは大きくなるため、逆バイアスが小さくなるということは、空乏層の延びが抑えられることを意味している。このことから、本実施の形態1では、チャネル領域CHの幅Lを、ゲート電極Gの厚さtの1/5倍以上1倍以下になるように小さく形成していても、チャネル領域CHに延びる空乏層がソース領域SRにまで達することを抑制でき、この結果、パンチスルーを抑制できるのである。つまり、本実施の形態1では、上層ボディ領域の端部n型半導体領域NR1の端部が下層ボディ領域とゲート電極Gで挟まれて凹むように構成し、かつ、ボディ領域BDとゲート電極Gにほぼ同電位を印加するという構成を取ることにより、パンチスルーを抑制することができ、引いては、パンチスルーに起因する中高耐圧MOSFETの破壊を防止することができるのである。<中高耐圧MOSFETの製造方法>本実施の形態1における中高耐圧MOSFETは、上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。まず、図5に示すように、リンPや砒素Asなどのn型不純物を導入したシリコン単結晶よりなる半導体基板1Sを用意する。このとき、半導体基板1Sは、略円盤形状をした半導体ウェハの状態になっている。そして、半導体基板1Sに素子間を分離する酸化膜領域OXR1および酸化膜領域OXR2を形成する。酸化膜領域OXR1は、素子が互いに干渉しないようにするために設けられる。酸化膜領域OXR1および酸化膜領域OXR2は、例えば、STIshallowtrenchisolation法を用いて形成することができる。例えば、STI法では、以下のようにして素子分離領域を形成している。すなわち、半導体基板1Sにフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。そして、素子分離溝を埋め込むように半導体基板上に酸化シリコン膜を形成し、その後、化学的機械的研磨法CMP;chemicalmechanicalpolishingにより、半導体基板上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ酸化シリコン膜を埋め込んだ酸化膜領域OXR1および酸化膜領域OXR2を形成することができる。次に、図6に示すように、半導体基板1S上にレジスト膜FR1を塗布し、このレジスト膜FR1に対して露光現像処理を施すことにより、レジスト膜FR1をパターニングする。レジスト膜FR1のパターニングは、n型半導体領域NR1を形成する領域、および、ボディ領域BDを形成する領域を開口するように行なわれる。そして、パターニングしたレジスト膜FR1をマスクにしたイオン注入法により、半導体基板1Sの表面にn型半導体領域NR1を形成する。n型半導体領域NR1は、例えば、リンPを半導体基板1Sに導入することにより形成される。その後、パターニングされた同一のレジスト膜FR1をマスクにして、p型半導体領域PR1およびp型半導体領域PR2を形成する。p型半導体領域PR1およびp型半導体領域PR2は、例えば、ボロンBを半導体基板1Sに導入することにより形成することができる。ここで、n型半導体領域NR1を形成するリンPの平均射影飛程は、p型半導体領域PR1およびp型半導体領域PR2を形成するBの平均射影飛程よりも短くなるようにする。なお、p型半導体領域PR1とp型半導体領域PR2は、それぞれ注入するボロンBのエネルギーを変えることにより形成される。この工程では、同一のマスクレジスト膜FR1を使用してn型半導体領域NR1とp型半導体領域PR1およびp型半導体領域PR2を形成しているので、これらの領域間の相対的な位置ずれをなくすことができる。図6に示す工程において、ゲート電極Gを形成する前にリンPとボロンBとを同一のマスクを使用して注入する理由は、1リンPとボロンBとを別マスクで注入する場合、それぞれのマスク間の位置ずれを考慮した設計にする必要があること、2酸化膜領域OXR2をマスクして、n型半導体領域NR1を形成する場合、酸化膜領域OXR2の表面端部にまで高濃度のn型半導体領域NR1が形成されることになり、結果として、酸化膜領域OXR2の表面端部に電界集中が発生して耐圧が低下してしまうことが挙げられる。続いて、図7に示すように、熱処理を施すことにより、注入したリンPおよびボロンBを拡散させて、n型半導体領域NR1と、このn型半導体領域NR1に接するボディ領域BDを形成することができる。ここで、同一のマスクを使用して、n型半導体領域NR1、p型半導体領域PR1およびp型半導体領域PR2を形成するが、それぞれの半導体基板1S内の形成される深さが異なっている。そして、より深い領域に形成される領域の方がマスクの下層に回り込むように形成されるため、図7に示す熱拡散処理を実施すると、ボディ領域BDの下層が酸化膜領域OXR2側に突き出た構造となる。これにより、n型半導体領域NR1の端部が、突き出たボディ領域BDの下層と後述する工程で形成されるゲート電極Gで挟まれて凹むように構成されているため、後述する工程で形成されるドレイン領域DRからの電界がn型半導体領域NR1の内部に侵入しにくくすることができ、結果的に、n型半導体領域NR1の内部の電界強度を弱めることができる。このように本実施の形態1では、同一のマスクレジスト膜FR1でn型半導体領域NR1とボディ領域BDを形成することから、n型半導体領域NR1とボディ領域BDとの間の相対的な位置ずれはなくなり、位置ずれによる製造ばらつきを低減することができる。なお、n型半導体領域NR1、p型半導体領域PR1およびp型半導体領域PR2を形成するための不純物注入条件と、ボディ領域BDを形成する熱処理条件は、n型半導体領域NR1とボディ領域BDが接し、かつ、後述するチャネル領域CHとボディ領域BDが電気的に繋がるように設定する。また、p型半導体領域PR2は、半導体基板1Sの深さ方向にボディ領域BDを広げることで、耐圧向上を図る目的で形成される領域である。このため、p型半導体領域PR2は、中高耐圧MOSFETの耐圧仕様により注入条件が決定され、場合によっては、注入エネルギーを変えた複数回のイオン注入により形成されることもある。また、本実施の形態1において、半導体基板1Sの不純物濃度よりも高濃度のn型半導体領域NR1を形成する理由は、1n型半導体領域NR1が電流の流れる方向に対して比較的細長い形状であることからなるべく電気抵抗を下げるため、2しきい値電圧を決定するチャネル領域CHをゲート電極G形成後のp型不純物注入で形成するが、この際、注入角度と注入量によってチャネル領域CHの位置が決まるようにするため、3ボディ領域BDを形成する際の熱処理工程で、p型半導体領域PR1からの不純物拡散によるn型半導体領域NR1の消失を防止するためである。次に、図8に示すように、半導体基板1Sの表面にゲート絶縁膜GOXを形成し、このゲート絶縁膜GOX上にゲート電極Gを形成する。ゲート絶縁膜GOXは、例えば、酸化シリコン膜から形成されるが、これに限らず、例えば、酸化シリコン膜よりも誘電率の高い高誘電率膜から形成することもできる。また、ゲート電極Gは、例えば、ポリシリコン膜から形成することができる。以上のように、本実施の形態1では、ゲート電極Gを形成する前に、熱負荷の大きな工程である中高耐圧MOSFETのボディ領域BDの形成工程を実施している。このことから、微細CMOSに大きな熱負荷を与えることを抑制できるため、中高耐圧MOSFETと微細CMOSとを混載した半導体装置の信頼性を向上させることができる。続いて、図9に示すように、ゲート電極Gを形成した半導体基板1S上にレジスト膜FR2を塗布し、塗布したレジスト膜FR2に対して露光現像処理を施すことにより、レジスト膜FR2をパターニングする。レジスト膜FR2のパターニングは、ゲート電極Gに隣接するソース形成領域およびゲート電極Gの一部上を開口するように行なわれる。その後、パターニングしたレジスト膜FR2をマスクにしたイオン注入を実施する。具体的には、まず、図9に示すように、チャネル領域CHの幅がゲート電極Gの厚さよりも短くなるエネルギーで、例えば、ボロンBなどのp型不純物を半導体基板1Sの斜め方向から注入する。これにより、レジスト膜FR2をマスクにして、チャネル領域CHを形成することができる。具体的に、ゲート電極Gの厚さ以下の幅を有するチャネル領域CHは、ゲート電極Gを透過しない値にボロンBの注入エネルギーを設定することにより実現することができる。そして、図10に示すように、同じレジスト膜FR2をマスクにして、例えば、砒素Asなどのn型不純物を半導体基板1Sの垂直方向から注入する。これにより、ゲート電極Gに整合し、かつ、チャネル領域CHよりも浅いソース領域SRを形成することができる。これにより、ソース領域SRとチャネル領域CHは、同じゲート電極Gをマスクにして形成されるため、ソース領域SRとチャネル領域CHとの間の相対的な位置ずれをなくすことができる。このことから、ソース領域SRとチャネル領域CHに導入される不純物のドーズ量を調整することにより、設計仕様のしきい値電圧を安定的に実現することができる。さらに、本実施の形態1では、ゲート電極Gと平面的に重なるチャネル領域CHの幅をLとし、ゲート電極Gの厚さをtとした場合、チャネル領域CHの幅Lが、ゲート電極Gの厚さtの1/5倍以上1倍以下になるようにチャネル領域CHを形成できるので、中高耐圧MOSFETのチャネル抵抗を低い値に安定化させることができる。その後、図11に示すように、半導体基板1S上にレジスト膜FR3を塗布し、塗布したレジスト膜FR3に対して露光現像処理を実施することにより、レジスト膜FR3をパターニングする。レジスト膜FR3のパターニングは、ボディコンタクト領域BCを形成する領域を開口するように行なわれる。そして、パターニングしたレジスト膜FR3をマスクにしたイオン注入により、半導体基板1Sの表面にソース領域SRに隣接したボディコンタクト領域BCを形成する。このボディコンタクト領域BCは、例えば、半導体基板1SにボロンBなどのp型不純物を導入することにより形成することができる。そして、図12に示すように、半導体基板1S上にレジスト膜FR4を塗布し、塗布したレジスト膜FR4に対して露光現像処理を実施することにより、レジスト膜FR4をパターニングする。レジスト膜FR4のパターニングは、ドレイン領域DRを形成する領域を開口するように行なわれる。そして、パターニングしたレジスト膜FR4をマスクにしたイオン注入により、半導体基板1Sの表面にドレイン領域DRを形成する。このドレイン領域DRは、例えば、半導体基板1SにリンPや砒素Asなどのn型不純物を導入することにより形成することができる。次に、配線工程について図1を参照しながら説明する。図1に示すように、半導体基板1Sの主面上に層間絶縁膜ILを形成する。この層間絶縁膜ILは、例えば、オゾンとTEOStetraethylorthosilicateとを原料に使用した熱CVD法により形成されるオゾンTEOS膜と、このオゾンTEOS膜上に設けられたTEOSを原料に使用したプラズマCVD法により形成されるプラズマTEOS膜との積層膜から形成されている。その後、層間絶縁膜ILの表面を、例えばCMPChemicalMechanicalPolishing法を使用して平坦化する。続いて、フォトリソグラフィ技術およびエッチング技術を使用して、層間絶縁膜ILにコンタクトホールCNTを形成する。その後、コンタクトホールCNTの底面および内壁を含む層間絶縁膜IL上にチタン/窒化チタン膜を形成する。チタン/窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン/窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。そして、コンタクトホールCNTを埋め込むように、半導体基板1Sの主面の全面にタングステン膜を形成する。このタングステン膜は、例えばCVD法を使用して形成することができる。そして、層間絶縁膜IL上に形成された不要なチタン/窒化チタン膜およびタングステン膜を例えばCMP法で除去することにより、プラグPLGを形成することができる。次に、層間絶縁膜ILおよびプラグPLG上にチタン/窒化チタン膜、アルミニウム膜、チタン/窒化チタン膜を順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、配線L1を形成する。これにより、アルミニウム膜よりなる配線L1を形成することができる。さらに、配線L1の上層に配線を形成するが、ここでの説明は省略する。このようにして、最終的に本実施の形態1における半導体装置を形成することができる。なお、本実施の形態1では、アルミニウム膜よりなる配線L1を形成する例について説明したが、例えば、銅膜よりなる配線L1を形成してもよい。この場合は、例えば、プラグPLGを形成した層間絶縁膜IL上に第2層間絶縁膜を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、第2層間絶縁膜に溝を形成する。その後、溝内を含む第2層間絶縁膜上にタンタル/窒化タンタル膜を形成する。このタンタル/窒化タンタル膜は、例えば、スパッタリング法により形成することができる。続いて、タンタル/窒化タンタル膜上に薄い銅膜よりなるシード膜を、例えば、スパッタリング法で形成した後、このシード膜を電極とする電解めっき法により、溝を形成した第2層間絶縁膜上に銅膜を形成する。その後、溝の内部以外の第2層間絶縁膜上に露出している銅膜を、例えば、CMP法で研磨して除去することにより、第2層間絶縁膜に形成された溝内にだけ銅膜を残す。これにより、配線L1を形成することができる。<本実施の形態1における効果>本実施の形態1によれば、以下に示す効果が得られる。1本実施の形態1では、ゲート電極Gを形成する前に、熱負荷の大きな工程である中高耐圧MOSFETのボディ領域BDの形成工程を実施している。このことから、微細CMOSに大きな熱負荷を与えることを抑制できるため、中高耐圧MOSFETと微細CMOSとを混載した半導体装置の信頼性を向上させることができる。2本実施の形態1において、ソース領域SRとチャネル領域CHは、同じゲート電極Gをマスクにして形成されるため、ソース領域SRとチャネル領域CHとの間の相対的な位置ずれをなくすことができる。このことから、ソース領域SRとチャネル領域CHに導入される不純物のドーズ量を調整することにより、設計仕様のしきい値電圧を安定的に実現することができる。3本実施の形態1では、ゲート電極Gと平面的に重なるチャネル領域CHの幅をLとし、ゲート電極Gの厚さをtとした場合、チャネル領域CHの幅Lが、ゲート電極Gの厚さtの1/5倍以上1倍以下になるようにチャネル領域CHを形成できるので、中高耐圧MOSFETのチャネル抵抗を低い値に安定化させることができる。4本実施の形態1では、ゲート電極Gの直下領域のうち、チャネル領域CHが形成されていない領域に半導体基板1Sよりも不純物濃度の高いn型半導体領域NR1を設けることにより、中高耐圧MOSFETのオン抵抗を低減することができ、この結果、出力電流密度を向上させることができる。5本実施の形態1では、オン抵抗を低減させる観点から、ゲート電極Gの直下領域にn型半導体領域NR1を設ける一方、電界集中によるアバランシェ増幅現象を抑制する観点から、n型半導体領域NR1を酸化膜領域OXR2の表面端部に接する領域まで延在させずに、ボディ領域BDと半導体基板1Sの境界領域までしか形成しないようにしている。これにより、本実施の形態1では、ある程度のオン抵抗の低減と、耐圧低下の防止とを両立させることができる。6本実施の形態1では、上層ボディ領域の端部n型半導体領域NR1の端部が下層ボディ領域とゲート電極Gで挟まれて凹むように構成し、かつ、ボディ領域BDとゲート電極Gにほぼ同電位を印加するという構成を取ることにより、パンチスルーを抑制することができ、引いては、パンチスルーに起因する中高耐圧MOSFETの破壊を防止することができる。7本実施の形態1によれば、中高耐圧MOSFETの製造ばらつきを抑制できるため、性能ばらつきを補正するばらつき補正回路などが不要となる点と、中高耐圧MOSFETの出力電流密度の向上による性能向上が実現できる点の相乗効果によって、チップサイズの小型化を図ることができ、このチップサイズの小型化により、コスト低減も図ることができる。実施の形態2前記実施の形態1では、ゲート電極Gの直下領域のうち、チャネル領域CHが形成されていない領域に半導体基板1Sよりも不純物濃度の高いn型半導体領域NR1を設ける例について説明したが、本実施の形態2では、上述したn型半導体領域NR1を設けない例について説明する。本実施の形態2における中高耐圧MOSFETのデバイス構造は、前記実施の形態1における中高耐圧MOSFETのデバイス構造とほぼ同様であるため、以下では、相違する点を中心に説明する。<本実施の形態2の特徴>図13は、本実施の形態2における中高耐圧MOSFETのデバイス構造を示す断面図である。本実施の形態2でも、前記実施の形態1と同様に、チャネル領域CHの幅チャネル長が小さくなっている。具体的には、図13に示すように、ゲート電極Gと平面的に重なるチャネル領域CHの幅をLcとし、ゲート電極Gの厚さをtとした場合、チャネル領域CHの幅Lcが、ゲート電極Gの厚さtの1/5倍以上1倍以下になるようにチャネル領域CHを形成する。これにより、チャネル領域CHの幅Lcを小さくすることができ、しきい値電圧のばらつきを小さくすることができる。ゲート絶縁膜GOX上に形成されるゲート電極Gの厚さtは、例えば、150nm~250nm程度であり、本実施の形態2でも前記実施の形態1と同様に、従来技術に比べて充分に短いチャネル長を確保することができ、この結果、しきい値電圧の安定した中高耐圧MOSFETを提供することができる。ここで、図13において、本実施の形態2においては、前記実施の形態1では形成されていたn型半導体領域NR1が形成されていない図1参照。つまり、本実施の形態2においては、ゲート電極Gの直下領域のうち、チャネル領域CHが形成されていない領域には、p型半導体領域であるボディ領域BDが形成されていることになる。そして、本実施の形態2の特徴は、このボディ領域BDの不純物濃度が、チャネル領域CHの不純物濃度よりも低くなっている点にある。図14は、図13の破線で囲まれた領域を拡大して示す図である。図14に示すB1-B2線は、ソース領域SRからチャネル領域CHを通って半導体基板1Sまで延びる線である。以下に、このB1-B2線に沿った不純物濃度分布について説明する。図15は、図14のB1-B2線での不純物濃度分布を示すグラフである。図15に示すように、ソース領域SRはn型不純物を導入したn型半導体領域であり、n型不純物の不純物濃度が最も高くなっている。そして、このソース領域SRに隣接するチャネル領域CHは、p型不純物を導入したp型半導体領域であり、p型不純物の不純物濃度は、ソース領域SRに導入されているn型不純物の不純物濃度よりも低くなっている。次に、チャネル領域CHに隣接するボディ領域BDにはp型不純物が導入されており、ボディ領域BDに導入されているp型不純物の不純物濃度は、チャネル領域CHに導入されているp型不純物の不純物濃度よりも低くなっている。そして、ボディ領域BDに隣接する半導体基板1Sには、n型不純物が導入されており、半導体基板1Sに導入されているn型不純物の不純物濃度は、ボディ領域BDに導入されているp型不純物の不純物濃度よりも低くなっている。このように、ボディ領域BDの不純物濃度を、チャネル領域CHの不純物濃度よりも低くすることにより、例えば、ゲート電極Gにオン電圧が印加された場合、チャネル領域CHに形成される反転層よりも、ボディ領域BDに形成される反転層の幅電流が流れる方向に垂直な断面の幅を大きくすることができる。このため、ボディ領域BDに形成された反転層の電気抵抗を低減することができ、中高耐圧MOSFETの出力電流を向上させることができる。つまり、前記実施の形態1では、ゲート電極Gの直下領域のうち、チャネル領域CHが形成されていない領域に半導体基板1Sよりも不純物濃度の高いn型半導体領域NR1を設けることにより、オン抵抗の低減を図っていた。これに対し、本実施の形態2では、ゲート電極Gの直下領域のうち、チャネル領域CHが形成されていない領域に、チャネル領域CHの不純物濃度よりも低濃度のボディ領域BDを形成することにより、オン抵抗の低減を図るものである。ここで、ボディ領域BDの不純物濃度を、チャネル領域CHの不純物濃度よりも低くすることにより、ボディ領域BDに形成される反転層の幅が、チャネル領域CHに形成される反転層の幅よりも大きくなる理由について説明する。まず、p型半導体領域の場合、フェルミ準位は、価電子帯の上部近傍に存在する。このとき、p型不純物の濃度が高いほど、フェルミ準位は、価電子帯に近づくことになる。つまり、高濃度のp型半導体領域のフェルミ準位のほうが、低濃度のp型半導体領域のフェルミ準位よりも価電子帯に近い位置に存在することになる。ここで、反転層が形成されるメカニズムは、ゲート電極Gに正電圧を印加した場合、p型半導体領域の伝導帯が価電子帯の方向へ曲げられ、さらに、ゲート電極Gに印加された正電圧が大きくなると、p型半導体領域の伝導帯の曲がりも大きくなる。このことは、曲げられた伝導帯に電子が蓄積されることを意味し、これによって反転層が形成される。すなわち、p型半導体領域の伝導帯の端部が曲げられることにより、p型半導体領域の伝導帯の端部がp型半導体領域のフェルミ準位に近づいて擬似的にn型半導体領域のバンド構造となって、反転層が形成されるのである。ここで重要な点は、p型半導体領域のフェルミ準位の位置である。具体的には、フェルミ準位の位置が高い位置価電子帯から遠い位置にあれば、わずかな伝導帯の曲がりでも、反転層が形成されやすくなる。言い換えれば、フェルミ準位の位置が低い位置価電子帯から近い位置にあれば、かなり伝導帯を曲げなければ反転層が形成されなくなる。つまり、高濃度のp型半導体領域のフェルミ準位のほうが、低濃度のp型半導体領域のフェルミ準位よりも価電子帯に近い位置に存在することから、上述したメカニズムによると、高濃度のp型半導体領域のほうが低濃度のp型半導体領域よりも反転層が形成されにくく、このことは、高濃度のp型半導体領域のほうが低濃度のp型半導体領域よりも反転層を形成するしきい値電圧が高くなることを意味する。したがって、本実施の形態2の場合、ボディ領域BDの不純物濃度を、チャネル領域CHの不純物濃度よりも低くしているので、チャネル領域CHの表面に反転層が形成されるゲート電圧をゲート電極Gに印加した場合、既に、ボディ領域BDの表面には、反転層が形成されており、ボディ領域BDにはしきい値電圧を大幅に超えるゲート電圧が印加されることになるから、ボディ領域BDに形成される反転層の幅が大きくなるのである。以上のメカニズムによって、本実施の形態2によれば、ボディ領域BDに形成された反転層の電気抵抗を低減することができ、中高耐圧MOSFETの出力電流を向上させることができる。<中高耐圧MOSFETの製造方法>本実施の形態2における中高耐圧MOSFETは上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。まず、図16に示すように、リンPや砒素Asなどのn型不純物を導入したシリコン単結晶よりなる半導体基板1Sを用意する。このとき、半導体基板1Sは、略円盤形状をした半導体ウェハの状態になっている。そして、半導体基板1Sに素子間を分離する酸化膜領域OXR1および酸化膜領域OXR2を形成する。次に、図17に示すように、半導体基板1S上にレジスト膜FR1を塗布し、このレジスト膜FR1に対して露光現像処理を施すことにより、レジスト膜FR1をパターニングする。レジスト膜FR1のパターニングは、ボディ領域BDを形成する領域を開口するように行なわれる。そして、パターニングしたレジスト膜FR1をマスクにしたイオン注入法により、p型半導体領域PR1およびp型半導体領域PR2を形成する。p型半導体領域PR1およびp型半導体領域PR2は、例えば、ボロンBを半導体基板1Sに導入することにより形成することができる。続いて、図18に示すように、熱処理を施すことにより、注入したボロンBを拡散させて、ボディ領域BDを形成することができる。次に、図19に示すように、半導体基板1Sの表面にゲート絶縁膜GOXを形成し、このゲート絶縁膜GOX上にゲート電極Gを形成する。ゲート絶縁膜GOXは、例えば、酸化シリコン膜から形成されるが、これに限らず、例えば、酸化シリコン膜よりも誘電率の高い高誘電率膜から形成することもできる。また、ゲート電極G、例えば、ポリシリコン膜から形成することができる。以上のように、本実施の形態2では、ゲート電極Gを形成する前に、熱負荷の大きな工程である中高耐圧MOSFETのボディ領域BDの形成工程を実施している。このことから、微細CMOSに大きな熱負荷を与えることを抑制できるため、中高耐圧MOSFETと微細CMOSとを混載した半導体装置の信頼性を向上させることができる。続いて、図20に示すように、ゲート電極Gを形成した半導体基板1S上にレジスト膜FR2を塗布し、塗布したレジスト膜FR2に対して露光現像処理を施すことにより、レジスト膜FR2をパターニングする。レジスト膜FR2のパターニングは、ゲート電極Gに隣接するソース形成領域およびゲート電極Gの一部上を開口するように行なわれる。その後、パターニングしたレジスト膜FR2をマスクにしたイオン注入を実施する。具体的には、まず、図20に示すように、チャネル領域CHの幅がゲート電極Gの厚さよりも短くなるようなエネルギーで、例えば、ボロンBなどのp型不純物を半導体基板1Sの斜め方向から注入する。これにより、レジスト膜FR2をマスクにして、チャネル領域CHを形成することができる。具体的に、ゲート電極Gの厚さ以下の幅を有するチャネル領域CHは、ゲート電極Gを透過しない値にボロンBの注入エネルギーを設定することにより実現することができる。そして、図21に示すように、同じレジスト膜FR2をマスクにして、例えば、砒素Asなどのn型不純物を半導体基板1Sの垂直方向から注入する。これにより、ゲート電極Gに整合し、かつ、チャネル領域CHよりも浅いソース領域SRを形成することができる。これにより、ソース領域SRとチャネル領域CHは、同じゲート電極Gをマスクにして形成されるため、ソース領域SRとチャネル領域CHとの間の相対的な位置ずれをなくすことができる。このことから、ソース領域SRとチャネル領域CHに導入される不純物のドーズ量を調整することにより、設計仕様のしきい値電圧を安定的に実現することができる。その後、図22に示すように、半導体基板1S上にレジスト膜FR3を塗布し、塗布したレジスト膜FR3に対して露光現像処理を実施することにより、レジスト膜FR3をパターニングする。レジスト膜FR3のパターニングは、ボディコンタクト領域BCを形成する領域を開口するように行なわれる。そして、パターニングしたレジスト膜FR3をマスクにしたイオン注入により、半導体基板1Sの表面にソース領域SRに隣接したボディコンタクト領域BCを形成する。このボディコンタクト領域BCは、例えば、半導体基板1SにボロンBなどのp型不純物を導入することにより形成することができる。そして、図23に示すように、半導体基板1S上にレジスト膜FR4を塗布し、塗布したレジスト膜FR4に対して露光現像処理を実施することにより、レジスト膜FR4をパターニングする。レジスト膜FR4のパターニングは、ドレイン領域DRを形成する領域を開口するように行なわれる。そして、パターニングしたレジスト膜FR4をマスクにしたイオン注入により、半導体基板1Sの表面にドレイン領域DRを形成する。このドレイン領域DRは、例えば、半導体基板1SにリンPや砒素Asなどのn型不純物を導入することにより形成することができる。その後、前記実施の形態1と同様に、配線構造を形成することにより、本実施の形態2における半導体装置を製造することができる。この本実施の形態2における半導体装置においても、前記実施の形態1における半導体装置と同様の効果を得ることができる。実施の形態3本実施の形態3では、前記実施の形態1および前記実施の形態2で説明した中高耐圧MOSFETの適用例について説明する。図24は、本発明の中高耐圧MOSFETをデジタル回路とアナログ回路とを混載した集積回路の出力段回路に適用する例を示す図である。図24において、出力段回路OCは、電源電位VHと基準電位GNDとの間に、本発明のpチャネル型MOSFETQHとnチャネル型MOSFETQLとを直列接続した構成をしている。このとき、pチャネル型MOSFETQHが電源電位VH側に接続され、nチャネル型MOSFETQLが基準電位GND側に接続される。そして、pチャネル型MOSFETQHとnチャネル型MOSFETQLとの間の接続ノード接続点を出力端子HVOとしている。このように構成されているpチャネル型MOSFETQHとnチャネル型MOSFETQLにおいては、それぞれのゲート電極が出力段制御回路CUと電気的に接続されており、この出力段制御回路CUによる制御によって、pチャネル型MOSFETQHとnチャネル型MOSFETQLのスイッチングが制御される。具体的には、例えば、pチャネル型MOSFETQHをオン状態、nチャネル型MOSFETQLをオフ状態にすると、出力端子HVOは電源電位VHと同電位となる。一方、pチャネル型MOSFETQHをオフ状態、nチャネル型MOSFETQLをオン状態にすると、出力端子HVOは基準電位GNDと同電位となる。さらに、pチャネル型MOSFETQHとnチャネル型MOSFETQLとを共にオフ状態にする場合、出力端子HVOはハイインピーダンス状態となる。このように、出力段制御回路CUによって、pチャネル型MOSFETQHとnチャネル型MOSFETQLのスイッチング動作を制御することにより、出力端子HVOからの出力電圧を制御することができる。図25は、図24に示す出力段回路OCを多チャンネル化した場合の構成を示す図である。具体的に、図25では、チャンネル数をn個にした回路が示されている。このように多チャンネル化した出力段回路OC1~OCnでは、複数の出力端子HVO1~HVOnを備えている。この多チャンネル化した出力段回路OC1~OCnは、多チャンネル化が進む程、1チャンネル当たりの出力電流密度が小さい程、電源電位VHが高くなる程、集積回路に占めるpチャネル型MOSFETQHとnチャネル型MOSFETQLの素子面積が大きくなってしまう。しかし、本発明では、前記実施の形態1で説明したように、単体の中高耐圧MOSFETpチャネル型MOSFETQHとnチャネル型MOSFETQL当たりの出力電流密度を向上させることができるので、トータルで同じ出力電流を確保するための多チャンネル化を最小限にすることができる。このことは、本発明によれば、出力段回路OCのサイズを小さくすることができることを意味し、これにより、本発明によれば、集積回路のコスト削減を図ることができる。以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。前記実施の形態1~3では、本発明の技術的思想を中高耐圧MOSFETに適用する例について説明したが、これに限らず、本発明の技術的思想は、例えば、IGBTIsolatedGateBipolarTransistorにも適用することができる。つまり、図1に示すn型半導体領域であるドレイン領域DRをp型半導体領域に置き換えるとIGBTとなる。このIGBTにおいても、しきい値電圧の安定化およびオン抵抗チャネル抵抗の低減に関して、中高耐圧MOSFETと同様の課題があるため、IGBTに本発明の技術的思想を適用することは非常に有用である。なお、本明細書では、IGBTも電界効果トランジスタの一種として、電界効果トランジスタの概念に含まれるものとしている。また、前記実施の形態1~2では、nチャネル型MOSFETについて説明したが、これに限らず、本発明の技術的思想は、pチャネル型MOSFETにも適用することができる。具体的には、nチャネル型MOSFETのn型半導体領域をp型半導体領域に置き換え、かつ、nチャネル型MOSFETのp型半導体領域をn型半導体領域に置き換えることにより対応することができる。さらに、本発明の技術的思想は、ソース領域とチャネル領域に関するものであることから、その適用にあたっては、ドレイン領域の配置に依存せずに幅広い構造に適用可能である。つまり、前記実施の形態1~2では、ソース領域とドレイン領域が半導体基板の同じ表面側に形成されている、いわゆる横型MOSFETプレーナ型MOSFETについて説明しているが、例えば、ドレイン領域がソース領域の形成されている表面と反対側の裏面に形成されている、いわゆる縦型MOSFETにも本発明の技術的思想を適用することができる。