"半導体層の一方の面にゲート絶縁膜を介してゲート電極が設けられると共に、前記ゲート電極を挟むように一対のソースドレイン領域が設けられている電界効果トランジスタを具備し、前記半導体層の他方の面には、バックゲート絶縁膜を介してバックゲート電極が金属材料で形成されており、前記バックゲート電極は、前記半導体層の他方の面において前記ゲート電極および前記一対のソースドレイン領域に対応する部分を少なくとも被覆するように設けられている、半導体装置。前記バックゲート電極に印加される電位に応じて、当該電界効果トランジスタの閾値電圧が制御される、請求項1に記載の半導体装置。前記半導体層の他方の面の側に設けられており、前記バックゲート電極に電気的に接続された外部電極を有し、前記外部電極を介して、前記バックゲート電極に電位が印加されることによって、当該電界効果トランジスタの閾値電圧が制御される、請求項2に記載の半導体装置。前記バックゲート絶縁膜は、シリコン酸化物よりも誘電率が高いhigh-k材料によって形成されている、請求項1に記載の半導体装置。前記バックゲート絶縁膜は、前記半導体層の他方の面の界面のポテンシャルがシリコンのミッドギャップより伝導帯側になる材料で形成されている、請求項1に記載の半導体装置。前記バックゲート絶縁膜は、前記半導体層の他方の面の界面のポテンシャルがシリコンのミッドギャップより価電子帯側になる材料で形成されている、請求項1に記載の半導体装置。前記バックゲート絶縁膜は、Hf,Ta,Zr,Laの酸化物、窒化物、酸窒化物、または、これらにSiが含有された材料で形成された層を含むように形成されている、請求項1に記載の半導体装置。前記バックゲート電極は、前記半導体層の他方の面の界面のポテンシャルがシリコンのミッドギャップより伝導帯側になる材料で形成されている、請求項1に記載の半導体装置。前記バックゲート電極は、前記半導体層の他方の面の界面のポテンシャルがシリコンのミッドギャップより価電子帯側になる材料で形成されている、請求項1に記載の半導体装置。前記バックゲート電極は、TiN,Ti,TaN,Ta,W,Cu,または、Alで形成された層を含むように形成されている、請求項1に記載の半導体装置。n型電界効果トランジスタとp型電界効果トランジスタとの両者が、前記電界効果トランジスタとして設けられており、前記バックゲート絶縁膜は、前記n型電界効果トランジスタと前記p型電界効果トランジスタとの間において一体に形成されている、請求項1に記載の半導体装置。n型電界効果トランジスタとp型電界効果トランジスタとの両者が、前記電界効果トランジスタとして設けられており、前記バックゲート絶縁膜は、前記n型電界効果トランジスタと前記p型電界効果トランジスタとの間において分離しており、互いに異なる材料で形成されている、請求項1に記載の半導体装置。前記電界効果トランジスタとして、同じ導電型のものが複数設けられており、当該同じ導電型の複数の電界効果トランジスタにおいて、前記バックゲート絶縁膜が分離しており、異なる材料で形成されている、請求項1に記載の半導体装置。n型電界効果トランジスタとp型電界効果トランジスタとの両者が、前記電界効果トランジスタとして設けられており、前記バックゲート電極は、前記n型電界効果トランジスタと前記p型電界効果トランジスタとの間において、互いに異なる材料で形成されている、請求項1に記載の半導体装置。前記電界効果トランジスタとして、同じ導電型のものが複数設けられており、当該同じ導電型の複数の電界効果トランジスタにおいて、前記バックゲート電極が異なる材料で形成されている、請求項1に記載の半導体装置。前記半導体層は、真性半導体で形成されている、請求項1に記載の半導体装置。前記電界効果トランジスタに電気的に接続するパッド電極を有し、前記パッド電極は、前記半導体層の一方の面の側に設けられている、請求項1に記載の半導体装置。前記電界効果トランジスタは、フィン型トランジスタである、請求項1に記載の半導体装置。半導体層の一方の面にゲート絶縁膜を介してゲート電極が設けられると共に、前記ゲート電極を挟むように一対のソースドレイン領域が設けられる電界効果トランジスタを形成する工程と、前記半導体層の他方の面に、バックゲート絶縁膜を介してバックゲート電極を金属材料で形成する工程とを有し、前記バックゲート電極の形成工程では、前記バックゲート電極が前記半導体層の他方の面において前記ゲート電極および前記一対のソースドレイン領域に対応する部分を少なくとも被覆するように、前記バックゲート電極を形成する、半導体装置の製造方法。受光素子を含む画素と、前記画素に電気的に接続された周辺回路とを具備し、前記周辺回路は、半導体層の一方の面にゲート絶縁膜を介してゲート電極が形成されると共に、前記ゲート電極を挟むように一対のソースドレイン領域が形成されている電界効果トランジスタを有し、前記半導体層の他方の面には、バックゲート絶縁膜を介してバックゲート電極が金属材料で形成されており、前記バックゲート電極は、前記半導体層の他方の面において前記ゲート電極および前記一対のソースドレイン領域に対応する部分を少なくとも被覆するように設けられている、固体撮像装置。上記のように、半導体装置においては、微細化などの要求に伴って、性能を向上させることが困難になってきている。同様に、上記のような半導体装置として構成された固体撮像装置においても、性能を向上させることが容易では無い。したがって、本技術は、性能を向上可能な、半導体装置、および、その製造方法、固体撮像装置を提供する。本技術の半導体装置は、半導体層の一方の面にゲート絶縁膜を介してゲート電極が設けられると共に、前記ゲート電極を挟むように一対のソースドレイン領域が設けられている電界効果トランジスタを具備し、前記半導体層の他方の面には、バックゲート絶縁膜を介してバックゲート電極が金属材料で形成されており、前記バックゲート電極は、前記半導体層の他方の面において前記ゲート電極および前記一対のソースドレイン領域に対応する部分を少なくとも被覆するように設けられている。本技術の半導体装置の製造方法は、半導体層の一方の面にゲート絶縁膜を介してゲート電極が設けられると共に、前記ゲート電極を挟むように一対のソースドレイン領域が設けられる電界効果トランジスタを形成する工程と、前記半導体層の他方の面に、バックゲート絶縁膜を介してバックゲート電極を金属材料で形成する工程とを有し、前記バックゲート電極の形成工程では、前記バックゲート電極が前記半導体層の他方の面において前記ゲート電極および前記一対のソースドレイン領域に対応する部分を少なくとも被覆するように、前記バックゲート電極を形成する。本技術の固体撮像装置は、受光素子を含む画素と、前記画素に電気的に接続された周辺回路とを具備し、前記周辺回路は、半導体層の一方の面にゲート絶縁膜を介してゲート電極が形成されると共に、前記ゲート電極を挟むように一対のソースドレイン領域が形成されている電界効果トランジスタを有し、前記半導体層の他方の面には、バックゲート絶縁膜を介してバックゲート電極が金属材料で形成されており、前記バックゲート電極は、前記半導体層の他方の面において前記ゲート電極および前記一対のソースドレイン領域に対応する部分を少なくとも被覆するように設けられている。本技術においては、電界効果トランジスタを構成する半導体層の他方の面に、バックゲート絶縁膜を介してバックゲート電極を金属材料で形成する。ここでは、半導体層の他方の面においてゲート電極および一対のソースドレイン領域に対応する部分を少なくとも被覆するようにバックゲート電極を形成する。本技術によれば、本技術は、性能を向上可能な、半導体装置、および、その製造方法、固体撮像装置を提供することができる。本技術の実施形態について、図面を参照して説明する。なお、説明は、下記の順序で行う。1.実施形態1バックゲート絶縁膜がNFETとPFETとの間で一体の場合2.実施形態2バックゲート絶縁膜がNFETとPFETとのそれぞれに設けられている場合3.実施形態3パッド電極を含む構造の場合4.実施形態4固体撮像装置の場合5.実施形態5FinFETの場合6.その他<1.実施形態1>[A]装置構成図1~図3は、実施形態1の半導体装置を示す図である。図1は、半導体装置の断面を示す図である。図2は、半導体装置の要部に関する断面を示す図である。図3は、半導体装置の要部に関する上面を示す図である。各図においては、各部のレイアウトについて容易に理解できるように、各部のスケールを適宜変更して示している。図1に示すように、半導体装置1は、n型FET111Nとp型FET211Pとを含む。そして、半導体装置1において、n型FET111Nとp型FET211Pとの裏面上面側には、図1に示すように、バックゲート絶縁膜401とバックゲート電極121,221とが設けられている。また、半導体装置1において、n型FET111Nとp型FET211Pとの表面下面側には、図1に示すように、多層配線層310が設けられている。半導体装置1を構成する各部の構成について順次説明する。an型FET111Nについて図1に示すように、n型FET111Nは、素子分離領域110で区画された領域内に設けられている。図2に示すように、n型FET111Nは、半導体活性層111Cと、ソースドレイン領域111A,111Bと、ゲート電極111Gとを含む、完全空乏型のMOSFETである。n型FET111Nのうち、半導体活性層111Cは、図2,図3に示すように、板状体である。半導体活性層111Cは、たとえば、真性な単結晶シリコン半導体によって形成されており、素子分離領域110で区画されている。半導体活性層111Cは、チャネルが形成される。素子分離領域110は、STIShallowTrenchIsolationであり、トレンチに絶縁材料を埋め込むことで形成されている。n型FET111Nのうち、ソースドレイン領域111A,111Bは、図2に示すように、半導体活性層111Cの平坦な表面下面において、一対がゲート電極111Gを挟むように設けられている。一対のソースドレイン領域111A,111Bのそれぞれは、低濃度不純物領域111AL,111BLと、高濃度不純物領域111AH,111BHとを含む。ここで、低濃度不純物領域111AL,111BLは、いわゆるエクステンション領域であり、図2に示すように、ゲート電極111Gと高濃度不純物領域111AH,111BHとの間に挟まれるように設けられている。低濃度不純物領域111AL,111BLは、半導体活性層111Cの表面下面において、エピタキシャル成長で形成された半導体層であり、n型の不純物がドープされている。つまり、低濃度不純物領域111AL,111BLは、レイズドエクステンションRaised-Extensionである。そして、一対の低濃度不純物領域111AL,111BLのそれぞれは、図2に示すように、表面下面側に、絶縁膜Z1とサイドウォールSW1とが設けられている。絶縁膜Z1は、低濃度不純物領域111AL,111BLの表面下面と、ゲート電極111Gの側面とを被覆するように、たとえば、SiO2などの絶縁材料を用いて形成されている。また、サイドウォールSW1は、たとえば、SiNなどの絶縁材料を用いて形成されている。高濃度不純物領域111AH,111BHは、図2に示すように、一対が、半導体活性層111Cの平坦な表面下面において、低濃度不純物領域111AL,111BLを介してゲート電極111Gを挟むように設けられている。一対の高濃度不純物領域111AH,111BHのそれぞれは、絶縁膜Z1およびサイドウォールSW1が設けられた部分の両側部に形成されている。高濃度不純物領域111AH,111BHは、半導体活性層111Cの表面下面において、エピタキシャル成長で形成された半導体層であり、n型の不純物がドープされている。つまり、高濃度不純物領域111AH,111BHは、レイズドソースドレインRaised-SDである。高濃度不純物領域111AH,111BHは、低濃度不純物領域111AL,111BLよりも不純物の濃度が高く、かつ、層厚が厚くなるように形成されている。n型FET111Nのうち、ゲート電極111Gは、図2に示すように、半導体活性層111Cの平坦な表面下面において、ゲート絶縁膜111Zを介して、凸状に突き出るように設けられている。ゲート電極111Gは、半導体活性層111Cの表面xy面に対して垂直な断面yz面が、矩形状になるように設けられている。ここでは、図2に示すように、低濃度不純物領域111AL,111BLと絶縁膜Z1とサイドウォールSW1とからなる一対の積層体で挟まれたトレンチの内面を被覆するように、ゲート絶縁膜111Zが成膜されて形成されている。たとえば、HfO2などのように、シリコン酸化物よりも誘電率が高い高誘電率high-k材料を用いて、ゲート絶縁膜111Zが形成されている。そして、図2に示すように、ゲート絶縁膜111Zで被覆されたトレンチ内部に第1金属層111Gaと第2金属層111Gbとを設けることで、ゲート電極111Gが形成されている。具体的には、ゲート絶縁膜111Zで被覆されたトレンチ内面を被覆するように、第1金属層111Gaが設けられている。たとえば、Alを含有するTiN膜が、第1金属層111Gaとして設けられている。そして、ゲート絶縁膜111Zと第1金属層111Gaとを介して、そのトレンチの内部を埋め込むように、第2金属層111Gbが設けられている。たとえば、W膜やAl膜などが、第2金属層111Gbとして設けられている。つまり、ゲート電極111Gは、仕事関数が伝導帯の端に位置するように、金属材料を用いて形成されている。上記のように設けられたn型FET111Nは、図1に示すように、表面下面側が絶縁層120で被覆されている。また、n型FET111Nは、表面下面側に、絶縁層120を介して、平坦化膜301が設けられている。平坦化膜301は、表面下面が平坦になるように設けられている。そして、図1に示すように、平坦化膜301の表面下面には、複数の導電層111HA,111HB,111HGが設けられている。複数の導電層111HA,111HB,111HGのそれぞれは、配線であり、平坦化膜301の表面下面に設けられた絶縁膜302に形成されたトレンチに金属材料を埋め込むように成膜することで形成されている。ここでは、導電層111HAは、平坦化膜301を貫通するコンタクトC110を介して、一方の高濃度不純物領域111AH図2参照に電気的に接続するように設けられている。導電層111HBは、平坦化膜301を貫通するコンタクトC110を介して、他方の高濃度不純物領域111BH図2参照に電気的に接続するように設けられている。導電層111HGは、平坦化膜301を貫通するコンタクトC110を介して、ゲート電極111G図2参照に電気的に接続するように設けられている。なお、導電層111HG、および、これに接続するコンタクトC110は、他の導電層111HA,111HBやコンタクトC110と異なる断面部分に形成されているので、図中では点線で示している。bp型FET211Pについてp型FET211Pは、図1に示すように、n型FET111Nと同様に、素子分離領域110で区画された領域内に設けられている。図2に示すように、p型FET211Pは、半導体活性層211Cと、ソースドレイン領域211A,211Bと、ゲート電極211Gとを含む、完全空乏型のMOSFETである。p型FET211Pのうち、半導体活性層211Cは、図2,図3に示すように、板状体である。半導体活性層211Cは、たとえば、真性な単結晶シリコン半導体によって形成されており、素子分離領域110で区画されている。半導体活性層211Cは、チャネルが形成される。p型FET211Pのうち、ソースドレイン領域211A,211Bは、図2に示すように、半導体活性層211Cの平坦な表面下面において、一対がゲート電極211Gを挟むように設けられている。一対のソースドレイン領域211A,211Bのそれぞれは、低濃度不純物領域211AL,211BLと、高濃度不純物領域211AH,211BHとを含む。低濃度不純物領域211AL,211BLは、いわゆるエクステンション領域であり、図2に示すように、ゲート電極211Gと高濃度不純物領域211AH,211BHとの間に挟まれるように設けられている。低濃度不純物領域211AL,211BLは、半導体活性層211Cの表面下面において、エピタキシャル成長で形成された半導体層であり、p型の不純物がドープされている。つまり、低濃度不純物領域211AL,211BLは、レイズドエクステンションである。一対の低濃度不純物領域211AL,211BLのそれぞれは、図2に示すように、表面下面側に、絶縁膜Z2とサイドウォールSW2とが設けられている。絶縁膜Z2は、低濃度不純物領域211AL,211BLの表面下面と、ゲート電極211Gの側面とを被覆するように、たとえば、SiO2などの絶縁材料を用いて形成されている。サイドウォールSW2は、たとえば、SiNなどの絶縁材料を用いて形成されている。高濃度不純物領域211AH,211BHは、図2に示すように、一対が、半導体活性層211Cの平坦な表面下面において、低濃度不純物領域211AL,211BLを介してゲート電極211Gを挟むように設けられている。一対の高濃度不純物領域211AH,211BHのそれぞれは、絶縁膜Z2およびサイドウォールSW2が設けられた部分の両側部に形成されている。高濃度不純物領域211AH,211BHは、半導体活性層211Cの表面下面において、エピタキシャル成長で形成された半導体層であり、p型の不純物がドープされている。つまり、高濃度不純物領域211AH,211BHは、レイズドソースドレインである。高濃度不純物領域211AH,211BHは、低濃度不純物領域211AL,211BLよりも不純物の濃度が高く、かつ、層厚が厚くなるように形成されている。p型FET211Pのうち、ゲート電極211Gは、図2に示すように、半導体活性層211Cの平坦な表面下面において、ゲート絶縁膜211Zを介して、凸状に突き出るように設けられている。ゲート電極211Gは、半導体活性層211Cの表面xy面に対して垂直な断面yz面が、矩形状になるように設けられている。ここでは、図2に示すように、低濃度不純物領域211AL,211BLと絶縁膜Z2とサイドウォールSW2とからなる一対の積層体で挟まれたトレンチの内面を被覆するように、ゲート絶縁膜211Zが成膜されて形成されている。たとえば、HfO2などのように、シリコン酸化物よりも誘電率が高い高誘電率high-k材料を用いて、ゲート絶縁膜211Zが形成されている。そして、図2に示すように、ゲート絶縁膜211Zで被覆されたトレンチ内部に第1金属層211Gaと第2金属層211Gbとを設けることで、ゲート電極211Gが形成されている。具体的には、ゲート絶縁膜211Zで被覆されたトレンチ内面を被覆するように、第1金属層211Gaが設けられている。たとえば、Alを含有しないTiN膜が、第1金属層211Gaとして設けられている。そして、ゲート絶縁膜211Zと第1金属層211Gaとを介して、そのトレンチの内部を埋め込むように、第2金属層211Gbが設けられている。たとえば、W膜やAl膜などが、第2金属層211Gbとして設けられている。つまり、ゲート電極211Gは、仕事関数が価電子帯の端に位置するような金属材料を用いて形成されている。上記のように設けられたp型FET211Pは、図1に示すように、表面下面側が絶縁層120で被覆されている。また、p型FET211Pは、表面下面側に、絶縁層120を介して、平坦化膜301が設けられている。そして、図1に示すように、平坦化膜301の表面下面には、複数の導電層211HA,211HB,211HGが設けられている。複数の導電層211HA,211HB,211HGのそれぞれは、配線であり、平坦化膜301の表面下面に設けられた絶縁膜302に形成されたトレンチに金属材料を埋め込むように成膜することで形成されている。ここでは、導電層211HAは、平坦化膜301を貫通するコンタクトC210を介して、一方の高濃度不純物領域211AH図2参照に電気的に接続するように設けられている。導電層211HBは、平坦化膜301を貫通するコンタクトC210を介して、他方の高濃度不純物領域211BH図2参照に電気的に接続するように設けられている。導電層211HGは、平坦化膜301を貫通するコンタクトC210を介して、ゲート電極211G図2参照に電気的に接続するように設けられている。なお、導電層211HG、および、これに接続するコンタクトC210は、他の導電層211HA,211HBやコンタクトC210と異なる断面部分に形成されているので、図中では点線で示している。cバックゲート絶縁膜401についてバックゲート絶縁膜401は、図1に示すように、半導体装置1においてn型FET111Nとp型FET211Pとの裏面上面側に設けられている。バックゲート絶縁膜401は、n型FET111Nの半導体活性層111Cと、p型FET211Pの半導体活性層211Cと、素子分離領域110とのそれぞれの裏面上面を被覆するように形成されている。バックゲート絶縁膜401は、n型FET111Nとp型FET211Pとの間において一体に形成されている。ここでは、バックゲート絶縁膜401は、シリコン酸化物よりも誘電率が高い高誘電率high-k材料を用いて形成されている。たとえば、バックゲート絶縁膜401は、Hf,Ta,Zr,Laの酸化物、窒化物、酸窒化物、または、これらにSiが含有された材料で形成された層を含むように形成されている。dバックゲート電極121,221についてバックゲート電極121,221は、図1に示すように、半導体装置1においてn型FET111Nとp型FET211Pとの裏面上面にバックゲート絶縁膜401を介して設けられている。バックゲート電極121,221のそれぞれは、図2,図3に示すように、n型FET111Nの半導体活性層111Cと、p型FET211Pの半導体活性層211Cとのそれぞれの裏面上面の全体を被覆するように形成されている。図3に示すように、バックゲート電極121,221のそれぞれは、n型FET111Nの半導体活性層111Cと、p型FET211Pの半導体活性層211Cとの各裏面上面よりも、面積が大きくなるように形成されている。ここでは、バックゲート電極121,221は、金属材料で形成されている。たとえば、バックゲート電極121,221は、TiN,Ti,TaN,Ta,W,Cu,または、Alで形成された層を含むように形成されている。本実施形態では、n型FET111Nの裏面に設けられたバックゲート電極121と、p型FET211Pの裏面に設けられたバックゲート電極221とのそれぞれは、各FETの閾値調整のために、互いに異なる材料で形成されている。そして、バックゲート電極121,221のそれぞれは、図1に示すように、裏面上面が平坦な絶縁膜411で被覆されている。そして、その絶縁膜411の裏面上面には、外部電極122,222が設けられている。また、絶縁膜411には、バックゲート電極121,221のそれぞれと、外部電極122,222のそれぞれとを電気的に接続させるプラグコンタクトC120,C220が設けられている。なお、図3においては、プラグコンタクトC120,C220のそれぞれは、バックゲート電極121,221のそれぞれに対して、1つずつ、設けられているが、これに限定されない。プラグコンタクトC120,C220のそれぞれは、バックゲート電極121,221のそれぞれに対して、複数設けても良い。そして、外部電極122,222を被覆するように絶縁膜412が設けられている。この絶縁膜412には、外部電極122,222の裏面上面が露出するように、開口122K,222Kが設けられている。e多層配線層310について多層配線層310は、図1に示すように、半導体装置1においてn型FET111Nとp型FET211Pとの表面下面側に設けられている。多層配線層310は、複数の絶縁膜311~341と複数の配線313H,323H,333Hとを含む。複数の絶縁膜311~341は、順次、積層されている。そして、複数の配線313H,323H,333Hは、多層配線層310の内部において積層しており、ビア312C,322C,332Cによって、適宜、電気的に接続されている。そして、多層配線層310において、n型FET111Nとp型FET211Pとが設けられた裏面上面とは反対側の表面下面には、支持基板SKが貼り付けられている。[B]製造方法以下より、上記の半導体装置1を製造する製造方法について説明する。図4~図10は、実施形態1において、半導体装置の製造方法の要部を示す図である。図4~図10は、図1と同様な断面図であり、半導体装置1の製造方法における各ステップで形成される断面を順次示している。an型FET111N、p型FET211Pなどの形成まず、図4に示すように、n型FET111N、p型FET211Pなどの各部を形成するST10。ここでは、シリコン半導体基板11Sの表面上面上にBOX層11Bを介して表面シリコン層111C,211Cに相当が設けられたSOI基板を準備する。たとえば、BOX層11Bの膜厚が、20nm~100nmであり、表面シリコン層111C,211Cに相当の膜厚が、10nm以下のものを準備する。そして、このSOI基板においてBOX層11Bの表面上面に設けられている表面シリコン層図示無しを加工して、素子分離領域110を形成する。これにより、表面シリコン層において、素子分離領域110で区画された部分が、n型FET111N、p型FET211Pを構成する半導体活性層111C,211Cとして設けられる。そして、上記したように、半導体活性層111Cの表面上面側に、ソースドレイン領域111A,111B、ゲート電極111Gなどの各部をそれぞれ形成することで、n型FET111Nを設ける。同様に、半導体活性層211Cの表面上面側に、ソースドレイン領域211A,211B、ゲート電極211Gなどの各部をそれぞれ形成することで、p型FET211Pを設ける。n型FET111Nとp型FET211Pとの間において同じ材料を用いる部材については、同一の工程で、その部材を形成することができる。本実施形態では、エクステンション領域である低濃度不純物領域111AL,111BL,211AL,211BLについて、エピタキシャル成長によって形成する。同様に、高濃度不純物領域111AH,111BH,211AH,211BHについて、エピタキシャル成長によって形成する。不純物をイオン注入すること形成するハロ領域などについては、設けない。また、チャネル領域に不純物をイオン注入しない。その後、図4に示すように、n型FET111Nとp型FET211Pとの表面上面側に、多層配線層310などの各部を設ける。b支持基板SKの貼り合わせつぎに、図5に示すように、支持基板SKを貼り合わせるST20。ここでは、n型FET111N、p型FET211Pなどの各部を形成したSOI基板の上下を反転させる。つまり、シリコン半導体基板11Sにおいて、BOX層11Bが設けられている表面が下方を向くように反転させる。そして、シリコン半導体基板11SにおいてBOX層11Bが設けられている表面側の面下面と、支持基板SKの面上面とを対面させて、両者を貼り合わせる。具体的には、シリコン半導体基板11Sに設けられた多層配線層310の表面下面と、支持基板SKの面上面とを接触させて貼り合わせる。たとえば、プラズマ接合によって、両者を接合させて貼り合わせる。すなわち、プラズマで処理した面同士について、脱水縮合反応を利用して接合する。プラズマ接合は、低温環境下たとえば、400°C以下において実施されるため、不純物の再分布の発生防止、金属配線の耐熱性等の観点から、装置の信頼性を低下させず、好適である。cシリコン半導体基板11Sの除去つぎに、図6に示すように、シリコン半導体基板11Sについて除去するST30。ここでは、シリコン半導体基板11Sの裏面上面からBOX層11Bまでの間を研磨することによって、シリコン半導体基板11Sを除去する。たとえば、CMPChemicalMechanicalPolishing処理によって、本ステップを実施する。これにより、BOX層11Bの裏面上面が露出された状態になる。dBOX層11Bの除去つぎに、図7に示すように、BOX層11Bについて除去するST40。ここでは、BOX層11Bの裏面上面から、半導体活性層111C,211Cの裏面上面までの間を研磨することによって、BOX層11Bを除去する。たとえば、CMP処理によって、本ステップを実施する。これにより、素子分離領域110、半導体活性層111C,211Cの裏面上面が露出された状態になる。eバックゲート絶縁膜401の形成つぎに、図8に示すように、バックゲート絶縁膜401を形成するST50。ここでは、n型FET111Nとp型FET211Pとの裏面上面側に、バックゲート絶縁膜401を設ける。つまり、素子分離領域110、半導体活性層111C,211Cにおいて露出された裏面上面を被覆するように、バックゲート絶縁膜401を設ける。たとえば、バックゲート絶縁膜401については、下記の条件で形成する。材料:高誘電率high-k材料HfO2系HfSiOを含む、TaO2系、Al2O3系、Zr酸化物系、Ru酸化物系、または、これらの窒化物系K-value≧10膜厚:3nm以下成膜法:CVD法、または、スパッタ法プロセス温度:450°C以下の低温fバックゲート電極121,221の形成つぎに、図9に示すように、バックゲート電極121,221を形成するST60。ここでは、n型FET111Nの半導体活性層111Cと、p型FET211Pの半導体活性層211Cとのそれぞれの裏面上面の全体を被覆するように、バックゲート電極121,221のそれぞれを形成する。本実施形態では、n型FET111Nの裏面に設けられたバックゲート電極121と、p型FET211Pの裏面に設けられたバックゲート電極221とのそれぞれについて、互いに異なる材料で形成する。具体的には、n型FET111Nの裏面に設けるバックゲート電極121については、仕事関数が伝導帯ConductionBandの端に位置するような金属材料を用いて形成する。たとえば、n型FET111Nの裏面については、下記の条件で、バックゲート電極121を形成する。材料:Al含有のTiNAlの含有割合:0.5~5atm厚み:10~100nm成膜法:CVD法、または、スパッタ法一方で、p型FET211Pの裏面に設けるバックゲート電極221については、仕事関数が価電子帯ValenceBandの端に位置するような金属材料を用いて形成する。たとえば、p型FET211Pの裏面については、下記の条件で、バックゲート電極221を形成する。材料:Al無しのTiN厚み:10~100nm成膜法:CVD法、または、スパッタ法g絶縁膜411の形成つぎに、図10に示すように、絶縁膜411を形成するST70。ここでは、バックゲート電極121,221のそれぞれを被覆するように、裏面上面が平坦な絶縁膜411を形成する。たとえば、CVD法でSiO2を成膜後、CMP処理によって裏面上面を平坦化することで、この絶縁膜411を形成する。h外部電極122,222などの形成つぎに、図1で示したように、外部電極122,222などを形成することで、半導体装置1を完成させる。ここでは、絶縁膜411にプラグC120,C220を形成後、絶縁膜411の裏面上面に、外部電極122,222を設ける。プラグC120,C220については、たとえば、タングステンW,銅Cuなどの金属材料を用いて形成する。また、外部電極122,222については、たとえば、アルミニウムAlなどの金属材料を用いて形成する。そして、外部電極122,222を被覆するように絶縁膜412を形成後、外部電極122,222のそれぞれの裏面上面が露出するように、絶縁膜412に開口122K,222Kを設ける。このようにして、半導体装置1を完成させる。なお、上記においては、SOI基板から半導体装置1を製造する場合について説明したが、これに限定されない。たとえば、バルクBulk基板から半導体装置1を製造してもよい。この場合には、バルク基板を薄膜化するときに、素子分離領域110をストッパーとして用いる。SOI基板でなく、バルク基板を用いた場合には、コストの低減を実現することができる。[C]動作上記の半導体装置1は、外部電極122,222を介して、バックゲート電極121,221に電位を印加することで、n型FET111N、p型FET211Pの閾値電圧を調整することができる。たとえば、下記の条件で、バックゲート電極121,221のそれぞれに電位VBGを印加することで、n型FET111N、p型FET211Pの閾値電圧Vthが調整される。n型FET111Nの場合VBG=Vddのとき、基準の閾値電圧VBG=0のとき、基準の閾値よりも高い閾値電圧p型FET111Nの場合VBG=0のとき、基準の閾値電圧VBG=Vddのとき、基準の閾値電圧よりも高い閾値電圧[D]まとめ以上のように、本実施形態では、図2などに示すように、n型FET111N,p型FET211Pは、半導体活性層111C,211Cの表面下面にゲート絶縁膜111Z,211Zを介してゲート電極111G,211Gが設けられている。これと共に、ゲート電極111G,211Gを挟むように一対のソースドレイン領域111A,111B,211A,211Bが設けられている。本実施形態では、半導体活性層111C,211Cの裏面上面には、バックゲート絶縁膜401を介してバックゲート電極121,221が金属材料で形成されている。ここでは、バックゲート電極121,221は、半導体活性層111C,211Cの裏面上面においてゲート電極111G,211Gおよび一対のソースドレイン領域111A,111B,211A,211Bに対応する部分を被覆している。また、本実施形態では、バックゲート電極121,221に印加される電位に応じて、n型FET111N,p型FET211Pの閾値電圧が制御される。ここでは、半導体活性層111C,211Cの裏面上面の側において、バックゲート電極121,221に電気的に接続された外部電極122,222を介して、電位が印加されて、n型FET111N,p型FET211Pの閾値電圧が制御される。下記より、本実施形態の半導体装置1の効果について、比較例と比較して説明する。図11は、比較例の半導体装置を示す図である。図11では、図1と同様に、断面を示している。図11に示すように、比較例では、バックゲート電極121,221図1参照が形成されていない。バックゲート電極121,221図1参照に代わって、グランドプレーン領域111GP,211GPが設けられている。また、バックゲート絶縁膜401図1参照が形成されずに、これに代わって、BOX層11Bが、n型FET111N、p型FET211Pとバックゲート電極121,221図1参照との間に設けられている。このように、比較例では、高濃度の不純物を含むグランドプレーン領域111GP,211GP上に、BOX層11Bを介して、n型FET111N、p型FET211Pが設けられている。そして、グランドプレーン領域111GP,211GPを、バックゲートとしてバイアスを印加することで、マルチ閾値を実現しているたとえば、非特許文献1参照。この比較例では、シリコン半導体基板11Sに不純物をイオン注入することで、グランドプレーン領域111GP,211GPが形成される。このイオン注入は、SOI基板において、シリコン層FETのシリコン活性層に相当とBOX層11Bとを介して実施される。よって、FETのシリコン活性層に不純物がイオン注入されてしまうので、ショートチャネル特性の悪化や、トランジスタ特性のバラツキが発生する場合がある。また、貼り合わせ法によるSOI基板では、BOX層11Bを均一に薄膜化することが容易ではないので、完全欠乏型の場合でも、その厚いBOX層11Bを介して、ドレインとチャネルとの間のカップリング容量が大きくなる場合がある。これに対して、本実施形態の半導体装置1では、上記したように、グランドプレーン領域111GP,211GP図11ではなく、バックゲート電極121,221図1など参照が設けられている。バックゲート電極121,221図1など参照については、金属材料で形成している。このため、本実施形態では、チャネルが形成される半導体活性層111C,211Cに不純物がイオン注入されることなく、FETの閾値電圧を制御できる。また、バックゲート電極121,221は、半導体活性層111C,211Cの表面下面にてゲート電極111G,211Gおよび一対のソースドレイン領域111A,111B,211A,211Bに対応する部分を被覆するように形成されている。このため、均一に電位を印加することができる。よって、本実施形態は、ショートチャネル特性の悪化を防止すると共に、不純物濃度のバラツキが生じないので、トランジスタ特性のバラツキ発生を防止できる。これと共に、本実施形態では、BOX層11Bに代えて、バックゲート絶縁膜401図1参照を、シリコン酸化物よりも誘電率が高いhigh-k材料で形成している。このため、バックゲート絶縁膜401図1参照について、均一であって、薄く形成することが容易に実現できる。さらに、高温プロセスでは素子の特性が劣化する場合があるが、high-k材料のバックゲート絶縁膜401図1参照は、低温で形成可能である。したがって、本実施形態では、ドレイン-チャネル間のカップリング容量を減少可能であって、ショートチャネル特性を改善可能である。つまり、DIBLDrain-Induced-BarrierLowering効果を抑制可能である。[E]変形例上記の実施形態では、n型FET111Nの裏面に設けるバックゲート電極121については、たとえば、Al含有のTiNで形成した。一方で、p型FET211Pの裏面上面に設けるバックゲート電極221については、Al無しのTiNで形成した。しかしながら、これに限定されない。バックゲート電極121,221のそれぞれの間において、メタル材料を入れ替えても良い。つまり、n型FET111Nの裏面に設けるバックゲート電極121について、たとえば、Al無しのTiNで形成しても良い。そして、p型FET211Pの裏面に設けるバックゲート電極221について、たとえば、Al含有のTiNで形成してもよい。このように、バックゲート電極121,221については、半導体活性層111C,211Cの表面下面の界面のポテンシャルがシリコンのミッドギャップより伝導帯側になる材料で形成してもよい。また、半導体活性層111C,211Cの表面下面の界面のポテンシャルがシリコンのミッドギャップより価電子帯側になる材料で形成してもよい。バックゲート電極121,221のメタル材料を適宜選択することで、仕事関数を調整し、FETの閾値を制御することができる。具体的には、n型FET111Nの閾値電圧を下げる場合には、ポテンシャルがミッドギャップより伝導帯側にシフトする金属材料で、バックゲート電極121を形成する。つまり、仕事関数がシリコンの伝導帯側になるようにバックゲート電極121を形成する。そして、n型FET111Nの閾値電圧を上げる場合には、ポテンシャルがミッドギャップより価電子帯側にシフトする金属材料でバックゲート電極121を形成する。これに対して、p型FET211Pの閾値電圧を下げる場合には、ポテンシャルがミッドギャップより価電子帯側にシフトする金属材料で、バックゲート電極221を形成する。つまり、仕事関数がシリコンの価電子帯側になるようにバックゲート電極221を形成する。そして、p型FET211Pの閾値電圧を上げる場合には、ポテンシャルがミッドギャップより伝導帯側にシフトする金属材料でバックゲート電極221を形成する。上記の他に、バックゲート電極121,221のそれぞれの間において、同一のメタル材料を用いても良い。この場合には、FETの閾値電圧は、外部電位によってコントロールできる。さらに、同じ導電型の電界効果トランジスタを複数設けた場合には、その同じ導電型の複数の電界効果トランジスタの間において、バックゲート電極121,221を異なる材料で形成してもよい。<2.実施形態2>[A]装置構成図12は、実施形態2において、半導体装置の要部を示す図である。図12は、図1と同様に、半導体装置の断面を示している。本実施形態においては、図12に示すように、実施形態1におけるバックゲート絶縁膜401図1参照に代わって、複数のバックゲート絶縁膜4011,4012が設けられている。本実施形態は、この点、および、これに関連する点を除き、実施形態1の場合と同様である。このため、本実施形態において、この実施形態と重複する個所については、適宜、記載を省略する。図12に示すように、本実施形態では、n型FET111Nとp型FET211Pとのそれぞれにおいて、バックゲート絶縁膜4011,4012が分断して設けられている。つまり、バックゲート絶縁膜4011,4012のそれぞれは、n型FET111Nとp型FET211Pとの間において、一体に設けられておらず、独立に分離して設けられている。また、バックゲート絶縁膜4011,4012のそれぞれは、互いに異なる材料で形成されている。具体的には、n型FET111Nの裏面上面については、たとえば、下記の条件で、バックゲート絶縁膜4011が形成されている。材料:Al無しのHigh-k材料厚み:0.5~5nm成膜法:CVD法、または、スパッタ法一方で、p型FET211Pの裏面上面については、たとえば、下記の条件で、バックゲート絶縁膜4012が形成されている。下記のように、High-k材料にAlを含有させることで、分極dipoleが発生して、Si界面のポテンシャルが、価電子帯付近に近づくので、p型FET211Pの閾値電圧を下げることができる。材料:Al含有のHigh-k材料Alの含有割合:0.5~5atm厚み:0.5~5nm成膜法:CVD法、または、スパッタ法なお、バックゲート電極121,221については、実施形態1と異なり、それぞれの間において、同一のメタル材料を用いて形成されている。[B]まとめ以上のように、本実施形態では、実施形態1の場合と同様に、n型FET111N,p型FET211Pの裏面上面に、バックゲート絶縁膜4011,4012を介してバックゲート電極121,221が金属材料で形成されている。このため、本実施形態は、実施形態1と同様な効果を奏することができる。本実施形態では、実施形態1と異なり、バックゲート絶縁膜4011,4012のそれぞれについて、n型FET111Nとp型FET211Pとの間において、独立に分離して設けている。絶縁膜領域を分離することで、含有金属の拡散を完全に防止することができ、他方のトランジスタ特性Vthのばらつき等を防止することができる。[C]変形例上記の実施形態では、n型FET111Nの裏面に設けるバックゲート絶縁膜4011については、たとえば、Al含有無しのHigh-k材料で形成した。一方で、p型FET211Pの裏面に設けるバックゲート絶縁膜4012については、Al含有のHigh-k材料で形成した。しかしながら、これに限定されない。バックゲート絶縁膜4011,4012のそれぞれの間において、High-k材料を入れ替えても良い。つまり、n型FET111Nの裏面に設けるバックゲート絶縁膜4011について、たとえば、Al含有のHigh-k材料で形成しても良い。そして、p型FET211Pの裏面に設けるバックゲート絶縁膜4012について、たとえば、Al含有無しのHigh-k材料で形成してもよい。このように、バックゲート絶縁膜4011,4012は、半導体活性層111C,211Cの表面下面の界面のポテンシャルがシリコンのミッドギャップより伝導帯側になる材料で形成してもよい。また、半導体活性層111C,211Cの表面下面の界面のポテンシャルがシリコンのミッドギャップより価電子帯側になる材料で形成してもよい。バックゲート絶縁膜4011,4012の材料を適宜選択することで、仕事関数を調整し、FETの閾値電圧を制御することができる。具体的には、n型FET111Nの閾値電圧を下げる場合には、ポテンシャルがミッドギャップより伝導帯側にシフトするHigh-k材料で、バックゲート絶縁膜4011を形成する。そして、n型FET111Nの閾値電圧を上げる場合には、ポテンシャルがミッドギャップより価電子帯側にシフトするHigh-k材料でバックゲート絶縁膜4011を形成する。これに対して、p型FET211Pの閾値電圧を下げる場合には、ポテンシャルがミッドギャップより価電子帯側にシフトするHigh-k材料で、バックゲート絶縁膜4012を形成する。そして、p型FET211Pの閾値電圧を上げる場合には、ポテンシャルがミッドギャップより伝導帯側にシフトするHigh-k材料でバックゲート絶縁膜4012を形成する。上記の他に、バックゲート絶縁膜4011,4012のそれぞれの間において、同一の材料を用いても良い。この場合には、FETの閾値電圧は、外部電位によってコントロールできる。さらに、同じ導電型の電界効果トランジスタを複数設けた場合には、その同じ導電型の複数の電界効果トランジスタの間において、バックゲート絶縁膜4011,4012を分離し、それぞれを異なる材料で形成してもよい。<3.実施形態3>[A]装置構成図13,図14は、実施形態3において、半導体装置の要部を示す図である。図13は、図1と同様に、半導体装置の断面を示している。図14は、半導体装置の上面を示している。本実施形態においては、図13,図14に示すように、パッド電極501が設けられている。本実施形態は、この点、および、これに関連する点を除き、実施形態1の場合と同様である。このため、本実施形態において、この実施形態と重複する個所については、適宜、記載を省略する。図13に示すように、パッド電極501は、多層配線層310の内部に設けられている。つまり、パッド電極501は、n型FET111N,p型FET211Pを構成する半導体活性層111C,211Cの表面下面側に設けられている。そして、パッド電極501は、たとえば、n型FET111Nに電気的に接続されている。パッド電極501は、裏面上面側に開口501Kが形成されており、裏面上面側の面の一部が露出している。この開口501Kは、パッド電極501の裏面上面側をエッチング処理などで除去することで形成される。そして、その開口501Kの側部を囲うように、ガードリングGRが設けられている。ガードリングGRは、開口501Kからの吸湿を防止するために、多層配線層310を構成する配線やコンタクトと同様に金属材料で形成されている。また、図14に示すように、パッド電極501は、n型FET111N,p型FET211Pの裏面上面に設けられた外部電極122,222と共に、半導体装置の面の周辺に配置されている。[B]まとめ以上のように、本実施形態では、実施形態1の場合と同様に、n型FET111N,p型FET211Pの裏面上面に、バックゲート絶縁膜401を介してバックゲート電極121,221が金属材料で形成されている。このため、本実施形態は、実施形態1と同様な効果を奏することができる。また、パッド電極501は、n型FET111N,p型FET211Pを構成する半導体活性層111C,211Cの表面下面側に設けられている。TSVのような形状をつくることなく、電極を構成できるため、プロセスコストの増大を抑えることができる。<4.実施形態4>[A]装置構成図15~図17は、実施形態4において、半導体装置の要部を示す図である。図15は、図1と同様に、断面を示している。図16は、上面を示している。図17は、回路図を示している。なお、各図においては、図示の都合で、各部の形状幅などを各図の間で適宜変更している。図15,図16に示すように、本実施形態の半導体装置は、固体撮像装置である。つまり、画素Pが配列された画素領域PAが設けられている。本実施形態は、この点、および、これに関連する点を除き、実施形態1の場合と同様である。このため、本実施形態において、この実施形態と重複する個所については、適宜、記載を省略する。本実施形態では、図15,図16に示すように、画素領域PAと周辺領域SAとが設けられている。画素領域PAと周辺領域SAとの境界には、素子分離領域10が設けられている。素子分離領域10は、たとえば、STI構造で形成されている。下記より、画素領域PAと周辺領域SAとのそれぞれについて、順次、説明する。[A-1]画素領域PAについて図15に示すように、画素領域PAにおいては、画素Pが設けられている。画素領域PAは、図16に示すように、矩形形状であり、複数の画素Pが水平方向xと垂直方向yとのそれぞれに配置されている。つまり、画素Pがマトリクス状に並んでいる。画素領域PAの画素Pには、図15に示すように、シリコン半導体基板11Sの内部にフォトダイオード21が設けられている。フォトダイオード21は、入射光を受光し光電変換することによって信号電荷を生成して蓄積するように構成されている。フォトダイオード21は、たとえば、HAD構造で形成されている。このフォトダイオード21は、図17に示すように、アノードが接地されており、蓄積した信号電荷電子が、画素トランジスタTrによって読み出され、電気信号として垂直信号線27へ出力される。シリコン半導体基板11Sの裏面上面には、図15に示すように、反射防止膜31、遮光膜51、カラーフィルタCF、マイクロレンズMLなどの部材が設けられている。反射防止膜31と遮光膜51との間には、絶縁膜41が介在している。また、遮光膜51とカラーフィルタCFとの間には、絶縁膜52が介在している。そして、マイクロレンズMLは、絶縁膜52の裏面上面においてカラーフィルタCFを被覆するように設けられたレンズ材膜61を加工することで形成されている。フォトダイオード21は、上方に設けられた、これらの各部材を順次介して入射した入射光を受光して光電変換が行われる。なお、光を受光するフォトダイオード21の上方に設けられた遮光膜51は、上方から入射する入射光が透過する開口図示無しが設けられている。一方で、黒レベルの信号を得るための画素においては、遮光膜51は、開口が設けられていない。これに対して、シリコン半導体基板11Sの表面下面には、図15に示すように、転送トランジスタ22が設けられている。図15では図示を省略しているが、図17に示すように、転送トランジスタ22の他に、増幅トランジスタ23と選択トランジスタ24とリセットトランジスタ25が、画素トランジスタTrとして設けられている。転送トランジスタ22と同様に、増幅トランジスタ23と選択トランジスタ24とリセットトランジスタ25についても、シリコン半導体基板11Sの表面下面に設けられている。画素トランジスタTrは、フォトダイオード21から信号電荷を読み出して電気信号として垂直信号線27へ出力するように各部が接続されている。転送トランジスタ22などの画素トランジスタTrは、図15に示すように、表面下面側が絶縁層120で被覆されている。また、絶縁層120を介して、平坦化膜301が設けられている。そして、図15に示すように、シリコン半導体基板11Sの表面下面には、多層配線層310が設けられている。多層配線層310に設けられた各配線は、画素トランジスタTrとして設けられた各トランジスタ22~25に電気的に接続している。つまり、各配線は、図17で示した、転送線26,アドレス線28,垂直信号線27,リセット線29などの各配線として機能するように、積層している。また、図15に示すように、多層配線層310において、シリコン半導体基板11Sの側に対して反対側の面には、支持基板SKが設けられている。つまり、本実施形態の半導体装置は、裏面照射型CMOSイメージセンサであって、裏面上面側から入射する入射光を、フォトダイオード21が受光し、カラー画像を生成するように構成されている。[A-2]周辺領域SAについて図15に示すように、周辺領域SAには、実施形態1と同様に、n型FET111Nが設けられている。なお、p型FET211P図1参照も、設けられているが、図示を省略している。この周辺領域SAは、図16に示すように、画素領域PAの周辺に位置しており、周辺回路が設けられている。具体的には、図16に示すように、垂直駆動回路13と、カラム回路14と、水平駆動回路15と、外部出力回路17と、タイミングジェネレータ18と、シャッター駆動回路19とが、周辺回路として設けられている。垂直駆動回路13は、図16に示すように、周辺領域SAにおいて、画素領域PAの側部に設けられており、画素領域PAの画素Pを行単位で選択して駆動させるように構成されている。カラム回路14は、図16に示すように、周辺領域SAにおいて、画素領域PAの下端部に設けられており、列単位で画素Pから出力される信号について信号処理を実施する。ここでは、カラム回路14は、CDSCorrelatedDoubleSampling;相関二重サンプリング回路図示なしを含み、固定パターンノイズを除去する信号処理を実施する。水平駆動回路15は、図16に示すように、カラム回路14に電気的に接続されている。水平駆動回路15は、たとえば、シフトレジスタを含み、カラム回路14において画素Pの列ごとに保持されている信号を、順次、外部出力回路17へ出力させる。外部出力回路17は、図16に示すように、カラム回路14に電気的に接続されており、カラム回路14から出力された信号について信号処理を実施後、外部へ出力する。外部出力回路17は、AGCAutomaticGainControl回路17aとADC回路17bとを含む。外部出力回路17においては、AGC回路17aが信号にゲインをかけた後に、ADC回路17bがアナログ信号からデジタル信号へ変換して、外部へ出力する。タイミングジェネレータ18は、図16に示すように、垂直駆動回路13、カラム回路14、水平駆動回路15,外部出力回路17,シャッター駆動回路19のそれぞれに電気的に接続されている。タイミングジェネレータ18は、各種のタイミング信号を生成し、垂直駆動回路13、カラム回路14、水平駆動回路15,外部出力回路17,シャッター駆動回路19に出力することで、各部について駆動制御を行う。シャッター駆動回路19は、画素Pを行単位で選択して、画素Pにおける露光時間を調整するように構成されている。上記の周辺回路の一部を構成するように、周辺領域SAに設けられたn型FET111N図15参照,p型FET211P図15では図示無しが、実施形態1と同様に形成されている。[B]製造方法以下より、上記の半導体装置を製造する製造方法について説明する。図18~図28は、実施形態4において、半導体装置の製造方法の要部を示す図である。図18~図28は、図15と同様な断面図であり、半導体装置の製造方法における各ステップで形成される断面を順次示している。aSOI基板の準備まず、図18に示すように、SOI基板11を準備するST010。ここでは、シリコン半導体基板11S上にBOX層11Bとシリコン半導体層11Cとが設けられたSOI基板11を準備する。bBOX層11Bとシリコン半導体層11Cとを加工つぎに、図19に示すように、BOX層11Bとシリコン半導体層11Cとについて加工するST020。ここでは、SOI基板11において、画素領域PAを形成する部分に位置するBOX層11Bおよびシリコン半導体層11Cを除去する。具体的には、リソグラフィ技術、エッチング技術を用いて、BOX層11Bとシリコン半導体層11Cとの一部を除去する。周辺領域SAについては、BOX層11Bとシリコン半導体層11Cとを加工せずに、そのまま残した状態にする。c転送トランジスタ22,n型FET111Nなどの形成つぎに、図20に示すように、転送トランジスタ22,n型FET111Nなどの各部を形成するST030。ここでは、最初に、図20に示すように、画素領域PAと周辺領域SAとの境界部分に素子分離領域10を形成する。具体的には、シリコン半導体基板11Sにトレンチを形成後、そのトレンチに絶縁材料を埋め込むことで、素子分離領域10を形成する。素子分離領域10については、フォトダイオード21を形成する領域と同じ深さになるように形成する。そして、画素領域PAにおいては、フォトダイオード21、転送トランジスタ22を形成する。図示を省略しているが、転送トランジスタ22の形成と共に、増幅トランジスタ23と選択トランジスタ24とリセットトランジスタ25とについても形成する。また、周辺領域SAにおいては、実施形態1の場合と同様にして、n型FET111Nを設ける。図示を省略しているが、n型FET111Nの形成と共に、p型FET211Pについても形成する。その後、実施形態1の場合と同様に、シリコン半導体基板11Sにおいて、転送トランジスタ22,n型FET111Nが設けられた表面上面側に、多層配線層310などを設ける。d支持基板SKの貼り合わせつぎに、図21に示すように、支持基板SKを貼り合わせるST040。ここでは、シリコン半導体基板11Sにおいて転送トランジスタ22,n型FET111Nが設けられた表面が下方に向くように、シリコン半導体基板11Sを反転させる。そして、実施形態1の場合と同様に、シリコン半導体基板11SにおいてBOX層11Bが設けられている表面側の面下面と、支持基板SKの面上面とを対面させて、両者を貼り合わせる。たとえば、プラズマ接合によって、両者を接合させて貼り合わせる。eシリコン半導体基板11Sの薄膜化つぎに、図22に示すように、シリコン半導体基板11Sについて薄膜化するST050。ここでは、シリコン半導体基板11Sの裏面上面から素子分離領域10までの間を除去することによって、シリコン半導体基板11Sを薄膜化する。たとえば、CMP処理によって、本ステップを実施する。fカラーフィルタCF、マイクロレンズMLなどの形成つぎに、図23に示すように、カラーフィルタCF、マイクロレンズMLなどの各部を形成するST060。ここでは、シリコン半導体基板11Sの裏面上面に、反射防止膜31、遮光膜51、カラーフィルタCF、マイクロレンズMLなどの部材を設ける。具体的には、反射防止膜31については、いわゆるピニング層としても機能するように、たとえば、high-k材料を用いて形成する。そして、反射防止膜31を被覆するように、たとえば、CVD法によってシリコン酸化膜を成膜することで、絶縁膜41を形成する。遮光膜51については、たとえば、タングステンWを絶縁膜41上に成膜後、パターン加工することで形成する。そして、遮光膜51を被覆するように、たとえば、CVD法によってシリコン酸化膜を成膜することで、絶縁膜52を設ける。カラーフィルタCFについては、たとえば、着色剤を含む感光性樹脂を絶縁膜52上に成膜後、パターン加工することで形成する。マイクロレンズMLについては、絶縁膜52の裏面上面においてカラーフィルタCFを被覆するように設けられたレンズ材膜61を加工することで形成する。たとえば、SiN膜をレンズ材膜61として設けて、マイクロレンズMLに加工する。この後、図23に示すように、画素領域PAにおいては、レンズ材膜61を被覆するように、マスク層71としてシリコン酸化膜で設ける。g反射防止膜31などの一部除去つぎに、図24に示すように、反射防止膜31などの部材の一部を除去するST070。ここでは、画素領域PAにおいてマスク層71を被覆するように、フォトレジストマスクPRを設ける。そして、このフォトレジストマスクPRをマスクとして用いて、周辺領域SAにおいてシリコン半導体基板11Sの裏面上面に設けられた反射防止膜31などの部材を除去する。具体的には、ドライエッチング処理を実施することで、この除去を実施する。そして、フォトレジストマスクPRを除去する。hシリコン半導体基板11Sの一部除去つぎに、図25に示すように、シリコン半導体基板11Sの一部を除去するST080。ここでは、シリコン半導体基板11Sにおいて周辺領域SAに対応する部分を除去する。具体的には、マスク層71をマスクとして用いて、ウェットエッチング処理をすることで、この除去を実施する。たとえば、フッ化硝酸をウェットエッチング液として用いる。これにより、周辺領域SAにおいては、BOX層11Bの裏面上面が露出された状態になる。iBOX層11Bの一部除去つぎに、図26に示すように、BOX層11Bの一部について除去するST090。ここでは、BOX層11Bにおいて周辺領域SAに対応する部分を除去する。具体的には、マスク層71をマスクとして用いて、ウェットエッチング処理をすることで、この除去を実施する。たとえば、DHFをウェットエッチング液として用いる。これにより、素子分離領域110などの裏面上面が露出された状態になる。jバックゲート絶縁膜401,バックゲート電極121などの形成つぎに、図27に示すように、バックゲート絶縁膜401,バックゲート電極121などの各部を形成するST100。ここでは、実施形態1の場合と同様にして、バックゲート絶縁膜401、バックゲート電極121、外部電極122などの各部を形成する。図示を省略しているが、p型FET211Pの裏面上面側にも、バックゲート絶縁膜401,バックゲート電極221などを設ける図1参照。そして、絶縁膜412を形成後、周辺領域SAについては、さらに、シリコン窒化膜を絶縁膜413として成膜する。kバックゲート絶縁膜401などの一部除去つぎに、図28に示すように、バックゲート絶縁膜401などの一部について除去するST110。ここでは、画素領域PAにおいて、レンズ材膜61を被覆するように設けられたバックゲート絶縁膜401、絶縁膜411,412、マスク層71を除去する。たとえば、ウェットエッチング液を用いて、エッチバック処理を実施することで、この除去を実施する。l開口122Kの形成つぎに、図15に示したように、外部電極122の裏面上面が露出するように、絶縁膜412,413に開口122Kを設ける。図示を省略しているが、p型FET211Pの裏面上面側にも、開口222Kを設ける図1参照。このようにして、固体撮像装置を完成させる。[C]まとめ以上のように、本実施形態では、図15に示すように、受光素子としてフォトダイオード21を含む画素Pが設けられている。そして、n型FET111Nは、周辺領域SAにおいて、その画素Pに電気的に接続された周辺回路を構成している。そして、本実施形態では、実施形態1の場合と同様に、n型FET111Nの裏面上面には、バックゲート絶縁膜401を介してバックゲート電極121,221が金属材料で形成されている。このため、本実施形態は、実施形態1と同様な効果を奏することができる。特に、周辺回路においては、信号処理の高速化を容易に実現できる。<5.実施形態5>[A]装置構成図29,図30は、実施形態5において、半導体装置の要部を示す図である。図29は、図1と同様に、断面を示している。図30は、斜視図であり、図30の上面が、図29の下面に対応している。また、図30に示す面Sxyが、図29の断面に相当する。なお、各図においては、図示の都合で、各部の形状幅などを各図の間で適宜変更している。図29,図30に示すように、本実施形態の半導体装置においては、n型FET111Nの構成が実施形態1と異なる。本実施形態は、この点、および、これに関連する点を除き、実施形態1の場合と同様である。このため、本実施形態において、この実施形態と重複する個所については、適宜、記載を省略する。なお、p型FET211Pについても、n型FET111Nと同様な構成で形成されているので、記載を省略している。n型FET111Nは、図29,図30に示すように、フィン型電界効果トランジスタfinFETである。具体的には、n型FET111Nは、図29,図30に示すように、フィン111Fと、ゲート電極111Gとを有する。n型FET111Nにおいて、フィン111Fは、半導体活性層であり、図29,図30に示すように、チャネル領域111Cを挟むように一対のソースドレイン領域111A,111Bが設けられている。ここでは、フィン111Fは、y方向に延在しており、チャネル領域111Cと、一対のソースドレイン領域111A,111Bのそれぞれとが、y方向に並ぶように設けられている。たとえば、フィン111Fは、厚みが20~100nmであり、幅が5~20nmである。そして、n型FET111Nにおいて、ゲート電極111Gは、図30に示すように、チャネル領域111Cにおいてフィン111Fに直交するように設けられている。つまり、ゲート電極111Gは、x方向に延在するように設けられている。図29に示すように、ゲート電極111Gは、フィン111Fとの間に、ゲート絶縁膜111Zが介在するように設けられている。ゲート電極111Gは、フィン111Fの上面から、たとえば、5~30nmの厚みで凸状に突き出るように設けられている。上記のように設けられたn型FET111Nは、図29に示すように、平坦化膜301が設けられている。平坦化膜301は、表面下面が平坦になるように設けられている。また、平坦化膜301の表面下面を被覆するように絶縁膜311が設けられている。そして、図29に示すように、絶縁膜311の表面下面には、複数の導電層111HA,111HB,111HGが設けられている。複数の導電層111HA,111HB,111HGのそれぞれは、絶縁膜311の表面下面に設けられた絶縁膜321に形成されたトレンチに金属材料を埋め込むように成膜することで形成されている。ここでは、図29に示すように、導電層111HAは、平坦化膜301および絶縁膜311を貫通するコンタクトC110を介して、一方の高濃度不純物領域111AHに電気的に接続するように設けられている。導電層111HBは、平坦化膜301および絶縁膜311を貫通するコンタクトC110を介して、他方の高濃度不純物領域111BHに電気的に接続するように設けられている。導電層111HGは、絶縁膜311を貫通するコンタクトC110を介して、ゲート電極111Gに電気的に接続するように設けられている。そして、絶縁膜321の表面下面を被覆するように絶縁膜331が設けられている。そして、この絶縁膜331の表面下面に、支持基板SKが貼り付けられている。これに対して、n型FET111Nの裏面上面側には、図29に示すように、バックゲート絶縁膜401が設けられている。実施形態1と同様に、バックゲート絶縁膜401は、たとえば、HfO2などのように、シリコン酸化物よりも誘電率が高い高誘電率high-k材料を用いて形成されている。この他に、n型FET111Nの裏面上面側には、図29に示すように、バックゲート電極121が設けられている。バックゲート電極121は、n型FET111Nのフィン111Fの全体を被覆するように形成されている。バックゲート電極121は、実施形態1と同様に、金属材料で形成されている。そして、バックゲート電極121は、図29に示すように、裏面上面が平坦な絶縁膜411で被覆されている。そして、その絶縁膜411の裏面上面には、外部電極122,222が設けられている。また、絶縁膜411には、バックゲート電極121と、外部電極122とを電気的に接続させるプラグC120が設けられている。そして、外部電極122を被覆するように絶縁膜412が設けられている。この絶縁膜412には、外部電極122の裏面上面が露出するように、開口122K,222Kが設けられている。[B]製造方法以下より、上記の半導体装置を製造する製造方法について説明する。図31~図37は、実施形態5において、半導体装置の製造方法の要部を示す図である。図31~図37は、図29と同様な断面図であり、半導体装置の製造方法における各ステップで形成される断面を順次示している。an型FET111Nなどの形成まず、図31に示すように、n型FET111Nなどの各部を形成するST11。ここでは、最初に、シリコン半導体基板11SとBOX層11Bとを含むSOI基板を用いて、n型FET111Nを形成する。つまり、BOX層11Bの表面上面側に、n型FET111Nを形成する。図示を省略しているが、p型FET図示無しについても、同様に形成する。その後、図31に示すように、平坦化膜301、絶縁膜311、絶縁膜321、導電層111HA,111HB,111HG、絶縁膜331を設ける。bシリコン半導体基板11Sの反転つぎに、図32に示すように、シリコン半導体基板11Sを反転させるST21。ここでは、n型FET111Nなどの各部を形成したシリコン半導体基板11Sの上下を反転させる。つまり、シリコン半導体基板11Sにおいて、BOX層11Bが設けられている表面が下方を向くように反転させる。c支持基板SKの貼り合わせつぎに、図33に示すように、支持基板SKを貼り合わせるST31。ここでは、シリコン半導体基板11SにおいてBOX層11Bが設けられている表面側の面と、支持基板SKの面とを対面させて、両者を貼り合わせる。具体的には、シリコン半導体基板11Sの表面側に設けられた絶縁膜331の表面下面と、支持基板SKの面とを接触させて接合させる。たとえば、実施形態1の場合と同様に、プラズマ接合によって、両者を接合させて貼り合わせる。dシリコン半導体基板11Sの除去つぎに、図34に示すように、シリコン半導体基板11Sについて除去するST41。ここでは、シリコン半導体基板11Sの裏面上面からBOX層11Bまでの間を研磨することによって、シリコン半導体基板11Sを除去する。たとえば、CMP処理によって、本ステップを実施する。これにより、BOX層11Bの裏面上面が露出された状態になる。eBOX層11Bの除去つぎに、図35に示すように、BOX層11Bについて除去するST51。ここでは、BOX層11Bの裏面上面から研磨することによって、BOX層11Bを除去する。たとえば、CMP処理によって、本ステップを実施する。これにより、フィン111F図29参照の裏面上面が露出された状態になる。fバックゲート絶縁膜401の形成つぎに、図36に示すように、バックゲート絶縁膜401を形成するST61。ここでは、n型FET111Nの裏面上面側に、バックゲート絶縁膜401を設ける。たとえば、実施形態1と同様な条件で、バックゲート絶縁膜401について形成する。jバックゲート電極121の形成つぎに、図37に示すように、バックゲート電極121を形成するST71。ここでは、n型FET111Nのフィン111F図29参照の裏面上面の全体を被覆するように、バックゲート電極121を形成する。たとえば、実施形態1と同様な条件で、バックゲート電極121について形成する。図示を省略しているが、これと共に、p型FET図示無しのフィンの裏面上面の全体を被覆するように、バックゲート電極図示無しを、実施形態1と同様な条件で形成する。h絶縁膜411、外部電極122などの形成つぎに、図29に示したように、絶縁膜411、外部電極122などを形成する。ここでは、実施形態1の場合と同様に、バックゲート電極121を被覆するように、裏面上面が平坦な絶縁膜411を形成する。また、絶縁膜411にプラグC120を形成後、絶縁膜411の裏面上面に、外部電極122を設ける。そして、外部電極122を被覆するように絶縁膜412を形成後、外部電極122の裏面上面が露出するように、絶縁膜412に開口122Kを設ける。図示を省略しているが、これと共に、p型FET図示無しのフィンの裏面上面側に、外部電極図示無しなどの各部を形成する。たとえば、実施形態1と同様な条件で、各部を形成する。このようにして、固体撮像装置としての半導体装置を完成させる。[C]まとめ以上のように、本実施形態では、実施形態1の場合と同様に、n型FET111Nの裏面上面には、バックゲート絶縁膜401を介してバックゲート電極121が金属材料で形成されている。このため、本実施形態は、実施形態1と同様な効果を奏することができる。<6.その他>本技術の実施に際しては、上記した実施形態に限定されるものではなく、種々の変形例を採用することができる。たとえば、上記の各実施形態を、適宜、組み合わせても良い。また、公知技術を、適宜、組み合わせても良い。本技術は、下記のような構成も取ることができる。1半導体層の一方の面にゲート絶縁膜を介してゲート電極が設けられると共に、前記ゲート電極を挟むように一対のソースドレイン領域が設けられている電界効果トランジスタを具備し、前記半導体層の他方の面には、バックゲート絶縁膜を介してバックゲート電極が金属材料で形成されており、前記バックゲート電極は、前記半導体層の他方の面において前記ゲート電極および前記一対のソースドレイン領域に対応する部分を少なくとも被覆するように設けられている、半導体装置。2前記バックゲート電極に印加される電位に応じて、当該電界効果トランジスタの閾値電圧が制御される、上記1に記載の半導体装置。3前記半導体層の他方の面の側に設けられており、前記バックゲート電極に電気的に接続された外部電極を有し、前記外部電極を介して、前記バックゲート電極に電位が印加されることによって、当該電界効果トランジスタの閾値電圧が制御される、上記2に記載の半導体装置。4前記バックゲート絶縁膜は、シリコン酸化物よりも誘電率が高いhigh-k材料によって形成されている、上記1から3のいずれかに記載の半導体装置。5前記バックゲート絶縁膜は、前記半導体層の他方の面の界面のポテンシャルがシリコンのミッドギャップより伝導帯側になる材料で形成されている、上記4に記載の半導体装置。6前記バックゲート絶縁膜は、前記半導体層の他方の面の界面のポテンシャルがシリコンのミッドギャップより価電子帯側になる材料で形成されている、上記4に記載の半導体装置。7前記バックゲート絶縁膜は、Hf,Ta,Zr,Laの酸化物、窒化物、酸窒化物、または、これらにSiが含有された材料で形成された層を含むように形成されている、上記4から6のいずれかに記載の半導体装置。8前記バックゲート電極は、前記半導体層の他方の面の界面のポテンシャルがシリコンのミッドギャップより伝導帯側になる材料で形成されている、上記1から7のいずれかに記載の半導体装置。9前記バックゲート電極は、前記半導体層の他方の面の界面のポテンシャルがシリコンのミッドギャップより価電子帯側になる材料で形成されている、上記1から7のいずれかに記載の半導体装置。10前記バックゲート電極は、TiN,Ti,TaN,Ta,W,Cu,または、Alで形成された層を含むように形成されている、上記8または9に記載の半導体装置。11n型電界効果トランジスタとp型電界効果トランジスタとの両者が、前記電界効果トランジスタとして設けられており、前記バックゲート絶縁膜は、前記n型電界効果トランジスタと前記p型電界効果トランジスタとの間において一体に形成されている、上記1から10のいずれかに記載の半導体装置。12n型電界効果トランジスタとp型電界効果トランジスタとの両者が、前記電界効果トランジスタとして設けられており、前記バックゲート絶縁膜は、前記n型電界効果トランジスタと前記p型電界効果トランジスタとの間において分離しており、互いに異なる材料で形成されている、上記1から10のいずれかに記載の半導体装置。13前記電界効果トランジスタとして、同じ導電型のものが複数設けられており、当該同じ導電型の複数の電界効果トランジスタにおいて、前記バックゲート絶縁膜が分離しており、異なる材料で形成されている、上記1から10のいずれかに記載の半導体装置。14n型電界効果トランジスタとp型電界効果トランジスタとの両者が、前記電界効果トランジスタとして設けられており、前記バックゲート電極は、前記n型電界効果トランジスタと前記p型電界効果トランジスタとの間において、互いに異なる材料で形成されている、上記1から13のいずれかに記載の半導体装置。15前記電界効果トランジスタとして、同じ導電型のものが複数設けられており、当該同じ導電型の複数の電界効果トランジスタにおいて、前記バックゲート電極が異なる材料で形成されている、上記1から14のいずれかに記載の半導体装置。16前記半導体層は、真性半導体で形成されている、上記1から15のいずれかに記載の半導体装置。17前記電界効果トランジスタに電気的に接続するパッド電極を有し、前記パッド電極は、前記半導体層の一方の面の側に設けられている、上記1から16のいずれかに記載の半導体装置。18前記電界効果トランジスタは、フィン型トランジスタである、上記1から17のいずれかに記載の半導体装置。19半導体層の一方の面にゲート絶縁膜を介してゲート電極が設けられると共に、前記ゲート電極を挟むように一対のソースドレイン領域が設けられる電界効果トランジスタを形成する工程と、前記半導体層の他方の面に、バックゲート絶縁膜を介してバックゲート電極を金属材料で形成する工程とを有し、前記バックゲート電極の形成工程では、前記バックゲート電極が前記半導体層の他方の面において前記ゲート電極および前記一対のソースドレイン領域に対応する部分を少なくとも被覆するように、前記バックゲート電極を形成する、半導体装置の製造方法。20受光素子を含む画素と、前記画素に電気的に接続された周辺回路とを具備し、前記周辺回路は、半導体層の一方の面にゲート絶縁膜を介してゲート電極が形成されると共に、前記ゲート電極を挟むように一対のソースドレイン領域が形成されている電界効果トランジスタを有し、前記半導体層の他方の面には、バックゲート絶縁膜を介してバックゲート電極が金属材料で形成されており、前記バックゲート電極は、前記半導体層の他方の面において前記ゲート電極および前記一対のソースドレイン領域に対応する部分を少なくとも被覆するように設けられている、固体撮像装置。なお、上記の実施形態において、n型FET111N、p型FET211Pは、本技術の電界効果トランジスタの一例である。また、上記の実施形態において、バックゲート絶縁膜401,4011,4012は、本技術のバックゲート絶縁膜の一例である。また、上記の実施形態において、バックゲート電極121,221は、本技術のバックゲート電極の一例である。また、上記の実施形態において、半導体活性層111C,211C,フィン111Fは、本技術の半導体層の一例である。また、上記の実施形態において、ソースドレイン領域111A,111B,211A,211Bは、本技術のソースドレイン領域の一例である。また、上記の実施形態において、ゲート電極111G,211Gは、本技術のゲート電極の一例である。また、上記の実施形態において、ゲート絶縁膜111Z,211Zは、本技術のゲート絶縁膜の一例である。また、上記の実施形態において、外部電極122,222は、本技術の外部電極の一例である。また、上記の実施形態において、パッド電極501は、本技術のパッド電極の一例である。また、上記の実施形態において、画素Pは、本技術の画素の一例である。また、上記の実施形態において、フォトダイオード21は、本技術の受光素子の一例である。また、上記の実施形態において、垂直駆動回路13,カラム回路14,水平駆動回路15,外部出力回路17,タイミングジェネレータ18,シャッター駆動回路19は、本技術の周辺回路の一例である。"