差動入力信号を増幅する差動対と、前記差動対の一方および他方の出力端にそれぞれ接続される一方および他方のカスコード増幅器対と、前記カスコード増幅器対の一方および他方の出力端にそれぞれゲートを接続し、前記差動対の一方および他方の出力端にそれぞれドレインを接続するソース接地の第1のMOSトランジスタ対と、前記カスコード増幅器対の一方および他方の出力端にそれぞれゲートを接続し、前記差動対の他方および一方の出力端にそれぞれドレインを接続する、第1のMOSトランジスタ対と同一の導電型であるソース接地の第2のMOSトランジスタ対と、を備えることを特徴とする演算増幅回路。それぞれゲートにバイアス電圧が供給され、前記差動対の一方および他方の出力端にそれぞれドレインを接続する、第1のMOSトランジスタ対と同一の導電型であるソース接地の第3のMOSトランジスタ対をさらに備えることを特徴とする請求項1記載の演算増幅回路。前記カスコード増幅器対の一方および他方の出力端にそれぞれゲートを接続し、それぞれドレインから差動出力信号を出力する、第1のMOSトランジスタ対と同一の導電型であるソース接地の第4のMOSトランジスタ対をさらに備えることを特徴とする請求項1または2に記載の演算増幅回路。前記差動対の一方と前記カスコード増幅器対の一方とが折り返し型構成とされ、前記差動対の他方と前記カスコード増幅器対の他方とが折り返し型構成とされることを特徴とする請求項1乃至3のいずれか一に記載の演算増幅回路。請求項1乃至4のいずれか一に記載の演算増幅回路を用いたパイプラインAD変換器。以下の分析は本発明において与えられる。ところで、同相帰還回路が変動を受けた直後のセトリング時には、差動信号の同相成分のみならず、差動成分にも影響が及んで擾乱を引き起こす。演算増幅回路において、この擾乱の期間を少しでも短くするために、セトリング速度は、より高速であることが望ましい。セトリング速度に影響を与える同相帰還ループは、図6では、PchトランジスタM1M2、NchトランジスタM3M4、M9M10の3つのトランジスタで構成され、図7では、PchトランジスタM66M65、M68M67、NchトランジスタM62M61の3つのトランジスタで構成される。各々のトランジスタは遅延要素となるため、セトリング速度が遅くなってしまう。本発明の1つのアスペクト側面に係る演算増幅回路は、差動入力信号を増幅する差動対と、差動対の一方および他方の出力端にそれぞれ接続される一方および他方のカスコード増幅器対と、カスコード増幅器対の一方および他方の出力端にそれぞれゲートを接続し、差動対の一方および他方の出力端にそれぞれドレインを接続するソース接地の第1のMOSトランジスタ対と、カスコード増幅器対の一方および他方の出力端にそれぞれゲートを接続し、差動対の他方および一方の出力端にそれぞれドレインを接続する、第1のMOSトランジスタ対と同一の導電型であるソース接地の第2のMOSトランジスタ対と、を備える。本発明によれば、同相帰還ループが2つのトランジスタで構成されるので、セトリング速度が向上する。以下、本発明を実施するための形態について、概説する。なお、以下の概説に付記した図面参照符号は、専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。本発明の一実施形態に係る演算増幅回路は、差動入力信号を増幅する差動対図1のM1、M2、M19と、差動対の一方および他方の出力端にそれぞれ接続される一方および他方のカスコード増幅器対図1のM9、M10と、カスコード増幅器対の一方および他方の出力端にそれぞれゲートを接続し、差動対の一方および他方の出力端にそれぞれドレインを接続するソース接地の第1のMOSトランジスタ対図1のM11a、M12aと、カスコード増幅器対の一方および他方の出力端にそれぞれゲートを接続し、差動対の他方および一方の出力端にそれぞれドレインを接続する、第1のMOSトランジスタ対と同一の導電型であるソース接地の第2のMOSトランジスタ対図1のM3a、M4aと、を備える。このような演算増幅回路によれば、カスコード増幅器対を構成するゲート接地のトランジスタ対図1のM9、M10とソース接地の第1のMOSトランジスタ対図1のM11a、M12aとで同相帰還ループが構成されるので、セトリング速度が向上する。また、カスコード増幅器対を構成するゲート接地のトランジスタ対図1のM9、M10のソースに、ソース接地の第1および第2のMOSトランジスタのドレインが接続され、これらのトランジスタが、ゲート接地のトランジスタ対のバイアス電流を供給するとともに、局所同相帰還回路の構成素子となり、同相成分の検出機能と増幅機能を有する。さらに、バイアス電流の供給も兼ね、同相検出回路が独立には存在しないので、消費電流が増加せず、チップ面積も増加しない。演算増幅回路において、それぞれゲートにバイアス電圧が供給され、差動対の一方および他方の出力端にそれぞれドレインを接続する、第1のMOSトランジスタ対と同一の導電型であるソース接地の第3のMOSトランジスタ対図3のMa、Mbをさらに備えるようにしてもよい。演算増幅回路において、カスコード増幅器対の一方および他方の出力端にそれぞれゲートを接続し、それぞれドレインから差動出力信号を出力する、第1のMOSトランジスタ対と同一の導電型であるソース接地の第4のMOSトランジスタ対図1のM15、M16をさらに備えるようにしてもよい。演算増幅回路において、差動対の一方とカスコード増幅器対の一方とが折り返し型フォールデッド構成とされ、差動対の他方とカスコード増幅器対の他方とが折り返し型フォールデッド構成とされるようにしてもよい。パイプラインAD変換器において、上記の演算増幅回路を用いた構成としてもよい。以下、実施例に即し、図面を参照して詳しく説明する。図1は、本発明の第1の実施例に係る演算増幅回路の回路図である。図1において、図6と同一の符号は、同一物を表し、その説明を省略する。図1において、NchトランジスタM11aM12aは、ゲートをNchトランジスタM9M10のドレインに接続し、ドレインをNchトランジスタM9M10のソースに接続し、ソースを接地する。NchトランジスタM3aM4aは、ゲートをNchトランジスタM9M10のドレインに接続し、ドレインをNchトランジスタM10M9のソースに接続し、ソースを接地する。PchトランジスタM1M2、M19の差動対と、ゲート接地であるNchトランジスタM9M10の増幅器対、およびNchトランジスタM3aM4a、M11aM12aでフォールデッドカスコード回路を構成している。ここで、M11aM12aとM4aM3aのドレイン同士が接続されるので、M9M10のドレイン電流は、M11aM12a、M4aM3aの同相成分となる。また、M5M6、M7M8のカスコード回路は、M9M10の負荷であり、M9M10の出力は、M15M16、M13M14で構成される出力段に入力される。以上のような構成の演算増幅回路において、M9M10のドレインは、M11aM12aのゲートに接続され、M9M10、M11aM12aの2つのトランジスタによって負帰還ループが構成される。ただし、この負帰還ループは、同相成分に対して働き、差動成分に対しては働かないことは従来例と同じである。従って、M11aM12aとM4aM3aのドレイン電流の和同相成分は、M5M6のドレイン電流に一致する。この結果、ミラー接続されたM15M16のバイアス電流は、安定に設定される。また、入力差動信号VinVin-による差動対からの差動成分に対しては、従来のフォールデッドカスコード回路と同等の動作となり、M1M2の差動成分は、M9M10のゲート接地トランジスタを経由し、M15M16による出力段を介して、出力差動信号VoutVout-として現れる。以上のような演算増幅回路によれば、M11aM12aとM4aM3aは、同相検出回路となると同時に、M9M10のバイアス電流の供給も兼ねる。このため、同相検出回路において、バイアス電流の供給に伴う消費電流の増加およびチップ面積の増加は生じない。また、同相帰還ループは、M9M10とM11aM12aの2つのトランジスタで構成される。したがって、従来に比べて少ないトランジスタ数で構成されるので、セトリング速度が向上する。次に、以上のような構成の演算増幅回路における安定性について説明する。上記の効果が生じるためには、M3a→M10→M4a→M9→M3aで構成される正帰還ループが安定であることが必要である。演算増幅回路は、入出力端子を帰還素子など用いて負帰還構成で使用されるのが、一般的である。図2に示す等価回路は、簡単のために図1で全帰還入出力を直接接続を掛けた場合の差動信号成分に関する小信号等価回路である。各記号の意味を以下に示す。gm1:M9M10の相互コンダクタンス、gm2:M11aM12aの相互コンダクタンスkgm2:M3aM4aの相互コンダクタンス、kはM11aM12aとの比率を表す。Gm:M15M16→M2M1の信号経路による等価的な相互コンダクタンスGm≫gm1、gm2R:M7M8、M5M6によるカスコード回路の出力抵抗C1:M11aM12aのゲート電極とグランド間に存在する容量C2:M11aM12aのドレイン電極とグランド間に存在する容量なお、図2の等価回路におけるC1、C2は、図1のC1、C2とは異なるものである。ここでは簡単のため、M1、M2、M3a、M4a、M9、M10、M11a、M12aの出力抵抗、M15M16→M2M1の信号経路における周波数特性に係わる素子位相補償容量などを無視している。図1の演算増幅回路における安定性を調べるため、図2の回路がもつ4つの極の中、絶対値が最小のものをp1とし、p1を求める。尚、通常の設計では、p1以外は、負の値となり安定である。4つの極は、次式の根で与えられる。ここで左辺は、伝達関数の分母多項式である。いま、p1の絶対値が、残りの極のそれに対し十分小さいと仮定すると、次の近似式を得る。これは、上式左辺の定数項をsの1次の係数で割って負号を付けたものである。本実施例の回路では、k≫1のときループゲインが大きくなり不安定となるが、このときp1は正の値をとる。次に、回路が安定に動作するためのkの範囲を調べる。上式より、p1<0になるための条件は、である。通常の設計では、Gm≫gm2であるので、上の不等式の右辺は、1より十分大きな値となる。従って、設計値であるk=1に対して、バラツキを考慮しても回路が十分安定して動作することが示される。図3は、本発明の第2の実施例に係る演算増幅回路の回路図である。図3において、図1と同一の符号は、同一物を表し、その説明を省略する。図3において、図1のPchトランジスタM5M6、M7M8、M13M14を廃する。PchトランジスタM31M32は、ゲートにバイアス電圧Vb2が与えられ、ソースを電源VDDに接続し、ドレインをNchトランジスタM9M10のドレインに接続する。NchトランジスタM35M36は、ゲートをM9M10のドレインに接続し、ソースを接地する。ダイオード接続されたPchトランジスタM33M34は、ドレインをNchトランジスタM35M36のドレインとPchトランジスタM43M44のゲートに接続し、ソースを電源VDDに接続する。PchトランジスタM43M44は、ドレインをPchトランジスタM37M38のゲート、PchトランジスタM45M46のゲート、PchトランジスタM39M40のドレイン、NchトランジスタM41M42のドレインに接続し、ソースを電源VDDに接続する。PchトランジスタM37、M38は、ドレインを共通にPchトランジスタM39、M40のソースに接続し、ソースを電源VDDに接続する。PchトランジスタM39、M40は、ゲートに共通にバイアス電圧Vb8が与えられる。NchトランジスタM41、M42は、ゲートにバイアス電圧Vb7が与えられ、ソースを接地する。PchトランジスタM45M46は、ドレインをNchトランジスタM15M16のドレインと接続し、ソースを電源VDDに接続する。位相補償用の容量素子C3C4は、PchトランジスタM45M46のゲートとドレイン間に接続される。NchトランジスタMaMbは、ゲートにバイアス電圧Vbが与えられ、ドレインをNchトランジスタM9M10のソースに接続し、ソースを接地する。以上のような構成の演算増幅回路は、実施例1に対し、さらなる低電圧動作高利得を得るため3段構成としている。初段の出力は、M35M36のゲートに現れ、M33M34とM43M44によるカレントミラー回路で位相を反転し、同時にM41M42の負荷トランジスタと共に2段目の増幅段を構成する。この出力を受けたM45M46とM15M16が3段目の増幅段を構成する。この場合、M15M16は、初段の出力をフィードフォワードし、また出力段をプッシュプル動作とすることにより、高速化を図っている。ここで演算増幅回路の最低動作電圧を比較すると、図1が約1.15V0.25V×2M5、M7の飽和電圧0.65VM15のゲートソース間電圧に対して、図3では、約0.9V0.25VM41の飽和電圧0.65VM45のゲートソース間電圧と、約0.25V低くすることができる。尚、実線で囲った定電流源用のNchトランジスタMaMbは、M3aM4a、M11aM12aの電流を減ずる定電流源として機能し、M3aM4a、M11aM12aのゲート面積などの設計自由度を上げるためのものである。ここで、設計自由度を上げることについて説明する。一般に、通常回路構成を固定した場合、ゲインと速度は相反する性能項目即ち、一方の値を良くすると、他方は劣化するとなる。Maを追加することにより、M11aとM4a両者は、サイズも電流も同じとするに流れる電流をコントロール可能となる。この点について説明する。ここで、定電流源用のトランジスタMaMbと、M3aM4a、M11aM12aのゲート面積の関係は、Ma=Mb、M3a=M4a=M11a=M12a等号は同一サイズの意味であるとする。尚、以下では煩雑になるので回路の片側のみについて記述する。初段回路部の左半分の電流について見ると、M19のドレイン電流の1/2とM31のドレイン電流を加えた値は、M11a、M4a、Maの各ドレイン電流の和と等しくなる。ここで、電流の値そのものは、全体回路の要求される周波数特性などから決定される。従って、Maを追加することで、和が一定の下でM11aとM4aの電流が調節可能となる。一般に、トランジスタは電流が増えれば相互コンダクタンスが上がり、この結果、速度も向上する。ここで速度とは、例えばM11aとM9で構成される負帰還ループのセトリング速度即ち、同相成分の安定速度、M11aとM4aのドレイン電流の加算速度即ち、同相成分の検出速度である。一方、トランジスタは電流が減れば、トランジスタの出力抵抗値が上昇する。従ってM1とM31、M9、M11a、M4a、Maで構成されるフォールデッドカスコード段のゲインが増加する。このように、ゲインと速度は、相反する性能項目となるので、要求性能に応じてトランジスタに流す電流を調節することが好ましい。M11aのゲート電極とグランド間に接続されるゲート容量ゲート面積に比例に並列に付加されるものは、M3a、M35、M15のゲート容量である。これらを合計した容量は、高速化のために、なるべく小さくする必要がある。何故ならば、前述したフォールデッドカスコード段の出力ノードであるM9のドレインに負荷容量として働くからである。一方、M35とM15のバイアス電流は、M11aに流す電流を基準として、ミラー比M11aを1としたときので決定される。また、M35とM15の電流値そのものは、全体回路の要求される周波数特性などから決定される。従って、基準となるM11aを最小とし、Maを付加せずM11aに流れる電流を最大とすれば、ゲート容量の合計を最小とすることができる。しかし、前述したゲインと速度のトレードオフが存在するので、必要に応じてMaを付加することで、M11aのゲート面積トランジスタサイズやバイアス電流を調節して、要求性能を満足させることが可能である。また、Maを追加することにより、M11aとM4aのバイアス電流が変化し、以下のようになる。1M11aとM4aの相互コンダクタンスが変化し、同相成分の検出速度が変化する。2M11aの相互コンダクタンスが変化し、M9との同相帰還ループのセトリング速度が変化する。3M11aとM4aの出力抵抗が変化し、フォールデッドカスコード段のゲインが変化する。ただし、M11a、M4a、Maに流れる電流の和は変化しない。以上のように、Maを追加することで、同相成分検出、同相帰還、およびバイアス供給の3つの機能に対し、設計の自由度を高めることが可能である。なお、以上のようなNchトランジスタMaMbは、図1に対しても同様に適用できることは言うまでも無い。また、出力段のM45、M46のバイアス電流の安定化は、M37~M40で構成される同相帰還回路によってなされる。図4は、本発明の第3の実施例に係る演算増幅回路の回路図である。図4において、図7と同一の符号は、同一物を表し、その説明を省略する。本実施例の演算増幅回路は、図7におけるM60M59、M70M69、M66M65、M68M67、M62M61を廃し、PchトランジスタM60aM59a、M70aM69a、M66aM65a、NchトランジスタM62aM61aを備える。M60aM59aは、ゲートにバイアス電圧Vb12が与えられ、ソースをM55M58のドレイン、M70aM69aのドレインに接続し、ドレインをM70aM69a、M66aM65a、M64M63のそれぞれのゲートおよびM62aM61aのドレインに接続する。M70aM69aは、ソースを電源VDDに接続する。M66aM65aは、ドレインをM58M55のドレインに接続し、ソースを電源VDDに接続する。M62aM61aは、ゲートにバイアス電圧Vb13が与えられ、ソースをM74M73のドレインに接続する。なお、図4では、M51、M54、M71が実施形態における差動対に該当し、M59a、M60aが実施形態におけるカスコード増幅器対に該当し、差動対とカスコード増幅器対との間にそれぞれ介在するゲート接地のM55、M58は、差動対の寄生容量による出力信号の精度劣化を抑えるためのものであって、必須のものではない。このような構成の演算増幅回路によれば、同相帰還ループに含まれるトランジスタは、M60aM59aとM70aM69aの2個であって、図7の3個に比べてトランジスタ数が減少し、同相帰還ループの高速化が達成される。すなわち、セトリング速度が速い。また、図7に比べてトランジスタ数が減少するので、消費電流と素子数の削減がなされる。図5は、本発明の実施例に係るAD変換器の構成を示すブロック図である。図5において、AD変換器は、サンプルホールド回路S/H、マルチプライングDA変換回路MDAC1~MDAC8、比較器CMP1~CMP9、基準電源回路10、シフトレジスタエラーコレクション回路11を備え、例えば10bit出力の画像用高速パイプラインA/D変換器である。サンプルホールド回路S/Hは、画像信号などの高速アナログ入力信号を受け、差動出力信号を比較器CMP1およびマルチプライングDA変換回路MDAC1に出力する。比較器CMP1の出力は、最上位ビットとしてシフトレジスタエラーコレクション回路11およびマルチプライングDA変換回路MDAC1に入力される。以下、同様に縦続接続されたマルチプライングDA変換回路MDAC2~MDAC8の各ステージで信号が同様に処理され、比較器CMP2~CMP9からそれぞれ下位ビットに相当する出力を得る。各ステージはパイプライン動作をするため、シフトレジスタエラーコレクション回路11は、1クロック毎にA/Dの変換結果として10bitデジタル出力を出力する。ここで、マルチプライングDA変換回路MDAC1~MDAC8は、演算増幅回路と容量素子入力用と帰還用およびスイッチを含み、増幅率が容量素子の容量比で決定される係数回路である。また、マルチプライングDA変換回路MDAC1~MDAC8における下方の↑は、それぞれ比較器CMP1~CMP8の比較結果出力信号であって、各マルチプライングDA変換回路がもつスイッチを比較結果によって制御することにより複数の基準電源回路の出力のどれを選択するかを決定する。さらに、基準電源回路10は、マルチプライングDA変換回路MDAC1~MDAC8のそれぞれに含まれる容量素子にスイッチを介して接続され、さらに比較器CMP1~CMP9の比較電圧用としても接続される。このようなAD変換器の変換速度と変換精度を律するのは、演算増幅回路の速度と利得であることは、良く知られている。また、AD変換器における消費電力とチップ面積は、回路ブロックの大部分を占める演算増幅回路によって支配される。従って、実施例1~3に示すような演算増幅回路をサンプルホールド回路S/HおよびマルチプライングDA変換回路MDAC1~MDAC8に用いることで、低消費電力で高速、かつ小面積の画像用高速パイプラインA/D変換器を実現することが可能である。なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示請求の範囲を含むの枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。