第1、第2のトランジスタP1、P2がそれぞれのゲート端子を前記第2のトランジスタP2のグランド側端子に接続される第1のカレントミラー回路10と、前記第1のトランジスタP1とグランドとの間に配置される第3のトランジスタN1と、前記第2のトランジスタP2とグランドとの間に配置される第4のトランジスタN2とを備え、前記第3、第4のトランジスタのゲート端子が前記第3のトランジスタN1の電源側端子に接続される第2のカレントミラー回路11とを備え、前記第1、第2のカレントミラー回路の作動に基づき一定の基準電圧VREFを出力する電圧生成回路110と、電源と前記第3、第4のトランジスタN1、N2のゲート端子との間に配置される第5のトランジスタP4と、前記電源と前記グランドとの間に配置されて前記第1のトランジスタP1とともに第3のカレントミラー回路14を構成する第6のトランジスタP5と、前記第6のトランジスタとグランドとの間に配置されて前記電源から前記第6のトランジスタを通して流れる電流に基づいて電荷が充電されるコンデンサC1と、前記第6のトランジスタとグランドとの間で前記コンデンサに並列配置されて前記コンデンサから電荷を放電するための第1の抵抗素子R3aとを備え、前記第1の抵抗素子による放電により前記コンデンサのプラス電極側電位が第1閾値未満であるときに前記プラス電極側電位に基づいて前記第5のトランジスタP4がオンして前記電源から前記第5のトランジスタP4を通してスタートアップ電流を前記第3、第4のトランジスタN1、N2のゲート端子に流して前記第1、第2のカレントミラー回路の作動を開始させ、前記充電により前記コンデンサのプラス電極側電位が前記第1閾値以上であるときには前記プラス電極側電位に基づいて前記第5のトランジスタP4がオフするスタートアップ回路120と、前記第1、第2、第5、第6のトランジスタP1、P2、P4、P5の電源側端子と前記電源との間を接続或いは開放するスイッチ素子P6を備え、前記電源から出力される電源電圧が第2閾値未満であるときには前記スイッチ素子P6により前記電源と前記第1、第2、第5、第6のトランジスタP1、P2、P4、P5の電源側端子との間を開放させ、前記電源電圧が第2閾値以上になると前記スイッチ素子により前記電源と前記第1、第2、第5、第6のトランジスタの電源側端子との間を接続させる電源電圧判定回路130、130aとを備え、前記第2閾値は、前記第1のトランジスタP1においてオフからオンに移行させるためのゲート電圧の閾値以上に設定されていることを特徴とするバンドギャップ基準電圧回路。前記スイッチ素子P6は、第7のトランジスタP6であり、前記電源電圧判定回路130は、前記電源とグランドとの間に配置されて、電源側端子が前記第7のトランジスタP6のゲート端子に接続される第8のトランジスタN5と、前記電源とグランドとの間に直列接続される第2、第3の抵抗素子R7、R6を備え、前記電源電圧を前記第2、第3の抵抗素子により分圧した分圧電圧を前記第2、第3の抵抗素子の間の共通接続端子50から前記第8のトランジスタN5のゲート端子に与える分圧回路15とを備え、前記電源電圧が前記第2閾値以上になると、前記第8のトランジスタN5が前記分圧回路15の出力電圧に基づきオンすることにより、前記第7のトランジスタP6のゲート端子の電位が低下して前記第7のトランジスタP6が前記電源と前記第1、第2、第5、第6のトランジスタP1、P2、P4、P5の電源側端子との間を接続させることを特徴とする請求項1に記載のバンドギャップ基準電圧回路。前記スイッチ素子P6は、第7のトランジスタP6であり、前記電源電圧判定回路130aは、前記電源とグランドとの間に配置されて、電源側端子が前記第7のトランジスタP6のゲート端子に接続される第8のトランジスタN5と、前記電源とグランドとの間に配置されて、ゲート端子がグランドに接続される第9のトランジスタP1’と、前記第9のトランジスタP1’とグランドとの間に配置される第2の抵抗素子R6とを備え、前記電源電圧が前記第2閾値以上になると前記第9のトランジスタP1’がオンして、前記第9のトランジスタP1’のグランド側端子と前記第2の抵抗素子R6との間の共通接続端子50から出力される電圧に応じて前記第8のトランジスタN5がオンすることにより、前記第7のトランジスタP6のゲート端子の電位が低下して前記第7のトランジスタP6が前記電源と前記第1、第2、第5、第6のトランジスタP1、P2、P4、P5の電源側端子との間を接続させることを特徴とする請求項1に記載のバンドギャップ基準電圧回路。前記第1のトランジスタP1をオフからオンに移行させるための前記ゲート電圧の閾値と、前記第9のトランジスタP1’をオフからオンに移行させるための前記ゲート電圧の閾値とが互いに同一になっていることを特徴とする請求項3に記載のバンドギャップ基準電圧回路。前記第1、第9のトランジスタP1、P1’は、互いにトラジスタサイズが同一に設定されることにより、前記第1のトランジスタP1の前記ゲート電圧の閾値と前記第9のトランジスタP1’の前記ゲート電圧の閾値とが互いに同一になっていることを特徴とする請求項4に記載のバンドギャップ基準電圧回路。第1、第2のトランジスタP1、P2がそれぞれのゲート端子を前記第2のトランジスタP2のグランド側端子に接続される第1のカレントミラー回路10と、前記第1のトランジスタP1とグランドとの間に配置される第3のトランジスタN1と、前記第2のトランジスタP2とグランドとの間に配置される第4のトランジスタN2とを備え、前記第3、第4のトランジスタがそれぞれのゲート端子を前記第3のトランジスタN1の電源側端子に接続される第2のカレントミラー回路11とを備え、前記第1、第2のカレントミラー回路の作動に基づき一定の基準電圧VREFを出力する電圧生成回路110と、電源と前記第3、第4のトランジスタN1、N2のゲート端子との間に配置される第5のトランジスタP4と、前記電源と前記グランドとの間に配置されて前記第1のトランジスタP1とともに第3のカレントミラー回路14を構成する第6のトランジスタP5と、前記第6のトランジスタとグランドとの間に配置されて前記電源から前記第6のトランジスタを通して流れる電流に基づいて電荷が充電されるコンデンサC1と、前記第6のトランジスタとグランドとの間で前記コンデンサに並列配置されて前記コンデンサから電荷を放電するための第1の抵抗素子R3aとを備え、前記第1の抵抗素子による放電により前記コンデンサのプラス電極側電位が第1閾値未満であるときに前記プラス電極側電位に基づいて前記第5のトランジスタP4がオンして前記電源から前記第5のトランジスタP4を通してスタートアップ電流を前記第3、第4のトランジスタN1、N2のゲート端子に流して前記第1、第2のカレントミラー回路の作動を開始させ、前記充電により前記コンデンサのプラス電極側電位が前記第1閾値以上であるときには前記プラス電極側電位に基づいて前記第5のトランジスタP4がオフするスタートアップ回路120と、前記電源から出力される電源電圧を第2、第3の抵抗素子R8、R9で分圧した分圧電圧を出力する分圧回路を備え、前記電圧生成回路から出力される基準電圧VREFよりも前記分圧回路の出力される分圧電圧が大きくなると、他の回路装置をリセットするために前記他の回路装置に出力する出力信号レベルをハイレベルおよびローレベルのうち一方から他方に変化させる比較回路21と、前記第1のトランジスタP1をオフからオンに移行させるためのゲート電圧の閾値よりも前記電源電圧が大きいか否かを判定する電源電圧判定回路130bと、前記第1のトランジスタP1のゲート電圧の閾値よりも前記電源電圧が小さいと前記電源電圧判定回路が判定したときには前記比較回路の出力信号レベルの変化をマスクし、前記第1のトランジスタP1のゲート電圧閾値よりも前記電源電圧が大きいと前記電源電圧判定回路が判定したときには前記比較回路の出力信号レベルの変化のマスクを停止するマスク制御回路22と、を備えることを特徴とするパワーオンリセット回路。前記電源電圧判定回路130bは、前記第1のトランジスタP1のゲート電圧の閾値よりも前記電源電圧が小さいときにハイレベル信号を出力し、前記第1のトランジスタP1のゲート電圧の閾値よりも前記電源電圧が大きいときにローレベル信号を出力するものであり、前記基準電圧VREFよりも前記電源電圧が大きくなると、前記他の回路装置をリセットするために、前記比較回路はその出力信号のレベルをハイレベルからローレベルに変化させるものであり、前記マスク制御回路は、前記電源電圧判定回路の出力信号と前記比較回路の出力信号とをOR演算するOR回路であり、前記電源電圧判定回路からハイレベル信号が出力されているときには前記OR回路の出力信号レベルを維持し、前記電源電圧判定回路からローレベル信号が出力され、かつ前記比較回路の前記出力信号レベルがハイレベルからローレベルに変化したときには前記OR回路がその出力信号レベルをハイレベルからローレベルに変化させて、この変化した前記OR回路の出力信号が前記他の回路装置に出力されるようになっていることを特徴とする請求項6に記載のパワーオンリセット回路。前記電源電圧判定回路130bは、前記第1のトランジスタP1のゲート電圧の閾値よりも前記電源電圧が小さいと判定したときにはローレベル信号を出力し、前記第1のトランジスタP1のゲート電圧の閾値よりも前記電源電圧が大きいと判定したときにはハイレベル信号を出力する判定回路と、前記判定回路からハイレベル信号が出力されるときローレベル信号を前記OR回路に出力し、前記判定回路からローレベル信号が出力されるときハイレベル信号を前記OR回路に出力するNOT回路20とを備えることを特徴とする請求項7に記載のパワーオンリセット回路。前記判定回路は、前記電源とグランドとの間を配置される第7のトランジスタP6と、前記第7のトランジスタP6とグランドとの間を配置される第4の抵抗素子R4aと、前記電源とグランドとの間を配置されて、電源側端子が前記第7のトランジスタP6のゲート端子に接続される第8のトランジスタN5と、前記電源とグランドとの間に配置されて、ゲート端子がグランドに接続される第9のトランジスタP1’と、前記第9のトランジスタP1’のグランド側端子とグランドとの間に配置される第5の抵抗素子R6とを備え、前記第9のトランジスタP1’をオフからオンに移行させるための前記ゲート電圧の閾値は、前記第1のトランジスタP1の前記ゲート電圧の閾値以上になっており、前記電源電圧が前記第9のトランジスタP1’のゲート電圧の閾値未満であるときには、前記第9のトランジスタP1’がオフし、前記第9のトランジスタP1’のグランド側端子と前記第5の抵抗素子R6との間の共通接続端子50から出力される電圧に応じて前記第8のトランジスタN5がオフすることにより前記第7のトランジスタP6をオフして、前記第7のトランジスタP6のグランド側端子と前記第2の抵抗素子R4aとの間の共通接続端子52からローレベル信号が前記NOT回路に出力され、前記電源電圧が前記第9のトランジスタP1’の前記ゲート電圧の閾値以上になると、前記第9のトランジスタP1’がオンし、前記第9のトランジスタP1’のグランド側端子と前記第5の抵抗素子R6との間の共通接続端子50から出力される電圧に応じて前記第8のトランジスタN5がオンすることにより、前記第7のトランジスタP6のゲート端子の電位を低下させて前記第7のトランジスタP6をオンして、前記第7のトランジスタP6のグランド側端子と前記第4の抵抗素子R4aとの間の共通接続端子52からハイレベル信号が前記NOT回路に出力されることを特徴とする請求項8に記載のパワーオンリセット回路。前記電圧生成回路110は、前記電源とグランドとの間に配置されて、前記第2のトランジスタP2とともに第4のカレントミラー回路13を構成する第10のトランジスタP3と、前記第10のトランジスタP3のグランド側端子とグランドとの間に配置される第7の抵抗素子R2と、前記第7の抵抗素子R2とグランドとの間に配置されるダイオードD1と、を備え、前記第10のトランジスタP3のグランド側端子とグランドとの間の共通接続端子62から前記基準電圧VREFが出力されることを特徴とする請求項6ないし9のいずれか1つに記載のパワーオンリセット回路。上記特許文献1では、基準電圧制御部2aのトランジスタP4がオンして電源からトランジスタP4を通してトランジスタN1、N2のゲート端子にスタートアップ電流を流すことにより、第2のカレントミラー回路をスタートアップさせることができるものの、一旦、第2のカレントミラー回路をスタートアップさせた後には、トランジスタN1、N2のゲート端子にスタートアップ電流を流すことにより、第1、第2のカレントミラー回路が第1電流と第2電流とを平衡状態にすることを阻害する。このため、トランジスタP3と抵抗素子R2との間の共通接続端子から出力される基準電圧refの値を安定化させることを阻害する恐れがある。そこで、第2のカレントミラー回路をスタートアップさせた後に、トランジスタP4を短期間でオフする必要がある。すなわち、トランジスタP4をオン後にて、短期間で、コンデンサC1のプラス電極の電位をトランジスタP4の閾値よりも高くする必要がある。トランジスタP4の閾値は、トランジスタP4をオンからオフに移行するためのゲート端子の電位の閾値である。このため、トランジスタP5のドレイン電流を増大してコンデンサC1を短期間で充電させる必要がある。したがって、トランジスタP5においてドレイン電流を流すことができる電流能力を大きくする必要があり、トランジスタP5としては、素子サイズ素子の面積が大きなものが必要になる。ここで、トランジスタP5の素子サイズの縮小を狙って、トランジスタP5のチャネル長およびチャネル幅を小さくすると、トランジスタP5においてオフからオンに移行させるためのゲート電圧の閾値と、トランジスタP1においてオフからオンに移行させるためのゲート電圧の閾値とが異なるものとなってしまうことがある。この場合、トランジスタP1がオフしてトランジスタP5がオンする状態が生じることがある。このため、電源のオン、オフを繰り返してコンデンサC1に十分な電荷が残った状態で、零よりも高い中間電圧から電源電圧が起動したとき、トランジスタP5からドレイン電流がコンデンサC1に流れ込む。このため、コンデンサC1のプラス電極の電位がトランジスタP4の閾値よりも高い状態を維持して、第2のカレントミラー回路がスタートアップする前に、トランジスタP4がオフした状態になる。したがって、スタートアップ電流によって基準電圧生成部1aをスタートアップさせることができない。これに伴い、パワーオンリセット回路では、トランジスタP3と抵抗素子R2との間の共通接続端子から、本来出力すべき正しい電圧値の基準電圧refを出力することができない。このため、コンパレータ3は、抵抗素子R3、R4の間の共通接続端子から出力される分圧電圧と基準電圧refとを正確に比較することができない。このため、トランジスタP1がオフしてトランジスタP5がオンする状態では、コンパレータ3の出力信号レベルの変化によって他の装置をリセットさせることができない恐れがある。本発明は上記点に鑑みて、電源電圧が中間電圧から起動したときでも、確実にスタートアップできるようにしたバンドギャップ基準電圧回路を提供することを第1の目的とし、電源電圧が中間電圧から起動したときでも、他の装置をリセットするようにしたパワーオンリセット回路を提供することを第2の目的とする。上記目的を達成するため、請求項1に記載の発明では、第1、第2のトランジスタP1、P2がそれぞれのゲート端子を前記第2のトランジスタP2のグランド側端子に接続される第1のカレントミラー回路10と、前記第1のトランジスタP1とグランドとの間に配置される第3のトランジスタN1と、前記第2のトランジスタP2とグランドとの間に配置される第4のトランジスタN2とを備え、前記第3、第4のトランジスタのゲート端子が前記第3のトランジスタN1の電源側端子に接続される第2のカレントミラー回路11とを備え、前記第1、第2のカレントミラー回路の作動に基づき一定の基準電圧VREFを出力する電圧生成回路110と、前記電源と前記第3、第4のトランジスタN1、N2のゲート端子との間に配置される第5のトランジスタP4と、前記電源と前記グランドとの間に配置されて前記第1のトランジスタP1とともに第3のカレントミラー回路14を構成する第6のトランジスタP5と、前記第6のトランジスタとグランドとの間に配置されて前記電源から前記第6のトランジスタを通して流れる電流に基づいて電荷が充電されるコンデンサC1と、前記第6のトランジスタとグランドとの間で前記コンデンサに並列配置されて前記コンデンサから電荷を放電するための第1の抵抗素子R3aとを備え、前記第1の抵抗素子による放電により前記コンデンサのプラス電極側電位が第1閾値未満であるときに前記プラス電極側電位に基づいて前記第5のトランジスタP4がオンして前記電源から前記第5のトランジスタP4を通してスタートアップ電流を前記第3、第4のトランジスタN1、N2のゲート端子に流して前記第1、第2のカレントミラー回路の作動を開始させ、前記充電により前記コンデンサのプラス電極側電位が前記第1閾値以上であるときには前記プラス電極側電位に基づいて前記第5のトランジスタP4がオフするスタートアップ回路120と、前記第1、第2、第5、第6のトランジスタP1、P2、P4、P5の電源側端子と前記電源との間を接続或いは開放するスイッチ素子P6を備え、前記電源から出力される電源電圧が第2閾値未満であるときには前記スイッチ素子P6により前記電源と前記第1、第2、第5、第6のトランジスタP1、P2、P4、P5の電源側端子との間を開放させ、前記電源電圧が第2閾値以上になると前記スイッチ素子により前記電源と前記第1、第2、第5、第6のトランジスタの電源側端子との間を接続させる電源電圧判定回路130、130aとを備え、前記第2閾値は、前記第1のトランジスタP1においてオフからオンに移行させるためのゲート電圧の閾値以上に設定されていることを特徴とする。ここで、第1のトランジスタP1のゲート電圧とは、第1のトランジスタP1のゲート端子とグランドとの間の電圧のことである。請求項1に記載の発明によれば、電源電圧が第2閾値に到達する前には、スイッチ素子P6により電源と第6のトランジスタP5の電源側端子との間を開放させている。このため、電源電圧が第2閾値に到達する前に、第1の抵抗素子R3によってコンデンサから電荷を放出させてコンデンサのプラス電極側電位を第1閾値未満にすることができる。これにより、電源電圧が第2閾値に到達して、スイッチ素子が電源と第5のトランジスタP4の電源側端子との間を接続すると、第5のトランジスタP4がオンして、電源から第5のトランジスタP4を通してスタートアップ電流を第3、第4のトランジスタN1、N2のゲート端子に流すことができる。したがって、第1、第2のカレントミラー回路の作動を確実に起動させることができる。このため、バンドギャップ基準電圧回路を確実に起動させることできる。請求項2に記載の発明では、前記スイッチ素子P6は、第7のトランジスタP6であり、前記電源電圧判定回路130は、前記電源とグランドとの間に配置されて、電源側端子が前記第7のトランジスタP6のゲート端子に接続される第8のトランジスタN5と、前記電源とグランドとの間に直列接続される第2、第3の抵抗素子R7、R6を備え、前記電源電圧を前記第2、第3の抵抗素子により分圧した分圧電圧を前記第2、第3の抵抗素子の間の共通接続端子50から前記第8のトランジスタN5のゲート端子に与える分圧回路15とを備え、前記電源電圧が前記第2閾値以上になると、前記第8のトランジスタN5が前記分圧回路15の出力電圧に基づきオンすることにより、前記第7のトランジスタP6のゲート端子の電位が低下して前記第7のトランジスタP6が前記電源と前記第1、第2、第5、第6のトランジスタP1、P2、P4、P5の電源側端子との間を接続させることを特徴とする。請求項3に記載の発明では、前記スイッチ素子P6は、第7のトランジスタP6であり、前記電源電圧判定回路130aは、前記電源とグランドとの間に配置されて、電源側端子が前記第7のトランジスタP6のゲート端子に接続される第8のトランジスタN5と、前記電源とグランドとの間に配置されて、ゲート端子がグランドに接続される第9のトランジスタP1’と、前記第9のトランジスタP1’とグランドとの間に配置される第2の抵抗素子R6とを備え、前記電源電圧が前記第2閾値以上になると前記第9のトランジスタP1’がオンして、前記第9のトランジスタP1’のグランド側端子と前記第2の抵抗素子R6との間の共通接続端子50から出力される電圧に応じて前記第8のトランジスタN5がオンすることにより、前記第7のトランジスタP6のゲート端子の電位が低下して前記第7のトランジスタP6が前記電源と前記第1、第2、第5、第6のトランジスタP1、P2、P4、P5の電源側端子との間を接続させることを特徴とする。請求項4に記載の発明では、前記第1のトランジスタP1をオフからオンに移行させるための前記ゲート電圧の閾値と、前記第9のトランジスタP1’をオフからオンに移行させるための前記ゲート電圧の閾値とが互いに同一になっていることを特徴とする。請求項5に記載の発明では、前記第1、第9のトランジスタP1、P1’は、互いにトラジスタサイズが同一に設定されることにより、前記第1のトランジスタP1の前記ゲート電圧の閾値と前記第9のトランジスタP1’の前記ゲート電圧の閾値とが互いに同一になっていることを特徴とする。請求項5に記載の発明によれば、第1、第9のトランジスタは、互いにトラジスタサイズが同一に設定されている。このため、第1、第9のトランジスタは、互いに同様な特性となる。このため、第1、第9のトランジスタのゲート電圧の閾値は、温度変化により、それぞれ変化するものの、第1、第9のトランジスタのゲート電圧の閾値は、同様に変化する。このため、電源電圧が第2閾値以上であるか否かの判定において、温度変化が影響され難くすることができる。請求項6に記載の発明では、第1、第2のトランジスタP1、P2がそれぞれのゲート端子を前記第2のトランジスタP2のグランド側端子に接続される第1のカレントミラー回路10と、前記第1のトランジスタP1とグランドとの間に配置される第3のトランジスタN1と、前記第2のトランジスタP2とグランドとの間に配置される第4のトランジスタN2とを備え、前記第3、第4のトランジスタがそれぞれのゲート端子を前記第3のトランジスタN1の電源側端子に接続される第2のカレントミラー回路11とを備え、前記第1、第2のカレントミラー回路の作動に基づき一定の基準電圧VREFを出力する電圧生成回路110と、電源と前記第3、第4のトランジスタN1、N2のゲート端子との間に配置される第5のトランジスタP4と、前記電源と前記グランドとの間に配置されて前記第1のトランジスタP1とともに第3のカレントミラー回路14を構成する第6のトランジスタP5と、前記第6のトランジスタとグランドとの間に配置されて前記電源から前記第6のトランジスタを通して流れる電流に基づいて電荷が充電されるコンデンサC1と、前記第6のトランジスタとグランドとの間で前記コンデンサに並列配置されて前記コンデンサから電荷を放電するための第1の抵抗素子R3aとを備え、前記第1の抵抗素子による放電により前記コンデンサのプラス電極側電位が第1閾値未満であるときに前記プラス電極側電位に基づいて前記第5のトランジスタP4がオンして前記電源から前記第5のトランジスタP4を通してスタートアップ電流を前記第3、第4のトランジスタN1、N2のゲート端子に流して前記第1、第2のカレントミラー回路の作動を開始させ、前記充電により前記コンデンサのプラス電極側電位が前記第1閾値以上であるときには前記プラス電極側電位に基づいて前記第5のトランジスタP4がオフするスタートアップ回路120と、前記電源から出力される電源電圧を第2、第3の抵抗素子R8、R9で分圧した分圧電圧を出力する分圧回路を備え、前記電圧生成回路から出力される基準電圧VREFよりも前記分圧回路の出力される分圧電圧が大きくなると、他の回路装置をリセットするために前記他の回路装置に出力する出力信号レベルをハイレベルおよびローレベルのうち一方から他方に変化させる比較回路21と、前記第1のトランジスタP1をオフからオンに移行させるためのゲート電圧の閾値よりも前記電源電圧が大きいか否かを判定する電源電圧判定回路130bと、前記第1のトランジスタP1のゲート電圧の閾値よりも前記電源電圧が小さいと前記電源電圧判定回路が判定したときには前記比較回路の出力信号レベルの変化をマスクし、前記第1のトランジスタP1のゲート電圧閾値よりも前記電源電圧が大きいと前記電源電圧判定回路が判定したときには前記比較回路の出力信号レベルの変化のマスクを停止するマスク制御回路22と、を備えることを特徴とする。請求項6に記載の発明によれば、第1のトランジスタP1のゲート電圧の閾値よりも電源電圧が小さいときには、比較回路の出力信号レベルの変化をマスクし、第1のトランジスタP1のゲート電圧閾値よりも電源電圧が大きいときには比較回路の出力信号レベルの変化のマスクを停止するので、比較回路の出力信号レベルの変化により他の回路装置を確実にリセットすることができる。請求項7に記載の発明では、前記電源電圧判定回路130bは、前記第1のトランジスタP1のゲート電圧の閾値よりも前記電源電圧が小さいときにハイレベル信号を出力し、前記第1のトランジスタP1のゲート電圧の閾値よりも前記電源電圧が大きいときにローレベル信号を出力するものであり、前記基準電圧VREFよりも前記電源電圧が大きくなると、前記他の回路装置をリセットするために、前記比較回路はその出力信号のレベルをハイレベルからローレベルに変化させるものであり、前記マスク制御回路は、前記電源電圧判定回路の出力信号と前記比較回路の出力信号とをOR演算するOR回路であり、前記電源電圧判定回路からハイレベル信号が出力されているときには前記OR回路の出力信号レベルを維持し、前記電源電圧判定回路からローレベル信号が出力され、かつ前記比較回路の前記出力信号レベルがハイレベルからローレベルに変化したときには前記OR回路がその出力信号レベルをハイレベルからローレベルに変化させて、この変化した前記OR回路の出力信号が前記他の回路装置に出力されるようになっていることを特徴とする。請求項8に記載の発明では、前記電源電圧判定回路130bは、前記第1のトランジスタP1のゲート電圧の閾値よりも前記電源電圧が小さいと判定したときにはローレベル信号を出力し、前記第1のトランジスタP1のゲート電圧の閾値よりも前記電源電圧が大きいと判定したときにはハイレベル信号を出力する判定回路と、前記判定回路からハイレベル信号が出力されるときローレベル信号を前記OR回路に出力し、前記判定回路からローレベル信号が出力されるときハイレベル信号を前記OR回路に出力するNOT回路20とを備えることを特徴とする。請求項9に記載の発明では、前記判定回路は、前記電源とグランドとの間を配置される第7のトランジスタP6と、前記第7のトランジスタP6とグランドとの間を配置される第4の抵抗素子R4aと、前記電源とグランドとの間を配置されて、電源側端子が前記第7のトランジスタP6のゲート端子に接続される第8のトランジスタN5と、前記電源とグランドとの間に配置されて、ゲート端子がグランドに接続される第9のトランジスタP1’と、前記第9のトランジスタP1’のグランド側端子とグランドとの間に配置される第5の抵抗素子R6とを備え、前記第9のトランジスタP1’をオフからオンに移行させるための前記ゲート電圧の閾値は、前記第1のトランジスタP1の前記ゲート電圧の閾値以上になっており、前記電源電圧が前記第9のトランジスタP1’のゲート電圧の閾値未満であるときには、前記第9のトランジスタP1’がオフし、前記第9のトランジスタP1’のグランド側端子と前記第5の抵抗素子R6との間の共通接続端子50から出力される電圧に応じて前記第8のトランジスタN5がオフすることにより前記第7のトランジスタP6をオフして、前記第7のトランジスタP6のグランド側端子と前記第2の抵抗素子R4aとの間の共通接続端子52からローレベル信号が前記NOT回路に出力され、前記電源電圧が前記第9のトランジスタP1’の前記ゲート電圧の閾値以上になると、前記第9のトランジスタP1’がオンし、前記第9のトランジスタP1’のグランド側端子と前記第5の抵抗素子R6との間の共通接続端子50から出力される電圧に応じて前記第8のトランジスタN5がオンすることにより、前記第7のトランジスタP6のゲート端子の電位を低下させて前記第7のトランジスタP6をオンして、前記第7のトランジスタP6のグランド側端子と前記第4の抵抗素子R4aとの間の共通接続端子52からハイレベル信号が前記NOT回路に出力されることを特徴とする。請求項10に記載の発明では、前記電圧生成回路110は、前記電源とグランドとの間に配置されて、前記第2のトランジスタP2とともに第4のカレントミラー回路13を構成する第10のトランジスタP3と、前記第10のトランジスタP3のグランド側端子とグランドとの間に配置される第7の抵抗素子R2と、前記第7の抵抗素子R2とグランドとの間に配置されるダイオードD1と、を備え、前記第10のトランジスタP3のグランド側端子とグランドとの間の共通接続端子62から前記基準電圧VREFが出力されることを特徴とする。ここで、第1、第2、第6、第9、第10のトランジスタP1、P2、P5、P1’、P3は、電源側端子に対するゲート端子の電位を低くするにつれて、電源側端子からグランド側に流す電流を増大させるように動作するものである。第3、第4のトランジスタN1、N2は、グランド側端子に対するゲート端子の電位を高くするにつれて、電源側端子からグランド側に流す電流を増大させるように動作するものである。なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、説明の簡略化を図るべく、図中、同一符号を付してある。第1実施形態図1に本発明のバンドギャップ基準電圧回路100の第1実施形態の電気回路構成を示す。図1のバンドギャップ基準電圧回路100は、一定の基準電圧VREFを出力するもので、電圧生成回路110、スタートアップ回路120、および電源電圧判定回路130を備える。電圧生成回路110は、pMOSトランジスタP1、P2、P3、nMOSトランジスタN1、N2、N3、N4、抵抗素子R1、R2、およびダイオードD1から構成される。pMOSトランジスタP1、nMOSトランジスタN3、およびnMOSトランジスタN1とは、電源Vddとグランドとの間で直列接続されている。pMOSトランジスタP2、nMOSトランジスタN4、nMOSトランジスタN1、および抵抗素子R1は、電源Vddとグランドと間で直列接続されている。pMOSトランジスタP1、P2は、互いのゲート端子がpMOSトランジスタP2のドレイン端子に共通接続されて、カレントミラー回路10を構成している。nMOSトランジスタN1、N2は、互いのゲート端子がnMOSトランジスタN1のドレイン端子に共通接続されてカレントミラー回路11を構成している。nMOSトランジスタN3、N4は、互いのゲート端子がnMOSトランジスタN3のドレイン端子に共通接続されてカレントミラー回路12を構成している。pMOSトランジスタP3、抵抗素子R2、およびダイオードD1は、電源Vddとグランドとの間で直列に接続されている。pMOSトランジスタP3およびpMOSトランジスタP2は、カレントミラー回路13を構成している。また、スタートアップ回路120は、カレントミラー回路11をスタートアップするためのものであって、pMOSトランジスタP4、P5、コンデンサC1、および抵抗素子R3aを備える。pMOSトランジスタP4は、電源VddとnMOSトランジスタN1、N2のゲート端子との間に配置されている。pMOSトランジスタP5は、電源VddとpMOSトランジスタP4のゲート端子との間に配置されている。pMOSトランジスタP5は、電圧生成回路110のpMOSトランジスタP1とともに、カレントミラー回路14を構成している。コンデンサC1および抵抗素子R3aは、pMOSトランジスタP4のゲート端子とグランドとの間にて並列に接続されている。さらに、電源電圧判定回路130は、pMOSトランジスタP6、nMOSトランジスタN5、抵抗素子R4a、R5、R6、R7から構成される。pMOSトランジスタP6は、電源VddとpMOSトランジスタP1、P2、P4、P5のソース端子との間を開放或いは接続するスイッチ素子である。nMOSトランジスタN5は、pMOSトランジスタP6のゲート端子とグランドとの間に配置されている。抵抗素子R5は、電源VddとnMOSトランジスタN5のドレイン端子との間に配置されている。抵抗素子R4aは、pMOSトランジスタP6のドレイン端子とグランドとの間に配置されている。抵抗素子R6、R7は、電源Vddとグランドとの間に直列接続されて分圧回路15を構成する。分圧回路15は、電源Vddの出力電圧以下、電源電圧というを抵抗素子R6、R7により分圧した分圧電圧を抵抗素子R6、R7の間の共通接続端子50から出力する。ここで、pMOSトランジスタP1においてオンからオフに移行するゲート電圧の閾値をVtp1とし、nMOSトランジスタN5においてオンからオフに移行するゲート電圧の閾値をVtn3し、抵抗素子R6の抵抗値をraとし、抵抗素子R7の抵抗値をrbとすると、Vtn3は、Vtp1を抵抗素子R6、R7により分圧した電圧{=Vtp1×ra/rarb}になる。pMOSトランジスタP1のゲート電圧は、ゲート端子とグランドとの間の電圧である。nMOSトランジスタN5のゲート電圧はゲート端子とグランドとの間の電圧である。このため、本実施形態では、後述するように、電源電圧がpMOSトランジスタP1のゲート電圧の閾値Vtp1第2閾値に到達すると、nMOSトランジスタN5がオンして、このnMOSトランジスタN5のオンがpMOSトランジスタP6をオフからオンに導くことになる。次に、本実施形態のバンドギャップ基準電圧回路100の作動について説明する。電源Vddがオンされると、電源電圧が徐々に上昇する。これに伴い、電源電圧がpMOSトランジスタP1のゲート電圧の閾値Vtp1第2閾値に到達すると、電源電圧判定回路130bでは、分圧回路15の共通接続端子50の出力電圧によってnMOSトランジスタN5がオンする。このため、電源Vddから抵抗素子R5およびnMOSトランジスタN5を通してグランドに電流が流れる。これに伴い、nMOSトランジスタN5のドレイン端子と抵抗素子R5との間の共通接続端子51の電位が低下する。したがって、pMOSトランジスタP6がオンする。すなわち、電源電圧が閾値Vtp1第2閾値に到達したと判定することになる。このため、電源VddとpMOSトランジスタP1、P2、P4、P5のソース端子との間を接続する。よって、電源電圧からpMOSトランジスタP6のオン電圧を引いた電圧=電源電圧-オン電圧が共通接続端子52とグランドとの間に与えられることになる。共通接続端子52は、電源VddとpMOSトランジスタP1、P2、P4、P5のソース端子との間の共通接続端子である。このとき、スタートアップ回路120のコンデンサC1の電荷が抵抗素子R3aによりグランド側に放出された状態でコンデンサC1のプラス電極の電位がpMOSトランジスタP4の閾値よりも低くなっていると、pMOSトランジスタP4がオンする。pMOSトランジスタP4の閾値は、pMOSトランジスタP4においてオフからオンに移行するゲート端子の電位である。このようにpMOSトランジスタP4がオンすると、電源VddからpMOSトランジスタP4、P6を通してnMOSトランジスタN1、N2のゲート端子にスタートアップ電流が流れる。これに伴い、nMOSトランジスタN1、N2のゲート端子の電位が上昇する。このため、nMOSトランジスタN1、N2がそれぞれオンする。ここで、nMOSトランジスタN1のオンに伴って、nMOSトランジスタN3がオンし、nMOSトランジスタN2のオンに伴って、nMOSトランジスタN4がオンする。さらに、nMOSトランジスタN3のオンに伴って、pMOSトランジスタP1がオンし、nMOSトランジスタN4のオンに伴って、pMOSトランジスタP2がオンする。このようにpMOSトランジスタP1、P2およびnMOSトランジスタN1、N2、N3、N4がオンすることにより、カレントミラー回路10、11、12がそれぞれ作動する。カレントミラー回路10は、電流I1が電流I2に対する一定比率で流れるように作動する。カレントミラー回路11は、電流I2が電流I1に対する一定比率で流れるように作動する。電流I2は、電源VddからpMOSトランジスタP6、P2、nMOSトランジスタN4、N2、および抵抗素子R1を通してグランドに流れる電流である。電流I1は、電源VddからpMOSトランジスタP6、P1、およびnMOSトランジスタN3、N1を通してグランドに流れる電流である。このようなカレントミラー回路10、11の作動により、電流I1の電流値と電流I2の電流値とが平衡状態になる。このため、電源電圧が変動しても、電流I2の値は一定値に近づくことになる。ここで、pMOSトランジスタP2、P3は、カレントミラー回路13を構成している。このため、pMOSトランジスタP3によって、電流I3の値を一定値に近づけるように作動する。電流I3は、電源VddからpMOSトランジスタP3、抵抗素子R2およびダイオードD1を通してグランドに流れる電流である。ここで、抵抗素子R2は、温度上昇に伴って抵抗値が高くなる特性を有する。ダイオードD1は、温度上昇に伴って順方向電圧が低くなる特性を有する。このため、抵抗素子R2およびダイオードD1を直列接続することにより、温度による電流I3の変動を抑制することができる。しかし、抵抗素子R2は、温度と抵抗値との間の特性が電流I3によって異なる。電流I1と電流I3とは、カレントミラー回路13の作動によって一定比率で流れる。そこで、温度による電流I3の変動を抑制するために、抵抗素子R1の抵抗値の設定によって電流I3を調整することにより、抵抗素子R2における温度と抵抗値との間の特性を適正な特性に近づける。このように、抵抗素子R1、R2およびダイオードD1によって、温度変化に関わらず、電流I3の値は一定になる。このため、pMOSトランジスタP3のドレイン端子と抵抗素子R2との間の共通接続端子60から一定の基準電圧VREFが出力される。一方、pMOSトランジスタP1、P5がカレントミラー回路14として作動する。このため、トランジスタP5のドレイン電流が電流I1に対する一定比率で流れる。トランジスタP5のドレイン電流は、電源VddからpMOSトランジスタP6、P5を通してコンデンサC1のプラス電極側に流れる電流である。このようなドレイン電流がコンデンサC1のプラス電極側に流れるので、コンデンサC1のプラス電極の電位が時間経過に伴って徐々に上昇する。その後、コンデンサC1のプラス電極の電位がpMOSトランジスタP4の閾値以上になると、pMOSトランジスタP4がオフする。次いで、電源Vddがオフされると、pMOSトランジスタP6によって、電源VddとpMOSトランジスタP1、P2、P4、P5のソース端子との間が開放される。このような電源Vddのオン、オフを繰り返して、コンデンサC1に十分な電荷が蓄えられた状態で電源Vddが中間電圧から起動する。このとき、電源電圧がpMOSトランジスタP1のゲート電圧の閾値よりも低いときには、分圧回路15の共通接続端子50から出力電圧によってnMOSトランジスタN5がオフして、共通接続端子51の電位がpMOSトランジスタP6のゲート端子の電位の閾値よりも高い状態にある。pMOSトランジスタP6のゲート端子の電位の閾値は、pMOSトランジスタP6においてオフからオンに移行するゲート端子の電位である。このため、pMOSトランジスタP6がオフする。すなわち、電源電圧がpMOSトランジスタP1のゲート電圧の閾値Vtp1第2閾値未満であると判定されることになる。よって、pMOSトランジスタP6によって、電源VddとpMOSトランジスタP1、P2、P4、P5のソース端子との間が開放されている。このため、コンデンサC1に電荷が蓄えられた状態で電源Vddが起動しても、その起動後にてコンデンサC1からの電荷が抵抗素子R3aを介してグランドに放出される。よって、電源電圧がpMOSトランジスタP1のゲート電圧の閾値に到達する前に、コンデンサC1のプラス電極の電位をpMOSトランジスタP4の閾値未満にすることができる。したがって、電源電圧がpMOSトランジスタP1のゲート電圧の閾値に到達して、pMOSトランジスタP6によって、電源VddとpMOSトランジスタP1、P2、P4、P5のソース端子との間を接続すると、共通接続端子52とグランドとの間において、電源電圧からpMOSトランジスタP6のオン電圧を引いた電圧が与えられる。これに伴い、pMOSトランジスタP4がオンして、電源VddからpMOSトランジスタP6、P4を通してnMOSトランジスタN1、N2のゲート端子にスタートアップ電流が流れる。このため、カレントミラー回路10が起動する。よって、カレントミラー回路11、12、13がそれぞれ起動することになる。このため、共通接続端子60から一定の基準電圧VREFが出力される。以上説明した本実施形態によれば、電源電圧がpMOSトランジスタP1のゲート電圧の閾値に到達する前には、pMOSトランジスタP6により電源VddとpMOSトランジスタP5のソース端子との間を開放させている。このため、電源電圧がpMOSトランジスタP1のゲート電圧の閾値に到達する前に、抵抗素子R3aによってコンデンサC1から電荷を放出させて、コンデンサC1のプラス電極の電位をpMOSトランジスタP4の閾値未満にすることができる。ここで、電源電圧判定回路130を用いていない特許文献1のパワーオンリセット回路では、上述の如く、コンデンサC1に十分に電荷が蓄えられた状態で電源Vddが中間電圧から起動すると、pMOSトランジスタP4のオフ状態が維持されてスタートアップ電流をnMOSトランジスタN1、N2のゲート端子に流すことができない場合がある。このため、カレントミラー回路10、11、12、13の起動に遅れが生じる。このため、共通接続端子60から基準電圧VREFの値が一定値目標値に到達するのに遅れが生じることになる図2参照。これに対して、本実施形態では、上述の如く、電源電圧がpMOSトランジスタP1のゲート電圧の閾値に到達する前に、抵抗素子R3aによってコンデンサC1から電荷を放出させて、コンデンサC1のプラス電極の電位をpMOSトランジスタP4の閾値未満にすることができる。これにより、電源電圧がpMOSトランジスタP1のゲート電圧の閾値に到達してpMOSトランジスタP6が電源VddとpMOSトランジスタP4のソース端子との間を接続すると、pMOSトランジスタP4がオンして、電源VddからpMOSトランジスタP6、P4を通してスタートアップ電流をnMOSトランジスタN1、N2のゲート端子に流すことができる。よって、カレントミラー回路10、11、12、13を起動させることができる。これにより、電圧発生回路110を確実に起動させることできる。以上により、電源Vddのオン、オフを繰り返して、コンデンサC1に十分な電荷が蓄えられた状態で電源Vddが中間電圧から起動しても、バンドギャップ基準電圧回路100を確実に起動させることができる図3参照。図3には、電源電圧がpMOSトランジスタP1のゲート電圧の閾値図中P1の閾値電圧と記す以上になると、pMOSトランジスタP6がオフからオンに変化して、共通接続端子52とグランドとの間の電圧が上昇し始めるとともに、共通接続端子60から出力される基準電圧VREFが上昇し始める例が示されている。本実施形態では、カレントミラー回路10、11の間において、nMOSトランジスタN3、N4から構成されるカレントミラー回路12を用いている。このため、pMOSトランジスタP1、P2のドレイン端子の電位を一定に近づけることができる。このため、電流I1と電流I2とがより高精度な平衡状態になるので、共通接続端子60から出力される基準電圧VREFの値をより高精度に安定化させることができる。第2実施形態上述の第1実施形態では、nMOSトランジスタN5がオンすることにより、pMOSトランジスタP6をオフからオンに導くようにした例について説明したが、これに代えて、本第2実施形態では、pMOSトランジスタP1と同一のトランジスタサイズであるpMOSトランジスタP1’がオンすることにより、nMOSトランジスタN5およびpMOSトランジスタP6をオフからオンに導くようにする例について説明する。図4に本実施形態のバンドギャップ基準電圧回路100の回路構成を示す。バンドギャップ基準電圧回路100は、電圧生成回路110、スタートアップ回路120、および電源電圧判定回路130aを備える。ここで、図4の電圧生成回路110は、図1の電圧生成回路110と同一であり、図4のスタートアップ回路120は、図1のスタートアップ回路120と同一である。そこで、電圧生成回路110、およびスタートアップ回路120の説明を省略する。図4の電源電圧判定回路130aは、pMOSトランジスタP1’とともに、pMOSトランジスタP6、nMOSトランジスタN5、抵抗素子R4a、R5、R6を備える。pMOSトランジスタP1’は、図1の電源電圧判定回路130aの抵抗素子R7に代えて配置されている。pMOSトランジスタP1’はそのゲート端子がグランドに接続されている。pMOSトランジスタP1、P1’は、互いに同一のトランジスタサイズのトランジスタである。このため、pMOSトランジスタP1、P1’は、互いにゲート電圧の閾値が同一である。ここで、ゲート電圧とは、pMOSトランジスタP1P1’においてゲート端子とグランドとの間の電圧である。ゲート電圧の閾値とは、pMOSトランジスタP1P1’においてオフからオンに移行するためのゲート電圧の閾値である。このため、pMOSトランジスタP1’は、電源電圧がpMOSトランジスタP1のゲート電圧の閾値Vtp1よりも高いか否かを判定する役割を果たすことになる。次に、本実施形態のバンドギャップ基準電圧回路100の作動について説明する。まず、電源Vddがオンされて、電源電圧がpMOSトランジスタP1の閾値Vtp1第2閾値よりも高くなると、pMOSトランジスタP1’がオンする。このため、電源VddからpMOSトランジスタP1’および抵抗素子R6を通してグランドに電流が流れる。したがって、抵抗素子R6とnMOSトランジスタN5のゲート端子との間の共通接続端子50の電位が上昇する。よって、nMOSトランジスタN5がオンして、nMOSトランジスタN5のドレイン端子とpMOSトランジスタP6のゲート端子との間の共通接続端子51の電位が低下する。これに伴い、pMOSトランジスタP6がオンする。このため、電源VddとpMOSトランジスタP1、P2、P4、P5のソース端子との間を接続する。よって、電源電圧からpMOSトランジスタP6のオン電圧を引いた電圧=電源電圧-オン電圧が共通接続端子52とグランドとの間に与えられることになる。以降、上述の第1本実施形態と同様に作動する。以上説明した本実施形態によれば、pMOSトランジスタP1’はそのゲート端子がグランドに接続されている。これに加えて、pMOSトランジスタP1、P1’は、互いにゲート電圧の閾値が同一である。このため、電源Vddがオンされて電源電圧がpMOSトランジスタP1のゲート電圧の閾値よりも高くなると、pMOSトランジスタP1’、nMOSトランジスタN5、およびpMOSトランジスタP6がオンする。このため、pMOSトランジスタP6が電源VddとpMOSトランジスタP1、P2、P4、P5のソース端子との間を接続する。これにより、上述の第1本実施形態と同様の効果が得られる。上述の第1本実施形態では、電源電圧がpMOSトランジスタP1のゲート電圧の閾値よりも高くなると、nMOSトランジスタN5がオンする。すなわち、nMOSトランジスタN5のオン、オフにより、電源電圧がpMOSトランジスタP1のゲート電圧の閾値よりも高いか否かを判定することになる。このため、電源電圧の判定精度がnMOSトランジスタN5のゲート電圧の閾値の精度により大きく依存する。ここで、温度変化により、nMOSトランジスタN5はその閾値が変化する。このため、温度変化が電源電圧の判定精度に大きく影響することになる。これに対して、本実施形態では、電源電圧がpMOSトランジスタP1の閾値よりも高いか否かを判定するために、pMOSトランジスタP1と同一のトランジスタサイズであるpMOSトランジスタP1’を用いる。このため、pMOSトランジスタP1、P1’に対して温度変化により同様の影響が加わる。よって、温度変化によりpMOSトランジスタP1のゲート電圧の閾値が変動しても、pMOSトランジスタP1’のゲート電圧の閾値もpMOSトランジスタP1と同様に変動する。このため、電源電圧の判定精度が温度変化により影響されることを抑制することができる。第3実施形態図5に本発明のパワーオンリセット回路100Aの第3実施形態を示す。図5はパワーオンリセット回路100Aの回路構成を示す回路図である。パワーオンリセット回路100Aは、電圧生成回路110、スタートアップ回路120、電源電圧判定回路130b、コンパレータ21、OR回路22、および抵抗素子R8、R9を備える。図5の電圧生成回路110は、図4図1の電圧生成回路110と同一であり、図5のスタートアップ回路120は、図4図1のスタートアップ回路120と同一である。そこで、電圧生成回路110、およびスタートアップ回路120の説明を省略する。これに加えて、図5の電源電圧判定回路130bは、図4の電源電圧判定回路130aにNOT回路20を追加したものである。NOT回路20は、共通接続端子52の出力信号をNOT演算してその演算結果としてハイレベル信号或いはローレベル信号を出力する。抵抗素子R8、R9は、電源Vddとグランドとの間に直列接続されて分圧回路を構成する。分圧回路は、電源電圧を抵抗素子R8、R9により分圧した分圧電圧を抵抗素子R8、R9の共通接続端子70から出力する。コンパレータ21は、その非反転入力端子に入力される基準電圧VREFと反転入力端子-に入力される電圧との比較に応じて、ハイレベル信号、或いはローレベル信号を出力する。コンパレータ21の反転入力端子-には、共通接続端子70から出力される分圧電圧が付与される。OR回路22は、コンパレータ21の出力信号とNOT回路20の出力信号とを用いてOR演算してその演算結果としてハイレベル信号或いはローレベル信号を出力する。次に、本実施形態のパワーオンリセット回路100Aの作動について説明する。まず、電源Vddがオンされて、電源電圧がpMOSトランジスタP1のゲート電圧の閾値よりも低いとき、pMOSトランジスタP1’がオフする。すると、共通接続端子50の電位は、nMOSトランジスタN5のゲート電圧の閾値よりも低くなる。よって、nMOSトランジスタN5がオフして、nMOSトランジスタN5のドレイン端子と抵抗素子R5との間の共通接続端子51の電位がpMOSトランジスタP6の閾値よりも高くなる。これに伴い、pMOSトランジスタP6がオフする。このため、pMOSトランジスタP6と抵抗素子R4aとの間の共通接続端子52からローレベル信号がNOT回路20に出力される。これに伴い、NOT回路20はハイレベル信号をOR回路22に出力する。このとき、電圧生成回路110およびスタートアップ回路120には、電源電圧が加わるものの、上述の如く、電源電圧がpMOSトランジスタP1のゲート電圧の閾値よりも低いため、pMOSトランジスタP1がオフする。このため、カレントミラー回路10、11、12、13の作動が停止している。これに伴い、電圧生成回路110の共通接続端子60から、本来出力されるべき一定の基準電圧VREFが出力されない。このため、コンパレータ21は、抵抗素子R8、R9の間の共通接続端子70から出力される電圧と共通接続端子62から出力される電圧との比較に応じてハイレベル或いはローレベルを出力する。これに対して、OR回路22には、上述の如く、NOT回路20からハイレベル信号が与えられるので、コンパレータ21の出力信号レベルに関係なく、OR回路22はハイレベル信号を出力する。このため、コンパレータ21の出力信号レベルがハイレベルからローベル信号に変化しても、OR回路22の出力信号のレベルがハイレベルを維持する。その後、電源電圧がpMOSトランジスタP1のゲート電圧の閾値よりも高くなると、pMOSトランジスタP1’がオンする。このため、共通接続端子50から出力される電圧は、nMOSトランジスタN5のゲート電圧の閾値よりも高くなる。よって、nMOSトランジスタN5がオンして、nMOSトランジスタN5のドレイン端子と抵抗素子R5との間の共通接続端子51から出力される電圧がpMOSトランジスタP6のゲート電圧の閾値よりも低くなる。これに伴い、pMOSトランジスタP6がオンする。このため、pMOSトランジスタP6と抵抗素子R4aとの間の共通接続端子52からハイレベル信号がNOT回路20に出力される。これに伴い、NOT回路20はローレベル信号をOR回路22に出力する。ここで、本実施形態の電圧生成回路110のpMOSトランジスタP1、P2、P4、P5のソース端子は、電源Vddに直接接続されている。このため、コンデンサC1のプラス電極の電位がトランジスタP4のゲート端子の閾値よりも低い場合には、電源電圧の上昇に伴って、トランジスタP4がオンするので、電源VddからpMOSトランジスタP4、P6を通してnMOSトランジスタN1、N2のゲート端子にスタートアップ電流を流すことができる。このため、カレントミラー回路10、11、12の作動が開始される。一方、コンデンサC1のプラス電極の電位がトランジスタP4の閾値よりも高くてトランジスタP4がオフしている場合でも、電源電圧がpMOSトランジスタP1のゲート電圧の閾値よりも高くなると、pMOSトランジスタP1、P2がオンする。このため、電源VddからpMOSトランジスタP1を通してnMOSトランジスタN3、N4のゲート端子に電流が流れる。このため、nMOSトランジスタN3、N4のゲート端子の電位が上昇する。よって、nMOSトランジスタN3、N4がオンする。すると、電源VddからpMOSトランジスタP1およびnMOSトランジスタN3を通してnMOSトランジスタN1のゲート端子に電流が流れる。このため、nMOSトランジスタN1、N2のゲート端子の電位が上昇する。よって、nMOSトランジスタN1、N2がオンする。このように、pMOSトランジスタP1、P2、nMOSトランジスタN3、N4、N1、N2がオンすることにより、カレントミラー回路10、11、12の作動が開始される。このようにカレントミラー回路10、11、12の作動が開始されるので、カレントミラー回路13が作動を開始する。このため、共通接続端子62から一定の基準電圧VREFがコンパレータ21に出力される。ここで、コンパレータ21は、共通接続端子62から一定の基準電圧VREFと抵抗素子R8、R9の間の共通接続端子70から出力される分圧電圧とを比較する。ここで、抵抗素子R8、R9の間の共通接続端子62から出力される分圧電圧が基準電圧VREFによりも高くなると、コンパレータ21の出力信号レベルがハイレベルからローレベルに移行する。これに伴い、他の装置をリセットするために、OR回路22の出力信号レベルがハイレベルからローレベルに移行する。すなわち、OR回路22は、他の装置をリセットするためにリセット信号を他の装置に出力することになる。以上説明した本実施形態によれば、電源電圧がpMOSトランジスタP1のゲート電圧の閾値よりも低いとき、コンパレータ21の出力信号レベルがハイレベルからローベル信号に変化しても、OR回路22の出力信号レベルがハイレベルを維持する。このことにより、OR回路22はその出力信号レベルがハイレベルからローレベルに移行することをマスクすることになる。その後、電源電圧がpMOSトランジスタP1のゲート電圧の閾値よりも高くなり、コンパレータ21の出力信号レベルがハイレベルからローレベルに移行すると、OR回路22の出力信号レベルがハイレベルからローレベルに移行する。このことにより、OR回路22は、その出力信号レベルがハイレベルからローレベルへの移行をマスクすることを停止することになる。以上によれば、電源電圧がpMOSトランジスタP1のゲート電圧の閾値よりも低いとき、OR回路22からリセット信号を他の装置に出力されることがOR回路22によりマスクされる。そして、電源電圧がpMOSトランジスタP1のゲート電圧の閾値よりも高くなると、OR回路22がリセット信号の出力のマスクを停止することになる。これにより、OR回路22の出力信号の変化により、他の装置を確実にリセットすることができる。他の実施形態上述の第1の実施形態では、電源電圧がpMOSトランジスタP1のゲート電圧の閾値に到達すると、pMOSトランジスタP6がオンする例について説明したが、これに代えて、pMOSトランジスタP1の閾値Vtp1よりも所定電圧ΔVだけ高い電圧=Vtp1ΔVに電源電圧が到達すると、pMOSトランジスタP6がオンするようにしてもよい。上述の第2、第3の実施形態では、pMOSトランジスタP1のゲート電圧の閾値とpMOSトランジスタP1’のゲート電圧の閾値とそれぞれを同一にした例について説明したが、これに代えて、pMOSトランジスタP1のゲート電圧の閾値に比べてpMOSトランジスタP1’のゲート電圧の閾値を大きくするようにしてもよい。例えば、pMOSトランジスタP1のゲート電圧の閾値Vtp1よりも所定電圧ΔVだけ高い電圧=Vtp1ΔVをpMOSトランジスタP1’のゲート電圧の閾値としたときには、電源電圧が電圧=Vtp1ΔVに到達すると、pMOSトランジスタP1’、nMOSトランジスタN5、およびpMOSトランジスタP6がそれぞれオンすることになる。上述の第1、第2の実施形態では、スイッチ素子としてpMOSトランジスタP6を用いた例について説明したが、これに限らず、スイッチ素子として、サイリスタ、絶縁ゲートバイポーラトランジスタIGBTなどの各種の半導体スイッチ素子を用いてもよく、或いは機械式リレースイッチを用いてもよい。上述の第3の実施形態では、他の装置をリセットするために、OR回路22の出力信号レベルをハイレベルからローレベルに変化させる例について説明したが、これに代えて、他の装置をリセットするために、OR回路22の出力信号レベルをローレベルからハイレベルに変化させるようにしてもよい。上述の第1、第2、第3の実施形態では、第1、第2、第10、第6のトランジスタP1、P2、P3、P5として、pMOSトランジスタを用いた例について説明したが、これに限らず、第1、第2、第5、第6のトランジスタP1、P2、P4、P5として、PNP型トランジスタを用いてよい。上述の第1、第2、第3の実施形態では、第3、第4のトランジスタN1、N2としてnMOSトランジスタを用いた例について説明したが、これに限らず、第3、第4のトランジスタN1、N2としてNPN型トランジスタを用いてもよい。上述の第3の実施形態では、第9のトランジスタP1’としてpMOSトランジスタを用いた例について説明したが、これに限らず、第9のトランジスタP1’としてPNP型トランジスタを用いてよい。上述の第3の実施形態では、バンドギャップ基準電圧回路をパワーオンリセット回路に適用した例について説明したが、これに代えて、バンドギャップ基準電圧回路をパワーオンリセット回路以外の回路に適用してもよい。各実施形態および特許請求の範囲の対応関係次に、上記第1、第2の実施形態の構成要素と請求項1~5に記載の特許請求の範囲との対応関係について説明する。まず、pMOSトランジスタP1は、第1のトランジスタに対応し、pMOSトランジスタP2は、第2のトランジスタに対応し、nMOSトランジスタN1は、第3のトランジスタに対応し、nMOSトランジスタN2は、第4のトランジスタに対応し、pMOSトランジスタP4は、第5のトランジスタに対応し、pMOSトランジスタP5は、第6のトランジスタに対応し、pMOSトランジスタP6は、スイッチ素子或いは、第7のトランジスタに対応し、nMOSトランジスタN5は、第8のトランジスタに対応する。また、カレントミラー回路10は、第1のカレントミラー回路に対応し、カレントミラー回路11は、第2のカレントミラー回路に対応する。さらに、抵抗素子R3aは、第1の抵抗素子に対応し、抵抗素子R6は、第2の抵抗素子に対応し、抵抗素子R7は、第3の抵抗素子に対応する。次に、上記第3実施形態の構成要素との構成と請求項6~10に記載の特許請求の範囲との対応関係について説明する。まず、pMOSトランジスタP1は、第1のトランジスタに対応し、pMOSトランジスタP2は、第2のトランジスタに対応し、nMOSトランジスタN1は、第3のトランジスタに対応し、nMOSトランジスタN2は、第4のトランジスタに対応し、pMOSトランジスタP4は、第5のトランジスタに対応し、pMOSトランジスタP5は、第6のトランジスタに対応し、抵抗素子R3aは、第1の抵抗素子に対応し、pMOSトランジスタP6は、第7のトランジスタに対応し、nMOSトランジスタN5は、第8のトランジスタに対応し、pMOSトランジスタP1’は、第9のトランジスタに対応し、pMOSトランジスタP3は、第10のトランジスタに対応する。また、カレントミラー回路10は、第1のカレントミラー回路に対応し、カレントミラー回路11は、第2のカレントミラー回路に対応し、カレントミラー回路14は、第3のカレントミラー回路に対応し、カレントミラー回路13は、第4のカレントミラー回路に対応する。さらに、抵抗素子R3aは、第1の抵抗素子に対応し、抵抗素子R8は、第2の抵抗素子に対応し、抵抗素子R9は、第3の抵抗素子に対応し、抵抗素子R4aは、第4の抵抗素子に対応し、抵抗素子R6は、第5の抵抗素子に対応し、抵抗素子R2は、第7の抵抗素子に対応する。次に、特許請求の範囲のトランジスタの端子と上記第1~第3の実施形態のトランジスタの端子との対応関係について説明する。ここで、特許請求の範囲における第1、第2、第5、第6のトランジスタP1、P2、P4、P5の電源側端子は、それぞれ対応するpMOSトランジスタのソース端子に相当し、第1のトランジスタのグランド側端子は、pMOSトランジスタP1のドレイン端子に相当し、第2のトランジスタのグランド側端子は、pMOSトランジスタP2のドレイン端子に対応し、第3のトランジスタの電源側端子は、nMOSトランジスタN1のドレイン端子に対応し、第7のトランジスタのグランド側端子は、pMOSトランジスタP6のドレイン端子に対応し、第8のトランジスタの電源側端子は、nMOSトランジスタN5のドレイン端子に対応し、第9のトランジスタのグランド側端子は、pMOSトランジスタP1’のドレイン端子に対応する。