"光電変換素子と信号蓄積回路を含む画素が行列状に配置され、2行以上にまたがる範囲内の複数の画素が同一のグループを形成している画素部と、同一のグループにおいて信号を読み出す対象となる複数の光電変換素子と、前記複数の光電変換素子が構成する配列の行数よりも少ない行数の配列を構成する前記同一のグループ内の複数の信号蓄積回路とを対応付け、前記複数の光電変換素子で発生した信号を、それぞれの前記光電変換素子に対応付けられた前記信号蓄積回路に転送し、前記信号蓄積回路に蓄積された信号を行毎に出力する制御を行う制御部と、を有する固体撮像装置。前記制御部は、同一のグループにおいて信号を読み出す対象となる複数の第1の光電変換素子と、前記複数の第1の光電変換素子が構成する配列の行数よりも少ない行数の配列を構成する前記同一のグループ内の複数の第1の信号蓄積回路とを対応付け、前記複数の第1の光電変換素子で発生した信号を、それぞれの前記複数の第1の光電変換素子に対応付けられた前記第1の信号蓄積回路に転送し、前記同一のグループにおいて前記複数の第1の光電変換素子以外の複数の第2の光電変換素子と、前記複数の第2の光電変換素子が構成する配列の行数よりも少ない行数の配列を構成する前記同一のグループ内の複数の第2の信号蓄積回路とを対応付け、前記複数の第2の光電変換素子で発生した信号を、それぞれの前記複数の第2の光電変換素子に対応付けられた前記第2の信号蓄積回路に転送し、前記第1の信号蓄積回路に蓄積された信号を行毎に出力する制御を行うことを特徴とする請求項1に記載の固体撮像装置。前記制御部は、前記第2の信号蓄積回路に蓄積された信号の出力を行わないことを特徴とする請求項2に記載の固体撮像装置。前記制御部は、前記複数の光電変換素子と前記複数の信号蓄積回路のうち1つの前記信号蓄積回路とを対応付け、前記複数の光電変換素子で発生した信号を、前記複数の光電変換素子に対応付けられた1つの前記信号蓄積回路に転送することを特徴とする請求項1に記載の固体撮像装置。前記制御部は、前記複数の光電変換素子で発生した信号を加算した信号を、前記複数の光電変換素子に対応付けられた1つの前記信号蓄積回路に転送することを特徴とする請求項4に記載の固体撮像装置。前記光電変換素子は、複数の色のうちのいずれかの色に対応する信号を発生し、加算される信号は同色の信号であることを特徴とする請求項5に記載の固体撮像装置。前記画素の配列は、2種類の緑色Gr,Gb、赤色Rr、青色Bbで構成されるベイヤ配列に対応しており、前記制御部は、同一のグループにおいて信号を読み出す対象となる2行2列に配置された前記光電変換素子と、前記同一のグループ内の1行4列に配置された前記信号蓄積回路とを対応付け、2行2列に配置された前記光電変換素子で発生した信号を、それぞれの前記光電変換素子に対応付けられた、1行4列に配置された前記信号蓄積回路に転送し、前記信号蓄積回路に蓄積された信号を行毎に出力する制御を行うことを特徴とする請求項1に記載の固体撮像装置。2行2列に配置された前記光電変換素子は、第1の行に配置されたGr,Rrに対応する2つの前記光電変換素子と、第2の行に配置されたBb,Gbに対応する2つの前記光電変換素子とで構成され、1行4列に配置された前記信号蓄積回路は、Gr,Rr,Bb,Gbに対応する4つの前記信号蓄積回路で構成されることを特徴とする請求項7に記載の固体撮像装置。第1の基板と第2の基板とが接続部により電気的に接続されている固体撮像装置であって、前記第1の基板に前記光電変換素子が配置され、前記第2の基板に前記信号蓄積回路が配置され、前記制御部は、同一のグループにおいて信号を読み出す対象となる複数の光電変換素子と、前記複数の光電変換素子が構成する配列の行数よりも少ない行数の配列を構成する前記同一のグループ内の複数の信号蓄積回路とを対応付け、前記複数の光電変換素子で発生した信号を、前記接続部を介して、それぞれの前記光電変換素子に対応付けられた前記信号蓄積回路に転送し、前記信号蓄積回路に蓄積された信号を行毎に出力する制御を行うことを特徴とする請求項1に記載の固体撮像装置。前記画素は、前記光電変換素子で発生した信号を増幅する増幅回路をさらに含み、前記信号蓄積回路は、前記増幅回路によって増幅された増幅信号を蓄積することを特徴とする請求項1に記載の固体撮像装置。前記制御部は、同一のグループにおいて信号を読み出す対象となる複数の第1の光電変換素子と、前記複数の第1の光電変換素子が構成する配列の行数よりも少ない行数の配列を構成する前記同一のグループ内の複数の第1の信号蓄積回路とを対応付け、前記複数の第1の光電変換素子で発生した信号を、それぞれの前記第1の光電変換素子に対応付けられた前記第1の信号蓄積回路に転送する第1の制御と、前記同一のグループにおいて信号を読み出す対象となる複数の第2の光電変換素子と、前記複数の第2の光電変換素子が構成する配列の行数よりも少ない行数の配列を構成する前記同一のグループ内の複数の第2の信号蓄積回路とを対応付け、前記複数の第2の光電変換素子で発生した信号を、それぞれの前記第2の光電変換素子に対応付けられた前記第2の信号蓄積回路に転送する第2の制御と、を行う際、1フレームに係る前記第1の制御の開始後、1フレームに係る前記第1の制御が終了する前に1フレームに係る前記第2の制御を開始することを特徴とする請求項1に記載の固体撮像装置。前記制御部は、前記第1の光電変換素子で発生した信号を前記第1の信号蓄積回路に転送する期間と、前記第2の光電変換素子で発生した信号を前記第2の信号蓄積回路に転送する期間とが重ならないように前記第1の制御と前記第2の制御とを行うことを特徴とする請求項11に記載の固体撮像装置。前記制御部は、第1のフレームの信号の読み出しに係り、前記第1の光電変換素子をリセットしてから、前記第1の光電変換素子で発生した信号を前記第1の信号蓄積回路に転送するまでの期間に、第2のフレームの信号の読み出しに係り、前記第2の光電変換素子で発生した信号を前記第2の信号蓄積回路に転送する制御と、第3のフレームの信号の読み出しに係り、前記第2の光電変換素子をリセットする制御とを行うことを特徴とする請求項12に記載の固体撮像装置。光電変換素子と信号蓄積回路を含む画素が行列状に配置され、2行以上にまたがる範囲内の複数の画素が同一のグループを形成している画素部と、同一のグループにおいて信号を読み出す対象となる複数の光電変換素子と、前記複数の光電変換素子が構成する配列の行数よりも少ない行数の配列を構成する前記同一のグループ内の複数の信号蓄積回路とを対応付け、前記複数の光電変換素子で発生した信号を、それぞれの前記光電変換素子に対応付けられた前記信号蓄積回路に転送し、前記信号蓄積回路に蓄積された信号を行毎に出力する制御を行う制御部と、を有する撮像装置。光電変換素子と信号蓄積回路を含む画素が行列状に配置され、2行以上にまたがる範囲内の複数の画素が同一のグループを形成している画素部を有する固体撮像装置の前記画素から信号を読み出す信号読み出し方法であって、同一のグループにおいて信号を読み出す対象となる複数の光電変換素子で信号を発生するステップと、前記複数の光電変換素子と、前記複数の光電変換素子が構成する配列の行数よりも少ない行数の配列を構成する前記同一のグループ内の複数の信号蓄積回路とを対応付け、前記複数の光電変換素子で発生した信号を、それぞれの前記光電変換素子に対応付けられた前記信号蓄積回路に転送するステップと、前記信号蓄積回路に蓄積された信号を行毎に出力するステップと、を有する信号読み出し方法。1行に1系統分の駆動信号線が設けられ、1列に1系統分の垂直信号線が設けられている従来の固体撮像装置が複数行の画素から同時に画素信号を読み出すと、複数行の全ての画素から画素信号が垂直信号線へ出力される。このため、図21に示す1行目および2行目の画素のうち画素400のみを選択して画素信号を読み出すことや、図21に示す5行目および6行目の画素のうち画素401のみを選択して画素信号を読み出すはできない。特許文献1の固体撮像装置は、図21に示す1行目および2行目の画素のうち画素400のみを選択して画素信号を読み出し、図21に示す5行目および6行目の画素のうち画素401のみを選択して画素信号を読み出すために、駆動信号線を1行に複数系統分設けるか、または、垂直信号線を1列に複数系統分設けるという構成を採っている。しかし、特許文献1に示される方法で画素信号の読み出しを行うには、1行に複数系統分の駆動信号線または1列に複数系統分の垂直信号線が必要となり、構造が複雑になるという欠点があった。また、特許文献1に示される方法では、複数の行から列単位で1行を選択し、選択した行の画素から画素信号を読み出しているため、画素信号を読み出す画素のパターンによっては、画素信号を高速に読み出すことができない。例えば、特許文献1に示される方法では、図22に示すような画素403のみから画素信号を読み出す場合には、1行目の画素403と2行目の画素403から画素信号を同時には読み出すことができないため、カラム処理の回数を減らすことができず、画素信号を高速に読み出すことはできなかった。本発明は、上述した課題に鑑みてなされたものであって、画素信号をより高速に読み出すことを目的とする。本発明の一態様に係る固体撮像装置は、光電変換素子と信号蓄積回路を含む画素が行列状に配置され、2行以上にまたがる範囲内の複数の画素が同一のグループを形成している画素部と、同一のグループにおいて信号を読み出す対象となる複数の光電変換素子と、前記複数の光電変換素子が構成する配列の行数よりも少ない行数の配列を構成する前記同一のグループ内の複数の信号蓄積回路とを対応付け、前記複数の光電変換素子で発生した信号を、それぞれの前記光電変換素子に対応付けられた前記信号蓄積回路に転送し、前記信号蓄積回路に蓄積された信号を行毎に出力する制御を行う制御部と、を有する。本発明の他の態様に係る撮像装置は、光電変換素子と信号蓄積回路を含む画素が行列状に配置され、2行以上にまたがる範囲内の複数の画素が同一のグループを形成している画素部と、同一のグループにおいて信号を読み出す対象となる複数の光電変換素子と、前記複数の光電変換素子が構成する配列の行数よりも少ない行数の配列を構成する前記同一のグループ内の複数の信号蓄積回路とを対応付け、前記複数の光電変換素子で発生した信号を、それぞれの前記光電変換素子に対応付けられた前記信号蓄積回路に転送し、前記信号蓄積回路に蓄積された信号を行毎に出力する制御を行う制御部と、を有する。本発明の他の態様に係る信号読み出し方法は、光電変換素子と信号蓄積回路を含む画素が行列状に配置され、2行以上にまたがる範囲内の複数の画素が同一のグループを形成している画素部を有する固体撮像装置の前記画素から信号を読み出す信号読み出し方法であって、同一のグループにおいて信号を読み出す対象となる複数の光電変換素子で信号を発生するステップと、前記複数の光電変換素子と、前記複数の光電変換素子が構成する配列の行数よりも少ない行数の配列を構成する前記同一のグループ内の複数の信号蓄積回路とを対応付け、前記複数の光電変換素子で発生した信号を、それぞれの前記光電変換素子に対応付けられた前記信号蓄積回路に転送するステップと、前記信号蓄積回路に蓄積された信号を行毎に出力するステップと、を有する。以下、図面を参照し、本発明の実施形態を説明する。以下の詳細な説明は、一例として特定の詳細な内容を含んでいる。以下の詳細な内容にいろいろなバリエーションや変更を加えたとしても、そのバリエーションや変更を加えた内容が本発明の範囲を超えないことは、当業者であれば当然理解できる。したがって、以下で説明する各種の実施形態は、権利を請求された発明の一般性を失わせることはなく、また、権利を請求された発明に対して何ら限定を加えることもない。第1の実施形態まず、本発明の第1の実施形態を説明する。図1は、本実施形態による撮像装置の構成を示している。本発明の一態様に係る撮像装置は、撮像機能を有する電子機器であればよく、デジタルスチルカメラのほか、デジタルビデオカメラ、内視鏡等であってもよい。図1に示す撮像装置は、レンズ1と、固体撮像装置2と、画像処理部3と、AF評価値演算部4と、表示部5と、駆動制御部9と、AF制御部10と、カメラ操作部11と、カメラ制御部12とを備えている。なお、図1にはメモリカード6も記載されているが、このメモリカード6を撮像装置に対して着脱可能に構成することによって、メモリカード6は撮像装置に固有の構成でなくても構わない。図1に示す各ブロックは、ハードウェア的には、コンピュータのCPU、メモリ等の電気回路部品や、レンズ等の光学部品、ボタン、スイッチ等の操作部品など各種部品で実現でき、ソフトウェア的にはコンピュータプログラム等によって実現できるが、ここではそれらの連携によって実現される機能ブロックとして描いている。したがって、これらの機能ブロックがハードウェア、ソフトウェアの組合せによって色々な形態で実現できることは、当業者であれば当然理解できる。レンズ1は、固体撮像装置2の画素部24に被写体の光学像を結像するための撮影レンズである。固体撮像装置2は、レンズ1により結像された被写体の光学像を光電変換して画素信号を生成し、後述するようにデジタルの画像信号に変換してから出力する。画像処理部3は、固体撮像装置2から出力される画像信号に種々のデジタル的な画像処理を施す。この画像処理部3は、静止画用画像信号を記録用に処理する第1画像処理部3aと、ライブビュー用画像信号動画用画像信号を表示用に処理する第2画像処理部3bとを備えている。AF評価値演算部4は、固体撮像装置2から出力される画像信号例えば、画像信号中の輝度信号あるいは輝度相当信号などに基づいて、被写体への合焦の度合いを示すAF評価値を算出する。このAF評価値演算部4により算出されたAF評価値は、カメラ制御部12へ出力される。表示部5は、画像処理部3の第2画像処理部3bにより表示用に画像処理された画像信号に基づき、画像を表示する。この表示部5は、静止画像を再生表示することができると共に、撮像動作に同期して被撮像範囲の画像をリアルタイムに表示するライブビュー表示を行うことができるようになっている。メモリカード6は、画像処理部3の第1画像処理部3aにより記録用に画像処理された信号を保存するための記録媒体である。駆動制御部9は、カメラ制御部12からの指令に基づいて、固体撮像装置2の駆動制御を行う。AF制御部10は、AF評価値演算部4により算出されたAF評価値を受けたカメラ制御部12が行う制御に基づいて、レンズ1に含まれるフォーカスレンズを駆動し、固体撮像装置2に結像される被写体像が合焦されるように制御を行う。カメラ操作部11は、ユーザが撮像装置に対する各種の操作入力を行うための操作用の各種部材を有し、操作入力の結果に基づく信号をカメラ制御部12へ出力する。このカメラ操作部11に含まれる操作部材の例としては、撮像装置の電源をオン/オフするための電源スイッチ、静止画撮影の指示を入力するための2段式押圧ボタンからなるレリーズボタン、撮影モードを単写モードと連写モードとの間で切り換えるための撮影モードスイッチ、ホワイトバランスを調整するためのホワイトバランスモードスイッチ、AFモードをシングルAFモードとコンティニュアスAFモードとの間で切り換えるためのAFモードスイッチなどが挙げられる。カメラ制御部12は、AF評価値演算部4からのAF評価値、カメラ操作部11からの操作入力などに基づいて、画像処理部3、メモリカード6、駆動制御部9、AF制御部10等を含むこの撮像装置全体を制御する。カメラ制御部12の動作は、撮像装置が内蔵するROMに格納されているプログラムに規定されている。カメラ制御部12は、このプログラムを読み出して、プログラムが規定する内容に従って、各種の制御を行う。図2は、本実施形態における固体撮像装置2の構成を示している。固体撮像装置2は、画素部24と、カラム処理部25と、垂直走査回路26と、水平走査回路27と、制御部28とを備えている。画素部24は、複数の画素29を行方向および列方向の2次元状に配列して構成されている。画素29は、レンズ1により結像された被写体の光学像を光電変換により画素信号に変換し、垂直走査回路26を介して、制御部28が行う制御に基づいて、列毎に設けられている垂直信号線VTLを介してカラム処理部25に画素信号を出力する。図2では、8行8列の64個の画素29が配列されているが、図2に示す画素の配列は一例であり、行数および列数は2以上であればよい。カラム処理部25は、画素部24から垂直信号線VTLに出力された画素信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。具体的には、カラム処理部25は、単位画素の画素信号に対して、例えばCDSCorrelatedDoubleSampling相関二重サンプリングによるノイズ除去や、信号増幅、ADアナログ-デジタル変換等の信号処理を行う。ノイズ除去処理により、増幅トランジスタの閾値ばらつき等の、画素に固有の固定パターンノイズが除去される。なお、ここで例示した信号処理は一例に過ぎず、信号処理はこれらに限られるものではない。垂直走査回路26は、シフトレジスタやアドレスデコーダ等によって構成され、行単位で画素部24の画素29の駆動制御を行う。この駆動制御には、画素29のリセット動作、蓄積動作、信号読み出し動作等が含まれる。この駆動制御を行うため、垂直走査回路26は、複数の制御信号線を含む制御信号線群HTLを介してそれぞれの画素29へ駆動制御パルス制御信号を出力し、画素29を行毎に独立して制御する。垂直走査回路26が駆動制御を行うことによって、画素29から垂直信号線VTLに画素信号が出力される。水平走査回路27は、カラム処理部25から出力された1行分の画素信号を水平方向に順次出力することにより、画素信号を読み出す。読み出された画素信号は出力端子OUTから固体撮像装置2の外部へ出力される。制御部28は、固体撮像装置2の外部の駆動制御部9から与えられる、動作モードを指示するデータなどを受け取り、そのデータに基づいて垂直走査回路26の駆動制御を行う。制御部28の動作は、固体撮像装置2が内蔵するROMに格納されているプログラムに規定されている。制御部28は、このプログラムを読み出して、プログラムが規定する内容と、駆動制御部9から与えられるデータとに従って、各種の制御を行う。図3は、画素部24の一部の構成を模式的に示している。図3では、画素部24を構成する画素29のうち2行4列分の画素29のみが示されている。画素29は、固体撮像装置2を構成する基板の平面上に行列状に配置されている。画素29は、光電変換部29aとメモリ部29bを有する。画素29において、光電変換部29aとメモリ部29bは水平方向に並んでいる。図3に示す光電変換部29aとメモリ部29bの配置は一例であり、これに限らない。画素部24を構成する複数の画素29は複数のグループに分類されている。本実施形態では、このグループを共有画素群と呼ぶ。1つの共有画素群は、2行以上にまたがる範囲内の複数の画素29で構成される。図3に示す例では、2行4列の8つの画素29で1つの共有画素群S1が構成される。光電変換部29aとメモリ部29bは電気的に接続されており、光電変換部29aとメモリ部29bの間で信号の授受が行われる。1つの共有画素群に含まれる画素29の光電変換部29aは、同一の画素29のメモリ部29bだけでなく、同一の共有画素群に含まれる他の画素29のメモリ部29bにも接続されている。図4は光電変換部29aの配列を模式的に示し、図5はメモリ部29bの配列を模式的に示している。図4および図5は、それぞれ光電変換部29aとメモリ部29bを平面的に同じ方向例えば光が入射する方向から見た場合の配列を示している。光電変換部29aの配列とメモリ部29bの配列のそれぞれ互いに対応する位置に共有画素群S11,S12,S21,S22,S31,S32,S41,S42が設けられている。共有画素群S11に含まれる画素29内の光電変換部29aと、共有画素群S11に含まれる画素29内のメモリ部29bとは対応関係を有する。すなわち、共有画素群S11に含まれる画素29内の光電変換部29aの光電変換素子で発生した信号電荷が、共有画素群S11に含まれる画素29内のメモリ部29bへ出力される。他の共有画素群S12,S21,S22,S31,S32,S41,S42における光電変換部29aとメモリ部29bとの対応関係も同様である。図4に示すように、共有画素群S11,S12,S21,S22,S31,S32,S41,S42は、光電変換部29aとして光電変換部Rr1,Rr2,Bb1,Bb2,Gr1,Gr2,Gb1,Gb2を含む。光電変換部Rr1,Rr2は、赤色の光を選択的に透過するカラーフィルタを有し、光電変換部Bb1,Bb2は、青色の光を選択的に透過するカラーフィルタを有し、光電変換部Gr1,Gr2,Gb1,Gb2は、緑色の光を選択的に透過するカラーフィルタを有する。光電変換部Gr1,Gr2は光電変換部Rr1,Rr2と同一行に配置され、光電変換部Gb1,Gb2は光電変換部Bb1,Bb2と同一行に配置されている。光電変換部Rr1,Rr2,Bb1,Bb2,Gr1,Gr2,Gb1,Gb2は、いわゆるベイヤ配列形式に従って配列されている。図5に示すように、共有画素群S11,S12,S21,S22,S31,S32,S41,S42は、メモリ部29bとしてメモリ部M11,M12,M13,M14,M21,M22,M23,M24を含む。前述したように、同一の共有画素群に含まれる光電変換部29a光電変換部Rr1,Rr2,Bb1,Bb2,Gr1,Gr2,Gb1,Gb2とメモリ部29bメモリ部M11,M12,M13,M14,M21,M22,M23,M24とが対応関係を有する。また、図4および図5は、一部の画素を間引いて読み出した画素信号で構成される間引き画像の生成時に画素信号を生成して出力する対象となる画素出力対象画素を示している。図4の出力対象画素300と図5の出力対象画素301が本実施形態の出力対象画素である。出力対象画素300,301はそれぞれ4つの画素29で構成されている。出力対象画素300は、2行2列の画素29で構成され、光電変換部Rr1,Bb1,Gr1,Gb1を含む。出力対象画素301は、1行4列の画素29で構成され、メモリ部M11,M12,M13,M14を含む。同一の共有画素群に含まれる出力対象画素300と出力対象画素301が対応関係を有する。すなわち、出力対象画素300の光電変換部Rr1,Bb1,Gr1,Gb1の光電変換素子で発生した信号電荷が、その出力対象画素300を含む共有画素群と同一の共有画素群に含まれる出力対象画素301のメモリ部M11,M12,M13,M14へ出力される。図6は1つの共有画素群の回路構成を示している。図7および図8は、画素29に駆動制御パルスを供給する制御信号線を示している。共有画素群は、光電変換部Gr1,Rr1,Bb1,Gb1,Gr2,Rr2,Bb2,Gb2と、PDリセットトランジスタMr_PDと、メモリ部M11,M12,M21,M22,M13,M14,M23,M24とで構成される。光電変換部Gr1,Rr1,Bb1,Gb1,Gr2,Rr2,Bb2,Gb2は、それぞれ光電変換素子PD_Gr1,PD_Rr1,PD_Bb1,PD_Gb1,PD_Gr2,PD_Rr2,PD_Bb2,PD_Gb2と、転送トランジスタMtx1~Mtx8とを備えている。PDリセットトランジスタMr_PDは、8つの光電変換部Gr1,Rr1,Bb1,Gb1,Gr2,Rr2,Bb2,Gb2で共有されている。光電変換素子PD_Gr1,PD_Rr1,PD_Bb1,PD_Gb1,PD_Gr2,PD_Rr2,PD_Bb2,PD_Gb2の一端は接地されている。転送トランジスタMtx1~Mtx8のドレイン端子は光電変換素子PD_Gr1,PD_Rr1,PD_Bb1,PD_Gb1,PD_Gr2,PD_Rr2,PD_Bb2,PD_Gb2の他端に接続されている。転送トランジスタMtx1~Mtx8のゲート端子は、図7に示す転送信号線TX1~TX8を介して垂直走査回路26に接続されており、転送パルスφTX1~φTX8が供給される。PDリセットトランジスタMr_PDのドレイン端子は電源電圧VDDに接続されており、PDリセットトランジスタMr_PDのソース端子は転送トランジスタMtx1~Mtx8のソース端子に接続されている。PDリセットトランジスタMr_PDのゲート端子は垂直走査回路26に接続されており、リセットパルスφRES_PDが供給される。メモリ部M11,M12,M21,M22,M13,M14,M23,M24は、それぞれサンプルホールドトランジスタMsh1~Msh8と、FDリセットトランジスタMr_FD1~Mr_FD8と、電荷保持部FD1~FD8と、増幅トランジスタMa1~Ma8と、選択トランジスタMse1~Mse8とを備えている。サンプルホールドトランジスタMsh1~Msh8のドレイン端子は、転送トランジスタMtx1~Mtx8のソース端子に接続されている。サンプルホールドトランジスタMsh1~Msh8のゲート端子は、図8に示すサンプルホールド信号線SH1~SH8を介して垂直走査回路26に接続されており、サンプルホールドパルスφSH1~φSH8が供給される。FDリセットトランジスタMr_FD1~Mr_FD8のドレイン端子は電源電圧VDDに接続されており、FDリセットトランジスタMr_FD1~Mr_FD8のソース端子はサンプルホールドトランジスタMsh1~Msh8のソース端子に接続されている。FDリセットトランジスタMr_FD1~Mr_FD8のゲート端子は、図8に示すFDリセット信号線RES_FD1~RES_FD8を介して垂直走査回路26に接続されており、FDリセットパルスφRES_FD1~φRES_FD8が供給される。電荷保持部FD1~FD8の一端はサンプルホールドトランジスタMsh1~Msh8のソース端子に接続されており、電荷保持部FD1~FD8の他端は接地されている。増幅トランジスタMa1~Ma8のドレイン端子は電源電圧VDDに接続されている。増幅トランジスタMa1~Ma8の入力部を構成するゲート端子はサンプルホールドトランジスタMsh1~Msh8のソース端子に接続されている。選択トランジスタMse1~Mse8のドレイン端子は増幅トランジスタMa1~Ma8のソース端子に接続されており、選択トランジスタMse1~Mse8のソース端子は垂直信号線VTLに接続されている。奇数行目の選択トランジスタMse1,Mse2,Mse5,Mse6のゲート端子は、図8に示す選択信号線SEL2n-1を介して垂直走査回路26に接続されており、選択パルスφSEL2n-1が供給される。偶数行目の選択トランジスタMse3,Mse4,Mse7,Mse8のゲート端子は、図8に示す選択信号線SEL2nを介して垂直走査回路26に接続されており、選択パルスφSEL2nが供給される。選択パルスφSEL2n-1とφSEL2nの2n-1と2nは行数に対応する。上述した各トランジスタに関しては極性を逆にし、ソース端子とドレイン端子を上記と逆にしてもよい。光電変換素子PD_Gr1,PD_Rr1,PD_Bb1,PD_Gb1,PD_Gr2,PD_Rr2,PD_Bb2,PD_Gb2は、例えばフォトダイオードであり、入射した光に基づく信号電荷を生成発生し、生成発生した信号電荷を蓄積する。転送トランジスタMtx1~Mtx8は、光電変換素子PD_Gr1,PD_Rr1,PD_Bb1,PD_Gb1,PD_Gr2,PD_Rr2,PD_Bb2,PD_Gb2に蓄積された信号電荷を電荷保持部FD1~FD8に転送するトランジスタである。転送トランジスタMtx1~Mtx8のオン/オフは、垂直走査回路26からの転送パルスφTX1~φTX8によって制御される。電荷保持部FD1~FD8は、光電変換素子PD_Gr1,PD_Rr1,PD_Bb1,PD_Gb1,PD_Gr2,PD_Rr2,PD_Bb2,PD_Gb2から転送された信号電荷を一時的に保持する浮遊拡散容量である。PDリセットトランジスタMr_PDは、光電変換素子PD_Gr1,PD_Rr1,PD_Bb1,PD_Gb1,PD_Gr2,PD_Rr2,PD_Bb2,PD_Gb2をリセットするトランジスタである。PDリセットトランジスタMr_PDのオン/オフは、垂直走査回路26からのリセットパルスφRES_PDによって制御される。光電変換素子PD_Gr1,PD_Rr1,PD_Bb1,PD_Gb1,PD_Gr2,PD_Rr2,PD_Bb2,PD_Gb2のリセットは、光電変換素子PD_Gr1,PD_Rr1,PD_Bb1,PD_Gb1,PD_Gr2,PD_Rr2,PD_Bb2,PD_Gb2に蓄積されている電荷量を制御して光電変換素子PD_Gr1,PD_Rr1,PD_Bb1,PD_Gb1,PD_Gr2,PD_Rr2,PD_Bb2,PD_Gb2の状態電位を基準状態基準電位、リセットレベルに設定することである。サンプルホールドトランジスタMsh1~Msh8は、転送トランジスタMtx1~Mtx8によって転送された信号をサンプルホールドし、電荷保持部FD1~FD8に保持するトランジスタである。サンプルホールドトランジスタMsh1~Msh8のオン/オフは、垂直走査回路26からのサンプルホールドパルスφSH1~φSH8によって制御される。FDリセットトランジスタMr_FD1~Mr_FD8は、電荷保持部FD1~FD8をリセットするトランジスタである。FDリセットトランジスタMr_FD1~Mr_FD8のオン/オフは、垂直走査回路26からのFDリセットパルスφRES_FD1~φRES_FD8によって制御される。電荷保持部FD1~FD8のリセットは、電荷保持部FD1~FD8に保持されている電荷量を制御して電荷保持部FD1~FD8の状態電位を基準状態基準電位、リセットレベルに設定することである。電荷保持部FD1~FD8は、サンプルホールドトランジスタMsh1~Msh8によってサンプルホールドされたアナログ信号を保持する。増幅トランジスタMa1~Ma8は、ゲート端子に入力される、電荷保持部FD1~FD8に保持されている信号電荷に基づく信号を増幅した増幅信号をソース端子から出力するトランジスタである。増幅トランジスタMa1~Ma8と、垂直信号線VTLに接続された電流源IDDとはソースフォロワ回路を構成する。選択トランジスタMse1~Mse8は、メモリ部M11,M12,M21,M22,M13,M14,M23,M24を選択し、増幅トランジスタMa1~Ma8の出力を垂直信号線VTLに伝えるトランジスタである。選択トランジスタMse1~Mse8のオン/オフは、垂直走査回路26からの選択パルスφSEL2n-1,φSEL2nによって制御される。次に、本実施形態における固体撮像装置2の駆動方法を説明する。この駆動方法は、間引き画像を生成するための駆動方法であり、図4の出力対象画素300で生成された信号電荷に基づく画素信号を図5の出力対象画素301から読み出す駆動方法である。固体撮像装置2を駆動する期間は、PDリセット期間、露光期間、転送動作期間、読み出し動作期間の4つの期間からなる。これらの期間における固体撮像装置2の動作を順に説明する。図9を用いて、PDリセット期間、露光期間、転送動作期間における固体撮像装置2の動作を説明する。図9は、上から順に共有画素群内の光電変換部Gr1、メモリ部M11、光電変換部Rr1、メモリ部M12、光電変換部Bb1、メモリ部M13、光電変換部Gb1、メモリ部M14のそれぞれの駆動制御パルス、および共有画素群共通の駆動制御パルスを表している。PDリセット期間は、露光開始時に光電変換素子PD_Gr1,PD_Rr1,PD_Bb1,PD_Gb1に蓄積されている信号電荷を排出することによりリセットを行う期間である。リセットの開始から信号電荷の転送動作が終了するまでの動作は、各共有画素群で共通のタイミングで行われる。つまり、共有画素群S11において図9に示す動作が行われるのと同時に、他の共有画素群S12,S21,S22,S31,S32,S41,S42においても図9に示す動作が行われる。なお、このとき、間引き画像の生成に用いない共有画素群S21,S22,S41,S42内の信号電荷の転送も行われるが、後述するように、読み出し動作期間では、共有画素群S21,S22,S41,S42内のメモリ部に保持された信号の読み出しは行われないので、間引き画像に用いない画素信号は出力されない。図9に示す動作によって、共有画素群内の各画素の露光開始時刻および露光終了時刻は異なるが、その差異を最小限にし、全画素の露光タイミングをほぼ同一とすることが可能であり、グローバルシャッタと同等の露光の同時性を実現することができる。まず、PDリセットトランジスタMr_PDのゲート端子にPDリセットパルスφRES_PDが印加されるとともに転送トランジスタMtx1のゲート端子に転送パルスφTX1が印加されることで、PDリセットトランジスタMr_PDおよび転送トランジスタMtx1がオンとなり、光電変換部Gr1の光電変換素子PD_Gr1がリセットされる。同様にして、転送パルスφTX2,φTX3,φTX4、PDリセットパルスφRES_PDが順次印加されることで、光電変換部Rr1,Bb1,Gb1の光電変換素子PD_Rr1,PD_Bb1,PD_Gb1がリセットされる。転送パルスφTX1,φTX2,φTX3,φTX4およびPDリセットパルスφRES_PDの印加が解除されると、露光が開始され、光電変換素子PD_Gr1,PD_Rr1,PD_Bb1,PD_Gb1に対する信号電荷の蓄積が開始される。上記の動作が共有画素群内の4つの光電変換部Gr1,Rr1,Bb1,Gb1内の全ての光電変換素子PD_Gr1,PD_Rr1,PD_Bb1,PD_Gb1について完了すると、PDリセット期間が終了する。露光開始後、所定の時間が経過すると、転送動作期間の動作が行われる。次に、転送動作期間の動作を説明する。転送動作期間は、露光開始後に光電変換素子PD_Gr1,PD_Rr1,PD_Bb1,PD_Gb1に蓄積された信号電荷を電荷保持部FD1,FD2,FD5,FD6に転送する期間である。まず、サンプルホールドトランジスタMsh1のゲート端子にサンプルホールドパルスφSH1が印加されることで、サンプルホールドトランジスタMsh1がオンとなり、電荷保持部FD1が信号電荷の転送先として選択される。同時に、FDリセットトランジスタMr_FD1のゲート端子にFDリセットパルスφRES_FD1が印加されることで、FDリセットトランジスタMr_FD1がオンとなり、電荷保持部FD1がリセットされる。その後、転送トランジスタMtx1のゲート端子に転送パルスφTX1が印加されることで、転送トランジスタMtx1がオンとなり、光電変換部Gr1内の光電変換素子PD_Gr1内の信号電荷がメモリ部M11内の電荷保持部FD1に転送され、保持される。同様にして、転送パルスφTX2,φTX3,φTX4、FDリセットパルスφRES_FD2,φRES_FD5,φRES_FD6、サンプルホールドパルスφSH2,φSH5,φSH6が順次印加されることで、光電変換素子PD_Rr1,PD_Bb1,PD_Gb1内の信号電荷が、それぞれ電荷保持部FD2,FD5,FD6に転送され、保持される。上記の動作が共有画素群内の光電変換部Gr1,Rr1,Bb1,Gb1について完了すると、転送動作期間が終了する。上記の動作により、光電変換部Gr1,Rr1,Bb1,Gb1に蓄積された信号は、それぞれメモリ部M11,M12,M13,M14に転送される。この動作は、各共有画素群ですべて共通である。この結果、1行目、3行目、5行目、7行目のメモリ部M11,M12,M13,M14に信号が保持されることになる。次に、図10を用いて、読み出し動作期間における固体撮像装置2の動作を説明する。図10は、上から順に1行目、5行目に配置されたメモリ部M11,M12,M13,M14の駆動制御パルスを表している。読み出し動作期間は、電荷保持部FD1,FD2,FD5,FD6に保持された信号電荷に基づく信号をメモリ部M11,M12,M13,M14から読み出す期間である。読み出し動作期間の動作は、行毎に共通の動作となる。なお、読み出し動作期間では、1行目と5行目の出力対象画素300,301内のメモリ部M11,M12,M13,M14内の信号のみを読み出し、出力対象画素でない3行目と7行目の画素29内のメモリ部M11,M12,M13,M14内の信号は読み出さない。図10中のFDリセットパルスφRES_FD1,φRES_FD2,φRES_FD5,φRES_FD6の後についた括弧の中の符号は、それぞれ、FDリセットパルスφRES_FD1,φRES_FD2,φRES_FD5,φRES_FD6を印加する共有画素群を示している。たとえば、φRES_FD2S11,S12は、共有画素群S11と共有画素群S12内のFDリセットトランジスタMr_FD2に印加するFDリセットパルスを表す。読み出し動作期間では、共有画素群S11と共有画素群S12の駆動タイミングは同じであり、共有画素群S31と共有画素群S32の駆動タイミングは同じである。読み出し動作期間では出力対象画素301のメモリ部M11,M12,M13,M14のみから画素信号の読み出しが行われる。本実施形態では、1行目、5行目のメモリ部M11,M12,M13,M14のみから画素信号の読み出しが行われる。まず、共有画素群S11,S12のそれぞれの1行目の選択トランジスタMse1,Mse2、Mse5,Mse6のゲート端子に選択パルスφSEL1が印加されることで、選択トランジスタMse1,Mse2,Mse5,Mse6がオンとなり、1行目に配置されたメモリ部M11,M12,M13,M14が選択される。これにより、共有画素群S11,S12内にある電荷保持部FD1,FD2,FD5,FD6の信号電荷に基づく光信号が垂直信号線VTLに出力され、カラム処理部25でサンプリングされる。その後、共有画素群S11,S12のそれぞれの1行目のFDリセットトランジスタMr_FD1,Mr_FD2,Mr_FD5,Mr_FD6のゲート端子にFDリセットパルスφRES_FD1S11,S12,φRES_FD2S11,S12,φRES_FD5S11,S12,φRES_FD6S11,S12が印加されることで、FDリセットトランジスタMr_FD1,Mr_FD2,Mr_FD5,Mr_FD6がオンとなり、共有画素群S11,S12内の電荷保持部FD1,FD2,FD5,FD6がリセットされる。1行目の選択トランジスタMse1,Mse2,Mse5,Mse6がオンであるため、リセット時の電荷保持部FD1,FD2,FD5,FD6の信号電荷に基づくリセット信号が垂直信号線VTLに出力され、カラム処理部25でサンプリングされる。そして、カラム処理部25でサンプリングされた2つの信号レベルの差分をとるノイズ除去や、信号増幅、AD変換等の処理が行われ、処理後の信号が水平走査回路27を介して出力端子OUTから出力される。上記の動作が1行目について行われた後、5行目についても上記と同様の動作が行われる。1行目と5行目について読み出しが完了すると、読み出し動作期間が終了する。上記の動作では、2行2列の画素29で構成された出力対象画素300内の光電変換部29aで生成された信号電荷が、1行4列の画素29で構成された出力対象画素301内のメモリ部29bに転送され、その信号電荷に基づく信号が読み出される。このように、本実施形態では、同一の共有画素群において、出力対象画素内の光電変換部29aと、出力対象画素内の光電変換部29aが構成する配列上記では2行2列の行数よりも少ない行数の配列上記では1行4列を構成するメモリ部29bとが対応付けられ、光電変換部29aの光電変換素子で生成された信号電荷が、それぞれの光電変換部29aに対応付けられたメモリ部29bの電荷保持部に転送される。読み出す信号を保持するメモリ部29bが構成する配列上記では1行4列の行数が、読み出す信号を生成する光電変換部29aが構成する配列上記では2行2列の行数よりも小さくなるので、信号を読み出す行数が少なくなり、間引き画像生成のためのカラム処理にかかる時間が少なくなる。これにより、間引き画像を構成する画素信号をより高速に読み出すことができる。また、画素29を駆動するための駆動信号線は1行当たり1系統分あればよく、垂直信号線は1列当たり1系統分あればよく、簡単な構成で画素信号を高速に読み出すことができる。上記の動作を行うため、制御部28は、出力対象画素を選択し、選択した出力対象画素内の光電変換部29aとメモリ部29bを対応付ける。制御部28は、対応付けた光電変換部29aの信号電荷をメモリ部29bに転送し、その信号電荷に基づく信号をメモリ部29bから読み出す動作を制御するため、垂直走査回路26を制御する。垂直走査回路26は、制御部28による制御に従って駆動制御パルスを生成し、光電変換部29aとメモリ部29bへ出力する。なお、本実施形態では、図4および図5に示す間引きパターンで読み出しを行ったが、画素信号の読み出しに係る光電変換部29aとメモリ部29bの組み合わせはこれに限らず、読み出す信号を保持するメモリ部29bの行数が、読み出す信号を生成する光電変換部29aの行数よりも少なくなればよい。上述したように、本実施形態によれば、同一のグループ出力対象画素において信号を読み出す対象となる複数の光電変換素子と、複数の光電変換素子が構成する配列の行数よりも少ない行数の配列を構成する同一のグループ内の複数の電荷保持部信号蓄積回路とを対応付け、複数の光電変換素子で発生した信号を、それぞれの光電変換素子に対応付けられた電荷保持部に転送することによって、画素信号をより高速に読み出すことができる。第2の実施形態次に、本発明の第2の実施形態を説明する。本実施形態による撮像装置の構成は、第1の実施形態による撮像装置の構成と同様である。固体撮像装置2の駆動方法については、転送動作期間内の駆動方法のみが異なり、他は第1の実施形態で説明した駆動方法と同様である。図11は光電変換部29aの配列を模式的に示し、図12はメモリ部29bの配列を模式的に示している。図11および図12は、それぞれ光電変換部29aとメモリ部29bを平面的に同じ方向例えば光が入射する方向から見た場合の配列を示している。光電変換部29aの配列とメモリ部29bの配列のそれぞれ互いに対応する位置に共有画素群S11,S12,S21,S22,S31,S32,S41,S42が設けられている。図11に示すように、共有画素群S11,S12,S21,S22,S31,S32,S41,S42は、光電変換部29aとして光電変換部Rr1,Rr2,Bb1,Bb2,Gr1,Gr2,Gb1,Gb2を含む。光電変換部Rr1,Rr2,Bb1,Bb2,Gr1,Gr2,Gb1,Gb2は、いわゆるベイヤ配列形式に従って配列されている。図12に示すように、共有画素群S11,S12,S21,S22,S31,S32,S41,S42は、メモリ部29bとしてメモリ部M11,M12,M13,M14,M21,M22,M23,M24を含む。同一の共有画素群に含まれる光電変換部29a光電変換部Rr1,Rr2,Bb1,Bb2,Gr1,Gr2,Gb1,Gb2とメモリ部29bメモリ部M11,M12,M13,M14,M21,M22,M23,M24とが対応関係を有する。また、図11および図12は出力対象画素を示している。図11の出力対象画素310と図12の出力対象画素311が本実施形態の出力対象画素である。出力対象画素310は8つの画素29で構成され、出力対象画素311は4つの画素29で構成されている。このように、出力対象画素310に含まれる光電変換部29aの数は、出力対象画素311に含まれるメモリ部29bの数の2倍である。出力対象画素310は、2行4列の画素29で構成され、光電変換部Rr1,Bb1,Gr1,Gb1,Rr2,Bb2,Gr2,Gb2を含む。出力対象画素311は、1行4列の画素29で構成され、メモリ部M11,M12,M13,M14を含む。同一の共有画素群に含まれる出力対象画素310と出力対象画素311が対応関係を有する。すなわち、出力対象画素310の光電変換部Rr1,Bb1,Gr1,Gb1,Rr2,Bb2,Gr2,Gb2の光電変換素子で発生した信号電荷が、その出力対象画素310を含む共有画素群と同一の共有画素群に含まれる出力対象画素311のメモリ部M11,M12,M13,M14へ出力される。本実施形態では、2つの光電変換部29aが生成発生した信号電荷を1つのメモリ部29bが加算して保持する。より具体的には、光電変換部Gr1,Gr2が生成発生した信号電荷をメモリ部M11が加算して保持し、光電変換部Rr1,Rr2が生成発生した信号電荷をメモリ部M12が加算して保持し、光電変換部Bb1,Bb2が生成発生した信号電荷をメモリ部M13が加算して保持し、光電変換部Gb1,Gb2が生成発生した信号電荷をメモリ部M14が加算して保持する。次に、本実施形態における固体撮像装置2の駆動方法を説明する。図13は、上から順に共有画素群内の光電変換部Gr1,Gr2、メモリ部M11、光電変換部Rr1,Rr2、メモリ部M12、光電変換部Bb1,Bb2、メモリ部M13、光電変換部Gb1,Gb2、メモリ部M14のそれぞれの駆動制御パルス、および共有画素群共通の駆動制御パルスを表している。PDリセット期間は、露光開始時に光電変換素子PD_Gr1,PD_Rr1,PD_Bb1,PD_Gb1,PD_Gr2,PD_Rr2,PD_Bb2,PD_Gb2に蓄積されている信号電荷を排出することによりリセットを行う期間である。リセットの開始から信号電荷の転送動作が終了するまでの動作は、各共有画素群で共通のタイミングで行われる。つまり、共有画素群S11において図13に示す動作が行われるのと同時に、他の共有画素群S12,S21,S22,S31,S32,S41,S42においても図13に示す動作が行われる。図13のPDリセット期間の動作は、2個ずつ光電変換素子のリセットが同時に行われる点を除いて、図10のリセット期間の動作と同様である。より具体的には、光電変換部Gr1,Gr2の光電変換素子PD_Gr1,PD_Gr2がリセットされた後、光電変換部Rr1,Rr2の光電変換素子PD_Rr1,PD_Rr2、光電変換部Bb1,Bb2の光電変換素子PD_Bb1,PD_Bb2、光電変換部Gb1,Gb2の光電変換素子PD_Gb1,PD_Gb2が順次リセットされる。上記の動作が完了すると、PDリセット期間が終了する。露光開始後、所定の時間が経過すると、転送動作期間の動作が行われる。転送動作期間は、露光開始後に光電変換素子PD_Gr1,PD_Gr2,PD_Rr1,PD_Rr2,PD_Bb1,PD_Bb2,PD_Gb1,PD_Gb2に蓄積された信号電荷を電荷保持部FD1,FD2,FD5,FD6に転送する期間である。このとき、同色に対応した2つの光電変換素子に蓄積された信号電荷が加算され、2つの光電変換素子に対応付けられた1つの電荷保持部に蓄積される。まず、サンプルホールドトランジスタMsh1のゲート端子にサンプルホールドパルスφSH1が印加されることで、サンプルホールドトランジスタMsh1がオンとなり、電荷保持部FD1が信号電荷の転送先として選択される。同時に、FDリセットトランジスタMr_FD1のゲート端子にFDリセットパルスφRES_FD1が印加されることで、FDリセットトランジスタMr_FD1がオンとなり、電荷保持部FD1がリセットされる。その後、転送トランジスタMtx1,Mtx5のゲート端子に転送パルスφTX1,φTX5が印加されることで、転送トランジスタMtx1,Mtx5がオンとなり、光電変換部Gr1,Gr2内の光電変換素子PD_Gr1,PD_Gr2内の信号電荷がメモリ部M11内の電荷保持部FD1に転送され、保持される。同様にして、転送パルスφTX2,φTX6、FDリセットパルスφRES_FD2、サンプルホールドパルスφSH2が順次印加されることで、光電変換素子PD_Rr1,PD_Rr2内の信号電荷が電荷保持部FD2に転送され、保持される。続いて、転送パルスφTX3,φTX7、FDリセットパルスφRES_FD5、サンプルホールドパルスφSH5が順次印加されることで、光電変換素子PD_Bb1,PD_Bb2内の信号電荷が電荷保持部FD5に転送され、保持される。続いて、転送パルスφTX4,φTX8、FDリセットパルスφRES_FD6、サンプルホールドパルスφSH6が順次印加されることで、光電変換素子PD_Gb1,PD_Gb2内の信号電荷が電荷保持部FD6に転送され、保持される。上記の動作が共有画素群内の光電変換部Gr1,Gr2,Rr1,Rr2,Bb1,Bb2,Gb1,Gb2について完了すると、転送動作期間が終了し、読み出し動作期間の動作が行われる。読み出し動作期間の動作は第1の実施形態と同じなので説明は省略する。上記のように、各共有画素群内の同色のカラーフィルタをもつ画素の信号を転送動作期間内に加算することで、第1の実施形態の効果が得られることに加え、感度を高くすること、モアレを抑圧すること、ランダムノイズを抑圧することができる。このため、間引き画像の生成時に、グローバルシャッタと同等の露光の同時性を実現するとともに、高品質の画素信号を読み出すことができる。第3の実施形態次に、本発明の第3の実施形態を説明する。本実施形態による固体撮像装置の駆動方法は、第1の実施形態または第2の実施形態による固体撮像装置の駆動方法と同様である。固体撮像装置2の構成が、第1の実施形態および第2の実施形態で説明した構成と異なる。図14は、本実施形態における固体撮像装置2の断面構造を示している。固体撮像装置2は、画素29を構成する回路要素光電変換素子や、トランジスタ、容量等が配置された2枚の基板第1の基板201、第2の基板202が重なった構造を有する。画素29を構成する回路要素は第1の基板201と第2の基板202に分配して配置されている。第1の基板201と第2の基板202は、画素29の駆動時に2枚の基板間で電気信号を授受可能なように電気的に接続されている。第1の基板201の2つの主面側面よりも相対的に表面積が大きい表面のうち、光Lが照射される側の主面側に光電変換素子が形成されており、第1の基板201に照射された光は光電変換素子に入射する。第1の基板201の2つの主面のうち、光Lが照射される側の主面とは反対側の主面には、第2の基板202と接続するための接続部203が配置されている。画素29以外のカラム処理部25、垂直走査回路26、水平走査回路27に関しては、それぞれ第1の基板201と第2の基板202のどちらに配置されていてもよい。また、カラム処理部25、垂直走査回路26、水平走査回路27のそれぞれを構成する回路要素が第1の基板201と第2の基板202に分散して配置されていてもよい。図15は1つの共有画素群の回路構成を示している。図15には、第1の基板201内の画素部24内の共有画素群の回路構成と、第2の基板202内の画素部24内の共有画素群の回路構成とが示されている。これら両者は接続部203によって電気的に接続されている。第1の基板201側の共有画素群は、画素部24内の光電変換部Gr1,Rr1,Bb1,Gb1,Gr2,Rr2,Bb2,Gb2と、PDリセットトランジスタMr_PDとで構成されている。PDリセットトランジスタMr_PDは、8つの光電変換部Gr1,Rr1,Bb1,Gb1,Gr2,Rr2,Bb2,Gb2で共有されている。光電変換部Gr1,Rr1,Bb1,Gb1,Gr2,Rr2,Bb2,Gb2およびPDリセットトランジスタMr_PDの詳細については第1の実施形態と同様であるので説明を省略する。第2の基板202側の共有画素群は、画素部24内のメモリ部M11,M12,M21,M22,M13,M14,M23,M24で構成されている。メモリ部M11,M12,M21,M22,M13,M14,M23,M24の詳細については第1の実施形態と同様であるので説明を省略する。第1の基板201に配置された転送トランジスタMtx1~Mtx8のソース端子およびPDリセットトランジスタMr_PDのソース端子と、第2の基板202に配置されたサンプルホールドトランジスタMsh1~Msh8のドレイン端子とは、接続部203を介して接続されている。第1の基板201側の光電変換部が生成発生した信号電荷は、接続部203を介して第2の基板202側のメモリ部へ出力される。上記のように、第1の基板201の光が照射される側の主面側に光電変換素子を形成し、第2の基板202にメモリ部を形成することで、光電変換素子の受光面積を確保しつつ、メモリ部を遮光することができる。このため、間引き画像の生成時に、グローバルシャッタと同等の露光の同時性を実現するとともに、高品質の画素信号を読み出すことができる。次に、上述した第1~第3の実施形態の変形例を説明する。第1の変形例まず、第1の変形例を説明する。本変形例は第1の実施形態および第2の実施形態に対する変形例である。図16は、1つの共有画素群の回路構成の他の例を示している。共有画素群は、画素部24内の光電変換部Gr1,Rr1,Bb1,Gb1,Gr2,Rr2,Bb2,Gb2と、FDリセットトランジスタMr_FDと、電荷保持部FDと、増幅トランジスタMa1と、電流源IDD1と、クランプ容量Cclと、メモリ部M11,M12,M21,M22,M13,M14,M23,M24とで構成されている。FDリセットトランジスタMr_FD、電荷保持部FD、増幅トランジスタMa1、および電流源IDD1は、8つの光電変換部Gr1,Rr1,Bb1,Gb1,Gr2,Rr2,Bb2,Gb2で共有されている。クランプ容量Cclは、8つのメモリ部M11,M12,M13,M14,M21,M22,M23,M24で共有されている。光電変換部Gr1,Rr1,Bb1,Gb1,Gr2,Rr2,Bb2,Gb2の詳細については第1の実施形態と同様であるので説明を省略する。FDリセットトランジスタMr_FDのドレイン端子は電源電圧VDDに接続されており、FDリセットトランジスタMr_FDのソース端子は転送トランジスタMtx1~Mtx8のソース端子に接続されている。FDリセットトランジスタMr_FDのゲート端子は垂直走査回路26に接続されており、リセットパルスφRES1が供給される。電荷保持部FDの一端は転送トランジスタMtx1~Mtx8のソース端子に接続されており、電荷保持部FDの他端は接地されている。増幅トランジスタMa1のドレイン端子は電源電圧VDDに接続されている。増幅トランジスタMa1の入力部であるゲート端子は転送トランジスタMtx1~Mtx8のソース端子に接続されている。電流源IDD1の一端は増幅トランジスタMa1のソース端子に接続されており、電流源IDD1の他端は接地されている。一例として、ドレイン端子が増幅トランジスタMa1のソース端子に接続され、ソース端子が接地され、ゲート端子が垂直走査回路26に接続されたトランジスタで電流源IDD1を構成してもよい。メモリ部M11,M12,M21,M22,M13,M14,M23,M24は、クランプ容量Cclを介して光電変換部Gr1,Rr1,Bb1,Gb1,Gr2,Rr2,Bb2,Gb2と接続される。メモリ部M11,M12,M21,M22,M13,M14,M23,M24は、それぞれサンプルホールドトランジスタMsh1~Msh8と、メモリリセットトランジスタMr_MEM1~Mr_MEM8と、アナログメモリMEM1~MEM8と、増幅トランジスタMa2-1~Ma2-8と、選択トランジスタMse1~Mse8とを備えている。本変形例のメモリ部M11,M12,M21,M22,M13,M14,M23,M24の構成は、図6に示したメモリ部M11,M12,M21,M22,M13,M14,M23,M24の構成と一部が異なる。クランプ容量Cclの一端は増幅トランジスタMa1のソース端子に接続されている。サンプルホールドトランジスタMsh1~Msh8のドレイン端子はクランプ容量Cclの他端に接続されている。サンプルホールドトランジスタMsh1~Msh8のゲート端子は垂直走査回路26に接続されており、サンプルホールドパルスφSH1~φSH8が供給される。メモリリセットトランジスタMr_MEM1~Mr_MEM8のドレイン端子は電源電圧VDDに接続されており、メモリリセットトランジスタMr_MEM1~Mr_MEM8のソース端子はサンプルホールドトランジスタMsh1~Msh8のソース端子に接続されている。メモリリセットトランジスタMr_MEM1~Mr_MEM8のゲート端子は垂直走査回路26に接続されており、メモリリセットパルスφRES2-1~φRES2-8が供給される。アナログメモリMEM1~MEM8の一端はサンプルホールドトランジスタMsh1~Msh8のソース端子に接続されており、アナログメモリMEM1~MEM8の他端は接地されている。増幅トランジスタMa2-1~Ma2-8のドレイン端子は電源電圧VDDに接続されている。増幅トランジスタMa2-1~Ma2-8の入力部を構成するゲート端子はサンプルホールドトランジスタMsh1~Msh8のソース端子に接続されている。選択トランジスタMse1~Mse8のドレイン端子は増幅トランジスタMa2-1~Ma2-8のソース端子に接続されており、選択トランジスタMse1~Mse8のソース端子は垂直信号線VTLに接続されている。奇数行目の選択トランジスタMse1,Mse2,Mse5,Mse6のゲート端子は垂直走査回路26に接続されており、選択パルスφSEL2n-1が供給される。偶数行目の選択トランジスタMse3,Mse4,Mse7,Mse8のゲート端子は垂直走査回路26に接続されており、選択パルスφSEL2nが供給される。選択パルスφSEL2n-1とφSEL2nの2n-1と2nは行数に対応する。上述した各トランジスタに関しては極性を逆にし、ソース端子とドレイン端子を上記と逆にしてもよい。電荷保持部FDは、光電変換素子PD_Gr1,PD_Rr1,PD_Bb1,PD_Gb1,PD_Gr2,PD_Rr2,PD_Bb2,PD_Gb2から転送された信号電荷を一時的に保持する浮遊拡散容量である。FDリセットトランジスタMr_FDは、電荷保持部FDをリセットするトランジスタである。FDリセットトランジスタMr_FDのオン/オフは、垂直走査回路26からのリセットパルスφRES1によって制御される。FDリセットトランジスタMr_FDと転送トランジスタMtx1~Mtx8を同時にオンにすることによって、光電変換素子PD_Gr1,PD_Rr1,PD_Bb1,PD_Gb1,PD_Gr2,PD_Rr2,PD_Bb2,PD_Gb2をリセットすることも可能である。増幅トランジスタMa1は、ゲート端子に入力される、電荷保持部FDに保持されている信号電荷に基づく信号を増幅した増幅信号をソース端子から出力するトランジスタである。電流源IDD1は、増幅トランジスタMa1の負荷として機能し、増幅トランジスタMa1を駆動する電流を増幅トランジスタMa1に供給する。増幅トランジスタMa1と電流源IDD1はソースフォロワ回路を構成する。クランプ容量Cclは、増幅トランジスタMa1から出力される増幅信号の電圧レベルをクランプ固定する容量である。サンプルホールドトランジスタMsh1~Msh8は、クランプ容量Cclの他端の電圧レベルをサンプルホールドし、アナログメモリMEM1~MEM8に保持するトランジスタである。サンプルホールドトランジスタMsh1~Msh8のオン/オフは、垂直走査回路26からのサンプルホールドパルスφSH1~SH8によって制御される。メモリリセットトランジスタMr_MEM1~Mr_MEM8は、アナログメモリMEM1~MEM8をリセットするトランジスタである。メモリリセットトランジスタMr_MEM1~Mr_MEM8のオン/オフは、垂直走査回路26からのメモリリセットパルスφRES2-1~φRES2-8によって制御される。アナログメモリMEM1~MEM8は、サンプルホールドトランジスタMsh1~Msh8によってサンプルホールドされたアナログ信号を保持する。アナログメモリMEM1~MEM8の容量は、電荷保持部FDの容量よりも大きな容量に設定される。アナログメモリMEM1~MEM8には、単位面積当たりのリーク電流暗電流の少ない容量であるMIMMetalInsulatorMetal容量やMOSMetalOxideSemiconductor容量を使用することがより望ましい。これによって、ノイズに対する耐性が向上し、高品質な信号が得られる。増幅トランジスタMa2-1~Ma2-8は、ゲート端子に入力される、アナログメモリMEM1~MEM8に保持されている信号電荷に基づく信号を増幅した増幅信号をソース端子から出力するトランジスタである。増幅トランジスタMa2-1~Ma2-8と、垂直信号線VTLに接続された電流源IDD2とはソースフォロワ回路を構成する。選択トランジスタMse1~Mse4は、メモリ部M11,M12,M21,M22,M13,M14,M23,M24を選択し、増幅トランジスタMa1~Ma4の出力を垂直信号線VTLに伝えるトランジスタである。選択トランジスタMse1~Mse4のオン/オフは、垂直走査回路26からの選択パルスφSEL2n-1,φSEL2nによって制御される。光電変換素子PD_Gr1,PD_Rr1,PD_Bb1,PD_Gb1,PD_Gr2,PD_Rr2,PD_Bb2,PD_Gb2のリセットおよび電荷保持部FDのリセットが終了した後、光電変換素子PD_Gr1,PD_Rr1,PD_Bb1,PD_Gb1,PD_Gr2,PD_Rr2,PD_Bb2,PD_Gb2に蓄積された信号電荷が電荷保持部FDに転送される。さらに、電荷保持部FDに保持された信号電荷に基づく信号がアナログメモリMEM1~MEM8に転送され、保持される。アナログメモリMEM1~MEM8に保持された信号電荷に基づく光信号と、アナログメモリMEM1~MEM4をリセットしたときのリセット信号とが、増幅トランジスタMa2-1~Ma2-8および選択トランジスタMse1~Mse8を介して垂直信号線VTLに出力される。以下では、光電変換素子PD_Gr1に蓄積された信号電荷が電荷保持部FDに転送され、その信号電荷に基づく信号がアナログメモリMEM1に転送される場合のアナログメモリMEM1の一端の電位の変化について説明する。アナログメモリMEM2~MEM8の一端の電位の変化についても同様である。電荷保持部FDのリセットが終了した後に光電変換素子PD_Gr1から電荷保持部FDに信号電荷が転送されることによる電荷保持部FDの一端の電位の変化をΔVfd、増幅トランジスタMa1のゲインをα1とすると、光電変換素子PD_Gr1から電荷保持部FDに信号電荷が転送されることによる増幅トランジスタMa1のソース端子の電位の変化ΔVamp1はα1×ΔVfdとなる。アナログメモリMEM1とサンプルホールドトランジスタMsh1の合計のゲインをα2とすると、光電変換素子PD_Grから電荷保持部FDに信号電荷が転送された後のサンプルホールドトランジスタMsh1のサンプルホールドによるアナログメモリMEM1の一端の電位の変化ΔVmemはα2×ΔVamp1、すなわちα1×α2×ΔVfdとなる。ΔVfdは、信号電荷の転送による電荷保持部FDの一端の電位の変化量であり、電荷保持部FDをリセットすることにより発生するリセットノイズを含んでいない。したがって、サンプルホールドトランジスタMsh1がサンプルホールドを行うことによって、光電変換部で発生するノイズの影響を低減することができる。アナログメモリMEM1のリセットが終了した時点のアナログメモリMEM1の一端の電位は電源電圧VDDであるため、光電変換素子PD_Grから電荷保持部FDに信号電荷が転送された後、サンプルホールドトランジスタMsh1によってサンプルホールドされたアナログメモリMEM1の一端の電位Vmemは以下の1式となる。1式において、ΔVmem0、ΔVfd0である。Vmem=VDΔVmem=VDα1×α2×ΔVfd1また、α2は以下の2式となる。2式において、CLはクランプ容量Cclの容量値であり、CSHはアナログメモリMEM1の容量値である。ゲインの低下をより小さくするため、クランプ容量Cclの容量値CLはアナログメモリMEM1の容量値CSHよりも大きいことがより望ましい。カラム処理部25は、1式に示した電位Vmemに基づく光信号と、アナログメモリをリセットしたときのアナログメモリMEM1の一端の電位に基づくリセット信号との差分をとった差分信号を生成する。この差分信号は、1式に示した電位Vmemと電源電圧VDとの差分に基づく信号であり、光電変換素子PD_Grに蓄積された信号電荷が電荷蓄積部FDに転送された直後の電荷保持部FDの一端の電位と、電荷保持部FDの一端がリセットされた直後の電荷保持部FDの電位との差分ΔVfdに基づく信号である。したがって、アナログメモリMEM1をリセットすることによるノイズ成分と、電荷保持部FDをリセットすることによるノイズ成分とを抑圧した、光電変換素子PD_Gr1に蓄積された信号電荷に基づく信号成分を得ることができる。図16に示した共有画素群を有する固体撮像装置2を、第1の実施形態で説明した駆動方法で駆動することにより、間引き画像を構成する画素信号を高速に読み出すことができる。また、図16に示した共有画素群を有する固体撮像装置2を、第2の実施形態で説明した駆動方法で駆動することにより、高品質の画素信号を読み出すことができる。第2の変形例次に、第2の変形例を説明する。本変形例は第3の実施形態に対する変形例である。図17は、1つの共有画素群の回路構成の他の例を示している。図17には、第1の基板201内の画素部24内の共有画素群の回路構成と、第2の基板202内の画素部24内の共有画素群の回路構成とが示されている。これら両者は接続部203によって電気的に接続されている。図17に示す共有画素群の回路構成は、図16に示した共有画素群の回路構成と同様であるので説明を省略する。本変形例では、クランプ容量Cclの一端は、接続部203を介して増幅トランジスタMa1のソース端子に接続されている。第1の基板201側の光電変換部が生成発生した信号電荷に基づく信号は、接続部203を介して第2の基板202側のメモリ部へ出力される。図17に示す構成によれば、第3の実施形態と同様に、光電変換素子の受光面積を確保しつつ、メモリ部を遮光することができる。このため、間引き画像の生成時に、グローバルシャッタと同等の露光の同時性を実現するとともに、高品質の画素信号を読み出すことができる。第3の変形例次に、第3の変形例を説明する。本変形例は第1の実施形態および第3の実施形態に対する変形例である。図18は光電変換部29aの配列を模式的に示し、図19はメモリ部29bの配列を模式的に示している。図18および図19は、それぞれ光電変換部29aとメモリ部29bを平面的に同じ方向例えば光が入射する方向から見た場合の配列を示している。光電変換部29aの配列とメモリ部29bの配列のそれぞれ互いに対応する位置に共有画素群S11,S12,S21,S22,S31,S32,S41,S42が設けられている。図18に示すように、共有画素群S11,S12,S21,S22,S31,S32,S41,S42は、光電変換部29aとして光電変換部Rr1,Rr2,Bb1,Bb2,Gr1,Gr2,Gb1,Gb2を含む。光電変換部Rr1,Rr2,Bb1,Bb2,Gr1,Gr2,Gb1,Gb2は、いわゆるベイヤ配列形式に従って配列されている。図19に示すように、共有画素群S11,S12,S21,S22,S31,S32,S41,S42は、メモリ部29bとしてメモリ部M11,M12,M13,M14,M21,M22,M23,M24を含む。同一の共有画素群に含まれる光電変換部29a光電変換部Rr1,Rr2,Bb1,Bb2,Gr1,Gr2,Gb1,Gb2とメモリ部29bメモリ部M11,M12,M13,M14,M21,M22,M23,M24とが対応関係を有する。また、図18および図19は出力対象画素を示している。図18の出力対象画素320,321と図19の出力対象画素330,331が本変形例の出力対象画素である。出力対象画素320,321,330,331はそれぞれ4つの画素29で構成されている。出力対象画素320は、2行2列の画素29で構成され、光電変換部Rr1,Bb1,Gr1,Gb1を含む。出力対象画素321は、2行2列の画素29で構成され、光電変換部Rr2,Bb2,Gr2,Gb2を含む。出力対象画素330は、1行4列の画素29で構成され、メモリ部M11,M12,M13,M14を含む。出力対象画素331は、1行4列の画素29で構成され、メモリ部M21,M22,M23,M24を含む。同一の共有画素群に含まれる出力対象画素320と出力対象画素330が対応関係を有する。すなわち、出力対象画素320の光電変換部Rr1,Bb1,Gr1,Gb1の光電変換素子で発生した信号電荷が、その出力対象画素320を含む共有画素群と同一の共有画素群に含まれる出力対象画素330のメモリ部M11,M12,M13,M14へ出力される。また、同一の共有画素群に含まれる出力対象画素321と出力対象画素331が対応関係を有する。すなわち、出力対象画素321の光電変換部Rr2,Bb2,Gr2,Gb2の光電変換素子で発生した信号電荷が、その出力対象画素321を含む共有画素群と同一の共有画素群に含まれる出力対象画素331のメモリ部M21,M22,M23,M24へ出力される。図20は、本実施形態における固体撮像装置2の駆動方法を示している。図20の横方向は時間を示している。ブロックB10,B11,B12は出力対象画素320,330が動作する期間を示しており、ブロックB20,B21,B22は出力対象画素321,331が動作する期間を示している。これらのブロックが示す期間は、1フレームの画素信号を得るのに必要なPDリセット期間、露光期間、および転送期間を含む。出力対象画素320,330に係るブロックB10の動作が開始された後、ブロックB10の動作が終了する前に、出力対象画素321,331に係るブロックB20の動作が開始される。また、ブロックB20の動作が終了する前に、出力対象画素320,330に係るブロックB11の動作が開始される。このように、出力対象画素320,330に係る動作と、出力対象画素321,331に係る動作とが、各動作を時間的にずらしながら並行的に行われる。出力対象画素330からの画素信号の読み出しは、転送期間が終了した後、出力対象画素331から画素信号が読み出されるよりも前に行われる。また、出力対象画素331からの画素信号の読み出しは、転送期間が終了した後、出力対象画素330から画素信号が読み出されるよりも前に行われる。同一の共有画素群において、出力対象画素320,330に係る動作と、出力対象画素321,331に係る動作とは、同時とならないように制御される。具体的には、同一の共有画素群において、出力対象画素320内の光電変換部29aで発生した信号電荷が出力対象画素330内のメモリ部29bへ転送された後、出力対象画素321内の光電変換部29aで発生した信号電荷が出力対象画素331内のメモリ部29bへ転送される。例えば、共有画素群S11において、出力対象画素320内の光電変換部Gr1,Rr1,Bb1,Gb1で発生した信号電荷が出力対象画素330内のメモリ部M11,M12,M13,M14へ転送された後、出力対象画素321内の光電変換部Gr2,Rr2,Bb2,Gb2で発生した信号電荷が出力対象画素331内のメモリ部M21,M22,M23,M24へ転送される。また、同一の共有画素群において、出力対象画素320,330に係る1フレームのリセット期間と転送期間の間、すなわち露光期間に、出力対象画素321,331に係る1フレームの転送期間と次のフレームのリセット期間の動作が行われる。例えば、共有画素群S11において、出力対象画素320,330に係るブロックB11における露光期間に、出力対象画素321,331に係るブロックB20の転送期間の動作と、出力対象画素321,331に係るブロックB21のリセット期間の動作とが行われる。同様に、同一の共有画素群において、出力対象画素321,331に係る1フレームのリセット期間と転送期間の間、すなわち露光期間に、出力対象画素320,330に係る1フレームの転送期間と次のフレームのリセット期間の動作が行われる。例えば、共有画素群S11において、出力対象画素321,331に係るブロックB20における露光期間に、出力対象画素320,330に係るブロックB10の転送期間の動作と、出力対象画素320,330に係るブロックB11のリセット期間の動作とが行われる。図20に示す動作では、出力対象画素330および出力対象画素331のそれぞれから複数フレームの画素信号を得ることができる。したがって、これら複数フレームの画素信号から、動画像の表示および記録に用いるライブビュー用画像信号を得ることができる。また、出力対象画素320,330に係る動作と、出力対象画素321,331に係る動作とが、各動作を時間的にずらしながら並行的に行われるため、通常の1フレーム期間の時間よりも短い間隔で出力対象画素330からの画素信号と出力対象画素331からの画素信号とを交互に得ることができる。このため、高フレームレートで撮像を行った場合と同様の効果により、動きのある被写体の動きがより滑らかになるライブビュー用画像信号を得ることができる。以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。上記では、2枚の基板が接続部で接続されている固体撮像装置の構成を示したが、3枚以上の基板が接続部で接続されていてもよい。3枚以上の基板が接続部で接続される固体撮像装置の場合、3枚以上の基板のうち2枚の基板が第1の基板と第2の基板に相当する。例えば、本発明の一態様に係る固体撮像装置は、光電変換手段と信号蓄積手段を含む画素が行列状に配置され、2行以上にまたがる範囲内の複数の画素が同一のグループを形成している画素部と、同一のグループにおいて信号を読み出す対象となる複数の光電変換手段と、前記複数の光電変換手段が構成する配列の行数よりも少ない行数の配列を構成する前記同一のグループ内の複数の信号蓄積手段とを対応付け、前記複数の光電変換手段で発生した信号を、それぞれの前記光電変換手段に対応付けられた前記信号蓄積手段に転送し、前記信号蓄積手段に蓄積された信号を行毎に出力する制御を行う制御手段と、を有する固体撮像装置。であってもよい。例えば、本発明の一態様に係る撮像装置は、光電変換手段と信号蓄積手段を含む画素が行列状に配置され、2行以上にまたがる範囲内の複数の画素が同一のグループを形成している画素部と、同一のグループにおいて信号を読み出す対象となる複数の光電変換手段と、前記複数の光電変換手段が構成する配列の行数よりも少ない行数の配列を構成する前記同一のグループ内の複数の信号蓄積手段とを対応付け、前記複数の光電変換手段で発生した信号を、それぞれの前記光電変換手段に対応付けられた前記信号蓄積手段に転送し、前記信号蓄積手段に蓄積された信号を行毎に出力する制御を行う制御手段と、を有する撮像装置。であってもよい。上述した各構成要素や各処理プロセスの任意の組合せを実現するコンピュータプログラムプロダクトも本発明の態様として有効である。コンピュータプログラムプロダクトとは、プログラムコードが記録された記録媒体DVD媒体,ハードディスク媒体、メモリ媒体など、プログラムコードが記録されたコンピュータ、プログラムコードが記録されたインターネットシステム例えば、サーバとクライアント端末を含むシステムなど、プログラムコードが組み込まれた記録媒体、装置、機器やシステムをいう。この場合、上述した各構成要素や各処理プロセスは各モジュールで実装され、その実装されたモジュールからなるプログラムコードがコンピュータプログラムプロダクト内に記録される。例えば、本発明の一態様に係るコンピュータプログラムプロダクトは、光電変換素子と信号蓄積回路を含む画素が行列状に配置され、2行以上にまたがる範囲内の複数の画素が同一のグループを形成している画素部を有する固体撮像装置の前記画素から信号を読み出す処理をコンピュータに実行させるためのプログラムコードが記録されたコンピュータプログラムプロダクトであって、同一のグループにおいて信号を読み出す対象となる複数の光電変換素子で信号を発生するモジュールと、前記複数の光電変換素子と、前記複数の光電変換素子が構成する配列の行数よりも少ない行数の配列を構成する前記同一のグループ内の複数の信号蓄積回路とを対応付け、前記複数の光電変換素子で発生した信号を、それぞれの前記光電変換素子に対応付けられた前記信号蓄積回路に転送するモジュールと、前記信号蓄積回路に蓄積された信号を行毎に出力するモジュールと、を含むプログラムコードが記録されたコンピュータプログラムプロダクト。であってもよい。上述した実施形態による各構成要素や各処理プロセスの任意の組合せを実現するためのプログラムも本発明の態様として有効である。このプログラムを、コンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータに読み込ませ、実行させることで、本発明の目的を達成することができる。ここで、コンピュータは、WWWシステムを利用している場合であれば、ホームページ提供環境あるいは表示環境も含むものとする。また、コンピュータ読み取り可能な記録媒体とは、フレキシブルディスク、光磁気ディスク、ROM、CD-ROM等の可搬媒体、コンピュータに内蔵されるハードディスク等の記憶装置のことをいう。さらにコンピュータ読み取り可能な記録媒体とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムが送信された場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリRAMのように、一定時間プログラムを保持しているものも含むものとする。また、上述したプログラムは、このプログラムを記憶装置等に格納したコンピュータから、伝送媒体を介して、あるいは伝送媒体中の伝送波により他のコンピュータに伝送されてもよい。ここで、プログラムを伝送する伝送媒体は、インターネット等のネットワーク通信網や電話回線等の通信回線通信線のように、情報を伝送する機能を有する媒体のことをいう。また、上述したプログラムは、前述した機能の一部を実現するためのものであってもよい。さらに、前述した機能を、コンピュータに既に記録されているプログラムとの組合せで実現できるもの、いわゆる差分ファイル差分プログラムであってもよい。以上、本発明の好ましい実施形態を説明したが、上述した各構成要素や各処理プロセスとして、色々な代替物、変形物、等価物を用いることができる。本明細書に開示された実施形態において、1または複数の機能を実行するために、1つの部品を複数の部品と置き換えてもよいし、複数の部品を1つの部品で置き換えてもよい。このような置換が、本発明の目的を達成するために適切に作用しない場合を除き、このような置換は、本発明の範囲内である。したがって、本発明の範囲は、上記の説明を参照して決められるものではなく、請求項により決められるべきであり、均等物の全範囲も含まれる。請求項において、明示的に断らない限り、各構成要素は1またはそれ以上の数量である。請求項において~のための手段のような語句を用いて明示的に記載する場合を除いて、請求項がミーンズプラスファンクションの限定を含むものと解してはならない。本明細書に使用される用語は特定の実施形態を説明することのみを目的としており、本発明を制限しようとするものではない。本明細書においては、単数形で用語が使用されている場合でも、複数形を排除することが文脈で明確に示されていない限り、その用語は複数形をも同様に含む。"