外部負荷が接続される第1、第2の外部端子と、前記第1、第2の外部端子に接続される前記外部負荷を駆動する出力バッファ部と、テスト制御信号に応じてオン状態となることで、前記第1、第2の外部端子を導通させるスイッチ部と、テストモード時において、前記出力バッファ部により、前記第1、第2の外部端子に対して互いに逆相の信号を出力させ、且つ、前記テスト制御信号により前記スイッチ回路をオン状態とするテスト制御回路と、を有する出力回路。測定部を更に有し、前記測定部は、前記スイッチ回路がオン状態時の前記第1、第2の外部端子間の電圧を測定する請求項1に記載の出力回路。前記外部負荷は、容量性負荷である請求項1または請求項2に記載の出力回路。前記スイッチ部は、前記第1の出力端子と第1のノードとの間に接続される第1のスイッチ回路と、前記第1のノードと前記第2の出力端子との間に接続される第2のスイッチ回路と、とを有し、前記第1のスイッチ回路は、前記テスト制御信号のうち第1のスイッチ制御信号に応じてオン、オフが制御され、前記第2のスイッチ回路は、前記テスト制御信号のうち第2のスイッチ制御信号に応じてオン、オフが制御され、前記測定部は、前記第1のノードの電圧を測定する請求項3に記載の出力回路。前記出力バッファ部は、前記第1の外部端子に出力電圧を出力する第1のバッファアンプと、前記第2の外部端子に出力電圧を出力する第2のバッファアンプと、を有する請求項1~請求項4のいずれか1項に記載の出力回路。前記出力バッファ部は、第1、第2のセレクタを更に有し、前記第1のセレクタは、当該出力回路の周辺回路からの第1の入力信号と、前記制御部が出力する第1の制御信号とを入力し、前記制御部が出力するセレクタ切り替え制御信号に応じて、通常動作モード時には前記第1の入力信号、前記テストモード時には前記第1の制御信号を選択し、第1の選択信号として出力し、前記第2のセレクタは、前記周辺回路からの第2の入力信号と、前記制御部が出力する前記第1の制御信号と逆相の第2の制御信号とを入力し、前記セレクタ切り替え制御信号に応じて、前記通常動作モード時には前記第2の入力信号、前記テストモード時には前記第2の制御信号を選択し、第2の選択信号として出力し、前記第1のバッファアンプは、前記第1の選択信号に応じて出力電圧を出力し、前記第2のバッファアンプは、前記第2の選択信号に応じて出力電圧を出力する請求項5に記載の出力回路。前記出力バッファ部は、前記第1の外部端子に第1の出力電圧を出力し、前記第2の外部端子に前記第1の出力電圧と逆相の第2の出力電圧を出力する差動バッファアンプと、を有する請求項1~請求項4のいずれか1項に記載の出力回路。前記出力バッファ部は、第1、第2のセレクタを更に有し、前記第1のセレクタは、当該出力回路の周辺回路からの第1の入力信号と、前記制御部が出力する第1の制御信号とを入力し、前記制御部が出力するセレクタ切り替え制御信号に応じて、通常動作モード時には前記第1の入力信号、前記テストモード時には前記第1の制御信号を選択し、第1の選択信号として出力し、前記第2のセレクタは、前記周辺回路からの第2の入力信号と、前記制御部が出力する前記第1の制御信号と逆相の第2の制御信号とを入力し、前記セレクタ切り替え制御信号に応じて、前記通常動作モード時には前記第2の入力信号、前記テストモード時には前記第2の制御信号を選択し、第2の選択信号として出力し、前記差動バッファアンプは、前記第1、第2の選択信号に応じて、それぞれ前記第1、第2の出力電圧を出力する請求項7に記載の出力回路。外部負荷が接続される第1、第2の外部端子と、前記第1、第2の外部端子に接続される前記外部負荷を駆動する出力バッファ部と、テスト制御信号に応じてオン状態となることで、前記第1、第2の外部端子を導通させるスイッチ部と、を有する出力回路のドライブ能力テスト方法であって、前記スイッチ部をオン状態とし、前記出力バッファ部により、前記第1、第2の外部端子に対して互いに逆相の信号を出力させ、前記第1、第2の外部端子間の電圧を測定する出力回路のドライブ能力テスト方法。従来技術である入出力バッファ1では、入出力バッファのドライブ能力を診断することが可能であるが、抵抗性の負荷が接続される状態を対象とする場合に限られている。このため、容量性負荷が外部端子OUTに接続されている場合は測定対象外のため、出力バッファのドライブ能力の診断に対応することができない問題があった。本発明は、外部負荷が接続される第1、第2の外部端子と、前記第1、第2の外部端子に接続される前記外部負荷を駆動する出力バッファ部と、第1の制御信号に応じてオン状態となることで、前記第1、第2の外部端子を導通させるスイッチ部と、テスト時において、前記出力バッファ部により、前記第1、第2の外部端子に対して互いに逆相の信号を出力させ、且つ、前記第1の制御信号により前記スイッチ回路をオン状態とするテスト制御部と、を有する出力回路である。本発明は、テスト時においてオン状態のスイッチ部が第1、第2の外部端子を導通させることができる。つまり、出力バッファ部の正相出力側例えば第1の外部端子側と逆相出力側例えば第2の外部端子側で導通することになる。この第1、第2の外部端子が導通した状態で、第1、第2の外部端子の間の電圧を測定することで、当該半導体集積回路のドライブ能力が判定可能となる。本発明は、外部端子に接続される負荷が容量性負荷であったとしても、出力バッファ部のドライブ能力の判定が可能となる。発明の実施の形態1以下、本発明を適用した具体的な実施の形態1について、図面を参照しながら詳細に説明する。図1に本実施の形態1にかかる出力回路100を使用する半導体集積回路LSI1のブロック構成を示す。半導体集積回路LSI1は、出力回路100と、内部コア回路104とを有する。出力回路100は、出力バッファ回路101と、測定部102と、テスト制御部103とを有する。内部コア回路104は、デジタルロジック回路であり、CPU、RAMメインメモリ、ROM等を有する。内部コア回路104で処理されたデータが、他のLSIへ送信される場合、内部コア回路104からのデータ信号D1、D2が出力バッファ回路101へ送られ、バッファリング後に送信信号S1、S2として出力端子OUT1、OUT2から他のLSIに送信される。送信信号S1、S2は、それぞれ出力端子OUT1、OUT2に接続される基板配線を経て他のLSIに伝達される。内部コア回路104は、ユーザーがプログラミング等で任意に動作の設定が可能であり、当然、他のLSIに送信するためのデータ信号D1、D2の値も任意である。なお、本明細書において、これ以降、内部コア回路104から任意のデータ信号が出力される状態を通常動作モードと称す。また、この通常動作モードの他に、後述する出力バッファ回路101をテストする状態があり、この状態をテストモードと称す。また、内部コア回路104からのリセット信号RSTにより、出力回路100のシステムリセットを行うことが可能である。出力バッファ回路101は、通常動作モード時には、内部コア回路104からのデータ信号D1、D2をバッファリングし、送信信号S1、S2として出力端子OUT1、OUT2へ出力する。また、テストモード時には、後述するテスト制御部103からのテスト制御信号Scnt1、Scnt2に応じて、送信信号S1、S2の一方を1ハイレベル、他方を0ロウレベルにする。図2に出力バッファ回路101の更に詳細な構成、及び、測定部102、テスト制御部103との接続関係を示す。図2に示すように、出力バッファ回路101は、バッファアンプAMP1、AMP2と、スイッチ回路SW1と、セレクタSEL1、SEL2とを有する。セレクタSEL1は、内部コア回路104からのデータ信号D1と、テスト制御部Scnt1第1の制御信号のいずれか一方を、テスト制御信号Scnt3セレクタ切り替え制御信号の値に応じて選択し、選択信号Ssel1として出力する。例えば、テスト制御信号Scnt3が、1ハイレベルの場合、データ信号D1を選択し、0ロウレベルの場合、テスト制御信号Scnt1を選択する。セレクタSEL2は、内部コア回路104からのデータ信号D2と、テスト制御部Scnt2第2の制御信号のいずれか一方を、テスト制御信号Scnt3の値に応じて選択し、選択信号Ssel2として出力する。例えば、テスト制御信号Scnt3が、1ハイレベルの場合、データ信号D2を選択し、0ロウレベルの場合、テスト制御信号Scnt2を選択する。バッファアンプAMP1は、セレクタSEL1の選択した選択信号Ssel1を増幅し、送信信号S1として出力端子OUT1へ出力する。なお、バッファアンプAMP1が出力する電圧をV1とする。図3にバッファアンプAMP1の構成の一例を示す。図3に示すように、バッファアンプAMP1は、インバータ回路IV1と、PMOSトランジスタMP1と、NMOSトランジスタMN1とを有する。PMOSトランジスタMP1は、ソースが電源端子VDD、ドレインがノードN1に接続される。NMOSトランジスタMN1は、ドレインがノードN1、ソースが接地端子GNDに接続される。PMOSトランジスタMP1及びNMOSトランジスタMN1のゲートは共に、インバータ回路IV1の出力に接続される。インバータ回路IV1は、セレクタSEL1の選択した選択信号Ssel1を入力し、反転信号をPMOSトランジスタMP1及びNMOSトランジスタMN1のゲートに出力する。例えば、選択信号Ssel1が1ハイレベルである場合、PMOSトランジスタMP1がオン、NMOSトランジスタMN1がオフとなり、バッファアンプAMP1の出力電圧V1は電源電圧VDD送信信号S1がハイレベルとなる。逆に、選択信号Ssel1が0ロウレベルである場合、PMOSトランジスタMP1がオフ、NMOSトランジスタMN1がオンとなり、バッファアンプAMP1の出力電圧V1は接地電圧GND送信信号S1がロウレベルとなる。バッファアンプAMP2は、セレクタSEL2の選択した選択信号Ssel2を増幅し、送信信号S2として出力端子OUT1へ出力する。なお、バッファアンプAMP2が出力する電圧をV2とする。また、バッファアンプAMP2の構成及び動作は、バッファアンプAMP1と基本的に同様であるため、ここでの説明は省略する。スイッチ回路SW1は、出力端子OUT1とOUT2との間に接続される。スイッチ回路SW1は、テスト制御信号Scnt4スイッチ制御信号に応じてオンする場合、出力端子OUT1とOUT2間を電気的に接続導通状態し、オフする場合、出力端子OUT1とOUT2間を電気的に遮断非導通状態する。例えば、テスト制御信号Scnt4が、1ハイレベルの場合、オン状態、0ロウレベルの場合、オフ状態となる。ここで、スイッチ回路SW1がオンした場合、出力端子OUT1とOUT2との間が電気的に接続され、電圧V1とV2との中間の電圧となる。この電圧を以降では、Vcomと称す。図4にスイッチ回路SW1の構成の一例を示す。図4に示すように、スイッチ回路SW1は、インバータ回路IV2と、トランスファーゲートTG1とを有する。インバータ回路IV2は、テスト制御信号Scnt4の反転信号を出力する。トランスファーゲートTG1は、出力端子OUT1、OUT2間に接続され、テスト制御信号Scnt4と、インバータ回路IV2から出力されるテスト制御信号Scnt4の反転信号に応じて導通、非導通が制御される。測定部102は、スイッチ回路SW1がオン時の電圧Vcomを測定して、そのときのアナログ電圧情報をデジタル値に変換し、測定データとして記憶する。測定部102は、アナログ-デジタル変換回路ADコンバータADC1と、レジスタメモリREG1とを有する。ADコンバータADC1は、スイッチ回路SW1がオン時の電圧Vcomをデジタル値に変換する。レジスタメモリREG1は、ADコンバータADC1からのデジタル測定値を測定データとして記憶する。なお、レジスタメモリREG1は、複数のデジタル測定データを記憶することができる。本例では、レジスタメモリREG1は、2個のデジタル測定データをDV1、DV2として記憶することができる。テスト制御部103は、テストモード時に、テスト制御信号Scnt1~Scnt4により、出力バッファ回路101のドライブ能力を判定する。より詳細には、まず、テスト制御信号Scnt1~Scnt3により、バッファアンプAMP1、AMP2の一方の出力をハイレベル、他方の出力をロウレベルとする。このとき、テスト制御信号Scnt4によりスイッチ回路SW1をオン状態とし、測定部102に電圧Vcomを測定させる。そして、測定部102の測定結果測定データDV1、DV2が所定範囲以後、規定値と称すであるかどうかを判定し、出力バッファ回路101のバッファアンプAMP1、AMP2のドライブ能力を判定する。なお、この規定値は、電源電圧VDDの値と、スイッチ回路SW1、PMOSトランジスタMP1、NMOSトランジスタMN1のオン抵抗から導くことができる。但し、上記オン抵抗のプロセスばらつきを考慮し、この規定値が設定されることに注意する。なお、テスト制御部103の機能を内部コア回路103が有していてもよい。次に、本実施の形態1にかかる出力回路100の動作について説明する。図5に出力回路100の動作フローチャートを示す。なお、本動作フローチャートは、特に断らない限りテスト制御部103による出力回路100の制御フローである。図5に示すように、まず、リセット信号RSTにより、出力回路100のシステムリセットを行うS101。次に、テストモードを開始しない場合S102NOでは、通常動作モードを行うための通常のリセット処理S111を行い、その後、通常動作モードとなるS112。一方、テストモードを開始する場合S102YES、テスト制御信号Scnt4により、スイッチ回路SW1がオン状態となりS103、出力端子OUT1、OUT2が電気的に接続される。次に、テスト制御部103から、値が1のテスト制御信号Scnt1と、値が0のテスト制御信号Scnt2が出力される。更に、テスト制御信号Scnt3に応じて、セレクタSEL1、SEL2が、それぞれ上記テスト制御信号Scnt1、Scnt2を選択し、選択信号Ssel1、Ssel2として出力する。このため、バッファアンプAMP1が1ハイレベルを出力、つまり出力電圧V1が電源電圧VDDとなり、且つ、バッファアンプAMP2が0ロウレベルを出力、つまり出力電圧V2が接地電圧GNDとなるS104。次に、測定部102のADコンバータADC1が、電圧V1、V2の中間電圧Vcomを測定する。そして、レジスタメモリREG1が、その測定結果をデジタル測定データDV1として記憶するS105。次に、テスト制御部103から、値が0のテスト制御信号Scnt1と、値が1のテスト制御信号Scnt2が出力される。このため、バッファアンプAMP1が0ロウレベルを出力、つまり出力電圧V1が接地電圧GNDとなり、且つ、バッファアンプAMP2が1ハイレベルを出力、つまり出力電圧V2が電源電圧VDDとなるS106。次に、測定部102のADコンバータADC1が、電圧V1、V2の中間電圧Vcomを測定する。そして、レジスタメモリREG1が、その測定結果をデジタル測定データDV2として記憶するS107。次に、レジスタメモリREG1が記憶しているデジタル測定データDV1、DV2が所定の電圧範囲規格値に入っているかどうかを判定する。デジタル測定データDV1、DV2が所定の電圧範囲規格値に入っている場合、バッファアンプAMP1、AMP2のドライブ能力が正常であると判定し、所定の電圧範囲規格値から外れている場合、ドライブ能力に異常があると判定するS108。次に、テスト制御信号Scnt4により、スイッチ回路SW1がオフ状態となりS109、出力端子OUT1、OUT2が電気的に遮断される。次に、テスト制御信号Scnt3に応じて、セレクタSEL1、SEL2が、それぞれ内部コア回路104からのデータ信号D1、D2を選択するように設定するS110。次に、通常のリセット処理S111を行い、その後、通常動作モードへ移行するS112。なお、上記ステップS108は、特にテスト制御部103が行わなくてもよく、内部コア回路104が行ってもよい。また、バッファアンプAMP1、AMP2のドライブ能力の判定は、レジスタメモリREG1が記憶しているデジタル測定データDV1、DV2の値が確定後であればいつでもよい。このため、判定ステップであるS108が、特に図5のようにステップS107とS109の間でなくてもよく、デジタル測定データDV1、DV2の値が確定以降のステップであればいつでもよい。以上が出力回路100の動作フローの説明である。次に、図6、図7に出力回路100の動作タイミングチャートを示す。図6は出力バッファ回路101のドライブ能力が正常な場合、図7は出力バッファ回路101のドライブ能力に異常がある場合を想定する。まず、図6に示すように、リセット信号RSTパルスが入力され、出力回路100のシステムリセットが行われる。リセット後、時刻t1にテストモードが開始される。テスト制御部103のテスト制御信号Scnt1~Scnt3に応じて、バッファアンプAMP1が電源電圧VDDハイレベル、バッファアンプAMP2が接地電圧GNDロウレベルを出力する。また、テスト制御信号Scnt4に応じて、スイッチ回路SW1がオン状態となる。この状態では、電源電圧VDDが、バッファアンプAMP1のPMOSトランジスタMP1のオン抵抗の電圧降下、スイッチ回路SW1の電圧降下、バッファアンプAMP2のNMOSトランジスタMN1のオン抵抗の電圧降下により分圧され、電圧Vcomが生成される。この電圧Vcomが時刻t2までに、ADコンバータADC1で測定され、レジスタメモリREG1に測定データDV1として記憶される。次に、時刻t2に、テスト制御部103のテスト制御信号Scnt1~Scnt3に応じて、バッファアンプAMP1が接地電圧GNDロウレベル、バッファアンプAMP2が電源電圧VDDハイレベルを出力する。この状態では、電源電圧VDDが、バッファアンプAMP1のNMOSトランジスタMN1のオン抵抗の電圧降下、スイッチ回路SW1の電圧降下、バッファアンプAMP2のPMOSトランジスタMP1のオン抵抗の電圧降下により分圧され、電圧Vcomが生成される。この電圧Vcomが時刻t3までに、ADコンバータADC1で測定され、レジスタメモリREG1に測定データDV2として記憶される。次に、時刻t3に、テスト制御部103のテスト制御信号Scnt4に応じて、スイッチ回路SW1がオフ状態となる。また、テスト制御部103のテスト制御信号Scnt3に応じて、バッファアンプAMP1、AMP2の入力が、データ信号D1、D2側に切り替わる。そして、時刻t3以降に、テスト制御部103もしくは内部コア回路104において、測定データDV1、DV2の値に応じて出力バッファ回路101のドライブ能力の判定が行われる。図6の場合では、測定データDV1、DV2の値が規定値の範囲内に収まっており、出力バッファ回路101のドライブ能力が正常であると判定される。なお、時刻t3以降に、内部コア回路104からデータ信号D1、D2が出力されない場合は、バッファアンプAMP1、AMP2の出力が不定となる。次に、出力バッファ回路101のドライブ能力に異常がある場合を説明する。基本的に図6と同様の動作タイミングチャートとなっているが、出力バッファ回路101のドライブ能力に異常があるため、時刻t1~t2のVcomが規定値の範囲から外れている。この電圧Vcomの値がADコンバータADC1で測定され、レジスタメモリREG1に測定データDV1として記憶される。そして、時刻t3以降に、テスト制御部103もしくは内部コア回路104において、測定データDV1、DV2の値に応じて出力バッファ回路101のドライブ能力の判定が行われる。図7の場合では、測定データDV2の値が規定値の範囲内に収まっているが、測定データDV1の値が規定値の範囲から外れることになり、出力バッファ回路101のドライブ能力に異常があると判定される。なお、スイッチ回路SW1の不具合により、測定データDV1の値が規定値の範囲から外れる場合も考えられるが、測定データDV2の値が規定値の範囲内に収まっているため、スイッチ回路SW1における不具合発生の可能性を除外することができる。以上が、本実施の形態1にかかる出力回路100の動作の説明である。ここで、図18のような従来技術では、入出力バッファのドライブ能力を診断することが可能であったが、抵抗性の負荷が接続される状態を対象とする場合に限られている。このため、容量性負荷が外部端子OUTに接続されている場合は測定対象外のため、出力バッファのドライブ能力の診断に対応することができないという問題があった。しかし、本実施の形態1にかかる出力回路100では、図1に示すように、出力端子OUT1、OUT2に容量性負荷が接続されている場合であっても、出力バッファ回路101のドライブ能力の判定が可能である。これは、テストモード時に、出力バッファ回路101において、逆位相出力するバッファアンプAMP1、AMP2の出力端同士をスイッチ回路SW1で導通させ、分圧電圧を測定する。この測定した電圧が規定の範囲に収まっている場合、バッファアンプAMP1、AMP2のドライブ能力が正常である、または、規定の範囲から外れた場合、ドライブ能力に異常があると判定される。よって、本実施の形態1にかかる出力回路100では、出力端子OUT1、OUT2に終端抵抗が接続されない、もしくは、容量性負荷が接続されている場合であっても、出力バッファ回路101のドライブ能力の判定が可能である。このため、図1に示すように、LSI1がボードに接続され、出力端子OUT1、OUT2に容量性負荷が接続されている場合であっても、上記テストを行うことができ、出力回路100のドライブ能力の判定が可能である。これには、特殊なテスタを用いる必要が無く、本LSI1を使用するユーザー側でも判定可能であり、不具合の特定期間を短縮することが可能である。また、上記のように出力端子OUT1、OUT2に終端抵抗が接続されない場合であっても出力バッファ回路101のドライブ能力の判定が可能であるため、不具合検査だけでなく、製品出荷テストにも利用可能である。このことにより、出力端子OUT1、OUT2にテスト用の負荷を接続する工程が省略できる。また、テスト設備の簡素化も可能となり、テストコストを削減することができるメリットがある。また、上述した実施の形態では、説明の簡略化のため測定対象のバッファアンプを2個に限定しているが、図1、図2のように2個を一対として構成することで、バッファアンプの数を4個、6個、8個と、偶数倍で拡張してもよい。発明の実施の形態2以下、本発明を適用した具体的な実施の形態2について、図面を参照しながら詳細に説明する。図8に本実施の形態2にかかる出力回路200を使用する半導体集積回路LSI2のブロック構成を示す。半導体集積回路LSI2は、出力回路200と、内部コア回路104とを有する。出力回路200は、出力バッファ回路201と、測定部102と、テスト制御部103とを有する。更に、図9に出力バッファ回路201の詳細な構成、及び、測定部102、テスト制御部103との接続関係を示す。図9に示すように、出力バッファ回路201は、バッファアンプAMP1、AMP2と、スイッチ回路SW2と、セレクタSEL1、SEL2とを有する。なお、図8、図9に示された符号のうち、図1、図2と同じ符号を付した構成は、図1、図2と同じか又は類似の構成を示している。実施の形態1と異なるのは、スイッチ回路SW1がSW2に置き換えられ、そのスイッチ回路SW2がテスト制御部103のテスト制御信号Scnt21、Scnt22により制御される。また、ADコンバータADC1の測定する電圧Vcomがスイッチ回路SW2経由となっている点である。よって、本実施の形態2では、その相違する部分を中心に説明し、その他実施の形態1と同様の構成の説明は省略する。スイッチ回路SW2は、出力端子OUT1とOUT2との間に接続される。スイッチ回路SW2は、スイッチ回路SW21、SW22を有する。スイッチ回路SW21は、出力端子OUT1とノードN21との間に接続され、テスト制御部103のテスト制御信号Scnt21に応じてオン、オフが制御される。スイッチ回路SW21は、テスト制御信号Scnt21に応じてオンする場合、出力端子OUT1とノードN21との間を電気的に接続導通状態し、オフする場合、出力端子OUT1とノードN21との間を電気的に遮断非導通状態する。例えば、テスト制御信号Scnt21が、1ハイレベルの場合、オン状態、0ロウレベルの場合、オフ状態となる。スイッチ回路SW22は、出力端子OUT2とノードN21との間に接続され、テスト制御部103のテスト制御信号Scnt22に応じてオン、オフが制御される。スイッチ回路SW22は、テスト制御信号Scnt22に応じてオンする場合、出力端子OUT2とノードN21との間を電気的に接続導通状態し、オフする場合、出力端子OUT2とノードN21との間を電気的に遮断非導通状態する。例えば、テスト制御信号Scnt22が、1ハイレベルの場合、オン状態、0ロウレベルの場合、オフ状態となる。図10にスイッチ回路SW2の詳細な構成の一例を示す。図10に示すように、スイッチ回路SW21は、インバータ回路IV21と、トランスファーゲートTG21とを有する。また、スイッチ回路SW22は、インバータ回路IV22と、トランスファーゲートTG22とを有する。インバータ回路IV21は、テスト制御信号Scnt21の反転信号を出力する。トランスファーゲートTG21は、出力端子OUT1とノードN21との間に接続され、テスト制御信号Scnt21と、インバータ回路IV21から出力されるテスト制御信号Scnt21の反転信号に応じて導通、非導通が制御される。インバータ回路IV22は、テスト制御信号Scnt22の反転信号を出力する。トランスファーゲートTG22は、出力端子OUT2とノードN21との間に接続され、テスト制御信号Scnt22と、インバータ回路IV22から出力されるテスト制御信号Scnt22の反転信号に応じて導通、非導通が制御される。なお、テスト制御信号Scnt21、Scnt22に応じて、スイッチ回路SW21、SW22が共にオンした場合、出力端子OUT1とOUT2との間が電気的に接続される。このため、ノードN21の電圧は、電圧V1とV2との中間電圧となる。この中間電圧を以降では、Vcomと称す。電圧Vcomは、スイッチ回路SW21、SW22のオン抵抗、PMOSトランジスタMP1、NMOSトランジスタMN1のオン抵抗により、電源電圧VDDを分圧した値となる。測定部102のADコンバータADC1は、ノードN21の電圧Vcomをデジタル値に変換する。テスト制御部103は、実施の形態1のテスト制御信号Scnt4の代わりに、テスト制御信号Scnt21、Scnt22を出力する。基本的に、テスト制御信号Scnt21、Scnt22によりスイッチ回路SW21、SW22を同時に、オン、オフするよう制御するが、スイッチ回路SW21、SW22を個別にオン、オフすることも可能である。次に、本実施の形態2にかかる出力回路200の動作について説明する。図11に出力回路200の動作フローチャートを示す。基本的に、実施の形態1の図5と同様な動作フローとなっているが、ステップS203、S209で、スイッチ回路SW21、SW22がテスト制御信号Scnt21、Scnt22によりオン、オフされる点が異なる。図11に示すように、まず、リセット信号RSTにより出力回路200のシステムリセットを行うS201。次に、テストモードを開始しない場合S202NOでは、通常動作モードを行うための通常のリセット処理S211を行い、その後、通常動作モードとなるS212。一方、テストモードを開始する場合S202YES、テスト制御信号Scnt21、Scnt22により、スイッチ回路SW21、SW22が共にオン状態となりS203、出力端子OUT1、OUT2とノードN21とが電気的に接続される。次に、テスト制御部103から、値が1のテスト制御信号Scnt1と、値が0のテスト制御信号Scnt2が出力される。更に、テスト制御信号Scnt3に応じて、セレクタSEL1、SEL2が、それぞれ上記テスト制御信号Scnt1、Scnt2を選択し、選択信号Ssel1、Ssel2として出力する。このため、バッファアンプAMP1が1ハイレベルを出力、つまり出力電圧V1が電源電圧VDDとなり、且つ、バッファアンプAMP2が0ロウレベルを出力、つまり出力電圧V2が接地電圧GNDとなるS204。次に、測定部102のADコンバータADC1が、ノードN21の電圧Vcomを測定する。そして、レジスタメモリREG1が、その測定結果をデジタル測定データDV1として記憶するS205。次に、テスト制御部103から、値が0のテスト制御信号Scnt1と、値が1のテスト制御信号Scnt2が出力される。このため、バッファアンプAMP1が0ロウレベルを出力、つまり出力電圧V1が接地電圧GNDとなり、且つ、バッファアンプAMP2が1ハイレベルを出力、つまり出力電圧V2が電源電圧VDDとなるS206。次に、測定部102のADコンバータADC1が、ノードN21の電圧Vcomを測定する。そして、レジスタメモリREG1が、その測定結果をデジタル測定データDV2として記憶するS207。次に、レジスタメモリREG1が記憶しているデジタル測定データDV1、DV2が所定の電圧範囲規格値に入っているかどうかを判定する。デジタル測定データDV1、DV2が所定の電圧範囲規格値に入っている場合、バッファアンプAMP1、AMP2のドライブ能力が正常であると判定し、所定の電圧範囲規格値から外れている場合、ドライブ能力に異常があると判定するS208。次に、テスト制御信号Scnt21、Scnt22により、スイッチ回路SW21、SW22が共にオフ状態となりS209、出力端子OUT1、OUT2とノードN21とがそれぞれ電気的に遮断される。次に、テスト制御信号Scnt3に応じて、セレクタSEL1、SEL2が、それぞれ内部コア回路104からのデータ信号D1、D2を選択するように設定するS210。次に、通常のリセット処理S211を行い、その後、通常動作モードへ移行するS112。なお、実施の形態1と同様、上記ステップS208は、特にテスト制御部103が行わなくてもよく、内部コア回路104が行ってもよい。また、バッファアンプAMP1、AMP2のドライブ能力の判定は、レジスタメモリREG1が記憶しているデジタル測定データDV1、DV2の値が確定後であればいつでもよい。このため、判定ステップであるS208が、特に図11のようにステップS207とS209の間でなくてもよく、デジタル測定データDV1、DV2の値が確定以降のステップであればいつでもよい。以上が出力回路200の動作フローの説明である。次に、図12に出力回路200の動作タイミングチャートを示す。図12は出力バッファ回路101のドライブ能力が正常な場合を想定する。まず、図12に示すように、リセット信号RSTパルスが入力され、出力回路200のシステムリセットが行われる。リセット後、時刻t1にテストモードが開始される。テスト制御部103のテスト制御信号Scnt1~Scnt3に応じて、バッファアンプAMP1が電源電圧VDDハイレベル、バッファアンプAMP2が接地電圧GNDロウレベルを出力する。また、テスト制御信号Scnt21、Scnt22に応じて、それぞれスイッチ回路SW21、SW22がオン状態となる。この状態では、電源電圧VDDが、バッファアンプAMP1のPMOSトランジスタMP1のオン抵抗の電圧降下、スイッチ回路SW21の電圧降下、スイッチ回路SW22の電圧降下、バッファアンプAMP2のNMOSトランジスタMN1のオン抵抗の電圧降下により分圧され、ノードN21に電圧Vcomが生成される。この電圧Vcomが時刻t2までに、ADコンバータADC1で測定され、レジスタメモリREG1に測定データDV1として記憶される。次に、時刻t2に、テスト制御部103のテスト制御信号Scnt1~Scnt3に応じて、バッファアンプAMP1が接地電圧GNDロウレベル、バッファアンプAMP2が電源電圧VDDハイレベルを出力する。この状態では、電源電圧VDDが、バッファアンプAMP1のNMOSトランジスタMN1のオン抵抗の電圧降下、スイッチ回路SW21の電圧降下、スイッチ回路SW22の電圧降下、バッファアンプAMP2のPMOSトランジスタMP1のオン抵抗の電圧降下により分圧され、ノードN21に電圧Vcomが生成される。この電圧Vcomが時刻t3までに、ADコンバータADC1で測定され、レジスタメモリREG1に測定データDV2として記憶される。次に、時刻t3に、テスト制御部103のテスト制御信号Scnt21、Scnt22に応じて、スイッチ回路SW21、SW22がオフ状態となる。また、テスト制御部103のテスト制御信号Scnt3に応じて、バッファアンプAMP1、AMP2の入力が、データ信号D1、D2側に切り替わる。そして、時刻t3以降に、テスト制御部103もしくは内部コア回路104において、測定データDV1、DV2の値に応じて出力バッファ回路101のドライブ能力の判定が行われる。なお、出力バッファ回路101のドライブ能力に異常がある場合では、実施の形態1で示した図7と同様、電圧Vcomが規定値の範囲外となるだけであり、その他の信号波形は図12と同様であるため、ここでは図及び説明を省略する。以上が、本実施の形態2にかかる出力回路200の動作の説明である。ここで、実施の形態1では、出力端子OUT1、OUT2間に1つのスイッチ回路SW1のみが存在しており、ADコンバータADC1が測定する電圧Vcomは、出力端子OUT2側の電圧であった。このため、スイッチ回路SW1のオン抵抗が大きい場合、図6の時刻t1~t2と、時刻t2~t3との電圧Vcomの差がスイッチ回路SW1のオン抵抗の電圧降下分だけ大きくなってしまう。よって、バッファアンプAMP1、AMP2のドライブ能力が正常な場合、電圧VcomがVDD/2付近にあるのが理想的だが、実施の形態1ではVcomがスイッチ回路SW1のオン抵抗の電圧降下分だけ、接地電圧GND側時刻t1~t2と、電源電圧VDD側時刻t2~t3とでずれてしまう。よって、電源電圧VDDが低い場合、正常規格値の範囲も狭くなってしまうため、バッファアンプAMP1、AMP2のドライブ能力が正常であっても、電圧Vcomが規格範囲外と判定される虞がある。しかし、本実施の形態2では、2つのスイッチ回路SW21、SW22が存在する。このため、スイッチ回路SW21、SW22を同様のトランジスタサイズで構成した場合、共にオン状態のときにノードN21に印加される電圧Vcomが、VDD/2付近となる。このため、低電源電圧VDDで正常規格範囲が狭くなっても、バッファアンプAMP1、AMP2のドライブ能力が正常な場合では、電圧Vcomが規格値の範囲外と判定される虞を低減することができる。また、スイッチ回路SW21、SW22は、テスト制御信号Scnt21、Scnt22により個別にオン、オフ制御が可能である。このため、一方のスイッチ回路をオン状態、他方をオフ状態とすることで、ADコンバータADC1にバッファアンプAMP1、AMP2の一方だけの出力電圧を測定することが可能となる。よって、バッファアンプAMP1もしくはAMP2のハイレベル出力、ロウレベル出力を測定し、ノイズやトランジスタのオン抵抗の電圧降下を考慮した規格値の範囲内あるかどうかを判定できる。例えば、スイッチ回路SW21をオンとする場合、バッファアンプAMP1のハイレベル出力時の電圧V1が電源電圧VDDの10の規定される規格値の範囲であるか否かを判定することができる。この規定範囲よりも低い場合、出力端子OUT1が接続される基板配線が接地短絡している場合が考えられる。更には、例えば、テスト制御信号Scnt1の電圧レベルを変化させ、バッファアンプAMP1の出力電圧V1の値を連続的にADコンバータADC1で測定することで、バッファアンプAMP1のAC波形を測定することも可能となる。また、バッファアンプAMP1、AMP2の出力がハイインピーダンス状態に制御可能である場合、バッファアンプAMP1出力をハイインピーダンス、スイッチ回路SW21をオン、スイッチ回路SW22をオフとすると、ノードN21には、出力端子OUT1及び出力端子OUT1が接続される基板配線のオープン判定が可能となる。この場合、出力端子OUT1及び基板配線がハイインピーダンスとなるため、ADコンバータADC1でノイズ波形を測定することが可能となる。このように、スイッチ回路SW21、SW22は、テスト制御信号Scnt21、Scnt22により個別にオン、オフ制御が可能であるため、実施の形態1と比較して、測定対象を変更して様々な測定が可能となる。発明の実施の形態3以下、本発明を適用した具体的な実施の形態3について、図面を参照しながら詳細に説明する。図13に本実施の形態3にかかる出力回路300を使用する半導体集積回路LSI3のブロック構成を示す。本実施の形態3では、半導体集積回路LSI3と接続される他のLSI間で、LVDSLowVoltageDifferentialSignaling送信を行う場合を想定する。半導体集積回路LSI3は、出力回路300と、内部コア回路104とを有する。出力回路300は、出力バッファ回路301と、測定部102と、テスト制御部103とを有する。更に、図14に出力バッファ回路301の詳細な構成、及び、測定部102、テスト制御部103との接続関係を示す。図14に示すように、出力バッファ回路301は、LVDSバッファアンプLVDSAMP1と、スイッチ回路SW2と、セレクタSEL1、SEL2とを有する。なお、図13、図14に示された符号のうち、図8、図9と同じ符号を付した構成は、図8、図9と同じか又は類似の構成を示している。実施の形態2と異なるのは、バッファアンプAMP1及びAMP2が、LVDSバッファアンプLVDSAMP1に置き換えられている点である。よって、本実施の形態3では、その相違する部分を中心に説明し、その他実施の形態2と同様の構成の説明は省略する。図15に、LVDSバッファアンプLVDSAMP1の構成の一例を示す。図15に示すように、LVDSバッファアンプLVDSAMP1は、PMOSトランジスタMP31~MP33と、NMOSトランジスタMN31~MN33とを有する。PMOSトランジスタMP33は、ソースが電源端子VDD、ドレインがノードN33に接続される。PMOSトランジスタMP33のゲートには、所定の電圧Vb1が印加される。PMOSトランジスタMP31は、ソースがノードN33、ドレインがノードN31に接続される。NMOSトランジスタMN31は、ドレインがノードN31、ソースがノードN33に接続される。PMOSトランジスタMP31及びNMOSトランジスタMN31のゲートにはセレクタSEL1からの選択信号Ssel1が入力される。PMOSトランジスタMP32は、ソースがノードN33、ドレインがノードN32に接続される。NMOSトランジスタMN32は、ドレインがノードN32、ソースがノードN33に接続される。PMOSトランジスタMP32及びNMOSトランジスタMN32のゲートにはセレクタSEL2からの選択信号Ssel2が入力される。NMOSトランジスタMN33は、ドレインがノードN34、ソースが接地端子GNDに接続される。NMOSトランジスタMN33のゲートには、所定の電圧Vb2が印加される。なお、ノードN31、N32は、それぞれLVDSバッファアンプLVDSAMP1の一方の出力端、他方の出力端となる。これらの出力端ノードN31、N32からそれぞれ出力差動信号S1、S2出力電圧V1、V2が出力される。なお、例えば出力差動信号S1がハイレベル出力のときテスト制御信号Ssel1が0、Ssel2が1の出力電圧V1は、PMOSトランジスタMP33、MP31のオン抵抗、終端抵抗、NMOSトランジスタMN32、MN33のオン抵抗を電源電圧VDDで分圧した値となることに注意する。このように、LVDSバッファアンプLVDSAMP1は、選択信号Ssel1、Ssel2を差動信号として入力し、この入力に応じた出力差動信号S1、S2出力電圧V1、V2を出力する差動バッファアンプである。LVDSバッファアンプLVDSAMP1は、MOSレベルの信号を、LVDSレベルに変換する。レジスタメモリREG1は、本実施の形態3では、ADコンバータADC1から6つの測定結果をデジタル測定データVD31~VD36として記憶する。次に、本実施の形態3にかかる出力回路300の動作について説明する。図16、図17に出力回路300の動作フローチャートを示す。図16、図17に示すように、まず、出力回路300のシステムリセットを行うS301。次に、テストモードを開始しない場合S302NOでは、通常動作モードを行うための通常のリセット処理S320を行い、その後、通常動作モードとなるS321。一方、テストモードを開始する場合S302YES、テスト制御部103から、値が1のテスト制御信号Scnt1と、値が0のテスト制御信号Scnt2が出力される。更に、テスト制御信号Scnt3に応じて、セレクタSEL1、SEL2が、それぞれ上記テスト制御信号Scnt1、Scnt2を選択し、選択信号Ssel1、Ssel2として出力する。このため、LVDSバッファアンプLVDSAMP1の出力差動信号S1側の出力端から1ハイレベル、且つ、出力差動信号S2側の出力端から0ロウレベルが出力されるS303。次に、テスト制御信号Scnt21、Scnt22により、スイッチ回路SW21がオン状態、スイッチ回路SW22がオフ状態となりS304、出力端子OUT1とノードN21とが電気的に接続、出力端子OUT2とノードN21とが電気的に遮断される。次に、測定部102のADコンバータADC1が、ノードN21の電圧を測定する。そして、レジスタメモリREG1が、その測定結果をデジタル測定データDV31として記憶するS305。次に、テスト制御信号Scnt21、Scnt22により、スイッチ回路SW21がオフ状態、スイッチ回路SW22がオン状態となりS306、出力端子OUT2とノードN21とが電気的に接続、出力端子OUT1とノードN21とが電気的に遮断される。次に、測定部102のADコンバータADC1が、ノードN21の電圧を測定する。そして、レジスタメモリREG1が、その測定結果をデジタル測定データDV32として記憶するS307。次に、テスト制御信号Scnt21、Scnt22により、スイッチ回路SW21、SW22が共にオン状態となりS308、出力端子OUT1、OUT2とノードN21とが電気的に接続される。次に、測定部102のADコンバータADC1が、ノードN21の電圧Vcomを測定する。そして、レジスタメモリREG1が、その測定結果をデジタル測定データDV33として記憶するS309。次に、テスト制御部103から、値が0のテスト制御信号Scnt1と、値が1のテスト制御信号Scnt2が出力され、それぞれ選択信号Ssel1、Ssel2として出力される。このため、LVDSバッファアンプLVDSAMP1の出力差動信号S1側の出力端から0ロウレベル、且つ、出力差動信号S2側の出力端から1ハイレベルが出力されるS310。次に、テスト制御信号Scnt21、Scnt22により、スイッチ回路SW21がオン状態、スイッチ回路SW22がオフ状態となりS311、出力端子OUT1とノードN21とが電気的に接続、出力端子OUT2とノードN21とが電気的に遮断される。次に、測定部102のADコンバータADC1が、ノードN21の電圧を測定する。そして、レジスタメモリREG1が、その測定結果をデジタル測定データDV34として記憶するS312。次に、テスト制御信号Scnt21、Scnt22により、スイッチ回路SW21がオフ状態、スイッチ回路SW22がオン状態となりS313、出力端子OUT2とノードN21とが電気的に接続、出力端子OUT1とノードN21とが電気的に遮断される。次に、測定部102のADコンバータADC1が、ノードN21の電圧を測定する。そして、レジスタメモリREG1が、その測定結果をデジタル測定データDV35として記憶するS314。次に、テスト制御信号Scnt21、Scnt22により、スイッチ回路SW21、SW22が共にオン状態となりS315、出力端子OUT1、OUT2とノードN21とが電気的に接続される。次に、測定部102のADコンバータADC1が、ノードN21の電圧Vcomを測定する。そして、レジスタメモリREG1が、その測定結果をデジタル測定データDV36として記憶するS316。次に、レジスタメモリREG1が記憶しているデジタル測定データDV31~DV36から出力差動信号S1、S2の振幅レベル、LVDSバッファアンプLVDSAMP1のバッファ能力のズレ、出力端子OUT1、OUT2に接続される基板配線が断線しているか否かを判定するS317。ここで、LVDS接続されたLVDS送信では、終端抵抗を接続する。このため、デジタル測定データDV31の値出力差動信号S1のロウレベルとDV32出力差動信号S1のハイレベルの値により、それぞれ出力差動信号S1の振幅レベルが測定される。同様に、デジタル測定データDV34の値出力差動信号S2のハイレベルとDV35出力差動信号S2のロウレベルの値により、それぞれ出力差動信号S2の振幅レベルが測定される。そして、出力差動信号S1とS2の振幅レベルの差からLVDSバッファアンプLVDSAMP1のバッファ能力のズレが判定される。更に、例えば、図13に示すような出力端子OUT1に接続される基板配線が断線している場合、出力差動信号S1がハイレベル出力のときテスト制御信号Ssel1が0、Ssel2が1の出力電圧V1が電源電圧VDDとなる。この出力電圧V1の値がデジタル測定データDV34としてレジスタメモリREG1に記憶されることになる。よって、このデジタル測定データDV34の値により、基板配線が断線していると判定できる。なお、出力差動信号S1がロウレベル出力のときテスト制御信号Ssel1が1、Ssel2が0では、出力電圧V1が接地電圧GNDとなることからデジタル測定データDV31で基板配線の断線を判定することも可能である。更に、同様にして、デジタル測定データDV32、DV35により、出力端子OUT2に接続される基板配線が断線しているかの判定が可能である。更に、基板配線が断線している場合、実施の形態1、2と同様にして、デジタル測定データDV33、DV36の値により、出力バッファ回路301のドライブ能力の判定が可能である。このため、不具合検査だけでなく、製品出荷テストにも利用可能である。このことにより、出力端子OUT1、OUT2にテスト用の負荷を接続する工程が省略できる。また、テスト設備の簡素化も可能となり、テストコストを削減することができるメリットがある。次に、テスト制御信号Scnt21、Scnt22により、スイッチ回路SW21、SW22が共にオフ状態となりS318、出力端子OUT1、OUT2とノードN21とがそれぞれ電気的に遮断される。次に、テスト制御信号Scnt3に応じて、セレクタSEL1、SEL2が、それぞれ内部コア回路104からのデータ信号D1、D2を選択するように設定するS319。次に、通常のリセット処理S320を行い、その後、通常動作モードへ移行するS321。なお、実施の形態3において、上記ステップS317は、特にテスト制御部103が行わなくてもよく、内部コア回路104が行ってもよい。また、LVDSバッファアンプLVDSAMP1のドライブ能力ズレ等の判定は、レジスタメモリREG1が記憶しているデジタル測定データDV31~DV36の値が確定後であればいつでもよい。このため、判定ステップであるS317が、特に図17のようにステップS316とS318の間でなくてもよく、デジタル測定データDV31~DV36の値が確定以後のステップであればいつでもよい。以上が出力回路300の動作フローの説明である。本実施の形態3では、LVDS送信を行う出力バッファ回路301の出力差動信号S1、S2の振幅レベル、及び、LVDSバッファアンプLVDSAMP1のバッファ能力のズレの判定を行うことができる。更に、出力端子OUT1、OUT2に接続される基板配線が断線している場合には、その判定が可能である。また、基板配線が断線している場合、実施の形態1、2と同様にして、デジタル測定データDV33、DV36の値により、出力バッファ回路301のドライブ能力の判定が可能である。また、上述のような不具合検査だけでなく、終端抵抗の接続を必要としないことから、製品出荷テストにも利用可能である。このことにより、出力端子OUT1、OUT2にテスト用の終端抵抗を接続する工程が省略できる。また、テスト設備の簡素化も可能となり、テストコストを削減することができるメリットがある。なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、動作フローチャートのステップの順番は、各実施の形態において適宜変更可能である。例えば、実施の形態1の図5では、先にバッファアンプAMP1がハイレベル、バッファアンプAMP2がロウレベルを出力した場合の電圧Vcomを測定し、その後、バッファアンプAMP1がロウレベル、バッファアンプAMP2がハイレベルを出力した場合の電圧Vcomを測定しているが、この順番を逆にしてもよい。他の実施の形態でも同様である。また、実施の形態3では、デジタル測定データDV31、DV32、DV34、DV35を逐次モニターし、基板配線が断線している判定結果が出た場合、すぐに出力バッファ回路301のドライブ能力の判定を行うようにしてもよい。