基準時における電源装置の出力電圧を基準電圧として記憶するための基準電圧記憶回路、記憶された基準電圧の値と直近時における電源装置の出力電圧である直近電圧の値とを比較して電圧差を検出するための電圧比較回路、スイッチ制御回路、および電圧コンバータを有する電源装置であって、前記直近電圧は所定の時間間隔で更新され、前記電圧差が所定の閾値を超えたときにスイッチ制御回路が少なくとも1つのパルスを発生し、該パルスによって電圧コンバータを駆動させ次いで基準時を再設定する、電源装置。基準時における電源装置の出力電圧を基準電圧として記憶するための基準電圧記憶回路、直近時における電源装置の出力電圧を直近電圧として記憶するための直近電圧記憶回路、記憶された基準電圧の値と記憶された直近電圧の値とを比較して電圧差を検出するための電圧比較回路、スイッチ制御回路、および電圧コンバータを有する電源装置であって、前記記憶される直近電圧は所定の時間間隔で更新され、前記電圧差が所定の閾値を超えたときにスイッチ制御回路が少なくとも1つのパルスを発生し、該パルスによって電圧コンバータを駆動させ次いで基準時を再設定する、電源装置。前記電圧コンバータが、スイッチドキャパシタ、バックレギュレータまたはブーストレギュレータである、請求項1または2に記載の電源装置。前記基準電圧記憶回路が、スイッチドキャパシタ、またはADコンバータである、請求項1~3のいずれか1項に記載の電源装置。前記基準電圧記憶回路は、さらに電圧加算機能、電圧減算機能、および/または電圧乗算機能を有する、請求項1~4のいずれか1項に記載の電源装置。前記スイッチ制御回路は、基準時と直近時との時間差が所定時間を超えたときにもパルスを発生する、請求項1~5のいずれか1項に記載の電源装置。前記電圧比較回路が、可変オフセット比較器である、請求項1~6のいずれか1項に記載の電源装置。電圧比較回路とスイッチ制御回路との間に接続されるメモリー回路をさらに有する、請求項1~7のいずれか1項に記載の電源回路。直近電圧を更新させる所定時間間隔は、電源装置の出力電流の値に応じて変えることができる、請求項1~8のいずれか1項に記載の電源装置。基準時における電源装置の出力電圧を基準電圧として記憶する機能、記憶された基準電圧の値と、直近時における電源装置の出力電圧である直近電圧の値とを比較して電圧差を検出する機能、前記電圧差が所定の閾値を超えたときに少なくとも1つのパルスを発生させる機能、該パルスを電圧コンバータに送る機能、および基準時を再設定する機能を有する、電圧コンバータを駆動させる方法。基準時における電源装置の出力電圧を基準電圧として記憶する機能、直近時における電源装置の出力電圧を直近電圧として記憶する機能、記憶された基準電圧の値と、記憶された直近電圧の値とを比較して電圧差を検出する機能、前記電圧差が所定の閾値を超えたときに少なくとも1つのパルスを発生させる機能、該パルスを電圧コンバータに送る機能、および基準時を再設定する機能を有する、電圧コンバータを駆動させる方法。前記直近電圧を所定の時間間隔で更新する機能をさらに有する、請求項10または11に記載の電圧コンバータを駆動させる方法。本発明は電圧リファレンスの無いパルス密度変調方式の低電圧且つ高効率の電源装置を提供することを課題とするものである。本発明者は上記課題を解決するために検討した。その結果、従来の電圧リファレンスの代わりに、基準時における電源装置の出力電圧を基準電圧として記憶するための基準電圧記憶回路を使用することによって、広い出力電流範囲において高い電力効率を実現できる電源装置を提供できることを見出した。本発明はこの知見に基いて完成するに至ったものである。すなわち、本発明は以下のものを含む。1基準時における電源装置の出力電圧を基準電圧として記憶するための基準電圧記憶回路、記憶された基準電圧の値と直近時における電源装置の出力電圧である直近電圧の値とを比較して電圧差を検出するための電圧比較回路、スイッチ制御回路、および電圧コンバータを有する電源装置であって、前記直近電圧は所定の時間間隔で更新され、前記電圧差が所定の閾値を超えたときにスイッチ制御回路が少なくとも1つのパルスを発生し、該パルスによって電圧コンバータを駆動させ次いで基準時を再設定する、電源装置。2基準時における電源装置の出力電圧を基準電圧として記憶するための基準電圧記憶回路、直近時における電源装置の出力電圧を直近電圧として記憶するための直近電圧記憶回路、記憶された基準電圧の値と記憶された直近電圧の値とを比較して電圧差を検出するための電圧比較回路、スイッチ制御回路、および電圧コンバータを有する電源装置であって、前記記憶される直近電圧は所定の時間間隔で更新され、前記電圧差が所定の閾値を超えたときにスイッチ制御回路が少なくとも1つのパルスを発生し、該パルスによって電圧コンバータを駆動させ次いで基準時を再設定する、電源装置。3前記電圧コンバータが、スイッチドキャパシタ、バックレギュレータまたはブーストレギュレータである、1または2に記載の電源装置。4前記基準電圧記憶回路が、スイッチドキャパシタ、またはADコンバータである、1~3のいずれか1項に記載の電源装置。5前記基準電圧記憶回路は、さらに電圧加算機能、電圧減算機能、および/または電圧乗算機能を有する、1~4のいずれか1項に記載の電源装置。6前記スイッチ制御回路は、基準時と直近時との時間差が所定時間を超えたときにもパルスを発生する、1~5のいずれか1項に記載の電源装置。7前記電圧比較回路が、可変オフセット比較器である、1~6のいずれか1項に記載の電源装置。8電圧比較回路とスイッチ制御回路との間に接続されるメモリー回路をさらに有する、1~7のいずれか1項に記載の電源回路。9直近電圧を更新させる所定時間間隔は、電源装置の出力電流の値に応じて変えることができる、1~8のいずれか1項に記載の電源装置。10基準時における電源装置の出力電圧を基準電圧として記憶する機能、記憶された基準電圧の値と、直近時における電源装置の出力電圧である直近電圧の値とを比較して電圧差を検出する機能、前記電圧差が所定の閾値を超えたときに少なくとも1つのパルスを発生させる機能、該パルスを電圧コンバータに送る機能、および基準時を再設定する機能を有する、電圧コンバータを駆動させる方法。11基準時における電源装置の出力電圧を基準電圧として記憶する機能、直近時における電源装置の出力電圧を直近電圧として記憶する機能、記憶された基準電圧の値と、記憶された直近電圧の値とを比較して電圧差を検出する機能、前記電圧差が所定の閾値を超えたときに少なくとも1つのパルスを発生させる機能、該パルスを電圧コンバータに送る機能、および基準時を再設定する機能を有する、電圧コンバータを駆動させる方法。12前記直近電圧を所定の時間間隔で更新する機能をさらに有する、10または11に記載の電圧コンバータを駆動させる方法。本発明によれば、広い出力電流範囲において高い電力効率を実現できる、電圧リファレンス回路の無い電源装置を提供することができる。当該電源装置は、低電力アプリケーション用途に特に有用である。次に本発明の実施形態を説明する。本発明の電源装置は、基準電圧記憶回路、電圧比較回路、スイッチ制御回路、および電圧コンバータを有する。本発明の好ましい電源装置は、基準電圧記憶回路、直近電圧記憶回路、電圧比較回路、スイッチ制御回路、および電圧コンバータを有する。本発明の電源装置における、基準電圧記憶回路は、基準時T1における電源装置の出力電圧を基準電圧として記憶するためのものである。該基準電圧記憶回路としては、スイッチドキャパシタやA/Dコンバータを挙げることができる。また、該基準電圧記憶回路は、電圧加算機能、電圧減算機能、および/または電圧乗算機能を有することができる。本発明の電源装置は直近電圧記憶回路をさらに有することが好ましい。直近電圧記憶回路は、直近時における電源装置の出力電圧を直近電圧として記憶するためのものである。直近電圧は所定の時間間隔で更新される。該所定時間間隔は電源装置の出力電流の値に応じて変更することが好ましい。電源装置の出力電流が高いときには更新の時間間隔を短くすることが好ましい。通常、動作タイミング制御回路から、基準時T1、直近時または所定時間間隔を知らせる信号が発信される。直近電圧の値は、通常、所定時間間隔における更新のたびに、低下する。直近電圧記憶回路としては、スイッチドキャパシタやA/Dコンバータを挙げることができる。また、該直近電圧記憶回路は、電圧加算機能、電圧減算機能、および/または電圧乗算機能を有することが好ましい。本発明の電源装置における、電圧比較回路は、前記基準電圧の値VPASTと前記直近電圧の値VNOWとを比較して電圧差ΔVを検出するものである。この電圧差は、所定時間間隔における更新のたびに、増大する。そして、この電圧差は、所定の閾値を超えるようになる。この閾値は、電圧コンバータの性能、電源装置の出力電流の大きさなどに応じて決定することができる。電圧差が所定の閾値を超えたとき、前記スイッチ制御回路から少なくとも1つのパルスが発生される。そのパルスは電圧コンバータをオンにして駆動させる。パルスを受け取った電圧コンバータは、先の基準電圧の値の付近に戻すように、電源装置の出力電圧を上げる。出力電圧が十分な大きさに達していない場合は、前記スイッチ制御回路が複数のパルスを発生させて、電圧コンバータの出力電圧を上昇させる。パルスの数は電源装置の出力電流の大きさなどに応じて決定することができる。また、出力電圧上昇の後に基準時が再設定される。そして、再設定された基準時における新しい基準電圧が前記基準電圧記憶回路に新たに記憶される。前記スイッチ制御回路は、電圧差が所定の閾値を超えていない場合でも、基準時から所定の時間が経過した場合には、パルスを発生する。電圧記憶回路に記憶された基準電圧の値が時間の経過とともに漏電等によって低下することがある。そのために、電圧比較回路が電圧差を過小に評価してしまうことがある。この所定時間を超えたときに発生するパルスによって、基準電圧のレベルを維持させ、時間経過に伴う電圧差の評価間違いを防ぐことができる。実施形態1図12は、本発明の電源装置の一実施形態を示す略ブロック図である。図12における電源装置は、DC-DCコンバータ、電圧比較回路、n個の電圧記憶回路、スイッチ制御回路、および動作タイミング制御回路を有する。なお、nは1以上の自然数である。DC-DCコンバータとして、キャパシタを利用したスイッチドキャパシタや、インダクタを利用したバックレギュレータ若しくはブーストレギュレータを使用することができる。n個の電圧記憶回路はDC-DCコンバータの出力側に接続されている。電圧比較回路はn個の電圧記憶回路とDC-DCコンバータの出力側とに接続されている。スイッチ制御回路は電圧比較回路とDC-DCコンバータの入力側との間に接続されている。動作タイミング制御回路はn個の電圧記憶回路に接続されている。クロック信号は、動作タイミング制御回路、n個の電圧記憶回路、およびスイッチ制御回路に送られる。第一番目の電圧記憶回路は、時間T1におけるDC-DCコンバータの出力電圧を第一基準電圧として記憶する。第n番目の電圧記憶回路は、時間TnにおけるDC-DCコンバータの出力電圧を第n基準電圧として記憶する。電圧比較回路において、記憶された第一基準電圧の値または第n基準電圧の値VPASTと、DC-DCコンバータの直近の出力電圧の値VNOWとが比較される。第一基準電圧の値または第n基準電圧の値VPASTと、直近出力電圧の値VNOWとの電圧差が所定の閾値を超えたときに、スイッチ制御回路からパルスがDC-DCコンバータに送られる。パルスを受け取ったDC-DCコンバータは出力電圧を上昇させる。実施形態2図13は、本発明の電源装置の一実施形態を示す略ブロック図である。図13における電源装置は、DC-DCコンバータ、電圧比較回路、n個の電圧記憶回路、スイッチ制御回路、および動作タイミング制御回路を有する。なお、nは2以上の自然数である。DC-DCコンバータとして、キャパシタを利用したスイッチドキャパシタや、インダクタを利用したバックレギュレータ若しくはブーストレギュレータを使用することができる。n個の電圧記憶回路はDC-DCコンバータの出力側に接続されている。電圧比較回路はn個の電圧記憶回路とDC-DCコンバータの出力側とに接続されている。スイッチ制御回路は電圧比較回路とDC-DCコンバータの入力側との間に接続されている。動作タイミング制御回路はn個の電圧記憶回路に接続されている。クロック信号は、動作タイミング制御回路、n個の電圧記憶回路、およびスイッチ制御回路に送られる。第一番目の電圧記憶回路は、時間T1におけるDC-DCコンバータの出力電圧を基準電圧として記憶する。第n番目の電圧記憶回路は、直近の時間TnにおけるDC-DCコンバータの出力電圧を第n出力電圧として記憶する。電圧比較回路において、記憶された第一基準電圧の値VPASTと、直近の第n出力電圧の値VNOWとが比較される。第一基準電圧の値VPASTと、直近の第n出力電圧の値VNOWとの電圧差が所定の閾値を超えたときに、スイッチ制御回路からパルスがDC-DCコンバータに送られる。パルスを受け取ったDC-DCコンバータは出力電圧を上昇させる。実施形態3図14は、本発明の電源装置の他の実施形態を示す略ブロック図である、図14における電源装置は、DC-DCコンバータ、n個のスイッチドキャパシタ回路、可変オフセット比較器、スイッチ制御回路、および動作タイミング制御回路を有する。なお、nは1以上の自然数である。n個のスイッチドキャパシタ回路は、DC-DCコンバータの出力側に接続されている。該DC-DCコンバータとして、キャパシタを利用したスイッチドキャパシタや、インダクタを利用したバックレギュレータ若しくはブーストレギュレータを使用することができる。可変オフセット比較器は、n個のスイッチドキャパシタ回路とDC-DCコンバータの出力側とに接続されている。スイッチ制御回路は可変オフセット比較器とDC-DCコンバータの入力側との間に接続されている。動作タイミング制御回路はn個の電圧記憶回路に接続されている。クロック信号は、動作タイミング制御回路、n個のスイッチドキャパシタ回路、およびスイッチ制御回路に送られる。第一番目のスイッチドキャパシタ回路は、時間T1におけるDC-DCコンバータの出力電圧を第一基準電圧として記憶する。第n番目のスイッチドキャパシタ回路は、時間TnにおけるDC-DCコンバータの出力電圧を第n基準電圧として記憶する。比較器において、記憶された第一基準電圧の値または第n基準電圧の値VPASTと、DC-DCコンバータの直近の出力電圧の値VNOWとが比較される。第一基準電圧の値または第n基準電圧の値VPASTと、直近出力電圧の値VNOWとの電圧差が所定の閾値を超えたときに、スイッチ制御回路からパルスがDC-DCコンバータに送られる。パルスを受け取ったDC-DCコンバータは出力電圧を上昇させる。実施形態4図15は、本発明の電源装置の他の実施形態を示す略ブロック図である、図15における電源装置は、DC-DCコンバータ、n個のA/Dコンバータ、可変オフセット比較器、スイッチ制御回路、および動作タイミング制御回路を有する。なお、nは1以上の自然数である。n個のA/Dコンバータは、DC-DCコンバータの出力側に接続されている。該DC-DCコンバータとして、キャパシタを利用したスイッチドキャパシタや、インダクタを利用したバックレギュレータ若しくはブーストレギュレータを使用することができる。可変オフセット比較器は、n個のA/DコンバータとDC-DCコンバータの出力側とに接続されている。スイッチ制御回路は可変オフセット比較器とDC-DCコンバータの入力側との間に接続されている。動作タイミング制御回路はn個のA/Dコンバータに接続されている。クロック信号は、動作タイミング制御回路、n個のA/Dコンバータ、およびスイッチ制御回路に送られる。第一番目のA/Dコンバータは、時間T1におけるDC-DCコンバータの出力電圧を第一基準電圧として記憶する。第n番目のA/Dコンバータは、時間TnにおけるDC-DCコンバータの出力電圧を第n基準電圧として記憶する。比較器において、記憶された第一基準電圧の値または第n基準電圧の値VPASTと、DC-DCコンバータの直近の出力電圧の値VNOWとが比較される。第一基準電圧の値または第n基準電圧の値VPASTと、直近出力電圧の値VNOWとの電圧差が所定の閾値を超えたときに、スイッチ制御回路からパルスがDC-DCコンバータに送られる。パルスを受け取ったDC-DCコンバータは出力電圧を上昇させる。実施形態5図16は本発明の電源装置の他の実施形態を示す略ブロック図である、図16における電源装置は、DC-DCコンバータ、n個の電圧記憶回路、電圧比較回路、スイッチ制御回路、メモリー回路、および動作タイミング制御回路を有する。なお、nは1以上の自然数である。n個の電圧記憶回路は電圧加算機能、電圧減算機能または電圧乗算機能を有する。n個の電圧記憶回路は、DC-DCコンバータの出力側に接続されている。該DC-DCコンバータとして、キャパシタを利用したスイッチドキャパシタや、インダクタを利用したバックレギュレータ若しくはブーストレギュレータを使用することができる。電圧比較回路は、n個の電圧記憶回路とDC-DCコンバータの出力側とに接続されている。メモリー回路は、電圧比較回路に接続されている。スイッチ制御回路はメモリー回路とDC-DCコンバータの入力側との間に接続されている。動作タイミング制御回路はn個の電圧記憶回路に接続されている。クロック信号は、動作タイミング制御回路、n個の電圧記憶回路、およびスイッチ制御回路に送られる。第一番目の電圧記憶回路は、時間T1におけるDC-DCコンバータの出力電圧を第一基準電圧として記憶する。第n番目の電圧記憶回路は、時間TnにおけるDC-DCコンバータの出力電圧を第n基準電圧として記憶する。電圧比較回路において、記憶された第一基準電圧の値または第n基準電圧の値VPASTと、DC-DCコンバータの直近の出力電圧の値VNOWとが比較される。第一基準電圧の値または第n基準電圧の値VPASTと、直近出力電圧の値VNOWとの電圧差が所定の閾値を超えたときに、スイッチ制御回路からパルスがDC-DCコンバータに送られる。パルスを受け取ったDC-DCコンバータは出力電圧を上昇させる。本発明の実施例を示すことによって本発明をより具体的に説明する。なお、これら実施例は本発明を説明するためのものであり、本発明の範囲をそれらによって限定するものではない。図4は、本発明のVRL-PDM方式の電源装置の一形態を示すものである。この電源装置では、異なる時間に出力電圧をサンプリングするために、2つのサンプリングクロックを使用した。クロックCKの立下りエッジに出力電圧をサンプリングし、それを直近電圧VNOWとした。更新クロックCKUPDATEの立下りエッジに出力電圧をサンプリングし、それを基準電圧VPASTとした。設定されたオフセットΔVを有する比較器によってサンプリングされた基準電圧VPASTと直近電圧VNOWとを比較した。電圧差VPAST-VNOWがΔVよりも大きい場合には、比較器においてスイッチクロックCK_SWのパルスを発生させ、スイッチドキャパシタSCマトリックスを駆動させる。更新クロックCKUPDATE発生器を使用することによって、クロックCKとスイッチクロックCK_SWとから更新クロックCKUPDATEを発生させる。なお、クロックCKは当該回路のグローバルクロックである。図2、3および4に示した3種の電源装置におけるパルス密度と効率との評価結果を図5に示す。固定パルス密度CPD方式aは、低出力電流においてはパルス回数が過剰になり、そのために大きな電力損失を生じて、効率が大幅に低下した。パルス密度変調PDM方式bおよびVRL-PDM方式cでは、出力電流の変化に応じてパルス密度を調整する。図5に示すように方式bおよび方式cは、パルス密度が同じである。しかしながら、方式cは、電圧リファレンスを使用していないので、電圧リファレンスのために必要な電力および面積オーバヘッドが省かれ、方式bに比べて、効率が優れている。図6は、VRL-PDM方式の本発明に係る電源装置の動作タイミングを示している。先ず、出力電圧がCKおよびCKUPDATEにおいてサンプリングされ、VNOWおよびVPASTとしてそれぞれ記憶される。出力電圧OUTは出力電流の大きさに応じて低下する。図6は出力電流が大きい場合を図6bは出力電流が小さい場合をそれぞれ示している。VNOWはCKに同期した頻度でサンプリングされ、出力電圧OUTに追随する。電圧差VPAST-VNOWが比較器のオフセットΔVよりも大きくなるたびに、CK_SWのパルスが発せられてスイッチドキャパシタマトリックスを駆動させる。CK_SWパルスの一周期後、CKUPDATEのパルスがCKUPDATE発生器によって発せられて、再充電された出力電圧OUTが新しいVPASTとして記憶される。なお、CKUPDATEが発せられる前に出力電圧を十分に充電するために、実際にはスイッチクロックCK_SWは3連続パルスで行ったが、図6では単純化のために3連続パルスを一つのパルスで表現している。出力電流が非常に低いかまたはまったく無い場合には、基準電圧VPASTを記憶しているサンプリングキャパシタでの漏れ電流が無視できず、記憶された基準電圧VPASTが次第に低下していくという問題が生じる。その結果、スイッチクロックCK_SWが発せられないまま、出力電流のために出力電圧OUTが0Vに向かって連続的に低下する事態が生じることがある。この問題を解決する方法を図6cに示す。図6cでは、安定的な出力電圧OUTを維持するために、32周期のガードバンドを設けている。5ビットカウンターがCKUPDATE発生器の中に設置されている。32周期の間に、電圧差VPAST-VNOWが比較器のオフセットΔVを超えなかった場合には、スイッチクロックCK_SWのパルスが自動的に発生し、その後にCKUPDATEのパルスが発生する。この方法によって、出力電圧OUTが次第に0Vに低下していくのが防がれ再充電される。実施例のVRL-PDM方式の電源装置は65nmCMOSプロセスで実現されている。この実施例で提供される電圧コンバータは240μm×330μmの活動領域を持っている。チップの顕微鏡写真と性能概要を図10に示す。チップ領域を規制するためにこの回路設計では図4に示した4.7nFのオフチップキャパシタC1とC2を使用した。実施例のVRL-PDM方式はオンチップキャパシタSCマトリックスまたはオフチップキャパシタSCマトリックスの区別なく、どれにも容易に拡張できる。図7aはVRL-PDM方式電源装置における出力電流とパルス密度の測定結果を示している。出力電流3mAまではパルス密度が出力電流に対して直線的に比例して増加する。これはPDMがうまく機能していることを示している。図7bは、本発明の電源装置における出力電圧と出力電流との関係を示している。比較のために、図4に示したスイッチクロックCK_SWをクロックCKにつなぎ、VRL-PDM方式のための制御ブロックを機能させないようにして、従来のCPD方式SC電源装置の性能評価を行った。比較器のオフセットΔVは25mVに設定した。図7cは、従来のCPD方式SC電源装置および本発明の電源装置における出力電流による出力リップルへの影響を示している。本発明のVRL-PDM方式の電源装置ではパルス密度変調に伴うリップルの増加が2mV未満である。図8は、本発明の電源装置と従来の電源装置おける出力電流の効率への影響を示している。従来のPDM方式のSC電源装置の効率は、本発明の電源装置の実測効率から最新式の低電圧電電力BGRBandGapReference回路非特許文献7によって消費される電力を差し引くことに基づく計算によって求めた。ここで、BGR回路の電力は14μWであった。従来のCPD方式電源装置は、出力電流3mA未満において、著しい効率低下がみられた。一方、本発明の電源装置は、図7bに示すように、0.45Vの出力において、50μA~10mAの出力電流の範囲において効率が73以上を維持し、最大効率が86であった。本発明の電源装置によって、50μA出力電流において、CPD方式電源装置に比べて3.3倍の効率向上が達成できた。図9aは、最新式スイッチドキャパシタ回路[1]~[6]と本発明に係る電源装置[7]とにおける実測効率を示している。本発明に係るVRL-PDM電源装置によれば、100μA~10mAの出力電流において最も高い効率が得られた。また、電圧リファレンスを省くことができ、それによって、図9bに示すように、比較したなかで最小となる、1V入力電圧からの0.45V出力電圧を実現できた。図11は、本発明のVRL-PDM方式電源装置[7]と前記の最新式コンバータ[1]~[6]とにおける出力電流に対する電力損失を示している。これらは図9aから計算した。本発明に係る電源装置は、VRL-PDM方式を採用しているので、出力電流10μA~10mAにおいて最も低い電力損失を達成している。