"複数のレジスタのうちの2以上の任意の数のレジスタを指定するための第1レジスタと、前記第1レジスタで指定されたレジスタに設定されるべき値を保持するための第2レジスタと、前記第2レジスタに保持されている値を前記第1レジスタで指定された2以上のレジスタに同時に書き込む書き込み制御部とを備えることを特徴とする、レジスタ設定装置。前記第1レジスタは、前記複数のレジスタの数に等しいビット数のデータを格納することができるレジスタ指定用データ格納部と、前記書き込み制御部の動作を制御するための値を保持する制御値保持部とを含み、前記レジスタ指定用データ格納部に格納されるデータを構成する複数のビットと前記複数のレジスタとは1対1で対応し、前記書き込み制御部は、前記制御値保持部に予め定められた値が保持されると、前記レジスタ指定用データ格納部に格納されているデータの各ビットの値に基づいて、前記2以上のレジスタへの同時書き込みを行うことを特徴とする、請求項1に記載のレジスタ設定装置。前記書き込み制御部は、前記複数のレジスタと1対1で対応するように設けられた複数のレジスタ書き込み部からなり、前記複数のレジスタのうちの任意の1つのレジスタに対して書き込みを行う単一レジスタ書き込み処理と前記複数のレジスタのうちの2以上のレジスタに対して同時に書き込みを行う複数レジスタ書き込み処理とが可能なように構成され、各レジスタ書き込み部は、前記単一レジスタ書き込み処理によってレジスタへの書き込みを行うか否かを示す第1の書き込み可否信号と、前記レジスタ指定用データ格納部に格納されているデータの各ビットの値に基づいて生成される信号であって前記複数レジスタ書き込み処理によってレジスタへの書き込みを行うか否かを示す第2の書き込み可否信号と、前記単一レジスタ書き込み処理によってレジスタに書き込まれるべき値である第1のデータ値と、前記第2レジスタに保持されている値である第2のデータ値とを受け取り、前記第1の書き込み可否信号または前記第2の書き込み可否信号のいずれかがレジスタへの書き込みを行う旨を示していれば、対応するレジスタへの書き込みを行うことを特徴とする、請求項2に記載のレジスタ設定装置。各レジスタ書き込み部は、前記第1の書き込み可否信号がレジスタへの書き込みを行う旨を示していれば、対応するレジスタに前記第1のデータ値を書き込み、前記第2の書き込み可否信号がレジスタへの書き込みを行う旨を示していれば、対応するレジスタに前記第2のデータ値を書き込むことを特徴とする、請求項3に記載のレジスタ設定装置。各レジスタ書き込み部は、対応するレジスタの上位ビットへの書き込みを制御する上位ビット用レジスタ書き込み部と、対応するレジスタの下位ビットへの書き込みを制御する下位ビット用レジスタ書き込み部とからなり、前記上位ビット用レジスタ書き込み部には上位ビット用の第2の書き込み可否信号が与えられ、前記下位ビット用レジスタ書き込み部には下位ビット用の第2の書き込み可否信号が与えられ、前記上位ビット用レジスタ書き込み部は、前記上位ビット用の第2の書き込み可否信号がレジスタへの書き込みを行う旨を示していれば、対応するレジスタの上位ビットに前記第2のデータ値の上位ビットの値を書き込み、前記下位ビット用レジスタ書き込み部は、前記下位ビット用の第2の書き込み可否信号がレジスタへの書き込みを行う旨を示していれば、対応するレジスタの下位ビットに前記第2のデータ値の下位ビットの値を書き込むことを特徴とする、請求項3に記載のレジスタ設定装置。前記複数のレジスタの各レジスタは、互いに異なる機能を実現するための複数の機能ブロックのいずれかに含まれ、前記書き込み制御部は、前記第1レジスタで指定された2以上のレジスタが互いに異なる機能ブロックに含まれている場合にも、前記第2レジスタに保持されている値を当該2以上のレジスタに同時に書き込むことを特徴とする、請求項1に記載のレジスタ設定装置。複数のレジスタのうちの2以上の任意の数のレジスタを指定するレジスタ指定ステップと、前記レジスタ指定ステップで指定されたレジスタに設定されるべき値を所定のレジスタに格納する設定値格納ステップと、前記所定のレジスタに保持されている値を前記レジスタ指定ステップで指定された2以上のレジスタに同時に書き込む書き込みステップとを備えることを特徴とする、レジスタ設定方法。ところが、特開2005-327078号公報に開示された発明によれば、予め初期値保持装置に書き込まれているデータがレジスタに書き込まれる構成となっているので、システムの稼働中エンドユーザによって装置が使用されている期間においては特定の値しか複数のレジスタに一括して設定することができない。そこで本発明は、任意の同じ値のデータを複数のレジスタに書き込むことができ、かつ、従来よりもレジスタの設定に要する時間を短縮することのできるレジスタ設定装置を実現することを目的とする。第1の発明は、複数のレジスタのうちの2以上の任意の数のレジスタを指定するための第1レジスタと、前記第1レジスタで指定されたレジスタに設定されるべき値を保持するための第2レジスタと、前記第2レジスタに保持されている値を前記第1レジスタで指定された2以上のレジスタに同時に書き込む書き込み制御部とを備えることを特徴とする。第2の発明は、第1の発明において、前記第1レジスタは、前記複数のレジスタの数に等しいビット数のデータを格納することができるレジスタ指定用データ格納部と、前記書き込み制御部の動作を制御するための値を保持する制御値保持部とを含み、前記レジスタ指定用データ格納部に格納されるデータを構成する複数のビットと前記複数のレジスタとは1対1で対応し、前記書き込み制御部は、前記制御値保持部に予め定められた値が保持されると、前記レジスタ指定用データ格納部に格納されているデータの各ビットの値に基づいて、前記2以上のレジスタへの同時書き込みを行うことを特徴とする。第3の発明は、第2の発明において、前記書き込み制御部は、前記複数のレジスタと1対1で対応するように設けられた複数のレジスタ書き込み部からなり、前記複数のレジスタのうちの任意の1つのレジスタに対して書き込みを行う単一レジスタ書き込み処理と前記複数のレジスタのうちの2以上のレジスタに対して同時に書き込みを行う複数レジスタ書き込み処理とが可能なように構成され、各レジスタ書き込み部は、前記単一レジスタ書き込み処理によってレジスタへの書き込みを行うか否かを示す第1の書き込み可否信号と、前記レジスタ指定用データ格納部に格納されているデータの各ビットの値に基づいて生成される信号であって前記複数レジスタ書き込み処理によってレジスタへの書き込みを行うか否かを示す第2の書き込み可否信号と、前記単一レジスタ書き込み処理によってレジスタに書き込まれるべき値である第1のデータ値と、前記第2レジスタに保持されている値である第2のデータ値とを受け取り、前記第1の書き込み可否信号または前記第2の書き込み可否信号のいずれかがレジスタへの書き込みを行う旨を示していれば、対応するレジスタへの書き込みを行うことを特徴とする。第4の発明は、第3の発明において、各レジスタ書き込み部は、前記第1の書き込み可否信号がレジスタへの書き込みを行う旨を示していれば、対応するレジスタに前記第1のデータ値を書き込み、前記第2の書き込み可否信号がレジスタへの書き込みを行う旨を示していれば、対応するレジスタに前記第2のデータ値を書き込むことを特徴とする。第5の発明は、第3の発明において、各レジスタ書き込み部は、対応するレジスタの上位ビットへの書き込みを制御する上位ビット用レジスタ書き込み部と、対応するレジスタの下位ビットへの書き込みを制御する下位ビット用レジスタ書き込み部とからなり、前記上位ビット用レジスタ書き込み部には上位ビット用の第2の書き込み可否信号が与えられ、前記下位ビット用レジスタ書き込み部には下位ビット用の第2の書き込み可否信号が与えられ、前記上位ビット用レジスタ書き込み部は、前記上位ビット用の第2の書き込み可否信号がレジスタへの書き込みを行う旨を示していれば、対応するレジスタの上位ビットに前記第2のデータ値の上位ビットの値を書き込み、前記下位ビット用レジスタ書き込み部は、前記下位ビット用の第2の書き込み可否信号がレジスタへの書き込みを行う旨を示していれば、対応するレジスタの下位ビットに前記第2のデータ値の下位ビットの値を書き込むことを特徴とする。第6の発明は、第1の発明において、前記複数のレジスタの各レジスタは、互いに異なる機能を実現するための複数の機能ブロックのいずれかに含まれ、前記書き込み制御部は、前記第1レジスタで指定された2以上のレジスタが互いに異なる機能ブロックに含まれている場合にも、前記第2レジスタに保持されている値を当該2以上のレジスタに同時に書き込むことを特徴とする。第7の発明は、複数のレジスタのうちの2以上の任意の数のレジスタを指定するレジスタ指定ステップと、前記レジスタ指定ステップで指定されたレジスタに設定されるべき値を所定のレジスタに格納する設定値格納ステップと、前記所定のレジスタに保持されている値を前記レジスタ指定ステップで指定された2以上のレジスタに同時に書き込む書き込みステップとを備えることを特徴とする。上記第1の発明によれば、レジスタ設定装置には、2以上のレジスタの指定が可能な第1レジスタとレジスタに設定されるべき値を保持するための第2レジスタとが設けられる。さらに、レジスタ設定装置には、第1レジスタで指定されたレジスタに第2レジスタに保持された値を書き込む書き込み制御部が設けられる。このため、複数のレジスタの値を同じ値に設定したいとき、対象のレジスタを第1レジスタで指定するとともに設定すべき値を第2レジスタに書き込んでおくことによって、複数のレジスタの値が速やかに同じ値に設定される。これにより、特定の値ではなく任意の値のデータを複数のレジスタに対して一度に書き込むことが可能になるとともに、従来と比較してレジスタの設定に要する時間を短縮することができる。上記第2の発明によれば、複数のレジスタの値を同じ値に設定したいとき、レジスタ指定用データ格納部内のデータを構成する複数のビットのうち設定対象のレジスタに対応するビットの値を予め決められた値にした上で、制御値保持部に予め定められた値を書き込めば良い。このため、比較的容易に複数のレジスタの値を速やかに同じ値に設定することが可能となる。上記第3の発明によれば、複数のレジスタに対するデータの同時書き込みと1つのレジスタに対するデータの書き込みとの双方が可能となる。上記第4の発明によれば、上記第3の発明と同様、複数のレジスタに対するデータの同時書き込みと1つのレジスタに対するデータの書き込みとの双方が可能となる。上記第5の発明によれば、複数のレジスタへの同時書き込みが行われる際、レジスタの上位ビットへの書き込みとレジスタの下位ビットへの書き込みとは別々に行われる。すなわち、仮に各レジスタが8ビットで構成されているとすると、レジスタへの書き込みは典型的には4ビット単位で行われるなお、上位ビットの数と下位ビットの数とが異なっていても良い。。ここで、8ビットのデータは256通りあるのに対し、4ビットのデータは16通りしかない。このため、レジスタへの書き込みの単位のデータに着目すると、レジスタへの書き込みが上位ビットへの書き込みと下位ビットへの書き込みとに分かれていない構成と比較して、各レジスタに書き込まれるべきデータの値が複数のレジスタ間で同じになる確率が高くなる。このように一度の書き込みでより多くのレジスタへの書き込みが行われる可能性が高くなり、従来と比較してレジスタの設定に要する時間をより効果的に短縮することが可能となる。上記第6の発明によれば、設定用のレジスタをそれぞれ有する複数の機能ブロックを用いたシステムにおいて、互いに異なる機能ブロックに含まれる複数のレジスタに対して一度に同じ値を設定することが可能となる。これにより、複数の機能ブロックを用いて構成されたシステムにおいて、レジスタの設定に要する時間が効果的に短縮される。上記第7の発明によれば、上記第1の発明と同様の効果をレジスタ設定方法の発明において奏することができる。以下、添付図面を参照しつつ、本発明の実施形態について説明する。<1.第1の実施形態><1.1レジスタ設定部を備える液晶表示装置の構成>図2は、本発明の第1の実施形態に係るレジスタ設定装置として機能するレジスタ設定部を備える液晶表示装置の全体構成を示すブロック図である。この液晶表示装置は、レジスタ設定部100を含む表示制御回路10と、表示部20と、ソースドライバ映像信号線駆動回路30と、ゲートドライバ走査信号線駆動回路40とによって構成されている。表示部20には、複数本のソースバスライン映像信号線SLと複数本のゲートバスライン走査信号線GLとが配設されている。ソースバスラインSLとゲートバスラインGLとの各交差点に対応して、画素を形成する画素形成部が設けられている。すなわち、表示部20には、複数個の画素形成部が含まれている。上記複数個の画素形成部はマトリクス状に配置されて画素アレイを構成している。各画素形成部は、対応する交差点を通過するゲートバスラインGLにゲート端子が接続されると共に当該交差点を通過するソースバスラインSLにソース端子が接続されたスイッチング素子である薄膜トランジスタTFT200と、その薄膜トランジスタ200のドレイン端子に接続された画素電極210と、上記複数個の画素形成部に共通的な電位を与えるための対向電極である共通電極220と、上記複数個の画素形成部に共通的に設けられ画素電極210と共通電極220との間に挟持された液晶層とからなる。そして、画素電極210と共通電極220とにより形成される液晶容量により、画素容量Cpが構成される。一般的には、画素容量Cpに確実に電圧を保持すべく、液晶容量に並列に補助容量が設けられるが、補助容量は本発明には直接に関係しないのでその説明および図示を省略する。なお、図2の表示部20内には、1つの画素形成部に対応する構成要素のみを示している。次に、図2に示す構成要素の動作について説明する。表示制御回路10内のレジスタ設定部100は液晶表示装置の各種機能の設定を行うための複数のレジスタを有しており、各種設定情報がそれらレジスタに格納される。なお、以下においては、設定情報を格納するこのようなレジスタのことを、他のレジスタと区別するために設定用レジスタという。表示制御回路10は、画像信号DATと水平同期信号や垂直同期信号などのタイミング信号TSとを外部から受け取り、設定用レジスタに保持された各種設定情報を参照しつつ、デジタル映像信号DVと、ソースドライバ30の動作を制御するためのソーススタートパルス信号SSP,ソースクロック信号SCK,およびラッチストローブ信号LSと、ゲートドライバ40の動作を制御するためのゲートスタートパルス信号GSPおよびゲートクロック信号GCKとを出力する。ソースドライバ30は、表示制御回路10から出力されるデジタル映像信号DV,ソーススタートパルス信号SSP,ソースクロック信号SCK,およびラッチストローブ信号LSを受け取り、各ソースバスラインSLに駆動用映像信号を印加する。このとき、ソースドライバ30では、ソースクロック信号SCKのパルスが発生するタイミングで、各ソースバスラインSLに印加すべき電圧を示すデジタル映像信号DVが順次に保持される。そして、ラッチストローブ信号LSのパルスが発生するタイミングで、上記保持されたデジタル映像信号DVがアナログ電圧に変換される。その変換されたアナログ電圧は、駆動用映像信号として全てのソースバスラインSLに一斉に印加される。ゲートドライバ40は、表示制御回路10から出力されるゲートスタートパルス信号GSPとゲートクロック信号GCKとに基づいて、アクティブな走査信号の各ゲートバスラインGLへの印加を1垂直走査期間を周期として繰り返す。以上のようにして、設定用レジスタに保持された各種設定情報に応じて、各ソースバスラインSLに駆動用映像信号が印加され、各ゲートバスラインGLに走査信号が印加される。これにより、外部から送られた画像信号DATに基づく画像が表示部20に表示される。ところで、この液晶表示装置のレジスタ設定部100は、1つの設定用レジスタへのデータの書き込み以下、通常書き込みという。と複数の設定用レジスタへの同じデータの書き込み以下、複数書き込みという。とが可能なように構成されている。これについての詳しい説明は後述する。なお、以下においては、レジスタ番号がXXは任意の値である設定用レジスタを符号regXで表している。<1.2レジスタ設定部の構成>図3は、本実施形態におけるレジスタ設定部100の構成を示すブロック図である。このレジスタ設定部100は、IFコントローラ110と書き込みデータ保持レジスタ120と書き込み対象指定レジスタ130と書き込み制御部140とレジスタ群150とによって構成されている。レジスタ群150は、回路機能を設定するための複数個の設定用レジスタreg0~regnによって構成されている。これら複数個の設定用レジスタreg0~regnに書き込まれている内容に基づいて、回路動作の制御が行われる。図4に示すように、各設定用レジスタregXには、書き込みの可否を示す書き込みイネーブル信号WEXと書き込みデータDATXとが与えられる。本実施形態においては、書き込みイネーブル信号WEXの値が1であれば、設定用レジスタregXへの書き込みが行われる。一方、書き込みイネーブル信号WEXの値が0であれば、設定用レジスタregXへの書き込みは行われず、当該設定用レジスタregXの値はそのまま維持される。なお、以下の説明では、各設定用レジスタregXは図5に示すように8ビットで構成されているものと仮定する。IFコントローラ110は、外部IFインタフェース部190との間のデータ入出力の制御を行う。また、IFコントローラ110は、書き込みデータ保持レジスタ120に対して、複数書き込み用の書き込みデータDAT2を出力し、書き込み対象指定レジスタ130に対して、複数書き込みの際のデータの書き込み先の設定用レジスタを特定するためのアドレスデータADDと複数書き込みの可否を示す書き込みイネーブル信号WEaとを出力し、書き込み制御部140に対して、通常書き込み用の書き込みイネーブル信号WE10~WE1nと通常書き込み用の書き込みデータDAT1とを出力する。なお、IFコントローラ110としては、典型的にはI2Cバス方式など比較的低速なシリアルインタフェースが採用されるが、本発明はこれに限定されず、LSI外部から内部レジスタにアクセス可能なものであれば良い。書き込みデータ保持レジスタ120には、IFコントローラ110から出力された書き込みデータDAT2が保持される。書き込み対象指定レジスタ130は、複数の設定用レジスタの中から複数書き込みの際のデータの書き込み先の設定用レジスタを特定するための構成要素として機能する。図6は、書き込み対象指定レジスタ130の構成を模式的に示した図である。図6に示すように、書き込み対象指定レジスタ130は、レジスタ群150に含まれる設定用レジスタの数に等しいビット数のサブレジスタ132と複数書き込みの実行可否を示す値を格納する書き込み指示レジスタ134とによって構成されている。なお、図6においては、レジスタ番号が00から07までの設定用レジスタに対応する8ビットの領域を符号sub1で示し、レジスタ番号が08から0Fまでの設定用レジスタに対応する8ビットの領域を符号sub2で示し、レジスタ番号が10から17までの設定用レジスタに対応する8ビットの領域を符号sub3で示している。本実施形態においては、サブレジスタ132を構成する複数のビットのうち複数書き込みの際にデータの書き込みが行われるべき設定用レジスタに対応するビットが1にされるものとする。書き込み指示レジスタ134は、1ビットのデータを格納することができるように構成されている。書き込み指示レジスタ134には、複数書き込みが実行される時には1が書き込まれ、それ以外の時には0が書き込まれる。例えば、レジスタ番号が00,04,05,および08の設定用レジスタに対して複数書き込みが行われる際には、レジスタ番号が00,04,05,および08の設定用レジスタに対応するビットが1にされ、その後、書き込み指示レジスタ134に1が書き込まれる図7参照。書き込み対象指定レジスタ130内のサブレジスタ132を構成する各ビットの値は、書き込み制御部140に与えられる複数書き込み用の書き込みイネーブル信号WE20~WE2nの値に反映される。但し、書き込み指示レジスタ134の値が0になっている時には、書き込みイネーブル信号WE20~WE2nの値は全て0となる。書き込み制御部140は、通常書き込み用の書き込みイネーブル信号WE10~WE1nと複数書き込み用の書き込みイネーブル信号WE20~WE2nとに基づいて、レジスタ群150に含まれる各設定用レジスタreg0~regnへの書き込みを制御する。通常書き込み時には、通常書き込み用の書き込みデータDAT1を用いて設定用レジスタへの書き込みが行われ、複数書き込み時には、複数書き込み用の書き込みデータDAT2を用いて設定用レジスタへの書き込みが行われる。図3に示すように、書き込み制御部140には、レジスタ群150に含まれる設定用レジスタreg0~regnと1対1で対応するように、書き込み制御ブロックWctl0~Wctlnが設けられている。各書き込み制御ブロックは、対応する設定用レジスタに対して、書き込みイネーブル信号と書き込みデータとを出力する。図1は、レジスタ番号がpの設定用レジスタregpに着目したときのレジスタ設定部100の構成を示すブロック図である。図1に示すように、書き込み制御ブロックWctlpには、OR回路142とセレクタ144とが含まれている。OR回路142の一方の入力端子には通常書き込み用の書き込みイネーブル信号WE1pが与えられ、OR回路142の他方の入力端子には複数書き込み用の書き込みイネーブル信号WE2pが与えられる。そして、通常書き込み用の書き込みイネーブル信号WE1pと複数書き込み用の書き込みイネーブル信号WE2pとの論理和を示す信号が書き込みイネーブル信号WEpとしてOR回路142から出力される。セレクタ144は、複数書き込み用の書き込みイネーブル信号WE2pの値に応じて通常書き込み用の書き込みデータDAT1または複数書き込み用の書き込みデータDAT2の一方を書き込みデータDATpとして出力するように構成されている。本実施形態においては、複数書き込み用の書き込みイネーブル信号WE2pの値が1であれば複数書き込み用の書き込みデータDAT2が選択されるものと仮定する。なお、本実施形態においては、書き込み対象指定レジスタ130によって第1レジスタが実現され、書き込みデータ保持レジスタ120によって第2レジスタが実現されている。また、サブレジスタ132によってレジスタ指定用データ格納部が実現され、書き込み指示レジスタ134によって制御値保持部が実現され、書き込み制御ブロックWctl0~Wctlnによってレジスタ書き込み部が実現されている。さらに、通常書き込み用の書き込みイネーブル信号WE10~WE1nによって第1の書き込み可否信号が実現され、複数書き込み用の書き込みイネーブル信号WE20~WE2nによって第2の書き込み可否信号が実現され、通常書き込み用の書き込みデータDAT1によって第1のデータ値が実現され、複数書き込み用の書き込みデータDAT2によって第2のデータ値が実現されている。<1.3動作>次に、通常書き込みの際の動作と複数書き込みの際の動作の違いについて説明する。なお、ここでは、レジスタ番号がiの設定用レジスタregiについては書き込み対象となっていてレジスタ番号がjの設定用レジスタregjについては書き込み対象とはなっていないものと仮定する。<1.3.1通常書き込みの際の動作>通常書き込みの際には、書き込みイネーブル信号WE10~WE1n図3参照のうちの1つの値が1とされる。また、書き込みイネーブル信号WEaの値が0にされることにより、書き込みイネーブル信号WE20~WE2nの値は全て0となる。その結果、書き込み対象の設定用レジスタregiに対応する書き込み制御ブロックでは、図8に示すように、OR回路142から出力される書き込みイネーブル信号WEiの値が1となるとともに、セレクタ144からは書き込みデータDATiとして通常書き込み用の書き込みデータDAT1が出力される。これにより、通常書き込み用の書き込みデータDAT1が設定用レジスタregiに書き込まれる。書き込み対象とはなっていない設定用レジスタregjに対応する書き込み制御ブロックでは、図9に示すように、OR回路142から出力される書き込みイネーブル信号WEjの値が0となる。従って、設定用レジスタregjへの書き込みは行われない。<1.3.2複数書き込みの際の動作>図10は、本実施形態における複数書き込みの際の動作の流れを示すフローチャートである。複数書き込みが行われる際には、まず、書き込み対象指定レジスタ130内のサブレジスタ132を構成するビットのうち複数書き込みの対象となる設定用レジスタに対応するビットの値が1にされるステップS10。すなわち、ステップS10では、書き込み対象のレジスタの指定が行われる。次に、複数の設定用レジスタに設定されるべき値データが書き込みデータ保持レジスタ120に書き込まれるステップS12。なお、ステップS10とステップS12とは順序が逆であっても良い。次に、書き込みイネーブル信号WEaの値が1にされることによって、書き込み指示レジスタ134に1が書き込まれるステップS14。これにより、複数書き込みの対象である設定用レジスタに対応する複数書き込み用の書き込みイネーブル信号の値が1とされる。なお、このとき、通常書き込み用の書き込みイネーブル信号WE10~WE1nの値については全て0とされる。以上より、書き込み対象の設定用レジスタregiに対応する書き込み制御ブロックでは、図11に示すように、OR回路142から出力される書き込みイネーブル信号WEiの値が1となるとともに、セレクタ144からは書き込みデータDATiとして複数書き込み用の書き込みデータDAT2が出力される。これにより、複数書き込み用の書き込みデータDAT2が書き込み対象である設定用レジスタregiに書き込まれるステップS16。書き込み対象とはなっていない設定用レジスタregjに対応する書き込み制御ブロックでは、図12に示すように、OR回路142から出力される書き込みイネーブル信号WEjの値が0となる。従って、設定用レジスタregjへの書き込みは行われない。書き込み対象の設定用レジスタへの書き込みの終了後、書き込み対象指定レジスタ130内のサブレジスタ132を構成する全てのビットの値および書き込み対象指定レジスタ130内の書き込み指示レジスタ134の値を0にするクリア処理が行われるステップS18。なお、本実施形態においては、ステップS10によってレジスタ指定ステップが実現され、ステップS12によって設定値格納ステップが実現され、ステップS16によって書き込みステップが実現されている。ここで、レジスタ番号が00,04,05,および08の設定用レジスタに対して16進表記でA4で表される値を書き込むときの動作について説明する。なお、予め全ての設定用レジスタの値は00に設定されているものと仮定する。この例の場合、まず、図13に示すように、書き込みデータ保持レジスタ120に10100100が書き込まれる。なお、16進表記のA4は2進表記の10100100に相当する。次に、図7に示したように、書き込み対象指定レジスタ130内のサブレジスタ132を構成するビットのうちレジスタ番号が00,04,05,および08の設定用レジスタに対応するビットが1にされる。その後、書き込み指示レジスタ134に1が書き込まれることにより、書き込みイネーブル信号WE0~WEnのうちレジスタ番号が00,04,05,および08の設定用レジスタに与えられる信号WE0,WE4,WE5,およびWE8の値が1となる図14参照。これにより、レジスタ番号が00,04,05,および08の設定用レジスタに、書き込みデータ保持レジスタ120に保持されている値が書き込まれる。このようにして、レジスタ群150を構成する複数個の設定用レジスタreg0~regnのうち4個の設定用レジスタreg0,reg4,reg5,およびreg8の値が、図15に示すように一度に00からA4に書き換えられる。なお、上記説明においては、複数書き込み用の書き込みイネーブル信号の値が1のとき、セレクタ144では複数書き込み用の書き込みデータが選択されることを前提としている。しかしながら、通常書き込み用の書き込みイネーブル信号の値および複数書き込み用の書き込みイネーブル信号の値の双方が1になっている場合に、通常書き込み用の書き込みデータと複数書き込み用の書き込みデータとがそれらのデータの特質に応じてセレクタ144で適宜選択されて設定用レジスタに書き込まれるようにしても良い。<1.4効果>本実施形態によれば、レジスタ設定部100には、レジスタ群150に含まれる各設定用レジスタのビット数に等しいビット数のデータを格納することができる書き込みデータ保持レジスタ120と、レジスタ群150に含まれる設定用レジスタの数に等しいビット数のサブレジスタ132を含む書き込み対象指定レジスタ130とが設けられている。このような構成において、書き込み対象指定レジスタ130に与えられる書き込みイネーブル信号WEaの値が1にされると、サブレジスタ132内で値が1にされているビットに対応する設定用レジスタに対して、書き込みデータ保持レジスタ120に保持されているデータの書き込みが行われる。このため、複数の設定用レジスタの値を同じ値に設定したいときに、設定対象の設定用レジスタに対応するサブレジスタ132内のビットの値を1にするとともに設定すべき値を書き込みデータ保持レジスタ120に書き込んでおくことによって、複数の設定用レジスタの値が速やかに同じ値に設定される。以上より、特定の値ではなく任意の値のデータを複数の設定用レジスタに対して一度に書き込むことが可能になるとともに、従来と比較して設定用レジスタの設定に要する時間を短縮することが可能となる。また、本実施形態によれば、アドレスが連続していない複数の設定用レジスタに対して一度にデータを書き込みことが可能となるので、I2Cバス方式などのシリアルインタフェースが採用されている場合には、設定用レジスタの設定に要する時間を短縮するという効果が、より大きく得られる。<2.第2の実施形態><2.1構成など>次に、本発明の第2の実施形態に係るレジスタ設定装置として機能するレジスタ設定部を備える液晶表示装置について説明する。なお、この液晶表示装置の全体構成については、上記第1の実施形態と同様であるので説明を省略する。図16は、本実施形態において、レジスタ番号がpの設定用レジスタregpに着目したときのレジスタ設定部100の構成を示すブロック図である。設定用レジスタへの書き込みに関し、本実施形態においては、上位ビットへの書き込みと下位ビットへの書き込みとを別々に制御することができるように構成されている。ここでは、各設定用レジスタは8ビットで構成されているものと仮定し、上位4ビットを符号regp-Uで示し、下位4ビットを符号regp-Lで示す図17参照。本実施形態においては、書き込み対象指定レジスタ130内のサブレジスタに書き込まれている内容に応じて、上位ビット用の書き込みイネーブル信号WE2p-Uと下位ビット用の書き込みイネーブル信号WE2p-Lとが書き込み制御ブロックWctlpに与えられる。図16に示すように、書き込み制御ブロックWctlpには、2個のOR回路142U,142Lおよび2個のセレクタ144U,144Lが含まれている。OR回路142Uおよびセレクタ144Uは、設定用レジスタの上位ビットへの書き込みのための構成要素である。OR回路142Lおよびセレクタ144Lは、設定用レジスタの下位ビットへの書き込みのための構成要素である。なお、本実施形態においては、OR回路142Uおよびセレクタ144Uによって上位ビット用レジスタ書き込み部が実現され、OR回路142Lおよびセレクタ144Lによって下位ビット用レジスタ書き込み部が実現されている。OR回路142Uの一方の入力端子には書き込みイネーブル信号WE1pが与えられ、OR回路142Uの他方の入力端子には書き込みイネーブル信号WE2p-Uが与えられる。そして、書き込みイネーブル信号WE1pと書き込みイネーブル信号WE2p-Uとの論理和を示す信号が書き込みイネーブル信号WEp-UとしてOR回路142Uから出力される。セレクタ144Uは、書き込みイネーブル信号WE2p-Uの値に応じて書き込みデータDAT1または書き込みデータDAT2の一方の上位4ビットを書き込みデータDATp-Uとして出力するように構成されている。なお、本実施形態においては、書き込みイネーブル信号WE2p-Uの値が1であれば書き込みデータDAT2が選択されるものと仮定する。OR回路142Lの一方の入力端子には書き込みイネーブル信号WE1pが与えられ、OR回路142Lの他方の入力端子には書き込みイネーブル信号WE2p-Lが与えられる。そして、書き込みイネーブル信号WE1pと書き込みイネーブル信号WE2p-Lとの論理和を示す信号が書き込みイネーブル信号WEp-LとしてOR回路142Lから出力される。セレクタ144Lは、書き込みイネーブル信号WE2p-Lの値に応じて書き込みデータDAT1または書き込みデータDAT2の一方の下位4ビットを書き込みデータDATp-Lとして出力するように構成されている。なお、本実施形態においては、書き込みイネーブル信号WE2p-Lの値が1であれば書き込みデータDAT2が選択されるものと仮定する。設定用レジスタの上位ビットregp-Uには、書き込みイネーブル信号WEp-Uと書き込みデータDATp-Uとが与えられる。本実施形態においては、書き込みイネーブル信号WEp-Uの値が1であれば、設定用レジスタの上位ビットregp-Uへの書き込みが行われる。一方、書き込みイネーブル信号WEp-Uの値が0であれば、設定用レジスタの上位ビットregp-Uへの書き込みは行われない。設定用レジスタの下位ビットregp-Lには、書き込みイネーブル信号WEp-Lと書き込みデータDATp-Lとが与えられる。本実施形態においては、書き込みイネーブル信号WEp-Lの値が1であれば、設定用レジスタの下位ビットregp-Lへの書き込みが行われる。一方、書き込みイネーブル信号WEp-Lの値が0であれば、設定用レジスタの下位ビットregp-Lへの書き込みは行われない。図18は、本実施形態における書き込み対象指定レジスタ130の構成を模式的に示した図である。書き込み対象指定レジスタ130は、レジスタ群に含まれる設定用レジスタの数に等しいビット数の2個のサブレジスタ132U,132Lと複数書き込みの実行可否を示す書き込み指示レジスタ134とによって構成されている。サブレジスタ132Uは、レジスタ群に含まれる各設定用レジスタの上位ビットへの書き込みを指示するための構成要素であり、サブレジスタ132Lは、レジスタ群に含まれる各設定用レジスタの下位ビットへの書き込みを指示するための構成要素である。上記第1の実施形態と同様、書き込み指示レジスタ134は1ビットのデータを格納することができるように構成されており、当該書き込み指示レジスタ134には、複数書き込みが実行される時には1が書き込まれ、それ以外の時には0が書き込まれる。<2.2動作>次に、本実施形態における複数書き込みの際の動作について説明する。なお、通常書き込みの際の動作については、上記第1の実施形態とは上位ビットへの書き込みと下位ビットへの書き込みとに分かれている点が異なるだけであるので、説明を省略する。また、ここでは、レジスタ番号が00の設定用レジスタの上位ビットに16進表記でAで表される値を、レジスタ番号が05の設定用レジスタの下位ビットに16進表記で4で表される値を、レジスタ番号が08の設定用レジスタに16進表記でA4で表される値をそれぞれ書き込むときの動作を例に挙げて説明する。まず、図17に示すように、書き込みデータ保持レジスタ120に10100100が書き込まれる。なお、16進表記のA4は2進表記の10100100に相当する。次に、図19に示すように、書き込み対象指定レジスタ130内において、サブレジスタ132Uを構成するビットのうちレジスタ番号が00および08の設定用レジスタに対応するビットが1にされ、サブレジスタ132Lを構成するビットのうちレジスタ番号が05および08の設定用レジスタに対応するビットが1にされる。その後、書き込み指示レジスタ134に1が書き込まれることにより、上位ビットが複数書き込みの対象となっている設定用レジスタに対応する上位ビット用の書き込みイネーブル信号の値および下位ビットが複数書き込みの対象となっている設定用レジスタに対応する下位ビット用の書き込みイネーブル信号の値が1とされる。なお、このとき、書き込みイネーブル信号WE10~WE1nの値については全て0とされる。以上より、上位ビットのみが複数書き込みの対象となっている設定用レジスタreg0に対応する書き込み制御ブロックWctl0では、図20に示すように、OR回路142Uから出力される書き込みイネーブル信号WE0-Uの値が1となるとともに、セレクタ144Uからは書き込みデータDAT0として複数書き込み用の書き込みデータDAT2の上位4ビットが出力される。これにより、レジスタ番号が00の設定用レジスタの上位ビットreg0-Uに、書き込みデータDAT2の上位4ビットが書き込まれる。また、OR回路142Lから出力される書き込みイネーブル信号WE0-Lの値は0となる。従って、この設定用レジスタreg0の下位ビットreg0-Lへの書き込みは行われない。また、下位ビットのみが複数書き込みの対象となっている設定用レジスタreg5に対応する書き込み制御ブロックWctl5では、図21に示すように、OR回路142Lから出力される書き込みイネーブル信号WE5-Lの値が1となるとともに、セレクタ144Lからは書き込みデータDAT5として複数書き込み用の書き込みデータDAT2の下位4ビットが出力される。これにより、レジスタ番号が05の設定用レジスタの下位ビットreg5-Lに、書き込みデータDAT2の下位4ビットが書き込まれる。また、OR回路142Uから出力される書き込みイネーブル信号WE5-Uの値は0となる。従って、この設定用レジスタreg5の上位ビットreg5-Uへの書き込みは行われない。さらに、上位ビットおよび下位ビットの双方が複数書き込みの対象となっている設定用レジスタreg8に対応する書き込み制御ブロックWctl8では、図22に示すように、OR回路142Uから出力される書き込みイネーブル信号WE8-Uの値が1となるとともに、セレクタ144Uからは書き込みデータDAT8として複数書き込み用の書き込みデータDAT2の上位4ビットが出力される。これにより、レジスタ番号が08の設定用レジスタの上位ビットreg8-Uに、書き込みデータDAT2の上位4ビットが書き込まれる。また、OR回路142Lから出力される書き込みイネーブル信号WE8-Lの値が1となるとともに、セレクタ144Lからは書き込みデータDAT8として複数書き込み用の書き込みデータDAT2の下位4ビットが出力される。これにより、レジスタ番号が08の設定用レジスタの下位ビットreg8-Lに、書き込みデータDAT2の下位4ビットが書き込まれる。以上のようにして、レジスタ群150を構成する複数個の設定用レジスタreg0~regnのうち3個の設定用レジスタreg0,reg5,およびreg8の値が、00からそれぞれA0,04,およびA4へと一度に書き換えられる図23参照。なお、ここでは設定用レジスタの上位ビットの数と設定用レジスタの下位ビットの数とが等しい場合を例に挙げて説明したが、本発明はこれに限定されず、設定用レジスタの上位ビットの数と設定用レジスタの下位ビットの数とが異なっていても良い。<2.3効果>本実施形態によれば、複数書き込みの際、設定用レジスタの上位ビットへの書き込みと設定用レジスタの下位ビットへの書き込みとは別々に行われる。すなわち、設定用レジスタが8ビットで構成されていると仮定すると、上記第1の実施形態においては8ビット単位で設定用レジスタへの書き込みが行われるのに対し、本実施形態においては4ビット単位で設定用レジスタへの書き込みが行われる。ここで、8ビットのデータは256通りあるのに対し、4ビットのデータは16通りしかない。このため、設定用レジスタへの書き込みの単位本実施形態では4ビット、上記第1の実施形態では8ビットのデータに着目すると、各設定用レジスタに書き込まれるべきデータの値が複数の設定用レジスタ間で同じになる確率が、上記第1の実施形態よりも本実施形態の方が高くなる。このように、本実施形態によれば、一度の書き込みでより多くの設定用レジスタへの書き込みが行われる可能性が高くなり、従来と比較して設定用レジスタの設定に要する時間をより効果的に短縮することが可能となる。<3.第3の実施形態><3.1構成など>次に、本発明の第3の実施形態に係るレジスタ設定装置として機能するレジスタ設定部を備える液晶表示装置について説明する。なお、この液晶表示装置の全体構成については、上記第1の実施形態と同様であるので説明を省略する。図24は、本実施形態におけるレジスタ設定部100の概略構成を示すブロック図である。本実施形態においては、同じ構成の設定用レジスタを有する4個の機能ブロック第1の機能ブロックF1~第4の機能ブロックF4が設けられている。第1の機能ブロックF1~第4の機能ブロックF4に含まれる複数の設定用レジスタには、外部IF部190からみて互いに異なるアドレスが割り当てられている。なお、図24で符号WE1で示している通常書き込み用の書き込みイネーブル信号および図24で符号WE2で示している複数書き込み用の書き込みイネーブル信号は、それぞれ、第1の機能ブロックF1~第4の機能ブロックF4内の設定用レジスタの総数に等しい数の信号で構成されている。図25は、本実施形態における書き込み対象指定レジスタ130の構成を模式的に示した図である。書き込み対象指定レジスタ130は、第1の機能ブロックF1のレジスタ群150に含まれる設定用レジスタの数に等しいビット数のサブレジスタ132F1と、第2の機能ブロックF2のレジスタ群150に含まれる設定用レジスタの数に等しいビット数のサブレジスタ132F2と、第3の機能ブロックF3のレジスタ群150に含まれる設定用レジスタの数に等しいビット数のサブレジスタ132F3と、第4の機能ブロックF4のレジスタ群150に含まれる設定用レジスタの数に等しいビット数のサブレジスタ132F4と、複数書き込みの実行可否を示す書き込み指示レジスタ134とによって構成されている。以上のような構成において、複数の設定用レジスタに設定されるべき値データを書き込みデータ保持レジスタ120に書き込み、書き込み対象指定レジスタ130内のサブレジスタ132F1~132F4を構成するビットのうち複数書き込みの対象となっている設定用レジスタに対応するビットの値を1にしておくと、上記第1の実施形態と同様の動作が行われることによって、互いに異なる機能ブロックに含まれる複数の設定用レジスタに対して一度に同じ値のデータが書き込まれる。<3.2効果>本実施形態によれば、同じ構成の設定用レジスタを有する複数の機能ブロックを用いたシステムにおいて、互いに異なる機能ブロックに含まれる複数の設定用レジスタに対して一度に同じ値を設定することが可能となる。これにより、複数の機能ブロックを用いて構成されたシステムにおいて、設定用レジスタの設定に要する時間が効果的に短縮される。例えば、従来技術によれば、電子機器等においてミュート解除消音状態の解除の設定を機能ブロック毎の逐次処理で行う必要があった。この点、本実施形態によれば、複数の機能ブロックに対して一度にミュート解除の設定を行うことが可能となる。このように、従来であればシステム全体で同期を取る処理が必要であった動作を、複雑なシーケンス連続する一連の処理なしに複数の機能ブロックで一度に行うことが可能となる。また、上記第2の実施形態の構成と本実施形態の構成とを組み合わせることにより、複数の機能ブロックを用いたシステムにおいて、互いに異なる機能ブロックに含まれる複数の設定用レジスタに対して一度の書き込みでより多くの設定用レジスタへの書き込みが行われる可能性が高くなり、従来と比較して設定用レジスタの設定に要する時間をより効果的に短縮することが可能となる。<4.その他>上記各実施形態においては、液晶表示装置の表示制御回路10に設けられているレジスタ設定部レジスタ設定装置100を例に挙げて説明したが、本発明はこれに限定されない。それぞれアドレスが割り当てられた複数の設定用レジスタを備えた装置であれば、液晶表示装置以外の装置にも本発明を適用することができる。また、上記各実施形態においては、IFコントローラ110による書き込み対象指定レジスタ130への書き込みがシリアルな外部IF部190を介して行われる例を挙げて説明しているが、本発明はこれに限定されない。例えば、パラレルポートを備えるなど、書き込み対象指定レジスタ130に対してパラレルに書き込むことが可能な場合にも、本発明を適用することができる。"