1または複数の結合されたメモリ素子を有するメモリスタックと、前記メモリ素子についての論理アドレスから物理アドレスへのマッピングのための汎用プログラマブルアドレススクランブラを有するビルトインセルフテスト回路と、前記汎用プログラマブルアドレススクランブラについてプログラミング値を保持する1または複数のレジスタとを備えるメモリデバイス。前記1または複数のレジスタは、特定のメモリ素子について前記汎用プログラマブルアドレススクランブラをプログラミングするための複数の値を保持する請求項1に記載のメモリデバイス。前記汎用プログラマブルアドレススクランブラは、複数のステージを含む請求項1または2に記載のメモリデバイス。前記複数のステージのうち第1のステージは、論理アドレスを受信する第1の複数のマルチプレクサを含み、前記第1のステージは、前記論理アドレスの複数の要素をリマッピングして第1の複数の値を生成する請求項3に記載のメモリデバイス。前記1または複数のレジスタは、前記第1の複数のマルチプレクサのための複数の選択値としてプログラム値の第1のセットを含む請求項4に記載のメモリデバイス。前記複数のステージのうち第2のステージは、前記第1の複数の値のうち複数の値を受信するべく第2の複数のマルチプレクサを含み、前記第2の複数のマルチプレクサは、ロジックゲートの機能を実行するようにプログラミングされる請求項4または5に記載のメモリデバイス。前記1または複数のレジスタは、前記第2の複数のマルチプレクサのそれぞれについての複数のルックアップ値を含む請求項6に記載のメモリデバイス。前記複数のステージのうち第3のステージは、第3の複数のマルチプレクサを含み、前記第3の複数のマルチプレクサはそれぞれ、前記第2の複数のマルチプレクサの動作をバイパスするように切り替え可能である請求項6または7に記載のメモリデバイス。メモリデバイスのロジック素子であって、前記メモリデバイスのメモリスタックのためのメモリコントローラと、前記メモリスタックについて論理アドレスを物理アドレスにマッピングするための汎用プログラマブルアドレススクランブラを有するビルトインセルフテスト回路と、前記汎用プログラマブルアドレススクランブラについて複数のプログラミング値を保持するコンフィグレーションレジスタとを備えるロジック素子。前記汎用プログラマブルアドレススクランブラは、複数のステージを含む請求項9に記載のロジック素子。前記複数のステージのうち第1のステージは、論理アドレスを受信する第1の複数のマルチプレクサを含み、前記第1のステージは、前記論理アドレスの複数の要素をリマッピングして第1の複数の値を生成する請求項10に記載のロジック素子。前記複数のステージのうち第2のステージは、前記第1の複数の値のうち複数の値を受信するべく第2の複数のマルチプレクサを含み、前記第2の複数のマルチプレクサは、ロジックゲートの機能を実行するようにプログラミングされる請求項11に記載のロジック素子。前記複数のステージのうち第3のステージは、第3の複数のマルチプレクサを含み、前記第3の複数のマルチプレクサはそれぞれ、前記第2の複数のマルチプレクサの動作をバイパスするように切り替え可能である請求項12に記載のロジック素子。システムであって、前記システムの複数の構成要素を接続するバスと、前記システムのためにデータを処理するべく前記バスに結合されているプロセッサと、データを送信する送信機およびデータを受信する受信機のうち少なくとも1つと、データ送信およびデータ受信のうち少なくとも1つのための全方向性アンテナと、前記プロセッサによって処理するデータを保持するべく前記バスに結合されているメモリであって、スタックメモリデバイスを有するメモリとを備え、前記スタックメモリデバイスは、1または複数の結合されたメモリ素子を含むメモリスタックと、前記メモリ素子についての論理アドレスから物理アドレスへのマッピングのための汎用プログラマブルアドレススクランブラを含むビルトインセルフテスト回路と、前記汎用プログラマブルアドレススクランブラについてプログラミング値を保持する1または複数のレジスタとを含むシステム。前記1または複数のレジスタは、特定のメモリ素子について前記汎用プログラマブルアドレススクランブラをプログラミングするための複数の値を保持する請求項14に記載のシステム。前記汎用プログラマブルアドレススクランブラは、複数のステージを含む請求項14または15に記載のシステム。前記複数のステージのうち第1のステージは、論理アドレスを受信する第1の複数のマルチプレクサを含み、前記第1のステージは、前記論理アドレスの複数の要素をリマッピングして第1の複数の値を生成する請求項16に記載のシステム。前記1または複数のレジスタは、前記第1の複数のマルチプレクサのための複数の選択値としてプログラム値の第1のセットを含む請求項17に記載のシステム。前記複数のステージのうち第2のステージは、前記第1の複数の値のうち複数の値を受信するべく第2の複数のマルチプレクサを含み、前記第2の複数のマルチプレクサは、ロジックゲートの機能を実行するようにプログラミングされる請求項17または18に記載のシステム。前記1または複数のレジスタは、前記第2の複数のマルチプレクサのそれぞれについての複数のルックアップ値を含む請求項19に記載のシステム。前記複数のステージのうち第3のステージは、第3の複数のマルチプレクサを含み、前記第3の複数のマルチプレクサはそれぞれ、前記第2の複数のマルチプレクサの動作をバイパスするように切り替え可能である請求項19または20に記載のシステム。前記システムは、コンピューティングシステムである請求項14から21の何れか1項に記載のシステム。前記システムは、タブレットコンピュータである請求項14から21の何れか1項に記載のシステム。本発明の実施形態は概して、回路試験エンジン用の汎用アドレススクランブラに関する。本明細書で用いる場合の定義を以下に説明する。3Dスタックメモリ3Dは3次元を意味するまたはスタックメモリは、互いに結合された複数のメモリ層、メモリパッケージ、または、他のメモリ素子を含むコンピュータメモリを意味する。メモリは、垂直方向にスタックされるとしてもよいし、または、水平方向に例えば、互いに横方向に隣接するようにスタックするとしてもよい。または、互いに結合されているメモリ素子を含むとしてよい。特に、スタックメモリDRAMデバイスまたはスタックメモリDRAMシステムは、複数のDRAM層を含むメモリデバイスを含むとしてよい。スタックメモリデバイスはさらに、当該デバイス内にシステム素子、例えば、CPU中央演算処理装置、メモリコントローラ、および、他の関連するシステム素子を含むとしてよい。システム層は、ロジックチップまたはシステムオンチップSoCを含むとしてよい。スタックメモリデバイスは、ダイ層同士の間を相互接続するべく貫通シリコンビアTSVを含むとしてよい。一部の実施形態によると、ロジックチップは、アプリケーションプロセッサまたはグラフィクスプロセッシングユニットGPUであってよい。スタックメモリデバイスは、メモリ素子およびシステム素子を一のパッケージ内に含む。例えば、メモリデバイスは、貫通シリコンビアTSV製造を利用して、同一パッケージ内で、システムオンチップSoCウェハ等のロジックチップまたはロジック要素と、DRAMウェハのメモリスタックとが結合されているWideIODRAM規格のデバイスを含むとしてよい。TSVとWideIODRAMおよび将来の規格とを組み合わせることで、デバイス製造時の領域の節約、プラットフォーム電力の節約、および、システム性能の改善が実現されるとしてよい。しかし、スタックメモリデバイス組立プロセスおよびTSV製造は、欠陥を発生させる可能性があるので、DRAM試験を綿密に行う必要がある。BISTBuiltinselftest回路試験エンジンを用いてメモリ/アレイを試験する。メモリを効果的に試験するべく、BISTエンジンにプログラミングされているアルゴリズムは、物理メモリアドレスにアクセスする必要があるが、スタックメモリデバイスは、アドレッシング方式が異なるさまざまな製造者のさまざまな種類のメモリチップを利用している場合がある。一部の実施形態によると、スタックメモリデバイスのBIST回路試験エンジンは、メモリデバイスの試験のためにL2P論理-物理アドレスマッピングを提供する汎用プログラマブルアドレススクランブラを含む。一部の実施形態によると、回路試験エンジンは、以下に挙げる機能を持つとしてよい。1TSV技術によって、異なるL2Pマッピング方式を利用するDRAMサプライヤ等、複数の異なるマッピング方式をサポートする。複数の異なるサプライヤを選択して、高容量製品に対する需要および供給を満たすとしてよい。2汎用アドレススクランブルを利用することによって、ハンドヘルドデバイスおよびタブレットデバイス、ならびに、より大型のコンピューティングシステムおよびサーバを含む複数の異なる製品をサポートする。3複数の異なるメモリについてハードウェアまたは設計を変更することなく動作する。一部の実施形態によると、アドレススクランブルはプログラマブルで、BISTエンジンは処理に依存する。4欠陥検出を改善するべくアルゴリズムで物理アドレッシングを可能とするので、メモリデバイスの製造歩留りが改善される。メモリを効果的に試験するべく、BISTエンジンにプログラミングされているアルゴリズムは、物理メモリアドレスにアクセスするべきである。しかし、論理-物理アドレスL2Pの関係は通常、一対一のマッピングではなく、スクランブル関数によって決まる。アドレススクランブル関数は、アドレスビットの単純なワイヤ接続のリマッピングから、または、組み合わせゲートを含むものまで、インプリメンテーションが代わり得る。一部の実施形態によると、汎用アドレススクランブラは、従来のデバイスとは対照的に、メモリ試験において動作を柔軟にするべくプログラマブルゲートを含む。一部の実施形態によると、汎用アドレススクランブラは、マルチプレクサmuxを利用する少なくとも3つのステージを含む。一部の実施形態によると、汎用アドレススクランブラの第1のステージは、アドレスリマッピングに対応する。ここでは、各アドレスビットが個別に、対応する物理アドレスビットにリマッピングされる。一部の実施形態によると、汎用アドレススクランブラの第2のステージは、マルチプレクサ入力がロジックゲートのゲートルックアップテーブルに結合されているプログラマブルゲートであり、マルチプレクサ制御は第1のステージの出力に結合されている。一部の実施形態によると、汎用アドレススクランブラの第3のステージは、第2のステージを任意でバイパスするためのマルチプレクサを含む。一部の実施形態によると、第1および第3のステージのマルチプレクサ制御およびゲートルックアップテーブル第2のステージはプログラマブルレジスタの一部である。汎用アドレススクランブラを含むBISTエンジンは、スタックメモリデバイスの製造時および動作時のさまざまなタイミングで試験を実行するために用いられるとしてよい。一部の実施形態によると、汎用アドレススクランブラを持つBISTエンジンは、欠陥部品をスクリーニングするために製造者によって用いられるとしてよい。一部の実施形態によると、BISTエンジンは、OSオペレーティングシステムのブートのためにイネーブルされると、信頼性に関連する障害を検出するべくパワーオンセルフテストPOSTをサポートするべく用いられるとしてよい。一部の実施形態によると、汎用アドレススクランブラは、正確な障害の位置を指摘するべくデバッグ時にBISTラスタ診断機能をイネーブルするために用いられるとしてよい。一部の実施形態によると、メモリデバイスは、結合されているメモリ素子のうち1または複数を含むメモリスタック、メモリ素子の論理アドレスを物理アドレスにマッピングするための汎用プログラマブルアドレススクランブラを含むビルトインセルフテスト回路、および、汎用プログラマブルアドレススクランブラのプログラミング値を保持するための1または複数のレジスタを有する。図1は、スタックメモリデバイスのロジックの実施形態を示す図である。一部の実施形態によると、スタックメモリデバイス例えば、WideIOメモリデバイスとしてSoCチップのメモリロジック100は、メモリスタックを制御するためのメモリコントローラ110と、メモリの試験を行うためのBIST回路試験エンジン120とを備える。メモリの試験を実施する際、各メモリの物理アドレスをアドレッシングする必要がある。ここで、メモリアドレッシングは、スタックメモリデバイスに含まれる特定のメモリダイに応じて決まるとしてよい。一部の実施形態によると、メモリロジック100のBIST回路試験エンジン120は、論理メモリアドレス140を物理メモリアドレス142にマッピングするための汎用プログラマブルアドレススクランブラ130を有する。一部の実施形態によると、汎用アドレススクランブラ130は、少なくとも3つのステージを含む。これらのステージは、各アドレスビットが個別に対応する物理アドレスビットにリマッピングされるアドレスリマッピングを提供する第1のステージ132、例えば、ゲート特性を提供するべくゲートルックアップテーブルを用いるプログラマブルロジックゲートを含む第2のステージ134、および、第2のステージ134を任意でバイパスするための第3のステージ136である。一部の実施形態によると、第1のステージ132および第3のステージ136の制御、および、第2のステージ134のゲートルックアップテーブルは、BISTコンフィグレーションレジスタ138等のプログラマブルレジスタアドレススクランブラの一部であってもよいし、または、別のレジスタであってもよいに設けられる。図2は、メモリデバイスの実施形態におけるDRAMを示す図である。同図によると、DRAM100は、論理行アドレスX0-X6210および論理列アドレスY0-Y6230を持ち、これらのアドレスは、物理行アドレス220および物理列アドレス240にマッピングされる。しかし、これは一例に過ぎず、他のDRAMは非常に異なるメモリマッピングを利用するとしてよい。一部の実施形態によると、DRAM100は、DRAM200の設計における変更を可能とするべく、例えば、図1に図示しているように汎用アドレススクランブラ130を利用する、汎用アドレススクランブルを可能とするメモリデバイスの一部である。図3は、スタックメモリデバイス用の汎用アドレススクランブラの実施形態を示す図である。同図によると、図3に示す汎用アドレススクランブラ300の特定のアドレススクランブルの実施例は、図2に示したDRAM200の行アドレス座標Xのアドレッシングである。一部の実施形態によると、第1のステージ310は、アドレスリマッピングのための一群のマルチプレクサ312を含む。同図では、第1のマルチプレクサからのC0は、mux選択L0、L1およびL2に基づき、X0からX6までの任意のビットにマッピングされるとしてよい。例えば、C0がX3にマッピングされるためには、mux選択L0、L1、L2=011となる。アドレスリマッピングは、全ての特定のアドレスマッピング構造に必要ではなく、必要でない場合、出力アドレスは入力と同じに設定されるとしてよい例えば、C0=X0、C1=X1等。一部の実施形態によると、第2のステージ320は、隣接するアドレスに対して演算を行う真理値表のルックアップを利用するロジック素子としてプログラマブルな一群のマルチプレクサ322を含む。G0、G1、G2およびG3は、特定のロジックゲートの真理値表の出力に対応する。例えば、論理ゲートがANDゲートである場合、G0=0、G1=0、G2=0およびG3=1となる。説明を簡略化するべく、本例について、全ての隣接するアドレスは、BISTコンフィグレーションレジスタにおいてG0、G1、G2およびG3によって定義されるルックアップゲートを利用すると仮定される。しかし、実施形態は本例に限定されず、他のルックアップ値したがって、異なるロジックゲートを、隣接するアドレスの各対について提供するとしてもよい。一部の実施形態によると、第3のステージ330は、第2のステージが必要でない場合にプログラマブルなルックアップゲート第2のステージ322をバイパスするために用いられる第3の群のマルチプレクサ332を含む。一部の実施形態によると、第1および第3のステージのマルチプレクサ制御、ならびに、第2のステージのゲートルックアップG0、G1、G2およびG3は、メモリデバイスのBISTコンフィグレーションレジスタ350の一部である。しかし、実施形態は本例に限定されることはなく、マルチプレクサおよびルックアップデータはメモリデバイスの1または複数の他のレジスタに格納されるとしてよい。図4は、スタックメモリデバイスの実施形態を示す図である。一部の実施形態によると、スタックメモリデバイス400WideIOメモリデバイス等は、SoCまたは他のシステム素子であるロジックチップ410と密に結合されている1または複数のDRAMダイ層420を含むメモリスタックを有する。一部の実施形態によると、ロジックチップ410は、BIST試験エンジンを含むとしてよい。試験エンジンは、論理アドレスを物理アドレスにマッピングするための汎用プログラマブルアドレススクランブラを含む。図5は、メモリ試験を実施する3Dスタックメモリの実施形態を示す図である。同図では、3Dスタックメモリデバイス500は、本明細書でメモリスタックとも呼ばれる1または複数のDRAMメモリダイ層520に結合されているロジックチップシステム素子510を備える。メモリダイ層は、1または複数のスライスまたは部分を含むとしてよく、1または複数の異なるチャネルを持つとしてよい。各ダイ層は、温度問題に対処するための温度補償セルフリフレッシュTCSR回路を含むとしてよい。TCSRおよびモードレジスタMRは、デバイスの管理ロジックの一部であるとしてよく、MCは、TCSRによるリフレッシュレートの調整のための温度オフセットビットを含むとしてよい。ダイ層およびシステム素子は、熱的に結合されているとしてよい。一部の実施形態によると、ロジックチップ510は、システムオンチップSoCまたは他の同様の素子であってよい。図5以降の図面に示す構成要素は、説明のために図示しており、実寸に即したものではない。図5はロジックチップ510が1または複数のメモリダイ層520のメモリスタックの下方で結合されている実施例を示しているが、実施形態はこの構成に限定されない。例えば、一部の実施形態によると、システム素子510は、メモリスタック520に隣接して配置されているので、メモリスタック520とは横方向に隣接するように結合されているとしてよい。同図では、DRAMメモリダイ層は、4つのメモリダイ層を含み、これらの層は第1のメモリダイ層530、第2のメモリダイ層540、第3のメモリダイ層550、および、第4のメモリダイ層560である。しかし、実施形態はメモリスタック510に含まれるメモリダイ層について任意の特定の数に限定されるものではなく、メモリダイ層の数は増減するとしてよい。他の構成要素について、システム素子510は、メモリスタック520のメモリコントローラ512を含むとしてよい。一部の実施形態によると、各メモリダイ層本図において第4のメモリダイ層560等の最上部または最外部のメモリダイ層を除くは、メモリダイ層のシリコン基板を貫通する経路を実現するべく複数の貫通シリコンビアTSV505を含む。図6は、スタックメモリデバイスを備えるモバイルコンピューティングデバイスの実施形態を示すブロック図である。コンピューティングデバイス600は、ラップトップコンピュータまたはノートブックコンピュータ、ネットブック、タブレットコンピュータ別箇にキーボードを設けるのではなくタッチスクリーンを持つデバイス、タッチスクリーンおよびキーボードの両方を持つデバイス、インスタントオン動作と呼ばれる立ち上がりが迅速なデバイス、および、常時接続と呼ばれる動作中のネットワークに概して接続されているデバイスを含む等のモバイルコンピューティングデバイス、携帯電話またはスマートフォン、無線動作可能な電子ブックリーダー、またはその他の無線モバイルデバイスを含むコンピューティングデバイスを表す。特定のコンポーネントが概して図示されているが上記のデバイスの全てのコンポーネントがデバイス600に図示されているものではないと理解されたい。コンポーネントは、1あるいは複数のバス、または、他の接続605によって接続されるとしてよい。デバイス600は、デバイス600の主要な処理動作を実行するプロセッサ610を含む。プロセッサ610は、マイクロプロセッサ、アプリケーションプロセッサ、マイクロコントローラ、プログラマブルロジックデバイスまたはその他の処理手段等の1または複数の物理デバイスを含むとしてよい。プロセッサ610が実行する処理動作には、アプリケーション、デバイス機能または両方を実行するオペレーティングプラットフォームまたはオペレーティングシステムの実行がある。当該処理動作には、人間であるユーザまたは他のデバイスによるI/O入出力関連処理、電力管理に関する処理、または、デバイス600の別のデバイスへの接続に関連する処理が含まれる。当該処理動作はさらに、オーディオ入出力、ディスプレイ入出力、または両方に関連する処理を含むとしてよい。一実施形態によると、デバイス600は、コンピューティングデバイスにオーディオ機能を与えることに関連するハードウェアコンポーネントオーディオハードウェアおよびオーディオ回路等およびソフトウェアコンポーネントドライバおよびコーデック等を表すオーディオサブシステム620を備える。オーディオ機能は、スピーカ、ヘッドフォンまたはこのようなオーディオ出力の両方を含み、さらに、マイクロフォン入力も含むとしてよい。このような機能のためのデバイスは、デバイス600に一体化されるとしてもよいし、または、デバイス600に接続されるとしてもよい。一実施形態によると、ユーザは、プロセッサ610が受信して処理するオーディオコマンドを提供することによってデバイス600とやり取りする。ディスプレイサブシステム630は、コンピューティングデバイスとやり取りするべく、ユーザに対して視覚的要素、触覚的要素またはその両方の要素を持つディスプレイを提供するハードウェアコンポーネントディスプレイデバイス等およびソフトウェアコンポーネントドライバ等を表す。ディスプレイサブシステム630は、ディスプレイインターフェース632を含む。ディスプレイインターフェース632は、ユーザに表示を行うために用いられる特定のハードウェアデバイスまたはスクリーンを含む。一実施形態によると、ディスプレイインターフェース632は、ディスプレイに関する少なくとも一部の処理を実行するべく、プロセッサ610とは別のロジックを含む。一実施形態によると、ディスプレイサブシステム630は、ユーザに対して出力および入力の両方を可能とするタッチスクリーンデバイスを含む。I/Oコントローラ640は、ユーザとのやり取りに関連するハードウェアデバイスおよびソフトウェアコンポーネントを表す。I/Oコントローラ640は、オーディオサブシステム620、ディスプレイサブシステム630、または、両サブシステムの一部であるハードウェアを管理するとしてよい。さらに、I/Oコントローラ640は、デバイス600に接続される追加のデバイスであって、ユーザがデバイスとやり取りするために用いられる追加のデバイスの接続ポイントとなる。例えば、デバイス600に取り付け可能なデバイスは、マイクロフォンデバイス、スピーカシステムまたはステレオシステム、ビデオシステムまたは他のディスプレイデバイス、キーボードデバイスまたはキーパッドデバイス、または、カードリーダまたは他のデバイス等の特定のアプリケーションと利用される他のI/Oデバイスを含むとしてよい。上述したように、I/Oコントローラ640は、オーディオサブシステム620またはディスプレイサブシステム630、または、両サブシステムとやり取りするとしてもよい。例えば、マイクロフォンまたはその他のオーディオデバイスを介した入力は、デバイス600の1または複数のアプリケーションまたは機能についての入力またはコマンドとなり得る。これに加えて、オーディオ出力は、ディスプレイ出力に代えて、または、ディスプレイ出力に加えて提供され得る。別の例を挙げると、ディスプレイサブシステムがタッチスクリーンを含む場合、ディスプレイデバイスは、少なくとも部分的にI/Oコントローラ640によって管理される入力デバイスとしても動作する。デバイス600には、I/Oコントローラ640が管理するI/O機能を提供する更なるボタンまたはスイッチも設けられているとしてよい。一実施形態によると、I/Oコントローラ640は、加速度計、カメラ、光センサあるいはその他の環境センサ、または、デバイス600に含まれる他のハードウェア等のデバイスを管理する。入力は、直接的なユーザとの間のやり取りの一部であってよく、デバイスの動作例えば、ノイズをフィルタリングする、輝度検出のためにディスプレイを調整する、カメラにフラッシュを適用またはその他の機能に影響を与えるデバイスへの環境入力でもある。一実施形態によると、デバイス600は、電池電力利用、電池充電および省電力関連機能を管理する電力管理650を含む。一部の実施形態によると、メモリサブシステム660は、デバイス600において情報を格納するためのメモリデバイスを含む。プロセッサ610は、メモリサブシステム660の構成要素に対して、データの読み書きを行うとしてよい。メモリは、不揮発性メモリデバイスメモリデバイスへの電力供給が中断しても状態が変化しない、揮発性メモリデバイスメモリデバイスへの電力供給が中断される場合の状態が予測できない、または、両方の種類のメモリを含むとしてよい。メモリサブシステム660は、アプリケーションデータ、ユーザデータ、音楽、写真、書類またはその他のデータ、ならびに、デバイス600のアプリケーションおよび機能の実行に関するデバイスデータ長期間格納または一時的格納を格納するとしてよい。一部の実施形態によると、メモリサブシステム660は、1または複数のメモリダイ層で構成されるメモリスタックを含むスタックメモリデバイス662を含むとしてよい。スタックメモリデバイス662は、DRAMメモリの論理-物理アドレスマッピングを扱う汎用アドレススクランブラ664を含むBIST試験エンジンを含む。接続部670は、デバイス600が外部デバイスと通信できるようにするべく、ハードウェアデバイス例えば、無線通信、有線通信または両方を実行するためのコネクタおよび通信ハードウェアおよびソフトウェアコンポーネント例えば、ドライバ、プロトコルスタックを含む。デバイスは、他のコンピューティングデバイス、無線アクセスポイントまたは基地局等の別のデバイスであってもよく、ヘッドセット、プリンタ、または、その他のデバイス等の周辺機器であってもよい。接続部670は、複数の異なる種類の接続部を含むとしてよい。一般化すると、デバイス600は、セルラー式接続部672および無線接続部674を有するものとして図示されている。セルラー式接続部672は通常、無線キャリアが提供するセルラー式ネットワーク接続部、例えば、4G/LTEロングタームエボリューション、GSM登録商標グローバルシステムフォーモバイルコミュニケーションズまたは変形バージョンまたは派生バージョン、CDMA符号分割多重アクセスまたは変形バージョンまたは派生バージョン、TDM時分割多重または変形バージョンまたは派生バージョン、または、その他のセルラー方式サービス規格によって提供され得る接続部を意味する。無線接続部674は、セルラー方式ではない無線接続部を意味し、パーソナルエリアネットワークBluetooth登録商標等、ローカルエリアネットワークWi-Fi等、ワイドエリアネットワークWiMax等およびその他の無線通信を含み得る。接続部は、1または複数の全方向性アンテナまたは指向性アンテナ676を含むとしてよい。周辺機器接続680は、ハードウェアインターフェースおよびコネクタ、ならびに、周辺機器接続を確立するためのソフトウェアコンポーネント例えば、ドライバ、プロトコルスタックを含む。デバイス600は、他のコンピューティングデバイスに対する周辺機器であってもよいしTo682、周辺機器が当該デバイス600に対して接続されているとしてもよいFrom684と理解されたい。デバイス600は一般的に、デバイス600上のコンテンツを管理例えば、ダウンロード、アップロード、変更または同期する等の目的で、他のコンピューティングデバイスと接続するためのドッキング型コネクタを含むとしてよい。また、ドッキング型コネクタによって、デバイス600は、デバイス600が、例えば、オーディオビジュアルシステムまたは他のシステムへのコンテンツ出力を制御できるようにするための特定の周辺機器に接続され得る。専用ドッキング型コネクタまたはその他の専用接続ハードウェアに加えて、デバイス600は、一般的または標準規格のコネクタを用いて周辺機器接続680を確立するとしてよい。一般的なタイプには、ユニバーサルシリアルバスUSBコネクタ複数の異なるハードウェアインターフェースのいずれかを含む、MiniDisplayPortMDPを含むDisplayPort、高精細マルチメディアインターフェースHDMI登録商標、ファイアワイヤまたはその他のタイプが含まれるとしてよい。図7は、スタックメモリを含むコンピューティングシステムの実施形態を示す。コンピューティングシステムは、コンピュータ、サーバ、ゲームコンソール、または、その他の演算装置を含むとしてよい。同図によると、本願の説明に密接な関わりのない特定の標準的な公知のコンポーネントは図示を省略している。一部の実施形態では、コンピューティングシステム700は、インターコネクトあるいはクロスバー705、または、データを送信するための他の通信手段を備える。コンピューティングシステム700は、情報を処理するべくインターコネクト705に結合されている1または複数のプロセッサ710等の処理手段を備えるとしてよい。プロセッサ710は、1または複数の物理プロセッサおよび1または複数の論理プロセッサを含むとしてよい。インターコネクト705は、簡略化のために一のインターコネクトとして図示されているが、複数の異なるインターコネクトまたはバスを表すとしてもよく、これらのインターコネクトへのコンポーネント接続はさまざまであるとしてよい。図7に図示しているインターコネクト705は、任意の1または複数の個別の物理バス、ポイントツーポイント接続、または、適切なブリッジ、アダプタまたはコントローラで接続された両者を表す抽象化である。一部の実施形態によると、コンピューティングシステム700はさらに、プロセッサ710が実行する命令および情報を格納するメインメモリ712として、ランダムアクセスメモリRAMまたはその他のダイナミックストレージデバイスまたはダイナミック格納素子を備える。RAMメモリは、メモリコンテンツのリフレッシュを必要とするダイナミックランダムアクセスメモリDRAM、および、コンテンツのリフレッシュを必要としないがコストが高いスタティックランダムアクセスメモリSRAMを含む。一部の実施形態によると、メインメモリは、コンピューティングシステムのユーザによるネットワーク閲覧アクティビティで利用されるブラウザアプリケーションを含むアプリケーションのアクティブストレージを含むとしてよい。DRAMメモリは、信号を制御するクロック信号を含むシンクロナスダイナミックランダムアクセスメモリSDRAM、および、拡張データアウトダイナミックランダムアクセスメモリEDODRAMを含むとしてよい。一部の実施形態によると、システムのメモリは、特定のレジスタまたはその他の特定用途向けメモリを含むとしてよい。一部の実施形態によると、メインメモリ712は、スタックメモリ714を含む。スタックメモリは、汎用アドレススクランブラ715を含むBIST試験エンジンを含む。コンピューティングシステム700はさらに、プロセッサ710用の命令および静的情報を格納するためのリードオンリーメモリROM716または他のスタティックストレージデバイスを備えるとしてよい。コンピューティングシステム700は、特定の要素を格納するべく1または複数の不揮発性メモリ素子718を備えるとしてよい。一部の実施形態によると、コンピューティングシステム700は、1または複数の入力デバイス730を備える。入力デバイスは、キーボード、マウス、タッチパッド、ボイスコマンド認識、ジェスチャー認識またはコンピューティングシステムに入力を提供するその他のデバイスのうち1または複数を含む。コンピューティングシステム700はさらに、出力ディスプレイ740にインターコネクト705を介して結合されるとしてよい。一部の実施形態によると、ディスプレイ740は、情報またはコンテンツをユーザに表示するべく、液晶ディスプレイLCDまたは任意のその他のディスプレイ技術を含むとしてよい。一部の環境においては、ディスプレイ740は、入力デバイスの少なくとも一部としても利用されるタッチスクリーンを含むとしてよい。一部の環境においては、ディスプレイ740は、オーディオ情報を提供するスピーカ等のオーディオデバイスであってもよいし、または、そのようなオーディオデバイスを含むとしてもよい。1または複数の送信機または受信機745もまたインターコネクト705に結合されているとしてよい。一部の実施形態によると、コンピューティングシステム700は、データの送受信のための1または複数のポート750を備えるとしてよい。コンピューティングシステム700はさらに、無線信号を介してデータを受信するべく1または複数の指向性アンテナまたは全方向性アンテナ755を備えるとしてよい。コンピューティングシステム700はさらに、電源、電池、太陽電池、燃料電池、または、電力を供給または生成するその他のシステムあるいはデバイスを含む電力デバイスまたは電力システム760を備えるとしてよい。電力デバイスまたは電力システム760によって供給される電力は、コンピューティングシステム700の構成要素に必要に応じて分配されるとしてよい。上記の説明では、説明のため、本発明を深く理解していただくべく具体的且つ詳細な内容を数多く記載している。しかし、当業者におかれては、記載した具体的且つ詳細な内容の一部を利用することなく本発明を実施し得ることが明らかであろう。また、公知の構造およびデバイスはブロック図で図示している。図示したコンポーネント間には中間構造が存在する場合があるとしてよい。本明細書で説明または図示したコンポーネントは、図示または説明していない入力または出力を追加で有するとしてもよい。さまざまな実施形態はさまざまなプロセスを含むとしてよい。これらのプロセスは、ハードウェアコンポーネントによって実行されるとしてよいし、または、コンピュータプログラムまたは機械実行可能命令として具現化されるとしてもよい。このような機械実行可能命令は、当該命令がプログラミングされている汎用プロセッサまたは特定用途向けプロセッサまたはロジック回路に、プロセスを実行させるために用いられるとしてよい。これに代えて、プロセスはハードウェアおよびソフトウェアの組み合わせによって実行されるとしてもよい。さまざまな実施形態を構成する複数の要素は、コンピュータプログラム製品として提供されるとしてよい。コンピュータプログラム製品は、特定の実施形態に応じたプロセスを実施させるべく1または複数のプロセッサによって実行することを目的としてコンピュータまたは他の電子デバイスをプログラミングするべく利用され得るコンピュータプログラム命令を格納しているコンピュータ可読媒体を含むとしてよい。コンピュータ可読媒体は、これらに限定されないが、フロッピー登録商標ディスケット、光ディスク、コンパクトディスクリードオンリーメモリCD-ROM、および、光磁気ディスク、リードオンリーメモリROM、ランダムアクセスメモリRAM、消去可能プログラマブルリードオンリーメモリEPROM、電気的消去可能プログラム可能リードオンリーメモリEEPROM、磁気カードまたは光カード、フラッシュメモリ、または、電子命令を格納するのに適したその他の種類のコンピュータ可読媒体を含むとしてよい。さらに、実施形態は、コンピュータプログラム製品としてダウンロードされ得るとしてもよい。プログラムはリモートコンピュータから要求元コンピュータへと転送されるとしてよい。方法の多くは、最も基本的な形態で説明しているが、本発明の基本的な範囲から逸脱することなく、いずれの方法についてもプロセスを追加または削除することが可能であり、説明したメッセージのいずれについても情報を追加または削除することが可能である。当業者には多くの更なる変形例および適応例を実施し得ることが明らかである。具体的な実施形態は、本発明を限定するためでなく例示するために提示される。本発明の実施形態の範囲は、上述した具体例によって決まるのではなく、特許請求の範囲によってのみ決まる。構成要素Aが構成要素Bと結合されていると言う場合、構成要素Aは構成要素Bに直接結合されているとしてもよいし、または、例えば構成要素Cを介して間接的に結合されているとしてもよい。明細書または請求項においてコンポーネント、特徴、構造、プロセスまたは特性であるAがコンポーネント、特徴、構造、プロセスまたは特性であるBを発生させると言う場合、AはBの少なくとも部分的な発生原因であるが、Bの発生を後押しする少なくとも1つの他のコンポーネント、特徴、構造、プロセスまたは特性がさらに存在し得ることを意味する。明細書においてコンポーネント、特徴、構造、プロセスまたは特性が含まれるとしてよい、場合がある、または、可能性があると言う場合、この特定のコンポーネント、特徴、構造、プロセスまたは特性を含む必要はない。明細書または請求項において一の構成要素と言う場合、説明した構成要素が1つのみ存在することを意味するものではない。実施形態は、本発明の一実施例または一例である。本明細書において実施形態、一実施形態、一部の実施形態または他の実施形態という記載は、当該実施形態に関連付けて説明する特定の特徴、構造または特性が少なくとも一部の実施形態に含まれ得るが必ずしも全ての実施形態には含まれないことを意味する。実施形態、一実施形態または一部の実施形態という記載は繰り返し用いられるが、必ずしも全てが同じ実施形態を意味するものではない。本発明の実施形態例の上記の説明において、さまざまな特徴は、開示を分かり易くすること、そして、さまざまな発明の側面の1または複数を理解し易くすることを目的として、一の実施形態、図面または説明にまとめられる場合があると考えられたい。しかし、この開示方法は、請求している発明は、各請求項に明示的に記載しているより多くの特徴を必要とするという意図を反映するものと解釈されるべきではない。逆に、以下に記載する請求項が反映するように、発明の側面は、上記に開示した一の実施形態の全ての特徴から一部を省略した中にある。このように、請求項はここにおいて明示的に本発明に組み込まれ、各請求項は本発明の個別の実施形態として独立したものである。