"第1導電型のSiC基板と、前記SiC基板上に形成され、その表面にリセス構造が形成された第1導電型のドリフト層と、前記リセス構造の表面内に配設された第2導電型の終端部と、前記終端部の一端にかかるように前記ドリフト層上に形成され、前記ドリフト層とショットキー接続するショットキー電極と、前記終端部を被うように前記ドリフト層上に形成された第1の絶縁膜と、前記第1の絶縁膜上に形成され、前記ショットキー電極と電気的に接続された導電膜とを備え、前記導電膜の抵抗値が106Ω/sq.以上1013Ω/sq.以下である、電力用半導体装置。前記導電膜は高分子材料と導電性微粒子の混合体で構成される、請求項1に記載の電力用半導体装置。前記導電膜は導電性高分子材料で構成される、請求項1に記載の電力用半導体装置。前記導電膜は、前記終端部の前記ショットキー電極に覆われていない方の端部上方に形成される、請求項1~3のいずれかに記載の電力用半導体装置。前記導電膜上の所定部位を覆って形成された第2の絶縁膜をさらに備える、請求項1~4のいずれかに記載の電力用半導体装置。不純物濃度の異なる2種類の不純物領域を形成するGR/JTE構造では、夫々の位置に不純物を注入するためのマスクを形成する工程が必要となる。また、それらのマスクを作製するためには、各々のマスクの位置をアライメントするための基準アライメントマークを前工程で作製する必要があり、アライメントマーク形成用、GR形成用、JTE形成用と少なくとも3つのマスクが必要になる。このように工程が複雑になる結果、各工程におけるマスクのばらつきによる特性の悪化、不良率の悪化、素子作製に費やす時間の増加によるコストの増加、などの問題が発生していた。これらの点を改善するためにマスクを1枚にすることが考えられる。すなわち、終端構造をGRのみの構造とするかFLR構造にして注入工程を1つにすると共に、アライメントマークを形成する工程と注入用マスクを形成する工程を共通にすることで、1枚のマスクで終端構造を形成することが出来る。そして、GRあるいはFLRを半導体層表面に設けたリセスの下に形成する。ただし、SiC基板上に注入された不純物は、Si基板上とは異なりほとんど拡散することなく活性化される。従ってリセス構造の極近傍に高濃度の不純物層が形成される。耐圧特性を確実なものとするためにGRあるいはFLRは不純物濃度を高くして形成されるため、高電圧をカソードに印加した場合の不純物層における空乏層の伸びは少なく、高電界が発生しやすい。特にリセス底面のコーナー部には強い電界が発生し、絶縁膜の絶縁破壊強度を超えると絶縁破壊が生じる。終端部をポリイミドなどの絶縁膜で覆う場合には、その外部に電荷が蓄積するとリセス部の電界強度が変動し、絶縁破壊を引き起こす要因となっていた。また、デバイスを電力変換用のモジュールに組み込む際には他の絶縁体で被うことが必要となるが、その工程においてポリイミド等の絶縁体表面に電荷が蓄積し絶縁耐力を低下させる原因となっていた。そこで、本発明は上述の問題点に鑑み、製造プロセスが煩雑でなく、かつ高い絶縁耐力を有する電力用半導体装置の提供を目的とする。本発明の電力用半導体装置は、第1導電型のSiC基板と、前記SiC基板上に形成され、その表面にリセス構造が形成された第1導電型のドリフト層と、前記リセス構造の表面内に配設された第2導電型の終端部と、前記終端部の一端にかかるように前記ドリフト層上に形成され、前記ドリフト層とショットキー接続するショットキー電極と、前記終端部を被うように前記ドリフト層上に形成された絶縁膜と、前記絶縁膜上に形成され、前記ショットキー電極と電気的に接続された導電膜とを備える。前記導電膜の抵抗値は106Ω/sq.以上1013Ω/sq.以下である。本発明の電力用半導体装置は、第1導電型のSiC基板と、前記SiC基板上に形成され、その表面にリセス構造が形成された第1導電型のドリフト層と、前記リセス構造の表面内に配設された第2導電型の終端部と、前記終端部の一端にかかるように前記ドリフト層上に形成され、前記ドリフト層とショットキー接続するショットキー電極と、前記終端部を被うように前記ドリフト層上に形成された絶縁膜と、前記絶縁膜上に形成され、前記ショットキー電極と電気的に接続された導電膜とを備える。前記導電膜の抵抗値は106Ω/sq.以上1013Ω/sq.以下であるので、絶縁膜に蓄積する電荷を逃がすことができ、高い絶縁耐力を有する電力用半導体装置となる。実施の形態1<構成>実施の形態1の電力用半導体装置の構成を示す断面図を図1に、上面図を図2に示す。図1は本実施の形態の電力用半導体装置としてのショットキーバリアダイオードの終端構造を示している。0001面がSi面である4H-SiCのn基板1上に、SiCのnドリフト層2が形成される。nドリフト層2の不純物濃度は5×1015/cm3程度であり、n基板1の不純物濃度よりも低い。nドリフト層2の表面にはリセス構造2aが形成される。リセス構造2aの表面内には、終端部としてp型不純物が注入されたGR層3が形成される。GR層は終端部での電界を緩和する目的で形成され、ここでのp型不純物は例えばAlである。GR層3の一端にかかるようにnドリフト層2上には、nドリフト層2とショットキー接触する金属層4が形成され、金属層4上には表面電極5が形成される。すなわち、金属層4と表面電極5でショットキー電極を構成している。例えば、金属層4はTiで形成され表面電極5はAlで形成される。nドリフト層2上には、ショットキー電極に隣接して終端部を覆うようにポリイミドからなる絶縁膜6がさらに形成され、絶縁膜6上には導電膜8が形成される。導電膜8は接続部9により表面電極5と電気的に接続される。導電膜8は絶縁膜6に蓄積する電荷を抑制する層である。導電膜8の抵抗値が106Ω/sq.より小さくなると、リーク電流が顕著に大きくなり極端な場合には絶縁破壊により素子が破壊されてしまう。一方、導電膜8の抵抗値が106Ω/sq.より大きくなると、絶縁膜6に誘起される電荷を抑制することが出来なくなる。以上のことから、導電膜8の抵抗値は106Ω/sq.以上1013Ω/sq.以下に制限される。但し、導電膜8はこの抵抗値の条件を満たす限りにおいて材質に制約を受けない。例えば金属薄膜、酸化物半導体、高分子材料に導電性微粒子を分散させた導電性樹脂、導電性高分子などを用いることができる。特に、導電性樹脂の高分子材料としてはポリイミド樹脂が、導電性高分子材料としては、ポリ3,4エチレンジオキシチオフェンPEDTとポリスチレンスルフォン酸PSSの組み合わせが、耐熱性の観点から望ましい。導電膜8に高分子材料と導電性微粒子の混合体を用いる場合は、高分子材料と導電性微粒子の混合比や膜厚を変えることにより、抵抗値の制御が可能である。また、導電膜8に導電性高分子材料を用いる場合は、ドーパント濃度や膜厚を変えることにより、抵抗値の制御が可能である。接続部9は絶縁膜6に蓄積した電荷を導電膜8から受取って表面電極5に逃がすための層であり、上記した導電膜8と同じ抵抗値の制限を受ける。導電膜8と同じ材質であっても良い。また、接続部9は図2aに示すように導電膜14の内側全てに形成してもよいし、図2bに示すように部分的に形成してもよい。また、導電膜8をポリイミドからなる絶縁膜12第2絶縁膜で覆ってもよい。絶縁膜12は、素子外周部と導電膜8間に高電界がかかる場合に終端部での沿面放電を抑制することを目的として設けられ、導電膜8全体を覆ってもよいし図10a、導電膜8の外側のみを覆ってもよい図10b。また、特に高電界が発生し易いセルコーナー部で導電膜8を覆ってもよいし図10c、セルコーナー部で導電膜8の外側を覆ってもよい図10d。n基板1の裏面側には、n基板1とオーミック接触する金属層7が形成され、金属層7上には裏面電極10が形成される。例えば、金属層7はNiで形成され裏面電極10はAuで形成される。<製造工程>実施の形態1の電力用半導体装置の製造工程を図3~図6に沿って説明する。まず、4H-SiCのn基板1の表面上に、不純物濃度が5×1015/cm3程度の低濃度のnドリフト層2を形成する。次に、nドリフト層2の表面にリセス構造2aを形成する。リセス構造2aは垂直なリセスとしてもよいし、図3に示すようにテーパー形状のリセスとしてもよい。マスクの位置をアライメントするための基準となるアライメントマークを形成する際のエッチング工程でリセス構造2aを形成するため、1回のエッチング工程でリセス構造2aが形成される。その後、nドリフト層2の表面を犠牲酸化して保護膜11を形成する図3。保護膜11は例えば、厚みが10nm以上50nm以下のSiO2熱酸化膜であり、プロセス保護膜として機能する。次に、リセス構造2aの上部からAlイオンを注入することにより、ショットキー電極端部の電界集中緩和構造としてGR層3を形成する図4。そして、GR層3のAlイオンを活性化させるためにアニールを行う。例えばこのアニールは、ファーネスタイプのSiC-CVD装置を用いて、減圧したH2及びC3H8雰囲気中で1350°C、15分程度実施する。このアニールを行うことにより、C3H8が炭化珪素からの炭素原子の昇華を抑制し、バンチングステップに代表されるアニール後の表面凹凸を1nm未満に抑えることが可能である。表面凹凸を1nm未満に抑制することにより、後工程で保護膜11を除去する際に、保護膜11を残さず除去することが出来る。なお、このアニールは、高真空仕様あるいはH2及びC3H8という特殊なガスを使用せずに、RTAタイプのアニール炉を用いて常圧Ar雰囲気中で処理してもよい。次に、n基板1の裏面にNiからなる金属層7を蒸着形成し、アニールを施してオーミック接合を形成する。その後、nドリフト層2の表面に形成した保護膜11を除去し、除去した面にTi膜を蒸着して金属層4を形成する。金属層4はリセス構造の一方の端部を覆うようにパターニングし、400°C以上600°C以下で熱処理を行いショットキー接合を所望の特性に形成する図5。ショットキー接合材料としてTiを用いることにより、所望の順方向特性が得られるとともに、後述するウェットエッチングなどの加工プロセスが容易になる。なお、ここで金属層7を金属層4よりも先に形成したのは、金属層7の1000°C程度のアニール工程で金属層4のショットキー接合が破壊されることを防ぐためである。また、保護膜11を除去した後のnドリフト層2表面は化学的にも再現性良く安定しているので、金属層4を形成する直前に保護膜11を除去することにより、良好なショットキー接合が形成される。次に、金属層4上に表面電極5を形成する図6。表面電極5として、例えばAlを厚み3μmで蒸着形成し、写真製版によりレジスト開口部を熱リン酸などを用いたウェットエッチングでパターニングする。なお、金属層4に熱処理を施した後に表面電極5を形成すると説明したが、金属層4上に表面電極5を形成してから熱処理を行うことがより望ましい。これにより、金属層4と表面電極5の界面の密着性を高めることが出来る。また、金属層4と表面電極5とを同時にウェットエッチングでパターニングすることが可能となり、写真製版の工程数を一回省略できる。次に、リセス構造2aを覆うようにしてnドリフト層2上に絶縁膜6を形成する。例えば表面をAlメタライズした後、nドリフト層2および表面電極5上にポリイミドなどの絶縁膜6を塗布し、焼成する。このときの焼成温度はショットキー接合形成時の熱処理温度より50°C以上低温にする。これは、熱処理により安定したショットキー接合の界面状態を再び不安定にしないためである。その後、絶縁膜6上に導電膜8を形成する。また、接続部9を形成して導電膜8と表面電極5を電気的に接続する。導電膜8に導電性樹脂や導電性高分子を用いる場合は、リソグラフィー法や印刷法、あるいはインクジェットによるパターニングが利用できる。接続部9と表面電極5との接続を確実に行うために、予め表面電極5にArイオンミリングやアルカリ浸漬処理によるライトエッチングを行っておく事が望ましい。なお、終端部での沿面放電を抑制するために前述した図10に示す構成を形成する場合は、導電膜8上の所定の位置にポリイミドからなる絶縁膜12を形成する。すなわち、例えば導電膜8の全体図10a、導電膜8の外側図10b、セルコーナー部における導電膜8図10c、セルコーナー部における導電膜8の外側図10dのいずれかに、リソグラフィー法により絶縁膜12をパターニングし形成する。次に、n基板1の裏面に裏面電極10を形成する。例えばNiAuメタライズすることで、チップに裏面をダイボンドする際、半田の濡れ性を良好にすることが出来る。ここで、裏面電極10は絶縁膜6の形成より後工程で形成しているが、その理由は、裏面電極10を絶縁膜6より前に形成すると、絶縁膜6を350°Cで焼成する工程で、金属層7のNiが裏面電極10のAu表面に拡散してNi酸化物を形成するので、半田の濡れ性が極端に劣化してしまうからである。また、同様に裏面電極10の酸化を抑制する観点から、導電膜14の形成後に裏面電極10を形成することが望ましい。こうして、図7に示す実施の形態1の電力用半導体装置が形成される。<効果>本実施の形態の電力用半導体装置は、第1導電型のSiC基板1n基板と、n基板1上に形成され、その表面にリセス構造2aが形成された第1導電型のドリフト層nドリフト層2と、リセス構造2aの表面内に配設された第2導電型の終端部GR層3と、GR層3の一端にかかるようにnドリフト層2上に形成され、nドリフト層2とショットキー接続するショットキー電極金属層4と、GR層3を被うようにnドリフト層2上に形成された第1の絶縁膜絶縁膜6と、絶縁膜6上に形成され、表面電極5と電気的に接続された導電膜8とを備え、導電膜8の抵抗値が106Ω/sq.以上1013Ω/sq.以下であるので、絶縁膜6に誘起される電荷を導電膜8によって抑制することができ、高い絶縁耐力を有する電力用半導体装置となる。また、GR層3を1種類の不純物濃度で形成することにより不純物注入工程が複雑にならず、簡単に製造することができる。また、導電膜8を高分子材料と導電性微粒子の混合体で構成すれば、抵抗値の制御を高分子材料と導電性微粒子の混合比や膜厚を変えることで容易に行う事が可能である。あるいは、導電膜8を導電性高分子材料で構成すれば、抵抗値の制御をドーパント濃度や膜厚を変えることで容易に行う事が可能である。また、本実施の形態の電力用半導体装置は導電膜8上の所定部位を覆って形成された第2の絶縁膜絶縁膜12をさらに備えるので、素子外周部と導電膜8間に高電界がかかる場合に終端部での沿面放電を抑制する。実施の形態2<構成>実施の形態2の電力用半導体装置の構成を示す断面図を図8に、上面図を図9に示す。これらの図において、図1~7と同一又は対応する構成要素には同一の参照符号を付している。図8は本実施の形態の電力用半導体装置としてのショットキーバリアダイオードの終端構造を示している。導電膜8をGR層3の全体を覆うように形成するのではなく、GR層3の金属層4が形成された側とは反対の端部の上方に形成する点が、実施の形態1とは異なる。導電膜8の面積が大きくなるとリーク電流が大きくなるため、リーク電流を抑制する観点からは導電膜8の面積は小さい方が良い。そこで、デバイスシミュレーションにより終端部分の電界強度を求め、2×106V/cmを超える領域のみを覆うように導電膜8を形成することで、絶縁膜6への電荷の蓄積を抑制しながらリーク電流を抑制する。図8に示すショットキーバリアダイオードの終端構造では、GR層3の金属層4が覆っていない側の端部の電界強度が大きくなるため、この部分を覆うように導電膜8を形成する。なお、接続部9は図9aに示すように導電膜14の内側全てに形成してもよいし、図9bに示すように部分的に形成してもよい。これ以外の点については実施の形態1と同様であるため、説明を省略する。<効果>本実施の形態の電力用半導体装置では、導電膜8が終端部GR層3のショットキー電極金属層4に覆われていない方の端部上方に形成されるので、絶縁膜6に誘起される電荷を導電膜8によって抑制する他、リーク電流が低減できる。"