半導体基板と、前記半導体基板の上に設けられた第1導電型のドレイン領域と、前記ドレイン領域の上に設けられた第1導電型の低濃度ドレイン領域と、前記低濃度ドレイン領域の上に設けられた第2導電型のボディ領域と、前記ボディ領域の表面から前記ボディ領域を貫通して前記低濃度ドレイン領域にかけて設けられたトレンチと、前記トレンチの内壁面に設けられたゲート絶縁膜と、前記ゲート絶縁膜が設けられた前記トレンチの内側の底部に設けられた第1導電型の第1の半導体層と、前記トレンチの内側であって、前記第1の半導体層の上部に設けられた第2導電型の第2の半導体層と、前記第2の半導体層の上部に設けられたゲート電極と、を有し、前記第1と第2の半導体層との境界の垂直方向の位置が、前記トレンチ周辺の前記ボディ領域と前記低濃度ドレイン領域との境界の垂直方向の位置と、略同一である半導体装置。半導体基板と、前記半導体基板の上に設けられた第1導電型のドレイン領域と、前記ドレイン領域の上に設けられた第1導電型の低濃度ドレイン領域と、前記低濃度ドレイン領域の上に設けられた第2導電型の中間濃度領域と、前記中間濃度領域の上に設けられた第2導電型のボディ領域と、前記ボディ領域の表面から前記ボディ領域および前記中間濃度領域を貫通して前記低濃度ドレイン領域にかけて設けられたトレンチと、前記トレンチの内壁面に設けられたゲート絶縁膜と、前記ゲート絶縁膜が設けられた前記トレンチの内側の底部に設けられた第1導電型の第1の半導体層と、前記トレンチの内側であって、前記第1の半導体層の上部に設けられた第2導電型の第2の半導体層と、前記第2の半導体層の上部に設けられたゲート電極と、を有し、前記第1と第2の半導体層との境界の垂直方向の位置が、前記トレンチ周辺の前記中間濃度領域と前記低濃度ドレイン領域との境界の垂直方向の位置と、略同一である半導体装置。前記ボディ領域のキャリア濃度が、前記低濃度ドレイン領域のキャリア濃度よりも高いことを特徴とする、請求項1または2に記載の半導体装置。前記ボディ領域のキャリア濃度が、前記中間濃度領域のキャリア濃度よりも低いことを特徴とする、請求項2に記載の半導体装置。前記第2の半導体層のキャリア濃度が、前記第1の半導体層のキャリア濃度よりも高いことを特徴とする、請求項1乃至3のいずれかに記載の半導体装置。前記ボディ領域のキャリア濃度が、前記第2の半導体層のキャリア濃度と略同一であることを特徴とする、請求項1乃至5のいずれか1項に記載の半導体装置。前記第1の半導体層と、前記第2の半導体層とが、多結晶シリコンにより形成されていることを特徴とする、請求項1乃至6のいずれか1項に記載の半導体装置。前記第2の半導体層に印加する電圧に応じて、前記ボディ領域のうちの前記ゲート絶縁膜に隣接した部分にチャネルが形成されることを特徴とする、請求項1乃至7のいずれか1項に記載の半導体装置。半導体基板の上に第1導電型のドレイン領域を形成する工程と、前記ドレイン領域の上に第1導電型の低濃度ドレイン領域を形成する工程と、前記低濃度ドレイン領域の表面から内部にかけてトレンチを形成する工程と、前記トレンチの内壁面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜が設けられた前記トレンチの内側に第1導電型の第1の半導体層を充填する工程と、前記第1の半導体層および前記トレンチ周辺の前記低濃度ドレイン領域に、前記トレンチの底部に到達しない深さに不純物を注入して、前記第1の半導体層の上部には第2導電型の第2の半導体層を形成し、前記トレンチ周辺の前記低濃度ドレイン領域の上部には第2導電型のボディ領域を形成する工程と、前記第2の半導体層の上部にゲート電極を形成する工程と、を有し、前記第1と第2の半導体層との境界の垂直方向の位置が、前記トレンチ周辺の前記ボディ領域と前記低濃度ドレイン領域との境界の垂直方向の位置と、略同一である半導体装置の製造方法。半導体基板の上に第1導電型のドレイン領域を形成する工程と、前記ドレイン領域の上に第1導電型の低濃度ドレイン領域を形成する工程と、前記低濃度ドレイン領域の上に第2導電型のボディ領域を形成する工程と、前記ボディ領域の表面から前記低濃度ドレイン領域にかけてトレンチを形成する工程と、前記トレンチの内壁面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜が設けられた前記トレンチの内側に第1導電型の第1の半導体層を充填する工程と、前記第1の半導体層および前記トレンチ周辺の前記低濃度ドレイン領域に、前記トレンチの底部に到達しない深さに不純物を注入して、前記第1の半導体層の上部には第2導電型の第2の半導体層を形成し、前記トレンチ周辺の前記低濃度ドレイン領域と前記ボディ領域の間には第2導電型の中間濃度領域を形成する工程と、前記第2の半導体層の上部にゲート電極を形成する工程と、を有し、前記第1と第2の半導体層との境界の垂直方向の位置が、前記トレンチ周辺の前記中間濃度領域と前記低濃度ドレイン領域との境界の垂直方向の位置と、略同一である半導体装置の製造方法。前記不純物の注入が、前記ボディ領域にも行われることを特徴とする請求項10に記載の半導体装置の製造方法。前記第2の半導体層が多結晶シリコンであることを特徴とする、請求項9乃至11のいずれか1項に記載の半導体装置の製造方法。しかしながら、特許文献1に示された方法では、厚いゲート酸化膜と薄いゲート酸化膜との境界は、階段状に酸化膜が形成されるため、歪み応力による結晶欠陥が発生しやすく、その結果、膜厚の境界を持たない酸化膜と比べ、ゲート酸化膜の信頼性が悪化することが懸念される。また、前記した図5に示すトレンチゲートを有するMOSFETの作成方法と比較して、厚いゲート酸化膜の形成とそのエッチング工程が増加しており、その結果として製造コストが高くなることも問題である。本発明は、以上述べた点に鑑みてなされたものであり、その目的は、製造コストを抑えながらゲート酸化膜の信頼性を落とさずに、オン抵抗の増大を抑制しつつCgdを低下させることが可能なトレンチゲート型の半導体装置及びその製造方法を提供することにある。上記目的を達成するために、本発明では、第1導電型の第1の半導体層と、その上に設けられたトレンチと、前記トレンチ内壁面に設けられたゲート絶縁膜と、前記ゲート絶縁膜を介して前記トレンチの底部に設けられた第1導電型の第2の半導体層と、前記第2の半導体層の上部に設けられた第2導電型の第3の半導体層と、前記トレンチ周辺の前記第1の半導体層の上に設けられ、前記第1の半導体層との底部における境界が、前記第2と第3の半導体層との境界と略同一である第2導電型の半導体層と、を備えたことを特徴とする半導体装置とする。また、第1導電型の第1の半導体層と、前記第1の半導体層の上に設けられた第2導電型の第4の半導体層と、前記第4の半導体層を貫通して前記第1の半導体層に至るトレンチと、前記トレンチ内壁面に設けられたゲート絶縁膜と、前記ゲート絶縁膜を介して前記トレンチの底部に設けられた第1導電型の第2の半導体層と、前記第2の半導体層の上部に設けられた第2導電型の第3の半導体層と、前記トレンチ周辺の前記第1と第4の半導体層との間に設けられ、前記第1の半導体層との底部における境界が、前記第2と第3の半導体層との境界と略同一である第2導電型の半導体層と、を備えたことを特徴とする半導体装置とする。また、第1導電型の第1の半導体層と、その上に設けられたトレンチと、前記トレンチ内壁面に設けられたゲート絶縁膜と、を形成する工程と、前記ゲート絶縁膜を介して前記トレンチ内に第1導電型の第2の半導体層を充填する工程と、前記第2の半導体層と前記トレンチ周辺の前記第1の半導体層とに、前記トレンチの底部に到達しない深さに不純物を注入し、前記第2の半導体層の上部と前記トレンチ周辺の前記第1の半導体層の上部とに、第2導電型の半導体層を形成する工程と、を備えたことを特徴とする半導体装置の製造方法とする。また、第1導電型の第1の半導体層と、前記第1の半導体層の上に設けられた第2導電型の第4の半導体層と、前記第4の半導体層を貫通して前記第1の半導体層に至るトレンチと、前記トレンチ内壁面に設けられたゲート絶縁膜と、を形成する工程と、前記ゲート絶縁膜を介して前記トレンチ内に第1導電型の第2の半導体層を充填する工程と、前記第2の半導体層と前記トレンチ周辺の第1の半導体層とに、前記トレンチの底部に到達しない深さに不純物を注入し、前記第2の半導体層の上部と、前記第1の半導体層と前記第4の半導体層との間とに、第2導電型の半導体層を形成する工程と、を備えたことを特徴とする半導体装置の製造方法とする。本発明によれば、製造コストを抑えながらゲート酸化膜の信頼性を落とさずに、オン抵抗の増大を抑制しつつCgdを低下させることが可能なトレンチゲート型の半導体装置及びその製造方法を提供することができる。以下、本発明にかかる実施の形態を、図面を用いて詳細に説明する。第1の実施例本発明の第1の実施例におけるトレンチゲート型のnチャネルMOSFETのゲート付近の断面構造を図1に示す。ドレインとなるn型埋め込み層2とドレインの電界緩和層となるn-型低濃度ドレイン層3とボディとなるp型ウェル層4がこの順にp型シリコン基板1の上に積層され、その表面からn-型低濃度ドレイン層3に至るトレンチ7が形成されている。トレンチ7の内面にはゲート絶縁膜8が形成され、さらにその中には、n-型半導体層11、p型半導体層10、ゲート電極9がこの順に充填されている。ここで、n-型低濃度ドレイン層3とp型ウェル層4との境界と、n-型半導体層11とp型半導体層10との境界とは、ほぼ同一の深さとなっている。トレンチの上部周辺にはn型ソース領域6aと、p型ソース領域ボディコンタクト領域6bがそれぞれ形成され、またn-型低濃度ドレイン層3の上部には図示しないn型ドレイン領域が適宜設けられている。また、半導体基板の表面部には、図示しない層間絶縁膜が設けられ、さらにソース領域6、ドレイン層2、及びゲート電極9の上部には、図示しないコンタクトホールが適宜設けられ、図示しないそれぞれの配線に接続されている。本実施例によれば、まず、トレンチ7の底部にn-型半導体層11を設け、p型半導体層10との間でpn接合を作ることにより、ゲート電極が空乏化し、ゲート電極9とn-型低濃度ドレイン層3との間の寄生容量を低下させることができる。つまり、ドレインゲート間容量Cgdを低下させることにより、スイッチング損失を低減できる。また、ドレインゲート間にかかる電界が前述のpn接合により緩和されるため、ドレインゲート間にあるゲート酸化膜の信頼性が向上する。さらに、ゲート電極9とn-型半導体層11との間にp型半導体層10を設けることにより、ゲート電極9からの不純物拡散によるn-型半導体層11へのドーピングを抑えながら、ゲート電極9に所定のバイアス電圧が印加された際に、トレンチ7側面に接するp型ウェル層4にチャネル領域が形成されて、n型ソース領域6aとn-型低濃度ドレイン層3との間を通電させることができる。このp型半導体層10は、後に詳述するように、n-型半導体層11とn-型低濃度ドレイン層3とに、n-型低濃度ドレイン層3の表面側からp型不純物を導入することにより、p型ウェル層4と同じ工程で形成される。そのため、p型ウェル層4とp型半導体層10の深さを略同一とすることができる。このようにして、n-型低濃度ドレイン層3とp型ウェル層4との境界と、p型半導体層10とn-型半導体層11との境界を略一致させれば、チャネル領域を形成可能な状態にしながら、ドレインゲート間容量Cgdを低下させ、スイッチング損失を低減することができる。次に、本実施例の半導体装置の製造方法について、図2に示す工程断面図を用いて説明する。まず、図2aに示したように、n埋め込み層2とn-型低濃度ドレイン層3を有するp型シリコン基板1の表面に、例えばSiO2からなるマスク12をパターニングした後、異方性のSiエッチングによりトレンチ7を形成する。トレンチ7の深さと幅は、例えばそれぞれ1500nm、800nm程度とすることができる。次に、マスク12を除去した後、異方性エッチングによるトレンチ7表面のダメージ層を除去するための図示しない犠牲酸化膜形成とその除去を行う。次に、図2bに示したように、トレンチ7の内壁および半導体基板1表面にゲート酸化膜8を形成した後、基板1表面にn-型にドープされた半導体層11を堆積してトレンチ7に埋め込んだ後、基板表面部の半導体層をエッチバック等により除去する。ゲート酸化膜8の厚みは、例えば20nm程度とすることができる。また、半導体層11としては、例えば多結晶シリコンを用いることができ、キャリア濃度は例えば1016/cm3のオーダーとすることができる。次に、図2cに示したように、基板1の表面からp型の不純物たとえばボロンを導入することにより、p型ウェル層4およびp型半導体層10を形成する。p型不純物の導入方法としては、例えば、イオン注入法を用いることができる。p型ウェル層4およびp型半導体層10の最終的な拡散深さは、例えば1200nmとすることができ、キャリア濃度は、例えば1017~1018/cm3のオーダーとすることができる。ここで、一度のイオン注入では、p型ウェル層4およびp型半導体層10のキャリア濃度が、半導体表面にいくほど薄くなり、n型化してしまう可能性があるため、イオン注入の注入エネルギーを変更しながらイオン注入を複数回行うことにより、これらのキャリア濃度を略均一にしてもよい。ここで、キャリア濃度について説明すると、n-型低濃度ドレイン層3のキャリア濃度は概ね1016/cm3のオーダー、p型ウェル層4のキャリア濃度は概ね1018/cm3のオーダーである。また、p型半導体層10はp型不純物の導入によって導電型を最初のn型からp型に反転させる必要があるため、n-型半導体層11のキャリア濃度は1016/cm3のオーダー程度とすることが望ましい。p型不純物の導入によりp型半導体層10のキャリア濃度はn-型半導体層11のキャリア濃度よりも高くなる。次に、図2dに示したように、p型ウェル層4の表面にn型ソース領域6aとp型ソース領域ボディコンタクト領域6bを、p型半導体層10の上部にゲート電極9を、例えばイオン注入法によりそれぞれ形成する。それぞれのキャリア濃度は、例えば~1022/cm3のオーダーとすることができる。p型ソース領域6bとゲート電極9の極性はどちらもp型であるため、同時に不純物注入を行うことが可能である。さらに、図示しない層間絶縁膜やソース電極などを形成すると、本実施例の半導体装置が完成する。以上に説明した本実施例の製造方法によれば、図2cに関して前述したように、p型ウェル層4およびp型半導体層10に、同時に不純物導入することにより、p型ウェル層4とn-型低濃度ドレイン層3との境界と、p型半導体層10とn-型半導体層11との境界を略同一とすることができる。その結果として、チャネル領域を確実に形成可能な状態にしながら、ドレインゲート間容量Cgdを低下させ、スイッチング損失を低減することができる。また、図5に関して前述した製造方法と比較して、工程数を増やすことなく作製することができる。第2の実施例本発明の第2の実施例におけるトレンチゲート型のnチャネルMOSFETのゲート付近の断面構造を図3に示す。同図については、図1に関して既述しているものと同様の要素には同一の符号を付して詳細な説明は省略する。本実施例においては、p型ウェル層4の底部に後述する中間濃度領域であるp型化領域5が形成されていること、及びp型化領域5とn-型低濃度ドレイン層3との境界と、p型半導体層10とn-型半導体層11との境界が略同一であることが、図1に関して前述した第1実施例の構造と異なる。p型化領域5及びp型半導体層10は、後に詳述するように、n-型半導体層11及びn-型低濃度ドレイン層3とp型ウェル層との間とに、p型ウェル層4の表面側からp型不純物を導入することにより、それぞれのpn接合の深さを略同一とすることができる。このようにして、n-型低濃度ドレイン層3とp型化領域5との境界と、p型半導体層10とn-型半導体層11との境界を略一致させれば、チャネル領域を形成可能な状態にしながら、ドレインゲート間容量Cgdを低下させ、スイッチング損失を低減することができる。ここで、キャリア濃度について説明すると、n-型低濃度ドレイン層3のキャリア濃度は概ね1016/cm3のオーダー、p型ウェル層4のキャリア濃度は概ね1018/cm3のオーダーである。n-型低濃度ドレイン層3とp型ウェル層4に対し、p型化領域5のキャリア濃度は1017/cm3のオーダー程度と、これらの領域の中間的なキャリア濃度を有する中間濃度領域とすることが望ましい。p型化領域5のキャリア濃度をこの程度に設定すると、n-型低濃度ドレイン層3の導電型を容易に反転させることができ、同時に、p型ウェル層4のキャリア濃度が過度に上がりすぎてオン抵抗が増大する心配もなくなる。また、p型半導体層10もp型不純物の導入によって導電型を最初のn型からp型に反転させる必要があるため、n-型半導体層11のキャリア濃度は1016/cm3のオーダー程度とすることが望ましい。p型不純物の導入によりp型半導体層10のキャリア濃度はn-型半導体層11のキャリア濃度よりも高くなる。次に、本実施例の半導体装置の製造方法について、図4の製造方法の工程断面図を用いて説明する。同図b及びdは、図2b及びdに関して前述した工程と同様であるので説明を省略する。まず、図4aに示したように、n埋め込み層2とn-型ドレイン層3を有するp型シリコン基板1の表面に、p型シリコンをエピタキシャル成長させてp型ウェル層4を形成し、さらに、例えばSiO2からなるマスク12をパターニングした後、異方性のSiエッチングにより、p型ウェル層4を貫通してn-型ドレイン層3に到達する深さにトレンチ7を形成する。p型ウェル層4の深さは、例えば1000nmとすることができ、トレンチ7の深さと幅は、例えばそれぞれ1500nm、800nm程度とすることができる。次に、マスク12の除去、図示しない犠牲酸化膜の形成と除去、図4bに示すゲート酸化膜8の形成と、n-型半導体層11のトレンチ内への充填を行う。次に、図4cに示したように、基板1の表面からp型の不純物たとえばボロンを導入することにより、p型化領域5およびp型半導体層10を形成する。p型不純物の導入方法としては、例えば、イオン注入法を用いることができる。ここで、p型化領域5はp型ウェル層4とn-型ドレイン層3との間のn-型低濃度ドレイン層の中に形成される不純物の導入はp型ウェル層4にも行われる。そのキャリア濃度は、前述したように、n-型低濃度ドレイン層3の導電型がp型に反転し、且つ、p型ウェル層4のキャリア濃度があまり上昇しない範囲とすることが望ましい。さらに、一度のイオン注入では、p型半導体層10のキャリア濃度が、半導体表面にいくほど薄くなり、n型化してしまう可能性があるため、イオン注入の注入エネルギーを変更しながらイオン注入を複数回行うことにより、p型半導体層10のキャリア濃度を略均一にしてもよい。最後に、p型ウェル層4の表面にソース領域6とゲート電極9を形成し、図示しない層間絶縁膜やソース電極などを形成すると、本実施例の半導体装置が完成する。以上説明した本実施例の製造方法によれば、図3cに関して前述したように、p型化領域5およびp型半導体層10に、同時に不純物導入することにより、p型可領域5とn-型ドレイン層3との境界と、p型ゲート電極領域10とn-型半導体領域11との境界を略同一とすることができる。その結果として、チャネル領域を確実に形成可能な状態にしながら、ドレインゲート間容量Cgdを低下させ、スイッチング損失を低減することができる。以上、具体例を参照しつつ本発明の実施例について説明した。本発明は、トレンチゲート型のnチャネルMOSFETについての例を示したが、他の構造のトレンチゲート型MOSFETやIGBTにも適用可能である。また、以上に説明したものは本発明の一実施例に過ぎないものであり、本発明の趣旨を逸脱することなく、このほかにも種々の変形した実施の形態が考えられることは勿論のことである。