-同等の寸法LSC、WSCおよび同等の形状を有し、互いに電気的に分離され、且つ半導体層102を形成する複数の途切れ途切れの半導体部分104であって、前記半導体部分104の各々が、隣接する半導体部分104からほぼ一定の距離ESCH、ESCVだけ間隔を空けたところにあり、最大寸法LSCが別の半導体部分104の最大寸法LSCにほぼ平行である細長い形状を有する、複数の途切れ途切れの半導体部分104と、-2つの電極108a、108b、108c、108dを隔てる最大距離Lchannelが前記半導体部分104のうちの1つの前記最大寸法LSCよりも小さくなるように前記半導体層102と接触して配置された少なくとも2つの電極108a、108b、108c、108dとを備え、前記半導体部分104の前記形状および寸法LSC、WSC、前記半導体部分104間の間隔ESCH、ESCV、前記電極108a、108b、108c、108dの前記形状および寸法LSD、WSD、ならびに前記半導体部分104に対する前記電極108a、108b、108c、108dのレイアウトは、前記半導体部分104のうちの少なくとも1つが前記2つの電極108a、108b、108c、108dを互いに電気的に接続するようになされており、前記半導体部分104の前記最大寸法LSCが、前記電極108a、108b、108c、108dの前記最大寸法WSDに対してほぼ垂直であり、前記電極108a、108b、108c、108dが同等の形状および寸法WSD、LSDを有する、マイクロエレクトロニックデバイス100。前記半導体部分104の各々がほぼ長方形の形状を有する、請求項1に記載のデバイス100。前記半導体部分104は、前記電極108a、108b、108c、108dが平行ラインの規則的なパターンに従って配置され接触する前記半導体層102の主面に平行な面内に配置される、請求項1または2に記載のデバイス100。1つのライン上の前記半導体部分104間のスペースESCHが、隣接するラインの前記半導体部分104間の前記スペースに対して且つ前記ラインに平行な方向に沿って、nで割り算した前記半導体部分104のほぼ前記最大寸法LSCに等しい距離Dだけオフセットされ、ここでは、nが1よりも大きな実数である、請求項3に記載のデバイス100。前記半導体部分104の前記最大寸法LSCが、前記2つの電極108a、108b、108c、108dを隔てる前記最大距離Lchannelのn倍にほぼ等しく、および/または前記電極108a、108b、108c、108dの前記最大寸法WSDが、前記半導体部分104の前記最小寸法WSCの約n倍よりも大きい、請求項4に記載のデバイス100。少なくとも1つのトランジスタ106a、106bを備え、前記トランジスタ106a、106bの能動ゾーン114a、114bが、前記2つの電極108a、108b、108c、108dを互いに電気的に接続する前記半導体部分104のうちの前記少なくとも1つによって形成され、前記電極108a、108b、108c、108dが前記トランジスタ106a、106bのソース電極およびドレイン電極を形成する、請求項1から5のいずれか一項に記載のデバイス100。複数のトランジスタ106a、106bを備え、各トランジスタ106a、106bが、-前記トランジスタ106a、106bのうちの1つの前記2つの電極108a、108b、108c、108dを隔てる前記最大距離Lchannelが前記半導体部分104のうちの1つのほぼ前記最大寸法LSCよりも小さくなるように、前記半導体層102と接触して配置されたソース電極およびドレイン電極を形成する少なくとも2つの電極108a、108b、108c、108dと、-前記トランジスタ106a、106bの前記2つの電極108a、108b、108c、108dを一緒に電気的に接続する前記半導体部分104のうちの少なくとも1つによって形成される能動ゾーン114a、114bとを備えたトランジスタ106a、106bであり、-前記半導体部分104の前記最大寸法LSCが、前記電極108a、108b、108c、108dの前記最大寸法WSDに対してほぼ垂直であり、前記電極108a、108b、108c、108dが同等の形状および寸法WSD、LSDを有し、-距離ETRが、前記半導体部分104の前記最大寸法LSCに平行な方向に沿って、2つのトランジスタ106a、106bの前記電極108b、108cを隔て、前記距離ETRが前記半導体部分104のほぼ前記最大寸法LSCよりも大きいことが可能であり、-2つのトランジスタ106a、106bの前記電極108a、108b、108c、108dが、前記電極108a、108b、108c、108dの前記最大寸法WSDにほぼ平行な方向に沿って、前記半導体部分104のほぼ前記最小寸法WSCよりも大きな距離ECOだけオフセットされる、請求項1から6のいずれか一項に記載のデバイス100。前記トランジスタまたは各トランジスタ106a、106bは同様に、前記トランジスタ106a、106bの前記能動ゾーン114a、114bに面して配置されたゲート絶縁膜118a、118bおよびゲート116a、116bを含む、請求項6または7に記載のデバイス100。マイクロエレクトロニックデバイス100を作成する方法であって、-同等の寸法LSC、WSCおよび形状を有し、互いに電気的に分離され、且つ半導体層102を形成する複数の途切れ途切れの半導体部分104を作るステップであり、各半導体部分104が、隣接する半導体部分104からほぼ一定の距離ESCH、ESCVだけ間隔を空けられ、最大寸法LSCが別の半導体部分104の最大寸法LSCにほぼ平行である細長い形状を有する、複数の途切れ途切れの半導体部分104を作るステップと、-2つの電極108a、108b、108c、108dを隔てる最大距離Lchannelが前記半導体部分104のうちの1つの前記最大寸法LSCよりも小さくなるように前記半導体層102と接触して配置された少なくとも2つの電極108a、108b、108c、108dを作るステップとを少なくとも含み、前記半導体部分104の前記形状および寸法LSC、WSC、前記半導体部分104間の間隔ESCH、ESCV、前記電極108a、108b、108c、108dの前記形状および寸法LSD、WSD、ならびに前記半導体部分104に対する前記電極108a、108b、108c、108dのレイアウトは、前記半導体部分104のうちの少なくとも1つが前記2つの電極108a、108b、108c、108dを互いに電気的に接続するようになされており、前記半導体部分104の前記最大寸法LSCが、前記電極108a、108b、108c、108dの前記最大寸法WSDに対してほぼ垂直であり、前記電極108a、108b、108c、108dが同等の形状および寸法WSDを有する、方法。前記半導体部分104が、スクリーンプリンティング、スタンピングもしくはヘリオグラフィタイプの半導体堆積ステップを使用して、または前記半導体の層を堆積するステップに続いて前記半導体層のレーザによるもしくはフォトリソグラフィによるもしくはスタンピングによるアブレーションステップを使用して作られる、請求項9に記載の方法。半導体部分104が基板112上に最初に作られ、前記電極108a、108b、108c、108dが前記半導体部分104上に次に作られる、または前記電極108a、108b、108c、108dが基板112上に最初に作られ、前記半導体部分104が前記電極108a、108b、108c、108d上に次に作られる、請求項9または10に記載の方法。本発明の1つの目的は、新しい半導体デバイスおよびその半導体デバイスを作る新しい方法を提案することであり、その構造は、先行技術に従って薄膜半導体デバイスを作るときに適用するアライメントステップを省略することができる。この目的を実現するために、本発明は、-同等の寸法LSC、WSCおよび同等の形状を有し、互いに電気的に分離され、且つ半導体層を形成する複数の途切れ途切れの半導体部分であって、半導体部分の各々が、隣接する半導体部分からほぼ一定の距離ESCH、ESCVだけ間隔を空けたところにある、複数の途切れ途切れの半導体部分と、-2つの電極を隔てる最大距離Lchannelが半導体部分のうちの1つの最大寸法LSCよりも小さくなるように半導体層と接触してまたは隣接して設置された少なくとも2つの電極とを備え、半導体部分の形状および寸法LSC、WSC、半導体部分間の間隔ESCH、ESCV、電極の形状および寸法LSD、WSD、ならびに半導体部分に対する電極のレイアウトは、半導体部分のうちの少なくとも1つが2つの電極を互いに電気的に接続するようになされている、マイクロエレクトロニックデバイスを提案する。これゆえに、本発明は、例えば、一様に分散され、以下のように大きさを決められ間隔を空けられた小さな半導体部分のセットの形式に半導体デバイスの半導体層を作ることを提案する。すなわち、これらの半導体部分に対する特定のアライメントを用いずにこれらの半導体部分と接触するデバイスの少なくとも2つの電極を用いて得られる統計的な結果として、例えば、デバイスの1つまたは複数の能動ゾーンがその上に形成される少なくとも1つの半導体表面が電極に対してセルフアラインされ、つまり、2つの電極間の電気伝導を設定することが可能であるように、大きさが決められ間隔が空けられる。したがって、半導体部分のうちの少なくとも1つが、半導体部分に対する電極のアライメントを何も必要とせずに2つの電極間の電気伝導を設定することが可能であるように、かかるデバイスを作ることができる。その上、半導体部分が初期に互いに電気的に分離され、各デバイスの電極だけが1つまたは複数の半導体部分によって互いに電気的に接続されることが与えられると、デバイスの電極間の適切な最小スペースを選択することによって、互いに自動的に電気的に分離され互いに隣接する複数の半導体デバイス、例えば、トランジスタを作るために、かかる半導体層を使用することができる。都合のよいことに、半導体層を薄い層とすることができ、言い換えると、半導体が有機材料であるときには、約100nm以下の層、または半導体が無機材料であるときには、約100nmもしくは数十ナノメートル以下、例えば、約50nmとすることができる。請求項1に規定されるようなデバイスは、デバイスの電気的な特性について小さなばらつきを有するというもう1つの利点を有し、その理由は、2つの電極を電気的に接続するは半導体部分の数に関するばらつきがやはり小さいためである。各半導体部分は、最大寸法LSCが、別の半導体部分の最大寸法LSCにほぼ平行である細長い形状または横長の形状を有する。有利な一実施形態によれば、半導体部分の各々は、ほぼ長方形の形状を有することができる。半導体部分を、平行ラインの規則的なパターンに従って電極が配置され接触する半導体層の主面に平行な面内に配置することができる。パターンのそのようなものの特有の利点は、半導体部分の複数のラインから形成することができるパターンの反復によって容易に行うことができることであり、このパターンを1回または数回繰り返す。このケースでは、1つのライン上の半導体部分間のスペースESCHを、隣接するラインの間のスペースと相対的に且つラインに平行な方向に沿って、nで割り算した半導体部分のほぼ最大寸法LSCに等しい距離Dだけオフセットすることができ、ここでは、nが1よりも大きな実数である。したがって、得られる結果は、前記ラインの規則的な繰返しパターンを形成する半導体部分のライン毎のオフセットである。このケースでは、半導体部分の最大寸法LSCを、2つの電極を隔てる最大距離Lchannelのn倍にほぼ等しくすることができ、および/または電極の最大寸法WSDを、半導体部分の最小寸法WSCの約n倍よりも大きくすることができる。半導体部分の最大寸法LSCが、電極の最大寸法WSDに対してほぼ垂直であり、電極は、おそらく同等の形状および寸法WSD、LSDを有する。デバイスは、少なくとも1つのトランジスタを含むことができ、そのトランジスタの能動ゾーンを、2つの電極を互いに電気的に接続する半導体部分のうちの前記少なくとも1つによって形成することができ、前記電極がトランジスタのソース電極およびドレイン電極を形成する。デバイスは、複数のトランジスタを備え、各トランジスタは、おそらく、-トランジスタのうちの1つの2つの電極を隔てる最大距離Lchannelが半導体部分のうちの1つのほぼ最大寸法LSCよりも小さくなるように半導体層と接触して配置されたソース電極およびドレイン電極を形成する少なくとも2つの電極と、-前記トランジスタの2つの電極を一緒に電気的に接続する半導体部分のうちの少なくとも1つによって形成される能動ゾーンとを備え、-半導体部分の最大寸法LSCを、電極の最大寸法WSDに対してほぼ垂直にすることができ、電極がおそらく同等の形状および寸法WSD、LSDを有し、-距離ETRが、半導体部分の最大寸法LSCに平行な方向に沿って、2つのトランジスタの電極を隔て、距離ETRを半導体部分のほぼ最大寸法LSCよりも大きくすることができ、-2つのトランジスタの電極を、電極の最大寸法WSDにほぼ平行な方向に沿って、半導体部分のほぼ最小寸法WSCよりも大きな距離ECOだけオフセットすることができる。トランジスタまたは各トランジスタが、前記トランジスタの能動ゾーンに面して配置されたゲート絶縁膜およびゲートをやはり含むことができる。半導体部分が、少なくとも1つの有機半導体を含むことができる。本発明は、マイクロエレクトロニックデバイスを作る方法に関係し、-同等の寸法LSC、WSCおよび形状を有し、互いに電気的に分離され、且つ半導体層を形成する複数の途切れ途切れの半導体部分を作るステップであって、各半導体部分が、隣接する半導体部分からほぼ一定の距離ESCH、ESCVだけ間隔を空けて設けられ、-2つの電極を隔てる最大距離Lchannelが半導体部分のうちの1つのほぼ最大寸法LSCよりも小さくなるように半導体層と接触する少なくとも2つの電極を作るステップとを少なくとも含み、半導体部分の形状および寸法LSC、WSC、半導体部分間のスペースESCH、ESCV、電極の形状および寸法LSD、WSD、ならびに半導体部分に対する電極の配置は、半導体部分の少なくとも1つが2つの電極を互いに電気的に接続するようになされている。半導体部分を、スクリーンプリンティング、スタンピングもしくはヘリオグラフィタイプの半導体堆積ステップを使用して、または前記半導体の層を堆積するステップに続いて半導体層のレーザによるもしくはフォトリソグラフィによるもしくはスタンピングによるアブレーションステップを使用して作ることができる。半導体部分を基板上に最初に作ることができ、電極を半導体部分上に次に作る。一変形形態では、電極を基板上に最初に作ることができ、半導体部分を電極上に次に作ることができる。本発明は、添付した図面を参照して、純粋に指針として与えられ、決して限定的ではない例の実施形態の説明を読んだ後で良く理解されるであろう。以下に説明する異なる図の同一の部品、同等な部品または等価な部品は、異なる図の間での比較を容易にするために同じ参照番号を有する。図をより容易に読み取れるようにするために、図に示した異なる部品をすべて同じ縮尺で示す必要は必ずしもない。様々な可能な選択肢変形形態および実施形態を、相互に排他的でないとして理解しなければならず、これらを一緒に組み合わせることができる。複数の途切れ途切れの半導体部分104によって形成された半導体層102を含むマイクロエレクトロニックデバイス100を図式的且つ部分的に示す図1を参照して始める。これらの途切れ途切れの半導体部分104は、図1の例では長方形形状をすべてが有し、異なる部分の寸法は同等である。部分104が途切れ途切れであること、言い換えるとこれらが互いに接触していないことを考えると、部分104は、互いに電気的に分離される。図1は、半導体部分104がX、Y平面内で長方形の別々の規則的なパターンを形成し、半導体部分104の互いにすべてが平行なラインを形成することを示す。さらにその上、半導体部分104を隔てるスペースは、すべての半導体部分104間でほぼ一定の寸法を有する。変形形態として、半導体部分104は、一様に分布したままで長方形以外の形状を有することができる。隣接するライン内の半導体部分104は、Y軸に沿って互いに上方に垂直に整列していない。隣接するライン内の半導体部分104は、X軸に沿って水平方向にオフセットする。その上、この水平方向のオフセットに規則性がある。部分104によって形成されるパターンは、互いに上方に配列した半導体部分のラインのいくつかの同等のグループから成る。したがって、図1の例では、半導体部分104のセットによって形成されるパターンが互いに上方に配列した4つのラインの同等のグループから成ることを理解することができる。言い換えると、ラインのうちの1つの中の半導体部分104は、その4ライン下方のライン内の半導体部分104およびその4ライン上方のライン内の半導体部分104とY軸に沿って垂直に整列している。層102内に半導体部分104によって形成される別の一例のパターンを図2に示す。この例では、半導体部分104がライン毎に距離Dだけ水平方向にオフセットしていることを理解することができる。その上、この例では、1つのラインの半導体部分104が、このラインの5ライン上方および下方のライン内の半導体部分104とY軸に沿って垂直に整列している。このオフセットDがライン毎に同じであることを考えると、結果は、したがって、LSCESCH=nDここでは、LSCは、半導体部分104の長さより一般的には最大寸法であり、ESCHは、2つの半導体部分104間の水平方向のスペース、言い換えると、同じライン内の2つの隣接する半導体部分104を隔てる距離であり、nは、繰返しステップを形成する半導体部分104の数であり、1よりも大きい。図2の例では、半導体部分104のラインの最初の配置が、5ライン離れて設けられているために、n=5である。図2の例ではESCVで記された半導体部分104の2つのライン間のスペースを、2つの半導体部分104間の水平方向のスペースとほぼ同じにすることができ、その結果、ESCV=ESCHである。図1および図2の例における半導体部分104はそれぞれ長方形であるが、これらの部分は、別の形状を有することができる、しかし都合よくは、横長の形状または細長い形状を有する。途切れ途切れの半導体部分104の一部は、マイクロエレクトロニックデバイス100の能動ゾーンを形成し、マイクロエレクトロニックデバイス100の電極と接触する。図1の例では、マイクロエレクトロニックデバイス100は、2つのトランジスタ106a、106bを含み、それぞれ108a、1808b、および108c、108dと参照される2つの電極を各々が含む。これらの電極108a~108dは、トランジスタ106a、106bのソース電極およびドレイン電極に対応し、半導体部分104によって形成される半導体層102と接触して配置される。これらの電極108a~108dの各々は、半導体部分104の長さにほぼ垂直である長さ最大寸法を有する形状がほぼ長方形である。さらにその上、各トランジスタ106a、106bの2つの電極108a、1808bおよび108c、108dは、互いに、LSCよりも小さくトランジスタチャネルの長さに対応する距離Lchannelに等しい間隔のところにある。したがって、トランジスタ106a、106bのうちの1つの2つの電極108a、1808b、または108c、108dと接触している半導体部分104は、それゆえ、これらの2つの電極間の電気的な伝導経路を形成することができる。それゆえに、これらの半導体部分104は、トランジスタの能動ゾーンソースドレインチャネルを形成する。図1の例では、トランジスタ106a、106bの能動ゾーンの各々が、前記トランジスタの2つの電極108a、1808b、または108c、108dと接触している9個の半導体部分104によって形成される。半導体部分104および電極108a~108dがLchannel<LSCになるような大きさに形成され、各電極108a~108dの長さが半導体部分104の長さに対してほぼ垂直であるように電極108a~108dが設置されることを考え、電極108a~108dの位置とは無関係に、1つまたは複数の半導体部分104が各トランジスタ106a、106bの2つの電極108a、1808bおよび108c、108dと接触する必要があり、トランジスタ106a、106bの能動ゾーンを形成することを考えると、半導体層102に対して電極108a~108dの何らかの事前のアライメントを行わずに、半導体部分104によって形成される層102上の任意の場所に電極108a~108dを作ることが、これゆえ可能である。2つのトランジスタ106a、106b間の水平方向の間隔に対応するトランジスタ106a、106bに最も近い電極108a~108d間の図1の例では、電極108bと108cとの間の距離ETRを、トランジスタ106a、106b間の短絡を防止するために、半導体部分104の長さLSCよりも大きくなるように選択する。したがって、条件ETR>LSCを尊重することによって、半導体層102上のトランジスタ106a、106bの位置とは無関係に、半導体部分104のどれもが、各トランジスタ106a、106bの最も近い電極と短絡しない。WSDと記した電極108a~108dの長さを、WSD>>WSCであるようにまたはWSD>n.WSCであるように好ましくは選択する、ここでは、WSCは、半導体部分104の幅に対応する、またはより一般的には、半導体部分104が長方形形状以外の形状を有することができることを考えて部分104の最小寸法に対応する。電極108a~108dが半導体層102に対してアライメントを行わずに作られることを考えると、条件WSD>>WSCまたはWSD>n.WSCを尊重することは、半導体部分104から作られる異なるトランジスタの能動ゾーンを形成する半導体部分104の数の小さな統計的ばらつきという結果をもたらす、それゆえ、これらの異なるトランジスタ間での電流IONの小さなばらつきという結果をもたらすことができる。これゆえに、半導体部分104によって形成されるパターンの数nが増加するにつれて、ばらつきが減少することを、理解することができる。得ることができるトランジスタの密度は、2つのトランジスタ間の間隔ETRに、それゆえ、ETR>LSCであるためにLSCの値に依存する。このために、パラメータnは、マイクロエレクトロニックデバイス100の素子の特性のばらつきとこれらの素子の密度との間の妥協を制御するパラメータである。トランジスタ106a、106bは、また、接続配線、すなわち電極108a~108dに電気的に接続され半導体層102上に形成された電気配線110を含む。かかる電気配線110を、例えば、図3に示す。これらの電気配線110が他のコンタクトもしくは電気配線および/または隣接するトランジスタの他の電極の上方または下方に設置されるように、これらの電気配線110が半導体層102上を延伸できることを考えると、2つの別々のトランジスタの2つの導電性要素間のスペースに対応する距離ECOがWSCよりも大きくなるように、言い換えると、半導体部分104の幅よりも大きくなるように、これらの配線110を配置する。したがって、条件ECO>WSCを尊重することによって、他方の電気的に導電性の要素の上方に一方が設置された2つの電気的に導電性の要素電気配線または電極のうちの一方と接触している半導体部分104が、2つの要素のうちの他方と接触しないことを保証する。したがって、マイクロエレクトロニックデバイス100の能動ゾーンに対して何らかの特定のアライメントを用いずに電極108a~108dを作ることが可能である。本明細書において説明する例では、2つのトランジスタ106a、106bは、同じタイプである、例えば、両方ともnドープまたはpドープである。しかしながら、2つのトランジスタ106a、106bを異なるタイプのトランジスタとすることができることが、やはり可能であり、このようにして、おそらくCMOSデバイスを形成する。異なるタイプのドーピング例えば、nおよびpを用いてドープした半導体ゾーンを堆積することによって、または1つのトランジスタ内でまたは2つのトランジスタ間で異なる電極材料を堆積することによってのいずれかで、かかるデバイスを得ることができる。マイクロエレクトロニックデバイス100の第1の実施形態の断面図を示す図4をここで参照する。マイクロエレクトロニックデバイス100は、例えば、ガラスまたは任意の他の絶縁性材料または絶縁性膜によって覆われた任意の材料から成る基板112を含み、その上に半導体層102を形成する半導体部分104が設けられる。半導体部分104は、有機または無機のどちらかの任意の半導体材料を含むことができる。半導体部分104が有機材料から成るときには、この材料を、例えば、ペンタセンまたはポリトリアリルアミンとすることができる。半導体部分104が無機材料から成るときには、この材料を、例えば、酸化亜鉛ZnO、非晶質シリコンまたはポリシリコンとすることができる。電極108a~108dは、半導体部分104上に作られ、電気的導電性材料、例えば、金などの金属から構成される。図4において破線によって範囲を定めた部分104のゾーン114a、114bは、トランジスタ106a、106bの能動ゾーンを形成する。半導体部分104および電極108a~108dは、例えば、SiO2、Si3N4または、ポリスチレンもしくはCYTOP登録商標などのフッ素化ポリマfluoridepolymerなどの絶縁性ポリマから成る誘電体層115によって覆われ、その上に、例えば、金、銀、もしくは金属粉インクなどの金属またはポリシリコンから成るトランジスタ106a、106bのゲート116a、116bが作られる。ゲート116a、116bと能動ゾーン114a、114bとの間の誘電体層115の部分118a、118bは、トランジスタ106a、106bのゲート絶縁膜を形成する。この第1の例の実施形態の一変形形態では、電極108a~108dを基板112に直接または接触させて配置することができ、半導体部分104が電極108a~108dを覆うように、半導体部分104を次に形成することができる。このケースでは、半導体部分104が、誘電体層115によって覆われ、この上にゲート116a、116bを設置する。マイクロエレクトロニックデバイス100の第2の例の実施形態の断面図を示す図5をここで参照する。図4の第1の例の実施形態とは違って、ゲート116a、116bを、基板112と接触させて最初に設置する。これらのゲート116a、116bを、誘電体層115によって覆う。電極108a~108dを、次に誘電体層115上に作る。最後に、半導体部分104を、誘電体層115上および電極108a~108d上に作る。この第2の例の実施形態の1つの変形形態では、半導体部分104を誘電体層115と接触させて設置し、電極108a~108dを次に半導体部分104上に作ることが可能である。上に説明した例では、マイクロエレクトロニックデバイス100は、複数のトランジスタを含む。しかしながら、マイクロエレクトロニックデバイス100がトランジスタの代わりに、各々が少なくとも2つの電極を含む別の電子部品、例えば、ダイオードを含むことが、十分に可能である。途切れ途切れの半導体部分104を含む半導体層102を作るために、様々な製造技術を使用することができる。使用する技術の選択を、特に半導体部分104の寸法に応じて行う。したがって、1μm程度以上または一般的には約10μmよりも小さい幅WSCを有する半導体部分104について、これらの部分104を、ナノインプリントリソグラフィによってもしくはスタンピングによってまたは完全な半導体層の堆積に続いてこの層のレーザアブレーションもしくはフォトリソグラフィによって都合よく作ることができる。約10μm以上の幅WSCを有する半導体部分104について、これらの部分104をヘリオグラフィheliographyによってまたは前に述べた技術によって都合よく作ることができる。半導体デバイス100の素子の電気的な特性についての小さなばらつき約10を得るために、数nを、比較的大きく、例えば、10程度、または10と20との間で選択することができる。したがって、10に等しい数nおよび約1μmに等しい幅WSCを用いて、電極の長さWSDを、約10μmよりも大きくなるように選択する。例えば、チャネル長Lchannelは、約5μmに等しい。このケースでは、部分104の長さLSCは、例えば、約nLchannelに等しく、言い換えると、約50μmに等しい。このために、トランジスタ間のスペースETRを、50μmよりも大きくなるように、例えば、約60μmに等しくなるように選択する。半導体部分104間の電気的な絶縁が十分に維持されるならば、半導体部分間の寸法ESCHおよびESCVを、可能な限り小さくなるように選択することができる。これらの寸法を、部分104がヘリオグラフィによって作られるときには、マイクロメートル程度とすることができ、または部分104がスタンピングによって作られるときには、約100nm程度とすることができ、または部分104がフォトリソグラフィによってまたはレーザアブレーションによって作られるときには、数十ナノメートル程度とすることができる。一般に、実現することができる最小寸法は、半導体層102を作るために使用する技術に依存する。上に与えられた寸法は、半導体デバイス100の製造がアライメントステップを必要としないという理由で、半導体層102から作られる電子素子の集積密度を増加させることができるという事実を明確に説明する。したがって、上に述べたように、トランジスタのうちの1つのチャネル長を、約5μmに等しくすることができ、この寸法は、アライメントステップが必要であり一般慣行に従って作ったトランジスタのチャネル長よりもはるかに小さい。例えば、上に与えた例では約10μmに等しい電極の長さWSDは、アライメントステップが必要であり、通常約1mmに等しいトランジスタの電極の長よりも、やはりはるかに小さい。