設定された計測期間においてクロック信号のパルス数をカウントするカウンター回路であって、前記計測期間において、前記クロック信号の立ち上がりエッジに同期してパルス数をカウントすることにより、第1カウント値を生成する第1の回路と、前記計測期間において、前記クロック信号の立ち下がりエッジに同期してパルス数をカウントすることにより、第2カウント値を生成する第2の回路と、前記計測期間における前記クロック信号の立ち上がりエッジと立ち下がりエッジとの前後関係を表すフラグ情報を保持する第3の回路と、前記フラグ情報に従って前記第1カウント値及び前記第2カウント値をデコードすることにより、前記クロック信号の周期に対して倍精度の計測カウント値を出力する第4の回路と、を具備するカウンター回路。前記第1カウント値又は前記第2カウント値は、NビットNは2以上の整数のカウント値であり、Nビットの前記第1カウント値と前記第2カウント値の最下位ビットとを結合したN1ビットの第1結合カウント値、又は、Nビットの前記第2カウント値と前記第1カウント値の最下位ビットとを結合したN1ビットの第2結合カウント値に基づいて、前記第4の回路が、前記第1結合カウント値又は前記第2結合カウント値の少なくとも下位2ビットをデコードする、請求項1記載のカウンター回路。前記第4の回路が、前記計測期間における前記クロック信号の最初の立ち上がりエッジが最初の立ち下がりエッジよりも前である場合に、前記第1結合カウント値の下位2ビット0、0を0、0にデコードし、下位2ビット1、0を0、1にデコードし、下位2ビット1、1を1、0にデコードし、下位2ビット0、1を-1、1にデコードし、前記計測期間における前記クロック信号の最初の立ち上がりエッジが最初の立ち下がりエッジよりも後である場合に、前記第1結合カウント値の下位2ビット0、0を0、0にデコードし、下位2ビット0、1を0、1にデコードし、下位2ビット1、1を1、0にデコードし、下位2ビット1、0を1、1にデコードする、請求項2記載のカウンター回路。前記第1の回路が、前記クロック信号の立ち上がりエッジに同期して出力信号を変化させる第1のフリップフロップを含み、前記第2の回路が、前記クロック信号の立ち下がりエッジに同期して出力信号を変化させる第2のフリップフロップを含み、前記第3の回路が、前記第1のフリップフロップの出力信号と前記第2のフリップフロップの出力信号との排他的論理和を求める排他的論理和回路と、前記計測期間における前記クロック信号の立ち上がりエッジに同期して前記排他的論理和回路の出力信号をラッチする第3のフリップフロップとを含む、請求項1~3のいずれか1項記載のカウンター回路。特許文献1及び特許文献2によれば、基準クロック信号の周波数を高めることなく、従来回路の倍の精度で被測定パルスのパルス幅を計測することができる。しかしながら、特許文献1においては、サンプリングクロック信号又はそれと同一の周波数の信号に同期して出力信号を変化させる3つの分周手段図1のDフリップフロップ11、12、及び、2が用いられるので、消費電力の増加を招いてしまう。また、特許文献2においては、同一ビット数の複数のカウンター手段図1のカウンター部1及び2が用いられるので、回路規模及び消費電力の増加を招いてしまう。本発明の1つの観点に係るカウンター回路は、設定された計測期間においてクロック信号のパルス数をカウントするカウンター回路であって、計測期間において、クロック信号の立ち上がりエッジに同期してパルス数をカウントすることにより、第1カウント値を生成する第1の回路と、計測期間において、クロック信号の立ち下がりエッジに同期してパルス数をカウントすることにより、第2カウント値を生成する第2の回路と、計測期間におけるクロック信号の立ち上がりエッジと立ち下がりエッジとの前後関係を表すフラグ情報を保持する第3の回路と、フラグ情報に従って第1カウント値及び第2カウント値をデコードすることにより、クロック信号の周期に対して倍精度の計測カウント値を出力する第4の回路とを含む。本発明の1つの観点によれば、クロック信号に同期して出力信号を変化させるのは第1の回路及び第2の回路のみであり、しかも、第1の回路と第2の回路との内の一方は1ビットのカウント値を生成すればよいので、従来よりも回路規模及び/又は消費電力を低減しながら倍精度の計測を行うカウンター回路を実現することができる。従って、設計容易性の向上、消費電力の削減、及び/又は、コストの低減等において有利となる。ここで、第1カウント値又は第2カウント値がNビットNは2以上の整数のカウント値であり、Nビットの第1カウント値と第2カウント値の最下位ビットとを結合したN1ビットの第1結合カウント値、又は、Nビットの第2カウント値と第1カウント値の最下位ビットとを結合したN1ビットの第2結合カウント値に基づいて、第4の回路が、第1結合カウント値又は第2結合カウント値の少なくとも下位2ビットをデコードするようにしても良い。例えば、第1結合カウント値の下位2ビットがデコードされる場合には、第1カウント値の上位N-1ビットを、デコードせずに、計測カウント値の上位N-1ビットとして用いることができる。また、第4の回路は、計測期間におけるクロック信号の最初の立ち上がりエッジが最初の立ち下がりエッジよりも前である場合に、第1結合カウント値の下位2ビット0、0を0、0にデコードし、下位2ビット1、0を0、1にデコードし、下位2ビット1、1を1、0にデコードし、下位2ビット0、1を-1、1にデコードし、計測期間におけるクロック信号の最初の立ち上がりエッジが最初の立ち下がりエッジよりも後である場合に、第1結合カウント値の下位2ビット0、0を0、0にデコードし、下位2ビット0、1を0、1にデコードし、下位2ビット1、1を1、0にデコードし、下位2ビット1、0を1、1にデコードするようにしても良い。このように、デコード動作の内容が比較的簡単である場合には、第1結合カウント値の下位2ビットと、第3の回路に保持されているフラグ情報とを、IC設計においてDFTDesignForTestability:テスト容易化設計によるスキャン化の対象とすることが可能となり、出荷選別の際におけるテスト容易性が向上する。以上において、第1の回路が、クロック信号の立ち上がりエッジに同期して出力信号を変化させる第1のフリップフロップを含み、第2の回路が、クロック信号の立ち下がりエッジに同期して出力信号を変化させる第2のフリップフロップを含み、第3の回路が、第1のフリップフロップの出力信号と第2のフリップフロップの出力信号との排他的論理和を求める排他的論理和回路と、計測期間におけるクロック信号の立ち上がりエッジに同期して排他的論理和回路の出力信号をラッチする第3のフリップフロップとを含むようにしても良い。その場合には、第3の回路の構成を比較的簡単にすることができる。以下、本発明の実施形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照符号を付して、重複する説明を省略する。図1は、本発明の一実施形態に係るカウンター回路を用いた圧力計測制御回路の一部の構成を示す図である。この圧力計測制御回路は、センサー素子として水晶振動子を用いており、水晶振動子を用いた発振動作によって得られるセンサーパルス信号センサークロック信号SCKを入力し、センサークロック信号SCKによって定まる計測期間において基準クロック信号RCKのパルス数をカウントし、このカウント値に基づいて圧力の計測値を求める。図1には、センサークロック信号SCKのパルス数をカウントするゲートカウンター10と、ゲートカウンター10から出力されるカウント値に基づいて計測期間を設定する計測期間設定回路20と、計測期間設定回路20によって設定された計測期間において基準クロック信号RCKのパルス数をカウントする計測カウンター30とが示されている。ゲートカウンター10は、例えば、18ビットのトグルカウンター本実施形態においては、アップカウンターとして構成される。ゲートカウンター10のセット端子SETに入力されるゲートカウンターイネーブル信号GCEがローレベルに非活性化されている間に、ゲートカウンター10のカウント値の最下位ビットBIT0~最上位ビットBIT17がハイレベルにセットされる。ゲートカウンターイネーブル信号GCEがハイレベルに活性化されると、ゲートカウンター10のカウント値の最下位ビットBIT0~最上位ビットBIT17が一旦ローレベルとなって、ゲートカウンター10が、センサークロック信号SCKのパルス数のカウントを開始する。ゲートカウンター10は、第1番目のパルスをカウントすると、カウント値の最下位ビットBIT0をハイレベルに変化させ、2の17乗番目のパルスをカウントすると、カウント値の最上位ビットBIT17をハイレベルに変化させ、2の18乗番目のパルスをカウントすると、カウント値の最上位ビットBIT17をローレベルに変化させる。カウント値の最下位ビットBIT0及び最上位ビットBIT17は、計測期間設定回路20に供給される。計測期間設定回路20は、2つのDフリップフロップDF21及びDF22を含んでいる。DフリップフロップDF21及びDF22は、ゲートカウンターイネーブル信号GCEがローレベルに非活性化されている間に、出力信号をローレベルにリセットする。ゲートカウンターイネーブル信号GCEがハイレベルに活性化された後に、ゲートカウンター10のカウント値の最下位ビットBIT0がローレベルに変化すると、DフリップフロップDF21は、データ入力端子Dに入力されるハイレベル電源電位VDDの信号をラッチして、出力端子Qからハイレベルのカウント開始信号CSTを出力する。その後、ゲートカウンター10のカウント値の最上位ビットBIT17がローレベルに変化すると、DフリップフロップDF22は、データ入力端子Dに入力されるハイレベルのカウント開始信号CSTをラッチして、出力端子Qからハイレベルのカウント終了信号CEDを出力する。ここで、カウント開始信号CSTがハイレベルに移行してからカウント終了信号CEDがハイレベルに移行するまでの期間が、計測期間として設定される。以上においては、カウント開始信号CST及びカウント終了信号CEDを生成するために、ゲートカウンター10のカウント値の最下位ビットBIT0及び最上位ビットBIT17を使用する場合について説明したが、ゲートカウンター10のカウント値の他のビットを使用するようにしても良い。そのようにすれば、センサークロック信号SCKを任意の分周比で分周して分周信号カウント値を生成し、分周信号のパルス幅によって計測期間を設定することができる。カウント開始信号CST及びカウント終了信号CEDは、計測カウンター30に供給される。計測カウンター30は、本発明の一実施形態に係るカウンター回路であり、ラッチフリップフロップLF31と、メインカウンター31と、サブカウンター32と、エッジ情報保持回路33と、デコーダー34とを含んでいる。ラッチフリップフロップLF31は、カウント終了信号CEDがローレベルに非活性化されている間に、データ入力端子Dに入力される基準クロック信号RCKをゲートクロック信号GCKとして出力し、カウント終了信号CEDがハイレベルに活性化されると、基準クロック信号RCKをラッチして、出力信号をハイレベル又はローレベルに固定する。メインカウンター31は、N個のDフリップフロップDF31~DF33を含んでいるNは2以上の整数。DフリップフロップDF31~DF33の各々において、反転出力端子Qバーから出力される反転出力信号が、データ入力端子Dに供給される。DフリップフロップDF31~DF33の各々は、カウント開始信号CSTがローレベルに非活性化されている間にリセットされて、出力信号をローレベルとし、反転出力信号をハイレベルとする。カウント開始信号CSTがハイレベルに活性化されると、DフリップフロップDF31は、ラッチフリップフロップLF31から供給されるゲートクロック信号GCKの立ち上がりエッジに同期して出力信号及び反転出力信号のレベルを変化させることにより、ゲートクロック信号GCKを2分周する。DフリップフロップDF31の反転出力端子Qバーは次段のDフリップフロップDF32のクロック信号入力端子に接続されており、以下同様にして、第N段のDフリップフロップDF33まで、N個のDフリップフロップが直列に接続されている。これにより、ゲートクロック信号GCKが、順次2分周される。ラッチフリップフロップLF31は、カウント終了信号CEDがローレベルに非活性化されている間にゲートクロック信号GCKをメインカウンター31に供給し、計測期間設定回路20によって設定された計測期間が経過してカウント終了信号CEDがハイレベルに活性化されると、ゲートクロック信号GCKの供給を停止する。従って、メインカウンター31は、計測期間設定回路20によって設定された計測期間において、ゲートクロック信号GCKの立ち上がりエッジに同期してパルス数をカウントすることにより、Nビットのメインカウント値CM最下位ビットCM0~最上位ビットCMN-1を生成する。サブカウンター32は、DフリップフロップDF34を含んでいる。DフリップフロップDF34において、反転出力端子Qバーから出力される反転出力信号が、データ入力端子Dに供給される。DフリップフロップDF34は、カウント開始信号CSTがローレベルに非活性化されている間にリセットされて、出力信号をローレベルとし、反転出力信号をハイレベルとする。カウント開始信号CSTがハイレベルに活性化されると、DフリップフロップDF31は、ラッチフリップフロップLF31から供給されるゲートクロック信号GCKの立ち下がりエッジに同期して出力信号及び反転出力信号のレベルを変化させることにより、ゲートクロック信号GCKを2分周する。ラッチフリップフロップLF31は、カウント終了信号CEDがローレベルに非活性化されている間にゲートクロック信号GCKをサブカウンター32に供給し、計測期間設定回路20によって設定された計測期間が経過してカウント終了信号CEDがハイレベルに活性化されると、ゲートクロック信号GCKの供給を停止する。従って、サブカウンター32は、計測期間設定回路20によって設定された計測期間において、ゲートクロック信号GCKの立ち下がりエッジに同期してパルス数をカウントすることにより、1ビットのサブカウント値CSを生成する。エッジ情報保持回路33は、排他的論理和回路EOR回路EX31と、DフリップフロップDF35とを含んでいる。EOR回路EX31は、メインカウンター31のDフリップフロップDF31の出力信号とサブカウンター32のDフリップフロップDF34の出力信号との排他的論理和を求める。図1においては、EOR回路EX31がDフリップフロップDF31の反転出力信号とDフリップフロップDF34の非反転出力信号との排他的論理和を求める場合が示されているが、本回路例及び他の回路例において、EOR回路EX31は、DフリップフロップDF31の非反転出力信号とDフリップフロップDF34の反転出力信号との排他的論理和を求めても良いし、DフリップフロップDF31の非反転出力信号とDフリップフロップDF34の非反転出力信号との排他的論理和を求めても良いし、DフリップフロップDF31の反転出力信号とDフリップフロップDF34の反転出力信号との排他的論理和を求めても良い。エッジ情報フラグFLGの極性が反転しても、デコーダー34においてこれに対応することができる。EOR回路EX31の出力信号は、DフリップフロップDF35のデータ入力端子Dに入力される。DフリップフロップDF35は、カウント開始信号CSTがローレベルに非活性化されている間にリセットされて、出力信号をローレベルとする。カウント開始信号CSTがハイレベルに活性化されると、DフリップフロップDF35は、計測期間設定回路20によって設定された計測期間において、ゲートクロック信号GCKの立ち上がりエッジに同期してEOR回路EX31の出力信号をラッチ保持することにより、エッジ情報フラグFLGを生成する。エッジ情報フラグFLGは、計測期間設定回路20によって設定された計測期間におけるゲートクロック信号GCKの立ち上がりエッジと立ち下がりエッジとの前後関係を表す情報である。図1に示す構成によれば、計測期間においてゲートクロック信号GCKの最初の立ち上がりエッジが最初の立ち下がりエッジよりも前である場合に、エッジ情報フラグFLGがハイレベル1となり、計測期間においてゲートクロック信号GCKの最初の立ち上がりエッジが最初の立ち下がりエッジよりも後である場合に、エッジ情報フラグFLGがローレベル0となる。デコーダー34は、メインカウンター31によって生成されたメインカウント値CMの所定ビット及びサブカウンター32によって生成されたサブカウント値CSを、エッジ情報保持回路33に保持されているエッジ情報フラグFLGの値に従ってデコードすることにより、倍精度の計測カウント値CTを求める。以下に、図1に示す圧力計測制御回路のカウント動作について詳しく説明する。図2及び図3は、図1に示す圧力計測制御回路のカウント動作を示すタイミングチャートである。図2には、計測期間においてゲートクロック信号GCKの最初の立ち上がりエッジが最初の立ち下がりエッジよりも前である場合のカウント動作が示されており、図3には、計測期間においてゲートクロック信号GCKの最初の立ち上がりエッジが最初の立ち下がりエッジよりも後である場合のカウント動作が示されている。図2及び図3に示すように、ゲートカウンターイネーブル信号GCEがローレベルに非活性化されている間に、ゲートカウンター10のカウント値の最下位ビットBIT0及び最上位ビットBIT17がハイレベルにセットされる。次に、ゲートカウンターイネーブル信号GCEがハイレベルに活性化されると、ゲートカウンター10のカウント値の最下位ビットBIT0及び最上位ビットBIT17が一旦ローレベルとなって、ゲートカウンター10がセンサークロック信号SCKのパルス数のカウントを開始する。ゲートカウンター10は、第1番目のパルスをカウントすると、カウント値の最下位ビットBIT0をハイレベルに変化させ、2の17乗番目のパルスをカウントすると、カウント値の最上位ビットBIT17をハイレベルに変化させ、2の18乗番目のパルスをカウントすると、カウント値の最上位ビットBIT17をローレベルに変化させる。ゲートカウンター10のカウント値の最下位ビットBIT0がローレベルに変化すると、計測期間設定回路20のDフリップフロップDF21は、カウント開始信号CSTをハイレベルに変化させる。また、ゲートカウンター10のカウント値の最上位ビットBIT17がローレベルに変化すると、計測期間設定回路20のDフリップフロップDF22は、カウント終了信号CEDをハイレベルに変化させる。計測カウンター30のラッチフリップフロップLF31は、カウント終了信号CEDがローレベルに非活性化されている間にゲートクロック信号GCKを出力し、カウント終了信号CEDがハイレベルに活性化されると、ゲートクロック信号GCKをハイレベル又はローレベルに固定する。計測カウンター30のメインカウンター31は、カウント開始信号CSTがハイレベルに活性化されると、ラッチフリップフロップLF31から供給されるゲートクロック信号GCKの立ち上がりエッジに同期してパルス数をカウントすることにより、Nビットのメインカウント値CMを生成する。図2及び図3には、メインカウント値の最下位ビットCM0の変化も示されている。計測カウンター30のサブカウンター32は、カウント開始信号CSTがハイレベルに活性化されると、ラッチフリップフロップLF31から供給されるゲートクロック信号GCKの立ち下がりエッジに同期してパルス数をカウントすることにより、1ビットのサブカウント値CSを生成する。エッジ情報保持回路33は、メインカウント値の最下位ビットCM0の反転信号とサブカウント値CSとの排他的論理和を求め、ゲートクロック信号GCKに同期して排他的論理和をラッチすることによって、エッジ情報フラグFLGを生成する。図2に示すように、計測期間カウント開始信号CSTがハイレベルに活性化された後においてゲートクロック信号GCKの最初の立ち上がりエッジが最初の立ち下がりエッジよりも前である場合には、エッジ情報フラグFLGがハイレベルとなる。一方、図3に示すように、計測期間においてゲートクロック信号GCKの最初の立ち上がりエッジが最初の立ち下がりエッジよりも後である場合には、エッジ情報フラグFLGがローレベルとなる。DフリップフロップDF35のラッチ動作はその後も継続されるが、エッジ情報フラグFLGの値が変更されることはない。デコーダー34は、メインカウンター31によって生成されたNビットのメインカウント値CMとサブカウンター32によって生成された1ビットのサブカウント値CSとを結合して得られるN1ビットの結合カウント値の少なくとも下位2ビットを、エッジ情報フラグFLGの値に応じてデコードすることにより、ゲートクロック信号GCKのパルス数を倍精度で表す計測カウント値CTを求める。図2及び図3においては、デコーダー34が、計測カウント値CTを随時算出しているが、1つの計測期間における一連のカウント動作が終了した後に計測カウント値CTを算出するようにしても良い。図4及び図5は、図1に示すデコーダーのデコード動作を説明するための図である。図4には、エッジ情報保持回路33に保持されているエッジ情報フラグFLGの値が1である場合のデコード動作が示されており、図5には、エッジ情報保持回路33に保持されているエッジ情報フラグFLGの値が0である場合のデコード動作が示されている。メインカウンター31によって生成されたNビットのメインカウント値CMと、サブカウンター32によって生成された1ビットのサブカウント値CSとを結合することにより、N1ビットの結合カウント値が得られる。図4及び図5には、結合カウント値の下位3ビットCM1、CM0、CSと、デコード結果として求められる計測カウント値CTの下位3ビットとが示されている。デコーダー34は、結合カウント値の下位2ビットをデコードしても良いし、それよりも多くのビットをデコードしても良いが、以下においては、下位2ビットをデコードする場合について説明する。その場合には、メインカウンター31によって生成されたメインカウント値の上位N-1ビットを、デコードせずに、計測カウント値の上位N-1ビットとして用いることができる。エッジ情報保持回路33に保持されているエッジ情報フラグFLGの値が1である場合には、図4に示すように、デコーダー34が、結合カウント値の下位2ビット0、0を0、0にデコードし、結合カウント値の下位2ビット1、0を0、1にデコードし、結合カウント値の下位2ビット1、1を1、0にデコードし、結合カウント値の下位2ビット0、1を-1、1にデコードする。ここで、結合カウント値の第2下位ビットCM0が-1となる場合には、デコーダー34が、結合カウント値の第3下位ビットCM1の値を繰り下げる図4における☆印。この繰り下げは、結合カウント値の第4下位ビット以上に波及する場合がある例えば、デコード結果が1117となる場合。一方、エッジ情報保持回路33に保持されているエッジ情報フラグFLGの値が0である場合には、図5に示すように、デコーダー34が、結合カウント値の下位2ビット0、0を0、0にデコードし、結合カウント値の下位2ビット0、1を0、1にデコードし、結合カウント値の下位2ビット1、1を1、0にデコードし、結合カウント値の下位2ビット1、0を1、1にデコードする。このように、デコード動作の内容が比較的簡単である場合には、結合カウント値の下位2ビットと、エッジ情報保持回路33に保持されているエッジ情報フラグFLGの値とを、IC設計においてDFTDesignForTestability:テスト容易化設計によるスキャン化の対象とすることが可能となり、出荷選別の際におけるテスト容易性が向上する。本実施形態によれば、図1において、クロック信号に同期して出力信号を変化させるのはDフリップフロップDF31及びDF34のみであり、しかも、サブカウンター32は1ビットのカウント値を生成するだけなので、従来よりも回路規模及び/又は消費電力を低減しながら倍精度の計測を行うカウンター回路を実現することができる。従って、設計容易性の向上、消費電力の削減、及び/又は、コストの低減等において有利となる。以下に、図1に示すエッジ情報保持回路の他の回路例について説明する。図6は、図1に示すエッジ情報保持回路の第2の回路例を示す図である。このエッジ情報保持回路33aは、排他的論理和回路EOR回路EX31と、DフリップフロップDF36及びDF37とを含んでいる。EOR回路EX31は、メインカウンターのDフリップフロップDF31の出力信号反転出力信号とサブカウンターのDフリップフロップDF34の出力信号非反転出力信号との排他的論理和を求める。DフリップフロップDF36は、カウント開始信号CSTがローレベルに非活性化されている間にリセットされて、出力信号をローレベルとする。カウント開始信号CSTがハイレベルに活性化されると、DフリップフロップDF36は、ゲートクロック信号GCKの立ち上がりエッジに同期してハイレベルの信号をラッチすることにより、出力信号をハイレベルに活性化する。DフリップフロップDF37のデータ入力端子Dには、EOR回路EX31の出力信号が入力され、DフリップフロップDF37のクロック信号入力端子には、DフリップフロップDF36の出力信号が入力される。DフリップフロップDF37は、カウント開始信号CSTがローレベルに非活性化されている間にリセットされて、出力信号をローレベルとする。カウント開始信号CSTがハイレベルに活性化されると、DフリップフロップDF37は、DフリップフロップDF36の出力信号の立ち上がりエッジに同期してEOR回路EX31の出力信号をラッチすることにより、エッジ情報フラグFLGを生成する。図6に示す第2の回路例によれば、DフリップフロップDF37がEOR回路EX31の出力信号をラッチするのは、1つの計測期間において1回だけとなるので、複数回のラッチによる誤動作のおそれがなくなる。図7は、図1に示すエッジ情報保持回路の第3の回路例を示す図である。このエッジ情報保持回路33bは、カウント開始信号CSTの立ち上がりエッジに同期してゲートクロック信号GCKをラッチするフリップフロップDF38によって構成される。フリップフロップDF38の反転出力端子Qバーから、エッジ情報フラグFLGが出力される。カウント開始信号CSTがハイレベルに活性化された後の計測期間においてゲートクロック信号GCKの最初の立ち上がりエッジが最初の立ち下がりエッジよりも前である場合には、カウント開始信号CSTが立ち上がる時点においてゲートクロック信号GCKがローレベルであるので、エッジ情報フラグFLGがハイレベル1となる。一方、計測期間においてゲートクロック信号GCKの最初の立ち上がりエッジが最初の立ち下がりエッジよりも後である場合には、カウント開始信号CSTが立ち上がる時点においてゲートクロック信号GCKがハイレベルであるので、エッジ情報フラグFLGがローレベル0となる。図7に示す第3の回路例によれば、エッジ情報保持回路の構成を非常に簡単にすることができる。また、DフリップフロップDF38がゲートクロック信号GCKをラッチするのは、1つの計測期間において1回だけであるので、複数回のラッチによる誤動作のおそれがなくなる。図8は、図1に示すエッジ情報保持回路の第4の回路例を示す図である。このエッジ情報保持回路33cは、論理和回路OR回路35と、セレクター36と、DフリップフロップDF39とを含んでいる。OR回路35は、メインカウンター31から出力されるメインカウント値の最下位ビットCM0~最上位ビットCMN-1を入力して、全てのビットがローレベル0である場合に出力信号をローレベルとし、少なくとも1つのビットがハイレベル1である場合に出力信号をハイレベルとする。セレクター36は、OR回路35の出力信号がローレベル0である場合に、サブカウンター32のDフリップフロップDF34の出力信号サブカウント値CSを選択し、OR回路35の出力信号がハイレベル1である場合に、DフリップフロップDF39の出力信号を選択する。DフリップフロップDF39は、カウント開始信号CSTがハイレベルに活性化されたときに、ゲートクロック信号GCKの立ち上がりエッジに同期してセレクター36の出力信号をラッチして、反転出力端子Qバーからエッジ情報フラグFLGを出力する。カウント開始信号CSTがハイレベルに活性化された直後にゲートクロック信号GCKが立ち上がる時点においては、メインカウント値CMが0であるので、セレクター36はサブカウント値CSを選択している。従って、計測期間においてゲートクロック信号GCKの最初の立ち上がりエッジが最初の立ち下がりエッジよりも前である場合に、DフリップフロップDF39は、ローレベル0のサブカウント値CSをラッチして、ハイレベル1のエッジ情報フラグFLGを出力する。その後、ゲートクロック信号GCKが立ち上がると、メインカウント値が1以上となるので、セレクター36は、DフリップフロップDF39の出力信号を選択し、DフリップフロップDF39は、ローレベルの出力信号をラッチして、エッジ情報フラグFLGをハイレベル1に維持する。一方、計測期間においてゲートクロック信号GCKの最初の立ち上がりエッジが最初の立ち下がりエッジよりも後である場合には、DフリップフロップDF39は、ハイレベル1のサブカウント値CSをラッチして、ローレベル0のエッジ情報フラグFLGを出力する。その後、ゲートクロック信号GCKが立ち上がると、メインカウント値が1以上となるので、セレクター36は、DフリップフロップDF39の出力信号を選択し、DフリップフロップDF39は、ハイレベルの出力信号をラッチして、エッジ情報フラグFLGをローレベル0に維持する。図8に示す第4の回路例によれば、メインカウント値が1以上になると、DフリップフロップDF39から出力されるエッジ情報フラグFLGの値が維持されるので、1つの計測期間においてエッジ情報フラグFLGの値が変化するおそれがなくなる。図9は、図1に示すエッジ情報保持回路の第5の回路例を示す図である。このエッジ情報保持回路33dは、インバーター37と、論理積回路AND回路38~40と、DフリップフロップDF40及びDF41とを含んでいる。インバーター37は、ゲートクロック信号GCKを反転する。AND回路38は、入力端子にゲートクロック信号GCKを入力すると共に、反転入力端子にDフリップフロップDF41の出力信号を入力する。また、AND回路39は、入力端子にゲートクロック信号GCKの反転信号を入力すると共に、反転入力端子にDフリップフロップDF40の出力信号を入力する。さらに、AND回路40は、反転入力端子にDフリップフロップDF40の出力信号を入力すると共に、入力端子にDフリップフロップDF41の出力信号を入力し、出力端子からエッジ情報フラグFLGを出力する。計測期間においてゲートクロック信号GCKの最初の立ち上がりエッジが最初の立ち下がりエッジよりも前である場合には、カウント開始信号CSTがハイレベルに活性化された時点においてゲートクロック信号GCKがローレベルとなっているので、DフリップフロップDF40の出力信号がローレベルに維持され、DフリップフロップDF41の出力信号がハイレベルに活性化される。その結果、エッジ情報フラグFLGがハイレベル1となる。一方、計測期間においてゲートクロック信号GCKの最初の立ち上がりエッジが最初の立ち下がりエッジよりも後である場合には、カウント開始信号CSTがハイレベルに活性化された時点においてゲートクロック信号GCKがハイレベルとなっているので、DフリップフロップDF40の出力信号がハイレベルに活性化され、DフリップフロップDF41の出力信号がローレベルに維持される。その結果、エッジ情報フラグFLGがローレベル0となる。図9に示す第5の回路例によれば、カウント開始信号CSTがハイレベルに活性化された後にDフリップフロップDF40及びDF41の出力信号のレベルが一旦決定されると、その後変化することがないので、AND回路40から出力されるエッジ情報フラグFLGの値も維持されて、1つの計測期間においてエッジ情報フラグFLGの値が変化するおそれがなくなる。