"素子領域を有する半導体基板と、前記素子領域に形成され、第1の開口部を有する内側シールリングと、前記素子領域に形成され、第2の開口部を有する外側シールリングと、前記半導体基板上に形成された、各々配線層を含む複数の層間絶縁膜を積層した積層体よりなる多層配線構造と、前記多層配線構造に含まれる第1の層間絶縁膜とその上の第2の層間絶縁膜の間に形成された耐湿膜と、前記耐湿膜の下側および上側のいずれか一方である第1の側を延在し、前記第1の開口部を通過する第1の部分と、前記耐湿膜の下側および上側の他方である第2の側を延在し、前記第2の開口部を通過する第2の部分と、前記第1の部分と前記第2の部分とを、前記耐湿膜を貫通して接続するビアプラグとを含む配線パターンと、を有することを特徴とする半導体装置。前記第1の開口部は、前記内側シールリングを構成する配線層のうち、前記配線パタ―ンの前記第1の部分と同じ配線層、およびその上下の配線層に形成されており、前記第2の開口部は、前記外側シールリングを構成する配線層のうち、前記配線パタ―ンの前記第2の部分と同じ配線層およびその上下の配線層に形成されていることを特徴とする請求項1記載の半導体装置。前記外側シールリングは、前記耐湿膜の前記第1の側において前記内側シールリングを連続的に囲んで延在し、前記内側シールリングは前記耐湿膜の前記第2の側において前記内部回路を囲んで連続的に延在することを特徴とする請求項1または2記載の半導体装置。少なくとも第1および第2の素子領域を形成された半導体基板と、前記第1の素子領域に形成された第1の外側シールリングおよび第1の内側シールリングと、前記第2の素子領域に形成された第2の外側シールリングおよび第2の内側シールリングと、前記第1の素子領域において前記第1の内側シールリングにより囲まれた第1のコア領域と、前記第2の素子領域において前記第2の内側シールリングにより囲まれた第2のコア領域と、各々配線層を含み、前記半導体基板上に前記第1の素子領域から前記第2の素子領域まで延在する複数の層間絶縁膜を積層した積層体よりなる多層配線構造と、を含み、前記多層配線構造は、前記第1の素子領域上の第1の多層配線構造部分と前記第2の素子領域上の第2の多層配線構造部分を含み、前記第1の多層配線構造部分は前記第1のコア領域の外側に形成された前記第1の外側シールリングおよび第1の内側シールリングを含み、前記第2の多層配線構造部分は前記第2のコア領域の外側に形成された前記第2の外側シールリングおよび第2の内側シールリングを含み、前記第1の多層配線構造部分において前記配線層は前記第1の外側シールリングおよび第1の内側シールリングを形成し、前記第2の多層配線構造部分において前記配線層は前記第2の外側シールリングおよび第2の内側シールリングを形成し、前記多層配線構造は、前記第1の素子領域から前記第2の素子領域まで延在する耐湿膜を含み、前記第1のコア領域からは相互接続配線パタ―ンが、前記第1の内側シールリング、前記第1の外側シールリング、前記第2の外側シールリングおよび前記第2の外側シールリングを順次横切って延在し前記相互接続配線パタ―ンは、前記第1のコア領域から前記第1の内側シールリングと前記第1の外側シールリングの間の第1のシールリング領域まで、前記耐湿膜の下側および上側のいずれか一方である第1の側を延在する第1の部分と、前記第1のシールリング領域から前記第2の外側シールリングおよび前記第2の内側シールリングの間の第2のシールリング領域まで、前記耐湿膜の下側および上側のいずれか一方である第2の側を延在する第1の部分と、前記第2のシールリング領域から前記第2のコア領域まで、前記耐湿膜の前記第1の側を延在する第1の部分と、を含み、前記相互接続配線パタ―ンの前記第1の部分と前記第2の部分とは、前記第1のシールリング領域において、前記耐湿膜を貫通する第1のビアプラグにより接続され、前記相互接続配線パタ―ンの前記第2の部分と前記第3の部分とは、前記第2のシールリング領域において、前記耐湿膜を貫通する第2のビアプラグにより接続されることを特徴とする半導体装置。前記相互接続配線パタ―ンの前記第1の部分は、前記第1のコア領域から前記第1のシールリング領域まで前記第1の内側シールリングの切れ目を通って延在し、前記相互接続配線パタ―ンの前記第2の部分は、前記第1のシールリング領域から前記第2のシールリング領域まで、前記第1の外側シールリングの切れ目および前記第2の外側シールリングの切れ目を通って延在し、前記相互配線パタ―ンの前記第3の部分は前記第2の外側シールリング領域から前記第2の内部回路まで、前記第2の内側シールリング領域の切れ目を通って延在することを特徴とする請求項4記載の半導体装置。前記第1の外側シールリングは前記耐湿膜の前記第1の側において前記第1の内側シールリングを囲んで連続して延在し、前記第1の内側シールリングは前記耐湿膜の前記第2の側において前記第1のシールリングの内側を連続して延在し、前記第2の外側シールリングは前記耐湿膜の前記第1の側において前記第2の内側シールリングを囲んで連続して延在し、前記第2の内側シールリングは前記耐湿膜の前記第2の側において前記第2のシールリングの内側を連続して延在することを特徴とする請求項4または5記載の半導体装置。前記耐湿膜は、酸化アルミニウム膜、窒化シリコン膜よりなる群から選択されることを特徴とする請求項1~6のうち、いずれか一項記載の半導体装置。前記第1の素子領域と前記第2の素子領域とはスクライブラインを介して互いに隣接していることを特徴とする請求項4~6のうち、いずれか一項記載の半導体装置。前記第1の外側シールリングと前記第2の外側シールリングとは中間領域を隔てて相対向しており、前記中間領域には、前記相互接続配線パタ―ンに電気的にコンタクトして試験用電極パッドが形成されていることを特徴とする請求項4~7のうち、いずれか一項記載の半導体装置。前記第1の素子領域には前記第1のシールリング領域において、前記相互接続パタ―ンに電気的にコンタクトして試験用電極パッドが形成されていることを特徴とする請求項4~7のうち、いずれか一項記載の半導体装置。少なくとも第1および第2の素子領域を形成された半導体基板と、前記第1の素子領域に形成された第1の外側シールリングおよび第1の内側シールリングと、前記第2の素子領域に形成された第2の外側シールリングおよび第2の内側シールリングと、前記第1の素子領域において前記第1の内側シールリングにより囲まれた第1のコア領域と、前記第2の素子領域において前記第2の内側シールリングにより囲まれた第2のコア領域と、各々配線層を含み、前記半導体基板上に前記第1の素子領域から前記第2の素子領域まで延在する複数の層間絶縁膜を積層した積層体よりなる多層配線構造と、を含み、前記多層配線構造は、前記第1の素子領域上の第1の多層配線構造部分と前記第2の素子領域上の第2の多層配線構造部分を含み、前記第1の多層配線構造部分は前記第1のコア領域の外側に形成された前記第1の外側シールリングおよび第1の内側シールリングを含み、前記第2の多層配線構造部分は前記第2のコア領域の外側に形成された前記第2の外側シールリングおよび第2の内側シールリングを含み、前記第1の多層配線構造部分において前記配線層は前記第1の外側シールリングおよび第1の内側シールリングを形成し、前記第2の多層配線構造部分において前記配線層は前記第2の外側シールリングおよび第2の内側シールリングを形成し、前記多層配線構造は、前記第1の素子領域から前記第2の素子領域まで延在する耐湿膜を含み、前記第1のコア領域からは相互接続配線パタ―ンが、前記第1の内側シールリング、前記第1の外側シールリング、前記第2の外側シールリングおよび前記第2の外側シールリングを順次横切って延在し、前記相互接続配線パタ―ンは、前記第1のコア領域から前記第1の内側シールリングと前記第1の外側シールリングの間の第1のシールリング領域まで、前記耐湿膜の下側および上側のいずれか一方である第1の側を延在する第1の部分と、前記第1のシールリング領域から前記第2の外側シールリングおよび前記第2の内側シールリングの間の第2のシールリング領域まで、前記耐湿膜の下側および上側のいずれか一方である第2の側を延在する第1の部分と、前記第2のシールリング領域から前記第2のコア領域まで、前記耐湿膜の前記第1の側を延在する第1の部分と、を含み、前記相互接続配線パタ―ンの前記第1の部分と前記第2の部分とは、前記第1のシールリング領域において、前記耐湿膜を貫通する第1のビアプラグにより接続され、前記相互接続配線パタ―ンの前記第2の部分と前記第3の部分とは、前記第2のシールリング領域において、前記耐湿膜を貫通する第2のビアプラグにより接続され、さらに前記第1の外側シールリングと前記第2の外側シールリングの間あるいは前記第1の外側シールリングと前記第1の内側シールリングの間に、前記相互接続配線パタ―ンに電気的にコンタクトして試験用電極パッドが形成されている半導体装置の試験方法であって、前記試験用電極パッドにプローブを当接させることにより、少なくとも前記第1および第2の内部回路を、前記第1および第2の内部回路が前記半導体基板上に形成された状態で試験することを特徴とする半導体装置の試験方法。前記試験では、前記第1の内部回路および第2の内部回路が、前記プローブを前記試験用電極パッドに当接したままで順次試験されることを特徴とする請求項11記載の半導体装置の試験方法。前記試験の後、前記半導体基板を切断し、前記第1の素子領域と第2の素子領域を、それぞれ第1および第2の半導体チップとして切り離すことを特徴とする請求項11または12記載の半導体装置の試験方法。一方、最近の半導体装置あるいは電子装置では、非常に複雑な機能あるいは高い性能が要求されており、このため単一の内部回路すなわちコアしか有さない半導体チップの代わりに、複数の内部回路ないしコアを組みあわせて使う、いわゆるマルチコア構成の半導体装置あるいは電子装置が提案されている。一方、このような複数のコアを単一の半導体基板上に形成する構成のマルチコア半導体装置においては、必要に応じて半導体基板を一または複数の、より小規模なマルチコア半導体装置に分割できることが望まれている。しかしこのようなマルチコア半導体装置では、半導体基板上に形成されている複数のコアの間を配線で接続しているため、半導体基板を分割してしまうと、切断面から配線パタ―ンに沿って水分やクラックなどがコア内に侵入しやすくなる問題が発生する。一の側面によれば半導体装置は、素子領域を有する半導体基板と、前記素子領域に形成され、第1の開口部を有する内側シールリングと、前記素子領域に形成され、第2の開口部を有する外側シールリングと、前記半導体基板上に形成された、各々配線層を含む複数の層間絶縁膜を積層した積層体よりなる多層配線構造と、前記多層配線構造に含まれる第1の層間絶縁膜とその上の第2の層間絶縁膜の間に形成された耐湿膜と、前記耐湿膜の下側および上側のいずれか一方である第1の側を延在し、前記第1の開口部を通過する第1の部分と、前記耐湿膜の下側および上側の他方である第2の側を延在し、前記第2の開口部を通過する第2の部分と、前記第1の部分と前記第2の部分とを、前記耐湿膜を貫通して接続するビアプラグとを含む配線パターンと、を有する。他の側面によれば半導体装置は、少なくとも第1および第2の素子領域を形成された半導体基板と、前記第1の素子領域に形成された第1の外側シールリングおよび第1の内側シールリングと、前記第2の素子領域に形成された第2の外側シールリングおよび第2の内側シールリングと、前記第1の素子領域において前記第1の内側シールリングにより囲まれた第1のコア領域と、前記第2の素子領域において前記第2の内側シールリングにより囲まれた第2のコア領域と、各々配線層を含み、前記半導体基板上に前記第1の素子領域から前記第2の素子領域まで延在する複数の層間絶縁膜を積層した積層体よりなる多層配線構造と、を含み、前記多層配線構造は、前記第1の素子領域上の第1の多層配線構造部分と前記第2の素子領域上の第2の多層配線構造部分を含み、前記第1の多層配線構造部分は前記第1のコア領域の外側に形成された前記第1の外側シールリングおよび第1の内側シールリングを含み、前記第2の多層配線構造部分は前記第2のコア領域の外側に形成された前記第2の外側シールリングおよび第2の内側シールリングを含み、前記第1の多層配線構造部分において前記配線層は前記第1の外側シールリングおよび第1の内側シールリングを形成し、前記第2の多層配線構造部分において前記配線層は前記第2の外側シールリングおよび第2の内側シールリングを形成し、前記多層配線構造は、前記第1の素子領域から前記第2の素子領域まで延在する耐湿膜を含み、前記第1のコア領域からは相互接続配線パタ―ンが、前記第1の内側シールリング、前記第1の外側シールリング、前記第2の外側シールリングおよび前記第2の外側シールリングを順次横切って延在し前記相互接続配線パタ―ンは、前記第1のコア領域から前記第1の内側シールリングと前記第1の外側シールリングの間の第1のシールリング領域まで、前記耐湿膜の下側および上側のいずれか一方である第1の側を延在する第1の部分と、前記第1のシールリング領域から前記第2の外側シールリングおよび前記第2の内側シールリングの間の第2のシールリング領域まで、前記耐湿膜の下側および上側のいずれか一方である第2の側を延在する第1の部分と、前記第2のシールリング領域から前記第2のコア領域まで、前記耐湿膜の前記第1の側を延在する第1の部分と、を含み、前記相互接続配線パタ―ンの前記第1の部分と前記第2の部分とは、前記第1のシールリング領域において、前記耐湿膜を貫通する第1のビアプラグにより接続され、前記相互接続配線パタ―ンの前記第2の部分と前記第3の部分とは、前記第2のシールリング領域において、前記耐湿膜を貫通する第2のビアプラグにより接続される。他の側面によれば半導体装置の試験方法は、少なくとも第1および第2の素子領域を形成された半導体基板と、前記第1の素子領域に形成された第1の外側シールリングおよび第1の内側シールリングと、前記第2の素子領域に形成された第2の外側シールリングおよび第2の内側シールリングと、前記第1の素子領域において前記第1の内側シールリングにより囲まれた第1のコア領域と、前記第2の素子領域において前記第2の内側シールリングにより囲まれた第2のコア領域と、各々配線層を含み、前記半導体基板上に前記第1の素子領域から前記第2の素子領域まで延在する複数の層間絶縁膜を積層した積層体よりなる多層配線構造と、を含み、前記多層配線構造は、前記第1の素子領域上の第1の多層配線構造部分と前記第2の素子領域上の第2の多層配線構造部分を含み、前記第1の多層配線構造部分は前記第1のコア領域の外側に形成された前記第1の外側シールリングおよび第1の内側シールリングを含み、前記第2の多層配線構造部分は前記第2のコア領域の外側に形成された前記第2の外側シールリングおよび第2の内側シールリングを含み、前記第1の多層配線構造部分において前記配線層は前記第1の外側シールリングおよび第1の内側シールリングを形成し、前記第2の多層配線構造部分において前記配線層は前記第2の外側シールリングおよび第2の内側シールリングを形成し、前記多層配線構造は、前記第1の素子領域から前記第2の素子領域まで延在する耐湿膜を含み、前記第1のコア領域からは相互接続配線パタ―ンが、前記第1の内側シールリング、前記第1の外側シールリング、前記第2の外側シールリングおよび前記第2の外側シールリングを順次横切って延在し、前記相互接続配線パタ―ンは、前記第1のコア領域から前記第1の内側シールリングと前記第1の外側シールリングの間の第1のシールリング領域まで、前記耐湿膜の下側および上側のいずれか一方である第1の側を延在する第1の部分と、前記第1のシールリング領域から前記第2の外側シールリングおよび前記第2の内側シールリングの間の第2のシールリング領域まで、前記耐湿膜の下側および上側のいずれか一方である第2の側を延在する第1の部分と、前記第2のシールリング領域から前記第2のコア領域まで、前記耐湿膜の前記第1の側を延在する第1の部分と、を含み、前記相互接続配線パタ―ンの前記第1の部分と前記第2の部分とは、前記第1のシールリング領域において、前記耐湿膜を貫通する第1のビアプラグにより接続され、前記相互接続配線パタ―ンの前記第2の部分と前記第3の部分とは、前記第2のシールリング領域において、前記耐湿膜を貫通する第2のビアプラグにより接続され、さらに前記第1の外側シールリングと前記第2の外側シールリングの間あるいは前記第1の外側シールリングと前記第1の内側シールリングの間に、前記相互接続配線パタ―ンに電気的にコンタクトして試験用電極パッドが形成されている半導体装置の試験方法であって、前記試験用電極パッドにプローブを当接させることにより、少なくとも前記第1および第2の内部回路を、前記第1および第2の内部回路が前記半導体基板上に形成された状態で試験する本実施形態の各側面によれば、より小さな単位ないしチップに分割した場合にも、それぞれの単位ないしチップが単独の半導体装置として動作できるような構成のマルチコア半導体装置において、個々の単位ないしチップへの水の侵入を効果的に阻止することが可能となる。[第1の実施形態]図1Aは、第1の実施形態による半導体装置100の全体的な構成を示す平面図である。図1Aを参照するに前記半導体装置100は、単一の半導体チップ20上に、各々が図1Bに示すような、外側シールリング21G1とその内側の内側シールリング21G2よりなる二重シールリングシステム21Gと、前記二重シールリングシステム21に囲まれて形成された、破線で概略的に示す内部回路コアICと、を含む素子領域121を、互いに隣接して形成した構成を有するマルチコア半導体集積回路装置を構成している。図1Aの例では、各々図1Bの素子領域121に対応する4個の素子領域121A~121Dが、半導体チップ20上に形成されている。また本実施形態のマルチコア半導体集積回路装置100では、前記複数の121A~121Dはいずれも、図1Bに示す二重シールリングシステム21Gを超えてそれぞれX方向およびY方向に延在する破線で示した配線部21X,21Yにより相互に電気的に接続されている。前記各々の素子領域121あるいは121A~121Dは、図3に示す半導体ウェハ10上にスクライブライン10L,10Mにより画成されるチップ領域10A,10B,に対応しており、従って、図1Aの半導体装置100でも、前記素子領域121A~121Dの間には、前記スクライブライン10L,10Mに対応するスペース領域20L,20Mが形成されている。本実施形態では、前記素子領域121あるいは121A~121Dにおける個々の内部回路ICは独立に動作しうる構成となっており、従って例えば図2に示すように前記図1Aの半導体装置100を前記スペース領域20L,20Mにおいて切断することにより、デュアルコア構成の半導体装置100Bを形成することも可能である。また前記図3の半導体装置100Bを前記スペース領域20Lに沿って切断し、前記図1Bの素子領域121を、独立したシングルコア構成の半導体装置100Cとして形成することも可能である。図4は、前記図3中、線A-A’に沿った半導体装置100Bの断面図を示す。図4を参照するに、前記半導体装置100Bは前記ウェハ10に対応するシリコン基板20上に形成されており、前記シリコン基板20のうち、一点鎖線で示した前記スペース領域20Lの左側に素子領域121Aが、また右側に素子領域121Bが形成されている。前記素子領域121Aは点線で示した内部回路ICAを有し、前記内部回路ICAには素子分離領域20IAにより活性領域が画成され、前記活性領域にはゲート電極20GA、ソース領域20aおよびドレイン領域20bを有するトランジスタTr1が形成されている。また前記素子領域121Bは点線で示した内部回路ICBを有し、前記内部回路ICBには素子分離領域20IBにより活性領域が画成され、前記活性領域には、ゲート電極20GB、ソース領域20cおよびドレイン領域20dを有するトランジスタTr2が形成されている。前記素子領域121Aおよび121Bは、前記シリコン基板20上に形成され様々な層間絶縁膜および配線層の積層よりなる多層配線構造を共有している。より具体的には、前記シリコン基板20上には前記トランジスタTr1,Tr2を覆って層間絶縁膜21が、前記素子領域121Aから前記素子領域121Bまで連続的に形成されており、前記層間絶縁膜21上には層間絶縁膜22,23,24,25が同様に順次積層されている。前記層間絶縁膜21中には、前記トランジスタTr1およびTr2のドレイン領域20b,20dにそれぞれコンタクトする、タングステンWなどよりなるビアプラグ21Aおよび21Fを含むビアコンタクト21A~21Fが形成されており、このうちビアコンタクト21Aおよび21Fはそれぞれドレイン領域21bおよび21dにコンタクトするビアプラグを形成する。これに対し、ビアコンタクト21Cは前記素子領域121Aを連続して囲んで壁を形成し、素子領域121Aのシールリング21G1の最下層を形成する。またビアコンタクト21Dは前記素子領域121Aを連続して囲んで壁を形成し、素子領域121Aのシールリング21G2の最下層を形成する。同様にビアコンタクト21Dは前記素子領域121Bを連続して囲んで壁を形成し、素子領域121Bのシールリング21G1の最下層を形成する。さらにビアコンタクト21Eは前記素子領域121Bを連続して囲んで壁を形成し、それぞれ素子領域121Bのシールリング21G2の最下層を形成する。次の層間絶縁膜22中には、前記ビアプラグ21A~21Fにそれぞれコンタクトする例えばCuなどよりなる導体パタ―ン22A~22Fが、第1層の配線層として形成されており、このうち前記Cuパタ―ン22Aは前記ビアプラグ21Aとコンタクトする配線パタ―ンを形成する。また前記Cuパターン22Fは前記ビアプラグ21Fとコンタクトする配線パタ―ンを形成する。これに対し、前記Cuパタ―ン22Cは前記素子領域121Aを連続的に囲んで延在し、それぞれの下のCu壁パタ―ン21Cと共に、素子領域121Aのシールリング21G1の一部を形成する。また前記Cuパタ―ン22Bは前記素子領域121Aを連続的に囲んで延在し、それぞれの下のCu壁パタ―ン21Bと共に、素子領域121Aのシールリング21G2の一部を形成する。同様に前記Cuパタ―ン22Dは前記素子領域121Bを連続的に囲んで延在し、その下のCu壁パタ―ン21Dと共に、素子領域121Bのシールリング21G1の一部を形成する。同様に前記Cuパタ―ン22Eは前記素子領域121Bを連続的に囲んで延在し、その下のCu壁パタ―ン21Eと共に、素子領域121Bのシールリング21G2の一部を形成する。次の層間絶縁膜23中には、前記配線パタ―ン22A~22Fにそれぞれ対応してCuなどよりなる導体パタ―ン23Aw~23Fwが形成され、そのうち前記Cuパタ―ン23Awおよび23FwからはCuビアプラグ23Apおよび23Fpが下方に延在する。これらのCuビアプラグ23Apおよび23Fpは、それぞれ前記Cu配線パタ―ン22Aおよび22Fとコンタクトする。これにより前記Cuパタ―ン23Awおよび23Fwは、前記素子領域121Aおよび素子領域121Bにおいて多層配線構造の一部を構成する。一方前記Cuパタ―ン23Bwおよび23Cwは前記素子領域121Aを連続して囲んで延在する。前記Cuパタ―ン23BwからはCuビアパタ―ン23Bpが下方に延在し前記素子領域121Aを囲む内側の壁を形成する。前記Cuパタ―ン23Bwおよび23Bpは、その下のCuパタ―ン22Bと共に、前記素子領域121Aを囲む内側シールリング21G2の一部を構成する。前記Cuパタ―ン23CwからはCuビアパタ―ン23Cpが下方に延在し前記素子領域121Aを囲む外側の壁を形成する。前記Cuパタ―ン23Cwおよび23Cpは、その下のCuパタ―ン22Cと共に、前記素子領域121Aを囲む外側シールリング21G1の一部を構成する。前記Cuパタ―ン23Dwおよび23Ewは前記素子領域121Bを連続して囲んで延在する。前記Cuパタ―ン23DwからはCuビアパタ―ン2DBpが下方に延在し前記素子領域121Bを囲む外側の壁を形成する。前記Cuパタ―ン23Dwおよび23Dpは、その下のCuパタ―ン22Dと共に、前記素子領域121Bを囲む外側シールリング21G1の一部を構成する。また前記Cuパタ―ン23EwからはCuビアパタ―ン23Epが下方に延在し前記素子領域121Bを囲む内側の壁を形成する。前記Cuパタ―ン23Ewおよび23Epは、その下のCuパタ―ン22Eと共に、前記素子領域121Bを囲む内側シールリング21G2の一部を構成する。次の層間絶縁膜24中には、前記Cuパタ―ン23Aw~23Fwにそれぞれ対応してCuなどよりなる導体パタ―ン24Aw~24Fwが形成され、そのうち前記Cuパタ―ン24Awおよび24FwからはCuビアプラグ23Apおよび24Fpが下方に延在し、壁を形成する。これらのCuビアプラグ23Apおよび24Fpは、それぞれ前記Cu配線パタ―ン23Awおよび23Fwとコンタクトする。これにより前記Cuパタ―ン24Awおよび24Fwは、前記素子領域121Aおよび素子領域121Bにおいて多層配線構造の一部を構成する。その際、前記Cu配線パタ―ン24Awは、前記素子領域121Aにおいてその内部回路ICAから、前記Cuパタ―ン21B,22B,23Bp,23Bwより構成される前記内側シールリング21G2の下側部分の上方を通過して、前記内側シールリング21G2と外側シールリング21G1の間の第1のシールリング領域21IAまで延在することに注意すべきである。同様に前記Cu配線パタ―ン24Fwは、前記素子領域121Bにおいてその内部回路ICBから、前記Cuパタ―ン21E,22E,23Ep,23Ewより構成される前記内側シールリング21G2の下側部分の上方を通過して、前記内側シールリング21G2と外側シールリング21G1の間の領域の第2のシールリング領域21IBまで延在する。一方前記Cuパタ―ン24Bwは図4の断面では切れていて図示されないが、前記Cuパタ―ン24BwからはCuビアパタ―ン24Bpが下方に延在し前記素子領域121Aを囲む内側の壁を形成する。前記Cu壁パタ―ン24Bpも図4の断面では切れており図示されない。前記Cuパタ―ン24Bwおよび24Bpは、その下のCuパタ―ン23Bwと共に、前記素子領域121Aを囲む内側シールリング21G2の一部を構成する。なお前記Cu配線パタ―ン24Awは、前記Cuパタ―ン24Bwおよび24Bpの切れ目に形成されていることに注意すべきである。前記Cuパタ―ン24CwからはCuビアパタ―ン24Cpが下方に延在し前記素子領域121Aを囲む外側の壁を形成する。前記Cuパタ―ン24Cwおよび24Cpは、その下のCuパタ―ン23Cwと共に、前記素子領域121Aを囲む外側シールリング21G1の一部を構成する。同様に前記Cuパタ―ン24DwからはCuコンタクト24Dpが下方に延在し前記素子領域121Bを囲む外側の壁を形成し、その下のCuパタ―ン23Dwと共に、前記素子領域121Bを囲む外側シールリング21G1の一部を構成する。さらに前記Cuパタ―ン24Ewは図4の断面では切れていて図示されないが、前記Cuパタ―ン24EwからはCuビアパタ―ン24Epが下方に延在し前記素子領域121Bを囲む内側の壁を形成する。前記Cu壁パタ―ン24Epも図4の断面では切れており図示されない。前記Cuパタ―ン24Ewおよび24Epは、その下のCuパタ―ン23Ewと共に、前記素子領域121Bを囲む内側シールリング21G2の一部を構成する。なお前記Cu配線パタ―ン24Fwは、前記Cuパタ―ン24Ewおよび24Epの切れ目に形成されていることに注意すべきである。次の層間絶縁膜25中には、前記層間絶縁膜24中の前記Cuパタ―ン24Bw、Cuパタ―ン24Cw,24Dw,24Ewおよび24Fwにそれぞれ対応してCuなどよりなる導体パタ―ン25Bw~25Fwが形成され、さらに前記第1のシールリング領域21IAにはCuパタ―ン25Gwが、また前記第2のシールリング領域21IBにはCuパタ―ン25Hwが、それぞれ形成されている。そのうち前記Cuパタ―ン24Gwおよび24HwからはCuビアプラグ25Gpおよび25Hpが下方に延在し、それぞれ前記Cu配線パタ―ン24Awおよび24Fwとコンタクトする。これにより前記Cuパタ―ン25Gwおよび25Hwは、前記素子領域121Aおよび素子領域121Bにおいて多層配線構造の一部を構成する。一方、前記Cuパタ―ン25Bwは前記素子領域121Aを囲んで連続的に延在し、前記Cuパタ―ン25BwからはCuコンタクト25Bpが下方に延在し前記素子領域121Aを囲む内側の壁を形成する。前記Cuパタ―ン25Bwおよび25Bpは、その下のCuパタ―ン24Bw共に、前記素子領域121Aを囲む内側シールリング21G2の一部を形成する。また前記Cuパタ―ン25Cwも前記素子領域121Aを囲んで連続的に延在し、前記Cuパタ―ン25CwからはCuコンタクト24Cpが下方に延在し前記素子領域121Aを囲む外側の壁を形成する。前記Cuパタ―ン25Cwおよび25Cpは、その下のCuパタ―ン25Cwと共に、前記素子領域121Aを囲む外側シールリング21G1の一部を構成する。ただしCuコンタクト25Bpは図4の断面では、前記Cu配線パタ―ン24Awを通すために途切れていて図示されないことに注意すべきである。また同様に前記Cuパタ―ン25Dwからは、Cuコンタクト25Dpが下方に延在し前記素子領域121Bを囲む外側の壁を形成する。前記Cuパタ―ン25Dwおよび25Dpは、その下のCuパタ―ン24Dwと共に、前記素子領域121Bを囲む外側シールリング21G1の一部を構成する。前記Cuパタ―ン25EwからはCuコンタクト25Epが下方に延在し、前記素子領域121Bを囲む内側の壁を形成する。前記Cuパタ―ン25Ewおよび25Epは、その下のCuパタ―ン24Ewと共に、前記素子領域121Bを囲む内側シールリング21G2の一部を構成する。ただしCuコンタクト25Epは図4の断面では、前記Cu配線パタ―ン24Fwを通すために途切れていて図示されないことに注意すべきである。本実施形態では、このようにして形成された層間絶縁膜25上に絶縁性の耐湿膜として、例えばAl2O3膜26を、例えば5~20nmの膜厚に形成している。例えば前記Al2O3膜26は、スパッタ法やMOCVD法により容易に形成することができる。また前記耐湿膜26はAl2O3膜に限定されるものではなく、SiN膜なども使うことが可能である。前記絶縁性の耐湿膜26は、水分H2Oあるいは水素H2の透過を阻止する膜である。前記耐湿膜26上には次の層間絶縁膜27が形成されており、前記層間絶縁膜27中には前記Cuパタ―ン25Bwに対応したAlアルミニウムパタ―ン27Bwが形成されており、前記Alパタ―ン27Bwは前記素子領域121Aを囲んで連続的に延在する。前記Alパタ―ン27BwからはAlコンタクト27Bpが下方に延在し、前記Alコンタクト27Bpも前記Alパタ―ン27Bwに対応して前記素子領域121Aを囲む内側の壁を形成する。前記Alコンタクト27Bpは前記Cuパタ―ン27Bwにコンタクトし、これにより前記Alパタ―ン21BwおよびAlコンタクト27Bpは、その下のCuパタ―ン25Bwなどの構造とともに、前記内側シールリング21G2の一部を形成する。また前記層間絶縁膜27中には前記Cuパタ―ン25Cwに対応したAlアルミニウムパタ―ン27Cwが形成されており、前記Alパタ―ン27Cwは前記素子領域121Aを囲んで、図4の断面を除き、連続的に延在する。このため図4の断面には前記Alパタ―ン27Cwは図示されない。前記Alパタ―ン27CwからはAlコンタクト27Cpが下方に延在し、前記Alコンタクト27Cpも前記Alパタ―ン27Cwに対応して前記素子領域121Aを囲む外側の壁を形成する。ただし前記Alコンタクト27Cpも図4の断面では切れており、図4に図示はされない。前記Alコンタクト27Cpは前記Cuパタ―ン27Cwにコンタクトし、これにより前記Alパタ―ン21CwおよびAlコンタクト27Cpは、その下のCuパタ―ン25Cwなどの構造とともに、前記外側シールリング21G1の一部を形成する。また前記層間絶縁膜27中には前記Cuパタ―ン25Dwに対応したAlパタ―ン27Dwが形成されており、前記Alパタ―ン27Dwは前記素子領域121Bを囲んで、図4の断面を除き、連続的に延在する。このため図4の断面には前記Alパタ―ン27Dwは図示されない。前記Alパタ―ン27DwからはAlコンタクト27Dpが下方に延在し、前記Alコンタクト27Dpも前記Alパタ―ン27Dwに対応して前記素子領域121Bを囲む外側の壁を形成する。ただし前記Alコンタクト27Dpも図4の断面では切れており、図4に図示はされない。前記Alコンタクト27Dpは前記Cuパタ―ン27Dwにコンタクトし、これにより前記Alパタ―ン21DwおよびAlコンタクト27Dpは、その下のCuパタ―ン25Dwなどの構造とともに、前記外側シールリング21G1の一部を形成する。前記層間絶縁膜27中にはさらに前記Cuパタ―ン25Ewに対応したAlパタ―ン27Ewが形成されており、前記Alパタ―ン27Ewは前記素子領域121Bを囲んで連続的に延在する。前記Alパタ―ン27EwからはAlコンタクト27Epが下方に延在し前記素子領域121Bを囲む内側の壁を形成する。前記Alコンタクト27Epは前記Cuパタ―ン27Ewにコンタクトし、これにより前記Alパタ―ン21EwおよびAlコンタクト27Epは、その下のCuパタ―ン25Ewなどの構造とともに、前記内側シールリング21G2の一部を形成する。さらに前記層間絶縁膜27には、前記第1のシールリング領域21IAから第2のシールリング領域21IBまで、すなわち前記素子領域121Aから素子領域121Bまで延在するAl配線パタ―ン27Wが形成されていることに注意すべきである。前記Al配線パタ―ン27Wは前記素子領域121Aにおいて多層配線構造の一部を構成するCu配線パタ―ン25Gwと、前記耐湿層26を上下に貫通するAlビアプラグ27Gpにより電気的にコンタクトしており、また前記Al配線パタ―ン27Wは、前記素子領域121Bにおいて層配線構造の一部を構成するCu配線パタ―ン25Hwと、前記耐湿層26を上下に貫通するAlビアプラグ27Hpにより電気的にコンタクトしている。その際、前記Alパタ―ン27Cwおよびそのビアコンタクト27Cpは図4の断面において切れ目を形成しているため、また前記Alパタ―ン27Dwおよびそのビアコンタクト27Dpも図4の断面において切れ目を形成しているため、前記配線パタ―ン27Wが前記素子領域121Aにおいて第1のシールリング領域21IAから第1のシールリング21G1を通過し、さらに前記素子領域121Bにおいて第1のシールリング21G1を通過して第2のシールリング領域21IBに到達するのに支障は生じない。このようにして形成されたAl配線パタ―ン27Wが、先に図1Bあるいは図3に示した配線部21X,21Yを構成する。次に前記層間絶縁膜28中には前記Alパタ―ン27Bwに対応したAlパタ―ン28Bが形成されており、前記Alパタ―ン28Bは前記Alパタ―ン27Bw上を、前記素子領域121Aを囲んで連続的に延在する。従って、前記Alパタ―ン28Cは前記素子領域121Aにおいて前記内側シールリング21G2の一部を形成する。また前記層間絶縁膜28中には前記Alパタ―ン27Cwに対応したAlパタ―ン28Cが形成されており、前記Alパタ―ン28Cは前記Alパタ―ン27C上を、図4の断面を除き、前記素子領域121Aを囲んで、連続的に延在する。このため図4の断面には前記Alパタ―ン28Cは、前記Alパタ―ン27C共々、図示されない。その結果、前記Alパタ―ン28Cは前記素子領域121Aにおいて外側シールリング21G1の一部を形成する。また前記層間絶縁膜28中には前記Alパタ―ン27Dwに対応したAlパタ―ン28Dが形成されており、前記Alパタ―ン28Dは前記Alパタ―ン27Dw上を、図4の断面を除き、前記素子領域121Bを囲んで、連続的に延在する。このため図4の断面には前記Alパタ―ン28Dは、前記Alパタ―ン27Dw共々、図示されない。その結果、前記Alパタ―ン28Dは前記素子領域121Bにおいて前記外側シールリング21G1の一部を形成する。さらに前記層間絶縁膜28中にはさらに前記Alパタ―ン27Ewに対応したAlパタ―ン28Eが形成されており、前記Alパタ―ン28Eは前記Alパタ―ン27Ew上を、前記素子領域121Bを囲んで連続的に延在する。これにより前記Alパタ―ン28Eは前記素子領域121Bにおいて内側シールリング21G2の一部を形成する。次に前記層間絶縁膜29中には前記Alパタ―ン28Bに対応したAlパタ―ン29Bが形成されており、前記Alパタ―ン29Bは前記Alパタ―ン28B上を、前記素子領域121Aを囲んで連続的に延在する。前記Alパタ―ン29Bは前記素子領域121Aにおいて前記内側シールリング21G2の最上部を形成する。同様に前記層間絶縁膜29中には前記Alパタ―ン28Cに対応したAlパタ―ン29Cが形成されており、前記Alパタ―ン29Cは前記Alパタ―ン28C上を、前記素子領域121Aを囲んで連続的に延在する。前記Alパタ―ン29Cは前記素子領域121Aにおいて前記外側シールリング21G2の最上部を形成する。また前記層間絶縁膜29中には前記Alパタ―ン28に対応したAlパタ―ン29Dが形成されており、前記Alパタ―ン29Dは前記Alパタ―ン28D上を、前記素子領域121Bを囲んで、連続的に延在する。前記Alパタ―ン29Dは前記素子領域121Bにおいて前記外側シールリング21G1の一部を形成する。さらに前記層間絶縁膜28中にはさらに前記Alパタ―ン28Eに対応したAlパタ―ン29Eが形成されており、前記Alパタ―ン29Eは前記Alパタ―ン28E上を、前記素子領域121Bを囲んで連続的に延在する。前記Alパタ―ン29Eは前記素子領域121Bにおいて内側シールリング21G2の一部を形成する。さらに前記層間絶縁膜29上には、前記Alパタ―ン29B~29Eを覆って、例えばポリイミドなどよりなる保護膜30が形成されている。図5は、前記図3の半導体装置100Bにおいて、線B-B’に沿った素子領域121Aの断面を示す断面図である。図5を参照するに、図示の断面図は半導体集積回路装置21Aの内側シールリング21G2の正面図になっており、前記外側シールリング21G2がCuパタ―ン21B,Cuパタ―ン22B,Cuパタ―ン23Bp,Cuパタ―ン23Bw,Cuパタ―ン24Bp,Cuパタ―ン24Bw,Cuパタ―ン25Bp,Cuパタ―ン25Bw、Alパタ―ン27Bp,Alパタ―ン27Bw,Alパタ―ン28B,Alパタ―ン29Bの積層より構成されており、かつCuパタ―ン24Bp,24Bw,25Bpには、配線パタ―ン24Awを通過させるための切れ目が形成されているのがわかる。この切れ目は層間絶縁膜24,25により充填されている。なお図5の断面図では、前記内側シールリング21G2の両側に、外側シールリング21G1の一部が見えている。図6は、前記図3の半導体装置100Bにおいて、線C-C’に沿った素子領域121Aの断面を示す断面図である。図6を参照するに、図示の断面図は半導体集積回路装置21Aの外側シールリング21G1の正面図になっており、前記外側シールリング21G1がCuパタ―ン21C,Cuパタ―ン22C,Cuパタ―ン23Cp,Cuパタ―ン23Cw,Cuパタ―ン24Cp,Cuパタ―ン24Cw,Cuパタ―ン25Cp,Cuパタ―ン25Cw、Alパタ―ン27Cp,Alパタ―ン27Cw,Alパタ―ン2CB,Alパタ―ン29Cの積層より構成されているのがわかる。また前記Alパタ―ン27Cp,27Cw,28Cには、前記Al配線パタ―ン27を通過させるための切れ目が形成されている。前記切れ目は層間絶縁膜27,28により充填されている。前記Al配線パタ―ンは、図1Bや図2における配線部21X,21Yを構成する。図7は、前記図3のデュアルコア構成の半導体装置100Bを前記スクライブライン20Lに沿って切断して得られた、前記図1Bのシングルコア構成の半導体装置100Cについて、先の図4と同じ断面を示す断面図である。図7を参照するに、本実施形態では前記シリコン基板20およびその上の層間絶縁膜と配線層の積層構造の切断の結果、前記スクライブライン20Lに対応して側壁面20Sが切断面として形成され、かかる側壁面20Sが前記半導体装置100Cを画成する。またこのような側壁面20Sにおいては、前記配線パタ―ン27Wが露出する。このような側壁面20Sに配線パタ―ン27Wが露出した構造では、前記配線パタ―ン27Wを形成するAlなどの金属と、層間絶縁膜28あるいは27との界面を伝って水分H2Oが半導体装置100C中に侵入することが予期されるが、配線パタ―ン27Wと層間絶縁膜28との界面、あるいは層間絶縁膜28,29を伝って侵入した水分は図7中に経路1で示すように耐湿膜26および内側シールリング21G2により阻止され、内部回路ICBに侵入することができない。また前記配線パタ―ン27Wと層間絶縁膜27の界面を伝って侵入した水分は図7中に経路2で示すように耐湿膜26および内側シールリング21G2の作用により阻止され、内部回路ICBに到達することはできない。さらに層間絶縁膜22~25のいずれかを伝って侵入した水分は図7中に経路3で示したように外側のシールリング21G1により阻止され、内部回路ICBに侵入することはできない。このように、図3に示すマルチコア構成の半導体装置100Bでは、図4に示す耐湿膜26を含む断面構造を採用することにより、これをスクライブライン20Lあるいは20Mに沿って切断して図1Bに示すようなシングルコア構成の半導体装置100Cを形成した場合でも、内部回路ICBへの水分の侵入を、前記二重になったシールリング21G1,21G2および耐湿膜26の作用により阻止することが可能となる。なお同様な効果は、図1Aのマルチコア構成の半導体装置100Aを分割して図3に示すデュアルコア構成の半導体装置100Cを形成する場合などにおいても同様に有効である。なお図7の断面は、図3のデュアルコア半導体装置100Bにおいても、配線部21Yが形成されている部分において出現することに注意すべきである。すなわち図7の断面は、シングルコア構成の半導体装置に限定されるものではなく、マルチコア構成の半導体装置においても出現するものである。図8は、前記図7と同じ断面において、例えば前記スクライブライン20Lあるいは20Mに沿った切断の際などにおける、半導体装置100Cへのクラックの侵入の様子を概略的に示す断面図である。図8を参照するに、太く示したクラック100Xは金属よりなる配線パタ―ン27Wと絶縁膜28あるいは27との界面に沿って伝搬しやすいが、配線パタ―ン27Wは内部回路ICBまで連続して延在しているわけではなく、外側シールリング21G1と内側シールリング21G2の間のシールリング領域において途切れており、このためクラック100Xが内部回路ICBまで伝搬することはない。このように図3に示すデュアルコア構成の半導体装置100Bにおいて、図4に示す耐湿膜26を含む断面構造を採用することにより、これをスクライブライン20Lあるいは20Mに沿って切断して図1Bに示すようなシングルコア構成の半導体装置100Cを形成した場合に内部回路へのクラックの侵入を、前記二重になったシールリング21G1,21G2および耐湿膜26の作用により阻止することが可能となる。なお同様な効果は、図1Aのマルチコア構成の半導体装置100Aを分割して図3に示すデュアルコア構成の半導体装置100Cを形成する場合などにおいても同様に有効である。次に図4の断面を有する例えば図3のデュアルコア構成の半導体装置100Bの製造工程を、図9A~図9Lの断面図を参照しながら説明する。同様な製造工程は、図1Aのマルチコア構成の半導体装置100Aや、図1Bのシングルコア構成の半導体装置100Cの製造においても有効である。以下に説明する図9A~図9Lは、前記図4の断面構造のうち、素子領域121Bが形成される右半分だけを示しており、左半分は同一であるので説明を省略する。図9Aを参照するに、シリコン基板20上には素子分離領域20IBに既にゲート電極20GBを有するトランジスタTrBが形成されており、前記シリコン基板20上には層間絶縁膜21~25が順次、それぞれのCuパタ―ンおよびCuコンタクトとともに形成されている。前記層間絶縁膜21~25としては、例えばTEOSを原料としたプラズマCVD法により形成されるシリコン酸化膜が使われるが、あるいはその他のいわゆる低誘電率膜などを使うことも可能である。次に図9Bの工程において前記図9Aの構造上に例えばAl2O3よりなる絶縁性耐湿膜26が、例えば5nm~20nmの膜厚で形成される。さらに図9Cの工程において前記絶縁性耐湿膜26上に次の層間絶縁膜27aとして例えばシリコン酸化膜を、例えばTEOSを原料としたプラズマCVDにより、例えば150nmの膜厚に形成する。図4の構造と対比すると、前記層間絶縁膜27aは、前記層間絶縁膜27の下部を構成する。次に図9Dの工程において前記層間絶縁膜27a上にレジスト膜R1を形成し、前記レジスト膜R1をパターニングしてCuパターン25Hwおよび25Ewを露出する開口部RA,RBを形成する。なお図9Eの断面では図示されないが、前記開口部RA,RBの形成と同時に前記層間絶縁膜27a中には、前記外側シールリング21G1のAlパタ―ン27Dpのための開口部も形成される。次に図9Eの工程において前記レジスト膜R1をマスクに前記層間絶縁膜27aおよびその下の水素バリア膜26をパターニングし、前記層間絶縁膜27中に前記Cuパターン25Hwおよび25Ewを露出するビアホール27A,27Bをそれぞれ形成する。なお図9Eの断面では図示されないが、前記ビアホール27A,27Bの形成と同時に前記層間絶縁膜27a中には前記外側シールリング21G1のAlパタ―ン27Dpのためのビアホールも形成されている。さらに図9Fの工程において前記レジスト膜R1を除去した後、図9Gの工程において図9Fの構造上にAl膜25を堆積し、前記ビアホール27A,27Bを充填する。さらに図9Hの工程において前記層間絶縁膜27aの表面から余分のAl膜25を化学機械研磨法により除去し、前記ビアホール27A,27BにAlビアプラグ27HpおよびAlビアパタ―ン27Epをそれぞれ形成する。また同時に図9Fの工程では、図示の断面には示されないが、前記シールリング21G1の一部であるAlビアパタ―ン27Cpが対応のビアホールを充填して形成される。次に図9Iの工程において前記層間絶縁膜27a上に前記層間絶縁膜27の上部27bを形成し、次に図9Jの工程において前記層間絶縁膜27b中には前記Al配線パタ―ン27Wに対応して配線溝27tが、前記Cuパタ―ン27Ewに対応して溝部27cが形成され、さらに図9Jの断面では示されないが、前記Alパタ―ン27Dwに対応して別の溝部が形成され、図9Kの工程において前記配線溝27tおよび溝部27g、さらに図示されていない別の溝部を充填してAl層27Alが堆積される。さらに図9Lの工程において前記Al層27Alのうち、前記層間絶縁膜27bの上面より上の余分な領域を化学機械研磨により除去することにより、前記配線溝27tを充填してAl配線パタ―ン27Wが、また前記溝部27gおよび前記図示されない別の溝部を充填してAlパタ―ン27Ewおよび27Dwがそれぞれ形成される。先にも説明したようにAlパタ―ン27Dwは図9Jの断面には図示されない。さらに同様な工程を継続することにより、先に説明した図4の断面構造の半導体装置100Bが得られる。このように本実施形態によれば、各々は二重のシールリングにより囲まれ独立して動作可能な内部回路を有する素子領域ICA,ICBを同一の半導体基板上に、配線部21X,21Yにより互いに電気的に接続した状態で形成することが可能となる。このような構成の半導体装置では、さらに前記半導体基板をダイシングすることにより各々の素子領域を分離させることにより、図3あるいは図1Bに示すように、必要に応じてより集積化されているチップ領域の数が少ない半導体装置100B,100Cなどを形成することが可能である。図10は前記図4の半導体装置100Bの一変形例による半導体装置100Dを示す。ただし図10中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。図10を参照するに本実施形態では、前記第1の素子領域121Aと第2の素子領域121Bとの間の接続が、図4のAl配線パタ―ン27Wではなく層間絶縁膜24中に形成されたCu配線パタ―ン24Wにより実現されている。前記Cu配線パタ―ン27Wは前記素子領域121Aの第1のシールリング領域21IAから素子領域121Bの第2のシールリング領域21IBまで延在する。このため本実施形態では前記層間絶縁膜24において前記Cuビアプラグ24Apに接続されるCu配線パタ―ンとして、図4の場合におけるCu配線パタ―ン24Awの代わりに、前記内部回路ICA内に限定されるCu配線パタ―ン24AwMを形成し、さらに前記Cu配線パタ―ン25中に前記Cu配線パタ―ン24AwMに対応してCu配線パタ―ン25Awを形成し、これを前記Cu配線パタ―ン24AwMに、ビアプラグ25Apにより電気的に接続する。さらに前記層間絶縁膜27中に前記内部回路ICAから前記第1のシールリング領域21IAまで延在するAl配線パタ―ン27Awを形成し、これを一端においてビアプラグ27Apにより、前記耐湿層26を貫通して前記Cu配線パタ―ン25Awに電気的にコンタクトさせ、また他端においてビアプラグ27Aqにより、前記耐湿層26を貫通して前記Cu配線パタ―ン25Gwに電気的にコンタクトさせる。一方前記Cu配線パタ―ン25Gwはビアプラグ25Gpにより前記Cu配線パタ―ン24Wの一端に電気的にコンタクトする。さらに本実施形態では前記耐湿層26より下の部分において内側シールリング21G2に切れ目を形成する必要がないため、先の図4の断面では図示されなかったCuビアパタ―ン24Bp、Cuパタ―ン24BwおよびCuビアパタ―ン25Bpが前記半導体チップ領域20Aを切れ目なく連続的に囲み、図10の断面図に図示されている。一方本実施形態では、前記Alビアパタ―ン27Bp,Alパタ―ン27BwおよびAlビアパタ―ン28Bに、前記配線パタ―ン27Awを通すための切れ目を、図10の断面に一致させて形成する必要があり、このため図10の断面では、前記素子領域121Aにおいてシールリング21G2を構成するAlビアパタ―ン25Bp,Alパタ―ン25Bw,Alパタ―ン28Bは図示されていない。また本実施形態では前記耐湿層26の上方において前記素子領域121Aを囲むシールリング21G1に切れ目を形成する必要がなく、このため図10の断面図では、図4の断面図に図示されていないAlビアパタ―ン27CpおよびAlパタ―ン27Cw,28Cが図示されており、前記Alビアパタ―ン27Cpは前記耐湿膜26を貫通して前記Cuパタ―ン25Cwにコンタクトすることがわかる。このため本実施形態では前記層間絶縁膜24において前記Cuビアプラグ24Fpに接続されるCu配線パタ―ンとして、図4の場合におけるCu配線パタ―ン24Fwの代わりに、前記内部回路ICB内に限定されるCu配線パタ―ン24FwMを形成し、さらに前記Cu配線パタ―ン25中に前記Cu配線パタ―ン24FwMに対応してCu配線パタ―ン25Fwを形成し、これを前記Cu配線パタ―ン24FwMに、ビアプラグ25Fpにより電気的に接続する。さらに前記層間絶縁膜27中に前記内部回路ICBから前記第2のシールリング領域21IBまで延在するAl配線パタ―ン27Fwを形成し、これを一端においてビアプラグ27Fpにより、前記耐湿層26を貫通して前記Cu配線パタ―ン25Fwに電気的にコンタクトさせ、また他端においてビアプラグ27Fqにより、前記耐湿層26を貫通して前記Cu配線パタ―ン25Hwに電気的にコンタクトさせる。一方前記Cu配線パタ―ン25Hwはビアプラグ25Hpにより前記Cu配線パタ―ン24Wの他端に電気的にコンタクトする。さらに本実施形態では前記耐湿層26より下の部分において内側シールリング21G2に切れ目を形成する必要がないため、先の図4の断面では図示されなかったCuビアパタ―ン24Ep、Cuパタ―ン24EwおよびCuビアパタ―ン25Epが前記半導体チップ領域20Bを切れ目なく連続的に囲み、図10の断面図に図示されている。一方本実施形態では、前記Alビアパタ―ン27Ep,Alパタ―ン27EwおよびAlビアパタ―ン28Eに、前記配線パタ―ン27Fwを通すための切れ目を、図10の断面に一致させて形成する必要があり、このため図10の断面では、前記素子領域121Bにおいてシールリング21G2を構成するAlビアパタ―ン25Ep,Alパタ―ン25Ew,Alパタ―ン28Eは図示されていない。また本実施形態では前記耐湿層26の上方において前記素子領域121Bを囲むシールリング21G1に切れ目を形成する必要がなく、このため図10の断面図では、図4の断面図に図示されていないAlビアパタ―ン27DpおよびAlパタ―ン27Dw,28Dが図示されており、前記Alビアパタ―ン27Dpは前記耐湿膜26を貫通して前記Cuパタ―ン25Dwにコンタクトすることがわかる。このように本実施形態は、図4に説明したような、素子領域121Aと121Bとを接続する配線パタ―ン27Wが耐湿膜26の上方に形成される構成に限定されるものではなく、図10に示すように耐湿膜26の下方に形成した配線パタ―ン24Wにより前記素子領域121Aと121Bを電気接続することも可能である。図11は、図10の構成において、前記素子領域121Aと121Bとを図3に示すスクライブライン20Lにおいて切り離した場合の素子領域121Bを担持する半導体装置100Eの断面図を示す。図11の断面図は前記図7に対応する断面図に対応しており、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。図11を参照するに、半導体装置100Eにおいても側壁面20Sが外部に露出しており、前記側壁面20SにはCu配線パタ―ン24Wが露出している。かかる構成においても、例えば経路1に沿って耐湿膜26の下側において前記Cu配線パタ―ン24Wとその下の層間絶縁膜24との界面を伝って侵入した水分H2Oは前記耐湿膜26および内側シールリング21G2により阻止され、内部回路ICBに侵入することができない。また経路2に沿って前記耐湿膜26の下側において前記Cu配線パタ―ン24Wとその上の層間絶縁膜25との界面を伝って侵入した水分も同様である。さらに経路3で示す、耐湿膜26よりも上で侵入した水分H2Oは、外側シールリング21G1により阻止される。このように、本実施形態においても、図10あるいは図11に示す耐湿膜26を含む断面構造を採用することにより、これをスクライブライン20Lあるいは20Mに沿って切断してよりチップ領域の数が少ない半導体装置100Eを形成した場合に内部回路への水分の侵入を、前記二重になったシールリング21G1,21G2および耐湿膜26の作用により阻止することが可能となる。なお同様な効果は、図10のマルチコア構成の半導体装置100Aを分割してシングルコア領域のみを含む構成の半導体装置を形成する場合においても同様に有効である。[第2の実施形態]図12は、第2の実施形態による半導体装置100Fの概略的構成を示す平面図、図13は前記図12の平面図中、線D-D’に沿った断面図である。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。図12および図13を参照するに、本実施形態では、前記素子領域121Aのビアプラグ27Gpから素子領域121Bのビアプラグ21Hpまで延在する各々のAl配線パタ―ン27W上に、内部回路ICAおよびICBの試験用の端子100Tを、それぞれパッド電極の形で形成している。本実施形態では前記試験用の端子100Tは前記スクライブライン21L上に形成されており、各々の端子100Tは、前記層間絶縁膜28中において対応の配線パタ―ン27Wにコンタクトして形成されたAlビアプラグ28Tと、前記Alビアプラグ28T上に形成された電極パッド29Tと、前記電極パッド29T上に形成された電極パッド30Tとを含み、前記電極パッド30Tはその下の電極パッド29Tに、複数のビアプラグ30pにより電気的にコンタクトしている。前記複数のビアプラグ30pは前記電極パッド29T上において前記電極パッド30Tを力学的に支持するように作用する。また本実施形態では前記保護膜30は、前記電極パッド30Tの側壁面を保護する。本実施形態によれば、前記それぞれの端子100Tに試験装置のプローブを当接させることにより、前記素子領域121Aの内部回路ICAと前記素子領域121Bの内部回路ICBとを、一回の当接により、効率的に試験することが可能となる。また本実施形態によれば、前記端子100Tに試験装置のプローブを当接させることにより、前記素子領域121Aと前記素子領域121Bとを、前記スクライブライン21Lに沿って切断し、個々の半導体チップに分割するような場合であっても、前記素子領域121Aの内部回路ICAと前記素子領域121Bの内部回路ICBとを、前記端子100Tに試験装置のプローブを一回だけ当接させることにより、効率的に試験をすることが可能となる。また本実施形態によれば、前記素子領域121Aと前記素子領域121Bとを前記スクライブライン21Lに沿って切断し、個々の半導体チップに分割するような場合であっても、前記素子領域121Aの内部回路ICAと前記素子領域121Bの内部回路ICBに所定のデータを、前記端子100Tを介して効率的に書き込むことが可能となる。また本実施形態では、このようなデータの書込に使われた端子100Tが、その後のスクライブ工程において除去されるため、内部回路ICAあるいはICBに書き込まれたデータを、例えば第三者が不正に読み出すことが困難になる。本実施形態においても、前記素子領域121Aと前記素子領域121Bとを、前記スクライブライン21Lに沿って切断し、個々の半導体チップに分割したような場合、切断面から内部回路ICAあるいはICBへの水分の侵入が阻止されるのは、先に説明した通りである。[第3の実施形態]図14は、第3の実施形態によるマルチコア半導体集積回路装置100Gの試験方法を説明する平面図である。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。図14を参照するに、本実施形態では単一のシリコン基板20上に例えば図1Cに示す、各々外側シールリング21G1および内側シールリング21G2を有する単一コアICよりなる素子領域121A,121B,121Cが、図1Aにおける2行2列構成ではなくM行N列構成で配列されており、各行1~Mの左端に位置する素子領域121Aには、前記電極パッド100Tと同様な試験用電極パッド100uが、また各行1~Nの右端に位置する素子領域121Nには同様な試験用電極パッド100vが、前記電極パッド100uに対応して形成されている。前記電極パッド100uおよび100vは、複数形成される前記配線パタ―ン24Fwおよび25Fwに対応して試験用端子群100Uおよび試験用端子群100Vを形成する。本実施形態では各行1~Mにおいて、前記試験用端子群100Uを構成する各々の電極バッド100uに対応の第1のプローブ1を当接させ、また試験用端子群100Vを構成する各々の電極パッド100vに対応の第2のプローブ2を当接させ、前記試験用端子群100Uから試験信号および領域選択信号を、電源電圧やクロック信号などと共に供給し、前記試験用端子群100Vにおいて試験信号を検出する。その際、前記領域選択信号により、図14中に矢印で示したように素子領域121A、121B,121C121Nを左から右へ、順次走査しながら選択することにより、各行1~Mにおいてこれらの素子領域を左から右に向かって順次試験することが可能となる。図15は、前記図14の平面図のうち、図16に示す単一のコアを含む素子領域、例えば素子領域121Aを、図16中、線E-E’に沿った断面で示す断面図である。図15を参照するに、本実施形態ではAl電極パッド29Fおよび29Gが、前記電極パッド100uあるいは100vの直下において前記層間絶縁膜28上に形成されており、前記電極パッド29Fは図13におけると同様な多数のビアプラグ30pを介して前記層間絶縁膜28中に形成されたAlビアプラグ28Fを介して、前記層間絶縁膜27中に形成されたAl配線パタ―ン27Fwに電気的に接続される。一方前記Al配線パタ―ン27Fwは前記耐湿膜26を貫通するビアプラグ27Fpを介して前記層間絶縁膜25中に形成されたCu配線パタ―ン25Fwに電気的に接続される。前記Cu配線パタ―ン25Fwは前記Cu配線パタ―ン24Fwに、前記層間絶縁膜25中に形成されたCuビアプラグ25Fpを介して電気的に接続される。なお図14における素子領域121の走査は、図示の配列において右端から左端に向けて行ってもよいことは明らかである。かかる構成によれば、前記試験用端子群100Uあるいは100Vを介して、前記内部回路ICBの一部を構成するトランジスタTrBにアクセスすることが可能である。[第4の実施形態]ところで先に説明した図14の平面図で示される半導体装置100Gは、以下の図17の平面図に示す半導体ウェハ10のうち、一つのレチクルで露光される範囲を示す一つのレチクル領域10Retに対応している。そこで、図14の走査を図17において矢印で示すようにウェハ10の全体にわたり実行することにより、個々のマルチコアあるいは単一コア構成の半導体装置をダイシング前の状態において効率的に試験することが可能である。このような試験では、各行において走査の起点となる左端のレチクル領域10Retの左端の素子領域の左端と、走査の終点となる右端のレチクル領域10Retの素子領域121の右端とに、図14および図15で示したような試験用端子群100Uおよび100Vをそれぞれ形成し、前記試験用端子群100Uに第1のプローブ1から試験信号および選択信号を電源電圧やクロック信号などとともに供給し、前記試験用端子群100Vにおいて第2のプローブ2を使って試験信号を検出する。なお図17における素子領域121の走査は、図示の配列において右端から左端に向けて行ってもよいことは明らかである。また図17の試験は、必ずしも各行ごとに行う必要はなく、それぞれの行に対応した第1および第2のプローブ1,2を形成しておくことにより、全ての行について一括して実行することも可能である。[第5の実施形態]図18は、第5の実施形態による半導体装置100Hの構成を示す平面図である。図18を参照するに本実施形態では単一のシリコン基板20上に例えば図1Cに示す、各々外側シールリング21G1および内側シールリング21G2を有する単一コアICよりなる素子領域121A,121Bが例えば2行4列構成で配列されており、各々の素子領域121A,121Bには、左端に前記電極パッド100Tと同様な試験用端子群100Uが、また右端に同様な試験用端子群100Vが形成されている。かかる構成によれば、例えば図14あるいは図17に示すように行列状に配列した素子領域121A,121Bを、行方向に順次選択しながら試験を行う場合、途中に不良の素子領域があっても、各行において左端の素子領域121Aの試験用端子群100Uに第1のプローブ1を当接し、第2のプローブ2を当該不良の素子領域の手前の素子領域の試験用端子群100Vに当接することにより、前記素子領域121Aから見て前記不良の素子領域より手前の素子領域について、所望の試験を行うことが可能となる。また前記第1のプローブ1を前記不良素子領域の次の素子領域の試験用端子群100Uに当接させ、前記第2のプローブ2を前記右端の素子領域の試験用端子群100Vに当接させることにより、前記不良素子領域よりも後ろの素子領域について、所望の試験を順次行うことが可能となる。[第6の実施形態]図19は、第6の実施形態による半導体装置100Iのうち、一つの素子領域、例えば図18のような配列における左端の素子領域121Dを示す平面図である。図19を参照するに本実施形態では素子領域121Dには左端に試験用端子群100Uが、また右端に試験用端子群100Vが形成されているが、前記試験用端子群100Uは選択信号SELが供給される電極パッド100uaを含んでおり、また前記試験用端子群100Vは、前記選択信号SELを出力する電極パッド100vaを含んでいる。さらに前記試験用端子群100Vは、選択信号SELを供給される電極パッド100vbを含んでおり、試験用端子群100Uは前記選択信号SELを出力する電極パッド100ubを含んでいる。さらに図19の素子領域121Dには、前記電極パッド100uaに供給された選択信号SELを前記電極パッド100vaあるいは100ubに供給するスイッチ20SWが形成されており、前記スイッチ20SWが第1の状態にあるときには前記電極パッド100uaに供給された選択信号SELがそのまま電極パッド100vaに送られるのに対し、前記スイッチ20SWが第2の状態にあるときには前記電極パッド100uaに供給された選択信号SELが電極パッド100ubに送られる。このようなスイッチ20SWを図18の配列の左端の素子領域121Dに形成し、かつ前記スイッチ20SWの状態を前記第2の状態に設定することにより、図20Aに示すように素子領域の試験の際に例えば左から右に向かってなされる走査の向きを配列の右端で右から左へと反転させることが可能になる。この場合、各行におけるレチクル領域10RETの配列の例えば右端に図20Bに示すような、基台4上に前記プローブ1およびプローブ2を固定した構成のプローブ装置3を当接させることにより、当該配列の右端と左端にプローブ1およびプローブ2を当接させずとも、所望の試験を行うことが可能となる。このような構成は、特に図2あるいは図20Aに示したようにウェハ上における素子領域の配列の列数、従ってプローブ1とプローブ2の間隔が、その行位置によって変化するような場合に特に有用である。[第7の実施形態]図21Aは、第7の実施形態によるマルチコア半導体装置100Jの試験方法を説明する図である。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。図21Aを参照するに、本実施形態によるマルチコア半導体装置100Jでは、単一のシリコン基板20上に図1Cに示す、各々外側シールリング21G1および内側シールリング21G2を有する単一コアICを含む素子領域121A,121B、121C,121Dが例えば4行4列構成で配列されており、前記素子領域121Aが素子領域121Bおよび121Dと隣接し、先に図4などで説明した配線パタ―ン21Xあるいは21Yにより相互に接続されている。また前記半導体集積回路装置20Cが素子領域121Bおよび21Dと隣接し、同様に配線パタ―ン21X,21Yなどにより相互に接続されている。素子領域121Aと121Cとは対角関係にあり、配線パタ―ン21X,21Yによる相互接続は形成されていない。また素子領域121Bと121Dも対角関係にあり、配線パタ―ン21X,21Yによる相互接続は形成されていない。本実施形態では前記試験用端子群100Uは、素子領域121Aの、図中において右端側にのみ形成され、一方試験用端子群100Vは前記素子領域121Bの、図中において左端側にのみ形成されている。すなわち試験用端子群100Uと試験用端子群100Vは前記シリコン基板20上において、間に介在するスクライブ領域20Lに対応する領域を挟んで対向している。このような構成のマルチコア半導体装置100Jでは、試験が前記試験用端子群100Uを使って開始され、素子領域121A,121B,121C,121Dが順次選択され試験される。また本実施形態では、試験結果を示す試験信号が、前記素子領域10Dに形成されている試験用端子群100Vにより検出される。このように本実施形態によるマルチコア半導体集積回路装置100Jでは、前記試験用端子群100Uと試験用端子群100Vの位置関係が変化することがない。このため本実施形態では、図21Bに示すように、基台4上に前記試験用端子群100Uに対応したプローブ電極1と試験用端子群100Vに対応したプローブ電極2とを形成したプローブ装置4を使って図21Aの試験を簡単に実行することが可能となる。以上の説明では、層間絶縁膜21~29がTEOSを原料としたシリコン酸化膜であるとしたが、上記各実施形態はこれらの特定の材料に限定されるものではなく、例えばいわゆるLow-K材料など、他の絶縁膜を使うことも可能である。さらに上記の説明では層間絶縁膜21~25中に形成される配線層をCuにより形成し、層間絶縁膜27~29に形成される配線層をAlにより形成しているが、上記各実施形態はこれら特定の構成に限定されるものではなく、全ての配線層をCuにより形成し、あるいは全ての配線層をAlにより形成することが可能であり、またその他の配線材料、例えばWタングステンなどを必使うことも可能である。以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形変更が可能である。"