リフレッシュ期間で周期的に発生するパルスを含む第1のイネーブルパルス及び第1のローアドレスの全てのビットに対するカウントが終了する時点で発生するパルスを含む第2のイネーブルパルスを生成するイネーブルパルス生成部と、前記第1のイネーブルパルスに同期して、前記第1のローアドレスをラッチして第1のラッチアドレスを生成する第1のアドレスラッチと、前記第2のイネーブルパルスに同期して第2のローアドレスをラッチして第2のラッチアドレス及び第3のラッチアドレスを生成する第2のアドレスラッチと、を備えることを特徴とするリフレッシュ回路。前記イネーブルパルス生成部が、予め設定された組み合わせのビットで構成された前記第1のローアドレスが入力される場合、イネーブルされる制御信号を生成する制御信号生成部と、前記制御信号、内部アクティブパルス、及び内部プリチャージパルスに応じて、前記第1のイネーブルパルス及び第2のイネーブルパルスを出力するイネーブルパルス出力部と、を備えることを特徴とする請求項1に記載のリフレッシュ回路。前記制御信号生成部が、バンクをアクティブするために発生するバンクアクティブパルス及び前記リフレッシュ期間で発生するリフレッシュパルスに応じてラッチ信号を生成するラッチ信号生成部と、前記第1のローアドレスに含まれたビットのカウントが終了したか否かを感知して感知信号を生成するカウント感知部と、前記ラッチ信号及び前記感知信号に応じて、前記制御信号を出力する論理素子と、を備えることを特徴とする請求項2に記載のリフレッシュ回路。前記イネーブルパルス出力部が、前記リフレッシュ期間で周期的に発生するパルスを含む内部アクティブパルス及び内部プリチャージパルスに応じて、前記第1のイネーブルパルスを生成する第1の論理素子と、前記制御信号がイネーブルされる場合、前記内部アクティブパルス及び前記内部プリチャージパルスに応じて、前記第2のイネーブルパルスを生成する第2の論理素子と、を備えることを特徴とする請求項2に記載のリフレッシュ回路。前記第1のアドレスラッチが、前記第1のイネーブルパルスのパルスが入力される時点で前記第1のローアドレスをラッチして前記第1のラッチアドレスに出力されることを特徴とする請求項1に記載のリフレッシュ回路。前記第2のアドレスラッチが、前記第2のイネーブルパルスのパルスが入力される時点で前記第2のローアドレスをラッチして前記第2のラッチアドレス及び第3のラッチアドレスに出力されることを特徴とする請求項1に記載のリフレッシュ回路。前記第1のラッチアドレスをデコードしてマット選択信号を生成する第1のアドレスデコーダと、前記第2のラッチアドレスをデコードしてメインワードライン選択信号を生成し、前記第3のラッチアドレスをデコードしてサブワードライン選択信号を生成する第2のアドレスデコーダと、を備えることを特徴とする請求項1に記載のリフレッシュ回路。前記マット選択信号に応じてマットを活性化するためのマット信号をイネーブルさせるマット信号生成部と、前記メインワードライン選択信号に応じてメインワードラインを活性化するためのメインワードライン信号をイネーブルさせるメインワードライン信号生成部と、前記サブワードライン選択信号に応じてサブワードラインを活性化するためのサブワードライン信号をイネーブルさせるサブワードライン信号生成部と、をさらに備えることを特徴とする請求項7に記載のリフレッシュ回路。前記第1のラッチアドレスをデコードしてメインワードライン選択信号を生成する第1のアドレスデコーダと、前記第2のラッチアドレスをデコードしてマット選択信号を生成し、前記第3のラッチアドレスをデコードしてサブワードライン選択信号を生成する第2のアドレスデコーダと、をさらに備えることを特徴とする請求項1に記載のリフレッシュ回路。前記メインワードライン選択信号に応じてメインワードラインを活性化するためのメインワードライン信号をイネーブルさせるメインワードライン信号生成部と、前記マット選択信号に応じてマットを活性化するためのマット信号をイネーブルさせるマット信号生成部と、前記サブワードライン選択信号に応じてサブワードラインを活性化するためのサブワードライン信号をイネーブルさせるサブワードライン信号生成部と、をさらに備えることを特徴とする請求項9に記載のリフレッシュ回路。前記第1のラッチアドレスをデコードしてサブワードライン選択信号を生成する第1のアドレスデコーダと、前記第2のラッチアドレスをデコードしてメインワードライン選択信号を生成し、前記第3のラッチアドレスをデコードしてマット選択信号を生成する第2のアドレスデコーダと、をさらに備えることを特徴とする請求項1に記載のリフレッシュ回路。前記サブワードライン選択信号に応じてサブワードラインを活性化するためのサブワードライン信号をイネーブルさせるサブワードライン信号生成部と、前記メインワードライン選択信号に応じてメインワードラインを活性化するためのメインワードライン信号をイネーブルさせるメインワードライン信号生成部と、前記マット選択信号に応じてマットを活性化するためのマット信号をイネーブルさせるマット信号生成部と、をさらに備えることを特徴とする請求項11に記載のリフレッシュ回路。リフレッシュ期間で周期的に発生するパルスを含む第1のイネーブルパルスに応じて第1のローアドレスをラッチして第1のラッチアドレスを生成する第1のアドレスラッチと、前記第1のローアドレスの全てのビットに対するカウントが終了する時点で発生するパルスを含む第2のイネーブルパルスに応じて第2のローアドレスをラッチして第2のラッチアドレス及び第3のラッチアドレスを生成する第2のアドレスラッチと、前記第1のラッチアドレスをデコードしてマット選択信号を生成する第1のアドレスデコーダと、前記第2のラッチアドレスをデコードしてメインワードライン選択信号を生成し、前記第3のラッチアドレスをデコードしてサブワードライン選択信号を生成する第2のアドレスデコーダと、を備えることを特徴とするリフレッシュ回路。前記マット選択信号に応じてマットを活性化するためのマット信号をイネーブルさせるマット信号生成部と、前記メインワードライン選択信号に応じてメインワードラインを活性化するためのメインワードライン信号をイネーブルさせるメインワードライン信号生成部と、前記サブワードライン選択信号に応じてサブワードラインを活性化するためのサブワードライン信号をイネーブルさせるサブワードライン信号生成部と、をさらに備えることを特徴とする請求項13に記載のリフレッシュ回路。リフレッシュ期間で周期的に発生するパルスを含む第1のイネーブルパルスに応じて第1のローアドレスをラッチして第1のラッチアドレスを生成する第1のアドレスラッチと、前記第1のローアドレスの全てのビットに対するカウントが終了する時点で発生するパルスを含む第2のイネーブルパルスに応じて第2のローアドレスをラッチして第2のラッチアドレス及び第3のラッチアドレスを生成する第2のアドレスラッチと、前記第1のラッチアドレスをデコードしてメインワードライン選択信号を生成する第1のアドレスデコーダと、前記第2のラッチアドレスをデコードしてマット選択信号を生成し、前記第3のラッチアドレスをデコードしてサブワードライン選択信号を生成する第2のアドレスデコーダと、を備えることを特徴とするリフレッシュ回路。前記メインワードライン選択信号に応じてメインワードラインを活性化するためのメインワードライン信号をイネーブルさせるメインワードライン信号生成部と、前記マット選択信号に応じてマットを活性化するためのマット信号をイネーブルさせるマット信号生成部と、前記サブワードライン選択信号に応じてサブワードラインを活性化するためのサブワードライン信号をイネーブルさせるサブワードライン信号生成部と、をさらに備えることを特徴とする請求項15に記載のリフレッシュ回路。リフレッシュ期間で周期的に発生するパルスを含む第1のイネーブルパルスに応じて第1のローアドレスをラッチして第1のラッチアドレスを生成する第1のアドレスラッチと、前記第1のローアドレスの全てのビットに対するカウントが終了する時点で発生するパルスを含む第2のイネーブルパルスに応じて第2のローアドレスをラッチして第2のラッチアドレス及び第3のラッチアドレスを生成する第2のアドレスラッチと、前記第1のラッチアドレスをデコードしてサブワードライン選択信号を生成する第1のアドレスデコーダと、前記第2のラッチアドレスをデコードしてメインワードライン選択信号を生成し、前記第3のラッチアドレスをデコードしてマット選択信号を生成する第2のアドレスデコーダと、を備えることを特徴とするリフレッシュ回路。前記サブワードライン選択信号に応じてサブワードラインを活性化するためのサブワードライン信号をイネーブルさせるサブワードライン信号生成部と、前記メインワードライン選択信号に応じてメインワードラインを活性化するためのメインワードライン信号をイネーブルさせるメインワードライン信号生成部と、前記マット選択信号に応じてマットを活性化するためのマット信号をイネーブルさせるマット信号生成部と、をさらに備えることを特徴とする請求項17に記載のリフレッシュ回路。本発明は、上記のような従来技術の問題を解決するために提案されたものであって、その目的は、所定レベルを維持するローアドレスが不要にラッチされないようにすることにより、リフレッシュ動作時に消費される電流を減少できるようにしたリフレッシュ回路を提供することにある。そこで、上記の目的を達成するための本発明に係るリフレッシュ回路は、リフレッシュ期間で周期的に発生するパルスを含む第1のイネーブルパルス及び第1のローアドレスの全てのビットに対するカウントが終了する時点で発生するパルスを含む第2のイネーブルパルスを生成するイネーブルパルス生成部と、前記第1のイネーブルパルスに同期して、前記第1のローアドレスをラッチして第1のラッチアドレスを生成する第1のアドレスラッチと、前記第2のイネーブルパルスに同期して第2のローアドレスをラッチして第2のラッチアドレス及び第3のラッチアドレスを生成する第2のアドレスラッチと、を備えることを特徴とする。また、上記の目的を達成するための本発明に係るリフレッシュ回路は、リフレッシュ期間で周期的に発生するパルスを含む第1のイネーブルパルスに応じて第1のローアドレスをラッチして第1のラッチアドレスを生成する第1のアドレスラッチと、前記第1のローアドレスの全てのビットに対するカウントが終了する時点で発生するパルスを含む第2のイネーブルパルスに応じて第2のローアドレスをラッチして第2のラッチアドレス及び第3のラッチアドレスを生成する第2のアドレスラッチと、前記第1のラッチアドレスをデコードしてマット選択信号を生成する第1のアドレスデコーダと、前記第2のラッチアドレスをデコードしてメインワードライン選択信号を生成し、前記第3のラッチアドレスをデコードしてサブワードライン選択信号を生成する第2のアドレスデコーダと、を備えることを特徴とする。さらに、上記の目的を達成するための本発明に係るリフレッシュ回路は、リフレッシュ期間で周期的に発生するパルスを含む第1のイネーブルパルスに応じて第1のローアドレスをラッチして第1のラッチアドレスを生成する第1のアドレスラッチと、前記第1のローアドレスの全てのビットに対するカウントが終了する時点で発生するパルスを含む第2のイネーブルパルスに応じて第2のローアドレスをラッチして第2のラッチアドレス及び第3のラッチアドレスを生成する第2のアドレスラッチと、前記第1のラッチアドレスをデコードしてメインワードライン選択信号を生成する第1のアドレスデコーダと、前記第2のラッチアドレスをデコードしてマット選択信号を生成し、前記第3のラッチアドレスをデコードしてサブワードライン選択信号を生成する第2のアドレスデコーダと、を備えることを特徴とする。さらに、上記の目的を達成するための本発明に係るリフレッシュ回路は、リフレッシュ期間で周期的に発生するパルスを含む第1のイネーブルパルスに応じて第1のローアドレスをラッチして第1のラッチアドレスを生成する第1のアドレスラッチと、前記第1のローアドレスの全てのビットに対するカウントが終了する時点で発生するパルスを含む第2のイネーブルパルスに応じて第2のローアドレスをラッチして第2のラッチアドレス及び第3のラッチアドレスを生成する第2のアドレスラッチと、前記第1のラッチアドレスをデコードしてサブワードライン選択信号を生成する第1のアドレスデコーダと、前記第2のラッチアドレスをデコードしてメインワードライン選択信号を生成し、前記第3のラッチアドレスをデコードしてマット選択信号を生成する第2のアドレスデコーダと、を備えることを特徴とする。本発明によると、所定レベルを維持するローアドレスが不要にラッチされないようにすることにより、リフレッシュ動作時に消費される電流を減少することができる。以下、実施形態によって本発明をより詳細に説明する。これらの実施形態は、単に本発明を例示するためのものであり、本発明の権利保護範囲がこれら実施形態によって制限されるものではない。図1は、本発明の一実施形態に係るリフレッシュ回路の構成を示したブロック図である。同図に示すように、本実施形態に係るリフレッシュ回路は、アドレスカウンタ11と、イネーブルパルス生成部12と、第1のアドレスラッチ13と、第2のアドレスラッチ14と、第1のアドレスデコーダ15と、第2のアドレスデコーダ16と、マット信号生成部17と、メインワードライン信号生成部18と、サブワードライン信号生成部19と、で構成される。アドレスカウンタ11は、開示信号STRがイネーブルされる場合、5ビットの第1のローアドレスRAX<1:5>及び9ビットの第2のローアドレスRAX<6:14>をカウントする。アドレスカウンタ11の具体的な構成は図2を参考して後述する。イネーブルパルス生成部12は、リフレッシュ期間で周期的に発生するパルスを含む第1のイネーブルパルスENP1と、第1のローアドレスRAX<1:5>の全てのビットに対するカウントが終了する時点で発生するパルスを含む第2のイネーブルパルスENP2とを生成する。イネーブルパルス生成部12の具体的な構成は図3を参考して後述する。第1のアドレスラッチ13は、第1のイネーブルパルスENP1のパルスが入力される時点で第1のローアドレスRAX<1:5>をラッチして、5ビットの第1のラッチアドレスBAX<1:5>を出力する。第2のアドレスラッチ14は、第2のイネーブルパルスENP2のパルスが入力される時点で第2のローアドレスRAX<6:14>をラッチして、第2のラッチアドレスBAX<6:11>及び第3のラッチアドレスBAX<12:14>を出力する。第1のアドレスデコーダ15は、第1のラッチアドレスBAX<1:5>をデコードして、4ビットの第1のマット選択信号MATS1<1:4>及び8ビットの第2のマット選択信号MATS2<1:8>を生成する。第2のアドレスデコーダ16は、第2のラッチアドレスBAX<6:11>をデコードして、各々4ビットで構成された第1のメインワードライン選択信号MWLS1<1:4>と、第2のメインワードライン選択信号MWLS2<1:4>と、第3のメインワードライン選択信号MWLS3<1:4>とを生成する。また、第2のアドレスデコーダ16は、第3のラッチアドレスBAX<12:14>をデコードして、4ビットで構成された第1のサブワードライン選択信号FXS1<1:4>及び2ビットで構成された第2のサブワードライン選択信号FXS2<1:2>を生成する。マット信号生成部17は、第1のマット選択信号MATS1<1:4>及び第2のマット選択信号MATS2<1:8>のレベル組み合わせによって選択的にイネーブルされる第1のマット信号ないし第32のマット信号MAT<1:32>を生成する。メインワードライン信号生成部18は、第1のメインワードライン選択信号MWLS1<1:4>と、第2のメインワードライン選択信号MWLS2<1:4>と、第3のメインワードライン選択信号MWLS3<1:4>と、のレベル組み合わせによって選択的にイネーブルされる第1のメインワードライン信号ないし第64のメインワードライン信号MWL<1:64>を生成する。サブワードライン信号生成部19は、第1のサブワードライン選択信号FXS1<1:4>及び第2のサブワードライン選択信号FXS2<1:2>のレベル組み合わせによって選択的にイネーブルされる第1のサブワードライン信号ないし第8のサブワードライン信号FX<1:8>を生成する。図2に示すように、アドレスカウンタ11は、第1のカウンタないし第14のカウンタ1101~1114で構成されて、全てロジックローレベルに初期化された第1のローアドレスRAX<1:5>及び第2のローアドレスRAX<6:14>を、全てロジックハイレベルになるまで1ビットずつカウントする。第1のローアドレスRAX<1:5>は下位ビットで構成され、第2のローアドレスRAX<6:14>は上位ビットで構成されるので、第1のローアドレスRAX<1:5>が全てロジックハイレベルにカウントされる度に第2のローアドレスRAX<6:14>が1ビットずつアップカウントされる。第1のカウンタ1101は、セルフリフレッシュコマンドまたはオートリフレッシュコマンドによってロジックハイレベルにイネーブルされる開示信号STRにより駆動される。図3に示すように、イネーブルパルス生成部12は、制御信号生成部121及びイネーブルパルス出力部122で構成される。制御信号生成部121は、全てのビットがハイレベルにカウントされた第1のローアドレスRAX<1:5>が入力される場合、ロジックローレベルにイネーブルされる感知信号DETBを生成するカウント感知部123と、バンクアクティブパルスBKACTPB及びリフレッシュパルスREFPを受信して、リフレッシュ期間でロジックハイレベルを維持するラッチ信号LATを生成するラッチ信号生成部124と、リフレッシュ期間でロジックハイレベルのラッチ信号LATが入力された状態で感知信号DETBがロジックローレベルにイネーブルされる場合、ロジックハイレベルにイネーブルされる制御信号CTRを生成するNANDゲートND11と、で構成される。イネーブルパルス出力部122は、NANDゲートND12、ND13で構成される。イネーブルパルス出力部122は、内部アクティブパルスIACTP及び内部プリチャージパルスIPCGPによって周期的に発生するパルスを含む第1のイネーブルパルスENP1を生成する。また、イネーブルパルス出力部122は、ロジックローレベルにディセーブルされた制御信号CTRが入力される場合、ロジックハイレベルの第2のイネーブルパルスENP2を生成し、ロジックハイレベルにイネーブルされた制御信号CTRが入力される場合、内部アクティブパルスIACTP及び内部プリチャージパルスIPCGPによって発生するパルスを含む第2のイネーブルパルスENP2を生成する。バンクアクティブパルスBKACTPBと、リフレッシュパルスREFPと、内部アクティブパルスIACTPと、内部プリチャージパルスIPCGPとは、リフレッシュ期間で各々予め設定された周期を有するパルスを含むパルス信号である。以上で説明したリフレッシュ回路は、それぞれのバンクが64個のマットを含み、それぞれのマットは、512個のローrowラインで構成された半導体メモリ装置に適用され得る。マット、メインワードライン、及びサブワードラインの数は、実施形態によって多様に設定することができる。以下、図4を参考して、図3に示されたイネーブルパルス生成部12の動作を具体的に説明すれば、次のとおりである。リフレッシュコマンドREF_CMD、セルフリフレッシュコマンドまたはオートリフレッシュコマンドを含むによってロジックハイレベルにイネーブルされる開示信号STRが入力されると、アドレスカウンタ11は、全てロジックローレベルに初期化された第1のローアドレスRAX<1:5>及び第2のローアドレスRAX<6:14>を全てロジックハイレベルになるまで1ビットずつカウントする。このとき、ラッチ信号LATは、バンクアクティブパルスBKACTPB及びリフレッシュパルスREFPによってリフレッシュ期間でロジックハイレベルに生成され、感知信号DETBは、第1のローアドレスRAX<1:5>が全てロジックハイレベルにカウントされる時点から所定期間の間ロジックローレベルにイネーブルされる。このように生成されたラッチ信号LAT及び感知信号DETBによって制御信号CTRは、感知信号DETBがロジックローレベルにイネーブルされる期間でロジックハイレベルにイネーブルされる。したがって、イネーブルパルス生成部12で生成される第2のイネーブルパルスENP2は、第1のローアドレスRAX<1:5>の全てのビットに対するカウントが終了する時点で内部アクティブパルスIACTP及び内部プリチャージパルスIPCGPに同期して発生するパルスを含む。一方、第1のイネーブルパルスENP1は、内部アクティブパルスIACTP及び内部プリチャージパルスIPCGPに同期してリフレッシュ期間で予め設定された周期で発生するパルスを含む。以上で説明したように、イネーブルパルス生成部12で生成された第2のイネーブルパルスENP2によって第2のアドレスラッチ14は、第1のローアドレスRAX<1:5>の全てのビットに対するカウントが終了するときのみに第2のローアドレスRAX<6:14>をラッチして、第2のラッチアドレスBAX<6:11>及び第3のラッチアドレスBAX<12:14>を出力する。すなわち、メインワードライン及びサブワードラインを活性化するための第2のローアドレスRAX<6:14>がカウントされることなく、所定レベルを維持する場合、第2のローアドレスRAX<6:14>をラッチして第2のラッチアドレスBAX<6:11>及び第3のラッチアドレスBAX<12:14>に出力しない。したがって、本実施形態のリフレッシュ回路を適用する場合、所定レベルを維持する第2のローアドレスRAX<6:14>をラッチすることにより発生する不要な電流消費が除去される。図5は、本発明の他の実施形態に係るリフレッシュ回路の構成を示したブロック図である。同図に示すように、本実施形態に係るリフレッシュ回路は、アドレスカウンタ21と、イネーブルパルス生成部22と、第1のアドレスラッチ23と、第2のアドレスラッチ24と、第1のアドレスデコーダ25と、第2のアドレスデコーダ26と、メインワードライン信号生成部27と、マット信号生成部28と、サブワードライン信号生成部29と、で構成される。アドレスカウンタ21は、開示信号STRがイネーブルされる場合、6ビットの第1のローアドレスRAX<1:6>及び8ビットの第2のローアドレスRAX<7:14>をカウントする。イネーブルパルス生成部22は、リフレッシュ期間で周期的に発生するパルスを含む第1のイネーブルパルスENP1と、第1のローアドレスRAX<1:6>の全てのビットに対するカウントが終了する時点で発生するパルスを含む第2のイネーブルパルスENP2とを生成する。第1のアドレスラッチ23は、第1のイネーブルパルスENP1のパルスが入力される時点で第1のローアドレスRAX<1:6>をラッチして、6ビットの第1のラッチアドレスBAX<1:6>を出力する。第2のアドレスラッチ24は、第2のイネーブルパルスENP2のパルスが入力される時点で第2のローアドレスRAX<7:14>をラッチして、第2のラッチアドレスBAX<7:11>及び第3のラッチアドレスBAX<12:14>を出力する。第1のアドレスデコーダ25は、第1のラッチアドレスBAX<1:6>をデコードして、各々4ビットで構成された第1のメインワードライン選択信号MWLS1<1:4>と、第2のメインワードライン選択信号MWLS2<1:4>と、第3のメインワードライン選択信号MWLS3<1:4>と、を生成する。第2のアドレスデコーダ26は、第2のラッチアドレスBAX<7:11>をデコードして、4ビットの第1のマット選択信号MATS1<1:4>及び8ビットの第2のマット選択信号MATS2<1:8>を生成する。また、第2のアドレスデコーダ26は、第3のラッチアドレスBAX<12:14>をデコードして、4ビットで構成された第1のサブワードライン選択信号FXS1<1:4>及び2ビットで構成された第2のサブワードライン選択信号FXS2<1:2>を生成する。メインワードライン信号生成部27は、第1のメインワードライン選択信号MWLS1<1:4>と、第2のメインワードライン選択信号MWLS2<1:4>と、第3のメインワードライン選択信号MWLS3<1:4>と、のレベル組み合わせによって選択的にイネーブルされる第1のメインワードライン信号ないし第64のメインワードライン信号MWL<1:64>を生成する。マット信号生成部28は、第1のマット選択信号MATS1<1:4>及び第2のマット選択信号MATS2<1:8>のレベル組み合わせによって選択的にイネーブルされる第1のマット信号ないし第32のマット信号MAT<1:32>を生成する。サブワードライン信号生成部29は、第1のサブワードライン選択信号FXS1<1:4>及び第2のサブワードライン選択信号FXS2<1:2>のレベル組み合わせによって選択的にイネーブルされる第1のサブワードラインないし第8のサブワードライン信号FX<1:8>を生成する。以上で説明した構成のリフレッシュ回路は、マット及びサブワードラインを固定させ、全てのメインワードラインを順次活性化させる方式でリフレッシュを行う半導体メモリ装置に適用することができる。このような構成のリフレッシュ回路は、マット及びサブワードラインを活性化するための第2のローアドレスRAX<7:14>がカウントされることなく、所定レベルを維持する場合、第2のローアドレスRAX<7:14>をラッチして第2のラッチアドレスBAX<7:11>及び第3のラッチアドレスBAX<12:14>に出力しない。したがって、本実施形態のリフレッシュ回路を適用する場合、所定レベルを維持する第2のローアドレスRAX<7:14>をラッチすることにより発生する不要な電流消費が除去される。図6は、本発明の他の実施形態に係るリフレッシュ回路の構成を示したブロック図である。同図に示すように、本実施形態に係るリフレッシュ回路は、アドレスカウンタ31と、イネーブルパルス生成部32と、第1のアドレスラッチ33と、第2のアドレスラッチ34と、第1のアドレスデコーダ35と、第2のアドレスデコーダ36と、サブワードライン信号生成部37と、メインワードライン信号生成部38と、マット信号生成部39とで構成される。アドレスカウンタ31は、開示信号STRがイネーブルされる場合、3ビットの第1のローアドレスRAX<1:3>及び11ビットの第2のローアドレスRAX<4:14>をカウントする。イネーブルパルス生成部32は、リフレッシュ期間で周期的に発生するパルスを含む第1のイネーブルパルスENP1と、第1のローアドレスRAX<1:6>の全てのビットに対するカウントが終了する時点で発生するパルスを含む第2のイネーブルパルスENP2とを生成する。第1のアドレスラッチ33は、第1のイネーブルパルスENP1のパルスが入力される時点で第1のローアドレスRAX<1:3>をラッチして、3ビットの第1のラッチアドレスBAX<1:3>を出力する。第2のアドレスラッチ34は、第2のイネーブルパルスENP2のパルスが入力される時点で第2のローアドレスRAX<4:14>をラッチして、6ビットの第2のラッチアドレスBAX<4:9>及び5ビットの第3のラッチアドレスBAX<10:14>を出力する。第1のアドレスデコーダ35は、第1のラッチアドレスBAX<1:3>をデコードして、4ビットで構成された第1のサブワードライン選択信号FXS1<1:4>及び2ビットで構成された第2のサブワードライン選択信号FXS2<1:2>を生成する。第2のアドレスデコーダ36は、第2のラッチアドレスBAX<4:9>をデコードして、各々4ビットで構成された第1のメインワードライン選択信号MWLS1<1:4>と、第2のメインワードライン選択信号MWLS2<1:4>と、第3のメインワードライン選択信号MWLS3<1:4>と、を生成する。第2のアドレスデコーダ36は、第3のラッチアドレスBAX<10:14>をデコードして、4ビットの第1のマット選択信号MATS1<1:4>及び8ビットの第2のマット選択信号MATS2<1:8>を生成する。サブワードライン信号生成部37は、第1のサブワードライン選択信号FXS1<1:4>及び第2のサブワードライン選択信号FXS2<1:2>のレベル組み合わせによって選択的にイネーブルされる第1のサブワードライン信号ないし第8のサブワードライン信号FX<1:8>を生成する。メインワードライン信号生成部38は、第1のメインワードライン選択信号MWLS1<1:4>と、第2のメインワードライン選択信号MWLS2<1:4>と、第3のメインワードライン選択信号MWLS3<1:4>と、のレベル組み合わせによって選択的にイネーブルされる第1のメインワードライン信号ないし第64のメインワードライン信号MWL<1:64>を生成する。マット信号生成部39は、第1のマット選択信号MATS1<1:4>及び第2のマット選択信号MATS2<1:8>のレベル組み合わせによって選択的にイネーブルされる第1のマット信号ないし第32のマット信号MAT<1:32>を生成する。以上で説明した構成のリフレッシュ回路は、マット及びメインワードラインを固定させ、全てのサブワードラインを順次活性化させる方式でリフレッシュを行う半導体メモリ装置に適用することができる。このような構成のリフレッシュ回路は、マット及びメインワードラインを活性化するための第2のローアドレスRAX<4:14>がカウントされることなく、所定レベルを維持する場合、第2のローアドレスRAX<4:14>をラッチして第2のラッチアドレスBAX<4:9>及び第3のラッチアドレスBAX<10:14>に出力しない。したがって、本実施形態のリフレッシュ回路を適用する場合、所定レベルを維持する第2のローアドレスRAX<4:14>をラッチすることにより発生する不要な電流消費が除去される。