集積フィンベース電界効果トランジスタFinFETを含む装置であって、バルク領域と、前記バルク領域の第1の部分内に配置される、複数の実質的に平行な浅溝アイソレーションSTI領域と、前記バルク領域の第2の部分において、前記複数のSTI領域のうち隣接する領域間にそれぞれ配置される、複数のソース領域およびドレイン領域と、前記複数のSTI領域に実質的に垂直に配置される複数のフィン領域であって、前記複数のSTI領域の一部の上に配置される第1の部分と、前記複数のソース領域およびドレイン領域の一部の内部に配置される第2の部分とを含む複数のフィン領域と、前記複数のフィン領域のそれぞれの部分の上に配置され、前記複数のSTI領域のそれぞれの上に配置され、前記複数のソース領域およびドレイン領域に隣接する領域から横方向に離れて配置される、複数のゲート領域と、を備える装置。前記複数のフィン領域が、エピタキシャル膜の複数の部分を備える、請求項1に記載の装置。前記複数のフィン領域が、シリコンベース膜の複数の部分を備える、請求項1に記載の装置。前記複数のフィン領域が、ガリウムヒ素膜の複数の部分を備える、請求項1に記載の装置。前記複数のフィン領域が、ダイヤモンドべースの膜の複数の部分を備える、請求項1に記載の装置。前記複数のフィン領域が、カーボンナノチューブの膜の複数の部分を備える、請求項1に記載の装置。集積フィンベース電界効果トランジスタFinFETを製造する方法であって、バルク領域の第1の部分内に複数の浅溝アイソレーションSTI領域をエッチングし、充填することと、複数のソース領域およびドレイン領域のそれぞれが、前記複数のSTI領域のうち隣接する領域間に配置されるように、前記バルク領域の第2の部分内に前記複数のソース領域およびドレイン領域を埋設することと、前記複数のSTI領域の一部の上に配置される第1の部分と、前記複数のソース領域およびドレイン領域の一部内に配置される第2の部分とを含む複数のフィン領域を、前記複数のSTI領域に対して実質的に垂直に配置されるように形成することと、複数のゲート領域を、前記複数のフィン領域のそれぞれの部分の上に配置し、前記複数のSTI領域のそれぞれの上に配置し、前記複数のソース領域およびドレイン領域の隣接する領域から横方向に離れて配置することと、を含む方法。前記複数のフィン領域を形成することは、エピタキシャル膜を堆積し、成長させることを含む、請求項7に記載の方法。前記複数のフィン領域を形成することは、シリコンベース膜を堆積し、成長させることを含む、請求項7に記載の方法。前記複数のフィン領域を形成することは、ガリウムヒ素膜を堆積し、成長させることを含む、請求項7に記載の方法。前記複数のフィン領域を形成することは、ダイヤモンドベースの膜を堆積し、成長させることを含む、請求項7に記載の方法。前記複数のフィン領域を形成することは、カーボンナノチューブ膜を堆積し、成長させることを含む、請求項7に記載の方法。集積回路設計システムによって実行されるときに、前記集積回路設計システムに集積フィンベース電界効果トランジスタFinFETを作成させる複数の実行可能な命令を備えるコンピュータ可読媒体であって、前記集積フィンベース電界効果トランジスタは、バルク領域と、前記バルク領域の第1の部分内に配置される、複数の実質的に平行な浅溝アイソレーションSTI領域と、前記バルク領域の第2の部分において、前記複数のSTI領域のうち隣接する領域間にそれぞれ配置される、複数のソース領域およびドレイン領域と、前記複数のSTI領域に実質的に垂直に配置される複数のフィン領域であって、前記複数のSTI領域の一部の上に配置される第1の部分と、前記複数のソース領域およびドレイン領域の一部の内部に配置される第2の部分とを含む複数のフィン領域と、前記複数のフィン領域のそれぞれの部分の上に配置され、前記複数のSTI領域のそれぞれ1つの上に配置され、前記複数のソース領域およびドレイン領域に隣接する領域から横方向に離れて配置される、複数のゲート領域と、を備える、コンピュータ可読媒体。前記複数のフィン領域が、エピタキシャル膜の複数の部分を備える、請求項13に記載の装置。前記複数のフィン領域が、シリコンベース膜の複数の部分を備える、請求項13に記載の装置。前記複数のフィン領域が、ガリウムヒ素膜の複数の部分を備える、請求項13に記載の装置。前記複数のフィン領域が、ダイヤモンドベースの膜の複数の部分を備える、請求項13に記載の装置。前記複数のフィン領域が、カーボンナノチューブ膜の複数の部分を備える、請求項13に記載の装置。その結果、マルチゲートMOSFETは、複数の表面で複数のゲートを使用し、それによってより効果的にオフ状態漏れ電流を抑制することから、関心が高まっている。さらに、これらのマルチゲートは、オン状態での強化電流、つまり駆動電流も許容する。かかる利点から、電力消費量はより少なくなり、デバイスの性能は強化される。さらに、かかる非平面デバイスは、従来の平面トランジスタよりも小さく、それによってさらに高い電流密度、ひいてはより小さなシステムサイズを可能にしている。開発されたマルチゲートMOSFETの一つはFinFETである。FinFETでは、伝導チャネルが、デバイスの本体として働く薄いシリコンのフィンの回りに配置されている。フィンの寸法が、トランジスタにとって有効なチャネル長を確立する。従来のFinFETは、シリコンオーバインシュレータSOI技法を使用して製造される。しかしながら、かかるデバイスは多くの場合、例えば相対的に大きな外部抵抗だけではなく、弱い熱放散等の熱的特性が乏しい。したがって、改善されたFinFETが望まれている。以下の詳細な説明では、現在請求されている発明の実施形態例を、添付図面を参照して説明する。かかる説明は、本発明の範囲に関して説明するためのものであって、本発明の範囲を限定するものではない。かかる実施形態は、当業者が本発明を実施できるほど十分に詳細に説明され、他の実施形態は本発明の精神または範囲から逸脱することなくいくつかの変形とともに実施し得ることが理解される。集積フィンベース電界効果トランジスタFinFETと、EPIによって画定されるフィンの高さが、浅溝アイソレーションSTI領域を超えた状態で、かかるトランジスタをバルクウェハ上に製造する方法とが提供される。FinFETチャネルは、半導体バルク内のSTI領域上にある。一方、フィンは、STI領域を超えて、半導体バルク内に埋設されるソース領域およびドレイン領域に及ぶ。バルクソース領域およびバルクドレイン領域によって、外部FinFET抵抗の削減が実現される。バルクソース領域およびバルクドレイン領域に及びフィンによって、従来のシリコンオンインシュレータSOIデバイスを超えた熱的特性の改善が実現される。有利なことに、かかるデバイスは、ソース領域およびドレイン領域をバルク内、およびチャネルの近くに配置できることによって、外部抵抗を最小限に抑える。さらに有利なことに、ドープされていないチャネルのエピタキシャルEPIベースのフィンが、浅溝アイソレーションSTI上に配置され、したがってEPI層より低い可変性およびより安定性があるフィン例えばアンダーカットがないによってフィンの高さをより良く制御することができる。さらに有利なことに、かかるデバイスは、バルクソース領域およびバルクドレイン領域からだけではなく、STI層における追加の歪みの導入によっても性能の強化を可能にする。さらに有利なことに、熱放散は、フィンがバルク基板とともにソース領域およびドレイン領域と接続されることによって増加する。例示的な実施形態によれば、FinFETチャンネルは、STIの上に完全に存在することになる。一方、フィンは、STIを超えてバルクソース領域およびバルクドレイン領域に及ぶ。ソース領域およびドレイン領域は、下記の従来のソースおよびドレインの埋設物と、ウェルとを用いて形成することができる。バルクソース領域およびバルクドレイン領域にフィンが及ぶことによって、SOIとは対照的に、従来のバルク技術を使用するものに類似した熱特性の改善が可能になる。FinFETチャネルがSTI上に存在することによって、チャネル領域内のフィンの高さは、STI上に堆積されるEPI層によって決まる。バルクソース領域およびバルクドレイン領域は、外部抵抗を削減するのに役立つ。デバイスアーキテクチャは、チャネルおよびゲートの下方、およびバルクソース領域およびバルクドレイン領域からのSTI層における歪み強化技術に関して柔軟性を含む。図1と、図2から図5とを参照すると、例示的な実施形態に係るFinFET1は、図で十分に示されるように、バルクソース、バルクドレインおよびEPI統合領域3、浅溝アイソレーション4、ゲート電極5、エピタキシャルフィン6、EPI統合7、P型ソース領域およびドレイン領域8、スペーサ9、局所相互接続10、P型バルク基板11、P-ウェル12、N-ウェル13、高K膜14、およびN型ソース領域およびドレイン領域15、シリサイド16、ゲートハードマスク17、およびTEOS領域18を含む。以下、より詳細に説明すると、浅溝アイソレーションSTI領域はバルク内に配置され、ソース領域およびドレイン領域は、隣接するSTI領域間に配置される。フィンは、STI領域に対して実質的に垂直に配置され、当該フィンの一部がSTI領域上に配置され、当該フィンのその他の部分はソース領域およびドレイン領域内に配置される。ゲート電極のそれぞれは、フィンのそれぞれの部分上であって、ソース領域およびドレイン領域から側面方向に離れてつまり、ソース領域およびドレイン領域の上方に位置しないように配置される。以下に説明される処理ステップは、事実上従来と同様であり、したがって当業者には周知である。処理ステップが説明される順序は、必ずしも、かかる処理ステップが実施され得る唯一の順序ではなく、むしろ一例として示されている。図6から図8を参照すると、線2cおよび線2d図1に沿って示されるように、フォトレジスト21は、STIトレンチ22、23を作製するために、バルク11の上に堆積され、エッチングで取り除かれる。図9から図12を参照すると、それぞれ線2cおよび線2dに沿って交互に示されるように、TEOS酸化物24は、堆積された後に、化学機械研磨CMPによって除去される。これによって、STIトレンチがTEOS酸化物24によって充填される。図13を参照すると、P-ウェル12およびN-ウェル13が埋設される。図14および図15を参照すると、それぞれ線2cおよび線2dに沿って示されるように、図の右側に示される順序で、EPI層25が成長し、平坦化され、統合される。当業者によって容易に理解されるように、EPI層を成長させることは、製造プロセスのこの段階における一例に過ぎない。回路の製作に一般的使用される他の種類の半導体材料も使用できる。他の種類の半導体材料は、ここに示されているように側面方向により大きくなった他のシリコンベースの膜の他に、ガリウムヒ素GaAs、ダイヤモンドベースの膜、またはカーボンナノチューブ膜たとえば堆積を使用するをも含む。図16から図17を参照すると、それぞれ線2cおよび線2dに沿って示されるように、ハードマスク26がEPI層25の上に堆積される。図18から図19を参照すると、それぞれ線2cおよび線2dに沿って示されるように、フィンマンドレルレジスト27がEPI層26の上に堆積される。図20から図21を参照すると、それぞれ線2cから線2dに沿って示されるように、マンドレルスペーサを形成するための材料28が堆積される。図22から図23を参照すると、それぞれ線2cから線2dに沿って示されるように、最終的にスペーサ28aとして働く部分が残るようにエッチングされる。図24から図25を参照すると、それぞれ線2cから線2dに沿って示されるように、マンドレル27が除去される。図26から図27を参照すると、それぞれ線2cから線2dに沿って示されるように、ハードマスク26がエッチングされ、その結果、スペーサ28aの下方にハードマスク領域26aが残る。図28から図29を参照すると、それぞれ線2cから線2dに沿って示されるように、スペーサ28aが除去される。図30から図31を参照すると、それぞれ線2cから線2dに沿って示されるように、フィンが、EPI層25をエッチングすることで形成され、それによってEPI層の部分25aがハードマスク部分26aの真下に残る。図32から図33を参照すると、それぞれ線2cから2dに沿って示されるように、不要なフィンを除去する間、必要なフィンを保護するために、マスキング材料29が適用される。図34から図35を参照すると、それぞれ線2cから線2dに沿って示されるように、不要なフィンが除去される。図36から図37を参照すると、それぞれ線2cから2dに沿って示されるように、マスキング材料29が除去され、それによって必要なフィンが露出する。図38から図39を参照すると、それぞれ線2cから線2dに沿って示されるように、高Kゲート材料31が堆積される。図40から図41を参照すると、それぞれ線2cから線2dに示されるように、ゲート電極用の金属層32が堆積される。当業者によって容易に理解されるように、これまで説明した例示的な製造プロセスは、単一ゲート金属化方式である。さらに理解されるように、周知の技術に従って、より複雑なプロセスを使用できる。例えば、P-チャネルデバイス用の金属と、N-チャネルデバイス用の別の金属とを使用してより複雑なゲートを製造してもよい。さらに、ゲートは、周知技術のように、最初にゲートを製造するフロー、または代替のゲートフローを用いて製造することができる。図42から図43を参照すると、それぞれ線2cから線2dに沿って示されるように、ハードマスク33が堆積される。図44から図45を参照すると、それぞれ線2cから2dに沿って示されるように、マスキング材料34が、金属層33の上に選択的に適用される。図46から図47を参照すると、それぞれ線2cから線2dに沿って示されるように、ハードマスク33がエッチングされ、それによって、選択された部分33aだけが残る。図48を参照すると、マスキング材料34が除去される。図49から図51を参照すると、ゲート金属層32および高Kゲート材料31がエッチングされ、それによって、選択された部分32a、31aが残る。図52から図53を参照すると、線2cに沿って示されるように、スペーサ材料35が選択的に堆積され、次いでエッチングで取り除かれ、それによって、選択された部分35aが残る。図54から図55を参照すると、線2dに沿って示されるように、マスキング材料36が堆積され、エッチングされ、その後P型ソース領域およびドレイン領域37、ならびにN型ソース領域およびドレイン領域38が埋設される。図56から図57を参照すると、線2dに沿って示されるように、P-EPI39pおよびN-EPI39nの統合が適用される。図58から図59を参照すると、それぞれ線2cから線2dに沿って示されるようにTEOS41が適用される。図60を参照すると、線2dに沿って示されるように、例えばタングステンの堆積によって局所的な相互接続42の形成が可能になるように、TEOS酸化物41がエッチングされる。その後、化学機械平坦化CMPが使用され、平面が形成される。図61から図65を参照すると、他の実施形態によるFinFET131は、図で十分に示されるように、バルクソース、バルクドレインおよびEPI統合領域133、浅溝アイソレーション134、ゲート電極135、エピタキシャルフィン136、EPI統合137、P型ソースおよびドレイン領域138、スペーサ139、局所相互接続140、P型バルク基板141、P-ウェル142、N-ウェル143、高K膜144、およびN型ソースおよびドレイン領域145、シリサイド146、ゲートハードマスク147、およびTEOS酸化物148、超薄ボックス149およびエピタキシャルシリコンフィン150を含む。多量のエピタキシャル材料137がフィンに使用されることで、有利なことに、デバイスチャネル内部で増加した歪みを使用できるようになる。図66から図70を参照すると、従来のFinFET232は、ソース領域、ドレイン領域およびEPI統合領域234、浅溝アイソレーション235、ゲート電極236、エピタキシャルフィン237、EPI統合238、スペーサ239、P型ソース領域およびドレイン領域240、局所相互接続241、TEOS酸化物242、高K膜243、ゲートハードマスク244、シリサイド247、および、図で十分で示されるように、P型バルク基板245上に順に堆積されるボックス246とN型ソース領域およびドレイン領域248とを含む。スペーサ239は、ソース領域およびドレイン領域の拡散中にゲート236を保護するだけではなく、歪み材料がゲート236に近づきすぎないようにする。さらに、フィンを取り囲むEPI統合7の量を少なくすることによって、潜在的な歪みの影響を最小限に抑える。また、CDROM、RAM、他の形態のROM、ハードディスクドライブ、分散メモリ、または他の適切なコンピュータ可読媒体等であるが、これに限定されないメモリを含む、コンピュータ可読媒体上に記憶される実行可能な命令に基づいて集積回路を作成する集積回路設計システムたとえば、デジタルプロセッサ付きのワークステーションが既知である。命令は、ハードウェア記述言語HDLまたは他の適切な言語等であるが、これらに限定されない任意の適切な言語で表されてよい。コンピュータ可読媒体は、集積回路設計システムによって実行されると、集積回路設計システムに、上述されたようなデバイスまたは回路を含む集積回路を作成させる実行可能命令を含む。コードは、ワークステーションまたはシステム不図示内の1つまたは複数の処理デバイスによって実行される。したがって、本明細書に説明されるデバイスまたは回路も、かかる命令を実行するかかる集積回路によって集積回路として作成され得る。本発明の構造および操作方法における他の変形態様および改変態様は、本発明の範囲および精神から逸脱するおとなく当業者に明らかになる。本発明は、特定の好ましい実施形態と関連して説明されてきたが、請求される通りの本発明がかかる特定の実施形態に不当に制限されるべきではないことが理解されるべきである。以下の特許請求の範囲が本発明の範囲を定め、これらの請求項およびその同等物の範囲内の構造および方法がそれによってカバーされることが意図される。