"第1方向及びこれと交差する第2方向に配列された複数のメモリセルと、前記第1の方向に配列された複数のメモリセルのグループ毎に前記複数のメモリセルと接続された互いに反転したデータを転送する第1及び第2のローカルビット線と、前記第1方向に配列された複数の前記第1及び第2のローカルビット線が共通に接続され、互いに反転したデータを転送する第1及び第2のグローバルビット線と、前記第1及び第2ローカルビット線と前記第1及び第2のグローバルビット線の間にそれぞれ接続されて前記第1及び第2のグローバルビット線にいずれかの第1及び第2のローカルビット線を選択的に接続するスイッチ回路とを備え、前記スイッチ回路は、並列接続されたPMOSトランジスタ及びNMOSトランジスタにより構成され、前記第1方向及び第2方向の選択情報によって前記第1方向及び前記第2方向の位置を特定されたグループのメモリセルに接続された第1及び第2のローカルビット線と前記第1及び第2のグローバルビット線とをそれぞれ接続するものであり、前記PMOSトランジスタ及びNMOSトランジスタは、非選択状態ではオフ状態とされ、読み出し動作の開始時に選択されたローカルグループのメモリセルに接続された前記第1及び第2のローカルビット線をプリチャージするためオン状態とされることを特徴とする半導体記憶装置。第1方向及びこれと交差する第2方向に配列された複数のメモリセルと、前記第1の方向に配列された複数のメモリセルのグループ毎に前記複数のメモリセルと接続されたローカルビット線と、前記第1方向に配列された複数の前記ローカルビット線が共通に接続されるグローバルビット線と、前記ローカルビット線とグローバルビット線の間に接続されて前記グローバルビット線にいずれかのローカルビット線を選択的に接続するスイッチ回路とを有し、前記スイッチ回路は、前記第1の向及び第2の向の選択情報によって前記第1方向及び第2方向の位置を特定されたグループのメモリセルに接続されたローカルビット線と前記グローバルビット線とを接続することを特徴とする半導体記憶装置。前記ローカルビット線は、互いに反転したデータを転送する第1及び第2のローカルビット線を有し、前記グローバルビット線は、互いに反転したデータを転送する第1及び第2のグローバルビット線を有することを特徴とする半導体記憶装置。前記スイッチ回路は、NMOSトランジスタにより構成され、前記NMOSトランジスタは、非選択状態ではオフ状態とされ、読み出し動作の開始時に選択されたグループのメモリセルに接続された前記第1及び第2のローカルビット線をプリチャージするためオン状態とされることを特徴とする請求項3記載の半導体記憶装置。前記スイッチ回路は、並列接続されたPMOSトランジスタ及びNMOSトランジスタにより構成され、前記PMOSトランジスタ及びNMOSトランジスタは、非選択状態ではオフ状態とされ、読み出し動作の開始時に選択されたグループのメモリセルに接続された前記第1及び第2のローカルビット線をプリチャージするためオン状態とされることを特徴とする請求項3又は4記載の半導体記憶装置。前記第2方向に配列された複数の第1及び第のローカルビット線が、1対の前記第1及び第2のグローバルビット線に前記スイッチ回路を介して接続されていることを特徴とする請求項3~5のいずれか1項記載の半導体記憶装置。本発明の実施形態は、低消費電力化を図れるようにした半導体記憶装置を提供することを目的とする。実施形態に係る半導体記憶装置は、第1方向及びこれと交差する第2方向に配列された複数のメモリセルと、第1の方向に配列された複数のメモリセルのグループ毎に複数のメモリセルと接続されたローカルビット線と、第1方向に配列された複数のローカルビット線が共通に接続されるグローバルビット線と、ローカルビット線とグローバルビット線の間に接続されてグローバルビット線にいずれかのローカルビット線を選択的に接続するスイッチ回路とを有する。スイッチ回路は、第1の向及び第2の向の選択情報によって第1方向及び第2方向の位置を特定されたグループのメモリセルに接続されたローカルビット線とグローバルビット線とを接続する。[第1の実施の形態]図1は、第1の実施の形態に係る半導体記憶装置の構成を示すブロック図である。この半導体記憶装置はSRAMとして構成したもので、メモリセルMCをロウ方向第1方向及びカラム方向第2方向にマトリクス状に配置したメモリセルアレイ1を備える。カラム方向に配列された複数のメモリセルMCは、nnは2以上の整数、好ましくは2のべき乗。分割されてローカルなメモリグループMGを構成する各メモリグループのメモリセルMCは、互いに反転されたデータが転送されるローカルビット線lblt,lblcの対に接続されている。カラム方向に配列された複数のローカルビット線lblt,lblcは、スイッチ回路5t,5cをそれぞれ介してカラム方向に延びるグローバルビット線gblt,gblcに接続されている。また、各メモリセルMCは、ビット線lblt,lblc,gblt,gblcと直交する複数のワード線wlにも接続されている。ワード線wlには、ロウアドレスに基づいてワード線wlを選択し、メモリセルMCへのデータ書き込み、及びメモリセルMCからのデータ読み出しを制御するロウデコーダ2が接続されている。また、グローバルビット線gblt,gblcは、カラムアドレスに基づいてグローバルビット線gblt,gblcを選択し、メモリセルMCへのデータ書き込み、及びメモリセルMCからのデータ読み出しを制御するカラムデコーダ3に接続されている。カラムデコーダ3は、選択されたグローバルビット線gblt,gblcをセンスアンプ4に接続する。センスアンプ4は、選択されたグローバルビット線gblt,gblcのデータを差動増幅してデータoutを出力する。スイッチ回路5tは、ローカルビット線lbltとグローバルビット線gbltとの間に接続されたNMOSトランジスタQ11からなり、スイッチ回路5cは、ローカルビット線lblcとグローバルビット線gblcとの間に接続されたNMOSトランジスタQ12からなる。NMOSトランジスタQ11,Q12のゲートは、選択回路6によって制御される。選択回路6は、ロウデコーダ2から出力されるロウアドレスの一部と、カラムデコーダ3から出力されるカラムアドレスの少なくとも一部を入力し、カラム方向及びロウ方向の位置を特定されたメモリグループMGに接続されるNMOSトランジスタQ11,Q12のみをオン状態とする。なお、図1では、カラムデコーダ3が、2対のグローバルビット線gblt,gblcのいずれかを選択することとなっているが、更に多くのグローバルビット線gblt,gblcの対好ましくは、2べき乗を選択するようにしても良いことは言うまでも無い。図2は、メモリセルMCの構成を示す回路図である。メモリセルMCは、電源端子Vdd及び接地端子GND間にPMOSトランジスタQ1及びNMOSトランジスタQ2を相補対接続してなる第1のインバータINV1と、電源端子Vdd及び接地端子GND間にPMOSトランジスタQ3及びNMOSトランジスタQ4を相補対接続してなる第2のインバータINV2とを備えている。第1のインバータINV1の入力端及び出力端は、第2のインバータINV2の出力端及び入力端にそれぞれ接続されている。第1のインバータINV1の出力端とローカルビット線lbltとの間にはデータ転送用のNMOSトランジスタQ5が接続され、第2のインバータINV2の出力端とローカルビット線lblcとの間には転送用のNMOSトランジスタQ6が接続されている。NMOSトランジスタQ5,Q6は、ワード線wlによって駆動制御される。次に、このように構成された半導体記憶装置の動作を説明する。図3は、データ読み出し時の動作を示す波形図である。データの読み出し時には、まず、グローバルビット線gblt,gblcに電源電圧Vddを印加する。この状態で、ロウアドレス及びカラムアドレス応じて特定の選択回路6の出力であるグループ選択信号gsが立ち上がる。これにより、選択されたメモリグループMGのローカルビット線lblt,lblcに接続されるスイッチ回路5t,5cを構成するNMOSトランジスタQ11,Q12がオン状態となるので、ローカルビット線lblt,lblcがプリチャージされる。このとき、ローカルビット線lblt,lblcの電圧は、NMOSトランジスタQ11,Q12のしきい値電圧Vth分低下するため、Vdd-Vthとなる。次に、ワード線wlを立ち上げると、転送用のNMOSトランジスタQ5,Q6がオン状態になるので、メモリセルMCに記憶されているデータに応じてローカルビット線lblt,lblcが駆動される。これにより、NMOSトランジスタQ11,Q12を介してグローバルビット線gblt,gblcも駆動される。このグローバルビット線gblt,gblcのレベル変化をセンスアンプ4で差動増幅してデータoutが出力される。図4は、データ書き込み時の動作を示す波形図である。データの書き込み時には、読み出し時と同様、ローカルビット線lblt,lblcをプリチャージした後、グローバルビット線gblt,gblcにデータを転送する。これにより、ローカルビット線lblt,lblcにもデータが転送される。次に、ワード線wlが立ち上がることにより、転送用のNMOSトランジスタQ5,Q6がオン状態になり、ローカルビット線lblt,lblcのデータをメモリセルMCの内部に記憶する。ここで、いま、インバータINV1の出力端に転送されるデータがVddレベル、インバータINV2の出力端に転送されるデータが0Vであるとすると、転送トランジスタがNMOSトランジスタQ5,Q6であるので、Vddが転送されるNMOSトランジスタQ2のドレインはVdd-Vthまでしか電圧は上昇しない。これに対し、0Vが転送されるNMOSトランジスタQ4のドレインは0Vまで低下する。このため、メモリセルMCに対する駆動は、0Vを転送するNMOSトランジスタQ6がメインとなり、NMOSトランジスタQ6による0Vの転送で、PMOSトランジスタQ1を駆動することにより、NMOSトランジスタQ2のドレインレベルがVddまで引き上げられることになる。本実施形態によれば、カラム方向及びロウ方向の選択されたローカルビット線lblt,lblcのみをグローバルビット線gblt,gblcに接続するため、使用しないグローバルビット線gblt,gblcでの余分な充放電が起こらず、全体として消費電力を低減することができる。また、上述のように、転送用のトランジスタにNMOSトランジスタQ5,Q6を使用しているメモリセルMCでは、0Vの転送がVddの転送に勝る。本実施形態では、ローカルビット線lblt,lblcとグローバルビット線gblt,gblcとの接続もNMOSトランジスタQ11,Q12を使用しているので、グローバルビット線gblt,gblからメモリセルMCへの0Vデータの転送を十分な駆動力で支障無く行うことができる。また、ローカルビット線lblt,lblcを介してデータを読み出し又は書き込む場合、ローカルビット線lblt,lblcがフローティング状態であると、誤読み出しの問題などがあり、この問題を解決するためには、ローカルビット線lblt,lblcを、常時、グローバルビット線glbt,glbcに接続しておき、読み出し及び書き込み時に、対象となるローカルビット線lblt,lblcのみを残して、他のスイッチ回路5t,5cをオフ状態にするということも考えられる。しかし、この場合、多数のNMOSトランジスタQ11,Q12がオン状態からオフ状態に遷移するので、消費電力が増加するという問題がある。この点、本実施形態によれば、スイッチ回路5t,5cを構成するNMOSトランジスタが、常時はオフ状態で、読み出し及び書き込み動作時には、選択されたメモリグループMGに接続されたスイッチ回路5t,5cのみがオン状態となる構成のため、読み出し又は書き込み動作時に遷移するNMOSトランジスタQ11,Q12が1組だけであり、低消費電力化が図れる。そのため、データの読み出し及び書き込みの前に、選択されたローカルビット線lblt,lblcのみをプリチャージするようにしている。[第2の実施形態]図5は、第2の実施形態に係る半導体記憶装置の構成を示す回路図である。この実施形態では、ローカルビット線lblt,lblcとグローバルビット線gblt,gblcとを接続するスイッチ回路15t,15cの構成が、第1の実施形態におけるスイッチ回路5t,5cと異なっている。この第2の実施形態に係るスイッチ回路15t,15cは、NMOSトランジスタQ11,Q12に加えて、NMOSトランジスタQ11,Q12に並列に接続されたPMOSトランジスタQ13,Q14を有している。その他の構成は、先の実施形態と同様であるため、その説明は割愛する。図6は、データ読み出し時の動作を示す波形図である。この第2の実施形態によれば、プリチャージ動作がNMOSトランジスタQ11,Q12とPMOSトランジスタQ13,Q14の双方で行われるので、ローカルビット線lblt,lblcは、高速にVddまで充電される。ワード線wlが立ち上がる読み出し期間では、NMOSトランジスタQ11,Q12をオフ状態にすることにより、グローバルビット線gblt,gblcの振幅が急激に触れすぎるのを抑制する。図7は、データ書き込み時の動作を示す波形図である。データ書き込み時には、プリチャージ後、NMOSトランジスタQ11,Q12とPMOSトランジスタQ13,Q14の双方をオン状態のままとする。これにより、NMOSトランジスタQ11,Q12の駆動力も利用して書き込み動作を行う。[第3の実施形態]図8は、第3の実施形態に係る半導体記憶装置の構成を示す回路図である。この実施形態では、一対のグローバルビット線gblt,gblcに、2カラム分のローカルビット線lblt,lblcが接続されている。このため、スイッチ回路25t,25cは、一方のメモリグループMGとグローバルビット線gblt,gblcとを接続するNMOSトランジスタQ11a,Q12a及びPMOSトランジスタQ13a,Q14aと、他方のメモリグループMGとグローバルビット線gblt,gblcとを接続するNMOSトランジスタQ11b,Q12b及びPMOSトランジスタQ13b,Q14bとを備えている。この実施形態によれば、グローバルビット線gblt,gblcのピッチを、先の実施形態のものの2倍にすることができるので、隣接するグローバルビット線gblt,gblc間の容量を低減して、これによる低消費電力化を図ることができる。なお、以上の実施形態において、読み出し動作時のセンスアンプ4によるセンスタイミングは、選択されたメモリセルMCと同じワード線wlに接続されたメモリセルMCに接続され、選択されていないローカルビット線lblt,lblcがフルスイングした後に行う様に設計することが望ましい。その理由は、ビット線がフルスイングしてセル電流を流さなくなって初めて消費電力の低減効果が現れるからである。[その他の実施形態]本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"