"光電変換部、及び、当該光電変換部で光電変換された電荷を検出する電荷検出部を有する単位画素が配置されてなる画素アレイ部と、前記単位画素の信号を第1の信号及び第2の信号として2回に分けて読み出す駆動を行う駆動部と、前記単位画素から先に読み出される前記第1の信号を、処理可能な入力電圧範囲の基準電圧として用い、前記第1の信号及び前記第2の信号が前記入力電圧範囲内に入るように前記基準電圧を調整した状態で前記第1の信号及び前記第2の信号に対して信号処理を施す信号処理部とを備えた固体撮像装置。前記第1の信号は、前記電荷検出部に蓄積あるいは保持された信号電荷に基づく信号であり、前記第2の信号は、前記電荷検出部をリセットしたときのリセット電位に基づく信号である請求項1に記載の固体撮像装置。前記駆動部は、前記基準電圧を設定するために先ず前記第1の信号を読み出し、しかる後、前記電荷検出部をリセットして前記第2の信号を読み出す請求項2に記載の固体撮像装置。前記信号処理部は、前記第1の信号と前記第2の信号との差分をとる請求項2に記載の固体撮像装置。前記第1の信号は、前記電荷検出部をリセットしたときのリセット電位に基づく信号であり、前記第2の信号は、前記電荷検出部に蓄積あるいは保持された信号電荷に基づく信号である請求項1に記載の固体撮像装置。前記駆動部は、前記基準電圧を設定するために先ず前記第1の信号を読み出し、しかる後、前記第1の信号、前記第2の信号の順に読み出す請求項5に記載の固体撮像装置。前記信号処理部は、前記第1の信号と前記第2の信号との差分をとる請求項6に記載の固体撮像装置。前記駆動部は、前記基準電圧を設定するために先ず前記電荷検出部に蓄積あるいは保持された信号電荷に基づく信号を読み出し、しかる後、前記電荷検出部をリセットしてそのリセット電位に基づく信号を読み出す第1の駆動と、前記基準電圧を設定するために先ず前記電荷検出部をリセットしたときのリセット電位に基づく信号を読み出し、しかる後、当該リセット電位に基づく信号、前記電荷検出部に蓄積あるいは保持された信号電荷に基づく信号の順に読み出す第2の駆動とを選択的に実行可能である請求項1に記載の固体撮像装置。前記信号処理部は、前記電荷検出部に蓄積あるいは保持された信号電荷に基づく信号と、前記電荷検出部のリセット電位に基づく信号との差分をとる請求項8に記載の固体撮像装置。前記信号処理部は、前記単位画素で得られるアナログ信号をデジタル信号に変換するアナログ-デジタル変換回路を有し、前記基準電圧は、前記アナログ-デジタル変換回路の変換可能な入力電圧範囲の基準となる電圧である請求項8に記載の固体撮像装置。前記アナログ-デジタル変換回路は、前記単位画素で得られるアナログ信号と傾斜状波形の参照信号とを比較する比較器と、前記第1の駆動の際に、前記比較器の2つの入力端に所定の初期電圧を与えることによって前記第1の信号及び前記第2の信号が前記入力電圧範囲内に入るように前記基準電圧の初期設定を行う設定回路とを有する請求項10に記載の固体撮像装置。前記アナログ-デジタル変換回路において、前記第1の駆動の際に、前記第2の駆動時の初期設定と同じ初期設定を行うことによって前記比較器の後段の回路部の動作点を前記第1の駆動時と前記第2の駆動時とで同じにし、しかる後、前記設定回路による初期設定を行う請求項11に記載の固体撮像装置。前記後段の回路部は、前記比較器の出力電圧に応じた電流値に基づく電圧値を記憶する請求項12に記載の固体撮像装置。前記傾斜状波形の参照信号を生成する参照信号生成部は、前記設定回路によって設定された前記基準電圧に対応して前記傾斜状波形の初期値を設定する請求項11に記載の固体撮像装置。前記設定回路は、前記比較器の2つの入力端に対して前記所定の初期電圧を選択的に与える2つのトランジスタによって構成される請求項11に記載の固体撮像装置。前記信号処理部は、前記単位画素からアナログ信号で出力される前記信号レベル及び前記リセットレベルを増幅するアンプ回路であり、前記基準電圧は、前記アンプ回路の増幅可能な入力電圧範囲の基準となる電圧である請求項8に記載の固体撮像装置。前記信号処理部は、一方の入力端に初期電圧が与えられる反転増幅器と、前記反転増幅器の他方の入力端に接続される入力容量と、前記反転増幅器の他方の入力端と出力端との間に接続される帰還容量と、前記反転増幅器の出力電圧の初期値を所定の初期電圧にすることによって前記第1の信号及び前記第2の信号が前記入力電圧範囲内に入るように前記基準電圧を設定する設定回路とを有する請求項16に記載の固体撮像装置。前記設定回路は、前記反転増幅器の帰還ループを開放状態にするトランジスタと、当該帰還ループが開放状態にあるときに、前記帰還容量に対して前記所定の初期電圧を与えるトランジスタとによって構成される請求項17に記載の固体撮像装置。光電変換部、及び、当該光電変換部で光電変換された電荷を検出する電荷検出部を有する単位画素が配置されてなり、前記単位画素の信号を第1の信号及び第2の信号として2回に分けて読み出す固体撮像装置の信号処理に当たって、前記単位画素から先に読み出される前記第1の信号を、前記第1の信号及び前記第2の信号を処理する信号処理部の処理可能な入力電圧範囲の基準電圧として用い、前記第1の信号及び前記第2の信号が前記入力電圧範囲内に入るように前記基準電圧を調整した状態で前記第1の信号及び前記第2の信号に対して前記信号処理部によって信号処理を施す固体撮像装置の信号処理方法。光電変換部、及び、当該光電変換部で光電変換された電荷を検出する電荷検出部を有する単位画素が配置されてなる画素アレイ部と、前記単位画素の信号を第1の信号及び第2の信号として2回に分けて読み出す駆動を行う駆動部と、前記単位画素から先に読み出される前記第1の信号を、処理可能な入力電圧範囲の基準電圧として用い、前記第1の信号及び前記第2の信号が前記入力電圧範囲内に入るように前記基準電圧を調整した状態で前記第1の信号及び前記第2の信号に対して信号処理を施す信号処理部とを備えた固体撮像装置を有する電子機器。しかし、リセットレベルには増幅トランジスタの閾値ばらつき等により、単位画素間でのばらつきだけでなく、単位画素の2次元配列における面内での空間的に大きな特性の揺らぎ面内分布による差異や、動作時の温度変化による経時変化が存在する。従って、リセットレベルに対して十分なマージンを確保する必要があるため、実際に取得すべき信号電荷の画素出力振幅に対して、これらの変動を加味した電圧範囲に、AD変換回路の変換可能な入力電圧範囲を拡大する必要がある。図45に、リセットレベルの縦方向列方向、即ち、画素列の画素の配列方向の面内分布の一例を示す。リセットレベルの隣接画素間における差異の他に、面内で大きな特性の揺らぎ面内分布が存在する。図46に示すように、一定電圧を基準電圧として印加する場合、画素によって大きな誤差を発生するため、AD変換回路の入力電圧範囲を拡大する必要がある。例えば、図47は、信号振幅が最大-1Vである場合の、基準電圧に対するリセットレベル及び最大振幅時の信号レベルを示している。この場合は、リセットレベルから信号レベルまでの信号振幅がPeaktoPeakで1Vであるのに対して、2V程度のAD変換可能な入力電圧範囲が必要となる。更に、温度変化によってリセットレベルが上下に変動した場合、基準電圧は一定値であるため、図48に示すように、更に入力電圧範囲を拡大する必要がある。先述した、外部印加や抵抗アレイ等で所定電圧を発生させ、当該所定電圧をAD変換回路に基準電圧として供給する従来技術では、基準電圧とリセットレベルとの相関が低いため、AD変換可能な入力電圧範囲が低下するという問題がある。更に、リセットレベルの画素ばらつきの面内分布や温度依存性などによっても、AD変換可能な入力電圧範囲が低下するという問題がある。ここでは、ノイズ除去処理をデジタル信号処理にて実行する固体撮像装置において、AD変換回路の基準電圧の設定について説明したが、上述した問題点はデジタル信号処理の場合に限られるものではない。すなわち、基準電圧を用いて単位画素からのアナログ信号に対して信号処理を行う固体撮像装置その詳細については後述するにおいても、デジタル信号処理の場合と同様のことが言える。そこで、本開示は、面内の大きな特性の揺らぎ面内分布の差異や、寄生容量の大きさに依存したオフセット成分を効果的に除去することが可能な固体撮像装置、当該固体撮像装置の信号処理方法、及び、当該固体撮像装置を有する電子機器を提供することを目的とする。上記目的を達成するために、本開示では、光電変換部、及び、当該光電変換部で光電変換された電荷を検出する電荷検出部を有する単位画素が配列されてなり、前記単位画素の信号を第1の信号及び第2の信号として2回に分けて読み出す固体撮像装置において、前記単位画素から先に読み出される前記第1の信号を、前記第1の信号及び前記第2の信号を処理する信号処理部の処理可能な入力電圧範囲の基準電圧として用い、前記第1の信号及び前記第2の信号が前記入力電圧範囲内に入るように前記基準電圧を調整した状態で前記第1の信号及び前記第2の信号に対して前記信号処理部によって信号処理を施す構成を採っている。単位画素から先に読み出される第1の信号を信号処理部の処理可能な入力電圧範囲の基準電圧として用いる。このとき、第1の信号が電荷検出部に蓄積、もしくは、保持された信号電荷に基づく信号、即ち、信号レベルである場合は、当該信号レベルを基準電圧として用いることになる。また、第1の信号が電荷検出部をリセットしたときのリセット電位に基づく信号、即ち、リセットレベルである場合は、当該リセットレベルを基準電圧として用いることになる。先に読み出される第1の信号を基準電圧として設定した後、当該基準電圧を第1,第2の信号が、信号処理部の処理可能な入力電圧範囲内に入るように調整する。この基準電圧の調整により、第1,第2の信号が入力電圧範囲内に入った状態でこれら第1,第2の信号に対して信号処理を実行することが可能になる。従って、先に読み出される第1の信号が信号レベルの場合、リセットレベルの場合のいずれの場合にも、処理対象の画素の信号を用いて基準電圧を設定した上で、第1,第2の信号に対して確実に信号処理を施すことができることとなる。本開示によれば、処理対象の画素の信号を用いて基準電圧を設定することで、別途生成した所定電圧を用いて基準電圧を設定する場合のような、面内の大きな特性の揺らぎ面内分布の差異や、寄生容量の大きさに依存したオフセット成分を効果的に除去できる。これにより、画素の出力振幅に対して、信号処理部の処理可能な入力電圧範囲に必要なマージンを低減することが可能となる。以下、発明を実施するための形態以下、実施形態と記述するについて図面を用いて詳細に説明する。尚、説明は以下の順序で行う。1.第1実施形態カラムAD変換回路の例1-1.システム構成1-2.画素構成1-3.相関二重サンプリングによるノイズ除去処理1-4.従来技術の説明1-5.第1実施形態の前提となる構成1-6.第1実施形態の特徴とする事項2.第2実施形態カラムアンプ回路の例2-1.システム構成2-2.第2実施形態の特徴とする事項3.他の画素構成4.変形例5.電子機器撮像装置の例<1.第1実施形態>[1-1.システム構成]図1は、本開示の第1実施形態に係る固体撮像装置、例えばX-Yアドレス方式固体撮像装置の一種であるCMOSイメージセンサの構成の概略を示すシステム構成図である。ここで、CMOSイメージセンサとは、CMOSプロセスを応用して、または、部分的に使用して作成されたイメージセンサである。図1に示すように、本実施形態に係るCMOSイメージセンサ10Aは、単位画素11が行列状に2次元配置されてなる画素アレイ部12と、当該画素アレイ部12の各画素11を駆動する周辺の駆動系及び信号処理系を有する。本例では、周辺の駆動系や信号処理系として、例えば、行走査部13、カラム処理部14A、参照信号生成部15、列走査部16、水平出力線17、及び、タイミング制御部18が設けられている。これらの駆動系及び信号処理系は、画素アレイ部12と同一の半導体基板チップ19上に集積されている。このシステム構成において、タイミング制御部18は、マスタークロックMCKに基づいて、行走査部13、カラム処理部14A、参照信号生成部15、及び、列走査部16などの動作の基準となるクロック信号や制御信号などを生成する。タイミング制御部18で生成されたクロック信号や制御信号などは、行走査部13、カラム処理部14A、参照信号生成部15、及び、列走査部16などに対してそれらの駆動信号として与えられる。画素アレイ部12は、受光した光量に応じた光電荷を生成し、かつ、蓄積する光電変換部を有する単位画素以下、単に画素と記述する場合もある11が行方向及び列方向に、即ち、行列状に2次元配置された構成となっている。ここで、行方向とは画素行の画素の配列方向即ち、水平方向/横方向を言い、列方向とは画素列の画素の配列方向即ち、垂直方向/縦方向を言う。この画素アレイ部12において、行列状の画素配置に対して、画素行毎に行制御線21211~21nが行方向に沿って配線され、画素列ごとに列信号線22221~22mが列方向に沿って配線されている。行制御線21は、単位画素11から読み出す際の制御を行うための制御信号を伝送する。図1では、行制御線21について1本の配線として示しているが、1本に限られるものではない。行制御線211~21nの各一端は、行走査部13の各行に対応した各出力端に接続されている。行走査部13は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部12の各画素11を全画素同時あるいは行単位等で駆動する。すなわち、行走査部13は、当該行走査部13を制御するタイミング制御部18と共に、画素アレイ部12の各画素11を駆動する駆動部を構成している。この行走査部13はその具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の2つの走査系を有する構成となっている。読出し走査系は、単位画素11から信号を読み出すために、画素アレイ部12の単位画素11を行単位で順に選択走査する。単位画素11から読み出される信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。この掃出し走査系による掃出し走査により、読出し行の単位画素11の光電変換部から不要な電荷が掃き出されることによって当該光電変換部がリセットされる。そして、この掃出し走査系によって不要電荷を掃き出すリセットすることにより、所謂、電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換部の光電荷を捨てて、新たに露光を開始する光電荷の蓄積を開始する動作のことを言う。読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に受光した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素11における光電荷の露光期間となる。カラム処理部14Aは、例えば、画素アレイ部12の画素列毎、即ち、列信号線22221~22m毎に1対1の対応関係をもって設けられたADアナログ-デジタル変換回路23231~23mを有する。AD変換回路23231~23mは、画素アレイ部12の各単位画素11から画素列毎に出力されるアナログ信号画素信号をデジタル信号に変換する。参照信号生成部15は、時間が経過するにつれて電圧値が階段状に変化する、所謂、ランプRAMP波形傾斜状の波形の参照信号Vrefを生成する。参照信号生成部15については、例えば、DACデジタル-アナログ変換回路を用いて構成することができる。尚、参照信号生成部15としては、DAC回路を用いた構成のものに限られるものではない。参照信号生成部15は、タイミング制御部18から与えられる制御信号CS1による制御の下に、当該タイミング制御部18から与えられるクロックCKに基づいてランプ波の参照信号Vrefを生成する。そして、参照信号生成部15は、生成した参照信号Vrefをカラム処理部15のAD変換回路231~23mに対して供給する。AD変換回路231~23mは全て同じ構成となっている。ここでは、m列目のAD変換回路23mを例に挙げて説明するものとする。AD変換回路23mは、比較器31、カウント部である例えばアップ/ダウンカウンタ図中、U/DCNTと記している32、転送スイッチ33、及び、メモリ装置34を有する構成となっている。比較器31は、画素アレイ部12のn列目の各単位画素11から出力される画素信号に応じた列信号線22mの信号電圧Voutを比較入力とし、参照信号生成部15から供給されるランプ波の参照信号Vrefを基準入力とし、両者を比較する。そして、比較器31は、例えば、参照信号Vrefが信号電圧Voutよりも大なるときに出力Vcoが第1の状態例えば、高レベルになり、参照信号Vrefが信号電圧Vx以下のときに出力Vcoが第2の状態例えば、低レベルになる。アップ/ダウンカウンタ32は非同期カウンタであり、タイミング制御部18から与えられる制御信号CS2による制御の下に、当該タイミング制御部18からクロックCKが参照信号生成部15と同じタイミングで与えられる。そして、アップ/ダウンカウンタ32は、クロックCKに同期してダウンDOWNカウント、または、アップUPカウントを行うことで、比較器31での比較動作の開始から比較動作の終了までの比較期間を計測する。転送スイッチ33は、タイミング制御部18から与えられる制御信号CS3による制御の下に、ある画素行の単位画素11についてのアップ/ダウンカウンタ32のカウント動作が完了した時点でオン閉状態となる。そして、転送スイッチ33は、アップ/ダウンカウンタ32のカウント結果をメモリ装置34に転送する。このようにして、画素アレイ部12の各単位画素11から列信号線221~22mを経由して画素列毎に供給されるアナログ信号について、AD変換回路23231~23mにおいて先ず比較器31で比較動作が行われる。そして、アップ/ダウンカウンタ32において、比較器31での比較動作の開始から比較動作の終了までの期間に亘ってカウント動作を行うことで、アナログ信号がデジタル信号に変換されてメモリ装置34に格納される。列走査部16は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部14AにおけるAD変換回路231~23mの列アドレスや列走査の制御を行う。この列走査部16による制御の下に、AD変換回路231~23mの各々でAD変換されたデジタル信号は順に水平出力線17に読み出され、当該水平出力線17を経由して撮像データとして出力される。尚、本開示には直接関連しないため特に図示しないが、水平出力線17を経由して出力される撮像データに対して各種の信号処理を施す回路等を、上記構成要素以外に設けることも可能である。その際、これらの回路が画素アレイ部12と同一の半導体基板19上に設けられているか否かは問わない。上記構成の列並列ADC搭載のCMOSイメージセンサ10Aは、画素アレイ部12中の全画素11に対して同一のタイミングで露光開始と露光終了とを実行するグローバル露光も可能としている。このグローバル露光は、行走査部13及びタイミング制御部18からなる駆動部による駆動の下に実行される。グローバル露光を実現するグローバルシャッタ機能は、高速に動く被写体の撮像や、撮像画像の同時性を必要とするセンシング用途に用いて好適なシャッタ動作である。尚、本例では、カラム処理部14Aについて、AD変換回路23が列信号線22毎に1対1の対応関係をもって設けられた構成を例に挙げたが、1対1の対応関係の配置に限られるものではない。例えば、1つのAD変換回路23を複数の画素列で共有し、複数の画素列間で時分割にて使用する構成を採ることも可能である。[1-2.画素構成]図2は、単位画素11の構成の一例を示す回路図である。図2に示すように、本構成例に係る単位画素11は、光電変換部として例えばフォトダイオード41を有している。単位画素11は、フォトダイオード41に加えて、例えば、電荷検出部42、転送トランジスタ転送ゲート部43、リセットトランジスタ44、増幅トランジスタ45、及び、選択トランジスタ46を有する構成となっている。尚、ここでは、転送トランジスタ43、リセットトランジスタ44、増幅トランジスタ45、及び、選択トランジスタ46として、例えばNチャネル型のMOSトランジスタを用いている。但し、ここで例示した転送トランジスタ43、リセットトランジスタ44、増幅トランジスタ45、及び、選択トランジスタ46の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。この単位画素11に対して、先述した行制御線21211~21nとして、複数の制御線が同一画素行の各画素に対して共通に配線される。図2では、図面の簡略化のために、複数の制御線については図示を省略している。複数の制御線は、行走査部13の各画素行に対応した出力端に画素行単位で接続されている。行走査部13は、複数の制御線に対して転送信号TRG、リセット信号RST、及び、選択信号SELを適宜出力する。フォトダイオード41は、アノード電極が負側電源に接続されており、受光した光をその光量に応じた電荷量の光電荷ここでは、光電子に光電変換してその光電荷を蓄積する。フォトダイオード41のカソード電極は、転送トランジスタ43を介して増幅トランジスタ45のゲート電極と電気的に接続されている。増幅トランジスタ45のゲート電極と電気的に繋がった領域は、電荷を電圧に変換する電荷検出部42である。以下、電荷検出部42をFDフローティングディフュージョン/浮遊拡散領域/不純物拡散領域部42と呼ぶ。転送トランジスタ43は、フォトダイオード41のカソード電極とFD部42との間に接続されている。転送トランジスタ43のゲート電極には、高レベル例えば、Vddレベルがアクティブ以下、Highアクティブと記述するとなる転送信号TRGが行走査部13から与えられる。転送トランジスタ43は、転送信号RGに応答して導通状態となることで、フォトダイオード41で光電変換され、蓄積された光電荷をFD部42に転送する。リセットトランジスタ44は、ドレイン電極がリセット電源Vrに、ソース電極がFD部42にそれぞれ接続されている。リセットトランジスタ44のゲート電極には、Highアクティブのリセット信号RSTが行走査部13から与えられる。リセットトランジスタ44は、リセット信号RSTに応答して導通状態となり、FD部42の電荷をリセット電源Vrに捨てることによって当該FD部42をリセットする。増幅トランジスタ45は、ゲート電極がFD部42に、ドレイン電極が画素電源Vddにそれぞれ接続されている。この増幅トランジスタ45は、フォトダイオード41での光電変換によって得られる信号を読み出す読出し回路であるソースフォロワの入力部となる。すなわち、増幅トランジスタ45は、ソース電極が選択トランジスタ46を介して列信号線22に接続されることで、当該列信号線22の一端に接続される電流源24とソースフォロワを構成する。選択トランジスタ46は、例えば、ドレイン電極が増幅トランジスタ45のソース電極に、ソース電極が列信号線22にそれぞれ接続されている。選択トランジスタ46のゲート電極には、Highアクティブの選択信号SELが行走査部13から与えられる。選択トランジスタ46は、選択信号SELに応答して導通状態となることで、単位画素11を選択状態として増幅トランジスタ45から出力される信号を列信号線22に伝達する。尚、選択トランジスタ46については、画素電源Vddと増幅トランジスタ45のドレイン電極との間に接続した回路構成を採ることも可能である。[1-3.相関二重サンプリングによるノイズ除去処理]上記構成の単位画素11が行列状に2次元配置されて構成される固体撮像装置では、一般的に、リセット動作時のノイズを除去するために、相関二重サンプリングによるノイズ除去処理が行わる。図3に示すように、選択信号SELによって選択された状態にある単位画素11は、リセット信号RSTに応答してFD部42をリセット電位Vrにリセットし、当該リセット電位VrをリセットレベルVrstとして読み出す。続いて、転送信号TRGによって転送トランジスタ43を駆動し、フォトダイオード41に蓄積された電荷をFD部42へ転送し、当該電荷を信号レベルVsigとして読み出す。リセットレベルVrst及び信号レベルVsigには、熱雑音、寄生容量のカップリングによる雑音といった、リセット毎にランダムに発生するノイズが、FD部42をリセット電位Vrにリセットした際に加わっている。これらのノイズとしては、FD部42をリセットする度に異なるノイズが加わる。リセットレベルVrstを先に読み出す読み出し方式においては、リセットしたときに発生するランダムノイズはFD部42で保持されているため、信号電荷を加えて読み出された信号レベルVsigには、リセットレベルVrstと同じノイズ量が保持されている。このため、信号レベルVsigからリセットレベルVrstを減算する相関二重サンプリング動作を行うことで、これらのノイズを除去した信号を得ることが可能となる。すなわち、相関二重サンプリング動作では、信号電荷をFD部42へ転送する前に、FD部42をリセットしてリセットレベルを読み出すことが、これらのリセットノイズを除去できる条件となる。また、信号の読み出しに用いられる増幅トランジスタ45の閾値ばらつき等、固定的に加わるノイズ固定パターンノイズFixedPatternNoiseも除去することができる。単位画素11から読み出されたリセットレベルVrst及び信号レベルVsigは、AD変換回路23においてデジタル信号に変換される。一般的に、AD変換回路23の変換可能な入力電圧の範囲には制限があるため、単位画素11から出力されるアナログ信号を、AD変換回路23の入力電圧範囲に収まるよう設計する必要がある。すなわち、リセットレベルVrstから、取得すべき信号レベルVsigまでの電圧範囲が、AD変換回路23の入力電圧範囲内に収まっている必要がある。例えば、リセットレベルVrstが3Vで、信号電荷による出力の振幅が-1Vであったとすると、取得すべき最大の信号レベルが2Vとなる。この場合、AD変換回路23の変換可能な入力電圧範囲は2V~3Vであればよいことになる。しかし、実際には、増幅トランジスタ45の閾値ばらつきや、列信号線22との間の寄生容量によるオフセット等で、リセットレベルVrstは画素毎に異なっている。例えば、2次元配置された単位画素11のリセットレベルVrstの平均値は3Vであっても、単位画素11によって3.1Vや2.9VのリセットレベルVrstを出力する可能性がある。この場合、信号電荷による振幅の幅が一様に-1Vであったとしても、AD変換回路23は1.9V~3.1Vの入力電圧を変換可能でなくてはいけない。AD変換回路23の変換可能な入力電圧範囲を広げることは、即ち、AD変換回路23の基本性能を高めることに他ならず、電源電圧、消費電力、面積などが増加する要因となる。このことから、AD変換回路23の変換可能な入力電圧範囲の幅は、信号電荷による出力の振幅に近づけることが好ましい。そのため、AD変換回路23の入力電圧範囲の基準となる基準電圧を調整する方法が採られる。基準電圧によってAD変換回路23の入力電圧範囲をシフトさせることで、画素の出力信号、即ち、AD変換回路23の入力信号のオフセット成分を除去し、リセットレベルVrstのばらつきによる必要な入力電圧範囲の拡大を回避することが可能となる。[1-4.従来技術の説明]特許文献1に記載の従来技術では、図4に示すように、単位画素11から先に読み出されるリセットレベルVrstを、制御信号ΦRによる制御の下に、AD変換回路23の基準電圧Vzrとして設定し、リセットレベルVrst及び信号レベルVsigをAD変換するようにしている。このように、基準電圧VzrをリセットレベルVrstと等しくすることで、リセットレベルVrstがノイズによって変動しても、信号電荷による単位画素11の出力振幅Vsig-Vrstを安定してAD変換回路23の入力電圧範囲に収めることが可能となる。前にも述べたように、AD変換回路23の基準電圧Vzrは、一般的に、AD変換回路23の入力電圧範囲に対して十分小さい範囲でしか調整できない。従って、AD変換回路23の基準電圧Vzrとしては、リセットレベルVrstのように、ばらつきの幅が安定して限られている信号が好ましい。逆に、信号レベルVsigのように入射光量によって電圧が大きく振幅する信号は、AD変換回路23の基準電圧Vzrとしては適さない。このように、特許文献1に記載の従来技術では、ノイズ除去処理に際して、単位画素11から先にリセットレベルVrstを読み出し、当該リセットレベルVrstの直後に信号レベルVsigを読み出すことが前提となっている。[1-5.第1実施形態の前提となる構成]これに対して、第1実施形態に係るCMOSイメージセンサ10Aは、全画素一括露光のために、信号電荷をFD部42に保持した状態で信号読み出しを実行する構成を採っている。すなわち、第1実施形態に係るCMOSイメージセンサ10Aは、リセットレベルVrstを信号レベルVsigの直前に読み出すことができない構成となっている。従って、上述した考えの下では、単位画素11の信号レベルVsigをAD変換する前に同一画素から基準電圧Vzrを取得することができないことになる。一方で、全画素一括露光を実現するCMOSイメージセンサ10Aにおいては、基本的には1行毎に、単位画素11から信号を読み出す動作が2回行われる。2回の読み出し動作を行う前提として、単位画素11が、光電変換された電荷量が所定の電荷量を超えたときに、当該所定の飽和電荷量を超えた信号電荷がFD部42に蓄積される画素構造となっているものとする。尚、本明細書においては、光電変換された電荷量が所定の電荷量を超える光が入射されるときを高照度と呼び、光電変換された電荷量が所定の電荷量以下となる光が入射されるときを低照度と呼ぶこととする。2回の読み出し動作のうち1回目の読み出し動作では、FD部42に保持、もしくは、蓄積されている信号電荷を信号レベルとして読み出し、次いで、FD部42を所定電位にリセットして当該所定電位をリセットレベルとして読み出す駆動第1の駆動が行われる。以下では、1回目の駆動を、DDS駆動と呼ぶこととする。このDDS駆動では、単位画素11から先に読み出される信号レベルを、AD変換回路23の変換可能な入力電圧範囲の基準となる基準電圧として用いる。2回目の読み出し動作では、FD部42を所定電位にリセットして当該所定電位をリセットレベルとして読み出した後、フォトダイオード41に蓄積されている信号電荷をFD部42に転送し、次いで、FD部42の信号電荷を信号レベルとして読み出す駆動第2の駆動が行われる。以下では、2回目の駆動を、CDS駆動と呼ぶこととする。このCDS駆動では、単位画素11から先に読み出されるリセットレベルを、AD変換回路23の変換可能な入力電圧範囲の基準となる基準電圧として用いる。ここで、DDS駆動とCDS駆動とを併用する理由について説明する。先述したことから明らかなように、FD部42を信号保持、もしくは、蓄積部として用いることで、FD部42を用いない場合に比較して信号のダイナミックレンジを拡大することができる。但し、DDS駆動では、信号レベルの読み出しとリセットレベルの読み出しとの間にリセット動作が介在するため、先に読み出される信号レベルに含まれるリセットレベルと、後で読み出されるリセットレベルとの間の相関が低い。これに対して、CDS駆動では、リセット動作を行った後に、リセットレベルと信号レベルとを連続して読み出すため、先に読み出されるリセットレベルと、後で読み出される信号レベルに含まれるリセットレベルとの間の相関が高い。従って、DDS駆動に比べてCDS駆動の方が確実にノイズ除去を行うことができるため高画質化を図る上で有利である。このような理由から、グローバル露光を実現しつつ高画質化を図るには、DDS駆動単独の駆動法よりも、DDS駆動とCDS駆動とを併用する駆動法の方が好ましい。ところで、DDS駆動では、単位画素11から先に読み出される信号レベルをAD変換回路23の基準電圧として用いるとしているが、前にも述べたように、入射光量によって電圧が大きく振幅する信号レベルは、本来ならば、AD変換回路23の基準電圧としては適さない。信号レベルをAD変換回路23の基準電圧として用いる場合、AD変換回路23の入力段を構成する比較器31の動作範囲の確保の問題を解消する必要がある。この問題について詳しく説明する。その前に、AD変換回路23の入力段を構成する比較器31の従来構成について説明する。AD変換回路の入力段を構成する比較器の従来構成について図5は、AD変換回路の入力段を構成する比較器の従来構成についての説明図であり、Aは比較器の構成例を、Bは比較器の動作範囲をそれぞれ示している。図5Aに示すように、従来構成に係る比較器31は、ソース電極が共通に接続された差動対トランジスタコンパレータトランジスタ51,52と、そのソース共通ノードとグランドとの間に接続された電流源53とを有している。差動対トランジスタ51,52として、Nチャネル型のMOSトランジスタ以下、NMOSトランジスタと記述するが用いられている。NMOSトランジスタ51のゲート電極には、参照信号生成部15で生成される傾斜状波形階段波の参照信号Vrefiが容量54を介して与えられる。NMOSトランジスタ52のゲート電極には、単位画素11から列信号線22mを通して供給される信号電圧Voutが容量55を介して与えられる。NMOSトランジスタ51のドレイン電極と電源Vddとの間にはダイオード接続構成、即ち、ゲート電極とドレイン電極とが共通に接続されたPチャネル型のMOSトランジスタ以下、PMOSトランジスタと記述する56が接続されている。NMOSトランジスタ52のドレイン電極と電源Vddとの間には、PMOSトランジスタ57が接続されている。PMOSトランジスタ56,57は、ゲート電極が互いに共通に接続されている。NMOSトランジスタ51のゲート電極とドレイン電極との間にはPMOSトランジスタ58が接続されている。NMOSトランジスタ52のゲート電極とドレイン電極との間にも、PMOSトランジスタ59が接続されている。そして、これらPMOSトランジスタ58,59の各ゲート電極には、基準電圧を設定するための制御を行う制御信号ΦRの反転信号xΦRが印加される。上記の従来構成に係る比較器31において、AD変換回路23の基準電圧は、制御信号ΦRの反転信号xΦRがPMOSトランジスタ58,59の各ゲート電極に印加されることによって容量54,55に保持される。そして、比較器31において、参照信号Vrefと列信号線22mの信号電圧Voutとが比較される。具体的には、参照信号Vrefの変化に応じて、信号電圧Voutとの比較結果比較出力Vcoが遷移するタイミングをデジタル信号として保持する。制御信号ΦRの反転信号xΦRによって取得された基準電圧に対して、参照信号Vref及び信号電圧Voutがそれぞれ同じ振幅となったときに比較出力Vcoが遷移する。図5Bにおいて、VthはMOSトランジスタの閾値電圧であり、ΔVは単位画素11のリセットレベルと信号レベルとの電位差である。尚、本開示が適用されるAD変換回路23は、入力電圧範囲を調整する基準電圧の設定手段を有していれば、本構成に限るものではない。図6に、CDS駆動時の比較器31の内部ノードの電圧、及び、そのときの動作範囲を示す。また、図7及び図8に、DDS駆動時の低照度時、高照度時の比較器31の内部ノードの電圧、及び、そのときの動作範囲を示す。図6乃至図8に示すように、基準電圧を設定する期間図中、AZの期間の電圧は、図5の比較器31の入出力電圧をPMOSトランジスタ58,59にてショートした電圧となる。図6乃至図8において、○印は、比較器31の2つの入力、即ち、画素信号に応じた列信号線22mの信号電圧Voutにより変位するNMOSトランジスタ52のゲート電極側の電位Voutiと、参照信号生成部15から供給されるランプ波の参照信号Vrefにより変位する、NMOSトランジスタ51のゲート電極側の電位Vrefiとが一致するポイントを示している。以下の動作範囲を示す図でも同様とする。図6に示すCDS駆動の場合は、参照信号Vrefが比較器31の動作範囲内に収まる。これに対して、図7及び図8に示すDDS駆動の場合は、リセットレベルは信号レベルよりも高いために、比較のための参照信号Vrefについては、信号レベルを読んだ場合よりも高い電圧とする必要がある。このとき、比較器31に入力される参照信号Vrefの電圧は比較器31の動作範囲を超えてしまうため、比較器31が動作しない。参照信号Vrefが比較器31の動作範囲を超えてしまうことについては、図9A,Bに示すように、参照信号Vrefの傾斜を上下逆にしても同じである。従って、比較器31の動作範囲の確保の問題については根本的に解決することはできない。図9において、Aは低照度時、Bは高照度時をそれぞれ示している。また、図10に示すように、比較器31に関して、NMOSトランジスタとPMOSトランジスタとを入れ替えた回路構成を採る方法も考えられる。図10において、AはPMOS入力の比較器の構成例を、BはPMOS入力の比較器の動作範囲をそれぞれ示している。しかし、図10の回路構成は、CDS駆動の動作範囲を確保できず、CDS駆動を行うことができないことになる。比較器31として2種類、即ち、図5Aに示す回路構成のもの、及び、図10Aに示す回路構成のものの双方を用意して、DDS駆動とCDS駆動とで使い分ける方法も考えられる。この方法の場合には、CDS駆動用の回路と併せて回路規模が2倍になるため、コスト増を招くことと、2種類の異なる回路を用いるため特性のばらつきの問題が発生する。[1-6.第1実施形態の特徴とする事項]そこで、第1実施形態では、単位画素11で得られるアナログ信号と傾斜状波形の参照信号Vrefとを比較する比較器31を有するAD変換回路23を備えたCMOSイメージセンサ10Aにおいて、次の構成を採ることを特徴とする。具体的には、先ず、単位画素11の信号を第1の信号及び第2の信号として2回に分けて読み出す際に、先に読み出される第1の信号を、第1,第2の信号を処理する信号処理部の処理可能な入力電圧範囲の基準電圧として用いる。本実施形態の場合は、AD変換回路23が、第1,第2の信号を処理する信号処理部に相当する。また、基準電圧は、AD変換回路23の変換可能な入力電圧範囲の基準となる電圧となる。本実施形態では、比較器31の動作範囲がAD変換回路23の入力電圧範囲ということになる。このとき、第1の信号がFD部42に蓄積、もしくは、保持された信号電荷に基づく信号、即ち、信号レベルVsigである場合には、当該信号レベルVsigを基準電圧として用いることになる。また、第1の信号がFD部42をリセットしたときのリセット電位Vrに基づく信号、即ち、リセットレベルVrstである場合には、当該リセットレベルVrstを基準電圧として用いることになる。そして、先に読み出される第1の信号をAD変換回路23の基準電圧として用いた上で、第1,第2の信号がAD変換回路23の入力電圧範囲内に入るようにAD変換回路23の内部の基準電圧、即ち、トランジスタ51,52のゲート電圧Vouti,Vrefiの初期値を調整した状態で第1,第2の信号に対してAD変換処理を施すようにする。このように、第1,第2の信号がAD変換回路23の入力電圧範囲内に入るように調整することで、AD変換回路23は、第1,第2の信号が入力電圧範囲内に入った状態でこれら第1,第2の信号に対してAD変換処理を実行することが可能になる。従って、先に読み出される第1の信号が信号レベルVsigの場合、リセットレベルVrstの場合のいずれの場合にも、処理対象の画素の信号を用いて基準電圧を設定した上で、第1,第2の信号に対して確実にAD変換処理を施すことができることとなる。これにより、特許文献5に記載の従来技術、即ち、別途外部で生成した所定電圧を用いて基準電圧を設定する場合のような、面内の大きな特性の揺らぎ面内分布の差異や、寄生容量の大きさに依存したオフセット成分を効果的に除去できる。その結果、画素の出力振幅に対して、AD変換回路23の変換可能な入力電圧範囲に必要なマージンを低減することが可能となる。そして、当該入力電圧範囲に必要なマージンを低減できることにより、AD変換回路23の電源電圧の低電圧化や低消費電力化を図ることができる。実施例1以下に、具体的な実施例について説明する。前にも述べたように、DDS駆動では、先ず、FD部42に保持、もしくは、蓄積されている信号電荷を信号レベルVsigとして読み出す駆動が行われる。次いで、FD部42をリセット電位Vrにリセットして当該リセット電位VrをリセットレベルVrstとして読み出す駆動が行われる。そして、単位画素11から先に読み出される信号レベルVsigを、AD変換回路23の変換可能な入力電圧範囲の基準となる基準電圧として用いる。換言すれば、先に読み出される信号レベルVsigを用いてAD変換回路23の内部の基準電圧Vouti,Vrefiを設定する。図11は、AD変換回路23の内部の基準電圧Vouti,Vrefiを調整する機能を備えた、実施例1に係る比較器についての説明図であり、Aは当該比較器の構成例を、Bは当該比較器の動作範囲をそれぞれ示している。図11において、図5と同等部位には同一符号を付して示している。図11Aに示すように、実施例1に係る比較器31Aは、NMOSトランジスタ51,52,56,57、PMOSトランジスタ58,59、電流源53、及び、容量54,55に加えて、AD変換回路23の内部の基準電圧Vouti,Vrefiを設定調整するための初期電圧設定回路70Aを有する構成となっている。初期電圧設定回路70Aは、外部で設定される外部設定初期電圧Vextが与えられるラインL1とNMOSトランジスタ51,52の各ゲート電極との間に接続されたNMOSトランジスタ71,72によって構成されている。NMOSトランジスタ71,72の各ゲート電極には、制御ラインL2を介して制御信号Φextが与えられる。この制御信号Φextは、例えば、図1に示すタイミング制御部18から与えられる。すなわち、タイミング制御部18は、初期電圧設定回路70Aを制御する制御部としての機能を持っている。上記構成の比較器31Aにおいて、CDS駆動時は、AD変換回路23の内部の基準電圧Vouti,Vrefiとして、制御信号xΦRの反転信号xΦRに応答してPMOSトランジスタ58,59が導通状態になることによって設定される初期電圧がNMOSトランジスタ51,52のゲート側に保持される。このCDS駆動時の初期電圧、即ち、AD変換回路23の基準電圧は、MOSトランジスタの閾値電圧をVth、単位画素11のリセットレベルVrstと信号レベルVsigとの電位差をΔVとすると、略Vdd-|VthΔV|となる。DDS駆動時は、制御信号Φextに応答してNMOSトランジスタ71,72が導通状態になることで、外部設定初期電圧VextがNMOSトランジスタ51,52のゲート電極に与えられる。この外部設定初期電圧Vextにより、比較器31Aの動作範囲が傾斜状波形の参照信号Vrefのスロープの範囲内に入り、当該スロープ内で比較器31Aが動作可能なように、AD変換回路23の内部の基準電圧Vouti,Vrefiの調整が行われる。このように、DDS駆動時において、初期電圧設定回路70Aの作用により、信号レベルVsig及びリセットレベルVrstがAD変換回路23の入力電圧範囲内に入るように内部の基準電圧Vouti,Vrefiを調整することで、CDS駆動とDDS駆動との両立が可能になる。ここで、信号レベルVsig及びリセットレベルVrstがAD変換回路23の入力電圧範囲内に入るということは、比較器31Aの動作範囲がAD変換回路23の変換可能な入力電圧範囲内に入るということである。また、基準電圧Vouti,Vrefiを設定するための初期電圧設定回路70Aとしては、2つのNMOSトランジスタ71,72を追加するだけの非常に簡単な回路構成で実現できる。従って、比較器31A個々としては、僅かなレイアウト面積の増加で済む。すなわち、CDS駆動とDDS駆動との両立を、比較器31Aのレイアウト面積を僅かに増加するだけで実現できる。ここで、DDS駆動とCDS駆動とを1行の読み出し期間中に交互に行う場合の動作について説明する。図12及び図13に、DDS駆動とCDS駆動とを交互に行う場合の、DDS駆動の際の低照度時、高照度時の場合の駆動波形をそれぞれ示す。図12及び図13には、制御信号xΦR、制御信号Φext、傾斜状波形の参照信号Vref、及び、単位画素11から列信号線22を介して与えられる信号電圧Voutの波形がそれぞれ示されている。ここでは、参照信号Vrefについて、電圧の時間変化方向が高い側から低い側の場合を例として挙げているが、図9に示すように、電圧の時間変化方向が逆、即ち、低い側から高い側であっても、比較器31Aの動作範囲内であれば、本実施形態のDDS駆動を制限するものではない。また、図10に示すように、PMOS入力で構成した比較器の場合は、初期電圧設定回路70Aについては、図14に示すように、PMOSトランジスタ73,74によって構成するようにすればよい。続いて、図11に示す実施例1に係る比較器31Aの回路動作について、図1、図2、及び、図5を参照しつつ図15のタイミング波形図を用いて説明する。先ず、選択信号SELiに応答して、選択トランジスタ46が導通状態になることにより、i番目i行目の単位画素11の選択が行われる。そのとき、FD部42には信号電荷が保持、もしくは、蓄積されている状態にあるものとする。このFD部42の信号電荷に基づく信号レベルVsigを比較器31Aの動作範囲内で検出するために、制御信号Φextがアクティブ状態高電位の状態になる。これにより、初期電圧設定回路70Aが動作状態となる。初期電圧設定回路70Aが動作する、即ち、NMOSトランジスタ71,72が導通状態になることで、外部設定初期電圧VextがNMOSトランジスタ51,52に各ゲート電圧Vouti,Vrefiとして印加される。これにより、比較器31Aの入力側の電位が、当該比較器31Aの動作範囲内で信号レベルVsigを取得可能なように、PMOSトランジスタ58,59によって設定される電位よりも低い電位に設定される。この初期電圧設定回路70Aによる動作が、信号レベルVsig及びリセットレベルVrstが比較器31Aの動作範囲内、即ち、AD変換回路23の入力電圧範囲内に入るように基準電圧Vouti,Vrefiを調整する動作である。このとき、タイミング制御部18による制御の下に、参照信号生成部15で生成される傾斜状の参照信号Vrefの初期値も、比較器31Aの入力側電位に対応した低い電位に設定される。そして、制御信号Φextが非アクティブ状態低電位の状態になることで、比較器31Aの入力側の電位、即ち、AD変換回路23の変換可能な入力電圧範囲の基準電圧を調整する動作が完了する。この後、タイミング制御部18による制御の下に、参照信号生成部15において、参照信号Vrefを初期状態から、回路のばらつきマージンの取れる範囲で電位をわずかに持ち上げ、スロープ状傾斜状に電圧降下させる動作を開始する。そして、比較器31Aの入力電圧間、即ち、単位画素11から読み出された信号レベルVsigと参照信号Vrefとの差分が0になったところで比較器31Aの比較出力Vcoが反転する。一方、アップ/ダウンカウンタ32は、参照信号Vrefのスロープ開始から例えばアップカウントを開始しており、比較器31Aの比較出力Vcoの反転を受けて、アップカウントを終了する。すなわち、アップ/ダウンカウンタ32は、スロープ開始時点から比較出力Vcoの反転時点までの時間をアップカウントする。このアップカウント動作により、AD変換回路23の基準電圧に対する信号レベルVsigの差を取得することができる。次いで、i番目の単位画素11をリセットパルスRSTiにてリセットし、FD部42を初期化する。このとき、リセット前の信号レベルVsigが低ければ、即ち、高輝度であれば、リセット後のFD部42の電位は大きく上昇する。併せて、参照信号Vrefも最大輝度時の信号量であってもスロープがかかるように上昇させる。このとき、アップ/ダウンカウンタ32は、参照信号Vrefのスロープ開始からダウンカウントを行う。そして、比較器31Aの比較出力Vcoの反転を受けて、ダウンカウントを終了する。このように、アップ/ダウンカウンタ32のカウント動作を1回目に例えばアップカウント動作とし、2回目に逆方向のダウンカウント動作とすることにより、当該アップ/ダウンカウンタ32内で自動的に1回目の比較期間-2回目の比較期間の減算処理が行われる。そして、参照信号Vrefと列信号線221~22mの信号電圧Voutとが等しくなったときに比較器31の比較出力Vcoが極性反転し、この極性反転を受けてアップ/ダウンカウンタ32のカウント動作が停止する。その結果、アップ/ダウンカウンタ32には、1回目の比較期間-2回目の比較期間の減算処理の結果に応じたカウント値が保持される。1回目の比較期間-2回目の比較期間=信号レベルVsigiリセットレベルVrst-リセットレベルVrst=正味の信号レベルVsigである。以上の2回の読み出し動作とアップ/ダウンカウンタ32での減算処理により、単位画素11毎のばらつきを含んだリセットレベルVrstが除去されるため、単位画素11毎の入射光量に応じた信号レベルVsigを取り出すことができる。なお、この信号レベルVsigは、限られた照度でより高いダイナミックレンジがとれるよう、外部電圧Vrefのスロープ状の傾きや、信号レベルとリセットレベル間のVref電圧のシフト量とで調整される。続いて、CDS駆動に移行する。CDS駆動では、比較器31Aの入出力を制御信号ΦRにて初期化する。この初期化動作により、単位画素11から先に読み出されるリセットレベルVrstを基にAD変換回路23の基準電圧を取得し、容量54,55に保持する。そして、参照信号生成部15において、参照信号Vrefを比較器31Aの動作範囲内で持ち上げてスロープを開始する。このとき、参照信号Vrefのスロープ開始時点から比較器31Aの比較出力Vcoの反転時点までの時間を、アップ/ダウンカウンタ32にてダウンカウントする。参照信号Vrefの電圧をスロープ開始位置まで戻し、単位画素11内の転送トランジスタ43を導通状態にすることで、フォトダイオード41に蓄積された信号電荷を読み出す。このとき、フォトダイオード41から読み出された信号電荷の電荷量に応じて列信号線22の電位が変化する。この列信号線22の電位は高照度になるほど降下する。参照信号生成部15において、比較器31Aの動作範囲内で、かつ、単位画素11から読み出される信号をカバーするスロープの参照信号Vrefの生成を開始する。そして、参照信号Vrefのスロープ開始時点から比較器31Aの比較出力Vcoの反転時点までの時間を、アップ/ダウンカウンタ32にてアップカウントする。このアップカウント動作により、FD部42のリセットレベルVrstと、フォトダイオード41からの信号電荷の転送後の信号レベルVsigとの差が検出可能となる。ここで、アップ/ダウンカウンタ32のカウント結果の外部への読み出しについては、DDS駆動、CDS駆動で個別にカウントし、メモリ装置34に記憶し外部へ出力してもよいし、連続してカウントしてからメモリ装置34に記憶し外部へ出力してもよい。また、参照信号Vrefのスロープの傾きを変化させることにより、比較器31Aの比較出力Vcoが反転するまでの時間を変化させてゲインをかけることが可能である。このとき、DDS駆動とCDS駆動でスロープの傾きを変え、カウントするときのカウント値に、ゲイン倍の重みをつけてカウントする手法を採ることも可能である。また、通常必要とされているCDS駆動の開始時のリセット動作については、電荷検出部であるFD部42がリセットされた直後であるので、再度リセットは必要ないために省いている。但し、暗電流など、FD部42に対する外乱が大きい場合は、DDS駆動とCDS駆動の間でリセット動作をもう一度入れて再初期化することが好ましい。更に、参照信号生成部15で生成される参照信号Vrefのスロープの方向についても、DDS駆動時とCDS駆動時とで傾き方向を逆にするなどの手法も考えられる。但し、CDS駆動の場合と動作起因の回路の特性ずれが発生しないように、DDS駆動時とCDS駆動時とでスロープの傾き方向を同じ方向にする方が好ましい。ところで、比較器31Aにおいて、初期設定を行うスイッチ素子であるMOSトランジスタ58,59,71,72から入力部差動対トランジスタ51,52のゲートにリーク電流に起因する電流が流れ込み、入力電位の上昇、もしくは、下降が発生する場合がある。このとき、比較器31Aの両入力側でリーク量が同じであれば特性的には問題にならない。しかし、実デバイスにあっては、製造ばらつきなどによって比較器31Aの両入力側のリーク量のバランスが崩れてしまうことがある。この問題については、MOSトランジスタ58,59,71,72のチャネル長Lを長くすることで、これらトランジスタのリーク電流を抑えることができるため解決可能である。しかしながら、チャネル長Lを長くすると、MOSトランジスタ58,59,71,72が非導通状態になるときに発生するクロックフィードスルーとチャージインジェクションが増加し、比較器31Aの特性を劣化させてしまう懸念がある。ここで、クロックフィードスルーとは、クロック制御ノードとフローティングノードとの容量比による電圧降下の減少を言う。また、チャージインジェクションとは、MOSトランジスタ58,59,71,72のチャネル直下の電荷のフローティングノードへの飛び込みを言う。クロックフィードスルー及びチャージインジェクションの量は、MOSトランジスタ58,59,71,72の面積に比例する。従って、MOSトランジスタ58,59,71,72のチャネル長Lを長くすると、必然的に、クロックフィードスルー及びチャージインジェクションが大きくなってしまう。このような理由から、MOSトランジスタ58,59,71,72のリーク電流に起因する、入力電位の上昇、もしくは、下降の問題を解決するために、単純に、これらMOSトランジスタのチャネル長Lを長くすることはできない。そこで、チャネル長Lを長くすることなく、上記の問題を解決するために為されたのが以下に説明する実施例2に係る比較器である。実施例2図16は、AD変換回路23の内部の基準電圧Vouti,Vrefiを調整する機能を備えた、実施例2に係る比較器の構成例を示す回路図であり、図中、図11と同等部位には同一符号を付して示している。図11と図16との対比から明らかなように、実施例2に係る比較器31Bは、初期設定を行うスイッチ素子に関して、実施例1に係る比較器31Aと構成を異にしている。具体的には、実施例1に係る比較器31Aは、初期設定を行うスイッチ素子が単一のMOSトランジスタ58,59,71,72によって構成されている。これに対し、実施例2に係る比較器31Bは、MOSトランジスタ58に代えて直列に接続された2つのMOSトランジスタ58A,58Bを用い、MOSトランジスタ59に代えて直列に接続された2つのMOSトランジスタ59A,5Bを用いた構成を採っている。同様に、MOSトランジスタ71に代えて直列に接続された2つのMOSトランジスタ71A,71Bを用い、MOSトランジスタ72に代えて直列に接続された2つのMOSトランジスタ72A,72Bを用いている。2つのMOSトランジスタ58A,58Bは、MOSトランジスタ58に比べてチャネル長Lが1/2のトランジスタであり、2つのMOSトランジスタ59A,59Bは、MOSトランジスタ59に比べてチャネル長Lが1/2倍のトランジスタである。同様に、2つのMOSトランジスタ71A,71Bは、MOSトランジスタ71に比べてチャネル長Lが1/2のトランジスタであり、2つのMOSトランジスタ72A,72Bは、MOSトランジスタ72に比べてチャネル長Lが1/2倍のトランジスタである。尚、ここでは、直列に接続するMOSトランジスタの個数を2つとしているが、その個数は2つに限られるものではなく、3つ以上のMOSトランジスタを直列に接続する構成であっても良い。MOSトランジスタ58A,59Aの各ゲート電極には制御信号xΦRが印加され、MOSトランジスタ58B,59Bの各ゲート電極には制御信号xΦRよりも非アクティブ本例では、高レベルになるタイミングが遅い制御信号xΦRlkが印加される。また、MOSトランジスタ71A,72Aの各ゲート電極には制御信号Φextが印加され、MOSトランジスタ71B,72Bの各ゲート電極には制御信号Φextよりも非アクティブ本例では、低レベルになるタイミングが遅い制御信号Φextlkが印加される。図17に、実施例2に係る比較器31Bにおける制御信号xΦR、制御信号xΦRlk、制御信号Φext、制御信号Φextlk、傾斜状波形の参照信号Vref、及び、信号電圧Voutの各タイミング波形を示す。制御信号xΦRが非アクティブ状態になり、次いで、制御信号xΦRlkが非アクティブ状態になることで、比較器31Bの入力側のMOSトランジスタ58A,59Aが先ず非導通状態になり、次いで、MOSトランジスタ58B,59Bが非導通状態になる。同様にして、制御信号Φextが非アクティブ状態になり、次いで、制御信号Φextlkが非アクティブ状態になることで、比較器31Bの入力側のMOSトランジスタ71A,72Aが先ず非導通状態になり、次いで、MOSトランジスタ71B,72Bが非導通状態になる。ここで、初期設定を行うスイッチ素子として、直列に接続された複数、例えば2つのMOSトランジスタを用いることによる作用、効果、即ち、実施例2に係る比較器31Bの作用、効果について説明する。先ず、初期設定を行うスイッチ素子として単一のMOSトランジスタを用いる場合実施例1の場合について、図18A,Bを用いて説明する。チャネル長がLのMOSトランジスタにおいて、当該MOSトランジスタが導通状態Aでチャネルに電荷Qchが存在しているものとする。この状態から、非導通状態Bにすると、チャネル内の電荷Qchがチャネルの両側のソース/ドレイン領域にほぼ2分割されて分配される。これにより、一方のソース/ドレイン領域に対するインジェクション量が1/2Qchとなる。これに対して、チャネル長が実施例1の場合の1/2倍のMOSトランジスタを2つ直列に接続することで、これら2つのMOSトランジスタが導通状態にあるときCは、各チャネルには単一の場合の1/2の電荷、即ち、1/2Qchの電荷が存在することになる。そして、これら2つのMOSトランジスタを順に非導通状態にするDことで、先ず先に非導通状態になる一方のMOSトランジスタのチャネル内の電荷1/2Qchがチャネルの両側のソース/ドレイン領域にほぼ2分割されて分配される。これにより、一方のMOSトランジスタにおいて、一方のソース/ドレイン領域に対するインジェクション量が1/4Qchとなる。後で導通状態になる他方のMOSトランジスタについても同様のことが言える。このように、例えば、チャネル長を1/2倍にすると、統計的に、インジェクション量がチャネル長Lのとき1/2Qchの1/2、即ち、1/4Qchとなる。従って、チャネル長が実施例1の場合の1/2倍のMOSトランジスタを2つ直列に接続する構成を採ることで、比較器31Bの2つの入力端に接続されるMOSトランジスタ58,59,71,72の各一方のソース/ドレイン領域へのインジェクション量を1/2にできる。その結果、インジェクション量に起因する、初期設定の値の変動を、実施例1の場合に比べて抑えることができる。尚、ここでは、チャネル長が実施例1の1/2倍のMOSトランジスタを2つ直列に接続するとしたが、インジェクション量が実施例1と同程度で問題ない場合は、実施例1と同じチャネル長のMOSトランジスタを例えば2つ直列に接続する構成を採ることも可能である。この構成によれば、初期設定を行うスイッチ素子を構成するMOSトランジスタのトータルのチャネル長を2倍にできるため、トータルのトランジスタサイズは大きくなるものの、実施例1の場合に比べてリーク電流を抑制できる。実施例3図19は、AD変換回路23の内部の基準電圧Vouti,Vrefiを調整する機能を備えた、実施例3に係る比較器の構成例を示す回路図であり、図中、図11と同等部位には同一符号を付して示している。図19に示すように、実施例3に係る比較器31Cは、前段の回路部と後段回路部との2段回路構成となっており、前段の回路部は、実施例1に係る比較器31Aと同じ回路構成、即ち、比較回路部81となっている。尚、前段の回路部については、実施例1に係る比較器31Aと同じ回路構成のものに限られるものではなく、実施例2に係る比較器31Bと同じ回路構成とすることも可能である。一方、後段の回路部は、前段の比較回路部81の出力電圧、即ち、PMOSトランジスタ57に流れる電流に応じた電圧によって決まる電流値に基づく対応する電圧値バイアス電圧値を記憶する記憶回路部82である。この記憶回路部82は、例えば、PMOSトランジスタ821、NMOSトランジスタ822,823、及び、容量824によって構成されている。PMOSトランジスタ821は、前段の比較回路部81の出力端、即ち、MOSトランジスタ52,57のドレイン共通接続ノードにゲート電極が接続され、電源Vddにソース電極が接続されている。NMOSトランジスタ822は、PMOSトランジスタ821のドレイン電極にドレイン電極が接続され、ソース電極が接地されている。NMOSトランジスタ823は、PMOSトランジスタ821のドレイン電極にドレイン電極が接続され、NMOSトランジスタ822のゲート電極にソース電極が接続されている。容量824は、NMOSトランジスタ822のゲート電極に一端が接続され、他端が接地されている。そして、MOSトランジスタ821,822のドレイン共通接続ノードが本比較器31Cの出力端となり、当該ドレイン共通接続ノードから比較出力Vcoが導出される。NMOSトランジスタ823のゲート電極には、制御信号ΦR2が印加される。この制御信号ΦR2は、例えば、図1に示すタイミング制御部18から与えられる。すなわち、タイミング制御部18は、実施例3に係る比較器31Cの後段の回路部、即ち、記憶回路部82を制御する制御部としての機能を持っている。第1駆動例次に、比較回路部81の後段に記憶回路部82を有する、実施例3に係る比較器31Cの第1駆動例について、図20のタイミング波形図を用いて説明する。図20には、制御信号xΦR、制御信号Φextlk、制御信号xΦR2、傾斜状波形の参照信号Vref、及び、信号電圧Voutの各タイミング波形を示している。先ず、CDS駆動時は、前段の比較回路部81において、制御信号xΦRによる制御の下に、PMOSトランジスタ58,59が導通することによって設定される初期電圧が、内部の基準電圧Vouti,VrefiとしてNMOSトランジスタ51,52のゲート側に保持される。この初期設定状態において、制御信号xΦR2による制御の下に、後段の記憶回路部82のNMOSトランジスタ83が導通状態となる。後段の記憶回路部82において、NMOSトランジスタ83が導通状態となることで、前段の比較回路部81の初期設定値によって決まる出力電圧に応じた電流がMOSトランジスタ821,823を通して容量824に流れる。そして、初期設定期間内において、制御信号xΦR2による制御の下に、NMOSトランジスタ83が非導通状態になるタイミングで、比較回路部81の出力電圧の初期値によって決まる電流値に基づく電圧値が容量824に記憶保持される。この容量824に記憶された電流値で後段の記憶回路部82の特性が決定される。後段の記憶回路部82の出力が反転するのは、比較回路部81の出力電流、即ち、PMOSトランジスタ821に流れる電流が容量824の保持電圧により発生する電流値を上回ったときとなる。一方、DDS駆動時は、前段の比較回路部81において、制御信号Φextによる制御の下に、NMOSトランジスタ71,72が導通状態になることで、外部設定初期電圧VextがNMOSトランジスタ51,52のゲート電極に与えられる。また、制御信号xΦR2による制御の下に、後段の記憶回路部82のNMOSトランジスタ83が導通状態となる。後段の記憶回路部82において、NMOSトランジスタ83が導通状態となることで、外部設定初期電圧Vextにより入力が決定されたときの出力電圧に応じた電流がMOSトランジスタ81,83を通して容量824に流れる。そして、制御信号xΦR2による制御の下に、NMOSトランジスタ83が非導通状態になるタイミングで、外部設定初期電圧Vextによって決まる電流値に基づく電圧値が容量824に記憶保持される。上述したように、第1駆動例の場合は、CDS駆動時、DDS駆動時共に、初期設定のときの比較回路部81の出力電圧によって決まる電流値に基づく電圧値を記憶回路部82で記憶するようにしている。しかしながら、上述した動作説明から明らかなように、比較回路部81のCDS駆動時における初期設定の出力電圧と、比較回路部81のDDS駆動時における初期設定の出力電圧とに差が生じる。このように、CDS駆動時とDDS駆動時の初期設定の出力電圧に差が生じると、結果として、記憶回路部82が記憶する電圧値、即ち、記憶回路部82の出力が反転する電圧値がCDS駆動時とDDS駆動時で違ってくるため、比較器31Cとして同じ動作点が得られなくなる。すなわち、CDS駆動時とDDS駆動時で比較器31Cの初期の動作点が変わってしまう。この点に鑑みて為されたのが、以下に説明する第2駆動例である。第2駆動例続いて、実施例3に係る比較器31Cの第2駆動例について、図21のタイミング波形図を用いて説明する。図21にも、図20と同様に、制御信号xΦR、制御信号Φextlk、制御信号xΦR2、傾斜状波形の参照信号Vref、及び、信号電圧Voutの各タイミング波形を示している。第2駆動例の場合、CDS駆動時の動作については第1駆動例の場合と同じであり、DDS駆動時の動作を特徴としている。すなわち、図20のタイミング波形図と図21のタイミング波形図との対比から明らかなように、DDS駆動の際に、制御信号Φextによる制御に基づく外部設定初期電圧Vextによる初期設定を行う前に、CDS駆動時と同じ初期設定の動作を行う構成を採っている。具体的には、外部設定初期電圧Vextによる初期設定に先立って、前段の比較回路部81において、制御信号xΦRによる制御の下に、PMOSトランジスタ58,59が導通することによって設定される初期電圧を、内部の基準電圧Vouti,Vrefiとして初期設定する。この初期設定状態において、制御信号xΦR2による制御の下に、後段の記憶回路部82において、NMOSトランジスタ823が非導通状態になるタイミングで、比較回路部81の出力電圧の初期値によって決まる電流値に基づく電圧値を容量824に記憶保持する。このとき記憶する電圧値電流値は、CDS駆動時の初期設定で記憶する電圧値電流値と同じである。これにより、CDS駆動時とDDS駆動時で比較器31Cの初期の動作点、即ち、両者の特性が揃うことになる。DDS駆動の際には、CDS駆動時と同じ初期設定を行った後、再度、外部設定初期電圧Vextによる初期設定を行うことで、信号レベルVsig及びリセットレベルVrstがAD変換回路23の入力電圧範囲内に入るように内部の基準電圧Vouti,Vrefiを調整する。上述したように、DDS駆動の際には、外部設定初期電圧Vextによる初期設定に先立って、CDS駆動時と同じ初期設定を行い、しかる後再度本来の初期設定、即ち、外部設定初期電圧Vextによる初期設定を行うことで、第1駆動例の問題を解決することができる。すなわち、DDS駆動、CDS駆動の双方において、同じ初期設定を行うことにより両駆動時の出力の動作点の特性を揃えることができる。その結果、初期電圧設定回路70Aの作用による作用、効果に加えて、CDS駆動とDDS駆動とをより確実に両立できる、という作用、効果を得ることができる。駆動の高速化ところで、本実施形態に係るCMOSイメージセンサ10Aにおいては、単純に、CDS駆動とDDS駆動を交互に行うことで信号を取得する訳であるが、当然のことながら、信号の取得にはCDS駆動及びDDS駆動の時間分の時間を要することになる。具体的には、図22のタイミング波形図に示すように、DDS駆動の駆動時間をTdds、CDS駆動の駆動時間をTcdsとすると、CDS駆動及びDDS駆動で信号を取得する時間Ttotalは、Ttotal=TddsTcdsとなる。この駆動例の場合は、AD変換の際に用いる傾斜状波形の参照信号Vrefのスロープ傾斜について、CDS駆動とDDS駆動で同じ勾配Aとなっている。これに対して、傾斜状波形の参照信号Vrefに関して、CDS駆動及びDDS駆動のどちらか一方のスロープを他方のスロープに比べて急勾配にすることにより、AD変換に要する時間、ひいては、信号を取得するまでの時間を高速化できる。スロープを急勾配にした方の駆動によって得られるデータについては、後段の信号処理部において、高速化した分だけ、即ち、参照信号Vrefのスロープを急勾配にした分だけ係数後述するをかけることにより、入力換算で同じデータを取得するようにすれば良い。一般的に、DDS駆動で取得する信号については、イメージセンサでは高輝度側の信号であることが多いために、DDS駆動側について、参照信号VrefのスロープをCDS駆動側に比べて急勾配にするのが望ましい。図23に、参照信号VrefのスロープについてDDS駆動側をCDS駆動側勾配Aに比べて急勾配A′にした場合のタイミング波形を示す。DDS駆動側を急勾配A′にすることで、AD変換に要する時間は、Tdds ́Tcdsとなる。ここで、Tdds ́=Tdds-t1-t1 ́-t2-t2 ́の時間の短縮が見込まれる。そして、その短縮分だけ信号を取得するまでの時間を高速化できる。高速化を図る図22の場合のDDS駆動時のスロープの傾き勾配をAとし、高速化を図った場合のDDS駆動時のスロープの傾きをA ́としたとき、後段の信号処理部において用いる、先述した係数は、A ́/Aとなる。すなわち、高速化した場合のDDS駆動で得られたデータに対してA ́/Aなる係数をかけることで、高速化していない場合と同等の出力データを得ることが可能になる。尚、この係数をかける信号処理は、画素アレイ部12と同じチップ半導体基板19内、チップ外のどちらで行っても良く、特に制約は無い。また、画素アレイ部12の全画素11に亘ってDDS駆動で取得する信号が無く、DDS動作自体が不要な信号レベルの場合、例えば、非常に暗い環境下での撮像の場合は、DDS駆動を止めてCDS駆動のみとすることによっても動作速度を向上させることができる。この場合、一例として、DDS駆動での出力データがゼロ出力と判定可能な出力結果がある一定時間連続していることを検出したら、その検出結果を受けてCDS駆動のみとする、といった制御が考えられる。カウンタの駆動法前にも述べたことから明らかなように、傾斜状波形の参照信号Vrefを用いる、所謂、スロープ型のAD変換回路23は、単調減少または、単調増加する傾斜状波形の参照信号Vrefと画素の信号電圧Voutとを比較する。そして、比較器31の出力が反転するまでの時間をクロックCKによってカウントし、比較器31の出力の反転タイミングでのカウント値を変換データとして記憶することでAD変換を実現している。先述した実施形態の説明では、カラムAD変換回路のカウント部としてアップ/ダウンカウンタ32を用いるとしたが、例えば、カウント部が正負12ビットカウント可能な場合、CDS駆動ではダウンカウントのカウンタを搭載するものとする。図24に、CDS駆動時のカウンタ部の動作説明に供するタイミング波形を示す。CDS駆動では、リセットレベルVRSTまでの反転時刻tをダウンカウントし、カウント終了後1の補数を取ることで0を中心に正負を逆-1とした値にする。次に、信号レベルVsigについてもこの値を基準にダウンカウントを行う。もし、単位画素11の信号が低照度DARKで同じ電位レベルしか比較器31に入力されないと仮定すると、図25に示すように、カウント値-1でカウントが終了する。単位画素11の信号が高照度であった場合は、図26に示すように、-4096までカウントする。最後に、このデータの1の補数を取得することで、低照度時は0、高照度時は4095のデータを出力できることとなる。しかしながら、同じ回路カウンタを使用してDDS駆動のデータを取得しようとすると、高照度側では、わずかのカウント後に比較器31の出力が反転するため、CDS駆動時の低照度と同じレベルの信号が出力される。すなわち、DDS駆動の高照度時はCDS駆動の低照度に近いタイミングで反転し、DDS駆動の低照度時はCDS駆動の高照度時に近いタイミングで反転するために、同じ回路カウンタを用いての入力信号とデータの整合性が取れないことになる。図27は、DDS駆動時のカウンタ部の動作説明に供するタイミング波形図である。また、図28には、DDS駆動の低照度時のカウント動作についての説明図を示し、図29には、DDS駆動の高照度時のカウント動作についての説明図を示す。カラムAD変換回路のカウント部において、同じ回路カウンタを用いての入力信号とデータの整合性を取るために、DDS駆動では、以下のような駆動を行うようにする。すなわち、DDS駆動で取得した信号については、例えば列走査部16による走査で選択した後、外部に出力する前に4096のデータを加算して出力するようにする。4096のデータの加算処理については、画素アレイ部12と同じチップ半導体基板19内で行っても良いし、チップ外部で演算処理の一環として行うようにしても良い。この加算処理回路については、DDS駆動で取得した信号であるか否かを判別する回路部と、当該回路部の判別結果を受けてDDS駆動時に加算処理を行う加算器とによって実現することが可能である。このように、DDS駆動では、DDS駆動で取得した信号に対して、カウンタのビット数に対応したデータ、例えば12ビットの場合には4096のデータを加算することで、同じ回路カウンタを用いての入力信号とデータの整合性を取ることができる。すなわち、CDS駆動とDDS駆動のデータの取得の際に、カラムAD変換回路のカウント部として同一の回路カウンタを使用することが可能となる。<2.第2実施形態>[2-1.システム構成]図30は、本開示の第2実施形態に係るCMOSイメージセンサの構成の概略を示すシステム構成図であり、図中、図1と同等部位には同一符号を付して示している。図30に示すように、本実施形態に係るCMOSイメージセンサ10Bは、画素アレイ部12に加えて、その周辺回路として、例えば、行走査部13、カラム処理部14B、参照信号生成部15、列走査部16、水平出力線17、及び、タイミング制御部18を有する。CMOSイメージセンサ10Bにおいては、カラム処理部14Bが第1実施形態のカラム処理部14Aと構成を異にしているだけであり、行走査部13、参照信号生成部15、列走査部16、水平出力線17、及び、タイミング制御部18については、基本的に、第1実施形態と同じである。カラム処理部14Bは、例えば、画素アレイ部12の画素列毎、即ち、列信号線22221~22m毎に1対1の対応関係をもって設けられたカラムアンプ回路25251~25mを有する。カラムアンプ回路25251~25mは、画素アレイ部12の各単位画素11から列毎に出力されるアナログ信号に対して増幅処理を行うとともに、信号レベルとリセットレベルとの差分をとる相関二重サンプリング処理を行う。カラムアンプ回路251~25mは全て同じ構成となっている。ここでは、m列目のカラムアンプ回路25mを例に挙げて説明するものとする。カラムアンプ回路25mは、反転増幅器61、入力容量62、帰還容量63、制御スイッチ64、及び、水平選択スイッチ65を有する構成となっている。そして、カラムアンプ回路25mは、列信号線22mを介して単位画素11から供給される信号電圧Voutを増幅してアナログ信号Vampとして出力する。尚、本例では、カラム処理部14Bについて、カラムアンプ回路25が列信号線22毎に1対1の対応関係をもって設けられた構成を例に挙げたが、1対1の対応関係の配置に限られるものではない。例えば、1つのカラムアンプ回路25を複数の画素列で共有し、複数の画素列間で時分割にて使用する構成とすることも可能である。カラムアンプ回路の従来構成について信号処理部として、列並列に配置されたカラムアンプ回路25を用いる従来のCMOSイメージセンサは、CDS駆動を基本としている。すなわち、単位画素11から先にリセットレベルVrstを読み出し、次いで、信号レベルVsigが読み出すCDS駆動を基本としている。ここで、この従来例に係るCMOSイメージセンサに用いられるカラムアンプ回路の構成例について説明する図31は、カラムアンプ回路25の従来構成を示す回路図である。図32に、従来構成に係るカラムアンプ回路25の出力信号の動作範囲を示す。図31に示すように、従来構成に係るカラムアンプ回路25は、反転増幅器61、入力容量62、帰還容量63、及び、制御スイッチ64を有する構成となっている。このカラムアンプ回路25においても、AD変換回路23の場合と同様に、制御信号ΦRによる制御の下に、制御スイッチ64によって反転増幅器61の入出力端間を短絡することで、カラムアンプ回路25の基準電圧を取得する。CDS動作では、リセットレベルVrst→信号レベルVsigの順に読み出されるが、電位的には、高い電位→低い電位となる。カラムアンプ回路25において、初期値として、出力電圧は低く設定し、入力信号が低くなる場合、即ち、単位画素11からの信号レベルが大きくなる場合、低い初期出力電圧が入力容量62と帰還容量63の容量比で増幅される。具体的には、入力容量62の容量値をCin、帰還容量63の容量値をCfbとすると、容量比Cin/Cfbで増幅される。制御信号ΦRによる制御の下に、制御スイッチ64によって反転増幅器61の入出力端間を短絡したときの初期電圧基準電圧をVbとすると、カラムアンプ回路25の出力電圧Vampは、Vamp=VbCin/CfbΔVとなる。ここで、ΔVはリセットレベルVrstと信号レベルVsigの電位差である。カラムアンプ回路25の出力動作範囲は、反転増幅器61の入出力端間を短絡したときの初期電圧Vbに対して閾値電圧程度低い電圧から、カラムアンプ回路25の回路構成で決まる上部の動作範囲までとなる。この従来構成に係るカラムアンプ回路25を用いたCMOSイメージセンサでDDS駆動を行った場合の、カラムアンプ回路25の出力波形を図33に示す。DDS駆動では、信号出力順がCDS駆動の場合と逆である、即ち、信号レベルVsig→リセットレベルVrstの順に出力される。従って、カラムアンプ回路25の出力信号は、低い初期電圧の電圧値から更に低くなるため、回路の動作範囲を外れてしまう。これを解決するために、第2実施形態では以下の構成を採っている。[2-2.第2実施形態の特徴とする事項]すなわち、第2実施形態では、単位画素11からのアナログ信号に対して増幅処理を行うとともに、信号レベルVsigとリセットレベルVrstとの差分をとる相関二重サンプリング処理を行うカラムアンプ回路25を用いたCMOSイメージセンサ10Bにおいて、次の構成を採ることを特徴とする。具体的には、先ず、単位画素11の信号を第1の信号及び第2の信号として2回に分けて読み出す際に、先に読み出される第1の信号を、第1,第2の信号を処理する信号処理部の処理可能な入力電圧範囲の基準電圧として用いる。本実施形態の場合は、カラムアンプ回路25が、第1,第2の信号を処理する信号処理部に相当する。また、基準電圧は、カラムアンプ回路25の増幅可能な入力電圧範囲の基準となる電圧となる。このとき、第1の信号がFD部42に蓄積、もしくは、保持された信号電荷に基づく信号、即ち、信号レベルVsigである場合は、当該信号レベルを基準電圧として用いることになる。また、第1の信号がFD部42をリセットしたときのリセット電位Vrに基づく信号、即ち、リセットレベルVrstである場合は、当該リセットレベルを基準電圧として用いることになる。そして、先に読み出される第1の信号をカラムアンプ回路25の基準電圧として用いた上で、第1,第2の信号がカラムアンプ回路25の入力電圧範囲内に入るように基準電圧を調整した状態で第1,第2の信号に対して増幅処理を施すようにする。このように、第1,第2の信号がカラムアンプ回路25の入力電圧範囲内に入るように基準電圧を調整することで、カラムアンプ回路25は、第1,第2の信号が入力電圧範囲内に入った状態でこれら第1,第2の信号に対して増幅処理を施すことが可能になる。従って、先に読み出される第1の信号が信号レベルVsigの場合、リセットレベルVrstの場合のいずれの場合にも、処理対象の画素の信号を用いて基準電圧を設定した上で、第1,第2の信号に対して確実に信号増幅処理を施すことができることとなる。これにより、特許文献5に記載の従来技術、即ち、別途外部で生成した所定電圧を用いて基準電圧を設定する場合のような、面内の大きな特性の揺らぎの差異や、寄生容量の大きさに依存したオフセット成分を効果的に除去できる。その結果、画素の出力振幅に対して、カラムアンプ回路25の増幅可能な入力電圧範囲に必要なマージンを低減することが可能となる。そして、当該入力電圧範囲に必要なマージンを低減できることにより、カラムアンプ回路25の電源電圧の低電圧化や低消費電力化を図ることができる。実施例1以下に、具体的な実施例について説明する。前にも述べたように、DDS駆動では、先ず、FD部42に保持、もしくは、蓄積されている信号電荷を信号レベルVsigとして読み出す駆動が行われる。次いで、FD部42をリセット電位Vrにリセットして当該リセット電位VrをリセットレベルVrstとして読み出す駆動が行われる。そして、単位画素11から先に読み出される信号レベルVsigを、カラムアンプ回路25の変換可能な入力電圧範囲の基準となる基準電圧として用いる。換言すれば、先に読み出される信号レベルVsigを用いてカラムアンプ回路25の基準電圧を設定する。図34は、基準電圧を調整する機能を備えた、実施例1に係るカラムアンプ回路についての説明図であり、Aはカラムアンプ回路の構成例を、Bはカラムアンプ回路の動作範囲をそれぞれ示している。図34において、図31と同等部位には同一符号を付して示している。図34Aに示すように、実施例1に係るカラムアンプ回路25Aは、反転増幅器61、入力容量62、帰還容量63、及び、制御スイッチ64に加えて、カラムアンプ回路25Aの基準電圧を設定調整するための初期電圧設定回路70Bを有する構成となっている。初期電圧設定回路70Bは、帰還容量63に対して直列に接続されたNMOSトランジスタ75と、帰還容量63とNMOSトランジスタ75との接続ノードと外部設定初期電圧Vextが与えられるラインLとの間に接続されたPMOSトランジスタ76によって構成されている。NMOSトランジスタ75及びPMOSトランジスタ76の各ゲート電極には、制御信号Φextの反転信号xΦextが印加される。制御信号Φextの反転信号xΦextは、例えば、図1に示すタイミング制御部18から与えられる。すなわち、タイミング制御部18は、初期電圧設定回路70Bを制御する制御部としての機能を持っている。図35は、実施例1に係るカラムアンプ回路25Aの各部位の信号波形を示す波形図である。図35には、制御信号Φextの反転信号xΦext、制御信号ΦR、列信号線22の信号電圧Vout、即ちカラムアンプ回路25Aの入力電圧、及び、カラムアンプ回路25Aの出力電圧Vampの各波形を示している。CDS駆動の場合は、制御信号Φextの反転信号xΦextが高電位の状態にあることで、NMOSトランジスタ75が導通状態になり、帰還容量63をカラムアンプ回路25Aの出力端に電気的に接続する。このときの回路構成は、図31に示したカラムアンプ回路25と同じ回路構成、即ち、通常のCDS駆動時の同じ回路形態となる。DDS駆動時は、カラムアンプ回路25A自体の入出力間を短絡することで、カラムアンプ回路25Aの入力信号は初期電圧基準電圧をVbとなる。これにより、出力振幅を確保でき、かつ、回路の動作する入力信号レベルとなる。一方で、制御信号Φextの反転信号xΦextが低電位の状態になることで、NMOSトランジスタ75が非導通状態となり、カラムアンプ回路25Aの出力端に対する帰還容量63の電気的接続を開放する。すなわち、反転増幅器61の帰還ループを開放状態にする。このとき、PMOSトランジスタ76が導通状態になり、帰還容量63の開放端に対して外部設定初期電圧Vextを印加する。これにより、反転増幅器61の出力電圧の初期値は、外部設定初期電圧Vextとなる。そして、DDS駆動の場合は、入力信号は、低い信号レベルから高いリセットレベルへと変化するので、この動作範囲になるように、カラムアンプ回路25Aの基準電圧の調整が行われる。このように、DDS駆動時において、初期電圧設定回路70Bの作用により、信号レベルVsig及びリセットレベルVrstがカラムアンプ回路25Aの動作範囲内に入るように基準電圧を調整することで、CDS駆動とDDS駆動の両立が可能になる。また、基準電圧を調整するための初期電圧設定回路70Bとしては、2つのMOSトランジスタ75,76を追加するだけの非常に簡単な回路構成で実現できる。従って、個々のカラムアンプ回路25Aとしては、僅かな面積の増加で済む。すなわち、CDS駆動とDDS駆動との両立を、カラムアンプ回路25Aの面積を僅かに増加するだけで実現できる。表示装置等のパネル型表示装置からなり、撮像素子102で撮像された動画または静止画を表示する。記録装置106は、撮像素子102で撮像された動画または静止画を、ビデオテープやDVD等の記録媒体に記録する。操作系107は、ユーザによる操作の下に、本撮像装置が持つ様々な機能について操作指令を発する。電源系108は、DSP回路103、フレームメモリ104、表示装置105、記録装置106及び操作系107の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。上記の構成の撮像装置は、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置として用いることができる。そして、当該撮像装置において、撮像素子102として、先述した各実施形態に係るCMOSイメージセンサ10A,10B等の固体撮像装置を用いることで、次のような作用効果を得ることができる。すなわち、先述した各実施形態に係るCMOSイメージセンサ10A,10Bは、グローバル露光によって歪みのない撮像を実現できる。従って、画像歪みが許容できない、高速に動く被写体の撮像や、撮像画像の同時性を必要とするセンシング用途に用いて好適な撮像装置として実現出来る。また、先述した各実施形態に係るCMOSイメージセンサ10A,10Bは、面内の大きな特性の揺らぎ面内分布の差異や、寄生容量の大きさに依存したオフセット成分を効果的に除去することができる。これにより、画素の出力振幅に対して、信号処理部の処理可能な入力電圧範囲に必要なマージンを低減することが可能となるため、信号処理部の電源電圧の低電圧化や低消費電力化を図ることができる。従って、各種電子機器の低電圧化や低消費電力化に寄与できる。"