"半導体基板と、前記半導体基板上に設けられ、複数のメモリトランジスタが直列に接続されてなるメモリストリングと、前記半導体基板上に設けられた第1キャパシタと、前記メモリストリング及び前記第1キャパシタに供給する電圧を制御する制御回路と、複数の前記第1キャパシタを備えた電圧を昇圧する第1昇圧回路と、それぞれ一定の容量を有する複数の第2キャパシタとを備えた電圧を昇圧する第2昇圧回路とを備え、前記メモリストリングは、前記半導体基板に対して実質的に垂直方向に所定ピッチをもって配列され、前記メモリトランジスタのゲートとして機能する複数の第1導電層と、前記第1導電層の側面に接するメモリゲート絶縁層と、複数の前記第1導電層と共に前記メモリゲート絶縁層を一方の側面で挟み、前記半導体基板に対して実質的に垂直方向に延び、前記メモリトランジスタのボディとして機能する半導体層とを備え、前記第1キャパシタは、前記半導体基板に対して実質的に垂直方向に所定ピッチをもって配列され、前記第1キャパシタの電極として機能する複数の第2導電層を備え、前記第1キャパシタの第1の電極として機能する第2導電層に接続された第1トランジスタと、前記第1キャパシタの第2の電極として機能する第2導電層に接続された第2トランジスタとを更に備え、前記制御回路は、複数の前記第1導電層に印加される電圧に応じて、前記第1トランジスタ及び前記第2トランジスタの導通状態を制御することにより複数の前記第2導電層の各々に印加する電圧を制御し、これにより前記第1キャパシタの容量を変化させるよう構成され、前記制御回路は、第1位置に位置する第2導電層をフローティングとし、前記第1位置よりも上層及び下層に位置する第2導電層に所定電圧を印加することを特徴とする不揮発性半導体記憶装置。半導体基板と、前記半導体基板上に設けられ、複数のメモリトランジスタが直列に接続されてなるメモリストリングと、前記半導体基板上に設けられた第1キャパシタと、前記メモリストリング及び前記第1キャパシタに供給する電圧を制御する制御回路とを備え、前記メモリストリングは、前記半導体基板に対して実質的に垂直方向に所定ピッチをもって配列され、前記メモリトランジスタのゲートとして機能する複数の第1導電層と、前記第1導電層の側面に接するメモリゲート絶縁層と、複数の前記第1導電層と共に前記メモリゲート絶縁層を一方の側面で挟み、前記半導体基板に対して実質的に垂直方向に延び、前記メモリトランジスタのボディとして機能する半導体層とを備え、前記第1キャパシタは、前記半導体基板に対して実質的に垂直方向に所定ピッチをもって配列され、前記第1キャパシタの電極として機能する複数の第2導電層を備え、前記制御回路は、複数の前記第1導電層に印加される電圧に応じて、複数の前記第2導電層の各々に印加する電圧を制御し、これにより前記第1キャパシタの容量を変化させるよう構成されたことを特徴とする不揮発性半導体記憶装置。前記第1キャパシタの第1の電極として機能する第2導電層に接続された第1トランジスタと、前記第1キャパシタの第2の電極として機能する第2導電層に接続された第2トランジスタとを更に備え、前記制御回路は、前記第1トランジスタ及び前記第2トランジスタの導通状態を制御して、複数の前記第2導電層に電圧を印加することを特徴とする請求項2記載の不揮発性半導体記憶装置。電圧を昇圧する第1昇圧回路を更に備え、前記第1昇圧回路は、複数の前記第1キャパシタを備えることを特徴とする請求項2又は請求項3記載の不揮発性半導体記憶装置。電圧を昇圧する第2昇圧回路を更に備え、前記第2昇圧回路は、それぞれ一定の容量を有する複数の第2キャパシタとを備えることを特徴とする請求項4記載の不揮発性半導体記憶装置。前記制御回路は、第1位置に位置する第2導電層をフローティングとし、前記第1位置よりも上層及び下層に位置する第2導電層に所定電圧を印加することを特徴とする請求項2乃至請求項5のいずれか1項記載の不揮発性半導体記憶装置。本実施の形態は、容量素子が占有する回路面積の増大を抑制する。一態様に係る不揮発性半導体記憶装置は、半導体基板、メモリストリング、第1キャパシタ、及び制御回路を有する。メモリストリングは、半導体基板上に設けられ、複数のメモリトランジスタが直列に接続されてなる。第1キャパシタは、半導体基板上に設けられる。制御回路は、メモリストリング及び第1キャパシタに供給する電圧を制御する。メモリストリングは、複数の第1導電層、メモリゲート絶縁層、及び半導体層を有する。複数の第1導電層は、半導体基板に対して実質的に垂直方向に所定ピッチをもって配列され、メモリトランジスタのゲートとして機能する。メモリゲート絶縁層は、第1導電層の側面に接する。半導体層は、複数の第1導電層と共にメモリゲート絶縁層を一方の側面で挟み、半導体基板に対して実質的に垂直方向に延び、メモリトランジスタのボディとして機能する。第1キャパシタは、複数の第2導電層を有する。複数の第2導電層は、半導体基板に対して実質的に垂直方向に所定ピッチをもって配列され、第1キャパシタの電極として機能する。制御回路は、複数の第1導電層に印加される電圧に応じて、複数の第2導電層の各々に印加する電圧を制御し、これにより第1キャパシタの容量を変化させるよう構成される。以下、図面を参照して、実施の形態に係る不揮発性半導体記憶装置について説明する。[第1の実施の形態][概略構成]以下、第1の実施の形態に係る不揮発性半導体記憶装置の構成について説明する。図1は、第1の実施の形態に係る不揮発性半導体記憶装置のブロック図である。第1の実施の形態に係る不揮発性半導体記憶装置は、図1に示すように、メモリセルアレイ11、ロウデコーダ12、13、センスアンプ14、カラムデコーダ15、昇圧回路16、及び制御回路17を有する。メモリセルアレイ11は、複数のメモリブロックMBから構成される。各メモリブロックMBは、データを不揮発に記憶する複数のメモリトランジスタMTrを3次元状に配列して構成される。メモリブロックMBは、データ消去動作を実行する場合において一括で消去される最小消去単位を構成する。ロウデコーダ12、13は、図1に示すように、ロウアドレス信号をデコードしワード線を選択する機能を有する。センスアンプ14は、メモリセルアレイ11からデータを読み出す。カラムデコーダ15は、カラムアドレス信号をデコードしビット線を選択する機能を有する。昇圧回路16は書き込みや消去時に必要となる高電圧を生成し、ロウデコーダ12、13、センスアンプ14、及びカラムデコーダ15に供給する。制御回路17は、ロウデコーダ12、13、センスアンプ14、カラムデコーダ15、及び昇圧回路16を制御する。次に、図2を参照してメモリブロックMBの具体的構成について説明する。メモリブロックMBは、図2に示すように、複数のビット線BL、複数のソース線SL、及びこれらビット線BL及びソース線SLに接続された複数のメモリユニットMUを有する。メモリブロックMBは、n行2列のマトリクス状に配列されたメモリユニットMUを有する。n行2列はあくまで一例であり、これに限定されるものではない。メモリユニットMUの一端はビット線BLに接続され、メモリユニットMUの他端はソース線SLに接続される。複数のビット線BLはロウ方向に所定ピッチをもってカラム方向に延びる。メモリユニットMUは、メモリストリングMS、ソース側選択トランジスタSSTr、及びドレイン側選択トランジスタSDTrを有する。メモリストリングMSは、図2に示すように、直列接続されたメモリトランジスタMTr1~16メモリセル、及びバックゲートトランジスタBTrを有する。メモリトランジスタMTr1~8は互いに直列接続され、MTr9~16も互いに直列接続される。バックゲートトランジスタBTrはメモリトランジスタMTr8とメモリトランジスタMTr9との間に接続される。なお、後述する図3に示すように、メモリトランジスタMTr1~16は、ロウ方向、カラム方向、及び積層方向半導体基板に対して実質的に垂直方向に3次元的に配列される。メモリトランジスタMTr1~16は、その電荷蓄積層に電荷を蓄積することによってデータを保持する。バックゲートトランジスタBTrは、少なくともメモリストリングMSを動作の対象として選択した場合に導通状態とされる。メモリブロックMBにおいてn行2列のマトリクス状に配列されたメモリトランジスタMTr1~16のゲートには、各々、ワード線WL1~16が共通に接続される。n行2列のバックゲートトランジスタBTrのゲートには1本のバックゲート線BGが共通に接続される。ソース側選択トランジスタSSTrのドレインは、メモリストリングMSのソースに接続される。ソース側選択トランジスタSSTrのソースはソース線SLに接続される。メモリブロックMBにおいてロウ方向に1列に並ぶn個のソース側選択トランジスタSSTrのゲートには1本のソース側選択ゲート線SGS1又はSGS2が共通に接続される。なお、以下では、ソース側選択ゲート線SGS1、2を区別せず総称してソース側選択ゲート線SGSと称することもある。ドレイン側選択トランジスタSDTrのソースはメモリストリングMSのドレインに接続される。ドレイン側選択トランジスタSDTrのドレインはビット線BLに接続される。各メモリブロックMBにおいてロウ方向に一列に並ぶn個のドレイン側選択トランジスタSDTrのゲートには、ドレイン側選択ゲート線SGD1又はSGD2が共通に接続される。なお、以下では、ドレイン側選択ゲート線SGD1、2を区別せず総称してドレイン側選択ゲート線SGDと称することもある。[メモリセルアレイ11の積層構造]次に、図3及び図4を参照して、メモリセルアレイ11の積層構造について説明する。メモリセルアレイ11は、図3及び図4に示すように、半導体基板20上に順次積層されたバックゲート層30、メモリ層40、選択トランジスタ層50、及び配線層60を有する。バックゲート層30はバックゲートトランジスタBTrとして機能する。メモリ層40はメモリトランジスタMTr1~8として機能する。選択トランジスタ層50はドレイン側選択トランジスタSDTr、及びソース側選択トランジスタSSTrとして機能する。配線層60は、ソース線SL、及びビット線BLとして機能する。バックゲート層30は、図3及び図4に示すように、バックゲート導電層31を有する。バックゲート導電層31は、バックゲート線BG、及びバックゲートトランジスタBTrのゲートとして機能する。バックゲート導電層31は、半導体基板20と平行なロウ方向及びカラム方向に2次元的に板状に広がる。バックゲート導電層31は例えばポリシリコンpoly-Siにて構成される。バックゲート層30は、図4に示すように、メモリゲート絶縁層32、及び半導体層33を有する。半導体層33はバックゲートトランジスタBTrのボディチャネルとして機能する。メモリゲート絶縁層32はバックゲート導電層31の側面に接する。半導体層33はバックゲート導電層31と共にメモリゲート絶縁層32を挟む。半導体層33は、バックゲートトランジスタBTrのボディチャネルとして機能する。半導体層33はバックゲート導電層31を掘り込むように形成される。半導体層33は上面からみてカラム方向を長手方向とする略矩形状に形成される。半導体層33は、1つのメモリブロックMB中でロウ方向及びカラム方向にマトリクス状に形成される。半導体層33は、ポリシリコンpoly-Siにて構成される。上記バックゲート層30の構成を換言すると、バックゲート導電層31は、メモリゲート絶縁層32を介して半導体層33の側面及び下面を取り囲む。メモリ層40は、図3及び図4に示すように、バックゲート層30の上層に形成される。メモリ層40は、8層のワード線導電層41a~41h、及び8層の層間絶縁層42を有する。ワード線導電層41aは、ワード線WL8、及びメモリトランジスタMTr8のゲートとして機能する。また、ワード線導電層41aは、ワード線WL9、及びメモリトランジスタMTr9のゲートとしても機能する。同様に、ワード線導電層41b~41hは、各々ワード線WL1~7、及びメモリトランジスタMTr1~7のゲートとして機能する。また、ワード線導電層41b~41hは、各々ワード線WL10~16、及びメモリトランジスタMTr10~16のゲートとしても機能する。ワード線導電層41a~41hは、その上下間に層間絶縁層42を挟んで積層される。ワード線導電層41a~41hは、カラム方向にピッチをもってロウ方向図3の紙面垂直方向を長手方向として延びる。ワード線導電層41a~41hは例えばポリシリコンpoly-Siにて構成される。層間絶縁層42はワード線導電層41a~41hの上下間に設けられる。層間絶縁層42は例えば酸化シリコンSiO2にて構成される。メモリ層40は、図4に示すように、メモリゲート絶縁層43、及び柱状半導体層44を有する。柱状半導体層44はメモリトランジスタMTr1~16のボディチャネルとして機能する。メモリゲート絶縁層43はワード線導電層41a~41hの側面に接する。メモリゲート絶縁層43は上述したメモリゲート絶縁層32と連続して一体に形成される。メモリゲート絶縁層43は、ワード線導電層41a~41hの側面側から柱状半導体層44側へと、ブロック絶縁層43a、電荷蓄積層43b、及びトンネル絶縁層43cを有する。電荷蓄積層43bは電荷を蓄積可能に構成される。ブロック絶縁層43aはワード線導電層41a~41hの側壁に所定の厚みをもって形成される。電荷蓄積層43bはブロック絶縁層43aの側壁に所定の厚みをもって形成される。トンネル絶縁層43cは電荷蓄積層43bの側壁に所定の厚みをもって形成される。ブロック絶縁層43a、及びトンネル絶縁層43cは、酸化シリコンSiO2にて構成される。電荷蓄積層43bは窒化シリコンSiNにて構成される。柱状半導体層44の側面は、ワード線導電層41a~41hと共にメモリゲート絶縁層43を挟む。柱状半導体層44はワード線導電層41a~41hを貫通する。柱状半導体層44は半導体基板20に対して実質的に垂直方向に延びる。一対の柱状半導体層44は上述した半導体層33と連続的に一体形成されている。一対の柱状半導体層44は半導体層33のカラム方向の端部近傍に整合する。柱状半導体層44はポリシリコンpoly-Siにて構成される。上記バックゲート層30、及びメモリ層40において、一対の柱状半導体層44、及びその下端を連結する半導体層33は、メモリストリングMSのボディチャネルとして機能するメモリ半導体層44Aを構成する。メモリ半導体層44Aは、ロウ方向からみてU字状に形成される。上記メモリ層40の構成を換言すると、ワード線導電層41a~41hはメモリゲート絶縁層43を介して柱状半導体層44の側面を取り囲む。選択トランジスタ層50は、図3及び図4に示すように、ソース側導電層51a、及びドレイン側導電層51bを有する。ソース側導電層51aは、ソース側選択ゲート線SGS、及びソース側選択トランジスタSSTrのゲートとして機能する。ドレイン側導電層51bは、ドレイン側選択ゲート線SGD、及びドレイン側選択トランジスタSDTrのゲートとして機能する。ソース側導電層51aは、メモリ半導体層44Aを構成する一方の柱状半導体層44の上層に形成される。ドレイン側導電層51bは、ソース側導電層51aと同層であって、メモリ半導体層44Aを構成する他方の柱状半導体層44の上層に形成される。複数のソース側導電層51a及びドレイン側導電層51bは、カラム方向に所定ピッチをもってロウ方向に延びる。ソース側導電層51a、及びドレイン側導電層51bは例えばポリシリコンpoly-Siにて構成される。選択トランジスタ層50は、図4に示すように、ソース側ゲート絶縁層52a、ソース側柱状半導体層53a、ドレイン側ゲート絶縁層52b、及びドレイン側柱状半導体層53bを有する。ソース側柱状半導体層53aはソース側選択トランジスタSSTrのボディチャネルとして機能する。ドレイン側柱状半導体層53bはドレイン側選択トランジスタSDTrのボディチャネルとして機能する。ソース側ゲート絶縁層52aはソース側導電層51aの側面に接する。ソース側ゲート絶縁層52aは例えば酸化シリコンSiO2にて構成される。ソース側柱状半導体層53aは、ソース側導電層51aと共にソース側ゲート絶縁層52aを挟む。ソース側柱状半導体層53aはソース側導電層51aを貫通する。ソース側柱状半導体層53aは、一対の柱状半導体層44の一方の上面に接続され、半導体基板20に対して実質的に垂直方向に延びる柱状に形成される。ソース側柱状半導体層53aはポリシリコンpoly-Siにて構成される。ドレイン側ゲート絶縁層52bはドレイン側導電層51bの側面に接する。ドレイン側ゲート絶縁層52bは例えば酸化シリコンSiO2にて構成される。ドレイン側柱状半導体層53bは、ドレイン側導電層51bと共にドレイン側ゲート絶縁層52bを挟む。ドレイン側柱状半導体層53bはドレイン側導電層51bを貫通する。ドレイン側柱状半導体層53bは、一対の柱状半導体層44の一方の上面に接続され、半導体基板20に対して実質的に垂直方向に延びる柱状に形成される。ドレイン側柱状半導体層53bはポリシリコンpoly-Siにて構成される。上記選択トランジスタ層50の構成を換言すると、ソース側導電層51aは、ソース側ゲート絶縁層52aを介してソース側柱状半導体層53aの側面を取り囲む。ドレイン側導電層51bは、ドレイン側ゲート絶縁層52bを介してドレイン側柱状半導体層53bの側面を取り囲む。配線層60は、ソース線層61、ビット線層62、及びプラグ層63を有する。ソース線層61はソース線SLとして機能する。ビット線層62はビット線BLとして機能する。ソース線層61は、ソース側柱状半導体層53aの上面に接しロウ方向に延びる。ビット線層62は、プラグ層63を介してドレイン側柱状半導体層53bの上面に接しカラム方向に延びる。ソース線層61、ビット線層62、及びプラグ層63は例えばタングステン等の金属にて構成される。次に、図4を参照して、メモリブロックMBの周辺に位置するワード線コンタクト部70の構成について説明する。上述したバックゲート導電層31、ワード線導電層41a~41h、及びソース側導電層51aドレイン側導電層51bは、ワード線コンタクト部70にまで延びる。バックゲート導電層31、ワード線導電層41a~41h、及びソース側導電層51aドレイン側導電層51bは、図4に示すように、そのロウ方向の端部の位置が異なるように階段状に形成され階段部STを構成する。階段部STは、ロウ方向に1列に並ぶステップ段ST1~ST9を有する。ステップST1~ST9は、図4に示すように下層から上層に並ぶ。また、階段部STにて、上方から延びるコンタクト層71a~71iが形成される。コンタクト層71aはバックゲート導電層31の上面ステップST1に接する。また、コンタクト層71b~71iはワード線導電層41a~41hの上面ステップST2~ST9にそれぞれ接する。コンタクト層71a~71iの上面には、各々半導体基板20と平行な方向に延びる引出配線72が設けられる。[寄生容量]次に、図5を参照して、本実施の形態において問題となる寄生容量について説明する。図5に示すように、本実施の形態において、昇圧回路16は、ロウデコーダ12等の周辺回路12~15を介してメモリセルアレイ11に、昇圧した電圧を供給する。したがって、周辺回路12~15においては、これら周辺回路12~15を構成するトランジスタのゲートソース間又はゲートドレイン間の接合容量C_Tr、及び周辺回路12~15内の配線の配線間容量C_LINEが生じる。一方、メモリセルアレイ11においては、ワード線WL1~16間の容量C_WLが生じる。上記の容量C_Tr、C_LINEの値は、メモリセルアレイ11に対する各種動作書込動作、読出動作、消去動作、ベリファイなどによらず常に一定である。しかしながら、容量C_WLは、メモリセルアレイ11に対する各種動作の内容よって変動する。この容量C_WLの変動により、昇圧回路の昇圧時間も変動する。これにより、半導体記憶装置のパフォーマンスは低下する。次に、図6を参照して、ワード線WL1~16間の容量C_WLが変動する様子を具体例に沿って説明する。図6aに示す例においては、ワード線導電層41dワード線WL5又は12のみに電圧V2が印加され、その他のワード線導電層41a~c、e~hワード線WL1~4、6~8又はWL9~11、13~16には電圧V1V1<V2がを印加される。書込動作時には、図6aに示すような電圧例えば、V1=8~10V、V2=20~23V程度が印加される。この例では、電位差V2-V1をもって隣接するワード線導電層41c-41d間、及び41d-41e間に2個の容量C_WLが生じる。図6bに示す例においては、ワード線導電層41a、41c、41e、41gワード線WL1、3、5、7又はWL10、12、14,16には電圧V2が印加され、その他のワード線導電層41b、41d、41f、41hワード線WL2、4、6、8又はWL9、11、13、15には電圧V1V1<V2が印加される。消去ベリファイ動作時には、図6bに示すような電圧例えば、V1=0V、V2=6~8V程度が印加される。この例では、電位差V2-V1をもって隣接するワード線導電層41a~41hの間に7個の容量C_WLが生じる。以上、図6a、bに示すように、各種動作書込動作、消去ベリファイ動作などにより、ワード線導電層41a~41hワード線WL1~16に印加される電圧は異なる。このため、各種動作によってワード線WL1~16間の容量C_WLは変動する。[昇圧回路16の構成]次に、図7を参照して、第1の実施の形態に係る昇圧回路16の構成を説明する。昇圧回路16は、キャパシタ容量素子の充放電を利用して電圧VSUPよりも高い電圧を生成する。昇圧回路16は、図7に示すように、昇圧ユニットBC1、BC2、及び転送トランジスタTra、Trbを有する。昇圧ユニットBC1及びBC2は、各々トランジスタTr1~5、キャパシタCAP11~14容量素子を有する。トランジスタTr1~5は互いに直列接続される。トランジスタTr1のドレインは電圧VSUPを印加され、トランジスタTr1のゲートはクロック信号CLKを印加される。トランジスタTr2~Tr5はダイオード接続される。キャパシタCAP11、及びCAP13の一端はクロック信号CLK1を供給される。キャパシタCAP11の他端はトランジスタTr1とトランジスタTr2との間のノードに接続され、キャパシタCAP13の他端はトランジスタTr3とトランジスタTr4との間のノードに接続される。キャパシタCAP12、14の一端はクロック信号CLK2を供給される。キャパシタCAP12の他端はトランジスタTr2とトランジスタTr3との間のノードに接続され、キャパシタCAP14の他端はトランジスタTr4とトランジスタTr5の間のノードに接続される。上記クロックCLK、CLK1、CLK2により、キャパシタCAP01~04は充放電を繰り返しこれにより、電圧VSUPよりも高い電圧が生成される。転送トランジスタTraのドレインは昇圧ユニットBC1内のトランジスタTr5のソースに接続される。転送トランジスタTrbのドレインは昇圧ユニットBC2内のトランジスタTr5のソースに接続され、転送トランジスタTrbのソースは転送トランジスタTraのソースに接続される。転送トランジスタTrb、Traのソースは、出力端子OUTに接続される。制御回路17は、転送トランジスタTra、Trbの導通状態を制御することにより、昇圧回路16の昇圧能力を制御する。ここで、キャパシタCAP11~14の容量が固定値であれば、昇圧回路16は、図5及び図6に示したワード線WL1~WL16の間の容量C_WLの変動には対応できない。したがって、この場合、容量C_WLの変動により昇圧回路16による昇圧時間が変動する。これにより、半導体記憶装置のパフォーマンスは低下する。そこで、第1の実施の形態において、キャパシタCAP11~CAP14は、ワード線WL1~16に印加される電圧に従う容量C_WLの変動に対応して、その容量を変化させるように構成される。キャパシタCAP11~CAP14の容量は制御回路17により制御される。[キャパシタCAP11の構造]次に、図8を参照して、キャパシタCAP11の構造について説明する。なお、キャパシタCAP12~14の構造は、キャパシタCAP11と同様であるため、その説明を省略する。キャパシタCAP11は、図8に示すように、導電層81a~81h、及び層間絶縁層82を有する。導電層81a~81hは、それぞれの間に層間絶縁層82を挟むように積層される。導電層81a~81hはキャパシタCAP11の電極として機能し、層間絶縁層82はキャパシタCAP11の電極間誘電膜として機能する。導電層81a~81hは例えばポリシリコンpoly-Siにて構成され、層間絶縁層82は例えば酸化シリコンSiO2にて構成される。導電層81b、81d、81f、及び81hは、各々トランジスタM2M2’、M4M4’、M6M6’、及びM8M8’を介して端子Aに接続される。端子AはキャパシタCAP11の一端として機能し、クロック信号CLK1を供給される。導電層81a、81c、81e、及び81gは、各々トランジスタM1M1’、M3M3’、M5M5’、及びM7M7’を介して端子Bに接続される。端子BはキャパシタCAP11の他端として機能し、トランジスタTr1とトランジスタTr2との間のノードに接続される。次に、図9及び図10を参照して、キャパシタCAP11の容量の制御について説明する。図9及び図10に示すように、制御回路17は、ワード線導電層41a~41hに印加される電圧に応じて、トランジスタM1~M8M1’~M8’の導通状態を制御する。これにより、制御回路17は、導電層81a~81hの各々に印加する電圧を制御し、キャパシタCAP11の容量を変化させる。したがって、ワード線WL1~16間の容量C_WLの変動に対応して、キャパシタCAP11の容量は設定されるため、昇圧回路16の昇圧時間は一定に保持される。例えば、図6aに示したようにワード線導電層41a~41hワード線WL1~16に電圧が印加された場合、図9に示すように、制御回路17は、トランジスタM3~5、M3’~M5’を導通状態ONとし、その他のトランジスタM1、2、6~8、M1’、2’、6’~8’を非導通状態とするOFF。これにより、導電層81dの電圧は電圧VAに設定され、導電層81c、81eの電圧は電圧VBVB<VAに設定され、導電層81a、81b、81f~81hはフローティングとされる。したがって、導電層81c-81d間、及び導電層81d-81e間に電圧VA-VBが印加され、その間の2個の容量CがキャパシタCAP11の容量として機能する。例えば、図6bに示したようにワード線導電層41a~41hワード線WL1~16に電圧が印加された場合、図10に示すように、制御回路17は、全てのトランジスタM1~8、M1’~M8’を導通状態ONとする。これにより、導電層81b、81d、81f、81hの電圧は電圧VAに設定され、導電層81a、81c、81e、81gの電圧は電圧VBに設定される。したがって、導電層81a~81hの間に電圧VA-VBが印加され、その間の7個の容量CがキャパシタCAP11の容量として機能する。ワード線WL1~16間の容量C_WLの変動に伴い、図10に示す例では、図9に示す例よりも、キャパシタCAP11の容量として機能する容量Cが増える。次に、図11を参照して、キャパシタCAP11の具体的な積層構造について説明する。導電層81a~81h及び層間絶縁層82は、図11に示すように、半導体基板20上に設けられる。導電層81a~81h及び層間絶縁層82は、そのロウ方向の位置が異なるように階段状に形成され階段部STaを構成する。階段部STaはロウ方向に1列に並ぶステップ段STa1~STa8を有する。ステップSTa1~STa8は、図11に示すように、下層から上層に並ぶ。導電層81a~81hは、各々ワード線導電層41a~41hと同層に形成される。層間絶縁層82は層間絶縁層42と同層に形成される。導電層81a~81h、及び層間絶縁層82は、ワード線導電層41a~41h及び層間絶縁層42と同じ工程で積層された後、ワード線導電層41a~41h及び層間絶縁層42と分断されることによって形成される。また、階段部STaにて、上方から延びるコンタクト層91a~91hが形成される。コンタクト層91aは導電層81aの上面ステップSTa1に接する。また、コンタクト層91b~91hは導電層81b~81hの上面ステップSTa2~STa8にそれぞれ接する。コンタクト層91a~91hの上面には、各々半導体基板20と平行な方向に延びる引出配線92が設けられる。さらに、半導体基板20上には、トランジスタM1、及びM1’が形成される。トランジスタM1、及びM1’は、各々一対の拡散層93、ゲート絶縁層94、及びゲート電極層95を有する。一対の拡散層93は所定間隔をもって半導体基板20の表面に設けられる。ゲート絶縁層94は一対の拡散層93を跨ぐように半導体基板20上に設けられる。ゲート電層層95はゲート絶縁層94の上面に接する。また、一対の拡散層93の上面から、それぞれ積層方向に延びるコンタクト層96が形成される。一方のコンタクト層96は引出配線92に接し、その引出配線92、及びコンタクト層91aを介して導電層81aに電気的に接続される。以上のように、キャパシタCAP11は積層された導電層81a~81hによって構成される。よって、第1の実施の形態は、キャパシタCAP11容量素子の占有面積の増大を抑制する。また、第1の実施の形態は、上記のようにキャパシタCAP11となる層とメモリストリングMSとなる層を同じ工程で積層できるため、製造工程数を削減できる。更に、第1の実施の形態において、ワード線導電層41a~41hの積層数、及びその間隔に変更が生じても、昇圧回路16の回路構成は変更する必要がない。[第2の実施の形態]次に、図12を参照して、第2の実施の形態に係る不揮発性半導体記憶装置について説明する。第2の実施の形態は、図12に示す昇圧回路16のみが第1の実施の形態と異なる。第2の実施の形態におけるその他の構成は第1の実施の形態と同様であるため、その説明を省略する。第2の実施の形態において、昇圧ユニットBC1は、キャパシタCAP11~14の代わりに、キャパシタCAP01~CAP04を有する。キャパシタCAP01~04は変動することのない一定の容量を有する。この点のみ、昇圧ユニットBC1は第1の実施の形態と異なる。なお、昇圧ユニットBC2は第1の実施の形態と同様の構成を有する。第2の実施の形態における昇圧ユニットBC1の昇圧効率は、変動のない容量C_Tr、C_LINE図5参照に対応して定められる。対して、第1の実施の形態における昇圧ユニットBC1の昇圧効率は、変動する容量C_WLに対応して変化する。したがって、第2の実施の形態における転送トランジスタTraのサイズは、第1の実施の形態と比較して容易に設定できる。また、上記構成を有する第2の実施の形態は、第1の実施の形態と同様の効果を奏する。[その他]本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、導電層81a~81hに印加される電圧は、上述した図9及び図10に示す例に限れられない。本実施の形態は、所定電位差をもって対向するワード線導電層41a~41dの表面積の増減に応じて、導電層81a~81dの間の電位差を設定するものであってもよい。例えば、ワード線導電層41a~41hの間の電位差に対応して、図13のように設定されてもよい。図13に示す例では、制御回路17は、トランジスタM5、M5’を非導通状態とし、その他のトランジスタM1~M4、M6~M8、M1’~M4’、M6’~M8’を導通状態とする。これにより、導電層81b、81d、81f、81hの電圧は電圧VAに設定され、導電層81a、81c、81gの電圧は電圧VBVB<VAに設定され、導電層81eはフローティングとされる。この場合、導電層81eはフローティング電極として機能し、導電層81a-81b間、導電層81b-81c間、導電層81c-81d間、導電層81f-81g間、及び導電層81g-81h間に電圧VA-VBが印加され、その間の容量CがキャパシタCAP11の容量として機能する。"