"各々が複数のメモリセルを含む2つのメモリアレイと、それぞれ前記2つのメモリアレイに対応して設けられ、各々が対応のメモリアレイに属する各メモリセルの電源ノードに接続された2つの電源線と、テスタからの制御信号に従って、前記2つのメモリアレイのうちのいずれか一方のメモリアレイにおいてファンクションテストを行ないながら、他方のメモリアレイにおいてデータ保持テストを行なう制御回路と、前記2つの電源線のうちの前記ファンクションテストが行なわれるメモリアレイに対応する電源線に第1の電源電圧を供給し、前記データ保持テストが行なわれるメモリアレイに対応する電源線に第2の電源電圧を供給する電源回路とを備える、半導体記憶装置。前記電源回路は、各電源線に対応して設けられて第1または第2の参照電圧を受け、前記第1の参照電圧に基づいて前記第1の電源電圧を生成し、前記第2の参照電圧に基づいて前記第2の電源電圧を生成し、生成した前記第1または第2の電源電圧を対応の電源線に供給する電源電圧発生回路と、それぞれ前記第1および第2の参照電圧を生成する第1および第2の参照電圧発生回路と、各電源電圧発生回路に対応して設けられて前記第1および第2の参照電圧を受け、対応のメモリアレイにおいて前記ファンクションテストが行なわれる場合は前記第1の参照電圧を対応の電源電圧発生回路に与え、対応のメモリアレイにおいて前記データ保持テストが行なわれる場合は前記第2の参照電圧を対応の電源電圧発生回路に与える切換回路とを含む、請求項1に記載の半導体記憶装置。前記電源回路は、各メモリアレイに対応して設けられ、前記テスタからの前記制御信号に従って対応の前記切換回路を制御するテストモード回路をさらに含む、請求項2に記載の半導体記憶装置。前記電源回路は、参照電圧を生成する参照電圧発生回路と、各メモリアレイに対応して設けられ、対応のメモリアレイにおいて前記ファンクションテストが行なわれる場合に活性化され、前記参照電圧に基づいて前記第1の電源電圧を生成し、生成した前記第1の電源電圧を対応の電源線に与える電源電圧発生回路と、各メモリアレイに対応して設けられ、前記第2の電源電圧を受ける外部ピンと、各メモリアレイに対応して設けられて対応の外部ピンと対応の電源線との間に接続され、対応のメモリアレイにおいて前記データ保持テストが行なわれる場合に導通するスイッチとを含む、請求項1に記載の半導体記憶装置。前記電源回路は、各メモリアレイに対応して設けられ、前記テスタからの前記制御信号に従って対応の前記電源電圧発生回路および前記スイッチの各々を制御するテストモード回路をさらに含む、請求項4に記載の半導体記憶装置。前記半導体記憶装置は外部電源電圧によって駆動され、前記電源回路は、各テストモード回路に対応して設けられ、前記外部電源電圧と対応の外部ピンに与えられる前記第2の電源電圧とのうちの高い方の電圧を出力する電源スイッチをさらに含み、前記テストモード回路は前記電源スイッチの出力電圧によって駆動される、請求項5に記載の半導体記憶装置。しかし、従来の半導体記憶装置では、全メモリセルに対してファンクションテストとデータ保持テストを直列に行なっていたので、テスト時間が長いという問題があった。それゆえに、この発明の主たる目的は、テスト時間が短い半導体記憶装置を提供することである。この発明に係る半導体記憶装置は、各々が複数のメモリセルを含む2つのメモリアレイと、それぞれ2つのメモリアレイに対応して設けられ、各々が対応のメモリアレイに属する各メモリセルの電源ノードに接続された2つの電源線と、テスタからの制御信号に従って、2つのメモリアレイのうちのいずれか一方のメモリアレイにおいてファンクションテストを行ないながら、他方のメモリアレイにおいてデータ保持テストを行なう制御回路と、2つの電源線のうちのファンクションテストが行なわれるメモリアレイに対応する電源線に第1の電源電圧を供給し、データ保持テストが行なわれるメモリアレイに対応する電源線に第2の電源電圧を供給する電源回路とを備えたものである。この発明に係る半導体記憶装置では、2つのメモリアレイのうちのいずれか一方のメモリアレイに第1の電源電圧を供給してファンクションテストを行ないながら、他方のメモリアレイに第2の電源電圧を供給してデータ保持テストを行なう。したがって、ファンクションテストとデータ保持テストを並行に行なうので、テスト時間が短くて済む。実施の形態について説明する前に、まず本願発明の原理について説明する。SRAMのテストにおいて、1項目のテスト時間実測値Tzは、図1に示すように、テスト時間理論値Tx斜線が施された部分とCPUCentralProcessingUnit処理時間Tyとの和である。CPU処理時間Tyとは、テスタのCPUの処理時間であり、たとえばデータ書込やデータ読出に必要な時間である。テスタのCPUの処理は、実際のテストの前後で行われる。たとえば、テスト時間実測値Tzは1.43秒であり、テスト時間理論値Txは1.36秒であり、1テスト項目におけるCPU処理時間Tyは、Ty=Tz-Tx=0.07秒である。従来は図2abに示すように、テスト時間理論値Txの短縮化が行われてきたが、テスト処理時間Tyはそのまま残っていた。また、従来は図3に示すように、全メモリアレイ空間に対して、DCテストと、200項目のファンクションテストと、データ保持テストとをシリアルに実施していた。DCテストでは、テスト対象のSRAMの各外部ピンとテスタとが正常に接続されているか否か、SRAMのスタンバイ電流、動作電流、漏れ電流が正常範囲内か否か、SRAMの初期動作が正常か否かなどがテストされる。DCテストのテスト時間実測値Tzはたとえば16秒である。図3では、斜線を施された部分がテスト時間理論値Txを例示し、斜線を施されていない部分がCPU処理時間Tyを例示している。ファンクションテストでは、データ書込動作、データ読出動作が正常か否かなどがテストされる。具体的には、最初のアドレスのメモリセルから最後のアドレスのメモリセルまで順番にデータを書き込んで読み出したり、その逆の順番でデータを書き込んで読み出したり、他の順番でデータを書き込んで読み出すテストが行なわれる。200項目のファンクションテストのテスト時間実測値Tzはたとえば128秒であり、そのうち14秒はCPU処理時間Tyである。データ保持テストでは、全メモリセルに対してデータを書き込み、所定時間だけ放置した後に全メモリセルからデータを読み出し、各メモリセルのデータ保持能力が正常か否かをテストする。データ保持テストのテスト時間実測値Tzはたとえば60秒であり、そのうち0.07秒はCPU処理時間Tyである。結局、従来の総テスト時間実測値Taは204秒であり、そのうち約14秒はCPU処理時間Tyであり、総テスト時間実測値Taの6.8がCPU処理時間Tyである。従来は、テスト時間理論値Txの短縮化が進められてきたが、CPU処理時間Tyは必要不可欠な時間としてそのまま残されてきた。本発明のSRAMは、2つのメモリアレイMA1,MA2、2つの電源線VL1,VL2、制御回路、および電源回路を備える。2つのメモリアレイMA1,MA2の各々は、複数のメモリセルMCを含む。2つの電源線VL1,VL2は、それぞれ2つのメモリアレイMA1,MA2に対応して設けられる。電源線VL1は、対応のメモリアレイMA1に属する各メモリセルMCの電源ノードに接続される。電源線VL2は、対応のメモリアレイMA2に属する各メモリセルMCの電源ノードに接続される。図4に示すように、まず制御回路は、テスタからの制御信号に従って、SRAM全体のDCテストを行なう。次に制御回路は、テスタからの制御信号に従って、メモリアレイMA2においてデータ保持テストを行ないながら、メモリアレイMA1において200項目のファンクションテストを行なう。次いで制御回路は、テスタからの制御信号に従って、メモリアレイMA1においてデータ保持テストを行ないながら、メモリアレイMA2において200項目のファンクションテストを行なう。電源回路は、2つの電源線VL1,VL2のうちのファンクションテストが行なわれるメモリアレイに対応する電源線に下限値の内部電源電圧VCCH、上限値の内部電源電圧VCCLなどを所定タイミングで供給する。また電源回路は、2つの電源線VL1,VL2のうちのデータ保持テストが行なわれるメモリアレイに対応する電源線にデータ保持テスト用の一定値の内部電源電圧VCCMを供給する。ファンクションテストでは、テスト項目数分のCPU処理時間Tyが発生する。データ保持テストでは、最初のデータ書込時と最後のデータ読出時においてCPU処理時間Tyが発生する。したがって、一方のメモリアレイにおけるファンクションテストの各項目のCPU処理時間Ty中に、他方のメモリアレイにおいてデータ保持テストを継続することができ、ファンクションテストのCPU処理時間Tyを有効に活用することができる。図5は、本発明のSRAMのテスト方法を示す図であって、図3と対比される図である。本発明のSRAMでは、まずSRAM全体メモリアレイMA1,MA2のDCテストが行なわれる。DCテストのテスト時間実測値Tzはたとえば16秒であり、従来と同じである。次に、メモリアレイMA1において200項目のファンクションテストを行ないながら、メモリアレイMA2においてデータ保持テストを行なう。200項目のファンクションテストのテスト時間実測値Tzはたとえば71秒であり、そのうち14秒はCPU処理時間Tyである。この71秒の間にメモリアレイMA2のデータ保持テストが行なわれる。データ保持テストのテスト時間実測値Tzは71秒であり、そのうち0.07秒はCPU処理時間Tyである。図3では、データ保持テストのテスト時間実測値Tzは60秒であるから、71秒で十分なデータ保持テストを行なうことができる。なお、図3において全メモリセルのファンクションテストのテスト時間理論値Txは128-14=114秒であるから、メモリアレイMAのテスト時間理論値Txは114/2=57秒である。これに14秒のCPU処理時間Tyを加えると、5714=71秒となる。次に、メモリアレイMA2において200項目のファンクションテストを行ないながら、メモリアレイMA1においてデータ保持テストを行なう。200項目のファンクションテストのテスト時間実測値Tzはたとえば71秒であり、そのうち14秒はCPU処理時間Tyである。この71秒の間にメモリアレイMA1のデータ保持テストが行なわれる。データ保持テストのテスト時間実測値Tzは71秒であり、そのうち0.07秒はCPU処理時間Tyである。結局、本発明のSRAMにおける総テスト時間実測値Taは158秒であり、従来に比べて204-158=46秒だけ短くて済む。以下、本発明のSRAMについて図面を用いて詳細に説明する。[実施の形態1]図6は、本発明の実施の形態1によるSRAMの構成を示すブロック図である。図6において、このSRAMは、アドレスバッファ1、メモリマット2、DQバッファ3、制御回路4、および電源回路6を備える。アドレスバッファ1は、外部からM個ただし、Mは2以上の整数であるのアドレス入力ピンPAを介して与えられるMビットのアドレス信号に基いて行アドレス信号RAおよび列アドレス信号CAを生成し、生成した行アドレス信号RAおよび列アドレス信号CAをメモリマット2に与える。DQバッファ3は、書込動作時は、外部からN個ただし、Nは2以上の整数であるのデータ入出力ピンPDを介して与えられたNビットの書込データ信号Dをメモリマット2に与える。またDQバッファ3は、読出動作時は、メモリマット2からのNビットの読出データ信号QをN個のデータ入出力ピンPDを介して外部に出力する。メモリマット2は、書込動作時は、アドレスバッファ1からのアドレス信号RA,CAによって指定されたアドレスのN個のメモリセルMCに、DQバッファ3からのNビットの書込データ信号Dを格納する。また、メモリマット2は、読出動作時は、アドレスバッファ1からのアドレス信号RA,CAによって指定されたアドレスのN個のメモリセルMCからNビットのデータ信号Qを読み出してDQバッファ3に与える。制御回路4は、外部から複数の制御信号入力ピンPCを介して与えられる複数ビットの制御信号に従ってSRAM全体を制御する。また制御回路4は、TMテストモード回路5を含む。TM回路5は、テスト時に、テスタから複数の制御信号入力ピンPCを介して与えられるテストモード信号に従ってSRAM全体を制御する。電源回路6は、外部から電源ピンPVを介して与えられる外部電源電圧VDDに基づいて内部電源電圧V1,V2を生成してSRAM全体に供給する。図7は、メモリマット2の構成を示すブロック図である。図7において、メモリマット2は、2つのメモリアレイMA1,MA2、行デコーダ7、列デコーダ8、および書込/読出回路9を含む。メモリアレイMA1は、図8に示すように、複数行複数列に配置された複数のメモリセルMCと、それぞれ複数行に対応して設けられた複数のワード線WLと、それぞれ複数列に対応して設けられた複数のビット線対BL,/BLとを含む。各メモリセルMCは、1ビットのデータ信号を記憶する。各行において複数のメモリセルMCは、N個ずつグループ化されており、各メモリセルグループに固有の行アドレス信号RAおよび列アドレス信号CAが予め割り当てられている。また、各ワード線WLには、固有の行アドレス信号が予め割り当てられている。また、複数のビット線対BL,/BLは、メモリセルグループに対応して、N対ずつグループ化されており、各ビット線対グループには固有の列アドレス信号CAが予め割り当てられている。図7に戻って、メモリアレイMA2は、メモリアレイMA1と同じ構成である。ただし、メモリアレイMA1,MA2には、電源線VL1,VL2が別々に設けられている。メモリアレイMA1のメモリセルMCは、電源回路6から電源線VL1を介して供給される内部電源電圧V1に基づいてデータ信号を保持する。また、メモリアレイMA2のメモリセルMCは、電源回路6から電源線VL2を介して供給される内部電源電圧V2に基づいてデータ信号を保持する。行デコーダ7は、アドレスバッファ1からの行アドレス信号RAに従って、メモリアレイMA1,MA2のうちのいずれかのメモリアレイMAと、そのメモリアレイMAに属する複数のワード線WLのうちのいずれかのワード線WLを選択し、選択したワード線WLを選択レベルのHレベルにする。選択レベルにされたワード線WLに対応する各メモリセルMCは活性化される。列デコーダ8は、アドレスバッファ1からの列アドレス信号CAに従って、複数のビット線対グループのうちのいずれかのビット線対グループを選択する。書込/読出回路は、書込動作時は、デコーダ7,8によって選択されたN個のメモリセルMCに、DQバッファ3からのNビットのデータ信号Dを書き込む。書込/読出回路は、読出動作時は、デコーダ7,8によって選択されたN個のメモリセルMCからNビットのデータ信号Qを読み出し、読み出したNビットのデータ信号QをDQバッファ3に与える。図9は、メモリアレイMA1のメモリセルMCの構成を示す回路図である。図9において、メモリセルMCは、負荷抵抗素子11,12、アクセストランジスタNチャネルMOSトランジスタ13,14、ドライバトランジスタNチャネルMOSトランジスタ15,16を含む。負荷抵抗素子11,12の一方端子電源ノードはともに電源線VL1に接続されて内部電源電圧V1を受け、それらの他方端子はそれぞれ記憶ノードN1,N2に接続される。アクセストランジスタ13,14のドレインはそれぞれビット線BL,/BLに接続され、それらのソースはそれぞれ記憶ノードN1,N2に接続され、それらのゲートはともに対応のワード線WLに接続される。ドライバトランジスタ15,16のドレインはそれぞれ記憶ノードN1,N2に接続され、それらのソースはともに接地電圧VSSのラインに接続され、それらのゲートはそれぞれ記憶ノードN2,N1に接続される。書込データ信号Dの論理が1Hレベルである場合は、書込/読出回路9によってビット線BL/,BLがそれぞれHレベルおよびLレベルにされるとともに、行デコーダ7によってワード線WLが選択レベルのHレベルにされる。これにより、アクセストランジスタ13,14が導通し、記憶ノードN1,N2にそれぞれHレベルおよびLレベルが書き込まれ、ドライバトランジスタ16が導通するとともにドライバトランジスタ15が非導通になる。ワード線WLが非選択レベルのLレベルに立ち下げられると、アクセストランジスタ13,14が非導通になり、記憶ノードN1,N2がそれぞれHレベルおよびLレベルにラッチされる。書込データ信号Dの論理が0Lレベルである場合は、書込/読出回路9によってビット線BL/,BLがそれぞれLレベルおよびHレベルにされるとともに、行デコーダ7によってワード線WLが選択レベルのHレベルにされる。これにより、アクセストランジスタ13,14が導通し、記憶ノードN1,N2にそれぞれLレベルおよびHレベルが書き込まれ、ドライバトランジスタ15が導通するとともにドライバトランジスタ16が非導通になる。ワード線WLが非選択レベルのLレベルに立ち下げられると、アクセストランジスタ13,14が非導通になり、記憶ノードN1,N2がそれぞれLレベルおよびHレベルにラッチされる。読出動作時は、ビット線BL,/BLがともにHレベルに充電された後、ワード線WLが選択レベルのHレベルにされる。記憶ノードN1,N2がそれぞれHレベルおよびLレベルである場合は、ビット線/BLからトランジスタ14,16を介して接地電圧VSSのラインに電流が流出し、ビット線/BLの電位が低下する。逆に、記憶ノードN1,N2がそれぞれLレベルおよびHレベルである場合は、ビット線BLからトランジスタ13,15を介して接地電圧VSSのラインに電流が流出し、ビット線BLの電位が低下する。書込/読出回路9は、ビット線BL,/BLの電位を比較し、ビット線BLの電位がビット線/BLの電位よりも高い場合はHレベルのデータ信号Qを出力し、ビット線/BLの電位がビット線BLの電位よりも高い場合はLレベルのデータ信号Qを出力する。メモリアレイMA2のメモリセルMCは、メモリアレイMA1のメモリセルMCと同じ構成である。ただし、メモリアレイMA2のメモリセルMCの電源ノードは、電源線VL2に接続されて内部電源電圧V2を受ける。なお、ここでは一例としてメモリセルMCが抵抗負荷型メモリセルである場合について説明したが、これに限るものではなく、たとえばメモリセルMCがフルCMOS型メモリセルであっても構わない。図6に戻って、SRAMは出荷前にテストされ、正常なSRAMは出荷され、異常なSRAMは廃棄される。テスト時は、SRAMの外部ピン群PA,PD,PC,PVはテスタに接続され、図4および図5で示した方法でメモリアレイMA1,MA2などがテストされる。このようなテストを行なうためには、メモリアレイMA1,MA2の内部電源電圧V1,V2を別々に制御できるようにする必要がある。図10は、SRAMのうちの内部電源電圧V1,V2に関連する部分を示すブロック図である。図10において、このSRAMは、参照電圧生成回路21,22、TM回路23,24、VDCVoltageDownConverter27,28を備える。参照電圧生成回路21,22およびVDC27,28は図6の電源回路6に含まれ、TM回路23,24は図6のTM回路5に含まれる。参照電圧発生回路21は、外部電源電圧VDDに基づいて、通常動作およびファンクションテスト用の参照電圧VRを生成する。参照電圧発生回路22は、外部電源電圧VDDに基づいてデータ保持テスト用の参照電圧VRTMを生成する。TM回路23は、外部電源電圧VDDによって駆動され、テスタから複数の制御信号入力ピンPCを介して特定のタイミングで与えられるテストモード信号TM1に従って内部制御信号φ1を生成する。内部制御信号φ1は、通常はHレベルにされ、対応のメモリアレイMA1においてデータ保持テストが行なわれる場合はLレベルにされる。TM回路24は、外部電源電圧VDDによって駆動され、テスタから複数の制御信号入力ピンPCを介して特定のタイミングで与えられるテストモード信号TM2に従って内部制御信号φ2を生成する。内部制御信号φ2は、通常はHレベルにされ、対応のメモリアレイMA2においてデータ保持テストが行なわれる場合はLレベルにされる。マルチプレクサMUX25は、参照電圧発生回路21,22で生成された参照電圧VR,VRTMを受け、内部制御信号φ1がHレベルである場合は参照電圧VRをVDC27に与え、内部制御信号φ1がLレベルである場合は参照電圧VRTMをVDC27に与える。マルチプレクサMUX26は、参照電圧発生回路21,22で生成された参照電圧VR,VRTMを受け、内部制御信号φ2がHレベルである場合は参照電圧VRをVDC28に与え、内部制御信号φ2がLレベルである場合は参照電圧VRTMをVDC28に与える。VDC27は、外部電源電圧VDDによって駆動され、マルチプレクサ25からの参照電圧VRまたはVRTMに応じたレベルの内部電源電圧V1を出力する。内部電源電圧V1は、電源線VL1を介してメモリアレイMA1の各メモリセルMCの電源ノードに供給される。VDC28は、外部電源電圧VDDによって駆動され、マルチプレクサ26からの参照電圧VRまたはVRTMに応じたレベルの内部電源電圧V2を出力する。内部電源電圧V2は、電源線VL2を介してメモリアレイMA2の各メモリセルMCの電源ノードに供給される。次に、このSRAMのテスト時の動作について説明する。テストの流れは、図5で説明した通りである。DCテスト時は、内部制御信号φ1,φ2はともにHレベルにされる。この場合、VDC27,28は、参照電圧VRに応じたレベルの内部電源電圧V1,V2たとえば、3Vをそれぞれ生成する。テスタ図示せずは、テスト対象のSRAMの各外部ピンとテスタとが正常に接続されているか否か、SRAMのスタンバイ電流、動作電流、漏れ電流が正常範囲内か否か、SRAMの初期動作が正常か否かなどをテストする。次いで、メモリアレイMA1においてファンクションテストが行われるとともに、メモリアレイMA2においてデータ保持テストが行われる。ファンクションテストでは、メモリアレイMA1の各メモリセルMCに対するデータ書込動作、メモリアレイMA1の各メモリセルMCからのデータ読出動作が正常か否かなどがテストされる。データ保持テストでは、メモリアレイMA2の全メモリセルMCに対してデータを書き込み、所定時間ここでは71秒だけ放置した後に全メモリセルMCからデータを読み出し、各メモリセルMCのデータ保持能力が正常か否かをテストする。この期間において内部制御信号φ1,φ2は、それぞれHレベルおよびLレベルにされる。これに応じて、VDC27は参照電圧VRに応じたレベルの内部電源電圧V1たとえば、3Vを生成し、VDC28は参照電圧VRTMに応じたレベルの内部電源電圧V2たとえば、1.5Vを生成する。このように内部電源電圧V2を通常の電圧3Vよりも低い電圧1.5Vに設定することにより、メモリセルMCのデータ保持能力をより厳しい条件でテストすることができる。また、SRAMは、テスタから与えられる複数の制御信号などに従ってデータの書込/読出などを行なう。テスタは、SRAMからの読出データ信号などに基いてSRAMが正常か否かを判定する。次に、メモリアレイMA2においてファンクションテストが行われるとともに、メモリアレイMA1においてデータ保持テストが行われる。ファンクションテストでは、メモリアレイMA2の各メモリセルMCに対するデータ書込動作、メモリアレイMA2の各メモリセルMCからのデータ読出動作が正常か否かなどがテストされる。データ保持テストでは、メモリアレイMA1の全メモリセルMCに対してデータを書き込み、所定時間ここでは71秒だけ放置した後に全メモリセルMCからデータを読み出し、各メモリセルMCのデータ保持能力が正常か否かをテストする。この期間において内部制御信号φ1,φ2は、それぞれLレベルおよびHレベルにされる。これに応じて、VDC27は参照電圧VRTMに応じたレベルの内部電源電圧V1たとえば、1.5Vを生成し、VDC28は参照電圧VRに応じたレベルの内部電源電圧V2たとえば、3Vを生成する。このように内部電源電圧V1を通常の電圧3Vよりも低い電圧1.5Vに設定することにより、メモリセルMCのデータ保持能力をより厳しい条件でテストすることができる。また、SRAMは、テスタから与えられる複数の制御信号などに従ってデータの書込/読出などを行なう。テスタは、SRAMからの読出データ信号などに基いてSRAMが正常か否かを判定する。なお、通常動作時は、内部制御信号φ1,φ2はともにHレベルにされる。VDC27,28は、参照電圧VRに応じたレベルの内部電源電圧V1,V2たとえば、3Vをそれぞれ生成する。この実施の形態1では、ファンクションテストとデータ保持テストを並行に行なうので、ファンクションテストとデータ保持テストを直列に行なっていた従来に比べ、テスト時間が短くて済む。[実施の形態2]図11は、この発明の実施の形態2によるSRAMの要部を示すブロック図であって、図10と対比される図である。図11において、このSRAMが実施の形態1のSRAMと異なる点は、内部制御信号φ1,φ2がそれぞれVDC27,28に与えられ、マルチプレクサ25,26が除去され、スイッチ29,30が追加されている点である。VDC27は、内部制御信号φ1がHレベルである場合に活性化され、参照電圧VRに応じたレベルの内部電源電圧V1を生成する。内部制御信号φ1がLレベルである場合はVDC27は非活性化され、VDC27の出力ノードはハイインピーダンス状態にされる。VDC28は、内部制御信号φ2がHレベルである場合に活性化され、参照電圧VRに応じたレベルの内部電源電圧V2を生成する。内部制御信号φ2がLレベルである場合はVDC28は非活性化され、VDC28の出力ノードはハイインピーダンス状態にされる。スイッチ29は、外部電源電圧VDDによって駆動され、外部ピンP1と電源線VL1の間に接続され、内部制御信号φ1によって制御される。スイッチ29は、内部制御信号φ1がHレベルである場合は非導通になり、内部制御信号φ1がLレベルである場合は導通する。外部ピンP1は、複数の制御信号入力ピンPCのうちの予め選択されたピンである。外部ピンP1は、対応のメモリアレイMA1においてデータ保持テストが行われる期間は外部から電源電圧V1Aを受け、他の期間は制御信号入力ピンPCとして使用される。電源電圧V1Aは、テスタにおいて所望の電圧に調整可能となっている。スイッチ30は、外部電源電圧VDDによって駆動され、外部ピンP2と電源線VL2の間に接続され、内部制御信号φ2によって制御される。スイッチ30は、内部制御信号φ2がHレベルである場合は非導通になり、内部制御信号φ2がLレベルである場合は導通する。外部ピンP2は、複数の制御信号入力ピンPCのうちの予め選択されたピンである。外部ピンP2は、対応のメモリアレイMA2においてデータ保持テストが行われる期間は外部から電源電圧V2Aを受け、他の期間は制御信号入力ピンPCとして使用される。電源電圧V2Aは、テスタにおいて所望の電圧に調整可能となっている。メモリアレイMA1においてファンクションテストを行ないながら、メモリアレイMA2においてデータ保持テストを行なう期間では、内部制御信号φ1,φ2は、それぞれHレベルおよびLレベルにされる。これに応じて、VDC27は参照電圧VRに応じたレベルの内部電源電圧V1たとえば、3Vを生成し、VDC28は非活性化される。また、スイッチ29は非導通にされるとともに、スイッチ30は導通する。VDC27によって生成された内部電源電圧V1は、電源線VL1を介してメモリアレイMA1の各メモリセルMCの電源ノードに供給される。また、テスタから外部ピンP2に与えられたデータ保持テスト用の電源電圧V2Aは、スイッチ30および電源線VL2を介してメモリアレイMA2の各メモリセルMCの電源ノードに供給される。また、メモリアレイMA1においてデータ保持テストを行ないながら、メモリアレイMA2においてファンクションテストを行なう期間では、内部制御信号φ1,φ2は、それぞれLレベルおよびHレベルにされる。これに応じて、VDC28は参照電圧VRに応じたレベルの内部電源電圧V2たとえば、3Vを生成し、VDC27は非活性化される。また、スイッチ30は非導通にされるとともに、スイッチ29は導通する。VDC28によって生成された内部電源電圧V2は、電源線VL2を介してメモリアレイMA2の各メモリセルMCの電源ノードに供給される。また、テスタから外部ピンP1に与えられたデータ保持テスト用の電源電圧V1Aは、スイッチ29および電源線VL1を介してメモリアレイMA1の各メモリセルMCの電源ノードに供給される。この実施の形態2では、実施の形態1と同じ効果が得られる他、データ保持テスト用の電源電圧を所望の電圧に調整することができる。[実施の形態3]実施の形態2では、テスト時に外部電源電圧VDDが定格電圧に維持された。しかし、テスト時に外部電源電圧VDDを上限値VDDmaxにしたり、下限値VDDminにしたり、0Vにしたい場合がある。この実施の形態3では、そのようなテストを可能とする。図12は、この発明の実施の形態3によるSRAMの要部を示す回路ブロック図であって、図11と対比される図である。図12を参照して、このSRAMが実施の形態2のSRAMと異なる点は、電源スイッチ31,32が追加され、外部ピンP1に印加された電源電圧V1Aによってスイッチ29が駆動され、外部ピンP2に印加された電源電圧V2Aによってスイッチ30が駆動される点である。テスト時には、外部ピンP1,P2にそれぞれ電源電圧V1A,V2Aが印加される。電源スイッチ31は、テスタから電源ピンPVに与えられた外部電源電圧VDDと、外部ピンP1に与えられた電源電圧V1Aとのうちの高い方の電源電圧をTM回路23に与える。TM回路23は、電源スイッチ31から与えられた電源電圧によって駆動される。また、電源スイッチ32は、テスタから電源ピンPVに与えられた外部電源電圧VDDと、外部ピンP2に与えられた電源電圧V2Aとのうちの高い方の電源電圧をTM回路24に与える。TM回路24は、電源スイッチ32から与えられた電源電圧によって駆動される。したがって、外部電源電圧VDDが上限値VDDmax、下限値VDDmin、または0Vに切換えられた場合でも、TM回路23,24およびスイッチ29,30は正常に動作する。図13は、内部電源電圧V1,V2の変化を例示するタイムチャートである。時刻t0において、内部制御信号φ1,φ2はともにHレベルにされており、VDC27,28は参照電圧VRに応じたレベルの内部電源電圧V1,V2をそれぞれ生成している。時刻t1において、内部制御信号φ1,φ2がそれぞれHレベルおよびLレベルにされるとともに外部電源電圧VDDが0Vにされる。これにより、内部電源電圧V1は0Vにされ、外部ピンP2の電圧V2Aが内部電源電圧V2となる。このとき外部ピンP1の電圧V1Aが電源スイッチ31を介してTM回路23に与えられるとともに、外部ピンP2の電圧V2Aが電源スイッチ32を介してTM回路24に与えられ、TM回路23,24が正常に動作する。時刻t2において外部電源電圧VDDが0Vから下限値VDDminに立ち上げられると、内部電源電圧V1が0Vから下限値V1minに立ち上げられる。時刻t3において外部電源電圧VDDが下限値VDDminから0Vに立ち下げられると、内部電源電圧V1が下限値V1minから0Vに立ち下げられる。時刻t4において外部電源電圧VDDが0Vから上限値VDDmaxに立ち上げられると、内部電源電圧V1が0Vから上限値V1maxに立ち上げられる。時刻t5において外部電源電圧VDDが上限値VDDmaxから0Vに立ち下げられると、内部電源電圧V1が上限値V1maxから0Vに立ち下げられる。時刻t6において外部電源電圧VDDが0Vから定格値VRに立ち上げられると、内部電源電圧V1が0Vから定格値VRに立ち上げられる。時刻t7において、内部制御信号φ2がHレベルにされると、スイッチ30が非導通になり、VDC28によって内部電源電圧V2が定格値VRに立ち上げられる。この実施の形態3では、実施の形態2と同じ効果が得られる他、外部電源電圧VDDを上限値VDDmax、下限値VDDminまたは0Vに切換えることができる。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"