第一及び第二の高電位側電源が供給され、第一の入出力端子を介して第一の入力信号が入力され、前記第一の入力信号をレベルシフトした第一の出力信号を第二の入出力端子を介して出力する第一のレベル変換部と、前記第一及び第二の高電位側電源が供給され、前記第二の入出力端子を介して第二の入力信号が入力され、前記第二の入力信号をレベルシフトした第二の出力信号を前記第一の入出力端子を介して出力する第二のレベル変換部とを有するレベルシフト回路であって、前記第一のレベル変換部は、前記第一の入力信号をレベルシフトする第一の変換回路と、レベルシフトされた前記第一の入力信号が入力され、レベルシフトされた前記第一の入力信号の立ち上りエッジを制御する第一の信号を生成する第一の出力加速回路と、レベルシフトされた前記第一の入力信号が入力され、レベルシフトされた前記第一の入力信号の立ち下りエッジを制御する第二の信号を生成する第二の出力加速回路とを具備し、前記第二のレベル変換部は、前記第二の入力信号をレベルシフトする第二の変換回路と、レベルシフトされた前記第二の入力信号が入力され、レベルシフトされた前記第二の入力信号の立ち上りエッジを制御する第三の信号を生成する第三の出力加速回路と、レベルシフトされた前記第二の入力信号が入力され、レベルシフトされた前記第二の入力信号の立ち下りエッジを制御する第四の信号を生成する第四の出力加速回路とを具備し、前記第一の信号の信号変化部分は分割され、分割された前記第一の信号の信号変化部分の傾きは前記第一の入力信号の立ち上りエッジよりも急峻で、前記第二の信号の信号変化部分は分割され、分割された前記第二の信号の信号変化部分の傾きは前記第一の入力信号の立ち下りエッジよりも急峻で、前記第三の信号の信号変化部分は分割され、分割された前記第三の信号の信号変化部分の傾きは前記第二の入力信号の立ち上りエッジよりも急峻で、前記第四の信号の信号変化部分は分割され、分割された前記第四の信号の信号変化部分の傾きは前記第二の入力信号の立ち下りエッジよりも急峻であることを特徴とするレベルシフト回路。前記第一乃至四の信号の信号変化部分は、3段階に分割されることを特徴とする請求項1に記載のレベルシフト回路。レベルシフトされた前記第一の入力信号が入力される第一の制御回路、レベルシフトされた前記第一の入力信号が入力される第二の制御回路、レベルシフトされた前記第二の入力信号が入力される第三の制御回路、及びレベルシフトされた前記第二の入力信号が入力される第四の制御回路を更に具備し、前記第一の制御回路は、レベルシフトされた前記第一の入力信号に基づいて前記第一の信号の信号変化部分を分割し、前記第二の制御回路は、レベルシフトされた前記第一の入力信号に基づいて前記第二の信号の信号変化部分を分割し、前記第三の制御回路は、レベルシフトされた前記第二の入力信号に基づいて前記第三の信号の信号変化部分を分割し、前記第四の制御回路は、レベルシフトされた前記第二の入力信号に基づいて前記第四の信号の信号変化部分を分割することを特徴とする請求項1に記載のレベルシフト回路。前記第一のレベル変換部は、レベルシフトされた前記第一の入力信号が入力される第一のバッファと、前記第一のバッファの出力側と前記第二の入出力端子の間に設けられる第一の抵抗とを更に具備し、前記第二のレベル変換部は、レベルシフトされた前記第二の入力信号が入力される第二のバッファと、前記第二のバッファの出力側と前記第一の入出力端子の間に設けられる第二の抵抗とを更に具備し、前記第一のバッファは前記第一の入力信号のハイレベル期間、前記第一の入力信号をドライブ動作し、前記第二のバッファは前記第二の入力信号のハイレベル期間、前記第二の入力信号をドライブ動作することを特徴とする請求項1乃至3のいずれか1項に記載のレベルシフト回路。第一及び第二の高電位側電源が供給され、第一の入出力端子を介して第一の入力信号が入力され、前記第一の入力信号をレベルシフトした第一の出力信号を第二の入出力端子を介して出力する第一のレベル変換部と、前記第一及び第二の高電位側電源が供給され、前記第二の入出力端子を介して第二の入力信号が入力され、前記第二の入力信号をレベルシフトした第二の出力信号を前記第一の入出力端子を介して出力する第二のレベル変換部とを有するレベルシフト回路であって、前記第一のレベル変換部は、前記第一の入力信号をレベルシフトする第一の変換回路と、レベルシフトされた前記第一の入力信号が入力され、レベルシフトされた前記第一の入力信号の立ち上りエッジを制御する第一の信号を生成する第一の出力加速回路と、レベルシフトされた前記第一の入力信号が入力され、レベルシフトされた前記第一の入力信号の立ち下りエッジを制御する第二の信号を生成する第二の出力加速回路と、前記第一及び第二の出力加速回路の出力側に配置され、直列接続される第一の複数の抵抗を有し、前記第一の複数の抵抗を選択して抵抗値を変化させることにより、レベルシフトされた前記第一の入力信号の立ち上りエッジ及び立ち下りエッジの傾きを調整する第一の可変抵抗部とを具備し、前記第二のレベル変換部は、前記第二の入力信号をレベルシフトする第二の変換回路と、レベルシフトされた前記第二の入力信号が入力され、レベルシフトされた前記第二の入力信号の立ち上りエッジを制御する第三の信号を生成する第三の出力加速回路と、レベルシフトされた前記第二の入力信号が入力され、レベルシフトされた前記第二の入力信号の立ち下りエッジを制御する第四の信号を生成する第四の出力加速回路と、前記第三及び第四の出力加速回路の出力側に配置され、直列接続される第二の複数の抵抗を有し、前記第二の複数の抵抗を選択して抵抗値を変化させることにより、レベルシフトされた前記第二の入力信号の立ち上りエッジ及び立ち下りエッジの傾きを調整する第二の可変抵抗部とを具備することを特徴とするレベルシフト回路。本発明は、出力信号のノイズを低減することができるレベルシフト回路を提供することにある。一つの実施形態によれば、レベルシフト回路は、第一のレベル変換部及び第二の変換回路が設けられる。第一のレベル変換部は、第一及び第二の高電位側電源が供給され、第一の入出力端子を介して第一の入力信号が入力され、第一の入力信号をレベルシフトした第一の出力信号を第二の入出力端子を介して出力する。第二の変換回路は、第一及び第二の高電位側電源が供給され、第二の入出力端子を介して第二の入力信号が入力され、第二の入力信号をレベルシフトした第二の出力信号を第一の入出力端子を介して出力する。第一のレベル変換部は、第一の変換回路、第一の出力加速回路、及び第二の出力加速回路が設けられる。第一の変換回路は、第一の入力信号をレベルシフトする。第一の出力加速回路は、レベルシフトされた第一の入力信号が入力され、レベルシフトされた第一の入力信号の立ち上りエッジを制御する第一の信号を生成する。第二の出力加速回路は、レベルシフトされた第一の入力信号が入力され、レベルシフトされた第一の入力信号の立ち下りエッジを制御する第二の信号を生成する。前記第二のレベル変換部は、第二の変換回路、第三の出力加速回路、及び第四の出力加速回路が設けられる。第二の変換回路は、第二の入力信号をレベルシフトする。第三の出力加速回路は、レベルシフトされた第二の入力信号が入力され、レベルシフトされた第二の入力信号の立ち上りエッジを制御する第三の信号を生成する。第四の出力加速回路は、レベルシフトされた第二の入力信号が入力され、レベルシフトされた第二の入力信号の立ち下りエッジを制御する第四の信号を生成する。第一の信号の信号変化部分は分割され、分割された第一の信号の信号変化部分の傾きは第一の入力信号の立ち上りエッジよりも急峻で、第二の信号の信号変化部分は分割され、分割された第二の信号の信号変化部分の傾きは第一の入力信号の立ち下りエッジよりも急峻で、第三の信号の信号変化部分は分割され、分割された第三の信号の信号変化部分の傾きは第二の入力信号の立ち上りエッジよりも急峻で、第四の信号の信号変化部分は分割され、分割された第四の信号の信号変化部分の傾きは第二の入力信号の立ち下りエッジよりも急峻である。以下本発明の実施形態について図面を参照しながら説明する。第一の実施形態まず、本発明の第一の実施形態に係るレベルシフト回路について、図面を参照して説明する。図1はレベルシフト回路と電源システムの関係を説明する図である。図2はレベルシフト回路の構成を示す回路図である。図3は比較例のレベルシフト回路の構成を示す回路図である。本実施形態では、多段階に分割して出力加速回路を動作させることにより、レベルシフトされた出力信号のノイズレベルを低減している。図1に示すように、レベルシフト回路90は、第一の高電位側電源である高電位側電源Vccaが供給されるVccaシステム70と第二の高電位側電源である高電位側電源Vccbが供給されるVccbシステム80の間に設けられる。レベルシフト回路90は切り替え信号DIR制御信号が不要で、出力加速回路1ショット回路とも呼称されるの制御機能を有する2電源双方向レベルシフト回路である。出力加速回路を用いることにより、レベルシフト回路90の高速動作転送レートの高速化が可能となる。レベルシフト回路90は、Vccaシステム70から出力される信号が入力信号Sin1第一の入力信号として入力され、入力信号Sin1をレベルシフト及び加速化して出力信号Sout1第一の出力信号をVccbシステム80に出力する。レベルシフト回路90は、Vccbシステム80から出力される信号が入力信号Sin2第二の入力信号として入力され、入力信号Sin2をレベルシフト及び加速化して出力信号Sout2第二の出力信号をVccaシステム70に出力する。ここで、高電位側電源Vccaと高電位側電源Vccbの組み合わせや立ち上げ順序には制限がない。高電位側電源Vccaと高電位側電源Vccbは、異なる電圧に設定され、例えば1.2乃至3.6Vの範囲にそれぞれ設定される。図2に示すように、レベルシフト回路90には、第一のレベル変換部であるレベル変換部1、第二のレベル変換部であるレベル変換部2、第一の入出力端子である入出力端子Pioa、及び第二の入出力端子である入出力端子Piobが設けられる。入出力端子Pioaは、Vccaシステム70から出力される入力信号Sin1をレベル変換部1に伝送し、レベル変換部2でレベルシフト及び加速化された出力信号Sout2をVccaシステム70に伝送する。入出力端子Piobは、Vccbシステム80から出力される入力信号Sin2をレベル変換部2に伝送し、レベル変換部1でレベルシフト及び加速化された出力信号Sout1をVccbシステム80に伝送する。レベル変換部1には、変換回路11、出力加速回路12、制御回路13、出力加速回路14、制御回路15、バッファBUFF1、バッファBUFF2、抵抗R1、PchMOSトランジスタPMT1、及びNchMOSトランジスタNMT1が設けられる。バッファBUFF1には、高電位側電源Vccaが供給される。出力加速回路12、制御回路13、出力加速回路14、制御回路15、バッファBUFF2、PchMOSトランジスタPMT1、及びNchMOSトランジスタNMT1には、高電位側電源Vccbが供給される。変換回路11には、高電位側電源Vcca及び高電位側電源Vccbが供給される。バッファBUFF1は、入出力端子Pioaと変換回路11の間に設けられ、入出力端子Pioaを介して入力される入力信号Sin1をドライブする。変換回路11は、バッファBUFF1とノードN1の間に設けられ、入力信号Sin1をレベルシフトした信号Shk1を生成する。第一の出力加速回路としての出力加速回路12は、ノードN1とPchMOSトランジスタPMT1のゲートの間に設けられる。出力加速回路12は、信号Shk1が入力され、信号Shk1レベルシフトされた入力信号Sin1の立ち上りエッジを制御する信号S1を生成する。第一の制御回路としての制御回路13は、信号Saが入力され、信号Saに基づいて出力加速回路12を多段階に分割して動作させる制御信号Ssg1第一の制御信号を出力加速回路12に出力する。信号Saには、例えば信号Shk1が用いられる。第二の出力加速回路としての出力加速回路14は、ノードN1とNchMOSトランジスタNMT1のゲートの間に設けられる。出力加速回路14は、信号Shk1が入力され、信号Shk1レベルシフトされた入力信号Sin1の立ち下りエッジを制御する信号S2を生成する。第二の制御回路としての制御回路15は、信号Saが入力され、信号Saに基づいて出力加速回路14を多段階に分割して動作させる制御信号Ssg2第二の制御信号を出力加速回路14に出力する。バッファBUFF2は、ノードN1と抵抗R1の一端の間に設けられ、信号Shk1レベルシフトされた入力信号Sin1がハイレベル期間に信号Shk1をドライブする。抵抗R1は、他端がノードN2に接続される。PchMOSトランジスタPMT1は、ソースに高電位側電源Vccbが供給され、ゲートに信号S1が入力され、ドレインがノードN2に接続される。PchMOSトランジスタPMT1は、出力加速回路12及び制御回路13により生成された信号S1に基づいてオンオフ動作する。NchMOSトランジスタNMT1は、ドレインがノードN2に接続され、ゲートに信号S2が入力され、ソースが低電位側電源接地電位Vssに接続される。NchMOSトランジスタNMT1は、出力加速回路14及び制御回路15により生成された信号S2に基づいてオンオフ動作する。ノードN2では、PchMOSトランジスタPMT1のドレイン側から出力される信号、NchMOSトランジスタNMT1のドレイン側から出力される信号、及び抵抗R1を介してバッファBUFF2から出力される信号が統合され出力信号Sout1として入出力端子Piobを介して出力される。レベル変換部2には、変換回路21、出力加速回路22、制御回路23、出力加速回路24、制御回路25、バッファBUFF3、バッファBUFF4、抵抗R2、PchMOSトランジスタPMT2、及びNchMOSトランジスタNMT2が設けられる。バッファBUFF3には、高電位側電源Vccbが供給される。出力加速回路22、制御回路23、出力加速回路24、制御回路25、バッファBUFF4、PchMOSトランジスタPMT2、及びNchMOSトランジスタNMT2には、高電位側電源Vccaが供給される。変換回路21には、高電位側電源Vcca及び高電位側電源Vccbが供給される。バッファBUFF3は、入出力端子Piobと変換回路21の間に設けられ、入出力端子Piobを介して入力される入力信号Sin2をドライブする。変換回路21は、バッファBUFF3とノードN3の間に設けられ、入力信号Sin2をレベルシフトした信号Shk2を生成する。第三の出力加速回路としての出力加速回路22は、ノードN3とPchMOSトランジスタPMT2のゲートの間に設けられる。出力加速回路22は、信号Shk2が入力され、信号Shk2レベルシフトされた入力信号Sin2の立ち上りエッジを制御する信号S3を生成する。第三の制御回路としての制御回路23は、信号Sbが入力され、信号Sbに基づいて出力加速回路22を多段階に分割して動作させる制御信号Ssg3第三の制御信号を出力加速回路22に出力する。信号Sbには、例えば信号Shk2が用いられる。第四の出力加速回路としての出力加速回路24は、ノードN3とNchMOSトランジスタNMT2のゲートの間に設けられる。出力加速回路24は、信号Shk2が入力され、信号Shk2レベルシフトされた入力信号Sin2の立ち下りエッジを制御する信号S4を生成する。第四の制御回路としての制御回路25は、信号Sbが入力され、信号Sbに基づいて出力加速回路24を多段階に分割して動作させる制御信号Ssg4第四の制御信号を出力加速回路24に出力する。バッファBUFF4は、ノードN3と抵抗R2の一端の間に設けられ、信号Shk2レベルシフトされた入力信号Sin2がハイレベル期間に信号Shk2をドライブする。抵抗R2は、他端がノードN4に接続される。PchMOSトランジスタPMT2は、ソースに高電位側電源Vccaが供給され、ゲートに信号S3が入力され、ドレインがノードN4に接続される。PchMOSトランジスタPMT2は、出力加速回路22及び制御回路23により生成された信号S3に基づいてオンオフ動作する。NchMOSトランジスタNMT2は、ドレインがノードN4に接続され、ゲートに信号S4が入力され、ソースが低電位側電源接地電位Vssに接続される。NchMOSトランジスタNMT2は、出力加速回路24及び制御回路25により生成された信号S4に基づいてオンオフ動作する。ノードN4では、PchMOSトランジスタPMT2のドレイン側から出力される信号、NchMOSトランジスタNMT2のドレイン側から出力される信号、及び抵抗R2を介してバッファBUFF4から出力される信号が統合され出力信号Sout2として入出力端子Pioaを介して出力される。図3に示すように、比較例のレベルシフト回路100には、第一のレベル変換部であるレベル変換部1a、第二のレベル変換部であるレベル変換部2a、入出力端子Pioa、及び入出力端子Piobが設けられる。レベルシフト回路100は、レベル変換部の構成が本実施形態のレベルシフト回路90と異なる。このため、異なる点のみ説明する。レベル変換部1aには、制御回路13及び制御回路15が設けられていない。レベル変換部2aには、制御回路23及び制御回路25が設けられていない。出力加速回路12は信号S1aを生成する。出力加速回路14は信号S2aを生成する。出力加速回路22は信号S3aを生成する。出力加速回路24は信号S4aを生成する。次に、レベルシフト回路の動作について図4乃至6を参照して説明する。ここでは、高電位側電源Vcca電圧を1.8Vとし、高電位側電源Vccbを3.3Vとした場合の本実施形態のレベル変換部1と比較例のレベル変換部1aの動作を例にして説明する。図4は本実施形態のレベルシフト回路の動作を示すタイミングチャートである。図4では、信号S1の立ち下り信号変化部分を3段階に分割し、信号S2の立ち上り信号変化部分を3段階に分割している。図4に示すように、本実施形態のレベルシフト回路90では、入力信号Sin1がローレベルからハイレベルに変化して時間T1後、出力加速回路12から出力される信号S1は制御回路13から出力される制御信号Ssg1により、立ち下りが3段階に分割される。具体的には、まず時間Tf1の間にハイレベルから立ち下り、時間Th1の間一定な電圧を維持し、時間Tf2の間に立ち下り、時間Th2の間一定な電圧を維持し、時間Tf3の間にローレベルに立ち下がる。なお、時間Tf1乃至3の立ち下りの傾きの絶対値は、入力信号Sin1の立ち上りの傾きの絶対値よりも大きく設定される急峻に設定される。信号S1の立ち下りを3段階に分割することにより、PchMOSトランジスタPMT1がオンするときのオーバーシュートを大幅に低減することができるオーバーシュート電圧Vos1。また、所定のハイレベルに戻るまでの時間も大幅に短縮化することができる時間T2。ここで、時間Th1及びTh2の間は、一定な電圧に設定しているが必ずしもこれに限定されるものではない。例えば電圧上昇率変化を緩慢にする設定などを採用してもよい。出力加速回路12のローレベル期間とバッファBUFF2がドライブ動作する期間は、所定のハイレベルを維持する。入力信号Sin1がハイレベルからローレベルに変化して時間T11後、出力加速回路14から出力される信号S2は制御回路15から出力される制御信号Ssg2により、立ち上りが3段階に分割される。具体的には、まず時間Tr1の間にローレベルから立ち上り、時間Th11の間一定な電圧を維持し、時間Tr2の間に立ち上り、時間Th12の間一定な電圧を維持し、時間Tr3の間にハイレベルに立ち上る。なお、時間Tr1乃至3の立ち上りの傾きの絶対値は、入力信号Sin1の立ち下りの傾きの絶対値よりも大きく設定される。ここで、時間Th11及びTh12の間は、一定な電圧に設定しているが必ずしもこれに限定されるものではない。代わりに、例えば電圧上昇率変化を緩慢にする設定などを採用してもよい。信号S2の立ち上りを3段階に分割することにより、NchMOSトランジスタNMT1がオンするときのアンダーシュートを大幅に低減することができるアンダーシュート電圧Vus1。また、所定のローレベルに戻るまでの時間も大幅に短縮化することができる時間T12。なお、信号S2がハイレベルに変化した以降、出力信号Sout1はローレベルを維持する。図5に示すように、比較例のレベルシフト回路100では、入力信号Sin1がローレベルからハイレベルに変化して時間T1後、出力加速回路12から出力され、ハイレベルからローレベルに変化する時間Tf11を有する立ち下りが加速化され信号S1aにより、PchMOSトランジスタPMT1がオンする。時間Tf11での信号S1aの立ち下りの傾きの絶対値は、入力信号Sin1の立ち上りの傾きの絶対値よりも大きく設定される急峻に設定される。このため、PchMOSトランジスタPMT1がオンするときのオーバーシュートが本実施形態よりも大幅に増大するオーバーシュート電圧Vos1a>>オーバーシュート電圧Vos1。また、所定のハイレベルに戻るまでの時間も本実施形態よりも大幅に増大する時間T2a>>時間T2。出力加速回路12のローレベル期間とバッファBUFF2がドライブ動作する期間は、所定のハイレベルを維持する。入力信号Sin1がハイレベルからローレベルに変化して時間T11後、出力加速回路14から出力され、ローレベルからハイレベルに変化する時間Tr11を有する立ち上りが加速化され信号S2aにより、NchMOSトランジスタNMT1がオンする。時間Tr11での信号S2aの立ち上りの傾きの絶対値は、入力信号Sin1の立ち下りの傾きの絶対値よりも大きく設定される。このため、NchMOSトランジスタNMT1がオンするときのアンダーシュートが本実施形態よりも大幅に増大するアンダーシュート電圧Vus1a>>アンダーシュート電圧Vus1。また、所定のローレベルに戻るまでの時間も本実施形態よりも大幅に増大する時間T12a>>時間T12。図6はレベルシフト回路の出力信号のノイズレベルを説明する図である。図6aに示すように、比較例のレベルシフト回路100の出力信号Sout1のオーバーシュート電圧Vos1aは、高電位側電源Vccb電圧の10に達する。これに対して、本実施形態のレベルシフト回路90の出力信号Sout1のオーバーシュート電圧Vos1は高電位側電源Vccb電圧の1に抑制することができる1/10に低減。図6bに示すように、比較例のレベルシフト回路100の出力信号Sout1のアンダーシュート電圧Vus1aは、高電位側電源Vccb電圧の10に達する。これに対して、本実施形態のレベルシフト回路90の出力信号Sout1のアンダーシュート電圧Vus1は高電位側電源Vccb電圧の1に抑制することができる1/10に低減。同様に、レベル変換部2に設けられる出力加速回路22から出力される信号S3の立ち下りを制御回路23を用いて多段階に分割する。レベル変換部2に設けられる出力加速回路24から出力される信号S4の立ち上りを制御回路25を用いて多段階に分割する。この分割により出力信号Sout2のアンダーシュートやオーバーシュートを低減することができる。上述したように、本実施形態のレベルシフト回路では、レベル変換部1、レベル変換部2、入出力端子Pioa、及び入出力端子Piobが設けられる。レベル変換部1には、変換回路11、出力加速回路12、制御回路13、出力加速回路14、制御回路15、バッファBUFF1、バッファBUFF2、抵抗R1、PchMOSトランジスタPMT1、及びNchMOSトランジスタNMT1が設けられる。レベル変換部2には、変換回路21、出力加速回路22、制御回路23、出力加速回路24、制御回路25、バッファBUFF3、バッファBUFF4、抵抗R2、PchMOSトランジスタPMT2、及びNchMOSトランジスタNMT2が設けられる。制御回路13は出力加速回路12から出力される信号S1の立ち下りを多段階に分割する。制御回路15は出力加速回路14から出力される信号S2の立ち上りを多段階に分割する。制御回路23は出力加速回路22から出力される信号S3の立ち下りを多段階に分割する。制御回路25は出力加速回路24から出力される信号S4の立ち上りを多段階に分割する。このため、出力信号のオーバーシュート及びアンダーシュートを大幅に低減することができる。したがって、レベルシフト回路90の高速動作を維持しながら、レベルシフトされた出力信号のノイズレベルを大幅に低減することができる。第二の実施形態次に、本発明の第二の実施形態に係るレベルシフト回路について、図面を参照して説明する。図7はレベルシフト回路の構成を示す回路図である。図8は可変抵抗部の構成を示す回路図である。本実施形態では、可変抵抗部を用いてレベルシフトされた出力信号のノイズレベルを低減している。以下、第1の実施形態と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。図7に示すように、レベルシフト回路91には、第一のレベル変換部であるレベル変換部1b、第二のレベル変換部であるレベル変換部2b、入出力端子Pioa、及び入出力端子Piobが設けられる。レベル変換部1bには、変換回路11、出力加速回路12、出力加速回路14、可変抵抗部31、バッファBUFF1、バッファBUFF2、PchMOSトランジスタPMT1、及びNchMOSトランジスタNMT1が設けられる。バッファBUFF1には、高電位側電源Vccaが供給される。出力加速回路12、出力加速回路14、可変抵抗部31、バッファBUFF2、PchMOSトランジスタPMT1、及びNchMOSトランジスタNMT1には、高電位側電源Vccbが供給される。変換回路11には、高電位側電源Vcca及び高電位側電源Vccbが供給される。出力加速回路12は、信号Shk1が入力され、信号Shk1レベルシフトされた入力信号Sin1の立ち上りエッジを制御する信号S1aを生成する。出力加速回路14は、信号Shk1が入力され、信号Shk1レベルシフトされた入力信号Sin1の立ち下りエッジを制御する信号S2aを生成する。バッファBUFF2は、ノードN1とノードN2の間に設けられ、信号Shk1レベルシフトされた入力信号Sin1がハイレベル期間に信号Shk1をドライブする。ノードN2では、PchMOSトランジスタPMT1のドレイン側から出力される信号、NchMOSトランジスタNMT1のドレイン側から出力される信号、及びバッファBUFF2から出力される信号が統合される。可変抵抗部31は、ノードN2と入出力端子Piobの間に設けられる。可変抵抗部31は、例えば抵抗値を4段階に選択することにより、ノードN2の信号に含まれるオーバーシュート及びアンダーシュート成分を低減する。可変抵抗部31は、レベルシフトされ、高速化され、及びノイズレベルが低減された出力信号Sout1を、入出力端子Piobを介して出力する。可変抵抗部31には、図8aに示すように、制御回路41、抵抗R11乃至14、及びスイッチSW1乃至4が設けられる。制御回路41は、信号Saが入力され、信号Saに基づいて制御信号Ssg11を生成する。制御回路41は、制御信号Ssg11によりスイッチSW1乃至4のいずれかをオンさせて、直列接続される抵抗R11乃至14の抵抗値を選択する。例えば、ノードN2の信号がローレベルから上昇、或いはハイレベルから下降する第一段階では、制御信号Ssg11によりスイッチSW1を選択して抵抗R11の抵抗値を選択する。第一段階後、ノードN2の信号が第一段階の値から上昇、或いは第一段階の値から下降する第二段階では、制御信号Ssg11によりスイッチSW2を選択して抵抗R11抵抗R12の抵抗値を選択する。第二段階後、ノードN2の信号が第二段階の値から上昇、或いは第二段階の値から下降する第三段階では、制御信号Ssg11によりスイッチSW3を選択して抵抗R11抵抗R12抵抗R13の抵抗値を選択する。第三段階後、ノードN2の信号が第三段階の値からハイレベルへ上昇、或いは第三段階の値からローレベルへ下降する第四段階では、制御信号Ssg11によりスイッチSW4を選択して抵抗R11抵抗R12抵抗R13抵抗R14の抵抗値を選択する。可変抵抗部31による抵抗値の4段階選択により、PchMOSトランジスタPMT1がオンするときのオーバーシュートを大幅に低減することができる。また、所定のハイレベルに戻るまでの時間も大幅に短縮化することができる。NchMOSトランジスタNMT1がオンするときのアンダーシュートを大幅に低減することができる。また、所定のローレベルに戻るまでの時間も大幅に短縮化することができる。レベル変換部2bには、変換回路21、出力加速回路22、出力加速回路24、可変抵抗部32、バッファBUFF3、バッファBUFF4、PchMOSトランジスタPMT2、及びNchMOSトランジスタNMT2が設けられる。バッファBUFF3には、高電位側電源Vccbが供給される。出力加速回路22、出力加速回路24、可変抵抗部32、バッファBUFF4、PchMOSトランジスタPMT2、及びNchMOSトランジスタNMT2には、高電位側電源Vccaが供給される。変換回路21には、高電位側電源Vcca及び高電位側電源Vccbが供給される。出力加速回路22は、信号Shk2が入力され、信号Shk2レベルシフトされた入力信号Sin2の立ち上りエッジを制御する信号S3aを生成する。出力加速回路24は、信号Shk2が入力され、信号Shk2レベルシフトされた入力信号Sin2の立ち下りエッジを制御する信号S4aを生成する。バッファBUFF4は、ノードN3とノードN4の間に設けられ、信号Shk2レベルシフトされた入力信号Sin2がハイレベル期間に信号Shk1をドライブする。ノードN4では、PchMOSトランジスタPMT2のドレイン側から出力される信号、NchMOSトランジスタNMT2のドレイン側から出力される信号、及びバッファBUFF4から出力される信号が統合される。可変抵抗部32は、ノードN4と入出力端子Pioaの間に設けられる。可変抵抗部32は、例えば抵抗値を4段階に選択することにより、ノードN4の信号に含まれるオーバーシュート及びアンダーシュート成分を低減する。可変抵抗部32は、レベルシフトされ、高速化され、及びノイズレベルが低減された出力信号Sout2を、入出力端子Pioaを介して出力する。可変抵抗部32には、図8bに示すように、制御回路42、抵抗R21乃至24、及びスイッチSW21乃至24が設けられる。制御回路42は、信号Sbが入力され、信号Sbに基づいて制御信号Ssg21を生成する。制御回路42は、制御信号Ssg21によりスイッチSW21乃至24のいずれかをオンさせて、直列接続される抵抗R21乃至24の抵抗値を選択する。なお、直列接続される抵抗R21乃至24の抵抗値の選択は、制御回路41と同様なステップで行われるので説明を省略する。可変抵抗部32による抵抗値の4段階選択により、PchMOSトランジスタPMT2がオンするときのオーバーシュートを大幅に低減することができる。また、所定のハイレベルに戻るまでの時間も大幅に短縮化することができる。NchMOSトランジスタNMT2がオンするときのアンダーシュートを大幅に低減することができる。また、所定のローレベルに戻るまでの時間も大幅に短縮化することができる。上述したように、本実施形態のレベルシフト回路では、レベル変換部1b、レベル変換部2b、入出力端子Pioa、及び入出力端子Piobが設けられる。レベル変換部1bに設けられる可変抵抗部31は、抵抗値を多段階に選択してノードN2の信号に含まれるオーバーシュート及びアンダーシュート成分を低減する。レベル変換部2bに設けられる可変抵抗部32は、抵抗値を多段階に選択してノードN4の信号に含まれるオーバーシュート及びアンダーシュート成分を低減する。このため、出力信号のオーバーシュート及びアンダーシュートを大幅に低減することができる。したがって、レベルシフト回路91の高速動作を維持しながら、レベルシフトされた出力信号のノイズレベルを大幅に低減することができる。なお、第一の実施形態では、第一乃至四の出力加速回路をそれぞれ3段段階に分割して出力加速回路を動作させているが、必ずしもこれに限定されるものではない。2段階或いは4段階以上に分割して出力加速回路を動作させてもよい。また、第二の実施形態では、第一乃至四の可変抵抗部の抵抗値をそれぞれ4段階に可変しているが、必ずしもこれに限定されるものではない。縦続接続される抵抗の数を適宜変更して2段階、3段階、或いは5段階以上に可変してもよい。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。本発明は、以下の付記に記載されているような構成が考えられる。付記1第一及び第二の高電位側電源が供給され、第一の入出力端子を介して第一の入力信号が入力され、前記第一の入力信号をレベルシフトした第一の出力信号を第二の入出力端子を介して出力する第一のレベル変換部と、前記第一及び第二の高電位側電源が供給され、前記第二の入出力端子を介して第二の入力信号が入力され、前記第二の入力信号をレベルシフトした第二の出力信号を前記第一の入出力端子を介して出力する第二のレベル変換部とを有するレベルシフト回路であって、前記第一のレベル変換部は、前記第一の入力信号をレベルシフトする第一の変換回路と、レベルシフトされた前記第一の入力信号が入力され、レベルシフトされた前記第一の入力信号の立ち上りエッジを制御する第一の信号を生成する第一の出力加速回路と、前記第一の出力加速回路と前記第二の入出力端子の間に設けられ、前記第一の信号が入力され、前記第一の信号に基づいてオンオフ動作する第一のPchMOSトランジスタと、レベルシフトされた前記第一の入力信号が入力され、レベルシフトされた前記第一の入力信号の立ち下りエッジを制御する第二の信号を生成する第二の出力加速回路と、前記第二の出力加速回路と前記第二の入出力端子の間に設けられ、前記第二の信号が入力され、前記第二の信号に基づいてオンオフ動作する第一のNchMOSトランジスタとを具備し、前記第二のレベル変換部は、前記第二の入力信号をレベルシフトする第二の変換回路と、レベルシフトされた前記第二の入力信号が入力され、レベルシフトされた前記第二の入力信号の立ち上りエッジを制御する第三の信号を生成する第三の出力加速回路と、前記第三の出力加速回路と前記第一の入出力端子の間に設けられ、前記第三の信号が入力され、前記第三の信号に基づいてオンオフ動作する第二のPchMOSトランジスタと、レベルシフトされた前記第二の入力信号が入力され、レベルシフトされた前記第二の入力信号の立ち下りエッジを制御する第四の信号を生成する第四の出力加速回路と、前記第四の出力加速回路と前記第一の入出力端子の間に設けられ、前記第四の信号が入力され、前記第四の信号に基づいてオンオフ動作する第二のNchMOSトランジスタとを具備し、前記第一の信号の信号変化は分割され、分割された前記第一の信号の信号変化部分の傾きは前記第一の入力信号の立ち上りエッジよりも急峻で、前記第二の信号の信号変化は分割され、分割された前記第二の信号の信号変化部分の傾きは前記第一の入力信号の立ち下りエッジよりも急峻で、前記第三の信号の信号変化は分割され、分割された前記第三の信号の信号変化部分の傾きは前記第二の入力信号の立ち上りエッジよりも急峻で、前記第四の信号の信号変化は分割され、分割された前記第四の信号の信号変化部分の傾きは前記第二の入力信号の立ち下りエッジよりも急峻であるレベルシフト回路。付記2第一及び第二の高電位側電源が供給され、第一の入出力端子を介して第一の入力信号が入力され、前記第一の入力信号をレベルシフトした第一の出力信号を第二の入出力端子を介して出力する第一のレベル変換部と、前記第一及び第二の高電位側電源が供給され、前記第二の入出力端子を介して第二の入力信号が入力され、前記第二の入力信号をレベルシフトした第二の出力信号を前記第一の入出力端子を介して出力する第二のレベル変換部とを有するレベルシフト回路であって、前記第一のレベル変換部は、前記第一の入力信号をレベルシフトする第一の変換回路と、レベルシフトされた前記第一の入力信号が入力され、レベルシフトされた前記第一の入力信号の立ち上りエッジを制御する第一の信号を生成する第一の出力加速回路と、前記第一の出力加速回路と前記第二の入出力端子の間に設けられ、前記第一の信号が入力され、前記第一の信号に基づいてオンオフ動作する第一のPchMOSトランジスタと、レベルシフトされた前記第一の入力信号が入力され、レベルシフトされた前記第一の入力信号の立ち下りエッジを制御する第二の信号を生成する第二の出力加速回路と、前記第二の出力加速回路と前記第二の入出力端子の間に設けられ、前記第二の信号が入力され、前記第二の信号に基づいてオンオフ動作する第一のNchMOSトランジスタと、前記第一のPchMOSトランジスタ及び前記第一のNchMOSトランジスタのドレインと前記第二の入出力端子の間に設けられ、直列接続される第一の複数の抵抗を有し、前記第一の複数の抵抗を選択して抵抗値を変化させることにより、レベルシフトされた前記第一の入力信号の立ち上りエッジ及び立ち下りエッジの傾きを調整する第一の可変抵抗部とを具備し、前記第二のレベル変換部は、前記第二の入力信号をレベルシフトする第二の変換回路と、レベルシフトされた前記第二の入力信号が入力され、レベルシフトされた前記第二の入力信号の立ち上りエッジを制御する第三の信号を生成する第三の出力加速回路と、前記第三の出力加速回路と前記第一の入出力端子の間に設けられ、前記第三の信号が入力され、前記第三の信号に基づいてオンオフ動作する第二のPchMOSトランジスタと、レベルシフトされた前記第二の入力信号が入力され、レベルシフトされた前記第二の入力信号の立ち下りエッジを制御する第四の信号を生成する第四の出力加速回路と、前記第四の出力加速回路と前記第一の入出力端子の間に設けられ、前記第四の信号が入力され、前記第四の信号に基づいてオンオフ動作する第二のNchMOSトランジスタと、前記第二のPchMOSトランジスタ及び前記第二のNchMOSトランジスタのドレインと前記第一の入出力端子の間に設けられ、直列接続される第二の複数の抵抗を有し、前記第二の複数の抵抗を選択して抵抗値を変化させることにより、レベルシフトされた前記第二の入力信号の立ち上りエッジ及び立ち下りエッジの傾きを調整する第二の可変抵抗部とを具備するレベルシフト回路。付記3前記第一及び第二の可変抵抗部の抵抗値は、制御信号に基づいて動作するスイッチにより選択される付記2に記載のレベルシフト回路。