"aトレンチ120、320、420、430、620、720によって境界が定められた隆起領域110、130、410、610、710を有するパターン化された結晶質の半導体基板と、b隔離された自己アライメントされた半導体パッチ330、570の形態において前記隆起した基板領域上に堆積されたエピタキシャル半導体材料と、を有する構造であって、隣接するパッチの垂直側壁351は、近接して離隔しており、前記パッチは、略連続した層を形成し、且つ、前記半導体パッチの前記間隔は、その幅よりも小さく、且つ、前記パッチの高さ312は、その幅314よりも大きい、構造。a前記パターン化された半導体基板は、結晶質の第1半導体材料から製造され、且つ、b前記エピタキシャル堆積物は、前記基板に対する格子不整合及び熱不整合を有する少なくとも1つの結晶質の第2半導体材料を有する請求項1に記載の構造。前記少なくとも1つの第2結晶質半導体材料は、熱不整合である請求項2に記載の構造。前記少なくとも1つの第2結晶質半導体材料は、格子不整合又は熱不整合である請求項2に記載の構造。前記堆積物は、格子不整合と関連する欠陥が、前記近接して離隔した側壁351、576を通じて、又は選択されたパッチの溶解の際に形成される内側空洞590、1210、1250を通じて、前記近接して離隔したパッチから出ることができるように十分な厚さを有する請求項2に記載の構造。前記トレンチの深さhは、少なくともその幅dと同じほどに大きく、且つ、前記垂直側壁351の前記間隔は、dよりも小さい請求項1に記載の構造。前記隆起した基板領域は、前記エピタキシャルパッチ内に形成される欠陥が前記パッチの前記側壁を通じて出ることができるように屋根130の形態において完全にファセット形成される請求項1に記載の構造。前記トレンチの側壁及び底部は、厚さdoxの誘電体層によってカバーされており、且つ、前記厚さdoxは、前記トレンチ幅dとの関係において小さい請求項1に記載の構造。前記隆起した基板領域は、100nm~約500μmの範囲の少なくとも1つの最小寸法wを有する請求項1に記載の構造。前記隆起領域は、その境界が前記基板の高対称性の方向に沿ってアライメントされた少なくとも1つの領域を有する請求項1に記載の構造。前記トレンチは、アンダーエッチングされた少なくとも1つのトレンチ720を有する請求項1に記載の構造。前記隔離された近接して離隔した半導体パッチは、欠陥のないファセット361、362を有する請求項1に記載の構造。近接して離隔したエピタキシャルパッチ330、570の表面は、水平方向の表面326を有し、且つ、欠陥は、前記表面に存在していない請求項1に記載の構造。隔離された近接して離隔したパッチ330、570は、層の亀裂及びウエハの反りを妨げるように十分に小さな幅314、514を有する請求項1、2、及び3のいずれか一項に記載の構造。近接して離隔した隔離されたパッチ330、570は、約30~300nmの範囲の幅を有する狭いチャネル1310、1340によって分離されている請求項1に記載の構造。前記半導体基板は、Si、SOI、Ge、GeOI、GaAs、InP、InSb、CdTe、SiC、Al2O3、AlN、及びGaNからなる基板の群のうちの1つである請求項1に記載の構造。前記少なくとも1つの第2半導体材料は、第IV族元素半導体及びそれらの合金、並びに、第III-V族、第II-VI族、及び第IV-VI族からの化合物半導体及びそれらの合金からなる半導体材料の群のうちの1つである請求項2に記載の構造。前記少なくとも1つの第2半導体材料からの前記エピタキシャル堆積物は、組成勾配を有する層を有し、前記勾配を有する層は、第IV族、第III-V族、第II-VI族、及び第IV-VI族半導体の合金からなる合金の群のうちから選択され、且つ、前記勾配を有する層は、前記近接して離隔したエピタキシャルパッチの前記側壁351、576に向かう転位の滑りを促進する請求項2に記載の構造。前記エピタキシャル堆積物は、複数の半導体層から製造された活性層積層体を有し、この複数の半導体層は、第IV族元素半導体及びそれらの合金、並びに、第III-V族、第II-VI族、及び第IV-VI族からの化合物半導体及びそれらの合金からなる半導体層の群から選択される請求項2に記載の構造。前記活性層積層体の少なくとも1つの層は、ドーピングされる請求項19に記載の構造。前記エピタキシャル層積層体は、太陽電池を有する請求項1乃至13、15乃至17、及び19乃至20のいずれか一項に記載の構造。前記エピタキシャル層積層体は、太陽電池を有する請求項14に記載の構造。前記太陽電池は、トリプル接合太陽電池である請求項21に記載の構造。前記トリプル接合太陽電池の下部セルは、Geのp-n接合太陽電池である請求項23に記載の構造。少なくとも1つの層は、ドーピングされる請求項18に記載の構造。前記エピタキシャル堆積物は、太陽電池を有する請求項1乃至13、15乃至20、及び22のいずれか一項に記載の構造。前記太陽電池は、多重接合太陽電池として積層された少なくとも3つの単一接合太陽電池を有する請求項26に記載の構造。前記半導体基板は、CMOS加工が施されている請求項2に記載の構造。前記層積層体は、少なくとも1つ高移動度トランジスタ構造を有する請求項1乃至13、15乃至20、22乃至25、及び27乃至28のいずれか一項に記載の構造。前記層積層体は、少なくとも1つの発光ダイオード構造若しくはレーザーダイオード構造を有するフォトニック構造を有し、又は、前記層積層体は、熱電装置用の構造を有する請求項1乃至13、15乃至20、及び28のいずれか一項に記載の構造。前記層積層体は、前記CMOS加工済みの基板の読取り回路と通信するピクセルを有する赤外線撮像検出器構造を有する請求項1乃至13、15乃至20、及び28のいずれか一項に記載の構造。前記赤外線検出器は、Geから製造される請求項31に記載の構造。前記赤外線検出器構造は、InGaAs合金から製造される請求項31に記載の構造。前記層積層体は、前記CMOS加工済みの基板の読取り回路と通信するピクセルを有するX線撮像検出器構造を有する請求項1乃至13、15乃至20、及び28のいずれか一項に記載の構造。前記X線検出器構造は、Geから製造される請求項34に記載の構造。隆起領域上の自己アライメントされた近接して離隔した隔離された半導体パッチ330、570を有する請求項1に記載の前記構造を形成する方法であって、aパターン化された結晶質の半導体基板を形成するステップであって、前記パターンは、トレンチ120、320、420、430、620、720によって境界が定められた隆起領域110、130、410、610、710を有する、ステップと、bイクスサイチュウ基板洗浄を実行するステップと、c前記基板をエピタキシ反応炉内に装入するステップと、d任意選択により、インサイチュウ洗浄を実行するステップと、ei.一般的なファセットサイズ未満の表面拡散長を選択することにより、且つ、ii.近接して離隔した半導体パッチによる到来フラックスの相互遮蔽を使用することにより、自己限定的な横方向の成長を促進するエピタキシャル成長モードを使用し、前記隆起領域上に連続した隔離されたパッチの形態において少なくとも1つの半導体層をエピタキシャル堆積させることにより、略連続した層を形成し、これにより、前記近接して離隔した半導体パッチ330、570の間に垂直方向の側壁351を生成するステップと、f任意選択により、前記少なくとも1つの半導体層をアニーリングするステップと、を有する方法。前記少なくとも1つの半導体層は、前記基板に対する格子不整合又は熱不整合を有する結晶質材料を有する請求項36に記載の方法。前記層は、前記格子不整合と関連する欠陥が、側壁351、576を通じて、又は選択されたパッチの溶解の際に形成される空洞590、1210、1250を通じて、前記近接して離隔したパッチを出ることができるように十分な厚さに成長する請求項37に記載の方法。前記トレンチは、その幅dと少なくとも同じほどに大きい深さhにエッチングされ、且つ、前記垂直方向の側壁351の間の前記間隔は、dよりも小さい請求項36に記載の方法。前記隆起した基板領域110、130、410、610、710の表面は、異方性エッチングにより、屋根の形態においてファセット形成される請求項36に記載の方法。厚さdoxの誘電体層が前記トレンチの前記側壁及び底部上に形成され、且つ、前記厚さdoxは、前記トレンチ幅dとの関係において小さい請求項36に記載の方法。前記隆起した基板領域は、100nm~約500μmの範囲の最小寸法wを有するようにパターン化される請求項36に記載の方法。前記隆起領域のうちの少なくとも1つは、前記基板の高対称性の方向とアライメントされる請求項36に記載の方法。前記トレンチのうちの少なくとも1つは、アンダーエッチングされる請求項36に記載の方法。エピタキシャル成長条件を成長の際にチューニングし、これにより、傾斜したファセット361、362の形成を促進し、且つ、これにより、前記欠陥が前記近接して離隔したパッチの側壁351を通じて出るように、垂直方向の欠陥380を傾斜した方向381に偏向させる請求項36に記載の方法。aすべての欠陥が前記側壁351まで逃げた後に、前記成長条件を変更し、これにより、前記エピタキシャルパッチの表面の形態を傾斜したファセット360から水平方向のファセット326に変更し、且つ、b透過電子顕微鏡法などの技法及びエッチピットカウント法と組み合わせた化学エッチングを適用することにより、欠陥が存在していないことを確かめる請求項38及び45のいずれかに記載の方法。近接して離隔した隔離されたパッチ330、570は、層の亀裂及びウエハの反りを妨げるように十分に小さな幅314、514に成長させる請求項36乃至46のいずれか一項に記載の方法。近接して離隔した隔離されたパッチ330、570を形成するステップは、前記パッチを分離する狭いチャネル1310、1340の自己限定的な形成を有し、前記狭いチャネルは、約30~300nmの範囲の幅を有する請求項36及び37のいずれか一項に記載の方法。前記半導体基板は、Si、SOI、Ge、GeOI、GaAs、InP、InSb、CdTe、SiC、Al2O3、AlN、及びGaNからなる基板の群から選択されたいずれかである請求項36に記載の方法。前記少なくとも1つの半導体材料は、第IV族元素半導体及びそれらの合金、並びに、第III-V族、第II-VI族、及び第IV-VI族からの化合物半導体及びそれらの合金からなる半導体材料の群の1つから選択された1つである請求項36に記載の方法。前記少なくとも1つの半導体材料からの前記エピタキシャル堆積物は、組成勾配を有する層を有し、前記勾配を有する層は、第IV族、第III-V族、第II-VI族、又は第IV-VI族半導体の合金のうちから選択され、且つ、前記勾配を有する層は、前記近接して離隔したエピタキシャルパッチの前記側壁351、576に向かう転位の滑りを促進する請求項36に記載の方法。前記エピタキシャル堆積物は、第IV族元素半導体及びそれらの合金並びに化合物半導体を有する複数の半導体層から製造された活性層積層体を有し、前記化合物は、第III-V族、第II-VI族、及び第IV-VI族、並びに、これらの合金からなる群から選択された少なくとも1つの構成要素を含む請求項36に記載の方法。前記活性層積層体の少なくとも1つの層は、ドーピングされる請求項52に記載の方法。太陽電池構造の形成を更に有する請求項53に記載の方法。前記太陽電池構造は、トリプル接合太陽電池を有する請求項54に記載の方法。Geのp-n接合が前記トリプル接合太陽電池の下部セルとして形成される請求項55に記載の方法。太陽電池の形成を有する請求項51乃至53のいずれか一項に記載の方法。前記太陽電池の形成は、少なくとも3つの積層された単一接合太陽電池の形成を有する請求項57に記載の方法。前記基板には、CMOS加工が施されている請求項36に記載の方法。高移動度電子構造の形成を有する請求項36乃至45、49乃至53、及び59のいずれか一項に記載の方法。前記層積層体の形成は、少なくとも1つの発光ダイオード構造若しくはレーザーダイオード構造を有するフォトニック構造の形成を有し、又は、前記層積層体の形成は、熱電装置用の構造の形成を有する請求項36乃至45、49乃至53、及び59のいずれか一項に記載の方法。前記層積層体の形成は、前記CMOS加工済みの基板の読取り回路と通信するピクセルを有する赤外線撮像検出器構造の形成を有する請求項36乃至45、49乃至53、及び59のいずれか一項に記載の方法。前記赤外線撮像検出器構造は、Ge層から形成される請求項62に記載の方法。前記赤外線撮像検出器構造は、InGaAs合金層から形成される請求項62に記載の方法。前記層積層体の形成は、前記CMOS加工済みの基板の読取り回路と通信するピクセルを有するX線撮像検出器構造の形成を有する請求項36乃至45、49乃至53、及び59のいずれか一項に記載の方法。前記X線撮像検出器構造は、Geから製造される請求項65に記載の方法。請求項54乃至58、63、64、及び66のいずれか一項に記載の前記方法によって製造された半導体製品。上述のように、本発明は、特にエピタキシャル成長プロセスによる格子不整合及び/又は熱不整合半導体層のモノリシックな集積と、モノリシックに集積された半導体構造から製造された装置と、に関する。具体的には、本発明は、異なる格子パラメータ及び熱膨張係数を有する層/基板の組合せに関する。本発明は、まずは、シリコンSi基板又はSOISilicon-On-Insulator基板上における電子、光電子、及びフォトニック機能のモノリシックな集積に関するが、本発明は、ゲルマニウムGe、GeOIGermanium-On-Insulator、ガリウムヒ化物GaAs、インジウムリン化物InP、インジウムアンチモン化合物InSb、カドミウムテルル化物CdTe、シリコン炭化物SiC、サファイアAl2O3、アルミニウム窒化物AlN、ガリウム窒化物GaN、又は任意のその他の単一結晶基板などのその他の基板材料上に製造された機能性層及び装置の集積にも適用される。これらの基板のうちのいずれかの基板上にモノリシックに集積される半導体材料は、例えば、C、Si、Ge、Siのような第IV族材料及びこれらの組合せ、或いは、任意の化合物半導体材料であってよい。化合物半導体材料は、例えば、GaN、AlN、InN、及びこれらの合金のような窒化物、又はAlAs、GaAs、InAs及びこれらの合金のようなヒ化物、又はAlP、GaP、InP、及びこれらの合金のようなリン化物、又はGaSb、InSb、及びこれらの合金のようなアンチモン化合物などのIII-V材料であってもよい。又、化合物半導体材料は、第III族リン化物及びヒ化物の合金であってもよい。或いは、この代わりに、化合物半導体材料は、例えば、ZnS、CdS、及びこれらの合金のような硫化物、ZnSe、CdSe、及びこれらの合金などのセレン化物、又はZeTe、CdTe、HgTe、及びこれらの合金のようなテルル化物などのII-VI材料であってもよい。又、化合物半導体材料は、PbS、PbSe、及びPbTeなどの第IV族硫化物、セレン化物、及びテルル化物、或いは、これらの任意の組合せであってもよい。本発明の第1実施形態が図1a及び図1bに概略的に示されている。基板100は、垂直の溝又はトレンチ120の2つの組の形態においてパターン化されており、この結果、図1aに示されているように、その間に隆起領域110が残されている。これらの隆起領域110は、例えば、正方形の形状であってよく、wは、正方形の寸法を示している。幅dの溝120が、深さhだけ、エッチングされている。溝の幅dは、正方形の辺wよりも、小さくてもよく、或いは、大きくてもよい。エッチングの深さhは、好ましくは、溝の幅に略等しいか、或いは、これを上回っている。本実施形態の好適な一態様においては、深さhは、溝の幅dよりも格段に大きく、例えば、最大で10倍も大きい。この基板のパターン化は、当業者には既知のリソグラフィ及びエッチングステップにより、実行してもよい。まずは、リソグラフィステップを使用してパターンを規定する。基板内にエッチングする形状のサイズに応じて、光フォトリソグラフィ、又はホログラフ露光、又はX線リソグラフィ、又は電子ビームリソグラフィ、又はナノインプリンティングを使用してもよい。次いで、露光されたパターンを湿式化学又は乾式エッチングステップによって基板に転写してもよい。特に、Siウエハのパターン化については、当業者には周知である。溝120は、例えば、深堀り反応性イオンエッチングDeepReactiveIonEtching:DRIEにより、何ミクロンもの深さhにまでエッチングしてもよい例えば、Laermer他の米国特許第5,501,893号明細書に記述されているBoschプロセスを参照されたい。この開示内容は、本引用により、そのすべてが本明細書に包含される。使用されるリソグラフィ及びエッチングプロセスに応じて、隆起領域110のサイズwは、例えば、100nmなどのサブミクロンの規模から、例えば、10μmなどの何マイクロメートルもの規模まで、変化してもよい。いくつかの用途においては、隆起領域110のサイズwは、例えば、最大で100μm、或いは、場合によっては、500μmなどのように、更に大きくなるように選択してもよい。溝120の幅dは、例えば、2~5μmなどのように、同様に、数十ナノメートルから数マイクロメートルまで、変化してもよい。エッチングの深さhは、1マイクロメートル未満から数マイクロメートルまで、或いは、場合によっては、例えば、20μmなどのように、何マイクロメートルものものにまで変化してもよい。アスペクト比h/wを、1に等しいか又は場合によってはこれを上回るものに維持することが推奨され、本実施形態の好適な一態様においては、例えば、10などのように、1を格段に上回っている。実施形態の別の態様が図1bに示されている。ここでは、隆起した基板領域130は、平らである代わりに、ファセットを形成してもよい。垂直の溝120は、高さh1を有してもよく、且つ、ファセットは、高さh2だけ延在してもよい。表面のファセット130は、当業者には周知のエッチング及び/又は堆積法によって形成してもよい。隆起した基板領域130は、成長の際のエピタキシャルパッチのエッジに向かう転位の偏向のために有利であろう図3をも参照されたい。次に、図2を参照すれば、プロセスシーケンス200は、基板をパターン化するステップ210と、例えば、任意選択の表面パッシベーションのステップを含む当業者には周知の方法によってパターン化基板をイクスサイチュウexsitu洗浄するステップ220と、基板をエピタキシャル反応炉に装入するステップ230と、任意選択のインサイチュウ洗浄ステップを実行するステップ240と、を含んでもよい。この洗浄ステップ240は、物理吸着された炭化水素分子及び湿気を除去するように設計された熱アニーリングステップ又は水素ガスの流れが存在する状態におけるアニーリング、或いは、UHVにおける薄い表面酸化物の熱脱離などの当業者に周知の任意の数のサブステップから構成してもよい。次いで、第1エピタキシステップ250のニーズに従って清浄な基板の温度を調節するが、第1エピタキシステップ250は、基板材料自体などの格子整合材料の、又は格子不整合材料の、又は熱不整合材料のエピタキシャル成長から構成してもよく、これには、任意選択のアニーリングステップ260が後続する。次いで、格子不整合及び/又は熱不整合材料の第2エピタキシステップ250のニーズに従って基板温度を再調節してもよい。使用されるエピタキシャル成長法及びプロセスパラメータに応じて、エピタキシステップ250においては、垂直方向の成長レートを横方向の成長レートを上回るように選択してもよい。本実施形態の好適な一態様においては、垂直方向の成長レートは、例えば、10倍だけ大きいか、或いは、場合によっては、これを上回るものなどのように、横方向の成長レートよりも格段に大きくなるように選択してもよい。図3aに示されているように、半導体材料の大部分を隆起した基板領域110、310の上部に表面326を有する隔離されたパッチ330の形態において堆積させてもよい。又、前述のトレンチが、非常に狭くなるように選択されていない限り、或いは、以前のエピタキシステップにおいて既に狭小化されていない限り、材料の一部を、トレンチ120、320の底部上に、且つ、更に少ない程度に、トレンチ120、320の側壁350上に、堆積させてもよい。換言すれば、本発明によれば、プロセスシーケンス200は、厚いエピタキシャル層の場合にも、従来技術において予想可能なものとは非常に異なる層構造をもたらすことになろう。連続薄膜への合着の代わりに、ステップ250において成長する層は、隆起部110上にエピタキシャル成長した隔離されたパッチから構成されることになる。成長の進展に伴ってピラーとなる隔離されたエピタキシャルパッチ330は、図3bにおいて観察されるように、転位構造に対して顕著な影響を有することになろう。ここでは、界面プレーンに対して傾斜した滑りプレーン内に位置する転位370は、滑り運動が存在しない状態においても、側壁351に到達することになり、その理由は、このような滑りプレーンは、いずれも、成長の際に、遅かれ早かれ、側壁を通過するためである。隔離されたエピタキシャルパッチ330の表面326が傾斜したファセット360、361、362を成長の際に有する場合には、垂直方向の不動転位ライン380が、傾斜したフェセット361、362、360と相互作用することにより、転移ライン381内に更に偏向され、これにより、側壁351に向かって延在することになる。ファセットの形成は、水平方向の上部ファセット331、332が成長の際に収縮する一方で傾斜したファセット361、362が膨張するようにエピタキシャル成長ステップ250におけるプロセス条件を選択することにより、実現してもよい。これには、例えば、表面拡散長を増大させ、これにより、例えば、安定したファセットの成長を促進するために、エピタキシャル成長ステップ250において、低い堆積レートと、高い基板温度と、が必要となろう。十分な高さのエピタキシャルピラーが実現されたら、基板パターン110の幅wに応じて、すべての垂直方向の不動転位ライン380は、傾斜したライン381内に成功裏に偏向されており、これにより、側壁351まで延在している。図3cに示されているように、エピタキシャル成長ステップ250の処理条件は、この時点において、再度、傾斜したファセット360を犠牲にして、水平方向の上部ファセット326の膨張を促進するように、変更してもよい。従って、すべての貫通転位370、381は、基本的に水平方向の上部表面360に伴う更なる処理を促進するために、傾斜したファセット360のサイズが満足できるように低減される時点までに、側壁351に到達しているであろう。従って、ファセット形成された及び平坦なピラーの成長の間においてプロセス条件250及び260を交互にスワップすることにより、すべての転位ラインをそれらが害を及ぼさない側壁351において終端させつつ、最終的な構造の形態を広い範囲にわたってチューニングしてもよい。又、成長ステップ250には、任意選択のアニーリングステップ260が後続してもよく、このアニーリングステップにおいては、成長した層の転位構造は、例えば、領域110、351のエッジまで移動するショックレー部分貫通転位により、変化してもよい。ステップ250及び260は、例えば、層パッチ330が隔離された状態に留まるような状態を選択しつつ、所与の半導体材料の厚さを増大させるために、或いは、相互に上下に異なる材料の積層体を形成するために、複数回にわたって反復してもよい。本実施形態の別の態様においては、隆起した基板領域110は、完全な傾斜ファセット360の形成のために過大なものであってもよい。転位380は、プロセスシーケンス200のエピタキシャル成長ステップ250の適切な選択肢により、水平方向の平らなエリア326から依然として除去されよう。このような選択肢は、周知の組成勾配の概念を含むであろう例えば、Brasen他の米国特許第5,221,413号明細書を参照されたい。この開示内容は、本引用により、そのすべてが本明細書に包含される。小さな勾配率の場合には、不整合基板の上部において成長する勾配を有する層は、有効性の低い格子不整合の系に対応しており、且つ、垂直方向の転位360の形成は予想されない。一方、隆起した基板領域110、310の寸法が、約10μmを上回らないように選択される限り、エピタキシャルパッチ330の側壁への転位滑りは、非常に効率的に発生するものと予想される例えば、Hammond他、AppliedPhysicsLetters71、25171997を参照されたい。この開示内容は、本引用により、そのすべてが本明細書に包含される。勾配率は、連続した勾配を有する層の場合には、転位滑りを促進するためには、例えば、10/μmなどのように、小さく維持しなければならないが、これは、ミクロンのサイズ又は更に小さなサイズの構造の場合には、もはや必要ではない。従って、本発明によれば、隆起した基板領域110、310のサイズに応じて、勾配率を、100/μmにまで、或いは、場合によっては、200/μmにまで、増大させることができる。従って、隔離されたエピタキシャルパッチ330は、これらのパッチが勾配を有する層を内蔵する場合にも、例えば、0.5μmのような低い高さ312を有するように、薄くなるように選択することができる。任意選択の組成勾配の使用は、無視可能ではない濃度範囲において混和可能な合金を形成する任意の材料系に使用してもよい。このような例は、SiGe、InGaAs、HgCdTe、PbTeSe、InGaN、並びに、電気的用途、電気光学的用途、及び更なる用途に好適な任意のその他のものであってよい。最終的な層積層体の完成の後に、基板を、冷却し、且つ、ステップ270において、エピタキシ反応炉から取り出してもよい。用途に応じて、装置製造ステップ280が後続してもよく、これは、一般的には、この場合にも、当業者には既知の多数のサブステップから構成される。ステップ280の完了の後に、更なるパターン化ステップ210を伴う又は伴わないシーケンス全体の反復を含むプロセスシーケンス200の多数の変形を適用してもよいことを理解されたい。エピタキシャル成長ステップ250においては、分子ビームエピタキシMBE、化学蒸着CVD、金属-有機化学蒸着MOCVD、又はマグネトロンスパッタリングエピタキシ例えば、vonkanel他の国際特許出願公開第96/04677号パンフレットを参照されたい。この開示内容は、本引用により、そのすべてが本明細書に包含される、又は低エネルギープラズマ強化化学蒸着LEPECVD例えば、vonKanelの米国特許第7,115,895号明細書を参照されたい。この開示内容は、本引用により、そのすべてが本明細書に包含される、又は低エネルギープラズマ強化気相エピタキシLEPEVPE例えば、vonKanelの国際特許出願公開第2006/097804号パンフレットを参照されたい。この開示内容は、本引用により、そのすべてが本明細書に包含されるなどの当業者には既知の方法のうちの任意のものを使用してもよい。次に図4を参照すれば、第2の実施形態の一態様が示されており、この場合には、基板400内にエッチングされたトレンチ420、430は、等しくない幅d1及びd2を有してもよく、この場合に、例えば、d2は、d1を上回っている。これは、基板パターン化ステップ210において規定されるリソグラフィ構造の対応する形状サイズを選択することにより、実現してもよい。当業者には周知のように、トレンチ420、430の等しくない幅は、反応性イオンエッチング又は化学エッチングステップにおいて等しくない深さh1及びh2をもたらすことになろう。従って、図5において観察されるように、隆起した基板形状410、510は、幅広のトレンチ430、530が開放した状態に留まっている状態において、狭いトレンチ420、520の上方に、側壁576を有するマージされた構造570から構成されたエピタキシャル領域をもたらすことになろう。狭いトレンチ420、520の底部540上には、エピタキシャル成長ステップ250及び任意選択のアニーリングステップ260において、幅広のトレンチ430、530の底部580よりも少ない又は無視可能な材料が堆積されるであろう。同様に、狭いトレンチの側壁550も、エピタキシャル成長ステップ250及び任意選択のアニーリングステップ260において、幅広のトレンチ430、530の側壁560よりも少ない又は無視可能な材料を受け取ることになろう。マージされた構造570は、垂直及び水平方向の成長速度間の比率を低減するために、当業者には周知のエピタキシャル成長ステップ250及び任意選択のアニーリングステップ260において、堆積レートを低減すると共に基板温度を増大させることによって表面拡散長を増大させるなどの条件を選択することにより、狭いトレンチ420、520の上方に形成してもよい。エピタキシャル構造570のサイズ514は、幅広のトレンチ430、530の間の間隔を選択することにより、任意に選択してもよい。但し、室温への冷却の際の又は任意の熱サイクルにおける層の亀裂とウエハの反りを回避するために、このサイズを熱膨張係数の不整合と堆積物の厚さ512に従って選択することが推奨される。本実施形態の一態様においては、処理シーケンス200の処理ステップ250、260は、狭いトレンチ420、520の上方においてマージされた構造570内に空洞590の形成が促進されるように、選択してもよい。空洞590の存在は、マージされた構造570内の熱応力を除去する1つの方法であってよく、或いは、アイランドのマージの際に転位密度を低下させる1つの手段であってよい。本実施形態のその他の態様においては、隆起した基板領域の多数の異なる形状及びサイズと共に、2つを上回る数の異なるトレンチ幅と、幅広の又は狭いトレンチの間の複数の間隔と、を選択してもよいことを理解されたい。次に図6を参照すれば、基板パターン600を有する第3の実施形態が示されており、この場合に、トレンチ120、320、420、430、520、530、630の側壁350、550、560、650及び底部340、540、580、640は、誘電体層630によって被覆されている。隆起領域110、410、610上には、以前と同様に、清浄な基板が露出している。これは、当業者には周知のプロセスによって実現してもよい。パターン化された基板を、例えば、誘電体層630により、被覆してもよい。その後に、この誘電体層を、例えば、この誘電体層がエッチングされている際に、保護層により、トレンチ120、320、420、430、520、530、620の底部340、540、580、640及び側壁350、550、560、650を保護することにより、隆起領域110、410、610から除去してもよい。誘電体層630は、例えば、パターン化Si基板上に形成された熱酸化物であってもよい。層630は、エピタキシャル成長ステップ250において選択的なエピタキシプロセスを選択することにより、有利に使用してもよい。従って、成長ステップ250において選択的なエピタキシプロセスを使用することにより、トレンチ120、320、420、430、520、530、620の幅とは無関係に、側壁350、550、560、650がカバーされることを妨げてもよい。但し、この単純な基板パターン600は、使用してもよい任意に異なる基板パターンのうちの一例であることを理解されたい。更には、トレンチ120、320、420、430、520、530、620の被覆された側壁及び底部を有する基板パターン600を誘電体被覆630が施されていないパターン化基板の領域と組み合わせてもよい。次に図7a~図7dを参照すれば、基板パターンの変形の例を示す様々な実施形態が示されている。当業者は、処理シーケンス200のステップ250、260の実行の後に転位がなく且つ亀裂のないエピタキシャル領域をもたらす多数の更なる可能なパターンが存在することを理解するであろう。図7aにおいては、隆起した基板領域710は、形状が矩形である。矩形の長辺714は、例えば、表面垂線surfacenormal<001>を有する立方体基板の場合に<110>又は<100>に沿うなどのように、基板の対称性の方向に沿って方向付けしてもよい。向き<100>は、処理シーケンス200のステップ250、260の実行の際に、隔離されたパッチ330のエッジへの転位滑りを、或いは、単純に成長の際の転移ラインの延長を、促進するであろう。トレンチ720の深さhと矩形の隆起領域710の短辺718の間のアスペクト比h/w1は、1を上回るように、本実施形態の好適な態様においては、例えば、10などのように、1を格段に上回るように、維持することが推奨される。これにより、処理シーケンス200のステップ250、260の実行の際の短辺718の方向に沿ったミスフィット応力の緩和に対する弾性寄与度が向上することになろう。次に図7bを参照すれば、基板パターンが示されており、この場合には、隆起領域710、730、740は、異なるサイズ及び形状を有する。処理シーケンス200のステップ250、260の実行の後に隆起した基板領域710、730、740上に形成されるエピタキシャル層が連続薄膜を形成しないように、トレンチ720、722、724、726の幅を選択してもよい。次に図7cを参照すれば、隆起した基板領域750が正方形の形状を有することは必須ではないことが観察されよう。一例として、領域750は、形状が円形になるように示されている。処理シーケンス200のステップ250、260の実行の後に隆起した基板領域750上に形成されるエピタキシャル層が連続薄膜を形成しないようにトレンチ720が設計される限り、多数の更なる形状が可能である。次に図7dを参照すれば、間に堆積した層に亀裂が生じることを防止するために、隆起した基板領域710、730、740、750、760が過大に離隔している一実施形態が示されている。従って、基板領域710、730、740、750、760を取り囲むトレンチ780の外側の領域を誘電体層790によって被覆してもよい。同様に、トレンチ780の底部及び側壁を誘電体層によって被覆してもよい。誘電体被覆790は、例えば、パターン化Si基板上に形成された熱酸化物であってもよい。選択的なエピタキシプロセスを処理シーケンス200のステップ250において使用する場合には、半導体材料が誘電体領域790上において成長することが妨げられよう。次に図7eを参照すれば、基板のパターン化が、トレンチ120、320、420、430、520、530、620、720、722、724、726、780のまっすぐな側壁をもたらすことが必須ではないことが観察されよう。実際に、いくつかの理由から、アンダーエッチングされたトレンチの形成は非常に有利であろう。第1に、アンダーエッチングは、垂直方向の側壁によって規定される等しくサイズ設定された領域710と比べて、隆起領域710の下方の基板柱状体の幅を低減する。従って、基板の弾性緩和が改善されることになり、且つ、従って、ミスフィット転位の密度がある程度低下することになろう。第2に、トレンチが非常に狭くなるように選択された場合にも、且つ、誘電体層630が存在せず、且つ、エピタキシャル成長ステップ250の際の選択的エリアエピタキシが存在しない場合にも、十分なアンダーエッチングのために、側壁カバレージを大幅に低減してもよく、或いは、場合によっては、これを完全に除去してもよい。これは、隆起した基板形状110、310、410、510、610、710、730、740、750、760の電気特性が処理シーケンス200のステップ250、250の実行の際の側壁上における材料の堆積によって変化するすべての用途において有利であろう。図7a~図7eは、本発明による基板パターンの例に過ぎないことを理解されたい。基板パターンは、これらのパターンの組合せであってもよく、且つ、例えば、上部における隔離されたパッチのエピタキシャル成長に好適なトレンチによって分離された隆起領域110、310、410、510、610、710、730、740、750、760を含んでいる限り、面心正方形又は六角形の対称性などの異なる任意の形状及び対称性のパターンであってもよい。実施例基板のパターン化次に図8a~図8cを参照すれば、パターン化された基板の走査電子顕微鏡法ScanningElectronMicroscopy:SEM画像800が斜視図a並びに平面図b及びcにおいて観察されよう。ここでは、基板は、標準的なフォトリソグラフィと、Siピラー810の側壁上の波状の形状をもたらすBoschプロセスと、によってパターン化されたSi001ウエハである。図8aにおいては、ピラー810は、幅が約1.8μmであり、トレンチ812の幅は、約2.2μmである。図8bの平面SEM画像は、狭いトレンチ830の場合に約1.7μmの、そして、幅広のトレンチ840の場合には、2.9μmの幅を有する2つの異なる種類のトレンチを示しており、ピラー820は、幅が約1.3μmである。幅広のトレンチ840は、深さが約8μmであり、且つ、狭いトレンチ830は、わずかに小さい。図8cは、異なるサイズ及び距離を有する隆起した基板領域850、860、870、及び880から構成されたパターンのその他の例A1、B1、C1、及びD2を示している。サイズがサブミクロンから数十ミクロンまでの範囲の隆起した形状を有すると共に同様の範囲のトレンチ幅の変動を有する多数の更なる基板パターンを調査した。パターン化された基板上におけるエピタキシ1隔離された形状:アイランド及び尾根部の例次に図9a~図9eを参照すれば、パターン化Si001基板のSEM画像900が示されており、この基板上に、処理シーケンス200のステップ250及び260を使用することにより、様々なエピタキシャル層を成長させた。図9aは、約8μmの高さに成長させた純粋なSi、Si06Ge04合金、及び純粋なGeのピラー915の斜視図である。Ge/Siヘテロエピタキシの分野において研究している者には周知のように、純粋なSiと純粋なGeの間の格子不整合は、室温において約4.2である。熱膨張係数の不整合は、更に大きく、室温において約125にもなる。従って、大きなTDD密度を特徴とすることに加えて、数マイクロメートルの厚さを上回る連続したGe層は、亀裂が生じると共に大きな層の反りを誘発する特性を有する。但し、図9aの画像は、横方向との関係において垂直方向の成長を促進するように処理条件250及びトレンチ812、830、840の幅が選択された際には、Siピラー上に成長した隣接するSi、SiGe、及びGe領域915が接触しないことを示している。対照的に、処理条件250は、所与の基板温度及び堆積レートにおいて、Si、SiGe、及びGeについて異なる表面拡散長を考慮することにより、選択した。この結果、隣接するピラー915の間の間隔910は、すべての3つの材料について、略同一である。図面によれば、この例においては、Siピラーのアンダーエッチングは、ほとんど存在していない。従って、成長の開始時点において大部分が発生するSiトレンチの底部912における多少の堆積に加えて、少量の側壁堆積920を観察することができる。図9bは、基板の<1-10>方向に沿って方向付けされたGe尾根部960を通じた断面の斜視SEM図である。この場合にも、隣接する尾根部960が狭いトレンチ968によって分離された状態に留まるように、プロセスステップ250の条件を選択した。この場合にも、成長の開始時点において大部分が発生するSiトレンチの底部966における多少の堆積に加えて、少量の側壁堆積962を観察することができる。Ge尾根部の水平方向の上部ファセット970は、001ファセットであり、傾斜したファセット980は、{113}ファセットであることに留意されたい。高分解能のX線回折計測によれば図14をも参照されたい、図9a及び図9bに示されているピラー及び尾根部は、完全に緩和されている。従って、例えば、純粋なGe構造をGaAsの成長用のテンプレートして使用することができる。図9cは、図9bにおけるものと同様に、GaAsをGe尾根部上に成長させた一例を示している。Ge自体と同様に、GaAsの尾根部は、ファセットされ、上部の001ファセット990と、傾斜したファセット991を有する。図示の例においては、表面拡散長が最適化されておらず、その結果、トレンチ992が略閉鎖していることに留意されたい。図9dは、パターン化Si001基板の一例であり、この場合には、選択的なGe成長の前に、側壁650、810、830、840を酸化させている。この結果、Geの堆積994は、Siピラーの上部においてのみ発生しており、トレンチの側壁996及び底部998上においては、材料の核生成が行われていない。図9eは、Ge尾根部960のシミュレーションと、その断面の対応するSEM画像と、を最終的に示している。この場合には、Si尾根部964及びトレンチ965は、幅が約2μmであり、且つ、高さが8μmである。シミュレーションによれば、図9a、図9b、及び図9eにおいて可視状態にある自己アライメントされた垂直方向の成長は、非常に一般的であり、且つ、2つの主要因の組合せの結果として得られている。第1の要因は、エピタキシャル構造915、960の表面に沿った短い拡散長100~200ナノメートル程度であり、いずれにしても、代表的なファセットサイズよりも小さいに関する運動学的なものであり、これにより、少なくとも結晶質内蔵crystallineincorporationのためのプロトタイプ時間内における1つのファセットから別のファセットへの堆積された材料の移動が防止される。この枠組みにおいては、ファセットは、到来フラックスincomingflux及び結晶質内蔵の速度によって決定されるレートにおいて略独立的に成長する。第2の要因は、特異な種類のパターン化、即ち、隆起した基板領域による到来フラックスの相互幾何学的遮蔽に関係するものであり、これにより、ピラー915及び尾根部960の側壁及びトレンチの底部912、966に対する反応物の供給が、上部ファセット914、970、980、990に提供される反応物の供給との関係において、大幅に50から約0.1に低減される。当業者には周知のように、互いに近づいた際に次第に小さくなるフラックスを受け取るピラー915及び尾根部960の側壁は、最終的に横方向における成長を停止し、これにより、その代わりに、ほとんど垂直方向においてのみ膨張する。シミュレーションによれば、図9において可視状態にある横方向よりも垂直方向における成長の優越には、プロセスシーケンス200のステップ250、260における堆積レートと基板温度の慎重なバランスが必要であり、これにより、表面拡散長が十分に小さくなることが保証される。これは、例えば、LEPECVDなどのプラズマ強化CVDプロセスにおいて大きな堆積レートを使用することにより、実現してもよい。図9a、図9b、及び図9eの実験結果は、約4nm/sの成長レートにおけるこのようなプロセスによって得られたものである。或いは、この代わりに、熱CVDプロセスにおいては、相対的に小さな堆積レートにおいて小さな拡散長を保証するために、好ましくは、低基板温度において分解するプレカーサを使用する必要がある。図9dに示されている選択的なGe堆積は、このような方法により、実現されたものであり、500°C未満の基板温度において既に適切な分解が発生している。成長は、2ステッププロセスにおいて実行しており、この場合に、まずは、薄いテンプレートを約4nm/分という非常に小さなレートにおいて330°Cにおいて形成し、その後に、25nm/分のレートにおいて、500°Cにおいて主堆積を実行した。表面拡散定数は、アニオン及びカチオン供給間の比率によっても左右されるため、化合物半導体の成長の場合には、更なる自由度が働くことになる。図9cに示されているGaAsの例は、520°Cの表面温度において固体源MBEによって得られたものであり、ヒ素は、クラッカセルから供給され、ガリウムは、通常の元素の形態であった。この場合には、堆積レートは、0.1nm/sという非常に小さなレベルになるように選択され、且つ、表面拡散長は、約1:20という低いIII/V比率を選択することにより、小さく維持した。従って、実験及びシミュレーションは、いずれも、プロセスシーケンス200のステップ250、260の慎重な選択肢により、隆起した基板領域110、310、410、510、610、710、730、740、750、760の上部における隔離されたエピタキシャル構造の成長を多数の異なる堆積プロセスによって実現してもよいことを示している。次に図10a~図10cを参照すれば、パターン化されたSi001基板上に成長させたGeの欠陥分析の結果1000が観察されよう。図10a及びbは、異なるファセット構造を特徴とするGeのピラーを通じた断面において得られた暗視野走査透過電子顕微鏡法ScanningTransmissionElectronMicroscopy:STEMの画像である。図10aの上部ファセット1016は、Siピラー1010の表面1011に対して平行な001ファセットである。この場合にも、個々のGeピラーの間の有限の間隙1018を保証するように、プロセスシーケンス200のステップ250の条件を選択した。隆起した基板形状1010の垂直方向の側壁と非選択的成長の使用に起因し、Siトレンチの側壁1012及び底部1014上には、有限なカバレージが発生している。図10aは、貫通転位1020が、側壁1012上の堆積と、Siピラー1010の上部1011の近傍と、にほとんど閉じ込められていることを示している。実際に、大部分のTDDは、Ge/Si001の界面から約1ミクロンの距離内においてGeアイランドのエッジに移動している。但し、Geピラーの上部にまで延在する1つのまっすぐな転位1024を観察することができる。この転位は、表面ファセット1016との関係において直角を形成しているため、偏向されない。図10bに示されている傾斜ファセット1040を有するGeピラーの上部に延在する転位は、まったく観察されなかった。但し、当業者には周知のように、断面TEM分析は、転位密度の定量分析に適してはいない。従って、パターン化基板表面上に成長させた不整合層のTEM研究を欠陥エッチング及びエッチピットカウント処理によって補完した。図10cは、その上部にGe層を図10bのものに類似した方式により、即ち、完全にファセット形成されたピラーの成長をもたらす条件において、エピタキシャル成長させたパターン化された及び平らな基板領域1070の間の境界のSEM画像を示している。このSEM画像は、標準的な欠陥エッチング手順の後に撮影したものである。この画像は、パターン化されていない基板領域においてのみエッチピット1080を示しており、ピラー上部の傾斜ファセット1050及び境界におけるファセット1060には、エッチピットを示していない。従って、本発明者らは、図3bに示されているように、十分に大きなアスペクト比を有する構造の場合には、表面ファセットによる転位の偏向メカニズムは、非常に有効であると結論付けてもよいであろう。2マージmerge:結合されたGeピラーまず、図11a及び図11bを参照すれば、パターン化されたSi001上における独立した及びマージされたGeピラー1100の欠陥構造の比較が観察されよう。図11a及び図11bは、独立したGeピラーa及びマージされたピラーbを通じて取得された断面の明視野TEM画像である。図11aにおいては、転位1110を観察することが可能であり、これらは、ピラーの成長の際に傾斜したファセットと相互作用することによって偏向されている。この場合にも、転位1110は、基板ピラーの上部に近接した領域に閉じ込められている。興味深いことに、Geの成長フロントがピラーの溶解プロセスにおいて互いに遭遇したに違いないSiピラーの間の間隙内に位置する図11bの領域1120が示しているように、ピラーのマージの際には、追加の転位が形成されていないようである。次に図12a~図12bを参照すれば、ピラーのマージの際の転位のわずかな生成が画像1200を介して示されており、これにより、その理由を推定することができる。図12aは、パターン化Si001基板上に約8μmの厚さに成長させたエピタキシャルGe層の斜視図におけるSEM画像である。この場合の基板のパターン化は、図8bに表示されている例に類似しており、幅広のトレンチ840によって分離された近接して離隔したピラー820の10×10のブロックから構成されている。図12aによれば、狭いトレンチ1220によって分離された近接して離隔したピラーのブロックは、マージしており、幅広のトレンチ1230は、開放した状態に留まっている。図12bにおいて、類似の構造の平面SEM画像が観察されよう。表面拡散長が変更されるようにプロセスシーケンスのステップ250、260における基板温度をチューニングすることにより、実際に、マージされたピラーの間に開口部1210、1250を生成することが可能であった。従って、適切な幅のトレンチによって分離された選択されたピラーの溶解にも拘わらず、隔離されたピラーの場合と同様に転位が逃避してもよい表面開口部を明確な場所に生成することが可能であろう。この例によれば、且つ、先程概説した第2の実施形態によれば、水平方向との関係において垂直方向の成長レートを低減するために、トレンチ420、430、830、840の幅及び幅広のトレンチ430、840の間隔を規定することにより、且つ、処理シーケンス200のステップ250、260の実行の際の適切な条件を選択することにより、連続したエピタキシャル領域のサイズを選択してもよい。図12bのマージされたピラーの各正方形は、長さが約30μmであり、且つ、それぞれ、100本の溶解したGeピラーから構成されている。又、狭いトレンチ1220の上方に形成される空洞1210も、先程の第2実施形態において概説したように、熱応力の除去に有用であろう。3非常に厚い構造、亀裂の欠如次に図13a~図13cを参照すれば、SEM画像1300が示されている。図13aのSEM画像から、ピラーの形態においてパターン化されたSi001基板上に成長したGeアイランドの背の高さが約25μmである一例が観察されよう。隣接するGeアイランドの間に小さな間隙1310を残すことによってそれらのマージを回避するように、処理シーケンス200のステップ250、260における条件を選択した。図13bのSEM画像は、Si001基板内にエッチングされると共に<110>方向に沿って方向付けされた尾根部1320上に成長させた背の高さが約30μmのGe尾根部1330の一例を示している。処理シーケンス200のステップ250、260により、十分に短い表面拡散長と、横方向に対する垂直方向の成長速度の大きな比率と、が保証されている際には、間隙1310、1340を、例えば、50nmなどの非常に狭い値にチューニングすることができる。図13aのGeアイランドは、HRXRDによって示されているように、この場合にも、完全に応力を有していない。対照的に、図13bの平面SEM画像内において可視状態にあるパターン化領域1370の外側のエリア1350内には、成長温度からの冷却の際に、熱応力が生成される。この結果、非パターン化領域1350は、亀裂1360を形成する傾向を有し、パターン化領域1370内には、亀裂は形成されない。更には、亀裂の伝播がパターン化領域1370によって妨げられることが観察される。従って、本発明によれば、大きな連続領域の形成を妨げるようにプロセスシーケンス200のステップ250及び260を選択している限り、適切な基板パターン100、400、600、700上に成長させることにより、ほとんど任意の厚さを有する格子及び熱不整合半導体構造を組み合わせることが可能であろう。4完璧な基板材料との比較次に図14a~図14dを参照すれば、パターン化されたSi001基板上に成長させたGeピラー1410において、パターン化されていないSi001基板上に成長させた連続Ge層1420において、並びに、最後にGe001ウエハ1426において、得られたX線データ1400の比較が観察されよう。図14aは、それぞれ、30μmの高さのGeピラー1410と連続した8μmの厚さのGe層1420のSEM画像を示している。図13bには、Si基板1402、1404からの対称的な004反射の周りにおけるX線逆格子空間マップReciprocalSpaceMap:RSMと、Geピラー1410及び層1420からの対応する004反射と、が示されている。Ge004反射1410、1420の領域内におけるRSMの拡大された画像が図14dに示されている。図14cは、Qzに沿ったGe004反射の領域内におけるX線走査の比較を示している。曲線1410は、図9aのGeピラー1410上において得られた計測値を示しており、曲線1420は、図9aの連続したGe層1420上において得られた計測値を示しており、且つ、曲線1426は、バルクGeウエハ上において得られた対応する結果を示している。曲線1410は、鋭いピーク1426を示しており、その位置及び半値幅は、完璧なGeウエハ1426のものと同一であり、これにより、Geピラー1410は、完全に緩和されており、且つ、優れた結晶品質を有することが証明されている。曲線1410は、トレンチ1411内に存在する引っ張りによって歪んだGeから生じる大きなQz値1424における第2の極大値を有する。連続した層1420の場合には、極大値は、更に大きなQzにおいて発生しており、これから、約0.15の引っ張り歪を推定することができる。厚いGe薄膜の場合の亀裂とウエハの曲がりをもたらすものは、この熱によって誘発される引っ張り歪である。5組成勾配及びパターン化された成長次に図15a~図15bを参照すれば、隆起した基板領域110、310、410、510、610、710、730、740、750、760上におけるエピタキシャル成長を組成勾配法と組み合わせた一例が画像1500を介して観察されよう。この場合には、Si1xGex合金に対して約10/μmのレートで純粋なSiから純粋なGeまでの勾配を付与している。図15aは、平らなSi001基板領域とサイズが15×15μmの正方形を有するパターン化された領域の間の境界を示している。このサイズの隆起した基板領域上に成長した隔離したエピタキシャル構造は、傾斜ファセット1520によって境界が定められた水平方向のファセット1510を特徴としている。平らな基板領域の表面は、転位の群1530によって形成された顕著なクロスハッチングを示しており、パターン化された部分内には、転位の群1530はほとんど観察されないであろう。図15bによれば、9×9μmという更に小さな形状サイズを有するパターン化領域は、水平方向のファセット1540上において可視状態のクロスハッチングを全く示していない。これは、隆起した基板領域110、310、410、510、610、710、730、740、750、760のサイズが何ミクロンもある際におけるエピタキシャルパッチ330の側壁に対する有効な転位滑りを示している。有効なミスフィットが常に小さいため、勾配を有する構造内においては、不動転位380の形成は予想されない。従って、組成勾配を使用している際には、傾斜ファセット360が存在しない状態において転位の偏向が発生できない際にも、十分な高さを有するエピタキシャルパッチ330は、転位のない状態に留まることになろう。用途上述のように、本発明の好適な用途は、別の材料のパターン化基板上になんらかの材料の半導体層をエピタキシャル成長させることにあり、この場合に、成長した層の材料は、一般に、基板に対して価値を付与する。これは、例えば、安価な冶金学的グレードのシリコンから製造された基板を選択し、その上部に、例えば、図9aに示されているピラーの形態において高純度の非常に完璧なSiを成長させることにより、実行してもよい。先程検討した基板/層材料のいずれかを組み合わせることにより、実質的な高価な材料の基板を形成してもよい。多くの場合に、自明の選択肢は、好ましくはGaAsやInpなどのなんらかの高価な半導体によって被覆された大寸法を有するシリコン基板となろう。従って、このようなすべての用途の製品は、後続の任意の種類の装置を製造するための開始点としての実質的な基板となろう。次に図16を参照すれば、一般的な装置1680の製造のための概略プロセスシーケンス1600が観察されよう。ステップ1602において、基板1605を処理シーケンス200のプロセスステップ210に従ってパターン化し、これにより、互いに、且つ、取り囲んでいるエリア1611から、トレンチ1620によって分離された少なくとも1つの隆起した基板領域1610を規定する。基板1605は、例えば、Siウエハ又はSOIウエハであるか、或いは、SiCウエハであってよく、これは、隆起した基板領域1610の下方における注入ステップ1615を含むいくつかの任意選択のCMOS加工ステップを経たものであってもよい。誘電体層1614によってCMOS回路1612を保護することが推奨されよう。或いは、この代わりに、基板1605は、例えば、任意選択により、パターン化ステップ1602の前に、任意のその他の方法によって前処理されたSi、SOI、GeOI、SiC、GaAs、InP、又はサファイアウエハであってもよい。プロセスステップ1604において、プロセスシーケンス200のステップ220~270を適用してもよく、これにより、エピタキシャル層積層体1630が基板1605の露出した隆起領域1610上に形成される。基板1605が加工済みのCMOSウエハである場合には、プロセスステップ1604及びすべての後続のステップは、CMOSバックエンドプロセスのための要件を充足するように選択してもよい。プロセスシーケンス200のプロセスステップ280は、いくつかのサブステップから構成してもよい。サブステップ1606は、充填材料1650によってトレンチ1620を充填するステップから構成してもよく、この充填材料は、例えば、ポリマー又は無機誘電体であってもよい。この後に、プロセスステップ1608の前に、平坦な表面を生成するために、任意選択の化学機械的研磨ステップを実行してもよい。プロセスステップ1608は、接点1660がエピタキシャル層積層体1630上に形成される金属被覆ステップを含んでもよい。一般的な装置1680の製造は、例えば、任意選択の埋め込まれた領域1615を接触させるステップなどの更なるサブステップを含んでもよい。パターン化基板100、400、600、700の種類とプロセスシーケンス200のステップ250、260において形成されるエピタキシャル層積層体の種類に応じて、いまや、例えば、CMOSチップ上にモノリシックに集積された格子不整合層積層体から製造された導波路、変調器、検出器、及び放射器から構成されたフォトニック回路を包含するように、一般的な装置1680を適用してもよい。又、一般的な装置1680は、例えば、CMOSチップ上においてモノリシックに集積された格子不整合層積層体から製造された電子回路を含んでもよい。又、一般的な装置1680は、例えば、赤外線撮像検出器及びX線ピクセル検出器などのCMOSチップ上においてモノリシックに集積された撮像検出器アレイを含んでもよく、この場合には、例えば、すべての単一のピクセル1610がCMOS回路1612によって読み取られることになろう。又、一般的な装置1680は、多重接合太陽電池の配列であってもよい。一般的な装置1680は、単一結晶基板ウエハ上にモノリシックに集積された格子不整合層積層体から製造された光電子、マイクロ電子、及びフォトニック装置の任意のその他の組合せであってもよい。次に図17を参照すれば、一般的な装置1704の代替製造手順1700の概要が観察されよう。ここでは、パターン化されたウエハ1705にプロセスシーケンス200のプロセスステップ220~270を適用し、これにより、隆起した基板領域1710上に不整合エピタキシャル材料積層体1730を成長させてもよい。次いで、ウエハ1705を反転させ、且つ、低温ウエハ接合プロセスにおいて、CMOS加工済みのウエハ1740に対して接合させてもよい。ウエハ1740は、層積層体1730に接触する接触パッド1740を含んでもよい。CMOSウエハ1740は、表面1744上に、又は表面1746上に、或いは、これら両方の表面1744及び1746上に製造されたCMOS回路を含んでもよい。この方式の変形例においては、ウエハ1705に対してのみならず、ウエハ1740上にも、パターン化を適用してもよい。次いで、プロセスシーケンス200のプロセスステップ220~270において、ウエハ1704の隆起した基板1710領域上に成長させた不整合エピタキシャル材料積層体1730に、例えば、pドーピングを行ってもよい。逆に、ウエハ1740上に成長させた対応する不整合エピタキシャル材料積層体にnドーピングを行ってもよく、この逆も又同様である。特定のnドーピング及びpドーピングが行われた領域を電気的接触状態とするために、反転及び接合プロセスを実行する前に、周知の反応性イオンエッチング及び金属被覆ステップなどのプロセスシーケンス200の更なる装置加工ステップ280を両方のウエハ1705及び1740に対して適用してもよい。上述の処理シーケンスは、例えば、CMOSチップ上に集積された熱電発電機の製造に適用してもよい。ここでは、ウエハ1705上のpドーピングが行われた層積層体1730及び対応するウエハ1740上のnドーピングが行われた層積層体は、p-n接合ダイオードを形成してもよく、この場合には、p側を熱源に接続してもよく、且つ、n側をヒートシンクに接続してもよく、或いは、この逆も又同様である。エピタキシャル層積層体1730は、例えば、SiGe合金又は熱電用途に好適な任意のその他の材料から構成してもよい。熱電装置は、例えば、検出器又は放射器或いはその他の能動装置と比べて、大きなTDDの影響を受けることが少ないため、このような用途においては、ウエハの反り及び層の亀裂が無視可能な規模に留まる限り、パターン化基板800は、例えば、100μm又はこれを上回るレベルの寸法を有する相対的に大きな構造を含んでもよい。次に図18を参照すれば、一般的な装置1804のための代替装置製造手順1800の概要が観察されよう。ここでは、薄いパターン化ウエハ1805にプロセスシーケンス200のプロセスステップ220~270を適用する。次いで、ウエハ1805を低温ウエハ接合プロセスにおいてCMOSウエハ1840に接合させてもよい。CMOSウエハ1840は、活性層積層体1830とアライメントされた任意選択の接触領域1835を有してもよい。CMOSウエハ1840は、表面1844上に、又は表面1846上に、或いは、これら両方の表面1844及び1846上に製造されたCMOS回路を含んでもよい。上述の特許及び文献は、特記されていない限り、引用により、それらが本開示と矛盾しない範囲において本明細書に包含される。本発明のその他の特性及び形態については、添付の請求項に記述されている。更には、本発明は、新規性を有し、発明性を有し、且つ、産業的に適用可能であると見なしてもよい本明細書、添付の請求項、及び/又は添付図面に記述されているすべての特徴のすべての可能な組合せを含むものと見なされたい。多数の変形及び変更が本明細書に記述されている本発明の実施形態において可能である。本明細書においては、本発明の特定の例示用の実施形態について図示及び説明したが、以上の開示内容には、様々な変更、修正、及び置換が想定される。以上の説明は多数の具体的な事項を含んでいるが、それらは、本発明の範囲の限定として解釈してはならず、むしろ、その1つの又は別の好適な実施形態の例示として見なされたい。いくつかの例においては、本発明のいくつかの特徴を、その他の特徴の対応する使用を伴うことなしに、利用してもよい。従って、以上の説明は、広範に解釈されると共に、例示を目的として、且つ、一例としてのみ、付与されているものと理解することが相応しく、本発明の精神及び範囲は、添付の請求項によってのみ限定される。付録以下の米国特許文献、外国特許文献、及び追加の文献は、その引用により、本明細書に包含され、且つ、依拠される。米国特許文献第2008/0308909Al号明細書、2008年12月、MasahiroSakai他第2003/0033974Al号明細書、2003年2月、TetsuzoUeda他第2008/0233716Al号明細書、2008年9月、KazuhideAbe第2006/0216849Al号明細書、2006年9月、Letertre他第2008/0308909Al号明細書、2008年12月、MasahiroSakai他第5,759,898号明細書、1998年6月、Ek他第5,221,413号明細書、1993年6月、Brasen他第6,537,370号明細書、2003年3月、Hernandez他第6,635,110Bl号明細書、2003年10月、Luan他第5,158,907号明細書、1992年10月、Fitzgerald第2008/0001169Al号明細書、2008年1月、Lochtefeld他第2008/0149941Al号明細書、2008年6月、Li他第2009/0039361Al号明細書、2009年2月、Li他第2009/0065047Al号明細書、2009年3月、Fiorenza他第2005/0199883Al号明細書、2005年9月、Borghs他第6,380,108Bl号明細書、2002年4月、Linthicum他第2007/0077670Al号明細書、2007年4月、Kim他第7,115,895B2号明細書、2006年10月、vonKanel第5,501,893号明細書、1996年3月、Laermer他その他の特許文献英国特許出願公開第2215514A号明細書、1989年9月、Goodfellow他国際特許出願公開第2008/030574Al号パンフレット、2008年3月、Bai他欧州特許出願公開0505093A2号明細書、1992年9月、Bean他特許出願公開第2010/033813A2号明細書、2010年3月、Fiorenza他国際特許出願公開第96/04677Al号パンフレット、1996年2月、vonKanel他国際特許出願公開第2006/097804A3号パンフレット、2006年9月、vonKanel追加の文献V.K.Yang他、CrackformationinGaAsheteroepitaxialfilmsonSiandSiGevirtualsubstrates、JournalofAppliedPhysics、第93巻、第7号2003年4月1日、3859~3865頁H.Chen他、Low-temperaturebufferlayerforgrowthoflow-dislocation-densitySiGelayeronSibymolecular-beamepitaxy、JournalofAppliedPhysics、第2巻1996年1月15日、1167~1169頁E.A.Fitzgerald他、EpitaxialneckinginGaAsgrownonpre-patternedSisubstrates、JournalofElectronicMaterials、第20巻、第10号1991、839~853頁T.A.Langdo他、HighqualityGeonSibyepitaxialnecking、AppliedPhysicsLetters、第76巻、第25号2000年6月19日、3700~3702頁A.E.Blakeslee、Theuseofsuperlatticestoblockthepropagationofdislocationsinsemiconductors、MaterialsResearchSocietySymposiumProceedings、第148巻1989、217~227頁I.Y.Knoke他、ReductionofdislocationdensityinGaNduringlow-pressuresolutiongrowth、JournalofCrystalGrowth、第310巻2008、3351~3357頁T.S.Zheleva他、Pendeo-epitaxy:Anewapproachforlateralgrowthofgalliumnitridefilms、JournalofElectronicMaterials、第28巻、第4号1999、L5~L8頁S.Fundling他、Three-dimensionallystructuredsiliconasasubstratefortheMOVPEgrowthofGaNnanoLEDs、PhysicaStatusSolidiA、第206巻、第6号2009年3月25日、1194~1198頁J.G.Fiorenza他、Aspectratiotrapping:auniquetechnologyforintegratingGeandIII-VswithsiliconCMOS、ECSTransactions、第33巻、第6号2010、963~976頁T.Stoica他、Interfaceandwettinglayereffectonthecatalyst-freenucleationandgrowthofGaNnanowires、small、第4巻、第6号20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