不揮発性メモリー装置のプログラム方法であって、前記不揮発性メモリー装置は複数の物理ページPPs及び複数の論理ページLPsに整列されたマルチレベルメモリーセルMLCsを含み、各々の物理ページPPは、連続した整列順序で配置されたN個のワードラインの中の1つ1つに各々関連され、MSB論理ページとLSB論理ページとを含み、前記不揮発性メモリー装置のプログラム方法は、全てのLSB論理ページをプログラムするLSBプログラム動作を実行する段階と、前記LSBプログラム動作を実行した後、全てのMSB論理ページをプログラムするMSBプログラム動作を実行する段階と、を有し、前記LSBプログラム動作の間、選択されたワードラインと選択されたビットラインとの間に連結された選択されたマルチレベルメモリーセルMLCが負の中間プログラム状態にプログラムされることを特徴とするプログラム方法。前記選択されたワードラインに負のワードライン電圧を印加する段階と、前記選択されたビットラインにパワーソース電圧を印加する段階と、前記LSBプログラム動作の間、プログラム検証動作を実行しながら前記選択されたビットラインに連結された共通ソースラインに接地電圧を印加する段階と、を更に有することを特徴とする請求項1に記載のプログラム方法。前記選択されたワードラインに接地されたワードライン電圧を印加する段階と、前記LSBプログラム動作の間、プログラム検証動作を実行しながら前記選択されたビットラインに連結された共通ソースラインにパワーソース電圧を印加する段階と、を更に有することを特徴とする請求項1に記載のプログラム方法。前記選択されたワードラインに接地されたワードライン電圧を印加する段階と、前記選択されたビットラインにパワーソース電圧を印加する段階と、前記LSBプログラム動作の間、プログラム検証動作を実行しながら前記選択されたビットラインに連結された共通ソースラインにパワーソース電圧より低い正のバイアス電圧を印加する段階と、を更に有することを特徴とする請求項1に記載のプログラム方法。前記プログラム検証動作の間、前記正のバイアス電圧のレベルは消去状態と前記負の中間プログラム状態との間を区分するのに使用される負のプログラム検証レベルの絶対値と同一であることを特徴とする請求項4に記載のプログラム方法。前記LSBプログラム動作を実行する段階は、LSBビットラインセットアップ区間の間、前記N個のワードラインに接地電圧を印加する段階と、パス電圧Vpassイネーブル区間の間、前記N個のワードラインにパス電圧を印加する段階と、前記パス電圧を印加した後、LSBプログラム実行区間の間、前記選択されたワードラインに反復的にプログラム電圧を印加しながら前記選択されたワードラインでない非選択ワードラインにパス電圧を継続的に印加する段階と、を含み、前記プログラム電圧の反復的な印加は、消去状態と前記負の中間プログラム状態との間を区分するのに使用される負の検証電圧を各々印加することを含むことを特徴とする請求項1に記載のプログラム方法。前記MSBプログラム動作が実行された後、前記選択されたマルチレベルメモリーセルがデータ状態のグループの中の1つにプログラムされ、前記データ状態は、初期閾値電圧分布を有する消去状態と、前記消去状態の閾値電圧分布より高い第1閾値電圧分布を有する第1プログラム状態と、前記第1プログラム状態の閾値電圧分布より高い第2閾値電圧分布を有する第2プログラム状態と、前記第2プログラム状態の閾値電圧分布より高い第3閾値電圧分布を有する第3プログラム状態と、を含むことを特徴とする請求項1に記載のプログラム方法。少なくとも前記第1プログラム状態は負の状態であることを特徴とする請求項7に記載のプログラム方法。前記MSBプログラム動作を実行する段階は、MSBビットラインセットアップ区間の間、前記N個のワードラインに前記中間プログラム状態の閾値電圧分布より高いパワー印加電圧を印加する段階と、パス電圧Vpassイネーブル区間の間、前記N個のワードラインにパス電圧を印加する段階と、前記パス電圧を印加した後、MSBプログラム実行区間の間、前記選択されたワードラインに反復的にプログラム電圧を印加しながら前記選択されたワードラインでない非選択ワードラインにパス電圧を継続的に印加する段階と、を含み、前記選択されたワードラインへの反復的な前記プログラム電圧の印加は、前記初期閾値電圧分布と前記第1閾値電圧分布との間を区分する第1プログラム検証電圧を印加する段階と、前記第1閾値電圧分布と前記第2閾値電圧分布との間を区分する第2プログラム検証電圧を印加する段階と、前記第2閾値電圧分布と前記第3閾値電圧分布との間を区分する第3プログラム検証電圧を印加する段階と、を各々含み、少なくとも前記第1プログラム検証電圧は負電圧であることを特徴とする請求項7に記載のプログラム方法。前記第1及び第2プログラム検証電圧は負電圧であることを特徴とする請求項9に記載のプログラム方法。不揮発性メモリー装置のプログラム方法であって、前記不揮発性メモリー装置は複数の物理ページPPs及び複数の論理ページLPsに整列されたマルチレベルメモリーセルMLCsを含み、各々の物理ページPPは、連続した整列順序で配置されたN個のワードラインの中の1つ1つに各々関連され、MSB論理ページとLSB論理ページとを含み、前記不揮発性メモリー装置のプログラム方法は、前記N個のワードラインの配列順序に従って前記LSB論理ページの各々を順次的にプログラムするLSBプログラム動作を実行する段階と、前記LSBプログラム動作を実行した後、全てのMSB論理ページをプログラムするMSBプログラム動作を実行する段階と、を有し、前記LSBプログラム動作の間、選択されたワードラインと選択されたビットラインとの間に連結された選択されたマルチレベルメモリーセルMLCが負の中間プログラム状態にプログラムされることを特徴とするプログラム方法。前記MSBプログラム動作は前記N個のワードラインの配列順序に従って前記MSB論理ページの各々を順次的にプログラムすることを特徴とする請求項11に記載のプログラム方法。前記MSBプログラム動作を実行する段階は、ビットラインセットアップ区間の間、前記選択されたワードラインでない全ての非選択ワードラインに接地電圧を印加する段階と、接地電圧を印加した後、前記選択されたワードラインに反復的にプログラム電圧を印加する段階と、を含むことを特徴とする請求項12に記載のプログラム方法。前記選択されたワードラインに反復的にプログラム電圧を印加する段階は、プログラム検証動作の間に、負の検証電圧を印加する段階を含むことを特徴とする請求項13に記載のプログラム方法。前記LSBプログラム動作は前記N個のワードラインの連続的な整列順序でない非順次的順序で前記LSB論理ページをプログラムし、前記MSBプログラム動作は、前記非順次的順序で前記MSB論理ページを非順次的にプログラムすることを特徴とする請求項11に記載のプログラム方法。前記非順次的順序は最低の第1の偶数ワードラインから始まり、前記N個のワードライン内の全ての偶数ワードラインに対する配列順序を通じて連続的な偶数ワードラインを各々増加しながら遷移し、その次に、最低の第1の奇数ワードラインから始まり、前記N個のワードライン内の全ての奇数ワードラインに対する配列順序を通じて連続的な奇数ワードラインを各々増加しながら遷移することを特徴とする請求項15に記載のプログラム方法。不揮発性メモリー装置のプログラム方法であって、前記不揮発性メモリー装置は複数の物理ページPPs及び複数の論理ページLPsに整列されたマルチレベルメモリーセルMLCsを含み、各々の物理ページPPは、連続した整列順序で配置されたN個のワードラインの中の1つ1つに各々関連され、MSB論理ページとLSB論理ページとを含み、前記不揮発性メモリー装置のプログラム方法は、全てのLSB論理ページをプログラムするLSBプログラム動作を実行し、前記LSBプログラム動作の間、選択されたワードラインと選択されたビットラインとの間に連結された選択されたマルチレベルメモリーセルMLCが負の中間プログラム状態にプログラムされる段階と、前記LSBプログラム動作を実行した後、MSBビットラインセットアップ区間の間、前記選択されたワードラインでない全ての非選択ワードラインに前記中間プログラム状態に対する閾値電圧分布より高いレベルを有するパワーソース電圧を印加し、その後に前記選択されたワードラインに反復的にプログラム電圧を印加することによって、前記N個のワードラインの配列順序に従って前記MSB論理ページの各々を順次的にプログラムするMSBプログラム動作を実行する段階と、を有することを特徴とするプログラム方法。前記選択されたワードラインへの反復的なプログラム電圧の印加は、プログラム検証動作の間、負の検証電圧を印加することを含むことを特徴とする請求項17に記載のプログラム方法。不揮発性メモリー装置のプログラム方法であって、前記不揮発性メモリー装置は複数の物理ページPPs及び複数の論理ページLPsに整列されたマルチレベルメモリーセルMLCsを含み、各々の物理ページPPは、連続した整列順序で配置されたN個のワードラインの中の1つ1つと各々関連され、MSB論理ページとLSB論理ページとを含み、前記不揮発性メモリー装置のプログラム方法は、前記N個のワードラインの連続的な整列順序でない非順次的順序で前記LSB論理ページを非順次的にプログラムすることによって、全てのLSB論理ページをプログラムするLSBプログラム動作を実行する段階と、前記LSBプログラム動作を実行した後、前記非順次的順序で前記MSB論理ページを非順次的でプログラムすることによって、全てのMSB論理ページをプログラムするMSBプログラム動作を実行する段階と、を有し、前記LSBプログラム動作の間、選択されたワードラインと選択されたビットラインとの間に連結された選択されたマルチレベルメモリーセルMLCが負の中間プログラム状態にプログラムされ、前記非順次的順序がN/2センターワードラインから始まり、前記センターワードラインの上に増加して配列される偶数番目論理ページと前記センターワードラインの下に増加して配列される奇数番目論理ページとの間を交互にプログラムすることを特徴とするプログラム方法。前記MSBプログラム動作を実行する段階は、MSBビットラインセットアップ区間の間、前記N個のワードラインに接地電圧を印加し、プログラムビットラインと禁止ビットラインとを含む複数のビットライン、各々の接地選択トランジスターを通じて前記ビットラインに連結される共通ソースライン、及び前記接地選択トランジスターの動作を制御する接地選択ラインにパワー供給電圧を印加する段階と、パス電圧Vpassイネーブル区間の間、前記N個のワードラインにパス電圧を印加し、前記禁止ビットライン及び前記共通ソースラインにパワー供給電圧を継続的に印加し、前記プログラムビットライン及び前記接地選択ラインに接地電圧を印加する段階と、その次に、MSBプログラム実行区間の間、前記禁止ビットラインにパワー供給電圧を継続的に印加し、前記プログラムビットラインと前記接地選択ラインに接地電圧を継続的に印加し、前記共通ソースラインに前記パワー供給電圧を継続的に印加し、前記選択されたワードラインに反復的にプログラム電圧を印加しながら前記選択されたワードラインでない非選択ワードラインにパス電圧を継続的に印加する段階と、を含むことを特徴とする請求項19に記載のプログラム方法。前記選択されたワードラインへの反復的なプログラム電圧の印加は、消去状態と前記負の中間プログラム状態との間を区分するのに使用される負の検証レベルを各々印加する段階を含むことを特徴とする請求項20に記載のプログラム方法。前記MSBプログラム動作を実行する段階は、MSBビットラインセットアップ区間の間、前記N個のワードライン、プログラムビットラインと禁止ビットラインとを含む複数のビットライン、各々の接地選択トランジスターを通じて前記ビットラインに連結される共通ソースライン、及び前記接地選択トランジスターの動作を制御する接地選択ラインにパワー供給電圧を印加する段階と、パス電圧Vpassイネーブル区間の間、前記N個のワードラインにパス電圧を印加し、前記禁止ビットライン及び前記共通ソースラインにパワー供給電圧を継続的に印加し、前記プログラムビットライン及び前記接地選択ラインに接地電圧を印加する段階と、その次に、MSBプログラム実行区間の間、前記禁止ビットラインにパワー供給電圧を継続的に印加し、前記プログラムビットラインと前記接地選択ラインに接地電圧を継続的に印加し、前記共通ソースラインに前記パワー供給電圧を継続的に印加し、前記選択されたワードラインに反復的にプログラム電圧を印加しながら前記選択されたワードラインでない非選択ワードラインにパス電圧を継続的に印加する段階と、を含むことを特徴とする請求項19に記載のプログラム方法。前記選択されたワードラインへの反復的なプログラム電圧の印加は、消去状態と前記負の中間プログラム状態との間を区分するのに使用される負の検証レベルを各々印加することを含むことを特徴とする請求項22に記載のプログラム方法。ホストから受信したコマンドに応答して不揮発性メモリー装置の動作を制御するメモリーコントローラーを含むメモリーシステムであって、前記不揮発性メモリー装置は、複数の物理ページPPs及び複数の論理ページLPsに整列されたマルチレベルメモリーセルMLCsを含み、各々の物理ページが連続した整列順序で配置されたN個のワードラインの中の1つ1つと各々関連されてMSB論理ページとLSB論理ページとを含むメモリーセルアレイと、プログラムシーケンサーを含み、前記複数のN個のワードラインの中の選択されたワードラインと選択されたビットラインとの間に連結された選択されたマルチレベルメモリーセルMLCに対するLSBプログラム動作とMSBプログラム動作とを含むプログラム動作の実行を制御する制御ロジックと、を備え、前記プログラムシーケンサーは、前記LSBプログラム動作の間、全てのLSB論理ページがプログラムされるようにし、その次に前記MSBプログラム動作の間、全てのMSB論理ページがプログラムされるようにし、前記制御ロジックは、前記LSBプログラム動作の間、前記選択されたマルチレベルセルMLCが負の中間プログラム状態にプログラムされるようにすることを特徴とするメモリーシステム。前記メモリーコントローラーと前記不揮発性メモリー装置とが機械的に前記ホストと連結されるか又は分離できるメモリーカードで具現され、前記メモリーコントローラーは、前記ホストとデータを交換するホストインターフェースと、前記不揮発性メモリー装置とデータを交換する不揮発性メモリーインターフェースと、を含むことを特徴とする請求項24に記載のメモリーシステム。前記ホストインターフェースは、前記不揮発性メモリー装置にプログラムされる少なくとも1つのデータ、前記不揮発性メモリー装置の動作を制御する前記コマンド、及び前記ホストのホスト接続ユニットからのクロック信号を受信するカード接続ユニットを含み、前記メモリーコントローラーは、前記カード接続ユニットと前記不揮発性メモリーインターフェースとの動作を制御するカードコントローラーを含むことを特徴とする請求項25に記載のメモリーシステム。少なくとも1つのランダムアクセスメモリーRAMと使用者インターフェースとの間のデータ交換を制御する中央処理装置CPUと、不揮発性メモリーシステムとを含む電子装置であって、前記不揮発性メモリーシステムは、前記中央処理装置から受信したコマンドに応答して不揮発性メモリー装置の動作を制御するメモリーコントローラーを含み、前記不揮発性メモリー装置は、複数の物理ページPPs及び複数の論理ページLPsに整列されたマルチレベルメモリーセルMLCsを含み、各々の物理ページが連続した整列順序で配置されたN個のワードラインの中の1つ1つと各々関連されてMSB論理ページとLSB論理ページとを含むメモリーセルアレイと、プログラムシーケンサーを含み、前記複数のN個のワードラインの中の選択されたワードラインと選択されたビットラインとの間に連結された選択されたマルチレベルメモリーセルMLCに対するLSBプログラム動作とMSBプログラム動作とを含むプログラム動作の実行を制御する制御ロジックと、を備え、前記プログラムシーケンサーは、前記LSBプログラム動作の間、全てのLSB論理ページがプログラムされるようにし、その次に前記MSBプログラム動作の間、全てのMSB論理ページがプログラムされるようにし、前記制御ロジックは、前記LSBプログラム動作の間、前記選択されたマルチレベルセルMLCが負の中間プログラム状態にプログラムされるようにすることを特徴とする電子装置。ソリッドステートドライブSSDと、該SSDと連結されて作動し、データ、アドレス、及びコマンドを通信するように構成されるホストを含むシステムであって、前記SSDは、前記コマンドに応答して複数の不揮発性メモリー装置の動作を制御するSSDコントローラーを含み、前記複数の不揮発性メモリー装置の各々は、複数の物理ページPPs及び複数の論理ページLPsに整列されたマルチレベルメモリーセルMLCsを含み、各々の物理ページが連続した整列順序で配置されたN個のワードラインの中の1つ1つと各々関連されてMSB論理ページとLSB論理ページとを含むメモリーセルアレイと、プログラムシーケンサーを含み、前記複数のN個のワードラインの中の選択されたワードラインと選択されたビットラインとの間に連結された選択されたマルチレベルメモリーセルMLCに対するLSBプログラム動作とMSBプログラム動作とを含むプログラム動作の実行を制御する制御ロジックと、を備え、前記プログラムシーケンサーは、前記LSBプログラム動作の間、全てのLSB論理ページがプログラムされるようにし、その次に前記MSBプログラム動作の間、全てのMSB論理ページがプログラムされるようにし、前記制御ロジックは、前記LSBプログラム動作の間、前記選択されたマルチレベルセルMLCが負の中間プログラム状態にプログラムされるようにすることを特徴とするシステム。前記複数のメモリー装置は複数のチャンネルに従って整列されて作動し、その結果により前記SSDコントローラーは、マルチャンネル構成に従って前記複数の不揮発性メモリー装置の動作を制御することを特徴とする請求項28に記載のシステム。前記SSDコントローラーは前記ホストからデータを受信するホストインターフェースと、前記マルチャンネル構成を経由して前記複数の不揮発性メモリー装置からデータを受信するメモリーインターフェースと、前記ホストインターフェースと前記メモリーインターフェースとを経由して前記ホストと前記複数の不揮発性メモリー装置との間のデータ交換を制御する中央処理装置と、を含むことを特徴とする請求項29に記載のシステム。前記SSDは、前記SSDコントローラーが作動するように電源を提供する補助パワー供給装置を含み、前記補助パワー供給装置は、前記ホストによって提供されるパワーソースに連結されることを特徴とする請求項28に記載のシステム。複数のメモリーブロックが物理ページPPs及び複数の論理ページLPsに整列されたマルチレベルメモリーセルMLCsを含み、各々の物理ページが連続した整列順序で配置されたN個のワードラインの中の1つ1つと各々関連されてMSB論理ページとLSB論理ページとを含む3次元メモリーセルアレイと、プログラムシーケンサーを含み、前記複数のN個のワードラインの中の選択されたワードラインと選択されたビットラインとの間に連結された選択されたマルチレベルメモリーセルMLCに対するLSBプログラム動作とMSBプログラム動作とを含むプログラム動作の実行を制御する制御ロジックと、を備え、前記プログラムシーケンサーは、前記LSBプログラム動作の間、全てのLSB論理ページがプログラムされるようにし、その次に前記MSBプログラム動作の間、全てのMSB論理ページがプログラムされるようにし、前記制御ロジックは、前記LSBプログラム動作の間、前記選択されたマルチレベルセルMLCが負の中間プログラム状態にプログラムされるようにすることを特徴とする不揮発性メモリー装置。ホストから受信するコマンドに応答して複数の制御電圧の中の少なくとも1つを発生する電圧発生器と、前記複数の制御電圧を受信し、メモリーセルアレイに関連されたプログラム動作の実行を制御するアドレスデコーダーと、プログラムシーケンサーを含み、前記複数のN個のワードラインの中の選択されたワードラインと選択されたビットラインとの間に連結された選択されたマルチレベルメモリーセルMLCに対するLSBプログラム動作とMSBプログラム動作とを含むプログラム動作の実行を制御する制御ロジックと、前記プログラム動作の間、プログラムされるデータを保存するページバッファーと、を備え、前記メモリーセルアレイは、複数の物理ページPPs及び複数の論理ページLPsに整列されたマルチレベルメモリーセルMLCsを含み、各々の物理ページPPは、連続した整列順序で配置されたN個のワードラインの中の1つ1つと各々関連され、MSB論理ページとLSB論理ページとを含み、前記プログラムシーケンサーは、前記LSBプログラム動作の間、全てのLSB論理ページがプログラムされるようにし、その次に前記MSBプログラム動作の間、全てのMSB論理ページがプログラムされるようにし、前記制御ロジックは、前記LSBプログラム動作の間、前記選択されたマルチレベルセルMLCが負の中間プログラム状態にプログラムされるようにすることを特徴とする不揮発性メモリー装置。前記電圧発生器は負の電圧発生器を含み、前記負の電圧発生器は、選択されたビットラインにパワーソース電圧を提供しながら、前記LSBプログラム動作のプログラム検証動作が実行される間、前記アドレスデコーダーを経由して前記選択されたワードラインに印加される負のプログラム検証電圧を発生することを特徴とする請求項33に記載の不揮発性メモリー装置。前記LSBプログラム動作のプログラム検証動作の間、前記選択されたビットラインに連結された共通ソースラインに接地電圧を提供する共通ソースラインドライバーを更に備え、前記負のプログラム検証電圧は前記選択されたワードラインに印加され、前記接地電圧は前記選択されたビットラインに印加され、その結果により前記ページバッファー回路のラッチはプログラム継続データ又はプログラム終了データをラッチすることを特徴とする請求項34に記載の不揮発性メモリー装置。前記電圧発生器は低電圧発生器を含み、前記低電圧発生器は、前記LSBプログラム動作のプログラム検証動作の間、前記アドレスデコーダーを経由して前記選択されたワードラインに印加される接地されたプログラム検証電圧を発生することを特徴とする請求項33に記載の不揮発性メモリー装置。前記LSBプログラム動作のプログラム検証動作の間、前記選択されたビットラインに連結された共通ソースラインにパワーソース電圧を提供する共通ソースラインドライバーを更に備え、前記接地されたプログラム検証電圧は前記選択されたワードラインに印加され、その結果により前記ページバッファー回路のラッチはプログラム継続データ又はプログラム終了データをラッチすることを特徴とする請求項36に記載の不揮発性メモリー装置。前記ラッチは、前記選択されたビットラインからビットライン電圧及びプログラム目標電圧を受信し、該ラッチに比較結果を提供する比較器を含むことを特徴とする請求項37に記載の不揮発性メモリー装置。前記電圧発生器は低電圧発生器を含み、パワーソース電圧が前記選択されたビットラインに印加される期間、前記低電圧発生器は、前記LSBプログラム動作のプログラム検証動作の間、前記アドレスデコーダーを経由して前記選択されたワードラインに印加される接地されたプログラム検証電圧を発生することを特徴とする請求項33に記載の不揮発性メモリー装置。前記LSBプログラム動作のプログラム検証動作の間、前記選択されたビットラインに連結された共通ソースラインにパワーソース電圧より低い電圧を提供する共通ソースラインドライバーを更に備え、前記接地されたプログラム検証電圧は前記選択されたワードラインに印加され、その結果により前記ページバッファー回路のラッチはプログラム継続データ又はプログラム終了データをラッチすることを特徴とする請求項39に記載の不揮発性メモリー装置。本発明は、上記従来の問題点に鑑みてなされたものであって、本発明の目的は、プログラム動作の時に閾値電圧の変化を減らすことができる不揮発性メモリー装置、そのプログラム方法、不揮発性メモリー装置を含むメモリーシステム、電子装置及びシステムを提供することにある。上記目的を達成するためになされた本発明の一特徴によるプログラム方法は、不揮発性メモリー装置のプログラム方法であって、前記不揮発性メモリー装置は複数の物理ページPPs及び複数の論理ページLPsに整列されたマルチレベルメモリーセルMLCsを含み、各々の物理ページPPは、連続した整列順序で配置されたN個のワードラインの中の1つ1つに各々関連され、MSB論理ページとLSB論理ページとを含み、前記不揮発性メモリー装置のプログラム方法は、全てのLSB論理ページをプログラムするLSBプログラム動作を実行する段階と、前記LSBプログラム動作を実行した後、全てのMSB論理ページをプログラムするMSBプログラム動作を実行する段階と、を有し、前記LSBプログラム動作の間、選択されたワードラインと選択されたビットラインとの間に連結された選択されたマルチレベルメモリーセルMLCが負の中間プログラム状態にプログラムされる。一実施形態として、前記不揮発性メモリー装置のプログラム方法は、前記選択されたワードラインに負のワードライン電圧を印加する段階と、前記選択されたビットラインにパワーソース電圧を印加する段階と、前記LSBプログラム動作の間、プログラム検証動作を実行しながら前記選択されたビットラインに連結された共通ソースラインに接地電圧を印加する段階と、を更に有することができる。他の実施形態として、前記不揮発性メモリー装置のプログラム方法は、前記選択されたワードラインに接地されたワードライン電圧を印加する段階と、前記LSBプログラム動作の間、プログラム検証動作を実行しながら前記選択されたビットラインに連結された共通ソースラインにパワーソース電圧を印加する段階と、を更に有することができる。もう1つの実施形態として、前記不揮発性メモリー装置のプログラム方法は、前記選択されたワードラインに接地されたワードライン電圧を印加する段階と、前記選択されたビットラインにパワーソース電圧を印加する段階と、前記LSBプログラム動作の間、プログラム検証動作を実行しながら前記選択されたビットラインに連結された共通ソースラインにパワーソース電圧より低い正のバイアス電圧を印加する段階と、を更に有することができる。ここで、前記プログラム検証動作の間、前記正のバイアス電圧のレベルは消去状態と前記負の中間プログラム状態との間を区分するのに使用される負のプログラム検証レベルの絶対値と同一であり得る。その他の実施形態として、前記LSBプログラム動作を実行する段階は、LSBビットラインセットアップ区間の間、前記N個のワードラインに接地電圧を印加する段階と、パス電圧Vpassイネーブル区間の間、前記N個のワードラインにパス電圧を印加する段階と、前記パス電圧を印加した後、LSBプログラム実行区間の間、前記選択されたワードラインに反復的にプログラム電圧を印加しながら前記選択されたワードラインでない非選択ワードラインにパス電圧を継続的に印加する段階と、を含み、前記プログラム電圧の反復的な印加は、消去状態と前記負の中間プログラム状態との間を区分するのに使用される負の検証電圧を各々印加することを含むことができる。その他の実施形態として、前記不揮発性メモリー装置のプログラム方法は、前記MSBプログラム動作が実行された後、前記選択されたマルチレベルメモリーセルがデータ状態のグループの中の1つにプログラムされ、前記データ状態は、初期閾値電圧分布を有する消去状態と、前記消去状態の閾値電圧分布より高い第1閾値電圧分布を有する第1プログラム状態と、前記第1プログラム状態の閾値電圧分布より高い第2閾値電圧分布を有する第2プログラム状態と、前記第2プログラム状態の閾値電圧分布より高い第3閾値電圧分布を有する第3プログラム状態と、を含むことができる。ここで、少なくとも前記第1プログラム状態は負の状態であり得る。前記MSBプログラム動作を実行する段階は、MSBビットラインセットアップ区間の間、前記N個のワードラインに前記中間プログラム状態の閾値電圧分布より高いパワー印加電圧を印加する段階と、パス電圧Vpassイネーブル区間の間、前記N個のワードラインにパス電圧を印加する段階と、前記パス電圧を印加した後、MSBプログラム実行区間の間、前記選択されたワードラインに反復的にプログラム電圧を印加しながら前記選択されたワードラインでない非選択ワードラインにパス電圧を継続的に印加する段階と、を含むことができる。ここで、前記選択されたワードラインへの反復的な前記プログラム電圧の印加は、前記初期閾値電圧分布と前記第1閾値電圧分布との間を区分する第1プログラム検証電圧を印加する段階と、前記第1閾値電圧分布と前記第2閾値電圧分布との間を区分する第2プログラム検証電圧を印加する段階と、前記第2閾値電圧分布と前記第3閾値電圧分布との間を区分する第3プログラム検証電圧を印加する段階と、を各々含み、少なくとも前記第1プログラム検証電圧は負電圧であり得る。前記第1及び第2プログラム検証電圧は負であり得る。上記目的を達成するためになされた本発明他の特徴による不揮発性メモリー装置のプログラム方法は、前記N個のワードラインの配列順序に従って前記LSB論理ページの各々を順次的にプログラムするLSBプログラム動作を実行する段階と、前記LSBプログラム動作を実行した後、全てのMSB論理ページをプログラムするMSBプログラム動作を実行する段階と、を有し、前記LSBプログラム動作の間、選択されたワードラインと選択されたビットラインとの間に連結された選択されたマルチレベルメモリーセルMLCが負の中間プログラム状態にプログラムされる。一実施形態として、前記MSBプログラム動作は前記N個のワードラインの配列順序に従って前記MSB論理ページの各々を順次的にプログラムできる。上記目的を達成するためになされた本発明の他の特徴による不揮発性メモリー装置のプログラム方法は、全てのLSB論理ページをプログラムするLSBプログラム動作を実行し、前記LSBプログラム動作の間、選択されたワードラインと選択されたビットラインとの間に連結された選択されたマルチレベルメモリーセルMLCが負の中間プログラム状態にプログラムされる段階と、前記LSBプログラム動作を実行した後、MSBビットラインセットアップ区間の間、前記選択されたワードラインでない全ての非選択ワードラインに前記中間プログラム状態に対する閾値電圧分布より高いレベルを有するパワーソース電圧を印加し、その後に前記選択されたワードラインに反復的にプログラム電圧を印加することによって、前記N個のワードラインの配列順序に従って前記MSB論理ページの各々を順次的にプログラムするMSBプログラム動作を実行する段階と、を有する。一実施形態として、前記選択されたワードラインへの反復的なプログラム電圧の印加は、プログラム検証動作の間、負の検証電圧を印加することを含むことができる。上記目的を達成するためになされた本発明の他の特徴による不揮発性メモリー装置のプログラム方法は、前記N個のワードラインの連続的な整列順序でない非順次的順序で前記LSB論理ページを非順次的にプログラムすることによって、全てのLSB論理ページをプログラムするLSBプログラム動作を実行する段階と、前記LSBプログラム動作を実行した後、前記非順次的順序で前記MSB論理ページを非順次的にプログラムすることによって、全てのMSB論理ページをプログラムするMSBプログラム動作を実行する段階と、を有し、前記LSBプログラム動作の間、選択されたワードラインと選択されたビットラインとの間に連結された選択されたマルチレベルメモリーセルMLCが負の中間プログラム状態にプログラムされ、前記非順次的順序がN/2センターワードラインから始まり、前記センターワードライン上に増加して配列される偶数番目論理ページと前記センターワードライン下に増加して配列される奇数番目論理ページとの間を交互にプログラムする。一実施形態として、前記MSBプログラム動作を実行する段階は、MSBビットラインセットアップ区間の間、前記N個のワードラインに接地電圧を印加し、プログラムビットラインと禁止ビットラインを含むビットライン、各々の接地選択トランジスターを通じて前記ビットラインに連結する共通ソースライン、及び前記接地選択トランジスターの動作を制御する接地選択ラインにパワー供給電圧を印加する段階と、パス電圧Vpassイネーブル区間の間、前記N個のワードラインにパス電圧を印加し、前記禁止ビットライン及び前記共通ソースラインにパワー供給電圧を継続的に印加し、前記プログラムビットライン及び前記接地選択ラインに接地電圧を印加する段階と、その次に、MSBプログラム実行区間の間、前記禁止ビットラインにパワー供給電圧を継続的に印加し、前記プログラムビットラインと前記接地選択ラインに接地電圧を継続的に印加し、前記共通ソースラインに前記パワー供給電圧を継続的に印加し、前記選択されたワードラインに反復的にプログラム電圧を印加しながら前記選択されたワードラインでない非選択ワードラインにパス電圧を継続的に印加する段階と、を含む。他の実施形態として、前記選択されたワードラインへの反復的なプログラム電圧の印加は、消去状態と前記負の中間プログラム状態との間を区分するために使用される負の検証レベルを各々印加する段階を含む。その他の実施形態として、前記MSBプログラム動作を実行する段階は、MSBビットラインセットアップ区間の間、前記N個のワードライン、プログラムビットラインと禁止ビットラインとを含むビットライン、各々の接地選択トランジスターを通じて前記ビットラインに連結される共通ソースライン、及び前記接地選択トランジスターの動作を制御する接地選択ラインにパワー供給電圧を印加する段階と、パス電圧Vpassイネーブル区間の間、前記N個のワードラインにパス電圧を印加し、前記禁止ビットライン及び前記共通ソースラインにパワー供給電圧を継続的に印加し、前記プログラムビットライン及び前記接地選択ラインに接地電圧を印加する段階と、その次に、MSBプログラム実行区間の間、前記禁止ビットラインにパワー供給電圧を継続的に印加し、前記プログラムビットラインと前記接地選択ラインに接地電圧を継続的に印加し、前記共通ソースラインに前記パワー供給電圧を継続的に印加し、前記選択されたワードラインに反復的にプログラム電圧を印加しながら前記選択されたワードラインでない非選択ワードラインにパス電圧を継続的に印加する段階と、を含む。その他の実施形態として、前記選択されたワードラインへの反復的なプログラム電圧の印加は、消去状態と前記負の中間プログラム状態との間を区分するために使用される負の検証レベルを各々印加することを含むことができる。本発明の不揮発性メモリー装置によると、カップリングノイズ、Vpass障害、及びVpgm障害による閾値電圧の変化を減らすことができる。以下、本発明の不揮発性メモリー装置及びそのプログラム方法と不揮発性メモリー装置を含むメモリーシステム及び電子装置並びにシステムを実施するための形態の具体例を、図面を参照しながら詳細に説明する。フラッシュメモリー装置はプログラム動作中に様々な要因によってメモリーセルの閾値電圧が変わることがある。メモリーセルの閾値電圧に影響を及ぼす要因としては、カップリングノイズcouplingnoise、パス電圧障害Vpassdisturbance、プログラム電圧障害Vpgmdisturbance等がある。このような原因によってメモリーセルの閾値電圧が変わると、フラッシュメモリー装置は充分な読出しマージンを有せずに読出しフェイルreadfail等が発生する。本発明によるフラッシュメモリー装置はプログラムシーケンシングprogramsequencingを通じてメモリーセルの閾値変化を減らすことができる。I.プログラムシーケンサーを含むフラッシュメモリーシステム図1は、本発明の一実施形態によるフラッシュメモリーシステムを示すブロック図である。図1を参照すると、フラッシュメモリーシステム1000はフラッシュメモリー装置1100及びメモリーコントローラー1200を含む。図1に示したフラッシュメモリーシステム1000には、メモリーカード、USBメモリー、SSD等のようなフラッシュメモリーに基づくデータ格納媒体が全て包含され得る。フラッシュメモリー装置1100はメモリーコントローラー1200の制御によって消去、書込み、又は読出し動作等を実行することができる。このため、フラッシュメモリー装置1100は、入出力ラインを通じてコマンドCMD、アドレスADDR、及びデータDATAを受信する。また、フラッシュメモリー装置1100は、電源ラインを通じて電源PWRを受信し、制御ラインを通じて制御信号CTRLを受信する。制御信号CTRLには、コマンドラッチイネーブルCLE、アドレスラッチイネーブルALE、チップイネーブルnCE、書込みイネーブルnWE、読出しイネーブルnRE等が包含され得る。フラッシュメモリー装置1100はプログラムシーケンサーprogramsequencer1165を包含し得る。プログラムシーケンサー1165はフラッシュメモリー装置1100のプログラムシ-ケンスprogramsequenceを定めることができる。プログラムシーケンサー1165はハードウェア又はソフトウェア形態で具現され得る。プログラムシーケンサー1165はメモリーコントローラー1200図24参照内に包含され得る。この場合、プログラムシーケンサー1165はフラッシュ変換階層FTLFlashTransitionLayerによって管理され得る。図2は、図1に示したフラッシュメモリー装置を例示的に示すブロック図である。図2を参照すると、フラッシュメモリー装置1100は、メモリーセルアレイ1110、アドレスデコーダー1120、ページバッファー回路1130、データ入出力回路1140、電圧発生器1150、及び制御ロジック1160を含む。メモリーセルアレイ1110は複数のメモリーブロックmemoryblockで構成され得る。図2では一実施形態として1つのメモリーブロックを示している。各々のメモリーブロックは複数の物理ページphysicalpageで構成され得る。ここで、物理ページは1つのワードラインに連結されているメモリーセルの集合を意味する。図2で参照番号1111は1つの物理ページの例である。各々の物理ページは複数のメモリーセルで構成され得る。各々のメモリーセルはコントロールゲートとフローティングゲートを有するセルトランジスターとで構成され得る。1つのメモリーセルにはシングルビットデータ又は2ビット以上のマルチビットデータが格納され得る。シングルビットデータが格納されるメモリーセルはシングルレベルセルSLC:SingleLevelCell又はシングルビットセルsinglebitcellと称し、マルチビットデータが格納されるメモリーセルはマルチレベルセルMLC:MultiLevelCell又はマルチビットセルmultibitcellと称する。2ビットMLCフラッシュメモリー装置の場合、1つの物理ページphysicalpageに2つの論理ページlogicalpageが格納され得る。ここで、論理ページは1つの物理ページに同時にプログラムできるデータの集合を意味する。3ビットMLCフラッシュメモリー装置の場合には、1つの物理ページ1111に3つの論理ページが格納され得る。一方、メモリーセルアレイ1110は複数のセルストリングcellstringで構成されている。各々のセルストリング例えば、参照符号1112は、ストリング選択ラインSSL:StringSelectionLineに連結されるストリング選択トランジスター、複数のワードラインWL0~WL63に連結される複数のメモリーセル、及び接地選択ラインGSL:GroundSelectionLineに連結される接地選択トランジスターを含む。ストリング選択トランジスターはビットラインBLに連結され、接地選択トランジスターは共通ソースラインCSL:CommonSourceLineに連結される。CSLドライバー1115は共通ソースラインCSLへ接地電圧又はCSL電圧例えば、VDDを提供する。CSLドライバー1115は、制御ロジックによって制御され、電圧発生器1150から電源が提供される。続いて、図2を参照すると、アドレスデコーダー1120は、ストリング選択ラインSSL、接地選択ラインGSL、又はワードラインWL0~WL63を通じてメモリーセルアレイ1110と連結される。プログラム又は読出し動作の時に、アドレスデコーダー1120は、アドレスADDRを受信し、いずれか1つのワードライン例えば、WL0を選択し得る。ページバッファー回路1130はビットラインBL0~BLmを通じてメモリーセルアレイ1110に連結される。ページバッファー回路1130は複数のページバッファー図示せずで構成される。1つのページバッファーには1つのビットラインが連結allBL構造されるか、或いは2つ又はそれ以上のビットラインが連結shieldBL構造され得る。ページバッファー回路1130は選択された物理ページ1111にプログラムされるデータや選択された物理ページ1111から読出したデータを臨時に格納することができる。データ入出力回路1140は、内部的にはデータラインDLを通じてページバッファー回路1130に連結され、外部的には入出力ラインI/Oを通じてメモリーコントローラー1200図1参照に連結される。データ入出力回路1140は、プログラム動作の時、メモリーコントローラー1200からプログラムデータprogramdataを受信し、読出し動作の時、読出しデータreaddataをメモリーコントローラー1200へ提供する。電圧発生器1150は、メモリーコントローラー1200から電源PWRを受信し、データの読出しや書込みに必要なワードライン電圧VWLを発生する。ワードライン電圧VWLはアドレスデコーダー1120へ提供される。図2を参照すると、電圧発生器1150は、高電圧発生器1151、低電圧発生器1152、及び負電圧発生器1153を含む。高電圧発生器1151は電源電圧より高い高電圧HV:HighVoltageを発生する。高電圧はプログラム電圧Vpgmやパス電圧Vpass等として使用することができる。低電圧発生器1152は、電源電圧と同一であるか、或いはそれより低い低電圧LV:LowVoltageを発生する。電源電圧又は低電圧はビットラインプリチャージ電圧又はCSL電圧等として使用することができる。そして、負電圧発生器1153は0Vより低い負電圧NV:NegativeVoltageを発生する。負電圧はプログラム検証電圧等として使用することができる。制御ロジック1160は、コマンドCMD、アドレスADDR、及び制御信号CTRLを利用して、フラッシュメモリー装置1100のプログラム、読出し、消去等の動作を制御する。例えば、制御ロジック1160は、プログラム動作の時に、アドレスデコーダー1120を制御するため、選択ワードライン例えば、WL0へプログラム電圧が提供されるようにし、ページバッファー回路1130及びデータ入出力回路1140を制御するため、選択ページ1111にプログラムデータが提供されるようにする。制御ロジック1160はプログラムシーケンサー1165を含むことができる。プログラムシーケンサー1165は物理ページ又は論理ページのプログラムシーケンスを定めることができる。一方、プログラムシーケンサー1165は制御ロジック1160の外部に別に位置するように構成することができる。図3は、図2に示したメモリーセルの閾値電圧変化を例示的に示すダイヤグラムである。図3は2ビットMLCフラッシュメモリー装置の実施形態であり、メモリーセルは、2回のプログラム動作LSBPGM、MSBPGMを通じて、4つの状態E0、P1、P2、P3の中のいずれか1つを有する。プログラム動作の前に初期状態initialstateで、物理ページ1111図2参照の全てのメモリーセルは消去状態E0にある。LSBプログラム動作が実行されると、メモリーセルは、LSBデータによって、消去状態E0を維持するか、或いはP0状態にプログラムされ得る。その次に、MSBプログラム動作が実行されると、メモリーセルは、LSBプログラム状態とMSBデータとによって、4つの状態E0、P1、P2、P3の中のいずれか1つを有するようにプログラムされ得る。ここで、MSBプログラムは、図3と異なり、E0がP3に実行され、P0がP1又はP2に実行され、E0、P1、P2、P3の順に実行され得る。図3で、4つの状態E0、P1、P2、P3は充分な読出しマージンを有するように分布しなければならない。しかし、フラッシュメモリー装置1100は、プログラム動作中にカップリングノイズ、パス電圧障害、プログラム電圧障害等によってメモリーセルの閾値電圧が変わることがある。カップリングノイズは、選択ページをプログラムする時、カップリング効果によって隣接ページにあるメモリーセルの閾値電圧が変わる状態を意味する。Vpass障害は、プログラム動作の時に非選択ワードラインunselectedWLに印加されるパス電圧によって、非選択ページにあるメモリーセルの閾値電圧が上昇する状態を意味する。Vpgm障害は、プログラム動作の時に選択ワードラインselectedWLにプログラム電圧Vpgmが印加される時、選択ページにあるプログラム禁止セルprograminhibitcellがプログラムされる状態を意味する。このような原因によって、メモリーセルの閾値電圧が変わると、フラッシュメモリー装置1100は充分な読出しマージンを有せずに読出しフェイルreadfail等を発生させ得る。再び図2を参照すると、本実施形態によるフラッシュメモリー装置1100は、プログラムシーケンサー1165を利用して、メモリーセルの閾値電圧変化に影響を及ぼす要素を最小化できる。以下ではメモリーセルの閾値電圧変化を減らすことができる多様なプログラムシ-ケンスを説明する。II.フラッシュメモリー装置のプログラムシ-ケンス1.プログラムシ-ケンスの第1実施形態図4A及びBは、図2に示したフラッシュメモリー装置のプログラムシ-ケンスに対する第1実施形態を示す図面である。図2を参照すると、フラッシュメモリー装置1100は64の物理ページを有し、64の物理ページには128の論理ページがプログラムされる。128の論理ページは64回のLSBプログラムと64回のMSBプログラムとを通じてプログラムされる。以下ではWLii=0~63に該当する物理ページをWLi物理ページと表記する。図4に示したプログラムシ-ケンスは、WL0~WL63物理ページにLSBプログラムした後に、WL0~WL63物理ページにMSBプログラムする。図4を参照すると、WL0~WL63物理ページに第1~第64論理ページが順次的にLSBプログラムされる。その次に、WL0~WL63物理ページに第65~第128論理ページが順次的にMSBプログラムされる。図4の例で、WL62物理ページは第63論理ページをLSBプログラムする前まで62回のVpassストレスを受信する。また、図4に示したプログラムシ-ケンスによると、WL62物理ページはMSBプログラム後に1回のカップリングノイズを受信する。図4に示したプログラムシ-ケンスはカップリングノイズとVpassストレスとによるメモリーセルの閾値電圧上昇を減らすことができる。図5~図7は、図4に示したプログラムシ-ケンスのVpgm障害を減らすことができる方法を説明するためのセルストリング構造図である。図5~図7で、M1メモリーセルはプログラム禁止セルであり、WL1物理ページに第66論理ページ図4参照がMSBプログラムされると仮定する。ビットラインセットアップ区間で、プログラムビットラインprogramBLには接地電圧0Vが提供され、プログラム禁止ビットラインinhibitBLには電源電圧VDDが提供される。プログラム実行区間で、選択ワードラインWL1にプログラム電圧Vpgmが印加される時、プログラムセルはF-Nトンネルリングによって、プログラムされ、プログラム禁止セルはチャンネルブースティングchannelboostingによってプログラム禁止される。Vpgm障害はプログラム禁止セルM1でチャンネルブースティングが十分になされない時に発生する。図5を参照すると、LSBプログラム結果、メモリーセルの閾値電圧はE0状態が0Vより低くP0状態が0Vより高い。そして、MSBプログラムのビットラインセットアップ区間以下、MSBBLセットアップ区間で、全てのワードラインに0Vのワードライン電圧VWLが提供され、プログラム禁止ビットラインBLiに電源電圧VDDが印加される。図5に示した実施形態によると、M2~M63メモリーセルは、LSBプログラム状態E0、P0によってチャンネルを形成するか、或いは遮断される。仮にM2~M63メモリーセルにP0状態が存在すると、M1メモリーセルに電源電圧が十分に提供されないことがある。この場合、M1メモリーセルはMSBプログラム動作の時にチャンネルブースティングされ得る。その結果、M1メモリーセルは誤ってプログラムされ得る。本実施形態によるフラッシュメモリー装置1100は、このようなVpgm障害を防止するために、MSBBLセットアップ区間でP0状態より高いワードライン電圧VWLを提供する。P0状態より高いワードライン電圧VWLを提供する方法としては様々な方法がある。一実施形態として、図6を参照すると、フラッシュメモリー装置1100はMSBBLセットアップ区間でP0状態より高いワードライン電圧例えば、VDDを印加する。ワードライン電圧VWLがP0状態より高ければ、M2~M63メモリーセルは、LSBプログラム状態に拘らず、チャンネルを形成できる。即ち、MSBBLセットアップ区間でM2~M63メモリーセルが0Vより高いP0状態にプログラムされても、M1メモリーセルは電源電圧が十分に提供されて受信され得る。他の実施形態として、図7を参照すると、フラッシュメモリー装置1100はP0状態を0Vより低く設定し得る。P0状態が0Vより低ければ、M2~M63メモリーセルは、LSBプログラム状態に拘らず、チャンネルを形成できる。即ち、MSBBLセットアップ区間で0Vのワードライン電圧VWLが印加されても、M1メモリーセルは電源電圧が十分に提供されて受信され得る。フラッシュメモリー装置1100がP0状態を0Vより低く設定できる方法としては様々な方法がある。図8~図10は、P0状態を0Vより低く設定できる様々な実施形態を示す図面である。LSBプログラム動作の時、メモリーセルの閾値電圧分布はプログラム検証バイアス条件によって決定され得る。ここで、プログラム検証バイアス電圧には、選択ワードラインへ提供されるVWL、ビットラインへ提供されるVBL、共通ソースラインへ提供されるVCSL等がある。そして、図8~図10には図示していないが、非選択ワードライン図示せずや選択ライン図示せずSSL、GSLにはメモリーセルや選択トランジスターを十分にターンオンできる電圧が提供される。図8~図10で、VWLは電圧発生器1150図2参照から提供され、VBLはページバッファー回路1130図2参照へ提供され、VCSLはCSLドライバー1115図2参照へ提供される。図8は、負電圧発生器を使用した実施形態である。図8を参照すると、フラッシュメモリー装置1100はLSBプログラム検証動作の時に選択ワードラインへ負のプログラム検証電圧例えば、VWL=-1Vを提供する。フラッシュメモリー装置1100は負電圧発生器1153図2参照を利用して負-のプログラム検証電圧を生成できる。選択ワードラインへ負のプログラム検証電圧例えば、VWL=-1Vが提供され、ビットラインには電源電圧VDDが提供され、共通ソースラインには0Vが提供される。このようなバイアス条件で、メモリーセルの閾値電圧がa1であると仮定すると、Vth=a1、VWL-VCSLがVthより高いので、メモリーセルはオンセルoncellとして作動する。従って、ビットライン充電電荷はメモリーセルを通じて共通ソースラインへ放電される。その結果、ページバッファー回路1130のラッチ回路LAT1131はプログラム継続データ例えば、データ0を有する。ここで、プログラム継続データは該当メモリーセルに対するプログラム動作を継続進行するためのデータを意味する。メモリーセルの閾値電圧がb1になるとVth=b1、VWL-VCSLが、Vthより低いか、或いは同一であるために、メモリーセルはオフセルoffcellとして作動する。従って、ビットライン充電電荷はそのまま維持される。その結果、ページバッファー回路1130のラッチ回路LAT1131はプログラム終了データ例えば、データ1を有する。ここで、プログラム終了データは該当メモリーセルに対するプログラム動作を終了するためのデータを意味する。上記のような原理によって、P0状態にあるメモリーセルは負の閾値電圧を有することができる。図9及び図10は、CSLドライバーを使用した実施形態である。図9を参照すると、フラッシュメモリー装置1100はLSBプログラム検証動作の時に共通ソースラインへ電源電圧VDDを提供する。フラッシュメモリー装置1100は、低電圧発生器1152図2参照を利用して電源電圧を生成でき、選択ワードラインへ0Vを提供する。このようなバイアス条件で、メモリーセルの閾値電圧がa2であると仮定するとVth=a2、ビットライン電圧VBLがVWL-Vthになる時、メモリーセルはシャットオフshutoffされる。即ち、VBLは、VWL-Vth、即ち、a2の絶対値|a2|まで上昇できる。この時、ページバッファー回路1130は比較器1132を利用してVBLと|VFY0|とを比較する。ここで、VFY0はプログラムターゲット電圧である。比較結果、VBLが|VFY0|より高いために、ページバッファー回路1130のラッチ回路LAT1133はプログラム継続データ例えば、データ0を有する。メモリーセルの閾値電圧がb2になるとVth=b2、VBLが、|VFY0|より低いか、或いは同一であるために、ページバッファー回路1130のラッチ回路LAT1133はプログラム終了データ例えば、データ1を有する。上記のような原理によって、P0状態にあるメモリーセルは負の閾値電圧を有することができる。図10を参照すると、フラッシュメモリー装置1100は、LSBプログラム検証動作の時に共通ソースラインへCSL電圧例えば、VCSL=1Vを提供し、選択ワードラインへ0Vを提供し、ビットラインへ電源電圧VDDを提供する。ここで、VCSLはVDDより低く、プログラムターゲット電圧の絶対値である。このようなバイアス条件で、メモリーセルの閾値電圧がa3であると仮定するとVth=a3、VWL-VCSLがVthより高いために、メモリーセルはオンセルoncellとして作動する。従って、ページバッファー回路1130のラッチ回路LAT、1134はプログラム継続データ例えば、データ0を有する。メモリーセルの閾値電圧がb3になるとVth=b3、VWL-VCSLが、Vthより低いか、或いは同一であるために、メモリーセルはオフセルoffcellとして作動する。従って、ページバッファー回路1130のラッチ回路LAT1134はプログラム終了データ例えば、データ1を有する。上のような原理によってP0状態にあるメモリーセルは負の閾値電圧を有することができる。再び図7を参照すると、フラッシュメモリー装置1100は、P0状態を0Vより低く設定すると同時に、MSBBLセットアップ区間で0Vより高いワードライン電圧例えば、1Vを印加できる。この方法を使用する理由は、LSBプログラム動作の間に、負-のプログラム検証電圧VFY0を印加しても、P0状態にある一部メモリーセルの閾値電圧が0Vより高まることがあるためである。上述のようなプログラム方法によると、Vpgm障害を減らすことができるのみでなく、LSBプログラム動作の時にVpass電圧及びVread電圧を減らすことができる。ここで、Vread電圧はLSBプログラム検証動作又はLSB読出し動作の時に非選択ワードラインに提供される電圧である。本実施形態によるフラッシュメモリー装置1100はLSBプログラムとMSBプログラム動作の時に徐々に他のVpass電圧又はVread電圧を印加できる。即ち、本実施形態によるフラッシュメモリー装置1100は、LSBプログラム動作の時にワードラインへより低いVpass電圧を印加でき、LSBプログラム検証動作の時に非選択ワードラインにより低いVread電圧を印加できる。図11は、図4に示したプログラムシ-ケンスを利用するフラッシュメモリー装置の動作方法を説明するためのダイヤグラムである。図11を参照すると、LSBプログラム過程でプログラム検証電圧VFY0は負電圧であり、P0状態は0Vより低い。そして、MSBプログラム過程でP1状態とP2状態のプログラム検証電圧VFY1、VFY2は0Vより低く、P3状態のプログラム検証電圧VFY3は0Vより高い。図12は、図11に示したLSBプログラム動作を説明するためのタイミング図である。図12を参照すると、LSBBLセットアップ区間で、プログラム禁止ビットラインには電源電圧VDDが印加され、プログラムビットラインには0Vが印加され、全てのワードラインには0Vが印加される。Vpassイネーブル区間で、全てのワードラインにはVpass電圧が印加される。LSBプログラム実行区間で、増加型ステップパルスプログラムIncrementalStepPulseProgram電圧が印加される。各々のプログラムループ毎に0Vより低いプログラム検証電圧VFY0を利用してプログラム検証動作が実行される。図13は、図11に示したMSBプログラム動作を説明するためのタイミング図である。図13を参照すると、MSBBLセットアップ区間で、プログラム禁止ビットラインには電源電圧VDDが印加され、プログラムビットラインには0Vが印加される。そして、全てのワードラインにはP0状態より高いワードライン電圧例えば、VDDが印加される。Vpassイネーブル区間で、全てのワードラインにはVpass電圧が印加される。MSBプログラム実行区間で、ISPPIncrementalStepPulseProgram電圧が印加される。各々のプログラムループ毎に3回のプログラム検証電圧VFY1、VFY2、VFY2が印加される。VFY1及びVFY2は0Vより低く、VFY3は0Vより高い。図4に示したプログラムシ-ケンスを利用するフラッシュメモリー装置1100は、上述した通りカップリングノイズ、Vpassストレス、及びVpgm障害を減らすことができる。また、図4に示したプログラムシ-ケンスによると、Vpass電圧及びVread電圧を減らすことができる。2.プログラムシ-ケンスの第2実施形態図14は、図2に示したフラッシュメモリー装置のプログラムシ-ケンスに対する第2実施形態を示す図面である。図14に示したプログラムシ-ケンスは、図4に示したプログラムシ-ケンスと同様にWL0~WL63物理ページにLSBプログラムした後、WL0~WL63物理ページにMSBプログラムする。しかし、図14に示したプログラムシ-ケンスは、図4の方法と異なり、中央に位置する物理ページ例えば、WL31物理ページから両側方向に交互にプログラムを進行する。図14を参照すると、先にWL31物理ページに第1論理ページがLSBプログラムされ、WL32物理ページに第2論理ページがLSBプログラムされ、WL30物理ページに第3論理ページがLSBプログラムされる。このような方法でWL0物理ページに第63論理ページがLSBプログラムされ、WL63物理ページに第64論理ページがLSBプログラムされる。その次にWL31物理ページに第65論理ページがMSBプログラムされ、WL32物理ページに第66論理ページがMSBプログラムされる。このような方法でWL0物理ページに第127論理ページがMSBプログラムされ、WL63物理ページに第128論理ページがMSBプログラムされる。図14の実施形態で、WL62物理ページは第62論理ページをLSBプログラムする前まで61回のVpassストレスを受信する。そして、図14に示したプログラムシ-ケンスによると、WL62物理ページはMSBプログラムの後に一回のカップリングノイズを受信する。図14に示したプログラムシ-ケンスはカップリングノイズとVpassストレスとによるメモリーセルの閾値電圧上昇を減らすことができる。図15~図18は、図14に示したプログラムシ-ケンスのVpgm障害を減らすことができる方法を示す図面である。図14に示したプログラムシ-ケンスにおいて、Vpgm障害を減らすために、フラッシュメモリー装置1100はMSBBLセットアップ区間でCSLドライバー1115から電源電圧VDDの供給を受信する。これは下位物理ページに充分のチャンネル電圧を提供するためである。図15を参照すると、M1メモリーセルはプログラム禁止セルであり、WL1物理ページに第125論理ページ図14参照がMSBプログラムされると仮定する。図16に示したようにMSBBLセットアップ区間で、SSLとGSLとに電源電圧VDDが印加され、CSLに電源電圧VDDが提供される。そして、全てのワードラインWL0~WL63には0Vが印加される。このようなバイアス条件で、LSBプログラムのP0状態を0Vより低く設定すると、M0メモリーセルは、LSBプログラム状態に拘らず、チャンネルを形成できる。即ち、MSBBLセットアップ区間で0Vのワードライン電圧VWLが印加されても、M1メモリーセルは、CSLドライバー1115を通じて電源電圧VDDの提供を十分に受信することができるために、Vpgm障害を防止することができる。図17を参照すると、フラッシュメモリー装置1100はMSBBLセットアップ区間でP0状態より高いワードライン電圧例えば、VDDを印加する。ワードライン電圧VWLがP0状態より高ければ、M0メモリーセルは、LSBプログラム状態に拘らず、チャンネルを形成できる。即ち、MSBBLセットアップ区間でM0メモリーセルが0Vより高いP0状態にプログラムされても、M1メモリーセルは電源電圧の提供を十分に受信することができる。図18に示したように、フラッシュメモリー装置1100は、MSBBLセットアップ区間で、電源電圧VDDを印加してGSLをターンオンし、CSLを通じて電源電圧VDDをビットラインへ提供する。図14に示したプログラムシ-ケンスによると、カップリングノイズ、Vpass障害、及びVpgm障害を減らすことができる。また、図15に示した方法によると、LSBプログラム動作の時にVpass電圧及びVread電圧を減らすことができる。ここで、Vread電圧はLSBプログラム検証動作又はLSB読出し動作の時に非選択ワードラインに提供される電圧である。3.プログラムシ-ケンスの第3実施形態図19は、図2に示したフラッシュメモリー装置のプログラムシ-ケンスに対する第3実施形態を示す図面である。図19に示したプログラムシ-ケンスは、図4の方法と同様にWL0~WL63物理ページにLSBプログラムした後に、WL0~WL63物理ページにMSBプログラムする。図19に示したプログラムシ-ケンスは、図4の方法と異なり、LSBプログラムの時に偶数のワードラインevenWL:WL0、WL2、WL4、...、WL62をプログラムした後、奇数のワードラインoddWL:WL1、WL3、WL5、...、WL63をプログラムする。そして、MSBプログラムの時には図4に示したプログラムシ-ケンスと同一にプログラムする。図19の実施形態で、WL62物理ページは第32論理ページをLSBプログラムする前まで31回のVpassストレスを受信する。そして、WL62物理ページに第32論理ページがLSBプログラムされると、全ての物理ページは少なくとも一回以上のカップリングノイズを受信する。メモリーセルの閾値電圧VthとVpass電圧との差が小さければ小さいほど、メモリーセルは相対的に少ないVpassストレスを受信する。メモリーセルの閾値電圧がカップリングノイズによって上昇すると、メモリーセルは相対的に少ないVpassストレスを受信する。図19で、偶数の物理ページに対するLSBプログラムが実行されると、全ての物理ページはカップリングノイズによって閾値電圧が上昇した状態にある。従って、WL63物理ページは、第64論理ページをLSBプログラムする前まで63回のVpassストレスを受信するが、図4の方法に比べて相対的に少ないVpassストレスを受信する。第1実施形態と比較すると、図19に示したプログラムシ-ケンスは相対的に少ないVpassストレスを受信する。一方、図19に示したプログラムシ-ケンスは図6及び図7に示した方法を利用してVpgm障害を減らすことができる。図19に示したプログラムシ-ケンスによると、Vpassストレスを最小化でき、それによるメモリーセルの閾値電圧上昇を減らすことができる。4.3ビットMLCプログラムシ-ケンスの実施形態図20は、図2に示したメモリーセルの閾値電圧変化を例示的に示すダイヤグラムである。図20は、3ビットMLCの実施形態であり、メモリーセルは、3回のプログラム動作を通じて、8つの状態E0、P1、P2、P3、P4、P5、P6、P7の中のいずれか1つを有する。図21~図23は、3ビットMLCの閾値電圧変化を減らすことができるプログラムシ-ケンスの実施形態を示す図面である。3ビットMLCのプログラムシ-ケンスは2ビットMLCの様々な組み合わせを通じて多様に具現することができる。図21は、3ビットMLCプログラムシ-ケンスの第1実施形態を示す図面である。図21を参照すると、第1ページプログラムは2ビットMLCの第1実施形態と同様である。即ち、第1ページプログラム動作の間に、WL0~WL63物理ページに第1~第64論理ページが順次的にプログラムされる。第2及び第3ページプログラムは上位物理ページに下位ビットページをプログラムし、下位物理ページに上位ビットページをプログラムする。図21を参照すると、まずWL0物理ページに第65論理ページがLSBプログラムされる。その次にWL1物理ページに第66論理ページがLSBプログラムされ、WL0物理ページに第67論理ページがMSBプログラムされる。このような方法でWL63物理ページに第190論理ページがLSBプログラムされ、WL62物理ページに第191論理ページがMSBプログラムされる。最後にWL63物理ページに第192論理ページがMSBプログラムされる。図22は、3ビットMLCプログラムシ-ケンスの第2実施形態を示す図面である。図22を参照すると、第1~第3ページプログラムは2ビットMLCの第1実施形態と同一の方法で実行される。即ち、WL0~WL63物理ページには、第1ページのプログラムの間に第1~第64論理ページが順次的にプログラムされ、第2ページプログラムの間に第65~第128論理ページが順次的にプログラムされ、第3ページプログラムの間に第129~第192論理ページが順次的にプログラムされる。図23は、3ビットMLCプログラムシ-ケンスの第3実施形態を示す図面である。図23を参照すると、WL0~WL3物理ページaに対するプログラムシ-ケンスは3ビットMLCの第1実施形態の第2及び第3ページプログラムと類似の方法で実行され、WL4~WL63物理ページbに対するプログラムシ-ケンスは3ビットMLCの第2実施形態図22参照と同一の方法で実行される。III.フラッシュメモリーシステムの適用実施形態本発明によるフラッシュメモリーシステムは様々な製品に適用又は応用できる。本発明によるフラッシュメモリーシステムは、パーソナルコンピューター、デジタルカメラ、カムコーダー、携帯電話、MP3、PMP、PSP、PDA等のような電子装置のみでなく、メモリーカード、USBメモリー、ソリッドステートドライブSolidStateDrive、以下SSDと称する等のような格納装置で具現することができる。図24は、本発明によるフラッシュメモリーシステムの他の実施形態を示すブロック図である。図24を参照すると、フラッシュメモリーシステム2000はメモリーコントローラー2100及びフラッシュメモリー装置2200を含む。フラッシュメモリーシステム2000はメモリーカード例えば、SD、MMC等や着脱可能な移動式格納装置例えば、USBメモリー等のような格納媒体を全て含む。図24を参照すると、メモリーコントローラー2100は中央処理装置CPU2110、ホストインターフェース2120、RAMランダムアクセスメモリー2130、フラッシュインターフェース2140、及びプログラムシーケンサー2150を含む。プログラムシーケンサー2150はフラッシュ変換階層FTLによるマッピングテーブル形態で管理することができる。プログラムシーケンサー2150の動作原理は図2で説明したものと同様である。フラッシュメモリーシステム2000はホストと連結して使用することができる。フラッシュメモリーシステム2000はホストインターフェース2120を介してホストとデータを送受信し、フラッシュインターフェース2140を介してフラッシュメモリー装置2200とデータを送受信する。フラッシュメモリーシステム2000はホストから電源を受信して内部動作を実行する。本実施形態によるフラッシュメモリーシステム2000は、プログラムシーケンサー2150を利用して、フラッシュメモリー装置2200のプログラムシ-ケンスを調節できる。フラッシュメモリー装置2200のプログラムシ-ケンスを調節する方法は上述したものと同様である。図25は、本発明の一実施形態によるフラッシュメモリーシステムをメモリーカードに適用した実施形態を示す図面である。メモリーカードシステム3000はホスト3100とメモリーカード3200とを具備する。ホスト3100はホストコントローラー3110及びホスト接続ユニット3120を含む。メモリーカード3200は、カード接続ユニット3210、カードコントローラー3220、及びフラッシュメモリー装置3230を含む。ここで、カードコントローラー3220又はフラッシュメモリー装置3230は上述したプログラムシーケンサー図示せずを含むことができる。ホスト3100は、メモリーカード3200にデータを書込むか、或いはメモリーカード3200に格納されたデータを読出す。ホストコントローラー3110は、コマンド例えば、書込みコマンド、ホスト3100内のクロック発生器図示せずで発生するクロック信号CLK、及びデータDATAを、ホスト接続ユニット3120を介してメモリーカード3200へ送信する。カードコントローラー3220は、カード接続ユニット3210を介して受信した書込みコマンドに応答して、カードコントローラー3220内にあるクロック発生器図示せずで発生したクロック信号に同期してデータをフラッシュメモリー装置3230に格納する。フラッシュメモリー3230装置はホスト3100から送信されたデータを格納する。例えば、ホスト3100がデジタルカメラである場合には映像データを格納する。図25に示したメモリーカード3200はプログラムシーケンサー図示せずを利用してフラッシュメモリー装置3230のプログラムシ-ケンスを調節できる。フラッシュメモリー装置3230のプログラムシ-ケンスを調節する方法は上述したものと同様である。図26は、本発明の一実施形態によるフラッシュメモリーシステムを含む電子装置を示すブロック図である。電子装置4000は、パーソナルコンピューターPCで具現するか、或いはノート型コンピューター、携帯電話、PDAPersonalDigitalAssistant、及びカメラ等のような携帯用電子装置で具現することができる。図26を参照すると、電子装置4000は、フラッシュメモリーシステム4100、電源装置4200、補助電源装置4250、中央処理装置4300、RAM4400、及び使用者インターフェース4500を含む。フラッシュメモリーシステム4100はフラッシュメモリー装置4110及びメモリーコントローラー4120を含む。ここで、フラッシュメモリー装置4110又はメモリーコントローラー4120は上述したプログラムシーケンサー図示せずを含むことができる。図26に示した電子装置4000はプログラムシーケンサー図示せずを利用してフラッシュメモリー装置4110のプログラムシ-ケンスを調節できる。フラッシュメモリー装置4110のプログラムシ-ケンスを調節する方法は上述したものと同様である。図27は、本発明の一実施形態によるフラッシュメモリーシステムをソリッドステートドライブSSDに適用した実施形態を示すブロック図である。図27を参照すると、SSDシステム5000はホスト5100とSSD5200とを含む。SSD5200は、信号コネクター5231を通じてホスト5100と信号を送受信し、電源コネクター5221を通じて電源を受信する。SSD5200は、複数のフラッシュメモリー装置5201~520n、SSDコントローラー5210、及び補助電源装置5220を含む。ここで、複数のフラッシュメモリー装置5201~520n又はSSDコントローラー5210は上述したプログラムシーケンサー図示せずを含むことができる。複数のフラッシュメモリー装置5201~520nはSSD5200の格納媒体として使用される。SSD5200は、フラッシュメモリー以外にもPRAM、MRAM、ReRAM、FRAM等の不揮発性メモリー装置を使用することができる。複数のフラッシュメモリー装置5201~520nは複数のチャンネルCH1~CHnを通じてSSDコントローラー5210と連結することができる。1つのチャンネルには1つ又はそれ以上のフラッシュメモリー装置を連結することができる。1つのチャンネルに連結されるフラッシュメモリー装置は同一データバスに連結され得る。SSDコントローラー5210は信号コネクター5231を通じてホスト5100と信号SGLを送受信する。ここで、信号SGLにはコマンド、アドレス、データ等が包含され得る。SSDコントローラー5210は、ホスト5100のコマンドによって該当フラッシュメモリー装置にデータを書込みか、或いは該当フラッシュメモリー装置からデータを読出す。SSDコントローラー5210の内部構成は図28を参照して詳細に説明する。補助電源装置5220は電源コネクター5221を通じてホスト5100と連結される。補助電源装置5220はホスト5100から電源PWRを受信して充電できる。一方、補助電源装置5220は、SSD5200内に位置することもでき、SSD5200の外部に位置することもできる。例えば、補助電源装置5220は、メインボードに位置して、SSD5200に補助電源を提供することができる。図28は、図27に示したSSDコントローラー5210の構成を例示的に示すブロック図である。図28を参照すると、SSDコントローラー5210は、中央処理装置5211、ホストインターフェース5212、RAM5213、及びフラッシュインターフェース5214を含む。中央処理装置5211はホスト5100図27参照から入力された信号SGLを分析して処理する。中央処理装置5211はホストインターフェース5212やフラッシュインターフェース5214を通じてホスト5100やフラッシュメモリー装置5201~520nを制御する。中央処理装置5211はSSD5200を駆動するためのファームウエアに従ってフラッシュメモリー装置5201~520nの動作を制御する。ホストインターフェース5212はホスト5100のプロトコルに対応してSSD5200とのインターフェーシングを提供する。ホストインターフェース5212はUSBUniversalSerialBus、SCSISmallComputerSystemInterface、PCIexpress、ATA、PATAParallelATA、SATASerialATA、SASSerialAttachedSCSI等を利用してホスト5100と通信できる。また、ホストインターフェース5212はホスト5100がSSD5200をハードディスクドライブHDDとして認識するように支援するディスクエミュレーションDiskEmulation機能を実行できる。RAM5213はホスト5100から提供される書込みデータ又はフラッシュメモリー装置から読出したデータを臨時に格納する。RAM5213はフラッシュメモリー装置5201~520nに格納されるメタデータやキャッシュデータを格納することができる。急なパワーオフ動作の時に、RAM5213に格納されたメタデータやキャッシュデータはフラッシュメモリー装置5201~520nに格納される。RAM5213にはDRAM、SRAM等が包含され得る。フラッシュインターフェース5214はRAM5213から受信したデータを各々のチャンネルCH1~CHnでスキャッタリングScatteringする。そして、フラッシュインターフェース5214はフラッシュメモリー装置5201~520nから読出したデータをRAM5213に伝達する。図27に示したSSD5200はプログラムシーケンサー図示せずを利用してフラッシュメモリー装置5201~520nのプログラムシ-ケンスを調節できる。フラッシュメモリー装置5201~520nのプログラムシ-ケンスを調節する方法は上述したものと同様である。図29~図33は、本発明によるフラッシュメモリー装置を3次元で具現した実施形態を示す図面である。図29は、図2に示したメモリーセルアレイ1110を示すブロック図である。図29を参照すると、メモリーセルアレイ1110は複数のメモリーブロックBLK1~BLKhを含む。各メモリーブロックBLKは3次元構造又は垂直構造を有する。例えば、各メモリーブロックBLKは第1~第3方向に沿って伸張された構造物を含む。各メモリーブロックBLKは第2方向に沿って伸張された複数のNANDストリングNSを含む。第1及び第3方向に沿って複数のNANDストリングNSが提供され得る。各NANDストリングNSは、ビットラインBL、少なくとも1つのストリング選択ラインSSL、少なくとも1つの接地選択ラインGSL、複数のワードラインWL、少なくとも1つのダミーワードラインDWL、及び共通ソースラインCSLに連結される。即ち、各メモリーブロックは、複数のビットラインBL、複数のストリング選択ラインSSL、複数の接地選択ラインGSL、複数のワードラインWL、複数のダミーワードラインDWL、及び複数の共通ソースラインCSLに連結される。メモリーブロックBLK1~BLKhは図30を参照して更に詳細に説明する。図30は、図29のメモリーブロックBLKiを例示的に示す斜視図であり、図31は、図30のメモリーブロックBLKiの線I-I’に沿う断面図である。図30及び図31を参照すると、メモリーブロックBLKiは第1~第3方向に沿って伸張された構造物を含む。まず、基板111が提供される。例示的に、基板111は第1タイプ不純物でドーピングされたシリコン物質を含む。例えば、基板111は、pタイプ不純物でドーピングされたシリコン物質を含み、pタイプウェル例えば、ポケットpウェルであり得、p-タイプウェルを囲むn-タイプウェルを更に含むことができる。以下で、基板111はpタイプシリコンであると仮定する。しかし、基板111はpタイプシリコンに限定されない。基板111の上に、第1方向に沿って伸張された複数のドーピング領域311~314が提供される。例えば、複数のドーピング領域311~314は基板111と異なる第2タイプを有する。例えば、複数のドーピング領域311~314はn-タイプを有する。以下で、第1~第4ドーピング領域311~314はn-タイプであると仮定する。しかし、第1~第4ドーピング領域311~314はn-タイプであるものに限定されない。第1及び第2ドーピング領域311、312の間に対応する基板111上の領域で、第1方向に沿って伸張される複数の絶縁物質112が第2方向に沿って順次的に提供される。例えば、複数の絶縁物質112及び基板111は第2方向に沿って予め設定された距離程離隔されて提供される。例えば、複数の絶縁物質112は各々第2方向に沿って予め設定された距離程離隔されて提供される。例示的に、絶縁物質112はシリコン酸化物SiliconOxideのような絶縁物質を含む。第1及び第2ドーピング領域311、312の間に対応する基板111上の領域で、第1方向に沿って順次的に配置されて第2方向に沿って絶縁物質112を貫通する複数のピラー113が提供される。例示的に、複数のピラー113の各々は絶縁物質112を貫通して基板111と連結される。例示的に、各ピラー113は複数の物質で構成される。例えば、各ピラー113の表面層114は第1タイプでドーピングされたシリコン物質を含む。例えば、各ピラー113の表面層114は基板111と同一のタイプでドーピングされたシリコン物質を含む。以下で、各ピラー113の表面層114はp-タイプシリコンを含むものと仮定する。しかし、各ピラー113の表面層114はp-タイプシリコンを含むものに限定されない。各ピラー113の内部層115は絶縁物質で構成される。例えば、各ピラー113の内部層115はシリコン酸化物のような絶縁物質で充填される。第1及び第2ドーピング領域311、312の間の領域で、絶縁物質112、ピラー113、及び基板111の露出した表面に沿って絶縁膜116が提供される。例示的に、絶縁膜116の厚さは絶縁物質112との間の距離の1/2より小さい。即ち、絶縁物質112の中で第1絶縁物質の下部面に提供された絶縁膜116、及び第1絶縁物質下部の第2絶縁物質の上部面に提供された絶縁膜116との間に、絶縁物質112及び絶縁膜116以外の物質を配置することができる領域が提供される。第1及び第2ドーピング領域311、312の間の領域で、絶縁膜116の露出した表面上に導電物質211~291が提供される。例えば、基板111に隣接する絶縁物質112及び基板111の間に第1方向に沿って伸張される導電物質211が提供される。より詳細には、基板111に隣接する絶縁物質112の下部面の絶縁膜116及び基板111の間に、第1方向に伸張される導電物質211が提供される。絶縁物質112の中で特定絶縁物質の上部面の絶縁膜116及び特定絶縁物質の上部に配置された絶縁物質の下部面の絶縁膜116の間に、第1方向に沿って伸張される導電物質が提供される。例示的に、絶縁物質112の間に、第1方向に伸張される複数の導電物質221~281が提供される。また、絶縁物質112上の領域に第1方向に沿って伸張される導電物質291が提供される。例示的に、第1方向に伸張された導電物質211~291は金属物質であり得る。例示的に、第1方向に伸張された導電物質211~291はポリシリコン等のような導電物質であり得る。第2及び第3ドーピング領域312、313の間の領域で、第1及び第2ドーピング領域311、312上の構造物と同一の構造物が提供され得る。例示的に、第2及び第3ドーピング領域312、313の間の領域で、第1方向に伸張される複数の絶縁物質112、第1方向に沿って順次的に配置されて第3方向に沿って複数の絶縁物質112を貫通する複数のピラー113、複数の絶縁物質112及び複数のピラー113の露出した表面に提供される絶縁膜116、及び第1方向に沿って伸張される複数の導電物質212~292が提供される。第3及び第4ドーピング領域313、314の間の領域で、第1及び第2ドーピング領域311、312上の構造物と同一の構造物が提供され得る。例示的に、第3及び第4ドーピング領域313、314の間の領域で、第1方向に伸張される複数の絶縁物質112、第1方向に沿って順次的に配置されて第3方向に沿って複数の絶縁物質112を貫通する複数のピラー113、複数の絶縁物質112及び複数のピラー113の露出した表面に提供される絶縁膜116、及び第1方向に沿って伸張される複数の導電物質213~293が提供される。複数のピラー113の上にドレーン320が各々提供される。例示的に、ドレーン320は第2タイプでドーピングされたシリコン物質であり得る。例えば、ドレーン320はnタイプでドーピングされたシリコン物質であり得る。以下で、ドレーン320はn-タイプシリコンを含むものと仮定する。しかし、ドレーン320はn-タイプシリコンを含むものに限定されない。例示的に、各ドレーン320の幅は対応するピラー113の幅より大きい。例えば、各ドレーン320は対応するピラー113の上部面にパッド形態で提供され得る。ドレーン320の上に、第3方向に伸張された導電物質331~333が提供される。導電物質331~333は第1方向に沿って順次的に配置される。導電物質331~333の各々は対応する領域のドレーン320と連結される。例示的に、ドレーン320及び第3方向に伸張された導電物質333は各々コンタクトプラグcontactplugを通じて連結され得る。例示的に、第3方向に伸張された導電物質331~333は金属物質であり得る。例示的に、第3方向に伸張された導電物質331~333はポリシリコン等のような導電物質であり得る。図30及び図31で、各ピラー113は、絶縁膜116の隣接する領域及び第1方向に沿って伸張される複数の導体ライン211~291、212~292、213~293の中の隣接する領域と共にストリングを形成する。例えば、各ピラー113は、絶縁膜116の隣接する領域及び第1方向に沿って伸張される複数の導体ライン211~291、212~292、213~293の中の隣接する領域と共にNANDストリングNSを形成する。NANDストリングNSは複数のトランジスター構造TSを含む。トランジスター構造TSは図32を参照してより詳細に説明する。図32は、図31のトランジスター構造TSを示す断面図である。図30~図32を参照すると、絶縁膜116は、第1~第3サブ絶縁膜117、118、119を含む。ピラー113のp-タイプシリコン表面層114はボディーbodyとして作動することができる。ピラー113に隣接する第1サブ絶縁膜117はトンネルリング絶縁膜として作動することができる。例えば、ピラー113に隣接する第1サブ絶縁膜117は熱酸化膜を含むことができる。第2サブ絶縁膜118は電荷格納膜として作動することができる。例えば、第2サブ絶縁膜118は電荷捕獲層として作動することができる。例えば、第2サブ絶縁膜118は窒化膜又は金属酸化膜例えば、アルミニウム酸化膜、ハフニウム酸化膜等を含むことができる。導電物質233に隣接する第3サブ絶縁膜119はブロッキング絶縁膜として作動することができる。例示的に、第1方向に伸張された導電物質233と隣接する第3サブ絶縁膜119は単一層又は多層に形成することができる。第3サブ絶縁膜119は第1及び第2サブ絶縁膜117、118より高い誘電常数を有する高誘電膜例えば、アルミニウム酸化膜、ハフニウム酸化膜等であり得る。導電物質233はゲート又は制御ゲートとして作動することができる。即ち、ゲート又は制御ゲート導電物質233、ブロッキング絶縁膜第3サブ絶縁膜119、電荷格納膜第2サブ絶縁膜118、トンネルリング絶縁膜第2サブ絶縁膜117、及びボディー表面層114はトランジスター又はメモリーセルトランジスター構造を形成することができる。例示的に、第1~第3サブ絶縁膜117~119はONOoxide-nitride-oxideを構成できる。以下で、ピラー113のp-タイプシリコン表面層114を第2方向のボディーと称する。メモリーブロックBLKiは複数のピラー113を含む。即ち、メモリーブロックBLKiは複数のNANDストリングNSを含む。より詳細には、メモリーブロックBLKiは第2方向又は基板と垂直な方向に伸張された複数のNANDストリングNSを含む。各NANDストリングNSは第2方向に沿って配置される複数のトランジスター構造TSを含む。各NANDストリングNSの複数のトランジスター構造TSの中の少なくとも1つはストリング選択トランジスターSSTとして作動する。各NANDストリングNSの複数のトランジスター構造TSの中の少なくとも1つは接地選択トランジスターGSTとして作動する。複数のゲート又は複数の制御ゲートは、第1方向に伸張された導電物質211~291、212~292、213~293に対応する。即ち、複数のゲート又は複数の制御ゲートは、第1方向に伸張されてワードライン、及び少なくとも2つの選択ライン例えば、少なくとも1つのストリング選択ラインSSL及び少なくとも1つの接地選択ラインGSLを形成する。第3方向に伸張された導電物質331~333はNANDストリングNSの一端に連結される。例示的に、第3方向に伸張された導電物質331~333はビットラインBLとして作動する。即ち、1つのメモリーブロックBLKiで、1つのビットラインBLに複数のNANDストリングが連結される。第1方向に伸張された第2タイプドーピング領域311~314がNANDストリングの他端に提供される。第1方向に伸張された第2タイプドーピング領域311~314は共通ソースラインCSLとして作動する。要約すると、メモリーブロックBLKiは基板111と垂直な方向第2方向に伸張された複数のNANDストリングを含み、1つのビットラインBLに複数のNANDストリングNSが連結されるNANDフラッシュメモリーブロック例えば、電荷捕獲型として作動する。図30~図32で、第1方向に伸張される導体ライン211~291、212~292、213~293は9つの層で提供されるものと説明した。しかし、第1方向に伸張される導体ライン211~291、212~292、213~293は9つの層で提供されるものに限定されない。例えば、第1方向に伸張される導体ラインは8つの層、16個の層、又は複数の層で提供することができる。即ち、1つのNANDストリングで、トランジスターは8つ、16個、又は複数個であり得る。図30~図32で、1つのビットラインBLに3つのNANDストリングNSが連結されるものと説明した。しかし、1つのビットラインBLに3つのNANDストリングNSが連結されるものに限定されない。例示的に、メモリーブロックBLKiで、1つのビットラインBLにm個のNANDストリングNSを連結することができる。この時、1つのビットラインBLに連結されるNANDストリングNSの数程、第1方向に伸張される導電物質211~291、212~292、213~293の数及び共通ソースライン311~314の数も調節され得る。図30~図32で、第1方向に伸張された1つの導電物質に3つのNANDストリングNSが連結されるものと説明した。しかし、第1方向に伸張された1つの導電物質に3つのNANDストリングNSが連結されるものに限定されない。例えば、第1方向に伸張された1つの導電物質に、n個のNANDストリングNSを連結することができる。この時、第1方向に伸張された1つの導電物質に連結されるNANDストリングNSの数程、ビットライン331~333の数も調節され得る。図33は、図30~図32を参照して説明したメモリーブロックBLKiの等価回路を示す回路図である。図30~図33を参照すると、第1ビットラインBL1及び共通ソースラインCSLの間にNANDストリングNS11~NS31が提供される。第1ビットラインBL1は第3方向に伸張された導電物質331に対応する。第2ビットラインBL2及び共通ソースラインCSLの間にNANDストリングNS12、NS22、NS32が提供される。第2ビットラインBL2は第3方向に伸張された導電物質332に対応する。第3ビットラインBL3及び共通ソースラインCSLの間に、NANDストリングNS13、NS23。NS33が提供される。第3ビットラインBL3は第3方向に伸張された導電物質333に対応する。各NANDストリングNSのストリング選択トランジスターSSTは対応するビットラインBLと連結される。各NANDストリングNSの接地選択トランジスターGSTは共通ソースラインCSLと連結される。各NANDストリングNSのストリング選択トランジスターSST及び接地選択トランジスターGSTの間にメモリーセルMCが提供される。以下で、行及び列単位にNANDストリングNSを定義する。1つのビットラインに共通に連結されたNANDストリングNSは1つの列を形成する。例えば、第1ビットラインBL1に連結されたNANDストリングNS11~NS31は第1列に対応する。第2ビットラインBL2に連結されたNANDストリングNS12~NS32は第2列に対応する。第3ビットラインBL3に連結されたNANDストリングNS13~NS33は第3列に対応する。1つのストリング選択ラインSSLに連結されるNANDストリングNSは1つの行を形成する。例えば、第1ストリング選択ラインSSL1に連結されたNANDストリングNS11~NS13は第1行を形成する。第2ストリング選択ラインSSL2に連結されたNANDストリングNS21~NS23は第2行を形成する。第3ストリング選択ラインSSL3に連結されたNANDストリングNS31~NS33は第3行を形成する。各NANDストリングNSで、高さが定義される。例示的に、各NANDストリングNSで、接地選択トランジスターGSTに隣接するメモリーセルMC1の高さは1である。各NANDストリングNSで、ストリング選択トランジスターSSTに隣接すればするほどメモリーセルの高さは増加する。各NANDストリングNSで、ストリング選択トランジスターSSTに隣接するメモリーセルMC7の高さは7である。同一行のNANDストリングNSのストリング選択トランジスターSSTはストリング選択ラインSSLを共有する。異なる行のNANDストリングNSのストリング選択トランジスターSSTは異なるストリング選択ラインSSL1、SSL2、SSL3に各々連結される。同一行のNANDストリングNSの同一高さのメモリーセルはワードラインWLを共有する。同一の高さで、異なる行のNANDストリングNSのメモリーセルMCに連結されたワードラインWLは共通に連結される。同一行のNANDストリングNSの同一高さのダミーメモリーセルDMCはダミーワードラインDWLを共有する。同一高さで、異なる行のNANDストリングNSのダミーメモリーセルDMCに連結されたダミーワードラインDWLは共通に連結される。例示的に、ワードラインWL又はダミーワードラインDWLは第1方向に伸張される導電物質211~291、212~292、213~293が提供される層から共通に連結され得る。例示的に、第1方向に伸張される導電物質211~291、212~292、213~293はコンタクトを通じて上部層に連結される。上部層から第1方向へ伸張される導電物質211~291、212~292、213~293が共通に連結される。同一行のNANDストリングNSの接地選択トランジスターGSTは接地選択ラインGSLを共有する。異なる行のNANDストリングNSの接地選択トランジスターGSTは接地選択ラインGSLを共有する。即ち、NANDストリングNS11~NS13、NS21~NS23、NS31~NS33は接地選択ラインGSLに共通に連結される。共通ソースラインCSLはNANDストリングNSに共通に連結される。例えば、基板111上の活性領域で、第1~第4ドーピング領域311~314が連結される。例えば、第1~第4ドーピング領域311~314はコンタクトを通じて上部層に連結され得る。上部層で第1~第4ドーピング領域311~314が共通に連結され得る。図33に示したように、同一高さのワードラインWLは共通に連結される。従って、特定ワードラインWLが選択される時、特定ワードラインWLに連結された全てのNANDストリングNSが選択され得る。異なる行のNANDストリングNSは異なるストリング選択ラインSSLに連結される。従って、ストリング選択ラインSSL1~SSL3を選択することによって、同一ワードラインWLに連結されたNANDストリングNSの中の非選択行のNANDストリングNSがビットラインBL1~BL3から分離できる。即ち、ストリング選択ラインSSL1~SSL3を選択することによって、NANDストリングNSの行が選択され得る。そして、ビットラインBL1~BL3を選択することによって、選択行のNANDストリングNSが列単位に選択され得る。各NANDストリングNSで、ダミーメモリーセルDMCが提供される。ダミーメモリーセルDMC及び接地選択ラインGSTの間に第1~第3メモリーセルMC1~MC3が提供される。ダミーメモリーセルDMC及びストリング選択ラインSSTの間に第4~第6メモリーセルMC4~MC6が提供される。以下で、各NANDストリングNSのメモリーセルMCは、ダミーメモリーセルDMCによって、メモリーセルグループで分割されるものと仮定する。分割されたメモリーセルグループの中の接地選択トランジスターGSTに隣接するメモリーセル例えば、MC1~MC3を下部メモリーセルグループと称する。そして、分割されたメモリーセルグループの中のストリング選択トランジスターSSTに隣接するメモリーセル例えば、MC4~MC6を上部メモリーセルグループと称する。本発明によるプログラムシ-ケンスは3D構造を有するフラッシュメモリー装置にも適用することができる。本発明による3D構造を有するフラッシュメモリー装置は、プログラムシーケンサーを利用して、カップリングノイズ、Vpass障害、及びVpgm障害を減らすことができる。以上、図面を参照しながら本発明の実施形態について説明したが、本発明は、上述の実施形態に限られるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。