"デジタル制御発振器と、前記デジタル制御発振器から帰還されるクロックをカウントする第1カウンタと、リファレンスクロックに含まれる前記クロックの数を表す逓倍数をカウントする第2カウンタと、前記デジタル制御発振器から帰還されるクロックの前記リファレンスクロックに対する位相の遅延量を検出するTDCと、前記第2カウンタによってカウントされる逓倍数と、前記第1カウンタによってカウントされるクロック数との差に、前記TDCによって検出される遅延量を加えて出力する加算器と、前記デジタル制御発振器から帰還されるクロックが入力され、前記クロックのスルーレートを設定するスルーレート設定部と、前記スルーレート設定部の出力側に接続され、前記スルーレート設定部によってスルーレートが設定されたクロックが入力されるADCと、前記デジタル制御発振器への入力を前記加算器の出力と前記ADCの出力とで選択的に切り替える切替部と、前記切替部で前記デジタル制御発振器の入力を前記加算器の出力から前記ADCの出力に切り替える際に、前記TDCでロックさせた状態で、前記TDCから前記デジタル制御発振器に入力されるクロックの位相をずらしながら、前記スルーレート設定部におけるスルーレートを制御し、前記ADCでのロックポイントを実現するスルーレートに設定する制御部とを含む、ADPLL。前記制御部は、前記ADCの分解能よりも小さい分解能で前記クロックの周期を分割して得る所定時間を前記TDCから前記デジタル制御発振器に入力されるクロックに加算することにより、前記TDCから前記デジタル制御発振器に入力されるクロックの位相をずらす、請求項1記載のADPLL。前記制御部は、前記クロックの周期の分割数と等しい回数だけ前記所定時間を繰り返し加算しながら、前記ADCのロックポイントを実現するスルーレートを求める、請求項2記載のADPLL。前記制御部は、前記TDCから前記デジタル制御発振器に入力されるクロックの位相をずらしながら、前記ADCのフルコードの中間値を挟む2つの出力コードを取得し、当該2つの出力コードの差が所定の許容範囲内に収まるように前記スルーレート設定部におけるスルーレートを制御することにより、前記ADCのロックポイントを実現するスルーレートを求める、請求項1乃至3のいずれか一項記載のADPLL。前記制御部は、前記ADCの分解能よりも小さい分解能で前記クロックの周期を分割して得る所定時間を前記第2カウンタがカウントする逓倍数に加えることにより、前記TDCから前記デジタル制御発振器に入力されるクロックの位相をずらす、請求項1記載のADPLL。前記制御部は、前記TDCのロックを検出した後に、前記クロックの周期の分割数と等しい回数だけ前記所定時間を繰り返し加算しながら、前記ADCのロックポイントを実現するスルーレートを求める、請求項5記載のADPLL。デジタル制御発振器と、前記デジタル制御発振器から帰還されるクロックをカウントする第1カウンタと、リファレンスクロックに含まれる前記クロックの数を表す逓倍数に、所定の少数値を加えた値をカウントする第2カウンタと、前記デジタル制御発振器から帰還されるクロックの前記リファレンスクロックに対する位相の遅延量を検出するTDCと、前記第2カウンタのカウント値と、前記第1カウンタによってカウントされるクロック数との差に、前記TDCによって検出される遅延量を加えて出力する加算器と、前記デジタル制御発振器から帰還されるクロックが入力され、前記クロックのスルーレートを設定するスルーレート設定部と、前記スルーレート設定部の出力側に接続され、前記スルーレート設定部によってスルーレートの設定されたクロックが入力されるADCと、前記デジタル制御発振器への入力を前記加算器の出力と前記ADCの出力とで選択的に切り替える切替部と、前記切替部で前記デジタル制御発振器の入力を前記加算器の出力から前記ADCの出力に切り替える際に、前記TDCがロックした状態で、前記TDCから前記デジタル制御発振器に入力されるクロックの位相をずらしながら、前記スルーレート設定部におけるスルーレートを制御し、前記ADCのロックポイントを実現するスルーレートに設定する制御部とを含む、ADPLL。しかしながら、TDCは複数のインバータを有し、インバータの遅延時間を用いて量子化を行っているため、従来の位相同期回路の分解能は、TDCのインバータの遅延時間の制約を受けていた。インバータの遅延時間には限界があるため、従来の位相同期回路は、高いクロック周波数に十分に対応できず、分解能が低いという課題があった。そこで、分解能の高いADPLLAllDigitalPhaseLockedLoopを提供することを目的とする。本発明の実施の形態のADPLLは、デジタル制御発振器と、前記デジタル制御発振器から帰還されるクロックをカウントする第1カウンタと、リファレンスクロックに含まれる前記クロックの数を表す逓倍数をカウントする第2カウンタと、前記デジタル制御発振器から帰還されるクロックの前記リファレンスクロックに対する位相の遅延量を検出するTDCと、前記第2カウンタによってカウントされる逓倍数と、前記第1カウンタによってカウントされるクロック数との差に、前記TDCによって検出される遅延量を加えて出力する加算器と、前記デジタル制御発振器から帰還されるクロックが入力され、前記クロックのスルーレートを設定するスルーレート設定部と、前記スルーレート設定部の出力側に接続され、前記スルーレート設定部によってスルーレートの設定されたクロックが入力されるADCと、前記デジタル制御発振器への入力を前記加算器の出力と前記ADCの出力とで選択的に切り替える切替部と、前記切替部で前記デジタル制御発振器の入力を前記加算器の出力から前記ADCの出力に切り替える際に、前記TDCでロックさせた状態で、前記TDCから前記デジタル制御発振器に入力されるクロックの位相をずらしながら、前記スルーレート設定部におけるスルーレートを制御し、前記ADCでのロックポイントを実現するスルーレートに設定する制御部とを含む。分解能の高いADPLLを提供することができる。以下、本発明のADPLLAllDigitalPhaseLockedLoopを適用した実施の形態について説明する。まず、実施の形態のADPLLについて説明する前に、比較例のADPLLとその課題について説明する。図1は、比較例のADPLL300の構成を示すブロック図である。比較例のADPLL300は、主な構成要素として、DCODigitalControlledOscillator:デジタル制御発振器1、ロジック回路2、及びTDCTimetoDigitalConverter3を含む。ロジック回路2は、主な構成要素として、DCOCKカウンタ2A、FCWFrequencyCommandWordカウンタ2B、加算器2C、及びLPFLowPathFilter2Dを有する。DCO1は、ロジック回路2の出力側に接続されており、LPF2Dから出力される制御電圧が入力される。DCO1は、LPF2Dから入力される制御電圧に基づいて位相を調整したクロックDCOCKを出力する。ロジック回路2は、ADPLL300のうち、例えば、半導体集積回路LSI:LargeScaleIntegrationcircuitによって実現されるデジタル回路である。ロジック回路2の内部では、DCOCKカウンタ2A及びFCWカウンタ2Bの出力が加算器2Cの入力端子に接続されている。DCOCKカウンタ2Aの出力は、極性が反転されて加算器2Cに入力される。加算器2Cの入力端子には、TDC3も接続されている。加算器3Cの出力端子は、LPF2Dの入力端子に接続されている。LPF2Dの出力端子は、DCO1の入力端子に接続されている。DCOCKカウンタ2Aには、DCO1のクロックDCOCKが帰還されて入力される。DCOCKカウンタ2Aは、DCO1から入力されるクロックDCOCKをカウントし、TDC3からリタイミング信号RETIMINGが入力されると、カウント数を加算器2Cに出力する。DCOCKカウンタ2Aのカウント数は、極性が負の符号に反転されて加算器2Cに入力される。FCWカウンタ2Bは、逓倍数を表すFCWFrequencyCommandWordが設定される。FCWは、リファレンスクロックの1周期に含まれるクロックDCOCKの数を表す設定値である。ここで、リファレンスクロックは、ADPLL300の動作の基準となるクロックであり、例えば、水晶発振器から供給される高精度のクロックである。また、一例として、FCWが100に設定されていることとする。FCWカウンタ2Bは、TDC3からリタイミング信号RETIMINGが入力される度に逓倍数FCWを積分することによってカウントを行い、カウント数を加算器2Cに出力する。加算器2Cは、FCWカウンタ2Bから入力されるカウント数からDCOCKカウンタ2Aから入力されるカウント数を減算した値に、TDC3から入力される遅延量を加算して出力する。加算器2Cの出力は位相誤差を表す位相誤差信号PHASEであり、LPF2Dに入力される。LPF2Dは、所謂ループ回路である。LPF2Dは、加算器2Cから入力される位相誤差信号PHASEを積分し、DCO1の制御電圧として出力するフィルタである。LPF2Dは、TDC3からリタイミング信号RETIMINGが入力されると、制御電圧をDCO1に出力する。TDC3は、スタート端子にリファレンスクロックREFCLKが入力され、ストップ端子にクロックDCOCKが入力される。TDC3は、リファレンスクロックREFCLKに対するクロックDCOCKの位相の遅延量を表す遅延信号を加算器2Cに入力する。TDC3が出力する遅延量は、リファレンスクロックREFCLKの立ち上がりから、そのリファレンスクロックREFCLKの立ち上がりの後の最初のクロックDCOCKの立ち上がりまでの遅延量を表す。また、TDC3は、スタート端子にリファレンスクロックREFCLKが入力された後に、ストップ端子に最初のクロックDCOCKが入力されると、リタイミング信号RETIMINGを出力する。リタイミング信号RETIMINGは、DCOCKカウンタ2A、FCWカウンタ2B、及びLPF2Dに入力される。このようなADPLL300は、DCO1から出力されるクロックDCOCKの位相が、リファレンスクロックREFCLKに等しくなるように、クロックDCOCKの位相を調整する。次に、図2を用いて、逓倍数設定100の場合の比較例のADPLL300の動作について説明する。図2は、比較例のADPLL300の動作を示すタイミングチャートである。図2Aは、リファレンスクロックREFCLKを示す。図2Bは、クロックDCOCKを示す。図2Cは、DCOCKカウンタ2Aのカウント数NDCOを実線で示し、FCWカウンタ2Bのカウント数NFCWを破線で示す。カウント数NFCWがカウント数NDCOと等しい部分については、実線のみを示す。また、DCOCKカウンタ2Aのカウント数NDCOは、リタイミング信号RETIMINGがDCOCKカウンタ2Aに入力された時点の値を示す。図2Dは、TDC3が出力する遅延信号が表す遅延量DTDCを示す。図2Eは、カウント数NDCOから遅延量DTDCを減算した値を示す。図2Fは、カウント数NDCOの期待値Xから、期待値XとリファレンスクロックREFCLKとの誤差Yを引いた値を示す。ここで、カウント数NDCOの期待値Xは、リファレンスクロックREFCLKの立ち上がりの度に、100ずつ増大する値であり、リファレンスクロックREFCLKの周期数Nに100を乗じて求まる値である。なお、周期数Nは、1以上の整数である。また、期待値XとリファレンスクロックREFCLKとの誤差は、期待値X個分のクロックDCOCKの幅から、N周期分のリファレンスクロックの幅を引いた値である。図2Gは、リファレンスクロックREFCLKの各周期において、加算器2Cから出力される位相誤差信号PHASEを示す。図2Aに示すリファレンスクロックREFCLKに対して、DCO1が出力するクロックDCOCKが図2Bに示すように得られているとする。DCOCKカウンタ2Aは、リタイミング信号RETIMINGが入力される度にカウント数NDCOを出力する。すなわち、DCOCKカウンタ2Aは、リファレンスクロックREFCLKの立ち上がりの後の最初のクロックの一つ前のクロックまでのカウント数をリタイミング信号RETIMINGが入力される度に出力する。図2Bに示すように、時刻t0からDCOCKカウンタ2Aがカウントを開始し、時刻t1において、100個目のクロックDCOCKの終わりのタイミングが、リファレンスクロックREFCLKの立ち上がりに対して、位相α1だけ遅延しているとする。このような状況では、図2Cに示すように、時刻t1の後の最初のクロックDCOCKの立ち上がりの時点で、DCOCKカウンタ2Aのカウント数NDCOと、FCWカウンタ2Bのカウント数NFCWは、ともに100になる。そして、図2Dに示すように、TDC3が出力する遅延信号が表す遅延量DTDCは、α1となる。遅延量α1は、時刻t1におけるリファレンスクロックREFCLKの立ち上がりから、その後の最初のクロックDCOCKの立ち上がりまでの遅延量を表す。従って、図2Eに示すように、カウント数NDCOから遅延量DTDCを減算した値は、100-α1となる。また、図2Fに示すように、カウント数NDCOの期待値X100から期待値XとリファレンスクロックREFCLKとの誤差Yα1を引いた値は、100-α1となる。この結果、図2Gに示すように、加算器2Cから出力される位相誤差信号PHASEは、α1となる。次に、時刻t2では、図2A及びBに示すように、200個目のクロックDCOCKの終わりのタイミングが、リファレンスクロックREFCLKの立ち上がりに対して、位相α2だけ進んでいるとする。このような状況では、図2Cに示すように、時刻t2の後の最初のクロックDCOCKの立ち上がりの時点で、DCOCKカウンタ2Aのカウント数NDCOは201になり、FCWカウンタ2Bのカウント数NFCWは200になる。すなわち、DCOCKカウンタ2Aは、時刻t1から時刻t2の間に、クロックDCOCKを101個カウントしたことになる。そして、図2Dに示すように、TDC3が出力する遅延信号が表す遅延量DTDCは、α2となる。遅延量α2は、時刻t2におけるリファレンスクロックREFCLKの立ち上がりから、その後の最初のクロックDCOCKの立ち上がりまでの遅延量を表す。従って、図2Eに示すように、カウント数NDCOから遅延量DTDCを減算した値は、201-α2となる。また、図2Fに示すように、カウント数NDCOの期待値X200から、期待値XとリファレンスクロックREFCLKとの誤差Y-α2を引いた値は、200α2となる。ここで、図2Dに示すように、TDC3が出力する遅延信号が表す遅延量DTDCα2については、α2=1-α2が成立する。このため、カウント数NDCOから遅延量DTDCを減算した値201-α2と、カウント数NDCOの期待値X200から、期待値XとリファレンスクロックREFCLKとの誤差Y-α2を引いた値200α2は等しくなる。そして、カウント数NFCW200からカウント数NDCO201を減算した値に、TDC3が出力する遅延信号が表す遅延量DTDCα2=1-α2を加算すると、図2Gに示すように、加算器2Cから出力される位相誤差信号PHASEとして、-α2が求まる。TDC3は、リファレンスクロックREFCLKの立ち上がりと、この立ち上がりよりも後で最初のクロックDCOCKの立ち上がりとの位相差を遅延量DTDCとして出力する。遅延量DTDCは、時間軸方向で正方向における遅延量である。TDC3は、時間軸方向における正方向の遅延量を検出することはできるが、時間軸方向における負方向の位相差を検出することはできない。すなわち、TDC3は、リファレンスクロックREFCLKの立ち上がりよりも前に立ち上がったクロックDCOCKとの位相差を検出することはできない。従って、上述のように、リファレンスクロックREFCLKの立ち上がりよりも前に、本来位相差を検出したい200個目のクロックDCOCKの立ち上がりがある場合は、TDC3は、201個目のクロックDCOCKと、リファレンスクロックREFCLKの立ち上がりとの位相差である遅延量α2を検出する。そして、ADPLL300は、遅延量α2を用いて、位相誤差信号PHASE-α2を求めている。次に、時刻t3では、図2A及びBに示すように、300個目のクロックDCOCKの終わりのタイミングが、リファレンスクロックREFCLKの立ち上がりに対して、位相α2だけ遅れているとする。このような状況では、図2Cに示すように、時刻t3の後の最初のクロックDCOCKの立ち上がりの時点で、DCOCKカウンタ2Aのカウント数NDCOは300になり、FCWカウンタ2Bのカウント数NFCWは300になる。すなわち、DCOCKカウンタ2Aは、時刻t2から時刻t3の間に、クロックDCOCKを99個カウントしたことになる。そして、図2Dに示すように、TDC3が出力する遅延信号が表す遅延量DTDCは、α3となる。遅延量α3は、時刻t3におけるリファレンスクロックREFCLKの立ち上がりから、その後の最初のクロックDCOCKの立ち上がりまでの遅延量を表す。従って、図2Eに示すように、カウント数NDCOから遅延量DTDCを減算した値は、300-α3となる。また、図2Fに示すように、カウント数NDCOの期待値X300から、期待値XとリファレンスクロックREFCLKとの誤差Yα3を引いた値は、300-α3となる。この結果、図2Gに示すように、加算器2Cから出力される位相誤差信号PHASEは、α3となる。次に、時刻t4では、図2A及びBに示すように、400個目のクロックDCOCKの終わりのタイミングが、リファレンスクロックREFCLKの立ち上がりに対して、位相α4だけ進んでいるとする。このような状況では、図2Cに示すように、時刻t4の後の最初のクロックDCOCKの立ち上がりの時点で、DCOCKカウンタ2Aのカウント数NDCOは401になり、FCWカウンタ2Bのカウント数NFCWは400になる。すなわち、DCOCKカウンタ2Aは、時刻t3から時刻t4の間に、クロックDCOCKを101個カウントしたことになる。そして、図2Dに示すように、TDC3が出力する遅延信号が表す遅延量DTDCは、α4となる。遅延量α4は、時刻t4におけるリファレンスクロックREFCLKの立ち上がりから、その後の最初のクロックDCOCKの立ち上がりまでの遅延量を表す。従って、図2Eに示すように、カウント数NDCOから遅延量DTDCを減算した値は、401-α4となる。また、図2Fに示すように、カウント数NDCOの期待値X400から、期待値XとリファレンスクロックREFCLKとの誤差Y-α4を引いた値は、200α4となる。ここで、図2Dに示すように、TDC3が出力する遅延信号が表す遅延量DTDCα4については、α4=1-α4が成立する。このため、カウント数NDCOから遅延量DTDCを減算した値401-α4と、カウント数NDCOの期待値X400から、期待値XとリファレンスクロックREFCLKとの誤差Y-α4を引いた値400α4は等しくなる。そして、カウント数NFCW400からカウント数NDCO401を減算した値に、TDC3が出力する遅延信号が表す遅延量DTDCα4=1-α4を加算すると、図2Gに示すように、加算器2Cから出力される位相誤差信号PHASEとして、-α4が求まる。以上のように、比較例のADPLL300では、TDC3で検出される遅延量DTDCだけでは最終的な位相誤差信号PHASEを正しく求めることができない。このため、カウント数NDCOとカウント数NFCWを用いて、正しい位相誤差信号PHASEを求めている。次に、図3を用いて、比較例のADPLL300のTDC3の詳細について説明する。図3は、比較例のADPLL300のTDC3の回路構成を示す図である。図4は、比較例のADPLL300のTDC3の動作の一例を示すタイミングチャートである。図3に示すTDC3は、コンバータ3A、D-FF3B1~3B8、及びインバータ3C1~3C8を含む。図3には、一例として、8段のD-FF3B1~3B8、及び、8段のインバータ3C1~3C8を含むTDC3を示すが、D-FFとインバータの数は同一であれば、8段に限られるものではない。コンバータ3Aは、ThermometertoBinaryコンバータであり、図3には一例として8ビットのThermometerコードを出力するコンバータ3Aを示す。D-FF3B1~3B8は、データ入力端子Dがストップ端子図1参照に接続され、データ出力端子QがThermometertoBinaryコンバータ3Aの入力端子に接続されている。また、インバータ3C1~3C8は、直列に接続されており、D-FF3B1~3B8のクロック入力端子は、それぞれ、添え数字1~8が等しいインバータ3C1~3C8の入力端子に接続されている。また、D-FF3B1のクロック入力端子とインバータ3C1の入力端子は、スタート端子に接続されており、リファレンスクロックREFCLKが入力される。D-FF3B2~3B8のクロック入力端子は、それぞれ、添え数字が1少ないインバータ3C1~3C7の出力端子に接続されている。また、D-FF3B2、3B4、3B6、及び3B8のクロック入力端子には、それぞれ、インバータ3C1、3C3、3C5、及び3C7の出力が反転されて入力されるように、反転演算子が挿入されている。インバータ3C1に入力したリファレンスクロックREFCLKは、反転されながら、インバータ3C1~3C8を伝搬する。ここで、各インバータ3C1~3C8に入力するリファレンスクロックREFCLKを、それぞれ、REFCLK[0]~REFCLK[7]と区別する。このようなTDC3に、例えば、図4に示すようにクロックDCOCKが入力したとする。この場合に、クロックDCOCKがLレベル0からHレベル1に遷移する境界において、位相αだけ遅延している。TDC3は、この位相αを、リファレンスクロックREFCLKに対するクロックDCOCKの位相の遅延量として出力する。以上のように、TDC3は、クロックDCOCKがLレベル0からHレベル1に遷移する境界において、リファレンスクロックREFCLKに対するクロックDCOCKの位相の遅延量を量子化して出力する。TDC3は、遅延量を出力するにあたり、インバータ3C1~3C8の遅延時間を利用している。ところで、TDC3はインバータ3C1~3C8の遅延時間を利用しているため、TDC3の分解能は、インバータの遅延時間による制約を受ける。すなわち、TDC3は、インバータ3C1~3C8の遅延時間よりも短い遅延量を検出することはできない。インバータの遅延時間は、最も短いもので、例えば、5psピコ秒程度である。従って、比較例のADPLL300は、分解能に限界があり、クロックDCOCKの高周波数化に十分に対応できなかった。また、ADPLL300のインバンド位相ノイズは、TDC3の分解能によって決まり、ADPLL300の出力に含まれるジッターの支配項になる。このため、比較例のADPLL300は、インバンド位相ノイズを十分に低減できない場合があった。以上より、比較例のADPLL300では、分解能に限界があり、また、インバンド位相ノイズを十分に低減できない場合があるという問題があった。従って、以下では、このような問題を解決したADPLLについて説明する。<実施の形態1>図5Aは、実施の形態1のADPLLを含む携帯電話端末機500を示す斜視透視図であり、図5Bは携帯電話端末機500に含まれる基板504を示す図である。図5Aに示すように、携帯電話端末機500の筐体501の外面には、表示部502及び操作部503が設けられており、筐体501の内部には、破線で示す基板504が収納されている。ここで、携帯電話端末機500は電子装置の一例であり、基板504は、回路基板の一例である。筐体501は、樹脂製又は金属製の筐体であり、表示部502及び操作部503を設置するための開口部を有する。表示部502は、例えば、文字、数字、画像等を表示できる液晶パネルであればよい。また、操作部503は、テンキーに加え、携帯電話端末機500の機能を選択するための種々の選択キーを含む。なお、携帯電話端末機500は、近接通信装置赤外線通信装置、電子マネー用の通信装置等又はカメラ等の付属装置を含んでもよい。また、図5Bに示す基板504は、例えばFR4FlameRetardanttype4:ガラス布基材エポキシ樹脂基板規格の基板であり、表面504Aには銅箔をパターニングすることにより配線部505が形成されている。配線部505は、電子機器の駆動に必要な各種信号の伝送経路となるものである。配線部505は、例えば、レジストを用いたエッチング処理によってパターニングされている。なお、図5Bには、基板504の表面に形成される配線部505を示すが、基板504は複数の配線部を有する積層基板であり、内層に電源用の配線部を含む。基板504には、携帯電話端末機500で通話等の通信を行うために必要なアンテナ511、RF通信部512、ベースバンド処理部513、及びCPUCentralProcessingUnitチップ514が実装されている。RF通信部512は、DAコンバータを含む。アンテナ511、RF通信部512、ベースバンド処理部513、及びCPUチップ514は、例えば、半田ボールによって配線部505に接続されることにより、基板504に実装されている。実施の形態1のADPLLは、例えば、RF通信部512に含まれる。データを送信する場合、CPUチップ514で処理が行われた音声等の信号は、ベースバンド処理部513でベースバンド処理が行われた後に、RF通信部512でアナログ信号に変換されるとともに増幅処理とフィルタ処理等が行われた後に、アンテナ511から放射される。基板504として用いるFR4は、一般に、複数の絶縁層を積層し、各絶縁層の間層間、積層構造の最上面、及び積層構造の最下面にパターニングされた銅箔を有する。また、基板504は、配線部505を形成でき、回路を搭載することのできる誘電体製の基板であれば、FR4以外の基板であってもよい。また、配線部505は、電力損失が小さく、導電率が高い金属であれば銅Cu以外の金属例えば、アルミニウムAl等であってもよい。なお、図5には、電子装置の一例として携帯電話端末機500を示したが、電子装置は、携帯電話端末機500に限定されず、例えば、スマートフォンの端末機、地上デジタルテレビ放送用のチューナー等の通信を行う装置であってもよい。また、電子装置は、PCPersonalComputer又はサーバ等であってもよい。次に、図6を用いて、実施の形態1のADPLLについて説明する。図6は、実施の形態1のADPLLの構成を示すブロック図である。実施の形態1のADPLL100は、主な構成要素として、DCO1、DCOCKカウンタ10、FSWカウンタ20、加算器30、切替部35、LPF40、TDC50、スルーレート調整バッファ60、ADCAnalogtoDigitalConverter70、スルーレート検出回路80、及びロック検出部90を含む。また、ADPLL100は、D-FF11、42、51、52、デコーダ41、及び、ノーマライズ部53、71を含む。ADPLL100のうち、DCO1、TDC50、スルーレート調整バッファ60、及びADC70以外の部分は、半導体集積回路LSIによって実現されるデジタル回路である。DCO1は、比較例のADPLL300のDCO1と同様のデジタル制御発振器である。DCO1は、デコーダ41及びD-FF42を介してLPF40の出力側に接続されており、LPF40から出力される制御電圧が入力される。DCO1は、LPF40から入力される制御電圧に基づいて位相を調整したクロックDCOCKを出力する。図6にはDCO1の出力を1本で示すが、実際にはDCO1が出力するクロックDCOCKは、差動クロックであり、DCOCKカウンタ10、FCWカウンタ20、TDC50、及びスルーレート調整バッファ60等にも差動クロックとして入力される。しかしながら、図中では、見易さを優先してクロックDCOCKの信号線を1本で表す。DCOCKカウンタ10は、クロック入力端子がDCO1の出力端子に接続されており、出力端子がD-FF11のデータ入力端子Dに接続されている。DCOCKカウンタ10は、第1カウンタの一例である。DCOCKカウンタ10には、DCO1のクロックDCOCKが帰還されて入力される。DCOCKカウンタ10は、DCO1から入力されるクロックDCOCKをカウントし、カウント数を表すデータをD-FF11のデータ入力端子Dに入力する。D-FF11は、データ入力端子DがDCOCKカウンタ10の出力端子に接続され、データ出力端子Qが加算器30の入力端子に接続され、クロック入力端子がD-FF51のデータ出力端子Qに接続されている。D-FF11は、D-FF51からリタイミング信号RETIMINGが入力されると、DCOCKカウンタ10からデータ入力端子Dに入力されるカウント数をデータ出力端子Qに反映する。これにより、DCOCKカウンタ10のカウント値は、加算器30に入力される。DCOCKカウンタ10のカウント数は、D-FF11の出力側で、極性が負の符号に反転されて加算器30に入力される。FCWカウンタ20は、逓倍数を表すFCWFrequencyCommandWordが設定される。FCWカウンタ20のクロック入力端子はD-FF51のデータ出力端子Qに接続されており、出力端子は加算器30の入力端子に接続されている。FCWカウンタ20は、第2カウンタの一例である。FCWは、リファレンスクロックREFCLKの1周期に含まれるクロックDCOCKの数を表す設定値である。ここで、リファレンスクロックは、ADPLL100の動作の基準となるクロックであり、例えば、水晶発振器から供給される高精度のクロックである。また、一例として、FCWが100に設定されていることとする。FCWカウンタ20は、D-FF51からリタイミング信号RETIMINGが入力される度に逓倍数FCWを積分することによってカウントを行い、カウント数を加算器30に出力する。加算器30は、入力端子がD-FF11のデータ出力端子Q、FCWカウンタ20の出力端子、ノーマライズ部53の出力端子、及びスルーレート検出回路80に接続され、出力端子が切替部35のスイッチ35Aの入力端子に接続される。加算器30は、FCWカウンタ20から入力されるカウント数から、D-FF11を介してDCOCKカウンタ10から入力されるカウント数を減算した値に、D-FF52及びノーマライズ部53を介してTDC50から入力される遅延量を加算して出力する。加算器30の出力は位相誤差を表す位相誤差信号PHASE1であり、切替部35のスイッチ35Aを介してLPF40に入力される。また、加算器30には、スルーレート調整バッファ60のスルーレートを設定する際に、スルーレート検出回路80から固定値が入力される。スルーレートの設定の仕方については後述する。切替部35は、スイッチ35A及びスイッチ35Bを有する。スイッチ35Aの入力端子は加算器30の出力端子に接続され、出力端子はLPF40の入力端子に接続される。スイッチ35Bの入力端子は、ノーマライズ部71を介してADC70の出力端子に接続され、出力端子はLPF40の入力端子に接続される。切替部35のスイッチ35A及び35Bは、スルーレート検出回路80から出力される切替信号によって切り替えられる。スイッチ35A及び35Bは、スルーレート検出回路80から入力される切替信号により、いずれか一方がオン閉成にされ、いずれか他方がオフ開放にされる。スイッチ35Aがオンの場合は、加算器30の出力端子とLPF40の入力端子が接続される。すなわち、LPF40の入力端子には、TDC50で検出された遅延量を含む位相誤差信号PHASE1が入力される。一方、スイッチ35Bがオンの場合は、ノーマライズ部71を介して、ADC70の出力端子がLPF40の入力端子に接続される。LPF40は、所謂ループ回路である。LPF40は、入力端子が切替部35のスイッチ35A及びスイッチ35Bの出力端子に接続され、出力端子がデコーダ41の入力端子に接続される。LPF40は、スイッチ35Aがオンされているときは、加算器30から入力される位相誤差信号PHASE1を積分し、DCO1を制御する制御電圧として出力する。制御電圧は直流電圧である。また、LPF40は、スイッチ35Bがオンされているときは、ノーマライズ部71を介してADC70から入力される位相誤差信号PHASE2を積分し、DCO1の制御電圧として出力する。LPF40は、TDC50からリタイミング信号RETIMINGが入力されると、制御電圧をデコーダ41に出力する。デコーダ41は、入力端子がLPF40の出力端子に接続され、出力端子がD-FF42のデータ入力端子Dに接続されている。デコーダ41は、LPF40から入力される制御電圧をデコードして、DCO1に入力するデジタルデータ形式の制御電圧に変換する。D-FF42は、データ入力端子Dがデコーダ41の出力端子に接続され、データ出力端子QがDCO1の入力端子に接続され、クロック入力端子がD-FF51のデータ出力端子Qに接続されている。D-FF42は、D-FF51からリタイミング信号RETIMINGがクロック入力端子に入力されると、デコーダ41からデータ入力端子Dに入力されるデジタルデータ形式の制御電圧をデータ出力端子Qに反映する。この結果、D-FF42のデータ出力端子Qからデジタルデータ形式の制御電圧がDCO1に入力される。TDC50は、スタート端子が水晶発振器110の出力端子に接続され、ストップ端子がDCO1の出力端子に接続され、出力端子がD-FF52のデータ入力端子Dに接続される。TDC50は、スタート端子に水晶発振器110からリファレンスクロックREFCLKが入力され、ストップ端子にDCO1からクロックDCOCKが入力される。TDC50は、リファレンスクロックREFCLKに対するクロックDCOCKの位相の遅延量を表す遅延信号をD-FF52のデータ入力端子Dに入力する。TDC50が出力する遅延量は、リファレンスクロックREFCLKの立ち上がりから、そのリファレンスクロックREFCLKの立ち上がりの後の最初のクロックDCOCKの立ち上がりまでの遅延量を表す。D-FF51は、データ入力端子Dが水晶発振器110に接続され、クロック入力端子がDCO1の出力端子に接続される。また、D-FF51のデータ出力端子Qは、D-FF11、42、及び52の各クロック入力端子、FCWカウンタ20、LPF40、及びスルーレート検出回路80の各クロック入力端子に接続される。D-FF51は、データ入力端子DにリファレンスクロックREFCLKが入力された後に、クロック入力端子に最初のクロックDCOCKが入力されると、リタイミング信号RETIMINGを出力する。D-FF52は、データ入力端子DがTDC50の出力端子に接続され、データ出力端子Qがノーマライズ部53の入力端子に接続され、クロック入力端子がD-FF51のデータ出力端子Qに接続される。D-FF52は、クロック入力端子にD-FF51からリタイミング信号RETIMINGが入力されると、データ入力端子Dの値をデータ出力端子Qに反映する。これにより、TDC50が出力する遅延信号は、D-FF52及びノーマライズ部53を介して、加算器30に入力される。ノーマライズ部53は、入力端子がD-FF52のデータ出力端子Qに接続され、出力端子が加算器30の入力端子に接続される。ノーマライズ部53は、D-FF52を介してTDC50から入力される遅延信号のゲインを調整して加算器30に出力する。スルーレート調整バッファ60は、入力端子がDCO1の出力端子に接続され、出力端子がADC70の入力端子に接続される。スルーレート調整バッファ60は、DCO1から帰還されて入力されるクロックDCOCKのスルーレートを設定するスルーレート設定部の一例である。スルーレート調整バッファ60におけるスルーレートは、スルーレート検出回路80によって設定される。スルーレート調整バッファ60におけるスルーレートの設定については後述する。ADC70は、入力端子がスルーレート調整バッファ60の出力端子に接続され、出力端子がノーマライズ部71の入力端子とスルーレート検出回路80に接続され、クロック入力端子が水晶発振器110に接続される。ADC70は、水晶発振器110からリファレンスクロックREFCLKが入力されると、スルーレート調整バッファ60でスルーレートが設定されたクロックDCOCKをデジタル変換して、位相誤差信号PHASE2を出力する。ADC70は、例えば、8ビットのADCであり、スルーレート調整バッファ60でスルーレートが設定されたクロックDCOCKを量子化し、量子化誤差を表す位相誤差信号PHASE2を出力する。ADC70としては、例えば、SARSuccessiveApproximationResister:逐次比較型ADCを用いることができる。ADC70の詳細については図11を用いて後述する。ノーマライズ部71は、ADC70から出力される位相誤差信号PHASE2のゲインを調整して出力する。ノーマライズ部71でゲインが調整された位相誤差信号PHASE2は、スイッチ35BがオンのときにLPF40に入力される。スルーレート検出回路80は、入力端子がADC70の出力端子とロック検出部90の出力端子に接続され、出力端子がスルーレート調整バッファ60のスルーレート調整端子とスイッチ35A及び35Bの制御端子に接続され、クロック入力端子がD-FF51のデータ出力端子Qに接続される。また、スルーレート検出回路80は、処理過程で生じた演算値を保持するために、内部メモリ81を有する。スルーレート検出回路80は、制御部の一例である。スルーレート検出回路80は、クロック入力端子にリタイミング信号RETIMINGが入力されると、スルーレート調整バッファ60におけるスルーレートを調整する。スルーレート検出回路80は、ロック検出部90によってロック状態が検出されると、リタイミング信号RETIMINGが入力されるタイミングでスイッチ35Bをオンにするとともに、スイッチ35Aをオフにする。スルーレート検出回路80による処理については後述する。ロック検出部90は、入力端子が切替部35の出力端子スイッチ35A及び35Bの出力端子に接続され、出力端子がスルーレート検出回路80の入力端子に接続され、クロック入力端子がD-FF51のデータ出力端子Qに接続される。ロック検出部90は、スイッチ35Aがオンのときに、スイッチ35Aの出力端子側で位相誤差信号PHASE1を取り込み、位相誤差信号PHASE1の表す位相誤差が、所定範囲内の値であるか否かを判定する。ロック検出部90は、位相誤差信号PHASE1の表す位相誤差が所定範囲内の値であると判定すると、ロック状態を検出したことを表すロック検出信号をスルーレート検出回路80に入力する。実施の形態1のADPLL100は、まず、TDC50を利用して、DCO1から出力されるクロックDCOCKの位相が、リファレンスクロックREFCLKに等しくなるように、クロックDCOCKの位相を調整する。また、ADPLL100は、TDC50を用いてロック状態を保持しながら、スルーレート調整バッファ60でクロックDCOCKのスルーレートを調整する。次に、調整後のスルーレートを用いて、ADC70のロックポイントを模索する。そして、ADC70のロックポイントが検出されると、切替部35を切り替えてスイッチ35Bをオンにし、ADC70をLPF40に接続する。そして、ADPLL100は、ADC70を利用して、DCO1から出力されるクロックDCOCKの位相が、リファレンスクロックREFCLKに等しくなるように、クロックDCOCKの位相を調整する。ADC70は、TDC50よりも高い分解能を有する理由については図7を用いて説明する。次に、実施の形態1のADPLL100が含むADC70のロックポイント70における分解能について説明する。図7は、実施の形態1のADPLL100の8ビットのADC70の分解能を説明する図である。図7には、リファレンスクロックREFCLKと、位相の異なる3種類のクロックDCOCKを示す。DCOCKは差動クロックであるため、位相が180度π異なるクロックを破線で示す。ADPLL100は、リファレンスクロックREFCLKと、ADC70に入力するクロックDCOCKの位相差が一定値になるように制御を行うことにより、ロック状態になる。図7に示すリファレンスクロックREFCLKに対して、Aはロック状態におけるクロックDCOCKを示す。また、BはリファレンスクロックREFCLKに対して位相が90度π/4進んでいるクロックDCOCKを示し、CはリファレンスクロックREFCLKに対して位相が90度π/4遅れているクロックDCOCKを示す。Bの場合は、周波数を低下させてAの状態に近づけることが必要であり、Cの場合は、周波数を上昇させてAの状態に近づけることが必要である。8ビットのADC70は、Bに示す状態と、Cに示す状態との間でリファレンスクロックREFCLKとクロックDCOCKの位相差を検出ればよいため、2本の破線の間に含まれる半周期を256分割することができる。このため、実施の形態1のADPLL100は、ADC70を用いてロックしている状態では、3GHzにおける半周期の時間約167psを256分割した約0.65psの分解能が得られることになる。次に、図8を用いて、DCO1の回路構成について説明する。図8Aは、実施の形態1のADPLL100のDCO1の回路構成を示す図である。図8Bは、実施の形態1のADPLL100のDCO1に含まれる可変キャパシタの回路構成を示す図である。実施の形態1のADPLL100のDCO1は、図8Aに示すように、コイルL1、L2、可変キャパシタC、NMOSトランジスタQ1、Q2、Q3を含む。DCO1は、差動のクロックDCOCKを出力するため、出力端子1A、1Bを有する。コイルL1L2は、直列に接続されており、接続点において電源に接続されている。コイルL1、L2と可変キャパシタCは、並列に接続されている。NMOSトランジスタQ1のドレインは、NMOSトランジスタQ2のゲートと、コイルL1、L2及び可変キャパシタの一端図8A中左側の端子に接続されている。NMOSトランジスタQ1のソースは、NMOSトランジスタQ2のソースと、NMOSトランジスタQ3のドレインに接続されている。NMOSトランジスタQ1のゲートは、NMOSトランジスタQ2のドレインと、コイルL1、L2及び可変キャパシタCの他端図8A中右側の端子とに接続されている。NMOSトランジスタQ2のドレインは、NMOSトランジスタQ1のゲートと、コイルL1、L2及び可変キャパシタの他端図8A中右側の端子に接続されている。NMOSトランジスタQ2のソースは、NMOSトランジスタQ1のソースと、NMOSトランジスタQ3のドレインに接続されている。NMOSトランジスタQ2のゲートは、NMOSトランジスタQ1のドレインと、コイルL1、L2及び可変キャパシタCの一端図8A中左側の端子とに接続されている。NMOSトランジスタQ3のドレインは、NMOSトランジスタQ1及びQ2のソースに接続されている。NMOSトランジスタQ3のソースは接地されている。図8Bに示すように、可変キャパシタCは、多数のバラクタVA1~VAmとVB1~VBmとを並列に接続したものである。バラクタVA1~VAmは、互いのゲートが出力端子1Aに接続されており、バラクタVB1~VBmは、互いのゲートが出力端子1Bに接続されている。バラクタVA1~VAm、VB1~VBmの各々のソースとドレインは互いに接続され、DCO1の入力端子に接続されている。DCO1の入力端子には、デコーダ41からデジタルデータ形式の制御電圧d0,d1,d2,、dmが入力される。バラクタVA1~VAm、VB1~VBmは、同一の添え数字のバラクタ同士でペアになっており、ペアでオン/オフが行われる。DCO1は、デコーダ41から入力されるデジタルデータ形式の制御電圧d0,d1,d2,、dmによってバラクタVA1~VAm、VB1~VBmのうちのいずれかのペアがオンされることにより、可変キャパシタCの静電容量が設定される。DCO1が出力するクロックDCOCKの周波数は、可変キャパシタCの静電容量によって制御される。なお、mは、2以上の任意の整数であり、例えば、256である。DCO1は、可変キャパシタCの静電容量を調整することにより、発振周波数が設定される。実施の形態1では、DCO1の発振周波数は、一例として、3GHzに設定される。次に、図9を用いて、LPF40の回路構成について説明する。図9は、実施の形態1のADPLL100のLPF40の回路構成を示す図である。LPF40は、加算器40A、乗算器40B、40C、加算器40D、及びD-FF40Eを有する。加算器40Aは、入力端子が切替部35のスイッチ35A及び35Bの出力端子と、D-FF40Eのデータ出力端子Qに接続され、出力端子が乗算器40Bの入力端子と、D-FF40Eのデータ入力端子Dとに接続されている。乗算器40Bは、入力端子が加算器40Aの出力端子に接続され、出力端子が加算器40Dの入力端子に接続されている。乗算器40Bには、積分項ρが入力されている。乗算器40Bは、入力値を積分項ρを用いて積分して出力する。積分項ρの値は、ADPLL100が安定的にロック状態を保持できるように適切な値に設定される。乗算器40Cは、入力端子が切替部35のスイッチ35A及び35Bの出力端子に接続され、出力端子が加算器40Dの入力端子に接続されている。乗算器40は、切替部35と加算器40Dとの間で、加算器40A及び乗算器40Bと並列に接続されている。乗算器40Cは、比例項βが入力されており、入力値に比例項βを乗じて出力する。加算器40Dは、入力端子が乗算器40Bの出力端子と、乗算器40Cの出力端子とに接続されており、出力端子がD-FF42のデータ入力端子Dに接続されている。加算器40Dは、乗算器40B及び40Cの出力を加算して出力する。D-FF40Eは、データ入力端子Dが加算器40Aの出力端子に接続されており、データ出力端子Qが加算器40Aの入力端子に接続されており、クロック入力端子がD-FF51のデータ出力端子Qに接続されている。LPF40は、加算器40の入力端子に位相誤差信号PHASE1又はPHASE2と、D-FF40Eの出力が入力されると、乗算器40Bでの積分と、乗算器40Cでの比例算とを行い、位相誤差信号PHASE1又はPHASE2を積分することにより、制御電圧を出力する。次に、図10を用いて、スルーレート調整バッファ60の回路構成について説明する。図10は、実施の形態1のADPLL100のスルーレート調整バッファ60の回路構成を示す図である。スルーレート調整バッファ60は、インバータ61、PMOSPtypeMetalOxideSemiconductorトランジスタ62A、63A~63C、NMOSNtypeMetalOxideSemiconductorトランジスタ62B、64A~64Cを含む。インバータ61は、入力端子がDCO1の出力端子に接続され、出力端子がPMOSトランジスタ62Aのゲートと、NMOSトランジスタ62Bのゲートとに接続されている。PMOSトランジスタ62は、ゲートがインバータ61の出力端子に接続され、ソースがPMOS63A~63Cのドレインに接続され、ドレインがNMOSトランジスタ62Bのドレインに接続されている。NMOSトランジスタ62Bは、ゲートがインバータ61の出力端子に接続され、ソースがNMOSトランジスタ64A~64Cのドレインに接続され、ドレインがPMOSトランジスタ62Aのドレインに接続されている。PMOSトランジスタ62AとNMOSトランジスタ62Bは、CMOSComplementaryMetalOxideSemiconductorトランジスタを構築している。PMOSトランジスタ62Aのドレインと、NMOSトランジスタ62Bのドレインとは、上述のように互いに接続され、CMOSトランジスタの出力端子になっている。PMOSトランジスタ62Aのドレインと、NMOSトランジスタ62Bのドレインとは、ADC70の入力端子に接続されている。PMOSトランジスタ63A~63Cは、電源VCCと、PMOSトランジスタ62Aのソースとの間で互いに並列に接続されている。PMOSトランジスタ63A~63Cは、ソースが電源VCCに接続され、ドレインがPMOS62Aのソースに接続され、ゲートがスルーレート検出回路80の出力端子に接続されている。PMOSトランジスタ63A~63Cのサイズは、チャネル幅Wとチャネル長Lとの比が互いに異なり、それぞれ、4W/L、2W/L、W/Lの比に設定されている。NMOSトランジスタ64A~64Cは、NMOSトランジスタ62Bのソースと接地との間で互いに並列に接続されている。NMOSトランジスタ64A~64Cは、ソースが接地され、ドレインがNMOS62Bのソースに接続され、ゲートがスルーレート検出回路80の出力端子に接続されている。NMOSトランジスタ64A~64Cのサイズは、チャネル幅Wとチャネル長Lとの比が互いに異なり、それぞれ、4W/L、2W/L、W/Lの比に設定されている。このようなスルーレート調整バッファ60において、PMOSトランジスタ63AとNMOSトランジスタ64Aは、スルーレート検出回路80によって同時に駆動される。同様に、PMOSトランジスタ63BとNMOSトランジスタ64Bは、スルーレート検出回路80によって同時に駆動される。PMOSトランジスタ63CとNMOSトランジスタ64Cは、スルーレート検出回路80から出力される3ビットのゲート制御電圧によって同時に駆動される。スルーレート検出回路80は、スルーレート調整バッファ60のスルーレートを最も小さくする場合は、PMOSトランジスタ63CとNMOSトランジスタ64Cのみをオンにする。また、スルーレートを1段大きくするには、PMOSトランジスタ63BとNMOSトランジスタ64Bのみをオンにする。また、スルーレートをさらに1段大きくするには、PMOSトランジスタ63B及び63CとNMOSトランジスタ64B及び64Cをオンにする。また、スルーレートをさらに1段大きくするには、PMOSトランジスタ63AとNMOSトランジスタ64Aのみをオンにする。スルーレート検出回路80は、スルーレート調整バッファ60のスルーレートを最も大きくする場合は、PMOSトランジスタ63A~63CとNMOSトランジスタ64A~64Cをすべてオンにする。このように、PMOSトランジスタ63A~63C及びNMOSトランジスタ64A~64Cのサイズに応じて、スルーレート検出回路80から出力される3ビットのゲート制御電圧を調整することにより、スルーレート調整バッファ60のスルーレートを7段階に調整できる。次に、図11を用いて、ADC70の回路構成について説明する。図11は、実施の形態1のADPLL100のADC70の回路構成を示す図である。実施の形態1のADPLL100のADC70は、一例として、8ビットのSARADCであり、キャパシタC1の群、キャパシタC2の群、コンパレータ701、及びSAR制御部702を含む。キャパシタC1の群は、バイナリウェイト方式で重み付けされており、左側から右側にかけて、1個のキャパシタC11C1、1個のキャパシタC11C1、2個のキャパシタC12C1、4個のキャパシタ4C1、、128個のキャパシタ128C1128C1、256個のキャパシタ256C1256C1という順で配列されている。キャパシタC1の群のうち、符号703で示す一番左の1個のキャパシタC1はダミーである。符号703で示す一番左の1個のキャパシタC1以外のキャパシタ1C1~256C1の一端は、スイッチSW1からSW256に接続されており、他端はコンパレータ701の反転入力端子に接続されている。スイッチSW1からSW256は、3入力型のスイッチであり、それぞれ、クロックDCOCK、GND、Vrefが入力される。スイッチSW1からSW256に入力されるクロックDCOCKは、差動信号であるクロックDCOCKの一方である。Vrefは、例えば、電源電圧である。キャパシタC1の群は、スルーレート調整バッファ60でスルーレートが設定されたクロックDCOCKが入力され、SAR制御部702によってスイッチSW1からSW256が切り替えられて逐次比較動作が行われると、量子化誤差を出力する。量子化誤差は、コンパレータ701の反転入力端子に入力される。同様に、キャパシタC2の群は、左側から右側にかけて、1個のキャパシタC21C2、1個のキャパシタC11C2、2個のキャパシタC12C2、4個のキャパシタ4C2、、128個のキャパシタ128C2128C2、256個のキャパシタ256C2256C2という順で配列されている。キャパシタC2の群のうち、符号704で示す一番左の1個のキャパシタC2はダミーである。符号704で示す一番左の1個のキャパシタC2以外のキャパシタ1C2~256C2の一端は、スイッチSW1-からSW256-に接続されており、他端はコンパレータ701の非反転入力端子に接続されている。スイッチSW1-からSW256-は、3入力型のスイッチであり、それぞれ、クロックDCOCKバー、GND、Vrefが入力される。クロックDCOCKバーは、差動信号であるクロックDCOCKの他方であり、スイッチSW1からSW256に入力されるクロックDCOCKとは逆位相である。Vrefは、例えば、電源電圧である。キャパシタC2の群は、スルーレート調整バッファ60でスルーレートが設定されたクロックDCOCKバーが入力され、SAR制御部702によってスイッチSW1-からSW256-が切り替えられて逐次比較動作が行われると、量子化誤差を出力する。量子化誤差は、コンパレータ701の非反転入力端子に入力される。コンパレータ701の出力は、SAR制御部702に接続されている。コンパレータ701は、SAR制御部702が逐次比較動作を8回繰り返すことにより、キャパシタC1の群から反転入力端子に入力される量子化誤差と、キャパシタC2の群から反転入力端子に入力される量子化誤差とを比較し、8ビットの位相誤差信号PHASE2を出力する。なお、ADC70としてSAR制御ADCを用いる場合は、SARADCのキャパシタが、スルーレート調整バッファ60においてスルーレートを調整するための容量成分を兼用するようにしてもよい。この場合、スルーレート調整バッファ60とADC70の実装面積を削減することができる。次に、図12を用いて、実施の形態1のADPLL100において、TDC50からADC70に切り替える手法について説明する。図12は、実施の形態1のADPLL100において、TDC50からADC70に切り替える際の処理を示すフローチャートである。図12に示すフローチャートは、スルーレート検出回路80によって実行される。フローを開始するとSTART、スルーレート検出回路80は、逓倍数FCWを設定するステップS1。次に、スルーレート検出回路80は、TDC50を用いた状態でのADPLL100がロックしているか否かを判定するステップS2。ADPLL100がロックしているか否かの判定は、スルーレート検出回路80にロック検出部90からロック検出信号が入力されているか否かに基づいて行う。スルーレート検出回路80は、ロック検出信号がロック検出部90から入力されるまで、ステップS2の処理を繰り返し実行する。スルーレート検出回路80は、ロック検出部90からロック検出信号が入力されたと判定するとS2:YES、ADC70の出力コードをn回取得し、その平均値Zを求めるステップS3。ここで、ADC70は、8ビットであるため、出力コードは0~255の256段階の値のうちのいずれかの値を出力する。切替部35のスイッチ35Aをオフにするととともにスイッチ35BをオンにすることによってTDC50からADC70に切り替えた後は、ADC70を用いた状態で、ADPLL100をロックさせる必要がある。このため、ステップS3では、ADC70の出力コードの平均値Zを取得している。スルーレート検出回路80は、ステップS3で取得した出力コードの平均値Zを内部メモリ81で保持しておく。次いで、スルーレート検出回路80は、加算器30に出力するPHASE加算値が15/16以下であるか否かを判定するステップS4。スルーレート検出回路80は、加算器30に出力するPHASE加算値が15/16以下であると判定した場合S4:YESは、PHASE加算値に固定値1/16を加算するステップS5。ここで、実施の形態1のADPLL100では、位相誤差信号PHASE1に、固定値を加算しながら、位相誤差信号PHASE1の位相をずらして行く。実施の形態1では、固定値として、クロックDCOCKの1周期の時間の1/16の時間を用いる。これは、ステップS2~S5の処理を16回繰り返すことにより、クロックDCOCKの1周期分についてADC70の出力コードの平均値を求めるためである。固定値は、クロックDCOCKを適当なビット数で割ることによって求まる値に設定すればよいが、ADC70のロックポイントを探すために固定値を足し続けるので、ADC70の分解能8ビットよりも荒いビット数で割ればよい。また、PHASE加算値とは、スルーレート検出回路80が加算器30に入力する値であり、後述するステップS5を繰り返し実行することにより、クロックDCOCKの1周期の時間の1/16ずつ増大する。ここでは、PHASE加算値を単に0、1/16、2/16、、16/16と示すが、すべてクロックDCOCKの1周期に対する時間を表す。そして、ステップS2~S5の処理を16回繰り返すと、PHASE加算値が16/16になり、16回目のステップS4において、スルーレート検出回路80は、加算器30に出力するPHASE加算値が15/16以下ではないと判定するS4:NO。次に、スルーレート検出回路80は、ステップS3で取得したADC70の出力コードの平均値Zのうち、出力コードの平均値が減少する場合に、128を跨ぐ2つの出力コードの平均値Zを抽出し、2つの平均値Zの差分値を求める。ここで、図13を用いて、実施の形態1のADPLL100において、PHASE加算値を0から1/16ずつ加算した場合におけるADC70の出力コードの平均値Zの変化について説明する。図13は、実施の形態1のADPLL100において、PHASE加算値を0から1/16ずつ加算した場合のADC70の出力コードの平均値Zの変化の一例を示す図である。図13には、横軸に時間、縦軸に出力コードの値を取り、0から16/16は、ステップS5において繰り返し加算されたPHASE加算値を表す。ステップS2からステップS5の処理を繰り返し実行すると、PHASE加算値が1/16ずつ増大するので、位相誤差信号PHASE1が1/16ずつ増大しながら、ADPLL100がロックすることになる。位相誤差信号PHASE1は、FCWカウンタ20から入力されるカウント数から、D-FF11を介してDCOCKカウンタ10から入力されるカウント数を減算した値に、D-FF52及びノーマライズ部53を介してTDC50から入力される遅延量を加算して得る値である。このため、ステップS2からS5の処理を繰り返している状態では、ADPLL100は、TDC50が出力する遅延量に基づいてロックしている。図13に示すように、PHASE加算値が0から1/16ずつ16回加算されて16/16になるまでの間に、ADC70の出力コードの平均値Zは、正弦波を描くようにステップ状に変化する。そして、出力コードの平均値Zが減少する場合に、出力コードの平均値Zは128に近い値を取る。128は、8ビットで表される0から255までの256個のコードのうち、略中央にあるコードであり、8ビットのADC70の出力コードのフルコード0~255の中間値の一例の値である。このため、実施の形態1のステップS6では、PHASE加算値の増大に伴って図13に示すように出力コードの平均値Zが変化する場合において、出力コードの平均値Zが減少する場合に、128を跨ぐ2つの出力コードの平均値Zを抽出する。ここで、例えば、PHASE加算値が9/16のときにADC70の出力コードの平均値Zが140、PHASE加算値が10/16のときにADC70の出力コードの平均値Zが110であったとする。このような場合、スルーレート検出回路80は、ステップS6の処理で、出力コードの平均値Z140と出力コードの平均値Z110の差分値である30を求める。以上によりステップS6の処理が終了する。なお、ここでは出力コードの平均値Zが減少する場合に128を跨ぐ2つの出力コードを抽出する形態について説明するが、出力コードの平均値Zが上昇する場合にも出力コードは128を跨ぐ。このため、ステップS6では、出力コードの平均値Zが上昇する場合に128を跨ぐ2つの出力コードの平均値Zを抽出してもよい。出力コードの平均値Zが減少する場合に128を跨ぐ2つの出力コードの平均値Zを抽出するか、出力コードの平均値Zが上昇する場合に128を跨ぐ2つの出力コードの平均値Zを抽出するかは、ADPLL100の回路の接続関係等に応じて、予め決定しておけばよい。次に、スルーレート検出回路80は、ステップS6で求めた差分値を所定の設定値と比較するステップS7。所定の設定値は、許容誤差の範囲を表す値である。すなわち、スルーレート検出回路80は、ステップS7において、ステップS6で求めた差分値が所定の誤差範囲内にあるか否かを判定する。ここで、所定の設定値は、例えば、50±5に設定される。この所定の設定値は、実験等でADC70の出力コードを用いてADPLL100をロックさせた状態で、事前に求めておけばよい。スルーレート検出回路80は、ステップS7において、ステップS6で求めた差分値が所定の設定値の範囲内にないと判定した場合は、フローをステップS8に進行させる。スルーレート検出回路80は、スルーレート調整バッファ60のスルーレートを変更するステップS8。スルーレート検出回路80は、ステップS7での比較の結果、ステップS6で求めた差分値が所定の設定値の下限値よりも低い場合は、スルーレートを大きくし、ステップS6で求めた差分値が所定の設定値の上限値よりも大きい場合は、スルーレートを小さくする。なお、ステップS8でのスルーレートの変更は、スルーレートを7段階のうちの1段階変更すればよい。スルーレート検出回路80は、ステップS8の処理が終了すると、フローをステップS2にリターンする。これにより、ステップS8で設定された新たなスルーレートにより、ステップS3でADC70の出力コードが取得され、ステップS7において、ステップS6で求めた差分値が所定の設定値の範囲内にあると判定するまでステップS2からS8の処理が繰り返し実行される。スルーレート検出回路80は、ステップS7において、ステップS6で求めた差分値が所定の設定値の範囲内にあると判定した場合S7:YESは、フローをステップS9に進行させる。スルーレート検出回路80は、前回のステップS8で設定したスルーレートにおいて、ステップS3で求めた出力コードの平均値Zのうち、最も128に近い値を実現するPHASE加算値を抽出するステップS9。スルーレート検出回路80は、ステップS9において、例えば、PHASE加算値を9/16に設定する。次に、スルーレート検出回路80は、TDC50を用いた状態でのADPLL100がロックしているか否かを判定するステップS10。ADPLL100がロックした状態で、TDC50からADC70に切り替えるためである。ADPLL100がロックしているか否かの判定は、スルーレート検出回路80にロック検出部90からロック検出信号が入力されているか否かに基づいて行う。スルーレート検出回路80は、ロック検出信号がロック検出部90から入力されるまで、ステップS2の処理を繰り返し実行する。スルーレート検出回路80は、ADPLL100がロックしたら、切替部35のスイッチ35Aをオフ開放するとともに、スイッチ35Bをオン閉成するステップS11。これにより、TDC50からADC70への切り替えが完了し、一連のフローが終了するEND。実施の形態1では、TDC50の分解能は3ビットであり、ADC70の分解能は8ビットである。このため、ADC70に切り替えた後は、8ビットの分解能で、ADPLL100をロックさせることができる。ADC70に切り替えた後は分解能が高いので、インバンド位相ノイズを低減して、ジッターを低減できる。比較例のADPLL300図1参照では、TDC3のインバータ3C1~3C8の遅延時間の制約を受け、ADPLL300の出力に含まれるジッターの支配項になるインバンド位相ノイズを十分に低減することができなかった。TDC3に含まれるインバータ3C1~3C8の遅延時間は、5psであった。これに対して、実施の形態1のADPLL100では、TDC50でのロック状態を保持しながらスルーレート調整バッファ60のスルーレートの最適値を求め、最適なスルーレートに設定した状態で、TDC50からADC70に切り替える。このため、ADC70のロックポイント70に切り替えた後は、TDC50よりも分解能が非常に高いADC70が出力する位相誤差信号PHASE2を用いてADPLL100をロックさせることができる。実施の形態1のADPLL100のADC70は8ビットであるため、クロックDCOCKが3GHzで発振している場合に、クロックDCOCKの半周期約167psを256分割すると、約0.65psの位相まで検出することができる。これは、比較例のADPLL300における5psに比べると、一桁低い値である。従って、実施の形態1によれば、インバンド位相ノイズを大幅に低減して、ジッターを大幅に低減できる。また、実施の形態1のADPLL100は、上述のように、TDC50でのロック状態を保持しながらスルーレート調整バッファ60のスルーレートの最適値を求め、最適なスルーレートに設定した状態で、TDC50からADC70に切り替える。このため、TDC50からADC70に切り替えた後に、疑似ロックが発生することを防ぐことができる。また、実施の形態1のADPLL100では、TDC50からADC70に切り替えた後は、DCOCKカウンタ10、FCWカウンタ20、及びTDC50を利用しないため、これらを停止させることができる。このため、実施の形態1のADPLL100によれば、TDC50からADC70に切り替えた後に、消費電力を低減することができる。図14は、実施の形態1のADPLL100と、比較例のADPLL300とのインバンド位相ノイズのシミュレーション結果を示す図である。図14において、横軸はオフセット周波数、縦軸はインバンド位相ノイズを表す。なお、オフセット周波数は、クロックDCOCKが3GHzである場合におけるオフセット周波数を表す。図14に示すように、実施の形態1のADPLL100でADC70に切り替えたときのインバンド位相ノイズは、オフセット周波数が100Hzから約100000Hzの範囲で約-123dBc/Hzであった。また、最大値は1e06Hzにおいて約-112dBc/Hzであった。これに対して、比較例のADPLL300のインバンド位相ノイズは、オフセット周波数が100Hzから20000Hzの間で約-105dBc/Hzであり、最大値は、約500000Hzで約-95dBc/Hzであった。なお、DCO1単独での特性は、約4000Hzのときに約-60dBc/Hzであり、線形的に低下する特性である。以上のように、実施の形態1のADPLL100によれば、比較例のADPLL300に比べて、インバンド位相ノイズを約20dBc/Hz低減できることが分かった。<実施の形態2>図15は、実施の形態2のADPLLの構成を示すブロック図である。実施の形態2のADPLL200は、加算器230とスルーレート検出回路280の構成が実施の形態1のADPLL100と異なる。その他の構成要素は、実施の形態1のADPLL100の各構成要素と同様であるため、同様の構成要素には同一符号を付し、その説明を省略する。加算器230は、入力端子がD-FF11のデータ出力端子Q、FCWカウンタ20の出力端子、及びノーマライズ部53の出力端子に接続され、出力端子が切替部35のスイッチ35Aの入力端子に接続される。加算器230は、FCWカウンタ20から入力されるカウント数から、D-FF11を介してDCOCKカウンタ10から入力されるカウント数を減算した値に、D-FF52及びノーマライズ部53を介してTDC50から入力される遅延量を加算して出力する。加算器230の出力は位相誤差を表す位相誤差信号PHASE1であり、切替部35のスイッチ35Aを介してLPF40に入力される。実施の形態2では、スルーレート検出回路80が出力する固定値は、加算器230には入力されず、FCWカウンタ20の入力側に設けられる加算器231に入力される。固定値は、実施の形態1と同様に、クロックDCOCKの1周期の時間の1/16の時間である。加算器231は、出力端子がFCWカウンタ20の入力端子に接続されており、逓倍数FCWと、スルーレート検出回路80から出力される固定値が入力される。スルーレート検出回路280は、内部に4ビットカウンタ281を有する点が実施の形態1のADPLL100のスルーレート検出回路80と異なる。このような実施の形態2のADPLL200は、TDC50からADC70に切り替えるためにスルーレート検出回路280が実行する処理が実施の形態1と異なる。次に、図16を用いて、実施の形態2のADPLL200のスルーレート検出回路280が実行する処理について説明する。図16は、実施の形態2のADPLL200において、TDC50からADC70に切り替える際の処理を示すフローチャートである。図17は、実施の形態2のADPLL200がTDC50からADC70に切り替える際の処理で用いる4ビットのテーブルデータの一例を示す図である。図16に示すフローチャートは、スルーレート検出回路280によって実行される。フローが開始するとSTART、スルーレート検出回路280は、逓倍数FCWを設定するとともに、逓倍数FCWに固定値を加算するステップS21。これにより、加算器231からFCWカウンタ20に逓倍数FCWに固定値を加えた値が入力される。次に、スルーレート検出回路280は、TDC50を用いた状態でのADPLL200がロックしているか否かを判定するステップS22。ADPLL200がロックしているか否かの判定は、スルーレート検出回路280にロック検出部90からロック検出信号が入力されているか否かに基づいて行う。スルーレート検出回路280は、ロック検出信号がロック検出部90から入力されるまで、ステップS22の処理を繰り返し実行する。スルーレート検出回路280は、ロック検出部90からロック検出信号が入力されたと判定するとS22:YES、4ビットカウンタ281を起動するステップS23。次に、スルーレート検出回路280は、ADC70の出力コードを16回連続で取得し、取得した出力コードを4ビットカウンタ281に入力するステップS24。これにより、図17に示すように、4ビットのテーブルデータが得られる。図17に示すテーブルデータは、1回目カウンタコード0に取得した出力コードから16回目カウンタコード15に取得した出力コードまでを格納する。リファレンスクロックREFCLKが出力される度にFCWカウンタ20から出力されるカウント数は、逓倍数FCWにクロックDCOCKの1/16を加算した値ずつ増加する。このため、1回目から16回目までに得られる出力コードは、クロックDCOCKの1/16ずつ位相がずれた状態で取得されることになる。すなわち、実施の形態2のADPLL200は、フラクショナルなPLLである。FCWカウンタ20で逓倍数FCWに加算されるクロックDCOCKの1/16は、逓倍数FCWに加算される所定の少数値の一例である。図17に示すテーブルデータは、1回目カウンタコード0に取得した出力コードが70、2回目カウンタコード1に取得した出力コードが90、10回目カウンタコード9に取得した出力コードが140の場合を示す。また、図17は、11回目カウンタコード10に取得した出力コードが110、15回目カウンタコード14に取得した出力コードが80、16回目カウンタコード15に取得した出力コードが60である場合を示す。次いで、スルーレート検出回路280は、出力コードが減少する区間において、出力コードが128を跨ぐ2つの出力コードを抽出し、さらに、2つの出力コードに対応するカウンタコードを4ビットカウンタから抽出するステップS25。次に、スルーレート検出回路280は、4ビットカウンタ281で、ステップS25で取得した2つのカウンタコードに対応するADC70の2つの出力コードをn回連続で取得し、2つの出力コードの差分値のn回の平均値を求めるステップS26。例えば、ステップS25でカウンタコード9及び10を抽出した場合は、スルーレート検出回路280は、ステップS26において4ビットカウンタ281で、カウンタコード9及び10の出力コードをn回連続で取得する。そして、各回で取得したカウンタコード9の出力コードと、カウンタコード10の出力コードとの差分値をn個求め、n個の差分値の平均値を求める。次に、スルーレート検出回路280は、ステップS26で求めた差分値のn回の平均値を所定の設定値と比較するステップS27。所定の設定値は、許容誤差の範囲を表す値である。すなわち、スルーレート検出回路280は、ステップS27において、ステップS26で求めた差分値のn回の平均値が許容誤差の範囲内にあるか否かを判定する。所定の設定値は、例えば、50±5に設定される。この所定の設定値は、実験等でADC70の出力コードを用いてADPLL200をロックさせた状態で、事前に求めておけばよい。スルーレート検出回路280は、ステップS27において、ステップS26で求めた平均値が所定の設定値の範囲内にないS27:NOと判定した場合は、フローをステップS8に進行させる。スルーレート検出回路280は、スルーレート調整バッファ60のスルーレートを調整するステップS28。スルーレート検出回路280は、ステップS27での比較の結果、ステップS26で求めた差分値が所定の設定値の下限値よりも低い場合は、スルーレートを大きくし、ステップS26で求めた差分値が所定の設定値の上限値よりも大きい場合は、スルーレートを小さくする。スルーレート検出回路280は、ステップS28の処理が終了すると、フローをステップS22にリターンする。これにより、ステップS28で設定された新たなスルーレートにより、ステップS23で4ビットカウンタ281が起動される。そして、ステップS27において、ステップS26で求めた平均値が所定の設定値の範囲内にあるS27:YESと判定されるまで、ステップS22からS28の処理が繰り返し実行される。スルーレート検出回路280は、ステップS27において、ステップS26で求めた平均値が所定の設定値の範囲内にあると判定した場合S27:YESは、フローをステップS29に進行させる。スルーレート検出回路280は、ステップS29において、最後のステップS28で設定したスルーレートにおいて、出力コードがステップS25で求めた2つの出力コードのうち128に近い値になったら、TDC50からADC70に切り替えるステップS29。以上で一連の処理が終了するEND。実施の形態2では、TDC50の分解能は3ビットであり、ADC70の分解能は8ビットである。このため、ADC70に切り替えた後は、8ビットの分解能で、ADPLL200をロックさせることができる。ADC70に切り替えた後は分解能が高いので、インバンド位相ノイズを低減して、ジッターを低減できる。実施の形態2のADPLL200のADC70は8ビットであるため、クロックDCOCKが3GHzで発振している場合に、クロックDCOCKの半周期約167psを256分割すると、約0.65psの位相まで検出することができる。これは、比較例のADPLL300における5psに比べると、一桁低い値である。従って、実施の形態2によれば、インバンド位相ノイズを大幅に低減して、ジッターを大幅に低減できる。また、実施の形態2のADPLL200は、上述のように、TDC50でのロック状態を保持しながらスルーレート調整バッファ60のスルーレートの最適値を求め、最適なスルーレートに設定した状態で、TDC50からADC70に切り替える。このため、TDC50からADC70に切り替えた後に、疑似ロックが発生することを防ぐことができる。また、実施の形態2のADPLL200では、TDC50からADC70に切り替えた後は、DCOCKカウンタ10、FCWカウンタ20、及びTDC50を利用しないため、これらを停止させることができる。このため、実施の形態2のADPLL200によれば、TDC50からADC70に切り替えた後に、消費電力を低減することができる。以上、本発明の例示的な実施の形態のADPLLについて説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。"