半導体で形成される第1及び第2のチップと、前記第1のチップを貫通し、前記第2のチップと電気的に接続される第1の貫通ビアと、前記第1のチップ内において前記第1の貫通ビアの外壁を覆うように形成された絶縁体と、前記第1のチップ内において前記絶縁体の外壁を覆うように形成され、前記半導体よりも低インピーダンスである導電体と、を有することを特徴とする半導体装置。請求項1において、前記導電体は前記第1のチップの配線層において電源電位又は接地電位に接続されることを特徴とする半導体装置。請求項2において、前記第1のチップはMOSFETを有し、前記MOSFETのドレインは前記配線層を経由して前記第1の貫通ビアと接続され、前記MOSFETのソースは前記配線層を経由して前記電源電位又は接地電位と接続され、前記MOSFETのゲートはゲート動作電位もしくは前記基準電位と接続されることを特徴とする半導体装置。請求項1において、前記導電体は、前記半導体よりも高濃度のイオンが注入され、前記半導体よりも低インピーダンスに形成されることを特徴とする半導体装置。請求項1において、前記第1のチップは、前記第1の貫通ビアと、電源電位又は接地電位に接続される第2の貫通ビアと、をそれぞれ複数有し、前記第1のチップにおいて、前記第1の貫通ビアと前記第2の貫通ビアとが交互にかつ格子状に配置されることを特徴とする半導体装置。請求項1において、前記第1のチップは、複数の前記第1の貫通ビアと第1及び第2のバッファと信号入力端子を有し、前記第2のチップは、OR論理回路と信号出力端子とを有し、前記信号入力端子は前記第1及び第2のバッファの入力と接続され前記第1のバッファの出力は複数の前記第1の貫通ビアのうち1つと電気的に接続され、前記第2のバッファの出力は複数の前記第1の貫通ビアのうち他の1つと電気的に接続され、前記OR論理回路の第1の入力は前記第1のバッファの出力が接続された前記第1の貫通ビアの他端と電気的に接続され、前記OR論理回路の第2の入力は前記第2のバッファの出力が接続された前記第1の貫通ビアの他端と電気的に接続され、前記OR論理回路の出力は前記信号出力端子と接続されることを特徴とする半導体装置。請求項6において、第1のチップは、Nビットのデータ信号及び前記データ信号の冗長ビットであるMビットの冗長信号を送信する入力データ送信回路と、前記NMビットのいづれかのビットに前記Mビットの冗長信号を割り振る切替信号を送信する切替信号送信回路と、貫通ビアテスト動作の結果信号を受信するテスト結果受信回路と、を有し、第2のチップは前記Nビットのデータ信号及びMビットの冗長信号を受信する入力データ受信回路と、前記切替信号を受信する切替信号受信回路と、前記貫通ビアテスト動作の結果信号を送信するテスト結果送信回路と、を有し前記入力データ送信回路は第1の貫通ビア群を介して前記入力データ受信回路と電気的に接続され、前記切替信号送信回路は前記信号入力端子と複数の前記第1の貫通ビアと前記信号出力端子とを介して前記切替信号受信回路と電気的に接続され、前記テスト結果送信回路は第2の貫通ビア群を介して前記テスト結果受信回路と電気的に接続され、前記半導体装置は前記入力データ受信回路にて受信された入力データ受信信号と前記切替信号受信回路にて受信された切替受信信号とに基づいて、第1の貫通ビア群の不良を検出することを特徴とする半導体装置。請求項6において、第2のチップは、Nビットのデータ信号及び前記データ信号の冗長ビットであるMビットの冗長信号を伝送する入力データ送信回路と、前記NMビットのいづれかのビットに前記Mビットの冗長信号を割り振る切替信号を送信する切替信号送信回路と、貫通ビアテスト動作の結果信号を受信するテスト結果受信回路と、を有し、第1のチップは前記Nビットのデータ信号及びMビットの冗長信号を受信する入力データ受信回路と、前記切替信号を受信する切替信号受信回路と、前記貫通ビアテスト動作の結果信号を送信するテスト結果送信回路と、を有し前記入力データ送信回路は第1の貫通ビア群を介して前記入力データ受信回路と電気的に接続され、前記切替信号送信回路は第3の貫通ビア群を介して前記切替信号受信回路と電気的に接続され、前記テスト結果送信回路は前記信号入力端子と複数の前記第1の貫通ビアと前記信号出力端子とを介して前記テスト結果受信回路と電気的に接続され、前記半導体装置は前記入力データ受信回路にて受信された入力データ受信信号と前記切替信号受信回路にて受信された切替受信信号とに基づいて、第1の貫通ビア群の不良を検出することを特徴とする半導体装置。本発明解決する課題は、冗長/復号方式における冗長データ信号の本数を削減し、冗長化回路および復号化回路を簡略化することである。これにより貫通ビアによるクロック信号の低遅延伝送、不良検出/切替方式でのテスト結果のフィードバックおよび切替情報の共有を最小限の回路で実現する。本願において開示される半導体装置のうち、代表的な実施の形態の概要を簡単に説明すれば、半導体で形成される第1及び第2のチップと、前記第1のチップを貫通し、前記第2のチップと電気的に接続される第1の貫通ビアと、前記第1のチップ内において前記第1の貫通ビアの外壁を覆うように形成された絶縁体と、前記第1のチップ内において前記絶縁体の外壁を覆うように形成され、前記半導体よりも低インピーダンスである導電体と、を有することを特徴とする。本願によって、貫通ビアの故障モードを固定することができる。これにより冗長化回路および復号化回路を簡略化することができる。本実施の形態による半導体集積回路装置は、互いに積層搭載され、貫通ビアによって接続された複数の半導体チップによって構成される。その各半導体チップの信号を伝送する貫通ビアに不良がおきた場合は、故障モードを固定する、すなわちビアの断線やショートに関わらず、ある電位VSSまたはVDDに固定されるようにするものである。本発明の貫通ビアの代表的な構造例を図3Aに示す。信号を伝送する貫通ビアにおいて、その貫通導体301に沿ったシリコン基板310の内壁に不純物の濃い領域307を作成して、ビアに沿った内壁のインピーダンスを下げておく。配線層306でこの領域に基準電位VSSもしくはVDDを接続する。ここで基準電位とはシリコン基板に接続されている電位であり、一般的にP型基板であればVSSである。これにより、貫通ビアの絶縁膜303の形成不良で側壁とショートした場合、貫通ビアの電位は、基板電位に設定される。また貫通ビアの配置について、チップ配線面から見た図を図3Bに示す。信号の貫通ビア図ではパッド3021とバンプ3051で表現の周囲に前記基準電位VSSもしくはVDDに接続された貫通ビアパッド3022とバンプ3052で表現を配置し、信号と基準電位が交互に配置されるようにする。これにより、信号ビアと隣接するビアのバンプが接触した場合に、信号ビアと接触するのはVSSもしくはVDDのみとなる。また貫通ビアを抵抗でVSSにプルダウンかVDDにプルアップする。実際には数100-数10kΩの高抵抗または狭チャネルFETで貫通ビアの貫通電極またはパッドをプルダウンもしくはプルアップする。これは貫通ビアがオープンになった場合に、それに接続される回路端子を予定した電位に強制的に固定することができる。以上の手段を用いて故障モードを限定した状態で、伝送すべきデータの冗長化と復号化を行う。データ線が1本の場合、冗長化では同じ信号を1本のみ複製し、冗長路を含めて貫通ビア伝送路は2本となる。復号化は、2本の信号のOR論理を取る。故障モードを固定すると、冗長データの本数削減および冗長化/復号化回路が簡略化できる。また、データが一本の場合、復号化に必要な回路はORゲート1個のみで構成できるので、多数決論理と比較して回路規模の縮小、遅延時間の低減が可能となる。さらに、この冗長経路は、より上位の故障検出回路の最低保証ラインクロック、テスト結果比較に使用できる。またこの冗長経路をチップ内に分散して配置し、プロセスのバラツキによる不良に対して冗長性を維持できる。以下に本願発明を実施例により説明する。この実施例は本願発明を用いた一例であり、本願発明は本例により限定されない。本発明の第1の実施形態を以下に説明する。本例は、上述した図3の構成にプルダウン用のMOSFETを貫通導体に接続した構成を示す。図4Aに貫通ビア周辺の構造および図4Bにその等価回路を示す。データ信号を伝送する貫通ビアにおいて、その貫通導体401とそれを覆う絶縁膜403を隔ててシリコン基板410の内壁がある。この内壁部分に周囲より高い不純物を注入した領域407を形成する。シリコン基板がP型であればPに、シリコン基板がN型であれはNの状態にする。このようして貫通ビア周囲のシリコン基板の内壁を低インピーダンスにした上で、配線層406を介して基準電位に配線する。基準電位はシリコン基板に接続された電位VSSかVDDのいずれかを選択する。通常、基板がP型であればVSSである。さらに貫通導体は配線層409を経由してMOSFETのドレイン412に接続し、FETを通して、最終的に配線層406の基準電位に接続される。本例においてこのFETはNチャネル型であり、ゲート電極はVDD電位に接続される。次に各構造の役割を説明する。一般に、貫通導体とシリコン基板を隔てている絶縁層の形成不良や貫通導体の形成不良により貫通導体とシリコン基板が接触した場合、貫通導体は基板に接続された電位に基板の抵抗成分を介してショートする。ショートがおきた場所が配線面に近い部分と遠い部分とでは、ビアと基板電位との抵抗値が異なる。本発明では、シリコン基板の内壁を低インピーダンスにすることで、貫通導体とシリコン基板の接触の場所に関わらず、低インピーダンスで基準電位に接する。これにより、貫通導体とシリコン基板との接触は、基準電位へのショートという故障モードに固定することができる。さらに本例では、貫通導体をFET経由で基準電位に接続している。このFETはプルダウン抵抗の機能を果たす。貫通導体の形成不良でオープンとなった場合は、このFETにより基準電位に誘導される。本例では、FETによるプルダウンを上げたが、チャネル幅に応じて抵抗値を変えることもできるし、逆バイアスを加えたFETで抵抗を実現してもよい。また、ポリシリコンや特定の型のウェル領域を用意して抵抗素子を形成してもよい。以上の構成により、貫通ビアのオープン、ショートの関わらず、貫通ビアの形成不良が原因で不良が発生した場合は、故障モードを基準電位へのショートに固定することができる。本発明の第2の実施形態を以下に説明する。本例は、故障モードが固定された場合の冗長化/復号化回路を説明するものである。図5に示すように、送信側である冗長化回路510は、1ビットのデータ信号に対して冗長データとして元の信号をコピーした1ビットの信号を用意する。これは、2つのバッファ回路511で作成する。もとのデータ信号と合わせて2ビットに冗長化した出力信号を2本の貫通ビアで伝送する。受信側の復号化回路520では、2ビットの入力信号をOR論理回路521にて復号化する。OR論理の入力側に接続されている抵抗522は、プルダウン抵抗であり、実施例1で説明したFETと同等のものでもよいし、ポリシリコンやウェルで形成した抵抗素子でもよい。貫通ビア2本のうち一本が不良であっても、故障モードが固定されて本例ではVSSへショートになっている限りは、元のデータを復元できる。前述したように、従来は図11に示すように3本の貫通ビアと多数決論理が必要であったことから、従来の回路と比較してビア本数と回路規模を縮小できる。またそれに伴い遅延時間を低減できる。なお、故障モードの固定がVDDへのショートである場合の受信側復号化回路は、プルアップ抵抗を接続した2入力のAND論理で構成される。本発明の第3の実施形態を以下に説明する。図3Bに複数の貫通ビアを配線面から見た図を示す。信号を伝送するビアの周囲に基準電位に固定された貫通ビアを配置する。信号の貫通ビア図ではパッド3021とバンプ3051で表現の周囲に前記基準電位VSSもしくはVDDに接続された貫通ビアパッド3022とバンプ3052で表現を配置し、信号と基準電位が交互に配置されるようにする。バンプの大きさは10ミクロン程度で貫通ビアの配置間隔が50ミクロンより小さくなると、バンプ同士の誤接続が懸念される。特に信号用の貫通ビアが隣接ビアと接触して正常な伝送動作ができなくなる。そこで、万一隣接ビアと接触した場合は予定した電位になるように、信号ビアの周囲を基準電位になっているビアで囲む。基準電位は、VSSもしくはVDDとなるが、実施例1や2で説明した故障モードの固定方法と同じ電位になるように選択するのが望ましい。バンプの配置方法には、いくつかの方法がある。図6に一例を示す。信号の貫通ビア図ではパッド6021とバンプ6051で表現の周囲に前記基準電位VSSもしくはVDDに接続された貫通ビアパッド6022とバンプ6052で表現を配置し、信号と基準電位が交互に配置されるようにする。いずれの方法においても、バンプが隣接したバンプとショートした場合、基準電位に接するようにする。本発明の第4の実施形態を以下に説明する。本例は、従来技術である貫通ビアの不良検出/切替回路のうち、結果信号のフィードバックと切替信号の伝送に実施例2で示した冗長化/復号化回路および貫通ビアを適用したものである。回路構成を図7に示す。送信チップ710の中に、送信側の貫通ビア不良検出/切替回路730があり6ビットのデータ伝送のために、1本の冗長貫通ビアを加えた7本の貫通ビアを接続している。回路730は、送信側の経路切替回路711とテスト信号を導入するマルチプレクサ群713より構成される。回路711は、制御論理とマルチプレクサ群713と遅延回路712よりなる。制御論理は、貫通ビアの位置を入力として、図8Aに示すように各マルチプレクサを制御する。入力となる切替信号は経路として用いない貫通ビア番号である。制御論理を経て、マルチプレクサ群は、該当ビアを避ける経路に信号を切り替える。遅延回路は、信号がマルチプレクサを経由する場合とスルーの場合で遅延時間が同一になるように調整される。一方、受信チップ720の中には、受信側の貫通ビア不良検出/切替回路740があり6ビットのデータ伝送のために、1本の冗長貫通ビアを加えた7本の貫通ビアを接続している。回路740は、受信側の経路切替回路721とテスト結果信号を出力するマルチプレクサ722より構成される。回路721は、制御論理とマルチプレクサ群713よりなる。制御論理は、貫通ビアの位置を入力として、図8Bに示すように各マルチプレクサを制御する。入力となる切替信号は経路として用いない貫通ビア番号である。制御論理を経て、マルチプレクサ群は、該当ビアを避ける経路に信号を切り替える。テスト動作時は、マルチプレクサ722でテスト結果信号を外部に出力する。動作は次の通りである。送信チップからテスト信号を貫通ビアに出力し受信チップにて貫通ビアからのテスト信号を受信する。受信チップは、実施例2記載の冗長化回路725、貫通ビアおよび送信側の復号化回路726にて結果信号を送信チップ側に送り返し、結果を評価する。送信したテスト信号と結果信号が不一致の場合は貫通ビアが不良を起こしているので、そのビアを回避するように切替信号が作成される。送信側で作成された切替信号は同チップの回路711に供給されると同時に、多ビットの冗長化回路727、貫通ビアさらに受信チップ側の多ビット復号化回路728にて受信側に伝送される。そこで、送信側と一致した切替情報を回路721に供給し、不良貫通ビアを送受チップともに経路を切り離す。ここでは記載しなかったが、受信側マルチプレクサ722を制御するのも本発明の冗長化/復号化を用いている。本発明の第5の実施形態を以下に説明する。本例は、従来技術である貫通ビアの不良検出/切替回路のうち、結果信号1本と制御信号1本のみの伝送を実施例2で示した冗長化/復号化回路および貫通ビアを適用したものである。回路構成を図9に示す。送信チップ810の中に、送信側の貫通ビア不良検出/切替回路830があり6ビットのデータ伝送のために、1本の冗長貫通ビアを加えた7本の貫通ビアを接続している。これらの貫通ビアは、実施例1、3のビア周辺構造およびビア配列を持つ。よって故障モードは、VSSへのショートのみである。回路830は、送信側の経路切替回路811とテスト信号を導入するマルチプレクサ群813より構成される。ここで貫通ビアをテストする信号はすべてHであり、テスト動作と通常動作を切り替える1本の信号のみがテスト信号となる。回路811は、実施例4の回路711と同様である。一方、受信チップ820の中には、受信側の貫通ビア不良検出/切替回路840があり6ビットのデータ伝送のために、1本の冗長貫通ビアを加えた7本の貫通ビアを接続している。回路840は、受信側の経路切替回路821とテスト結果信号を出力するマルチプレクサ822より構成される。回路821は、実施例4の回路721と同様である。7本の貫通ビアの出力は、回路821に入力されるほかに、反転回路832を経てレジスタ831に入力される。レジスタのラッチ信号は、送信チップからのテスト信号が冗長化/復号化回路を経て入力される。動作は次の通りである。送信チップでテスト信号をアクティブにすると、送信側の貫通ビアにはすべてHが出力され、受信チップにて貫通ビアからの信号を受信する。貫通ビアに不良があるとVSS側Lに固定される。結果信号をマルチプレクサ822で集約して、実施例2記載の冗長化回路825、貫通ビアおよび送信側の復号化回路826にて結果信号を送信チップ側に送り返す。同時に、レジスタ831には、不良を起こした貫通ビアの番号が入力される。ここでテスト信号を解除すると、その番号が切替回路821に入力されてその不良ビアを回避するようにマルチプレクサ群が動作する。この方式の特徴は、受信チップ側に切替信号を伝送する必要がないことである。そのため貫通ビアの削減にもつながる。ここでは記載しなかったが、受信側マルチプレクサ822を制御するのも本発明の冗長化/復号化を用いている。