複数のメモリセル、ストリング選択トランジスタ、そして接地選択トランジスタを具備したメモリストリングを含む不揮発性メモリ装置の消去方法において、前記複数のメモリセルに連結された複数のワードラインにワードライン消去電圧を印加する段階と、前記接地選択トランジスタに連結された接地選択ラインに特定電圧を印加する段階と、前記接地選択ラインに前記特定電圧を印加する段階の間に前記メモリセルストリングが形成された基板に消去電圧を印加する段階と、前記基板の電圧変化により前記接地選択ラインをフローティングする段階とを含むことを特徴とする不揮発性メモリ装置の消去方法。前記特定電圧を印加する段階は、前記接地選択ラインに接地電圧を印加する段階を含むことを特徴とする請求項1に記載の消去方法。前記接地選択ラインをフローティングする段階は前記基板の電圧レベルが目標電圧レベルに到達する時に行われることを特徴とする請求項1に記載の消去方法。前記複数のメモリセルは前記基板と垂直な方向に積層されることを特徴とする請求項1に記載の消去方法。基板上に提供される複数のメモリセルストリングを含むメモリセルアレイと、ビットラインを通じて前記複数のメモリセルストリングと連結され、前記ビットラインを駆動するように構成される読み出し及び書き込み回路と、複数のワードライン、ストリング選択ライン、そして接地選択ラインを通じて前記複数のメモリセルストリングに連結され、前記複数のワードライン及び前記選択ラインを駆動するように構成されるアドレスデコーダと、消去動作の時に、前記基板の電圧レベルをモニタするように構成される基板モニタ回路とを含み、消去動作の時に、前記アドレスデコーダは前記モニタ結果により前記接地選択ラインを駆動するように構成されることを特徴とする不揮発性メモリ装置。前記消去動作の消去電圧が前記基板に印加されることが始まる時、前記アドレスデコーダは前記選択ラインを接地電圧に駆動するように構成されることを特徴とする請求項5に記載の不揮発性メモリ装置。前記消去動作の時に、前記基板の電圧レベルが目標電圧レベルに到達する時、前記アドレスデコーダは前記接地選択ラインをフローティングするように構成されることを特徴とする請求項6に記載の不揮発性メモリ装置。前記基板モニタ回路は前記基板の電圧が提供される基板ノード及び接地ノードの間に連結される第1トリマ及び第2トリマと、前記第1トリマと第2トリマとの間のノードの電圧及び目標電圧を比較し、前記モニタ結果に出力する比較器とを含むことを特徴とする請求項5に記載の不揮発性メモリ装置。不揮発性メモリ装置の消去方法において、第1導電型の基板に垂直し、前記基板に接触する前記第1導電型のピラー活性ボディを使用するストリング選択トランジスタと複数のメモリセル、そして接地選択トランジスタを含むメモリストリングを含む不揮発性メモリ装置を提供する段階と、前記複数のメモリセルに連結された複数のワードラインにワードライン消去電圧を印加する段階と、前記接地選択トランジスタに連結された接地選択ラインに電圧を印加する段階と、前記基板に消去電圧を印加する段階と、前記基板の電圧変化に応答し、前記接地選択ラインをフローティングする段階とを含むことを特徴とする消去方法。基板と、前記基板に接触する第1導電型のピラー活性ボディを使用するストリング選択トランジスタと複数のメモリセルと、接地選択トランジスタとを含むメモリセルストリングと、前記複数のメモリセルに連結された複数のワードラインにワードライン消去電圧を印加し、そして前記接地選択トランジスタに連結された接地選択ラインに電圧を印加するように構成されるアドレスデコーダと、前記基板に消去電圧を印加するように構成される基板バイアス回路と、前記基板の電圧変化を感知するように構成される基板モニタ回路とを含み、前記アドレスデコーダは前記基板の電圧変化に応答して前記接地選択ラインをフローティングすることを特徴とする不揮発性メモリ装置。基板及び複数のメモリブロックを含み、前記複数のメモリブロック各々は2次元アレイに配列された複数のメモリストリングを含み、前記複数のメモリストリング各々はストリング選択トランジスタと複数のメモリセルと、そして接地選択トランジスタを含み、前記複数のメモリストリングは行及び列に配列され、前記複数のメモリストリングの列各々は対応するストリング選択トランジスタにより対応するビットラインに連結され、前記複数のメモリストリングの行各々は前記対応するストリング選択トランジスタにより対応するストリング選択ラインに連結される不揮発性メモリ装置の消去方法において、前記複数のメモリブロックの中で消去するメモリブロックを選択する段階と、前記選択されたメモリブロックの複数のメモリセルに連結された複数のワードラインにワードライン消去電圧を印加する段階と、前記選択されたメモリブロックの接地選択トランジスタに連結された接地選択ラインに電圧を印加し、少なくとも1つの非選択されたメモリブロックに前記電圧を印加しない段階と、前記基板に消去電圧を印加する段階と、前記基板の電圧変化により前記選択されたメモリブロックの前記接地選択ラインをフローティングする段階とを含むことを特徴とする消去方法。前記少なくとも1つの非選択されたメモリブロックの接地選択トランジスタに連結された接地選択ラインはフローティングされることを特徴とする請求項11に記載の消去方法。前記選択されたメモリブロックの前記接地選択トランジスタに連結された前記接地選択ラインに印加される前記電圧は、接地電圧であることを特徴とする請求項11に記載の消去方法。前記選択されたメモリブロックの前記接地選択トランジスタに連結された前記接地選択ラインに印加される前記電圧は前記消去電圧が閾値電圧に到達した後にフローティングされることを特徴とする請求項11に記載の消去方法。前記基板の電圧をモニタし、前記基板の電圧が閾値電圧に到達する時に、前記選択されたメモリブロックの前記接地選択トランジスタに連結された前記接地選択ラインに前記電圧を印加することを中断する段階をさらに含むことを特徴とする請求項11に記載の消去方法。前記複数のメモリブロック各々のストリング選択トランジスタに連結されたストリング選択ラインをフローティングする段階をさらに含むことを特徴とする請求項11に記載の消去方法。基板と、複数のメモリブロックと、アドレスデコーダと、前記基板に消去電圧を印加するように構成される基板バイアス回路と、前記基板の電圧変化を感知するように構成される基板モニタ回路とを含み、前記複数のメモリブロック各々は2次元アレイに配列された複数のメモリストリングを含み、各ストリングはストリング選択トランジスタと複数のメモリセルと接地選択トランジスタを含み、前記複数のメモリストリングは行及び列に配列され、前記複数のメモリストリングの列各々は対応するストリング選択トランジスタにより対応するビットラインに連結され、前記複数のメモリストリングの行は前記対応するストリング選択トランジスタにより対応するストリング選択ラインに連結され、前記アドレスデコーダは前記複数のメモリブロックの中で消去するメモリブロックを選択し、前記選択されたメモリブロックの複数のメモリセルに連結された複数のワードラインにワードライン消去電圧を印加し、前記選択されたメモリブロックの接地選択トランジスタに連結された接地選択ラインに電圧を印加し、非選択されたメモリブロックに前記電圧を印加しないように構成され、前記アドレスデコーダは前記基板の電圧変化に応答して前記接地選択ラインをフローティングする不揮発性メモリ装置。前記アドレスデコーダは前記非選択されたメモリブロックの接地選択トランジスタに連結された接地選択ラインをフローティングすることを特徴とする請求項17に記載の不揮発性メモリ装置。前記アドレスデコーダは前記選択されたメモリブロックの前記接地選択トランジスタに連結された前記接地選択ラインに接地電圧を印加することを特徴とする請求項17に記載の不揮発性メモリ装置。前記アドレスデコーダは前記消去電圧が閾値電圧に到達した後に前記選択されたメモリブロックの前記接地選択トランジスタに連結された前記接地選択ラインの電圧をフローティングすることを特徴とする請求項17に記載の不揮発性メモリ装置。前記基板の電圧をモニタし、前記基板の電圧が閾値電圧に到達する時に、接地イネーブル信号を発生するように構成される基板モニタ回路をさらに含み、前記アドレスデコーダは前記接地イネーブル信号に応答し、前記選択されたメモリブロックの前記接地選択トランジスタに連結された前記接地選択ラインに前記電圧を印加することを中止し、そして前記接地選択ラインをフローティングすることを特徴とする請求項17に記載の不揮発性メモリ装置。前記基板モニタ回路は、接地ノード及び前記基板の前記消去電圧が供給される基板ノード間に連結された第1トリマ及び第2トリマと、目標電圧と前記第1トリマ及び第2トリマ間のノードの電圧を比較し、比較結果を前記アドレスデコーダに出力するように構成される比較器とを含むことを特徴とする請求項21に記載の不揮発性メモリ装置。前記比較結果が、前記基板の電圧が前記閾値電圧に到達したことを示す時、前記アドレスデコーダは前記選択されたメモリブロックの前記接地選択トランジスタに連結された前記接地選択ラインに前記電圧を印加することを中止することを特徴とする請求項22に記載の不揮発性メモリ装置。前記アドレスデコーダは前記複数のメモリブロック各々のストリング選択ラインをさらにフローティングすることを特徴とする請求項17に記載の不揮発性メモリ装置。前記アドレスデコーダは、各々ブロック選択信号を発生するように構成される少なくとも2つのブロックワードライン駆動器と、前記ブロック選択信号に応答して前記複数のメモリブロックのストリング選択ラインを駆動するように構成されるストリング選択ライン駆動器と、前記ブロック選択信号に応答して前記複数のメモリブロックのワードラインを駆動するように構成されるワードライン駆動器と、前記複数のメモリブロックの中で1つの接地選択ラインを駆動し、前記基板モニタ回路から前記接地イネーブル信号を受信するように構成される接地選択ライン駆動器と、前記ブロック選択信号に応答し、前記ストリング選択ライン駆動器と前記ワードライン駆動器と、そして前記接地選択ライン駆動器とにより駆動される電圧を前記複数のメモリブロックの中で選択されたメモリブロックの対応するラインに伝送するように構成されるブロック選択回路とを含むことを特徴とする請求項21に記載の不揮発性メモリ装置。前記ブロック選択回路は前記ワードライン各々、前記ストリング選択ライン各々、そして前記接地選択ライン各々を制御する複数のトランジスタを含むことを特徴とする請求項25に記載の不揮発性メモリ装置。基板上に提供される複数のメモリセルストリングを含むメモリセルアレイと、複数のビットラインを通じて前記メモリセルストリングに連結され、前記ビットラインを駆動するように構成される読み出し及び書き込み回路と、複数のワードラインとストリング選択ラインと接地選択ラインとを通じて前記メモリセルストリングに連結され、前記複数のワードラインと選択ラインを駆動するように構成されるアドレスデコーダを含み、前記アドレスデコーダは前記基板に電圧を印加する前に遅延時間の間待機することにより消去動作時に前記接地選択ラインを駆動することを特徴とする不揮発性メモリ装置。前記消去動作の間に消去電圧が前記基板に印加されることが始まる時、前記アドレスデコーダは前記接地選択ラインを接地電圧に駆動するように構成されることを特徴とする請求項27に記載の不揮発性メモリ装置。前記消去動作の間、前記アドレスデコーダは前記基板の電圧レベルが目標電圧レベルに到達する時、前記接地選択ラインをフローティングするように構成されることを特徴とする請求項27に記載の不揮発性メモリ装置。基板と、前記基板と接触する第1導電型のピラー活性ボディを使用するストリング選択トランジスタ、複数のメモリセル、そして接地選択トランジスタを含むメモリストリングと、前記複数のメモリセルに連結された複数のワードラインにワードライン消去電圧を印加し、前記接地選択トランジスタに連結された接地選択ラインに電圧を印加するように構成されるアドレスデコーダと、前記基板に消去電圧を印加するように構成される基板バイアス回路を含み、前記アドレスデコーダは前記基板の電圧変化に応答して遅延時間の間待機した後、前記接地選択ラインをフローティングすることを特徴とする不揮発性メモリ装置。基板と、複数のメモリブロックと、アドレスデコーダと、前記基板に消去電圧を印加するように構成される基板バイアス回路とを含み、前記複数のメモリブロック各々は2次元アレイに配列された複数のメモリストリングを含み、各ストリングはストリング選択トランジスタと複数のメモリセルと、接地選択トランジスタとを含み、前記複数のメモリストリングは行及び列に配列され、前記複数のメモリストリングの列各々は対応するストリング選択トランジスタにより対応するビットラインに連結され、前記複数のメモリストリングの行各々は前記対応するストリング選択トランジスタにより対応するストリング選択ラインに連結され、前記アドレスデコーダは前記複数のメモリブロックの中で消去するメモリブロックを選択し、前記選択されたメモリブロックの複数のメモリセルには連結された複数のワードラインにワードライン消去電圧を印加し、前記選択されたメモリブロックの接地選択トランジスタに連結された接地選択ラインに電圧を印加し、そして非選択されたメモリブロックに前記電圧を印加せず、前記アドレスデコーダは前記基板の電圧変化に応答して遅延時間の間待機した後、前記接地選択ラインをフローティングすることを特徴とする不揮発性メモリ装置。前記アドレスデコーダは前記非選択されたメモリブロックの接地選択トランジスタに連結された接地選択ラインをフローティングすることを特徴とする請求項31に記載の不揮発性メモリ装置。前記アドレスデコーダは前記選択されたメモリブロックの前記接地選択トランジスタに連結された前記接地選択ラインに接地電圧を印加することを特徴とする請求項31に記載の不揮発性メモリ装置。前記アドレスデコーダは前記消去電圧が閾値電圧に到達した後、前記選択されたメモリブロックの前記接地選択トランジスタに連結された前記接地選択ラインの電圧をフローティングすることを特徴とする請求項31に記載の不揮発性メモリ装置。前記アドレスデコーダは前記複数のメモリブロック各々のストリング選択ラインをさらにフローティングすることを特徴とする請求項31に記載の不揮発性メモリ装置。前記アドレスデコーダは各々ブロック選択信号を発生するように構成される少なくとも2つのワードライン駆動器と、前記ブロック選択信号に応答して前記複数のメモリブロックのストリング選択ラインを駆動するように構成されるストリング選択ライン駆動器と、前記ブロック選択信号に応答し、前記複数のメモリブロックのワードラインを駆動するように構成されるワードライン駆動器と、前記複数のメモリブロックの中で1つの接地選択ラインを駆動し、そして時間遅延信号を受信するように構成される接地選択ライン駆動器と、前記ブロック選択信号に応答し、前記ストリング選択ライン駆動器と前記ワードライン駆動器と、前記接地選択ライン駆動器とにより駆動される電圧を前記複数のメモリブロックの中で選択されたメモリブロックの対応するラインに伝送するように構成されるブロック選択回路とを含むことを特徴とする請求項31に記載の不揮発性メモリ装置。前記ブロック選択回路は前記ワードライン各々、前記ストリング選択ライン各々、そして前記接地選択ライン各々を制御する複数のトランジスタを含むことを特徴とする請求項36に記載の不揮発性メモリ装置。本発明の目的は、向上された信頼性を有して3次元アレイ構造を有する不揮発性メモリ装置及びその消去方法、そしてそれを含むメモリシステムを提供することである。複数のメモリセル、ストリング選択トランジスタ、そして接地選択トランジスタを具備したメモリストリングを含み、上記目的を達成するための本発明による不揮発性メモリ装置の消去方法は、複数のメモリセルに連結された複数のワードラインにワードライン消去電圧を印加する段階と、接地選択トランジスタに連結された接地選択ラインに特定電圧を印加する段階と、接地選択ラインに特定電圧を印加する段階の間にメモリセルストリングが形成された基板に消去電圧を印加する段階と、基板の電圧変化により接地選択ラインをフローティングする段階とを含む。実施形態として、特定電圧を印加する段階は、接地選択ラインに接地電圧を印加する段階を含む。実施形態として、接地選択ラインをフローティングする段階は基板の電圧レベルが目標電圧レベルに到達する時に行われる。実施形態として、複数のメモリセルは基板と垂直な方向に積層される。本発明による不揮発性メモリ装置は、基板上に提供された複数のメモリセルストリングを含むメモリセルアレイと、ビットラインを通じて複数のメモリセルストリングと連結され、ビットラインを駆動するように構成される読み出し及び書き込み回路と、複数のワードライン、ストリング選択ライン、そして接地選択ラインを通じて複数のメモリセルストリングに連結され、複数のワードライン及び選択ラインを駆動するように構成されるアドレスデコーダと、消去動作の時に、基板の電圧レベルをモニタするように構成される基板モニタ回路とを含み、消去動作の時に、アドレスデコーダはモニタ結果により接地選択ラインを駆動するように構成される。実施形態として、消去動作の消去電圧が基板に印加されることが始まる時、アドレスデコーダは選択ラインを接地電圧に駆動するように構成される。実施形態として、消去動作の時に、基板の電圧レベルが目標電圧レベルに到達する時、アドレスデコーダは接地選択ラインをフローティングするように構成される。実施形態として、基板モニタ回路は、基板の電圧が提供される基板ノード及び接地ノードの間に連結される第1トリマ及び第2トリマと、第1トリマ及び第2トリマの間のノードの電圧と目標電圧とを比較しモニタ結果に出力する比較器とを含む。本発明による不揮発性メモリ装置の消去方法は、基板に接触する第1導電型のピラー活性ボディを使用するストリング選択トランジスタと複数のメモリセルと接地選択トランジスタとを含み、第1導電型の基板に垂直であるメモリストリングを含む不揮発性メモリ装置を提供する段階と、複数のメモリセルに連結された複数のワードラインにワードライン消去電圧を印加する段階と、接地選択トランジスタに連結された接地選択ラインに電圧を印加する段階と、基板に消去電圧を印加する段階と、基板の電圧変化に応答し、接地選択ラインをフローティングする段階とを含む。本発明による不揮発性メモリ装置は、基板と、基板に接触する第1導電型のピラー活性ボディを使用するストリング選択トランジスタと複数のメモリセルと、そして接地選択トランジスタとを含むメモリセルストリングと、複数のメモリセルに連結された複数のワードラインにワードライン消去電圧を印加し、そして接地選択トランジスタに連結された接地選択ラインに電圧を印加するように構成されるアドレスデコーダと、基板に消去電圧を印加するように構成される基板バイアス回路と、基板の電圧変化を感知するように構成される基板モニタ回路とを含み、アドレスデコーダは基板の電圧変化に応答して接地選択ラインをフローティングする。基板及び複数のメモリブロックを含み、複数のメモリブロック各々は2次元アレイに配列された複数のメモリストリングを含み、複数のメモリストリング各々はストリング選択トランジスタと複数のメモリセルと、そして接地選択トランジスタとを含み、複数のメモリストリングは行及び列に配列され、複数のメモリストリングの列各々は対応するストリング選択トランジスタにより対応するビットラインに連結され、複数のメモリストリングの行各々は対応するストリング選択トランジスタにより対応するストリング選択ラインに連結される本発明による不揮発性メモリ装置の消去方法は、複数のメモリブロックの中で消去するメモリブロックを選択する段階と、選択されたメモリブロックの複数のメモリセルに連結された複数のワードラインにワードライン消去電圧を印加する段階と、選択されたメモリブロックの接地選択トランジスタに連結された接地選択ラインに電圧を印加し、少なくとも1つの非選択されたメモリブロックに電圧を印加しない段階と、基板に消去電圧を印加する段階と、基板の電圧変化により選択されたメモリブロックの接地選択ラインをフローティングする段階とを含む。実施形態として、少なくとも1つの非選択されたメモリブロックの接地選択トランジスタに連結された接地選択ラインはフローティングされる。実施形態として、選択されたメモリブロックの接地選択トランジスタに連結された接地選択ラインに印加される電圧は、接地電圧である。実施形態として、選択されたメモリブロックの接地選択トランジスタに連結された接地選択ラインに印加される電圧は消去電圧が閾値電圧に到達した後にフローティングされる。実施形態として、基板の電圧をモニタし、基板の電圧が閾値電圧に到達する時に、選択されたメモリブロックの接地選択トランジスタに連結された接地選択ラインに電圧を印加することを中断する段階をさらに含む。実施形態として、複数のメモリブロック各々のストリング選択トランジスタに連結されたストリング選択ラインをフローティングする段階をさらに含む。本発明による不揮発性メモリ装置は、基板と、複数のメモリブロックと、アドレスデコーダと、基板に消去電圧を印加するように構成される基板バイアス回路と、基板の電圧変化を感知するように構成される基板モニタ回路とを含み、複数のメモリブロック各々は2次元アレイに配列された複数のメモリストリングを含み、各ストリングはストリング選択トランジスタと複数のメモリセルと接地選択トランジスタとを含み、複数のメモリストリングは行及び列に配列され、複数のメモリストリングの列各々は対応するストリング選択トランジスタにより対応するビットラインに連結され、複数のメモリストリングの行は対応するストリング選択トランジスタにより対応するストリング選択ラインに連結され、アドレスデコーダは複数のメモリブロックの中で消去するメモリブロックを選択し、選択されたメモリブロックの複数のメモリセルに連結された複数のワードラインにワードライン消去電圧を印加し、選択されたメモリブロックの接地選択トランジスタに連結された接地選択ラインに電圧を印加し、非選択されたメモリブロックに電圧を印加しないように構成され、アドレスデコーダは基板の電圧変化に応答して接地選択ラインをフローティングする。実施形態として、アドレスデコーダは非選択されたメモリブロックの接地選択トランジスタに連結された接地選択ラインをフローティングする。実施形態として、アドレスデコーダは選択されたメモリブロックの接地選択トランジスタに連結された接地選択ラインに接地電圧を印加する。実施形態として、アドレスデコーダは消去電圧が閾値電圧に到達した後に選択されたメモリブロックの接地選択トランジスタに連結された接地選択ラインの電圧をフローティングする。実施形態として、基板の電圧をモニタし、基板の電圧が閾値電圧に到達する時に、接地イネーブル信号を発生するように構成される基板モニタ回路をさらに含み、アドレスデコーダは接地イネーブル信号に応答し、選択されたメモリブロックの接地選択トランジスタに連結された接地選択ラインに電圧を印加することを中止し、そして接地選択ラインをフローティングする。実施形態として、基板モニタ回路は、接地ノード及び基板の消去電圧が供給される基板ノード間に連結された第1トリマ及び第2トリマと、目標電圧と第1トリマ及び第2トリマ間のノードの電圧を比較し、比較結果をアドレスデコーダに出力するように構成される比較器とを含む。実施形態として、比較結果が基板の電圧が閾値電圧に到達したことを示す時、アドレスデコーダは選択されたメモリブロックの接地選択トランジスタに連結された接地選択ラインに電圧を印加することを中止する。実施形態として、アドレスデコーダは複数のメモリブロック各々のストリング選択ラインをさらにフローティングする。実施形態として、アドレスデコーダは、各々ブロック選択信号を発生するように構成される少なくとも2つのブロックワードライン駆動器と、ブロック選択信号に応答して複数のメモリブロックのストリング選択ラインを駆動するように構成されるストリング選択ライン駆動器と、ブロック選択信号に応答して複数のメモリブロックのワードラインを駆動するように構成されるワードライン駆動器と、複数のメモリブロックの中で1つの接地選択ラインを駆動し、基板モニタ回路から接地イネーブル信号を受信するように構成される接地選択ライン駆動器と、ブロック選択信号に応答し、ストリング選択ライン駆動器とワードライン駆動器と、そして接地選択ライン駆動器とにより駆動される電圧を複数のメモリブロックの中で選択されたメモリブロックの対応するラインに伝送するように構成されるブロック選択回路とを含む。実施形態として、ブロック選択回路はワードライン各々、ストリング選択ライン各々、そして接地選択ライン各々を制御する複数のトランジスタを含む。本発明による不揮発性メモリ装置は、基板上に提供された複数のメモリセルストリングを含むメモリセルアレイと、複数のビットラインを通じてメモリセルストリングに連結され、ビットラインを駆動するように構成される読み出し及び書き込み回路と、複数のワードラインとストリング選択ラインと接地選択ラインとを通じてメモリセルストリングに連結され、複数のワードラインと選択ラインを駆動するように構成されるアドレスデコーダとを含み、アドレスデコーダは基板に電圧を印加する前に遅延時間の間待機することにより消去動作時に接地選択ラインを駆動する。実施形態として、消去動作の間に消去電圧が基板に印加されることが始まる時、アドレスデコーダは接地選択ラインを接地電圧に駆動するように構成される。実施形態として、消去動作の間、アドレスデコーダは基板の電圧レベルが目標電圧レベルに到達する時、接地選択ラインをフローティングするように構成される。本発明による不揮発性メモリ装置は、基板と、基板と接触する第1導電型のピラー活性ボディを使用するストリング選択トランジスタ、複数のメモリセル、そして接地選択トランジスタを含むメモリストリングと、複数のメモリセルに連結された複数のワードラインにワードライン消去電圧を印加し、接地選択トランジスタに連結された接地選択ラインに電圧を印加するように構成されるアドレスデコーダと、基板に消去電圧を印加するように構成される基板バイアス回路とを含み、アドレスデコーダは基板の電圧変化に応答して遅延時間の間待機した後、接地選択ラインをフローティングする。本発明による不揮発性メモリ装置は、基板と、複数のメモリブロックと、アドレスデコーダと、基板に消去電圧を印加するように構成される基板バイアス回路とを含み、複数のメモリブロック各々は2次元アレイに配列された複数のメモリストリングを含み、各ストリングはストリング選択トランジスタと複数のメモリセルと、そして接地選択トランジスタとを含み、複数のメモリストリングは行及び列に配列され、複数のメモリストリングの列各々は対応するストリング選択トランジスタにより対応するビットラインに連結され、複数のメモリストリングの行各々は対応するストリング選択トランジスタにより対応するストリング選択ラインに連結され、アドレスデコーダは複数のメモリブロックの中で消去するメモリブロックを選択し、選択されたメモリブロックの複数のメモリセルには連結された複数のワードラインにワードライン消去電圧を印加し、選択されたメモリブロックの接地選択トランジスタに連結された接地選択ラインに電圧を印加し、そして非選択されたメモリブロックに電圧を印加せず、アドレスデコーダは基板の電圧変化に応答して遅延時間の間待機した後、接地選択ラインをフローティングする。実施形態として、アドレスデコーダは非選択されたメモリブロックの接地選択トランジスタに連結された接地選択ラインをフローティングする。実施形態として、アドレスデコーダは選択されたメモリブロックの接地選択トランジスタに連結された接地選択ラインに接地電圧を印加する。実施形態として、アドレスデコーダは消去電圧が閾値電圧に到達した後、選択されたメモリブロックの接地選択トランジスタに連結された接地選択ラインの電圧をフローティングする。実施形態として、アドレスデコーダは複数のメモリブロック各々のストリング選択ラインさらにフローティングする。実施形態として、アドレスデコーダは各々ブロック選択信号を発生するように構成される少なくとも2つのワードライン駆動器と、ブロック選択信号に応答して複数のメモリブロックのストリング選択ラインを駆動するように構成されるストリング選択ライン駆動器と、ブロック選択信号に応答し、複数のメモリブロックのワードラインを駆動するように構成されるワードライン駆動器と、複数のメモリブロックの中で1つの接地選択ラインを駆動し、そして時間遅延信号を受信するように構成される接地選択ライン駆動器と、ブロック選択信号に応答し、ストリング選択ライン駆動器とワードライン駆動器と、そして接地選択ライン駆動器とにより駆動される電圧を複数のメモリブロックの中で選択されたメモリブロックの対応するラインに伝送するように構成されるブロック選択回路とを含む。実施形態として、ブロック選択回路はワードライン各々、ストリング選択ライン各々、そして接地選択ライン各々を制御する複数のトランジスタを含む。本発明によれば、接地選択トランジスタの活性化による消去撹乱が防止できる。したがって、向上された信頼性を有する不揮発性メモリ装置及びその消去方法、そしてそれを含むメモリシステムが提供される。以下で、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できる程度に詳細に説明するため、本発明の実施形態を添付された図面を参照して説明する。同一の構成要素は同一の参照番号を利用して引用される。類似な構成要素は類似な参照番号を利用して引用される。図1は本発明の第1実施形態による不揮発性メモリ装置100を示すブロック図である。図1を参照すれば、本発明の実施形態による不揮発性メモリ装置100はメモリセルアレイ110、アドレスデコーダ120、基板モニタ回路130、読み出し及び書き込み回路140、制御ロジック150、そして基板バイアス回路160を含む。メモリセルアレイ110はワードラインWL、そしてストリング選択ラインSSL及び接地選択ラインGSLを含む選択ラインを通じてアドレスデコーダ120に連結される。メモリセルアレイ110はビットラインBLを通じて読み出し及び書き込み回路140に連結される。メモリセルアレイ110は基板モニタ回路130に連結される。例えば、メモリセルアレイ110の基板substrateが基板モニタ回路130に連結される。メモリセルアレイ110は基板バイアス回路160に連結される。例えば、メモリセルアレイ110の基板が基板バイアス回路160に連結される。メモリセルアレイ110は複数のメモリブロックを含む。各メモリブロックは複数のメモリセルストリングを含む。例えば、各メモリブロックは複数のNANDストリングを含む。各メモリセルストリングは複数のメモリセル及び複数の選択トランジスタを含む。例えば、各メモリセルストリングは少なくとも1つのストリング選択トランジスタ及び少なくとも1つの接地選択トランジスタを含む。例示的に、行方向に配列されるメモリセルはワードラインWLに連結される。列方向に配列されるメモリセルはビットラインBLに連結される。例えば、列方向に配列されるメモリセルは複数のセルグループ例えば、ストリングを形成することができる。そして、複数のセルグループがビットラインBLに各々連結されることができる。少なくとも1つのストリング選択トランジスタはストリング選択ラインSSLに連結されることができる。少なくとも1つの接地選択トランジスタは接地選択ラインGSLに連結されることができる。例示的に、メモリセルアレイ110は毎セル1つ、またはそれ以上のビットを保存することができるように構成される。アドレスデコーダ120はワードラインWL、ストリング選択ラインSSL、そして接地選択ラインGSLを通じてメモリセルアレイ110に連結される。アドレスデコーダ120は制御ロジック150の制御に応答して動作するように構成される。アドレスデコーダ120は外部からアドレスADDRを受信する。アドレスデコーダ120は受信されたアドレスADDRの中で行アドレスをデコーディングするように構成される。デコーディングされた行アドレスを利用し、アドレスデコーダ120はメモリセルアレイのメモリブロックを選択する。また、デコーディングされた行アドレスを利用し、アドレスデコーダ120は選択されたメモリブロックのワードラインWL、ストリング選択ラインSSL、そして接地選択ラインGSLを選択する。アドレスデコーダ120は伝えられたアドレスADDRの中の列アドレスを追加的にデコーディングするように構成される。デコーディングされた列アドレスは読み出し及び書き込み回路140に伝達される。例示的に、アドレスデコーダ120は基板モニタ回路130か接地活性信号GEを受信するように構成される。受信された接地活性信号GEに応答し、アドレスデコーダ120は出力電圧を調節するように構成される。例えば、アドレスデコーダ120は消去動作の時に接地活性信号GEに応答して動作するように構成できる。基板モニタ回路130はメモリセルアレイ110及びアドレスデコーダ120に連結される。基板モニタ回路130は制御ロジック150の制御に応答して動作するように構成される。基板モニタ回路130はメモリセルアレイ110の基板電圧Vsubをモニタするように構成される。メモリセルアレイ110の基板電圧Vsubのレベルに応答し、基板モニタ回路130は接地活性信号GEを活性化または非活性化するよう構成される。接地活性信号GEはアドレスデコーダ120に伝達される。例えば、基板モニタ回路130は消去動作の時に活性化できる。読み出し及び書き込み回路140はビットラインBLを通じてメモリセルアレイ110に連結される。読み出し及び書き込み回路140は制御ロジック150の制御に応答して動作する。読み出し及び書き込み回路140はアドレスデコーダ120かデコーディングされた列アドレスを受信するように構成される。デコーディングされた列アドレスを利用し、読み出し及び書き込み回路140はビットラインBLを選択する。例示的に、読み出し及び書き込み回路140は外部からデータDATAを受信し、受信されたデータDATAをメモリセルアレイ110に書き込むように構成される。読み出し及び書き込み回路140はメモリセルアレイ110からデータDATAを読み出し、読み出されたデータDATAを外部に出力するように構成される。読み出し及び書き込み回路140はメモリセルアレイ110の第1保存領域からデータを読み出し、読み出されたデータをメモリセルアレイ110の第2保存領域に記入するように構成される。例えば、読み出し及び書き込み回路140はコピー-バックcopy-back動作を行うように構成される。例示的に、読み出し及び書き込み回路140はページバッファまたはページレジスタや列選択回路などの構成要素を含む。他の例とし、読み出し及び書き込み回路140は感知増幅器、書き込みドライバ、列選択回路などの構成要素を含む。制御ロジック150はアドレスデコーダ120、基板モニタ回路130、そして読み出し及び書き込み回路140に連結される。例えば、制御ロジック150は基板バイアス回路160に追加的に連結されることができる。制御ロジック150は不揮発性メモリ装置100の諸般動作を制御するように構成される。制御ロジック150は外部から伝達される制御信号CTRLに応答して動作する。基板バイアス回路160は制御ロジック150の制御に応答して動作する。基板バイアス回路160はメモリセルアレイ110の基板をバイアスするように構成される。例えば、消去動作の時に、基板バイアス回路160はメモリセルアレイ110の基板に消去電圧Versをバイアスするように構成できる。他の例とし、基板モニタ回路130は省略できる。この例で、アドレスデコーダ120は消去動作の時にメモリセルアレイ110の基板に電圧を印加する前に特定遅延時間の間に待機することで接地選択ラインGSLを駆動できる。この例において、遅延時間は予め設定され得る。遅延時間の長さは制御ロジック150又は外部装置によって提供できる。図2は図1のメモリセルアレイ110を示すブロック図である。図2を参照すれば、メモリセルアレイ110は複数のメモリブロックBLK1~BLKzを含む。各メモリブロックBLKは3次元構造または垂直構造を有する。例えば、各メモリブロックBLKは第1乃至第3方向に沿って伸張された構造物を含む。例えば、各メモリブロックBLKは第2方向に沿って伸張されたNANDストリングNSを含む。例えば、第1及び第3方向に沿って複数のNANDストリングNSが提供できる。各NANDストリングNSはビットラインBL、少なくとも1つのストリング選択ラインSSL、少なくとも1つの接地選択ラインGSL、ワードラインWL、そして共通ソースラインCSLに連結される。すなわち、各メモリブロックは複数のビットラインBL、複数のストリング選択ラインSSL、複数の接地選択ラインGSL、複数のワードラインWL、そして複数の共通ソースラインCSLに連結されることができる。メモリブロックBLK1~BLKzは図3を参照してより詳細に説明される。メモリブロックBLK1~BLKzは図1に図示されたアドレスデコーダ120によって選択されることができる。例えば、アドレスデコーダ120はメモリブロックBLK1~BLKzの中でデコーディングされた行アドレスに対応する少なくとも1つのメモリブロックを選択するように構成されることができる。図3は図2のメモリブロックBLK1~BLKzの中で1つのBLKiの実施形態を示す斜視図である。図4は図3のメモリブロックBLKiのI-I’線に沿う断面図である。図3及び図4を参照すれば、メモリブロックBLKiは第1乃至第3方向に沿って伸張された構造物を含む。まず、基板111が提供される。例示的に、基板111は第1タイプを有するWELwellである。例えば、基板111は硼素B、Boronのような3族元素が注入されて形成されたWELであり得る。例えば、基板111はnWEL内に提供されるポケットWELであり得る。以下で、基板111はWELに仮定する。しかし、基板111はWELに限定されない。基板111上に、第1方向に沿って伸張されたドーピング領域311~314が提供される。例えば、複数のドーピング領域311~314は基板111と異なる第2タイプを有することができる。例えば、複数のドーピング領域311~314はnタイプを有することができる。以下で、第1乃至第4ドーピング領域311~314はnタイプを有することに仮定する。しかし、第1乃至第4ドーピング領域311~314はnタイプを有することに限定されない。第1及び第2ドーピング領域311、312間の基板111の領域上に、第1方向に沿って伸張される複数の絶縁物質112が第2方向に沿って順次的に提供される。例えば、複数の絶縁物質112は第2方向に沿って特定距離ほど離隔されて提供できる。例示的に、絶縁物質112はシリコン酸化物SiliconOxideのような絶縁物質を含むことができる。第1及び第2ドーピング領域311、312間の基板111の領域上に、第1方向に沿って順次的に配置されて第2方向に沿って絶縁物質112を貫通する複数のピラー113が提供される。例示的に、複数のピラー113は絶縁物質112を貫通して基板111と連結されることができる。例示的に、各ピラー113は複数の物質で構成される。例えば、各ピラー113の表面層114は第1タイプを有するシリコン物質を含むことができる。例えば、各ピラー113の表面層114は基板111と同一のタイプを有するシリコン物質を含むことができる。以下で、各ピラー113の表面層114はp-タイプシリコンを含むことと仮定する。しかし、各ピラー113の表面層114はp-タイプシリコンを含むことと限定されない。各ピラー113の中で部層115は絶縁物質で構成される。例えば、各ピラー113の中で部層115はシリコン酸化物SiliconOxideのような絶縁物質を含むことができる。例えば、各ピラー113の中で部層115はエアーギャップairgapを含むことができる。第1及び第2ドーピング領域311、312間の領域で、絶縁物質112、ピラー113、そして基板111の露出された表面に沿って絶縁膜116が提供される。例示的に、第2方向に沿って提供される最後絶縁物質112の第2方向側の露出面に提供される絶縁膜116は除去できる。例示的に、絶縁膜116の厚さは絶縁物質112間の距離の1/2より小さい。すなわち、絶縁物質112の中で第1絶縁物質の下部面に提供されている絶縁膜116、そして第1絶縁物質下部の第2絶縁物質の上部面に提供された絶縁膜116間に絶縁物質112及び絶縁膜116以外の物質が配置されることができる領域が提供される。第1及び第2ドーピング領域311、312間の領域で、絶縁膜116の露出された表面上に第1導電物質211~291が提供される。例えば、基板111に隣接する絶縁物質112及び基板111間に第1方向に沿って伸張される第1導電物質211が提供される。より詳細には、基板111に隣接する絶縁物質112の下部面の絶縁膜116及び基板111間に、第1方向に伸張される第1導電物質211が提供される。絶縁物質112の中で特定絶縁物質上部面の絶縁膜116及び特定絶縁物質上部に配置された絶縁物質の下部面の絶縁膜116間に、第1方向に沿って伸張される第1導電物質が提供される。例示的に、絶縁物質112間に、第1方向に伸張される複数の第1導電物質221~281が提供される。例示的に、第1導電物質211~291は金属物質であり得る。例示的に、第1導電物質211~291はポーリシリコンなどと同一の導電物質であり得る。第2ドーピング領域312及び第3ドーピング領域313間の領域で、第1及び第2ドーピング領域311、312上の構造物と同一の構造物が提供できる。例示的に、第2ドーピング領域312及び第3ドーピング領域313間の領域で、第1方向に伸張される複数の絶縁物質112、第1方向に沿って順次的に配置されて第3方向に沿って複数の絶縁物質112を貫通する複数のピラー113、複数の絶縁物質112及び複数のピラー113の露出された表面に提供される絶縁膜116、そして第1方向に沿って伸張される複数の第1導電物質212~292が提供される。第3ドーピング領域313及び第4ドーピング領域314間の領域で、第1及び第2ドーピング領域311、312上の構造物と同一の構造物が提供できる。例示的に、第3ドーピング領域313及び第4ドーピング領域314間の領域で、第1方向に伸張される複数の絶縁物質112、第1方向に沿って順次的に配置されて第3方向に沿って複数の絶縁物質112を貫通する複数のピラー113、複数の絶縁物質112及び複数のピラー113の露出された表面に提供される絶縁膜116、そして第1方向に沿って伸張される複数の第1導電物質213~293が提供される。複数のピラー113上にドレーン320が各々提供される。例示的に、ドレーン320は第2タイプにドーピングされた物質であり得る。例えば、ドレーン320はnタイプにドーピングされた物質であり得る。以下で、ドレーン320はn-タイプシリコンを含むことと仮定する。しかし、ドレーン320はn-タイプシリコンを含むことと限定されない。例示的に、各ドレーン320の幅は対応するピラー113の幅より大きくあり得る。例えば、各ドレーン320は対応するピラー113の上部面にパッド形態に提供されることができる。ドレーン320上に、第3方向に伸張された第2導電物質331~333が提供される。第2導電物質331~333は第1方向に沿って順次的に配置される。第2導電物質331~333各々は対応する領域のドレーン320と連結される。例示的に、ドレーン320及び第3方向に伸張された第2導電物質333は各々コンタクトプラグcontactplugを通じて連結されることができる。例示的に、第2導電物質331~333は金属物質であり得る。例示的に、第2導電物質331~333はポーリシリコンなどと同一の導電物質であり得る。以下で、第1導電物質211~291、212~292、213~293の高さが定義される。第1導電物質211~291、212~292、213~293は基板111から順次的に第1乃至第9高さを有することと定義される。すなわち、基板111と隣接する第1導電物質211~213は第1高さを有する。第2導電物質331~333と隣接する第1導電物質291~293は第9高さを有する。第1導電物質及び基板111間の距離が増加するほど、第1導電物質の高さは増加する。図3及び図4で、各ピラー113は絶縁膜116の隣接する領域及び複数の第1導電物質211~291、212~292、213~293の中で隣接する領域と共にストリングを形成する。例えば、各ピラー113は絶縁膜116の隣接する領域及び第1導電物質211~291、212~292、213~293の中で隣接する領域と共にNANDストリングNSを形成する。NANDストリングNSは複数のトランジスタ構造TSを含む。トランジスタ構造TSは図5を参照してより詳細に説明される。例示的に、特定ストリングの複数のトランジスタ構造TSの部分集合はサブストリングであり得る。図5は図4のトランジスタ構造TSを示す断面図である。図3乃至図5を参照すれば、絶縁膜116は第1乃至第3サブ絶縁膜117、118、119を含む。ピラー113のp-タイプシリコンを含む表面層114はボディbodyで動作することができる。ピラー113に隣接する第1サブ絶縁膜117はトンネルリング絶縁膜に動作することができる。例えば、ピラー113に隣接する第1サブ絶縁膜117は熱酸化膜を含むことができる。第2サブ絶縁膜118は電荷保存膜に動作することができる。例えば、第2サブ絶縁膜118は電荷捕獲層に動作することができる。例えば、第2サブ絶縁膜118は窒化膜、または金属酸化膜例えば、アルミニウム酸化膜、ハフニウム酸化膜等を含むことができる。第1導電物質233に隣接する第3サブ絶縁膜119はブロッキング絶縁膜として動作することができる。例示的に、第1方向に伸張された第1導電物質233と隣接する第3サブ絶縁膜119は単一層、または多層に形成されることができる。第3サブ絶縁膜119は第1サブ絶縁膜117及び第2サブ絶縁膜118より高い誘電常数を有する高誘電膜例えば、アルミニウム酸化膜、ハフニウム酸化膜等であり得る。第1導電物質233はゲートまたは制御ゲートで動作することができる。すなわち、ゲートまたは制御ゲートで動作する第1導電物質233、ブロッキング絶縁膜に動作する第3サブ絶縁膜119、電荷保存膜に動作する第2サブ絶縁膜118、トンネルリング絶縁膜に動作する第1サブ絶縁膜117、そしてボディに動作するp-タイプシリコンを含む表面層114はトランジスタまたはメモリセルトランジスタ構造を形成することができる。例示的に、第1乃至第3サブ絶縁膜117~119はONOoxide-nitride-oxideを構成できる。以下で、ピラー113のp-タイプシリコンを含む表面層114を第2方向のボディと称する。例示的に、ピラー113、絶縁膜116、そして第1導電物質233間の各距離の角度は直覚、鋭角、または鈍角であり得る。メモリブロックBLKiで、1つのピラー113は1つのNANDストリングNSに対応する。メモリブロックBLKiは複数のピラー113を含む。すなわち、メモリブロックBLKiは複数のNANDストリングNSを含む。より詳細には、メモリブロックBLKiは第2方向または基板と垂直である方向に伸張されたNANDストリングNSを含む。各NANDストリングNSは第2方向に沿って配置される複数のトランジスタ構造TSを含む。各NANDストリングNSの複数のトランジスタ構造TSの中で少なくとも1つはストリング選択トランジスタSSTで動作する。各NANDストリングNSの複数のトランジスタ構造TSの中で少なくとも1つは接地選択トランジスタGSTで動作する。ゲートまたは制御ゲートは第1方向に伸張された第1導電物質211~291、212~292、213~293に対応する。すなわち、ゲートまたは制御ゲートは第1方向に伸張されてワードライン、そして少なくとも2つの選択ライン例えば、少なくとも1つのストリング選択ラインSSL及び少なくとも1つの接地選択ラインGSLを形成する。第3方向に伸張された第2導電物質331~333はNANDストリングNSの一端に連結される。例示的に、第3方向に伸張された第2導電物質331~333はビットラインBLで動作する。すなわち、1つのメモリブロックBLKiで、1つのビットラインBLに複数のNANDストリングが連結される。第1方向に伸張された第2タイプドーピング領域311~314がNANDストリングの他端に提供される。第1方向に伸張された第2タイプドーピング領域311~314は共通ソースラインCSLに動作する。要約すれば、メモリブロックBLKiは基板111に垂直一方向第2方向に伸張されたNANDストリングを含み、1つのビットラインBLに複数のNANDストリングNSが連結されるNANDフラッシュメモリブロック例えば、電荷捕獲型に動作する。図3乃至図5で、第1方向に伸張される導体ライン211~291、212~292、213~293は9個の層に提供されることと説明された。しかし、第1方向に伸張される導体ライン211~291、212~292、213~293は9個の層に提供されることと限定されない。例えば、第1方向に伸張される導体ラインは8個の層、16個の層、または複数の層に提供されることができる。すなわち、1つのNANDストリングで、トランジスタは8個、16個、または複数個であり得る。また、第1導電物質はメモリセルを構成する複数の層、そして選択トランジスタを構成する少なくとも2つの層に提供されることができる。例えば、第1導電物質はダミーメモリセルを構成する層に提供されることができる。図3乃至図5で、1つのビットラインBLに3個のNANDストリングNSが連結されることと説明された。しかし、1つのビットラインBLに3個のNANDストリングNSが連結されることと限定されない。例示的に、メモリブロックBLKiで、1つのビットラインBLにm個のNANDストリングNSが連結されることができる。この時、1つのビットラインBLに連結されるNANDストリングNSの数ほど、第1方向に伸張される第1導電物質211~291、212~292、213~293の数及び共通ソースラインCSLに動作するドーピング領域311~314の数も調節できる。図3乃至図5で、第1方向に伸張された1つの第1導電物質に3個のNANDストリングNSが連結されることと説明された。しかし、1つの第1導電物質に3個のNANDストリングNSが連結されることと限定されない。例えば、1つの第1導電物質に、n個のNANDストリングNSが連結されることができる。この時、1つの第1導電物質に連結されるNANDストリングNSの数だけ、ビットライン331~333の数もまた調節できる。例示的に、ピラー113の第1及び第3方向に沿う断面積は基板111と近いほど減少できる。例えば、工程上の特性または誤差によって、ピラー113の第1及び第3方向に沿う断面積が可変できる。例示的に、ピラー113は蝕刻により形成されたホールにシリコン物質及び絶縁物質と同一の物質が提供されて形成される。深く蝕刻されるほど、蝕刻により形成されるホールの第1及び第3方向に沿う面積は減少できる。すなわち、ピラー113の第1及び第3方向に沿う断面積は基板111に近いほど減少できる。図6は図3乃至図5を参照して説明されたメモリブロックBLKiの等価回路を示す回路図である。図3乃至図6を参照すれば、第1ビットラインBL1及び共通ソースラインCSL間にNANDストリングNS11~NS31が提供される。第2ビットラインBL2及び共通ソースラインCSL間にNANDストリングNS12、NS22、NS32が提供される。第3ビットラインBL3及び共通ソースラインCSL間に、NANDストリングNS13、NS23、NS33が提供される。第1乃至第3ビットラインBL1~BL3は第3方向に伸張された第2導電物質331~333に各々対応することができる。各NANDストリングNSのストリング選択トランジスタSSTは対応するビットラインBLと連結される。各NANDストリングNSの接地選択トランジスタGSTは共通ソースラインCSLと連結される。各NANDストリングNSのストリング選択トランジスタSST及び接地選択トランジスタGST間にメモリセルMCが提供される。以下で、行及び列単位にNANDストリングNSを定義する。1つのビットラインに共通に連結されたNANDストリングNSは1つの列を形成する。例えば、第1ビットラインBL1に連結されたNANDストリングNS11~NS31は第1列に対応することができる。第2ビットラインBL2に連結されたNANDストリングNS12~NS32は第2列に対応することができる。第3ビットラインBL3に連結されたNANDストリングNS13~NS33は第3列に対応することができる。1つのストリング選択ラインSSLに連結されるNANDストリングNSは1つの行を形成する。例えば、第1ストリング選択ラインSSL1に連結されたNANDストリングNS11~NS13は第1行を形成する。第2ストリング選択ラインSSL2に連結されたNANDストリングNS21~NS23は第2行を形成する。第3ストリング選択ラインSSL3に連結されたNANDストリングNS31~NS33は第3行を形成する。各NANDストリングNSで、高さが定義される。例示的に、各NANDストリングNSで、接地選択トランジスタGSTの高さは1であると定義される。接地選択トランジスタGSTに隣接するメモリセルMC1の高さは2であると定義される。ストリング選択トランジスタSSTの高さは9に定義される。ストリング選択トランジスタSSTと隣接するメモリセルMC7の高さは8に定義される。メモリセルMC及び接地選択トランジスタGST間の距離が増加するほど、メモリセルMCの高さは増加する。すなわち、第1乃至第7メモリセルMC1~MC7は各々第2乃至第8高さを有することと定義される。同一の列のNANDストリングNSは接地選択ラインGSLを共有する。異なる列のNANDストリングNSは接地選択ラインGSLを共有する。第1高さを有する第1導電物質211~213が互いに連結されて接地選択ラインGSLを形成することができる。同一の列のNANDストリングNSの同一の高さのメモリセルMCはワードラインWLを共有する。同一の高さを有して異なる行に対応するNANDストリングNSのワードラインWLは共通に連結される。すなわち、同一の高さのメモリセルMCはワードラインWLを共有する。第2高さを有する第1導電物質221~223が共通に連結されて第1ワードラインWL1を形成する。第3高さを有する第1導電物質231~233が共通に連結されて第2ワードラインWL2を形成する。第4高さを有する第1導電物質241~243が共通に連結されて第3ワードラインWL3を形成する。第5高さを有する第1導電物質251~253が共通に連結されて第4ワードラインWL4を形成する。第6高さを有する第1導電物質261~263が共通に連結されて第5ワードラインWL5を形成する。第7高さを有する第1導電物質271~273が共通に連結されて第6ワードラインWL6を形成する。第8高さを有する第1導電物質281~283が共通に連結されて第7ワードラインWL7を形成する。同一の列のNANDストリングNSはストリング選択ラインSSLを共有する。異なる列のNANDストリングNSは異なるストリング選択ラインSSL1、SSL2、SSL3に各々連結される。第1乃至第3ストリング選択ラインSSL1~SSL3は各々第9高さを有する第1導電物質291~293に対応することができる。以下で、第1ストリング選択トランジスタSST1は第1ストリング選択ラインSSL1に連結されたストリング選択トランジスタSSTで定義される。第2ストリング選択トランジスタSST2は第2ストリング選択ラインSSL2に連結されたストリング選択トランジスタSSTで定義される。第3ストリング選択トランジスタSST3は第3ストリング選択ラインSSL3に連結されたストリング選択トランジスタSSTで定義される。共通ソースラインCSLはNANDストリングNSに共通に連結される。例えば、基板111上の活性領域で、第1乃至第4ドーピング領域311~314が互いに連結されて共通ソースラインCSLを形成することができる。図6に図示されたように、同一高さのワードラインWLは共通に連結されている。したがって、特定高さのワードラインWLが選択される時、選択されたワードラインWLに連結されたNANDストリングNSが選択できる。異なる列のNANDストリングNSは異なるストリング選択ラインSSLに連結されている。したがって、ストリング選択ラインSSL1~SSL3を選択及び非選択することによって、同一ワードラインWLに連結されたNANDストリングNSの中で非選択列のNANDストリングNSが対応するビットラインから分離され、そして選択列のNANDストリングNSが対応するビットラインに連結されることができる。すなわち、ストリング選択ラインSSL1~SSL3を選択及び非選択することによって、NANDストリングNSの行単位に選択されることができる。そして、ビットラインBL1~BL3を選択することによって、選択列のNANDストリングNSが列単位に選択されることができる。例示的に、プログラム及び読み出し動作の時に、選択列の選択ワードラインに選択電圧が印加され、非選択ワードラインに非選択電圧が印加される。例えば、選択電圧はプログラム電圧Vpgm、または読み出し電圧Vrdであり得る。例えば、非選択電圧はパス電圧Vpass、または非選択読み出し電圧Vreadであり得る。すなわち、プログラム及び読み出し動作はNANDストリングNS11~NS13、NS21~NS23、NS31~NS33の選択列のワードライン単位に行われる。例示的に、第1導電物質211~291、212~292、213~293の中で選択ラインに動作する第1導電物質とワードラインに動作する第1導電物質間の絶縁物質112の厚さは他の絶縁物質112の厚さより厚くあり得る。図3乃至図6で、第1高さを有する第1導電物質211、212、213は接地選択ラインGSLに動作し、第9高さを有する第1導電物質291、292、293はストリング選択ラインSSL1、SSL2、SSL3で動作する。この時、第1高さを有する第1導電物質211、212、213と第2高さを有する第1導電物質221、222、223との間の絶縁物質112の厚さは第2高さを有する第1導電物質221、222、223と第8高さを有する第1導電物質281、282、283と間の絶縁物質112より厚くあり得る。同様に、第8高さを有する第1導電物質281、282、283と第9高さを有する第1導電物質291、292、293間の絶縁物質112の厚さは第2高さを有する第1導電物質221、222、223と第8高さを有する第1導電物質281、282、283間の絶縁物質112より厚くあり得る。以下で、プログラムされるメモリセルに対応するビットラインを選択ビットラインと称する。そして、プログラム禁止されるメモリセルに対応するビットラインを非選択ビットラインと称する。以下で、プログラム動作の時に、NANDストリングNS11~NS13、NS21~NS23、NS31~NS33の第1行単位に選択されることと仮定する。そして、第2ビットラインBL2が選択されることと仮定する。また、第1及び第3ビットラインBL1、BL3が非選択されることと仮定する。図7は図1の不揮発性メモリ装置の消去動作時の電圧条件の実施形態を示す表である。例示的に、消去動作はメモリブロック単位に行われる。例示的に、図3乃至図6を参照して説明されたメモリブロックBLKiを参照し、消去動作が説明される。消去動作の時に、ストリング選択ラインSSL1~SSL3はフローティングされる。ワードラインWL1~WL7にワードライン消去電圧Vweが印加される。例えば、ワードライン消去電圧Vweは接地電圧Vssであり得る。接地選択ラインGSLはフローティングされる。そして、基板111に消去電圧Versが印加される。基板111及び第2方向のボディ114は同一のタイプのシリコン物質に構成される。したがって、基板111に印加される消去電圧Versは第2方向のボディ114で伝えられる。例示的に、消去電圧Versは高電圧であり得る。接地選択ラインGSL及びストリング選択ラインSSL1~SSL3はフローティング状態である。したがって、第2方向のボディ114の電圧が変化する時、接地選択ラインGSL及びストリング選択ラインSSL1~SSL3はカップリングの影響を受ける。すなわち、第2方向のボディ114の電圧が消去電圧Versに上昇する時、接地選択ラインGSL及びストリング選択ラインSSL1~SSL3の電圧も上昇することができる。したがって、接地選択トランジスタGST及びストリング選択トランジスタGSTは消去防止できる。ワードラインWL1~WL7にワードライン消去電圧Vweが印加される。例示的に、ワードライン消去電圧Vweは低電圧である。例えば、ワードライン消去電圧Vweは接地電圧Vssであり得る。第2方向のボディ114及びワードラインWL1~WL7間の電圧差によって、メモリセルMC1~MC7でファウラノルトハイムトンネルリングFowler-NordheimTunnelingが発生することができる。したがって、メモリセルMC1~MC7は消去できる。基板111に消去電圧Versが印加される時、基板111及び接地選択ラインGSL間にカップリングが発生できる。例えば、基板111の電圧が上昇する時、カップリングの影響によって接地選択ラインGSLの電圧も上昇できる。接地選択ラインGSLの電圧が上昇すれば、接地選択トランジスタGSTがターン-オンできる。すなわち、第2方向のボディ114の中で接地選択トランジスタGSTに対応する領域が反転できる。図8は図3乃至図6を参照して説明されたメモリブロックBLKiのNANDストリングNS11~NS13、NS21~NS23、NS31~NS33の中で1つであるNS12を示す断面図である。例示的に、消去動作の時に接地選択トランジスタGSTがターン-オンできた場合を図8に示す。図3乃至図8を参照すれば、基板111はp-タイプシリコンである。第2方向のボディ114の中でストリング選択トランジスタSST及びメモリセルMC1~MC7に対応する領域はp-タイプを維持する。反面、第2方向のボディ114の中で接地選択トランジスタGSTに対応する領域N1はn-タイプに反転される。すなわち、第2方向のボディ114の中でストリング選択トランジスタSST及びメモリセルMC1~MC7に対応する領域と基板111は電気的に絶縁される。したがって、基板111に印加される消去電圧Versが第2方向のボディ114の中でメモリセルMC1~MC7に伝達できず、メモリセルMC1~MC7は消去できない。すなわち、消去撹乱が発生する。このような問題を防止するために、本発明の実施形態による不揮発性メモリ装置はメモリセルアレイ110の基板の電圧レベルにより接地選択ラインを駆動するように構成される。図9は図1の不揮発性メモリ装置100の消去方法を示す順序図である。例示的に、メモリセルアレイ110のメモリブロックBLK1~BLKzの中で図3乃至図6を参照して説明されたメモリブロックBLKiが消去されることと仮定する。すなわち、アドレスデコーダ120のブロック選択回路121はメモリブロックBLKiを選択することと仮定する。図1乃至図6、そして図9を参照すれば、S110段階で、ワードラインWL1~WL7にワードライン消去電圧Vweが印加される。例えば、ワードライン消去電圧Vweは低電圧である。例えば、ワードライン消去電圧Vweは接地電圧Vssである。例えば、ワードライン消去電圧Vweは接地電圧Vssより低いレベルを有する。例えば、アドレスデコーダ120はワードラインWL1~WL7をワードライン消去電圧Vweに駆動することができる。S120段階で、接地選択ラインGSLに予め設定された電圧Vpdが印加される。例えば、予め設定された電圧Vpdは接地選択トランジスタGSTをターン-オフする電圧である。例えば、予め設定された電圧Vpdは接地選択トランジスタGSTの閾値電圧より低いレベルを有する。例えば、予め設定された電圧Vpdは接地電圧Vssである。例えば、予め設定された電圧Vpdは接地電圧Vssより低いレベルを有する。例えば、アドレスデコーダ120は接地選択ラインGSLを予め設定された電圧Vpdに駆動することができる。S130段階で、基板111に消去電圧Versが印加される。例えば、消去電圧Versは高電圧である。例えば、基板バイアス回路160が基板111に消去電圧Versを提供することができる。S140段階で、基板電圧の変化により接地選択ラインGSLがフローティングされる。例えば、基板モニタ回路130はメモリセルアレイ110の基板111の電圧変化をモニタすることができる。基板111の電圧変化に基づいて、基板モニタ回路130は接地活性信号GEを活性化、または非活性化することができる。接地活性信号GEに応答し、アドレスデコーダ120は接地選択ラインGSLに予め設定された電圧Vdを印加するか、或いは接地選択ラインGSLをフローティングすることができる。例示的に、S110段階乃至S130段階は同時に行われる。例示的に、S110段階乃至S130段階は順次的に行われる。例示的に、S110段階乃至S130段階は逆順に行われる。例示的に、S110段階乃至S130段階が行われる間、ストリング選択ライン駆動器125はストリング選択ラインSSL1~SSL3がフローティングできるほど出力値を制御することができる。図10は図9の消去方法による消去電圧条件を示す表である。図1乃至図6、そして図9及び図10を参照すれば、消去動作の時にストリング選択ラインSSL1~SSL3はフローティングされる。消去動作の時に、ワードラインWL1~WL7にワードライン消去電圧Vweが印加される。消去動作が始まる時、接地選択ラインGSLに予め設定された電圧Vpdが印加される。以後に、接地選択ラインGSLはフローティングされる。消去動作の時に、基板111に消去電圧Versが印加される。図11は図9の消去方法及び図10の電圧条件による電圧変化を示すタイミング図である。図1乃至図6、そして図9乃至図11を参照すれば、第1時間t1に基板111に消去電圧Versが印加される。すなわち、基板111の電圧は第1時間t1から上昇する。この時、接地選択ラインGSLに予め設定された電圧Vpdが印加されている。例えば、接地選択ラインGSLは接地電圧Vssを維持している。したがって、接地選択トランジスタGSTはターン-オフ状態を維持する。したがって、基板111の電圧は第2方向のボディ114に伝達される。すなわち、第2方向のボディ114の電圧も基板111の電圧とともに上昇する。ワードラインWL1~WL7にワードライン消去電圧Vweが印加されている。したがって、ワードラインWL1~WL7の電圧はワードライン消去電圧Vweに維持される。ストリング選択ラインSSL1~SSL3はフローティング状態である。第2方向のボディ114の電圧の変化はストリング選択ラインSSL1~SSL3にカップリング効果を有する。すなわち、第2方向のボディ114の電圧が基板111と共に上昇する時、ストリング選択ラインSSL1~SSL3の電圧も上昇する。第2時間t2に、基板111の電圧レベルは目標電圧Vtarレベルに到達する。この時、接地選択ラインGSLはフローティングされる。例えば、接地選択ラインドライバ129は接地選択ラインGSLをフローティングすることができる。例えば、接地選択ラインドライバ129は接地選択ラインGSLをフローティングできるほど出力電圧を制御することができる。第2時間t2以後に、基板111の電圧は消去電圧Versのレベルまで上昇することができる。基板111の電圧が上昇するによって、ストリング選択ラインSSL1~SSL3の電圧も上昇することができる。例えば、ストリング選択ラインSSL1~SSL3の電圧はストリング選択ライン電圧Vsslのレベルまで上昇することができる。第2時間t2に接地選択ラインGSLがフローティングされるので、第2時間t2以後に接地選択ラインGSLの電圧もカップリングの影響によって上昇することができる。例えば、接地選択ラインGSLの電圧は接地選択ライン電圧Vgslのレベルまで上昇することができる。ワードラインWL1~WL7の電圧はワードライン消去電圧Vweのレベルを維持する。例えば、ワードライン消去電圧Vweは接地電圧Vssであり得る。第2方向のボディ114に消去電圧Versが印加され、ワードラインWL1~WL7にワードライン消去電圧Vweが印加されている。第2方向のボディ114及びワードラインWL1~WL7の電圧差によって、メモリセルMC1~MC7でファウラノルトハイムトンネルリングFowler-NordheimTunnelingが発生する。したがって、メモリセルMC1~MC7は消去される。第2方向のボディ114に消去電圧Versが印加され、ストリング選択ラインSSL1~SSL3にストリング選択ライン電圧Vsslが印加されている。第2方向のボディ114及びストリング選択ラインSSL1~SSL3間の電圧差はファウラノルトハイムトンネルリングFowler-NordheimTunnelingを誘発する程に大きくない。したがって、ストリング選択トランジスタSSTは消去防止できる。第2方向のボディ114に消去電圧Versが印加され、接地選択ラインGSLに接地選択ライン電圧Vgslが印加されている。接地選択ラインGSLの電圧は基板111の電圧が目標電圧Vtarレベルに到達した後に上昇する。すなわち、接地選択ライン電圧Vgslのレベルは目標電圧Vtarのレベルの影響を受ける。目標電圧Vtarのレベルが制御になれば、接地選択ライン電圧Vgslのレベルも制御できる。例示的に、消去電圧Vers及び接地選択ライン電圧Vgslの差がファウラノルトハイムトンネルリングFowler-NordheimTunnelingを誘発しないように、目標電圧Vtarのレベルが制御できる。例えば、接地選択ライン電圧Vgslのレベルが消去電圧Versのレベルの1/2になるように、目標電圧Vtarのレベルが制御できる。したがって、接地選択トランジスタGSTは消去防止できる。上述したように、本発明の実施形態による消去方法によれば、接地選択ラインGSLの電圧は基板111の電圧レベルにより制御される。消去動作が始まる時、接地選択ラインGSLの電圧は予め設定された電圧に維持される。予め設定された電圧は接地選択トランジスタGSTをターン-オフする電圧である。基板111の電圧レベルが目標電圧Vtarレベルに到達する時、接地選択ラインGSLはフローティングされる。すなわち、メモリセルMC1~MC7の消去撹乱が防止され、接地選択トランジスタGSTが消去防止できる。したがって、不揮発性メモリ装置100の信頼性が向上する。図12は図1の基板モニタ回路130を示すブロック図である。図12を参照すれば、基板モニタ回路130はアップ-トリマ131、ダウン-トリマ133、そして比較器135を含む。アップ-トリマ131に基板電圧Vsubが提供される。ダウン-トリマ133は接地端子に連結される。アップ-トリマ131及びダウン-トリマ133間の中間ノードCは比較器135に連結される。アップ-トリマ131及びダウン-トリマ133は基板電圧Vsubを分配することができる。例えば、アップ-トリマ131及びダウン-トリマ133は抵抗値を有するように構成できる。すなわち、アップ-トリマ131及びダウン-トリマ133により分配された基板電圧Vsubが比較器135に提供される。例示的に、アップ-トリマ131及びダウントリマ133は可変可能な抵抗値を有するように構成される。例えば、アップ-トリマ131は第1コード信号CODE1に応答して抵抗値を調節するように構成される。ダウン-トリマ133は第2コード信号CODE2に応答して抵抗値を調節するように構成される。比較器135は中間ノードCの電圧及び基準電圧Vrefを比較する。比較結果によって、比較器135は接地活性信号GEを活性化、または非活性化する。接地活性信号GEはアドレスデコーダ120に伝達される。アドレスデコーダ120は接地活性信号GEに応答して選択メモリブロック例えば、BLKiの接地選択ラインGSLを駆動する。例えば、アドレスデコーダ120は図9乃至図11を参照して説明されたように接地選択ラインGSLを駆動することができる。すなわち、アップ-トリマ131及びダウン-トリマ133の分配比及び基準電圧Vrefのレベルによって、目標電圧Vtarのレベルが設定できる。また、アップ-トリマ131及びダウン-トリマ133の分配比はコード信号CODE1、コード信号CODE2により制御される。したがって、コード信号CODE1、コード信号CODE2に基づいて目標電圧Vtarのレベルが可変できる。図12で、比較器135の出力が接地活性信号GEで提供されることと説明された。しかし、比較器135の出力を調節して接地活性信号GEで出力するロジックブロックが追加的に提供されることができる。図13は図12のアップ-トリマ131を示す回路図である。図13を参照すれば、アップ-トリマ131は第1乃至第n抵抗R1~Rn及び第1乃至第nスイッチT1~Tnを含む。例示的に、第1乃至第nスイッチT1~Tnはトランジスタであると示す。しかし、第1乃至第nスイッチT1~Tnはトランジスタに限定されない。第1乃至第n抵抗R1~Rnは直列連結される。第1乃至第n抵抗R1~Rn及び第1乃至第nトランジスタT1~Tnは各々並列連結される。第1乃至第nトランジスタT1~Tnは第1コード信号CODE1に応答して動作する。例示的に、第1トランジスタT1がターン-オンされれば、第1抵抗R1を迂回する経路が第1トランジスタT1により提供される。したがって、アップ-トリマ131の抵抗値は減少する。第1トランジスタT1がターン-オフされれば、第1抵抗R1を迂回する経路は提供されていない。したがって、第1抵抗R1の抵抗値はアップ-トリマ131の抵抗値に反映される。第2コード信号CODE2が提供されるのを除外すれば、図12のダウン-トリマ133はアップ-トリマ131と同一のように構成できる。したがって、ダウン-トリマ133の詳細な説明は省略される。上述したように、第1コード信号CODE1に基づいて制御することによって、アップ-トリマ131の抵抗値を調節できる。また、第2コード信号CODE2を制御することによりダウン-トリマ133の抵抗値が調節できる。したがって、第1コード信号CODE1及び第2コード信号CODE2を制御することにより目標電圧Vtarのレベルが可変できる。図14Aは図1の不揮発性メモリ装置のメモリセルアレイ110及びアドレスデコーダ120を示すブロック図である。例示的に、メモリセルアレイ110の1つのメモリブロックBLKiを示す。図14Aを参照すれば、アドレスデコーダ120はブロック選択回路121、ブロックワードライン駆動器123、ストリング選択ライン駆動器125、ワードライン駆動器127、そして接地選択ライン駆動器129を含む。ブロック選択回路121はメモリセルアレイ110のメモリブロックBLK1~BLKiの中で1つを選択するように構成される。ブロック選択回路121は複数のスイッチを含む。例示的に、ブロック選択回路121は複数のトランジスタを含むことができる。例示的に、ブロック選択回路121は複数の高電圧トランジスタを含むことができる。ブロック選択回路121のトランジスタのゲートはブロックワードラインBLKWLに共通に連結される。ブロック選択回路121のトランジスタの中で一部はストリング選択ラインSSL1~SSL3及び選択ラインSS1~SS3間に各々連結される。ブロック選択回路121のトランジスタの中で一部はワードラインWL1~WL7及び選択ラインS1~S7の間に各々連結される。ブロック選択回路121のトランジスタの中で一部は接地選択ラインGSL及び選択ラインGSの間に連結される。すなわち、ブロックワードラインBLKWLの電圧レベルに応答し、ブロック選択回路121はストリング選択ラインSSL1~SSL3、ワードラインWL1~WL7、そして接地選択ラインGSLを各々ストリング選択ライン駆動器125、ワードライン駆動器127、そして接地選択ライン駆動器129に連結される。ブロックワードライン駆動器123はブロックワードラインBLKWLを駆動するように構成される。例えば、メモリブロックBLKiが選択される時、ブロックワードライン駆動器123はブロックワードラインBLKWLに選択電圧を印加することができる。例示的に、プログラム動作及び読み出し動作の時に、ブロックワードライン駆動器123はブロックワードラインBLKWLに高電圧Vを印加することができる。例示的に、消去動作の時に、ブロックワードライン駆動器123はブロックワードラインBLKWLに電源電圧Vccを印加することができる。ストリング選択ライン駆動器125は選択ラインSS1~SS3に連結される。選択ラインSS1~SS3はブロック選択回路121を通じてストリング選択ラインSSL1~SSL3に連結される。すなわち、ストリング選択ライン駆動器125はブロック選択回路121を通じてストリング選択ラインSSL1~SSL3を駆動するように構成される。例えば、消去動作の時に、ストリング選択ライン駆動器125はストリング選択ラインSSL1~SSL3をフローティングするように構成される。ワードライン駆動器127は選択ラインS1~S7に連結される。選択ラインS1~S7はブロック選択回路121を通じてワードラインWL1~WL7に連結される。すなわち、ワードライン駆動器127はブロック選択回路121を通じてワードラインWL1~WL7を駆動するように構成される。例示的に、消去動作の時に、ワードライン駆動器127はワードラインWL1~WL7にワードライン消去電圧Vweを印加するように構成される。接地選択ライン駆動器129は選択ラインGSに連結される。選択ラインGSはブロック選択回路121を通じて接地選択ラインGSLに連結される。すなわち、接地選択ライン駆動器129はブロック選択回路121を通じて接地選択ラインGSLを駆動するように構成される。消去動作の時に、接地選択ライン駆動器129は接地活性信号GEに応答して動作するように構成される。例示的に、消去動作が始まる時、接地選択ライン駆動器129は接地選択ラインGSLに予め設定された電圧Vpdを印加するように構成される。予め設定された電圧Vpdは接地選択ラインGSLに連結された接地選択トランジスタGSTをターン-オフする電圧であり得る。接地活性信号GEの論理値が遷移する時、接地選択ライン駆動器129は接地選択ラインGSLをフローティングするように構成される。例えば、接地活性信号GEが遷移する時、接地選択ライン駆動器129は接地選択ラインGSLがフローティングできるほど出力を制御する。例えば、接地活性信号GEはブロックワードラインBLKWLの電圧レベルと同一のレベルを有する電圧を出力することができる。例えば、消去動作の時にブロックワードラインBLKWLに電源電圧Vccが印加されると、接地活性信号GEの遷移に応答して接地選択ライン駆動器129は電源電圧Vccを出力することができる。この時、接地選択ラインGSLに対応するブロック選択回路121のトランジスタのゲート電圧及びドレーンまたはソース電圧が同一になる。したがって、接地選択ラインGSLに対応するブロック選択回路121のトランジスタがターン-オフされ得る。すなわち、接地選択ラインGSLがフローティングされ得る。接地活性信号GEが遷移する時、接地選択ライン駆動器129はブロックワードラインBLKWLの電圧レベルと同一のレベルを有する電圧を出力することと限定されない。また、接地活性信号GEが遷移する時、接地選択ライン駆動器129は電源電圧Vccを出力することと限定されない。例示的に、接地活性信号GEが遷移する時、接地選択ライン駆動器129は、接地選択ラインGSLに対応するブロック選択回路121のトランジスタがターン-オフされる電圧を出力するように構成できる。例示的に、接地活性信号GEが遷移する時、接地選択ライン駆動器129は出力ノードをフローティングするように構成されることができる。上述したように、本発明の実施形態による不揮発性メモリ装置100は消去動作の時にメモリセルアレイ110の基板電圧の変化により接地選択ラインGSLを駆動するように構成される。したがって、メモリセルMC1~MC7の消去撹乱が防止され、接地選択トランジスタGSTの消去が防止できる。すなわち、不揮発性メモリ装置100の信頼性が向上する。上述したように、本発明の実施形態による不揮発性メモリ装置100はメモリセルアレイ110の各メモリブロックBLKiに対応するブロック選択回路121、ブロックワードライン駆動器123、ストリング選択ライン駆動器125、ワードライン駆動器127、そして接地選択ライン駆動器129を含む。不揮発性メモリ装置は消去動作の時にメモリセルアレイ110の基板電圧の変化により接地選択ラインGSLを駆動する。したがって、メモリセルMC1~MC7の消去撹乱が防止され、接地選択トランジスタGSTが消去されることが防止できる。すなわち、不揮発性メモリ装置100の信頼性が向上する。図14Bは図1の不揮発性メモリ装置100のメモリセルアレイ110及びアドレスデコーダ120の他の例を示すブロック図である。例示的に、メモリセルアレイ110のメモリブロックBLK0、BLK1を示す。図14Bを参照すれば、図14Aに図示されたアドレスデコーダ120とは異なり、アドレスデコーダ120’は各メモリブロックBLK0、BLK1に対応するブロック選択回路1210、1211とブロックワードライン駆動器1230、1231、全てのメモリブロックBLKnに対応する1つの共通ソースライン駆動器125、ワードライン駆動器127、そして接地選択ライン駆動器129を含む。ブロック選択回路121nは対応するブロックワードライン駆動器123nから転送されるブロックワードライン信号BLKWLに応答し、ストリング選択ライン駆動器125、ワードライン駆動器127、そして接地選択ライン駆動器129からの電圧を伝達する。ブロック選択回路121nは複数のスイッチを含む。例示的に、ブロック選択回路121nは複数のトランジスタを含むことができる。例示的に、ブロック選択回路121nは複数の高電圧トランジスタを含むことができる。ブロック選択回路121nのトランジスタのゲートはブロックワードラインBLKWLに共通に連結される。ブロック選択回路121nのトランジスタの中で一部はストリング選択ラインSSL0~SSL2と選択ラインSS0~SS2との間に各々連結される。ブロック選択回路121nのトランジスタの中で一部はワードラインWL0~WL15と選択ラインS0~S15との間に各々連結される。ブロック選択回路121nのトランジスタの中で一部は接地選択ラインGSL0、GSL1と選択ラインGS0、GS1との間に連結される。すなわち、ブロックワードラインBLKWLの電圧レベルに応答し、ブロック選択回路121nはストリング選択ラインSSL0~SSL2、ワードラインWL0~WL15、そして接地選択ラインGSL0、GSL1を各々ストリング選択ライン駆動器125、ワードライン駆動器127、そして接地選択ライン駆動器129に連結される。ブロックワードライン駆動器123nはブロックワードラインBLKWLを駆動するように構成される。例えば、メモリブロックBLK0が選択される時、ブロックワードライン駆動器1230はブロックワードラインBLKWLに選択電圧を印加することができる。例示的に、プログラム動作及び読み出し動作の時に、ブロックワードライン駆動器1230はブロックワードラインBLKWLに高電圧Vを印加することができる。例示的に、消去動作の時に、ブロックワードライン駆動器1230はブロックワードラインBLKWLに電源電圧Vccを印加することができる。ストリング選択ライン駆動器125は選択ラインSS1~SS3に連結される。選択ラインSS0~SS2はブロック選択回路121nを通じてストリング選択ラインSSL0~SSL2に連結される。すなわち、ストリング選択ライン駆動器125はブロック選択回路121nを通じてストリング選択ラインSSL0~SSL2を駆動するように構成される。例えば、消去動作の時に、ストリング選択ライン駆動器125はストリング選択ラインSSL0~SSL2をフローティングするように構成される。ワードライン駆動器127は選択ラインS0~S15に連結される。選択ラインS0~S15はブロック選択回路121nを通じてワードラインWL0~WL15に連結される。すなわち、ワードライン駆動器127はブロック選択回路121nを通じてワードラインWL0~WL15を駆動するように構成される。例示的に、消去動作の時に、ワードライン駆動器127はワードラインWL0~WL15にワードライン消去電圧Vweを印加するように構成される。接地選択ライン駆動器129は接地選択ラインGS0、GS1に連結される。選択ラインGS0、GS1はブロック選択回路121nを通じて接地選択ラインGSL0、GSL1に連結される。すなわち、接地選択ライン駆動器129はブロック選択回路121nを通じて接地選択ラインGSL0、GSL1を駆動するように構成される。消去動作の時に、接地選択ライン駆動器129は接地活性信号GEに応答して動作するように構成される。例示的に、消去動作が始まる時、接地選択ライン駆動器129は接地選択ラインGSL0、GSL1に予め設定された電圧Vpdを印加するように構成される。予め設定された電圧Vpdは接地選択ラインGSL0、GSL1に連結された接地選択トランジスタGSTをターン-オフする電圧であり得る。接地活性信号GEの論理値が遷移する時、接地選択ライン駆動器129は接地選択ラインGSL0、GSL1をフローティングするように構成される。例えば、接地活性信号GEが遷移する時、接地選択ライン駆動器129は接地選択ラインGSL0、GSL1をフローティングできるほど出力を制御する。例えば、接地活性信号GEはブロックワードラインBLKWLの電圧レベルと同一のレベルを有する電圧を出力することができる。例えば、消去動作の時にブロックワードラインBLKWLに電源電圧Vccが印加されると、接地活性信号GEの遷移に応答して接地選択ライン駆動器129は電源電圧Vccを出力することができる。この時、接地選択ラインGSL0、GSL1に対応するブロック選択回路121nのトランジスタのゲート電圧及びドレーンまたはソース電圧が同一になるはずである。したがって、接地選択ラインGSL0、GSL1に対応するブロック選択回路121nのトランジスタがターン-オフされ得る。すなわち、接地選択ラインGSL0、GSL1がフローティングされ得る。接地活性信号GEが遷移する時、接地選択ライン駆動器129はブロックワードラインBLKWLの電圧レベルを有したレベルを有する電圧を出力することと限定されない。また、接地活性信号GEが遷移する時、接地選択ライン駆動器129は電源電圧Vccを出力することと限定されない。例示的に、接地活性信号GEが遷移する時、接地選択ライン駆動器129は、接地選択ラインGSL0、GSL1に対応するブロック選択回路121のトランジスタがターン-オフされる電圧を出力するように構成できる。例示的に、接地活性信号GEが遷移する時、接地選択ライン駆動器129は出力ノードをフローティングするように構成されることができる。上述したように、アドレスデコーダ120’は各メモリブロックBLK0、BLK1に対応するブロック選択回路1210、1211とブロックワードライン駆動器1230、1231、そして全てのメモリブロックBLKnに対応する1つの共通ソースライン駆動器125、ワードライン駆動器127、そして接地選択ライン駆動器129を含む。上述したように、本発明の実施形態による不揮発性メモリ装置100は消去動作の時にメモリセルアレイ110の基板電圧の変化により接地選択ラインGSL0、GSL1を駆動するように構成される。したがって、メモリセルMCの消去撹乱が防止され、接地選択トランジスタGSTの消去が防止できる。すなわち、不揮発性メモリ装置100の信頼性が向上する。図15は図3乃至図5を参照して説明されたメモリブロックBLKiの等価回路の第1応用例を示す回路図である。図6を参照して説明された等価回路と比較すると、メモリブロックBLKi_1の各NANDストリングNSに側面トランジスタLTRが追加的に提供される。側面トランジスタLTRは接地選択トランジスタGST及び共通ソースライン間CSLに連結される。側面トランジスタLTRのゲートまたは制御ゲートは接地選択トランジスタGSTのゲートまたは制御ゲートと一緒に接地選択ラインGSLに連結される。図3乃至図6に図示されたように、基板111に隣接する第1導電物質211、212、213は接地選択ラインGSLに対応する。第1導電物質211、212、213に予め設定された電圧が印加されると、第2方向のボディ114の中で第1導電物質211、212、213に対応する領域にチャンネルが形成される。また、第1導電物質211、212、213に予め設定された電圧が印加されると、基板111で第1導電物質211、212、213に隣接する領域にチャンネルが形成される。第1ドーピング領域311は第1導電物質211の電圧により形成された基板111のパネルに連結される。第1導電物質211の電圧により形成された基板111のチャンネルは第1導電物質211の電圧により第2方向のボディに動作する表面層114に形成されたチャンネルと連結される。同様に、第1導電物質211、212、213の電圧により形成された基板111にチャンネルが形成される。第1乃至第4ドーピング領域311~314は各々第1導電物質211、212、213の電圧により基板111に形成されたチャンネルを通じて第2方向のボディに動作する表面層114に連結される。図3乃至図6を参照して説明されたように、第1乃至第4ドーピング領域311~314は共通ソースラインCSLを構成する。共通ソースラインCSLメモリセルMC1~MC7のチャンネルは接地選択ラインGSLの電圧により形成される基板に垂直したチャンネル及び基板に平行したチャンネルを通じて電気的に連結される。すなわち、共通ソースラインCSL及び第1メモリセルMC1間に、接地選択ラインGSLにより駆動され、基板に垂直したトランジスタ及び基板と平行したトランジスタが動作する。基板に垂直したトランジスタは図15に図示された接地選択トランジスタGSTであり、基板に平行したトランジスタは図15に図示された側面トランジスタLTRである。図16は図3乃至図5を参照して説明されたメモリブロックBLKiの等価回路の第2応用例を示す回路図である。図6のメモリブロックBLKiと比較すると、各NANDストリングNSで、メモリセルMC1~MC6と共通ソースラインCSL間に第1及び第2接地選択トランジスタGST1、GST2が提供される。すなわち、第1導電物質211~291、212~292、213~293の中で接地選択ラインGSL1、接地選択ラインGSL2及び接地選択トランジスタGSTで使われる導電物質の数が可変できる。同一の高さの接地選択トランジスタGST1、またはGST2に対応する接地選択ラインGSL1、接地選択ラインGSL2は共通に連結されることができる。同一のNANDストリングNSに対応する接地選択ラインGSL1、接地選択ラインGSL2は共通に連結されることができる。また、異なる高さの接地選択ラインGSL1、接地選択ラインGSL2は共通に連結されることができる。図17は図3乃至図5を参照して説明されたメモリブロックBLKiの等価回路の第3応用例を示す回路図である。図16のメモリブロックBLKi_2と比較すると、各NANDストリングNSで、メモリセルMC1~MC5及びビットラインBL間に第1ストリング選択トランジスタSST1及び第2ストリング選択トランジスタSST2が提供される。すなわち、第1導電物質211~291、212~292、213~293の中でストリング選択ラインSSL及びストリング選択トランジスタSSTで使われる導電物質の数が可変できる。図18は図3乃至図5を参照して説明されたメモリブロックBLKiの等価回路の第4応用例を示す回路図である。図17のメモリブロックBLKi_3と比較すると、メモリブロックBLKi_4の同一のNANDストリングNSに対応するストリング選択ラインSSLは共通に連結される。上述したように、メモリブロックBLKiの各NANDストリングNSに少なくとも1つの接地選択トランジスタGST及び少なくとも1つのストリング選択トランジスタSSTが提供されることができる。少なくとも1つの接地選択トランジスタGSTは少なくとも1つの接地選択ラインGSLに連結され、少なくとも1つのストリング選択トランジスタSSTは少なくとも1つのストリング選択ラインSSLに連結されることができる。同一の高さの接地選択ラインGSLは共通に連結されることができる。また、異なる高さの接地選択ラインGSLは共通に連結されることができる。そして、異なる高さのストリング選択ラインSSLは共通に連結されることができる。図19は図3乃至図5を参照して説明されたメモリブロックBLKiの等価回路の第5応用例BLKi_5を示す回路図である。図6のメモリブロックBLKiと比較すると、メモリブロックBLKi_5の各NANDストリングNSでストリング選択トランジスタSSTとダミーメモリセルDMCが提供される。ダミーメモリセルDMCはストリング選択ラインSSL1、SSL2、SSL3と隣接するダミーワードラインDWLに共通に連結される。すなわち、第1導電物質211~291、212~292、213~293の中でダミーワードラインDWL及びダミーメモリセルDMCで使われる第1導電物質の数が可変できる。図20は図3乃至図5を参照して説明されたメモリブロックBLKiの等価回路の第6応用例を示す回路図である。図6のメモリブロックBLKiと比較すると、メモリブロックBLKi_6の各NANDストリングNSで接地選択トランジスタGSTと隣接するダミーメモリセルDMCが提供される。ダミーメモリセルDMCは接地選択ラインGSLと隣接するダミーワードラインDWLに共通に連結される。すなわち、第1導電物質211~291、212~292、213~293の中でダミーワードラインDWL及びダミーメモリセルDMCで使われる第1導電物質の数が可変できる。図21は図3乃至図5を参照して説明されたメモリブロックBLKiの等価回路の第7応用例BLKi_7を示す回路図である。図6のメモリブロックBLKiと比較すると、メモリブロックBLKi_7の各NANDストリングNSで接地選択トランジスタGSTと隣接するダミーメモリセルDMC1、そしてストリング選択トランジスタSSTと隣接するダミーメモリセルDMC2が提供される。接地選択トランジスタGSTと隣接するダミーメモリセルDMC1は接地選択ラインGSLと隣接するダミーワードラインDWL1に共通に連結される。ストリング選択トランジスタSSTと隣接するダミーメモリセルDMC2はストリング選択ラインSSL1、SSL2、SSL3と隣接するダミーワードラインDWL2に共通に連結される。すなわち、第1導電物質211~291、212~292、213~293の中でダミーワードラインDWL及びダミーメモリセルDMCで使われる第1導電物質の数が可変できる。上述したように、メモリブロックBLKiの各NANDストリングNSに接地選択トランジスタGSTと隣接する少なくとも1つのダミーメモリセルDMCが提供されることができる。そして、メモリブロックBLKiの各NANDストリングNSにストリング選択トランジスタSSTと隣接する少なくとも1つのダミーメモリセルDMCが提供されることができる。ダミーメモリセルDMCはダミーワードラインDWLに連結される。同一の高さのダミーワードラインDWLは共通に連結されることができる。図22は図2のメモリブロックBLKiの他の実施形態を示すブロック図である。図3のメモリブロックBLKiと比較すると、メモリブロックBLKi’で、ピラー113’は四角柱の形態に提供できる。また、第1方向に沿って配置されたピラー113’の間に、絶縁物質101が提供される。例示的に、絶縁物質101は第2方向に沿って伸張され、基板111に連結されることができる。また、絶縁物質101はピラー113’が提供される領域を除外した領域で第1方向に沿って伸張されるはずである。すなわち、図3を参照して説明された第1導電物質211~291、212~292、213~293は絶縁物質101により第1部分211a~291a、212a~292a、213a~293a及び第2部分211b~291b、212b~292b、213b~293bで分離され得る。第1及び第2ドーピング領域311、312上の領域で、各ピラー113’は第1導電物質の第1部分211a~291a及び絶縁膜116と1つのNANDストリングNSを形成し、第1導電物質の第2部分211b~291b及び絶縁膜116と他の1つのNANDストリングNSを形成することができる。第2ドーピング領域312及び第3ドーピング領域313上の領域で、各ピラー113’は第1導電物質の第1部分212a~292a及び絶縁膜116と1つのNANDストリングNSを形成し、第1導電物質の第2部分212b~292b及び絶縁膜116と他の1つのNANDストリングNSを形成することができる。第3ドーピング領域313及び第4ドーピング領域314上の領域で、各ピラー113’は第1導電物質の第1部分213a~293a及び絶縁膜116と1つのNANDストリングNSを形成し、第1導電物質の第2部分213b~293b及び絶縁膜116と他の1つのNANDストリングNSを形成することができる。すなわち、絶縁物質101を利用して各ピラー113’の両側面に提供される第1導電物質の第1及び第2部分211a~291a、211b~291bを分離することによって、各ピラー113’は2つのNANDストリングNSを形成できる。図22を参照して説明されたメモリブロックBLKi’のI-I’線に沿う断面図は図4と同一である。したがって、メモリブロックBLKi’の断面図に対する図面及び詳細な説明は省略される。図23は図1の不揮発性メモリ装置100を含むメモリシステム1000を示すブロック図である。図23を参照すれば、メモリシステム1000は不揮発性メモリ装置1100及びコントローラ1200を含む。不揮発性メモリ装置1100は図1乃至図22を参照して説明されたように動作するように構成される。例えば、消去動作の時に、不揮発性メモリ装置1100は接地選択ラインGSLに予め設定された電圧を印加する。不揮発性メモリ装置1100の基板111の電圧変化によって、不揮発性メモリ装置1100は接地選択ラインGSLをフローティングするように構成される。したがって、消去撹乱が防止され不揮発性メモリ装置1100及び不揮発性メモリ装置1100を含むメモリシステム1000の信頼性が向上する。コントローラ1200はホストHost及び不揮発性メモリ装置1100に連結される。ホストからの要請に応答し、コントローラ1200は不揮発性メモリ装置1100にアクセスするように構成される。例えば、コントローラ1200は不揮発性メモリ装置1100の読み出し、書き込み、消去、そして背景動作を制御するように構成される。コントローラ1200は不揮発性メモリ装置1100及びホストの間にインターフェースを提供するように構成される。コントローラ1200は不揮発性メモリ装置1100を制御するためのファームウエアfirmwareを駆動するように構成される。例示的に、コントローラ1200はRAMRandomAccessMemory、プロセシングユニットProcessingunit、ホストインターフェースhostinterface、そしてメモリインターフェースmemoryinterfaceのような構成要素をさらに含む。RAMはプロセシングユニットの動作メモリ、不揮発性メモリ装置1100及びホストの間のキャッシュメモリ、そして不揮発性メモリ装置1100及びホストの間のバッファメモリの中で少なくとも1つとして利用される。プロセシングユニットはコントローラ1200の諸般動作を制御する。ホストインターフェースはホスト及びコントローラ1200の間のデータ交換を行うためのプロトコルを含む。例示的に、ホストインターフェースはUSBUniversalSerialBusプロトコル、MMCmultimediacardプロトコル、PCIPeriheralcomonentinterconnectionプロトコル、CI-ECI-exressプロトコル、ATAAdvancedTechnologyAttachmentプロトコル、Serial-ATAプロトコル、Parallel-ATAプロトコル、SCSIsmallcomputersmallinterfaceプロトコル、ESDIenhancedsmalldiskinterfaceプロトコル、そしてIDEIntegratedDriveElectronicsプロトコルなどと同一の多様なインターフェースプロトコルの中で少なくとも1つを通じて外部ホストと通信するように構成される。メモリシステム1000はエラー訂正ブロックを追加的に含むように構成されることができる。エラー訂正ブロックはエラー訂正コードECCを利用して不揮発性メモリ装置1100から読み出されたデータのエラーを検出し、訂正するように構成される。例示的に、エラー訂正ブロックはコントローラ1200の構成要素として提供される。エラー訂正ブロックは不揮発性メモリ装置1100の構成要素として提供されることができる。コントローラ1200及び不揮発性メモリ装置1100は1つの半導体装置で集積できる。例示的に、コントローラ1200及び不揮発性メモリ装置1100は1つの半導体装置で集積され、メモリカードを構成する。例えば、コントローラ1200及び不揮発性メモリ装置1100は1つの半導体装置で集積されPCカードPCMCIA、personalcomputermemorycardinternationalassociation、コンパックフラッシュカードCF、スマートメディアカードSM、SMC、メモリスティック、マルチメディアカードMMC、RS-MMC、MMCmicro、SDカードSD、miniSD、microSD、SDHC、ユニバーザルフラッシュ記憶装置UFSなどと同一のメモリカードを構成する。コントローラ1200及び不揮発性メモリ装置1100は1つの半導体装置で集積され半導体ドライブSSD、SolidStateDriveを構成する。半導体ドライブは半導体メモリにデータを保存するように構成される保存装置を含む。メモリシステム1000が半導体ドライブで利用される場合、メモリシステム1000に連結されたホストの動作速度は画期的に改善される。他の例とし、メモリシステム1000はコンピュータ、UMPCUltraMobilePC、ワークステーション、ネットブックnet-book、PDAPersonalDigitalAssistants、ポータブルportableコンピュータ、ウェブタブレットwebtablet、無線電話wirelessphone、モバイルホンmobilephone、スマートホンsmartphone、e-ブックe-book、PMPportablemultimediaplayer、携帯用ゲーム器、ナビゲーションnavigation装置、ブラックボックスblackbox、デジタルカメラdigitalcamera、DMBDigitalMultimediaBroadcasting再生器、デジタル音声録音器digitalaudiorecorder、デジタル音声再生器digitalaudioplayer、デジタル映像録画器digitalpicturerecorder、デジタル映像再生機digitalpictureplayer、デジタル動映像録画器digitalvideorecorder、デジタル動映像再生機digitalvideoplayer、情報を無線環境で送受信できる装置、ホームネットワークを構成する多様な電子装置の中で1つ、コンピューターネットワークを構成する多様な電子装置の中で1つ、テレマティクシネットワークを構成する多様な電子装置の中で1つ、RFID装置、またはコンピュータシステムを構成する多様な構成要素の中で1つなど、電子装置の多様な構成要素の中の1つとして提供される。例示的に、不揮発性メモリ装置1100、またはメモリシステム1000は多様な形態のパッケージに実装できる。例えば、不揮発性メモリ装置1100、またはメモリシステム1000はPoPpackageonpackage、BallgridarraysBGAs、ChipscaleackagesCSPs、PlasticLeadedChipCarrierPLCC、PlasticDualIn-LinPeackagePDIP、DieinWafflePack、DieinWaferForm、ChipOnBoardCOB、CeramicDualIn-LinePackageCERDIP、PlasticMetricQuadFlatpackMQFP、ThinQuadFlatpackTQFP、SmallOutlineSOIC、ShrinkSmallOutlinepackageSSOP、ThinSmallOutlineTSOP、ThinQuadFlatPackTQFP、SystemInPackageSIP、MultiChipPackageMCP、Wafer-levelFabricatedpackageWFP、Wafer-LevelProcessedStackPackageWSPなどと同一の方式にパッケージ化されて実装される。図24は図23のメモリシステム1000の応用例を示すブロック図である。図24を参照すれば、メモリシステム2000は不揮発性メモリ装置2100及びコントローラ2200を含む。不揮発性メモリ装置2100は複数の不揮発性メモリチップを含む。複数の不揮発性メモリチップは複数のグループに分割される。複数の不揮発性メモリチップの各グループは1つの共通チャンネルを通じてコントローラ2200と通信するように構成される。図24で、複数の不揮発性メモリチップは第1乃至第kチャンネルCH1~CHkを通じてコントローラ2200と通信することを示す。各不揮発性メモリチップは図1乃至図22を参照して説明された不揮発性メモリ装置100と同一のように構成される。すなわち、消去動作の時に、不揮発性メモリチップは接地選択ラインGSLに予め設定された電圧を印加するように構成される。以後、基板の電圧変化によって、不揮発性メモリチップは接地選択ラインGSLをフローティングするように構成される。したがって、メモリシステム2000の信頼性が向上することができる。図24で、1つのチャンネルに複数の不揮発性メモリチップが連結されることと説明された。しかし、1つのチャンネルに1つの不揮発性メモリチップが連結されるようにメモリシステム2000が変形できることが理解できる。図25は図24を参照して説明されたメモリシステム2000を含むコンピュータシステム3000を示すブロック図である。図25を参照すれば、コンピュータシステム3000は中央処理装置3100、RAMRandomAccessMemory3200、ユーザインターフェース3300、電源3400、そしてメモリシステム2000を含む。メモリシステム3000はシステムバス3500を通じ、中央処理装置3100、RAM3200、ユーザインターフェース3300、そして電源3400に電気的に連結される。ユーザインターフェース3300を通じて提供され、中央処理装置3100により処理されたデータはメモリシステム2000に保存される。図25で、不揮発性メモリ装置2100はコントローラ2200を通じてシステムバス3500に連結されることを示す。しかし、不揮発性メモリ装置2100はシステムバス3500に直接連結されるように構成されることができる。この時、不揮発性メモリ装置2100の読み出し及び消去動作は中央処理処置3100により制御できる。そして、不揮発性メモリ装置2100のリフレッシュrefreshは中央処理装置3100により制御される。図25で、図24を参照して説明されたメモリシステム2000が提供されることを示す。しかし、メモリシステム2000は図23を参照して説明されたメモリシステム1000に代替できる。例示的に、コンピュータシステム3000は図23及び図24を参照して説明されたメモリシステム1000、メモリシステム2000を全て含むように構成されることができる。本発明の詳細な説明では具体的な実施形態に関して説明したが、本発明の範囲、または技術的思想を逸脱しない限度内で様々な変形が可能である。したがって本発明の範囲は上述した実施形態に限定せず、後述する特許請求の範囲及びその均等なものにより決定される。