"半導体基板に、第1MISFETと、第2MISFETと、第1容量素子と、第2容量素子とを備える半導体集積回路装置であって、前記第1MISFETは、前記半導体基板上に形成された第1ゲート絶縁膜と、前記第1ゲート絶縁膜上に形成された第1ゲート電極とを有し、前記第2MISFETは、前記半導体基板上に形成され、且つ、前記第1ゲート絶縁膜よりも膜厚の厚い第2ゲート絶縁膜と、前記第2ゲート絶縁膜上に形成された第2ゲート電極とを有し、前記第1容量素子は、前記半導体基板に形成された前記第2ゲート絶縁膜と、前記第2ゲート絶縁膜上に形成された第3ゲート電極とを有し、前記第2容量素子は、前記半導体基板に形成された前記第1ゲート絶縁膜と、前記第1ゲート絶縁膜上に形成された第4ゲート電極とを有し、前記第1ゲート絶縁膜の膜厚は、3nm以下であり、前記第1容量素子は、アナログPLL回路内の容量素子を構成し、前記第2容量素子は、電源ライン間に配置される電源安定化容量素子を構成することを特徴とする半導体集積回路装置。請求項1記載の半導体集積回路装置において、前記第4ゲート電極は、電源電圧に固定されることを特徴とする半導体集積回路装置。請求項1記載の半導体集積回路装置において、前記第1容量素子は、蓄積領域を使用することを特徴とする半導体集積回路装置。請求項1記載の半導体集積回路装置において、前記第1容量素子は、反転領域を使用することを特徴とする半導体集積回路装置。請求項1~4のいずれか一項に記載の半導体集積回路装置において、前記第1MISFETは、マイクロプロセッサユニットを構成することを特徴とする半導体集積回路装置。請求項1~4のいずれか一項に記載の半導体集積回路装置において、前記第2MISFETは、DRAMのメモリセルを構成することを特徴とする半導体集積回路装置。請求項1~4のいずれか一項に記載の半導体集積回路装置において、前記第2MISFETは、SRAMのメモリセルを構成することを特徴とする半導体集積回路装置。請求項1~4のいずれか一項に記載の半導体集積回路装置において、前記第2MISFETは、入力回路または出力回路を構成することを特徴とする半導体集積回路装置。近年、MISFETの微細化に伴ってゲート酸化膜厚が3nm以下まで薄くなりつつある。しかし、ゲート酸化膜厚がこの程度まで薄くなると、ゲート酸化膜中の欠陥や直接トンネル電流によるリーク電流の増加が顕在化し、容量素子に使用した場合、安定した容量を得ることが困難になってきた。本発明の目的は、MISFETのゲート酸化膜を使用した容量素子のリーク電流を低減することのできる技術を提供することにある。本発明の他の目的は、製造工程を増やすことなく、低リーク電流の容量素子を形成することのできる技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。本発明の好ましい一態様である半導体集積回路装置は、半導体基板に、第1MISFETと、第2MISFETと、第1容量素子と、第2容量素子とを備える半導体集積回路装置であって、前記第1MISFETは、前記半導体基板上に形成された第1ゲート絶縁膜と、前記第1ゲート絶縁膜上に形成された第1ゲート電極とを有し、前記第2MISFETは、前記半導体基板上に形成され、且つ、前記第1ゲート絶縁膜よりも膜厚の厚い第2ゲート絶縁膜と、前記第2ゲート絶縁膜上に形成された第2ゲート電極とを有し、前記第1容量素子は、前記半導体基板に形成された前記第2ゲート絶縁膜と、前記第2ゲート絶縁膜上に形成された第3ゲート電極とを有し、前記第2容量素子は、前記半導体基板に形成された前記第1ゲート絶縁膜と、前記第1ゲート絶縁膜上に形成された第4ゲート電極とを有し、前記第1ゲート絶縁膜の膜厚は、3nm以下であり、前記第1容量素子は、アナログPLL回路内の容量素子を構成し、前記第2容量素子は、電源ライン間に配置される電源安定化容量素子を構成するものである。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。MISFETで構成された容量素子のリーク電流を低減して安定動作を実現することができる。また、低電源電圧でも安定して動作する容量素子を製造工程の増加なしに形成することができる。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。実施の形態1本実施形態の半導体集積回路装置は、本発明をCMOSゲートアレイに適用した例である。このCMOSゲートアレイが形成された半導体チップを図1に示す。例えば、単結晶シリコンからなる半導体チップ1Aの主面の中央部には、ゲートアレイの論理部を構成する多数の基本セル2が図のX方向およびY方向に沿ってマトリクス状に配置されている。各基本セル2は、図1には示さないnチャネル型MISFETQn1およびpチャネル型MISFETQp1を所定数組み合わせて構成されており、各基本セル2内のMISFETQn1、Qp1間および基本セル2間を論理設計に基づいて結線することによって、所望の論理機能を実現している。上記論理機能を実現するための結線は、例えばCADを用いた自動配置配線システムDA;DesignAutomationにより行われる。自動配置配線システムは、マクロセルなどを用いて設計、検証された論理回路を半導体チップ1A上に自動的にレイアウトすると共に、この論理回路上に仮想的に設定されたX-Y格子座標に配線を自動的にレイアウトして論理回路間を結線する。本実施形態のゲートアレイは、特に限定されないが、例えば7層配線を有しており、第1層目の配線から第6層目の配線信号用配線および電源用配線まではCu銅を主体とする金属で構成され、第7層目の配線電源用配線はAlアルミニウム合金を主体とする金属で構成されている。上記論理部の周辺近傍には、外部の参照クロックを所定周波数のクロックに変換して内部回路に出力するアナログPLL回路3が配置されている。このPLL回路3は、例えば図2に示すように、位相比較器PFC、チャージポンプ回路C.P.、電圧-電流変換回路VI1~VI3、時間-電流変換回路TI、発振回路C.C.O.および分周器によって構成されている。上記PLL回路3内のチャージポンプ回路C.P.は、例えば図3に示すように、nチャネル型MISFETQn2Qn3、pチャネル型MISFETQp2Qp3および容量素子C1などによって構成されている。容量素子C1の一方の電極はGND0Vが印加され、容量素子C1の他方の電極はnチャネル型MISFETQn3およびpチャネル型MISFETQp3のドレインに電気的に接続される。nチャネル型MISFETQn3およびpチャネル型MISFETQp3のドレインは、電圧-電流変換回路VI1,VI2の入力に電気的に接続される。チャージポンプ回路C.P.は、位相比較器PFCから出力される位相差信号UP、DNに応じた電荷を容量素子C1に蓄積することによって所定レベルの電圧を生成し、これを出力電圧CPOUTとして電圧-電流変換回路VI1~VI2に出力する。前記論理部の周囲には、複数の入出力I/Oバッファ回路4が論理部を取り囲むように配置されている。各入出力バッファ回路4は、図1には示さないnチャネル型MISFETQn4およびpチャネル型MISFETQp4を所定数組み合わせて構成されており、これらのMISFETQn4、Qp4間の結線パターンを変えることによって、図4aに示すような入力バッファ回路、図4bに示すような出力バッファ回路あるいは図示しない双方向性バッファ回路などの回路機能が形成されるようになっている。上記入出力バッファ回路4の周囲には、外部装置との電気的な接続を取るためのボンディングパッド外部端子BPが半導体チップ1Aの各辺に沿って一列に配置されている。これらのボンディングパッドBPは、入出力バッファ回路4の配列に対応する位置に配置されており、各ボンディングパッドBPとそれに対応する入出力バッファ回路4とは、図示しない配線を介して電気的に接続されている。図5は、上記CMOSゲートアレイが形成された半導体基板以下、単に基板という1の要部断面図である。同図の左側部分は基本セル2を構成するMISFETQn1Qp1が形成された領域、中央部分はチャージポンプ回路C.P.の容量素子C1が形成された領域、右側部分は入出力バッファ回路4を構成するMISFETQn4Qp4が形成された領域を示している。基本セル2を構成するMISFETQn1Qp1のうち、nチャネル型MISFETQn1は、基板1のp型ウエル7に形成され、主としてゲート酸化膜9A、ゲート電極10Aおよびn型半導体領域ソース、ドレイン13によって構成されている。また、pチャネル型MISFETQp1は、基板1のn型ウエル8に形成され、主としてゲート絶縁膜であるゲート酸化膜9A、ゲート電極10Bおよびp型半導体領域ソース、ドレイン14によって構成されている。上記MISFETQn1Qp1のゲート酸化膜9Aは、論理機能の高速化、高性能化を推進するために、薄い膜厚例えば2.5nm~3nmで形成されている。また、上記MISFETQn1Qp1のゲート電極10A、10Bは、ゲートの大規模化を推進するために、それらのゲート長が回路の最小加工寸法例えば0.14μmで形成され、かつ低抵抗化を推進するために、多結晶シリコン膜の上部にWN膜などのバリアメタルおよびWタングステン膜を積層した、いわゆるポリメタル構造で構成されている。さらに、上記ゲート電極10A、10Bは、しきい値電圧Vthを低くして回路の低電圧化、低消費電力化を推進するために、ゲート電極10Aの一部を構成する多結晶シリコン膜にn型不純物例えばAsヒ素をドープし、ゲート電極10Bの一部を構成する多結晶シリコン膜にp型不純物Bホウ素をドープした、いわゆるデュアルゲート構造で構成されている。一方、入出力バッファ回路4を構成するMISFETQn4Qp4のうち、nチャネル型MISFETQn4は、基板1のp型ウエル7に形成され、主としてゲート絶縁膜であるゲート酸化膜9B、ゲート電極10Cおよびn型半導体領域ソース、ドレイン13によって構成されている。また、pチャネル型MISFETQp4は、基板1のn型ウエル8に形成され、主としてゲート酸化膜9B、ゲート電極10Dおよびp型半導体領域ソース、ドレイン14によって構成されている。上記MISFETQn4Qp4は、前記基本セル2を構成するMISFETQn1Qp1よりも緩いデザインルールで形成されている。また、外部とのインターフェースに使用されるこれらのMISFETQn4Qp4は、内部回路を構成するMISFETの動作電圧例えば1.5Vよりも高い電圧例えば3.3Vで動作するため、耐圧確保の観点から、それらのゲート酸化膜9Bが厚い膜厚例えば6.5nmで形成されている。すなわち、ゲート酸化膜9Bの膜厚は、ゲート酸化膜9Aの膜厚よりも厚く構成される。なお、これらのMISFETQn4Qp4のゲート電極10C、10Dは、基本セル2を構成するMISFETQn1Qp1のゲート電極10A、10Bと同様な、ポリメタル構造かつデュアルゲート構造で構成されている。チャージポンプ回路C.P.の容量素子C1は、基板1のn型ウエル8に形成され、主としてゲート酸化膜9B、ゲート電極10Eおよびn型ウエル8に接地電圧GNDを印加するためのn型半導体領域13によって構成されている。すなわち、容量素子C1は、pチャネル型MISFETで構成されている。また、n型ウエル8は容量素子C1の一方の電極として作用し、ゲート電極10Eは容量素子C1の他方の電極として作用し、ゲート酸化膜9Bは容量素子C1の誘導体膜として作用する。この容量素子C1は、例えば50pF~100pF程度の静電容量を確保するために、1×10-4cm2程度の大面積で構成されている。上記容量素子C1のゲート酸化膜9Bは、リーク電流を低減するために、前記入出力バッファ回路4を構成するMISFETQn4Qp4のゲート酸化膜9Bと同じ厚い膜厚例えば6.5nmで形成されている。また、上記容量素子C1のゲート電極10Eは、前記基本セル2を構成するMISFETQn1Qp1のゲート電極10A、10Bおよび入出力バッファ回路4を構成するMISFETQn4Qp4のゲート電極10C、10Dと同じくポリメタル構造で構成されている。さらに、上記容量素子C1は、低い電源電圧でも安定に動作するよう、ゲート電極10Eの一部を構成する多結晶シリコン膜にn型不純物例えばAsがドープされている。図6は、pチャネル型MISFETで構成された上記容量素子C1のVg-C特性を示す図である。上記容量素子C1は、入出力バッファ回路4を構成するMISFETQn4Qp4と同じ厚い膜厚のゲート酸化膜9Bを使用しているため、基本セル2を構成するMISFETQn1Qp1と同じ薄い膜厚のゲート酸化膜9Aを使用して作成した容量素子に比べてリーク電流が少ない。その反面、pチャネル型MISFETの蓄積領域を容量素子として使用する場合は、図6の破線で示すように、ゲート入力電圧が低い領域において安定した容量が得られない。そこで、本実施の形態では、ゲート電極10Eの一部を構成する多結晶シリコン膜にn型不純物例えばAsをドープし、pチャネル型MISFETのしきい値電圧を高くする。これにより、図6の実線で示すように、ゲート入力電圧が低い領域でも安定した容量が得られるようになるので、チャージポンプ回路C.P.の出力電圧CPOUTが高い領域においても低い領域においても安定した容量を得ることができる。前記図5に示すように、上記MISFETQn1Qp1Qn4Qp4および容量素子C1のそれぞれの上部には、2層の層間絶縁膜である酸化シリコン膜17、31が形成されている。また、酸化シリコン膜17に形成されたコンタクトホール18~22の内部にはプラグ電極23が形成され、プラグ電極23の上部には第1層目の配線24~30が形成されている。プラグ電極23は、例えば銅とTaNなどのバリアメタル、またはタングステン膜とTiN膜で構成される。さらに、これらの配線24~30の上部には層間絶縁膜を挟んで6層の配線が形成されているが、それらの図示は省略する。次に、本実施形態のCMOSゲートアレイの製造方法を図7~図19を用いて説明する。まず、図7に示すように、基板1の素子分離領域に形成した溝の内部に例えば酸化シリコン膜6を埋め込んで素子分離溝5を形成する。次に、図示しないフォトレジスト膜をマスクにして基板1の一部にn型不純物例えばPリンをイオン注入し、他の一部にp型不純物例えばBをイオン注入した後、基板1を熱処理して上記不純物を拡散させることによって、p型ウエル7およびn型ウエル8を形成する。次に、図8に示すように、基板1を熱酸化することによって基板1p型ウエル7およびn型ウエル8の表面に膜厚3nm~4nm程度の薄いゲート酸化膜9を形成した後、図9に示すように、容量素子領域図の中央部分および入出力バッファ回路領域図の右側部分の基板1の上部を例えばフォトレジスト膜41で覆い、基本セル領域図の左側部分のゲート酸化膜9をウェットエッチングで除去する。次に、フォトレジスト膜41を除去した後、図10に示すように、基板1を熱酸化することによって、基本セル領域の基板1p型ウエル7およびn型ウエル8の表面に膜厚2.5nm~3nm程度の薄いゲート酸化膜9Aを形成する。このとき、容量素子領域および入出力バッファ回路領域の基板1p型ウエル7およびn型ウエル8の表面に形成された前記酸化シリコン膜9が成長して膜厚6.5nm程度の厚いゲート酸化膜9Bとなる。この後、ゲート酸化膜9A、9Bに窒化処理を施しても良い。次に、図11に示すように、基板1上にCVD法で膜厚70nm程度の多結晶シリコン膜42を堆積した後、図12に示すように、基本セル領域のp型ウエル7の上部、容量素子領域の基板1n型ウエル8の上部および入出力バッファ回路領域のp型ウエル7の上部を例えばフォトレジスト膜43で覆い、基本セル領域のn型ウエル8の上部の多結晶シリコン膜42および入出力バッファ回路領域のn型ウエル8の上部の多結晶シリコン膜42にp型不純物Bをイオン注入する。上記p型不純物のイオン注入は、基本セル2の一部を構成するpチャネル型MISFETQp1のゲート電極10Bおよび入出力バッファ回路4の一部を構成するpチャネル型MISFETQp4のゲート電極10Dをp型にするために行う。次に、フォトレジスト膜43を除去した後、図13に示すように、基本セル領域のn型ウエル8の上部および入出力バッファ回路領域のn型ウエル8の上部をフォトレジスト膜44で覆い、基本セル領域のp型ウエル7の上部の多結晶シリコン膜42、容量素子領域の基板1n型ウエル8の上部の多結晶シリコン膜42および入出力バッファ回路領域のp型ウエル7の上部の多結晶シリコン膜42にn型不純物Asをイオン注入する。上記n型不純物のイオン注入は、基本セル2の他の一部を構成するnチャネル型MISFETQn1のゲート電極10Aおよび入出力バッファ回路4の他の一部を構成するnチャネル型MISFETQn4のゲート電極10Cをn型にするために行う。また、このイオン注入によって容量素子C1のゲート電極10Eがn型になるため、容量素子C1を構成するpチャネル型MISFETのしきい値電圧が高くなる前記図6参照。このように、上記の製造方法では、nチャネル型MISFETQn1のゲート電極10Aおよびnチャネル型MISFETQn4のゲート電極10Cをn型にするためのイオン注入工程を利用して容量素子C1のゲート電極10Eにn型不純物を導入する。すなわち、上記の製造方法では、容量素子C1のゲート電極10Eにn型不純物を導入するに際して、別途フォトマスクを用意したり、イオン注入を行ったりする必要はなく、製造工程を増やさずに容量素子C1のゲート電極10Eにn型不純物を導入することができる。次に、フォトレジスト膜44を除去した後、図14に示すように、多結晶シリコン膜42の上部にスパッタリング法で膜厚5nm程度のWN膜45および膜厚100nm程度のW膜46を堆積し、さらにその上部にCVD法で膜厚50nm程度のキャップ絶縁膜である窒化シリコン膜15を堆積する。次に、図15に示すように、フォトレジスト膜47をマスクにして窒化シリコン膜15、W膜46、WN膜45および多結晶シリコン膜42を順次ドライエッチングすることによって、基本セル領域にゲート電極10A、10Bを形成し、入出力バッファ回路にゲート電極10C、10Dを形成し、容量素子領域にゲート電極10Eを形成する。なお、ゲート電極10A~10Eは、ポリメタル以外の材料、例えば多結晶シリコン膜で形成したり、多結晶シリコン膜の上部にタングステンシリサイドWSi膜を積層したポリサイド膜で形成したりしてもよい。次に、フォトレジスト膜47を除去した後、図16に示すように、図示しないフォトレジスト膜をマスクにして基本セル領域のn型ウエル8および入出力バッファ回路領域のn型ウエル8にp型不純物例えばBをイオン注入することによってp-型半導体領域12を形成し、基本セル領域のp型ウエル7、容量素子領域のn型ウエル8および入出力バッファ回路領域のp型ウエル7にn型不純物例えばPをイオン注入することによってn-型半導体領域11を形成する。n-型半導体領域11およびp-型半導体領域12は、基本セル2を構成するMISFETQn1Qp1、容量素子C1を構成するMISFETおよび入出力バッファ回路4を構成するMISFETQn4Qp4をLDD構造にするために形成する。次に、図17に示すように、基板1上に例えばCVD法で堆積した窒化シリコン膜図示せずを異方的にエッチングしてゲート電極10A~10Eの側壁にサイドウォールスペーサ16を形成した後、図示しないフォトレジスト膜をマスクにして基本セル領域のn型ウエル8および入出力バッファ回路領域のn型ウエル8にp型不純物例えばBをイオン注入することによってp型半導体領域ソース、ドレイン14を形成し、基本セル領域のp型ウエル7、容量素子領域のn型ウエル8および入出力バッファ回路領域のp型ウエル7にn型不純物例えばPをイオン注入することによってn型半導体領域ソース、ドレイン13を形成する。ここまでの工程により、基本セル2を構成するMISFETQn1Qp1、入出力バッファ回路4を構成するMISFETQn4Qp4および容量素子C1が完成する。次に、図18に示すように、基板1上にCVD法で酸化シリコン膜17を堆積し、続いてフォトレジスト膜図示せずをマスクにしたドライエッチングで酸化シリコン膜17にコンタクトホール18~22を形成した後、コンタクトホール18~22の内部にプラグ電極23を形成する。プラグ電極23を形成するには、例えばコンタクトホール18~22の内部および酸化シリコン膜17の上部にCVD法でTiN膜23aおよびW膜23bを堆積した後、コンタクトホール18~22の外部のW膜23bおよびTiN膜23aを化学機械研磨法で除去する。次に、図19に示すように、酸化シリコン膜17の上部にCVD法で酸化シリコン膜31を堆積した後、フォトレジスト膜図示せずをマスクにしたドライエッチングで酸化シリコン膜31に配線溝48~54を形成する。その後、配線溝48~54の内部に第1層目の配線24~30を形成することによって、前記図5に示すCMOSゲートアレイが得られる。第1層目の配線24~30を形成するには、例えば配線溝48~54の内部および酸化シリコン膜31の上部にCVD法でTiN膜およびW膜を堆積した後、配線溝48~54の外部のW膜およびTiN膜を化学機械研磨法で除去する。また、第1層目の配線24~30は、配線溝48~54の内部および酸化シリコン膜31の上部にTaN膜を形成し、TaN膜上にCuシード膜を形成した後、例えばメッキ法によりCu膜を形成し、その後Cuシード膜、Cu膜を化学機械研磨法で除去する。本実施形態によれば、PLL回路3の容量素子C1の一部を構成するゲート酸化膜9Bを入出力バッファ回路4のMISFETQn4Qp4の一部を構成するゲート酸化膜9Bを同じ厚い膜厚で構成することにより、CMOSゲートアレイを微細化してもリーク電流の少ない容量素子C1を得ることができる。また、本実施形態によれば、フォトマスクの枚数やイオン注入工程を増やすことなく、上記容量素子C1を形成することができる。実施の形態2前述したPLL回路3の容量素子C1は、図20に示すようなnチャネル型MISFETで構成してもよい。この容量素子C1は、基板1のp型ウエル7に形成され、主としてゲート酸化膜9B、ゲート電極10Eおよびn型半導体領域13によって構成される。上記容量素子C1のゲート酸化膜9Bは、リーク電流を低減するために、入出力バッファ回路4を構成するMISFETQn4Qp4のゲート酸化膜9Bと同じ厚い膜厚例えば6.5nmで形成される。また、上記容量素子C1は、低い電源電圧でも安定に動作するよう、p型ウエル7にn型不純物例えばAsがドープされ、nチャネル型MISFETのしきい値電圧が、他のnチャネル型MISFETQn4のしきい値電圧よりも下げられている。図21は、nチャネル型MISFETで構成された上記容量素子C1のVg-C特性を示す図である。上記容量素子C1は、入出力バッファ回路4を構成するMISFETQn4Qp4と同じ厚い膜厚のゲート酸化膜9Bを使用しているため、薄い膜厚のゲート酸化膜9Aを使用した場合に比べてリーク電流が減少する。その反面、nチャネル型MISFETの反転領域を容量素子として使用する場合は、図21の破線で示すように、ゲート酸化膜厚の増加によってしきい値電圧が高くなるので、ゲート入力電圧が低い領域において安定した容量が得られなくなる。そこで、p型ウエル7にn型不純物例えばAsをドープし、nチャネル型MISFETのしきい値電圧を低くすることにより、図21の実線で示すように、ゲート入力電圧が低い領域でも安定した容量が得られるようになる。nチャネル型MISFETで構成された上記容量素子C1は、次のような方法で形成する。まず、図22に示すように、基板1の素子分離領域に素子分離溝5を形成した後、図示しないフォトレジスト膜をマスクにして基板1の一部にn型不純物例えばPをイオン注入し、他の一部にp型不純物例えばBをイオン注入した後、基板1を熱処理して上記不純物を拡散させることにより、p型ウエル7およびn型ウエル8を形成する。このとき、本実施の形態では、容量素子領域の基板1にp型ウエル7を形成する。次に、図23に示すように、基本セル領域の上部および入出力バッファ回路領域の上部をフォトレジスト膜60で覆い、容量素子領域の基板1であるp型ウエル7にn型不純物Asをイオン注入する。このイオン注入は、容量素子C1を構成するnチャネル型MISFETのしきい値電圧を下げるために行う。次に、フォトレジスト膜60を除去した後、図24に示すように、基板1を熱酸化することによって、基板1p型ウエル7およびn型ウエル8の表面に膜厚2.5nm~3nm程度の薄いゲート酸化膜9Aを形成する。次に、図25に示すように、基本セル領域の基板1p型ウエル7およびn型ウエル8の上部を窒化シリコンのような耐酸化性の絶縁膜61で覆った状態で基板1を熱酸化する。このとき、容量素子領域および入出力バッファ回路領域の基板1p型ウエル7およびn型ウエル8の表面に形成された前記酸化シリコン膜9Aが成長して膜厚6.5nm程度の厚いゲート酸化膜9Bとなる。なお、膜厚の異なる上記2種のゲート酸化膜9A、9Bは、前記実施の形態1と同じ方法で形成してもよい。その後、基本セル領域の絶縁膜61を除去し、さらに前記実施の形態1の図11~図17に示す工程に従って、基本セル2を構成するMISFETQn1Qp1、入出力バッファ回路4を構成するMISFETQn4Qp4および容量素子C1を形成する。このように、nチャネル型MISFETで容量素子C1を構成した場合においても、その一部を構成するゲート酸化膜9Bを入出力バッファ回路4のMISFETQn4Qp4と同じ厚いゲート酸化膜9Bで構成することにより、リーク電流を低減することができる。また、p型ウエル7にnチャネル型MISFETで構成された容量素子C1を形成する場合は、このnチャネル型MISFETのしきい値電圧を調整するためのイオン注入工程とフォトマスクとが別途必要になる図23参照。しかし、nチャネル型MISFETの反転領域を使用する本実施の形態の容量素子C1は、pチャネル型MISFETの蓄積領域を使用する容量素子に比べると、ゲート入力電圧が低い領域においてより安定した容量が得られるという利点がある。実施の形態3前記実施の形態1、2では、CMOSゲートアレイに適用した場合について説明したが、例えば図26に示すような、論理ブロック、DRAM、SRAMなどのマクロセルを備えたスタンダードセル方式の特定用途向けLSIに適用することもできる。この場合も、入出力バッファ回路4を構成するMISFET、あるいはDRAMやSRAMのメモリセルを構成するMISFETQM,QSと同じ厚いゲート酸化膜9Bを使ってアナログPLL回路内のアナログ回路用容量素子を形成することにより、前記実施の形態1と同様の効果を得ることができる。また、ゲートアレイやスタンダードセルだけでなく、例えばマイクロコンピュータマイコンなど、ゲート酸化膜厚の異なる2種以上のMISFETを使って回路を構成するLSIに広く適用することができる。例えばマイクロコンピュータの場合は、マイクロプロセッサユニットを構成するMISFETの薄いゲート酸化膜9Aではなく、入出力バッファ回路やメモリ回路を構成するMISFETと同じ厚いゲート酸化膜9Bを使ってアナログPLL回路内のアナログ回路用容量素子を形成すればよい。また、本発明の適用対象となる容量素子は、上記したアナログPLL回路内のアナログ回路用容量素子に限定されるものではなく、例えば図27に示すような、アナログ回路またはデジタル回路の電源ラインVdd、Vss間にノイズ対策として接続される電源安定化容量素子C2や、図28に示すような、フィルタ容量素子C3などに適用することもできる。厚いゲート酸化膜9Bを使って容量素子を形成した場合、リーク電流を低減することができる反面、薄いゲート酸化膜9Aを使って容量素子を形成した場合に比べて単位面積当たりの容量は小さくなる。従って、容量素子の使用目的に応じてゲート酸化膜の膜厚を使い分ける必要がある。図29aに示すように、チップ面積が大きく、回路消費電力も大きいような場合は、例えばアナログPLL回路内の容量素子C1および電源安定化容量素子C2は、共に厚いゲート酸化膜9Bを使って形成する。この場合、アナログPLL回路内の容量素子C1は、低い電圧でも安定した容量が得られるよう、pチャネル型MISFETで構成するが、電源安定化容量素子C2は、ゲート電極を電源Vddに固定するので、pチャネル型MISFETでもnチャネル型MISFETでもよい。また、図29bに示すように、チップ面積が小さく、回路消費電力も小さいような場合は、例えばリーク電流が特に問題となるアナログPLL回路内の容量素子C1のみ厚いゲート酸化膜9Bを使ったpチャネル型MISFETで構成し、電源安定化容量素子C2は、その面積を小さくするために薄いゲート酸化膜9Aを使用する。この場合も電源安定化容量素子C2は、ゲート電極を電源Vddに固定するので、pチャネル型MISFETでもnチャネル型MISFETでもよい。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。"