第1の電圧値の第1電圧を発生させる第1の昇圧回路と、第2の電圧値の第2電圧を発生させる複数の第2の昇圧回路を含む第2昇圧回路群と、第3の電圧値の第3電圧を発生させる複数の第3の昇圧回路を含む第3昇圧回路群とを有し、前記複数の前記第2の昇圧回路は、第1の状態から第2の状態に移行する際に互いに直列に接続され前記第1昇圧回路とともに前記第1電圧を発生可能に構成され、前記複数の前記第3の昇圧回路は、第1の状態から第2の状態に移行する際に互いに直列に接続され前記第1昇圧回路とともに前記第1電圧を発生可能に構成され、前記第2昇圧回路群に含まれる複数の第2の昇圧回路のうちの一部が前記第2の状態において直列接続されるように構成されたことを特徴とする電圧生成回路。第1の電圧値の第1電圧を発生させる第1の昇圧回路と、第2の電圧値の第2電圧を発生させる複数の第2の昇圧回路を含む第2昇圧回路群とを有し、前記複数の前記第2の昇圧回路は、第1の状態から第2の状態に移行する際に互いに直列に接続され前記第1昇圧回路とともに前記第1電圧を発生可能に構成されていることを特徴とする電圧生成回路。前記第2昇圧回路群に含まれる複数の第2の昇圧回路のうちの一部が前記第2の状態において直列接続されるように構成されたことを特徴とする請求項2記載の電圧生成回路。第3の電圧値の第3電圧を発生させる複数の第3の昇圧回路を含む第3昇圧回路群をさらに備えることを特徴とする請求項2又は3記載の電圧生成回路。前記複数の前記第3の昇圧回路は、第1の状態から第2の状態に移行する際に互いに直列に接続され前記第1昇圧回路とともに前記第1電圧を発生可能に構成されていることを特徴とする請求項4記載の電圧生成回路。第1の電圧値の第1電圧を発生させる複数の第1の昇圧回路を含む第1昇圧回路群と、第2の電圧値の第2電圧を発生させる複数の第2の昇圧回路を含む第2昇圧回路群とを有し、前記複数の前記第1の昇圧回路の一部は、第1の状態から第2の状態に移行する際に互いに直列に接続され第3電圧を発生可能に構成されていることを特徴とする電圧生成回路。以下に記載の実施の形態が解決しようとする課題は、回路面積を低減させることのできる電圧生成回路を提供することである。一の実施の形態に係る電圧生成回路は、第1の電圧値の第1電圧を発生させる第1の昇圧回路と、第2の電圧値の第2電圧を発生させる複数の第2の昇圧回路を含む第2昇圧回路群とを有する。複数の第2の昇圧回路は、第1の状態から第2の状態に移行する際に互いに直列に接続され第1昇圧回路とともに第1電圧を発生可能に構成されている。次に、本発明の実施の形態を、図面を参照して詳細に説明する。[第1の実施の形態]図1は、第1の実施の形態に係る電圧生成回路が設けられる半導体記憶装置の概略構成を示す図である。以下の説明では、半導体記憶装置の一例としてNAND型フラッシュメモリを用いて説明を行う。しかし、実施の形態に係る電圧生成回路は、NAND型フラッシュメモリに限定されることなく、種々の半導体記憶装置に用いることができることは言うまでもない。図1に示すように、NAND型フラッシュメモリ21は、メモリセルアレイ1と、センスアンプ回路2と、ロウデコーダ3と、コントローラ4と、入出力バッファ5と、ROMフューズ6と、電圧生成回路7から構成されている。コントローラ4は、メモリセルアレイ1に対する制御部を構成するものである。メモリセルアレイ1は、NANDセルユニット10がマトリクス配列されて構成されている。一つのNANDセルユニット10は、直列に接続された複数のメモリセルMCMC0、MC1、、MC31と、その両端に接続される選択ゲートトランジスタS1、S2により構成されている。図示は省略するが、1つのメモリセルMCは、周知の積層ゲート型の構造とすることができる。メモリセルMCは、ドレインとソースとの間に形成されたゲート絶縁膜トンネル絶縁膜上に形成された電荷蓄積層としての浮遊ゲート電極と、その浮遊ゲート電極上に、ゲート間絶縁膜を介して形成された制御ゲート電極とを有する。NANDセルユニット10内のメモリセルMCの制御ゲート電極はそれぞれ異なるワード線WLWL0、WL1、、WL31に接続されている。選択ゲートトランジスタS1のソースは共通ソース線CELSRCに接続され、選択ゲートトランジスタS2のドレインはビット線BLに接続されている。選択ゲートトランジスタS1、S2のゲート電極はワード線WLと並行する選択ゲート線SG1、SG2にそれぞれ接続されている。1本のワード線WLを共有するメモリセルMCの集合は、1ページを構成する。メモリセルMCが多値データを記憶する場合や、偶数番と奇数番のビット線を切り替えて制御する場合は、1本のワード線WLを共有するメモリセルMCの集合は2ページ以上の複数ページを構成することもある。図1に示すように、ワード線WLと選択ゲート線SG1、SG2を共有する複数のNANDセルユニット10の集合は、データ消去の単位となるブロックBLKを構成する。メモリセルアレイ1には、ビット線BL方向に複数のブロックBLKBLK0、BLK1、、BLKnが構成される。これらの複数のブロックを含むメモリセルアレイ1は、シリコン基板の一つのセルウェルCPWELL内に形成されている。メモリセルアレイ1のビット線BLには、複数のセンスアンプSAを有するセンスアンプ回路2が接続されている。センスアンプSAは、読み出しデータをセンスし書き込みデータを保持するためのページバッファを構成する。センスアンプ回路2はカラム選択ゲートを有する。ロウデコーダワード線ドライバWDRVを含む3は、ワード線WL及び選択ゲート線SG1、SG2を選択して駆動する。データ入出力バッファ5は、センスアンプ回路2と外部入出力端子との間でデータ授受を行う他、コマンドデータやアドレスデータを受け取る。コントローラ4は、書き込みイネーブル信号WEn、読み出しイネーブル信号REn、アドレスラッチイネーブル信号ALE、コマンドラッチイネーブル信号CLE等の外部制御信号を受けて、メモリ動作の全般の制御を行う。具体的に、コントローラ4は、コマンドインタフェースやアドレス保持転送回路を含み、供給されたデータが書き込みデータであるかアドレスデータであるかを判定する。この判定結果に応じて、書き込みデータはセンスアンプ回路2に転送され、アドレスデータはロウデコーダ3やセンスアンプ回路2に転送される。またコントローラ4は、外部制御信号に基づいて、読み出し、書き込み、又は消去動作のシーケンス制御、印加電圧の制御等を行う。電圧生成回路7は、コントローラ4からの制御信号に基づいて、所望のパルス電圧を発生させる。電圧生成回路7は、書き込み動作、消去動作、及び読み出し動作に必要な種々の電圧を発生させる。ここで、電圧生成回路7内には電圧を生成するための複数の昇圧回路BCが設けられている。昇圧回路BC内に設けられたチャージポンプを動作させることにより動作に必要な電圧を生成する。チャージポンプとしては、例えば図2に示すような構成が用いられる。このチャージポンプは、直列接続されたダイオードDの各段にキャパシタCの一端を接続し、キャパシタCの他端にクロック信号が供給される回路である。キャパシタCの他端はクロック信号に基づいて電位が制御され、それに伴いダイオードDが接続されるキャパシタの一端側の電位も上昇する。チャージポンプはこれを繰り返して昇圧電圧を生成する。図3は、メモリセルMCに記憶されるデータと閾値電圧の関係を示す図である。2値データ記憶の場合、メモリセルMCが負の閾値電圧を有している場合を論理1データを保持する1セル、正の閾値電圧を有している場合を論理0データを保持する0セルと定義する。メモリセルMCを1データ状態にする動作を消去動作、0状態にする動作を書き込み動作とする。[書き込み動作]図4は、書き込み動作時にNANDセルユニット10に印加される電圧を説明する図である。書き込み動作は、ページ単位で実行される。書き込み動作中、選択ブロックBLK内の選択されたワード線WL1には書き込みパルス電圧Vpgm約10V~25Vを印加する。また、非選択ワード線WL0、WL2、WL3には中間電圧Vpass約5V~15Vを印加し、選択ゲート線SG2には、電圧Vsgを印加する。この書き込み動作に先立って、ビット線BL及びNANDセルユニット10は、書き込みデータに応じてプリチャージされる。具体的には、0データを書き込む場合には、センスアンプ回路2からビット線BLに0Vが印加される。このビット線電圧は、選択ゲートトランジスタS2及び非選択メモリセルMCを介して選択ワード線WL1に接続されたメモリセルMCのチャネルまで転送される。従って、上述の書き込み動作条件下で選択メモリセルMCのチャネルから浮遊ゲート電極に電荷が注入され、メモリセルMCの閾値電圧が正側にシフトする0セル。1書き込み即ち選択メモリセルMCに0データを書き込まない、書き込み禁止の場合は、ビット線BLに電圧Vddが印加される。このビット線電圧Vddが、選択ゲートトランジスタS2の閾値電圧の値だけ低下してNANDセルユニットのチャネルに転送された後、チャネルはフローティング状態にされる。これにより、上述した書き込みパルス電圧Vpgmや中間電圧Vpassを印加したとき、チャネル電圧が容量結合によって上昇し、浮遊ゲート電極への電荷注入が行われない。従って、メモリセルMCは1データを保持する。[読み出し動作]図5は、読み出し動作時にNANDセルユニット10に印加される電圧を説明する図である。データ読み出し動作は、NANDセルユニット10内の選択メモリセルMCが接続されたワード線WL選択ワード線WL1に読み出し電圧0Vを与える。また、非選択メモリセルMCが接続されたワード線WL非選択ワード線WL0、WL2、WL3には読み出しパス電圧Vread約3V~8V程度を印加する。このとき、NANDセルユニット10に電流が流れるか否かをセンスアンプ回路2で検出して、データの判定を行う。[消去動作]図6は、消去動作時にNANDセルユニット10に印加される電圧を説明する図である。消去動作は、ブロック単位で実行される。図6に示すように、消去動作では、セルウェルに消去電圧Vera10V~30V程度、選択ブロック内の全ワード線WLに0Vが印加される。FNトンネル電流により各メモリセルMCの浮遊ゲート電極の電荷がセルウェル側に引き抜かれ、メモリセルMCの閾値電圧が低下する。この時、選択ゲートトランジスタS1、S2のゲート酸化膜が破壊されないようにするため、選択ゲート線SG1、SG2はフローティング状態とする。また、ビット線BL及びソース線CELSRCもフローティング状態とする。[電圧生成回路7]次に、電圧生成回路7の構成と、その動作について説明する。まず、電圧生成回路7の構成について図7を参照して説明した後、電圧生成回路7の動作について図8、図9A及び図9Bを参照して説明する。[電圧生成回路7の構成]図7に示す本実施の形態に係る電圧生成回路7は、昇圧回路BC11、BC12からなる昇圧回路群G1を有する。ここで、昇圧回路BC11、BC12は、それぞれ例えば10段のチャージポンプを備え、所定の電圧レベルL1の電圧を発生させることができる。また、電圧生成回路7は、昇圧回路BC21、BC22からなる昇圧回路群G2を有する。昇圧回路BC21、BC22は、それぞれ例えば5段のチャージポンプを備え、電圧レベルL1より低い電圧レベルL2の電圧を発生させることができる。そして、電圧生成回路7は、昇圧回路BC31、BC32、BC33、BC34からなる昇圧回路群G3を有する。昇圧回路BC31、BC32、BC33、BC34は、最も低い電圧レベルL3の電圧を発生させることができるよう、それぞれ例えば5段のチャージポンプを備える。昇圧回路群G1は、NMOSトランジスタM10、M12、M13を介して出力電圧V1を出力可能に構成されている。また、昇圧回路群G2は、NMOSトランジスタM20、M21、M22を介して出力電圧V2を出力可能に構成されている。また、昇圧回路群G2は、NMOSトランジスタM11を介して出力電圧V1を出力することもできる。昇圧回路群G3は、NMOSトランジスタM30、M31、M32、M33、M34を介して出力電圧V3を出力可能に構成されている。また、本実施の形態の電圧生成回路7は、昇圧回路群G3内の昇圧回路BC33と昇圧回路BC34とが、出力電圧V1を出力することができるように構成されたNMOSトランジスタM36、M37を有する。[電圧生成回路7の動作]図8は、電圧生成回路7の動作の一例を説明するタイミングチャートである。また、図9A及び図9Bは、電圧生成回路7の構成及び動作を説明する図である。上述のように、NAND型フラッシュメモリの動作では、複数種類の電圧が発生され、これら複数種類の電圧が必要な配線に印加される。図8のタイミングチャートは、電圧生成回路7の出力電圧V1、V2、V3を、それぞれ電圧レベルL1、L2、L3に上昇させる際のタイミングを示している。例えば図4に示す書き込み動作の場合、電圧レベルL1、L2、L3は、電圧レベルL1が書き込みパルス電圧Vpgmの電圧値に、電圧レベルL2が選択ゲート線電圧Vsgの電圧値に、電圧レベルL3が中間電圧Vpassの電圧値にそれぞれ対応する。時刻T0から、電圧生成回路7が動作を開始し、出力電圧V1、V2、V3が上昇を始める。時刻T1において出力電圧V1、V2は電圧レベルL2に到達する。電圧V1、V2は、ともに時刻T2までは電圧レベルL2に維持される。また、時刻T1において、出力電圧V3は、電圧レベルL3に到達し、その後電圧レベルL3に維持される。図9Aには、図8の時刻T0から時刻T2までの第1の状態における電圧生成回路7の動作が示されている。図9Aに示すように、昇圧回路群G2により、導通状態のNMOSトランジスタM11、M20、M21、M22を介して、出力電圧V1、V2が供給される。ここで、昇圧回路群G2は、電圧レベルL2の電圧を発生させるものであるため、出力電圧V1、V2はともに電圧レベルL2の電圧まで上昇する。また、図9Aに示すように、昇圧回路群G3により、導通状態のNMOSトランジスタM30、M31、M32、M33、M34を介して、出力電圧V3が供給される。昇圧回路群G3は、電圧レベルL3の電圧を発生させるものであるため、出力電圧V3は電圧レベルL3の電圧まで上昇する。このとき、NMOSトランジスタM36、M37は非導通状態とされる。電圧生成回路7は、出力電圧V1、V2、V3が上昇した時刻T1の後は、出力電圧V1、V2、V3の電圧値を維持する。このとき、昇圧回路群G2、G3内の一部の昇圧回路を停止することもできる図示略。次に、図8の時刻T2において、出力電圧V1が電圧レベルL2から更に電圧レベルL1に向けて上昇を始める。その後、出力電圧V1が電圧レベルL1に到達して、電圧生成回路7における昇圧動作が終了する。上述の書き込み動作では、選択ゲート線電圧Vsgが印加された選択ゲートトランジスタS2や中間電圧Vpassが印加された非選択メモリセルMCを介してビット線電圧0V又は電圧Vddをチャネルに転送した後、書き込みパルス電圧Vpgmを印加する。そのため、出力電圧V1は、出力電圧V2、V3よりも遅れたタイミングで電圧を上昇させることができる。図9Bには、図8の時刻T2以降の第2の状態における電圧生成回路7の動作が示されている。図9Bに示すように、昇圧回路群G1により、導通状態のNMOSトランジスタM10、M12、M13を介して、出力電圧V1が供給される。ここで、昇圧回路群G2は、電圧レベルL2の電圧を発生させるものであるため、出力電圧V1を電圧レベルL1の電圧まで上昇させることができない。そのため、時刻T2ではNMOSトランジスタM11が非導通状態にされ、昇圧回路群G2は出力電圧V1の昇圧動作を停止する。昇圧回路群G2の昇圧回路BC21、BC22は、導通状態のNMOSトランジスタM20、M21、M22を介して電圧を供給し、これにより出力電圧V2を電圧レベルL2に維持する。また、図9Bに示すように、昇圧回路群G3の昇圧回路BC31、BC32は、導通状態のNMOSトランジスタM30、M31、M32を介して電圧を供給し、これにより出力電圧V3を電圧レベルL3に維持する。本実施の形態において、NMOSトランジスタM33、M34は非導通状態にされ、昇圧回路BC33、BC34は、出力電圧V3の昇圧動作を停止する。本実施の形態では、この時刻T2において、NMOSトランジスタM36、M37が導通状態となり、昇圧回路BC33、BC34は、出力電圧V1の昇圧動作を実行する。ここで、NMOSトランジスタM36、M37は、昇圧回路BC33、BC34を互いに直列に接続するよう構成されている。そのため、昇圧回路BC33、BC34は、10段のチャージポンプが接続された昇圧回路と同等の昇圧能力を有することになる。その結果、昇圧回路BC33、BC34は、昇圧回路BC11、BC12とともに出力電圧V1の昇圧動作を実行することができる。[効果]本実施の形態の電圧生成回路7は、昇圧動作の途中から例えば、図8の時刻T2から昇圧回路BC33、BC34を、出力電圧V3の昇圧動作に代えて、出力電圧V1の昇圧動作に用いる。昇圧回路群G1に設けられる昇圧回路は、チャージポンプの段数が多く、大きな回路面積を占めるが、昇圧回路BC33、BC34を出力電圧V1の昇圧動作に用いることにより、昇圧回路群G1の昇圧回路数を減らすことが可能になる。その結果、電圧生成回路7に必要な回路面積を低減することができる。また、昇圧回路BC33、BC34は、時刻T2において、互いに直列に接続される。そのため、電圧値の最も高い電圧レベルL1まで昇圧する必要のある出力電圧V1の昇圧動作も、実行することが可能となる。[第2の実施の形態]次に、第2の実施の形態の不揮発性半導体記憶装置を、図10A及び図10Bを参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第1の実施の形態と同様であり、その詳細な説明は省略する。また、第1の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。図10A及び図10Bに示す第2の実施の形態の電圧生成回路7は、昇圧回路BC12及びNMOSトランジスタM13が省略されている点で図9A及び図9Bに示す第1の実施の形態の電圧生成回路7と異なる。また、第2の実施の形態の電圧生成回路7は、昇圧回路群G2、G3内に設けられた昇圧回路の数が第1の実施の形態よりも多い。そして、第2の実施の形態の電圧生成回路7は、昇圧回路群G3内の昇圧回路BC32、BC33と、昇圧回路BC34、BC35とが、それぞれ出力電圧V1を出力することができるように構成されたNMOSトランジスタM36、M37、M38、M39を有する点で第1の実施の形態の電圧生成回路7と異なる。図10Aには、図8の時刻T0から時刻T2までの第1の状態における電圧生成回路7の動作が示されている。図10Aに示すように、昇圧回路群G2により、導通状態のNMOSトランジスタM11、M20、M21、M22、M23、M24、M25を介して、出力電圧V1、V2が供給される。また、図10Aに示すように、昇圧回路群G3により、導通状態のNMOSトランジスタM30、M31、M32、M33、M34、M35を介して、出力電圧V3が供給される。このとき、NMOSトランジスタM36、M37、M38、M39は非導通状態とされる。電圧生成回路7は、出力電圧V1、V2、V3が上昇した時刻T1の後は、出力電圧V1、V2、V3の電圧値を維持する。このとき、昇圧回路群G2、G3内の一部の昇圧回路を停止することもできる図示略。図10Bには、図8の時刻T2以降の第2の状態における電圧生成回路7の動作が示されている。図10Bに示すように、昇圧回路群G1により、導通状態のNMOSトランジスタM10、M12を介して、出力電圧V1が供給される。時刻T2ではNMOSトランジスタM11が非導通状態にされ、昇圧回路群G2は出力電圧V1の昇圧動作を停止する。昇圧回路群G2の昇圧回路BC21、BC22は、導通状態のNMOSトランジスタM20、M21、M22を介して電圧を供給し、これにより出力電圧V2を電圧レベルL2に維持する。NMOSトランジスタM23、M24、M25は非導通状態にされ、昇圧回路BC23、BC24、BC25は、出力電圧V2の昇圧動作を停止する。また、図10Bに示すように、昇圧回路群G3の昇圧回路BC31は、導通状態のNMOSトランジスタM30、M31を介して電圧を供給し、これにより出力電圧V3を電圧レベルL3に維持する。本実施の形態において、NMOSトランジスタM32、M33、M34、M35が非導通状態にされ、昇圧回路BC32、BC33、BC34、BC35は、出力電圧V3の昇圧動作を停止する。本実施の形態では、この時刻T2において、NMOSトランジスタM36、M37、M38、M39が導通状態となり、昇圧回路BC32、BC33及び昇圧回路BC34、BC35は、出力電圧V1の昇圧動作を実行する。ここで、NMOSトランジスタM36、M37は、昇圧回路BC32、BC33を互いに直列に接続するよう構成されている。また、NMOSトランジスタM38、M39は、昇圧回路BC34、BC35を互いに直列に接続するよう構成されている。そのため、昇圧回路BC32、BC33と、昇圧回路BC34、BC35とは、それぞれ10段のチャージポンプが接続された昇圧回路と同等の昇圧能力を有することになる。その結果、昇圧回路BC32、BC33及び昇圧回路BC34、BC35は、昇圧回路BC11とともに出力電圧V1の昇圧動作を実行することができる。[効果]上述のように、書き込み動作時を例にした電圧生成回路7の動作では、出力電圧V2、V3は選択ゲート線SG1、SG2に印加する電圧Vsgや、非選択ワード線WLに印加する中間電圧Vpassに対応する。この選択ゲート線SG1、SG2や非選択ワード線WLの数が多く、昇圧回路群G2、G3内に多くの昇圧回路が設けられる場合、昇圧動作の途中から出力電圧V1の昇圧動作に用いることのできる昇圧回路の数も多くなる。本実施の形態の場合、昇圧回路群G3内には、昇圧回路BC32、BC33と、昇圧回路BC34、BC35との2組の直列接続される昇圧回路が設けられる。そのため、昇圧回路群G1内に設けられる昇圧回路の数をさらに減らすことが可能となる。もちろん直列接続される昇圧回路は、1つの昇圧回路群内に3組以上設けられていてもよい。[第3の実施の形態]次に、第3の実施の形態の不揮発性半導体記憶装置を、図11A及び図11Bを参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第1の実施の形態と同様であり、その詳細な説明は省略する。また、第1の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。図11A及び図11Bに示す第3の実施の形態の電圧生成回路7は、昇圧回路群G3内の昇圧回路が、出力電圧V1を出力することができるように構成されたNMOSトランジスタM36、M37、M38、M39が省略されている点で第2の実施の形態の電圧生成回路7と異なる。第3の実施の形態の電圧生成回路7は、昇圧回路群G2内の昇圧回路BC22、BC23と、昇圧回路BC24、BC25とが、それぞれ出力電圧V1を出力することができるように構成されたNMOSトランジスタM26、M27、M28、M29を有する点で第2の実施の形態の電圧生成回路7と異なる。図11Aには、図8の時刻T0から時刻T2までの第1の状態における電圧生成回路7の動作が示されている。図11Aに示すように、昇圧回路群G2により、導通状態のNMOSトランジスタM11、M20、M21、M22、M23、M24、M25を介して、出力電圧V1、V2が供給される。このとき、NMOSトランジスタM26、M27、M28、M29は非導通状態とされる。また、図11Aに示すように、昇圧回路群G3により、導通状態のNMOSトランジスタM30、M31、M32、M33、M34、M35を介して、出力電圧V3が供給される。電圧生成回路7は、出力電圧V1、V2、V3が上昇した時刻T1の後は、出力電圧V1、V2、V3の電圧値を維持する。このとき、昇圧回路群G2、G3内の一部の昇圧回路を停止することもできる図示略。図11Bには、図8の時刻T2以降の第2の状態における電圧生成回路7の動作が示されている。図11Bに示すように、昇圧回路群G1により、導通状態のNMOSトランジスタM10、M12を介して、出力電圧V1が供給される。時刻T2ではNMOSトランジスタM11は非導通状態にされ、昇圧回路群G2は出力電圧V1の昇圧動作を停止する。昇圧回路群G2の昇圧回路BC21は、導通状態のNMOSトランジスタM20、M21を介して電圧を供給し、これにより出力電圧V2を電圧レベルL2に維持する。本実施の形態において、NMOSトランジスタM22、M23、M24、M25が非導通状態にされ、昇圧回路BC22、BC23、BC24、BC25は、出力電圧V2の昇圧動作を停止する。本実施の形態では、この時刻T2において、NMOSトランジスタM26、M27、M28、M29が導通状態となり、昇圧回路BC22、BC23及び昇圧回路BC24、BC25は、出力電圧V1の昇圧動作を実行する。ここで、NMOSトランジスタM26、M27は、昇圧回路BC22、BC23を互いに直列に接続するよう構成されている。また、NMOSトランジスタM28、M29は、昇圧回路BC24、BC25を互いに直列に接続するよう構成されている。そのため、昇圧回路BC22、BC23と、昇圧回路BC24、BC25とは、それぞれ10段のチャージポンプが接続された昇圧回路と同等の昇圧能力を有することになる。その結果、昇圧回路BC22、BC23及び昇圧回路BC24、BC25は、昇圧回路BC11とともに出力電圧V1の昇圧動作を実行することができる。また、図11Bに示すように、昇圧回路群G3の昇圧回路BC31は、導通状態のNMOSトランジスタM30、M31を介して電圧を供給し、これにより出力電圧V3を電圧レベルL3に維持する。NMOSトランジスタM32、M33、M34、M35が非導通状態にされ、昇圧回路BC32、BC33、BC34、BC35は、出力電圧V3の昇圧動作を停止する。[効果]本実施の形態の場合、昇圧動作の途中から例えば図8の時刻T2から出力電圧V1の昇圧動作に用いる昇圧回路は、昇圧回路群G2内に設けられた昇圧回路BC22、BC23と、昇圧回路BC24、BC25との2組である。本実施の形態においても、昇圧回路群G1内に設けられる昇圧回路の数を減らすことが可能となる。もちろん直列接続される昇圧回路は、1つの昇圧回路群内に3組以上設けられていてもよい。[第4の実施の形態]次に、第4の実施の形態の不揮発性半導体記憶装置を、図12A及び図12Bを参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第1の実施の形態と同様であり、その詳細な説明は省略する。また、第1の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。図12A及び図12Bに示す第4の実施の形態の電圧生成回路7は、図10A及び図10Bに示す第2の実施の形態の電圧生成回路7と、図11A及び図11Bに示す第2の実施の形態の電圧生成回路7とを組み合わせたものである。図12Aには、図8の時刻T0から時刻T2までの第1の状態における電圧生成回路7の動作が示されている。図12Aに示すように、昇圧回路群G2により、導通状態のNMOSトランジスタM11、M20、M21、M22、M23、M24、M25を介して、出力電圧V1、V2が供給される。また、図12Aに示すように、昇圧回路群G3により、導通状態のNMOSトランジスタM30、M31、M32、M33、M34、M35を介して、出力電圧V3が供給される。このとき、NMOSトランジスタM26~M29、M36~M39は非導通状態とされる。電圧生成回路7は、出力電圧V1、V2、V3が上昇した時刻T1の後は、出力電圧V1、V2、V3の電圧値を維持する。このとき、昇圧回路群G2、G3内の一部の昇圧回路を停止することもできる図示略。図12Bには、図8の時刻T2以降の第2の状態における電圧生成回路7の動作が示されている。図12Bに示すように、昇圧回路群G1により、導通状態のNMOSトランジスタM10、M12を介して、出力電圧V1が供給される。時刻T2ではNMOSトランジスタM11は非導通状態にされ、昇圧回路群G2は出力電圧V1の昇圧動作を停止する。昇圧回路群G2の昇圧回路BC21は、導通状態のNMOSトランジスタM20、M21を介して電圧を供給し、これにより出力電圧V2を電圧レベルL2に維持する。本実施の形態において、NMOSトランジスタM22、M23、M24、M25が非導通状態にされ、昇圧回路BC22、BC23、BC24、BC25は、出力電圧V2の昇圧動作を停止する。本実施の形態では、この時刻T2において、NMOSトランジスタM26、M27、M28、M29が導通状態となり、昇圧回路BC22、BC23及び昇圧回路BC24、BC25は、出力電圧V1の昇圧動作を実行する。ここで、NMOSトランジスタM26、M27は、昇圧回路BC22、BC23を互いに直列に接続するよう構成されている。また、NMOSトランジスタM28、M29は、昇圧回路BC24、BC25を互いに直列に接続するよう構成されている。そのため、昇圧回路BC22、BC23と、昇圧回路BC24、BC25とは、それぞれ10段のチャージポンプが接続された昇圧回路と同等の昇圧能力を有することになる。その結果、昇圧回路BC22、BC23及び昇圧回路BC24、BC25は、昇圧回路BC11とともに出力電圧V1の昇圧動作を実行することができる。また、図12Bに示すように、昇圧回路群G3の昇圧回路BC31は、導通状態のNMOSトランジスタM30、M31を介して電圧を供給し、これにより出力電圧V3を電圧レベルL3に維持する。本実施の形態において、NMOSトランジスタM32、M33、M34、M35が非導通状態にされ、昇圧回路BC32、BC33、BC34、BC35は、出力電圧V3の昇圧動作を停止する。本実施の形態では、この時刻T2において、NMOSトランジスタM36、M37、M38、M39が導通状態となり、昇圧回路BC32、BC33及び昇圧回路BC34、BC35は、出力電圧V1の昇圧動作を実行する。ここで、NMOSトランジスタM36、M37は、昇圧回路BC32、BC33を互いに直列に接続するよう構成されている。また、NMOSトランジスタM38、M39は、昇圧回路BC34、BC35を互いに直列に接続するよう構成されている。そのため、昇圧回路BC32、BC33と、昇圧回路BC34、BC35とは、それぞれ10段のチャージポンプが接続された昇圧回路と同等の昇圧能力を有することになる。その結果、昇圧回路BC32、BC33及び昇圧回路BC34、BC35は、昇圧回路BC11、昇圧回路BC22、BC23及び昇圧回路BC24、BC25とともに出力電圧V1の昇圧動作を実行することができる。[効果]本実施の形態の場合、昇圧回路群G2内には、昇圧回路BC22、BC23と、昇圧回路BC24、BC25との2組の直列接続される昇圧回路が設けられる。また、昇圧回路群G3内には、昇圧回路BC32、BC33と、昇圧回路BC34、BC35との2組の直列接続される昇圧回路が設けられる。本実施の形態の電圧生成回路によれば、昇圧回路群G1内に設けられる昇圧回路の数を更に減らすことが可能となる。もちろん直列接続される昇圧回路は、1つの昇圧回路群内に3組以上設けられていてもよい。[第5の実施の形態]次に、第5の実施の形態の不揮発性半導体記憶装置を、図13A及び図13Bを参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第1の実施の形態と同様であり、その詳細な説明は省略する。また、第1の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。図13A及び図13Bに示す第5の実施の形態の電圧生成回路7は、昇圧回路群G1の昇圧回路BC11及びNMOSトランジスタM12を省略した点において、図12A及び図12Bに示す第4の実施の形態の電圧生成回路7と異なる。図13Aには、図8の時刻T0から時刻T2までの第1の状態における電圧生成回路7の動作が示されている。図13Aに示すように、昇圧回路群G2により、導通状態のNMOSトランジスタM11、M20、M21、M22、M23、M24、M25を介して、出力電圧V1、V2が供給される。また、図13Aに示すように、昇圧回路群G3により、導通状態のNMOSトランジスタM30、M31、M32、M33、M34、M35を介して、出力電圧V3が供給される。このとき、NMOSトランジスタM26~M29、M36~M39は非導通状態とされる。電圧生成回路7は、出力電圧V1、V2、V3が上昇した時刻T1の後は、出力電圧V1、V2、V3の電圧値を維持する。このとき、昇圧回路群G2、G3内の一部の昇圧回路を停止することもできる図示略。図13Bには、図8の時刻T2以降の第2の状態における電圧生成回路7の動作が示されている。図13Bに示すように、時刻T2ではNMOSトランジスタM11は非導通状態にされ、昇圧回路群G2は出力電圧V1の昇圧動作を停止する。昇圧回路群G2の昇圧回路BC21は、導通状態のNMOSトランジスタM20、M21を介して電圧を供給し、これにより出力電圧V2を電圧レベルL2に維持する。本実施の形態において、NMOSトランジスタM22、M23、M24、M25が非導通状態にされ、昇圧回路BC22、BC23、BC24、BC25は、出力電圧V2の昇圧動作を停止する。本実施の形態では、この時刻T2において、NMOSトランジスタM26、M27、M28、M29が導通状態となり、昇圧回路BC22、BC23及び昇圧回路BC24、BC25は、出力電圧V1の昇圧動作を実行する。ここで、NMOSトランジスタM26、M27は、昇圧回路BC22、BC23を互いに直列に接続するよう構成されている。また、NMOSトランジスタM28、M29は、昇圧回路BC24、BC25を互いに直列に接続するよう構成されている。そのため、昇圧回路BC22、BC23と、昇圧回路BC24、BC25とは、それぞれ10段のチャージポンプが接続された昇圧回路と同等の昇圧能力を有することになる。その結果、昇圧回路BC22、BC23及び昇圧回路BC24、BC25は、出力電圧V1の昇圧動作を実行することができる。また、図13Bに示すように、昇圧回路群G3の昇圧回路BC31は、導通状態のNMOSトランジスタM30、M31を介して電圧を供給し、これにより出力電圧V3を電圧レベルL3に維持する。本実施の形態において、NMOSトランジスタM32、M33、M34、M35は非導通状態にされ、昇圧回路BC32、BC33、BC34、BC35は、出力電圧V3の昇圧動作を停止する。本実施の形態では、この時刻T2において、NMOSトランジスタM36、M37、M38、M39が導通状態となり、昇圧回路BC32、BC33及び昇圧回路BC34、BC35は、出力電圧V1の昇圧動作を実行する。ここで、NMOSトランジスタM36、M37は、昇圧回路BC32、BC33を互いに直列に接続するよう構成されている。また、NMOSトランジスタM38、M39は、昇圧回路BC34、BC35を互いに直列に接続するよう構成されている。そのため、昇圧回路BC32、BC33と、昇圧回路BC34、BC35とは、それぞれ10段のチャージポンプが接続された昇圧回路と同等の昇圧能力を有することになる。その結果、昇圧回路BC32、BC33及び昇圧回路BC34、BC35は、昇圧回路BC22、BC23及び昇圧回路BC24、BC25とともに出力電圧V1の昇圧動作を実行することができる。[効果]本実施の形態の電圧生成回路7は、昇圧動作の途中から図8の時刻T2から昇圧回路BC22~BC25、BC32~BC35を、出力電圧V1の昇圧動作に用いる。昇圧回路BC22~BC25、BC32~BC35により十分に出力電圧を昇圧させることができる場合、昇圧回路群G1を省略することができる。その結果、電圧生成回路7に必要な回路面積を更に低減することができる。[その他]以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、上述の実施の形態では、直列接続される昇圧回路BCの数は、2つであるものとして説明した。しかし直列接続される昇圧回路BCの数は、必要に応じて3以上の数とすることができる。また、一つの昇圧回路群Gに設けられる直列接続される昇圧回路BCの組も、必要に応じて3以上の数とすることができる。そして、上記実施の形態では、2値記憶方式1ビット/セルの不揮発性半導体装置を説明したが、本発明はこれに限定されるものではなく、4値記憶方式、8値記憶方式などより多ビットの記憶方式にも適用可能であることは言うまでもない。