"基板上にGaN系半導体層を形成する工程と、前記GaN系半導体層に開口部を形成する工程と、前記開口部の側面に電子走行層および電子供給層を形成する工程と、前記電子供給層の前記開口部側の側面にゲート電極を形成する工程と、前記GaN系半導体層上にソース電極を形成する工程と、前記GaN系半導体層の前記ソース電極と相対する面に接続するドレイン電極を形成する工程と、を具備する半導体装置の製造方法。前記GaN系半導体層を形成する工程は、P型GaN系半導体層を形成する工程を含み、前記開口部を形成する工程は、少なくとも前記P型GaN系半導体層を除去する工程である請求項1記載の半導体装置の製造方法。前記GaN系半導体層を形成する工程は、前記P型GaN系半導体層を形成する工程の前後に、第1のN型GaN系半導体層を形成する工程と、第2のN型半導体層を形成する工程を含む請求項2記載の半導体装置の製造方法。前記GaN系半導体層を形成する工程は、MOCVD法またはMBE法で成膜する請求項1から3記載の半導体装置の製造方法。基板上にGaN系半導体層を形成する工程と、前記GaN系半導体層に開口部を形成する工程と、前記開口部の側面、底面および前記開口部外側の前記GaN系半導体層上全面に電子走行層および電子供給層を形成する工程と、前記電子供給層の前記開口部側の側面にゲート電極を形成する工程と、前記GaN系半導体層上にソース電極を形成する工程と、前記GaN系半導体層の前記ソース電極と相対する面に接続するドレイン電極を形成する工程と、を具備する半導体装置の製造方法。しかしながら、特許文献1および特許文献2に記載された従来技術においては、ピンチオフ特性が悪い。また、チャネル層の移動度が低く、これにより、オン抵抗が高くなってしまう。これでは、十分な電気的特性が得られない。本発明は、ピンチオフ特性を改善しまたはチャネル層の移動度を向上させ電気的特性の良好な半導体装置の製造方法を提供することを目的とする。本発明は、基板上に形成されたGaN系半導体層と、該GaN系半導体層に形成された開口部と、前記開口部の前記GaN系半導体層の側面に形成された電子走行層と、前記電子走行層の前記開口部側の側面に形成され、前記電子走行層よりバンドギャップの大きい電子供給層と、前記電子供給層の前記開口部側の側面に形成されたゲート電極と、前記GaN系半導体層上に形成されたソース電極と、前記GaN系半導体層のソース電極と相対する面に接続されたドレイン電極と、を具備する半導体装置である。本発明によれば電子走行層と電子供給層を再成長することにより電子走行層の2DEGの移動度を向上させ電気的特性の良好な半導体装置を提供することができる。本発明は、前記GaN系半導体層はP型GaN系半導体層を含み、前記開口部は少なくとも前記P型GaN系半導体層を除去されており、前記電子走行層は、前記P型GaN系半導体層の側面に形成された半導体装置とすることができる。本発明によれば、P型GaN系半導体層を有することによりピンチオフ特性を改善し電気的特性の良好な半導体装置を提供することができる。本発明は、前記GaN系半導体層は、前記P型GaN系半導体層を挟む第1のN型GaN系半導体層および第2のN型GaN系半導体層を含む半導体装置とすることができる。また、本発明は、前記P型GaN系半導体層はGaN層とAlGaN層の少なくとも一方である半導体装置とすることができる。さらに、本発明は、前記電子走行層がInx2Aly2Ga1-x2-y2N層であり、前記電子供給層がInx1Aly1Ga1-x1-y1N層であり0≦x2,y2,x1,y1≦1、2.81y1-y2-1.50x1-x2>0の関係を満たす半導体装置とすることができる。さらに、本発明は、前記電子走行層はGaNとInGaNのいずれか一方であり、前記電子供給層はAlGaNである半導体装置とすることができる。さらに、本発明は、前記電子走行層と前記電子供給層の間にAlN層を具備する半導体装置とすることができる。さらに、本発明は、前記電子走行層は、5から100nmの膜厚を有する半導体装置とすることができる。さらに、本発明は、前記基板はSiC基板、サファイア基板、GaN基板である半導体装置とすることができる。本発明は、基板上にGaN系半導体層を形成する工程と、前記GaN系半導体層に開口部を形成する工程と、前記開口部の側面に電子走行層および電子供給層を形成する工程と、前記電子供給層の前記開口部側の側面にゲート電極を形成する工程と、前記GaN系半導体層上にソース電極を形成する工程と、前記GaN系半導体層の前記ソース電極と相対する面に接続するドレイン電極を形成する工程と、を具備する半導体装置の製造方法である。本発明によれば電子走行層と電子供給層を再成長することにより電子走行層の2DEGの移動度を向上させ電気的特性の良好な半導体装置の製造方法を提供することができる。本発明は、前記GaN系半導体層を形成する工程は、P型GaN系半導体層を形成する工程を含み、前記開口部を形成する工程は、少なくとも前記P型GaN系半導体層を除去する工程である半導体装置の製造方法とすることができる。本発明によれば、P型GaN系半導体層を有することによりピンチオフ特性を改善し電気的特性の良好な半導体装置の製造方法を提供することができる。本発明は、前記GaN系半導体層を形成する工程は、前記P型GaN系半導体層を形成する工程の前後に、第1のN型GaN系半導体層を形成する工程と、第2のN型半導体層を形成する工程を含む半導体装置の製造方法とすることができる。また、本発明は、前記GaN系半導体層を形成する工程は、MOCVD法またはMBE法で成膜する半導体装置の製造方法とすることができる。本発明によれば、ピンチオフ特性を改善し、または電子走行層の移動度を向上させ電気的特性の良好な縦型FETである半導体装置の製造方法を提供することができる。従来技術において、ピンチオフ特性やチャネル層の移動度が低かった原因について説明する。まず、従来技術の縦型FETの構造について図1を用い簡単に説明する。基板40上に、GaN系半導体層20として、n型バッファ層42、n型ドリフト層44、不純物を添加しないまたはp型のチャネル層46、n型のソース層48が形成されている。ドリフト層44に達する開口部58が設けられ、開口部58を覆うようにキャップ層51が形成されている。ソース層48上にソース電極50、開口部58にゲート電極52、基板40の裏面にドレイン電極54が形成されている。従来技術の縦型FETにおいては、電子は、ソース電極50からチャネル層46のキャップ層51界面を通り、縦方向に流れドレイン電極54に至る。従来技術1においては、チャネル層46に不純物を添加していない。これより、ソース電極50とドレイン電極54に高電圧を印加した場合、電子は、チャネル層46のキャップ層51界面より深いチャネル層46を流れてしまい、ピンチオフ特性が劣化してしまう。一方、従来技術2においては、以下に説明するようにピンチオフ特性は改善される。図2は従来技術2のキャップ層51である酸化アルミニウム層とチャネル層46であるp型GaN層の界面付近のバンド図である。図2で斜線領域はP型領域であることを示している。チャネル層46中では、p型不純物によりバンドが持ち上がる。これにより、ソース電極50とドレイン電極54に高電圧を印加した場合であっても、電子はチャネル層46のキャップ層51界面を流れる。よって、ピンチオフ特性を改善できる。しかし、従来技術2においては、チャネル層の移動度が低くなってしまう。一般にGaN系半導体層のp型不純物はMgが使用される。しかし、GaN系半導体層でのMgの活性化率は数と非常に低い。これでは、1×1017cm-3のp型キャリア濃度を得ようとすると、1×1019cm-3程度のMgを添加せざるを得なくなる。この結果、電子がチャネル層46内にある大量のMgによって散乱され移動度が低下してしまう。よって、オン抵抗が高くなってしまう。さらに、従来技術1および従来技術2においては、キャップ層51とチャネル層46の間の界面準位密度が高くチャネル層46の移動度を低下させてしまう。界面準位密度が高いのは以下の原因による。キャップ層51として窒化物半導体GaN系半導体層を用いる場合、窒化物半導体GaN系半導体層の成長温度が高いこと、窒素の乖離温度が高いことから、成長前の昇温時にチャネル層46から窒素の離脱が生じ、チャネル層46内に結晶欠陥を増加させる。キャップ層51として絶縁膜層を用いる場合、GaN系半導体層であるチャネル層46上にはSiのように良質な絶縁膜層は形成できない。このように、キャップ層46として、窒化物半導体GaN系半導体層を用いる場合であっても絶縁膜層を用いる場合であっても、キャップ層51とチャネル層46の間の界面準位密度が高くチャネル層46の移動度を低下させてしまう。よって、オン抵抗が高くなってしまう。以下、上記課題を解決する実施形態につき、実施例を例に説明する。図3は実施例1の断面図である。導電性のSiC基板10上に、GaN系半導体層20として、n型AlGaNバッファ層12、n型GaNドリフト層14、p型GaNまたはAlGaNバリア層16P型GaN系半導体層およびn型GaNキャップ層18が形成されている。すなわち、GaN系半導体層20はP型GaN系半導体層を含み、P型GaN系半導体層挟む第1のGaN系半導体層および第2のGaN系半導体層を含む。GaN系半導体層20にはドリフト層14に達する開口部28が形成されている。すなわち、開口部28は少なくともバリア層16P型GaN系半導体層を除去されている。開口部28を覆うように再成長層27として、不純物を添加しないGaN電子走行層22、AlN中間層24、電子走行層22よりバンドギャップの大きいAlGaN電子供給層26が形成されている。キャップ層18上にソース電極30、開口部28内にゲート電極32、基板10の裏面にドレイン電極34が形成されている。すなわち、電子走行層22は開口部28のGaN系半導体層20の側面に形成され、電子供給層26は、電子走行層22の前記開口部28側の側面に形成されている。ドレイン電極34は、GaN系半導体層20のソース電極30と相対する面に接続されている。実施例1においては、電子は図3中の矢印のように、ソース電極30から電子走行層22を通りドリフト層14からドレイン電極34に縦方向に流れる。図4および図5はバリア層16付近のバンド図である。AlGaN電子供給層26、AlN中間層24、GaN電子走行層22およびp型GaN図4またはAlGaN図5バリア層のバンド図である。不純物を添加しないGaNチャネル層22の中間層24界面に2DEG2次元電子ガスが生じ、電子が走行する。電子走行層22と中間層24、電子供給層26は連続して成長しているため、従来技術のように絶縁膜との界面の界面準位や、窒素の離脱による界面準位は発生しない。これらにより2DEGは高移動度を確保することができる。さらに、p型のバリア層が配置されているため、従来技術1のように電子が2DEGの深い半導体層を流れピンチオフ特性が悪くなることはない。このように、実施例1においては、p型バリア層16を有することによりピンチオフ特性を改善し、電子走行層22と電子供給層26を再成長することにより電子走行層の2DEGの移動度を向上させ電気的特性の良好な縦型FETを実現できる。ここで、バリア層は図4のようにp型のGaNバリア層でも良いが、図5のようにp型のAlGaN層を用いることにより、バンドが上がり、よりバリア層としての機能を高め、よりピンチオフ特性を改善することができる。また、P型バリア層16の両側にN型GaN系半導体層が配置されているため、チャネル以外の抵抗を下げることができ、オン抵抗を低くすることができる。実施例1の効果を確かめるため、開口部28上に再成長する再成長層27の構成を変え縦型FETのオン抵抗を評価した。再成長層が膜厚30nmのAlGaN層のみのとき、縦型FETのオン抵抗は40mΩ/cm2である。これに対し、膜厚が10nm、30nmおよび50nmのGaN電子走行層上に膜厚が30nmのAlGaN電子供給層を再成長した場合、オン抵抗はそれぞれ、20mΩ/cm2、10mΩ/cm2、および4mΩ/cm2となる。このように、電子走行層22と電子供給層26を開口部28上に再成長することにより2DEGの移動度を向上させ、オン抵抗を改善することができる。電子走行層22の膜厚は、5nmより薄い場合は、2DEGと再成長界面が近いため2DEGの移動度低下し、オン抵抗が高くなる。また、電子走行層22の膜厚が100nmより厚い場合には、p型バリア層の効果が薄れピンチオフ特性が悪くなる。よって、電子走行層22の膜厚は、5nmから100nmが好ましい。さらに、GaN電子走行層の膜厚が50nmのとき電子供給層26と電子走行層22の間に膜厚が2nmのAlN中間層24を導入することにより、オン抵抗は2mΩ/cm2となる。このように、AlN中間層24は本発明に必須ではないが、導入することにより、電子走行層22と電子供給層26の間の界面での電子の散乱が抑制され、より移動度を向上させることができる。これによりオン抵抗を改善することができる。また電子供給層26は不純物を添加しなくても良いが、1.0×1018cm-3程度のSiを添加することにより、2DEGの電子濃度が向上し、よりオン抵抗を低減することができる。さらに、電子走行層22および電子供給層26はGaN系半導体として、例えばGaN、AlNおよびInNの少なくとも一つからなる結晶または混晶を用いることで高移動度を確保できる。特に、電子走行層22をGaNまたはInGaN、電子供給層26をAlGaNとすることで、高移動度を確保できる。さらに、電子走行層22がInx2Aly2Ga1-x2-y2N層であり、電子供給層26がInx1Aly1Ga1-x1-y1N層であり0≦x2,y2,x1,y1≦1、2.81y1-y2-1.50x1-x2>0の関係を満たすことで、高移動度を確保できる。これは、InxAlyGa1-x-yNのバンドギャップは、Egx、y=1.89x6.2y3.391-x-yと記述できる。よって、電子供給層26が電子走行層よりもバンドギャップが大きくなる条件は、Egx1、y1>Egx2,y2となり、1.89x16.2y13.391-x1-y1>1.89x26.2y23.391-x2-y2より2.81y1-y2-1.5x1-x2>0となるからである。ここで、x=0のときはInNが含まれていないAlGaNであることを示し、y=0のときはAlNが含まれないInGaNであることを示し、x=y=0のときはGaNであることを示している。ドレイン電極34を基板10の裏面に形成しているが、ドリフト層14のソース電極30と相対する面に接続されていればよい。例えばドリフト層14と基板10の間にn型のSiCコンタクト層を設け、表面側からコンタクト層に接続されるドレイン電極を形成することもできる。基板10の背面にドレイン電極34を形成する場合は、基板10は、例えばSiC、Si、GaN系半導体の導電性の基板を用いることができる。表面からドレイン電極を形成する場合は、基板は導電性でなくともよく、例えばSiC、Si、GaN系半導体またはサファイア基板を使用する。これらを用いることにより結晶性の良いGaN系半導体層が形成される。次に実施例1の製造方法について図6から図11を用い説明する。まず、図6において、導電性SiC基板10上に、GaN系半導体層20として、n型AlGaNバッファ層12、n型GaNドリフト層14、p型AlGaNバリア層16P型GaN半導体層およびn型GaNキャップ層を形成する。これらの層の形成は、例えば、MOCVD有機金属化学気相成長法を用い成長温度1050°Cにおいて行った。なお、MOCVD法でなくともMBE法を用いても良い。これにより結晶性の良いGaN系半導体層を形成できる。また、各層の膜厚は、それぞれ0.5μm、4.0μm、0.5μmおよび0.3μmである。さらに、各層のキャリア濃度は、それぞれ、1.0×1017cm3、1.0×1016cm-3、5.0×1016cm-3および5.0×1017cm-3である。また、バッファ層12およびバリア層16のAlN混晶比は、それぞれ0.06および0.09である。次に、図7において、キャップ層18上に例えばスパッタ法により酸化シリコン膜を200nm形成した。その後、通常の露光技術を用い所定領域にフォトレジストを形成した。緩衝フッ酸を用いたウェットエッチングにより所定領域の酸化シリコン膜を除去する。その後、酸素を用いたアッシングにより酸化シリコン膜上のレジストを除去した。酸化シリコン膜をマスクに塩素系のガスを用いたRIE法により、キャップ層18、バリア層17並びにドリフト層14の一部をエッチングし、開口部28を形成する。このとき、開口部28の側面には、キャップ層18、バリア層17並びにドリフト層14の一部が露出している。開口部28の側面は、基板表面に対し約60度の傾斜面となっている。この傾斜面の基板表面に対する角度は、RIE法で用いる塩素ガスのガス圧および他のガスとの流量比により制御可能である。マスクに使用した酸化シリコン膜は例えば緩衝フッ酸を用いたウェットエッチングにより除去する。さらに、開口部28の側面のGaN系半導体層20の結晶表面を清浄化するため、フッ化アンモニュウムNH4F水溶液による洗浄および塩酸HCl水溶液による洗浄を連続して行った。図8において、再成長層27として、まず、MOCVD法を用い成長温度1020°Cで不純物を添加しないGaN電子走行層22を50nm形成した。その後、成長温度を1080°Cに上昇しAlN中間層24を2nm、AlN混晶比が0.27のAlGaN電子供給層26を30nm形成した。すなわち、開口部28の側面に電子走行層22および電子供給層26を形成した。再成長は、開口部28の側面での成長速度の低下を避けるため、GaN系半導体層20の成長温度より低い温度で、かつ高いV/III比で形成することが好ましい。さらに、電子走行層22の形成から中間層24および電子供給層26を形成するために成長温度を昇温する際、結晶表面へのダメージを低減するため短時間で昇温することが好ましい。例えば、20分以下の時間で昇温することが好ましい。なお、MOCVD法でなくともMBE法を用いても良い。図9において、通常の露光技術を用い、所定領域に開口部を有するフォトレジストを形成する。蒸着法およびリフトオフ法を用い、キャップ層18の平坦面上にソース電極30としてTi/Alを形成する。窒素雰囲気中において800°Cの温度で30秒の熱処理を行う。これにより、Ti/Alとキャップ層18の界面に合金層を形成する。この結果、オーミックコンタクト抵抗が0.4Ωmm程度の良好なオーミックコンタクトが得られた。ソース電極30としては、Ti/Al以外にもGaN系半導体層20とオーミックコンタクトする金属であれば良い。また、ソース電極30としてTi/Alを蒸着する前に、塩素系ガスを用いたRIE法によるエッチングで、AlGaN電子供給層26およびAlN中間層24を除去することが好ましい。この場合、中間層24による電子のバリアがなく、オーミックコンタクト抵抗を0.2Ωmmに低減することができる。図10において、通常の露光技術を用い、所定の開口部を有するフォトレジストを形成する。蒸着法およびリフトオフ法を用い、開口部28の側面にゲート電極32としてNi/Auを形成する。すなわち、電子供給層26の開口部28側の側面にゲート電極32を形成した。ゲート電極32としては、Ni/Au以外にも例えばPt/Au、Pd/AuおよびMo/Au等のGaN系半導体とショットキ接合を形成金属であってもよい。ゲート電極32を形成する前に、例えばシリコン膜の絶縁膜図示せずをスパッタ法を用い、開口部28の側面を覆うように10nm形成し、ゲート電極32を形成することもできる。これにより、MISFET構造を有する縦型FETとすることもできる。絶縁膜としては、酸化シリコン膜以外にも、窒化シリコン膜、酸化アルミニウム膜を使用してもよい。ゲート電極32およびソース電極30に接続する配線層を形成する。次に、トランジスタ表面を保護する絶縁膜層として、例えば窒化シリコン膜、酸化シリコン膜または窒化酸化シリコン膜をトランジスタ表面全体を覆うように形成する。ボンディングパッド部の絶縁膜層をRIE法を用い除去する。以上によりウェーハ表面の製造工程が完了する。図11において、ウェーハ表面をフォトレジストで保護する。SiC基板10の裏面を研削装置により基板厚が100umまで研削する。蒸着法を用い、ドレイン電極34としてNi/Alを形成する。ウェーハ表面のフォトレジストを酸素アッシングにより除去する。850°Cの温度で30秒間熱処理する。これにより、SiC基板10とドレイン金属34が合金を形成し、基板10とドレイン金属34がオーミックコンタクトする。以上により実施例1に係る縦型FETが完成する。実施例1の変形例について説明する。図12は実施例1の変形例に係る縦型FETの断面図である。開口部28aの側面の基板10の表面からの角度が概垂直になっていること以外の構成および製造方法は実施例1と同じである。SiC基板10上にGaN系半導体層20が実施例1と同じ層構造で形成されている。GaN系半導体層20には側面が基板10の表面に対し概垂直の側面を有し、ドリフト層14に達する開口部28aが形成されている。基板10の表面に対し概垂直な開口部28aの側面は、開口部28aを形成する際のRIE法で用いる塩素ガスのガス圧および他のガスとの流量比を最適化することにより形成する。開口部28aを覆うように、再成長層27aとして、不純物を添加しないGaN電子走行層22a、AlN中間層24a、電子走行層22aよりバンドギャップの大きいAlGaN電子供給層26aが形成されている。ソース電極30、ゲート電極32およびドレイン電極34が実施例1同様に形成されている。変形例においては、実施例1と同様にピンチオフ特性を改善し、電子走行層の移動度を向上させ電気的特性の良好な縦型FETを実現できる。さらに、開口部28aの側面が基板表面に対し概垂直なため、開口部28aの側面の角度制御が不安定であることによるトランジスタ特性の不安定性が小さいという点で実施例1に比べ有利である。しかし、電子供給層26a内のピエゾ分極が発生が小さいため、2DEG濃度が減少しオン抵抗が低下するという点で実施例1より不利である。ただし、2DEG濃度が低いことはEモード動作を行うには有利である。このように、縦型FETの用途により、実施例1の構造か変形例の構造かを選択することができる。"