不揮発性のメモリセルアレイを夫々備える複数のメモリチップであって、当該複数のメモリチップは複数の第1グループのうちの何れか1つに属するとともに、同一の第1グループに属する複数のメモリチップは、夫々、前記第1グループよりも小さい、2以上のメモリチップにより構成される1以上の第2グループのうちの何れか1つに属する、メモリチップと、同一の第1グループに属する複数のメモリチップに共通接続される第1グループ毎のI/O信号線と、同一の第2グループに属する複数のメモリチップに共通接続される第2グループ毎のチップイネーブルCE信号線と、前記I/O信号線と前記CE信号線とを用いて前記複数のメモリチップを第1グループ毎に独立に制御する制御装置と、を備え、前記制御装置は、起動時に、前記CE信号線を用いて第2グループを指定するとともに、前記指定した第2グループに属する複数のメモリチップが接続されている前記I/O信号線にリセットコマンドを送信し、前記CE信号線により指定された同一の第2グループに属する複数のメモリチップは、夫々、前記リセットコマンドを受信した後、異なるタイミングでリセット処理を実行する、ことを特徴とするメモリシステム。前記制御装置は、前記複数の第1グループの夫々から第2グループを夫々指定するとともに、前記複数の第1グループにかかるI/O信号線の夫々に同時にリセットコマンドを送信する、ことを特徴とする請求項1に記載のメモリシステム。前記制御装置は、夫々異なる第1グループに属する複数の第2グループをひとつのバンクとして識別して第2グループ毎の複数のメモリチップをバンクインターリーブ動作させ、起動時には、1つのバンクに属する複数のメモリチップのリセット処理が全て完了した後に、次のバンクに属する複数のメモリチップを指定してリセットコマンドを送信する、ことを特徴とする請求項2に記載のメモリシステム。前記制御装置は、前記バンク毎の複数のメモリチップに、前記リセットコマンドを送信した後にステータスリードコマンドを送信することによってリセット処理が完了したか否かを確認する、ことを特徴とする請求項3に記載のメモリシステム。前記制御装置は、1つの第1グループに含まれる全ての第2グループを指定してリセットコマンドを送信する、ことを特徴とする請求項1に記載のメモリシステム。本発明の一つの実施形態は、起動時間を出来るだけ短縮したメモリシステムを提供することを目的とする。本発明の一つの実施形態によれば、メモリシステムは、不揮発性のメモリセルアレイを夫々備える複数のメモリチップと、I/O信号線と、チップイネーブルCE信号線と、制御装置と、を備えている。前記複数のメモリチップは、複数の第1グループのうちの何れか1つに属する。そして、同一の第1グループに属する複数のメモリチップは、夫々、前記第1グループよりも小さい、2以上のメモリチップにより構成される1以上の第2グループのうちの何れか1つに属する。I/O信号線は、同一の第1グループに属する複数のメモリチップに共通接続される。そして、CE信号線は、同一の第2グループに属する複数のメモリチップに共通接続される。前記制御装置は、前記I/O信号線と前記CE信号線とを用いて前記複数のメモリチップを第1グループ毎に独立に制御する。ここで、前記制御装置は、起動時に、前記CE信号線を用いて第2グループを指定するとともに、前記指定した第2グループに属する複数のメモリチップが接続されている前記I/O信号線にリセットコマンドを送信する。そして、前記CE信号線により指定された同一の第2グループに属する複数のメモリチップは、夫々、前記リセットコマンドを受信した後、異なるタイミングでリセット処理を実行する。以下に添付図面を参照して、実施形態にかかるメモリシステムを詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。第1の実施形態図1は、第1の実施形態のメモリシステムが適用されたSSD100の構成例を示すブロック図である。SSD100は、SATAインタフェースSATAI/F2などのメモリ接続インタフェースを介してパーソナルコンピュータあるいはCPUコアなどのホスト装置1と接続され、ホスト装置1の外部メモリとして機能する。SSD100は、不揮発性半導体メモリであるNAND型フラッシュメモリ以下、NANDメモリと略す10と、制御装置としてのドライブ制御回路4と、SRAM20と、電源回路5とを備えている。電源回路5は、ホスト装置1側の電源回路から供給される外部直流電源から複数の異なる内部直流電源電圧を生成し、これら内部直流電源電圧をSSD100内の各回路に供給する。また、電源回路5は、SSD100の起動時における外部電源の立ち上がりを検知すると、パワーオンリセット信号を生成する。そして、電源回路5は、生成したパワーオンリセット信号をドライブ制御回路4に供給する。NANDメモリ10は、8つのメモリパッケージ11~18を備えている。8つのメモリパッケージ11~18は、夫々、4つのメモリチップ110~113が積層されて構成される。ドライブ制御回路4は、4系統チャネルの信号群を備えており、8つのメモリパッケージ11~18は、1チャネル当たりに2個のメモリパッケージが接続されている。つまり、チャネル0にはメモリパッケージ11および12が接続され、チャネル1にはメモリパッケージ13および14が接続され、チャネル2にはメモリパッケージ15および16が接続され、チャネル3にはメモリパッケージ17および18が接続されている。ドライブ制御回路4は、4つのチャネルの信号群が互いに独立していることを利用して、4つのチャネルの夫々に属するメモリチップを独立して制御することができる。なお、4つのメモリチップ110~113は必ずしも積層されていなくてもよい。メモリパッケージ11~18とドライブ制御回路4との間の接続関係については後ほど詳述する。SRAM20は、ホスト装置1とNANDメモリ10間でのデータ転送用バッファおよび作業領域用メモリとして機能する。なお、NANDメモリ10よりも高速なアクセスが可能な記憶装置であれば、SRAM20の代わりに他の記憶装置を採用することができる。SRAM20の代わりに、例えば、DRAM、FeRAM、MRAM、ReRAMを採用することが可能である。ドライブ制御回路4は、ホスト装置1とNANDメモリ10との間でSRAM20を介してデータ転送制御を行う。また、ドライブ制御回路4は、電源回路5からのパワーオンリセット信号を受けたとき、上述の4つのチャネルの信号群を制御して、メモリパッケージ11~18が備えるメモリチップ11~18のリセット処理を実行する。図2は、ドライブ制御回路4の構成例を説明する図である。図示するように、ドライブ制御回路4は、MPU41、SATAコントローラ42、SRAMコントローラ43、および4つのNANDコントローラ440~443を備えている。なお、NANDコントローラ440~443を、NANDコントローラ44と総称することがある。MPU41は、ファームウェアに基づいてドライブ制御回路4全体の制御を実行する。SATAコントローラ42は、MPU41からの指令に基づいて、SATAI/F2の制御およびホスト装置1とSRAM20との間のデータ転送を実行する。SRAMコントローラ43は、MPU41からの指令に基づいて、SRAM20に対するデータのリード/ライトを実行する。NANDコントローラ44は、MPU41からの指令に基づいて、SSD100の起動時にはメモリパッケージ11~18が備えるメモリチップ110~113のリセット処理を実行し、その後、NANDメモリ10とSRAM20との間のデータ転送を実行する。8つのメモリパッケージ11~18が夫々4つのメモリチップ110~113を有するので、SSD100は、合計で32個のメモリチップを具備することになる。これらのメモリチップが順次リセット処理される場合、SSD100の起動に長い時間がかかってしまう。そこで、本願の第1の実施形態のSSD100は、SSD100の起動時間を出来るだけ短縮するために、メモリチップのリセット処理をメモリチップ毎に逐次実行するのではなく、複数のメモリチップのリセット処理を同時に実行することができるように構成されている。図3は、NANDコントローラ44とメモリパッケージ11~18との間の接続関係を説明する図である。図示するように、各チャネルに属する8つのメモリチップは、バンクインターリーブが可能な複数のバンクを構成している。具体的には、メモリパッケージ11、13、15、17が備えるメモリチップ110~113のうち、メモリチップ110およびメモリチップ111は、Bank0を構成し、メモリチップ112およびメモリチップ113は、Bank1を構成している。メモリパッケージ12、14、16、18が備えるメモリチップ110~113のうち、メモリチップ110およびメモリチップ111は、Bank2を構成し、メモリチップ112およびメモリチップ113は、Bank3を構成している。バンクインターリーブとは、あるバンクのデータにアクセスしている遅延時間の最中に、すなわちあるバンクのRYレディー/BYビジー信号がBYであるときに、次のバンクへアクセス要求を発行することによって、時間を有効利用する手法である。NANDコントローラ44とメモリチップ110~113との間の接続関係は、各チャネルで共通する。ここでは代表として、チャネル0にかかる接続関係について説明する。チャネル0を構成する信号群は、制御信号ctrl、I/O信号、CEチップイネーブル信号、RY/BY信号を含んでいる。I/O信号は、データ、アドレス、およびコマンドを送受信するための信号である。なお、I/O信号のビット幅は1ビットに限定されない。制御信号は、WEライトイネーブル信号、REリードイネーブル信号、CLEコマンドラッチイネーブル信号、ALEアドレスラッチイネーブル信号、WPライトプロテクト信号等を総称するものである。CE信号は、NANDコントローラ44がI/O信号の送受信先のメモリチップを指定するための信号である。RY/BY信号は、メモリチップが動作中ビジー状態であるか非動作中レディー状態であるかを示す信号である。NANDコントローラ440は、制御信号およびI/O信号を1つずつ備えており、メモリパッケージ11および12に属する全てのメモリチップは、この制御信号およびI/O信号に共通接続されている。本図では、間便のために、制御信号およびI/O信号を同一の線で描画されている。また、NANDコントローラ440は、CE信号およびRY/BY信号を4本ずつ備えており、メモリパッケージ11および12に属するメモリチップ110~113は、バンク毎に個別にCE信号およびRY/BY信号に接続されている。バンク番号が等しい複数のメモリチップは、CE信号およびRY/BY信号を当該複数のメモリチップ間で共有する。CE信号およびRY/BY信号も、同一の線で描画されている。このように、複数のメモリチップ110~113は、複数ここでは4つのチャネルのうちの何れか1つに属するとともに、同一のチャネルに属する複数のメモリチップは、夫々、2以上のメモリチップにより構成される複数のバンクのうちの何れか1つに属している。そして、チャネルに属する複数のメモリチップには、I/O信号が共通接続され、同一のバンクに属する複数のメモリチップには、CE信号が共通接続されている。CE信号がアサートされた複数のメモリチップは、I/O信号として送信されたコマンドをラッチして、ラッチされたコマンドに応じた動作を行う。データの読み出し要求やデータの書き込み要求のようにアドレスを付随するコマンドが送信された場合には、CE信号がアサートされた複数のメモリチップのうちの当該アドレスにより特定されるメモリチップが当該コマンドに対する応答を行う。リセット処理を実行せしめるコマンドリセットコマンドは、アドレスを含まないため、CE信号を共有する複数のメモリチップは、送られてきたリセットコマンドに対する応答を実行する。図4は、リセット処理が実行される際の各種信号の遷移タイミングを示す図である。本図では、上段から、CE信号、I/O信号、RY/BY信号の状態を示している。ここでは、CE信号は高電圧側にプルアップされており、アサートされることによって電圧レベルが高い状態から低い状態Lowに遷移せしめられるものとする。また、RY/BY信号も同様にプルアップされており、電圧が高い状態がRY状態、電圧が低い状態がBY状態を示すものとする。図示するように、NANDコントローラ440は、リセット処理対象のバンクのメモリチップに接続されているCE信号をアサートして、I/O信号にリセットコマンドを送信する。I/O信号は、メモリパッケージ11および12に属する全てのメモリチップ110~113に送られるが、そのうちのCE信号がアサートされたバンクに属する2個のメモリチップがリセットコマンドをラッチして取り込む。リセットコマンドを取り込んだ2個のメモリチップは、内部でリセット処理を開始して、RY/BY信号をBYに遷移させる。2つのメモリチップは、リセット処理を完了すると、RY/BY信号をRYに遷移させるが、RY/BY信号は2つのメモリチップに共通接続されているので、両方のメモリチップがリセット処理が完了すると、RY/BY信号がRY状態に遷移する。RY/BY信号がRY状態になったことを確認すると、NANDコントローラ440は、I/O信号にステータスリードコマンドを送信する。2つのメモリチップは、ステータスリードコマンドをラッチすると、状態情報をI/O信号を介して返信する。なお、ここで返信される状態情報は、リセット処理が正常に終了したか否かを示すものである。このように、NANDコントローラ440は、アクセス対象のバンクにかかるCE信号をアサートするとともにI/O信号を使用することによって、当該アクセス対象のバンクに属する2個のメモリチップのリセット処理を同時に実行することができる。なお、第1の実施形態では、SSD100は、全チャネルでリセット処理を並行して実行することにより、全てのチャネルの同一バンクに属するメモリチップのリセット処理を同時に実行する。図5は、1つのメモリチップの構成を説明する図である。なお、8つのメモリチップ110~117は、夫々同じ構成を具備しているので、ここでは代表としてメモリチップ110の構成を説明する。図5に示すように、メモリチップ110は、I/O信号処理回路301、制御信号処理回路302、チップ制御回路303、コマンドレジスタ304、アドレスレジスタ305、カラムデコーダ306、データレジスタ307、センスアンプ308、ロウデコーダ309、メモリセルアレイ310、およびRY/BY生成回路311を備えている。チップ制御回路303は、制御信号処理回路302を介して受信する各種制御信号に基づいて状態遷移する状態遷移回路であって、メモリチップ110全体の動作を制御する。RY/BY生成回路311は、チップ制御回路303による制御の下でRY/BY信号線の状態をレディー状態RYとビジー状態BYとの間で遷移させる。I/O信号処理回路301は、NANDコントローラ44との間でI/O信号を送受信するためのバッファ回路である。I/O信号処理回路301がラッチしたコマンド、アクセス先を指定するアドレス、データ書き込みデータは、夫々、アドレスレジスタ305、コマンドレジスタ304、データレジスタ307に振り分けられて格納される。アドレスレジスタ305に格納されたアドレスは、上位から、メモリチップ110を識別するためのチップアドレス、ロウアドレス、カラムアドレスを含んでいる。チップアドレスはチップ制御回路303、ロウアドレスはロウデコーダ309、カラムアドレスはカラムデコーダ306に夫々読み出される。メモリセルアレイ310は、消去の単位となるブロックを複数備えて構成される。図6は、メモリセルアレイ310に含まれる1個のブロックの構成例を示す回路図である。図示するように、各ブロックは、X方向に沿って順に配列されたm1個のNANDストリングを備えているmは、0以上の整数。m1個のNANDストリングにそれぞれ含まれる選択トランジスタST1は、ドレインがビット線BL0~BLpに接続され、ゲートが選択ゲート線SGDに共通接続されている。また、選択トランジスタST2は、ソースがソース線SLに共通接続され、ゲートが選択ゲート線SGSに共通接続されている。各メモリセルトランジスタMTは、積層ゲート構造のMOSFETから構成される。積層ゲート構造は、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層浮遊ゲート電極、及び電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲート電極を含んでいる。メモリセルトランジスタMTは、浮遊ゲート電極に蓄えられる電子の数に応じてしきい値電圧が変化し、このしきい値電圧の違いに応じてデータを記憶する。メモリセルトランジスタMTは、1ビットを記憶するように構成されていてもよいし、多値2ビット以上のデータを記憶するように構成されていてもよい。各NANDストリングにおいて、n1個のメモリセルトランジスタMTは、選択トランジスタST1のソースと選択トランジスタST2のドレインとの間に、それぞれの電流経路が直列接続されるように配置されている。そして、最もドレイン側に位置するメモリセルトランジスタMTから順に、制御ゲート電極がワード線WL0~WLqにそれぞれ接続されている。従って、ワード線WL0に接続されたメモリセルトランジスタMTのドレインは選択トランジスタST1のソースに接続され、ワード線WLqに接続されたメモリセルトランジスタMTのソースは選択トランジスタST2のドレインに接続されている。ワード線WL0~WLqは、ブロック内のNANDストリング間で、メモリセルトランジスタMTの制御ゲート電極を共通に接続している。つまり、ブロック内において同一行にあるメモリセルトランジスタMTの制御ゲート電極は、同一のワード線WLに接続される。この同一のワード線WLに接続されるm1個のメモリセルトランジスタMTは1ページとして取り扱われ、このページごとにデータの書き込み及びデータの読み出しが行われる。ロウデコーダ309、カラムデコーダ306、センスアンプ308は、チップ制御回路303による制御に基づいて、メモリセルアレイ310に対するアクセスを実行する。具体的には、ロウデコーダ309は、読み出したロウアドレスに対応したワード線を選択して、選択したワード線を活性化する。カラムデコーダ306は、読み出したカラムアドレスに対応したビット線を選択して活性化する。センスアンプ308は、カラムデコーダ306により選択されたビット線に電圧を印加して、ロウデコーダ309が選択したワード線とカラムデコーダ306が選択したビット線との交点に位置するメモリセルトランジスタに、データレジスタ307に格納されているデータを書き込む。また、センスアンプ308は、該メモリセルトランジスタに記憶されているデータをビット線を介して読み出し、読み出したデータをデータレジスタ307に格納する。データレジスタ307に格納されたデータは、データ線を通してI/O信号処理回路301に送られ、I/O信号処理回路301からデータ転送装置4へ転送される。制御信号処理回路302は、各種制御信号の入力を受け付け、受け付けた制御信号に基づいて、前記I/O信号処理回路301が受け付けたI/O信号の格納先のレジスタの振り分けを実行する。また、制御信号処理回路302は、受け付けた制御信号をチップ制御回路303に転送する。ここで、メモリチップ110は、メモリチップ111とCE信号を共有するので、メモリチップ111と同一のタイミングでリセット処理対象に指定される。一方、リセット処理は、センスアンプ308がビット線に印加する書き込み電圧の設定値などを所定の記憶装置例えばメモリセルアレイ310や図示しないROMなどから読み出す処理を含み、この読み出し処理の際にメモリチップ110、111の消費電流がピークを形成する。本発明の第1の実施形態では、CE線を共有するメモリチップ110、111のリセット処理時の消費電流のピークが重ならないように、メモリチップ110、111は、リセット信号が送信されてからリセット処理を実行開始するまでの時間を夫々異なる時間だけ遅らせる遅延処理回路312を具備する。図7は、CE信号を共有するメモリチップ110およびメモリチップ111に流れるリセット処理時の消費電流を説明する図である。曲線401は、メモリチップ110に流れる消費電流を示し、曲線402は、メモリチップ111に流れる消費電流を示している。図示するように、メモリチップ110とメモリチップ111とは、消費電流のピークがずれており、双方の消費電流がピークとなるタイミングが同じ場合に比べて2つのメモリチップ110、111の合計の消費電流のピークが低減されることがわかる。なお、ここでは、メモリチップ110、111は共に遅延処理回路312を有するものとして説明しているが、CE信号線を共有する複数のメモリチップが夫々異なるタイミングでリセット処理を開始することができるのであれば、必ずしもCR信号線を共有する全部のメモリチップが遅延処理回路312を具備していなくてもよい。つまり、メモリチップ110、111の場合には、メモリチップ110、111のうちのどちらか一方が遅延処理回路312を具備していればよい。図8は、第1の実施形態のSSD100の起動時のリセット処理を説明するフローチャートである。図示するように、MPU41は、まず、後述のループ処理のためのループインデックスiを0で初期化するステップS1。そして、MPU41は、4つのNANDコントローラ440~443にBanki用のリセットコマンドを送信するステップS2。すると、4つのコントローラ440~443は、夫々、Bankiに対応するCE信号をアサートするとともにI/O信号としてリセットコマンドを送信するステップS3。すると、接続されているCE信号がアサートされている4つのチャネルの夫々に属している合計8つのメモリチップは、夫々リセット処理を実行する。リセット処理を実行中には、夫々のメモリチップのRY/BY生成回路311は、自メモリチップが接続されているRY/BY信号をBYに遷移せしめる。MPU41は、全チャネルのBankiにかかるRY/BY信号が全てRYとなっているか否かを判定するステップS4。Banki用のRY/BY信号がBYとなっているチャネルが存在する場合にはステップS4、No、MPU41は、ステップS4の判定処理を再度実行する。全チャネルのBankiにかかるRY/BY信号が全てRYとなっている場合にはステップS4、Yes、MPU41は、4つのNANDコントローラ440~443にBanki用のステータスリードコマンドを送信するステップS5。すると、4つのコントローラ440~443は、夫々、Bankiに対応するCE信号をアサートしたまま、I/O信号としてステータスリードコマンドを送信するステップS6。その後、MPU41は、全チャネルのBankiにかかるメモリチップの状態情報を確認して、リセット処理が無事に完了したか否かを確認するステップS7。リセット処理が無事に完了していない場合にはステップS7、No、MPU41は、エラー処理を実行するステップS8。なお、エラー処理は特定の動作に限定されない。全チャネルのBankiにかかるメモリチップのリセット処理が無事に完了した場合にはステップS7、Yes、MPU41は、i=3を満たすか否かを判定するステップS9。i=3が満たされない場合にはステップS9、No、MPU41は、iを1だけインクリメントしてステップS10、ステップS2の処理を実行する。i=3が満たされる場合にはステップS9、Yes、MPU41は、起動時のリセット処理を完了する。以上述べたように、本発明の第1の実施形態によれば、複数のメモリチップ110~113は、複数ここでは4つのチャネルのうちの何れか1つに属するとともに、同一のチャネルに属する複数のメモリチップは、夫々、2以上のメモリチップにより構成される複数のバンクのうちの何れか1つに属しており、チャネルに属する複数のメモリチップには、I/O信号が共通接続され、同一のバンクに属する複数のメモリチップには、CE信号が共通接続されている。そして、制御装置としてのドライブ制御回路4は、起動時に、CE信号線を用いてバンクを指定するとともに、指定したバンクに属するチャネルにかかるI/O信号線にリセットコマンドを送信し、CE信号線により指定されたバンクに属する複数のメモリチップは、夫々、前記リセットコマンドを受信した後、異なるタイミングでリセット処理を実行する、ように構成したので、複数のメモリチップの起動時のリセット処理を同時に実行することができるので、夫々のメモリチップのリセット処理を順次実行する場合に比べて起動時間を短縮することができるようになる。また、ドライブ制御回路4は、異なるチャネルに属する複数のメモリチップのうち、同一のバンクに属する複数のメモリチップのリセット処理を同時に実行せしめるように構成したので、起動時間をさらに短縮することができる。なお、ドライブ制御回路4は、1つのバンクに属する複数のメモリチップのリセット処理が全て完了した後に、次のバンクに属する複数のメモリチップのリセット処理を実行せしめる。第2の実施形態第1の実施形態のSSDは、全チャネルの同一のバンクに属する複数のメモリチップのリセット処理を並列に実行するようにした。第2の実施形態のSSDは、単一のチャネルに属する全部のメモリチップのリセット処理を並列に実行することができる。第2の実施形態のSSDの構成は、第1の実施形態と同一であるので、構成要素については同一の名称および符号を用いることとして、第2の実施形態のSSDの構成にかかる重複する説明を省略する。図9は、第2の実施形態のSSD100の起動時のリセット処理を説明するフローチャートである。図示するように、MPU41は、まず、ループインデックスiを0で初期化するステップS21。そして、MPU41は、NANDコントローラ440~443のうちのチャネルi用のNANDコントローラ44にリセットコマンドを送信するステップS22。すると、チャネルi用のNANDコントローラ44は、全てのバンクに対応するCE信号をアサートするとともにI/O信号としてリセットコマンドを送信するステップS23。すると、チャネルiに属する合計8つのメモリチップは、夫々リセット処理を実行する。リセット処理を実行中には、夫々のメモリチップのRY/BY生成回路311は、自メモリチップが接続されているRY/BY信号をBYに遷移せしめる。MPU41は、チャネルiの全てのバンクにかかるRY/BY信号が全てRYとなっているか否かを判定するステップS24。RY/BY信号がBYとなっているバンクが存在する場合にはステップS24、No、MPU41は、ステップS24の判定処理を再度実行する。RY/BY信号が全てRYとなっている場合にはステップS24、Yes、MPU41は、チャネルi用のNANDコントローラ44にステータスリードコマンドを送信するステップS25。すると、チャネルi用のNANDコントローラ44は、夫々、全てのバンクのCE信号をアサートしたまま、I/O信号線にステータスリードコマンドを送信するステップS26。その後、MPU41は、チャネルiに属する全てのメモリチップの状態情報を確認して、リセット処理が無事に完了したか否かを確認するステップS27。リセット処理が無事に完了していない場合にはステップS27、No、MPU41は、エラー処理を実行するステップS28。チャネルiに属する全てのメモリチップのリセット処理が無事に完了した場合にはステップS27、Yes、MPU41は、i=3を満たすか否かを判定するステップS29。i=3が満たされない場合にはステップS29、No、MPU41は、iを1だけインクリメントしてステップS30、ステップS22の処理を実行する。i=3が満たされる場合にはステップS29、Yes、MPU41は、起動時のリセット処理を完了する。以上述べたように、本発明の第2の実施形態によれば、ドライブ制御回路4は同一チャネルに含まれる全てのバンクを指定してリセット処理を実行せしめるように構成したので、第1の実施形態と同様に、SSD100の起動時間を短縮することができるようになる。第3の実施形態第1および第2の実施形態のSSD100が備えるメモリパッケージ11~18の夫々は、夫々4つのメモリチップ110~113を有し、夫々のメモリパッケージは、1つのI/O信号と2つのCE信号とにより制御されるものとして説明した。しかしながら、複数のメモリチップがI/O信号とCE信号とを共有するように構成されていれば、NANDコントローラとメモリチップとの間の接続関係は上述したものだけに限定されない。第3の実施形態では、NANDコントローラとメモリチップとの間の接続関係の別の例を説明する。なお、ここでは、第1の実施形態と同様の構成要素には同一の名称および符号を用いて説明し、異なる部分についてのみ説明する。図10は、NANDコントローラとメモリパッケージとの間の接続関係の別の例を説明する図である。図示するように、第3の実施形態のSSD100は、8つのメモリパッケージ61~68と、8つのNANDコントローラ550~557を備えている。8つのNANDコントローラ550~557は、夫々、1つのチャネルの信号線群を制御する。以下、8つのNANDコントローラ550~557を、NANDコントローラ55と総称することがある。そして、メモリパッケージ61、63、65、67が備えるメモリチップ110~117のうち、メモリチップ110、111、114、115はBank0を構成し、メモリチップ112、113、116、117はBank1を構成する。メモリパッケージ62、64、66、68が備えるメモリチップ110~117のうち、メモリチップ110、111、114、115はBank2を構成し、メモリチップ112、113、116、117はBank3を構成する。メモリパッケージ61~68は、夫々、8つのメモリチップ110~117を備え、2つのNANDコントローラ55により制御される。具体的には、NANDコントローラ550および551は、メモリパッケージ61および62を制御し、NANDコントローラ552および553は、メモリパッケージ63および64を制御し、NANDコントローラ554および555は、メモリパッケージ65および66を制御し、NANDコントローラ556および557は、メモリパッケージ67および68を制御する。つぎに、メモリチップ110~117とNANDコントローラ55との間の接続関係について説明する。なお、ここでは、メモリパッケージ61~68の代表としてメモリパッケージ61および62について説明する。メモリパッケージ61および62が備えるメモリチップ110~117のうち、メモリチップ110~113は、NAMDコントローラ550が備えるI/O信号および制御信号に共通接続されており、メモリチップ114~117は、NAMDコントローラ551が備えるI/O信号および制御信号に共通接続されている。また、NANDコントローラ550は、CE信号およびRY/BY信号を4本ずつ備えており、メモリパッケージ61および62に属するメモリチップ110~113は、バンク毎に個別にNANDコントローラ550のCE信号およびRY/BY信号に接続されている。同様に、NANDコントローラ551は、CE信号およびRY/BY信号を4本ずつ備えており、メモリパッケージ61および62に属するメモリチップ114~117は、バンク毎に個別にNANDコントローラ551のCE信号およびRY/BY信号に接続されている。このように、メモリパッケージ61、62が備えるメモリチップ110~113とNANDコントローラ550との間の接続関係およびメモリパッケージ61、62が備えるメモリチップ114~117とNANDコントローラ551との間の接続関係は、夫々、第1の実施形態にて説明したメモリパッケージ11、12が備えるメモリチップ110~113とNANDコントローラ440との間の接続関係と同一である。即ち、NANDコントローラ550、551は、アクセス対象のバンクにかかるCE信号をアサートするとともにI/O信号を使用することによって、当該アクセス対象のバンクに属する2個のメモリチップのリセット処理を同時に実行することができる。第4の実施形態図11は、第1の実施形態のSSD100を搭載したパーソナルコンピュータ1200の一例を示す斜視図である。パーソナルコンピュータ1200は、本体1201、及び表示ユニット1202を備えている。表示ユニット1202は、ディスプレイハウジング1203と、このディスプレイハウジング1203に収容された表示装置1204とを備えている。本体1201は、筐体1205と、キーボード1206と、ポインティングデバイスであるタッチパッド1207とを備えている。筐体1205内部には、メイン回路基板、ODDOpticalDiskDeviceユニット、カードスロット、及びSSD100等が収容されている。カードスロットは、筐体1205の周壁に隣接して設けられている。周壁には、カードスロットに対向する開口部1208が設けられている。ユーザは、この開口部1208を通じて筐体1205の外部から追加デバイスをカードスロットに挿抜することが可能である。SSD100は、従来のHDDの置き換えとして、パーソナルコンピュータ1200内部に実装された状態として使用してもよいし、パーソナルコンピュータ1200が備えるカードスロットに挿入した状態で、追加デバイスとして使用してもよい。図12は、SSDを搭載したパーソナルコンピュータのシステム構成例を示している。パーソナルコンピュータ1200は、CPU1301、ノースブリッジ1302、主メモリ1303、ビデオコントローラ1304、オーディオコントローラ1305、サウスブリッジ1309、BIOS-ROM1310、SSD100、ODDユニット1311、エンベデッドコントローラ/キーボードコントローラICEC/KBC1312、及びネットワークコントローラ1313等を備えている。CPU1301は、パーソナルコンピュータ1200の動作を制御するために設けられたプロセッサであり、SSD100から主メモリ1303にロードされるオペレーティングシステムOSを実行する。更に、ODDユニット1311が、装填された光ディスクに対して読出し処理及び書込み処理の少なくとも1つの処理の実行を可能にした場合に、CPU1301は、それらの処理の実行をする。また、CPU1301は、BIOS-ROM1310に格納されたシステムBIOSBasicInputOutputSystemも実行する。尚、システムBIOSは、パーソナルコンピュータ1200内のハードウェア制御のためのプログラムである。ノースブリッジ1302は、CPU1301のローカルバスとサウスブリッジ1309との間を接続するブリッジデバイスである。ノースブリッジ1302には、主メモリ1303をアクセス制御するメモリコントローラも内蔵されている。また、ノースブリッジ1302は、AGPAcceleratedGraphicsPortバス等を介してビデオコントローラ1304との通信、及びオーディオコントローラ1305との通信を実行する機能も有している。主メモリ1303は、プログラムやデータを一時的に記憶し、CPU1301のワークエリアとして機能する。主メモリ1303は、例えばRAMから構成される。ビデオコントローラ1304は、パーソナルコンピュータ1200のディスプレイモニタとして使用される表示ユニット1202を制御するビデオ再生コントローラである。オーディオコントローラ1305は、パーソナルコンピュータ1200のスピーカ1306を制御するオーディオ再生コントローラである。サウスブリッジ1309は、LPCLowPinCountバス1314上の各デバイス、及びPCIPeripheralComponentInterconnectバス1315上の各デバイスを制御する。また、サウスブリッジ1309は、各種ソフトウェア及びデータを格納する記憶装置であるSSD100を、SATAインタフェースを介して制御する。パーソナルコンピュータ1200は、セクタ単位でSSD100へのアクセスを行う。SATAインタフェースを介して、書き込みコマンド、読出しコマンド、キャッシュフラッシュコマンド等がSSD100に入力される。また、サウスブリッジ1309は、BIOS-ROM1310、及びODDユニット1311をアクセス制御するための機能も有している。EC/KBC1312は、電力管理のためのエンベデッドコントローラと、キーボードKB1206及びタッチパッド1207を制御するためのキーボードコントローラとが集積された1チップマイクロコンピュータである。このEC/KBC1312は、ユーザによるパワーボタンの操作に応じてパーソナルコンピュータ1200の電源をON/OFFする機能を有している。ネットワークコントローラ1313は、例えばインターネット等の外部ネットワークとの通信を実行する通信装置である。パーソナルコンピュータ1200が搭載するSSD100は、上述した通り、リソースの整理が終わるまでコマンドの実行を待たせる場合に比べて書き込みコマンドに対する応答時間が極端に大きくなることを防ぐことができる構成であるため、コマンドの実行時間の差が少なくなる、すなわちコマンドの応答時間に偏りができることを抑制できる。従って、パーソナルコンピュータ1200を使用するユーザの利便性を向上させることが可能となる。なお、パーソナルコンピュータ1200には、第2乃至第3の実施形態にて説明した何れのSSD100をも搭載することができ、第1の実施形態のSSD100を搭載した場合と同等の効果を得ることができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。