"複数のワード線とビット線との交差位置に配置される複数のメモリセルを備えるメモリセルアレイに与える電源電圧を発生させる電源回路であって、前記電源回路は、入力される電圧を昇圧させる第1昇圧回路と、入力が前記第1昇圧回路の出力に接続される第1降圧回路と、前記第1昇圧回路および前記第1降圧回路を制御する電圧制御回路とを具備し、前記電圧制御回路は、第1電圧を非選択メモリセルに転送する際には、前記第1降圧回路を介さず、前記第1昇圧回路により昇圧させた電圧を発生させ、前記第1電圧よりも電圧が低い第2電圧を選択メモリセルに転送する際には、前記第1昇圧回路により昇圧させた電圧を、前記第1降圧回路を介して降圧させる、ように切り替えて制御する。前記電圧制御回路は、前記第1電圧よりも電圧が低い第2電圧を前記選択メモリセルに隣接する非選択メモリセルに転送する際には、前記第1昇圧回路により昇圧させた電圧を、前記第1降圧回路を介して降圧させる請求項1に記載の電源回路。入力が前記第1昇圧回路の出力に接続される第2降圧回路を更に具備する請求項1または2に記載の電源回路。前記電圧制御回路は、前記第2電圧を転送する際において、選択メモリセルに前記ワード線方向に隣接して後から選択される第1非選択メモリセルには、前記第1降圧回路を介して第1パス電圧を与え、前記第1非選択メモリセル以外の非選択メモリセルには、前記第2降圧回路を介して、前記第1パス電圧よりも小さい第2パス電圧を与える、ように制御する請求項3に記載の電源回路。出力が前記第1昇圧回路の出力に電気的に接続される第2昇圧回路を更に具備する請求項1乃至4のいずれか1項に記載の電源回路。前記電圧制御回路は、前記第1,第2電圧を転送する動作において所定の電圧に達するまでは、第1,第2昇圧回路により昇圧動作を行い、前記第1,第2電圧を転送する動作において前記所定の電圧に達した後は、前記第1,第2昇圧回路のいずれか一方により昇圧動作を行う、ように制御する請求項5に記載の電源回路。前記第1降圧回路は、比較部と、入力端と出力端の電流経路に配置され、前記比較部により制御端子に与えられる電圧により抵抗が変化するp型トランジスタを有する可変抵抗部と、前記出力端に与えられる出力電圧を検知する検知部とを備える請求項1乃至6のいずれかに1項に記載の電源回路。前記第1電圧を前記メモリセルアレイに転送する際は、前記メモリセルのデータ書き込み動作であり、前記第2電圧を前記メモリセルアレイに転送する際は、前記メモリセルのデータ読み出し動作またはベリファイ動作である請求項1乃至7のいずれか1項に記載の電源回路。リップルを低減でき、信頼性の向上に有利な電源回路を提供する。実施形態によれば、一態様に係る電源回路は、複数のワード線とビット線との交差位置に配置される複数のメモリセルを備えるメモリセルアレイに与える電源電圧を発生させる電源回路であって、前記電源回路は、入力される電圧を昇圧させる第1昇圧回路と、入力が前記第1昇圧回路の出力に接続される第1降圧回路と、前記第1昇圧回路および前記第1降圧回路を制御する電圧制御回路とを具備し、前記電圧制御回路は、第1電圧を非選択メモリセルに転送する際には、前記第1降圧回路を介さず、前記第1昇圧回路により昇圧させた電圧を発生させ、前記第1電圧よりも電圧が低い第2電圧を選択メモリセルに転送する際には、前記第1昇圧回路により昇圧させた電圧を、前記第1降圧回路を介して降圧させる、ように切り替えて制御する。<作用効果>上記のように、第1の実施形態に係る電源回路によれば、少なくとも上記1と同様の効果が得られる。さらに、本例によれば、少なくとも下記2および3に示す効果が得られる。2メモリセル間の容量結合による閾値の変動が発生した場合でも、電圧変動を低減でき、非選択メモリセルに与える電圧の精度をより向上させることができる。上記のように、第2の実施形態に係る電源回路14は、降圧回路第2降圧回路35-2、およびスイッチング素子SWC2を更に備える点で、上記第1の実施形態と相違する。そのため、データ読み出し動作の際、昇圧回路例えば、昇圧回路39-1により昇圧された電圧は、複数の降圧回路35-1,35-2を介して降圧させリップルを低減させた電圧を、選択メモリセルMC2の両隣の隣接する非選択メモリセルMC1,MC3に転送できる点で、上記第1の実施形態と相違する。降圧回路35-1,35-2により降圧された電圧VUSEL,VUSELLは、CGドライバCGD0、ロウデコーダ12を介して、選択メモリセルMC2に隣接する非選択メモリセルMC1,MC3の制御電極CGワード線WLに、それぞれ読み出しパス電圧VREAD_D1Vread1、VREAD_S1Vread2として与えられる。この際のNANDストリング全体の電圧関係は、図10のように示される。図示するように、後から読み出される非選択メモリセルMC3ビット線側BLdirectionのメモリセルに与えられる読み出しパス電圧VREAD_S1Vread2は、それ以外の非選択メモリセルMC1に与えられる読み出しパス電圧VREAD_D1Vread1よりも高くなるように制御されるVread2>Vread1点で、上記第1の実施形態と相違する。これは、後から読み出される非選択メモリセルMC3ビット線側BLdirectionのメモリセルは、隣接するメモリセル間の容量結合による閾値の変動により、見かけ上の閾値電圧が上昇してしまう。そこで、非選択メモリセルMC3の読み出しパス電圧Vread2は、この見かけ上の閾値電圧の上昇分をキャンセルする程度に、それ以外の非選択メモリセルMC0,MC1,MC4~MC7に与えられる読み出しパス電圧Vread1よりも高くなるようにVread2>Vread1制御する。このように、本例では、メモリセル間の容量結合による閾値の変動が発生した場合でも、昇圧回路39-1により昇圧された電圧は、降圧回路35-1、35-2を介して、電圧および電圧変動に係るリップルが低減して、その精度をより向上させて、非選択メモリセルMC1,MC3に、読み出しパス電圧Vread1,Vread2Vread2>Vread1として与えることができる点で有利である。そのため、信頼性の向上により有効であるとも言える。3微細化に対して有利である。ここで、上記のメモリセル間の容量結合による閾値の変動の影響が大きくなるのは、本例のようなNAND型フラッシュメモリの場合、例えば、デザインルール60nm以下等のより微細化が進行した世代である。これは、上記のように微細化された世代では、隣接する閾値電圧分布の電圧差がより小さくなるため、後から読み出される非選択メモリセルMC3の見かけ上の上記閾値電圧の上昇分の電圧の影響が大きくなるからである。本例では、かかる世代が進行した半導体記憶装置であって、メモリセル間の容量結合による閾値の変動の影響が大きくなった場合でも、これをキャンセルできる程度に精度を向上させて、データ読み出し動作を行うことができる。そのため、微細化に対して有利であると言える。[第3の実施形態複数の昇圧回路に間する例]次に、図11を用い、第3の実施形態に係る電源回路について説明する。この実施形態は、複数の昇圧回路に関する一例である。この説明において、上記第2の実施形態と重複する部分の詳細な説明を省略する。<構成例>電源回路の構成例第3の実施形態に係る電源回路の構成例は、図11のように示される。図示するように、本例に係る電源回路14は、昇圧回路第2昇圧回路39-2、スイッチング素子SW5~SW8を更に備え、2つの昇圧回路第1,第2昇圧回路39-1,39-2に関する点で、上記第2の実施形態と相違する。昇圧回路第2昇圧回路39-1Aは入力される電圧を所定の値例えば、内部電源電圧よりも高い電圧まで昇圧させる。昇圧回路39-1Aの出力は、スイッチング素子SW5~SW8の電流経路の一端に接続される。スイッチング素子SW5~SW8の電流経路の他端はスイッチング素子SW1~SW4の電流経路の他端出力端子と共通に電圧制御回路31-2の入力端子に接続される。なお、スイッチング素子SW5~SW8のゲート電極は図示しない電圧制御部図3の参照番号33により制御される。上記のように、本例に係る構成では、2つの昇圧回路39-1,39-1Aに対して、電圧検知回路34-1~34-4,降圧回路35-1,35-2,およびスイッチング素子SWC1,SWC2を共通化させている。そして、共通化させた上記回路から、2つの昇圧回路39-1,39-1Aによる出力を制御することが可能である。このように、上記回路を共通化させることにより、構成回路を削減でき、回路の簡単化および占有面積の低減化に対して有利である。なお、これらの回路構成の制御は、同様に、図示を省略する電圧制御部図3の参照番号33が行う。<制御動作切替制御の例>第3の実施形態に係る電源回路のデータ読み出し動作等の制御動作は、上記第2の実施形態と実質的に同様である。加えて、第3の実施形態に係る電源回路によれば、選択する昇圧回路39-1,39-1Aの個数を変更させて、必要に応じて、昇圧能力を調整できる点で、上記第2の実施形態と相違する。例えば、データ書き込み動作やデータ読み出し動作等における初期の際において、所定の電圧非書き込み電圧VPASS,非読み出し電圧VREADに達する前までは、電圧制御部33は、スイッチング素子SW1~SW8をオンONとさせ、2つの昇圧回路39-1,39-1Aにより昇圧動作を行う。このように行うことにより、急速に昇圧させることができる。一方、データ書き込み動作やデータ読み出し動作等における所定の電圧非書き込み電圧VPASS,非読み出し電圧VREADに達した後では、昇圧出力制御回路38が昇圧回路39-1Aの動作を停止すると共に、電圧制御部33はスイッチング素子SW1~SW4をオフOFFとさせ、1つの昇圧回路39-1により昇圧動作を行う。このように行うことにより、昇圧回路の動作による消費電流を削減することができる。なお、本例では、昇圧回路は2つの例を示したが、この限りでない。必要に応じて、複数個の昇圧回路を配置すること可能である。<作用効果>上記のように、第3の実施形態に係る電源回路によれば、少なくとも上記1乃至3と同様の効果が得られる。さらに、本例によれば、少なくとも下記4および5に示す効果が得られる。4構成回路を削減でき、回路の簡単化および占有面積の低減化に対して有利である。第3の実施形態に係る電源回路14は、昇圧回路第2昇圧回路39-2、スイッチング素子SW5~SW8を更に備え、2つの昇圧回路第1,第2昇圧回路39-1,39-2に関する点で、上記第2の実施形態と相違する。上記のように、本例に係る構成では、2つの昇圧回路39-1,39-1Aに対して、電圧検知回路34-1~34-4,降圧回路35-1,35-2,およびスイッチング素子SWC1,SWC2を共通化させている。そして、共通化させた上記回路から、2つの昇圧回路39-1,39-1Aによる出力を制御することが可能である。このように、上記回路を共通化させることにより、構成回路を削減でき、回路の簡単化および占有面積の低減化に対して有利である。5選択する昇圧回路39-1,39-1Aの動作する個数を変更させて、必要に応じて、昇圧能力を調整できる。例えば、データ書き込み動作やデータ読み出し動作等における初期の際において所定の電圧非書き込み電圧VPASS,非読み出し電圧VREADに達する前までは、電圧制御部33は、スイッチング素子SW1~SW8をオンONとさせ、2つの昇圧回路39-1,39-1Aにより昇圧動作を行う。このように行うことにより、急速に昇圧させることができる。一方、データ書き込み動作やデータ読み出し動作等における所定の電圧書き込み電圧VPGM,読み出し電圧Vsetに達した後では、昇圧出力制御回路38が昇圧回路39-1Aの動作を停止すると共に、電圧制御部33は、スイッチング素子SW5~SW8をオフOFFとさせ、1つの昇圧回路39-1により昇圧動作を行う。このように行うことにより、昇圧回路の動作による消費電流を削減することができる。このように、選択する昇圧回路39-1,39-1Aの動作する個数を変更させて、必要に応じて、昇圧能力を調整できる点で有利である。なお、上記第1乃至第3の実施形態に示した電圧関係において、データ書き込み動作の際にメモリセルアレイに転送される電圧第1電圧:VPGM,VPASS等は、データ読み出し動作の際にメモリセルアレイに転送される電圧第2電圧:Vsel,VREAD_D1S1,Vread1,Vread2等よりも大きい関係にある場合が多い。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。上記実施形態では、読み出し動作時において、選択メモリセルの両側に隣接する非選択メモリセルの制御電極CGワード線WLに転送される電圧は降圧回路35を介した場合を説明したが、片側に隣接する非選択メモリセルの制御電極CGワード線WLのみ降圧回路35を介して転送しても良い。また、読み出し動作時において、選択メモリセルの両側に隣接する非選択メモリセルの制御電極CGワード線WLに転送される電圧は降圧回路35を介さずに転送しても良い。その結果、昇圧出力制御回路38は降圧回路35による降圧分を加味して昇圧回路を動作させる必要が無くなる。すなわち、半導体装置の消費電力を低減することが可能となる。また、VPASSは降圧回路35を介さずに非選択メモリセルの制御電極CGワード線WLに転送しているが、降圧回路35を介して転送しても良い。また、選択メモリセルの両側に隣接しない非選択メモリセルの制御電極CGワード線WLに転送される電圧も降圧回路35を介して転送しても良い。11...メモリセルアレイ、WL0~WL31...ワード線、BL0~BL31...ビット線、MC...メモリセル、12...ロウデコーダ、13...ドライバ回路、14...電源回路、39-1...第1昇圧回路、39-2...第2昇圧回路、35-1...第1降圧回路、35-2...第2降圧回路、33...電圧制御回路、MC2...選択メモリセル、MC1,MC3...非選択メモリセル。[比較例]まず、下記実施形態と比較するために、比較例について説明する。上記リップルを小さくするための例として、例えば、昇圧回路の出力に抵抗および容量を有するフィルタ回路を設ける例がある。この例では、昇圧回路の出力が、フィルタ回路を介して付加に供給される際、このフィルタ回路によりリップルが低減される。より具体的には、出力電圧および負荷変動に対してフィルタ抵抗を制御する方法が提案されている例えば、特開2008-289252号公報。しかし、この方法でも、設定電圧によって昇圧回路の能力が変動し、すべての電圧設定でリップルを制御するのが困難である。さらに、微細化が進行すると、配線間の寄生容量がさらに増えるため、非選択線の選択線への影響が強なる。そのため、よりリップルを制御する必要性がある。また、例えば、NAND型フラッシュメモリのメモリセルアレイ微細化により、セル間干渉の影響が大きくなっている。その結果、メモリセルに記憶されたデータの閾値電圧の変動が大きくなっている。この閾値電圧の変動を考慮する必要がある例として、データ読み出しの際、例えば、選択メモリセルの制御ゲート線に隣接する非選択メモリセルの制御ゲート線の電圧を他の非選択メモリセルの制御ゲート線の電圧から変更する場合がある。そこで、上記を踏まえ、以下、実施形態について図面を参照して説明する。この説明においては、電源回路が適用される半導体装置として、NAND型フラッシュメモリを一例に挙げるが、これに限られることはない。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。[第1の実施形態]次に、図1乃至図7を用い、第1の実施形態に係る電源回路およびその制御動作について説明する。<1.構成例>1-1.全体構成例まず、図1を用い、第1の実施形態に係る電源回路が適用される半導体装置の全体構成例について説明する。図示するように、本例に係るNAND型フラッシュメモリは、メモリセルアレイ部,電圧系システム,制御信号入力端子15,および制御回路17を備える。メモリセルアレイ部は、メモリセルアレイ11,センスアンプS/A,ソース線ドライバSLDにより構成される。メモリセルアレイ11は、ワード線WL0~WL31とビット線BL0~BL31との交差位置にマトリックス状に配置される複数のメモリセルMCを備える。メモリセルMCのそれぞれは、半導体基板上に順次、浮遊電極FG,制御電極CGが積層され、制御電極CGはワード線WL0~WL31に接続される。メモリセルMCは、浮遊電極FGに注入された電荷量により定まるトランジスタの閾値の変化によって二値、あるいは多値データを記憶する。なお、メモリセルMCは、窒化膜に電子をトラップするMONOSMetalOxideNitrideOxideSilicon構造を有するものであっても良い。メモリセルMCの電流経路が直列接続され、NANDストリングNANDStringを構成する。また、ワード線方向の複数のメモリセルMCは、ページPageを構成する。詳細については、後述する。センスアンプS/Aは、ビット線BL0~BL31を介して、選択されるページ中のメモリセルMCの状態をセンスし、後述するデータ読み出し動作を行い、またはメモリセルの状態を検査以下、ベリファイと称するを行う。ソース線ドライバSLDは、ソース線SLに所定の電圧を与える。電圧系システムは、ロウデコーダ12,ドライバ回路13,制御線電源14により構成される。ロウデコーダ12は、ブロックデコーダ21,転送トランジスタTB0~TB31を備える。ブロックデコーダ21は、入力されるブロックアドレスをデコードする。転送トランジスタTB0~TB31は、電流経路の一端がドライバ回路13に接続され、他端がワード線WL0~WL31に接続され、ゲートに与えられるブロックデコーダ21の出力に応じて、ドライバ回路13の出力をワード線に転送する。ドライバ回路13は、ページデコーダ22,CGドライバCGD0~CGD31を備える。ページデコーダ22は、入力されるページアドレスをデコードする。CGドライバCGD0~CGD31は、ページデコーダ22の出力に応じ、電源14から入力される制御信号VUSEL,VUSELH,VUSELL等を、ロウデコーダ12を介して、ワード線に対応した出力信号CG0~CG31として出力する。制御線電源電源回路14は、電源制御回路31,昇圧回路および出力制御回路32-0~32-31により構成される。電源制御回路31は、昇圧回路および出力制御回路32-0~32-31を制御し、電圧制御信号VUSEL,VUSELH,VUSELL等を、ドライバ回路13に出力する。昇圧回路および出力制御回路32-0~32-31は、電圧制御回路31の制御を受け、例えば、データ書き込み動作の際に電源電圧より高い電圧を発生させる。詳細については、後述する。制御信号入力端子15には、外部装置メモリコントローラ等から、例えば、アドレスラッチイネーブル信号ALE等の制御信号が入力される。制御回路17は、制御信号入力端子15より入力される制御信号に応じて、このNAND型フラッシュメモリの動作全体を制御する。なお、ここでは、図示を省略したが、その他必要な構成が配置される。1-2.メモリセルアレイについて次に、図2を用い、図1中のメモリセルアレイ11を構成するブロックBlockの構成例について説明する。本例の場合、このブロックBlock中のメモリセルトランジスタは、一括して消去されるため、ブロックはデータ消去単位である。図示するように、ブロックBlockは、WL方向に配置された複数のNANDストリングNANDStringから構成される。NANDストリングは、電流経路が直列接続される32個のメモリセルと、NANDストリングの一端に接続される選択ランジスタS1と、NANDストリングの他端に接続される選択トランジスタS2とから構成される。本例では、NANDストリングは、32個のメモリセルトランジスタMTから構成されるが、8個、16個、64個等の2つ以上のメモリセルトランジスタから構成されていても良い。選択トランジスタS1は電流経路の一端がソース線SLに接続され、選択トランジスタS2は電流経路の一端がビット線BLに接続される。ワード線WL0~WL31は、WL方向に延び、WL方向の複数のメモリセルMCの制御電極CGに共通に接続される。セレクトゲート線SGSは、WL方向に延び、WL方向に並ぶ複数の選択トランジスタS1のゲートに共通に接続される。セレクトゲート線SGDも、WL方向に延び、WL方向に並ぶ複数の選択トランジスタS2のゲートに共通に接続される。1-3.電源回路の構成例次に、図3を用い、図1中の電源回路制御線電源の構成例について説明する。ここでは、電源制御回路31,昇圧回路および出力制御回路32-0を一例に挙げる。図示するように、本例に係る電源制御回路31は、電圧制御部33,電圧検知回路34-1~34-4,降圧回路35-1,およびスイッチング素子SWC1により構成される。電圧制御部33は、図3中の回路、例えば、電圧検知回路34などの制御、および、回路中のスイッチング素子、例えば、スイッチング素子SWC1などのスイッチング動作を制御する。電圧検知回路34-1~34-4は、昇圧回路および出力制御回路32-0の出力電圧を検知し、所望の設定電圧に維持する。なお、電圧検知回路34-1~34-4の個数は4個に限られない。降圧回路第1降圧回路35-1は、出力制御回路32-0とスイッチング素子SWC1の間に配置される。降圧回路第1降圧回路35-1は、後述するように、例えば、データ読み出し動作の際等に、入力される昇圧回路39-1の出力電圧を降圧させる。降圧回路第1降圧回路35-1は降圧した出力電圧を、スイッチング素子SWC1の電流経路の一端に与える。スイッチング素子SWC1は、電流経路の他端がCGドライバCGD0~CGD31を介して、転送トランジスタTBのドレインに接続される。スイッチング素子SWC1は、ゲート電極に与えられる電圧制御部33の制御信号に従い、入力される降圧回路35-1の出力電圧VUSELLなどを、CGドライバへ出力する。本例に係る昇圧回路および出力制御回路32-0は、スイッチング素子SW1~SW4,昇圧出力制御回路38,昇圧回路39-1により構成される。なお、スイッチング素子SW1~SW4の個数は4個に限られない。スイッチング素子SW1~SW4のそれぞれは、電流経路の一端が昇圧回路39-1の出力に共通に接続され、他端が電圧検知回路34-1~34-4にそれぞれ接続される。スイッチング素子SW1~SW4は、電圧制御部33によりスイッチング素子SW1~SW4のゲート電極に与えられる制御信号に従い、出力電圧を電源制御回路31の電圧検知回路34-1~34-4のいずれかへ出力する。昇圧出力回路38は、昇圧回路39-1の出力電圧を制御する。昇圧出力回路38は、例えば、図5に示す設定電圧を決定することにより昇圧回路39-1の出力電圧を制御する。昇圧回路第1昇圧回路39-1は、昇圧出力回路38の制御に従い、例えば、入力される電源電圧を昇圧させて、入力された電源電圧より高い電圧等の高電圧を発生させる。昇圧回路39-1は、ここでは図示は省略するが、例えば、MOSトランジスタと容量とが直列に接続され、容量の一端に昇圧出力制御回路38より入力される互いに相補の制御信号CLK信号,CLKB信号により制御され、電源電圧を昇圧する構成である。1-4.降圧回路の構成例次に、図4を用い、図3中の降圧回路35-1の構成例について説明する。図示するように、本例に係る降圧回路35-1は、比較部41,可変抵抗部42,および検知部43により構成される。比較部41は、電圧制御部33より選択信号Activeが与えられると動作する。比較部41は、参照電圧VREFと検知回路43の分圧電圧とを比較し、その差分に応じた電圧を可変抵抗部42の制御端子ゲート電極に出力する。比較部41は、トランジスタP1,P2,N1~N3により構成される。n型トランジスタN1,N2,p型トランジスタP1,P2はカレントミラー回路を構成する。p型トランジスタP1,P2の電流経路の一端にはそれぞれ入力電圧が与えられる。p型トランジスタP1,P2のゲート電極およびp型トランジスタP1の電流経路の他端はn型トランジスタの電流経路の一端に接続される。p型トランジスタP2の電流経路の他端は可変抵抗部42の制御端子およびn型トランジスタN2に接続される。n型トランジスタN1のゲート電極には検知回路43の分圧電圧が与えられ、電流経路の他端はn型トランジスタN3の電流経路の一端に接続される。n型トランジスタN2のゲート電極には参照電圧VREFが与えられ、電流経路の一端は可変抵抗部42の制御端子に接続され、電流経路の他端はn型トランジスタN3の電流経路の一端に接続される。n型トランジスタN3のゲート電極には選択信号Activeが与えられ、電流経路の他端は接地電源電圧Vssに接続される。ここで、n型トランジスタN3のゲート電極には電源制御部33より選択信号Activeが与えられることにより、降圧回路35-1が動作する。可変抵抗部42は、比較部41によりp型トランジスタHPOの制御端子に与えられる電圧に応じて、入力電圧を降圧させた電圧を出力電圧とする。可変抵抗部42は、本例の場合、p型MOSトランジスタHP0により構成される。p型トランジスタHP0は、ゲート電極に与えられる制御電圧に応じて、比較部41から入力される電圧を電流経路を介して出力電圧に与える。本例のように、p型トランジスタHP0を適用することにより、n型トランジスタを適用するのに比べて電圧降下が小さい、すなわち素子のばらつきによる影響が少ない点で有利である。なお、降圧回路35-1中を構成するトランジスタのサイズは任意である。ただし、p型トランジスタP1とP2及びn型トランジスタN1とN2のサイズの比率は同じにすることが好ましい。検知部43には、出力電圧が入力される。検知部43は、出力電圧と接地電源電圧VSSとの間の電圧を分圧して比較部41に出力する。検知部43は、可変抵抗素子R0および抵抗素子R1により構成される。可変抵抗素子R0の一端は出力端子に接続され、他端は抵抗素子R1および一端降圧回路35-1に接続される。抵抗素子R1の他端は接地電源電圧VSSに接続される。上記構成により、後述するように、データ読み出し動作等のようにワード線WLに転送する電圧に高い電圧が必要ない場合には、昇圧回路および出力制御回路32-0~32-31からの出力電圧図4の入力電圧に相当は、この降圧回路35-1を介して降圧される。この降圧された出力電圧がCGドライバを介してワード線WLに与えられる。より具体的には、データ読み出し動作等の際には、n型トランジスタN1のゲート電極の電圧が参照電圧VREFになるように動作する。ここで、n型トランジスタN1とp型トランジスタP1の電流経路に流れる電流量に応じてp型トランジスタHP0のゲート電極に与えられる電圧が変化する。そして、入力電圧は、p型トランジスタHP0のゲート電極に与えられる電圧に応じて設定された出力電圧に降圧される。その結果、入力電圧はリップルが低減された出力電圧として出力される。なお、設定された出力電圧は、参照電圧VREFと検知部の可変抵抗素子R0と抵抗素子R1の大きさによって決定される。1-5.昇圧回路の設定電圧と昇圧能力との関係について次に、図5を用い、昇圧回路39-1の設定電圧と昇圧能力Ioutとの関係について説明する。ここで、昇圧能力とは出力される電流とほぼ等価であり、昇圧能力が大きいとリップルが大きくなる。図示するように、昇圧回路39-1の設定電圧と昇圧能力との関係は、反比例する関係にある。即ち、昇圧回路39-1の昇圧能力は、例えば、出力電圧制御回路38により設定された設定電圧が大きくなるほど小さくなる関係にある。そのため、昇圧回路39-1の設定電圧と昇圧能力とはトレードオフの関係にあると言える。図5を見れば、設定電圧が低いと、リップルが大きくなることがわかる。すなわち、設定電圧の低い場合にリップルが問題となることがわかる。<2.制御動作切替制御の例>2-1.データ書き込み動作の場合まず、図6を用い、第1の実施形態に係る電源回路のデータ書き込み動作の場合における制御動作について説明する。このデータ書き込み動作の場合は、比較的リップルがあまり問題とならない場合、すなわち、設定電圧が高い場合である。この場合では、入力電圧は、降圧回路35-1を介さず、昇圧回路39により昇圧された電圧を直接に、ドライバ回路13に転送するように制御する。より具体的には、データ書き込み動作の際の電圧関係は、図6に示すような関係となる。ここで、本例のNAND型フラッシュメモリでは、データ書き込みは、ソース線側SLdirectionのメモリセルから行われる。そのため、下記に示す制御により、選択メモリセルMC2,選択メモリセルMC2の制御電極CGワード線WLには、書き込み電圧VPGおよびが与えられる。選択メモリセルMC2に隣接する非選択メモリセルMC3の制御電極CGワード線WLに電圧を与える際には、電圧制御部33からの選択信号により、スイッチング素子SW1,SW2,SW4,SWC1がオフOFFされ、スイッチング素子SW3がオンONとされる。そのため、昇圧回路39-2により昇圧された電圧は、降圧回路35-1を介さず、昇圧回路39-2により昇圧された電圧VUSELLがCGドライバCGD3に出力される。昇圧回路39-3により昇圧された電圧VUSELLは、CGドライバCGD3、ロウデコーダ12を介して、選択メモリセルMC2に隣接する非選択メモリセルMC3の制御電極CGワード線WLに、書き込みパス電圧VPASS1として与えられる。選択メモリセルMC2に隣接する非選択メモリセルMC1の制御電極CGワード線WLに電圧を与える際も、非選択メモリセルMC3の制御電極CGワード線WLに電圧を与えるのと同様の動作を行う。2-2.データ読み出し動作の場合続いて、図7を用い、第1の実施形態に係る電源回路のデータ読み出し動作の場合における制御動作について説明する。このデータ読み出し動作の場合は、リップルが問題となる場合、すなわち、あまり高い電圧が必要でない場合である。この場合は、昇圧回路39により昇圧された電圧は、降圧回路35-1を介して降圧される。その結果、入力電圧はリップルが低減されてドライバ回路13に転送される。より具体的には、データ読み出し動作の際の電圧関係は、図7に示すような関係となる。ここで、下記に示す同様の制御により、選択メモリセルMC2の選択ワード線には読み出し電圧Vselが与えられる。選択メモリセルMC2のワード線に電圧を与える際には、電圧制御部33からの選択信号により、スイッチング素子SW1,SW2,SW3がオフOFFされ、スイッチング素子SW4,SWC1がオンONとされる。そのため、昇圧回路39-2により昇圧された電圧は、降圧回路35-1を介して、電圧およびリップルが低減された電圧VUSELLとしてCGドライバCGD2に出力される。より具体的には、データ読み出し動作の際の降圧回路35-1では、n型トランジスタN1のゲート電極の電圧が参照電圧VREFになるように動作する。ここで、n型トランジスタN1とp型トランジスタP1の電流経路に流れる電流量に応じてp型トランジスタHP0のゲート電極に与えられる電圧が変化する。そして、入力電圧は、p型トランジスタHP0のゲート電極に与えられる電圧に応じて設定された出力電圧に降圧される。その結果、入力電圧はリップルが低減された出力電圧VUSELLとして出力される。なお、設定された出力電圧VUSELLは、参照電圧VREFと検知部の可変抵抗素子R0と抵抗素子R1の大きさとによって決定される。降圧回路35-1により降圧された電圧VUSELLは、CGドライバCGD2、ロウデコーダ12を介して、選択メモリセルMC2の制御電極CGワード線WLに、読み出し電圧Vselとして与えられる。同様に、選択メモリセルMC2に隣接する非選択メモリセルMC3及びMC1の制御電極CGワード線WLワード線に電圧を与える際にも、電圧制御部33からの選択信号により、スイッチング素子SW1,SW2,SW3がオフOFFされ、スイッチング素子SW4,SWC1がオンONとされる。そのため、昇圧回路39-1、39-3により昇圧された電圧は、降圧回路35-1を介して、電圧およびリップルが低減された電圧VUSELLとしてCGドライバCGD1,CGD3に出力される。なお、ここでは、データ読み出し動作を一例に挙げたが、これに限られない。例えば、メモリセルの状態を検査するための読み出し動作ベリファイ動作に関しても、同様の電圧関係となるため、同様に適用でき、同様の効果を得ることができる。<3.作用効果>上記のように、第1の実施形態に係る電源回路によれば、少なくとも上記1の効果が得られる。1リップルを低減でき、信頼性の向上に有利である。上記のように、第1の実施形態に係る電源回路14は、複数のワード線とビット線との交差位置に配置される複数のメモリセルMCを備えるメモリセルアレイ11に与える電源電圧を発生させる電源回路である。この電源回路14は、少なくとも、昇圧回路例えば、第1昇圧回路39-1と、降圧回路第1降圧回路35-1と、第1昇圧回路39-1および第1降圧回路35-1を制御する電圧制御部33とを具備する。電圧制御回路33は、I第1電圧例えば、VPASS1等を非選択のメモリセルMC1、MC3に転送する際には、第1降圧回路35-1を介さず、第1昇圧回路39-1により電圧を昇圧させた電圧を発生させ図6、II第1電圧よりも電圧が低い第2電圧例えば、Vsel等を選択メモリセルMC2に転送する際には、第1昇圧回路39-1により電圧を昇圧させた電圧を、第1降圧回路35-1を介して降圧させる図7、ように切り替えて制御する。上記制御により、リップルによる選択ワード線に与える影響を小さくすることができる。このように、第1の実施形態に係る電源回路14によれば、出力電圧として、昇圧回路39-1にて昇圧させた電圧を、メモリセルMC2に、直接出力するか、または昇圧回路39-1で作成した電圧を降圧させリップル等の電圧変動の少ない電圧で出力するか否かを切り替えることができる。そのため、Iデータ書き込み動作時等のように、リップル等の電圧変動が問題にならず高い電圧第1電圧例えば、VPASS1等が必要な場合には、昇圧回路39-1から入力電圧を直接ドライバ回路13に出力できる。一方、IIデータ読み出し動作時等のように、リップル等の電圧変動が動作に影響を与える電圧であり、比較的低い電圧第2電圧例えば、Vsel等が必要な場合には、昇圧回路39-1により昇圧した入力電圧を、降圧回路35-1を介して降圧させリップルを低減させて、ドライバ回路13に転送をすることができる。このように、本例に係る構成および制御によれば、電圧変動を低減できるため、リップルを低減でき、信頼性を向上できる点で有利である。加えて、非選択線のうち、選択線の両隣の非選択線のリップルを低減することにより、選択メモリセルの制御電極CGワード線WLの電圧の変動を防止できる。その結果、閾値電圧Vthの分布を広がりを防止できる点でも有利である。また、データ読み出し時に、非選択ワード線に加わる電圧VREAD_D1S1は、データ書き込み時に非選択ワード線に加わる電圧Vpassよりも小さい傾向にある。そのため、データ読み出し時に、非選択ワード線に加わる電圧を、降圧回路35-1を介して降圧させても、電源回路にかかる時間的な負荷はさほど大きくない。また、必要な電圧要求に応じて、電源回路14の出力を変えることもできる。[第2の実施形態2つの降圧回路に関する一例]次に、図8乃至図10を用い、第2の実施形態に係る電源回路について説明する。この実施形態は、2つの降圧回路の一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。<構成例>電源回路の構成例まず、図8を用い、本例に係る電源回路14の構成例について説明する。図示するように、本例に係る電源回路14は、降圧回路第2降圧回路35-2、スイッチング素子SWC2を更に備え、2つの降圧回路第1,第2降圧回路35-1,35-2に関する点で、上記第1の実施形態と相違する。なお、2つの降圧回路第1,第2降圧回路35-1,35-2の降圧レートは互いに異なる。降圧回路第2降圧回路35-2の入力は、検知回路34-4の出力に接続され、出力はスイッチング素子SWC2の電流経路の一端に接続される。降圧回路35-2の構成は、上記降圧回路35-1と同様である。ただし、降圧回路35-1,35-2では検知部43の可変抵抗素子R0の抵抗値が異なっている。この可変抵抗素子R0の抵抗値は電圧制御部33によって変更することができる。スイッチング素子SWC2の電流経路の他端は電圧VUSELとしてCGドライバCGD0に接続され、ゲート電極は図8では示さない電圧制御部図3の参照番号33により制御される。上記のように、本例に係る構成では、2つの降圧回路35-1,35-2に対して、昇圧回路39-1、スイッチング素子SW4、および電圧検知回路34-4を共通化させている。そして、電源制御回路31-2は、2つの降圧回路35-1,35-2により、異なる出力電圧をドライバ回路13に出力することが可能である。このように、スイッチング素子SW4、および電圧検知回路34-4を共通化させることにより、構成回路を削減でき、回路の簡単化および占有面積の低減化に対して有利である。なお、これらの回路構成の制御は、同様に、図示を省略する上記電圧制御部33が行う。<制御動作切替制御の例>データ読み出しDLARead動作の場合次に、図9を用い、第2の実施形態に係る電源回路のデータ読み出し動作の場合における制御動作について説明する。このデータ読み出し動作の場合は、リップルが問題となり、あまり高い電圧が必要でない場合である点は、上記と同様である。本例の場合、昇圧回路例えば、昇圧回路39-1により昇圧された電圧は、複数の降圧回路35-1,35-2を介して降圧させリップルを低減させた出力電圧を、ドライバ回路13を介して選択メモリセルMC2の両隣の隣接する非選択メモリセルMC1,MC3に転送できる点で、上記第1の実施形態と相違する。本例では、NAND型フラッシュメモリのDLA読み出しDLAReadを一例に挙げる。ここで、データ読み出しの際では、選択メモリセルMC2の制御電極CGワード線WLに読み出し電圧Vsel与えられている。加えて、本例に係るデータ読み出しの際では、選択メモリセルMC2に隣接する非選択メモリセルMC1,MC3の制御電極CGワード線WLのいずれに対しても異なる読み出しパス電圧Vread1、Vread2を与える。より具体的には、データ読み出し動作の際の電圧関係は、図9に示すような関係となる。図示するように、選択メモリセルMC2に隣接する非選択メモリセルMC1,MC3のワード線に電圧を与える際には、電圧制御部33からの選択信号により、スイッチング素子SW1,SW2,SW3がオフOFFされ、スイッチング素子SW4,SWC1,SWC2がオンONとされる。そのため、昇圧回路39-1、39-3により昇圧された電圧は、降圧回路35-1、35-2を介して、電圧およびリップルが低減された電圧VUSEL,VUSELLとしてCGドライバCGD1,CGD3に出力される。より具体的には、降圧回路35-1,35-2では、n型トランジスタN1のゲート電極の電圧が参照電圧VREFになるように動作する。ここで、n型トランジスタN1とp型トランジスタP1の電流経路に流れる電流量に応じてp型トランジスタHP0のゲート電極に与えられる電圧が変化する。そして、入力電圧は、p型トランジスタHP0のゲート電極に与えられる電圧に応じて設定された出力電圧に降圧される。その結果、入力電圧はリップルが低減された出力電圧VUSEL,VUSELLとして出力される。なお、設定された出力電圧VUSEL,VUSELLは、参照電圧VREFと検知部の可変抵抗素子R0と抵抗素子R1の大きさとによって決定される。降圧回路35-1,35-2により降圧された電圧VUSEL,VUSELLは、CGドライバCGD1,CGD3、ロウデコーダ12を介して、選択メモリセルMC2に隣接する非選択メモリセルMC1,MC3のワード線に、それぞれ読み出しパス電圧VREAD_D1Vread1、VREAD_S1Vread2として与えられる。この際のNANDストリング全体の電圧関係は、図10のように示される。図示するように、選択メモリセルMC2よりも後に書き込まれる非選択メモリセルMC3ビット線側BLdirectionのメモリセルに与えられる読み出しパス電圧VREAD_S1Vread2は、それ以外の非選択メモリセルMC1に与えられる読み出しパス電圧VREAD_D1Vread1よりも高くなるように制御される場合があるVread2>Vread1。これは、ビット線側に隣接する非選択メモリセルMC3ビット線側BLdirectionのメモリセルは、選択メモリセルMC2よりも後に書き込まれるため、隣接するメモリセル間の容量結合により、閾値電圧が上昇してしまう。そこで、非選択メモリセルMC3の読み出しパス電圧Vread2は、この見かけ上の閾値電圧の上昇分をキャンセルする程度に、それ以外の非選択メモリセルMC0,MC1,MC4~MC7に与えられる読み出しパス電圧Vread1よりも高くなるようにVread2>Vread1制御する場合がある。このように、本例では、メモリセル間の容量結合による閾値の上昇が発生した場合でも、昇圧回路39-1により昇圧された電圧は、降圧回路35-1、35-2を介して、電圧および電圧変動に係るリップルが低減できる。その結果、ドライバ回路13へ出力する出力電圧の精度をより向上させて、非選択メモリセルMC1,MC3に、読み出しパス電圧Vread1,Vread2Vread2>Vread1として与えることができる。特に、読み出しパス電圧Vread2は、正確に制御されることが好ましい。メモリセル間の容量結合による閾値の上昇をキャンセルさせるからである。すなわちリップルが低減された出力電圧を用いることにより、メモリセル間の容量結合による閾値の上昇を正確にキャンセルすることができる。なお、データ書き込み動作等の際は、上記と実質的に同様である。<作用効果>上記のように、第1の実施形態に係る電源回路によれば、少なくとも上記1と同様の効果が得られる。さらに、本例によれば、少なくとも下記2および3に示す効果が得られる。2メモリセル間の容量結合による閾値の変動が発生した場合でも、電圧変動を低減でき、非選択メモリセルに与える電圧の精度をより向上させることができる。上記のように、第2の実施形態に係る電源回路14は、降圧回路第2降圧回路35-2、およびスイッチング素子SWC2を更に備える点で、上記第1の実施形態と相違する。そのため、データ読み出し動作の際、昇圧回路例えば、昇圧回路39-1により昇圧された電圧は、複数の降圧回路35-1,35-2を介して降圧させリップルを低減させた電圧を、選択メモリセルMC2の両隣の隣接する非選択メモリセルMC1,MC3に転送できる点で、上記第1の実施形態と相違する。降圧回路35-1,35-2により降圧された電圧VUSEL,VUSELLは、CGドライバCGD0、ロウデコーダ12を介して、選択メモリセルMC2に隣接する非選択メモリセルMC1,MC3の制御電極CGワード線WLに、それぞれ読み出しパス電圧VREAD_D1Vread1、VREAD_S1Vread2として与えられる。この際のNANDストリング全体の電圧関係は、図10のように示される。図示するように、後から読み出される非選択メモリセルMC3ビット線側BLdirectionのメモリセルに与えられる読み出しパス電圧VREAD_S1Vread2は、それ以外の非選択メモリセルMC1に与えられる読み出しパス電圧VREAD_D1Vread1よりも高くなるように制御されるVread2>Vread1点で、上記第1の実施形態と相違する。これは、後から読み出される非選択メモリセルMC3ビット線側BLdirectionのメモリセルは、隣接するメモリセル間の容量結合による閾値の変動により、見かけ上の閾値電圧が上昇してしまう。そこで、非選択メモリセルMC3の読み出しパス電圧Vread2は、この見かけ上の閾値電圧の上昇分をキャンセルする程度に、それ以外の非選択メモリセルMC0,MC1,MC4~MC7に与えられる読み出しパス電圧Vread1よりも高くなるようにVread2>Vread1制御する。このように、本例では、メモリセル間の容量結合による閾値の変動が発生した場合でも、昇圧回路39-1により昇圧された電圧は、降圧回路35-1、35-2を介して、電圧および電圧変動に係るリップルが低減して、その精度をより向上させて、非選択メモリセルMC1,MC3に、読み出しパス電圧Vread1,Vread2Vread2>Vread1として与えることができる点で有利である。そのため、信頼性の向上により有効であるとも言える。3微細化に対して有利である。ここで、上記のメモリセル間の容量結合による閾値の変動の影響が大きくなるのは、本例のようなNAND型フラッシュメモリの場合、例えば、デザインルール60nm以下等のより微細化が進行した世代である。これは、上記のように微細化された世代では、隣接する閾値電圧分布の電圧差がより小さくなるため、後から読み出される非選択メモリセルMC3の見かけ上の上記閾値電圧の上昇分の電圧の影響が大きくなるからである。本例では、かかる世代が進行した半導体記憶装置であって、メモリセル間の容量結合による閾値の変動の影響が大きくなった場合でも、これをキャンセルできる程度に精度を向上させて、データ読み出し動作を行うことができる。そのため、微細化に対して有利であると言える。[第3の実施形態複数の昇圧回路に間する例]次に、図11を用い、第3の実施形態に係る電源回路について説明する。この実施形態は、複数の昇圧回路に関する一例である。この説明において、上記第2の実施形態と重複する部分の詳細な説明を省略する。<構成例>電源回路の構成例第3の実施形態に係る電源回路の構成例は、図11のように示される。図示するように、本例に係る電源回路14は、昇圧回路第2昇圧回路39-2、スイッチング素子SW5~SW8を更に備え、2つの昇圧回路第1,第2昇圧回路39-1,39-2に関する点で、上記第2の実施形態と相違する。昇圧回路第2昇圧回路39-1Aは入力される電圧を所定の値例えば、内部電源電圧よりも高い電圧まで昇圧させる。昇圧回路39-1Aの出力は、スイッチング素子SW5~SW8の電流経路の一端に接続される。スイッチング素子SW5~SW8の電流経路の他端はスイッチング素子SW1~SW4の電流経路の他端出力端子と共通に電圧制御回路31-2の入力端子に接続される。なお、スイッチング素子SW5~SW8のゲート電極は図示しない電圧制御部図3の参照番号33により制御される。上記のように、本例に係る構成では、2つの昇圧回路39-1,39-1Aに対して、電圧検知回路34-1~34-4,降圧回路35-1,35-2,およびスイッチング素子SWC1,SWC2を共通化させている。そして、共通化させた上記回路から、2つの昇圧回路39-1,39-1Aによる出力を制御することが可能である。このように、上記回路を共通化させることにより、構成回路を削減でき、回路の簡単化および占有面積の低減化に対して有利である。なお、これらの回路構成の制御は、同様に、図示を省略する電圧制御部図3の参照番号33が行う。<制御動作切替制御の例>第3の実施形態に係る電源回路のデータ読み出し動作等の制御動作は、上記第2の実施形態と実質的に同様である。加えて、第3の実施形態に係る電源回路によれば、選択する昇圧回路39-1,39-1Aの個数を変更させて、必要に応じて、昇圧能力を調整できる点で、上記第2の実施形態と相違する。例えば、データ書き込み動作やデータ読み出し動作等における初期の際において、所定の電圧非書き込み電圧VPASS,非読み出し電圧VREADに達する前までは、電圧制御部33は、スイッチング素子SW1~SW8をオンONとさせ、2つの昇圧回路39-1,39-1Aにより昇圧動作を行う。このように行うことにより、急速に昇圧させることができる。一方、データ書き込み動作やデータ読み出し動作等における所定の電圧非書き込み電圧VPASS,非読み出し電圧VREADに達した後では、昇圧出力制御回路38が昇圧回路39-1Aの動作を停止すると共に、電圧制御部33はスイッチング素子SW1~SW4をオフOFFとさせ、1つの昇圧回路39-1により昇圧動作を行う。このように行うことにより、昇圧回路の動作による消費電流を削減することができる。なお、本例では、昇圧回路は2つの例を示したが、この限りでない。必要に応じて、複数個の昇圧回路を配置すること可能である。<作用効果>上記のように、第3の実施形態に係る電源回路によれば、少なくとも上記1乃至3と同様の効果が得られる。さらに、本例によれば、少なくとも下記4および5に示す効果が得られる。4構成回路を削減でき、回路の簡単化および占有面積の低減化に対して有利である。第3の実施形態に係る電源回路14は、昇圧回路第2昇圧回路39-2、スイッチング素子SW5~SW8を更に備え、2つの昇圧回路第1,第2昇圧回路39-1,39-2に関する点で、上記第2の実施形態と相違する。上記のように、本例に係る構成では、2つの昇圧回路39-1,39-1Aに対して、電圧検知回路34-1~34-4,降圧回路35-1,35-2,およびスイッチング素子SWC1,SWC2を共通化させている。そして、共通化させた上記回路から、2つの昇圧回路39-1,39-1Aによる出力を制御することが可能である。このように、上記回路を共通化させることにより、構成回路を削減でき、回路の簡単化および占有面積の低減化に対して有利である。5選択する昇圧回路39-1,39-1Aの動作する個数を変更させて、必要に応じて、昇圧能力を調整できる。例えば、データ書き込み動作やデータ読み出し動作等における初期の際において所定の電圧非書き込み電圧VPASS,非読み出し電圧VREADに達する前までは、電圧制御部33は、スイッチング素子SW1~SW8をオンONとさせ、2つの昇圧回路39-1,39-1Aにより昇圧動作を行う。このように行うことにより、急速に昇圧させることができる。一方、データ書き込み動作やデータ読み出し動作等における所定の電圧書き込み電圧VPGM,読み出し電圧Vsetに達した後では、昇圧出力制御回路38が昇圧回路39-1Aの動作を停止すると共に、電圧制御部33は、スイッチング素子SW5~SW8をオフOFFとさせ、1つの昇圧回路39-1により昇圧動作を行う。このように行うことにより、昇圧回路の動作による消費電流を削減することができる。このように、選択する昇圧回路39-1,39-1Aの動作する個数を変更させて、必要に応じて、昇圧能力を調整できる点で有利である。なお、上記第1乃至第3の実施形態に示した電圧関係において、データ書き込み動作の際にメモリセルアレイに転送される電圧第1電圧:VPGM,VPASS等は、データ読み出し動作の際にメモリセルアレイに転送される電圧第2電圧:Vsel,VREAD_D1S1,Vread1,Vread2等よりも大きい関係にある場合が多い。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。上記実施形態では、読み出し動作時において、選択メモリセルの両側に隣接する非選択メモリセルの制御電極CGワード線WLに転送される電圧は降圧回路35を介した場合を説明したが、片側に隣接する非選択メモリセルの制御電極CGワード線WLのみ降圧回路35を介して転送しても良い。また、読み出し動作時において、選択メモリセルの両側に隣接する非選択メモリセルの制御電極CGワード線WLに転送される電圧は降圧回路35を介さずに転送しても良い。その結果、昇圧出力制御回路38は降圧回路35による降圧分を加味して昇圧回路を動作させる必要が無くなる。すなわち、半導体装置の消費電力を低減することが可能となる。また、VPASSは降圧回路35を介さずに非選択メモリセルの制御電極CGワード線WLに転送しているが、降圧回路35を介して転送しても良い。また、選択メモリセルの両側に隣接しない非選択メモリセルの制御電極CGワード線WLに転送される電圧も降圧回路35を介して転送しても良い。"