"第1ビットラインに連結される第1メモリセルを含む第1領域、及び第2ビットラインに連結される第2メモリセルを含む第2領域を具備する複数のメモリセルブロックと、対応するメモリセルブロックの前記第1メモリセル、または前記第2メモリセルと連結される複数のビットラインセンスアンプと、第1制御信号に応答し、前記第1ビットラインを、対応するビットラインセンスアンプに連結したり、あるいは第2制御信号に応答し、グローバルビットラインを介して、前記第2ビットラインを、前記対応するビットラインセンスアンプに連結する複数の連結部と、を具備し、前記メモリセルブロックの第1領域、及び隣接したメモリセルブロックの前記第2領域は、第1方向に交差して配され、前記メモリセルブロックの前記第1領域及び前記第2領域は、第2方向に隣接して配されることを特徴とする半導体メモリ装置。前記第1方向は、前記第2方向と平行していない方向であることを特徴とする請求項1に記載の半導体メモリ装置。前記第1方向は、前記第2方向と垂直方向であることを特徴とする請求項1に記載の半導体メモリ装置。前記第1方向は、カラム方向であり、前記第2方向は、ロウ方向であることを特徴とする請求項1に記載の半導体メモリ装置。前記第1ビットライン及び前記第2ビットラインをローカルビットラインとする場合、前記グローバルビットラインのピッチは、前記ローカルビットラインのピッチの2倍のピッチを有することを特徴とする請求項1に記載の半導体メモリ装置。前記グローバルビットラインは、前記第1方向に隣接した第1ビットラインと第2ビットラインとの間の所定の位置に対応する位置に形成されることを特徴とする請求項1に記載の半導体メモリ装置。前記グローバルビットラインは、メタルラインであることを特徴とする請求項1に記載の半導体メモリ装置。前記半導体メモリ装置は、ロウアドレスを利用し、前記第1制御信号及び前記第2制御信号を生成する少なくとも1つの制御信号生成部をさらに具備することを特徴とする請求項1に記載の半導体メモリ装置。前記制御信号生成部は、イネーブルされたワードラインが、対応する第1メモリセルに連結されている場合、第1電圧の前記第1制御信号を生成し、前記イネーブルされたワードラインが、対応する第1メモリセルに連結されていない場合、第2電圧の前記第1制御信号を生成し、前記イネーブルされたワードラインが、対応する第2メモリセルに連結されている場合、前記第1電圧の第2制御信号を生成し、前記イネーブルされたワードラインが、対応する第2メモリセルに連結されていない場合、前記第2電圧の第2制御信号を生成することを特徴とする請求項8に記載の半導体メモリ装置。前記連結部は、前記第1電圧の第1制御信号に応答し、前記第1ビットラインと、前記対応するビットラインセンスアンプとを連結し、前記第2電圧の第1制御信号に応答し、前記第1ビットラインと、前記対応するビットラインセンスアンプとの連結を遮断し、前記第1電圧の第2制御信号に応答し、前記グローバルビットラインを介して、前記第2ビットラインを、前記対応するビットラインセンスアンプに連結し、前記第2電圧の第2制御信号に応答し、前記対応するビットラインセンスアンプ及び前記第2ビットラインのうち一つと、前記グローバルビットラインとの連結を遮断することを特徴とする請求項9に記載の半導体メモリ装置。前記制御信号生成部は、前記半導体メモリ装置がプリチャージ動作を行う場合、第3電圧の前記第1制御信号及び第2制御信号を生成することを特徴とする請求項10に記載の半導体メモリ装置。前記第1電圧は、前記第2電圧の電圧レベル及び前記第3電圧の電圧レベルより大きい電圧レベルを有し、前記第3電圧は、前記第2電圧の電圧レベルより大きい電圧レベルを有することを特徴とする請求項11に記載の半導体メモリ装置。前記制御信号生成部は、前記第1制御信号または前記第2制御信号を生成する少なくとも1つの信号発生器を具備し、前記少なくとも1つの信号発生器は、前記ロウアドレスをデコーディングし、デコーディングされたロウアドレスを生成するデコーディング部と、前記デコーディングされたロウアドレスに応答し、前記第1制御信号または前記第2制御信号が、第1電圧の電圧レベルを有するように制御する第1電圧制御部と、前記デコーディングされたロウアドレスに応答し、前記第1制御信号または前記第2制御信号が、第2電圧の電圧レベルを有するように制御する第2電圧制御部と、前記半導体メモリ装置がプリチャージ動作を行う場合にイネーブルされるプリチャージイネーブル信号に応答し、前記第1制御信号または前記第2制御信号が、第3電圧の電圧レベルを有するように制御する第3電圧制御部と、を具備することを特徴とする請求項8に記載の半導体メモリ装置。前記半導体メモリ装置は、前記第1方向に隣接したグローバルビットライン間に形成され、一定の電圧レベルを維持する少なくとも1本のシールドラインをさらに具備することを特徴とする請求項1に記載の半導体メモリ装置。前記少なくとも1本のシールドラインは、接地電圧の電圧レベルを維持することを特徴とする請求項14に記載の半導体メモリ装置。前記それぞれの連結部は、前記第1制御信号に応答し、前記第1ビットラインと、前記対応するビットラインセンスアンプとの連結状態を制御する第1スイッチング部と、前記第2制御信号に応答し、前記対応するビットラインセンスアンプに連結された前記グローバルビットラインと、前記第2ビットラインとの連結状態を制御する第2スイッチング部と、を具備することを特徴とする請求項1に記載の半導体メモリ装置。前記第1スイッチング部は、前記対応するビットラインセンスアンプと、前記対応するメモリセルブロックとの間に形成され、前記第2スイッチング部は、前記対応するメモリセルブロックの中央に対応する位置に形成されることを特徴とする請求項16に記載の半導体メモリ装置。前記第1スイッチング部は、ゲートに前記第1制御信号が印加され、第1端が、前記第1ビットラインと連結され、第2端が、前記対応するビットラインセンスアンプに連結される第1トランジスタであり、前記第2スイッチング部は、ゲートに前記第2制御信号が印加され、第1端が、前記第2ビットラインと連結され、第2端が、前記グローバルビットラインに連結される第2トランジスタであることを特徴とする請求項16に記載の半導体メモリ装置。前記半導体メモリ装置は、前記第1方向に隣接したグローバルビットライン間に形成され、一定の電圧レベルを維持する少なくとも1本のシールドラインをさらに具備することを特徴とする請求項16に記載の半導体メモリ装置。前記それぞれの連結部は、前記第1制御信号に応答し、前記第1ビットラインと、前記対応するビットラインセンスアンプとの連結状態を制御する第1スイッチング部と、前記第2制御信号に応答し、前記第2ビットラインに連結された前記グローバルビットラインと、前記対応するビットラインセンスアンプとの連結状態を制御する第2スイッチング部と、を具備することを特徴とする請求項1に記載の半導体メモリ装置。前記第1スイッチング部及び前記第2スイッチング部は、前記対応するビットラインセンスアンプと、前記対応するメモリセルブロックとの間に形成されることを特徴とする請求項20に記載の半導体メモリ装置。前記第1スイッチング部は、ゲートに前記第1制御信号が印加され、第1端が、前記第1ビットラインと連結され、第2端が、前記対応するビットラインセンスアンプに連結される第1トランジスタであり、前記第2スイッチング部は、ゲートに前記第2制御信号が印加され、第1端が、前記グローバルビットラインと連結され、第2端が、前記対応するビットラインセンスアンプに連結される第2トランジスタであることを特徴とする請求項20に記載の半導体メモリ装置。前記半導体メモリ装置は、前記第1方向に隣接したグローバルビットライン間に形成され、一定の電圧レベルを維持する少なくとも1本のシールドラインをさらに具備することを特徴とする請求項20に記載の半導体メモリ装置。前記半導体メモリ装置は、オープンビットライン構造を有し、前記それぞれのビットラインセンスアンプは、前記ビットラインセンスアンプに隣接したメモリセルブロックの前記第1ビットライン、または前記グローバルビットラインと連結される入力端と、前記ビットラインセンスアンプに反対方向に隣接したメモリセルブロックの前記第1ビットライン、または前記グローバルビットラインと連結される反転入力端と、を具備することを特徴とする請求項1に記載の半導体メモリ装置。前記半導体メモリ装置は、フォールデッドビットライン構造を有し、前記それぞれのビットラインセンスアンプは、前記ビットラインセンスアンプに隣接したメモリセルブロックの前記第1ビットライン及び前記グローバルビットラインのうち1本と連結される第1入力端と、前記隣接したメモリセルブロックの前記第1ビットライン及び前記グローバルビットラインのうち前記第1入力端に連結されていない他の1本と連結される第1反転入力端と、を具備することを特徴とする請求項1に記載の半導体メモリ装置。前記それぞれのビットラインセンスアンプは、前記ビットラインセンスアンプに反対方向に隣接したメモリセルブロックの前記第1ビットライン及び前記グローバルビットラインのうち1本と連結される第2入力端と、前記反対方向に隣接したメモリセルブロックの前記第1ビットライン及び前記グローバルビットラインのうち前記第2入力端に連結されていない他の1本と連結される第2反転入力端と、をさらに具備することを特徴とする請求項25に記載の半導体メモリ装置。前記第1メモリセル及び第2メモリセルは、垂直チャネルトランジスタを具備することを特徴とする請求項1に記載の半導体メモリ装置。前記半導体メモリ装置は、前記複数のメモリセルブロックのうち少なくとも1つのメモリセルブロックを含む複数のメモリセルアレイと、前記複数のメモリセルアレイ間に位置する複数のサブワードラインドライバ領域と、メインワードライン信号に応答し、対応する第1駆動信号または接地電圧を、対応するサブワードラインの第1端に印加する複数の第1サブワードラインドライバと、対応する第2駆動信号に応答し、対応するサブワードラインの第2端に、前記接地電圧を印加するか否かを制御する複数の第2サブワードラインドライバと、をさらに具備し、前記複数のサブワードラインドライバ領域のうち1つのサブワードライン領域には、前記第1サブワードラインドライバ、及び前記第1サブワードラインドライバに連結されたサブワードラインと異なるサブワードラインに連結された前記第2サブワードラインドライバが形成されることを特徴とする請求項1に記載の半導体メモリ装置。前記1つのサブワードライン領域の前記第1サブワードラインドライバに連結されたサブワードラインは、前記1つのサブワードライン領域の前記第2サブワードラインドライバに連結されるサブワードラインに隣接したサブワードラインであることを特徴とする請求項28に記載の半導体メモリ装置。前記1本のサブワードラインに連結された前記第1サブワードラインドライバ及び前記第2サブワードラインドライバは、異なるサブワードラインドライバ領域にそれぞれ配されることを特徴とする請求項28に記載の半導体メモリ装置。前記第1サブワードラインドライバそれぞれは、ゲートに前記メインワードライン信号が印加され、第1端に、対応する第1駆動信号が印加され、第2端と、対応するサブワードラインの第1端とが連結される第1トランジスタと、ゲートに前記メインワードライン信号が印加され、第1端に前記接地電圧が印加され、第2端と、前記第1トランジスタの第2端及び前記対応するサブワードラインの第1端とが連結される第2トランジスタと、を具備し、前記第2サブワードラインドライバそれぞれは、ゲートに、対応する第2駆動信号が印加され、第1端に前記接地電圧が印加され、第2端と、対応するサブワードラインの第2端とが連結される第3トランジスタを具備することを特徴とする請求項28に記載の半導体メモリ装置。前記複数のサブワードラインの第2端は、前記第2サブワードラインドライバを介して互いに連結されていることを特徴とする請求項28に記載の半導体メモリ装置。前記第2サブワードラインドライバそれぞれは、ゲートに、対応する第2駆動信号が印加され、第1端に前記接地電圧が印加され、第2端と、対応するサブワードラインの第2端とが連結される少なくとも1つのトランジスタを具備することを特徴とする請求項32に記載の半導体メモリ装置。前記複数のサブワードラインの第1端は、前記第1サブワードラインドライバを介して互いに連結されていることを特徴とする請求項28に記載の半導体メモリ装置。前記半導体メモリ装置は、ロウアドレスを利用し、前記第1駆動信号及び前記第2駆動信号を生成する少なくとも1つの駆動信号生成部をさらに具備することを特徴とする請求項28に記載の半導体メモリ装置。前記少なくとも1つの駆動信号生成部は、対応する第1サブワードラインドライバに対応する第1駆動信号を供給し、前記対応する第1サブワードラインドライバが形成されたサブワードラインドライバ領域の対応する第2サブワードラインドライバに、対応する第2駆動信号を供給することを特徴とする請求項35に記載の半導体メモリ装置。前記複数の駆動信号生成部それぞれは、前記1本のサブワードラインに連結された前記第1サブワードラインドライバ及び前記第2サブワードラインドライバそれぞれに印加される前記第1駆動信号及び前記第2駆動信号が、異なる論理状態を有するように、前記第1駆動信号及び前記第2駆動信号を生成することを特徴とする請求項35に記載の半導体メモリ装置。前記少なくとも1つの駆動信号生成部は、前記ロウアドレスを利用し、第1基準駆動信号及び第2基準駆動信号を生成するデコーディング部と、前記第1基準駆動信号及び前記第2基準駆動信号を利用し、前記第1駆動信号及び前記第2駆動信号を出力する少なくとも1つの信号生成部を具備することを特徴とする請求項35に記載の半導体メモリ装置。前記少なくとも1つの信号生成部は、前記第1基準駆動信号または前記第2基準駆動信号を反転し、前記第2駆動信号として出力する第1インバータチェーンと、前記第1基準駆動信号または前記第2基準駆動信号を、前記第1駆動信号として出力する第2インバータチェーンと、を具備することを特徴とする請求項38に記載の半導体メモリ装置。前記対応するサブワードラインを高電圧で駆動する前記第1サブワードラインドライバが形成されたサブワードラインドライバ領域の前記第2サブワードラインドライバそれぞれは、対応する第2駆動信号に応答し、前記対応するサブワードラインを接地電圧で駆動することを特徴とする請求項28に記載の半導体メモリ装置。対応する第1サブワードラインドライバによって高電圧で駆動される前記サブワードラインの第2端に連結された前記第2サブワードラインドライバは、対応する第2駆動信号に応答してディセーブルされることを特徴とする請求項28に記載の半導体メモリ装置。第1ビットラインに連結される第1メモリセルを含む第1領域、及び第2ビットラインに連結される第2メモリセルを含む第2領域を具備する複数の第1メモリセルブロックと、第3ビットラインに連結される第3メモリセルを含む複数の第2メモリセルブロックと、対応する第1メモリセルブロックの前記第1メモリセルまたは前記第2メモリセルと連結される複数の第1ビットラインセンスアンプと、対応する第2メモリセルブロックの前記第3メモリセルと連結される少なくとも1つの第2ビットラインセンスアンプと、第1制御信号に応答し、前記第1ビットラインを、対応する第1ビットラインセンスアンプに連結したり、あるいは第2制御信号に応答し、グローバルビットラインを介して、前記第2ビットラインを、前記対応する第1ビットラインセンスアンプに連結する複数の連結部と、を具備し、前記少なくとも1つの第1メモリセルブロック及び少なくとも1つの第2メモリセルブロックは、第1方向に交差して配されることを特徴とする半導体メモリ装置。前記第1メモリセルブロックの前記第1領域及び前記第2領域は、前記第1方向と平行していない第2方向に隣接して配されることを特徴とする請求項42に記載の半導体メモリ装置。前記第1方向は、前記第2方向と垂直方向であることを特徴とする請求項43に記載の半導体メモリ装置。前記第1方向は、カラム方向であり、前記第2方向は、ロウ方向であることを特徴とする請求項43に記載の半導体メモリ装置。前記第1ビットライン、前記第2ビットライン及び前記第3ビットラインをローカルビットラインとする場合、前記グローバルビットラインのピッチは、前記ローカルビットラインのピッチの3倍または4倍であることを特徴とする請求項42に記載の半導体メモリ装置。前記グローバルビットラインは、第1方向に隣接した第1ビットラインと第2ビットラインとの間の所定の位置に対応する位置に形成されることを特徴とする請求項42に記載の半導体メモリ装置。前記グローバルビットラインは、メタルラインであることを特徴とする請求項42に記載の半導体メモリ装置。前記半導体メモリ装置は、ロウアドレスを利用し、前記第1制御信号及び前記第2制御信号を生成する少なくとも1つの制御信号生成部をさらに具備することを特徴とする請求項42に記載の半導体メモリ装置。前記制御信号生成部は、イネーブルされたワードラインが、対応する第1メモリセルに連結されている場合、第1電圧の前記第1制御信号を生成し、前記イネーブルされたワードラインが、対応する第1メモリセルに連結されていない場合、第2電圧の前記第1制御信号を生成し、前記イネーブルされたワードラインが、対応する第2メモリセルに連結されている場合、前記第1電圧の第2制御信号を生成し、前記イネーブルされたワードラインが、対応する第2メモリセルに連結されていない場合、前記第2電圧の第2制御信号を生成することを特徴とする請求項49に記載の半導体メモリ装置。前記連結部は、前記第1電圧の第1制御信号に応答し、前記第1ビットラインと、前記対応する第1ビットラインセンスアンプとを連結し、前記第2電圧の第1制御信号に応答し、前記第1ビットラインと、前記対応する第1ビットラインセンスアンプとの連結を遮断し、前記第1電圧の第2制御信号に応答し、前記グローバルビットラインを介して、前記第2ビットラインを、前記対応する第1ビットラインセンスアンプに連結し、前記第2電圧の第2制御信号に応答し、前記対応する第1ビットラインセンスアンプ及び前記第2ビットラインのうち一つと、前記グローバルビットラインとの連結を遮断することを特徴とする請求項50に記載の半導体メモリ装置。前記制御信号生成部は、前記半導体メモリ装置がプリチャージ動作を行う場合、第3電圧の前記第1制御信号及び第2制御信号を生成することを特徴とする請求項51に記載の半導体メモリ装置。前記第1電圧は、前記第2電圧の電圧レベル及び前記第3電圧の電圧レベルより大きい電圧レベルを有し、前記第3電圧は、前記第2電圧の電圧レベルより大きい電圧レベルを有することを特徴とする請求項52に記載の半導体メモリ装置。前記制御信号生成部は、前記第1制御信号または前記第2制御信号を生成する少なくとも1つの信号発生器を具備し、前記少なくとも1つの信号発生器は、前記ロウアドレスをデコーディングし、デコーディングされたロウアドレスを生成するデコーディング部と、前記デコーディングされたロウアドレスに応答し、前記第1制御信号または前記第2制御信号が、第1電圧の電圧レベルを有するように制御する第1電圧制御部と、前記デコーディングされたロウアドレスに応答し、前記第1制御信号または前記第2制御信号が、第2電圧の電圧レベルを有するように制御する第2電圧制御部と、前記半導体メモリ装置がプリチャージ動作を行う場合にイネーブルされるプリチャージイネーブル信号に応答し、前記第1制御信号または前記第2制御信号が、第3電圧の電圧レベルを有するように制御する第3電圧制御部と、を具備することを特徴とする請求項49に記載の半導体メモリ装置。前記半導体メモリ装置は、前記第1方向に隣接したグローバルビットライン間に形成され、一定の電圧レベルを維持する少なくとも1本のシールドラインをさらに具備することを特徴とする請求項42に記載の半導体メモリ装置。前記少なくとも1本のシールドラインは、接地電圧の電圧レベルを維持することを特徴とする請求項55に記載の半導体メモリ装置。前記それぞれの連結部は、前記第1制御信号に応答し、前記第1ビットラインと、前記対応する第1ビットラインセンスアンプとの連結状態を制御する第1スイッチング部と、前記第2制御信号に応答し、前記対応する第1ビットラインセンスアンプに連結された前記グローバルビットラインと、前記第2ビットラインとの連結状態を制御する第2スイッチング部と、を具備することを特徴とする請求項42に記載の半導体メモリ装置。前記第1スイッチング部は、前記対応する第1ビットラインセンスアンプと、前記対応する第1メモリセルブロックとの間に形成され、前記第2スイッチング部は、前記対応する第1メモリセルブロックの中央に対応する位置に形成されることを特徴とする請求項57に記載の半導体メモリ装置。前記第1スイッチング部は、ゲートに前記第1制御信号が印加され、第1端が、前記第1ビットラインと連結され、第2端が、前記対応する第1ビットラインセンスアンプに連結される第1トランジスタであり、前記第2スイッチング部は、ゲートに前記第2制御信号が印加され、第1端が、前記第2ビットラインと連結され、第2端が、前記グローバルビットラインに連結される第2トランジスタであることを特徴とする請求項57に記載の半導体メモリ装置。前記半導体メモリ装置は、前記第1方向に隣接したグローバルビットライン間に形成され、一定の電圧レベルを維持する少なくとも1本のシールドラインをさらに具備することを特徴とする請求項57に記載の半導体メモリ装置。前記それぞれの連結部は、前記第1制御信号に応答し、前記第1ビットラインと、前記対応する第1ビットラインセンスアンプとの連結状態を制御する第1スイッチング部と、前記第2制御信号に応答し、前記第2ビットラインに連結された前記グローバルビットラインと、前記対応する第1ビットラインセンスアンプとの連結状態を制御する第2スイッチング部と、を具備することを特徴とする請求項42に記載の半導体メモリ装置。前記第1スイッチング部及び前記第2スイッチング部は、前記対応する第1ビットラインセンスアンプと、前記対応する第1メモリセルブロックとの間に形成されることを特徴とする請求項61に記載の半導体メモリ装置。前記第1スイッチング部は、ゲートに前記第1制御信号が印加され、第1端が、前記第1ビットラインと連結され、第2端が、前記対応する第1ビットラインセンスアンプに連結される第1トランジスタであり、前記第2スイッチング部は、ゲートに前記第2制御信号が印加され、第1端が、前記グローバルビットラインと連結され、第2端が、前記対応する第1ビットラインセンスアンプに連結される第2トランジスタであることを特徴とする請求項61に記載の半導体メモリ装置。前記半導体メモリ装置は、前記第1方向に隣接したグローバルビットライン間に形成され、一定の電圧レベルを維持する少なくとも1本のシールドラインをさらに具備することを特徴とする請求項61に記載の半導体メモリ装置。前記半導体メモリ装置は、オープンビットライン構造を有し、前記それぞれの第1ビットラインセンスアンプは、前記第1ビットラインセンスアンプに隣接した第1メモリセルブロックの前記第1ビットライン、または前記グローバルビットラインと連結される入力端と、前記第1ビットラインセンスアンプに反対方向に隣接した第1メモリセルブロックの前記第1ビットライン、または前記グローバルビットラインと連結される反転入力端と、を具備し、前記それぞれの第2ビットラインセンスアンプは、前記第2ビットラインセンスアンプに隣接した第2メモリセルブロックの前記第3ビットラインと連結される入力端と、前記第1ビットラインセンスアンプに反対方向に隣接した第2メモリセルブロックの前記第3ビットラインと連結される反転入力端と、を具備することを特徴とする請求項42に記載の半導体メモリ装置。前記半導体メモリ装置は、フォールデッドビットライン構造を有し、前記それぞれの第1ビットラインセンスアンプは、前記第1ビットラインセンスアンプに隣接した第1メモリセルブロックの前記第1ビットライン及び前記グローバルビットラインのうち1本と連結される第1入力端と、前記隣接した第1メモリセルブロックの前記第1ビットライン及び前記グローバルビットラインのうち前記第1入力端に連結されていない他の1本と連結される第1反転入力端と、を具備し、前記それぞれの第2ビットラインセンスアンプは、前記第2ビットラインセンスアンプに隣接した第2メモリセルブロックの前記第3ビットラインと連結される第1入力端と、前記第2ビットラインセンスアンプに隣接した他の第2メモリセルブロックの前記第3ビットラインと連結される第1反転入力端と、を具備することを特徴とする請求項42に記載の半導体メモリ装置。前記それぞれの第1ビットラインセンスアンプは、前記第1ビットラインセンスアンプに反対方向に隣接した第1メモリセルブロックの前記第1ビットライン及び前記グローバルビットラインのうち1本と連結される第2入力端と、前記反対方向に隣接した第1メモリセルブロックの前記第1ビットライン及び前記グローバルビットラインのうち前記第2入力端に連結されていない他の1本と連結される第2反転入力端と、をさらに具備し、前記それぞれの第2ビットラインセンスアンプは、前記第2ビットラインセンスアンプに反対方向に隣接した第2メモリセルブロックの前記第3ビットラインと連結される第2入力端と、前記第2ビットラインセンスアンプに反対方向に隣接した他の第2メモリセルブロックの前記第3ビットラインと連結される第2反転入力端と、を具備することを特徴とする請求項66に記載の半導体メモリ装置。前記第1メモリセル及び第2メモリセルは、垂直チャネルトランジスタを具備することを特徴とする請求項42に記載の半導体メモリ装置。前記第3ビットラインに連結される前記第3メモリセルの個数は、前記第1ビットラインに連結される第1メモリセル及び前記第2ビットラインに連結される第2メモリセルの個数を合わせた個数と同じであることを特徴とする請求項42に記載の半導体メモリ装置。前記半導体メモリ装置は、前記複数の第1メモリセルブロック及び第2メモリセルブロックのうち少なくとも1つのメモリセルブロックを含む複数のメモリセルアレイと、前記複数のメモリセルアレイ間に位置する複数のサブワードラインドライバ領域と、メインワードライン信号に応答し、対応する第1駆動信号または接地電圧を、対応するサブワードラインの第1端に印加する複数の第1サブワードラインドライバと、対応する第2駆動信号に応答し、対応するサブワードラインの第2端に、前記接地電圧を印加するか否かを制御する複数の第2サブワードラインドライバと、をさらに具備し、前記複数のサブワードラインドライバ領域のうち1つのサブワードライン領域には、前記第1サブワードラインドライバ、及び前記第1サブワードラインドライバに連結されたサブワードラインと異なるサブワードラインに連結された前記第2サブワードラインドライバが形成されることを特徴とする請求項42に記載の半導体メモリ装置。前記1つのサブワードライン領域の前記第1サブワードラインドライバに連結されたサブワードラインは、前記1つのサブワードライン領域の前記第2サブワードラインドライバに連結されるサブワードラインに隣接したサブワードラインであることを特徴とする請求項70に記載の半導体メモリ装置。前記1本のサブワードラインに連結された前記第1サブワードラインドライバ及び前記第2サブワードラインドライバは、異なるサブワードラインドライバ領域にそれぞれ配されることを特徴とする請求項70に記載の半導体メモリ装置。前記第1サブワードラインドライバそれぞれは、ゲートに前記メインワードライン信号が印加され、第1端に、対応する第1駆動信号が印加され、第2端と、対応するサブワードラインの第1端とが連結される第1トランジスタと、ゲートに前記メインワードライン信号が印加され、第1端に前記接地電圧が印加され、第2端と、前記第1トランジスタの第2端及び前記対応するサブワードラインの第1端とが連結される第2トランジスタと、を具備し、前記第2サブワードラインドライバそれぞれは、ゲートに、対応する第2駆動信号が印加され、第1端に前記接地電圧が印加され、第2端と、対応するサブワードラインの第2端とが連結される第3トランジスタを具備することを特徴とする請求項70に記載の半導体メモリ装置。前記複数のサブワードラインの第2端は、前記第2サブワードラインドライバを介して互いに連結されていることを特徴とする請求項70に記載の半導体メモリ装置。前記第2サブワードラインドライバそれぞれは、ゲートに、対応する第2駆動信号が印加され、第1端に前記接地電圧が印加され、第2端と、対応するサブワードラインの第2端とが連結される少なくとも1つのトランジスタを具備することを特徴とする請求項74に記載の半導体メモリ装置。前記複数のサブワードラインの第1端は、前記第1サブワードラインドライバを介して互いに連結されていることを特徴とする請求項70に記載の半導体メモリ装置。前記半導体メモリ装置は、ロウアドレスを利用し、前記第1駆動信号及び前記第2駆動信号を生成する少なくとも1つの駆動信号生成部をさらに具備することを特徴とする請求項70に記載の半導体メモリ装置。前記少なくとも1つの駆動信号生成部は、対応する第1サブワードラインドライバに対応する第1駆動信号を供給し、前記対応する第1サブワードラインドライバが形成されたサブワードラインドライバ領域の対応する第2サブワードラインドライバに、対応する第2駆動信号を供給することを特徴とする請求項77に記載の半導体メモリ装置。前記複数の駆動信号生成部それぞれは、前記1本のサブワードラインに連結された前記第1サブワードラインドライバ及び前記第2サブワードラインドライバそれぞれに印加される前記第1駆動信号及び前記第2駆動信号が、異なる論理状態を有するように、前記第1駆動信号及び前記第2駆動信号を生成することを特徴とする請求項77に記載の半導体メモリ装置。前記少なくとも1つの駆動信号生成部は、前記ロウアドレスを利用し、第1基準駆動信号及び第2基準駆動信号を生成するデコーディング部と、前記第1基準駆動信号及び前記第2基準駆動信号を利用し、前記第1駆動信号及び前記第2駆動信号を出力する少なくとも1つの信号生成部と、を具備することを特徴とする請求項77に記載の半導体メモリ装置。前記少なくとも1つの信号生成部は、前記第1基準駆動信号または前記第2基準駆動信号を反転し、前記第2駆動信号として出力する第1インバータチェーンと、前記第1基準駆動信号または前記第2基準駆動信号を、前記第1駆動信号として出力する第2インバータチェーンと、を具備することを特徴とする請求項80に記載の半導体メモリ装置。前記対応するサブワードラインを高電圧で駆動する前記第1サブワードラインドライバが形成されたサブワードラインドライバ領域の前記第2サブワードラインドライバそれぞれは、対応する第2駆動信号に応答し、前記対応するサブワードラインを接地電圧で駆動することを特徴とする請求項70に記載の半導体メモリ装置。対応する第1サブワードラインドライバによって高電圧で駆動される前記サブワードラインの第2端に連結された前記第2サブワードラインドライバは、対応する第2駆動信号に応答してディセーブルされることを特徴とする請求項70に記載の半導体メモリ装置。複数のメモリセルアレイ間に位置する複数のサブワードラインドライバ領域と、メインワードライン信号に応答し、対応する第1駆動信号または接地電圧を、対応するサブワードラインの第1端に印加する複数の第1サブワードラインドライバと、対応する第2駆動信号に応答し、対応するサブワードラインの第2端に、前記接地電圧を印加するか否かを制御する複数の第2サブワードラインドライバと、を具備し、前記複数のサブワードラインドライバ領域のうち1つのサブワードライン領域には、前記第1サブワードラインドライバ、及び前記第1サブワードラインドライバに連結されたサブワードラインと異なるサブワードラインに連結された前記第2サブワードラインドライバが形成されることを特徴とする半導体メモリ装置。前記1つのサブワードライン領域の前記第1サブワードラインドライバに連結されたサブワードラインは本発明が解決しようとする課題は、ビットライン間のカップリング、またはワードライン間のカップリングを低減させることができる半導体メモリ装置を提供するところにある。本発明が解決しようとする他の課題は、前記半導体メモリ装置を含む半導体メモリシステムを提供するところにある。前記課題を達成するための本発明の一実施形態による半導体メモリ装置は、第1ビットラインに連結される第1メモリセルを含む第1領域、及び第2ビットラインに連結される第2メモリセルを含む第2領域を具備する複数のメモリセルブロック;対応するメモリセルブロックの前記第1メモリセルまたは前記第2メモリセルと連結される複数のビットラインセンスアンプ;第1制御信号に応答し、前記第1ビットラインを、対応するビットラインセンスアンプに連結したり、あるいは第2制御信号に応答し、グローバルビットラインを介して、前記第2ビットラインを、前記対応するビットラインセンスアンプに連結する複数の連結部;を具備する。前記メモリセルブロックの第1領域、及び隣接したメモリセルブロックの前記第2領域は、前記第1方向に交差して配され、前記メモリセルブロックの前記第1領域及び前記第2領域は、第2方向に隣接して配される。前記半導体メモリ装置は、前記複数のメモリセルブロックのうち少なくとも1つのメモリセルブロックを含む複数のメモリセルアレイ、前記複数のメモリセルアレイ間に位置する複数のサブワードラインドライバ領域、メインワードライン信号に応答し、対応する第1駆動信号または接地電圧を、対応するサブワードラインの第1端に印加する複数の第1サブワードラインドライバ、及び対応する第2駆動信号に応答し、対応するサブワードラインの第2端に、前記接地電圧を印加するか否かを制御する複数の第2サブワードラインドライバをさらに具備し、前記複数のサブワードラインドライバ領域のうち1つのサブワードライン領域には、前記第1サブワードラインドライバ、及び前記第1サブワードラインドライバに連結されたサブワードラインと異なるサブワードラインに連結された前記第2サブワードラインドライバが形成される。前記課題を達成するための本発明の他の一実施形態による半導体メモリ装置は、第1ビットラインに連結される第1メモリセルを含む第1領域、及び第2ビットラインに連結される第2メモリセルを含む第2領域を具備する複数の第1メモリセルブロック;第3ビットラインに連結される第3メモリセルを含む複数の第2メモリセルブロック;対応する第1メモリセルブロックの前記第1メモリセルまたは前記第2メモリセルと連結される複数の第1ビットラインセンスアンプ;対応する第2メモリセルブロックの前記第3メモリセルと連結される少なくとも1つの第2ビットラインセンスアンプ;第1制御信号に応答し、前記第1ビットラインを、対応する第1ビットラインセンスアンプに連結したり、あるいは第2制御信号に応答し、グローバルビットラインを介して、前記第2ビットラインを、前記対応する第1ビットラインセンスアンプに連結する複数の連結部;を具備し、前記少なくとも1つの第1メモリセルブロック及び少なくとも1つの第2メモリセルブロックは、第1方向に交差して配される。前記半導体メモリ装置は、前記複数の第1メモリセルブロック及び第2メモリセルブロックのうち少なくとも1つのメモリセルブロックを含む複数のメモリセルアレイ、前記複数のメモリセルアレイ間に位置する複数のサブワードラインドライバ領域、メインワードライン信号に応答し、対応する第1駆動信号または接地電圧を、対応するサブワードラインの第1端に印加する複数の第1サブワードラインドライバ、及び対応する第2駆動信号に応答し、対応するサブワードラインの第2端に、前記接地電圧を印加するか否かを制御する複数の第2サブワードラインドライバをさらに具備し、前記複数のサブワードラインドライバ領域のうち1つのサブワードライン領域には、前記第1サブワードラインドライバ、及び前記第1サブワードラインドライバに連結されたサブワードラインと異なるサブワードラインに連結された前記第2サブワードラインドライバが形成される。前記課題を達成するための本発明の他の一実施形態による半導体メモリ装置は、複数のメモリセルアレイ間に位置する複数のサブワードラインドライバ領域;メインワードライン信号に応答し、対応する第1駆動信号または接地電圧を、対応するサブワードラインの第1端に印加する複数の第1サブワードラインドライバ;対応する第2駆動信号に応答し、対応するサブワードラインの第2端に、前記接地電圧を印加するか否かを制御する複数の第2サブワードラインドライバ;を具備し、前記複数のサブワードラインドライバ領域のうち1つのサブワードライン領域には、前記第1サブワードラインドライバ、及び前記第1サブワードラインドライバに連結されたサブワードラインと異なるサブワードラインに連結された前記第2サブワードラインドライバが形成される。前記他の課題を達成するための本発明の一実施形態による半導体メモリシステムは、半導体メモリ装置、及び前記半導体メモリ装置を制御するコントローラを具備する。前記半導体メモリ装置は、第1ビットラインに連結される第1メモリセルを含む第1領域、及び第2ビットラインに連結される第2メモリセルを含む第2領域を具備する複数のメモリセルブロック;対応するメモリセルブロックの前記第1メモリセルまたは前記第2メモリセルと連結される複数のビットラインセンスアンプ;第1制御信号に応答し、前記第1ビットラインを、対応するビットラインセンスアンプに連結したり、あるいは第2制御信号に応答し、グローバルビットラインを介して、前記第2ビットラインを、前記対応するビットラインセンスアンプに連結する複数の連結部;を具備する。前記メモリセルブロックの第1領域、及び隣接したメモリセルブロックの前記第2領域は、前記第1方向に交差して配され、前記メモリセルブロックの前記第1領域及び前記第2領域は、第2方向に隣接して配される。前記他の課題を達成するための本発明の他の一実施形態による半導体メモリシステムは、半導体メモリ装置、及び前記半導体メモリ装置を制御するコントローラを具備する。前記半導体メモリ装置は、第1ビットラインに連結される第1メモリセルを含む第1領域、及び第2ビットラインに連結される第2メモリセルを含む第2領域を具備する複数の第1メモリセルブロック;第3ビットラインに連結される第3メモリセルを含む複数の第2メモリセルブロック;対応する第1メモリセルブロックの前記第1メモリセルまたは前記第2メモリセルと連結される複数の第1ビットラインセンスアンプ;対応する第2メモリセルブロックの前記第3メモリセルと連結される少なくとも1つの第2ビットラインセンスアンプ;第1制御信号に応答し、前記第1ビットラインを、対応する第1ビットラインセンスアンプに連結したり、あるいは第2制御信号に応答し、グローバルビットラインを介して、前記第2ビットラインを、前記対応する第1ビットラインセンスアンプに連結する複数の連結部;を具備し、前記少なくとも1つの第1メモリセルブロック及び少なくとも1つの第2メモリセルブロックは、第1方向に交差して配される。前記他の課題を達成するための本発明の他の一実施形態による半導体メモリシステムは、半導体メモリ装置、及び前記半導体メモリ装置を制御するコントローラを具備する。前記半導体メモリ装置は、複数のメモリセルアレイ間に位置する複数のサブワードラインドライバ領域;メインワードライン信号に応答し、対応する第1駆動信号または接地電圧を、対応するサブワードラインの第1端に印加する複数の第1サブワードラインドライバ;対応する第2駆動信号に応答し、対応するサブワードラインの第2端に、前記接地電圧を印加するか否かを制御する複数の第2サブワードラインドライバ;を具備し、前記複数のサブワードラインドライバ領域のうち1つのサブワードライン領域には、前記第1サブワードラインドライバ、及び前記第1サブワードラインドライバに連結されたサブワードラインと異なるサブワードラインに連結された前記第2サブワードラインドライバが形成される。本発明の半導体メモリ装置及び半導体メモリシステムは、階層的ビットライン構造を利用することによって、ビットライン自体のキャパシタンス成分と、ビットライン間のキャパシタンス成分とを低減させ、ビットライン間のカップリングノイズを低減させることができる。そして、前記半導体メモリ装置及び半導体メモリシステムは、前記グローバルビットライン間にシールドshieldラインを配し、グローバルビットライン間のカップリングノイズも低減させることができる。また、本発明の半導体メモリ装置及び半導体メモリシステムは、同じサブワードライン領域に形成されたサブワードラインドライバそれぞれが、異なる電圧に異なるサブワードラインを駆動することによって、従来よりカップリングノイズを低減させることができる。本発明、本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照せねばならない。以下、添付した図面を参照しつつ、本発明の望ましい実施形態について説明することによって、本発明について詳細に説明する。各図面に提示された同じ参照符号は、同じ部材を示す。図1は、本発明の技術的思想による一実施形態による半導体メモリ装置100のブロック図である。図1を参照すれば、半導体メモリ装置100は、複数のメモリセルブロック110_1,110_2,110_3,110_4,110_5,110_6,110_7,110_8,...、複数の第1ビットラインBL11,BL12,BL13,BL14,BL15,BL16,BL17,...、複数の第2ビットラインBL21,BL22,BL23,BL24,BL25,BL26,BL27,...、複数のグローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,GBL7,GBL8,...、複数のビットラインセンスアンプ120_1,120_2,120_3,120_4,120_5,120_6,...、複数の連結部130_1,130_2,130_3,130_4,130_5,130_6,130_7,130_8,...及び複数の制御信号生成部達150_1,150_2,150_3,...を具備する。複数のメモリセルブロック110_1,110_2,110_3,110_4,110_5,110_6,110_7,110_8,...それぞれは、複数の第1メモリセルを含む第1領域SMCB1、及び複数の第2メモリセルを含む第2領域SMCB2を含む。第1ビットラインBL11,BL12,BL13,BL14,BL15,BL16,BL17,...それぞれは、メモリセルブロック110_1,110_2,110_3,110_4,110_5,110_6,110_7,110_8,...のうち対応するメモリセルブロックの第1領域SMCB1の前記第1メモリセルと連結される。第2ビットラインBL21,BL22,BL23,BL24,BL25,BL26,BL27,...それぞれは、メモリセルブロック110_1,110_2,110_3,110_4,110_5,110_6,110_7,110_8,...のうち対応するメモリセルブロックの第2領域SMCB2の前記第2メモリセルと連結される。また、第2ビットラインBL21,BL22,BL23,BL24,BL25,BL26,BL27,...それぞれは、グローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,GBL7,GBL8,...のうち対応するグローバルビットラインと連結される。すなわち、本発明の技術的思想による一実施形態による半導体メモリ装置100は、階層的ビットラインhierarchialbitline構造を有する。例えば、メモリセルブロック110_1の第1領域SMCB1は、第1ビットラインBL12に連結される前記第1メモリセルを含む。そして、メモリセルブロック110_1の第2領域SMCB2は、第2ビットラインBL22に連結される前記第2メモリセルを含む。他の例として、メモリセルブロック110_4の第1領域SMCB1は、第1ビットラインBL13に連結される前記第1メモリセルを含む。そして、メモリセルブロック110_4の第2領域SMCB2は、第2ビットラインBL23に連結される前記第2メモリセルを含む。同様に、残りのメモリセルブロック110_2,110_3,110_5,110_6,110_7,110_8,...それぞれの第1領域SMCB1は、前記第1メモリセルを含み、残りのメモリセルブロック110_2,110_3,110_5,110_6,110_7,110_8,...それぞれの第2領域SMCB2は、前記第2メモリセルを含む。第1領域SMCB1に含まれた前記第1メモリセル、及び第2領域SMCB2に含まれた前記第2メモリセルは、図2に図示されている。本発明の技術的思想による一実施形態による場合、メモリセルブロック110_1,110_2,110_3,110_4,110_5,110_6,110_7,110_8,...それぞれの第1領域SMCB1及び第2領域SMCB2は、前記メモリセルブロックの半分の大きさを有する。すなわち、前記メモリセルブロックのメモリセルのうち半分のメモリセルが前記第1メモリセルになり、残り半分のメモリセルが前記第2メモリセルになる。ただし、第1領域SMCB1及び第2領域SMCB2が、前記メモリセルブロックの半分の大きさを有する場合のみに本発明が限定されるものではなく、前記メモリセルブロックを、異なる大きさの第1領域SMCB1及び第2領域SMCB2に分割することもできる。複数のメモリセルブロック110_1,110_2,110_3,110_4,110_5,110_6,110_7,110_8,...それぞれの第1領域SMCB1、及び前記第1領域SMCB1を含むメモリセルブロックと隣接したメモリセルブロックの第2領域SMCB2は、第1方向に交差して配される。すなわち、1つのメモリセルブロックの第1領域SMCB1、及び前記1つのメモリセルブロックに隣接した他のメモリセルブロックの第2領域SMCB2は、第1方向に交差して配される。例えば、メモリセルブロック110_2の第1領域SMCB1と、メモリセルブロック110_2に隣接したメモリセルブロック110_1または110_5の第2領域SMCB2は、第1方向に配される。また、メモリセルブロック110_2の第2領域SMCB2と、メモリセルブロック110_2に隣接したメモリセルブロック110_1または110_5の第1領域SMCB1は、第1方向に配される。残りのメモリセルブロック110_1,110_3,110_4,110_5,110_6,110_7,110_8,...それぞれの第1領域SMCB1、及び隣接したメモリセルブロックの第2領域SMCB2も、同じ方法で配される。複数のメモリセルブロック110_1,110_2,110_3,110_4,110_5,110_6,110_7,110_8,...それぞれに含まれた第1領域SMCB1及び第2領域SMCB2は、第2方向に隣接して配される。すなわち、1つのメモリセルブロックに含まれる第1領域SMCB1及び第2領域SMCB2は、第2方向に隣接して配される。例えば、メモリセルブロック110_2の第1領域SMCB1及び第2領域SMCB2は、第2方向に隣接して配される。他の例として、メモリセルブロック110_3の第1領域SMCB1及び第2領域SMCB2は、第2方向に隣接して配される。残りのメモリセルブロック110_1,110_3,110_4,110_5,110_6,110_7,110_8,...それぞれの第1領域SMCB1及び第2領域SMCB2も、同一に前記第2方向に隣接して配される。前記第2方向は、前記第1方向と平行していない方向であるか、あるいは前記第1方向と垂直方向でありうる。例えば、前記第1方向は、カラムcolumn方向であり、前記第2方向は、ロウrow方向でありうる。複数のビットラインセンスアンプ120_1,120_2,120_3,120_4,120_5,120_6,...それぞれは、複数のメモリセルブロック110_1,110_2,110_3,110_4,110_5,110_6,110_7,110_8,...のうち対応するメモリセルブロックの第1領域SMCB1または第2領域SMCB2と連結される。すなわち、複数のビットラインセンスアンプ120_1,120_2,120_3,120_4,120_5,120_6,...それぞれは、対応するメモリセルブロックの前記第1メモリセルのデータ、または前記第2メモリセルのデータを感知増幅することができる。例えば、ビットラインセンスアンプ120_2は、メモリセルブロック110_1の第1領域SMCB1と、第1ビットラインBL12を介して連結されるか、あるいはメモリセルブロック110_2の第2領域SMCB2と、第2ビットラインBL22及びグローバルビットラインGBL2を介して連結される。また、ビットラインセンスアンプ120_2は、メモリセルブロック110_4の第1領域SMCB1と、第1ビットラインBL13を介して連結されるか、あるいはメモリセルブロック110_4の第2領域SMCB2と、第2ビットラインBL23及びグローバルビットラインGBL3を介して連結される。残りのビットラインセンスアンプ120_1,120_3,120_4,120_5,120_6,...それぞれも、図1に図示されたように、残りのメモリセルブロック110_1,110_3,110_5,110_6,110_7,110_8,...のうち対応するメモリセルブロックの第1領域SMCB1または第2領域SMCB2と連結される。半導体メモリ装置100は、図1に図示されたように、オープンビットラインopenbitline構造を有することができる。すなわち、図1の実施形態で、複数のビットラインセンスアンプ120_1,120_2,120_3,120_4,120_5,120_6,...それぞれは、隣接したメモリセルブロックの第1領域SMCB1または第2領域SMCB2のメモリセルのデータが入力される入力端、及び反対方向に隣接したメモリセルブロックの第1領域SMCB1または第2領域SMCB2のメモリセルのデータが入力される反転入力端を具備することができる。例えば、ビットラインセンスアンプ120_2の入力端には、第1ビットラインBL13が連結されるか、あるいはグローバルビットラインGBL3を介して、第2ビットラインBL23が連結され、ビットラインセンスアンプ120_2の反転入力端には、第1ビットラインBL12が連結されるか、あるいはグローバルビットラインGBL2を介して、第2ビットラインBL22が連結される。または反対に、ビットラインセンスアンプ120_2の反転入力端には、第1ビットラインBL13が連結されるか、あるいはグローバルビットラインGBL3を介して、第2ビットラインBL23が連結され、ビットラインセンスアンプ120_2の入力端には、第1ビットラインBL12が連結されるか、あるいはグローバルビットラインGBL2を介して、第2ビットラインBL22が連結される。同様に、残りのビットラインセンスアンプ120_1,120_3,120_4,120_5,120_6,...それぞれの入力端には、隣接したメモリセルブロックのうち1つのメモリセルブロックに連結された前記第1ビットライン、または前記第2ビットラインと連結される。そして、残りのビットラインセンスアンプ120_1,120_3,120_4,120_5,120_6,...それぞれの反転入力端には、反対方向に隣接したメモリセルブロックのうち1つのメモリセルブロックに連結された前記第1ビットライン、または前記第2ビットラインと連結される。複数の連結部130_1,130_2,130_3,130_4,130_5,130_6,130_7,130_8,...それぞれは、第1制御信号CON_11,CON_12,CON_13,...のうち対応する第1制御信号に応答し、対応する第1ビットラインを、対応するビットラインセンスアンプに連結するか、あるいは第2制御信号CON_21,CON_22,CON_23,...のうち対応する第2制御信号に応答し、対応するグローバルビットラインを介して、対応する第2ビットラインを、対応するビットラインセンスアンプに連結する。例えば、連結部130_1は、第1制御信号CON_12に応答し、第1ビットラインBL12をビットラインセンスアンプ120_2に連結するか、あるいは第2制御信号CON_22に応答し、グローバルビットラインGBL2を介して、第2ビットラインBL22をビットラインセンスアンプ120_2に連結する。また、連結部130_4は、第1制御信号CON_12に応答し、第1ビットラインBL13をビットラインセンスアンプ120_2に連結するか、あるいは第2制御信号CON_22に応答し、グローバルビットラインGBL3を介して、第2ビットラインBL23をビットラインセンスアンプ120_2に連結する。残りの連結部130_2,130_3,130_5,130_6,130_7,130_8,...それぞれも、図1に図示されたように、対応する第1制御信号に応答し、対応する第1ビットラインを、対応するビットラインセンスアンプに連結するか、あるいは対応する第2制御信号に応答し、対応するグローバルビットラインを介して、対応する第2ビットラインを、対応するビットラインセンスアンプに連結する。複数の連結部130_1,130_2,130_3,130_4,130_5,130_6,130_7,130_8,...それぞれは、第1スイッチング部SW1及び第2スイッチング部SW2を具備する。第1スイッチング部SW1は、対応する第1制御信号に応答し、対応する第1ビットラインと、対応するビットラインセンスアンプとの連結状態を制御する。第2スイッチング部SW2は、対応する第2制御信号に応答し、対応するビットラインセンスアンプに連結された前記グローバルビットラインと、対応する第2ビットラインとの連結状態を制御する。例えば、連結部130_1の第1スイッチング部SW1は、第1制御信号CON_12に応答し、第1ビットラインBL12と、ビットラインセンスアンプ120_2との連結状態を制御する。連結部130_1の第2スイッチング部SW2は、第2制御信号CON_22に応答し、ビットラインセンスアンプ120_2に連結されたグローバルビットラインGBL2と、第2ビットラインBL22との連結状態を制御する。また、連結部130_4の第1スイッチング部SW1は、第1制御信号CON_12に応答し、第1ビットラインBL13と、ビットラインセンスアンプ120_2との連結状態を制御する。連結部130_4の第2スイッチング部SW2は、第2制御信号CON_22に応答し、ビットラインセンスアンプ120_2に連結されたグローバルビットラインGBL3と、第2ビットラインBL23との連結状態を制御する。複数の連結部130_1,130_2,130_3,130_4,130_5,130_6,130_7,130_8,...それぞれに含まれた第1スイッチング部SW1及び第2スイッチング部SW2は、一つだけイネーブルされるか、あるいは二つともディセーブルされる。第1スイッチング部SW1が、前記第1制御信号に応答してディセーブルされた場合、第2スイッチング部SW2は、対応する前記第2制御信号に応答し、イネーブルまたはディセーブルされる。そして、第2スイッチング部SW2が、前記第2制御信号に応答してディセーブルされた場合、第1スイッチング部SW1は、対応する前記第1制御信号に応答し、イネーブルまたはディセーブルされる。第1スイッチング部SW1がイネーブルされた場合、第1スイッチング部SW1は、対応する第1ビットラインと、対応するビットラインセンスアンプとを連結し、第1スイッチング部SW1がディセーブルされた場合、第1スイッチング部SW1は、対応する第1ビットラインと、対応するビットラインセンスアンプとの連結を遮断する。また、第2スイッチング部SW2がイネーブルされた場合、第2スイッチング部SW2は、対応する第2ビットラインと、対応するグローバルビットラインとを連結し、第2スイッチング部SW2がディセーブルされた場合、第2スイッチング部SW2は、対応する第2ビットラインと、対応するグローバルビットラインとの連結を遮断する。例えば、メモリセルブロック110_1の第1領域SMCB1の前記第1メモリセルのうち1つの第1メモリセルに連結されているワードラインがイネーブルされた場合、連結部130_1の第1スイッチング部SW1は、第1制御信号CON_12に応答し、第1ビットラインBL12と、ビットラインセンスアンプ120_2とを連結し、連結部130_1の第2スイッチング部SW2は、第2制御信号CON_22に応答し、第2ビットラインBL22と、グローバルビットラインGBL2との連結を遮断する。第1スイッチング部SW1は、対応するビットラインセンスアンプと、対応するメモリセルブロックとの間に形成され、第2スイッチング部SW2は、対応するメモリセルブロックの中央に対応する位置に形成される。すなわち、第1スイッチング部SW1は、対応するメモリセルブロックのエッジに形成される。例えば、連結部130_1の第1スイッチング部SW1は、ビットラインセンスアンプ120_2と、メモリセルブロック110_1との間に形成され、第2スイッチング部SW2は、メモリセルブロック110_1の中央に対応する位置に形成される。他の例として、連結部130_4の第1スイッチング部SW1は、ビットラインセンスアンプ120_2と、メモリセルブロック110_4との間に形成され、第2スイッチング部SW2は、メモリセルブロック110_4の中央に対応する位置に形成される。第2ビットラインBL21,BL22,BL23,BL24,BL25,BL26,BL27,BL28,...それぞれは、連結部130_1,130_2,130_3,130_4,130_5,130_6,130_7,130_8,...のうち対応する連結部の第2スイッチング部SW2を介して、グローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,GBL7,GBL8,...のうち対応するグローバルビットラインと連結されたり遮断されたりする。例えば、第2ビットラインBL21は、連結部130_1の第2スイッチング部SW2を介して、グローバルビットラインGBL1と連結されたり遮断されたりする。他の例として、第2ビットラインBL23は、連結部130_3の第2スイッチング部SW2を介して、グローバルビットラインGBL3と連結されたり遮断されたりする。グローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,GBL7,GBL8,...それぞれは、ポリpolyラインでもあり、メタルmetalラインでもある。グローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,GBL7,GBL8,...は、前記第1ビットライン及び前記第2ビットラインが形成されるレイヤlayerと異なるレイヤの上に形成される。すなわち、前記第1ビットライン及び前記第2ビットラインは、同じ第1レイヤ上に形成され、前記グローバルビットラインは、前記第1レイヤと異なる第2レイヤ上に形成される。前記第2レイヤ上に形成されるグローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,GBL7,GBL8,...それぞれは、対応する第1ビットラインと同じ位置と、対応する第2ビットラインと同じ位置との間に形成される。例えば、グローバルビットラインGBL2は、前記第2レイヤ上で、第1ビットラインBL12または第2ビットラインBL21と同じ位置に形成される。または、グローバルビットラインGBL2は、前記第2レイヤ上で、第1ビットラインBL12と同じ位置と、第2ビットラインBL21と同じ位置との間に形成される。もしグローバルビットラインGBL2が、前記第2レイヤ上で、第2ビットラインBL21と同じ位置に形成される場合、グローバルビットラインGBL1は、前記第2レイヤ上で、第2ビットラインBL22と同じ位置に形成され、残りのグローバルビットラインGBL3,GBL4,GBL5,GBL6,GBL7,GBL8,...それぞれも、前記第2レイヤ上で、残りの第2ビットラインBL23,BL24,BL25,BL26,BL27,BL28,...のうち対応する第2ビットラインと同じ位置に形成される。すなわち、グローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,GBL7,GBL8,...それぞれは、同じ間隔をもって前記第2レイヤ上に形成される。グローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,GBL7,GBL8,...のピッチは、第1ビットラインBL11,BL12,BL13,BL14,BL15,BL16,BL17,...のピッチ、または第2ビットラインBL21,BL22,BL23,BL24,BL25,BL26,BL27,...のピッチと同一である。もし第1ビットラインBL11,BL12,BL13,BL14,BL15,BL16,BL17,...、及び第2ビットラインBL21,BL22,BL23,BL24,BL25,BL26,BL27,...を区別せずに、ローカルビットラインと命名する場合、グローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,GBL7,GBL8,...のピッチは、前記ローカルビットラインのピッチの2倍になりうる。複数の制御信号生成部150_1,150_2,150_3,...それぞれは、ロウアドレスRAを利用し、対応する第1制御信号及び対応する第2制御信号を生成する。例えば、制御信号生成部150_1は、ロウアドレスRAを利用し、第1制御信号CON_11及び第2制御信号CON_21を生成する。また、制御信号生成部150_2は、ロウアドレスRAを利用し、第1制御信号CON_12及び第2制御信号CON_22を生成し、制御信号生成部150_3は、ロウアドレスRAを利用し、第1制御信号CON_13及び第2制御信号CON_23を生成する。メモリセルブロック110_3の第2領域SMCB2の前記第2メモリセル、メモリセルブロック110_4の第1領域SMCB1の前記第1メモリセル、メモリセルブロック110_7の第2領域SMCB2の前記第2メモリセル、及びメモリセルブロック110_8の第1領域SMCB1の前記第1メモリセルに連結されるワードラインが、イネーブルされたと仮定する。そして、第1スイッチング部SW1は、第1制御信号CON_11,CON_12,CON13,...のうち対応する第1制御信号が、第1電圧である場合にイネーブルされ、第2電圧である場合にディセーブルされると仮定する。また、第2スイッチング部SW2は、第2制御信号CON_21,CON_22,CON23,...のうち対応する第2制御信号が、第1電圧である場合にイネーブルされ、第2電圧である場合にディセーブルされると仮定する。この場合、制御信号生成部150_2は、ロウアドレスRAに応答し、第1電圧の第1制御信号CON_12を生成し、第2電圧の第2制御信号CON_22を生成する。そして、制御信号生成部150_3は、ロウアドレスRAに応答し、前記第2電圧の第1制御信号CON_13と、前記第1電圧の第2制御信号CON_23とを生成する。そして、残りの制御信号生成部150_1,...は、前記第2電圧の第1制御信号CON_11,...及び第2制御信号CON_21,...を生成する。従って、第1制御信号CON_12に連結された連結部130_1,130_4,130_5,130_8,...の第1スイッチSW1と、第2制御信号CON_23に連結された連結部130_3,130_7,...の第2スイッチSW2は、イネーブルされる。そして、残りの第1スイッチSW1及び第2スイッチSW2は、ディセーブルされる。従って、ビットラインセンスアンプ120_2は、メモリセルブロック110_4の第1領域SMCB1の前記第1メモリセルのうち、前記イネーブルされたワードラインに連結された第1メモリセルのデータを感知増幅する。ビットラインセンスアンプ120_3は、メモリセルブロック110_3の第2領域SMCB2の前記第2メモリセルのうち、前記イネーブルされたワードラインに連結された第2メモリセルのデータを感知増幅する。ビットラインセンスアンプ120_5は、メモリセルブロック110_8の第1領域SMCB1の前記第1メモリセルのうち、前記イネーブルされたワードラインに連結された第1メモリセルのデータを感知増幅する。また、ビットラインセンスアンプ120_6は、メモリセルブロック110_7の第2領域SMCB2の前記第2メモリセルのうち、前記イネーブルされたワードラインに連結された第2メモリセルのデータを感知増幅する。連結部130_1,130_5の第1スイッチSW1は、イネーブル状態であるが、メモリセルブロック110_1,110_5の第1領域SMCB1の前記第1メモリセルに連結されたワードラインは、ディセーブル状態であるから、ビットラインセンスアンプ120_2,120_5それぞれは、メモリセルブロック110_1,110_5の第1領域SMCB1の前記第1メモリセルのデータを感知増幅しない。すなわち、本発明の技術的思想による一実施形態による場合、複数の第1制御信号CON_11,CON_12,CON_13,...のうち1つの第1制御信号のみ前記第1電圧を有し、残りの第1制御信号は、前記第2電圧を有する。また、複数の第2制御信号CON_21,CON_22,CON_23,...のうち1つの第2制御信号のみ前記第1電圧を有し、残りの第2制御信号は、前記第2電圧を有する。前記第1電圧を有する第1制御信号及び第2制御信号は、イネーブルされるワードラインのアドレスによって選択される。もし半導体メモリ装置100がプリチャージ動作を行う場合には、複数の制御信号生成部150_1,150_2,150_3,...は、第3電圧の第1制御信号CON_11,CON_12,CON_13,...、及び第2制御信号CON_21,CON_22,CON_23,...を生成する。第1制御信号CON_11,CON_12,CON_13,...、及び第2制御信号CON_21,CON_22,CON_23,...が、前記第3電圧である場合、第1スイッチング部SW1及び第2スイッチング部SW2は、いずれもイネーブルされる。図2は、図1の半導体メモリ装置100の一実施形態による半導体メモリ装置200の回路図である。図1及び図2を参照すれば、半導体メモリ装置200は、複数のメモリセルブロック110_1,110_2,110_3,110_4,110_5,110_6,110_7,110_8,...、複数の第1ビットラインBL11,BL12,BL13,BL14,BL15,BL16,BL17,...、複数の第2ビットラインBL21,BL22,BL23,BL24,BL25,BL26,BL27,...、複数のグローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,GBL7,GBL8,...、複数のビットラインセンスアンプ120_1,120_2,120_3,120_4,120_5,120_6,...、複数の連結部130_1,130_2,130_3,130_4,130_5,130_6,130_7,130_8,...、及び複数の制御信号生成部150_1,150_2,150_3,...を具備する。図1及び図2で、同じ部材番号は、同じ構成要素を意味する。複数のメモリセルブロック110_1,110_2,110_3,110_4,110_5,110_6,110_7,110_8,...それぞれは、複数の第1メモリセルMC1及び複数の第2メモリセルMC2を含む。図1の第1領域SMCB1は、図2の第1メモリセルMC1を含み、図1の第2領域SMCB2は、図2の第2メモリセルMC2を含む。例えば、図2のメモリセルブロック110_1の第1メモリセルMC1は、図1のメモリセルブロック110_1の第1領域SMCB1に含まれ、図2のメモリセルブロック110_1の第2メモリセルMC2は、図1のメモリセルブロック110_1の第2領域SMCB2に含まれる。第1メモリセルMC1は、第1ビットラインBL11,BL12,BL13,BL14,BL15,BL16,BL17,...のうち対応する第1ビットラインと連結され、第2メモリセルMC2は、第2ビットラインBL21,BL22,BL23,BL24,BL25,BL26,BL27,...のうち対応する第2ビットラインと連結される。例えば、メモリセルブロック110_1の第1メモリセルMC1は、第1ビットラインBL12と連結され、メモリセルブロック110_1の第2メモリセルMC2は、第2ビットラインBL22と連結される。第1メモリセルMC1または第2メモリセルMC2は、1つのトランジスタと、1つのキャパシタとを含む。第1メモリセルMC1の前記トランジスタのゲート及び第1端は、それぞれ対応するワードライン及び対応する第1ビットラインと連結される。第1メモリセルMC1の前記キャパシタは、前記トランジスタの第2端と接地電圧源との間に連結される。そして、第2メモリセルMC2の前記トランジスタのゲート及び第1端は、それぞれ対応するワードライン及び対応する第2ビットラインと連結される。第2メモリセルMC2の前記キャパシタは、前記トランジスタの第2端と接地電圧源との間に連結される。メモリセルブロック110_1,110_2,110_3,110_4,110_5,110_6,110_7,110_8,...の構成及び連結関係については、図1と関連して詳細に説明したので、以下、詳細な説明は省略する。複数のビットラインセンスアンプ120_1,120_2,120_3,120_4,120_5,120_6,...それぞれは、複数のメモリセルブロック110_1,110_2,110_3,110_4,110_5,110_6,110_7,110_8,...のうち対応するメモリセルブロックの第1メモリセルMC1または第2メモリセルMC2と連結される。すなわち、複数のビットラインセンスアンプ120_1,120_2,120_3,120_4,120_5,120_6,...それぞれは、対応するメモリセルブロックの第1メモリセルMC1のデータ、または第2メモリセルMC2のデータを感知増幅する。例えば、ビットラインセンスアンプ120_2は、メモリセルブロック110_1の第1メモリセルMC1と、第1ビットラインBL12を介して連結されるか、あるいはメモリセルブロック110_2の第2メモリセルMC2と、第2ビットラインBL22及びグローバルビットラインGBL2を介して連結される。また、ビットラインセンスアンプ120_2は、メモリセルブロック110_4の第1メモリセルMC1と、第1ビットラインBL13を介して連結されるか、あるいはメモリセルブロック110_4の第2メモリセルMC2と、第2ビットラインBL23及びグローバルビットラインGBL3を介して連結される。ビットラインセンスアンプ120_1,120_2,120_3,120_4,120_5,120_6,...の連結関係については、図1と関連して詳細に説明したので、以下、詳細な説明は省略する。複数の連結部130_1,130_2,130_3,130_4,130_5,130_6,130_7,130_8,...それぞれは、第1制御信号CON_11,CON_12,CON_13,...のうち対応する第1制御信号に応答し、対応する第1ビットラインを、対応するビットラインセンスアンプに連結するか、あるいは第2制御信号CON_21,CON_22,CON_23,...のうち対応する第2制御信号に応答し、対応するグローバルビットラインを介して、対応する第2ビットラインを、対応するビットラインセンスアンプに連結する。複数の連結部130_1,130_2,130_3,130_4,130_5,130_6,130_7,130_8,...それぞれは、図1のように、第1スイッチング部SW1及び第2スイッチング部SW2を具備する。図1で説明したように、第1スイッチング部SW1は、対応する第1制御信号に応答し、対応する第1ビットラインと、対応するビットラインセンスアンプとの連結状態を制御し、第2スイッチング部SW2は、対応する第2制御信号に応答し、対応するビットラインセンスアンプに連結された前記グローバルビットラインと、対応する第2ビットラインとの連結状態を制御する。図2では、図1の第1スイッチング部SW1及び第2スイッチング部SW2が、NMOSトランジスタである場合について図示している。例えば、連結部130_1の第1スイッチング部SW1は、第1制御信号CON_12に応答し、第1ビットラインBL12と、ビットラインセンスアンプ120_2との連結状態を制御するNMOSトランジスタである。連結部130_1の第2スイッチング部SW2は、第2制御信号CON_22に応答し、ビットラインセンスアンプ120_2に連結されたグローバルビットラインGBL2と、第2ビットラインBL22との連結状態を制御するNMOSトランジスタである。図2の実施形態のように、第1スイッチング部SW1が、NMOSトランジスタである場合、第1スイッチング部SW1は、対応する第1制御信号が論理ハイ状態である場合にイネーブルされ、対応する第1ビットラインと、対応するビットラインセンスアンプとを連結し、対応する第1制御信号が論理ロー状態である場合にディセーブルされ、対応する第1ビットラインと、対応するビットラインセンスアンプとの連結を遮断する。また、第2スイッチング部SW2が、NMOSトランジスタである場合、第2スイッチング部SW2は、対応する第2制御信号が論理ハイ状態である場合にイネーブルされ、対応する第2ビットラインと、対応するビットラインセンスアンプとを連結し、対応する第2制御信号が論理ロー状態である場合にディセーブルされ、対応する第2ビットラインと、対応するビットラインセンスアンプとの連結を遮断する。図2では、第1スイッチング部SW1及び第2スイッチング部SW2が、NMOSトランジスタである場合について図示しているが、本発明がこの場合に限定されるものではなく、第1スイッチング部SW1及び第2スイッチング部SW2が、以上の説明のように動作しうるものであるならば、少なくとも1つの他の素子を利用し、第1スイッチング部SW1及び第2スイッチング部SW2を具現することもできる。例えば、第1スイッチング部SW1及び第2スイッチング部SW2は、PMOSトランジスタであり、この場合、第1制御信号CON_11,CON_12,CON_13,...、及び第2制御信号CON_21,CON_22,CON_23,...は、第1スイッチング部SW1及び第2スイッチング部SW2が、NMOSトランジスタである場合と反対の論理状態を有する。複数の制御信号生成部150_1,150_2,150_3,...それぞれは、ロウアドレスRAを利用し、対応する第1制御信号及び対応する第2制御信号を生成する。複数の制御信号生成部150_1,150_2,150_3,...の構成及び動作については、図1で詳細に説明したので、以下、詳細な説明は省略する。以下、図1及び図2を参照しつつ、本発明の技術的思想による一実施形態による半導体メモリ装置100または200の動作について説明する。複数の第1メモリセルMC1及び複数の第2メモリセルMC2それぞれは、対応するワードラインと連結されている。複数のワードラインのうち1本のワードラインがイネーブルされる場合について、以下で説明する。説明の便宜上、メモリセルブロック110_3の1つの第2メモリセルMC2、メモリセルブロック110_4の1つの第1メモリセルMC1、メモリセルブロック110_7の1つの第2メモリセルMC2、及びメモリセルブロック110_8の1つの第1メモリセルMC1に共通に連結されたワードラインWLが、イネーブルされると仮定する。ただし、本発明がこの場合に限定されるものではなく、イネーブルされるワードラインの位置によって、半導体メモリ装置100または200は、以下で説明する方法と類似して動作しうる。また、第1制御信号CON_11,CON_12,CON_13,...それぞれが第1電圧である場合、対応する第1スイッチング部SW1のトランジスタは、ターンオンされ、第1制御信号CON_11,CON_12,CON_13,...それぞれが第2電圧である場合、対応する第1スイッチング部SW1のトランジスタは、ターンオフされると仮定する。また、第2制御信号CON_21,CON_22,CON_23,...それぞれが第1電圧である場合、対応する第2スイッチング部SW2のトランジスタは、ターンオンされ、第2制御信号CON_21,CON_22,CON_23,...それぞれが第2電圧である場合、対応する第2スイッチング部SW2のトランジスタは、ターンオフされると仮定する。例えば、図2のように、第1スイッチング部SW1及び第2スイッチング部SW2が、NMOSトランジスタである場合、前記第1電圧は、ハイレベルの電圧になり、前記第2電圧は、ローレベルの電圧になる。イネーブルされるワードラインWLのアドレスのロウアドレスRAを利用し、制御信号生成部150_1,150_2,150_3,...それぞれは、対応する第1制御信号及び対応する第2制御信号を生成する。すなわち、制御信号生成部150_1は、イネーブルされるワードラインWLのアドレスを利用し、前記第2電圧の第1制御信号CON_11及び前記第2電圧の第2制御信号CON_21を生成する。制御信号生成部150_2は、イネーブルされるワードラインWLのアドレスを利用し、前記第1電圧の第1制御信号CON_12及び前記第2電圧の第2制御信号CON_22を生成する。そして、制御信号生成部150_3は、イネーブルされるワードラインWLのアドレスを利用し、前記第2電圧の第1制御信号CON_13と、前記第1電圧の第2制御信号CON_23とを生成する。イネーブルされるワードラインWLと連結された第1メモリセルMC1に連結される第1スイッチング部SW1を制御する第1制御信号CON_12は、前記第1電圧の電圧レベルを有する。また、イネーブルされるワードラインWLと連結された第2メモリセルMC2に連結される第2スイッチング部SW2を制御する第2制御信号CON_23は、前記第1電圧の電圧レベルを有する。以上のような制御信号生成部150_1,150_2,150_3,...の動作によって、第1制御信号CON_12及び第2制御信号CON_23のみ前記第1電圧の電圧レベルを有し、残りの第1制御信号CON_11,CON_13,...、及び残りの第2制御信号CON_21,CON_23,...は、前記第2電圧の電圧レベルを有する。従って、第1制御信号CON_12と連結される連結部130_1,130_4,130_5,130_8,...の第1スイッチング部SW1のトランジスタ、及び第2制御信号CON_23と連結される連結部130_3,130_7,...の第2スイッチング部SW2のトランジスタは、ターンオンされ、残りの第1スイッチング部SW1のトランジスタ、及び残りの第2スイッチング部SW2のトランジスタは、ターンオフされる。従って、ビットラインセンスアンプ120_2は、第1ビットラインBL12及び第1ビットラインBL13と連結され、ビットラインセンスアンプ120_5は、第1ビットラインBL16及び第1ビットラインBL17と連結される。また、ビットラインセンスアンプ120_3は、第2ビットラインBL24と連結され、ビットラインセンスアンプ120_6は、第2ビットラインBL28と連結される。ビットラインセンスアンプ120_2は、イネーブルされたワードラインWLに連結されたメモリセルブロック110_4の第1メモリセルMC1のデータを、第1ビットラインBL13を介して伝送されて感知増幅する。ビットラインセンスアンプ120_5は、イネーブルされたワードラインWLに連結されたメモリセルブロック110_8の第1メモリセルMC1のデータを、第1ビットラインBL17を介して伝送されて感知増幅する。ビットラインセンスアンプ120_3は、イネーブルされたワードラインWLに連結されたメモリセルブロック110_3の第2メモリセルMC2のデータを、第2ビットラインBL24及びグローバルビットラインGBL4を介して伝送されて感知増幅する。そして、ビットラインセンスアンプ120_6は、イネーブルされたワードラインWLに連結されたメモリセルブロック110_7の第2メモリセルMC2のデータを、第2ビットラインBL28及びグローバルビットラインGBL8を介して伝送されて感知増幅する。連結部130_1,130_5,...の第1スイッチング部SW1も、イネーブルされているが、第1ビットラインBL12,BL16,...と連結された第1メモリセルMC1は、イネーブルされたワードラインWLに連結されていないので、ビットラインセンスアンプ120_2,120_5,...は、メモリセルブロック110_1,110_5,...の第1メモリセルMC1のデータを感知増幅しない。もし半導体メモリ装置100または200がプリチャージ動作を行う場合には、複数の制御信号生成部150_1,150_2,150_3,...は、第3電圧の第1制御信号CON_11,CON_12,CON_13,...、及び第2制御信号CON_21,CON_22,CON_23,...を生成する。第1制御信号CON_11,CON_12,CON_13,...、及び第2制御信号CON_21,CON_22,CON_23,...が、前記第3電圧である場合、第1スイッチング部SW1及び第2スイッチング部SW2は、いずれもイネーブルされ、半導体メモリ装置100または200は、プリチャージ動作を行う。第1スイッチング部SW1及び第2スイッチング部SW2が、図2のように、NMOSトランジスタである場合、前記第1電圧は、前記第2電圧及び前記第3電圧より高い電圧レベルを有し、前記第3電圧は、前記第2電圧より高い電圧レベルを有する。もし第1スイッチング部SW1及び第2スイッチング部SW2がPMOSトランジスタである場合には、前記第1電圧は、前記第2電圧及び前記第3電圧より低い電圧レベルを有し、前記第3電圧は、前記第2電圧より低い電圧レベルを有する。図3は、本発明の技術的思想による他の一実施形態による半導体メモリ装置300のブロック図である。図3を参照すれば、半導体メモリ装置300は、複数のメモリセルブロック110_1,110_2,110_3,110_4,110_5,110_6,110_7,110_8,...、複数の第1ビットラインBL11,BL12,BL13,BL14,BL15,BL16,BL17,...、複数の第2ビットラインBL21,BL22,BL23,BL24,BL25,BL26,BL27,...、複数のグローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,GBL7,GBL8,...、複数のビットラインセンスアンプ120_1,120_2,120_3,120_4,120_5,120_6,...、複数の連結部130_1,130_2,130_3,130_4,130_5,130_6,130_7,130_8,...、複数の制御信号生成部150_1,150_2,150_3,...、及び複数のシールドshieldラインSL1,SL2,SL3,SL4,SL5,SL6,SL7,SL8,...を具備する。図1ないし図3で、同じ部材番号は、同じ構成要素を意味する。すなわち、図3の複数のメモリセルブロック110_1,110_2,110_3,110_4,110_5,110_6,110_7,110_8,...、複数の第1ビットラインBL11,BL12,BL13,BL14,BL15,BL16,BL17,...、複数の第2ビットラインBL21,BL22,BL23,BL24,BL25,BL26,BL27,...、複数のグローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,GBL7,GBL8,...、複数のビットラインセンスアンプ120_1,120_2,120_3,120_4,120_5,120_6,...、複数の連結部130_1,130_2,130_3,130_4,130_5,130_6,130_7,130_8,...、及び複数の制御信号生成部150_1,150_2,150_3,...は、図1と関連して説明したので、以下、詳細な説明は省略する。また、図3の複数のメモリセルブロック110_1,110_2,110_3,110_4,110_5,110_6,110_7,110_8,...、及び複数の連結部130_1,130_2,130_3,130_4,130_5,130_6,130_7,130_8,...は、図2のように具現され、これと係わっては、図2と関連して説明したので、以下、詳細な説明は省略する。複数のシールドラインSL1,SL2,SL3,SL4,SL5,SL6,SL7,SL8,...それぞれは、グローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,GBL7,GBL8,...が形成されるレイヤと同じレイヤで、グローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,GBL7,GBL8,...間に形成される。例えば、シールドラインSL2は、グローバルビットラインGBL1と、グローバルビットラインGBL5との間に形成され、シールドラインSL5は、グローバルビットラインGBL2と、グローバルビットラインGBL6との間に形成される。残りのシールドラインSL1,SL3,SL4,SL6,SL7,SL8,...それぞれも、対応するグローバルビットラインと、前記第1方向に隣接したグローバルビットラインとの間に形成される。シールドラインSL1,SL2,SL3,SL4,SL5,SL6,SL7,SL8,...それぞれは、一定の電圧レベルを維持する。例えば、シールドラインSL1,SL2,SL3,SL4,SL5,SL6,SL7,SL8,...は、接地電圧の電圧レベルを維持する。従って、シールドラインSL1,SL2,SL3,SL4,SL5,SL6,SL7,SL8,...それぞれは、対応するグローバルビットライン間のカップリングを相殺する。例えば、シールドラインSL2は、グローバルビットラインGBL1と、グローバルビットラインGBL5とのカップリングを相殺し、シールドラインSL5は、グローバルビットラインGBL2と、グローバルビットラインGBL6とのカップリングを相殺する。残りのシールドラインSL1,SL3,SL4,SL6,SL7,SL8,...それぞれも、対応するグローバルビットラインと、前記第1方向に隣接したグローバルビットラインとのカップリングを相殺する。図4は、本発明の技術的思想による他の一実施形態による半導体メモリ装置400のブロック図である。図4を参照すれば、半導体メモリ装置400は、複数のメモリセルブロック410_1,410_2,410_3,410_4,410_5,410_6,410_7,410_8,...、複数の第1ビットラインBL11,BL12,BL13,BL14,BL15,BL16,BL17,...、複数の第2ビットラインBL21,BL22,BL23,BL24,BL25,BL26,BL27,...、複数のグローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,GBL7,GBL8,...、複数のビットラインセンスアンプ420_1,420_2,420_3,420_4,420_5,420_6,...、複数の連結部430_1,430_2,430_3,430_4,430_5,430_6,430_7,430_8,...、及び複数の制御信号生成部450_1,450_2,450_3,...を具備する。図4は、フォールデッドビットラインfoldedbitline構造を有する半導体メモリ装置の一実施形態を図示した図面である。すなわち、図1は、オープンビットライン構造を有する半導体メモリ装置の一実施形態を図示しており、図4は、フォールデッドビットライン構造を有する半導体メモリ装置の一実施形態を図示している。複数のメモリセルブロック410_1,410_2,410_3,410_4,410_5,410_6,410_7,410_8,...は、図1のメモリセルブロック110_1,110_2,110_3,110_4,110_5,110_6,110_7,110_8,...と類似し、複数の第1メモリセルを含む第1領域SMCB1、及び複数の第2メモリセルを含む第2領域SMCB2を含む。メモリセルブロック410_1,410_2,410_3,410_4,410_5,410_6,410_7,410_8,...は、図1のメモリセルブロック110_1,110_2,110_3,110_4,110_5,110_6,110_7,110_8,...と類似した構成を有するので、以下、詳細な説明は省略する。複数のビットラインセンスアンプ420_1,420_2,420_3,420_4,420_5,420_6,...それぞれは、複数のメモリセルブロック410_1,410_2,410_3,410_4,410_5,410_6,410_7,410_8,...のうち対応するメモリセルブロックの第1領域SMCB1または第2領域SMCB2と連結される。すなわち、複数のビットラインセンスアンプ420_1,420_2,420_3,420_4,420_5,420_6,...それぞれは、対応するメモリセルブロックの前記第1メモリセルのデータ、または前記第2メモリセルのデータを感知増幅する。半導体メモリ装置400は、フォールデッドビットライン構造を有するので、複数のビットラインセンスアンプ420_1,420_2,420_3,420_4,420_5,420_6,...それぞれは、隣接したメモリセルブロックの第1領域SMCB1及び第2領域SMCB2のうち1つの領域と連結される入力端、及び前記隣接したメモリセルブロックの第1領域SMCB1及び第2領域SMCB2のうち他の1つの領域と連結される反転入力端を具備する。例えば、ビットラインセンスアンプ420_2の入力端に、第1ビットラインBL13が連結されるか、あるいはビットラインセンスアンプ420_2の反転入力端に、グローバルビットラインGBL3を介して、第2ビットラインBL23が連結される。または反対に、ビットラインセンスアンプ420_2の反転入力端に、第1ビットラインBL13が連結されるか、あるいはビットラインセンスアンプ420_2の入力端に、グローバルビットラインGBL3を介して、第2ビットラインBL23が連結される。同様に、残りのビットラインセンスアンプ420_1,420_3,420_4,420_5,420_6,...それぞれの入力端に、隣接したメモリセルブロックに連結された前記第1ビットライン及び前記第2ビットラインのうち1本のビットラインと連結されるか、あるいは反転入力端に、前記隣接したメモリセルブロックに連結された前記第1ビットライン及び前記第2ビットラインのうち残り1本のビットラインが連結される。複数の連結部430_1,430_2,430_3,430_4,430_5,430_6,430_7,430_8,...それぞれは、第1制御信号CON_11,CON_12,CON_13,...のうち対応する第1制御信号に応答し、対応する第1ビットラインを、対応するビットラインセンスアンプに連結するか、あるいは第2制御信号CON_21,CON_22,CON_23,...のうち対応する第2制御信号に応答し、対応するグローバルビットラインを介して、対応する第2ビットラインを、対応するビットラインセンスアンプに連結する。そして、複数の連結部430_1,430_2,430_3,430_4,430_5,430_6,430_7,430_8,...それぞれは、第1スイッチング部SW1及び第2スイッチング部SW2を具備する。第1スイッチング部SW1は、対応する第1制御信号に応答し、対応する第1ビットラインと、対応するビットラインセンスアンプとの連結状態を制御する。第2スイッチング部SW2は、対応する第2制御信号に応答し、対応するビットラインセンスアンプに連結された前記グローバルビットラインと、対応する第2ビットラインとの連結状態を制御する。図4の複数の連結部430_1,430_2,430_3,430_4,430_5,430_6,430_7,430_8,...は、図1の複数の連結部130_1,130_2,130_3,130_4,130_5,130_6,130_7,130_8,...と類似した構成を有して類似して動作するので、以下、詳細な説明は省略する。複数の制御信号生成部450_1,450_2,450_3,...それぞれは、ロウアドレスRAを利用し、対応する第1制御信号及び対応する第2制御信号を生成する。図4の複数の制御信号生成部450_1,450_2,450_3,...は、図1の複数の制御信号生成部150_1,150_2,150_3,...と類似した構成を有して類似して動作するので、以下、詳細な説明は省略する。グローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,GBL7,GBL8,...それぞれは、ポリラインまたはメタルラインである。そして、グローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,GBL7,GBL8,...それぞれは、前記第1ビットライン及び前記第2ビットラインが形成されるレイヤと異なるレイヤで、対応する第1ビットラインと同じ位置と、対応する第2ビットラインと同じ位置との間に形成される。また、グローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,GBL7,GBL8,...のピッチは、第1ビットラインBL11,BL12,BL13,BL14,BL15,BL16,BL17,...のピッチ、または第2ビットラインBL21,BL22,BL23,BL24,BL25,BL26,BL27,...のピッチと同一である。グローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,GBL7,GBL8,...については、図1と関連して詳細に説明したので、以下、詳細な説明は省略する。図5は、図4の半導体メモリ装置400の一実施形態による半導体メモリ装置500の回路図である。図4及び図5を参照すれば、半導体メモリ装置400は、複数のメモリセルブロック410_1,410_2,410_3,410_4,410_5,410_6,410_7,410_8,...、複数の第1ビットラインBL11,BL12,BL13,BL14,BL15,BL16,BL17,...、複数の第2ビットラインBL21,BL22,BL23,BL24,BL25,BL26,BL27,...、複数のグローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,GBL7,GBL8,...、複数のビットラインセンスアンプ420_1,420_2,420_3,420_4,420_5,420_6,...、複数の連結部430_1,430_2,430_3,430_4,430_5,430_6,430_7,430_8,...、及び複数の制御信号生成部450_1,450_2,450_3,...を具備する。図4及び図5で、同じ部材番号は、同じ構成要素を意味する。複数のメモリセルブロック410_1,410_2,410_3,410_4,410_5,410_6,410_7,410_8,...それぞれは、複数の第1メモリセルMC1及び複数の第2メモリセルMC2を含む。図4の第1領域SMCB1は、図5の第1メモリセルMC1を含み、図4の第2領域SMCB2は、図5の第2メモリセルMC2を含む。例えば、図5のメモリセルブロック410_1の第1メモリセルMC1は、図4のメモリセルブロック410_1の第1領域SMCB1に含まれ、図5のメモリセルブロック410_1の第2メモリセルMC2は、図4のメモリセルブロック410_1の第2領域SMCB2に含まれる。第1メモリセルMC1は、第1ビットラインBL11,BL12,BL13,BL14,BL15,BL16,BL17,...のうち対応する第1ビットラインと連結され、第2メモリセルMC2は、第2ビットラインBL21,BL22,BL23,BL24,BL25,BL26,BL27,...のうち対応する第2ビットラインと連結される。例えば、メモリセルブロック410_1の第1メモリセルMC1は、第1ビットラインBL12と連結され、メモリセルブロック410_1の第2メモリセルMC2は、第2ビットラインBL22と連結される。第1メモリセルMC1または第2メモリセルMC2は、1つのトランジスタと、1つのキャパシタとを含む。第1メモリセルMC1及び第2メモリセルMC2の構造については、図2と関連して詳細に説明したので、以下、詳細な説明は省略する。メモリセルブロック410_1,410_2,410_3,410_4,410_5,410_6,410_7,410_8,...の構成及び連結関係については、図5と関連して述べたように、図1と関連して詳細に説明したので、以下、詳細な説明は省略する。複数のビットラインセンスアンプ420_1,420_2,420_3,420_4,420_5,420_6,...それぞれは、複数のメモリセルブロック410_1,410_2,410_3,410_4,410_5,410_6,410_7,410_8,...のうち対応するメモリセルブロックの第1メモリセルMC1または第2メモリセルMC2と連結される。すなわち、複数のビットラインセンスアンプ420_1,420_2,420_3,420_4,420_5,420_6,...それぞれは、対応するメモリセルブロックの第1メモリセルMC1のデータ、または第2メモリセルMC2のデータを感知増幅する。例えば、ビットラインセンスアンプ420_2は、メモリセルブロック410_1の第1メモリセルMC1と、第1ビットラインBL12を介して連結されるか、あるいはメモリセルブロック410_2の第2メモリセルMC2と、第2ビットラインBL22及びグローバルビットラインGBL2を介して連結される。また、ビットラインセンスアンプ420_2は、メモリセルブロック410_4の第1メモリセルMC1と、第1ビットラインBL13を介して連結されるか、あるいはメモリセルブロック410_4の第2メモリセルMC2と、第2ビットラインBL23及びグローバルビットラインGBL3を介して連結される。ビットラインセンスアンプ420_1,420_2,420_3,420_4,420_5,420_6,...の連結関係については、図4と関連して詳細に説明したので、以下、詳細な説明は省略する。複数の連結部430_1,430_2,430_3,430_4,430_5,430_6,430_7,430_8,...それぞれは、第1制御信号CON_11,CON_12,CON_13,...のうち対応する第1制御信号に応答し、対応する第1ビットラインを、対応するビットラインセンスアンプに連結するか、あるいは第2制御信号CON_21,CON_22,CON_23,...のうち対応する第2制御信号に応答し、対応するグローバルビットラインを介して、対応する第2ビットラインを、対応するビットラインセンスアンプに連結する。複数の連結部430_1,430_2,430_3,430_4,430_5,430_6,430_7,430_8,...それぞれは、図4のように、第1スイッチング部SW1及び第2スイッチング部SW2を具備する。図4で説明したように、第1スイッチング部SW1は、対応する第1制御信号に応答し、対応する第1ビットラインと、対応するビットラインセンスアンプとの連結状態を制御し、第2スイッチング部SW2は、対応する第2制御信号に応答し、対応するビットラインセンスアンプに連結された前記グローバルビットラインと、対応する第2ビットラインとの連結状態を制御する。図5では、図4の第1スイッチング部SW1及び第2スイッチング部SW2が、NMOSトランジスタである場合について図示している。第1スイッチング部SW1及び第2スイッチング部SW2が、NMOSトランジスタである場合については、図2と関連して詳細に説明したので、以下、詳細な説明は省略する。また、図2で説明したように、第1スイッチング部SW1及び第2スイッチング部SW2が、NMOSトランジスタである場合のみに本発明が限定されるものではなく、第1スイッチング部SW1及び第2スイッチング部SW2が、以上の説明のように動作しうるものであるならば、少なくとも1つの他の素子を利用し、第1スイッチング部SW1及び第2スイッチング部SW2を具現することもできる。例えば、第1スイッチング部SW1及び第2スイッチング部SW2は、PMOSトランジスタであり、この場合、第1制御信号CON_11,CON_12,CON_13,...、及び第2制御信号CON_21,CON_22,CON_23,...は、第1スイッチング部SW1及び第2スイッチング部SW2が、NMOSトランジスタである場合と反対の論理状態を有する。複数の制御信号生成部450_1,450_2,450_3,...それぞれは、ロウアドレスRAを利用し、対応する第1制御信号及び対応する第2制御信号を生成する。複数の制御信号生成部450_1,450_2,450_3,...の構成及び動作については、図4と関連して詳細に説明したので、以下、詳細な説明は省略する。以下、図4及び図5を参照しつつ、本発明の技術的思想による一実施形態による半導体メモリ装置400または500の動作について説明する。複数の第1メモリセルMC1及び複数の第2メモリセルMC2それぞれは、対応するワードラインと連結されている。複数のワードラインのうち1本のワードラインがイネーブルされる場合について、以下で説明する。説明の便宜上、メモリセルブロック410_1の1つの第1メモリセルMC1、メモリセルブロック410_2の1つの第2メモリセルMC2、メモリセルブロック410_5の1つの第1メモリセルMC1、及びメモリセルブロック410_6の1つの第2メモリセルMC2に共通に連結されたワードラインWLが、イネーブルされると仮定する。ただし、本発明がこの場合に限定されるものではなく、イネーブルされるワードラインの位置によって、半導体メモリ装置400または500は、以下で説明する方法と類似して動作しうる。また、第1制御信号CON_11,CON_12,CON_13,...それぞれが第1電圧である場合、対応する第1スイッチング部SW1のトランジスタは、ターンオンされ、第1制御信号CON_11,CON_12,CON_13,...それぞれが第2電圧である場合、対応する第1スイッチング部SW1のトランジスタは、ターンオフされると仮定する。また、第2制御信号CON_21,CON_22,CON_23,...それぞれが第1電圧である場合、対応する第2スイッチング部SW2のトランジスタは、ターンオンされ、第2制御信号CON_21,CON_22,CON_23,...それぞれが第2電圧である場合、対応する第2スイッチング部SW2のトランジスタは、ターンオフされると仮定する。例えば、図5のように、第1スイッチング部SW1及び第2スイッチング部SW2が、NMOSトランジスタである場合、前記第1電圧は、ハイレベルの電圧になり、前記第2電圧は、ローレベルの電圧になる。そして、前記第1ビットラインは、対応する第1スイッチング部SW1を介して、対応するビットラインセンスアンプの入力端と連結され、前記第2ビットラインは、対応する第2スイッチング部SW2及び対応するグローバルビットラインを介して、対応するビットラインセンスアンプの反転入力端と連結されると仮定する。ただし、本発明がこの場合に限定されるものではなく、前記第1ビットラインは、対応する第1スイッチング部SW1を介して、対応するビットラインセンスアンプの反転入力端と連結され、前記第2ビットラインは、対応する第2スイッチング部SW2及び対応するグローバルビットラインを介して、対応するビットラインセンスアンプの入力端と連結されもする。イネーブルされるワードラインWLのアドレスを利用し、制御信号生成部450_1,450_2,450_3,...それぞれは、対応する第1制御信号及び対応する第2制御信号を生成する。すなわち、制御信号生成部450_1は、イネーブルされるワードラインWLのアドレスを利用し、前記第2電圧の第1制御信号CON_11及び前記第1電圧の第2制御信号CON_21を生成する。制御信号生成部450_2は、イネーブルされるワードラインWLのアドレスを利用し、前記第1電圧の第1制御信号CON_12及び前記第2電圧の第2制御信号CON_21を生成する。そして、制御信号生成部450_3は、イネーブルされるワードラインWLのアドレスを利用し、前記第2電圧の第1制御信号CON_13及び前記第2電圧の第2制御信号CON_23を生成する。すなわち、イネーブルされるワードラインWLと連結された第1メモリセルMC1に連結される第1スイッチング部SW1を制御する第1制御信号CON_12は、前記第1電圧の電圧レベルを有する。また、イネーブルされるワードラインWLと連結された第2メモリセルMC2に連結される第2スイッチング部SW2を制御する第2制御信号CON_21は、前記第1電圧の電圧レベルを有する。以上のような制御信号生成部450_1,450_2,450_3,...の動作によって、第1制御信号CON_12及び第2制御信号CON_21のみ前記第1電圧の電圧レベルを有し、残りの第1制御信号CON_11,CON_13,...及び残りの第2制御信号CON_22,CON_23,...は、前記第2電圧の電圧レベルを有する。従って、第1制御信号CON_12と連結される連結部430_1,430_4,430_5,430_8,...の第1スイッチング部SW1のトランジスタ、及び第2制御信号CON_23と連結される連結部430_2,430_6,...の第2スイッチング部SW2のトランジスタは、ターンオンされ、残りの第1スイッチング部SW1のトランジスタ、及び残りの第2スイッチング部SW2のトランジスタは、ターンオフされる。従って、ビットラインセンスアンプ420_2の第1入力端は、第1ビットラインBL12と連結され、ビットラインセンスアンプ420_2の第2入力端は、第1ビットラインBL13と連結される。そして、ビットラインセンスアンプ420_5の第1入力端は、第1ビットラインBL16と連結され、ビットラインセンスアンプ420_5の第2入力端は、第1ビットラインBL17と連結される。また、ビットラインセンスアンプ420_1の反転入力端は、第2ビットラインBL21と連結され、ビットラインセンスアンプ420_4の反転入力端は、第2ビットラインBL25と連結される。ビットラインセンスアンプ420_2は、イネーブルされたワードラインWLに連結されたメモリセルブロック410_1の第1メモリセルMC1のデータを、第1ビットラインBL12を介して伝送されて感知増幅する。ビットラインセンスアンプ420_5は、イネーブルされたワードラインWLに連結されたメモリセルブロック410_5の第1メモリセルMC1のデータを、第1ビットラインBL16を介して伝送されて感知増幅する。ビットラインセンスアンプ420_1は、イネーブルされたワードラインWLに連結されたメモリセルブロック410_2の第2メモリセルMC2のデータを、第2ビットラインBL21及びグローバルビットラインGBL1を介して伝送されて感知増幅する。そして、ビットラインセンスアンプ420_4は、イネーブルされたワードラインWLに連結されたメモリセルブロック410_6の第2メモリセルMC2のデータを、第2ビットラインBL25及びグローバルビットラインGBL5を介して伝送されて感知増幅する。連結部430_4,430_8,...の第1スイッチング部SW1も、イネーブルされているが、第1ビットラインBL13、BL17,...と連結された第1メモリセルMC1は、イネーブルされたワードラインWLに連結されていないので、ビットラインセンスアンプ420_2,420_5,...は、メモリセルブロック410_4,410_8,...の第1メモリセルMC1のデータを感知増幅しない。もし半導体メモリ装置400または500がプリチャージ動作を行う場合には、複数の制御信号生成部450_1,450_2,450_3,...は、第3電圧の第1制御信号CON_11,CON_12,CON_13,...、及び第2制御信号CON_21,CON_22,CON_23,...を生成する。第1制御信号CON_11,CON_12,CON_13,...、及び第2制御信号CON_21,CON_22,CON_23,...が、前記第3電圧である場合、第1スイッチング部SW1及び第2スイッチング部SW2は、いずれもイネーブルされ、半導体メモリ装置400または500は、プリチャージ動作を行う。第1スイッチング部SW1及び第2スイッチング部SW2が、図5のように、NMOSトランジスタである場合、前記第1電圧は、前記第2電圧及び前記第3電圧より高い電圧レベルを有し、前記第3電圧は、前記第2電圧より高い電圧レベルを有する。もし第1スイッチング部SW1及び第2スイッチング部SW2がPMOSトランジスタである場合には、前記第1電圧は、前記第2電圧及び前記第3電圧より低い電圧レベルを有し、前記第3電圧は、前記第2電圧より低い電圧レベルを有する。図6は、本発明の技術的思想による他の一実施形態による半導体メモリ装置600のブロック図である。図6を参照すれば、半導体メモリ装置600は、複数のメモリセルブロック410_1,410_2,410_3,410_4,410_5,410_6,410_7,410_8,...、複数の第1ビットラインBL11,BL12,BL13,BL14,BL15,BL16,BL17,...、複数の第2ビットラインBL21,BL22,BL23,BL24,BL25,BL26,BL27,...、複数のグローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,GBL7,GBL8,...、複数のビットラインセンスアンプ420_1,420_2,420_3,420_4,420_5,420_6,...、複数の連結部430_1,430_2,430_3,430_4,430_5,430_6,430_7,430_8,...、複数の制御信号生成部450_1,450_2,450_3,...、及び複数のシールドラインSL1,SL2,SL3,SL4,SL5,SL6,SL7,SL8,...を具備する。図4ないし図6で、同じ部材番号は、同じ構成要素を意味する。すなわち、図6の複数のメモリセルブロック410_1,410_2,410_3,410_4,410_5,410_6,410_7,410_8,...、複数の第1ビットラインBL11,BL12,BL13,BL14,BL15,BL16,BL17,...、複数の第2ビットラインBL21,BL22,BL23,BL24,BL25,BL26,BL27,...、複数のグローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,GBL7,GBL8,...、複数のビットラインセンスアンプ420_1,420_2,420_3,420_4,420_5,420_6,...、複数の連結部430_1,430_2,430_3,430_4,430_5,430_6,430_7,430_8,...、及び複数の制御信号生成部450_1,450_2,450_3,...は、図4と関連して説明したので、以下、詳細な説明は省略する。また、図6の複数のメモリセルブロック410_1,410_2,410_3,410_4,410_5,410_6,410_7,410_8,...、及び複数の連結部430_1,430_2,430_3,430_4,430_5,430_6,430_7,430_8,...は、図5のように具現され、これと係わっては、図5と関連して説明したので、以下、詳細な説明は省略する。複数のシールドラインSL1,SL2,SL3,SL4,SL5,SL6,SL7,SL8,...それぞれは、グローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,GBL7,GBL8,...が形成されるレイヤと同じレイヤで、グローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,GBL7,GBL8,...間に形成される。例えば、シールドラインSL4は、グローバルビットラインGBL3と、グローバルビットラインGBL7との間に形成され、シールドラインSL7は、グローバルビットラインGBL4と、グローバルビットラインGBL8との間に形成される。残りのシールドラインSL1,SL2,SL3,SL5,SL6,SL8,...それぞれも、対応するグローバルビットラインと、前記第1方向に隣接したグローバルビットラインとの間に形成される。シールドラインSL1,SL2,SL3,SL4,SL5,SL6,SL7,SL8,...それぞれは、一定の電圧レベルを維持する。例えば、シールドラインSL1,SL2,SL3,SL4,SL5,SL6,SL7,SL8,...は、接地電圧の電圧レベルを維持する。従って、シールドラインSL1,SL2,SL3,SL4,SL5,SL6,SL7,SL8,...それぞれは、対応するグローバルビットライン間のカップリングを相殺する。シールドラインSL1,SL2,SL3,SL4,SL5,SL6,SL7,SL8,...については、図3と関連して詳細に説明したので、以下、詳細な説明は省略する。図7は、本発明の技術的思想による他の一実施形態による半導体メモリ装置700のブロック図である。図7を参照すれば、半導体メモリ装置700は、複数のメモリセルブロック710_1,710_2,710_3,710_4,710_5,710_6,710_7,710_8,...、複数の第1ビットラインBL11,BL12,BL13,BL14,BL15,BL16,BL17,...、複数の第2ビットラインBL21,BL22,BL23,BL24,BL25,BL26,BL27,...、複数のグローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,GBL7,GBL8,...、複数のビットラインセンスアンプ720_1,720_2,720_3,720_4,720_5,720_6,...、複数の連結部730_1,730_2,730_3,730_4,730_5,730_6,730_7,730_8,...、及び複数の制御信号生成部750_1,750_2,750_3,...を具備する。図7の半導体メモリ装置700は、図1の半導体メモリ装置100と、連結部730_1,730_2,730_3,730_4,730_5,730_6,730_7,730_8,...の位置が異なり、残りの構成要素は同一である。さらに具体的には、図7の半導体メモリ装置700の第2スイッチング部SW2の位置と、図1の半導体メモリ装置100の第2スイッチング部SW2の位置とが異なる。以下、連結部730_1,730_2,730_3,730_4,730_5,730_6,730_7,730_8,...の位置が変更されることによって、図1と異なる部分について説明し、残りの部分は、図1と同一であるので、詳細な説明を省略する。複数の連結部730_1,730_2,730_3,730_4,730_5,730_6,730_7,730_8,...それぞれは、第1制御信号CON_11,CON_12,CON_13,...のうち対応する第1制御信号に応答し、対応する第1ビットラインを、対応するビットラインセンスアンプに連結するか、あるいは第2制御信号CON_21,CON_22,CON_23,...のうち対応する第2制御信号に応答し、対応するグローバルビットラインを介して、対応する第2ビットラインを、対応するビットラインセンスアンプに連結する。複数の連結部730_1,730_2,730_3,730_4,730_5,730_6,730_7,730_8,...それぞれは、第1スイッチング部SW1及び第2スイッチング部SW2を具備する。第1スイッチング部SW1は、対応する第1制御信号に応答し、対応する第1ビットラインと、対応するビットラインセンスアンプとの連結状態を制御する。第2スイッチング部SW2は、対応する第2制御信号に応答し、対応する第2ビットラインに連結された前記グローバルビットラインと、対応するビットラインセンスアンプとの連結状態を制御する。例えば、連結部730_1の第1スイッチング部SW1は、第1制御信号CON_12に応答し、第1ビットラインBL12と、ビットラインセンスアンプ720_2との連結状態を制御する。連結部730_1の第2スイッチング部SW2は、第2制御信号CON_22に応答し、第2ビットラインBL22に連結されたグローバルビットラインGBL2と、ビットラインセンスアンプ720_2との連結状態を制御する。また、連結部730_4の第1スイッチング部SW1は、第1制御信号CON_12に応答し、第1ビットラインBL13と、ビットラインセンスアンプ720_2との連結状態を制御する。連結部730_4の第2スイッチング部SW2は、第2制御信号CON_22に応答し、第2ビットラインBL23に連結されたグローバルビットラインGBL3と、ビットラインセンスアンプ720_2との連結状態を制御する。複数の連結部730_1,730_2,730_3,730_4,730_5,730_6,730_7,730_8,...それぞれに含まれた第1スイッチング部SW1及び第2スイッチング部SW2は、一つだけイネーブルされるか、あるいは二つともディセーブルされる。第1スイッチング部SW1が、前記第1制御信号に応答してディセーブルされた場合、第2スイッチング部SW2は、対応する前記第2制御信号に応答し、イネーブルまたはディセーブルされる。そして、第2スイッチング部SW2が、前記第2制御信号に応答してディセーブルされた場合、第1スイッチング部SW1は、対応する前記第1制御信号に応答し、イネーブルまたはディセーブルされる。第1スイッチング部SW1がイネーブルされた場合、第1スイッチング部SW1は、対応する第1ビットラインと、対応するビットラインセンスアンプとを連結し、第1スイッチング部SW1がディセーブルされた場合、第1スイッチング部SW1は、対応する第1ビットラインと、対応するビットラインセンスアンプとの連結を遮断する。また、第2スイッチング部SW2がイネーブルされた場合、第2スイッチング部SW2は、対応するグローバルビットラインと、対応するビットラインセンスアンプとを連結し、第2スイッチング部SW2がディセーブルされた場合、第2スイッチング部SW2は、対応するグローバルビットラインと、対応するビットラインセンスアンプとの連結を遮断する。例えば、メモリセルブロック710_1の第1領域SMCB1の前記第1メモリセルのうち1つの第1メモリセルに連結されているワードラインがイネーブルされた場合、連結部730_1の第1スイッチング部SW1は、第1制御信号CON_12に応答し、第1ビットラインBL12と、ビットラインセンスアンプ720_2とを連結し、連結部730_1の第2スイッチング部SW2は、第2制御信号CON_22に応答し、グローバルビットラインGBL2と、対応するビットラインセンスアンプ720_2との連結を遮断する。第1スイッチング部SW1及び第2スイッチング部SW2は、対応するビットラインセンスアンプと、対応するメモリセルブロックとの間に形成される。すなわち、第1スイッチング部SW1及び第2スイッチング部SW2は、前記メモリセルブロックのエッジに形成される。図1は、第2スイッチング部SW2が対応するメモリセルブロックの中央に対応する位置に形成される場合に係わる実施形態であり、図7は、第2スイッチング部SW2が対応するメモリセルブロックのエッジに形成される場合に係わる実施形態である。例えば、連結部730_1の第1スイッチング部SW1及び第2スイッチング部SW2は、ビットラインセンスアンプ720_2と、メモリセルブロック710_1との間に形成される。他の例として、連結部730_4の第1スイッチング部SW1及び第2スイッチング部SW2は、ビットラインセンスアンプ720_2と、メモリセルブロック710_4との間に形成される。第2ビットラインBL21,BL22,BL23,BL24,BL25,BL26,BL27,BL28,...それぞれに連結されたグローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,GBL7,GBL8,...それぞれは、連結部730_1,730_2,730_3,730_4,730_5,730_6,730_7,730_8,...のうち対応する連結部の第2スイッチング部SW2を介して、ビットラインセンスアンプ720_1,720_2,720_3,720_4,720_5,720_6,...のうち対応するビットラインセンスアンプと連結されたり遮断されたりする。例えば、第2ビットラインBL21に連結されたグローバルビットラインGBL1は、連結部730_1の第2スイッチング部SW2を介して、ビットラインセンスアンプ720_1と連結されたり遮断されたりする。他の例として、第2ビットラインBL23に連結されたグローバルビットラインGBL3は、連結部730_3の第2スイッチング部SW2を介して、ビットラインセンスアンプ720_2と連結されたり遮断されたりする。図8は、図7の半導体メモリ装置700の一実施形態による半導体メモリ装置800の回路図である。図7及び図8を参照すれば、半導体メモリ装置800は、複数のメモリセルブロック710_1,710_2,710_3,710_4,710_5,710_6,710_7,710_8,...、複数の第1ビットラインBL11,BL12,BL13,BL14,BL15,BL16,BL17,...、複数の第2ビットラインBL21,BL22,BL23,BL24,BL25,BL26,BL27,...、複数のグローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,GBL7,GBL8,...、複数のビットラインセンスアンプ720_1,720_2,720_3,720_4,720_5,720_6,...、複数の連結部730_1,730_2,730_3,730_4,730_5,730_6,730_7,730_8,...、及び複数の制御信号生成部750_1,750_2,750_3,...を具備する。図7及び図8で、同じ部材番号は、同じ構成要素を意味する。複数のメモリセルブロック710_1,710_2,710_3,710_4,710_5,710_6,710_7,710_8,...それぞれは、複数の第1メモリセルMC1及び複数の第2メモリセルMC2を含む。図7の第1領域SMCB1は、図8の第1メモリセルMC1を含み、図7の第2領域SMCB2は、図8の第2メモリセルMC2を含む。例えば、図8のメモリセルブロック710_1の第1メモリセルMC1は、図7のメモリセルブロック710_1の第1領域SMCB1に含まれ、図8のメモリセルブロック710_1の第2メモリセルMC2は、図7のメモリセルブロック710_1の第2領域SMCB2に含まれる。第1メモリセルMC1は、第1ビットラインBL11,BL12,BL13,BL14,BL15,BL16,BL17,...のうち対応する第1ビットラインと連結され、第2メモリセルMC2は、第2ビットラインBL21,BL22,BL23,BL24,BL25,BL26,BL27,...のうち対応する第2ビットラインと連結される。例えば、メモリセルブロック710_1の第1メモリセルMC1は、第1ビットラインBL12と連結され、メモリセルブロック710_1の第2メモリセルMC2は、第2ビットラインBL22と連結される。第1メモリセルMC1または第2メモリセルMC2は、1つのトランジスタと、1つのキャパシタとを含む。第1メモリセルMC1及び第2メモリセルMC2の構成については、図2と関連して詳細に説明したので、以下、詳細な説明は省略する。メモリセルブロック710_1,710_2,710_3,710_4,710_5,710_6,710_7,710_8,...の構成及び連結関係については、図7と関連して詳細に説明したので、以下、詳細な説明は省略する。複数のビットラインセンスアンプ720_1,720_2,720_3,720_4,720_5,720_6,...それぞれは、複数のメモリセルブロック710_1,710_2,710_3,710_4,710_5,710_6,710_7,710_8,...のうち対応するメモリセルブロックの第1メモリセルMC1または第2メモリセルMC2と連結される。すなわち、複数のビットラインセンスアンプ720_1,720_2,720_3,720_4,720_5,720_6,...それぞれは、対応するメモリセルブロックの第1メモリセルMC1のデータ、または第2メモリセルMC2のデータを感知増幅する。ビットラインセンスアンプ720_1,720_2,720_3,720_4,720_5,720_6,...の連結関係については、図7と関連して詳細に説明したので、以下、詳細な説明は省略する。複数の連結部730_1,730_2,730_3,730_4,730_5,730_6,730_7,730_8,...それぞれは、第1制御信号CON_11,CON_12,CON_13,...のうち対応する第1制御信号に応答し、対応する第1ビットラインを、対応するビットラインセンスアンプに連結するか、あるいは第2制御信号CON_21,CON_22,CON_23,...のうち対応する第2制御信号に応答し、対応するグローバルビットラインを介して、対応する第2ビットラインを、対応するビットラインセンスアンプに連結する。複数の連結部730_1,730_2,730_3,730_4,730_5,730_6,730_7,730_8,...それぞれは、図7のように、第1スイッチング部SW1及び第2スイッチング部SW2を具備する。図7で説明したように、第1スイッチング部SW1は、対応する第1制御信号に応答し、対応する第1ビットラインと、対応するビットラインセンスアンプとの連結状態を制御し、第2スイッチング部SW2は、対応する第2制御信号に応答し、対応する第2ビットラインに連結された前記グローバルビットラインと、対応するビットラインセンスアンプとの連結状態を制御する。図8では、図7の第1スイッチング部SW1及び第2スイッチング部SW2が、NMOSトランジスタである場合について図示している。例えば、連結部730_1の第1スイッチング部SW1は、第1制御信号CON_12に応答し、第1ビットラインBL12と、ビットラインセンスアンプ720_2との連結状態を制御するNMOSトランジスタである。連結部730_1の第2スイッチング部SW2は、第2制御信号CON_22に応答し、第2ビットラインBL22に連結されたグローバルビットラインGBL2と、ビットラインセンスアンプ720_2との連結状態を制御するNMOSトランジスタである。図8の実施形態のように、第1スイッチング部SW1が、NMOSトランジスタである場合、第1スイッチング部SW1は、対応する第1制御信号が論理ハイ状態である場合にイネーブルされ、対応する第1ビットラインと、対応するビットラインセンスアンプとを連結し、対応する第1制御信号が論理ロー状態である場合にディセーブルされ、対応する第1ビットラインと、対応するビットラインセンスアンプとの連結を遮断する。また、第2スイッチング部SW2が、NMOSトランジスタである場合、第2スイッチング部SW2は、対応する第2制御信号が論理ハイ状態である場合にイネーブルされ、対応する第2ビットラインと、対応するビットラインセンスアンプとを連結し、対応する第2制御信号が論理ロー状態である場合にディセーブルされ、対応する第2ビットラインと、対応するビットラインセンスアンプとの連結を遮断する。図8では、第1スイッチング部SW1及び第2スイッチング部SW2が、NMOSトランジスタである場合について図示しているが、本発明がこの場合に限定されるものではなく、第1スイッチング部SW1及び第2スイッチング部SW2が、以上の説明のように動作しうるものであるならば、少なくとも1つの他の素子を利用し、第1スイッチング部SW1及び第2スイッチング部SW2を具現することもできる。例えば、第1スイッチング部SW1及び第2スイッチング部SW2は、PMOSトランジスタであり、この場合、第1制御信号CON_11,CON_12,CON_13,...、及び第2制御信号CON_21,CON_22,CON_23,...は、第1スイッチング部SW1及び第2スイッチング部SW2が、NMOSトランジスタである場合と反対の論理状態を有する。複数の制御信号生成部750_1,750_2,750_3,...それぞれは、ロウアドレスRAを利用し、対応する第1制御信号及び対応する第2制御信号を生成する。複数の制御信号生成部750_1,750_2,750_3,...の構成及び動作については、図7と関連して述べたように、図1と関連して詳細に説明したので、以下、詳細な説明は省略する。図7の半導体メモリ装置700及び図8のメモリ装置800は、図1の半導体メモリ装置100及び図2の半導体メモリ装置200と、第2スイッチング部SW2の位置が異なるだけであって同一に動作するので、図7の半導体メモリ装置700及び図8のメモリ装置800の動作についての詳細な説明は省略する。図9は、本発明の技術的思想による他の一実施形態による半導体メモリ装置900のブロック図である。図9を参照すれば、半導体メモリ装置900は、複数のメモリセルブロック710_1,710_2,710_3,710_4,710_5,710_6,710_7,710_8,...、複数の第1ビットラインBL11,BL12,BL13,BL14,BL15,BL16,BL17,...、複数の第2ビットラインBL21,BL22,BL23,BL24,BL25,BL26,BL27,...、複数のグローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,GBL7,GBL8,...、複数のビットラインセンスアンプ720_1,720_2,720_3,720_4,720_5,720_6,...、複数の連結部730_1,730_2,730_3,730_4,730_5,730_6,730_7,730_8,...、複数の制御信号生成部750_1,750_2,750_3,...、及び複数のシールドラインSL1,SL2,SL3,SL4,SL5,SL6,SL7,SL8,...を具備する。図7ないし図9で、同じ部材番号は、同じ構成要素を意味する。すなわち、図9の複数のメモリセルブロック710_1,710_2,710_3,710_4,710_5,710_6,710_7,710_8,...、複数の第1ビットラインBL11,BL12,BL13,BL14,BL15,BL16,BL17,...、複数の第2ビットラインBL21,BL22,BL23,BL24,BL25,BL26,BL27,...、複数のグローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,GBL7,GBL8,...、複数のビットラインセンスアンプ720_1,720_2,720_3,720_4,720_5,720_6,...、複数の連結部730_1,730_2,730_3,730_4,730_5,730_6,730_7,730_8,...、及び複数の制御信号生成部750_1,750_2,750_3,...は、図7と関連して説明したので、以下、詳細な説明は省略する。また、図9の複数のメモリセルブロック710_1,710_2,710_3,710_4,710_5,710_6,710_7,710_8,...、及び複数の連結部730_1,730_2,730_3,730_4,730_5,730_6,730_7,730_8,...は、図8のように具現され、これと係わっては、図8と関連して説明したので、以下、詳細な説明は省略する。複数のシールドラインSL1,SL2,SL3,SL4,SL5,SL6,SL7,SL8,...それぞれは、グローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,GBL7,GBL8,...が形成されるレイヤと同じレイヤで、グローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,GBL7,GBL8,...間に形成される。例えば、シールドラインSL1は、グローバルビットラインGBL2と、グローバルビットラインGBL6との間に形成され、シールドラインSL6は、グローバルビットラインGBL1と、グローバルビットラインGBL5との間に形成される。残りのシールドラインSL2,SL3,SL4,SL5,SL7,SL8,...それぞれも、対応するグローバルビットラインと、前記第1方向に隣接したグローバルビットラインとの間に形成される。シールドラインSL1,SL2,SL3,SL4,SL5,SL6,SL7,SL8,...それぞれは、一定の電圧レベルを維持する。例えば、シールドラインSL1,SL2,SL3,SL4,SL5,SL6,SL7,SL8,...は、接地電圧の電圧レベルを維持する。従って、シールドラインSL1,SL2,SL3,SL4,SL5,SL6,SL7,SL8,...それぞれは、対応するグローバルビットライン間のカップリングを相殺する。シールドラインSL1,SL2,SL3,SL4,SL5,SL6,SL7,SL8,...については、図3と関連して詳細に説明したので、以下、詳細な説明は省略する。図10は、本発明の技術的思想による他の一実施形態による半導体メモリ装置1000のブロック図である。図10を参照すれば、半導体メモリ装置1000は、複数のメモリセルブロック1010_1,1010_2,1010_3,1010_4,1010_5,1010_6,1010_7,1010_8,...、複数の第1ビットラインBL11,BL12,BL13,BL14,BL15,BL16,BL17,...、複数の第2ビットラインBL21,BL22,BL23,BL24,BL25,BL26,BL27,...、複数のグローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,GBL7,GBL8,...、複数のビットラインセンスアンプ1020_1,1020_2,1020_3,1020_4,1020_5,1020_6,...、複数の連結部1030_1,1030_2,1030_3,1030_4,1030_5,1030_6,1030_7,1030_8,...、及び複数の制御信号生成部1050_1,1050_2,1050_3,...を具備する。図10は、フォールデッドビットライン構造を有する半導体メモリ装置の一実施形態を図示した図面である。すなわち、図7は、オープンビットライン構造を有する半導体メモリ装置の一実施形態を図示しており、図10は、フォールデッドビットライン構造を有する半導体メモリ装置の一実施形態を図示している。複数のメモリセルブロック1010_1,1010_2,1010_3,1010_4,1010_5,1010_6,1010_7,1010_8,...は、図7のメモリセルブロック710_1,710_2,710_3,710_4,710_5,710_6,710_7,710_8,...と類似し、複数の第1メモリセルを含む第1領域SMCB1、及び複数の第2メモリセルを含む第2領域SMCB2を含む。メモリセルブロック1010_1,1010_2,1010_3,1010_4,1010_5,1010_6,1010_7,1010_8,...は、図7のメモリセルブロック710_1,710_2,710_3,710_4,710_5,710_6,710_7,710_8,...と類似した構成を有するので、以下、詳細な説明は省略する。複数のビットラインセンスアンプ1020_1,1020_2,1020_3,1020_4,1020_5,1020_6,...それぞれは、複数のメモリセルブロック1010_1,1010_2,1010_3,1010_4,1010_5,1010_6,1010_7,1010_8,...のうち対応するメモリセルブロックの第1領域SMCB1または第2領域SMCB2と連結される。すなわち、複数のビットラインセンスアンプ1020_1,1020_2,1020_3,1020_4,1020_5,1020_6,...それぞれは、対応するメモリセルブロックの前記第1メモリセルのデータ、または前記第2メモリセルのデータを感知増幅する。半導体メモリ装置1000は、フォールデッドビットライン構造を有するので、複数のビットラインセンスアンプ1020_1,1020_2,1020_3,1020_4,1020_5,1020_6,...それぞれは、隣接したメモリセルブロックの第1領域SMCB1及び第2領域SMCB2のうち1つの領域と連結される入力端、及び前記隣接したメモリセルブロックの第1領域SMCB1及び第2領域SMCB2のうち他の1つの領域と連結される反転入力端を具備する。例えば、ビットラインセンスアンプ1020_2の入力端に、第1ビットラインBL13が連結されるか、あるいはビットラインセンスアンプ1020_2の反転入力端に、グローバルビットラインGBL3を介して、第2ビットラインBL23が連結される。または反対に、ビットラインセンスアンプ1020_2の反転入力端に、第1ビットラインBL13が連結されるか、あるいはビットラインセンスアンプ1020_2の入力端に、グローバルビットラインGBL3を介して、第2ビットラインBL23が連結される。同様に、残りのビットラインセンスアンプ1020_1,1020_3,1020_4,1020_5,1020_6,...それぞれの入力端に、隣接したメモリセルブロックに連結された前記第1ビットライン及び前記第2ビットラインのうち1本のビットラインが連結されるか、あるいは反転入力端に、前記隣接したメモリセルブロックに連結された前記第1ビットライン及び前記第2ビットラインのうち残り1本のビットラインが連結される。複数の連結部1030_1,1030_2,1030_3,1030_4,1030_5,1030_6,1030_7,1030_8,...それぞれは、第1制御信号CON_11,CON_12,CON_13,...のうち対応する第1制御信号に応答し、対応する第1ビットラインを、対応するビットラインセンスアンプに連結するか、あるいは第2制御信号CON_21,CON_22,CON_23,...のうち対応する第2制御信号に応答し、対応するグローバルビットラインを介して、対応する第2ビットラインを、対応するビットラインセンスアンプに連結する。そして、複数の連結部1030_1,1030_2,1030_3,1030_4,1030_5,1030_6,1030_7,1030_8,...それぞれは、第1スイッチング部SW1及び第2スイッチング部SW2を具備する。第1スイッチング部SW1は、対応する第1制御信号に応答し、対応する第1ビットラインと、対応するビットラインセンスアンプとの連結状態を制御する。第2スイッチング部SW2は、対応する第2制御信号に応答し、対応するビットラインセンスアンプに連結された前記グローバルビットラインと、対応する第2ビットラインとの連結状態を制御する。図10の複数の連結部1030_1,1030_2,1030_3,1030_4,1030_5,1030_6,1030_7,1030_8,...は、図7の複数の連結部730_1,730_2,730_3,730_4,730_5,730_6,730_7,730_8,...と類似した構成を有して類似して動作するので、以下、詳細な説明は省略する。複数の制御信号生成部1050_1,1050_2,1050_3,...それぞれは、ロウアドレスRAを利用し、対応する第1制御信号及び対応する第2制御信号を生成する。図10の複数の制御信号生成部1050_1,1050_2,1050_3,...は、図7の複数の制御信号生成部750_1,750_2,750_3,...と類似した構成を有して類似して動作するので、以下、詳細な説明は省略する。グローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,GBL7,GBL8,...それぞれは、ポリラインまたはメタルラインである。そして、グローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,GBL7,GBL8,...それぞれは、前記第1ビットライン及び前記第2ビットラインが形成されるレイヤと異なるレイヤで、対応する第1ビットラインと同じ位置と、対応する第2ビットラインと同じ位置との間に形成される。また、グローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,GBL7,GBL8,...のピッチは、第1ビットラインBL11,BL12,BL13,BL14,BL15,BL16,BL17,...のピッチ、または第2ビットラインBL21,BL22,BL23,BL24,BL25,BL26,BL27,...のピッチと同一である。グローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,GBL7,GBL8,...については、図1と関連して詳細に説明したので、以下、詳細な説明は省略する。図11は、図10の半導体メモリ装置1000の一実施形態による半導体メモリ装置1100の回路図である。図10及び図11を参照すれば、半導体メモリ装置1100は、複数のメモリセルブロック1010_1,1010_2,1010_3,1010_4,1010_5,1010_6,1010_7,1010_8,...、複数の第1ビットラインBL11,BL12,BL13,BL14,BL15,BL16,BL17,...、複数の第2ビットラインBL21,BL22,BL23,BL24,BL25,BL26,BL27,...、複数のグローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,GBL7,GBL8,...、複数のビットラインセンスアンプ1020_1,1020_2,1020_3,1020_4,1020_5,1020_6,...、複数の連結部1030_1,1030_2,1030_3,1030_4,1030_5,1030_6,1030_7,1030_8,...、及び複数の制御信号生成部1050_1,1050_2,1050_3,...を具備する。図10及び図11で、同じ部材番号は、同じ構成要素を意味する。複数のメモリセルブロック1010_1,1010_2,1010_3,1010_4,1010_5,1010_6,1010_7,1010_8,...それぞれは、複数の第1メモリセルMC1及び複数の第2メモリセルMC2を含む。図10の第1領域SMCB1は、図11の第1メモリセルMC1を含み、図10の第2領域SMCB2は、図11の第2メモリセルMC2を含む。例えば、図11のメモリセルブロック1010_1の第1メモリセルMC1は、図10のメモリセルブロック1010_1の第1領域SMCB1に含まれ、図11のメモリセルブロック1010_1の第2メモリセルMC2は、図10のメモリセルブロック1010_1の第2領域SMCB2に含まれる。第1メモリセルMC1は、第1ビットラインBL11,BL12,BL13,BL14,BL15,BL16,BL17,...のうち対応する第1ビットラインと連結され、第2メモリセルMC2は、第2ビットラインBL21,BL22,BL23,BL24,BL25,BL26,BL27,...のうち対応する第2ビットラインと連結される。例えば、メモリセルブロック1010_1の第1メモリセルMC1は、第1ビットラインBL12と連結され、メモリセルブロック1010_1の第2メモリセルMC2は、第2ビットラインBL22と連結される。第1メモリセルMC1または第2メモリセルMC2は、1つのトランジスタと、1つのキャパシタとを含む。第1メモリセルMC1及び第2メモリセルMC2の構造については、図2と関連して詳細に説明したので、以下、詳細な説明は省略する。メモリセルブロック1010_1,1010_2,1010_3,1010_4,1010_5,1010_6,1010_7,1010_8,...の構成及び連結関係については、図10と関連して詳細に説明したので、以下、詳細な説明は省略する。複数のビットラインセンスアンプ1020_1,1020_2,1020_3,1020_4,1020_5,1020_6,...それぞれは、複数のメモリセルブロック1010_1,1010_2,1010_3,1010_4,1010_5,1010_6,1010_7,1010_8,...のうち対応するメモリセルブロックの第1メモリセルMC1または第2メモリセルMC2と連結される。すなわち、複数のビットラインセンスアンプ1020_1,1020_2,1020_3,1020_4,1020_5,1020_6,...それぞれは、対応するメモリセルブロックの第1メモリセルMC1のデータ、または第2メモリセルMC2のデータを感知増幅する。例えば、ビットラインセンスアンプ1020_2は、メモリセルブロック1010_1の第1メモリセルMC1と、第1ビットラインBL12を介して連結されるか、あるいはメモリセルブロック1010_2の第2メモリセルMC2と、第2ビットラインBL22及びグローバルビットラインGBL2を介して連結される。また、ビットラインセンスアンプ1020_2は、メモリセルブロック1010_4の第1メモリセルMC1と、第1ビットラインBL13を介して連結されるか、あるいはメモリセルブロック1010_4の第2メモリセルMC2と、第2ビットラインBL23及びグローバルビットラインGBL3を介して連結される。ビットラインセンスアンプ1020_1,1020_2,1020_3,1020_4,1020_5,1020_6,...の連結関係については、図7と関連して詳細に説明したので、以下、詳細な説明は省略する。複数の連結部1030_1,1030_2,1030_3,1030_4,1030_5,1030_6,1030_7,1030_8,...それぞれは、第1制御信号CON_11,CON_12,CON_13,...のうち対応する第1制御信号に応答し、対応する第1ビットラインを、対応するビットラインセンスアンプに連結するか、あるいは第2制御信号CON_21,CON_22,CON_23,...のうち対応する第2制御信号に応答し、対応するグローバルビットラインを介して、対応する第2ビットラインを、対応するビットラインセンスアンプに連結する。複数の連結部1030_1,1030_2,1030_3,1030_4,1030_5,1030_6,1030_7,1030_8,...それぞれは、図10のように、第1スイッチング部SW1及び第2スイッチング部SW2を具備する。図10で説明したように、第1スイッチング部SW1は、対応する第1制御信号に応答し、対応する第1ビットラインと、対応するビットラインセンスアンプとの連結状態を制御し、第2スイッチング部SW2は、対応する第2制御信号に応答し、対応する第2ビットラインに連結された前記グローバルビットラインと、対応するビットラインセンスアンプとの連結状態を制御する。図11では、図10の第1スイッチング部SW1及び第2スイッチング部SW2が、NMOSトランジスタである場合について図示している。第1スイッチング部SW1及び第2スイッチング部SW2が、NMOSトランジスタである場合については、図8と関連して詳細に説明したので、以下、詳細な説明は省略する。また、図8で説明したように、第1スイッチング部SW1及び第2スイッチング部SW2が、NMOSトランジスタである場合のみに本発明が限定されるものではなく、第1スイッチング部SW1及び第2スイッチング部SW2が、以上の説明のように動作しうるものであるならば、少なくとも1つの他の素子を利用し、第1スイッチング部SW1及び第2スイッチング部SW2を具現することもできる。例えば、第1スイッチング部SW1及び第2スイッチング部SW2は、PMOSトランジスタであり、この場合、第1制御信号CON_11,CON_12,CON_13,...、及び第2制御信号CON_21,CON_22,CON_23,...は、第1スイッチング部SW1及び第2スイッチング部SW2が、NMOSトランジスタである場合と反対の論理状態を有する。複数の制御信号生成部1050_1,1050_2,1050_3,...それぞれは、ロウアドレスRAを利用し、対応する第1制御信号及び対応する第2制御信号を生成する。複数の制御信号生成部1050_1,1050_2,1050_3,...の構成及び動作については、図10と関連して詳細に説明したので、以下、詳細な説明は省略する。図10の半導体メモリ装置1000及び図11のメモリ装置1100は、図4の半導体メモリ装置400及び図5の半導体メモリ装置500と、第2スイッチング部SW2の位置が異なるだけであって同一に動作するので、図10の半導体メモリ装置1000及び図11のメモリ装置1100の動作についての詳細な説明は省略する。図12は、本発明の技術的思想による他の一実施形態による半導体メモリ装置1200のブロック図である。図12を参照すれば、半導体メモリ装置1200は、複数のメモリセルブロック1010_1,1010_2,1010_3,1010_4,1010_5,1010_6,1010_7,1010_8,...、複数の第1ビットラインBL11,BL12,BL13,BL14,BL15,BL16,BL17,...、複数の第2ビットラインBL21,BL22,BL23,BL24,BL25,BL26,BL27,...、複数のグローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,GBL7,GBL8,...、複数のビットラインセンスアンプ1020_1,1020_2,1020_3,1020_4,1020_5,1020_6,...、複数の連結部1030_1,1030_2,1030_3,1030_4,1030_5,1030_6,1030_7,1030_8,...、複数の制御信号生成部1050_1,1050_2,1050_3,...、及び複数のシールドラインSL1,SL2,SL3,SL4,SL5,SL6,SL7,SL8,...を具備する。図10ないし図12で、同じ部材番号は、同じ構成要素を意味する。すなわち、図12の複数のメモリセルブロック1010_1,1010_2,1010_3,1010_4,1010_5,1010_6,1010_7,1010_8,...、複数の第1ビットラインBL11,BL12,BL13,BL14,BL15,BL16,BL17,...、複数の第2ビットラインBL21,BL22,BL23,BL24,BL25,BL26,BL27,...、複数のグローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,GBL7,GBL8,...、複数のビットラインセンスアンプ1020_1,1020_2,1020_3,1020_4,1020_5,1020_6,...、複数の連結部1030_1,1030_2,1030_3,1030_4,1030_5,1030_6,1030_7,1030_8,...、複数の制御信号生成部1050_1,1050_2,1050_3,...、及び複数の制御信号生成部750_1,750_2,750_3,...は、図10と関連して説明したので、以下、詳細な説明は省略する。また、図12の複数のメモリセルブロック1010_1,1010_2,1010_3,1010_4,1010_5,1010_6,1010_7,1010_8,...、及び複数の連結部1030_1,1030_2,1030_3,1030_4,1030_5,1030_6,1030_7,1030_8,...は、図11のように具現され、これと係わっては、図11と関連して説明したので、以下、詳細な説明は省略する。複数のシールドラインSL1,SL2,SL3,SL4,SL5,SL6,SL7,SL8,...それぞれは、グローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,GBL7,GBL8,...が形成されるレイヤと同じレイヤで、グローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,GBL7,GBL8,...間に形成される。例えば、シールドラインSL1は、グローバルビットラインGBL2と、グローバルビットラインGBL6との間に形成され、シールドラインSL6は、グローバルビットラインGBL1と、グローバルビットラインGBL5との間に形成される。シールドラインSL1,SL2,SL3,SL4,SL5,SL6,SL7,SL8,...それぞれは、一定の電圧レベルを維持する。例えば、シールドラインSL1,SL2,SL3,SL4,SL5,SL6,SL7,SL8,...は、接地電圧の電圧レベルを維持する。従って、シールドラインSL1,SL2,SL3,SL4,SL5,SL6,SL7,SL8,...それぞれは、対応するグローバルビットライン間のカップリングを相殺する。シールドラインSL1,SL2,SL3,SL4,SL5,SL6,SL7,SL8,...については、図9と関連して詳細に説明したので、以下、詳細な説明は省略する。以上で説明したように、本発明の技術的思想による一実施形態による半導体メモリ装置100ないし1200は、前記第1ビットライン及び前記第2ビットラインの長さが従来より短縮され、前記第2ビットラインは、対応するグローバルビットラインを介して、対応するビットラインセンスアンプに連結されるので、ビットライン自体のキャパシタンス成分と、ビットライン間のキャパシタンス成分とを低減させ、ビットライン間のカップリングノイズを低減させる。図13は、本発明の技術的思想による一実施形態による半導体メモリ装置1300のブロック図である。図13を参照すれば、半導体メモリ装置1300は、複数の第1メモリセルブロック1310_1,1310_2,1310_3,1310_4,1310_5,1310_6,...、複数の第2メモリセルブロック1315_1,1315_2,1315_3,1315_4,1315_5,1315_6,...、複数の第1ビットラインBL11、BL12、BL13、BL14、BL15、BL16,...、複数の第2ビットラインBL21、BL22、BL23、BL24、BL25、BL26,...、複数の第3ビットラインBL31、BL32、BL33、BL34、BL35、BL36,...、複数のグローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,...、複数の第1ビットラインセンスアンプ1320_1,1320_2,1320_3,1320_4,1320_5,...、複数の第2ビットラインセンスアンプ1325_1,1325_2,1325_3,1325_4,...、複数の連結部1330_1,1330_2,1330_3,1330_4,1330_5,1330_6,...、及び複数の制御信号生成部1350_1,1350_2,1350_3,...を具備する。複数の第1メモリセルブロック1310_1,1310_2,1310_3,1310_4,1310_5,1310_6,...それぞれは、複数の第1メモリセルを含む第1領域SMCB1、及び複数の第2メモリセルを含む第2領域SMCB2を含む。複数の第2メモリセルブロック1315_1,1315_2,1315_3,1315_4,1315_5,1315_6,...それぞれは、複数の第3メモリセルMC3を含む。第1ビットラインBL11,BL12,BL13,BL14,BL15,BL16,...それぞれは、第1メモリセルブロック1310_1,1310_2,1310_3,1310_4,1310_5,1310_6,...のうち対応する第1メモリセルブロックの第1領域SMCB1の前記第1メモリセルと連結される。第2ビットラインBL21,BL22,BL23,BL24,BL25,BL26,...それぞれは、第1メモリセルブロック1310_1,1310_2,1310_3,1310_4,1310_5,1310_6,...のうち対応する第1メモリセルブロックの第2領域SMCB2の前記第2メモリセルと連結される。第2ビットラインBL21,BL22,BL23,BL24,BL25,BL26,...それぞれは、グローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,...のうち対応するグローバルビットラインと連結される。第3ビットラインBL31,BL32,BL33,BL34,BL35,BL36,...それぞれは、第2メモリセルブロック1315_1,1315_2,1315_3,1315_4,1315_5,1315_6,...のうち対応する第2メモリセルブロックの第3メモリセルMC3と連結される。すなわち、本発明の技術的思想による一実施形態による半導体メモリ装置1300は、階層的ビットライン構造と、一般的なビットライン構造とを同時に有する。例えば、第1メモリセルブロック1310_1の第1領域SMCB1は、第1ビットラインBL11に連結される前記第1メモリセルを含む。そして、第1メモリセルブロック1310_1の第2領域SMCB2は、第2ビットラインBL21に連結される前記第2メモリセルを含む。第1領域SMCB1に含まれた前記第1メモリセル、及び第2領域SMCB2に含まれた前記第2メモリセルは、図14に図示されている。本発明の技術的思想による一実施形態による場合、第1メモリセルブロック1310_1,1310_2,1310_3,1310_4,1310_5,1310_6,...それぞれの第1領域SMCB1及び第2領域SMCB2は、前記メモリセルブロックの半分の大きさを有する。ただし、第1領域SMCB1及び第2領域SMCB2が、前記第1メモリセルブロックの半分の大きさを有する場合のみに本発明が限定されるものではなく、前記第1メモリセルブロックを、異なる大きさの第1領域SMCB1及び第2領域SMCB2に分割することもできる。図13の実施形態は、第1メモリセルブロック1310_1,1310_2,1310_3,1310_4,1310_5,1310_6,...と、複数の第2メモリセルブロック1315_1,1315_2,1315_3,1315_4,1315_5,1315_6,...は、第1方向に交差して配される場合に係わるものである。ただし、本発明がこの場合に限定されるものではなく、異なる個数の第1メモリセルブロックと、少なくとも1つの第2メモリセルブロックとが、前記第1方向に交差して配されもする。図13の実施形態で、第1メモリセルブロック1310_2と、第2メモリセルブロック1315_2または1315_4は、第1方向に配される。また、第1メモリセルブロック1310_1と、第2メモリセルブロック1315_1または1315_3は、第1方向に配される。複数の第1メモリセルブロック1310_1,1310_2,1310_3,1310_4,1310_5,1310_6,...それぞれに含まれた第1領域SMCB1及び第2領域SMCB2は、第2方向に隣接して配される。すなわち、1つの第1メモリセルブロックに含まれる第1領域SMCB1及び第2領域SMCB2は、第2方向に隣接して配される。例えば、第1メモリセルブロック1310_2の第1領域SMCB1及び第2領域SMCB2は、第2方向に隣接して配される。前記第2方向は、前記第1方向と平行していない方向であるか、あるいは前記第1方向と垂直方向である。例えば、前記第1方向は、カラム方向であり、前記第2方向はロウ方向である。複数の第1ビットラインセンスアンプ1320_1,1320_2,1320_3,1320_4,1320_5,...それぞれは、複数の第1メモリセルブロック1310_1,1310_2,1310_3,1310_4,1310_5,1310_6,...のうち対応する第1メモリセルブロックの第1領域SMCB1または第2領域SMCB2と連結される。例えば、第1ビットラインセンスアンプ1320_3は、第1メモリセルブロック1310_3の第1領域SMCB1と、第1ビットラインBL13を介して連結されるか、あるいは第1メモリセルブロック1310_3の第2領域SMCB2と、第2ビットラインBL23及びグローバルビットラインGBL3を介して連結される。複数の第2ビットラインセンスアンプ1325_1,1325_2,1325_3,1325_4,...それぞれは、複数の第2メモリセルブロック1315_1,1315_2,1315_3,1315_4,1315_5,1315_6,...のうち対応する第2メモリセルブロックの第3メモリセルMC3と連結される。例えば、第2ビットラインセンスアンプ1325_1は、第2メモリセルブロック1315_1の第3メモリセルMC3と、第3ビットラインBL31を介して連結されるか、あるいは第2メモリセルブロック1315_2の第3メモリセルMC3と、第3ビットラインBL32を介して連結される。半導体メモリ装置1300は、図13に図示されたように、オープンビットライン構造を有する。すなわち、図13の実施形態で、複数の第1ビットラインセンスアンプ1320_1,1320_2,1320_3,1320_4,1320_5,...それぞれは、隣接した第1メモリセルブロックの第1領域SMCB1または第2領域SMCB2のメモリセルのデータが入力される入力端、及び反対方向に隣接した第1メモリセルブロックの第1領域SMCB1または第2領域SMCB2のメモリセルのデータが入力される反転入力端を具備する。例えば、第1ビットラインセンスアンプ1320_3の入力端には、第1ビットラインBL13が連結されるか、あるいはグローバルビットラインGBL3を介して、第2ビットラインBL23が連結され、第1ビットラインセンスアンプ1320_2の反転入力端には、第1ビットラインBL14が連結されるか、あるいはグローバルビットラインGBL4を介して、第2ビットラインBL24が連結される。または反対に、第1ビットラインセンスアンプ1320_3の反転入力端には、第1ビットラインBL13が連結されるか、あるいはグローバルビットラインGBL3を介して、第2ビットラインBL23が連結され、第1ビットラインセンスアンプ1320_3の入力端には、第1ビットラインBL14が連結されるか、あるいはグローバルビットラインGBL4を介して、第2ビットラインBL24が連結される。また、複数の第2ビットラインセンスアンプ1325_1,1325_2,1325_3,1325_4,...それぞれは、隣接した第2メモリセルブロックの第3メモリセルMC3のデータが入力される入力端、及び反対方向に隣接した第2メモリセルブロックの第3メモリセルのデータが入力される反転入力端を具備する。例えば、第2ビットラインセンスアンプ1325_1の入力端には、第3ビットラインBL31が連結され、第2ビットラインセンスアンプ1325_1の反転入力端には、第3ビットラインBL32が連結される。または反対に、第2ビットラインセンスアンプ1325_1の反転入力端には、第3ビットラインBL31が連結され、第2ビットラインセンスアンプ1325_1の入力端には、第3ビットラインBL32が連結される。複数の連結部1330_1,1330_2,1330_3,1330_4,1330_5,1330_6,...それぞれは、第1制御信号CON_11,CON_12,CON_13,...のうち対応する第1制御信号に応答し、対応する第1ビットラインを、対応する第1ビットラインセンスアンプに連結するか、あるいは第2制御信号CON_21,CON_22,CON_23,...のうち対応する第2制御信号に応答し、対応するグローバルビットラインを介して、対応する第2ビットラインを、対応する第1ビットラインセンスアンプに連結する。例えば、連結部1330_3は、第1制御信号CON_12に応答し、第1ビットラインBL13をビットラインセンスアンプ1320_3に連結するか、あるいは第2制御信号CON_22に応答し、グローバルビットラインGBL3を介して、第2ビットラインBL23を第1ビットラインセンスアンプ1320_3に連結する。複数の連結部1330_1,1330_2,1330_3,1330_4,1330_5,1330_6,...それぞれは、第1スイッチング部SW1及び第2スイッチング部SW2を具備する。第1スイッチング部SW1は、対応する第1制御信号に応答し、対応する第1ビットラインと、対応する第1ビットラインセンスアンプとの連結状態を制御する。第2スイッチング部SW2は、対応する第2制御信号に応答し、対応する第1ビットラインセンスアンプに連結された前記グローバルビットラインと、対応する第2ビットラインとの連結状態を制御する。例えば、連結部1330_4の第1スイッチング部SW1は、第1制御信号CON_12に応答し、第1ビットラインBL14と、第1ビットラインセンスアンプ1320_3との連結状態を制御する。連結部1330_4の第2スイッチング部SW2は、第2制御信号CON_22に応答し、第1ビットラインセンスアンプ1320_3に連結されたグローバルビットラインGBL4と、第2ビットラインBL24との連結状態を制御する。複数の連結部1330_1,1330_2,1330_3,1330_4,1330_5,1330_6,...それぞれに含まれた第1スイッチング部SW1及び第2スイッチング部SW2は、一つだけイネーブルされるか、あるいは二つともディセーブルされる。第1スイッチング部SW1が、前記第1制御信号に応答してディセーブルされた場合、第2スイッチング部SW2は、対応する前記第2制御信号に応答し、イネーブルまたはディセーブルされる。そして、第2スイッチング部SW2が、前記第2制御信号に応答してディセーブルされた場合、第1スイッチング部SW1は、対応する前記第1制御信号に応答し、イネーブルまたはディセーブルされる。第1スイッチング部SW1がイネーブルされた場合、第1スイッチング部SW1は、対応する第1ビットラインと、対応する第1ビットラインセンスアンプとを連結し、第1スイッチング部SW1がディセーブルされた場合、第1スイッチング部SW1は、対応する第1ビットラインと、対応する第1ビットラインセンスアンプとの連結を遮断する。また、第2スイッチング部SW2がイネーブルされた場合、第2スイッチング部SW2は、対応する第2ビットラインと、対応する第1グローバルビットラインとを連結し、第2スイッチング部SW2がディセーブルされた場合、第2スイッチング部SW2は、対応する第2ビットラインと、対応するグローバルビットラインとの連結を遮断する。例えば、第1メモリセルブロック1310_1の第1領域SMCB1の前記第1メモリセルのうち1つの第1メモリセルに連結されているワードラインがイネーブルされた場合、連結部1330_1の第1スイッチング部SW1は、第1制御信号CON_11に応答し、第1ビットラインBL11と、第1ビットラインセンスアンプ1320_1とを連結し、連結部1330_1の第2スイッチング部SW2は、第2制御信号CON_21に応答し、第2ビットラインBL21と、グローバルビットラインGBL1との連結を遮断する。第1スイッチング部SW1は、対応する第1ビットラインセンスアンプと、対応するメモリセルブロックとの間に形成され、第2スイッチング部SW2は、対応するメモリセルブロックの中央に対応する位置に形成される。すなわち、第1スイッチング部SW1は、対応するメモリセルブロックのエッジに形成される。例えば、連結部1330_1の第1スイッチング部SW1は、第1ビットラインセンスアンプ1320_1と、第1メモリセルブロック1310_1との間に形成され、第2スイッチング部SW2は、第1メモリセルブロック1310_1の中央に対応する位置に形成される。第2ビットラインBL21,BL22,BL23,BL24,BL25,BL26,...それぞれは、連結部1330_1,1330_2,1330_3,1330_4,1330_5,1330_6,...のうち対応する連結部の第2スイッチング部SW2を介して、グローバルビットラインGBL1、GBL2、GBL3、GBL4,...のうち対応するグローバルビットラインと連結されたり遮断されたりする。例えば、第2ビットラインBL22は、連結部1330_2の第2スイッチング部SW2を介して、グローバルビットラインGBL2と連結されたり遮断されたりする。グローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,...それぞれは、ポリラインでもあり、メタルラインでもある。グローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,...は、前記第1ビットライン、前記第2ビットライン及び前記第3ビットラインが形成されるレイヤと異なるレイヤの上に形成される。すなわち、前記第1ビットラインないし第3ビットラインは、同じ第1レイヤ上に形成され、前記グローバルビットラインは、前記第1レイヤと異なる第2レイヤ上に形成される。前記第2レイヤ上に形成されるグローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,...それぞれは、対応する第1ビットラインと同じ位置と、対応する第3ビットラインと同じ位置との間に形成される。例えば、グローバルビットラインGBL1は、前記第2レイヤ上で、第1ビットラインBL11または第3ビットラインBL31と同じ位置に形成される。または、グローバルビットラインGBL1は、前記第2レイヤ上で、第1ビットラインBL11と同じ位置と、第3ビットラインBL31と同じ位置との間に形成される。もしグローバルビットラインGBL1が、前記第2レイヤ上で、第3ビットラインBL31と同じ位置に形成される場合、グローバルビットラインGBL5は、前記第2レイヤ上で、第3ビットラインBL35と同じ位置に形成され、残りのグローバルビットラインGBL2、GBL3、GBL4、GBL6,...それぞれも、前記第2レイヤ上で残りの第3ビットラインBL32,BL33,BL34,BL36,...のうち対応する第3ビットラインと同じ位置に形成される。すなわち、グローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,...それぞれは、同じ間隔をもって前記第2レイヤ上に形成される。第1ビットラインBL11,BL12,BL13,BL14,BL15,BL16,...、第2ビットラインBL21,BL22,BL23,BL24,BL25,BL26,...、及び第3ビットラインBL31,BL32,BL33,BL34,BL35,BL36,...を区別せずに、ローカルビットラインと命名する場合、グローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,...のピッチは、前記ローカルビットラインのピッチの4倍になる。複数の制御信号生成部1350_1,1350_2,1350_3,...それぞれは、ロウアドレスRAを利用し、対応する第1制御信号及び対応する第2制御信号を生成する。例えば、制御信号生成部1350_1は、ロウアドレスRAを利用し、第1制御信号CON_11及び第2制御信号CON_21を生成する。また、制御信号生成部1350_2は、ロウアドレスRAを利用し、第1制御信号CON_12及び第2制御信号CON_22を生成し、制御信号生成部1350_3は、ロウアドレスRAを利用し、第1制御信号CON_13及び第2制御信号CON_23を生成する。第2メモリセルブロック1315_1の第3メモリセルMC3、第1メモリセルブロック1310_1の第2領域SMCB2の前記第2メモリセル、第2メモリセルブロック1315_3の第3メモリセルMC3、第1メモリセルブロック1310_3の第1領域SMCB1の前記第1メモリセル、第2メモリセルブロック1315_5の第3メモリセルMC3、及び第1メモリセルブロック1310_5の第2領域SMCB2の前記第2メモリセルに連結されるワードラインが、イネーブルされたと仮定する。そして、第1スイッチング部SW1は、第1制御信号CON_11,CON_12,CON13,...のうち対応する第1制御信号が、第1電圧である場合にイネーブルされ、第2電圧である場合にディセーブルされると仮定する。また、第2スイッチング部SW2は、第2制御信号CON_21,CON_22,CON23,...のうち対応する第2制御信号が、第1電圧である場合にイネーブルされ、第2電圧である場合にディセーブルされると仮定する。この場合、制御信号生成部1350_1は、ロウアドレスRAに応答し、第2電圧の第1制御信号CON_11を生成し、第1電圧の第2制御信号CON_21を生成する。そして、制御信号生成部1350_2は、ロウアドレスRAに応答し、前記第1電圧の第1制御信号CON_12及び前記第2電圧の第2制御信号CON_22を生成する。そして、残りの制御信号生成部1350_3,...は、前記第2電圧の第1制御信号CON_13,...及び第2制御信号CON_23,...を生成する。従って、第1制御信号CON_12に連結された連結部1330_3,1330_4,...の第1スイッチSW1、及び第2制御信号CON_21に連結された連結部1330_1,...の第2スイッチSW2は、イネーブルされる。そして、残りの第1スイッチSW1及び第2スイッチSW2は、ディセーブルされる。従って、第1ビットラインセンスアンプ1320_1は、第1メモリセルブロック1310_1の第2領域SMCB2の前記第2メモリセルのうちイネーブルされたワードラインWLに連結された第2メモリセルのデータを感知増幅する。第1ビットラインセンスアンプ1320_3は、第1メモリセルブロック1310_3の第1領域SMCB1の前記第1メモリセルのうちイネーブルされたワードラインWLに連結された第1メモリセルのデータを感知増幅する。第1ビットラインセンスアンプ1320_4は、第1メモリセルブロック1310_5の第2領域SMCB2の前記第2メモリセルのうちイネーブルされたワードラインWLに連結された第2メモリセルのデータを感知増幅する。そして、第2ビットラインセンスアンプ1325_1は、第2メモリセルブロック1315_1の第3メモリセルMC3のうちイネーブルされたワードラインWLに連結された第3メモリセルMC3のデータを感知増幅する。第2ビットラインセンスアンプ1325_2は、第2メモリセルブロック1315_3の第3メモリセルMC3のうちイネーブルされたワードラインWLに連結された第3メモリセルMC3のデータを感知増幅する。また、第2ビットラインセンスアンプ1325_4は、第2メモリセルブロック1315_5の第3メモリセルMC3のうちイネーブルされたワードラインWLに連結された第3メモリセルMC3のデータを感知増幅する。すなわち、本発明の技術的思想による一実施形態による場合、複数の第1制御信号CON_11,CON_12,CON_13,...のうち1つの第1制御信号のみ前記第1電圧を有し、残りの第1制御信号は、前記第2電圧を有する。また、複数の第2制御信号CON_21,CON_22,CON_23,...のうち1つの第2制御信号のみ前記第1電圧を有し、残りの第2制御信号は、前記第2電圧を有する。前記第1電圧を有する第1制御信号及び第2制御信号は、イネーブルされるワードラインのアドレスによって選択される。もし半導体メモリ装置1300がプリチャージ動作を行う場合には、複数の制御信号生成部1350_1,1350_2,1350_3,...は、第3電圧の第1制御信号CON_11,CON_12,CON_13,...、及び第2制御信号CON_21,CON_22,CON_23,...を生成する。第1制御信号CON_11,CON_12,CON_13,...、及び第2制御信号CON_21,CON_22,CON_23,...が、前記第3電圧である場合、第1スイッチング部SW1及び第2スイッチング部SW2は、いずれもイネーブルされる。図14は、図13の半導体メモリ装置1300の一実施形態による半導体メモリ装置1400の回路図である。図13及び図14を参照すれば、半導体メモリ装置1400は、複数の第1メモリセルブロック1310_1,1310_2,1310_3,1310_4,1310_5,1310_6,...、複数の第2メモリセルブロック1315_1,1315_2,1315_3,1315_4,1315_5,1315_6,...、複数の第1ビットラインBL11,BL12,BL13,BL14,BL15,BL16,...、複数の第2ビットラインBL21,BL22,BL23,BL24,BL25,BL26,...、複数の第3ビットラインBL31,BL32,BL33,BL34,BL35,BL36,...、複数のグローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,...、複数の第1ビットラインセンスアンプ1320_1,1320_2,1320_3,1320_4,1320_5,...、複数の第2ビットラインセンスアンプ1325_1,1325_2,1325_3,1325_4,...、複数の連結部1330_1,1330_2,1330_3,1330_4,1330_5,1330_6,...、及び複数の制御信号生成部1350_1,1350_2,1350_3,...を具備する。図13及び図14で、同じ部材番号は、同じ構成要素を意味する。複数の第1メモリセルブロック1310_1,1310_2,1310_3,1310_4,1310_5,1310_6,...それぞれは、複数の第1メモリセルMC1及び複数の第2メモリセルMC2を含む。図13の第1領域SMCB1は、図14の第1メモリセルMC1を含み、図13の第2領域SMCB2は、図14の第2メモリセルMC2を含む。例えば、図14の第1メモリセルブロック1310_1の第1メモリセルMC1は、図13のメモリセルブロック1310_1の第1領域SMCB1に含まれ、図14の第1メモリセルブロック1310_1の第2メモリセルMC2は、図13のメモリセルブロック1310_1の第2領域SMCB2に含まれる。第1メモリセルMC1は、第1ビットラインBL11,BL12,BL13,BL14,BL15,BL16,...のうち対応する第1ビットラインと連結され、第2メモリセルMC2は、第2ビットラインBL21,BL22,BL23,BL24,BL25,BL26,...のうち対応する第2ビットラインと連結される。例えば、第1メモリセルブロック1310_1の第1メモリセルMC1は、第1ビットラインBL11と連結され、メモリセルブロック1310_1の第2メモリセルMC2は、第2ビットラインBL21と連結される。第1メモリセルMC1、第2メモリセルMC2または第3メモリセルMC3は、1つのトランジスタと、1つのキャパシタとを含む。第1メモリセルMC1の前記トランジスタのゲート及び第1端は、それぞれ対応するワードライン及び対応する第1ビットラインと連結される。第1メモリセルMC1の前記キャパシタは、前記トランジスタの第2端と接地電圧源との間に連結される。第2メモリセルMC2の前記トランジスタのゲート及び第1端は、それぞれ対応するワードライン及び対応する第2ビットラインと連結される。第2メモリセルMC2の前記キャパシタは、前記トランジスタの第2端と接地電圧源との間に連結される。そして、第3メモリセルMC3の前記トランジスタのゲート及び第1端は、それぞれ対応するワードライン及び対応する第3ビットラインと連結される。第3メモリセルMC3の前記キャパシタは、前記トランジスタの第2端と接地電圧源との間に連結される。第1メモリセルブロック1310_1,1310_2,1310_3,1310_4,1310_5,1310_6,...、及び第2メモリセルブロック1315_1,1315_2,1315_3,1315_4,1315_5,1315_6,...の構成及び連結関係については、図13と関連して詳細に説明したので、以下、詳細な説明は省略する。複数の第1ビットラインセンスアンプ1320_1,1320_2,1320_3,1320_4,1320_5,...それぞれは、複数の第1メモリセルブロック1310_1,1310_2,1310_3,1310_4,1310_5,1310_6,...のうち対応する第1メモリセルブロックの第1メモリセルMC1または第2メモリセルMC2と連結される。すなわち、複数の第1ビットラインセンスアンプ1320_1,1320_2,1320_3,1320_4,1320_5,...それぞれは、対応する第1メモリセルブロックの第1メモリセルMC1のデータ、または第2メモリセルMC2のデータを感知増幅する。例えば、第1ビットラインセンスアンプ1320_3は、第1メモリセルブロック1310_3の第1メモリセルMC1と、第1ビットラインBL13を介して連結されるか、あるいは第1メモリセルブロック1310_3の第2メモリセルMC2と、第2ビットラインBL23及びグローバルビットラインGBL3を介して連結される。第1ビットラインセンスアンプ1320_1,1320_2,1320_3,1320_4,1320_5,...及び第2ビットラインセンスアンプ1325_1,1325_2,1325_3,1325_4,...の連結関係については、図13と関連して詳細に説明したので、以下、詳細な説明は省略する。複数の連結部1330_1,1330_2,1330_3,1330_4,1330_5,1330_6,...それぞれは、第1制御信号CON_11,CON_12,CON_13,...のうち対応する第1制御信号に応答し、対応する第1ビットラインを、対応する第1ビットラインセンスアンプに連結するかしたり、あるいは第2制御信号CON_21,CON_22,CON_23,...のうち対応する第2制御信号に応答し、対応するグローバルビットラインを介して、対応する第2ビットラインを、対応する第1ビットラインセンスアンプに連結する。複数の連結部1330_1,1330_2,1330_3,1330_4,1330_5,1330_6,...それぞれは、図13のように、第1スイッチング部SW1及び第2スイッチング部SW2を具備する。図13で説明したように、第1スイッチング部SW1は、対応する第1制御信号に応答し、対応する第1ビットラインと、対応する第1ビットラインセンスアンプとの連結状態を制御し、第2スイッチング部SW2は、対応する第2制御信号に応答し、対応する第1ビットラインセンスアンプに連結された前記グローバルビットラインと、対応する第2ビットラインとの連結状態を制御する。図14では、図13の第1スイッチング部SW1及び第2スイッチング部SW2が、NMOSトランジスタである場合について図示している。例えば、連結部1330_1の第1スイッチング部SW1は、第1制御信号CON_11に応答し、第1ビットラインBL11と、第1ビットラインセンスアンプ1320_1との連結状態を制御するNMOSトランジスタである。連結部1330_1の第2スイッチング部SW2は、第2制御信号CON_21に応答し、第1ビットラインセンスアンプ1320_1に連結されたグローバルビットラインGBL1と、第2ビットラインBL21との連結状態を制御するNMOSトランジスタである。図14の実施形態のように、第1スイッチング部SW1が、NMOSトランジスタである場合、第1スイッチング部SW1は、対応する第1制御信号が論理ハイ状態である場合にイネーブルされ、対応する第1ビットラインと、対応するビットラインセンスアンプとを連結し、対応する第1制御信号が論理ロー状態である場合にディセーブルされ、対応する第1ビットラインと、対応するビットラインセンスアンプとの連結を遮断する。また、第2スイッチング部SW2が、NMOSトランジスタである場合、第2スイッチング部SW2は、対応する第2制御信号が論理ハイ状態である場合にイネーブルされ、対応する第2ビットラインと、対応するビットラインセンスアンプとを連結し、対応する第2制御信号が論理ロー状態である場合にディセーブルされ、対応する第2ビットラインと、対応するビットラインセンスアンプとの連結を遮断する。図14では、第1スイッチング部SW1及び第2スイッチング部SW2が、NMOSトランジスタである場合について図示しているが、本発明がこの場合に限定されるものではなく、第1スイッチング部SW1及び第2スイッチング部SW2が、以上の説明のように動作しうるものであるならば、少なくとも1つの他の素子を利用し、第1スイッチング部SW1及び第2スイッチング部SW2を具現することもできる。例えば、第1スイッチング部SW1及び第2スイッチング部SW2は、PMOSトランジスタであり、この場合、第1制御信号CON_11,CON_12,CON_13,...、及び第2制御信号CON_21,CON_22,CON_23,...は、第1スイッチング部SW1及び第2スイッチング部SW2が、NMOSトランジスタである場合と反対の論理状態を有する。複数の制御信号生成部1350_1,1350_2,1350_3,...それぞれは、ロウアドレスRAを利用し、対応する第1制御信号及び対応する第2制御信号を生成する。複数の制御信号生成部1350_1,1350_2,1350_3,...の構成及び動作については、図13で詳細に説明したので、以下、詳細な説明は省略する。以下、図13及び図14を参照しつつ、本発明の技術的思想による一実施形態による半導体メモリ装置1300または1400の動作について説明する。複数の第1メモリセルMC1及び複数の第2メモリセルMC2それぞれは、対応するワードラインと連結されている。複数のワードラインのうち1本のワードラインがイネーブルされる場合について、以下で説明する。説明の便宜上、第2メモリセルブロック1315_2の1つの第3メモリセルMC3、第1メモリセルブロック1310_2の1つの第1メモリセルMC1、第2メモリセルブロック1315_4の1つの第3メモリセルMC3、第1メモリセルブロック1310_4の1つの第2メモリセルMC2、第2メモリセルブロック1315_6の1つの第3メモリセルMC3、及び第1メモリセルブロック1310_6の1つの第1メモリセルMC1に共通に連結されたワードラインWLが、イネーブルされると仮定する。ただし、本発明がこの場合に限定されるものではなく、イネーブルされるワードラインの位置によって、半導体メモリ装置1300または1400は、以下で説明する方法と類似して動作しうる。また、第1制御信号CON_11,CON_12,CON_13,...それぞれが第1電圧である場合、対応する第1スイッチング部SW1のトランジスタは、ターンオンされ、第1制御信号CON_11,CON_12,CON_13,...それぞれが第2電圧である場合、対応する第1スイッチング部SW1のトランジスタは、ターンオフされると仮定する。また、第2制御信号CON_21,CON_22,CON_23,...それぞれが第1電圧である場合、対応する第2スイッチング部SW2のトランジスタは、ターンオンされ、第2制御信号CON_21,CON_22,CON_23,...それぞれが第2電圧である場合、対応する第2スイッチング部SW2のトランジスタは、ターンオフされると仮定する。例えば、図14のように、第1スイッチング部SW1及び第2スイッチング部SW2が、NMOSトランジスタである場合、前記第1電圧は、ハイレベルの電圧になり、前記第2電圧は、ローレベルの電圧になる。イネーブルされるワードラインWLのアドレスを利用し、制御信号生成部1350_1,1350_2,1350_3,...それぞれは、対応する第1制御信号及び対応する第2制御信号を生成する。すなわち、制御信号生成部1350_1は、イネーブルされるワードラインWLのアドレスを利用し、前記第2電圧の第1制御信号CON_11及び前記第2電圧の第2制御信号CON_21を生成する。制御信号生成部1350_2は、イネーブルされるワードラインWLのアドレスを利用し、前記第2電圧の第1制御信号CON_12及び前記第1電圧の第2制御信号CON_22を生成する。そして、制御信号生成部1350_3は、イネーブルされるワードラインWLのアドレスを利用し、前記第1電圧の第1制御信号CON_13及び前記第2電圧の第2制御信号CON_23を生成する。すなわち、イネーブルされるワードラインWLと連結された第1メモリセルMC1に連結される第1スイッチング部SW1を制御する第1制御信号CON_13は、前記第1電圧の電圧レベルを有する。また、イネーブルされるワードラインWLと連結された第2メモリセルMC2に連結される第2スイッチング部SW2を制御する第2制御信号CON_22は、前記第1電圧の電圧レベルを有する。以上のような制御信号生成部1350_1,1350_2,1350_3,...の動作によって、第1制御信号CON_13及び第2制御信号CON_22のみ前記第1電圧の電圧レベルを有し、残りの第1制御信号CON_11、CON_12,...及び残りの第2制御信号CON_21,CON_23,...は、前記第2電圧の電圧レベルを有する。従って、第1制御信号CON_13と連結される連結部1330_2,1330_6,...の第1スイッチング部SW1のトランジスタ、及び第2制御信号CON_22と連結される連結部1330_3,1330_4,...の第2スイッチング部SW2のトランジスタは、ターンオンされ、残りの第1スイッチング部SW1のトランジスタ、及び残りの第2スイッチング部SW2のトランジスタは、ターンオフされる。従って、第1ビットラインセンスアンプ1320_2は、第1ビットラインBL12と連結され、第1ビットラインセンスアンプ1320_3は、第2ビットラインBL24及び第2ビットラインBL23と連結され、第1ビットラインセンスアンプ1320_5は、第1ビットラインBL16と連結される。第2ビットラインセンスアンプ1325_1は、イネーブルされたワードラインWLに連結された第2メモリセルブロック1315_2の第3メモリセルMC3のデータを、第3ビットラインBL32を介して伝送されて感知増幅する。第1ビットラインセンスアンプ1320_2は、イネーブルされたワードラインWLに連結された第1メモリセルブロック1310_2の第1メモリセルMC1のデータを、第1ビットラインBL12を介して伝送されて感知増幅する。第2ビットラインセンスアンプ1325_3は、イネーブルされたワードラインWLに連結されたメモリセルブロック1315_4の第3メモリセルMC3のデータを、第3ビットラインBL34を介して伝送されて感知増幅する。第1ビットラインセンスアンプ1320_3は、イネーブルされたワードラインWLに連結されたメモリセルブロック1310_4の第2メモリセルMC2のデータを、第2ビットラインBL24及びグローバルビットラインGBL4を介して伝送されて感知増幅する。第2ビットラインセンスアンプ1325_4は、イネーブルされたワードラインWLに連結された第2メモリセルブロック1315_6の第3メモリセルMC3のデータを、第3ビットラインBL36を介して伝送されて感知増幅する。第1ビットラインセンスアンプ1320_5は、イネーブルされたワードラインWLに連結された第1メモリセルブロック1310_6の第1メモリセルMC1のデータを、第1ビットラインBL16を介して伝送されて感知増幅する。連結部1330_3,...の第2スイッチング部SW2もイネーブルされているが、第2ビットラインBL23,...と連結された第2メモリセルMC2は、イネーブルされたワードラインWLに連結されていないので、第1ビットラインセンスアンプ1320_3,...は、第1メモリセルブロック1310_3,...の第2メモリセルMC2のデータを感知増幅しない。もし半導体メモリ装置1300または1400がプリチャージ動作を行う場合には、複数の制御信号生成部1350_1,1350_2,1350_3,...は、第3電圧の第1制御信号CON_11,CON_12,CON_13,...、及び第2制御信号CON_21,CON_22,CON_23,...を生成する。第1制御信号CON_11,CON_12,CON_13,...、及び第2制御信号CON_21,CON_22,CON_23,...が、前記第3電圧である場合、第1スイッチング部SW1及び第2スイッチング部SW2は、いずれもイネーブルされ、半導体メモリ装置1300または1400は、プリチャージ動作を行う。第1スイッチング部SW1及び第2スイッチング部SW2が、図14のように、NMOSトランジスタである場合、前記第1電圧は、前記第2電圧及び前記第3電圧より高い電圧レベルを有し、前記第3電圧は、前記第2電圧より高い電圧レベルを有する。もし第1スイッチング部SW1及び第2スイッチング部SW2がPMOSトランジスタである場合には、前記第1電圧は、前記第2電圧及び前記第3電圧より低い電圧レベルを有し、前記第3電圧は、前記第2電圧より低い電圧レベルを有する。図15は、本発明の技術的思想による他の一実施形態による半導体メモリ装置1500のブロック図である。図15を参照すれば、半導体メモリ装置1500は、複数の第1メモリセルブロック1310_1,1310_2,1310_3,1310_4,1310_5,1310_6,...、複数の第2メモリセルブロック1315_1,1315_2,1315_3,1315_4,1315_5,1315_6,...、複数の第1ビットラインBL11,BL12,BL13,BL14,BL15,BL16,...、複数の第2ビットラインBL21,BL22,BL23,BL24,BL25,BL26,...、複数の第3ビットラインBL31,BL32,BL33,BL34,BL35,BL36,...、複数のグローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,...、複数の第1ビットラインセンスアンプ1320_1,1320_2,1320_3,1320_4,1320_5,...、複数の第2ビットラインセンスアンプ1325_1,1325_2,1325_3,1325_4,...、複数の連結部1330_1,1330_2,1330_3,1330_4,1330_5,1330_6,...、複数の制御信号生成部1350_1,1350_2,1350_3,...、及び複数のシールドラインSL1,SL2,SL3,SL4,SL5,SL6,...を具備する。図13ないし図15で、同じ部材番号は、同じ構成要素を意味する。すなわち、図15の複数の第1メモリセルブロック1310_1,1310_2,1310_3,1310_4,1310_5,1310_6,...、複数の第2メモリセルブロック1315_1,1315_2,1315_3,1315_4,1315_5,1315_6,...、複数の第1ビットラインBL11,BL12,BL13,BL14,BL15,BL16,...、複数の第2ビットラインBL21,BL22,BL23,BL24,BL25,BL26,...、複数の第3ビットラインBL31,BL32,BL33,BL34,BL35,BL36,...、複数のグローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,...、複数の第1ビットラインセンスアンプ1320_1,1320_2,1320_3,1320_4,1320_5,...、複数の第2ビットラインセンスアンプ1325_1,1325_2,1325_3,1325_4,...、複数の連結部1330_1,1330_2,1330_3,1330_4,1330_5,1330_6,...、及び複数の制御信号生成部1350_1,1350_2,1350_3,...は、図13と関連して説明したので、以下、詳細な説明は省略する。また、図15の複数の第1メモリセルブロック1310_1,1310_2,1310_3,1310_4,1310_5,1310_6,...、及び複数の連結部1330_1,1330_2,1330_3,1330_4,1330_5,1330_6,...は、図14のように具現され、これと係わっては、図14と関連して説明したので、以下、詳細な説明は省略する。複数のシールドラインSL1,SL2,SL3,SL4,SL5,SL6,...それぞれは、グローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,...が形成されるレイヤと同じレイヤで、グローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,...間に形成される。例えば、シールドラインSL3は、グローバルビットラインGBL1と、グローバルビットラインGBL5との間に形成され、シールドラインSL4は、グローバルビットラインGBL2と、グローバルビットラインGBL6との間に形成される。残りのシールドラインSL1、SL2、SL5、SL6,...それぞれも、対応するグローバルビットラインと、前記第1方向に隣接したグローバルビットラインとの間に形成される。シールドラインSL1,SL2,SL3,SL4,SL5,SL6,...それぞれは、一定の電圧レベルを維持する。例えば、シールドラインSL1,SL2,SL3,SL4,SL5,SL6,...は、接地電圧の電圧レベルを維持する。従って、シールドラインSL1,SL2,SL3,SL4,SL5,SL6,...それぞれは、対応するグローバルビットライン間のカップリングを相殺する。例えば、シールドラインSL3は、グローバルビットラインGBL1と、グローバルビットラインGBL5とのカップリングを相殺し、シールドラインSL4は、グローバルビットラインGBL2と、グローバルビットラインGBL6とのカップリングを相殺する。残りのシールドラインSL1、SL2、SL5、SL6,...それぞれも、対応するグローバルビットラインと、前記第1方向に隣接したグローバルビットラインとのカップリングを相殺する。図13ないし図15の半導体メモリ装置1300,1400,1500は、オープンビットライン構造を有する場合について図示している。ただし、本発明がこの場合に限定されるものではなく、図13ないし図15の半導体メモリ装置1300,1400,1500がフォールデッドビットライン構造を有することもできる。例えば、第1ビットラインセンスアンプ1320_1,1320_2,1320_3,1320_4,1320_5,...それぞれの入力端及び反転入力端に対応する第1ビットライン及び対応する第2ビットラインのうち1本のビットライン、並びに他の1本のビットラインが連結される。また、第2ビットラインセンスアンプ1325_1,1325_2,1325_3,1325_4,...それぞれの入力端及び反転入力端に対応する第3ビットライン、並びに対応する他の第3ビットラインが連結される。図16は、本発明の技術的思想による他の一実施形態による半導体メモリ装置1600のブロック図である。図16を参照すれば、半導体メモリ装置1600は、複数の第1メモリセルブロック1610_1,1610_2,1610_3,1610_4,1610_5,1610_6,...、複数の第2メモリセルブロック1615_1,1615_2,1615_3,1615_4,1615_5,1615_6,...、複数の第1ビットラインBL11,BL12,BL13,BL14,BL15,BL16,...、複数の第2ビットラインBL21,BL22,BL23,BL24,BL25,BL26,...、複数の第3ビットラインBL31,BL32,BL33,BL34,BL35,BL36,...、複数のグローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,...、複数の第1ビットラインセンスアンプ1620_1,1620_2,1620_3,1620_4,1620_5,...、複数の第2ビットラインセンスアンプ1625_1,1625_2,1625_3,1625_4,...、複数の連結部1630_1,1630_2,1630_3,1630_4,1630_5,1630_6,...、及び複数の制御信号生成部1650_1,1650_2,1650_3,...を具備する。図16の半導体メモリ装置1600は、図13の半導体メモリ装置1300と、連結部1630_1,1630_2,1630_3,1630_4,1630_5,1630_6,...の位置が異なり、残りの構成要素は同一である。さらに具体的には、図16の半導体メモリ装置1600の第2スイッチング部SW2の位置と、図13の半導体メモリ装置1300の第2スイッチング部SW2の位置とが異なる。以下、連結部1630_1,1630_2,1630_3,1630_4,1630_5,1630_6,...の位置が変更されることによって、図13と異なる部分について説明し、残りの部分は、図13と同一であるので、詳細な説明を省略する。複数の連結部1630_1,1630_2,1630_3,1630_4,1630_5,1630_6,...それぞれは、第1制御信号CON_11,CON_12,CON_13,...のうち対応する第1制御信号に応答し、対応する第1ビットラインを、対応する第1ビットラインセンスアンプに連結するか、あるいは第2制御信号CON_21,CON_22,CON_23,...のうち対応する第2制御信号に応答し、対応するグローバルビットラインを介して、対応する第2ビットラインを、対応する第1ビットラインセンスアンプに連結する。複数の連結部1630_1,1630_2,1630_3,1630_4,1630_5,1630_6,...それぞれは、第1スイッチング部SW1及び第2スイッチング部SW2を具備する。第1スイッチング部SW1は、対応する第1制御信号に応答し、対応する第1ビットラインと、対応する第1ビットラインセンスアンプとの連結状態を制御する。第2スイッチング部SW2は、対応する第2制御信号に応答し、対応する第2ビットラインに連結された前記グローバルビットラインと、対応する第1ビットラインセンスアンプとの連結状態を制御する。例えば、連結部1630_1の第1スイッチング部SW1は、第1制御信号CON_11に応答し、第1ビットラインBL11と、第1ビットラインセンスアンプ1620_1との連結状態を制御する。連結部1630_1の第2スイッチング部SW2は、第2制御信号CON_21に応答し、第2ビットラインBL21に連結されたグローバルビットラインGBL1と、第1ビットラインセンスアンプ1620_1との連結状態を制御する。複数の連結部1630_1,1630_2,1630_3,1630_4,1630_5,1630_6,...それぞれに含まれた第1スイッチング部SW1及び第2スイッチング部SW2は、一つだけイネーブルされるか、あるいは二つともディセーブルされる。第1スイッチング部SW1が、前記第1制御信号に応答してディセーブルされた場合、第2スイッチング部SW2は、対応する前記第2制御信号に応答し、イネーブルまたはディセーブルされる。そして、第2スイッチング部SW2が、前記第2制御信号に応答してディセーブルされた場合、第1スイッチング部SW1は、対応する前記第1制御信号に応答し、イネーブルまたはディセーブルされる。第1スイッチング部SW1がイネーブルされた場合、第1スイッチング部SW1は、対応する第1ビットラインと、対応する第1ビットラインセンスアンプとを連結し、第1スイッチング部SW1がディセーブルされた場合、第1スイッチング部SW1は、対応する第1ビットラインと、対応する第1ビットラインセンスアンプとの連結を遮断する。また、第2スイッチング部SW2がイネーブルされた場合、第2スイッチング部SW2は、対応するグローバルビットラインと、対応するビットラインセンスアンプとを連結し、第2スイッチング部SW2がディセーブルされた場合、第2スイッチング部SW2は、対応するグローバルビットラインと、対応する第1ビットラインセンスアンプとの連結を遮断する。例えば、第1メモリセルブロック1610_3の第1領域SMCB1の前記第1メモリセルのうち1つの第1メモリセルに連結されているワードラインがイネーブルされた場合、連結部1630_3の第1スイッチング部SW1は、第1制御信号CON_12に応答し、第1ビットラインBL13と、第1ビットラインセンスアンプ1320_3とを連結し、連結部1630_3の第2スイッチング部SW2は、第2制御信号CON_22に応答し、グローバルビットラインGBL3と、対応する第1ビットラインセンスアンプ1620_3との連結を遮断する。第1スイッチング部SW1及び第2スイッチング部SW2は、対応する第1ビットラインセンスアンプと、対応する第1メモリセルブロックとの間に形成される。すなわち、第1スイッチング部SW1及び第2スイッチング部SW2は、前記第1メモリセルブロックのエッジに形成される。図13は、第2スイッチング部SW2が対応するメモリセルブロックの中央に対応する位置に形成される場合に係わる実施形態であり、図16は、第2スイッチング部SW2が対応するメモリセルブロックのエッジに形成される場合に係わる実施形態である。例えば、連結部1630_3の第1スイッチング部SW1及び第2スイッチング部SW2は、第1ビットラインセンスアンプ1620_3と、第1メモリセルブロック1610_3との間に形成される。他の例として、連結部1630_4の第1スイッチング部SW1及び第2スイッチング部SW2は、第1ビットラインセンスアンプ1620_3と、第1メモリセルブロック1610_4との間に形成される。第2ビットラインBL21,BL22,BL23,BL24,BL25,BL26,BL27,BL28,...それぞれに連結されたグローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,GBL7,GBL8,...それぞれは、連結部1630_1,1630_2,1630_3,1630_4,1630_5,1630_6,...のうち対応する連結部の第2スイッチング部SW2を介して、第1ビットラインセンスアンプ1620_1,1620_2,1620_3,1620_4,1620_5,...のうち対応するビットラインセンスアンプと連結されたり遮断されたりする。例えば、第2ビットラインBL21に連結されたグローバルビットラインGBL1は、連結部1630_1の第2スイッチング部SW2を介して、第1ビットラインセンスアンプ1620_1と連結されたり遮断されたりする。図17は、図16の半導体メモリ装置1600の一実施形態による半導体メモリ装置1700の回路図である。図16及び図17を参照すれば、半導体メモリ装置1700は、複数の第1メモリセルブロック1610_1,1610_2,1610_3,1610_4,1610_5,1610_6,...、複数の第2メモリセルブロック1615_1,1615_2,1615_3,1615_4,1615_5,1615_6,...、複数の第1ビットラインBL11,BL12,BL13,BL14,BL15,BL16,...、複数の第2ビットラインBL21,BL22,BL23,BL24,BL25,BL26,...、複数の第3ビットラインBL31,BL32,BL33,BL34,BL35,BL36,...、複数のグローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,...、複数の第1ビットラインセンスアンプ1620_1,1620_2,1620_3,1620_4,1620_5,...、複数の第2ビットラインセンスアンプ1625_1,1625_2,1625_3,1625_4,...、複数の連結部1630_1,1630_2,1630_3,1630_4,1630_5,1630_6,...、及び複数の制御信号生成部1650_1,1650_2,1650_3,...を具備する。図16及び図17で、同じ部材番号は、同じ構成要素を意味する。複数の第1メモリセルブロック1610_1,1610_2,1610_3,1610_4,1610_5,1610_6,...それぞれは、複数の第1メモリセルMC1及び複数の第2メモリセルMC2を含む。図16の第1領域SMCB1は、図17の第1メモリセルMC1を含み、図16の第2領域SMCB2は、図17の第2メモリセルMC2を含む。例えば、図17の第1メモリセルブロック1610_1の第1メモリセルMC1は、図16の第1メモリセルブロック1610_1の第1領域SMCB1に含まれ、図17の第1メモリセルブロック1610_1の第2メモリセルMC2は、図16の第1メモリセルブロック1610_1の第2領域SMCB2に含まれる。第1メモリセルMC1は、第1ビットラインBL11,BL12,BL13,BL14,BL15,BL16,...のうち対応する第1ビットラインと連結され、第2メモリセルMC2は、第2ビットラインBL21,BL22,BL23,BL24,BL25,BL26,...のうち対応する第2ビットラインと連結される。例えば、第1メモリセルブロック1610_1の第1メモリセルMC1は、第1ビットラインBL11と連結され、第1メモリセルブロック1610_1の第2メモリセルMC2は、第2ビットラインBL21と連結される。第1メモリセルMC1、第2メモリセルMC2または第3メモリセルMC3は、1つのトランジスタと、1つのキャパシタとを含む。第1メモリセルMC1、第2メモリセルMC2及び第3メモリセルMC3の構成については、図14と関連して詳細に説明したので、以下、詳細な説明は省略する。第1メモリセルブロック1610_1,1610_2,1610_3,1610_4,1610_5,1610_6,...、及び第2メモリセルブロック1615_1,1615_2,1615_3,1615_4,1615_5,1615_6,...の構成及び連結関係については、図16と関連して詳細に説明したので、以下、詳細な説明は省略する。複数の第1ビットラインセンスアンプ1620_1,1620_2,1620_3,1620_4,1620_5,...それぞれは、複数の第1メモリセルブロック1610_1,1610_2,1610_3,1610_4,1610_5,1610_6,...のうち対応する第1メモリセルブロックの第1メモリセルMC1または第2メモリセルMC2と連結される。複数の第2ビットラインセンスアンプ1625_1,1625_2,1625_3,1625_4,...それぞれは、複数の第2メモリセルブロック1615_1,1615_2,1615_3,1615_4,1615_5,1615_6,...のうち対応する第2メモリセルブロックの第3メモリセルMC3と連結される。第1ビットラインセンスアンプ1620_1,1620_2,1620_3,1620_4,1620_5,...及び第2ビットラインセンスアンプ1625_1,1625_2,1625_3,1625_4,...の連結関係については、図16と関連して詳細に説明したので、以下、詳細な説明は省略する。複数の連結部1630_1,1630_2,1630_3,1630_4,1630_5,1630_6,...それぞれは、第1制御信号CON_11,CON_12,CON_13,...のうち対応する第1制御信号に応答し、対応する第1ビットラインを、対応する第1ビットラインセンスアンプに連結するか、あるいは第2制御信号CON_21,CON_22,CON_23,...のうち対応する第2制御信号に応答し、対応するグローバルビットラインを介して、対応する第2ビットラインを、対応する第1ビットラインセンスアンプに連結する。複数の連結部1630_1,1630_2,1630_3,1630_4,1630_5,1630_6,...それぞれは、図16のように、第1スイッチング部SW1及び第2スイッチング部SW2を具備する。図16で説明したように、第1スイッチング部SW1は、対応する第1制御信号に応答し、対応する第1ビットラインと、対応する第1ビットラインセンスアンプとの連結状態を制御し、第2スイッチング部SW2は、対応する第2制御信号に応答し、対応する第2ビットラインに連結された前記グローバルビットラインと、対応する第1ビットラインセンスアンプとの連結状態を制御する。図17では、図16の第1スイッチング部SW1及び第2スイッチング部SW2が、NMOSトランジスタである場合について図示している。例えば、連結部1630_1の第1スイッチング部SW1は、第1制御信号CON_12に応答し、第1ビットラインBL11と、第1ビットラインセンスアンプ1620_1との連結状態を制御するNMOSトランジスタである。連結部1630_1の第2スイッチング部SW2は、第2制御信号CON_21に応答し、第2ビットラインBL21に連結されたグローバルビットラインGBL1と、第1ビットラインセンスアンプ1620_1との連結状態を制御するNMOSトランジスタである。図17の実施形態のように、第1スイッチング部SW1が、NMOSトランジスタである場合、第1スイッチング部SW1は、対応する第1制御信号が論理ハイ状態である場合にイネーブルされ、対応する第1ビットラインと、対応するビットラインセンスアンプとを連結し、対応する第1制御信号が論理ロー状態である場合にディセーブルされ、対応する第1ビットラインと、対応するビットラインセンスアンプとの連結を遮断する。また、第2スイッチング部SW2が、NMOSトランジスタである場合、第2スイッチング部SW2は、対応する第2制御信号が論理ハイ状態である場合にイネーブルされ、対応する第2ビットラインと、対応するビットラインセンスアンプとを連結し、対応する第2制御信号が論理ロー状態である場合にディセーブルされ、対応する第2ビットラインと、対応するビットラインセンスアンプとの連結を遮断する。図17では、第1スイッチング部SW1及び第2スイッチング部SW2が、NMOSトランジスタである場合について図示しているが、本発明がこの場合に限定されるものではなく、第1スイッチング部SW1及び第2スイッチング部SW2が、以上の説明のように動作しうるものであるならば、少なくとも1つの他の素子を利用し、第1スイッチング部SW1及び第2スイッチング部SW2を具現することもできる。例えば、第1スイッチング部SW1及び第2スイッチング部SW2は、PMOSトランジスタであり、この場合、第1制御信号CON_11,CON_12,CON_13,...、及び第2制御信号CON_21,CON_22,CON_23,...は、第1スイッチング部SW1及び第2スイッチング部SW2が、NMOSトランジスタである場合と反対の論理状態を有する。複数の制御信号生成部1650_1,1650_2,1650_3,...それぞれは、ロウアドレスRAを利用し、対応する第1制御信号及び対応する第2制御信号を生成する。複数の制御信号生成部1650_1,1650_2,1650_3,...の構成及び動作については、図13と関連して詳細に説明したので、以下、詳細な説明は省略する。図16の半導体メモリ装置1600及び図17のメモリ装置1700は、図13の半導体メモリ装置1300及び図14の半導体メモリ装置1400と、第2スイッチング部SW2の位置が異なるだけであって同一に動作するので、図16の半導体メモリ装置1600及び図17のメモリ装置1700の動作についての詳細な説明は省略する。図18は、本発明の技術的思想による他の一実施形態による半導体メモリ装置1800のブロック図である。図18を参照すれば、半導体メモリ装置1800は、複数の第1メモリセルブロック1610_1,1610_2,1610_3,1610_4,1610_5,1610_6,...、複数の第2メモリセルブロック1615_1,1615_2,1615_3,1615_4,1615_5,1615_6,...、複数の第1ビットラインBL11,BL12,BL13,BL14,BL15,BL16,...、複数の第2ビットラインBL21,BL22,BL23,BL24,BL25,BL26,...、複数の第3ビットラインBL31,BL32,BL33,BL34,BL35,BL36,...、複数のグローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,...、複数の第1ビットラインセンスアンプ1620_1,1620_2,1620_3,1620_4,1620_5,...、複数の第2ビットラインセンスアンプ1625_1,1625_2,1625_3,1625_4,...、複数の連結部1630_1,1630_2,1630_3,1630_4,1630_5,1630_6,...、複数の制御信号生成部1650_1,1650_2,1650_3,...、及び複数のシールドラインSL1,SL2,SL3,SL4,SL5,SL6,...を具備する。図16ないし図18で、同じ部材番号は、同じ構成要素を意味する。すなわち、図18の複数の第1メモリセルブロック1610_1,1610_2,1610_3,1610_4,1610_5,1610_6,...、複数の第2メモリセルブロック1615_1,1615_2,1615_3,1615_4,1615_5,1615_6,...、複数の第1ビットラインBL11,BL12,BL13,BL14,BL15,BL16,...、複数の第2ビットラインBL21,BL22,BL23,BL24,BL25,BL26,...、複数の第3ビットラインBL31,BL32,BL33,BL34,BL35,BL36,...、複数のグローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,...、複数の第1ビットラインセンスアンプ1620_1,1620_2,1620_3,1620_4,1620_5,...、複数の第2ビットラインセンスアンプ1625_1,1625_2,1625_3,1625_4,...、複数の連結部1630_1,1630_2,1630_3,1630_4,1630_5,1630_6,...、及び複数の制御信号生成部1650_1,1650_2,1650_3,...は、図16と関連して説明したので、以下、詳細な説明は省略する。また、図18の第1メモリセルブロック1610_1,1610_2,1610_3,1610_4,1610_5,1610_6,...及び連結部1630_1,1630_2,1630_3,1630_4,1630_5,1630_6,...は、図17のように具現され、これと係わっては、図17と関連して説明したので、以下、詳細な説明は省略する。複数のシールドラインSL1,SL2,SL3,SL4,SL5,SL6,...それぞれは、グローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,...が形成されるレイヤと同じレイヤで、グローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,...間に形成される。例えば、シールドラインSL3は、グローバルビットラインGBL1と、グローバルビットラインGBL5との間に形成され、シールドラインSL4は、グローバルビットラインGBL2と、グローバルビットラインGBL6との間に形成される。残りのシールドラインSL1、SL2、SL5、SL6,...それぞれも、対応するグローバルビットラインと、前記第1方向に隣接したグローバルビットラインとの間に形成される。シールドラインSL1,SL2,SL3,SL4,SL5,SL6,...それぞれは、一定の電圧レベルを維持する。例えば、シールドラインSL1,SL2,SL3,SL4,SL5,SL6,...は、接地電圧の電圧レベルを維持する。従って、シールドラインSL1,SL2,SL3,SL4,SL5,SL6,...それぞれは、対応するグローバルビットライン間のカップリングを相殺する。シールドラインSL1,SL2,SL3,SL4,SL5,SL6,...については、図15と関連して詳細に説明したので、以下、詳細な説明は省略する。図16ないし図18の半導体メモリ装置1600,1700,1800は、オープンビットライン構造を有する場合について図示している。ただし、本発明がこの場合に限定されるものではなく、図16ないし図18の半導体メモリ装置1600,1700,1800がフォールデッドビットライン構造を有することもできる。例えば、第1ビットラインセンスアンプ1620_1,1620_2,1620_3,1620_4,1620_5,...それぞれの入力端及び反転入力端に対応する第1ビットライン及び対応する第2ビットラインのうち1本のビットライン、並びに他の1本のビットラインが連結される。また、第2ビットラインセンスアンプ1625_1,1625_2,1625_3,1625_4,...それぞれの入力端及び反転入力端に対応する第3ビットライン、並びに対応する他の第3ビットラインが連結される。図19は、本発明の技術的思想による一実施形態による半導体メモリ装置1900のブロック図である。図19を参照すれば、半導体メモリ装置1900は、複数の第1メモリセルブロック1910_1,1910_2,1910_3,1910_4,1910_5,1910_6,1910_7,1910_8,...、複数の第2メモリセルブロック1915_1,1915_2,1915_3,1915_4,...、複数の第1ビットラインBL11,BL12,BL13,BL14,BL15,BL16,BL17,BL18,...、複数の第2ビットラインBL21,BL22,BL23,BL24,BL25,BL26,BL27,BL28,...、複数の第3ビットラインBL31,BL32,BL33,BL34,...、複数のグローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,GBL7,GBL8,...、複数の第1ビットラインセンスアンプ1920_1,1920_2,1920_3,1920_4,1920_5,1920_6,...、複数の第2ビットラインセンスアンプ1925_1,1925_2,1925_3,...、複数の連結部1930_1,1930_2,1930_3,1930_4,1930_5,1930_6,1930_7,1930_8,...、及び複数の制御信号生成部1950_1,1950_2,1950_3,...を具備する。複数の第1メモリセルブロック1910_1,1910_2,1910_3,1910_4,1910_5,1910_6,1910_7,1910_8,...それぞれは、複数の第1メモリセルを含む第1領域SMCB1、及び複数の第2メモリセルを含む第2領域SMCB2を含む。複数の第2メモリセルブロック1915_1,1915_2,1915_3,1915_4,...それぞれは、複数の第3メモリセルMC3を含む。第1ビットラインBL11,BL12,BL13,BL14,BL15,BL16,BL17,BL18,...それぞれは、第1メモリセルブロック1910_1,1910_2,1910_3,1910_4,1910_5,1910_6,1910_7,1910_8,...のうち対応する第1メモリセルブロックの第1領域SMCB1の前記第1メモリセルと連結される。第2ビットラインBL21,BL22,BL23,BL24,BL25,BL26,BL27,BL28,...それぞれは、第1メモリセルブロック1910_1,1910_2,1910_3,1910_4,1910_5,1910_6,1910_7,1910_8,...のうち対応する第1メモリセルブロックの第2領域SMCB2の前記第2メモリセルと連結される。第2ビットラインBL21,BL22,BL23,BL24,BL25,BL26,BL27,BL28,...それぞれは、グローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,GBL7,GBL8,...のうち対応するグローバルビットラインと連結される。第3ビットラインBL31,BL32,BL33,BL34,...それぞれは、第2メモリセルブロック1915_1,1915_2,1915_3,1915_4,...のうち対応する第2メモリセルブロックの第3メモリセルMC3と連結される。すなわち、本発明の技術的思想による一実施形態による半導体メモリ装置1900は、階層的ビットライン構造と、一般的なビットライン構造とを同時に有する。例えば、第1メモリセルブロック1910_1の第1領域SMCB1は、第1ビットラインBL12に連結される前記第1メモリセルを含む。そして、第1メモリセルブロック1910_1の第2領域SMCB2は、第2ビットラインBL22に連結される前記第2メモリセルを含む。第1領域SMCB1に含まれた前記第1メモリセル、及び第2領域SMCB2に含まれた前記第2メモリセルは、図20に図示されている。本発明の技術的思想による一実施形態による場合、第1メモリセルブロック1910_1,1910_2,1910_3,1910_4,1910_5,1910_6,1910_7,1910_8,...それぞれの第1領域SMCB1及び第2領域SMCB2は、前記メモリセルブロックの半分の大きさを有する。ただし、第1領域SMCB1及び第2領域SMCB2が、前記第1メモリセルブロックの半分の大きさを有する場合のみに本発明が限定されるものではなく、前記第1メモリセルブロックを、異なる大きさの第1領域SMCB1及び第2領域SMCB2に分割することもできる。図19の実施形態は、第1メモリセルブロック1910_1,1910_2,1910_3,1910_4,1910_5,1910_6,1910_7,1910_8,...のうち2つの第1メモリセルブロックと、第2メモリセルブロック1915_1,1915_2,1915_3,1915_4,...のうち1つの第2メモリセルブロックとが、第1方向に交差して配される場合に係わるものである。ただし、本発明がこの場合に限定されるものではなく、少なくとも1つの第1メモリセルブロックと、少なくとも1つの第2メモリセルブロックとが、前記第1方向に交差して配されもする。図19の実施形態で、第1メモリセルブロック1910_1,1910_2と、第2メモリセルブロック1315_1は、前記第1方向に配され、第2メモリセルブロック1315_1と、第1メモリセルブロック1910_5,1910_7は、前記第1方向に配される。また、第1メモリセルブロック1910_3,1910_4と、第2メモリセルブロック1315_2は、前記第1方向に配され、第2メモリセルブロック1315_2と、第1メモリセルブロック1910_6,1910_8は、前記第1方向に配される。複数の第1メモリセルブロック1910_1,1910_2,1910_3,1910_4,1910_5,1910_6,1910_7,1910_8,...それぞれに含まれた第1領域SMCB1及び第2領域SMCB2は、第2方向に隣接して配される。すなわち、1つの第1メモリセルブロックに含まれる第1領域SMCB1及び第2領域SMCB2は、第2方向に隣接して配される。例えば、第1メモリセルブロック1310_2の第1領域SMCB1及び第2領域SMCB2は、第2方向に隣接して配される。前記第2方向は、前記第1方向と平行していない方向であるか、あるいは前記第1方向と垂直方向である。例えば、前記第1方向はカラム方向であり、前記第2方向はロウ方向である。複数の第1ビットラインセンスアンプ1920_1,1920_2,1920_3,1920_4,1920_5,1920_6,...それぞれは、複数の第1メモリセルブロック1910_1,1910_2,1910_3,1910_4,1910_5,1910_6,1910_7,1910_8,...のうち対応する第1メモリセルブロックの第1領域SMCB1または第2領域SMCB2と連結される。複数の第2ビットラインセンスアンプ1925_1,1925_2,1925_3,...それぞれは、複数の第2メモリセルブロック1915_1,1915_2,1915_3,1915_4,...のうち対応する第2メモリセルブロックの第3メモリセルMC3と連結される。半導体メモリ装置1900は、図19に図示されたように、オープンビットライン構造を有する。すなわち、図19の実施形態で、複数の第1ビットラインセンスアンプ1920_1,1920_2,1920_3,1920_4,1920_5,1920_6,...それぞれは、隣接した第1メモリセルブロックの第1領域SMCB1または第2領域SMCB2のメモリセルのデータが入力される入力端、及び反対方向に隣接した第1メモリセルブロックの第1領域SMCB1または第2領域SMCB2のメモリセルのデータが入力される反転入力端を具備する。例えば、第1ビットラインセンスアンプ1920_2の入力端には、第1ビットラインBL12が連結されるか、あるいはグローバルビットラインGBL2を介して、第2ビットラインBL22が連結され、第1ビットラインセンスアンプ1920_2の反転入力端には、第1ビットラインBL13が連結されるか、あるいはグローバルビットラインGBL3を介して、第2ビットラインBL23が連結される。または反対に、第1ビットラインセンスアンプ1920_2の反転入力端には、第1ビットラインBL12が連結されるか、あるいはグローバルビットラインGBL2を介して、第2ビットラインBL22が連結され、第1ビットラインセンスアンプ1920_2の入力端には、第1ビットラインBL13が連結されるか、あるいはグローバルビットラインGBL3を介して、第2ビットラインBL23が連結される。また、複数の第2ビットラインセンスアンプ1925_1,1925_2,1925_3,...それぞれは、隣接した第2メモリセルブロックの第3メモリセルMC3のデータが入力される入力端、及び反対方向に隣接した第2メモリセルブロックの第3メモリセルのデータが入力される反転入力端を具備する。例えば、第2ビットラインセンスアンプ1925_1の入力端には、第3ビットラインBL31が連結され、第2ビットラインセンスアンプ1925_1の反転入力端には、第3ビットラインBL32が連結される。または反対に、第2ビットラインセンスアンプ1925_1の反転入力端には、第3ビットラインBL31が連結され、第2ビットラインセンスアンプ1925_1の入力端には、第3ビットラインBL32が連結される。複数の連結部1930_1,1930_2,1930_3,1930_4,1930_5,1930_6,1930_7,1930_8,...それぞれは、第1制御信号CON_11,CON_12,CON_13,...のうち対応する第1制御信号に応答し、対応する第1ビットラインを、対応する第1ビットラインセンスアンプに連結するか、あるいは第2制御信号CON_21,CON_22,CON_23,...のうち対応する第2制御信号に応答し、対応するグローバルビットラインを介して、対応する第2ビットラインを、対応する第1ビットラインセンスアンプに連結する。例えば、連結部1930_5は、第1制御信号CON_11に応答し、第1ビットラインBL15をビットラインセンスアンプ1920_4に連結するか、あるいは第2制御信号CON_21に応答し、グローバルビットラインGBL5を介して、第2ビットラインBL25を第1ビットラインセンスアンプ1920_4に連結する。複数の連結部1930_1,1930_2,1930_3,1930_4,1930_5,1930_6,1930_7,1930_8,...それぞれは、第1スイッチング部SW1及び第2スイッチング部SW2を具備する。第1スイッチング部SW1は、対応する第1制御信号に応答し、対応する第1ビットラインと、対応する第1ビットラインセンスアンプとの連結状態を制御する。第2スイッチング部SW2は、対応する第2制御信号に応答し、対応する第1ビットラインセンスアンプに連結された前記グローバルビットラインと、対応する第2ビットラインとの連結状態を制御する。例えば、連結部1930_5の第1スイッチング部SW1は、第1制御信号CON_11に応答し、第1ビットラインBL15と、第1ビットラインセンスアンプ1920_4との連結状態を制御する。連結部1930_5の第2スイッチング部SW2は、第2制御信号CON_21に応答し、第1ビットラインセンスアンプ1920_4に連結されたグローバルビットラインGBL5と、第2ビットラインBL25との連結状態を制御する。複数の連結部1930_1,1930_2,1930_3,1930_4,1930_5,1930_6,1930_7,1930_8,...それぞれに含まれた第1スイッチング部SW1及び第2スイッチング部SW2は、一つだけイネーブルされるか、あるいは二つともディセーブルされる。第1スイッチング部SW1が、前記第1制御信号に応答してディセーブルされた場合、第2スイッチング部SW2は、対応する前記第2制御信号に応答し、イネーブルまたはディセーブルされる。そして、第2スイッチング部SW2が、前記第2制御信号に応答してディセーブルされた場合、第1スイッチング部SW1は、対応する前記第1制御信号に応答し、イネーブルまたはディセーブルされる。第1スイッチング部SW1がイネーブルされた場合、第1スイッチング部SW1は、対応する第1ビットラインと、対応する第1ビットラインセンスアンプとを連結し、第1スイッチング部SW1がディセーブルされた場合、第1スイッチング部SW1は、対応する第1ビットラインと、対応する第1ビットラインセンスアンプとの連結を遮断する。また、第2スイッチング部SW2がイネーブルされた場合、第2スイッチング部SW2は、対応する第2ビットラインと、対応する第1グローバルビットラインとを連結し、第2スイッチング部SW2がディセーブルされた場合、第2スイッチング部SW2は、対応する第2ビットラインと、対応するグローバルビットラインとの連結を遮断する。例えば、第1メモリセルブロック1910_1の第1領域SMCB1の前記第1メモリセルのうち1つの第1メモリセルに連結されているワードラインがイネーブルされた場合、連結部1930_1の第1スイッチング部SW1は、第1制御信号CON_12に応答し、第1ビットラインBL12と、第1ビットラインセンスアンプ1920_2とを連結し、連結部1930_2の第2スイッチング部SW2は、第2制御信号CON_22に応答し、第2ビットラインBL22と、グローバルビットラインGBL2との連結を遮断する。第1スイッチング部SW1は、対応する第1ビットラインセンスアンプと、対応するメモリセルブロックとの間に形成され、第2スイッチング部SW2は、対応するメモリセルブロックの中央に対応する位置に形成される。すなわち、第1スイッチング部SW1は、対応するメモリセルブロックのエッジに形成される。例えば、連結部1930_1の第1スイッチング部SW1は、第1ビットラインセンスアンプ1920_2と、第1メモリセルブロック1910_1との間に形成され、第2スイッチング部SW2は、第1メモリセルブロック1910_1の中央に対応する位置に形成される。第2ビットラインBL21,BL22,BL23,BL24,BL25,BL26,BL27,BL28,...それぞれは、連結部1930_1,1930_2,1930_3,1930_4,1930_5,1930_6,1930_7,1930_8,...のうち対応する連結部の第2スイッチング部SW2を介して、グローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,GBL7,GBL8,...のうち対応するグローバルビットラインと連結されたり遮断されたりする。例えば、第2ビットラインBL22は、連結部1930_1の第2スイッチング部SW2を介して、グローバルビットラインGBL2と連結されたり遮断されたりする。グローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,GBL7,GBL8,...それぞれは、ポリラインでもあり、メタルラインでもある。グローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,GBL7,GBL8,...は、前記第1ビットライン、前記第2ビットライン及び前記第3ビットラインが形成されるレイヤと異なるレイヤの上に形成される。すなわち、前記第1ビットラインないし第3ビットラインは、同じ第1レイヤ上に形成され、前記グローバルビットラインは、前記第1レイヤと異なる第2レイヤ上に形成される。前記第2レイヤ上に形成されるグローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,GBL7,GBL8,...それぞれは、対応する第1ビットラインと同じ位置と、対応する第2ビットラインと同じ位置との間に形成される。例えば、グローバルビットラインGBL1は、前記第2レイヤ上で、第1ビットラインBL11または第2ビットラインBL22と同じ位置に形成される。または、グローバルビットラインGBL1は、前記第2レイヤ上で、第1ビットラインBL11と同じ位置と、第2ビットラインBL22と同じ位置との間に形成される。もしグローバルビットラインGBL1が、前記第2レイヤ上で、第2ビットラインBL22と同じ位置に形成される場合、グローバルビットラインGBL5は、前記第2レイヤ上で、第1ビットラインBL15と同じ位置に形成される。また、グローバルビットラインGBL2が、前記第2レイヤ上で、第2ビットラインBL21と同じ位置に形成される場合、グローバルビットラインGBL7は、前記第2レイヤ上で、第1ビットラインBL17と同じ位置に形成される。同じ方法で、残りのグローバルビットラインGBL3,GBL4,GBL6,GBL8,...も、前記第2レイヤ上に形成される。第1ビットラインBL11,BL12,BL13,BL14,BL15,BL16,BL17,BL18,...、第2ビットラインBL21,BL22,BL23,BL24,BL25,BL26,BL27,BL28,...、及び第3ビットラインBL31,BL32,BL33,BL34,...を区別せずに、ローカルビットラインと命名する場合、グローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,GBL7,GBL8,...のピッチは、前記ローカルビットラインのピッチの3倍になる。複数の制御信号生成部1950_1,1950_2,1950_3,...それぞれは、ロウアドレスRAを利用し、対応する第1制御信号及び対応する第2制御信号を生成する。例えば、制御信号生成部1950_1は、ロウアドレスRAを利用し、第1制御信号CON_11及び第2制御信号CON_21を生成する。また、制御信号生成部1950_2は、ロウアドレスRAを利用し、第1制御信号CON_12及び第2制御信号CON_22を生成し、制御信号生成部1950_3は、ロウアドレスRAを利用し、第1制御信号CON_13及び第2制御信号CON_23を生成する。第1メモリセルブロック1910_1の第1領域SMCB1の前記第1メモリセル、第1メモリセルブロック1910_2の第2領域SMCB2の前記第2メモリセル、第2メモリセルブロック1915_1の第3メモリセルMC3、第1メモリセルブロック1910_5の第2領域SMCB2の前記第2メモリセル、第1メモリセルブロック1910_7の第1領域SMCB1の前記第1メモリセル、及び第2メモリセルブロック1915_3の第3メモリセルMC3に連結されるワードラインが、イネーブルされたと仮定する。そして、第1スイッチング部SW1は、第1制御信号CON_11,CON_12,CON13,...のうち対応する第1制御信号が、第1電圧である場合にイネーブルされ、第2電圧である場合にディセーブルされると仮定する。また、第2スイッチング部SW2は、第2制御信号CON_21,CON_22,CON23,...のうち対応する第2制御信号が、第1電圧である場合にイネーブルされ、第2電圧である場合にディセーブルされると仮定する。この場合、制御信号生成部1950_1は、ロウアドレスRAに応答し、第2電圧の第1制御信号CON_11を生成し、第1電圧の第2制御信号CON_21を生成する。そして、制御信号生成部1350_2は、ロウアドレスRAに応答し、前記第1電圧の第1制御信号CON_12及び前記第2電圧の第2制御信号CON_22を生成する。そして、残りの制御信号生成部1350_3,...は、前記第2電圧の第1制御信号CON_13,...及び第2制御信号CON_23,...を生成する。従って、第1制御信号CON_12に連結された連結部1930_1,1930_7,...の第1スイッチSW1、及び第2制御信号CON_21に連結された連結部1930_2,1930_5,...の第2スイッチSW2は、イネーブルされる。そして、残りの第1スイッチSW1及び第2スイッチSW2は、ディセーブルされる。従って、第1ビットラインセンスアンプ1920_1は、第1メモリセルブロック1910_2の第2領域SMCB2の前記第2メモリセルのうちイネーブルされたワードラインWLに連結された第2メモリセルのデータを感知増幅する。第1ビットラインセンスアンプ1920_2は、第1メモリセルブロック1910_1の第1領域SMCB1の前記第1メモリセルのうちイネーブルされたワードラインWLに連結された第1メモリセルのデータを感知増幅する。第1ビットラインセンスアンプ1920_4は、第1メモリセルブロック1910_5の第2領域SMCB2の前記第2メモリセルのうちイネーブルされたワードラインWLに連結された第2メモリセルのデータを感知増幅する。第1ビットラインセンスアンプ1920_6は、第1メモリセルブロック1910_7の第1領域SMCB1の前記第1メモリセルのうちイネーブルされたワードラインWLに連結された第1メモリセルのデータを感知増幅する。そして、第2ビットラインセンスアンプ1925_1は、第2メモリセルブロック1915_1の第3メモリセルMC3のうちイネーブルされたワードラインWLに連結された第3メモリセルMC3のデータを感知増幅する。第2ビットラインセンスアンプ1925_2は、第2メモリセルブロック1915_3の第3メモリセルMC3のうちイネーブルされたワードラインWLに連結された第3メモリセルMC3のデータを感知増幅する。すなわち、本発明の技術的思想による一実施形態による場合、複数の第1制御信号CON_11,CON_12,CON_13,...のうち1つの第1制御信号のみ前記第1電圧を有し、残りの第1制御信号は、前記第2電圧を有する。また、複数の第2制御信号CON_21,CON_22,CON_23,...のうち1つの第2制御信号のみ前記第1電圧を有し、残りの第2制御信号は、前記第2電圧を有する。前記第1電圧を有する第1制御信号及び第2制御信号は、イネーブルされるワードラインのアドレスによって選択される。もし半導体メモリ装置1900がプリチャージ動作を行う場合には、複数の制御信号生成部1950_1,1950_2,1950_3,...は、第3電圧の第1制御信号CON_11,CON_12,CON_13,...、及び第2制御信号CON_21,CON_22,CON_23,...を生成する。第1制御信号CON_11,CON_12,CON_13,...、及び第2制御信号CON_21,CON_22,CON_23,...が、前記第3電圧である場合、第1スイッチング部SW1及び第2スイッチング部SW2は、いずれもイネーブルされる。図20は、図19の半導体メモリ装置1900の一実施形態による半導体メモリ装置2000の回路図である。図19及び図20を参照すれば、半導体メモリ装置2000は、複数の第1メモリセルブロック1910_1,1910_2,1910_3,1910_4,1910_5,1910_6,1910_7,1910_8,...、複数の第2メモリセルブロック1915_1,1915_2,1915_3,1915_4,...、複数の第1ビットラインBL11,BL12,BL13,BL14,BL15,BL16,BL17,BL18,...、複数の第2ビットラインBL21,BL22,BL23,BL24,BL25,BL26,BL27,BL28,...、複数の第3ビットラインBL31,BL32,BL33,BL34,...、複数のグローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,GBL7,GBL8,...、複数の第1ビットラインセンスアンプ1920_1,1920_2,1920_3,1920_4,1920_5,1920_6,...、複数の第2ビットラインセンスアンプ1925_1,1925_2,1925_3,...、複数の連結部1930_1,1930_2,1930_3,1930_4,1930_5,1930_6,1930_7,1930_8,...、及び複数の制御信号生成部1950_1,1950_2,1950_3,...を具備する。図19及び図20で、同じ部材番号は、同じ構成要素を意味する。複数の第1メモリセルブロック1910_1,1910_2,1910_3,1910_4,1910_5,1910_6,1910_7,1910_8,...それぞれは、複数の第1メモリセルMC1及び複数の第2メモリセルMC2を含む。図19の第1領域SMCB1は、図20の第1メモリセルMC1を含み、図19の第2領域SMCB2は、図20の第2メモリセルMC2を含む。例えば、図20の第1メモリセルブロック1910_1の第1メモリセルMC1は、図19のメモリセルブロック1910_1の第1領域SMCB1に含まれ、図20の第1メモリセルブロック1910_1の第2メモリセルMC2は、図19のメモリセルブロック1910_1の第2領域SMCB2に含まれる。第1メモリセルMC1は、第1ビットラインBL11,BL12,BL13,BL14,BL15,BL16,BL17,BL18,...のうち対応する第1ビットラインと連結され、第2メモリセルMC2は、第2ビットラインBL21,BL22,BL23,BL24,BL25,BL26,BL27,BL28,...のうち対応する第2ビットラインと連結される。例えば、第1メモリセルブロック1910_1の第1メモリセルMC1は、第1ビットラインBL12と連結され、メモリセルブロック1910_1の第2メモリセルMC2は、第2ビットラインBL22と連結される。第1メモリセルMC1、第2メモリセルMC2または第3メモリセルMC3は、1つのトランジスタと、1つのキャパシタとを含む。第1メモリセルMC1の前記トランジスタのゲート及び第1端は、それぞれ対応するワードライン及び対応する第1ビットラインと連結される。第1メモリセルMC1の前記キャパシタは、前記トランジスタの第2端と接地電圧源との間に連結される。第2メモリセルMC2の前記トランジスタのゲート及び第1端は、それぞれ対応するワードライン及び対応する第2ビットラインと連結される。第2メモリセルMC2の前記キャパシタは、前記トランジスタの第2端と接地電圧源との間に連結される。そして、第3メモリセルMC3の前記トランジスタのゲート及び第1端は、それぞれ対応するワードライン及び対応する第3ビットラインと連結される。第3メモリセルMC3の前記キャパシタは、前記トランジスタの第2端と接地電圧源との間に連結される。第1メモリセルブロック1910_1,1910_2,1910_3,1910_4,1910_5,1910_6,1910_7,1910_8,...、及び第2メモリセルブロック1915_1,1915_2,1915_3,1915_4,...の構成及び連結関係については、図19と関連して詳細に説明したので、以下、詳細な説明は省略する。複数の第1ビットラインセンスアンプ1920_1,1920_2,1920_3,1920_4,1920_5,1920_6,...それぞれは、複数の第1メモリセルブロック1910_1,1910_2,1910_3,1910_4,1910_5,1910_6,1910_7,1910_8,...のうち対応する第1メモリセルブロックの第1メモリセルMC1または第2メモリセルMC2と連結される。すなわち、複数の第1ビットラインセンスアンプ1920_1,1920_2,1920_3,1920_4,1920_5,1920_6,...それぞれは、対応する第1メモリセルブロックの第1メモリセルMC1のデータ、または第2メモリセルMC2のデータを感知増幅する。例えば、第1ビットラインセンスアンプ1920_2は、第1メモリセルブロック1910_1の第1メモリセルMC1と、第1ビットラインBL12を介して連結されるか、あるいは第1メモリセルブロック1910_1の第2メモリセルMC2と、第2ビットラインBL22及びグローバルビットラインGBL2を介して連結される。第1ビットラインセンスアンプ1920_1,1920_2,1920_3,1920_4,1920_5,1920_6,...、及び第2ビットラインセンスアンプ1925_1,1925_2,1925_3,1925_4,1925_5,1925_6,1925_7,1925_8,...の連結関係については、図19と関連して詳細に説明したので、以下、詳細な説明は省略する。複数の連結部1930_1,1930_2,1930_3,1930_4,1930_5,1930_6,1930_7,1930_8,...それぞれは、第1制御信号CON_11,CON_12,CON_13,...のうち対応する第1制御信号に応答し、対応する第1ビットラインを、対応する第1ビットラインセンスアンプに連結するか、あるいは第2制御信号CON_21,CON_22,CON_23,...のうち対応する第2制御信号に応答し、対応するグローバルビットラインを介して、対応する第2ビットラインを、対応する第1ビットラインセンスアンプに連結する。複数の連結部1930_1,1930_2,1930_3,1930_4,1930_5,1930_6,1930_7,1930_8,...それぞれは、図19のように、第1スイッチング部SW1及び第2スイッチング部SW2を具備する。図19で説明したように、第1スイッチング部SW1は、対応する第1制御信号に応答し、対応する第1ビットラインと、対応する第1ビットラインセンスアンプとの連結状態を制御し、第2スイッチング部SW2は、対応する第2制御信号に応答し、対応する第1ビットラインセンスアンプに連結された前記グローバルビットラインと、対応する第2ビットラインとの連結状態を制御する。図20では、図19の第1スイッチング部SW1及び第2スイッチング部SW2が、NMOSトランジスタである場合について図示している。例えば、連結部1930_1の第1スイッチング部SW1は、第1制御信号CON_12に応答し、第1ビットラインBL12と、第1ビットラインセンスアンプ1920_2との連結状態を制御するNMOSトランジスタである。連結部1930_1の第2スイッチング部SW2は、第2制御信号CON_22に応答し、第1ビットラインセンスアンプ1920_2に連結されたグローバルビットラインGBL2と、第2ビットラインBL22との連結状態を制御するNMOSトランジスタである。図20の実施形態のように、第1スイッチング部SW1が、NMOSトランジスタである場合、第1スイッチング部SW1は、対応する第1制御信号が論理ハイ状態である場合にイネーブルされ、対応する第1ビットラインと、対応するビットラインセンスアンプとを連結し、対応する第1制御信号が論理ロー状態である場合にディセーブルされ、対応する第1ビットラインと、対応するビットラインセンスアンプとの連結を遮断する。また、第2スイッチング部SW2が、NMOSトランジスタである場合、第2スイッチング部SW2は、対応する第2制御信号が論理ハイ状態である場合にイネーブルされ、対応する第2ビットラインと、対応するビットラインセンスアンプとを連結し、対応する第2制御信号が論理ロー状態である場合にディセーブルされ、対応する第2ビットラインと、対応するビットラインセンスアンプとの連結を遮断する。図20では、第1スイッチング部SW1及び第2スイッチング部SW2が、NMOSトランジスタである場合について図示しているが、本発明がこの場合に限定されるものではなく、第1スイッチング部SW1及び第2スイッチング部SW2が、以上の説明のように動作しうるものであるならば、少なくとも1つの他の素子を利用し、第1スイッチング部SW1及び第2スイッチング部SW2を具現することもできる。例えば、第1スイッチング部SW1及び第2スイッチング部SW2は、PMOSトランジスタであり、この場合、第1制御信号CON_11,CON_12,CON_13,...、及び第2制御信号CON_21,CON_22,CON_23,...は、第1スイッチング部SW1及び第2スイッチング部SW2が、NMOSトランジスタである場合と反対の論理状態を有する。複数の制御信号生成部1950_1,1950_2,1950_3,...それぞれは、ロウアドレスRAを利用し、対応する第1制御信号及び対応する第2制御信号を生成する。複数の制御信号生成部1950_1,1950_2,1950_3,...の構成及び動作については、図19で詳細に説明したので、以下、詳細な説明は省略する。以下、図19及び図20を参照しつつ、本発明の技術的思想による一実施形態による半導体メモリ装置1900または2000の動作について説明する。複数の第1メモリセルMC1及び複数の第2メモリセルMC2それぞれは、対応するワードラインと連結されている。複数のワードラインのうち1本のワードラインがイネーブルされる場合について、以下で説明する。説明の便宜上、第1メモリセルブロック1910_13の1つの第1メモリセルMC1、第1メモリセルブロック1910_4の1つの第2メモリセルMC2、第2メモリセルブロック1915_2の1つの第3メモリセルMC3、第1メモリセルブロック1910_6の1つの第2メモリセルMC2、第1メモリセルブロック1310_8の1つの第1メモリセルMC1、及び第2メモリセルブロック1915_4の1つの第3メモリセルMC3に共通に連結されたワードラインWLが、イネーブルされると仮定する。ただし、本発明がこの場合に限定されるものではなく、イネーブルされるワードラインの位置によって、半導体メモリ装置1900または2000は、以下で説明する方法と類似して動作しうる。また、第1制御信号CON_11,CON_12,CON_13,...それぞれが第1電圧である場合、対応する第1スイッチング部SW1のトランジスタは、ターンオンされ、第1制御信号CON_11,CON_12,CON_13,...それぞれが第2電圧である場合、対応する第1スイッチング部SW1のトランジスタは、ターンオフされると仮定する。また、第2制御信号CON_21,CON_22,CON_23,...それぞれが第1電圧である場合、対応する第2スイッチング部SW2のトランジスタは、ターンオンされ、第2制御信号CON_21,CON_22,CON_23,...それぞれが第2電圧である場合、対応する第2スイッチング部SW2のトランジスタは、ターンオフされると仮定する。例えば、図20のように、第1スイッチング部SW1及び第2スイッチング部SW2が、NMOSトランジスタである場合、前記第1電圧は、ハイレベルの電圧になり、前記第2電圧は、ローレベルの電圧になる。イネーブルされるワードラインWLのアドレスを利用し、制御信号生成部1950_1,1950_2,1950_3,...それぞれは、対応する第1制御信号及び対応する第2制御信号を生成する。すなわち、制御信号生成部1950_1は、イネーブルされるワードラインWLのアドレスを利用し、前記第2電圧の第1制御信号CON_11及び前記第2電圧の第2制御信号CON_21を生成する。制御信号生成部1950_2は、イネーブルされるワードラインWLのアドレスを利用し、前記第2電圧の第1制御信号CON_12及び前記第1電圧の第2制御信号CON_22を生成する。そして、制御信号生成部1950_3は、イネーブルされるワードラインWLのアドレスを利用し、前記第1電圧の第1制御信号CON_13及び前記第2電圧の第2制御信号CON_23を生成する。すなわち、イネーブルされるワードラインWLと連結された第1メモリセルMC1に連結される第1スイッチング部SW1を制御する第1制御信号CON_12は、前記第1電圧の電圧レベルを有する。また、イネーブルされるワードラインWLと連結された第2メモリセルMC2に連結される第2スイッチング部SW2を制御する第2制御信号CON_23は、前記第1電圧の電圧レベルを有する。以上のような制御信号生成部1950_1,1950_2,1950_3,...の動作によって、第1制御信号CON_12及び第2制御信号CON_23のみ前記第1電圧の電圧レベルを有し、残りの第1制御信号CON_11,CON_13,...及び残りの第2制御信号CON_21,CON_22,...は、前記第2電圧の電圧レベルを有する。従って、第1制御信号CON_12と連結される連結部1930_1,1930_3,1930_7,1930_8,...の第1スイッチング部SW1のトランジスタ、及び第2制御信号CON_23と連結される連結部1930_4,1930_6,...の第2スイッチング部SW2のトランジスタは、ターンオンされ、残りの第1スイッチング部SW1のトランジスタ、及び残りの第2スイッチング部SW2のトランジスタは、ターンオフされる。従って、第1ビットラインセンスアンプ1920_2は、第1ビットラインBL12及び第1ビットラインBL14と連結され、第1ビットラインセンスアンプ1920_3は、第2ビットラインBL23と連結される。そして、第1ビットラインセンスアンプ1920_5は、第2ビットラインBL26と連結され、第1ビットラインセンスアンプ1920_6は、第1ビットラインBL17及び第1ビットラインBL18と連結される。第1ビットラインセンスアンプ1920_2は、イネーブルされたワードラインWLに連結された第1メモリセルブロック1910_3の第1メモリセルMC1のデータを、第1ビットラインBL14を介して伝送されて感知増幅する。第1ビットラインセンスアンプ1920_3は、イネーブルされたワードラインWLに連結された第1メモリセルブロック1910_4の第2メモリセルMC2のデータを、第2ビットラインBL23及びグローバルビットラインGBL4を介して伝送されて感知増幅する。第2ビットラインセンスアンプ1925_1は、イネーブルされたワードラインWLに連結された第2メモリセルブロック1915_2の第3メモリセルMC3のデータを、第3ビットラインBL32を介して伝送されて感知増幅する。第1ビットラインセンスアンプ1920_5は、イネーブルされたワードラインWLに連結された第1メモリセルブロック1910_6の第2メモリセルMC2のデータを、第2ビットラインBL26及びグローバルビットラインGBL6を介して伝送されて感知増幅する。第1ビットラインセンスアンプ1920_6は、イネーブルされたワードラインWLに連結された第1メモリセルブロック1910_8の第1メモリセルMC1のデータを、第1ビットラインBL18を介して伝送されて感知増幅する。第2ビットラインセンスアンプ1925_3は、イネーブルされたワードラインWLに連結されたメモリセルブロック1915_4の第3メモリセルMC3のデータを、第3ビットラインBL34を介して伝送されて感知増幅する。連結部1930_1,1930_7,...の第1スイッチング部SW1もイネーブルされているが、第1ビットラインBL12,BL17,...と連結された第1メモリセルMC1は、イネーブルされたワードラインWLに連結されていないので、第1ビットラインセンスアンプ1920_2,1920_6,...は、第1メモリセルブロック1910_1,1910_7,...の第1メモリセルMC1のデータを感知増幅しない。もし半導体メモリ装置1900または2000がプリチャージ動作を行う場合には、複数の制御信号生成部1950_1,1950_2,1950_3,...は、第3電圧の第1制御信号CON_11,CON_12,CON_13,...、及び第2制御信号CON_21,CON_22,CON_23,...を生成する。第1制御信号CON_11,CON_12,CON_13,...、及び第2制御信号CON_21,CON_22,CON_23,...が、前記第3電圧である場合、第1スイッチング部SW1及び第2スイッチング部SW2は、いずれもイネーブルされ、半導体メモリ装置1900または2000は、プリチャージ動作を行う。第1スイッチング部SW1及び第2スイッチング部SW2が、図20のように、NMOSトランジスタである場合、前記第1電圧は、前記第2電圧及び前記第3電圧より高い電圧レベルを有し、前記第3電圧は、前記第2電圧より高い電圧レベルを有する。もし第1スイッチング部SW1及び第2スイッチング部SW2がPMOSトランジスタである場合には、前記第1電圧は、前記第2電圧及び前記第3電圧より低い電圧レベルを有し、前記第3電圧は、前記第2電圧より低い電圧レベルを有する。図21は、本発明の技術的思想による他の一実施形態による半導体メモリ装置2100のブロック図である。図21を参照すれば、半導体メモリ装置2100は、複数の第1メモリセルブロック1910_1,1910_2,1910_3,1910_4,1910_5,1910_6,1910_7,1910_8,...、複数の第2メモリセルブロック1915_1,1915_2,1915_3,1915_4,...、複数の第1ビットラインBL11,BL12,BL13,BL14,BL15,BL16,BL17,BL18,...、複数の第2ビットラインBL21,BL22,BL23,BL24,BL25,BL26,BL27,BL28,...、複数の第3ビットラインBL31,BL32,BL33,BL34,...、複数のグローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,GBL7,GBL8,...、複数の第1ビットラインセンスアンプ1920_1,1920_2,1920_3,1920_4,1920_5,1920_6,...、複数の第2ビットラインセンスアンプ1925_1,1925_2,1925_3,...、複数の連結部1930_1,1930_2,1930_3,1930_4,1930_5,1930_6,1930_7,1930_8,...、複数の制御信号生成部1950_1,1950_2,1950_3,...、及び複数のシールドラインSL1,SL2,SL3,SL4,...を具備する。図19ないし図21で、同じ部材番号は、同じ構成要素を意味する。すなわち、図21の複数の第1メモリセルブロック1910_1,1910_2,1910_3,1910_4,1910_5,1910_6,1910_7,1910_8,...、複数の第2メモリセルブロック1915_1,1915_2,1915_3,1915_4,...、複数の第1ビットラインBL11,BL12,BL13,BL14,BL15,BL16,BL17,BL18,...、複数の第2ビットラインBL21,BL22,BL23,BL24,BL25,BL26,BL27,BL28,...、複数の第3ビットラインBL31,BL32,BL33,BL34,...、複数のグローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,GBL7,GBL8,...、複数の第1ビットラインセンスアンプ1920_1,1920_2,1920_3,1920_4,1920_5,1920_6,...、複数の第2ビットラインセンスアンプ1925_1,1925_2,1925_3,...、複数の連結部1930_1,1930_2,1930_3,1930_4,1930_5,1930_6,1930_7,1930_8,...、及び複数の制御信号生成部1950_1,1950_2,1950_3,...は、図19と関連して説明したので、以下、詳細な説明は省略する。また、図20の複数の第1メモリセルブロック1910_1,1910_2,1910_3,1910_4,1910_5,1910_6,1910_7,1910_8,...、及び複数の連結部1930_1,1930_2,1930_3,1930_4,1930_5,1930_6,1930_7,1930_8,...は、図19のように具現され、これと係わっては、図19と関連して説明したので、以下、詳細な説明は省略する。複数のシールドラインSL1,SL2,SL3,SL4,...それぞれは、グローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,GBL7,GBL8,...が形成されるレイヤと同じレイヤで、グローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,GBL7,GBL8,...間に形成される。例えば、シールドラインSL1は、グローバルビットラインGBL1と、グローバルビットラインGBL5との間;グローバルビットラインGBL2と、グローバルビットラインGBL7との間;に形成され、シールドラインSL2は、グローバルビットラインGBL4と、グローバルビットラインGBL6との間;グローバルビットラインGBL3と、グローバルビットラインGBL8との間;に形成される。残りのシールドラインSL3、SL4,...それぞれも、対応するグローバルビットラインと、前記第1方向に隣接したグローバルビットラインとの間に形成される。シールドラインSL1,SL2,SL3,SL4,...それぞれは、一定の電圧レベルを維持する。例えば、シールドラインSL1,SL2,SL3,SL4,...は、接地電圧の電圧レベルを維持する。従って、シールドラインSL1,SL2,SL3,SL4,...それぞれは、対応するグローバルビットライン間のカップリングを相殺する。例えば、シールドラインSL1は、グローバルビットラインGBL1と、グローバルビットラインGBL5とのカップリング;グローバルビットラインGBL2と、グローバルビットラインGBL7との間のカップリング;を相殺し、シールドラインSL2は、グローバルビットラインGBL4と、グローバルビットラインGBL6とのカップリング;グローバルビットラインGBL3と、グローバルビットラインGBL8との間のカップリング;を相殺する。残りのシールドラインSL3、SL4,...それぞれも、対応するグローバルビットラインと、前記第1方向に隣接したグローバルビットラインとのカップリングを相殺する。図19ないし図21の半導体メモリ装置1900,2000,2100は、オープンビットライン構造を有する場合について図示している。ただし、本発明がこの場合に限定されるものではなく、図19ないし図21の半導体メモリ装置1900,2000,2100がフォールデッドビットライン構造を有することもできる。例えば、第1ビットラインセンスアンプ1920_1,1920_2,1920_3,1920_4,1920_5,1920_6,...それぞれの入力端及び反転入力端に対応する第1ビットライン及び対応する第2ビットラインのうち1本のビットライン、並びに他の1本のビットラインが連結される。また、第2ビットラインセンスアンプ1925_1,1925_2,1925_3,1925_4,1925_5,1925_6,1925_7,1925_8,...それぞれの入力端及び反転入力端に対応する第3ビットライン、並びに対応する他の第3ビットラインが連結される。図22は、本発明の技術的思想による他の一実施形態による半導体メモリ装置2200のブロック図である。図22を参照すれば、半導体メモリ装置2200は、複数の第1メモリセルブロック2210_1,2210_2,2210_3,2210_4,2210_5,2210_6,2210_7,2210_8,...、複数の第2メモリセルブロック2215_1,2215_2,2215_3,2215_4,...、複数の第1ビットラインBL11,BL12,BL13,BL14,BL15,BL16,BL17,BL18,...、複数の第2ビットラインBL21,BL22,BL23,BL24,BL25,BL26,BL27,BL28,...、複数の第3ビットラインBL31,BL32,BL33,BL34,...、複数のグローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,GBL7,GBL8,...、複数の第1ビットラインセンスアンプ2220_1,2220_2,2220_3,2220_4,2220_5,2220_6,...、複数の第2ビットラインセンスアンプ2225_1,2225_2,2225_3,...、複数の連結部2230_1,2230_2,2230_3,2230_4,2230_5,2230_6,2230_7,2230_8,...、及び複数の制御信号生成部2250_1,2250_2,2250_3,...を具備する。図22の半導体メモリ装置2200は、図19の半導体メモリ装置1900と、連結部2230_1,2230_2,2230_3,2230_4,2230_5,2230_6,2230_7,2230_8,...の位置が異なり、残りの構成要素は同一である。さらに具体的には、図22の半導体メモリ装置2200の第2スイッチング部SW2の位置と、図19の半導体メモリ装置1900の第2スイッチング部SW2の位置とが異なる。以下、連結部2230_1,2230_2,2230_3,2230_4,2230_5,2230_6,2230_7,2230_8,...の位置が変更されることによって、図19と異なる部分について説明し、残りの部分は、図19と同一であるので、詳細な説明を省略する。複数の連結部2230_1,2230_2,2230_3,2230_4,2230_5,2230_6,2230_7,2230_8,...それぞれは、第1制御信号CON_11,CON_12,CON_13,...のうち対応する第1制御信号に応答し、対応する第1ビットラインを、対応する第1ビットラインセンスアンプに連結するか、あるいは第2制御信号CON_21,CON_22,CON_23,...のうち対応する第2制御信号に応答し、対応するグローバルビットラインを介して、対応する第2ビットラインを、対応する第1ビットラインセンスアンプに連結する。複数の連結部2230_1,2230_2,2230_3,2230_4,2230_5,2230_6,2230_7,2230_8,...それぞれは、第1スイッチング部SW1及び第2スイッチング部SW2を具備する。第1スイッチング部SW1は、対応する第1制御信号に応答し、対応する第1ビットラインと、対応する第1ビットラインセンスアンプとの連結状態を制御する。第2スイッチング部SW2は、対応する第2制御信号に応答し、対応する第2ビットラインに連結された前記グローバルビットラインと、対応する第1ビットラインセンスアンプとの連結状態を制御する。例えば、連結部2230_1の第1スイッチング部SW1は、第1制御信号CON_12に応答し、第1ビットラインBL12と、第1ビットラインセンスアンプ2220_2との連結状態を制御する。連結部2230_1の第2スイッチング部SW2は、第2制御信号CON_21に応答し、第2ビットラインBL22に連結されたグローバルビットラインGBL2と、第1ビットラインセンスアンプ2220_2との連結状態を制御する。複数の連結部2230_1,2230_2,2230_3,2230_4,2230_5,2230_6,2230_7,2230_8,...それぞれに含まれた第1スイッチング部SW1及び第2スイッチング部SW2は、一つだけイネーブルされるか、あるいは二つともディセーブルされる。第1スイッチング部SW1が、前記第1制御信号に応答してディセーブルされた場合、第2スイッチング部SW2は、対応する前記第2制御信号に応答し、イネーブルまたはディセーブルされる。そして、第2スイッチング部SW2が、前記第2制御信号に応答してディセーブルされた場合、第1スイッチング部SW1は、対応する前記第1制御信号に応答し、イネーブルまたはディセーブルされる。第1スイッチング部SW1がイネーブルされた場合、第1スイッチング部SW1は、対応する第1ビットラインと、対応する第1ビットラインセンスアンプとを連結し、第1スイッチング部SW1がディセーブルされた場合、第1スイッチング部SW1は、対応する第1ビットラインと、対応する第1ビットラインセンスアンプとの連結を遮断する。また、第2スイッチング部SW2がイネーブルされた場合、第2スイッチング部SW2は、対応するグローバルビットラインと、対応するビットラインセンスアンプとを連結し、第2スイッチング部SW2がディセーブルされた場合、第2スイッチング部SW2は、対応するグローバルビットラインと、対応する第1ビットラインセンスアンプとの連結を遮断する。例えば、第1メモリセルブロック2210_3の第1領域SMCB1の前記第1メモリセルのうち1つの第1メモリセルに連結されているワードラインがイネーブルされた場合、連結部2230_3の第1スイッチング部SW1は、第1制御信号CON_12に応答し、第1ビットラインBL13と、第1ビットラインセンスアンプ2220_2とを連結し、連結部2230_3の第2スイッチング部SW2は、第2制御信号CON_22に応答し、グローバルビットラインGBL3と、第1ビットラインセンスアンプ2220_2との連結を遮断する。第1スイッチング部SW1及び第2スイッチング部SW2は、対応する第1ビットラインセンスアンプと、対応する第1メモリセルブロックとの間に形成される。すなわち、第1スイッチング部SW1及び第2スイッチング部SW2は、前記第1メモリセルブロックのエッジに形成される。図19は、第2スイッチング部SW2が対応するメモリセルブロックの中央に対応する位置に形成される場合に係わる実施形態であり、図22は、第2スイッチング部SW2が対応するメモリセルブロックのエッジに形成される場合に係わる実施形態である。例えば、連結部2230_3の第1スイッチング部SW1及び第2スイッチング部SW2は、第1ビットラインセンスアンプ2220_2と、第1メモリセルブロック2210_3との間に形成される。他の例として、連結部2230_4の第1スイッチング部SW1及び第2スイッチング部SW2は、第1ビットラインセンスアンプ2220_3と、第1メモリセルブロック2210_4との間に形成される。第2ビットラインBL21,BL22,BL23,BL24,BL25,BL26,BL27,BL28,...それぞれに連結されたグローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,GBL7,GBL8,...それぞれは、連結部2230_1,2230_2,2230_3,2230_4,2230_5,2230_6,...のうち対応する連結部の第2スイッチング部SW2を介して、第1ビットラインセンスアンプ2220_1,2220_2,2220_3,2220_4,2220_5,2220_6,...のうち対応するビットラインセンスアンプと連結されたり遮断されたりする。例えば、第2ビットラインBL21に連結されたグローバルビットラインGBL1は、連結部2230_2の第2スイッチング部SW2を介して、第1ビットラインセンスアンプ2220_1と連結されたり遮断されたりする。図23は、図22の半導体メモリ装置2200の一実施形態による半導体メモリ装置2300の回路図である。図22及び図23を参照すれば、半導体メモリ装置2300は、複数の第1メモリセルブロック2210_1,2210_2,2210_3,2210_4,2210_5,2210_6,2210_7,2210_8,...、複数の第2メモリセルブロック2215_1,2215_2,2215_3,2215_4,...、複数の第1ビットラインBL11,BL12,BL13,BL14,BL15,BL16,BL17,BL18,...、複数の第2ビットラインBL21,BL22,BL23,BL24,BL25,BL26,BL27,BL28,...、複数の第3ビットラインBL31,BL32,BL33,BL34,...、複数のグローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,GBL7,GBL8,...、複数の第1ビットラインセンスアンプ2220_1,2220_2,2220_3,2220_4,2220_5,2220_6,...、複数の第2ビットラインセンスアンプ2225_1,2225_2,2225_3,...、複数の連結部2230_1,2230_2,2230_3,2230_4,2230_5,2230_6,2230_7,2230_8,...、及び複数の制御信号生成部2250_1,2250_2,2250_3,...を具備する。図22及び図23で、同じ部材番号は、同じ構成要素を意味する。複数の第1メモリセルブロック2210_1,2210_2,2210_3,2210_4,2210_5,2210_6,2210_7,2210_8,...それぞれは、複数の第1メモリセルMC1及び複数の第2メモリセルMC2を含む。図22の第1領域SMCB1は、図23の第1メモリセルMC1を含み、図22の第2領域SMCB2は、図23の第2メモリセルMC2を含む。例えば、図23の第1メモリセルブロック2210_1の第1メモリセルMC1は、図22の第1メモリセルブロック2210_1の第1領域SMCB1に含まれ、図23の第1メモリセルブロック2210_1の第2メモリセルMC2は、図22の第1メモリセルブロック2210_1の第2領域SMCB2に含まれる。第1メモリセルMC1は、第1ビットラインBL11,BL12,BL13,BL14,BL15,BL16,BL17,BL18,...のうち対応する第1ビットラインと連結され、第2メモリセルMC2は、第2ビットラインBL21,BL22,BL23,BL24,BL25,BL26,BL27,BL28,...のうち対応する第2ビットラインと連結される。例えば、第1メモリセルブロック2210_1の第1メモリセルMC1は、第1ビットラインBL12と連結され、第1メモリセルブロック2210_1の第2メモリセルMC2は、第2ビットラインBL22と連結される。第1メモリセルMC1、第2メモリセルMC2または第3メモリセルMC3は、1つのトランジスタと、1つのキャパシタとを含む。第1メモリセルMC1、第2メモリセルMC2及び第3メモリセルMC3の構成については、図20と関連して詳細に説明したので、以下、詳細な説明は省略する。第1メモリセルブロック2210_1,2210_2,2210_3,2210_4,2210_5,2210_6,2210_7,2210_8,...、及び第2メモリセルブロック2215_1,2215_2,2215_3,2215_4,...の構成及び連結関係については、図21と関連して詳細に説明したので、以下、詳細な説明は省略する。複数の第1ビットラインセンスアンプ2220_1,2220_2,2220_3,2220_4,2220_5,2220_6,...それぞれは、複数の第1メモリセルブロック2210_1,2210_2,2210_3,2210_4,2210_5,2210_6,2210_7,2210_8,...のうち対応する第1メモリセルブロックの第1メモリセルMC1または第2メモリセルMC2と連結される。複数の第2ビットラインセンスアンプ2225_1,2225_2,2225_3,...それぞれは、複数の第2メモリセルブロック2215_1,2215_2,2215_3,2215_4,...のうち対応する第2メモリセルブロックの第3メモリセルMC3と連結される。第1ビットラインセンスアンプ2220_1,2220_2,2220_3,2220_4,2220_5,2220_6,...及び第2ビットラインセンスアンプ2225_1,2225_2,2225_3,...の連結関係については、図19と関連して詳細に説明したので、以下、詳細な説明は省略する。複数の連結部2230_1,2230_2,2230_3,2230_4,2230_5,2230_6,2230_7,2230_8,...それぞれは、第1制御信号CON_11,CON_12,CON_13,...のうち対応する第1制御信号に応答し、対応する第1ビットラインを、対応する第1ビットラインセンスアンプに連結するか、あるいは第2制御信号CON_21,CON_22,CON_23,...のうち対応する第2制御信号に応答し、対応するグローバルビットラインを介して、対応する第2ビットラインを、対応する第1ビットラインセンスアンプに連結する。複数の連結部2230_1,2230_2,2230_3,2230_4,2230_5,2230_6,2230_7,2230_8,...それぞれは、図19のように、第1スイッチング部SW1及び第2スイッチング部SW2を具備する。図22で説明したように、第1スイッチング部SW1は、対応する第1制御信号に応答し、対応する第1ビットラインと、対応する第1ビットラインセンスアンプとの連結状態を制御し、第2スイッチング部SW2は、対応する第2制御信号に応答し、対応する第2ビットラインに連結された前記グローバルビットラインと、対応する第1ビットラインセンスアンプとの連結状態を制御する。図23では、図22の第1スイッチング部SW1及び第2スイッチング部SW2が、NMOSトランジスタである場合について図示している。例えば、連結部2230_1の第1スイッチング部SW1は、第1制御信号CON_12に応答し、第1ビットラインBL12と、第1ビットラインセンスアンプ2220_2との連結状態を制御するNMOSトランジスタである。連結部2230_1の第2スイッチング部SW2は、第2制御信号CON_22に応答し、第2ビットラインBL22に連結されたグローバルビットラインGBL2と、第1ビットラインセンスアンプ2220_2との連結状態を制御するNMOSトランジスタである。図22の実施形態のように、第1スイッチング部SW1が、NMOSトランジスタである場合、第1スイッチング部SW1は、対応する第1制御信号が論理ハイ状態である場合にイネーブルされ、対応する第1ビットラインと、対応するビットラインセンスアンプとを連結し、対応する第1制御信号が論理ロー状態である場合にディセーブルされ、対応する第1ビットラインと、対応するビットラインセンスアンプとの連結を遮断する。また、第2スイッチング部SW2が、NMOSトランジスタである場合、第2スイッチング部SW2は、対応する第2制御信号が論理ハイ状態である場合にイネーブルされ、対応する第2ビットラインと、対応するビットラインセンスアンプとを連結し、対応する第2制御信号が論理ロー状態である場合にディセーブルされ、対応する第2ビットラインと、対応するビットラインセンスアンプとの連結を遮断する。図22では、第1スイッチング部SW1及び第2スイッチング部SW2が、NMOSトランジスタである場合について図示しているが、本発明がこの場合に限定されるものではなく、第1スイッチング部SW1及び第2スイッチング部SW2が、以上の説明のように動作しうるものであるならば、少なくとも1つの他の素子を利用し、第1スイッチング部SW1及び第2スイッチング部SW2を具現することもできる。例えば、第1スイッチング部SW1及び第2スイッチング部SW2は、PMOSトランジスタであり、この場合、第1制御信号CON_11,CON_12,CON_13,...、及び第2制御信号CON_21,CON_22,CON_23,...は、第1スイッチング部SW1及び第2スイッチング部SW2が、NMOSトランジスタである場合と反対の論理状態を有する。複数の制御信号生成部2250_1,2250_2,2250_3,...それぞれは、ロウアドレスRAを利用し、対応する第1制御信号及び対応する第2制御信号を生成する。複数の制御信号生成部2250_1,2250_2,2250_3,...の構成及び動作については、図19と関連して詳細に説明したので、以下、詳細な説明は省略する。図22の半導体メモリ装置2200及び図23のメモリ装置2300は、図19の半導体メモリ装置1900及び図20の半導体メモリ装置2000と、第2スイッチング部SW2の位置が異なるだけであって同一に動作するので、図22の半導体メモリ装置2200及び図23の半導体メモリ装置2300の動作についての詳細な説明は省略する。図24は、本発明の技術的思想による他の一実施形態による半導体メモリ装置2400のブロック図である。図24を参照すれば、半導体メモリ装置2400は、複数の第1メモリセルブロック2210_1,2210_2,2210_3,2210_4,2210_5,2210_6,2210_7,2210_8,...、複数の第2メモリセルブロック2215_1,2215_2,2215_3,2215_4,...、複数の第1ビットラインBL11,BL12,BL13,BL14,BL15,BL16,BL17,BL18,...、複数の第2ビットラインBL21,BL22,BL23,BL24,BL25,BL26,BL27,BL28,...、複数の第3ビットラインBL31,BL32,BL33,BL34,...、複数のグローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,GBL7,GBL8,...、複数の第1ビットラインセンスアンプ2220_1,2220_2,2220_3,2220_4,2220_5,2220_6,...、複数の第2ビットラインセンスアンプ2225_1,2225_2,2225_3,...、複数の連結部2230_1,2230_2,2230_3,2230_4,2230_5,2230_6,2230_7,2230_8,...、複数の制御信号生成部2250_1,2250_2,2250_3,...、及び複数のシールドラインSL1,SL2,SL3,SL4,...を具備する。図22ないし図24で、同じ部材番号は、同じ構成要素を意味する。すなわち、図24の複数の第1メモリセルブロック2210_1,2210_2,2210_3,2210_4,2210_5,2210_6,2210_7,2210_8,...、複数の第2メモリセルブロック2215_1,2215_2,2215_3,2215_4,...、複数の第1ビットラインBL11,BL12,BL13,BL14,BL15,BL16,BL17,BL18,...、複数の第2ビットラインBL21,BL22,BL23,BL24,BL25,BL26,BL27,BL28,...、複数の第3ビットラインBL31,BL32,BL33,BL34,...、複数のグローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,GBL7,GBL8,...、複数の第1ビットラインセンスアンプ2220_1,2220_2,2220_3,2220_4,2220_5,2220_6,...、複数の第2ビットラインセンスアンプ2225_1,2225_2,2225_3,...、複数の連結部2230_1,2230_2,2230_3,2230_4,2230_5,2230_6,2230_7,2230_8,...、及び複数の制御信号生成部2250_1,2250_2,2250_3,...は、図22と関連して説明したので、以下、詳細な説明は省略する。また、図24の第1メモリセルブロック2210_1,2210_2,2210_3,2210_4,2210_5,2210_6,2210_7,2210_8,...、及び複数の連結部2230_1,2230_2,2230_3,2230_4,2230_5,2230_6,2230_7,2230_8,...は、図23のように具現され、これと係わっては、図23と関連して説明したので、以下、詳細な説明は省略する。複数のシールドラインSL1,SL2,SL3,SL4,...それぞれは、グローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,GBL7,GBL8,...が形成されるレイヤと同じレイヤで、グローバルビットラインGBL1,GBL2,GBL3,GBL4,GBL5,GBL6,GBL7,GBL8,...間に形成される。例えば、シールドラインSL1は、グローバルビットラインGBL1と、グローバルビットラインGBL5との間;グローバルビットラインGBL2と、グローバルビットラインGBL7との間;に形成され、シールドラインSL2は、グローバルビットラインGBL4と、グローバルビットラインGBL6との間;グローバルビットラインGBL3と、グローバルビットラインGBL8との間;に形成される。残りのシールドラインSL3、SL4,...それぞれも、対応するグローバルビットラインと、前記第1方向に隣接したグローバルビットラインとの間に形成される。シールドラインSL1,SL2,SL3,SL4,...それぞれは、一定の電圧レベルを維持する。例えば、シールドラインSL1,SL2,SL3,SL4,...は、接地電圧の電圧レベルを維持する。従って、シールドラインSL1,SL2,SL3,SL4,...それぞれは、対応するグローバルビットライン間のカップリングを相殺する。シールドラインSL1,SL2,SL3,SL4,...については、図21と関連して詳細に説明したので、以下、詳細な説明は省略する。図22ないし図24の半導体メモリ装置2200,2300,2400は、オープンビットライン構造を有する場合について図示している。ただし、本発明がこの場合に限定されるものではなく、図22ないし図24の半導体メモリ装置2200,2300,2400がフォールデッドビットライン構造を有することもできる。例えば、第1ビットラインセンスアンプ2220_1,2220_2,2220_3,2220_4,2220_5,2220_6,...それぞれの入力端及び反転入力端に対応する第1ビットライン及び対応する第2ビットラインのうち1本のビットライン、並びに他の1本のビットラインが連結される。また、第2ビットラインセンスアンプ2225_1,2225_2,2225_3,...それぞれの入力端及び反転入力端に対応する第3ビットライン、並びに対応する他の第3ビットラインが連結される。以上で説明したように、本発明の技術的思想による一実施形態による半導体メモリ装置1300ないし2400は、前記第1ビットライン及び前記第2ビットラインの長さが従来より短縮されるので、前記第1ビットライン自体及び第2ビットライン自体のキャパシタンス成分を低減させる。また、半導体メモリ装置1300ないし2400は、前記第1ビットライン及び前記第2ビットラインの長さが従来より短縮され、前記第2ビットラインが対応するグローバルビットラインを介して、対応するビットラインセンスアンプに連結されるので、前記第1ビットラインと前記第3ビットラインとのキャパシタンス成分、及び前記第1ビットラインと前記第3ビットラインとのキャパシタンス成分を低減させ、ビットライン間のカップリングノイズを低減させる。図25は、図1ないし図24の制御信号生成部に含まれる信号発生器2500の一実施形態に係わる回路図である。図1ないし図25を参照すれば、図1ないし図3の制御信号生成部150_1,150_2,150_3,...、図4ないし図6の制御信号生成部450_1,450_2,450_3,...、図7ないし図9の制御信号生成部750_1,750_2,750_3,...、図10ないし図12の制御信号生成部1050_1,1050_2,1050_3,...、図13ないし図15の制御信号生成部1350_1,1350_2,1350_3,...、図16ないし図18の制御信号生成部1650_1,1650_2,1650_3,...、図19ないし図21の制御信号生成部1950_1,1950_2,1950_3,...及び図22ないし図24の制御信号生成部2250_1,2250_2,2250_3,...それぞれは、図25の信号発生器2500を少なくとも一つ含む。ただし、本発明の技術的思想による一実施形態による半導体メモリ装置の制御信号生成部に含まれる少なくとも1つの信号発生器2500が、図25の実施形態に限定されるものではなく、以上で説明したように、第1制御信号または第2制御信号を生成できるものであるならば、他の回路を利用することもできる。信号発生器2500は、デコーディング部2510、第1電圧制御部2530、第2電圧制御部2550及び第3電圧制御部2570を具備する。デコーディング部2510は、ロウアドレスRAをデコーディングし、デコーディングされたロウアドレスRADを生成する。ロウアドレスRAは、イネーブルされるワードラインのアドレスを意味する。すなわち、デコーディング部2510は、イネーブルされるワードラインWLのアドレスによって、第1論理状態または第2論理状態のデコーディングされたロウアドレスRADを生成する。第1電圧制御部2530は、デコーディングされたロウアドレスRADを利用し、制御信号CONが第1電圧V1の電圧レベルを有するように制御する。第1電圧制御部2530は、デコーディングされたロウアドレスRADが印加されるゲート、第1電圧V1が印加される第1端及び出力端outに連結される第2端を含むトランジスタP1である。図25では、第1電圧制御部2530のトランジスタP1が、PMOSトランジスタである場合について図示しているが、本発明がこの場合に限定されるものではなく、第1電圧制御部2530は、出力端outに対する第1電圧V1の印加状態を制御することができる少なくとも1つの他の素子を利用することもできる。第2電圧制御部2550は、デコーディングされたロウアドレスRADを利用し、制御信号CONが第2電圧V2の電圧レベルを有するように制御する。第2電圧制御部2550は、デコーディングされたロウアドレスRADが印加されるゲート、第2電圧V2が印加される第1端及び出力端outに連結される第2端を含むトランジスタN1である。図25では、第2電圧制御部2550のトランジスタN1が、NMOSトランジスタである場合について図示しているが、本発明がこの場合に限定されるものではなく、第2電圧制御部2550は、出力端outに対する第2電圧V2の印加状態を制御することができる少なくとも1つの他の素子を利用することもできる。第3電圧制御部2570は、プリチャージイネーブル信号PRECHBを利用し、制御信号CONが第3電圧V3の電圧レベルを有するように制御する。第3電圧制御部2570は、プリチャージイネーブル信号PRECHBが印加されるゲート、第3電圧V3が印加される第1端及び出力端outに連結される第2端を含むトランジスタP2である。図25では、第3電圧制御部2570のトランジスタP2がPMOSトランジスタである場合について図示しているが、本発明がこの場合に限定されるものではなく、第3電圧制御部2570は、出力端outに対する第3電圧V3の印加状態を制御することができる少なくとも1つの他の素子を利用することもできる。まず、図25の制御信号CONが、図1ないし図24の第1制御信号CON_11である場合を仮定して説明する。ただし、本発明がこの場合に限定されるものではなく、図25の制御信号CONは、図1ないし図24の第1制御信号CON_11,CON_12,CON_13,...のうち1つの第1制御信号でありうる。例えば、図1ないし図24で、第1制御信号CON_11が印加される第1スイッチング部SW1に対応する第1ビットラインを介して連結される第1メモリセルのうち少なくとも1つのメモリセルに連結されたワードラインがイネーブルされた場合、デコーディング部2510は、前記イネーブルされるワードラインに係わるアドレスであるロウアドレスRAを利用し、ローレベルのデコーディングされたロウアドレスRADを生成する。デコーディングされたロウアドレスRADがローレベルであるから、第1電圧制御部2530のトランジスタP1は、ターンオンされ、第2電圧制御部2550のトランジスタN1は、ターンオフされる。また、信号発生器2500を含む半導体メモリ装置は、正常な動作を行っている状態であり、プリチャージ動作を行っていないので、プリチャージイネーブル信号PRECHBは、ハイレベルになり、第3電圧制御部2570のトランジスタP2は、ターンオフされる。従って、信号発生器2500の出力端outは、第1電圧V1を有し、第1制御信号CON11は、第1電圧V1の電圧レベルを有する。他の例として、図1ないし図24で、第1制御信号CON_11が印加される第1スイッチング部SW1に対応する第1ビットラインを介して連結される第1メモリセルに連結されたあらゆるワードラインがディセーブルされた場合、デコーディング部2510は、ロウアドレスRAに応答し、ハイレベルのデコーディングされたロウアドレスRADを生成する。デコーディングされたロウアドレスRADがハイレベルであるから、第1電圧制御部2530のトランジスタP1は、ターンオフされ、第2電圧制御部2550のトランジスタN1は、ターンオンされる。また、信号発生器2500を含む半導体メモリ装置は、正常な動作を行っている状態であり、プリチャージ動作を行っていないので、プリチャージイネーブル信号PRECHBは、ハイレベルになり、第3電圧制御部2570のトランジスタP2は、ターンオフされる。従って、信号発生器2500の出力端outは、第2電圧V2を有し、第1制御信号CON11は、第2電圧V2の電圧レベルを有する。次に、図25の制御信号CONが、図1ないし図24の第2制御信号CON_21である場合を仮定して説明する。ただし、本発明がこの場合に限定されるものではなく、図25の制御信号CONは、図1ないし図24の第2制御信号CON_21,CON_22,CON_23,...のうち1つの第2制御信号である。例えば、図1ないし図24で、第2制御信号CON_21が印加される第2スイッチング部SW2に対応する第2ビットライン及び対応するグローバルビットラインを介して連結される第2メモリセルのうち、少なくとも1つの第2メモリセルに連結されたワードラインがイネーブルされた場合、デコーディング部2510は、前記イネーブルされるワードラインに係わるアドレスであるロウアドレスRAを利用し、ローレベルのデコーディングされたロウアドレスRADを生成する。デコーディングされたロウアドレスRADがローレベルであるから、第1電圧制御部2530のトランジスタP1は、ターンオンされ、第2電圧制御部2550のトランジスタN1は、ターンオフされる。また、信号発生器2500を含む半導体メモリ装置は、正常な動作を行っている状態であり、プリチャージ動作を行っていないので、プリチャージイネーブル信号PRECHBは、ハイレベルになり、第3電圧制御部2570のトランジスタP2は、ターンオフされる。従って、信号発生器2500の出力端outは、第1電圧V1を有し、第2制御信号CON21は、第1電圧V1の電圧レベルを有する。他の例として、図1ないし図24で、第2制御信号CON_21が印加される第2スイッチング部SW2に対応する第2ビットライン及び対応するグローバルビットラインを介して連結される第2メモリセルに連結されたあらゆるワードラインがディセーブルされた場合、デコーディング部2510は、ロウアドレスRAに応答し、ハイレベルのデコーディングされたロウアドレスRADを生成する。デコーディングされたロウアドレスRADがハイレベルであるから、第1電圧制御部2530のトランジスタP1は、ターンオフされ、第2電圧制御部2550のトランジスタN1は、ターンオンされる。また、信号発生器2500を含む半導体メモリ装置は、正常な動作を行っている状態であり、プリチャージ動作を行っていないので、プリチャージイネーブル信号PRECHBは、ハイレベルになり、第3電圧制御部2570のトランジスタP2は、ターンオフされる。従って、信号発生器2500の出力端outは、第2電圧V2を有し、第2制御信号CON21は、第2電圧V2の電圧レベルを有する。最後に、信号発生器2500を含む半導体メモリ装置がプリチャージ動作を行う場合について説明する。信号発生器2500を含む半導体メモリ装置は、プリチャージ動作を行っているので、プリチャージイネーブル信号PRECHBは、ローレベルになり、第3電圧制御部2570のトランジスタP2は、ターンオンされる。そして、前記プリチャージ動作を行っているので、デコーディングされたロウアドレスRADは、ハイレベルになり、第1電圧制御部2530のトランジスタP1は、ターンオフされ、第2電圧制御部2550のトランジスタN1は、ターンオンされる。従って、信号発生器2500の出力端outは、第3電圧V3を有し、制御信号CONは、第3電圧V3の電圧レベルを有する。前記プリチャージ動作を行う場合、前記第1制御信号及び前記第2制御信号は、いずれも第3電圧V3の電圧レベルを有する。従って、信号発生器2500を含む半導体メモリ装置がプリチャージ動作を行う場合、図25の制御信号CONは、図1ないし図24の第1制御信号CON_11,CON_12,CON_13,...のうち1つの第1制御信号、または図1ないし図24の第2制御信号CON_21,CON_22,CON_23,...のうち1つの第2制御信号になる。第1電圧V1及び第3電圧V3は、図1ないし図24の第1スイッチング部SW1及び第2スイッチング部SW2をイネーブルさせる電圧レベルを意味する。第2電圧V2は、図1ないし図24の第1スイッチング部SW1及び第2スイッチング部SW2をディセーブルさせる電圧レベルを意味する。図1ないし図24の第1スイッチング部SW1及び第2スイッチング部SW2が、NMOSトランジスタによって具現されている場合、第1電圧V1は、第2電圧V2及び第3電圧V3より高い電圧レベルを有し、第2電圧V2は、接地電圧の電圧レベルを有し、第3電圧V3は、第2電圧V2より高い電圧レベルを有する。もし図1ないし図24の第1スイッチング部SW1及び第2スイッチング部SW2がPMOSトランジスタによって具現されている場合には、第1電圧V1は、第2電圧V2及び第3電圧V3より低い電圧レベルを有し、第2電圧V2は、電源電圧の電圧レベルを有し、第3電圧V3は、第2電圧V2より低い電圧レベルを有する。図26は、本発明の技術的思想による一実施形態による半導体メモリ装置2600のブロック図である。図26を参考にすれば、半導体メモリ装置2600は、複数のメモリセルアレイ2610_1,2610_2,2610_3,2610_4,...、複数のサブワードラインSWL1,SWL2,SWL3,SWL4,SWL5,SWL6,SWL7,SWL8,...、複数のサブワードラインドライバ領域2630_1,2630_2,2630_3,...、複数の第1サブワードラインドライバ2650_1,2650_2,2650_3,...、複数の第2サブワードラインドライバ2660_1,2660_2,2660_3,2660_4,2660_5,2660_6,...及び駆動信号生成部2670を具備する。複数のメモリセルアレイ2610_1,2610_2,2610_3,2610_4,...それぞれは、複数のメモリセルを含む。前記複数のメモリセルは、対応するサブワードラインと、対応するビットラインとの交差点に位置し、1つのトランジスタ及び1つのキャパシタを具備する。例えば、メモリセルアレイ2610_2は、サブワードラインSWL2に連結される複数のメモリセル、及びサブワードラインSWL6に連結されるメモリセルを含む。図26では、説明の便宜上複数のメモリセルアレイ2610_1,2610_2,2610_3,2610_4,...それぞれのメモリセルに連結される前記サブワードラインを二つ図示しているが、本発明がこの場合に限定されるものではなく、複数のメモリセルアレイ2610_1,2610_2,2610_3,2610_4,...は、異なる個数の前記サブワードラインに連結される複数のメモリセルを含むことができる。複数のサブワードラインSWL1,SWL2,SWL3,SWL4,SWL5,SWL6,SWL7,SWL8,...それぞれは、第1端で、第1サブワードラインドライバ2650_1,2650_2,2650_3,...のうち対応する第1サブワードラインドライバと連結され、第2端で、第2サブワードラインドライバ2660_1,2660_2,2660_3,2660_4,2660_5,2660_6,...のうち第2サブワードラインドライバと連結される。すなわち、サブワードラインSWL1,SWL2,SWL3,SWL4,SWL5,SWL6,SWL7,SWL8,...それぞれは、第1端に連結された第1サブワードラインドライバ、及び第2端に連結された第2サブワードラインドライバによって駆動される。複数の第1サブワードラインドライバ2650_1,2650_2,2650_3,...それぞれは、メインワードライン信号NWEBに応答し、第1駆動信号PXiD0,PXiD1,...のうち対応する第1駆動信号、または接地電圧を、対応するサブワードラインの第1端に印加する。第1駆動信号PXiD0,PXiD1,...は、高電圧の電圧レベルを有するか、あるいは接地電圧の電圧レベルを有する。例えば、第1サブワードラインドライバ2650_1は、メインワードライン信号NWEBに応答し、サブワードラインSWL3の第1端に、第1駆動信号PXiD0または前記接地電圧を印加する。また、サブワードラインドライバ2650_1は、メインワードライン信号NWEBに応答し、サブワードラインSWL2の第1端に、第1駆動信号PXiD0または前記接地電圧を印加する。図26では、第1サブワードラインドライバ2650_1,2650_2,2650_3,...それぞれが、2本のサブワードラインの第1端と連結される場合について図示している。ただし、本発明がこの場合に限定されるものではなく、第1サブワードラインドライバ2650_1,2650_2,2650_3,...それぞれは、異なる個数の対応するサブワードラインの第1端と連結されもする。例えば、サブワードラインSWL1,SWL2,SWL3,SWL4,SWL5,SWL6,SWL7,SWL8,...それぞれの第1端ごとに、異なる第1サブワードラインドライバが連結されうる。複数の第2サブワードラインドライバ2660_1,2660_2,2660_3,2660_4,2660_5,2660_6,...は、第2駆動信号PXiB0,PXiB1,...のうち対応する第2駆動信号に応答し、対応するサブワードラインの第2端に、前記接地電圧を印加するか否かを制御する。例えば、第2サブワードラインドライバ2660_3は、第2駆動信号PXiB0に応答し、サブワードラインSWL3の第2端に前記接地電圧を印加する。図26では、第2サブワードラインドライバ2660_1,2660_2,2660_3,2660_4,2660_5,2660_6,...それぞれが、1本のサブワードラインの第2端と連結される場合について図示している。ただし、本発明がこの場合に限定されるものではなく、第2サブワードラインドライバ2660_1,2660_2,2660_3,2660_4,2660_5,2660_6,...それぞれは、異なる個数の対応するサブワードラインの第2端と連結されもする。前記第2サブワードラインドライバが、他の方法で連結される実施形態については、図28ないし図30を参照しつつ、さらに詳細に説明する。複数のサブワードラインドライバ領域2630_1,2630_2,2630_3,...は、複数のメモリセルアレイ2610_1,2610_2,2610_3,2610_4,...間に位置しうる。サブワードラインドライバ領域2630_1,2630_2,2630_3,...には、第1サブワードラインドライバ2650_1,2650_2,2650_3,...のうち対応する第1サブワードラインドライバ、及び第2サブワードラインドライバ2660_1,2660_2,2660_3,2660_4,2660_5,2660_6,...のうち対応する第2サブワードラインドライバを含む。サブワードラインドライバ領域2630_1,2630_2,2630_3,...に含まれる前記第1サブワードラインドライバ及び前記第2サブワードラインドライバは、それぞれ異なるサブワードラインに連結される。例えば、図26のように、サブワードラインドライバ領域2630_1,2630_2,2630_3,...に含まれる前記第1サブワードラインドライバ及び前記第2サブワードラインドライバと連結される他のサブワードラインは、互いに隣接したサブワードラインでもある。例えば、サブワードラインドライバ領域2630_2には、第1サブワードラインドライバ2650_1及び第2サブワードラインドライバ2660_5,2660_6を含む。この場合、第1サブワードラインドライバ2650_1に連結されるサブワードラインSWL2,SWL3と、第2サブワードラインドライバ2660_5,2660_6に連結されるサブワードラインSWL6,SWL7は、異なるワードラインである。また、第1サブワードラインドライバ2650_1に連結されるサブワードラインSWL2は、第2サブワードラインドライバ2660_5に連結されるサブワードラインSWL6と隣接したサブワードラインでもある。そして、第1サブワードラインドライバ2650_1に連結されるサブワードラインSWL3は、第2サブワードラインドライバ2660_6に連結されるサブワードラインSWL7と隣接したサブワードラインでもある。1本のサブワードラインの第1端及び第2端にそれぞれ連結される前記第1サブワードラインドライバ及び前記第2サブワードラインドライバは、互いに異なるサブワードラインドライバ領域に形成される。例えば、サブワードラインSWL3の第1端に連結される第1サブワードラインドライバ2650_1は、サブワードラインドライバ領域2630_2に含まれ、サブワードラインSWL3の第2端に連結される第2サブワードラインドライバ2660_3は、サブワードラインドライバ領域2630_3に含まれる。駆動信号生成部2670は、ロウアドレスRAを利用し、第1駆動信号PXiD0,PXiD1及び第2駆動信号PXiB0,PXiB1を生成する。駆動信号生成部2670は、デコーディング部2673、及び信号生成部2675_1,2675_2,2675_3,...を具備する。デコーディング部2673は、ロウアドレスRAを利用し、第1基準駆動信号PXi0及び第2基準駆動信号PXi1を生成する。例えば、デコーディング部2673は、ロウアドレスRAの下位ビットを利用し、第1基準駆動信号PXi0及び第2基準駆動信号PXi1を生成する。信号生成部2675_1,2675_2,2675_3,...は、第1基準駆動信号PXi0及び第2基準駆動信号PXi1を利用し、第1駆動信号PXiD0,PXiD1及び第2駆動信号PXiB0,PXiB1を生成する。例えば、信号生成部2675_1は、第1基準駆動信号PXi0及び第2基準駆動信号PXi1を利用し、第1駆動信号PXiD1及び第2駆動信号PXiB0を生成する。信号生成部2675_2は、第1基準駆動信号PXi0及び第2基準駆動信号PXi1を利用し、第1駆動信号PXiD0及び第2駆動信号PXiB1を生成する。信号生成部2675_3は、第1基準駆動信号PXi0及び第2基準駆動信号PXi1を利用し、第1駆動信号PXiD1及び第2駆動信号PXiB0を生成する。図27は、図26の半導体メモリ装置2600の一実施形態による半導体メモリ装置2700の回路図である。説明の便宜上、図27の半導体メモリ装置2700は、メモリセルアレイ2710_1,2710_2,2710_3,2710_4,...それぞれに含まれたメモリセル、4本のサブワードラインのうち対応するサブワードラインに連結されている場合について説明する。ただし、本発明がこの場合に限定されるものではなく、メモリセルアレイ2710_1,2710_2,2710_3,2710_4,...が、前記異なる個数のサブワードラインに連結されたメモリセルを含むこともできる。図26及び図27を参照すれば、半導体メモリ装置2700は、複数のメモリセルアレイ2710_1,2710_2,2710_3,2710_4,...、複数のサブワードラインSWL1,SWL2,SWL3,SWL4,SWL5,SWL6,SWL7,SWL8,SWL9,SWL10,SWL11,SWL12,SWL13,SWL14,SWL15,SWL16,...、複数のサブワードラインドライバ領域2730_1,2730_2,2730_3,...、複数の第1サブワードラインドライバ2750_1,2750_2,2750_3,2750_4,2750_5,2750_6,...、複数の第2サブワードラインドライバ2760_1,2760_2,2760_3,2760_4,2760_5,2760_6,2760_7,2760_8、2760_9、2760_10、2760_11、2760_12,...、及び複数の駆動信号生成部2770_1,2770_2を具備する。複数のメモリセルアレイ2710_1,2710_2,2710_3,2710_4,...、複数のサブワードラインSWL1,SWL2,SWL3,SWL4,SWL5,SWL6,SWL7,SWL8,SWL9,SWL10,SWL11,SWL12,SWL13,SWL14,SWL15,SWL16,...、及び複数のサブワードラインドライバ領域2730_1,2730_2,2730_3,...は、図26の複数のメモリセルアレイ2610_1,2610_2,2610_3,2610_4,...、複数のサブワードラインSWL1,SWL2,SWL3,SWL4,SWL5,SWL6,SWL7,SWL8,...、及び複数のサブワードラインドライバ領域2630_1,2630_2,2630_3,...と類似した構成及び連結関係を有しているので、以下、詳細な説明は省略する。複数の第1サブワードラインドライバ2750_1,2750_2,2750_3,...それぞれは、メインワードライン信号NWEBに応答し、第1駆動信号PXiD0,PXiD1のうち対応する第1駆動信号、または接地電圧を、対応するサブワードラインの第1端に印加する。複数の第1サブワードラインドライバ2750_4,2750_5,2750_6,...それぞれは、メインワードライン信号NWEBに応答し、第1駆動信号PXiD2,PXiD3のうち対応する第1駆動信号、または接地電圧を、対応するサブワードラインの第1端に印加する。第1駆動信号PXiD0,PXiD1,PXiD2,PXiD3...は、高電圧の電圧レベルを有するか、あるいは接地電圧の電圧レベルを有する。第1サブワードラインドライバ2750_1,2750_2,2750_3,...それぞれは、CMOScomplementarymetaloxidesemiconductor回路を含む。すなわち、第1サブワードラインドライバ2750_1,2750_2,2750_3,...それぞれは、ゲートにメインワードライン信号NWEBが印加され、第1端に、対応する第1駆動信号が印加され、第2端に、対応するサブワードラインの第1端が連結される第1トランジスタ;ゲートにメインワードライン信号NWEBが印加され、第1端に接地電圧が印加され、第2端と、前記第1トランジスタの第2端とが連結される第2トランジスタ;を具備する。前記第1トランジスタは、PMOSトランジスタであり、前記第2トランジスタは、NMOSトランジスタである。ただし、本発明で、前記第1サブワードラインがCMOS回路である場合に限定されるものではなく、前記第1サブワードラインが以上で説明したように動作しうるものであるならば、少なくとも1つの他の構成要素を利用することもできる。例えば、図27で、第1サブワードラインドライバ2750_1のPMOSトランジスタは、ゲートにメインワードライン信号NWEBが印加され、第1端に、第1駆動信号PXiD0が印加され、第2端にサブワードラインSWL2及びSWL3の第1端が連結されうる。そして、第1サブワードラインドライバ2750_1のNMOSトランジスタは、ゲートにメインワードライン信号NWEBが印加され、第1端に接地電圧が印加され、第2端と、前記NMOSトランジスタの第2端、並びにサブワードラインSWL2及びSWL3の第1端が連結されうる。他の例として、第1サブワードラインドライバ2750_4のPMOSトランジスタは、ゲートにメインワードライン信号NWEBが印加され、第1端に、第1駆動信号PXiD2が印加され、第2端に、サブワードラインSWL10及びSWL11の第1端が連結される。そして、第1サブワードラインドライバ2750_4のNMOSトランジスタは、ゲートにメインワードライン信号NWEBが印加され、第1端に接地電圧が印加され、第2端と、前記NMOSトランジスタの第2端、並びにサブワードラインSWL2及びSWL3の第1端が連結されうる。第2サブワードラインドライバ2760_1,2760_2,2760_3,2760_4,2760_5,2760_6,2760_7,2760_8,2760_9,2760_10,2760_11,2760_12,...それぞれは、NMOSトランジスタを含む。すなわち、第2サブワードラインドライバ2760_1,2760_2,2760_3,2760_4,2760_5,2760_6,2760_7,2760_8,2760_9,2760_10,2760_11,2760_12,...それぞれは、ゲートに、対応する第2駆動信号が印加され、第1端に接地電圧が印加され、第2端に、対応するサブワードラインの第2端が連結される前記NMOSトランジスタを具備する。例えば、図27で、第2サブワードラインドライバ2760_5のNMOSトランジスタは、ゲートに第2駆動信号PXiB1が印加され、第1端に接地電圧が印加され、第2端にサブワードラインSWL6の第2端が連結される。第2サブワードラインドライバ2760_6のNMOSトランジスタは、ゲートに第2駆動信号PXiB1が印加され、第1端に接地電圧が印加され、第2端にサブワードラインSWL7の第2端が連結される。ただし、本発明で、前記第2サブワードラインが、NMOSトランジスタである場合に限定されるものではなく、前記第2サブワードラインが以上で説明したように動作しうるものであるならば、少なくとも1つの他の構成要素を利用することもできる。駆動信号生成部2773_1は、ロウアドレスRAを利用し、第1駆動信号PXiD0,PXiD1及び第2駆動信号PXiB0,PXiB1を生成する。駆動信号生成部2773_1は、デコーディング部2773_1及び信号生成部2775_11,2775_12、2775_13,...を具備する。デコーディング部2773_1は、ロウアドレスRAを利用し、第1基準駆動信号PXi0及び第2基準駆動信号PXi1を生成する。デコーディング部2773_1は、図26のデコーディング部2673と同じ構成要素であり、図26と関連して詳細に説明したので、以下、詳細な説明は省略する。信号生成部2775_11,2775_12,2775_13,...は、第1基準駆動信号PXi0及び第2基準駆動信号PXi1を利用し、第1駆動信号PXiD0,PXiD1及び第2駆動信号PXiB0,PXiB1を生成する。信号生成部2775_11,2775_12,2775_13,...それぞれは、第1基準駆動信号PXi0または第2基準駆動信号PXi1を反転して出力する第1インバータチェーンIC1、及び第1基準駆動信号PXi0または第2基準駆動信号PXi1を反転せずに出力する第2インバータチェーンIC2を具備する。例えば、第1インバータチェーンIC1は、奇数個のインバータを含み、第2インバータチェーンIC2は、偶数個のインバータを含む。ただし、本発明がこの場合に限定されるものではなく、以上で説明したように動作しうるものであるならば、信号生成部2775_11,2775_12,2775_13,...それぞれは、異なる回路を利用することもできる。信号生成部2775_11の第1インバータチェーンIC1は、第1基準駆動信号PXi0を反転し、第2駆動信号PXiB0として第2サブワードラインドライバ2760_1,2760_2に供給する。そして、信号生成部2775_11の第2インバータチェーンIC2は、第2基準駆動信号PXi1を、第1駆動信号PXiD1として第1サブワードラインドライバ2750_2に供給する。信号生成部2775_12の第1インバータチェーンIC1は、第2基準駆動信号PXi1を反転し、第2駆動信号PXiB1として第2サブワードラインドライバ2760_5,2760_6に供給する。そして、信号生成部2775_12の第2インバータチェーンIC2は、第1基準駆動信号PXi0を、第1駆動信号PXiD0として第1サブワードラインドライバ2750_1に供給する。駆動信号生成部2773_2は、ロウアドレスRAを利用し、第1駆動信号PXiD2,PXiD3及び第2駆動信号PXiB2,PXiB3を生成する。駆動信号生成部2773_2は、デコーディング部2773_2及び信号生成部2775_21,2775_22,2775_23,...を具備する。デコーディング部2773_2は、同様にロウアドレスRAを利用し、第1基準駆動信号PXi2及び第2基準駆動信号PXi3を生成する。デコーディング部2773_2は、図26のデコーディング部2673と同じ構成要素であり、図26と関連して詳細に説明したので、以下、詳細な説明は省略する。信号生成部2775_21,2775_22,2775_23,...は、第1基準駆動信号PXi2及び第2基準駆動信号PXi3を利用し、第1駆動信号PXiD2,PXiD3及び第2駆動信号PXiB2,PXiB3を生成する。信号生成部2775_21,2775_22,2775_23,...それぞれは、第1基準駆動信号PXi2または第2基準駆動信号PXi3を反転して出力する第1インバータチェーンIC1、及び第1基準駆動信号PXi2または第2基準駆動信号PXi3を反転せずに出力する第2インバータチェーンIC2を具備する。例えば、第1インバータチェーンIC1は、奇数個のインバータを含み、第2インバータチェーンIC2は、偶数個のインバータを含む。ただし、本発明がこの場合に限定されるものではなく、以上で説明したように動作しうるものであるならば、信号生成部2775_21,2775_22,2775_23,...それぞれは、異なる回路を利用することもできる。信号生成部2775_21の第1インバータチェーンIC1は、第1基準駆動信号PXi2を反転し、第2駆動信号PXiB2として第2サブワードラインドライバ2760_7,2760_8に供給する。そして、信号生成部2775_21の第2インバータチェーンIC2は、第2基準駆動信号PXi3を、第1駆動信号PXiD3として第1サブワードラインドライバ2750_5に供給する。信号生成部2775_22の第1インバータチェーンIC1は、第2基準駆動信号PXi3を反転し、第2駆動信号PXiB3として第2サブワードラインドライバ2760_11,2760_12に供給する。そして、信号生成部2775_22の第2インバータチェーンIC2は、第1基準駆動信号PXi2を、第1駆動信号PXiD2として第1サブワードラインドライバ2750_4に供給する。図27では、前記メモリセルアレイそれぞれのメモリセルは、4本のサブワードラインに連結されているので、半導体メモリ装置2700は、2個の駆動信号生成部2770_1,2770_2を具備している。ただし、本発明がこの場合に限定されるものではなく、前記メモリセルアレイそれぞれのメモリセルが異なる個数のサブワードラインに連結されているならば、前記駆動信号生成部も、異なる個数になる。例えば、前記メモリセルアレイそれぞれのメモリセルが、8本のサブワードラインに連結されているならば、半導体メモリ装置2700は、4個の駆動信号生成部を具備することができる。以下、図27を参照しつつ、半導体メモリ装置2700の動作について説明する。説明の便宜上、サブワードラインSWL1,SWL2,SWL3,SWL4,...がイネーブルされ、残りのサブワードラインSWL5,SWL6,SWL7,SWL8,SWL9,SWL10,SWL11,SWL12,SWL13,SWL14,SWL15,SWL16,...は、ディセーブルされると仮定する。駆動信号生成部2770_1のデコーディング部2773_1は、ロウアドレスRAに応答し、論理ハイ状態の第1基準駆動信号PXi0及び論理ロー状態の第2基準駆動信号PXi1を生成する。また、駆動信号生成部2770_2のデコーディング部2773_2は、ロウアドレスRAに応答し、論理ロー状態の第1基準駆動信号PXi2及び論理ロー状態の第2基準駆動信号PXi3を生成する。駆動信号生成部2770_1の信号生成部2775_11,2775_13,...は、論理ロー状態の第1駆動信号PXiD1及び論理ロー状態の第2駆動信号PXiB0を生成して出力する。駆動信号生成部2770_1の信号生成部2775_12,...は、論理ハイ状態の第1駆動信号PXiD0及び論理ハイ状態の第2駆動信号PXiB1を生成して出力する。また、駆動信号生成部2770_2の信号生成部2775_21,2775_23,...は、論理ロー状態の第1駆動信号PXiD3、及び論理ハイ状態の第2駆動信号PXiB2を生成して出力する。駆動信号生成部2770_2の信号生成部2775_22,...は、論理ロー状態の第1駆動信号PXiD2、及び論理ハイ状態の第2駆動信号PXiB3を生成して出力する。サブワードラインSWL1,SWL2,SWL3,SWL4,...がイネーブルされているので、メインサブワードラインイネーブル信号NWEBは、イネーブルされ、論理ロー状態を有する。従って、第1サブワードラインドライバ2750_1,2750_2,2750_3,2750_4,2750_5,2750_6,...のPMOSトランジスタは、ターンオンされ、NMOSトランジスタは、ターンオフされる。サブワードラインSWL1,SWL2,SWL3,SWL4,...の第1端に連結されている第1サブワードラインドライバ2750_1,...に印加される第1駆動信号PXiD0は、論理ハイ状態であるから、第1サブワードラインドライバ2750_1,...は、サブワードラインSWL1,SWL2,SWL3,SWL4,...をハイレベルの電圧で駆動する。また、サブワードラインSWL1,SWL2,SWL3,SWL4,...の第2端に連結されている第2サブワードラインドライバ2760_1,2760_2,2760_3,2760_4,...は、論理ロー状態の第2駆動信号PXiB0に応答してディセーブルされる。残りのサブワードラインSWL5,SWL6,SWL7,SWL8,SWL9,SWL10,SWL11,SWL12,SWL13,SWL14,SWL15,SWL16,...に連結された第1サブワードラインドライバ2750_2,2750_3,2750_4,2750_5,2750_6,...、及び第2サブワードラインドライバ2760_5,2760_6,2760_7,2760_8,2760_9,2760_10,2760_11,2760_12,...それぞれは、対応するサブワードラインをローレベルの電圧で駆動する。例えば、第2サブワードラインドライバ2760_5,2760_6のNMOSトランジスタは、ターンオン状態になるので、第2サブワードラインドライバ2760_5,2760_6それぞれは、サブワードラインSWL6,SWL7のうち対応するサブワードラインをローレベルの電圧で駆動する。また、第1サブワードラインドライバ2750_2,2750_3に印加される第1駆動信号PXiD1は、論理ロー状態であるから、第1サブワードラインドライバ2750_2,2750_3それぞれも、サブワードラインSWL6,SWL7のうち対応するサブワードラインをローレベルの電圧で駆動する。図28は、本発明の技術的思想による他の一実施形態による半導体メモリ装置2800のブロック図である。図28を参照すれば、半導体メモリ装置2800は、複数のメモリセルアレイ2810_1,2810_2,2810_3,2810_4,...、複数のサブワードラインSWL1,SWL2,SWL3,SWL4,SWL5,SWL6,SWL7,SWL8,...、複数のサブワードラインドライバ領域2830_1,2830_2,2830_3,...、複数の第1サブワードラインドライバ2850_1,2850_2,2850_3,...、複数の第2サブワードラインドライバ2860_1,2860_2,2860_3,...及び駆動信号生成部2870を具備する。図28の半導体メモリ装置2800は、第2サブワードラインドライバ2860_1,2860_2,2860_3,...の連結関係を除いては、図27の半導体メモリ装置2700と類似している。すなわち、複数のメモリセルアレイ2810_1,2810_2,2810_3,2810_4,...、複数のサブワードラインドライバ領域2830_1,2830_2,2830_3,...、複数の第1サブワードラインドライバ2850_1,2850_2,2850_3,...及び駆動信号生成部2870は、図27と関連して説明したので、以下、詳細な説明は省略する。以下、図27と異なる第2サブワードラインドライバ2860_1,2860_2,2860_3,...についてのみ説明する。図28の半導体メモリ装置2800の複数のサブワードラインSWL1,SWL2,SWL3,SWL4,SWL5,SWL6,SWL7,SWL8,...それぞれは、第1端で、第1サブワードラインドライバ2850_1,2850_2,2850_3,...のうち対応する第1サブワードラインドライバと連結され、第2端で、第2サブワードラインドライバ2860_1,2860_2,2860_3,...のうち対応する第2サブワードラインドライバと連結される。そして、図28の半導体メモリ装置2800の複数のサブワードラインSWL1,SWL2,SWL3,SWL4,SWL5,SWL6,SWL7,SWL8,...は、互いに連結されている。例えば、サブワードラインSWL1,SWL2の第2端は、互いに連結されており、サブワードラインSWL3、SWL4の第2端は、互いに連結されており、サブワードラインSWL6,SWL7の第2端は、互いに連結されている。図28の実施形態では、第2サブワードラインドライバ2860_1,2860_2,2860_3,...それぞれは、互いに連結されている2本のサブワードラインの第2端と連結される。例えば、第2サブワードラインドライバ2860_1は、サブワードラインSWL1の第2端、及びサブワードラインSWL2の第2端と連結される。また、第2サブワードラインドライバ2860_2は、サブワードラインSWL3の第2端、及びサブワードラインSWL4の第2端と連結され、第2サブワードラインドライバ2860_3は、サブワードラインSWL6の第2端、及びサブワードラインSWL7の第2端と連結される。従って、第2サブワードラインドライバ2860_1,2860_2,2860_3,...は、第2駆動信号PXiB0,PXiB1,...のうち対応する第2駆動信号に応答し、対応する2本のサブワードラインの第2端に、前記接地電圧を印加するか否かを制御する。図29は、図28の半導体メモリ装置2800の一実施形態による半導体メモリ装置2900の回路図である。説明の便宜上、図29の半導体メモリ装置2900は、メモリセルアレイ2910_1,2910_2,2910_3,2910_4,...それぞれに含まれたメモリセルそれぞれが4本のサブワードラインのうち対応するサブワードラインに連結されている場合について説明する。ただし、本発明がこの場合に限定されるものではなく、メモリセルアレイ2910_1,2910_2,2910_3,2910_4,...が異なる個数のサブワードラインに連結されたメモリセルを含むこともできる。図28及び図29を参照すれば、半導体メモリ装置2900は、複数のメモリセルアレイ2910_1,2910_2,2910_3,2910_4,...、複数のサブワードラインSWL1,SWL2,SWL3,SWL4,SWL5,SWL6,SWL7,SWL8,SWL9,SWL10,SWL11,SWL12,SWL13,SWL14,SWL15,SWL16,...、複数のサブワードラインドライバ領域2930_1,2930_2,2930_3,...、複数の第1サブワードラインドライバ2950_1,2950_2,2950_3,2950_4,2950_5,2950_6,...、複数の第2サブワードラインドライバ2960_1,2960_2,2960_3,2960_4,2960_5,2960_6,...、及び複数の駆動信号生成部2970_1,2970_2を具備する。複数のメモリセルアレイ2910_1,2910_2,2910_3,2910_4,...、複数のサブワードラインSWL1,SWL2,SWL3,SWL4,SWL5,SWL6,SWL7,SWL8,SWL9,SWL10,SWL11,SWL12,SWL13,SWL14,SWL15,SWL16,...、及び複数のサブワードラインドライバ領域2930_1,2930_2,2930_3,...は、図28の複数のメモリセルアレイ2810_1,2810_2,2810_3,2810_4,...、複数のサブワードラインSWL1,SWL2,SWL3,SWL4,SWL5,SWL6,SWL7,SWL8,...、及び複数のサブワードラインドライバ領域2830_1,2830_2,2830_3,...と類似した構成及び連結関係を有しているので、以下、詳細な説明は省略する。また、第1サブワードラインドライバ2950_1,2950_2,2950_3,2950_4,2950_5,2950_6,...及び駆動信号生成部2970_1,2970_2は、図27の第1サブワードラインドライバ2750_1,2750_2,2750_3,2750_4,2750_5,2750_6,...及び駆動信号生成部2770_1,2770_2と類似した構成を有して類似して動作するので、以下、詳細な説明は省略する。第2サブワードラインドライバ2960_1,2960_2,2960_3,2960_4,2960_5,2960_6,...それぞれは、複数個のNMOSトランジスタを含む。図29では、第2サブワードラインドライバ2960_1,2960_2,2960_3,2960_4,2960_5,2960_6,...それぞれが2つのNMOSトランジスタを含む場合について図示しているが、本発明がこの場合に限定されるものではなく、第2サブワードラインドライバ2960_1,2960_2,2960_3,2960_4,2960_5,2960_6,...それぞれは、異なる個数のNMOSトランジスタを具備することもできる。また、本発明で、前記第2サブワードラインドライバが、NMOSトランジスタである場合に限定されるものではなく、前記第2サブワードラインが、以上で説明したように動作しうるものであるならば、少なくとも1つの他の構成要素を利用することもできる。第2サブワードラインドライバ2960_1,2960_2,2960_3,2960_4,2960_5,2960_6,...それぞれは、ゲートに、対応する第2駆動信号が印加され、第1端に接地電圧が印加され、第2端に、対応するサブワードラインの第2端が連結される前記複数のNMOSトランジスタを具備する。例えば、図29で、第2サブワードラインドライバ2960_3のNMOSトランジスタは、ゲートに第2駆動信号PXiB1が印加され、第1端に接地電圧が印加され、第2端にサブワードラインSWL6,SWL7の第2端が連結される。また、第2サブワードラインドライバ2960_6のNMOSトランジスタは、ゲートに第2駆動信号PXiB3が印加され、第1端に接地電圧が印加され、第2端にサブワードラインSWL14、SWL15の第2端が連結される。半導体メモリ装置2900の動作は、図27と関連して述べた半導体メモリ装置2700の動作と類似しているので、以下、詳細な説明は省略する。すなわち、半導体メモリ装置2900の第2サブワードラインドライバ2960_1,2960_2,2960_3,2960_4,2960_5,2960_6,...は、対応する2本のサブワードラインに2倍の接地電圧で駆動するという点で、27の半導体メモリ装置2700と異なり、残り動作は類似している。図30は、図28の半導体メモリ装置2800の他の一実施形態による半導体メモリ装置3000の回路図である。説明の便宜上、図30の半導体メモリ装置3000は、メモリセルアレイ3010_1,3010_2,3010_3,3010_4,...それぞれに含まれたメモリセルそれぞれは、4本のサブワードラインのうち対応するサブワードラインに連結されている場合について説明する。ただし、本発明がこの場合に限定されるものではなく、メモリセルアレイ3010_1,3010_2,3010_3,3010_4,...が異なる個数のサブワードラインに連結されたメモリセルを含むこともできる。図28及び図30を参照すれば、半導体メモリ装置3000は、複数のメモリセルアレイ3010_1,3010_2,3010_3,3010_4,...、複数のサブワードラインSWL1,SWL2,SWL3,SWL4,SWL5,SWL6,SWL7,SWL8,SWL9,SWL10,SWL11,SWL12,SWL13,SWL14,SWL15,SWL16,...、複数のサブワードラインドライバ領域3030_1,3030_2,3030_3,...、複数の第1サブワードラインドライバ3050_1,3050_2,3050_3,3050_4、3050_5、3050_6,...、複数の第2サブワードラインドライバ3060_1,3060_2,3060_3,3060_4,3060_5,3060_6,...、及び複数の駆動信号生成部3070_1,3070_2を具備する。複数のメモリセルアレイ3010_1,3010_2,3010_3,3010_4,...、複数のサブワードラインSWL1,SWL2,SWL3,SWL4,SWL5,SWL6,SWL7,SWL8,SWL9,SWL10,SWL11,SWL12,SWL13,SWL14,SWL15,SWL16,...、及び複数のサブワードラインドライバ領域3030_1,3030_2,3030_3,...は、図28の複数のメモリセルアレイ2810_1,2810_2,2810_3,2810_4,...、複数のサブワードラインSWL1,SWL2,SWL3,SWL4,SWL5,SWL6,SWL7,SWL8,...、及び複数のサブワードラインドライバ領域2830_1,2830_2,2830_3,...と類似した構成及び連結関係を有しているので、以下、詳細な説明は省略する。また、第1サブワードラインドライバ3050_1,3050_2,3050_3,3050_4,3050_5,3050_6,...及び駆動信号生成部3070_1,3070_2は、図27の第1サブワードラインドライバ2750_1,2750_2,2750_3,2750_4,2750_5,2750_6,...及び駆動信号生成部2770_1,2770_2と類似した構成を有して類似して動作するので、以下、詳細な説明は省略する。第2サブワードラインドライバ3060_1,3060_2,3060_3,3060_4,3060_5,3060_6,...それぞれは、1つのNMOSトランジスタを含む。ただし、本発明で、前記第2サブワードラインドライバが、NMOSトランジスタである場合に限定されるものではなく、前記第2サブワードラインが、以上で説明したように動作しうるものであるならば、少なくとも1つの他の構成要素を利用することもできる。第2サブワードラインドライバ3060_1,3060_2,3060_3,3060_4,3060_5,3060_6,...それぞれは、ゲートに、対応する第2駆動信号が印加され、第1端に接地電圧が印加され、第2端に、対応するサブワードラインの第2端が連結される前記NMOSトランジスタを具備する。例えば、図30で、第2サブワードラインドライバ3060_3のNMOSトランジスタは、ゲートに第2駆動信号PXiB1が印加され、第1端に接地電圧が印加され、第2端にサブワードラインSWL6,SWL7の第2端が連結される。また、第2サブワードラインドライバ3060_6のNMOSトランジスタは、ゲートに第2駆動信号PXiB3が印加され、第1端に接地電圧が印加され、第2端にサブワードラインSWL14、SWL15の第2端が連結される。半導体メモリ装置3000の動作は、図27と関連して述べた半導体メモリ装置2700の動作と類似しているので、以下、詳細な説明は省略する。すなわち、半導体メモリ装置3000の第2サブワードラインドライバ3060_1,3060_2,3060_3,3060_4,3060_5,3060_6,...は、対応する2本のサブワードラインに接地電圧で駆動するという点で、27の半導体メモリ装置2700と異なり、残り動作は類似している。従来には、第1サブワードラインドライバが、対応するサブワードラインをハイレベルの電圧で駆動する場合、前記ハイレベルで駆動されるワードラインに隣接したワードラインに連結された第2サブワードラインドライバは、前記第1サブワードラインドライバと異なるサブワードラインドライバ領域で、前記隣接したワードラインをローレベルの電圧で駆動した。従って、従来には、前記第1サブワードラインドライバと近いサブワードライン部分と、前記第2サブワードラインドライバと遠いサブワードライン部分とで、カップリングノイズが発生した。しかし、図26ないし図30の実施形態による場合、1つの第1サブワードラインドライバが、対応するサブワードラインをハイレベルの電圧で駆動するとき、前記ハイレベルで駆動されるワードラインに隣接したワードラインに連結された第2サブワードラインドライバは、前記第1サブワードラインドライバと同じサブワードラインドライバ領域で、前記隣接したワードラインをローレベルの電圧で駆動する。従って、本発明の技術的思想による一実施形態による場合、従来よりカップリングノイズを低減させる。図31は、本発明の他の一実施形態による半導体メモリ装置3100のブロック図である。図31を参照すれば、図31の半導体メモリ装置3100は、図1の半導体メモリ装置100と、図26の半導体メモリ装置2600とが結合された構成を有している。図1の半導体メモリ装置100については、図1と関連して詳細に説明し、図26の半導体メモリ装置2600は、図26と関連して詳細に説明したので、以下、図31の半導体メモリ装置3100についての詳細な説明は省略する。また、図31の半導体メモリ装置3100で、図1の半導体メモリ装置100に対応する部分は、図2の半導体メモリ装置200と同じ構成を有し、図31の半導体メモリ装置3100で、図26の半導体メモリ装置2600に対応する部分は、図27の半導体メモリ装置2700と同じ構成を有することもできる。図32は、本発明の他の一実施形態による半導体メモリ装置3200のブロック図である。図32を参照すれば、図32の半導体メモリ装置3200は、図1の半導体メモリ装置100と、図28の半導体メモリ装置2800とが結合された構成を有している。図1の半導体メモリ装置100については、図1と関連して詳細に説明し、図28の半導体メモリ装置2800は、図28と関連して詳細に説明したので、以下、図32の半導体メモリ装置3200についての詳細な説明は省略する。また、図32の半導体メモリ装置3200で、図1の半導体メモリ装置100に対応する部分は、図2の半導体メモリ装置200と同じ構成を有し、図32の半導体メモリ装置3200で、図28の半導体メモリ装置2800に対応する部分は、図29の半導体メモリ装置2900、または図30の半導体メモリ装置3000と同じ構成を有することもできる。以上では、図1及び図2の半導体メモリ装置のうち1つの半導体メモリ装置と、図26ないし図30の半導体メモリ装置のうち1つのメモリ装置とが結合された場合について説明した。ただし、本発明がこのような場合に限定されるものではなく、図3ないし図12の半導体メモリ装置のうち1つの半導体メモリ装置と、図26ないし図30の半導体メモリ装置のうち1つのメモリ装置とが結合されもする。図33は、本発明の他の一実施形態による半導体メモリ装置3300のブロック図である。図33を参照すれば、図33の半導体メモリ装置3300は、図13の半導体メモリ装置1300と、図26の半導体メモリ装置2600とが結合された構成を有している。図13の半導体メモリ装置1300については、図13と関連して詳細に説明し、図26の半導体メモリ装置2600は、図26と関連して詳細に説明したので、以下、図33の半導体メモリ装置3300についての詳細な説明は省略する。また、図33の半導体メモリ装置3300で、図13の半導体メモリ装置1300に対応する部分は、図14の半導体メモリ装置1400と同じ構成を有し、図33の半導体メモリ装置3300で、図26の半導体メモリ装置2600に対応する部分は、図27の半導体メモリ装置2700と同じ構成を有することもできる。図34は、本発明の他の一実施形態による半導体メモリ装置3400のブロック図である。図34を参照すれば、図34の半導体メモリ装置3400は、図13の半導体メモリ装置1300と、図28の半導体メモリ装置2800とが結合された構成を有している。図13の半導体メモリ装置1300については、図13と関連して詳細に説明し、図28の半導体メモリ装置2800は、図28と関連して詳細に説明したので、以下、図34の半導体メモリ装置3400についての詳細な説明は省略する。また、図34の半導体メモリ装置3400で、図13の半導体メモリ装置1300に対応する部分は、図14の半導体メモリ装置1400と同じ構成を有し、図34の半導体メモリ装置3400で、図28の半導体メモリ装置2800に対応する部分は、図29の半導体メモリ装置2900、または図30の半導体メモリ装置3000と同じ構成を有することもできる。以上では、図13及び図14の半導体メモリ装置のうち1つの半導体メモリ装置と、図26ないし図30の半導体メモリ装置のうち1つのメモリ装置とが結合された場合について説明した。ただし、本発明がこれらの場合に限定されるものではなく、図15ないし図24の半導体メモリ装置のうち1つの半導体メモリ装置と、図26ないし図30の半導体メモリ装置のうち1つのメモリ装置とが結合されもする。本発明の技術的思想による一実施形態による半導体メモリ装置のメモリセルに含まれたトランジスタは、垂直チャネルトランジスタverticalchanneltransistorである。前記垂直チャネルトランジスタは、ゲート電極を中心に、上下に配されたソース領域及びドレイン領域を具備する。ただし、本発明で、前記メモリセルに含まれたトランジスタが、垂直チャネルトランジスタである場合に限定されるものではなく、前記メモリセルに含まれたトランジスタは、平面型トランジスタplannertransistorでもある。前記平面型トランジスタは、半導体基板上に配されたゲート電極、前記ゲート電極の両側に隣接した前記半導体基板に配されたソース領域及びドレイン領域を具備する。前記垂直チャネルトランジスタの一実施形態については、以下で図35と関連してさらに詳細に説明する。図35は、本発明の技術的思想による一実施形態による半導体メモリ装置のメモリセルに含まれる垂直チャネルトランジスタの断面図である。図35を参照すれば、半導体基板3510上には、基板物質からなりつつ、半導体基板3510から垂直に突出するピラーpillarが備わる。前記ピラーは、自体の上部及び下部にそれぞれ配されるソース領域S及びドレイン領域Dを含み、ソース領域S及びドレイン領域D間に配されるチャネル領域Cを含む。前記ピラーの外周面には、チャネル領域Cを取り囲むゲート電極Gが形成される。ゲート電極Gと前記ピラーとの間には、ゲート絶縁膜が形成される。ゲート電極Gの側面には、ゲート電極Gと電気的に連結されるワードライン3540が形成される。図35で、図面符号3550及び3560は、層間絶縁膜を意味する。図36は、本発明の技術的思想による一実施形態による半導体メモリ装置を含むコンピュータシステム装置3600を示すブロック図である。図36を参照すれば、本発明によるコンピュータシステム装置3600は、バス3660に電気的に連結されたマイクロプロセッサ3630;ユーザインターフェース3650;メモリコントローラ3612及びメモリ装置3611を具備するメモリシステム装置3610;を含む。メモリ装置3611は、データが保存される複数のメモリセルを含む。メモリ装置3611は、図1ないし図24及び図26ないし図34の半導体メモリ装置のうち1つの半導体メモリ装置を含む。メモリコントローラ3612は、メモリ装置3611を制御する。本発明の一実施形態によるコンピュータシステム装置3600は、RAMrandomaccessmemory3640及びパワー供給装置3620をさらに具備する。本発明の一実施形態によるコンピュータシステム装置3600が、モバイル装置である場合、コンピュータシステムの動作電圧を供給するためのバッテリ及びベースバンドチップセットbasebandchipsetのようなモデムがさらに提供される。また、本発明によるコンピュータシステム装置3600には、応用チップセットapplicationchipset、カメライメージプロセッサCIS:cameraimageprocessor、モバイルDRAMdynamicrandomaccessmemoryなどがさらに提供されうることは、本分野の当業者に自明な事項であるので、さらに詳細な説明は省略する。メモリコントローラ3612とメモリ装置3611は、例えば、データを保存するのに不揮発性メモリを使用するSSDsolidstatedrivediskを構成することができる。図37は、本発明の一実施形態による半導体メモリ装置を含むメモリカード3700を示すブロック図である。図37を参照すれば、メモリカード3700は、メモリ装置3710及びメモリコントローラ3720を具備する。メモリ装置3710は、データが保存される複数のメモリセルを含む。メモリ装置3710は、図1ないし図24及び図26ないし図34の半導体メモリ装置のうち1つの半導体メモリ装置を含む。メモリコントローラ3720は、メモリ装置3710を制御する。メモリコントローラ3720は、USBuniversalserialbus、MMCmultimediacard、PCI-Eperipheralcomponentinterconnectexpress、SATAserialadvancedtechnologyattachment、PATAparalleladvancedtechnologyattachment、SCSIsmallcomputersysteminterface、ESDIenhancedsmalldeviceinterface、及びIDEintegrateddeviceelectronicsのような多様なインターフェースプロトコルのうち一つを介して、外部例を上げれば、ホストと通信するように構成されるのである。図37のメモリコントローラ3720に備わっているCPUcentralprocessorunit3722、SRAMstaticrandomaccessmemory3721、ホストインターフェースI/F3723、ECCerrorcorrectingcode3724、メモリI/F3725及びバス3726の構造及び動作は、この分野の当業者に自明な事項であり、さらに詳細な説明は省略する。以上で説明した本発明の一実施形態によるメモリ装置は、多様な形態のパッケージを利用して実装可能である。例えば、本発明によるメモリ装置は、PoPpackageonpackage、BGAballgridarray、CSPchipscalepackage、PLCCplasticleadedchipcarrier、PDIPplasticdualinlinepackage、dieinwafflepack、dieinwaferform、COBchiponboard、CERDIPceramicdualinlinepackage、MQFPplasticmetricquadflatpack、TQFPthinquadflatpack、SOICsmalloutlineintegratedcircuit、SSOPshrinksmalloutlinepackage、TSOPthinsmalloutlinepackage、SIPsysteminpackage、MCPmultichippackage、WFPwaferlevelfabricatedpackage、WSPwaferlevelprocessedstackpackageのようなパッケージを利用して実装することができる。以上、図面と明細書とで最適実施形態について開示したここで、特定の用語が使われたが、それらは単に本発明について説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。従って、本技術分野の当業者であるならば、それらから多様な変形及び均等な他実施形態が可能であるという点を理解することが可能であろう。よって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決まるものである。"