"2つ以上直列接続された半導体スイッチング素子に出力されるゲート信号を生成する半導体スイッチング素子の駆動装置であって、直列接続された2つの半導体スイッチング素子の電圧を、そのうちの片方の半導体スイッチング素子の電位を基準にして検出する電圧検出回路と、前記直列接続された2つの半導体スイッチング素子の電圧を比較し、前記電圧の大小関係を表す電圧偏差極性信号をフィードバックする比較器と、1回のスイッチング毎に、前記電圧偏差極性信号に基づいて制御方向を決定し、次回のスイッチング時のゲート信号に対する制御量に対して、決定した制御方向に固定値の制御量を加算し、加算後の制御量を出力すると共に、その加算後の制御量を保持するタイミング制御演算回路と、前記制御量に基づいて、ゲート信号の変化のタイミングを調整するタイミング制御回路と、を備えたことを特徴とする半導体スイッチング素子の駆動装置。前記タイミング制御演算回路は、前記電圧偏差極性信号を、1回のスイッチング期間中に複数回サンプリングし、そのサンプリング値の積算値と、予め設定された閾値とを比較し、制御方向を決定することを特徴とする請求項1記載の半導体スイッチング素子の駆動装置。前記電圧検出回路で検出された2つの半導体スイッチング素子における電圧の偏差が、予め定められた閾値よりも小さい期間は、タイミング制御演算回路において、電圧偏差極性信号を無効とすることを特徴とする請求項1または2記載の半導体スイッチング素子の駆動装置。前記タイミング制御演算回路および前記タイミング制御回路は、基準電位とした半導体スイッチング素子のゲートドライブ制御部に設置したことを特徴とする請求項1~3のうち何れか1項に記載の半導体スイッチング素子の駆動装置。前記タイミング制御演算回路および前記タイミング制御回路は、上位制御部に設置したことを特徴とする請求項1~3のうち何れか1項に記載の半導体スイッチング素子の駆動装置。しかしながら、特許文献1における半導体スイッチング素子の駆動装置では、ゲート信号のタイミングの制御量を電圧偏差量に従って決定しているため、電圧偏差量または電位量アナログ量またはディジタル量をフィードバックする必要がある。その結果、以下に示すような問題が生じていた。[偏差電圧量のフィードバック]偏差電圧量をフィードバックするため、高速な信号検出やフィードバックが難しくなると共に、A/D変換器などの追加機器が必要となる。その結果、制御性の低下,装置の複雑化,大型化,高コスト化などの問題が生じていた。[検出タイミングの同期]各半導体スイッチング素子の両端電圧は、比較して電圧偏差を求めるために、各半導体スイッチング素子の両端電圧を同時に検出する必要がある。しかし、各半導体スイッチング素子の検出電圧の検出信号または検出トリガ信号に発生する遅延にはバラツキが生じるため、各半導体スイッチング素子の両端電圧を同時に検出することが困難であった。以上示したようなことから、複数個直列接続された半導体スイチング素子において、電圧偏差量または電位量をフィードバックすることなく、各半導体スイッチング素子の電圧分担を均等化させた半導体スイッチング素子の駆動回路を提供することが課題となる。本発明は、前記従来の問題に鑑み、案出されたもので、その一態様は、2つ以上直列接続された半導体スイッチング素子に出力されるゲート信号を生成する半導体スイッチング素子の駆動装置であって、直列接続された2つの半導体スイッチング素子の電圧を、そのうちの片方の半導体スイッチング素子の電位を基準にして検出する電圧検出回路と、前記直列接続された2つの半導体スイッチング素子の電圧を比較し、前記電圧の大小関係を表す電圧偏差極性信号をフィードバックする比較器と、1回のスイッチング毎に、前記電圧偏差極性信号に基づいて制御方向を決定し、次回のスイッチング時のゲート信号に対する制御量に対して、決定した制御方向に固定値の制御量を加算し、加算後の制御量を出力すると共に、その加算後の制御量を保持するタイミング制御演算回路と、前記制御量に基づいて、ゲート信号の変化のタイミングを調整するタイミング制御回路と、を備えたことを特徴とする。また、前記タイミング制御演算回路は、前記電圧偏差極性信号を、1回のスイッチング期間中に複数回サンプリングし、そのサンプリング値の積算値と、予め設定された閾値とを比較し、制御方向を決定することを特徴とする。また、前記電圧検出回路で検出された2つの半導体スイッチング素子における電圧の偏差が、予め定められた閾値よりも小さい期間は、タイミング制御演算回路において、電圧偏差極性信号を無効とすることを特徴とする。また、前記タイミング制御演算回路および前記タイミング制御回路は、基準電位とした半導体スイッチング素子のゲートドライブ制御部に設置したことを特徴とする。また、前記タイミング制御演算回路および前記タイミング制御回路は、上位制御部に設置したことを特徴とする。本発明によれば、複数個直列接続された半導体スイッチング素子の駆動回路において、電圧偏差量または電位量をフィードバックすることなく、各半導体スイッチング素子の電圧分担を均等化させることが可能となる。以下、実施形態1~4における半導体スイッチング素子の駆動装置を図面に基づいて説明する。[実施形態1]図1は、本実施形態1における半導体スイッチング素子の駆動装置の構成を示すブロック図である。図1に示すように、制御対象となる半導体スイッチング素子A,Bは直列に接続され、この半導体スイッチング素子A,Bにより、見かけ上1つのスイッチを構成している。駆動装置1Aは、上位制御部4と、ゲートドライブ制御部5,6と、を備える。前記上位制御部4は、ゲート信号生成部4aで生成されたゲート出力を絶縁回路17,18に出力する。当該絶縁回路17,18は、ゲート出力をゲート出力1,2としてゲートドライブ制御部5,6に出力する。ゲートドライブ制御部6は、固定遅延回路14と、ゲートドライブ回路16と、を備える。固定遅延回路14は、絶縁回路18から出力されたゲート出力2に対して、予め定められた固定値の遅延量を与え、補正ゲート出力2として出力する。これは、半導体スイッチング素子Aのゲート信号のタイミングを早くしようとする際に、マージンが必要なためである。ゲートドライブ回路16は、補正ゲート出力2に基づいて半導体スイッチング素子Bのゲート信号を出力する。ゲートドライブ回路16は一般的なものであるため、ここでの詳細な説明は省略する。前記半導体スイッチング素子A,Bは直列に接続され、各半導体スイッチング素子A,Bには、直列に接続された2つの抵抗R11,R12およびR21,R22がそれぞれ並列に接続されている。このように、本実施形態1では、抵抗R11,R12,R21,R22で構成された抵抗分圧回路により、絶縁せずに半導体スイッチング素子A,Bの検出電圧の比較を行う。すなわち、図2aに示すように、抵抗R11,R12,R21,R22により抵抗分圧回路を構成し、抵抗R12,R21の両端電圧を検出することにより、各半導体スイッチング素子A,Bの電圧半導体スイッチング素子A,Bのコレクタ‐エミッタ間電圧VCE1,VCE2を測定する。前記抵抗分圧回路は、測定基準となる電位を半導体スイッチング素子Aのエミッタ半導体スイッチング素子Aと半導体スイッチング素子Bの接続点とし、抵抗R12,R21を抵抗R11,R22より充分小さくすることにより、検出電圧VCE1,VCE2を小さくし、絶縁することなく比較することを可能にする。また、直列抵抗値を大きくすることにより、漏れ電流による損失を抑制する。抵抗の分圧比は、絶縁破壊が起こらず、また検出電圧VCE1,VCE2の両電圧が正しく比較できる比率,抵抗値に設定することが望ましい。また、図2aでは、半導体スイッチング素子Aのエミッタ電圧を基準に電圧を検出しているが、図2bに示すように、半導体スイッチング素子Bのエミッタ電圧を基準にVCE1,VCE2を検出しても良い。図2bでは、半導体スイッチング素子Bのエミッタ‐コレクタ間に抵抗Ra,Rbを接続し、半導体スイッチング素子Aのコレクタ‐半導体スイッチング素子のエミッタ間に抵抗Rc,Rdを接続し、抵抗Rb,Rdの両端電圧を検出することにより、電圧VCE2,VCE1VCE2を検出する。すなわち、図2に示すように、直列に接続された2つの半導体スイッチング素子A,Bのうち、どちらの電位を基準に電圧を測定しても良い。ゲートタイミング制御部5は、Vce検出回路7,8と、電圧偏差演算部9と、比較器10と、タイミング制御演算回路12と、タイミング制御回路13と、ゲートドライブ回路15と、を備える。前記Vce検出回路7,8により、前記抵抗分圧回路における抵抗R12,R21の電圧を検出し、各半導体スイッチング素子A,Bの検出電圧VCE1,VCE2を検出する。次に、電圧偏差演算部9により、検出電圧VCE1から検出電圧VCE2を減算し、電圧偏差信号ΔVCEVCE1-VCE2を生成する。なお、検出電圧VCE1,VCE2のうち、どちらの電圧を基準にして電圧偏差信号ΔVCEを求めても良い。比較器10により、電圧偏差信号ΔVCEと0とを比較して電圧偏差信号ΔVCEの極性を判別し、電圧VCE1,VCE2の大小関係を表す電圧偏差極性信号を生成する。また、2つの検出電圧VCE1,VCE2を直接比較器10に入力し、検出電圧VCE1,VCE2の大小関係を判別して電圧偏差極性信号を生成しても良い。この電圧偏差極性信号は、0または1の信号とし、常時出力されるものとする。この電圧偏差極性信号をタイミング制御演算回路12に入力する。タイミング制御演算回路12は、電圧偏差極性信号0または1の情報に基づいて、タイミング制御回路13の制御方向早めるまたは遅くするを決定し、電圧偏差信号ΔVCEを小さくするように制御を行う。また、ターンオンとターンオフは、それぞれ独立してタイミング制御を行うものとする。ここで、半導体スイッチング素子A,Bにおける検出電圧VCE1,VCE2の電圧偏差量はフィードバックせず、電圧偏差極性信号のみをフィードバックして制御方向を決定する。すなわち、本実施形態1は、電圧偏差量に基づいて偏差がなくなるように量電圧や時間を制御するものではなく、電圧偏差信号ΔVCEの極性のみに基づいて制御方向を決定し、1回のスイッチング毎に固定値の制御量を加算していくものである。なお、ここでの制御量の固定値は予め定めることとする。タイミング制御演算回路12およびタイミング制御回路13は、電圧測定時に利用した基準電圧を有する半導体スイッチング素子側に設置することにより、信号の絶縁を不要とする。タイミング制御演算回路12において電圧偏差極性信号を検出するタイミングは、ターンオン/オフ後の任意の1点もしくは複数の点で行う。本実施形態1では、タイミング制御演算回路12にゲート信号を入力してターンオン/オフのタイミングを認識し、ゲート信号に基づいて検出タイミングを決定する。ここで、図3abに示すように、片方の半導体スイッチング素子のターンオン/オフが開始されてから、ターンオン/オフが終了し定常状態に至るまでの間を電圧偏差極性信号の検出可能期間とする。ゲート信号がターンオン/オフを指令した後、伝播遅延により、実際に半導体スイッチング素子A,Bのターンオン/オフが開始されるまでの間や、ターンオン/オフ後における定常状態に至った後は、過渡的なスイッチング動作による電圧偏差が発生しないため、電圧偏差極性信号を検出しないこととする。前記タイミング制御演算回路12は、前記検出可能期間内にフラグが立つような検出許可信号を遅延制御を加える前のゲート出力1に基づいて生成する。図4にその一例を示す。すなわち、タイミング制御演算回路12は、ゲート出力1の変化の検出後、任意の一定時間経過後に検出許可信号のフラグを立てる。その検出許可信号のフラグを一定期間維持し、その後フラグを下ろす。前記一定期間は、検出可能期間の範囲内になるように事前に設定しておく。タイミング制御演算回路12は、図5に示すように、検出許可信号のフラグが立っている期間に1点または複数点において電圧偏差極性信号の検出を行う。1点検出の場合、ターンオン/オフ中検出許可信号のフラグが立っている期間の任意の1点で検出を行う。図5aの例では、ゲート出力1の変化に対して、任意の固定時間経過後に検出トリガを立て、検出許可信号の出力中かつ検出トリガが立った瞬間の電圧偏差極性信号をサンプリングし、そのサンプリング値検出極性判定値に基づき制御方向を決定している。複数点検出の場合、複数のサンプリング値電圧偏差極性信号を積算し、積算値と任意の閾値とを比較して電圧偏差極性の判定を行う。図5bの場合、検出許可信号出力中における一定周期の検出トリガに従って複数点の電圧偏差極性信号をサンプリングし、そのサンプリング値を積算する。この積算値が任意の判定閾値を超えるか否かを判定して検出極性判定値を決定し、その検出極性判定値に基づいて制御方向を決定している。図5cの場合、図5bと同様に、検出許可信号出力中における一定周期の検出トリガに従って複数点の電圧偏差極性信号をサンプリングし、そのサンプリング値を積算する。この積算値が任意の判定閾値を超えるか否かを判定し、電圧極性判定値を決定している。図5cの場合は、2つの判定閾値を用意し、前記積算値が、他方と比較して低い値が設定された判定閾値1,他方と比較して高い値が設定された判定閾値2を超えるか否かを判定し、電圧極性判定値を決定している。前記積算値が判定閾値1よりも低い場合は、検出極性判定値を-とし、前記積算値が判定閾値2よりも高い場合は、検出極性判定値をとする。また、前記積算値が、判定閾値1以上、かつ、判定閾値2以下の場合は、電圧偏差信号ΔVCEの絶対値が小さいとみなし、検出極性判定値を0としてゲート信号の制御量はそのままとする。これにより、電圧偏差信号ΔVCEの絶対値が小さい時の不要な制御を抑制することが可能となる。前記検出極性判定値により、制御方向を決定する。決定した制御方向は、次回のスイッチング時のゲート信号の制御量に反映させると共に、その反映された値制御量を保持する。また、その保持された制御量に対して、次回のスイッチング時の検出極性判定値の情報を反映させる。すなわち、1回のスイッチング毎に制御方向を決定し、次回のスイッチング時のゲート出力に対する制御量に対して、決定した制御方向に固定値の制御量を加算し、加算後の制御量を出力する。また、加算後の制御量を保持し、加算後の制御量に対して、次回のスイッチング時における固定値の制御量を加算する。タイミング制御回路可変遅延回路13に対して、前記制御量を入力する。タイミング制御回路13は入力されたゲート出力1に対して、前記制御量に基づいて遅延を与え、補正ゲート出力1としてゲートドライブ回路15に出力する。ゲートドライブ回路15は、補正ゲート出力1に基づいて、半導体スイッチング素子Aのゲート信号を出力する。次に、本実施形態1におけるタイミング制御について、図6に基づいて説明する。なお、図6では、ターンオフの場合を示しているが、ターンオンの場合も動作は同様である。また、図6に示す各波形は単純化している。図6aは制御開始時を示しており、補正ゲート出力1の遅延量は、補正ゲート出力2の固定遅延量となっている。上位制御部4ゲート信号生成部4aから出力されるゲート出力に対し、ゲートドライブ制御部5に入力されるゲート出力1およびゲートドライブ制御部6に入力されるゲート出力2には、伝送する際の伝播遅延が生じ、その伝播遅延の大きさは回路や半導体スイッチング素子A,Bの特性の違い等によって、バラツキが生じる。この伝播遅延のバラツキは短期間的に見れば一定と仮定することができる。この伝播遅延のバラツキにより、半導体スイッチング素子A,Bのターンオフのタイミングにはずれが生じ、電圧の不平衡が発生する。図6a;制御開始時では、半導体スイッチング素子Aのターンオフが半導体スイッチング素子Bよりも早いため、ターンオフ動作中から定常状態に至るまでの半導体スイッチング素子の検出電圧は、VCE1が大きく、VCE2が小さくなっている。半導体スイッチング素子A,B間で電圧の不平衡が発生すると検出電圧VCE1,VCE2との間に偏差が生じ、電圧偏差演算部9において偏差電圧信号ΔVCEが生成される。図6では、VCE1-VCE2を電圧偏差信号ΔVCEとしている。この電圧偏差信号ΔVCEと0を比較器10にかけ、値が正であれば1,負であれば0とする電圧偏差極性信号を出力させる。図6aの場合、電圧偏差極性信号は、ターンオフ開始後、常に正となるため、1が出力されている。これをタイミング制御演算回路12において、特定のタイミング図5参照で検出し、検出極性判定値を決定する。検出極性判定値が1の場合、タイミング制御演算回路12において1制御周期遅らせる指令検出極性判定値をタイミング制御回路13に出力し、タイミング制御回路13において、次回の補正ゲート出力1がオフするタイミングを1制御周期遅らせる。逆に検出極性判定値が0だった場合は、タイミング制御回路13において、補正ゲート出力1がオフするタイミングを1制御周期早める。図6bは、図6aにおいて、補正ゲート出力1がオフするタイミングを1制御周期遅らせた場合のグラフである。半導体スイッチング素子Aをターンオフするタイミングが遅くなり、半導体スイッチング素子Bをターンオフするタイミングに近づくため、電圧の不平衡電圧偏差信号ΔVCEは小さくなる。しかし、図6bに示す状態でも、まだ検出極性判定値は1であるため、次回のターンオフにおける補正ゲート出力1がオフするタイミングを1制御周期さらに遅らせる。図6cは、複数回スイッチングを行い、さらに補正ゲート出力1の遅延量を大きくした状態を示すグラフである。電圧偏差信号ΔVCEは0に近くなり、検出電圧VCE1,VCE2がほぼ平衡状態となる。しかし、検出極性判定値が1であるため、次回のターンオフにおける補正ゲート出力1がオフするタイミングをさらに1制御周期遅らせる。図6dは、検出電圧VCE1と検出電圧VCE2の大小関係が逆転し、電圧偏差信号ΔVCEが負になった状態を示すグラフである。この時、検出極性判定値は0を出力し、次回のターンオフにおける補正ゲート出力1がオフするタイミングを1制御周期早める動作を行う。この動作により、図6cの状態と、図6dの状態とが繰り返され、動作はこの2つの状態に収束する。以上示したように、本実施形態1における半導体スイッチング素子の駆動装置1Aは、電圧偏差信号ΔVCEの極性を判定して制御方向を表す0または1の電圧偏差極性信号をフィードバックし、直列に接続された半導体スイッチング素子の電圧分担を均等化させる。これにより、従来のように偏差電圧量または電位量をフィードバックする必要がなくなり、以下に示す効果を奏する。フィードバックする信号が、電位差量アナログ量,デジタル量ではなく、大小関係極性を示す1ビット信号の電圧偏差極性信号であるため、転送回路,制御を簡素化することが可能となる。また、電圧偏差量,電位量をフィードバックする必要がなくA/D変換が不要となるため、制御性の低下,装置の複雑化,大型化,高コスト化を抑制し、高時間分解能化を図ることが可能である。すなわち、AD変換は時間を要するため、短い時間に何回も電圧偏差量,または電位量を検出することができない。一方、本実施形態1は、AD変換を要せず、常時、比較器10から電圧偏差極性信号が出力されているため、タイミング制御演算回路12において、短時間の間に複数回、電圧偏差極性信号を取り込むことが可能となる。さらに、直列接続された半導体スイッチング素子A,Bの検出タイミングのバラツキを抑制し、電圧偏差信号ΔVCEの誤差を抑制することが可能となる。すなわち、従来は、各半導体スイッチング素子の両端電圧は、比較して電圧偏差を求めるために同時に検出する必要があるが、検出電圧の検出信号,検出トリガに発生する遅延にはバラツキが生じるため、各半導体スイッチング素子の両端電圧を同時に検出することが困難であり、検出した電圧偏差に誤差が生じていた。それに対し、本実施形態1では、抵抗分圧回路により検出電圧を出力し続け、そこから電圧偏差信号ΔVCEを算出しているため、検出信号,検出トリガの影響を受けることがなく、電圧偏差信号ΔVCEに誤差が生じにくい。また、前記電圧偏差信号ΔVCEは、その極性が正確であればよいため、大きさに誤差が生じても良い。また、従来特許文献1は、検出タイミングの設定によっては、ノイズの影響を受けたり、電圧が振動している瞬間を検出してしまったりすることにより、不適当な電圧偏差が検出され、その電圧偏差に基づき、不適当な制御を行ってしまう可能性があった。そのため、なるべくノイズの影響が出ないようにすることや、電圧が振動しないタイミングで電圧を検出すること,電圧が振動しないように主回路の寄生インダクタンスなどを低減すること等の調整が必要であった。また、複数回のサンプリング,積分により、ノイズや電圧振動の影響を抑制する方法が考えられるが、従来技術特許文献1の場合は、検出信号が量であるため、複数回のサンプリング,積分は演算負荷が大きい。それに対し、本実施形態1では、サンプリング対象が量アナログ量,デジタル量ではなく、大小関係を示す1ビット信号の電圧偏差極性信号であるため、演算負荷が小さくサンプリングを複数回行うことが容易である。また、複数のサンプリング値から制御方向を決定することにより、ノイズや電圧が振動した場合の影響を低減することが可能となる。また、従来図11に示すの半導体スイッチング素子の駆動装置1では、各半導体スイッチング素子の検出電圧を1つのコントローラ3にフィードバックしている。電圧測定を行う際の基準電位がコントローラ3の基準電位とそれぞれ異なるため、フィードバックする信号はすべて電気的に絶縁されている必要がある。また、図12に示す半導体スイッチング素子の駆動装置1では、各半導体スイッチング素子の検出電圧はそれぞれ同じ基準電位のコントローラ3にフィードバックされるが、別の基準電位にある上位制御部図示省略間と通信する信号は、それぞれ絶縁されている必要がある。すなわち、各半導体スイッチング素子毎に個別にコントローラ3が設けられているが、共通の上位制御部との通信では絶縁が必要となる。そのため、フィードバックする信号線が多いほど、絶縁回路が必要となり、装置が大型化し、高コスト化を招いてしまっていた。それに対し、本実施形態1では、フィードバック信号を同じ電位レベルのタイミング制御演算回路12にフィードバックしており、違う電位の上位制御部4までフィードバックしていないため、電圧偏差極性信号のフィードバックに絶縁回路が不要となる。その結果、絶縁回路の数を減らすことができ、装置の小型化,低コスト化を図ることが可能となる。また、VCE検出回路7,8,電圧偏差演算回路9,比較器10,タイミング制御量演算回路12,タイミング制御回路13は、測定時の基準電圧を持つ半導体スイッチング素子Aを駆動するゲートドライブ制御部5に設置することで、フィードバック信号を絶縁する必要がなくなる。さらに、1つの半導体スイッチング素子Bのゲート信号は固定遅延回路16により補正し、その他の半導体スイッチング素子Aのゲート信号は、偏差電圧極性信号をフィードバックしてタイミングを制御しているため、フィードバックする信号線数を減少させることができる。その結果、フィードバックする信号数,信号量が少なくて済むため、回路構成を簡素化することが可能となる。また、従来技術特許文献1の場合と比較して、一方のゲートドライブ制御部6は、固定遅延回路としているため、タイミング制御回路13の数を減少することが可能となる。[実施形態2]次に、本実施形態2における半導体スイッチング素子の駆動装置について説明する。本実施形態2における駆動装置は、実施形態1図1における電圧偏差演算回路9と比較器10との間に電圧偏差信号ΔVCEの有効判定回路を設けたものである。ターンオン/オフ後の定常状態期間や、半導体スイッチング素子A,Bの検出電圧のバランスが取れている状態など、電圧偏差信号ΔVCEが小さい場合は、電圧偏差極性信号のサンプリングを無効としても良い。そのため、図7に示すように、閾値VTHENA,-VTHENAを設け、電圧偏差信号ΔVCEプラス側,マイナス側共にが前記閾値VTHENA,-VTHENA以下の場合は、タイミング制御演算回路12において、電圧偏差極性信号のサンプリングを無効とする。すなわち、有効判定回路において、電圧偏差信号ΔVCEプラス側,マイナス側共にが前記閾値VTHENA,-VTHENA以上の場合は1レベルの検出有効信号をタイミング制御演算回路12に出力し、電圧偏差信号ΔVCEが閾値VTHENA,-VTHENA以下の場合は0レベルの検出有効信号をタイミング制御演算回路12に出力する。また、電圧偏差信号ΔVCEの絶対値を算出して閾値VTHENAを一つにし、検出有効信号を生成しても良い。比較器10では、実施形態1と同様に電圧偏差信号ΔVCEと0とを比較し、電圧偏差極性信号を出力する。そして、タイミング制御演算回路12において、前記有効判定回路から出力された検出有効信号および検出トリガ,検出許可信号に基づいて、電圧偏差極性信号をサンプリングする。すなわち、検出有効信号が1レベルの場合は、電圧偏差極性信号をサンプリングし、0レベルの場合はサンプリングを無効とする。以上示したように、本実施形態2における半導体スイッチング素子の駆動装置によれば、電圧偏差信号ΔVCEが一定の値閾値以下の偏差になった場合、電圧偏差極性信号をサンプリングしないことにより、図6のcとdに示す2つの状態を繰り返すことがなくなり、より安定した制御を行うことが可能となる。また、実施形態1と同様の作用効果を奏する。[実施形態3]次に、本実施形態3における半導体スイッチング素子の駆動装置を説明する。本実施形態3における半導体スイッチング素子の駆動装置1Bは、図8に示すように上位制御部4にゲート信号生成部4a,タイミング制御演算回路12,タイミング制御回路13A,13Bを設置し、電圧偏差極性信号を上位制御部4までフィードバックするものである。本実施形態3の場合、電圧偏差極性信号に対して途中に絶縁回路19を挿入する必要がある。しかしながら、従来の回路に対して、フィードバック信号が少ないため、回路を簡素化することができる。また、電圧検出,比較を絶縁回路19よりも前で行うため、検出タイミングのずれを抑制することが可能となる。また、タイミング制御演算回路12,タイミング制御回路13A,13Bが共に上位制御部4に設けられているため、タイミング制御演算回路12の出力をタイミング制御回路13A,13Bの両方に出力することが可能となる。そのため、図1の駆動装置1A実施形態1のように予め固定遅延回路を挿入する必要がなくなる。さらに、タイミング制御演算回路12およびタイミング制御回路13A,13Bをゲートドライブ制御部5,6から、上位制御部4に移動することにより、ゲートドライブ制御部5,6に演算能力の高い演算装置を設置する必要がなくなる。すなわち、一般的に、演算能力の高い演算装置は駆動電圧が低いものが多いため、耐ノイズ性が低い。ゲートドライブ制御部5,6にはIGBT等のスイッチング周波数の高い半導体スイッチング素子A,Bが設けられるため、ノイズの多い領域となる。そのため、タイミング制御演算回路12およびタイミング制御部13A,13Bを上位制御部4に移動することにより、ゲートドライブ制御部5,6には演算能力の高い演算装置を設置する必要がなくなるため、ノイズの影響を抑制することが可能となる。また、絶縁回路19を挿入する以外は、実施形態1と同様の作用効果を奏する。[実施形態4]次に、本実施形態4における半導体スイッチング素子の駆動装置1Cについて説明する。本実施形態4では、図9に示すように、半導体スイッチング素子がA,B,Cと直列に3つ接続されている。図9に示すように、半導体スイッチング素子A,Bのゲートドライブ制御部25,26は、VCE検出回路7A,8A,7B,8Bと、電圧偏差演算部9A,9Bと、比較器10A,10Bと、タイミング制御演算回路12A,12Bと、タイミング制御回路13A,13Bと、ゲートドライブ15A,15Bと、をそれぞれ有する。図9に示すように、ゲートドライブ制御部25により、半導体スイッチング素子Aと半導体スイッチング素子Bの電圧不平衡を小さくするように、半導体スイッチング素子Aのゲート出力のタイミングを制御し、ゲートドライブ制御部26により半導体スイッチング素子Bと半導体スイッチング素子Cとの電圧不平衡を小さくするように半導体スイッチング素子Bのゲート出力のタイミングを制御している。本実施形態4における半導体スイッチング素子の駆動装置1Cによれば、実施形態1の作用効果の他に、3つ以上直列に接続した半導体スイッチング素子の電圧分担を均等化させることが可能となる。また、同様に構成すれば、半導体スイッチング素子が4直列以上でもタイミング制御が可能である。また、図9に示す構成の他にも、種々の構成を適用することができる。例えば、半導体スイッチング素子Cのエミッタ電位を基準にして、半導体スイッチング素子Bおよび半導体スイッチング素子Cの電圧を検出し図2bの抵抗分圧回路を用いる、その偏差の極性を用いて半導体スイッチング素子Cのゲートタイミングを制御し、半導体スイッチング素子Aのエミッタ電位を基準して、半導体スイッチング素子Aおよび半導体スイッチング素子Bの電圧を検出し、半導体スイッチング素子Aのゲートタイミングを制御しても良い。この場合、スイッチング素子Bのゲートタイミングを基準に、半導体スイッチング素子Aおよび半導体スイッチング素子Cのゲートタイミングを制御するように構成することが可能となる。以上、本発明において、記載された具体例に対してのみ詳細に説明したが、本発明の技術思想の範囲で多彩な変形および修正が可能であることは、当業者にとって明白なことであり、このような変形および修正が特許請求の範囲に属することは当然のことである。例えば、実施形態1において、タイミング制御演算回路12で電圧偏差極性信号を検出する検出トリガは、ゲート出力1に基づいて生成したが、検出トリガは、ゲート出力1に限らず、外部から入力しても良い。また、実施形態1~4では、図13に示すP3の時点での電圧を検出し、ゲート信号のタイミングを制御していたが、P1,P2,P4の時点で行っても良い。すなわち、電圧を検出した時点でのゲート信号のタイミングの誤差が調整されるため、その装置において電圧分担を均等化させたい時点でのゲート信号を検出することが望ましい。"