抵抗ベース記憶素子と、前記抵抗ベース記憶素子に結合された第1のダイオードと、前記抵抗ベース記憶素子に結合された第2のダイオードとを含むメモリセルを含み、前記抵抗ベース記憶素子を通る電流は、前記第1のダイオードまたは前記第2のダイオードを流れ、前記第1のダイオードのカソードは、前記メモリセルのビット線に結合され、前記第2のダイオードのアノードは、前記メモリセルのセンス線に結合される、メモリデバイス。前記第1のダイオードのアノードは、前記第2のダイオードのカソードに結合される、請求項1に記載のメモリデバイス。前記第1のダイオードの前記アノードおよび前記第2のダイオードの前記カソードは、前記抵抗ベース記憶素子に各々結合される、請求項2に記載のメモリデバイス。前記抵抗ベース記憶素子に結合された第1のドライバ、ならびに前記ビット線および前記センス線に結合された第2のドライバをさらに含む、請求項1に記載のメモリデバイス。前記抵抗ベース記憶素子のプログラム供給電圧は、前記第1のダイオードに関連する順方向電圧降下の3倍を超えるように構成される、請求項1に記載のメモリデバイス。前記順方向電圧降下は、前記第1のダイオードにわたる、前記第1のダイオードの導電性を実現する最低電圧に基づく、請求項5に記載のメモリデバイス。前記メモリセルを含むメモリセルのアレイをさらに含む、請求項1に記載のメモリデバイス。前記抵抗ベース記憶素子は磁気トンネル接合を含む、請求項1に記載のメモリデバイス。前記第2のダイオードのエリアに対する前記第1のダイオードのエリアの比率は、前記MTJの第2の臨界スイッチング電流に対する前記MTJの第1の臨界スイッチング電流の比率にほぼ等しい、請求項8に記載のメモリデバイス。前記第1の臨界スイッチング電流は、前記MTJを反平行状態から平行状態に切り換えるしきい値電流に対応し、前記第2の臨界スイッチング電流は、前記MTJを前記平行状態から前記反平行状態に切り換えるしきい値電流に対応する、請求項9に記載のメモリデバイス。前記第1のダイオードおよび前記第2のダイオードのうちの少なくとも1つはpn接合ダイオードである、請求項1に記載のメモリデバイス。前記第1のダイオードおよび前記第2のダイオードのうちの少なくとも1つはショットキーダイオードである、請求項1に記載のメモリデバイス。前記第1のダイオードおよび前記第2のダイオードは、サイズ、順方向電圧降下、および電流密度のうちの1つまたは複数の点でおいて実質的に同様である、請求項1に記載のメモリデバイス。少なくとも1つの半導体ダイに統合されている、請求項1に記載のメモリデバイス。セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末、固定位置データユニット、およびコンピュータからなるグループから選択されるデバイスをさらに含み、前記デバイスに前記メモリデバイスが統合されている、請求項1に記載のメモリデバイス。ワード線、ビット線、センス線、および抵抗ベース記憶素子を含むメモリセルと、前記抵抗ベース記憶素子を通る前記ワード線からの電流を受け取るための手段と、前記抵抗ベース記憶素子を通る前記センス線からの電流を受け取るための、かつ前記抵抗ベース記憶素子を通る前記ワード線からの前記電流を拒絶するための手段とを含む装置。前記抵抗ベース記憶素子に電圧を適用するための手段をさらに含む、請求項16に記載の装置。前記抵抗ベース記憶素子に前記電圧を適用することは、前記抵抗ベース記憶素子を通る前記ワード線からの前記電流を生成する、請求項17に記載の装置。前記抵抗ベース記憶素子を通る前記ワード線からの前記電流は、論理0書込み動作または読取り動作に対応する、請求項18に記載の装置。ソース線および前記ビット線に電圧を適用するための手段をさらに含む、請求項16に記載の装置。前記ソース線および前記ビット線に前記電圧を適用することは、前記抵抗ベース記憶素子を通る前記センス線からの前記電流を生成する、請求項20に記載の装置。前記抵抗ベース記憶素子を通る前記センス線からの前記電流は、論理1書込み動作に対応する、請求項21に記載の装置。少なくとも1つの半導体ダイに統合されている、請求項16に記載の装置。セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末、固定位置データユニット、およびコンピュータからなるグループから選択されるデバイスをさらに含み、前記デバイスに前記装置が統合されている、請求項16に記載の装置。第1のダイオードおよび第2のダイオードのうちの1つを介して抵抗ベース記憶素子を通る電流を生成するためにビット線およびセンス線をバイアスするステップを含み、前記第1のダイオードのカソードは前記ビット線に結合され、前記第2のダイオードのアノードは前記センス線に結合される、方法。前記抵抗ベース記憶素子に結合されたワード線をバイアスするステップをさらに含む、請求項25に記載の方法。前記生成電流は、前記ワード線が第1の電圧によりバイアスされること、前記センス線が第2の電圧によりバイアスされること、および前記ビット線が前記第2の電圧によりバイアスされることに応答した論理0書込み動作に対応し、前記第1の電圧は前記第2の電圧よりも高い、請求項26に記載の方法。前記論理0書込み動作は、前記抵抗ベース記憶素子の平行状態を生じさせる、請求項27に記載の方法。前記生成電流は、前記ワード線が第1の電圧によりバイアスされること、前記センス線が第2の電圧によりバイアスされること、および前記ビット線が前記第2の電圧によりバイアスされることに応答した論理1書込み動作に対応し、前記第2の電圧は前記第1の電圧よりも高い、請求項26に記載の方法。前記論理1書込み動作は、前記抵抗ベース記憶素子の反平行状態を生じさせる、請求項29に記載の方法。前記生成電流は、前記ワード線が第1の電圧によりバイアスされること、前記センス線が第2の電圧によりバイアスされること、および前記ビット線が前記第2の電圧によりバイアスされることに応答した読取り動作に対応し、前記第1の電圧は前記第2の電圧よりも高い、請求項26に記載の方法。前記ワード線は第1のドライバを介してバイアスされ、前記ビット線および前記センス線は第2のドライバを介して各々バイアスされる、請求項26に記載の方法。コンピュータによって実行可能な命令を記録するコンピュータ可読記録媒体であって、前記命令は、第1のダイオードおよび第2のダイオードのうちの1つを介して抵抗ベース記憶素子を通る電流を生成するためにビット線およびセンス線をバイアスするように前記コンピュータによって実行可能である命令を含み、前記第1のダイオードのカソードは前記ビット線に結合され、前記第2のダイオードのアノードは前記センス線に結合される、コンピュータ可読記録媒体。前記命令は、前記抵抗ベース記憶素子に結合されたワード線をバイアスするように前記コンピュータによってさらに実行可能である、請求項33に記載のコンピュータ可読記録媒体。前記命令は、前記ワード線に結合された第1のドライバを制御するように前記コンピュータによってさらに実行可能である、請求項34に記載のコンピュータ可読記録媒体。前記命令は、前記ビット線および前記センス線に結合された第2のドライバを制御するように前記コンピュータによってさらに実行可能である、請求項35に記載のコンピュータ可読記録媒体。前記命令は、前記抵抗ベース記憶素子にデータ値を書き込むように前記コンピュータによってさらに実行可能である、請求項36に記載のコンピュータ可読記録媒体。前記命令は、前記抵抗ベース記憶素子に関連するデータ値を読み取るように前記コンピュータによってさらに実行可能である、請求項36に記載のコンピュータ可読記録媒体。前記命令は、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末、固定位置データユニット、およびコンピュータからなるグループから選択されるデバイスに統合されているプロセッサによって実行可能である、請求項33に記載のコンピュータ可読記録媒体。半導体デバイスの少なくとも1つの物理的な特性を表す設計情報を受け取るステップであって、前記半導体デバイスは、抵抗ベース記憶素子と、前記抵抗ベース記憶素子に結合された第1のダイオードと、前記抵抗ベース記憶素子に結合された第2のダイオードとを含み、前記抵抗ベース記憶素子を通る電流は、前記第1のダイオードまたは前記第2のダイオードを流れ、前記第1のダイオードのカソードは、前記メモリセルのビット線に結合され、前記第2のダイオードのアノードは、前記メモリセルのセンス線に結合される、ステップと、前記設計情報をファイルフォーマットに適合するように変換するステップと、前記変換された設計情報を含むデータファイルを生成するステップとを含む方法。前記データファイルはGDSIIフォーマットを有する、請求項40に記載の方法。前記データファイルはGERBERフォーマットを有する、請求項40に記載の方法。抵抗ベースメモリは、2ダイオードアクセスデバイスを含む。2ダイオードアクセスデバイスは、非選択メモリセルからの漏洩電流を減らしつつ、被選択メモリセルを通る双方向電流を促進することができる。2ダイオードアクセスデバイスは、抵抗ベースメモリのメモリセル内における抵抗ベース記憶素子の特性に基づいて設計され得る。抵抗ベース記憶素子の一例は、磁気トンネル接合である。2ダイオードアクセスデバイスは、MTJに関連するプログラム供給電圧、MTJに関連する第1および第2の臨界スイッチング電流、またはそれらの任意の組合せに基づいて選択され得る。特定の実施形態では、メモリデバイスは、少なくとも1つの抵抗ベース記憶素子、抵抗ベース記憶素子に結合された第1のダイオード、および抵抗ベース記憶素子に結合された第2のダイオードを含むメモリセルを含む。抵抗ベース記憶素子を通る電流は、第1のダイオードまたは第2のダイオードのいずれかを流れる。第1のダイオードのカソードは、メモリセルのビット線に結合され、第2のダイオードのアノードは、メモリセルのセンス線に結合される。別の特定の実施形態では、装置はメモリセルを含む。メモリセルはワード線、ビット線、センス線、および抵抗ベース記憶素子を含む。装置は、抵抗ベース記憶素子を通るワード線からの電流を受け取るための手段をさらに含む。装置はまた、抵抗ベース記憶素子を通るセンス線からの電流を受け取るための、かつ抵抗ベース記憶素子を通るワード線からの電流を拒絶するための手段を含む。別の特定の実施形態では、方法は、第1のダイオードまたは第2のダイオードを介して抵抗ベース記憶素子を通る電流を生成するためにビット線およびセンス線をバイアスするステップを含む。第1のダイオードのカソードはビット線に結合され、第2のダイオードのアノードはセンス線に結合される。別の特定の実施形態では、コンピュータによって実行可能な命令を記憶するコンピュータ可読有形媒体が提供される。命令は、第1のダイオードまたは第2のダイオードを通って抵抗ベース記憶素子を通る電流を生成するためにビット線およびセンス線をバイアスするようにコンピュータによって実行可能である。第1のダイオードのカソードはビット線に結合され、第2のダイオードのアノードはセンス線に結合される。開示する実施形態のうちの少なくとも1つによってもたらされる1つの特定の利点は、メモリアレイの非選択メモリセルに関連する漏洩電流が減ることである。開示する実施形態のうちの少なくとも1つによってもたらされる別の特定の利点は、メモリアレイの被選択メモリセルのアクセスデバイスによる低電圧損失を含む。開示する実施形態のうちの少なくとも1つによってもたらされるさらに別の特定の利点は、アクセスデバイスサイズに関係する被選択メモリセルのスイッチング電流の向上である。本開示の他の態様、利点、および特徴は、以下のセクション、すなわち、図面の簡単な説明、発明を実施するための形態、および特許請求の範囲を含む、本出願全体の検討後に明らかになろう。図1を参照すると、2ダイオードアクセスデバイスを有する抵抗ベースメモリを含むメモリアレイの特定の例示的な実施形態が開示され、全体的に100と表される。一般に、メモリアレイ100は、抵抗ベース記憶素子にスイッチング電流を提供するように動作可能な2ダイオードアクセスデバイスを含む。メモリアレイ100は、少なくとも1つのメモリセル104を含む。メモリアレイ100は、複数のメモリセルを含んでもよい。図1に示すメモリアレイ100は、メモリセルのm個の行およびn個の列を含む。少なくとも1つの実施形態では、メモリアレイ100は、磁気抵抗ランダムアクセスメモリまたはスピントルク注入MRAMとして実装される。代表的なメモリセル104は、抵抗ベース記憶素子、たとえば抵抗ベース記憶素子110を含むことができる。抵抗ベース記憶素子110は、デジタルデータを記憶するように構成され得る。少なくとも1つの実施形態では、抵抗ベース記憶素子110は、磁気トンネル接合である。メモリセル104は、ワード線108、センス線112、およびビット線114に結合され得る。ワード線108、センス線112、およびビット線114を使用して、抵抗ベース記憶素子110を選択的に制御することができる。特定の実施形態では、ワード線108は、メモリセル104の抵抗ベース記憶素子110に結合される。ビット線114は第1のダイオード116に結合され、センス線112は第2のダイオード118に結合される。特定の実施形態では、第1のダイオード116のカソード120はビット線114に結合され、第2のダイオード118のアノード122はセンス線112に結合される。第1のダイオード116および第2のダイオード118は、抵抗ベース記憶素子110に各々結合され得る。第1のダイオード116および第2のダイオード118は、抵抗ベース記憶素子110にもたらされる電流および電圧を制御するように動作可能なアクセスデバイスを形成することができる。典型的には、しきい値電圧がダイオードにわたって適用されるときに、ダイオードは電流を順方向に導く。たとえば、しきい値電圧が第2のダイオード118にわたって適用されるときに、第2のダイオード118は電流を導くことができる。特定の実施形態では、センス線112は、第2のダイオード118のアノード122にしきい値電圧以上の電圧を適用するように構成される。動作時に、第1のダイオード116および第2のダイオード118は、抵抗ベース記憶素子110を通る電流を選択的に生成または拒絶することができる。たとえば、第1のダイオード116および第2のダイオード118は、ワード線108、センス線112、およびビット線114におけるバイアス状況が、抵抗ベース記憶素子110を流れる電流を作るか否かを各々制御することができる。抵抗ベース記憶素子110を通過する電流は、論理0書込み動作、論理1書込み動作、および読取り動作のような様々な動作に対応し得る。動作のタイプは、抵抗ベース記憶素子110を通過する所与の電流の方向および振幅、抵抗ベース記憶素子110に適用される電圧、またはそれらの任意の組合せに依存し得る。たとえば、メモリセル104を選択する場合、抵抗ベース記憶素子110を通る電流を生成するバイアス電圧がワード線108、センス線112、およびビット線114にもたらされ得る。たとえば、メモリセル104において、ワード線108に高電圧、センス線112に低電圧、ゼロ電圧または接地電圧、およびビット線114に低電圧、ゼロ電圧または接地電圧を適用することによって、読取り動作が実行され得る。非選択メモリセルに対応するワード線、センス線、およびビット線が、非選択メモリセルを通る電流を生成しない電圧によりバイアスされ得る。メモリアレイ100が被選択メモリセルの制御の向上をもたらし得ることが諒解されよう。たとえば、第1のダイオード116のカソード120がビット線114によって選択的にバイアスされ得る。第2のダイオード118のアノード122がセンス線112によって選択的にバイアスされ得る。メモリアレイ100の制御の向上により、各メモリセルを制御するためにドライバを実装することに関連するコストが低減し得る。また、メモリアレイ100が、非選択メモリセルに関連する漏洩電流の低減を促進し得ることも諒解されよう。たとえば、図1の各非選択メモリセルが、その対応するワード線、センス線、およびビット線を介して選択的に制御され得る。したがって、各非選択メモリセルにおける各第1のダイオードおよび各第2のダイオードを選択的にバイアスして、対応する各抵抗ベース記憶素子に電流を通過させるのを回避し、その結果、非選択メモリセルを通る漏洩電流を低減することができる。メモリアレイ100の各メモリセルのサイズは小さくてよいことがさらに諒解されよう。たとえば、メモリセル104の第1のダイオード116および第2のダイオード118は、ただ1つのポイントで抵抗ベース記憶素子110に結合され得る。特定の実施形態では、第1のダイオード116のカソード120は、第2のダイオード118のアノード122に結合されず、それに応じて、メモリアレイ100の各メモリセルにおいて終端接続をなくすことができる。したがって、図1のメモリアレイ100の実施形態は、メモリセルのコンパクトな配分を含むことができ、したがってサイズが小さくてもよい。図2を参照すると、2ダイオードアクセスデバイスを有する抵抗ベースメモリを含む回路の特定の例示的な実施形態が開示され、全体的に200と表される。特定の実施形態では、図1のメモリアレイ100は、図2の回路200に従って実装される。回路200は、被選択抵抗ベースメモリセルと非選択抵抗ベースメモリセルとの間のスイッチングを円滑にすることができる。理解しやすいように、様々な構成要素が被選択または非選択として表されているが、回路200の動作中に任意の構成要素を選択しても、選択しなくてもよいことを諒解されたい。回路200は、被選択ワード線226および非選択ワード線240を含む複数のワード線に結合された第1のドライバ202を含むことができる。第1のドライバ202は、書込み電圧204、読取り電圧206、または接地208のような電圧により、被選択ワード線226および非選択ワード線240を選択的にバイアスするように構成され得る。複数のワード線の各々は、抵抗ベース記憶素子に結合され得る。たとえば、図2は、被選択抵抗ベース記憶素子232に結合された被選択ワード線226および非選択抵抗ベース記憶素子252に結合された非選択ワード線240を示している。第1のドライバ202は、各抵抗ベース記憶素子に電圧を適用するように動作可能であり得る。代替的に、ドライバ以外の構造要素を使用して電圧を提供してもよい。回路200は、被選択ビット線224、被選択センス線222、非選択センス線242、および非選択ビット線244を含む複数のセンス線および複数のビット線に結合された第2のドライバ210をさらに含むことができる。第2のドライバ210は、書込み電圧212、読取り電圧214、または接地220を含む電圧により、被選択ビット線224、被選択センス線222、非選択センス線242、および非選択ビット線244を選択的にバイアスするように構成され得る。特定の実施形態では、書込み電圧212は書込み電圧204と実質的に同様であるか同じであり、読取り電圧214は読取り電圧206と実質的に同様であるか同じであり、接地220は接地208と実質的に同様であるか同じである。第2のドライバ210は、各ソース線および各ビット線に電圧を適用するように動作可能であり得る。代替的に、ドライバ以外の構造要素を使用して電圧を提供してもよい。複数のビット線が、複数の第1のダイオード、たとえば第1のダイオード228および第1のダイオード248に結合され得る。特定の実施形態では、被選択ビット線224は第1のダイオード228のカソードに結合され、非選択ビット線244は第1のダイオード248のカソードに結合される。複数のセンス線が、複数の第2のダイオード、たとえば第2のダイオード230および第2のダイオード250に結合され得る。特定の実施形態では、被選択センス線222は第2のダイオード230のアノードに結合され、非選択センス線242は第2のダイオード250のカソードに結合される。各第1のダイオードおよび各第2のダイオードは、抵抗ベース記憶素子に結合され得る。たとえば、第1のダイオード228および第2のダイオード230は、被選択抵抗ベース記憶素子232に各々結合され得る。特定の実施形態では、第1のダイオード228のアノードおよび第2のダイオード230のカソードは、被選択抵抗ベース記憶素子232に各々結合され得る。第1のダイオード228および第2のダイオード230は、被選択抵抗ベース記憶素子232に関連する2ダイオードアクセスデバイスを形成することができる。回路200は、様々なタイプのダイオードを含むことができる。たとえば、回路200の任意のダイオードは、pn接合ダイオードまたはショットキーダイオードであり得る。例示的な非限定的実施形態では、回路200はpn接合ダイオード228、230、234、236、248および250、ならびにショットキーダイオード238を含む。回路200は、様々なサイズのダイオードを含むことができる。たとえば、回路200の任意の2つのダイオードは、サイズが異なる場合またはサイズが同じ場合がある。例示的な非限定的実施形態では、回路200は、サイズが異なるダイオード234、236を含む。回路200は、実質的に同様であるダイオードを含むことができる。たとえば、第1のダイオード228および第2のダイオード230は、サイズ、順方向電圧降下、電流密度、またはそれらの任意の組合せのうちの1つまたは複数の点で実質的に同様であり得る。動作時に、第1のドライバ202は、複数のワード線のいずれかに対し書込み電圧204、読取り電圧206、または接地208を選択的に適用することができる。第2のドライバ210は、複数のビット線のいずれかおよび複数のセンス線のいずれかに対し書込み電圧212、読取り電圧214、または接地220を選択的に適用することができる。たとえば、被選択抵抗ベース記憶素子232にデータ値を書き込むために、第1のドライバ202は、被選択ワード線226に書込み電圧204を適用することができ、非選択ワード線240に接地208を適用することができる。第2のドライバ210は、被選択ビット線224、被選択センス線222、および非選択センス線242に接地220を適用することができる。第2のドライバ210は、非選択ビット線244に書込み電圧212を適用することができ、それにより、非選択ワード線240に結合された非選択抵抗ベース記憶素子を通る電流を阻止または低減することができる。したがって、被選択抵抗ベース記憶素子232および第1のダイオード228にわたって電圧差を適用して、被選択抵抗ベース記憶素子232および第1のダイオード228を通る電流を生成することができる。第2のダイオード230は、被選択抵抗ベース記憶素子232を通る生成電流を拒絶するようにバイアスされ得る、すなわち、第2のダイオード230は、被選択センス線222に電流が到達するのを阻止することができる。特定の実施形態では、非選択ワード線240および非選択センス線242がゼロ電圧または接地により各々バイアスされ得るので、非選択抵抗ベース記憶素子252を通る電流は生成されない。さらに、第1のダイオード248は、非選択抵抗ベース記憶素子252を流れる非選択ビット線244からの電流を拒絶することができる。回路200は、被選択記憶素子の動作中における非選択抵抗ベース記憶素子の遮蔽を円滑にし得ることが諒解されよう。たとえば、非選択抵抗ベース記憶素子は、ダイオードによって、被選択記憶素子からのデータの読取りまたは被選択記憶素子へのデータの書込みに使用される電流から隔離され得る。特に、各抵抗ベース記憶素子に対応するワード線、ビット線、およびセンス線におけるバイアス状況は、非選択抵抗ベース記憶素子が、被選択メモリセルに適用される電流に妨害されないように維持され得る。したがって、図2の回路200は、抵抗ベース記憶素子の制御および選択的隔離を円滑にすることができ、回路200の動作中における非選択抵抗ベース記憶素子の読取り妨害およびプログラム妨害を減らすことができる。図3を参照すると、2ダイオードアクセスデバイスを有するメモリセルの特定の例示的な実施形態が示され、全体的に300と表される。例示的な一実施形態では、メモリセル300は、図1のメモリアレイ100、図2の回路200、またはそれらの任意の組合せに組み込まれ得る。メモリセル300は、磁気トンネル接合デバイス312を含むことができる。MTJ312は、2つの磁気層の間に挿入されたMgO膜のようなトンネル障壁を含むことができ、ここで一方の磁気層は磁化が一定のピン止め層であり、もう一方の磁気層は磁化の方向が変わり得るフリー層である。トンネル磁気抵抗効果により、MTJ312の抵抗は、2つの層の磁化の相対的な一致度に応じて変化する。2つの状態の各々の抵抗値が用いられて、データ値に対応し得る。MTJ312を流れる電流が反平行方向のしきい値を超えて増加すると、MTJ312は反平行状態になり得る。逆に、電流が平行方向のしきい値を超えて増加すると、MTJ312は平行状態になり得る。MTJ312の第1のスイッチング電流は、MTJ312を反平行状態から平行状態に切り換えるしきい値電流であり得る。MTJ312の第2の臨界スイッチング電流は、MTJ312を平行状態から反平行状態に切り換えるしきい値電流であり得る。MTJ312はまた、プログラム供給電圧、すなわち、MTJ312の状態を変更するのに十分なMTJ312にわたって適用される電圧差に関連し得る。MTJ312は、ワード線306に結合され得る。MTJ312は、第1のダイオード302および第2のダイオード304にも結合され得る。特定の実施形態では、第1のダイオード302のアノード314および第2のダイオード304のカソード322が、MTJ312に、かつ互いに、図示の共通ノードを介して各々結合される。このようにして、第1のダイオード302のアノード314は第2のダイオード304のカソード322に結合され得る。メモリセル300は、ビット線310およびセンス線308を含むことができる。特定の実施形態では、第1のダイオード302のカソード316はビット線310に結合され、第2のダイオード304のアノード320はセンス線308に結合される。メモリセル300が図2のメモリアレイ200で使用されるとき、ワード線306は、図2の第1のドライバ202を介して書込み電圧204、読取り電圧206、または接地208により選択的にバイアスされ得る。センス線308およびビット線310は、たとえば、図2の第2のドライバ210を介して書込み電圧212、読取り電圧214、または接地220により、各々選択的にバイアスされ得る。第1の電流318が第1のダイオード302を流れるとき、第1のダイオード302は、第1の順方向電圧降下330に関連付けられ得る。第2の電流324が第2のダイオード304を流れるとき、第2のダイオード304は、第2の順方向電圧降下340に関連付けられ得る。第1の順方向電圧降下330は、第1のダイオード302にわたって、第1のダイオード302の導電性を実現する最低電圧であってよく、第2の順方向電圧降下340は、第2のダイオード304にわたって、第2のダイオード304の導電性を実現する最低電圧であってよい。動作時に、ワード線306、センス線308、およびビット線310は、第1のダイオード302を流れる第1の電流318を生成するように選択的にバイアスされ得る。特定の実施形態では、ワード線306における高バイアス電圧、ならびにセンス線308およびビット線310における低バイアス電圧が、第1のダイオード302を通る第1の電流318を生成する。第2のダイオード304は、第1の電流318を拒絶することができる。第1の電流318は、MTJ312における書込み論理0動作またはMTJ312における読取り動作を生じさせることができる。特定の実施形態では、第1の電流318の大きさは、MTJ312で実行される動作のタイプを決定する。代替的に、ワード線306、センス線308、およびビット線310は、第2のダイオード304を流れる第2の電流324を生成するように選択的にバイアスされ得る。特定の実施形態では、センス線308およびビット線310における高バイアス電圧、ならびにワード線306における低バイアス電圧が、第2のダイオード304を通る第2の電流324を生成する。ビット線310における高バイアス電圧は、第2の電流324がビット線310に適用されるのを阻止することができる。第2の電流324は、MTJ312における書込み論理1動作を生じさせることができる。特定の実施形態では、第1の電流318は、第1のダイオード302にわたる電圧差が第1のダイオード302に関連する第1の順方向電圧降下330を超えたことに応答して生成される。特定の実施形態では、第2の電流324は、第2のダイオード304にわたる電圧差が第2のダイオード304に関連する第2の順方向電圧降下340を超えたことに応答して生成される。特定の実施形態では、MTJ312に関連するプログラム供給電圧は、第1の順方向電圧降下330、第2の順方向電圧降下340、またはそれらの任意の組合せの約3倍である。たとえば、MTJ312に関連するプログラム供給電圧は約18ボルトである場合、第1の順方向電圧降下330は約06ボルトである場合、そして第2の順方向電圧降下340は約06ボルトである場合がある。別の特定の実施形態では、第1のダイオード302および第2のダイオード304は各々ショットキーダイオードであり、MTJ312に関連するプログラム供給電圧は、第1の順方向電圧降下330、第2の順方向電圧降下340、またはそれらの任意の組合せの3倍を超える。メモリセル300は、トランジスタの使用なしに実装可能で、縮退効果の低減を介してMTJ312における高スイッチング電流を円滑にすることができ、さらに、アクセスデバイスの小型化を促すことが諒解されよう。たとえば、トランジスタベースメモリセルにおいてソース線を駆動するトランジスタアクセスデバイスに起因して生じ得るソース縮退効果を回避することができる。メモリセル300にあるような2ダイオードアクセスデバイスは、トランジスタソース縮退効果を回避することができ、小型化されたアクセスデバイスにおいて、MTJ312での高スイッチング電流を実現できる。また、第1のダイオード302および第2のダイオード304は様々な基準に基づいて選択され得ることが諒解されよう。たとえば、第1のダイオード302および第2のダイオード304は、それらの関連する電流密度または順方向電圧降下特性に基づいて選択され得る。特定の実施形態では、第1のダイオード302および第2のダイオード304は、MTJ312に合致するように選択される。たとえば、第2のダイオード304のエリアに対する第1のダイオード302のエリアの比率は、MTJ312の第2の臨界スイッチング電流に対するMTJ312の第1の臨界スイッチング電流の比率にほぼ等しいことがある。したがって、MTJ312の第1の臨界スイッチング電流と第2の臨界スイッチング電流との大きさが異なる場合、第1のダイオード302および第2のダイオード304は、それらがMTJ312のスイッチング特性を平衡させるように非対称的になるように選択され得る。図4を参照すると、2ダイオードアクセスデバイスを有する抵抗ベースメモリを動作させる特定の例示的な実施形態の状態図が示され、全体的に400と表される。状態図400は、図1のメモリアレイ100のメモリセル、図2の回路200のメモリセル、図3のメモリセル300、またはそれらの任意の組合せの動作を示し得る。状態図400は、書込み論理0動作402、書込み論理1動作404、および読取り動作406に対応する状態を含む。状態図400は、被選択ワード線、被選択センス線、被選択ビット線、非選択ワード線、非選択センス線、および非選択ビット線に対応する状態を示している。たとえば、状態は、図2の被選択ワード線226、被選択センス線222、被選択ビット線224、非選択ワード線240、非選択センス線242、および非選択ビット線244に対応し得る。特定の例示的な実施形態では、状態図400は、第1のドライバ202によって被選択ワード線226および非選択ワード線240にもたらされるバイアス電圧、たとえば、図2の書込み電圧204、読取り電圧206、および接地208のうちのいずれかを識別する。状態図400はまた、第2のドライバ210によって被選択ビット線224、被選択センス線222、非選択ビット線244、および非選択センス線242にもたらされるバイアス電圧、たとえば、図2の書込み電圧212、読取り電圧214、および接地220のうちのいずれかを識別することができる。状態図400は、書込み論理0動作402を生じさせ得る状態を示している。特定の実施形態では、書込み論理0動作402は、被選択ワード線226および非選択ビット線244に書込み電圧を適用することによって、図2の被選択抵抗ベース記憶素子232に対して実行される。被選択センス線222、被選択ビット線224、非選択ワード線240、および非選択センス線242は、ゼロ電圧または接地によりバイアスされ得る。状態図400はまた、書込み論理1動作404を生じさせ得る状態を示している。特定の実施形態では、書込み論理1動作404は、被選択センス線222、被選択ビット線224、非選択ワード線240、および非選択ビット線244に書込み電圧を適用することによって、図2の被選択抵抗ベース記憶素子232に対して実行される。被選択ワード線226、および非選択センス線242は、ゼロ電圧または接地によりバイアスされ得る。状態図400は、読取り動作406を生じさせ得る状態をさらに示している。特定の実施形態では、読取り動作406は、被選択ワード線226および非選択ビット線244に読取り電圧を適用することによって、図2の被選択抵抗ベース記憶素子232に対して実行される。被選択センス線222、被選択ビット線224、非選択ワード線240、および非選択センス線242は、ゼロ電圧または接地によりバイアスされ得る。特定の実施形態では、ゼロ電圧または接地は、0ボルトで維持されない異なる電圧レベルによって置き換えられる。たとえば、特定の実装形態では、ゼロ電圧または接地は、非ゼロの大きさの電圧レベルによって置き換えられ得る。図1のメモリアレイ100、図2の回路200、図3のメモリセル300、および図4の状態図400は連動して、抵抗ベース記憶素子を通るワード線からの電流を受け取るための機能を示していることが諒解されよう。たとえば、ダイオードまたはpn接合のような任意の同等の構造は、抵抗ベース記憶素子を通るワード線からの電流を受け取るための手段を提供することができる。ダイオードまたはpn接合のような任意の同等の構造はまた、抵抗ベース記憶素子を通るセンス線からの電流を受け取るための、かつ抵抗ベース記憶素子を通るワード線からの電流を拒絶するための手段を提供するために使用され得る。図5を参照すると、2ダイオードアクセスデバイスを有する抵抗ベースメモリからデータを読み取り、抵抗ベースメモリにデータを書き込む方法の特定の例示的な実施形態が示され、全体的に500と表される。方法500は、図1のメモリアレイ100、図2の回路200、図3のメモリセル300、またはそれらの任意の組合せで実施され得る。方法500は、510に示すように、第1のダイオードまたは第2のダイオードを介して抵抗ベース記憶素子を通る電流を生成するためにビット線およびセンス線をバイアスするステップを含み、この場合、第1のダイオードのカソードはビット線に結合され、第2のダイオードのアノードはセンス線に結合される。特定の実施形態では、第2のドライバは、書込み電圧、読取り電圧、または接地を適用することによって、ビット線およびセンス線をバイアスする。たとえば、図2の第2のドライバ210は、書込み電圧212、読取り電圧214、または接地220により、被選択ビット線224および被選択センス線222をバイアスすることができる。520に進むと、方法500は、抵抗ベース記憶素子に結合されたワード線をバイアスするステップを含む。特定の実施形態では、第1のドライバは、書込み電圧、読取り電圧、または接地を適用することによって、ワード線をバイアスする。たとえば、図2の第1のドライバ202は、書込み電圧204、読取り電圧206、または接地208により、被選択ワード線226をバイアスすることができる。抵抗ベース記憶素子を通る生成電流は、560における論理0書込み動作、570における論理1書込み動作、または580における読取り動作に対応し得る。特定の実施形態では、電流の方向および大きさが、実行される動作のタイプ、すなわち、560における論理0書込み動作、570における論理1書込み動作、または580における読取り動作を決定する。特定の実施形態では、論理0動作の場合、ワード線が第1の電圧によりバイアスされ、ビット線およびセンス線が第2の電圧によりバイアスされ、この場合、第1の電圧は第2の電圧よりも高い。たとえば、第1の電圧は、図2の書込み電圧204でもよく、第2の電圧は、図2の接地220でもよい。この場合、生成電流は、論理0書込み動作に対応することができ、抵抗ベース記憶素子の平行状態を生じさせることができる。特定の実施形態では、図2の第1のドライバ202は、被選択ワード線226に第1の電圧を適用することができ、第2のドライバ210は、被選択ビット線224および被選択センス線222に第2の電圧を適用することができ、それにより被選択抵抗ベース記憶素子232において平行状態をもたらすことができる。代替的に、論理1書込み動作の場合、ワード線が第1の電圧によりバイアスされてもよく、センス線およびビット線が第2の電圧によりバイアスされてもよく、この場合、第2の電圧は第1の電圧よりも高い。たとえば、第1の電圧は、図2の接地208でもよく、第2の電圧は、図2の書込み電圧212でもよい。この場合、生成電流は、論理1書込み動作に対応することができ、抵抗ベース記憶素子の反平行状態を生じさせることができる。特定の実施形態では、図2の第1のドライバ202は、被選択ワード線226に第1の電圧を適用することができ、第2のドライバ210は、被選択ビット線224および被選択センス線222に第2の電圧を適用することができ、それにより被選択抵抗ベース記憶素子232において反平行状態をもたらすことができる。読取り動作の場合、ワード線が第1の電圧によりバイアスされてもよく、この場合、センス線およびビット線が第2の電圧によりバイアスされてもよく、第1の電圧は第2の電圧よりも高い。たとえば、第1の電圧は、図2の読取り電圧206でもよく、第2の電圧は、図2の接地220でもよい。この場合、生成電流は、580における読取り動作に対応し得る。特定の実施形態では、図2の第1のドライバ202は、被選択ワード線226に第1の電圧を適用することができ、第2のドライバ210は、被選択ビット線224および被選択センス線222に第2の電圧を適用することができ、それにより被選択抵抗ベース記憶素子232の状態を読み取ることができる。読取り動作中、抵抗ベース記憶素子、たとえば図3のMTJ312の状態は、抵抗ベース記憶素子を流れる読取り電流に基づき判断され得る。読取り電流は、抵抗ベース記憶素子の抵抗性状態を判断するのに十分大きい一方で、抵抗ベース記憶素子に状態の変更を行わせない程度に小さくてよい。たとえば、特定の実施形態では、530における第1の電圧は、550における第1の電圧よりも大きい。図6を参照すると、2ダイオードアクセスデバイスを有する抵抗ベースメモリを含む電子デバイスの特定の例示的な実施形態のブロック図が示され、全体的に600と表される。デバイス600は、2ダイオードアクセスデバイスを有する抵抗ベースメモリ632に結合されたデジタル信号プロセッサ664などのプロセッサを含む。メモリ632はソフトウェアまたはデータ635を記憶してもよい。図示の例では、2ダイオードアクセスデバイスを有する抵抗ベースメモリデバイス632を含むデバイス600は、図1に示すメモリアレイ100、図2の回路200、および図3のメモリセル300を含み、図4の状態図400、図5の方法500、またはそれらの任意の組合せのうちの1つまたは複数に従って動作する。図6は、デジタル信号プロセッサ664およびディスプレイ628に結合されたディスプレイコントローラ626も示している。コーダデコーダ634も、デジタル信号プロセッサ664に結合され得る。スピーカー636およびマイクロフォン638がコーデック634に結合され得る。図6は、ワイヤレスコントローラ640がデジタル信号プロセッサ664およびワイヤレスアンテナ642に結合され得ることも示している。特定の実施形態では、DSP664、ディスプレイコントローラ626、2ダイオードアクセスデバイス632を有する抵抗ベースメモリ、コーデック634、およびワイヤレスコントローラ640は、システムインパッケージデバイスまたはシステムオンチップデバイス622に含まれる。特定の実施形態では、入力デバイス630および電源644が、システムオンチップデバイス622に結合される。さらに、特定の実施形態では、図6に示すように、ディスプレイ628、入力デバイス630、スピーカー636、マイクロフォン638、ワイヤレスアンテナ642、および電源644は、システムオンチップデバイス622の外部にある。ただし、ディスプレイ628、入力デバイス630、スピーカー636、マイクロフォン638、ワイヤレスアンテナ642、および電源644の各々は、インターフェースまたはコントローラなど、システムオンチップデバイス622の構成要素に結合され得る。前述の開示されたデバイスおよび機能は、コンピュータ可読媒体に記憶されるコンピュータファイルになるように、設計かつ構成され得る。そのようなファイルの一部またはすべてが、そのようなファイルに基づいてデバイスを製造する製造担当者に提供され得る。得られる製品は半導体ウエハを含み、このようなウエハは次いで、半導体ダイに切り分けられ、半導体チップとしてパッケージングされる。そして、このチップが、上で説明されたデバイスで利用される。図7は、電子デバイス製造プロセス700の特定の例示的な実施形態を示す。物理デバイス情報702が、製造プロセス700において、たとえば研究用コンピュータ706などで受信される。物理的デバイス情報702は、図1のメモリアレイ100、図2の回路200、図3のメモリセル300、またはそれらの任意の組合せなど、半導体デバイスの少なくとも1つの物理的な特性を表す設計情報を含み得る。たとえば、物理的デバイス情報702は、研究用コンピュータ706に結合されたユーザインターフェース704を介して入力される、物理的なパラメータ、材料の特徴、および構造情報を含んでもよい。研究用コンピュータ706は、メモリ710のようなコンピュータ可読媒体に結合された1つまたは複数のプロセシングコアのようなプロセッサ708を含む。メモリ710は、プロセッサ708に、物理的デバイス情報702をファイルフォーマットに適合するように変換させ、ライブラリファイル712を生成させるように実行可能であるコンピュータ可読命令を記憶することができる。特定の一実施形態では、ライブラリファイル712は、変換された設計情報を含む少なくとも1つのデータファイルを含む。たとえば、ライブラリファイル712は、図1のメモリアレイ100、図2の回路200、図3のメモリセル300、またはそれらの任意の組合せを含む、半導体デバイスのライブラリを含んでもよく、このライブラリは、電子設計自動化ツール720とともに用いるために提供される。ライブラリファイル712は、メモリ718に結合された1つまたは複数のプロセシングコアのようなプロセッサ716を含む設計用コンピュータ714において、EDAツール720とともに用いられ得る。EDAツール720は、メモリ718においてプロセッサ実行可能命令として記憶され、設計用コンピュータ714のユーザが、ライブラリファイル712から、図1のメモリアレイ100、図2の回路200、図3のメモリセル300、またはそれらの任意の組合せを使用して回路を設計できるようにし得る。たとえば、設計用コンピュータ714のユーザは、設計用コンピュータ714に結合されたユーザインターフェース724を介して、回路設計情報722を入力することができる。回路設計情報722は、図1のメモリアレイ100、図2の回路200、図3のメモリセル300、またはそれらの任意の組合せなど、半導体デバイスの少なくとも1つの物理的な特性を表す設計情報を含み得る。例示すると、回路設計情報は、回路設計における特定の回路の識別および他の要素との関係、位置情報、形状サイズ情報、相互接続情報、または、半導体デバイスの物理的な特性を表す他の情報を含み得る。設計用コンピュータ714は、回路設計情報722を含む設計情報を、ファイルフォーマットに適合するように変換するように構成され得る。例示すると、ファイル形式は、平面的な幾何形状、文字列の標識、および、GraphicDataSystemファイルフォーマットのような階層的なフォーマットでの回路レイアウトについての他の情報を表す、データベースのバイナリファイルのフォーマットを含み得る。設計用コンピュータ714は、図1のメモリアレイ100、図2の回路200、図3のメモリセル300、またはそれらの任意の組合せを説明する情報を、他の回路または情報に加えて含む、GDSIIファイル726のような変換された設計情報を含むデータファイルを生成するように構成され得る。例示すると、データファイルは、システムオンチップ内部にさらなる電子回路および電子部品も含む、図1のメモリアレイ100を含むシステムオンチップに対応する情報を含んでもよい。GDSIIファイル726は、図1のメモリアレイ100、図2の回路200、図3のメモリセル300、またはそれらの任意の組合せを、GDSIIファイル726の中の変換された情報に従って製造するために、製造プロセス728において受け取られ得る。たとえば、デバイス製造プロセスは、GDSIIファイル726をマスク製造業者730に供給し、代表的なマスク732として図示されているフォトリトグラフィ処理に使用されるマスクのような1つまたは複数のマスクを作ることを含んでもよい。マスク732は、製造プロセス中に、テストされ、代表的なダイ736などのダイに分けられ得る1つまたは複数のウエハ734を生成するために使用され得る。ダイ736は、図1のメモリアレイ100、図2の回路200、図3のメモリセル300、またはそれらの任意の組合せを含む回路を含む。ダイ736をパッケージングプロセス738に供給してもよく、パッケージングプロセス738において、ダイ736は代表的なパッケージ740に組み込まれる。たとえば、パッケージ740は、システムインパッケージ構成のような、単一のダイ736または複数のダイを含み得る。パッケージ740は、電子機器技術評議会規格のような、1つまたは複数の規格または仕様に準拠するように構成され得る。パッケージ740に関する情報は、たとえばコンピュータ746に記憶されるコンポーネントライブラリを介して、様々な製品設計者に配布され得る。コンピュータ746は、メモリ710に結合された1つまたは複数のプロセシングコアのようなプロセッサ748を含み得る。プリント回路基板ツールをメモリ750にプロセッサ実行可能命令として記憶し、ユーザインターフェース744を介してコンピュータ746のユーザから受け取られたPCB設計情報742を処理してもよい。PCB設計情報742は、図1のメモリアレイ100、図2の回路200、図3のメモリセル300、またはそれらの任意の組合せを含む、パッケージ740に対応するパッケージングされた半導体デバイスの、回路基板上での物理的な位置情報を含み得る。コンピュータ746は、PCB設計情報742を変換して、パッケージングされた半導体デバイスの回路基板上での物理的な位置情報とともに、配線およびビアのような電気的な接続のレイアウトを含むデータを含むGERBERファイル752のようなデータファイルを生成するように構成されてもよく、パッケージングされた半導体デバイスは、図1のメモリアレイ100、図2の回路200、図3のメモリセル300、またはそれらの任意の組合せを含む、パッケージ740に対応する。他の実施形態では、変換されたPCB設計情報によって生成されたデータファイルは、GERBERフォーマット以外のフォーマットを有してもよい。GERBERファイル752は、基板組立プロセス754において受け取られ、GERBERファイル752内に記憶される設計情報に従って製造される、代表的なPCB756のようなPCBを作成するために、用いられ得る。たとえば、GERBERファイル752は、PCB製造プロセスの様々なステップを実行するための1つまたは複数の機械にアップロードすることができる。PCB756は、代表的なプリント回路アセンブリ758を形成するためにパッケージ740を含む電子部品が実装され得る。PCA758は、製品製造プロセス760において受け取られ、第1の代表的な電子デバイス762および第2の代表的な電子デバイス764のような、1つまたは複数の電子デバイスに統合され得る。例示的、非限定的な例として、第1の代表的な電子デバイス762、第2の代表的な電子デバイス764、またはその両方は、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末、固定位置データユニット、およびコンピュータのグループから選択され得る。別の例示的かつ非限定的な例として、電子デバイス762および764の1つまたは複数は、携帯電話、携帯用パーソナル通信システムユニット、携帯情報端末のような持ち運び可能なデータユニット、全地球測位システム対応デバイス、ナビゲーションデバイス、計測装置のような固定位置データユニット、または、データもしくはコンピュータ命令を記憶しもしくは取り出す任意の他のデバイス、またはそれらの任意の組合せのような、遠隔ユニットであってよい。本開示の実施形態は、メモリおよびオンチップ回路を含むアクティブな集積回路を含む任意のデバイスにおいて適切に利用され得る。したがって、図1のメモリアレイ100、図2の回路200、図3のメモリセル300、またはそれらの任意の組合せは、例示的なプロセス700で説明されるように、製造され、処理され、電子デバイスに組み込まれ得る。図1~図5に関して開示される実施形態の1つまたは複数の態様は、ライブラリファイル712、GDSIIファイル726、GERBERファイル752内などに、様々な処理段階で含められてもよく、また、研究用コンピュータ706のメモリ710、設計用コンピュータ714のメモリ718、コンピュータ746のメモリ750、基板組立プロセス754のような様々な段階で用いられる1つまたは複数の他のコンピュータまたはプロセッサのメモリに記憶されてもよく、また、マスク732、ダイ736、パッケージ740、PCA758、プロトタイプ回路もしくはデバイスのような他の製品、またはそれらの任意の組合せのような1つまたは複数の他の物理的な実施形態に組み込まれてもよい。物理的なデバイス設計から最終製品までの生産の様々な代表的な段階が示されるが、他の実施形態では、使用される段階がこれより少なくてもよく、または追加の段階が含まれてもよい。同様に、プロセス700は、単一のエンティティによって、または、プロセス700の様々な段階を実行する1つもしくは複数のエンティティによって実行されてもよい。本明細書で開示される実施形態とともに説明される様々な例示的な論理ブロック、構成、モジュール、回路、およびアルゴリズムのステップは、電子的なハードウェア、プロセッサによって実行されるコンピュータソフトウェア、またはこれら両方の組合せとして実装され得ることが、当業者にはさらに理解されよう。上記に、様々な例示的な構成要素、ブロック、構成、モジュール、回路、およびステップについて、概してそれらの機能に関して説明した。そのような機能がハードウェアとして実装されるか、プロセッサ実行可能命令として実装されるかは、具体的な用途およびシステム全体に課された設計制約により決まる。当業者は、説明した機能を具体的な用途ごとに様々な方法で実装し得るが、そのような実装の決定は、本開示の範囲からの逸脱を生じるものと解釈すべきではない。本明細書で開示する実施形態に関して説明する方法またはアルゴリズムのステップは、直接ハードウェアで実施されるか、プロセッサによって実行されるソフトウェアモジュールで実施されるか、またはその2つの組合せで実施され得る。ソフトウェアモジュールは、ランダムアクセスメモリ、磁気抵抗ランダムアクセスメモリ、スピントルク注入MRAM、フラッシュメモリ、読取り専用メモリ、プログラム可能読取り専用メモリ、消去可能なプログラム可能読取り専用メモリ、電気的に消去可能なプログラム可能読取り専用メモリ、レジスタ、ハードディスク、取り外し可能ディスク、コンパクトディスク読取り専用メモリ、または当技術分野で知られる任意の他の形態の非一時的記憶媒体に存在し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体はプロセッサと一体であり得る。プロセッサおよび記憶媒体は、特定用途向け集積回路に存在し得る。ASICは、コンピューティングデバイスまたはユーザ端末に存在し得る。代替として、プロセッサおよび記憶媒体は、コンピューティングデバイスまたはユーザ端末の中に、個別部品として存在し得る。特定の実施形態では、記憶媒体は、第1のダイオードまたは第2のダイオードを介して抵抗ベース記憶素子を通る電流を生成するためにビット線およびセンス線をバイアスするようにコンピュータによって実行可能である命令を記憶し、第1のダイオードのカソードはビット線に結合され、第2のダイオードのアノードはセンス線に結合される。命令は、抵抗ベース記憶素子に結合されたワード線をバイアスするようにコンピュータによってさらに実行可能であり得る。命令はまた、ワード線に結合された第1のドライバを制御するようにコンピュータによって実行可能であり得る。特定の実施形態では、命令は、ビット線およびセンス線に結合された第2のドライバを制御するようにコンピュータによってさらに実行可能である。命令は、抵抗ベース記憶素子にデータ値を書き込むようにコンピュータによってさらに実行可能であり得る。命令はまた、抵抗ベース記憶素子に関連するデータ値を読み取るようにコンピュータによって実行可能であり得る。たとえば、命令は、メモリコントローラ、プロセッサ、または2ダイオードアクセスデバイスを有する抵抗ベースメモリのようなメモリからデータを読み取るか、メモリにデータを書き込むように構成された他のコンピューティングデバイスにおいて実行され得る。開示される実施形態の上記の説明は、当業者が、開示された実施形態を作製または利用するのを可能にするようになされている。これらの実施形態への様々な修正が、当業者には容易に明らかであり、本明細書で定義される原理は、本開示の範囲から逸脱することなく、他の実施形態に適用され得る。したがって、本開示は、本明細書で示される実施形態に限定されることは意図されず、以下の特許請求の範囲で定義されるような原理および新規の特徴と矛盾しない、可能な最大の範囲を認められるべきである。