第1導電型の半導体基板と、前記半導体基板上に設けられた第1導電型の半導体層と、前記半導体層の表層から底面まで設けられ、前記半導体層よりも高濃度の第1導電型の押込拡散領域と、前記半導体層に平面視で一部が前記押込拡散領域と重なるように設けられ、前記押込拡散領域よりも低濃度の第1導電型の第1ウェル領域と、前記半導体層に平面視で前記第1ウェル領域と接するように設けられ、前記第1ウェル領域を挟んで前記押込拡散領域と反対に位置する、第1導電型と逆の第2導電型のドレインオフセット領域と、前記第1ウェル領域に設けられた、第2導電型のソース領域と、前記ドレインオフセット領域内に設けられ、当該ドレインオフセット領域よりも高濃度の第2導電型のドレイン領域と、前記半導体層のうち、前記ドレインオフセット領域の下に位置し、平面視で前記ドレイン領域と重なる領域に設けられ、前記ドレインオフセット領域よりも高濃度の第2導電型の第2ウェル領域と、前記押込拡散領域に設けられた、第1導電型のコンタクト領域と、前記半導体層上に設けられ、少なくとも平面視で前記ソース領域と前記ドレインオフセット領域とで挟まれたチャネル領域上に位置するゲート絶縁層と、前記ゲート絶縁層上に設けられたゲート電極と、を備える半導体装置。請求項1に記載の半導体装置について、前記第1ウェル領域と前記ドレインオフセット領域との間における第1降伏電圧よりも、前記第2ウェル領域と前記半導体基板との間における第2降伏電圧の方が小さい半導体装置。請求項2に記載の半導体装置において、前記第1降伏電圧は、前記第2降伏電圧よりも1.5倍以上大きい半導体装置。請求項1~3のいずれか一項に記載の半導体装置において、前記ドレイン領域に接続するドレイン電極と、前記ソース領域と前記コンタクト領域とに接続するソース電極と、前記基板の裏面に設けられ、接地された裏面ソース電極と、をさらに備える半導体装置。請求項4に記載の半導体装置において、前記ゲート電極と前記ソース電極との間に接続された保護ダイオードをさらに備え、当該保護ダイオードは、平面視で、前記押込拡散領域、前記第1ウェル領域、前記ソース領域、前記ドレインオフセット領域および前記ドレイン領域が設けられた領域よりも外側に配置されている半導体装置。第1導電型の半導体基板上に、第1導電型の半導体層を形成する半導体層形成工程と、前記半導体層の表層から底面まで、前記半導体層よりも高濃度の第1導電型の押込拡散領域を形成する工程と、前記半導体層に平面視で一部が前記押込拡散領域と重なるように、前記押込拡散領域よりも低濃度の第1導電型の第1ウェル領域を形成する工程と、前記半導体層に平面視で前記第1ウェル領域と接するように、前記第1ウェル領域を挟んで前記押込拡散領域と反対に位置する、第1導電型と逆の第2導電型のドレインオフセット領域を形成する工程と、前記第1ウェル領域に、第2導電型のソース領域を形成する工程と、前記ドレインオフセット領域内に、当該ドレインオフセット領域よりも高濃度の第2導電型のドレイン領域を形成する工程と、前記半導体層のうち、前記ドレインオフセット領域の下に位置し、平面視で前記ドレイン領域と重なる領域に、前記ドレインオフセット領域よりも高濃度の第2導電型の第2ウェル領域を形成する第2ウェル領域形成工程と、前記押込拡散領域に、第1導電型のコンタクト領域を形成する工程と、前記半導体層上に、少なくとも平面視で前記ソース領域と前記ドレインオフセット領域とで挟まれたチャネル領域上に位置するゲート絶縁層を形成する工程と、前記ゲート絶縁層上にゲート電極を形成する工程と、を備える半導体装置の製造方法。特に、特許文献1に記載されているように、ゲート電極の端部からドレイン領域までの距離後述するLgdに相当する距離を長くすることにより、半導体装置の絶対耐圧を向上させることができるとされている。しかし、かかる方法では、ゲート電極の端部からドレイン領域までの距離を長くすることによって、寄生容量が増大してしまう。そのため、半導体装置の高周波特性が悪化してしまう可能性があった。本発明によれば、第1導電型の半導体基板と、前記半導体基板上に設けられた第1導電型の半導体層と、前記半導体層の表層から底面まで設けられ、前記半導体層よりも高濃度の第1導電型の押込拡散領域と、前記半導体層に平面視で一部が前記押込拡散領域と重なるように設けられ、前記押込拡散領域よりも低濃度の第1導電型の第1ウェル領域と、前記半導体層に平面視で前記第1ウェル領域と接するように設けられ、前記第1ウェル領域を挟んで前記押込拡散領域と反対に位置する、第1導電型と逆の第2導電型のドレインオフセット領域と、前記第1ウェル領域に設けられた、第2導電型のソース領域と、前記ドレインオフセット領域内に設けられ、当該ドレインオフセット領域よりも高濃度の第2導電型のドレイン領域と、前記半導体層のうち、前記ドレインオフセット領域の下に位置し、平面視で前記ドレイン領域と重なる領域に設けられ、前記ドレインオフセット領域よりも高濃度の第2導電型の第2ウェル領域と、前記押込拡散領域に設けられた、第1導電型のコンタクト領域と、前記半導体層上に設けられ、少なくとも平面視で前記ソース領域と前記ドレインオフセット領域とで挟まれたチャネル領域上に位置するゲート絶縁層と、前記ゲート絶縁層上に設けられたゲート電極と、を備える半導体装置が提供される。本発明によれば、第1導電型の半導体基板上に、第1導電型の半導体層を形成する半導体層形成工程と、前記半導体層の表層から底面まで、前記半導体層よりも高濃度の第1導電型の押込拡散領域を形成する工程と、前記半導体層に平面視で一部が前記押込拡散領域と重なるように、前記押込拡散領域よりも低濃度の第1導電型の第1ウェル領域を形成する工程と、前記半導体層に平面視で前記第1ウェル領域と接するように、前記第1ウェル領域を挟んで前記押込拡散領域と反対に位置する、第1導電型と逆の第2導電型のドレインオフセット領域を形成する工程と、前記第1ウェル領域に、第2導電型のソース領域を形成する工程と、前記ドレインオフセット領域内に、当該ドレインオフセット領域よりも高濃度の第2導電型のドレイン領域を形成する工程と、前記半導体層のうち、前記ドレインオフセット領域の下に位置し、平面視で前記ドレイン領域と重なる領域に、前記ドレインオフセット領域よりも高濃度の第2導電型の第2ウェル領域を形成する第2ウェル領域形成工程と、前記押込拡散領域に、第1導電型のコンタクト領域を形成する工程と、前記半導体層上に、少なくとも平面視で前記ソース領域と前記ドレインオフセット領域とで挟まれたチャネル領域上に位置するゲート絶縁層を形成する工程と、前記ゲート絶縁層上にゲート電極を形成する工程と、を備える半導体装置の製造方法が提供される。本発明によれば、半導体層のうち、ドレインオフセット領域の下に位置し、平面視でドレイン領域と重なる領域に設けられ、ドレインオフセット領域よりも高濃度の第2導電型の第2ウェル領域が設けられている。これにより、ドレイン電極とソース電極との間に、サージ電圧等の高電圧が印加されたときに、大半の過電流を第2ウェル領域から半導体基板側に逃がすことができる。したがって、ESD耐量を向上させたLDMOSFETを備える半導体装置を提供することができる。本発明によれば、ESD耐量を向上させたLDMOSFETを備える半導体装置を提供することができる。以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。また、以下では、第1導電型をP型、第1導電型と逆の第2導電型をN型として説明する。ただし、第1導電型をN型、第1導電型と逆の第2導電型をP型とした場合も同様の効果を創出するものである。第1の実施形態まず、図1~図6を用いて、第1の実施形態に係る半導体装置10について説明する。本実施形態の半導体装置10は、以下の構成を備えている。P型の半導体層200は、半導体基板100上に設けられている。半導体層200よりも高濃度のP型の押込拡散領域440は、半導体層200の表層から底面まで設けられている。押込拡散領域440よりも低濃度のP型の第1ウェル領域300は、半導体層200に、平面視で一部が押込拡散領域440と重なるように設けられている。N型のドレインオフセット領域540は、半導体層200に、平面視で第1ウェル領域300と接するように設けられ、第1ウェル領域300を挟んで押込拡散領域440と反対に配置されている。N型N型のソース領域420は、第1ウェル領域300に設けられている。ドレインオフセット領域540よりも高濃度のN型N型のドレイン領域520は、ドレインオフセット領域540内に設けられている。ドレインオフセット領域540よりも高濃度のN型の第2ウェル領域560は、半導体層200のうち、ドレインオフセット領域540の下に位置して、平面視でドレイン領域520と重なる領域に設けられている。P型のコンタクト領域460は、押込拡散領域440に設けられている。ゲート絶縁層620は、半導体層200上に設けられ、少なくとも平面視でソース領域420とドレインオフセット領域540とで挟まれたチャネル領域符号不図示上に配置されている。また、ゲート電極640は、ゲート絶縁層620上に設けられている。以下、詳細を説明する。図1は、第1の実施形態に係る半導体装置10の構成を示す図である。図1aは、図1bにおけるA-A線断面図である。なお、以下において、ソース電極40、ドレイン電極50、またはゲート電極60とは、それぞれの電極として機能するビアまたは配線の総称である。図1aのように、P型の半導体層200は、半導体基板100上に設けられている。ここで、半導体基板100は、たとえば、低抵抗のP型シリコン基板である。また、半導体基板100の比抵抗は、たとえば、0.01Ωcm以上0.03Ωcm以下である。このように、低抵抗の半導体基板100を用いることにより、ドレイン電極50およびソース電極40間に、サージ電圧が印加されたときに、効率よく降伏電流を半導体基板100に逃がすことができる。また、P型の半導体層200は、後述するように、CVDChemicalVaporDeposition法により、半導体基板100上にエピタキシャル成長させた半導体層のことである。これにより、低抵抗のP型の半導体基板100の上に、半導体基板100よりも高抵抗な半導体層200が形成されている。P型の半導体層200の比抵抗は、たとえば、10Ωcm以上20Ωcm以下である。なお、後述する押込拡散領域440、コンタクト領域460、ソース領域420、第1ウェル領域300、ドレインオフセット領域540、ドレイン領域520および第2ウェル領域560は、全て半導体層200に形成されている。半導体基板100の裏面側には、裏面ソース電極841が形成されている。なお、この裏面ソース電極841は、接地されている。また、半導体層200よりも高濃度のP型の押込拡散領域440は、半導体層200の表層から底面まで設けられている。ここで、P型不純物は、たとえば、ボロンBである。また、押込拡散領域440は、半導体基板100と同程度のP型不純物濃度である。これにより、押込拡散領域440と半導体基板100とは、オーミック接続されている。押込拡散領域440よりも低濃度のP型の第1ウェル領域300は、半導体層200に、平面視で一部が押込拡散領域440と重なるように設けられている。これにより、このP型の第1ウェル領域300は、後述するN型のドレイン領域520からソース領域420まで空乏層が延びることを抑制することができる。また、P型の第1ウェル領域300は、平面視でソース領域420とドレインオフセット領域540とで挟まれたチャネル領域符号不図示を含んでいる。N型のドレインオフセット領域540は、半導体層200に、平面視で第1ウェル領域300と接するように設けられ、第1ウェル領域300を挟んで押込拡散領域440と反対に配置されている。また、ドレインオフセット領域540は、上記したチャネル領域からキャリア電子をドレイン領域520に伝搬するために形成されている。N型のソース領域420は、第1ウェル領域300に設けられている。ソース領域420は、平面視で、第1ウェル領域300のうち、押込拡散領域440と重なっている領域内に形成されている。また、ソース領域420は、平面視で、押込拡散領域440のうち、ドレイン領域520側の側面と接していることが好ましい。さらに、ソース領域420は、第1ウェル領域300よりも半導体層200の表層側に浅く形成されている。また、ソース領域420上には、ソース電極40である第1ソースビア842が形成されている。第1ソースビア842は、一端がソース領域420の上面と接している。ドレインオフセット領域540よりも高濃度のN型のドレイン領域520は、ドレインオフセット領域540内に設けられている。すなわち、ドレイン領域520は、平面視でドレインオフセット領域540よりも小さい範囲で形成されている。また、ドレイン領域520は、ドレインオフセット領域540よりも半導体層200の表層側に浅く領域に形成されている。ドレイン領域520上には、ドレイン電極50である第1ドレインビア851が設けられている。第1ドレインビア851は、一端がドレイン領域520の上面と接している。ドレインオフセット領域540よりも高濃度のN型の第2ウェル領域560は、半導体層200のうち、ドレインオフセット領域540の下に位置して、平面視でドレイン領域520と重なる領域に設けられている。この第2ウェル領域560は、半導体基板100の上面と接していてもよい。N型の第2ウェル領域560とP型の半導体基板100が接している部分では、通常のFET動作時には常に逆バイアスがかかっている状態となる。しかし、サージ電圧がドレイン電極50とソース電極40とに印加された場合、N型の第2ウェル領域560とP型の半導体基板100間に、逆バイアス降伏電流が流れる。これにより、ドレイン領域520とソース領域420間に過電流が流れにくくすることができる。一方で、この第2ウェル領域560は、半導体基板100の上面から半導体層200を介して離れて形成されていてもよい。これにより、通常のFET動作時に、不要なリーク電流が半導体基板100側に流れないようにすることができる。また、N型のドレイン領域520、ドレインオフセット領域540および第2ウェル領域560は、いずれも同じN型不純物が導入されている。N型不純物濃度は、ドレイン領域520、第2ウェル領域560、ドレインオフセット領域540の順で低い。なお、ドレイン領域520と第2ウェル領域560のN型不純物濃度は等しくてもよい。また、N型の第2ウェル領域560の幅は、ドレイン領域520の幅と等しい。これにより、サージ電圧によって、ドレイン領域520から生じた降伏電流を、平面方向に拡散させることなく、確実に半導体基板100側に逃がすことができる。P型のコンタクト領域460は、P型の押込拡散領域440に設けられている。P型のコンタクト領域460の上には、ソース電極40である第1ソースビア842が形成されている。したがって、第1ソースビア842から、P型のコンタクト領域460、押込拡散領域440および半導体基板100を介して、裏面ソース電極841まではオーミック接続となっている。これにより、コンタクト領域460、押込拡散領域440および半導体基板100は、通常のFET動作時だけでなく、サージ電圧印加時も、ほぼ等電位となっている。また、上述のように、ソース電極40である第1ソースビア842は、P型のコンタクト領域460およびN型のソース領域420上に形成されている。これにより、常に、P型のコンタクト領域460、およびN型のソース領域420は等電位となっている。また、N型のソース領域420は、半導体基板100と同じく接地されている。また、ゲート絶縁層620は、半導体層200上に設けられ、少なくとも平面視でソース領域420とドレインオフセット領域540とで挟まれたチャネル領域符号不図示上に配置されている。ここでは、ゲート絶縁層620は、半導体層200の全面に形成されている。なお、ゲート絶縁層620は、チャネル領域上のみにパターニングして形成されていてもよい。また、ゲート電極640は、ゲート絶縁層620上に設けられている。また、ゲート電極640は、平面視で、第1ウェル領域300の範囲内に設けられている。また、ゲート電極640の側面は、ドレインオフセット領域540の側面が同一面を形成するように設けられている。また、半導体層200上には、多層配線が形成されている。ここでは、たとえば、第1層間絶縁層720、第2層間絶縁層740および第3層間絶縁層760が順に積層されている。これらの材質としては、たとえば、SiO2、SiOCである。第1層間絶縁層720には、一端がP型のコンタクト領域460と接する第1ソースビア842と、一端がN型のソース領域420と接する第1ソースビア842と、が設けられている。さらに、第1層間絶縁層720上の第2層間絶縁層740には、第1ソース配線844、第2ソースビア845、および第2ソース配線846が順に設けられている。なお、第1層間絶縁層720には、ゲート電極640上に位置するように、表面ソース電極843が設けられている。また、ソース電極40と同様にして、ドレイン電極50は、以下のような構成を備えている。第1層間絶縁層720には、一端がドレイン領域520と接する第1ドレインビア851が設けられている。また、第1層間絶縁層720上の第2層間絶縁層740には、第1ドレイン配線852、第2ドレインビア853および第2ドレイン配線854が順に設けられている。さらに、第3層間絶縁層760には、第3ドレインビア855および第3ドレイン配線856が順に設けられている。図1bは、第1の実施形態に係る半導体装置10の構成を示す平面図である。図1bのように、ゲート電極640は、平面視で表面ソース電極843と重なっている。また、上面から見た場合にゲート電極640は、表面ソース電極843に覆われている。また、表面ソース電極843は、平面視でゲート電極640よりもドレイン電極50側に幅広に形成されている。すなわち、当該領域において、表面ソース電極843によって、ソース電極40とドレイン電極50とが平面視でゲート電極640よりも接近している。これにより、サージ電圧が印加されたときに、大半の過電流をドレイン電極50側から第1層間絶縁層720を介してソース電極40側へと逃がすことができる。ゲート電極640は、それぞれビア不図示を介して、第1ゲート配線861および第2ゲート配線862に接続している。図2は、第1の実施形態に係る半導体装置10の構成を示す鳥瞰図である。なお、図2におけるC部は、図1aの部分である。図2のように、ドレイン領域520は、平面視でドレインオフセット領域540の中心に配置されている。押込拡散領域440からドレイン領域520までのMOSFETを構成する一単位は、平面視でドレイン領域520を挟んで対称に設けられている。さらに、このMOSFETを構成する一単位は、平面視で交互に対称になるように連続して設けられている。また、図3は、第1の実施形態に係る半導体装置10の平面図である。なお、図1または図2で図示された領域よりも広い領域を示している。図3のように、フィンガー状のソース電極40、ドレイン電極50およびゲート電極60が設けられている。そのうち、ドレイン電極50の端子部51は、たとえば、図下に配置されている。また、同様にゲート電極60の端子部61は、FETが形成されている領域に隣接するように配置されている。ここで、FETが形成されている領域とは、押込拡散領域440、第1ウェル領域300、ソース領域420、ドレインオフセット領域540およびドレイン領域520が設けられた領域のことをいう。また、ソース電極40の端子部41は、保護ダイオード70を挟んで、ゲート電極60の端子部61に接するように設けられている。保護ダイオード70は、ゲート電極60とソース電極40との間に接続されている。保護ダイオード70は、ゲート電極60とソース電極40間に、サージ電圧が印加された際に、電流を逃がす機能を有している。また、保護ダイオード70は、平面視で、FETが形成されている領域押込拡散領域440、第1ウェル領域300、ソース領域420、ドレインオフセット領域540およびドレイン領域520が設けられた領域よりも外側に配置されている。従来は、保護ダイオード等の保護回路を半導体装置10の外部に設置していた。しかし、これらの保護ダイオードの配置によっては、半導体装置10の高周波特性を悪化させてしまう可能性があった。また、保護ダイオード等の保護回路を外部に実装することにより、全体の実装面積が大きくなってしまうという課題もあった。一方、上記構成によれば、半導体装置10において、保護ダイオード70は、FETが形成されている領域よりも外側に配置されていることにより、保護ダイオード70を任意の位置に配置することができる。また、裏面ソース電極841側から反射波が侵入した場合に、保護ダイオード70に印加される電圧を減衰させることができる。次に、図4、図5および図6を用い、第1の実施形態に係る半導体装置10の降伏電圧について説明する。図4は、第1の実施形態に係る半導体装置10の断面図である。なお、図4は、図1aのFETの部分を拡大した断面図である。図4のように、ゲート電極640のドレイン領域520側の側面からドレイン領域520のゲート電極640側の側面までの距離以降、ゲート-ドレイン間距離をLgdとする。また、P型の半導体層200の厚さを、tepiとする。ここで、ドレイン電極50とソース電極40との間に、サージ電圧が印加されたときに、第1ウェル領域300とドレインオフセット領域540との間における降伏電圧を、第1降伏電圧V1とする。一方、ドレイン電極50とソース電極40との間に、サージ電圧が印加されたときに、第2ウェル領域560と半導体基板100との間の降伏電圧を第2降伏電圧V2とする。また、半導体装置10の絶対耐圧をVdssとする。半導体装置10の絶対耐圧Vdssとは、半導体装置10のドレイン電極50とソース電極40との間に高電圧を印加したときの耐圧のことをいう。図5は、第1の実施形態に係る半導体装置10の降伏電圧を説明するための図である。まず、図5および図6について説明する。図5は、半導体層200の厚さtepiと第2降伏電圧V2との関係を示している。ここのグラフにおいて、半導体層200におけるドレイン領域520、ドレインオフセット領域540、および第2ウェル領域560の深さは一定であるとする。図5のように、半導体層200の厚さtepiが厚くなるにつれて、第2降伏電圧V2は、大きくなることが分かる。逆に言えば、半導体層200の厚さtepiが薄くなるにつれて、第2降伏電圧V2は小さくなる。すなわち、半導体層200の厚さtepiが薄くなるにつれて、ドレイン電極50とソース電極40との間にサージ電圧が印加されたとき、より、第2ウェル領域560から半導体基板100側へ降伏電流が流れやすくなる。次に、図6について説明する。図6は、ゲート-ドレイン間距離Lgdと半導体装置10の絶対耐圧Vdssとの関係を示している。図6のように、ゲート-ドレイン間距離Lgdが長いほど、第1降伏電圧V1が大きくなる。また、ドレイン電極50とソース電極40との間にサージ電圧が印加された場合、第1降伏電圧V1または第2降伏電圧V2のいずれか低い方の電圧が、半導体装置10の絶対耐圧Vdssとなる。すなわち、第1降伏電圧V1または第2降伏電圧V2のいずれか低い方に降伏電流が流れ易くなることを示している。本実施形態では、ゲート-ドレイン間距離Lgdによらず、半導体装置10の絶対耐圧VdssがV2に律速しているV2に一定となっている状態が好ましい。本実施形態の半導体装置10では、たとえば、第1ウェル領域300とドレインオフセット領域540との間における第1降伏電圧V1よりも、第2ウェル領域560と半導体基板100との間の第2降伏電圧V2の方が低い。これにより、ドレイン電極50とソース電極40との間に、サージ電圧等の高電圧が印加されたときに、第2ウェル領域560から半導体基板100側に降伏電流を逃がすことができる。また、第2ウェル領域560から半導体基板100側に降伏電流を逃がすことができることにより、FETのチャネル領域に過電流が流れることがなく、当該チャネル領域を損傷させることがない。比較例として、たとえば、半導体層200の厚さtepiが7μmであったとき、ゲート-ドレイン間距離Lgdが2.5μm以下である場合を考える。このとき、以下のようにして、半導体装置10の絶対耐圧Vdssは、第1降伏電圧V1となる。具体的には、たとえば、半導体層200の厚さtepiが7μmであったとき、図5より、第2降伏電圧は、約75Vである。このとき、図6のように、ゲート-ドレイン間距離Lgdが2.5μm以下のときは、半導体装置10の絶対耐圧Vdssは、第1降伏電圧V1となる。すなわち、ドレイン電極50とソース電極40との間に、サージ電圧が印加されたときに、ドレインオフセット領域540から第1ウェル領域300へ降伏電流が流れる。ただし、この状況であっても、第2ウェル領域560が設けられていることにより、第2ウェル領域560から半導体基板100側に降伏電流を逃がすことはできている。一方、本実施形態では、たとえば、半導体層200の厚さtepiが7μmであったとき、ゲート-ドレイン間距離Lgdが2.5μm以上であることが好ましい。図6のように、ゲート-ドレイン間距離Lgdが2.5μm以上のときは、半導体装置10の絶対耐圧Vdssは、第2降伏電圧V2となる。このように、第1降伏電圧V1よりも、第2ウェル領域560と半導体基板100との間の第2降伏電圧V2の方が低い状態にすることができる。したがって、ドレイン電極50とソース電極40との間に、サージ電圧が印加されたときに、第2ウェル領域560から半導体基板100側に、効率よく降伏電流を流すことができる。さらに、本実施形態では、半導体層200の厚さtepiが薄い方が好ましい。これにより、半導体装置10の絶対耐圧Vdssが第2降伏電圧V2となるときのゲート-ドレイン間距離Lgdの取りうる下限値が広くなる。したがって、ESD耐量を向上させつつ、半導体装置10の寄生容量を小さくすることができる。たとえば、半導体層200の厚さtepiを5μm、かつゲート-ドレイン間距離Lgdを1.2μm以上とする。これにより、第1降伏電圧V1よりも、第2ウェル領域560と半導体基板100との間の第2降伏電圧V2の方が低い状態にすることができる。この場合においても、ドレイン電極50とソース電極40との間に、サージ電圧が印加されたときに、第2ウェル領域560から半導体基板100側に、効率よく降伏電流を流すことができる。ここで、第1降伏電圧V1は、半導体装置10の高周波特性に影響を与えない範囲で、第2降伏電圧V2よりも大きいことが好ましい。第1降伏電圧V1は、たとえば、第2降伏電圧V2よりも1.5倍以上大きくてもよい。具体的には、半導体層200の厚さtepiを5μm、かつゲート-ドレイン間距離Lgdを2.2μm以上とすることにより、第1降伏電圧V1を62V以上とすることができる。すなわち、第1降伏電圧V1を、第2降伏電圧V242Vよりも1.5倍以上大きくすることができる。以上のような構成とした半導体装置10では、ドレイン電極50とソース電極40との間に、第2降伏電圧V2以上の電圧が印加されたとき、ドレイン電極50から、第2ウェル領域560を介して、半導体基板100側に電流が流れる。これにより、FETのチャネル領域に過電流が流れることがなく、当該チャネル領域を損傷させることがない。次に、図7~図11を用いて、第1の実施形態に係る半導体装置10の製造方法を説明する。図7~図11は、第1の実施形態に係る半導体装置10の製造方法を説明するための断面図である。第1の実施形態に係る半導体装置10の製造方法は、以下の工程を備えている。まず、P型の半導体基板100上に、P型の半導体層200を形成する半導体層形成工程。次いで、半導体層200の表層から底面まで、半導体層200よりも高濃度のP型の押込拡散領域440を形成する。次いで、半導体層200に、平面視で一部が押込拡散領域440と重なるように、押込拡散領域440よりも低濃度のP型の第1ウェル領域300を形成する。次いで、半導体層200に平面視で第1ウェル領域300と接するように、第1ウェル領域300を挟んで押込拡散領域440と反対に位置する、N型のドレインオフセット領域540を形成する。次いで、第1ウェル領域300に、N型のソース領域420を形成する。また、ドレインオフセット領域540内に、当該ドレインオフセット領域540よりも、高濃度のN型のドレイン領域520を形成する。また、半導体層200のうち、ドレインオフセット領域540の下に位置し、平面視でドレイン領域520と重なる領域に、ドレインオフセット領域540よりも高濃度のN型の第2ウェル領域560を形成する第2ウェル形成工程。次いで、押込拡散領域440に、P型のコンタクト領域460を形成する。次いで、半導体層200上に、少なくとも平面視でソース領域420とドレインオフセット領域540とで挟まれたチャネル領域符号不図示上に位置するゲート絶縁層620を形成する。次いで、ゲート絶縁層620上に、ゲート電極640を形成する。以下、詳細を説明する。まず、図7aのように、CVD法により、P型の半導体基板100上に、P型の半導体層200をエピタキシャル成長させる半導体層形成工程。各原料としては、たとえば、シリコン原料としては、モノシランSiH4、P型不純物原料としては、ジボランB2H6が用いられる。これにより、低抵抗のP型の半導体基板100の上に、半導体基板100よりも高抵抗な半導体層200を形成する。ここで、先に述べた図5で示したように、所望の第2降伏電圧V2、すなわち、所望の絶対耐圧Vdssとなるように、半導体層200の厚さtepiを規定する。具体的には、導入するシリコン原料の流量、または成長時間等を制御することにより、半導体層200の厚さtepiを調整する。次いで、図7bのように、半導体層200の表層から底面まで、半導体層200よりも高濃度のP型の押込拡散領域440を形成する。具体的には、下記のような手順で押込拡散領域440を形成する。まず、半導体層200上にフォトレジスト膜不図示を成膜する。次いで、押込拡散領域440を形成する領域に開口を有するように、露光および現像を行う。次いで、半導体層200に対して、P型不純物として、ボロンBをイオン注入する。次いで、フォトレジスト膜を剥離する。次いで、P型不純物の活性化のために、アニールを行う。以上のようにして、押込拡散領域440を形成する。以下、同様にイオン注入によりと記載した場合は、上記フォトリソグラフィー工程を含むものとする。次いで、図8aのように、半導体層200に、平面視で一部が押込拡散領域440と重なるように、押込拡散領域440よりも低濃度のP型の第1ウェル領域300を形成する。上記と押込拡散領域440と同様にして、イオン注入により、第1ウェル領域300を形成する。ここで、第1ウェル領域300のP型不純物を、半導体層200よりも高濃度で、押込拡散領域440よりも低濃度になるようにイオン注入する。次いで、図8bのように、半導体層200に平面視で第1ウェル領域300と接するように、第1ウェル領域300を挟んで押込拡散領域440と反対に位置する、N型のドレインオフセット領域540を形成する。具体的には、当該領域に、N型不純物として、リンPをイオン注入する。次いで、図9aのように、半導体層200上に、ゲート絶縁層620を形成する。ゲート絶縁層620として、たとえば、熱酸化法により、シリコン酸化膜SiO2を形成する。なお、ゲート絶縁層620を、少なくとも平面視でソース領域420とドレインオフセット領域540とで挟まれたチャネル領域上に形成すればよい。ここでは、半導体層200上の全面に、ゲート絶縁層620を形成する。次いで、ゲート絶縁層620上に、ゲート電極640を形成する。ゲート電極640として、たとえば、ポリシリコンを形成する。このとき、ゲート絶縁層620を、少なくとも平面視でソース領域420とドレインオフセット領域540とで挟まれたチャネル領域上に位置するように、ゲート電極640をパターニングする。次いで、図9bのように、イオン注入により、半導体層200に、ドレインオフセット領域540の下に位置するように、ドレインオフセット領域540よりも高濃度のN型の第2ウェル領域560を形成する第2ウェル領域形成工程。このとき、イオン注入の加速電圧等を調整することにより、第2ウェル領域560の深さを規定する。また、半導体層200のうち、平面視で後述するドレイン領域520と重なる領域に、第2ウェル領域560を形成する。ここで、上記したように、半導体層200の厚さを規定するとともに、当該工程において、第2ウェル領域560の深さを規定する。このようにして、第1降伏電圧V1よりも、第2降伏電圧V2の方が小さくなるように、第2ウェル領域560と半導体基板100との間の距離を規定する。次いで、図10aのように、イオン注入により、ドレインオフセット領域540内に、当該ドレインオフセット領域540よりも、高濃度のN型のドレイン領域520を形成する。また、第1ウェル領域300に、N型のソース領域420を形成する。次いで、図10bのように、押込拡散領域440に、P型のコンタクト領域460を形成する。次いで、図11aのように、CVD法により、第1層間絶縁層720を形成する。第1層間絶縁層720として、たとえば、SiO2を成膜する。次いで、RIEReactiveIonEtchingにより、第1層間絶縁層720にビアホール不図示を形成する。具体的には、まず、コンタクト領域460、ソース領域420、およびドレイン領域520の上面まで達するビアホールを形成する。次いで、表面ソース電極843を形成するための配線溝不図示を形成する。次いで、ビアホールおよび配線溝に、バリア層不図示を形成する。次いで、CVD法により、ビアホールおよび配線溝に金属を埋め込む。このとき、CVD法により、埋め込む金属としては、たとえば、Wなどである。次いで、CMPChemicalMechanicalPolishingにより、第1層間絶縁層720上を平坦化する。このようにして、第1ソースビア842、第1ドレインビア851、および表面ソース電極843を形成する。なお、上記したビアホールより先に、表面ソース電極843のための配線溝を形成してもよい。また、第1層間絶縁層720は、表面ソース電極843を形成するための層間絶縁層を別途設けた二層構造であってもよい。次いで、図11bのように、第1層間絶縁層720上に、第1ソース配線844および第1ドレイン配線852を形成する。具体的には、たとえば、スパッタにより、AlCu合金を成膜し、露光および現像によりパターニングする。次いで、第1層間絶縁層720上に、第2層間絶縁層740を形成する。次いで、第2層間絶縁層740に、平面視で第1ソースビア842および第1ドレインビア851上に位置するように、第1ソース配線844および第1ドレイン配線852の上面までに至るビアホール不図示を形成する。次いで、当該ビアホールにフォトレジスト膜不図示を埋め込み、第2層間絶縁層740上にフォトレジスト膜不図示をパターニングする。次いで、RIEにより、第2ソース配線846、第2ドレイン配線854、および第2ゲート配線862を形成するための配線溝不図示を形成する。次いで、フォトレジスト膜を剥離する。次いで、上記したビアホールおよび配線溝に、バリア層不図示、シード層不図示を順に形成する。次いで、めっき法により、ビアホールおよび配線溝に金属を埋め込む。次いで、第2層間絶縁層740上を平坦化する。このようにして、第2ソースビア845、第2ドレインビア853、第2ソース配線846、第2ドレイン配線854、および第2ゲート配線862を形成する。次いで、CVD法により、第2層間絶縁層740上に、第3層間絶縁層760を形成する。次いで、同様にして、第3ドレインビア855および第3ドレイン配線856を形成する。次いで、スパッタにより、半導体基板100の裏面側に、裏面ソース電極841を形成する。以上の工程により、半導体装置10を得ることができる。次に、図12を用い、第1の実施形態の効果について説明する。図12は、第1の実施形態の効果を説明するための断面図である。ここで、本実施形態の半導体装置10のようなLDMOSFETLateralDiffusedMOSFETは、FRSFamilyRadioService:460MHz帯形態型無線機、GMRSGeneralMobileRadioService:460MHz帯携帯/据置型無線機、一般業務無線機135MHz~900MHz帯携帯/据置型の高周波電力増幅部の最終段等に用いられる。このような半導体装置10に対して、ユーザが誤った操作を行った場合を考える。ここでいうユーザ側が誤った操作とは、無線機の電源をONしたまま、送信状態でアンテナを脱着するなどの操作のことをいう。このような場合、過大なRF信号がアンテナ端面で全反射する。このため、半導体装置10のドレイン電極50とソース電極40との間に、過大なサージ電圧が印加された状態となる。以下では、半導体装置10のドレイン電極50とソース電極40との間に過大なサージ電圧が印加された場合について、比較例と対比しながら、本実施形態の効果について説明する。図12aは、比較例の半導体装置10を示している。比較例の半導体装置10は、半導体層200が厚く、かつ、第2ウェル領域560が無い場合の半導体装置10を示している。図12aのように、比較例では、半導体層200が厚く、またドレイン領域520から半導体基板100へのキャリアの直接的な経路が無い。このため、ドレイン電極50とソース電極40との間にサージ電圧が印加された場合、ドレイン領域520から第1ウェル領域300に過剰な降伏電流が流れてしまう。このように、過剰な降伏電流がドレイン領域520から第1ウェル領域300に流れた場合、チャネル領域に損傷が生じてしまう可能性がある。また、ゲート電極60とドレインオフセット領域540との間で絶縁破壊が起こる可能性がある。一方、図12aは、本実施形態の半導体装置10を示している。図12bのように、本実施形態によれば、ドレインオフセット領域540よりも高濃度のN型の第2ウェル領域560は、半導体層200のうち、ドレインオフセット領域540の下に位置して、平面視でドレイン領域520と重なる領域に設けられている。ドレイン電極50とソース電極40との間にサージ電圧が印加された場合、第2ウェル領域560が設けられていることにより、第2ウェル領域560から半導体基板100側に、大半の降伏電流を逃がすことができる。半導体基板100側に流れた一部の降伏電流は、裏面ソース電極841に流れる。または、他の降伏電流は、半導体基板100、押込拡散領域440、およびコンタクト領域460を介して、半導体基板10の表面側のソース電極40に流れる。したがって、ドレイン領域520から第1ウェル領域300に降伏電流が流れにくくなる。これにより、FETのチャネル領域に過電流が流れることがなく、当該チャネル領域を損傷させることがない。また、本実施形態によれば、ESD耐量を向上させるために、過度にゲート-ドレイン間距離Lgdを長くする必要が無い。すなわち、半導体装置10の寄生容量を増加させることがない。したがって、ESD耐量を向上させるとともに、高周波特性が良好な半導体装置10を提供することができる。また、本実施形態によれば、半導体層200の厚さtepiや、第2ウェル領域560用のフォトマスクの変更で、上記のようにESD耐量を向上できる。これにより、外部保護回路を設けるなどに比較しても、低コストでESD耐量を向上させることができる。以上のように、本実施形態によれば、ESD耐量を向上させたLDMOSFETを備える半導体装置を提供することができる。以上の実施形態において、押込拡散領域440、第1ウェル領域300、ドレインオフセット領域540、ソース領域420、ドレイン領域520、第2ウェル領域560およびコンタクト領域460を形成する工程の順番は、上記の順番に限られるものではない。また、導入した不純物の活性化のために行うアニールは、それぞれの領域に個別に行っても良い。または、まとめて一度のアニール工程で行っても良い。また、以上の実施形態において、第2ソースビア845等のビアを形成するための層間絶縁層と、第1ソース配線844または第2ソース配線846等の配線を形成するための層間絶縁層とが、それぞれ異なる層間絶縁層であってもよい。以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。なお、以上の実施形態において、以下の発明も開示されている。付記1第1導電型の半導体基板と、前記半導体基板上に設けられた第1導電型の半導体層と、前記半導体層の表層から底面まで設けられ、前記半導体層よりも高濃度の第1導電型の押込拡散領域と、前記半導体層に平面視で一部が前記押込拡散領域と重なるように設けられ、前記押込拡散領域よりも低濃度の第1導電型の第1ウェル領域と、前記半導体層に平面視で前記第1ウェル領域と接するように設けられ、前記第1ウェル領域を挟んで前記押込拡散領域と反対に位置する、第1導電型と逆の第2導電型のドレインオフセット領域と、前記第1ウェル領域に設けられた、第2導電型のソース領域と、前記ドレインオフセット領域内に設けられ、当該ドレインオフセット領域よりも高濃度の第2導電型のドレイン領域と、前記半導体層のうち、前記ドレインオフセット領域の下に位置し、平面視で前記ドレイン領域と重なる領域に設けられ、前記ドレインオフセット領域よりも高濃度の第2導電型の第2ウェル領域と、前記押込拡散領域に設けられた、第1導電型のコンタクト領域と、前記半導体層上に設けられ、少なくとも平面視で前記ソース領域と前記ドレインオフセット領域とで挟まれたチャネル領域上に位置するゲート絶縁層と、前記ゲート絶縁層上に設けられたゲート電極と、を備える半導体装置。付記2付記1に記載の半導体装置について、前記第1ウェル領域と前記ドレインオフセット領域との間における第1降伏電圧よりも、前記第2ウェル領域と前記半導体基板との間における第2降伏電圧の方が小さい半導体装置。付記3付記2に記載の半導体装置において、前記第1降伏電圧は、前記第2降伏電圧よりも1.5倍以上大きい半導体装置。付記4付記1~3のいずれか一項に記載の半導体装置において、前記ドレイン領域に接続するドレイン電極と、前記ソース領域と前記コンタクト領域とに接続するソース電極と、前記基板の裏面に設けられ、接地された裏面ソース電極と、をさらに備える半導体装置。付記5付記4に記載の半導体装置において、前記ゲート電極と前記ソース電極との間に接続された保護ダイオードをさらに備え、当該保護ダイオードは、平面視で、前記押込拡散領域、前記第1ウェル領域、前記ソース領域、前記ドレインオフセット領域および前記ドレイン領域が設けられた領域よりも外側に配置されている半導体装置。付記6請求項1~5のいずれか一項に記載の半導体装置において、前記ドレイン電極と前記ソース電極との間に、前記第2降伏電圧以上の電圧が印加されたとき、前記ドレイン電極から、前記第2ウェル領域を介して、前記半導体基板側に電流が流れる半導体装置。付記7付記1~6のいずれか一項に記載の半導体装置において、前記第2ウェル領域の幅は、前記ドレイン領域の幅と等しい半導体装置。付記8請求項1~7のいずれか一項に記載の半導体装置において、前記半導体基板の比抵抗は、0.01Ωcm以上0.03Ωcm以下である半導体装置。付記9付記1~8のいずれか一項に記載の半導体装置において、前記半導体層の比抵抗は、10Ωcm以上20Ωcm以下である半導体装置。付記10第1導電型の半導体基板上に、第1導電型の半導体層を形成する半導体層形成工程と、前記半導体層の表層から底面まで、前記半導体層よりも高濃度の第1導電型の押込拡散領域を形成する工程と、前記半導体層に平面視で一部が前記押込拡散領域と重なるように、前記押込拡散領域よりも低濃度の第1導電型の第1ウェル領域を形成する工程と、前記半導体層に平面視で前記第1ウェル領域と接するように、前記第1ウェル領域を挟んで前記押込拡散領域と反対に位置する、第1導電型と逆の第2導電型のドレインオフセット領域を形成する工程と、前記第1ウェル領域に、第2導電型のソース領域を形成する工程と、前記ドレインオフセット領域内に、当該ドレインオフセット領域よりも高濃度の第2導電型のドレイン領域を形成する工程と、前記半導体層のうち、前記ドレインオフセット領域の下に位置し、平面視で前記ドレイン領域と重なる領域に、前記ドレインオフセット領域よりも高濃度の第2導電型の第2ウェル領域を形成する第2ウェル領域形成工程と、前記押込拡散領域に、第1導電型のコンタクト領域を形成する工程と、前記半導体層上に、少なくとも平面視で前記ソース領域と前記ドレインオフセット領域とで挟まれたチャネル領域上に位置するゲート絶縁層を形成する工程と、前記ゲート絶縁層上にゲート電極を形成する工程と、を備える半導体装置の製造方法。付記11付記10に記載の半導体装置の製造方法において、前記半導体層形成工程において、前記半導体層の厚さを規定するとともに、前記第2ウェル領域形成工程において、前記半導体層の前記第2ウェル領域の深さを規定することにより、前記第1ウェル領域と前記ドレインオフセット領域との間における第1降伏電圧よりも、前記第2ウェル領域と前記半導体基板との間における第2降伏電圧の方が小さくなるように、前記第2ウェル領域と前記半導体基板との間の距離を規定する半導体装置の製造方法。