"第1の方向及びこれに直交する第2の方向にそれぞれ交互に配置される複数の抵抗変化素子及び複数のビアと、前記複数の抵抗変化素子の側壁上に配置される複数の側壁絶縁層とを具備し、前記複数の抵抗変化素子は、一定ピッチで格子状に配置され、前記複数の側壁絶縁層の前記側壁に垂直な方向の厚さは、前記複数の側壁絶縁層が互いに部分的に接触し、前記複数の側壁絶縁層間に複数のホールが形成される値に設定され、前記複数のビアは、前記複数のホール内に配置される抵抗変化メモリの製造方法において、前記複数の抵抗変化素子を形成する工程と、前記複数の抵抗変化素子を覆う絶縁材料を形成する工程と、前記絶縁材料のエッチバックを行うことにより、前記複数の側壁絶縁層を形成すると同時に前記複数のホールをセルフアラインで形成する工程と、前記複数のホール内に前記複数のビアを形成する工程とを具備する抵抗変化メモリの製造方法。前記エッチバックは、前記複数の抵抗変化素子が露出するまで行い、前記複数のビアを形成すると同時に、各々が前記複数のビアのうちの1つ及び前記複数の抵抗変化素子のうちの1つに接続される複数の上部電極を形成する請求項1に記載の抵抗変化メモリの製造方法。第1の方向及びこれに直交する第2の方向にそれぞれ交互に配置される複数の抵抗変化素子及び複数のビアと、前記複数の抵抗変化素子の側壁上に配置される複数の側壁絶縁層とを具備し、前記複数の抵抗変化素子は、一定ピッチで格子状に配置され、前記複数の側壁絶縁層の前記側壁に垂直な方向の厚さは、前記複数の側壁絶縁層が互いに部分的に接触し、前記複数の側壁絶縁層間に複数のホールが形成される値に設定され、前記複数のビアは、前記複数のホール内に配置される抵抗変化メモリ。前記複数の側壁絶縁層の各々は、第1の材料を備える第1の層と、前記第1の材料とは異なる第2の層とを含む請求項3に記載の抵抗変化メモリ。前記複数の抵抗変化素子及び前記複数のビアのうち前記第1の方向に隣接する第1の抵抗変化素子と第1のビアとの間に接続される第1のFETと、前記複数の抵抗変化素子及び前記複数のビアのうち前記第1の方向に隣接する第2の抵抗変化素子と第2のビアとの間に接続される第2のFETと、前記第1のFETのゲートに接続され、前記第2の方向に延びる第1のワード線と、前記第2のFETのゲートに接続され、前記第2の方向に延びる第2のワード線と、前記第1の抵抗変化素子に接続される第1の上部電極と、前記第1のビア及び前記第2の抵抗変化素子に接続される第2の上部電極と、前記第2のビアに接続される第3の上部電極と、前記第1及び第3の上部電極に接続され、前記第1の方向に延びる第1のビット線と、前記第2の上部電極に接続され、前記第1の方向に延びる第2のビット線とを具備し、前記第1及び第2の抵抗変化素子は、前記一定ピッチで互いに隣接する請求項3に記載の抵抗変化メモリ。実施形態は、PEP数を削減する技術について提案する。実施形態によれば、抵抗変化メモリは、第1の方向及びこれに直交する第2の方向にそれぞれ交互に配置される複数の抵抗変化素子及び複数のビアと、前記複数の抵抗変化素子の側壁上に配置される複数の側壁絶縁層とを備え、前記複数の抵抗変化素子は、一定ピッチで格子状に配置され、前記複数の側壁絶縁層の前記側壁に垂直な方向の厚さは、前記複数の側壁絶縁層が互いに部分的に接触し、前記複数の側壁絶縁層間に複数のホールが形成される値に設定され、前記複数のビアは、前記複数のホール内に配置される。また、実施形態によれば、抵抗変化メモリの製造方法は、前記複数の抵抗変化素子を形成する工程と、前記複数の抵抗変化素子を覆う絶縁材料を形成する工程と、前記絶縁材料のエッチバックを行うことにより、前記複数の側壁絶縁層を形成すると同時に前記複数のホールをセルフアラインで形成する工程と、前記複数のホール内に前記複数のビアを形成する工程とを備える。以下、図面を参照しながら実施形態を説明する。1.基本構造抵抗変化メモリの製造プロセスにおいて、PEP数の削減を図るために、抵抗変化素子と同一層内に配置されるビアを、PEPを用いることなく、セルフアラインで形成することが可能なプロセス技術を提案する。ここで、抵抗変化素子とは、電流、電圧、熱、磁場などにより抵抗値が変化するメモリセルのことである。また、抵抗変化メモリとは、抵抗変化素子をメモリセルとする半導体メモリのことであり、例えば、磁気抵抗効果素子をメモリセルとするMRAM、金属酸化物をメモリセルとするReRAMなどを含む。図1は、抵抗変化メモリの第1の基本構造を示している。図2は、図1のII-II線に沿う断面図である。この基本構造は、同一層内に配置される複数の抵抗変化素子MTJと複数のビアV0に関する。これに合わせて、抵抗変化メモリの他の構成要素、例えば、スイッチ素子FETFieldEffectTransistor、ワード線や、ビット線などのレイアウトを決定する。尚、スイッチ素子、ワード線及びビット線を含むメモリセルアレイのレイアウトについては、様々な変形が可能であるため、この基本構造では、複数の抵抗変化素子MTJと複数のビアV0についてのみ説明する。抵抗変化メモリのメモリセルアレイのレイアウトの一例については、後述する。複数の抵抗変化素子MTJ及び複数のビアV0は、第1の方向及びこれに直交する第2の方向にそれぞれ交互に配置される。例えば、Fを基準値とすると、複数の抵抗変化素子MTJは、ピッチ4Fで、第1及び第2の方向にそれぞれレイアウトされる。同様に、複数のビアV0も、ピッチ4Fで、第1及び第2の方向にそれぞれレイアウトされる。Fは、設計時にLSIのレイアウトを決定するための基準値であり、特に決まった値ではないが、例えば、フォトリソグラフィにより加工可能な最小の寸法フューチャーサイズ又はラインスペースのハーフピッチを意味する。複数の抵抗変化素子MTJの側壁上には、複数の側壁絶縁層PLが配置される。複数の側壁絶縁層PLは、複数の抵抗変化素子MTJを保護する保護層として機能する。また、側壁絶縁層PLは、抵抗変化素子MTJの周りにほぼ均等に形成される。このため、複数の抵抗変化素子MTJを、一定ピッチ例えば、2×√2×Fで、格子状に配置し、側壁絶縁層PLの側壁に垂直な方向の厚さを、側壁絶縁層PL同士が互いに部分的に接触する程度の値に設定すれば、複数の側壁絶縁層PL間にセルフアラインで複数のホールを形成できる。従って、これら複数のホール内に複数のビアを形成することにより、複数のホールを形成するためのPEPを省略することが可能である。図1及び図2に示すように、複数の抵抗変化素子MTJを、ピッチ2×√2×Fで、格子状にレイアウトする場合を検討する。抵抗変化素子MTJのサイズ例えば、円形の直径を、Sm、側壁絶縁層PLの側壁に垂直な方向の厚さを、tとしたとき、t≧√2×F-Sm/2に設定すれば、側壁絶縁層PL同士を互いに部分的に接触させることにより、複数の側壁絶縁層PL間にセルフアラインで複数のホールを形成できる。各ホール各ビアV0の第1及び第2の方向のサイズScは、Sc=4F-Sm-2tとなる。ここで、抵抗変化素子MTJのサイズSmをFと仮定すると、t≧{2×√2-1×F}/2となる。また、t={2×√2-1×F}/2と仮定すると、Sc=2×2-√2×Fとなる。以上のように、上述の基本構造によれば、抵抗変化メモリの側壁に配置される側壁絶縁層セルフアラインコンタクト技術により、PEP数の削減を図ることができる。ところで、セルフアラインコンタクト技術としては、FETのゲート電極の側壁に配置される側壁絶縁層によるプラグ形成技術が知られている。しかし、この技術は、FETのチャネルに対するセルフアライン技術であり、プラグ自体は、PEPによりパターニングする必要がある。これに対し、上述の基本構造によれば、複数の抵抗変化素子MTJを、一定ピッチで、格子状に配置し、側壁絶縁層PLの側壁に垂直な方向の厚さを、側壁絶縁層PL同士が互いに部分的に接触する程度の値に設定する、という構成要素を備える。これにより、複数の側壁絶縁層PL間には複数のホールスリットではないが形成されるため、ビアプラグ自体も、PEPを使用することなく、例えば、エッチバックプロセスにより形成することが可能である。従って、上述の基本構造は、周知のセルフアラインコンタクト技術を単に転用したものではない。尚、複数の抵抗変化素子MTJ及び複数のビアV0を接続する上部電極は、PEPにより加工する必要があるため、上述の基本構造の応用例として、例えば、エッチバックプロセスを省略し、複数の抵抗変化素子MTJ間に配置される複数のビアV0と、上部電極とを、1回のPEPにより加工することは可能である。これについては、後述する。図3は、抵抗変化メモリの第2の基本構造を示している。図4は、図3のIV-IV線に沿う断面図である。この基本構造は、第1の基本構造と比べると、側壁絶縁層PLが複数の層を備える積層構造を有する点に特徴を有する。それ以外については、第1の基本構造と同じであるため、ここでの詳細な説明を省略する。本例では、側壁絶縁層PLは、第1の材料を備える第1の層PL1、第2の材料を備える第2の層PL2、及び、第3の材料を備える第3の層PL3を含む。本例では、側壁絶縁層PLは、3層であるが、これに限られない。側壁絶縁層PLは、2層以上を備えていればよい。また、各層を構成する材料は、同じであっても、異なっていてもよい。材料が異なるとは、材料が同じで、組成比が異なる、という場合も含むものとする。また、互いに隣接する2つの層は、材料が異なるものとする。側壁絶縁層PL内の各層は、例えば、窒化シリコン、窒化ボロン、窒化アルミニウム、酸化シリコン、酸化アルミニウム、酸化マグネシウム、酸化ハフニウム、酸化ランタン、酸化ジルコニウム、酸化イットリウムのグループのなかから選択される。例えば、本例の場合、第1の層PL1は、窒化シリコン、第2の層PL2は、酸化シリコン、第3の層PL3は、酸化シリコンを用いることが可能である。尚、抵抗変化素子MTJに接触する層は、抵抗変化素子MTJを保護する機能に優れた材料、例えば、抵抗変化素子MTJの酸化を防止する機能に優れた材料を備えるのが望ましい。また、それ以外の層については、寄生容量の低下のため、低誘電率材料を備えるのが望ましい。図5は、抵抗変化素子MTJとビアV0の例を示している。抵抗変化素子MTJは、例えば、磁気抵抗効果素子又はMTJ素子である。この場合、磁気抵抗効果素子は、下地層と、下地層上の磁気抵抗層と、磁気抵抗層上のシフト調整層と、シフト調整層上のマスク層とを備える。シフト調整層は、磁気抵抗層の構造に起因する磁気フリー層の磁気ヒステリシス曲線のシフトを調整する機能を有する。シフト調整層は、磁気ピンド層に付加されることによりその機能を発揮する。ビアV0は、例えば、タングステン、チタン、窒化チタン、銅、タンタル、窒化タンタルのグループのなかから選択される。本例では、抵抗変化素子MTJの上面図平面形状は、円形、ビアV0の上面図平面形状は、星形を有しているが、これに限られない。抵抗変化素子MTJ及びビアV0の上面図は、共に、四角形又は楕円に近い形状であっても構わない。以上、第1及び第2の基本構造によれば、抵抗変化メモリの製造プロセスにおいて、PEP数を削減し、製造コストの低下を図ることができる。2.製造方法抵抗変化メモリの製造方法について説明する。本例では、上述の第1の基本構造を製造する方法を説明する。まず、図6及び図7に示すように、下地層1上に抵抗変化素子MTJのアレイを形成する。このアレイは、下地層上に、例えば、抵抗変化素子MTJの元になる積層構造を形成した後に、この積層構造を、イオンビームエッチング又はRIE反応性イオンエッチングによりピラー形状に加工することにより形成できる。ここで、抵抗変化素子MTJのアレイは、例えば、ピッチ2×√2×Fの格子状にレイアウトされる。次に、図8及び図9に示すように、抵抗変化素子MTJを覆う保護層2を形成する。保護層2は、CVDChemicalVaporDeposition法、PVDPhysicalVaporDeposition法、原子を1層ずつ積み重ねるALDAtomicLayerDeposition法などにより形成することが可能である。特に、ALD法は、被膜性カバレージに優れているため、本例の保護層2を形成するに当たっては、非常に望ましい堆積方法である。保護層2は、例えば、窒化シリコン、酸化シリコン、酸化アルミニウム、酸化マグネシウム、酸化ハフニウム、酸化ランタン、酸化ジルコニウム、酸化イットリウムなどにより形成される。保護層2は、抵抗変化素子MTJの側壁に垂直な方向において、保護層2同士が互いに接触する程度まで成長させる。なぜなら、保護層2同士を互いに接触させないと、後述するビアの埋め込みプロセスにおいて、ビア同士がショートしてしまうからである。また、この保護層2を形成することにより、複数の抵抗変化素子MTJ間には、複数のホール3がセルフアラインで形成される。保護層2の厚さ堆積量tは、上述のように、例えば、{2×√2-1×F}/2に設定される。但し、抵抗変化素子MTJの平面形状は、円形であり、そのサイズ直径は、Lであるのもとする。次に、図10に示すように、保護層2をエッチバックし、下地層1の上面を露出させる。この時、抵抗変化素子MTJの上面は、同図に示すように、保護層2から露出していなくてもよいし、これに代えて、保護層2から露出させてもよい。このエッチバックプロセスを終えると、保護層2は、抵抗変化素子MTJの側壁上に配置される側壁絶縁層PLになる。次に、図11及び図12に示すように、複数のホール図10の3を満たす導電層4を形成する。導電層4は、ALD法、CVD法、PVD法などにより形成することが可能である。導電層4は、例えば、タングステン、チタン、窒化チタン、銅、タンタル、窒化タンタルなどの金属材料から形成される。この後、例えば、CMP法又はイオンビームエッチング法により、導電層4の上面を削り取り、複数のビアV0を形成する。この時、図10のステップで抵抗変化素子MTJの上面が側壁絶縁層PLから露出しないときは、側壁絶縁層PLの上面も、同時に削り取る。これにより、上面が側壁絶縁層PLから露出した抵抗変化素子MTJが形成されると共に、複数のビアV0が、PEPを使用することなく、セルフアラインで形成される。3.適用例上述の第1又は第2の基本構造が適用された抵抗変化メモリを説明する。図13は、抵抗変化メモリのメモリセルアレイを示している。メモリセルアレイ10は、複数の抵抗変化素子MTJ1~MTJ5、複数のビアV00~V04及び複数のFETSW1~SW4を備える。複数の抵抗変化素子MTJ1~MTJ5及び複数のビアV00~V04は、第1の方向及びこれに直交する第2の方向にそれぞれ交互に配置される。また、複数の抵抗変化素子MTJ1~MTJ5のみを見たとき、これら複数の抵抗変化素子MTJ1~MTJ5は、一定ピッチで格子状に配置される。同様に、複数のビアV00~V04のみを見たとき、これら複数のビアV00~V04は、一定ピッチで格子状に配置される。複数のFETSW1~SW4は、複数の抵抗変化素子MTJ1~MTJ5及び複数のビアV00~V04と同様に、格子状に配置される。1つのFETは、第1の方向に隣接する1つの抵抗変化素子と1つのビアとの間に接続される。例えば、FETSW1は、複数の抵抗変化素子MTJ1~MTJ5及び複数のビアV00~V04のうち第1の方向に隣接する抵抗変化素子MTJ1とビアV01との間に接続される。また、FETSW2は、複数の抵抗変化素子MTJ1~MTJ5及び複数のビアV00~V04のうち第1の方向に隣接する抵抗変化素子MTJ2とビアV02との間に接続される。複数のワード線WL1,WL2,WL3,WL4,...は、第2の方向に延び、第2の方向に並ぶ複数のFETのゲートに共通に接続される。例えば、ワード線WL1は、FETSW1のゲートに接続され、ワード線WL2は、FETSW2のゲートに接続される。複数の上部電極UE1~UE5の各々は、第2の方向に隣接する1つの抵抗変化素子と1つのビアとの間に接続される。例えば、上部電極UE1は、ビアV00及び抵抗変化素子MTJ1に接続される。また、上部電極UE2は、ビアV01及び抵抗変化素子MTJ2に接続される。さらに、上部電極UE3は、ビアV02及び抵抗変化素子MTJ3に接続される。複数のビット線BL1a,BL1b,BL2a,BL2b,...は、第1の方向に延び、第1の方向に並ぶ複数の上部電極UE1~UE5に一つおきに接続される。例えば、ビット線BL1a,BL2aは、奇数番目の上部電極UE1,UE3,UE5に接続される。また、ビット線BL1b,BL2bは、偶数番目の上部電極UE2,UE4に接続される。第1の制御回路11は、複数のワード線WL1,WL2,WL3,WL4,...の電位を制御する。第2の制御回路12は、複数のビット線BL1a,BL1b,BL2a,BL2b,...の電位を制御する。例えば、抵抗変化素子MTJ1について読み出し/書き込みを行うとき、第1の制御回路11を用いて、ワード線WL1の電位をHにし、その他のワード線WL2,WL3,WL4,...の電位をLにする。ここで、Hとは、FETをオンにする電位のことであり、Lとは、FETをオフにする電位のことである。この時、第2の制御回路12を用いて、複数のビット線BL1a,BL1b,BL2a,BL2b,...の電位を制御することにより、抵抗変化素子MTJ1について読み出し/書き込みを行うことができる。図14は、図13のメモリセルアレイのデバイス構造の例を示している。半導体基板21内には、STI構造の素子分離絶縁層22が配置される。素子分離絶縁層22に取り囲まれた素子領域アクティブエリア内には、複数のソース/ドレイン拡散層23が配置される。また、複数のソース/ドレイン拡散層23間のチャネル領域上には、ゲート絶縁層24、導電性シリコン層25、金属層26及びマスク層27が配置される。金属層26は、例えば、金属シリサイドを含む。金属層26は、単層でも、複数層でもよい。マスク層27は、例えば、絶縁層である。導電性シリコン層25及び金属層26は、FETのゲートとして機能すると共に、第2の方向に延びることによりワード線WL1,WL2,WL3,WL4,...としても機能する。ゲート絶縁層24、導電性シリコン層25、金属層26及びマスク層27の側壁には、複数のソース/ドレイン拡散層23に対するコンタクトをセルフアラインで行うための側壁絶縁層28が配置される。複数のソース/ドレイン拡散層23上には、複数のコンタクトビアプラグCBが配置される。複数のコンタクトビアCB上には、複数の抵抗変化素子MTJ1,MTJ2,MTJ3,...及び複数のビアV00,V01,V02,...が配置される。これら複数の抵抗変化素子MTJ1,MTJ2,MTJ3,...及び複数のビアV00,V01,V02,...上には、複数の上部電極UE1,UE2,UE3,...が配置される。図15は、メモリセルアレイのレイアウトを具体的に示す平面図である。図16は、図15のXVI-XVI線に沿う断面図、図17は、図15のXVII-XVII線に沿う断面図、図18は、図15のXVIII-XVIII線に沿う断面図である。これらの図は、図13及び図14に対応しているため、これらの図において、図13及び図14と同一要素には同じ符号を付すことによりその詳細な説明を省略する。Fは、基準値である。破線で囲まれたエリアに1つのメモリセルが配置される。本例では、ビット線BL1a,BL2aに沿ってメモリセルM2,M4が配置され、ビット線BL1b,BL2bに沿ってメモリセルM1,M3,M5が配置される。1つのメモリセルの平面サイズは、8×F2である。複数の抵抗変化素子MTJ1~MTJ5は、ピッチ2×√2×Fで格子状に配置される。同様に、複数のビアV00~V04も、ピッチ2×√2×Fで格子状に配置される。ワード線WL1~WL4は、ピッチ2×FハーフピッチFで配置される。同様に、ビット線BL1a,BL1b,BL2a,BL2bも、ピッチ2×FハーフピッチFで配置される。上部電極UE1~UE5は、第1の金属配線層M1内に形成され、ビット線BL1a,BL1b,BL2a,BL2bは、第1の金属配線層M1上の第2の金属配線層M2内に形成される。上部電極UE1~UE5とビット線BL1a,BL1b,BL2a,BL2bとは、複数のビアV10~V14により互いに接続される。尚、図15の平面図において、上部電極UE1~UE5は、太線で表される。図19は、図15の平面図からアクティブエリアAAを取り出した図である。各アクティブエリアAAは、複数のメモリセルM1~M4のそれぞれに対応するように配置される。図20は、図15の平面図からワード線WL1~WL4を取り出した図である。ワード線WL1~WL4は、ピッチ2×Fで第1の方向に並び、かつ、第2の方向に延びる。同図では、ワード線WL1~WL4のレイアウトをアクティブエリアAAのレイアウトに重ねて示している。図21は、図15の平面図から複数の抵抗変化素子MTJ1~MTJ5及び複数のビアV00~V04を取り出した図である。複数の抵抗変化素子MTJ1~MTJ5は、アクティブエリアAAの第1の方向の一端上に配置される。また、複数のビアV00~V04は、アクティブエリアAAの第1の方向の他端上に配置される。図22は、図15の平面図から上部電極UE1~UE5を取り出した図である。上部電極UE1~UE5は、第2の方向に隣接する1つの抵抗変化素子と1つのビアとを互いに接続する。同図から明らかなように、メモリセルM1~M5は、互いに直列接続され、第1の方向に蛇行しながら延びる。図23は、図15の平面図からビット線BL1a,BL1b,BL2a,BL2bを取り出した図である。ビット線BL1a,BL1b,BL2a,BL2bは、ピッチ2×Fで第2の方向に並び、かつ、第1の方向に延びる。同図では、ビット線BL1a,BL1b,BL2a,BL2bを、複数の抵抗変化素子MTJ1~MTJ5等のレイアウトに重ねて示している。次に、上述の抵抗変化メモリの製造方法を説明する。まず、図24乃至図30に示すように、半導体基板21の表面領域に選択スイッチとしてのFETを形成する。FETは、例えば、以下のプロセスにより形成する。図24に示すように、半導体基板21内にSTI構造の素子分離絶縁層22を形成する。次に、図25に示すように、半導体基板21上に、ゲート絶縁層24、導電性シリコン層25、金属層26及びマスク層27を順次形成する。次に、図26に示すように、PEPによりレジストパターンを形成し、このレジストパターンを用いてマスク層27をエッチングする。この後、レジストパターンを除去する。続けて、マスク層27をマスクにして、例えば、RIEにより、金属層26、導電性シリコン層25及びゲート絶縁層24をエッチングし、FETのゲート電極を形成する。また、このゲート電極をマスクにしてイオン注入を行い、半導体基板21内にエクステンション拡散層23’を形成する。次に、図27に示すように、FETのゲート電極を覆う絶縁層を形成した後、RIEによりこの絶縁層をエッチングすると、ゲート電極の側壁上には側壁絶縁層28が形成される。そして、ゲート電極及び側壁絶縁層をマスクにして、セルフアラインでイオン注入を行い、半導体基板21内にソース/ドレイン拡散層23を形成する。次に、図28に示すように、例えば、CVD法により層間絶縁層29を形成し、CMP法により、層間絶縁層29の上面を平坦化する。ここで、側壁絶縁層28と層間絶縁層29とは、エッチング選択比を有する異なる材料から構成するのが望ましい。次に、図29に示すように、PEPを用いてレジストパターンを形成した後、このレジストパターンをマスクにしてRIEを行い、ソース/ドレイン拡散層23上の層間絶縁層29内にビアホールコンタクトホール30を形成する。この後、レジストパターンを除去する。次に、図30に示すように、ソース/ドレイン拡散層23上のビアホールを導電層31により満たす。導電層31は、例えば、CVD法によりビアホールを満たした後に、CMPにより平坦化される。これにより、導電層31は、コンタクトビアプラグCBとして機能する。以上のプロセスにより、選択スイッチとしてのFETが形成される。次に、図31乃至図38に示すように、コンタクトビアCB上に、抵抗変化素子MTJ及びビアV0のアレイを形成する。抵抗変化素子MTJ及びビアV0のアレイは、以下のプロセスにより形成される。図31に示すように、コンタクトビアCB上に、例えば、抵抗変化素子MTJの元になる積層構造32を形成する。また、図32に示すように、PEPにより、レジストパターン33を形成し、このレジストパターン33をマスクにして、イオンビームエッチング又はRIEにより積層構造32をエッチングする。その結果、図33に示すように、コンタクトビアCB上に、ピラー形状に加工された抵抗変化素子MTJのアレイが形成される。このアレイは、例えば、ピッチ2×√2×Fの格子状にレイアウトされる。次に、図34に示すように、抵抗変化素子MTJを覆う保護層2を形成する。保護層2は、CVD法、PVD法、ALD法などにより形成することが可能である。保護層2は、例えば、窒化シリコン、酸化シリコン、酸化アルミニウム、酸化マグネシウム、酸化ハフニウム、酸化ランタン、酸化ジルコニウム、酸化イットリウムなどにより形成される。保護層2は、抵抗変化素子MTJの側壁に垂直な方向において、保護層2同士が互いに接触する程度まで成長させる。なぜなら、保護層2同士を互いに接触させないと、後述するビアの埋め込みプロセスにおいて、ビア同士がショートしてしまうからである。また、この保護層2を形成することにより、複数の抵抗変化素子MTJ間には、複数のホール3がセルフアラインで形成される。次に、図35に示すように、保護層2をエッチバックし、複数のホール3の底部においてコンタクトビアCBの上面を露出させる。この時、抵抗変化素子MTJの上面は、同図に示すように、保護層2から露出しない。このエッチバックプロセスを終えると、保護層2は、抵抗変化素子MTJの側壁上に配置される側壁絶縁層PLになる。次に、図36に示すように、図35の複数のホール3を満たす導電層4を形成する。導電層4は、ALD法、CVD法、PVD法などにより形成することが可能である。導電層4は、例えば、タングステン、チタン、窒化チタン、銅、タンタル、窒化タンタルなどの金属材料から形成される。次に、図37に示すように、例えば、CMP法又はイオンビームエッチング法により、導電層4の上面を削り取り、複数のビアV0を形成する。この時、側壁絶縁層PLの上面も同時に削り取り、抵抗変化素子MTJの上面を側壁絶縁層PLから露出させる。これにより、上面が側壁絶縁層PLから露出した抵抗変化素子MTJが形成されると共に、複数のビアV0が、PEPを使用することなく、セルフアラインで形成される。最後に、図38に示すように、図37の抵抗変化素子MTJとビアV0とを接続する上部電極UEを形成する。上部電極UEは、例えば、CVD法により導電層を形成した後、PEP及びRIEを用いて、この導電層をパターニングすることにより形成できる。以上の製造方法によれば、PEP数の削減により製造コストの低下を図ることができる。尚、以下のプロセスによりさらに製造方法を簡略化することもできる。図39乃至図41は、上述の図24乃至図38の製造方法の変形例である。まず、図24乃至図34に示すように、抵抗変化素子MTJを覆う保護層2を形成するまでのプロセスを実行する。次に、図39に示すように、保護層2をエッチバックし、複数のホール3の底部においてコンタクトビアCBの上面を露出させる。この時、抵抗変化素子MTJの上面も、同図に示すように、保護層2から露出させる。このエッチバックプロセスを終えると、保護層2は、抵抗変化素子MTJの側壁上に配置される側壁絶縁層PLになる。次に、図40に示すように、図39の複数のホール3を満たす導電層4を形成する。導電層4は、ALD法、CVD法、PVD法などにより形成することが可能である。次に、図41に示すように、上部電極UE及びビアV0を同時に形成する。上部電極UE及びビアV0は、例えば、PEPによりレジストパターンを形成した後、このレジストパターンをマスクにして、RIEにより、図40の導電層4をエッチングすることにより形成できる。これにより、複数のビアV0がセルフアラインで形成されると同時に、複数の抵抗変化素子MTJ上に上部電極UEが形成される。以上の変形例によれば、図37に示すエッチバックプロセスを省略できる。このため、さらなる製造コストの低下を図ることができる。4.むすび実施形態によれば、抵抗変化メモリの製造プロセスにおいて、PEP数を削減し、製造コストの低下を図ることができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"