第1電源電圧から一定の大きさの第1電流を生成する定電流生成部と、第1電流がドレインから供給され前記ドレインとゲートが接続されソースが第2電源電圧と接続する第1薄膜NMOSFETと、前記第1薄膜NMOSFETとゲートが接続されソースが前記第2電源電圧と接続され前記第1電流に比例した大きさの第2電流を出力する第2薄膜NMOSFETと、を有する第1カレントミラー回路部と、ソースが前記第2薄膜NMOSFETのドレインと接続されている第3薄膜NMOSFETと、アノードが前記第1電源電圧と接続されカソードが前記第3薄膜NMOSFETのゲートと接続されている第1ダイオードと、アノードが前記第3薄膜NMOSFETのソースに接続されカソードが前記第3薄膜NMOSFETのゲートに接続されている第2ダイオードと、ソースが前記第3薄膜NMOSFETのソースと接続されドレインが前記第3薄膜NMOSFETのドレインと接続された第1厚膜NMOSFETと、からなる保護回路部と、ソースが第3電源電圧と接続されドレインが前記第3薄膜NMOSFETのドレインと接続されゲートとドレインが接続されている第1厚膜PMOSFETと、ゲートが第1厚膜PMOSFETのゲートと接続されソースが前記第3電源電圧と接続され前記第2電流に比例した大きさの第3電流を出力する第2厚膜PMOSFETと、からなる第2カレントミラー回路部と、アノードが前記第2電源電圧に接続され、カソードが前記第2厚膜PMOSFETのドレインと接続されている、n個の第1ツェナーダイオードからなる第1ツェナーダイオード部と、を備えるレベル生成回路。請求項1に記載のレベル生成回路において、前記第2厚膜PMOSFETのドレインと接続される前記第1ツェナーダイオードのカソードにゲートが接続され、ドレインが前記第2電源電圧に接続されている第3厚膜PMOSFETと、ゲートが前記第3厚膜PMOSFETのゲートに接続され、ソースが前記第3厚膜PMOSFETのソースと接続され、ドレインが前記第3電源電圧と接続されている第2厚膜NMOSFETと、前記第2厚膜NMOSFETのソースに接続されている第1出力端子と、からなる第1プッシュプル回路をさらに備えるレベル生成回路。請求項1に記載のレベル生成回路において、ゲートが前記第1電源電圧と接続され、ソースが前記第3薄膜NMOSFETのゲートに接続され、ドレインが前記第3薄膜NMOSFETのソースに接続されている第4厚膜PMOSFETをさらに備えるレベル生成回路。請求項1に記載のレベル生成回路において、前記第3薄膜NMOSFETと前記第1ダイオードとの接続点と、前記第3電源との間の容量カップリングにより、オフ状態の前記第3薄膜NMOSFETがオン状態に遷移しないように、前記第3薄膜NMOSFETのゲート-ソース間を低インピーダンス状態にする第4厚膜PMOSFETをさらに備えるレベル生成回路。請求項1に記載のレベル生成回路において、ソースが前記第2電源電圧に接続され、ゲートが前記第1薄膜NMOSFETのゲートに接続され、前記第1電流に比例した大きさの第4電流を出力する第4薄膜NMOSFETと、ソースが前記第4薄膜NMOSFETのドレインに接続され、ゲートが前記第1ツェナーダイオードの最も前記第3電源電圧側のカソードに接続されている第3厚膜NMOSFETと、アノードが前記第3厚膜NMOSFETのドレインに接続され、カソードが前記第3電源電圧に接続されている、m個の第2ツェナーダイオードからなる第2ツェナーダイオード部と、をさらに備えるレベル生成回路。請求項5に記載のレベル生成回路において、前記第3厚膜NMOSFETのドレインと接続される前記第2ツェナーダイオードのアノードにゲートが接続され、ドレインが前記第2電源電圧に接続されている第5厚膜PMOSFETと、ゲートが前記第5厚膜PMOSFETのゲートに接続されており、ソースが前記第5厚膜PMOSFETのソースに接続されており、ドレインが前記第3電源電圧に接続されている第4厚膜NMOSFETと、前記第4厚膜NMOSFETのソースに接続されている第2出力端子と、からなる第2プッシュプル回路をさらに有するレベル生成回路。第1電源電圧から一定の大きさの第1電流を生成する定電流生成部と、第1薄膜NMOSFETと第2薄膜NMOSFETから構成され、前記第1電流に比例した大きさの第2電流を出力する第1カレントミラー回路部と、前記第2薄膜NMOSFETを保護するためにゲート接地として用いる第3薄膜NMOSFETと、前記第1電源への電流の逆流を防ぐための第1ダイオードと、第3薄膜NMOSFETのゲート-ソース間電圧がマイナスになることを防ぐための第2ダイオードと、前記第2薄膜NMOSFETを保護するためにゲート接地として用いる第1厚膜PMOSFETと、からなる保護回路部と、第1厚膜PMOSFETと第2厚膜PMOSFETから構成され、前記第2電流に比例した大きさの第3電流を出力する第2カレントミラー回路部と、前記第3電流により第1定電圧を生成するn個の第1ツェナーダイオードからなる第1ツェナーダイオード部と、を備えるレベル生成回路。請求項7に記載のレベル生成回路において、第3厚膜PMOSFETと第2厚膜NMOSFETから構成され、前記第1定電圧を後段の回路に出力する第1プッシュプル回路をさらに有するレベル生成回路。請求項7に記載のレベル生成回路において、ゲートが前記第1電源電圧と接続され、ソースが前記第3薄膜NMOSFETのゲートに接続され、ドレインが第3薄膜NMOSFETのソースに接続されている第4厚膜PMOSFETをさらに備えるレベル生成回路。請求項7に記載のレベル生成回路において、前記第3薄膜NMOSFETと前記第1ダイオードとの接続点と、前記第3電源との間の容量カップリングにより、オフ状態の前記第3薄膜NMOSFETがオン状態に遷移しないように、前記第3薄膜NMOSFETのゲート-ソース間を低インピーダンス状態にする第4厚膜PMOSFETをさらに備えるレベル生成回路。請求項7に記載のレベル生成回路において、前記第1電流に比例した大きさの第4電流を出力する第4薄膜NMOSFETと、前記第4薄膜NMOSFETを保護するためにゲート接地として用いる第3厚膜NMOSFETと、前記第4電流により第2定電圧を生成するm個の第2ツェナーダイオードからなる第2ツェナーダイオード部と、をさらに備えるレベル生成回路。請求項11に記載のレベル生成回路において、第5厚膜PMOSFETと第4厚膜NMOSFETから構成され、前記第2定電圧を後段の回路に出力する第2プッシュプル回路をさらに有するレベル生成回路。カレントミラー回路を用いる方法で、高圧の電源電圧から定電圧電流を生成しようとした場合、高圧電源電圧の供給部分には、耐圧の高い厚膜MOSFETが用いられる。しかし、厚膜MOSFETは閾値電圧Vthが高いため、低電圧の論理回路でオンまたはオフすることができない。そのため、信号入力部分や、低圧電源から抵抗を用いて生成した基準電流をコピーするためのカレントミラー回路の素子としては用いることができない。そこで、閾値電圧Vthが低い薄膜MOSFETを用いることができる。しかし、薄膜MOSFETは耐圧が低いため、高圧電源電圧から定電圧を生成する回路に用いる場合、耐圧を保護するための対策が必要となる。例えば、ゲート接地として動作するMOSFETを直列に接続する必要がある。特許文献1には、耐圧の低いMOSFETを保護するために、ゲート接地として動作するMOSFETを備えたレベル生成回路が開示されている。しかしながら、ゲート接地のゲート電圧を生成するために、外部電源により電圧を供給する必要がある。そこで、本発明の目的は、耐圧の低いMOSFETを保護するためにゲート接地として動作するMOSFETを構成するにあたり、ゲート接地のゲート電圧を生成するための外部電源を不要とすることである。本発明の代表的な一例を示せば、以下の通りである。すなわち、本発明のレベル生成回路は、第1電源電圧から一定の大きさの第1電流を生成する定電流生成部と、第1電流がドレインから供給されドレインとゲートが接続されソースが第2電源電圧と接続する第1薄膜NMOSFETと、第1薄膜NMOSFETとゲートが接続されソースが第2電源電圧と接続され第1電流に比例した大きさの第2電流を出力する第2薄膜NMOSFETとを有する第1カレントミラー回路部と、ソースが第2薄膜NMOSFETのドレインと接続されている第3薄膜NMOSFETと、アノードが第1電源電圧と接続されカソードが第3薄膜NMOSFETのゲートと接続されている第1ダイオードと、アノードが第3薄膜NMOSFETのソースに接続されカソードが第3薄膜NMOSFETのゲートに接続されている第2ダイオードと、ソースが第3薄膜NMOSFETのソースと接続されドレインが第3薄膜NMOSFETのドレインと接続された第1厚膜NMOSFETとからなる保護回路部と、ソースが第3電源電圧と接続されドレインが第3薄膜NMOSFETのドレインと接続されゲートとドレインが接続されている第1厚膜PMOSFETと、ゲートが第1厚膜PMOSFETのゲートと接続されソースが第3電源電圧と接続され第2電流に比例した大きさの第3電流を出力する第2厚膜PMOSFETとからなる第2カレントミラー回路部と、アノードが第2電源電圧に接続され、カソードが第2厚膜PMOSFETのドレインと接続されている、n個の第1ツェナーダイオードからなる第1ツェナーダイオード部と、を備える。本発明によれば、耐圧の低い薄膜MOSFETを保護するための外部電源が不要なレベル生成回路を提供することができる。以下に、本発明の実施例を、図面を用いて詳細に説明する。図1に本実施例のレベル生成回路を示す。レベル生成回路は、定電流生成部1と、カレントミラー回路部2と、保護回路部3と、カレントミラー回路部4と、ツェナーダイオード部5と、プッシュプル回路6から構成される。以下の説明において、厚膜MOSFETとはゲート絶縁膜が相対的に厚いMOSFETを示し、薄膜MOSFETとはゲート絶縁膜が相対的に薄いMOSFETを示す。厚膜MOSFETは耐圧特性の高い高電圧MOSFETであり、0~300V程度のゲート電圧が印加可能なMOSFETである。また、薄膜MOSFETは耐圧特性の低い低電圧MOSFETであり、0~5V程度のゲート電圧が印加可能なMOSFETである。定電流生成部1は、低圧電源VDDと抵抗Rを用いて、低圧電源VDDから定電流I1を生成する。カレントミラー回路部2は、薄膜NMOSFETQ4と薄膜NMOSFETQ2から構成され、定電流I1に比例した大きさの定電流I2を出力する。薄膜NMOSFETQ4は、ドレインから定電流I1が供給され、そのドレインとゲートが接続されて、そのソースがGNDに接続されている。薄膜NMOSFETQ2は、そのゲートが薄膜NMOSFETQ4のゲートと接続され、そのソースがGNDに接続されている。保護回路部3は、高圧電源VPPが十分に立ち上がっていない状態において耐圧の低い薄膜NMOSFETQ2を保護するためにゲート接地として用いる薄膜NMOSFETQ1と、薄膜NMOSFETQ1のゲートソース間電圧Vgsがマイナスとなることを防ぐためのダイオードD2と、低圧電源VDDへ電流が逆流することを防ぐためのダイオードD1と、高圧電源VPPが立ち上がった状態において薄膜NMOSFETQ2を保護するためにゲート接地として用いる厚膜NMOSFETQ3からなる。薄膜NMOSFETQ1のソースは薄膜NMOSFETQ2のドレインと接続されている。ダイオードD1のアノードは低圧電源VDDに接続され、カソードは薄膜NMOSFETQ1のゲートに接続されている。ダイオードD2のアノードは薄膜NMOSFETQ1のソースに接続され、カソードは薄膜NMOSFETQ1のゲートに接続されている。厚膜NMOSFETQ3のソースは薄膜NMOSFETQ1のソースと接続され、そのドレインは薄膜NMOSFETQ1のドレインと接続されている。カレントミラー回路部4は、厚膜PMOSFETQ5と厚膜PMOSFETQ6から構成され、カレントミラー回路部2によってコピーされた定電流I2に比例した大きさの定電流I3を出力する。厚膜PMOSFETQ5のソースは高圧電源VPPと接続され、ドレインは薄膜NMOSFETQ1のドレインに接続され、ゲートはドレインと接続される。厚膜PMOSFETQ6のゲートは厚膜PMOSFETQ5のゲートと接続され、ソースは高圧電源VPPと接続されている。ツェナーダイオード部5は、カレントミラー回路部4によってコピーされた定電流I3により、GND基準で定電圧VN2を生成するための、n個のツェナーダイオードZ1から構成される。ツェナーダイオード部5のアノード側がGNDに接続され、カソード側が厚膜PMOSFETQ6のドレインと接続されている。プッシュプル回路6は、定電圧VN2を後段の回路に出力するための、厚膜NMOSFETQ7と厚膜PMOSFETQ8から構成される。厚膜PMOSFETQ8のゲートは、厚膜PMOSFETQ6のドレインと接続されるツェナーダイオードのカソードに接続され、厚膜PMOSFETQ8のドレインはGNDに接続される。厚膜NMOSFETQ7のゲートは厚膜PMOSFETQ8のゲートに接続され、そのソースは厚膜PMOSFETQ8のソースと接続され、そのドレインは高圧電源VPPに接続されている。さらには、厚膜NMOSFETQ7のソースに出力端子OUT1が接続される。次に、図1に示すレベル生成回路の回路動作を、図2の動作波形を用いて説明する。図2~は、低圧電源VDD、高圧電源VPP、定電流I1、薄膜NMOSFETQ1を流れる定電流I2a、厚膜NMOSFETQ3を流れる定電流I2b、定電流I3、ノードN1の電圧VN1、ノードN2の電圧VN2、出力電圧Vout1それぞれについて、低圧電源VDDが立ち上がった時刻t1からの時間変化を示したものである。図2に示すように、低圧電源VDDが時刻t1に立ち上がると、図2に示すように、定電流生成部1により定電流I1が時刻t1に流れる。図2に示すように、高圧電源VPPは、時刻t1からあるスルーレートで立ち上がっている。時刻t2において、高圧電源VPPが、厚膜PMOSFETQ5のオーバードライブ電圧Vov5と、薄膜NMOSFETQ1のオーバードライブ電圧Vov1と、薄膜NMOSFETQ2のオーバードライブ電圧Vov2とを足し合わせた電圧Vovsまで達すると、カレントミラー回路部2によって電流I1がコピーされる。そして、図2に示すように、厚膜PMOSFETQ5と、薄膜NMOSFETQ1と、薄膜NMOSFETQ2に、時刻t2において電流I2aが流れるようになる。ここで、オーバードライブ電圧とは、ソースドレイン間の電流が飽和するために必要なソースドレイン間電圧である。時刻t2において電流I2aが流れ出すと、厚膜PMOSFETQ6のゲートソース間電圧Vgsが閾値電圧Vth6以上となりオンする。ツェナーダイオードZ1がオンするまで、ノードN2における電圧VN2はVPPに追従するため、時刻t2における電圧VN2は、時刻t2における高圧電源VPPと等しい電圧となる。その後、図2に示すように、電圧VN2は高圧電源VPPとともに上昇していく。時刻t2における電圧VN2の電圧を電圧値VN2pとする。時刻t3において、厚膜NMOSFETQ3のゲートソース間電圧Vgsが、厚膜NMOSFETQ3の閾値電圧Vth3超えるまでに電圧VN2が上昇すると、図2に示すように、厚膜NMOSFETQ3に電流I2bが流れる。時刻t3における電圧VN2の電圧値を、電圧値VN2aとする。図2に示すように、時刻t2において、ノードN1の電圧VN1は立ち上がる。時刻t2における電圧VN1の値を電圧値VN1aとする。時刻t3において電流I2bが流れ出すことにより電圧VN1が上昇し、薄膜NMOSFETQ1のゲートソース間電圧Vgsが、薄膜NMOSFETQ1の閾値電圧Vth1よりも小さくなった場合、薄膜NMOSFETQ1はオフする。そのため、図2に示すように、時刻t4において、電流I2aは流れなくなる。このときのVN1の電圧の値を電圧値VN1bとし、電圧VN2の電圧の値を電圧値VN2bとする。時刻t5において、電圧VN2が、n個のツェナーダイオードZ1それぞれのツェナー電圧Vz1をn倍した電圧Vznまで達すると、図2に示すように、厚膜PMOSFETQ6とツェナーダイオード部5に電流I3が流れる。このときの電圧VN1は、電圧Vznよりも厚膜MOSFETQ3のゲートソース間電圧Vgsだけ低い値となっており、このときの電圧値を電圧値VN1zとする。プッシュプル回路6の出力端子OUT1には、図2に示すように、常に、電圧VN2よりも、厚膜PMOSFETQ7の閾値電圧Vth7だけ低い電圧である、出力電圧Vout1を出力している。時刻t2における電圧Vout1の電圧値を電圧値Voutpとし、時刻t5における電圧Vout1の電圧値を電圧値Voutzとする。また、時刻t5における高圧電源VPPの電圧値をVPPzとする。以上のように、本実施例のレベル生成回路は、時刻t2と時刻t3の間の高圧電源VPPが十分に立ち上がっていない状態においても、ゲート接地の薄膜NMOSFETQ1により電圧VN1を電圧値VN1aに固定し、耐圧の低い薄膜NMOSFETQ2を保護することができる。時刻t3以降はゲート接地の厚膜NMOSFETQ3がオンし、薄膜NMOSFETQ1はオフすることで、ゲート接地の厚膜NMOSFETQ3により、耐圧の低い薄膜NMOSFETQ2を保護する。時刻t5以降、高圧電源VPPが上昇しても、電圧VN1を電圧値VN1zに固定し、耐圧の低い薄膜NMOSFETQ2を保護することができる。このように、耐圧の低い薄膜NMOSFETQ2を保護するためにゲート接地として動作する薄膜NMOSFETQ1と厚膜NMOSFETQ3を構成する。そして、そのゲート電圧を低圧電源VDDと高圧電源VPPから生成することができる。換言すれば、ゲート接地のゲート電圧を生成するための外部電源を不要にすることができる。また、時刻t5以降、出力電圧Vout1には一定の電圧値Voutzが出力される。高圧電源VPPが電圧値VPPz以上であれば、出力電圧Vout1は電圧値Voutzで一定となる。以上のように、本実施例によれば、耐圧の低い薄膜MOSFETを保護するための外部電源が不要で、高圧電源VPPが十分に立ち上がっていない場合においても、耐圧の低い薄膜MOSFETを保護しながら定電圧を生成でき、VPPが変動しても一定の定電圧を出力できることを特徴とした、レベル生成回路を構成することができる。図3は、本発明のレベル生成回路の第2の実施例を示す図である。本実施例は、図1のレベルシフト回路の保護回路部3において、ゲートがノードN3に接続され、ソースがノードN4に接続され、ドレインがノードN1に接続された厚膜PMOSFETQ9を有することを特徴とする。これにより、高圧電源VPPが変動して、容量カップリングによりノードN4の電圧が上昇したとしても、薄膜NMOSFETQ1がオンして素子破壊が生じることを防ぐことができる。次に、実施例2における回路動作を、図2の動作波形を用いて説明する。時刻t3において、電流I2bが流れ出して電圧VN1が上昇し、薄膜NMOSFETQ1のゲートソース間電圧Vgsが、薄膜NMOSFETQ1の閾値電圧Vth1よりも小さくなった場合、薄膜NMOSFETQ1はオフする。そのため、図2に示すように、時刻t4において、電流I2aは流れなくなる。しかし、集積回路上には、各のノード間に寄生容量が存在するため、高圧電源VPPとノードN4の間に、寄生容量が存在している。つまり、高圧電源VPPが変動し、ノードN4の電圧VN4が容量カップリングにより上昇し、薄膜MOSFETQ1のゲートソース間Vgsが閾値電圧Vth1以上となった場合、薄膜NMOSFETQ1が再びオン状態となってしまう。ノードN5の電圧VN5は、高圧電源VPPから厚膜PMOSFETQ5のソースドレイン電圧Vsdだけ低い電圧となっている。一方、薄膜MOSFETQ1はソースドレイン間の耐圧が低いので、耐圧が持たずに素子が破壊してしまう。そこで、本実施例では、ゲートが低圧電源VDDと接続され、ソースはノードN4と接続されている厚膜PMOSFETQ9を設ける。電圧VN4は、電圧N1よりもダイオードD2の順方向電圧Vf2だけ下がった電圧となっており、低圧電源VDDより十分高い電圧となっているとすると、厚膜PMOSFETQ9のゲートソース間電圧Vgsは閾値電圧Vth9以上となっている。よって、厚膜NMOSFETQ3がオンしている間は、常に厚膜PMOSFETQ9はオンしているため、薄膜NMOSFETQ1のゲートとソースが低インピーダンスでショートされた状態となっている。これにより、上記のように、高圧電源VPPが変動したとしても、容量カップリングにより再び薄膜NMOSFETQ1がオンしてしまうことを防ぐことができる。その他の動作は実施例1と同様である。以上のように、本実施例によれば、耐圧の低い薄膜MOSFETを保護するための外部電源が不要で、高圧電源VPPが十分に立ち上がっていない場合においても、耐圧の低い薄膜MOSFETを保護しながら定電圧を生成でき、VPPが変動しても一定の定電圧を出力できる。さらには、高圧電源VPPが変動し、容量カップリングによりノードN4の電圧が上昇してしまったとしても、再び薄膜NMOSFETQ1がオンし素子が破壊してしまうことを防ぐことができることを特徴とした、レベル生成回路を構成することができる。図4は、本発明のレベル生成回路の第3の実施例を示す図である。本実施例は、図3のレベル生成回路において、高圧電源VPP基準で定電圧を生成するためのm個のツェナーダイオードZ2から構成されるツェナーダイオード部7と、電流I1に比例した大きさの電流を出力する薄膜NMOSFETQ10と、耐圧の低い薄膜NMOSFETQ10を保護するためにゲート接地として用いる厚膜NMOSFETQ11と、ノードN6の電圧VN6を後段の回路に出力するための厚膜NMOSFETQ12と厚膜PMOSFETQ13から構成されるプッシュプル回路8をさらに有することを特徴とする。薄膜NMOSFETQ10のソースはGNDに接続され、そのゲートは薄膜NMOSFETQ4のゲートに接続されている。また、厚膜NMOSFETQ11のソースは薄膜NMOSFETQ10のドレインに接続され、そのゲートはツェナーダイオード部5で最も高圧電源VPP側にあるツェナーダイオードのカソードに接続される。さらに、ツェナーダイオード部7は、アノード側が厚膜NMOSFETQ11のドレインに接続され、カソード側が高圧電源VPPに接続されている。さらに、厚膜NMOSFETQ12のゲートは厚膜PMOSFETQ13のゲートに接続され、ソースは厚膜PMOSFETQ13のソースに接続され、ドレインは高圧電源VPPに接続されている。厚膜PMOSFETQ13のゲートは厚膜NMOSFETQ11のドレインと接続されるツェナーダイオードのアノードに接続され、ドレインはGNDに接続されている。また、厚膜NMOSFETQ12のソースに出力端子OUT2が接続される。本実施例のレベルシフト回路により、実施例1のようにGND基準の定電圧が生成できることに加え、ツェナーダイオード部7により、高圧電源VPPからm個のツェナーダイオードのツェナー電圧Vz1をm倍した電圧値Vzmを差し引いた電圧を、ノードN6の電圧VN6に生成することができる。プッシュプル回路8により、電圧VN6を電圧Vout2として出力することができる。実施例1と同様に、耐圧の低い薄膜NMOSFETQ10を保護するために、ゲート接地として用いる厚膜NMOSFETQ11を備えている。上記のように、GNDまたは高圧電源VPP基準のレベルを生成するためのツェナーダイオード部と、電流I1の電流をコピーするための薄膜NMOSFETと、耐圧の低い薄膜NMOSFETを保護するためのゲート接地として用いる厚膜NMOSFETと、ツェナーダイオード部から生成した電圧を後段の回路に出力するための厚膜NMOSFETと厚膜PMOSFETから構成されるプッシュプル回路それぞれを、所望の出力の数だけ加えれば、所望の数の出力端子を備えたレベル生成回路を提供することができる。本実施例の基本動作は実施例1あるいは2と同様である。本実施例によれば、耐圧の低い薄膜MOSFETを保護するための外部電源が不要で、高圧電源VPPが十分に立ち上がっていない場合においても、耐圧の低い薄膜MOSFETを保護しながら定電圧を生成でき、VPPが変動しても一定の定電圧を出力できる。また、高圧電源VPPが変動し、容量カップリングによりノードN4の電圧が上昇してしまったとしても、再び薄膜NMOSFETQ1がオンし素子が破壊してしまうことを防ぐことができることを特徴としたレベル生成回路を構成することができる。さらには、GND基準またはVPP基準で定電圧が所望の数だけ生成できるレベルシフト回路が実現できる。図5は、厚膜NMOSFET等により構成された高耐圧スイッチと、高耐圧スイッチをオンまたはオフするためのレベルシフト回路と、論理回路とを備えた集積回路に、本実施例3で説明したレベル生成回路を搭載した場合の一例である。図5の構成内容について説明する。本構成は、図4に示す回路構成のレベル生成回路9と、厚膜NMOSFETQ14と厚膜NMOSFETQ15と厚膜NMOSFETQ16から構成される高耐圧スイッチ12と、高耐圧スイッチ12をオンまたはオフするためのレベルシフト回路11と、レベルシフト回路11を制御するための論理回路10から構成されている。レベルシフト回路11は、所望の高耐圧スイッチ12の数と同じ数だけ搭載してもよい。レベルシフト回路11は、低圧電源VDDと同じ電圧の信号を高圧電源VPPと同じ電圧に、レベルシフトする回路である。論理回路10は、低圧電源VDDと同じ電圧の信号でレベルシフト回路11を制御するため、レベルシフト回路11の信号入力部分には、閾値電圧Vthが低い薄膜MOSFETが用いられる。よって、耐圧の低い薄膜MOSFETを保護するために、ゲート接地のMOSFETが必要となる。図5に示す集積回路では、図4に示すレベル生成回路により生成された、GND基準または高圧電源VPP基準の定電圧が生成できるため、外部電源を必要とせず定電圧をゲート接地の電圧として用いることができる。本実施例によれば、低圧電源VDDと高圧電源VPPのみを必要な電源とし、例えば耐圧保護のためのゲート接地の電圧に必要な所望数のGND基準の定電圧、または高圧電源VPP基準の定電圧をレベル生成回路によって生成する集積回路を構成することができる。以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、種々実施変形可能であり、上述した各実施形態を適宜組み合わせることが可能であることは当業者に理解されよう。