半導体からなる基板と、前記基板上に形成され、かつ前記基板側の表面である第1の面とは反対側の表面である第2の面から前記第1の面に向けて延びるように形成された溝を有するn型層と、前記溝の底部に配置された絶縁体と、前記溝の側壁に接触するように形成された、前記n型層とショットキー接触可能な金属膜とを備えた、半導体装置。前記絶縁体と隣接する位置に形成されたp型領域をさらに備えた、請求項1に記載の半導体装置。前記n型層において、導電型がn型の不純物の濃度は前記第1の面側から前記第2の面側に向けて徐々に高くなっている、請求項1または2に記載の半導体装置。前記n型層において、前記金属膜の前記基板側の端部と前記第1の面との間の領域には、導電型がn型の不純物について前記第2の面側の表面層における不純物濃度よりも相対的に低い不純物濃度を有する領域が形成されている、請求項1または2に記載の半導体装置。前記基板および前記n型層は、ワイドバンドギャップ半導体からなっている、請求項1~4のいずれか1項に記載の半導体装置。半導体からなる基板を準備する工程と、前記基板上にn型層を形成するn型層形成工程と、前記n型層に、前記基板側の表面である第1の面とは反対側の表面である第2の面から前記第1の面に向けて延びる溝をエッチングにより形成する溝形成工程と、前記溝の底部に絶縁体を形成する工程と、前記絶縁体が形成された前記溝の側壁に接触するように、前記n型層とショットキー接触可能な金属膜を形成する工程とを備えた、半導体装置の製造方法。前記n型層形成工程は、前記基板上に第1のn型層を形成する工程と、前記第1のn型層における前記基板側とは反対側の面上に開口パターンを有するマスク層を形成する工程と、前記マスク層をマスクとして用いて、前記第1のn型層に対してイオン注入を行なうことにより、前記第1のn型層にp型領域を形成する工程と、前記マスク層を除去する工程と、前記マスク層が除去された前記第1のn型層上に、第2のn型層を形成する工程とを含み、前記溝形成工程において形成される溝は、前記第2のn型層を貫通して前記p型領域に至るように形成される、請求項6に記載の半導体装置の製造方法。前記n型層形成工程において形成される前記n型層における導電型がn型である不純物の濃度は、前記第1の面側から前記第2の面側に向けて徐々に高くなるように前記n型層形成工程が実施される、請求項6または7に記載の半導体装置の製造方法。前記n型層形成工程において形成される前記n型層において、前記金属膜の前記基板側の端部と前記第1の面との間の領域には、導電型がn型の不純物について前記第2の面側の表面層における不純物濃度よりも相対的に低い不純物濃度を有する領域が形成されるように前記n型層形成工程が実施される、請求項6または7に記載の半導体装置の製造方法。前記第1のn型層における導電型がn型である不純物の濃度が、前記第2のn型層における導電型がn型である不純物の濃度に比べて相対的に低くなるように、前記第1のn型層を形成する工程および前記第2のn型層を形成する工程が実施される、請求項7に記載の半導体装置の製造方法。前記半導体からなる基板を準備する工程においてはワイドバンドギャップ半導体からなる基板が準備され、前記n型層形成工程においてはワイドバンドギャップ半導体からなるn型層が形成される、請求項6~10のいずれか1項に記載の半導体装置の製造方法。上述のSJ構造を半導体装置、たとえばドリフト層の抵抗の低減に有利な酸化膜電界効果トランジスタMetalOxideSemiconductorFieldEffectTransistor;MOSFETである縦型MOSFETのドリフト層に適用する場合、基板を含む平面と交差する方向縦方向に伸びる薄いp型層およびn型層の繰り返し構造を形成する必要がある。一般に、p型層やn型層は、イオン注入などの方法により不純物を導入した後、アニール処理により不純物を拡散することにより形成される。しかし、上述の薄いp型層およびn型層を形成するためには、不純物の横方向への拡散を抑制しつつ、縦方向に選択的に拡散させる必要があり、実際の製造は非常に困難である。また、複雑な製造工程を採用してSJ構造を含む縦型MOSFETを製造可能としても、製造コストが上昇するという問題を生じる。さらに、上述のようにドリフト層の抵抗を一層低減するためにはp型層およびn型層の数を増やす集積度を上げる必要がある。しかし、SJ構造形成後の半導体装置の製造工程において行なわれるエピタキシャル成長、熱酸化などの工程において、SJ構造内の不純物が拡散するため、集積度の上昇には限界がある。そこで、本発明の目的は、製造が容易で、かつ高い耐圧を確保しながら低損失化を図ることができる半導体装置を提供すること、およびその半導体装置を製造するための製造方法を提供することである。本発明に従った半導体装置は、半導体からなる基板と、基板上に形成されたn型層とを備えている。n型層は基板側の表面である第1の面とは反対側の表面である第2の面から第1の面に向けて延びるように形成された溝を有している。溝の底部には絶縁体が配置されており、かつ溝の側壁に接触するように上記n型層とショットキー接触可能な金属膜が形成されている。本発明者は、製造が容易で、かつ高い耐圧を確保しながら低損失化を図ることができる半導体装置について鋭意検討を行なった。その結果、従来のSJ構造におけるpn接合に代えて、ショットキー障壁を利用した構造SuperSchottkyBarrier構造;SSB構造をドリフト層に配置することにより、製造が容易で、かつ高い耐圧を確保しながら低損失化を図ることができる半導体装置を提供できることを見出した。具体的には、ドリフト層である基板上のn型層において、n型層とショットキー接触可能な金属膜が側壁に形成された溝を設けた。その結果、本発明の半導体装置によれば、n型層に電流の流れないオフ状態においては、上述したショットキー接触によりn型層における溝の側壁付近に形成される空乏層のはたらきによってSSB構造を有するドリフト層は高い耐圧を確保することができる。一方、n型層に電流が流れるオン状態においては、SSB構造中の電流の流路となるn型層の導電性不純物濃度を高くすることができるので、結果的に電流の流路の抵抗を低くすることができる。さらに、溝の底部に絶縁体を配置することで、金属膜と基板に接触して配置される電極とが電気的に短絡状態となることを防止することができる。さらに、前述のように、SJ構造においてはpn接合を形成する必要があるため、pn接合を形成する工程の後に熱酸化、エピタキシャル成長などの高温下で行なわれる工程が実施された場合、導入されている不純物がpn接合面を越えて互いに拡散する。SJ構造ではこの制約に起因して、p型層とn型層との繰り返し構造の集積度を上げて、ドリフト層の抵抗を低下させることに対する限界が存在する。これに対し、本発明の半導体装置が備えるSSB構造によれば、SJ構造におけるpn接合に代えてショットキー接触を採用しているため、ショットキー接触を形成するための溝の集積度を上げることに対して上述のような拡散に起因した制約がない。その結果、上述の溝の集積度を上げることにより、ドリフト層の抵抗をさらに低下させることができる。さらに、前述のように、SJ構造においては、縦型MOSFETのドリフト層に適用する場合のように、基板を含む平面と交差する方向縦方向に伸びる薄いp型層およびn型層の繰り返し構造を形成する必要がある場合がある。しかし、一般的にp型層およびn型層の形成において採用される、イオン注入などの方法により不純物を導入した後アニール処理により不純物を拡散する方法では、不純物の横方向への拡散を抑制しつつ、縦方向に選択的に拡散させる必要があり、実際の製造は非常に困難である。また、複雑な製造工程を採用してSJ構造を含む縦型MOSFETを製造可能としても、製造コストが上昇するという問題を生じる。これに対し、本発明の半導体装置が備えるSSB構造によれば、SJ構造におけるpn接合に代えてショットキー接合を採用しており、ショットキー接触を形成するための溝は、RIEReactiveIonEtching;反応性イオンエッチングなどの一般的なエッチングで形成することが可能であり、かつ金属膜の形成にはEBElectronBeam;電子ビーム蒸着法、CVDChemicalVaporDeposition;化学蒸着法などの一般的な方法を採用することができる。その結果、容易に、かつ製造コストを上昇させること無く、SSB構造を有するドリフト層を備えた半導体装置を製造することができる。さらに、金属膜の材料により障壁高さを自由に設定できるため、半導体装置の構成の自由度が向上する。以上のように、本発明の半導体装置によれば、高い耐圧を確保しながら低損失化を図ることができる半導体装置を提供することができる。すなわち、一般的構造を有する半導体装置においてはドリフト層の材料を決定すると、それに伴い耐圧の向上とドリフト層の抵抗の低減とはある限界以上には同時に達成することができない物理限界。しかし、SJ構造と同様に、SSB構造をドリフト層に備えることで、物理限界を越えて耐圧を向上させつつドリフト層の抵抗を低減することができる。そして、SSB構造はSJ構造以上に集積度を向上させることが可能であるため、ドリフト層の抵抗をSJ構造よりもさらに低下させることができる。さらに、SSB構造はSJ構造に比べて製造が容易であるため、半導体装置の製造コストをSJ構造よりも低く抑えることができる。ここで、n型層とは、導電型がn型の材料からなる層をいう。また、金属膜には、溝の幅よりも厚みが薄く、溝の側壁に沿うように形成されたもののみならず、溝を充填するように形成されたものも含まれる。また、n型層とショットキー接触可能な金属は、n型層における導電型がn型である不純物n型不純物の濃度、必要な耐圧、n型層の材料などに応じて適宜選択することができる。たとえば、n型不純物の濃度を1×1016/cm3とする場合、ショットキー障壁は1.06eV以上であることが好ましい。これにより、250°C、1200Vにおける漏れ電流を1000μA以下とすることができる。ここで、たとえば炭化珪素をn型層の材料に採用した場合、n型層とショットキー接触可能な金属としてはコバルトCo、ニッケルNi、ゲルマニウムGe、セレンSe、テルルTe、パラジウムPd、ロジウムRh、イリジウムIr、白金Pt、金Auなどが挙げられる。また、さらにドリフト層の抵抗を低減するために、たとえばn型不純物の濃度を1×1017/cm3とする場合、ショットキー障壁は1.16eV以上であることが好ましい。これにより、250°C、1200Vにおける漏れ電流を100μA以下とすることができる。ここで、たとえば炭化珪素をn型層の材料に採用した場合、n型層とショットキー接触可能な金属としてはニッケルNi、パラジウムPd、イリジウムIr、白金Pt、金Auなどが挙げられる。また、さらにドリフト層の抵抗を低減するために、たとえばn型不純物の濃度を1×1018/cm3とする場合、ショットキー障壁は1.27eV以上であることが好ましい。これにより、250°C、1200Vにおける漏れ電流を10μA以下とすることができる。ここで、たとえば炭化珪素をn型層の材料に採用した場合、n型層とショットキー接触可能な金属としてはニッケルNi、パラジウムPd、イリジウムIr、白金Ptなどが挙げられる。上記半導体装置において好ましくは、絶縁体と隣接する位置に形成されたp型領域をさらに備えている。前述のように、本発明の半導体装置においては、溝の底部に絶縁体を配置することで、金属膜と基板に接触して配置される電極とが電気的に短絡状態となることが防止されている。ここで、この絶縁体とn型層との境界付近においては電界が集中する。これに対して、この絶縁体に隣接する位置にp型領域をさらに備えることにより、電界の集中を緩和することができる。なお、p型領域とは導電型がp型の材料からなる領域をいう。上記半導体装置において好ましくは、n型層において、導電型がn型の不純物の濃度は上記第1の面側から第2の面側に向けて徐々に高くなっている。ドリフト層の抵抗を低減するためには、n型層におけるn型不純物の濃度を高くすることが望ましい。しかし、単にn型不純物の濃度を高くすると、特に高温において、漏れ電流が増加する恐れがある。これに対し、漏れ電流に対する影響の大きい第1の面側においては漏れ電流の低減を重視してn型不純物の濃度を小さくしつつ、漏れ電流に対する影響の比較的小さい第2の面側に向けてドリフト層の抵抗の低減を重視してn型不純物の濃度が徐々に高くなるようにすることで、漏れ電流を抑制しつつドリフト層の抵抗を低減することができる。なお、n型不純物の濃度勾配はたとえば第1の面から第2の面に向けて直線的に増加していてもよいが、曲線状、階段状に増加していてもよく、少なくとも第1の面側から厚さ1μm、好ましくは2μm程度の領域が第2の面側から厚さ2μm程度の領域に比べて、n型不純物の濃度が低くなっていればよい。上記半導体装置において好ましくは、n型層において、金属膜の基板側の端部と第1の面との間の領域には、導電型がn型の不純物について第2の面側の表面層における不純物濃度よりも相対的に低い不純物濃度を有する領域が形成されている。これにより、漏れ電流を抑制しつつドリフト層の抵抗を低減することができる。具体的には、漏れ電流に対する影響の大きい金属膜の基板側の端部と第1の面との間の領域に、n型不純物の濃度が第2の面側の表面層での当該濃度よりも低い領域を形成することにより、漏れ電流の増加を抑制するとともに、漏れ電流に対する影響の比較的小さい他の領域におけるn型不純物の濃度を高くすることにより、低いドリフト層の抵抗を確保している。このn型不純物濃度の低い領域は、特に電界の集中の大きい絶縁体とn型層との境界付近に形成することが望ましい。なお、第2の面側の表面層とは、第2の面側の表面から厚さ2μmの領域をいう。上記半導体装置において好ましくは、基板およびn型層は、ワイドバンドギャップ半導体からなっている。ワイドバンドギャップ半導体は半導体装置に一般的に用いられている珪素Siなどの半導体に比べて破壊電界強度が高いため、ドリフト層であるn型層を薄くしても耐圧を確保しやすくなる。その結果、ドリフト層を薄くすることでドリフト層の抵抗を低減し、低損失な半導体装置を提供することができる。ここで、ワイドバンドギャップ半導体とは、従来から半導体として使用されてきたSiよりもバンドギャップが大きい半導体材料をいい、たとえば炭化珪素SiC、窒化ガリウムGaN、ダイヤモンドなどが挙げられる。本発明に従った半導体装置の製造方法は、半導体からなる基板を準備する工程と、基板上にn型層を形成するn型層形成工程と、n型層に、基板側の表面である第1の面とは反対側の表面である第2の面から第1の面に向けて延びる溝をエッチングにより形成する溝形成工程と、溝の底部に絶縁体を形成する工程と、絶縁体が形成された溝の側壁に接触するように、n型層とショットキー接触可能な金属膜を形成する工程とを備えている。本発明の半導体装置の製造方法によれば、前述の優れた特性を有する本発明の半導体装置を容易に製造することができる。上記半導体装置の製造方法において好ましくは、n型層形成工程は、基板上に第1のn型層を形成する工程と、第1のn型層における基板側とは反対側の面上に開口パターンを有するマスク層を形成する工程と、マスク層をマスクとして用いて、第1のn型層に対してイオン注入を行なうことにより、第1のn型層にp型領域を形成する工程と、マスク層を除去する工程と、マスク層が除去された第1のn型層上に、第2のn型層を形成する工程とを含んでいる。さらに、溝形成工程において形成される溝は、第2のn型層を貫通してp型領域に至るように形成される。これにより、絶縁体と隣接する位置に形成されたp型領域を備えることによって、絶縁体とn型層との境界付近における電界の集中を緩和可能な本発明の半導体装置を容易に製造することができる。上記半導体装置の製造方法において好ましくは、n型層形成工程において形成されるn型層における導電型がn型である不純物の濃度は、第1の面側から第2の面側に向けて徐々に高くなるようにn型層形成工程が実施される。これにより、n型層において、n型不純物の濃度が第1の面側から第2の面側に向けて徐々に高くなっていることによって、漏れ電流を抑制しつつドリフト層の抵抗を低減することが可能な本発明の半導体装置を容易に製造することができる。なお、上記n型層形成工程は、たとえばn型層形成工程を気相エピタキシャル成長により実施する場合、原料ガスに含まれるn型不純物の濃度を徐々に増加させながら行なうことにより、実施することができる。上記半導体装置の製造方法において好ましくは、n型層形成工程において形成されるn型層において、金属膜の基板側の端部と第1の面との間の領域には、導電型がn型の不純物について第2の面側の表面層における不純物濃度よりも相対的に低いn型不純物濃度を有する領域が形成されるようにn型層形成工程が実施される。これにより、n型層において、金属膜の基板側の端部と第1の面との間の領域に、第2の面側の表面層におけるn型不純物の濃度よりも相対的に低い不純物の濃度を有する領域が形成されていることによって、漏れ電流を抑制しつつドリフト層の抵抗を低減することが可能な本発明の半導体装置を容易に製造することができる。なお、上記n型層形成工程は、たとえばn型層形成工程を気相エピタキシャル成長により実施する場合、金属膜の基板側の端部と第1の面との間の領域を形成する期間において、原料ガスに含まれるn型不純物の濃度を低くする期間を設けることにより、実施することができる。上記半導体装置の製造方法において好ましくは、第1のn型層における導電型がn型である不純物の濃度が、第2のn型層における導電型がn型である不純物の濃度に比べて相対的に低くなるように、第1のn型層を形成する工程および第2のn型層を形成する工程が実施される。より具体的には、第1のn型層を形成する工程および第2のn型層を形成する工程のそれぞれの工程においては一定の条件で第1のn型層および第2のn型層を形成しながら、第1のn型層を形成する際の条件は第2のn型層を形成する際の条件と比べてn型不純物が少なくなるような条件とすることができる。その結果、漏れ電流に対する影響の大きい第1の面側においては漏れ電流の低減を重視してn型不純物の濃度を小さくしつつ、漏れ電流に対する影響の比較的小さい第2の面側においてはドリフト層の抵抗の低減を重視してn型不純物の濃度が高くなるように第1のn型層および第2のn型層を形成できる。したがって、漏れ電流を抑制しつつドリフト層の抵抗を低減することが可能な本発明の半導体装置を容易に製造することができる。なお、上記第1のn型層を形成する工程および第2のn型層を形成する工程は、たとえばこれらの工程を気相エピタキシャル成長により実施する場合、第1のn型層を形成する工程における原料ガスに含まれるn型不純物の濃度を第2のn型層を形成する工程よりも低くすることにより、実施することができる。上記半導体装置の製造方法において好ましくは、半導体からなる基板を準備する工程においてはワイドバンドギャップ半導体からなる基板が準備され、n型層形成工程においてはワイドバンドギャップ半導体からなるn型層が形成される。これにより、ワイドバンドギャップ半導体は半導体装置に一般的に用いられているSiなどの半導体に比べて破壊電界強度が高いため、ドリフト層であるn型層を薄くしても耐圧を確保しやすくなる。その結果、n型層形成工程において形成されるドリフト層としてのn型層を薄くすることでドリフト層の抵抗を低減し、低損失な半導体装置を製造することができる。以上の説明から明らかなように、本発明の半導体装置およびその製造方法によれば、製造が容易で、かつ高い耐圧を確保しながら低損失化を図ることができる半導体装置およびその半導体装置を容易に製造することができる半導体装置の製造方法を提供することができる。以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。実施の形態1図1は本発明の一実施の形態である実施の形態1の半導体装置としてのショットキーダイオードの構成を示す概略断面図である。また、図2および図3は、ショットキーダイオードが配列されることにより形成される1チップのショットキーダイオード素子の構成を示す概略平面図である。図1~図3を参照して、本発明の実施の形態1の半導体装置であるショットキーダイオードの構成を説明する。図1を参照して、本発明の実施の形態1の半導体装置であるショットキーダイオード10は、ワイドバンドギャップ半導体からなる基板11と、基板11上に形成されたn型層12とを備えている。n型層12は基板11側の表面である第1の面12Aとは反対側の表面である第2の面12Bから第1の面12Aに向けて延びるように形成された溝13を有している。溝13の内部において、溝13の底部である底壁13Aに接触する位置には絶縁体としての酸化物層14が配置されており、かつ溝13の側壁13Bに接触するようにn型層12とショットキー接触可能な金属膜15が溝13を埋めるように形成されている。さらに、n型層12の第2の面12Bの上にはアノード電極16が配置されている。アノード電極16の端面は溝13の側壁13Bの位置から所定の距離だけ離れた場所に位置する。異なる観点から言えば、アノード電極16の幅は2つの隣接する溝13の間の距離より小さい。そのため、アノード電極16の端面に隣接する領域では、金属膜15がn型層12の上部表面である第2の面12Bと接触している。なお、金属膜15は、溝13の内部からn型層12の上部表面である第2の面12Bおよびアノード電極16上にまで延在するように形成されている。さらに、基板11には基板11に接触するように図示しないカソード電極が配置されている。また、図1のショットキーダイオード10は1チップのショットキーダイオード素子における繰り返し構造の1単位分であって、たとえば図2に示すようにショットキーダイオード素子1はショットキーダイオード10のアノード電極16がストライプ状に配列されたものであってもよいし、図3に示すように格子状に配列されたものであってもよい。アノード電極16の平面形状はたとえば多角形形状とすることができる。次に、実施の形態1におけるショットキーダイオード10の動作について説明する。図1を参照して、逆電圧が印加されていく場合ショットキーダイオードがいわゆるオフ状態となるとき、すなわちアノード電極に負の電圧が印加されていく場合、溝13の側壁からn型層12に向けて空乏層が広がる。このため、n型層12に電流は流れず、耐圧が確保される。一方、順電圧が印加される場合ショットキーダイオードがいわゆるオン状態となるとき、すなわちアノード電極に正の電圧が印加される場合、n型層12には空乏層が広がらないので、n型層12を電流経路として電流が流れる。なお、酸化物層14は金属膜15とカソード電極との電気的な短絡を防止する機能を有している。酸化物の絶縁破壊電圧は10MV/cm程度であることを考慮すると、耐圧1kVに対して酸化物層14の厚さは1.0μm以上となり、さらに信頼性を考慮して1.5μm以上とすることが好ましい。以上の構成を有することにより、SSB構造を有する本実施の形態の半導体装置としてのショットキーダイオードによれば、高い耐圧を確保しながら、n型層のn型不純物の濃度を上げ、かつ溝の集積度を上げることによりドリフト層の抵抗をさらに低下させて低損失化を図ることができる。次に、本発明の半導体装置の製造方法の一実施の形態として、実施の形態1のショットキーダイオードの製造方法について図に基づいて説明する。図4は、実施の形態1のショットキーダイオード製造工程の概略を示す図である。また、図5~図10は実施の形態1のショットキーダイオードの製造方法を説明するための概略断面図である。図4~図10を参照して、実施の形態1のショットキーダイオードの製造方法について説明する。図4に示すように、まずワイドバンドギャップ半導体からなる基板を準備する工程である基板準備工程が実施された後、基板上にn型層を形成するn型層形成工程が実施される。具体的には、図5に示すように、基板準備工程において準備されたワイドバンドギャップ半導体、たとえば炭化珪素からなる基板11の上にn型層12たとえばn型不純物を含む炭化珪素層が形成される。このn型層形成工程は、たとえばn型不純物を含む原料ガスを用いた気相エピタキシャル成長により実施することができる。次に、図4に示すように、n型層に、基板側の表面である第1の面とは反対側の表面である第2の面から第1の面に向けて延びる溝をエッチングにより形成する溝形成工程が実施される。溝形成工程はマスク層形成工程、マスクパターン形成工程、エッチング工程の順に実施される。具体的には、図5に示すようにn型層12の基板11側と反対側の面である第2の面12B上にマスク層として、たとえば熱酸化膜17Aおよび酸化膜18Aが形成される工程がマスク層形成工程として実施される。このマスク層形成工程はたとえば第2の面12B側を熱酸化することにより熱酸化膜17Aを形成し、さらにCVDにより酸化膜18Aを形成することにより実施することができる。さらに、図6に示すように、たとえば酸化膜18Aの上にフォトリソグラフィーにより所望の溝13の形状に応じた開口を有するレジスト膜を形成し、これをマスクとして用いてたとえばRIEにより酸化膜18Aおよび熱酸化膜17Aの一部を除去することにより、マスクパターン形成工程が実施される。その後、レジスト膜を除去する工程が実施される。そして、上記工程により開口パターンが形成された熱酸化膜17Aおよび酸化膜18Aをマスクとして用いて、たとえばRIEにより溝13をn型層12に形成することにより、エッチング工程が実施される。次に、図4に示すように、溝の底部に絶縁体を形成する絶縁体形成工程が実施される。絶縁体形成工程は酸化物層形成工程、エッチング工程の順に実施される。具体的には、図7に示すように、溝13の内周面をたとえば熱酸化により犠牲酸化する。そして、当該犠牲酸化により形成された酸化膜、熱酸化膜17Aおよび酸化膜18Aをエッチングにより除去する。その後、たとえば熱酸化により溝13の内周面上からn型層12の第2の面12B上にまで延在する熱酸化膜17Bを形成する。そして、熱酸化膜17B上に、溝13の内部を充填するとともにn型層12の第2の面12B上にまで延在する酸化膜18BをCVDにより形成する。このようにして、酸化物層形成工程が完了する。さらに、図8に示すように、たとえばRIEにより熱酸化膜17Bおよび酸化膜18Bが減膜されて溝13の底壁13A付近の熱酸化膜17Bおよび酸化膜18B以外の熱酸化膜17Bおよび酸化膜18Bが除去されることによりエッチング工程が完了する。この溝13の底壁13A付近に残存した熱酸化膜17Bおよび酸化膜18Bが絶縁体としての酸化物層14である。その後、熱酸化によりn型層12の第2の面12Bおよび溝13の内周面においてn型層12が露出した面に対して犠牲酸化が実施される。その後、犠牲酸化により形成された熱酸化膜がエッチングにより除去される。次に、図4に示すようにアノード電極形成工程が実施される。具体的には、図9に示すように、たとえば溝13の内部を充填するとともにn型層12の第2の面12B上に延在するようにレジスト膜が塗布される。そして、当該レジスト膜に対してフォトリソグラフィーにより、溝13の幅よりやや広い幅のレジスト膜21を残して、他の部分のレジスト膜は現像処理により除去される。このようにして、溝13の内部を充填するとともにその一部がn型層12の第2の面12B上に延在するレジスト膜21が形成される。そして、アノード電極16を構成するタングステンWなどの金属をn型層12の第2の面12Bおよび上記レジスト膜21の上部表面を覆うように蒸着する。その後、レジスト膜21を除去することにより、レジスト膜21上に蒸着されていた上記金属をレジスト膜21とともに除去する。この結果、n型層12の第2の面12B上に位置する上記金属膜からなるアノード電極16が形成されるとともに、上記アノード電極16となる部分以外の上述の金属溝13上に位置していた金属が除去されるリフトオフ。また、アノード電極16の溝13側の端面の位置は、溝13の側壁の位置から溝13の外側に向けて離れた場所に配置されている。なお、アノード電極16の上記端面の位置を、溝13の側壁の位置と重なるように溝13の側壁とアノード電極16の上記端面とが同一平面を構成するように決定してもよい。次に、図4に示すように、絶縁体としての酸化物層14が形成された溝13の側壁13Bに接触するように、n型層とショットキー接触可能な金属膜を形成する金属膜形成工程が実施される。金属膜形成工程はショットキー金属膜形成工程、ボンディング電極形成工程の順に実施される。具体的には、図10に示すように、まずn型層12とショットキー接触可能なNiなどの金属を溝13底部に位置する酸化物層14の上部表面から、溝13の側壁13B、n型層12の第2の面12Bおよびアノード電極16の上を覆うように蒸着することによりショットキー金属膜22を形成するショットキー金属膜形成工程が実施される。ショットキー金属膜22の厚みは、図10から分かるように溝13の幅より十分小さいので、ショットキー金属膜22によっては溝13の内部は充填されていない。その後、ショットキー金属膜22上に、ボンディングが容易なアルミニウムAlなどの金属を蒸着することにより、ボンディング電極23を形成するボンディング電極形成工程が実施される。ボンディング電極23は、図10から分かるように溝13の内部を充填するとともに、n型層12の第2の面12B上に延在するように形成されている。このように形成されたボンディング電極23およびショットキー金属膜22により金属膜15が構成される。このように、金属膜15は、溝13の側壁13Bに接触するn型層12とショットキー接触可能な金属であるショットキー金属膜22と1層または2層以上の他の金属膜ボンディング電極23とからなる多層膜構造であってもよいが、ショットキー金属膜22を構成する金属の種類によっては金属膜15全体がショットキー金属膜22のみにより構成されていてもよい。以上の製造方法により、実施の形態1のショットキーダイオード10を製造することができる。本製造方法には、実施の困難な工程が含まれていないため、本製造方法によれば、実施の形態1のショットキーダイオード10を容易に製造することができる。なお、実施の形態1はたとえば以下の条件により実施することができる。図1を参照して、基板11としては4H-SiC六方晶を材料とし、0001面が主面となるように使用することができる。このとき、基板11はn型不純物として窒素を1×1019/cm3程度含むことにより、n基板として使用することができる。また、基板11の厚みは0.4mm程度とすることができる。また、n型層12の第1の面12Aから第2の面12Bまでの距離は10μm程度、溝13が形成された部分のn型層12の幅溝13の側壁13Bから隣り合う溝13の側壁13Bまでの距離は1.8μm程度、溝13の幅溝13における両側壁13B、13Bの間の距離は2μm程度とすることができる。さらに、酸化物層14と基板11との距離は1μm程度、酸化物層14の厚みは1.0μm以上2.0μm以下程度とすることができる。また、製造方法においては、図5を参照して、n型層12はたとえば原料ガスとしてシランSiH4およびプロパンC3H8を使用したSiCの気相ホモエピタキシャル成長により形成することができる。また、n型層12はn型不純物として窒素を1×1017/cm3程度含んでおり、厚みは10μm程度とすることができる。さらに、熱酸化膜17Aは加熱温度が1200°C程度の熱酸化により、50nm程度の厚みとなるように形成することができる。また、酸化膜18AはCVDなどにより3μm程度の厚みになるように形成することができる。また、図6を参照して、熱酸化膜17Aおよび酸化膜18Aの除去はたとえばテトラフルオロメタンCF4系ガスを使用したRIEにより実施することができる。さらに、溝13の形成は6フッ化硫黄SF6および酸素O2系のガスを使用したRIEにより実施することができる。また、溝13の深さは9μm程度とすることができる。また、図7を参照して、熱酸化膜17Bは加熱温度が1200°C程度の熱酸化により、50nm程度の厚みとなるように形成することができる。さらに、酸化膜18BはテトラエトキシシランTEOSを用いたCVDなどにより1.5μm程度の厚みになるように形成することができる。また、図8を参照して、熱酸化膜17Bおよび酸化膜18Bの減膜は、CF4系ガスを使用したRIEにより溝13の内部における熱酸化膜17Bおよび酸化膜18Bを8μm程度減膜することにより実施することができる。さらに、犠牲酸化による熱酸化膜は加熱温度が1200°C程度の熱酸化により、50nm程度の厚みとなるように形成することができる。また、図9を参照して、アノード電極16はタングステンW、モリブデンMo、チタンTiなどの金属を0.1μm程度の厚さになるように蒸着することにより形成することができる。さらに、図10を参照して、ショットキー金属膜22は、Ni、Ptなどの金属を0.2μm程度の厚さになるように蒸着することにより形成することができる。また、ボンディング電極23はAlなどの金属を2μm以上5μm以下の厚さになるように蒸着することにより形成することができる。実施の形態2図11は本発明の一実施の形態である実施の形態2の半導体装置としてのショットキーダイオードの構成を示す概略断面図である。図11を参照して、本発明の実施の形態2の半導体装置であるショットキーダイオードの構成を説明する。図11を参照して、実施の形態2におけるショットキーダイオード10と、上述した図1のショットキーダイオード10とは基本的に同様の構成を有している。しかし、実施の形態2のショットキーダイオード10は絶縁体としての酸化物層14と隣接する位置である溝13の底壁13Aに接触する位置にp型領域19をさらに備えている点で図1のショットキーダイオード10とは異なっている。なお、図11のショットキーダイオード10は実施の形態1における図1のショットキーダイオード10と同様に、1チップのショットキーダイオード素子における繰り返し構造の1単位分である。そして、図2に示すようにたとえばショットキーダイオード素子1はショットキーダイオード10のアノード電極16がストライプ状に配列されたものであってもよいし、図3に示すように格子状に配列されたものであってもよい。アノード電極16の平面形状はたとえば多角形形状とすることができる。また、p型領域19が配置される位置は溝13の底壁13Aに接触する位置に限られず、たとえば酸化物層14の底部および側部に隣接するようにつまり酸化物層14の底壁および側壁に接触する、あるいは酸化物層14の底壁および/または側壁と間隔を隔てて対向するように配置されてもよい。また、p型領域19の幅は溝13の幅と同じでもよいが、当該p型領域19の幅は溝13の幅より広いことが好ましい。また、p型領域19は酸化物層14と間隔を隔てて配置されていてもよい。次に、実施の形態2におけるショットキーダイオード10の動作について説明する。実施の形態2のショットキーダイオード10は基本的には実施の形態1のショットキーダイオード10と同様に動作する。しかし、以下の点において相違点を有している。すなわち、ショットキーダイオード10においては、溝13の底部に絶縁体としての酸化物層14を配置することで、金属膜15と基板に接触して配置される図示しないカソード電極とが電気的に短絡状態となることが防止されている。ここで、逆電圧が印加された場合、この酸化物層14とn型層12との境界付近である領域α付近においては電界が集中する。実施の形態2のショットキーダイオード10においては、実施の形態1のショットキーダイオード10とは異なり、この酸化物層14に隣接する位置にp型領域19をさらに備えることにより、上述した電界の集中を緩和することができる。その結果、実施の形態2のショットキーダイオード10においては、耐圧に関する信頼性が一層向上している。次に、本発明の半導体装置の製造方法の一実施の形態として、実施の形態2のショットキーダイオードの製造方法について図に基づいて説明する。図12は、実施の形態2のショットキーダイオードの製造方法の概略を示す図である。また、図13~図17は実施の形態2のショットキーダイオードの製造方法を説明するための概略断面図である。図12~図17を参照して、実施の形態2のショットキーダイオードの製造方法について説明する。実施の形態2のショットキーダイオードの製造方法は、基本的には実施の形態1のショットキーダイオードの製造方法と同様である。しかし、実施の形態1におけるn型層形成工程において、実施の形態2では前述のp型領域を形成する必要がある点、および実施の形態1における溝形成工程において形成される溝は、前述のp型領域に至るように形成される点において実施の形態1とは異なっている。具体的には、図12を参照して、基板準備工程の後から絶縁体形成工程の前までの工程において、実施の形態2の製造工程は実施の形態1とは異なっている。以下、主にこれらの工程について説明する。図12に示すように、実施の形態1と同様に基板準備工程が実施された後、基板上に第1のn型層を形成する第1のn型層形成工程が実施される。具体的には、図13に示すように基板準備工程において準備されたワイドバンドギャップ半導体、たとえば炭化珪素からなる基板11の上に第1のn型層12Eたとえばn型不純物を含む炭化珪素層が形成される。この第1のn型層形成工程は、たとえばn型不純物を含む原料ガスを用いた気相エピタキシャル成長により実施することができる。次に、図12に示すように、第1のn型層12Eにp型領域を形成するp型領域形成工程が実施される。具体的には、図14に示すように、たとえば第1のn型層12Eの基板11とは反対側の表面が熱酸化されることにより熱酸化膜17Aが形成され、さらにCVDにより酸化膜18Aが形成される。そして、たとえば酸化膜18Aの上にフォトリソグラフィーにより開口を有するレジスト膜が形成される。そして、当該レジスト膜をマスクとして用いてRIEにより酸化膜18Aおよび熱酸化膜17Aが部分的に除去されることにより、第1のn型層12E上に熱酸化膜17Aおよび酸化膜18Aからなり、開口パターンを有するマスク層が形成される工程が実施される。このマスク層をマスクとして用いてイオン注入を行なうことにより、第1のn型層12Eにp型領域19が形成される工程が実施される。次に、図12に示すように、第1のn型層の上に第2のn型層を形成する第2のn型層形成工程が実施される。具体的には、図15に示すように、マスクとして用いた熱酸化膜17Aおよび酸化膜18Aからなるマスク層を除去する工程が実施された上で、活性化アニールが実施される。さらに、第1のn型層12Eは、たとえば熱酸化により犠牲酸化されて熱酸化膜17Bが形成される。その後、図16に示すように熱酸化膜17Bがウエットエッチングなどの手法を用いて除去された上で、第1のn型層12E上に第2のn型層12Fたとえばn型不純物を含む炭化珪素層を形成する工程が実施される。この第2のn型層を形成する工程は、第1のn型層形成工程と同様にたとえばn型不純物を含む原料ガスを用いた気相エピタキシャル成長により実施することができる。このようにして形成された第2のn型層12Fおよび第1のn型層12Eにより、図11のn型層12が構成される。なお、第2のn型層12Fは図16に示したように1層であってもよいが、2層以上の多層膜としてもよい。次に、図12に示すように、第2のn型層を貫通してp型領域に至るように溝が形成される溝形成工程が実施される。溝形成工程はマスク層形成工程、マスクパターン形成工程、エッチング工程の順に実施される。具体的には、図16に示すように第2のn型層12Fの第2の面12B上にマスク層として、たとえば熱酸化膜17Cおよび酸化膜18Bが形成される工程がマスク層形成工程として実施される。このマスク層形成工程はたとえば第2のn型層12Fの第2の面12Bを熱酸化することにより熱酸化膜17Cを形成し、さらにCVDにより酸化膜18Bを形成することにより実施することができる。さらに、図17に示すように、たとえば酸化膜18Bの上にフォトリソグラフィーにより所望の溝13の形状に応じた開口を有するレジスト膜を形成し、これをマスクとして用いてたとえばRIEにより酸化膜18Bおよび熱酸化膜17Cを部分的に除去することにより、酸化膜18Bおよび熱酸化膜17Cにおいてレジスト膜に形成されていた開口に対応する開口パターンを形成する。その後、レジスト膜を除去する。このようにして、マスクパターン形成工程が実施される。そして、上記工程により開口パターンが形成された熱酸化膜17Cおよび酸化膜18Bをマスクとして用いて、たとえばRIEにより第2のn型層12Fを部分的に除去することにより、第2のn型層12Fを貫通してp型領域に至る溝13を形成する。このようにして、エッチング工程が実施される。次に、図12に示すように絶縁体形成工程、アノード電極形成工程および金属膜成形性工程が実施の形態1の場合と同様に、順次実施される。以上の製造方法により、実施の形態2のショットキーダイオード10を製造することができる。本製造方法には、実施の困難な工程が含まれていないため、本製造方法によれば、実施の形態2のショットキーダイオード10を容易に製造することができる。なお、実施の形態2を実施するための条件は、基本的には実施の形態1の場合と同様の条件を採用することができるが、実施の形態2を実施するための特有の条件としてはたとえば以下の条件を採用することができる。図11を参照して、p型領域19の厚みは1μm程度とすることができる。また、製造方法においては、図13を参照して、第1のn型層12Eはたとえば原料ガスとしてシランSiH4およびプロパンC3H8を使用したSiCの気相ホモエピタキシャル成長により形成することができる。また、n型不純物として窒素を1×1015/cm3程度含んでおり、厚みは2μm程度とすることができる。また、図14を参照して、熱酸化膜17Aは加熱温度が1200°C程度の熱酸化により、50nm程度の厚みとなるように形成することができる。また、酸化膜18AはCVDなどにより1μm程度の厚みになるように形成することができる。また、図15を参照して、活性化アニールはたとえば1700°C程度の温度で20分程度実施することができる。また、熱酸化膜17Bは加熱温度が1200°C程度の熱酸化により、50nm程度の厚みとなるように形成することができる。また、図16を参照して、第2のn型層12Fはたとえば原料ガスとしてSiH4およびC3H8を使用したSiCの気相ホモエピタキシャル成長により形成することができる。また、第2のn型層12Fはn型不純物として窒素を1×1017/cm3程度含んでおり、厚みは9μm程度とすることができる。また、図17を参照して、熱酸化膜17Cおよび酸化膜18Bの除去はたとえばCF4系ガスを使用したRIEにより実施することができる。さらに、溝13の形成はSF6およびO2系のガスを使用したRIEにより実施することができ、溝13の深さは8μm程度とすることができる。なお、上述の条件において第1のn型層12Eはn型不純物として窒素を1×1015/cm3程度含んでいるのに対し、第2のn型層12Fでは1×1017/cm3程度としている理由については後述する実施の形態3において説明する。実施の形態3次に、本発明の一実施の形態である実施の形態3の半導体装置であるショットキーダイオードの構成を説明する。実施の形態3におけるショットキーダイオードと、上述した実施の形態1および実施の形態2のショットキーダイオードとは基本的に同様の構成を有している。しかし、実施の形態3のショットキーダイオードはn型層において、第1の面側におけるn型不純物の濃度が相対的に低く、第2の面側におけるn型不純物の濃度が相対的に高くなっている点で、実施の形態1および実施の形態2のショットキーダイオードとは異なっている。具体的には、図1および図11を参照して、実施の形態3のショットキーダイオードはn型層において、n型不純物の濃度が第1の面12A側から第2の面12B側に向けて徐々に高くなっている。次に、図1および図11を参照して、実施の形態3におけるショットキーダイオード10の動作について説明する。実施の形態3のショットキーダイオード10は基本的には実施の形態1および実施の形態2のショットキーダイオード10と同様に動作する。しかし、以下の点において相違点を有している。すなわち、ショットキーダイオード10のn型層12において逆電圧が印加された場合に、漏れ電流に対する影響の大きい第1の面12A側においてはn型不純物の濃度が低くなっているため、漏れ電流は低減される。一方、漏れ電流に対する影響の比較的小さい第2の面12B側に向けてn型不純物の濃度が高くなっているため、順電圧が印加された場合の抵抗を低減することができる。なお、n型不純物の濃度勾配はたとえば第1の面から第2の面に向けて直線的に増加していてもよいが、曲線状、階段状に増加していても、同様の効果が得られる。また、実施の形態3の変形例のショットキーダイオードでは、n型層12において、n型不純物の濃度が徐々に変化するのではなく、金属膜15の基板11側の端部と第1の面12Aとの間の領域に、第2の面12B側の表面層におけるn型不純物の濃度よりも相対的に低いn型不純物の濃度を有する領域が形成されている。実施の形態3の変形例によれば、上述のn型不純物の濃度が徐々に変化する実施の形態3の場合と同様に、漏れ電流に対する影響の大きい金属膜15の基板11側の端部と第1の面12Aとの間の領域においてはn型不純物の濃度が低くなっているため、漏れ電流は低減される。一方、漏れ電流に対する影響の比較的小さい他の部分においてはn型不純物の濃度が相対的に高くなっているため、順電圧が印加された場合の抵抗を低減することができる。次に、本発明の半導体装置の製造方法の一実施の形態として、実施の形態3のショットキーダイオードの製造方法について説明する。実施の形態3のショットキーダイオードの製造方法は、基本的には実施の形態1および実施の形態2のショットキーダイオードの製造方法と同様である。しかし、実施の形態1および実施の形態2におけるn型層を形成する工程において、実施の形態3ではn型層のn型不純物の濃度を変化させる必要がある点で実施の形態1および実施の形態2とは異なっている。具体的には、基本的な構造が図1に示したショットキーダイオードと同様である実施の形態3のショットキーダイオードの製造方法については、図4および図5を参照して、n型不純物の濃度が第1の面12A側から第2の面12B側に向けて徐々に高くなるようにn型層形成工程を実施することができる。より具体的には、たとえば、n型層12を気相エピタキシャル成長により形成する場合にn型不純物として添加される窒素の量を徐々に増加させ、n型層12におけるn型不純物濃度を第1の面12A側においては5×1016/cm3、第2の面12B側においては5×1017/cm3となるように、n型層形成工程を実施することができる。これにより、実施の形態3のショットキーダイオードを製造することができる。また、図4および図5を参照して、n型層形成工程おいて形成されるn型層12において、金属膜15の基板11側の端部と第1の面12Aとの間の領域には、第2の面12B側の表面層におけるn型不純物の濃度よりも相対的に低い不純物の濃度を有する領域が形成されるようにn型層形成工程を実施することができる。具体的には、たとえば、n型層12を気相エピタキシャル成長により形成する場合に、n型不純物として添加される窒素の量を、金属膜15の基板11側の端部と第1の面12Aとの間の領域を成長させる過程の一部または全部においてn型層12におけるn型不純物の濃度が1×1015/cm3、その他の成長過程においては1×1017/cm3となるように、n型層形成工程を実施することができる。これにより、実施の形態3の変形例のショットキーダイオードを製造することができる。また、基本的な構造が図11に示したショットキーダイオードと同様である実施の形態3のショットキーダイオードの製造方法については、図12~図16を参照して、第1のn型層形成工程においてはn型不純物の濃度が小さくなるように第1のn型層12Eを形成し、第2のn型層形成工程においてはn型不純物の濃度が上記第1のn型層12Eにおけるn型不純物の濃度より相対的に大きくなるように第2のn型層12Fを形成してもよい。具体的には、実施の形態2において述べたように、気相エピタキシャル成長により第1のn型層12Eおよび第2のn型層12Fを形成する場合、第1のn型層12Eにおけるn型不純物としての窒素の濃度は1×1015/cm3程度、第2のn型層12Fでは1×1017/cm3程度となるように、n型不純物として添加される窒素の量を変化させることができる。これにより、実施の形態3の変形例のショットキーダイオードを製造することができる。実施の形態4図18は本発明の一実施の形態である実施の形態4の半導体装置である酸化膜電界効果トランジスタMOSFETの構成を示す概略断面図である。また、図19は、MOSFETが配列されることにより形成される1チップのMOSFET素子の構成を示す概略平面図である。図18および図19を参照して、本発明の実施の形態4の半導体装置であるMOSFETの構成を説明する。図18を参照して、本発明の実施の形態4の半導体装置であるMOSFET30は、ワイドバンドギャップ半導体からなる基板31と、基板31上に形成されたn型層32とを備えている。n型層32は基板31側の表面である第1の面32Aとは反対側の表面である第2の面32Bから第1の面32Aに向けて延びるように形成された溝33を有している。溝33の内部において、溝33の底部である底壁33Aに接触する位置には絶縁体としての酸化物層34が配置されている。さらに、n型層32の第2の面32B付近の溝33の側壁33Bに面する位置には、高濃度の導電型がp型である不純物p型不純物を含むp型領域36が形成されている。また、第2の面32B付近におけるp型領域36に隣接するとともに、p型領域36から見て溝33が位置する側と反対側には、高濃度のn型不純物を含むn型領域37が形成されている。さらに、p型領域36およびn型領域37の底部に接するとともに、溝33から離れる方向においてn型領域37よりも溝33から離れた領域にまで延在するようにつまりn型領域37およびp型領域36を取り囲むように、低濃度のp型不純物を含むp型ウェル35が形成されている。p型ウェル35において、n型領域37より溝33から離れた位置に存在する部分の上部表面は、n型層32の第2の面32Bと同一平面上に位置する。つまり、溝33から見てn型領域37より離れた位置においては、p型ウェル35がn型層32の第2の面32Bと同一平面に露出している。上記p型ウェル35がn型層32の第2の面32Bに露出している部分上から、溝33から離れる方向に向かって延在するように、ゲート酸化膜39を介してゲート電極38が形成されている。ゲート電極38はその側壁および上部表面もゲート酸化膜39により覆われている。ゲート酸化膜39の側壁の位置は、n型領域37の溝33から遠い側の端部の位置とほぼ等しい。また、溝33の内部において、酸化物層34の上部表面と接触するとともに溝33の内部を充填し、さらにn型層32の上部表面である第2の面32B上にまで延在するようにソース電極41が形成されている。ソース電極41は、p型領域36およびn型領域37の上部表面、さらにゲート酸化膜39の側壁および上部表面に接触するように形成されている。さらに、基板31には基板31に接触するように図示しないドレイン電極が配置されている。また、図18のMOSFET30は1チップのMOSFET素子における繰り返し構造の1単位分であって、たとえば図19に示すようにMOSFET素子3はMOSFET30の溝33が格子状に配列されたものとすることができる。溝33に囲まれた領域の平面形状はたとえば多角形形状とすることができる。また、MOSFET素子3は図19に基づいて説明した上述の配列に代えて、たとえば図19に示す格子に囲まれた領域が溝33となるようにMOSFET30が配列されたものとしてもよい。次に、実施の形態4におけるMOSFET30の動作について説明する。図18を参照して、ゲート電極38の電圧が0Vの状態すなわちオフ状態では、ゲート酸化膜39の直下に位置するp型ウェル35とn型層32との間が逆バイアスとなり、非導通状態となる。このとき、n型層32においてソース電極41と接触している部分の周辺には空乏層が広がっており、ソース電極41と基板31に接触するように配置された図示しないドレイン電極との間は電気的に短絡しないSSB構造。そのため、n型層32のn型不純物の濃度を高く、n型層32の厚みを薄くすることができる。一方、ゲート電極38に正の電圧を印加していくと、p型ウェル35のゲート酸化膜39と接触する付近において反転層が形成される。その結果、n型領域37とn型層32とが電気的に接続され、電子の流れ47Aに沿って電子が移動することにより電流が流れる。このとき、前述のようにSSB構造を有するMOSFET30は、n型層32のn型不純物の濃度を高く、n型層32の厚みを薄くすることができるため、n型層32の抵抗を小さくすることができる。その結果、MOSFET30は低損失となっている。なお、上記n型層32において、前述の実施の形態2のショットキーダイオードと同様に、酸化物層34に隣接する位置にp型領域をさらに備えてもよい。これにより、酸化物層34とn型層32との界面付近における電界の集中を緩和することができる。その結果、実施の形態4のMOSFET30の耐圧に関する信頼性を一層向上させることができる。また、前述の実施の形態3のショットキーダイオードと同様に、上記n型層32において、n型不純物の濃度が第1の面32A側から第2の面32B側に向けて徐々に高くなるようにしてもよいし、ソース電極41の基板31側の端部と第1の面32Aとの間の領域に、第2の面32B側の表面層におけるn型不純物の濃度よりも相対的に低いn型不純物の濃度を有する領域が形成されてもよい。これにより、漏れ電流に対する影響の大きい領域においてはn型不純物の濃度が低くなっているため、漏れ電流は低減される。一方、漏れ電流に対する影響の比較的小さい領域においてはn型不純物の濃度が高くなっているため、n型層32の抵抗を低減することができる。次に、本発明の半導体装置の製造方法の一実施の形態として、実施の形態4のMOSFETの製造方法について図に基づいて説明する。図20は、実施の形態4のMOSFETの製造工程の概略を示す図である。また、図21~図28は実施の形態4のMOSFETの製造方法を説明するための概略断面図である。図20~図28を参照して、実施の形態4のMOSFETの製造方法について説明する。図20に示すように、まずワイドバンドギャップ半導体からなる基板を準備する工程である基板準備工程が実施された後、基板上にn型層を形成するn型層形成工程が実施される。具体的には、図21に示すように、基板準備工程において準備されたワイドバンドギャップ半導体、たとえば炭化珪素からなる基板31の上にn型層32たとえばn型不純物を含む炭化珪素層が形成される。このn型層形成工程は、たとえばn型不純物を含む原料ガスを用いた気相エピタキシャル成長により実施することができる。次に、図20に示すように、n型層形成工程で形成されたn型層にp型ウェルを形成するp型ウェル形成工程が実施される。具体的には、図21に示すように、たとえばn型層32の基板31側の面とは反対側の表面が熱酸化されることにより熱酸化膜42Aが形成される。さらにCVDにより熱酸化膜42A上に酸化膜43Aが形成される。そして、たとえば酸化膜43Aの上にフォトリソグラフィーにより開口を有するレジスト膜が形成される。そして、当該レジスト膜をマスクとして用いてRIEにより酸化膜43Aおよび熱酸化膜42Aが部分的に除去されることにより、n型層32上に開口パターンを有する熱酸化膜42Aおよび酸化膜43Aからなるマスク層が形成される。その後、上記レジスト膜をエッチングなどにより除去する。そして、このマスク層をマスクとして用いてn型層32へイオン注入を行なうことにより、n型層32にp型ウェル35が形成される。次に、図20に示すように、p型ウェル形成工程で形成されたp型ウェルに高濃度のp型不純物を含むp型領域を形成するp型領域形成工程が実施される。具体的には、図22に示すように、たとえば酸化膜43Aおよび熱酸化膜42Aがすべて除去された後、CVDにより酸化膜43Bが形成される。そして、たとえば酸化膜43Bの上にフォトリソグラフィーにより開口を有するレジスト膜が形成される。このレジスト膜をマスクとして用いてRIEにより酸化膜43Bが部分的に除去されることにより、p型ウェル35上に開口パターンを有する酸化膜43Bからなるマスク層が形成される。その後、上記レジスト膜を除去する。このマスク層をマスクとして用いてイオン注入を行なうことにより、p型ウェル35にp型領域36が形成される。次に、図20に示すように、p型領域形成工程でp型領域が形成されたp型ウェルに高濃度のn型不純物を含むn型領域を形成するn型領域形成工程が実施される。具体的には、図23に示すように、たとえば酸化膜43Bがすべて除去された後、CVDにより酸化膜43Cが形成される。そして、たとえば酸化膜43Cの上にフォトリソグラフィーにより開口を有するレジスト膜が形成される。このレジスト膜をマスクとして用いてRIEにより酸化膜43Cが部分的に除去されることにより、p型ウェル35およびp型領域36上に開口パターンを有する酸化膜43Cからなるマスク層が形成される。この酸化膜43Cに形成された開口パターンは、p型領域36の端部を露出させる位置に形成されている。このマスク層をマスクとして用いてイオン注入を行なうことにより、n型領域37が形成される。次に、図20に示すように、n型層に、基板側の表面である第1の面とは反対側の表面である第2の面から第1の面に向けて延びる溝をエッチングにより形成する溝形成工程が実施される。具体的には、図24に示すように、たとえば酸化膜43Cがすべて除去された後、活性化アニールが実施される。その後、CVDにより酸化膜43Dが形成される。そして、たとえば酸化膜43Dの上にフォトリソグラフィーにより所望の溝の形状に応じた開口を有するレジスト膜が形成される。このレジスト膜をマスクとして用いてRIEにより開口に応じて酸化膜43Dが部分的に除去される。この結果、開口パターンを有する酸化膜43Dが形成される。その後、上記レジスト膜をエッチングなどにより除去する。さらに、たとえば酸化膜43Dをマスクとして用いてRIEによりn型層32を部分的に除去することにより、n型層32に溝33が形成される。このとき、溝33の側面において、p型領域36およびp型ウェル35の表面が露出するように、溝33の位置は決定されている。次に、図20に示すように、溝の底部に絶縁体を形成する絶縁体形成工程が実施される。絶縁体形成工程は酸化物層形成工程、エッチング工程の順に実施される。具体的には、図25に示すように、溝33が形成されたn型層32はたとえば熱酸化により溝33の側壁33Bが犠牲酸化される。その後、エッチングにより酸化膜43Dおよび上記犠牲酸化により形成された酸化膜を含むすべての酸化膜が除去される。その後、たとえば熱酸化により溝33の内周面上からp型領域36、n型領域37、p型ウェル35の表面およびn型層32の第2の面32B上にまで延在する熱酸化膜42Bを形成する。そして、熱酸化膜42B上に、溝33の内部を充填するとともにn型層32の第2の面32B上にまで延在する酸化膜43EをCVDにより形成する。このようにして、熱酸化膜42Bおよび酸化膜43Eがそれぞれ形成されることにより酸化物層形成工程が完了する。さらに、たとえばRIEにより熱酸化膜42Bおよび酸化膜43Eが減膜されて溝33の底壁33A付近の熱酸化膜42Bおよび酸化膜43E以外の熱酸化膜42Bおよび酸化膜43Eが除去されることによりエッチング工程が完了する。この溝33の底壁33A付近に残存した熱酸化膜42Bおよび酸化膜43Eが絶縁体としての酸化物層34である。次に、図20に示すように、MOSFETのゲートを形成するゲート形成工程が実施される。ゲート形成工程はゲート酸化膜形成工程およびゲート電極形成工程を含んでいる。具体的には、図26に示すように、たとえば熱酸化によりn型層32の第2の面32B、p型領域36、n型領域37、p型ウェル35の表面、および溝13の内周面においてn型層12が露出した面に対して犠牲酸化が実施される。その後、犠牲酸化により形成された熱酸化膜がエッチングにより除去される。その後、たとえば熱酸化により溝33において酸化物層34が形成されていない内周面上から、p型領域36、n型領域37、p型ウェル35の表面、およびn型層32の第2の面32B上にまで延在するように熱酸化膜39Aが形成される。さらに、熱酸化膜39A上にたとえばCVDによりポリシリコン膜38が形成される。そして、たとえばポリシリコン膜38上にフォトリソグラフィーにより所望のゲート電極の形状以外の部分に開口を有するレジスト膜44Aが形成される。当該レジスト膜44Aをマスクとして用いてRIEによりポリシリコン膜38が部分的に除去されることにより、図26に示すようにゲート電極38が形成されるゲート電極形成工程。さらに、図27に示すように、たとえばレジスト膜44Aが除去された後、ゲート電極38が形成されたn型層32の第2の面32Bを覆うように、CVDにより酸化膜39Bが形成される。そして、たとえば酸化膜39B上にフォトリソグラフィーにより所望のゲート酸化膜の形状以外の部分に開口を有するレジスト膜44Bが形成される。このレジスト膜44Bをマスクとして用いてRIEにより酸化膜39Bが部分的に除去される。この結果、ゲート電極38を覆うように酸化膜39Bが残存する。このゲート電極38を取り囲むように残存した熱酸化膜39Aおよび酸化膜39Bがゲート酸化膜39であるゲート酸化膜形成工程。次に、図20に示すように、絶縁体としての酸化物層が形成された溝の側壁に接触するように、n型層とショットキー接触可能な金属膜を形成する金属膜形成工程を含むソース電極形成工程が実施される。ソース電極形成工程は金属膜形成工程、ボンディング電極形成工程の順に実施される。具体的には、図28に示すように、たとえばレジスト膜44Bを除去した後、溝33の底部に位置する酸化物層34上から溝33の側壁33B、n型層32の第2の面32B側におけるp型領域36、n型領域37の表面、ゲート酸化膜39の側面および上部表面上に延在するように、n型層32とショットキー接触可能なNiなどの金属を蒸着することにより金属膜45を形成する金属膜形成工程が実施される。金属膜45は、n型層32とショットキー接続し、p型領域36およびn型領域37とは電気的に接続する。金属膜45の厚みは溝33の幅より十分小さいので、金属膜45によっては溝33は充填されていない。その後、ボンディングが容易なAlなどの金属を金属膜45上に蒸着することにより、ボンディング電極46を形成するボンディング電極形成工程が実施される。なお、ボンディング電極46は金属膜45の厚みより厚く形成されており、溝33を充填するように形成されている。この金属膜45およびボンディング電極46がソース電極41となる。なお、金属膜45の厚みを厚くして溝33を充填するつまり、ソース電極41を金属膜45のみで構成するようにしてもよいし、ボンディング電極46を2層以上の多層膜構造としてもよい。以上の製造方法により、実施の形態4のMOSFET30を製造することができる。本製造方法には、実施の困難な工程が含まれていないため、本製造方法によれば、実施の形態4のMOSFET30を容易に製造することができる。なお、実施の形態4はたとえば以下の条件により実施することができる。図18を参照して、基板31としては4H-SiC六方晶を材料とし、0001面が主面となるように使用することができる。このとき、n型不純物として窒素を1×1019/cm3程度含むことにより、n基板として使用することができる。また、厚みは0.4mm程度とすることができる。また、nドリフト層としてのn型層32の第1の面32Aから第2の面32Bまでの距離は11μm程度、溝33が形成された部分のn型層32の幅溝33の側壁33Bから隣り合う溝33の側壁33Bまでの距離:ドリフト層幅は3.2μm程度、溝33の幅溝33における両側壁33B、33Bの間の距離は2μm程度とすることができる。さらに、酸化物層34と基板31との距離は1μm程度、酸化物層34の厚みは1μm以上2μm以下程度とすることができる。また、p型ウェル35の厚みは1μm程度とすることができる。また、製造方法においては、図21を参照して、n型層32はたとえば原料ガスとしてSiH4およびC3H8を使用したSiCの気相ホモエピタキシャル成長により形成することができる。また、n型層32はn型不純物として窒素を5×1016/cm3程度含んでおり、厚みは11μm程度とすることができる。さらに、熱酸化膜42Aは加熱温度が1200°C程度の熱酸化により、50nm程度の厚みとなるように形成することができる。また、酸化膜43AはCVDにより1.5μm程度の厚みになるように形成することができる。さらに、イオン注入はたとえば基板31の加熱温度を500°C程度とした高温イオン注入により、Al、ホウ素Bなどを深さ1μm程度、濃度1×1016/cm3程度注入することができる。また、図21および図22を参照して、熱酸化膜42A、酸化膜43Aおよび酸化膜43Bの除去はたとえばCF4系ガスを使用したRIEにより実施することができる。図22を参照して、酸化膜43BはたとえばCVDにより1μm程度の厚みになるように形成することができる。また、イオン注入はたとえば500°C程度の高温イオン注入により、Al、Bなどを深さ0.3μm程度、濃度1×1019/cm3程度注入することができる。また、図23を参照して、酸化膜43CはたとえばCVDにより1μm程度の厚みになるように形成することができる。さらに、イオン注入はたとえば基板31の加熱温度が500°C程度の高温イオン注入により、窒素N、リンPなどを深さ0.3μm程度、濃度1×1019/cm3程度注入することができる。また、図24を参照して、活性化アニールは加熱温度が1700°C程度で加熱時間が20分程度の条件で実施することができる。さらに、酸化膜43DはたとえばCVDにより3μm程度の厚みになるように形成することができる。また、酸化膜43Dの部分的な除去パターン形成は、たとえばCF4系ガスを使用したRIEにより実施することができる。さらに、溝33の形成はSF6およびO2系のガスを使用したRIEにより実施することができ、溝33の深さは10μm程度とすることができる。また、図25を参照して、犠牲酸化による熱酸化膜および熱酸化膜42Bは加熱温度が1200°C程度の熱酸化により、50nm程度の厚みとなるように形成することができる。さらに、酸化膜43EはたとえばCVDにより3μm程度の厚みになるように形成することができる。また、熱酸化膜42Bおよび酸化膜43Eの減膜は、CF4系ガスを使用したRIEにより10μm程度減膜することにより実施することができる。また、図26を参照して、犠牲酸化による熱酸化膜および熱酸化膜39Aは加熱温度が1200°C程度の熱酸化により、50nm程度の厚みとなるように形成することができる。さらに、たとえばゲート電極38を形成するためのポリシリコン膜は、低圧化学蒸着LowPressureCVD;LPCVDにより0.3μm程度の厚みになるように形成することができる。また、たとえばゲート電極38を形成するためのポリシリコン膜の除去は、CF4系ガスを使用したRIEにより実施することができる。また、図27を参照して、酸化膜39BはたとえばCVDにより0.4μm程度の厚みになるように形成することができる。さらに、図28を参照して、金属膜45は、Ni、Ptなどの金属を0.1μm程度の厚さになるように蒸着することにより形成することができる。また、ボンディング電極46はAlなどの金属を2~5μm程度の厚さになるように蒸着することにより形成することができる。図29は本発明の実施の形態4の半導体装置であるMOSFETにおける変形例の構成を示す概略断面図である。図29を参照して、本発明の実施の形態4の半導体装置であるMOSFETにおける変形例の構成を説明する。図29を参照して、実施の形態4の変形例のMOSFET30と、上述した実施の形態4の図18に示されたMOSFET30とは基本的に同様の構成を有している。しかし、実施の形態4のMOSFET30はプレナー構造であるのに対し、変形例のMOSFET30はトレンチ構造を有している点で異なっている。具体的には、ゲート電極およびこれに隣接する構造が異なっている。すなわち、変形例においては、p型領域36およびn型領域37の底部に接するようにつまりn型領域37およびp型領域36の底部において溝33に接する位置からn型領域37まで延在するように、低濃度のp型不純物を含むp型ウェル35が形成されている。そしてn型層32の第2の面32B付近においてp型ウェル35およびn型領域37と対向するように、ゲート酸化膜39を介してゲート電極38が形成されている。すなわち、n型層32の厚み方向第2の面32Bから第1の面32Aに向かう方向において、ゲート電極38の下部表面の位置は、p型ウェル35の下部表面の位置とほぼ同じ位置に配置されている。また、n型層32の厚み方向において、ゲート電極38の上部表面の位置はn型領域37の上部表面の位置とほぼ同じ位置に配置されている。また、異なる観点から言えば、n型層32の厚み方向において、ゲート電極38の下部表面の位置はn型領域37の上部表面の位置より第1の面32A側に位置している。より好ましくは、n型層32の厚み方向において、ゲート電極38の下部表面の位置はp型ウェル35の下部表面の位置と同じか当該下部表面の位置より第1の面32A側に位置する。また、ゲート電極38はその上部表面および下部表面もゲート酸化膜39により覆われている。また、溝33の内部において、酸化物層34の上部表面と接触するとともに溝33の内部を充填し、さらにn型層32の上部表面である第2の面32B上にまで延在するようにソース電極41が形成されている。ソース電極41は、p型領域36およびn型領域37の上部表面、さらにゲート酸化膜39の側壁および上部表面に接触するように形成されている。なお、ソース電極41は、図28において説明したように金属膜45およびボンディング電極46からなる多層膜構造としても良いし、金属膜45のみで構成してもよい。次に、図29を参照して、実施の形態4の変形例におけるMOSFET30の動作について説明する。実施の形態4の変形例のMOSFET30は基本的には実施の形態4のMOSFET30と同様に動作する。しかし、ゲート電極に正の電圧が印加された場合に反転層が形成される部位において相違している。すなわち、実施の形態4の変形例におけるMOSFET30のゲート電極38に正の電圧を印加していくと、p型ウェル35のゲート酸化膜39と接触する付近において反転層が形成される。その結果、n型領域37とn型層32とが電気的に接続され、電子の流れ47Bに沿って電子が移動することにより電流が流れる。このとき、前述のようにSSB構造を有するMOSFET30は、n型層32のn型不純物の濃度を高く、n型層32の厚みを薄くすることができるため、n型層32の抵抗を小さくすることができる。その結果、MOSFET30は低損失となっている。次に、実施の形態4の変形例におけるMOSFETの製造方法について説明する。図29に示すように、実施の形態4の変形例におけるMOSFET30は一般的なトレンチ構造を有するMOSFETのドリフト層にSSB構造を適用した構成となっている。従って、上述した実施の形態4のMOSFETの製造方法におけるSSB構造の作製方法と、一般的なトレンチ構造を有するMOSFETの製造方法とを組み合わせることにより、製造することができる。実施の形態5図30は本発明の実施の形態5の半導体装置としての接合型電界効果トランジスタJunctionFieldEffectTransistor;JFETの構成を示す概略断面図である。図30を参照して、本発明の実施の形態5の半導体装置としてのJFETの構成を説明する。図30を参照して、実施の形態5におけるJFET50と、上述した実施の形態4における図18のMOSFET30とはいずれも同様のSSB構造を有する電界効果型トランジスタである。従って、図30における基板51、下部n型層52および上部n型層62、溝53、絶縁体としての酸化物層54は、図18の基板31、n型層32、溝33、絶縁体としての酸化物層34と基本的に共通の構成を有している。また、図30のJFET50は図18のMOSFET30と同様に1チップのJFET素子における繰り返し構造の1単位分であって、図19に基づいて説明したMOSFET素子3と同様のJFET素子を構成することができる。しかし、実施の形態5のJFETは以下の点において実施の形態4のMOSFETとはとは異なっている。すなわち、基板51上に形成された下部n型層52および下部n型層52の上に形成された上部n型層62を含むn型層において、下部n型層52の基板51とは反対側の表面である境界面52B付近における溝53の側壁53Bに面する位置には、高濃度のp型不純物を含むp型領域56が形成されている。また、境界面52B付近における溝53の側壁53Bに面する位置には、p型領域56の底壁および溝53の側壁53Bを構成する側壁とは反対側の側壁を囲むように低濃度のp型不純物を含む埋め込みp型層55が形成されている。すなわち、埋め込みp型層55は溝の側壁53B、上部n型層62の底面、p型領域56の底面および溝53の側壁53Bとは反対側の側壁に接触して配置されている。また、上部n型層62の基板51とは反対側の表面である第2の面62B付近における溝53の側壁53Bに面する位置には、高濃度のn型不純物を含むn型領域57が形成されている。さらに、第2の面62B付近の埋め込みp型層55と対向する位置からn型領域57とは反対側溝53から遠ざかる方向に延在するように、ゲート電極58が形成されている。ゲート電極58は中濃度のp型不純物を含む半導体層である。また、上部n型層62の上には第2の面62Bに接触して、かつゲート電極58と対向する位置からn型領域57の方向に延在するように電極間酸化膜59が形成されている。電極間酸化膜59の溝53側の端面は、n型領域57とゲート電極58との間の領域に位置している。つまり、電極間酸化膜59によりゲート電極58の上部表面は完全に覆われている。また、溝53の内部において、酸化物層54の上部表面と接触するとともに溝53の内部を充填し、さらに上部n型層62の上部表面である第2の面62Bおよび電極間酸化膜59上にまで延在するようにソース電極61が形成されている。すなわち、ソース電極61は、n型領域57の上部表面、電極間酸化膜59の側壁および上部表面に接触するように形成されている。次に、実施の形態5におけるJFET50の動作について説明する。JFETの動作の型にはノーマリーオフ型とノーマリーオン型があり、ゲート電極58と埋め込みp型領域55とに挟まれたn型層58チャネル領域の不純物濃度と厚みによって変わる。ここでは、JFETとして一般的であるノーマリーオン型について説明を行なう。図30を参照して、ゲート電極58の電圧が0Vソース電極61と同電位の状態では、上部n型層において、ゲート電極58と埋め込みp型層55とで挟まれた領域チャネル領域は完全には空乏化されておらず、ソース電極61と下部n型層52とは電気的に接続された状態となっている。そのため、電子の流れ68Aに沿って電子が移動することにより電流が流れる。一方、ソース電極61に対してゲート電極58を負の電圧に印加していくと、上述のチャネル領域の空乏化が進行し、ソース電極61と下部n型層52とは電気的に遮断された状態となる。そのため、電子の流れ68Aに沿って電子が移動することができず、電流は流れない。ここで、下部n型層52においてソース電極61と接触している部分の周辺には空乏層が広がっており、ソース電極61と基板51に接触するように配置された図示しないドレイン電極との間は電気的に接続されないSSB構造。そのため、下部n型層52のn型不純物の濃度を高く、下部n型層52の厚みを薄くすることができる。その結果、下部n型層52の抵抗を小さくすることができるため、JFET50は低損失となっている。なお、下部n型層52において、前述の実施の形態2のショットキーダイオードと同様に、酸化物層54に隣接する位置にp型領域をさらに備えてもよい。これにより、酸化物層54と下部n型層52との界面付近における電界の集中を緩和することができる。その結果、実施の形態5のJFET50の耐圧に関する信頼性を一層向上させることができる。また、前述の実施の形態3のショットキーダイオードと同様に、下部n型層52において、n型不純物の濃度が第1の面52A側から境界面52B側に向けて徐々に高くなるようにしてもよいし、ソース電極61の基板51側の端部と第1の面52Aとの間の領域に、境界面52B側の表面層境界面52Bから2μm程度の範囲におけるn型不純物の濃度よりも相対的に低いn型不純物の濃度を有する領域が形成されてもよい。これにより、漏れ電流に対する影響の大きい領域においてはn型不純物の濃度が低くなっているため、漏れ電流は低減される。一方、漏れ電流に対する影響の比較的小さい領域においてはn型不純物の濃度が高くなっているため、下部n型層52の抵抗を低減することができる。次に、本発明の半導体装置の製造方法の一実施の形態として、実施の形態5のJFETの製造方法について図に基づいて説明する。図31は、実施の形態5のJFETの製造工程の概略を示す図である。また、図32~図39は実施の形態5のJFETの製造方法を説明するための概略断面図である。図31~図39を参照して、実施の形態5のJFETの製造方法について説明する。図31に示すように、まずワイドバンドギャップ半導体からなる基板を準備する工程である基板準備工程が実施された後、基板上に下部n型層を形成する下部n型層形成工程が実施される。具体的には、実施の形態4のn型層形成工程と同様に、図32に示すように、基板準備工程において準備されたワイドバンドギャップ半導体からなる基板51の上に下部n型層52が形成される。次に、図31に示すように、下部n型層形成工程で形成された下部n型層に埋め込みp型層を形成する埋め込みp型層形成工程が実施される。具体的には、実施の形態4のp型ウェル形成工程と同様に、図32に示すように、たとえば下部n型層52の基板51とは反対側の表面に熱酸化膜63Aおよび酸化膜64Aが形成される。そして、たとえばフォトリソグラフィーを用いて酸化膜64A上に所定のパターンを有するレジスト膜を形成する。当該レジスト膜をマスクとしてRIEにより熱酸化膜63Aおよび酸化膜64Aを部分的に除去することにより、下部n型層52上に図32に示したような開口パターンを有する熱酸化膜63Aおよび酸化膜64Aからなるマスク層が形成される。このマスク層をマスクとして用いてイオン注入を行なうことにより、下部n型層52に埋め込みp型層55が形成される。次に、図31に示すように、埋め込みp型層形成工程で形成された埋め込みp型層に高濃度のp型不純物を含むp型領域を形成するp型領域形成工程が実施される。具体的には、実施の形態4のp型領域形成工程と同様に、図33に示すように、たとえば酸化膜64Aおよび熱酸化膜63Aがすべて除去された後、CVDにより下部n型層52の基板51に対向する面と反対側の面上部表面上に酸化膜64Bが形成される。そして、たとえばフォトリソグラフィーを用いて酸化膜64B上に所定のパターンを有するレジスト膜を形成する。当該レジスト膜をマスクとしてRIEにより熱酸化膜64を部分的に除去することにより埋め込みp型層55上に図33に示したような開口パターンを有する酸化膜64Bからなるマスク層が形成される。このマスク層をマスクとして用いてイオン注入を行なうことにより、埋め込みp型層55にp型領域56が形成される。次に、図31に示すように、埋め込みp型層55およびp型領域56が形成された下部n型層52上に上部n型層を形成する上部n型層形成工程が実施される。具体的には、図34に示すように、たとえば酸化膜64Bがすべて除去された後、熱酸化により下部n型層52の上部表面が犠牲酸化される。その後、エッチングにより上記犠牲酸化により形成された酸化膜が除去される。そして、下部n型層52上に上部n型層62たとえばn型不純物を含む炭化珪素層がたとえば気相エピタキシャル成長により形成される。次に、図31に示すように、上部n型層62に高濃度のn型不純物を含むn型領域57図35参照を形成するn型領域形成工程が実施される。具体的には、図34に示すように、たとえば熱酸化およびCVDにより上部n型層62上に熱酸化膜63Bが、また当該熱酸化膜63B上に酸化膜64Cがそれぞれ形成される。そして、図35に示すように、たとえば酸化膜64Cの上にフォトリソグラフィーにより開口を有するレジスト膜が形成される。このレジスト膜をマスクとして用いてRIEにより酸化膜64Cおよび熱酸化膜63Bが部分的に除去されることにより、上部n型層62上に、所定の開口パターンを有し、熱酸化膜63Bおよび酸化膜64Cからなるマスク層が形成される。このマスク層をマスクとして用いてイオン注入を行なうことにより、上部n型層62にn型領域57が形成される。次に、図31に示すように、上部n型層にp型半導体からなるゲート電極を形成するゲート電極形成工程が実施される。具体的には、図36に示すように、たとえば酸化膜64Cおよび熱酸化膜63Bがすべて除去された後、熱酸化およびCVDにより上部n型層62上に熱酸化膜63Cが形成され、当該熱酸化膜63C上に酸化膜64Dが形成される。そして、たとえば酸化膜64Dの上にフォトリソグラフィーにより開口を有するレジスト膜が形成される。このレジスト膜をマスクとして用いてRIEにより酸化膜64Dおよび熱酸化膜63Cが部分的に除去されることにより、上部n型層62上に熱酸化膜63Cおよび酸化膜64Dからなるマスク層が形成される。このマスク層はn型領域57上を覆うように形成されている。このマスク層をマスクとして用いてイオン注入を行なうことにより、上部n型層62にp型不純物を含むゲート電極58が形成される。次に、図31に示すように、上部n型層62および下部n型層52に、基板51側の表面とは反対側の表面である上部n型層62の第2の面62Bから下部n型層52の第1の面52Aに向けて延びる溝53をエッチングにより形成する溝形成工程が実施される。具体的には、図37に示すように、実施の形態4の溝形成工程と同様に、たとえば酸化膜64Dおよび熱酸化膜63Cがすべて除去された後、活性化アニールが実施される。その後、CVDにより酸化膜64Eが形成される。そして、たとえばフォトリソグラフィーを用いて酸化膜64E上に所定のパターンを有するレジスト膜を形成する。当該レジスト膜をマスクとしてRIEにより酸化膜64Eを部分的に除去することにより、酸化膜64Eからなるマスク層が形成される。さらに、このマスク層をマスクとして用いてRIEにより上部n型層62および下部n型層52からなるn型層に溝53が形成される。次に、図31に示すように、溝の底部に絶縁体を形成する絶縁体形成工程が実施される。絶縁体形成工程は酸化物層形成工程、エッチング工程の順に実施される。具体的には、図38に示すように、エッチングにより酸化膜64Eを含むすべての酸化膜が除去された後、たとえば熱酸化およびCVDにより、溝53の内周面上から上部n型層62において形成されたゲート電極58上の領域にまで延在するように熱酸化膜63Eが、さらに当該熱酸化膜63E上に酸化膜64Fがそれぞれ形成されることにより酸化物層形成工程が完了する。さらに、たとえばRIEにより熱酸化膜63Eおよび酸化膜64Fが減膜されて溝53の底壁53A付近の熱酸化膜63Eおよび酸化膜64F以外の熱酸化膜63Eおよび酸化膜64Fが除去されることによりエッチング工程が完了する。この溝53の底壁53A付近に残存した熱酸化膜63Eおよび酸化膜64Fが絶縁体としての酸化物層54である。次に、図31に示すように、電極間酸化膜を形成する電極間酸化膜形成工程が実施される。具体的には、図38に示すように、たとえば熱酸化およびCVDにより上部n型層62の第2の面62Bを覆うように熱酸化膜63Fが、また熱酸化膜63F上に酸化膜64Gがそれぞれ形成される。そして、たとえば酸化膜64Gの上にフォトリソグラフィーにより開口を有するレジスト膜65が形成される。このレジスト膜65をマスクとして用いてRIEにより酸化膜64Gおよび熱酸化膜63Fを部分的に除去する。このとき残存した熱酸化膜63Fおよび酸化膜64Gが電極間酸化膜59である。次に、図31に示すように、実施の形態4と同様に、絶縁体としての酸化物層54が形成された溝53の側壁53Bに接触するように、上部および下部n型層62、52とショットキー接触可能な金属膜66を形成する金属膜形成工程を含むソース電極形成工程が実施される。具体的には、図38に示すように、たとえばレジスト膜65を除去した後、図39に示すようにn型層としての下部n型層52および上部n型層62とショットキー接触可能なNiなどの金属を蒸着することにより金属膜66を形成する金属膜形成工程が実施される。図39に示すようにn型層としての下部n型層52および上部n型層62と金属膜66はショットキー接続し、また、p型領域56とn型領域57と金属膜66とは電気的に接続する。その後、ボンディングが容易なAlなどの金属を蒸着することにより、金属膜66上にボンディング電極67を形成するボンディング電極形成工程が実施される。この金属膜66およびボンディング電極67がソース電極61となる。なお、ソース電極61は金属膜66のみで構成してもよいし、金属膜66と1層または複数層からなるボンディング電極67とから構成してもよい。以上の製造方法により、実施の形態5のJFET50を製造することができる。本製造方法には、実施の困難な工程が含まれていないため、本製造方法によれば、実施の形態5のJFET50を容易に製造することができる。なお、実施の形態5はたとえば以下の条件により実施することができる。図30を参照して、基板51としては実施の形態4と同様のn基板を使用することができる。また、n型層としての下部n型層52および上部n型層62も、基本的には実施の形態4のn型層と同様の構成とすることができる。ただし、第1の面52Aから境界面52Bまでの距離は11μm程度、境界面52Bから第2の面62Bまでの距離は1μm程度とすることができる。また、上部n型層62はn型不純物として窒素を2×1016/cm3程度含むことができる。さらに、酸化物層54と基板51との距離は1μm程度、酸化物層54の厚みは1μm以上2μm以下程度とすることができる。また、埋め込みp型層55の厚みは1μm程度とすることができる。また、製造方法においては、図32を参照して、下部n型層52および埋め込みp型層55は実施の形態4のn型層およびp型ウェルと同様に形成することができる。さらに、図33を参照して、p型領域56は、実施の形態4のp型領域と同様に形成することができる。また、図34を参照して、上部n型層62は下部n型層52と基本的には同様に形成することができるが、厚みは1μm程度、n型不純物として窒素の濃度は2×1016/cm3程度とすることができる。また、図35を参照して、n型領域57は実施の形態4のn型領域と基本的には同様に形成することができるが、厚みは0.5μm程度とすることができる。また、図36を参照して、熱酸化膜63Cは加熱温度が1200°C程度の熱酸化により、50nm程度の厚みとなるように形成することができる。また、酸化膜64DはCVDにより1μm程度の厚みになるように形成することができる。さらに、熱酸化膜63Cおよび酸化膜64Dの除去は、たとえばCF4系ガスを使用したRIEにより実施することができる。また、イオン注入はたとえば基板51の加熱温度が500°C程度の高温イオン注入により、Al、Bなどを深さ0.3μm程度、濃度1×1018/cm3程度注入することができる。また、図37および図38を参照して、溝53および酸化物層54の形成は、実施の形態4の溝および絶縁体の形成と同様に行なうことができる。さらに、図38を参照して、電極間酸化膜59の形成においては、熱酸化膜63Fは加熱温度が1200°C程度の熱酸化により、50nm程度の厚みとなるように形成することができる。また、酸化膜64GはCVDにより0.4μm程度の厚みになるように形成することができる。さらに、熱酸化膜63Fおよび酸化膜64Gの除去はたとえばCF4系ガスを使用したRIEにより実施することができる。また、図39を参照して、ソース電極61は実施の形態4のソース電極と同様に形成することができる。なお、上記においては、ワイドバンドギャップ半導体からなる基板およびn型層を備えた半導体装置およびその製造方法について説明したが、本発明はこれに限定されるものではなく、Siなどの一般的な半導体からなる基板およびn型層を備えた半導体装置およびその製造方法にも適用することができる。今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。