"a半導体基板上にトンネル絶縁膜を形成し、前記トンネル絶縁膜の上にフローティングゲート電極膜、電極間絶縁膜を堆積し、パターニングして、フローティングゲート電極構造を形成する工程と;b前記半導体基板の他の領域にゲート絶縁膜を形成する工程と;c前記フローティングゲート電極構造、前記ゲート絶縁膜を覆って、導電膜、エッチストッパ膜を堆積する工程と;d前記エッチストッパ膜、導電膜をエッチングして不揮発性メモリの積層ゲート電極構造を形成する工程と;e前記積層ゲート電極構造の側壁上に、リーク防止用第1絶縁膜を形成する工程と;f前記リーク防止用第1絶縁膜を覆って、LP-CVDにより窒化シリコン膜を堆積し、異方性エッチングして、前記積層ゲート電極側壁上に第1サイドウォールスペーサ層を残す工程と;g前記エッチストッパ層を除去する工程と;h前記他の領域の前記導電層をパターニングし、ゲート電極構造を形成する工程と;i前記半導体基板全面に第2絶縁膜を堆積し、異方性エッチングして、前記積層ゲート電極構造、ゲート電極構造側壁上に第2サイドウォールスペーサを残す工程と;j希弗酸水溶液で前記半導体基板表面を露出する工程と;k露出した前記半導体基板表面にシリサイド層を形成する工程と;を含む半導体装置の製造方法。前記工程iが、前記窒化シリコン膜を中間層として含む積層サイドウォールスペーサを形成する請求項1記載の半導体装置の製造方法。本発明の目的は、フラッシュメモリセルと低電圧動作トランジスタや高電圧動作トランジスタを集積化し、かつ異種トランジスタを混載することによる不具合を生じさせない半導体装置を製造するのに適した半導体装置の製造法を提供することである。本発明の1観点によれば、a半導体基板上にトンネル絶縁膜を形成し、前記トンネル絶縁膜の上にフローティングゲート電極膜、電極間絶縁膜を堆積し、パターニングして、フローティングゲート電極構造を形成する工程と;b前記半導体基板の他の領域にゲート絶縁膜を形成する工程と;c前記フローティングゲート電極構造、前記ゲート絶縁膜を覆って、導電膜、エッチストッパ膜を堆積する工程と;d前記エッチストッパ膜、導電膜をエッチングして不揮発性メモリの積層ゲート電極構造を形成する工程と;e前記積層ゲート電極構造の側壁上に、リーク防止用第1絶縁膜を形成する工程と;f前記リーク防止用第1絶縁膜を覆って、LP-CVDにより窒化シリコン膜を堆積し、異方性エッチングして、前記積層ゲート電極側壁上に第1サイドウォールスペーサ層を残す工程と;g前記エッチストッパ層を除去する工程と;h前記他の領域の前記導電層をパターニングし、ゲート電極構造を形成する工程と;i前記半導体基板全面に第2絶縁膜を堆積し、異方性エッチングして、前記積層ゲート電極構造、ゲート電極構造側壁上に第2サイドウォールスペーサを残す工程と;j希弗酸水溶液で前記半導体基板表面を露出する工程と;k露出した前記半導体基板表面にシリサイド層を形成する工程と;を含む半導体装置の製造方法が提供される。以下、図面を参照して本発明の実施例を説明する。図1A-1Eは、本発明の第1の実施例による半導体装置の製造方法を概略的に示す断面図である図1Aに示すように、例えばp型の半導体基板11の表面に素子分離用溝を形成し、絶縁膜を埋め込み、不要部を化学機械研磨CMPにより除去してSTI型素子分離領域12を形成する。素子分離領域12で画定された活性領域表面を、800°C~1100°Cで熱酸化し、ゲート酸化膜13を形成する。ゲート酸化膜13を覆うように、半導体基板表面上に多結晶シリコン膜を堆積する。ホトレジストパターンをマスクとして多結晶シリコン膜をエッチングすることにより、ゲート電極14をパターニングする。この時、エッチングガスにはHBr及びCl2からなる混合ガスを使用し、シリコンとシリコン酸化膜とのエッチング速度が大きく異なる高選択比のリアクティブイオンエッチングRIEを行なう。このエッチングは、Siに対するシリコン酸化膜のエッチング速度が極めて遅いため、ポリシリコンをエッチングする際、ゲート酸化膜13はわずかにエッチングされるのみでエッチングを停止することができる。その後レジストパターンは除去する。形成されたゲート電極をマスクとし、例えばn型不純物を浅くイオン注入し、ソース/ドレインのエクステンション領域15を形成する。図1Bに示すように、ゲート電極を覆うように窒化シリコン膜を堆積し、その後エッチバックを行ってゲート電極14側壁上にのみ窒化シリコン膜のサイドウォールスペーサ16を残す。このエッチングは、CHF3を主なエッチングガスとしたリアクティブイオンエッチングRIEにより行い、ゲート酸化膜13を残すようにする。なお、基板へのダメージが問題にならない場合は、ゲート酸化膜13をエッチング除去してもよい。図1Cに示すように、残ったゲート酸化膜13又はゲート酸化膜を既に除去した場合は基板表面に形成された自然酸化膜を除去するため、酸化シリコンの等方性エッチングを行う。等方性エッチングは、ダメージの少ないエッチング方法であり、例えば希フッ酸水溶液、ダウンストリーム法ドライエッチングにより行なうことができる。等方性エッチングは、側方にもエッチングが進行するため、サイドウォールスペーサ16下方のゲート酸化膜13が後退する。このようにして、サイドウォールスペーサ16の下にアンダーカットが発生する。図1Dに示すように、テトラエチルオルソシリケートTEOSを用い、シリコン酸化膜23を基板全面に堆積する。酸化シリコン膜23は、アンダーカットも埋め込み、全面に堆積する。例えばCF4を主なエッチングガスとしたRIEを用いて異方性エッチングを行なう。平坦部上の酸化シリコン膜を除去し、窒化シリコン膜のサイドウォールスペーサ16側面を覆い、かつアンダーカット部分を埋め込む酸化シリコン膜のサイドウォールスペーサ23が形成される。シリサイド反応に先立ち、希フッ酸水溶液を用いて半導体基板11表面上及びゲート電極14表面上の酸化シリコン膜を除去し、清浄な表面を露出する。サイドウォールスペーサはその全側面がTEOSシリコン酸化膜で形成されているため、エッチング速度が均一であり、アンダーカットは生じない。このため、不測のショートや歪みを防止することができる。図1Eに示すように、半導体基板表面上にシリサイド化可能な金属、例えばCoまたはTiの層を、例えば厚さ30nm程度スパッタリングで成膜する。1次シリサイド化反応を例えば550°C、30秒間のラピッドサーマルアニールRTAで行い、Siと金属との1次シリサイド化反応を生じさせる。未反応の金属層を除去した後、2次シリサイド化反応を例えば800°C、30秒間のRTAで行い、シリサイド層18を形成する。アンダーカットを生じることなく、シリサイド層を形成でき、窒化シリコン膜を含むサイドウォールスペーサが形成されているので、図7Eに示すようなSAC工程を行うこともできる。図2A-2Eは、本発明の第2の実施例による半導体装置の製造方法を概略的に示す断面図である。図2A、2Bは、図1A、1Bと同一の構成であり、同一の工程により製造することができる。図2Cに示すように、窒化シリコンのサイドウォールスペーサ16を覆うように、TEOS酸化シリコンのサイドウォールスペーサ23を形成する。TEOS酸化シリコン膜は熱酸化膜よりエッチングレートが速い。サイドウォールスペーサ23の形成において、コントロールエッチングを行ってゲート酸化膜13を残すようにする。サイドウォールスペーサ23,16を介して半導体基板11にイオン注入を行ない、ソース/ドレイン領域17を形成する。図2Dに示すように、シリサイド化反応のために希フッ酸水溶液を用い、基板11表面とゲート電極14表面を露出する。このエッチングにおいて、TEOS酸化シリコン膜23は、熱酸化したゲート酸化膜13よりもエッチング速度が速いので、ゲート酸化膜13とTEOS酸化シリコン膜23が同時にエッチングされる時、ゲート酸化膜13のエッチングが遅れ、張り出しが形成されても、アンダーカットは形成されない。図2Eに示すように、第1の実施例同様露出したシリコン表面上にシリサイド層18を形成する。本実施例によれば、サイドウォールスペーサ下方にはゲート酸化膜が露出するが、サイドウォールスペーサの最外層はゲート酸化膜よりもエッチングレートの速い酸化シリコン膜で形成されるため、アンダーカットは生じない。サイドウォールスペーサは窒化シリコン膜を含み、SAC工程を行うことができる。窒化シリコン膜は、基板表面には接せず、過度の歪みを与えることも防止される。図3A-3Eは、本発明の第3の実施例による半導体装置の製造方法を概略的に示す断面図である。図3Aは、図1Aと同一の構成であり、同一の工程により作成することができる。図3Bに示すように、ゲート電極14を覆うように、TEOSから形成した酸化シリコン膜、窒化シリコン膜を連続的に堆積し、エッチバックを行ってゲート電極14側壁上を覆う酸化シリコン膜24、窒化シリコン膜16の積層サイドウォールスペーサを形成する。なお、TEOS酸化シリコン膜に代え、熱酸化による酸化シリコン膜を用いても良い。サイドウォールスペーサ形成の際、窒化シリコン膜のエッチングにはCHF3ガスを主としたエッチングガスを用い、酸化シリコン膜のエッチングにはCF4ガスを主としたエッチングガスを用いる。ゲート酸化膜2を残す場合には、時間を制限したコンロールエッチングを行う。図3Cに示すように、活性領域表面を露出するように希フッ酸水溶液でゲート酸化膜又はシリコン表面上の自然酸化膜を除去する。基板表面上の酸化シリコン膜が除去されると共に、ゲート酸化膜13、サイドウォールスペーサの酸化シリコン膜24もエッチングされるため、窒化シリコン膜サイドウォールスペーサ16の下方にはアンダーカットが生じる。図3Dに示すように、TEOSを用いた酸化シリコン膜を堆積し、エッチバックすることによりサイドウォールスペーサ23を形成する。サイドウォールスペーサ23は、窒化シリコン膜のサイドウォールスペーサ下のアンダーカット部分を埋め、アンダーカットない外表面を形成する。図3Eに示すように、前述の実施例同様露出しているシリコン表面上にシリサイド層18を形成する。本実施例によれば、サイドウォーススペーサが酸化シリコン膜、窒化シリコン膜、酸化シリコン膜の3層で形成され、最外側のサイドウォールスペーサ23は基板表面に達するため、シリサイド層形成に先立つ希フッ酸水溶液の洗浄工程においてアンダーカットが生じることを防止できる。サイドウォールスペーサは窒化シリコン膜を含み、SAC工程を行うことができる。窒化シリコン膜は、基板表面には接せず、過度の歪みを与えることも防止される。図4A-4Eは、本発明の第4の実施例による半導体装置の製造方法を概略的に示す断面図である。図4Aは、図1Aと同一構成であり、同一工程により作成することができる。図4Bに示すように、第3の実施例同様ゲート電極14を覆うように、酸化シリコン膜24、窒化シリコン膜16の積層を堆積し、窒化シリコン膜16をエッチバックする。CHF3を主エッチングガスとするRIEを選択性良く行うことにより、窒化シリコン膜16のサイドウォールスペーサを形成し、その下の酸化シリコン膜24は残す。図4Cに示すように、基板全面上に酸化シリコン膜23を堆積し、エッチバックを行って平坦部上の酸化シリコン膜23、24を除去する。ゲート電極14側壁上に酸化シリコン膜24、窒化シリコン膜16、酸化シリコン膜23の3層の積層構造からなるサイドウォールスペーサが形成される。ゲート酸化膜13の上面、ゲート電極14の側面上に、第1の酸化シリコン膜24が折れ曲がった形状で形成され、その上に窒化シリコン膜16、酸化シリコン膜23の積層からなるサイドウォールスペーサが形成された形状となる。この段階でソース/ドレイン領域17形成用のイオン注入を行なう。図4Dに示すように、希フッ酸水溶液を用い、シリコン基板表面に存在し得るゲート酸化膜、自然酸化膜を除去し、清浄なシリコン表面を露出する。ゲート酸化膜側面が露出しているが、酸化シリコン膜23よりもエッチング速度が遅いので、アンダーカットは生じない。図4Eに示すように、図1E同様のシリサイド化反応を行ない、シリコン表面にシリサイド層18を形成する。アンダーカットの無いシリコン表面上に低抵抗のシリサイド層が形成され、電極領域の抵抗を低減する。本実施例においては、サイドウォール側面においてゲート酸化膜とその上の酸化シリコン膜が露出するが、ゲート酸化膜のエッチング速度はその上に酸化シリコン膜のエッチング速度よりも遅く、サイドエッチングが抑制されるため、アンダーカットが生じることは防止される。サイドウォールスペーサは層間絶縁膜のエッチングに対し、バリア性を有する絶縁膜である窒化シリコン膜を含み、SAC工程を行うことができる。窒化シリコン膜は、基板表面には接せず、過度の歪みを与えることも防止される。以下、フラッシュメモリと論理回路用メモリ、フラッシュメモリ駆動用高電圧トランジスタ等を混載する半導体装置の実施例を説明する。図5A、5Bは、NOR型フラッシュメモリの構成を示す平面図及び等価回路図である。図5Aに示すように、半導体基板に素子分離領域ISOを形成し、活性領域ARを画定する。活性領域AR上にトンネル酸化膜を形成し、全面上にフローティングゲートとなるアモルファスシリコン膜及びONO膜を堆積し、活性領域ARの形状に沿う形にパターニングする。その後、ONO膜を堆積し、コントロールゲートとなる多結晶シリコン膜を堆積し、フローティングゲートと直交する方向にパターニングし、露出した下方のONO膜、フローティングゲートもパターニングする。ソースドレイン領域のイオン注入を行ない、フラッシュメモリの基本構造を作成する。層間絶縁膜を介して、活性領域ARと交差するする方向にソースラインSLを形成し、ソース領域に接続する。さらに層間絶縁膜を介して、活性領域と沿う方向にビットラインBLを形成し、ドレイン領域に接続する。図5Bに示すように、フローティングゲートFG、コントロールゲートCGを含む各フラッシュメモリセルMCは、共通のビットラインBLに接続されると共に、それぞれ別個のソースラインに接続され、個別に読み出すことが可能である。図5C、5Dは、NAND型フラッシュメモリの構成を示す平面図及び等価回路図である。図5Cに示すように、図5Aと同様の活性領域ARを図中縦方向に画定するように素子分離領域ISOを形成する。各活性領域ARに沿う方向にフローティングゲートFGを形成し、交差する方向にコントロールゲートCGを形成し、下方のフローティングゲートFGもパターニングする。図5Dに示すように、複数のフラッシュメモリセルMCが直列に接続され、選択ゲートSGを介して読み出し回路に接続されている。選択ゲートSGにオン電圧を印加し、読み出し対象セルに対し蓄積電荷に応じてオン/オフ状態となる読み出し電圧を印加し、他のフラッシュメモリセルMCには強制的にオン状態とするオン電圧を印加する。複数のトランジスタ構造を介して読み出し対象のメモリセルMCの記憶状態が読み出される。以下、フラッシュメモリセルは図5Aに示すX-X’線に沿う断面図を例として説明するが、NAND型フラッシュメモリセルも同様の工程で作成できることは自明であろう。図6Aに示すように、半導体基板11の活性領域表面上に、800°C~1000°Cの熱酸化により、厚さ8nm-10nmのトンネル酸化膜25を形成する。なお、図中には左側にフラッシュメモリセルを形成するメモリ領域、中央に低電圧動作トランジスタを形成する論理回路領域、右側に高電圧トランジスタを形成する周辺回路領域を示す。倫理回路領域にゲート酸化膜厚の異なる複数種のトランジスタを形成してもよい。各領域はそれぞれSTI等の素子分離領域により画定されている。トランジスタ領域にはトンネル酸化膜を形成する必要はないが、基板表面の熱酸化により同時に形成されてしまう。図6Bに示すように、トンネル酸化膜25の上に厚さ80nm-120nm、P濃度5E195×1019cm-3程度のドープトアモルファスシリコン膜を約500°CのCVDで堆積し、その上にONO膜27を形成する。なお、ドープトアモルファスシリコン膜はその後の熱処理により多結晶シリコン膜に変換される。図6Cに示すように、ONO膜は、酸化シリコン膜27a、窒化シリコン膜27b、酸化シリコン膜27cの積層で形成されている。先ず、アモルファスシリコン膜26上に、厚さ5nm-10nmの酸化シリコン膜27aを、基板温度750°C以上、例えば800°Cの高温CVDにより堆積する。酸化シリコン膜27aの上に、厚さ5nm-10nmの窒化シリコン膜27bを例えば700°C以上の減圧CVDにより成膜する。窒化シリコン膜27bの表面を950°Cで熱酸化し、厚さ3nm-10nmの熱酸化シリコン膜27cを形成する。このように形成したONO膜27は、優れたリーク電流防止機能を有する。700°C以上の成膜温度を採用するが、トランジスタ領域には未だ拡散領域は形成されておらず、問題は生じない。図6Dに示すように、レジストパターンを用いてONO膜27、シリコン膜26をパターニングし、フラッシュメモリのフローティングゲートおよびその上のONO膜を形成し、フラッシュメモリセル領域をレジストパターンPR1で覆い、低電圧動作トランジスタ領域、高電圧動作トランジスタ領域のONO膜27、シリコン膜26、トンネル酸化膜25を除去する。素子分離領域上のこれらの膜も除去される。基板表面にダメージを与えないように、トンネル酸化膜25の除去は希HF水溶液によるウェットエッチングにより行う。図6Eに示すように、基板11表面に高電圧トランジスタのゲート酸化膜に適した厚さ10nm-50nmの熱酸化膜13aを800°Cー1100°Cの熱酸化で形成する。低電圧動作トランジスタ領域にも同様の酸化シリコン膜が形成される。フラッシュメモリセル領域はONO膜27で覆われているため、酸化が進行しない。図6Fに示すように、フラッシュメモリセル領域及び高電圧動作トランジスタ領域を覆うレジストマスクPR2を形成し、低電圧トランジスタ領域の酸化シリコン膜13aを希フッ酸水溶液により除去する。図6Gに示すように、800°C-1100°Cの熱酸化により、低電圧動作トランジスタ領域表面に厚さ1nmー10nmのゲート酸化膜13bを形成する。このようにして、低電圧動作トランジスタ領域においては薄いゲート酸化膜、高電圧動作トランジスタ領域においては厚いゲート酸化膜が形成される。なお、トランジスタのゲート酸化膜を酸化シリコンに代え、酸化窒化シリコンで形成することもできる。図6Hに示すように、例えば基板温度620°Cで基板表面上に多結晶シリコン膜28をCVDにより厚さ80nmー250nm堆積する。この多結晶シリコン膜28は、その後パターニングされて、フラッシュメモリセルにおいてはコントロールゲート電極を形成し、トランジスタ領域においてはゲート電極を形成する。多結晶シリコン膜28の上に、例えば基板温度400°CでプラズマCVDにより、窒化シリコン膜34を厚さ10nm-25nm形成する。なお、熱窒化シリコン膜やプラズマCVDによる酸化窒化シリコン膜を形成することも可能である。この窒化シリコン膜は、エッチストッパや熱酸化時、イオン注入時のマスクとして機能すれば良く、さほどの緻密性、高品質は必要としない。図6Iに示すように、窒化シリコン膜34の上にフラッシュメモリセルの積層ゲート構造のパターンを有し、低電圧動作トランジスタ領域、高電圧動作トランジスタ領域を覆うレジストパターンPR3を形成する。このレジストパターンPR3をマスクとし、プラズマ窒化シリコン膜34、多結晶シリコン膜28、ONO膜27、シリコン膜26をエッチングする。フラッシュメモリセル領域においては、シリコン膜のフローティングゲート電極26、その上のONO膜27、コントロールゲート電極28c、プラズマ窒化シリコン膜34がパターニングされる。その後レジストパターンPR3は除去する。図6Jに示すように、フラッシュメモリセルのシリコン膜側面上に800°C-900°Cの熱酸化により、保護酸化膜35を厚さ1nm-5nm形成する。熱酸化膜はキャリアのリークに対し高いバリア性を有する絶縁膜である。低電圧動作トランジスタ領域、高電圧動作トランジスタ領域においては、多結晶シリコン膜28上を窒化シリコン膜34が覆っているため、熱酸化は行われない。図6Kに示すように、フラッシュメモリセルのゲート電極の一方の側及び低電圧動作トランジスタ領域、高電圧動作トランジスタ領域を覆うレジストパターンPR4を形成する。レジストパターンPR4の開口内に露出した領域に対し、例えばPイオンを加速エネルギ50keV-80keV、ドーズ量1×1014cm-2-5×1014cm-2でイオン注入し、ドレイン用n型領域31を形成する。さらにAsイオンを加速エネルギ30keV-50keV、ドーズ量1×1015cm-2-6×1015cm-2でイオン注入し、拡散領域32を形成する。その後レジストマスクPR4は除去する。図6Lに示すように、低電圧動作トランジスタ領域、高電圧動作トランジスタ領域を覆うレジストパターンPR5を作成する。フラッシュメモリセル領域に対して、Asイオンを加速エネルギ20keV-60keV、ドーズ量5×1014cm-2-3×1015cm-2でイオン注入し、拡散領域32の不純物濃度を高め、他方の側にソース用拡散領域33を形成する。その後レジストパターンPR5は除去する。図6Mに示すように、基板温度600°CでTEOS酸化シリコン膜36を堆積し、次に基板温度800°C、0.8torrの減圧LPCVDにより窒化シリコン膜37を堆積する。LP-CVDによる窒化シリコン膜は、水分、SiH基等の侵入に対して高いバリア性を有する緻密、高品質の絶縁膜である。異方性エッチングを行って平坦表面上のLP-CVD窒化シリコン膜、TEOS酸化シリコン膜をCHF3を主エッチングガスとする異方性エッチング、CF4を主エッチングガスとする異方性エッチングでそれぞれ除去し、積層ゲート電極側壁上に酸化シリコン膜36、窒化シリコン膜37の積層からなるサイドウォールスペーサを形成する。なお、TEOS酸化シリコン膜36は省略してもよい。図6Nに示すように、さらにCF4を主エッチングガスとした異方性エッチングを行い、窒化シリコン膜34をエッチングする。窒化シリコンのサイドウォールスペーサ37も上部がエッチされる。トランジスタ領域の窒化シリコン膜34も除去され、シリコン膜28が露出する。なお、酸化シリコン膜36を形成しない場合は、窒化シリコン膜37のエッチングと窒化シリコン膜34のエッチングを連続的に行うこともできる。図6Oに示すように、トランジスタ領域でゲート電極のパターンを有し、フラッシュメモリ領域を覆うレジストパターンPR6を形成する。レジストパターンPR6をマスクとし、多結晶シリコン膜28のエッチングを行ってゲート電極28a、28bを形成する。窒化シリコン膜34を除去しているため、エッチング対象層はシリコンのみであり、高精度のエッチングが容易になる。その後レジストパターンPR6は除去する。図6Pに示すように、フラッシュメモリセル領域及び高電圧動作トランジスタ領域を覆うレジストパターンPR7を形成し、低電圧トランジスタ領域にn型不純物をイオン注入し、ソース/ドレインのエクステンション領域41を形成する。その後レジストパターンPR7は除去する。図6Qに示すように、フラッシュメモリセル領域及び低電圧動作トランジスタ領域を覆うレジストパターンPR8を形成する。高電圧動作トランジスタ領域に対し、n型不純物をイオン注入し、低濃度ドレインLDD領域42を形成する。その後、レジストパターンPR8は除去する。なお、条件が許せば、低電圧動作トランジスタ領域、高電圧動作動作トランジスタを分離せず、同一工程でエクステンション領域、LDD領域をイオン注入してもよい。図6Rに示すように、基板全面上にTEOS酸化シリコン膜44を基板温度600°Cで厚さ80nm-150nm堆積し、エッチバックして平坦表面上の酸化シリコン膜を除去する。フラッシュメモリセル領域の積層ゲート電極側壁上には酸化シリコン膜のサイドウォールスペーサ44cが形成され、低電圧動作トランジスタ領域、高電圧トランジスタ領域ではゲート電極28b、28a側壁上に酸化シリコンのサイドウォールスペーサ44b、44aが形成される。図6Sに示すように、全活性領域に対しn型不純物をイオン注入し、高濃度ソース/ドレイン領域46を形成する。なお、CMOS回路を形成する場合は、p-チャネル領域、n-チャネル領域をレジストパターンで分離し、n型不純物、p型不純物をそれぞれイオン注入する。図6Tに示すように、基板表面及びゲート電極表面を希フッ酸水溶液で洗浄し、自然酸化膜等を除去した後、Ti、Co等シリサイド化可能金属層を厚さ約30nmスパッタリングで堆積する。必要に応じてさらにTiN層を堆積し、500°C、30秒等のアニーリングを行って第1次シリサイド層を形成する。未反応の金属層等を除去した後、例えば800°C、30秒の2次アニールを行い、低抵抗のシリサイド層18を形成する。サイドウォールスペーサ表面には窒化シリコン膜が露出せず、ゲート酸化膜とTEOS酸化シリコン膜が基板に接するように露出しているため、アンダーカットは形成されず、ショート、歪み等の問題も生じない。図6Uに示すように、各ゲート電極構造を覆うように層間絶縁膜21を堆積し、必要に応じて表面を平坦化する。層間絶縁膜21を貫通するコンタクトホールを形成し、Ti層、TiN層等を形成した後W層を埋め込んで、不要部分を除去することによりWプラグ22を形成する。このようにして、複数種類の半導体素子を混載した半導体装置が形成される。必要に応じて上層配線を形成し、多層配線構造を形成する。半導体装置の一般的技術に関しては、種々の公知技術を採用できる例えば米国特許第6、492、734号、第6、500、710号参照、これらの全内容を参照により取り込む。以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。以下、本発明の特徴を付記する。1.半導体基板と;前記半導体基板上に形成された第1ゲート酸化膜と;前記第1ゲート酸化膜上に形成された第1ゲート電極と;前記第1ゲート電極両側の前記半導体基板内に形成された第1ソース/ドレイン領域と;前記第1ゲート電極側壁上に形成された2層以上の積層サイドウォールスペーサであって、最外層以外の層として窒化膜を含み、最外層は、酸化膜又は酸化窒化膜で形成され、下面が前記半導体基板または第1ゲート酸化膜、又は窒化膜以外の他のサイドウォールスペーサ層と接している第1積層サイドウォールスペーサと;を有する半導体装置。2.さらに、前記第1ソース/ドレイン領域上に形成された第1シリサイド層を有する付記第1項記載の半導体装置。3.前記第1シリサイド層が、コバルトシリサイド層である付記第2公記載の半導体装置。4.前記第1積層サイドウォ―ルスペーサの最外層が、前記第1ゲート酸化膜の側壁を覆い、直接前記半導体基板に接している付記第1項記載の半導体装置。5.前記第1積層サイドウォールスペーサの最外層の底面が、前記第1ゲート酸化膜に接し、酸化膜エッチングに対して前記第1ゲート酸化膜より速いエッチングレートを有する付記第1項記載の半導体装置。6.前記窒化膜が、前記第1積層サイドウォールスペーサの中間層であり、前記第1積層サイドウォールスペーサが、前記窒化膜と前記第1ゲート電極との間及び前記窒化膜と前記第1ゲート酸化膜との間に形成された酸化膜又は酸化窒化膜を含む、付記第1項記載の半導体装置。7.前記第1積層サイドウォ―ルスペーサの最外層が、前記第1ゲート酸化膜の側壁を覆い、直接前記半導体基板に接している付記第6項記載の半導体装置。8.前記第1積層サイドウォールスペーサの最外層が、前記第1ゲート酸化膜に接する底面を有し、酸化膜エッチングに対して前記第1ゲート酸化膜より速いエッチングレートを有する付記第6項記載の半導体装置。9.さらに、前記半導体基板の上に形成された積層ゲート電極構造であって、前記半導体基板の上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成されたフローティングゲート電極と、前記フローティング電極上に形成された絶縁膜と、前記絶縁膜上に形成されたコントロールゲート電極と、を含む積層ゲート電極構造と;前記積層ゲート電極構造両側の前記半導体基板内に形成された第2ソース/ドレイン領域と;前記積層ゲート電極構造の側壁上に形成された3層以上の第2積層サイドウォールスペーサであって、中間層として前記半導体基板に接しない窒化膜を含む第2積層サイドウォールスペーサと;を有する付記第1項記載の半導体装置。10.前記第2積層サイドウォールスペーサが、最内層として熱酸化層を含む付記第9項記載の半導体装置。11.前記第2積層サイドウォールスペーサが、最外層として底面が前記半導体基板に接する酸化膜又は酸化窒化膜を含む付記第9項記載の半導体装置。12.半導体基板と;前記半導体基板上に形成された第1ゲート酸化膜と;前記第1ゲート酸化膜上に形成された第1ゲート電極と;前記第1ゲート電極両側の前記半導体基板内に形成された第1ソース/ドレイン領域と;前記第1ゲート電極側壁上に形成された第1サイドウォールスペーサと;前記半導体基板の上に形成された積層ゲート電極構造であって、前記半導体基板の上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成されたフローティングゲート電極と、前記フローティング電極上に形成された絶縁膜と、前記絶縁膜上に形成されたコントロールゲート電極と、を含む積層ゲート電極構造と;前記積層ゲート電極構造両側の前記半導体基板内に形成された第2ソース/ドレイン領域と;前記積層ゲート電極構造の側壁上に形成された3層以上の第2積層サイドウォールスペーサであって、中間層として前記半導体基板に接しない窒化膜を含み、最外サイドウォールスペーサ層は直接前記半導体基盤に接する第2積層サイドウォールスペーサと;有する半導体装置。13.前記第1サイドウォールスペーサは、前記第2積層サイドウォールスペーサの最外サイドウォールスペーサ層と同一層で形成されている付記第12項記載の半導体装置。14.前記第1サイドウォールスペーサは、2層以上の積層サイドウォールスペーサであって、最外層以外の層として窒化膜を含み、最外層は、酸化膜又は酸化窒化膜で形成され、下面が前記半導体基板または第1ゲート酸化膜、又は窒化膜以外の他のサイドウォールスペーサ層と接している付記第12項記載の半導体装置。15.前記第2積層サイドウォールスペーサの中間層である窒化膜は、LPーCVDで形成された窒化シリコン膜である付記第12項記載の半導体装置。16.a半導体基板上にゲート絶縁膜を形成する工程と;b前記ゲート絶縁膜上に導電膜を形成する工程と;c前記導電膜をエッチングし、ゲート電極を形成すると共に、前記ゲート絶縁膜を露出する工程と;d前記ゲート絶縁膜に対し、エッチング選択性を有する第1の絶縁膜を全面に堆積し、異方性エッチングにより前記ゲート電極側壁上に第1サイドウォールスペーサ層を残す工程と;e前記ゲート絶縁膜をエッチングし、前記半導体基板の表面を露出する工程と;f前記半導体基板全面に第2の絶縁膜を堆積し、異方性エッチングにより前記第1のサイドウォールスペーサの側壁上に第2のサイドウォールスペーサ層を残す工程と;g前記第1、第2のサイドウォールスペーサを介してイオン注入を行ない、ソース/ドレイン領域を形成する工程と;h希弗酸水溶液で前記半導体基板表面を露出する工程と;i露出した半導体基板表面にシリサイド層を形成する工程と;を含む半導体装置の製造方法。17.さらに、j前記工程cとdの間に、前記半導体基板全面に第3の絶縁層を堆積する工程を含み、前記工程dは、前記前記第1、第3の絶縁層を異方性エッチングする付記第16項記載の半導体装置の製造方法。18.a半導体基板上にゲート絶縁膜を形成する工程と;b前記ゲート絶縁膜上に導電膜を形成する工程と;c前記導電膜をエッチングし、ゲート電極を形成すると共に、前記ゲート絶縁膜を露出する工程と;d前記ゲート絶縁膜に対し、エッチング選択性を有する第1の絶縁膜を全面に堆積し、異方性エッチングにより前記ゲート電極側壁上に第1サイドウォールスペーサ層を残す工程と;e前記半導体基板全面に前記ゲート絶縁膜よりエッチング速度の速い第2の絶縁膜を堆積し、異方性エッチングにより前記第1のサイドウォールスペーサの側壁上に第2のサイドウォールスペーサ層を残す工程と;f前記ゲート絶縁膜をエッチングし、前記半導体基板の表面を露出する工程と;g前記第1、第2のサイドウォールスペーサを介してイオン注入を行ない、ソース/ドレイン領域を形成する工程と;h希弗酸水溶液で前記半導体基板表面を露出する工程と;i露出した半導体基板表面にシリサイド層を形成する工程と;を含む半導体装置の製造方法。19.さらに、j前記工程cとdの間に、前記半導体基板全面に第3の絶縁層を堆積する工程を含み、前記工程dは、前記前記第1、第3の絶縁層を異方性エッチングする付記第18項記載の半導体装置の製造方法。20.a半導体基板上にトンネル絶縁膜、フローティングゲート電極膜、絶縁膜を堆積し、パターニングしてフローティングゲート電極構造を形成する工程と;b半導体基板の他の領域にゲート絶縁膜を形成する工程と;c前記フローティングゲート電極構造、前記ゲート絶縁膜を覆って、導電膜、エッチストッパ膜を堆積する工程と;d前記エッチストッパ膜、導電膜をエッチングして不揮発性メモリの積層ゲート電極構造を形成する工程と;e前記積層ゲート電極構造の側壁上に、リーク防止用第1絶縁膜を形成する工程と;f前記リーク防止用第1絶縁膜を覆って、LP-CVDにより窒化シリコン膜を堆積し、異方性エッチングで前記積層ゲート電極側壁上に第1サイドウォールスペーサ層を残す工程と;g前記エッチストッパ層を除去する工程と;h前記他の領域の導電層をパターニングし、ゲート電極構造を形成する工程と;i前記半導体基板全面に第2絶縁膜を堆積し、異方性エッチングにより前記積層ゲート電極構造、ゲート電極構造側壁上に第2サイドウォールスペーサを残す工程と;j希弗酸水溶液で前記半導体基板表面を露出する工程と;k露出した前記半導体基板表面にシリサイド層を形成する工程と;を含む半導体装置の製造方法。21.前記工程iが、窒化シリコン膜を中間層として含む積層サイドウォールスペーサを形成する付記第20項記載の半導体装置の製造方法。"