第1の領域に配置される複数のメモリセルと選択的に接続される第1のローカルビット線と、第2の領域に配置される複数のメモリセルと選択的に接続される第2のローカルビット線と、前記第1及び第2のローカルビット線の間の差電圧を増幅する差動型のローカルセンスアンプと、前記ローカルビット線の延伸方向に配置されるグローバルビット線と、前記第1のローカルビット線と前記グローバルビット線との間の電気的接続を制御する第1のスイッチと、前記第2のローカルビット線と前記グローバルビット線との間の電気的接続を制御する第2のスイッチと、を備えることを特徴とする半導体装置。前記グローバルビット線の一端に接続されるシングルエンド型のグローバルセンスアンプを更に備えることを特徴とする請求項1に記載の半導体装置。前記第1及び第2のスイッチを制御する制御回路を更に備え、前記制御回路は、前記第1及び第2の領域のうちいずれかの選択メモリセルがアクセスされるとき、前記第1及び第2のスイッチのうちの一方を導通状態に制御し、他方を非導通状態に制御することを特徴とする請求項1に記載の半導体装置。前記制御回路は、前記第1の領域の選択メモリセルの書き込み動作時に前記第1のスイッチを導通状態に制御し、前記第2の領域の選択メモリセルの書き込み動作時に前記第2のスイッチを導通状態に制御することを特徴とする半導体装置。前記制御回路は、前記第1の領域の選択メモリセルの読み出し動作時に前記第1のスイッチを導通状態に制御し、前記第2の領域の選択メモリセルの読み出し動作時に前記第2のスイッチを導通状態に制御することを特徴とする請求項4に記載の半導体装置。前記第1のローカルビット線と前記ローカルセンスアンプとの間の電気的接続を制御する第3のスイッチと、前記第2のローカルビット線と前記ローカルセンスアンプとの間の電気的接続を制御する第4のスイッチと、を更に備えることを特徴とする請求項5に記載の半導体装置。前記制御回路は、前記第1の領域の選択メモリセルの書き込み動作時に前記第3のスイッチを非導通状態に制御し、前記第2の領域の選択メモリセルの書き込み動作時に前記第4のスイッチを非導通状態に制御することを特徴とする請求項6に記載の半導体装置。ゲートが前記第2のローカルビット線に接続された第1のトランジスタと、前記第1のトランジスタの出力ノードと前記グローバルビット線との間の電気的接続を制御する第5のスイッチと、ゲートが前記第1のローカルビット線に接続された第2のトランジスタと、前記第2のトランジスタの出力ノードと前記グローバルビット線との間の電気的接続を制御する第6のスイッチと、を更に備えることを特徴とする請求項5に記載の半導体装置。前記制御回路は、前記第1の領域の選択メモリセルの読み出し動作時に前記第5のスイッチを導通状態に制御するとともに前記第6のスイッチを非導通状態に制御し、前記第2の領域の選択メモリセルの読み出し動作時に前記第6のスイッチを導通状態に制御するとともに前記第5のスイッチを非導通状態に制御することを特徴とする請求項8に記載の半導体装置。前記制御回路は、前記第1の領域の選択メモリセルの書き込み動作時に前記第1のスイッチを導通状態に制御し、前記第2の領域の選択メモリセルの書き込み動作時に前記第2のスイッチを導通状態に制御し、前記第1又は第2の領域の選択メモリセルの書き込み動作時に前記第5及び第6のスイッチをともに非導通状態に制御することを特徴とする請求項8に記載の半導体装置。前記第1のスイッチは、前記ローカルセンスアンプの近端側と遠端側にそれぞれ配置された少なくとも2個のスイッチであり、前記第2のスイッチは、前記ローカルセンスアンプの近端側と遠端側にそれぞれ配置された少なくとも2個のスイッチである、ことを特徴とする請求項1に記載の半導体装置。前記第1のローカルビット線は、前記グローバルビット線と平行に配置されたn本nは2以上の整数のローカルビット線であり、前記第2のローカルビット線は、前記グローバルビット線と平行に配置されたn本nは2以上の整数のローカルビット線である、ことを特徴とする請求項1に記載の半導体装置。前記第1のスイッチは、前記ローカルセンスアンプの近端側と遠端側にそれぞれ配置され、前記第1のローカルビット線の前記n本のローカルビット線のそれぞれに接続される少なくとも2n個のスイッチであり、前記第2のスイッチは、前記ローカルセンスアンプの近端側と遠端側にそれぞれ配置され、前記第2のローカルビット線の前記n本のローカルビット線のそれぞれに接続される少なくとも2n個のスイッチである、ことを特徴とする請求項12に記載の半導体装置。上述の階層化メモリセルアレイにおいて、メモリセルから読み出した微弱な信号電圧を増幅する際の十分なセンスマージンを確保するには差動型のセンスアンプを採用することが望ましい。一方、ローカルビット線の上部の配線層に形成されるグローバルビット線は、製造プロセスにおける制約を考慮すると、配線ピッチを緩和可能なシングルエンド構成を採用することが望ましい。しかしながら、オープンビット線構造のローカルビット線に差動型のローカルセンスアンプを接続し、シングルエンド構成のグローバルビット線にシングルエンド型のグローバルセンスアンプを接続したメモリセルアレイは提案されていない。このような構成のメモリセルアレイにおいて、オープンビット線構造の1対のローカルビット線とシングルエンド構成のグローバルビット線との間の接続を制御する階層スイッチの制御手法も提案されていない。以上のように、上記従来の階層化メモリセルアレイにおいて、差動型のセンスアンプを用いるメリットとグローバルビット線をシングルエンド構成にするメリットの両方を享受し得る構成を実現することは困難であった。本発明の半導体装置は、第1の領域に配置される複数のメモリセルと選択的に接続される第1のローカルビット線と、第2の領域に配置される複数のメモリセルと選択的に接続される第2のローカルビット線と、前記第1及び第2のローカルビット線の間の差電圧を増幅する差動型のローカルセンスアンプと、前記ローカルビット線の延伸方向に配置されるグローバルビット線と、前記第1のローカルビット線と前記グローバルビット線との間の電気的接続を制御する第1のスイッチと、前記第2のローカルビット線と前記グローバルビット線との間の電気的接続を制御する第2のスイッチとを備えて構成され、前記第1の領域の選択メモリセルに対する書き込みデータは前記第1のスイッチを介して前記グローバルビット線から前記第1のローカルビット線に伝送され、前記第2の領域の選択メモリセルに対する書き込みデータは前記第2のスイッチを介して前記グローバルビット線から前記第2のローカルビット線に伝送されることを特徴としている。本発明によれば、オープンビット線構造の階層化メモリセルアレイにおいて、差動型のローカルセンスアンプとシングルエンド構成のグローバルビット線を設ける場合であっても、ローカルビット線とグローバルビット線とを接続する階層スイッチを適切に制御し得る構成を実現することができる。かかる構成において、書き込みデータは差動型のローカルセンスアンプを介在させることなく常に選択メモリセルの側のローカルビット線を経て直接書き込むことができ、書き込み時間を高速化できるという効果がある。この場合、ローカルビット線の配線ピッチが最小加工寸法で定まるよう設定することで、グローバルビット線の配線ピッチを緩和でき、全体のレイアウト面積を縮小する効果もある。以下、本発明の好ましい実施形態について添付図面を参照しながら詳しく説明する。以下の各実施形態では、半導体装置の一例としてのDRAMDynamicRandomAccessMemoryに対して本発明を適用する場合を説明する。以下では、第1~第3実施形態を例に挙げて説明するが、本願の請求対象は、これらの実施形態に限定されるものではない。図1は、第1実施形態の半導体装置であるDRAMにおけるメモリセルアレイ領域及びその周辺領域の全体構成を示すブロック図である。なお、図1は、第1実施形態に加えて、後述の第2及び第3実施形態においても共通の構成である。図1に示すように、マトリクス状に配置された複数のメモリセルアレイ10が配置されるとともに、メモリセルアレイ10の周囲には複数のサブワードドライバ11、複数のグローバルセンスアンプ列12、複数のグローバルセンスアンプ駆動回路13がそれぞれ配置されている。さらに、メモリセルアレイ10の近傍にはロウデコーダ14及びカラムデコーダ15が配置され、その周辺には制御回路16が配置されている。各々のメモリセルアレイ10に対し、ワード線延伸方向の両側にはサブワードドライバ11が配置され、ビット線延伸方向の両側にはグローバルセンスアンプ列12が配置されている。各々のグローバルセンスアンプ駆動回路13は、サブワードドライバ11とグローバルセンスアンプ列12に囲まれた領域に配置されている。また、制御回路16は、メモリセルアレイ10、ロウデコーダ14、カラムデコーダ15のそれぞれの動作を全体的に制御し、必要な各種制御信号を生成して各部に供給する。以上の構成において、各々のメモリセルアレイ10には、複数のワード線WL及び複数の階層化ビット線BL後述のグローバルビット線GBL及びローカルビット線LBL並びに複数のローカルセンスアンプが配置され、複数のワード線WLと複数のローカルビット線LBLの交点に配置された複数のメモリセルMCが形成されている。ロウデコーダ14はロウアドレスに対応するメインワード線不図示を選択し、カラムデコーダ15はカラムアドレスに対応する1本のビット線BLグローバルビット線GBLを選択する。各々のサブワードドライバ11は、上記選択されたメインワード線と下位のロウアドレスに基づき1本のサブワード線ワード線WLを選択する。各々のグローバルセンスアンプ列12には、複数のグローバルビット線GBLに接続される複数のグローバルセンスアンプGSA図2がワード線延伸方向に並んで配置されている。ローカルビット線LBL及びグローバルビット線GBL並びにグローバルセンスアンプとローカルセンスアンプについて詳しくは後述する。図2は、図1のメモリセルアレイ10の要部の回路構成を示している。図2の回路構成には、1本のグローバルビット線GBLと、1個のローカルセンスアンプLSAと、1対のローカルビット線LBL左側のローカルビット線LBLL及び右側のローカルビット線LBLRと、複数のワード線WL左側の複数のワード線WLL及び右側の複数のワード線WLRと、複数のメモリセルMCと、2個のNMOS型のトランジスタQ10、Q11が含まれる。2本のローカルビット線LBLL、LBLRは、ローカルセンスアンプLSAを挟んで両側の同一直線上に配置され、それぞれの一端がローカルセンスアンプLSAに接続されている。図2に示すように、ローカルビット線LBLL、LBLRはオープンビット線構造であり、ローカルセンスアンプLSAは差動型のセンスアンプである。ここで、図2に示す領域は、中央のローカルセンスアンプLSAに対して対称的に構成される左側の領域第1の領域及び右側の領域第2の領域に区分することができる。図2の例では、左側の領域に128本のワード線WLL0~WLL127が配置され、それぞれに対応する128個のメモリセルMCがローカルビット線LBLLに接続される。同様に、右側の領域に128本のワード線WLR0~WLR127が配置され、それぞれに対応する128個のメモリセルMCがローカルビット線LBLRに接続される。なお、以下の説明において特に区別の必要がないときは、ワード線WLL0~WLL127、WLR0~WLR127を単にワード線WLと呼ぶ場合がある。各々のメモリセルMCは、選択トランジスタQ0とキャパシタCsとからなる1T1C型のメモリセルである。選択トランジスタQ0は、ゲートがワード線WLに接続され、ソースがローカルビット線LBLL又はLBLRに接続され、ドレインがキャパシタCsの一方の電極に接続される。キャパシタCsの他方の電極には、共通のプレート電位VPLTが供給される。トランジスタQ10、Q11は、シングルエンド構成のグローバルビット線GBLと1対のローカルビット線LBLとの間を選択的に接続する1対のトランジスタスイッチである。すなわち、トランジスタQ10は、ゲートに印加される選択信号LSLに応じて、左側のローカルビット線LBLLとグローバルビット線GBLとの間の電気的接続を制御し、トランジスタQ11は、ゲートに印加される選択信号LSRに応じて、右側のローカルビット線LBLRとグローバルビット線GBLとの間の電気的接続を制御する。図2において、ワード線WLL0~WLL127のいずれかによって左側の領域のメモリセルMCが選択されたとき、ローカルビット線LBLLはトランジスタQ10を介してグローバルビット線GBLに接続される。また、ワード線WLR0~WLR127のいずれかによって右側の領域のメモリセルMCが選択されたとき、ローカルビット線LBLRはトランジスタQ11を介してグローバルビット線GBLに接続される。図3は、図2のローカルセンスアンプLSAの回路構成の一例を示している。図3に示すように、差動型のローカルセンスアンプLSAは、NMOS型のトランジスタQ20、Q21、Q24、Q26、Q27及びPMOS型のトランジスタQ22、Q23、Q25を含んで構成される。このうち、トランジスタQ20~Q25はダイナミックラッチを構成し、1対のローカルビット線LBLL、LBLRの間の差電圧を増幅してラッチする。このダイナミックラッチには、トランジスタQ24、Q25を介してグランド電位VSS及び電源電圧VDDが供給される。トランジスタQ24、Q25は、それぞれのゲートに印加されるセンスアンプ駆動信号SE、SEBに応じて導通制御される。1対のトランジスタQ26、Q27は、それぞれのゲートに印加されるプリチャージ信号PCに応じて1対のローカルビット線LBLL、LBLRをプリチャージするプリチャージ回路として機能する。すなわち、プリチャージ期間においてプリチャージ信号PCがハイに制御されたとき、両方のローカルビット線LBLL、LBLRがいずれもプリチャージ電圧HVDDにプリチャージされる。このプリチャージ電圧HVDDは、例えば、電源電圧VDDとグランド電位VSSとの中間電位に設定される。図4は、図2のグローバルビット線GBLの一端に接続されるグローバルセンスアンプGSAの回路構成の一例を示している。図4に示すように、シングルエンド型のグローバルセンスアンプGSAは、NMOS型のトランジスタQ30、Q32、Q34、Q35、Q36、Q37及びPMOS型のトランジスタQ31、Q33、Q38を含んで構成される。このうち、トランジスタQ30~Q33はラッチLTを構成し、グローバルビット線GBLが入力側の1対のトランジスタQ30、31の各ゲートに接続される。また、グローバルセンスアンプGSAは、トランジスタQ34、Q35、Q36、Q37を介して読み出しI/O線RIO及び書き込みI/O線WIOのそれぞれと接続される。グローバルセンスアンプGSAを経由する読み出し動作時には、トランジスタQ35のゲートに印加される選択信号YSがハイに制御され、上述のラッチLTからの出力信号ROBがトランジスタQ34、Q35を介して、読み出しI/O線RIOの読み出しデータとして伝送される。一方、グローバルセンスアンプGSAを経由する書き込み動作時には、トランジスタQ36のゲートに印加される書き込み制御信号GWE及び上述の選択信号YSがともにハイに制御され、書き込みI/O線WIOからの書き込みデータがトランジスタQ37、Q36を介してグローバルビット線GBLに伝送された後、ローカルビット線LBLL又はLBLRを経由して選択されたメモリセルMCに書き込まれると同時にラッチLTにも保持される。ここで、上述の書き込み動作時の書き込みデータの経路に着目すると、書き込みデータは、選択されたメモリセルMCが接続される側のローカルビット線LBLL又はLBLR以下、選択ローカルビット線LBLSと呼ぶに伝送される際、トランジスタQ10、Q11のうち選択ローカルビット線LBLSと同じ側のトランジスタQ10又はQ11を介して、ローカルセンスアンプLSAを経由することなく直接メモリセルMCに書き込まれ、これと並行してローカルセンスアンプLSAに読み出されラッチされていたデータも反転する。これは、書き込みデータの経路において、ローカルセンスアンプLSAの両側の2つのトランジスタQ10、Q11の一方を選択的にスイッチトランジスタとして利用できるためであり、1つのスイッチトランジスタのみを利用可能な構成に比べると、書き込みデータをローカルセンスアンプLSAで一度反転してから駆動するという経路がなくなり、書き込み時間が高速になるという効果がある。次に、第1実施形態のDRAMにおける読み出し動作について図5及び図6を参照して説明する。図5は、メモリセルMCからローレベルのデータを読み出す場合の動作波形を示す図であり、図6は、メモリセルMCからハイレベルのデータを読み出す場合の動作波形を示す図である。なお、図5及び図6の各動作では、図2の左側の領域のワード線WLL0~WLL127の任意の1本以下、単にワード線WLLと呼ぶが選択されるものとする。よって、図2の右側の領域のワード線WLR0~WLR127の任意の1本が選択される場合は、以下の説明で図2の左右が対称的な動作を想定すればよい。図5及び図6の上部に示すように、それぞれの全体動作を5つの期間T1~T5に細分化して示している。なお、図5及び図6の縦軸に示す電圧レベルのうち、電源電圧VDD、グランド電位VSSをそれぞれ単にハイ、ローと言う場合がある。図5に示すように、ローレベルのデータの読み出し動作時には、プリチャージ解除期間T1に先立つプリチャージ期間T5図5の最後に示す期間に一連のプリチャージ動作が行われる。すなわち、ハイに制御されたプリチャージ信号PCによりローカルビット線LBLがプリチャージ電圧HVDDにプリチャージされており、ローに制御されたプリチャージ信号PCBによりグローバルビット線GBLが電源電圧VDDにプリチャージされている。その後、プリチャージ解除期間T1に移行すると、プリチャージ信号PC、PCBがそれぞれ反転制御され、ローカルビット線LBLはプリチャージ電圧HVDDの状態のままフローティングとなり、グローバルビット線GBLはラッチLT図4によって電源電圧VDDに保持される。続いて、セル選択期間T2に移行すると、ワード線WLLが電圧VPPVPP>VDDに駆動され、選択されたメモリセルMCからローレベルの信号が読み出されてローカルビット線LBLLの電位が所定のレベルまで低下する。次いで、第1増幅期間T3に移行すると、1対のセンスアンプ駆動信号SE、SEBが反転制御され、ローカルセンスアンプLSA内のダイナミックラッチ図3が駆動される。その結果、1対のローカルビット線LBLL、LBLRの差電圧がダイナミックラッチにより増幅ラッチされ、一方のローカルビット線LBLLの電位がグランド電位VSSまで低下し、他方のローカルビット線LBLRの電位が電源電圧VDDまで上昇する。続いて、第2増幅期間T4に移行すると、選択信号LSLが電圧VPPに制御されてトランジスタQ10がオンし、グローバルビット線GBLの電位はローカルビット線LBLLと同様のグランド電位VSSまで低下する。その結果、グローバルセンスアンプGSA内のラッチLTが反転し、その出力信号ROBが電源電圧VDDまで上昇する。その後、選択信号YSがハイに制御されると、対応するグローバルセンスアンプGSAにおいて、図4を用いて説明した上述の動作が行われるが、その際の波形について図5では省略している。そして、プリチャージ期間T5に移行すると、ワード線WLLが電圧VKKVKK<VSSに駆動され、メモリセルMCがローカルビット線LBLLから切り離される。並行して選択信号LSLが電圧VSSに制御されてトランジスタQ10がオフし、続いて、1対のセンスアンプ駆動信号SE、SEBが再び反転制御され、ローカルセンスアンプLSA内のダイナミックラッチがスタンバイ状態になる。また、プリチャージ信号PC、PCBがそれぞれ反転制御され、ローカルビット線LBLL、LBLRがプリチャージ電圧HVDDにプリチャージされるとともに、グローバルビット線GBLが電源電圧VDDにプリチャージされる。このとき、グローバルセンスアンプGSA内のラッチLTの出力信号ROBがグランド電位VSSまで低下する。次に、図6に示すように、ハイレベルのデータの読み出し動作時において、プリチャージ解除期間T1にかけての動作波形は図5と同様であるため、説明を省略する。一方、セル選択期間T2に移行すると、ワード線WLLが電圧VPPに駆動され、選択されたメモリセルMCからハイレベルの信号が読み出されてローカルビット線LBLLの電位が所定のレベルまで上昇する。次いで、第1増幅期間T3に移行すると1対のセンスアンプ駆動信号SE、SEBが反転制御され、ローカルセンスアンプLSA内のダイナミックラッチが駆動される。その結果、1対のローカルビット線LBLL、LBLRの差電圧がダイナミックラッチにより増幅ラッチされ、一方のローカルビット線LBLLの電位が電源電圧VDDまで上昇し、他方のローカルビット線LBLRの電位がグランド電位VSSまで低下する。続いて、第2増幅期間T4に移行すると、選択信号LSLが電圧VPPに制御されてトランジスタQ10がオンする。このとき、グローバルビット線GBLとローカルビット線LBLLが同電位電源電圧VDDであるため、グローバルセンスアンプGSA内のラッチLTは電源電圧VDDをラッチし、その出力信号ROBはグランドVSSを保ち続ける。これ以降の動作については、図5の場合と同様であるため、説明を省略する。次に、図7~図9を参照して、第2実施形態の半導体装置について説明する。図1の全体構成については、第2実施形態の半導体装置であるDRAMにおいても共通である。図7は、第2実施形態のメモリセルアレイ10の要部の回路構成を示している。図7に示す回路構成のうち、グローバルビット線GBL、ローカルセンスアンプLSA、ローカルビット線LBLL、LBLR、複数のワード線WL及び複数のメモリセルMCについては、第1実施形態の図2の回路構成と同様である。また、図7のローカルセンスアンプLSA及びグローバルセンスアンプGSAのそれぞれの回路構成は、図3及び図4と同様である。以下では、図7の回路構成のうち、主に図2の回路構成と異なる点について説明する。図7の回路構成には、6個のNMOS型のトランジスタQ40、Q41、Q42、Q43、Q44、Q45が含まれる。トランジスタQ40、41は、グローバルビット線GBLとグランド電位VSSとの間に直列接続され、トランジスタQ40のゲートには読み出し制御信号RELが印加され、トランジスタQ41のゲートは左側のローカルビット線LBLLに接続されている。同様に、トランジスタQ42、43は、グローバルビット線GBLとグランド電位VSSとの間に直列接続され、トランジスタQ42のゲートには読み出し制御信号RERが印加され、トランジスタQ43のゲートは右側のローカルビット線LBLRに接続されている。また、トランジスタQ44は、ゲートに印加される書き込み制御信号WELに応じて、左側のローカルビット線LBLLとグローバルビット線GBLとの間の電気的接続を制御し、トランジスタQ45は、ゲートに印加される書き込み制御信号WERに応じて、右側のローカルビット線LBLRとグローバルビット線GBLとの間の電気的接続を制御する。図7の読み出し動作に際し、ワード線WLL0~WLL127のいずれかによって左側の領域のメモリセルMCが選択された場合、読み出し制御信号RERが一定期間だけハイに制御される。その結果、メモリセルMCから読み出されたデータは、左側のローカルビット線LBLL、ローカルセンスアンプLSA、右側のローカルビット線LBLR、トランジスタQ43、Q42、グローバルビット線GBLの経路に沿って伝送される。同様に、ワード線WLR0~WLR127のいずれかによって右側の領域のメモリセルMCが選択された場合、読み出し制御信号RELが一定期間だけハイに制御される。その結果、メモリセルMCの読み出しデータは、右側のローカルビット線LBLR、ローカルセンスアンプLSA、左側のローカルビット線LBLL、トランジスタQ41、Q40、グローバルビット線GBLの経路に沿って伝送される。従って、図7の左側と領域と右側の領域のいずれのメモリセルMCを読み出す場合であっても、その経路中のローカルセンスアンプLSAによって一旦読み出しデータが反転された後、トランジスタQ43、Q42又はトランジスタQ41、Q40を通る際、さらに読み出しデータが反転駆動されることになる。つまり、メモリセルMCの読み出しデータが2回反転され、元の電位に戻ってグローバルビット線GBLを伝送されるので、図2と同じ電位の状態で動作する。この場合、第2実施形態においては、読み出しデータを伝送する際、ローカルビット線LBLL又はLBLRがグローバルビット線GBLと直接接続されない点で第1実施形態と異なっている。よって、ローカルセンスアンプLSAでは、グローバルビット線GBLの電位と寄生容量により影響を受けることなく読み出しデータを増幅することができる。そのため、ローカルセンスアンプLSAの動作が安定して動作マージンが増加するとともに、第1実施形態に比べて早いタイミングで読み出しデータをグローバルビット線GBLに伝送可能にする効果が得られる。一方、図7の書き込み動作に際し、ワード線WLL0~WLL127のいずれかによって左側の領域のメモリセルMCが選択された場合、書き込み制御信号WELがハイに制御され、書き込みデータはグローバルビット線GBLから左側の領域のトランジスタQ44及びローカルビット線LBLLを経由してメモリセルMCに書き込まれる。同様に、ワード線WLR0~WLR127のいずれかによって右側の領域のメモリセルMCが選択された場合、書き込み制御信号WERがハイに制御され、書き込みデータはグローバルビット線GBLから右側の領域のトランジスタQ45及びローカルビット線LBLRを経由してメモリセルMCに書き込まれる。このように、第2実施形態の書き込み動作時には、書き込みデータは選択ローカルビット線LBLSを経由して伝送され、ローカルセンスアンプLSAを経由することなく直接メモリセルMCに書き込まれる。この点は第1実施形態と同様であり、書き込みデータをローカルセンスアンプLSAで一度反転してから駆動するという経路がなくなり、書き込み時間が高速になるという効果がある。次に、第2実施形態のDRAMにおける読み出し動作について図8及び図9を参照して説明する。図8は、メモリセルMCからローレベルのデータを読み出す場合の動作波形を示す図であり、図9は、メモリセルMCからハイレベルのデータを読み出す場合の動作波形を示す図である。図8及び図9における動作波形の多くは、第1実施形態の図5及び図6の動作波形と共通するので、以下では主に異なる点について説明する。なお、図8及び図9において、全体動作の5つの期間T1~T5及び縦軸の電圧レベルの意味については図5及び図6と同様である。図8に示すように、ローレベルのデータの読み出し動作時には、第1増幅期間T3の途中まで図5と同様の動作が行われるが、第2増幅期間T4に移行する直前に、読み出し制御信号RERがハイに制御される。そして、第2増幅期間T4に移行すると、トランジスタQ43、Q42を介してグローバルビット線GBLの電位がグランド電位VSSまで低下する。その結果、グローバルセンスアンプGSA内のラッチLTが反転し、その出力信号ROBが電源電圧VDDまで上昇する。その後、読み出し制御信号RERがローに戻され、続いて書き込み動作不図示を実行するために書き込み制御信号WELが電圧VPPに制御される。そして、プリチャージ期間T5に移行すると、書き込み制御信号WELがローに戻され、ローカルビット線LBLLがグローバルビット線GBLから切り離される。次に、図9に示すように、ハイレベルのデータの読み出し動作時には、第1増幅期間T3の途中まで図6と同様の動作が行われた後、第2増幅期間T4に移行する直前に、図8と同様、読み出し制御信号RERがハイに制御される。そして、第2増幅期間T4に移行したとき、図8とは異なり、ローカルビット線LBLRの電位が低いため、トランジスタQ43はオフの状態を保つ。よって、グローバルビット線GBLが電源電圧VDDを保ち続け、それをラッチLTで反転した出力信号ROBがグランドVSSを保ち続ける。これ以降の動作については、図8の場合と同様であるため、説明を省略する。次に、図10~図12を参照して、第3実施形態の半導体装置について説明する。図1の全体構成については、第3実施形態の半導体装置であるDRAMにおいても共通である。図10は、第3実施形態のDRAMのうちメモリセルアレイ10の要部の回路構成を示している。図10に示す回路構成のうち、グローバルビット線GBL、ローカルセンスアンプLSA、ローカルビット線LBLL、LBLR、複数のワード線WL及び複数のメモリセルMCについては、第1実施形態の図2の回路構成と同様である。また、図10のローカルセンスアンプLSA及びグローバルセンスアンプGSAのそれぞれの回路構成は、図3及び図4と同様である。以下では、図10の回路構成のうち、主に図2の回路構成と異なる点について説明する。図10の回路構成には、4個のNMOS型のトランジスタQ50、Q51、Q52、Q53が含まれる。このうち、トランジスタQ50、51は、図2のトランジスタQ10、Q11と同様に動作する1対のトランジスタスイッチである。一方、トランジスタQ52は、ゲートに印加されるアシスト信号WCLに応じて、ローカルビット線LBLLとローカルセンスアンプLSAとの間の電気的接続を制御する。また、トランジスタQ53は、ゲートに印加されるアシスト信号WCRに応じて、ローカルビット線LBLRとローカルセンスアンプLSAとの間の電気的接続を制御する。図10の読み出し動作に際し、メモリセルMCの読み出しデータがローカルセンスアンプLSAで増幅されてグローバルビット線GBLに伝送されるまでの間、上述の1対のトランジスタQ52及びQ53はともにオンの状態に保たれる。その後の書き込み動作に際し、選択ローカルビット線LBLSの側のトランジスタQ52又はQ53がオフに制御され、グローバルビット線GBLと選択ローカルビット線LBLSが切り離される。これにより、書き込みデータによってローカルセンスアンプLSAの電位を反転する際、並行してローカルセンスアンプLSA内のダイナミックラッチを反転駆動する必要がなくなり、第1実施形態や第2実施形態と比較して書き込み時間がさらに高速になるという効果がある。次に、第3実施形態のDRAMにおける読み出し動作について図11及び図12を参照して説明する。図11は、メモリセルMCからローレベルのデータを読み出す場合の動作波形を示す図であり、図12は、メモリセルMCからハイレベルのデータを読み出す場合の動作波形を示す図である。図11及び図12における動作波形の多くは、第1実施形態の図5及び図6の動作波形と共通するので、以下では主に異なる点について説明する。なお、図11及び図12において、全体動作の5つの期間T1~T5及び縦軸の電圧レベルの意味については図5及び図6と同様である。図11に示すように、ローレベルのデータの読み出し動作時には、第2増幅期間T4の途中まで図5と同様の動作が行われるが、グローバルビット線GBLの電位がグランド電位VSSまで低下した後にアシスト信号WCLがローに制御される。これにより、トランジスタQ52がオフし、ローカルビット線LBLLがローカルセンスアンプLSAから切り離され、これ以降の書き込み動作の実行が可能となる。その後、プリチャージ期間T5に移行すると、アシスト信号WCLが電圧VPPに戻され、再びローカルビット線LBLLがローカルセンスアンプLSAに接続される。次に、図12に示すように、ハイレベルのデータの読み出し動作時には、第1増幅期間T3の途中まで図6と同様の動作が行われた後、図11と同様、アシスト信号WCLがローに制御される。これにより、トランジスタQ52がオフし、ローカルビット線LBLLがローカルセンスアンプLSAから切り離される。このとき、トランジスタQ50がオンであり、グローバルビット線GBLとローカルビット線LBLLが同電位電源電圧VDDであるため、図6と同様の動作により、ラッチLTの出力信号ROBはグランドVSSを保ち続ける。これ以降の動作については、図11の場合と同様であるため、説明を省略する。なお、図7及び図10には示されないが、上述の第2実施形態と第3実施形態を組合せて適用することができる。この場合の回路構成は、図7のトランジスタQ40~Q45と図10のトランジスタQ52、Q53とを含み、第2及び第3実施形態の両方の効果を得ることができる。次に、上記各実施形態のDRAMにおける回路構成図2、図7、図10を用いて全体のメモリセルアレイ10を構成する場合の具体的な構成例について説明する。図13は、メモリセルアレイ10の第1の構成例であり、第1、第2、第3実施形態のそれぞれに対して適用することができる。図13に示すメモリセルアレイ10は、1個のローカルセンスアンプLSA及び両側の1対のローカルビット線LBLを含む範囲を単位回路としたとき、複数の単位回路をグローバルビット線GBLの延伸方向に沿って配置したものである。なお、実際にはグローバルビット線GBLの延伸方向に沿ってローカルビット線LBLL、LBLRが交互に配置されるが、図13の例では、左から順にローカルビット線LBL0、LBL1、LBL2のように番号を付加して表記し、対応する信号線についても同様の番号を付加して表記している。図13において、ワード線延伸方向に並ぶ複数のグローバルビット線GBLに対し、左側及び右側のグローバルセンスアンプGSAが交互に配置されている。同様に、複数のグローバルセンスアンプGSAにそれぞれ対応する複数のローカルセンスアンプLSAが千鳥配置されている。これにより、ローカルセンスアンプLSA及びグローバルセンスアンプGSAのワード線延伸方向の配線ピッチを2倍に緩和することができる。つまり、図13のように配置されるグローバルセンスアンプGSA及びローカルセンスアンプLSAは、グローバルビット線GBL及びローカルビット線LBLの配線ピッチに対し、その2倍のピッチになるので、グローバルセンスアンプGSA及びローカルセンスアンプLSAを容易にレイアウトできるという効果が得られる。また、図13においては、1個の単位回路内の2本のローカルビット線LBLとグローバルビット線GBLとの間に接続される4個のトランジスタが示されているが、これは図2のトランジスタQ10、Q11、図7のトランジスタQ44、Q45、図10のトランジスタQ50、51に相当する。つまり、図2、図7、図10ではローカルセンスアンプLSAの近端側に1対のスイッチ2個のトランジスタを設けているのに対し、図13では、ローカルセンスアンプLSAの近端側と遠端側に2対のスイッチ4個のトランジスタを設けている点が特徴的である。これにより、書き込み動作時に、ワード線方向に延伸される特定の配線を経由して、近端側と遠端側に交互に配置される各トランジスタに対して書き込み制御信号を供給することができる。よって、制御信号の配線数を増加させることなく、書き込み時間をより一層高速化することができる。図14は、メモリセルアレイ10の第2の構成例であり、第1実施形態に対して適用することができる。図14に示すメモリセルアレイ10は、1本のグローバルビット線GBLに対して上述の単位回路をワード線延伸方向の両方の側に配置したものである。すなわち、図14の例では、偶数番目の1対のローカルビット線LBL1E、LBL2E及びローカルセンスアンプLSAを含む単位回路と、奇数番目の1対のローカルビット線LBL1O、LBL2O及びローカルセンスアンプLSAを含む単位回路とが、グローバルビットGBLを挟んで配置されている。そして、両方の単位回路のスイッチに対し、別々の書き込み制御信号が供給されている。図14において、例えば、左側の領域のワード線WL1_0~WL1_127のうちの1本が選択された場合、一方の制御信号LS1Eをハイに制御することによりグローバルビット線GBLと偶数番目のローカルビット線LBLとを接続でき、他方の制御信号LS1Oをハイに制御することによりグローバルビット線GBLと奇数番目のローカルビット線LBLとを接続できる。このように、ワード線延伸方向において、2本のローカルビット線LBLに対して1本のグローバルビット線GBLを配置した構成であっても、同様の動作を実現することができる。なお、ローカルビット線LBLの本数とグローバルビット線GBLの本数の比率は、図14の例では2対1であるが、これには限られず、N対1Nは2以上の整数に拡張することができる。第2の構成例を採用することにより、製造上の制約が大きいグローバルビット線GBLの配線ピッチを緩和でき、製造工程を簡素化する効果が得られる。また、隣接するグローバルビット線GBLの間に、シールドとして機能する電源配線を配置してもよい。これにより、隣接するグローバルビット線GBLの間のカップリングノイズを低減することができるとともに、ローカルセンスアンプLSAやグローバルセンスアンプGSAに供給する電源を強化することによりセンスマージンの向上が可能となる。図15は、メモリセルアレイ10の第3の構成例であり、第2実施形態に対して適用することができる。図15に示すメモリセルアレイ10は、図14と同様の特徴を有し、1本のグローバルビット線GBLに対して上述の単位回路をワード線延伸方向の両方の側に配置したものである。例えば、左側の領域のワード線WL1_0~WL1_127のうちの1本が選択された場合は、一方の読み出し制御信号RE2Eを一定期間ハイに制御した後に一方の書き込み制御信号WE1Eをハイに制御することにより偶数番目のローカルビット線LBLを用いて図7で説明した動作を実現でき、他方の読み出し制御信号RE0Oを一定期間ハイに制御した後に他方の書き込み制御信号WE1Oをハイに制御することにより奇数番目のローカルビット線LBLを用いて図7で説明した動作を実現できる。よって、第3の構成例では、第2の構成例と同様の効果が得られる。なお、第2の構成例と同様、ローカルビット線LBLの本数とグローバルビット線GBLの本数の比率をN対1に拡張することができる。図16は、メモリセルアレイ10の第4の構成例であり、第3実施形態に対して適用することができる。図16に示すメモリセルアレイ10は、図14及び図15と同様の特徴を有し、1本のグローバルビット線GBLに対して上述の単位回路をワード線延伸方向の両方の側に配置したものである。例えば、左側の領域のワード線WL1_0~WL1_127のうちの1本が選択された場合は、まず一方の制御信号LS1Eをハイに制御した後に一方のアシスト信号WC1Eをローに制御することにより偶数番目のローカルビット線LBLを用いて図10で説明した動作を実現でき、他方の読み出し制御信号LS1Oを一定期間ハイに制御した後に他方のアシスト信号WC1Oをローに制御することにより奇数番目のローカルビット線LBLを用いて図10で説明した動作を実現できる。よって、第4の構成例では、第1及び第2の構成例と同様の効果が得られる。なお、第1及び第2の構成例と同様、ローカルビット線LBLの本数とグローバルビット線GBLの本数の比率をN対1に拡張することができる。以上、本発明の好ましい実施形態について説明したが、本発明は、本実施形態の内容に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能である。例えば、上記メモリセルアレイ10に含まれる複数のメモリセルMCは、揮発性と不揮発性のいずれのメモリセルあってもよく、その両方を含んでいてもよい。また、本発明は、信号を伝送する回路を有する多様な半導体装置に対して適用することができる。本発明が適用される半導体装置を構成する各種回路は、上記各実施形態で開示された回路形式には限定されず、多様な回路形式を採用することができる。本発明は、上記各実施形態で開示したDRAMに限られることなく、多様な半導体装置に適用することができる。本発明は、例えば、CPUCentralProcessingUnit、MCUMicroControlUnit、DSPDigitalSignalProcessor、ASICApplicationSpecificIntegratedCircuit、ASSPApplicationSpecificStandardProduct、その他のメモリ等の多様な半導体装置に対して適用可能である。また、本発明を適用可能な半導体装置の製品形態としては、例えば、SOCSystemonChip、MCPMultiChipPackage、POPPackageonPackageなど、多様な形態を挙げることができる。本発明のトランジスタとしては、電界効果トランジスタFieldEffectTransistorFETであればよく、MOSMetalOxideSemiconductor以外にもMISMetalInsulatorSemiconductor、TFT等の様々なFETに適用できる。また、装置内に一部のバイポーラ型トランジスタを有してもよい。さらに、NMOSトランジスタNチャネル型MOSトランジスタは第1導電型のトランジスタの代表例であり、PMOSトランジスタPチャネル型MOSトランジスタは第2導電型のトランジスタの代表例である。本発明の適用対象には、種々の開示要素の多様な組み合わせ又は選択が可能である。すなわち、本発明は、特許請求の範囲を含む全開示、技術的思想に従って当業者であればなし得るであろう各種変形、修正を含むことは言うまでもない。