"第1方向に延在し、前記第1の方向に交差する第2の方向に配列された第1乃至第3のビット線と、前記第2の方向に延在するワード線と、前記第1及び第3のビット線間に接続された第1のセルと前記第2及び第3のビット線間に接続された第2のセルとを含むメモリセルと、前記第1のセル内に設けられ、第1の制御端子と第1の電流経路とを有し、前記第1の制御端子が前記ワード線に接続される第1の選択トランジスタと、前記第1のセル内に設けられ、第1及び第2の端子を有し、前記第1の端子が前記第1の電流経路の一端に接続され、供給される書き込みパルスに応じて第1の抵抗状態及び前記第1の抵抗状態と異なる第2の抵抗状態に変化する第1のメモリ素子と、前記第2のセル内に設けられ、第2の制御端子と第2の電流経路とを有し、前記第2の制御端子が前記ワード線に接続される第2の選択トランジスタと、前記第2のセル内に設けられ、第3及び第4の端子を有し、前記第3の端子が前記第2の電流経路の一端に接続され、供給される書き込みパルスに応じて前記第1又は第2の抵抗状態に変化する第2のメモリ素子と、を具備し、前記メモリセルに対する書き込み動作時、前記ワード線が活性化されている期間において、前記第1及び第2のメモリ素子を前記第1の抵抗状態に変化させた後、前記第1及び第2のメモリ素子のうち一方を前記第2の抵抗状態に変化させる、ことを特徴とする抵抗変化型メモリ。前記第1及び第2のビット線の間に、前記第3のビット線が設けられ、前記第1のセル及び第2のセルは、前記第3のビット線を共有するように、前記第2方向に互いに隣接している、ことを特徴とする請求項1に記載の抵抗変化型メモリ。前記メモリセルのデータ保持状態において、前記第1及び第2のメモリ素子は、互いに異なる抵抗状態を有し、前記第1及び第2のメモリ素子の互いに異なる抵抗状態と、前記メモリセルが記憶するデータとが対応付けられている、ことを特徴とする請求項1又は2に記載の抵抗変化型メモリ。前記メモリセルに対する読み出し動作時、前記第1のビット線に接続される第1の入力端子及び前記第2のビット線に接続される第2の入力端子を有するセンスアンプと、前記メモリセルに対する読み出し動作時、前記第3のビット線に固定電位を印加する電位生成回路と、をさらに具備し、前記センスアンプ及び前記電位生成回路は、前記第1及び第2のメモリ素子のそれぞれに、前記第1及び第2のメモリ素子の抵抗状態を変化させない読み出しパルスを前記第1乃至第3のビット線に供給し、前記センスアンプは、前記第1及び第2のメモリ素子の抵抗状態に基づく差分値を、前記メモリセルのデータとして判別する、ことを特徴とする請求項1乃至3のいずれか1項に記載の抵抗変化型メモリ。前記ワード線が活性化されている期間の前半において、前記第1及び第2のビット線に第1の電位レベルが印加され、前記第3のビット線に、前記第1の電位レベルと異なる第2の電位レベルが印加され前記ワード線が活性化されている期間の後半において、前記第1及び第2のビット線のうち一方に前記第2の電位レベルが印加され、前記第1及び第2のビット線のうち他方に前記第1の電位レベルが印加され、前記第3のビット線に前記第1の電位レベルが印加される、ことを特徴とする請求項1乃至4のいずれか1項に記載の抵抗変化型メモリ。メモリの動作特性を向上する。本実施形態の抵抗変化型メモリは、第1方向に延在し、前記第1の方向に交差する第2の方向に配列された第1乃至第3のビット線と、前記第2の方向に延在するワード線と、前記第1及び第3のビット線間に接続された第1のセルと前記第2及び第3のビット線間に接続された第2のセルとを含むメモリセルと、前記第1のセル内に設けられ、第1の制御端子と第1の電流経路とを有し、前記第1の制御端子が前記ワード線に接続される第1の選択トランジスタと、前記第1のセル内に設けられ、第1及び第2の端子を有し、前記第1の端子が前記第1の電流経路の一端に接続され、供給される書き込みパルスに応じて第1の抵抗状態及び前記第1の抵抗状態と異なる第2の抵抗状態に変化する第1のメモリ素子と、前記第2のセル内に設けられ、第2の制御端子と第2の電流経路とを有し、前記第2の制御端子が前記ワード線に接続される第2の選択トランジスタと、前記第2のセル内に設けられ、第3及び第4の端子を有し、前記第3の端子が前記第2の電流経路の一端に接続され、供給される書き込みパルスに応じて前記第1又は第2の抵抗状態に変化する第2のメモリ素子と、を具備し、前記メモリセルに対する書き込み動作時、前記ワード線が活性化されている期間において、前記第1及び第2のメモリ素子を前記第1の抵抗状態に変化させた後、前記第1及び第2のメモリ素子のうち一方を前記第2の抵抗状態に変化させる。以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。1実施形態図1乃至図8を参照して、実施形態の抵抗変化型メモリについて説明する。a回路構成図1乃至図6を用いて、本実施形態の抵抗変化型メモリの回路構成について説明する。図1は、本実施形態の抵抗変化型メモリの構成例を示すブロック図である。図1に示されるように、本実施形態の抵抗変化型メモリは、少なくとも1つのメモリセルアレイ1A,1Bを含んでいる。図1において、一例として、2つのメモリセルアレイ1A,1Bが示されているが、本実施形態の抵抗変化型メモリは、1つのメモリセルアレイ1Aを有していればよい。但し、本実施形態の抵抗変化型メモリは、3つ以上のメモリセルアレイを有していてもよい。メモリセルアレイ1A,1Bは、複数のメモリ素子8を含む。メモリセルアレイ1A,1B内には、複数のワード線WL及び複数のビット線BLが設けられている。ワード線WLのそれぞれは、ロウ方向に延在し、ビット線BLのそれぞれは、カラム方向に延在する。本実施形態の抵抗変化型メモリは、ロウ制御回路2A,2B及びカラム制御回路3を含んでいる。2つのロウ制御回路2A,2Bが、2つのメモリセルアレイ1A,1Bにそれぞれ対応するように、抵抗変化型メモリ内に設けられている。ロウ制御回路2Aは、例えば、メモリセルアレイ1Aのロウ方向の一端に隣接している。ロウ制御回路2Bは、メモリセルアレイ1Bのロウ方向の一端に隣接している。ロウ制御回路2A,2Bは、メモリセルアレイ1A,1Bのロウをそれぞれ制御する。ロウ制御回路2A,2Bは、メモリセルに接続されたワード線WLを駆動する。ロウ制御回路2A,2Bは、例えば、ロウデコーダやワード線ドライバなどを含んでいる。カラム制御回路3は、2つのメモリセルアレイ1A,1B間に設けられ、2つのメモリセルアレイ1Aに共有される。カラム制御回路3は、メモリセルアレイ1A,1Bのカラム方向に隣接している。カラム制御回路3は、メモリセルアレイ1A,1Bのカラムを制御し、メモリセルMCに接続されたビット線BLの電位を制御する。カラム制御回路3は、カラムデコーダ、カラム選択スイッチビット線選択スイッチなどを含んでいる。本実施形態の抵抗変化型メモリは、メモリセルに対するデータの書き込みのための書き込み回路及びメモリセルからのデータの読み出しのための読み出し回路を含んでいる。書き込み及び読み出し回路以下、書き込み/読み出し回路と表記する5は、カラム制御回路3を介して、メモリセルアレイ1A,1Bに接続されている。書き込み/読み出し回路5は、データの書き込み及びデータの読み出しに用いられる電流又は電圧を、カラム制御回路3を介して、ビット線BLに供給する。書き込み/読み出し回路5は、電流源又は電圧源51を含むドライバ回路及びシンカ回路や、データ読み出し時においてメモリセルのデータを判別するためのセンスアンプ55を有している。制御回路7は、外部ホスト又はメモリコントローラからの要求に応じて、メモリ全体の動作を制御する。制御回路7は、ロウ制御回路2A,2B、カラム制御回路3及び書き込み/読み出し回路5を制御して、選択されたメモリセルに対するデータの書き込み又はデータの読み出しを実行する。抵抗変化型メモリは、抵抗状態が変化する素子8をメモリ素子8として、用いている。抵抗変化型メモリに用いられるメモリ素子8において、メモリ素子8の抵抗状態抵抗値は、あるしきい値のエネルギー電流、電圧又は熱が与えられることによって変化し、その変化した抵抗状態は、所定のエネルギーが与えられるまで実質的に不揮発に維持される。このような素子の特性を利用して、抵抗変化型メモリは、素子の抵抗状態に対応付けられたデータを記憶する。メモリ素子8は、電流パルス又は電圧パルスの極性印加方向、電流パルス又は電圧パルスの大きさ電流値、電圧値及びパルス幅、又は、それらのパルスによって生じる熱によって、抵抗状態が変化する。メモリ素子8は、2以上の抵抗値抵抗状態を示す。本実施形態の抵抗変化型メモリは、例えば、MRAMMagnetoresistiveRAMである。メモリ素子8は、磁気抵抗効果素子であり、例えば、MTJMagneticTunnelJunction素子がメモリ素子8に用いられる。図2は、MTJ素子8の構成を示す断面図である。MTJ素子8は、下部電極88、参照層固定層ともよばれる81、非磁性層トンネルバリア層ともよばれる82、記録層記憶層、自由層ともよばれる83及び上部電極89を含む積層構造を有している。尚、各層81,82,83の積層順序は、図2に示される順序と反対でもよい。参照層81及び記録層83は、Ni、Cr又はCoなどを含む強磁性材料から形成される。参照層81及び記録層83は、例えば、膜面に対して垂直な方向において磁気異方性を有し、それらの容易磁化方向は膜面に対して垂直である。尚、参照層81及び記録層83の磁化方向は、膜面に対して平行であってもよい。参照層81は、磁化スピンの向きが固定されている不変である。記録層83は、磁化スピンの向きが反転する不変である。参照層81は、記録層83よりも十分大きな垂直磁気異方性エネルギーを有するように形成される。磁性層81,83の磁気異方性の設定は、材料構成や膜厚を調整することで可能である。MTJ素子8において、記録層83の磁化反転しきい値が小さくされ、参照層81の磁化反転しきい値が記録層83の磁化反転しきい値よりも大きくされる。これによって、磁化方向が固定された参照層81と磁化方向が変化する記録層83とを有するMTJ素子21を形成できる。本実施形態において、MTJ素子8に書き込み電流電流パルスIwを流し、この書き込み電流IwによってMTJ素子8の磁化状態を制御するスピン注入書き込み方式が、用いられる。書き込み電流Iwの大きさは、記録層83の磁化反転しきい値以上の電流値を有し、参照層81の磁化反転しきい値未満の電流値を有するように、設定される。MTJ素子8は、書き込み電流Iwが流れる向きに応じて、少なくとも2つの抵抗状態を取り得る。MTJ素子8は、参照層81と記録層83との磁化の相対関係が平行か反平行かによって、高抵抗状態と低抵抗状態との2つの状態のいずれかをとることができる。磁化配列が反平行状態のMTJ素子8に対して、記録層83から参照層81へ向かう書き込み電流Iwが流れた場合、参照層81の磁化配列と同じ向きのスピンを有する電子が、非磁性層82を介して記録層83に供給される電子として、支配的になる。非磁性層82を通過したトンネリングした電子のスピントルクによって、記録層83の磁化の向きが、参照層83の磁化の向きと同じになるように、変化する反転する。これによって、参照層81と記録層83との磁化の相対関係が平行になる。参照層81及び記録層83の磁化配列が平行状態である場合、MTJ素子8の抵抗値は最も低くなる。MTJ素子8が平行状態の磁化配列を有する場合、MTJ素子8は低抵抗状態になる。磁化配列が平行状態のMTJ素子8に対して、参照層81から記録層83へ向かう書き込み電流Iwを流すと、参照層81の磁化配列と同じ向きのスピンを有する電子は、非磁性層82を介して参照層81に移動する。その一方で、参照層81の磁化配列と反対の向きのスピンを有する電子は、非磁性層82或いは参照層81によって反射される。反射された電子のスピントルクによって、記憶層83の磁化の向きが、参照層81の磁化配列と反対になるように、変化する。これによって、記録層81と参照層83との磁化の相対関係が反平行になる。参照層81及び記録層83の磁化配列が平行状態である場合、MTJ素子8の抵抗値は最も高くなる。MTJ素子8が反平行状態の磁化配列を有する場合、MTJ素子8は高抵抗状態になる。このように、MTJ素子8を流れる反転しきい値以上の電流パルスの向き極性に応じて、MTJ素子8の抵抗状態は変化する。以下では、MTJ素子のように、素子に供給されるパルスの向き極性に応じて抵抗状態が変化するメモリ素子において、一方の端子を第1極性の端子、他方の端子を第2極性の端子ともよぶ。MTJ素子8の抵抗状態を判別するとき、MTJ素子8に電流読み出しパルスを供給する。抵抗状態を判別するための電流は、磁化反転しきい値未満の電流値を有している。図3は、本実施形態の抵抗変化型メモリのメモリセルアレイ1Aの内部構成の一例を示す等価回路図である。以下では、メモリ素子として、MTJ素子を例示する。図3に示されるように、メモリセルアレイ1A内には、複数のメモリセルMC、複数のワード線WL及び複数のビット線BLA,BLB,BLCが設けられている。各メモリセルMCに対して、1本のワード線WLと3本のビット線BLA,BLB,BLCが接続されている。ロウ方向に配列されている複数のメモリセルMCは、共通のワード線WLに接続されている。カラム方向に配列されている複数のメモリセルMCは、共通のビット線BLA,BLB,BLCに接続されている。本実施形態の抵抗変化型メモリのメモリセルMCは、2つの電界効果トランジスタTTrA,TrBと2つのMTJ素子R8A,8Bとから形成されている。メモリセルMCは、2T2R構造を有する。本実施形態において、2T2R構造のメモリセルMCの内部構成、及び、メモリセルMCと配線WL,BLA,BLB,BLCとの接続関係は、以下のとおりである。電界効果トランジスタTrA,TrBは、メモリセルMCの選択スイッチとして用いられている。メモリセルMCの電界効果トランジスタTrA,TrBのことを、選択トランジスタTrA,TrBとよぶ。メモリセルMC内の2つの選択トランジスタTrA,TrBのゲートは、共通のワード線WLに接続されている。第1の選択トランジスタTrAの電流経路第1の電流経路の一端ソース/ドレインは、第1のビット線BLAに接続されている。選択トランジスタTrAの電流経路の他端ソース/ドレインは、第1のMTJ素子8Aの一端第1の端子に接続されている。MTJ素子8Aの他端第2の端子は、第2のMTJ素子8Bの一端第3の端子に接続されている。MTJ素子8Bの他端第4の端子は、第2の選択トランジスタTrBの電流経路第2の電流経路の一端ソース/ドレインに接続されている。選択トランジスタTrBの電流経路の他端ソース/ドレインは、第2のビット線BLBに接続されている。2つのMTJ素子8A,8Bの互いに接続された端子は、接続ノードndを形成している。メモリセルMC内に形成された接続ノードndに、ビット線BLCが接続されている。以下、説明の明確化のため、接続ノードndに接続されたビット線BLCのことを、共有ビット線BLCとよぶ。各セルSCA,SCB内において、メモリ素子8A,8Bと選択トランジスタTrA,TrBとは、電流経路が直列に接続されている。本実施形態において、接続ノードndに、例えば、MTJ素子8A,8Bの参照層が接続されている。但し、接続ノードndには、2つのMTJ素子8A,8Bの同じ極性の端子が接続されていればよく、2つのMTJ素子8A,8Bの記憶層が、接続ノードndに接続されてもよい。尚、ビット線BLA,BLB,BLC間におけるMTJ素子と選択トランジスタとの接続関係は、図3に示される例に限定されない。例えば、ビット線BLAと共有ビット線BLCとの間において、MTJ素子8Aの一端が、ビット線BLAに接続され、MTJ素子8Bの他端が、選択トランジスタTrAの電流経路の一端に接続され、選択トランジスタTrCの電流経路の他端が、共有ビット線BLCに接続されてもよい。そして、共有ビット線BLCとビット線BLBとの間において、選択トランジスタTrBの電流経路の一端が共有ビット線BLCに接続され、選択トランジスタTrBの電流経路の他端がMTJ素子8Bの一端に接続されMTJ素子8Bの他端は、ビット線BL2に接続される。この場合、2つの選択トランジスタTrA,TrBが、共有ビット線BLCが接続される接続ノードndを形成する。以下では、1つのメモリセルMC内において、1つのMTJ素子メモリ素子と1つの選択トランジスタとからなる回路のことを、セルSCA,SCBとよぶ。1つのメモリセルMCは、2つのセルSCA,SCBによって形成される。図4を用いて、本実施形態の抵抗変化型メモリのデータ保持状態について説明する。図4は、本実施形態の抵抗変化型メモリのデータ保持時における、メモリセルMC内のメモリ素子MTJ素子8A,8Bの抵抗状態を示している。例えば、メモリセルMCのデータ保持時において、メモリセルMC内の2つのMTJ素子8A,8Bは、互いに異なる抵抗状態となっている。例えば、図4のaに示されるように、一方のMTJ素子8Aの抵抗状態が、高抵抗状態Hレベルである場合、他方のMTJ素子8Bの抵抗状態は低抵抗状態Lレベルとなっている。これとは反対に、図4のbに示されるように、一方のMTJ素子8Aの抵抗状態が低抵抗状態である場合、他方のMTJ素子8Aの抵抗状態は、高抵抗状態となっている。このように、メモリセルMCは、記憶するデータ書き込まれたデータに応じて、図4のaの状態か図4のbの状態かのいずれかの状態を、実質的に不揮発に維持している。例えば、メモリセルMC内の一方のMTJ素子8AがHレベル、他方のMTJ素子8BがLレベルとなっている状態に対して、1データ第1のデータが割り付けられる。この一方で、例えば、メモリセルMC内の一方のMTJ素子8AがLレベル、他方のMTJ素子8BがHレベルとなっている状態に対して、0データ第2のデータが割り付けられる。このように、2つのメモリ素子8A,8Bを有するメモリセルMCが、1ビットのデータを保持できる。但し、本実施形態において、後述の書き込み動作中において、メモリセルMC内の2つのメモリ素子8A,8Bが一度同じ抵抗状態にされてから、片方のメモリ素子の抵抗状態が変化されるので、メモリセルMCに対するデータ書き込み時の過渡的な状態において、メモリセルMC内の2つのMTJ素子8A,8Bが同じ抵抗状態を示す。尚、メモリセルMC内の2つのMTJ素子のそれぞれが、1ビットのデータを保持してもよい。この場合、1つのメモリセルMCが、2ビットのデータを記憶する構成となる。例えば、MTJ素子のHレベルに対して、1データが割り付けられ、MTJ素子のLレベルに対して、0データが割り付けられる。図5及び図6は、メモリセルMCの動作時における、メモリセルMCと書き込み/読み出し回路5との接続関係を示している。尚、図5及び図6において、メモリセルMCと書き込み/読み出し回路5との間に接続されているカラム制御回路3の構成は、図示の簡単のため、省略する。また、図5及び図6において、ワード線WLの図示は省略する。図5は、データ書き込み時におけるメモリセルMCと書き込み/読み出し回路5との接続関係例を示す等価回路図である。データ書き込み時、書き込み/読み出し回路5内の電流生成回路51A,51B,51Cが、メモリセルMCに接続される。電流生成回路51A,51B,51Cは、例えば、書き込み電流IwA,IwBを生成するための電流源又は電圧源を含んでいる。電流生成回路51A,51B,51Cは、書き込み電流IwA,IwBを生成し、データの書き込み対象のメモリセルMCに、書き込み電流IwA,IwBを供給する。尚、書き込み電流IwA,IwBは、電圧源によって生成されてもよい。メモリセルMCに対するデータ書き込み時、第1の電流生成回路51Aは、ビット線BLAに接続され、第2の電流生成回路51Bは第2のビット線BLBに接続され、第3の電流生成回路51Cは共有ビット線BLCに接続されている。図2を用いて説明したように、MTJ素子8A,8Bの抵抗状態を変化させるとき、書き込み電流IwA,IwBが、変化させる抵抗状態に応じて、MTJ素子の一端から他端、又は、MTJ素子の他端から一端へ、流れる。書き込み電流IwA,IwBは、ビット線BLAと共有ビット線BLCとの間、及び、ビット線BLBと共有ビット線BLCとの間を流れる。MTJ素子8Aの抵抗状態を変化させるとき、書き込み電流IwAが、ビット線BLA-共通ビット線BLC間に供給される。書き込み電流IwAがビット線BLAから共有ビット線BLCへ流れる場合、電流生成回路51Aが供給側高電位側、ドライバ側となり、電流生成回路51Cが吸収側低電位側、シンク側となる。これとは反対に、書き込み電流IwAが共通ビット線BLCからビット線BLAへ流れる場合、電流生成回路51Cが供給側となり、電流生成回路51Aが吸収側となる。MTJ素子8Bの抵抗状態を変化させるとき、書き込み電流IwBが、ビット線BLB-共通ビット線BLC間に供給される。書き込み電流IwBがビット線BLBから共有ビット線BLCへ流れる場合、電流生成回路51Bが供給側となり、電流生成回路51Cが吸収側となる。これとは反対に、書き込み電流IwBが共通ビット線BLCからビット線BLBへ流れる場合、電流生成回路51Cが供給側となり、電流生成回路51Bが吸収側となる。電流生成回路51A,51B,51Cが、高電位側に設定されるか、又は、低電位側に設定されるかは、メモリセルに書き込むデータに応じて、制御回路5が制御する。ビット線BLAからビット線BLBへ電流が流れないように、各ビット線BLA,BLB,BLCの電位が制御される。例えば、本実施形態のMRAMの書き込み動作は、書き込み対象のメモリセルMCに対する書き込みサイクルワード線が活性化されている1期間内において、メモリセルMC内の2つのMTJ素子8A,8Bの抵抗状態を同じ抵抗状態に変化させてから、いずれか一方のMTJ素子の抵抗状態を変化させることによって、実行される。データの書き込み後、メモリセル内の2つのMTJ素子8A,8Bは、図4に示されるように、互いに異なる抵抗状態を有している。図6は、データ読み出し時におけるメモリセルMCと書き込み/読み出し回路5との接続関係の一例を示す等価回路図である。図6に示されるように、データ読み出し時、書き込み/読み出し回路5内のセンスアンプ55が、メモリセルMCに接続される。センスアンプ55の一方の入力端子は、ビット線BLAに接続され、センスアンプ55の他方の入力端子は、ビット線BLBに接続される。ビット線BLA及びビット線BLBは、例えば、同じ電位レベルに設定される。共有ビット線BLCは、例えば、電位生成回路52に接続されている。電位生成回路52は、固定電位を生成し、生成した電位を、共有ビット線BLCに印加する。データ読み出し時、例えば、ビット線BLA,BLBが高電位側に設定され、共有ビット線BLCは、低電位側に設定される。この場合、共有ビット線BLCは、グランド電位に接続される接地される。但し、共有ビット線BLCとビット線BLA,BLBとが、互いに異なる電位レベルであれば、共有ビット線BLCが高電位側に設定され、ビット線BLA,BLBが低電位側に設定されてもよい。データ読み出し時、ビット線BLA,BLB,BLC間に設定された電位差によって、読み出し電流読み出しパルスIrA,IrBが、MTJ素子8A,8Bを流れる。尚、読み出し電流IrAは、ビット線BLAに接続された電流源図示せずによって、生成され、読み出し電流IrBは、ビット線BLBに接続された電流源図示せずによって、生成されてもよい。読み出し電流IrA,IrBの電流値は、磁化反転しきい値よりも小さい値に設定されている。MTJ素子8Aの抵抗状態抵抗値に応じて、読み出し電流IrAの電流値または、ビット線BLAの電位は変動する。これと同様に、MTJ素子8Bの抵抗状態抵抗値に応じて、読み出し電流IrBの電流値または、ビット線BLBの電位は変動する。センスアンプ55は、その入力端子に接続されたビット線BLA,BLBを流れる電流の電流値又は電位を検知及び増幅する。センスアンプ55は、2本のビット線BLA,BLBにおける電流値又は電位の差分値を計算し、その差分値を出力する。その差分値に基づいて、メモリセルMCが記憶しているデータが、例えば、制御回路7や外部の装置によって判別される。例えば、本実施形態のMRAMの読み出し動作は、読み出し対象のメモリセルMCが含んでいる2つのMTJ素子8A,8Bを用いた差動読み出しによって、実行される。本実施形態のMRAMにおいて、本実施形態のMRAMにおいて、メモリセルMCは、2つのMTJ素子8A,8Bと2つの選択トランジスタTrA,TrBとから形成されている。メモリセルMC内において、1つのMTJ素子8A,8Bと1つの選択トランジスタTrA,TrBとが、1つのセルSCA,SCBを形成する。1つのビット線BLCは、2つのセルSCA,SCBに共通に接続されている。MTJ素子8Aは、選択トランジスタTrAを介して、ビット線BLAと共有ビット線BLCとの間に接続されている。MTJ素子8Bは、選択トランジスタTrBを介して、ビット線BLBと共有ビット線BLCとの間に接続されている。本実施形態のMRAMにおいて、2つのMTJ素子8A,8B及び2つの選択トランジスタTrA,TrBは、同じメモリセルアレイ1A内に設けられている。それゆえ、メモリセルMCを形成する2つのMTJ素子8A,8B及び2つの選択トランジスタTrA,TrBが異なるメモリセルアレイ内に設けられている場合に比較して、本実施形態のMRAMは、メモリセルMCを形成するMTJ素子8A,8Bの特性ばらつき及びメモリセルMCを形成する選択トランジスタTrA,TrBの特性ばらつきを小さくできる。その結果として、本実施形態のMRAMは、メモリセルの書き込み動作及び読み出し動作を安定化でき、メモリの動作の信頼性を向上できる。本実施形態のMRAMにおいて、1本のビット線共有ビット線BLCが、2つのMTJ素子8A,8Bに共有される。それゆえ、書き込み動作及び読み出し動作時において、2つのメモリ素子8A,8Bに対して供給される電流のばらつきを削減できる。これによって、本実施形態のMRAMは、その動作における書き込みマージン及び読み出しマージンを向上できる。本実施形態のMRAMにおいて、メモリセルMCのデータ保持状態において互いに異なる抵抗状態の2つのMTJ素子8A,8Bを用いることによって、1つメモリセルに対する差動読み出しが可能となる。1つのメモリセルMCに対する差動読み出しが実行できることによって、1つのメモリセルからシングルエンド読み出しによってデータを読み出す場合に比較して、メモリの読み出しマージンを大きくできる。また、本実施形態のように、差動読み出しによって駆動されるメモリ素子8A,8Bが共通のビット線BLCに接続されることによって、センスアンプ55に検知される読み出し電流IrA,IrBのばらつきを抑制できる。MRAMに用いられるMTJ素子のように、抵抗変化型メモリに用いられるメモリ素子は、その抵抗状態をL状態からH状態にするための電流パルス電圧パルスの大きさ及び印加期間が、その抵抗状態をH状態からL状態にするための電流パルスの大きさ及び印加期間が異なる場合がある。本実施形態のように、1つの書き込みサイクルにおいてL状態にする動作とH状態にする動作とが実行されるように、メモリセルMCが形成されることによって、メモリセルアレイ全体における書き込み時間を短縮できる。以上のように、本実施形態の抵抗変化型メモリによれば、メモリの動作特性を向上できる。b動作図7及び図8を用いて、本実施形態の抵抗変化型メモリ例えば、MRAMの動作について、説明する。本実施形態にMRAMの動作の説明に関して、図1乃至図6も適宜用いる。図7を用いて、本実施形態のMRAMの動作の一例について、説明する。図7は、本実施形態のMRAMの書き込み動作及び読み出し動作の一例のタイミングチャートを示している。本実施形態のMRAMは、例えば、1回の書き込みサイクルにおいて、1つのメモリセルMC内の2つのメモリ素子8A,8Bの抵抗状態を同じ状態にした後、同じ書き込みサイクル中に、2つのメモリ素子8A,8Bのうち一方の素子8A,8Bの抵抗状態を変化させる。これによって、1つのメモリセルMC内の2つのメモリ素子8A,8Bが、互いに異なる抵抗状態にされ、メモリセルにデータが書き込まれる。図7は、書き込みサイクルにおいて、一方及び他方のビット線BLA,BLBから共有ビット線BLCへ向かう電流を流した後、共有ビット線BLCから一方のビット線のみに向かう書き込み電流を流す場合の書き込み動作が例示されている。ここでは、メモリセルMC内の2つのMTJ素子8A,8BをL状態にしてから、一方のメモリ素子をH状態にする場合のデータ書き込みを例示する。書き込み動作時、外部からMRAMチップ内に、書き込みコマンド、及び、書き込み対象のメモリセルMCのアドレスが入力される。図1に示される制御回路7は、入力されたコマンド及びアドレスに基づいて、ロウ制御回路2A,2B、カラム制御回路3、及び、書き込み/読み出し回路5の動作を制御する。ロウ制御回路2A,2Bは、制御回路7の制御に基づいて、入力されたアドレスが示すワード線選択ワード線とよぶを選択し、その選択ワード線を活性化する。カラム制御回路3は、制御回路7の制御に基づいて、入力されたアドレスが示すビット線選択ビット線とよぶを選択し、その選択ビット線を活性化する。制御回路7の制御によって、図5に示されるように、書き込み/読み出し回路5内の電流生成回路51A,51B,51Cが、カラム制御回路を経由して、選択ビット線に電気的に接続される。これによって、選択ワード線及び選択ビット線に接続されたメモリセル選択セルとよぶが、活性化される。一方、非選択ワード線WL及び非選択ビット線BLA,BLB,BLCは、制御回路7によって、例えば、Lレベルに設定される。非選択ビット線BLA,BLB,BLCが同じ電位に設定されることで、非選択セルに電流が供給されない。尚、電流が流れないように、非選択ビット線BLA,BLB,BLCの電位が同一のレベルに設定されていれば、非選択ビット線BLA,BLB,BLCに所定の電位例えば、書き込み電流が生成されない電位が印加されてもよい。この電位によって、非選択ビット線が充電され、選択ビット線に連続して動作が実行される場合に、メモリの動作の高速化できる。以上のような制御回路7の制御によって、図7に示されるように、選択ワード線の電位は、LレベルからHレベルトランジスタのしきい値電圧に設定され、選択ワード線以外のワード線非選択ワード線の電位は、Lレベルが維持される。これによって、選択ワード線に接続されたメモリセル内の2つの選択トランジスタは、オン状態になる。また、選択セルに接続される3本のビット線BLA,BLB,BLCが、活性化されることによって、選択ビット線BLA,BLB,BLCが、電流生成回路51A,51B,51Cに接続される。図7に示される例では、ビット線BLA,BLBに接続された電流生成回路51A,51Bが、例えば、制御回路7によって電流供給側高電位側,Hレベルともよばれるに設定され、選択ビット線BLA,BLBの電位はLレベルからHレベルMTJ素子の反転しきい値電圧Vwに遷移する。共通ビット線BLCに接続された電流生成回路51Cは、制御回路7によって電流吸収側低電位側に設定され、選択ビット線BLCの電位はLレベルに維持される。ビット線BLA,BLC,BLB間の電位差Vwによって、磁化反転しきい値以上の書き込み電流IwA,IwBが生成される。選択セルMCにおいて、オン状態の選択トランジスタTrAを経由して、書き込み電流IwAが、メモリ素子としてのMTJ素子8Aに供給される。書き込み電流IwAは、Hレベルのビット線BLAからLレベルの共通ビット線BLCへ向かう方向へ流れる。また、選択セルMCにおいて、オン状態の選択トランジスタTrBを経由して、書き込み電流IwBが、MTJ素子8Bに供給される。書き込み電流IwBは、Hレベルのビット線BLBからLレベルの共通ビット線BLCに向かう方向へ流れる。上述のように、接続ノードndには、2つのMTJ素子8A,8Bの参照層又は記憶層が互いに接続されているため、選択セル内の2つのMTJ素子8A,8Bに対して同じ向き同じ極性の書き込み電流IwA,IwBが、流れる。それゆえ、MTJ素子8A,8Bの抵抗状態は、同じ抵抗状態となる。例えば、接続ノードndに、MTJ素子8A,8Bの参照層が接続されている場合、書き込み電流IwA,IwBは記憶層から参照層へ流れ、スピン偏極した電子が、参照層から記憶層へ供給される。選択セルMC内の2つのMTJ素子8A,8Bの抵抗状態は、L状態低抵抗状態、セット状態となる。尚、接続ノードndに、MTJ素子8A,8Bの記憶層が接続されている場合、2つのMTJ素子8A,8Bの抵抗状態は、H状態高抵抗状態、リセット状態となる。このように、書き込みサイクルTwの選択ワード線がHレベルに設定されている期間選択ワード線活性化期間とよぶの前半において、選択セルMC内の2つのMTJ素子8A,8Bは、同じ抵抗状態にされる。ビット線BLA,BLBから共通ビット線BLCに向かう書き込み電流を流す動作に連続して、共有ビット線BLCからビット線BLA,BLBに向かう書き込み電流を流す動作が、選択ワード線活性化期間の後半に、実行される。但し、この場合において、選択セル内の2つのMTJ素子8A,8Bのうち、一方のMTJ素子に対して書き込み電流が供給され、他方のMTJ素子に対して書き込み電流が供給されないように、各ビット線BLA,BLB,BLCの電位が制御される。例えば、図7に示される例では、ビット線BLAと共有ビット線BLCとの間に接続されたMTJ素子8Aに対して、共有ビット線BLC側からの書き込み電流が供給され、ビット線BLBと共有ビット線BLCとの間に接続されたMTJ素子8Bに対して、共有ビット線BLC側からの書き込み電流は供給されない。より具体的には、図7に示されるように、選択ワード線がHレベルの期間活性化されている期間において、選択された共通ビット線BLCに接続された電流生成回路51Cは、制御回路7によって電流吸収側から電流供給側に変更される。それゆえ、共通ビット線BLCの電位がLからHレベルに遷移する。選択された共通ビット線BLCの電位の制御とほぼ同時に、選択ビット線BLAに接続された電流生成回路51Aは、制御回路7によって電流供給側から電流吸収側に変更され、ビット線BLAの電位がHからLレベルに遷移する。一方、選択ビット線BLBの電位は、Hレベルに維持され、共有ビット線BLCの電位ここではHレベルと同じ電位にされる。これによって、ビット線BLAに接続されたMTJ素子8Aに、共通ビット線BLCからビット線BLAに向かう書き込み電流IwAが、流れる。この書き込み電流IwAによって、MTJ素子8Aの抵抗状態は、変化する。例えば、MTJ素子8Aの参照層によって反射された電子参照層のスピンと反対のスピンを有する電子がMTJ素子8Aの記憶層に供給され、MTJ素子8Aの抵抗状態は、L状態からH状態に変化する。一方、ビット線BLBと共通ビット線BLCとの間の電位差は、実質的に0Vである。それゆえ、ビット線BLBに接続されたMTJ素子8Bに、MTJ素子8Bの抵抗状態を変化させる電流は流れない。それゆえ、MTJ素子8Bの抵抗状態は変化せずに、例えば、L状態が維持される。尚、書き込みサイクルTw内において選択セル内のMTJ素子が同じ抵抗状態にされた後、メモリセルに書き込むデータに応じて、ビット線BLA側のMTJ素子8Aの抵抗状態を変化させず、ビット線BLB側のMTJ素子8Bの抵抗状態を変化させるように、ビット線BLAの電位を共通ビット線BLCと等電位に設定し、ビット線BLBと共通ビット線BLCとの間に書き込み電流が生じる電位差を設定してもよい。書き込みサイクル活性化期間において、選択セル内の2つのMTJ素子8A,8Bが同じ抵抗状態から互いに異なる抵抗状態に変化された後、選択ワード線WLの電位が、制御回路7及びロウ制御回路2A,2Bの制御によって、HレベルからLレベルにされ、選択ワード線WLが非活性化される。これによって、選択セル内の選択トランジスタTrA,TrBがオフする。例えば、選択ワード線WLが非活性化された後、制御回路7及びカラム制御回路3の制御によって、選択ビット線BLA,BLB,BLCが、非活性化される。これによって、選択ビット線BLA,BLB,BLCが、書き込み/読み出し回路5の電流生成回路51A,51B,51Cから電気的に分離される。選択ビット線が非活性化されてから、選択ワード線が非活性化されてもよい。尚、書き込み電流が流れなければ、選択ビット線BLA,BLB,BLCが制御回路7によって同じ電位例えば、Hレベル未満の電位に設定され、非選択ビット線が充電されてもよい。以上のように、選択セルに対する書き込み動作が完了する。データ書き込み後の状態データ保持状態において、メモリセル内の2つのMTJ素子8A,8Bの抵抗状態は、互いに異なる抵抗状態となる。ここでは、一方のMTJ素子8Aは、H状態の抵抗状態を有し、他方のMTJ素子8Bは、L状態の抵抗状態を有する。尚、メモリセルに書き込まれるデータに応じて、MTJ素子8AがL状態の抵抗状態を有し、MTJ素子8BがH状態の抵抗状態を有する場合もあるのは、もちろんである。このように、本実施形態のMRAMのメモリセルに対する書き込み動作において、選択セル内の2つのMTJ素子8A,8Bの抵抗状態が同じ抵抗状態にされてから、書き込まれるデータに応じて、選択セル内の2つのMTJ素子8A,8Bのうち一方のMTJ素子の抵抗状態のみが変化される。次に、図7を用いて、本実施形態のMRAMの読み出し動作について説明する。尚、上述の書き込み動作と共通する制御に関する説明は、必要に応じて行う。例えば、本実施形態のMRAMに対して、外部からの要求により読み出し動作が実行される。MRAMの読み出し動作時、外部からMRAMチップ内に、読み出しコマンド及び読み出し対象のメモリセルのアドレスが入力される。制御回路7は、入力されたコマンド及びアドレスに基づいて、ロウ制御回路2A,2B、カラム制御回路3、及び、書き込み/読み出し回路5の動作を制御する。ロウ制御回路2A,2Bは、制御回路7の制御に基づいて、選択ワード線を活性化する。カラム制御回路3は、制御回路7の制御に基づいて、選択ビット線を活性化する。制御回路7の制御によって、図6に示されるように、書き込み/読み出し回路5内のセンスアンプ55が、カラム制御回路を経由して、選択ビット線に電気的に接続される。これによって、選択ワード線及び選択ビット線に接続された選択セルが、活性化される。制御回路7による制御によって、メモリセルMC内において、MTJ素子8Aが接続されたビット線BLAは、センスアンプ55の一方の入力端子に接続され、MTJ素子8Bが接続されたビット線BLBは、センスアンプ55の他方の入力端子に接続される。また、共有ビット線BLCは、電位生成回路52内の固定電位グランド又は電源電位に接続される。読み出し動作時、例えば、非選択ワード線WL及び非選択ビット線BLA,BLB,BLCの電位は、Lレベルに設定される。但し、各非選択ビット線の電位が同一であれば、動作の高速化のため、非選択ビット線BLA,BLB,BLCに電位が印加されてもよい。ビット線BLA,BLBに、制御回路7の制御によって、電位又は電流Vrが印加される。ビット線BLA,BLBと共通ビット線BLCとの電位差によって、読み出し電流IrA,IrBが、MTJ素子8A,8Bに、それぞれ流れる。メモリセルMC内において、メモリ素子8Aの抵抗状態は、メモリ素子8Bの抵抗状態と互いに異なるため、各メモリ素子8A,8Bを流れる読み出し電流IrA,IrBの電流値は、それぞれ異なる。センスアンプ55は、2つの読み出し電流IrA,IrB又はその電流IrA,IrBに伴うビット線BLA,BLCの電位変動を検知及び増幅し、それらの電流値の差分値を計算する。その差分値が、センスアンプ55から出力される。尚、ビット線BLA,BLBの電位Vrによって生じる電流IrA,IrBによって、メモリ素子8A,8Bの抵抗状態が変化しないように、ビット線BLA,BLBの電位Vrは、ビット線BLA,BLBを流れる電流IrA,IrB又はビット線BLA,BLBの電位変動が検知できる範囲内で、書き込み動作時にビット線BLA,BLB,BLCに印加される電位Vwよりも十分小さくされる。読み出し電流IrA,IrBが検知された後、選択ワード線WLの電位が、制御回路7及びロウ制御回路2Aの制御によって、HレベルからLレベルに遷移され、選択ワード線が非活性化される。これによって、選択セル内の選択トランジスタTrA,TrBはオフする。また、選択ビット線BLA,BLB,BLCは、制御回路7及びカラム制御回路3の制御によって、非活性化され、選択ビット線BLA,BLB,BLCがセンスアンプ55及び電位生成回路52から電気的に分離される。センスアンプ55から出力された差分値に基づいて、メモリセルMCが記憶しているデータが判別される。例えば、計算された差分値の正負が、データ例えば、0又は1と対応づけられている。つまり、2つのMTJ素子8A,8Bの抵抗状態に基づいて計算された差分値が、メモリセルが記憶しているデータとして、出力される。このように、本実施形態のMRAMのメモリセルの読み出し動作において、メモリセル内の2つのMTJ素子を用いた差動読み出しによって、メモリセルMCが記憶しているデータが判別される。図8を用いて、図7に示される動作と異なる動作について説明する。図8は、本実施形態のMRAMの書き込み動作及び読み出し動作の一例のタイミングチャートを示している。尚、図7に示される動作と共通の動作及びその制御の説明は、必要に応じて行う。図8に示されるように、選択ワード線WL及び選択ビット線BLA,BLB,BLCが活性化され、選択セルMCが活性化される。例えば、選択ワード線の活性化期間の前半において、選択ビット線BLAの電位はLレベル、選択ビット線BLBの電位はLレベル、共通ビット線BLCの電位はHレベルに、それぞれ設定される。これによって、共通ビット線BLCからビット線BLAに向かって流れる書き込み電流IwAが、MTJ素子8Aに供給され、共通ビット線BLCからビット線BLBに向かって流れる書き込み電流IwBが、MTJ素子8Bに供給される。選択ワード線の活性化期間の前半において、共通ビット線BLCからの書き込み電流IwA,IwBによって、2つのMTJ素子8A,8Bは、同じ抵抗状態になる。例えば、接続ノードndに、MTJ素子8A,8Bの参照層がそれぞれ接続されている場合、選択セルMC内の2つのMTJ素子8A,8Bの抵抗状態は、H状態となる。選択ワード線の活性化期間の後半において、共通ビット線BLCの電位は、HレベルからLレベルにされる。そして、選択ビット線BLAの電位はLレベルからHレベルに設定され、選択ビット線BLBの電位はLレベルが維持される。このようなビット線BLA,BLB,BLCの電位の制御によって、ビット線BLAから共通ビット線BLCに向かう書き込み電流IwAが、MTJ素子8Aに供給される。ビット線BLBとビット線BLCとは同じ電位レベルなので、MTJ素子8Bに書き込み電流はほとんど流れない。また、ビット線BLAからの書き込み電流IwAは、MTJ素子抵抗素子が接続されているビット線BLBよりも、抵抗値の低い共有ビット線BLC側へ流れやすい。それゆえ、ビット線BLBの電位がビット線BLAの電位より低くても、書き込み電流IwAの大部分は、共有ビット線BLCに流れるため、書き込み電流IwAの迂回電流がMTJ素子8Bの抵抗状態を変化させることはない。例えば、選択セルMC内において、MTJ素子8Aの抵抗状態は、H状態からL状態に変化する。一方、MTJ素子8Bの抵抗状態は、H状態が維持される。このように、選択セル内の2つのMTJ素子8A,8Bを同じ抵抗状態から互いに異なる抵抗状態に変化させた後、選択ワード線が非活性化され、選択ビット線BLA,BLB,BLCが非活性化される。これによって、図8に示される選択セルに対する書き込み動作が完了する。図8に示される書き込み動作において、メモリセルMCの2つのMTJ素子8A,8Bにおいて、ビット線BLA側のMTJ素子8Aの抵抗状態は、L状態であり、ビット線BLB側のMTJ素子8Bの抵抗状態は、H状態である。このように、図8に示される書き込み動作によって、メモリセルMC内の2つのMTJ素子8A,8Bの抵抗状態は、図7に示される書き込み動作によるMTJ素8A,8Bの抵抗状態と反対になる。つまり、図8に示される書き込み動作によって、図7に示される書き込み動作によるデータ例えば、1と反転したデータ例えば、0を、メモリセルMCに書き込みことができる。図8に示されるMRAMの読み出し動作は、図7に示される例と同じなので、図8の読み出し動作の説明は省略する。但し、図8において、図7の書き込み動作で書き込まれるデータの反転データが、メモリセルに書き込まれるため、センスアンプ55によって形成される差分値は、例えば、図7の読み出し動作によって得られる差分値の反転値となる。図7及び図8に示されるように、本実施形態のMRAMの書き込み動作及び読み出し動作が実行される。以上のように、本実施形態のMRAMにおいて、メモリセルMCは、2つのMTJ素子8A,8Bと2つの選択トランジスタTrA,TrBとから形成されている。本実施形態のMRAMにおいて、MTJ素子8A,8B及び選択トランジスタTrA,TrBは、同じメモリセルアレイ内に設けられている。そのため、本実施形態のMRAMの動作において、メモリセル内の構成要素の特性ばらつきに起因するメモリの書き込み動作及び読み出し動作の劣化は、抑制される。その結果として、本実施形態のMRAMの書き込み動作及び読み出し動作は、動作の信頼性が向上し、メモリセルの動作を安定化できる。本実施形態のMRAMにおいて、2つのMTJ素子8A,8Bに共有されたビット線共有ビット線BLCによって、メモリセルMCの動作が制御される。それゆえ、本実施形態のMRAMの書き込み動作及び読み出し動作時において、2つのMTJ素子8A,8Bに対する印加電位及び供給電流のばらつきを低減できる。これによって、本実施形態のMRAMの動作は、書き込みマージン及び読み出しマージンを向上できる。本実施形態のMRAMの読み出し動作は、1つメモリセルMCに含まれている2つのMTJ素子8A,8Bを用いた差動読み出しによって、実行される。このように、1つのメモリセルに対して差動読み出しが実行できることによって、本実施形態のMRAMの読み出し動作は、1つのメモリセルからシングルエンド読み出しによってデータを読み出す場合に比較して、読み出しマージンを大きくできる。MTJ素子の特性に応じて、MTJ素子の抵抗状態をL状態からH状態にするための電流パルス電圧パルスの大きさ及び印加期間が、MTJ素子の抵抗状態をH状態からL状態にするための電流パルスの大きさ及び印加期間と異なる場合がある。この場合、動作の安定化のため、高抵抗状態に変化させる動作及び低抵抗状態に変化させる動作とで、動作期間が同じになるように、回路的な制御によって、メモリの動作期間が均一化されている。例えば、抵抗変化に要する期間が短い動作期間が、抵抗変化に要する期間が長い動作期間に一致するように、メモリの回路及び動作が設計される。本実施形態のMRAMの書き込み動作は、メモリ素子8A,8Bの抵抗状態をL状態にする動作及びメモリ素子8A,8Bの抵抗状態をH状態にする動作の両方が、1つの書き込みサイクルにおいて実行されるので、動作の均一化のための回路制御を削減でき、回路の負荷を低減できる。以上のように、本実施形態の抵抗変化型メモリによれば、メモリの動作特性を向上できる。2変形例図9乃至図13を参照して、本実施形態の抵抗変化型メモリの変形例について、説明する。以下の変形例において、上述の実施形態と実質的に同じ構成要素については、同じ符号を付し、重複する説明は、必要に応じて行う。a変形例1図9及び図10を参照して、本実施形態の抵抗変化型メモリの変形例1について、説明する。図3に示される例では、1つのメモリセルMCを形成する2つのMTJ素子8A,8B及び選択トランジスタTrA,TrBが、1つのメモリセルアレイ1A内に設けられている。但し、図9及び図10に示される本変形例のように、1つのメモリセルMC’を形成する2つのセルSCA,SCBが、互いに異なるメモリセルアレイ1A,1B内に設けられてもよい。図9及び図10に示されるように、メモリセルアレイ1A及びメモリセルアレイ1Bは、カラム制御回路3を介して、カラム方向に隣接している。セルSCAは、メモリセルアレイ1A内に設けられ、セルSCBは、メモリセルアレイ1B内に設けられている。セルSCAは、選択トランジスタTrAとMTJ素子8Aとを含む。選択トランジスタTrAの電流経路の一端は、ビット線BLAに接続され、選択トランジスタTrAの電流経路の他端は、MTJ素子8Aの一端に接続されている。MTJ素子8Aの他端は、ビット線BLCに接続されている。選択トランジスタTrAのゲートは、ワード線WLに接続されている。セルSCBは、選択トランジスタTrBとMTJ素子8Bとを含む。選択トランジスタTrBの電流経路の一端は、ビット線BLBに接続され、選択トランジスタTrBの電流経路の他端は、MTJ素子8Bの一端に接続されている。MTJ素子8Aの他端は、ビット線BLC’に接続されている。セルSCBに接続されるビット線BLB,BLC’は、メモリセルアレイ1B内に設けられている。例えば、メモリセルアレイ1B内のビット線BLC’は、カラム制御回路3を経由して、メモリセルアレイ1A内のビット線BLCに接続されてもよいし、各ビット線BLC,BLC’は、図1の制御回路7によって、共通の電位で制御されていれば、互いに分離されていてもよい。選択トランジスタTrBのゲートは、メモリセルアレイ1B内に設けられたワード線WL’に接続される。ワード線WL’は、ロウ制御回路2Bによって駆動される。尚、セルSCA,SCBのそれぞれのワード線WL,WL’は、電気的に接続されてもよいし、共通のロウ制御回路によって駆動されてもよい。互いに異なるメモリセルアレイ1A,1B内のセルSCA,SCBは、1つのメモリセルMC’を形成している。図9は、本変形例のMRAMの書き込み動作におけるメモリセルMC’と書き込み/読み出し回路との接続関係を示している。図10は、本変形例のMRAMの読み出し動作におけるメモリセルMC’と書き込み/読み出し回路との接続関係を示している。MRAMの書き込み動作及び読み出し動作時、図1の制御回路7は、例えば、2つのセルSCA,SCBが接続されているビット線BLA,BLB,BLC,BLC’及びワード線WL,WL’のアドレスに基づいて、異なるメモリセルアレイ1A,1B内の2つセルSCA,SCBが1つのメモリセルMC’を形成していると認識する。そして、制御回路7は、異なるメモリセルアレイ1A,1B内にそれぞれ設けられたセルSCA,SCBに対して、ビット線BLA,BLB,BLC,BLC’と書き込み/読み出し回路5との接続関係及びワード線WL,WL’の活性化を制御して、図7及び図8に示される2つのセルSCA,SCBを含むメモリセルに対する書き込み動作及び読み出し動作を実行する。図9に示されるように、書き込み動作時、メモリセルアレイ1A内のセルSCAにおいて、ビット線BLA及びビット線BLCが、カラム制御回路3を経由して、電流生成回路51A,52にそれぞれ接続される。メモリセルアレイ1B内のセルSCBにおいて、ビット線BLBがカラム制御回路3を経由して電流生成回路51Bに接続され、ビット線BLC’が、例えば、ビット線BLCと共通の電流生成回路51Cに接続される。尚、ビット線BLC,BLC’は互いに異なる電流生成回路に接続されてもよい。図9に示される接続関係によって、メモリセルMC’を形成するMTJ素子8A,8Bに書き込み電流が供給され、図7及び図8に示される書き込み動作が実行される。図10に示されるように、読み出し動作時、メモリセルアレイ1A内のセルSCAにおいて、ビット線BLAが、カラム制御回路3を経由して、センスアンプ55の一方の入力端子に接続される。メモリセルアレイ1B内のセルSCBにおいて、ビット線BLBが、カラム制御回路3を経由して、センスアンプ55の他方の入力端子に接続される。ビット線BLC及びビット線BLC’は、固定電位例えば、グランドに接続される。図10に示される接続関係によって、メモリセルMC’を形成するMTJ素子8A,8Bに読み出し電流が供給され、差動読み出しが実行される。図9及び図10に示されるように、制御単位としての1つのメモリセルMC’を形成する2つのセルSCA,SCBが、異なるメモリセルアレイ1A,1B内に設けられる場合であっても、制御回路の制御によって、図7及び図8に示される動作が実行できる。本変形例において、書き込み動作時、各セルSCA,SCB内のMTJ素子8A,8Bを同じ状態にした後、MTJ素子の抵抗状態を変化させないセルSCA,SCBを、電流生成回路51A,51B,51Cから電気的に分離すればよい。それゆえ、書き込み動作時におけるビット線の電位制御が、比較的容易になる。尚、図3に示される実施形態のMRAMは、メモリセルMCを形成する2つのセルSCA,SCBが同じメモリセルアレイ内に設けられている。そのため、本変形例のように、セルSCA,SCBが異なるセルアレイ1A,1B内に設けられている場合に比較して、メモリセルMCを形成する複数のメモリ素子8A,8B及び複数の選択トランジスタTrA,TrBの特性ばらつきを低減できる。また、実施形態のMRAMは、選択トランジスタTrA,TrBのオン/オフを1本のワード線で制御できる。そのため、実施形態のMRAMは、2つのセルSCA,SCBに対してそれぞれ異なるワード線WL,WL’が接続される場合に比較して、ワード線の制御が容易になる。さらに、ワード線WL及びビット線の共有化により、MRAMの消費電力を低減できる。また、実施形態のMRAMは、2つのセルSCA,SCBが1つのビット線BLCを共有しているため、1つのメモリセルに供給される書き込み電流及び読み出し電流のばらつきを抑制できる。b変形例2図11を用いて、本実施形態のMRAMの変形例2について、説明する。実施形態のMRAMは、1つの書き込みサイクル内に、2つのMTJ素子の抵抗状態抵抗値を変化させる動作が示されている。ただし、メモリセルMCの2つのMTJ素子8A,8Bに対して、それぞれ異なる動作サイクルで、抵抗状態を変化させることができるのは、もちろんである。図11に示されるように、選択ワード線が活性化される。そして、選択ビット線BLA,BLB,BLCが、それぞれ活性化される。本変形例において、1つのメモリセルに対する1回目の書き込みサイクルTwAにおいて、例えば、選択ビット線BLAの電位がHレベルに設定され、共有ビット線BLCの電位がLレベルに設定される。ビット線BLBの電位は、共有ビット線BLCと同じ電位に設定される。この場合、ビット線BLAから共有ビット線BLCへ向かう書き込み電流IwAが、MTJ素子8Aに供給される。この一方で、ビット線BLB-共有ビット線BLC間は等電位であるため、上述のように、MTJ素子8Bに対して、電流はほとんど流れない。これによって、ビット線BLAに接続されたMTJ素子8Aの抵抗状態が変化され、ビット線BLBに接続されたMTJ素子8Bの抵抗状態は変化しない。ビット線BLA側のMTJ素子8Aの抵抗状態を変化させた後、選択ワード線及び選択ビット線が、一度非活性化される。そして、ビット線BLB側のMTJ素子8Bの抵抗状態を変化させるために、選択ワード線が、再び活性化される。ビット線BLB側のMTJ素子8Bの抵抗状態は、ビット線BLA側のMTJ素子の抵抗状態と反対にされる。即ち、MTJ素子8Aに流した書き込み電流と反対方向に流れる書き込み電流IwBが、MTJ素子8Bに供給される。ここでは、図11に示されるように、1つのメモリセルに対する2回目の書き込みサイクルTwBにおいて、共有ビット線BLCの電位はHレベルに設定され、ビット線BLBがLレベルに設定される。ビット線BLAは、共有ビット線BLCの電位と同じ電位に設定される。ビット線BLB側のMTJ素子8Bに、共有ビット線BLCからビット線BLBへ向かう書き込み電流IwBが、供給される。ビット線BLA-共有ビット線BLC間の電位差は、等電位であるため、ビット線BLA側のMTJ素子8Aに、電流はほとんど流れない。これによって、ビット線BLBに接続されたMTJ素子8Bの抵抗状態が、ビット線BLAに接続されたMTJ素子8Aの抵抗状態と反対の状態に、変化する。また、この時、MTJ素子8Aの抵抗状態は変化しない。このように、本変形例におけるMRAMの書き込み動作は、1つのメモリセルMC内の2つのMTJ素子8A,8Bの抵抗状態が、2つの書き込みサイクルTwA,TwBで互いに異なる状態にされる。換言すると、メモリセルMC内の1つのMTJ素子に対してのみ抵抗状態を変化させることができる。そのため、書き込み動作後に、メモリセルMC内の2つのMTJ素子8A,8Bが同じ抵抗状態になる不良が発生した場合、一方のMTJ素子の抵抗状態を選択的に変化させることができる。その結果として、本変形例によれば、MRAMの信頼性を向上できる。1つのメモリセルに対する書き込み動作において、ワード線WLが2回に分けて活性化される場合、1回目のワード線が活性化される期間と2回目のワード線が活性化される期間との間に、ワード線が非活性化される期間が確保される。これに対して、実施形態のMRAMは、2回に分けてワード線が活性化される場合に比較して、ワード線が非活性化される期間を削減できる。上述のように、MTJ素子は、高抵抗状態から低抵抗状態へ変化させるための期間と低抵抗状態から高抵抗状態へ変化させるための期間とが異なる場合がある。この場合、メモリ素子に供給される電流/電圧が調整されたり、抵抗状態を変化させるための期間が短い動作のサイクルが、長期化されたりすることによって、動作サイクルの均一化期間の平均化がなされている。実施形態のMRAMの動作は、メモリセルに対する1つの動作サイクルが、メモリ素子を高抵抗状態に変化させる動作及び低抵抗状態に変化させる動作の両方を含んでいる。そのため、実施形態のMRAMは、2つのMTJ素子8A,8Bの抵抗状態の変化させる動作を連続させることによってワード線が活性化されている期間を短縮でき、動作の均一化のための複雑な制御も不要である。c変形例3図12及び図13を参照して、抵抗変化型メモリの変形例について、説明する。上述の実施形態において、MRAMが抵抗変化型メモリの一例として示されている。但し、抵抗変化型メモリは、例えば、ReRAMResistiveRAMやPCRAMPhaseChangeRAMのような、MRAM以外の抵抗変化型メモリでもよいのはもちろんである。例えば、ReRAMにおいて、メモリ素子に、可変抵抗素子が用いられる。ReRAMに用いられるメモリ素子は、電圧、電流又は熱などのエネルギーによって、素子の抵抗値が可逆的に変化し、抵抗値が変化した状態を不揮発に保持する。図12は、ReRAMに用いられるメモリ素子可変抵抗素子8の構造例を示している。メモリ素子8としての可変抵抗素子8は、下部電極88、上部電極89、及びこれらに挟まれた抵抗変化膜記録層84を有している。抵抗変化膜84は、ペロブスカイト型金属酸化物、或いは、二元系金属酸化物など、金属酸化物から形成される。ペロブスカイト型金属酸化物としては、PCMOPr0.7Ca0.3MnO3、Nb添加SrTiZrO3、Cr添加SrTiZrO3などが挙げられる。二元系金属酸化物としては、NiO、TiO2、Cu2Oなどが用いられる。抵抗変化膜84は、例えば、その内部における微細な電流経路フィラメントの生成又は消失、抵抗変化膜84の構成元素又はイオンの移動濃度プロファイルの変化によって、抵抗状態が変化する。可変抵抗素子8は、バイポーラ型と呼ばれる動作モードの素子とユニポーラ型と呼ばれる動作モードの素子が存在する。バイポーラ型の素子8は、それに印加される電圧の極性を変えることで抵抗値が変化する。ユニポーラ型の素子8は、それに印加される電圧の絶対値又は電圧のパルス幅又はそれらの両方を変えることで、抵抗値が変化する。このように、メモリ素子としての可変抵抗素子8は、印加電圧を制御することで低抵抗状態と高抵抗状態とに変化する。尚、可変抵抗素子8がバイポーラ型であるかユニポーラ型であるかは、抵抗変化膜84の材料や、抵抗変化膜84と電極88,89との材料の組み合わせによって、決定される場合がある。メモリ素子8としての可変抵抗素子8に対する書き込み動作、つまり、可変抵抗素子8の抵抗状態を変化させる動作は、リセット動作/セット動作とよばれる。可変抵抗素子8が高抵抗状態にされる場合、素子8にリセット電圧が印加され、可変抵抗素子8を低抵抗状態にされる場合、素子8にセット電圧が印加される。データの読み出しは、セット電圧及びリセット電圧よりも十分小さな読み出し電圧を可変抵抗素子8に印加し、この時に可変抵抗素子8を流れる電流を検出することで、可変抵抗素子8の抵抗状態が判別される。PCRAMは、メモリ素子8に相変化素子が用いられる。相変化素子8は、外部から与えられたエネルギーによって、結晶相が結晶状態から非晶質状態へ、または、非晶質状態から結晶状態へ可逆的に変化する。その結晶相の状態変化の結果として、相変化素子の抵抗値インピーダンスが変化する。相変化素子の結晶相が変化した状態は、結晶相の変化に必要なエネルギーが与えられるまで、不揮発に保持される。図13は、PCRAMに用いられるメモリ素子相変化素子の構造例を示している。メモリ素子としての相変化素子8は、下部電極88、ヒータ層85、相変化膜記録層86、上部電極88が積層された構造を有している。相変化膜86は相変化材料から構成され、書き込み時に発生する熱により結晶状態又は非晶質状態に変化される。相変化膜86の材料としては、Ge-Sb-Te、In-Sb-Te、Ag-In-Sb-Te、Ge-Sn-Teなどのカルコゲナイドが用いられる。これらの材料は、高速スイッチング性、繰返し記録安定性、高信頼性を確保する上で望ましい。ヒータ層85は、相変化膜86の底面に接している。ヒータ層85が相変化膜86に接する面積は、相変化膜86の底面の面積より小さいことが望ましい。これは、ヒータ層85と相変化膜86との接触部分を小さくすることで加熱部分を小さくし、書き込み電流又は電圧を低減するためである。ヒータ層85は、導電性材料からなり、例えば、高融点金属、TiN、WN、MoN、アルミニウム合金及び銅合金から選択される1つからなることが望ましい。また、ヒータ層85は、下部電極88と同じ材料であってもよい。下部電極88の面積は、ヒータ層85の面積より大きい。上部電極89は、例えば、相変化膜86の平面形状と同じである。下部電極88及び上部電極89の材料としては、Ta、Mo、Wなどの高融点金属が挙げられる。相変化膜86は、それに印加される電流パルスの大きさ及び電流パルスの幅を制御することで加熱温度が変化し、結晶状態又は非晶質状態に変化する。メモリ素子としての相変化素子8に対する書き込み動作は、相変化膜86の結晶状態を変化させることによって、実行される。書き込み動作時、下部電極88と上部電極89との間に電圧又は電流が印加され、上部電極88から相変化膜86及びヒータ層85を介して、下部電極89に電流が流れる。この電流によって、相変化素子内に、熱が生じる。相変化膜86が融点付近まで加熱されると、相変化膜86は非晶質相高抵抗状態に変化し、電圧又は電流の印加が停止されても非晶質状態を維持する。一方、下部電極88と上部電極89との間に電圧又は電流が印加され、相変化膜86が結晶化に適した温度付近まで加熱されると、相変化膜86は結晶相低抵抗状態に変化する。変化した相変化膜の結晶状態は、電圧又は電流の印加が停止されても結晶状態を維持する。例えば、相変化膜86を結晶状態に変化させる場合、相変化膜86を非晶質状態に変化させる場合と比べて、相変化膜86に印加する電流パルスの大きさは小さく、かつ電流パルスの幅は大きく設定される。相変化膜86の抵抗状態、すなわち、相変化膜86が結晶相であるか非晶質相であるかは、下部電極88と上部電極89との間に相変化膜86が結晶化も非晶質化も生じない程度の低電圧又は低電流が印加され、素子8を流れる電流が読み取られることによって、判別される。以上のように、本実施形態の抵抗変化メモリにおいて、磁気抵抗効果素子MTJ素子8の代わりに、可変抵抗素子又は相変化素子が、メモリ素子8として用いられてもよい。これらのメモリ素子8は、素子8に供給される書き込みパルスのパルス形状、例えば、パルスの極性電流が流れる向き、電圧の正負、パルスの大きさ電流値又は電圧値及びパルスの印加期間パルス幅の少なくとも1つに応じて、抵抗状態が変化する。磁気抵抗効果素子MTJ素子以外のメモリ素子によって、本実施形態の抵抗変化型メモリのメモリセルが形成される。この場合であっても、実施形態で述べたように、抵抗変化型メモリの動作特性を、向上できる。[その他]本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"