半導体基板と、前記半導体基板に形成された素子分離溝に埋め込まれた素子分離絶縁膜と、前記素子分離溝により所定間隔だけ隔てられ、且つ、前記半導体基板上に第1の絶縁膜と電荷蓄積膜とが順次積層されてなる積層構造の複数のメモリセルと、前記電荷蓄積膜と前記素子分離絶縁膜との上に形成された第2の絶縁膜と、前記第2の絶縁膜上に形成された制御電極膜と、を備える不揮発性半導体記憶装置であって、前記素子分離絶縁膜の上面は前記電荷蓄積膜の上面よりも低く、前記第2の絶縁膜は、前記電荷蓄積膜上のセル上部分と前記素子分離絶縁膜上のセル間部分とを備え、前記セル上部分の誘電率は前記セル間部分の誘電率よりも低い、ことを特徴とする不揮発性半導体記憶装置。前記セル間部分は、前記素子分離絶縁膜上に形成された下層絶縁膜と、前記下層絶縁膜上に形成された上層絶縁膜とを備えることを特徴とする請求項1に記載の不揮発性半導体記憶装置。前記下層絶縁膜は、アルミナ膜、シリコン窒化膜、アルミニウム窒化膜、窒化ホウ素膜及びマグネシウム酸化膜から選択された絶縁膜からなることを特徴とする請求項2に記載の不揮発性半導体記憶装置。前記セル上部分は、ランタン、イットリウム、ハフニウム及びジルコニウムから選択される少なくとも1つの元素を備える絶縁膜からなることを特徴とする請求項1から3のいずれか1つに記載の不揮発性半導体記憶装置。半導体基板と、前記半導体基板に形成された素子分離溝に埋め込まれた素子分離絶縁膜と、前記素子分離溝により所定間隔だけ隔てられ、且つ、前記半導体基板上に第1の絶縁膜と電荷蓄積膜とが順次積層されてなる積層構造の複数のメモリセルと、前記電荷蓄積膜と前記素子分離絶縁膜との上に形成された第2の絶縁膜と、前記第2の絶縁膜上に形成された制御電極膜と、を備える不揮発性半導体記憶装置であって、前記素子分離絶縁膜の上面は前記電荷蓄積膜の上面よりも低く、前記電荷蓄積膜の側壁のうち前記素子分離絶縁膜に接していない側壁部分は、第3の絶縁膜に覆われており、前記第2の絶縁膜は、前記電荷蓄積膜上のセル上部分と前記素子分離絶縁膜上のセル間部分とを備え、前記セル上部分の誘電率は前記第3の絶縁膜の誘電率よりも低い、ことを特徴とする不揮発性半導体記憶装置。半導体基板上に第1の絶縁膜を形成し、前記第1の絶縁膜上に電荷蓄積膜を形成し、前記電荷蓄積膜と前記第1の絶縁膜と前記半導体基板とをエッチングして、前記電荷蓄積膜から前記半導体基板に至る素子分離溝を形成し、前記素子分離溝を埋め込み、且つ、前記電荷蓄積膜の上面よりもその上面が低くなるように、素子分離絶縁膜を形成し、前記素子分離絶縁膜上に下層絶縁膜を形成し、前記電荷蓄積膜の上部を酸化して、酸化膜を形成し、前記酸化膜と前記下層絶縁膜とを覆うように絶縁材料膜を形成し、アニールにより前記絶縁材料膜と前記酸化膜とを反応させ、前記下層絶縁膜よりも誘電率の低い絶縁膜を前記電荷蓄積膜上に形成する、ことを特徴とする不揮発性半導体記憶装置の製造方法。半導体基板上に第1の絶縁膜を形成し、前記第1の絶縁膜上に電荷蓄積膜を形成し、前記電荷蓄積膜と前記第1の絶縁膜と前記半導体基板とをエッチングして、前記電荷蓄積膜から前記半導体基板に至る素子分離溝を形成し、前記素子分離溝を埋め込み、且つ、前記電荷蓄積膜の上面よりもその上面が低くなるように、素子分離絶縁膜を形成し、前記電荷蓄積膜の側壁のうち前記素子分離絶縁膜に接していない側壁部分を覆うように、第3の絶縁膜を形成し、前記電荷蓄積膜の上部を酸化して、酸化膜を形成し、前記酸化膜と前記素子分離絶縁膜との上に絶縁材料膜を形成し、アニールにより前記絶縁材料膜と前記酸化膜とを反応させ、前記第3の絶縁膜よりも誘電率の低い絶縁膜を前記電荷蓄積膜上に形成する、ことを特徴とする不揮発性半導体記憶装置の製造方法。本発明は、良好な電気特性及び信頼性を有する不揮発性半導体記憶装置及びその製造方法を提供する。本発明の実施形態によれば、不揮発性半導体記憶装置は、半導体基板と、前記半導体基板に形成された素子分離溝に埋め込まれた素子分離絶縁膜と、前記素子分離溝により所定間隔だけ隔てられ、且つ、前記半導体基板上に第1の絶縁膜と電荷蓄積膜とが順次積層されてなる積層構造の複数のメモリセルと、前記電荷蓄積膜と前記素子分離絶縁膜との上に形成された第2の絶縁膜と、前記第2の絶縁膜上に形成された制御電極膜と、を備える。前記素子分離絶縁膜の上面は前記電荷蓄積膜の上面よりも低く、前記第2の絶縁膜は、前記電荷蓄積膜上のセル上部分と前記素子分離絶縁膜上のセル間部分とを備え、前記セル上部分の誘電率は前記セル間部分の誘電率よりも低い。以下、図面を参照して、実施形態を説明する。ただし、本発明は、この実施形態に限定されるものではない。なお、全図面にわたり共通する部分には、共通する符号を付すものとし、重複する説明は省略する。また、図面は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置とは異なる個所もあるが、これらは以下の説明と公知の技術とを参酌して適宜、設計変更することができる。第1の実施形態第1の実施形態にかかる半導体記憶装置31を示す図1及び図2を参照して、本実施形態を説明する。以下、平面セル構造のFG型半導体記憶装置不揮発性半導体記憶装置31を例に説明するが、本発明は、このような半導体装置に限定されるものではなく、他の種類の半導体装置においても用いることができる。図1は、第1の実施形態における半導体記憶装置31のメモリセル領域における平面図を示したものである。なお、後で説明する第2の実施形態及び第3の実施形態における半導体記憶装置31のメモリセル領域の平面図も図1と同一に表される。図1に示されるように、第1の実施形態における半導体記憶装置31は、紙面の上下方向に沿って、複数のビット線41が形成されている。さらに、この複数のビット線41は、紙面の横方向に一定の間隔をおいて配置され、互いに平行である。複数のビット線41と平面的に見て直交するように、複数のワード線制御電極膜42が形成されている。さらに、各ビット線41と各ワード線42とが立体的に交差する複数の部分には、複数のメモリセル43が形成されている。言い換えると、複数のメモリセル43は、半導体記憶装置31のメモリセル領域にマトリックス状に配置されている。図1におけるA-A ́線に沿う断面図を示す図2aと、図1におけるB-B ́線に沿う断面図を示す図2bとを用いて、第1の実施形態における半導体記憶装置31を説明する。図2aに示すように、本実施形態の半導体記憶装置31は、半導体基板1と、半導体基板1に形成された複数のメモリセル43とを有する。メモリセル43は、素子分離溝22により所定の間隔だけ隔てられており、その素子分離溝22には、シリコン酸化膜素子分離絶縁膜4が埋め込まれている。半導体記憶装置31は、複数のメモリセル43とシリコン酸化膜4との上に形成されたIPD絶縁膜第2の絶縁膜18と、IPD絶縁膜18上に形成された制御電極膜9とを有する。また、各メモリセル43は、半導体基板1上にトンネル絶縁膜第1の絶縁膜2とFG電荷蓄積膜3とが順次積層されてなる積層構造を有する。さらに、シリコン酸化膜4の上面はFG3の上面よりも低く、IPD絶縁膜18はFG3上のセル上部分81とシリコン酸化膜4上のセル間部分82とを有し、セル上部分81の誘電率はセル間部分82の誘電率よりも低いものとなっている。詳細には、セル間部分82は、シリコン酸化膜4上に形成された下層絶縁膜5と、下層絶縁膜5上に形成された上層絶縁膜10とランタンを含む絶縁膜8との積層構造となっている。この下層絶縁膜5はアルミナ膜からなり、上層絶縁膜10はランタンアルミネート膜からなり、ランタンを含む絶縁膜8はランタンアルミシリケート膜8からなる。また、セル上部分81はランタンを含む絶縁膜8、詳細にはランタンアルミシリケート膜からなる。言い換えると、セル上部分81を構成するランタンを含む絶縁膜8が、FG3上だけでなくセル間部分82に張り出している。セル間部分82にはランタンを含む絶縁膜8が含まれているが、セル間部分82は、ランタンを含む絶縁膜8のみからなるセル上部分81よりも誘電率が高い。図2bに示すように、本実施形態の半導体記憶装置31は、半導体基板1と、半導体基板1に形成された複数のメモリセル43とを有する。メモリセル43は、セル間絶縁膜11により所定の間隔だけ隔てられている。さらに半導体記憶装置31は、複数のメモリセル43上に形成されたランタンを含む絶縁膜8と、ランタンを含む絶縁膜8上に形成された制御電極膜9とを有する。各メモリセル43は、半導体基板1上にトンネル絶縁膜2とFG3とが順次積層されてなる積層構造を有する。本実施形態によれば、メモリセルの高集積化微細化を実現するための平面セル構造において、IPD絶縁膜18のセル間部分82に高い誘電率を持つHigh-k絶縁膜を形成し、IPD絶縁膜18のセル上部分81に低い誘電率のHigh-k絶縁膜を形成することにより、IPD絶縁膜18全体の容量値を変えることなく、セル上部分81に欠陥の少ない膜質の良いHigh-k絶縁膜を形成できることから、電気特性及び信頼性に優れる半導体記憶装置を得ることができる。詳細には、平面セル構造の半導体記憶装置31においては、先に説明したように、IPD絶縁膜18としてHigh-k絶縁膜を用いる。このHigh-k絶縁膜は、良好な膜質を実現することが難しい。定性的には、より誘電率の高いHigh-k膜であるほど、より良好な膜質を実現することが難しい。言い換えると、High-k絶縁膜において、高い誘電率と良好な膜質とを両立することは難しいのである。このように良好な膜質を得ることが難しい理由としては、High-k絶縁膜を構成する金属元素の大部分が遷移金属元素であり、d軌道で酸素との結合を行っていることから、より多くの酸素欠損が安定化しやすい傾向にあることが考えられる。そのため、たとえ誘電率が高いHigh-k絶縁膜であっても、その膜質が悪い場合には膜中に電荷トラップとなる欠陥が多く、トラップを介したリーク電流の増加やトラップ/デトラップなどによるメモリの特性劣化が起きてしまう。例えば、メモリ半導体記憶装置においては、電荷保持時書きこみ時にIPD絶縁膜中の欠陥にトラップされていたトラップ電子が横方向にデトラップして、IPD絶縁膜に隣接するメモリセルの電荷保持状態を変化させてしまうといった問題が起きる。従って、IPD絶縁膜18としては、なるべく良好な膜質のHigh-k絶縁膜を形成することが好ましい。また、High-k絶縁膜は結晶化温度が低く、耐熱性が無い。すなわち、High-k絶縁膜においては、結晶化に伴うモフォロジー劣化が容易に起きてしまう。また、High-k絶縁膜においては、酸素の授受が容易であるため、製造工程における熱処理で膜中に酸素欠損を生じてしまう。また、三元系の金属酸化物の場合には、製造工程における熱処理により各金属元素の単体酸化物に相分離する可能性もある。さらに、これらの特性劣化等を避けるため、シリコン、アルミニウム、窒素などの元素をHigh-k絶縁膜に添加することが考えられるが、これら元素の添加により、膜中欠陥の低減を実現できものの、High-k絶縁膜の誘電率は添加量に応じて低くなってしまう。そこで、本実施形態においては、IPD絶縁膜18のセル上部分81に誘電率の低いHigh-k絶縁膜を形成する。よってIPD絶縁膜18のセル上部分81に欠陥の少ない膜質の良いHigh-k絶縁膜を形成することができることから、膜中の電荷トラップによるリーク電流の増加や、トラップ/デトラップなどによるメモリの特性劣化を避けることができる。さらに、IPD絶縁膜18のセル間部分82には高い誘電率を持つHigh-k絶縁膜を形成する。IPD絶縁膜18の容量値に対して、IPD絶縁膜18のセル上部分81とセル間部分82とが寄与しており、メモリセルの微細化とともに後者の寄与が大きくなっている。従って、本実施形態のようにIPD絶縁膜18のセル上部分81に低い誘電率のHigh-k絶縁膜を形成しても、IPD絶縁膜18のセル間部分82が高い誘電率を持つHigh-k絶縁膜が形成されているために、IPD絶縁膜18全体の容量値が小さくなることを避けることができる。本発明者の試算によれば、IPD絶縁膜18の容量値を変えることないように様々な組み合わせの絶縁膜で平面セル構造の半導体記憶装置31を形成した場合、以下のようになる。IPD絶縁膜18のセル上部分81とセル間部分82とに一様な誘電率16程度のIPD絶縁膜18を形成した場合のIPD絶縁膜18の容量値と同じ容量値となるように、本実施形態のIPD絶縁膜18を形成した場合には、IPD絶縁膜18のセル上部分81は、誘電率10から13程度のHigh-k絶縁膜とすることができる。すなわち、IPD絶縁膜18のセル間部分81として誘電率20程度のHigh-k絶縁膜を形成した場合、IPD絶縁膜18のセル上部分81は、誘電率10から13程度のHigh-k絶縁膜とすることができる。なお、IPD絶縁膜18のセル間部分82をシリコン酸化膜誘電率3.9で形成した場合には、IPD絶縁膜18のセル上部分81の誘電率は26程度となる。つまり、本実施形態によれば、IPD絶縁膜18全体の容量値を変えることなく、IPD絶縁膜18のセル上部分81に欠陥の少ない膜質の良いHigh-k絶縁膜を形成することができることから、電気特性及び信頼性に優れる半導体記憶装置31を得ることができる。次に、第1の実施形態にかかる半導体記憶装置31の製造方法を示す図3から図6を参照して説明する。図3から図6は、図1におけるA-A ́線に沿う断面図と、図2aとに対応するものである。まず、図3aに示すように、半導体基板1上に、素子領域21及び素子分離溝22が形成されており、メモリセル43が形成されることとなる素子領域21には、シリコン基板1上にトンネル絶縁膜例えばシリコン酸化膜2を、さらに、その上にFG例えばポリシリコン膜3を形成する。また、素子分離溝22にはシリコン酸化膜4を埋め込み、素子領域21及びシリコン酸化膜4の上面を化学機械的な研磨ChemicalMechanicalPolishにより平坦化する。次いで、図3bに示すように、シリコンとシリコン酸化膜との間で選択比の取れる薬液によるウエットエッチング法や、ドライエッチング法などを用いて、シリコン酸化膜4のみを例えば1から10nm程度エッチバックする。このエッチバックの際、等方的にエッチングできるドライエッチング法を用いることが好ましい。次に、図4aに示されるように、FG3とシリコン酸化膜4とを覆うようにアルミナ膜5を例えば膜厚6nmで形成する。本実施形態においては、アルミナ膜5は原子層成長法AtomicLayerDepositionALD法により形成した。詳細には、アルミニウムソースとしてトリメチルアルミニウムTMAを用い、酸化剤としてはオゾンを用い、成膜温度300°Cで行った。このALD法は、オゾン等の活性ガスの供給、真空排気によるパージ、TMA等の金属原料ガスの供給、真空排気によるパージ、及び再度オゾン等の活性ガスの供給というシーケンスを複数回繰り返すことにより原子層単位で成膜するものである。なお、本実施形態におけるアルミナ膜5の形成方法として、上記以外の種々の方法を用いることが可能である。例えば、アルミニウムのソースは、メチル基以外のアルキル基がアルミニウム元素に結合したその他のアルキルアルミニウムや、ハロゲン化アルミニウムなどの材料でも良い。酸化剤は、水や酸素や酸素ラジカルなどのその他の材料でも良い。また、成膜方法もALD法に限らず、化学気相成長ChemicalVaporDepositionCVD法や、物理的な励起を用いた例えば物理気相成長3トリスエチルシクロペンタジエニルランタンと、アルミニウムソースガスとしてのトリメチルアルミニウムと、オゾンO3とを200°Cから700°Cの反応炉内にいっしょに導入し、0.1Torrから5Torrの範囲で圧力を維持するCVD法を用いることができる。なお、ランタンアルミネート膜7の形成方法として、Al2O3ターゲットとLa2O3ターゲットとを用いたスパッタ法を用いることもできる。次いで、700°C~1100°Cの温度とした窒素雰囲気中の炉内に導入して熱処理を行うことにより、シリコン酸化膜6とランタンアルミネート膜7とを混合反応させる。このようにして、図6aに示されるようなFG3上にランタンアルミシリケート膜8を形成する。この条件においては、ランタンアルミネート膜7はアルミナ膜5と混合反応を起こさない。さらに、アルミナ膜5はシリコン酸化膜4及び6と混合反応しない。従って、混合反応はランタンアルミネート膜7とシリコン酸化膜6とが接しているFG3上でのみ起こる。この混合反応工程において、ランタンアルミネート膜7とシリコン酸化膜6との界面にシリコン酸化膜6が残存しないように、十分に熱処理を行うことが好ましい。なぜなら、メモリへの書き込み動作において高電界がメモリセルに印加されるが、この界面にシリコン酸化膜6が残存したままメモリを形成した場合には、電子にとっては残存した薄いシリコン酸化膜6のバリアハイトのみしか存在しないことになり、IPD絶縁膜18の高電界リークが増大してしまうこととなる。その結果、メモリにおいて所望の書き込み特性が得られないという問題が起きてしまうからである。次に、図6bに示すように、ランタンアルミネート膜7とランタンアルミシリケート膜8との上に制御電極膜9を形成する。このようにして、半導体記憶装置31を得ることができる。なお、本実施形態としては、下層絶縁膜5としてアルミナ膜を挙げたが、下層絶縁膜5として、例えばシリコン窒化膜、アルミニウム窒化膜及び窒化ホウ素膜といった絶縁性窒化膜、及び、例えばマグネシウム酸化膜といった非遷移金属を含む酸化膜を用いることもできる。また、セル上部分81はランタンアルミシリケート膜としたが、イットリウムシリケート膜、ハフニウムシリケート膜、ジルコニウムシリケート膜、イットリウムアルミシリケート膜、ハフニウムアルミシリケート膜、ジルコニウムアルミシリケート膜及びランタンハフニウムシリケート膜でも良い。この場合、セル上部分81の材料膜となるランタンアルミネート膜7の代わりに、イットリウム酸化膜、ハフニウム酸化膜、ジルコニウム酸化膜、ランタン酸化膜、イットリウムアルミネート膜、ハフニウムアルミネート膜、ジルコニウムアルミネート膜、ランタンハフニウム酸化膜、ハフニウムシリケート膜及びランタンシリケート膜のいずれかを用いることとなる。なお、下層絶縁膜5とセル上部分81との組み合わせとしては、アルミナ膜とランタンアルミネート膜との組み合わせが好ましい。アルミナ膜は、比較的誘電率が高く、且つ、トラップとなる酸素欠損のできにくい安定した材料であるからである。そして、ランタンアルミネート膜は、誘電率が高く且つバリアハイトが高い材料であるため、高電界リークを効果的に低減することができるからである。下層絶縁膜5とセル上部分81との材料について説明したが、これまで説明した材料以外の他の材料でも良く、例えば、セル上部分81の材料膜として通常よりも密度の小さい膜もしくは酸素欠損の多い膜を形成し、下層絶縁膜5としては理想的な化学量論組成である膜を形成することにより、下層絶縁膜5とセル上部分81との材料膜を同じくして形成しても、FG3上でのみ混合反応を起こすこともできる。なお、セル上部分81の誘電率が小さいほど、良好な膜質のものを得ることが容易であるが、IPD絶縁膜18の容量値及びリーク電流を所望のものするように、すなわち、FG型半導体記憶装置31の動作が所望のものとなるように、最適な誘電率の材料をIPD絶縁膜18の材料として選択する。第2の実施形態本実施形態は、第1の実施形態と比べて、FG3上に形成されるランタンアルミシリケート膜8の領域をFG3上により限定するように、ランタンアルミシリケート膜8を形成するものである。言い換えると、セル上部分81を構成する誘電率の低い絶縁膜8をよりFG3上に限定するように形成することで、その面積が小さくなることから、この絶縁膜8の誘電率をより低くすることが可能になる。従って、より高品質なIPD絶縁膜18をFG3上に形成することができるため、不揮発性半導体記憶装置31の電気特性及び信頼性をより改善することができる。本実施形態の半導体記憶装置31を説明する。以下、平面セル構造のFG型半導体記憶装置31を例に説明するが、本発明は、このような半導体装置に限定されるものではなく、他の種類の半導体装置においても用いることができる。先に説明したように、第2の実施形態における不揮発性半導体記憶装置31のメモリセル領域における平面図は、図1と同一に表される。なお、ここでは、図1の説明を省略する。図1におけるA-A ́線に沿う断面図を示す図7aを用いて、第2の実施形態における半導体記憶装置31を説明する。なお、本実施形態の半導体記憶装置31の図1におけるB-B ́線に沿う断面図は、図7bに示されるが、第1の実施形態の対応する断面図を示す図2bと同様であるため、ここでは図7bについての説明を省略する。図7aに示すように、本実施形態の半導体記憶装置31は、半導体基板1と、半導体基板1に形成された複数のメモリセル43とを有する。メモリセル43は、素子分離溝22により所定間隔だけ隔てられおり、その素子分離溝22には、シリコン酸化膜4が埋め込まれている。半導体記憶装置31は、複数のメモリセル43とシリコン酸化膜4との上に形成されたIPD絶縁膜18と、IPD絶縁膜18上に形成された制御電極膜9とを有する。また、各メモリセル43は、半導体基板1上にトンネル絶縁膜2とFG3とが順次積層されてなる積層構造を有する。さらに、シリコン酸化膜4の上面はFG3の上面よりも低く、IPD絶縁膜18は、FG3上のセル上部分81とシリコン酸化膜4上のセル間部分82とを有し、セル上部分81の誘電率はセル間部分82の誘電率よりも低いものとなっている。詳細には、セル間部分82は、シリコン酸化膜4上に形成された下層絶縁膜5と、下層絶縁膜5上に形成された上層絶縁膜10との積層構造となっている。この下層絶縁膜5はアルミナ膜からなり、上層絶縁膜10はランタンアルミネート膜からなる。また、セル上部分81はランタンを含む絶縁膜8、詳細にはランタンアルミシリケート膜からなる。そして、セル上部分81を構成するランタンを含む絶縁膜8がFG3上だけでなくセル間部分82に大きく張り出している第1の実施形態と比べて図2a参照、第2の実施形態においては、セル上部分81を構成するランタンを含む絶縁膜8のセル間への張り出しは少ない図7a参照。次に、第2の実施形態にかかる半導体記憶装置31の製造方法を示す図8から図12を参照して説明する。図8から図12は、図1におけるA-A ́線に沿う断面図と、図7aとに対応するものである。まず、図8aに示すように、第1の実施形態と同様に、半導体基板1上に、素子領域21及び素子分離溝22が形成されており、メモリセル43が形成されることとなる素子領域21には、シリコン基板1上にトンネル絶縁膜2を、さらに、その上にFG3を形成する。また、素子分離溝22にはシリコン酸化膜4を埋め込み、素子領域21及びシリコン酸化膜4の上面をCMPにより平坦化する。次いで、図8bに示すように、シリコンとシリコン酸化膜との間で選択比の取れる薬液によるウエットエッチング法や、ドライエッチング法などを用いてシリコン酸化膜4のみを例えば10から20nm程度エッチバックする。この際、図6bからわかるように、第1の実施形態の図3bと比べて、シリコン酸化膜4を深くエッチングする。次に、図9aに示されるように、FG3とシリコン酸化膜4とを覆うようにアルミナ膜5を例えば膜厚10nmで形成する。第1の実施形態と同様に、アルミナ膜5の形成方法としては、ALD法、CVD法及びPVD法を用いることができる。本実施形態においては、図9aからわかるように、第1の実施形態の図4aと比べて、アルミナ膜7を厚く形成する。次いで、図9bに示すように、FG3をストッパーにしてアルミナ膜5をCMP法により平坦化する。そして、図10aに示すように、FG3を例えば10nm程度エッチバックする。次に、図10bに示すように、FG3の表面部分に対して酸化処理を行い、FG3の表面部分に例えば膜厚4nmのシリコン酸化膜6を形成する。本実施形態においては、ランタンアルミネート膜7と混合させるためのFG3上に形成するシリコン酸化膜6の上面が、ランタンアルミネート膜7とシリコン酸化膜6との混合反応を抑制するアルミナ膜5の上面よりも低くなるように、シリコン酸化膜6を形成する。このようにすることにより、シリコン酸化膜6からのシリコンの横方向への拡散をアルミナ膜5により防止し、FG3上に形成されるランタンアルミシリケート膜8の領域をFG3上により限定することができる。次に、図11aに示すように、ランタンアルミネート膜7を、アルミナ膜5及びシリコン酸化膜6上に、例えば膜厚8nmで形成する。ランタンアルミネート膜7の形成方法としては、第1の実施形態と同様に、CVD法を使用することができる。さらに、本実施形態においては、第1の実施形態と異なり、ランタンアルミネート膜7の膜厚を、シリコン酸化膜6の膜厚よりも厚く形成する。次いで、700°C~1100°Cの温度とした窒素雰囲気中の炉内に導入し熱処理を行うことにより、シリコン酸化膜6とランタンアルミネート膜7とが混合反応して、図11bに示されるように、FG3上にランタンアルミシリケート膜8を形成する。次に、図12に示すように、ランタンアルミネート膜7とランタンアルミシリケート膜8との上に制御電極膜9を形成する。このようにして、半導体記憶装置31を得ることができる。なお、本実施形態としては、下層絶縁膜5としてアルミナ膜を、セル上部分81としてはランタンアルミシリケート膜を挙げたが、第1の実施形態と同様に他の膜を用いても良い。本実施形態によれば、メモリセル43上に限定するように誘電率の低いIPD絶縁膜18を形成することができるため、セル上のIPD絶縁膜18の誘電率をより低くすることができる。従って、IPD絶縁膜18全体の容量値を変えることなく、IPD絶縁膜18のセル上部分81に欠陥の少ないより膜質の良いHigh-k絶縁膜を形成することができることから、電気特性及び信頼性に優れる半導体記憶装置31を得ることができる。第3の実施形態第1の実施形態においては、ランタンアルミネート膜7とシリコン酸化膜4との混合反応を抑制するアルミナ膜5を、シリコン酸化膜4を完全に覆うように形成していたが、本実施形態においては、アルミナ膜5をFG3の側壁上部を広く覆うように形成するものである。FG3の側壁上部を誘電率の高い膜で広く覆うことができるため、セル上部分81を構成する絶縁膜8の誘電率をより低くすることが可能になる。従って、セル上部分81に欠陥の少ない、より膜質の良いHigh-k絶縁膜を形成することができることから、電気特性及び信頼性に優れる半導体記憶装置を得ることができる。本実施形態の半導体記憶装置31を説明する。以下、平面セル構造のFG型半導体記憶装置31を例に説明するが、本発明は、このような半導体装置31に限定されるものではなく、他の種類の半導体装置においても用いることができる。先に説明したように、第3の実施形態における不揮発性半導体記憶装置31のメモリセル領域における平面図は、図1と同一に表される。なお、ここでは、図1の説明を省略する。図1におけるA-A ́線に沿う断面図を示す図13aを用いて、第3の実施形態における半導体記憶装置31を説明する。なお、本実施形態の半導体記憶装置31の図1におけるB-B ́線に沿う断面図は、図13bに示されるが、第1の実施形態に対応する断面図を示す図2bと同様であるため、ここでは図13bについての説明を省略する。図13aに示すように、本実施形態の半導体記憶装置31は、半導体基板1と、半導体基板1に形成された複数のメモリセル43とを有する。メモリセル43は、素子分離溝22により所定間隔だけ隔てられおり、その素子分離溝22には、シリコン酸化膜4が埋め込まれている。半導体記憶装置31は、複数のメモリセル43とシリコン酸化膜4との上に形成されたIPD絶縁膜18と、IPD絶縁膜18に形成された制御電極膜9とを有する。また、各メモリセル43は、半導体基板1上にトンネル絶縁膜2とFG3とが順次積層されてなる積層構造を有する。さらに、シリコン酸化膜4の上面はFG3の上面よりも低く、FG3の側壁のうちシリコン酸化膜4に接していない側壁部分は、アルミナ膜第3の絶縁膜5に覆われている。IPD絶縁膜18は、FG3上のセル上部分81とシリコン酸化膜4上のセル間部分82とを有し、IPD絶縁膜18のセル上部分81の誘電率はアルミナ膜5の誘電率よりも低いものとなっている。また、セル上部分81はランタンを含む絶縁膜8、詳細には、ランタンアルミシリケート膜からなる。そして、第1の実施形態と比べて図2a参照、第3の実施形態においては、アルミナ膜5はFG3の側壁上部を広く覆っている図13a参照。次に、第3の実施形態にかかる半導体記憶装置31の製造方法を示す図14から図17を参照して説明する。図14から図17は、図1におけるA-A ́線に沿う断面図と、図13aとに対応するものである。まず、図14aに示すように、第1の実施形態と同様に、半導体基板1上に、素子領域21及び素子分離溝22が形成されており、メモリセル43が形成されることとなる素子領域21には、シリコン基板1上にトンネル絶縁膜2を、さらに、その上にFG3を形成する。また、素子分離溝22にはシリコン酸化膜4を埋め込み、素子領域21及びシリコン酸化膜4の上面をCMPにより平坦化する。次いで、図14bに示すように、シリコンとシリコン酸化膜との間で選択比の取れる薬液によるウエットエッチング法や、ドライエッチング法などを用いてシリコン酸化膜4のみを例えば10から20nm程度エッチバックする。この際、図14bからわかるように、第1の実施形態の図3bと比べて、シリコン酸化膜4を深くエッチングする。次に、図15aに示されるように、FG3とシリコン酸化膜4とを覆うようにアルミナ膜5を例えば膜厚4から5nmで形成する。第1の実施形態と同様に、アルミナ膜5の形成方法としては、ALD法、CVD法及びPVD法を用いることができる。本実施形態においては、図15aからわかるように、第1の実施形態の図4aと比べて、アルミナ膜5を厚く形成する。そして、図15bに示すように、ドライエッチング法を用いてFG3の側壁にのみアルミナ膜5を残すように、言い換えると、アルミナ膜5がFG3の側壁のみを覆うような状態になるようにアルミナ膜5をエッチングする。なお、シリコン酸化膜4の上面を露出しないように、もしくは、露出する面積を小さくするようにエッチングすることが好ましい。次に、図16aに示すように、FG3に対して酸化処理を行い、FG3の表面部分に例えば膜厚8nmのシリコン酸化膜6を形成する。次に、図16bに示すように、ランタンアルミネート膜7を、アルミナ膜5及びシリコン酸化膜6上に、例えば膜厚8nmで形成する。ランタンアルミネート膜7の形成方法としては、第1の実施形態と同様に、CVD法を使用することができる。次いで、700°C~1100°Cの温度とした窒素雰囲気中の炉内に導入し熱処理を行うことにより、シリコン酸化膜6とランタンアルミネート膜7とが混合反応して、図17aに示されるように、FG3上にランタンアルミシリケート膜8を形成する。同様に、シリコン酸化膜4とランタンアルミネート膜7とが混合反応して、図17aに示されるように、シリコン酸化膜4上にランタンアルミシリケート膜8を形成する。なお、シリコン酸化膜4上には、未反応のランタンアルミネート膜7も残存する。次に、図17bに示すように、ランタンアルミネート膜7とランタンアルミシリケート膜8との上に、制御電極膜9を形成する。このようにして、半導体記憶装置31を得ることができる。なお、本実施形態としては、FG3の側壁上部を覆う膜5としてアルミナ膜を、セル上部分81としてはランタンアルミシリケート膜を挙げたが、第1の実施形態と同様に他の膜を用いても良い。本実施形態によれば、FG3の側壁上部を誘電率の高い膜で広く覆うことができるため、セル上部分81を構成する絶縁膜8の誘電率をより低くすることができる。従って、IPD絶縁膜18全体の容量値を変えることなく、IPD絶縁膜18のセル上部分81に欠陥の少ないより膜質の良いHigh-k絶縁膜を形成することができることから、電気特性及び信頼性に優れる半導体記憶装置31を得ることができる。さらに、本実施形態によれば、アルミナ膜5のCMP法による平坦化やFG3のエッチバックを行わないことから、絶縁膜構造の形成の制御が容易であり、且つ、製造時間及びコストを低減することができる。なお、上記の実施形態においては、半導体基板1は、必ずしもシリコン基板でなくてもよく、他の基板例えば、SOISilicononinsulator基板やSiGe基板などでも良い。また、このような種々の基板上に半導体構造等が形成されたものでも良い。さらに、本発明は、上記実施形態に限定されるものではなく、これら以外の各種の形態を採ることができる。すなわち、本発明の趣旨を逸脱しない範囲で適宜変形して実施することができる。