クロスポイント型抵抗変化不揮発性記憶装置であって、基板と、前記基板の上に形成されており、極性の異なる電圧が印加されることで低抵抗状態および高抵抗状態の少なくとも2つの状態を可逆的に変化する抵抗変化素子と前記抵抗変化素子に直列に接続された非線形の電流電圧特性を有する双方向の電流制御素子とを有するメモリセルが複数配置されたメモリセルアレイとを備え、前記各メモリセルは、複数の層に形成され、X方向に延びた複数のビット線と、前記ビット線間の各層に形成され、Y方向に延びた複数のワード線との交点位置のそれぞれに、当該ビット線と当該ワード線とに挟まれて形成されており、当該ビット線から見て上方の前記ワード線との交点位置に形成される前記メモリセルを奇数層のメモリセルとし、当該ビット線から見て下方の前記ワード線との交点位置に形成される前記メモリセルを偶数層のメモリセルとし、層が重なる方向であるZ方向に並んだ前記複数のビット線群毎に構成され、前記Y方向に並んで配置された複数のXZ面のそれぞれを垂直アレイ面とした場合に、前記各垂直アレイ面は、前記各垂直アレイ面を垂直に貫通する前記複数のワード線を共通に有し、前記各垂直アレイ面において、全ての偶数層の前記ビット線はZ方向に繋がれた第1のビアと共通に接続され、かつ、全ての奇数層の前記ビット線はZ方向に繋がれた第2のビアと共通に接続され、前記メモリセルに含まれる前記抵抗変化素子は、第1電極と第2電極とそれらに挟まれた抵抗変化層がZ方向に順に配置され、前記第1電極から前記第2電極方向にみた構造と、前記第2電極から前記第1電極方向にみた構造は異なる非対称性を有し、前記第1電極を基準に前記第2電極に所定電圧以上の電圧が印加されたとき前記高抵抗状態に変化し、前記第2電極を基準に前記第1電極に所定電圧以上の電圧が印加されたとき前記低抵抗状態に変化する特性を有し、前記偶数層のメモリセルを構成する抵抗変化素子と、前記奇数層のメモリセルを構成する抵抗変化素子とは、Z方向に対し同じ向きで配置され、前記クロスポイント型抵抗変化不揮発性記憶装置はさらに、前記複数の垂直アレイ面毎に設けられたグローバルビット線と、前記垂直アレイ面毎に設けられ、前記第1のビアと一端が接続された複数の第1のビット線選択スイッチ素子と、前記垂直アレイ面毎に設けられ、前記第2のビアと一端が接続された複数の第2のビット線選択スイッチ素子と、前記垂直アレイ面毎に設けられ、当該垂直アレイ面に対応する前記第1のビット線選択スイッチ素子の他端および当該垂直アレイ面に対応する前記第2のビット線選択スイッチ素子の他端と当該垂直アレイ面に対応する前記グローバルビット線との間に設けられ、前記第1のビット線選択スイッチ素子および前記第2のビット線選択スイッチ素子と前記グローバルビット線との間に流れる双方向の電流のそれぞれを制限する双方向電流制限回路と、前記双方向電流制限回路を制御する電流制限制御回路と、前記複数のグローバルビット線に、前記メモリセルを選択し、書き込み及び読み出しのための信号を供給するグローバルビット線デコーダ/ドライバと、前記複数のワード線に、前記メモリセルを選択し、書き込み及び読み出しのための信号を供給するワード線デコーダ/ドライバと、前記グローバルビット線デコーダ/ドライバと前記ワード線デコーダ/ドライバとで選択されたメモリセルにデータを書き込む書き込み回路と、前記グローバルビット線デコーダ/ドライバと前記ワード線デコーダ/ドライバとで選択されたメモリセルからデータを読み出す読み出し回路と、前記グローバルビット線デコーダ/ドライバ、前記ワード線デコーダ/ドライバ、前記書き込み回路および前記読み出し回路を制御する制御回路と、を備え、前記双方向電流制限回路は、並列に接続された、NMOSトランジスタで構成されるN型電流制限素子とPMOSトランジスタで構成されるP型電流制限素子とで構成され、前記電流制限制御回路は、選択された前記メモリセルを低抵抗化するとき、前記N型電流制限素子と前記P型電流制限素子のうち、前記メモリセルに流れる電流量がより制限可能ないずれか一方の電流制限素子を活性化するクロスポイント型抵抗変化不揮発性記憶装置。前記書き込み回路、前記読み出し回路および前記制御回路は、第1の閾値電圧を有するNMOSトランジスタおよび第2の閾値電圧を有するPMOSトランジスタの少なくとも一方で構成され、前記N型電流制限素子を構成する前記NMOSトランジスタの閾値電圧は、前記第1の閾値電圧より低い第3の閾値電圧に設定され、前記P型電流制限素子を構成する前記PMOSトランジスタの閾値電圧は、前記第2の閾値電圧より高い第4の閾値電圧に設定されている請求項1に記載のクロスポイント型抵抗変化不揮発性記憶装置。前記第1のビット線選択スイッチ素子および前記第2のビット線選択スイッチ素子は、前記第3の閾値電圧を有するNMOSトランジスタで構成される請求項2に記載のクロスポイント型抵抗変化不揮発性記憶装置。前記グローバルビット線デコーダ/ドライバは、活性化状態では書き込み電圧のハイレベルに対応する第1電圧の出力状態とロウレベルに対応する第2電圧の出力状態とのいずれかを少なくとも出力し、非活性化状態ではハイインピーダンス状態を少なくとも出力するバッファ回路と、一端が前記バッファ回路の出力端子と接続され、他端が前記第1の閾値電圧と前記第3の閾値電圧との絶対値の和以上である第3電圧を有する電源に接続されたプルアップ素子と、を有する請求項3に記載のクロスポイント型抵抗変化不揮発性記憶装置。前記グローバルビット線デコーダ/ドライバは、前記メモリセルへの書き込み時において、非選択のグローバルビット線に対して、前記第3電圧を印加する請求項4に記載のクロスポイント型抵抗変化不揮発性記憶装置。前記グローバルビット線デコーダ/ドライバは、前記メモリセルからの読み出し時において、非選択の前記グローバルビット線に対して、前記第3電圧を印加する請求項4に記載のクロスポイント型抵抗変化不揮発性記憶装置。前記第3電圧は、前記メモリセルを非選択状態にさせるときのビット線電圧である請求項4に記載のクロスポイント型抵抗変化不揮発性記憶装置。前記第2電極の標準電極電位は、前記抵抗変化層を構成する遷移金属の標準電極電位よりも高く、かつ前記第1電極の標準電極電位よりも高い請求項1に記載のクロスポイント型抵抗変化不揮発性記憶装置。前記抵抗変化層は、MOxで表される組成を有する第1の酸素不足型の遷移金属酸化物を含み、前記第1電極と接している第1の領域と、MOy但し、x<yで表される組成を有する第2の酸素不足型の遷移金属酸化物を含み、前記第2電極と接している第2の領域とで構成される請求項1に記載のクロスポイント型抵抗変化不揮発性記憶装置。前記電流制限制御回路は、前記偶数層のメモリセルが選択された場合は、前記N型電流制限素子および前記P型電流制限素子のいずれか一方がオン状態に、他方がオフ状態になるように、前記N型電流制限素子および前記P型電流制限素子のゲート電圧を制御し、前記奇数層のメモリセルが選択された場合は、前記偶数層のメモリセルが選択された時とは反対の、前記P型電流制限素子および前記N型電流制限素子の一方がオン状態に、他方がオフ状態になるように、前記P型電流制限素子および前記N型電流制限素子のゲート電圧を制御し、低抵抗化書き込み対象が前記偶数層のメモリセルか前記奇数層のメモリセルかに対応して、選択された前記グローバルビット線と選択された前記ワード線との間に流れる、低抵抗化書き込み電流が、前記N型電流制限素子を構成する前記NMOSトランジスタを介した場合と、前記P型電流制限素子を構成する前記PMOSトランジスタを介した場合のうち、基板バイアス効果がより大きく生じる方の前記N型電流制限素子およびP型電流制限素子のいずれか一方のみをオン状態にすることで、前記メモリセルに低抵抗化書き込みを行い、高抵抗化書き込み対象が前記偶数層のメモリセルか前記奇数層のメモリセルかに対応して、選択された前記グローバルビット線と選択された前記ワード線との間に流れる、高抵抗化書き込み電流が、前記N型電流制限素子を構成する前記NMOSトランジスタを介した場合と、前記P型電流制限素子を構成する前記PMOSトランジスタを介した場合のうち、基板バイアス効果がより小さく生じる方の前記N型電流制限素子およびP型電流制限素子のいずれか一方のみをオン状態にすることで、前記メモリセルに高抵抗化書き込みを行う、請求項1に記載のクロスポイント型抵抗変化不揮発性記憶装置。前記電流制限制御回路は、選択された前記グローバルビット線の電圧を選択された前記ワード線の電圧より高く印加することで前記メモリセルへ低抵抗化書き込みが行われる場合は、前記N型電流制限素子を構成する前記NMOSトランジスタのみをオン状態に選択し、選択された前記グローバルビット線の電圧を選択された前記ワード線の電圧より低く印加することで前記メモリセルへ低抵抗化書き込みが行われる場合は、前記P型電流制限素子を構成する前記PMOSトランジスタのみをオン状態に選択する請求項10に記載のクロスポイント型抵抗変化不揮発性記憶装置。低抵抗化書き込み動作において、前記奇数層のメモリセルを選択された場合に前記N型電流制限素子および前記P型電流制限素子のいずれか一方を流れる電流と、前記偶数層のメモリセルを選択された場合に前記P型電流制限素子およびN型電流制限素子のいずれか一方を流れる電流とは、電流の方向が逆で、その絶対値は所定のばらつきの範囲内で等しい請求項10に記載のクロスポイント型抵抗変化不揮発性記憶装置。前記電流制限制御回路は、前記N型電流制限素子を構成する前記NMOSトランジスタのゲート電圧および前記P型電流制限素子を構成する前記PMOSトランジスタのゲート電圧を調整することにより、前記奇数層のメモリセルが選択された場合には前記N型電流制限素子および前記P型電流制限素子のいずれか一方を流れる低抵抗化電流量と、前記偶数層のメモリセルが選択された場合には前記P型電流制限素子および前記N型電流制限素子のいずれか他方を流れる低抵抗化電流量とを等しくする請求項12に記載のクロスポイント型抵抗変化不揮発性記憶装置。前記P型電流制限素子を構成する前記PMOSトランジスタのゲート幅は、前記N型電流制限素子を構成する前記NMOSトランジスタのゲート幅の概ね2倍である請求項12に記載のクロスポイント型抵抗変化不揮発性記憶装置。前記電流制限制御回路は、書き込み対象の前記メモリセルを前記高抵抗状態に書き込む場合と前記低抵抗状態に書き込む場合とで同じ第1のゲート電圧を前記N型電流制限素子に供給し、書き込み対象の前記メモリセルを前記高抵抗状態に書き込む場合と前記低抵抗状態に書き込む場合とで同じ第2のゲート電圧を前記P型電流制限素子のゲート端子に供給する請求項10に記載のクロスポイント型抵抗変化不揮発性記憶装置。前記電流制限制御回路は、前記メモリセルに前記低抵抗状態を書き込むときの前記メモリセルの両端への印加電圧をVLRとし、前記N型電流制限素子を構成する前記NMOSトランジスタの閾値電圧をVtnとするとき、前記N型電流制限素子のゲート端子にVtnVLR以上の電圧を印加することで前記N型電流制限素子をオン状態にする請求項10に記載のクロスポイント型抵抗変化不揮発性記憶装置。前記電流制限制御回路は、前記P型電流制限素子のゲート端子に0Vの電圧を印加することで前記P型電流制限素子をオン状態にする請求項10に記載のクロスポイント型抵抗変化不揮発性記憶装置。さらに、前記第1のビット線選択スイッチ素子および前記第2のビット線選択スイッチ素子を制御するサブビット線選択回路を備え、前記メモリセルに属する前記抵抗変化素子において、前記第1電極より前記第2電極をZ方向でみてより上方に形成する場合は、奇数層のビット線の内、奇数層のメモリセルへの書き込みにおいては、前記サブビット線選択回路は前記第2のビット線選択スイッチ素子をオンにするとともに、前記電流制限制御回路は前記N型電流制限素子をオンにし、奇数層のビット線の内、偶数層のメモリセルへの書き込みにおいては、前記サブビット線選択回路は前記第2のビット線選択スイッチ素子をオンにするとともに、前記電流制限制御回路は前記P型電流制限素子をオンにし、偶数層のビット線の内、奇数層のメモリセルへの書き込みにおいては、前記サブビット線選択回路は前記第1のビット線選択スイッチ素子をオンにするとともに、前記電流制限制御回路は前記N型電流制限素子をオンにし、偶数層のビット線の内、偶数層のメモリセルへの書き込みにおいては、前記サブビット線選択回路は前記第1のビット線選択スイッチ素子をオンにするとともに、前記電流制限制御回路は前記P型電流制限素子をオンにする請求項10に記載のクロスポイント型抵抗変化不揮発性記憶装置。さらに、前記第1のビット線選択スイッチ素子および前記第2のビット線選択スイッチ素子を制御するサブビット線選択回路を備え、前記メモリセルに属する前記抵抗変化素子において、前記第2電極より前記第1電極をZ方向でみてより上方に形成する場合は、前記奇数層のビット線の内、前記奇数層のメモリセルへの書き込みにおいては、前記サブビット線選択回路は前記第2のビット線選択スイッチ素子をオンにするとともに、前記電流制限制御回路は前記P型電流制限素子をオンにし、前記奇数層のビット線の内、前記偶数層のメモリセルへの書き込みにおいては、前記サブビット線選択回路は前記第2のビット線選択スイッチ素子をオンにするとともに、前記電流制限制御回路は前記N型電流制限素子をオンにし、前記偶数層のビット線の内、前記奇数層のメモリセルへの書き込みにおいては、前記サブビット線選択回路は前記第1のビット線選択スイッチ素子をオンにするとともに、前記電流制限制御回路は前記P型電流制限素子をオンにし、前記偶数層のビット線の内、前記偶数層のメモリセルへの書き込みにおいては、前記サブビット線選択回路は前記第1のビット線選択スイッチ素子をオンにするとともに、前記電流制限制御回路は前記N型電流制限素子をオンにする請求項10に記載のクロスポイント型抵抗変化不揮発性記憶装置。前記電流制限制御回路は、前記偶数層のメモリセルが選択された場合は、前記N型電流制限素子のゲート端子に第1の電圧を印加するとともに、前記P型電流制限素子のゲート端子に第2の電圧を印加し、前記奇数層のメモリセルが選択された場合は、前記N型電流制限素子のゲート端子に第3の電圧を印加するととともに、前記P型電流制限素子のゲート端子に第4の電圧を印加し、前記偶数層のメモリセルに前記低抵抗状態の書き込みを行う場合、選択された前記グローバルビット線と選択された前記ワード線の間で印加される低抵抗化書き込み電流が、前記N型電流制限素子を構成する前記NMOSトランジスタを介した場合と、前記P型電流制限素子を構成する前記PMOSトランジスタを介した場合のうち、基板バイアス効果がより小さい方の前記N型電流制限素子および前記P型電流制限素子のいずれか一方がオン状態になる様な前記第1の電圧および前記第2の電圧を前記N型電流制限素子および前記P型電流制限素子のゲート端子にそれぞれ印加し、かつ前記N型電流制限素子および前記P型電流制限素子のいずれか他方がオフ状態になる様な前記第1の電圧および前記第2の電圧を前記N型電流制限素子および前記P型電流制限素子のゲート端子にそれぞれ印加し、前記偶数層のメモリセルに前記高抵抗状態の書き込みを行う場合、選択された前記グローバルビット線と選択された前記ワード線の間で印加される書き込み電流の方向が前記低抵抗状態の書き込みと逆方向で、前記低抵抗状態への書き込みでオフ状態の方の前記N型電流制限素子または前記P型電流制限素子がオン状態になる様な第1の電圧および第2の電圧を前記N型電流制限素子および前記P型電流制限素子のゲート端子にそれぞれ印加し、前記奇数層のメモリセルに前記低抵抗状態の書き込みを行う場合、選択された前記グローバルビット線と選択された前記ワード線の間で印加される書き込み電流が、前記N型電流制限素子を構成する前記NMOSトランジスタを介した場合と、前記P型電流制限素子を構成する前記PMOSトランジスタを介した場合のうち、基板バイアス効果がより小さい方の前記N型電流制限素子および前記P型電流制限素子のいずれか一方がオン状態になる様な前記第3の電圧および第4の電圧を前記N型電流制限素子および前記P型電流制限素子のゲート端子にそれぞれ印加し、かつ前記N型電流制限素子およびP型電流制限素子のいずれか他方がオフ状態になる様な前記第3の電圧および第4の電圧を前記N型電流制限素子および前記P型電流制限素子のゲート端子にそれぞれ印加し、前記奇数層のメモリセルに前記高抵抗状態の書き込みを行う場合、選択された前記グローバルビット線と選択された前記ワード線の間で印加される書き込み電流の方向が前記低抵抗状態の書き込みと逆方向で、前記低抵抗状態への書き込みでオフ状態の方の前記N型電流制限素子または前記P型電流制限素子がオン状態になる様な第3の電圧および第4の電圧を前記N型電流制限素子および前記P型電流制限素子のゲート端子にそれぞれ印加する請求項1に記載のクロスポイント型抵抗変化不揮発性記憶装置。前記メモリセルに低抵抗状態を書き込むときの前記メモリセルの両端への印加電圧をVLRとし、選択された前記グローバルビット線の電圧を選択された前記ワード線の電圧より高く印加することで前記メモリセルへ低抵抗状態の書き込みが行われ、選択された前記グローバルビット線と選択された前記ワード線の電圧差をVLR3とするとき、前記電流制限制御回路前記P型電流制限素子を構成する前記PMOSトランジスタのゲート電圧をVCMPとすると、VLR-|Vtp|≦VCMP<VLR3-|Vtp|を満たす電圧VCMPを前記PMOSトランジスタのゲート端子に印加して前記P型電流制限素子を前記PMOSトランジスタの飽和領域特性でオン状態とし、前記N型電流制限素子を構成する前記NMOSトランジスタのゲート電圧をVnsnとすると、Vtn≦Vnsn≦VLRVtnを満たす電圧Vnsnを前記NMOSトランジスタのゲート端子に印加して前記N型電流制限素子をオフ状態とし、選択された前記グローバルビット線の電圧を選択された前記ワード線の電圧より低く印加することで前記メモリセルへ低抵抗状態の書き込みが行われ、その電圧差がVLR4とするとき、前記電流制限制御回路前記N型電流制限素子を構成する前記NMOSトランジスタのゲート電圧をVCMNとするとき、Vtn<VCMN≦VLR4-VLRVtnを満たす電圧VCMNを前記NMOSトランジスタのゲート端子に印加して前記N型電流制限素子を前記NMOSトランジスタの飽和領域特性でオン状態とし、前記P型電流制限素子を構成する前記PMOSトランジスタのゲート電圧をVnspとするときVLR4-VLR-|Vtp|≦Vnsp≦VHR4-|Vtp|を満たす電圧Vnspを前記PMOSトランジスタのゲート端子に印加して前記P型電流制限素子をオフ状態とする請求項20に記載のクロスポイント型抵抗変化不揮発性記憶装置。前記電流制限制御回路低抵抗状態の書き込みにおいて、前記P型電流制限素子をオン状態にして流れる電流と、前記N型電流制限素子をオン状態にして流れる電流とが、電流の方向が逆で、その絶対値は所定のばらつきの範囲内で等しくなる様に、前記NMOSトランジスタのゲート端子に前記電圧VCMNを印加し、前記PMOSトランジスタのゲート端子に前記電圧VCMPを印加する請求項21に記載のクロスポイント型抵抗変化不揮発性記憶装置。前記P型電流制限素子を構成する前記PMOSトランジスタのゲート幅は、前記N型電流制限素子を構成する前記NMOSトランジスタのゲート幅の概ね2倍である請求項21に記載のクロスポイント型抵抗変化不揮発性記憶装置。前記電流制限制御回路は、書き込み対象の前記メモリセルを高抵抗状態に書き込む場合と低抵抗状態に書き込む場合とで同じ電圧を前記N型電流制限素子または前記P型電流制限素子のゲート端子に供給する請求項20に記載のクロスポイント型抵抗変化不揮発性記憶装置。さらに、前記第1のビット線選択スイッチ素子および前記第2のビット線選択スイッチ素子を制御するサブビット線選択回路を備え、前記メモリセルに属する前記抵抗変化素子において、前記第1電極より前記第2電極をZ方向でみてより上方に形成する場合は、前記奇数層のビット線の内、前記奇数層のメモリセルへの書き込みにおいては、前記サブビット線選択回路は前記第2のビット線選択スイッチ素子をオンにするとともに、前記電流制限制御回路は前記N型電流制限素子のゲート端子に電圧Vnsnを印加して、前記P型電流制限素子のゲート端子に電圧VCMPを印加し、前記奇数層のビット線の内、前記偶数層のメモリセルへの書き込みにおいては、前記サブビット線選択回路は前記第2のビット線選択スイッチ素子をオンにするとともに、前記電流制限制御回路は前記N型電流制限素子のゲート端子に電圧VCMNを印加して、前記P型電流制限素子のゲート端子に電圧Vnspを印加し、前記偶数層のビット線の内、前記奇数層のメモリセルへの書き込みにおいては、前記サブビット線選択回路は前記第1のビット線選択スイッチ素子をオンにするとともに、前記電流制限制御回路は前記N型電流制限素子のゲート端子に電圧Vnsnを印加して、前記P型電流制限素子のゲート端子に電圧VCMPを印加し、前記偶数層のビット線の内、前記偶数層のメモリセルへの書き込みにおいては、前記サブビット線選択回路は前記第1のビット線選択スイッチ素子をオンにするとともに、前記電流制限制御回路は前記N型電流制限素子のゲート端子に電圧VCMNを印加して、前記P型電流制限素子のゲート端子に電圧Vnspを印加する請求項20に記載のクロスポイント型抵抗変化不揮発性記憶装置。さらに、前記第1のビット線選択スイッチ素子および前記第2のビット線選択スイッチ素子を制御するサブビット線選択回路を備え、前記メモリセルに属する前記抵抗変化素子において、前記第2電極より前記第1電極をZ方向でみてより上方に形成する場合は、前記奇数層のビット線の内、前記奇数層のメモリセルへの書き込みにおいては、前記サブビット線選択回路は前記第2のビット線選択スイッチ素子をオンにするとともに、前記電流制限制御回路は前記N型電流制限素子のゲート端子に電圧VCMNを印加して、前記P型電流制限素子のゲート端子に電圧Vnspを印加し、前記奇数層のビット線の内、前記偶数層のメモリセルへの書き込みにおいては、前記サブビット線選択回路は前記第2のビット線選択スイッチ素子をオンにするとともに、前記電流制限制御回路は前記N型電流制限素子のゲート端子に電圧Vnsnを印加して、前記P型電流制限素子のゲート端子に電圧VCMPを印加し、前記偶数層のビット線の内、前記奇数層のメモリセルへの書き込みにおいては、前記サブビット線選択回路は前記第1のビット線選択スイッチ素子をオンにするとともに、前記電流制限制御回路は前記N型電流制限素子のゲート端子に電圧VCMNを印加して、前記P型電流制限素子のゲート端子に電圧Vnspを印加し、前記偶数層のビット線の内、前記偶数層のメモリセルへの書き込みにおいては、前記サブビット線選択回路は前記第1のビット線選択スイッチ素子をオンにするとともに、前記電流制限制御回路は前記N型電流制限素子のゲート端子に電圧Vnsnを印加して、前記P型電流制限素子のゲート端子に電圧VCMPを印加する請求項20に記載のクロスポイント型抵抗変化不揮発性記憶装置。前記電流制限制御回路は、第1の電流を発生する定電流源と、第1のソース端子がグランド接続され、第1のドレイン端子と第1のゲート端子とが接続され、前記第1のドレイン端子が前記定電流源の出力端子に接続された第1のNMOSトランジスタと、第2のソース端子がグランドに接続され、第2のゲート端子が前記第1のNMOSトランジスタの前記第1のゲート端子と接続されることで前記第1のNMOSトランジスタとカレントミラー接続された第2のNMOSトランジスタと、第3のソース端子が、前記奇数層の前記ビット線に属する前記メモリセルを前記低抵抗状態に変化させる書き込み時にグローバルビット線に印加する電圧と同じ電圧の第1の電源に接続され、第3のドレイン端子と第3のゲート端子とが接続され、前記第3のドレイン端子が前記第2のNMOSトランジスタの第2のドレイン端子と接続された第1のPMOSトランジスタと、前記第1のNMOSトランジスタの前記第1のドレイン端子に発生する電圧を前記第1の電圧とし、前記第1のPMOSトランジスタの前記第3のドレイン端子に発生する電圧を前記第2の電圧とした場合に、前記偶数層の前記ビット線に属する前記メモリセルへの前記低抵抗状態への書き込みにおいて前記P型電流制限素子をオフする電圧である前記第3の電圧を発生する第2の電源と、前記奇数層の前記ビット線に属する前記メモリセルへの前記低抵抗状態への書き込みにおいて前記N型電流制限素子をオフする電圧である前記第4の電圧を発生する第3の電源と、前記偶数層の前記ビット線に属する前記メモリセルへの書き込みの場合、前記第1の電圧と前記第3の電圧とを選択的に出力し、前記奇数層の前記ビット線に属する前記メモリセルへの書き込みの場合、前記2の電圧と前記第4の電圧とを選択的に出力する出力選択回路とを備え、前記偶数層の前記ビット線に属する前記メモリセルへの前記低抵抗状態への書き込み時には、前記N型電流制限素子のゲート端子に前記第1の電圧を印加し、前記P型電流制限素子のゲート端子に前記第3の電圧を印加し、前記奇数層の前記ビット線に属する前記メモリセルへの低抵抗状態への書き込み時には、前記P型電流制限素子のゲート端子に前記第2の電圧を印加し、前記N型電流制限素子のゲート端子に前記第4の電圧を印加する請求項20に記載のクロスポイント型抵抗変化不揮発性記憶装置。前記電流制限制御回路はさらに、第2のPMOSトランジスタと、第3のNMOSトランジスタと、抵抗値が前記抵抗変化素子の前記低抵抗状態相当の第1の固定抵抗素子と前記電流制御素子とが直列接続された構成の第1の擬似メモリセルと、を有し、前記第3のNMOSトランジスタの第4のドレイン端子と第4のゲート端子とが接続され、前記第1の電源と前記第2のPMOSトランジスタの第5のソース端子とが接続され、前記第2のPMOSトランジスタの第5のドレイン端子と前記第3のNMOSトランジスタの第4のドレイン端子とが接続され、前記第3のNMOSトランジスタの第4のソース端子と前記第1の擬似メモリセルの一端とが接続され、前記第1の擬似メモリセルの他端がグランド接続され、前記電流制限制御回路はさらに、前記第3のNMOSトランジスタの第4のドレイン端子に発生する電圧を第5の電圧とした場合に、第4のNMOSトランジスタと、第3のPMOSトランジスタと、抵抗値が前記抵抗変化素子の前記低抵抗状態相当の第2の固定抵抗素子と前記電流制御素子とが直列接続された構成を有する第2の擬似メモリセルと、を有し、前記第3のPMOSトランジスタの第6のドレイン端子と第6のゲート端子とが接続され、前記偶数層の前記ビット線に属する前記メモリセルを低抵抗状態に変化させる書き込み時に選択ワード線に印加する電圧と同じ電圧の第4の電源と前記第2の擬似メモリセルの一端とが接続され、前記第2の擬似メモリセルの他端と前記第3のPMOSトランジスタの第6のソース端子とが接続され、前記第3のPMOSトランジスタの第6のドレイン端子と前記第4のNMOSトランジスタの第7のドレイン端子とが接続され、前記第4のNMOSトランジスタの第7のソース端子がグランドに接続され、前記電流制限制御回路は、前記第3のPMOSトランジスタの第6のドレイン端子に発生する電圧を第6の電圧とした場合に、前記偶数層の前記ビット線に属する前記メモリセルへの前記低抵抗状態への書き込み時には、前記N型電流制限素子のゲート端子に前記第1の電圧を印加し、前記P型電流制限素子のゲート端子に前記第6の電圧を印加し、前記奇数層の前記ビット線に属する前記メモリセルへの低抵抗状態への書き込み時には、前記P型電流制限素子のゲート端子に前記第2の電圧を印加し、前記N型電流制限素子のゲート端子に前記第5の電圧を印加する請求項27に記載のクロスポイント型抵抗変化不揮発性記憶装置。前記電流制限制御回路はさらに、前記出力選択回路の2つの出力端子のそれぞれに、電流能力を増幅する差動増幅器を備える請求項27または請求項28に記載のクロスポイント型抵抗変化不揮発性記憶装置。図1aはいわゆる単層クロスポイントメモリセルアレイの立体構造を示す図である。ここには、メモリセル51、任意の一方向かつ平行に多数配線されたワード線例えば第2層配線52、ワード線52と直交するように一方向かつ平行に多数配線されたビット線例えば第1層配線53が図示されている。ワード線52とビット線53との各交点の位置に、ビット線53とワード線52とに挟まれて、メモリセル51が構成されている。図1bはいわゆる多層クロスポイントメモリセルアレイの立体構造を示す図である。ここには、ビット線53が第1配線層に配置第1層ビット線53aされ、その上層に、ビット線53と直交する様にワード線52が第2配線層に配置第1層ワード線52aされ、更にその上層に、ワード線52と直交する様にビット線53が第3配線層に配置第2層ビット線53bされ、更にその上層に、ビット線53と直交する様にワード線52が第4配線層に配置第2層ワード線52bされ、更にその上層に、ワード線52と直交する様にビット線53が第5配線層に配置第3層ビット線53cされる形態で幾重にも積み重ねられた構造が図示されている。ワード線52とビット線53との各交点の位置に、ビット線53とワード線52とに挟まれて、メモリセル51が構成されている。このようにクロスポイント方式のメモリは配線の交点にメモリセルを形成する単純な構造で、さらにそれを垂直方向に積み重ねることで、微細化に頼ることなく単位面積当たりのメモリセルの面積の縮小化が可能なため、高集積化に適した構造として知られている。以下では本発明者らが以前に発明した多層クロスポイントメモリを例に、多層クロスポイントメモリを具体的に構成するうえで、新たに見い出した課題を説明する。クロスポイントメモリセルアレイの具体構造多層クロスポイントメモリの具体的な立体構造を説明する。図2は本発明者らが発明した多層クロスポイントメモリの一例特許文献4を示す図であり、ワード線方向から見た場合の断面図である。この構造は非選択メモリセルへのリーク電流を減じるためにメモリセルアレイを比較的小さな単位で多分割しても、チップ面積の増大を抑えることができる。図2には、メモリセル51、基板と平行で紙面に垂直に配線されたワード線52、基板と平行かつワード線52と直交するように配線されたビット線53階層ビット線構造におけるローカルビット線が図示されている。ワード線52とビット線53は、図1bと同様に、交互に積み重ねられ、本構成においては、ビット線53は5層第1層ビット線53a~第5層ビット線53e、ワード線52は4層第1層ワード線52a~第4層ワード線52dまで構成されており、各層のワード線52とビット線53の交差点にメモリセル51が構成される。更に、本図には、ビット線53の偶数層配線第2層ビット線53b、第4層ビット線53dを共通接続する偶数層ビット線ビア54、ビット線53の奇数層配線第1層ビット線53a、第3層ビット線53c、第5層ビット線53eを共通接続する奇数層ビット線ビア55、多層クロスポイントメモリセルアレイの下層領域を縦断する様に配線されたグローバルビット線56、グローバルビット線56と偶数層ビット線ビア54とに接続され、偶数層ビット線選択信号に従ってグローバルビット線56と偶数層ビット線ビア54とを接続制御する偶数層ビット線選択スイッチ素子57、グローバルビット線56と奇数層ビット線ビア55とに接続され、奇数層ビット線選択信号に従ってグローバルビット線56と奇数層ビット線ビア55とを接続制御する奇数層ビット線選択スイッチ素子58が図示されている。図2に示す構造の多層クロスポイントメモリにおける所定のメモリセルに対する書き込み動作を以下に説明する。この構造では奇数層ビット線ビア55に接続される第1層、第4層、第5層、第8層に属するメモリセル第1層メモリセル51a、第4層メモリセル51d、第5層メモリセル51e、第8層メモリセル51hと、偶数層ビット線ビア54とに接続される第2層、第3層、第6層、第7層に属するメモリセル第2層メモリセル51b、第3層メモリセル51c、第6層メモリセル51f、第7層メモリセル51gを選択する場合でその動作が分かれる。図2において、第1層、第4層、第5層、第8層に属するメモリセルアレイにそれぞれ属する任意に選択された1ビットのメモリセル第1層メモリセル51a、第4層メモリセル51d、第5層メモリセル51e、第8層メモリセル51hに書き込む場合は、選択メモリセルに関連する一本のワード線52に所定の第1の書き込み電圧例えば0Vを印加し、同時に奇数層ビット線選択信号を奇数層ビット線選択スイッチ素子58に与え、奇数層ビット線選択スイッチ素子58をオン状態かつ偶数層ビット線選択スイッチ素子57はオフ状態として、グローバルビット線56に所定の第2の書き込み電圧例えばVpを加えると、奇数層ビット線選択スイッチ素子58を介して奇数層ビット線ビア55と接続されるビット線53に書き込み電圧Vpが加わり、選択メモリセルに電圧Vpが印加されて書き込みが実施される。この時、他の非選択メモリセルに関連するワード線52には、所定の非選択電圧例えばVp/2を印加する。一方、第2層、第3層、第6層、第7層に属する任意に選択された1ビットのメモリセル第1層メモリセル51a、第4層メモリセル51d、第5層メモリセル51e、第8層メモリセル51hに書き込む場合は、選択メモリセルに関連する一本のワード線52に所定の第1の書き込み電圧例えば0Vを印加し、同時に偶数層ビット線選択信号を偶数層ビット線選択スイッチ素子57に与え、偶数層ビット線選択スイッチ素子57をオン状態かつ奇数層ビット線選択スイッチ素子58はオフ状態として、グローバルビット線56に所定の第2の書き込み電圧例えばVpを加えると、偶数層ビット線選択スイッチ素子57を介して偶数層ビット線ビア54と接続されるビット線53に書き込み電圧Vpが加わり、選択メモリセルに電圧Vpが印加されて書き込みが実施される。この時、他の非選択メモリセルに関連するワード線52には、所定の非選択電圧例えばVp/2を印加する。メモリセル51の高抵抗状態または低抵抗状態への書き込み高抵抗化、または低抵抗化書き込みともいうは、メモリセル51両端の所定の印加電圧を、一方に対し他方を逆極性にすることによって実施する双方向的書き込みである。従って、上記の例で反対のデータ書き込みを行う場合は、グローバルビット線56を所定の第1の書き込み電圧例えば0V、ワード線52を所定の第2の書き込み電圧例えばVpに設定すればよい。なお、メモリセルへの高抵抗状態又は低抵抗状態の書き込み、あるいは、高抵抗状態又は低抵抗状態への書き込みとは、メモリセルを高抵抗状態又は低抵抗状態に変化させることを意味する。メモリセルの構造図3にクロスポイントメモリに用いるメモリセル51の断面構成図を示す。メモリセル51は、抵抗変化素子10と、電流制御素子29とが直列接続された構成を有し、1ビットを構成している。抵抗変化素子10は、窒化タンタルTaNで構成される下部電極14の上層に酸素不足型のタンタル酸化物TaOx、0<x<2.5を第1の抵抗変化層抵抗変化層を構成する第1の領域13として積層し、その上部界面に300°C、200W、20秒の酸素プラズマを照射して、TaOxより酸素不足度が第1の抵抗変化層13より小さいTaOyx<yで構成される第2の抵抗変化層抵抗変化層を構成する第2の領域12を薄く形成し、その上層に白金Ptで構成される上部電極11を積層した構造としている。ここで、酸素不足型とは、通常絶縁性を示す化学量論的組成である金属酸化物の組成より酸素量が少なく、半導体的な電気特性を示す金属酸化物の組成状態を指し、酸素不足度とは、化学量論的組成である金属酸化物の酸素の組成から不足している酸素の割合をいう。また、第2の抵抗変化層12と接する電極となる上部電極11は白金Ptを用いているが、第1の抵抗変化層13を構成するタンタルTaおよび下部電極14を構成する窒化タンタルTaNの標準電極電位より高い材料を用いることが特徴である。この構造の場合、抵抗変化は白金Ptで構成される上部電極11と接する、より酸素不足度が小さいTaOyで構成される第2の抵抗変化層12で生じ、上部電極11の電圧を下部電極14の電圧より、所定電圧以上高く印加した場合、抵抗変化素子10は高抵抗状態に変化し、逆に下部電極14の電圧を上部電極11の電圧より、所定電圧以上高く印加した場合、抵抗変化素子10が低抵抗状態に変化する。電流制御素子29は、印加電圧の正負双方向に非線形の電流電圧特性を有するダイオード素子で、窒素不足型窒化シリコンで構成される電流制御層22を窒化タンタルTaN等で構成される下部電極23と上部電極21とでサンドイッチした構造を有している。双方向に非線形の電流電圧特性とは、所定の電圧範囲では、電流制御素子29は高抵抗オフ状態を示し、所定の電圧範囲より電圧が高い領域および電圧が低い領域では低抵抗オン状態を示すことをいう。つまり、印加電圧の絶対値が所定値以下のときに電流制御素子29は高抵抗オフ状態を示し、所定値より大きいときに電流制御素子29は低抵抗オン状態を示す。メモリセル51は、抵抗変化素子10と電流制御素子29とがビア27を用いて直列接続されたメモリセルである。ビア26によって、抵抗変化素子10の上部電極11と上部配線70ビット線53またはワード線52に相当とが接続され、ビア28によって、電流制御素子29の下部電極23と下部配線71ビット線53またはワード線52に相当とが接続される。なお、図3において、電流制御素子29と抵抗変化素子10の関係は上下逆でもかまわない。また、メモリセル51は、図10後ほど詳細説明するに示す、ビア27を省略した構造のものであっても構わない。図4は、抵抗変化素子10の構造と対応した接続関係を示す回路図、つまり、メモリセル51に対応する等価回路図を示している。抵抗変化素子10の等価回路図は、上部電極11側に位置する第2の抵抗変化層12の方向を明記する為、その方向を黒塗りで表わしている。メモリセルの特性次に、メモリセル51の動作について図5を用いて説明する。図5は、図3の構造を持つメモリセル51に対し、下部配線71よりも上部配線70が高い電圧となる極性を正として電圧を印加した場合の電圧と電流との関係を実測した特性図である。当初、メモリセル51は高抵抗状態であるとする。メモリセル51に対し、印加電圧0Vから、上部配線70よりも下部配線71が高い電位となる負極性の電圧を徐々に印加していくと、約-2.5V付近C点から電流が流れ出し、-3.0Vを超える辺りで抵抗変化素子は高抵抗状態から低抵抗状態へと変化を開始する。さらに-4.0VA点まで印加しているが、印加電圧に応じて急激に低抵抗化が進行している。その後、低抵抗状態のまま印加電圧0Vになるまで徐々に電圧を印加する。その後、メモリセル51に対し、下部配線71よりも上部配線70が高い電位となる正極性の電圧を印加していくと、約1.5V付近D点から電流が流れ出し、低抵抗状態の到達電圧A点と概ね点対称な点である3.9V付近B点で、抵抗変化素子は低抵抗状態から高抵抗状態へと変化を開始する。さらに、5.1Vまで印加すると電流増加が見られるが、この後印加電圧を下げていくと、印加電圧を上げるときと比較して電流が小さくなっているため、高抵抗状態に変化していることがわかる。すなわち、図5に示す実測データは、図3の構造を持つメモリセル51について、上部配線70の電圧を基準として下部配線71の電圧が所定電圧VLth以上高くなったとき低抵抗状態に変化し、下部配線71の電圧を基準として上部配線70の電圧が所定電圧VHth以上高くなったとき高抵抗状態に変化する双方向性の抵抗変化特性を示し、また、低抵抗状態の印加電圧A点と、高抵抗状態への変化開始電圧B点とが、概ね対称な電圧、電流関係にあることを示している。また、低抵抗状態の抵抗値は、特許文献2で開示されているのと同様に、本メモリセル51においても、高抵抗状態から低抵抗状態に変化させる際には、抵抗変化素子10に抵抗変化しうる所定の電圧で抵抗変化素子10に流す電流値の大小に応じた低抵抗値に変化する。また、低抵抗状態の印加電圧A点と、高抵抗状態への変化開始電圧B点はほぼ対称な特性を示し、従って高抵抗化は低抵抗化と同じ、またはそれ以上の電流で駆動することが必要になる。即ち、安定な抵抗変化動作を行うためには、低抵抗化においては所定の電流値で電流制限することで所定の低抵抗状態を得、一方高抵抗化においては、低抵抗化とは逆の向きの電圧を印加し、低抵抗化時より多い電流駆動をすることが安定な抵抗変化の為には必要となる。なお、メモリセル51に電圧を印加しても、低抵抗化時高抵抗状態は0VからC点までの電圧区間および、高抵抗化時低抵抗状態は0VからD点までの電圧区間は顕著には電流が流れない電圧帯である。C点やD点は、電流制御素子29の閾値電圧以下VFとよぶと、抵抗変化素子10の抵抗変化電圧との合計電圧に対応している。クロスポイントアレイにおいては、選択セルにはこの合計電圧以上の電圧を印加し、非選択メモリセルにはこのC点とD点の間に動作点がくるように制御して非選択メモリセルへのリーク電流を減じて、クロスポイントアレイの読み出しや書き込みの動作を行うことが望ましい。従来の開示技術をもとにした最適なクロスポイント構造と課題以上のように、従来知られている抵抗変化素子の構造や特性、多層クロスポイントメモリの構造を元に抵抗変化が安定に生じるため、より望ましい構造の一例が図7である。図7は、図2においてメモリセル51の上下方向を明示した以外は同じであり、図7において断面Aで示す箇所の断面構造を示したものが、図8である。第2層、第4層、第6層、第8層の偶数層に属するメモリセル第2層メモリセル51b、第4層メモリセル51d、第6層メモリセル51f、第8層メモリセル51hを構成する抵抗変化素子10は、第1層、第3層、第5層、第7層の奇数層に属するメモリセル第1層メモリセル51a、第3層メモリセル51c、第5層メモリセル51e、第7層メモリセル51gを構成する抵抗変化素子10とZ方向の構成が逆の関係で、各層のメモリセル51の向きは、奇数層メモリセルアレイが酸素不足濃度の小さい第2の抵抗変化層12が上側に、偶数層メモリセルアレイが酸素不足濃度の小さい第2の抵抗変化層12が下側に位置するように、層毎で交互に抵抗変化素子10の向きを形成する。この様な構成が最適なのは次のような理由によるものである。先述のように、抵抗変化素子10または抵抗変化素子10を高抵抗状態から低抵抗状態に変化させる場合、第2の抵抗変化層12に接する側の電極11を他方の電極14に対して所定の電圧以上負電圧にする必要がある。またこのとき、所定の電流値以上流れないように電流制限することで、所定の低抵抗状態の抵抗値を設定することができる。また低抵抗状態から高抵抗状態に変化させる場合は、これとは逆向きに、低抵抗化での電流制限値以上の駆動電流で駆動する必要がある。例えば、第2層メモリセル51bに属するメモリセルおよび第3層メモリセル51cに属するメモリセルを、低抵抗状態に設定する動作を考える。何れも第2層ビット線53bを共有し、偶数層ビット線ビア54および偶数層ビット線選択スイッチ素子57を介してグローバルビット線56に繋がっている。そしてグローバルビット線56に所定の第2の書き込みパルス電圧VPを与え、一方、第2層メモリセル51bに属するメモリセルを低抵抗化する場合は選択するメモリセルと接続される所定の第1層ワード線52aを、あるいは第3層メモリセル51cに属するメモリセル51cを低抵抗化する場合は選択するメモリセルと接続される所定の第2層ワード線52bの何れかに所定の第1の書き込みパルス電圧例えば0Vを印加する。2層目の抵抗変化素子10と3層目の抵抗変化素子10は、Z方向で逆の関係上下対称の構造で形成されているので、第2層メモリセル51bに属するメモリセルへの書き込みも第3層メモリセル51cに属するメモリセルへの書き込みも、選択されるワード線の位置を変えるだけでグローバルビット線は、同じ制御極性でおこなうことができる。図6は、説明の簡単化のための図であり、図7において選択される1つのメモリセルと奇偶数層ビット線選択スイッチ素子とを抜き出した等価回路図である。図6には、奇数層ビット線選択スイッチ素子58または偶数層ビット線選択スイッチ素子57を意味するNMOSトランジスタ578が図示されている。低抵抗化は、矢印Ibで示される、グローバルビット線GBL56側からワード線WL52側に電流が流れる向きで生じる。このとき、NMOSトランジスタ578のソースはビット線53側となるが、そのソース電圧は少なくともメモリセル51が低抵抗化書き込み電圧に相当する電圧以上になるようにグローバルビット線56の電圧が設定される。このため、この方向に電流を流すときはNMOSトランジスタ578に基板バイアス効果が生じ、逆向きに流す場合に比べNMOSトランジスタ578の電流駆動能力は減少する。また、NMOSトランジスタ578のゲート電圧は、低抵抗化書き込み電圧とNMOSトランジスタ578の閾値電圧の和以上の所定電圧を設定しておけば、グローバルビット線56の電圧を高く印加してもゲート電圧で決まる定電流源として動作ソースフォロワ動作する。一方、高抵抗化は、矢印Iaで示される、ワード線52側からグローバルビット線56側に電流が流れる向きで生じる。高抵抗化では、NMOSトランジスタ578に基板バイアス効果が小さい向きとなり、低抵抗化時と同じ電圧を逆向きに印加するだけで、低抵抗化時よりもより大きな電流を駆動することができ安定な抵抗変化動作が可能となる。以上のような構造にすることで、低抵抗化動作および高抵抗化動作を安定的に行うことができる。ところで、クロスポイントメモリセルアレイ部の製造方法の観点からは、図9に示す構造の方が、製造プロセスがより容易で望ましい構造である。図9に示される構造の特徴は、何れの層においてもメモリセルアレイ層を構成する抵抗変化素子10は、第1の抵抗変化層13と第2の抵抗変化層12がZ方向に対し同じ順番で積層される点にある。抵抗変化素子10の製造法として、下部電極14の上層に酸素不足型の第1の抵抗変化層13を形成し、その上部界面を酸化して、第1の抵抗変化層13よりも酸素不足度が小さい第2の抵抗変化層12を形成する方法がある。この形成手段を多層クロスポイントメモリに適用した場合、図7の奇数層メモリセル第1層メモリセル51a、第3層メモリセル51c、第5層メモリセル51e、第7層メモリセル51g、以下、奇数層メモリセルと呼ぶは同様に形成されるが、偶数層メモリセル第2層メモリセル51b、第4層メモリセル51d、第6層メモリセル51f、第8層メモリセル51h、以下、偶数層メモリセルと呼ぶについては先に第2の抵抗変化層12を形成することはできない。また、第2の抵抗変化層12を独立に形成する別の手段として、第2の抵抗変化層12をスパッタで成膜形成する方法がある。この方法を図8に示す構造に適用すると、奇数層メモリセルも偶数層メモリセルも同じ構造で形成する事は可能となる。しかし、この場合、第1の抵抗変化層13と第2の抵抗変化層12の境界界面の状態や、第2の抵抗変化層12と電極11または第2の抵抗変化層12aと電極11aの境界界面状態が、奇数層メモリセルと偶数層メモリセルとで微妙に異なり、抵抗変化特性に差異をもたらす事が考えられる。例えば、奇数層メモリセルの場合、第1の抵抗変化層13を成膜後、高抵抗層である第2の抵抗変化層12がスパッタされる。その為、第1の抵抗変化層13の表面は、自然酸化膜がわずかでも付着することが考えられる。一方、偶数層メモリセルの場合、高抵抗層である第2の抵抗変化層12aを成膜後に第1の抵抗変化層13aを形成する為、その様な自然酸化膜等の付着がない。その結果書き込みや読み出し性能、歩留り、さらには信頼性の実力が奇数層のメモリセルと偶数層のメモリセルで異なる可能性が考えられる。その為、図9に示す様に、メモリセル51が、各層とも同一の向きに形成される、何れの層においても同一の製造プロセス条件で製造できる構造が望ましい。しかしながら、このような構造を採用した場合、次のような課題が生じる。この望ましい構造を採用した場合の動作として、例えば図9に示す構造において、第2層メモリセル51bに属するメモリセルつまり、偶数層メモリセルを低抵抗状態に書き込む場合と、第3層メモリセル51cに属するメモリセル奇数層メモリセルを低抵抗状態に書き込む場合を考える。第2層メモリセル51bに属するメモリセルに低抵抗状態を書き込む場合は、第3層メモリセル51cに属するメモリセルと共有する第2層ビット線7153bに所定の第1の書き込み電圧例えば0Vを印加する。一方、第3層目のメモリセルに低抵抗状態を書き込む場合は、共有する第2層ビット線7153bに所定の第2の書き込み電圧例えばVP>0を印加する必要がある。このことは図6で示す等価回路で考察すると、第2層メモリセル51bに属するメモリセルへの低抵抗化状態の書き込みは矢印Iaの向きで、第3層メモリセル51cに属するメモリセルへの低抵抗状態の書き込みは矢印Ibの向きで行い、各々の場合で同じ電流量で電流制限する必要がある。偶数層ビット線選択スイッチ素子57および奇数層ビット線選択スイッチ素子58をそれぞれNMOSトランジスタ578で構成した場合、先述のように、矢印Ibの向きではNMOSトランジスタ578はソースフォロワ動作により電流が制限され、矢印Iaの向きではソースフォロワ動作しないためそれ以上の電流が駆動される。即ち、奇数層のメモリセルは安定な抵抗変化動作が行えるが、偶数層のメモリセルはこの構造では安定した抵抗変化動作が行えないという課題が判明した。前記問題に鑑み、本発明は、各層の特性が安定的となる様に同一方向に形成されたメモリセルで構成される多層のクロスポイント型抵抗変化不揮発性記憶装置であって、各層共に統一された電流制限方法によってメモリセルに対する低抵抗状態の安定的な抵抗値設定が可能な不揮発性記憶装置を提供することを目的とする。本発明では、抵抗変化素子を用いた不揮発性記憶装置について、抵抗変化素子と直列に接続された電流制御素子を有するメモリセルで構成される多層クロスポイント構造を用いると共に、ローカルビット線とグローバルビット線を有する階層ビット線構造を採用し、かつ、階層ビット線構造を実現するためのビット線選択スイッチ素子に起因するレイアウト面積の増加を抑制する構成に加え、低抵抗化書き込み時の安定的な抵抗値設定が可能な双方向電流制限回路を構成する多層構造のクロスポイント型抵抗変化不揮発性記憶装置を提供する。すなわち、本発明は、クロスポイント型抵抗変化不揮発性記憶装置であって、基板と、前記基板の上に形成されており、極性の異なる電圧が印加されることで低抵抗状態および高抵抗状態の少なくとも2つの状態を可逆的に変化する抵抗変化素子と前記抵抗変化素子に直列に接続された非線形の電流電圧特性を有する双方向の電流制御素子とを有するメモリセルが複数配置されたメモリセルアレイとを備え、前記各メモリセルは、X方向に延び、複数の層に形成された複数のビット線と、Y方向に延び、前記ビット線間の各層に形成された複数のワード線との交点位置のそれぞれに、当該ビット線と当該ワード線とに挟まれて形成されており、当該ビット線から見て上方のワード線との交点位置に形成されるメモリセルを奇数層のメモリセルとし、当該ビット線から見て下方のワード線との交点位置に形成されるメモリセルを偶数層のメモリセルとし、層が重なる方向であるZ方向に並んだ複数のビット線群毎に構成され、前記Y方向に並んで配置された複数のXZ面のそれぞれを垂直アレイ面とした場合に、前記各垂直アレイ面は、前記各垂直アレイ面を垂直に貫通する複数のワード線を共通に有し、前記各垂直アレイ面において、全ての偶数層のビット線はZ方向に繋がれた第1のビアと共通に接続され、かつ、全ての奇数層のビット線はZ方向に繋がれた第2のビアと共通に接続され、前記メモリセルに含まれる前記抵抗変化素子は、第1電極と第2電極とそれらに挟まれた抵抗変化層がZ方向に順に配置され、前記第1電極から前記第2電極方向にみた構造と、前記第2電極から前記第1電極方向にみた構造は異なる非対称性を有し、前記第1電極を基準に前記第2電極に所定電圧以上の電圧が印加されたとき前記高抵抗状態に変化し、前記第2電極を基準に前記第1電極に所定電圧以上の電圧が印加されたとき前記低抵抗状態に変化する特性を有し、前記偶数層のメモリセルを構成する抵抗変化素子と、前記奇数層のメモリセルを構成する抵抗変化素子とは、Z方向に対し同じ向きで配置され、前記クロスポイント型抵抗変化不揮発性記憶装置はさらに、前記複数の垂直アレイ面毎に設けられたグローバルビット線と、前記垂直アレイ面毎に設けられ、前記第1のビアと一端が接続された複数の第1のビット線選択スイッチ素子と、前記垂直アレイ面毎に設けられ、前記第2のビアと一端が接続された複数の第2のビット線選択スイッチ素子と、前記垂直アレイ面毎に設けられ、当該垂直アレイ面に対応する前記第1のビット線選択スイッチ素子の他端および当該垂直アレイ面に対応する前記第2のビット線選択スイッチ素子の他端と当該垂直アレイ面に対応する前記グローバルビット線との間に設けられ、前記第1のビット線選択スイッチ素子および前記第2のビット線選択スイッチ素子と前記グローバルビット線との間に流れる双方向の電流のそれぞれを制限する双方向電流制限回路と、前記電流制限制御回路を制御する電流制限制御回路と、前記複数のグローバルビット線に、前記メモリセルを選択し、書き込み及び読み出しのための信号を供給するグローバルビット線デコーダ/ドライバと、前記複数のワード線に、前記メモリセルを選択し、書き込み及び読み出しのための信号を供給するワード線デコーダ/ドライバと、前記グローバルビット線デコーダ/ドライバと前記ワード線デコーダ/ドライバとで選択されたメモリセルにデータを書き込む書き込み回路と、前記グローバルビット線デコーダ/ドライバと前記ワード線デコーダ/ドライバとで選択されたメモリセルからデータを読み出す読み出し回路と、前記グローバルビット線デコーダ/ドライバ、前記ワード線デコーダ/ドライバ、前記書き込み回路および前記読み出し回路を制御する制御回路とを備え、前記双方向電流制限回路は、並列に接続された、NMOSトランジスタで構成されるN型電流制限素子とPMOSトランジスタで構成されるP型電流制限素子とで構成され、前記電流制限制御回路は、選択された前記メモリセルを低抵抗化するとき、前記N型電流制限素子と前記P型電流制限素子のうち、前記メモリセルに流れる電流量がより制限可能な一方の電流制限素子を活性化する。本発明によると、メモリセルが、X方向に延び複数の層に形成されたビット線と、Y方向に延びビット線間の各層に形成されたワード線との交点位置に、形成されている。そして、Z方向に揃ったビット線群毎に、ワード線が共通の複数の垂直アレイ面が、Y方向に並んで配置されている。すなわち、いわゆる多層クロスポイント構造が実現されている。そして、各垂直アレイ面において、偶数層のビット線および奇数層のビット線がそれぞれ共通に接続されており、共通に接続された偶数層のビット線は、第1のビット線選択スイッチ素子によって、グローバルビット線との電気的な接続/非接続を切替制御される一方、共通に接続された奇数層のビット線は、第2のビット線選択スイッチ素子によって、グローバルビット線との電気的な接続/非接続を切替制御される。更に、第1のビット線選択スイッチ素子および第2のビット線選択スイッチ素子と、グローバルビット線との間に、何れの電流方向に対しても所定の電流量を制限することが可能な双方向電流制限回路を構成する。すなわち、各垂直アレイ面において、2個のビット線選択スイッチ素子によって、階層ビット線方式を実現している。これにより、レイアウト面積の増大を極力招くことなく、アレイサイズを小さくすることができるので、非選択メモリセルの漏れ電流を十分に低減することができ、更に、第1および第2のビット線選択スイッチ素子とシリーズに双方向電流制限回路を接続構成することで、各層のメモリセル内の抵抗変化素子を全て同一方向に作成出来、各メモリセルの低抵抗化書き込みによる抵抗値を制御設定することができるので、層によらず安定的な抵抗変化特性を実現することができる。本発明に係る多層メモリ構造のクロスポイント型抵抗変化不揮発性記憶装置は、同一構造のメモリセルを単純に積層する構造を前提にした構成双方向電流制限回路を備えるため、製造が容易となる。さらにその書き込み動作において、何れの層のメモリセルをアクセスした場合も、低抵抗状態への書き込みは所定電流量で電流制限した書き込みを、また高抵抗化状態への書き込みはそれ以上の電流で駆動することができるので、各層共に安定な書き込み動作を実現することができる。以下本発明の実施の形態について、図面を参照しながら詳細に説明する。本発明においては、抵抗変化素子に印加するパルス電圧の印加方向と抵抗変化極性、すなわち抵抗変化素子に印加するパルス電圧の印加方向と高抵抗化状態または低抵抗化状態への変化の関係が明確であることが前提になっている。これは抵抗変化素子の電極材料や抵抗変化層の構造により実現可能である。国際公開第2009/141857号特許文献5では、遷移金属酸化物を、標準電極電位の異なる材料の電極で挟んだ構造の抵抗変化素子とトランジスタとを接続した1T1R型抵抗変化メモリにおいて、標準電極電位の高い方の電極を基準に標準電極電位の低い方の電極に所定の電圧を印加し、電流制限することで所定の低抵抗状態が設定でき、一方、標準電極電位の低い方の電極を基準に標準電極電位の高い方の電極に所定の電圧を印加することで高抵抗状態に制御できることが開示されている。発明者らによる先の特許出願国際公開第2010/021134号特許文献6では、遷移金属酸化物と、それより酸素不足度が小さい同じく遷移金属酸化物とを積層し、それらの積層構造を電極で挟んだ構成の抵抗変化素子とトランジスタとを接続した1T1R型抵抗変化メモリにおいて、酸素不足度が小さい方の遷移金属酸化物と接する電極を基準に酸素不足度の大きい方の遷移金属酸化物と接する電極に所定の電圧を印加し、電流制限することで所定の低抵抗状態が設定でき、一方、酸素不足度の大きい方の遷移金属酸化物と接する電極を基準に酸素不足度が小さい方の遷移金属酸化物と接する電極に所定の電圧を印加することで高抵抗状態に制御できることが開示されている。この様に、電極の標準電極電位や抵抗変化層の酸素不足度の大小もしくはその組み合わせで抵抗変化極性が制御できるがこれらの基礎データの詳細はこれらの特許文献に記載されているので、詳細は省略する。実施の形態1本発明の回路構成の説明図10は本発明の実施の形態に係る多層構造のメモリセルアレイのクロスポイント型抵抗変化不揮発性記憶装置を構成するメモリセル51の断面構造を示す図である。メモリセル51は、窒化タンタルTaNで構成される第1電極23、窒素不足型窒化シリコンで構成される電流制御層22、TaNで構成される第2電極21、酸素不足型タンタル酸化物TaOxで構成される第1の抵抗変化層13、第1の抵抗変化層13を酸素プラズマ雰囲気中で酸化して形成された、TaOxより酸素不足度が小さいTaOyx<yで構成される第2の抵抗変化層12、白金Ptで構成される第3電極11を順に積層した構造で構成される。メモリセル51の下層には、アルミニウムAlで構成される下部配線71が配置され、この下部配線71とメモリセル51の第1電極23とは第1ビア28で接続されている。一方、メモリセル51の上層には、アルミニウムAlで構成される上部配線70が配置され、この上部配線70とメモリセル51の第3電極11とは第3ビア26で接続されている。また、下部配線71と上部配線70とは、お互いに直交するように配置されている。この構造では、第1電極23と電流制御層22と第2電極21で電流制御素子29を構成し、第2電極21と第1の抵抗変化層13と第2の抵抗変化層12と第3電極11で抵抗変化素子10を構成している。つまり、メモリセル51は、極性の異なる電圧が印加されることで低抵抗状態および高抵抗状態の少なくとも2つの状態を可逆的に変化する抵抗変化素子10と、その抵抗変化素子10に直列に接続された電流制御素子29とを有する。ここで第2電極21は、電流制御素子29の電極と、抵抗変化素子10の電極とを兼用している。またこのメモリセル構造では従来技術で説明したように、第2の抵抗変化層12は、第1の抵抗変化層13の構成材料であるタンタルおよび抵抗変化素子10の下部電極に相当する第2電極21の構成材料であるTaNのいずれの標準電極電位よりも高い標準電極電位をもつ材料ここでは白金Ptで構成される第3電極と接し、第1の抵抗変化層13より酸素不足度が小さいTaOyで構成される第2の抵抗変化層12で生じる。上部配線70の電圧を下部配線71の電圧より、所定電圧以上高く印加した場合、抵抗変化素子10は高抵抗化方向に変化し、逆に下部配線71の電圧を上部配線70の電圧より、所定電圧以上高く印加した場合、抵抗変化素子10は低抵抗化方向に変化する。つまり、抵抗変化素子10は、第2電極と第3電極とそれらに挟まれた第1の抵抗変化層13と第2の抵抗変化層12がZ方向後述する積層方向に順に配置され、第2電極から第3電極方向にみた構造と、第3電極から第2電極方向にみた構造は非対称性を有し、第2電極を基準に第3電極に所定電圧以上の電圧が印加されたとき高抵抗状態に変化し、第3電極を基準に第2電極に所定電圧以上の電圧が印加されたとき低抵抗状態に変化する特性を有する。また以降、本実施の形態では、下部配線71がビット線またはワード線に該当し、それと直交関係にある上部配線70がワード線またはビット線に該当している。図10のメモリセル51を積層したメモリセルアレイの構成は、図9に示す様に、メモリセル51が各層とも同一の向きに形成されている。図9の特徴は、何れの層においてもメモリセルアレイ層を構成する抵抗変化素子10は、第1の抵抗変化層13と第2の抵抗変化層12がZ方向に対し同じ順番で積層される点にある。図11は、本実施の形態におけるクロスポイント型抵抗変化不揮発性記憶装置の一部一つの垂直アレイ面であって、図9と同じ形態でメモリセルが積層された多層クロスポイントメモリセルアレイをワード線方向から見たメモリセルアレイの断面構造と、その下層部に配置される回路構成を示す構成概要図を示している。アルミニウム等の配線材料で構成され、この紙面に水平方向X方向に延びるよう配置される第1層ビット線53aと、アルミニウム等の配線材料で構成されこの紙面に垂直方向Y方向:図示せずに延びるよう配置される第1層ワード線52aの交点に、メモリセル51が配置され、第1層ビット線53a上にX方向に沿ってnビット配列し、第1層メモリセル51aを形成している。そして、第1層メモリセル51aの上層Z方向に、今度は第1層ワード線52aを下にして、アルミニウム等の配線材料で構成され、この紙面のX方向に延びるよう配置される第2層ビット線53bとの交点に、メモリセル51が配置され、やはり第2層ビット線53b上にX方向に沿ってnビット配列し、第2層メモリセル51bを形成している。なお、Z方向とは、層が重なる方向である。以下同様にワード線またはビット線を共用する形で、第2層ビット線53bと第2層ワード線52bとの交点に第3層メモリセル51cを、第2層ワード線52bと第3層ビット線53cとの交点に第4層メモリセル51dを、第3層ビット線53cと第3層ワード線52cとの交点に第5層メモリセル51eを、第3層ワード線52cと第4層ビット線53dとの交点に第6層メモリセル51fを、第4層ビット線53dと第4層ワード線52dとの交点に第7層メモリセル51gを、第4層ワード線52dと第5層ビット線53eとの交点に第8層メモリセル51hを構成し、メモリセル51を8層積み重ねた3次元メモリセルアレイを形成している。このように、各メモリセル51は、X方向に延び、複数の層に形成された複数のビット線53a~eと、Y方向に延び、ビット線間の各層に形成された複数のワード線52a~dとの交点位置のそれぞれに、当該ビット線と当該ワード線とに挟まれて形成されている。ここで、当該ビット線から見て上方のワード線との交点位置に形成されるメモリセルを奇数層第1層、第3層、第5層、第7層のメモリセルと呼び、当該ビット線から見て下方のワード線との交点位置に形成されるメモリセルを偶数層第2層、第4層、第6層、第8層のメモリセルと呼ぶ。そして、第1層ビット線53a、第3層ビット線53c、第5層ビット線53eは、第2のビアの一例である奇数層ビット線ビア55で共通接続され、第2層ビット線53b、第4層ビット線53dは、第1のビアの一例である偶数層ビット線ビア54で共通接続されている。このように、Z方向で隣り合う層のメモリセル群はビット線またはワード線の何れかを共有する構造の為、最少の配線層数で多層クロスポイントメモリを構成することができ、低コスト化が可能になる。本発明では、第1層メモリセル51aから第8層メモリセル51hまで何れの層においてもメモリセル51の内、抵抗変化素子10はZ方向に対し同一の構造および製造条件で形成できること例えば、何れの層においてもより下層側に第2電極21、その上に第1の抵抗変化層13、その上に第2の抵抗変化層12、その上に第3電極11を形成できることが特徴で、メモリセルが奇数層にあるか、偶数層にあるかに依らず同じ構造のメモリセルを製造することができる。つまり、偶数層のメモリセルを構成する抵抗変化素子10と、奇数層のメモリセルを構成する抵抗変化素子10とは、Z方向に対し同じ向きで配置される。偶数層ビット線ビア54は、NMOSトランジスタで構成された第1のビット線選択スイッチ素子の一例である偶数層ビット線選択スイッチ素子57のドレインまたはソースの一方に接続され、一方、奇数層ビット線ビア55は、NMOSトランジスタで構成された第2のビット線選択スイッチ素子の一例である奇数層ビット線選択スイッチ素子58のドレインまたはソースの一方に接続される。偶数層ビット線選択スイッチ素子57のドレインまたはソースの他方および、奇数層ビット線選択スイッチ素子58のドレインまたはソースの他方は共通接点GBLIに共通接続される。また偶数層ビット線選択スイッチ素子57のゲートは偶数層ビット線選択信号線に接続され、奇数層ビット線選択スイッチ素子58のゲートは奇数層ビット線選択信号線に接続されている。また、共通接点GBLIは、NMOSトランジスタで構成されたN型電流制限素子90のドレインまたはソースの一方に接続され、さらに共通接点GBLIは、PMOSトランジスタで構成されたP型電流制限素子91のドレインまたはソースの一方に接続されている。N型電流制限素子90のドレインまたはソースの他方は、グローバルビット線GBLに接続され、P型電流制限素子91のドレインまたはソースの他方も同様にグローバルビット線GBLに接続されている。つまり、N型電流制限素子90とP型電流制限素子91とは、並列に接続され、偶数層ビット線選択スイッチ素子57および奇数層ビット線選択スイッチ素子58とグローバルビット線GBLとの間に流れる双方向の電流のそれぞれを制限する双方向電流制限回路920を構成している。N型電流制限素子90のゲートにはノードCMNに接続される信号線が接続され、P型電流制限素子91にはノードCMPに接続される信号線が接続されている。またP型電流制限素子91はトランジスタのチャネル幅がWpcで設計されており、N型電流制限素子90はトランジスタのチャネル幅がWncで設計されている。ノードCMP、ノードCMNから各ゲートに印加される信号の電圧値や制御法および、チャネル幅Wpc、Wncの設計方法については後ほど詳細に説明するが、N型電流制限素子90とP型電流制限素子91で双方向電流制限素子を構成している。なお、図11に示すビット線53が並ぶ方向にスライスした構成のグループを垂直アレイ面と呼ぶ。つまり、層が重なる方向であるZ方向に並んだ複数のビット線群毎に構成され、垂直に貫通するワード線を共通に有し、Y方向に並んで配置された複数のXZ面のそれぞれを垂直アレイ面と呼ぶ。前記垂直アレイ面を面が合わさる様に4枚並べた場合の構成図を図12に示す。図12において、ビット線が延びる方向をX方向、ワード線が延びる方向をY方向、ビット線やワード線の層が重なる方向をZ方向としている。図12において、ビット線BL53はX方向に延び、複数の層図12では5層に形成されており、ワード線WL52はY方向に延び、ビット線の間の各層図12では4層に形成されている。そして、メモリセルアレイ100において、ビット線53とワード線52との交点位置に、各メモリセルMC51が当該ビット線53と当該ワード線52とに挟まれて形成されている。なお、図の簡略化のために、メモリセル51の一部およびワード線の一部については図示を省略している。そして、Z方向に揃った各層のビット線BL群毎に、ワード線WLとの間に形成されたメモリセル51によって、垂直アレイ面0~3がそれぞれ構成されている。各垂直アレイ面0~3において、ワード線WLは共通である。図12の例では、各垂直アレイ面0~3において、メモリセル51がX方向に32個図11においてn=32、Z方向に8個、配置されている。またメモリセルアレイ100は、Y方向に並ぶ4個の垂直アレイ面0~3によって構成されている。ただし、垂直アレイ面におけるメモリセルの個数や、Y方向に並ぶ垂直アレイ面の個数は、これに限定されるものではない。そして、各垂直アレイ面0~3において、偶数層のビット線BLが図11における偶数層ビット線ビア54により共通に接続されておりBL_e0~BL_e3、また、奇数層のビット線BLが図11における奇数層ビット線ビア55により共通に接続されているBL_o0~BL_o3。さらに、各垂直アレイ面0~3に対応して設けられたグローバルビット線GBL000~GBL003がY方向に延びて形成されている。また、各垂直アレイ面0~3毎に、奇数層ビット線選択スイッチ素子61~64および偶数層ビット線選択スイッチ素子65~68がそれぞれ設けられている。図12では、奇数層ビット線選択スイッチ素子61~64および偶数層ビット線選択スイッチ素子65~68は、NMOSトランジスタによって構成されているものとしている。加えて、NMOSトランジスタによって構成されるN型電流制限素子90、92、94、96とPMOSトランジスタによって構成されるP型電流制限素子91、93、95、97が関係する奇数層ビット線選択スイッチ素子61~64および偶数層ビット線選択スイッチ素子65~68の各々と、関係する各グローバルビット線GBL000~GBL003とは、奇数層ビット線選択スイッチ素子61~64および偶数層ビット線選択スイッチ素子65~68の他方のドレイン又はソースの拡散層端子で接続されている。N型電流制限素子90、92、94、96のゲート端子は制御電圧用ノードCMNに共通接続され、P型電流制限素子91、93、95、97のゲート端子は制御電圧用ノードCMPが共通接続される。また、ノードCMNとノードCMPの電圧は制限したい電流量に応じて任意に設定することができる。奇数層ビット線選択スイッチ素子61~64は、それぞれ関係するN型電流制限素子90、92、94、96及びP型電流制限素子91、93、95、97を介して、当該垂直アレイ面に係るグローバルビット線GBL000~GBL003と、当該垂直アレイ面においてそれぞれ共通に接続された奇数層のビット線BL_o0~BL_o3との電気的な接続または非接続を、奇数層ビット線選択信号BLs_o0に従って切換制御する。一方、偶数層ビット線選択スイッチ素子65~68は、それぞれ関係するN型電流制限素子90、92、94、96及びP型電流制限素子91、93、95、97を介して、当該垂直アレイ面に係るグローバルビット線GBL000~GBL003と、当該垂直アレイ面においてそれぞれ共通に接続された偶数層のビット線BL_e0~BL_e3との電気的な接続または非接続を、偶数層ビット線選択信号BLs_e0に従って切換制御する。この構成では、何れのメモリセル層においても抵抗変化素子10のZ方向の構造は、同じ構造で形成したメモリセル51で各垂直アレイ面0~3は形成できる。そして、図11において、偶数層のビット線53b及び53d、および奇数層のビット線53a、53c、及び53eをそれぞれ独立したビア偶数層BLビア54及び奇数層BLビア55で共通に接続し、さらにはそれらのビアとグローバルビット線GBLを、偶数層または奇数層の切替えスイッチ57及び58と双方向電流制限回路920を介して接続することにより、階層ビット線方式による多層クロスポイント構造を実現している。図13は図12のメモリセルアレイ100とその周辺回路を示す回路図である。図13において、グローバルビット線デコーダ/ドライバ回路98は、メモリセル51を選択するための信号を各グローバルビット線GBL000~GBL003に供給する回路であり、グローバルビット線GBL000~GBL003を選択的に駆動制御する。電流制限制御回路99は、双方向電流制限回路920を制御する回路であり、選択されたメモリセルを低抵抗化するとき、N型電流制限素子90、92、94、96とP型電流制限素子91、93、95、97のうち、選択されたメモリセルに流れる電流量がより制限可能な一方の電流制限素子を活性化する回路である。つまり、この電流制限制御回路99は、一対となっているN型電流制限素子90、92、94、96およびP型電流制限素子91、93、95、97の一方をON状態にするとともに他方をオフ状態にする制御回路であり、ノードCMN及びノードCMPに対する出力電圧VCMN及びVCMPをそれぞれ各種動作モード例えば高抵抗状態または低抵抗状態への書き込みや読み出しモードや選択するメモリセル層偶数層または奇数層によって制御する。具体的には、電流制限制御回路99は、選択メモリセルを高抵抗状態から低抵抗状態に抵抗値を変化させる場合は書き込みパルスに対して電流量を制限する為の電圧VCMNとVCMPを発生する。選択メモリセルを低抵抗状態から高抵抗状態に抵抗値を変化させる場合は書き込みパルスに対して電流量を制限しないような十分高い電圧のVCMNまたはVCMPを発生し、読み出しモードの場合も読み出しパルスに対して電流量を制限しないような十分高い電圧のVCMNとVCMPを発生する。選択メモリセルに対する各種電圧設定については、後で詳細説明を記載する。サブビット線選択回路73は、奇数層ビット線選択スイッチ素子61~64および偶数層ビット線選択スイッチ素子65~68を制御する回路であり、アドレス信号A0~Axに応じて、偶数層ビット線選択信号BLs_e0および奇数層ビット線選択信号BLs_o0を出力する。ワード線デコーダ/ドライバ回路74は、メモリセル51を選択するための信号を各ワード線WL00000~WL00331に供給する回路であり、各ワード線WL00000~WL00331を選択的に駆動制御する。図14は、本実施の形態におけるクロスポイント型抵抗変化不揮発性記憶装置の主要部を示す回路図である。図14に示すように、実際のクロスポイント型抵抗変化不揮発性記憶装置では、図12に示すメモリセルアレイ100各垂直アレイ面に相当が複数個配置されることによって、メモリセルアレイ200が構成される。図14の例では、メモリセルアレイ100がn1×16個配置されている。ワード線デコーダ/ドライバ回路74は、各ワード線WL00000~WL15331を選択的に駆動制御する。グローバルビット線デコーダ/ドライバ回路98は、各グローバルビット線GBL000~GBL153を選択的に駆動制御する。電流制限制御回路99は、動作モードに応じて双方向電流制限回路920を制御する電圧VCMNnとVCMPnnは0~15を個別に発生する。サブビット線選択回路73は、アドレス信号A0~Axに応じて、メモリセルアレイ200の内、任意の選択垂直アレイ面に属する奇数層ビット線選択スイッチ素子図12では奇数層ビット線選択スイッチ素子61~64または偶数層ビット線選択スイッチ素子図12では偶数層ビット線選択スイッチ素子65~68の何れかを導通させる為、各メモリセルアレイ100に対する偶数層ビット線選択信号BLs_e0~BLs_enおよび奇数層ビット線選択信号BLs_o0~BLs_onを制御する。図15は、本実施の形態におけるクロスポイント型抵抗変化不揮発性記憶装置400の全体構成を示す回路図である。図15において、主要部300が図14に示す構成に相当している。図15において、アドレス入力回路110は、高抵抗化書き込みサイクル、低抵抗化書き込みサイクルまたは読み出しサイクルの間、外部からのアドレス信号を一時的にラッチし、ラッチしたアドレス信号をサブビット線選択回路73、グローバルビット線デコーダ/ドライバ回路98、ワード線デコーダ/ドライバ回路74、および電流制限制御回路99へ出力する。制御回路109は、複数の入力信号を受けて、高抵抗化書き込みサイクル、低抵抗化書き込みサイクル、読み出しサイクル、およびスタンバイ時の状態を表す信号を、サブビット線選択回路73、グローバルビット線デコーダ/ドライバ回路98、ワード線デコーダ/ドライバ回路74、電流制限制御回路99、書き込み回路105、読み出し回路106、およびデータ入出力回路107へそれぞれに相応した信号として出力する。また制御回路109は、高抵抗化書き込みサイクル、低抵抗化書き込みサイクル、および読み出しサイクル時の高抵抗化書き込み、低抵抗化書き込み、または読み出しパルス発生トリガー信号を書き込みパルス発生回路108へ出力する。書き込みパルス発生回路108は、高抵抗化書き込みサイクル、低抵抗化書き込みサイクル、および読み出しサイクル内の各高抵抗化書き込み、低抵抗化書き込み、または読み出し時間において、パルスを任意の期間tp_E、tp_P、tp_R発生し、グローバルビット線デコーダ/ドライバ回路98およびワード線デコーダ/ドライバ回路74へ出力する。データ入出力回路107は外部とのデータをやり取りするブロックで、書き込み時はデータDQをラッチして、次のデータが来るまでの間、書き込み回路105に書き込みデータを出力し、読み出し時は、読み出し回路106からの読み出しデータをラッチして、次の出力データが来るまでの間、読み出しデータを外部端子DQへ出力する。書き込み回路105は、グローバルビット線デコーダ/ドライバ回路98とワード線デコーダ/ドライバ回路74とで選択されたメモリセルにデータを書き込む回路であり、データ入出力回路107からのデータ信号を受けて、グローバルビット線デコーダ/ドライバ回路98、ワード線デコーダ/ドライバ回路74、電流制限制御回路99へ書き込み信号を出力する。読み出し回路106は、グローバルビット線デコーダ/ドライバ回路98とワード線デコーダ/ドライバ回路74とで選択されたメモリセルからデータを読み出す回路であり、サブビット線選択回路73およびグローバルビット線デコーダ/ドライバ回路98で選択されたメモリセルの記憶データ状態を検知し、その結果をデータ信号としてデータ入出力回路107へ出力する。なお、各回路を構成するトランジスタの閾値については、メモリセルアレイ200の周辺回路、つまり、サブビット線選択回路73、グローバルビット線デコーダ/ドライバ回路98、ワード線デコーダ/ドライバ回路74、電流制限制御回路99、書き込み回路105、読み出し回路106、データ入出力回路107、書き込みパルス発生回路108、制御回路109およびアドレス入力回路110は、正の第1の閾値電圧を有するNMOSトランジスタおよび負の第2の閾値電圧を有するPMOSトランジスタの少なくとも一方のトランジスタで構成されているが、双方向電流制限回路920を構成するN型電流制限素子90、92、94、96を構成するNMOSトランジスタの閾値電圧は、上記第1の閾値電圧より低い第3の閾値電圧例えば、100mVに設定され、P型電流制限素子91、93、95、97を構成するPMOSトランジスタの閾値電圧は、上記第2の閾値電圧よりその絶対値が低い第4の閾値電圧例えば、-100mVに設定されている。また、奇数層ビット線選択スイッチ素子および偶数層ビット線選択スイッチ素子も、上記第3の閾値電圧を有するNMOSトランジスタで構成されている。動作電圧設定の説明次に、以上のような構成のクロスポイント型抵抗変化不揮発性記憶装置400について、その動作を説明する。本発明は図11に示すクロスポイントメモリの構造において、図10に示すメモリセル51を構成する抵抗変化素子10の各抵抗変化層や電極層を、メモリセル層に依らず常に同じ順番で積層して製造できることが一つの特徴である。一方ビット線とワード線はメモリセル51の配置層に応じて、メモリセル51の下層側接続と上層側接続が交互に入れ替わる。メモリセル51は、第2の抵抗変化層12と接する側の電極11を、電極21を基準にして所定電圧より高い電圧にすることで、高抵抗状態に変化し、電極11を、電極21を基準にして所定電圧より低電圧にすることで、低抵抗状態に変化する双方向型の書き込みの特性を有している。従って奇数層のメモリセルを選択する場合と偶数層のメモリセルを選択する場合とで、ビット線とワード線はその動作が逆になる。選択するビット線の層に応じて奇数層ビット線選択スイッチ素子58と偶数層ビット線選択スイッチ素子57の何れかを選択的に導通制御するとともに、何れの層のメモリセルが選択された場合でも、低抵抗状態への書き込みは所定の値で電流制限がなされ、一方、高抵抗状態への書き込みは電流制限無しに、低抵抗化書き込み時とは逆向きで低抵抗化書き込み時より大きな電流で駆動されることで安定的に抵抗変化が行えることがもう一つの特徴である。その為、選択されるメモリセル層に関し低抵抗状態または高抵抗状態の書き込みと、グローバルビット線とワード線の電流方向との全ての組合せは、A第4n1層n:自然数のメモリセルM1を低抵抗状態に書き込む動作B第4n1層n:自然数のメモリセルM1を高抵抗状態に書き込む動作C第4n2層n:自然数のメモリセルM2を低抵抗状態に書き込む動作D第4n2層n:自然数のメモリセルM2を高抵抗状態に書き込む動作E第4n3層n:自然数のメモリセルM3を低抵抗状態に書き込む動作F第4n3層n:自然数のメモリセルM3を高抵抗状態に書き込む動作G第4n4層n:自然数のメモリセルM4を低抵抗状態に書き込む動作H第4n4層n:自然数のメモリセルM4を高抵抗状態に書き込む動作の8通りの動作を想定する必要がある。なお、メモリセルM1~M4は図11に示す各層のメモリセルを示し、メモリセルM4より上層のメモリセルの動作は、選択ワード線が異なること以外は、メモリセルM1~M4と同じである。また、双方向電流制限回路920は、選択されるメモリセル層に応じた電流制限動作を行うが、その場合、同じ回路構成でも、1トランジスタのソースフォロワ特性を利用する方法以下、ソースフォロワ方式と呼ぶ、2トランジスタの飽和領域特性を利用する方法以下、飽和電流制限方式と呼ぶ、の2通りのいずれかによって電流制限動作を行うことができる。その各々についての概要を図16aおよびbの構成例と図17aおよびbの特性図を用いて以下に説明する。図16aおよびbはメモリセル51と電流制限用のNMOSトランジスタ190の直列接続の例を示し、図16aはソースフォロワ方式を利用した場合の接続および印加電圧の関係一例を示し、図16bは飽和電流制限方式を利用した場合の接続および印加電圧の関係一例を示す。何れの場合も、低抵抗状態の抵抗値を設定する為に、メモリセル51に流す電流量を所定値に制御する方法である。図16aでは、ソースフォロワ方式を利用するので、電圧VPLRのNodeBにNMOSトランジスタ190のドレイン端子を接続し、メモリセル51の、NMOSトランジスタ190のソースと接続しない他方の端子に低電圧例えば0VのNodeAを接続する。また、NMOSトランジスタ190のゲート端子に接続されるノードCMNには電圧VSOが印加される。本接続の場合の特性動作点図を図17aに示す。図17aにおいて、実線MHは高抵抗状態のメモリセル51の電圧電流特性を、実線MLは低抵抗状態のメモリセル51の電圧電流特性を、破線TはNMOSトランジスタ190のゲート端子に電圧VSOを印加した場合のNMOSトランジスタ190の負荷特性を表す。NMOSトランジスタ190はソースフォロワで動作するので、そのゲート電圧値に応じて特性線Tが電圧軸上を左右にシフトする。メモリセル51が高抵抗状態から低抵抗状態に遷移する場合、最初、高抵抗状態の電圧電流特性MHより、NMOSトランジスタ190との動作点は交点H図16aにおけるNodeMの電圧は点Hの電圧となっており、その後、低抵抗状態に変化した場合、メモリセル51は低抵抗状態に遷移するのでその電圧電流特性はMLとなり、NMOSトランジスタ190との動作点は交点LNodeMの電圧は点Lの電圧VLRに遷移する。メモリセル51の低抵抗状態の抵抗値はメモリセル51に掛かる電圧がVLRになる時の電流ILRで決まる。例えば、NMOSトランジスタ190のゲート電圧VSOを高くするとトランジスタ特性Tは高電圧側にシフトするので動作点Lは高電流側へ遷移してより低い抵抗値に設定され、ゲート電圧VSOを低くするとトランジスタ特性Tは低電圧側にシフトするので動作点Lは低電流側へ遷移してより高い抵抗値に設定される。図16bでは、飽和電流制限方式を利用するので、低電圧例えば0VのNodeAにNMOSトランジスタ190のソース端子を接続し、メモリセル51の、NMOSトランジスタ190のドレインと接続しない他方の端子に高電圧VPLRのNodeBを接続する。また、NMOSトランジスタ190のゲート端子に接続されるノードCMNには電圧VHOが印加される。本接続の場合の特性動作点図を図17bに示す。図17bにおいて、実線MHは高抵抗状態のメモリセル51の特性を、実線MLは低抵抗状態のメモリセル51の特性を、破線Tはゲート端子に電圧VHOを印加した場合のNMOSトランジスタ190の特性を表す。NMOSトランジスタ190は飽和特性で動作するので、そのゲート電圧値に応じて特性線Tの飽和領域特性線が電流軸上を上下にシフトする。メモリセル51が高抵抗状態から低抵抗状態に遷移する場合、最初、高抵抗状態の電圧電流特性MHより、NMOSトランジスタ190との動作点は交点HNodeMの電圧はVPLRから点Hの電圧を差し引いた値となっており、その後、低抵抗状態に変化した場合、メモリセル51は低抵抗状態に遷移するのでその電圧電流特性はMLとなり、NMOSトランジスタ190との動作点は飽和領域の交点LNodeMの電圧はVPLR-VLRに遷移する。メモリセル51の低抵抗状態の抵抗値はメモリセル51に掛かる電圧がVLRになる時の電流ILRで決まる。例えば、NMOSトランジスタ190のゲート電圧VHOを高くするとトランジスタ特性Tの飽和領域特性線が高電流側にシフトするので動作点Lは高電流側へ遷移してより低い抵抗値に設定され、ゲート電圧VHOを低くするとトランジスタ特性Tの飽和領域特性線が低電流側にシフトするので動作点Lは低電流側へ遷移してより高い抵抗値に設定される。以上の様に、メモリセル51の低抵抗状態の抵抗値は、2種類の電流制限方式によって制御することが可能である。上記の2つの電流制限方式を図11に示す多層クロスポイントメモリの構造に利用した場合の詳細な動作について順番に説明する。実施例1本実施例に係る多層構造のクロスポイント型抵抗変化不揮発性記憶装置への書き込み動作において、書き込み対象のメモリセル層に応じて、そのメモリセル層に属する選択メモリセルに低抵抗化書き込みを行ったとき、N型電流制限素子90またはP型電流制限素子91のうち基板バイアス効果がより大きく生じる一方の電流制限素子のみを活性化して低抵抗化書き込みを行い、低抵抗化書き込み時の電流制限としてソースフォロワ方式を用いた場合の動作について説明する。なお、飽和電流制限方式の詳細については、実施の形態2として詳述する。以下の表1は、ソースフォロワ方式において、各層のメモリセルM1~M4の各々の動作に対応して、図11に示す基本構成概要図の主要信号の設定電圧を示している。なお、表中のON:SFは電流制限素子はON状態で、かつソースフォロワ電流制限が働いている状態を意味する。また、ON及びOFFはそれぞれのビット線選択スイッチ素子及び電流制限素子がオン状態及びオフ状態であることを意味する。以下では、図11においてM1~M4で示す第1層~第4層メモリセル51a~51dに属するメモリセル51の書き込み例として図18A~図18Hを用いて各々説明する。A第4n1層n:自然数のメモリセルM1を低抵抗状態に書き込む動作図18Aは、図11の断面構成図において、第4n1層のメモリセルM1を低抵抗状態にする書き込み動作について説明するための、グローバルビット線56からワード線52aまでの素子接続構成を示す等価回路図である。図18Aにおいて、51は第4n1層に配置される選択メモリセルM1、58はNMOSトランジスタで構成される奇数層ビット線選択スイッチ素子、90はNMOSトランジスタで構成されるN型電流制限素子、91はPMOSトランジスタで構成されるP型電流制限素子に対応する。N型電流制限素子90とP型電流制限素子91はそれぞれのソース端子とドレイン端子同士が繋がった並列接続による双方向電流制限回路920を構成している。この動作では、グローバルビット線56→双方向電流制限回路920→奇数層ビット線選択スイッチ素子58→ビット線53a→選択メモリセル51→ワード線52aの向きに電流が流れるよう、グローバルビット線56にワード線52aを基準として低抵抗化に必要な電圧VLR以上の電圧VLR1が印加される。このとき、サブビット線選択回路73は、メモリセルM1への低抵抗状態の書き込みでは、奇数層ビット線選択スイッチ素子58のゲート端子に奇数層ビット線選択信号電圧Vppを印加してオンさせ、偶数層ビット線選択スイッチ素子57のゲート端子に偶数層ビット線選択信号電圧0Vを印加することで偶数層ビット線選択スイッチ素子57はオフさせる偶数層ビット線選択スイッチ素子57を破線で表示。ここで電圧Vppは、奇数層ビット線選択スイッチ素子58の閾値電圧よりも十分高く、電源電圧Vccと同じかまたはそれ以上に昇圧した電圧である。電流制限制御回路99は、この場合はP型電流制限素子91のゲート端子に接続されるノードCMPにVccまたはそれ以上の電圧Vpofを印加してP型電流制限素子91をオフしP型電流制限素子91を破線で表示、N型電流制限素子90のゲート端子に接続されるノードCMNにVCMNを印加してN型電流制限素子90をオンさせる。ワード線デコーダ/ドライバ回路74は選択メモリセル51に接続されたワード線52aに基準電圧ここでは0Vを印加し、グローバルビット線デコーダ/ドライバ回路98はグローバルビット線56に、選択メモリセル51の両端にかかる電圧が低抵抗化に必要な電圧VLR以上になるような電圧VLR1を印加し選択メモリセル51が低抵抗化する向きに電流を流す。このとき、電流制限制御回路99は、N型電流制限素子90のゲート端子に接続されるノードCMNに、N型電流制限素子90を流れる電流が所定の制限された電流値ILR1となるような電圧VCMNを印加する。これは、NMOSトランジスタで構成されるN型電流制限素子90のソースが奇数層ビット線選択スイッチ素子58との接点側になるため、選択メモリセル51の両端子間に印加される電圧が、N型電流制限素子90のゲート電圧VCMNから基板バイアス効果を含む閾値電圧Vt分降下した電圧VLRに制限され、N型電流制限素子90が所謂ソースフォロワ方式による定電流源として働くことができる特性を利用している。即ちN型電流制限素子90のゲート電圧VCMNを適正な値に設定することで、選択メモリセル51は、所定の電流値に制限された電流をビット線53aからワード線52aの方向に流すことができ、メモリセル51を所定の低抵抗値に設定することができる。つまり、以上の制御によって、第4n1層のメモリセルM1を低抵抗化するときに、ソースフォロワ方式による電流制限を働かせ、メモリセルM1を所望の抵抗値を有する低抵抗状態に遷移させることができる。B第4n1層n:自然数のメモリセルM1を高抵抗状態に書き込む動作図18Bは、図11の断面構成図において、第4n1層のメモリセルM1を高抵抗状態にする書き込み動作について説明するための、グローバルビット線56からワード線52aまでの素子接続構成を示す等価回路図である。その構成は図18Aと同じだが、ワード線52aがグローバルビット線56に対し高くなるような電圧を印加し、電流をワード線52aからビット線53aの向きに流す設定にする。このときも、メモリセルM1への高抵抗状態の書き込みは、奇数層ビット線選択スイッチ素子58のゲート端子に奇数層ビット線選択信号電圧Vppを印加してオンさせる。また、偶数層ビット線選択スイッチ素子57のゲート端子には、偶数層ビット線選択信号電圧0Vを印加することで偶数層ビット線選択スイッチ素子57はオフさせる偶数層ビット線選択スイッチ素子57を破線で表示。電流制限制御回路99は、この場合もP型電流制限素子91のゲート端子に接続されるノードCMPにVccまたはそれ以上の電圧Vpofを印加してP型電流制限素子91をオフしP型電流制限素子91を破線で表示、N型電流制限素子90のゲート端子に接続されるノードCMNにVCMNを印加してN型電流制限素子90をオンさせる。グローバルビット線デコーダ/ドライバ回路98はグローバルビット線56に基準電圧ここでは0Vを印加し、ワード線デコーダ/ドライバ回路74はワード線52aに、選択メモリセル51の両端にかかる電圧が選択メモリセル51を高抵抗化させるのに必要な電圧VHR以上となるような電圧VHR1を印加し、選択メモリセル51が高抵抗化する向きに電流を流す。このとき、電流制限制御回路99は、N型電流制限素子90のゲート端子に接続されるノードCMNには、低抵抗化状態への書き込みのときと同じ電圧VCMNを印加し、N型電流制限素子90をオン状態にする。このとき、NMOSトランジスタで構成されるN型電流制限素子90のソースは、0Vに設定のグローバルビット線56との接点側になる。その為、N型電流制限素子90の基板バイアス効果が小さく、またそのゲート電圧VCMNはNMOSトランジスタの閾値電圧Vtより十分高い電圧であるので、低抵抗化時の制限電流値ILR1よりも大きな高抵抗化電流IHR1なる電流能力を有するビット線選択スイッチ素子として働くことができる電流制限は機能していない。即ち、N型電流制限素子90のゲート電圧VCMNは低抵抗化の時と同じ値に設定しておき、選択メモリセル51を高抵抗化させるのに必要な電圧が選択ワード線52aから印加されるように設定するだけで、低抵抗化状態への書き込みより大きな電流を流すことができ、選択メモリセル51に対し確実に高抵抗化書き込みを行う事ができる。つまり、以上の制御によって、第4n1層のメモリセルM1を高抵抗化させるときに、低抵抗化時よりも大きな電流をメモリセルM1に流すことができ、メモリセルM1を確実に高抵抗状態に遷移させることができる。C第4n2層n:自然数のメモリセルM2を低抵抗状態に書き込む動作図18Cは、図11の断面構成図において、第4n2層のメモリセルM2を低抵抗状態にする書き込み動作について説明するための、グローバルビット線56からワード線52aまでの素子接続構成を示す等価回路図である。図18Cにおいて、51は第4n2層に配置される選択メモリセルM2M1は破線の四角で表示、57はNMOSトランジスタで構成される偶数層ビット線選択スイッチ素子、90はNMOSトランジスタで構成されるN型電流制限素子、91はPMOSトランジスタで構成されるP型電流制限素子に対応する。N型電流制限素子90とP型電流制限素子91はそれぞれのソース端子とドレイン端子同士が繋がった並列接続による双方向電流制限回路920を構成している。この動作では、ワード線52a→選択メモリセル51→ビット線53b→偶数層ビット線選択スイッチ素子57→双方向電流制限回路920→グローバルビット線56の向きに電流が流れるよう、ワード線52aにグローバルビット線56を基準として高い電圧が印加される。このとき、サブビット線選択回路73は、選択メモリセルM2への低抵抗状態の書き込みにおいて、偶数層ビット線選択スイッチ素子57のゲート端子に偶数層ビット線選択信号電圧Vppを印加してオンさせる。また奇数層ビット線選択スイッチ素子58のゲート端子に奇数層ビット線選択信号電圧0Vを印加することで奇数層ビット線選択スイッチ素子58はオフさせる奇数層ビット線選択スイッチ素子58を破線で表示。電流制限制御回路99は、この場合はN型電流制限素子90のゲート端子に接続されたノードCMNには0Vを印加してN型電流制限素子90をオフしN型電流制限素子90を破線で表示、P型電流制限素子91のゲート端子に接続されるノードCMPに電圧VCMPを印加してP型電流制限素子91をオンさせる。ワード線デコーダ/ドライバ回路74は、選択メモリセル51に接続されたワード線52aに、選択メモリセル51の両端にかかる電圧が選択メモリセル51を低抵抗化させるのに必要な電圧VLR以上になるような電圧VLR2を印加し、グローバルビット線デコーダ/ドライバ回路98はグローバルビット線56には基準電圧ここでは0Vを印加し、選択メモリセル51が低抵抗化する向きに電流を流す。このとき、電流制限制御回路99は、P型電流制限素子91のゲート端子に接続されるノードCMPに、P型電流制限素子91を流れる電流が所定の制限された電流値ILR2となるような電圧VCMPを印加する。これは、PMOSトランジスタで構成されるP型電流制限素子91のソースが偶数層ビット線選択スイッチ素子57との接点側になるため、選択メモリセル51の両端子間に印加される電圧が、P型電流制限素子91のゲート電圧VCMPから基板バイアス効果を含む閾値電圧Vtp分下降した電圧VdnVLR2-Vdn=VLRに制限され、所謂ソースフォロワとして、この場合はPMOSトランジスタの方が定電流源として働くことを利用している。即ちP型電流制限素子91のゲート電圧VCMPを適正な値に設定することで、選択メモリセル51は、所定の電流値に制限された電流をワード線52aからビット線53bの方向に流し、メモリセル51を所定の低抵抗状態に設定することができる。つまり、以上の制御によって、第4n2層のメモリセルM2を低抵抗化するときに、ソースフォロワ方式による電流制限を働かせ、メモリセルM2を所望の抵抗値を有する低抵抗状態に遷移させることができる。そして、所定の制限された電流値ILR2はAで説明した第4n1層のメモリセルに低抵抗状態を書き込み時の所定電流ILR1と同じになるように、ゲート電圧VCMN、VCMPやN型電流制限素子90、P型電流制限素子91のトランジスタサイズを調整して設定する。D第4n2層n:自然数のメモリセルM2を高抵抗状態に書き込む動作図18Dは、図11の断面構成図において、第4n2層のメモリセルM2を高抵抗状態にする書き込み動作について説明するための、グローバルビット線56からワード線52aまでの素子接続構成を示す等価回路図である。その構成は図18Cと同じだが、グローバルビット線56がワード線52aに対し高くなるような電圧を印加し、電流をビット線53bからワード線52aの向きに流す設定にする。このときも、メモリセルM2への高抵抗状態の書き込みは、偶数層ビット線選択スイッチ素子57のゲート端子に偶数層ビット線選択信号電圧Vppを印加してオンさせる。また、奇数層ビット線選択スイッチ素子58のゲート端子には奇数層ビット線選択信号電圧0Vを印加することで奇数層ビット線選択スイッチ素子58はオフさせる奇数層ビット線選択スイッチ素子58を破線で表示。電流制限制御回路99は、この場合もN型電流制限素子90のゲート端子に接続されるノードCMNに0Vを印加してN型電流制限素子90をオフしN型電流制限素子90を破線で表示、P型電流制限素子91のゲート端子に接続されるノードCMPに電圧VCMPを印加してP型電流制限素子91をオンさせる。ワード線デコーダ/ドライバ回路74はワード線52aに基準電圧ここでは0Vを印加し、グローバルビット線デコーダ/ドライバ回路98は、グローバルビット線56に、選択メモリセル51の両端にかかる電圧が選択メモリセル51を高抵抗化させるのに必要な電圧VHR以上になるような電圧VHR2を印加し高抵抗化の向きに電流を流す。このとき、電流制限制御回路99は、P型電流制限素子91のゲート端子に接続されるノードCMPに、低抵抗化状態への書き込みのときと同じ電圧VCMPを印加し、P型電流制限素子91をオン状態にする。このとき、PMOSトランジスタで構成されるP型電流制限素子91のソースは、VHR2に設定のグローバルビット線56との接点側になる。その為、P型電流制限素子91の基板バイアス効果が小さく、またそのゲート電圧VCMPはPMOSトランジスタの閾値電圧Vtより十分低い電圧であるので、低抵抗化時の制限電流値ILR2よりも大きな高抵抗化電流IHR2なる電流能力を有するビット線選択スイッチ素子として働くことができる。即ち、P型電流制限素子91のゲート電圧VCMPは低抵抗化の時と同じ値に設定しておき、選択メモリセル51を高抵抗化するのに必要な電圧がグローバルビット線56から印加されるように設定するだけで、低抵抗化状態への書き込みより大きな電流を流すことができ、選択メモリセル51に確実に高抵抗化書き込みを行う事ができる。つまり、以上の制御によって、第4n2層のメモリセルM2を高抵抗化させるときに、低抵抗化のときよりも大きな電流をメモリセルM2に流すことができ、メモリセルM2を確実に高抵抗状態に遷移させることができる。E第4n3層n:自然数のメモリセルM3を低抵抗状態に書き込む動作図18Eは、図11の断面構成図において、第4n3層のメモリセルM3を低抵抗状態にする書き込み動作について説明するための、グローバルビット線56からワード線52aまでの素子接続構成を示す等価回路図である。なお、図18Eは、図18Aに示す等価回路図に対して、メモリセル51の配置層と、それに関係するワード線、ビット線および奇数層/偶数層ビット線を選択するビット線選択スイッチ素子が異なるが、他の部分は同じである。従って、本動作の説明は、図18Aとの差分についてのみ記載する。図18Eにおいて、51は第4n3層に配置される選択メモリセルM3、57はNMOSトランジスタで構成される偶数層ビット線選択スイッチ素子、90はNMOSトランジスタで構成されるN型電流制限素子、91はPMOSトランジスタで構成されるP型電流制限素子に対応する。N型電流制限素子90とP型電流制限素子91はそれぞれのソース端子とドレイン端子同士が繋がった並列接続による双方向電流制限回路920を構成している。この動作では、グローバルビット線56→双方向電流制限回路920→偶数層ビット線選択スイッチ素子57→ビット線53b→選択メモリセル51→ワード線52bの向きに電流が流れるよう、グローバルビット線56にワード線52bを基準として高い電圧が印加される。このとき、サブビット線選択回路73は、メモリセルM3への低抵抗状態の書き込みでは、偶数層ビット線選択スイッチ素子57のゲート端子に偶数層ビット線選択信号電圧Vppを印加してオンさせる。また奇数層ビット線選択スイッチ素子58のゲート端子に、奇数層ビット線選択信号電圧0Vを印加することで奇数層ビット線選択スイッチ素子58はオフさせる奇数層ビット線選択スイッチ素子58を破線で表示。ここで電圧Vppは、偶数層ビット線選択スイッチ素子57の閾値電圧よりも十分高く、電源電圧Vccと同じかまたはそれ以上に昇圧した電圧である。以下、双方向電流制限回路920、グローバルビット線56、ワード線52bの動作条件については、前記A記載の内容と同一ワード線52bについてはワード線52aと同一動作より、説明は省略する。以上の制御によって、第4n3層のメモリセルM3を低抵抗化するときに、ソースフォロワ方式による電流制限を働かせ、メモリセルM3を所望の抵抗値の低抵抗状態に遷移させることができる。F第4n3層n:自然数のメモリセルM3を高抵抗状態に書き込む動作図18Fは、図11の断面構成図において、第4n3層のメモリセルM3を高抵抗状態にする書き込み動作について説明するための、グローバルビット線56からワード線52aまでの素子接続構成を示す等価回路図である。なお、図18Fは、図18Bに示す等価回路図に対して、メモリセル51の配置層と、それに関係するワード線、ビット線および奇数層/偶数層ビット線を選択するビット線選択スイッチ素子は異なるが、他の部分は同じである。従って、本動作の説明は、図18Bとの差分についてのみ記載する。図18Fにおいて、その構成は図18Eと同じだが、ワード線52bにグローバルビット線56を基準にして高い電圧を印加し、電流をワード線52bからビット線53bの向きに流す設定にする。このときも、メモリセルM3への高抵抗状態の書き込みは、偶数層ビット線選択スイッチ素子57のゲート端子に偶数層ビット線選択信号電圧Vppを印加してオンさせる。また奇数層ビット線選択スイッチ素子58のゲート端子に、奇数層ビット線選択信号電圧0Vを印加することで奇数層ビット線選択スイッチ素子58はオフさせる奇数層ビット線選択スイッチ素子58を破線で表示。以下、双方向電流制限回路920、グローバルビット線56、ワード線52bの動作条件については、前記B記載の内容と同一ワード線52bについてはワード線52aと同一動作より、説明は省略する。以上の制御によって、第4n3層のメモリセルM3を高抵抗化するときに、低抵抗化のときよりも大きな電流をメモリセルM3に流すことができ、メモリセルM3を確実に高抵抗状態に遷移させることができる。G第4n4層n:自然数のメモリセルM4を低抵抗状態に書き込む動作図18Gは、図11の断面構成図において、第4n4層のメモリセルM4を低抵抗状態にする書き込み動作について説明するための、グローバルビット線56からワード線52aまでの素子接続構成を示す等価回路図である。なお、図18Gは、図18Cに示す等価回路図に対して、メモリセル51の配置層と、それに関係するワード線、ビット線および奇数層/偶数層ビット線を選択するビット線選択スイッチ素子は異なるが、他の部分は同じである。従って、本動作の説明は、図18Cとの差分についてのみ記載する。図18Gにおいて、51は第4n4層に配置される選択メモリセルM4、58はNMOSトランジスタで構成される奇数層ビット線選択スイッチ素子、90はNMOSトランジスタで構成されるN型電流制限素子、91はPMOSトランジスタで構成されるP型電流制限素子に対応する。N型電流制限素子90とP型電流制限素子91はそれぞれのソース端子とドレイン端子同士が繋がった並列接続による双方向電流制限回路920を構成している。この動作では、ワード線52b→選択メモリセル51→ビット線53c→奇数層ビット線選択スイッチ素子58→双方向電流制限回路920→グローバルビット線56の向きに電流が流れるよう、ワード線52bにグローバルビット線56を基準として高い電圧が印加される。このとき、サブビット線選択回路73は、メモリセルM4への低抵抗状態の書き込みでは、奇数層ビット線選択スイッチ素子58のゲート端子に奇数層ビット線選択信号電圧Vppを印加してオンさせる。また偶数層ビット線選択スイッチ素子57のゲート端子に、偶数層ビット線選択信号電圧0Vを印加することで偶数層ビット線選択スイッチ素子57はオフさせる偶数層ビット線選択スイッチ素子57を破線で表示。以下、双方向電流制限回路920、グローバルビット線56、ワード線52bの動作条件については、前記C記載の内容と同一ワード線52bについてはワード線52aと同一動作より、説明は省略する。以上の制御によって、第4n4層のメモリセルM4を低抵抗化するときに、ソースフォロワ方式による電流制限を働かせ、メモリセルM4を所望の抵抗値の低抵抗状態に遷移させることができる。H第4n4層n:自然数のメモリセルM4を高抵抗状態に書き込む動作図18Hは、図11の断面構成図において、第4n4層のメモリセルM4を高抵抗状態にする書き込み動作について説明するための、グローバルビット線56からワード線52aまでの素子接続構成を示す等価回路図である。なお、図18Hは、図18Dに示す等価回路図に対して、メモリセル51の配置層と、それに関係するワード線、ビット線および奇数層/偶数層ビット線を選択するビット線選択スイッチ素子は異なるが、他の部分は同じである。従って、本動作の説明は、図18Dとの差分についてのみ記載する。図18Hにおいて、その構成は図18Gと同じだが、グローバルビット線56にワード線52bを基準にして高い電圧を印加し、電流をビット線53cからワード線52bの向きに流す設定にする。このときも、メモリセルM2への高抵抗状態の書き込みは、奇数層ビット線選択スイッチ素子58のゲート端子に奇数層ビット線選択信号電圧Vppを印加してオンさせる。また偶数層ビット線選択スイッチ素子57のゲート端子に、偶数層ビット線選択信号電圧0Vを印加することで偶数層ビット線選択スイッチ素子57はオフさせる偶数層ビット線選択スイッチ素子57を破線で表示。以下、双方向電流制限回路920、グローバルビット線56、ワード線52bの動作条件については、前記D記載の内容と同一ワード線52bについてはワード線52aと同一動作より、説明は省略する。以上の制御によって、第4n4層のメモリセルM4を高抵抗化するときに、低抵抗化のときよりも大きな電流をメモリセルM4に流すことができ、メモリセルM4を確実に高抵抗状態に遷移させることができる。なお、これらの動作は、外部から指定されたアドレスに応じて、メモリセル層およびワード線、グローバルビット線の選択を通じて行われる。また、低抵抗状態や高抵抗状態への書き込みは、選択ワード線および選択グローバルビット線に対し前述の電圧を所定時間例えば50ns程度のパルス駆動印加して行われる。また、選択ビット線以外の非選択ビット線と選択ワード線以外の非選択ワード線はハイインピーダンス状態に設定してもよいし、非選択のメモリセルを構成するダイオードがオフ状態となるような電圧を印加する構成としてもよい。以上のように、ソースフォロワ方式では、電流制限制御回路99は、奇数層のメモリセルが選択された場合は、N型電流制限素子90およびP型電流制限素子91の一方がオン状態に、他方がオフ状態になるように、N型電流制限素子90およびP型電流制限素子91のゲート電圧を制御し上記説明ではN型電流制限素子90をオン状態にする事例を開示、一方、偶数層のメモリセルが選択された場合は、奇数層のメモリセルが選択された時とは反対の、P型電流制限素子91およびN型電流制限素子90の一方がオン状態に、他方がオフ状態になるように、P型電流制限素子91およびN型電流制限素子90のゲート電圧を制御する上記説明ではP型電流制限素子91をオン状態にする事例を開示。そして、電流制限制御回路99は、書き込み対象が奇数層のメモリセルか偶数層のメモリセルかに対応して、選択されたグローバルビット線と選択されたワード線との間に流れる、低抵抗状態への書き込み電流第1の抵抗変化層から第2の抵抗変化層に向かって流れる向きを有するが、N型電流制限素子90を構成するNMOSトランジスタを介した場合と、P型電流制限素子91を構成するPMOSトランジスタを介した場合のうち、基板バイアス効果がより大きく生じる方のN型電流制限素子90およびP型電流制限素子91の一方のみをオン状態にすることで、メモリセルへ低抵抗状態への書き込みを行う。また、電流制限制御回路99は、選択されたグローバルビット線の電圧を選択されたワード線の電圧より高く印加することでメモリセルへ低抵抗状態の書き込みが行われる場合上記説明では、奇数層のメモリセルが選択され、メモリセルを構成する抵抗変化素子の第2の抵抗変化層が第1の抵抗変化層の上面に形成される事例を開示は、N型電流制限素子90を構成するNMOSトランジスタのみをオン状態に選択し、一方、選択されたグローバルビット線の電圧を選択されたワード線の電圧より低く印加することでメモリセルへ低抵抗状態の書き込みが行われる場合上記説明では偶数層のメモリセルが選択され、メモリセルを構成する抵抗変化素子の第2の抵抗変化層が第1の抵抗変化層の上面に形成される事例を開示は、P型電流制限素子91を構成するPMOSトランジスタのみをオン状態に選択する。このとき、低抵抗状態への書き込み動作において、奇数層のメモリセルを選択された場合にN型電流制限素子90およびP型電流制限素子91の一方を流れる電流と、偶数層のメモリセルを選択された場合にP型電流制限素子91およびN型電流制限素子90の一方を流れる電流とは、電流の方向が逆で、その絶対値は所定のばらつきの範囲内で等しい。その所定のばらつきの範囲は、例えば、10以内である。ここで、制限する電流値の調性方法としては以下のとおりである。電流制限制御回路99が、N型電流制限素子90を構成するNMOSトランジスタのゲート電圧およびP型電流制限素子91を構成するPMOSトランジスタのゲート電圧を調整し、奇数層のメモリセルが選択された場合には、メモリセルを低抵抗化する向きの電流に対し電流制限をかけられる電流制限素子である、N型電流制限素子90およびP型電流制限素子91の内一方を流れる制限された電流値と、偶数層のメモリセルが選択された場合には、メモリセルを低抵抗化する向きの電流に対し電流制限をかけられる電流制限素子である、P型電流制限素子91およびN型電流制限素子90の内一方を流れる制限された電流値と、を等しくする。こうすることにより、偶数層のメモリセルと奇数層のメモリセルの抵抗値のばらつきを抑えることができる。また、電流制限制御回路99は、書き込み対象の層について、書き込み対象のメモリセルを高抵抗状態に書き込む場合と低抵抗状態に書き込む場合とで同じ電圧をN型電流制限素子90またはP型電流制限素子91のゲート端子に供給する。つまり、上記の実施例では電流制限制御回路99は、偶数層のメモリセルが選択された場合、P型電流制限素子91のゲート端子に共に第1の電圧上記実施例ではVCMPを印加しこのときN型電流制限素子90のゲート端子には0Vを印加しN型電流制限素子90をオフ状態にする、奇数層のメモリセルが選択された場合、N型電流制限素子90のゲート端子に共に第2の電圧上記実施例ではVCMNを印加するこのときP型電流制限素子91のゲート端子にはVpofを印加しP型電流制限素子91をオフ状態にする。より具体的には、電流制限制御回路99は、メモリセルに低抵抗状態を書き込むときのメモリセルの両端への印加電圧をVLRとし、N型電流制限素子90を構成するNMOSトランジスタの閾値電圧をVtnとするとき、N型電流制限素子90のゲート端子にVtnVLR以上の電圧を印加することでN型電流制限素子90をオン状態にし、一方、P型電流制限素子91のゲート端子に0Vの電圧を印加低抵抗状態を書き込むときの電流制限量は選択ワード線電圧VLR2で調整するすることでP型電流制限素子91をオン状態にする。以上説明のように、低抵抗化状態への書き込みにおいての電流制限を行う手段として、双方向電流制限回路920を構成するトランジスタのソースフォロワ特性利用は、選択されるメモリセルが奇数層か偶数層かに応じて双方向電流制限回路920を構成するNMOSトランジスタとPMOSトランジスタを選択的に切替えることにある。ここで、選択されたメモリセルへの書き込みの必要条件を整理する。書き込みの必要条件以上説明の様に、実施の形態1の方法は所定のメモリセル層への書き込みに対し、低抵抗化書き込み時に電流制限機能が働く側の、双方向電流制限回路920を構成するPMOSトランジスタおよびNMOSトランジスタのいずれか一方の電流制限素子がオン状態になるようなゲート電圧をそれぞれのトランジスタに印加することにある。その為の必要条件を図19a~dおよび図20a~dを用いて詳細に説明する。図19a~dは図11の構成概要図の内、双方向電流制限回路920の電圧電流の状態を追記した構成図であり、図20a~dはN型電流制限素子90とP型電流制限素子91のIds-Vds特性図である。図20a~dにおいて破線はN型電流制限素子90の特性、実線はP型電流制限素子91の特性を示す。図19a~dおよび図20a~dにおいて、図19aおよび図20aは上述の奇数層メモリセルの低抵抗化書き込み状態、図19bおよび図20bは上述の奇数層メモリセルの高抵抗化書き込み状態、図19cおよび図20cは上述の偶数層メモリセルの低抵抗化書き込み状態、図19dおよび図20dは上述の偶数層メモリセルの高抵抗化書き込み状態を示している。なお、抵抗変化素子の構造は、図9に示すような、第1の抵抗変化層13上に第2の抵抗変化層12が形成されている構成を前提とする。まず、奇数層メモリセルへの書き込みの必要条件を列記する。なお、P型電流制限素子91およびN型電流制限素子90のゲート電圧は、それぞれ低抵抗化および高抵抗化時に同じ電圧が印加されることを前提としている。条件1:低抵抗化書き込みにおいては、グローバルビット線GBLがワード線に対し高くなるような電圧状態に設定され、ビット線53aからメモリセル51側に電流が流れ込む向き抵抗変化素子の第1の抵抗変化層13から第2の抵抗変化層12に電流が流れる向き、図18A参照に電流が流れる図19a。このとき双方向電流制限回路920を構成するトランジスタのゲートには同じVCMNが印加され、ソース電位が上昇することで基板バイアス効果が大きくなりトランジスタの閾値電圧Vtが高くなる方のN型電流制限素子90がオンする。こうすることで、N型電流制限素子90がソースフォロワ方式で動作し電流制限状態が実現される図20aにおけるL点で低抵抗化書き込み電流はILR1に制限される。条件2:低抵抗化書き込みおよび、高抵抗化書き込みワード線がグローバルビット線GBLに対し高電圧状態に設定され、メモリセル51側からビット線53aに電流が流れ出す向き抵抗変化素子の第2の抵抗変化層12から第1の抵抗変化層13に電流が流れる向き、図18B参照に電流が流れるのいずれの状態においても、P型電流制限素子91は、オフ状態になるゲート電圧VCMNを印加しておく図19a、図19b参照。低抵抗化書き込みおよび高抵抗化書き込み動作はN型電流制限素子90のみを介して行なわれ、高抵抗化書き込みにおいては、N型電流制限素子90の基板バイアス効果は低抵抗化書き込み時に比べ小さくなる向きの為、より多くの電流駆動が可能になる図20bにおけるH点高抵抗化書き込み電流IHR1>ILR1。次に偶数層メモリセルへの書き込みの必要条件を列記する。条件1~条件3の場合に対し高抵抗化と低抵抗化の電流の向きが反転するので、P型電流制限素子91とN型電流制限素子90の働きが交代する。条件3:低抵抗化書き込みにおいては、ワード線がグローバルビット線GBLに対し高くなるような電圧状態に設定され、メモリセル51側からビット線53bに電流が流れ出す向き抵抗変化素子の第1の抵抗変化層13から第2の抵抗変化層12に電流が流れる向き、図18C参照に電流が流れる。このとき双方向電流制限回路920を構成するトランジスタのゲートには同じVCMPが印加され、ソース電位が上昇することで、基板バイアス効果が大きくなりトランジスタの閾値電圧Vtが高くなる方のP型電流制限素子91をオン状態にする図19c。こうすることで、ソースフォロワ方式での電流制限状態の動作が実現される図20cにおけるL点低抵抗化書き込み電流はILR2に制限される。条件4:低抵抗化書き込みおよび、高抵抗化書き込みグローバルビット線GBLがワード線に対し高くなるような電圧状態に設定され、ビット線53aからメモリセル51側に電流が流れ込む向き抵抗変化素子の第2の抵抗変化層12から第1の抵抗変化層13に電流が流れる向き、図18D参照に電流が流れるのいずれの状態においても、N型電流制限素子90は、オフ状態になるゲート電圧VCMP=0Vを、双方向電流制限回路920を構成するトランジスタのゲートに印加する図19c、図19d参照。低抵抗化書き込みおよび高抵抗化書き込み動作はP型電流制限素子91のみを介して行なわれ、高抵抗化書き込みにおいては、P型電流制限素子91の基板バイアス効果は低抵抗化書き込みに比べ小さくなる向きの為、より多くの電流駆動が可能になる図20dにおけるH点高抵抗化書き込み電流IHR2>ILR2。さらに奇数層と偶数層のメモリセルの抵抗値を揃えるため、条件5:ゲート電圧、書き込み電圧、トランジスタサイズを調整し、条件1でのN型電流制限素子90のソースフォロワ電流ILR1と条件3におけるP型電流制限素子91のソースフォロワ電流ILR2とが等しくなるようにする。以下、順に具体な設計方法を説明する。条件1について:図19aは奇数層メモリセルへ低抵抗化書き込みを行うとき、双方向電流制限回路920の電圧状態を示している。選択ワード線52a図18A参照には0V、N型電流制限素子90のゲート端子に接続されるノードCMNには電流制限電圧VCMN、P型電流制限素子91のゲート端子に接続されるノードCMPにもVpofが印加されている。このときグローバルビット線GBLに電圧VLR1が印加されると、メモリセルに低抵抗化電流ILR1が流れ、メモリセル端子間電圧即ち、選択ワード線と中間ノードGBLI間電圧は低抵抗化電圧VLRに相当する電圧になるので、中間ノードGBLIの電圧はほぼVLRとなる。即ちN型電流制限素子90のソースが中間ノードGBLI側でその電圧がVLR、N型電流制限素子90のドレインがグローバルビット線GBL側で、その電圧がVLR1となる。この場合、NMOSトランジスタの閾値電圧はソース電圧が上昇した状態の為、通常のソース電圧が0Vの場合の閾値電圧Vtnに比べ高く、Vtn’となる。一般的なトランジスタのゲート電圧をVgs、閾値電圧をVtとすると、トランジスタがオン状態となるための条件は、Vgs>Vtとなる。したがって、N型電流制限素子90がオン状態となるためには、VCMN-VLR>Vtn’1また一般的なトランジスタに流すことができる最大電流Imaxは飽和領域に達したとき即ちソースフォロワ動作に、Imax=βn/2×Vgs-Vt2となるので、上記のソースフォロワ動作時にNMOSトランジスタに流すことができる最大電流ILR1は、ILR1=βn/2×VCMN-VLR-Vtn’22で表される。ここで、βn=W/L×μn×Coxである。ここで、WはN型電流制限素子90のチャネル幅、LはN型電流制限素子90のチャネル長、μnは電子移動度、Coxは単位面積当たりの酸化膜容量を表す。条件2について:条件1の動作条件図19aではP型電流制限素子91のソース端子は、より高い電圧となるグローバルビット線GBL側に対応する。P型電流制限素子91がオフする条件は、VCMN≧VLR1-|Vtp|3また、奇数層メモリセルへの高抵抗化書き込みにおいては、条件1の場合と印加電圧の向きが逆転するため、N型電流制限素子90はソース、ドレインの関係が入れ替わり、N型電流制限素子90は基板バイアス効果が小さくなる向きで動作し、通常の閾値電圧Vtn<Vtn’となる。このとき、N型電流制限素子90は、VCMN>Vtnであればオン状態となり、N型電流制限素子90に流れる電流は、ワード線52aに印加される高抵抗化書き込み電圧VHR1に依存するこのとき、図19bに示すようにグローバルビット線GBLは0Vが、最大ではN型電流制限素子90が飽和領域の電流まで流すことができる参照。即ちIHR1≦βn/2×VCMN-Vtn24となり、高抵抗化書き込み電圧VHR1を適正に調整することでIHR1>ILR1を満たすようにすることができる。条件3について:条件1と同様であるが、電圧の向きが逆転するためN型電流制限素子90の代わりにP型電流制限素子91がソースフォロワ方式で動作するようにする。図19cは偶数層メモリセルへ低抵抗化書き込みを行うとき、双方向電流制限回路920の電圧状態を示している。選択ワード線52a図18C参照にはVLR2、P型電流制限素子91のゲート端子に接続されるノードCMPには電流制限電圧VCMPとして例えば電圧0V、N型電流制限素子90のゲート端子に接続されるノードCMNには例えば電圧0V=VCMPが印加されている。このときグローバルビット線GBLに電圧0Vが印加されると、メモリセルに低抵抗化電流ILR2が流れ、メモリセル端子間電圧即ち、選択ワード線と中間ノードGBLI間電圧は低抵抗化電圧VLRに相当する電圧になるので、中間ノードGBLIの電圧はほぼVLR2-VLRとなる。即ちP型電流制限素子91のソースが中間ノードGBLI側でその電圧が’VLR2-VLR’、ドレインがグローバルビット線GBL側で、その電圧が0Vとなる。この場合、PMOSトランジスタの閾値電圧はソース電圧が下降した状態の為、通常例えばソース電圧がVLR2の場合を指すの閾値電圧の大きさ|Vtp|に比べ高く、|Vtp’|となる。この場合、P型電流制限素子91がオン状態となるためには|Vgs|>|Vt|より、VLR2-VLR>|Vtp|5またこの時PMOSトランジスタに流すことができる最大電流ILR2は飽和領域に達したとき即ちソースフォロワ動作で、I=βp/2×|Vgs|-|Vtp|2よりILR2=βp/2×VLR2-VLR-|Vtp’|26で表される。なおβp=W/L×μp×Coxである。ここで、WはP型電流制限素子91のチャネル幅、LはP型電流制限素子91のチャネル長、μpはホール移動度、Coxは単位面積当たりの酸化膜容量を表す。条件4について:条件4の動作条件ではN型電流制限素子90のソース端子は、より低い電圧となるグローバルビット線GBL側に対応する。N型電流制限素子90がオフする条件は、VCMP≦|Vtn|7また、高抵抗化書き込みにおいては、条件3の場合と印加電圧の向きが逆転するため、P型電流制限素子91はソース、ドレインの関係が入れ替わり、P型電流制限素子91は基板バイアス効果が小さくなる向きで動作し、通常の閾値電圧Vtp|Vtp|<|Vtp’|となる。グローバルビット線GBLに印加される高抵抗化書き込み電圧をVHR2とすると、P型電流制限素子91は、VCMP<VHR2-|Vtp|であればオン状態となり、このとき、P型電流制限素子91に流れる電流は、高抵抗化書き込み電圧VHR2に依存し、最大ではP型電流制限素子91が飽和領域の電流まで流すことができる。即ち、IHR2≦βp/2×VHR2-VCMP-|Vtp|2VCMP=0Vとすると、IHR2≦βp/2×VHR2-|Vtp|28で、高抵抗化書き込み電圧VHR2を適正に調整することでIHR2>ILR2を満たすようにすることができる。条件5について:条件5のILR1=ILR2は、式2と式6よりβn/2×VCMN-VLR-Vtn’2=βp/2×VLR2-VLR-|Vtp’|29βn、βp、VCMN、VLR2を調整することでこの関係を満たすようにするのであるが、まずβn、βpはトランジスタの単位長辺りの電流能力に比例する項であり、一般的にはPMOSはNMOSの約1/2の電流能力である。従って、P型電流制限素子91のトランジスタのゲート幅WをN型電流制限素子90のトランジスタのゲート幅の2倍程度で設計すれば、式9は概ね2乗項の中だけの大小関係で考えることが出来るようになる。また閾値電圧はNMOSとPMOSでその絶対値はほぼ同じ電圧値になるようにしても差し支えないので、閾値電圧は揃えた設定Vtn‘=|Vtp’|にする。その結果、2乗項の中はソース電圧に対するゲート電圧の関係であるので、PMOS、NMOSでそれぞれほぼ同じにすれば式9を満すことができる。すなわち、次の関係式となる。VCMN-VLR=VLR2-VLRより、VCMN=VLR210となる。以上の説明では、説明を簡単にするため、βn及びβp、あるいは閾値がPMOSトランジスタとNMOSトランジスタで同じになるように設定したが、もちろん異なるように設定してもよい。以下に一例を説明する。図21は以上説明の条件1から条件5のうち、ゲート端子に接続されるノードCMPおよびノードCMNの設定電圧範囲をグラフ化したものである。一例として、図21に示す奇数層のメモリセルを選択した場合と、偶数層のメモリセルを選択した場合について、各電流制限が最大となる条件を設定した場合を検証する。ノードCMNに印加される電圧VCMNの電圧条件は1よりVCMN>VLRVtn’となる。また、低抵抗化時にメモリセルを流れる電流は、式2は、ILR1=βn/2×VCMN-VLR-Vtn’2式6は、ILR2=βp/2×VLR2-VLR-|Vtp’|2となり、VCMN=VLR1となるゲート電圧を印加すれば、式2は、ILR1=βn/2×VLR1-VLR-Vtn’211となり、先述のようにβp=βn、Vtn=|Vtp|なる設計をした場合、VLR1=VLR2となる電圧制御することで、図21におけるiとiiの駆動電流は同一となり、従って偶数層と奇数層の設定される抵抗値は揃えることができることがわかる。式2と式4を比較すると、閾値がVtn’>Vtnであり、Vgsの項目が異なることから、VCMN>VCMN-VLRであることは明白であり、IHR1>ILR1となる。また、式6と式8を比較すると、閾値が|Vtp’|>|Vtp|であり、Vgsの項目が異なることから、VHR2>VLR2-VLRの関係が成り立つ様にVLR2とVHR2を設定することで、IHR2>ILR2とすることができる。通常はVLR2=VHR2とするので、IHR2>ILR2は実現可能である。つまり、奇数層/偶数層の何れにおいても、低抵抗化時の電流よりも高抵抗化時の電流が多くなるので、条件5を満たしていることがわかる。ところで、図21に示す電圧差A=VLR1-VLRは、低抵抗化電圧VLR1をグローバルビット線GBLに印加し低抵抗化電流ILR1を流したときの、N型電流制限素子90のソース-ドレイン間のインピーダンスによる電圧降下分であり、電圧差B=VLR2-VLRは、低抵抗化電圧VLR2を選択ワード線に印加し低抵抗化電流ILR2を流したときの、P型電流制限素子91のソース-ドレイン間のインピーダンスによる電圧降下分である。従ってP型電流制限素子91およびN型電流制限素子90のトランジスタ幅Wを適切な幅以上に設計し、低抵抗化時のトランジスタのインピーダンスをメモリセルの低抵抗状態より低くするVLR/ILR1またはVLR/ILR2以下にする設計を行うことで、VLR2-VLR<VLR<VLR1の関係は実現することができる。また、表2に各層のメモリセルM1~M4の各々の動作に対応した主要信号の設定電圧を示している。奇数層ビット線選択スイッチ素子58と偶数層ビット線選択スイッチ素子57は本実施の形態の場合NMOSトランジスタで構成しているが、オン状態におけるそのゲート電圧Vppは、少なくとも、VHR2Vtnより高く設定した電圧を偶数層ビット線選択信号および奇数層ビット線選択信号に印加し、N型電流制限素子90またはP型電流制限素子91の電流制限として働く時のインピーダンスより十分小さくすることが望ましい。以上、動作原理に基づいて条件1から条件5なる設計法を示したが、実際の回路動作においては各種ばらつきが存在するため、例えばβp=βnなる設計を行っても偶数層と奇数層で設定される抵抗値は完全に一致しないことが考えられる。想定する製品の規格などにも依存するが、ここで示した等号関係等の条件は、一般的な変動許容量と同様に、10程度の誤差を含め許容することはいうまでもない。また、これらの条件に基づいて設計したものに対し、一般的にヒューズプログラム回路として知られているトリミング手段で、電圧VCMP、VCMN、VLR1、VHR1、VLR2、VHR2を製造段階で微調整することで、より最適な状態を実現してもよいことは言うまでもない。また奇数層ビット線選択スイッチ素子58と偶数層ビット線選択スイッチ素子57の特性は、第1層目のメモリセルを選択の場合と第2層目のメモリセルを選択の場合とで、このビット線選択スイッチ素子の特性差により電流制限効果に差異が生じることは望ましくない。そのためビット線選択スイッチ素子のゲート電圧は、少なくともN型電流制限素子90のゲート電圧VCMNより高く設定し、回路全体の電源電圧またはVCMNより閾値電圧程度昇圧した電圧を偶数層ビット線選択信号および奇数層ビット線選択信号に印加してもよい。なお、この説明でもわかるように、グローバルビット線やワード線に印加する電圧は、少なくとも、抵抗変化素子の書き込み電圧と、ダイオード素子の閾値電圧VF両者の総和がほぼメモリセル51の抵抗変化電圧VLRまたはVHRに相当と、偶数層ビット線選択スイッチ素子または奇数層ビット線選択スイッチ素子の閾値電圧と、N型電流制限素子90またはP型電流制限素子91の閾値電圧Vtn、Vtpの総和以上が必要で、上記の実施例ではクロスポイントメモリの駆動電圧は5V程度の電圧が必要となる。以上の様な電圧設定によって、低抵抗状態の抵抗値を設定する電流制限書き込みを、各層共に安定的に実施することができる。更に、同一層のメモリセルに対する低抵抗化書き込みと高抵抗化書き込みは、その時のノードCMNとノードCMPの電圧がそれぞれの書き込みモードにおいて同一なことから表1~3参照、選択メモリセルに関係するグローバルビット線56と選択ワード線52の電圧を変更するだけで低抵抗化書き込みと高抵抗化書き込みを実行することができる。従って、同一層のメモリセルに対する低抵抗化書き込みと高抵抗化書き込みがメモリセルアレイ200内の複数のブロックで同時期に混在した場合においても、図14に示すブロック毎に供給しているVCMN0~VCMN15の電圧値およびVCMP0~VCMP15の電圧値を同一にすることが出来るので、電流制限制御回路は1つで済み、回路を簡単化できる。また、低抵抗化書き込み時に一旦高抵抗化書き込みを実施して高抵抗状態にしてから低抵抗化書き込みを実施する方法や、高抵抗化書き込み時に一旦低抵抗化書き込みを実施して低抵抗状態にしてから高抵抗化書き込みを実施する方法といった様な反転書き込み方法が短時間で容易に行うことも可能である。以上の様に、本発明によると、同一構造で形成したクロスポイントメモリアレイ層を積層した多層クロスポイントメモリ構造の不揮発性記憶装置に対して、低抵抗状態の抵抗値を設定する電流制限書き込みを、各層共に安定的に実施可能な多層クロスポイントメモリを実現することができる。実施の形態2実施の形態1では、多層クロスポイント構造不揮発性記憶装置への書き込み動作において、書き込み対象のメモリアレイ層に応じて、そのメモリアレイ層に属するメモリセルに低抵抗化方向の電流を流す向きが、N型電流制限素子90またはP型電流制限素子91のうち基板バイアス効果がより大きく生じる一方のトランジスタのみを活性化して低抵抗化動作を行い、そして低抵抗化書き込みの電流制限がソースフォロワの動作方式つまり、ソースフォロワ方式である場合を説明した。実施の形態2では、N型電流制限素子90とP型電流制限素子91を備える同じ構成を前提としているが、その制御方法が異なる。書き込み対象のメモリアレイ層に応じて所望の電圧をN型電流制限素子90とP型電流制限素子91のゲート端子に印加しておく。そして一方の電流制限素子が低抵抗化用、他方の電流制限素子が高抵抗化用として働くようにゲート電圧を設定する。この場合、書き込み対象層のメモリセルに低抵抗化方向の電流を流す時、N型電流制限素子90またはP型電流制限素子91のうち基板バイアス効果がより小さくなるトランジスタを活性化して低抵抗化動作を行い、そのトランジスタが飽和領域で動作するように、そのゲート電圧値を適正値に設定し電流制限する動作方式つまり、飽和電流制限方式である場合について説明する。高抵抗化方向の電流を流す場合はN型電流制限素子90またはP型電流制限素子91の内、低抵抗化用とは異なるトランジスタを十分オンされた状態にして用いる。この方式の場合、電流制限回路に所望のゲート電圧を印加するための電圧生成回路をさらに備えている。動作電圧設定の説明本飽和電流制限方式は、不揮発性記憶装置の構成が前記構成と同じより、想定する動作状態も前記同様のA’~H’の8通りとなる。表3は各層のメモリセルM1~M4の各々の動作に対応して、図11に示す基本構成概要図の主要信号の設定電圧を示している。なお、表中のON:飽は電流制限素子を飽和領域で電流制限することを意味する。以下では、図11においてM1~M4で示す第1層~第4層メモリセル51a~51dに属するメモリセル51の書き込み例として図22A~図22Hを用いて各々説明する。この方法は、同一配置層メモリセルの低抵抗化または高抵抗化書き込みに応じて、N型電流制限素子90またはP型電流制限素子91の一方のみをオン状態に設定する。つまり、低抵抗化状態へ書き込む電流の向きの場合はN型電流制限素子90またはP型電流制限素子91の一方を所定の飽和領域特性による電流制限されたオン状態にし、高抵抗化状態へ書き込む電流の向きの場合はN型電流制限素子90またはP型電流制限素子91の他方を十分オンされたオン状態にする。A’第4n1層n:自然数のメモリセルM1を低抵抗状態に書き込む動作図22Aは、図11の断面構成図において、第4n1層のメモリセルM1を低抵抗状態にする書き込み動作について説明するための、グローバルビット線56からワード線52aまでの素子接続構成を示す等価回路図である。図22Aにおいて、51は第4n1層に配置される選択メモリセルM1、57はPMOSトランジスタで構成される偶数層ビット線選択スイッチ素子、58はNMOSトランジスタで構成される奇数層ビット線選択スイッチ素子、90はNMOSトランジスタで構成されるN型電流制限素子、91はPMOSトランジスタで構成されるP型電流制限素子に対応する。N型電流制限素子90とP型電流制限素子91はそれぞれのソース端子とドレイン端子同士が繋がった並列接続による双方向電流制限回路920を構成している。この低抵抗化書き込み動作では、ワード線52a→選択メモリセル51→ビット線53b→偶数層ビット線選択スイッチ素子57→双方向電流制限回路920→グローバルビット線56の向きに電流が流れるよう、ワード線52aにグローバルビット線56を基準として低抵抗化に必要な電圧VLR以上の電圧VLR3が印加される。このとき、サブビット線選択回路73は、メモリセルM1への低抵抗状態の書き込みでは、奇数層ビット線選択スイッチ素子58のゲート端子に奇数層ビット線選択信号電圧Vppを印加して奇数層ビット線選択スイッチ素子58をオンさせる。なお、偶数層ビット線選択スイッチ素子57のゲート端子には偶数層ビット線選択信号0Vを印加することで偶数層ビット線選択スイッチ素子57をオフさせる偶数層ビット線選択スイッチ素子57を破線で表示。ここで電圧Vppは、奇数層ビット線選択スイッチ素子58の閾値電圧よりも十分高く、電源電圧Vccと同じかまたはそれ以上に昇圧した電圧である。電流制限制御回路99は、この場合はN型電流制限素子90のゲート端子に接続されるノードCMNには、所定電圧Vnsnを印加してN型電流制限素子90をオフし、一方、P型電流制限素子91のゲート端子に接続されるノードCMPには、選択メモリセル51に流れる電流が所定の電流ILR3となる電流値に制限されるような電圧VCMPを印加して、所定の電流値に電流制限されたオン状態にする。さらに、選択メモリセル51は接続されたワード線52aを0V基準電圧にし、グローバルビット線56は選択メモリセル51に印加される電圧が所定の低抵抗化に必要な電圧VLR以上となるような電圧VLR3を印加して、選択メモリセル51が低抵抗化する向きに電流ILR3を流す。このとき、PMOSトランジスタで構成されるP型電流制限素子91は飽和電流領域で動作し、P型電流制限素子91のゲート電圧VCMPがグローバルビット線56の電圧VLR3に対してP型電流制限素子91の閾値の大きさ|Vtp|よりも低い所定の一定電位の場合、P型電流制限素子91は定電流源として働くことができる。即ちP型電流制限素子91のゲート電圧VCMPをグローバルビット線56の電圧VLR3に対して適正な値に設定することで、選択メモリセル51には、低抵抗化のための所定電流量ILR3に制限された電流をビット線53aからワード線52aの方向に流すことによって低抵抗状態への書き込みを行い、所定の抵抗値の低抵抗状態に設定することができる。つまり、以上の制御によって、第4n1層のメモリセルM1を低抵抗化するときに、低抵抗化電流に対し飽和電流制限方式による電流制限が働き、メモリセルM1を所望の低抵抗状態に遷移させることができる。B’第4n1層n:自然数のメモリセルM1を高抵抗状態に書き込む動作図22Bは、図11の断面構成図において、第4n1層の選択メモリセルM1を高抵抗化状態にする書き込み動作について説明するための、グローバルビット線56からワード線52aまでの素子接続構成を示す等価回路図である。その構成は図22Aと同じだが、ワード線52aに、グローバルビット線56を基準にして高くなるような電圧VHR3を印加し、電流をワード線52aからビット線53aの向きに流す設定にする。このときも、選択メモリセルM1への高抵抗状態の書き込みは、奇数層ビット線選択スイッチ素子58のゲート端子に奇数層ビット線選択信号電圧Vppを印加してオンさせる。なお、偶数層ビット線選択スイッチ素子57のゲート端子に偶数層ビット線選択信号0Vを印加することで偶数層ビット線選択スイッチ素子57はオフさせる。電流制限制御回路99は、この場合はP型電流制限素子91のゲート端子に接続されるノードCMPに所定電圧VCMPAで印加されるのと同じVCMPを印加してP型電流制限素子91をオフし、一方、N型電流制限素子90のゲート端子に接続されるノードCMNにはN型電流制限素子90を十分にオンさせるゲート電圧VnsnAで印加されるのと同じVnsnを印加してオンさせる。グローバルビット線デコーダ/ドライバ回路98はグローバルビット線56に0V基準電圧を印加し、ワード線デコーダ/ドライバ回路74は、ワード線52aに選択メモリセル51の両端にかかる電圧が高抵抗化に必要な電圧VHR以上になるような電圧VHR3を印加し高抵抗化の向きに電流を流す。このとき、電流制限制御回路99は、N型電流制限素子90のゲート端子に接続されるノードCMNには、低抵抗化状態への書き込みのときと同じ電圧Vnsnを印加し、N型電流制限素子90をオン状態にする。このとき、NMOSトランジスタで構成されるN型電流制限素子90のソースは、0Vに設定のグローバルビット線56との接点側になる。その為、N型電流制限素子90は基板バイアス効果が小さく、またそのゲート電圧VnsnはNMOSトランジスタの閾値電圧Vtnより十分高い電圧であるので、低抵抗化時の制限電流値ILR3よりも大きな高抵抗化電流IHR3を流すことができる電流能力を有するビット線選択スイッチ素子として働くことができる。これにより、第1層ビット線53aおよび共通接点GBLIの電位は、グローバルビット線56の電圧0VにN型電流制限素子90での電圧降下ほぼ0Vを加えた電圧、つまり、ほぼ0Vの電圧Vup1となる。即ち、N型電流制限素子90のゲート電圧Vnsnは低抵抗化の時と同じ値に設定しておき、選択メモリセル51を高抵抗化するのに必要な電圧を選択ワード線52aに設定するだけで、低抵抗化状態への書き込みより大きな電流を流すことができ、選択メモリセル51に確実に高抵抗化書き込みを行う事ができる。つまり、以上の制御によって、第4n1層のメモリセルM1を高抵抗化するときに、低抵抗化のときよりも大きな電流がメモリセルM1に流れ、メモリセルM1を確実に高抵抗状態に遷移させることができる。A’とB’の説明からも判る様に、低抵抗化書き込みと高抵抗化書き込みの何れにおいても、双方向電流制限回路920の、N型電流制限素子90のゲート電圧はVnsnであり、P型電流制限素子91のゲート電圧はVCMPで、抵抗変化書き込み方向が異なっても各ゲート電圧は変わらない様に設定している。従って、抵抗変化書き込み方向はグローバルビット線GBLとワード線52aの印加電圧のみを設定することで制御している。つまり、低抵抗化書き込み時は、ワード線52aを0V、グローバルビット線GBLをVLR3にして、N型電流制限素子90をオフ状態、P型電流制限素子91を電流制限したオン状態とし、高抵抗化書き込み時は、ワード線52aをVHR3、グローバルビット線GBLを0Vにして、N型電流制限素子90をオン状態、P型電流制限素子91をオフ状態としている。このことから、低抵抗化書き込み時はP型電流制限素子91を用い、高抵抗化書き込み時はN型電流制限素子90を用いる、2トランジスタ切換え形式である。このように高抵抗化時と低抵抗化時で電流制限素子のゲート電圧に同じ電圧を用いる事により、ゲート電圧変更時に必要な時間が不要となり、より高速な動作が期待できる。C’第4n2層n:自然数のメモリセルM2を低抵抗状態に書き込む動作図22Cは、図11の断面構成図において、第4n2層のメモリセルM2を低抵抗状態にする書き込み動作について説明するための、グローバルビット線56からワード線52aまでの素子接続構成を示す等価回路図である。図22Cにおいて、51は第4n2層に配置される選択メモリセルM2、57はNMOSトランジスタで構成される偶数層ビット線選択スイッチ素子、58はPMOSトランジスタで構成される偶数層ビット線選択スイッチ素子、90はNMOSトランジスタから成るN型電流制限素子、91はPMOSトランジスタから成るP型電流制限素子に対応する。N型電流制限素子90とP型電流制限素子91はそれぞれのソース端子とドレイン端子同士が繋がった並列接続による双方向電流制限回路920を構成している。この動作では、グローバルビット線56→双方向電流制限回路920→偶数層ビット線選択スイッチ素子57→ビット線53b→選択メモリセル51→ワード線52aの向きに電流が流れるよう、グローバルビット線56にワード線52aを基準として高い電圧VLR4が印加される。このとき、サブビット線選択回路73は、メモリセルM2への低抵抗状態の書き込みでは、偶数層ビット線選択スイッチ素子57のゲート端子に偶数層ビット線選択信号電圧Vppを印加してオンさせる。なお、奇数層ビット線選択スイッチ素子58のゲート端子に奇数層ビット線選択信号0Vを印加することで奇数層ビット線選択スイッチ素子58はオフさせる。ここで電圧Vppは、偶数層ビット線選択スイッチ素子57の閾値電圧よりも十分高く、電源電圧Vccと同じかまたはそれ以上に昇圧した電圧である。電流制限制御回路99は、この場合はP型電流制限素子91のゲート端子に接続されるノードCMPには、所定電圧Vnspを印加してP型電流制限素子91をオフし、一方、N型電流制限素子90のゲート端子に接続されるノードCMNには、選択メモリセル51に対して所定の電流ILR4なる電流値に制限される電圧VCMNを印加して、電流制限された所定のオン状態にする。さらに、選択メモリセル51に接続されたワード線52aを選択メモリセル51に掛かる電圧が所定の低抵抗化に必要な電圧VLR以上の電圧VLR4に、グローバルビット線56は0V基準電圧を印加し、選択メモリセル51を低抵抗化させる向きに電流を流す。このとき、NMOSトランジスタで構成されるN型電流制限素子90は飽和電流領域で動作し、N型電流制限素子90のゲート電圧VCMNがグローバルビット線56の電圧0Vに対してN型電流制限素子90の閾値Vtnよりも高い所定の一定電位の場合、N型電流制限素子90は定電流源として働くことができる。即ちN型電流制限素子90のゲート電圧VCMNをグローバルビット線56の電圧0Vに対して適正な値に設定することで、選択メモリセル51には、所定電流量ILR4に制限された電流をワード線52aからビット線53bの方向に流して低抵抗化の書き込みを行い、所定の低抵抗状態に設定することができる。つまり、以上の制御によって、第4n2層のメモリセルM2を低抵抗化するときに、飽和電流制限方式による電流制限が働き、メモリセルM2を所望の低抵抗状態に遷移させることができる。そして、所定の電流ILR4はAで説明した第4n1層のメモリセルに低抵抗状態を書き込むときの所定電流ILR3と同じ電流値になるように、ゲート電圧VCMN、VCMPやN型電流制限素子90、P型電流制限素子91のトランジスタサイズを調整して設定する。D’第4n2層n:自然数のメモリセルM2を高抵抗状態に書き込む動作図22Dは、図11の断面構成図において、第4n2層のメモリセルM2の高抵抗化状態にする書き込み動作について説明するための、グローバルビット線56からワード線52aまでの素子接続構成を示す等価回路図である。その構成は図22Cと同じだが、グローバルビット線56をワード線52aに対して高い電圧VHR4を印加し、電流をビット線53bからワード線52aの向きに流す設定にする。このときも、メモリセルM2への高抵抗状態の書き込みは、偶数層ビット線選択スイッチ素子57のゲート端子に偶数層ビット線選択信号電圧Vppを印加してオンさせる。なお、図示してないが、奇数層ビット線選択信号を0Vに設定することで奇数層ビット線選択スイッチ素子58はオフさせる。電流制限制御回路99は、この場合はN型電流制限素子90のゲート端子に接続されるノードCMNの電圧は、所定電圧VCMNを印加してN型電流制限素子90をオフし、一方、P型電流制限素子91のゲート端子に接続されるノードCMPには電圧Vnspを印加してオンさせる。ワード線デコーダ/ドライバ回路74はワード線52aに0V基準電圧を印加し、グローバルビット線デコーダ/ドライバ回路98はグローバルビット線56には選択メモリセル51に選択メモリセル51の両端にかかる電圧が高抵抗化に必要な電圧VHR以上になるような電圧VHR4を印加し高抵抗化の向きに電流IHR4を流す。このとき、電流制限制御回路99は、P型電流制限素子91のゲート端子に接続されるノードCMPには、低抵抗化状態への書き込みのときと同じ電圧Vnspを印加し、P型電流制限素子91をオン状態にする。このとき、PMOSトランジスタで構成されるP型電流制限素子91のソースは、VHR4に設定のグローバルビット線56との接点側になる。その為、P型電流制限素子91は基板バイアス効果が小さく、またそのソース-ゲート間電圧VHR4-VnspはPMOSトランジスタの閾値電圧Vtより十分高い電圧であるので、低抵抗化時の制限電流値ILR4よりも大きな高抵抗化電流IHR4なる電流能力を有するビット線選択スイッチ素子として働くことができる。これにより、第2層ビット線53bおよび共通接点GBLIの電位は、グローバルビット線56の電圧VHR4からP型電流制限素子91での電圧降下ほぼ0Vを差し引いた電圧、つまり、電圧VHR4とほぼ同電位の電圧Vup2となる。即ち、P型電流制限素子91のゲート電圧Vnspは低抵抗化の時と同じ値に設定しておき、選択メモリセル51を高抵抗化に必要な電圧をグローバルビット線56に設定するだけで、低抵抗化状態への書き込みより大きな電流を流すことができ、選択メモリセル51に確実に高抵抗化書き込みを行う事ができる。つまり、以上の制御によって、第4n2層のメモリセルM2を高抵抗化するときに、低抵抗化のときよりも大きな電流がメモリセルM2に流れ、メモリセルM2を確実に高抵抗状態に遷移させることができる。C’とD’の説明からも判る様に、低抵抗化書き込みと高抵抗化書き込みの何れにおいても、双方向電流制限回路920の、N型電流制限素子90のゲート電圧はVCMNであり、P型電流制限素子91のゲート電圧はVnspで、抵抗変化書き込み方向が異なっても各ゲート電圧は変わらない様に設定している。従って、抵抗変化書き込み方向はグローバルビット線GBLとワード線52aの印加電圧のみを設定することで制御している。つまり、低抵抗化書き込み時は、ワード線52aをVLR4、グローバルビット線GBLを0Vにして、N型電流制限素子90を電流制限したオン状態、P型電流制限素子91をオフ状態とし、高抵抗化書き込み時は、ワード線52aを0V、グローバルビット線GBLをVHR4にして、N型電流制限素子90をオフ状態、P型電流制限素子91をオン状態としている。このことから、低抵抗化書き込み時はN型電流制限素子90を用い、高抵抗化書き込み時はP型電流制限素子91を用いる、2トランジスタ切換え形式である。このように高抵抗化時と低抵抗化時で電流制限素子のゲート電圧に同じ電圧を用いる事により、ゲート電圧変更時に必要な時間が不要となり、より高速な動作が期待できる。E’第4n3層n:自然数のメモリセルM3を低抵抗状態に書き込む動作図22Eは、図11の断面構成図において、第4n3層のメモリセルM3を低抵抗状態にする書き込み動作について説明するための、グローバルビット線56からワード線52bまでの素子接続構成を示す等価回路図である。なお、図22Eは、図22Aに示す等価回路図に対して、メモリセル51の配置層と、それに関係するワード線、ビット線および奇数層/偶数層ビット線を選択するビット線選択スイッチ素子が異なるが、他の部分は同じである。従って、本動作の説明は、図18Aとの差分についてのみ記載する。図22Eにおいて、51は第4n3層に配置される選択メモリセルM3、57はNMOSトランジスタで構成される偶数層ビット線選択スイッチ素子、90はNMOSトランジスタで構成されるN型電流制限素子、91はPMOSトランジスタで構成されるP型電流制限素子に対応する。N型電流制限素子90とP型電流制限素子91はそれぞれのソース端子とドレイン端子同士が繋がった並列接続による双方向電流制限回路920を構成している。この動作では、グローバルビット線56→双方向電流制限回路920→偶数層ビット線選択スイッチ素子57→ビット線53b→選択メモリセル51→ワード線52bの向きに電流が流れるよう、グローバルビット線56にワード線52bを基準として高い電圧VLR3が印加される。このとき、サブビット線選択回路73は、メモリセルM3への低抵抗状態の書き込み時には、偶数層ビット線選択スイッチ素子57のゲート端子に偶数層ビット線選択信号電圧Vppを印加してオンさせる。なお、奇数層ビット線選択スイッチ素子58のゲート端子に奇数層ビット線選択信号0Vを印加することで奇数層ビット線選択スイッチ素子58はオフさせる。ここで電圧Vppは、偶数層ビット線選択スイッチ素子57の閾値電圧よりも十分高く、電源電圧Vccと同じかまたはそれ以上に昇圧した電圧である。以下、双方向電流制限回路920、グローバルビット線56、ワード線52bの動作条件については、前記A’記載の内容と同一ワード線52bについてはワード線52aと同一動作より、説明は省略する。以上の制御によって、第4n3層のメモリセルM3を低抵抗化するときに、飽和電流制限方式による電流制限が働き、メモリセルM3を所望の低抵抗状態に遷移させることができる。F’第4n3層n:自然数のメモリセルM3を高抵抗状態に書き込む動作図22Fは、図11の断面構成図において、第4n3層のメモリセルM3を高抵抗状態にする書き込み動作について説明するための、グローバルビット線56からワード線52bまでの素子接続構成を示す等価回路図である。なお、図22Fは、図22Bに示す等価回路図に対して、メモリセル51の配置層と、それに関係するワード線、ビット線および奇数層/偶数層ビット線を選択するビット線選択スイッチ素子は異なるが、他の部分は同じである。従って、本動作の説明は、図22Bとの差分についてのみ記載する。図22Fにおいて、その構成は図22Eと同じだが、ワード線52bにグローバルビット線56に対し高い電圧VHR3を印加し、電流IHR3をワード線52bからビット線53bの向きに流す設定にする。このときも、メモリセルM3への高抵抗状態の書き込みは、偶数層ビット線選択スイッチ素子57のゲート端子に偶数層ビット線選択信号電圧Vppを印加してオンさせる。なお、図示してないが、奇数層ビット線選択信号を0Vに設定することで奇数層ビット線選択スイッチ素子58はオフさせる。以下、双方向電流制限回路920、グローバルビット線56、ワード線52bの動作条件については、前記B’記載の内容と同一ワード線52bについてはワード線52aと同一動作より、説明は省略する。以上の制御によって、第4n3層のメモリセルM3を高抵抗化するときに、低抵抗化のときよりも大きな電流IHR3>ILR3がメモリセルM3に流れ、メモリセルM3を確実に高抵抗状態に遷移させることができる。G’第4n4層n:自然数のメモリセルM4を低抵抗状態に書き込む動作図22Gは、図11の断面構成図において、第4n4層のメモリセルM4を低抵抗状態にする書き込み動作について説明するための、グローバルビット線56からワード線52bまでの素子接続構成を示す等価回路図である。なお、図22Gは、図22Cに示す等価回路図に対して、メモリセル51の配置層と、それに関係するワード線、ビット線および奇数層/偶数層ビット線を選択するビット線選択スイッチ素子は異なるが、他の部分は同じである。従って、本動作の説明は、図22Cとの差分についてのみ記載する。図22Gにおいて、51は第4n4層に配置される選択メモリセルM4、58はNMOSトランジスタで構成される奇数層ビット線選択スイッチ素子、90はNMOSトランジスタで構成されるN型電流制限素子、91はPMOSトランジスタで構成されるP型電流制限素子に対応する。N型電流制限素子90とP型電流制限素子91はそれぞれのソース端子とドレイン端子同士が繋がった並列接続による双方向電流制限回路920を構成している。この動作では、ワード線52b→選択メモリセル51→ビット線53c→奇数層ビット線選択スイッチ素子58→双方向電流制限回路920→グローバルビット線56の向きに電流が流れるよう、ワード線52bにグローバルビット線56を基準として高い電圧VLR4が印加される。このとき、サブビット線選択回路73は、メモリセルM4への低抵抗状態の書き込み時には、奇数層ビット線選択スイッチ素子58のゲート端子に奇数層ビット線選択信号電圧Vppを印加してオンさせる。なお、偶数層ビット線選択スイッチ素子57のゲート端子に偶数層ビット線選択信号0Vを印加することで偶数層ビット線選択スイッチ素子57はオフさせる偶数層ビット線選択スイッチ素子57を破線で表示。以下、双方向電流制限回路920、グローバルビット線56、ワード線52bの動作条件については、前記C’記載の内容と同一ワード線52bについてはワード線52aと同一動作より、説明は省略する。以上の制御によって、第4n4層のメモリセルM4を低抵抗化するときに、飽和電流制限方式による電流制限が働き、メモリセルM4を所望の低抵抗状態に遷移させることができる。H’第4n4層n:自然数のメモリセルM4を高抵抗状態に書き込む動作図22Hは、図11の断面構成図において、第4n4層のメモリセルM4を高抵抗状態にする書き込み動作について説明するための、グローバルビット線56からワード線52bまでの素子接続構成を示す等価回路図である。なお、図22Hは、図22Dに示す等価回路図に対して、メモリセル51の配置層と、それに関係するワード線、ビット線および奇数層/偶数層ビット線を選択するビット線選択スイッチ素子は異なるが、他の部分は同じである。従って、本動作の説明は、図22Dとの差分についてのみ記載する。図22Hにおいて、その構成は図22Gと同じだが、グローバルビット線56をワード線52bに対し高電圧を印加し、電流をビット線53cからワード線52bの向きに流す設定にする。このときも、メモリセルM2への高抵抗状態の書き込みは、奇数層ビット線選択スイッチ素子58のゲート端子に奇数層ビット線選択信号電圧Vppを印加してオンさせる。なお、図示してないが、偶数層ビット線選択信号を0Vに設定することで偶数層ビット線選択スイッチ素子57はオフさせる。以下、双方向電流制限回路920、グローバルビット線56、ワード線52bの動作条件については、前記D’記載の内容と同一ワード線52bについてはワード線52aと同一動作より、説明は省略する。以上の制御によって、第4n4層のメモリセルM4を高抵抗化するときに、低抵抗化のときよりも大きな電流IHR4>ILR4がメモリセルM4に流れ、メモリセルM4を確実に高抵抗状態に遷移させることができる。なお、これらの動作は、外部から指定されたアドレスに応じて、メモリセル層およびワード線、グローバルビット線の選択を通じて行われる。また、低抵抗状態や高抵抗状態への書き込みは、選択ワード線および選択グローバルビット線に対し前述の電圧を所定時間例えば50ns程度のパルス駆動印加して行われる。また、選択ビット線以外の非選択ビット線と選択ワード線以外の非選択ワード線はハイインピーダンス状態に設定してもよいし、非選択メモリセルのダイオードがオンしないような電圧を印加してもよい。以上のように、飽和電流制限方式では、電流制限制御回路99は、偶数層のメモリセルが選択された場合は、N型電流制限素子90のゲート端子に上記第1の電圧を印加するとともに、P型電流制限素子91のゲート端子に上記第2の電圧を印加し、一方、奇数層のメモリセルが選択された場合は、N型電流制限素子90のゲート端子に上記第3の電圧を印加するととともに、P型電流制限素子91のゲート端子に上記第4の電圧を印加する。また、電流制限制御回路99は、1偶数層のメモリセルに低抵抗状態の書き込みを行う場合、選択されたグローバルビット線と選択されたワード線の間に印加される書き込み電流が、N型電流制限素子90を構成するNMOSトランジスタを介した場合と、P型電流制限素子91を構成するPMOSトランジスタを介した場合のうち、基板バイアス効果がより小さい方のN型電流制限素子90およびP型電流制限素子91の一方がオン状態になる様に第1の電圧および第2の電圧をN型電流制限素子90およびP型電流制限素子91のゲート端子にそれぞれ印加し、かつN型電流制限素子90およびP型電流制限素子91の他方がオフ状態になる様に第1の電圧および第2の電圧をN型電流制限素子90およびP型電流制限素子91のゲート端子にそれぞれ印加し、2偶数層のメモリセルに高抵抗状態の書き込みを行う場合、選択されたグローバルビット線と選択されたワード線の間で印加される書き込み電流の方向が低抵抗状態の書き込みと逆方向で、低抵抗状態への書き込みでオフ状態の方のN型電流制限素子90またはP型電流制限素子91がオン状態になる様に第1の電圧および第2の電圧をN型電流制限素子90およびP型電流制限素子91のゲート端子にそれぞれ印加し、3奇数層のメモリセルに低抵抗状態の書き込みを行う場合、選択されたグローバルビット線と選択されたワード線の間で印加される書き込み電流が、N型電流制限素子90を構成するNMOSトランジスタを介した場合と、P型電流制限素子91を構成するPMOSトランジスタを介した場合のうち、基板バイアス効果がより小さい方のN型電流制限素子90およびP型電流制限素子91の一方がオン状態になる様に第3の電圧および第4の電圧をN型電流制限素子90およびP型電流制限素子91のゲート端子にそれぞれ印加し、かつN型電流制限素子90および第2の電流制限素子の他方がオフ状態になる様に第3の電圧および第4の電圧をN型電流制限素子90またはP型電流制限素子91のゲート端子に印加し、4奇数層のメモリセルに高抵抗状態の書き込みを行う場合、選択されたグローバルビット線と選択されたワード線の間で印加される書き込み電流の方向が低抵抗状態の書き込みと逆方向で、低抵抗状態への書き込みでオフ状態の方のN型電流制限素子90またはP型電流制限素子91がオン状態になる様に第3の電圧および第4の電圧をN型電流制限素子90またはP型電流制限素子91のゲート端子にそれぞれ印加する。より具体的には、奇数層のメモリセルに低抵抗状態を書き込む場合は、低抵抗化書き込み時のメモリセルの両端への印加電圧をVLRとし、選択されたグローバルビット線の電圧を選択されたワード線の電圧より高く印加することでメモリセルに低抵抗状態の書き込みが行われ、その時のグローバルビット線とワード線間の電圧差をVLR3とするとき、電流制限制御回路99は、P型電流制限素子91を構成するPMOSトランジスタの閾値電圧をVtp、ゲート電圧をVCMPとすると、VLR-|Vtp|≦VCMP<VLR3-|Vtp|を満たす電圧VCMPをP型電流制限素子91を構成するPMOSトランジスタのゲート端子に印加してP型電流制限素子91を電流制限がかかっているオン状態とし、一方、N型電流制限素子90を構成するNMOSトランジスタの閾値電圧をVtn、ゲート電圧をVnsnとすると、Vtn≦Vnsn≦VLRVtnを満たす電圧VnsnをN型電流制限素子90を構成するNMOSトランジスタのゲート端子に印加してN型電流制限素子90をオフ状態として、奇数層のメモリセルに低抵抗状態を書き込む。一方、偶数層のメモリセルに低抵抗状態を書き込む場合は、低抵抗化書き込み時のメモリセルの両端への印加電圧をVLRとし、選択されたグローバルビット線の電圧を選択されたワード線の電圧より低く印加することでメモリセルに低抵抗状態の書き込みが行われ、その時のワード線とグローバルビット線間の電圧差をVLR4とするとき、電流制限制御回路99は、N型電流制限素子90を構成するNMOSトランジスタの閾値電圧をVtn、ゲート電圧をVCMNとすると、Vtn<VCMN≦VLR4-VLRVtnを満たす電圧VCMNをN型電流制限素子90を構成するNMOSトランジスタのゲート端子に印加してN型電流制限素子90を電流制限がかかっているオン状態とし、一方、P型電流制限素子91を構成するPMOSトランジスタの閾値電圧をVtp、ゲート電圧をVnspとすると、VLR4-VLR-|Vtp|≦Vnsp≦VHR4-|Vtp|を満たす電圧VnspをP型電流制限素子91を構成するPMOSトランジスタのゲート端子に印加してP型電流制限素子91をオフ状態とする。このとき、電流制限制御回路99は、低抵抗状態の書き込みにおいて、P型電流制限素子91をオン状態にして流れる電流と、N型電流制限素子90をオン状態にして流れる電流とが、奇数層のメモリセルに低抵抗状態を書き込む場合と偶数層のメモリセルに低抵抗状態を書き込む場合とでグローバルビット線とワード線間に流れる電流の方向が逆メモリセルを流れる電流の方向は同じで、その絶対値が所定のばらつきの範囲内で等しくなる様に、偶数層のメモリセルに低抵抗状態を書き込む場合はNMOSトランジスタのゲート端子に電圧VCMNを印加し、奇数層のメモリセルに低抵抗状態を書き込む場合はPMOSトランジスタのゲート端子に電圧VCMPを印加する。その所定のばらつきの範囲は、例えば、10以内である。また、電流制限制御回路99は、書き込み対象の層について、書き込み対象のメモリセルを高抵抗状態に書き込む場合と低抵抗状態に書き込む場合とで同じ電圧をN型電流制限素子90およびP型電流制限素子91のゲート端子にそれぞれ供給する。書き込みの必要条件以上説明の様に、実施の形態2の方法は所定の層の書き込みに対しP型電流制限素子91およびN型電流制限素子90の両方がオン状態になり得るゲート電圧両方の電流制限素子が同時にオン状態になるのではなく、それぞれの電流制限素子のソース電位によってはオン状態になり得るゲート電位を印加しておくことにある。その為の必要条件を図23a~dおよび図24a~dを用いて詳細に説明する。図23a~dは図11の構成概要図の内、双方向電流制限回路920の電圧電流の状態を追記した構成図であり、図24a~dはN型電流制限素子90とP型電流制限素子91のGBLIGBL間電圧-素子電流特性図である。図23a~dおよび図24のa~dにおいて、図23aおよび図24aは奇数層メモリセルの低抵抗化書き込み状態、図23bおよび図24bは奇数層メモリセルの高抵抗化書き込み状態、図23cおよび図24cは偶数層メモリセルの低抵抗化書き込み状態、図23dおよび図24dは偶数層メモリセルの高抵抗化書き込み状態を示している。また、図24において、各図に示すNはN型電流制限素子90の特性を、PはP型電流制限素子91の特性をそれぞれ示す。まず、奇数層メモリセルへの書き込みの必要条件について説明する。なお、低抵抗化書き込み時および高抵抗化書き込み時において、P型電流制限素子91およびN型電流制限素子90のゲート電圧はそれぞれ同一の電圧が印加される。条件1:低抵抗化書き込みにおいては、グローバルビット線GBLがワード線に対し高い電圧に設定され、メモリセル51に対応するビット線から電流が流れ込む向きに電流ILR3が流れる図22A、図22E、および図23a。このときは基板バイアス効果が小さくなる方のP型電流制限素子91がオンし、飽和領域で動作する状態にする図24aにおけるL点電流ILR3。このとき、P型電流制限素子91のゲート電圧はVCMPである。条件2:条件1のとき、N型電流制限素子90は、基板バイアス効果でオフ状態にする図24a。このとき、N型電流制限素子90のゲート電圧はVnsnである。条件3:高抵抗化書き込みにおいては、ワード線がグローバルビット線GBLに対し高い電圧ワード線-GBL間電圧はVHR3に設定され、メモリセル51から対応するビット線に電流が流れ出す向きに電流IHR3が流れる図24bにおけるH点電流IHR3。このとき、N型電流制限素子90はオン状態に変わりゲート電圧はVnsnのままに保持、且つこの時の駆動電流は条件1におけるP型電流制限素子91の駆動電流より多い状態IHR3>ILR3にする。なお、このときP型電流制限素子91のゲート電圧はVCMPで、P型電流制限素子91はオン状態、オフ状態の何れでも構わない図24bではオフ状態の場合を示す。次に偶数層メモリセルへの書き込みの必要条件を列記する。条件1~条件3の場合に対し高抵抗化と低抵抗化の電流の向きが反転するので、P型電流制限素子91とN型電流制限素子90の働きが交代する。条件4:低抵抗化書き込みにおいては、ワード線がグローバルビット線GBLに対し高い電圧ワード線-GBL間電圧はVLR4に設定され、メモリセル51から対応するビット線に電流が流れ出す向きに電流ILR4が流れる図23c。このときは基板バイアス効果が小さくなる方のN型電流制限素子90がオンし、飽和領域で動作する状態にする図24cにおけるL点電流ILR4。このとき、N型電流制限素子90のゲート電圧はVCMNである。条件5:条件4のとき、P型電流制限素子91は、基板バイアス効果でオフ状態にする図24c。このとき、P型電流制限素子91のゲート電圧はVnspである。条件6:高抵抗化書き込みにおいては、グローバルビット線GBLがワード線に対し高い電圧に設定され、メモリセル51に対応するビット線から電流が流れ込む向きに電流IHR4が流れる図24dにおけるH点電流IHR4。このとき、P型電流制限素子91はオン状態に変わりゲート電圧はVnspのままに保持、且つこの時の駆動電流は条件4におけるN型電流制限素子90の駆動電流より多い状態IHR4>ILR4にする。なお、このときN型電流制限素子90はオン状態、オフ状態の何れでも構わない図24dではオフ状態の場合を示す。さらに奇数層と偶数層のメモリセルの抵抗値を揃えるため、条件7:条件1でのP型電流制限素子91の飽和電流と条件4におけるN型電流制限素子90の飽和電流とが等しくするILR3=ILR4。以上の要点は、ゲート電圧、書き込み電圧、トランジスタサイズ等を調整し、条件1乃至条件7を満たすように設定することにある。以下、順に具体な設計方法を説明する。条件1について:図23aは奇数層メモリセルへ低抵抗化書き込みを行うとき、双方向電流制限回路920の電圧状態を示している。選択ワード線52aまたは52b図示せずには0V、P型電流制限素子91のゲート端子に接続されるノードCMPには電流制限電圧VCMP、N型電流制限素子90のゲート端子に接続されるノードCMNには所定の電圧Vnsnが印加されている。また、偶数層ビット線選択スイッチ素子57および奇数層ビット線選択スイッチ素子58は、それぞれ選択されたメモリセルに対応する一方のビット線選択スイッチ素子のゲートにVppが印加してオン状態とし、他方のビット線選択スイッチ素子のゲートには0Vが印加してオフ状態とする。このとき、グローバルビット線GBLに電圧VLR3を印加して、メモリセル端子間電圧即ち、選択ワード線と中間ノードGBLI間電圧を低抵抗化電圧VLRに相当する電圧にし中間ノードGBLIの電圧はほぼVLRとなる、選択メモリセル51に低抵抗化電流ILR3を流す。即ちP型電流制限素子91のソースまたはドレインの一方の電圧が中間ノードGBLI側でVLRとなり、ドレインまたはソースの他方の電圧がグローバルビット線GBL側でVLR3となる。トランジスタが飽和領域で動作する条件は、Vds≧Vgs-Vtとなる。ここで、Vdsはトランジスタのドレイン-ソース間電圧、Vgsはゲート-ソース間電圧、Vtはトランジスタの閾値電圧を表す。上記のトランジスタが飽和領域で動作する条件を、上記の条件1の場合に当てはめると、P型電流制限素子91は、Vds=VLR3-VLRVgs=VLR3-VCMP従って、このときP型電流制限素子91が飽和領域で動作する条件は、VLR3-VLR≧VLR3-VCMP-|Vtp|つまり、VCMP≧VLR-|Vtp|12となる。なお、P型電流制限素子91がオンする条件は、Vgs>VtよりVLR3-VCMP>|Vtp|となる。このとき、VCMPの電圧範囲はVLR-|Vtp|≦VCMP<VLR3-|Vtp|のとき、P型電流制限素子91はオン状態でかつ飽和領域で動作する。またこの時PMOSトランジスタに流れる飽和電流は、I=βp/2×Vgs-Vt2よりILR3=βp/2×VLR3-VCMP-|Vtp|213で表される。ここで、βp=W/L×μp×Cox、WはP型電流制限素子91のチャネル幅、LはP型電流制限素子91のチャネル長、μpはホール移動度、Coxは単位面積当たりの酸化膜容量を表す。条件2について:トランジスタがオフする条件は、Vgs≦Vtとなる。条件1の動作条件ではN型電流制限素子90のソースは、より低い電圧となるGBLI側に対応する。ゲート電圧Vnsnとすると、N型電流制限素子90がオフする条件は、Vnsn-VLR≦Vtnつまり、Vnsn≦VLRVtn14となる。条件3について:高抵抗化書き込み時には、条件1および2の場合と比べて、グローバルビット線-選択ワード線間の印加電圧の向きが逆転するため、N型電流制限素子90はソース、ドレインの関係が入れ替わり、中間ノードGBLIがドレインで電圧はVHR3-VHR、グローバルビット線GBLがソースで0Vとなる。このため、N型電流制限素子90のゲート電圧がVnsn>Vtnの条件を満たせば、条件2の場合はオフ状態であるにも関わらず、N型電流制限素子90はオン状態に変わる。このとき、N型電流制限素子90に流れる電流は、高抵抗化書き込み電圧VHR3に依存するが、最大ではN型電流制限素子90が飽和領域にはいったときの電流まで流すことができる。即ち、IHR3≦βn/2×Vnsn-Vtn215となり、13式および15式から、βp、βn、VCMP、Vnsnを調整することで、IHR3>ILR3を満たすようことができるがわかる。条件4について:偶数層メモリセルに低抵抗化書き込みを行う場合は条件1と同様であるが、グローバルビット線-選択ワード線間の印加電圧の向きが逆転するため、P型電流制限素子91の代わりにN型電流制限素子90が飽和領域で動作するようにする。このときN型電流制限素子90が飽和領域で動作する条件は、VLR4-VLR≧VCMN-Vtnつまり、VCMN≦VLR4-VLRVtn16となる。また、N型電流制限素子90がオンする条件も加味すると、VCMNの電圧範囲はVtn<VCMN≦VLR4-VLRVtnとなる。またこの時N型電流制限素子90に流れる飽和電流はILR4=βn/2VCMN-Vtn217で表される。条件5について:条件2と同様であるが、グローバルビット線-選択ワード線間の印加電圧の向きが逆転するためN型電流制限素子90の代わりにP型電流制限素子91がオフするようにする。この場合、P型電流制限素子91のソースは、より高い電圧となるGBLI側に対応しそのゲート電圧Vnspとすると、P型電流制限素子91がオフする条件は、VLR4-VLR-Vnsp≦|Vtp|つまり、Vnsp≧VLR4-VLR-|Vtp|18となる。条件6について:条件3と同様であるが、グローバルビット線-選択ワード線間の印加電圧の向きが逆転するためP型電流制限素子91がオン状態になる。条件5の場合とグローバルビット線-選択ワード線間の印加電圧の向きが逆転するため、P型電流制限素子91はソース、ドレインの関係が入れ替わり、中間ノードGBLIがドレインで電圧はVHR、グローバルビット線GBLがソースでVHR4となる。このため、P型電流制限素子91のゲート電圧がVnsp<VHR4-Vtpの条件を満たせば、条件5の場合はP型電流制限素子91はオフ状態であるにも関わらず、同じゲート電圧VnspでP型電流制限素子91はオン状態に変わる。このとき、P型電流制限素子91に流れる電流は、高抵抗化書き込み電圧VHR4に依存するが、最大ではP型電流制限素子91が飽和領域にはいったときの電流まで流すことができる。即ち、IHR4≦βp/2×VHR4-Vnsp-|Vtp|219となり、17式および19式から、βp、βn、VCMP、Vnsnを調整することで、IHR4>ILR4を満たすようことができる。条件7について:条件1でのP型電流制限素子91の飽和電流と条件4におけるN型電流制限素子90の飽和電流とを等しくするILR3=ILR4。式13と式17よりβpVLR3-VCMP-|Vtp|2=βnVCMN-Vtn220βn、βp、VCMP、VCMN、VLR3を調整することでこの関係を満たすようにするのであるが、まずβn、βpはトランジスタの単位長辺りの電流能力に比例する項であり、一般にはPMOSトランジスタはNMOSトランジスタの約1/2の電流能力である。従って、P型電流制限素子91を構成するPMOSトランジスタのトランジスタ幅WをN型電流制限素子90を構成するNMOSトランジスタのトランジスタ幅の2倍となるよう設計すれば、式20は概ね2乗項の中だけの大小関係で考えることが出来るようになる。また閾値電圧はNMOSトランジスタとPMOSトランジスタでその絶対値はほぼ同じ電圧値になるようにしても差し支えないので、閾値電圧は揃えた設定にすることができる。その結果、2乗項の中はゲートソース間電圧VCMNおよびVCMPに関連した項だけに依存することになる。図25は以上説明の条件1から条件7のうち、ゲートCMPおよびCMNの設定電圧範囲の一例をグラフ化したものである。一例として、図25に示すVCMP、Vnsn、VCMN、Vnspの電圧について、各々、高抵抗化時の電流が最大となる条件を設定した場合i~ivに示す矢印の条件を検証する。各々、VCMP=VLR-|Vtp|Vnsn=VLRVtnVCMN=VLR3-VLRVtn=VLR4-VLRVtnVnsp=VLR3-VLR-|Vtp|=VLR4-VLR-|Vtp|となる。また、低抵抗化で流れる電流は、式13は、ILR3=βp/2VLR3-VCMP-|Vtp|2=βp/2VLR3-VLR213’式17は、ILR4=βn/2VCMN-Vtn2=βn/2VLR4-VLR217’となり、同一の式形式になる。先述のようにβp=βnなる設計をするので、VLR3=VLR4なる制御、即ち、メモリ層に依らず絶対値電圧が同一の低抵抗化電圧を印加すれば、iとiiiの駆動電流は同一となり、従って偶数層と奇数層の設定される抵抗値は揃えることができることがわかる。高抵抗化で流れる電流については、式15は、IHR3≦βn/2×Vnsn-Vtn2=βn/2×VLR215’式19は、IHR4≦βp/2×VHR4-Vnsp-|Vtp|2≒βp/2×VLR219’となる。図25の縦軸に示すように、VLR4-VLR<VLR<VLR3のような大小関係があるので、N型電流制限素子90のゲート端子に接続されるノードCMNに印加される電圧は図25で明らかなようにiiの方がiiiより高い。即ちiiの方がiiiより多くの電流を駆動できる。同様にP型電流制限素子91のゲート端子に接続されるノードCMPはivの方がiより低い。即ちivの方がiより多くの電流を駆動できる。先述のように、iとiiiは同一の電流量に調整されるため、iiの電流量の方がiより多く、またivの電流量の方がiiiの電流量より多く駆動できる。即ち条件3および条件6を満たしていることがわかる。ところで、図25に示す電圧差Aは、低抵抗化電圧VLR3をグローバルビット線GBLに印加し選択メモリセルに低抵抗化電流ILR3を流したときの、P型電流制限素子91のソース-ドレイン間のインピーダンスによる分圧電圧であり、電圧差Bは、低抵抗化電圧VLR4を選択ワード線に印加し選択メモリセルに低抵抗化電流ILR4を流したときの、N型電流制限素子90のソース-ドレイン間のインピーダンスによる分圧電圧である。従ってP型電流制限素子91およびN型電流制限素子90のトランジスタ幅Wを適切な幅以上に設計し、低抵抗化時のトランジスタのインピーダンスをメモリセルの低抵抗状態より低くするVLR/ILR3またはVLR/ILR4以下にする設計を行うことで、VLR4-VLR<VLR<VLR3の関係は実現することができる。また、表4に各層のメモリセルM1~M4の各々の動作に対応した主要信号の設定電圧を示している。表4において、奇数層ビット線選択スイッチ素子58と偶数層ビット線選択スイッチ素子57は本実施の形態の場合NMOSトランジスタで構成しているが、そのゲート電圧は、少なくとも、VHR4Vtnより高く設定した電圧を偶数層ビット線選択信号および奇数層ビット線選択信号に印加し、N型電流制限素子90またはP型電流制限素子91の電流制限として働く時のインピーダンスより十分小さくすることが望ましい。以上、動作原理に基づいて条件1から条件7なる設計法を示したが、実際の回路動作においては各種ばらつきが存在するため、例えばβp=βnなる設計を行っても偶数層と奇数層で設定される抵抗値を完全な一致はしないことが考えられる。想定する製品の規格などにも依存するが、ここで示した等号関係等の条件は、一般的な変動許容量と同様に、10程度の誤差を含め許容することはいうまでもない。また、これらの条件に基づいて設計したものに対し、一般的にヒューズプログラム回路として知られているトリミング手段で、電圧VCMP、Vnsn、VCMN、Vnspを製造段階で微調整することで、より最適な状態を実現してもよいことは言うまでもない。ここで、飽和電流制限方式における電流制限制御回路99の回路構成の一例を図26に示す。この電流制限制御回路99は、電流制限用電圧発生回路206、Vnsn電圧発生回路207、Vnsp電圧発生回路208、出力選択回路214および出力回路219を備える。図26において、定電流源201は、所定の低抵抗化電流ILR4を発生する定電流源である。NMOSトランジスタ203は、ソース端子をグランド0Vが接続され、ドレイン端子とゲート端子とが互いに接続されている。NMOSトランジスタ204は、ソース端子がグランド0V接続されている。PMOSトランジスタ205は、ソース端子に奇数層メモリセルの低抵抗化電圧VLR3が接続され、ドレイン端子とゲート端子とが接続されている。電流制限用電圧発生回路206では、定電流源201とダイオード接続されたNMOSトランジスタ203とが直列接続され、ダイオード接続されたPMOSトランジスタ205とNMOSトランジスタ204とが直列接続され、NMOSトランジスタ203のゲートおよびドレイン端子とNMOSトランジスタ204のゲート端子とがカレントミラー接続されて構成され、NMOSトランジスタ203のゲートを出力端子CMNSとし、PMOSトランジスタ205のゲートを出力端子CMPSとして構成されている。電流制御素子29aおよび29bは、一端がグランドに接続され、メモリセル51で使用しているのと同一の電流制御素子である。また、固定抵抗素子209aおよび209bは、抵抗変化素子10の低抵抗状態と同等な抵抗値を有する固定抵抗素子である。NMOSトランジスタ211は、ドレイン端子とゲート端子とが接続されている。PMOSトランジスタ210は、ソース端子が電源電圧VLR3に接続され、ゲート端子が電流制限用電圧発生回路206の出力ノードCMPSに接続されている。Vnsn電圧発生回路207では、電源電圧VLR3とグランドとの間に、PMOSトランジスタ210とNMOSトランジスタ211と固定抵抗素子209aと電流制御素子29aとが直列接続され、NMOSトランジスタ211のドレインノードnsnsが出力端子となっている。電流制御素子29aは、メモリセル51で使用しているのと同一の双方向ダイオード素子である。固定抵抗素子209aは、抵抗変化素子10の低抵抗状態と同等な抵抗値を有する固定抵抗素子である。PMOSトランジスタ213はドレイン端子とゲート端子とが接続されている。NMOSトランジスタ212は、ソース端子がグランドに接続され、ゲート端子が電流制限用電圧発生回路206の出力ノードCMNSに接続したされている。Vnsp電圧発生回路208は、偶数層メモリセルの低抵抗化電圧VLR4とグランドとの間に、固定抵抗素子209aと電流制御素子29aとPMOSトランジスタ213とNMOSトランジスタ212とが直列接続され、PMOSトランジスタ213のドレインノードnspsが出力端子となっている。出力選択回路214は、MLAY信号によって、第1の出力ノードCMP2への出力信号として、第1の入力CMPSか第2の入力nspsを選択出力し、第2の出力ノードCMN2への出力信号として、第3の入力CMNSか第4の入力nsnsを選択出力する。出力回路219は、第1の出力ノードCMP2からの入力信号と第2の出力ノードCMN2からの入力信号とをそれぞれ電流増幅する2つの差動増幅器220および221を有する。差動増幅器220は、第1入力端子が第1の出力ノードCMP2と接続され、第2入力端子と出力端子とがフィードバック接続された第1の差動増幅器である。差動増幅器221は、第1入力端子が第2の出力ノードCMN2と接続され、第2入力端子と出力端子とがフィードバック接続された第2の差動増幅器である。各差動増幅器220と221の出力端子には、それぞれ、動作安定化のための平滑容量222と223が接続されている。また、NMOSトランジスタ203とNMOSトランジスタ204とNMOSトランジスタ212とN型電流制限素子90とはそれらの電流能力を合わせるために同一のトランジスタサイズとし、PMOSトランジスタ205とPMOSトランジスタ210とP型電流制限素子91とはそれらの電流能力を合わせるために同一のトランジスタサイズとする。次に本構成における電流制限制御回路99の動作について説明する。定電流源201は偶数層の選択メモリセルに低抵抗化書き込み電流ILR4を流す。ダイオード接続されるNMOSトランジスタ203はそのサイズがN型電流制限素子90と同一のゲート幅Wnsとなっているので電流ILR4が流れるとそのゲート端子と共通のドレイン端子電圧は電流制限電圧VCMNとなる。本電圧VCMNは電流制限用電圧発生回路206のCMNS端子に出力される。CMNS端子はNMOSトランジスタ203と同一サイズのNMOSトランジスタ204のゲート端子にミラー比1でカレントミラー接続されているので、NMOSトランジスタ204のドレイン-ソース間電流I1もILR4となる。よって、ILR4=ILR3となる様にVCMPが生成されるため、ソース端子にVLR3が印加され、ダイオード接続されるPMOSトランジスタ205はそのサイズがP型電流制限素子91と同一のWpsとなっているので電流I1=ILR3=ILR4が流れるとそのゲート端子と共通のドレイン端子電圧は電流制限電圧VCMPとなる。本電圧VCMPは電流制限用電圧発生回路206のCMPS端子に出力される。CMPS端子の出力電圧VCMPがVnsn電圧発生回路207のPMOSトランジスタ210のゲート端子に入力されると、PMOSトランジスタ205とミラー比1でカレントミラー接続され、何れのソース端子電圧も共に電源電圧VLR3としているので、PMOSトランジスタ210のドレイン-ソース間電流I2はI1と同じになる。つまり、I2=ILR3となる。各素子が直列接続されるVnsn電圧発生回路207に電流ILR3が流れると、電流制御素子29aと低抵抗状態と同じ抵抗値の固定抵抗素子209aによる電位差は低抵抗状態への書き込み電圧VLRとなり、ダイオード接続されるNMOSトランジスタ211の電位差はほぼVtnとなるので、中間ノードnsnsの電圧は式17と同じ関係となり、Vnsn電圧発生回路207は電圧Vnsnを発生する。一方、CMNS端子の出力電圧VCMNがVnsp電圧発生回路208のNMOSトランジスタ212のゲート端子に入力されると、NMOSトランジスタ203とミラー比1でカレントミラー接続され、何れのソース端子も共にグランドに接続されているので、NMOSトランジスタ212のドレイン-ソース間電流I3はILR4と同じになる。各素子が直列接続されるVnsp電圧発生回路208に電流ILR4が流れると、電源電圧VLR4が一端に接続される低抵抗状態と同じ抵抗値の固定抵抗素子209bと電流制御素子29bによる電位差は低抵抗状態への書き込み電圧VLRと等しくなり、ダイオード接続されるPMOSトランジスタ213の電位差はほぼVtpとなるので、中間ノードnspsの電圧は式16と同じ関係となり、Vnsp電圧発生回路208は電圧Vnspを発生する。更に、アクセスするメモリセルの層が奇数層の場合、出力選択回路214に入力される信号MLAY=‘L’となると、PMOSトランジスタで構成されるスイッチ素子215と216はオン状態、NMOSトランジスタで構成されるスイッチ素子217と218はオフ状態となり、出力選択回路214の第1の出力ノードCMP2には電圧VCMPが出力され、第2の出力ノードCMN2には電圧Vnsnが出力される。一方、入力信号MLAY=‘H’となると、PMOSトランジスタで構成されるスイッチ素子215と216はオフ状態、NMOSトランジスタで構成されるスイッチ素子217と218はオン状態となり、出力選択回路214の第1の出力ノードCMP2には電圧Vnspが出力され、第2の出力ノードCMN2には電圧VCMNが出力される。信号MLAYによって出力選択される前記電圧の組み合わせは、奇数層メモリセルおよび偶数層メモリセルを選択する場合の双方向電流制限回路のノードCMNとノードCMPに入力される電圧にそれぞれ相当する。第1の出力ノードCMP2と第2の出力ノードCMN2での電圧は、それぞれ、差動増幅器220と221で電流増幅され、同一電圧入力電圧と同一の電圧として、それぞれ、ノードCMPとノードCMNへ出力される。前記出力ノードCMPとノードCMNは図13に示すように、複数の双方向電流制限回路に並列接続される。以上の構成および動作により、各書き込みモードにおけるN型電流制限素子90とP型電流制限素子91の電圧を最適な状態に設定制御することができる。なお、発生電圧VnsnやVnspは、少なくとも式15、式14や式19、式18をそれぞれ満足すれば良いので、Vnsn電圧発生回路207の構成は、Vnsn電圧発生回路207のNMOSトランジスタ211を除き、PMOSトランジスタ210と固定抵抗素子209aとを直列接続した構成であっても構わないし、Vnsp電圧発生回路208の構成は、Vnsp電圧発生回路208のPMOSトランジスタ213を除き、NMOSトランジスタ212と電流制御素子29bとを直列接続した構成でも構わない。また、nsns端子への出力電圧Vnsnやnsps端子への出力電圧Vnspを外部から入力しても構わない。以上の様な電圧設定によって、低抵抗状態の抵抗値を設定する電流制限書き込みを、各層共に安定的に実施することができる。更に、同一層のメモリセルに対する低抵抗化書き込みと高抵抗化書き込み時において、ノードCMNとノードCMPの電圧はそれぞれの書き込みモードにおいて同一にできることから、選択メモリセルに関係するグローバルビット線56と選択ワード線52の電圧を変更するだけで短時間に低抵抗化書き込みと高抵抗化書き込みを実行することができる。従って、同一層のメモリセルに対する低抵抗化書き込みと高抵抗化書き込みがメモリセルアレイ200内の複数のブロックで同時期に混在した場合においても、図14に示す各ブロック毎に供給しているVCMN0~VCMN15の電圧値およびVCMP0~VCMP15の電圧値を同一にすることが出来、電流制限制御回路は1つで済むため、回路構成を簡単化できる。また、低抵抗化書き込み時に一端高抵抗化書き込みを実施して高抵抗状態にしてから低抵抗化書き込みを実施する方法や、高抵抗化書き込み時に一端低抵抗化書き込みを実施して低抵抗状態にしてから高抵抗化書き込みを実施する方法といった様な反転書き込み方法が短時間で容易に行うことも可能である。一部トランジスタの低Vt化方式なお、実施の形態1や実施の形態2の説明で明らかのように、グローバルビット線やワード線に印加する低抵抗化電圧VLR1、VLR2、VLR3、VLR4や高抵抗化電圧VHR1、VHR2、VHR3、VHR4は、少なくとも、メモリセル51を構成する抵抗変化素子の低抵抗化書き込み電圧または高抵抗化書き込み電圧と、電流制御素子双方向ダイオード素子の閾値電圧VF両者の総和がほぼメモリセル51の抵抗変化電圧VLRまたはVHRに相当と、偶数層ビット線選択スイッチ素子または奇数層ビット線選択スイッチ素子の閾値電圧と、N型電流制限素子90またはP型電流制限素子91の閾値電圧VtnまたはVtpの総和以上が必要となる。例えば、抵抗変化素子の書き込み電圧が1V、ダイオード素子の閾値電圧VFが2V、ビット線選択スイッチ素子や電流制限素子のトランジスタの閾値電圧が0.5V程度とすると、3.5V程度の電圧が必要になる。実際にはマージンを設け、またトランジスタは基板バイアス効果の影響で閾値電圧は0.5Vより高くなる。その為、クロスポイントメモリの書き込みのための駆動電圧は5V程度の電圧が必要となる。実施の形態1や実施の形態2の構成のクロスポイントメモリの構造や制御をさらに最適化し、書き込み電圧を低下させ消費電力を低減できる展開構成が考えられる。展開例1図27は、図11の構成において、N型電流制限素子90およびP型電流制限素子91を構成するMOSトランジスタの閾値電圧Vtを、0Vに調整した構成のものであるここでは、そのようなN型電流制限素子およびP型電流制限素子を、それぞれ、N型電流制限素子90aおよびP型電流制限素子91aと呼ぶ。ここで、本展開例のN型電流制限素子90の閾値電圧を第3の閾値電圧、P型電流制限素子91の閾値電圧を第4の閾値電圧、その他のNMOSトランジスタの閾値電圧を第1の閾値電圧、その他のPMOSトランジスタの閾値電圧を第2の閾値電圧とする。所定のトランジスタだけ閾値電圧Vtを変える方法は、通常知られているようにそのトランジスタ部だけマスクを設けVt注入が入らないようにする、またはその領域だけVt注入量を変えることで容易に可能である。また閾値を0Vでは無く、その領域だけ注入イオン種を変えデプレッショントランジスタを構成し、N型電流制限素子90aについては負電圧、P型電流制限素子91aについては正電圧の閾値電圧でノーマリオン状態に設定してもよい。また、偶数層ビット線選択信号、奇数層ビット線選択信号のハイレベルは、メモリセル51の抵抗変化電圧VLRまたはVHRと選択スイッチの閾値電圧Vtの総和以上の電圧で、このクロスポイント型抵抗変化不揮発性記憶装置の電源電圧またはそれを昇圧した電圧を用い、偶数層ビット線選択スイッチ素子57、奇数層ビット線選択スイッチ素子58のオン状態のインピーダンスは極力小さくしている。この構成の場合、グローバルビット線とワード線の間の低抵抗状態への書き込み電圧VLR1、VLR2、VLR3およびVLR4は、トランジスタの閾値電圧分低下させることが可能になる。これは、N型電流制限素子90aまたはP型電流制限素子91aはスイッチング機能としてではなく、双方向的な電流制限機能を有した1種の抵抗体としての機能のため、このような構成が可能になる。なお、閾値電圧を、0Vではなく、負電圧であるデプレッション型への設定でもかまわない。こうすることで、書き込み電圧VLR1、VLR2、VLR3、VLR4をトランジスタの閾値電圧分程度だけ低電圧化でき、それに伴いVHR1、VHR2、VHR3、VHR4も低電圧化ができ、書き込み動作の安定化とともに、より低消費電力化が可能となる。なお、展開例1では、偶数層ビット線選択信号、奇数層ビット線選択信号の駆動電圧や、N型電流制限素子90aのゲート電圧は、前述のような比較的高い電圧を用いるが、トランジスタのゲート駆動だけなので、書き込み電圧VLR1、VLR2、VLR3、VLR4の低電圧化に比べ低消費電力化への寄与は小さい。展開例2図28は、図27の構成においてさらに、偶数層ビット線選択スイッチ素子57および奇数層ビット線選択スイッチ素子58のNMOSトランジスタの閾値電圧Vtも、0V以下の第3の閾値電圧に設定しているここでは、そのような偶数層ビット線選択スイッチ素子および奇数層ビット線選択スイッチ素子を、それぞれ、偶数層ビット線選択スイッチ素子57aおよび奇数層ビット線選択スイッチ素子58aと呼ぶ。。図29は、展開例2の場合に用いられるグローバルビット線デコーダ/ドライバ回路98のうち、ドライバ回路980の一例を示している。このドライバ回路980は、活性化状態では書き込み電圧のハイレベルに対応する第1電圧の出力状態とロウレベルに対応する第2電圧の出力状態とのいずれかを出力し、非活性化状態ではハイインピーダンス状態を出力するトライステートバッファ981と、一端がトライステートバッファ981の出力端子とワイヤード接続され、他端が上記第1の閾値電圧と第3の閾値電圧との絶対値の和以上である第3電圧に接続されたプルアップ素子982とを有する。このグローバルビット線デコーダ/ドライバ回路98は、メモリセル51への書き込み時において、非選択のグローバルビット線に対して、上記第3電圧を印加し、一方、メモリセル51からの読み出し時において、非選択のグローバルビット線に対して、上記第3電圧を印加する。上記第3電圧は、好ましくは、メモリセル51を非選択状態にさせるときのビット線電圧である。より詳しくは、このドライバ回路980は、トライステートバッファ981と、その出力にワイヤード接続されたPMOSトランジスタのプルアップ素子982とで構成され、トライステートバッファ981は書き込みデータを指示するdata0、data1、data2、data3を入力とし、グローバルビット線選択を指示するデコード信号AD0、AD1、AD2、AD3がイネーブル端子ENに接続されている。またプルアップ素子982のゲート端子には同じくデコード信号AD0、AD1、AD2、AD3が接続され、またプルアップ素子982のソースは約1Vに設定された電圧源が接続されている。図14において、ドライバ回路980は4つの同じ構成のものがグローバルビット線GBL000、GBL001、GBL002、GBL003に各々接続される。なお、プルアップ素子982のソース電圧の設定方法について、図30に電圧関係図を示している。書き込み回路や読み出し回路など周辺回路を構成するNMOSトランジスタの閾値電圧を第1の閾値電圧としてVtn1とし、偶数層ビット線選択スイッチ素子5757aや奇数層ビット線選択スイッチ素子5858aのNMOSトランジスタを第3の閾値電圧としてVtn3としてあらわしている。この展開例では設定する閾値電圧は0Vであるが、ばらつきを含め設定閾値電圧の下限をあらわしている。そして設定するソース電圧はVtn1|Vtn3|以上の電圧で、非選択ビット線電圧を上回らない範囲で設定する。以上のような構成においてその動作原理を説明する。展開例2は、偶数層ビット線選択スイッチ素子57aおよび奇数層ビット線選択スイッチ素子58aの閾値電圧も0Vに設定するものである。これは選択状態におけるゲート電圧の昇圧手段を不要にすることや、書き込み電圧のより低電圧化が行えるが、一方で非選択状態としてゲート電圧を0Vに設定してもオフリーク電流のため、非選択のグローバルビット線と非選択ビット線間にリーク電流が生じ、消費電流の増加や、読み出し動作では誤動作の原因になることが考えられる。これを防止する手段として非選択状態の偶数層ビット線選択スイッチ素子57aおよび奇数層ビット線選択スイッチ素子58aのゲート電圧として、第3の閾値電圧Vtn3以下の負電圧を与えることが考えられる。しかし、この手法には負電圧生成回路が必要であり、回路面積の増大や、昇圧手段を不要にする効果が相殺され望ましくない。その為、展開例2ではソース電圧をゲート電圧や基板電圧より高くし、実効的にゲート-ソース間電圧を、通常のトランジスタの閾値電圧以下にすることでトランジスタをオフする方法を採用している。図29において、非選択のグローバルビット線は閾値電圧以上の電圧として1Vを印加する構成にしている。例えばグローバルビット線GBL000を選択の場合、トライステートバッファ981のデコード信号AD0はハイレベルが入力され、トライステートバッファ981は活性化され、書き込みデータ信号data0で指示される情報がグローバルビット線GBL000に伝えられる。一方グローバルビット線GBL000が非選択の場合、デコード信号AD0はロウレベルが入力され、トライステートバッファ981の出力はハイインピーダンスとなり、プルアップ素子982PMOSトランジスタはオンし、そのソース電圧1Vがグローバルビット線GBL000に設定される。図31はグローバルビット線とビット線の間の偶数層または奇数層ビット線選択スイッチ素子および、電流制限素子の等価回路を示している。VaおよびVbの記号は、それぞれ、NMOSトランジスタ偶数層ビット線選択スイッチ素子57aまたは奇数層ビット線選択スイッチ素子58aのソースおよびドレインから見たゲート電圧Vgをそれぞれ示している。非選択状態ではゲート電圧は0Vが印加されている。また非選択のグローバルビット線は1V、ビット線側は、書き込み時または読み出し動作時、メモリセルの両端への印加電圧の約1/2くらい読み出し時:約1V~2V、書き込み時:約2V~3Vの電圧になっている。その為、グローバルビット線側からみたVgつまりVaは-1V、ビット線側からみたVgも-1V~-3Vとなり、何れから見てもビット線選択スイッチ素子のゲート-ソース間電圧Vgは閾値電圧0Vより十分低く、実効的に偶数層ビット線選択スイッチ素子57aおよび奇数層ビット線選択スイッチ素子58aはそれぞれオフ状態となり、非選択状態のグローバルビット線へのリーク電流を減じることができる。この場合、電源電圧と基準電圧である0Vの間にある所定の電圧を生成する必要があるが、抵抗分割法等、従来より知られている手段を用いることで、昇圧回路や負電圧生成回路に比べ回路規模を小さく、容易に構成できる。なお、プルアップ素子982のソース電圧はVtn1|Vtn3|以上とするが、より最適には非選択ビット線電圧と同一にする、即ち図31においてVa側の電圧とVb側の電圧を同電位に設定することで、リーク電流が生じず望ましい。以上のように、展開例2の場合、偶数層ビット線選択信号、奇数層ビット線選択信号の駆動電圧や、N型電流制限素子90のゲート電圧も展開例1の場合に比べ低電圧化が可能で、これらの為の昇圧回路を設ける必要がなく、低電圧化と回路構成の簡素化が可能となる。なお、所定トランジスタの閾値電圧として0Vや負電圧の設定を行うが、実際の製造においては多数のトランジスタ間でばらつきが存在するので、例えば閾値電圧が0Vと呼んでも正電圧または負電圧で分布する。一般に閾値電圧のばらつきは50mV~100mV存在するので、NMOSトランジスタの場合は100mV以下を、PMOSトランジスタの場合は-100mV以上の閾値電圧であることを指す。また、本実施の形態のクロスポイント型クロスポイント型抵抗変化不揮発性記憶装置は、一般的なLSIと同様に通常のトランジスタの閾値電圧は、NMOSトランジスタの場合は500mV程度、PMOSトランジスタの場合は-500mV程度で形成している。従って本発明の一つである書き込み動作電圧の低下の為には、閾値電圧として0Vまたはそれ以下に下げることで、500mV程度の低電圧化ができ明らかな効果につながる。しかしながら、通常のトランジスタを高耐圧トランジスタなどで構成し、閾値電圧が例えば1V以上に設定される場合、必ずしも展開例1や展開例2で説明のトランジスタの閾値を0V以下に設定するのではなく、500mV程度低目に設定することも本発明の趣旨に含まれることは言うまでもない。以上の様に、本発明によると、同一構造形成したクロスポイントメモリを積層した多層メモリ構造の不揮発性記憶装置に対して、低抵抗状態の抵抗値を設定する電流制限書き込みを、各層共に安定的に実施可能な多層クロスポイントメモリを実現することができる。以上、本発明に係るクロスポイント型抵抗変化不揮発性記憶装置について、実施の形態1および2、展開例1および2を用いて説明したが、本発明は、このような形態に限定されるものではない。本発明の主旨を逸脱しない範囲で、各実施の形態および展開例に対して当業者が思いつく各種変形を施して得られる形態や、各実施の形態および展開例における構成要素を任意に組み合わせて得られる形態も、本発明に含まれる。たとえば、図11では、抵抗変化素子10のZ方向における向きとして、第2の抵抗変化層12が上方に位置したが、本発明に係るクロスポイント型抵抗変化不揮発性記憶装置は、これとは上下逆向きの抵抗変化素子を備えてもよい。このようなクロスポイント型抵抗変化不揮発性記憶装置では、図11におけるメモリセルM1、M2、M3、M4は、メモリセルとそれを挟むビット線53およびワード線52との関係では、それぞれ、M4、M3、M2、M1に相当するので、それに沿った制御方法の変更で対応できる。また、上記実施の形態では、第1の抵抗変化層および第2の抵抗変化層を構成する酸素不足型の遷移金属酸化物は、タンタル酸化物であったが、本発明に係る抵抗変化素子を構成する第1の抵抗変化層および第2の抵抗変化層は、この材料に限らず、極性の異なる電圧が印加されることで低抵抗状態および高抵抗状態の少なくとも2つの状態を可逆的に変化する抵抗変化特性を有する抵抗変化層でかつ、抵抗変化層を低抵抗化する時に電流制限を行い、高抵抗化する時、低抵抗化電圧の絶対値より大きく、低抵抗化電圧とは逆の極性の電圧を印加する場合に安定動作するような抵抗変化層であればよい。具体的には、酸素不足型のタンタル酸化物以外に、酸素不足型のハフニウム酸化物、およびジルコニウム酸化物から選ばれる少なくとも1種を含むものであればよい。これらの酸素不足型遷移金属酸化物の積層構造の抵抗変化層は、酸素不足型のタンタル酸化物の積層構造で構成される抵抗変化層と同様、双方向型の抵抗変化特性を示し、酸素不足度が小さい第2の抵抗変化層側の電極に、酸素不足度が大きい第1の抵抗変化層側の電極に対し、負の電圧を印加することにより、高抵抗状態から低抵抗状態に変化し、逆に、第2の抵抗変化層側の電極に、第1の抵抗変化層側の電極に対し、正の電圧を印加することにより、低抵抗状態から高抵抗状態に変化する特性を有する。酸素不足型のハフニウム酸化物及びジルコニウム酸化物は、酸素不足型のタンタル酸化物と同様、ハフニウム及びジルコニウムターゲットを用いて、酸素を含む不活性ガス雰囲気中でスパッタする反応性スパッタ法を用いて形成することができる。膜中の酸素濃度は、スパッタ中の雰囲気に含まれる酸素濃度を調整することにより調節できる。つまり、上記の各実施の形態においては、抵抗変化層はタンタル酸化物の積層構造で構成されていたが、本発明の上述した作用効果は、タンタル酸化物の場合に限って発現されるものではなく、本発明はこれに限定されない。例えば、ハフニウムHf酸化物の積層構造やジルコニウムZr酸化物の積層構造などであってもよい。また、第1の抵抗変化層と第2の抵抗変化層を構成する金属は、異なっていてもよい。その際、酸素不足度が小さい第2の抵抗変化層を構成する金属の標準電極電位が、酸素不足度が大きい第1の抵抗変化層を構成する金属の標準電極電位より小さいほうが好ましい。標準電極電位は、その値が小さいほうが酸化しやすいため、酸素不足度が小さい第2の抵抗変化層を構成する金属の標準電極電位を、酸素不足度が大きい第1の抵抗変化層を構成する金属の標準電極電位より小さくすることが好ましい。第1の抵抗変化層よりも酸素の量が多い第2の抵抗変化層とこの第2の抵抗変化層に接続されている電極との界面近傍で、酸化還元反応による抵抗変化現象がより発生しやすくなるためである。さらに、その他の材料であっても、同様の抵抗変化特性を有する抵抗変化素子を用いた本発明に係る構成のクロスポイント型抵抗変化不揮発性記憶装置であれば、同様の効果を奏することができる。また、上下電極間に挟まれる遷移金属酸化物層としては、抵抗変化を発現する主たる抵抗変化層として、タンタル、ハフニウム、ジルコニウム等の酸化物層が含まれていればよく、これ以外に例えば微量の他元素が含まれていても構わない。抵抗値の微調整等で、他元素を少量、意図的に含めることも可能であり、このような場合も本発明の範囲に含まれるものである。例えば、抵抗変化層に窒素を添加すれば、抵抗変化層の抵抗値が上がり、抵抗変化の反応性を改善できる。したがって、酸素不足型の遷移金属酸化物を抵抗変化層に用いた抵抗変化素子について、抵抗変化層を、MOxで表される組成を有する第1の酸素不足型の遷移金属酸化物を含む第1の領域第1の抵抗変化層と、MOy但し、x<yで表される組成を有する第2の酸素不足型の遷移金属酸化物を含む第2の領域第2の抵抗変化層とを有した構成とした場合、前記第1の領域および前記第2の領域は、対応する組成の遷移金属酸化物のほかに、所定の不純物例えば、抵抗値の調整のための添加物を含むことを妨げない。また、スパッタリングにて抵抗膜を形成した際に、残留ガスや真空容器壁からのガス放出などにより、意図しない微量の元素が抵抗膜に混入することがあるが、このような微量の元素が抵抗膜に混入した場合も本発明の範囲に含まれることは当然である。さらに、上述した実施の形態においては、第2の抵抗変化層高濃度酸化物層と接するように配置される電極第2電極は、Pt白金の例で説明したが、例えば、Au金、Irイリジウム、Pdパラジウム、Cu銅及びAg銀等、抵抗変化層を構成する遷移金属の標準電極電位より標準電極電位が高い材料のうちの1つまたは複数の材料を用いて構成すればよい。また、第1の抵抗変化層低濃度酸化物層と接するように配置される電極第1電極は第2電極を構成する材料の標準電極電位より小さい材料例えば、第2電極が前記貴金属材料の場合は、W、Ni、あるいはTaN等で構成されることが好ましい。また、上記の条件に加えて、第1電極材料の標準電極電位は、抵抗変化層を構成する遷移金属の標準電極電位の値以下の材料で構成されることが、さらに好ましい。標準電極電位は、その値が高いほど酸化されにくいため、標準電極電位の値が抵抗変化層を構成する遷移金属の標準電極電位より高い場合、その界面近傍の抵抗変化層が酸化されやすく、逆の構成の場合はその界面近傍の抵抗変化層が酸化されにくいため、標準電極電位の値が高い方の電極界面近傍の抵抗変化層で抵抗変化現象が発現しやすくなり、安定動作ができるためである。これを一般化すると、第2電極の標準電極電位V2と抵抗変化層を構成する遷移金属の標準電極電位VMとの間にはV2>VMの関係があり、かつ第2電極の標準電極電位V2と第1電極の標準電極電位V1との間にはV2>V1の関係があることが好ましい。また、さらにはV1≦VMの関係があることが好ましい。このような構成とすることにより、第2電極と接する第2の抵抗変化層内で抵抗変化現象を安定に起こすことができる。