一端が第1の電圧線に接続され、印加される電圧に対して非線形となるインピーダンス特性を有する抵抗性素子と、一端が前記抵抗性素子の他端に接続され、他端が第1の出力端子に接続され、ゲートが入力端子に接続された第1導電型の第1のMOSトランジスタと、一端が前記第1のMOSトランジスタの他端に接続され、他端が第2の電圧線に接続され、ゲートが前記第1のMOSトランジスタのゲートに接続された第2導電型の第2のMOSトランジスタと、を有する第1のインバータ回路と、一端が前記第1の電圧線に接続され、他端が第2の出力端子に接続され、ゲートが前記第1の出力端子に接続された第1導電型の第3のMOSトランジスタと、一端が前記第3のMOSトランジスタの他端に接続され、他端が前記第2の電圧線に接続され、ゲートが前記第3のMOSトランジスタのゲートに接続された第2導電型の第4のMOSトランジスタと、を有する第2のインバータ回路と、前記第1の電圧線と前記第1のMOSトランジスタの一端との間で、前記抵抗性素子と並列に接続され、ゲートが前記第3のMOSトランジスタP2の他端に接続された第1導電型の第5のMOSトランジスタと、前記第1の電圧線と前記第1の出力端子との間に接続され、ゲートが前記第3のMOSトランジスタの他端に接続された第1導電型の第6のMOSトランジスタと、を備えることを特徴とするCMOS論理回路。前記抵抗性素子は、前記第1の電圧線と前記第1のMOSトランジスタの一端との間に接続され、直流電圧がゲートに印加される第1導電型のMOSトランジスタを含み、前記直流電圧と前記第1の電圧線の電圧との電位差が一定であることを特徴とする請求項1に記載のCMOS論理回路。前記抵抗性素子は、一端が前記第1の電圧線に接続され、他端およびゲートが前記第1のMOSトランジスタの一端に接続された第2導電型のディプレッション型MOSトランジスタを含むことを特徴とする請求項1に記載のCMOS論理回路。前記抵抗性素子は、一端およびゲートが前記第1の電圧線に接続され、他端が前記第1のMOSトランジスタの一端に接続された第1導電型のディプレッション型MOSトランジスタを含むことを特徴とする請求項1に記載のCMOS論理回路。前記抵抗性素子は、前記第1の電圧線と前記第1のMOSトランジスタの一端との間で、順方向接続されたダイオードを含むことを特徴とする請求項1に記載のCMOS論理回路。前記ダイオードは、前記第1の電圧線と前記第1のMOSトランジスタの一端との間に接続され、ダイオード接続されたMOSトランジスタであることを特徴とする請求項5に記載のCMOS論理回路。前記第1の電圧線は、電源に接続され、前記第2の電圧線は、接地に接続され、第1導電型の前記第1、第3、第5および第6のMOSトランジスタは、pMOSトランジスタであり、第2導電型の前記第2および第4のMOSトランジスタは、nMOSトランジスタであることを特徴とする請求項1ないし6のいずれか一項に記載のCMOS論理回路。貫通電流を抑制しつつ、ドライブ能力を向上することが可能なCMOS論理回路を提供する。実施形態に従ったCMOS論理回路は、第1の電圧線に一端が接続され、印加される電圧に対して非線形となるインピーダンス特性を有する抵抗性素子を備える。CMOS論理回路は、一端が第1の電圧線に接続され、印加される電圧に対して非線形となるインピーダンス特性を有する抵抗性素子を備える。CMOS論理回路は、一端が前記抵抗性素子の他端に接続され、他端が第1の出力端子に接続され、ゲートが入力端子に接続された第1導電型の第1のMOSトランジスタと、一端が前記第1のMOSトランジスタの他端に接続され、他端が第2の電圧線に接続され、ゲートが前記第1のMOSトランジスタのゲートに接続された第2導電型の第2のMOSトランジスタと、を有する第1のインバータ回路を備える。CMOS論理回路は、一端が前記第1の電圧線に接続され、他端が第2の出力端子に接続され、ゲートが前記第1の出力端子に接続された第1導電型の第3のMOSトランジスタと、一端が前記第3のMOSトランジスタの他端に接続され、他端が前記第2の電圧線に接続され、ゲートが前記第3のMOSトランジスタのゲートに接続された第2導電型の第4のMOSトランジスタと、を有する第2のインバータ回路を備える。CMOS論理回路は、前記第1の電圧線と前記第1のMOSトランジスタの一端との間で、前記抵抗性素子と並列に接続され、ゲートが前記第3のMOSトランジスタP2の他端に接続された第1導電型の第5のMOSトランジスタを備える。CMOS論理回路は、前記第1の電圧線と前記第1の出力端子との間に接続され、ゲートが前記第3のMOSトランジスタの他端に接続された第1導電型の第6のMOSトランジスタ、を備える。以下、実施形態について図面に基づいて説明する。なお、以下の実施形態では、第1の電圧線が電源に接続され、第2の電源線が接地に接続され、第1導電型のMOSトランジスタがpMOSトランジスタであり、第2導電型のMOSトランジスタがnMOSトランジスタである場合について説明する。しかし、回路の極性が逆になる場合、すなわち、第1の電圧線が接地に接続され、第2の電源線が電源に接続され、第1導電型のMOSトランジスタがnMOSトランジスタであり、第2導電型のMOSトランジスタがpMOSトランジスタである場合も同様に説明される。第1の実施形態図1は、第1の実施形態に係るCMOS論理回路100の回路構成の一例を示す回路図である。図1に示すように、CMOS論理回路100は、抵抗性素子Rと、第1導電型の第1のMOSトランジスタpMOSトランジスタP1と、第2導電型の第2のMOSトランジスタN1nMOSトランジスタと、第1導電型の第3のMOSトランジスタpMOSトランジスタP2と、第2導電型の第4のMOSトランジスタnMOSトランジスタN2と、第1導電型の第5のMOSトランジスタnMOSトランジスタP4と、第1導電型の第6のMOSトランジスタpMOSトランジスタP5と、を備える。また、図1に示すように、抵抗性素子Rは、第1の電圧線電源1に一端が接続され、第1のMOSトランジスタP1の一端ソースに他端が接続されている。この抵抗性素子Rは、印加される電圧に対して非線形となるインピーダンス特性を有する。例えば、第1の実施形態では、この抵抗性素子Rは、図1に示すように、第1導電型のMOSトランジスタpMOSトランジスタP3を含む。このMOSトランジスタP3は、第1の電圧線1と第1のMOSトランジスタP1の一端ソースとの間に接続され、直流電圧端子3にゲートが接続されている。すなわち、MOSトランジスタP3は、直流電圧Vcsがゲートに印加されている。この直流電圧Vcsと第1の電圧線1の電源電圧Vddとの電位差は一定である。これにより、MOSトランジスタP3は、印加される電圧に対して非線形となるインピーダンス特性を有する。言い換えれば、MOSトランジスタP3は、有限のインピーダンスを持った電流源として機能する。また、第1のMOSトランジスタP1は、抵抗性素子Rの他端に一端ソースが接続され、第1の出力端子OUT1に他端ドレインが接続され、制御電圧Vinが入力される入力端子INにゲートが接続されている。第2のMOSトランジスタN1は、第1のMOSトランジスタP1の他端ドレインに一端ドレインが接続され、第2の電圧線接地2に他端ソースが接続され、第1のMOSトランジスタP1のゲートにゲートが接続されている。第3のMOSトランジスタP2は、第1の電圧線1に一端ソースが接続され、第2の出力端子OUT2に他端ドレインが接続され、第1の出力端子OUT1第1のMOSトランジスタP1の他端ドレインにゲートが接続されている。第4のMOSトランジスタN2は、第3のMOSトランジスタP2の他端ドレインに一端ドレインが接続され、第2の電圧線2に他端ソースが接続され、第3のMOSトランジスタP2のゲートにゲートが接続されている。第5のMOSトランジスタP4は、第1の電圧線1と第1のMOSトランジスタP1の一端ソースとの間で、抵抗性素子Rと並列に接続され、第3のMOSトランジスタP2の他端ドレインにゲートが接続されている。第6のMOSトランジスタP5は、第1の電圧線1と第1の出力端子OUT1との間に接続され、第3のMOSトランジスタP2の他端ドレインにゲートが接続されている。なお、第1のMOSトランジスタP1と第2のMOSトランジスタN1とにより、1段目の第1のインバータ回路INV1が構成される。また、第3のMOSトランジスタP2と第4のMOSトランジスタN2と、により、2段目の第2のインバータ回路INV2が構成される。すなわち、第1のインバータ回路INV1の入力は、入力端子INに接続され、第1のインバータ回路INV1の出力は、第1の出力端子OUT1に接続されている。また、第2のインバータ回路INV2の入力は、第1のインバータINV1の出力に接続され、第2のインバータ回路INV2の出力は、第2の出力端子OUT2に接続されている。次に、以上のような構成を有するCMOS論理回路100の動作について説明する。以下では、入力端子INに入力される制御電圧Vinがローレベルの場合とハイレベルの場合とに分けて、機能について述べる。なお、以下では、簡単のため、nMOSトランジスタの閾値電圧をVthnと表記し、pMOSトランジスタの閾値電圧をVthpと表記し、電源電圧をVddと表記する。a制御電圧Vinがローレベルの場合制御電圧Vinがローレベルになると、第2のMOSトランジスタN1がオフするとともに、第1のMOSトランジスタP1がオンする。これにより、第1の出力端子OUT1の電位が上昇する。そして、第1の出力端子OUT1の電位が、Vthnを超えると、第4のMOSトランジスタN2がオンする。これにより、第2の出力端子OUT2の電位が下降する。そして、第2の出力端子OUT2の電位が、Vdd-Vthp未満になれば、第5のMOSトランジスタP4および第6のMOSトランジスタP5がオンする。この第6のMOSトランジスタP5がオンすることにより、第1の出力端子OUT1の電位がVdd-Vthpより高く上昇して、第3のMOSトランジスタP2がオフになる。これにより、第2のインバータ回路INV2の貫通電流は殆ど流れなくなる。さらに、第5のMOSトランジスタP4がオンすることにより、ノードA1から電源第1の電圧線1側を見たインピーダンスは、抵抗性素子であるMOSトランジスタP3のインピーダンスと第5のMOSトランジスタP4のインピーダンスの並列接続状態となる。すなわち、該インピーダンスの値は低くなる。これにより、ノードA1の電位が上昇し、第1のMOSトランジスタP1のゲートソース間電圧が大きくなる。したがって、第1のMOSトランジスタP1のオン抵抗が低下して、第1の出力端子OUT1の電位が上昇することとなる。このように、CMOS論理回路100において、正帰還が掛かった状態になる。ただし、抵抗性素子RであるMOSトランジスタP3のオン抵抗は0より大きく、また、第6のMOSトランジスタP5のオン抵抗も0より大きい。このため、ノードA1および第1の出力端子OUT1の電位はVddまで上昇することはなく、或る一定値になる。b制御電圧Vinがハイレベルの場合制御電圧Vinがハイレベルになると、第1のMOSトランジスタP1がオフするとともに、第2のMOSトランジスタN1がオンする。これにより、第1の出力端子OUT1の電位が下降する。そして、第1の出力端子OUT1の電位がVdd-Vthp未満になると、第3のMOSトランジスタP2がオンして第2の出力端子OUT2の電位が上昇する。そして、第2の出力端子OUT2の電位がVdd-Vthpより高くなると、第5のMOSトランジスタP4および第6のMOSトランジスタP5がオフする。この第6のMOSトランジスタP5がオフすることにより、第1の出力端子OUT1の電位に対する第6のMOSトランジスタP5の影響は無視できるようになる。これにより、第1の出力端子OUT1の電位が下降する。一方、第5のMOSトランジスタP4がオフすることにより、ノードA1から電源第1の電圧線1側を見たインピーダンスは高くなる。これにより、ノードA1の電位が下降し、第1のMOSトランジスタP1がオフする。したがって、第1のインバータ回路INV1の貫通電流は、殆ど流れなくなる。そして、第1の出力端子OUT1の電位がさらに下降してVthn未満になれば、第4のMOSトランジスタN2がオフし、第2のインバータ回路INV2にも貫通電流が殆ど流れなくなる。以上のように、CMOS論理回路100は、1段目の第1のインバータ回路INV1および2段目の第2のインバータ回路INV2の貫通電流を抑えることができる。特に、制御電圧Vinがローレベルのとき、第1のインバータ回路INV1の第1のMOSトランジスタP1のソースノードA1から電源第1の電圧線1側を見たインピーダンスは低くなる。これにより、第1のインバータ回路INV1のドライブ能力を向上させることができる。さらに、制御電圧Vinがハイレベルのとき、第1のインバータ回路INV1の第1のMOSトランジスタP1のソースから電源Vdd側を見たインピーダンスは高くなる。これにより、制御電圧Vinがハイレベルのとき、第1のMOSトランジスタP1をオフしやすくなる。すなわち、第1のインバータ回路INV1の貫通電流をより効果的に抑制することができる。また、第5、第6のMOSトランジスタP4、P5をpMOSトランジスタで構成することにより、第5、第6のMOSトランジスタP4、P5を第1、第2のインバータ回路IN1、INV2と同一基板上に集積できる。また、抵抗性素子RをpMOSトランジスタで構成することにより、抵抗性素子Rを第1、第2のインバータ回路IN1、INV2と同一基板上に集積できる。また、抵抗性素子RであるMOSトランジスタP3が有限のインピーダンスを持つ電流源としての機能を果たすため、印加される電圧が大きいほどインピーダンスが高くなる。これにより、第1、第2のインバータ回路IN1、INV2の貫通電流を抑える効果を高めることができる。以上のように、第1の実施形態に係るCMOS論理回路によれば、貫通電流を抑制しつつ、ドライブ能力を向上することができる。比較例ここで、実施形態の比較対象として、比較例について説明する。なお、以下の比較例では、簡単のため、nMOSトランジスタの閾値電圧をVthnと表記し、pMOSトランジスタの閾値電圧をVthpと表記し、電源電圧をVddと表記する。先ず、実施形態と比較される第1の比較例に係るCMOS論理回路について説明する。図2は、第1の比較例に係るCMOS論理回路100Xの回路構成を示す回路図である。図2に示すCMOS論理回路100Xにおいて、pMOSトランジスタP6のゲート電位が0Vであるため、pMOSトランジスタP6は常時オン状態にある。例えば、制御電圧Vinがローレベルになると、nMOSトランジスタN1がオフとなり、pMOSトランジスタP1がオンとなって、第1の出力端子OUT1の電位がハイレベルになる。pMOSトランジスタP3による電圧降下があるので、第1の出力端子OUT1の電位は、VddVthpより高く上昇しない場合がある。したがって、nMOSトランジスタN2およびpMOSトランジスタP2はオン状態になる。ただし、nMOSトランジスタN2のオン抵抗がpMOSトランジスタP2のオン抵抗よりも充分小さくなるように設定されていれば、pMOSトランジスタP5がオンする電位まで第2の出力端子OUT2の電位が下降する。そして、pMOSトランジスタP5がオンすれば、第1のインバータ回路INV1の出力レベルがVddVthpより高く上昇し、pMOSトランジスタP2がオフする。これにより、第2のインバータ回路INV2の貫通電流は抑えられる。さらに、上述のように、第1の出力端子OUT1の電位がハイレベルになることにより、pMOSトランジスタP4がオフする。したがって、ノードA1から第1の電圧線電源1側を見たインピーダンスは、pMOSトランジスタP3単独のインピーダンスとなるので、該インピーダンスの値は大きくなる。これにより、第1のインバータ回路INV1のドライブ能力が低下してしまう。一方、制御電圧Vinがハイレベルになると、nMOSトランジスタN1はオンし、pMOSトランジスタP3の電圧降下によってpMOSトランジスタP1はオフとなる。したがって、第1の出力端子OUT1の電位は、接地電圧付近まで下降し、nMOSトランジスタN2がオフしてpMOSトランジスタP2はオンする。これにより、第2の出力端子OUT2の電位は、電源電圧Vdd付近まで上昇するので、pMOSトランジスタP5はオフになり、回路動作に対する影響は無視できる。さらに、上述のように、第1の出力端子OUT1の電位が接地電圧付近まで下降するので、pMOSトランジスタP4はオンする。これにより、ノードA1から第1の電圧線電源側を見たインピーダンスは、pMOSトランジスタP3とpMOSトランジスタP4のインピーダンスの並列接続状態となり、低下する。このため、第1のインバータ回路INV1のpMOSトランジスタP1のソース電位が上昇し、pMOSトランジスタP1はオフしにくくなる。すなわち、第1のインバータ回路INV1の貫通電流を抑える効果は小さくなってしまう。このように、第1の比較例に係るCMOS論理回路100Xでは、貫通電流を抑制しつつ、ドライブ能力を向上することができない問題がある。ここで、参考として、第1の比較例の前提となるCMOSインバータ回路を複数段備える基本的なCMOS論理回路について説明する。図3は、基本的なCMOS論理回路の回路構成の一例を示す回路図である。図3に示すように、CMOS論理回路100Yは、第1のインバータ回路INV1と第2のインバータ回路INV2を2段縦続接続した回路である。このCMOS論理回路100Yの構成は、CMOS入力回路の基本形である。入力端子INには制御電圧Vinが入力され、第1の電圧線1には高電位電源が接続されている。制御電圧Vinは、ローレベルまたはハイレベルの2値に設定される。ここで、制御電圧Vinが、ローレベルがVthn未満であり、且つハイレベルがVdd-Vthpより大きくなる条件を満たす場合について説明する。例えば、制御電圧Vinがローレベルのときは、第1のインバータ回路INV1のnMOSトランジスタN1がオフになり、pMOSトランジスタP1がオンになる。これにより、出力端子OUT1の電位がVdd付近まで上昇する。一方、制御電圧Vinがハイレベルのときは、nMOSトランジスタN1がオンになり、pMOSトランジスタP1がオフになる。これにより、出力端子OUT1の電位が0V付近まで下降する。上記いずれの場合も、第1の電圧線電源1から第2の電圧線接地2に向かって流れる電流は殆どない。ここで、制御電圧Vinのハイレベルが、上記条件を満たさない場合、すなわちVdd-Vthp未満である場合について検討する。ハイレベルのときの制御電圧VinHのこの関係は、以下の式1のように表される。VinH<VddVthp1式1に示される関係が成立する場合、制御電圧Vinがハイレベルでも、MOSトランジスタP1がオフ状態にならない。このため、第1の電圧線電源1から2つのMOSトランジスタP1、N1を経由して第2の電圧線接地2に向かって貫通電流が流れる。また、図4は、入力電位が低いときに適用される、図3に示すCMOS論理回路の構成を改良したCMOS論理回路の回路図である。図4に示すCMOS論理回路100Zにおいて、ダイオードを構成するpMOSトランジスタP3による電圧降下が発生する。このため、制御電圧Vinがローレベルのとき、第1のインバータ回路INV1の出力がVdd-Vthpより高く上昇しない場合があり、2段目の第2のインバータ回路INV2のpMOSトランジスタP2がオフせず、第2のインバータ回路INV2に貫通電流が流れ続けることになる。これらのような、基本的なCMOS論理回路の構成を改良した第1の比較例に係るCMOS論理回路100Xによっても、既述のように、貫通電流を抑制しつつ、ドライブ能力を向上することができない問題がある。一方、既述のように、第1の実施形態に係るCMOS論理回路は、第1の比較例と比較して、貫通電流を抑制しつつ、ドライブ能力を向上することができる。第2の実施形態既述の第1の実施形態では、抵抗性素子がゲートに直流電圧が印加されたpMOSトランジスタである場合について説明した。第2の実施形態では、抵抗性素子がソースとゲートが接続されたディプレッション型nMOSトランジスタである場合について説明する。図5は、第2の実施形態に係るCMOS論理回路200の回路構成の一例を示す回路図である。なお、図5において、図1の符号と同じ符号は、第1の実施形態と同様の構成を示す。図5に示すように、CMOS論理回路200は、第1の実施形態と同様に、抵抗性素子Rと、第1導電型の第1のMOSトランジスタpMOSトランジスタP1と、第2導電型の第2のMOSトランジスタN1nMOSトランジスタと、第2導電型の第3のMOSトランジスタpMOSトランジスタP2と、第2導電型の第4のMOSトランジスタnMOSトランジスタN2と、第1導電型の第5のMOSトランジスタnMOSトランジスタP4と、第1導電型の第6のMOSトランジスタpMOSトランジスタP5と、を備える。ここで、第2の実施形態では、抵抗性素子Rは、図5に示すように、ディプレッション型nMOSトランジスタDN1を含む。このディプレッション型nMOSトランジスタDN1は、第1の電圧線1に一端ドレインが接続され、第1のMOSトランジスタP1の一端ソースに他端ソースおよびゲートが接続されている。このディプレッション型nMOSトランジスタDN1は、ソースゲート間電圧が0Vでもオンして電流を流すことが可能であり、電流源として機能する。このディプレッション型nMOSトランジスタDN1を電流源として適用することにより、外部から電圧を与える必要が無いというメリットがある。なお、この第2の実施形態に係るCMOS論理回路200のその他の構成は、第1の実施形態と同様である。また、以上のような構成を有するCMOS論理回路200の動作は、第1の実施形態と同様である。すなわち、第2の実施形態に係るCMOS論理回路によれば、第1の実施形態と同様に、貫通電流を抑制しつつ、ドライブ能力を向上することができる。第3の実施形態既述の第2の実施形態では、抵抗性素子がソースとゲートが接続されたディプレッション型nMOSトランジスタである場合について説明した。第3の実施形態では、抵抗性素子がソースとゲートが接続されたディプレッション型pMOSトランジスタである場合について説明する。図6は、第3の実施形態に係るCMOS論理回路300の回路構成の一例を示す回路図である。なお、図6において、図1の符号と同じ符号は、第1の実施形態と同様の構成を示す。図6に示すように、CMOS論理回路300は、第1の実施形態と同様に、抵抗性素子Rと、第1導電型の第1のMOSトランジスタpMOSトランジスタP1と、第2導電型の第2のMOSトランジスタN1nMOSトランジスタと、第2導電型の第3のMOSトランジスタpMOSトランジスタP2と、第2導電型の第4のMOSトランジスタnMOSトランジスタN2と、第1導電型の第5のMOSトランジスタnMOSトランジスタP4と、第1導電型の第6のMOSトランジスタpMOSトランジスタP5と、を備える。ここで、第3の実施形態では、抵抗性素子Rは、図6に示すように、第1導電型のディプレッション型pMOSトランジスタDP1を含む。このディプレッション型pMOSトランジスタDP1は、第1の電圧線1に一端ソースおよびゲートが接続され、第1のMOSトランジスタP1の一端ソースに他端ドレインが接続されている。このディプレッション型pMOSトランジスタDP1は、ソースゲート間電圧が0Vでもオンして電流を流すことが可能であり、電流源として機能する。このディプレッション型pMOSトランジスタDP1を電流源として適用することにより、外部から電圧を与える必要が無いというメリットがある。なお、この第3の実施形態に係るCMOS論理回路300のその他の構成は、第1、2の実施形態と同様である。また、以上のような構成を有するCMOS論理回路300の動作は、第1、2の実施形態と同様である。すなわち、第3の実施形態に係るCMOS論理回路によれば、第1、2の実施形態と同様に、貫通電流を抑制しつつ、ドライブ能力を向上することができる。第4の実施形態第4の実施形態では、抵抗性素子がダイオードである場合について説明する。図7は、第4の実施形態に係るCMOS論理回路400の回路構成の一例を示す回路図である。なお、図7において、図1の符号と同じ符号は、第1の実施形態と同様の構成を示す。図7に示すように、CMOS論理回路400は、第1の実施形態と同様に、抵抗性素子Rと、第1導電型の第1のMOSトランジスタpMOSトランジスタP1と、第2導電型の第2のMOSトランジスタN1nMOSトランジスタと、第2導電型の第3のMOSトランジスタpMOSトランジスタP2と、第2導電型の第4のMOSトランジスタnMOSトランジスタN2と、第1導電型の第5のMOSトランジスタnMOSトランジスタP4と、第1導電型の第6のMOSトランジスタpMOSトランジスタP5と、を備える。ここで、第4の実施形態では、抵抗性素子Rは、図7に示すように、ダイオードD1を含む。このダイオードD1は、第1の電圧線1にアノードが接続され、第1のMOSトランジスタP1の一端ソースにカソードが接続されている。すなわち、ダイオードD1は、第1の電圧線1と第1のMOSトランジスタP1の一端ソースとの間で、順方向接続されている。なお、図7では、ダイオードD1が1段の例を示しているが、電源電圧Vddと制御電圧Vinのハイレベルの差異に応じて、複数段にするようにしてもよい。抵抗性素子RにダイオードD1を適用することにより、外部から電圧を与える必要が無くなる。なお、この第4の実施形態に係るCMOS論理回路400のその他の構成は、第1ないし3の実施形態と同様である。ここで、抵抗性素子Rに電流源を用いた場合およびダイオードを用いた場合における特性の違いについて検討する。図8は、電流源の電圧-電流特性および電圧-インピーダンス特性を示す図である。また、図9は、ダイオードの電圧-電流特性および電圧-インピーダンス特性を示す図である。図8に示すように、電流源のインピーダンスの電圧依存性は、高電圧側で高インピーダンス、低電圧側で低インピーダンスとなる。一方、図9に示すように、ダイオードのインピーダンスの電圧依存性は、高電圧側で低インピーダンス、低電圧側で高インピーダンスとなり、電流源の場合と大きく異なる。このため、第4の実施形態に係るCMOS論理回路400においては、制御電圧Vinがハイレベルのとき、第5のMOSトランジスタP4がオフになり、ノードA1から第1の電圧線電源1側を見たインピーダンスがダイオードD1単独のインピーダンスになる。このとき、ノードA1の電位が下降しようとすると、ダイオードD1に掛かる電圧が高くなる。結果として、インピーダンスが低下するという現象が起こる。すなわち、CMOS論理回路400が負帰還状態になるので、ノードA1の電位降下は小さく、第1のトランジスタP1をオフする効果が弱くなる。この効果を回避するためには、適切にダイオードD1の段数を増やすことが必要になる。なお、このようにダイオードを用いたことによる特性の違い以外は、CMOS論理回路400の動作は、第1ないし3の実施形態と同様である。すなわち、第4の実施形態に係るCMOS論理回路によれば、貫通電流を抑制しつつ、ドライブ能力を向上することができる。第5の実施形態既述の第4の実施形態では、抵抗性素子がダイオードである場合について説明について説明した。第5の実施形態では、このダイオードをpMOSトランジスタで構成した例について説明する。図10は、第5の実施形態に係るCMOS論理回路500の回路構成の一例を示す回路図である。なお、図10において、図9の符号と同じ符号は、第4の実施形態と同様の構成を示す。図10に示すように、CMOS論理回路500は、第4の実施形態と同様に、抵抗性素子Rと、第1導電型の第1のMOSトランジスタpMOSトランジスタP1と、第2導電型の第2のMOSトランジスタN1nMOSトランジスタと、第2導電型の第3のMOSトランジスタpMOSトランジスタP2と、第2導電型の第4のMOSトランジスタnMOSトランジスタN2と、第1導電型の第5のMOSトランジスタnMOSトランジスタP4と、第1導電型の第6のMOSトランジスタpMOSトランジスタP5と、を備える。ここで、第5の実施形態では、抵抗性素子Rは、図10に示すように、ダイオードD1を含む。このダイオードD1は、第1の電圧線1と第1のMOSトランジスタP1の一端ソースとの間に接続され、ダイオード接続されたゲートがドレインに接続されたpMOSトランジスタP3である。この第5の実施形態に係るCMOS論理回路500のその他の構成は、第4の実施形態と同様である。また、以上のような構成を有するCMOS論理回路500の動作は、第4の実施形態と同様である。すなわち、第5の実施形態に係るCMOS論理回路によれば、第4の実施形態と同様に、貫通電流を抑制しつつ、ドライブ能力を向上することができる。第6の実施形態既述の第5の実施形態では、ダイオードをpMOSトランジスタで構成した例について説明について説明した。第6の実施形態では、このダイオードをnOSトランジスタで構成した例について説明する。図11、第6の実施形態係るCMOS論理回路60の回路構成の一例を示す回路図である。なお、図11おいて、図9の符号と同じ符号は、第4の実施形態と同様の構成を示す。図11に示すように、CMOS論理回路600は、第4の実施形態と同様に、抵抗性素子Rと、第1導電型の第1のMOSトランジスタpMOSトランジスタP1と、第2導電型の第2のMOSトランジスタN1nMOSトランジスタと、第2導電型の第3のMOSトランジスタpMOSトランジスタP2と、第2導電型の第4のMOSトランジスタnMOSトランジスタN2と、第1導電型の第5のMOSトランジスタnMOSトランジスタP4と、第1導電型の第6のMOSトランジスタpMOSトランジスタP5と、を備える。ここで、第6の実施形態では、抵抗性素子Rは、図11に示すように、ダイオードD1を含む。このダイオードD1は、第1の電圧線1と第1のMOSトランジスタP1の一端ソースとの間に接続され、ダイオード接続されたゲートがドレインに接続されたnMOSトランジスタN3である。この第6の実施形態に係るCMOS論理回路600のその他の構成は、第4の実施形態と同様である。また、以上のような構成を有するCMOS論理回路600の動作は、第4の実施形態と同様である。すなわち、第6の実施形態に係るCMOS論理回路によれば、第4の実施形態と同様に、貫通電流を抑制しつつ、ドライブ能力を向上することができる。なお、実施形態は例示であり、発明の範囲はそれらに限定されない。