"基板と、前記基板上に設けられており、配線および絶縁層により構成された配線層が複数積層された多層配線層と、平面視において、前記基板内の記憶回路領域に形成されており、前記多層配線層内に設けられた凹部内に埋め込まれた少なくとも1以上の容量素子および周辺回路を有する記憶回路と、平面視において、前記基板内の前記記憶回路領域とは異なる領域である論理回路領域に形成された論理回路と、前記凹部内において、下部電極、容量絶縁膜、及び上部電極から構成される前記容量素子上に積層している上部接続配線と、前記容量素子が埋め込まれている前記配線層のうち最上層に設けられた前記論理回路を構成する前記配線の上面に接するように設けられたキャップ層と、を備え、前記上部接続配線の上面と前記キャップ層の上面とが、同一面を構成する、半導体装置。請求項1に記載の半導体装置であって、前記凹部は、前記容量素子が埋め込まれた孔と、前記孔の外側に連続して設けられており前記上部接続配線が埋め込まれた配線溝とから構成されており、前記配線溝の下面と前記キャップ層の下面とが、同一面を構成する、半導体装置。請求項1または2に記載の半導体装置であって、前記基板上の前記記憶回路領域に形成された第1能動素子と、前記基板上の前記論理回路領域に形成された第2能動素子と、前記第1能動素子と前記容量素子とを電気的に接続する容量コンタクトと、前記第2能動素子と前記論理回路の前記配線とを電気的に接続する接続コンタクトと、をさらに備える、半導体装置。請求項3に記載の半導体装置であって、前記接続コンタクトは、その上面から下面までシームレスに構成されている、半導体装置。請求項3に記載の半導体装置であって、前記接続コンタクトは、第1接続コンタクトと、前記第1接続コンタクトと前記配線とを電気的に接続しており、前記第1接続コンタクトとは異なる第2接続コンタクトと、を備える、半導体装置。請求項3から5のいずれか1項に記載の半導体装置であって、前記容量コンタクトはWを含む材料で構成されている、半導体装置。請求項3から6のいずれか1項に記載の半導体装置であって、前記基板上に設けられており、第1セルコンタクト及び第2セルコンタクトが埋設された第1コンタクト絶縁層と、前記第1コンタクト絶縁層上に設けられており、前記容量コンタクト及び前記接続コンタクトが埋設された第2コンタクト絶縁層と、をさらに備え、前記第1コンタクト絶縁層又は前記第2コンタクト絶縁層が、シリコン酸化膜より低い誘電率を有する、半導体装置。請求項3から7のいずれか1項に記載の半導体装置であって、前記基板上と前記論理回路を構成する前記配線の下面との間に、前記容量素子及び前記接続コンタクトのみ有する第3コンタクト絶縁層をさらに備える、半導体装置。請求項7に記載の半導体装置であって、前記容量コンタクトが設けられている前記第2コンタクト絶縁層に設けられたビット線をさらに備え、前記ビット線がWを含む材料で構成されている、半導体装置。請求項1から9のいずれか1項に記載の半導体装置であって、前記絶縁層と前記下部電極との間に側壁保護膜が形成されている、半導体装置。同一の基板上に記憶回路と論理回路とを有する半導体装置の製造方法であって、前記基板上に絶縁層を形成し、前記絶縁層に配線溝を形成するとともに、前記配線溝を埋め込む金属膜を形成する工程と、前記金属膜を平坦化した後、前記金属膜上にキャップ膜を形成する工程と、前記キャップ膜及び前記絶縁層の一部を除去して凹部を形成する工程と、前記凹部内において、下部電極、容量絶縁膜、及び上部電極を埋め込むとともに、前記凹部内及び前記キャップ膜上に上部接続配線形成用金属膜を形成する工程と、前記キャップ膜上の前記上部接続配線形成用金属膜を選択的に除去することにより、上部接続配線を形成する工程と、を備える、半導体装置の製造方法。本発明者が検討した結果、従来の容量素子において、その容量値を増大させる点に改善の余地を残していることが判明した。本発明によれば、基板と、前記基板上に設けられており、配線および絶縁層により構成された配線層が複数積層された多層配線層と、平面視において、前記基板内の記憶回路領域に形成されており、前記多層配線層内に設けられた凹部内に埋め込まれた少なくとも1以上の容量素子および周辺回路を有する記憶回路と、平面視において、前記基板内の前記記憶回路領域とは異なる領域である論理回路領域に形成された論理回路と、前記凹部内において、下部電極、容量絶縁膜、及び上部電極から構成される前記容量素子上に積層している上部接続配線と、前記容量素子が埋め込まれている前記配線層のうち最上層に設けられた前記論理回路を構成する前記配線の上面に接するように設けられたキャップ層と、を備え、前記上部接続配線の上面と前記キャップ層の上面とが、同一面を構成する、半導体装置が提供される。上記構成によれば、上部接続配線の上面とキャップ層の上面とを同一面としているため、凹部の高さを従来と比較してキャップ膜厚分高くすることができる。このため、同凹部内に埋め込まれた容量素子の高さを高くすることができる。これにより、本発明によれば、従来よりも容量素子の容量を増大させることを実現することができる。また、本発明によれば、同一の基板上に記憶回路と論理回路とを有する半導体装置の製造方法であって、前記基板上に絶縁層を形成し、前記絶縁層に配線溝を形成するとともに、前記配線溝を埋め込む金属膜を形成する工程と、前記金属膜を平坦化した後、前記金属膜上にキャップ膜を形成する工程と、前記キャップ膜及び前記絶縁層の一部を除去して凹部を形成する工程と、前記凹部内において、下部電極、容量絶縁膜、及び上部電極を埋め込むとともに、前記凹部内及び前記キャップ膜上に上部接続配線形成用金属膜を形成する工程と、前記キャップ膜上の前記上部接続配線形成用金属膜を選択的に除去することにより、上部接続配線を形成する工程と、を備える、半導体装置の製造方法が提供される。本発明によれば、従来と比較して、容量素子の容量の増大が実現される半導体装置及びその製造方法が提供される。以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。第1の実施の形態第1の実施の形態の半導体装置について説明する。図1は、第1の実施の形態における半導体装置を模式的に示す上面図である。図2は、第1の実施の形態における半導体装置を模式的に示す断面図である。本実施の形態の半導体装置は、基板半導体基板1と、半導体基板1上に形成されており、配線および絶縁層により構成された配線層が複数積層された多層配線層と、平面視において、半導体基板1内の記憶回路領域に形成されており、多層配線層内に設けられた凹部40内に埋め込まれた少なくとも1以上の容量素子19および周辺回路を有する記憶回路200と、平面視において、半導体基板1内の記憶回路領域とは異なる領域である論理回路領域に形成された論理回路100と、当該凹部40内において、下部電極14、容量絶縁膜15、及び上部電極16から構成される前記容量素子19上に積層している上部接続配線18と、容量素子19が埋め込まれている配線層のうち最上層層間絶縁膜7bに設けられた論理回路100を構成する配線8bの上面に接するように設けられたキャップ層キャップ膜6cと、を備える。この半導体装置において、上部接続配線18の上面30とキャップ膜6cの上面34とが、同一面を構成している。本実施の形態において、同一面とは、下記の測定方法で測定したとき、表面の平均高さに対する凹凸の高さのバラツキの最大値が好ましくは30nm以下であり、より好ましくは20nm以下であり、更に好ましくは10nm以下である平面をいう。こうした測定方法としては、例えば、SEMScanningElectronMicroscopeやTEMTransmissionElectronMicroscopeを用いて上部接続配線18の上面30およびキャップ膜6cの上面34を含む断面画像を取得し、この断面画像から段差の高さのバラツキを測定する方法や、半導体装置の製造工程における検査工程に広く用いられている段差計により、平面方向の高さのプロファイルを測定する方法、等が挙げられる。また、図1に示すように、本実施の形態の半導体装置は、容量素子210を含む記憶回路200と半導体素子が形成される論理回路100とが半導体基板110上に混載された構成を有する。論理回路100は、記憶回路200中の容量素子210の周辺回路220ではなく、記憶回路200とは異なる領域に形成されたものである。たとえば、論理回路領域は、CPUCentralProcessingUnit等の高速ロジック回路が形成された領域とすることができる。図2を参照すると、半導体基板1上に、論理回路100と、記憶回路200が、各々形成されている。なお、論理回路100及び記憶回路200の図面における構成要素は、あくまでも各々の回路を構成する素子の一部を選択的に示したものであり、本実施の形態に係る実施の形態と直接関係しない能動素子及び多層配線の接続方法等により、本発明の権利範囲が限定されるものではない。また、図2に示すように、半導体基板1の表面には、論理回路領域に形成されており、論理回路100を構成する能動素子3bと、記憶回路領域に形成されており、記憶回路200の記憶セルを構成する能動素子3aが、各々形成されている。これらの能動素子3aと能動素子3bとの離間部には、素子分離膜2が半導体基板1の表面に形成されている。素子分離膜2シリコン酸化膜等や能動素子3a、3bトランジスタ等は、通常用いられる半導体装置の製造方法によるものを用いれば良く、これらの構造あるいは材料により、本発明の権利範囲が限定されるものではない。なお、実際の記憶回路200において、ビット線12と、記憶セルを構成する能動素子3aのゲートの長手方向は、互いに略直交する位置関係に配置されるものであるが、図面の簡略化のために、能動素子3aのゲート長手方向は、ビット線12と同じく、紙面に対して垂直方向に延在するものとして図示されている。ビット線12と、論理回路100を構成する能動素子3bのゲート長手方向との位置関係について、以下本明細書の断面図に関しては特に断りのない限りは同様の表記方法を用いる。なお、本図において、矢印は、表面または孔又は配線溝を指し示す。次に、第1の実施の形態の半導体装置を構成する部材の構造や材料について詳細に説明する。図2に示すように、半導体基板1上に形成されて素子分離膜2および能動素子3a第1能動素子、能動素子3b第2能動素子の上に、コンタクト層間絶縁膜4、5a、5bが形成されている。コンタクト層間絶縁膜4第1コンタクト絶縁層内には、第1セルコンタクトセルコンタクト10a、セルコンタクト10b、及び第2セルコンタクトセルコンタクト10が埋め込まれている。一方、コンタクト層間絶縁膜4上に形成されたコンタクト層間絶縁膜5a、5b第2コンタクト絶縁層内には、ビットコンタクト11、ビット線12、容量コンタクト13c、接続コンタクト13がそれぞれ埋め込まれている。容量コンタクト13cは、能動素子3aと容量素子19とを電気的に接続する。接続コンタクト13は、能動素子3bと論理回路100の配線8aとを電気的に接続する。また、セルコンタクト10aは、能動素子3aとビットコンタクト11とを電気的に接続する。セルコンタクト10bは、半導体基板1と容量コンタクト13cとの間に形成されており、能動素子3aと容量コンタクト13cとを電気的に接続する。セルコンタクト10は、半導体基板1と接続コンタクト13との間に形成されており、能動素子3bと接続コンタクト13とを電気的に接続する。また、接続コンタクト13の下面は、セルコンタクト10の上面と直接接している例えば、接続コンタクト13の周囲にバリアメタル膜が形成されている場合には、接続コンタクト13の下面のバリアメタル膜とセルコンタクト10の上面とが接している。また、容量コンタクト13cの下面は、セルコンタクト10bの上面と直接接している。コンタクトの名称は、本発明の明細書においてそれぞれの呼称を明確にするために定義されたものであり、以下本明細書における各コンタクトの名称は、前述した名称に準ずるものとする。また、コンタクト層間絶縁膜4、5a、5bのうち少なくとも1層は、シリコン酸化膜を用いてもよいが、シリコン酸化膜よりも低い比誘電率を有する絶縁膜であることが、より好ましい。こうした絶縁膜としては、例えば、シリコン酸化膜の酸素原子を弗素や炭素原子、及び炭化水素基に置換した、一般に低誘電率膜と呼称される絶縁膜か、あるいは、少なくともシリコン、酸素及び炭素を有し、更に絶縁膜中に直径数ナノメートル以下の微細な空孔を有する、いわゆる多孔質膜を用いても良い。これら絶縁膜の比誘電率としては、膜中に微細空孔を有さない絶縁膜の場合には、3.1以下であることが好ましく、更に好ましくは、膜中に微細空孔を有する絶縁膜の場合には、2.6以下であることが好ましい。かかる構造により、前記コンタクトの寄生容量を低減することができ、結果として、記憶回路及び論理回路の遅延を低減し、半導体素子の動作速度を向上させることができる。記憶回路200において、能動素子3aの一方の拡散層とビット線12とは、ビットコンタクト11及びセルコンタクト10aにより電気的に接続されている。また、能動素子3aの他方の拡散層と容量素子19とは、セルコンタクト10b及び容量コンタクト13cにより、電気的に接続されている。このような構造により、能動素子3a、ビット線12、容量素子19とは、互いに接続され、DRAMDynamicRandomAccessMemory回路の一般的な記憶セルである、1トランジスタ1キャパシタ型の記憶セルが構成されている。コンタクト層間絶縁膜5bの上には、キャップ膜6a、6b、6c、6d及び層間絶縁膜7a、7b、7cが、交互に順次積層されている。論理回路100領域においては、それぞれの層間膜中に、配線8a、8b、8cが、各々形成されている。このように、本実施の形態においては、多層配線層が形成されている。配線8b、8cは、半導体装置の多層配線の形成方法として通常用いられる、デュアルダマシン法により形成されることがより好ましい。これにより、配線の製造コストを低減し、配線と、異層に存在する配線との間を接続するビア抵抗を低減することができる。なお図2に示す配線8b、8cにおいては、各々の下層の配線8a、8bに対して接続するためのビアも含めて、配線として符号付けを行っている。すなわち、本実施の形態においては、特に明示しない限りは、ダマシン方法で形成された配線にはビアを含む。そして、各配線8a~8cの周囲には、バリアメタル膜が形成されている。本実施の形態において、金属配線材としては、Cu、W、Alなどを含む金属材料、又はこれらを主成分例えば、95質量以上含有する合金、またはこれらからなる金属材料から選択できる。論理回路100を構成する配線は全てデュアルダマシン構造かつCuを含む又はCuを主成分として含む金属材料で構成されていてもよい。これにより、半導体装置の動作速度を向上させることができる。一方、コンタクトプラグ材セルコンタクト10、セルコンタクト10a、セルコンタクト10b、ビットコンタクト11、接続コンタクト13、容量コンタクト13cなどとしては、金属配線材と同種の材料を用いることができ、金属配線と同一の材料でも異種の材料で構成されていてもよいが、埋め込み特性や熱安定性などの観点から、Wを含む又はWを主成分として含む金属材料が好ましい。層間絶縁膜の材料は、シリコン酸化膜や、シリコン酸化膜に弗素や炭素等を含有させた、一般に低誘電率の絶縁膜であっても良いし、絶縁膜内に微細な空孔を形成した、いわゆる多孔質膜であっても良い。なお、層間絶縁膜としては、Siを含み、C、O、Hの中から少なくとも1つ以上の元素を含有する絶縁性材料や、これらの構成元素を用いてかつ膜内に空孔を含有する材料を用いる。ここで用いる絶縁性材料には、あとで形成する容量素子形成工程中の金属電極や容量絶縁膜の成膜で用いる気相原料が膜中に浸透しないよう、空孔サイズが小さいことが望まれる。気相原料の多くが0.5~1nmのサイズであることに鑑み、空孔サイズは1nm以下である必要があり、望ましくは0.5nm以下がよい。論理回路100、記憶回路200に限らず、配線間の寄生容量を低減するためには、層間絶縁膜の比誘電率は、シリコン酸化膜よりも低いことがより好ましい。これにより、配線間の寄生容量を低減し、回路動作の遅延を低減することができる。更には、多層配線を構成する金属材料上に位置するキャップ膜6a~6dに相当する複数の絶縁膜は、シリコン、炭素、窒素、からなる絶縁膜か、或いはそれらを有する膜の積層構造からなる、金属に対して拡散耐性を有する膜金属拡散防止膜であることがより好ましい。論理回路100においては、能動素子3bと、多層配線を構成する配線のうち最下層の配線8aとは、セルコンタクト10および接続コンタクト13の2つのコンタクトの直列接続により、電気的に接続される。このような構造により、同一の半導体基板1上に、論理回路100と記憶回路200とを混載して形成することができ、かつ、両者の設計パラメータを同一のものとすることが可能となる。続いて、本実施の形態に係る容量素子19の構造を説明する。本実施の形態に係る容量素子19は、記憶回路200を構成するメモリ素子として形成されている。この容量素子19は、キャップ膜6a、層間絶縁膜7a、キャップ膜6b、層間絶縁膜7b、キャップ膜6cおよび配線8a、8bで構成される2層の多層配層内に設けられた凹部40中に埋設されている。凹部40は、平面視において、孔23と、孔23の外側に連続して設けられた配線溝28とから構成されている。この配線溝28は、容量素子19が埋設された孔23の周囲から所定方向に延在して設けられている。そして、この配線溝28内には上部接続配線18が埋設されている。こうした凹部40の開口面はキャップ膜6cの上面と同じ位置に形成されている。言い換えると、本実施の形態においては、上部接続配線18の上面30とキャップ膜6cの上面34とが、同一面を構成している。孔23内において、層状に積層されて構成された容量素子19が、その側壁に沿って凹部状に形成されており、この凹部内を埋め込むように埋設電極18cが設けられている。そして、この埋設電極18cの上部に上部接続配線18が形成されている。本実施の形態においては、上部接続配線18と埋設電極18cとは同一の材料で構成されているため、シームレスに形成されている。すなわち、上部接続配線18は、容量素子19を構成する下部電極14、容量絶縁膜15、上部電極16により形成されている凹部に埋設されており、埋設電極としても機能している。これらの上部接続配線18と埋設電極とは同一工程で形成され得る。また、上部接続配線18は、配線溝28に埋め込まれており、上層配線と接続する引出配線部18aを有する。下部電極14の側壁の外側に、引出配線部18aが形成されている。この引出配線部18aの底部および側壁は、上部電極16で覆われている。とくに、引出配線部18aの直下には、上部電極16および容量絶縁膜15が形成されている。なお、上部電極16と上部接続配線18との間に、バリアメタル膜が形成されていてもよい。下部電極14および上部電極16は、容量絶縁膜15を挟み込んで平行平板容量素子とするための電極として機能する。下部電極14および上部電極16の材料としては、例えば、チタン、タンタル等の高融点金属や、或いはそれらの窒化物等により形成することがより好ましく、容量絶縁膜15の結晶性を向上させることができる材料を用いることが好ましい。容量絶縁膜15の材料としては、例えば、二酸化ジルコニウムZrO2、ジルコニウムアルミネートZrAlOx、更には、二酸化ジルコニウムにTb、Er、Yb等のランタノイドを添加した膜等の、シリコン窒化膜よりも高い比誘電率を有するものや、Zr、Ta、Hf、Al、Nb、Siのうち何れか一種を含む酸化物、又はこれらの何れかを主成分とする酸化物、及びSrTiO3を含むペロブスカイト構造を有する高誘電材料等、を用いることがより好ましい。容量絶縁膜15の比誘電率を高くすることにより、容量素子19の静電容量を増加させることができる。本実施の形態において、上部接続配線18引出配線部18a、埋設電極18cとしては、例えば、W、TiN、Cu、及びAlを含む材料、これらの金属元素のいずれかを主成分例えば、95質量以上として含む材料、又はこれらの金属元素からなる材料で構成することができる。いずれの場合も、その製造工程で混入する不可避の原子を許容する。また、実施の形態において、埋設性や化学的により安定な金属材料として、WやTiN等の金属材料を用いることにより、容量素子19の信頼性を向上させることができる。なお、Cuを用いる場合には、上部接続配線18を覆うキャップ膜を形成してもよい。容量素子19の多層配線層の層厚方向以下、単に層厚方向と称することもあるにおける高さの下限値は、1層以上であり、より好ましくは2層以上である。容量素子19の層厚方向における高さの上限値は、特に限定されない。ここで、1層は、多層配線層中の1つの配線層層間絶縁膜7a、7b、と配線層間に形成される1つのキャップ膜6a、6b、6cとで構成される。本実施の形態の容量素子19は、2層分の多層配線層に亘って形成されているが、これに限定されず、任意の層数の多層配線に亘って形成されていても良い。ただし、記憶回路形成領域で多数の配線層を占有すると、配線リソースが不足する事態も起こるため、2層程度が好ましい。また、本実施の形態に係る容量素子19を構成する上部接続配線18においては、外部接続用に引き出された引出配線部18aの層厚方向における高さは、論理回路100の配線8bの層厚方向における高さと同等以下が好ましく、配線8bの高さより低くすることがより好ましい。これにより、既定の配線層厚さに占める下部電極14の高さを大きくすることができ、このため容量素子19の静電容量を向上させることができる。一般に、半導体装置の層構造は、設計パラメータを満足するべく決定されるものであるため、容量素子を形成するために、例えば配線層の厚さを変更することはできない。従って、配線層内に容量素子を形成する場合、電磁気学的な静電容量として機能する、下部電極14、容量絶縁膜15、および上部電極16の接触面積を大きくすること、すなわち本願発明においては、下部電極14の高さを高くすることが必要となる。本実施の形態においては、上部接続配線18が埋設電極と同一材料かつ一体に構成されているので、下部電極14の高さを高くするために、上部接続配線18の高さを低く形成することができる。また、本実施の形態においては、上面視において、上部接続配線18は、下部電極14が設けられている領域より外側に延在している引出配線部18aを有しており、容量素子19を記憶回路200のメモリセルとして機能させるための固定電位への接続は、引出配線部18aに固定電位を有する配線201を接続すればよい。このため、半導体装置の設計者は、容量素子19の上層の配線層のうち、下部電極14が存在している領域の配線層を用いて、自由な配線レイアウトを実現することができ、例えば、信号配線202を記憶回路200のワード線やビット線の裏打ち配線等に利用することができる。また、容量素子19の同層の配線層には、論理回路100を構成する配線8a、8bが少なくとも1以上形成されている。より好ましくは、容量素子19の同層の配線層層間絶縁膜7a、層間絶縁膜7bには、論理回路100を構成する配線配線8a、8bが必ず形成されている。言い換えると、容量素子19の層厚方向の高さは、容量素子19と同層に形成される複数の配線の層厚方向の高さの合計値と同一となるように構成することができる。また、容量素子19の同層の配線層には、コンタクトのみが形成されている層が存在しないような構成としてもよい。また、容量素子19の形状は、特に限定されないが、例えば、シリンダ形状、T字形状等とすることができる。また、容量素子19は、論理回路100を構成する層間絶縁膜材料と同一の材料である層間絶縁膜内に形成されている。本実施の形態では、複数の容量素子19が形成されている。これらの複数の容量素子19はそれぞれ下部電極14が電気的に独立していてもよいし、各容量素子19の共通の下部電極14が電気的に接続していてもよい。図2に示すように、半導体装置の記憶回路200においては、容量素子19が、基板水平方向に並列して複数配置されている。これらの複数の容量素子19は一括形成されている。そして、複数の容量素子19の上部接続配線18のいずれの上面においても、配線8bの上面と接するキャップ膜6cの上面と同一面を構成している。本実施の形態の半導体装置は、その規模に応じた論理回路100の規模を具備する。このため、記憶回路200は、半導体装置を構成するために必要な数の容量素子19を具備する必要がある。図2において、容量素子19の引出配線部18aには、固定電位を有する配線201が接続されている。この固定電位配線201が有する電位は、記憶回路の設計者により任意に設定されることができる。更に、第1の実施の形態によれば、容量素子19の上部に、信号配線202が複数配置されていてもよい。なお、図2に示した記憶回路200を構成する固定電位を有する配線201、信号配線202及び、論理回路100を構成する配線8cの上部に、更に配線と層間絶縁層とで構成される配線層を形成してもよい。これにより、通常用いられる半導体装置の多層配線構造を形成して、半導体装置を構成することができる。このような半導体装置の構成が可能であることは当該事業者には自明であるため、本発明においては固定電位を有する配線201、信号配線202及び、配線8cが形成される配線層より更に上層に位置する配線の構造図は、特に図示しない。次に、第1の実施の形態の半導体装置の製造方法を、図面を用いて詳細に説明する。図3~図24は、第1の実施の形態の半導体装置の製造方法を示す工程図である。本実施の形態の半導体装置の製造方法は、同一の基板半導体基板1上に記憶回路200と論理回路100とを有する半導体装置の製造方法であって、半導体基板1上に絶縁層キャップ膜6a、層間絶縁膜7bを形成し、当該絶縁層に配線溝開口部37を形成するとともに、当該配線溝を埋め込む金属膜導電膜38を形成する工程と、金属膜を平坦化した後、金属膜上にキャップ膜6cを形成する工程と、キャップ膜6c及び絶縁層キャップ膜6a、層間絶縁膜7a、7bの一部を除去して凹部40を形成する工程と、凹部40内において、下部電極14、容量絶縁膜15、及び上部電極16を埋め込むとともに、凹部40内及びキャップ膜6c上に上部接続配線形成用金属膜導電膜39を形成する工程と、前記キャップ膜上の前記上部接続配線形成用金属膜導電膜39を選択的に除去することにより、上部接続配線18を形成する工程と、を備えるものである。まず、図3に示すように、半導体基板1上に、通常用いられる方法により、素子分離膜2、能動素子3a、3bを形成する。更にこれらの上部にコンタクト層間絶縁膜4、セルコンタクト10、10a、10b、コンタクト層間絶縁膜5a、5b、ビットコンタクト11、ビット線12、接続コンタクト13、容量コンタクト13cを、各々形成する。本実施の形態による半導体装置の製造方法においては、容量コンタクト形成までの工程は、通常用いられる半導体装置の製造方法によって行えば良い。例えば、図示しないが、能動素子3a、3bの形成後にコンタクト層間絶縁膜4を堆積した後、フォトリソグラフィ法によりセルコンタクトとなる開口部を開口した後、CVDChemicalVaporDeposition法によりコンタクト材料を埋込み、CMPChemicalMechanicalPolishing法により余剰コンタクト材料を除去することにより、セルコンタクト10、10a、10bを形成する。その後、ビットコンタクト用のコンタクト層間絶縁膜5aを堆積した後、フォトリソグラフィ法及び反応性イオンエッチング法により、ビットコンタクト11の開口部を形成する。その後、Wを含む、Wを主成分とする、又はWからなる金属材料をCVD法により堆積した後、フォトリソグラフィ法、反応性イオンエッチング法により、ビットコンタクト11及びビット線12を形成する。更に後、コンタクト層間絶縁膜5bを堆積し、CMP法による平坦化を行った後、セルコンタクト10の形成方法と同様の方法により、容量コンタクト13c、接続コンタクト13を形成する。以上の工程を経ることにより、図3に図示する構造を実現することができる。図3において、拡散層領域の表面には、一般にシリサイド20と呼称される、コバルト、ニッケル、プラチナなどの金属とシリコンとの合金が形成されている。能動素子3a、3bのゲート電極は、通常用いられるポリシリコン電極や部分的に金属シリサイド化されたポリシリコン電極を用いても良いし、近年開発の進んでいるメタルゲート電極を用いても良い。更には、メタルゲート電極の形成方法として、ゲートファースト方式やゲートラスト方式等が公知のものであるが、本実施の形態による記憶回路、論理回路の双方に対しては、そのどちらも適用することが可能である。このため、図3においては、より一般的なポリシリコンゲートを想定して図面に記載している。また、通常用いられる半導体装置の製造方法によれば、セルコンタクト10、10a、10b、ビットコンタクト11及びビット線12、容量コンタクト13c、接続コンタクト13は、多くの場合タングステンにより形成される場合が多いが、コンタクト及びビット線の材料により、本発明の権利範囲が損なわれるものではなく、例えば、銅或いは銅を主成分とする合金によって、コンタクトやビット線を構成しても良い。更には、コンタクトを形成する際には、コンタクト材料を開口部に埋設する際に、底面にチタン、及びその窒化物等によるバリアメタルが形成されることが一般的であるが、これも本実施の形態の構成及び効果に影響を与えるものではないため、特に図示しない。即ち、本実施の形態による構造及び製造方法においては、容量素子と、容量素子と略同層に位置する論理回路配線の構造及び形成方法に特徴を有するものであるため、論理回路及び記憶回路を構成する他の部分については、これらにより本実施の形態の構造及び効果が損なわれるものではなく、従って、通常用いられる半導体装置の構造及び製造方法を用いれば良い。また、コンタクト層間絶縁膜4、5a、5bのうち少なくとも1層は、上記低誘電率膜を用いてもよい。また、これらのコンタクト層間絶縁層は、異種の低誘電率膜を積層したものを用いてもよい。なお、段差埋設性に優れる低誘電率膜例えば、プラズマ重合法を用い、表面反応により堆積される絶縁膜を下層に堆積することにより、狭ピッチゲート間の埋設性を向上させ、半導体装置の信頼性を向上させることができる。次いで、図4において、容量コンタクト13c、接続コンタクト13を有するコンタクト層間絶縁膜5b上に、キャップ膜6a及び層間絶縁膜7aを堆積する。キャップ膜6aは、層間絶縁膜7aを反応性イオンエッチングする際、層間絶縁膜7aに対する高い選択比を有するエッチングストッパとして機能する絶縁膜であることがより好ましいが、本実施の形態の構造上においては、必ずしも必要なものではない。次いで、図5において、キャップ膜6a及び層間絶縁膜7a内に、通常用いられるダマシン法により、論理回路100の構成要素である配線8aを形成する。次いで、図6に示すように、配線8a上に、キャップ膜6b、層間絶縁膜7b、及びハードマスク21aを堆積させた後、さらに、下層レジスト24a平坦膜、低温酸化膜25a、反射防止膜26a及びフォトレジスト27aからなる多層レジスト層を形成する。フォトレジスト27aを例えば塗布法等の方法により形成し、所望の論理回路配線のパターンをフォトリソグラフィ法により転写して、開口部33を形成する。次いで、図7に示すように、フォトレジスト27aをマスクとして、反応性イオンエッチング等の方法により、ビアの開口部35を形成する。そして、これらの多層レジスト層を除去する。例えば、フォトレジスト27aなどを一度アッシングして除去した後、層間絶縁膜7b上にハードマスク21aを残す。次いで、図8に示すように、ハードマスク21a上に、下層レジスト24b平坦膜、低温酸化膜25b、反射防止膜26b及びフォトレジスト27bからなる多層レジスト層を形成する。そして、このフォトレジスト27bに、フォトリソグラフィ法により、所望の回路パターンの開口部36を形成する。次に、図9に示すように、フォトレジスト27bをマスクとして、反応性イオンエッチング等の方法により、配線の開口部37を形成する。配線の開口部37を形成した後、層間絶縁膜7bに対するエッチングレートよりもキャップ膜6bに対するエッチングレートが高いエッチング条件を用いて、層間絶縁膜7bをエッチングし、論理回路の配線8aとの接続開口部を形成する。そして、多層レジスト層を除去する。なお図示しないが、配線の開口部37を形成した後、反応性イオンエッチングによりハードマスク21aを除去しても良い。次いで、図10に示すように、論理回路配線の開口部37に、バリアメタル膜不図示及び導電膜38を一度に埋設する。バリアメタル膜を構成する材料は、チタン、タンタル、ルテニウムや、或いはそれらの窒化物、更にはそれらの積層膜を用いても良い。バリアメタル膜は、導電膜38が拡散しない構成であることが好ましい。導電膜38は、銅、或いは銅を主成分とする合金等の、通常用いられる半導体装置の配線を形成する材料を用いればよい。次いで、図11に示すように、CMP法などの方法により、導電膜38、バリアメタル膜、ハードマスク21aを除去し、論理回路を構成する配線8bを形成する。更に、図12に示すように、少なくとも配線8bの上面を覆うようにキャップ膜6cを堆積する。キャップ膜6cは、キャップ膜6a、6bと同様に、配線8bを構成する材料が拡散しないような絶縁膜であることが好ましく、例えば、シリコン、炭素、窒素等の元素を含む絶縁膜か、或いはそれらの積層構造体であっても良い。次に、図13示すように、キャップ膜6c上に、シリンダー型容量素子加工用のハードマスク21cとなる絶縁膜を堆積する。ハードマスク21cは、層間絶縁膜7bを加工する際、層間絶縁膜7bに対して高い選択比を有する絶縁膜が好ましく、例えば、シリコン酸化膜が好ましい。ハードマスク21c上に、フォトレジスト22を堆積する。そして、フォトレジスト22に、フォトリソグラフィ法等の方法により、所望の上部接続配線の配線溝のパターンを形成する。なお図13には、フォトレジスト22は単一層のフォトレジストとして図示されているが、例えば、近年利用されている平坦化有機膜、シリコン酸化膜、反射防止膜、感光性レジスト等の、多層フォトレジスト層を用いても良い。次いで、図14に示すように、フォトレジスト22をマスクとして、キャップ膜6c及び層間絶縁膜7b内に、容量素子の上部接続配線を構成するべく、上部接続配線の配線溝28を形成する。加工の方法としては、例えば、反応性イオンエッチング等の微細加工方法を用いれば良い。こうしたエッチング条件選択比などを適切に調節することにより、配線溝28の高さを制御することができる。本実施の形態では、配線溝28の下面は、キャップ膜6cの下面より下側であるが、キャップ膜6cの下面と同一面を構成するように、又はキャップ膜6cの下面より上側に形成することが可能となる。続いて、図15に示すように、配線溝28内の層間絶縁膜7b上及びハードマスク21c上に、下層レジスト24c、低温酸化膜25c、反射防止膜26c及びフォトレジスト27cからなる多層レジスト層を形成する。フォトレジスト27cにフォトリソグラフィ法等の方法により、所望の容量素子が埋め込まれる孔のパターンを形成する。続いて、図16に示すように、シリンダー型の容量素子を形成すべく、フォトレジスト27cをマスクとして、反応性イオンエッチング等の微細加工方法により、孔23を形成する。フォトレジスト27cなどの多層レジスト層は、孔23の加工中にアッシングを行って除去する。そして、孔23は、ハードマスク21cを用いて加工を行っても良い。なお、図16には、フォトレジスト27c等の多層レジスト層を完全に除去した状態の断面図が示してある。なお、反応性イオンエッチング工程中か、或いは、反応性イオンエッチングにより層間絶縁膜7bを加工した後、シリンダー形状の孔23外に堆積された下層レジスト24c平坦化膜を除去する。次いで、キャップ膜6aを、反応性イオンエッチングにより加工し、孔23の更に下に位置する容量コンタクト13cと接続するための開口部を形成する。下層レジスト24cを除去する方法として、例えば、CO2やO2プラズマによるアッシングプロセスを用いる場合は、層間絶縁膜7a、7b、7cとして、加工ダメージ耐性に優れた低誘電率膜を用いることがより好ましく、例えば、非特許文献1に記載されているような、反応性イオンエッチングによるプロセスダメージに対して、高い耐性を有する膜であることが、より好ましい。例えば、低誘電率層間絶縁膜の好ましい例として、炭素組成の高い有機シリカ膜について、以下に簡単に記載する。例えば、有機シリカ膜の原料として、6員環の環状シロキサンを主骨格とし、有機基を官能基に持った有機シロキサンを用いて成膜する。シリコン原子に結合する有機官能基は不飽和炭化水素基とアルキル基であることが望ましい。不飽和炭化水素基としては、ビニル基、プロペニル基、イソプロペニル基、1-メチル-プロペニル基、2-メチル-プロペニル基、1,2-ジメチル-プロペニル基などが挙げられる。特に好ましい不飽和炭化水素基は、ビニル基である。アルキル基としては、イソプロピル基、イソブチル基、tert-ブチル基など、空間的に嵩高く、立体障害基として機能する官能基が好ましい。これらの原料を用いることで、有機シリカ膜中に、非常に微細な主に0.5nm以下の独立空孔構造を導入することができる。またSCC膜は、SiOCH膜の一種でありながら、銅拡散耐性を有し、一般的に知られているSiOCH膜に比べて炭素組成が高いことを特徴とする。すなわち、炭素/シリコン比で比較すると、一般的なSiOCH膜の約4倍程度の炭素が含まれている。一方で、相対的に酸素の元素比が一般的なSiOCH膜に比較して少なく、1/2程度である。これは、SCC膜の成膜方法として、原料をプラズマ中で解離活性化させるプラズマCVDではなく、プラズマ重合により成膜することでシリカ骨格を保持したまま不飽和炭化水素を優先的に活性化させ、絶縁膜の化学構造を制御することが容易となることから実現される。このように、炭素組成の高い有機シリカ膜を得ることにより、プロセスダメージに対しても高い耐性を有する膜を得ることができる。なお、本実施の形態においては、先に上部接続配線の配線溝28を形成し、後に容量素子を埋め込む孔23を形成する製造方法を示しているが、先に容量素子を埋め込む孔23を形成し、後に上部接続配線の配線溝28を形成する方法により行っても良い。次に、図17に示すように、図16までに示した製造方法により形成した孔23及び配線溝28に、下部電極14を堆積する。下部電極14を形成する方法としては、CVD法、スパッタリング法、ALDAtomicLayerDeposition法等、通常半導体装置の形成に用いられる手法を用いれば良い。なお、下部電極14を堆積する前に、例えば、容量コンタクト13cとの接触性を向上させるために、RFスパッタリング等により表面をエッチングすることがあるが、これら前処理の有無により本発明の効果が損なわれるものではないため、詳細は記載しない。下部電極14を構成する材料としては、例えば、チタン及びチタンの窒化物、タンタル及びタンタルの窒化物、ルテニウム等の、高融点金属及びそれらの窒化物、或いはそれらの積層構造体を用いても良い。なお、本実施の形態の製造方法によれば、下部電極14としてTiN膜を用いて形成している。次に、図18に示すように、例えば塗布法により、フォトレジスト29を、下部電極14が堆積されたシリンダー型容量の孔23内に埋設する。フォトレジスト29は、孔23内部にのみ残存し、かつ、孔23の上端に達していない高さで形成されていることが好ましく、必要であれば、フォトレジスト29に対して露光現像処理を行うことで、不要なフォトレジストを除去しておいても良い。次に、図19に示すように、下部電極14を、例えば反応性イオンエッチング法等の方法により、エッチバックする。上記図18に示したように、孔23にのみフォトレジスト29を残存させた状態でエッチバックを行うことで、容量素子19のように、開口部23の最上層に達しない高さの下部電極14を形成することができる。次に、図20に示すように、下部電極14の上に、容量絶縁膜15を堆積する。すなわち、少なくとも孔23上および配線溝28上を覆うように容量絶縁膜15を形成する。容量絶縁膜15を形成する方法としては、CVD法、スパッタリング法、ALD法等、通常半導体装置の形成に用いられる手法を用いれば良いが、容量素子の静電容量を向上させるために、数nmの薄膜を均一性良く堆積することができるALD法を用いて行うことが、より好ましい。容量絶縁膜15としては、例えば、二酸化ジルコニウムZrO2、ジルコニウムアルミネートZrAlOx、更には、二酸化ジルコニウムにTb、Er、Yb等のランタノイドを添加した膜等を用いても良い。なお本実施の形態の製造方法によれば、容量絶縁膜15としてZrO2を用いて形成している。なお図示しないが、容量絶縁膜15を堆積した後、結晶性を向上させるための焼結を行っても良い。次に、図21に示すように、容量絶縁膜15の上に、上部電極16を堆積する。すなわち、少なくとも孔23上、配線溝28上および、ハードマスク21c上を覆うように、上部電極16を形成する。このとき、半導体基板1の上部全面を上部電極16で覆ってもよい。上部電極16を構成する材料としては、例えば、チタン及びチタンの窒化物、タンタル及びタンタルの窒化物、ルテニウム等の、高融点金属及びそれらの窒化物、或いはそれらの積層構造体を用いても良い。上部電極16を形成する方法としては、CVD法、スパッタリング法、ALD法等、通常半導体装置の形成に用いられる手法を用いれば良い。なお、本実施の形態の製造方法によれば、上部電極16として、TiN膜を用いて形成している。次に、図22に示すように、孔23内及び配線溝28内を埋め込むように、及び論理回路のハードマスク21c上に導電膜39を形成する。導電膜39は、W、TiN、Cu、Alを含む金属材料又はこれらの金属材料を主成分とする合金等の材料を用いることができる。次いで、図23に示すように、CMP法などの方法により、導電膜39、及びハードマスク21cを除去する。これにより、配線溝28内に上部接続配線18を埋設する。次に、図24に示すように、記憶回路を構成する容量素子19及び容量素子19の上部接続配線18と同層に位置する配線8bの更に上層に、通常用いられる半導体装置の製造方法により、層間絶縁膜7c、固定電位を有する配線201、信号配線202、配線8c、及びキャップ膜6dを形成する。以上により、本実施の形態の半導体装置が得られる。次に、第1の実施の形態の作用効果について説明する。本実施の形態においては、容量素子19が多層配線層内に埋め込まれるとともに、この容量素子19の間に少なくとも1層以上の配線層論理回路100を構成する配線8a及び層間絶縁膜7aが設けられている。こうした構造により、容量素子19の容量を確保しつつも、多層配線層が厚くなることを抑えることができる。これにより、論理回路100のコンタクト高さを低く抑えることが可能で、容量素子19の挿入による寄生抵抗や寄生容量の増大を抑制することが可能となる。また、本実施の形態においては、記憶回路200領域に形成された上部接続配線18の上面30と、論理回路領域に形成されており、配線8bの上面に接するように設けられたキャップ膜6cの上面34とが同一面を構成している。このように同一面としているので、例えば特許文献1に記載の従来技術と比較して、凹部40の高さをキャップ膜厚分高くできる。このため、凹部40内に埋め込まれた容量素子19の高さを一層高くすることができる。これにより、本実施の形態によれば、従来よりも容量素子19の容量を増大させることを実現することができる。また、容量素子19の上部接続配線18と論理回路100の配線8bのCMP処理が別々に行える。このため、論理回路100を構成する配線8bとして低抵抗な銅などの金属材料を用い、容量素子19の金属電極として埋設性に優れ化学的により安定なタングステンなどの金属材料を電極材料として用いることにより、容量素子の信頼性を一層向上させることができる。また、容量素子19の金属電極をCMP処理する際、キャップ膜6cの上面で自動停止させるプロセスを採用することで、容量素子19の金属電極の膜厚を自己整合的に決定することができる。言い換えると、キャップ膜6c上に導電膜39残りをなくすことが可能となる。このため、容量素子19の金属電極上部接続配線18と上層の論理回路100を構成する配線8cとの間隔を精密に制御することができる。したがって、容量素子19の容量を確保しつつも、容量素子19の金属電極上部接続配線18と上層の論理回路を構成する配線8cとの短絡不良を抑制することができ容量素子19の歩留まりを向上させることができる。また、上部接続配線18と埋設電極18cとは同一の材料で構成されているので、同一工程で形成される。すなわち、上部接続配線18を形成する際、特許文献1に示すように上部接続配線形成用のスペースを確保するために埋設電極をエッチバックする必要がない。このため、埋設電極が過剰にエッチングされることが抑制されている。このため、信頼性が向上して、歩留まりに優れる。また、同一材料を用いることにより、製造コストが低減する。上部接続配線18と埋設電極18cとは同じ材料で同時に形成されるので、シームレスに構成されている。このため界面が存在しないので、半導体装置のコンタクト抵抗を低減させることができる。また、容量素子19を構成する上部接続配線18において、外部接続用に引き出された引出配線部18aの高さは、論理回路100の配線8bの配線高さよりも低くすることができる。これにより、容量素子19を構成する容量絶縁膜15の高さを高くすることができる。したがって、容量素子19の実効的静電容量値を向上させ、記憶回路200の動作マージンを広くすることが可能となる。また、容量素子19は、論理回路100を構成する層間絶縁膜材料と同一の材料である層間絶縁膜内に形成されてなる。すなわち、容量素子19が埋設されている多層配線層の層間絶縁膜7aは、容量素子19と同層に形成された配線8aが設けられている層間絶縁膜7aと共通している。くわえて、層間絶縁膜7aが、シリコン酸化膜より低い比誘電率を有しているため、容量素子19の寄生容量を低減することが可能となる。更には、論理回路を設計するための設計パラメータと、記憶回路と論理回路とを同一の半導体基板上に混載した半導体装置を設計するための設計パラメータとを共通化することが可能となるため、半導体装置の設計コストを低減することが可能となる。また、能動素子3a、3bとビット線12とを接続する接続部を内包する絶縁膜材料のうち、少なくとも1層を低誘電率膜とすることができる。コンタクト層間膜に低誘電率膜を用いることにより、更にコンタクト層間膜寄生容量に起因した遅延を低減することができ、半導体装置の高性能化をはかることができる。更には、Pure-Logicチップの設計パラメータと混載DRAMのLogic部分の設計パラメータの差異を小さくすることができるため、Pure-Logic品で設計されたIPを混載DRAMで利用する際の再設計にかかる工数を圧縮することができる。また、ビット線層に低誘電率膜を用いることで、ビット線寄生容量が小さくなり、DRAM読み出し時の信号電圧マージンを広げることで、動作の信頼性を向上させることも可能となる。また、コンタクト層間絶縁膜4、5a、5bのうちいずれに低誘電率膜を用いるかは、記憶回路を混載した半導体装置の論理回路の回路性能と、記憶回路を混載しない半導体装置の論理回路が有する回路性能とを比較し、記憶回路を混載したことによる性能劣化の範囲が許容可能な範囲に収まるべく、半導体装置の製造事業者や、設計者により、決定すればよい。また、本実施の形態においては、容量素子を、論理回路配線を構成する層間絶縁膜内に埋設して形成している。これにより、コンタクトの高さが高くなることにより、論理回路における能動素子の寄生抵抗及び寄生容量が増加し、論理回路の動作速度の低下要因となること等を抑制できる。このように、本実施の形態においては、トランジスタと多層配線を有する半導体装置に適用できる。本実施の形態を好適に適用することにより、同一の半導体基板上に、記憶回路と論理回路とを、低コストに、歩留まり良く混載することが可能となる。第2の実施の形態次に、第2の実施の形態の半導体装置について、図面を用いて説明する。図25は、第2の実施の形態の半導体装置の構造を示す断面図である。第2の実施の形態においては、凹部40は容量素子19が埋め込まれた孔23と、孔23の外側に連続して設けられており上部接続配線18が埋め込まれた配線溝28とから構成されており、配線溝28の下面41とキャップ膜6cの下面43とが、同一面を構成する点以外は、第1の実施の形態と同様である。ここで、同一面とは第1の実施の形態のものと同じ定義を意味する。第2の実施の形態において、配線溝28の下面41とキャップ膜6cの下面43とを同一面としているので、第1の実施の形態と比較して、上部接続配線18の膜厚を薄くできるので、容量素子19が埋め込まれた孔23の高さを高くできる。したがって、孔23の内壁に沿って設けられた容量素子19の面積を増大させることができるので、容量素子19の容量を増大させることができる。このような構成により、第1の実施の形態の場合に比べて容量素子19の容量を確保しつつも、容量素子19の金属電極と上層の論理回路を構成する配線8cとの短絡不良を抑制することができ、DRAM動作の安定化が実現できる。なお、第2の実施の形態では第1の実施の形態と同様の効果が得られる。また、配線溝28の下面41は、キャップ膜6cの下面43より高くする、言い換えると、配線溝28の高さ例えば、埋設電極18cからその直下の容量絶縁膜15までの膜厚をキャップ膜6cの膜厚より薄くしてもよい。なお、第2の実施の形態の半導体装置の製造方法は、第1の実施の形態の製造工程とほぼ同様であるが、上部接続配線18の配線溝28を形成する工程において、配線溝28のエッチングを低誘電率膜層間絶縁膜7bに対して選択性がある条件で、キャップ膜6cのみに対して行う点が異なる。第3の実施の形態次に、第3の実施の形態の半導体装置について、図面を用いて説明する。図26は、第3の実施の形態の半導体装置の構造を示す断面図である。第3の実施の形態では、能動素子3aと容量素子19とを電気的に接続する容量コンタクト13cの高さと比較して、能動素子3bと配線8aとを電気的に接続する接続コンタクト13の高さが高い点以外は第1の実施の形態と同様である。この接続コンタクト13は、その上面から下面までシームレスに形成されている。第3の実施の形態において、上記接続コンタクト13の高さを、接続コンタクト13bの高さより高くするとは、例えば、容量素子19及び接続コンタクト13のみが形成されたコンタクト層間絶縁膜5c第3コンタクト絶縁層が形成されることを意味する。このため、接続コンタクト13bの高さより長い接続コンタクト13の高さ分だけ、容量素子19の高さを高くすることができる。言い換えると、このコンタクト層間絶縁膜5cの層数または層厚の分だけ容量素子19の高さを高くすることができる。したがって、第3の実施の形態では、第1の実施の形態と比べて、容量素子19の高さを確保しやすくなり、その結果容量素子19の電気容量を増大させることができ、DRAM動作の安定化が実現できる。なお、第3の実施の形態では第1の実施の形態と同様の効果が得られる。第4の実施の形態次に、第4の実施の形態の半導体装置について、図面を用いて説明する。図27は、第4の実施の形態の半導体装置の構造を示す断面図である。接続コンタクト13が、2つの接続コンタクト13a及び接続コンタクト13bで構成される点を除いて、第3の実施の形態と同様である。図27に示すように、容量コンタクト13cと同じ工程で、接続コンタクト13bが形成される。その後、接続コンタクト13bの上に接続コンタクト13aが形成される。この接続コンタクト13aが形成されたコンタクト層間絶縁膜5cは、コンタクト以外には容量素子19のみが形成されていてもよい。コンタクト層間絶縁膜5cとしては、シリコン酸化膜を用いても良いが、シリコン酸化膜よりも誘電率が低い上記低誘電率膜を用いてもよい。第4の実施の形態では、接続コンタクト13を複数のコンタクトに分けることにより、第3の実施の形態と比較して、アスペクト比を低減することができるので、Wなどの金属材料の埋め込み性が向上し、接続コンタクト13を歩留まりよく形成することができる。したがって、第4の実施の形態においては、第3の実施の形態と比べて、DRAM素子の歩留まり向上が実現できる。第5の実施の形態次に、第5の実施の形態の半導体装置について、図面を用いて説明する。図28は、第5の実施の形態の半導体装置の構造を示す断面図である。第5の実施の形態においては、図28に示すように、容量素子19を構成する下部電極14および容量絶縁膜15と、層間絶縁膜7a、7bとの間に、側壁保護膜50が形成されている。すなわち、下部電極14が、隣接する容量素子19の間の領域における層間絶縁膜7a、7bと接しないように、側壁保護膜50が形成されている。言い換えると、下部電極14が設けられている全ての層間絶縁膜7a、7bに亘って、下部電極14の側壁上がシームレスの側壁保護膜50に覆われている。近年の微細化された半導体装置においては、配線間の比誘電率を低くするために、層間絶縁膜7a、7bの内部に、微細な空孔を形成する、いわゆる多孔質膜を用いることがあるが、本実施の形態に示すように、隣接した容量素子19の間に、側壁保護膜50を形成することにより、これらの間の領域における層間絶縁膜7a、7b内部への下部電極14の侵入を防ぐことができる。これにより、下部電極14を安定に形成し、かつ、互いに隣接した容量素子19との下部電極14間のリーク電流の低減や、長期絶縁信頼性の向上という効果が得られる。こうした側壁保護膜50は、例えば、国際公開第2004/107434号パンフレットにおいて、バリア絶縁膜として示されているような、ジビニルシロキサンベンゾシクロブテン等の有機シリカ物を含むバリア絶縁膜を用いてもよい。あるいは、シリコン窒化膜SiN、シリコン炭化物SiC、シリコン炭窒化物SiCN、シリコン酸炭化物SiOCを側壁保護膜50として用いても良い。本実施の形態においては、側壁保護膜50堆積層は、隣接する絶縁層層間絶縁膜7a、7bよりも密度を高くすることができる。なお、図28には、本実施の形態を、それぞれ第1の実施の形態に対して適用した図面を示したが、言うまでも無く、本実施の形態は、本発明の他の実施の形態に対しても適用することができるものである。次に、第5の実施の形態の製造方法を、説明する。第5の実施の形態による製造方法によれば、第1の実施の形態による製造工程の図16に示したように、凹部40孔23及び配線溝28を形成した後、たとえば、孔23の側壁上に層間絶縁膜7a、7bよりも膜密度の高い側壁保護膜50となる絶縁膜を堆積する。こうした堆積層側壁保護膜50は、少なくともシリコン原子を含む絶縁膜であることが好ましく、例えば、シリコン酸化膜SiO2、シリコン炭化物SiC、シリコン窒化膜SiN、シリコン炭窒化物SiCNのような、化学気相成長法による絶縁膜や、或いは一般に低誘電率膜と呼ばれる、シリコン、酸素、炭素を含む絶縁膜や、或いは、ベンゾシクロブテンのような、プラズマ重合法により形成される膜を用いても良い。すなわち、本実施の形態による効果を得るためには、層間絶縁膜7a、7bの側壁に形成された空孔部分を閉塞させることができる絶縁膜を用いればよい。次いで、例えば、反応性イオンエッチングや、RFスパッタリング等の方法により、少なくとも開口部23の底面における側壁保護膜50をエッチバックする。これにより、容量コンタクト13cと、後に形成される下部電極14とが電気的に接続されるようにする。この側壁保護膜50は、特に連続した空孔から構成される多孔質絶縁膜を層間絶縁膜に用いた場合に対して特に有効である。一般に、連続した空孔から構成される多孔質絶縁膜は、膜中に存在する低温熱分解性の有機物を、基板加熱しながら紫外線照射等を行って該有機物を分解させて空隙を形成させる。低温熱分解性の有機物の混入は、低温熱分解性の有機物ガスと層間絶縁膜の原料ガスとの混合ガスを用いて層間絶縁膜を成長させてもよいし、層間絶縁膜原料の分子に低温熱分解性の有機物を化学結合させたものを用いてもよい。少なくとも、層間絶縁膜の成長工程後に、基板加熱しながら紫外線照射等を行って該有機物を分解させる工程により形成される多孔質絶縁膜を用いることができる。次いで、図29に示すように、少なくとも開口部23の底面および側壁上に下部電極14を形成する。側壁保護膜50が形成されていることにより、例えば、層間絶縁膜7a、7bに形成された微細空孔が、側壁から絶縁膜の内部まで貫通したような形状を有している場合でも、下部電極14が、層間絶縁膜7a、7bの内部に侵入することを防ぐことができる。上述の工程により下部電極14を形成した後は、図18以降の工程と同様に、容量素子を形成する工程を施せばよい。第6の実施の形態次に、第6の実施の形態の製造方法を、説明する。図30は、第6の実施の形態を示す断面図である。第6の実施の形態においては、図30に示すように、容量素子19例えば、容量素子19を構成する下部電極14および容量絶縁膜15と、配線層間絶縁膜7a、7bとの間に、側壁保護膜50a、50bが形成されている。更に、これらの側壁保護膜50a、50bは、層間絶縁膜7a、7bの領域にのみ形成されており、すなわち、下部電極14が隣接する容量素子19の間の領域における層間絶縁膜7a、7bと接しないように、下部電極14の側壁上には側壁保護膜50a、50bおよびキャップ膜6a、6bが形成されている。言い換えると、下部電極14が設けられている全ての層間絶縁膜7a、7bに亘って、下部電極14の側壁上が側壁保護膜50a、50bおよびキャップ膜6a、bに覆われている。また、これらの側壁保護膜50a、50bは、層間絶縁膜7a、7bに含有される元素のうち、少なくともひとつを含み、かつ、層間絶縁膜7a、7bよりも、高い密度を有している。近年の微細化された半導体装置においては、配線間の比誘電率を低くするために、層間絶縁膜7a、7bの内部に、微細な空孔を形成する、いわゆる多孔質膜を用いることがあるが、本実施の形態に示すように、隣接した容量素子19の間に側壁保護膜50a、50bを形成することにより、これらの間の領域における層間絶縁膜7a、7b内部への下部電極14の侵入を防ぐことができる。これにより、下部電極14を安定に形成し、かつ、互いに隣接した容量素子19の下部電極14間のリーク電流の低減や、長期絶縁信頼性の向上という効果が得られる。第6の実施の形態における側壁保護膜50a、50bは、前記した第5の実施の形態と異なり、少なくとも下部電極14と接する層間絶縁膜7a、7bの表層に形成されている。こうした側壁保護膜50a、50bとしては、例えば、国際公開第2007/132879号パンフレットに開示されているように、層間絶縁膜7a、7bの表層を改質し、層間絶縁膜7a、7bの内部よりも単位堆積あたりの炭素量を少なくし、酸素原子数を多くした改質層を形成しても良いし、特開2009-123886号公報に開示されているように、水素プラズマによる改質層を形成しても良い。更には、国際公開第03/083935号パンフレットに開示されているような、窒素原子と弗素原子を含むような改質層を形成してもよい。側壁保護膜50a、50bが弗素原子を含むことにより、後に形成される下部電極14と化合物を形成してしまうと、下部電極14の導電性が損なわれてしまうが、本実施の形態によれば、側壁保護膜50a、50bが有する弗素原子は、窒素原子との強固な結合を有しているため、下部電極14と側壁保護膜50a、50bが化合物を形成し、下部電極14の導電性が失われてしまうといった問題はおこらない。なお、図30には、本実施の形態を、第1の実施の形態に対して適用した図面を示したが、言うまでも無く、本実施の形態は、本発明の他の実施の形態に対しても適用することができるものである。次に、第6の実施の形態の製造方法を、説明する。第6の実施の形態による製造方法によれば、第1の実施の形態による製造工程の図16に示したように、孔23及び配線溝28を形成した後、側壁保護膜50a、50bとなる改質層を形成する。こうした改質層は、層間絶縁膜7a、7bの表層を改質することにより、形成される。すなわち、水素、窒素、炭素、弗素、またはそれらにヘリウムやアルゴンなどの不活性ガスを添加した雰囲気においてプラズマを励起し、層間絶縁膜7a、7bの表層を改質させることにより、側壁保護膜50a、50bを形成する。あるいは、少なくとも酸素を含む雰囲気中で紫外線照射処理を施すことにより、層間絶縁膜7a、7bの表層を改質し、側壁保護膜50a、50bを形成する。次いで、図31に示すように、下部電極14を形成する。側壁保護膜50a、50bが形成されていることにより、例えば、層間絶縁膜7a、7bに形成された微細空孔が、側壁から絶縁膜の内部まで貫通したような形状を有している場合でも、下部電極14が、層間絶縁膜7a、7bの内部に侵入することを防ぐことができる。上述の工程により下部電極14を形成した後は、図18以降の工程と同様に、容量素子を形成する工程を施せばよい。ここで、本実施の形態に用いる用語について説明する。半導体基板とは、半導体装置が構成された基板であり、特に単結晶シリコン基板上に作られたものだけでなく、SOISiliconOnInsulator基板やTFTThinFilmTransistor、液晶製造用基板などの基板も含む。ハードマスクとは、層間絶縁膜の低誘電率化による機械的強度低下やプロセス耐性の低下により、直接プラズマエッチングやCMPを行うことが困難な場合に、層間絶縁膜上に積層し、保護する役割の絶縁膜を指す。プラズマCVD法とは、例えば、気体状の原料を減圧下の反応室に連続的に供給し、プラズマエネルギーによって、分子を励起状態にし、気相反応、あるいは基板表面反応などによって基板上に連続膜を形成する手法である。PVD法とは、通常のスパッタリング法のほか、埋め込み特性の向上や、膜質の向上や、膜厚のウェハ面内均一性を図った、例えばロングスロースパッタリング法やコリメートスパッタリング法、イオナイズドスパッタリング法、などの指向性の高いスパッタリング法を含む手法である。合金をスパッタする場合には、あらかじめ金属ターゲット内に主成分以外の金属を固溶限以下で含有させることで、成膜された金属膜を合金膜とすることができる。本発明中では、主にダマシンCu配線を形成する際のCuシード層や、バリアメタル層を形成する際に使用することができる。なお、当然ながら、上述した実施の形態および複数の変形例は、その内容が相反しない範囲で組み合わせることができる。また、上述した実施の形態および変形例では、各部の構造などを具体的に説明したが、その構造などは本願発明を満足する範囲で各種に変更することができる。"