"データを不揮発的に記憶するメモリセルを有する第1および第2のメモリモジュールと、前記第1および第2のメモリモジュールとそれぞれ接続されて、前記第1および第2のメモリモジュールを駆動するための外部電源を供給する第1および第2の外部電源線とを備え、前記第1の外部電源線の電源容量は、前記第2の外部電源線の電源容量よりも小さい、不揮発性記憶装置。前記第1の外部電源線と前記第2の外部電源線との間に設けられたスイッチをさらに備える、請求項1記載の不揮発性記憶装置。データを不揮発的に記憶するメモリセルを有する、メモリアレイと、前記メモリアレイに格納されたデータのデータ読出およびデータ書込を実行するための複数の回路ブロックと、前記複数の回路ブロックに対応して設けられ、対応する回路ブロックの駆動電圧を供給する電源線と、前記複数の回路ブロックにそれぞれ対応して設けられ、前記駆動電圧を供給するために前記電源線との間の電気的な接続を制御する複数のスイッチとを備え、前記複数の回路ブロックのうちの少なくとも1つの回路ブロックは、電源容量が他の回路ブロックよりも大きく、電源投入時に、前記少なくとも1つの回路ブロックに対応するスイッチを他の回路ブロックに対応するスイッチよりも先にオンする、不揮発性記憶装置。しかしながら、電源をオフした後、再び電源をオンして起動した際、デバイスのセットアップ動作を実行するための初期設定に関するプログラムあるいはデータ等をメモリから読み出す必要があるが、メモリを構成する回路素子のセットアップ速度は種々異なり、メモリを構成する回路素子の全てが正常に起動するまでにはある程度の期間が必要であった。さらには、各回路素子と接続される電源線を駆動する際、デバイスの電源線の配線容量やデカップリング容量は大きいため電源オン/オフする動作は、大きな容量を充放電する動作となり充放電のために長時間かかることになるとともに消費電力が大きいという欠点も存在する。本発明は上記のような問題を解決するためになされたものであって、電源投入後、高速なセットアップが可能な不揮発性記憶装置を提供することを目的とする。本発明の一実施例によれば、不揮発性記憶装置は、データを不揮発的に記憶するメモリセルを有する第1および第2のメモリモジュールと、第1および第2のメモリモジュールとそれぞれ接続されて、前記第1および第2のメモリモジュールを駆動するための外部電源を供給する第1および第2の外部電源線とを備え、第1の外部電源線の電源容量は、前記第2の外部電源線の電源容量よりも小さい。本発明の一実施例によれば、外部電源線を分けて別電源線とし、電源容量を他方に比べて小さくすることにより、第1の外部電源線は第2のメモリモジュールよりも先に充電されて第1のメモリモジュールに対してセットアップが早期に完了する。本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。実施の形態1図1は、本発明の実施の形態に従うチップ1の概略構成図である。図1を参照して、本発明の実施の形態に従うチップ1は、チップ全体を制御するためのCPU5と、ランダムアクセス可能なメモリを備えたRAMRandomAccessMemoryおよび読出専用のROMReadOnlyMemory等を備えた記憶部15と、クロック信号あるいは制御信号等を生成するための周辺回路であるコントローラ部20とを備える。またチップ1の周辺領域にはパッドPDが形成されており、パッドPDを介してたとえば電源電圧等あるいは外部指示信号が入力されるものとする。ここでは、一例としてロジック回路等、低電圧動作で駆動するために用いられる低電圧の外部電源電圧Vcc1以下、単に電源電圧Vcc1とも称するが供給される電源線VL1と、高電圧動作で駆動するために用いられる高電圧の外部電源電圧Vcc2以下、単に電源電圧Vcc2が供給される電源線VL2とが示されている。なお、ここでは、図示していないが外部との間で信号の授受を実行するインターフェイス部IF回路とも称するも設けられているものとする。本例においては、記憶部15の構成として薄膜磁性体素子を有するMRAMモジュールを例に挙げ、MRAMモジュールに外部電源電圧を供給する電源線の接続構成以下、電源系統回路とも称するについて説明する。図2は、本発明の実施の形態1に従うMRAMモジュールの電源系統回路を説明する図である。図2を参照して、本発明の実施の形態に従うMRAMモジュールの電源系統回路は、2つの電源線VL1,VL2とそれぞれ電気的に結合される内部電源線IVL1,IVL1を含む。内部電源線IVL1は、電源線VL1と電気的に結合され、MRAMモジュール16の電源側の電源ノードに電源電圧Vcc1を供給する。一方、内部電源線IVL1は、電源線VL2と電気的に結合され、MRAMモジュール16の電源側の電源ノードに電源電圧Vcc2を供給する。電源線VL1の電源容量として容量C0のキャパシタ21が負荷として与えられているものとする。同様に電源線VL2の電源容量として容量C0のキャパシタ21が負荷として与えられているものとする。また、内部電源線IVL1,IVL1の電源容量として容量C1,C1のキャパシタ23,23が負荷として与えられているものとする。一方、MRAMモジュールの接地側は接地電圧GNDと電気的に結合される。また、MRAMモジュールの接地側の接地線IGLの接地容量としては、容量C0gのキャパシタ22が負荷されているものとする。図3は、本発明の実施の形態1に従うMRAMモジュールの内部の回路ブロックを説明する図である。ここでは、1つのMRAMモジュールについて説明する。図3を参照して、本発明の実施の形態1に従うMRAMモジュールは、複数の回路ブロックを含む。代表的には、メモリセルアレイ30と、アドレスADDの入力に応じてメモリセルアレイの行あるいは列選択を実行するためのアドレスデコーダおよびデータ書込時に書込電流を供給する書込電流ドライバとを含む。なお、ここでは、アドレスデコーダおよび書込電流ドライバを総括してアドレスデコーダ書込電流ドライバ31として標記している。また、データ読出を制御するデータ読出系回路および読み出されたデータについて増幅動作を実行するセンスアンプを含む。なお、データ読出系回路およびセンスアンプを総括してデータ読出系回路センスアンプ32として標記している。また、MRAMモジュール16は、IF回路とデータの授受を実行して入力データあるいは出力データ総括してデータI/Oとも称するの入出力を制御するデータI/O系回路33と、クロック信号CLKあるいは制御信号CTの入力等に基づいて各回路を動作させるための種々の制御信号等を出力する制御系周辺回路34と、外部電源電圧を受けて電圧レベルを調整して内部電圧として出力する電圧発生回路35とを含む。なお、ここでは、電圧発生回路35の一例としてたとえばデータ読出の際に比較対象として用いられる基準電圧Vrefが生成される場合が一例として示されている。また、本例においては、必要に応じて内部電源線IVL1,IVL1から各回路ブロックに電源電圧Vcc1および/またはVcc2が供給される場合が示されており、たとえばアドレスデコーダ書込電流ドライバ31、データ読出系回路センスアンプ32、データI/O系回路33、制御系周辺回路34および電圧発生回路35は、内部電源線IVL1と電気的に結合されて電源電圧Vcc1が供給される。また、アドレスデコーダ書込電流ドライバ31、データ読出系回路センスアンプ32、データI/O系回路33および電圧発生回路35は、内部電源線IVL1と電気的に結合されて電源電圧Vcc2が供給される。そして、本構成においては、供給される内部電源線IVL1,IVL1と各回路ブロックとの間にスイッチが設けられる。具体的には、アドレスデコーダ書込電流ドライバ31は、スイッチSWa,SWaを介して内部電源線IVL1,IVL1と電気的に結合される。データ読出系回路センスアンプ32は、スイッチSWb,SWbを介して内部電源線IVL1,IVL1と電気的に結合される。データI/O系回路33は、スイッチSWc,SWcを介して内部電源線IVL1,IVL1と電気的に結合される。制御系周辺回路34は、スイッチSWdを介して内部電源線IVL1と電気的に結合される。電圧発生回路35は、スイッチSWe,SWeを介して内部電源線IVL1,IVL1と電気的に結合される。ここで、メモリセルアレイの構成について説明する。図4は、メモリセルアレイ30の構成を説明する図である。図4を参照して、ここでは行列状に集積配置されたメモリセルMCが示されておりメモリセル行にそれぞれ対応して設けられたワード線WLおよびデジット線DLと、メモリセル列に対応してそれぞれ設けられたビット線BL1~BLmとが示されている。メモリセルMCは、トンネル磁気抵抗素子TMRと、アクセストランジスタATRとを含む。トンネル磁気抵抗素子TMRは、ビット線BL1と接地電圧GNDとの間にアクセストランジスタATRを介して電気的に結合される。アクセストランジスタATRのゲートはワード線WLと電気的に結合される。ここでメモリセルMCの動作原理について説明する。図5は、メモリセルMCの構成を示す概略図である。図5を参照して、メモリセルMCは、記憶データレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子TMRと、データ読出時にトンネル磁気抵抗素子TMRを通過するセンス電流Isの経路を形成するためのアクセストランジスタATRとを備える。アクセストランジスタATRは、トンネル磁気抵抗素子TMRと直列に接続される。そして、メモリセルに対して、データ書込を指示するためのデジット線DLと、データ読出を実行するためのワード線WLと、データ読出およびデータ書込において、記憶データのデータレベルに対応した電気信号を伝達するためのデータ線であるビット線BLとが配置される。図6は、メモリセルMCからのデータ読出動作を説明する概念図である。図6を参照して、トンネル磁気抵抗素子TMRは、固定された一定の磁化方向を有する強磁性体層以下、単に固定磁化層とも称するFLと、外部かの印加磁界に応じた方向に磁化される強磁性体層以下、単に自由磁化層とも称するVLとを有する。固定磁化層FLおよび自由磁化層VLの間には、絶縁体膜で形成されるトンネルバリアトンネル膜TBが設けられる。自由磁化層VLは、書込まれる記憶データのレベルに応じて、固定磁化層FLと同一方向または固定磁化層FLと反対方向に磁化される。これらの固定磁化層FL、トンネルバリアTBおよび自由磁化層VLによって、磁気トンネル接合が形成される。データ読出時においては、ワード線WLの活性化に応じてアクセストランジスタATRがターンオンして、トンネル磁気抵抗素子TMRは、ビット線BLと接地電圧GNDとの間に接続される。これにより、トンネル磁気抵抗素子TMRの両端にビット線電圧に応じたバイアス電圧が印加されて、トンネル膜にトンネル電流が流される。このようなトンネル電流を用いることによって、データ読出時に、ビット線BL~トンネル磁気抵抗素子TMR~アクセストランジスタATR~接地電圧GNDの電流経路にセンス電流を流すことができる。トンネル磁気抵抗素子TMRの電気抵抗は、固定磁化層FLおよび自由磁化層VLのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、トンネル磁気抵抗素子TMRの電気抵抗値は、固定磁化層FLの磁化方向と自由磁化層VLの磁化方向とが平行である場合に最小値Rminとなり、両者の磁化方向が反対反平行方向である場合に最大値Rmaxとなる。したがって、自由磁化層VLを記憶データに応じた方向に磁化すれば、センス電流Isによってトンネル磁気抵抗素子TMRで生じる電圧変化は、記憶データレベルに応じて異なる。したがって、たとえばビット線BLを一定電圧にプリチャージした後に、トンネル磁気抵抗素子TMRにセンス電流Isを流せば、ビット線BLの電圧を検知することによって、メモリセルの記憶データを読出すことができる。図7は、メモリセルに対するデータ書込動作を説明する概念図である。図7を参照して、データ書込時においては、ワード線WLが非活性化され、アクセストランジスタATRはターンオフされる。この状態で、自由磁化層VLを書込データに応じた方向に磁化するためのデータ書込電流が、デジット線DLおよびビット線BLにそれぞれ流される。図8は、データ書込時におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関係を説明する概念図である。図8を参照して、横軸は、トンネル磁気抵抗素子TMR内の自由磁化層VLにおいて磁化容易軸EA:EasyAxis方向に印加される磁界を示す。一方、縦軸HHAは、自由磁化層VLにおいて磁化困難軸HA:HardAxis方向に作用する磁界を示す。磁界HEAおよびHHAは、ビット線BLおよびデジット線DLをそれぞれ流れる電流によって生じる2つの磁界の一方ずつにそれぞれ対応する。メモリセルにおいては、固定磁化層FLの固定された磁化方向は、自由磁化層VLの磁化容易軸に沿っており、自由磁化層VLは、記憶データのレベル1および0に応じて、磁化容易軸方向に沿って、固定磁化層FLと平行あるいは反平行反対方向に磁化される。メモリセルは、自由磁化層VLの2通りの磁化方向と対応させて、1ビットのデータ1および0を記憶することができる。自由磁化層VLの磁化方向は、印加される磁界HEAおよびHHAの和が、図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層VLの磁化方向は変化しない。アステロイド特性線に示されるように、自由磁化層VLに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化しきい値を下げることができる。図8に示した例のようにデータ書込時の動作点を設計した場合には、データ書込対象であるメモリセルにおいて、磁化容易軸方向のデータ書込磁界は、その強度がHWRとなるように設計される。すなわち、このデータ書込磁界HWRが得られるように、ビット線BLまたはデジット線DLを流されるデータ書込電流の値が設計される。一般的に、データ書込磁界HWRは、磁化方向の切換えに必要なスイッチング磁界HSWと、マージン分ΔHとの和で示される。すなわち、HWR=HSWΔHで示される。メモリセルの記憶データ、すなわちトンネル磁気抵抗素子TMRの磁化方向を書換えるためには、デジット線DLとビット線BLとの両方に所定レベル以上のデータ書込電流を流す必要がある。これにより、トンネル磁気抵抗素子TMR中の自由磁化層VLは、磁化容易軸EAに沿ったデータ書込磁界の向きに応じて、固定磁化層FLと平行もしくは、反対反平行方向に磁化される。トンネル磁気抵抗素子TMRに一旦書込まれた磁化方向、すなわちメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。このようにトンネル磁気抵抗素子TMRは、印加されるデータ書込磁界によって書換可能な磁化方向に応じてその電気抵抗が変化するので、トンネル磁気抵抗素子TMRの電気抵抗値RmaxおよびRminと、記憶データのレベル1および0とそれぞれ対応付けることによって、不揮発的なデータ記憶を実行することができる。図9は、メモリモジュールの各回路ブロックを構成する素子と供給される電圧との関係を説明する図である。図9を参照して、メモリセルアレイ30は、アナログ回路としてMOSトランジスタおよびトンネル磁気抵抗素子TMRにより構成される。アドレスデコーダ書込電流ドライバ31、データ読出系回路センスアンプ32は、ディジタルアナログ回路としてCMOSトランジスタにより構成される。また、制御系周辺回路34、データI/O系回路33はディジタル回路としてCMOSトランジスタにより構成される。電圧発生回路35は、アナログ回路としてMOSトランジスタにより構成される。そして、ここでは、一例としてアドレスデコーダ書込電流ドライバ31、データ読出系回路センスアンプ32、データI/O系回路33、電圧発生回路35は、電源電圧Vcc1or電源電圧Vcc2のいずれか一方により駆動される。また、制御系周辺回路34は、電源電圧Vcc1により駆動されるものとする。なお、上述したように電源電圧Vcc1は低電圧、電源電圧Vcc2は高電圧であるものとする。図10は、各回路ブロックについて、スタンバイ電流Istby、電源容量、電源セットアップ速度および回路セットアップ速度を比較した場合の一例を説明する図である。図3でも説明したように、メモリセルアレイ30は、たとえば書込電流ドライバ等からの電源供給を受けるため直接電源線と接続されない構成である。したがって、スタンバイ電流Istbyは0となる。また電源容量についても、直接電源供給を受ける構成ではないため0なしである。一方、他の回路について比較してみると、制御系周辺回路34は、上述したように低電圧の電源電圧Vcc1で駆動し、スタンバイ電流Istbyおよび電源容量については、他の回路ブロックよりも小さい値に設計されている。同様に、データ読出系回路センスアンプ32については、電源電圧Vcc1or電源電圧Vcc2のいずれか一方で駆動されるが、データ読出時に用いられるものであり、スタンバイ電流Istbyおよび電源容量については、他の回路ブロックよりも小さい値に設計されている。データI/O系回路33については、データの入出力時にIF回路との間でデータの授受を実行するためある程度のスタンバイ電流Istbyが流れることなる。後述するがアドレスデコーダ書込電流ドライバ31よりもスタンバイ電流Istbyは流れないが、制御系周辺回路よりも流れる。すなわち、その間の中程度流れるためここでは中と標記している。電源容量は、データの入出力時に高電圧の電源電圧Vcc2を駆動してデータの授受を実行する構成であるため制御系周辺回路34の電源容量と比較した場合、大きい値となる。また、電圧発生回路35については、定常的に例えば基準電圧Vrefを生成して出力するためスタンバイ電流Istbyは、データI/O系回路33と同様にアドレスデコーダ書込電流ドライバ31よりもスタンバイ電流Istbyは流れないが、制御系周辺回路よりも流れる。すなわち、その間の中程度流れることになる。アドレスデコーダ書込電流ドライバ31は、データ書込時に電源電圧Vcc2を駆動してデータ書込電流等を供給する必要があるためスタンバイ電流Istbyは、他の回路ブロックと比較して大きい値となる。また、電源容量は、上述したようにデータ書込時に高電圧の電源電圧Vcc2を駆動してデータ書込電流を供給する構成であるため、制御系周辺回路34と比較した場合、大きい値となる。次に、電源セットアップ速度および回路セットアップ速度について考える。上述したようにアドレスデコーダ書込電流ドライバ31は、制御系周辺回路34を含む他の回路ブロックよりも電源容量が大きい値であるため電源セットアップ速度は、制御系周辺回路34を含む他の回路ブロックよりも遅くなる。一方、回路セットアップ速度については、回路の負荷駆動能力と回路の出力ノードの負荷容量との関係に依存しており、基本的には高速動作が求められるため電圧発生回路35以外の他の回路ブロックについては、高速にセットアップされるように設定されているが、電圧発生回路35については、電源電圧を用いて高電圧あるいは低電圧の基準電圧を含む内部電圧を発生させるため電源電圧がある程度安定するまでは、適切な内部電圧を生成することができない。したがって、電源電圧が安定するまで待機する必要があり、他の回路ブロックよりもセットアップ速度は遅く設定されている。上記において、例えばMRAMモジュール内において、回路ブロックのスタンバイ電流、電源容量、電源セットアップおよび回路セットアップ速度の比較について説明してきたが、この図に示されるように、電源セットアップ速度および回路セットアップ速度の少なくも一方が他の回路ブロックと比較して遅いのはアドレスデコーダ書込電流ドライバ34、データI/O系回路33および電圧発生回路35である。ここで、各回路ブロックが内部電源線IVL1,IVL1と電気的に結合されて電源供給を受けるため、全ての回路ブロックについて一度に内部電源線IVL1,IVL1を介して電源供給を実行する場合には、大きな負荷容量がかかるため内部電源線の充電時間が長くなることになる。そして、電源線の充電に時間がかかると、電源セットアップ速度が遅い回路ブロックがセットアップされるまでには、さらに時間がかかることになり、全体として回路ブロックのセットアップに時間がかかることになる。一方、本発明は、各回路ブロックと内部電源線IVL1,IVL1との間にスイッチを設けて、各回路ブロックと電源線との間を電気的に切離した構成となっている。したがって、内部電源線IVL1,IVL1全体としてかかる負荷容量を低減し、これにより時定数を下げることによって高速に内部電源線IVL1,IVL1さらには、電源線VL1,VL2を充電することが可能となる。そして、当該構成において、電源投入後、高速に電源セットアップを実行するためにMRAMモジュールに含まれる全ての回路ブロックに同時に電源供給を開始するのではなく、たとえばMRAMモジュールに含まれるアドレスデコーダ書込電流ドライバ34およびデータI/O系回路33に対して最初に電源供給を実行する。具体的には、電源セットアップの遅い回路ブロックであるアドレスデコーダ書込電流ドライバ31およびデータI/O系回路33に対応するスイッチSWa,SWaおよびスイッチSWcおよびSWcを最初に動作させて内部電源線IVL1,IVL1からの電源電圧Vcc1,Vcc2の電源供給を最初に実行する。さらに、回路セットアップの遅い回路ブロックである電圧発生回路35についても対応するスイッチSWd,SWdを最初に動作させて内部電源線IVL1,IVL1からの電源電圧Vcc1,Vcc2の電源供給を実行する。次に、他の電源セットアップの速い回路ブロックであるスイッチSWb,SWb,SWc,SWc,SWdを動作させて内部電源線IVL1,IVL1からの電源電圧Vcc1,Vcc2の電源供給を実行する。これにより、電源セットアップ速度の遅いアドレスデコーダ書込電流ドライバ31およびデータI/O系回路33に対して電源セットアップを高速に実行することができる。また、電圧発生回路35についても電源セットアップは高速であるが、回路セットアップは遅いため最初から動作させることにより、セットアップを高速に実行することができる。これにより、電源線を高速に充電することが可能となり、複数の回路ブロックの一部の回路ブロックにおいて、他の回路ブロックよりも早く電源供給を実行することにより、電源セットアップの遅い回路ブロックのセットアップを高速に実行することができる。また、回路セットアップの遅い回路ブロックについても早く電源供給を実行することによりセットアップを高速に実行することができ、回路ブロック全体として高速なセットアップを実行することが可能となる。なお、スイッチの接続制御については、例えば外部からの指示例えばCPUからの指示に応答して動作させることも可能である。実施の形態1の変形例上記の実施の形態1においては、図3において、各回路ブロックと内部電源線との間にスイッチを設けて、高速なセットアップが可能な構成について説明したが、ここでは、後述するメモリマットに対応してスイッチを設けることにより高速なセットアップを実行する構成について説明する。図11は、本発明の実施の形態1の変形例に従うMRAMモジュールの内部の回路ブロックを説明する図である。ここでは、メモリアレイが複数のメモリマットMATに分割された場合が示されている。一例として、メモリアレイ30が4つのメモリマットMAT1~MAT4総括してメモリマットMATとも称するに分割されている場合について説明する。そして、各メモリマットMATに対応して、図3で説明した周辺回路が設けられているものとする。具体的には、メモリマットMAT1に対応して、アドレスデコーダ書込電流ドライバ31a、データ読出系回路センスアンプ32a,データI/O系回路33aが設けられる。同様に、メモリマットMAT2~MAT4にそれぞれ対応して、アドレスデコーダ書込電流ドライバ31b~31d、データ読出系回路センスアンプ32b~32d,データI/O系回路33b~32dが設けられる。なお、図3で説明した制御系周辺回路34および電圧発生回路35については、図示しないが各メモリマットMAT1~MAT4に共通に設けられているものとする。また、アドレスデコーダ書込電流ドライバ31a、データ読出系回路センスアンプ32aおよびデータI/O系回路33aは、メモリマットMAT1に対応して設けられたマット周辺回路群MCGaを構成するものとする。また、同様にして、アドレスデコーダ書込電流ドライバ31b~31d、データ読出系回路センスアンプ32b~32dおよびデータI/O系回路33b~33dは、メモリマットMAT2~MAT4にそれぞれ対応して設けられたマット周辺回路群MCGb~MCGdを構成するものとする。また、各マット周辺回路群MCGa~MCGdにそれぞれ対応して内部電源線が設けられ、電源線VL1,VL2と内部電源線とをそれぞれ電気的に結合するためのスイッチが設けられる。たとえば、マット周辺回路群MCGaに対応して電源線VL1,VL2とそれぞれ電気的に結合するためのスイッチSWma,SWmaが設けられる。同様に、マット周辺回路群MCGbに対応してスイッチSWmb,SWmbが設けられる。マット周辺回路群MCGcに対応してスイッチSWmc,SWmcが設けられる。マット周辺回路群MCGdに対応してスイッチSWmd,SWmdが設けられる。図12は、本発明の実施の形態1の変形例に従うマット周辺回路群MCGaの内部の回路ブロックの電源線の接続関係について説明する図である。なお、ここでは、代表的にマット周辺回路群MCGaについて説明するが、他のマット周辺回路群について同様であるのでその詳細な説明は繰り返さない。図12を参照して、ここでは、図3で説明した各回路ブロックがメモリマットMAT1に対応して設けられている。ここでは、メモリマットMAT1に対応して内部電源線IVL1a,IVL1が設けられる。そして、電源線VL1は、スイッチSWmaを介して内部電源線IVL1aに電源電圧Vcc1を供給する。電源線VL2は、スイッチSWmaを介して内部電源線IVL1aに電源電圧Vcc2を供給する。そして、図3で説明したのと同様の接続関係にしたがって、電源電圧Vcc1,Vcc2が各回路ブロックに供給される。なお、上述したように制御系周辺回路34および電圧発生回路35は、各メモリマットMATに対応して共通に設けられるものであり、各メモリマットMATに対応して設けられた内部電源線と互いに電気的に結合されているものとする。また、図3の構成においては、各回路ブロックと内部電源線との間にスイッチが設けられた構成であるが、本構成は、内部電源線IVL1a,IVL1aと電源線VL1,VL2との間にスイッチSWma,SWmaを設けた構成である点で異なるが、その他の点については同様であるのでその詳細な説明は繰り返さない。ここで、複数のメモリマットMAT1~MAT4のうちのある特定のメモリマット例えばメモリマットMAT1には、いわゆるブート領域として初期設定に関するプログラムすなわち、電源投入時の初期化プログラムとして、初期設定の際に用いられるDCチューニング等の調整データあるいはメモリ冗長救済情報等が格納されているものとする。また、メモリマットMAT2については、いわゆる命令領域としてCPUの命令Instruction情報が格納されているものとする。他のメモリマットMATについては、別の目的たとえばいわゆるデータ領域としてCPUのデータData等を格納する目的等で割り当てられているものとする。電源投入時、CPUは、一般的に記憶部15に記憶されている記憶情報のうち、上述したブート領域あるいは命令領域をアクセスすることにより初期設定に関する初期動作を実行する。一方、他のデータ領域等については、初期動作が実行された後にアクセスされるのが常である。したがって、本発明の実施の形態1の変形例においては、メモリセルアレイ30が複数のメモリマットMATに分割されており、複数のメモリマットMATのうちのある特定のメモリマットに初期動作を実行するためのプログラム等が格納されている場合すなわちブート領域あるいは命令領域として割り当てられている場合には、全てのメモリマットMATに対して電源供給を実行するのではなく、当該特定のメモリマットについてのみ電源供給を実行する。ここでは、一例として上述したようにブート領域および命令領域としてメモリマットMAT1,MAT2が割り当てられているものとする。具体的には、マット周辺回路群MCGa,MCGbに対応して設けられたスイッチSWma,SWma,SWmb,SWmbを動作させて対応する内部電源線IVL1a,IVL1a等に電源電圧Vcc1,Vcc2の電源供給を実行する。これにより、電源投入後、全てのメモリマットMATに同時に電源供給を開始するのではなく、高速にアクセスしたい特定のメモリマットMAT1,MAT2に対してのみ電源セットアップ等を実行することにより、特定のメモリマットMAT1,MAT2の高速なセットアップが実行でき、高速なアクセスが可能となる。また、各マット周辺回路群に電源電圧Vcc1およびVcc2を供給するために電源線VL1およびVL2との間でスイッチを設けて、各マット周辺回路群の内部電源線と電源線との間を電気的に切離した構成となっている。したがって、上述したように電源線にかかる負荷容量を低減し、これにより時定数を下げることによって高速に電源線VL1,VL2を充電することが可能となり、高速なセットアップが可能となる。なお、スイッチの接続制御については、例えば外部からの指示例えばCPUからの指示に応答して動作させることも可能である。なお、本構成においては、メモリマットMATに対応して電源線と電気的に結合されるスイッチを設けて、高速なセットアップを実現する構成について説明したが、図3において説明したように各回路ブロックと内部電源線との間にスイッチを設けた構成とすることも可能である。図3で説明した構成および方式とした場合には、さらに、特定のメモリマットMATについて高速なセットアップを実行することができる。なお、本構成においては、一例として、特定のメモリマットMAT1,MAT2がブート領域および命令領域として割り当てられている場合を説明したが、メモリマットMAT1内にブート領域および命令領域が割り当てられている場合にはメモリマットMAT1に対応するスイッチのみを高速に動作させて電源セットアップ等を実行することも可能である。また、ここでは、メモリアレイが一例として4つのメモリマットに分割され、各メモリマットMATに対応して電源線と電気的に結合されるスイッチが設けられる構成について説明したが、本発明は、メモリマットの単位に限られるものではない。たとえば、メモリマットが複数のメモリブロックに分割された場合に各メモリブロックに対応して上記で説明した方式に従って電源線と電気的に結合されるスイッチを設けて、例えばブート領域および命令領域が特定のメモリブロックに割り当てられている場合に、当該特定のメモリブロックに対応するスイッチのみを高速に動作させて電源セットアップ等を実行することも当然に可能である。実施の形態2上記の実施の形態1においては、1つのMRAMモジュールについて説明したが、本実施の形態2においては、複数のMRAMモジュールが記憶部15に設けられた構成について説明する。図13は、本発明の実施の形態2に従うMRAMモジュールの電源系統回路を説明する図である。図13を参照して、ここでは、複数のMRAMモジュール16-1~16-Nが設けられる。そして、各MRAMモジュールに対応して共通の電源線VL1と電気的に結合される内部電源線IVL1~IVLNが設けられる。また、内部電源線IVL1~IVLNと電源線VL1とを電気的に結合するスイッチSW1~SWNがそれぞれ設けられる。ここでは、一例としてMRAMモジュール16-1,16-Nに対応して内部電源線IVL1,IVLNと電源線VL1とを電気的に結合するためのスイッチSW1,SWNがそれぞれ設けられている。他のMRAMモジュールについても同様である。MRAMモジュール16-1の電源側の電源ノードは内部電源線IVL1と電気的に結合される。また、電源線VL1の電源容量として容量C0のキャパシタ21が負荷として与えられているものとする。また、電源線IVL1の電源容量として容量C1のキャパシタ23-1が負荷として与えられているものとする。また、MRAMモジュール16-1の接地側の電源ノードは接地電圧GNDと電気的に結合される。また、MRAMモジュール16-1の接地側の接地線IGL1の接地容量としては、容量C1gのキャパシタ22-1が負荷されているものとする。他のMRAMモジュールについても同様である。なお、ここでは、電源電圧Vcc1を供給する電源線VL1についてのみ記載しているが、上述したのと同様の方式に従って電源電圧Vcc2を供給する電源線VL2についても同様である。なお、以下においては、説明の簡易のため主に電源電圧Vcc1を供給する電源線VL1について説明する。図14は、本発明の実施の形態2に従うMRAMモジュールの内部の回路ブロックを説明する図である。図14を参照して、図12の構成と比較して異なる点は、メモリマットMAT1をメモリセルアレイ30に置換した点が異なるが、その他の接続関係等については同様である。具体的には、ここでは、内部電源線IVL1,IVL1が設けられる。そして、電源線VL1は、スイッチSW1を介して内部電源線IVL1に電源電圧Vcc1を供給する。電源線VL2は、スイッチSW1を介して内部電源線IVL1に電源電圧Vcc2を供給する。そして、図3で説明したのと同様の接続関係にしたがって、電源電圧Vcc1,Vcc2が各回路ブロックに供給される。上記の実施の形態1の変形例においては、特定のメモリマットMATに初期設定に関するプログラムが格納されている場合について説明したが、本例においては、ある特定のMRAMモジュールに高速立上げに必要な初期設定に関するプログラム等が格納されているものとする。従来構成においては、この電源線VL1,VL2と内部電源線IVL1,IVL1との間は全てのMRAMモジュールについて常に電気的に結合された状態であった。すなわち、電気的に切離されておらず、特に何らスイッチ素子等が設けられていなかったため電源の立上げ時等においては、電源容量、配線容量および浮遊容量等全体として過大な負荷容量が電源線にかかることになる。電源線の充電時間は、負荷容量に基づく時定数に起因しているため電源線を充電するまでに一定の期間が必要な構成となっていた。この点で、たとえば、複数のMRAMモジュールの中から特定のMRAMモジュールのみに対してCPU5がアクセスしたい場合であっても、全てのMRAMモジュールに対応して共通の電源線が設けられているため電源線の負荷容量に起因して充電に時間が掛かり、高速にある特定のMRAMモジュールにアクセスすることは難しかった。本願は、MRAMモジュール毎にスイッチが設けられる構成であるため内部電源線VL1,VL2とそれぞれ電気的に切離した構成である。そして、本願構成においては、特に、特定のMRAMモジュールについて電源線VL1,VL2と内部電源線IVL1,IVL1との間の電気的な接続を制御するスイッチSW1,SW1をそれぞれ設けて、その間を電気的に切離することとしたため、電源線VL1,VL2全体としてかかる負荷容量を低減し、これにより時定数を下げることによって高速に電源線VL1,VL2を充電することが可能となる。そして、スイッチSW1,SW1をオンすることにより、内部電源線IVL1,IVL1も高速に充電することが可能となるため複数のMRAMモジュールの中から特定のMRAMモジュールに対して電源セットアップを早期に完了することができる。また、スイッチSWの抵抗成分により電源立上げ時のピーク電流も抑制することが可能となる。なお、ここでは各MRAMモジュールに対応して内部電源線が設けられた構成について説明したがこれに限られず、少なくとも1つのMRAMモジュールでMRAMモジュール群を構成し、このMRAMモジュール群に対応して内部電源線およびスイッチSWを設けた構成とすることも可能である。また、ここでは、各MRAMモジュールと電気的に結合された内部電源線IVLと電源線VL1とを電気的に結合するスイッチについて説明したが、内部電源線IVLを設けることなく、スイッチを用いて直接電源線VL1と電気的に結合する構成とすることも当然に可能である。以下においても同様である。実施の形態2の変形例図15は、本発明の実施の形態2の変形例に従うMRAMモジュールの電源系統回路を説明する図である。図15を参照して、本発明の実施の形態2の変形例に従う電源系統回路の構成は、図13の構成と比較して、内部電源線IVL1と内部電源線IVL2との間にスイッチSW12をさらに設けた点が異なる。なお、ここでは、MRAMモジュール16-1,16-2にそれぞれ対応してスイッチSW1,SW2がそれぞれ設けられている場合が示されている。図16は、本発明の実施の形態2の変形例に従うMRAMモジュール16-1に対して高速な電源セットアップを実行する場合のスイッチの動作タイミングを説明する図である。まず、図16に示されるようにまずスイッチSW1をオンする。これにより、内部電源線IVL1の充電が実行される。そして、その後スイッチSW2をオンする。そうすると、今度は、内部電源線IVL2の充電が実行される。そして、スイッチSW12をオンすると、内部電源線IVL2の電源容量C2がMRAMモジュール16-1の内部電源線IVL1に対してカップリング容量として作用するためMRAMモジュール16-1の電源電圧をより安定的に駆動することが可能となる。実施の形態3図17は、本発明の実施の形態3に従うMRAMモジュールの電源系統回路を説明する図である。図17を参照して、ここでは、複数のMRAMモジュールにそれぞれ対応して内部接地線IGL1~IGLNをそれぞれ設け、内部接地線IGLと接地電圧GNDとの間にスイッチSW1g~SWNgをそれぞれ設ける。本願構成においては、MRAMモジュール16-1~16-Nにそれぞれ対応して内部接地線IGL1~IGLNをそれぞれ設けるとともに、内部接地線IGL1~IGLNと接地電圧GNDとの間をそれぞれ接続するスイッチSW1g~SWNgを設けて、その間を電気的に結合する構成としたため、内部接地線IGL全体としてかかる負荷容量を低減し、これにより時定数を下げることによって高速に内部接地線IGLの放電時間を短縮することができる。そして、上記で説明したのと同様に、複数のMRAMモジュールの中から特定の選択したMRAMモジュールのみスイッチをオンする。スイッチをオンすることにより、内部接地線IGLも高速に放電することができるため特定のMRAMモジュールに対して電源セットアップを早期に完了することができる。これに伴い、たとえば、上記したように特定のMRAMモジュールに初期設定に関するプログラムが格納されているものとすれば、電源セットアップを早期に完了することにより初期設定に関する動作も早期に完了することができる。また、スイッチは抵抗成分を有するため過大なピーク電流がMRAMモジュールに供給されることも抑制することが可能となる。また、図示しないがたとえば図15で説明したように内部接地線IGL1と内部接地線IGL2との間にスイッチSWを設けて、図16に従うタイミングにてスイッチSWをオンすることにより、上述したのと同様に非選択MRAMモジュールの回路容量が内部接地線IGL1のデカップリング容量として働くためデカップリング容量を低減することが可能であるという効果もある。実施の形態3の変形例1図18は、本発明の実施の形態3の変形例1に従うMRAMモジュールの電源系統回路を説明する図である。図18を参照して、ここでは、MRAMモジュール16-1,16-2が一例として示されている。そして、MRAMモジュール16-1に対応して電源側にスイッチSW1が設けられ、MRAMモジュール16-2に対応して接地側にスイッチSW2gが設けられる。MRAMモジュール16-1の電源側の電源ノードは内部電源線IVL1と電気的に結合される。MRAMモジュール16-1の接地側の電源ノードは接地電圧GNDと電気的に結合される。MRAMモジュール16-2の電源側の電源ノードは電源線VL1と電気的に結合される。MRAMモジュール16-2の接地側の電源ノードは内部接地線IGL2と電気的に結合されている。そして、ここでは容量C1g=C2>>C1=C2gとなるように電源容量および接地容量を設定する。これにより各電源線IVL1およびIVL2ならびに接地線IGL1およびIGL2が有効にデカップリング容量として寄与し、かつ電源選択時の充放電容量が少なくなるためさらに高速に電源セットアップを実行することが可能となる。実施の形態3の変形例2図19は、本発明の実施の形態3の変形例2に従う電源系統回路を説明する図である。図19を参照して、本発明の実施の形態3の変形例2に従う電源系統回路の構成は、MRAMモジュール16-1,16-2それぞれの電源側および接地側にそれぞれスイッチSW1,SW1g,SW2およびSW2gをそれぞれ設ける。各MRAMモジュール16-1,16-2にたとえばOSOperatingSystemプログラムなどで使い分けられるプログラムがそれぞれ格納されているような場合に、選択されたMRAMモジュールに対してのみ電源セットアップを高速にすることも可能である。実施の形態4上記の実施の形態1~3においては、共通の電源線に対して内部電源線を設けて、共通の電源線と内部電源線との間に電気的に接続するスイッチを設けた構成について説明してきたが、本実施の形態4においては、電源線が独立に設けられた場合において、MRAMモジュールの電源セットアップを高速にする方式について説明する。図20は、本発明の実施の形態4に従うMRAMモジュールの電源系統回路を説明する図である。図20を参照して、本例においては電源線をMRAMモジュール毎に独立して設けた構成である。具体的には、MRAMモジュール16-1,16-2にそれぞれ対応して電源線VL11,VL12を設ける。そして、電源線VL11およびVL12それぞれに対して電源電圧ext.Vcc11およびext.Vcc12を供給する。すなわち、高速立上げに必要なMRAMモジュールに対応する外部電源線を分けて別電源線とし、電源線VL11の電源容量C2≫C1を設定した場合には負荷容量が小さいのでext.Vcc11はMRAMモジュール16-1に対して高速に立ち上がることになる。あるいは、ext.Vcc11をExt.Vcc12より先に電源を立上げて供給するように外部制御することにより高速に電源セットアップを実現することも可能である。実施の形態4の変形例図21は、本発明の実施の形態4の変形例に従うMRAMモジュールの電源系統回路を説明する図である。図21を参照して、本発明の実施の形態4の変形例に従う構成は、図20に従う構成と比較して、電源線VL11と電源線VL12との間にスイッチSW10をさらに設けた点が異なる。図22は、本発明の実施の形態4の変形例に従うMRAMモジュール16-1に対して高速な電源セットアップを実行する場合の外部電源電圧の供給タイミングおよびスイッチの動作タイミングを説明する図である。本例の構成においては、まず、外部制御により電源電圧Vcc11を電源電圧Vcc12よりも先に立上げる。これに伴い、当初、電源電圧Vcc11が供給されることにより電源線VL11の電位レベルが上昇する。その後、電源電圧Vcc12を供給することにより、電源線VL12の電位レベルが上昇する。そして、次に、スイッチSW10をオンする。これにより電源線VL11と電源線VL12とが電気的に結合されることにより電源線VL12の容量C2のキャパシタがデカップリング容量として電源線VL11に付加されることになり、より安定的に電源供給が可能となる、すなわち、高速に電源セットアップが完了する。実施の形態5本実施の形態5においては、電源系統回路で用いられるスイッチの回路構成について説明する。図23は、本発明の実施の形態5に従うスイッチの回路構成を説明する図である。図23を参照して、ここでは、電源線VL1と内部電源線IVL1とを電気的に結合させるためのスイッチSW1としてはPチャネルMOSトランジスタを用いることとする。また、接地電圧GNDと内部接地線IGL1とを電気的に結合させるためのスイッチSW1gとしてはNチャネルMOSトランジスタSW1gを用いる。同様に他の電源線あるいは接地線についても同様のMOSトランジスタを設けることができる。上記実施例中の電源側あるいは接地側のスイッチとしては、オフ時のソース/ドレイン間リークやゲートリークが小さいMOS-FETが望ましいのでたとえばしきい値が比較的大きいMOS-FETやゲート絶縁膜が厚いMOS-FETを用いることが可能である。これらは、混載メモリではチップ内において比較的高電圧部分で使用するトランジスタが該当する。具体的には、インターフェイス部IF回路とも称する等で用いられるトランジスタが可能である。たとえば、混載メモリの場合の適用例としては内部ロジックにおいては1.5ボルト駆動で動作するトランジスタが用いられ、IF部等においては、しきい値電圧の高い3.3ボルト駆動で動作するトランジスタが用いられる。あるいは、ゲート絶縁膜が厚いMOS-FETとしては、内部ロジックにおいては、20Åのゲート絶縁膜のトランジスタが用いられ、IF部等においては、ゲート絶縁膜が厚い30Åのトランジスタが用いられている。本願構成においては、このしきい値電圧が高いあるいはゲート絶縁膜の厚いトランジスタを用いることが可能である。なお、単体メモリにおいても、インターフェイス部等チップ内において比較的高電圧部分で使用するトランジスタを用いることが可能である。実施の形態5の変形例図24は、本発明の実施の形態5の変形例に従うスイッチの構成を説明する図である。図24を参照して、ここでは、電圧発生回路に含まれる電圧降圧回路VDCが示されている。ここでは、3.3V駆動の外部電源線VL1を1.5V駆動の内部電源線IVLに供給する構成について説明する。電圧降圧回路VDCは、スイッチトランジスタPSW1と、コンパレータCPと、抵抗R1,R2とを含む。スイッチトランジスタPSW1は、PチャネルMOSトランジスタであり、電源線VL1と、内部電源線IVLとの間に設けられ、そのゲートはコンパレータCPの出力信号の入力を受ける。コンパレータCPは、内部ノードNdの電圧と基準電圧Vrefとを比較して比較結果を出力する。具体的には、内部ノードNdの電圧が基準電圧Vref1.5Vよりも高ければHレベルを出力するものとする。これに伴い、スイッチトランジスタPSW1は、オフする。一方、内部ノードNdの電圧が基準電圧Vref1.5Vよりも低ければLレベルを出力するものとする。これに伴い、スイッチトランジスタPSW1は、オンする。抵抗R1およびR2は、内部ノードNdを介して電源線VL1と接地電圧との間に直列に接続される。この抵抗R1およびR2に基づく抵抗分割は、電源線VL1の電圧が3.3Vの場合に内部ノードNdの電圧が1.5V程度となるように調整されているものとする。本実施の形態5の変形例に従う構成すなわち電圧降圧回路VDCの最終段のスイッチトランジスタPSW1を、スイッチSW1として用いることにより、全体として回路の部品点数を削減し、コスト的にも有利となる。実施の形態6図25は、本発明の実施の形態6に従う高速電源セットアップのスイッチ動作を説明するタイミングチャート図である。ここでは、一例として図23に示される構成を例に挙げて説明する。すなわち電源側および接地側にそれぞれPチャネルMOSトランジスタおよびNチャネルMOSトランジスタをそれぞれ設けた構成について説明する。なお、本例においては、j番目のMRAMモジュール16-j特定のMRAMモジュールに対して高速に電源供給を実行し、その他のn番目のMRAMモジュール16-nに対してはそれよりも後に電源供給を実行するものとする。まず、時刻T0に電源電圧Vcc1が投入されるパワーオン。そして、時刻T1にスイッチSWTj,SWTjgのゲートにHレベルの信号がそれぞれ入力される。なお、この場合、スイッチSWTn,SWTngのゲートにはLレベルの信号がそれぞれ入力される。これに伴い、スイッチSWTjはオフであるが、スイッチSWTjgはオンし、内部接地線IGLjは、接地電圧GNDと電気的に結合される。また、スイッチSWTnはオンであるが、スイッチSWTngはオフである。したがって、j番目のMRAMモジュール16-jとn番目のMRAMモジュール16-nとの関係は、図18において説明した構成となっている。次に、時刻T2にスイッチSWTjのゲートにLレベルの信号が入力される。これに伴い、スイッチSWTjはオンし、内部電源線IVLjと電源線VL1との間は電気的に結合され、MRAMモジュール16-jに対して高速に電源供給が実行される。そして、その後、時刻T3にスイッチSWTngのゲートに対してHレベルの信号が入力され、n番目のMRAMモジュール16-nに対して電源供給が実行されて、図示しないがMRAMモジュール16-nはアクティブ期間となる。なお、スイッチSWTjのゲートに対してHレベルの信号が入力される時刻T4までのアクティブ期間にMRAMモジュール16-jに対して制御信号Enableが入力される。なお、時刻T4以降は、また、再び、スイッチSWTjのゲートにLレベルの信号が入力されるまで一旦スリープ期間となり、入力後再び、アクティブ期間となる。なお、図21では図示されていないが、内部電源線IVLおよび内部接地線IGLには、それぞれ電源容量あるいは接地容量が付加されているものとする。そして、図18で説明した容量C1g=C2>>C1=C2gと同様に、j番目とn番目とのMRAMモジュールの電源容量および接地容量についても同様の関係となるように設定されている場合には、上記の所定のタイミングでスイッチを動作させることにより高速な電源供給を実行することができる。すなわち、各電源線IVLjおよびIVLnならびに接地線IGLjおよびIGLnが有効にデカップリング容量として寄与し、かつ電源選択時の充放電容量が少なくなるため高速に電源セットアップを実行することが可能となる。なお、ここでは、j番目のMRAMモジュールが最優先されるものとして説明したが、この情報は、たとえば電源投入時の初期化プログラムやDCチューニング等の調整データあるいはメモリ冗長救済情報等が格納されるブート領域に格納されているものとし、電源投入時にまず、ブート領域から最優先のMRAMモジュールに関する情報を読出して、レジスタに格納しておき、次に読み出す時は、レジスタに格納された情報を用いることにより最優先のMRAMモジュールを特定することが可能となる。実施の形態6の変形例上記の実施の形態6においては、高速電源セットアップのスイッチ動作について、j番目のMRAMモジュールを最優先する構成について説明した。ここでは、最優先するMRAMモジュールを変更する場合について説明する。図26は、本発明の実施の形態6の変形例に従う高速電源セットアップのスイッチ動作を説明するタイミングチャート図である。ここでは、j番目のMRAMモジュール16-jが最初に最優先にアクセスされ、次のサイクル時においてはk番目のMRAMモジュール16-kに最優先にアクセスするものとする。図26を参照して、時刻T0~T4迄は、図25と同様である。具体的には、時刻T0に電源電圧Vcc1が投入されるパワーオン。そして、時刻T1にスイッチSWTj,SWTjgのゲートにHレベルの信号がそれぞれ入力される。なお、この場合、スイッチSWTn,SWTngおよびSWTk,SWTkgのゲートにはLレベルの信号がそれぞれ入力される。これに伴い、スイッチSWTjはオフであるが、スイッチSWTjgはオンし、内部接地線IGLjは、接地電圧GNDと電気的に結合される。また、スイッチSWTn,SWTkはオンであるが、スイッチSWTng,SWTkgはオフである。したがって、j番目のMRAMモジュール16-jとn番目のMRAMモジュール16-nあるいはk番目のMRAMモジュール16-kとの関係は、図18において説明した構成となっている。次に、時刻T2にスイッチSWTjのゲートにLレベルの信号が入力される。これに伴い、スイッチSWTjはオンし、内部電源線IVLjと電源線VL1との間は電気的に結合され、MRAMモジュール16-jに対して高速に電源供給が実行される。そして、その後、時刻T3にスイッチSWTng,SWTkgのゲートに対してHレベルの信号が入力され、n,k番目のMRAMモジュール16-n,16-kに対して電源供給が実行されて、図示しないがMRAMモジュール16-n,16-kはアクティブ期間となる。なお、スイッチSWTjのゲートに対してHレベルの信号が入力される時刻T4までのアクティブ期間にMRAMモジュール16-jに対して制御信号Enableが入力される。なお、時刻T4以降は、スリープ期間となる。そして、次にk番目のMRAMモジュール16-kが優先されて電源供給が実行される。具体的には、時刻T4以降の時刻T5にスイッチSWTjg,SWTjのゲートにはともにLレベルの信号が入力される。また、スイッチSWTkg,SWTkのゲートにはともにHレベルの信号が入力される。また、スイッチSWTng,SWTnのゲートにはともにLレベルの信号が入力される。これに伴い、スイッチSWTjgはオフ、SWTjはオンしている。また、スイッチSWTkgはオン、SWTkはオフしている。また、スイッチSWTngはオフ、SWTnはオンしている。したがって、k番目のMRAMモジュール16-jとj番目のMRAMモジュール16-jあるいはn番目のMRAMモジュール16-nとの関係は、図18において説明した構成となっている。そして、時刻T6にスイッチSWTkのゲートにLレベルの信号が入力される。これに伴い、スイッチSWTkはオンし、内部電源線IVLkと電源線VL1との間は電気的に結合され、MRAMモジュール16-kに対して高速に電源供給が実行される。そして、その後、時刻T7にスイッチSWTjg,SWTngのゲートに対してHレベルの信号が入力され、j,n番目のMRAMモジュール16-j,16-nに対して電源供給が実行されて、図示しないがMRAMモジュール16-n,16-kはアクティブ期間となる。なお、優先するMRAMモジュールの変更については、上記したブート領域に最優先のMRAMモジュールに関する情報が読み出されてレジスタに格納されるものとする。そして、さらにブート領域から次に最優先されるMRAMモジュールに関する情報が読み出されてレジスタに格納された情報が更新される。そして、レジスタに格納された更新された情報に基づいて、最優先のMRAMモジュールが特定されて、対応するスイッチSWTに与えられる信号入力が制御されるものとする。当該信号の入力タイミング等については、CPUが実行するものとする。なお、上記の実施の形態においては、TMR素子を用いたMRAMモジュールを例に挙げて説明したが、これに限られず他の不揮発性メモリに同様に適用可能である。また、また、MRAMモジュールのメモリセルとして上記のデータ書込方式に従うトンネル磁気抵抗素子TMRに限らずたとえばスピントルクスイッチングセル等他のデータ書込方式に従うメモリセルを採用することも可能である。また、上記の構成においては、プロセッサ内蔵の混載メモリについて説明したがこれに限られず、単体のメモリについても同様に適用可能である。また、上記の実施の形態においては、優先的に電源供給が実行されるMRAMモジュールについては1つの場合について説明したが、これに限られず複数のMRAMモジュールで構成されるMRAMモジュール群に対して優先的に電源供給を実行する構成とすることも可能である。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"