"複数のメモリセルを有するメモリセルアレイと、前記メモリセルアレイの記憶動作に必要な機能を有する内部回路と、前記内部回路の動作を規定する所定のパラメータを記憶しパラメータアドレスによって記憶場所が特定されるパラメータ記憶部と、前記内部回路の動作を指示するコマンドを記憶するコマンドレジスタと、製品間又は規格間で相違する前記パラメータアドレス及び前記コマンドの少なくとも一方を前記内部回路で共通化するための変換回路とを備えたことを特徴とする半導体記憶装置。前記変換回路は、切換情報に基づいて前記パラメータアドレスと前記パラメータ記憶部の記憶場所との対応関係を切り換えるアドレスデコード回路を有することを特徴とする請求項1記載の半導体記憶装置。前記変換回路は、アドレス変換情報を記憶する参照ラッチ回路と、この参照ラッチ回路に記憶されたアドレス変換情報に基づいて前記パラメータアドレスと前記パラメータ記憶部の記憶場所との対応関係を切り換えるアドレス変換回路とを備えたアドレスデコード回路を有することを特徴とする請求項1又は2記載の半導体記憶装置。前記変換回路は、切換情報に基づいて規格毎に異なるコマンドに対して一つの機能を実現する制御信号を選択して出力するコマンド切換回路を有することを特徴とする請求項1~3のいずれか1項記載の半導体記憶装置。前記変換回路は、切換情報に基づいて一つのコマンドで規格毎に異なる機能を実現する制御信号を選択して出力するコマンド切換回路を有することを特徴とする請求項1~4のいずれか1項記載の半導体記憶装置。前記変換回路は、複数の前記コマンドレジスタの他に設けられた前記内部回路の動作に対応した内部コマンドレジスタと、前記コマンドレジスタと前記内部コマンドレジスタとの対応を関係付けるコマンドデコード回路とを有することを特徴とする請求項1記載の半導体記憶装置。複数のメモリセルを有するメモリセルアレイと、前記メモリセルアレイの記憶動作に必要な機能を有する内部回路と、前記内部回路の動作を規定する所定のパラメータを記憶しパラメータアドレスによって記憶場所が特定されるパラメータ記憶部と、前記内部回路の動作を指示するコマンドを記憶するコマンドレジスタとを備えた半導体記憶装置に対し、製品間又は規格間で相違する前記パラメータアドレス及び前記コマンドの少なくとも一方を前記内部回路で共通化するための前記製品又は規格に対応した切換情報を外部から与えるためのコマンドを入力することを特徴とする半導体記憶装置の動作環境設定方法。本発明が解決しようとする課題は、パラメータの統廃合や新規追加、及び規格の変更等に柔軟に対応可能な半導体記憶装置を提供することである。実施形態に係る半導体記憶装置は、複数のメモリセルを有するメモリセルアレイと、メモリセルアレイの記憶動作に必要な機能を有する内部回路と、内部回路の動作を規定する所定のパラメータを記憶しパラメータアドレスによって記憶場所が特定されるパラメータ記憶部と、内部回路の動作を指示するコマンドを記憶するコマンドレジスタと、製品間又は規格間で相違するパラメータアドレス及びコマンドの少なくとも一方を内部回路で共通化するための変換回路とを備える。[第1の実施の形態][全体構成]図1は、本発明の第1の実施形態に係る半導体記憶装置の全体構成を示すブロック図である。この半導体記憶装置は、例えば、NANDフラッシュメモリ等のメモリセルをマトリクス状に配置したメモリセルアレイ1を備える。メモリセルアレイ1のビット線BLには、メモリセルアレイ1のビット線BLを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うセンスアンプ回路2及びカラムデコーダ3が接続されている。また、メモリセルアレイ1のワード線WLには、メモリセルアレイ1のワード線WLを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するロウデコーダ4が接続されている。入出力制御回路12は、複数本の信号入力用のピン、出力用のピン、データ入出力用のピンI/O0~7と接続されている。信号入力用のピンはコマンドイネーブル/CE、コマンドラッチイネーブルCLE、アドレスラッチイネーブルALE、ライトイネーブル/WE及びリードイネーブル/REを含んでいる。又、信号出力用のピンはレディービジー信号RY/BYを含んでいる。なお、例えばToggle等の所定の規格においては、データ出力のタイミングを指示するデータストローブピンDSPを有することもある。データ入出力バッファ5は、入出力制御回路12と接続され、入出力制御回路12との間で書き込みデータの受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ5は、受け取った書き込みデータをカラムデコーダ3に送り、カラムデコーダ3から読み出したデータを受け取って外部に出力する。入出力制御回路12からデータ入出力バッファ5に供給されたアドレスは、アドレスバッファ6を介してカラムデコーダ3及びロウデコーダ4に送られる。また、入出力制御回路12からデータ入出力バッファ5に供給されたコマンドは、制御回路7に送られる。制御回路7は、外部からの外部制御信号を受け、データ入出力バッファ5に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取り、コマンドレジスタ10に格納する。コマンドレジスタ10は入力したコマンドに応じてシーケンサ11に命令を出力し、シーケンサ11は入力した命令に応じて所定のシーケンス動作を行う。シーケンサ11は電圧電流生成回路8及びその他の内部回路を制御する。電圧電流生成回路8はこれに応じて書込み消去読出し動作に必要な電圧電流を生成し、センスアンプ2及びロウデコーダ4等の各部に供給する。メモリセルアレイ1内にはROMFuse領域が設けられており、半導体記憶装置を動作させるのに必要な様々な設定値を保持する。NANDフラッシュのような不揮発性半導体メモリを用いる場合には、メモリセルアレイ1の一部をROMFuse領域として確保すれば良い。これに対し、DRAMのような揮発性半導体メモリを用いる場合、半導体記憶装置の電源を切るとメモリセルアレイ1内に保持されている情報が消えてしまうため、メモリセルアレイ1内にROMFuse領域として溶断型のレーザーヒューズを有する。ROMFuse領域に格納された各種設定値は、電源投入時に読み出され、制御回路7内に設けられたパラメータレジスタ9に格納される。パラメータレジスタ9は、各種設定値を一時的に格納可能なレジスタとしても動作可能である。例えば、チップの開発時にテストモードを使用して任意のパラメータセットを、後述するパラメータセットコマンドによりパラメータレジスタ9にセットすることができる。パワーオンリセット回路13は電源投入時にはリセット信号を出して制御回路7の初期化を行い、電源立ち下げ時には終了信号を発して各動作を中断させ高電圧が残らないように終了動作を行う。[制御回路の構成]図2は、制御回路7とその周辺の構成を示すブロック図である。制御回路7は、前述したシーケンサ11及びパラメータレジスタ9の他に、パラメータレジスタ9にパラメータをセットするためのAND回路72を有している。パラメータレジスタ9は、複数のパラメータラッチ回路91を含んで構成されている。これらのパラメータラッチ回路91に格納されるパラメータは様々な用途向けに存在しており、具体的には、各種電圧の設定値、各種電流の設定値、モード、用途別に複数存在する各種タイマ設定値、動作方式書込み、読出し、消去の方法など、オプションモード動作方式に付随したさまざまなオプションの設定、テストモードなどである。これらのパラメータのうち、例えば各種電圧電流設定値は、電圧電流生成回路8に供給され、タイマ設定値はオシレータ14に供給され、動作方式、オプションモード、テストモードはシーケンサ11に供給されるというように、それぞれの用途に応じて関連する内部回路に供給される。これらのパラメータは、通常は、装置の起動時にメモリセルアレイ1のROMFuse領域から転送される。一方、テストモード時には外部から任意に設定可能である必要がある。このため、パラメータレジスタ9内のパラメータラッチ回路91には、それぞれパラメータの値を転送するデータバス、及びパラメータレジスタ9内において割り当てられた、パラメータラッチ回路91のアドレスを指定するアドレスバスが接続されている。又、制御回路7に含まれるAND回路72は、入出力制御回路12の入力信号であるライトイネーブル信号/WEから生成されるクロック信号CLKと、後述するパラメータ設定コマンドCPとを入力し、その論理積をラッチ信号LATenとしてパラメータレジスタ9に出力する。AND回路72からパラメータレジスタ9にラッチ信号LATenが入力されると、アドレスバスから入力されたアドレス信号Addressによって指定されたアドレスに配置されているラッチ回路要素91が活性化され、データバスを伝達する8ビットのパラメータデータが活性化されたラッチ回路91に取り込まれることとなる。パラメータラッチ回路91は、具体的には、図3に示すパラメータラッチ回路91a、又は図4に示すパラメータラッチ回路91bによって構成される。このうち、パラメータラッチ回路91aは、1つの特定のアドレスが与えられると活性化されるものであるが、パラメータラッチ回路91bは2種類のアドレスのうちいずれか一方を選択することができ、選択されたアドレスが与えられると活性化されるという特徴を有している。本実施形態では、パラメータレジスタ9を構成する複数のパラメータラッチ回路91のうち、少なくとも1つはパラメータラッチ回路91bであり、パラメータレジスタ9はパラメータラッチ回路91bのみを用いて構成されていても良い。図3は、本発明の第1の実施形態に係る不揮発性半導体記憶装置のパラメータラッチ回路91aの構成を示す回路図である。パラメータラッチ回路91aは、アドレスデコード回路911aと、ラッチ回路912とを含んで構成されている。アドレスデコード回路911aは、予め割り当てられた所定のmビットのアドレスAdressが入力されると、アドレス変換器C1-1のmビットの出力ビットが全てHになり、ラッチ信号LATenがAND回路C1-2から出力されるように構成されている。ラッチ回路912は、AND回路C1-2から出力されたラッチ信号LATenをクロック信号CLKとして、データバスを伝達するnビットのパラメータデータをラッチする。又、ラッチ回路912はパワーオンリセット回路13から出力されたリセット信号と制御回路のリセット動作時に生成されるリセット信号の論理和で形成されるリセット信号を入力しており、このリセット信号に応じてラッチしたデータを消去する。このパラメータラッチ回路91aは、1つの予め定められたアドレスに対応してパラメータを格納するものである。しかし、半導体記憶装置の世代が進むにつれてパラメータも随時変更すべき状況の中で、パラメータの割り付けに、より柔軟性を持たせることができれば、テストプログラム資産を有効利用することができる。図4は、このような柔軟性を持たせた本発明の第1の実施形態に係る不揮発性半導体記憶装置のアドレス可変型のパラメータラッチ回路91bの構成を示す回路図である。アドレス可変型のパラメータラッチ回路91bは、パラメータアドレスの変換回路として動作するアドレスデコード回路911bの構成が、図3のパラメータラッチ回路91aとは異なっている。ラッチ回路912はパラメータラッチ回路91aのラッチ回路912と同様の構成である。アドレスデコード回路911bは、それぞれ異なるアドレスが割り当てられたアドレス変換器C2-1及びC2-2、NAND回路C2-3~C2-5、AND回路C2-6、及びNOT回路C2-7を含んで構成されている。アドレス変換器C2-1は、入力されたmビットのアドレスAdressが予め割り当てられたmビットの第1のアドレスAdress1と一致したときにmビットの出力ビットが全てHになるように構成されている。また、アドレス変換器C2-2は、入力されたmビットのアドレスAdressが予め割り当てられたmビットの第2のアドレスAdress2と一致したときにmビットの出力ビットが全てHになるように構成されている。これらのアドレス変換器C2-1,C2-2の出力は、NAND回路C2-3,C2-4にそれぞれ入力されている。どちらのNAND回路C2-3,C2-4の出力を有効とするかはアドレス選択信号F_address_setによって選択可能である。即ち、アドレス選択信号F_address_setが1であった場合には、入力されたアドレスAdressが第1のアドレスAdress1と一致したときにNAND回路C2-5からHが出力される。一方、アドレス選択信号F_address_setが0であった場合には、入力されたアドレスAdressが第2のアドレスAdress2と一致したときにNAND回路C2-5からHが出力される。その他の場合には、NAND回路C2-5の出力はLとなる。そして、NAND回路C2-5から‘H’が出力されているときのみ、AND回路C2-6からラッチ信号LATenが出力される。ラッチ回路912は、このラッチ信号LATenをクロック信号CLKとして、データをラッチする。[動作]次に、本実施形態に係る半導体記憶装置の動作について説明する。図5は、本発明の第1の実施形態に係る不揮発性半導体記憶装置における入出力制御回路12の入出力端子に入出力される信号を示している。図中、最上段に図示している波形はチップイネーブル信号/CE、2番目はコマンドラッチイネーブル信号CLE、3番目はアドレスラッチイネーブル信号ALE、4番目はライトイネーブル信号/WE、5番目はリードイネーブル信号/RE、最下段は複数本のデータ入出力端子IO0~7に入出力されるデータをそれぞれ図示している。コマンド入力に際しては、チップイネーブル信号/CEをLに設定し、コマンドラッチイネーブル信号CLEをHに立ち上げた状態で、ライトイネーブル信号/WEをLに立ち下げる。この操作により、データ入出力端子IO0~7に入力されたデータがコマンドとして認識され、制御回路7内にあるコマンドレジスタ10に取り込まれる。アドレス入力に際しては、チップイネーブル信号/CEをLに設定し、アドレスラッチイネーブルALEをHに立ち上げた状態で、ライトイネーブル信号/WEをLに立ち下げる。この操作により、データ入出力端子IO0~7に入力されたデータがアドレスとして認識され、アドレスバッファ6に取り込まれる。データ入力に際しては、チップイネーブル信号/CEをLに設定し、ライトイネーブル信号/WEをLに立ち下げる。この操作により、データ入出力端子に入力されたデータがデータとして認識され、動作モードに応じてメモリセル1、パラメータレジスタ9等に転送される。データ出力に際しては、チップイネーブル信号/CEをLに設定し、リードイネーブル信号/REをLに立ち下げる。この操作により、データ入出力端子IO0~7からデータが出力される。図6は、本実施形態に係る半導体記憶装置を操作する際に入出力制御回路12に入力される信号の組合せの一例を示すタイムチャートであり、上段に示したCase1にはユーザモードにおける使用の場合、下段に示したCase2には開発時にテストモードを使用した使用した場合の例を示している。尚、図6においては説明のためにリセットコマンド入力をCR、パラメータセットコマンド入力をCP、アドレス入力をA、データ入力をD、読み出し時のアドレス入力コマンド入力をC1、読み出し開始のコマンド入力をC2、特定モードのコマンドをCM、アドレス選択信号F_address_setを設定するアドレス選択コマンドをASと表す。尚、リセットコマンドCR、パラメータセットコマンドCP、読み出し時のアドレス入力コマンドC1、読み出し開始のコマンドC2、特定モードのコマンドCM、コマンドASの入力の為には、図5において説明したコマンド入力の操作を行えばよい。Case1ユーザモードにおいては、リセットコマンドCRを入力し、例えばデータのリードの場合には、リードコマンドC1、アドレス入力A、リード開始コマンドC2を順次入力することで半導体記憶装置へのデータリードのためのアクセスが開始されてBusy状態となる。これにより、メモリセル1内の指定したアドレスに格納されているデータを読み出すことができる。Case1では再度リード動作を行ってリセットコマンドCRを入力している。Case2テストモードにおいては、メモリセル1の書込み読み出し動作に先立って、アドレス選択信号F_address_set及びパラメータの設定を行っている。アドレス選択信号F_address_setの設定に際しては、初めにコマンドASを入力して行う。パラメータセットでは、パラメータセットコマンドCPを入力後、アドレス入力A、データ入力Dを実行することで、あらかじめパラメータレジスタ9内の指定したアドレスにパラメータのデータを設定する。このとき、パラメータラッチ回路91bでは、設定されたアドレス選択信号F_address_setによって2種類のアドレスのうちの1つが割り当てられる。尚、本実施形態においては、コマンド操作によってアドレス選択信号F_address_setの設定を行っているが、直接外部から設定することも考えられる。各種パラメータの設定の終了後、Case1と同様の操作によって半導体記憶装置の読み出し書込みを行う。尚、Case2において行ったパラメータの設定は、テスト終了後にリセットコマンドCRを入力することで初期状態に戻すことができる。尚、本実施形態においてはアドレス選択信号F_address_setの設定を行った後でリセットコマンドCRを入力している。従って、アドレス選択信号F_address_setの設定はリセットコマンドによってリセットされないように構成する必要がある。又、リセットコマンドCRの後でASを入力することも可能である。この様な構成によれば、D/SDie/Sortプログラム内のパラメータアドレスを変更することなしにパラメータラッチのアドレスアサインを変更する事が可能となる為、テスト資産を有効利用しつつ、所望のアドレスにパラメータを割り付ける事が可能となり、テストプログラムの信頼性を高めつつパラメータの使い勝手を向上させる事が出来る。[第2の実施の形態]次に、本発明の第2の実施形態に係る半導体記憶装置について説明する。本実施形態に係る半導体記憶装置は基本的には第1の実施形態に係る半導体記憶装置と同じであるが、アドレスデコード回路911bの構成が異なっている。図7は、本実施形態に係る不揮発性半導体記憶装置のアドレス可変ラッチ回路91bの構成を表す回路図である。本実施形態において、アドレスデコード回路911bは、アドレスバスに接続されたアドレス変換回路C3-1と、アドレス変換回路C3-1に接続された参照ラッチ回路C3-2と、同じくアドレス変換回路C3-1に接続されたアドレス変換器C3-3と、アドレス変換器C3-3に接続されたAND回路C3-4とを含んで構成されている。先の実施形態では、2種類のアドレス変換器C2-1,C2-2を用いたが、この実施形態では、1種類のアドレス変換器C3-3のみを用い、その前段のアドレス変換回路C3-1で、異なる2種類のアドレスを共通のアドレスに変換することにより、2種類のアドレスで1つのアドレス変換器C3-3を共用するようにしている。すなわち、アドレス変換回路C3-1はmビットのアドレス信号Addressを入力し、参照ラッチ回路からmビットの信号trans_dataを参照してアドレスを選択的に変換する。参照ラッチ回路C3-2に与えるデータtrans_dataによって、任意のアドレスAdressを予め設定されたアドレスAddress′に変換することができる。変換されたアドレスAddress′がアドレス変換器C3-3で予め割り付けられているアドレスであるときに、アドレス変換器C3-3の全ビットがHになる点、およびその後のAND回路C3-4以降については、図3及び図4のパラメータラッチ回路91a,91bと同様である。なお、アドレス変換回路C3-1は、例えば図8に示すようなアドレス変換回路要素C3-11をmビット分備えて構成されている。各アドレス変換回路要素C3-11は、クロックトインバータC3-12、C3-13及びNOT回路C3-14、C3-15から構成されている。アドレス変換回路要素C3-11は、参照ラッチ回路C3-2から出力されるデータtrans_datakがHであるときには、クロックトインバータC3-12が活性化されてアドレスAddressをNOT回路C3-14で反転させたアドレスAddress′を出力し参照ラッチ回路C3-2から出力されるデータtrans_datakがLであるときには、クロックトインバータC3-13が活性化されてアドレスAddressをそのままアドレスAddress′として出力する。本実施形態においては、アドレス変換回路要素C3-11がアドレス信号のビット数と同じm個存在してアドレス変換回路C3-1を構成しているが、これより少なくても良い。又、参照ラッチ回路C3-2は、本実施形態においてはアドレスデコード回路911b毎に設けられているが、複数のアドレスデコード回路911bにおいて一つの参照ラッチ回路C3-2を共有する事も可能である。初期状態においては、参照ラッチ回路には全てLがラッチされており、アドレスビットは反転されずに出力される。なお、本実施形態において、参照ラッチ回路C3-2は外部から自由に入力可能な回路とすることもできるし、ROMFuse領域に記憶したデータをS/A、カラムデコーダ、データバスを介して参照ラッチ回路に取り込むことでアドレス割付をROMFuseに設定することで変えることも可能である。この様な構成によっても、第1の実施形態と同様の効果を得ることが可能となる。又、この実施形態によれば、参照ラッチ回路C3-2のデータの与え方により、任意のアドレスを規定のアドレスに変換するこができ、より自由度が高い構成とすることができる。更に、複数のアドレスデコード回路911bにおいて一つの参照ラッチ回路C3-2を共有する様な構成の場合、アドレスデコード回路911bの面積を大幅に抑えることが可能となる。[第3の実施の形態]次に、本発明の第3の実施形態に係る半導体記憶装置について説明する。本実施形態に係る半導体記憶装置のアドレス可変ラッチ回路91bの構成を、図9に示す。図7と同じ構成の部分については図7と同一の符号を付して説明を省略する。本実施形態に係る半導体記憶装置は、基本的には本発明の第2の実施形態に係る半導体記憶装置と同じであるが、第2の実施形態におけるアドレス変換回路C3-1のかわりにアドレス比較回路C4を有している点、アドレス変換器C3-3を有していない点において異なっている。実施形態2においては参照ラッチ回路C3-2にアドレス変換回路C3-1で切り替えるべきアドレスビットが格納されていた。これに対し、本実施形態においては参照ラッチ回路C3-2にアドレスデータが格納されており、アドレス比較回路C4はアドレスバスから入力されたアドレス信号と、参照ラッチ回路C3-2に格納されているアドレスデータが一致した場合にHを出力する。全ビットにおいてアドレス信号とアドレスデータが一致した場合には、ラッチ信号LATenに応じてラッチ回路912にクロック信号CLKが出力される。図10は、アドレス比較回路C4の一部の構成であるアドレス比較回路要素C41を示す回路図である。アドレス比較回路C4は、アドレスのビット数mと同じ数のアドレス比較回路要素C41を有しており、図10にはm個あるうちのk番目の構成が示されている。アドレス比較回路要素C41にはアドレスバス及び参照ラッチ回路C3-2の1ビット分の端子が接続されている。アドレス比較回路要素C41は、入力端子に参照ラッチ回路C3-2に格納されているデータtrans_datak及びアドレスバスからのアドレス信号Addresskを入力し、アドレスデータ及びアドレス信号が一致していた場合にはHを、一致していなかった場合にはLを出力するEX-NOR回路C42を備えて構成されている。この様な構成によっても、第1の実施形態と同様の効果を得ることが可能となる。又、参照ラッチ回路C3-2をプログラム可能に構成する事により、任意のアドレス可変パラメータラッチ回路91bに対し、任意のアドレスを割り当てることが可能となる。[第4の実施の形態]次に、本発明の第4の実施形態に係る半導体記憶装置について説明する。ここまでの実施形態は、パラメータレジスタ9の入出力に関するものであったが、本実施形態はコマンドレジスタ10の入出力に関するものである。すなわち、本実施形態は、コマンドが規格により異なる場合でも、対応可能な構成を実現したものである。図11は、本実施形態に係る半導体記憶装置の制御回路7の一部の構成を示す回路図である。コマンドレジスタ10は、コマンドによる動作数に対応した数のコマンドレジスタ要素10Xを有している。コマンドレジスタ要素10Xは複数のコマンドレジスタ10XA~10XC及び切換回路10XXを有して構成されている。コマンドレジスタ10XA~10XCは入出力バッファ5から出力されたコマンドを入力及びデコードし、それぞれコマンドXAh,XBh,XChが入力されたときに出力信号を活性化する。切換回路10XXは規格切り替えパラメータF_MODE[1:0]を入力し、規格切り替えパラメータF_MODE[1:0]に応じてコマンドレジスタ10XA~10XCからの出力を、選択的にシーケンサ11に出力する。より詳細には、選択回路10XXは、規格切り替え用パラメータF_MODE[1:0]に、たとえば[0:0]が入力された時にはコマンドレジスタ10XAからの出力を選択し、[0:1]が入力された時にはコマンドレジスタ10XBからの出力を選択し、[1:0]が入力された時にはコマンドレジスタ10XCからの出力を選択する。この規格切り替え用バラメータF_MODE[1:0]の各パラメータ[1],[0]と規格A,B,Cとの関係の一例を、図12に示す。次に、本実施形態に係る制御回路7の動作について説明する。図13は、複数の規格A~Cにおいて、数種類のテストパターンTEST-x、TEST-yに対応するコマンドを、それぞれ表した図である。図13の例によれば、テストパターンTEST-xを行うためのコマンドが、規格AではXAh、規格BではXBh、規格CではXChであり、テストパターンTEST-yを行うためのコマンドが、規格AではYAh、規格BではYBh、規格CではYChである。例えばテスト規格Bにおいて、テストパターンTEST-xを実行する場合、コマンドXBhが入力されると、コマンドレジスタXA,XB,XCのうち、コマンドレジスタXBの出力のみが活性化される。次に、規格切り替え用パラメータF_MODEとして[0:1]が入力され、コマンドレジスタ10XBの活性化された出力が、テストパターンTEST-xを行うシーケンサ11に送信される。従って、本実施形態においては、対応すべき規格の数に応じてコマンドレジスタ10XA~Cを備えることにより、規格毎に異なるコマンドに対して対応可能になる。規格切り替え用パラメータF_MODEは、予めROMFuse領域に記憶されていて、起動時にパラメータレジスタ9に格納されるようにしても良いし、先の実施形態のように、外部からパラメータレジスタ9に設定するようにしても良い。尚、本実施形態におけるパラメータレジスタ9としては、第1実施形態~第3実施形態において示したパラメータレジスタを用いることも可能である。[第5の実施の形態]次に、本発明の第5の実施形態に係る半導体記憶装置について説明する。第4の実施形態では、同一の動作を実行するコマンドが規格毎に異なる例を示したが、本実施形態では、同一のコマンドで規格毎に動作が異なる場合の対応構成例を示している。図14は、本実施形態に係る半導体記憶装置の制御回路7の構成を示す回路図である。コマンドレジスタ要素10Yは、複数のコマンドレジスタ10YA、10YB、10YY及び選択回路10Y1、10Y2を備えている。コマンドレジスタ10YA、10YB、10YYは入出力バッファ5から出力されたコマンドを入力及びデコードし、それぞれコマンドYAh,YBh,YYhが入力されたときに出力信号を活性化する。選択回路10Y1はコマンドレジスタ10YA及び10YYからの出力を、規格切り替えパラメータF_MODEに応じて選択的に、シーケンサ11内のTEST-Y1回路11Y1に出力する。同様に、選択回路10Y2はコマンドレジスタ10YB及び10YYからの出力を、規格切り替えパラメータF_MODEに応じて選択的に、シーケンサ11内のTEST-Y2回路11Y2に出力する。図15は、図13と同様に、規格A及びBにおいて、テストパターンTEST-Y1、TEST-Y2とこれを実行するコマンドとの関係をそれぞれ表した図である。図15の例においては、テストパターンTEST-Y1を行うためのコマンドが、規格AではYAh、規格BではYYhであり、テストパターンTEST-Y2を行うためのコマンドが、規格AではYYh、規格BではYBhである。従って、規格AにおいてTEST-Y2を行うためのコマンドと規格BにおいてTEST-Y1を行うためのコマンドが同一である。本実施形態によれば、例えば規格Aに対応する場合、規格切り替えパラメータF_MODEを1として、選択回路10Y1でコマンドレジスタYAの出力を選択すると共に、選択回路10Y2でコマンドレジスタYYの出力を選択する。また、規格Bに対応する場合、規格切り替えパラメータF_MODEを0として、選択回路10Y1でコマンドレジスタYYの出力を選択すると共に、選択回路10Y2でコマンドレジスタYBの出力を選択する。これにより、各規格に対応可能である。規格切り替え用パラメータF_MODEは、第4の実施形態と同様、予めROMFuse領域に記憶されていて、起動時にパラメータレジスタ9に格納されるようにしても良いし、外部からパラメータレジスタ9に設定するようにしても良い。尚、本実施形態におけるパラメータレジスタ9としては、第1実施形態~第3実施形態において示したパラメータレジスタを用いることも可能である。[第6の実施の形態]次に、本発明の第6の実施形態に係る半導体記憶装置について説明する。図16は、本実施形態に係る半導体記憶装置の制御回路7の構成を示す回路図である。コマンドレジスタ要素10Zは、コマンドデコード回路10ZX及びコマンドレジスタ10ZAを備えている。コマンドデコード回路10ZXは規格切り替えパラメータF_MODEに応じて、入出力バッファ5から出力されたコマンドコードを所定の共通化されたコマンドコードに変換する。コマンドレジスタ10ZAはコマンドデコード回路10ZXから出力された共通化されたコマンドを入力し、デコードする。又、コマンドレジスタ10ZAは活性化された出力信号をシーケンサ11に出力する。本実施形態の様な構成においても、実施形態4及び5と同様の効果を得ることが可能となる。又、本実施形態の様な構成によれば、実施形態4及び5と比較してコマンドレジスタの数が抑制可能である為、コマンドレジスタ10の面積を大幅に抑えることが可能となる。尚、本実施形態におけるパラメータレジスタ9としては、第1実施形態~第3実施形態において示したパラメータレジスタを組み合わせることも可能である。[第7の実施の形態]次に、本発明の第7の実施形態に係る半導体記憶装置について説明する。図17は、本実施形態に係る制御回路7の構成を示す回路図である。コマンドレジスタ要素10Wは、複数のコマンドレジスタ10W1~10WN及びコマンドデコード回路10WXを備えている。コマンドレジスタ10W1~10WNは入出力バッファ5から出力されたコマンドを入力し、ラッチする。又、コマンドデコード回路10WXはコマンドレジスタ10W1~10WNにラッチされたデータを、規格切り替えパラメータF_MODEに応じて変換し、シーケンサ11に出力する。シーケンサ11は、変換後のコマンドをコマンドレジスタmode1~N及びテスト回路Mode1~Nに入力及びデコードし、対応する動作回路Modekを駆動する。コマンドレジスタ要素10Wにおいては、複数の規格に対応して複数種のコマンドを、コマンドデコード回路10WXで一括して制御している。このコマンドデコード回路10WXは外部からデコードの仕方をプログラムする事が可能であり、コマンドテーブルを外部から入力する事により、どのようなコマンドコードの割り付けにも対応可能となる。尚、本実施形態におけるパラメータレジスタ9としては、第1実施形態~第3実施形態において示したパラメータレジスタを利用することも可能である。"