"平面インダクタ構造を備え、前記平面インダクタ構造は、第1回路基板の層上に形成される第1複数巻線と、第2回路基板の層上に形成される第2複数巻線を備えるオーディオ増幅器。前記オーディオ増幅器は、出力ステージと、切替ステージとをさらに備え、前記第1複数巻線は、前記出力ステージに隣接し、前記第2複数巻線は、前記切替ステージに隣接する請求項1に記載のオーディオ増幅器。前記第1複数巻線は、厚みを有するスペーシング構造によって、第2複数巻線から隔離され、誘電結合定数Kは、前記厚みに比例する請求項1に記載のオーディオ増幅器。前記スペーシング構造は、誘電性材料の層を有する請求項3に記載のオーディオ増幅器。前記スペーシング構造は、相互接続ピンを有する請求項3に記載のオーディオ増幅器。前記第1複数巻線及び第2複数巻線は、結合定数Kによって特徴づけられ、結合定数Kは、前記スペーシング構造の厚みに比例する請求項3に記載のオーディオ増幅器。前記平面出力インダクタは、前記第1複数巻線及び第2複数巻線を十分に取り囲むフェライトコア構造をさらに有し、前記第1複数巻線及び第2複数巻線は、幅を有するギャップによって隔てられた2つの向かい合う面を有し、前記出力インダクタのインダクタンスは、前記ギャップの幅に比例する請求項1に記載のオーディオ増幅器。前記オーディオ増幅器は、フェライトからなる第1コア構造と、4~200の範囲の透磁率μを持つ材料からなる第2コア構造とを備え、前記第1構造及び第2構造は、空洞を有する結合構造を形成するように構成され、前記空洞は、第1複数巻線及び第2複数巻線を収容し、前記出力インダクタのインダクタンスは、μに比例する請求項1に記載のオーディオ増幅器。前記オーディオ増幅器は、さらに検知コイルをさらに備え、前記検知コイルは、前記インダクタ内の電流を検知し、前記第1回路基板の層上に形成され、第1複数巻線のうちの1つと隣り合う請求項1に記載のオーディオ増幅器。第1回路基板の層上に形成された第1複数巻線を備えた平面インダクタ構造と、前記第1複数巻線のうちの1つと隣り合い、前記第1複数巻線内の電流を検知する検知コイルとを有するオーディオ増幅器。前記平面インダクタ構造は、第2回路基板の層上に形成された第2複数巻線をさらに備える請求項10に記載のオーディオ増幅器。一態様においてオーディオ増幅器は、第1複数巻線及び第2複数巻線を備えた平面インダクタ構造を有する。第1複数巻線は、第1回路基板の層上に形成され、第2複数巻線は、第2回路基板の層上に形成される。前記オーディオは、さらに出力ステージ、及び切替ステージを備えてもよい。第1複数巻線は、出力ステージに隣接し、第2複数巻線は、切替ステージに隣接してよい。第1複数巻線は、厚みを有するスペーシング構造によって、第2複数巻線から隔てられてもよい。誘電結合定数Kは、前記厚みに比例する。スペーシング構造は、誘電性材料の層を有してもよい。スペーシング構造は、相互接続ピンを有してもよい。第1複数巻線及び第2複数巻線は、スペーシング構造の厚みに比例する結合定数Kによって特徴づけられてもよい。平面出力インダクタは、さらに第1複数巻線及び第2複数巻線を十分に取り囲むフェライトコア構造を有してもよい。フェライトコア構造は、幅を有するギャップによって隔てられた2つの向かい合う面を有してもよい。出力インダクタのインダクタンスは、前記ギャップの幅に比例する。請求項のオーディオ増幅器は、さらに第1コア構造、及び第2コア構造を備える。第1コア構造は、フェライトからなり、第2コア構造は、4~200の範囲の透磁率μを持つ材料からなる。第1構造及び第2構造は、空洞を有する結合構造を形成するように構成され、前記空洞は、第1複数巻線及び第2複数巻線を収容する。ここで、出力インダクタのインダクタンスは、μに比例する。オーディオ増幅器は、さらに検知コイルを備える。検知コイルは、インダクタ内の電流を検知する。また検知コイルは、第1回路基板の層上に形成され、第1複数巻線のうちの1つと隣り合う。他の態様において、オーディオ増幅器は、第1複数巻線及び検知コイルを備えた平面インダクタ構造を有する。第1複数巻線は、第1回路基板の層上に形成される。検知コイルは、第1複数巻線のうちの1つと隣り合い、第1複数巻線内の電流を検知する。平面インダクタ構造は、第2回路基板の層上に形成された第2複数巻線をさらに備えてもよい。その他の特徴、目的、及び利点は、以下の図とともに後述の詳細な説明を読むと、該詳細な説明から明らかになる。図面のいくつかの表示の構成要素は、ブロック図内で、別々の構成要素として図示、及び説明され、示唆しない限り回路として言及されるが、これらの構成要素は、アナログ回路、デジタル回路、ソフトウェア命令を実行する1又は2以上のマイクロプロセッサ、又はそれらの組み合わせのうちの1つとして実現される。前記ソフトウェア命令は、デジタル信号処理命令を含んでもよい。アナログ回路、又はソフトウェアを実行するマイクロプロセッサによって動作が実行されてもよい。前記ソフトウェアは、数学的、及び論理的にアナログ動作と同等の動作を実行する。示唆されない限り、信号ラインは、離散的アナログ信号ライン又はデジタル信号ラインとして、またはオーディオ信号の分離ストリームを処理する適切な信号を用いたシングル離散デジタル信号ラインとして、または無線通信システムの構成要素として、実行されてもよい。いくつかの処理は、ブロック図内で説明される。各ブロック内で実行される動作は、1つの構成要素、又は複数の構成要素によって実行されてよく、時間的に分離されてもよい。ブロックの動作を実行する構成要素は、物理的に分離されてもよい。示唆されない限り、オーディオ信号又はビデオ信号、又はそれら両方が、デジタル、又はアナログ形式で符号化及び送信される。従来のデジタル-アナログ、又はアナログ-デジタル変換器は、図中に図示をしていない。図1は、クラスD増幅器10を示す。Vhigh電圧源12は、スイッチ16によって切替ノード14に接続され、かつダイオード26によってノード18とに接続される。Vlow電圧源22は、スイッチ24によって切替ノード14に接続され、かつ、ダイオード20によってノード18に接続される。切替ノード14は、キャパシタンス40を介して接地され、かつノード18へ接続されてもよい。キャパシタンス40は、キャパシタ素子を必ずしも意味する必要はない。キャパシタンス40は、例えば、スイッチ16及び24と、ダイオード20及び26との機能を果たす電界効果トランジスタFETsからの寄生キャパシタンスであってよい。ノード18は、インダクタ30によってノード28に接続される。ノード28は、出力キャパシタ32によって接地されるとともに、出力端34に接続される。出力端34は、負荷36に接続される。変調部38は、作用的にスイッチ16及び24に接続され、スイッチ16及び24を制御する。インダクタ30及びキャパシタ32は、出力フィルタを形成する。切替増幅器は、一般的に出力フィルタを利用し、スイッチング周波数及び高調波が放射し、その他の機器との電磁雑音EMIを生じさせることを防止する。作動において、スイッチ16及び24は、スイッチングサイクルに従って、変調部38により開閉される。ある間隔の間、スイッチ16は、閉じられ、インダクタ30を介して、負荷を最大要求負荷電圧よりも高い電圧源12に接続する。その後、スイッチ16は開き、スイッチ24は、閉じられ、インダクタ30を介して、負荷を最小要求負荷電圧よりも低い電圧源22に異なる一定間隔だけ接続する。その後、スイッチ24は開き、スイッチ16が再度閉じられる。負荷における電圧は、前記2つのスイッチの相対的なONの時間に比例して、VlowとVhighの間の値に平均化される。この比例関係は、所望の出力電圧を生成するという目的を持つ変調部によって、連続的に十分に変化する。リップル電流と呼ばれるスイッチングサイクルの変動に伴い、インダクタ電流は、スイッチ16がオンの時、正に変化し、スイッチ24がオンの時、負に変化し、出力電流を平均化する。大部分において、リップル電流は、出力キャパシタ32を介して流れ、平均インダクタ電流は、負荷における電流に等しい。インダクタ30及びキャパシタ32を有する出力フィルタによって生じる歪みの軽減などの様々な理由から、負荷においてフィルタ後の出力電流の辺りでフィードバックループを閉じることが望ましい。このフィルタが2次のシステムであることと、その他の遅延及び、増幅制御システムにおける位相の遅れへ寄与が存在することから、このことはシステムの安定化のための追加的な補償を必要とする。この1つの対処法が、図2内で示される。図2の増幅器は、外部電圧ループを備える。外部電圧ループにおいて、出力端34の電圧は、電圧フィードバック回路へ返される。当該電圧フィードバック回路は、電圧ループ加算部11及び電圧ループ補償部13を備える。加えて、電流センサ42、電流ループ加算部15、及び電流ループ補償部17を含む内部電流ループは、外部電圧ループを安定化させるために、外部電圧ループの出力において動作する。前記電流センサ42は、インダクタ30内の電流を検知する。前記電流ループは、出力インダクタ内の電流を検知するために、高帯域低雑音法を有することが望ましい。後述する理由により、電流センサ42を、インダクタ30の出力ステージの終端に配置することが望ましい。しかし、電流センサは、どんな都合の良い場所に位置させることも可能である。高帯域AC電流センサは、出力インダクタ30にわたる電圧の積分に基づく。をはじめとする。従って図2の電流センサ42は、図3に図示されるように実施され得る。電流センサ42は、センサ巻線50を備える。センサ巻線50は、誘導的に出力インダクタ30に接続され、かつ積分部53を介して出力端52に電気的に接続される。これにより、出力インダクタ30における電流は、端52での出力から取り出すことができる。その後、取り出された電流は、図2の電流ループ加算部15へ提供され得る。前記電流センサは、ACのみを意図しており、DCを意図していない。図4Aは、追加的な特徴を有するクラスD増幅器の出力部を図示する。図4Aの増幅器は、同調ネットワーク54をさらに備える。同調ネットワーク54は、インダクタ56と、キャパシタ58と、抵抗60とを直列に有する。同調ネットワーク54は、図示するように、例えば、米国特許7432793号の図8のように、出力インダクタ上のタップに接続される。同調ネットワーク54の利点は、図5の説明において以下で説明される。同調ネットワークインダクタ56が従来の磁気巻構造として実施される場合、図4Aの構成を有する増幅器は、不利な点をいくつか有する可能性がある。不利な点は、センサ巻線と出力インダクタ30の巻線との間の結合キャパシタンスと、共鳴ネットワークの同調の困難さ出力インダクタ30の2つの部分30A及び30Bの間の磁気結合係数Kによって、同調は大きく影響を受けるためと、追加的な巻線、タップ、及びピンの結果として生じる追加のコストと、大きく異なる巻き数及びワイヤーゲージを有するインダクタにおける複数巻線に関連した機械的な問題及びばらつきとを含む。結合キャパシタンス問題は、図4Bを参照して説明することができる。図4Bは、図4AのクラスD増幅器の出力部である。図4Bにおいて追加的なキャパシタ62が、スイッチ16及び24の出力と、電流センサ回路における積分部への入力との間に加えられた。この結合キャパシタンスは、誤差項を注入する。この誤差項は、センサの出力へ足し合わされた増幅出力電圧に比例する項をもたらす。我々が増幅器出力電流のクリーンイメージを提供するためにセンサを信頼する限り、これは好ましくないことである。出力インダクタ30の2つの部分30A及び30Bが、結合係数Kによって結合される2つのインダクタとして表される場合、Vinは、ノード64での電圧を表し、Voutは、出力端34での電圧を表す。その結果、Vout/Vinは、結合係数Kの値によって著しく影響を受ける。図5は、Vout/Vinの周波数応答を示す。曲線66は、同調ネットワーク54なしの周波数応答を示す。曲線68は、同調ネットワーク54を有し、結合係数K=0.99である場合の周波数応答を示す。曲線70は、同調ネットワーク54を有し、結合係数K=0.9である場合の周波数応答を示す。パラメータKのたった10の変化が、約6dBのシステム応答差を引き起こすことが見て取れる。図6Aは、平面インダクタの断面を示す。平面インダクタは、極めて再現性のある結合係数Kを提供するとともに、図4Bのキャパシタ62によって示される寄生キャパシタンスの影響を減少させる。プライム付の参照番号は、以前の図で対応した参照番号を有する回路素子の物理的な実施を示す。インダクタの部分30A’は、インダクタの雑音部、即ち、以前の図のスイッチ16及び24と隣り合うインダクタの終端を含むインダクタの部分である。インダクタの部分30B’は、インダクタの無雑音部、即ち、出力ステージに隣り合うインダクタの終端を含むインダクタの部分である。インダクタの無雑音部30B’は、メインプリント回路基板64の層上に形成される。即ち、他の構成要素が備え付けられ、他の回路素子への相互接続が形成されているプリント回路基板の一部の上に形成される。インダクタの雑音部30A’は、追加のpcb構造66の層上に形成される。pcb構造66は、例えば0.2mmの厚さtを有するスペーサー70によってメインpcb64から間隔が空けられている。前記間隔は、メインpcb64内又はメインpcb64上において、相互接続ピンを有する誘電性層、又はその他の方法によって実現され得る。間隔70は、インダクタの部分30A及び30B間の、再現性のある結合係数Kを提供する。結合の量は、間隔70の厚みに対して反比例して変化し、希望する特定の結合に調整することができる。電流センサ信号を生成する巻線50’は、メインpcb64の最上部に位置し、インダクタターンによって、インダクタの雑音部から遮断される。図4Bのキャパシタ62によって示される寄生キャパシタンスは、従来の構成よりも小さい。フェライトコア68は、米国特許7432793号に記載されている。図6Aの実施において、平面インダクタのインダクタンスは、フェライトコアの2つの接面間の距離sによって決定される。図6Bは、平面インダクタの他の実施形態の断面を示す。当該平面インダクタは、極めて再現性のある結合係数Kを提供するとともに、図4Bのキャパシタ62によって示される寄生キャパシタンスの影響を減少させる。図6Bの実施形態は、図6Aのフェライトコア68が、第1部分72及び第2部分74を有するコア構造によって置換されていることを除いて、図6Aの構造と類似している。第1部分72は、フェライト構造であり、第2部分74は、4~200の範囲の透磁率μを有する低透磁率材料を含む。1つの適切な材料としては、MicrometalsIncofAnaheimCAUSAから商業的に提供される、絶縁マトリックスでのミクロンスケールクラスの酸化鉄パウダーである。第1部分72及び第2部分74は、これらが、雑音インダクタ部30A’と、無雑音インダクタ部30B’と、検知コイル50’とを収容する空洞を有するコア構造を形成するように組み合わされる。第1部分72及び第2部分74は、さらに、組み合わされる時に、第1部分72が少なくとも部分的に雑音インダクタ部30A’を囲み、かつ第2部分74が少なくとも部分的に無雑音インダクタ部30B’を囲むように構成される。第1部分72及び第2部分74は、間隔sがゼロであるように組み合わされる。図6Bの構成において、インダクタンスは、第2部分74の磁性体の透磁率μによって決定される。他の構成も可能であり、例えば、第1部分72は、低磁性体を有し、第2部分74は、フェライトコアを有してもよい。図7は、検知コイルを有し、図6Aのフェライトコア68又は図6Bのコア構造72,74を有さない平面インダクタの上面図である。図7の符号は、以前の図において同じ番号が付けられた構成要素を示す。実際の実施において、メインpcb64は、一般的にインダクタよりも相対的に十分に大きく、その上に載せられた多くの他の構成要素を有する。相互接続パッド80は、インダクタコイルを他の回路素子に接続させる、またはpcbの他の層上で、インダクタコイルとインダクタコイルを相互接続させるために、米国特許7432793号に記載されている方法で、インダクタコイルをビアに接続させる。相互接続パッド82は、検知コイル50’を他の回路素子に接続させる。ここで開示された特定の装置及び技術の様々な用途、及び逸脱は、本発明の趣旨から逸れることなく実施可能である。それ故、本発明は、ここに開示された各新規な特徴、特徴の新規な組み合わせが含まれると理解され、添付の特許請求の範囲の趣旨、及び範囲にのみに制限される。"