第1導電形の第1の半導体層と、前記第1の半導体層の第1の表面から前記第1の半導体層中に形成され、前記第1の表面と平行な第1の方向に延伸し、前記第1の表面において前記第1の方向と直交する第2の方向に配列された複数の第1のトレンチと、前記複数の第1のトレンチのうちの1つの第1のトレンチに隣接し、前記第1の半導体層の前記第1の表面に選択的に設けられた第2導電形の第2の半導体層と、前記第2の半導体層の表面に選択的に設けられ前記第1のトレンチと隣接し、前記第1の半導体層の第1導電形不純物の濃度よりも高い第1導電形不純物の濃度を有する第1導電形の第3の半導体層と、前記第1の方向における前記第2の半導体層の両端に隣接し、前記第2の半導体層の第2導電形不純物の濃度よりも低い第2導電形不純物の濃度を有する第2導電形のガードリング層と、前記第1の半導体層の第1の表面から前記第1の半導体層中に延伸し、前記複数の第1のトレンチを囲み、前記第1のトレンチの前記第2の方向における幅よりも広い幅を有し、前記ガードリング層の前記第2の半導体層とは反対側の端を終端する第2のトレンチと、前記第1の半導体層の前記第1の表面の外周端に隣接して設けられた第2導電形の第1のチャネルストッパ層と、前記第1のトレンチの前記第2の半導体層と接触する部分より前記第1のトレンチの底側の部分において、内側表面上に設けられた第1のFP絶縁膜と、前記ガードリング層上、前記第2のトレンチの内側全表面上、及び前記第1のチャネルストッパ層上を覆うように設けられ、前記第1のFP絶縁膜と接続された第2のFP絶縁膜と、前記第1のトレンチ内に前記第1のFP絶縁膜を介して設けられた第1のFP電極と、前記第1のFP電極と電気的に接続され、前記第2のFP絶縁膜を介して、前記ガードリング層上から、前記第2のトレンチの前記第1のトレンチ側の側壁上を経て、前記第2のトレンチの底部上を前記第1のチャネルストッパ層に向かって延伸するように設けられた第2のFP電極と、前記第1のチャネルストッパ層と電気的に接続され、前記第2のFP絶縁膜を介して、前記第1のチャネルストッパ層上から、前記第2のトレンチの前記第1のトレンチとは反対側の側壁上を経て、前記第2のトレンチの前記底部上を前記第1のトレンチに向かって延伸し、前記第2のFP電極とは離間するように設けられたチャネルストッパ電極と、前記第1のFP電極の前記第1のFP絶縁膜から露出した部分上、前記第2のFP電極の前記第2のFP絶縁膜とは反対側の表面上、及び前記チャネルストッパ電極の前記第2のFP絶縁膜とは反対側の表面上を覆うように設けられた第1の層間絶縁膜と、前記第1のトレンチの側壁に露出した前記第1の半導体層、前記第2の半導体層、及び前記第3の半導体層上に、設けられたゲート絶縁膜と、前記ゲート絶縁膜及び前記第1の層間絶縁膜を介して前記第1のトレンチ内に設けられたゲート電極と、前記ゲート電極上に設けられ、前記第1の層間絶縁膜を介して、前記第1のFP電極上、前記第2のFP電極上、及び前記チャネルストッパ電極上に設けられた第2の層間絶縁膜と、前記第1の半導体層の前記第1の表面とは反対側の第2の表面に電気的に接続された第1の電極と、前記第2の半導体層、前記第3の半導体層、及び前記第2のFP電極と電気的に接続された第2の電極と、前記第1の方向に沿って且つ前記第1の層間絶縁膜を介して前記第2のFP電極の上に設けられ、前記ゲート電極と電気的に接続されたゲート配線層と、を備え、前記ゲート配線層は、前記第2のトレンチ内に形成されており、前記第1のFP絶縁膜及び前記第2のFP絶縁膜は、前記ゲート絶縁膜よりも厚く形成され、前記第1のFP絶縁膜及び前記第2のFP絶縁膜は、一体的に形成された同一の絶縁体からなり、前記第1のFP電極、前記第2のFP電極、及び前記チャネルストッパ電極は、一体的に形成された同一の導電性材料からなり、前記ゲート電極及び前記ゲート配線層は、一体的に形成された同一の導電性材料からなり、前記第1のトレンチ及び前記第2のトレンチは、一体的に形成され、前記第1の半導体層の前記第1の表面から前記第2の半導体層を通り抜けて前記第1の半導体層中に同一深さで形成されており、前記第2の方向において、前記複数の第1のトレンチのうち前記第2のトレンチと隣り合うものと、前記第2のトレンチと、の間隔は、前記複数の第1のトレンチの隣り合う間隔と、同じまたは狭く、前記ゲート電極は、前記第2の方向において、前記第1のFP電極と前記第2の半導体層との間に挟まれており、前記第2の半導体層の前記第2導電形不純物の前記濃度よりも高い第2導電形不純物の濃度を有し、前記第3の半導体層の表面から前記第3の半導体層を貫通し前記第2の半導体層に至る第2導電形のコンタクト層と、前記第3の半導体層と一体的に前記第1のチャネルストッパ層の表面に形成された第1導電形の第2のチャネルストッパ層と、前記コンタクト層と一体的に前記第1のチャネルストッパ層の表面に形成された第2導電形の第3のチャネルストッパ層と、をさらに備え、前記第3のチャネルストッパ層は、前記第1の半導体層の前記外周端に隣接し、前記第2のチャネルストッパ層と、前記第1のトレンチとは反対側の端で隣接している電力用半導体装置。第1導電形の第1の半導体層と、前記第1の半導体層の第1の表面から前記第1の半導体層中に形成され、前記第1の表面と平行な第1の方向に延伸し、前記第1の表面において前記第1の方向と直交する第2の方向に配列された複数の第1のトレンチと、前記複数の第1のトレンチのうちの1つの第1のトレンチに隣接し、前記第1の半導体層の前記第1の表面に選択的に設けられた第2導電形の第2の半導体層と、前記第2の半導体層の表面に選択的に設けられ前記第1のトレンチと隣接し、前記第1の半導体層の第1導電形不純物の濃度よりも高い第1導電形不純物の濃度を有する第1導電形の第3の半導体層と、前記第1の方向における前記第2の半導体層の両端に隣接し、前記第2の半導体層の第2導電形不純物の濃度よりも低い第2導電形不純物の濃度を有する第2導電形のガードリング層と、前記第1の半導体層の第1の表面から前記第1の半導体層中に延伸し、前記複数の第1のトレンチを囲み、前記第1のトレンチの前記第2の方向における幅よりも広い幅を有し、前記ガードリング層の前記第2の半導体層とは反対側の端を終端する第2のトレンチと、前記第1のトレンチの前記第2の半導体層と接触する部分より前記第1のトレンチの底側の部分において、内側表面上に設けられた第1のFP絶縁膜と、前記ガードリング層上、及び前記第2のトレンチの内側全表面上を覆うように設けられ、前記第1のFP絶縁膜と接続された第2のFP絶縁膜と、前記第1のトレンチ内に前記第1のFP絶縁膜を介して設けられた第1のFP電極と、前記第1のFP電極と電気的に接続され、前記第2のFP絶縁膜を介して、前記ガードリング層上から、前記第2のトレンチの前記第1のトレンチ側の側壁上を経て、前記第2のトレンチの底部上を前記第1のトレンチとは反対側に向かって延伸するように設けられた第2のFP電極と、前記第1のFP電極の前記第1のFP絶縁膜から露出した部分上、及び前記第2のFP電極の前記第2のFP絶縁膜とは反対側の表面上を覆うように設けられた第1の層間絶縁膜と、前記第1のトレンチの側壁に露出した前記第1の半導体層、前記第2の半導体層、及び前記第3の半導体層上に、設けられたゲート絶縁膜と、前記ゲート絶縁膜及び前記第1の層間絶縁膜を介して前記第1のトレンチ内に設けられたゲート電極と、前記ゲート電極上に設けられ、前記第1の層間絶縁膜を介して、前記第1のFP電極上、及び前記第2のFP電極上に設けられた第2の層間絶縁膜と、前記第1の半導体層の前記第1の表面とは反対側の第2の表面に電気的に接続された第1の電極と、前記第2の半導体層、前記第3の半導体層、及び前記第2のFP電極と電気的に接続された第2の電極と、を備えた電力用半導体装置。前記第1の半導体層の前記第1の表面の外周端に隣接して設けられた第2導電形の第1のチャネルストッパ層と、前記第1のチャネルストッパ層と電気的に接続され、前記第2のFP絶縁膜を介して、前記第1のチャネルストッパ層上から、前記第2のトレンチの前記第1のトレンチとは反対側の側壁上を経て、前記第2のトレンチの前記底部上を前記第1のトレンチに向かって延伸し、前記第2のFP電極とは離間するように設けられたチャネルストッパ電極と、をさらに備え、前記第1の層間絶縁膜は、前記チャネルストッパ電極の前記第2のFP絶縁膜とは反対側の表面上を覆うように設けられ、前記第2の層間絶縁膜は、前記第1の層間絶縁膜を介して、前記チャネルストッパ電極上に設けられ、た請求項2記載の電力用半導体装置。前記第1のFP電極、前記第2のFP電極、及び前記チャネルストッパ電極は、一体的に形成された同一の導電性材料からなる請求項3記載の電力用半導体装置。前記第1の方向に沿って且つ前記第1の層間絶縁膜を介して前記第2のFP電極の上に設けられ、前記ゲート電極と電気的に接続されたゲート配線層をさらに備える請求項2~4のいずれか1つに記載の電力用半導体装置。前記ゲート電極及び前記ゲート配線層は、一体的に形成された同一の導電性材料からなる請求項5記載の電力用半導体装置。前記ゲート配線層は、前記第2のトレンチ内に形成されている請求項5または6記載の電力用半導体装置。前記第1のFP絶縁膜及び前記第2のFP絶縁膜は、前記ゲート絶縁膜よりも厚い請求項2~7のいずれか1つに記載の電力用半導体装置。前記第1のFP絶縁膜及び前記第2のFP絶縁膜は、一体的に形成された同一の絶縁体からなる請求項2~8のいずれか1つに記載の電力用半導体装置。前記第1の層間絶縁膜及び前記ゲート絶縁膜は、一体的に形成された同一の絶縁体からなる請求項2~9のいずれか1つに記載の電力用半導体装置。前記第1のトレンチ及び前記第2のトレンチは、一体的に形成され、前記第1の半導体層の前記第1の表面から前記第2の半導体層を通り抜けて前記第1の半導体層中に同一深さで形成されている請求項2~10のいずれか1つに記載の電力用半導体装置。前記第2の方向において、前記複数の第1のトレンチのうち前記第2のトレンチと隣り合うものと、前記第2のトレンチと、の間隔は、前記複数の第1のトレンチの隣り合う間隔と、同じまたは狭い請求項2~11のいずれか1つに記載の電力用半導体装置。前記ゲート電極は、前記第2の方向において、前記第1のFP電極と前記第2の半導体層との間に挟まれている請求項2~12のいずれか1つに記載の電力用半導体装置。前記ゲート電極は、積層方向において前記第1の層間絶縁膜を介して前記第1のFP電極の直上に設けられいている請求項2~12のいずれか1つに記載の電力用半導体装置。前記第2の半導体層の前記第2導電形不純物の前記濃度よりも高い第2導電形不純物の濃度を有し、前記第3の半導体層の表面から前記第3の半導体層を貫通し前記第2の半導体層に至る第2導電形のコンタクト層と、前記第3の半導体層と一体的に前記第1のチャネルストッパ層の表面に形成された第1導電形の第2のチャネルストッパ層と、前記コンタクト層と一体的に前記第1のチャネルストッパ層の表面に形成された第2導電形の第3のチャネルストッパ層と、をさらに備え、前記第3のチャネルストッパ層は、前記第1の半導体層の前記外周端に隣接し、前記第2のチャネルストッパ層と、前記第1のトレンチとは反対側の端で隣接している請求項2~12、14、及び15のいずれか1つに記載の電力用半導体装置。終端領域の耐圧が高く、終端領域の面積が小さい半導体装置を提供する。本発明の実施形態の半導体装置は、第1導電形の第1の半導体層と、複数の第1のトレンチと、第2導電形の第2の半導体層と、第1導電形の第3の半導体層と、第2導電形のガードリング層と、第2のトレンチと、第1のFP絶縁膜と、第2のFP絶縁膜と、第1のFP電極と、第2のFP電極と、第1の層間絶縁膜と、ゲート絶縁膜と、ゲート電極と、第2の層間絶縁膜と、第1の電極と、第2の電極と、を備える。複数の第1のトレンチは、第1の半導体層の第1の表面から第1の半導体層中に形成され、第1の表面と平行な第1の方向に延伸し、第1の表面において第1の方向と直交する第2の方向に配列される。第2導電形の第2の半導体層は、複数の第1のトレンチのうちの1つの第1のトレンチに隣接し、第1の半導体層の第1の表面に選択的に設けられる。第1導電形の第3の半導体層は、第2の半導体層の表面に選択的に設けられ第1のトレンチと隣接し、第1の半導体層の第1導電形不純物の濃度よりも高い第1導電形不純物の濃度を有する。第2導電形のガードリング層は、第1の方向における第2の半導体層の両端に隣接し、第2の半導体層の第2導電形不純物の濃度よりも低い第2導電形不純物の濃度を有する。第2のトレンチは、第1の半導体層の第1の表面から第1の半導体層中に延伸し、複数の第1のトレンチを囲み、第1のトレンチの第2の方向における幅よりも広い幅を有し、ガードリング層の第2の半導体層とは反対側の端を終端する。第1のFP絶縁膜は、第1のトレンチの第2の半導体層と接触する部分より第1のトレンチの底側の部分において、内側表面上に設けられる。第2のFP絶縁膜は、ガードリング層上、及び第2のトレンチの内側全表面上を覆うように設けられ、第1のFP絶縁膜と接続される。第1のFP電極は、第1のトレンチ内に第1のFP絶縁膜を介して設けられる。第2のFP電極は、第1のFP電極と電気的に接続され、第2のFP絶縁膜を介して、ガードリング層上から、第2のトレンチの第1のトレンチ側の側壁上を経て、第2のトレンチの底部上を第1のトレンチとは反対側に向かって延伸するように設けられる。第1の層間絶縁膜は、第1のFP電極の第1のFP絶縁膜から露出した部分上、及び第2のFP電極の第2のFP絶縁膜とは反対側の部分上を覆うように設けられる。ゲート絶縁膜は、第1のトレンチの側壁に露出した第1の半導体層、第2の半導体層、及び第3の半導体層上に、設けられる。ゲート電極は、ゲート絶縁膜及び第1の層間絶縁膜を介して第1のトレンチ内に設けられる。第2の層間絶縁膜は、ゲート電極上に設けられ、第1の層間絶縁膜を介して、第1のFP電極上、及び前記第2のFP電極上に設けられる。第1の電極は、第1の半導体層の第1の表面とは反対側の第2の表面に電気的に接続される。第2の電極は、第2の半導体層、第3の半導体層、及び第2のFP電極と電気的に接続される。以下、本発明の実施形態について図を参照しながら説明する。実施例中の説明で使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小関係などは、実際の実施においては必ずしも図に示されたとおりとは限らず、本発明の効果が得られる範囲内で適宜変更可能である。第1導電形をn形で、第2導電形をp形で説明するが、それぞれこの逆の導電形とすることも可能である。半導体としては、シリコンを一例に説明するが、炭化シリコンSiCや窒化ガリウムGaNなどの化合物半導体にも適用可能である。絶縁膜としては、酸化シリコンを一例に説明するが、窒化シリコンSiN、酸窒化シリコンSiNO、アルミナAl2O3などの他の絶縁体を用いることも可能である。n形の導電形をn、n、n-で表記した場合は、この順にn形不純物濃度が低いものとする。p形においても同様に、p、p、p-の順にp形不純物濃度が低いものとする。第1の実施形態図1~図3を用いて、第1の実施形態に係る電力用半導体装置について説明する。図1は、第1の実施形態に係る電力用半導体装置100の模式的上面図である。図2は、第1の実施形態に係る電力用半導体装置100のa図1のA-A線における要部模式断面図、及びbaのゲートトレンチ部分の拡大図である。図3は、第1の実施形態に係る電力用半導体装置100の、a図2aのB-B線における要部模式断面図、及びb図2aのC-C線における要部模式断面図である。図1~図3に示したように、本実施形態に係る電力用半導体装置は、n形ドレイン層1、n-形ドリフト層2第1導電形の第1の半導体層と、複数のゲートトレンチ6第1のトレンチと、p形ベース層3第2導電形の第2の半導体層と、n形ソース層第1導電形の第3の半導体層と、p形コンタクト層15と、p-形のガードリング層5と、終端トレンチ7第2のトレンチと、p-形半導体層5aと、p形の第1のチャネルストッパ層3aと、n形の第2のチャネルストッパ層4aと、p形の第3のチャネルストッパ層15aと、第1のFP絶縁膜8と、第2のFP絶縁膜8aと、第1のFP電極9と、第2のFP電極9aと、チャネルストッパ電極10と、第1の層間絶縁膜12と、ゲート絶縁膜11と、ゲート電極13と、ゲート配線層18と、第2の層間絶縁膜14と、ドレイン電極16第1の電極と、ソース電極17第2の電極と、ゲートメタル19と、チャネルストッパメタル20と、を備える。n-形ドリフト層2は、n形ドレイン層1の上に設けられる。n形ドレイン層1は、例えばn形シリコン基板が用いられる。n-形ドリフト層2は、シリコンのエピタキシャル成長によりn形シリコン基板の上に形成される。n形シリコン基板は、後の工程で所望の厚さに研磨されることによって、n形ドレイン層1となる。なお、n形ドレイン層1とn-形ドリフト層2との積層構造は、n-形シリコン基板の上にn形ドレイン層をエピタキシャル成長することによっても用意することができる。又は、n-形シリコン基板の表面にn形不純物をイオン注入及び熱核酸させることによっても用意することができる。複数のゲートトレンチ6は、n-形ドリフト層2のn形ドレイン層1とは反対側の第1の表面からn-形ドリフト層中に形成され、第1の表面と平行であり図2a中の紙面に垂直なY方向第1の方向に延伸し、第1の表面においてY方向と直交する図中のX方向第2の方向に配列される。p形ベース層3は、複数のゲートトレンチ6のうちの1つのゲートトレンチ6に隣接し、n-形ドリフト層2の第1の表面に選択的に設けられる。言い換えると、p形ベース層3は、複数のゲートトレンチ6の隣り合うゲートトレンチ6の間に設けられ、これら隣り合うゲートトレンチと隣接する。p形ベース層3は、例えば、p形不純物をn-形ドリフト層2の第1の表面にイオン注入及びその後の熱処理により形成されたp形拡散層である。n形ソース層4は、p形ベース層3の表面に選択的に設けられゲートトレンチ6と隣接し、n-形ドリフト層2のn形不純物の濃度よりも高いn形不純物の濃度を有する。n形ソース層は、例えば、n形不純物をp形ベース層3の表面にイオン注入及びその後の熱処理により形成されたn形拡散層である。p形ガードリング層5は、図3aに示したように、Y方向におけるp形半導体層3の外側両端に隣接してn-形ドリフト層2の第1の表面に設けられ、p形ベース層3のp形不純物の濃度よりも低いp形不純物の濃度を有する。また、p形ガードリング層5は、図3bに示したように、Y方向におけるゲートトレンチ6の外側両端に隣接し、ゲートトレンチ6と後述の終端トレンチ7との間にこれらと隣接して設けられる。さらに、p形ガードリング層5は、図2aに示したように、X方向において、複数のゲートトレンチ6のうち最も外側のゲートトレンチ6と後述の終端トレンチ7との間にこれらと隣接して設けられる。p形コンタクト層15は、n形ソース層4と隣接しn形ソース層4の表面からn形ソース層4を通り抜け、p形ベース層3に至るように設けられる。すなわち、P形コンタクト層15は、n形ソース層4を貫通してp形ベース層に至り、p形ベース層と電気的に接続される。p形コンタクト層15もまた、例えば、p形不純物をn形ソース層4の表面にイオン注入及びその後の熱処理により形成されたp形拡散層である。p形コンタクト層15は、p形ベース層3よりも高いp形不純物の濃度を有する。終端トレンチ7は、n-形ドリフト層の第1の表面からn-形ドリフト層中に延伸し、X方向に沿った2つの辺とY方向に沿った2つの辺により複数のゲートトレンチ6を取り囲む。終端トレンチ7のこれら4つの辺は、ゲートトレンチのX方向における幅よりも広い幅を有する。終端トレンチ7のX方向に沿った2つの辺は、Y方向において、ガードリング層5のp形ベース層3とは反対側の端を終端する。さらに、Y方向において、ガードリング層5は、終端トレンチのX方向に沿った辺とゲートトレンチ6とにより隣接して挟まれる。また、終端トレンチ7のY方向に沿った2つの辺は、X方向において、ガードリング層5のゲートトレンチ6とは反対側の端を終端する。すなわち、X方向において、ガードリング層5は、終端トレンチのY方向に沿った辺とゲートトレンチ6の最も外側のゲートトレンチ6とにより隣接して挟まれる。ゲートトレンチ6と終端トレンチ7は、同一工程において一体的に形成することができる。この場合、n-形ドリフト層2の第1の表面からn-形ドリフト層2中に延伸する深さは、ゲートトレンチ6と終端トレンチ7とで同じである。すなわち、ゲートトレンチ6と終端トレンチ7のそれぞれの底部は、n-形ドリフト層2の第1の表面から同じ深さに位置する。また、X方向において複数のゲートトレンチ6のうちの終端トレンチと隣り合うゲートトレンチ6と、終端トレンチ7と、の間隔は、隣り合うゲートトレンチ6の間隔と、同じ又は狭くなるように形成される。p形の第1のチャネルストッパ層3aは、n-形ドリフト層2の第1の表面の外周端に隣接して設けられる。p形の第1のチャネルストッパ層3aは、p形ベース層3と同一のp形不純物の濃度を有し、同一工程においてp形ベース層3と一体的に形成されたp形拡散層である。n形の第2のチャネルストッパ層4aは、p形の第1のチャネルストッパ層3aの表面に選択的に設けられ、p形第1のチャネルストッパ層のゲートトレンチ6側の端から離間している。n形の第2のチャネルストッパ層4aは、n形ソース層4と同一のn形不純物の濃度を有し、同一工程においてn形ソース層4と一体的に形成されたn形拡散層である。p形の第3のチャネルストッパ層15aは、p形の第1のチャネルストッパ層3aの表面に選択的に設けられ、n-形ドリフト層2の第1の表面の外周端に隣接して設けられ、n形の第2のチャネルストッパ層4aとゲートトレンチ6とは反対側の端で隣接する。言い換えると、p形の第3のチャネルストッパ層15aは、n形の第2のチャネルストッパ層4aの表面からn形の第2のチャネルストッパ層4aを貫通し又は通り抜けてp形の第1のチャネルストッパ層3aに至り、p形の第1のチャネルストッパ層3aと電気的に接続される。p形の第3のチャネルストッパ層15aは、p形コンタクト層15と同一のp形不純物の濃度を有し、同一の工程においてp形コンタクト層と一体的に形成されたp形拡散層である。p-形半導体層5aは、n-形ドリフト層2の第1の表面において、終端トレンチ7とp形の第1のチャネルストッパ層3aとの間にこれらに隣接して設けられる。p-形半導体層5aは、p-形ガードリング層5と同一のp形不純物の濃度を有し、同一工程においてp-形ガードリング層5と一体的に形成されたp形半導体層である。第1のFP絶縁膜8は、ゲートトレンチ6のp形ベース層3と接触する部分、すなわち、ゲートトレンチ6の側壁においてp形ベース層3が露出した部分、より下側の部分において、ゲートトレンチ6の内側表面上を全て覆う。言い換えると、第1のFP絶縁膜8は、ゲートトレンチ6の下部であって、n-形ドリフト層2がゲートトレンチ6の内表面に露出した部分上を覆うように設けられる。第1のFP絶縁膜8は、酸化シリコンであり、熱酸化又はCVDChemicalVaporDeposition法により形成される。酸化シリコンの替わりに、窒化シリコン、酸窒化シリコン、又はアルミナなどを用いることも可能である。第2のFP絶縁膜8aは、p形ガードリング層5上、終端トレンチ7の内側全表面上、p-形半導体層5a、及びp形の第1のチャネル層3a上を覆うように設けられ、第1のFP絶縁膜8と接続される。第2のFP絶縁膜8aは、酸化シリコンであり、第1のFP絶縁膜8と同一工程で一体的に形成される。なお、第1のFP絶縁膜9及び第2のFP絶縁膜9aは、ゲートトレンチ6の先端及び終端トレンチ7の先端での絶縁破壊を防ぐため、後述のゲート絶縁膜11と比べて厚く形成される。第1のFP電極9は、ゲートトレンチ6内にY方向に沿って第1のFP絶縁膜を介して設けられる。第1のFP電極9は、ゲートトレンチ6内の内側表面がn-形ドリフト層2で露出した部分に設けられているだけでなく、ゲートトレンチ6内の内側表面がp形ベース層3で露出した部分にも設けられる。第1のFP電極は、例えば、導電性のポリシリコンより形成される。第2のFP電極9aは、第2のFP絶縁膜8aを介して、p-形ガードリング層5上から、終端トレンチ7のゲートトレンチ6側の側壁上を経て、終端トレンチ7の底部上をp形の第1のチャネル層3aまたはゲートトレンチ6とは反対側に向かって延伸するように設けられる。第2のFP電極9aは、第1のFP電極8と電気的に接続される。また、第2のFP電極9aは、導電性のポリシリコンより形成され、同一工程で第1のFP電極9と一体的に形成される。チャネルストッパ電極10は、第2のFP絶縁膜を介して、p形の第1のチャネルストッパ層3a上から、終端トレンチ7のゲートトレンチ6とは反対側の側壁上を経て、終端トレンチ7の底部上をゲートトレンチ6に向かって延伸するように設けられる。チャネルストッパ電極10は、終端トレンチ7の底部上において、第2のFP電極と離間する。また、チャネルストッパ電極10は、p形の第1のチャネルストッパ層3aと電気的に接続される。後述するように、チャネルストッパ電極10は、チャネルストッパメタル20及びp形の第3のチャネルストッパ層を介して、p形の第1のチャネルストッパ層3aと電気的に接続される。チャネルストッパ電極10もまた、導電性のポリシリコンより形成され、同一工程で第1のFP電極9及び第2のFP電極と一体的に形成される。第1の層間絶縁膜12は、第1のFP電極9の第1のFP絶縁膜8から露出した部分、すなわち、ゲートトレンチ6の内側表面でp形ベース層3が露出した部分に対して対向する第1のFP電極9の部分、の表面を覆うように設けられる。第1の層間絶縁膜12は、第1のFP絶縁膜と接続され第1のFP絶縁膜と共に、第1のFP電極9を周囲から絶縁する。また、第1の層間絶縁膜12は、第2のFP電極の第2のFP絶縁膜とは反対側の表面上、及びチャネルストッパ電極10の第2のFP絶縁膜とは反対側の表面上、を覆うように設けられる。第1の層間絶縁膜は、第1のFP絶縁膜同様に酸化シリコンである。ゲート絶縁膜11は、ゲートトレンチ6の側壁に露出した、n-形ドリフト層2、p形ベース層3、及びn形ソース層4上に設けられ、第1のFP絶縁膜と接続される。ゲート絶縁膜11は、酸化シリコンであり、第1の層間絶縁膜12と同一の工程で、例えば熱酸化により第1の層間絶縁膜と一体的に形成される。酸化シリコンは、熱酸化以外にCVDにより形成されることが可能である。第1のFP絶縁膜8及び第2のFP絶縁膜8aと同様に、酸化シリコンに替えて、窒化シリコン、酸窒化シリコン、アルミナなどの誘電率の高い絶縁膜を用いることも可能である。ゲート電極13は、ゲート絶縁膜11及び第1の層間絶縁膜を介して、ゲートトレンチ6内に設けられる。ゲート電極13は、ゲート絶縁膜11を介して、ゲートトレンチ6の側壁に露出したn-形ドリフト層2、p形ベース層3、及びn形ソース層4に対向するように設けられる。また、ゲート電極13は、X方向において、第1のFP電極9とp形ベース層3との間に挟まれて設けられ、第1の層間絶縁膜12を介して第1のFP電極9と対向する。さらに、ゲート電極13は、第1のFP絶縁膜8の上に設けられる。ゲート電極13は、例えば、導電性のポリシリコンにより形成される。ゲート配線層18は、第2のFP電極9aの上に第1の層間絶縁膜12を介して設けられ、p形ガードリング層5上、終端トレンチ7のゲートトレンチ6側の側壁上、及び終端トレンチ7の底部上を覆いながら、X方向に向かって延伸する。また、ゲート配線層18は、複数のゲートトレンチ6内に設けられた第1のFP電極9の終端トレンチ側の端部上を第1の層間絶縁膜12を介して、X方向に向かって延伸する。ゲート配線層18は、p形ベース層3上に層間絶縁膜11aを介して配置される。層間絶縁膜11aは、ゲート絶縁膜11と同一工程により一体的に形成される。ゲート配線層18は、ゲートトレンチ6のY方向における端部でゲート電極13と電気的に接続される。ゲート配線層18は、導電性のポリシリコンから形成され、同一工程にてゲート電極13と一体的に形成される。第2の層間絶縁膜14は、ゲート電極13上に設けられゲート電極13をゲートトレンチ6の外部から絶縁する。第2の層間絶縁膜14は、第1の層間絶縁膜12を介して、第1のFP電極9上に設けられる。また、第2の層間絶縁膜14は、第1の層間絶縁膜12を介して、第2のFP電極9a上及びチャネルストッパ電極10上を覆うように設けられる。さらに、第2の層間絶縁膜14は、ゲート配線層18上を覆うように設けられる。第2の層間絶縁膜は、第1の層間絶縁膜同様に酸化シリコンにより形成される。酸化シリコンは、熱酸化又はCVDにより形成することができる。ドレイン電極16は、n形ドレイン層1のn-形ドリフト層2とは反対側の表面に電気的に接続される。ソース電極17は、第2の層間絶縁膜14の開口部を介してn形ソース電極4及びp形コンタクト層15と電気的に接続される。ソース電極17は、p形ベース層3にp形コンタクト層15を介して電気的に接続される。また、ソース電極17は、終端トレンチ7内において第2の層間絶縁膜14の開口部を介して第2のFP電極と電気的に接続される。この結果、第1のFP電極9及び第2のFP電極9aは、ソース電極17と同電位に保たれる。ゲートメタル19は、ゲート配線層18上を第2の層間絶縁膜14を介してゲート配線層18に沿ってX方向に延伸するように設けられる。ゲートメタル19は、終端トレンチ7内において第2の層間絶縁膜14のX方向に延伸する開口部を介して、ゲート配線層18と電気的に接続される。これにより、ゲートトレンチ6内のゲート電極13は、ゲート配線層18を介してゲートパッドに引き出される。チャネルストッパメタル20は、終端トレンチ7の外側で、第2の層間絶縁膜14の開口部を介して、チャネルストッパ電極10及びp形の第3のチャネルストッパ層15aと電気的に接続される。従って、チャネルストッパ電極10は、チャネルストッパメタル20及びp形の第3のチャネルストッパ層15aを介してp形の第1のチャネルストッパ層と電気的に接続される。p形の第1のチャネルストッパ層3a及びp形の第3のチャネルストッパ層15aは、チップの側端部を介してドレイン電極と同電位になる。ドレイン電極16、ソース電極17、ゲートメタル19、及びチャネルストッパメタル20は、通常用いられる金属であればよく、例えば、銅やアルミニウムなどが用いられる。次に、本実施形態に係る電力用半導体装置100の動作について説明する。本実施形態に係る電力用半導体装置100は、MOSFETである。ドレン電極16に、ソース電極17に対して正の電圧が印加された状態で、ゲート電極13にソース電極17に対して閾値を超える正の電圧が印加されると、p形ベース層3のゲート電極13に対向する部分にチャネル層が形成される。この結果、ドレイン電極16からソース電極17に向かって電流が流れて、本実施形態に係る電力用半導体装置100はオン状態になる。ゲート電極13に閾値以下の電圧が印加されると、p形ベース層3に形成されていたチャネル層が消失し、ドレイン電極16からソース電極17に流れていた電流は遮断されて、本実施形態に係る電力用半導体装置100はオフ状態になる。電力用半導体装置100がオフ状態になると、p形ベース層3とn-形ドリフト層2との接合部からn-形ドリフト層2へ向かって空乏層が伸びる。一般に従来のMOSFETでは、p形ベース層3の終端部では、p形ベース層3とn-形ドリフト層2との接合部が曲率を有するために、この接合部で電界集中を起こす。このため、p形ベース層3の終端部では、空乏層が十分に伸びる前にブレークダウンがおこり、他の部分と比べて耐圧が低くなってしまう。そこで、p形ベース層3の終端部には、p形ベース層3よりも低いp形不純物濃度を有するp-形ガードリング層5が隣接して設けられる。これにより、電界集中が起こる部分がp形ベース層3の終端部からp形ガードリング層5の終端部に移動する。また、p形ガードリング層5のp形不純物の濃度がp形ベース層3よりも低いので、p形ガードリング層5の終端部での電界集中が緩和されている。しかしながら、耐圧が高くなるほど終端部において空乏層が十分に伸びるだけの領域が必要となる。すなわち、p-形ガードリング層5からn-形ドリフト層2の表面に沿って空乏層がのびる終端領域が必要になる。これは、MOSFETの動作中に電流が流れない無効領域となるため、耐圧が向上するほど、MOSFETのチップの生産性または収益性が損なわれる。本実施形態に係る電力用半導体装置100では、p-形ガードリング層5がp形ベース層3とは反対側の端で終端トレンチ7により終端される。第2のFP電極9aは、第2のFP絶縁膜8aを介して、p-形ガードリング層5上から、終端トレンチ7のゲートトレンチ6側の側壁上を経て、終端トレンチ7の底部上をp形の第1のチャネル層3aまたはゲートトレンチ6とは反対側に向かって延伸するように設けられている。第2のFP電極9aは、ソース電極と同電位になっているので、フィールドプレート効果により、p-形ガードリング層5から終端トレンチ7の底部に沿ってn-形ドリフト層2中を空乏層が伸びる。終端トレンチ7によりp-形ガードリング層5が終端されていない従来の終端構造に比べて、本実施形態の終端構造では、曲率を有するp-n接合部がないので、空乏層が広がる際に電界集中が発生しにくい。このため、従来の終端構造と比べて、空乏層を伸ばす終端領域が小さくても同等の耐圧を得ることができる。すなわち、終端トレンチ7のX方向及びY方向における幅を狭くすることが可能となる。従って、本実施形態に係る電力用半導体装置100は、高耐圧を維持しつつ終端領域の面積を小さくすることができ、生産性が向上する。また、本実施形態に係る電力用半導体装置100では、チャネルストッパ電極10は、第2のFP絶縁膜を介して、p形の第1のチャネルストッパ層3a上から、終端トレンチ7のゲートトレンチ6とは反対側の側壁上を経て、終端トレンチ7の底部上をゲートトレンチ6に向かって延伸するように設けられる。チャネルストッパ電極10は、チャネルストッパメタル20及びp形の第3のチャネルストッパ層15aを介して、p形の第1のチャネルストッパ層3aと電気的に接続される。このため、チャネルストッパ電極10の終端トレンチ7上の端部は、前述のようにドレイン電極16と同電位になる。これにより、p-形ガードリング層5から終端トレンチ7の底部に沿ってn-形ドリフト層2中を伸びてきた空乏層は、チャネルストッパ電極10の終端トレンチ7上の端部よりもp形の第1のチャネルストッパ層側に広がることがない。つまり、電力用半導体装置100が、終端領域で耐圧に達してもブレークダウンしても、p-形ガードリング層5から伸びた空乏層が、チップの端部に達することがないので、信頼性が高い。ゲートトレンチ6の下側に設けられた第1のFP電極は、ゲート電極13とドレイン電極16との間に配置され、ソース電極と同電位である。このため、第1のFP電極は、フィールドプレート電極として機能し、ゲート-ドレイン間容量が低減されるため、電力用半導体装置100のスイッチング応答性が高い。また、第1のFP絶縁膜は、ゲート絶縁膜11よりも厚く形成される。これは、ゲートトレンチ底部での絶縁破壊を防ぐためである。第2のFP絶縁膜も同様の理由で厚く形成される。ゲートメタル19が、ゲート配線層18の上にX方向に沿って設けられている。これは、ゲート配線層18に起因するゲート抵抗を金属材料を用いることにより低減するためである。ゲート配線層18は、第1の層間絶縁膜12を介して第2のFP電極9aの上に設けられる。これにより、ゲート配線層18と第2のFP電極9aは、終端トレンチ7内で積層構造となっている。このようにすることにより、第1のFP電極9と同様に、ゲート配線層18に起因するゲート-ドレイン間容量を低減することができる。また、電力用半導体装置100の表面の平坦性が向上する。さらに、ゲート配線層18と第2のFP電極9aを積層することにより、終端領域の面積を低減することができる。隣り合うゲートトレンチ6のそれぞれからn-形ドリフト2中を伸びる空乏層が繋がりやすくなるように、ゲートトレンチ6の隣り合う間隔は十分に狭く設けられる。これにより、ゲートトレンチ6が形成されている素子領域において耐圧を向上させている。同様にして、複数のゲートトレンチ6のうち終端トレンチ7と隣り合うゲートトレンチ6と、終端トレンチ6と、の間隔も、上記隣り合うゲートトレンチ6の間隔と同じか、またはそれより狭くなるように設けられる。このようにすることにより、終端トレンチ7と隣り合うゲートトレンチ6との間における耐圧すなわち終端領域の耐圧が、隣り合うゲートトレンチ6との間の耐圧すなわち素子領域の耐圧より低くならないようにできる。第2の実施形態第2の実施形態に係る電力用半導体装置について図4を用いて説明する。図4は、本実施形態に係る電力用半導体装置200の図2bに相当するゲートトレンチ部分の拡大図である。なお、第1の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第1の実施形態との相異点について主に説明する。本実施形態に係る電力用半導体装置200は、第1の実施形態に係る電力用半導体装置100と、ゲートトレンチ部分の構造を除いて同じである。このため、本実施形態における第1の実施形態の図1、図2a、及び図3に相当する図は省略する。本実施形態に係る電力用半導体装置200は、第1の実施形態同様にMOSFETであり、以下の点で相異する。図4に示したとおり、本実施形態に係る電力用半導体装置では、第1のFP電極9が、ゲートトレンチ6内の側壁がp形ベース層3で露出された部分に突出している量が少ない。すなわち本実施形態に係る電力用半導体装置200では、第1のFP電極9がゲートトレンチ6内でp形ベース層3に対向する部分が、第1の実施形態の電力用半導体装置100と比べてほとんど無い。また、ゲート電極13が、ゲートトレンチ6内で、第1のFP電極9とp形ベース層3との間に挟まれていない。ゲート電極13は、ゲートトレンチ6内で、積層方向n-形ドリフト層の第1の表面に垂直な方向において、第1の層間絶縁膜12を介して第1のFP電極の直上に設けられる。第2の層間絶縁膜14は、第1の層間絶縁膜12及びゲート電極13を介して第1のFP電極9上に設けられる。本実施形態に係る電力用半導体装置200においても、第1の実施形態に係る電力用半導体装置100において得られた効果が同様に得られる。また、本実施形態に係る電力用半導体装置200は、第1の実施形態に係る電力用半導体装置100と比べて、Y方向に延伸するゲート電極13の断面積が大きい。このため、本実施形態に係る電力用半導体装置200は、第1の実施形態に係る電力用半導体装置100と比べてゲート抵抗が低く、ゲート信号の遅延が少ないので、スイッチング応答性が高い。以上、MOSFETを例にして、本発明の実施形態について説明した。IGBTInsulatedGateBipolarTransistorは、MOSFETにおいてn形ドレイン層1とドレイン電極16との間にp形コレクタ層をさらに設けた構造と同じ構造である。従って、上記各実施形態は、IGBTに対しても適用することが可能である。また、ゲートトレンチ6が形成された素子領域は、p-nダイオード領域又はSBDSchottkyBarrierDiode領域が形成されることも可能である。従って、上記各実施形態は、p-n接合ダイオード又はSBDなどに対しても適用が可能である。上記各実施形態では、MOSFETがn-形ドリフト層2とドレイン電極16との間に、n形ドレイン層を備える場合で説明したが、n-形ドリフト層2とドレイン電極16とが直接接合した構造とすることも勿論可能である。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。