アナログ信号の入力を受けて前記アナログ信号の大きさに相応する幅を有する入力パルスを生成する信号/パルス切り替え部と、前記信号/パルス切り替え部で生成された入力パルスの幅を予め設定された第1の臨界幅及び前記第1の臨界幅より大きい第2の臨界幅と比較し、その結果を表す状態情報を出力するパルス幅判断部と、前記状態情報によって、前記入力パルスの幅が前記第2の臨界幅より小さい状態から大きい状態に変動される場合、ハイ信号を出力し、前記入力パルスの幅が第1の臨界幅より大きい状態から小さい状態に変動される場合、ロー信号を出力する出力決定部とを含むパルス幅に応じて動作するシュミットトリガー回路。前記信号/パルス切り替え部は、入力される任意のクロック信号の状態変化を第1の遅延時間の間遅延した後、反転出力する第1のインバータと、前記クロック信号の状態変化を第2の遅延時間の間遅延した後、反転出力する第2のインバータと、前記第1の遅延時間を調整する第1の遅延制御部と、前記第2の遅延時間を調整する第2の遅延制御部と、前記第1の遅延時間と前記第2の遅延時間との差に対応する幅を有する入力パルスを生成するパルス生成部と、を含み、前記アナログ信号は、第1及び第2のアナログ信号を含む差動アナログ信号であり、前記第1の遅延制御部は、前記第1のアナログ信号の大きさに応じて前記第1の遅延時間を調整し、前記第2の遅延制御部は、前記第2のアナログ信号の大きさに応じて前記第2の遅延時間を調整することを特徴とする請求項1に記載のパルス幅に応じて動作するシュミットトリガー回路。前記第1のインバータは、電源電圧に連結されたソースを有する第1のPMOSと、前記第1のPMOSのドレインに連結されたドレインと前記第1のPMOSのゲートに連結されたゲートを有する第1のNMOSと、前記第1のPMOSのドレインと接地との間に連結された第1のキャパシターと、を含み、前記第2のインバータは、前記電源電圧に連結されたソースを有する第2のPMOSと、前記第2のPMOSのドレインに連結されたドレインと前記第2のPMOSのゲートに連結されたゲートを有する第2のNMOSと、前記第2のPMOSのドレインと接地との間に連結された第2のキャパシターと、を含み、前記第1の遅延制御部は、前記第1のNMOSのソースに連結されたドレインと接地に連結されたソースを有する第3のNMOSを含み、前記第2の遅延制御部は、前記第2のNMOSのソースに連結されたドレインと接地に連結されたソースを有する第4のNMOSを含み、前記パルス生成部は、前記第1のPMOSのドレイン電圧及び前記第2のPMOSのドレイン電圧を排他的論理和演算して出力する排他的論理和素子を含み、前記第3のNMOS及び前記第4のNMOSのゲートに前記第1及び第2のアナログ信号が各々印加され、前記排他的論理和素子は、前記第1のPMOS及び前記第2のPMOSのゲートにハイ状態の前記クロック信号が同時印加されることによって、前記第1のPMOS及び前記第2のPMOSのドレインから出力されるロー状態の出力時間差を幅とする前記入力パルスを出力することを特徴とする請求項2に記載のパルス幅に応じて動作するシュミットトリガー回路。前記パルス幅判断部は、前記入力パルスを順次に単位遅延時間の間遅延させるように相互直列連結された複数の遅延回路部と、前記入力パルス及び前記複数の遅延回路部の各々から出力される複数の遅延されたパルスを含むグループから二つのパルスの入力を受け、二つのパルス間の重なる部分をパルス形態で出力する第1の論理積素子及び第2の論理積素子と、を含み、前記第1の論理積素子及び第2の論理積素子の各々に入力されるパルスは、相違するパルスを少なくとも一つ含み、前記第1の論理積素子は、前記入力パルスの幅が前記単位遅延時間のm倍mは、自然数より大きい場合にパルスを出力し、前記第2の論理積素子は、前記入力パルスの幅が前記単位遅延時間のn倍nは、自然数より大きい場合にパルスを出力し、前記第1の臨界幅が前記単位遅延時間のm倍になり、前記第2の臨界幅が前記単位遅延時間のn倍になり、前記第1の論理積素子及び第2の論理積素子の出力が前記状態情報になることを特徴とする請求項1から3の何れか1項に記載のパルス幅に応じて動作するシュミットトリガー回路。前記複数の遅延回路部は、相互直列連結されたmn個の遅延回路部を含み、前記第1の論理積素子は、m番目の遅延回路部の出力とmn番目の遅延回路部の出力の入力を受けて相互論理和演算して出力し、前記第2の論理積素子は、前記入力パルスと前記mn番目の遅延回路部の出力の入力を受けて相互論理和演算して出力することを特徴とする請求項4に記載のパルス幅に応じて動作するシュミットトリガー回路。前記複数の遅延回路部の各々は、電源電圧に連結されたソースを有するPMOSと、前記PMOSのドレインに連結されたドレインと前記PMOSのゲートに連結されたゲートを有するNMOSと、前記PMOSのドレインと接地との間に連結されたキャパシターを含むインバータを含むことを特徴とする請求項4または請求項5に記載のパルス幅に応じて動作するシュミットトリガー回路。前記出力決定部は、前記第1の論理積素子の出力及び前記第2の論理積素子の出力のうち一つを制御信号に応じて選択して出力するスイッチ部と、前記スイッチ部の出力及び基準クロックの入力を受け、前記基準クロック内で前記スイッチ部の出力からパルスが発生する場合はハイ状態の信号を出力し、前記基準クロック内で前記スイッチ部の出力からパルスが発生しない場合はロー状態の信号を出力する論理回路部と、を含み、前記論理回路部の出力が前記制御信号になることを特徴とする請求項4から6の何れか1項に記載のパルス幅に応じて動作するシュミットトリガー回路。前記スイッチ部は、前記制御信号がハイ状態である場合、前記第1の論理積素子の出力を出力し、前記制御信号がロー状態である場合、前記第2の論理積素子の出力を出力することを特徴とする請求項7に記載のパルス幅に応じて動作するシュミットトリガー回路。前記論理回路部は、前記スイッチ部の出力が入力されるS端子と前記基準クロックの逆位相信号が入力されるR端子を有するRSフリップフロップと、前記RSフリップフロップの出力が入力されるD端子と前記基準クロックが入力されるクロック入力端子を有する立ち下がりエッジトリガーDフリップフロップと、を含み、前記立ち下がりエッジトリガーDフリップフロップの出力が前記出力決定部の出力となることを特徴とする請求項7または8に記載のパルス幅に応じて動作するシュミットトリガー回路。アナログ信号の入力を受けて前記アナログ信号の大きさに相応する幅を有する入力パルスを生成する信号/パルス切り替え部と、前記入力パルスを順次に単位遅延時間の間遅延させるように相互直列連結されたmn個の遅延回路部、m番目の遅延回路部の出力とmn番目の遅延回路部の出力の入力を受けて相互論理和演算して出力する第1の論理積素子、および前記入力パルスと前記mn番目の遅延回路部の出力の入力を受けて相互論理和演算して出力する第2の論理積素子、を含むパルス幅判断部と、制御信号の入力を受けて前記制御信号がハイ状態である場合、前記第1の論理積素子の出力を出力し、前記制御信号がロー状態である場合、前記第2の論理積素子の出力を出力するスイッチ部及び前記スイッチ部の出力及び基準クロックの入力を受け、前記基準クロック内で前記スイッチ部の出力からパルスが発生する場合はハイ状態の信号を出力し、前記基準クロック内で前記スイッチ部の出力からパルスが発生しない場合はロー状態の信号を出力する論理回路部を含み、前記論理回路部の出力が前記制御信号になる、出力決定部と、を含むパルス幅に応じて動作するシュミットトリガー回路。前記信号/パルス切り替え部は、電源電圧に連結されたソースを有する第1のPMOSと、前記第1のPMOSのドレインに連結されたドレインと前記第1のPMOSのゲートに連結されたゲートを有する第1のNMOSと、前記第1のPMOSのドレインと接地との間に連結された第1のキャパシターと、を含む第1のインバータと、前記電源電圧に連結されたソースを有する第2のPMOSと、前記第2のPMOSのドレインに連結されたドレインと前記第2のPMOSのゲートに連結されたゲートを有する第2のNMOSと、前記第2のPMOSのドレインと接地との間に連結された第2のキャパシターと、を含む第2のインバータと、前記第1のNMOSのソースに連結されたドレインと接地に連結されたソースを有する第3のNMOSと、前記第2のNMOSのソースに連結されたドレインと接地に連結されたソースを有する第4のNMOSと、前記第1のPMOSのドレイン電圧及び前記第2のPMOSのドレイン電圧を排他的論理和演算して出力する排他的論理和素子と、を含み、前記アナログ信号は、第1及び第2のアナログ信号を含む差動アナログ信号であり、前記第3のNMOS及び前記第4のNMOSのゲートに前記第1及び第2のアナログ信号が各々印加され、前記第1のPMOS及び前記第2のPMOSのゲートにハイ状態の信号が印加された後、前記第1のPMOS及び前記第2のPMOSのドレインから出力されるロー状態信号の出力時間差を幅とする前記入力パルスを前記排他的論理和素子により出力することを特徴とする請求項10に記載のパルス幅に応じて動作するシュミットトリガー回路。前記論理回路部は、前記スイッチ部の出力が入力されるS端子と前記基準クロックの逆位相信号が入力されるR端子を有するRSフリップフロップと、前記RSフリップフロップの出力が入力されるD端子と前記基準クロックが入力されるクロック入力端子を有する立ち下がりエッジトリガーDフリップフロップと、を含み、前記立ち下がりエッジトリガーDフリップフロップの出力が前記出力決定部の出力となることを特徴とする請求項10または11に記載のパルス幅に応じて動作するシュミットトリガー回路。本発明は、上述したアナログ方式のシュミットトリガー回路の問題点を解決するためのものであり、入力されるパルスの幅を基準としてリリースポイント及びオペレーティングポイントが決定されるヒステリシス特性を有するシュミットトリガー回路を提供することを目的とする。上記技術的課題を解決するための手段として、本発明は、アナログ信号の入力を受けて上記アナログ信号の大きさに相応する幅を有する入力パルスを生成する信号/パルス切り替え部と、上記信号/パルス切り替え部で生成された入力パルスの幅を予め設定された第1の臨界幅及び上記第1の臨界幅より大きい第2の臨界幅と比較し、その結果を表す状態情報を出力するパルス幅判断部と、上記状態情報によって、上記入力パルスの幅が上記第2の臨界幅より小さい状態から大きい状態に変動される場合、ハイ信号を出力し、上記入力パルスの幅が第1の臨界幅より大きい状態から小さい状態に変動される場合、ロー信号を出力する出力決定部と、を含むパルス幅に応じて動作するシュミットトリガー回路を提供する。本発明の一実施形態で、上記信号/パルス切り替え部は、入力される任意のクロック信号の状態変化を第1の遅延時間の間遅延した後、反転出力する第1のインバータと、上記クロック信号の状態変化を第2の遅延時間の間遅延した後、反転出力する第2のインバータと、上記第1の遅延時間を調整する第1の遅延制御部、上記第2の遅延時間を調整する第2の遅延制御部と、上記第1の遅延時間と上記第2の遅延時間との差に対応する幅を有する入力パルスを生成するパルス生成部と、を含むことができる。上記実施形態で、上記アナログ信号は、第1及び第2のアナログ信号を含む差動アナログ信号であり、上記第1の遅延制御部は、上記第1のアナログ信号の大きさに応じて上記第1の遅延時間を調整し、上記第2の遅延制御部は、上記第2のアナログ信号の大きさに応じて上記第2の遅延時間を調整することができる。上記実施形態で、上記第1のインバータは、電源電圧に連結されたソースを有する第1のPMOSと、上記第1のPMOSのドレインに連結されたドレインと上記第1のPMOSのゲートに連結されたゲートを有する第1のNMOSと、上記第1のPMOSのドレインと接地との間に連結された第1のキャパシターと、を含むことができる。また、第2のインバータは、上記電源電圧に連結されたソースを有する第2のPMOSと、上記第2のPMOSのドレインに連結されたドレインと上記第2のPMOSのゲートに連結されたゲートを有する第2のNMOSと、上記第2のPMOSのドレインと接地との間に連結された第2のキャパシターと、を含むことができる。また、上記第1の遅延制御部は、上記第1のNMOSのソースに連結されたドレインと接地に連結されたソースを有する第3のNMOSを含むことができ、上記第2の遅延制御部は、上記第2のNMOSのソースに連結されたドレインと接地に連結されたソースを有する第4のNMOSを含むことができる。特に、上記パルス生成部は、上記第1のPMOSのドレイン電圧及び上記第2のPMOSのドレイン電圧を排他的論理和演算して出力する排他的論理和素子を含むことができる。この実施形態で、上記第3のNMOS及び上記第4のNMOSのゲートに上記第1及び第2のアナログ信号が各々印加されることができ、上記排他的論理和素子は、上記第1のPMOS及び上記第2のPMOSのゲートにハイ状態の上記クロック信号が同時印加されることによって、上記第1のPMOS及び上記第2のPMOSのドレインから出力されるロー状態の出力時間差を幅とする上記入力パルスを出力することができる。本発明の一実施形態で、上記パルス幅判断部は、上記入力パルスを順次に単位遅延時間の間遅延させるように相互直列連結された複数の遅延回路部と、上記入力パルス及び上記複数の遅延回路部の各々から出力される複数の遅延されたパルスを含むグループから二つのパルスの入力を受け、二つのパルス間の重なる部分をパルス形態で出力する第1の論理積素子及び第2の論理積素子と、を含むことができる。上記実施形態で、上記第1の論理積素子及び第2の論理積素子の各々に入力されるパルスは、相違するパルスを少なくとも一つ含み、上記第1の論理積素子は、上記入力パルスの幅が上記単位遅延時間のm倍mは、自然数より大きい場合にパルスを出力し、上記第2の論理積素子は、上記入力パルスの幅が上記単位遅延時間のn倍nは、自然数より大きい場合にパルスを出力し、上記第1の臨界幅が上記単位遅延時間のm倍になり、上記第2の臨界幅が上記単位遅延時間のn倍になり、上記第1の論理積素子及び第2の論理積素子の出力が上記状態情報になることができる。上記実施形態で、上記複数の遅延回路部は、相互直列連結されたmn個の遅延回路部を含むことができる。また、上記第1の論理積素子は、m番目の遅延回路部の出力とmn番目の遅延回路部の出力の入力を受けて相互論理和演算して出力することができ、上記第2の論理積素子は、上記入力パルスと上記mn番目の遅延回路部の出力の入力を受けて相互論理和演算して出力することができる。上記実施形態で、上記遅延回路部は、電源電圧に連結されたソースを有するPMOSと、上記PMOSのドレインに連結されたドレインと上記PMOSのゲートに連結されたゲートを有するNMOSと、上記PMOSのドレインと接地との間に連結されたキャパシターと、を含むことができる。上記実施形態で、上記出力決定部は、上記第1の論理積素子の出力及び上記第2の論理積素子の出力のうち一つを制御信号に応じて選択して出力するスイッチ部と、上記スイッチ部の出力及び基準クロックの入力を受け、上記基準クロック内で上記スイッチ部の出力からパルスが発生する場合はハイ状態の信号を出力し、上記基準クロック内で上記スイッチ部の出力からパルスが発生しない場合はロー状態の信号を出力する論理回路部を含むことができる。この実施形態で、上記論理回路部の出力が上記制御信号になることができる。上記実施形態で、上記スイッチ部は、上記制御信号がハイ状態である場合、上記第1の論理積素子の出力を出力し、上記制御信号がロー状態である場合、上記第2の論理積素子の出力を出力することができる。上記実施形態で、上記論理回路部は、上記スイッチ部の出力が入力されるS端子と上記基準クロックの逆位相信号が入力されるR端子を有するRSフリップフロップと、上記RSフリップフロップの出力が入力されるD端子と上記基準クロックが入力されるクロック入力端子を有する立ち下がりエッジトリガーDフリップフロップと、を含むことができる。上記立ち下がりエッジトリガーDフリップフロップの出力が上記出力決定部の出力になることができる。上記技術的課題を解決するための他の手段として、本発明は、アナログ信号の入力を受けて上記アナログ信号の大きさに相応する幅を有する入力パルスを生成する信号/パルス切り替え部と、上記入力パルスを順次に単位遅延時間の間遅延させるように相互直列連結されたmn個の遅延回路部と、m番目の遅延回路部の出力とmn番目の遅延回路部の出力の入力を受けて相互論理和演算して出力する第1の論理積素子と、上記入力パルスと上記mn番目の遅延回路部の出力の入力を受けて相互論理和演算して出力する上記第2の論理積素子と、を含むパルス幅判断部と、制御信号の入力を受けて上記制御信号がハイ状態である場合、上記第1の論理積素子の出力を出力し、上記制御信号がロー状態である場合、上記第2の論理積素子の出力を出力するスイッチ部及び上記スイッチ部の出力及び基準クロックの入力を受け、上記基準クロック内で上記スイッチ部の出力からパルスが発生する場合はハイ状態の信号を出力し、上記基準クロック内で上記スイッチ部の出力からパルスが発生しない場合はロー状態の信号を出力する論理回路部を含み、上記論理回路部の出力が上記制御信号になる、出力決定部と、を含むパルス幅に応じて動作するシュミットトリガー回路を提供する。本発明によると、単位遅延時間の倍数でオペレーティングポイントとリリースポイントが変動されないように明確に設定することができる。また、本発明によると、増幅器とそのオフセット除去回路などを除去することができ、アナログ信号を用いるシュミットトリガー回路に比べて具現面積を減少させ、且つ消費電力及び製造費用を節約することができる。さらに、本発明によると、やむを得ず増幅器を使用する場合にはアナログ信号の大きさを表すパルス幅が一層広くなるため、敏感度を減少させることができる効果を得ることができる。また、本発明によると、インバータ、論理素子またはフリップフロップのようなデジタル回路を使用するため、使用電力を一層減少させることができる効果がある。以下、添付図面を参照して本発明の多様な実施形態をさらに詳細に説明する。しかし、本発明の実施形態は、多様な他の形態に変形されることができ、本発明の範囲は、以下に説明される実施形態に限定されるものではない。本発明の実施形態は、本発明が属する技術分野において通常の知識を有する者に本発明をより完全に説明するために提供されるものである。従って、図面に示された構成要素の形状及び大きさなどは、より明確な説明のために誇張されることがあるという点を留意しなければならない。図1は、本発明の一実施形態に係るパルス幅に応じて動作するシュミットトリガー回路のブロック構成図である。図1を参照すると、本発明の一実施形態に係るパルス幅に応じて動作するシュミットトリガー回路は、アナログ信号をパルスに切り替えて出力する信号/パルス切り替え部11と、上記信号/パルス切り替え部11から出力されるパルス幅の大きさを判断するパルス幅判断部12、及びパルス幅判断部12で判断されたパルス幅の大きさに応じて最終出力を決定する出力決定部13を含んで構成されることができる。上記信号/パルス切り替え部11は、アナログ信号の入力を受けて上記アナログ信号の大きさに相応する幅を有する入力パルスを生成して出力する。本発明の一実施形態で、上記信号/パルス切り替え部11に入力されるアナログ信号は、第1のアナログ信号及び第2のアナログ信号を含む差動信号である。上記信号/パルス切り替え部11は、上記第1のアナログ信号及び第2のアナログ信号の大きさの差に該当する幅を有するパルスを生成することができる。図2のaは、本発明の一実施形態に係るパルス幅に応じて動作するシュミットトリガー回路に適用される信号/パルス切り替え部11の回路図である。図2のaに示したように、上記信号/パルス切り替え部11は、入力される任意のクロック信号Clk1の状態変化を第1の遅延時間の間遅延した後、反転出力する第1のインバータ21と、上記クロック信号Clk1の状態変化を第2の遅延時間の間遅延した後、反転出力する第2のインバータ22と上記第1の遅延時間を調整する第1の遅延制御部23と、上記第2の遅延時間を調整する第2の遅延制御部24、及び上記第1の遅延時間と上記第2の遅延時間との差に対応する幅を有する入力パルスを生成するパルス生成部25を含んで構成されることができる。信号/パルス切り替え部11に入力される信号は、差動アナログ信号であり、上記第1の遅延制御部23は、上記差動アナログ信号に含まれた第1のアナログ信号Vの大きさに応じて上記第1の遅延時間を調整し、上記第2の遅延制御部24は、上記差動アナログ信号に含まれた第2のアナログ信号V-の大きさに応じて上記第2の遅延時間を調整することができる。上記第1のインバータ21は、電源電圧VDDに連結されたソースを有する第1のPMOSMP1と、上記第1のPMOSMP1のドレインに連結されたドレインと上記第1のPMOSMP1のゲートに連結されたゲートを有する第1のNMOSMN1と、上記第1のPMOSMP1のドレインと接地との間に連結された第1のキャパシターC1を含むことができる。上記第2のインバータ22は、上記電源電圧VDDに連結されたソースを有する第2のPMOSMP2と、上記第2のPMOSMP2のドレインに連結されたドレインと上記第2のPMOSMP2のゲートに連結されたゲートを有する第2のNMOSMN2と、上記第2のPMOSMP2のドレインと接地との間に連結された第2のキャパシターC2を含むことができる。上記第1の遅延制御部23と上記第2の遅延制御部24は、各々、上記第1のNMOSMN1のソースに連結されたドレインと接地に連結されたソースを有する第3のNMOSMN3と、上記第2のNMOSMN2のソースに連結されたドレインと接地に連結されたソースを有する第4のNMOSMN4と、を含むことができる。上記第3のNMOSMN3と第4のNMOSMN4のゲートには差動アナログ入力信号を構成する第1のアナログ信号Vと第2のアナログ信号V-が各々入力される。上記パルス生成部25は、上記第1のPMOSMP1のドレイン電圧及び上記第2のPMOSMP2のドレイン電圧を排他的論理和演算して出力する排他的論理和素子を含むことができる。図2のaでBUFと指示された要素は、単純に信号を一時格納するバッファーを表すものであり、本発明の主な技術的思想と関連のある要素でないため、詳細な説明を省略する。図2のbは、図2のaに示された回路における各ノードの信号波形を示す波形図である。図2に示したように、第1のインバータ21及び第2のインバータ22に入力されるクロック信号Clk1がロー状態からハイ状態になると、各インバータは、各々異なる遅延時間が経過した後、ロー状態の信号を出力する。パルス生成部25は、第1のインバータ21及び第2のインバータ22の遅延時間の差に該当する幅を有するパルスPoutを生成して出力する。また、図1を参照すると、上記パルス幅判断部12は、信号/パルス切り替え部11で生成された入力パルスの幅を予め設定された第1の臨界幅及び上記第1の臨界幅より大きい第2の臨界幅と比較し、その結果を表す状態情報を出力する。図3aは、本発明の一実施形態に係るパルス幅に応じて動作するシュミットトリガー回路に適用されるパルス幅判断部の詳細な構成を示すブロック構成図である。図3aを参照すると、上記パルス幅判断部12は、互いに直列に連結された複数の遅延回路部121、第1の論理積素子122、及び第2の論理積素子123を含むことができる。上記複数の遅延回路部121は、入力パルスを順次に予め設定された単位遅延時間の間遅延させる。例えば、単位遅延時間を1とすると、上記入力パルスは、1個の遅延回路部を通過しながら1の遅延時間だけ遅延されて出力される。従って、入力パルスが相互直列連結された遅延回路部のうちm番目の遅延回路部を通過すると、mだけ遅延されたパルスがm番目の遅延回路部から出力される。上記二つの論理積素子122、123の各々は、上記入力パルス及び上記複数の遅延回路部の各々から出力される複数の遅延されたパルスを含むグループから二つのパルスの入力を受け、二つのパルス間の重なる部分をパルス形態で出力する。例えば、第1の論理積素子122は、m番目の遅延回路部から出力されるパルスとmn番目の遅延回路部から出力されるパルスの入力を受け、二つのパルス間の重なる部分をパルス形態で出力することができる。また、第2の論理積素子123は、信号/パルス切り替え部11で入力される入力パルスとmn番目の遅延回路部から出力されるパルスの入力を受け、二つのパルス間の重なる部分をパルス形態で出力することができる。本明細書の全般において使われるm及びnは自然数である。上記二つの論理積素子122、123に入力される信号を選択することによって第1の臨界幅及び第2の臨界幅が決定され、二つの論理積素子122、123の各々から出力される信号は、入力パルスのパルス幅を上記第1の臨界幅及び第2の臨界幅と比較した結果を表す状態情報になる。図3bは、図3aに示された回路における各ノードの信号波形を示す波形図である。図3bに示された波形に付与されたAないしEの参照符号は、図3aに表示された同一参照符号を有するノードにおける波形を表す。Aは入力パルス、Bはm個の直列連結された遅延回路部により入力パルスが単位遅延時間のm倍だけ遅延されたパルス、Cはmn個の直列連結された遅延回路部により入力パルスが単位遅延のm倍だけ遅延されたパルスを表す。第1論理積素子122は、BとCのパルスが重なる領域がハイ状態になる信号Dを出力する。このとき、第1の論理積素子122は、入力パルスの大きさが単位遅延時間のn倍以上になると、常にパルスを出力するようになる。これと同様に、第2論理積素子123は、入力パルスAとCのパルスが重なる領域がハイ状態になる信号Eを出力する。このとき、第2の論理積素子123は、入力パルスの大きさが単位遅延時間のmn倍以上になると、常にパルスを出力するようになる。このように、パルス幅判断部12によると、複数の遅延回路部及び論理積素子により単位遅延時間のn倍に該当する第1の臨界幅と、単位遅延時間のmn倍に該当する第2の臨界幅と入力パルスのパルス幅を比較した結果に該当する状態情報を出力することができる。本発明の一実施形態で、パルス幅判断部12に適用される遅延回路部121は、図2のaに示されたインバータ21又は22を含むことができる。即ち、二つのインバータを直列連結して各インバータの遅延時間の和を単位遅延時間とする一つの遅延回路部121を構成することができる。図2のaに示されたインバータの構造と同様に、遅延回路部121は、電源電圧に連結されたソースを有するPMOSと、上記PMOSのドレインに連結されたドレインと上記PMOSのゲートに連結されたゲートを有するNMOSと、上記PMOSのドレインと接地との間に連結されたキャパシターと、を含むインバータを含むことができる。また、図1を参照すると、上記出力決定部13は、パルス幅判断部12から出力される状態情報によって、入力パルスの幅が上記第2の臨界幅より小さい状態から大きい状態に変動される場合、ハイ信号を出力し、上記入力パルスの幅が第1の臨界幅より大きい状態から小さい状態に変動される場合、ロー信号を出力する。上記出力決定部13は、上述したように、入力パルスの幅が上記第2の臨界幅より小さい状態から大きい状態に変動される場合と、上記入力パルスの幅が第1の臨界幅より大きい状態から小さい状態に変動される場合を除いた入力パルス幅の変動に対してはその以前の状態を維持する。例えば、上記入力パルスの幅が第1の臨界幅より小さい状態から大きい状態に変動される場合または上記入力パルスの幅が第2の臨界幅より大きい状態から小さい状態に変動される場合には出力を変更せず、その以前の出力をそのまま維持する。図4は、本発明の一実施形態に係るパルス幅に応じて動作するシュミットトリガー回路に適用される出力決定部13の詳細な構成を示すブロック構成図である。図4に示したように、上記出力決定部13は、上記第1の論理積素子の出力D及び上記第2の論理積素子の出力Eのうち一つを制御信号に応じて選択して出力するスイッチ部131、及び、上記スイッチ部131の出力及び基準クロックの入力を受け、上記基準クロック内で上記スイッチ部の出力からパルスが発生する場合はハイ状態の信号を出力し、上記基準クロック内で上記スイッチ部131の出力からパルスが発生しない場合はロー状態の信号を出力する論理回路部132を含むことができる。上記論理回路部132の出力Poutは、本発明の一実施形態に係るパルス幅に応じて動作するシュミットトリガー回路の出力となると同時に、スイッチ部131に入力される制御信号になることができる。上記スイッチ部131は、上記制御信号がハイ状態である場合、上記第1の論理積素子の出力を出力し、上記制御信号がロー状態である場合、上記第2の論理積素子の出力を出力することができる。図5のaは、本発明の一実施形態に係るパルス幅に応じて動作するシュミットトリガー回路に適用される出力決定部内の論理回路部132の詳細ブロック図である。図5に示したように、上記論理回路部132は、上記スイッチ部131の出力Psが入力されるS端子と上記基準クロックClk2の逆位相信号が入力されるR端子を有するRSフリップフロップ1321及び上記RSフリップフロップ1321の出力が入力されるD端子と上記基準クロックClk2が入力されるクロック入力端子を有する立ち下がりエッジトリガーFallEdgeTriggeredDフリップフロップ1322を含むことができる。図5のbは、図5のaに示された論理回路部の動作を説明する波形図である。図5のbに示したように、基準クロックClk2内でスイッチ部131から入力される信号Psにパルスが発生する場合、RSフリップフロップ1321のR端子には基準クロックClk2の逆位相信号が入力され、S端子にはスイッチ部131の出力Psが印加されるため、RSフリップフロップ1321の出力は、スイッチ部131から入力される信号Psに存在するパルスの立ち上がりエッジから基準クロックの立ち下がりエッジまでハイ状態になるパルスが出力される。このRSフリップフロップ1321の出力が遅延されてDフリップフロップ1322のD端子に入力され、Dフリップフロップ1322のD端子の入力がハイ状態の際、基準クロックClk2の立ち下がりエッジが発生するようになると、Dフリップフロップ1322の出力はハイ状態を出力する。Dフリップフロップ1322の出力は、基準クロックClk2の立ち下がりエッジでD端子入力がロー状態になる時、ロー状態が出力される。図6は、本発明の一実施形態に係るパルス幅に応じて動作するシュミットトリガー回路の出力が持つヒステリシス特性を示すグラフである。上述したような本発明の一実施形態に係るパルス幅に応じて動作するシュミットトリガー回路によると、図6に示したように、パルス幅にともなうヒステリシス特性を有する動作が可能である。即ち、図1ないし図5に示された実施形態によると、入力パルスの幅が単位遅延時間のmn倍第2の臨界幅より大きい場合にシュミットトリガー回路の出力がロー状態からハイ状態に変動され、入力パルスの幅が単位遅延時間のn倍より小さい場合にシュミットトリガー回路の出力がハイ状態からロー状態に変動される。以上のような構成を有する本発明の一実施形態に係るパルス幅に応じて動作するシュミットトリガー回路の動作及びそれにともなう作用効果をさらに詳細に説明する。まず、図1に示したように、ホールセンサーなどのようなセンサー素子から特定物理量を検出した大きさを表す差動アナログ信号が出力され、この差動アナログ信号は、本発明の一実施形態に係るパルス幅に応じて動作するシュミットトリガー回路の入力となる。上記センサー素子から出力される差動アナログ信号は、本発明の一実施形態に係るパルス幅に応じて動作するシュミットトリガー回路内の信号/パルス切り替え部11に入力される。図2に示したように、差動アナログ信号を構成する第1のアナログ信号V及び第2のアナログ信号V-は、各々、相違するインバータ21、22に連結された遅延制御部23、24に入力される。図2に示されたインバータ21、22は、PチャンネルMOSFETMP1、MP2とNチャンネルMOSFETMN1、MN2のドレインとゲートが相互連結されてゲート連結ノードに任意のクロックClk1の入力を受け、ドレイン連結ノードにキャパシターC1、C2を連結して一定時間遅延されたその反転信号をドレイン連結ノードに出力する形態で具現される。上記のような回路構造を有するインバータ21、22で上記反転信号が出力される遅延時間は、キャパシターC1、C2のキャパシタンスと、相互連結されたPチャンネルMOSFETMP1、MP2とNチャンネルMOSFETMN1、MN2のソース端間の電圧の大きさにより決定されるということは周知の通りである。本発明で相違する大きさの第1のアナログ信号V及び第2のアナログ信号V-がNチャンネルMOSFETからなる遅延制御部23、24に入力される。即ち、第1のアナログ信号V及び第2のアナログ信号V-は、第3のNチャンネルMOSFETMN3のゲート及び第4のNチャンネルMOSFETMN4のゲートに入力され、第1のアナログ信号V及び第2のアナログ信号V-の大きさの差により上記第3のNチャンネルMOSFETMN3のゲート及び第4のNチャンネルMOSFETMN4は、相違する大きさの抵抗を各インバータ21、22の第1及び第2のNチャンネルMOSFETMN1、MN2のソースに形成する。これによって、各インバータ21、22から出力されるクロックClk1の反転信号の遅延時間が第1のアナログ信号V及び第2のアナログ信号V-の大きさに応じて変動されることができる。第1のアナログ信号V及び第2のアナログ信号V-の大きさに応じて相違する遅延時間に出力される遅延信号は、パルス生成部25に入力される。パルス生成部25は、第1のインバータ21及び第2のインバータ22から出力される遅延された反転信号に対する排他的論理和演算をして出力する。上述した信号/パルス切り替え部11の動作が図2のbに波形図として示される。差動信号の形態に検出電圧V、V-が発生し、この検出電圧は、遅延制御部23、24を構成する第3のNチャンネルMOSFETMN3のゲート及び第4のNチャンネルMOSFETMN4のゲートに入力される。第3のNチャンネルMOSFETMN3のゲート及び第4のNチャンネルMOSFETMN4のゲートの電圧差により相違する大きさの抵抗がインバータ21、22の第1及び第2のNチャンネルMOSFETMN1、MN2のソースに形成され、これによって各インバータ21、22の出力が発生する遅延時間に差が発生する。即ち、クロックClk1がロー状態からハイ状態に切り替えられる場合、各インバータ21、22の所定時間の遅延時間以後、ロー状態の反転信号を出力するようになるが、各インバータ21、22に連結された遅延制御部23、24が持つ抵抗の大きさの差によって相違する遅延時間が設定される。例えば、第1のインバータ21によってはTP2の遅延時間が設定され、第2のインバータ22によってはTP1の遅延時間が設定される。排他的論理和素子からなるパルス生成部25は、二つの反転信号VA、VBが相違する状態である区間を幅△TPとするパルスを生成して出力する。即ち、信号/パルス生成部11から出力されるパルスは、センサー素子から出力されるアナログ信号の大きさ、より詳しくは、差動アナログ信号の大きさの差に該当するパルス幅を有する入力パルスを出力するようになる。次に、入力パルスは、パルス幅判断部12に入力される。パルス幅判断部12は、図3aに示したように、互いに直列に連結された複数の遅延回路部121と、第1の論理積素子122及び第2の論理積素子123を含んで構成される。上記複数の遅延回路部121は、相互同一の単位遅延時間の間に入力される信号を遅延させ、上記第1の論理積素子122及び第2の論理積素子123は、入力パルスと各遅延回路部121の出力信号で構成されたグループから少なくとも一つの相違する信号を有する二つの信号の入力を受け、入力された二つの信号の論理積演算を遂行する。図3aに示された実施形態で、総mn個の遅延回路部121が備えられ、第1の論理積素子122は、m番目の遅延回路部の出力とmn番目の遅延回路部の出力の入力を受け、第2の論理積素子123は、入力パルスとmn番目の遅延回路部の出力の入力を受ける。この場合、図3bに示された波形図に示したように、第1の論理積素子122は、入力パルスが単位遅延時間のm倍だけ遅延された信号Bと入力パルスが単位遅延時間のmn倍だけ遅延された信号Cの入力を受けて相互重なる部分を出力する。このとき、入力パルスの幅が単位遅延時間のn倍より大きい場合には第1の論理積素子122は、常にパルスを出力するようになるが、入力パルスの幅が単位遅延時間のn倍より小さい場合にはBとCノードで重なるパルスが発生しなくなってパルスが発生しない。これと類似して、第2の論理積素子123は、入力パルスAと入力パルスが単位遅延時間のmn倍だけ遅延された信号Cの入力を受けて相互重なる部分を出力する。このとき、入力パルスの幅が単位遅延時間のmn倍より大きい場合には第2の論理積素子123は、常にパルスを出力するようになるが、入力パルスの幅が単位遅延時間のmn倍より小さい場合にはAとCノードで重なるパルスが発生しなくなってパルスが発生しない。即ち、第1の論理積素子122は、入力パルスが単位遅延時間のn倍より大きい場合にパルスを出力し、第2の論理積素子123は、入力パルスが単位遅延時間のmn倍より大きい場合にパルスを出力するようになる。結論的に、本発明の一実施形態で、パルス幅判断部12は、入力パルスの幅を第1の臨界幅単位遅延時間のn倍及び上記第1の臨界幅より大きい第2の臨界幅単位遅延時間のmn倍と比較し、その結果を表す状態信号第1の論理積素子及び第2の論理積素子の出力を出力する。上記第1の論理積素子及び第2の論理積素子の出力は、出力決定部13に入力される。次に、出力決定部13は、第1の論理積素子及び上記状態情報によって、上記入力パルスの幅が上記第2の臨界幅より小さい状態から大きい状態に変動される場合、ハイ信号を出力し、上記入力パルスの幅が第1の臨界幅より大きい状態から小さい状態に変動される場合、ロー信号を出力する。このような動作のために、図4に示したように、上記出力決定部13は、制御信号によって第1の論理積素子の出力及び第2の論理積素子の出力のうち一つを選択して出力するスイッチ部131と、スイッチの出力と基準クロックの入力を受け、上記基準クロック内で上記スイッチの出力からパルスが発生する場合はハイ状態の信号を出力し、上記基準クロック内で上記スイッチの出力からパルスが発生しない場合はロー状態の信号を出力する論理回路部132を含むことができる。本発明の一実施形態に係るパルス幅に応じて動作するシュミットトリガー回路の動作が開始されて出力がロー状態から始まるとすると、論理回路部132の出力はロー状態であるべきで、この論理回路部132の出力を制御信号とするスイッチ部131は、ロー状態の制御信号の入力を受けて第2の論理積素子の出力Eを論理回路と連結することができる。センサー素子の出力が発生してシュミットトリガー回路に入力される差動アナログ信号が形成する入力パルスの幅が単位遅延時間のmn倍以上になると、第2の論理積素子の出力Eにパルスが発生し、上記論理回路部132は、ハイ信号を出力するようになる。この論理回路部132から出力されるハイ信号によりスイッチ部131は、第1の論理積素子の出力Dを論理回路に連結する。一方、第1の論理積素子の出力Dは、入力パルスの幅が単位遅延時間のn倍以上である場合、パルスを発生させ続けるため、論理回路部132の出力は、ハイ状態を維持し続ける。入力パルスの幅が単位遅延時間のn倍より小さくなると、第1の論理積素子の出力Dにパルスが発生せず、論理回路部132は、基準クロックの間にパルスが存在しないため、出力をロー信号に切り替える。これをよってスイッチ部131は、再び第2の論理積素子の出力Eを論理回路部132に連結するようになる。このように、上記出力決定部13から出力される信号は、図6に示したように、入力パルスの幅が単位遅延時間のnm倍より大きい場合、ハイ状態になり、入力パルスの幅が単位遅延時間のn倍より小さい場合、ロー状態になるヒステリシス特性を有する信号になる。上記論理回路部132は、図5のaに示したような回路構造を介して上述したような動作を具現することができる。図5のbを参照し、図5のaに示された回路動作を説明すると、基準クロックClk2内でスイッチ部131から入力される信号Psにパルスが発生する場合、RSフリップフロップ1321のR端子には基準クロックClk2の逆位相信号が入力され、S端子にはスイッチ部131の出力Psが印加されるため、RSフリップフロップ1321の出力は、スイッチ部131から入力される信号Psに存在するパルスの立ち上がりエッジから基準クロックの立ち下がりエッジまでハイ状態になるパルスが出力される。このRSフリップフロップ1321の出力が遅延されてDフリップフロップ1322のD端子に入力され、Dフリップフロップ1322のD端子の入力がハイ状態の際、基準クロックClk2の立ち下がりエッジが発生するようになると、Dフリップフロップ1322の出力は、ハイ状態を出力する。論理回路部132の入力、即ち、RSフリップフロップ1321のS端子に入力されるパルスが存在する場合にDフリップフロップ1322の出力は、ハイ状態を維持し続ける。一方、パルスがRSフリップフロップ1321のS端子に入力されない場合、RSフリップフロップ1321の出力は、ロー状態になり、基準クロックClk2の立ち下がりエッジでDフリップフロップ1322のD端子がロー状態になるため、立ち下がりエッジトリガーDフリップフロップ1322の出力は、ロー状態になる。このように、本発明は、パルスの幅によってオペレーティングポイントとリリースポイントが決定されるヒステリシス特性を有する。即ち、図6で第1の臨界幅である単位遅延時間のn倍である地点がリリースポイントとなり、第2の臨界幅である単位遅延時間のnm倍である地点がオペレーティングポイントになる。このように、本発明は、単位遅延時間の倍数でオペレーティングポイントとリリースポイントを変動されないように明確に設定することができる。本発明は、アナログ信号の入力を受けてその大きさに対応するパルス幅を生成し、パルス幅と単位遅延時間の倍数を比較するため、アナログ増幅器を必要としない。従って、増幅器のオフセットを除去する回路も不要となる。このように、本発明は、増幅器とそのオフセット除去回路などを除去することができ、アナログ信号を用いるシュミットトリガー回路に比べて具現面積を減少させ、且つ消費電力及び製造費用を節約することができる。さらに、やむを得ず増幅器を使用する場合にはアナログ信号の大きさを表すパルス幅が一層広くなるため、敏感度を減少させることができる効果を得ることができる。また、インバータ、論理素子またはフリップフロップのようなデジタル回路を使用するため、使われる電力をより減少させることができる効果がある。発明の詳細な説明では具体的な実施例に関して説明したが、本発明の範囲から外れない限度内で多様な変形が可能であることは明らかである。従って、本発明の範囲は、説明された実施例に限定されず、特許請求の範囲及びこの特許請求の範囲と均等なものにより定まらなければならない。