"複数のメモリセルを有するメモリチップが複数積層されている積層チップパッケージと、前記複数のメモリセルに対する読み書きを制御する制御回路を有するコントローラチップとが積層されているメモリデバイスであって、前記メモリチップは、それぞれ前記複数のメモリセルが形成されているデバイス領域と、該デバイス領域の外側に形成されている絶縁性の樹脂からなる樹脂絶縁層と、前記複数のメモリセルに接続され、かつ前記デバイス領域から前記樹脂絶縁層上に延出している複数の第1の配線電極とを有し、前記メモリチップと外形寸法が等しく、かつ半導体素子を有しない介挿チップが前記積層チップパッケージと前記コントローラチップとの間に積層され、前記介挿チップは、前記制御回路に接続され、かつ前記コントローラチップに形成されている複数のコントローラ用配線電極の配置パターンと共通する共通配置パターンで形成された第2の配線電極を複数有し、前記複数のメモリチップの側面と前記介挿チップの側面とによって、段差を形成することなくつながった共通配線側面が形成され、該共通配線側面内で前記第1の配線電極と前記第2の配線電極とが接続され、前記介挿チップの上に前記コントローラチップが載置され、かつ複数の前記コントローラ用配線電極と、複数の前記第2の配線電極とが接続されているメモリデバイス。複数のメモリセルを有するメモリチップが複数積層されている積層チップパッケージと、前記複数のメモリセルに対する読み書きを制御する制御回路を有するコントローラチップとが積層されているメモリデバイスであって、前記メモリチップは、それぞれ前記複数のメモリセルが形成されているデバイス領域と、該デバイス領域の外側に形成されている絶縁性の樹脂からなる樹脂絶縁層と、前記複数のメモリセルに接続され、かつ前記デバイス領域から前記樹脂絶縁層上に延出している複数の配線電極とを有し、前記複数のメモリチップの側面によって、段差を形成することなくつながった共通配線側面が形成され、該共通配線側面内で前記配線電極が接続され、複数の前記メモリチップのうちの前記コントローラチップに最も近い側に積層されている前記メモリチップを介挿メモリチップとしたときに、該介挿メモリチップの前記複数の配線電極だけが、前記制御回路に接続され、かつ前記コントローラチップに形成されている複数のコントローラ用配線電極の配置パターンと共通する共通配置パターンで形成され、前記介挿メモリチップの上に前記コントローラチップが載置され、かつ複数の前記コントローラ用配線電極と、前記介挿メモリチップの前記配線電極とが接続されているメモリデバイス。前記メモリチップの積層されている積層方向に沿って前記共通配線側面に形成されている複数の接続電極を更に有し、前記第1の配線電極それぞれの端面である複数の第1の配線端面と、前記第2の配線電極それぞれの端面である複数の第2の配線端面とが前記共通配線側面に形成され、前記接続電極それぞれによって前記第1の配線端面と前記第2の配線端面とが接続されている請求項1記載のメモリデバイス。前記介挿チップは、前記デバイス領域と大きさの等しい半導体領域と、該半導体領域の外側に形成されている絶縁性の樹脂からなる樹脂絶縁層とを有し、前記第2の配線電極は、前記半導体領域から前記樹脂絶縁層上に延出している請求項1または3記載のメモリデバイス。複数の前記第1の配線電極の個数および配置間隔と、複数の第2の配線電極の個数および配置間隔とが等しく形成されている請求項1、3、4のいずれか一項記載のメモリデバイス。前記積層チップパッケージの裏面側に、前記接続電極それぞれに接続されている裏面配線電極が複数形成されている請求項3~5のいずれか一項記載のメモリデバイス。前記介挿チップが前記コントローラチップよりも大きい外形寸法を有し、複数の前記第2の配線電極は、複数の前記コントローラ用配線電極の電極パッドに対応した対応電極パッドを有する請求項1、3~6のいずれか一項記載のメモリデバイス。前記樹脂絶縁層は、下部絶縁層の上に上部絶縁層が重なった2層構造を有し、該下部絶縁層が前記上部絶縁層を形成している上部樹脂よりも粘度の低い低粘性樹脂を用いて形成されている請求項1~7のいずれか一項記載のメモリデバイス。前記メモリチップは前記複数のメモリセルを覆うように形成され、前記メモリチップの表層を構成している表面絶縁層を更に有し、前記第1の配線電極は、前記表面絶縁層の表面よりも上に浮かび上がった凸状に形成されている請求項1、3~8のいずれか一項記載のメモリデバイス。第1の半導体基板が複数積層されている積層基板の上に第2の半導体基板が積層されている積層半導体基板であって、前記第1の半導体基板はスクライブラインに沿った第1のスクライブ溝部が複数形成され、かつ該第1のスクライブ溝部に接するデバイス領域にメモリセルが複数形成され、前記第1のスクライブ溝部の内側に形成されている第1の溝部内絶縁層と、前記メモリセルに接続され、かつ前記デバイス領域から前記第1の溝部内絶縁層上に延出している複数の第1の配線電極とを有し、前記第2の半導体基板は、前記第1のスクライブ溝部に応じた位置に配置されている第2のスクライブ溝部が複数形成され、前記第2のスクライブ溝部に接し、前記デバイス領域と大きさの等しい半導体領域と、前記第2のスクライブ溝部の内側に形成されている第2の溝部内絶縁層と、前記半導体領域から前記第2の溝部内絶縁層上に延出し、かつ前記複数のメモリセルに対する読み書きを制御する制御回路を有するコントローラチップに形成されている複数のコントローラ用配線電極の配置パターンと共通する共通配置パターンで形成された複数の第2の配線電極とを有する積層半導体基板。前記第2の半導体基板は、前記半導体領域に半導体素子が形成されていない介挿基板として形成されている請求項10記載の積層半導体基板。前記第2の半導体基板は、前記半導体領域に複数のメモリセルが形成されているメモリ基板として形成されている請求項10記載の積層半導体基板。複数の前記第1の配線電極の個数および配置間隔と、複数の第2の配線電極の個数および配置間隔とが等しく形成されている請求項10~12のいずれか一項記載の積層半導体基板。複数の前記第2の配線電極は、複数の前記コントローラ用配線電極の電極パッドに対応した対応電極パッドを有する請求項10~13のいずれか一項記載の積層半導体基板。前記第1のスクライブ溝部および第2のスクライブ溝部は、底部を含む溝下部よりも幅の広い幅広部が入り口に形成された口広構造を有する請求項10~14のいずれか一項記載の積層半導体基板。前記第1の半導体基板を4枚積層したユニット積層基板を1または2以上積層することによって、前記積層基板が構成されている請求項10~15のいずれか一項記載の積層半導体基板。複数のメモリセルが形成されている複数の第1の処理前基板のすべてについて、スクライブラインに沿った第1のスクライブ溝部を前記複数のメモリセルが形成されているデバイス面に複数形成し、かつ、第2の処理前基板について、前記第1のスクライブ溝部に応じた位置に配置されている第2のスクライブ溝部を片側の表面に複数形成する溝部形成工程と、前記複数の第1の処理前基板のすべてについて、前記デバイス面に絶縁性の樹脂を塗布して前記第1のスクライブ溝部の内側に第1の溝部内絶縁層を形成し、かつ前記第2の処理前基板について、前記第2のスクライブ溝部が形成されている溝形成面に絶縁性の樹脂を塗布して前記第2のスクライブ溝部の内側に第2の溝部内絶縁層を形成する絶縁層形成工程と、前記複数の第1の処理前基板のすべてについて、前記複数のメモリセルに接続され、かつ前記複数の第1のスクライブ溝部のいずれか少なくとも一つに接するデバイス領域から前記第1のスクライブ溝部の内側に延出している第1の配線電極を前記デバイス面に複数形成し、前記第2の処理前基板について、前記複数の第2のスクライブ溝部のいずれか少なくとも一つに接する半導体領域から前記第2のスクライブ溝部の内側に延出している第2の配線電極を、前記複数のメモリセルに対する読み書きを制御する制御回路を有するコントローラチップに形成されている複数のコントローラ用配線電極の配置パターンと共通する共通配置パターンで前記溝形成面に複数形成する配線電極形成工程と、前記第1のスクライブ溝部および前記第2のスクライブ溝部の位置が揃い、かつ前記第2の処理前基板の前記溝形成面が最も外側に配置されるようにして、前記複数の第1の処理前基板および前記第2の処理前基板を積層する積層工程とを有する積層半導体基板の製造方法。前記積層工程において、前記複数の第1の処理前基板および前記第2の処理前基板を積層する前に、前記第2の処理前基板における前記溝形成面の裏面側を研磨して前記第2の処理前基板の厚さを薄くする研磨工程を実行し、該研磨工程を実行した後における前記溝形成面の裏面側に、複数の前記第1の処理前基板を積層する請求項17記載の積層半導体基板の製造方法。前記配線電極形成工程において、前記第2の配線電極を複数形成するときに複数の前記コントローラ用配線電極の電極パッドに対応した対応電極パッドを形成する請求項17または18記載の積層半導体基板の製造方法。請求項17記載の製造方法によって製造された積層半導体基板を前記第2のスクライブ溝部に沿って切断することによって積層チップパッケージを製造した後、該積層チップパッケージの前記溝形成面側に前記コントローラチップを載置して、該コントローラチップの前記コントローラ用配線電極を前記第2の配線電極に接続するメモリデバイスの製造方法。前記積層チップパッケージを製造するときに、前記積層半導体基板を前記第2のスクライブ溝部に沿って切断したときの切断面に絶縁性の樹脂からなる樹脂絶縁層と、前記第1の配線電極および前記第2の配線電極の端面を出現させ、前記切断面に前記第1の配線電極および前記第2の配線電極の端面を接続する接続電極を形成する接続電極形成工程を更に有する請求項20記載のメモリデバイスの製造方法。前記積層チップパッケージの裏面側平面に、前記接続電極それぞれに接続される裏面配線電極を複数形成する裏面配線電極形成工程を更に有する請求項20または21記載のメモリデバイスの製造方法。ところで、従来、積層チップパッケージを用いた電子部品として、半導体記憶素子を備えたフラッシュメモリ、DRAM、SRAMといったメモリデバイスが知られている。例えば、特許文献3には、従来のメモリデバイスの一例となるメモリデバイス400が開示されている。図36は従来のメモリデバイス400を示す斜視図である。メモリデバイス400は積層チップパッケージ401と、コントローラチップ402とを有している。積層チップパッケージ401がコントローラチップ402の上面に接合されることによって、積層チップパッケージ401とコントローラチップ402とが一体となっている。また、図示しない電極パッドが積層チップパッケージ401の最上面に形成されていて、その電極パッドがコントローラチップ402の図示しない電極パッドに接続されている。図36では、積層チップパッケージ401を上下逆さまに反転させた状態が示されている。積層チップパッケージ401は複数の半導体チップ399が積層されている。半導体チップ399は多数のメモリセルを有している。その多数のメモリセルに対するデータの読み書きを制御するコントロールICがコントローラチップ402に形成されている。一方、この種のメモリデバイスでは、図37に示したように、半導体チップ399の積層数を増やした積層チップパッケージ403を用いることによって、メモリデバイス単体での記憶容量を増やすことができる。積層チップパッケージ403は例えば特許文献4に開示されている。従来のメモリデバイスは、積層チップパッケージとコントローラチップとを用いることによって製造され、積層チップパッケージは複数の半導体チップ399が積層されている。しかし、半導体チップ399と、コントローラチップ402とは全くの別プロセスで製造され、チップの外形寸法が異なり、電極パッド等の接続に必要な配線も異なる構造を有していた。そのため、例えば、メモリデバイス400を製造するときは、コントローラチップ402を接続することができるように、積層チップパッケージ401を製造しなければならなかった。すると、積層チップパッケージ401は、複数の半導体ウェハを積層した積層半導体基板から切り出すことによって製造されるため、その材料となる各半導体ウェハをすべてコントローラチップ402が接続できるように製造しなければならなかった。例えば、半導体ウェハの電極パッドの配置をコントローラチップ402の電極パッドに適合させなければならなかった。したがって、例えば、半導体ウェハをコントローラチップ402が接続できるように製造し、それを用いて積層チップパッケージを製造すると、その積層チップパッケージは、コントローラチップ402であればそのまま接続することができる。ところが、配線の異なる別のコントローラチップには、そのままでは接続できないことがあった。したがって、別のコントローラチップが接続できるようにするためには、積層チップパッケージの製造工程を変更しなければならない。したがって、製造工程を簡略化することが困難である。つまり、従来技術は特定のメモリデバイスを製造する場合にしか対応してなく、多様な種類のメモリデバイスを効率的に製造することに対応できていなかった。本発明は、上記課題を解決するためになされたもので、多様な種類のメモリデバイスを単位時間あたりにより多く製造できるような汎用性の高い構造を備えたメモリデバイスおよびメモリデバイスを製造するための積層半導体基板並びにこれらの製造方法を提供することを目的とする。上記課題を解決するため、本発明は、複数のメモリセルを有するメモリチップが複数積層されている積層チップパッケージと、複数のメモリセルに対する読み書きを制御する制御回路を有するコントローラチップとが積層されているメモリデバイスであって、メモリチップは、それぞれ複数のメモリセルが形成されているデバイス領域と、そのデバイス領域の外側に形成されている絶縁性の樹脂からなる樹脂絶縁層と、複数のメモリセルに接続され、かつデバイス領域から樹脂絶縁層上に延出している複数の第1の配線電極とを有し、メモリチップと外形寸法が等しく、かつ半導体素子を有しない介挿チップが積層チップパッケージとコントローラチップとの間に積層され、介挿チップは、制御回路に接続され、かつコントローラチップに形成されている複数のコントローラ用配線電極の配置パターンと共通する共通配置パターンで形成された第2の配線電極を複数有し、複数のメモリチップの側面と介挿チップの側面とによって、段差を形成することなくつながった共通配線側面が形成され、その共通配線側面内で第1の配線電極と第2の配線電極とが接続され、介挿チップの上にコントローラチップが載置され、かつ複数のコントローラ用配線電極と、複数の第2の配線電極とが接続されているメモリデバイスを特徴とする。このメモリデバイスでは、コントローラチップ接続用の介挿チップが積層されている。介挿チップは半導体素子を有しないインターポーザとして形成されている。また、介挿チップは第2の配線電極を複数有している。第2の配線電極は、コントローラ用配線電極と共通する共通配置パターンで形成されているから、コントローラチップが介挿チップ上に載置されたときに、コントローラ用配線電極すべてが対応する第2の配線電極に対して上下に重なる。また、第2の配線電極の端面とともに、第1の配線電極の端面が共通配線側面に形成されているから、配置パターンがコントローラ用配線電極と異なっていても、第1の配線電極は共通配線側面において第2の配線電極に接続され、コントローラ用配線電極にも接続される。また、本発明は、複数のメモリセルを有するメモリチップが複数積層されている積層チップパッケージと、複数のメモリセルに対する読み書きを制御する制御回路を有するコントローラチップとが積層されているメモリデバイスであって、メモリチップは、それぞれ複数のメモリセルが形成されているデバイス領域と、そのデバイス領域の外側に形成されている絶縁性の樹脂からなる樹脂絶縁層と、複数のメモリセルに接続され、かつデバイス領域から樹脂絶縁層上に延出している複数の配線電極とを有し、複数のメモリチップの側面によって、段差を形成することなくつながった共通配線側面が形成され、その共通配線側面内で配線電極が接続され、複数のメモリチップのうちのコントローラチップに最も近い側に積層されているメモリチップを介挿メモリチップとしたときに、その介挿メモリチップの複数の配線電極だけが、制御回路に接続され、かつコントローラチップに形成されている複数のコントローラ用配線電極の配置パターンと共通する共通配置パターンで形成され、介挿メモリチップの上にコントローラチップが載置され、かつ複数のコントローラ用配線電極と、介挿メモリチップの配線電極とが接続されているメモリデバイスを提供する。このメモリデバイスの場合、複数のメモリチップのひとつが介挿メモリチップであるため半導体素子を有しないインターポーザとしての介挿チップが不要となる。また、上記メモリデバイスでは、メモリチップの積層されている積層方向に沿って共通配線側面に形成されている複数の接続電極を更に有し、第1の配線電極それぞれの端面である複数の第1の配線端面と、第2の配線電極それぞれの端面である複数の第2の配線端面とが共通配線側面に形成され、接続電極それぞれによって第1の配線端面と第2の配線端面とが接続されていることが好ましい。このメモリデバイスでは、第1の配線電極と第2の配線電極とが接続電極によって接続されるが、接続電極は共通配線側面に形成されているため、段差を形成することなく平坦な形状で形成することができる。また、上記メモリデバイスでは、介挿チップは、デバイス領域と大きさの等しい半導体領域と、その半導体領域の外側に形成されている絶縁性の樹脂からなる樹脂絶縁層とを有し、第2の配線電極は、半導体領域から樹脂絶縁層上に延出しているようにすることができる。また、上記メモリデバイスの場合、複数の第1の配線電極の個数および配置間隔と、複数の第2の配線電極の個数および配置間隔とが等しく形成されていることが好ましい。さらに、上記メモリデバイスの場合、積層チップパッケージの裏面側に、接続電極それぞれに接続されている裏面配線電極が複数形成されているようにすることができる。また、上記メモリデバイスの場合、介挿チップがコントローラチップよりも大きい外形寸法を有し、複数の第2の配線電極は、複数のコントローラ用配線電極の電極パッドに対応した対応電極パッドを有することが好ましい。さらに、上記メモリデバイスの場合、樹脂絶縁層は、下部絶縁層の上に上部絶縁層が重なった2層構造を有し、その下部絶縁層が上部絶縁層を形成している上部樹脂よりも粘度の低い低粘性樹脂を用いて形成されていることが好ましい。また、メモリチップは複数のメモリセルを覆うように形成され、メモリチップの表層を構成している表面絶縁層を更に有し、第1の配線電極は、表面絶縁層の表面よりも上に浮かび上がった凸状に形成されていることが好ましい。そして、本発明は、第1の半導体基板が複数積層されている積層基板の上に第2の半導体基板が積層されている積層半導体基板であって、第1の半導体基板はスクライブラインに沿った第1のスクライブ溝部が複数形成され、かつその第1のスクライブ溝部に接するデバイス領域にメモリセルが複数形成され、第1のスクライブ溝部の内側に形成されている第1の溝部内絶縁層と、メモリセルに接続され、かつデバイス領域から第1の溝部内絶縁層上に延出している複数の第1の配線電極とを有し、第2の半導体基板は、第1のスクライブ溝部に応じた位置に配置されている第2のスクライブ溝部が複数形成され、第2のスクライブ溝部に接し、デバイス領域と大きさの等しい半導体領域と、第2のスクライブ溝部の内側に形成されている第2の溝部内絶縁層と、半導体領域から第2の溝部内絶縁層上に延出し、かつ複数のメモリセルに対する読み書きを制御する制御回路を有するコントローラチップに形成されている複数のコントローラ用配線電極の配置パターンと共通する共通配置パターンで形成された複数の第2の配線電極とを有する積層半導体基板を提供する。また、上記積層半導体基板の場合、第2の半導体基板は、半導体領域に半導体素子が形成されていない介挿基板として形成されているようにすることができる。さらに、上記積層半導体基板の場合、第2の半導体基板は、半導体領域に複数のメモリセルが形成されているメモリ基板として形成されているようにすることもできる。また、上記積層半導体基板の場合、複数の第1の配線電極の個数および配置間隔と、複数の第2の配線電極の個数および配置間隔とが等しく形成されていることが好ましい。さらに、上記積層半導体基板の場合、複数の第2の配線電極は、複数のコントローラ用配線電極の電極パッドに対応した対応電極パッドを有することが好ましい。上記積層半導体基板の場合、第1のスクライブ溝部および第2のスクライブ溝部は、底部を含む溝下部よりも幅の広い幅広部が入り口に形成された口広構造を有することが好ましい。上記積層半導体基板の場合、第1の半導体基板を4枚積層したユニット積層基板を1または2以上積層することによって、積層半導体基板が構成されていることが好ましい。そして、本発明は、次の1~4の各工程を有する積層半導体基板の製造方法を提供する。1複数のメモリセルが形成されている複数の第1の処理前基板のすべてについて、スクライブラインに沿った第1のスクライブ溝部を複数のメモリセルが形成されているデバイス面に複数形成し、かつ、第2の処理前基板について、第1のスクライブ溝部に応じた位置に配置されている第2のスクライブ溝部を片側の表面に複数形成する溝部形成工程2複数の第1の処理前基板のすべてについて、デバイス面に絶縁性の樹脂を塗布して第1のスクライブ溝部の内側に第1の溝部内絶縁層を形成し、かつ第2の処理前基板について、第2のスクライブ溝部が形成されている溝形成面に絶縁性の樹脂を塗布して第2のスクライブ溝部の内側に第2の溝部内絶縁層を形成する絶縁層形成工程3複数の第1の処理前基板のすべてについて、複数のメモリセルに接続され、かつ複数の第1のスクライブ溝部のいずれか少なくとも一つに接するデバイス領域から第1のスクライブ溝部の内側に延出している第1の配線電極をデバイス面に複数形成し、第2の処理前基板について、複数の第2のスクライブ溝部のいずれか少なくとも一つに接する半導体領域から第2のスクライブ溝部の内側に延出している第2の配線電極を、複数のメモリセルに対する読み書きを制御する制御回路を有するコントローラチップに形成されている複数のコントローラ用配線電極の配置パターンと共通する共通配置パターンで溝形成面に複数形成する配線電極形成工程4第1のスクライブ溝部および第2のスクライブ溝部の位置が揃い、かつ第2の処理前基板の溝形成面が最も外側に配置されるようにして、複数の第1の処理前基板および第2の処理前基板を積層する積層工程上記製造方法の場合、積層工程において、複数の第1の処理前基板および第2の処理前基板を積層する前に、第2の処理前基板における溝形成面の裏面側を研磨して第2の処理前基板の厚さを薄くする研磨工程を実行し、その研磨工程を実行した後における溝形成面の裏面側に、複数の第1の処理前基板を積層することが好ましい。また、上記製造方法は、配線電極形成工程において、第2の配線電極を複数形成するときに、複数のコントローラ用配線電極の電極パッドに対応した対応電極パッドを形成することが好ましい。そして、本発明は上記製造方法によって製造された積層半導体基板を第2のスクライブ溝部に沿って切断することによって積層チップパッケージを製造した後、その積層チップパッケージの溝形成面側にコントローラチップを載置して、そのコントローラチップのコントローラ用配線電極を第2の配線電極に接続するメモリデバイスの製造方法を提供する。上記製造方法は、下記5の工程を更に有することが好ましい。5積層チップパッケージを製造するときに、積層半導体基板を第2のスクライブ溝部に沿って切断したときの切断面に絶縁性の樹脂からなる樹脂絶縁層と、第1の配線電極および第2の配線電極の端面を出現させ、切断面に第1の配線電極および第2の配線電極の端面を接続する接続電極を形成する接続電極形成工程また、上記製造方法は、下記6の工程を更に有することが好ましい。6積層チップパッケージの裏面側平面に、接続電極それぞれに接続される裏面配線電極を複数形成する裏面配線電極形成工程以上詳述したように、本発明によれば、多様な種類のメモリデバイスを単位時間あたりにより多く製造できるような汎用性の高い構造を備えたメモリデバイスおよびメモリデバイスを製造するための積層半導体基板並びにこれらの製造方法が得られる。以下、本発明の実施の形態について図面を参照しつつ説明する。なお、同一要素には同一符号を用い、重複する説明は省略する。第1の実施の形態メモリデバイス100の構造まず、図1~図7を参照して本発明の第1の実施の形態に係るメモリデバイス100の構造について説明する。図1は本発明の第1の実施の形態に係るメモリデバイス100の全体を示す斜視図である。図2はメモリデバイス100を構成する積層チップパッケージ90とインターポーザ51を示す斜視図である。図3は図1の3-3線断面図および電極基板130の断面図である。図4はメモリデバイス100の底面図である。図5はメモリデバイス100を構成するメモリチップ50を示す斜視図、図6はインターポーザ51を示す斜視図である。また、図7はコントローラチップ95を底面側からみた斜視図である。メモリデバイス100は積層チップパッケージ90、インターポーザ51およびコントローラチップ95を有している。積層チップパッケージ90と、コントローラチップ95との間にインターポーザ51が積層されることによってメモリデバイス100が構成されている。また、8つのメモリチップ50が積層されることによって積層チップパッケージ90が構成されている。図2に示すように、積層チップパッケージ90において、8つのメモリチップ50のコントローラチップ95に最も近いコントローラ側図2では、最上面にインターポーザ51が積層されている。メモリデバイス100では、コントローラチップ95を除いて全部で9つの半導体チップが積層されている。そして、図4に示すように、積層チップパッケージ90メモリデバイス100の底面に複数の底面配線電極65が形成されている。各底面配線電極65は電極基板130の配線131に適合する位置に形成されている。電極基板130には配線131が形成されている。図3に示すように、底面配線電極65が半田122によって配線131に接続されている。後述するように、メモリデバイス100はSSDSolidStateDriveに組み込まれるが、その場合、メモリデバイス100は底面配線電極65と配線131とによる接続状態を維持しながら電極基板130に保持されている。メモリチップ50は、図5に示すように、全体が厚さの薄い矩形板状に形成され、その4つの側面が絶縁性の樹脂からなる樹脂絶縁層24によって覆われている。この樹脂絶縁層24は下部絶縁層23の上に上部絶縁層22aが重なった2層構造を有している。また、メモリチップ50の4つの側面において、上部絶縁層22aは下部絶縁層23よりも大きい奥行きを有している。そして、メモリチップ50は、樹脂絶縁層24の内側に形成されたデバイス領域10を有している。デバイス領域10は後述するメモリセル41が多数形成されている。また、メモリチップ50は図5に示すように、片側の平坦面が表面絶縁層22の表面22cとなり、その表面22cよりも上側に浮かび上がる立体的な配線電極15が複数形成されている。配線電極15は本発明の実施の形態に係る第1の配線電極に対応している。また、配線電極15の端面15cが配線用側面50A、50Aに突出端面となって出現している。端面15cは第1の配線端面に対応していて、後述する接続電極60に接続されている。配線電極15はメモリチップ50の2本の長手辺50aに沿って6個ずつ等間隔で配置されている。合計12個の配線電極15が形成されている。各配線電極15は後述する延出端子部15aと電極パッド15bを有している。そして、デバイス領域10をできるだけ広くするため、延出端子部15aの長さ長手辺50aからの奥行きを短くし、電極パッド15bが長手辺50aに近づけられている。延出端子部15aはデバイス領域10から樹脂絶縁層24上に延出している。次に、インターポーザ51について説明する。インターポーザ51は本発明の実施の形態に係る介挿チップに対応している。インターポーザ51は、図6に示すように、メモリチップ50と等しい外形寸法を備えた矩形板状に形成されている。インターポーザ51は、メモリチップ50と比べて、4つの側面が樹脂絶縁層24によって覆われている点と、片側の平坦面が表面絶縁層22の表面22cとなっている点とでは一致している。しかし、インターポーザ51は、デバイス領域10の代わりに半導体領域11が形成されている点、複数の配線電極15の代わりに複数の配線電極35が形成されている点で相違している。半導体領域11はデバイス領域10と等しい大きさを有している。しかし、半導体領域11はメモリセル41や集積回路といった半導体素子が形成されていない。そのため、インターポーザ51は半導体素子を有していない。配線電極35は、本発明の実施の形態に係る第2の配線電極に対応している。配線電極35は、メモリチップ50と同様に、長手辺51aに沿って6個ずつ等間隔で配置されている。また、配線電極35は、後述する延出端子部35aと電極パッド35bとを有している。しかしながら、延出端子部35aの長さが延出端子部15aの長さよりも長く、電極パッド35bが長手辺51aから遠ざけられている。ここで、電極パッドの長手辺に交差する方向の間隔を交差間隔、長手辺に沿った方向の間隔を長手辺間隔としたとき、図6に示すようにインターポーザ51では、電極パッド35bの交差間隔がW35aに設定され、長手辺間隔がW35bに設定されている。そして、交差間隔W35aがメモリチップ50における電極パッド15bの交差間隔とは異なっているが、コントローラチップ95における後述する配線電極97の交差間隔W95aとは一致している。こうして、配線電極35は、配線電極97の配置パターンと共通する共通配置パターンで形成されている。また、電極パッド35bは配線電極97の電極パッド97bと対応する位置に配置されているため、対応電極パッドとしての構成を有している。なお、配置パターンについては後に詳述する。さらに、延出端子部35aの端面35cが配線用側面51A、51Aに突出端面となって出現している。端面35cは第2の配線端面に対応していて、接続電極60に接続されている。配線用側面51Aは8つのメモリチップ50の前述した配線用側面50Aと段差を形成することなくつながっている。この配線用側面51Aと、8つのメモリチップ50の配線用側面50Aとによって、二つの共通配線側面52が形成されている。共通配線側面52は平坦な面平坦面である。次に、コントローラチップ95について説明する。コントローラチップ95は図1、図3、図7に示すように、外形寸法がメモリチップ50よりも小さい矩形板状に形成されている。コントローラチップ95は、コントロールICが形成されている。コントロールICは、本発明の実施の形態に係る制御回路であって、各メモリチップ50に形成されている多数のメモリセル41に対するデータの読み書きを制御する集積回路IntegratedCircuitである。本実施の形態において、メモリデバイス100はSSDSolidStateDriveに組み込まれる。コントロールICは、そのSSDの図示しない接続端子と、メモリチップ50との間に配置され、各メモリチップ50におけるデータの読み書きを制御する。コントローラチップ95は、図1に示すように、表面95A積層チップパッケージ90の反対側の面に外部電極パッド96が複数形成されている。また、図7に示すように、底面95Bに、コントローラ用配線電極としての配線電極97が複数形成されている。配線電極97はコントロールICに接続されている。図示した配線電極97はコントローラチップ95の底面95Bにおいて、延出端子部15aのような延出端子部は有してなく、電極パッド97bだけを有している。配線電極97電極パッド97bは、長手辺95aに沿って6個ずつ等間隔で配置されている。合計12個の配線電極97が形成されている。これら12個の電極パッド97bはコントローラチップ95において独自の配置パターンを有しているが、この配置パターンが配線電極35の配置パターンと一致している。つまり、コントローラチップ95の交差間隔W95aが交差間隔W35aに一致し、長手辺間隔W95bが長手辺間隔W35bに一致している。このように、コントローラチップ95と、前述のインターポーザ51とは、電極パッドの個数および配置間隔が等しいため、それぞれにおける電極パッド97bの配置パターンと、電極パッド35bの配置パターンとが一致している。そのため、メモリデバイス100では、各電極パッド97bがすべて半田121によって各電極パッド35bに接続されている。一方、メモリデバイス100は、図1に示したように、接続電極60を複数有している。接続電極60は共通配線側面52、52に形成されている。各接続電極60は、端面15cと端面35cとのうち、積層方向インターポーザ51と8つのメモリチップ50の積層されている方向に沿って直線上に並んだ複数の端面に接続されている。そのため、各接続電極60によってインターポーザ51の端面35cと、8つのメモリチップ50の端面15cとが接続されている。また、接続電極60は底面配線電極65にも接続されている。メモリデバイス100は、メモリチップ50、インターポーザ51およびコントローラチップ95が底面配線電極65によって、配線131に接続されるように構成されている。メモリデバイス100では、インターポーザ51と8つのメモリチップ50との接続が接続電極60によって行われている。また、コントローラチップ95が半田121によってインターポーザ51に接続されている。メモリデバイス100は、後述する半導体ウェハ1のメモリ部を変更することにより、64GBギガバイト、128GB、256GBといった種々の記憶容量を備えたデバイスを実現することができる。なお、メモリデバイス100は、メモリチップ50が8枚積層されているが、メモリチップ50の積層数は8枚には限定されない。そして、以上の構成を有するメモリデバイス100において、積層チップパッケージ90およびインターポーザ51は以下に説明する半導体ウェハ1と、半導体ウェハ5とを用いて製造されている。半導体ウェハ1の構造および半導体ウェハ5の構造について説明すると次の通りである。半導体ウェハの構造まず、図8~図11、図13~図14を参照して、半導体ウェハ1および半導体ウェハ5それぞれの構造について説明する。ここで、図8は、本発明の実施の形態に係る半導体ウェハ1、半導体ウェハ5の全体を示す斜視図である。図9は半導体ウェハ1に形成されているデバイス領域10とその周辺の領域とを示す平面図、図10は半導体ウェハ5に形成されている半導体領域11とその周辺の領域とを示す平面図である。図11は図9の11-11線断面図である。図13は半導体ウェハ1の要部を示す一部省略した斜視図、図14は図13の14-14線断面図である。なお、図8では、図示の都合上、デバイス領域10、半導体領域11や溝部20,21などが拡大されている。半導体ウェハ1、半導体ウェハ5はシリコンウェハ2を用いて構成されている。半導体ウェハ1は、図8に示すように、それぞれシリコンウェハ2のデバイス面1aデバイス面1aの裏面側が裏面1bにスクライブライン3A,3Bが形成されている。スクライブライン3A,3Bはデバイス面1aにそれぞれ複数本ずつ形成され、一定の方向に沿って所定間隔で直線上に形成されている。スクライブライン3Aとスクライブライン3Bとは直交している。半導体ウェハ5も半導体ウェハ1と同様にスクライブライン3A,3Bが形成されている。半導体ウェハ1が本発明の実施の形態に係る第1の半導体基板に対応している。半導体ウェハ5が第2の半導体基板に対応している。また、半導体ウェハ1によって前述したメモリチップ50が形成され、半導体ウェハ5によって前述したインターポーザ51が形成される。半導体ウェハ1はデバイス面1aに溝部20,21が形成されている。溝部20,21はそれぞれスクライブライン3A,3Bに沿って形成されている。溝部20,21はそれぞれスクライブライン3A,3Bに沿って形成されているから本発明の実施の形態に係るスクライブ溝部としての構成を備えている。半導体ウェハ1の溝部20,21が本発明の実施の形態に係る第1のスクライブ溝部としての構成を備えている。また、半導体ウェハ5の溝部20,21が本発明の実施の形態に係る第2のスクライブ溝部としての構成を備えている。なお、デバイス面1aに対応した半導体ウェハ5の表面を溝形成面ともいう。そして、半導体ウェハ1では、隣接する溝部20,20および溝部21,21で囲まれた矩形状の領域にデバイス領域10が形成されている。半導体ウェハ5は、半導体ウェハ1と比べてデバイス領域10の代わりに半導体領域11が形成されている点で相違している。溝部20は、図14に詳しく示すように、溝下部20aと幅広部20bとを有し、デバイス面1aとほぼ直交する方向に形成されている。溝下部20aは溝部20の底部20cを含む、底部20cからある程度の高さの部分である底部20cについては図20、図21参照。溝下部20aは溝部20の中で相対的に樹脂が入り込み難い下側の部分であり、図20A,Bに示すように、幅w1約60~80μm、深さd1約10~40μmを有している。溝下部20aの内側には、図11、図14等に示すように下部絶縁層23が形成されている。幅広部20bは溝部20における溝下部20aよりも上側に配置されている部分であって、溝部20の入り口20dを含む、入り口20dからある程度の深さの部分である。この幅広部20bは溝下部20aよりも幅が広く形成され、溝部20における入り口20dの長さ方向全体に形成されている。すなわち、図20A,Bに示すように、幅広部20bの幅w2は溝下部20aの幅w1よりも大きくなっているw2>w1。幅広部20bの幅w2は約80~120μm、深さd2は約10~40μmである。そして、幅広部20bの内側には上部絶縁層22aが形成されている。溝部21は溝下部21aと幅広部21bとを有し、デバイス面1aとほぼ直交する方向に形成されている。溝下部21aは溝下部20aと同様の底部からある程度の高さの部分であって、溝下部20aと同じ幅および深さを有している。溝下部21aの内側には溝下部20aと同様に下部絶縁層23が形成されている。幅広部21bは溝下部21aよりも上側に配置されている部分である。幅広部21bは、溝下部21aよりも幅が広く形成され、幅広部20bと同様の幅および深さを有している。幅広部21bの内側には幅広部20bと同様に上部絶縁層22aが形成されている。このように、溝部20、21は溝下部20a、21aよりも幅の広い幅広部20b、幅広部21bがそれぞれ入り口に形成されている口広構造を有している。そして、溝部20、21の内側には、下部絶縁層23の上に上部絶縁層22aが重なった2層構造の樹脂絶縁層24が形成されている。そして、半導体ウェハ1は図11に詳しく示すように表面絶縁層22を有している。半導体ウェハ5も半導体ウェハ1と同様の表面絶縁層22を有している。表面絶縁層22はデバイス領域10、半導体領域11を覆うように形成され、半導体ウェハ1のデバイス面1a、半導体ウェハ5の溝形成面のほぼ全体をカバーして、半導体ウェハ1、半導体ウェハ5の表層を構成している。表面絶縁層22は後述する保護絶縁層31よりも厚さが厚く、しかも表面22cが平坦に形成されている。表面絶縁層22は、配線電極15、配線電極35の形成されている部分を除いて半導体ウェハ1、半導体ウェハ5の最も外側に配置されている。また、表面絶縁層22は溝部20,21の内側に形成されている上部絶縁層22aと一体となって構成され、上部絶縁層22aとそれ以外の部分とのつなぎ目がなく一まとまりに形成されている。表面絶縁層22はコンタクトホール22bが複数形成されており、各コンタクトホール22bに配線電極15または配線電極35が一つずつ形成されている。表面絶縁層22は、エポキシ樹脂、ポリイミド樹脂といった樹脂や、シリコンシリケートグラスSOG等からなる絶縁材を用いて形成することができる。本実施の形態では、樹脂を用いた場合を想定している。特に、表面絶縁層22は熱膨張係数の小さい樹脂を用いて形成することが好ましい。そうすることにより溝部20,21に沿って半導体ウェハ1、半導体ウェハ5をダイシングソーで切断するときに、その切断を容易に行うことができる。下部絶縁層23も、表面絶縁層22と同様に樹脂を用いて形成されている。ただし、下部絶縁層23は、表面絶縁層22を形成している樹脂上部絶縁層22aを形成している上部樹脂よりも粘度の低い低粘性樹脂を用いて形成されている。さらに、半導体ウェハ1、半導体ウェハ5はシリコンウェハ2によって構成されるシリコン基板30を有し、その上側部分がデバイス領域10、半導体領域11となっている。デバイス領域10は表面に複数の接続パッド32が形成されており、接続パッド32以外の部分が保護絶縁層31によって被覆されている。半導体領域11は保護絶縁層31によって被覆されている。半導体領域11には接続パッド32が形成されていない。保護絶縁層31は、表面絶縁層22の下側に配置されていて、デバイス領域10、半導体領域11を覆うように形成されている。保護絶縁層31は、二酸化シリコンSiO2等からなり、各接続パッド32の形成位置に接続用ホール31aが形成されている。接続用ホール31aは接続パッド32を露出させて配線電極15を接続パッド32に接続するために形成されている。接続パッド32はデバイス領域10のメモリセル41に接続されている詳しくは図12参照。デバイス領域10、半導体領域11は図9、図10に詳しく示すように隣接する溝部20,20と、溝部21,21とによって囲まれた矩形状の領域である。デバイス領域10、半導体領域11は、デバイス面1a、溝形成面に複数形成されており、そのそれぞれは溝部20,21によって隣接する領域と分けられている単位領域となっている。各デバイス領域10は、ウェハプロセスを施すことによってデバイス面1aに形成されたメモリ部を有し、配線電極15が複数形成されている。メモリ部にメモリセル41が多数形成されているため、半導体ウェハ1はメモリ基板としての構成を有している。なお、ウェハプロセスとは、シリコンウェハ2等のウェハ上に半導体素子や集積回路を作り込む製造工程を意味している。半導体領域11は、溝形成面側にメモリセル等の半導体素子が形成されていない。半導体ウェハ5はインターポーザ51を形成するための半導体基板であり、介挿基板としての構成を有している。半導体領域11は、配線電極35が複数形成されている。続いて、配線電極15、配線電極35について説明する。配線電極15はCu等の導電性の材料からなっている。配線電極15は延出端子部15aと、延出端子部15aよりも幅の広い矩形状の電極パッド15bとを有し、延出端子部15aと電極パッド15bの全体が表面絶縁層22の表面22cよりも上に浮かび上がり立体的になった凸状構造を有している。電極パッド15bの表面22cに沿った幅が延出端子部15aの表面22cに沿った幅よりも広く形成されている。配線電極15は図11のほか、図13等に詳しく示されている。配線電極15は延出端子部15aの端面15gが表面絶縁層22の表面22cよりも外側に突出している突出端面となっている。また、配線電極15は、交差側面15dと、天端面15eと、埋込部15fとを有している。交差側面15dは表面絶縁層22の表面22cよりも外側に突出し、しかも表面22cから起立するようにほぼ直交状に交差している側面部分である。天端面15eは、交差側面15dに接続され、表面22cよりも外側に突出し、しかも表面22cに沿った方向に配置された矩形状部分およびそこから溝部20に向かって表面22cに沿った方向に伸びる帯状部分を有している。埋込部15fは表面22cよりも内側に入り込み、接続パッド32に接続されている部分である。そして、電極パッド15bが交差側面15d、天端面15eおよび埋込部15fによって構成され、延出端子部15aが交差側面15dと天端面15eとによって構成されている。また、電極パッド15bは、上下に重なって配置されているコンタクトホール22bおよび接続用ホール31aを介して接続パッド32に接続されていて、接続パッド32にまで届く深さを有している。つまり、電極パッド15bは表面22cよりも外側の天端面15eからコンタクトホール22bおよび接続用ホール31aを介して接続パッド32に至るまでの拡張された高さ拡張高h15を有している。この拡張高h15は、接続パッド32の高さh32よりも大きくなっているh15>h32。例えば、h15は2~6μm程度、h32は0.5~1μm程度である。そして、配線電極15はデバイス領域10の隣接する溝部20、20に沿って形成されている。溝部20、20に沿って配線電極15が6個ずつ等間隔で配置されている。また、配線電極15が隣接するデバイス領域10同士で向かい合うように並べられている。また、配線電極15では、延出端子部15aの一部分がデバイス領域10から溝部20の内側に延出している。すなわち、延出端子部15aは、電極パッド15bから離れた先端側の一部分が溝部20のエッジ部分前述した入り口20dから張り出し、溝部20の幅方向内側に収まるようにして形成されている。そして、延出端子部15aのデバイス領域10から延出している部分が表面絶縁層22の表面22cよりも上に浮かび上がった凸状に形成されている。また、図13、図14に示すように、延出端子部15aは溝部20の幅方向両側から張り出していて、溝部20の幅方向中央付近で端面15g同士がわずかに離れて互いに対峙している。一方、配線電極35もCu等の導電性の材料からなっている。配線電極35は図10に示すように延出端子部35aと、矩形状の電極パッド35bとを有し、延出端子部35aと電極パッド35bの全体が配線電極15と同様の凸状構造を有している。配線電極35は延出端子部35aの端面が表面22cよりも外側に突出している突出端面となっている。しかしながら、延出端子部35aの長さが延出端子部15aよりも長く形成されているため、電極パッド35bが溝部20よりも離れ、半導体領域11の内側よりに配置されている。電極パッド35bが半導体領域11の中央に近い位置に配置されている。半導体ウェハ5では、電極パッド35bが半導体領域11の中央に近い位置に配置されており、12個の電極パッド35bがコントローラチップ95の電極パッド97bと共通する共通配置パターンで形成されている。半導体ウェハ1、半導体ウェハ5は、延出端子部15a、延出端子部35aを有している。そのため、半導体ウェハ1、半導体ウェハ5は、溝部20に沿って切断したときの切断面に、端面15c、35cが表面22cよりも外側に突出して出現するようになっている。そして、半導体ウェハ1の配線電極15と半導体ウェハ5の配線電極35とは、形成されている個数が等しい。例えば、図9、図10に示したように、デバイス領域10には、配線電極15が12個ずつ形成されているが、半導体領域11には、配線電極35が12個ずつ形成されている。また、デバイス領域10に形成されている配線電極15同士の平面形状平面上に描かれる形状が等しく、半導体領域11に形成されている配線電極35同士の平面形状平面上に描かれる形状も等しい。さらに、電極パッド15bの長手辺間隔と、電極パッド35bの長手辺間隔とは一致している。しかしながら、延出端子部15aと延出端子部35aの長さが異なり、電極パッド15bの交差間隔と、電極パッド35bの交差間隔とは相違している。したがって、半導体ウェハ1における電極パッド15bの配置パターンと、半導体ウェハ5における電極パッド35bの配置パターンとは相違している。ここで、配置パターンとは、配線電極を構成している電極パッドの個数および配置間隔によって決まるパターンであって、電極パッドがデバイス領域10、半導体領域11においてどのように配置されているのかを示す電極パッドの配置形態を意味している。一方、デバイス領域10のメモリ部には半導体装置としてのメモリセル41が多数形成されている。メモリセル41は図12に示すような構造を有している。図12は2枚の半導体ウェハ1におけるメモリル41を中心に示した断面図である。メモリセル41は、接続パッド32を介して配線電極15が接続されている。メモリセル41は半導体ウェハ1を構成しているN型基板71の表面上に形成されている。図12では、接着層33Aを介して2つのメモリセル41が積層されている。接着層33Aは、半導体ウェハ1を接着するときに用いた接着材で構成されている。各メモリセル41は、フラッシュメモリを構成していて、N型基板71の表面上に形成されたP型ウェル72上に形成されている。メモリセル41は、ソース73Aおよびドレイン73Bと、絶縁層77と、絶縁膜81、浮遊ゲート82、絶縁膜83および制御ゲート84とを有している。さらに、メモリセル41はソース電極74と、ドレイン電極76と、ゲート電極75とを有している。ソース73Aおよびドレイン73BはいずれもN型領域であり、それぞれソース電極74と、ドレイン電極76が接続されている。絶縁層77は、接続パッド32をそれぞれソース電極74、ドレイン電極76に接続するためのコンタクトホールが形成されている。ソース電極74、ゲート電極75、ドレイン電極76はそれぞれ対応するコンタクトホールを介してソース73A、制御ゲート84、ドレイン73Bに接続されている。半導体ウェハの製造方法続いて以上のような構成を有する半導体ウェハ1、半導体ウェハ5の製造方法について、図15~図26を参照して説明する。ここで、図15は製造途中の半導体ウェハを示す平面図、図16は図15の後続の半導体ウェハを示す平面図である。図17~図19は順に後続の半導体ウェハを示した平面図である。図20は、溝部を中心に示した半導体ウェハの断面図でAは第1の溝部形成工程を実行した状態を示し、Bは第2の溝部形成工程を実行した状態を示している。図21は図20の後続の半導体ウェハの断面図でAは下部絶縁層を形成した状態を示し、Bは上部絶縁層および表面絶縁層を形成した状態を示している。そして、図22~図26はそれぞれ図15~図19の22-22線、23-23線、24-24線、25-25線、26-26線断面図である。なお、図示の都合上、図18,19では、表面絶縁層22にハッチングを付している。また、半導体ウェハ1の製造工程と、半導体ウェハ5の製造工程とはほぼ同様なので、図15~図26では、半導体ウェハ5の図示を省略している。半導体ウェハ1を製造するときはまずウェハプロセスを施すことによって、デバイス領域10にメモリ部と複数の接続パッド32が形成されているウェハ第1の処理前ウェハを8枚用意する。また、半導体ウェハ5を製造するときは半導体領域11が形成されているウェハ第2の処理前ウェハを1枚用意する。そして、第1の処理前ウェハについて、図22に示すようにデバイス面1a上に保護絶縁層31を形成し、その保護絶縁層31の各接続パッド32の形成箇所に接続用ホール31aを形成する。また、第2の処理前ウェハについては、溝形成面上に保護絶縁層31を形成する。次に、溝部形成工程を実行することによって、第1の処理前ウェハおよび第2の処理前の双方に対し、スクライブライン3A,3Bに沿って溝部20,21を形成する。溝部20,21はダイシングソー方式によって形成する。溝部20,21は反応性イオンエッチング等のエッチングによって形成してもよい。溝部形成工程を実行するときは、次に示す第1の溝部形成工程と、第2の溝部形成工程とを順に実行する。第1の溝部形成工程では、図15、図20A、図22に示すようにデバイス面1aに、図示しない第1のブレード切削刃を用いてスクライブライン3A,3Bに沿って、第1の幅および第1の深さを備えた溝部第1の溝部120を形成する。第1の溝部120は底部からある程度の高さの部分が後に溝下部20aまたは溝下部21aとなる。ここで、第1の幅は前述の幅w1であって約60~80μm、第1の深さは図20Aに示す深さd0であって、約40~80μmである。続いて第2の溝部形成工程を実行する。第2の溝部形成工程では、図16、図20B、図23に示すように、図示しない第2のブレードを用いて第1の溝部120の入り口に、第1の溝部120の長さ方向全体に沿って第2の溝部123を形成する。第2の溝部123は第2の幅と第2の深さを備えている。第2の幅は、前述の幅w2であって約80~120μm、第2の深さは前述の深さd2であって約10~40μmである。第2の幅は第1の幅よりも大きく、第2の深さd2は第1の深さd0よりも浅くなっているd0>d2。第2の溝部123を形成することによって、第1の溝部120における底部からある程度の高さの部分が溝下部20a、溝下部21aとなり、溝下部20a、溝下部21aの上側部分がそれぞれ幅広部20b、幅広部21bとなる。次に、絶縁層形成工程を実行する。絶縁層形成工程では、8枚の第1の処理前ウェハと1枚の第2の処理前ウェハとについて、表面絶縁層22を形成するための樹脂表層用樹脂ともいうを塗布するのに先立ち予め、この表層用樹脂よりも粘度の低い低粘性樹脂をデバイス面1a、溝形成面に塗布する。そして、塗布した低粘性樹脂を図示しないスピンコータなどを用いてデバイス面1a、溝形成面上に均一に行き渡らせる。低粘性樹脂は粘度が低くてサラサラしており流動性が良好である。そのため、低粘性樹脂は、相対的に入り込みにくい溝下部20a、溝下部21aの内側にも確実に入り込む。しかも、溝下部20a、溝下部21aの上側にそれぞれ幅広部20b、21bが形成されているので、低粘性樹脂は溝下部20a、溝下部21aの内側により入り込みやすくなっている。そして、図17、図21A、図24に示すように、溝下部20a、溝下部21aの内側に残った低粘性樹脂によって下部絶縁層23が形成される。なお、低粘性樹脂は溝部20,21の内側に入り込むほか、溝部20,21の外側例えば保護絶縁層31の上側に残ることもあるが、溝部20,21の外側に残った低粘性樹脂は図示を省略している。次に、図18,図21B,図25に示すように、8枚の第1の処理前ウェハと1枚の第2の処理前ウェハとについて、それぞれのデバイス面1a、溝形成面全体に、表層用樹脂を塗布する。そして、塗布した表層用樹脂を図示しないスピンコータなどを用いてデバイス面1a、溝形成面上に均一に行き渡らせる。この表層用樹脂は例えばエポキシ樹脂、ポリイミド樹脂等であるが、低粘性樹脂よりは粘度が高く流動性が低い。そのため、表層用樹脂は幅が狭くて深さの深い溝部の内側には入り込み難い。しかしながら、溝部20,21の入り口に幅広部20b、21bが形成されている。そのため、表層用樹脂は溝部20,21の内側には入り込みやすい。そして、表層用樹脂を塗布するのに先立ち予め低粘性樹脂を塗布したことによって、溝下部20a、溝下部21aに下部絶縁層23が形成されている。そのため、溝部20,21の内側に表層用樹脂が入り込むと、その表層用樹脂によって溝部20,21の内側に下部絶縁層23とは別の絶縁層が形成される。この絶縁層が上部絶縁層22aとなる。こうして、溝部20,21の内側に2層構造の樹脂絶縁層24が形成される。半導体ウェハ1の樹脂絶縁層24が本発明の実施の形態に係る第1の溝部内絶縁層に対応し、半導体ウェハ5の樹脂絶縁層24が本発明の実施の形態に係る第2の溝部内絶縁層に対応している。続いて、8枚の第1の処理前ウェハと1枚の第2の処理前ウェハとについて、それぞれの表面を研磨して平坦化すると、表面絶縁層22が形成される。塗布した表層用樹脂のうちの溝部20,21の内側に入り込んだ部分が上部絶縁層22aとなるため、表面絶縁層22は上部絶縁層22aと一体となって形成される。次いで図19,図26に示すように8枚の第1の処理前ウェハについて、表面絶縁層22にコンタクトホール22bを形成して接続パッド32を露出させる。その後、配線電極形成工程を行い、8枚の第1の処理前ウェハについて配線電極15を形成する。第2の処理前ウェハについては配線電極35を形成する。配線電極15は、前述した凸状構造を有し、しかも延出端子部15aを備える形状で形成する。配線電極35は、前述した凸状構造を有し、しかも延出端子部35aを備える形状で形成する。また、第2の処理前ウェハについては、電極パッド35bを前述した共通配置パターンで形成する。配線電極15、35は、例えば以下のような手順で形成することができる。まず、表面絶縁層22の上にめっき用の図示しないシード層を形成する。次にそのシード層の上に溝部を備えたフレーム図示せずを形成する。フレームは例えばフォトリゾグラフィにより、フォトレジストをパターニングすることによって形成される。さらに、形成されているフレームの溝部内側であって、シード層の上に、配線電極15、35の一部となるめっき層を形成する。次に、フレームを除去し、さらにシード層のうち、めっき層の下に存在する部分以外の部分をエッチングによって除去する。以上のようにすることによって、めっき層およびその下のシード層によって配線電極15、35を形成することができる。配線電極15、35は表面絶縁層22よりも後に形成されるので、延出端子部15a、35aはその全体が表面絶縁層22の表面22cの上側に配置される格好で形成される。電極パッド15bは、周辺部分が表面22cの上側に配置されるとともに、中央部分が表面22cよりも内側に入り込み、接続パッド32につながって形成される。電極パッド35bは表面22cの上側に配置されている。以上の工程を経ることにより、前述した構造を備えた半導体ウェハ1、半導体ウェハ5を製造することができる。半導体ウェハ1、半導体ウェハ5は、溝部20,21が口広構造を有しているため溝部20,21の内側に液状の樹脂が入り込みやすくなっている。そのため、液状の樹脂を用いて、溝部20,21の内側に絶縁層を形成する際、その樹脂が溝部20,21の内側に確実に入り込む。したがって、樹脂で満たされていない未充填部分空隙が溝部20,21の内側に形成されることがない。すなわち、溝部20,21の内側全体が樹脂で満たされている。半導体ウェハ1、半導体ウェハ5はこのような空隙を形成することなく充満した樹脂によって下部絶縁層23および上部絶縁層22aが形成されている。つまり、半導体ウェハ1、半導体ウェハ5は、低粘性樹脂および表層用樹脂という複数の樹脂からなる絶縁層によって内側が隙間なく満たされた構造この構造を充満構造というの溝部20,21を有している。ところで、半導体ウェハ1、半導体ウェハ5を用いてメモリデバイス100を製造するときは複数の半導体ウェハ1と、半導体ウェハ5とを積層する必要がある詳しくは後述する。そのため、上に積層された半導体ウェハ1からの荷重が下に積層されている半導体ウェハ1に作用し、その荷重は延出端子部15a、35aにも作用する。延出端子部15a、35aは先端側の一部分がデバイス領域10、半導体領域11から延出し、溝部20の上側に配置されている。そのため延出端子部15a、35aは上からの荷重が作用すると、溝部20の入り口20dを境目にして先端側が下方に折れ曲がりやすい。しかし、半導体ウェハ1、半導体ウェハ5では、溝部20,21が充満構造を有しているため、下部絶縁層23および上部絶縁層22aが溝部20,21の内側で動くようなことはなく、したがって、表面絶縁層22の表面22cの位置が変わることがない。表面絶縁層22、上部絶縁層22aおよび下部絶縁層23は延出端子部15a、35aを支える支持部材であるが、これらの位置が変わることがないため、延出端子部15a、35aが表面絶縁層22、上部絶縁層22aおよび下部絶縁層23によって確実に支えられる図14参照。したがって、延出端子部15a、35aは、上からの荷重が作用しても変形することはなく、元の形状を確実に維持することができる。こうして、半導体ウェハ1、半導体ウェハ5を用いることによって、メモリデバイス100の電気的な接続を確実なものとすることができる詳しくは後述する。また、溝部20,21では、幅広部20b、21bが入り口20dの長さ方向全体に形成されている。そのため、溝部20,21の全体について、内側に樹脂が入り込みやすくなっている。したがって、溝部20,21のどの部分に対しても、変形しない延出端子部15a、35aを形成することができる。そして、溝部20,21のうち、溝下部20a、21aは底部よりに位置しているため他の部分よりも相対的に樹脂が入り込みにくい。そこで、半導体ウェハ1、半導体ウェハ5では、低粘性樹脂を用いて溝下部20a、21aの内側に下部絶縁層23を形成している。低粘性樹脂は流動性が良好なため、入り込みにくい部分にも確実に入り込む。したがって、低粘性樹脂は溝部20,21を充満構造とするのに極めて好適である。このように、半導体ウェハ1、半導体ウェハ5は、低粘性樹脂を用いることによって、溝部20,21の充満構造がより確実に形成されるようにしている。一方、表層用樹脂は低粘性樹脂よりも粘度が高くて流動性が低い。そのため、仮に、溝部20,21が溝下部20a、21aだけで構成され、口広構造でなかったとすると、表層用樹脂が溝部2021の入り口付近に留まり内側に入り込みにくくなる。そうすると、樹脂の存在しない空隙が溝部20,21の内側に現れるため、溝部20,21の上側の表面絶縁層22がたわんでしまう。また、表層用樹脂は流動性が低いため、溝部2021の幅を広げても、溝部2021を充満構造とすることは困難である。したがって、表層用樹脂だけでは、溝部2021の内側に空隙が現れる事態を回避することが困難であり、延出端子部15a、35aの変形を回避することも困難である。そこで、半導体ウェハ1、半導体ウェハ5を製造するときは、表層用樹脂を塗布するのに先立ち予め低粘性樹脂をデバイス面1a、溝形成面に塗布することとしている。こうすると、溝部20,21の入り口20dを表層用樹脂で塞ぐ前に相対的に樹脂が入り込みにくく、表層用樹脂の入り込みの困難な溝下部20a、21aの内側に低粘性樹脂を充填しておくことができる。こうすることによって空隙の発生が皆無になり、より確実に溝部20,21の充満構造が得られるようになる。さらに、半導体ウェハ1、半導体ウェハ5は、上部絶縁層22aと表面絶縁層22とを同じ樹脂を用いて一つの工程で形成することができるため、簡易に製造することができる。積層半導体ウェハおよびメモリデバイスの製造方法以上のような構成を有する半導体ウェハ1と半導体ウェハ5とを用いることによって、積層半導体ウェハ98およびメモリデバイス100を製造することができる。積層半導体ウェハ98は本発明の実施の形態に係る積層半導体基板に対応していて、1枚の半導体ウェハ5に対して、積層メモリ基板94が積層されている。積層メモリ基板94は本発明の実施の形態に係る積層基板に対応していて、8枚の半導体ウェハ1が積層されている。この積層半導体ウェハ98を用いることによってメモリデバイス100を製造することができる。積層半導体ウェハ98およびメモリデバイス100の製造方法を図27~図30を用いて説明すれば次のとおりである。ここで、図27は、積層半導体ウェハ98を製造する途中の半導体ウェハ5および台座34を示す図11と同様の断面図である。図28~図30は、順次後続の工程を示す図11と同様の断面図である。前述のようにして8枚の半導体ウェハ1と、1枚の半導体ウェハ5とを製造した後、積層工程を実行することによって、積層半導体ウェハ98を製造することができる。積層半導体ウェハ98は、1枚の半導体ウェハ5に後述する積層メモリ基板94が積層された構造を有している。積層工程は1枚の半導体ウェハ5に対して、8枚の半導体ウェハ1を順次積層することによって実行する。まず、図27に示すように、前述した半導体ウェハ5の溝形成面に接着材を塗布して半導体ウェハ5を台座34に固定する。図27では、このとき塗布した接着材からなる接着層33が示されている。台座34は半導体ウェハ5をサポートするための部材であって、図27ではガラス板を用いている。続いて、半導体ウェハ5の裏面1bを溝部20,21が出現するまで研摩して図27に示すように半導体ウェハ5の厚さを薄くする。次に、図28に示すように、半導体ウェハ1を半導体ウェハ5の裏面1b側に接着材を用いて接着する。このとき、半導体ウェハ5と、半導体ウェハ1とについて双方の溝部20,21の位置が揃うように位置合わせ行う。それから半導体ウェハ1の裏面1bを溝部20,21が出現するまで研摩する。続いて、図29に示すように、さらに別の半導体ウェハ1について、積層済みの半導体ウェハ1の裏面1b側に接着してから研磨する工程接着研磨工程を実行する。このような接着研磨工程を合計で8枚の半導体ウェハ1について実行すると図30に示すように、積層半導体ウェハ98を製造することができる。積層半導体ウェハ98のうち、8枚の半導体ウェハ1が積層されている部分が積層メモリ基板94である。積層半導体ウェハ98は半導体ウェハ1と半導体ウェハ5を用いることによって製造されているので、前述した半導体ウェハ1、半導体ウェハ5と同じ構成を有している。以上の説明では、半導体ウェハ5に対して、8枚の半導体ウェハ1を1枚ずつ順次積層していくことによって、積層半導体ウェハ98を製造していた。しかしながら、裏面1bの研磨によって厚さを薄くした半導体ウェハ5を製造した後、その半導体ウェハ5に積層メモリ基板94を積層することによって、積層半導体ウェハ98を製造してもよい。この場合、8枚の半導体ウェハ1を前述の要領で積層することによって、予め積層メモリ基板94を製造しておくことができる。もちろん、4枚の半導体ウェハ1を積層することによって積層メモリ基板94を製造してもよいし、2枚の半導体ウェハ1を積層することによって積層メモリ基板94を製造してもよい。つまり、本実施の形態に係る積層半導体ウェハ98は、積層する半導体ウェハ1の枚数の変更が比較的簡易に行える、ということである。半導体ウェハ1は、メモリセル41が多数形成されているから、枚数の変更によって、製造されるメモリデバイスの記憶容量も変更される。また、8枚の半導体ウェハ1が積層された積層メモリ基板94をユニット積層基板とし、そのユニット積層基板を複数積層することによって、積層半導体ウェハとしてもよい。例えば、2つのユニット積層基板を積層した積層半導体ウェハでは、16枚の半導体ウェハ1が積層される。3つのユニット積層基板では24枚の半導体ウェハ1が積層される。よって、積層半導体ウェハにおける半導体ウェハ1の積層数は8の倍数となる。また、4枚の半導体ウェハ1が積層されている積層メモリ基板をユニット積層基板とし、これを複数積層することによって積層半導体ウェハとしてもよい。この場合、積層半導体ウェハにおける半導体ウェハ1の積層数は4の倍数となる。積層半導体ウェハ98が以上のようなユニット積層基板を用いて構成されている場合、メモリデバイスで必要とされるメモリの容量に応じたユニット数を簡易に割り出すことができる。また、ユニット積層基板の積層数を変えるだけで簡単にメモリデバイスにおけるメモリの容量を変更することもできる。例えば、1ユニットが64GBになるようにしておけば、ユニットの積層数を変えるだけで簡単に128GB、256GBのメモリを実現することができる。なお、8の倍数はすべて4の倍数であるため、4枚の半導体ウェハ1を積層することによってユニット積層基板とすることが好ましい。そして、メモリデバイス100を製造するときは、積層半導体ウェハ98に対して引き続き次の工程を実行する。まず、積層半導体ウェハ98を各溝部20,21に沿って切断する。すると、半導体ウェハ5および8枚の半導体ウェハ1が、積層方向に積み重なったデバイス領域10、半導体領域11ごとに分割され、ブロック状のデバイスブロックが製造される。このデバイスブロックでは、ひとつのインターポーザ51と、8つのメモリチップ50とが積層されている。積層半導体ウェハ98を製造する際、半導体ウェハ5と、半導体ウェハ1とについて双方の溝部20,21の位置が揃うように位置合わせを行っている。そのため、積層半導体ウェハ98を各溝部20,21に沿って切断することによって、積層半導体ウェハ98が隣接する溝部20,21によって囲まれるブロックごとに分割される。その各ブロックがデバイスブロックである。そして、前述したように、半導体ウェハ5と、8枚の半導体ウェハ1とをそれぞれの溝部20,21が出現するまで研磨している。その溝部20,21の内側に下部絶縁層23および上部絶縁層22aが形成されている。そのため、デバイスブロックでは、インターポーザ51および8つのメモリチップ50のそれぞれにおいて、4つの側面が下部絶縁層23および上部絶縁層22a、すなわち、樹脂絶縁層24で覆われている。また、積層半導体ウェハ98を各溝部20,21に沿って切断する際、半導体ウェハ5と、8つの半導体ウェハ1とが一緒に切断されるので、平坦な4つの切断面が出現する。そして、配線電極15および配線電極35が樹脂絶縁層24上に延出しているので、切断面に配線電極15および配線電極35の端面15c、35cが出現する。4つの切断面のうちの向かい合った一組が前述した共通配線側面52、52である。端面15c、35cは共通配線側面52上に積層方向に沿って直線上に並ぶ。したがって、図2に示したように、積層方向に沿った帯状の接続電極60を共通配線側面52に形成することによって、各半導体ウェハ1の配線電極15と、半導体ウェハ5の配線電極35とを電気的に接続することができる。その後、デバイスブロックの底面、すなわち、最も下側に積層されているメモリチップ50の裏面側に裏面配線電極65を形成すると、インターポーザ51の積層された積層チップパッケージ90を製造することができる。さらに、このインターポーザ51にコントローラチップ95を載置する。この場合、コントローラチップ95の底面95Bに電極パッド97bが形成されている。そのため、底面95Bをインターポーザ51側に向けてから、その電極パッド97bを半田121によってインターポーザ51の電極パッド35bに接続する。すると、メモリデバイス100を製造することができる。積層半導体ウェハ98およびメモリデバイス100の作用効果以上のように、メモリデバイス100は、インターポーザ51にコントローラチップ95を載置し、コントローラチップ95の電極パッド97bをインターポーザ51の電極パッド35bに接続することによって製造することができる。積層チップパッケージ90では、8つのメモリチップ50が積層されているが、各メモリチップ50とコントローラチップ95とは、全くの別プロセスで製造されている。そのため、メモリチップ50とコントローラチップ95とは、外形寸法が異なり、外部との接続に必要な電極パッドの配置パターンも相違している。したがって、積層チップパッケージ90にインターポーザ51が積層されていないときは、メモリチップ50か、コントローラチップ95のどちらか一方に配線電極を別途形成する等して、メモリチップ50の配置パターンと、コントローラチップ95の配置パターンとが一致するようにしなければならない。メモリチップ50の電極パッド15bと、コントローラチップ95の電極パッド97bを半田で接続する場合、双方の電極パッドの位置が一致し、双方の電極パッドが上下に重なる必要がある。ところが、電極パッドの配置パターンが異なると、双方の電極パッドの位置がずれる。そのため、複数の電極パッド97bの一つだけ例えば12ある電極パッド97bのうちひとつだけを電極パッド15bに重ねることはできても、すべての電極パッド97bを電極パッド15bに重ねることはできない。したがって、電極パッドに接続できない電極パッド接続不能電極パッドともいうが複数の電極パッド97bの中に出現してしまい、これでは、メモリデバイスを完成させることはできない。そこで、メモリデバイス100では、8つのメモリチップ50の外側の、コントローラチップ95と積層チップパッケージ90との間にインターポーザ51が積層されている。このインターポーザ51は、メモリセル等の半導体素子は形成されていないが、複数の配線電極35を有し、その配線電極35はコントローラチップ95の配置パターンと共通する配置パターン共通配置パターンで形成されている。そのため、コントローラチップ95をインターポーザ51に載置したときに、コントローラチップ95の電極パッド97bをすべてインターポーザ51の電極パッド35b上に配置することができ、接続不能電極パッドの出現を皆無にすることができる。したがって、半田121を用いることによって、コントローラチップ95の電極パッド97bをすべてインターポーザ51の電極パッド35bに接続することができる。また、コントローラチップ95よりもインターポーザ51の外形寸法が大きいため、インターポーザ51において、延出端子部35aの長さ調節可能な範囲が広い。仮に、コントローラチップ95の方がインターポーザ51よりも大きいとすると、電極パッド97bの交差間隔が電極パッド35bの交差間隔を上回るおそれがあり、電極パッド97bのすべてを電極パッド35bに接続できないおそれがある。しかし、メモリデバイス100では、電極パッド97bのすべてがインターポーザ51の外周の内側に納まるため上記のおそれは皆無である。このように、メモリデバイス100では、コントローラチップ95の接続用インターポーザ51が積層されているため、電極パッド15bの配置が電極パッド97bに適合するように、メモリチップ50の構造および製造工程を変更する必要がない。そのため、メモリデバイス100は、製造工程を簡略化することが可能な汎用性の高い構造を備えている。また、例えば、電極パッドの配置パターンが電極パッド97bとは異なるコントローラチップを用いるとき、例えば、長手辺方向に沿って電極パッドの位置が左右に変わる場合等では、インターポーザだけをその配置パターンと共通する配置パターンで製造すればよい。この場合、インターポーザの構造および製造工程だけを変更すればよく、メモリチップ50の構造および製造工程は変更する必要がない。メモリチップ50はそれまでの構造および製造工程で製造することができる。したがって、メモリデバイスがメモリデバイス100のような構造を有することで多様な種類のメモリデバイスの製造工程を簡略化できる。そのため、メモリデバイス100は多様な種類のメモリデバイスを効率的に製造することに対応でき、量産性に優れたものとなっている。一方、インターポーザ51の配線電極35と、メモリチップ50の配線電極15とは、それぞれ共通配線側面52に端面35c、15cが出現し、それらが接続電極60によって接続されている。そのため、コントローラチップ95の電極パッド97bがインターポーザ51の電極パッド35bに接続されることで、コントローラチップ95が接続電極60を介して各メモリチップ50に接続されている。インターポーザ51はコントローラチップ95を各メモリチップ50に接続するためのインターフェースとして機能している。したがって、メモリデバイス100では、コントローラチップ95のコントロールICの制御によって、メモリチップ50のメモリセル41に対するデータの読み書きが確実に行える。このように、メモリデバイス100は、コントローラチップ95への接続用インターポーザ51が積層されていることによって、配線電極の配置パターンが異なる色々な種類のメモリチップを積層して製造できることになり、多様な種類のメモリデバイスを製造できるように汎用性が高められている。また、インターポーザ51にコントローラチップ95を載置すれば、半田121でコントローラチップ95を接続することができるから、コントローラチップ95を接続するための工程に余計な負荷がかからない。よって、メモリデバイス100は、製造工程を簡略化することができ、製造時間を短縮することも可能である。また、メモリデバイス100の記憶容量を拡大するため、仮にメモリチップ50の積層数を8個から増加させるとしても、インターポーザ51さえ積層しておけばコントローラチップ95をすべてのメモリチップ50に接続することができる。したがって、積層チップパッケージ90の記憶容量を拡大したからといってコントローラチップ95を接続するための工程の負荷が拡大することもない。一方、メモリデバイス100は、半導体ウェハ1および半導体ウェハ5を用いて製造されている。その半導体ウェハ1の複数の配線電極15と、半導体ウェハ5の複数の配線電極35とは、それぞれ延出端子部15a,35aを有するので、それぞれの端面15c、35cが共通配線側面52に出現する。しかも、配線電極15の個数および配置間隔と、配線電極35の個数および配置間隔とが等しく形成されているため、端面15c、35cが積層方向に沿った直線上に並んで出現する。したがって、積層方向に沿った帯状の接続電極60を共通配線側面52に形成することによって、インターポーザ51と、8つのメモリチップ50とを接続することができ、インターポーザ51の接続に要する工程を簡易にすることができる。また、積層チップパッケージ90の裏面側に裏面配線電極65が形成されており裏面配線電極65は接続電極60に接続されている。そのため、裏面配線電極65によって、8つのメモリチップ50およびコントローラチップ95を電極基板130に接続することができる。そして、メモリデバイス100を製造するための積層半導体ウェハ98は、半導体ウェハ5に半導体ウェハ1を積層することによって製造することができる。予め半導体ウェハ1だけを積層して積層メモリ基板94を製造しておけば、半導体ウェハ5にその積層メモリ基板94を積層することで積層半導体ウェハ98が得られる。したがって、積層半導体ウェハ98を製造するにあたり、予め半導体ウェハ1の積層数の異なる多種多様な積層メモリ基板94を製造しておけば、多種多様な積層半導体ウェハ98を効率的に製造することができる。積層半導体ウェハ98は、半導体ウェハ1の積層数を変えることで、そこに含まれるメモリセル41の個数を変更することができるから、積層半導体ウェハ98は記憶容量の異なる多種多様なメモリデバイス100を製造する上で極めて好適なものとなっている。一方、積層半導体ウェハ98を溝部20,21に沿って切断する際、図14に示したように、溝部20,21がカットラインCLに沿って切断される。すると、延出端子部15a延出端子部35aも同様がカットラインCLに沿って切断される。また、前述したように、各半導体ウェハ1、半導体ウェハ5では、溝部20,21の内側に樹脂絶縁層24が形成されている。そのため、積層半導体ウェハ98を溝部20,21に沿って切断したときの切断面に、2層構造の絶縁層の断面絶縁層の断面を絶縁断面ともいうが出現する。この絶縁断面は下部絶縁層23の断面である絶縁断面23cの上に、上部絶縁層22aの断面である絶縁断面22dが重なった2層構造になっている。また、各半導体ウェハ1、半導体ウェハ5において、溝下部20a、21aの幅よりも幅広部20b、21bの幅が広く形成されている。そのため、デバイスブロックの4つの側面において、上部絶縁層22aは下部絶縁層23よりも大きい奥行きを有している。この奥行きとは、デバイスブロックメモリデバイス100、メモリチップ50およびインターポーザ51でも同様において、図14に示したように、絶縁断面22dと幅広部20b21bの内側面との距離d11、絶縁断面23cと溝下部20a21aの内側面との距離d12を意味している。距離d11は距離d12よりも大きいのでd11>d12になっている。ところで、メモリデバイス100は共通配線側面52に接続電極60を形成することによって製造されるが、接続電極60によって接続される端面15c、35cは表面22cよりも上方向に突出して形成されている。そして、接続電極60を形成するときは、接続電極60を形成するためのマスクパターンを正確に配置しなければならないが、そのマスクパターンの位置合わせが大まかでも、メモリデバイス100を製造することができる。大まかな位置合わせでも、上下に並んだ端面15c同士を接続する接続電極60を形成することができる。すなわち、メモリデバイス100では、接続電極60を形成する際、アライメントは高精度で行わなくてもよい。そのため、直方体状のデバイスブロックを得た後の工程を簡易にすることができ、メモリデバイス100の製造工程全体を簡略化することができる。したがって、メモリデバイス100の製造時間を短縮することができる。これによって、単位時間あたりに製造できるメモリデバイス100の個数を増やすことができ、メモリデバイス100の製造単価を低減することができる。接続電極60を形成する際、アライメントを高精度で行わなくてもよいことの理由について述べれば次のとおりである。まず、デバイスブロックは、4つの側面すべてが積層半導体ウェハ98を切断したときの切断面によって構成されている。この切断面の一つに端面15c、35cが端面15g詳しくは図13参照と同様に突出している端面となって出現している。これは次の理由による。なお、本実施の形態では、突出している端面を突出端面ともいう。各半導体ウェハ1、半導体ウェハ5の配線電極15,35は延出端子部15a、延出端子部35aを有している。延出端子部15a、延出端子部35aは溝部20の内側に延出されている。そのため、積層半導体ウェハ98を溝部20,21に沿って切断したときに延出端子部15a、延出端子部35aも切断される。そして、延出端子部15a、延出端子部35aが切断されたときに形成される端面15c、35cが切断面の一つに出現する。一方、延出端子部15a、35aは、拡張高h15を有する電極パッド15b、35bと同様に凸状に形成されている。そのため、端面15c、35cは表面22cよりも上方向に突出した突出端面となって出現する。ここで、接続パッド32について、溝部20の内側にまで延出する端子部を形成した場合を考えるこの端子部を仮想端子部という。この場合、デバイスブロックの側面には、その仮想端子部の端面が出現することになる。しかし、延出端子部15a、35aは拡張高h15を備えた電極パッド15b、35bと共通の天端面を有し、接続パッド32よりも厚さが厚く形成されている。そのため、端面15c、35cは前述の仮想端子部の端面よりも大きさが大きくなって出現する。デバイスブロックでは、このような大きさの大きい端面15c、35cが縦方向に並んで出現しているため、端面15cと、端面35cとが接続しやすくなっている。接続電極60は端面15cと、端面35cとをつなぐことができればよいので、接続電極60を形成する際、マスクパターンの位置合わせを大まかにしてもよい。このような理由から、デバイスブロックでは、接続電極60を形成する際、アライメントを高精度で行わなくてもよくなっている。一方、端面15c、35cの大きさが大きくなっているということは、配線電極15,35の断面積が拡張されていることを意味している。したがって、配線電極15,35の抵抗値を低下させることができる。そうすると、配線電極15,35を通る電流が流れやすくなるため、メモリデバイス100の消費電力を低減することもできる。このように、半導体ウェハ1、半導体ウェハ5は以上のような配線電極15,35を有することによって、メモリデバイス100の製造工程を簡略化することができ、製造時間を短縮できるようになっている。また、半導体ウェハ1、半導体ウェハ5が溝部20の内側に延出している延出端子部15a、35aを有しているので、積層半導体ウェハ98を溝部20に沿って切断したときの切断面に端面15c、35cを出現させることができる。つまり、半導体ウェハ1、半導体ウェハ5を積層した積層半導体ウェハ98を溝部20に沿って切断すれば、端面15c、35cが得られるということである。したがって、半導体ウェハ1、半導体ウェハ5を用いるときは、デバイス領域10、半導体領域11につながる配線を切断面に出現させるためにわざわざ別の工程を設ける必要がない。仮に、配線電極15、35が延出端子部15a、35aを有していないとすると、溝部20に沿って切断しても配線電極15、35を切断することはできない。そのため、積層半導体基板を溝部に沿って切断しただけでは、その切断面にデバイス領域10につながる配線を出現させることができない。したがって、そのような配線を切断面に出現させるため別の工程を行わねばならない。しかし、半導体ウェハ1、半導体ウェハ5を用いるときは、積層半導体ウェハ98を溝部に沿って切断したときの切断面に配線電極15、35の端面を出現させることができるから、配線を切断面に出現させるための工程をわざわざ行う必要がない。したがって、半導体ウェハ1、半導体ウェハ5を用いることによってメモリデバイス100の製造工程をいっそう簡略化することができる。また、配線電極15、35は表面絶縁層22の上に浮かび上がるようにして形成されている。そのため、切断面に端面15c、35cが出現した場合、上下に位置する端面15c、35c同士が表面絶縁層22を介在して配置されることになる。したがって、上下に位置するメモリチップ同士がショートしてしまう事態を回避することができる。その上、延出端子部15a、35aが電極パッド15b、35よりも幅の狭い幅狭構造を有するため、デバイス領域10、半導体領域11の中に配線電極15、35を多数並べることができる。したがって、半導体ウェハ1、半導体ウェハ5は配線電極15、35による配線の密度を高めることができる。さらに、半導体ウェハ1では、各デバイス領域10のメモリ部が同じ平面上に形成されているため、アライメント誤差が0になっている。以上のメモリデバイス100は、半導体ウェハ1、半導体ウェハ5を積層して製造されている。そのため、各メモリチップ50、インターポーザ51の配線電極15,35が表面絶縁層22、上部絶縁層22aおよび下部絶縁層23によって確実に支持され、下方に折れ曲がるなどして変形することが皆無である。メモリデバイス100では、配線電極15,35の変形が皆無であることによって、各メモリチップ50、インターポーザ51において、配線電極15,35の端面15c、35cが決められた位置に決められた大きさで出現している。延出端子部15a、35aが下方に折れ曲がるなどして変形すると、配線用側面50A、51Aに対する角度が変わるなどして端面15c、35cと接続電極60との接触が不十分になるおそれがある。しかしながら、メモリデバイス100、メモリチップ50およびインターポーザ51では、そのおそれは皆無である。したがって、メモリデバイス100では、メモリチップ50、インターポーザ51の端面15c、端面35cを接続電極60によって確実に接続することができる。そのため、メモリデバイス100は、電気的な接続に関する信頼性が極めて高くなっている。このように、半導体ウェハ1、半導体ウェハ5を用いてメモリデバイス100を製造することによって、そのメモリデバイス100の電気的な接続に関する信頼性を高めることができる。第2の実施の形態図31は、本発明の第2の実施の形態に係るメモリデバイス300および電極基板130の図3と同様の断面図である。メモリデバイス300は、メモリデバイス100と比較して、積層チップパッケージ90の代わりに積層チップパッケージ290を有する点、インターポーザ51が積層されていない点で相違している。積層チップパッケージ290は積層チップパッケージ90と比較して、8枚のメモリチップ50のうちの1枚がメモリチップ53である点で相違している。すなわち、積層チップパッケージ290では、1枚のメモリチップ53と、7枚のメモリチップ50とが積層されている。メモリチップ53は、7枚のメモリチップ50のインターポーザ51に最も近い最上面に積層され、本発明の実施の形態にかかる介挿メモリチップに対応している。メモリチップ53は、図34に示すように、メモリチップ50と比較して12個の配線電極15の代わりに、12個の配線電極25が形成されている点で相違している。メモリチップ53の場合、デバイス領域10は介挿デバイス領域として形成されている。12個の配線電極25は、延出端子部25aおよび電極パッド25bを有する。また、延出端子部25aの端面25cが配線用側面50Aと同様の配線用側面53Aに突出端面となって出現している。しかし、配線電極25の配置パターンは配線電極15の配置パターンとは相違している。配線電極25の配置パターンは、コントローラチップ95における配線電極97の配置パターンと共通する共通配置パターンとなっている。延出端子部25aが延出端子部15aよりも長く、電極パッド25bが電極パッド15bよりも内側に配置されている。そして、メモリチップ53は、図32に示す半導体ウェハ6を用いて製造されている。この半導体ウェハ6は、半導体ウェハ1と比較して、配線電極25を有している点で相違している。配線電極25は、メモリチップ53と同様に、配線電極97の配置パターンと共通する共通配置パターンで形成されている。一方、メモリデバイス100では、コントローラチップ95への接続用インターポーザ51が積層されていたが、メモリデバイス300では、インターポーザ51は積層されていない。しかし、そのインターポーザ51の代わりに、メモリチップ53が積層されている。メモリチップ53では、配線電極25が共通配置パターンで形成されている。メモリチップ53だけが共通配置パターンで形成されている。そのため、コントローラチップ95を積層チップパッケージ290上に載置したときに、配線電極25と配線電極97とが上下に重なるようにして配置される。したがって、コントローラチップ95の電極パッド97bをすべてメモリチップ53の電極パッド25b上に配置することができ、接続不能電極パッドの出現を皆無にすることができる。よって、半田121を用いることによって、コントローラチップ95の電極パッド97bをすべてメモリチップ53の電極パッド25bに接続することができる。メモリデバイス300では、メモリチップ53だけが共通配置パターンで形成されているから、メモリチップ53だけ構造および製造工程を変更すればよく、その他の7つのメモリチップについては構造および製造工程を変更する必要がない。そのため、メモリデバイス300も、製造工程を簡略化することが可能な汎用性の高い構造を備えている。しかも、メモリデバイス300では、インターポーザ51が積層されていないことによって、メモリデバイス100よりも外形寸法を小さくすることができる。その上、半導体チップの枚数が少ない分、半導体ウェハを積層する時間を短縮することもでき、単位時間あたりにより多くのメモリデバイスを製造することができる。また、めっき等の材料も少なくなるため、製造に要するコストを削減することもできる。そして、メモリバイス300は、図33に示す積層半導体ウェハ198を用いて製造することができる。この積層半導体ウェハ198は、積層半導体ウェハ98と比較して、半導体ウェハ5の代わりに半導体ウェハ6が積層されている点と、積層されている半導体ウェハ1の枚数が7枚である点で相違している。積層半導体ウェハ198およびメモリデバイス300の製造方法積層半導体ウェハ198を製造するときは半導体ウェハ5の代わりに半導体ウェハ6を用いる。そして、積層半導体ウェハ98を製造するときと同様の手順でその半導体ウェハ6の裏面1bを研磨して半導体ウェハ6の厚さを薄くする。次に、積層半導体ウェハ98を製造するときと同様の手順で7枚の半導体ウェハ1を半導体ウェハ6の裏面1bに積層する。こうして、積層半導体ウェハ198を製造することができる。その後、溝部20,21に沿って積層半導体ウェハ198を切断し、続いて接続電極60の形成と、コントローラチップ95の接続をメモリデバイス100の場合と同様の手順で実行することによって、メモリデバイス300を製造することができる。その他の実施の形態図35を参照して、半導体ウェハ111について説明する。前述した半導体ウェハ1、半導体ウェハ5、半導体ウェハ6では、溝部20,21が形成されていた。半導体ウェハ111は、半導体ウェハ1、半導体ウェハ5、半導体ウェハ6と比較して、溝部21が形成されてなく、溝部20だけが形成されている点で相違している。したがって、半導体ウェハ111は複数の溝部20が一定間隔で複数本並び、溝部が互いに他の溝部と交差しないストライプ状に形成されている。また、図示はしないがスクライブライン3Aの一つ置きに沿って溝部20を形成してもよい。半導体ウェハ1、半導体ウェハ5、半導体ウェハ6では、デバイス領域10、半導体領域11が4本の溝部20,21に接しているため、デバイス領域10、半導体領域11の上下左右4方向が溝部20,21に接している。したがって、図5,6,34に示したように、メモリチップ50、53、インターポーザ51は4つの側面が樹脂絶縁層24によって覆われている。これに対し、半導体ウェハ111では、デバイス領域10、半導体領域11は左右2方向のみが溝部20に接している。したがって、半導体ウェハ111のような溝部がストライプ状に形成されている半導体ウェハを用いることによって、次のようなメモリチップまたはインターポーザが得られる。このメモリチップまたはインターポーザは、対向する側面を2組有する。しかし、その一組の側面だけが絶縁層によって覆われている。以上の各実施の形態では、配線電極15、配線電極35は凸状構造を有しているが、本発明は凸状構造を有していない配線電極を備えた積層半導体基板およびメモリデバイスについても適用することができる。また、隣接する2つのデバイス領域10、半導体領域11に、溝部を跨ぐ構造の端子部を延出端子部15aの代わりに形成してもよい。さらに、スクライブ溝部は、溝部20,21のように口広構造を有していなくてもよい。以上の説明は、本発明の実施の形態についての説明であって、この発明の装置及び方法を限定するものではなく、様々な変形例を容易に実施することができる。又、各実施形態における構成要素、機能、特徴あるいは方法ステップを適宜組み合わせて構成される装置又は方法も本発明に含まれるものである。"