"表面を有する絶縁膜と、前記絶縁膜の前記表面上に形成され、かつチャネル領域と、前記チャネル領域を挟む1対のソース/ドレイン領域とを含む半導体層と、前記ソース領域に電源を供給するための電源供給配線とを備え、前記絶縁膜の前記表面には凹部が形成されており、前記電源供給配線は、前記半導体層と同一の層から形成された層を含み、かつ前記絶縁膜の前記表面上に形成された第1の部分と、前記凹部内に形成された第2の部分とを有しており、前記第2の部分の底面全体が絶縁体で覆われている、半導体装置。前記電源供給配線の下層に形成された下層配線をさらに備え、前記第2の部分の前記底面は、前記下層配線の最上面よりも上方に位置している、請求項1に記載の半導体装置。前記電源供給配線の下層に形成された下層配線をさらに備え、前記第2の部分の前記底面は、前記下層配線の最下面よりも下方に位置している、請求項1に記載の半導体装置。前記電源供給配線の下層に形成された下層配線をさらに備え、前記第2の部分の前記底面は、前記下層配線の最上面よりも下方であり、前記下層配線の最下面よりも上方に配置される、請求項1に記載の半導体装置。前記電源供給配線の下層に形成された下層配線と、前記下層配線の上面を覆い、かつ前記絶縁膜の下側に位置するストッパ膜とをさらに備え、前記凹部は前記ストッパ膜まで延びるように形成されている、請求項1に記載の半導体装置。前記第2の部分は、前記第1の部分の不純物濃度よりも高い不純物濃度を有している、請求項1~5のいずれかに記載の半導体装置。前記凹部の開口幅は、前記半導体層の膜厚の2倍よりも細い、請求項1~6のいずれかに記載の半導体装置。前記第1の部分と前記第2の部分との各々の材質は多結晶シリコンを含む、請求項1~7のいずれかに記載の半導体装置。表面を有し、かつ前記表面に凹部を有する絶縁膜を形成する工程と、前記絶縁膜の前記表面上に、チャネル領域と前記チャネル領域を挟む1対のソース/ドレイン領域とを含む半導体層を形成するとともに、前記ソース領域に電源を供給するための電源供給配線を形成する工程とを備え、前記電源供給配線は、前記半導体層と同一の層から形成された部分を含むように、かつ前記絶縁膜の前記表面上に形成された第1の部分と前記凹部内に形成された第2の部分とを有するように、かつ前記第2の部分の底面全体が絶縁体で覆われるように形成される、半導体装置の製造方法。前記半導体層および前記電源供給配線を形成する工程は、前記半導体層および前記電源供給配線に同時に不純物を注入する工程を含む、請求項9に記載の半導体装置の製造方法。前記不純物を注入する工程は、複数回に分けて行なわれる、請求項10に記載の半導体装置の製造方法。前記不純物を注入する工程は、前記電源供給配線の前記第2の部分の不純物濃度が前記第1の部分の不純物濃度よりも高くなるように行なわれる、請求項10または11に記載の半導体装置の製造方法。特開2004-79696号公報および特開2004-200598号公報において、負荷トランジスタが形成される多結晶シリコンには、負荷トランジスタに電気的に接続され、負荷トランジスタに電源電圧を供給する電源供給配線が形成される。半導体装置の微細化が進むと電源供給配線も細線化する。すると電源供給配線の電気抵抗が高くなる。電源供給配線の電気抵抗が高くなれば、電源供給配線における電圧降下が大きくなり、SRAMのメモリセル部に供給する電圧が不安定となり、一部のメモリセルにおいて保存されるデータが破壊される可能性がある。電源供給配線の電気抵抗の上昇を抑制するためには、電源供給配線を構成する多結晶シリコンに注入される不純物イオンの濃度を高くすることが好ましい。しかしこのような手段により電源供給配線の電気抵抗を下降させれば、特に電源供給配線と負荷トランジスタTFTのソース/ドレイン領域とが同一の多結晶シリコンの層から形成される場合において、電源供給配線とともに、TFTのソース/ドレイン領域に注入される不純物イオンの濃度が高くなる。すると当該負荷トランジスタがオフ状態のときにソース/ドレイン領域とチャネル領域との間を流れるリーク電流オフ電流が増加し、当該負荷トランジスタのオン/オフ制御が困難になる可能性がある。また特開2001-68548号公報には銅配線の電気抵抗を下げる技術について開示されているが、TFTにおける電気抵抗を下げる技術については開示されていない。本発明は、以上の問題に鑑みなされたものである。その目的は、オフ電流を増加させることなく電源供給配線の電気抵抗を下降させることが可能な、TFTを有する半導体装置およびその製造方法を提供することである。本発明の一実施例による半導体装置は以下の構成を備えている。上記半導体装置は、表面を有する絶縁膜と、絶縁膜の表面上に形成され、かつチャネル領域と、チャネル領域を挟む1対のソース/ドレイン領域とを含む半導体層と、ソース領域に電源を供給するための電源供給配線とを備えている。上記絶縁膜の表面には凹部が形成されている。上記電源供給配線は、半導体層と同一の層から形成された層を含み、かつ絶縁膜の表面上に形成された第1の部分と、凹部内に形成された第2の部分とを有している。上記第2の部分の底面全体が絶縁体で覆われている。本発明の一実施例による半導体装置の製造方法は以下の工程を備えている。まず表面を有し、かつ表面に凹部を有する絶縁膜が形成される。上記絶縁膜の表面上に、チャネル領域とチャネル領域を挟む1対のソース/ドレイン領域とを含む半導体層が形成されるとともに、ソース領域に電源を供給するための電源供給配線が形成される。上記電源供給配線は、半導体層と同一の層から形成された部分を含むように、かつ絶縁膜の表面上に形成された第1の部分と凹部内に形成された第2の部分とを有するように、かつ第2の部分の底面全体が絶縁体で覆われるように形成される。本実施例によれば、1対のソース/ドレイン領域を含む半導体層と同一の層を含む電源供給配線が、第1の部分に加えて、凹部内に形成された第2の部分を有している。このため当該電源供給配線は、たとえば第1の部分のみを有する電源供給配線に比べて、電源供給配線の延在する方向に交差する断面積を大きくすることができる。したがって、電源供給配線の不純物濃度を高くすることなく、電源供給配線の電気抵抗を下げることができる。本実施例の製造方法によれば、1対のソース/ドレイン領域を含む半導体層と同一の層を含む電源供給配線が、第1の部分に加えて、凹部内に形成された第2の部分を有するように形成される。このため当該電源供給配線は、たとえば第1の部分のみを有する電源供給配線に比べて、電源供給配線の延在する方向に交差する断面積を大きくすることができる。したがって、電源供給配線の不純物濃度を高くすることなく、電源供給配線の電気抵抗を下げることができる。また、当該電源供給配線は、第2の部分を有することにより、たとえば第1の部分のみを有する電源供給配線に比べて、多くの量の不純物を注入されうる。以下、本発明の実施の形態について図に基づいて説明する。実施の形態1まず、本実施の形態としての半導体装置の構成について図1のTFTを負荷トランジスタとして用いたメモリセルを挙げて説明する。図1を参照して、本実施の形態における半導体装置は、ビット線対BLおよびZBLと、ワード線WLと、フリップフロップ回路と、1対のアクセストランジスタT5,T6とを有するSRAMをメモリセルとして有する。フリップフロップ回路は、ドライバトランジスタT1,T2と、負荷トランジスタT3,T4とを有している。ドライバトランジスタT1および負荷トランジスタT3は一方のCMOSComplementaryMetalOxideSemiconductorインバータを形成し、ドライバトランジスタT2と負荷トランジスタT4は他方のCMOSインバータを形成している。フリップフロップ回路は、これらの2つのCMOSインバータからなる。SRAMはフリップフロップ回路を有することにより、情報として蓄えられた電荷を所定の周期で元に戻すいわゆるリフレッシュと呼ばれる処理を不要とする半導体記憶装置である。本実施の形態におけるSRAMはさらに、DRAMとしてのキャパシタC1,C2を有している。フリップフロップ回路を構成するドライバトランジスタT1,T2は、たとえばnチャネル型のMOSトランジスタである。負荷トランジスタT3,T4は、たとえばpチャネル型のTFTである。またアクセストランジスタT5,T6は、たとえばnチャネル型のMOSトランジスタである。このように本実施の形態のSRAMは、負荷トランジスタがTFTであり、かつDRAMとしてのキャパシタが付加された、いわゆるAdvancedSRAMである。フリップフロップ回路においては、ドライバトランジスタT1および負荷トランジスタT3のゲート電極とキャパシタC1とが互いに電気的に接続され、これらはアクセストランジスタT6のソース電極Sと電気的に接続される。アクセストランジスタT6のソース電極SはドライバトランジスタT2および負荷トランジスタT4のドレイン電極Dと電気的に接続されており、これらが接続された領域は第1の記憶ノード部として機能する。ドライバトランジスタT2および負荷トランジスタT4のゲート電極とキャパシタC2とが互いに電気的に接続され、これらはアクセストランジスタT5のソース電極Sと電気的に接続される。アクセストランジスタT5のソース電極SはドライバトランジスタT1および負荷トランジスタT3のドレイン電極Dと電気的に接続されており、これらが接続された領域は第2の記憶ノード部として機能する。ドライバトランジスタT1,T2のソース電極SはGND電位に電気的に接続されており、負荷トランジスタT3,T4のソース電極Sは、電圧Vccを印加するVcc配線電源供給配線に電気的に接続されている。さらにキャパシタC1,C2は、上記電圧Vccの1/2である電圧Vcc/2を印加するVcc/2配線に電気的に接続されている。1対のビット線対BLおよびZBLのそれぞれは、1対のアクセストランジスタT5およびT6のドレイン電極Dと接続される。次に、図1に示す半導体装置のより具体的な構成について、図2の概略断面図を用いて説明する。ただし図2の断面図は、特定の領域における断面の態様を示す図ではなく、図1に示すトランジスタやキャパシタなどの各要素が半導体装置内で呈する形を説明するために寄せ集めたものである。図2を参照して、本実施の形態に係る半導体装置は、たとえばシリコン単結晶からなるp型の半導体基板SUBの一方の主表面に形成されている。半導体基板SUBの表面はSTIShallowTrenchIsolationにより電気的に分離されている。このSTIは、半導体基板SUBの表面に形成された溝内に絶縁層SIを埋め込むことにより形成されている。このSTIによって電気的に分離された半導体基板SUBの表面に複数のトランジスタTGが形成されている。トランジスタTGは、1対のソース/ドレイン領域S/Dと、ゲート絶縁膜GIと、ゲート電極GEと、絶縁膜TNとを有している。1対のソース/ドレイン領域S/Dの各々は半導体基板SUBの表面に形成されている。ゲート絶縁膜GIは1対のソース/ドレイン領域S/Dに挟まれる半導体基板SUBの表面上に形成されている。ゲート電極GEおよび絶縁膜TNはゲート絶縁膜GI上に形成されており、ゲート電極GEと絶縁膜TNとの積層構造を有している。ゲート電極GEはたとえば多結晶シリコンの薄膜とタングステンの薄膜とが積層されたいわゆるポリサイド構造となっている。絶縁膜TNはたとえばシリコン酸化膜および/またはシリコン窒化膜からなり、当該絶縁膜TNをマスクとしたいわゆる自己整合処理を行なう際のエッチングのストッパ膜となる。このゲート電極GE、絶縁膜TNの側壁には側壁絶縁膜SWが形成されている。側壁絶縁膜SWは、シリコン酸化膜とシリコン窒化膜との組合せが好ましい。隣接するトランジスタTGのゲート電極GEと絶縁膜TNとの積層構造の間を埋め込むように層間絶縁層II1が形成されている。この層間絶縁層II1にはコンタクトホールが形成されており、それらのコンタクトホールなどには導電層CT,SCが埋め込まれている。導電層CT,SCはたとえば多結晶シリコンまたはタングステンにより形成されることが好ましい。層間絶縁層II1の上面に接するように、たとえばシリコン酸化膜からなる層間絶縁層II2,II3,II4,II5,II6が順次形成されており、層間絶縁層II6の上面に接するように、たとえばシリコン窒化膜からなる層間絶縁層I1が形成されている。さらに層間絶縁層I1の上面に接するように、たとえばシリコン酸化膜からなる層間絶縁層II7,II8,II9,II10が順次形成されている。層間絶縁層II2上には、互いに間隔をあけて複数のビット線BLが形成されている。ビット線BLは図2の紙面奥行き方向に延在している。ビット線BLの側壁面に接するように側壁絶縁膜が形成されている。ビット線BLは、たとえば1層または複数層のコンタクト導電層CTにより、ソース/ドレイン電極SDと電気的に接続されている。層間絶縁層II3上には、下層配線2Gが形成されている。下層配線2Gは、より上層に形成されるキャパシタとトランジスタTGとを電気的に接続するために配置される配線である。下層配線2Gは、概ねキャパシタと平面視において重なる領域に形成されることが好ましい。下層配線2Gは、たとえば不純物イオンを有する多結晶シリコン膜から構成されることが好ましい。また下層に形成されるトランジスタTGなどがたとえばnチャネル型トランジスタである場合には、下層配線2Gは当該トランジスタTGとの電気的な接続を容易にするため、たとえばn型の不純物イオンを含む多結晶シリコンから構成されていてもよい。層間絶縁層II4上には、多結晶シリコン層TPが形成されている。多結晶シリコン層TPは不純物イオンが導入された多結晶シリコンよりなる半導体層であり、SRAMの負荷トランジスタT3,T4図1参照としてのTFTのチャネル領域と、そのチャネル領域を挟む1対のソース/ドレイン領域とを有している。また多結晶シリコン層TPには、TFTに電源を供給するための電源供給配線の一部が含まれる。多結晶シリコン層TPは、概ねキャパシタと平面視において重なる領域に形成されることが好ましい。層間絶縁層II5上には、TFTのゲート電極層TDが形成されている。ゲート電極層TDは不純物イオンを有する多結晶シリコンを含む半導体層であることが好ましい。ゲート電極層TDと下層配線2Gとの電気的な接続は、データノードコンタクトDBと呼ばれる導電層によりなされることが好ましい。このデータノードコンタクトDBはゲート電極層TDから下層配線2Gに向けて延在する途中で、多結晶シリコン層TPの端部と接し、多結晶シリコン層TPと電気的に接続されるものである。データノードコンタクトDBは、SRAMのフリップフロップ回路クロスカップルを形成するための導電層であり、たとえばゲート電極層TDと同様に不純物イオンを有する多結晶シリコンを含む半導体層により形成される。データノードコンタクトDBは、ゲート電極層TDから下層配線2Gまで、層間絶縁層を貫通するように、半導体基板SUBの主表面に略垂直な方向に延在するように形成されることが好ましい。データノードコンタクトDBは、ゲート電極層TDより上方の層、たとえばゲート電極層TDとキャパシタとを電気的に接続するように形成されてもよく、下層配線2Gより下方の層、たとえば下層配線2Gとコンタクト導電層CTとを電気的に接続するように形成されてもよい。この場合データノードコンタクトDBは、たとえばキャパシタからゲート電極層TD、多結晶シリコン層TPおよび下層配線2Gを貫通し、コンタクト導電層CTに達するように形成されてもよい。層間絶縁層II6上には、キャパシタが形成される。キャパシタは、データノードコンタクトDBの上面に接することにより、データノードコンタクトDBと電気的に接続されている。キャパシタより上方の、たとえば層間絶縁層II8上および層間絶縁層II9上には、メタル配線MTLが形成されている。メタル配線MTLはたとえばアルミニウム、アルミニウム銅の合金、銅、タングステンなどからなり、その上面および下面が、たとえばタンタル、チタン、窒化チタンなどからなるバリアメタルBRLにて覆われることが好ましい。また上記のメタル配線MTL同士の接続や、メタル配線MTLとビット線BLとの接続は、たとえば銅やタングステンなどからなるメタルコンタクト導電層MCTによりなされることが好ましい。次に、図3~図7を参照しながら、本実施の形態の半導体装置を構成するメモリセルの、より具体的な構成の一例について下層から順に説明する。図3~図6を参照して、図中の矩形で囲まれる領域はユニットセルを示しており、ユニットセルおよびその両端の近傍における態様を示す断面図が図7に示される。図3はドライバトランジスタとアクセストランジスタとの構成を示している。図3および図7を参照して、活性領域1Fを横切るようにゲート電極GEおよび絶縁膜TNが形成されている。この活性領域1Fには、平面視においてゲート電極GEおよび絶縁膜TNを挟み込むように1対のソース/ドレイン領域が形成されている。このようにドライバトランジスタとアクセストランジスタとが構成されている。したがって図7のユニットセル内に形成される1対のトランジスタTGのうち左方のトランジスタTGがドライバトランジスタT1,T2、右方のトランジスタTGがアクセストランジスタT5,T6と考えることができる。図4および図7を参照して、ビット線BLは図7の層間絶縁層II2上に、図7の左右方向に延在するように形成されているが、図7中には現れない。ビット線BLはコンタクト導電層CTにより、下方の層と電気的に接続される。図5および図7を参照して、下層配線2Gは、図7における左右方向および紙面奥行き方向に、たとえば図5に示すように広がる形状を有することが好ましい。図6および図7を参照して、層間絶縁層II4絶縁膜上およびII5上には、それぞれ多結晶シリコン層TP半導体層およびゲート電極層TDのパターンが形成されている。多結晶シリコン層TPとゲート電極層TDとの平面視における重なりにより、負荷トランジスタT3,T4を構成するTFTが形成される。図6における多結晶シリコン層TPは、図7において多結晶シリコン層TP1~TP4に分割して示されている。図6におけるVII-VII線上の領域のうち、ユニットセルの右下の領域において多結晶シリコン層TPおよびゲート電極層TDのパターンが重なった領域が、図7に示す多結晶シリコン層TP2とゲート電極層TDとが積層された領域であり、この領域が図6のユニットセルの内部において点線で囲まれるTFTに相当する。図6におけるVII-VII線上の領域のうち、ユニットセルの右上の領域において多結晶シリコン層TPおよびゲート電極層TDのパターンが重なった領域は、TFTを構成しない。すなわち図7におけるユニットセル内の左側のゲート電極層TDは、図7に示される多結晶シリコン層TPとはTFTを構成しない。図6のユニットセルの上側におけるゲート電極層TDと、ユニットセルの右下の点線で囲まれるTFT負荷トランジスタT3,T4の一方とは、データノードコンタクトDBにより電気的に接続される。また図6のユニットセルの上側におけるゲート電極層TDと、多結晶シリコン層TPとが図6の左上の領域において重なった領域が、TFT負荷トランジスタT3,T4の他方に相当する。ユニットセルの左上において点線で囲まれるTFTと、図6のユニットセルの下側におけるゲート電極層TDとは、データノードコンタクトDBにより電気的に接続されている。このように図6のユニットセル内には2つのTFTが形成されており、互いに一方のTFTが他方のTFTを構成するゲート電極層TDと、データノードコンタクトDBにより電気的に接続されている。このため2つのTFTのそれぞれに相当する1対の負荷トランジスタT3,T4図1参照は、フリップフロップ回路クロスカップルを構成している。以上の図3~図6に示す範囲内においては、各構成要素のパターンは、各図の上下方向に関する中央部を左右方向に延在する直線に関して対称となるように配置されている。再度図7を参照して、この断面において図6の多結晶シリコン層TPは、多結晶シリコン層TP1,TP2,TP3,TP4の4つの領域を有している。すなわち多結晶シリコン層TPは多結晶シリコン層TP1,TP2,TP3,TP4の4つの領域すべてが同一の層に形成されている。多結晶シリコン層TP1はユニットセルの両端部に1対形成されており、これらは図6のユニットセルを示す四角形の1辺および当該1辺に対向する1辺と重なるように図6の左右方向に延在する多結晶シリコン層TPに相当する。すなわち図7の1対の多結晶シリコン層TP1は紙面奥行き方向に延在する。図7における右側のゲート電極層TDの真下に配置される多結晶シリコン層TP2は、ゲート電極層TDにより構成されるTFTのチャネル領域に相当する。多結晶シリコン層TP2の図中左側に位置する多結晶シリコン層TP4は、TFTのドレイン領域に相当する。多結晶シリコン層TP2と多結晶シリコン層TP4との間に位置する多結晶シリコン層TP3は、TFTのドレインの電界を緩和するための低濃度部に相当する。多結晶シリコン層TP2の図中右側に位置する多結晶シリコン層TP1は、TFTのソース領域に相当するとともに、そのソース領域に電源電圧を供給するための電源供給配線Vcc配線に相当する。たとえば多結晶シリコン層TP2の図中右側に位置する多結晶シリコン層TP1が図6の負荷トランジスタT3,T4の一方のソース領域に相当するものであれば、多結晶シリコン層TP2の図中左側に位置する多結晶シリコン層TP1が図6の負荷トランジスタT3,T4の他方のソース領域に相当するものである。なお、多結晶シリコン層TP3は、多結晶シリコン層TP4,TP1よりも低い不純物濃度を有しており、多結晶シリコン層TP2は多結晶シリコン層TP3よりも低い不純物濃度を有している。多結晶シリコン層TP1は、層間絶縁層II4の表面上に配置された、同一層多結晶シリコンTP1A第1の部分と、同一層多結晶シリコンTP1Aの下方に形成された多結晶シリコン追加領域TP1B第2の部分とを有している。多結晶シリコン追加領域TP1Bが同一層多結晶シリコンTP1Aの下側に形成され一体化することにより、双方を合わせて多結晶シリコン層TP1が形成される。多結晶シリコン層TP1のうち、同一層多結晶シリコンTP1Aは、多結晶シリコン層TP2などと同一の層から形成された領域である。このように多結晶シリコン層TP1は、多結晶シリコン層TP2などと同一の層から形成された層を含んでいることが好ましい。同一層多結晶シリコンTP1Aおよび多結晶シリコン層TP2,TP3,TP4は、たとえばすべて層間絶縁層II4絶縁膜の表面上を覆うように形成されるなど、すべて同一の層から形成されることが好ましい。同一層多結晶シリコンTP1Aおよび多結晶シリコン層TP2,TP3,TP4の下面に接する層間絶縁層II4の上側の表面のうち、同一層多結晶シリコンTP1Aと平面視において重なる領域には、凹部TRが形成されている。凹部TRの内部は、多結晶シリコン層TPと同一の多結晶シリコンを含む材料により充填されている。このように凹部TRの内部に充填された多結晶シリコンを含む材料により形成された領域が、多結晶シリコン追加領域TP1Bである。多結晶シリコン追加領域TP1Bの底面多結晶シリコン追加領域TP1Bのうち最も半導体基板SUBに近い面は全体が絶縁体で覆われている。具体的には、図7においては上記底面は、その全体が層間絶縁層II4で覆われている。すなわち本実施の形態においては、多結晶シリコン追加領域TP1Bを形成する凹部TRが、層間絶縁層II4の上側の表面から、層間絶縁層II4の内部の領域まで形成される。多結晶シリコン追加領域TP1B凹部TRの底面全体が絶縁体で覆われることにより、多結晶シリコン層TP1と、多結晶シリコン層TPより下層に配置される配線との短絡を抑制することができる。本実施の形態においては、多結晶シリコン追加領域TP1Bを形成する凹部の底面は、下層配線2Gの最上面よりも上方に位置している。また多結晶シリコン追加領域TP1Bの平面視における面積は、同一層多結晶シリコンTP1Aの平面視における面積よりも小さくてもよいが、同一層多結晶シリコンTP1Aの平面視における面積より大きくてもよいし、双方の平面視における面積がほぼ同じであってもよい。さらに多結晶シリコン追加領域TP1Bの平面視における形状は、たとえば矩形状、円形状など任意の形状とすることができる。なおキャパシタは、図7の上下方向に溝状に形成された領域の側面に、ストレージノードNDおよび誘電体からなる誘電体膜DEがこの順に積層され、さらに当該溝および溝が形成される表面を覆う導電性の薄膜であるキャパシタ電極CPが積層された構成を有している。図8に示すグラフの縦軸は、図7に示す多結晶シリコン層TP1の深さ方向の位置を示しており、横軸は、図7に示す多結晶シリコン層TP1の各領域深さにおける不純物イオンの濃度を示している。本実施の形態の多結晶シリコン層TP1においては、同一層多結晶シリコンTP1Aよりも多結晶シリコン追加領域TP1Bの方が、高い不純物濃度を有していることが好ましい。具体的には、同一層多結晶シリコンTP1Aよりも多結晶シリコン追加領域TP1Bの方が、たとえばp型の多結晶シリコン層TPに含まれる、導電性のボロンなどの不純物イオンの濃度が高いことが好ましい。オフ電流の増加を抑制するためには、チャネル領域である多結晶シリコン層TP2における不純物イオンの濃度を過剰に高くしないことが好ましい。そのためには、多結晶シリコン層TP2~TP4と同一の層であり、ソース領域である同一層多結晶シリコンTP1Aにおける当該不純物イオンの濃度は、その全領域において、過剰に高くならないよう、たとえば基準の濃度C0以下であることが好ましい。ここで基準の濃度C0は、たとえばドレイン領域としての多結晶シリコン層TP4の濃度と同じであってもよい。しかし多結晶シリコン追加領域TP1Bにおいては、基準の濃度C0を超える濃度で不純物イオンが注入されてもよい。多結晶シリコン追加領域TP1Bにおける不純物濃度が高くなれば、多結晶シリコン層TP1全体の電気抵抗をより低くすることができる。多結晶シリコン層TP1の各領域における不純物イオンの濃度の一例は図8に示すとおりである。図8を参照して、たとえば多結晶シリコン追加領域TP1Bの深さの中央付近の領域に不純物イオンの濃度が極大となる単一のピークを有していてもよい。ただしこのピークは、多結晶シリコン追加領域TP1Bの内部に複数2つ以上形成されていてもよい。次に図3~図7に示す本実施の形態の半導体装置のメモリセルのうち、特に図7中に矩形点線で囲まれた、TFTが形成される領域の製造方法について、図9~図15を参照しながら説明する。図9を参照して、図7に示す層間絶縁層II3上に、たとえば不純物イオンを有する多結晶シリコン膜が形成される。そして通常の写真製版技術およびエッチング技術により、たとえば図5に示す平面形状を有する下層配線2Gが形成される。図10を参照して、層間絶縁層II3および下層配線2Gの上面を覆うように、たとえばCVDChemicalVaporDeposition法を用いてシリコン酸化膜からなる層間絶縁層II4絶縁膜が形成される。形成される層間絶縁層II4の上面には、下層配線2Gの真上において他の領域よりも高くなるように段差が形成される。このため層間絶縁層II4の上面がほぼ平坦になるように、層間絶縁層II4にエッチバック、またはCMPChemicalMechanicalPolishingによる研磨が施される。図10および図11を参照して、次にフォトレジストPHRを用いた通常の写真製版技術およびエッチング技術により、層間絶縁層II4の表面に凹部TRが形成される。ここでは凹部TRの底面が下層配線2Gの最上面よりも上方に位置するように形成されることが好ましい。また凹部TRの底面は層間絶縁層II4の内部と接するように、すなわち凹部TRの底面全体が絶縁体で覆われるように形成されることが好ましい。なおユニットセルの端部と平面視において重なる位置に凹部TRが形成されることが好ましい。図12を参照して、層間絶縁層II4および溝部TRを覆うように、多結晶シリコンを含む薄膜TP半導体層が、たとえばCVD法により形成される。ここで、溝部TRの開口幅図の左右方向Wが多結晶シリコン層TPの厚みTの2倍未満であれば、層間絶縁層II4および凹部TRの上方から形成される多結晶シリコン層TPが凹部TRの内部を充填し、図7の多結晶シリコン層TPを構成する多結晶シリコン追加領域TP1Bが形成される。このため凹部TRの開口幅Wは多結晶シリコン層TPの厚みTの2倍よりも細いことが好ましい。その後、ここではpチャネル型のTFTを形成するために、たとえばボロンのイオンが注入されることが好ましい。この不純物イオンの注入により、形成されるTFTのチャネル領域における閾値電圧が調整される。図13および図14を参照して、フォトレジストPHRを用いた通常の写真製版技術およびエッチング技術により、多結晶シリコン層TPがたとえば図6に示す平面形状となるようにパターニングされる。図14中のVcc配線部とは、形成されるTFTのソース領域に電源を供給するための電源供給配線が形成される領域を示し、TFT形成部とは、形成されるTFTの特にゲート電極層およびチャネルが形成される領域を示す。多結晶シリコン層TPのうち凹部TRと平面視において重なる領域には同一層多結晶シリコンTP1A第1の部分が形成され、多結晶シリコン追加領域TP1B第2の部分と合わせて1対の多結晶シリコン層TP1電源供給配線ソース領域が形成される。図14を参照して、次に、フォトレジストPHRをマスクとして用いた通常のイオン注入技術により、TFT形成部の外側の領域および同一層多結晶シリコンTP1Aに不純物のイオンが注入される。この処理により、Vcc配線部としての多結晶シリコン層TP1の電気抵抗が低下する。ここではpチャネル型のTFTを形成するために、たとえばボロンのイオンが注入されることが好ましい。Vcc配線部においては、同一層多結晶シリコンTP1Aが形成される領域と、多結晶シリコン追加領域TP1Bが形成される領域凹部TR内との双方に、同時に不純物イオンが注入される。また多結晶シリコン層TP4においても、Vcc配線部と同時に不純物イオンが注入される。ここで同一層多結晶シリコンTP1Aが形成される領域と、凹部TRの内部とのそれぞれに注入される不純物の濃度が調整されてもよい。具体的には、同一層多結晶シリコンTP1Aと多結晶シリコン層TP4および図の右側のVcc配線部における同一層多結晶シリコンTP1Aとは同一の層に形成されており、かつ同時に不純物イオンが注入される。多結晶シリコン層TP4ドレイン領域および同一層多結晶シリコンTP1Aソース領域に不純物イオンが過剰に注入されれば、当該不純物イオンが容易にチャネル領域である多結晶シリコン層TP2に拡散する。このため形成されるTFTのオフ電流が増加する可能性がある。このため多結晶シリコン層TP4および同一層多結晶シリコンTP1Aには過剰に不純物イオンが注入されないことが好ましく、たとえば図8における基準の濃度C0以下の不純物濃度とすることが好ましい。一方、多結晶シリコン層TP4などの下方に形成される凹部TRには、形成される多結晶シリコン層TP1の機能上、同一層多結晶シリコンTP1Aのような不純物濃度の制限はない。このため、多結晶シリコン層TP1が形成される領域に過剰に注入された不純物は、多結晶シリコン追加領域TP1Bの方へ拡散することが好ましい。以上より、多結晶シリコン追加領域TP1Bには同一層多結晶シリコンTP1Aよりも不純物濃度が高くなるように不純物イオンが注入されることが好ましい。多結晶シリコン追加領域TP1Bにおいては、多結晶シリコン追加領域TP1Bと同時に不純物イオンが注入される同一層多結晶シリコンTP1Aにおける不純物濃度が上記基準の濃度C0を超えない程度に、不純物濃度を高くしてもよい。また特に凹部TRの深さに応じて、たとえばVcc配線部凹部TRのみに追加の不純物イオンの注入がなされてもよい。このように多結晶シリコン層TP1を形成する領域に不純物イオンを注入する工程は、複数回に分けて行なわれてもよい。上記のようにVcc配線部のみに追加の不純物イオンの注入がなされる場合には、特に形成される多結晶シリコン追加領域TP1Bにおいて、深さ方向に関する不純物の濃度のピークが複数形成されてもよい。図15を参照して、図14の工程において用いられたフォトレジストPHRが除去された後、層間絶縁層II4および多結晶シリコン層TPを覆うように、たとえばシリコン酸化膜からなるゲート絶縁膜GIが、たとえばCVD法または熱酸化法により形成される。このゲート絶縁膜GIは層間絶縁層II5として形成される。次にゲート絶縁膜GI層間絶縁層II5を覆うように、TFTのゲート電極層TDが形成される。ここでは通常の写真製版技術およびエッチング技術により、多結晶シリコン層TP2チャネル領域と平面視において重なる領域にゲート電極層TDが形成される。なお、図15には現れないが、ゲート電極層TDが形成される前に、図2および図6に示す、SRAMのクロスカップルを形成するためのデータノードコンタクトDBが形成されることが好ましい。データノードコンタクトDBを形成するための溝部が通常の写真製版技術およびエッチング技術により形成された後、当該溝部がゲート電極層TDを形成する不純物イオンを有する多結晶シリコンにより充填される。このようにしてデータノードコンタクトDBが形成される。その後、形成されたゲート電極層TDのパターンをマスクとして、多結晶シリコン層TP3に不純物イオンが追加で注入されることが好ましい。多結晶シリコン層TP3に追加で不純物イオンが注入され、多結晶シリコン層TP3における不純物イオンが多結晶シリコン層TP2より高濃度になることにより、形成されるTFTのドレイン領域における電界を緩和することができる。ただし多結晶シリコン層TP3における不純物濃度は、多結晶シリコン層TP1および多結晶シリコン層TP4よりも低くなるように、不純物イオンが注入されることが好ましい。この処理により、多結晶シリコン層TP1,TP4よりも多結晶シリコン層TP3の不純物濃度が低く、多結晶シリコン層TP3よりも多結晶シリコン層TP2の不純物濃度が低くなるように多結晶シリコン層TPの各領域が形成される。このようにすれば多結晶シリコン層TP3に追加で注入された不純物イオンに起因した、TFTのオフ電流の増加を抑制することができる。以上の各工程により、TFT形成部にはゲート絶縁膜GIとゲート電極層TDとがこの順に積層された積層ゲート電極と、図15のゲート電極層TDの右側に形成される多結晶シリコン層TP1としてのソース領域と、図15のゲート電極層TDの左側に形成される多結晶シリコン層TP4としてのドレイン領域とからなるTFT図7の矩形点線内が形成される。なお図15の工程においては、ゲート電極層TDの左側にもゲート電極層TDのパターンが形成される図7参照が、図15においてはこれの図示を省略している。次に、本実施の形態の作用効果について、図16~図20を参照しながら説明する。図16は、比較例における、本実施の形態の図7図15と同一領域のTFTの構成を示している。図16を参照して、図16は図15と比較して、電源供給配線ソース領域に相当する1対の多結晶シリコン層TP1が多結晶シリコン追加領域TP1Bを有さず、図15の同一層多結晶シリコンTP1Aに相当する領域のみからなる点において異なっており、他の点においては図16は図15と同様である。このため図16において図15と同一の要素については同一の符号を付しその説明を繰り返さない。図17に示すグラフの横軸はTFTに対するVcc配線電源供給配線TP1の電気抵抗を示し、縦軸はTFTのメモリセルの不良ビット数複数のメモリセルのうち不良ビットが発生する割合を示している。比較例のように半導体基板SUBの上の半導体層に形成されるTFTは、たとえば半導体基板SUBの主表面に形成されるトランジスタに比べて、メモリセルを構成する各トランジスタ間の特性が不安定となり、上記特性および各メモリセルに流れる電流のばらつきが大きくなる。図17を参照して、上記の特性が不安定になる現象は、特にTFTに電源を供給するVcc配線の電気抵抗が大きくなったときに顕著になる。つまりVcc配線の電気抵抗が大きくなると、Vcc配線部での電圧降下が大きくなることにより、メモリセルに供給される電圧のばらつきが大きくなり、その結果、特性不良を有するメモリセルビットの発生割合が高くなる。汎用SRAMにおいては、冗長回路により不良ビットを救済することができる。しかし救済することが可能な不良ビットの数救済可能ビット数には制限があるため、不良ビット数が救済可能ビット数を超えると、当該汎用SRAMが製品として不良となる。そのため不良ビット数が救済可能ビット数以下となるように、Vcc配線抵抗を下げる必要がある。Vcc配線抵抗を下げるためには、Vccを構成する多結晶シリコン層TP1に注入される不純物イオンの濃度を高めることが好ましい。図18に示すグラフの横軸は、多結晶シリコン層に注入される不純物イオンの濃度注入量を示しており、縦軸は図中の実線のデータにおいてはVcc配線の電気抵抗Vcc配線抵抗を、図中の点線のデータにおいては形成されるTFTのオフ電流を示している。図18を参照して、Vcc配線部における不純物イオンの注入量を増加させると、Vcc配線抵抗は減少するが、TFTオフ電流が増加する。TFTオフ電流を減少するにはVcc配線部における不純物イオンの注入量を減少することが好ましいが、その場合、Vcc配線抵抗が増加する。このようにVcc配線抵抗の低減とTFTオフ電流の減少とは互いにトレードオフの関係にある。したがって図16に示すようにVcc配線部の多結晶シリコン層TP1が多結晶シリコン層TP2~TP4と同一の層のみを有する場合には、Vcc配線抵抗の低減とTFTオフ電流の減少とを同時に実現することが困難である。そこで本実施の形態のように、Vcc配線部の多結晶シリコン層TP1が多結晶シリコン層TP2~TP4と同一の層から形成された同一層多結晶シリコンTP1Aと、多結晶シリコン層TP2~TP4と異なる下方の層から形成された多結晶シリコン追加領域TP1Bとが一体となった構成を有することが好ましい。このようにすれば、電源供給配線の断面積が、同一層多結晶シリコンTP1Aと多結晶シリコン追加領域TP1Bとの合計となる。このため、たとえば図16のように電源供給配線としての多結晶シリコン層TP1が同一層多結晶シリコンTP1Aのみを有する場合と比べて、多結晶シリコン層TP1の断面積が大きくなる。上記の内容を検証するために、図19Aを参照して、図16の比較例に示す多結晶シリコン層TP1の断面が縦40nm、横100nmの矩形状TP1Aを有していると仮定する。また図20Aを参照して、図15に示す本実施の形態の多結晶シリコン層TP1が、図16の比較例と同じ矩形状TP1Aおよび、断面が縦100nm、横40nmの多結晶シリコン追加領域TP1Bが一体化された断面を有していると仮定する。図19Bを参照して、図19Aに示す比較例の多結晶シリコン層TP1が互いに間隔をあけて複数たとえば3つ配置される場合、多結晶シリコン層TP1の有する電気抵抗抵抗Hが3つ直列接続された回路と等価になる。図20Bを参照して、図20Aに示す本実施の形態の多結晶シリコン層TP1が互いに間隔をあけて複数たとえば3つ配置される場合、多結晶シリコン層TP1Aの有する電気抵抗抵抗Hと多結晶シリコン層TP1Bの有する電気抵抗抵抗Lとの並列回路が3つ直列接続された回路と等価になる。図19Aと図20Aとを比較することにより、本実施の形態の多結晶シリコン層TP1は、比較例の多結晶シリコン層TP1の2倍の断面積を有することがわかる。また多結晶シリコン層TP1A図19Aの多結晶シリコン層TP1と多結晶シリコン層TP1Bとの不純物濃度がほぼ等しければ、抵抗Hと抵抗Lとの有する電気抵抗の値はほぼ等しい。この場合図20Aの多結晶シリコン層TP1全体の電気抵抗は、図19Aの多結晶シリコン層TP1の電気抵抗の約1/2となる。以上より、本実施の形態のように多結晶シリコン層TP1に多結晶シリコン追加領域TP1Bを設けることにより、たとえ多結晶シリコン層TP1Aにおける不純物濃度電気抵抗の値が比較例の多結晶シリコン層TP1と同じであっても、多結晶シリコン層TP1全体の電気抵抗を約1/2に低減することができる。したがって、本実施の形態においては、同一層多結晶シリコンTP1Aにおける不純物イオンの濃度は多結晶シリコン層TP2~TP4と同様に過剰にならないように調整することにより、TFTのオフ電流の増加を抑制しつつ、多結晶シリコン層TP1全体の電気抵抗を低減することができる。すなわち本実施の形態においては、TFTのオフ電流の増加を抑制しつつ、Vcc配線抵抗を低減することによりメモリセルの電気特性をより安定化することができる。したがってTFTを含むメモリセル全体の不良ビットの発生数をより減少させることができる。また本実施の形態のように多結晶シリコン層TP1に多結晶シリコン追加領域TP1Bを設けることにより、多結晶シリコン層TP1における不純物濃度を増加することなく、多結晶シリコン層TP1全体が収納することが可能な不純物イオンの絶対量を増加することができる。本実施の形態においては、多結晶シリコン層TP1の同一層多結晶シリコンTP1Aに注入された不純物イオンの一部を多結晶シリコン追加領域TP1Bに拡散移動させることにより、同一層多結晶シリコンTP1Aにおける不純物濃度を過剰にすることなく、多結晶シリコン層TP1全体の電気抵抗を低減することができる。TFTのソース領域としての多結晶シリコン層TP1の同一層多結晶シリコンTP1Aにおける不純物を低くすることにより、多結晶シリコン層TP2~TP4への不純物イオンの拡散を抑制することができる。この結果、TFTのオフ電流の増加を抑制することができる。たとえば図14に示すように、TFTのドレイン領域として形成される多結晶シリコン層TP4と、ソース領域としての多結晶シリコン層TP1とに同時に不純物イオンを注入することにより、多結晶シリコン層TP1における不純物濃度が多結晶シリコン層TP4と同時に同様に制御される。このためたとえば多結晶シリコン層TP4における不純物濃度が多結晶シリコン層TP1に比べて非常に高くなるなど、形成されるTFTのオフ電流の増加を誘発する現象をより確実に抑制することができる。上記の効果を高めるためには同一層多結晶シリコンTP1Aにおける不純物濃度よりも多結晶シリコン追加領域TP1Bにおける不純物濃度の方が高いことが好ましい。そのためにはたとえば不純物を注入する工程を複数回に分けて行ない、不純物イオンの注入量を微調整することが好ましい。このようにすれば、同一層多結晶シリコンTP1Aにおける不純物イオンをより効率的に多結晶シリコン追加領域TP1Bに拡散移動させることができる。このため多結晶シリコン追加領域TP1Bにおいて多結晶シリコンTP1Aよりも不純物濃度を高くすることができる。ただし多結晶シリコン層TP1Aおよび多結晶シリコン層TP2~TP4における不純物濃度が過剰に高くならない範囲であれば、多結晶シリコン層TP1Aの方が多結晶シリコン層TP1Bよりも不純物濃度が高い構成であってもよいし、多結晶シリコン層TP1Bの一部の領域において、多結晶シリコン層TP1Aの一部の領域よりも不純物濃度が低い構成であってもよい。その他、本実施の形態においてはVcc配線の電気抵抗を低減することにより、Vcc配線が形成される杭打ちされる数を減少させることが可能となる。その結果、メモリセル全体および半導体装置全体の平面視における面積をより小さくすることができる。したがってVcc配線の電気抵抗を低減することにより、半導体装置をより微細化することができる。さらに本実施の形態においては、多結晶シリコン層TP1が電源供給配線としての機能と、TFTのソース配線としての機能とを兼ね備える。このためTFTのソース領域における電気抵抗を低下することにより、TFTの電気特性をさらに向上することができる。実施の形態2本実施の形態は、実施の形態1と比較して、多結晶シリコン層TP1の構成において異なっている。以下、図21を参照して、本実施の形態における、図7中に矩形点線で囲まれた、TFTが形成される領域の構成について説明する。図21を参照して、本実施の形態においては、多結晶シリコン層TP1を構成する多結晶シリコン追加領域TP1Bを形成する凹部の底面は、下層配線2Gの最下面よりも下方に位置している。本実施の形態においては、多結晶シリコン追加領域TP1Bと平面視において重なる領域においては下層配線2Gが形成されていない。このため、下層配線2Gの最下面よりも下方に達する多結晶シリコン追加領域TP1Bを形成する凹部は層間絶縁層II4を貫通して層間絶縁層II3に達する。すなわち多結晶シリコン追加領域TP1Bを形成する凹部の底面は、層間絶縁層II3で覆われている。図21に示すTFTが形成される領域の製造方法は、多結晶シリコン追加領域TP1Bの凹部TRを形成する深さについてのみ、実施の形態1と異なっており、他の点については実施の形態1における製造方法と同様である。図21に示す本実施の形態の構成は、図7図15に示す実施の形態1の構成と比較して、以上の点において異なっており、他の点においては図7図15に示す実施の形態1の構成と同様であるため、同一の要素については同一の符号を付しその説明を繰り返さない。次に、本実施の形態の作用効果について説明する。本実施の形態は、実施の形態1の作用効果に加えて以下の効果を有する。本実施の形態においては、実施の形態1と比較して多結晶シリコン追加領域TP1Bが深く形成されるため、実施の形態1と比較して多結晶シリコン追加領域TP1Bの断面積が大きくなる。このため多結晶シリコン層TP1全体の断面積がより大きくなることにより、多結晶シリコン層TP1全体の電気抵抗をより低減することができる。また本実施の形態においては、多結晶シリコン層TP1に注入される不純物濃度を増加することなく、多結晶シリコン層TP1全体が収納することが可能な不純物イオンの絶対量をさらに増加することができる。このことからも、本実施の形態においては実施の形態1よりもさらに多結晶シリコン層TP1全体の電気抵抗を低減することができる。さらに本実施の形態においては、多結晶シリコン追加領域TP1Bが深く形成されるため、多結晶シリコン追加領域TP1Bの底面近傍とTFTのチャネル領域との距離がより長くなる。このため、たとえば多結晶シリコン追加領域TP1Bの底面近傍に注入される不純物イオンの濃度が非常に高くなるように当該領域への不純物イオンの注入条件を制御することにより、オフ電流の増加を抑えつつ、Vcc配線における電気抵抗がさらに低減されたTFTを含む半導体装置がより容易に提供される。本発明の実施の形態2は、以上に述べた各点についてのみ、本発明の実施の形態1と異なる。すなわち、本発明の実施の形態2について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態1に準ずる。実施の形態3本実施の形態は、実施の形態1と比較して、多結晶シリコン層TP1の構成において異なっている。以下、図22を参照して、本実施の形態における、図7中に矩形点線で囲まれた、TFTが形成される領域の構成について説明する。図22を参照して、本実施の形態においては、多結晶シリコン層TP1を構成する多結晶シリコン追加領域TP1Bを形成する凹部の底面は、下層配線2Gの最上面よりも下方であり、下層配線2Gの最下面よりも上方に位置している。本実施の形態においては、多結晶シリコン追加領域TP1Bと平面視において重なる領域においては下層配線2Gが形成されていない。このため、下層配線2Gの最上面よりも下方であり、下層配線2Gの最下面よりも上方である深さに達する多結晶シリコン追加領域TP1Bを形成する凹部の底面は、層間絶縁層II4で覆われている。図22に示すTFTが形成される領域の製造方法は、多結晶シリコン追加領域TP1Bの凹部TRを形成する深さについてのみ、実施の形態1と異なっており、他の点については実施の形態1における製造方法と同様である。図22に示す本実施の形態の構成は、図7図15に示す実施の形態1の構成と比較して、以上の点において異なっており、他の点においては図7図15に示す実施の形態1の構成と同様であるため、同一の要素については同一の符号を付しその説明を繰り返さない。次に、本実施の形態の作用効果について説明する。本実施の形態は、実施の形態1の作用効果に加えて以下の効果を有する。本実施の形態においては、実施の形態1と比較して多結晶シリコン追加領域TP1Bが深く形成されるため、実施の形態2と同様に、実施の形態1よりもさらに多結晶シリコン層TP1全体の電気抵抗をより低減することができる。さらに本実施の形態においては、多結晶シリコン追加領域TP1Bに注入される不純物イオンが下層の配線に影響する現象を抑制することができる。具体的には、たとえば多結晶シリコン追加領域TP1Bにはpチャネル型TFTのソース領域としてのp型の不純物イオンが注入される。これに対してより下層においては、たとえばnチャネル型トランジスタが形成される場合、n型の不純物イオンが注入された配線などが形成される。このため多結晶シリコン追加領域TP1Bを形成するための凹部TRにp型の不純物イオンを注入する際に、注入エネルギが非常に高ければ、不純物イオンが凹部TRの底面を突き抜けて下層のn型の不純物イオン注入領域に進入する可能性がある。n型の不純物領域にp型の不純物イオンが注入されれば、たとえば実効的な不純物濃度が低下するなど、n型の不純物領域の電気特性に大きく影響を与える可能性がある。たとえば下層配線2Gがn型不純物を含む多結晶シリコンで形成されている場合、ここへp型の不純物が注入されれば、下層配線2Gの配線抵抗の上昇を招く。この現象は、特にたとえば実施の形態2のように、多結晶シリコン追加領域TP1Bが非常に深く、層間絶縁層II4より下側の層に達する場合に起こりやすくなる。そこで本実施の形態のように、実施の形態1よりも多結晶シリコン追加領域TP1Bを深く形成するものの、層間絶縁層II4の最下面に達しない程度のすなわち凹部TRの底面が下層配線2Gの最上面よりも下方であり最下面よりも上方に位置する程度の深さに留める。このようにすれば、たとえば実施の形態2における多結晶シリコン追加領域TP1Bに比べて、多結晶シリコン追加領域TP1Bの底面から下層のnチャネル不純物領域との距離を長くすることができる。このため本実施の形態においては、たとえば実施の形態2と比較して、上記のように異種の不純物イオンが混入する問題の起こる可能性を低減することができる。本発明の実施の形態3は、以上に述べた各点についてのみ、本発明の実施の形態1と異なる。すなわち、本発明の実施の形態3について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態1に準ずる。実施の形態4本実施の形態は、実施の形態1と比較して、多結晶シリコン層TP1の構成および電源供給配線の下層の構成において異なっている。以下、図23を参照して、本実施の形態における、図7中に矩形点線で囲まれた、TFTが形成される領域の構成について説明する。図23を参照して、本実施の形態においては、下層配線2Gおよび層間絶縁層II3の上面を覆い、層間絶縁層II4の下側に位置する薄膜としてのストッパ膜SPLをさらに備えている。そして同一層多結晶シリコンTP1Aから下側へ延びる多結晶シリコン追加領域TP1B凹部TRは、ストッパ膜SPLまで延びるように形成されている。したがって本実施の形態における多結晶シリコン追加領域TP1Bの底面は、実施の形態2における多結晶シリコン追加領域TP1Bの底面よりも上側に、実施の形態1,3における多結晶シリコン追加領域TP1Bの底面よりも下側に形成される。ストッパ膜SPLは、層間絶縁層II4に対してエッチングレートが大きく異なる絶縁材料からなることが好ましく、層間絶縁層II4がシリコン酸化膜からなる場合には、ストッパ膜SPLはたとえばシリコン窒化膜からなることが好ましい。なお上記図21~図23のいずれについても、図15と同様に、図7における左側のゲート電極層TDに相当するパターンの図示は省略されている。図23に示す本実施の形態の構成は、図7図15に示す実施の形態1の構成と比較して、以上の点において異なっており、他の点においては図7図15に示す実施の形態1の構成と同様であるため、同一の要素については同一の符号を付しその説明を繰り返さない。次に図23に示すTFTが形成される領域の製造方法について、図24~図29を参照しながら説明する。図24を参照して、図9と同様に層間絶縁層II3および下層配線2Gが形成された後、層間絶縁層II3および下層配線2Gの上面を覆うように、たとえばCVD法を用いてシリコン窒化膜からなるストッパ膜SPLが形成される。図25を参照して、図10と同様に層間絶縁層II4が形成され、その上面がエッチバック、またはCMPによる研磨により平坦化される。図25および図26を参照して、次にフォトレジストPHRを用いた通常の写真製版技術およびエッチング技術により、図11と同様に層間絶縁層II4の表面に凹部TRが形成される。ここでは凹部TRの底面がストッパ膜SPLの表面に達するように形成されることが好ましい。ストッパ膜SPLのエッチングレートが層間絶縁層II4のエッチングレートと大きく異なるため、凹部TRを形成するためのエッチングはストッパ膜SPLに到達したところで止まる。このため凹部TRの深さが層間絶縁層II4の表面からストッパ膜SPLの表面までの距離となるように、高精度に制御することができる。図27を参照して、図12と同様に薄膜TPが形成され、その後、たとえば通常のイオン注入技術により、当該薄膜TPの内部に不純物イオンが注入される。図28および図29を参照して、図13および図14と同様に多結晶シリコン層TPのパターニングおよび不純物イオンの注入がなされる。その後、図15と同様にゲート絶縁膜GIおよびゲート電極層TDが形成されることにより、図23に示す態様のTFTが形成される。次に、本実施の形態の作用効果について説明する。本実施の形態は、実施の形態1の作用効果に加えて以下の効果を有する。本実施の形態においては、多結晶シリコン追加領域TP1Bの底面はストッパ膜SPL上に形成される。このため多結晶シリコン追加領域TP1Bの深さが層間絶縁層II4の厚みのみにより決定する。すなわち多結晶シリコン追加領域TP1Bの深さのばらつきを抑制する結果、多結晶シリコン層TP1の電気抵抗のばらつきを低減することができる。このためメモリセルの電気特性をより安定させることができる。本発明の実施の形態4は、以上に述べた各点についてのみ、本発明の実施の形態1と異なる。すなわち、本発明の実施の形態4について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態1に準ずる。以上においてはいわゆるAdvancedSRAMについて説明したが、SRAMに限らず、TFTを有する液晶ディスプレイなどに本発明を適用してもよい。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"