基板と、前記基板上方に形成された電子走行層及び電子供給層と、前記電子供給層上方に形成されたゲート電極、ソース電極及びドレイン電極と、前記電子供給層と前記ゲート電極との間に形成されたp型半導体層と、を有し、前記p型半導体層に含まれるp型不純物として、少なくとも前記電子走行層及び前記電子供給層のいずれかを構成する元素と同種の元素が用いられていることを特徴とする化合物半導体装置。前記p型半導体層は、p型不純物を含有するSiC層であることを特徴とする請求項1に記載の化合物半導体装置。前記SiC層はアモルファス状態であることを特徴とする請求項2に記載の化合物半導体装置。前記p型不純物はAl又はGaであることを特徴とする請求項1乃至3のいずれか1項に記載の化合物半導体装置。前記電子供給層上方に形成され、少なくとも、前記ゲート電極と前記ソース電極との間、及び前記ゲート電極と前記ドレイン電極との間に位置するn型半導体層を有することを特徴とする請求項1乃至4のいずれか1項に記載の化合物半導体装置。前記n型半導体層に含まれるn型不純物はNであることを特徴とする請求項5に記載の化合物半導体装置。前記ソース電極に接続された第2のp型不純物層と、前記ドレイン電極に接続された第2のn型不純物層と、を有するpn接合ダイオードを有し、前記第2のp型半導体層に含まれるp型不純物として、少なくとも前記電子走行層及び前記電子供給層のいずれかを構成する元素と同種の元素が用いられ、前記第2のn型半導体層に含まれるn型不純物として、少なくとも前記電子走行層及び前記電子供給層のいずれかを構成する元素と同種の元素が用いられていることを特徴とする請求項1乃至6のいずれか1項に記載の化合物半導体装置。請求項1乃至7のいずれか1項に記載の化合物半導体装置を有することを特徴とする電源装置。請求項1乃至7のいずれか1項に記載の化合物半導体装置を有することを特徴とする高出力増幅器。基板上方に電子走行層及び電子供給層を形成する工程と、前記電子供給層上方にp型半導体層を形成する工程と、前記電子供給層上方の、平面視で前記p型半導体層を挟む位置にソース電極及びドレイン電極を形成する工程と、前記p型半導体層上にゲート電極を形成する工程と、を有し、前記p型半導体層に含まれるp型不純物として、少なくとも前記電子走行層及び前記電子供給層のいずれかを構成する元素と同種の元素を用いることを特徴とする化合物半導体装置の製造方法。本発明の目的は、特性の低下を抑制しながらノーマリオフ動作を実現することができる化合物半導体装置及びその製造方法を提供することにある。化合物半導体装置の一態様には、基板と、前記基板上方に形成された電子走行層及び電子供給層と、前記電子供給層上方に形成されたゲート電極、ソース電極及びドレイン電極と、前記電子供給層と前記ゲート電極との間に形成されたp型半導体層と、が含まれている。前記p型半導体層に含まれるp型不純物として、少なくとも前記電子走行層及び前記電子供給層のいずれかを構成する元素と同種の元素が用いられている。化合物半導体装置の製造方法では、基板上方に電子走行層及び電子供給層を形成する。前記電子供給層上方にp型半導体層を形成する。前記電子供給層上方の、平面視で前記p型半導体層を挟む位置にソース電極及びドレイン電極を形成する。前記p型半導体層上にゲート電極を形成する。前記p型半導体層に含まれるp型不純物として、少なくとも前記電子走行層及び前記電子供給層のいずれかを構成する元素と同種の元素を用いる。上記の化合物半導体装置等によれば、適切なp型半導体層がゲート電極と電子供給層との間に存在するため、特性の低下を抑制しながらノーマリオフ動作を実現することができる。本願発明者は、従来の技術においてアクセプタ不純物としてMgを含有するp型GaN層を形成した場合に抵抗が増加する原因を究明すべく鋭意検討を行った。この結果、p型GaN層の成長時にアクセプタ不純物であるMgが電子供給層を超えて電子走行層まで拡散してしまい、ゲート電極直下のみならず、二次元電子ガス2DEGを残すべき領域においても2DEGを打ち消していることを見出した。つまり、従来の技術では、p型GaN層に含まれるMgの拡散に伴って、2DEGの濃度が低下してしまっているのである。以下、実施形態について添付の図面を参照しながら具体的に説明する。第1の実施形態先ず、第1の実施形態について説明する。図1は、第1の実施形態に係るGaN系HEMT化合物半導体装置の構造を示す断面図である。第1の実施形態では、図1に示すように、Si基板等の基板1上に化合物半導体積層構造7が形成されている。化合物半導体積層構造7には、核形成層2、電子走行層3、スペーサ層4、電子供給層5及びキャップ層6が含まれている。核形成層2としては、例えば厚さが100nm程度のAlN層が用いられる。電子走行層3としては、例えば厚さが3μm程度の、不純物の意図的なドーピングが行われていないi-GaN層が用いられる。スペーサ層4としては、例えば厚さが5nm程度の、不純物の意図的なドーピングが行われていないi-AlGaN層が用いられる。電子供給層5としては、例えば厚さが30nm程度のn型のn-AlGaN層が用いられる。キャップ層6としては、例えば厚さが10nm程度のn型のn-GaN層が用いられる。電子供給層5及びキャップ層6には、n型の不純物として、例えばSiが5×1018cm3程度の濃度でドーピングされている。化合物半導体積層構造7に、素子領域を画定する素子分離領域20が形成されており、素子領域内において、キャップ層6に開口部10s及び10dが形成されている。そして、開口部10s内にソース電極11sが形成され、開口部10d内にドレイン電極11dが形成されている。キャップ層6の平面視でソース電極11s及びドレイン電極11dの間に位置する部分上に、p型半導体層8が形成されている。p型半導体層8としては、厚さが100nm程度で、p型不純物としてAl又はGaが5×1018cm3程度の濃度でドーピングされたアモルファスSiC層が用いられる。キャップ層6上に、ソース電極11s及びドレイン電極11dを覆う絶縁膜12が形成されている。絶縁膜12には、p型半導体層8を露出する開口部13gが形成されており、開口部13g内にゲート電極11gが形成されている。そして、絶縁膜12上に、ゲート電極11gを覆う絶縁膜14が形成されている。絶縁膜12及び14の材料は特に限定されないが、例えばSi窒化膜が用いられる。このように構成されたGaN系HEMTでは、Al又はGaが5×1018cm3程度の濃度でドーピングされたアモルファスSiC層がp型半導体層8として、ゲート電極11gと電子供給層5との間に介在しているため、ゲート電極11gの下方の2DEGが打ち消される。従って、ノーマリオフ動作が可能となる。また、このアモルファスSiC層の形成に当たっては、ドーパントのAl又はGaが電子供給層5及び電子走行層3まで拡散しにくく、また、仮に拡散したとしても確保すべき2DEGが打ち消されることはない。これらは、Al及びGaが、電子供給層5及び電子走行層3を構成する元素だからである。このため、十分な濃度の2DEGを確保することができ、抵抗を低く抑えることができる。また、アモルファスSiC層は、Mgを含むGaN層と比較すると、低温で形成することができるため、p型半導体層8の形成前に既に形成されている化合物半導体積層構造7等の結晶がより変質しにくい。次に、第1の実施形態に係るGaN系HEMT化合物半導体装置の製造方法について説明する。図2A~図2Cは、第1の実施形態に係るGaN系HEMT化合物半導体装置の製造方法を工程順に示す断面図である。先ず、図2Aaに示すように、基板1上に化合物半導体積層構造7を形成する。化合物半導体積層構造7の形成では、核形成層2、電子走行層3、スペーサ層4、電子供給層5及びキャップ層6を、例えば有機金属気相成長MOVPE:metalorganicvaporphaseepitaxyにより形成する。これら化合物半導体層の形成に際して、例えば、Al源であるトリメチルアルミニウムTMAガス、Ga源であるトリメチルガリウムTMGガス、及びN源であるアンモニアNH3ガスの混合ガスを用いる。このとき、成長させる化合物半導体層の組成に応じて、トリメチルアルミニウムガス及びトリメチルガリウムガスの供給の有無及び流量を適宜設定する。各化合物半導体層に共通の原料であるアンモニアガスの流量は、100ccm~10LM程度とする。また、例えば、成長圧力は50Torr~300Torr程度、成長温度は1000°C~1200°C程度とする。また、n型の化合物半導体層を成長させる際には、例えば、Siを含むSiH4ガスを所定の流量で混合ガスに添加し、化合物半導体層にSiをドーピングする。Siのドーピング濃度は、1×1018/cm3程度~1×1020/cm3程度、例えば5×1018/cm3程度とする。次いで、図2Abに示すように、化合物半導体積層構造7に、素子領域を画定する素子分離領域20を形成する。素子分離領域20の形成では、例えば、素子分離領域20を形成する予定の領域を露出するフォトレジストのパターンを化合物半導体積層構造7上に形成し、このパターンをマスクとしてAr等のイオン注入を行う。このパターンをエッチングマスクとして塩素系ガスを用いたドライエッチングを行ってもよい。その後、図2Acに示すように、全面にp型半導体層8を形成する。p型半導体層8としては、例えば、Alが1×1018cm3程度~1×1020cm3程度、例えば5×1018cm3程度にドーピングされたアモルファスSiC層を形成する。p型半導体層8は、例えば、原料ガスとしてSiH4シラン及びCH4メタンの混合ガスを用いた触媒化学堆積法Hot-wireCVD法等により形成することができる。p型半導体層8の形成に伴って、電子走行層3の表面近傍に存在していた2DEGの濃度が大幅に低下する。続いて、図2Bdに示すように、ゲート電極を形成する予定の領域を除いてp型半導体層8を除去する。つまり、p型半導体層8のパターニングを行う。このパターニングでは、例えば、p型半導体層8を残す部分を覆うフォトレジストのパターンをp型半導体層8上に形成し、このパターンをエッチングマスクとしてドライエッチングを行う。この結果、残存するp型半導体層8の下方では、2DEGの濃度が大幅に低下したまま、例えば2DEGが消失したままである一方で、p型半導体層8が除去された領域内では、電子走行層3の表面近傍に、p型半導体層8の形成前と同様に高濃度の2DEGが存在するようになる。次いで、図2Beに示すように、キャップ層6に開口部10s及び10dを形成する。開口部10s及び10dの形成では、例えば、開口部10s及び10dを形成する予定の領域を露出するフォトレジストのパターンを化合物半導体積層構造7上に形成し、このパターンをエッチングマスクとして塩素系ガスを用いたドライエッチングを行う。続いて、図2Bfに示すように、開口部10s内にソース電極11sを形成し、開口部10d内にドレイン電極11dを形成する。ソース電極11s及びドレイン電極11dは、例えばリフトオフ法により形成することができる。すなわち、ソース電極11s及びドレイン電極11dを形成する予定の領域を露出するフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、厚さが20nm程度のTa膜を形成した後に、厚さが200nm程度のAl膜を形成する。次いで、例えば、窒素雰囲気中にて400°C~1000°C例えば550°Cで熱処理を行い、オーミック特性を確立する。その後、図2Cgに示すように、全面に絶縁膜12を形成する。絶縁膜12は、例えば原子層堆積ALD:atomiclayerdeposition法、プラズマ化学気相成長CVD:chemicalvapordeposition法又はスパッタ法により形成することが好ましい。続いて、図2Chに示すように、絶縁膜12にp型半導体層8を露出する開口部13gを形成する。次いで、図2Ciに示すように、開口部13g内にゲート電極11gを形成する。ゲート電極11gは、例えばリフトオフ法により形成することができる。すなわち、ゲート電極11gを形成する予定の領域を露出するフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、厚さが30nm程度のNi膜を形成した後に、厚さが400nm程度のAu膜を形成する。そして、絶縁膜12上に、ゲート電極11gを覆う絶縁膜14を形成する。このようにして、第1の実施形態に係るGaN系HEMTを製造することができる。第2の実施形態次に、第2の実施形態について説明する。図3は、第2の実施形態に係るGaN系HEMT化合物半導体装置の構造を示す断面図である。第1の実施形態では、ゲート電極11gが化合物半導体積層構造7にショットキー接合しているのに対し、第2の実施形態では、ゲート電極11gと化合物半導体積層構造7との間に絶縁膜12が介在しており、絶縁膜12がゲート絶縁膜として機能する。つまり、絶縁膜12に開口部13gが形成されておらず、MIS型構造が採用されている。このような第2の実施形態によっても、第1の実施形態と同様に、p型半導体層8の存在に伴う、抵抗を低く抑えながらのノーマリオフ動作の実現という効果を得ることができる。なお、絶縁膜12の材料は特に限定されないが、例えばSi、Al、Hf、Zr、Ti、Ta又はWの酸化物、窒化物又は酸窒化物が好ましく、特にAl酸化物が好ましい。また、絶縁膜12の厚さは、2nm~200nm、例えば10nm程度である。第3の実施形態次に、第3の実施形態について説明する。図4は、第3の実施形態に係るGaN系HEMT化合物半導体装置の構造を示す断面図である。第1の実施形態では、ソース電極11s及びドレイン電極11dが開口部10s及び10d内に形成されているのに対し、第3の実施形態では、開口部10s及び10dが形成されずにソース電極11s及びドレイン電極11dがキャップ層6上に形成されている。このような第3の実施形態によっても、第1の実施形態と同様に、p型半導体層8の存在に伴う、抵抗を低く抑えながらのノーマリオフ動作の実現という効果を得ることができる。第4の実施形態次に、第4の実施形態について説明する。図5は、第4の実施形態に係る化合物半導体装置の構造を示す断面図である。第4の実施形態では、第3の実施形態と同様に、ソース電極11s及びドレイン電極11dがキャップ層6上に形成されている。また、素子領域内では、キャップ層6のp型半導体層8とソース電極11sとの間に位置する領域上、及びp型半導体層8とドレイン電極11dとの間に位置する領域上にn型半導体層31が形成されている。n型半導体層31としては、厚さが100nm程度で、n型不純物としてN窒素が5×1017cm3程度の濃度でドーピングされたアモルファスSiC層が用いられる。このようにして、素子領域内に、n型半導体層31を含むトランジスタ領域41が設けられている。また、素子分離領域20上に、ソース電極11sと接するp型半導体層38、及びドレイン電極11dと接するn型半導体層39が形成されており、p型半導体層38及びn型半導体層39が互いに接触している。例えば、p型半導体層38としてはp型半導体層8と同様のものが用いられ、n型半導体層39としてはn型半導体層31と同様のものが用いられる。このようにして、p型半導体層38がアノードとして機能し、n型半導体層39がカソードとして機能するボディダイオード領域42が設けられている。他の構成は第1の実施形態と同様である。なお、トランジスタ領域41及びボディダイオード領域42はいずれも複数設けられており、各トランジスタ領域41に含まれるゲート電極11g、ソース電極11s及びドレイン電極11dは、これら複数のトランジスタ領域41間で共通接続されている。従って、各ボディダイオード領域42に含まれるp型半導体層38及びn型半導体層39は、それぞれ各トランジスタ領域41に含まれるソース電極11s及びドレイン電極11dに接続されていることになる。第4の実施形態では、n型半導体層31が、平面視で、p型半導体層8とソース電極11sとの間に位置する領域内、及びp型半導体層8とドレイン電極11dとの間に位置する領域内に存在するため、電子走行層3の表面近傍のバンドが第1の実施形態よりも押し下げられる。この結果、これら領域内での2DEGが増加し、更なる低抵抗化が可能となる。また、ボディダイオード領域42内にpnダイオードが存在するため、高い耐圧を確保することができる。なお、n型半導体層31に含まれるn型不純物としては、例えば、電子走行層3又は電子供給層5のいずれかを構成する元素と同種の元素が用いられるが、他の元素が用いられてもよい。次に、第4の実施形態に係る化合物半導体装置の製造方法について説明する。図6A~図6Cは、第4の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。先ず、図6Aaに示すように、第1の実施形態と同様にして、素子分離領域20の形成までの処理を行う。次いで、図6Abに示すように、全面にn型半導体層31を形成する。n型半導体層31としては、例えば、Nが1×1017cm3程度~1×1019cm3程度、例えば5×1017cm3程度にドーピングされたアモルファスSiC層を形成する。n型半導体層31は、例えば、原料ガスとしてSiH4シラン及びCH4メタンの混合ガスを用いた触媒化学堆積法Hot-wireCVD法等により形成することができる。n型半導体層31の形成に伴って、電子走行層3の表面近傍に存在していた2DEGの濃度が増加する。その後、図6Acに示すように、n型半導体層31に、ソース電極及びアノード用の開口部32s、ドレイン電極用の開口部32d、並びにゲート電極用の開口部32gを形成する。開口部32s、32d及び32gの形成では、例えば、開口部32s、32d及び32gを形成する予定の領域を露出するフォトレジストのパターンをn型半導体層31上に形成し、このパターンをエッチングマスクとしてドライエッチングを行う。この結果、素子領域内では、開口部32s、32d及び32gが形成された領域の下方において、2DEGの濃度がn型半導体層31の形成前と同程度にまで減少する。なお、素子分離領域20上でカソードを形成する予定の領域に残存したn型半導体層31は図5中のn型半導体層39に対応する。続いて、図6Bdに示すように、第1の実施形態と同様にして、全面にp型半導体層8を形成する。p型半導体層8の形成に伴って、電子走行層3の表面近傍に存在していた2DEGの濃度が大幅に低下する。次いで、図6Beに示すように、ゲート電極を形成する予定の領域及びアノードを形成する予定の領域を除いてp型半導体層8を除去する。この結果、素子領域内において、残存するp型半導体層8の下方では、2DEGの濃度が大幅に低下したまま、例えば2DEGが消失したままである一方で、p型半導体層8が除去された領域内では、電子走行層3の表面近傍に、p型半導体層8の形成前と同様に高濃度の2DEGが存在するようになる。また、アノードを形成する予定の領域に残存したp型半導体層8は図5中のp型半導体層38に対応する。その後、図6Bfに示すように、開口部32s内にソース電極11sを形成し、開口部32d内にドレイン電極11dを形成する。続いて、例えば、窒素雰囲気中にて400°C~1000°C例えば550°Cで熱処理を行い、オーミック特性を確立する。次いで、全面に絶縁膜12を形成する。続いて、図6Cgに示すように、絶縁膜12にp型半導体層8を露出する開口部13gを形成する。次いで、図6Chに示すように、開口部13g内にゲート電極11gを形成する。そして、絶縁膜12上に、ゲート電極11gを覆う絶縁膜14を形成する。このようにして、第4の実施形態に係る化合物半導体装置を製造することができる。第5の実施形態第5の実施形態は、GaN系HEMTを含む化合物半導体装置のディスクリートパッケージに関する。図7は、第5の実施形態に係るディスクリートパッケージを示す図である。第5の実施形態では、図7に示すように、第1~第4の実施形態のいずれかの化合物半導体装置のHEMTチップ210の裏面がはんだ等のダイアタッチ剤234を用いてランドダイパッド233に固定されている。また、ドレイン電極11dが接続されたドレインパッド226dに、Alワイヤ等のワイヤ235dが接続され、ワイヤ235dの他端が、ランド233と一体化しているドレインリード232dに接続されている。ソース電極11sに接続されたソースパッド226sにAlワイヤ等のワイヤ235sが接続され、ワイヤ235sの他端がランド233から独立したソースリード232sに接続されている。ゲート電極11gに接続されたゲートパッド226gにAlワイヤ等のワイヤ235gが接続され、ワイヤ235gの他端がランド233から独立したゲートリード232gに接続されている。そして、ゲートリード232gの一部、ドレインリード232dの一部及びソースリード232sの一部が突出するようにして、ランド233及びHEMTチップ210等がモールド樹脂231によりパッケージングされている。このようなディスクリートパッケージは、例えば、次のようにして製造することができる。先ず、HEMTチップ210をはんだ等のダイアタッチ剤234を用いてリードフレームのランド233に固定する。次いで、ワイヤ235g、235d及び235sを用いたボンディングにより、ゲートパッド226gをリードフレームのゲートリード232gに接続し、ドレインパッド226dをリードフレームのドレインリード232dに接続し、ソースパッド226sをリードフレームのソースリード232sに接続する。その後、トランスファーモールド法にてモールド樹脂231を用いた封止を行う。続いて、リードフレームを切り離す。第6の実施形態次に、第6の実施形態について説明する。第6の実施形態は、GaN系HEMTを含む化合物半導体装置を備えたPFCPowerFactorCorrection回路に関する。図8は、第6の実施形態に係るPFC回路を示す結線図である。PFC回路250には、スイッチ素子トランジスタ251、ダイオード252、チョークコイル253、コンデンサ254及び255、ダイオードブリッジ256、並びに交流電源AC257が設けられている。そして、スイッチ素子251のドレイン電極と、ダイオード252のアノード端子及びチョークコイル253の一端子とが接続されている。スイッチ素子251のソース電極と、コンデンサ254の一端子及びコンデンサ255の一端子とが接続されている。コンデンサ254の他端子とチョークコイル253の他端子とが接続されている。コンデンサ255の他端子とダイオード252のカソード端子とが接続されている。また、スイッチ素子251のゲート電極にはゲートドライバが接続されている。コンデンサ254の両端子間には、ダイオードブリッジ256を介してAC257が接続される。コンデンサ255の両端子間には、直流電源DCが接続される。そして、本実施形態では、スイッチ素子251に、第1~第4の実施形態のいずれかの化合物半導体装置が用いられている。PFC回路250の製造に際しては、例えば、はんだ等を用いて、スイッチ素子251をダイオード252及びチョークコイル253等に接続する。第7の実施形態次に、第7の実施形態について説明する。第7の実施形態は、GaN系HEMTを含む化合物半導体装置を備えた電源装置に関する。図9は、第7の実施形態に係る電源装置を示す結線図である。電源装置には、高圧の一次側回路261及び低圧の二次側回路262、並びに一次側回路261と二次側回路262との間に配設されるトランス263が設けられている。一次側回路261には、第6の実施形態に係るPFC回路250、及びPFC回路250のコンデンサ255の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路260が設けられている。フルブリッジインバータ回路260には、複数ここでは4つのスイッチ素子264a、264b、264c及び264dが設けられている。二次側回路262には、複数ここでは3つのスイッチ素子265a、265b及び265cが設けられている。本実施形態では、一次側回路261を構成するPFC回路250のスイッチ素子251、並びにフルブリッジインバータ回路260のスイッチ素子264a、264b、264c及び264dに、第1~第4の実施形態のいずれかの化合物半導体装置が用いられている。一方、二次側回路262のスイッチ素子265a、265b及び265cには、シリコンを用いた通常のMIS型FET電界効果トランジスタが用いられている。第8の実施形態次に、第8の実施形態について説明する。第8の実施形態は、GaN系HEMTを含む化合物半導体装置を備えた高周波増幅器に関する。図10は、第8の実施形態に係る高周波増幅器を示す結線図である。高周波増幅器には、ディジタルプレディストーション回路271、ミキサー272a及び272b、並びにパワーアンプ273が設けられている。ディジタルプレディストーション回路271は、入力信号の非線形歪みを補償する。ミキサー272aは、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ273は、第1~第4の実施形態のいずれかの化合物半導体装置を備えており、交流信号とミキシングされた入力信号を増幅する。なお、本実施形態では、例えば、スイッチの切り替えにより、出力側の信号をミキサー272bで交流信号とミキシングしてディジタルプレディストーション回路271に送出できる。なお、化合物半導体積層構造に用いられる化合物半導体層の組成は特に限定されず、例えば、GaN、AlN及びInN等を用いることができる。また、これらの混晶を用いることもできる。また、いずれの実施形態においても、基板として、炭化シリコンSiC基板、サファイア基板、シリコン基板、GaN基板又はGaAs基板等を用いてもよい。基板が、導電性、半絶縁性又は絶縁性のいずれであってもよい。また、ゲート電極、ソース電極及びドレイン電極の構造は上述の実施形態のものに限定されない。例えば、これらが単層から構成されていてもよい。また、これらの形成方法はリフトオフ法に限定されない。更に、オーミック特性が得られるのであれば、ソース電極及びドレイン電極の形成後の熱処理を省略してもよい。また、ゲート電極に対して熱処理を行ってもよい。また、各層の厚さ及び材料等も上述の実施形態のものに限定されない。以下、本発明の諸態様を付記としてまとめて記載する。付記1基板と、前記基板上方に形成された電子走行層及び電子供給層と、前記電子供給層上方に形成されたゲート電極、ソース電極及びドレイン電極と、前記電子供給層と前記ゲート電極との間に形成されたp型半導体層と、を有し、前記p型半導体層に含まれるp型不純物として、少なくとも前記電子走行層及び前記電子供給層のいずれかを構成する元素と同種の元素が用いられていることを特徴とする化合物半導体装置。付記2前記p型半導体層は、p型不純物を含有するSiC層であることを特徴とする付記1に記載の化合物半導体装置。付記3前記SiC層はアモルファス状態であることを特徴とする付記2に記載の化合物半導体装置。付記4前記p型不純物はAl又はGaであることを特徴とする付記1乃至3のいずれか1項に記載の化合物半導体装置。付記5前記電子供給層上方に形成され、少なくとも、前記ゲート電極と前記ソース電極との間、及び前記ゲート電極と前記ドレイン電極との間に位置するn型半導体層を有することを特徴とする付記1乃至4のいずれか1項に記載の化合物半導体装置。付記6前記n型半導体層に含まれるn型不純物として、少なくとも前記電子走行層及び前記電子供給層のいずれかを構成する元素と同種の元素が用いられていることを特徴とする付記5に記載の化合物半導体装置。付記7前記n型半導体層に含まれるn型不純物はNであることを特徴とする付記5又は6に記載の化合物半導体装置。付記8前記ソース電極に接続された第2のp型不純物層と、前記ドレイン電極に接続された第2のn型不純物層と、を有するpn接合ダイオードを有し、前記第2のp型半導体層に含まれるp型不純物として、少なくとも前記電子走行層及び前記電子供給層のいずれかを構成する元素と同種の元素が用いられ、前記第2のn型半導体層に含まれるn型不純物として、少なくとも前記電子走行層及び前記電子供給層のいずれかを構成する元素と同種の元素が用いられていることを特徴とする付記1乃至7のいずれか1項に記載の化合物半導体装置。付記9付記1乃至8のいずれか1項に記載の化合物半導体装置を有することを特徴とする電源装置。付記10付記1乃至8のいずれか1項に記載の化合物半導体装置を有することを特徴とする高出力増幅器。付記11基板上方に電子走行層及び電子供給層を形成する工程と、前記電子供給層上方にp型半導体層を形成する工程と、前記電子供給層上方の、平面視で前記p型半導体層を挟む位置にソース電極及びドレイン電極を形成する工程と、前記p型半導体層上にゲート電極を形成する工程と、を有し、前記p型半導体層に含まれるp型不純物として、少なくとも前記電子走行層及び前記電子供給層のいずれかを構成する元素と同種の元素を用いることを特徴とする化合物半導体装置の製造方法。付記12前記p型半導体層として、p型不純物を含有するSiC層を形成することを特徴とする付記11に記載の化合物半導体装置の製造方法。付記13前記SiC層はアモルファス状態であることを特徴とする付記12に記載の化合物半導体装置の製造方法。付記14前記p型不純物としてAl又はGaを用いることを特徴とする付記11乃至13のいずれか1項に記載の化合物半導体装置の製造方法。付記15前記電子供給層上方の、少なくとも、前記ゲート電極と前記ソース電極との間、及び前記ゲート電極と前記ドレイン電極との間にn型半導体層を形成する工程を有することを特徴とする付記11乃至14のいずれか1項に記載の化合物半導体装置の製造方法。付記16前記n型半導体層に含まれるn型不純物として、少なくとも前記電子走行層及び前記電子供給層のいずれかを構成する元素と同種の元素を用いることを特徴とする付記15に記載の化合物半導体装置の製造方法。付記17前記n型半導体層に含まれるn型不純物としてNを用いることを特徴とする付記15又は16に記載の化合物半導体装置の製造方法。付記18前記ソース電極に接続された第2のp型不純物層と、前記ドレイン電極に接続された第2のn型不純物層と、を有するpn接合ダイオードを形成する工程を有し、前記第2のp型半導体層に含まれるp型不純物として、少なくとも前記電子走行層及び前記電子供給層のいずれかを構成する元素と同種の元素を用い、前記第2のn型半導体層に含まれるn型不純物として、少なくとも前記電子走行層及び前記電子供給層のいずれかを構成する元素と同種の元素を用いることを特徴とする付記11乃至17のいずれか1項に記載の化合物半導体装置の製造方法。