"シリコン層と、前記シリコン層に積層された金属層と、前記金属層に積層され、金属原子を含む強誘電体層と、前記シリコン層と前記強誘電体層との間に介在するように積層され、前記強誘電体層中の金属原子の前記シリコン層への拡散を防止する拡散防止膜とを含む、シリコン装置。厚部と薄部とを有するシリコン基板の前記薄部が前記シリコン層を含む振動膜を形成しており、前記強誘電体層が、圧電体層であって、下部電極としての前記金属層と上部電極との間に前記圧電体層が積層されて圧電素子が構成されている、請求項1に記載のシリコン装置。前記下部電極、前記圧電体層および前記上部電極が、前記振動膜を変形させるアクチュエータを構成している、請求項2に記載のシリコン装置。前記振動膜によって区画されるインク溜まりが形成されており、前記シリコン装置が、前記振動膜を変形させることによって、前記インク溜まりのインクを加圧して吐出させるインクノズルを構成している、請求項3に記載のシリコン装置。前記下部電極、前記圧電体層および前記上部電極が、前記振動膜の変形によって前記圧電体層が発生する電圧を取り出すセンサを構成している、請求項2に記載のシリコン装置。前記強誘電体層が鉛を含む、請求項1~5のいずれか一項に記載のシリコン装置前記拡散防止膜がアルミナ膜である、請求項1~6のいずれか一項に記載のシリコン装置。PZT、SBT、BSTに代表される強誘電体は、金属原子を含んでいる。この金属原子は、電極膜を透過して拡散し、シリコン基板にまで至ることがある。より具体的に説明すると、旧来のインクジェットプリンタヘッドにおいて用いられてきた圧電素子では、シリコン層およびその上に形成された酸化シリコン層の全体で50μm程度の厚さの振動膜上に、圧電体PZTの厚さが100μm程度の圧電素子が配置されていた。この構造では、酸化シリコン層およびシリコン層への金属原子PZTの場合はPbの拡散が生じても、振動膜が十分に厚いため、振動膜の特性が許容できないほど悪化することはなかった。また、圧電体も厚く形成されているため、金属原子が抜け出しても、許容できないほどの特性変化が生じることはなかった。ところが、最近のインクジェットプリンタヘッドには、多数色のインクの微小液滴を吐出することが求められている。そのため、各色のインクを吐出するためにプリンタヘッドに組み込まれるノズルユニットを小さくする必要があり、かつ圧電体および振動膜を薄くして微小液滴を吐出できるようにする必要がある。このような薄い圧電体から金属原子が抜け出すと、十分な駆動力が得られないおそれがある。また、薄い振動膜中に金属原子が拡散すると、振動膜の脆性が悪化し、耐久性が損なわれる。さらに、シリコン基板上に、プリンタヘッドだけでなく、その駆動回路等を構成するトランジスタ等の素子をも作り込む場合には、シリコン基板へと拡散した金属原子が、それらの素子の特性を著しく悪化させる。とくに、圧電体形成のための熱処理時に金属原子が拡散しやすい。インクジェットプリンタヘッドだけでなく、シリコン基板に形成した振動膜上に圧電素子を有する装置には、同様の課題がある。さらにまた、SBT、BSTを強誘電体キャパシタ膜として用いた強誘電体キャパシタ素子においても同様の課題がある。すなわち、強誘電体キャパシタ膜中の金属原子SBTの場合は、ストロンチウムおよびビスマス。BSTの場合は、バリウムおよびストロンチウムが、電極を透過してシリコン基板へと拡散すると、強誘電体キャパシタ膜の誘電率が低下したり、シリコン基板に作り込まれた他の素子の特性を著しく変化させたりする恐れがある。とくに、装置全体が小型になるほど、強誘電体キャパシタ素子はシリコン基板中の他の素子の近くに配置されることになるから、この問題が顕在化する。そこで、この発明は、強誘電体層中の金属原子がシリコン層に拡散することを抑制または防止して、小型化および特性の向上を図ることができる構造のシリコン装置を提供する。上記の目的を達成するための請求項1記載の発明は、シリコン層と、前記シリコン層に積層された金属層と、前記金属層に積層され、金属原子を含む強誘電体層と、前記シリコン層と前記強誘電体層との間に介在するように積層され、前記強誘電体層中の金属原子の前記シリコン層への拡散を防止する拡散防止膜とを含む、シリコン装置である。この構成によれば、シリコン層と強誘電体層との間に拡散防止膜が介在しており、この拡散防止膜によって、強誘電体層中の金属原子がシリコン層に拡散することが抑制または防止される。これにより、強誘電体層およびシリコン層の特性とくに脆性が悪化したり、シリコン層に作り込まれた素子の特性が悪化したりすることを回避できる。これにより、強誘電体層およびシリコン層を薄くしたり、シリコン層中の素子と強誘電体層との距離を短くしたりすることができるから、小型で、かつ良好な特性を有するシリコン装置を提供できる。シリコン層と前記金属層との間に、酸化シリコン層等の絶縁膜が形成されていてもよい。この場合、絶縁膜と前記金属層との間に前記拡散防止膜が介在していてもよい。請求項2記載の発明は、厚部と薄部とを有するシリコン基板の前記薄部が前記シリコン層を含む振動膜を形成しており、前記強誘電体層が、圧電体層であって、下部電極としての前記金属層と上部電極との間に前記圧電体層が積層されて圧電素子が構成されている、請求項1に記載のシリコン装置である。この構成によれば、シリコン基板の薄部が、シリコン層を含む振動膜を構成しており、この振動膜に圧電素子が接している。振動膜をなすシリコン層と圧電体層との間には、拡散防止膜が介在しているので、圧電体層中の金属原子が振動膜を構成するシリコン層へと拡散することを回避できる。これにより、金属原子の拡散に起因して振動膜の特性、とりわけ脆性が悪くなることを回避できる。さらに、シリコン基板に素子が形成されている場合には、当該素子の特性の悪化を回避できる。圧電体層は、PZTチタン酸ジルコン酸鉛PbZr,TiO3層、またはKNNニオブ酸カリウムナトリウムK,NaNbO3層であってもよい。PZT層の場合、金属原子としての鉛原子の拡散が拡散防止膜によって抑制または防止される。KNN層の場合、金属原子としてのナトリウム原子の拡散が拡散防止膜によって抑制または防止される。シリコン層と前記下部電極との間に酸化シリコン層等の絶縁層が形成されていて、この絶縁層が前記シリコン層とともに前記振動膜を形成していてもよい。この場合に、前記拡散防止膜は、前記絶縁層と前記下部電極との間に介在されてもよい。請求項3記載の発明は、前記下部電極、前記圧電体層および前記上部電極が、前記振動膜を変形させるアクチュエータを構成している、請求項2に記載のシリコン装置である。この構成によれば、下部電極および上部電極間に駆動電圧を印加することによって、逆圧電効果によって、圧電体層を膨張/収縮させることができ、これによって、振動膜を変形振動させることができる。圧電体層中の金属原子が振動膜へと拡散することを回避できるので、圧電体層は十分な駆動力を発生することができる。そればかりでなく、振動膜の特性、とりわけ脆性が悪化することを回避できるから、振動膜を有するアクチュエータの耐久性を向上できる。請求項4記載の発明は、前記振動膜によって区画されるインク溜まりが形成されており、前記シリコン装置が、前記振動膜を変形させることによって、前記インク溜まりのインクを加圧して吐出させるインクノズルを構成している、請求項3に記載のシリコン装置である。この構成によれば、振動膜を変形振動させることにより、インク溜まりのインクを加圧して吐出する構造のインクノズルを提供できる。このインクノズルは、インクジェットプリンタヘッドに適用することができる。小型化および微小液滴吐出のために圧電体層および振動膜を薄くする場合であっても、圧電体層中の金属原子の拡散に起因する駆動力の低下を回避でき、かつ振動膜の脆性悪化を回避して十分な耐久性を実現できる。インクノズルの他にも、マイクロホンとくにMEMS技術により作製されるシリコンマイクも、アクチュエータの一例である。請求項5記載の発明は、前記下部電極、前記圧電体層および前記上部電極が、前記振動膜の変形によって前記圧電体層が発生する電圧を取り出すセンサを構成している、請求項2に記載のシリコン装置である。この構成によれば、振動膜が変形振動することによって圧電体層に歪みが生じると、圧電効果によって、上部電極と下部電極との間に電圧が発生する。この電圧を取り出すようにして、センサが構成されている。拡散防止膜による金属原子拡散防止効果によって、圧電体層の特性悪化を回避でき、かつ振動膜の特性悪化を回避できる。センサの例は、圧力センサ、加速度センサ、角速度センサ、超音波センサ、マイクロホンを含む。たとえば、圧力センサは、振動膜の一方側を圧力測定対象空間に臨ませ、振動膜の他方側を基準圧力空間に臨ませ、振動膜の両側の圧力差に応じた振動膜の変形を圧電素子によって検出する構造とすることができる。また、加速度センサは、たとえば、振動膜に錘を形成しておき、加速度による慣性力による振動膜の変形を圧電素子によって検出する構成とすることができる。請求項6記載の発明は、前記強誘電体層が鉛を含む、請求項1~5のいずれか一項に記載のシリコン装置である。この構成によれば、鉛原子がシリコン層へと拡散することを拡散防止膜で防止できるので、シリコン層の特性とくに脆性が悪化したり、シリコン層に形成された素子トランジスタ素子などの特性が悪化したりすることを回避できる。鉛を含む強誘電体層は、PZTであってもよい。請求項7記載の発明は、前記拡散防止膜がアルミナ膜である、請求項1~6のいずれか一項に記載のシリコン装置である。アルミナは原子が高密度に詰まった結晶構造を有しているので、強誘電体層中の金属原子の移動を制限して、その拡散を防止できる。アルミナの他にも、酸化マグネシウムや炭化シリコンなども、同様に、原子が高密度に詰まった結晶構造を有しているので、拡散防止膜として適用することができる。強誘電体層としては、前述のような圧電体層の他にも、強誘電体キャパシタ素子の容量膜として用いられる強誘電体キャパシタ膜を例示できる。強誘電体キャパシタ膜は、SBTタンタル酸ビスマスストロンチウムSrBi2Ta2O9膜やBSTチタン酸バリウムストロンチウムBa,SrTiO3膜で構成することができる。以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。図1は、この発明の第1の実施形態に係るインクジェットプリンタヘッドの模式的な断面図である。インクジェットプリンタヘッド1は、シリコン基板2、キレビティプレートと、10A,10B,10Cとを備えている。シリコン基板2には、ノズル形成領域3および回路形成領域4が設定されている。さらに、シリコン基板2には、インク溜まりとしての加圧室62が形成されている。キャビティプレート10Aは、たとえばシリコンプレートからなる。このキャビティプレート10Aは、シリコン基板2の裏面に貼り合わされ、インク通路10a,11aを形成するように構成されている。インク通路10aは、加圧室62に連通し、この加圧室62にインクを供給するインク供給路である。インク通路11aは、インク通路10aとは別の位置で加圧室62に連通しており、インク吐出通路11の一部を形成している。キャビティプレート10B,10Cは、プラスチック板またはステンレス板で構成されていてもよい。キャビティプレート10Bは、キャビティプレート10Aに貼り合わされており、キャビティプレート10Aのインク通路11aと整合するインク通路11bが、厚さ方向に貫通して形成されている。キャビティプレート10Cは、キャビティプレート10Bに貼り合わされており、キャビティプレート10Bのインク通路11bと整合するノズル通路11cが厚さ方向に貫通して形成している。インク通路11a,11bおよびノズル通路11cは、インク吐出通路11を形成している。加圧室62からインク吐出通路11を通って、ノズル通路11cの先端に形成された吐出口11dから、インクが吐出される。インク通路11aおよび11bは、それぞれの入口から出口まで一様な流路断面を有している。ノズル通路11cは、インク通路11bの出口に整合する入口を有し、吐出口11dに向かって流路断面がテーパー状に絞られている。ノズル形成領域3において、シリコン基板2の表面には、振動膜5が形成されている。振動膜5は、シリコン層5Aと、絶縁膜である酸化シリコンSiO2層5Bとからなる。振動膜5の厚さは、たとえば、0.5μm~2μmである。より具体的には、シリコン層5Aの厚さがたとえば0.3μm~1.4μm程度であり、酸化シリコン層5Bの厚さがたとえば0.2μm~0.6μm程度である。シリコン層5Aは、ノズル形成領域3において、シリコン基板2を裏面側から部分的にエッチングして加圧室62を形成し、その加圧室62の天面部に薄部を残すことによって形成されている。すなわち、シリコン基板2は、加圧室62以外の部分の厚部厚さ50μm~60μmと、加圧室62の天面部である薄部とを有しており、その薄部が振動膜5を構成するシリコン層5Aをなしている。ノズル形成領域3において、振動膜5の表面、すなわち酸化シリコン層5Bの表面には、図2に拡大して示すように、アルミナAl2O3からなる拡散防止膜70が積層されている。拡散防止膜70の膜厚は、たとえば50Å~1μmである。この拡散防止膜70上には、圧電素子6が配置されている。圧電素子6は、拡散防止膜70上に形成された下部電極7と、下部電極7上に形成された圧電体層8と、圧電体層8上に形成された上部電極9とを備えている。言い換えれば、圧電素子6は、圧電体層8を上部電極9および下部電極7で上下から挟むことにより形成されている。そして、下部電極7と振動膜5より具体的には酸化シリコン層5Bとの間に、拡散防止膜70が介在している。こうして、圧電体層8とシリコン層5Aとの間に、拡散防止膜70が介在された構造が形成されている。下部電極7は、Tiチタン層およびPtプラチナ層たとえば100nm~150nm厚を振動膜5側から順に積層した2層構造を有している。この他にも、Au金膜、Crクロム膜、Niニッケル膜などの単膜で下部電極を形成することもできる。Ti/Pt積層構造膜で下部電極7を構成する場合、Ti層はPt層を拡散防止膜70に接着させるための接着層として機能し、Ti層と拡散防止膜70との界面には、TiO2層が形成される。下部電極7は、圧電体層8に接する本体部7Aと、この本体部7Aから側方に延びた延長部7Bとを有している。圧電体層8は、下部電極7の本体部7Aと平面視同形状に形成されている。圧電体層8は、たとえば、PZTチタン酸ジルコン酸鉛:PbZr,TiO3からなる。すなわち、圧電体層8は、金属元素であるPbを含む。拡散防止膜70は、Pb原子の拡散を防ぎ、Pb原子がシリコン層5Aに達することを抑制または防止する。圧電体層8の厚さは、1μm~5μmが好ましい。振動膜5の全体の厚さは、圧電体層8の厚さと同程度か、圧電体層8の厚さの2/3程度とすることが好ましい。圧電体層8は、KNNニオブ酸カリウムナトリウムK,NaNbO3層で構成されていてもよい。この場合、金属原子としてのナトリウム原子の拡散が拡散防止膜70によって抑制または防止される。上部電極9は、圧電体層8と平面視同形状に形成されている。上部電極9は、IrO2酸化イリジウム層およびIrイリジウム層を圧電体層8側から順に積層した2層構造を有している。ノズル形成領域3において、振動膜5および圧電素子6の表面は、水素バリア膜13により覆われている。水素バリア膜13は、Al2O3アルミナからなる。これにより、圧電体層8の水素還元による特性劣化を防止することができる。水素バリア膜13上には、層間絶縁膜14が積層されている。層間絶縁膜14は、SiO2からなる。層間絶縁膜14上には、配線15,16が形成されている。配線15,16は、Alアルミニウムを含む金属材料からなる。配線15の一端部は、下部電極7の延長部7Bの先端部の上方に配置されている。配線15の一端部と延長部7Bとの間において、水素バリア膜13および層間絶縁膜14を連続して貫通する貫通孔17が形成されている。配線15の一端部は、貫通孔17内に入り込み、貫通孔17内で延長部7Bと接続されている。配線16の一端部は、上部電極9の周縁部の上方に配置されている。配線16の一端部と上部電極9との間において、水素バリア膜13および層間絶縁膜14を連続して貫通する貫通孔18が形成されている。配線16の一端部は、貫通孔18内に入り込み、貫通孔18内で上部電極9と接続されている。配線15,16の各他端部は、後述する駆動回路72に接続されている。回路形成領域4には、たとえば、NチャネルMOSFETNegativechannelMetalOxideSemiconductorFieldEffectTransistor21およびPチャネルMOSFETPositivechannelMetalOxideSemiconductorFieldEffectTransistor22を含む集積回路CMOS集積回路が形成されている。この集積回路は、圧電素子6を駆動するための駆動回路72を含む。回路形成領域4において、NチャネルMOSFET21が形成されるNMOS領域23と、PチャネルMOSFET22が形成されるPMOS領域24とは、素子分離部25により、それぞれ周囲から絶縁分離されている。素子分離部25は、シリコン基板2の表面から比較的浅く掘り下がった溝たとえば、深さ0.2μm~0.5μmのシャロートレンチ26の内面に形成された熱酸化膜27と、熱酸化膜27の内側を埋め尽くす絶縁体28とを備えている。絶縁体28は、たとえば、SiO2からなる。絶縁体28の表面は、シリコン基板2の表面と面一をなしている。NMOS領域23には、P型ウェル31が形成されている。P型ウェル31の深さは、溝26の深さよりも大きい。P型ウェル31の表層部には、チャネル領域32を挟んで、N型のソース領域33およびドレイン領域34が形成されている。ソース領域33およびドレイン領域34のチャネル領域32側の端部は、その深さおよび不純物濃度が小さくされている。すなわち、NチャネルMOSFET21では、LDDLightlyDopedDrain構造が適用されている。チャネル領域32上には、ゲート絶縁膜35が形成されている。ゲート絶縁膜35は、SiO2からなる。ゲート絶縁膜35上には、ゲート電極36が形成されている。ゲート電極36は、N型ポリシリコンからなる。ゲート絶縁膜35およびゲート電極36の周囲には、サイドウォール37が形成されている。サイドウォール37は、SiNからなる。ソース領域33、ドレイン領域34およびゲート電極36の表面には、それぞれシリサイド38,39,40が形成されている。PMOS領域24には、N型ウェル41が形成されている。N型ウェル41の深さは、溝26の深さよりも大きい。N型ウェル41の表層部には、チャネル領域42を挟んで、P型のソース領域43およびドレイン領域44が形成されている。ソース領域43およびドレイン領域44のチャネル領域42側の端部は、その深さおよび不純物濃度が小さくされている。すなわち、PチャネルMOSFET22では、LDD構造が適用されている。チャネル領域42上には、ゲート絶縁膜45が形成されている。ゲート絶縁膜45は、SiO2からなる。ゲート絶縁膜45上には、ゲート電極46が形成されている。ゲート電極46は、P型ポリシリコンからなる。ゲート絶縁膜45およびゲート電極46の周囲には、サイドウォール47が形成されている。サイドウォール47は、SiNからなる。ソース領域43、ドレイン領域44およびゲート電極46の表面には、それぞれシリサイド48,49,50が形成されている。回路形成領域4において、シリコン基板2の表面上には、層間絶縁膜51が形成されている。層間絶縁膜51は、SiO2からなる。層間絶縁膜51上には、配線52,53,54が形成されている。配線52,53,54は、Alを含む金属材料からなる。配線52は、ソース領域33の上方に形成されている。配線52とソース領域33との間において、層間絶縁膜51には、それらを電気的に接続するためのコンタクトプラグ55が貫通して設けられている。コンタクトプラグ55は、Wタングステンからなる。配線53は、ドレイン領域34およびドレイン領域44の上方に、それらに跨るように形成されている。配線53とドレイン領域34との間において、層間絶縁膜51には、それらを電気的に接続するためのコンタクトプラグ56が貫通して設けられている。また、配線53とドレイン領域44との間において、層間絶縁膜51には、それらを電気的に接続するためのコンタクトプラグ57が貫通して設けられている。コンタクトプラグ56,57は、Wからなる。配線54は、ソース領域43の上方に形成されている。配線54とソース領域43との間において、層間絶縁膜51には、それらを電気的に接続するためのコンタクトプラグ58が貫通して設けられている。コンタクトプラグ58は、Wからなる。インクジェットプリンタヘッド1の最表面には、表面保護膜61が形成されている。表面保護膜61は、SiNからなる。層間絶縁膜14,51および配線15,16,52,53,54は、表面保護膜61により覆われている。そして、シリコン基板2には、圧電素子6と対向する位置に、その裏面側に開口する加圧室62が形成されている。加圧室62は、たとえば、シリコン基板2の表面側ほど幅開口面積が小さくなる断面略台形形状に形成されている。加圧室62には、図示しないインクタンクからインク通路10aを通って供給されるインクが充填される。前述の振動膜5は、加圧室62の天面部を区画していて、加圧室62に臨んでいる。振動膜5は、シリコン基板2の加圧室62の周囲の部分厚部によって支持されており、加圧室62に対向する方向換言すれば振動膜5の厚さ方向に振動可能な可撓性を有している。駆動回路72から圧電素子6に駆動電圧が印加されると、逆圧電効果によって、圧電体層8が変形する。これにより、圧電素子6とともに振動膜5が変形し、それによって、加圧室62内に容積変化がもたらされ、加圧室62内のインクが加圧される。加圧されたインクは、インク吐出通路11を通って、吐出口11dから微小液滴となって吐出される。このインクジェットプリンタヘッド1においては、シリコン基板2と圧電体層8との間に拡散防止膜70が介在しており、この拡散防止膜70によって、圧電体層8中の金属原子がシリコン基板2中に拡散することが抑制または防止される。これにより、圧電体層8の圧電特性が悪化したり、シリコン層5Aの特性とくに脆性が悪化したりすることがなく、さらに、シリコン基板2に作り込まれたMOSFET21,22の特性が悪化したりすることを回避できる。これにより、圧電体層8およびシリコン層5Aを薄くしたり、シリコン基板2内のMOSFET21,22と圧電体層8との距離を短くしたりすることができるから、小型で、かつ良好な特性を有するインクジェットプリンタヘッド1を提供できる。すなわち、圧電素子6は必要な駆動力を発生することができ、シリコン層5Aを含む振動膜5は十分な耐久性を有することができ、MOSFET21,22は良好な素子特性を有することができる。図3A~3Sは、図1に示すインクジェットプリンタヘッドの製造工程を順に示す模式的な断面図である。図3A~3Sでは、導体および圧電体層の部分にのみハッチングが付され、その他の部分に対するハッチングの付与が省略されている。インクジェットプリンタヘッド1の製造工程は、回路形成領域4に素子を作り込む工程図3A~3Jと、ノズル形成領域3にインクジェットノズル構造を作り込む工程図3K~3Sとを含む。まず、図3Aに示すように、熱酸化法またはCVDChemicalVaporDeposition:化学的気相成長法により、シリコン基板2の表面上に、SiO2からなる酸化膜81が形成される。つづいて、CVD法により、SiN窒化シリコンからなる窒化膜82が形成される。フォトリソグラフィにより、窒化膜82上に、レジストパターン83が形成される。レジストパターン83は、シリコン基板2における溝26が形成されるべき部分のみを露出させ、その他の部分を覆い隠す。次に、図3Bに示すように、レジストパターン83をマスクとするエッチングにより、窒化膜82、酸化膜81およびシリコン基板2の表層部が順に選択的に除去される。その結果、シリコン基板2の表層部に、溝26が形成される。溝26の形成後、レジストパターン83は除去される。その後、図3Cに示すように、熱酸化法により、溝26の内面に、熱酸化膜27が形成される。次いで、CVD法により、熱酸化膜27および窒化膜82上に、絶縁体28の材料が堆積される。そして、CMPChemicalMechanicalPolishing:化学的機械的研磨法により、その堆積された材料および窒化膜82が研磨される。この研磨は、酸化膜81の表面が露出するまで続けられる。その結果、熱酸化膜27上に、絶縁体28が得られる。この時点で、絶縁体28は、酸化膜81の表面と面一をなしている。その後、フォトリソグラフィにより、絶縁体28および酸化膜81上に、レジストパターン84が形成される。レジストパターン84は、絶縁体28および酸化膜81上におけるPMOS領域24以外の全域に形成される。そして、イオン注入法により、レジストパターン84をマスクとして、PMOS領域24に、N型不純物たとえば、Pリンが注入される。その結果、図3Dに示すように、PMOS領域24に、N型ウェル41が形成される。N型不純物の注入後、レジストパターン84は除去される。次いで、フォトリソグラフィにより、絶縁体28および酸化膜81上に、レジストパターン85が形成される。レジストパターン85は、絶縁体28および酸化膜81上におけるNMOS領域23以外の全域に形成される。そして、イオン注入法により、レジストパターン85をマスクとして、NMOS領域23に、P型不純物たとえば、Bボロンが注入される。その結果、図3Eに示すように、NMOS領域23に、P型ウェル31が形成される。P型不純物の注入後、レジストパターン85は除去される。その後、ウエットエッチングにより、酸化膜81が除去される。このとき、絶縁体28の上端部もエッチングされ、絶縁体28は、シリコン基板2の表面とほぼ面一になる。この後、熱酸化法またはCVD法により、シリコン基板2の表面全域に、酸化シリコン膜86が形成される。つづいて、図3Fに示すように、CVD法により、酸化シリコン膜86上に、ポリシリコン層87が形成される。その後、図3Gに示すように、フォトリソグラフィにより、ポリシリコン層87上に、レジストパターン88が形成される。レジストパターン88は、ポリシリコン層87におけるゲート電極36,46となるべき部分のみを覆い隠す。そして、レジストパターン88をマスクとするエッチングにより、ポリシリコン層87がパターニングされる。これにより、図3Hに示すように、ゲート電極36,46が形成される。ポリシリコン層87のパターニング後、レジストパターン88は除去される。その後、イオン注入法により、P型ウェル31の表層部およびゲート電極36に、N型不純物が注入される。また、イオン注入法により、N型ウェル41の表層部およびゲート電極46に、P型不純物が注入される。次いで、図3Iに示すように、ゲート電極36,46をマスクとするエッチングにより、酸化シリコン膜86が選択的に除去され、シリコン基板2上に、ゲート絶縁膜35,45が得られる。その後、CVD法により、シリコン基板2上の全域にSiNが堆積される。そして、そのSiNの堆積層がエッチバックされることにより、サイドウォール37,47が形成される。サイドウォール37,47の形成後、図3Jに示すように、イオン注入法により、P型ウェル31の表層部に、N型不純物が先に注入されたN型不純物よりも深い位置まで注入され、ソース領域33およびドレイン領域34が形成される。また、イオン注入法により、N型ウェル41の表層部に、P型不純物が先に注入されたP型不純物よりも深い位置まで注入され、ソース領域43およびドレイン領域44が形成される。その後、シリサイド38,39,40,48,49,50が形成される。こうして、NMOS領域23にNチャネルMOSFET21が形成され、PMOS領域24にPチャネルMOSFETが形成される。次に、図3Kに示すように、CVD法により、酸化シリコン膜が形成され、ノズル形成領域3における酸化シリコン層5Bおよび回路形成領域4における層間絶縁膜51となる。さらに、それらの上に、たとえばスパッタ法によって、アルミナ膜からなる拡散防止膜70が形成される。その後、図3Lに示すように、スパッタ法により、拡散防止膜70上の全域に、下部電極7と同じ積層構造の膜89が形成される。また、スパッタ法またはゾルゲル法により、膜89の全域上に、圧電体層8と同じ材料の膜90たとえばPZT膜が形成される。さらに、スパッタ法により、膜90の全域上に、上部電極9と同じ積層構造の膜91が形成される。ゾルゲル法による圧電体層8の材料膜90の形成では、基板を700°C~800°Cに加熱した状態で50nm~100nmの厚さの材料素膜を形成する工程を繰り返し行って、必要膜厚まで材料素膜が積層される。一方、スパッタ法による圧電体層8の材料膜90の形成では、基板を300°C~400°Cに加熱した状態で行うスパッタリングによって、基板上に圧電体材料が堆積させられる。いずれの方法であっても基板が加熱されるので、拡散防止膜70がなければ、圧電体材料中の金属原子がシリコン基板2にまで拡散し、振動膜5を形成しているシリコン層5Aを脆弱化させ、かつ回路形成領域4に形成されている素子21,22の特性を悪化させるおそれがある。次いで、図3Mに示すように、フォトリソグラフィにより、膜91上に、レジストパターン92が膜91における上部電極9となる部分を覆い隠すように形成される。その後、図3Nに示すように、レジストパターン92をマスクとするエッチングにより、膜91がパターニングされ、上部電極9が形成される。つづいて、エッチングにより、膜90がパターニングされ、圧電体層8が形成される。圧電体層8の形成後、レジストパターン92は除去される。次に、フォトリソグラフィにより、膜89上に、新たなレジストパターン図示せずが膜89における下部電極7となる部分を覆い隠すように形成される。そして、新たなレジストパターンをマスクとするエッチングにより、膜89がパターニングされ、下部電極7が形成される。下部電極7の形成後、レジストパターンは除去される。その後、フォトリソグラフィおよびエッチングによって、回路形成領域4における拡散防止膜70が除去され、この拡散防止膜70はノズル形成領域3に選択的に残される。その後、フォトリソグラフィおよびエッチングにより、層間絶縁膜51におけるソース領域33,43およびドレイン領域34,44と対向する部分に、層間絶縁膜51を厚さ方向に貫通する貫通孔が形成される。そして、CVD法により、各貫通孔内にWが供給され、各貫通孔がWで埋め尽くされる。これにより、図3Oに示すように、コンタクトプラグ55~58が形成される。その後、スパッタ法により、シリコン基板2上の全域に、アルミナ膜93が形成される。さらに、CVD法により、アルミナ膜93上の全域に、酸化シリコン膜94が形成される。次いで、図3Pに示すように、フォトリソグラフィおよびエッチングにより、酸化シリコン膜94およびアルミナ膜93が回路形成領域4上から除去されるとともに、下部電極7の延長部7B上および上部電極9上から選択的に除去される。これにより、アルミナ膜93および酸化シリコン膜94がそれぞれ水素バリア膜13および層間絶縁膜14となり、その水素バリア膜13および層間絶縁膜14を連続的に貫通する貫通孔17,18が形成される。その後、スパッタ法により、層間絶縁膜14,51上に、Al膜が形成される。そして、フォトリソグラフィおよびエッチングにより、Al膜がパターニングされ、図3Qに示すように、配線15,16,52,53,54が形成される。その後、図3Rに示すように、CVD法により、層間絶縁膜14,51上に、表面保護膜61が形成される。表面保護膜61の形成後、フォトリソグラフィにより、シリコン基板2の裏面上に、レジストパターン図示せずが形成される。このレジストパターンは、シリコン基板2における加圧室62となる部分を露出させ、その他の部分を覆い隠す。そして、レジストパターンをマスクとするウエットエッチングにより、図3Sに示すように、シリコン基板2に加圧室62が形成される。すなわち、薄いシリコン層5Aを残すように、シリコン基板2が裏面側からエッチングされることにより、加圧室62が形成される。同時に、薄いシリコン層5Aと酸化シリコン層5Bとを積層した振動膜5が、加圧室62の天井部に形成される。その後は、図1に示すように、予めインク通路10a,11aが形成されたキャビティプレート10Aがシリコン基板2の裏面に貼り付けられる。さらに、そのキャビティプレート10Aの裏面に、予めインク通路11bが形成されたキャビティプレート10Bが貼り付けられ、そのキャビティプレート10Bの裏面に、予めノズル通路11cが形成されたキャビティプレート10Cが貼り付けられる。こうして、インクジェットプリンタヘッド1が得られる。このようにして、シリコン基板2を利用して、NチャネルMOSFET21およびPチャネルMOSFET22などの半導体素子を形成することができる。また、シリコン基板2上に層間絶縁膜51を挟んで配線52,53,54が形成され、この配線52,53,54がコンタクトプラグ55~58を介してNチャネルMOSFET21およびPチャネルMOSFET22に接続されることにより、インクジェットプリンタヘッド1は、駆動回路72等の回路と同じチップ内に形成できる。すなわち、圧電素子6に電圧を印加する駆動回路72を、振動膜5が設けられたシリコン基板2に形成しているので、インクジェットプリンタヘッド1の本体部分と、その駆動回路72とを1チップで構成すること1チップ化が可能となる。一方、拡散防止膜70が、圧電体層8中の金属原子PZTの場合は鉛原子がシリコン基板2へと拡散することを防止する。これにより、圧電体層8は良好な特性を有することができ、振動膜5を構成するシリコン層5Aへの金属原子の拡散を防止して、その脆性が悪化することを回避できる。そればかりでなく、シリコン基板2の回路形成領域4への金属原子の拡散が防止されることにより、回路形成領域4に形成された素子21,22の特性が悪化することを回避できる。したがって、インクジェットプリンタヘッド1の本体部分と駆動回路72等とを1チップ化でき、かつ駆動回路72等を構成する素子は良好な特性を有することができる。図4は、この発明の第2の実施形態に係る超音波センサの構成を説明するための模式的な断面図である。超音波センサ180は、SOISilicononInsulator基板181と、SOI基板181上に形成された絶縁膜である酸化シリコン層182と、酸化シリコン層182上に形成された拡散防止膜183と、拡散防止膜183上に形成された圧電素子184とを含む。SOI基板181は、下地シリコン基板185と、下地シリコン基板185の表面に形成された埋め込み酸化膜186と、埋め込み酸化膜186上に形成されたシリコン層187とを含む。下地シリコン基板185は、その裏面側シリコン層187とは反対側から掘り込まれており、これによって、断面視略台形状のキャビティ191が形成されている。埋め込み酸化膜186において、キャビティ191に臨む部分も除去されていて、キャビティ191の天面は、シリコン層187によって区画されている。これにより、キャビティ191の天面部には、シリコン層187と酸化シリコン層182とを積層した振動膜192が形成されている。振動膜192は、キャビティ191の周囲の厚いSOI基板181によって支持されている。すなわち、シリコン層187および酸化シリコン層182は、キャビティ191の天面部の全域を覆い、さらにその周囲に延びて形成されている。圧電素子184は、拡散防止膜183に接する下部電極188と、下部電極188上に積層された圧電体層189と、圧電体層188上に積層された上部電極190とを含む。すなわち、下部電極188および上部電極190の間に圧電体層188が挟まれた状態で、それらが拡散防止膜183上に積層されている。下部電極188は、たとえば、拡散防止膜183に接するPt層と、このPt層上に積層されたTi層とを積層した積層構造膜からなる。圧電体層189は、たとえば、PZTまたはKNNからなる。上部電極190は、たとえば、Pt層からなる。下部電極188は、キャビティ191の天面部の全域を覆い、さらに、その周囲にまで延びて形成されている。圧電体層189も同様に、キャビティ191の天面部の全域を覆い、さらにその周囲にまで延びて形成されている。圧電体層189において、キャビティ191よりも外側の領域には、下部電極188を露出させる開口が形成されている。この開口から露出した下部電極188の表面は、外部接続のためのパッド188aとなる。上部電極190は、この実施形態では、キャビティ191の天面部の中央領域の上方に形成されている。この構成により、超音波によって振動膜192が振動すると、それに応じて圧電体層189が変形する。この変形に伴う圧電効果によって、下部電極188と上部電極190との間に電圧が生じる。この電圧を取り出して増幅等の適切な処理を施すことによって、超音波に対応した電気信号を得ることができる。拡散防止膜183は、たとえば、アルミナ膜からなる。この拡散防止膜183は、PZTまたはKNNからなる圧電体層189中の金属原子の拡散を防止する。これにより、振動膜192を構成するシリコン層187中に金属原子が拡散することを回避できるので、圧電体層189の特性が良好に保たれるうえに、振動膜192の脆性が悪化することを防いで、超音波センサの耐久性を向上できる。シリコン層187には、超音波センサ180が形成された領域以外に設けた回路形成領域に、トランジスタ素子等の半導体素子を作り込むことができる。この場合、拡散防止膜183の働きにより、回路形成領域のシリコン層187へと金属原子が拡散することを回避できる。それによって、回路形成領域に形成された素子の特性が悪化することを回避できる。回路形成領域には、超音波センサ180の出力を処理する処理回路を形成してもよい。これにより、処理回路を1チップ化した超音波センサを提供できる。図5は、この発明の第3の実施形態に係るキャパシタ素子を含む高周波回路装置の構成を説明するための模式的な断面図である。この図5において、前述の図1に示された各部に対応する部分には、同一参照符号を付して示す。高周波回路装置100は、シリコン基板2上に、回路形成領域4と、キャパシタ形成領域103とを有している。回路形成領域4には、NチャネルMOSFET21と、PチャネルMOSFET22とが形成されており、これにより、回路形成領域4は、CMOS集積回路を形成している。たとえば、回路形成領域4は、スイッチング回路111を形成している。キャパシタ形成領域103には、強誘電体キャパシタ素子105が形成されている。強誘電体キャパシタ素子105は、たとえば、フィルタ回路112の構成素子として利用される。キャパシタ形成領域103において、シリコン基板2の表面には、絶縁膜である酸化シリコン層109が形成されている。酸化シリコン層109の厚さは、たとえば、0.2μm~0.6μm程度である。さらに、キャパシタ形成領域103において、酸化シリコン層109の表面には、アルミナAl2O3からなる拡散防止膜110が積層されている。この拡散防止膜110上に、強誘電体キャパシタ素子105が配置されている。強誘電体キャパシタ素子105は、拡散防止膜110上に形成された下部電極106と、下部電極106上に形成された強誘電体層107強誘電体キャパシタ膜と、強誘電体層107上に形成された上部電極108とを備えている。言い換えれば、強誘電体キャパシタ素子105は、強誘電体層107を上部電極108および下部電極106で上下から挟んだ構造を有している。そして、下部電極106とシリコン基板2より具体的には酸化シリコン層109との間に、拡散防止膜110が介在している。こうして、強誘電体キャパシタ素子105とシリコン基板2との間に、拡散防止膜110が介在された構造が形成されている。下部電極106は、たとえば、Tiチタン層からなる。強誘電体層107は、たとえば、SBTタンタル酸ビスマスストロンチウムSrBi2Ta2O9膜、またはBSTチタン酸バリウムストロンチウムBa,SrTiO3膜からなる。すなわち、強誘電体層107は、金属元素SBTの場合は、ストロンチウムおよびビスマス。BSTの場合は、バリウムおよびストロンチウムを含む。拡散防止膜110は、金属原子の拡散を防ぎ、金属原子が強誘電体層107から抜け出ることを防ぎ、かつ金属原子がシリコン基板2内に達することを防止する。上部電極108は、強誘電体層107上に形成されている。上部電極108は、たとえば、Ptプラチナ層からなる。キャパシタ形成領域103において、強誘電体キャパシタ素子105および酸化シリコン層109の表面は、層間絶縁膜114により覆われている。層間絶縁膜114は、SiO2からなる。層間絶縁膜114上には、配線115,116が形成されている。配線115,116は、Alアルミニウムを含む金属材料からなる。配線115の一端部は、下部電極106の延長部113の先端部の上方に配置されている。配線115の一端部と延長部113との間には、層間絶縁膜114を貫通する貫通孔117が形成されている。配線115の一端部は、貫通孔117内に入り込み、貫通孔117内で延長部113と接続されている。配線116の一端部は、上部電極108の周縁部の上方に配置されている。配線116の一端部と上部電極108との間には、層間絶縁膜114を貫通する貫通孔118が形成されている。配線116の一端部は、貫通孔118内に入り込み、貫通孔118内で上部電極108と接続されている。図5に表した回路形成領域4の構成は、図1に示した構成と同様であるので、説明を省略する。ただし、回路形成領域4に形成された半導体素子MOSFET21,22などは、スイッチング回路を構成しており、その回路構成は、図1に示した駆動回路72とは異なる。以上のとおり、この実施形態によれば、強誘電体キャパシタ素子105とシリコン基板2との間に拡散防止膜110が介在しており、強誘電体層107中の金属原子のシリコン基板2への拡散が防止される。これにより、強誘電体層107の特性を保持でき、かつシリコン基板2の回路形成領域4に形成された半導体素子21,22の特性が悪化することを回避できる。すなわち、強誘電体キャパシタ素子105と半導体素子21,22とを同一シリコン基板2上に形成して1チップ化しながら、強誘電体キャパシタ素子105および半導体素子21,22は、いずれも優れた素子特性を有することができる。以上、この発明のいくつかの実施形態について説明してきたが、この発明は、さらに他の形態で実施することもできる。たとえば、前述の実施形態では、酸化シリコン層5B,182,109と、圧電素子6,184または強誘電体キャパシタ素子105との間に、拡散防止膜70,183,110を介在させた構造を示したが、酸化シリコン層5B,182,109とシリコン層シリコン基板2またはシリコン層187との間に同様な拡散防止膜を介在させた構造とすることもできる。このような構造によっても、強誘電体層圧電体層8,189、強誘電体層107中の金属原子がシリコン層へと拡散することを回避できる。さらに、この発明は、インクジェットプリンタヘッド、超音波センサ、強誘電体キャパシタ素子以外にも、シリコン層上に強誘電体層を有する他の装置に対しても適用することができる。このような装置としては、前述の例の他、MEMS技術を用いて作製されるシリコンマイク、マイクロスピーカ、圧力センサ、加速度センサ等に代表されるマイクロ構造装置を例示できる。その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。"