コンピュータによって実行されるノイズ見積り方法であって、該コンピュータが、記憶領域に格納されるLSIの基板の電気的特性に係るプロセスパラメータを用いて、該LSIに配置される複数の回路ブロック間の基板抵抗を計算する算出手順と、前記計算した基板抵抗を有する等価回路を生成して、チップ内ネットリストを記憶領域内に生成する生成手順と、前記記憶領域に格納される前記チップ内ネットリストに前記LSIの動作に係る電気的要素と回路ブロックとの接続情報が付加された全体ネットリストを用いて、回路シミュレーションを実行することによって回路ブロック毎のノイズを見積もる回路シミュレーション手順とを実行することを特徴とするノイズ見積り方法。各回路ブロック内の抵抗値をゼロとすることを特徴とする請求項1記載のノイズ見積り方法。前記複数の回路ブロックには、少なくとも2以上のデジタル回路と少なくとも1つのアナログ回路とが含まれることを特徴とする請求項1又は2記載のノイズ見積り方法。前記コンピュータが、回路ブロック毎に、前記回路シミュレーションによって得られたノイズ量を回路ブロックの領域に対応させて表示ユニットに表示させるノイズ分布表示手順を実行することを特徴とする請求項1乃至3のいずれか一項記載のノイズ見積り方法。LSIの基板の電気的特性に係るプロセスパラメータを記憶する記憶領域と、前記プロセスパラメータを用いて、LSIに配置される複数の回路ブロック間の基板抵抗を計算する算出手段と、前記計算した基板抵抗を有する等価回路を生成して、チップ内ネットリストを前記記憶領域内に生成する生成手段と、前記記憶領域に格納される前記チップ内ネットリストに前記LSIの動作に係る電気的要素と回路ブロックとの接続情報が付加された全体ネットリストを用いて、回路シミュレーションを実行することによって回路ブロック毎のノイズを見積もる回路シミュレーション手段とを有することを特徴とするノイズ見積り装置。上述した従来技術は、各素子の配置配線に係る情報を含むレイアウトデータを用いて電源ノイズ解析の処理負担を軽減するものであり、また、デジタル回路Aggressorとアナログ回路Victimの関係は1対1を前提としている。つまり、ノイズ伝播経路は、デジタル回路Aggressorとアナログ回路Victim間のシリコン基板を介した経路のみを対象とすれば良かった。デジタル回路Aggressorとアナログ回路Victimとが1チップに一対のみ集積されている場合には、上記従来技術でも精度良くノイズ量を見積もることが可能であった。しかしながら、近年のSOCでは複数の電源分離された回路が1チップに集積されるようになってきている。その場合、ノイズ伝播経路は、上記以外に、複数のデジタル回路、及び、AggressorとVictimとは電源領域が通常分離されていることにより、回路間ではシリコン基板を介して伝播される複数の経路が考慮されなければならない。例えば、デジタル回路Aggressorとアナログ回路Victimの一対を前提とした上記従来技術では、このような近年のSOCの構成に対応することができないため、ノイズの伝播量が本来よりも小さく見積もられてしまうと言った問題があった。更に、各素子の配置配線段階より初期の設計段階で、アナログ回路Victimにおけるノイズ量を予測できることが望ましいが、初期の設計段階ではレイアウトデータを用いることができないため、上述した複数のノイズ伝播経路、及び、それら経路によるノイズ量を効果的に見積もることができなかった。開示の技術は、コンピュータによって実行されるノイズ見積り方法であって、該コンピュータが、記憶領域に格納されるLSIの基板の電気的特性に係るプロセスパラメータを用いて、該LSIに配置される複数の回路ブロック間の基板抵抗を計算する算出手順と、前記計算した基板抵抗を有する等価回路を生成して、チップ内ネットリストを記憶領域内に生成する生成手順と、前記記憶領域に格納される前記チップ内ネットリストに前記LSIの動作に係る電気的要素と回路ブロックとの接続情報が付加された全体ネットリストを用いて、回路シミュレーションを実行することによって回路ブロック毎のノイズを見積もる回路シミュレーション手順とを実行するノイズ見積り方法のように構成される。開示の技術では、複数の回路ブロック間の基板抵抗を有する等価回路を用いてチップ内ネットリストを生成するため、回路シミュレーションによって、複数の回路ブロックを搭載するLSIにおける、近接回路ブロックの電源配線を経由して伝播するノイズを精度良く見積もることができる。以下、本発明の実施の形態を図面に基づいて説明する。本実施例では、モジュール内の素子の配置配線に係る情報を得られていない初期の設計段階で、複数のデジタル回路と、少なくとも1つのアナログ回路とが1チップに集積されたSOCにおいて、ノイズ源となるデジタル回路Aggressorからノイズを受けるアナログ回路Victimまでの複数のノイズ伝播経路を考慮してノイズ量を見積もることを可能とする。図1は、本実施例の原理を説明するための図である。図1において、LSI5は、回路Aggressor1と、回路Victim2と、回路10と、回路11とを有する。回路1、10、及び11はデジタル回路であり、回路2はアナログ回路である。本実施例では、以下同様の図において、回路1をノイズ源となるAggressorとし、回路2をノイズ源からノイズを受けるVictimとして説明する。本実施例では、第1に、回路Aggressor1から他全回路2、10、及び11に対してシリコン基板以下、単に基板と言うのインピーダンスを求める。回路Aggressor1と回路Victim2の間の基板抵抗3、回路Aggressor1と回路10の間の基板抵抗20、そして、回路Aggressor1と回路11の間の基板抵抗21を計算する。第2に、回路Victim2から他全回路1、10、及び11に対してシリコン基板のインピーダンスを求める。回路Victim2と回路Aggressor1の間の基板抵抗3、回路Victim2と回路10の間の基板抵抗22、そして、回路Victim2と回路11の間の基板抵抗23を計算する。各基板抵抗は、予め用意されたプロセスパラメータを用いた下記計算式1を用いて、回路間のメッシュ分割した全ての矩形領域について計算することにより得られる特許文献1を参照のこと。ρ×X/YZ1ρは低効率、Xはメッシュサイズを規定する行方向の長さ、Yはメッシュサイズを規定する列方向の長さ、Zはシリコン基板の表面からのノイズ伝播に関わる実効的な深さを表す。第3に、回路Aggressor1から回路Victim2へのノイズ伝播経路上にある格回路10及び11内の抵抗値をゼロとし、等価回路を組む。図1に示すLSI5の構成におけるノイズ伝播経路は、3つの経路K1、K2、及びK3が存在する。経路K1は、回路Aggressor1から基板を介して回路Victim2へ伝播する経路である。経路K3は、回路Aggressor1から基板を介して回路12内を伝播し、更に基板を介して回路Victim2へ伝播する経路である。経路K3は、回路Aggressor1から基板を介して回路11内を伝播し、更に基板を介して回路Victim2へ伝播する経路である。経路K2にある回路10及び経路K3にある回路11の抵抗値をゼロとし、等価回路を組む。第4に、作成した等価回路をシミュレーションして伝播されるノイズ量を見積もる。上述した経路K2及びK3において回路内の電源配線を経由して伝播するノイズのインピーダンスについて図2で説明する。図2は、回路を経由して伝播するノイズを等価回路で表した例を示す図である。経路K2における回路Aggressor1から回路10へのノイズ伝播は、回路Aggressor1と回路10とが夫々電源分離されていることから、基板抵抗20を計算すればよい。回路10から回路Victim2へのノイズ伝播も同様に、基板抵抗22を計算すればよい。次に、回路10内の回路Aggressor1側から回路Victim2側への伝播図中、上から下方向について考える。この場合には2つの伝播パスがある。回路10内の電源配線を伝わるパスと、回路10直下の基板を伝わるパスである。一般に、電源配線のインピーダンスの方が基板に対して2桁以上小さいので、電源配線のインピーダンスが支配要因となる。ところが、この電源配線のインピーダンスは前述の基板抵抗20、22と比して一般に2桁程小さいことが知られており、無視できる値である。従って、回路内抵抗25aを0Ωとすることができる。回路11を経由するノイズについても同様に計算できる。つまり、回路11の回路内抵抗25bを0Ωとして良い。従って、本来ならば、基板抵抗3、20、21、22、及び23と、回路内抵抗25a及び25bに相当する等価回路図2を作成してシミュレーションを行うことになるが、本実施例では、基板抵抗3、20、21、22、及び23に相当する等価回路のみ図1を作成してシミュレーションを行う。上述したようなシリコン基板を経由して伝播するノイズを見積もるノイズ見積り装置は、図3に示すようなハードウェア構成を有する。図3は、ノイズ見積り装置のハードウェア構成を示す図である。図3において、ノイズ見積り装置100は、コンピュータによって制御される装置であって、CADComputerAidedDesignを実装した装置等である。ノイズ見積り装置100は、CPUCentralProcessingUnit11と、メモリユニット12と、表示ユニット13と、出力ユニット14と、入力ユニット15と、通信ユニット16と、記憶装置17と、ドライバ18とを有し、システムバスBに接続される。CPU11は、メモリユニット12に格納されたプログラムに従ってノイズ見積り装置100を制御する。メモリユニット12には、RAMRandomAccessMemory及びROMReadOnlyMemory等が用いられ、CPU11にて実行されるプログラム、CPU11での処理に必要なデータ、CPU11での処理にて得られたデータ等を格納する。また、メモリユニット12の一部の領域が、CPU11での処理に利用されるワークエリアとして割り付けられている。表示ユニット13は、CPU11の制御のもとに必要な各種情報を表示する。出力ユニット14は、プリンタ等を有し、利用者からの指示に応じて各種情報を出力するために用いられる。入力ユニット15は、マウス、キーボード等を有し、利用者がノイズ見積り装置100が処理を行なうための必要な各種情報を入力するために用いられる。通信ユニット16は、例えばインターネット、LANLocalAreaNetwork等に接続し、外部装置との間の通信制御をするための装置である。記憶装置17には、例えば、ハードディスクユニットが用いられ、各種処理を実行するプログラム等のデータを格納する。ノイズ見積り装置100によって行われる処理を実現するプログラムは、例えば、CD-ROMCompactDiscReadOnlyMemory等の記憶媒体19によってノイズ見積り装置100に提供される。即ち、プログラムが保存された記憶媒体19がドライバ18にセットされると、ドライバ18が記憶媒体19からプログラムを読み出し、その読み出されたプログラムがシステムバスBを介して記憶装置17にインストールされる。そして、プログラムが起動されると、記憶装置17にインストールされたプログラムに従ってCPU11がその処理を開始する。尚、プログラムを格納する媒体としてCD-ROMに限定するものではなく、コンピュータが読み取り可能な媒体であればよい。コンピュータ読取可能な記憶媒体として、CD-ROMの他に、DVDディスク、USBメモリ等の可搬型記録媒体、フラッシュメモリ等の半導体メモリであっても良い。また、ノイズ見積もり装置100によって行われる処理を実現するプログラムが、通信ユニット16を介して外部装置から提供されてもよい。図4は、本実施例に係る機能構成例を示す図である。図4において、ノイズ見積り装置100は、処理部として、フロアプラン作成部31と、チップ内ネットリスト生成部32と、全体ネットリスト生成部33と、回路シミュレーション部34と、ノイズ分布表示部35とを有する。プロセッサであるCPU11が対応するプログラムを実行することによって各処理部31から35が実現される。また、ノイズ見積り装置100は、フロアプランデータ41と、エッジ情報42と、代表ノード名割当情報42-2と、処理済みエッジ情報43と、チップ内ネットリスト44と、モジュール毎消費電流データ45と、PKGネットリスト46と、全体ネットリスト47と、プロセスパラメータ49とを、メモリユニット12又は記憶装置17の記憶領域40に記憶する。フロアプラン作成部31は、利用者によるLSIに搭載するモジュールのレイアウトを支援する処理部である。フロアプラン作成部31によって作成されたフロアプランデータ41は、記憶領域40に格納される。モジュールは、図1、図2に示される回路1、2、10、及び11等の機能単位の回路ブロックである。フロアプランデータ41には、LSI内に配置される夫々のモジュールの外形と、そのモジュールが配置位置を示す配置情報、電源GND端子の位置情報が含まれている。フロアプランデータ41は、予め作成されたデータであってもよい。チップ内ネットリスト生成部32は、フロアプラン作成部31によって作成された、又は、予め作成され格納されたフロアプランデータ41を参照して、チップ内の各モジュール間のインピーダンス結合を生成して等価回路で表したチップ内ネットリスト44を作成する処理部である。チップ内ネットリスト44は記憶領域40に出力される。エッジ情報42、代表ノード名割当情報42-2、及び処理済みエッジ情報43は、チップ内ネットリスト生成部32による処理の過程で一時的に生成され記憶領域40に格納される情報であり、後述される処理フローで説明される。チップ内ネットリスト生成部32では、図1に示すように、基板抵抗20から23を求める処理部である。しかしながら、フロアプランデータ41のみの情報では、AggressorとVictimを網羅的に認識することが出来ない。そこで、本実施例では、AggressorとVictimとを区別することなく、プロセスパラメータ49を用いて、隣接するモジュール間の全ての基板インピーダンスを算出する。プロセスパラメータ49は、LSIの基板をメッシュ分割した矩形領域における電気的特性を表すためのパラメータを有し、基板抵抗を算出するためのパラメータとして、上記計算式1で用いられる、低効率ρ、メッシュサイズを規定する行方向の長さX、メッシュサイズを規定する列方向の長さY、シリコン基板の表面からのノイズ伝播に関わる実効的な深さZなどのパラメータが含まれている。尚、上述したように、各モジュール内図1、図2の回路10、11等の電源配線のインピーダンス図1、図2の回路内抵抗25a、25b等については、無視できる値であるため、本実施例では、算出する処理を不要とする。従って、ノイズ見積りに必要なLSI内のインピーダンスの算出処理を簡潔に行うことができる。全体ネットリスト生成部33は、モジュール毎消費電流データ45と、PKGパッケージネットリスト37とをチップ内ネットリスト44に接続する処理部である。モジュール毎消費電流データ45と、PKGパッケージネットリスト37とが、チップ内ネットリスト44に接続された全体ネットリスト47が記憶領域40に出力される。モジュール毎消費電流データ45は、モジュール毎の時間依存の消費電流データを含み、SPICEを用いて作成されたモジュール毎の動作波形や周波数特性などを示すデータである。PKGネットリスト37は、チップレベルの接続情報を含む。LSIのパッケージ部の接続先は、本来、フロアプラン作成部31で生成された電源GNDの位置であるが、本実施例では、この電源GNDの位置に最も近いモジュールの代表ノードへ接続する。回路シミュレーション部34は、全体ネットリスト47を用いて回路シミュレーションを実行する。ノイズ分布表示部35は、回路シミュレーション部34による回路シミュレーションの結果を表示ユニット13に表示する。ノイズ分布表示部35によって、モジュール毎のノイズ量のピーク値が表示されればよい。又は、一般的な等電圧線表示等でもよい。本実施例に係るノイズ見積り処理で参照されるデータ例について図5、図6、図7で説明する。図5は、フロアプランデータの一例を示す図である。フロアプランデータ41は、ライブラリデータ41aと、チップデータ41bとを有する。ライブラリデータ41aは、例えば、LEFLibraryExchangeFormat等のデータファイルで格納される。チップデータ41bは、例えば、DEFDesignExchangeFormat等のデータファイルで格納される。ライブラリデータ41aの例が図5Aに示されている。ライブラリデータ41aは、主に、LSIに配置されるIOを含むモジュール毎に、モジュール名、モジュールサイズ、モジュールに付属するピン名などの情報を有する。図5Aに示されるライブラリデータ41aでは、例えば、モジュール名modulename1に関して、モジュールサイズはで示され、付属するピン名はpinname1であることが示されている。他モジュール名modulename2とIOname1とについても同様である。チップデータ41bの例が図5Bに示されている。チップデータ41bは、主に、チップ名、チップサイズ、チップ上に配置されているモジュール名、そのモジュールに対応するインスタンス名、そのインスタンスの配置座標、そのインスタンスのネット名などの情報を有する。図5Bに示されるチップデータ41bでは、例えば、チップ名Chipnameに関して、チップサイズはで示され、1以上のインスタンスが定義されている。インスタンス毎に、インスタンス名、そのインスタンスによって表現されるチップ上に配置されているモジュール名、そのインスタンスの配置座標、そのインスタンスのネット名などの情報を有する。インスタンス名Instname1に関して、モジュール名はmodulename1であり、配置座標はである。インスタンス名Instname2についても同様である。インスタンス名InstIOname1に関して、モジュール名はIOname1であり、配置座標はであり、ネット名はnetname3である。図6は、モジュール毎消費電流データの一例を示す図である。図6に例示されるモジュール毎消費電流データ45は、モジュール毎に時刻と電流値のベクトルのセットで示される電流データを対応付けており、例えば、モジュール名Modulename1に関して、...などの時刻tと電流値iのベクトルによって波形が示される。他モジュールについても同様である。図7は、PKGネットリストの一例を示す図である。図7に例示されるPKGネットリスト46は、素子毎に接続情報を示し、例えば、インダクタンスL01に関して、その値は1nHであり、グランドGND1とノード0とに接続されることを示している。他素子についても同様である。次に、チップ内ネットリスト生成部32での処理を図8で説明し、全体ネットリスト生成部33での処理を図9で説明する。図8は、チップ内ネットリスト生成部での処理を説明するための図である。図8に示すステップS71~ステップS85における処理は、CPU11がチップ内ネットリスト生成部32として実行する処理である。図8において、チップ内ネットリスト生成部32は、チップデータ41aからインスタンス名を一つ読み、インスタンス名に対応付けられているモジュール名とインスタンスの配置座標とを取得するステップS71。チップ内ネットリスト生成部32は、ステップS71で取得したモジュール名を用いて、ライブラリデータ41aからモジュール名から特定されるモジュールのサイズとピン名とを取得するステップS72。そして、チップ内ネットリスト生成部32は、ステップS71及びS72の処理から得られた情報を使い、モジュールの形状を長方形と仮定して、モジュール辺モジュールのエッジとなる4線分のチップ上の座標を計算し、モジュール名と伴に計算した各エッジの座標を含むエッジ情報42を記憶領域40に記憶するステップS73。以下、エッジの座標を単にエッジと言う。チップ内ネットリスト生成部32は、チップデータ41bで示される全モジュールに対して処理を完了したか否かを判断するステップS74。全モジュールに対して処理を完了していない場合、チップ内ネットリスト生成部32は、ステップS71へ戻り、次のモジュールに対して上述同様の処理を繰り返す。ステップS74において、全モジュールに対して処理を完了した場合、チップ内ネットリスト生成部32は、チップデータ41bからチップのサイズを取得し、チップ辺の4線分の座標を計算し、エッジ情報42にチップ名と計算した座標とを追加するステップS75。そして、チップ内ネットリスト生成部32は、チップデータ41bからインスタンス名を全て読み、各インスタンスに対応付けられているモジュール名に対応させて代表ノード名を任意に割り当てるステップS76。IOの場合のみ、チップ内ネットリスト生成部32は、チップデータ41b内で示されるネット名を割り当てる。モジュール名と代表ノード名又はネット名とを対応付けた代表ノード名割当情報42-2が、記憶領域40に格納される。次に、チップ内ネットリスト生成部32は、チップデータ41bからインスタンス名を一つ読みステップS77、エッジ情報42からインスタンス名に対応するエッジを一つ選択するステップS78。エッジ情報42から他インスタンスに属する全てのエッジとの距離を計算し、最近接エッジを探すステップS79。全てのエッジとの距離の値のうち最も短い値となるエッジを最近接エッジとして取得する。最近接エッジは、インスタンス名とエッジの座標とで特定される。チップ内ネットリスト生成部32は、取得した最近接エッジがチップ名に対応付けられたエッジか否かを判断するステップS80。最近接エッジのインスタンス名がチップデータ41bのチップ名と一致するか否かを判断すればよい。最近接エッジがチップ名に対応付けられたエッジである場合、チップ内ネットリスト生成部32は、ステップS78へ戻り、インスタンス名に対応する次のエッジの座標から上述同様の処理を繰り返す。一方、ステップS80において、最近接エッジがチップ名に対応付けられたエッジでないと判断した場合、チップ内ネットリスト生成部32は、更に、最近接エッジが処理済みエッジ情報43に含まれているか否かを判断するステップS81。最近接エッジが処理済みエッジ情報43に含まれている場合、チップ内ネットリスト生成部32は、ステップS78へ戻り、インスタンス名に対応する次のエッジの座標から上述同様の処理を繰り返す。一方、ステップS81において、最近接エッジが処理済みエッジ情報43に含まれていないと判断した場合、チップ内ネットリスト生成部32は、ステップS78で選んだエッジとその最近接エッジとを対応付けた処理済みエッジ情報43を記憶領域40に記憶するステップS82。次に、チップ内ネットリスト生成部32は、ステップS78で選んだエッジとその最近接エッジ間の等価回路を生成し、生成した等価回路に係る接続情報を記憶領域40内のチップ内ネットリスト44に追加するステップS83。チップ内ネットリスト生成部32は、上述した計算式1を用いてメッシュ分割に応じた矩形領域の基板抵抗を算出し、ステップS78で選んだエッジとその最近接エッジ間の距離に応じた基板抵抗を求める。等価回路は、その基板抵抗を有する抵抗素子として生成される。チップ内ネットリスト生成部32は、代表ノード名割当情報42-2を参照することによって、ステップS78で選んだエッジのインスタンス名と、最近接エッジのインスタンス名とから各々の代表ノード名を取得し、接続情報を作成し、チップ内ネットリスト44に追加して格納する。そして、チップ内ネットリスト生成部32は、選んだインスタンスの全てのエッジを処理したか否かを判断するステップS84。選んだインスタンスの全てのエッジを処理していない場合、チップ内ネットリスト生成部32は、ステップS78へ戻り、次のエッジに対して上述同様の処理を行う。一方、ステップS84において、選んだインスタンスの全てのエッジを処理したと判断した場合、チップ内ネットリスト生成部32は、更に、全モジュールの処理を完了したか否かを判断するステップS85。全モジュールの処理を完了していない場合、チップ内ネットリスト生成部32は、ステップS77へ戻り、次のモジュールに対して上述同様の処理を行う。一方、ステップS85において、全モジュールの処理を完了した場合、CPU11は、チップ内ネットリスト生成部32における処理を終了し、全体ネットリスト生成部33による処理を行うため、図9のステップS91へと進む。図9は、全体ネットリスト生成部での処理を説明するための図である。図9に示すステップS91~ステップS94における処理は、CPU11が全体ネットリスト生成部33として実行する処理である。図9において、全体ネットリスト生成部33は、モジュール消費電流データ45からモジュール名と対応する、時刻と電流値のベクトルのセットで表される電流データを読み込むステップS91。全体ネットリスト生成部33は、ステップS91で読み込んだ電流データに、代表ノードと0ノードとを接続先として示す接続先ノード情報を付加した上で、チップ内ネットリスト44に追加するステップS92。全体ネットリスト生成部33は、インスタンス名に対応するモジュール名を用いて、代表ノード名割当情報42-2から代表ノードを取得する。そして、全体ネットリスト生成部33は、全モジュールの処理を完了したか否かを判断するステップS93。全モジュールの処理を完了していない場合、全体ネットリスト生成部33は、ステップS91へ戻り、次のモジュールに対して上記同様の処理を行う。一方、ステップS93において、全モジュールの処理を完了していると判断した場合、全体ネットリスト生成部33は、PKGネットリスト46を読み込み、チップ内ネットリスト44に追加することによって全体ネットリスト47を作成するステップS94。全体ネットリスト生成部33は、電源GNDに最も近いモジュールの代表ノードへ接続する接続情報を付加して、PKGネットリスト46をチップ内ネットリスト44に追加する。そして、CPU11は、全体ネットリスト生成部33による処理を終了する。上述した処理によって生成された等価回路とその接続情報とを含む全体ネットリスト47に基づく、ノイズ見積りを行うための解析モデルの例を図10で説明する。図10は、本実施例に係る解析モデルの一例を示す図である。図10に示す解析モデルは、図1に示すLSI5の回路構成に基づくものである。図1に示される回路Aggressor1と、回路Victim2と、回路10と、回路11とは、ここでは単にモジュール1m、2m、10m、及び11mと言う。モジュール1m、2m、10m、及び11mの形状図8のステップS73を点線で示している。図10に例示される解析モデルにおいて、代表ノード50、51、52、及び53は、図8のステップS76での処理により、モジュール10m、11m、2m、及び1mの各々に対して割り当てられた代表ノードである。モジュール間の基板抵抗24a、24b、24c、24d、24e、及び24fは、図8のステップS83での処理により生成された、モジュール間のインピーダンスを表す等価回路であり、対象モジュールの代表ノードに接続される。消費電流69は、この解析モデルの例では、図9のステップS92での処理により、代表ノード53に接続される。PKG等価回路60、62、及び63は、PKGネットリスト46で予め定義されている接続情報に従い、図9のステップS94での処理により、対応するモジュールの代表ノード50、52、及び53に夫々接続される。接合容量26は、モジュール2mがトリプルウェル分離されている回路ブロックの場合に、チップ内ネットリスト生成部32によって作成される特許文献1を参照のこと。トリプルウェル分離された回路ブロックでない場合には生成されないモデルである。このような解析モデルを用いて、回路シミュレーション部34によって回路シミュレーションが行われることによって、ノイズが見積もられる。そして、ノイズ分布表示部35によって、ノイズ分布が表示ユニット13に表示される。図11は、図10に例示される解析モデルを用いた回路シミュレーションによるノイズ分布の一例を示す図である。図11において、各モジュール1m、2m、10m、及び11mの領域に対応させて、見積もられた各回路が受けるノイズ量mVが示される。例えば、図11のノイズ分布例では、回路Aggressor1に相当するモジュール1mのノイズ量は112mV、回路Victim2に相当するモジュール2mのノイズ量は12mV、回路10に相当するモジュール10mのノイズ量は50mV、そして、回路11に相当するモジュール11mのノイズ量は40mVであることが示されている。これらの値は、例えば、ノイズ量のピーク値である。回路Victim2に相当するモジュール2mのノイズ量は、生成された等価回路により、少なくとも、図1に示す経路K1に加えて、経路K2及び経路K3からの近接回路10及び回路11内の電源配線を経由して伝播するノイズを考慮した値を示す。上述したように、本実施例では、初期の設計段階において、フロアプランデータ41、モジュール毎消費電流データ45、PKGネットリスト46などの設計情報を用いて、電源分離された複数の回路ブロックを搭載するLSIの近接回路ブロックの電源配線を経由して伝播するノイズを見積もることができる。よって、AggressorとVictimとの関係が1対1に限らず、多数対1、又は、多数対多数の関係であってもノイズ見積りを実現できる。また、AggressorとVictimとの関係が1対1で見積もった場合にはノイズ量が過小評価されてしまうと言った問題を解消することができ、より精度の高いノイズ見積りを実現できる。本発明は、具体的に開示された実施例に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。以上の実施例を含む実施形態に関し、更に以下の付記を開示する。付記1コンピュータによって実行されるノイズ見積り方法であって、該コンピュータが、記憶領域に格納されるLSIの基板の電気的特性に係るプロセスパラメータを用いて、該LSIに配置される複数の回路ブロック間の基板抵抗を計算する算出手順と、前記計算した基板抵抗を有する等価回路を生成して、チップ内ネットリストを記憶領域内に生成する生成手順と、前記記憶領域に格納される前記チップ内ネットリストに前記LSIの動作に係る電気的要素と回路ブロックとの接続情報が付加された全体ネットリストを用いて、回路シミュレーションを実行することによって回路ブロック毎のノイズを見積もる回路シミュレーション手順とを実行することを特徴とするノイズ見積り方法。付記2各回路ブロック内の抵抗値をゼロとすることを特徴とする付記1記載のノイズ見積り方法。付記3前記複数の回路ブロックには、少なくとも2以上のデジタル回路と少なくとも1つのアナログ回路とが含まれることを特徴とする付記1又は2記載のノイズ見積り方法。付記4前記コンピュータが、回路ブロック毎に、前記回路シミュレーションによって得られたノイズ量を回路ブロックの領域に対応させて表示ユニットに表示させるノイズ分布表示手順を実行することを特徴とする付記1乃至3のいずれか一項記載のノイズ見積り方法。付記5前記複数の回路ブロックは、前記LSIに電源領域を分離して搭載される回路であることを特徴とする付記1乃至4のいずれか一項記載のノイズ見積り方法。付記6LSIの基板の電気的特性に係るプロセスパラメータを記憶する記憶領域と、前記プロセスパラメータを用いて、LSIに配置される複数の回路ブロック間の基板抵抗を計算する算出手段と、前記計算した基板抵抗を有する等価回路を生成して、チップ内ネットリストを前記記憶領域内に生成する生成手段と、前記記憶領域に格納される前記チップ内ネットリストに前記LSIの動作に係る電気的要素と回路ブロックとの接続情報が付加された全体ネットリストを用いて、回路シミュレーションを実行することによって回路ブロック毎のノイズを見積もる回路シミュレーション手段とを有することを特徴とするノイズ見積り装置。付記7記憶領域に格納されるLSIの基板の電気的特性に係るプロセスパラメータを用いて、該LSIに配置される複数の回路ブロック間の基板抵抗を計算し、前記計算した基板抵抗を有する等価回路を生成して、チップ内ネットリストを記憶領域内に生成し、前記記憶領域に格納される前記チップ内ネットリストに前記LSIの動作に係る電気的要素と回路ブロックとの接続情報が付加された全体ネットリストを用いて、回路シミュレーションを実行することによって回路ブロック毎のノイズを見積もる、処理をコンピュータに実行させるプログラムを記憶したコンピュータ読取可能な記憶媒体。