"受信動作を行う通信回路部と、前記受信動作の最中における無効受信信号の発生を検出する検出回路部と、前記通信回路部の特性を調整する調整回路部とを具備し、前記調整回路部は、前記調整を、前記無効受信信号が発生するタイミングに合わせて行う半導体装置。請求項1に記載の半導体装置において、前記通信回路部は、受信利得設定信号により受信利得が設定される可変利得増幅器を具備し、前記検出回路部は、前記無効受信信号の発生を、前記可変利得増幅器の受信利得の変更から検出して前記調整回路部に伝達する半導体装置。請求項1に記載の半導体装置において、前記通信回路部は、受信チャンネルに応じて発振周波数を変更する可変周波数発振器を具備し、前記検出回路部は、前記無効受信信号の発生を、前記可変周波数発信器の発振周波数の変更から検出して前記調整回路部に伝達する半導体装置。請求項1~3のいずれかに記載の半導体装置において、前記通信回路部は、前記特性を調整される第1の比較器と、前記受信動作を行う第2の比較器と、前記第1および前記第2の比較器を前記発生のタイミングに合わせて切り替える制御回路部とを具備し、前記調整回路部は、前記特性の調整として前記第1または前記第2の比較器のオフセットキャリブレーションを行うキャリブレーション論理回路を具備する半導体装置。請求項4に記載の半導体装置において、前記通信回路部は、前記第1および前記第2の比較器を含むチャージシェア型逐次比較ADCAnalogDigitalConverter:アナログデジタル変換器を具備する半導体装置。請求項4に記載の半導体装置において、前記通信回路部は、前記第1および前記第2の比較器を含むフラッシュ型ADCを具備する半導体装置。請求項1~3のいずれかに記載の半導体装置において、前記通信回路部は、バイアス電流を供給するバイアス電流源を具備し、前記調整回路部は、前記バイアス電流を調整する制御回路部を具備する半導体装置。請求項1~3のいずれかに記載の半導体装置において、前記通信回路部は、内部電源電圧を供給するレギュレータ回路部を具備し、前記調整回路部は、前記内部電源電圧を調整する制御回路部を具備する半導体装置。請求項1~3のいずれかに記載の半導体装置において、前記通信回路部は、受信信号の利得調整処理を行うフィルタ部を具備し、前記調整回路部は、前記利得調整処理に影響するDCDirectCurrent:直流オフセットのキャリブレーションを行う制御回路部を具備する半導体装置。請求項1~3のいずれかに記載の半導体装置において、前記通信回路部は、受信信号のフィルタリングを行うフィルタ部を具備し、前記調整回路部は、前記フィルタ部のカットオフ周波数のキャリブレーションを行う制御回路部を具備する半導体装置。請求項1~3のいずれかに記載の半導体装置において、前記通信回路部は、受信信号と、所望周波数を有するローカル信号とを合成するミキサを具備し、前記調整回路部は、前記ミキサの歪みを抑制するキャリブレーションを行う制御回路部を具備する半導体装置。請求項1~3のいずれかに記載の半導体装置において、前記通信回路部は、受信信号を増幅するLNALowNoiseAmplifier:低雑音増幅回路を具備し、前記調整回路部は、前記LNAの利得を調整するキャリブレーションを行う制御回路部を具備する半導体装置。通信回路部で受信動作を行うステップと、前記受信の最中における無効受信信号の発生を検出するステップと、前記通信回路部の特性を調整するステップとを具備し、前記調整するステップは、前記調整を、前記無効受信信号が発生するタイミングに合わせて実行するステップを具備する半導体装置の調整方法。請求項13に記載の半導体装置の調整方法において、前記検出するステップは、前記無効受信信号の発生を、受信利得の変更から検出するステップを具備する半導体装置の調整方法。請求項13に記載の半導体装置の調整方法において、前記検出するステップは、前記無効受信信号の発生を、受信チャンネルの変更から検出するステップを具備する半導体装置の調整方法。従来のADAnalogDigital:アナログデジタル変換方式では、ADCとしての動作と、バックグランドキャリブレーションとを平行して動作することが出来ないか、出来たとしても通信用途には適さなかった。これは、受信システムを組み込んだ回路でキャリブレーションを周期的に行うと、受信精度が劣化する問題が発生するためである。この問題は、特に、W-CDMAのように受信状態が継続する通信方式で顕著に現れる。コンパレータを周期的にキャリブレーションすると、その切り替え周期を基本波として有する高調波による不要なスプリアス信号が発生し、受信特性の劣化が引き起こされるからである。また、冗長性を持たせたAD変換などの、キャリブレーションを用いない手法では、キャリブレーションが不要である代わりにAD変換の速度が低下してしまうことが、高速動作が必要な通信用途では問題となる。この速度低下が発生する理由は、例えば、逐次比較AD変換の場合は変換に要する比較回数が増加するからであり、また、パイプラインAD変換の場合はパイプラインの段数が深くなるからである。以下に、発明を実施するための形態で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。本発明による半導体装置1などは、通信回路部10、20、30、40などと、検出回路部64などと、調整回路部300などとを具備する。ここで、通信回路部10、20、30、40などは、受信動作を行う。検出回路部64などは、受信動作の最中における無効受信信号の発生を検出する。調整回路部300などは、通信回路部10、20、30、40などの特性を調整する。調整回路部300などは、調整を、無効受信信号が発生するタイミングに合わせて行う。本発明による半導体装置の調整方法は、通信回路部10、20、30、40などで受信動作を行うステップと、受信の最中における無効受信信号の発生を検出するステップと、通信回路部10、20、30、40などの特性を調整するステップとを具備する。調整するステップは、調整を、無効受信信号が発生するタイミングに合わせて行うステップを具備する。本発明の半導体装置と、この半導体装置の調整方法によれば、半導体装置のアナログ特性をキャリブレーションにより補正し、良好な受信特性を得ることが出来る。添付図面を参照して、本発明による半導体装置と、この半導体装置の調整方法とを実施するための形態を以下に説明する。第1の実施形態図1Aは、本発明の第1の実施形態による半導体装置1の全体的な構成を示すブロック回路図である。図1Aに示した半導体装置1の構成要素について説明する。図1Aに示した半導体装置1は、LNALowNoiseAmplifier:低雑音増幅回路部10と、ミキサ20と、フィルタ部30と、ADC部40と、バックエンド論理回路部50と、制御論理回路部60と、インタフェース部70とを含んでいる。LNA部10は、第1、第2のLNA11、12を含んでいる。フィルタ部30は、第1、第2のフィルタ回路31、32を含んでいる。第1のフィルタ回路31は、第1のPGAProgrammableGainAmplifier:プログラマブル利得増幅器33と、第1のフィルタ35とを含んでいる。第2のフィルタ回路32は、第2のPGA34と、第2のフィルタ36とを含んでいる。ADC部40は、第1、第2のADC41、42を含んでいる。また、これらPGAとフィルタ回路は所望の特性を満たすために、複数個接続されても良い。制御論理回路部60は、振幅検出器61と、セレクタ62と、利得制御論理回路部63と、利得更新信号生成論理回路部64とを含んでいる。図1Aに示した半導体装置1の構成要素の接続関係について説明する。第1のLNA11の入力部は、半導体装置1外部のアンテナ部80に含まれる第1のアンテナ81に接続されている。第2のLNA12の入力部は、アンテナ部80に含まれる第2のアンテナ82に接続されている。第1のLNA11の出力部と、第2のLNA12の出力部とは、ミキサ20の入力部に接続されている。ミキサ20の第1の出力部は、第1のPGA33の第1の入力部に接続されている。ミキサ20の第2の出力部は、第2のPGA34の第1の入力部に接続されている。第1のPGA33の出力部は、第1のフィルタ35の入力部に接続されている。第2のPGA34の出力部は、第2のフィルタ36の入力部に接続されている。第1のフィルタ35の後段には、第1のADC41の第1の入力部が接続されている。第2のフィルタ36の後段には、第2のADC42の第1の入力部が接続されている。第1のADC41の出力部は、バックエンド論理回路部50の第1の入力部に接続されている。第2のADC42の出力部は、バックエンド論理回路部50の第2の入力部に接続されている。利得制御論理回路部63の第1の出力部は、第1のPGA33の第2の入力部に接続されている。利得制御論理回路部63の第2の出力部は、第2のPGA34の第2の入力部に接続されている。利得制御論理回路部63の第3の出力部は、利得更新信号生成論理回路部64の入力部に接続されている。利得更新信号生成論理回路部64の第1の出力部は、第1のADC41の第2の入力部に接続されている。利得更新信号生成論理回路部64の第2の出力部は、第2のADC42の第2の入力部に接続されている。バックエンド論理回路部50の第1の出力部は、振幅検出器61の入力部に接続されている。バックエンド論理回路部50の第2の出力部は、インタフェース部70の第1の入力部に接続されている。振幅検出器61の出力部は、セレクタ62の第1の入力部に接続されている。インタフェース部70の第1の出力部は、セレクタ62の第2の入力部に接続されている。セレクタ62の出力部は、利得制御論理回路部63の入力部に接続されている。インタフェース部70の第2の出力部は、半導体装置1外部のベースバンドLSI90の入力部に接続されている。ベースバンドLSI90の出力部は、インタフェース部70の第2の入力部に接続されている。図1Aに示した半導体装置1の動作、すなわち本発明の第1の実施形態による半導体装置1の調整方法について説明する。まず、アンテナ部80からベースバンドLSI90までの信号の流れについて説明する。アンテナ部80が無線信号を連続的に受信する。LNA部10は、受信された信号を増幅して、ミキサ20に向けて出力する。ミキサ20は、増幅された信号と、図示されないローカル信号生成部で生成されて所望の周波数を有するローカル信号とを合成して、フィルタ部30に向けて出力する。フィルタ部30は、合成された信号を、所定の特性を有するアナログ信号に変換して、後段に向けて出力する。フィルタ部30の後段に接続されたADC部40は、アナログ信号をデジタル信号に変換して、バックエンド論理回路部50に向けて出力する。バックエンド論理回路部50は、デジタル信号に任意のバックエンド処理を施してから、インタフェース部70およびデジタルインタフェース71を介して、半導体装置1外部のベースバンドLSI80に向けて出力する。ベースバンドLSI80は、デジタル入力した信号に対して任意のベースバンド処理を行う。なお、これらのバックエンド処理およびベースバンド処理については、本発明に直接的には関係しないので、さらなる詳細な説明を省略する。次に、第1および第2のPGA33、34に対するフィードバックについて説明する。アンテナ部80における受信レベルが変動すると、AGCAutomaticGainControl:自動利得制御機能が作動する。AGC機能では、ADCの入力信号レベルが適切な範囲に収まるように、PGAの利得を変更する制御が行われる。そこで、バックエンド論理回路部50は、後述するように、デジタル信号の振幅に係る情報をさらに生成して、振幅検出器61に向けて出力しても良い。この場合、振幅検出器61は、受信レベルを表す第1の受信レベル信号を生成してセレクタ62に向けて出力する。また、ベースバンドLSI80は、後述するように、受信レベルを表す第2の受信レベル信号をさらに生成して、デジタルインタフェース71およびインタフェース部70を介してセレクタ62に向けて出力しても良い。セレクタ62は、第1の受信レベル信号と、第2の受信レベル信号とのうち、どちらか一方を選択して、利得制御論理回路部63に向けて出力する。ここで、第1の受信レベル信号が選択された場合の、半導体装置1の動作を、内部AGCモードまたは振幅検出器モードと呼ぶ。また、第2の受信レベル信号が選択された場合の、半導体装置1の動作を、ベースバンド直接制御モードと呼ぶ。これら2種類の動作モードは、セレクタ62の切り替えによって選択できるものとする。利得制御論理回路部63は、第1または第2の受信レベル信号に基づいて、第1および第2のPGA33、34の利得を変更する必要性について判断する。その必要がある場合、利得制御論理回路部63は、利得設定信号GSを生成して、第1および第2のPGA33、34に向けて出力する。第1および第2のPGA33、34は、利得設定信号GSに応じて利得を設定する。例えば、受信レベルが予め設定された最大値より大きい場合は、第1および第2のPGA33、34の利得はより低く設定される。反対に、受信レベルが予め設定された最小値より小さい場合は、第1および第2のPGA33、34の利得はより高く設定される。ここで、利得設定信号GSが設定すべき利得の値を伝達する具体的な手法は、値を直接的に表しても良いし、現在の利得との差分を表しても良いし、いずれにしても本願発明を限定するものではない。次に、ADC部40に対するフィードバックについて説明する。利得制御論理回路部63は、必要に応じて利得設定信号GSを生成出力する際に、第1および第2のPGA33、34において利得の変化が発生することを、利得更新信号生成論理回路部64に通知する。利得更新信号生成論理回路部64は、この通知に応じて、利得更新信号GUを生成して、ADC部40に向けて出力する。ここで、利得更新信号GUは、第1および第2のPGA33、34の利得が変更されるタイミングを伝達することが重要であって、その信号の具体的な内容は本願発明を限定するものではない。ADC部40が利得更新信号GUを受信すると、第1および第2のADC41、42は、キャリブレーションを実施する。ここで、図1Bを参照してADC部40に対するキャリブレーションを行うタイミングについて説明する。図1Bは、図1Aに示した半導体装置1の構成要素の動作の一例を示すタイミングチャートである。図1Bのタイミングチャートは、第1および第2のタイミングチャートaおよびbを含んでいる。第1のタイミングチャートaは、利得設定信号GSの時間変化の一例を示している。第2のタイミングチャートbは、利得更新信号GUの時間変化の一例を示している。図1Bのタイミングチャートaおよびbにおいて、横軸は時間経過を示し、縦軸は各信号の強度を示している。図1Bの横軸において、第1~第3の時刻T1~T3を置く。図1Bの例では、第1~第3の時刻T1~T3のそれぞれにおいて、利得設定信号GSの内容が変更されており、同時に利得更新信号GUが生成されており、遷移時間TTが開始している。この遷移時間TTは、第1および第2のPGA33、34において、利得が切り替えられてから出力信号が安定するまでに要する時間を示している。言い換えれば、第1および第2のPGA33、34において、利得が切り替えられてから、所定の遷移時間TTの間は、出力信号が不安定であって後段回路部での各種処理に適さない。したがって、遷移時間TTの間にADC部40の状態を変更しても、半導体装置1としての受信特性には大きな影響を及ぼす心配が無い。そこで、本願発明では、第1および第2のPGA33、34において利得を変更するたびに、ADC部40のキャリブレーションを行うことを可能とする。次に、上記のタイミングでADC部40のキャリブレーションを行う制御について説明する。図2Aは、本発明の第1の実施形態によるADC部100の構成の一例を示すブロック回路図である。図2AのADC部100は、図1Aの第1または第2の41、42に対応する。図2AのADC部100の構成要素について説明する。図2AのADC部100は、入力部101と、サンプルホールド回路部102と、比較回路部103と、制御論理回路部104と、DACDigitalAnalogConverter:デジタルアナログ変換器105と、出力部106とを含んでいる。図2AのADC部100の構成要素の接続関係について説明する。入力部101は、サンプルホールド回路部102の入力部に接続されている。サンプルホールド回路部102の出力部は、比較回路部103の第1の入力部に接続されている。比較回路部103の出力部は、制御論理回路部104の入力部に接続されている。制御論理回路部104の第1の出力部は、出力部106に接続されている。制御論理回路部104の第2の出力部は、DACの入力部に接続されている。DACの出力部は、比較回路部103の第2の入力部に接続されている。図2Bは、本発明の第1の実施形態による比較回路部200およびキャリブレーション論理回路部300の構成の一例を示すブロック回路図である。図2Bの比較回路部200は、図2Aの比較回路部103に対応する。図2Bのキャリブレーション論理回路部300は、図1Aの半導体装置1に含まれていても良いし、図2Aの比較回路部103に含まれていても良い。図2Bの比較回路部200の構成要素について説明する。図2Bの比較回路部200は、第1の比較信号入力部201と、第2の比較信号入力部202と、参照電圧入力部203と、クロック信号入力部204と、キャリブレーションクロック信号入力部205と、第1の比較器211と、第2の比較器212と、インバータ213と、第1のクロック信号スイッチ221と、第2のクロック信号スイッチ222と、第1のキャリブレーションクロック信号スイッチ223と、第2のキャリブレーションクロック信号スイッチ224と、第1の双極双投スイッチ225と、第2の双極双投スイッチ226と、第1の比較結果スイッチ227と、第2の比較結果スイッチ228と、第1の比較結果信号231と、第2の比較結果信号232と、比較結果出力部241とを含んでいる。第1および第2の比較器211、212は、それぞれ、第1の信号入力部と、第2の信号入力部と、クロック信号入力部と、キャリブレーションクロック信号入力部と、キャリブレーション信号入力部と、比較結果出力部とを有する。インバータ213は、入力部と、出力部とを有する。第1および第2の双極双投スイッチ225、226は、それぞれ、第1の共通端部と、第2の共通端部と、第1~第4の端部と、制御信号入力部とを有する。図2Bのキャリブレーション論理回路部300の構成要素について説明する。図2Bのキャリブレーション論理回路部300は、第1~第4の入力部と、第1~第3の出力部とを有する。図2Bの比較回路部200およびキャリブレーション論理回路部300の構成要素の接続関係について説明する。まず、第1の比較器211の第1の信号入力部は、第1の双極双投スイッチ225の第1の共通端部に接続されている。第1の比較器211の第2の信号入力部は、第1の双極双投スイッチ225の第2の共通端部に接続されている。第1の双極双投スイッチ225の第1の端部は、第1の比較信号入力部201に接続されている。第1の双極双投スイッチ225の第2の端部は、第2の比較信号入力部202に接続されている。第1の双極双投スイッチ225の第3および第4の端部は、参照電圧入力部203に接続されている。第1の比較器211のクロック信号入力部は、第1のクロック信号スイッチ221を介して、クロック信号入力部204に接続されている。第1の比較器211のキャリブレーションクロック信号入力部は、第1のキャリブレーションクロック信号スイッチ223を介して、キャリブレーションクロック信号入力部205に接続されている。第1の比較器211のキャリブレーション信号入力部は、キャリブレーション論理回路部300の第1の出力部に接続されている。第1の比較器211の比較結果出力部は、キャリブレーション論理回路部300の第1の入力部に接続されている。第1の比較器211の比較結果出力部は、さらに、第1の比較結果スイッチ227を介して比較結果出力部241にも接続されている。同様に、第2の比較器212の第1の信号入力部は、第2の双極双投スイッチ226の第1の共通端部に接続されている。第1の比較器212の第2の信号入力部は、第2の双極双投スイッチ226の第2の共通端部に接続されている。第2の双極双投スイッチ226の第1の端部は、第1の比較信号入力部201に接続されている。第2の双極双投スイッチ226の第2の端部は、第2の比較信号入力部202に接続されている。第2の双極双投スイッチ226の第3および第4の端部は、参照電圧入力部203に接続されている。第2の比較器212のクロック信号入力部は、第2のクロック信号スイッチ222を介して、クロック信号入力部204に接続されている。第2の比較器212のキャリブレーションクロック信号入力部は、第2のキャリブレーションクロック信号スイッチ224を介して、キャリブレーションクロック信号入力部205に接続されている。第2の比較器212のキャリブレーション信号入力部は、キャリブレーション論理回路部300の第2の出力部に接続されている。第2の比較器212の比較結果出力部は、キャリブレーション論理回路部300の第2の入力部に接続されている。第2の比較器212の比較結果出力部は、さらに、第2の比較結果スイッチ228を介して比較結果出力部241にも接続されている。また、キャリブレーション論理回路部300の第3の入力部は、キャリブレーションクロック信号入力部205に接続されている。キャリブレーション論理回路部300の第3の出力部は、第1の双極双投スイッチ225の制御信号入力部に接続されている。キャリブレーション論理回路部300の第3の出力部は、さらに、インバータ213を介して、第2の双極双投スイッチ226の制御信号入力部にも接続されている。次に、本実施形態による半導体装置1の動作について説明する。図2Cは、図2Aおよび図2Bに示した半導体装置の構成要素の動作の一例を示すタイムチャートである。図2Cは、第1~第7のタイムチャートc~iを含んでいる。第1のタイムチャートcは、キャリブレーション状態の時間変化の一例を示している。第2のタイムチャートdは、利得更新信号GUの時間変化の一例を示している。第3のタイムチャートeは、セレクタ信号313の時間変化の一例を示している。第4のタイムチャートfは、キャリブレーションクロック信号の時間変化の一例を示している。第5のタイムチャートgは、比較結果出力信号、すなわち第1または第2の比較結果信号231、232の時間変化の一例を示している。第6のタイムチャートhは、第1のキャリブレーション制御信号311の時間変化の一例を示している。第7のタイムチャートiは、第2のキャリブレーション制御信号312の時間変化の一例を示している。前述のとおり、図1Aに示した第1または第2のADC41、42と、図2Aに示したADC100とは、対応関係にある。また、図2Aに示した比較回路部103と、図2Bに示した比較回路部200とは、対応関係にある。したがって、第1のADC41は、図2Bに示した第1および第2の比較器211、212の両方を有している。第1のADC41において、第1の比較器211と、第2の比較器212とは、AD変換と、キャリブレーションとを、交互に行う。図2Cの例では、第1のタイムチャートcにおける領域c1は、第1の比較器211がキャリブレーション中であることを示しており、したがってこの期間中は第2の比較器212がAD変換を行っている。ただし、領域c1が示す期間が終わる前に第1の比較器211のキャリブレーションが完了しても構わない。この場合、次の利得更新までの残りの期間は、第1の比較器211が例えば休止状態であっても構わない。同様に、その後の領域c2は、第2の比較器212がキャリブレーション中であることを示しており、したがってこの期間中は第1の比較器211がAD変換を行っている。ただし、領域c2が示す期間が終わる前に第2の比較器212のキャリブレーションが完了しても構わない。この場合、次の利得更新までの残りの期間は、第2の比較器212が例えば休止状態であっても構わない。以上のことは、第2のADC42についても同様である。比較回路部103、200は、利得更新信号GUを受け取ると、第1および第2の比較器211、212の接続関係を切り替えて、AD変換とキャリブレーションの動作を入れ替える。より具体的には、キャリブレーション論理回路部300が利得更新信号入力部301から利得更新信号GUを受信すると、セレクタ信号313のオン状態およびオフ状態を適宜に切り替える。図2Cに示した第3のタイムチャートeの例では、セレクタ信号313がオン状態のときには第2の比較器212がAD変換中となっており、セレクタ信号313がオフ状態のときには第1の比較器211がAD変換中となっている。ただし、第1または第2の比較器211、212のどちらかがキャリブレーションされている最中に利得更新信号GUが受信されても、これは無視するか、キャリブレーションが終了してから接続関係の切り替えおよび動作の入れ替えを実施するものとする。このセレクタ信号313は、第1の双極双投スイッチ225の接続状態を切り替える。また、このセレクタ信号313は、インバータ213によってオン状態およびオフ状態が反転されてから、第2の双極双投スイッチ226の接続状態をも同時に切り替える。さらに、第1および第2のクロック信号スイッチ221、222と、第1および第2のキャリブレーションクロック信号スイッチ223、224と、第1および第2の比較結果スイッチ227、228とについても、それらの接続状態はセレクタ信号313に制御されて適宜に切り替えられるものとする。比較回路部103、200の接続状態が、セレクタ信号313によって切り替えられることについて説明する。まず、領域c1の期間において、第1の双投双極スイッチ225では、セレクタ信号313に制御されて、第1の共通接点が、第3の端部に接続されて、第3の端部を介してさらに参照電圧入力部203に接続されて、第2の共通接点が、第4の端部に接続されて、第4の端部を介してさらに参照電圧入力部203に接続されて、第1および第2の端部は開放状態になる。また、領域c1の期間において、第2の双極双投スイッチ226では、セレクタ信号313に制御されて、第1の共通接点が、第1の端部に接続されて、第1の端部を介してさらに第1の比較信号入力部201に接続されて、第2の共通接点が、第2の端部に接続されて、第2の端部を介してさらに第2の比較信号入力部202に接続されて、第3および第4の端部は開放状態になる。さらに、領域c1の期間において、第2のクロック信号スイッチ222と、第1のキャリブレーションクロック信号スイッチ223と、第2の比較結果スイッチ228とが、セレクタ信号313に制御されて短絡状態になる。また、領域c1の期間において、第2のクロック信号スイッチ222と、第2のキャリブレーションクロック信号スイッチ224と、第1の比較結果スイッチ227とが、セレクタ信号313に制御されて開放状態になる。領域c2の期間においては、セレクタ信号313に制御される全てのスイッチの接続状態が、上記の説明とは反転した状態となるので、さらなる詳細な説明を省略する。ここで、キャリブレーションに係る動作について、詳細に説明する。各スイッチの接続状態が、上記のとおりに制御されることによって、キャリブレーション中の比較器は、AD変換に影響を与えないように第1および第2の比較信号入力部から隔離され、かつ、第1および第2の入力部に同じ参照電圧が印加されたゼロ入力状態で、キャリブレーションクロック信号およびキャリブレーション制御信号311、312を受信する。以下、第1の比較器211をキャリブレーションする場合について説明する。キャリブレーションでは、ゼロ入力状態の第1の比較器211が出力する信号231を、キャリブレーション論理回路部300で処理する。キャリブレーション論理回路部300は、第1の比較器211が出力する信号231が、ゼロ入力付近で判定閾値を持つように、第1のキャリブレーション制御信号311に適切な値を設定する。キャリブレーション論理回路部300が、第1のキャリブレーション制御信号311の適切な値を選択するためのアルゴリズムとしては、例えば、2分探索法などの集束アルゴリズムを用いれば良い。2分探索法では、第1のキャリブレーション制御信号311が任意の値を示すときに、キャリブレーション対象の比較器の出力信号を、任意の整数k回サンプリングして累積する。ここで、比較器の出力信号は0または1である。この累積値がk/2よりも高い場合は、第1の比較器211のコンパレータオフセットが小さくなる方向に、第1のキャリブレーション制御信号311の値を調整する。このような調整を任意の整数iステップ繰り返すことで、iビットの2分探索で得られる精度でキャリブレーションを行うことが出来る。以上の説明を図2Cの第5のタイムチャートgに当てはめると、以下のとおりとなる。領域g1は、第1ステップの第1サンプリングの出力信号を示す。領域g2は、第1ステップの第kサンプリングの出力信号を示す。領域g3は、第2ステップの第1サンプリングの出力信号を示す。領域g4は、第iステップの第k-1サンプリング出力信号を示す。領域g5は、第iステップの第kサンプリング出力信号を示す。領域g6は、キャリブレーション対象である比較器の休止状態を示す。なお、領域g7~g12は、第2の比較器212がキャリブレーション対象である場合の、領域g1~g6と同じ内容を示す。同様に、以上の説明を図2Cの第7のタイムチャートiに当てはめると、以下のとおりとなる。領域i1は、第1ステップの第1のキャリブレーション制御信号311を示す。領域i2は、第2ステップの第1のキャリブレーション制御信号311を示す。領域i3は、第iステップの第1のキャリブレーション制御信号311を示す。同様に、以上の説明を図2Cの第6のタイムチャートhに当てはめると、以下のとおりとなる。領域i1は、第1ステップの第2のキャリブレーション制御信号312を示す。領域i2は、第2ステップの第2のキャリブレーション制御信号312を示す。領域i3は、第iステップの第2のキャリブレーション制御信号312を示す。以上に説明したようなキャリブレーションを実施することで、ADC100の特性が劣化することなく、比較器のオフセットを調整することが可能となる。実際に実装される比較器およびオフセットキャンセル機能にもよるが、典型的な例では、数mV以下のオフセットまで調整することが可能である。また、PGAの利得変更が頻発する場合などでは、利得更新信号GUを利得設定信号GSが変化する度に必ずしも生成する必要は無い。例えば、連続する利得更新信号GUを生成する条件として、所定のインターバルを設けても良い。これは、温度や電源電圧などの環境変動が、1秒に1回以下程度の少ない頻度で発生するのが一般的であって、数百マイクロ秒程度毎に行われる利得制御の頻度に比べると十分に少なく、インターバルを設けても内部回路の追従速度としては十分であるからである。第2の実施形態本発明の第1の実施形態として、ADC内の比較器を対象としたキャリブレーションの例を示した。この他の応用例として、ADCの変換速度や精度を最適化する手法を、本発明の第2の実施形態に示す。一般的に、製造プロセスや使用時温度などの変動により、半導体集積回路に用いている各種素子の動作速度が変動する。そこで、従来の設計では、回路設計の段階で十分な動作マージンを確保する手法が主に用いられていた。これは、最悪な条件でも確実に動作するように、標準的な動作条件では無駄となる余計な電力を消費することに繋がり、また、回路面積の増大にも繋がっていた。回路の動作速度や、信号の変換精度などを調整するためには、オペアンプなどのアナログ回路においてはバイアス電流を変化させる方法があり、ロジック回路においては内部レギュレータなどから生成される電源電圧を変化させる方法がある。しかし、これらの変化は、その応答速度がADCの動作速度よりも遥かに遅いため、回路動作中に変動させようとすれば、ADC変換の精度の劣化を招くことになってしまう。そこで、本実施形態では、本発明の第1の実施形態の場合と同様に、利得の切り替えと同じタイミングで電源電圧やバイアス電流の変更を実行する。こうすることで、事実上、変換精度の劣化が受信精度に影響を与えることなく、その動作による精度劣化などの副作用を隠蔽することが出来る。図3は、本発明の第2の実施形態によるADC500の構成を示すブロック回路図である。図3に示したADC500の構成要素について説明する。図3に示したADC500は、ADC入力部501と、参照電圧制御回路部510と、レギュレータ回路部520と、内部ADC回路部530と、ADC出力部506とを含んでいる。レギュレータ回路部520は、増幅器521と、トランジスタ522とを含んでいる。この例では、トランジスタ522としてPチャネル型FETFieldEffectTransistor:電界効果トランジスタを用いるものとする。内部ADC回路部530は、増幅器531と、第1のバイアス電流源532と、比較器533と、第2のバイアス電流源534と、内部論理回路部535とを含んでいる。図3に示したADC500の構成要素の接続関係について説明する。まず、ADC500の外部において、モニタ回路部410の出力部が、制御論理回路部420の第1の入力部に接続されている。制御論理回路部420の第2の入力部は、図1に示した本発明の第1の実施形態の利得更新信号生成論理回路部64の出力部などに接続されているものとする。次に、制御論理回路部420の第1の出力部は、参照電圧制御回路部510の入力部に接続されている。制御論理回路部420の第2の出力部は、第1のバイアス電流源532の制御信号入力部に接続されている。制御論理回路部420の第3の出力部は、第2のバイアス電流源534の制御信号入力部に接続されている。参照電圧制御回路部510の出力部は、増幅器521の反転側入力部に接続されている。増幅器521の第1の電源入力部は、第1の電源503に接続されている。増幅器521の図示されない第2の電源入力部は、第2の電源505に接続されているものとする。トランジスタ522のソースは、第1の電源503に接続されている。トランジスタ522のゲートは、増幅器521の出力部に接続されている。トランジスタ522のドレインは、増幅器521の非反転側入力部と、増幅器531の第1の電源入力部と、比較器533の第1の電源入力部と、内部論理回路部535の第1の電源入力部とに共通接続されている。増幅器531の第2の電源入力部は、第1のバイアス電流源532を介して、第2の電源505に接続されている。比較器533の第2の電源入力部は、第2のバイアス電流源534を介して、第2の電源505に接続されている。内部論理回路部535の第2の電源入力部は、第2の電源505に接続されている。増幅器531の入力部には、ADC入力部501が接続されている。増幅器531の出力部後段には、比較器533の入力部が接続されている。比較器533の出力部は、内部論理回路部535の入力部に接続されている。内部論理回路部535の出力部は、ADC出力部506に接続されている。図3に示したADC500、モニタ回路部410および制御論理回路部420の動作について説明する。モニタ回路部410は、製造プロセス、電源電圧、温度などの特性を検出して、その検出結果を表す特性信号411を生成して、制御論理回路部420に向けて出力する。制御論理回路部420は、特性信号411と、利得更新信号421とに基づいて、参照電圧制御信号422と、第1および第2のバイアス電流制御信号423、424とを生成する。制御論理回路部420は、参照電圧制御信号422を参照電圧制御回路部510に向けて出力することで、参照電圧制御回路部510の動作を制御する。制御論理回路部420は、第1のバイアス電流制御信号423を第1のバイアス電流源532に向けて出力することで、第1のバイアス電流源532の動作を制御する。制御論理回路部420は、第2のバイアス電流制御信号424を第2のバイアス電流源533に向けて出力することで、第2のバイアス電流源533の動作を制御する。参照電圧制御回路部510は、参照電圧502を生成して、レギュレータ回路部520に向けて出力することで、レギュレータ回路部520の動作を制御する。レギュレータ回路部520は、参照電圧502に基づいて、内部電源電圧504を生成する。内部ADC回路部530は、内部電源電圧504を受けて、AD変換を行う。図4は、本発明の第2の実施形態によるADC500の構成要素の動作の一例を示すタイムチャートである。図4は、第1~第5のタイムチャートj~nを含んでいる。第1のタイムチャートjは、利得設定信号GSの時間変化の一例を示している。第2のタイムチャートkは、利得更新信号421の時間変化の一例を示している。第3のタイムチャートlは、ADC入力信号の時間変化の一例を示している。第4のタイムチャートmは、内部電源電圧504の時間変化の一例を示している。第5のタイムチャートnは、第1または第2のバイアス電流源532、534を流れるバイアス電流の時間変化の一例を示している。第1~第5のタイムチャートj~nにおいて、横軸は時間経過を表し、縦軸は各種信号の強度を表している。説明のために、図4のタイムチャートにおいて、時間が経過する方向に向かって、第1~第3の時刻T1~T3を設定する。また、第1の時刻T1以前の期間を第1の期間D1と呼び、第1の時刻T1から第2の時刻T2までの期間を第2の期間D2と呼び、第2の時刻T2から第3の時刻T3までの期間を第3の期間D3と呼び、第3の時刻T3以降の期間を第4の期間D4と呼ぶ。本発明の第1の実施形態の場合と同様に、第1の期間D1において、ADC入力信号の振幅が小さすぎることが検出されると、第1の時刻T1に利得設定信号GSが変更されて、利得更新信号421が生成される。その結果、遷移時間TTの間に、ADC入力信号の振幅が所望範囲内に調整される。本実施形態ではさらに、第1の時刻T1において、内部電源電圧504およびバイアス電流が適宜に調整される。第2の期間D2の後半で、ADC入力信号の振幅が大きくなり過ぎたことが検出されると、第2の時刻T2に利得設定信号GSが変更されて、利得更新信号421が生成される。その結果、遷移時間TTの間に、ADC入力信号の振幅が所望範囲内に調整される。さらに、バイアス電流が適宜に調整されるが、内部電源電圧504は必ずしも変更されなくても良い。第3の時刻T3以降も、内部電源電圧504やバイアス電流の調整が続くが、いずれの場合も、これらの調整は、本発明の第1の実施形態の場合と同様に、PGAの利得が更新されるタイミングに合わせて行われる。使用されるADCの方式に拠るものの、一般的なADCは、内部にアナログ増幅器、比較器、内部論理回路部などを含んで構成されている。これらの構成要素は、製造プロセスや動作時周辺温度などにばらつきが発生しても十分に動作できるように、内部電源電圧504やバイアス電流に余裕を持たせて設計される。ADCの消費電力や占有面積を最小化するためには、製造プロセスや周辺温度のばらつきに応じて、内部電源電圧504やバイアス電流を適宜に調整する機構が必要である。これらの調整には、回路構成に応じた所定の遷移時間を要する。したがって、本発明の第1の実施形態と同様に、PGAの利得を切り替えるタイミングに合わせてこれらの調整を行うことで、その応答を隠蔽することが可能である。第3の実施形態本発明の機構は、ADCのキャリブレーションや性能調整に限らず、連続受信動作が必要とされるRFICの内部回路におけるキャリブレーションや特性調整にも用いることが出来る。これらの内部回路におけるキャリブレーション対象の具体例としては、LNAの利得、ミキサの歪み、PGAのDCDirectCurrent:直流オフセット、フィルタのカットオフ周波数、ADC後段のデジタルフィルタのフィルタリング特性、などが挙げられる。特に、ダイレクトコンバージョン方式の受信回路では、DCオフセットが存在すると、PGAやデジタルフィルタなどで信号が増幅された場合に、回路のダイナミックレンジを超過する可能性があり、DCオフセットを除去する必要がある。このとき、DCオフセットの除去は、設定された利得に応じて行われるため、各サブブロックでDCオフセットのキャリブレーションを実施する場合がある。このような場合でも、利得更新信号GUをトリガーとして用いてキャリブレーション動作を開始することで、受信制度の劣化を回避することが可能となる。第4の実施形態本発明の第4の実施形態として、携帯電話などの無線通信システムへの応用について説明する。現在の無線通信システムは、通信方式の多様化や、広帯域通信の実現などのために、非常に大規模かつ複雑になっている。これらの変化に対応するために、RFICの内部でも高集積化や高機能化が進んでいる。本実施形態では、実装面積の削減のために、従来は外付けされていた素子の機能を内部に取り込んだRFICを例に挙げる。具体的には、バランやインダクタなどの受動素子、SAWSurfaceAcousticWave:表面弾性波フィルタなどが機能的にRFICに内蔵されている。本実施形態による無線通信システムは、このようなRFICと、その外部に接続されたフロントエンドモジュール、送信用電力増幅器、デュプレクサー、RFIC、電源管理ICおよびデジタルベースバンドプロセッサを含むものとする。図5は、本発明の第4の実施形態による無線通信システムの構成を示すブロック回路図である。図5に示した無線通信システムの構成要素について説明する。図5に示した無線通信システムは、フロントエンドモジュール600と、送信用電力増幅器610と、アンテナ620と、半導体装置700と、デジタルベースバンドプロセッサ800と、電力管理IC900とを含んでいる。半導体装置700は、LNA711と、受信側ローカル周波数生成部712と、受信側分周器713と、受信側ミキサ714と、Nステージ720と、ADC731と、デジタルフィルタ732と、インタフェース部740と、送信側論理回路部751と、DAC753と、送信側フィルタ753と、送信側ローカル周波数生成部754と、送信側分周器755と、送信側ミキサ756と、送信側PGA757と、バラン758とを含んでいる。なお、ここではデュプレクサーを図示しない。Nステージ720は、受信側PGA721と、受信側フィルタ722とを含んでいる。図5に示した無線通信システムの構成要素の接続関係について説明する。アンテナ620は、フロントエンドモジュール600の入出力部に接続されている。フロントエンドモジュール600の出力部は、LNA711の入力部に接続されている。LNA711の出力部は、受信側ミキサ714の第1の入力部に接続されている。受信側ローカル周波数生成部712の出力部は、受信側分周器713の入力部に接続されている。受信側分周器713の出力部は、受信側ミキサ714の第2の入力部に接続されている。受信側ミキサ714の出力部は、受信側PGA721の入力部に接続されている。受信側PGA721の出力部は、受信側フィルタ722の入力部に接続されている。受信側フィルタ722の出力部は、ADC731の入力部に接続されている。ADC731の出力部は、デジタルフィルタ732の入力部に接続されている。デジタルフィルタ732の出力部は、インタフェース部740の入力部に接続されている。インタフェース部740の入出力部は、デジタルベースバンドプロセッサ800の入出力部に接続されている。インタフェース部740の出力部は、送信側論理回路部751の入力部に接続されている。送信側論理回路部751の出力部は、DAC752の入力部に接続されている。DAC752の出力部は、送信側フィルタ753の入力部に接続されている。送信側フィルタ753の出力部は、送信側ミキサ756の第1の入力部に接続されている。送信側ローカル周波数生成部754の出力部は、送信側分周器755の入力部に接続されている。送信側分周器755の出力部は、送信側ミキサ756の第2の入力部に接続されている。送信側ミキサ756の出力部は、送信側PGAの入力部に接続されている。送信側PGAの出力部は、バラン758の入力部に接続されている。バラン758の出力部は、送信用電力増幅器610の入力部に接続されている。送信用電力増幅器610の出力部は、フロントエンドモジュール600の入力部に接続されている。電源管理900は、半導体装置700およびデジタルベースバンドプロセッサ800に接続されている。図5に示した無線通信システムは、1つのアンテナ620と、1系統の受信系と、1系統の送信系とを含んでいる。1つのアンテナと、1系統の受信系とを含む本発明の第1の実施形態の場合と同様に、本発明は、送信系の動作についても適用可能である。さらに、複数のアンテナおよび複数の送受信系を含むMIMOMultiInputMultiOutput:多入力多出力型の無線通信システムなどの、一般的な無線通信システムについても同様に適用可能である。第5の実施形態本発明の第5の実施形態として、図1のADC41,42を、フラッシュADCを用いて構成した場合への適用について説明する。通常のフラッシュADCでは、nレベルのADC出力を得るために、n-1個の比較器を用いる。これらn-1個の比較器は、入力電圧VINと、n-1個の比較電圧V0~Vn-2との比較動作を行って、n-1個の出力信号CO0~COn-2を得る。これらn-1個の出力信号CO0~COn-2は、温度計符合とも呼ばれる。これらn-1個の比較器に、余分な比較器を1個以上追加することで、比較器のバックグランドキャリブレーションを、交代で実施することが出来る。このとき、比較動作とキャリブレーション動作との切り替えを一定周期で行うと、本発明の第1の実施形態でも説明したとおり、その周期に対応する周波数を有する不要信号成分が発生してしまう。本実施形態では、利得更新信号GUを用いて、キャリブレーション対象となる比較器の切り替えを利得の変更が発生するタイミングに合わせて行うことで、このような不要信号成分の発生を回避することが可能となる。すなわち、連続動作を行う受信方式にフラッシュADCを利用することが好ましくなる。図6Aは、本発明の第5の実施形態によるフラッシュADCの構成を示すブロック回路図である。図6Aに示したフラッシュADCの構成要素について説明する。図6Aに示したフラッシュADCは、N1個の比較器C0~CNと、N-1個のノードN0~Nn-1と、N-2個の抵抗R1~Rn-2と、スイッチ群Sとを含んでいる。図6Aに示したフラッシュADCの構成要素流説族関係について説明する。N-1の抵抗R1~Rn-2は、直列に接続されている。これらN-1の抵抗R1~Rn-2の端部および接続部を、N-1個のノードN0~Nn-1と呼ぶ。N個の比較器C0~CNのそれぞれは、一方の入力部に入力電圧VINの入力部が接続されており、他方の入力部には、スイッチ群Sを介して、N-1個のノードN0~Nn-1のいずれかが接続されている。図6Aに示したフラッシュADCの動作について説明する。直列に接続されたN-2個の抵抗R1~Rn-2は、その両端部に第1および第2の参照電圧Vref_pおよびVref_mを印加されて、その電位差を分圧してN-1個のノードN0~Nn-1から出力する。比較器は、2個余分に用意されており、そのうちN-1個が、オフセット制御信号OC0~OCnに基づいて入力信号のAD変換動作を行い、1個がバックグランドキャリブレーションを行う。このバックグランドキャリブレーションは、本発明の第1の実施形態と同様に、利得変更のタイミングに合わせて行われる。比較器C0は、比較器C1がキャリブレーション中の場合にのみAD変換に使用されて、その他の比較器C2~CNがキャリブレーション中の場合は使用されないものとする。なお、比較器の切り替え順序については、特に制限は無く、本発明を限定するものではない。一例として、昇順に切り替える場合について説明する。図6Bは、本発明の第5の実施形態によるフラッシュADCにおいてキャリブレーション対象となる比較器の切り替え動作の一例を示すタイムチャートである。図6Bのタイムチャートは、第1のタイムチャートoと、第2のタイムチャートpとを含んでいる。第1のタイムチャートoは、キャリブレーション対象の比較器の時間変化を表している。第2のタイムチャートpは、利得更新信号GUの時間変化を表している。図6Bにおいて、横軸は時間の経過を表している。図6Bの例では、まず、第1の時刻T1において、第0の比較器C0のキャリブレーションが開始している。このとき、利得更新信号GUは生成されていないが、これは回路の初期動作に含まれるキャリブレーションである。次に、第2の時刻T2において、利得更新信号GUの生成に伴い、第1の比較器C1のキャリブレーションが開始している。次に、第3の時刻T3において、同じく利得更新信号GUの生成に伴い、第2の比較器C2のキャリブレーションが開始している。同様に、利得更新信号GUの生成に伴ってキャリブレーション対象となる比較器が切り替わり続けるものとする。その後、第4の時刻T4において、最後の比較器Cnの次には第0の比較器C0がキャリブレーションされて、以下繰り返しとなる。第6の実施形態本発明の第1~第5の実施形態では、PGAの利得切り替えに同期して、他の回路部のキャリブレーションを実施する手法について説明した。本発明の第6の実施形態では、PGAの利得切り替えと同様に、受信チャンネルの切り替えに同期した場合にも、同様の効果が得られることを説明する。本発明の第1の実施形態では、復調する所望のチャンネルに合わせてローカル信号の周波数を変化させた上で、図1に示したミキサ20が、アンテナ部80から受信したRF信号と、このローカル信号との乗算を行う。このローカル信号は、RFICに内蔵された、図示されないPLLPhaseLockedLoop:位相同期回路で生成されるものとする。ローカル信号の周波数を切り替えるにあたって、切り替え前の周波数から切り替え後の周波数に遷移するまでには、一般的に数十~数百マイクロ秒などの、比較的長い時間を要する。この遷移時間は、PLL回路のロックアップを伴うので、その間の通信状態は正常とは言えず、有意な情報伝送は行われない。したがって、ローカル信号の周波数を遷移する間に、本発明の第1~第5の実施形態で説明したようなキャリブレーション対象回路部の入れ替えを実施しても、連続受信に係る問題は発生しない。図7Aは、本発明の第6の実施形態による半導体装置の構成要素の動作の一例を示すタイミングチャートである。図7Aのタイミングチャートは、第1~第3のタイミングチャートq~sを含んでいる。第1のタイミングチャートqは、受信チャンネルの切り替えを表している。第2のタイミングチャートrは、PLL回路の状態を表している。第3のタイミングチャートsは、キャリブレーションの状態を表している。図7Aにおいて、横軸は時間の経過を表しており、この順番に第1~第6の時刻T1~T6が配置されている。第1のタイミングチャートqにおいて、第1の時刻T1から第4の時刻T4までの領域q1は、第1の受信チャンネルが選択されていることを表している。また、第4の時刻T4以降の領域q2は、第2の受信チャンネルが選択されていることを表している。第2のタイミングチャートrにおいて、第1の時刻T1から第3の時刻T3までの期間R1と、第4の時刻T4から第6の時刻T6までの期間R2とは、それぞれ、PLL回路がロックアップ状態であることを表している。また、第3の時刻T3から第4の時刻T4までの領域r1は、PLL回路がロック状態であることを表している。第3のタイミングチャートsにおいて、第1の時刻T1から第2の時刻T3までの期間S1と、第4の時刻T4から第5の時刻T5までの期間S2とは、それぞれ、受信チャンネルが切り替え中であり、かつ、所望の回路部がキャリブレーション状態であることを表している。また、通常、受信チャンネルの切り替え後には、利得の制御も合わせて実施される場合が多い。この場合は、本発明の第1~第5の実施形態で用いた利得更新信号GUをトリガーとして用いることで、受信動作に影響しないキャリブレーションを行うことが出来る。図7Bは、本発明の第6の実施形態による半導体の構成要素の動作の他の一例を示すタイミングチャートである。図7Bのタイミングチャートは、第1~第4のタイミングチャートt~wを含んでいる。第1のタイミングチャートtは、受信チャンネルの切り替えを表している。第2のタイミングチャートuは、PLL回路の状態を表している。第3のタイミングチャートvは、利得更新信号GUの時間変化を表している。第4のタイミングチャートwは、キャリブレーションの状態を表している。図7Bにおいて、横軸は時間の経過を表しており、この順番に第1~第8の時刻T1~T8が配置されている。第1のタイミングチャートtにおいて、第1の時刻T1から第5の時刻T5までの領域t1は、第1の受信チャンネルが選択されていることを表している。また、第5の時刻T5以降の領域t2は、第2の受信チャンネルが選択されていることを表している。第2のタイミングチャートuにおいて、第1の時刻T1から第2の時刻T2までの期間U1と、第5の時刻T5から第6の時刻T6までの領域U2とは、それぞれ、PLL回路がロックアップ状態であることを表している。また、第2の時刻T2から第5の時刻T5までの領域u1は、PLL回路がロック状態であることを表している。第3のタイミングチャートvにおいて、第2の時刻T2から第3の時刻T3までの期間と、第6の時刻T6から第7の時刻T7までの期間とは、利得更新信号GUが生成出力されていることを表している。第4のタイミングチャートwにおいて、第3の時刻T3から第4の時刻T4までの期間W1と、第7の時刻T7から第8の時刻T8までの期間W2とは、所望の回路部がキャリブレーション状態であることを表している。以上に説明した本発明の第1~第6の実施形態によるそれぞれの回路部は、技術的に矛盾しない範囲内において、自由に組み合わせることが可能である。"