相補的にデータを記憶するメモリセルがロウ方向およびカラム方向にマトリクス状に配置されたメモリセルアレイと、前記メモリセルアレイのカラムごとに設けられ、前記メモリセルから読み出されたデータに基づいて相補的に駆動されるビット線対と、前記メモリセルアレイのロウごとに設けられ、前記メモリセルのロウ選択を行うワード線と、前記ビット線対の電位に基づいて前記メモリセルに記憶されたデータを検出するセンスアンプと、前記メモリセルアレイのロウごとに設けられ、前記メモリセルの読み出し動作を模擬するダミーセルと、前記ダミーセルから読み出されたデータに基づいて相補的に駆動されるダミービット線対と、前記ダミービット線対の電位差に基づいて前記メモリセルの読み出し動作を制御する読み出し制御部とを備えることを特徴とする半導体記憶装置。前記読み出し制御部は、前記ダミービット線対の電位差に基づいて、前記センスアンプを活性化させるタイミングを制御するセンスアンプ制御部を備えることを特徴とする請求項1に記載の半導体記憶装置。前記読み出し制御部は、前記ダミービット線対の電位差に基づいて、前記ビット線対のプリチャージのタイミングを制御するプリチャージ制御部を備えることを特徴とする請求項1または2に記載の半導体記憶装置。前記読み出し制御部は、前記ダミービット線対の電位差に基づいて、選択ロウのワード線を駆動するタイミングを制御するアドレスデコーダを備えることを特徴とする請求項1から3のいずれか1項に記載の半導体記憶装置。前記メモリセルは、第1の駆動トランジスタと第1の負荷トランジスタとが互いに直列接続され、その接続点に第1の記憶ノードが設けられた第1のCMOSインバータと、第2の駆動トランジスタと第2の負荷トランジスタとが互いに直列接続され、その接続点に第2の記憶ノードが設けられた第2のCMOSインバータと、前記第1の記憶ノードと前記ビット線対の一方の間に接続された第1の伝送トランジスタと、前記第2の記憶ノードと前記ビット線対の他方の間に接続された第2の伝送トランジスタとを備え、前記第1のCMOSインバータと前記第2のCMOSインバータの出力と入力とが互いにクロスカップリングされ、前記第1の伝送トランジスタのゲートと前記第2の伝送トランジスタのゲートとは前記ワード線に接続され、前記ダミーセルは、第1のダミー駆動トランジスタと第1のダミー負荷トランジスタとが互いに直列接続され、その接続点に第1のダミーノードが設けられた第1のダミーCMOSインバータと、第2のダミー駆動トランジスタと第2のダミー負荷トランジスタとが互いに直列接続され、その接続点に第2のダミーノードが設けられた第2のダミーCMOSインバータと、前記第1のダミーノードと前記ダミービット線対の一方の間に接続された第1のダミー伝送トランジスタと、前記第2のダミーノードと前記ダミービット線対の他方の間に接続された第2のダミー伝送トランジスタとを備え、前記第1のダミーCMOSインバータの入力は電源電位に接続され、前記第2のダミーCMOSインバータの入力は接地電位に接続され、前記第1のダミー伝送トランジスタのゲートと前記第2のダミー伝送トランジスタのゲートとは前記ワード線に接続されていることを特徴とする請求項1から4のいずれか1項に記載の半導体記憶装置。前記第1の駆動トランジスタと前記第1ダミー駆動トランジスタ、前記第2の駆動トランジスタと前記第2ダミー駆動トランジスタ、前記第1の負荷トランジスタと前記第1のダミー負荷トランジスタ、前記第2の負荷トランジスタと前記第2のダミー負荷トランジスタ、前記第1の伝送トランジスタと前記第1のダミー伝送トランジスタ、前記第2の伝送トランジスタと前記第2のダミー伝送トランジスタはそれぞれ同じサイズのトランジスタで構成されていることを特徴とする請求項5に記載の半導体記憶装置。そこで、消費電力を低減させる半導体記憶装置を提供することである。実施形態の半導体記憶装置によれば、メモリセルアレイと、ビット線対と、ワード線と、センスアンプと、ダミーセルと、ダミービット線対と、読み出し制御部とが設けられている。メモリセルアレイは、相補的にデータを記憶するメモリセルがロウ方向およびカラム方向にマトリクス状に配置されている。ビット線対は、前記メモリセルアレイのカラムごとに設けられ、前記メモリセルから読み出されたデータに基づいて相補的に駆動される。ワード線は、前記メモリセルアレイのロウごとに設けられ、前記メモリセルのロウ選択を行う。センスアンプは、前記ビット線対の電位に基づいて前記メモリセルに記憶されたデータを検出する。ダミーセルは、前記メモリセルアレイのロウごとに設けられ、前記メモリセルの読み出し動作を模擬する。ダミービット線対は、前記ダミーセルから読み出されたデータに基づいて相補的に駆動される。読み出し制御部は、前記ダミービット線対の電位差に基づいて前記メモリセルの読み出し動作を制御する。以下、実施形態に係る半導体記憶装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。図1は、一実施形態に係る半導体記憶装置の概略構成を示すブロック図である。図1において、半導体記憶装置には、メモリセルアレイ11、ダミーセルアレイ13、ワード線ドライバ15、アドレスデコーダ16、プリチャージイコライズ回路17、カラムスイッチ18、ダミーカラムスイッチ19、センスアンプ20、出力バッファ21、ダミービット線電位差比較部22、センスアンプ制御部23およびプリチャージ制御部24が設けられている。ここで、メモリセルアレイ11には、相補的にデータを記憶するメモリセル12がロウ方向およびカラム方向にマトリックス状に配置されている。そして、メモリセルアレイ11には、メモリセル12のロウ選択を行うワード線WL0~WLnがロウごとに設けられるとともに、メモリセル12のカラム選択を行うビット線対Bt0~Btm、Bc0~Bcmがカラムごとに設けられている。なお、ビット線対Bt0~Btm、Bc0~Bcmは、メモリセル12から読み出されたデータに基づいて相補的に駆動される。ダミーセルアレイ13には、メモリセル12の読み出し動作を模擬するダミーセル14がロウごとに配置されている。なお、ダミーセル14は、固定されたデータを相補的に記憶させることができる。また、ダミーセル14では、ワード線WL0~WLnがロウごとにメモリセル12と共有されている。そして、メモリセル12と同一の読み出しタイミングでダミーセル14からデータを読み出させることができる。また、ダミーセルアレイ13には、ダミーセル14から読み出されたデータに基づいて相補的に駆動されるダミービット線対DBt、DBcが設けられている。プリチャージイコライズ回路17は、メモリセル12からデータを読み出す前に、ビット線対Bt0~Btm、Bc0~Bcmをハイレベルにプリチャージし、イコライズすることができる。カラムスイッチ18は、メモリセルアレイ11のカラム選択を行わせるビット線対Bt0~Btm、Bc0~Bcmを選択することができる。ダミーカラムスイッチ19は、ダミーセルアレイ13のダミービット線対DBt、DBcを選択することができる。センスアンプ20は、メモリセル12からビット線対Bt0~Btm、Bc0~Bcmに相補的に読み出された信号に基づいて、メモリセル12に記憶されているデータを検出することができる。出力バッファ21は、センスアンプ20による検出結果に基づいて読み出しデータRDを出力することができる。ダミービット線電位差比較部22は、ダミービット線対DBt、DBcの電位を比較し、ダミービット線対DBt、DBcの電位差の比較結果Compを出力することができる。センスアンプ制御部23は、ダミービット線対DBt、DBcの電位差の比較結果Compに基づいて、センスアンプ20を活性化させるタイミングを制御することができる。なお、ダミービット線電位差比較部22は、ダミービット線対DBt、DBcの電位差が閾値TH以下の場合、比較結果Compをハイレベル、ダミービット線対DBt、DBcの電位差が閾値THを超える場合、比較結果Compをロウレベルに設定することができる。また、閾値THはセンスアンプ20のミスマッチ耐性から決めることができ、例えば、100mV~150mV程度に設定することができる。プリチャージ制御部24は、ダミービット線対DBt、DBcの電位差の比較結果Compに基づいて、ビット線対Bt0~Btm、Bc0~Bcmのプリチャージのタイミングを制御することができる。アドレスデコーダ16は、ダミービット線対DBt、DBcの電位差の比較結果Compに基づいて、選択ロウのワード線WL0~WLnを駆動するタイミングを制御することができる。ワード線ドライバ15は、アドレスデコーダ16にて指定された選択ロウのワード線WL0~WLnを駆動することができる。そして、この半導体記憶装置では、比較結果Compによりメモリセル12に記憶されているデータを検出させるのに十分な電位差が選択カラムのビット線対Bt0~Btm、Bc0~Bcmに発生している時に、センスアンプ20を活性化させるとともに、ワード線WL0~WLnによるロウ選択を解除させることができる。したがって、タイミングのミスマッチを減らしつつ、消費電力を低減させることができる。図2は、図1の半導体記憶装置の各部の電圧波形の一例を示すタイミングチャートである。図2において、アドレスADがアドレスデコーダ16に入力されると、そのアドレスADに基づいてカラム選択信号COLが生成され、カラムスイッチ18およびダミーカラムスイッチ19に出力される。そして、カラムスイッチ18において、カラム選択信号COLで指定されるカラムが選択され、選択カラムのビット線対Btm、Bcmがセンスアンプ20に接続される。また、ダミーカラムスイッチ19にカラム選択信号COLが入力されると、ダミーカラムスイッチ19がオンされ、ダミービット線対DBt、DBcがダミービット線電位差比較部22に接続される。そして、ダミービット線電位差比較部22において、ダミービット線対DBt、DBcの電位が比較されることでダミービット線対DBt、DBcの電位差の比較結果Compが生成され、アドレスデコーダ16、センスアンプ制御部23およびプリチャージ制御部24に出力される。そして、プリチャージ制御部24にダミービット線対DBt、DBcの電位差の比較結果Compが入力されると、その電位差の比較結果Compに基づいてプリチャージ信号PCHが生成され、プリチャージイコライズ回路17に出力される。また、センスアンプ制御部23にダミービット線対DBt、DBcの電位差の比較結果Compが入力されると、その電位差の比較結果Compに基づいてセンスアンプイネーブル信号SAEが生成され、センスアンプ20に出力される。ここで、プリチャージ信号PCHが立ち上がる前は、プリチャージイコライズ回路17が活性化され、ビット線対Bt0~Btm、Bc0~Bcmおよびダミービット線対DBt、DBcがハイレベルにプリチャージされている。このため、ダミービット線対DBt、DBcの電位差が閾値TH以下になり、センスアンプ制御部23においてセンスアンプイネーブル信号SAEがロウレベルに設定されている。この結果、センスアンプ20は不活性化され、センスアンプ20の動作が停止されている。そして、プリチャージ制御部24において、ダミービット線対DBt、DBcの電位差が閾値TH以下の場合、クロック信号CLKの立ち上がりに従ってプリチャージ信号PCHが立ち上げられるt1。そして、プリチャージ信号PCHが立ち上がると、プリチャージイコライズ回路17が非活性化され、ビット線Bt0~Btmとビット線Bc0~Bcmとが互いに切り離されるとともに、ダミービット線DBtとダミービット線DBcとが互いに切り離される。また、アドレスデコーダ16において、ダミービット線対DBt、DBcの電位差が閾値TH以下の場合、クロック信号CLKが立ち上がると、アドレスADに基づいてロウ選択信号ROLが生成され、ワード線ドライバ15に出力される。そして、ワード線ドライバ15において、ロウ選択信号ROLで指定されるロウが選択され、選択ロウのワード線WLnの電位が立ち上げられるt2。そして、選択ロウのワード線WLnの電位が立ち上がると、そのワード線WLnを共有するメモリセル12およびダミーセル14からデータが読み出される。このため、それらのメモリセル12から読み出されたデータに基づいてビット線対Bt0~Btm、Bc0~Bcmに電位差が発生し、選択カラムのビット線対Btm、Bcmの電位差がカラムスイッチ18を介してセンスアンプ20に入力される。また、選択されたダミーセル14から読み出されたデータに基づいてダミービット線対DBt、DBcに電位差が発生し、ダミービット線対DBt、DBcの電位差がダミーカラムスイッチ19を介してダミービット線電位差比較部22に入力される。ここで、ダミービット線対DBt、DBcの電位差が選択カラムのビット線対Btm、Bcmの電位差に精度よく追従できるようにするため、ダミーセル14はメモリセル12と同サイズに構成することが好ましい。すなわち、ダミーセル14はメモリセル12のトランジスタと同サイズのトランジスタにより構成されることが好ましい。そして、ダミービット線電位差比較部22において、ダミービット線対DBt、DBcの電位差が閾値THを超えると、比較結果Compが立ち下がるt3。そして、センスアンプ制御部23において、比較結果Compが立ち下がると、センスアンプイネーブル信号SAEが立ち上がりt4、センスアンプ20は活性化される。このため、センスアンプ20において、選択カラムのビット線対Btm、Bcmの電位差に基づいて、選択セルに記憶されているデータが検出され、出力バッファ21を介して読み出しデータRDが出力される。ここで、ダミービット線対DBt、DBcの電位差が閾値THに達した時に、センスアンプイネーブル信号SAEを立ち上げるためのタイミング制御を開始させることにより、メモリセル12に記憶されているデータを検出させるのに十分な電位差がビット線対Btm、Bcmに発生している時にセンスアンプ20を速やかに活性化させることができ、データの読み出し速度を高速化することができる。また、アドレスデコーダ16において、比較結果Compが立ち下がると、選択ロウのワード線WLnの電位が立ち下げられるようにワード線ドライバ15に指示される。そして、ワード線ドライバ15において、アドレスデコーダ16からの指示に基づいて選択ロウのワード線WLnの電位が立ち下げられるt5。また、プリチャージ制御部24において、比較結果Compが立ち下がると、プリチャージ信号PCHが立ち下げられるt6。そして、プリチャージ信号PCHが立ち下がると、プリチャージイコライズ回路17が活性化され、ビット線対Bt0~Btm、Bc0~Bcmおよびダミービット線対DBt、DBcがハイレベルにプリチャージされるt7、t8。ここで、ワード線WLnの電位およびプリチャージ信号PCHが立ち下げられることで、メモリセル12を介してビット線対Bt0~Btm、Bc0~Bcmがディスチャージされるのが停止される。そして、ダミービット線対DBt、DBcの電位差が閾値THに達した時に、ワード線WLnの電位およびプリチャージ信号PCHを立ち下げるためのタイミング制御を開始させることにより、センスアンプ20が活性化された後に速やかにビット線対Bt0~Btm、Bc0~Bcmがディスチャージされるのを停止させることができる。このため、選択セルに記憶されているデータをセンスアンプ20にて検出させるための必要最小限の時間を確保しつつ、ビット線対Bt0~Btm、Bc0~Bcmがディスチャージされる時間を短縮することができ、消費電力を削減することができる。また、プリチャージ信号PCHが立ち下げられることで、センスアンプイネーブル信号SAEが立ち下がることでt10、センスアンプ20は非活性化させる。そして、ダミービット線対DBt、DBcの電位差が閾値TH以下になると、比較結果Compが立ち上がるt9。なお、メモリセル12の電源電圧が変化すると、メモリセル12の駆動力が変化する。例えば、電源電圧が高くなると、メモリセル12の駆動力が高くなり、セル電流が増大するため、ビット線対Btm、Bcmの電位差の開きが速くなる。一方、電源電圧が高くなると、ダミーセル14の駆動力も高くなり、ダミー電流が増大するため、ダミービット線対DBt、DBcの電位差の開きも速くなる。このため、比較結果Compの立ち下がりも速くなり、ビット線対Btm、Bcmの電位差の開きが速くなった場合においても、それに合わせてセンスアンプ20を活性化させるタイミングを速くすることが可能となることから、メモリセル12の駆動力の電源依存性に合わせて読み出しタイミングを制御することができる。また、ダミーセル14をロウごとに設けることにより、選択ロウのメモリセル12とダミーセル14とを同一のワード線WL0~WLnで駆動することができる。このため、ロウ間でワード線WL0~WLnの電位が立ち上がるタイミングにばらつきがある場合においても、ビット線対Bt0~Btm、Bc0~Bcmとダミービット線対DBt、DBcとの間で電位差が開くタイミングにばらつきがでるのを抑制することができる。図3は、図1のメモリセル12の構成の一例を示す回路図である。図3において、メモリセル12には、一対の駆動トランジスタD1、D2、一対の負荷トランジスタL1、L2、一対の伝送トランジスタF1、F2が設けられている。なお、負荷トランジスタL1、L2としては、Pチャンネル電界効果トランジスタ、駆動トランジスタD1、D2および伝送トランジスタF1、F2としては、Nチャンネル電界効果トランジスタを用いることができる。ここで、駆動トランジスタD1と負荷トランジスタL1とは互いに直列接続されることでCMOSインバータが構成され、駆動トランジスタD1と負荷トランジスタL1との接続点には記憶ノードNtが設けられている。駆動トランジスタD2と負荷トランジスタL2とは互いに直列接続されることでCMOSインバータが構成され、駆動トランジスタD2と負荷トランジスタL2との接続点には記憶ノードNcが設けられている。そして、これらの一対のCMOSインバータの出力と入力とが互いにクロスカップリングされることでフリップフロップが構成されている。そして、ワード線WLは、伝送トランジスタF1、F2のゲートに接続されている。また、ビット線Btは、伝送トランジスタF1を介して記憶ノードNtに接続されている。また、ビット線Bcは、伝送トランジスタF2を介して記憶ノードNcに接続されている。なお、ワード線WLは、図1のワード線WL0~WLnのいずれか1本分に対応し、ビット線Btは、図1のビット線Bt0~Btmのいずれか1本分に対応し、ビット線Bcは、図1のビット線Bc0~Bcmのいずれか1本分に対応する。そして、記憶ノードNt、Ncには相補的にデータが記憶される。すなわち、記憶ノードNtに論理値‘1’が記憶されている場合は記憶ノードNcに論理値‘0’が記憶される。記憶ノードNtに論理値‘0’が記憶されている場合は記憶ノードNcに論理値‘1’が記憶される。そして、図2に示すように、ワード線WLの電位が立ち上がると、伝送トランジスタF1、F2がオンする。このため、記憶ノードNt、Ncに保持されたデータに応じてビット線対Bt、Bcが相補的に駆動され、ビット線対Bt、Bcに電位差が発生する。そして、ビット線対Bt、Bcに発生した電位差は、図1のカラムスイッチ18を介してセンスアンプ20に入力される。図4は、図1のダミーセル14の構成の一例を示す回路図である。図4において、ダミーセル14には、一対のダミー駆動トランジスタDD1、DD2、一対のダミー負荷トランジスタDL1、DL2、一対のダミー伝送トランジスタDF1、DF2が設けられている。なお、ダミー負荷トランジスタDL1、DL2としては、Pチャンネル電界効果トランジスタ、ダミー駆動トランジスタDD1、DD2およびダミー伝送トランジスタDF1、DF2としては、Nチャンネル電界効果トランジスタを用いることができる。また、ダミー駆動トランジスタDD1、DD2は駆動トランジスタD1、D2とサイズおよび閾値電圧がそれぞれ同一になるように設定することができる。ダミー負荷トランジスタDL1、DL2は負荷トランジスタL1、L2とサイズおよび閾値電圧がそれぞれ同一になるように設定することができる。ダミー伝送トランジスタDF1、DF2は伝送トランジスタF1、F2とサイズおよび閾値電圧がそれぞれ同一になるように設定することができる。ここで、ダミー駆動トランジスタDD1とダミー負荷トランジスタDL1とは互いに直列接続されることでダミーCMOSインバータが構成され、ダミー駆動トランジスタDD1とダミー負荷トランジスタDL1との接続点にはダミーノードDtが設けられている。ダミー駆動トランジスタDD2とダミー負荷トランジスタDL2とは互いに直列接続されることでダミーCMOSインバータが構成され、ダミー駆動トランジスタDD2とダミー負荷トランジスタDL2との接続点にはダミーノードDcが設けられている。そして、ダミー駆動トランジスタDD1とダミー負荷トランジスタDL1とからなるダミーCMOSインバータの入力は電源電位VDDに接続されることで、ダミーノードDtには論理値‘0’が固定して記憶されている。また、ダミー駆動トランジスタDD2とダミー負荷トランジスタDL2とからなるダミーCMOSインバータの入力は接地電位に接続されることで、ダミーノードDcには論理値‘1’が固定して記憶されている。そして、ワード線WLは、ダミー伝送トランジスタDF1、DF2のゲートに接続されている。また、ダミービット線DBtは、ダミー伝送トランジスタDF1を介してダミーノードDtに接続されている。また、ダミービット線DBcは、ダミー伝送トランジスタDF2を介してダミーノードDcに接続されている。そして、図2に示すように、ワード線WLの電位が立ち上がると、ダミー伝送トランジスタDF1、DF2がオンする。このため、ダミーノードDt、Dcに保持されたデータに応じてダミービット線対DBt、DBcが相補的に駆動され、ダミービット線対DBt、DBcに電位差が発生する。そして、ダミービット線対DBt、DBcに発生した電位差は、図1のダミーカラムスイッチ19を介してダミービット線電位差比較部22に入力される。図5は、図1の1カラム分のプリチャージイコライズ回路17の構成の一例を示す回路図である。図5において、プリチャージイコライズ回路17には、プリチャージトランジスタM1~M3が設けられている。なお、プリチャージトランジスタM1~M3としてはPチャンネル電界効果トランジスタを用いることができる。そして、プリチャージトランジスタM1~M3のゲートは互いに接続され、プリチャージ信号PCHが入力される。また、ビット線Bt、Bc間には、プリチャージトランジスタM3が接続されている。また、ビット線Btは、プリチャージトランジスタM1を介して電源電位VDDに接続され、ビット線Bcは、プリチャージトランジスタM2を介して電源電位VDDに接続されている。そして、図1のメモリセル12からのデータの読み出し前には、プリチャージ信号PCHがロウレベルに維持される。このため、プリチャージトランジスタM1~M3がオンし、ビット線対Bt、Bcおよびダミービット線対DBt、DBcが電源電位VDDに接続されることで、ビット線対Bt、Bcおよびダミービット線対DBt、DBcがハイレベルにプリチャージされる。図6は、図1のセンスアンプ20及び出力バッファ21の構成の一例を示す回路図である。図6において、センスアンプ20には、アイソレーショントランジスタM11、M12、Pチャンネル電界効果トランジスタM13、M14およびNチャンネル電界効果トランジスタM15~M19が設けられている。なお、アイソレーショントランジスタM11、M12としては、Pチャンネル電界効果トランジスタを用いることができる。出力バッファ21にはインバータV1、V2が設けられている。そして、Pチャンネル電界効果トランジスタM13と、Nチャンネル電界効果トランジスタM15とは直列接続され、Pチャンネル電界効果トランジスタM13のゲートとNチャンネル電界効果トランジスタM15のゲートが互いに接続されることでインバータが構成されている。また、Pチャンネル電界効果トランジスタM14と、Nチャンネル電界効果トランジスタM16とは直列接続され、Pチャンネル電界効果トランジスタM14のゲートとNチャンネル電界効果トランジスタM16のゲートが互いに接続されることでインバータが構成されている。そして、これら1対のインバータの一方の出力が他方のインバータの入力にそれぞれ接続されることでフリップフロップが構成されている。そして、Pチャンネル電界効果トランジスタM13のゲートと、Nチャンネル電界効果トランジスタM15のゲートと、Pチャンネル電界効果トランジスタM14のドレインと、Nチャンネル電界効果トランジスタM16のドレインは、インバータV1の入力に接続されている。Pチャンネル電界効果トランジスタM14のゲートと、Nチャンネル電界効果トランジスタM16のゲートと、Pチャンネル電界効果トランジスタM13のドレインと、Nチャンネル電界効果トランジスタM15のドレインは、インバータV2の入力に接続されている。また、Nチャンネル電界効果トランジスタM15にはNチャンネル電界効果トランジスタM17が直列接続され、Nチャンネル電界効果トランジスタM16にはNチャンネル電界効果トランジスタM18が直列接続されている。Nチャンネル電界効果トランジスタM17、M18のソースは、Nチャンネル電界効果トランジスタM19のドレインに接続されている。また、ビット線Btは、アイソレーショントランジスタM11を介してグローバルビット線GBtに接続され、ビット線Bcは、アイソレーショントランジスタM12を介してグローバルビット線GBcに接続されている。グローバルビット線GBtは、Nチャンネル電界効果トランジスタM17のゲートに接続され、グローバルビット線GBcは、Nチャンネル電界効果トランジスタM18のゲートに接続されている。アイソレーショントランジスタM11、M12のゲートおよびNチャンネル電界効果トランジスタM19のゲートには、センスアンプイネーブル信号SAEが入力される。なお、図6のセンスアンプは、必ずしもカラムごとに設ける必要はなく、複数のカラムで1個のセンスアンプを共有させるようにしてもよい。そして、図2に示すように、メモリセル12からのデータの読み出し前には、センスアンプイネーブル信号SAEはロウレベルに維持される。このため、Nチャンネル電界効果トランジスタM19はオフし、センスアンプ20の動作が停止されるとともに、アイソレーショントランジスタM11、M12がオンし、ビット線対Bt、Bcとともにグローバルビット線対GBt、GBcがプリチャージされる。そして、図2に示すように、センスアンプイネーブル信号SAEがロウレベルの状態で選択ロウのワード線WLnの電位が立ち上がることで、ビット線対Btm、Bcmの電位差が開くのに伴って、グローバルビット線対GBt、GBcの電位差が開くとともに、ダミービット線対DBt、DBcの電位差が開く。そして、ダミービット線対DBt、DBcの電位差が閾値THを超えると、センスアンプイネーブル信号SAEが立ち上がる。このため、アイソレーショントランジスタM11、M12がオフし、グローバルビット線対GBt、GBcがビット線対Bt、Bcと切り離されるとともに、センスアンプ20が活性化され、選択セルから読み出されたデータが検出される。ここで、ダミービット線対DBt、DBcの電位差が閾値THを超えた時にセンスアンプイネーブル信号SAEを立ち上げることにより、メモリセル12に記憶されているデータを検出させるのに十分な電位差がグローバルビット線対GBt、GBcに発生している時にセンスアンプ20を速やかに活性化させることができる。また、ダミービット線対DBt、DBcの電位差が閾値THを超えた時にアイソレーショントランジスタM11、M12をオフさせることにより、メモリセル12に記憶されているデータを検出させるのに十分な電位差がグローバルビット線対GBt、GBcに発生している時にグローバルビット線対GBt、GBcをビット線対Bt、Bcと切り離すことができる。このため、グローバルビット線対GBt、GBcへの余分なディスチャージを減少させることができ、消費電力を低減させることができる。図7は、図1のダミービット線電位差比較部22、センスアンプ制御部23およびプリチャージ制御部24の構成読み出し制御部の一例を示すブロック図である。図7において、ダミービット線電位差比較部22にはコンパレータ31が設けられている。センスアンプ制御部23にはAND回路32が設けられている。プリチャージ制御部24には遅延素子33およびAND回路34が設けられている。なお、遅延素子33としては、インバータまたはバッファなどのロジック回路を用いることができる。そして、このようなロジック回路の段数を調整することで、遅延時間を調整することができる。そして、コンパレータ31において、ダミービット線DBtの電位とダミービット線DBcの電位とが比較され、ダミービット線対DBt、DBcの電位差の比較結果Compが遅延素子33を介してAND回路34に入力されるとともに、アドレスデコーダ16に入力される。また、比較結果Compの反転信号がAND回路32に入力される。また、AND回路34にはクロック信号CLKが入力されるとともに、AND回路32にはプリチャージ信号PCHおよびリードライト信号RWが入力される。なお、リードライト信号RWは読み出し動作時にはハイレベル、書き込み動作時にはロウレベルに設定することができる。そして、図2に示すように、AND回路32において、読み出し動作時にプリチャージ信号PCHが立ち上がった後、比較結果Compが立ち下がることで、センスアンプイネーブル信号SAEが立ち上げられ、センスアンプ20が活性化される。また、アドレスデコーダ16において、比較結果Compが立ち下がると、選択ロウのワード線WLnの電位が立ち下げられるようにワード線ドライバ15に指示される。そして、ワード線ドライバ15において、アドレスデコーダ16からの指示に基づいて選択ロウのワード線WLnの電位が立ち下げられる。また、AND回路34において、クロック信号CLKが立ち上がった後、比較結果Compが立ち下がることで、プリチャージ信号PCHが立ち下げられ、プリチャージイコライズ回路17が活性化される。なお、遅延素子33は、プリチャージ信号PCHが立ち下がるタイミングは、ワード線WLnの電位が立ち下がるタイミングと同じまたは遅くなるように遅延時間を調整することができる。これにより、ダミービット線対DBt、DBcの電位差が閾値THに達した時に、センスアンプイネーブル信号SAEを立ち上げることが可能となるとともに、ワード線WLnの電位およびプリチャージ信号PCHを立ち下げるためのタイミング制御を開始させることができる。このため、メモリセル12に記憶されているデータを検出させるのに十分な電位差が選択カラムのビット線対Btm、Bcmに発生している時に、センスアンプ20を活性化させるとともに、ワード線WLnによるロウ選択を解除させることができる。このため、選択セルに記憶されているデータをセンスアンプ20にて検出させるための必要最小限の時間を確保しつつ、ビット線対Bt0~Btm、Bc0~Bcmがディスチャージされる時間を短縮することができ、消費電力を削減することができる。なお、センスアンプイネーブル信号SAEを立ち上げるタイミングとワード線WLnの電位を立ち下げるタイミングは同時であってもよい。また、センスアンプイネーブル信号SAEが立ち上がってからプリチャージ信号PCHが立ち下がるまでの時間は、センスアンプイネーブル信号SAEが立ち上がってからセンスアンプ20の出力が確定されるまでの時間でよい。例えば、センスアンプ20の出力は、1から2ゲート分のロジック回路にて決められるため、この分の時間を確保すればよい。図8は、図1のセンスアンプが活性化されるビット線間の電位差ΔVblと電源電圧VDDとの関係を示す図である。図8において、使用する電源電圧に幅のあるSRAMマクロ以後ここでは、ワイドレンジSRAMと呼ぶ。では、メモリセル12の電源電圧が変化し、メモリセル12の駆動力が変化する。このため、電源電圧VDDが高くなると、ビット線対Bt、Bcの電位差ΔVblの開きも速くなる。例えば、ワイドレンジSRAMにおいて、低電圧側電源電圧VDD=0.8Vにてセンスアンプイネーブル信号SAEが立ち上がるタイミングをビット線対Bt、Bcの電位差ΔVblが100mV程度になるように設定したものとする。この場合、高電圧側電源電圧VDD=1.3Vではメモリセル12の駆動力が上がるため、ビット線対Bt、Bcの電位差ΔVblの開きが速くなり、ビット線対Bt、Bcの電位差ΔVblが200mV程度になった時に、センスアンプイネーブル信号SAEが立ち上がるタイミングが設定されるLN1。センスアンプイネーブル信号SAEが立ち上がる時の選択カラムのビット線対Btm、Bcmの電位差ΔVblが大きくなると、非選択カラムのビット線対Bt0~Btm、Bc0~Bcmの電位差ΔVblが大きくなるため、ビット線対Bt0~Btm、Bc0~Bcmのディスチャージが増大し、消費電力が大きくなる。ここで、ダミービット線対DBt、DBcの電位差が閾値THに達した時にセンスアンプイネーブル信号SAEを立ち上げることにより、電源電圧VDDの増減に合わせてセンスアンプイネーブル信号SAEが立ち上がるタイミングを変化させることができる。このため、電源電圧VDDが低電圧側電源電圧VDD=0.8Vから高電圧側電源電圧VDD=1.3Vに変化した場合においても、センスアンプイネーブル信号SAEが立ち上がる時のビット線対Bt、Bcの電位差ΔVblの増大を抑制することができLN2、ビット線対Bt0~Btm、Bc0~Bcmのディスチャージを抑制することが可能となることから、消費電力を低減することができる。なお、上述した実施形態では、ダミーセル14を1カラム分だけ設ける方法について説明したが、ダミーセル14を複数カラム分だけ設けるようにしてもよい。この場合、これら複数カラムからダミーセル14のデータを同時に読み出し、ダミービット線間の電位差の開きが最も速いカラムの信号に基づいて、メモリセル12の読み出し動作を制御するようにしてもよい。これにより、1個分のセンスアンプ20が複数のカラムで共有されている場合、カラム間でメモリセル12の駆動力にばらつきがある場合においても、メモリセル12に記憶されているデータをセンスアンプ20にて検出させるための必要最小限の時間を確保することができる。また、上述した実施形態では、メモリセルアレイ11の右端にダミーセルアレイ13を配置する方法について説明したが、メモリセルアレイ11の左端にダミーセルアレイ13を配置するようにしてもよい。これにより、メモリセルアレイ11よりもダミーセルアレイ13をワード線ドライバ15から遠くに配置することができる。このため、ワード線WL0~WLnに信号の伝播遅延がある場合においても、ビット線対Bt0~Btm、Bc0~Bcmの電位差の開きよりもダミービット線対DBt、DBcの電位差の開きが速くなるのを防止することができ、センスアンプ20の誤動作を防止しつつ、消費電力を低減することができる。さらに、ダミーセルアレイ13の配置は端に限らずメモリセルアレイ11の内部に配置してもよい。例えば、メモリセルアレイ11の中間に配置した場合は、平均の遅延時間により制御可能なので誤動作防止しつつ、より消費電力を低減させることができる。また、上述した実施形態では、シングルバンク構成を例にとって説明したが、マルチバンク構成に適用してもよい。この場合、ダミーセルアレイ13をバンクごとに設け、ダミービット線対DBt、DBcの電位差に基づいて各バンクごとにメモリセルの読み出し動作を制御するようにしてもよい。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。