半導体基板の法線方向に複数の半導体ピラーを形成する工程と、隣り合う前記半導体ピラーで挟まれた溝の側面を覆うように絶縁膜を形成する工程と、前記絶縁膜の前記溝の底部に近い領域に側面開口を形成する工程と、前記溝の内部を覆うようにシリコン膜からなる被覆膜を形成する工程と、前記被覆膜上に前記半導体ピラー内へ拡散させる不純物で構成された不純物層を形成する工程と、前記不純物を、前記側面開口を塞ぐように形成されている前記被覆膜を通して前記半導体ピラー内に熱拡散させてソース又はドレイン用の拡散層を形成する工程と、を含み、前記被覆膜の成膜温度を510°Cより高く度550°C未満の範囲とすることにより、非晶質状態のシリコン膜を形成することを特徴とする半導体装置の製造方法。前記被覆膜の膜厚を0.5nm以上で10nm以下の範囲とすることを特徴とする請求項1に記載の半導体装置の製造方法。前記不純物層を形成する工程と前記拡散層を形成する工程の間に、前記溝を埋め込むようにシリコン膜による埋め込み膜を形成し、前記不純物を前記埋め込み膜及び前記被覆膜に熱拡散させてドープ層として一体化させる工程を含む、ことを特徴とする請求項1又は2に記載の半導体装置の製造方法。前記不純物層が前記被覆膜の表面に不純物を吸着させることによって形成されていることを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置の製造方法。しかし、下部拡散層を従来のイオン注入法を用いて形成すると、下部拡散層の上方に配置されているチャネル領域にもイオンが注入されて、トランジスタ特性が劣化してしまう問題が発生する。このような問題を回避するため、以下の手法が採用されている。ピラーに隣接する部分に下部拡散層形成用の溝部を形成し、CVD法により全面に不純物を含ませたポリシリコン膜を形成することによって溝部を埋設する。その後、熱拡散法を用いて、ポリシリコン膜中の不純物をピラー中へ拡散させる。熱拡散終了後、拡散源として用いたポリシリコン膜は不要となるので溝部内から除去しなければならない。この除去はドライエッチング法を用いて、ピラー上方に位置するポリシリコン膜上面から溝底面までエッチバックすることにより行われる。この時、ポリシリコン膜上面に凹凸が存在すると、溝の底面まで凹凸形状が反映されてしまい、ポリシリコン膜を完全に除去するためには過剰なオーバーエッチが必要となる。オーバーエッチは、溝底部の半導体基板表面にダメージを発生させ、隣接ピラー間において基板リーク電流が生じる問題を引き起こす。本発明は、縦型トランジスタのソース又はドレイン用の拡散層を形成するにあたって形成されるシリコン膜に表面凹凸を発生させない半導体装置の製造方法を提供しようとするものである。本発明の態様によれば、半導体基板の法線方向に複数の半導体ピラーを形成する工程と、隣り合う前記半導体ピラーで挟まれた溝の側面を覆うように絶縁膜を形成する工程と、前記絶縁膜の前記溝の底部に近い領域に側面開口を形成する工程と、前記溝の内部を覆うようにシリコン膜からなる被覆膜を形成する工程と、前記被覆膜上に前記半導体ピラー内へ拡散させる不純物で構成された不純物層を形成する工程と、前記不純物を、前記側面開口を塞ぐように形成されている前記被覆膜を通して前記半導体ピラー内に熱拡散させてソース又はドレイン用の拡散層を形成する工程と、を含み、前記被覆膜の成膜温度を510°Cより高く度550°C未満の範囲とすることにより、非晶質状態のシリコン膜を形成することを特徴とする半導体装置の製造方法が提供される。なお前記被覆膜の膜厚は0.5nm以上で10nm以下の範囲とすることが好ましい。本発明によれば、隣り合う半導体ピラーで挟まれた溝に被覆膜を形成する際の成膜温度と被覆膜の膜厚を限定して、被覆膜におけるシームの発生を防止できるようにしたことにより、被覆膜のシームに起因してビット線の絶縁膜が局所的に薄くなることを防止できる。その結果、ビット線電流のリークを防止して半導体装置が故障に至ることを防止することができる。図1及び図2は、本発明が適用される半導体装置の構成を示したものである。ここでは、半導体装置の実施形態としてDRAMDynamicRandomAccessMemoryを一例としている。図1は、DRAMのメモリセルにおける縦型トランジスタを投影した模式図、図2は図1に対応する平面図である。最初に、図1および図2を参照して、本発明が適用される半導体装置の構成について説明する。図1において、シリコンからなる半導体基板100以降、シリコン基板100と称するには、Y方向に延在するトレンチ143a、143b以降、2つのトレンチをまとめて、トレンチ143と総称することがあるが設けられている。トレンチ143aと143bの間の領域には、トランジスタのチャネルとなるシリコンピラー101b、102bがシリコン基板100の法線となるZ方向に設けられている。同様に、シリコンピラー101cも、一方のトレンチ143bと図示していない他方のトレンチの間に位置しており、端部のシリコンピラー101a、102aはトレンチ143aの側壁となるように設けられている。以降、シリコンピラー101a、101b、101cをまとめてシリコンピラー101と総称し、シリコンピラー102a、102bをまとめてシリコンピラー102と総称することがある。シリコンピラー101aの両側壁にはX方向に延在する一対のワード線108a、108bが設けられている。シリコンピラー101aに隣接するシリコンピラー102aの両側壁にもX方向に延在する一対のワード線108c、108dが設けられている。以降、4つのワード線をまとめて、ワード線108と総称することがある。また、各ワード線はゲート電極の機能を持つので、108をゲート電極と呼ぶことがある。前記シリコンピラーの内部には、拡散層146a、146b、146c以降、これら3つの拡散層をまとめて、拡散層146と総称することがあるが設けられている。トレンチ143の底部にはビット線147a、147b以降、これら2つのビット線をまとめて、ビット線147と総称することがあるが配置されている。トレンチ143の上部にはビット線147を覆うように絶縁膜105a、105b以降、これら2つの絶縁膜をまとめて、絶縁膜105と総称することがあるが設けられている。ここで、ビット線147は、拡散層146の側面に位置しており、ビット線147の一部が拡散層146と接している。また絶縁膜105は、ワード線108の下方に位置しており、ビット線147とワード線108を絶縁している。平面視において、ビット線147の延在方向は、ワード線108の延在方向に直角な方向となっている。シリコン基板100に設けられた拡散層146は、トランジスタのSソース/Dドレインを構成する一方の拡散層となっている。シリコンピラー101と102の上部にはそれぞれ、トランジスタの他方のS/Dを構成する拡散層図示せずが形成されている。シリコンピラー101と102の上部にはそれぞれ、キャパシタ113が設けられている。シリコンピラー101aに注目すると、シリコンピラー101aの内部に形成一方のS/Dとなる拡散層146aと、シリコンピラー101aの両側壁に設けられる一対のゲート電極108a、108bと、シリコンピラー101aの上部に設けられた他方のS/Dとなる拡散層図示省略とで、一つの縦型トランジスタが構成されている。キャパシタ113は、シリコン基板100を掘り込んで形成したシリコンピラー101a、101b、101c、102a、102bの上部に位置している。トランジスタのゲート電極を構成するワード線108a、108b、108c、108dと、ビット線147a、147bは、それぞれに対応するシリコンピラー101と102を囲むように、各々異なる高さで且つ平面視で直交するように延在している。すなわち、各々のワード線108は、ビット線147より高い位置でX方向に延在しており、各々のビット線147はトレンチの最深部に位置してX方向と直交するY方向に延在している。単位セルを構成するトランジスタは、1本のビット線と2本のワード線で構成される。例えば、シリコンピラー101aは、ビット線147aとセル領域端部で接続される一対のワード線108a、108bで構成されている。同様にシリコンピラー102aはビット線147aと一対のワード線108c、108dで構成されている。他のシリコンピラー101と102も同様である。ワード線108bと108cの間は絶縁膜を介在させているので、トランジスタは2本のワード線が1つのシリコンピラーの両側壁に接続されたダブルゲート構造となっている。一方、ビット線は、その両側のシリコンピラーのうち一方の側のシリコンピラーだけに接続されている。従って、接続しない他方の側のシリコンピラーとビット線は、シリコンピラー側面に形成した絶縁膜シリコン酸化膜によって未接続状態とし、接続する一方の側のシリコンピラー側面の絶縁膜だけを開口して、シリコンピラー内に形成した拡散層と接続している。従って、ビット線の底面は絶縁膜によってシリコン基板と絶縁されている。図2において、本実施形態のメモリセルでは、シリコンピラー101a、101b、101c、102a、102b、102c、103a、103b、103c以降、シリコンピラー103a、103b、103cをまとめてシリコンピラー103と総称するが、X方向およびX方向と直角なY方向に規則的に配置されている。図2では、説明の便宜上9個のシリコンピラーを示しているが、これに限るものではなく、数千~数十万個のシリコンピラーが配置される。したがって、ビット線およびワード線も数百~数千オーダーの本数となる。X方向に配置されたシリコンピラー101a、101b、101cの間には、Y方向に延在するビット線147a、147bが設けられている。各ビット線147は、その片側に沿ってY方向に配置された複数のシリコンピラーで共有されている。例えば、ビット線147aは、シリコンピラー101a、102a、103aで共有される。図3~図38は、本実施形態によるDRAMのビット線までの製造方法の実施例を示す図である。このうち、図3と図39は平面図であり、図4から図37は図3のA-A断面を示したものである。ここでは、図1および図2に示した半導体装置のうち、ビット線の製造方法について、図3から図38を参照しながら説明する。まず、図3、図4に示すように、シリコン基板半導体基板100上に、厚さ40nm程度のシリコン窒化膜であるマスク膜104を減圧CVDChemicalVaporDeposition法により成膜した。次に、フォトリソグラフィとドライエッチングにより、Y方向に延在する複数のビット線開口147cをマスク膜104に形成した。なお、図3の平面図に示したように、各ビット線開口147cの一端部は、コンタクトを形成する領域であって幅が広くなるように形成されているが、ビット線の形成に悪影響は生じない。ビット線開口147cの底部にはシリコン基板100が露出している。本実施例では、ビット線開口147cの幅W1を45nmとした。次に、図5に示すように、マスク膜104をマスクに用いた異方性ドライエッチングによって、シリコン基板100に深さH1が250nmの複数のトレンチ106を形成した。このトレンチ106によって、シリコンピラー半導体ピラー100bが形成される。次に、図6に示すように、トレンチ106の底面における膜厚T1が10nmとなるように、ラジカル酸化法によってシリコン酸化膜である絶縁膜107を形成した。次に、図7に示すように、減圧CVD法によって、隣接したシリコンピラー100bによって構成されたトレンチ内を埋めるように、シリコン膜である埋め込み膜109を形成した。埋め込み膜109は、後のエッチング工程で、不均一エッチングが生じる原因となる結晶粒の影響が現れない非晶質シリコン膜とする。次に、図8に示すように、埋め込み膜109および絶縁膜107を等速でエッチングする異方性ドライエッチングにより、トレンチ106の底面から埋め込み膜109及び絶縁膜107の上面までの高さH2が50nmとなるように、エッチバックした。この結果、トレンチ106の底部を覆う絶縁膜107aと絶縁膜107aの内側に埋め込まれた埋め込み膜109aが形成される。この結果、絶縁膜107aと埋め込み膜109aの上面には新たなトレンチ106aが形成される。この段階では、埋め込み膜109aはビット線として機能するものではない。次に、図9に示すように、熱酸化法等により、トレンチ106aの側面に膜厚T2が3nmのシリコン酸化膜である絶縁膜110を形成した。この結果、残存するトレンチ106aの開口幅W2は39nm確保される。次に、図10に示すように、アンモニア水溶液NH4OHによるウエットエッチングによって、埋め込み膜109aを選択的に除去した。このウエットエッチングでは、シリコン酸化膜はエッチングされないので、シリコン酸化膜である絶縁膜107aは、底面の膜厚T1を10nmに維持したまま残存する。また、シリコン酸化膜である絶縁膜110も、膜厚T2を3nmに維持したまま残存する。ここで、埋め込み膜109aを除去したことにより、トレンチ106aの底部に新たなトレンチ106bが形成される。次に、図11に示すように、減圧CVD法によって、トレンチ106a及び106bを埋め込むようにシリコン膜である埋め込み膜111を形成した。埋め込み膜111は、後のエッチング工程で、不均一エッチングが生じる原因となる結晶粒の影響が現れない非晶質シリコン膜とする。次に、図12に示すように、異方性ドライエッチングによって埋め込み膜111をエッチバックし、トレンチ106aだけを露出させた。これにより、埋め込み膜111からなる新たな埋め込み膜111aを形成した。埋め込み膜111aは、絶縁膜107aの上面と同じ位置の上面を有している。また、この段階で新たなトレンチ112が形成される。トレンチ112の開口幅は39nm確保される。次に、図13に示すように、トレンチ112の内面を含んだシリコン基板100の上面に、厚さ5nmのシリコン窒化膜をCVD法により形成した。この後、異方性ドライエッチングによりシリコン窒化膜をエッチバックして、トレンチ112の内壁にシリコン窒化膜からなるサイドウォール絶縁膜114を形成した。これにより、マスク膜104上と埋め込み膜111a上に形成されたシリコン窒化膜は除去される。サイドウォール絶縁膜114は、後のウエットエッチング工程において、絶縁膜110がエッチングされるのを防止する役割を有する。この段階で、トレンチ112は新たなトレンチ112aとなり、その開口幅W3は29nmとなって、埋め込み膜111aの上面を露出させている。次に、図14に示すように、表面が露出している埋め込み膜111aを異方性ドライエッチングによってエッチバックし、さらに30nm掘り下げた。これにより、図12における段階で厚さが40nmであった埋め込み膜111aは、厚さ10nmの埋め込み膜111bとなる。また、掘り下げられた領域は、新たなトレンチ112bとなって、その上方に形成されていたトレンチ112aと併せてトレンチ112cが形成される。次に、図15に示すように、CVD法によって、エッチング犠牲層となる厚さ7nmの窒化チタン膜をシリコン基板100の上面に形成した後、異方性ドライエッチングによりエッチバックして、トレンチ112cの側面に窒化チタン膜であるサイドウォール115を形成した。これにより、トレンチ112bの側面に露出していた絶縁膜107aもサイドウォール115で被覆される。サイドウォール115の形成では、埋め込み膜111bの上面における窒化チタン膜を除去する図15中黒丸で示した部分とともに、マスク膜104の上面より25nm下がった位置にサイドウォール115の上面が位置するように制御する。次に、図16に示すように、トレンチ112cの内部を埋め込むように、シリコン酸化膜である絶縁膜116を形成する。絶縁膜116は、CVD法、ALD法AtomicLayerDepositionあるいは回転塗布法を用いることができる。次に、図17に示すように、異方性ドライエッチングにより絶縁膜116をエッチバックして、サイドウォール115を覆う絶縁膜116aを形成すると同時に、その上方にトレンチ117を形成した。絶縁膜116aの形成では、その上面がマスク膜104の上面から15nm下方に位置するように形成すると共に、サイドウォール115の上面が露出しないように制御する。ここでは、窒化チタンからなるサイドウォール115の上面と絶縁膜116aの上面との間隔を10nmとしているが、5~15nmの範囲であれば良い。トレンチ117の開口幅W4は、図13の段階と同じで29nmとなっている。次に、図18に示すように、トレンチ117の内部を含むシリコン基板100の上面に厚さ5nmのシリコン膜からなる保護膜118を減圧CVD法により形成した。保護膜118は、後のエッチング工程で、不均一エッチングが生じる原因となる結晶粒の影響が現れない非晶質シリコン膜とすることが好ましい。保護膜118を形成した後、トレンチ117内の一方の側面に形成された保護膜118bと他方の側面に形成された保護膜118cのうち、片方の保護膜118だけに不純物を導入するため、斜めイオン注入法によって不純物となるフッ化ボロンBF2を保護膜118に注入した。ここでは一例として、保護膜118bに対する斜めイオン注入を示している。不純物の導入は、後述するビット線コンタクトを形成すべきピラーとは反対側の側面に形成された保護膜118に対して実施する。これにより、マスク膜104上に形成された保護膜118aと、トレンチ117の側面に形成された垂直面となる保護膜118bと、絶縁膜116a上に形成された水平面となる保護膜118の一部図18中の左側半分に不純物が注入される。ここでは、水平面と垂直面の両方へ不純物を注入する必要があるため、それぞれの注入部位に対して最適なイオン注入法となるように、角度の異なる2段階注入を用いることもできる。本実施例では、注入角度を27°から45°の範囲として不純物注入を行った。ここで、注入角度とは、半導体基板100の上面に対する垂線からの傾斜角を意味している。また、本実施例で2段階注入を行なう場合は、27°と45°の注入角度を組み合わせる。但し注入角度は、トレンチ117の深さと幅、さらに保護膜118の膜厚を考慮して変更することができる。次に、図19に示すように、アンモニア水溶液NH4OHによるウエットエッチングにより、不純物が注入されていない保護膜118cと絶縁膜116a上の右側半分に形成された保護膜118を除去して、トレンチ117におけるシリコン窒化膜で構成された右側のサイドウォール絶縁膜114と、絶縁膜116a表面の右側半分を露出させた。次に、図20に示すように、保護膜118をマスクとして、露出している絶縁膜116aの右側半分を異方性ドライエッチングで除去し、窒化チタンからなる右側のサイドウォール115の上面を露出させた。この時、左側のサイドウォール115は、絶縁膜116aおよび保護膜118で覆われているので露出しない。本実施例では、左側のサイドウォール115がこの異方性ドライエッチングで露出しないように、図18における保護膜118に対する不純物導入領域を制御する必要があるので、トレンチ117の深さや幅、保護膜118の膜厚を考慮して不純物の注入角度を決定している。次に、図21に示すように、上面が露出している窒化チタンで構成された右側のサイドウォール115をウエットエッチングにより選択的に除去した。ウエットエッチング液には、アンモニアと過酸化水素水の混合液などを用いることができる。サイドウォール115を除去することによって、シリコン窒化膜からなるサイドウォール絶縁膜114と、トレンチ106に形成されていた絶縁膜107aの一部と、埋め込み膜111bの上面の一部が露出する。次に、図22に示すように、不純物を注入されてシリコン基板100の表面に残存している保護膜118を等方性ドライエッチングにより除去した。この等方性ドライエッチングにより、マスク膜104と絶縁膜116aの上面が露出する。次に、図23に示すように、シリコン酸化膜で構成され側面の一部が露出している絶縁膜107aをフッ化水素酸HF含有溶液で除去して、シリコンピラー半導体ピラー100bの一部を露出させる側面開口100aを形成した。側面開口100aは、絶縁膜110及びサイドウォール絶縁膜114の底面と、一部が除去された絶縁膜107aの上面との間に形成される。この時、シリコン酸化膜で構成されている絶縁膜116aも同時に除去される。しかし、絶縁膜110は、シリコン窒化膜からなるサイドウォール絶縁膜114で保護されているので、除去されずに残存する。次に、図24に示すように、トレンチ内に露出した窒化チタンからなるサイドウォール115をウエットエッチングにより選択的に除去した。これにより、図14で形成したトレンチ112cが露出した状態となって、トレンチ112cの開口幅W4は29nmとなっている。次に、図25に示すように、減圧CVD法によって、トレンチ112cの内部を覆うようにシリコン膜からなる被覆膜119を10nm厚となるように成膜した。この時の成膜条件は、モノシランSiH4を原料ガスとし、流量を1500sccmStandardCubicCentimeterperMinute、成膜温度を530°Cとした。これにより、非晶質状態のシリコン膜を形成することができる。なお、成膜温度は530°Cに限定されるのではなく、510°Cより高く550°C未満の範囲であればよい。これは、成膜温度を550°C以上にすると、シリコン膜が多結晶状態となってしまい、成膜表面における成長速度の面方位依存性が顕著となって被覆膜119の表面に凹凸が生じるためである。一方、成膜温度を510°C以下にすると、成長速度が550°Cとした場合の25以下まで低下するので、製造上の許容時間内に必要な膜厚の被覆膜119を得ることができないためである。さらに、被覆膜119の膜厚は10nmに限定されるのではなく、05nm以上で10nm以下の範囲であればよい。上記の被覆膜119の成膜条件によれば、表面を平坦とした被覆膜119を形成することができる。またこの段階で、新たなトレンチ112dが形成される。次に、図26に示すように、露出している被覆膜119の表面へ不純物を吸着させて、不純物層120を形成した。このときの不純物は、砒素Asを用いており、As濃度は1.0×1015atomscm2とした。また、ここではトレンチ112dが残留している。次に、図27に示すように、減圧CVD法によって、トレンチ112dを埋め込むように不純物層120上へシリコン膜からなる埋め込み膜121を外方拡散防止膜として成膜した。このときの成膜条件は、モノシランSiH4を原料ガスとし、流量を1500sccm、成膜温度を530°Cとした。ここで、埋め込み膜121の膜厚T3は130nmとしており、10nmとした被覆膜119よりも十分に厚くしている。これは、埋め込み膜121によって、不純物層120における不純物の外方拡散を抑制するためであり、埋め込み膜121に必要な膜厚は、不純物層120における不純物濃度によって異なる。ここで、表面が平坦な被覆膜119で覆われているトレンチ112dには、接合面以降、シームと称するが生じることなく、一様に埋め込まれている。また、図27中の破線部を拡大して示した図28に示すように、絶縁膜107と絶縁膜110及びサイドウォール絶縁膜114で囲まれた側面開口100aの内側も、被覆膜119で一様に埋め込まれている。なお外方拡散をさらに抑制するためには、図29に示すように、熱酸化法によって、埋め込み膜121上に3nm厚のシリコン酸化膜である絶縁膜122を成膜し、さらに減圧CVD法によって、絶縁膜122上に35nm厚の非晶質シリコン膜からなる被覆膜123を成膜してもよい。絶縁膜122の成膜条件は、酸素O2を原料ガスとし、流量を3SLMStandardLiterperMinute、加熱温度を530°Cとした。なお加熱温度は、530°Cに限定されるのではなく、500~600°Cの範囲であればよい。また膜厚も、3nmに限定されるのではなく、2~3nmの範囲であれば良い。被覆膜123の成膜条件は、埋め込み膜121と同じとした。このように、シリコン酸化膜である絶縁膜122と非晶質シリコン膜である被覆膜123を順次成膜した積層膜は、この積層膜と同じ膜厚とした単層のポリシリコン膜よりも外方拡散を抑制するので、積層膜の薄膜化が可能となり、成膜工程のスループットを向上させることができる。なお、積層膜の積層回数は1回に限定されるのではなく、外方拡散の抑制量に応じて、2回以上とすることもできる。次に、図30に示すように、ランプアニール法によって不純物層120中の不純物を被覆膜119と埋め込み膜121へ熱拡散させた。このアニールによって、被覆膜119と埋め込み膜121には、不純物層120から拡散した不純物が一様の濃度勾配を生じて存在しており、それぞれの膜はドープ層124として一体化される。しかし、被覆膜119と埋め込み膜121の膜厚が大きく異なるので、拡散長の相違によって不純物層120と接していた面の反対側の面における不純物濃度は異なる。さらに詳細に言えば、ドープ層124とシリコンピラー100bとの接触面144における砒素濃度が、1.0×1018atomscm3となっているのに対して、ドープ層124の上面145における砒素濃度は、1.0×1010atomscm3となっている。次に、図31に示すように、ドープ層124と埋め込み膜111bを異方性ドライエッチングによってエッチバックした。このエッチバックでは、サイドウォール絶縁膜114がマスクとなって、側面開口100aにドープ層124が残存し、シリコンピラー半導体ピラー100bへのコンタクト124aとなる。ここで、図25において、被覆膜119の表面に凹凸が生じると、図27において、埋め込み膜121でトレンチ112dを完全に埋め込めずに、凹凸起因シームが生じる。このシームは、図30においても残留するので、図32に示すように、ドープ層124内にシーム148が存在した状態で、ドープ層124をエッチバックすることになる。このときシーム148では、エッチャントがドープ層124のエッチングに寄与することなく、ドープ層124の底部まで到達するので、シーム148の下方における埋め込み膜111bを局所的にエッチングすることになる。すると図33に示すように、局所的にエッチングされた埋め込み膜111bの下方に位置している絶縁膜107aも、図中の円内に示すように局所的に薄くなる。この状態になると、ビット線とシリコン基板100との絶縁性が低下するので、ビット線電流がシリコン基板100へリークして、トランジスタの誤動作の原因となる。なおシーム148の発生原因は、被覆膜119の表面凹凸が主因であり、埋め込み膜121の表面凹凸は影響しない。次に、図31に続く図34に示すように、シリコン窒化膜からなるサイドウォール絶縁膜114をウエットエッチングで選択的に除去し、絶縁膜110を露出させた。ここで側面開口100aは、図10で形成したトレンチ106bを構成する側壁の一部が、絶縁膜107aからコンタクト124aに置き換わった状態となっている。また、この段階で新たなトレンチ106cが形成される。次に、図35に示すように、トレンチ106cの内壁を含むシリコン基板100の上面に、厚さ4nmの窒化チタンであるバリア膜125をCVD法により形成した。なお、バリア膜125の形成に先立って、CVDの同じ反応室において、シリコン基板100の上面に厚さ1nmのチタンを形成した。このチタンは、ヒ素をドープしたポリシリコン膜からなるコンタクト124aの表面に堆積すると、低抵抗のチタンシリサイドを形成するので、コンタクト抵抗を低減させることができる。マスク膜104と絶縁膜110と絶縁膜107aの露出面に形成されたチタンは、バリア膜125の形成時に窒化されて、窒化チタンに変換される。このバリア膜125を形成する際には、650°Cで加熱されるので、コンタクト124aに含まれるヒ素がシリコン基板100へ拡散して、シリコンピラー100bの一方の側面部に拡散層120aが形成される。なお拡散層120aの形成は、図30におけるドープ層124の形成から連続して行なっても良い。次に、図36に示すように、トレンチ106cを埋め込んでバリア膜125を覆うように、シリコン基板100の上面へタングステンである導電膜126をCVD法により形成した。次に、図37に示すように、異方性ドライエッチングによって、導電膜126とバリア膜125を絶縁膜107aの上面の位置までエッチバックした。このエッチバックによって、シリコンピラー100bで構成されたトレンチ106cに、絶縁膜107aで囲まれたバリア膜125aと導電膜126aからなるビット線126bを形成した。ビット線126bの一方の側面部は、コンタクト124aを介して拡散層120aと接続している。またこのエッチバックによって、ビット線126b上に新たなトレンチ106dが形成される。次に、ウエットエッチングで絶縁膜110を除去して、シリコンピラー100bの側面部の一部を露出させた。次に、図38に示すように、10nm厚のシリコン窒化膜である絶縁膜127をCVD法によって、トレンチ106dを含むシリコン基板100の上面に形成した。さらに、回転塗布法によりシリコン酸化膜でトレンチ106dを埋め込んでから、シリコン酸化膜を異方性ドライエッチングによってエッチバックすることで、70nm厚のシリコン酸化膜である絶縁膜128を形成した。絶縁膜128上には、浅くなったトレンチ106dが残留しているので、CVD法によって、浅いトレンチ106dを埋め込むように、シリコン酸化膜である絶縁膜129を形成した。なおトレンチ106dは、絶縁膜128あるいは絶縁膜129だけで埋め込めないので、絶縁膜128と絶縁膜129を積層させている。この時、平面視すると図39に示すようになっており、図3と同様に、ビット線126bを埋め込んだ複数のトレンチ106dが、夫々平行状態となってY方向に延在している。以上で埋め込みビット線が完成したので、次に埋め込みワード線の製造方法について、図40から図49を参照しながら説明する。図40と図49は平面図である。図41Aから図48Aは図40のAA断面を示し、図41Bから図48Bは図40のBB断面を示す。図40のAA断面は、図3のAA断面と同じ場所であって、ワード線とビット線の位置関係を明確にするものであり、図40のBB断面は、隣接したワード線の位置関係を示すものである。図40と図41A、図41Bに示したように、フォトリソグラフィとドライエッチングによって、X方向に延在するワード線開口130aを備えたトレンチ130をマスク膜104とシリコン基板100に形成した。ここでは、トレンチ130とともに、シリコン基板100の上部にシリコンピラー100c半導体ピラー100cを形成した。図41Aと図41Bに示したように、トレンチ130の底部には、シリコン基板100と絶縁膜128が露出している。本実施例では、トレンチ130の幅W5は63nmとした。次に、図42A、図42Bに示すように、熱酸化法により、トレンチ130の内面に10nm厚のシリコン酸化膜である絶縁膜131を形成した。この時、シリコンピラー100c半導体ピラー100cの側面部ならびにシリコン基板100の上面部は、ゲート絶縁膜となる絶縁膜131で覆われる。次に、図43A、図43Bに示すように、トレンチ130を含むシリコン基板100の上面に、CVD法により厚さ4nmの窒化チタンであるバリア膜132を形成した。さらにトレンチ130を埋め込むように、タングステンである導電膜133をCVD法により形成した。この後、CMPChemicalMechanicalPolishingにて絶縁膜129上に残留していた導電膜133を除去した。この時、図43Bに示すように、シリコンピラー100c半導体ピラー100cは、ゲート絶縁膜となる絶縁膜131とバリア膜132と導電膜133で覆われる。次に、図44A、図44Bに示すように、異方性ドライエッチングによって、導電膜133をエッチバックして、厚さ50nmの導電膜133aを形成した。このとき、新たなトレンチ134が形成される。このエッチバックでは、導電膜133と共にバリア膜132も除去できるので、図44Bに示すように、トレンチ134の側面には、バリア膜132は残留していない。このため、バリア膜132は、トレンチ134の底面において導電膜133aの底面と側面部を覆うバリア膜132aとして残留している。次に、図45A、図45Bに示すように、CVD法あるいはALD法によってトレンチ134を覆うように18nm厚のシリコン酸化膜である絶縁膜135を成膜した。この絶縁膜135は、均一な厚さとなるように成膜するので、図45Bに示すように、幅W6が27nmである新たなトレンチ134aが形成される。なお図45Aは、トレンチ134aの側面部に成膜された絶縁膜135の断面を示しているので、絶縁膜135は絶縁膜129の上面まで覆っている。次に、図46A、図46Bに示すように、異方性ドライエッチングによるエッチバックによって、トレンチ134aを境にして絶縁膜135を分割した。同様に、導電膜133aとバリア膜132aを分割して、それぞれ導電膜136a、136b、136c、136d以降、4つの導電膜をまとめて、導電膜136と総称することがあると、バリア膜137a、137b、137c、137d以降、4つのバリア膜をまとめて、バリア膜137と総称することがあるを形成した。ここで、導電膜136aとバリア膜137aは、ゲート絶縁膜となる絶縁膜131と接触してワード線138aとなる。ワード線138b、138c、ワード線138dも同様である。以降、4つのワード線をまとめて、ワード線138と総称することがある。ここでワード線138bとワード線138cは、シリコンピラー100c半導体ピラー100cの両側の側面を覆って、一対のダブルゲートとして機能する。ワード線138aと138dも、それぞれ対となるワード線を図示していないが、同様にダブルゲートとなっている。なお、このエッチバックによって、新たなトレンチ139が形成されるので、隣接するワード線138aと138b、138cと138d同士が短絡するのを防止するため、トレンチ139の底面をバリア膜137a乃至137dよりも深い位置に形成した。次に、図47A、図47Bに示すように、ウエットエッチングによって、トレンチ139に残留していたシリコン酸化膜である絶縁膜135を除去して、新たなトレンチ140を形成した。この時、タングステンと窒化チタンであるワード線138とシリコン窒化膜であるマスク膜104と絶縁膜127は、除去されずに残留する。次に、図48A、図48Bに示したように、CVD法によって、トレンチ140を覆うように8nm厚のシリコン窒化膜である絶縁膜141を成膜した。さらに、回転塗布法によって、トレンチ140を埋め込むようにシリコン酸化膜である絶縁膜142を形成した。この後、CMPによって、マスク膜104よりも上方の絶縁膜142を除去して、平坦化した。この時、平面視すると図49に示すようになっており、図40と同様に、ワード線138を埋め込んだトレンチ140が、それぞれ平行状態となってX方向に延在している。なおトレンチ140の右端部が分離されていないのは、前述したダブルゲート構造とした2本のワード線を右端部で一体化することで、電気的な制御を一括して行なうためである。また図48Aに示すように、ビット線126bは、絶縁膜128によってワード線138と絶縁されている。この後、マスク膜104を除去して、シリコンピラー上部に拡散層を形成する工程、容量コンタクトプラグを形成する工程、キャパシタを形成する工程、配線を形成する工程などを経ると、図1に示したDRAMとなる半導体装置が完成する。図50は被覆膜119の成膜温度、膜厚を変化させた場合の熱酸化膜上での異物の有無、表面平坦性、成長速度、As吸着量について得た試験結果をまとめたものである。縦型トランジスタの基板ダメージ低減のためには、被覆膜119は平坦な表面である必要がある。表面平坦性は、成膜温度が低温化するほど、また被覆膜119の膜厚が薄いほど良く、10nmまで厚くすると凹凸が発生する。被覆膜119の膜厚が0nmの場合つまり被覆膜無し、As吸着量に問題があり、所望のAs濃度を得ることができない。成膜温度を510°Cまで低温化すると表面平坦性が10nmでも確保されるが、510°Cでは被覆膜119の成長速度が550°Cの25以下となり、工業的に実用的な時間で所望の膜厚を得ることができない。以上のことから成膜温度は510°Cより高く550°Cより低くする必要がある。本条件で被覆膜119の膜厚を10nm以上の厚さにすると、50nm以降の設計ルールの縦型トランジスタでは微細な凹凸により溝内で表面凹凸起因のすを形成してしまう。このため、被覆膜119、埋め込み膜121を一体化したドープ層124をエッチングで除去する際のエッチングレート不均一を誘発し、基板リークを発生させる。このため、被覆膜119の膜厚は0.5nm以上10nm以下、好ましくは1nm以上10nm以下である必要がある。一般的に、シリコンピラー間にビット線を埋め込んだ縦型トランジスタの場合、ビット線は絶縁膜を介してシリコンピラーと接しているので、ビット線からシリコン基板へ電流がリークすることはない。しかしながら、ビット線を埋め込むトレンチをドライエッチングで形成する際に、ドライエッチングの対象膜である被覆膜にシームが生じている場合には、ビット線を絶縁する絶縁膜が局所的に薄膜化して、そこからビット線電流がリークすることにより、半導体装置が故障に至る問題があることは前述した通りである。これに対し、本実施例による半導体装置では、被覆膜を形成する減圧CVD法の加熱温度と被覆膜の膜厚を限定して、被覆膜におけるシームの発生を防いでいる。これにより、被覆膜のシームに起因してビット線の絶縁膜が局所的に薄くなることを防止できるので、ビット線電流のリークを防止して半導体装置が故障に至ることを防止することができる。