"シート状の半導体膜の第1の主面にトンネル誘電体膜、フローティングゲート電極膜、電極間絶縁膜および制御ゲート電極膜を備えるメモリセルを前記半導体膜の高さ方向に複数有するメモリストリングが、基板上に略垂直にマトリックス状に配置され、第1の方向に配置される前記メモリストリングの同じ高さの前記メモリセルの前記制御ゲート電極膜同士が接続される不揮発性半導体記憶装置であって、前記フローティングゲート電極膜は、前記第1の方向と直交する第2の方向に延在する形状を有し、前記トンネル誘電体膜を介して前記シート状の半導体膜の前記第1の主面上に形成され、前記制御ゲート電極膜は、前記第1の方向に延在する共通接続部と、前記共通接続部から前記第2の方向に突出し、前記フローティングゲート電極膜の上部または下部に前記電極間絶縁膜を介して前記メモリセルごとに設けられる電極構成部と、を有し、前記メモリセルは、前記フローティングゲート電極膜が上下の前記制御ゲート電極膜の前記電極構成部に前記電極間絶縁膜を介して挟まれた構造を有することを特徴とする不揮発性半導体記憶装置。前記シート状の半導体膜の前記第1の主面とは反対側の第2の主面上に、ゲート絶縁膜を介してバックゲート電極膜を備えることを特徴とする請求項1に記載の不揮発性半導体記憶装置。前記第1および第2の方向に隣接する前記メモリストリング間に、エアギャップを備えることを特徴とする請求項1または2に記載の不揮発性半導体記憶装置。半導体基板上に制御ゲート電極膜と犠牲膜とを交互に積層した積層膜を形成する積層膜形成工程と、前記積層膜を一括加工して第1の方向に延在する第1トレンチを形成する第1トレンチ形成工程と、前記第1トレンチから前記犠牲膜を所定量リセスして、前記第1の方向に直交する第2の方向に所定の間隔で前記犠牲膜が配置されるように上下に隣接する前記制御ゲート電極膜間に空隙を形成するリセス工程と、前記空隙を構成する面を電極間絶縁膜で被覆する電極間絶縁膜形成工程と、前記電極間絶縁膜で被覆された前記空隙内にフローティングゲート電極膜を埋め込むフローティングゲート電極膜形成工程と、前記空隙内にフローティングゲート電極膜を埋め込んだ後、前記第1トレンチの内面を覆うようにトンネル誘電体膜を形成するトンネル誘電体膜形成工程と、前記トンネル誘電体膜で被覆された前記第1トレンチ内にチャネルとなる半導体膜を形成する半導体膜形成工程と、前記第2の方向に隣接する前記犠牲膜の間の領域で、第1の方向に隣接するメモリセル間で前記フローティングゲート電極が分離されるように、前記半導体膜、前記トンネル誘電体膜、前記フローティングゲート電極膜、前記電極間絶縁膜および前記制御ゲート電極膜を一括加工して、前記第1の方向に所定の間隔で第2トレンチを形成する第2トレンチ形成工程と、を含むことを特徴とする不揮発性半導体記憶装置の製造方法。前記半導体膜形成工程では、前記第1トレンチで分離された前記積層膜の上面と、前記第1トレンチの側面および底面を被覆するように前記半導体膜を形成し、前記積層膜の上面に形成された前記半導体膜に所定の導電型の不純物を導入して不純物拡散層を形成する不純物拡散層形成工程をさらに含むことを特徴とする請求項4に記載の不揮発性半導体記憶装置の製造方法。しかしながら、MONOS型の積層不揮発性メモリは、メモリ動作の信頼性が低く、また、フローティングゲート構造で普遍的に利用されているMLCMultiLevelCell:一つのメモリセルに2ビット分の情報を記憶やTLCTripleLevelCell:一つのメモリセルに3ビット分の情報を記憶のような多値動作を実現するのは難しいという問題点があった。また、フローティングゲート電極膜がドーナツ形状の積層不揮発性メモリでは、メモリセルの投影面積平面型のフローティングゲート構造におけるセル面積に対応が大きく、そして従来広く用いられてきた平面型のフローティングゲート型の不揮発性メモリと構造やプロセスが大きく異なっている。そのため、従来の平面型のフローティングゲート型の不揮発性メモリの積層不揮発性メモリへの置き換えの障害になるという問題点があった。本発明の一つの実施形態は、メモリセルが3次元的に積層された不揮発性半導体記憶装置で、メモリセルの投影面積を小さくすることができ、従来の平面型のフローティングゲート型と類似した構造の不揮発性半導体記憶装置を提供することを目的とする。また、本発明の一つの実施形態は、メモリセルが3次元的に積層された不揮発性半導体記憶装置を工程数の増大を抑制しながら製造することができる不揮発性半導体記憶装置の製造方法を提供することを目的とする。本発明の一つの実施形態によれば、不揮発性半導体記憶装置は、シート状の半導体膜の高さ方向に複数のメモリセルを有するメモリストリングが基板上にほぼ垂直にマトリックス状に配置される。前記メモリセルは、前記シート状の半導体膜の第1の主面にトンネル誘電体膜、フローティングゲート電極膜、電極間絶縁膜および制御ゲート電極膜を備える。また、第1の方向に配置される前記メモリストリングの同じ高さの前記メモリセルの前記制御ゲート電極膜同士は接続される。前記フローティングゲート電極膜は、前記第1の方向と直交する第2の方向に延在する形状を有し、前記トンネル誘電体膜を介して前記シート状の半導体膜の前記第1の主面上に形成される。前記制御ゲート電極膜は、前記第1の方向に延在する共通接続部と、前記共通接続部から前記第2の方向に突出し、前記フローティングゲート電極膜の上部または下部に前記電極間絶縁膜を介して前記メモリセルごとに設けられる電極構成部と、を有する。前記メモリセルは、前記フローティングゲート電極膜が上下の前記制御ゲート電極膜の前記電極構成部に前記電極間絶縁膜を介して挟まれた構造を有する。以下に添付図面を参照して、実施形態にかかる不揮発性半導体記憶装置とその製造方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。また、以下の実施形態で用いられる不揮発性半導体記憶装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる場合がある。さらに、以下で示す膜厚は一例であり、これに限定されるものではない。第1の実施形態図1は、第1の実施形態による不揮発性半導体記憶装置の構造の一例を模式的に示す斜視図である。また、図2は、第1の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図であり、aは、フローティングゲート電極膜の形成位置での基板面に平行な方向における断面図であり、bは、制御ゲート電極膜の形成位置での基板面に平行な方向における断面図であり、cはa、bのA-A断面図であり、dはa、bのB-B断面図である。なお、図2において、aはc、dのC-C断面図に相当し、bはc、dのD-D断面図に相当している。また、図1では、絶縁膜の図示を省略している。不揮発性半導体記憶装置は、シート状のチャネル半導体膜111の一の主面に複数直列に形成されたメモリセルトランジスタ以下、単にメモリセルというMCを含む第1メモリセル列MR1と、他方のシート状のチャネル半導体膜111の第1メモリセル列MR1とは反対側の主面に複数直列に形成されたメモリセルMCを含む第2メモリセル列MR2とが、一方の端部半導体基板101側で接続されてなるU字形状のNANDストリングNSが、半導体基板101上に層間絶縁膜102を介して略垂直にマトリックス状に配置された構成を有する。また、第1の方向に配列するメモリセル列MR1,MR2の同じ高さのメモリセルMC同士は、第1の方向に延在する制御ゲート電極膜103ワード線によって接続されている。メモリセルMCは、フローティングゲート型の構造を有する。メモリセルMCは、第1の方向ワード線方向と直交する第2の方向ビット線方向に延在するフローティングゲート電極膜109と、フローティングゲート電極膜109の上下に設けられる一対の制御ゲート電極膜103と、を有する。具体的には、絶縁性の犠牲膜104を介して所定の間隔で制御ゲート電極膜103が積層され、上下の制御ゲート電極膜103の間に電極間絶縁膜108を介してフローティングゲート電極膜109が埋め込まれた構造を有する。フローティングゲート電極膜109は、チャネル半導体膜111上にトンネル誘電体膜110を介して形成される。制御ゲート電極膜103は、第1の方向に延在する共通接続部1031と、共通接続部1031から第2の方向に突出し、フローティングゲート電極膜109の上部または下部に電極間絶縁膜108を介して設けられる電極構成部1032と、を有する。このような構造のメモリセルMCがチャネル半導体膜111の高さ方向に所定の間隔で複数直列に接続され、隣接するメモリセルMC間で制御ゲート電極膜103の電極構成部1032を共有してメモリセル列MR1,MR2が形成される。1つのNANDストリングNSを構成する2つのメモリセル列MR1,MR2は、フローティングゲート電極膜109および制御ゲート電極膜103が形成されていない側の主面が向かい合うように配置される。U字形状のチャネル半導体膜111を構成する2つのシート状のチャネル半導体膜間には、ゲート絶縁膜112を介してバックゲート電極膜113が設けられている。また、第2の方向に隣接する2つのNANDストリングNSの向かい合って配置される側のメモリセル列MR1,MR2の同じ高さのメモリセルMCを構成する各制御ゲート電極膜103は、互いに共有されワード線を構成している。すなわち、制御ゲート電極膜103は、その第1の方向に延在する共通接続部1031を挟んで第2の方向の両側に存在するメモリセル列MR1,MR2の同じ高さのチャネル半導体膜111に向かって電極構成部1032が共通接続部1031から突出して形成される構造となっている。NANDストリングNSの両端には選択トランジスタSTが設けられている。選択トランジスタSTは、チャネル半導体膜111上にトンネル誘電体膜110と電極間絶縁膜108とを介して選択ゲート電極膜106を有する。たとえば、NANDストリングNSを構成する一方のメモリセル列MR1の上端にはソース側選択トランジスタSTが配置され、他方のメモリセル列MR2の上端にはドレイン側選択トランジスタSTが配置される。選択ゲート電極膜106も制御ゲート電極膜103と同様に、第1の方向に延在する共通接続部1031と、共通接続部1031からチャネル半導体膜111に向かって第2の方向に突出して設けられる電極構成部1032と、を有する。また、第2の方向に隣接する2つのNANDストリングNSの向かい合って配置される側のメモリセル列MR1,MR2の選択トランジスタSTを構成する各選択ゲート電極膜106は、互いに共有され選択ゲート線を構成している。第1の方向に隣接するU字形状のNANDストリングNS間は、埋込絶縁膜116によって分離される。また、第2の方向に隣接するNANDストリングNSの各メモリセルMCのフローティングゲート電極膜109間は、共有される制御ゲート電極膜103を支持する犠牲膜104によって分離されている。犠牲膜104を介して所定の間隔で積層された制御ゲート電極膜103と、上下の制御ゲート電極膜103間に電極間絶縁膜108を介して埋め込まれたフローティングゲート電極膜109と、が複数積層され、その上に犠牲膜105および電極間絶縁膜108と、選択ゲート電極膜106とハードマスク膜107とが積層された積層構造が第2の方向に所定の間隔で形成され、隣接する積層構造間にチャネル半導体膜111がトンネル誘電体膜110を介してU字型に形成される。チャネル半導体膜111の端部は、積層構造上に乗り上げており、乗り上げた部分にソース/ドレイン領域となる不純物拡散層115が形成される。また、第2の方向に隣接するNANDストリングNSのチャネル半導体膜111は、分離溝153によってソース側選択トランジスタSTの上方に乗り上げた部分で分離される。上記したように、U字型のチャネル半導体膜111を構成する2つのシート状のチャネル半導体膜間にはゲート絶縁膜112を介してバックゲート電極膜113が埋め込まれており、その上および積層構造上には平坦化膜114が形成される。そして、平坦化膜114上には埋込絶縁膜116が形成される。U字型のチャネル半導体膜111の一方の端部に形成された不純物拡散層115はソース領域である。図1に示されるように、ソース領域は、平坦化膜114や埋込絶縁膜116などに設けられたソース線コンタクトSCを介して第1の方向に延在するソース線SLと接続される。また、U字型のチャネル半導体膜111の他方の端部に形成された不純物拡散層115はドレイン領域である。図1に示されるように、ドレイン領域は、平坦化膜114や埋込絶縁膜116などに設けられたビット線コンタクトBCを介して第2の方向に延在するビット線BLと接続される。なお、図1と図2では、2本のシート状のチャネル半導体膜111が下端で接続されたU字形状を有する場合を示しているが、これに限定されるものではない。たとえば、シート状のチャネル半導体膜111が半導体基板101に略垂直にマトリックス状に配置されるものでもよい。この場合には、シート状のチャネル半導体膜111の下端は、半導体基板101に接続され、シート状のチャネル半導体膜111の下端と上端に選択トランジスタSTが設けられ、これら2つの選択トランジスタST間にメモリセルMCが設けられる構造となる。ここで、半導体基板101およびチャネル半導体膜111の材料は、たとえばSi,Ge,SiGe,SiSn,PbS,GaAs,InP,GaP,GaN,ZnSeまたはInGaAsPなどの中から選択することができる。U字形状のチャネル半導体膜111は、単結晶半導体で構成されてもよいし、多結晶半導体から構成されてもよい。トンネル誘電体膜110として、シリコン酸化膜などを用いることができ、フローティングゲート電極膜109として、アモルファスシリコン膜や多結晶シリコン膜などを用いることができ、電極間絶縁膜108として、シリコン酸化膜などを用いることができる。また、制御ゲート電極膜103と選択ゲート電極膜106として、W,TaN,WN,TiAlN,TiN,WSi,CoSi,NiSi,PrSi,NiPtSi,PtSi,Pt,Ruなどの金属膜やRuO2,Bドープ多結晶シリコン膜、Pドープ多結晶シリコン膜、またはシリサイド膜などを用いることができる。また、図の例では、チャネル半導体膜111の高さ方向に7層のメモリセルMCが積層され、その上に選択トランジスタSTが配置される構造となっているが、メモリセルMCの積層数はこれに限定されるものではなく、複数層のメモリセルMCが積層され、その端部に選択トランジスタSTが配置されるものであればよい。選択トランジスタSTの直下に配置されるメモリセルMCは、選択トランジスタSTによる強い電界の影響によって劣化する虞があるため、メモリセルMCとして用いずにダミーのメモリセルとされることもある。また、最下層のメモリセルMCもダミーのメモリセルとされることもある。このような構造の不揮発性半導体記憶装置での任意のフローティングゲート電極膜109への書き込みは、該フローティングゲート電極膜109を上下から挟む2本の制御ゲート電極膜103にプログラム電圧Vpgmを印加することで行う。また、消去動作は、バックゲート電極膜113に消去電圧Versを印加することで行う。各メモリセルMCはソース/ドレイン構造を有さないInversion型またはDepletion型のトランジスタである。ソース/ドレイン構造を有さないトランジスタは、通常、チャネルに電子が存在しないので、非選択セルにVpassが印加されてもプログラムディスターブやリードディスターブによる誤動作が起こり難い。つぎに、このような構造の不揮発性半導体記憶装置の製造方法について説明する。図3-1~図3-8は、第1の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である。これらの図において、aは、フローティングゲート電極膜の形成位置での基板面に平行な方向の断面図であり、bは、制御ゲート電極膜の形成位置での基板面に平行な方向の断面図であり、cは、aとbのE-E断面図である。なお、aはcのF-F断面図に相当し、bはcのG-G断面図に相当している。まず、図3-1に示されるように、半導体基板101上に不揮発性半導体記憶装置の図示しない周辺回路を形成する。ついで、半導体基板101の全面に、層間絶縁膜102を形成する。層間絶縁膜102としては、たとえばプラズマCVDChemicalVaporDeposition法によって形成した厚さ30nmのシリコン酸化膜を用いることができる。その後、層間絶縁膜102上に、メモリセルを構成する制御ゲート電極膜103と犠牲膜104とを交互に複数層積層し、最上層は制御ゲート電極膜103で終わるようにする。ここでは、制御ゲート電極膜103を8層、犠牲膜104を7層積層させる。制御ゲート電極膜103としては、たとえばプラズマCVD法によって形成した厚さ20nmのWSi膜を用いることができ、犠牲膜104としては、たとえばプラズマCVD法によって形成した厚さ44nmのシリコン酸化膜を用いることができる。犠牲膜104は、高さ方向に隣接する制御ゲート電極膜103間の絶縁膜になるとともに、フローティングゲート電極膜形成用の犠牲膜となる。また、最上層の制御ゲート電極膜103上に犠牲膜105と選択ゲート電極膜106とを形成する。犠牲膜105は、制御ゲート電極膜103と選択ゲート電極膜106との間の絶縁膜となる。犠牲膜105として、たとえばプラズマCVD法によって形成した厚さ20nmのシリコン酸化膜を用いることができ、選択ゲート電極膜106として、たとえばプラズマCVD法によって形成した厚さ40nmのWSi膜を用いることができる。さらに、選択ゲート電極膜106上にハードマスク膜107を形成する。ハードマスク膜107は、後の工程で選択ゲート電極膜106から最下層の制御ゲート電極膜103までをエッチングで加工する際のマスクとなる。ハードマスク膜107として、たとえばプラズマCVD法によって形成した厚さ20nmのシリコン窒化膜を用いることができる。なお、層間絶縁膜102からハードマスク膜107までの積層膜を形成する方法として、プラズマCVD法のほかにも、SACVDSubAtmosphericCVD法、LPCVDLowPressureCVD法、スパッタ法、SpinOnDielectricSODなどの技術を適宜組み合わせて用いることも可能である。ついで、図3-2に示されるように、半導体基板101上の全面に図示しないマスク膜を形成し、リソグラフィ技術と反応性イオンエッチング技術以下、RIEReactiveIonEtching法というによって、制御ゲート電極膜103、犠牲膜104,105、選択ゲート電極膜106およびハードマスク膜107からなる積層膜を一括加工して、層間絶縁膜102まで連通し、第1の方向に延在する分離溝151を形成する。この分離溝151は、後に形成されるフローティングゲート電極膜となる領域を分割するものであり、第2の方向に所定の間隔で形成される。ここで、マスク膜としては、CVDカーボン膜を用いることができる。分離溝151の形成後、マスク膜を除去する。その後、図3-3に示されるように、分離溝151によって形成された制御ゲート電極膜103と選択ゲート電極膜106の端部から、等方性エッチングによって犠牲膜104,105を所定量リセスし、フローティングゲート電極膜を埋め込むための空隙152と、最上層の制御ゲート電極膜103と選択ゲート電極膜106との間に電極間絶縁膜を埋め込むための空隙152aとを形成する。等方性エッチングとしては、たとえばバッファード弗酸を用いるウエットエッチングや、NF3/NH3混合ガスのダウンフロープラズマを用いるドライエッチングなどを用いることができる。これによって、分離溝151で区切られた制御ゲート電極膜103と選択ゲート電極膜106の第2の方向の中央付近に犠牲膜104,105が残り、制御ゲート電極膜103と選択ゲート電極膜106とを支持する構造となる。ついで、図3-4に示されるように、半導体基板101上の全面に電極間絶縁膜108を形成する。電極間絶縁膜108は、犠牲膜104,105によって支持される制御ゲート電極膜103および選択ゲート電極膜106とハードマスク膜107との積層膜をコンフォーマルに覆うように形成される。さらに、フローティングゲート電極膜109を半導体基板101上の全面に形成する。電極間絶縁膜108として、たとえばALDAtomicLayerDeposition法によって形成された厚さ12nmのONO膜SiO-SiN-SiO積層膜を用いることができる。また、フローティングゲート電極膜109として、たとえばLPCVD法によって形成された厚さ15nmのPドープ非晶質シリコン膜を用いることができ、このときのP濃度は1×1020~5×1020cm3に設定することができる。その後、ドライエッチングによって、フローティングゲート電極膜109を空隙152内にのみ残存させるようにリセスを行う。このエッチングガスとして、たとえば塩素ガスを用いることができる。このとき、選択ゲート電極膜106と最上層の制御ゲート電極膜103との間の犠牲膜105は犠牲膜104に比べて膜厚が薄いので、選択ゲート電極膜106と最上層の制御ゲート電極膜103との間は電極間絶縁膜108によって完全に埋め込まれる。その結果、選択ゲート電極膜106と最上層の制御ゲート電極膜103との間の空隙152aにはフローティングゲート電極膜109は形成されない。その後、図3-5に示されるように、半導体基板101上の全面に、トンネル誘電体膜110とチャネル半導体膜111とを形成する。これによって、ハードマスク膜107の上部と、分離溝151の側壁および底部を被覆するようにトンネル誘電体膜110とチャネル半導体膜111とが形成される。トンネル誘電体膜110としては、たとえばALD法によって形成された厚さ8nmのシリコン酸化膜を用いることができ、チャネル半導体膜111としては、たとえばALD法によって形成された厚さ15nmのBドープ非晶質シリコン膜を用いることができ、このときのB濃度は1×1017~1×1018cm3である。これによって、チャネル半導体膜111の分離溝151内における断面形状がU字形状となる。ついで、半導体基板101上の全面に、バックゲート電極膜113のゲート絶縁膜112を形成する。ゲート絶縁膜112として、たとえばALD法によって形成された厚さ15nmのシリコン酸化膜を用いることができる。このゲート絶縁膜112も分離溝151内で断面がU字形状となるように形成される。さらに、半導体基板101上の全面にバックゲート電極膜113を形成し、ドライエッチングによって一括加工された積層膜の上部に形成されたバックゲート電極膜113をリセスする。バックゲート電極膜113として、たとえばALD法によって形成された厚さ15nmのPドープ非晶質シリコン膜を用いることができ、このときのP濃度は1×1020~5×1020cm3である。また、バックゲート電極膜113の除去の際に用いるエッチングガスとして、たとえば塩素ガスを用いることができる。これによって、トンネル誘電体膜110、チャネル半導体膜111およびゲート絶縁膜112で覆われた分離溝151内にバックゲート電極膜113が埋め込まれた状態となる。ついで、図3-6に示されるように、リソグラフィ技術とRIE法によって、ハードマスク膜107上のゲート絶縁膜112とチャネル半導体膜111とを加工し、分離溝153を形成する。これによって、第2の方向に隣接するNANDストリングNS間が分割される。分離溝153は、たとえば犠牲膜104,105の配置位置に対応する位置に形成することができる。さらに、半導体基板101上の全面に平坦化膜114を形成し、CMPChemicalMechanicalPolishing技術によって、平坦化膜114を平坦化する。平坦化膜114として、たとえばプラズマCVD法によって形成されるシリコン酸化膜を用いることができる。その後、リソグラフィ技術とイオン注入技術によって、積層膜上ハードマスク膜107上に乗り上げたチャネル半導体膜111に所定の導電型の不純物を打ち込み、不純物拡散層115を形成する。たとえばAsをイオン注入して、N型のソース/ドレイン領域となる不純物拡散層115をチャネル半導体膜111に形成することができる。ついで、図3-7に示されるように、半導体基板101上の全面に図示しないマスク膜を形成し、リソグラフィ技術とRIE法を用いて、NANDストリングNSを半導体基板101上にマトリックス状に配置されるように加工する。NANDストリングNSは、第2の方向に配列した犠牲膜104,105で区切られる領域内で、第1の方向に所定の間隔で配置されるように、積層膜を一括加工して層間絶縁膜102まで連通するトレンチ154を形成することによって分離される。トレンチ154は、第1の方向に隣接するNANDストリングNSのフローティングゲート電極膜109間およびチャネル半導体膜111間を少なくとも切断することができればよい。これによって、制御ゲート電極膜103と選択ゲート電極膜106とは、犠牲膜104,105と同様に第1の方向に延在する共通接続部1031と、共通接続部1031から第2の方向に突出してメモリセルMCごとに形成される電極構成部1032とを有するように加工される。電極構成部1032は、上下のフローティングゲート電極膜109間に挟まれる構造となり、共通接続部1031は、第1の方向に配列されるNANDストリングNSの同じ高さの電極構成部1032間を共通接続する。また、トレンチ154を形成することによって、各メモリセルMCで、フローティングゲート電極膜109の形成位置に対してチャネル半導体膜111の形成位置がずれることなく整合して形成される。これは、予めチャネル半導体膜111の側面にトンネル誘電体膜110を介してフローティングゲート電極膜109が接続される状態となるように形成したので、トレンチ154の形成時に、U字形状のチャネル半導体膜111をフローティングゲート電極膜109に対して自己整合的に形成することが可能となる。このトレンチ154の形成によって、フローティングゲート型のメモリセルが一括形成される。なお、マスク膜としては、CVDカーボン膜を用いることができる。トレンチ154の加工後に、マスク膜を除去する。ついで、図3-8に示されるように、トレンチ154の加工時のダメージを除去するために、プラズマ酸化による後酸化を行う。その後、トレンチ154内を埋め込み、平坦化膜114よりも上面が高くなるように埋込絶縁膜116を形成する。埋込絶縁膜116として、たとえばLPCVD法によって形成したシリコン酸化膜を用いることができる。その後、さらに図示しない層間絶縁膜を形成した後、コンタクトプラグや配線の形成を行うことになるが、これらは公知の方法によって形成することができるので、その詳細な説明を省略する。以上によって、第1の実施形態による不揮発性半導体記憶装置が得られる。図4は、第1の実施形態による不揮発性半導体記憶装置の構造の他の例を模式的に示す斜視図である。この図でも絶縁膜の図示を省略している。この不揮発性半導体記憶装置は、図1の構造で、最下層の制御ゲート電極膜103の下に図示しない層間絶縁膜を介してさらに底部電極膜BtmGを設けた構造となっている。このとき、U字型のチャネル半導体膜111は、底部電極膜BtmGを貫通しない状態となっており、底部電極膜BtmGは、U字型のチャネル半導体膜111の底部を囲むように設けられる。これによって、底部電極膜BtmGから電界を印加することができ、チャネルの空乏層制御がより容易になる。このように、第1の実施形態では、基板面に対して略垂直に直立したシート状のチャネル半導体膜111の側面に、トンネル誘電体膜110を介して第2の方向に延在するフローティングゲート電極膜109を設け、その上下両面から電極間絶縁膜108を介して制御ゲート電極膜103を形成したメモリセルMCをチャネル半導体膜111の高さ方向に複数直列に設けたメモリセル列を、基板上にマトリックス状に配置し、第1の方向に隣接するメモリセル列の同じ高さのメモリセルMCの制御ゲート電極膜103を共通接続するようにした。これによって、フローティングゲート電極膜109がドーナツ形状の積層型不揮発性半導体記憶装置に比較してメモリセルMCの投影面積を小さくすることができる。また、各メモリセルMCは、上記したように従来広く用いられてきた平面型のフローティングゲート型の不揮発性半導体記憶装置と同様の構造を有しているので、従来の平面型のフローティングゲート型の不揮発性半導体記憶装置を、より高ビット密度の積層型不揮発性半導体記憶装置へ置き換えることが容易になるとともに、既に不揮発性半導体記憶装置として実績のあるフローティングゲート型のメモリセルMCを積層した構造であるので、信頼性確保が容易になるという効果を有する。また、MLC2bits/cellやTLC3bits/cell、QLC4bits/cellなどの多値記憶の実現が容易になるという効果も有する。さらに、積層一括加工が可能な形状にすることで工程数を大きく増大させることなくメモリセルMCを積層して単位面積あたりのビット容量を向上させることができる。すなわち微細化を行わなくても集積度の向上が可能になるという効果を有する。また、制御ゲート電極膜103と犠牲膜104とを交互に積層した積層膜を形成し、所定の間隔で第1の方向に延在する分離溝151を積層膜に形成した後、エッチングによって犠牲膜104を所定量リセスして、犠牲膜104間に空隙152を形成する。ついで、空隙152に電極間絶縁膜108をコンフォーマルに形成し、フローティングゲート電極膜109を空隙152内に埋め込む。そして、分離溝151をコンフォーマルに覆うようにトンネル誘電体膜110とチャネル半導体膜111とを形成した後、第1の方向にメモリセル列を分離するようにトレンチ154を形成した。これによって、フローティングゲート電極膜109、制御ゲート電極膜103およびチャネル半導体膜111を自己整合的に形成することが可能になる。さらに、通常のNAND型フラッシュメモリとは異なり、第1の実施形態による不揮発性半導体記憶装置は、チャネル半導体膜111が半導体基板101からフローティング状態にあるため、消去を行いにくいが、シート状のチャネル半導体膜111のメモリセルMC形成面とは反対側の面にゲート絶縁膜112を介して形成したバックゲート電極膜113を用いることで消去特性を改善することができる。また、半導体基板101に垂直な部分と、ハードマスク膜107上に乗り上げた半導体基板101に平行な部分と、を有するようにチャネル半導体膜111を形成し、基板面に平行な部分に不純物拡散層115を形成したので、基板面に垂直な部分に不純物拡散層115を形成する場合に比して、不純物拡散層115の形成が容易になるという効果も有する。第2の実施形態第1の実施形態では、第2の方向ビット線の延在方向に隣接するNANDストリング間で制御ゲート電極膜を共有し、第1の方向ワード線の延在方向に隣接するNANDストリング間には埋込絶縁膜が形成されている構造を示した。第2の実施形態では、第1の方向および第2の方向に隣接するNANDストリング間にエアギャップを有する構造の不揮発性半導体記憶装置について説明する。また、第1の実施形態では、犠牲膜と制御ゲート電極膜および選択ゲート電極膜とを異なる材料で構成して不揮発性半導体記憶装置を製造する場合を例に挙げて説明したが、第2の実施形態では、犠牲膜と制御ゲート電極膜および選択ゲート電極膜とを同じ材料で構成して不揮発性半導体記憶装置を製造する場合を例に挙げて説明する。図5-1~図5-2は、第2の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図であり、図5-1aは、フローティングゲート電極膜の形成位置での基板面に平行な方向における断面図であり、図5-1bは、制御ゲート電極膜の形成位置での基板面に平行な方向における断面図であり、図5-2aは図5-1a、bのH-H断面図であり、図5-2bは図5-1a、bのI-I断面図である。なお、図5-1aは図5-2a、bのJ-J断面図に相当し、図5-1bは図5-2a、bのK-K断面図に相当している。基本的な構造は、第1の実施形態で示した不揮発性半導体記憶装置と同様であるので、第1の実施形態と異なる部分について説明する。第1の実施形態と同様に、U字形状のNANDストリングNSが、半導体基板101上に層間絶縁膜102を介して略垂直にマトリックス状に配置された構成を有する。また、第1の方向に隣接するNANDストリングNS間にはトレンチ163が形成され、トレンチ163内の側面と底面を覆うように絶縁膜124が形成され、第1の方向に隣接するNANDストリングNS間の上面を覆うように層間絶縁膜125が設けられている。これによって、第1の方向に隣接するNANDストリングNS間にはエアギャップ163aが設けられる構造となる。また、第2の方向に隣接するNANDストリングNS間にもトレンチ164が形成されるが、このトレンチ164は第1の方向に延在して形成される。これによって、第1の実施形態では、第2の方向に隣接するNANDストリングNSの同じ高さの向かい合うメモリセルMC間で共有されていた制御ゲート電極膜103は、第2の方向に隣接するNANDストリングNS間では共有されず、第1の方向に隣接するNANDストリングNS間のみで共有される構造となる。このトレンチ164内では、制御ゲート電極膜103が、メモリセルMCを構成する電極間絶縁膜108の第2の方向の端部に比して突出して形成されている。また、最上層の制御ゲート電極膜103よりも上に積層されている選択ゲート電極膜106、ハードマスク膜107、電極間絶縁膜108、トンネル誘電体膜110、不純物拡散層115チャネル半導体膜111、埋込絶縁膜123、絶縁膜124および層間絶縁膜125もメモリセルMCを構成する電極間絶縁膜108の第2の方向の端部に比して突出して形成されている。そして、トレンチ164内の突出している部分の側面および底面を被覆するように、そして、第2の方向に隣接するNANDストリングNS間の上面を覆うように層間絶縁膜126が設けられる。これによって、第2の方向に隣接するNANDストリングNS間にも、エアギャップ164aが設けられる構造となる。さらに、第1の実施形態では、U字形状のチャネル半導体膜111の2本のシート状のチャネル半導体膜111で挟まれる部分にはゲート絶縁膜112を介してバックゲート電極膜113が形成されていたが、第2の実施形態では、バックゲート電極膜は設けられていない。なお、第1の実施形態と同一の構成要素には、同一の符号を付してその説明を省略する。また、第2の実施形態でも、チャネル半導体膜111がU字形状を有する場合について説明するが、これに限定されるものではない。たとえば、シート状のチャネル半導体膜111が半導体基板101に略垂直にマトリックス状に配置されるものでもよい。この場合には、シート状のチャネル半導体膜111の下端は、半導体基板101に接続され、シート状のチャネル半導体膜111の下端と上端に選択トランジスタSTが設けられ、これら2つの選択トランジスタST間にメモリセルMCが設けられる構造となる。図6-1~図6-9は、第2の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である。これらの図において、aは、フローティングゲート電極膜の形成位置での基板面に平行な方向の断面図であり、bは、制御ゲート電極膜の形成位置での基板面に平行な方向の断面図であり、cは、aとbのL-L断面図である。なお、aはcのM-M断面図に相当し、bはcのN-N断面図に相当している。まず、図6-1に示されるように、半導体基板101上に不揮発性半導体記憶装置の図示しない周辺回路を形成する。ついで、半導体基板101の全面に層間絶縁膜102を形成する。層間絶縁膜102としては、たとえばプラズマCVD法で形成した厚さ100nmのシリコン酸化膜を用いることができる。その後、層間絶縁膜102上に、メモリセルを構成する制御ゲート電極膜103aと犠牲膜121とを交互に複数積層し、最上層は制御ゲート電極膜103aで終わるようにし、最上層の制御ゲート電極膜103a上に犠牲膜122と選択ゲート電極膜106aとを形成する。このとき、制御ゲート電極膜103aと犠牲膜121,122と選択ゲート電極膜106aとは、同じ材料からなり、制御ゲート電極膜103aとしては、たとえば厚さ20nmのBドープ非晶質シリコン膜を用いることができ、犠牲膜121としては、たとえば厚さ40nmの非晶質シリコン膜を用いることができ、犠牲膜122としては、たとえば厚さ20nmの非晶質シリコン膜を用いることができ、選択ゲート電極膜106aとしては、たとえば厚さ40nmのBドープ非晶質シリコン膜を用いることができる。これらの制御ゲート電極膜103a、犠牲膜121,122および選択ゲート電極膜106aは、プラズマCVD法またはLPCVD法によって一括して形成される。ここで、犠牲膜121は、フローティングゲート電極膜形成用の犠牲膜となる。また、犠牲膜122は、最上層の制御ゲート電極膜103aと選択ゲート電極膜106aとの間に電極間絶縁膜を形成する際の犠牲膜となる。さらに、選択ゲート電極膜106a上に、ハードマスク膜107を形成する。ハードマスク膜107は、後の工程で選択ゲート電極膜106aから最下層の制御ゲート電極膜103aまでをエッチングで加工する際のマスクとなる。ハードマスク膜107として、たとえばプラズマCVD法によって形成される厚さ20nmのシリコン窒化膜を用いることができる。なお、層間絶縁膜102からハードマスク膜107までの積層膜を形成する方法として、プラズマCVD法やLPCVD法のほかにも、SACVD法、スパッタ法、SODなどの技術を適宜組み合わせて用いることも可能である。ついで、図6-2に示されるように、半導体基板101上の全面に図示しないマスク膜を形成し、リソグラフィ技術とRIE法によって、制御ゲート電極膜103a、犠牲膜121,122、選択ゲート電極膜106aおよびハードマスク膜107からなる積層膜を一括加工して、半導体チャネルを形成するための分離溝161を形成する。分離溝161は、層間絶縁膜102まで連通し、第1の方向に延在する。また、分離溝161は、第2の方向に所定の間隔で形成される。ここで、マスク膜としては、CVDカーボン膜を用いることができる。分離溝161を形成後、マスク膜を除去する。その後、図6-3に示されるように、エッチング処理によって、犠牲膜121,122を分離溝161の側面から所定量リセスし、フローティングゲート電極膜を埋め込む空隙162と、選択トランジスタとメモリセルとを分離する空隙162aとを形成する。エッチングとして、アルカリ水溶液を用いたアルカリエッチングなどを用いることができる。これによって、第2の方向に所定の間隔で形成される分離溝161で区切られた制御ゲート電極膜103aと選択ゲート電極膜106aの第2の方向の中央付近に犠牲膜121,122が残る。犠牲膜121,122は、制御ゲート電極膜103aと選択ゲート電極膜106aとを支持している。ついで、図6-4に示されるように、半導体基板101上の全面に電極間絶縁膜108を形成する。電極間絶縁膜108は、空隙162,162aが形成された積層膜の側面をコンフォーマルに覆うように形成される。電極間絶縁膜108として、たとえばLPCVD法とプラズマ窒化法などによって形成された厚さ14nmのNONON膜SiN-SiO-SiN-SiO-SiN積層膜を用いることができる。さらに、フローティングゲート電極膜109を半導体基板101上の全面に形成する。フローティングゲート電極膜109として、たとえばLPCVD法によって形成された厚さ15nmのPドープ非晶質シリコン膜を用いることができ、このときのP濃度は1×1020~5×1020cm3に設定することができる。その後、ドライエッチングによって、フローティングゲート電極膜109を空隙162内にのみ残存させるようにリセスを行う。このときのエッチングガスとして、たとえば塩素ガスを用いることができる。ここで、選択ゲート電極膜106aと最上層の制御ゲート電極膜103aとの間の犠牲膜122は犠牲膜121に比べて膜厚が薄いので、選択ゲート電極膜106aと最上層の制御ゲート電極膜103aとの間は電極間絶縁膜108によって完全に埋め込まれる。その結果、選択ゲート電極膜106aと最上層の制御ゲート電極膜103aとの間の空隙162aにはフローティングゲート電極膜109は形成されない。ついで、図6-5に示されるように、半導体基板101上の全面にトンネル誘電体膜110とチャネル半導体膜111とをコンフォーマルに形成する。これによって、分離溝161の側面と底面を被覆するように、トンネル誘電体膜110とチャネル半導体膜111とが形成される。トンネル誘電体膜110としては、たとえばLPCVD法とプラズマ窒化法によって形成された厚さ8nmのシリコン酸窒化膜を用いることができる。また、チャネル半導体膜111としては、たとえばALD法によって形成された厚さ15nmのPドープ非晶質シリコン膜を用いることができ、このときのP濃度は1×1017~1×1018cm3である。これによって、チャネル半導体膜111の断面形状は、積層膜上では基板面に平行となり、分離溝161内ではU字形状となる。さらに、トンネル誘電体膜110とチャネル半導体膜111とを形成した分離溝161内を埋めるように半導体基板101上に埋込絶縁膜123を形成する。埋込絶縁膜123として、たとえばALD法によって形成した厚さ20nmのシリコン酸化膜を用いることができる。その後、リソグラフィ技術とイオン注入技術によって、チャネル半導体膜111の積層膜上ハードマスク膜107上に乗り上げた部分に所定の導電型の不純物を打ち込み、不純物拡散層115を形成する。たとえばAsをイオン注入して、N型のソース/ドレイン領域をチャネル半導体膜111に形成することができる。ついで、図6-6に示されるように、半導体基板101上の全面に図示しないマスク膜を形成し、リソグラフィ技術とRIE法を用いて、NANDストリングNSを半導体基板101上にマトリックス状に配置されるように加工する。NANDストリングNSは、第2の方向に配列した犠牲膜121,122で区切られる領域内で、第1の方向に所定の間隔で配置されるように、積層膜を一括加工して層間絶縁膜102まで連通するトレンチ163を形成することによって分離される。トレンチ163は、第1の方向に隣接するNANDストリングNSのフローティングゲート電極膜109間およびチャネル半導体膜111間を少なくとも切断することができればよい。これによって、制御ゲート電極膜103aと選択ゲート電極膜106aとは、犠牲膜121,122と同様に第1の方向に延在する共通接続部1031と、共通接続部1031から第2の方向に突出してメモリセルごとに形成される電極構成部1032とを有するように加工される。電極構成部1032は、上下のフローティングゲート電極膜109間に挟まれる構造となり、共通接続部1031は、第1の方向に配列されるNANDストリングの同じ高さの電極構成部1032間を共通接続する。また、トレンチ163を形成することで、フローティングゲート電極膜109の形成位置に対してチャネル半導体膜111の形成位置がずれることなく整合して形成される。これは、予めチャネル半導体膜111の側面にトンネル誘電体膜110を介してフローティングゲート電極膜109が接続される状態に形成したことによって、トレンチ163の形成時に、U字形状のチャネル半導体膜111をフローティングゲート電極膜109に対して自己整合的に形成することが可能となることによる。このトレンチ163の形成によって、フローティングゲート型のメモリセルが一括形成される。なお、マスク膜としては、CVDカーボン膜を用いることができる。トレンチ163の加工後に、マスク膜を除去する。ついで、図6-7に示されるように、一括加工時のダメージを除去するためにプラズマ酸化により後酸化を行った後に、半導体基板101上の全面に段差被覆性の良好な成膜法を用いて絶縁膜124を形成する。絶縁膜124として、たとえばALD法によって形成されたシリコン酸化膜などを用いることができる。さらに、段差被覆性の悪い成膜法を用いて、層間絶縁膜125を形成する。これによって、トレンチ163内にはほとんど層間絶縁膜125が埋め込まれず、トレンチ163の上部が覆われるように積層膜の上部に層間絶縁膜125が形成される。これによって、第1の方向に隣接するU字形状のNANDストリング間にはエアギャップ163aが形成される。エアギャップ163aを形成することで、隣接する電極間の寄生容量を低減することができるので、動作速度の向上を実現することができる。層間絶縁膜125として、たとえばプラズマCVD法によって形成されたシリコン酸化膜を用いることができる。その後、半導体基板101上の全面に図示しないマスク膜を形成し、リソグラフィ技術とRIE法によって、積層膜を一括加工し、層間絶縁膜102にまで連通する第1の方向に延在するトレンチ164を形成する。トレンチ164は、制御ゲート電極膜103aの第1の方向に延在する共通接続部1031の第2の方向の中央部付近に形成され、制御ゲート電極膜103aを第2の方向に分割する。これによって、積層膜ハードマスク膜107上に乗り上げたチャネル半導体膜111も、第2の方向に隣接するNANDストリング間で分離されることになる。なお、マスク膜としては、CVDカーボン膜を用いることができる。トレンチ164の加工後に、マスク膜を除去する。ついで、図6-8に示されるように、エッチング処理によって、犠牲膜121,122を選択的にリセスし、選択ゲート電極膜106aと最上層の制御ゲート電極膜103aとの間と、上下の制御ゲート電極膜103a間に、空隙165を形成する。犠牲膜121,122として非晶質シリコン膜を用いる場合には、エッチングとして、アルカリ水溶液を用いたアルカリエッチングなどを用いることができる。その後、たとえばRTARapidThermalAnnealing処理などの高温短時間の熱処理を行い、非晶質シリコン膜で構成される膜を結晶化させる。その結果、非晶質シリコン膜からなる制御ゲート電極膜103a、選択ゲート電極膜106a、フローティングゲート電極膜109およびチャネル半導体膜111が結晶化する。ついで、図6-9に示されるように、半導体基板101上の全面に、シリコンと反応してシリサイドを形成する金属を含む図示しない金属膜を形成する。金属膜として、たとえばコバルト膜を用いることができる。その後、熱処理を行って、トレンチ164の端部に露出した制御ゲート電極膜103aおよび選択ゲート電極膜106aと、金属膜とを反応させてシリサイド化させる。これによって、シリサイド化した制御ゲート電極膜103と選択ゲート電極膜106とが得られる。金属膜としてコバルトを用いる場合には、制御ゲート電極膜103と選択ゲート電極膜106はコバルトシリサイドによって構成される。このように制御ゲート電極膜103と選択ゲート電極膜106は、シリサイド膜とされることで低抵抗化される。なお、制御ゲート電極膜103と選択ゲート電極膜106を低抵抗化する方法として、この他にも、金属膜としてニッケル膜をCVD法で形成し、シリサイデーションによって低抵抗化する方法や、WF6を用いたCVD法によって制御ゲート電極膜103aと選択ゲート電極膜106aを構成するBドープ非晶質シリコン膜を置換したりする方法などを用いることも可能である。その後、半導体基板101上の全面に段差被覆性の悪い成膜法を用いて、層間絶縁膜126を形成する。これによって、トレンチ164内にはほとんど層間絶縁膜126が埋め込まれず、トレンチ164の上部が覆われるように積層膜の上部に層間絶縁膜126が形成される。これによって、第2の方向に隣接するU字形状のNANDストリング間にはエアギャップ164aが形成される。エアギャップ164aを形成することで、隣接する電極間の寄生容量を削減することができるので、動作速度の向上を実現することができる。層間絶縁膜126として、たとえばプラズマCVD法によって形成されたシリコン酸化膜を用いることができる。その後、さらに層間絶縁膜を形成した後、コンタクトプラグや配線の形成を行うことになるが、これらは公知の方法によって形成することができるので、その詳細な説明を省略する。以上によって、第2の実施形態による不揮発性半導体記憶装置が得られる。第2の実施形態では、第1の方向と第2の方向に隣接するNANDストリング間にエアギャップ163a,164aを設けた。これによって、隣接するメモリセル間の寄生容量を抑制することができるので、書き込み消去読み出し動作の高速化が可能になるという効果を有する。また、第2の実施形態では、制御ゲート電極膜103aと選択ゲート電極膜106aとをBドープシリコン膜とし、犠牲膜121,122をシリコン膜として、積層膜を形成し、この積層膜を一括加工して3次元不揮発性半導体記憶装置を形成した。制御ゲート電極膜103aと選択ゲート電極膜106aと、犠牲膜121,122とが両方ともシリコン系の膜であるため、第1の実施形態に比して加工が容易であるという効果を有する。第3の実施形態図7は、第1および第2の実施形態による不揮発性半導体記憶装置のスケーリングシナリオを示す図である。この図で、横軸はメモリセルの積層数を示し、縦軸は平面型のフローティングゲート型構造とした場合の等価なハーフピッチnmを示している。また、曲線S1は、MLC2bits/Cell相当のハーフピッチのスケーリングシナリオであり、曲線S2は、TLC3bits/cell相当のハーフピッチのスケーリングシナリオである。この図に示されるように、第1および第2の実施形態に示した不揮発性半導体記憶装置は、積層数を増やすことによって、実効的なハーフピッチを縮小することが可能である。曲線S1に示されるMLCを用いる場合、ハーフピッチで20nm世代程度から本構造を導入した場合に、単純に積層数を増大させるだけで8世代のスケーリングを実施することが可能であることがわかる。また、フローティングゲート型構造では、比較的実現が容易なTLCを用いることで、曲線S2に示されるようにさらなるスケーリングが可能であることもわかる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"