"酸化物半導体膜と、前記酸化物半導体膜上のゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極と、前記ゲート電極上の導電膜と、前記酸化物半導体膜及び前記ゲート絶縁膜の側面に接するソース電極及びドレイン電極と、を有し、前記ソース電極及びドレイン電極の上面の高さは、前記ゲート電極の上面の高さより低く、前記導電膜、前記ソース電極及びドレイン電極は、同一の金属元素を有することを特徴とする半導体装置。酸化物半導体膜と、前記酸化物半導体膜上のゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極と、前記ゲート電極の側面を覆う側壁絶縁膜と、前記ゲート電極上の導電膜と、少なくとも前記酸化物半導体膜及び前記ゲート絶縁膜の側面に接するソース電極及びドレイン電極と、を有し、前記ソース電極及びドレイン電極の上面の高さは、前記ゲート電極の上面の高さより低く、前記導電膜、前記ソース電極及びドレイン電極は、同一の金属元素を有することを特徴とする半導体装置。請求項1又は請求項2において、前記ゲート電極及び前記導電膜の間に、絶縁膜が形成されていることを特徴とする半導体装置。請求項1乃至請求項3のいずれか一項において、前記酸化物半導体膜は、前記ゲート電極と重畳するチャネル形成領域と、前記チャネル形成領域を挟むソース領域及びドレイン領域と、を有することを特徴とする半導体装置。請求項4において、前記ソース領域及びドレイン領域は、リン、ホウ素、窒素及びフッ素から選ばれた一種以上の元素を含むことを特徴とする半導体装置。請求項1乃至請求項5のいずれか一項において、前記酸化物半導体膜は、In、Ga、Sn及びZnから選ばれた一種以上の元素を含むことを特徴とする半導体装置。酸化物半導体膜を形成し、前記酸化物半導体膜上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に前記酸化物半導体膜と重畳するゲート電極を形成し、前記酸化物半導体膜、前記ゲート絶縁膜及び前記ゲート電極を覆う導電膜を形成し、前記導電膜を等方性エッチングして、少なくとも前記ゲート電極の側面を露出させることによって、ソース電極及びドレイン電極を形成することを特徴とする半導体装置の作製方法。酸化物半導体膜を形成し、前記酸化物半導体膜上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に前記酸化物半導体膜と重畳するゲート電極を形成し、前記ゲート電極上に絶縁膜を形成し、前記酸化物半導体膜、前記ゲート絶縁膜、前記ゲート電極及び前記絶縁膜を覆う導電膜を形成し、前記導電膜を等方性エッチングして、少なくとも前記ゲート電極の側面を露出させることによって、ソース電極及びドレイン電極を形成することを特徴とする半導体装置の作製方法。酸化物半導体膜を形成し、前記酸化物半導体膜上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に前記酸化物半導体膜と重畳するゲート電極を形成し、前記ゲート絶縁膜上に前記ゲート電極の側面を覆う側壁絶縁膜を形成し、前記酸化物半導体膜、前記ゲート絶縁膜、前記側壁絶縁膜及び前記ゲート電極を覆う導電膜を形成し、前記導電膜を等方性エッチングして、少なくとも前記側壁絶縁膜を露出させることによって、ソース電極及びドレイン電極を形成することを特徴とする半導体装置の作製方法。酸化物半導体膜を形成し、前記酸化物半導体膜上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に前記酸化物半導体膜と重畳するゲート電極を形成し、前記ゲート電極上に絶縁膜を形成し、前記ゲート絶縁膜上に前記ゲート電極及び前記絶縁膜の側面を覆う側壁絶縁膜を形成し、前記酸化物半導体膜、前記ゲート絶縁膜、前記側壁絶縁膜及び前記絶縁膜を覆う導電膜を形成し、前記導電膜を等方性エッチングして、少なくとも前記側壁絶縁膜を露出させることによって、ソース電極及びドレイン電極を形成することを特徴とする半導体装置の作製方法。請求項7乃至請求項10のいずれか一項において、前記等方性エッチングは、ウェットエッチングにより行うことを特徴とする半導体装置の作製方法。請求項7乃至請求項11のいずれか一項において、前記ゲート電極をマスクとして、前記酸化物半導体膜にリン、ホウ素、窒素及びフッ素から選ばれた一種以上の元素を添加することを特徴とする半導体装置の作製方法。請求項7乃至請求項12のいずれか一項において、前記ゲート絶縁膜を形成する前に、前記酸化物半導体膜に酸素を添加することを特徴とする半導体装置の作製方法。請求項7乃至請求項13のいずれか一項において、前記酸化物半導体膜は、In、Ga、Sn及びZnから選ばれた一種以上の元素を含むことを特徴とする半導体装置の作製方法。請求項7乃至請求項14のいずれか一項において、前記導電膜は、ロングスロースパッタリング法又はコリメータスパッタリング法により形成することを特徴とする半導体装置の作製方法。本発明の一態様は、微細な構造であり、高い電気特性例えば、高いオン電流や電界効果移動度を有する半導体装置及びその作製方法を提供することを課題の一とする。また、半導体装置の微細化に伴って作製工程における歩留まりの低下が懸念される。本発明の一態様は、微細な構造であり、高い電気特性を有する半導体装置を歩留まりよく提供することを課題の一とする。本発明の一態様は、酸化物半導体膜、ゲート絶縁膜及びゲート電極を覆う導電膜において、ゲート電極の側面に形成される導電膜の膜厚が、ゲート電極上及び酸化物半導体膜上に形成される導電膜の膜厚より小さくなることを特徴とする。これにより、導電膜を等方性エッチングして、少なくともゲート電極の側面を露出させ、且つ酸化物半導体膜上の導電膜を残存させることで、ソース電極及びドレイン電極を形成させることを技術思想とする。本発明の一態様は、酸化物半導体膜と、酸化物半導体膜上のゲート絶縁膜と、ゲート絶縁膜上のゲート電極と、ゲート電極上の導電膜と、酸化物半導体膜及びゲート絶縁膜の側面に接するソース電極及びドレイン電極と、を有し、ソース電極及びドレイン電極の上面の高さは、ゲート電極の上面の高さより低く、導電膜、ソース電極及びドレイン電極は、同一の金属元素を有する半導体装置である。また、上記半導体装置において、ゲート電極の側面を覆う側壁絶縁膜を形成してもよい。該側壁絶縁膜はゲート電極と、ソース電極及びドレイン電極と、のスペーサーとして機能する。そのため、該半導体装置においてゲート電極と、ソース電極及びドレイン電極と、が接触するのを防ぐことができる。さらに、ゲート電極と、ソース電極及びドレイン電極と、のオフセット領域を形成することができるため、半導体装置のオフ電流を低減させることができる。また、ゲート電極及び導電膜の間に、絶縁膜を形成してもよい。該絶縁膜は、ゲート電極加工時にハードマスクとして機能することができる。上記に示す本発明の一態様により、ゲート電極と、ソース電極及びドレイン電極と、が重畳しない、微細な半導体装置を形成することができる。そのため、寄生容量の形成を抑制し、高い電気特性を有する半導体装置を形成できる。また、本発明の一態様は、酸化物半導体膜を形成し、酸化物半導体膜上にゲート絶縁膜を形成し、ゲート絶縁膜上に酸化物半導体膜と重畳するゲート電極を形成し、酸化物半導体膜、ゲート絶縁膜及びゲート電極を覆う導電膜を形成し、導電膜を等方性エッチングして、少なくともゲート電極の側面を露出させることによって、ソース電極及びドレイン電極を形成する半導体装置の作製方法である。また、導電膜を形成する前に、ゲート電極の側面を覆う側壁絶縁膜を形成してもよい。該側壁絶縁膜はゲート電極と、ソース電極及びドレイン電極と、のスペーサーとして機能する。そのため、該半導体装置においてゲート電極と、ソース電極及びドレイン電極と、が接触するのを防ぐことができる。さらに、ゲート電極と、ソース電極及びドレイン電極と、のオフセット領域を形成することができるため、半導体装置のオフ電流を低減させることができる。また、側壁絶縁膜を形成した場合、導電膜を等方性エッチングして、少なくとも側壁絶縁膜を露出させることによって、ソース電極及びドレイン電極を形成することができる。また、ゲート電極及び導電膜の間に、絶縁膜を形成してもよい。該絶縁膜はゲート電極加工時にハードマスクとして機能することができる。本発明の一態様に示す半導体装置の作製方法により、ソース電極及びドレイン電極の分離を、マスクを用いての加工を用いずに行うことができる。そのため、マスクの形成におけるパターニング工程におけるバラツキによる歩留まりの低下を抑制することができる。さらに、ソース電極及びドレイン電極の分離に研磨処理例えば化学的機械研磨法CMP:ChemicalMechanicalPolishingを用いる方法も考えられるが、本発明の一態様に示すウェットエッチングと比べ、バラツキによる歩留まりの低下が懸念される。本発明の一態様により、微細な構造であり、高い電気特性例えば、高いオン電流や電界効果移動度を有する半導体装置及びその作製方法を提供することができる。また本発明の一態様により、微細な構造であり、高い電気特性を有する半導体装置を歩留まりよく作製することができる。本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分または同様な機能を有する部分には、同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。また、本明細書にて用いる第1、第2、第3などの用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。そのため、例えば、第1のを第2のまたは第3のなどと適宜置き換えて説明することができる。実施の形態1本実施の形態では、本発明の一態様に係る半導体装置であるトランジスタ及びその作製方法について図1乃至図3を用いて説明する。図1は、本発明の一態様に係る半導体装置であるトランジスタの上面図及び断面図である。図1Aに示すトランジスタの上面図に示す一点鎖線A-Bに対応するA-B断面を図1Bに示す。なお、図1Aは、煩雑になるのを防ぐため、層間絶縁膜112及びゲート絶縁膜108などを省略して示す。図1Bに示すトランジスタは、基板100と、基板100上に設けられた下地絶縁膜102と、下地絶縁膜102上に設けられたチャネル形成領域106a、ソース領域及びドレイン領域106bを有する酸化物半導体膜106と、酸化物半導体膜106におけるチャネル形成領域106a上のゲート絶縁膜108と、ゲート絶縁膜108上のゲート電極110と、ゲート絶縁膜108の側面、ソース領域及びドレイン領域106bに接するソース電極及びドレイン電極104と、ゲート電極110上の導電膜105と、ソース電極及びドレイン電極104、ゲート絶縁膜108、ゲート電極110及び導電膜105上の層間絶縁膜112と、を有する。なお、下地絶縁膜102を設けない構造としても構わない。また、特に図示しないが、層間絶縁膜112にコンタクトホールを形成してソース電極及びドレイン電極104の一部を露出させ、該ソース電極及びドレイン電極104と接続する配線を設けてもよい。本実施の形態における酸化物半導体膜106は、チャネル形成領域106aと、該チャネル形成領域106aより低抵抗であるソース領域及びドレイン領域106bを有する。このようにソース領域及びドレイン領域106bを設けることによって、ソース電極及びドレイン電極104との接触抵抗を低減することができ、それにより半導体装置のオン特性を向上させることができる。ただし、このようにソース領域及びドレイン領域106bが形成された酸化物半導体膜106に限定されるものではなく、酸化物半導体膜の抵抗を下げるためのドーパントを添加しない構成としてもよい。また、該ソース領域及びドレイン領域106bは、リン、ホウ素、窒素及びフッ素から選ばれた一種以上の元素を含んでいる。以上の元素を酸化物半導体膜に添加させることによって、酸化物半導体膜の抵抗値を低下させることができる。基板100に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板100として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、GaNなどの化合物半導体基板、SOISiliconOnInsulator基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板100として用いると好ましい。また、基板100として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板100に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。下地絶縁膜102は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化イットリウム、酸化ガリウム、酸化ランタン、酸化セシウム、酸化タンタル及び酸化マグネシウムの一種以上を選択して、単層または積層で用いればよい。また、下地絶縁膜102は十分な平坦性を有することが好ましい。具体的には、平均面粗さRaが1nm以下、好ましくは0.3nm以下、さらに好ましくは0.1nm以下となるように下地となる膜を設ける。上述の数値以下のRaとすることで、酸化物半導体膜に結晶領域が形成されやすくなる。なお、Raは、JISB0601で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、基準面から指定面までの偏差の絶対値を平均した値と表現でき、数式1にて定義される。なお、数式1において、S0は、測定面座標x1,y1x1,y2x2,y1x2,y2で表される4点によって囲まれる長方形の領域の面積を指し、Z0は測定面の平均高さを指す。Raは原子間力顕微鏡AFM:AtomicForceMicroscopeにて評価可能である。酸化窒化シリコンとは、その組成において、窒素よりも酸素の含有量が多いものを示し、例えば、酸素が50原子以上70原子以下、窒素が0.5原子以上15原子以下、シリコンが25原子以上35原子以下、水素が0原子以上10原子以下の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成において、酸素よりも窒素の含有量が多いものを示し、例えば、酸素が5原子以上30原子以下、窒素が20原子以上55原子以下、シリコンが25原子以上35原子以下、水素が10原子以上25原子以下の範囲で含まれるものをいう。但し、上記範囲は、ラザフォード後方散乱法RBS:RutherfordBackscatteringSpectrometryや、水素前方散乱法HFS:HydrogenForwardscatteringSpectrometryを用いて測定した場合のものである。また、構成元素の組成は、その合計が100原子を超えない値をとる。また、下地絶縁膜102は、加熱処理により酸素を放出する絶縁膜を用いると好ましい。加熱処理により酸素を放出するとは、TDSThermalDesorptionSpectroscopy:昇温脱離ガス分光法分析にて、酸素原子に換算しての酸素の放出量が1.0×1018atoms/cm3以上、好ましくは3.0×1020atoms/cm3以上であることをいう。ここで、TDS分析にて、酸素原子に換算しての酸素の放出量の測定方法について、以下に説明する。TDS分析したときの気体の放出量は、スペクトルの積分値に比例する。このため、測定したスペクトルの積分値と標準試料の基準値との比により、気体の放出量を計算することができる。標準試料の基準値は、所定の原子を含む試料の、スペクトルの積分値に対する原子の密度の割合である。例えば、標準試料である所定の密度の水素を含むシリコンウェハのTDS分析結果、及び絶縁膜のTDS分析結果から、絶縁膜の酸素分子の放出量NO2は、数式2で求めることができる。ここで、TDS分析で得られる質量数32で検出されるスペクトルの全てが酸素分子由来と仮定する。質量数32のものとしてほかにCH3OHがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数17の酸素原子及び質量数18の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。NH2は、標準試料から脱離した水素分子を密度で換算した値である。SH2は、標準試料をTDS分析したときのスペクトルの積分値である。ここで、標準試料の基準値を、NH2/SH2とする。SO2は、絶縁膜をTDS分析したときのスペクトルの積分値である。αは、TDS分析におけるスペクトル強度に影響する係数である。数式2の詳細に関しては、特開平6-275697公報を参照する。なお、上記絶縁膜の酸素の放出量は、電子科学株式会社製の昇温脱離分析装置EMD-WA1000S/Wを用い、標準試料として1×1016atoms/cm3の水素原子を含むシリコンウェハを用いて測定する。また、TDS分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。なお、NO2は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の2倍となる。酸化物半導体膜を用いたトランジスタの場合、下地絶縁膜から酸化物半導体膜に酸素が供給されることで、酸化物半導体膜と下地絶縁膜との界面準位密度を低減できる。この結果、トランジスタの動作などに起因して、酸化物半導体膜と下地絶縁膜との界面にキャリアが捕獲されることを抑制することができ、信頼性の高いトランジスタを得ることができる。さらに、酸化物半導体膜の酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半導体膜の酸素欠損は、一部がドナーとなりキャリアである電子を放出する。この結果、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。そこで、下地絶縁膜から酸化物半導体膜に酸素が十分に供給され、好ましくは酸化物半導体膜に酸素が過剰に含まれていることにより、しきい値電圧がマイナス方向へシフトする要因である、酸化物半導体膜の酸素欠損密度を低減することができる。酸化物半導体膜106に用いる材料としては、少なくともインジウムInあるいは亜鉛Znを含むことが好ましい。特にInとZnを含むことが好ましい。また、該酸化物半導体膜106を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウムGaを有することが好ましい。また、スタビライザーとしてスズSn、ハフニウムHf、アルミニウムAl、チタンTiまたはジルコニウムZrを有することが好ましい。また、他のスタビライザーとして、ランタノイドである、ランタンLa、セリウムCe、プラセオジムPr、ネオジムNd、サマリウムSm、ユウロピウムEu、ガドリニウムGd、テルビウムTb、ジスプロシウムDy、ホルミウムHo、エルビウムEr、ツリウムTm、イッテルビウムYb、ルテチウムLuのいずれか一種あるいは複数種を有してもよい。例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるIn-Zn系酸化物、Sn-Zn系酸化物、Al-Zn系酸化物、Zn-Mg系酸化物、Sn-Mg系酸化物、In-Mg系酸化物、In-Ga系酸化物、三元系金属の酸化物であるIn-Ga-Zn系酸化物IGZOとも表記する、In-Al-Zn系酸化物、In-Sn-Zn系酸化物、Sn-Ga-Zn系酸化物、Al-Ga-Zn系酸化物、Sn-Al-Zn系酸化物、In-Hf-Zn系酸化物、In-La-Zn系酸化物、In-Ce-Zn系酸化物、In-Pr-Zn系酸化物、In-Nd-Zn系酸化物、In-Sm-Zn系酸化物、In-Eu-Zn系酸化物、In-Gd-Zn系酸化物、In-Tb-Zn系酸化物、In-Dy-Zn系酸化物、In-Ho-Zn系酸化物、In-Er-Zn系酸化物、In-Tm-Zn系酸化物、In-Yb-Zn系酸化物、In-Lu-Zn系酸化物、四元系金属の酸化物であるIn-Sn-Ga-Zn系酸化物、In-Hf-Ga-Zn系酸化物、In-Al-Ga-Zn系酸化物、In-Sn-Al-Zn系酸化物、In-Sn-Hf-Zn系酸化物、In-Hf-Al-Zn系酸化物を用いることができる。酸化物半導体膜106は、単結晶、多結晶ポリクリスタルともいう。または非晶質などの状態をとる。好ましくは、酸化物半導体膜106は、CAAC-OSCAxisAlignedCrystallineOxideSemiconductor膜とする。CAAC-OS膜は、完全な単結晶ではなく、完全な非晶質でもない。CAAC-OS膜は、非晶質相に結晶部を有する結晶-非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が100nm未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡TEM:TransmissionElectronMicroscopeによる観察像では、CAAC-OS膜に含まれる非晶質部と結晶部との境界は明確ではない。また、TEMによってCAAC-OS膜には粒界グレインバウンダリーともいう。は確認できない。そのため、CAAC-OS膜は、粒界に起因する電子移動度の低下が抑制される。CAAC-OS膜に含まれる結晶部は、c軸がCAAC-OS膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつab面に垂直な方向から見て三角形状または六角形状の原子配列を有し、c軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれa軸及びb軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、85°以上95°以下の範囲も含まれることとする。また、単に平行と記載する場合、-5°以上5°以下の範囲も含まれることとする。なお、CAAC-OS膜において、結晶部の分布が一様でなくてもよい。例えば、CAAC-OS膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、CAAC-OS膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。CAAC-OS膜に含まれる結晶部のc軸は、CAAC-OS膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、CAAC-OS膜の形状被形成面の断面形状または表面の断面形状によっては互いに異なる方向を向くことがある。なお、結晶部のc軸の方向は、CAAC-OS膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。CAAC-OS膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。ゲート絶縁膜108は、プラズマCVD法又はスパッタリング法等により形成することができ、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化ガリウム、酸化マグネシウム、酸化タンタル、酸化イットリウム、酸化ジルコニウム、酸化ランタン及び酸化ネオジムを含む材料から一種以上選択して、単層または積層して用いればよい。ゲート電極110は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、ゲート電極110としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。ゲート電極110は、単層構造としてもよいし、積層構造としてもよい。また、ゲート電極110は、酸化インジウム酸化スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、酸化インジウム酸化亜鉛、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、ゲート絶縁膜108と接するゲート電極110の一層として、窒素を含む金属酸化物、具体的には、窒素を含むIn-Ga-Zn-O膜や、窒素を含むIn-Sn-O膜や、窒素を含むIn-Ga-O膜や、窒素を含むIn-Zn-O膜や、窒素を含むSn-O膜や、窒素を含むIn-O膜や、金属窒化膜InN、SnNなどを用いることができる。これらの膜は5eV電子ボルト、好ましくは5.5eV電子ボルト以上の仕事関数を有し、ゲート電極層として用いた場合、トランジスタの電気特性のしきい値電圧をプラスにすることができる。ソース電極及びドレイン電極104は、アルミニウムAl、クロムCr、銅Cu、タンタルTa、チタンTi、モリブデンMo、タングステンWから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜窒化チタン膜、窒化モリブデン膜、窒化タングステン膜等を用いることができる。また、Al、Cuなどの金属膜の下側又は上側の一方または双方にTi、Mo、Wなどの高融点金属膜またはそれらの金属窒化物膜窒化チタン膜、窒化モリブデン膜、窒化タングステン膜等を積層させた構成としても良い。また、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウムIn2O3、酸化スズSnO2、酸化亜鉛ZnO、酸化インジウム酸化スズIn2O3―SnO2、ITOと略記する、酸化インジウム酸化亜鉛In2O3―ZnOまたはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。導電膜105は、ソース電極及びドレイン電極104と同様の材料により形成される。層間絶縁膜112は、下地絶縁膜102と同様の材料により形成する。層間絶縁膜112は、比誘電率が小さく、かつ十分な厚さを有すると好ましい。例えば、比誘電率が3.8程度である酸化シリコン膜を用い、300nm以上1000nm以下の厚さとすればよい。層間絶縁膜112の表面は、大気成分などの影響でわずかに固定電荷を有し、その影響により、トランジスタのしきい値電圧が変動することがある。そのため、層間絶縁膜112は、表面に生じる電荷の影響が十分に小さくなるような範囲の比誘電率及び厚さとすることが好ましい。同様の理由で、層間絶縁膜112上に樹脂膜を形成することで、表面に生じる電荷の影響を低減しても構わない。トランジスタの作製方法次に、図1Bに示したトランジスタの作製方法について、図2及び図3を用いて説明する。まず、基板100上に下地絶縁膜102を成膜する。下地絶縁膜102は、化学気相成長CVD:ChemicalVaporDeposition法、スパッタリング法、分子線エピタキシーMBE:MolecularBeamEpitaxy法またはパルスレーザ堆積PLD:PulsedLaserDeposition法で成膜すればよく、スパッタリング法を用いると好ましい。なお、基板100によっては、下地絶縁膜102を設けなくても構わない。次に、下地絶縁膜102上に酸化物半導体膜を成膜する。酸化物半導体膜の成膜は、CVD法、スパッタリング法、MBE法またはPLD法で成膜すればよく、スパッタリング法を用いると好ましい。酸化物半導体膜の成膜において、酸化物半導体膜中に水素又は水がなるべく含まれないようにするために、酸化物半導体膜の成膜前処理として、スパッタリング装置の処理室で基板を予備加熱し、基板及び下地絶縁膜102に吸着した水素、水分などの不純物を脱離させることが好ましい。また、酸化物半導体膜を成膜する前に、下地絶縁膜102表面に平坦化処理を行ってもよい。平坦化処理としては、特に限定されないが、CMP処理、ドライエッチング処理、プラズマ処理を用いることができる。プラズマ処理としては、逆スパッタリングを行うことができる。逆スパッタリングとは、例えばアルゴン雰囲気下において、基板側にRF電源を用いて電圧を印加し、基板近傍にプラズマを形成して被処理面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。なお、酸化物半導体膜は、成膜時に酸素が多く含まれるような条件例えば、酸素100の雰囲気下でスパッタリング法により成膜を行う等により成膜することが好ましい。酸化物半導体膜を成膜後、加熱処理を行ってもよい。該加熱処理を行うと、酸化物半導体膜の結晶化度が高まる。また、酸化物半導体膜中の不純物水素及び水分などの濃度を低減し、欠陥密度を低減することができる。加熱処理は、酸化性雰囲気、不活性雰囲気、減圧雰囲気及び乾燥空気雰囲気を1種、または2種以上組み合わせて行えばよい。好ましくは、不活性雰囲気または減圧雰囲気にて加熱処理を行い、その後酸化性雰囲気または乾燥空気雰囲気にて加熱処理を行う。加熱処理の温度は、150°C以上650°C以下、好ましくは250°C以上500°C以下、さらに好ましくは300°C以上450°C以下の温度で行えばよい。加熱処理は、抵抗加熱方式、ランプヒータ方式、加熱ガス方式などを適用すればよい。酸化性雰囲気とは、酸化性ガスを含む雰囲気をいう。酸化性ガスとは、酸素、オゾンまたは亜酸化窒素などであって、水、水素などが含まれないことが好ましい。例えば、熱処理装置に導入する酸素、オゾン、亜酸化窒素の純度を、8N99.999999以上、好ましくは9N99.9999999以上とする。酸化性雰囲気には、酸化性ガスと不活性ガスが混合されていてもよい。その場合、酸化性ガスが少なくとも10ppm以上含まれる雰囲気とする。酸化性雰囲気で加熱処理を行うことで、酸化物半導体膜の酸素欠損密度を低減することができる。不活性雰囲気とは、窒素、希ガスなどの不活性ガスを主成分とする雰囲気をいう。具体的には、酸化性ガスなどの反応性ガスが10ppm未満である雰囲気とする。不活性雰囲気で加熱処理を行うことで、酸化物半導体膜に含まれる不純物濃度を低減することができる。減圧雰囲気とは、処理室の圧力が10Pa以下の雰囲気をいう。減圧雰囲気で加熱処理を行うことで、不活性雰囲気よりもさらに酸化物半導体膜に含まれる不純物濃度を低減することができる。乾燥空気雰囲気とは、露点-40°C以下、好ましくは露点-50°C以下の酸素20程度及び窒素80程度含まれる雰囲気をいう。酸化性雰囲気の一種であるが、比較的低コストであるため量産に適している。次に、酸化物半導体膜を加工して酸化物半導体膜103を形成する図2A参照。。なお、加工するとは、特に断りがない限り、フォトリソグラフィ法によって形成したレジストマスクを用い、エッチング処理を行って、所望の形状の膜を得ることをいう。なお、酸化物半導体膜のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。酸化物半導体膜のウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ITO-07N関東化学社製を用いてもよい。また、ICPInductivelyCoupledPlasma:誘導結合型プラズマエッチング装置によるドライエッチングを行ってもよい。また、酸化物半導体膜に、酸素少なくとも、酸素ラジカル、酸素原子、酸素イオンのいずれかを含むを導入して膜中に酸素を供給してもよい。酸化物半導体膜に酸素を導入して膜中に酸素を供給することによって、酸化物半導体膜における酸素欠損を補償し、真性半導体に近づけることができる。それにより、該酸化物半導体膜を用いたトランジスタの閾値をプラスシフトさせ、さらに信頼性を向上させることができる。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマ処理などを用いることができる。次に、酸化物半導体膜103上にゲート絶縁膜を成膜する。ゲート絶縁膜は、CVD法、スパッタリング法、MBE法、PLD法で成膜すればよく、特にスパッタリング法を用いると好ましい。次に、ゲート絶縁膜上に導電膜を成膜し、ゲート絶縁膜及び導電膜をエッチングにより加工して、ゲート絶縁膜108及びゲート電極110を形成する図2B参照。。次に、ゲート電極110をマスクにして、酸化物半導体膜103に対してドーパントを添加する。該ドーパントが添加された酸化物半導体膜103は低抵抗化される。このように酸化物半導体膜103にドーパントを添加することによって、ドーパントが添加されて低抵抗化したソース領域及びドレイン領域106bと、ドーパントが添加されていないチャネル形成領域106aと、を有する酸化物半導体膜106が形成される図2C参照。。ドーパントは、酸化物半導体膜の抵抗を低下させる不純物であり、リンP、ホウ素B、窒素N及びフッ素Fから選ばれた一種以上の元素を用いることができる。ドーパントを添加する方法としては、イオン注入法、イオンドーピング法などを用いることができる。また、その際に基板100を加熱しながら行ってもよい。なお、ドーパントを添加する処理は、複数回行ってもよく、ドーパントの種類も複数種用いてもよい。また、ドーパント添加後に加熱処理を行ってもよい。加熱する条件としては、300°C以上700°C以下、好ましくは300°C以上450°C以下で1時間、酸素雰囲気下で行うことが好ましい。また、窒素雰囲気下、減圧下、大気超乾燥エア下で加熱処理を行ってもよい。次に、酸化物半導体膜106、ゲート絶縁膜108及びゲート電極110を覆う導電膜を成膜し、フォトリソグラフィ工程により該導電膜を選択的にエッチングして加工し、導電膜107を形成させる図3A参照。。なお、該エッチングでは、ゲート電極110側面の導電膜107の除去は行わない。導電膜107は、ソース電極及びドレイン電極104と同様の材料により形成する。導電膜107の形成は、スパッタリング法を用いて行うことが好ましい。特に、ロングスロースパッタリング法又はコリメータスパッタリング法を用いることが好ましい。さらに、導電膜107の形成時における圧力を極力低い状態で行うことが好ましい。それにより、スパッタ粒子の直進性を高めることができ、形成される導電膜の段差被覆性を低くすることができる。このように導電膜107を形成させることによって、酸化物半導体膜106及びゲート電極110上面に形成される導電膜107の膜厚より、ゲート電極110の側面に形成される導電膜107の膜厚を小さくすることができる。さらに、条件を最適化することによって、ゲート電極110の側面には、導電膜107がほとんど形成されないようにすることもできる。次に、ゲート電極110の側面を露出させるように、導電膜107を等方性エッチングにより除去する図3B参照。。ゲート電極110の側面に形成される導電膜107の膜厚より、酸化物半導体膜106及びゲート電極110上面に形成される導電膜107の膜厚は大きいため、ゲート電極110の側面を露出させるための等方性エッチング後において、酸化物半導体膜106上にはソース電極及びドレイン電極104が、ゲート電極110上面には導電膜105が形成される。また、本実施の形態においては、ゲート電極110の側面における導電膜107の除去とともに、等方性エッチング後において、ゲート電極110と、ソース電極及びドレイン電極104と、が接触しないように、等方性エッチングの加減が必要である。導電膜107の等方性エッチングには、薬液を用いたウェットエッチング処理が好ましい。なお、導電膜107をエッチングできる薬液であればよく、特に限定されるものではない。また、ドライエッチングによっても、エッチング条件を適切なものにすること例えば、基板側に電圧を印加しないなどにより、等方性エッチングを行うことができる。次に、ソース電極及びドレイン電極104、ゲート絶縁膜108、ゲート電極110及び導電膜105上に層間絶縁膜112を形成する図3C参照。。層間絶縁膜112は、CVD法、スパッタリング法、MBE法、PLD法またはスピンコート法で成膜すればよく、下地絶縁膜102と同様の材料によって形成することができる。また特に図示しないが、層間絶縁膜112にコンタクトホールを形成し、ソース電極及びドレイン電極104の一部を露出させて、ソース電極及びドレイン電極104と接続する配線を設けてもよい。また、層間絶縁膜112上に樹脂膜を設ける構成としても構わない。以上のような本実施の形態により、微細な構造であり、高い電気特性例えば、高いオン電流や電界効果移動度を有する半導体装置及びその作製方法を提供することができる。また本実施の形態により、微細な構造であり、高い電気特性を有する半導体装置を歩留まりよく作製することができる。本実施の形態は適宜他の実施の形態と組み合わせて用いることができる。実施の形態2本実施の形態では、実施の形態1とは異なる構造のトランジスタ及びその作製方法について図4乃至図6を用いて説明する。図4は、本発明の一態様に係る半導体装置であるトランジスタの上面図及び断面図である。図4Aに示すトランジスタの上面図に示す一点鎖線A-Bに対応するA-B断面を図4Bに示す。なお、図4Aは、煩雑になるのを防ぐため、層間絶縁膜112及びゲート絶縁膜108などを省略して示す。図4Bに示すトランジスタは、基板100と、基板100上に設けられた下地絶縁膜102と、下地絶縁膜102上に設けられたチャネル形成領域106a、ソース領域及びドレイン領域106bを有する酸化物半導体膜106と、酸化物半導体膜106におけるチャネル形成領域106a上のゲート絶縁膜108と、ゲート絶縁膜108上のゲート電極109と、ゲート電極109上の絶縁膜111と、ゲート絶縁膜108の側面、ソース領域及びドレイン領域106bに接するソース電極及びドレイン電極104と、絶縁膜111上の導電膜105と、ソース電極及びドレイン電極104、ゲート絶縁膜108、ゲート電極109、絶縁膜111及び導電膜105上の層間絶縁膜112と、を有する。なお、下地絶縁膜102を設けない構造としても構わない。また、特に図示しないが、層間絶縁膜112にコンタクトホールを形成してソース電極及びドレイン電極104の一部を露出させ、該ソース電極及びドレイン電極104と接続する配線を設けてもよい。本実施の形態における酸化物半導体膜106は、チャネル形成領域106aと、該チャネル形成領域106aより低抵抗であるソース領域及びドレイン領域106bを有する。このようにソース領域及びドレイン領域106bを設けることによって、ソース電極及びドレイン電極104との接触抵抗を低減することができ、それにより半導体装置のオン特性を向上させることができる。ただし、このようにソース領域及びドレイン領域106bが形成された酸化物半導体膜106に限定されるものではなく、酸化物半導体膜の抵抗を下げるためのドーパントを添加しない構成としてもよい。また、該ソース領域及びドレイン領域106bは、リン、ホウ素、窒素及びフッ素から選ばれた一種以上の元素を含んでいる。以上の元素を酸化物半導体膜に添加させることによって、酸化物半導体膜の抵抗値を低下させることができる。ゲート電極109は、実施の形態1のゲート電極110と同様の材料を用いて形成すればよい。絶縁膜111は、下地絶縁膜102と同様の材料を用いて形成すればよい。絶縁膜111は、ゲート電極109を加工する際のハードマスクとして機能することができる。その他の構成は、実施の形態1の説明を参酌する。トランジスタの作製方法次に、図4Bに示したトランジスタの作製方法について、図5及び図6を用いて説明する。まず、基板100上に、実施の形態1と同様にして下地絶縁膜102を成膜する。なお、基板100によっては、下地絶縁膜102を設けなくても構わない。次に、下地絶縁膜102上に酸化物半導体膜を成膜する。酸化物半導体膜の成膜は、CVD法、スパッタリング法、MBE法またはPLD法で成膜すればよく、スパッタリング法を用いると好ましい。酸化物半導体膜は、実施の形態1と同様にして形成すればよい。酸化物半導体膜を成膜後、実施の形態1と同様にして加熱処理を行ってもよい。次に、酸化物半導体膜を加工して酸化物半導体膜103を形成する図5A参照。。また、酸化物半導体膜に、酸素少なくとも、酸素ラジカル、酸素原子、酸素イオンのいずれかを含むを導入して膜中に酸素を供給してもよい。酸化物半導体膜に酸素を導入して膜中に酸素を供給することによって、酸化物半導体膜における酸素欠損を補償し、真性半導体に近づけることができる。それにより、該酸化物半導体膜を用いたトランジスタの閾値をプラスシフトさせ、さらに信頼性を向上させることができる。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマ処理などを用いることができる。次に、酸化物半導体膜103上にゲート絶縁膜を成膜する。ゲート絶縁膜は、CVD法、スパッタリング法、MBE法、PLD法で成膜すればよく、特にスパッタリング法を用いると好ましい。次に、ゲート絶縁膜上に導電膜及び絶縁膜を積層させて形成し、ゲート絶縁膜、導電膜及び絶縁膜をエッチングにより加工して、ゲート絶縁膜108、ゲート電極109及び絶縁膜111を形成する図5B参照。。次に、ゲート電極109及び絶縁膜111をマスクにして、酸化物半導体膜103に対してドーパントを添加する。該ドーパントが添加された酸化物半導体膜103は低抵抗化される。このように酸化物半導体膜103にドーパントを添加することによって、ドーパントが添加されて低抵抗化したソース領域及びドレイン領域106bと、ドーパントが添加されていないチャネル形成領域106aと、を有する酸化物半導体膜106が形成される図5C参照。。ドーパントは、酸化物半導体膜の抵抗を低下させる不純物であり、リンP、ホウ素B、窒素N及びフッ素Fから選ばれた一種以上の元素を用いることができる。ドーパントを添加する方法としては、イオン注入法、イオンドーピング法などを用いることができる。また、その際に基板100を加熱しながら行ってもよい。なお、ドーパントを添加する処理は、複数回行ってもよく、ドーパントの種類も複数種用いてもよい。また、ドーパント添加後に加熱処理を行ってもよい。加熱する条件としては、300°C以上700°C以下、好ましくは300°C以上450°C以下で1時間、酸素雰囲気下で行うことが好ましい。また、窒素雰囲気下、減圧下、大気超乾燥エア下で加熱処理を行ってもよい。次に、酸化物半導体膜106、ゲート絶縁膜108、ゲート電極109及び絶縁膜111を覆う導電膜107を成膜し、フォトリソグラフィ工程により該導電膜を選択的にエッチングにより加工することで、導電膜107を形成する図6A参照。。なお、該エッチングでは、ゲート電極109側面の導電膜107の除去は行わない。導電膜107は、実施の形態1におけるソース電極及びドレイン電極104と同様の材料により形成する。導電膜107の形成は、スパッタリング法を用いて行うことが好ましい。特に、ロングスロースパッタリング法又はコリメータスパッタリング法を用いることが好ましい。さらに、導電膜107の形成時における圧力を極力低い状態で行うことが好ましい。それにより、スパッタ粒子の直進性を高めることができ、形成される導電膜の段差被覆性を低くすることができる。このように導電膜107を形成させることによって、酸化物半導体膜106及び絶縁膜111上面に形成される導電膜107の膜厚より、ゲート電極109及び絶縁膜111の側面に形成される導電膜107の膜厚を小さくすることができる。さらに、条件を最適化することによって、ゲート電極109及び絶縁膜111の側面には、導電膜107がほとんど形成されないようにすることもできる。次に、ゲート電極109及び絶縁膜111の側面を露出させるように、導電膜107を等方性エッチングにより除去する図6B参照。。ゲート電極109及び絶縁膜111の側面に形成される導電膜107の膜厚より、酸化物半導体膜106及び絶縁膜111上面に形成される導電膜107の膜厚は大きいため、ゲート電極109及び絶縁膜111の側面を露出させるための等方性エッチング後において、酸化物半導体膜106上にはソース電極及びドレイン電極104が、絶縁膜111上面には導電膜105が形成される。また、本実施の形態においては、ゲート電極109及び絶縁膜111の側面における導電膜107の除去とともに、等方性エッチング後において、ゲート電極109と、ソース電極及びドレイン電極104と、が接触しないように、等方性エッチングの加減が必要である。導電膜107の等方性エッチングには、薬液を用いたウェットエッチング処理が好ましい。なお、導電膜107をエッチングできる薬液であればよく、特に限定されるものではない。また、ドライエッチングによっても、エッチング条件を適切なものにすること例えば、基板側に電圧を印加しないなどにより、等方性エッチングを行うことができる。次に、ソース電極及びドレイン電極104、ゲート絶縁膜108、ゲート電極109、絶縁膜111及び導電膜105上に層間絶縁膜112を形成する図6C参照。。層間絶縁膜112は、CVD法、スパッタリング法、MBE法、PLD法またはスピンコート法で成膜すればよく、下地絶縁膜102と同様の材料によって形成することができる。また特に図示しないが、層間絶縁膜112にコンタクトホールを形成し、ソース電極及びドレイン電極104の一部を露出させて、ソース電極及びドレイン電極104と接続する配線を設けてもよい。また、層間絶縁膜112上に樹脂膜を設ける構成としても構わない。以上のような本実施の形態により、微細な構造であり、高い電気特性例えば、高いオン電流や電界効果移動度を有する半導体装置及びその作製方法を提供することができる。また本実施の形態により、微細な構造であり、高い電気特性を有する半導体装置を歩留まりよく作製することができる。本実施の形態は適宜他の実施の形態と組み合わせて用いることができる。実施の形態3本実施の形態では、実施の形態1及び実施の形態2とは異なる構造のトランジスタ及びその作製方法について図7乃至図9を用いて説明する。図7は、本発明の一態様に係る半導体装置であるトランジスタの上面図及び断面図である。図7Aに示すトランジスタの上面図に示す一点鎖線A-Bに対応するA-B断面を図7Bに示す。なお、図7Aは、煩雑になるのを防ぐため、層間絶縁膜212及びゲート絶縁膜208などを省略して示す。図7Bに示すトランジスタは、基板100と、基板100上に設けられた下地絶縁膜102と、下地絶縁膜102上に設けられたチャネル形成領域206a、ソース領域及びドレイン領域206bを有する酸化物半導体膜206と、酸化物半導体膜206におけるチャネル形成領域206a上のゲート絶縁膜208と、ゲート絶縁膜208上のゲート電極210と、ゲート電極210の側面を覆う側壁絶縁膜213と、ゲート絶縁膜208の側面、ソース領域及びドレイン領域206bに接するソース電極及びドレイン電極204と、ゲート電極210及び側壁絶縁膜213上の導電膜205と、ソース電極及びドレイン電極204、ゲート絶縁膜208、側壁絶縁膜213及び導電膜205上の層間絶縁膜212と、を有する。なお、下地絶縁膜102を設けない構造としても構わない。また、特に図示しないが、層間絶縁膜212にコンタクトホールを形成してソース電極及びドレイン電極204の一部を露出させ、該ソース電極及びドレイン電極204と接続する配線を設けてもよい。本実施の形態における酸化物半導体膜206は、実施の形態1における酸化物半導体膜106と同様に形成することができ、チャネル形成領域206aと、該チャネル形成領域206aより低抵抗であるソース領域及びドレイン領域206bを有する。このようにソース領域及びドレイン領域206bを設けることによって、ソース電極及びドレイン電極204との接触抵抗を低減することができ、それにより半導体装置のオン特性を向上させることができる。ただし、このようにソース領域及びドレイン領域206bが形成された酸化物半導体膜206に限定されるものではなく、酸化物半導体膜の抵抗を下げるためのドーパントを添加しない構成としてもよい。また、該ソース領域及びドレイン領域206bは、リン、ホウ素、窒素及びフッ素から選ばれた一種以上の元素を含んでいる。以上の元素を酸化物半導体膜に添加させることによって、酸化物半導体膜の抵抗値を低下させることができる。ゲート絶縁膜208は、実施の形態1におけるゲート絶縁膜108と同様の材料により形成すればよい。ソース電極及びドレイン電極204は、実施の形態1におけるソース電極及びドレイン電極104と同様の材料により形成すればよい。ゲート電極210は、実施の形態1のゲート電極110と同様の材料を用いて形成すればよい。導電膜205は、ソース電極及びドレイン電極204と同様の材料を用いて形成される。層間絶縁膜212は、実施の形態1の層間絶縁膜112と同様の材料を用いて形成すればよい。側壁絶縁膜213は、ゲート絶縁膜208と同様の材料により形成することができる。側壁絶縁膜213は、ゲート電極210と、ソース電極及びドレイン電極204と、のスペーサーとして機能する。そのため、本実施の形態に係る半導体装置において、ゲート電極210と、ソース電極及びドレイン電極204と、が接触するのを防ぐことができる。さらに、ゲート電極210と、ソース電極及びドレイン電極204と、のオフセット領域を形成することができるため、半導体装置のオフ電流を低減させることができる。トランジスタの作製方法次に、図7Bに示したトランジスタの作製方法について、図8及び図9を用いて説明する。まず、基板100上に、実施の形態1と同様にして下地絶縁膜102を成膜する。なお、基板100によっては、下地絶縁膜102を設けなくても構わない。次に、下地絶縁膜102上に酸化物半導体膜を成膜する。酸化物半導体膜の成膜は、CVD法、スパッタリング法、MBE法またはPLD法で成膜すればよく、スパッタリング法を用いると好ましい。酸化物半導体膜は、実施の形態1と同様にして形成すればよい。酸化物半導体膜を成膜後、実施の形態1と同様にして加熱処理を行ってもよい。次に、酸化物半導体膜を加工して酸化物半導体膜203を形成する。また、酸化物半導体膜に、酸素少なくとも、酸素ラジカル、酸素原子、酸素イオンのいずれかを含むを導入して膜中に酸素を供給してもよい。酸化物半導体膜に酸素を導入して膜中に酸素を供給することによって、酸化物半導体膜における酸素欠損を補償し、真性半導体に近づけることができる。それにより、酸化物半導体膜を用いたトランジスタの閾値をプラスシフトさせ、さらに信頼性を向上させることができる。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマ処理などを用いることができる。次に、酸化物半導体膜203上にゲート絶縁膜201を成膜する。ゲート絶縁膜は、CVD法、スパッタリング法、MBE法、PLD法で成膜すればよく、特にスパッタリング法を用いると好ましい。次に、ゲート絶縁膜201上に導電膜を形成し、該導電膜をエッチングにより加工して、ゲート電極210を形成する図8A参照。。次に、ゲート電極210をマスクにして、酸化物半導体膜203に対してドーパントを添加する。該ドーパントが添加された酸化物半導体膜203は低抵抗化される。このように酸化物半導体膜203にドーパントを添加することによって、ドーパントが添加されて低抵抗化したソース領域及びドレイン領域206bと、ドーパントが添加されていないチャネル形成領域206aと、を有する酸化物半導体膜206が形成される図8B参照。。ドーパントは、酸化物半導体膜の抵抗を低下させる不純物であり、リンP、ホウ素B、窒素N及びフッ素Fから選ばれた一種以上の元素を用いることができる。ドーパントを添加する方法としては、イオン注入法、イオンドーピング法などを用いることができる。また、その際に基板100を加熱しながら行ってもよい。なお、ドーパントを添加する処理は、複数回行ってもよく、ドーパントの種類も複数種用いてもよい。また、ドーパント添加後に加熱処理を行ってもよい。加熱する条件としては、300°C以上700°C以下、好ましくは300°C以上450°C以下で1時間、酸素雰囲気下で行うことが好ましい。また、窒素雰囲気下、減圧下、大気超乾燥エア下で加熱処理を行ってもよい。次に、ゲート絶縁膜201及びゲート電極210を覆う絶縁膜を成膜する。該絶縁膜は、ゲート絶縁膜201と同様の材料を用いて形成することができ、CVD法、スパッタリング法、塗布法などにより形成すればよい。特に、膜質が良く、段差被覆性に優れるCVD法を用いることが好ましい。次に、該絶縁膜及びゲート絶縁膜201について異方性エッチングによる加工を行い、ゲート絶縁膜208及び側壁絶縁膜213を形成させる図8C参照。。異方性エッチングは、ICPエッチング装置などを用いたドライエッチングにより行うことができる。側壁絶縁膜213は、ゲート電極210と、ソース電極及びドレイン電極204と、のスペーサーとして機能する。そのため、本実施の形態に係る半導体装置において、ゲート電極210と、ソース電極及びドレイン電極204と、が接触するのを防ぐことができる。さらに、ゲート電極210と、ソース電極及びドレイン電極204と、のオフセット領域を形成することができるため、半導体装置のオフ電流を低減させることができる。次に、酸化物半導体膜206、ゲート絶縁膜208、ゲート電極210及び側壁絶縁膜213を覆う導電膜を成膜し、フォトリソグラフィ工程により該導電膜を選択的にエッチングにより加工することで、導電膜207を形成する図9A参照。。なお、該エッチングでは、側壁絶縁膜213側面の導電膜207の除去は行わない。導電膜207は、ソース電極及びドレイン電極204と同様の材料により形成する。導電膜207の形成は、スパッタリング法を用いて行うことが好ましい。特に、ロングスロースパッタリング法又はコリメータスパッタリング法を用いることが好ましい。さらに、導電膜207の形成時における圧力を極力低い状態で行うことが好ましい。それにより、スパッタ粒子の直進性を高めることができ、形成される導電膜の段差被覆性を低くすることができる。このように導電膜207を形成させることによって、酸化物半導体膜206、ゲート電極210及び側壁絶縁膜213上面に形成される導電膜207の膜厚より、側壁絶縁膜213の側面に形成される導電膜207の膜厚を小さくすることができる。さらに、条件を最適化することによって、側壁絶縁膜213の側面には、導電膜207がほとんど形成されないようにすることもできる。次に、側壁絶縁膜213の側面を露出させるように、導電膜207を等方性エッチングにより除去する図9B参照。。側壁絶縁膜213の側面に形成される導電膜207の膜厚より、酸化物半導体膜206、ゲート電極210及び側壁絶縁膜213上面に形成される導電膜207の膜厚は大きいため、側壁絶縁膜213の側面を露出させるための等方性エッチング後において、酸化物半導体膜206上にはソース電極及びドレイン電極204が、ゲート電極210及び側壁絶縁膜213上面には導電膜205が形成される。導電膜207の等方性エッチングには、薬液を用いたウェットエッチング処理が好ましい。なお、導電膜207をエッチングできる薬液であればよく、特に限定されるものではない。また、ドライエッチングによっても、エッチング条件を適切なものにすること例えば、基板側に電圧を印加しないなどにより、等方性エッチングを行うことができる。次に、ソース電極及びドレイン電極204、ゲート絶縁膜208、側壁絶縁膜213及び導電膜205上に層間絶縁膜212を形成する図9C参照。。層間絶縁膜212は、CVD法、スパッタリング法、MBE法、PLD法またはスピンコート法で成膜すればよく、下地絶縁膜102と同様の材料によって形成することができる。また特に図示しないが、層間絶縁膜212にコンタクトホールを形成し、ソース電極及びドレイン電極204の一部を露出させて、ソース電極及びドレイン電極204と接続する配線を設けてもよい。また、層間絶縁膜212上に樹脂膜を設ける構成としても構わない。以上のような本実施の形態により、微細な構造であり、高い電気特性例えば、高いオン電流や電界効果移動度を有する半導体装置及びその作製方法を提供することができる。また本実施の形態により、微細な構造であり、高い電気特性を有する半導体装置を歩留まりよく作製することができる。本実施の形態は適宜他の実施の形態と組み合わせて用いることができる。実施の形態4本実施の形態では、実施の形態1乃至実施の形態3とは異なる構造のトランジスタ及びその作製方法について図10乃至図12を用いて説明する。図10は、本発明の一態様に係る半導体装置であるトランジスタの上面図及び断面図である。図10Aに示すトランジスタの上面図に示す一点鎖線A-Bに対応するA-B断面を図10Bに示す。なお、図10Aは、煩雑になるのを防ぐため、層間絶縁膜212及びゲート絶縁膜208などを省略して示す。図10Bに示すトランジスタは、基板100と、基板100上に設けられた下地絶縁膜102と、下地絶縁膜102上に設けられたチャネル形成領域206a、ソース領域及びドレイン領域206bを有する酸化物半導体膜206と、酸化物半導体膜206におけるチャネル形成領域206a上のゲート絶縁膜208と、ゲート絶縁膜208上のゲート電極209と、ゲート電極209上の絶縁膜211と、ゲート電極209及び絶縁膜211の側面を覆う側壁絶縁膜213と、ゲート絶縁膜208の側面、ソース領域及びドレイン領域206bに接するソース電極及びドレイン電極204と、絶縁膜211及び側壁絶縁膜213上の導電膜205と、ソース電極及びドレイン電極204、ゲート絶縁膜208、側壁絶縁膜213及び導電膜205上の層間絶縁膜212と、を有する。なお、下地絶縁膜102を設けない構造としても構わない。また、特に図示しないが、層間絶縁膜212にコンタクトホールを形成してソース電極及びドレイン電極204の一部を露出させ、該ソース電極及びドレイン電極204と接続する配線を設けてもよい。本実施の形態における酸化物半導体膜206は、実施の形態1における酸化物半導体膜106と同様に形成することができ、チャネル形成領域206aと、該チャネル形成領域206aより低抵抗であるソース領域及びドレイン領域206bを有する。このようにソース領域及びドレイン領域206bを設けることによって、ソース電極及びドレイン電極204との接触抵抗を低減することができ、それにより半導体装置のオン特性を向上させることができる。ただし、このようにソース領域及びドレイン領域206bが形成された酸化物半導体膜206に限定されるものではなく、酸化物半導体膜の抵抗を下げるためのドーパントを添加しない構成としてもよい。また、該ソース領域及びドレイン領域206bは、リン、ホウ素、窒素及びフッ素から選ばれた一種以上の元素を含んでいる。以上の元素を酸化物半導体膜に添加させることによって、酸化物半導体膜の抵抗値を低下させることができる。ゲート絶縁膜208は、実施の形態1におけるゲート絶縁膜108と同様の材料により形成すればよい。ソース電極及びドレイン電極204は、実施の形態1におけるソース電極及びドレイン電極104と同様の材料により形成すればよい。ゲート電極209は、実施の形態1のゲート電極110と同様の材料を用いて形成すればよい。絶縁膜211は、下地絶縁膜102と同様の材料を用いて形成すればよい。絶縁膜211は、ゲート電極209を加工する際のハードマスクとして機能することができる。導電膜205は、ソース電極及びドレイン電極204と同様の材料を用いて形成される。層間絶縁膜212は、実施の形態1の層間絶縁膜112と同様の材料を用いて形成すればよい。側壁絶縁膜213は、ゲート絶縁膜208と同様の材料により形成することができる。側壁絶縁膜213は、ゲート電極209と、ソース電極及びドレイン電極204と、のスペーサーとして機能する。そのため、本実施の形態に係る半導体装置において、ゲート電極209と、ソース電極及びドレイン電極204と、が接触するのを防ぐことができる。さらに、ゲート電極209と、ソース電極及びドレイン電極204と、のオフセット領域を形成することができるため、半導体装置のオフ電流を低減させることができる。トランジスタの作製方法次に、図10Bに示したトランジスタの作製方法について、図11及び図12を用いて説明する。まず、基板100上に、実施の形態1と同様にして下地絶縁膜102を成膜する。なお、基板100によっては、下地絶縁膜102を設けなくても構わない。次に、下地絶縁膜102上に酸化物半導体膜を成膜する。酸化物半導体膜の成膜は、CVD法、スパッタリング法、MBE法またはPLD法で成膜すればよく、スパッタリング法を用いると好ましい。酸化物半導体膜は、実施の形態1と同様にして形成すればよい。酸化物半導体膜を成膜後、実施の形態1と同様にして加熱処理を行ってもよい。次に、酸化物半導体膜を加工して酸化物半導体膜203を形成する。また、酸化物半導体膜203に、酸素少なくとも、酸素ラジカル、酸素原子、酸素イオンのいずれかを含むを導入して膜中に酸素を供給してもよい。酸化物半導体膜に酸素を導入して膜中に酸素を供給することによって、酸化物半導体膜における酸素欠損を補償し、真性半導体に近づけることができる。それにより、酸化物半導体膜を用いたトランジスタの閾値をプラスシフトさせ、さらに信頼性を向上させることができる。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマ処理などを用いることができる。次に、酸化物半導体膜203上にゲート絶縁膜201を成膜する。ゲート絶縁膜は、CVD法、スパッタリング法、MBE法、PLD法で成膜すればよく、特にスパッタリング法を用いると好ましい。次に、ゲート絶縁膜201上に導電膜及び絶縁膜を形成し、該導電膜及び絶縁膜をエッチングにより加工して、ゲート電極209及び絶縁膜211を形成する図11A参照。。次に、ゲート電極209及び絶縁膜211をマスクにして、酸化物半導体膜203に対してドーパントを添加する。該ドーパントが添加された酸化物半導体膜203は低抵抗化される。このように酸化物半導体膜203にドーパントを添加することによって、ドーパントが添加されて低抵抗化したソース領域及びドレイン領域206bと、ドーパントが添加されていないチャネル形成領域206aと、を有する酸化物半導体膜206が形成される図11B参照。。ドーパントは、酸化物半導体膜の抵抗を低下させる不純物であり、リンP、ホウ素B、窒素N及びフッ素Fから選ばれた一種以上の元素を用いることができる。ドーパントを添加する方法としては、イオン注入法、イオンドーピング法などを用いることができる。また、その際に基板100を加熱しながら行ってもよい。なお、ドーパントを添加する処理は、複数回行ってもよく、ドーパントの種類も複数種用いてもよい。また、ドーパント添加後に加熱処理を行ってもよい。加熱する条件としては、300°C以上700°C以下、好ましくは300°C以上450°C以下で1時間、酸素雰囲気下で行うことが好ましい。また、窒素雰囲気下、減圧下、大気超乾燥エア下で加熱処理を行ってもよい。次に、ゲート絶縁膜201、ゲート電極209及び絶縁膜211を覆う絶縁膜を成膜する。該絶縁膜は、ゲート絶縁膜201と同様の材料を用いて形成することができ、CVD法、スパッタリング法、塗布法などにより形成すればよい。特に、膜質が良く、段差被覆性に優れるCVD法を用いることが好ましい。次に、該絶縁膜及びゲート絶縁膜201について異方性エッチングによる加工を行い、ゲート絶縁膜208及び側壁絶縁膜213を形成させる図11C参照。。異方性エッチングは、ICPエッチング装置などを用いたドライエッチングにより行うことができる。なお、特に図示しないが、上記異方性エッチングの際に絶縁膜211の一部がエッチングされてもよい。側壁絶縁膜213は、ゲート電極209と、ソース電極及びドレイン電極204と、のスペーサーとして機能する。そのため、本実施の形態に係る半導体装置において、ゲート電極209と、ソース電極及びドレイン電極204と、が接触するのを防ぐことができる。さらに、ゲート電極209と、ソース電極及びドレイン電極204と、のオフセット領域を形成することができるため、半導体装置のオフ電流を低減させることができる。次に、酸化物半導体膜206、ゲート絶縁膜208、絶縁膜211及び側壁絶縁膜213を覆う導電膜を成膜し、フォトリソグラフィ工程により該導電膜を選択的にエッチングにより加工することで、導電膜207を形成する図12A参照。。なお、該エッチングでは、側壁絶縁膜213側面の導電膜107の除去は行わない。導電膜207は、ソース電極及びドレイン電極204と同様の材料により形成する。導電膜207の形成は、スパッタリング法を用いて行うことが好ましい。特に、ロングスロースパッタリング法又はコリメータスパッタリング法を用いることが好ましい。さらに、導電膜207の形成時における圧力を極力低い状態で行うことが好ましい。それにより、スパッタ粒子の直進性を高めることができ、形成される導電膜の段差被覆性を低くすることができる。このように導電膜207を形成させることによって、酸化物半導体膜206、絶縁膜211及び側壁絶縁膜213上面に形成される導電膜207の膜厚より、側壁絶縁膜213の側面に形成される導電膜207の膜厚を小さくすることができる。さらに、条件を最適化することによって、側壁絶縁膜213の側面には、導電膜207がほとんど形成されないようにすることもできる。次に、側壁絶縁膜213の側面を露出させるように、導電膜207を等方性エッチングにより除去する図12B参照。。側壁絶縁膜213の側面に形成される導電膜207の膜厚より、酸化物半導体膜206、絶縁膜211及び側壁絶縁膜213上面に形成される導電膜207の膜厚は大きいため、側壁絶縁膜213の側面を露出させるための等方性エッチング後において、酸化物半導体膜206上にはソース電極及びドレイン電極204が、絶縁膜211及び側壁絶縁膜213上面には導電膜205が形成される。導電膜207の等方性エッチングには、薬液を用いたウェットエッチング処理が好ましい。なお、導電膜207をエッチングできる薬液であればよく、特に限定されるものではない。また、ドライエッチングによっても、エッチング条件を適切なものにすること例えば、基板側に電圧を印加しないなどにより、等方性エッチングを行うことができる。次に、ソース電極及びドレイン電極204、ゲート絶縁膜208、側壁絶縁膜213及び導電膜205上に層間絶縁膜212を形成する図12C参照。。層間絶縁膜212は、CVD法、スパッタリング法、MBE法、PLD法またはスピンコート法で成膜すればよく、下地絶縁膜102と同様の材料によって形成することができる。また特に図示しないが、層間絶縁膜212にコンタクトホールを形成し、ソース電極及びドレイン電極204の一部を露出させて、ソース電極及びドレイン電極204と接続する配線を設けてもよい。また、層間絶縁膜212上に樹脂膜を設ける構成としても構わない。以上のような本実施の形態により、微細な構造であり、高い電気特性例えば、高いオン電流や電界効果移動度を有する半導体装置及びその作製方法を提供することができる。また本実施の形態により、微細な構造であり、高い電気特性を有する半導体装置を歩留まりよく作製することができる。本実施の形態は適宜他の実施の形態と組み合わせて用いることができる。実施の形態5本実施の形態では、実施の形態1乃至実施の形態4で示したトランジスタを用いて、半導体記憶装置を作製する例について説明する。揮発性半導体記憶装置の代表的な例としては、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶するDRAMDynamicRandomAccessMemory、フリップフロップなどの回路を用いて記憶内容を保持するSRAMStaticRandomAccessMemoryがある。不揮発性半導体記憶装置の代表例としては、トランジスタのゲートとチャネル領域との間にノードを有し、当該ノードに電荷を保持することで記憶を行うフラッシュメモリがある。上述した半導体記憶装置に含まれるトランジスタの一部に実施の形態1乃至実施の形態4で示したトランジスタを適用することができる。まずは、実施の形態1乃至実施の形態4で示したトランジスタを適用した揮発性メモリについて図13を用いて説明する。メモリセルは、ビット線BLと、ワード線WLと、センスアンプSAmpと、トランジスタTrと、キャパシタCと、を有する図13A参照。。キャパシタCに保持された電圧の時間変化は、トランジスタTrのオフ電流によって図13Bに示すように徐々に低減していくことが知られている。当初V0からV1まで充電された電圧は、時間が経過するとdata1を読み出す限界点であるVAまで低減する。この期間を保持期間T_1とする。即ち、2値のメモリセルの場合、保持期間T_1の間にリフレッシュをする必要がある。ここで、トランジスタTrに実施の形態1乃至実施の形態4で示したトランジスタを適用すると、オフ電流が小さいため、保持期間T_1を長くすることができる。即ち、リフレッシュ期間を長くとることが可能となるため、消費電力を低減することができる。例えば、オフ電流が1×10-21A以下、好ましくは1×10-24A以下となった酸化物半導体膜を用いたトランジスタをDRAMに適用すると、電力を供給せずに数日間から数十年間に渡ってデータを保持することが可能となる。以上のように、本発明の一態様によって、信頼性が高く、消費電力の小さい揮発性メモリを得ることができる。また、実施の形態1乃至実施の形態4で示したオン特性の優れたトランジスタを適用することで、キャパシタCへの電荷の蓄積が速やかに行われ、高速動作が可能な半導体記憶装置を得ることができる。次に、実施の形態1乃至実施の形態4で示したトランジスタを適用した不揮発性メモリについて図14を用いて説明する。図14Aは、不揮発性メモリの回路図である。不揮発性メモリは、トランジスタTr_1と、トランジスタTr_1のゲートと接続するワード線WL_1と、トランジスタTr_1のソースと接続するソース配線SL_1と、トランジスタTr_2と、トランジスタTr_2のソースと接続するソース配線SL_2と、トランジスタTr_2のドレインと接続するドレイン配線DL_2と、キャパシタCと、キャパシタCの一端と接続する容量配線CLと、キャパシタCの他端、トランジスタTr_1のドレイン及びトランジスタTr_2のゲートと接続するノードNと、を有する。なお、本実施の形態に示す不揮発性メモリは、ノードNの電位に応じて、トランジスタTr_2のしきい値電圧が変動することを利用したものである。例えば、図14Bは容量配線CLの電圧VCLと、トランジスタTr_2を流れるドレイン電流Id_2との関係を説明する図である。ここで、ノードNは、トランジスタTr_1を介して電圧を調整することができる。例えば、SL_1の電位をVDDとする。このとき、WL_1の電位をTr_1のしきい値電圧VthにVDDを加えた電位以上とすることで、ノードNの電圧をHIGHにすることができる。また、WL_1の電位をTr_1のしきい値電圧Vth以下とすることで、ノードNの電位をLOWにすることができる。そのため、N=LOWで示したVCL-Id_2カーブと、N=HIGHで示したVCL-Id_2カーブのいずれかを得ることができる。即ち、N=LOWでは、VCL=0VにてId_2が小さいため、データ0となる。また、N=HIGHでは、VCL=0VにてId_2が大きいため、データ1となる。このようにして、データを記憶することができる。ここで、トランジスタTr_1に実施の形態1乃至実施の形態4で示したトランジスタを適用すると、該トランジスタはオフ電流を極めて小さくすることができるため、ノードNに蓄積された電荷がトランジスタTr_1のソース及びドレイン間を意図せずにリークすることを抑制できる。そのため、長期間に渡ってデータを保持することができる。また、本発明の一態様を用いることでトランジスタTr_1のしきい値電圧が調整されるため、書き込みに必要な電圧を低減することが可能となり、フラッシュメモリなどと比較して消費電力を低減することができる。なお、トランジスタTr_2に、実施の形態1乃至実施の形態4で示したトランジスタを適用しても構わない。該トランジスタは、オン特性に優れる。そのため、該トランジスタを用いた半導体記憶装置は高速動作が可能となる。以上のように、本発明の一態様によって、長期間の信頼性が高く、消費電力の小さく、高速動作が可能な半導体記憶装置を得ることができる。本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。実施の形態6実施の形態1乃至実施の形態4で示したトランジスタ、または実施の形態5に示した半導体記憶装置を少なくとも一部に用いてCPUCentralProcessingUnitを構成することができる。図15Aは、CPUの具体的な構成を示すブロック図である。図15Aに示すCPUは、基板1190上に、演算回路ALU:Arithmeticlogicunit1191、ALUコントローラ1192、インストラクションデコーダ1193、インタラプトコントローラ1194、タイミングコントローラ1195、レジスタ1196、レジスタコントローラ1197、バスインターフェースBusI/F1198、書き換え可能なROM1199、及びROMインターフェースROMI/F1189を有している。基板1190は、半導体基板、SOI基板、ガラス基板などを用いる。ROM1199及びROMインターフェース1189は、別チップに設けてもよい。もちろん、図15Aに示すCPUは、その構成を簡略化して示した一例にすぎず、実際のCPUはその用途によって多種多様な構成を有している。バスインターフェース1198を介してCPUに入力された命令は、インストラクションデコーダ1193に入力され、デコードされた後、ALUコントローラ1192、インタラプトコントローラ1194、レジスタコントローラ1197、タイミングコントローラ1195に入力される。ALUコントローラ1192、インタラプトコントローラ1194、レジスタコントローラ1197、タイミングコントローラ1195は、デコードされた命令に基づき、各種制御を行なう。具体的にALUコントローラ1192は、ALU1191の動作を制御するための信号を生成する。また、インタラプトコントローラ1194は、CPUのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ1197は、レジスタ1196のアドレスを生成し、CPUの状態に応じてレジスタ1196の読み出しや書き込みを行なう。また、タイミングコントローラ1195は、ALU1191、ALUコントローラ1192、インストラクションデコーダ1193、インタラプトコントローラ1194、及びレジスタコントローラ1197の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ1195は、基準クロック信号CLK1を元に、内部クロック信号CLK2を生成する内部クロック生成部を備えており、内部クロック信号CLK2を上記各種回路に供給する。図15Aに示すCPUでは、レジスタ1196に、記憶素子が設けられている。レジスタ1196の記憶素子には、実施の形態5に示す半導体記憶装置を用いることができる。図15Aに示すCPUにおいて、レジスタコントローラ1197は、ALU1191からの指示に従い、レジスタ1196における保持動作を行う。即ち、レジスタ1196が有する記憶素子において、位相反転素子によるデータの保持を行うか、キャパシタによるデータの保持を行う。位相反転素子によってデータが保持されている場合、レジスタ1196内の記憶素子への、電源電圧の供給が行われる。キャパシタによってデータが保持されている場合、キャパシタへのデータの書き換えが行われ、レジスタ1196内の記憶素子への電源電圧の供給を停止することができる。電源停止に関しては、図15Bまたは図15Cに示すように、記憶素子群と、電源電位VDDまたは電源電位VSSの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図15B及び図15Cの回路の説明を行う。図15B及び図15Cでは、記憶素子への電源電位の供給を制御するスイッチング素子に実施の形態1乃至実施の形態4に示すトランジスタ用いた構成の一例を示す。図15Bに示す記憶装置は、スイッチング素子1141と、記憶素子1142を複数有する記憶素子群1143とを有している。具体的に、それぞれの記憶素子1142には、実施の形態5に示す記憶素子を用いることができる。記憶素子群1143が有するそれぞれの記憶素子1142には、スイッチング素子1141を介して、ハイレベルの電源電位VDDが供給されている。さらに、記憶素子群1143が有するそれぞれの記憶素子1142には、信号INの電位と、ローレベルの電源電位VSSの電位が与えられている。図15Bでは、スイッチング素子1141として、酸化物半導体などのバンドギャップの大きい半導体を活性層に有するトランジスタを用いており、該トランジスタは、そのゲートに与えられる信号SigAによりスイッチングが制御される。なお、図15Bでは、スイッチング素子1141がトランジスタを一つだけ有する構成を示しているが、これに限定されず、トランジスタを複数有していてもよい。スイッチング素子1141が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。また、図15Cには、記憶素子群1143が有するそれぞれの記憶素子1142に、スイッチング素子1141を介して、ローレベルの電源電位VSSが供給されている、記憶装置の一例を示す。スイッチング素子1141により、記憶素子群1143が有するそれぞれの記憶素子1142への、ローレベルの電源電位VSSの供給を制御することができる。記憶素子群と、電源電位VDDまたは電源電位VSSの与えられているノード間に、スイッチング素子を設け、一時的にCPUの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、CPUの動作を停止することができ、それにより消費電力を低減することができる。ここでは、CPUを例に挙げて説明したが、DSPDigitalSignalProcessor、カスタムLSI、FPGAFieldProgrammableGateArrayなどのLSIにも応用可能である。本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。実施の形態7本実施の形態では、実施の形態1乃至実施の形態6に示すトランジスタ、半導体記憶装置及びCPUの一種以上を含む電子機器の例について説明する。図16Aは携帯型情報端末である。図16Aに示す携帯型情報端末は、筐体9300と、ボタン9301と、マイクロフォン9302と、表示部9303と、スピーカ9304と、カメラ9305と、を具備し、携帯型電話機としての機能を有する。図16Bは、ディスプレイである。図16Bに示すディスプレイは、筐体9310と、表示部9311と、を具備する。図16Cは、デジタルスチルカメラである。図16Cに示すデジタルスチルカメラは、筐体9320と、ボタン9321と、マイクロフォン9322と、表示部9323と、を具備する。図16Dは2つ折り可能な携帯情報端末である。図16Dに示す2つ折り可能な携帯情報端末は、筐体9630、表示部9631a、表示部9631b、留め具9633、操作スイッチ9638、を有する。表示部9631aまたは/及び表示部9631bは、一部または全部をタッチパネルとすることができ、表示された操作キーに触れることでデータ入力などを行うことができる。本発明の一態様を用いることで、電子機器の性能を高めることができる。本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。"