"半導体基板の主面が部分的にエッチングされて形成され、縦壁面を含む内面によって区画された凹部と、前記凹部の前記内面のうち少なくとも前記縦壁面を覆うゲート絶縁膜と、前記ゲート絶縁膜に形成され、その上端面が前記主面より低い位置にあってゲート電極となる第1の導電膜と、前記第1の導電膜に形成され、その上端面が前記第1の導電膜の上端面より低い位置にあって前記ゲート電極となる第2の導電膜と、前記凹部内に、前記半導体基板の主面より低い位置に配置され、前記第2の導電膜の上端面を覆う絶縁膜と、を有することを特徴とする半導体装置。前記凹部は、溝であることを特徴とする請求項1記載の半導体装置。前記凹部によって形成されたピラー状の凸部を有し、前記ピラーの側壁面が前記縦壁面に対応することを特徴とする請求項1記載の半導体装置。前記凹部の周囲に形成され、前記半導体基板の主面から前記第1の導電膜の上端面より深い位置に至る不純物拡散層を設けたことを特徴とする請求項1乃至3のうち、いずれか1項記載の半導体装置。前記第1の導電膜は、しきい値電圧を担う膜であることを特徴とする請求項1乃至4のうち、いずれか1項記載の半導体装置。前記第1の導電膜は、ドーパント不純物を含んだ多結晶シリコン膜、窒化チタン膜、窒化タンタル膜、窒化モリブデン膜、コバルトシリサイド膜、ニッケルシリサイド膜よりなる群のうち、少なくともいずれか1つの膜により構成されることを特徴とする請求項1乃至5のうち、いずれか1項記載の半導体装置。前記第2の導電膜は、結晶粒界を有する膜であり、かつ前記第1の導電膜よりも抵抗値の低い膜であることを特徴とする請求項1乃至6のうち、いずれか1項記載の半導体装置。前記第2の導電膜は、コバルトシリサイド膜、ニッケルシリサイド膜、タングステン膜、モリブデン膜、コバルト膜、ニッケル膜、銅膜、アルミニウム膜よりなる群のうち、いずれか1つの膜により構成されることを特徴とする請求項1乃至7のうち、いずれか1項記載の半導体装置。前記第1の導電膜は、前記第2の導電膜とは異なる種類の導電膜であり、前記第1の導電膜と前記第2の導電膜との間に、前記第1の導電膜と前記第2の導電膜との反応を防止する第3の導電膜を設けたことを特徴とする請求項1乃至8のうち、いずれか1項記載の半導体装置。前記第3の導電膜は、窒化チタン膜、窒化タンタル膜、窒化モリブデン膜、窒化タングステン膜よりなる群のうち、いずれか1つの膜により構成されることを特徴とする請求項9項記載の半導体装置。前記ピラー状の凸部を複数備え、前記ゲート電極を、前記ゲート絶縁膜を介して、複数の前記ピラー状の凸部の外周側面と、前記凹部の底面のうち、複数の前記ピラー状の凸部間に位置する部分とを連続的に覆うように配置したことを特徴とする請求項3乃至10のうち、いずれか1項記載の半導体装置。半導体基板の主面を部分的にエッチングして、縦壁面を含む内面によって区画された凹部を形成する工程と、前記凹部の前記内面のうち少なくとも前記縦壁面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を覆う第1の導電膜を前記凹部内に形成する工程と、前記第1の導電膜を覆う第2の導電膜を形成する工程と、前記第2の導電膜の一部を除去して前記第1の導電膜の一部を露出させる工程と、残存する前記第2の導電膜上の前記凹部内であって前記主面より低い位置に絶縁膜を形成する工程と、前記絶縁膜から露出した前記第1の導電膜を除去して前記ゲート絶縁膜の一部を露出させる工程と、を含むことを特徴とする半導体装置の製造方法。前記凹部を形成する工程では、前記凹部として溝を形成することを特徴とする請求項12記載の半導体装置の製造方法。前記凹部を形成する工程では、前記凹部によってピラー状の凸部が形成され、前記ピラーの側壁面が前記縦壁面に対応することを特徴とする請求項12記載の半導体装置の製造方法。前記凹部の周囲に、不純物拡散層を前記第1の導電膜の上端面より深い位置まで形成する工程を含むことを特徴とする請求項12乃至14のうち、いずれか1項記載の半導体装置の製造方法。前記絶縁膜を形成する工程では、前記絶縁膜の表面を平坦な面に形成することを特徴とする請求項12乃至15のうち、いずれか1項記載の半導体装置の製造方法。前記第1の導電膜は、しきい値電圧を担う膜であることを特徴とする請求項12乃至16のうち、いずれか1項記載の半導体装置の製造方法。前記第2の導電膜は、結晶粒界を有する膜であり、かつ前記第1の導電膜よりも抵抗値の低い膜であることを特徴とする請求項12乃至17のうち、いずれか1項記載の半導体装置の製造方法。しかしながら、上記埋め込み型ゲート電極を構成する金属膜として、例えば、上述した窒化チタン膜及びタングステン膜を用いた場合、幾つか問題が発生する。図34~図37は、従来の埋め込み型ゲート電極の形成工程、及びその問題点を説明するための断面図である。なお、図34~図37では、タングステン膜312の結晶粒314及び結晶粒界315を模式的に図示している。ここで、図34~図37を参照して、従来の埋め込み型ゲート電極の形成方法を説明していく上で、従来の埋め込み型ゲート電極の形成方法の問題点について説明する。始めに、図34に示すように、半導体基板301の表面301aに、シリコン酸化膜302及びシリコン窒化膜303よりなり、貫通溝306を有したエッチング用マスク304を形成する。次いで、エッチング用マスク304を介して、貫通溝306から露出された半導体基板301をエッチングすることで、半導体基板301に溝307を形成する。次いで、溝307を覆うゲート絶縁膜308を形成する。次いで、貫通溝306の側面、及び溝307内に形成されたゲート絶縁膜308を覆う窒化チタン膜311を形成し、その後、窒化チタン膜311が形成された貫通溝306及び溝307を充填するタングステン膜312を形成する。タングステン膜312は、複数の結晶粒314と、結晶粒314間に配置された結晶粒界315とを有する。複数の結晶粒314は、大きさや形状にばらつきがある。また、結晶粒界315は、結晶粒314よりもエッチング速度が速い。次いで、CMPChemicalMechanicalPolishing法による研磨により、シリコン窒化膜303の表面303a上に形成された不要な窒化チタン膜311及びタングステン膜312共に図示せずを除去して、図34に示す構造体を形成する。次いで、図35に示すように、貫通溝306及び溝307に形成された窒化チタン膜311及びタングステン膜312を所定の深さまでエッチバックすることで、溝307内に窒化チタン膜311及びタングステン膜312よりなるゲート電極317を形成する。このとき、タングステン膜312の結晶粒界315の影響を受けて、エッチングの速度が不均一となるため、エッチバック後のタングステン膜312の表面312aに凹凸が形成されて、ゲート電極317の埋め込み深さにばらつきが生じてしまう。これにより、ゲート電極317の形状が非対称となり、溝307の側面307a側のゲート電極317の高さと溝307の側面307b側のゲート電極317の高さとが異なってしまう。また、窒化チタン膜311及びタングステン膜312をエッチバックするときに、窒化チタン膜311から露出されたゲート絶縁膜308を介して、タングステン膜312に含まれるタングステン原子が半導体基板301に到達するため、接合リーク電流が増加してしまう。次いで、図36に示す工程では、ゲート電極317が形成された溝307及び貫通溝306を埋め込む絶縁膜319を形成する。絶縁膜319は、例えば、図35に示す構造体の上面側に、絶縁膜319を堆積させ、その後、シリコン窒化膜303の表面303a上に位置する不要な絶縁膜319図示せずをCMPにより除去することで形成する。このとき、シリコン窒化膜303を研磨のストッパー膜として利用する。次いで、図37に示す工程では、図36に示すシリコン窒化膜303を除去する。次いで、シリコン酸化膜302を介して、半導体基板301に不純物をイオン注入し、その後、熱処理することで、第1及び第2の不純物拡散層321,322を形成する。しかしながら、先に説明したように、溝307の側面307a側のゲート電極317の高さと溝307の側面307b側のゲート電極317の高さとが異なっているため、例えば、図37に示すように、窒化チタン膜311の一方の上端311aが第1の不純物拡散層321と対向し、窒化チタン膜311の他方の上端311bが第2の不純物拡散層322とは対向しない構造オフセット構造となってしまう。そのため、トランジスタ特性に非対称性が生じて、所望の駆動電流を得ることができない。つまり、上述した方法によりゲート電極317を形成した場合、溝307の左右で窒化チタン膜311の上端311a,311bの形状が非対称となったり、窒化チタン膜311の上端311bが第2の不純物拡散層322とは対向しなかったりするため、所望のトランジスタ特性を得ることができないという問題や、複数のトランジスタ間においてトランジスタ特性にばらつきが生じてしまうという問題があった。なお、タングステン膜312の替わりに、タングステン膜のように、結晶粒314及び結晶粒界315を備えた導電膜を用いた場合も上記問題は発生する。本発明の一観点によれば、半導体基板の主面が部分的にエッチングされて形成され、縦壁面を含む内面によって区画された凹部と、前記凹部の前記内面のうち少なくとも前記縦壁面を覆うゲート絶縁膜と、前記ゲート絶縁膜に形成され、その上端面が前記主面より低い位置にあってゲート電極となる第1の導電膜と、前記第1の導電膜に形成され、その上端面が前記第1の導電膜の上端面より低い位置にあって前記ゲート電極となる第2の導電膜と、前記凹部内に、前記半導体基板の主面より低い位置に配置され、前記第2の導電膜の上端面を覆う絶縁膜と、を有することを特徴とする半導体装置が提供される。本発明の半導体装置によれば、第2の導電膜と比較して、凹部の深さ方向におけるエッチング量を制御しやすい第1の導電膜の上端面を、第2の導電膜の上端面よりも上方に配置することで、複数のトランジスタ間の第1の導電膜の上端面の凹部の深さ方向の位置ばらつきを小さくすることが可能となるので、複数のトランジスタ間の特性のばらつきを抑制することができる。また、凹部内に、半導体基板の主面より低い位置に配置され、第2の導電膜の上端面を覆う絶縁膜を設けることにより、第2の導電膜に含まれる重金属原子がゲート絶縁膜に到達することを抑制可能となる。これにより、第2の導電膜に含まれる重金属原子が半導体基板に拡散して接合リーク電流が増加することを抑制可能となるので、所望の特性を有したトランジスタを得ることができる。以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。第1の実施の形態図1は、本発明の第1の実施の形態に係る半導体装置の主要部を示す平面図であり、また、図2は、図1に示す半導体装置のB-B線方向の断面図である。さらに、図3は、図1に示す半導体装置のA-A線方向の断面図である。また、図3では、1つのトランジスタのみを図示しているが、実際には、半導体装置10には、複数のトランジスタが設けられている。また、図2及び図3において、Z-Z方向は第2の溝26の深さ方向を示している。また、図1及び図2において、X-X方向はZ-Z方向と直交する方向を示している。さらに、図1及び図3において、Y-Y方向は同一平面内においてX-X方向と直交する方向を示している。図2及び図3において、図1と同一構成部分には、同一符号を付す。始めに、図1を参照して、第1の実施の形態の半導体装置10を構成する活性領域E、第2の溝26、第1及び第2の不純物拡散層28,29、第1~第3のコンタクトプラグ21~23の形成位置について間単に説明する。図1を参照するに、第1の実施の形態の半導体装置10は、素子分離領域13に囲まれた活性領域E破線で囲まれた領域と、ゲート絶縁膜32及びゲート電極33が埋め込まれる第2の溝26と、を有する。ゲート電極33が埋め込まれる第2の溝26は、活性領域Eだけでなく、活性領域Eから素子分離領域13まで連続的に延在するように設けられている。第1の実施の形態の半導体装置10では、第2の溝26が形成されない活性領域Eの近傍に位置する半導体基板11の表面11aに、トランジスタ15のソースまたはドレインとして作用する第1及び第2の不純物拡散層28,29が設けられている。第1の不純物拡散層28上には、第1のコンタクトプラグ21が配置され、第2の不純物拡散層29上には、第2のコンタクトプラグ22が配置されている。第1及び第2のコンタクトプラグ21,22のうち、一方のコンタクトプラグには、ソース電位が供給され、他方のコンタクトプラグには、ドレイン電位が供給される。また、第2の溝26に埋め込まれたゲート電極33上には、ゲート電位が供給される第3のコンタクトプラグ23が配置されている。図2及び図3を参照するに、第1の実施の形態の半導体装置10は、活性領域E、第2の溝26、第1及び第2の不純物拡散層28,29、及び第1~第3のコンタクトプラグ21~23の他に、さらに、半導体基板11と、第3の絶縁膜12と、素子分離領域13と、トランジスタ15と、第1の絶縁膜17と、第2の絶縁膜18と、層間絶縁膜19と、を有する。半導体基板11は、板状とされた基板である。半導体基板11には、素子分離領域13が形成される第1の溝25と、X-X方向に延在する凹部である第2の溝26と、が形成されている。第2の溝26は、半導体基板11の表面11a半導体基板11の主面が部分的にエッチングされることで形成される溝である。第2の溝26は、縦壁面である第1及び第2の側面26a,26bと、底面26cとよりなる内面によって区画されている。第2の溝26深さD1は、第1の溝25の深さよりも浅い。半導体基板11の表面11aを基準としたときの第2の溝26の深さD1は、例えば、150nmとすることができる。また、第2の溝26の幅W1は、例えば、60nmとすることができる。なお、第2の溝26の幅W1及び深さD1は、トランジスタ15の所望の特性に応じて適宜選択することができ、上記数値に限定されない。半導体基板11としては、例えば、p型のシリコン基板を用いることができる。この場合、半導体基板11に含まれるp型不純物であるボロンの濃度は、例えば、1.0×1017atoms/cm3とすることができるが、所定のしきい値電圧となるようにボロンの濃度を調整してもよい。図3を参照するに、第3の絶縁膜12は、半導体基板11の表面11aを覆うように設けられている。第3の絶縁膜12としては、例えば、厚さ10nmのシリコン酸化膜SiO2膜を用いることができる。図2及び図3を参照するに、素子分離領域13は、第1の溝25を埋め込むように設けられている。素子分離領域13は、絶縁膜例えば、シリコン酸化膜SiO2膜により構成されている。図3を参照するに、トランジスタ15は、MOSMetalOxideSemiconductorトランジスタであり、第1の不純物拡散層28と、第2の不純物拡散層29と、チャネル領域31と、ゲート絶縁膜32と、ゲート電極33とを有する。第1及び第2の不純物拡散層28,29は、一方がソース領域として機能し、他方がドレイン領域として機能する不純物拡散層である。第1及び第2の不純物拡散層28,29は、半導体基板11の表面11a側に形成されている。第1及び第2の不純物拡散層28,29の表面28a,29aは、半導体基板11の表面11aに対して面一とされている。図3を参照するに、第1の不純物拡散層28は、第2の溝26の第1の側面26a側に配置されている。第1の不純物拡散層28の側面28cは、第2の溝26に接している。第2の不純物拡散層29は、第2の溝26の第2の側面26b第1の側面26aと対向する側面側に配置されている。第2の不純物拡散層29の側面29cは、第2の溝26に接している。第1及び第2の不純物拡散層28,29の深さは、後述する第1の導電膜34の上端面37a,38aの深さD2,D3よりも深くなるように構成されている。半導体基板11がp型のシリコン基板の場合、第1及び第2の不純物拡散層28,29は、半導体基板11の表面11aにn型不純物をイオン注入することで形成する。半導体基板11の表面11aを基準としたときの第1及び第2の不純物拡散層28,29の深さは、理想的には同じ深さとされているが、必ずしも完全に同じ深さでなくてもよい。半導体基板11の表面11aを基準としたときの第1及び第2の不純物拡散層28,29の深さは、例えば、45nmとすることができる。図2及び図3を参照するに、チャネル領域31は、トランジスタ15がONしたときに第2の溝26に接した部分の半導体基板11に形成される領域である。図2及び図3を参照するに、ゲート絶縁膜32は、第2の溝26の第1及び第2の側面26a,26b、第2の溝26の底面26c、第1の不純物拡散層28の側面28c、及び第2の不純物拡散層29の側面29cを覆うように設けられている。ゲート絶縁膜32としては、例えば、単層のシリコン酸化膜SiO2膜、シリコン酸化膜を窒化した膜SiON膜、積層されたシリコン酸化膜SiO2膜、シリコン酸化膜SiO2膜上にシリコン窒化膜SiN膜を積層させた積層膜等を用いることができる。ゲート絶縁膜32として単層のシリコン酸化膜SiO2膜を用いる場合、ゲート絶縁膜32の厚さは、例えば、6nmとすることができる。図2及び図3を参照するに、ゲート電極33は、第1の導電膜34と、第2の導電膜35と、凹部36とを有する。第1の導電膜34は、トランジスタ15のしきい値電圧の決定を担う膜であると共に、第2の導電金属35に含まれ、半導体基板11に拡散することでトランジスタ15の特性に悪影響を及ぼす重金属原子具体的には、第2の導電金属35がタングステン膜の場合、タングステン原子がゲート絶縁膜32に到達することを防止するバリア膜として機能する膜である。第1の導電膜34は、チャネル領域31が形成される領域に形成されたゲート絶縁膜32の表面32aを覆うように設けられている。第1の導電膜34は、U字形状とされており、第2の溝26の底面26cの反対側に、端部37,38を有する。第1の導電膜34の端部37は、ゲート絶縁膜32を介して第1の不純物拡散層28の側面28cと対向するように配置されている。第1の導電膜34の端部38は、ゲート絶縁膜32を介して第2の不純物拡散層29の側面29cと対向するように配置されている。第1の導電膜34の端部37は、エッチングにより形成された上端面37aを有する。上端面37aは、半導体基板11の表面11aよりも低く、かつ第2の導電膜35の上端面35aよりも高い位置に配置されている。第1の導電膜34の端部38は、エッチングにより形成された上端面38aを有する。上端面38aは、半導体基板11の表面11aよりも低く、かつ第2の導電膜35の上端面35aよりも高い位置に配置されている。第1の導電膜34は、可能な限り第2の導電膜35よりも厚さの薄い膜であるが、第2の溝26の幅と第2の導電膜35の埋め込み幅によってはその限りではない。可能な限り薄い膜であるため、第1の導電膜34は、第2の導電膜35をエッチングする場合と比較して、エッチング時に結晶粒界の影響を受けにくく、均一の速度でエッチングすることが可能な膜である。したがって、第1の導電膜34の端部37,38の上端面37a,38aは略平坦な面とされている。なお、以下の説明では、第1の導電膜34の端部37の上端面37aを第1の導電膜34の上端面37aといい、第1の導電膜34の端部38の上端面38aを第1の導電膜34の上端面38aという。第1の不純物拡散層28の表面28a半導体基板11の表面11aから第1の導電膜34の上端面37aまでの深さD2は、第2の不純物拡散層29の表面29a半導体基板11の表面11aから第1の導電膜34の上端面38aまでの深さD3と理想的には同じ深さとされているが、必ずしも完全に同じ深さでなくてもよい。第1の導電膜34の上端面37a,38aまでの深さD2,D3は、例えば、35nmとすることができる。このように、第1の導電膜34の上端面37aまでの深さD2と、第1の導電膜34の端部38の上端面38aまでの深さD3とを同じにすることで、ゲート電極33を構成する第1の導電膜34の端部37,38が左右対称な形状図3参照となるので、トランジスタ15を所望の特性にすることができると共に、複数のトランジスタ15間の特性ばらつきを抑制できる。第1の導電膜34は、所定の仕事関数を有し、しきい値電圧の制御が容易で、薄い厚さでの成膜が可能で、かつ容易にエッチングすることが可能な膜を用いるとよい。具体的には、第1の導電膜34としては、ドーパント不純物p型或いはn型を含んだ多結晶シリコン膜、窒化チタン膜、窒化タンタル膜、窒化モリブデン膜、コバルトシリサイド膜、ニッケルシリサイド膜よりなる群のうち、少なくともいずれか1つの膜、或いは上記膜のうち、2つ以上の膜を積層させた積層膜を用いるとよい。第1の導電膜34として窒化チタン膜仕事関数が4.75eVを用いた場合、基板の平面上に形成される第1の導電膜34の厚さは、例えば、5nmとすることができる。第2の導電膜35は、第1の導電膜34の表面34aに形成されており、第1の導電膜34が形成された第2の溝26の一部を埋め込むように配置されている。第2の導電膜35は、第1の導電膜34よりも抵抗値の低い膜である。第2の導電膜35は、ゲート電極33の抵抗値を低減するための膜である。第2の導電膜35は、可能な限り第1の導電膜34よりも厚さの厚い膜であるが、第2の溝26の幅と第2の導電膜35の埋め込み幅によってはその限りではない。可能な限り厚くするため、図3に示すように、第2の導電膜35は、第1の導電膜34と比較して、柱状とされた結晶粒41が成長しやすく、また結晶粒41間には結晶粒41よりもエッチング速度の速い結晶粒界42が多く存在する。このため、図34に示したように、第2の導電膜35は、エッチングされることで、エッチング面である第2の導電膜35の上端面35aに凹凸が形成される。第2の導電膜35の上端面35aは、第1の導電膜34の上端面37a,38aの位置よりも下方第2の溝26の底面26c側に配置されている。第2の導電膜35は、コバルトシリサイド膜、ニッケルシリサイド膜、タングステン膜、モリブデン膜、コバルト膜、ニッケル膜、銅膜、アルミニウム膜よりなる群のうち、いずれか1つの膜により構成することができる。第2の導電膜35としてタングステン膜を用いた場合、基板の平面上に形成される第2の導電膜35の厚さは、例えば、30nmにすることができる。凹部36は、第1の導電膜34の内壁、及び第2の導電膜35の上端面35aで囲まれている。凹部36は、第1の導電膜34の上端面37a,38aの位置よりも下方に第2の導電膜35の上端面35aを配置することで形成される空間である。図2及び図3を参照するに、第1の絶縁膜17は、第2の導電膜35の上端面35aを覆うように、凹部36に埋め込まれている。このように、凹部36に、第2の導電膜35の上端面35aを覆う第1の絶縁膜17を設けることにより、第2の導電膜35に含まれる重金属原子トランジスタ15の特性に悪影響を及ぼす重金属原子が半導体基板11に拡散することを防止できる。第1の絶縁膜17の表面17aは、平坦な面とされており、第1の導電膜34の上端面37a,38aに対して略面一とされている。理想的には、第1の絶縁膜17の表面17aは、第1の導電膜34の上端面37a,38aと同一面であることが望ましいが、第1の導電膜34の上端面37a,38aより半導体基板11の表面11a側に配置しても構わない。ただし、第1の導電膜34の上端面37a,38aが第2の導電膜35の上端面35aより底面26c側に配置してはならない。第1の絶縁膜17としては、例えば、シリコン酸化膜SiO2膜を用いることができる。なお、図3では、第1の絶縁膜17の表面17aと第1の導電膜34の上端面37a,38aとが面一の場合を例に挙げて図示したが、第2の導電膜35の上端面35aが第1の絶縁膜17から露出されない程度に、第1の絶縁膜17の表面17aを第1の導電膜34の上端面37a,38aよりも第2の溝26の底面26c側に配置してもよいし、半導体基板11の表面11a側に配置してもよい。図3を参照するに、第2の絶縁膜18は、半導体基板11の表面11aから突出するように、ゲート電極35及び第1の絶縁膜17が形成された第2の溝26に設けられている。第2の絶縁膜18の底面は、第1の導電膜34の上端面37a,38a、及び第1の絶縁膜17の表面17aと接触している。第2の絶縁膜18としては、例えば、シリコン酸化膜SiO2膜を用いることができる。図3を参照するに、層間絶縁膜19は、第2の絶縁膜18を覆うように、第3の絶縁膜12の表面12a及び素子分離領域13の表面13aに設けられている。層間絶縁膜19としては、例えば、厚さが100nmのシリコン酸化膜SiO2膜を用いることができる。図3を参照するに、第1のコンタクトプラグ21は、層間絶縁膜19を貫通するように設けられている。第1のコンタクトプラグ21の下端は、第1の不純物拡散層28と接触している。図3を参照するに、第2のコンタクトプラグ22は、層間絶縁膜19を貫通するように設けられている。第2のコンタクトプラグ22の下端は、第2の不純物拡散層29と接触している。図2及び図3を参照するに、第3のコンタクトプラグ23は、第1の絶縁膜17、第2の絶縁膜18、及び層間絶縁膜19を貫通するように設けられている。第3のコンタクトプラグ23の下端は、第2の導電膜35の上端面35a側と接続されている。これにより、第3のコンタクトプラグ23は、ゲート電極33と電気的に接続されている。なお、図2では、素子分離領域13に形成された第2の溝26の深さFは、半導体基板11に形成された第2の溝26の深さD1と同じに図示しているが、深さFは深さD1より深くてもよいし、深さD1よりも浅くてもよい。また、第2の溝26の深さFは、深さD1より深くてもよいが、第1の導電膜34の下面と第1の溝25の底面との間に50nm以上の絶縁膜が残存するように設定してもよい。第1の導電膜34の下面と第1の溝25の底面との間に50nm以上の絶縁膜を残存させる理由は、素子分離能力を確保するためである。また、第2の溝26の深さFは、深さD1より浅くてもよいが、第2の導電膜35の表面35aと第2の導電膜35の下面との間が20nm以上となるように設定してもよい。上記第2の導電膜35の表面35aと第2の導電膜35下面との間を20nm以上確保する理由は、異方性ドライエッチングにより、第1の絶縁膜17、第2の絶縁膜18、及び層間絶縁膜19を貫通し、かつ第3のコンタクトプラグ23が形成されるコンタクトホールを形成する際の第2の導電膜35の削れ量を考慮しているためである。上記構成とされた半導体装置10では、第1のコンタクトプラグ21を介して、第1の不純物拡散層28にドレイン電流を印加すると共に、第2のコンタクトプラグ22を介して、第2の不純物拡散層29にソース電流を印加した状態で、第3のコンタクトプラグ23を介して、ゲート電極33にON電圧を印加することでチャネル領域31が形成され、トランジスタ15にON電流が流れる。第1の実施の形態の半導体装置によれば、第1の不純物拡散層28の表面28a半導体基板11の表面11aから第1の導電膜34の上端面37aまでの深さD2と、第2の不純物拡散層29の表面29a半導体基板11の表面11aから第1の導電膜34の上端面38aまでの深さD3とを同じ深さにすると共に、第1及び第2の不純物拡散層28,29の深さを深さD2,D3よりも深くすることで、ゲート電極33を構成する第1の導電膜34の端部37,38が左右対称な形状図3参照となり、第1及び第2の不純物拡散28,29に対して第1の導電膜34の端部37,38がオフセット構造になることがなくなるため、トランジスタ15を所望の特性にすることができると共に、複数のトランジスタ15間の特性ばらつきを抑制することができる。また、第1の導電膜34の端部37,38の上端面37a,38aの位置よりも第2の溝26の底面26c側に第2の導電膜35の上端面35aを配置し、第2の導電膜35の上端面35aを覆う第1の絶縁膜17を設けることで、第2の導電膜35に含まれ、トランジスタ15の特性に悪影響を及ぼす重金属原子が半導体基板11に拡散することを抑制可能となる。これにより、接合リーク電流の増加を抑制することが可能となるので、トランジスタ15を所望の特性にすることができる。図4は、本発明の第1の実施の形態の変形例に係る半導体装置の主要部を示す断面図であり、図3の切断位置に対応する図である。図4において、図3に示す第1の実施の形態の半導体装置10と同一構成部分には同一符号を付し、その説明を省略する。図4を参照するに、第1の実施の形態の変形例に係る半導体装置50は、第1の実施の形態の半導体装置10に設けられたゲート電極33の替わりにゲート電極51を設けた以外は、半導体装置10と同様に構成される。ゲート電極51は、第1の導電膜34と第2の導電膜35との間に、第3の導電膜52を設けた以外は、先に説明したゲート電極33と同様な構成とされている。第3の導電膜52は、U字型形状とされている。第3の導電膜52の一方の上端面52aは、第1の導電膜34の上端面37aに対して略面一とされている。また、第3の導電膜52の他方の上端面52bは、第1の導電膜34の上端面38aに対して略面一とされている。第3の導電膜52は、第1の導電膜34と第2の導電膜35との反応を防止するための膜であり、このような膜を設けることは、第1の導電膜34と第2の導電膜35との反応を防止したい場合に有効である。第3の導電膜52は、窒化チタン膜、窒化タンタル膜、窒化モリブデン膜、窒化タングステン膜よりなる群のうち、いずれか1つの膜により構成することができる。具体的には、例えば、第1の導電膜34としてn型多結晶シリコン膜を用い、第2の導電膜35としてタングステン膜を用いた場合、n型多結晶シリコン膜とタングステン膜との間に、第3の導電膜52として窒化チタン膜例えば、厚さ2nmを設けることで、n型多結晶シリコン膜とタングステン膜との反応を防止することができる。上記構成とされた第1の実施の形態の変形例に係る半導体装置50は、第1の実施の形態の半導体装置10と同様な効果を得ることができる。具体的には、トランジスタ15を所望の特性にすることができると共に、複数のトランジスタ15間の特性のばらつきを抑制することができる。図5A、図5B、図6A、図6B、図7A、図7B、図8A、図8B、図9A、図9B、図10A、図10B、図11A、図11B、図12A、図12B、図13A、図13B、図14A、図14B、図15A、図15B、図16A、図16B、図17A、図17B、図18A、及び図18Bは、本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図である。図5A、図6A、図7A、図8A、図9A、図10A、図11A、図12A、図13A、図14A、図15A、図16A、図17A、及び図18Aは、図1に示す半導体装置10のB-B線方向の切断面に対応している。また、図5B、図6B、図7B、図8B、図9B、図10B、図11B、図12B、図13B、図14B、図15B、図16B、図17B、及び図18Bは、図1に示す半導体装置10のA-A線方向の切断面に対応している。図5A、図5B、図6A、図6B、図7A、図7B、図8A、図8B、図9A、図9B、図10A、図10B、図11A、図11B、図12A、図12B、図13A、図13B、図14A、図14B、図15A、図15B、図16A、図16B、図17A、図17B、図18A、及び図18Bにおいて、図1~図3に示す半導体装置10と同一構成部分には同一符号を付す。次に、図5A、図5B、図6A、図6B、図7A、図7B、図8A、図8B、図9A、図9B、図10A、図10B、図11A、図11B、図12A、図12B、図13A、図13B、図14A、図14B、図15A、図15B、図16A、図16B、図17A、図17B、図18A、及び図18Bを参照して、本発明の第1の実施の形態に係る半導体装置10の製造方法について説明する。始めに、図5A及び図5Bに示す工程では、半導体基板11として、例えば、p型不純物であるボロンの濃度が1.0×1017atoms/cm3のp型シリコン基板を準備する。次いで、半導体基板11に、第1の溝25を形成し、次いで、第1の溝25を絶縁膜例えば、シリコン酸化膜SiO2膜で埋め込むことで、活性領域Eを区画する素子分離領域13を形成する。次いで、図6A及び図6Bに示す工程では、半導体基板11の表面11aに、第3の絶縁膜12と、第4の絶縁膜55とを順次積層する。具体的には、例えば、第3の絶縁膜12として厚さが10nmのシリコン酸化膜SiO2膜を形成し、その後、第4の絶縁膜55として厚さが100nmのシリコン窒化膜SiN膜を形成する。次いで、第4の絶縁膜55の表面55aに、パターニングされたホトレジスト図示せずを形成し、このホトレジストを介した異方性エッチング例えば、ドライエッチングにより、第3及び第4の絶縁膜12,55をエッチングすることで、半導体基板11の表面11a及び素子分離領域13を露出する貫通溝56を形成する。ホトレジストは、貫通溝56を形成後に除去する。貫通溝56の幅W2は、例えば、60nmとすることができる。次いで、図7A及び図7Bに示す工程では、貫通溝56を有した第4の絶縁膜55をマスクとする異方性エッチング例えば、ドライエッチングにより、貫通溝56の下方に位置する半導体基板11及び素子分離領域13をエッチングすることで、縦壁面である第1及び第2の側面26a,26bと、底面26cとよりなる内面によって区画された第2の溝26凹部を形成する。これにより、半導体基板11のみでなく、素子分離領域13にも第2の溝26が形成される。また、素子分離領域13に形成される第2の溝26の深さFは、半導体基板11に形成される第2の溝26の深さD1と同じでもよいし、異なっていてもよい。素子分離領域13に形成される第2の溝26の深さFと、半導体基板11に形成される第2の溝26の深さD1とを異ならせる場合、エッチングガスを調整して、半導体基板11をエッチングする速度と素子分離領域13を構成する絶縁膜シリコン酸化膜SiO2膜をエッチングする速度とを異ならせることで第2の溝26を形成する。第2の溝26の深さD1は、例えば、150nmとすることができる。また、第2の溝26の幅W1は、例えば、60nmとすることができるが、第2の溝26の幅W1は、トランジスタ15の所望の特性に応じて決定するとよい。なお、第2の溝26の深さD1及び幅W1は、上記数値に限定されない。次いで、図8A及び図8Bに示す工程では、第2の溝26の側面26a,26b、底面26cコーナー部26d含むを構成する半導体基板11の面を覆うようにゲート絶縁膜32を形成する。これにより、チャネル領域31に対応する部分の第2の溝26に、ゲート絶縁膜32が形成される。ゲート絶縁膜32としては、例えば、熱酸化法により形成された単層のシリコン酸化膜SiO2膜用いることができる。ゲート絶縁膜32として単層のシリコン酸化膜SiO2膜を用いる場合、ゲート絶縁膜32の厚さは、例えば、6nmとすることができる。なお、熱酸化法によりゲート絶縁膜32を形成した場合、第2の溝26のコーナー部26dを含む底面26cに形成されるシリコン酸化膜の厚さは、第2の溝26の側面26a,26bに形成されるシリコン酸化膜の厚さよりも薄くなる。そこで、ゲート絶縁膜32のゲート耐圧を向上させたい場合、熱酸化法により形成された単層のシリコン酸化膜SiO2膜と、絶縁膜例えば、シリコン酸化膜SiO2膜やシリコン窒化膜SiN膜とを積層させることでゲート絶縁膜32を形成するとよい。また、熱酸化法により形成されたシリコン酸化膜SiO2膜上に形成される絶縁膜は、例えば、CVDChemicalVaporDeposition法により形成することができる。また、ゲート絶縁膜32の酸化膜換算膜厚を増やしたくない場合、熱酸化法により形成されたシリコン酸化膜SiO2膜上に、CVD法により誘電率の高い膜図示せずを形成するとよい。次いで、図9A及び図9Bに示す工程では、ゲート絶縁膜32の表面32a、貫通溝56の側面、及び第4の絶縁膜55の表面55aを覆うように第1の導電膜34を成膜する。図9A及び図9Bに示す第1の導電膜34は、エッチングされる前の第1の導電膜34であり、エッチングされることで、図3に示す端部37,38を有した第1の導電膜34となる。第1の導電膜34は、例えば、CVD法により成膜することができる。第1の導電膜34は、しきい値電圧を担う膜であると共に、第2の導電膜35に含まれ、トランジスタ15の特性に悪影響を及ぼす重金属原子が半導体基板11に拡散することを防止する膜である。第1の導電膜34としては、しきい値電圧の制御が容易で、薄い厚さでの成膜が可能で、かつ容易にエッチングすることが可能な膜を用いるとよい。具体的には、第1の導電膜34としては、ドーパント不純物を含んだ多結晶シリコン膜、窒化チタン膜、窒化タンタル膜、窒化モリブデン膜、コバルトシリサイド膜、ニッケルシリサイド膜よりなる群のうち、少なくとも1つの膜、或いは、これらの膜のうち、少なくとも2つの膜を積層させた積層膜を用いるとよい。第1の導電膜形成工程では、第1の導電膜34の厚さが、第2の導電膜35の厚さよりも薄くなるように第1の導電膜34を形成する。このように、第1の導電膜34の厚さを薄くすることで、第1の導電膜34をエッチングする際に、第1の導電膜34のエッチングレートが不均一になることを抑制することができる。これにより、後述する図15A及び図15Bに示す工程において、第1の導電膜34をエッチングする際、第1の導電膜34のエッチング面第1の導電膜34の上端面37a,38aを平坦な面に加工することができると共に、第2の溝26の深さ方向Z-Z方向における第1の導電膜34のエッチング量の制御を容易に行うことが可能となる。つまり、複数のトランジスタ15図3参照間における第1の導電膜34のエッチングばらつきが小さくなるため、半導体基板11の表面11aから複数のトランジスタ15に設けられた第1の導電膜34の上端面37a,38aまでの深さのばらつきを抑制可能となる。したがって、複数のトランジスタ15間の特性のばらつきを抑制できる。第1の導電膜34として窒化チタン膜を形成した場合、第4の絶縁膜55の表面55aに形成される第1の導電膜34の厚さは、例えば、5nmとすることができる。次いで、第2の溝26及び貫通溝56を埋め込むように、第1の導電膜34の表面34aを覆う第2の導電膜35を成膜する。このとき、第4の絶縁膜55の表面55aに形成された第1の導電膜34上にも第2の導電膜35が形成される。第2の導電膜35は、例えば、CVD法により形成することができる。また、図9A及び図9Bに示す第2の導電膜35は、エッチングされる前の第2の導電膜35であり、エッチングされることで、図3に示す凹凸形状とされた上端面35aを有する第2の導電膜35となる。第2の導電膜35は、第1の導電膜34よりも抵抗値の低い膜である。第2の導電膜35は、ゲート電極33の抵抗を低くするための膜である。第2の導電膜35は、第2の溝26及び貫通溝56を埋め込む必要があるため、第1の導電膜34よりも厚さが厚くなるように形成する。そのため、成膜後の第2の導電膜35には、図34に示したタングステン膜312のように、複数の異なる形状とされた結晶粒314及び結晶粒314間に形成される結晶粒界315が存在する。このような構成とされた第2の導電膜35は、結晶粒314のエッチング速度よりも結晶粒界315間のエッチング速度の方が速くなるため、エッチング速度が不均一となる。このため、図35に示す工程において、第2の導電膜35をエッチングした場合、エッチング速度の不均一により、エッチング面である第2の導電膜35の上端面に凹凸が形成される。第2の導電膜35としては、ドーパント不純物を含んだ多結晶シリコン膜、窒化チタン膜、窒化タンタル膜、窒化モリブデン膜、コバルトシリサイド膜、ニッケルシリサイド膜よりなる群のうち、少なくともいずれか1つの膜、或いはこれらの膜のうち、少なくとも2つの膜を積層させた積層膜を用いるとよい。第2の溝26の幅が60nm、第1の導電膜34として厚さが6nmの窒化チタン膜を用いた場合、例えば、基板の平面上に形成される厚さが30nmとなるように、第2の導電膜35としてタングステン膜を成膜する。次いで、図10A及び図10Bに示す工程では、CMPChemicalMechanicalPolishing法により、図9A及び図9Bに示す第1及び第2の導電膜34,35のうち、第4の絶縁膜55の表面55aよりも上方に位置する部分を除去することで、図10A及び図10Bに示す構造体の表面を平坦化する。このとき、第4の絶縁膜55シリコン窒化膜SiN膜を研磨のストッパー膜として利用する。次いで、図11A及び図11Bに示す工程では、異方性エッチング法例えば、ドライエッチング法により、第1の導電膜34に対して選択比の高いエッチング条件を用いて、貫通溝56に配置された第2の導電膜35、及び第2の溝26の上部に配置された第2の導電膜35を選択的にエッチングして除去することで、図2に示す上端面35aに凹凸を有した第2の導電膜35を形成する。第2の導電膜エッチング工程では、例えば、半導体基板11の表面11aから第2の導電膜35の上端面35aまでの平均深さが60nmとなるように、第2の導電膜35を選択的にエッチングする。次いで、図12A及び図12Bに示す工程では、第1及び第2の導電膜34,35が形成された第2の溝26、及び貫通溝56を埋め込むように第1の絶縁膜17を成膜する。このとき、図12A及び図12Bに示す構造体の表面図12A及び図12Bに示す第1の絶縁膜17の表面が平坦となるような厚さで第1の絶縁膜17を成膜する。第1の絶縁膜17は、例えば、CVD法により形成する。第1の絶縁膜17としては、例えば、シリコン酸化膜SiO2膜を用いることができる、第2の溝26の幅W1が60nmで、第1の絶縁膜17としてシリコン酸化膜SiO2膜を用いた場合、例えば、第4の絶縁膜55の表面55aに形成される第1の絶縁膜17の厚さが50nmとなるように第1の絶縁膜17を形成する。次いで、図13A及び図13Bに示す工程では、CMP法により、図12A及び図12Bに示す第1の絶縁膜17のうち、第4の絶縁膜55の表面55aよりも上方に位置する部分を除去することで、図13A及び図13Bに示す構造体の表面を平坦化する。このとき、第4の絶縁膜55シリコン窒化膜SiN膜を研磨のストッパー膜として利用する。次いで、図14A及び図14Bに示す工程では、異方性エッチング法例えば、ドライエッチング法により、図13A及び図13Bに示す第1の絶縁膜17をエッチバックすることで、半導体基板11の表面11aよりも低い位置に図2及び図3に示す平坦な表面17aを有した第1の絶縁膜17を形成する。このとき、エッチング後の第1の絶縁膜17が、後述する図15A及び図15Bに示す工程第1の導電膜エッチング工程においてエッチングされる第1の導電膜34の一部を露出するように、第1の絶縁膜17をエッチバックする。これにより、図15A及び図15Bに示す工程において、平坦な表面17aを有した第1の絶縁膜17を、第1の導電膜34をエッチングするためのマスクとして利用することが可能となるので、精度良く第1の導電膜34をエッチングすることができる。第2の溝26の深さD1が150nmの場合、シリコン基板11の表面11aから第1の絶縁膜17の表面17aエッチバック後の第1の絶縁膜17の表面までの深さD4は、例えば、30nmとすることができる。なお、シリコン酸化膜SiO2膜は膜質が均一とされた膜であるため、第1の絶縁膜17としてシリコン酸化膜SiO2膜を用いることにより、深さD4の制御が容易になると共に、エッチバック後の第1の絶縁膜17の表面17aを平坦な面にすることができる。次いで、図15A及び図15Bに示す工程では、平坦な表面17aを有した第1の絶縁膜17をマスクとするエッチングにより、第2の溝26の側面26a,26bに成膜された第1の導電膜34の一部具体的には、第1の絶縁膜17の表面17aから突出した第1の導電膜34を選択的にエッチングする。これにより、ゲート絶縁膜32の一部を露出させると共に、第1の導電膜34に、第2の導電膜35の上端面35aから突出し、上端面37a,38aを有した端部37,38を形成する。第2の溝26の側面26a,26bに成膜された第1の導電膜34は、第2の溝26の深さ方向Z-Z方向に延在する第1の導電膜34のことである。これにより、第2の溝26に、図2及び図3に示すゲート電極33が形成される。また、第1の導電膜エッチング工程では、第1の導電膜34の端部37を図3に示す第1の不純物拡散層28と対向する位置に形成し、第1の導電膜34の端部38を図3に示す第2の不純物拡散層29と対向する位置に形成する。先に説明したように、第1の導電膜34の厚さは薄いため、第1の導電膜34のエッチング量のばらつきが小さくなる。これにより、エッチング面である第1の導電膜34の上端面37a,38aは略平坦な面になると共に、同一平面上に配置される。したがって、複数のトランジスタ15間において、半導体基板11の表面11aから第1の導電膜34の上端面37aまでの深さD2と、半導体基板11の表面11aから第1の導電膜34の上端面38aまでの深さD3とを等しくすることが可能となるので、複数のトランジスタ15間の特性のばらつきを抑制できる。また、第2の導電膜35が第1の絶縁膜17で覆われた状態で、第1の導電膜34を選択的にエッチングすることで、第2の導電膜35がエッチングされることがなくなるため、第2の導電膜35に含まれる重金属原子トランジスタ15の特性に悪影響を及ぼす重金属原子の半導体基板11への拡散が防止可能となるので、複数のトランジスタ15を所望の特性にすることができる。第1の導電膜34のエッチングとしては、等方性エッチング、或いは異方性エッチングを用いることができる。等方性エッチングとしては、例えば、ウエットエッチング、或いはドライエッチングを用いることができる。また、異方性エッチングとしては、例えば、ドライエッチングを用いることができる。第1の導電膜34として窒化チタン膜厚さ5nmを用い、第2の導電膜35の厚さの2倍のエッチング量が得られる時間で第2の導電膜35をウエットエッチングする場合つまり、オーバーエッチング量が100の場合、第1の導電膜34の上端面37a,38aは、第1の絶縁膜17の表面17aから5nm程度下方に配置される。この場合、半導体基板11の表面11aから第1の導電膜34の上端面37aまで深さD2、及び半導体基板11の表面11aから第1の導電膜34の上端面38aまで深さD3は、35nmとなる。次いで、図16A及び図16Bに示す工程では、第1の絶縁膜17及びゲート電極33が形成された第2の溝26、及び貫通溝56を埋め込む第2の絶縁膜18を形成する。第2の絶縁膜18としては、例えば、シリコン酸化膜SiO2膜を用いることができる。第2の絶縁膜18は、例えば、図15A及び図15Bに示す構造体の表面側に、シリコン酸化膜SiO2膜を成膜後、CMPにより第5の絶縁膜の表面55aに形成された余分なシリコン酸化膜SiO2膜を除去することで形成する。次いで、図17A及び図17Bに示す工程では、図16A及び図16Bに示す第4の絶縁膜55を除去する。これにより、第3の絶縁膜12の表面12a、及び素子分離領域13の表面13aが露出される。次いで、第3の絶縁膜12を介して、半導体基板11の表面11aに、n型不純物をイオン注入することで、第1及び第2の不純物拡散層28,29を形成する。具体的には、例えば、25KeVのエネルギーで砒素を5.0×1013atmos/cm3の注入量で、半導体基板11の表面11aにイオン注入し、その後、注入損傷回復のために900°Cで30秒の熱処理を行うことで、第1及び第2の不純物拡散層28,29を形成する。このとき、第1及び第2の不純物拡散層28,29は、例えば、半導体基板11の表面11aから45nmの深さまで形成する。これにより、第1及び第2の不純物拡散層28,29、チャネル領域31、ゲート絶縁膜32、及びゲート電極33と備えたトランジスタ15図17B参照が形成される。なお、図17Bでは、1つのトランジスタ15のみを図示したが、実際には、半導体基板11に複数のトランジスタ15が形成される。次いで、図18A及び図18Bに示す工程では、第2の絶縁膜18を覆うように、第3の絶縁膜12の表面12a及び素子分離領域13の表面13aに層間絶縁膜19を形成する。具体的には、図17A及び図17Bに示す構造体の表面に、例えば、厚さが100nmのシリコン酸化膜SiO2膜を成膜することで層間絶縁膜19を形成する。次いで、層間絶縁膜19上にパターニングされたホトレジスト図示せずを形成し、該ホトレジストを介して、層間絶縁膜19をエッチングすることで、第1の不純物拡散層28の表面28aを露出する開口部58、及び第2の不純物拡散層29の表面29aを露出する開口部59を形成すると共に、第1の絶縁膜17、第2の絶縁膜18、及び層間絶縁膜19をエッチングすることで、第2の導電膜35の上端面35aを露出する開口部60を形成する。つまり、開口部58~60を一括形成する。ホトレジスト図示せずは、開口部58~60を形成後に除去する。次いで、開口部58~60を導電膜で埋め込み、その後、CMP法により、層間絶縁膜19の表面19aよりも上方に形成された余剰な導電膜を除去する。これにより、開口部58を埋め込み、かつ第1の不純物拡散層28の表面28aと接触する第1のコンタクトプラグ21と、開口部59を埋め込み、かつ第2の不純物拡散層29の表面29aと接触する第2のコンタクトプラグ22と、開口部60を埋め込み、かつ第2の導電膜35の上端面35aと接触する第3のコンタクトプラグ23と、を一括形成する。これにより、第1の実施の形態の半導体装置10が製造される。なお、図18A及び図18Bに示す構造体上に、第1乃至第3のコンタクトプラグ21~23のうち、いずれかと接続される配線、層間絶縁膜、コンタクトプラグ等全て図示せずを形成してもよい。第1の実施の形態の半導体装置の製造方法によれば、ゲート絶縁膜32の表面32aを覆うように第1の導電膜34を成膜し、次いで、第1の導電膜34の表面34aに、第2の溝26を埋め込むように、第1の導電膜34よりも厚さの厚い第2の導電膜35を成膜し、その後、第2の導電膜35を選択的にエッチングすることで、第2の溝26に成膜された第2の導電膜35の一部を除去し、その後、第2の導電膜35の上端面35aを覆う第1の絶縁膜17を形成することにより、第1の導電膜34のエッチング時に、第2の導電膜35に含まれる重金属原子半導体基板11に拡散することで、トランジスタ15の特性に悪影響を及ぼす重金属原子がゲート絶縁膜32に到達することがなくなるため、接合リーク電流の増加を抑制可能となるので、特性の安定したトランジスタ15を形成することができる。また、第2の溝26の側面26a,26bに形成され、第1の絶縁膜17から突出し、第2の導電膜35よりも厚さの薄い第1の導電膜34を選択的にエッチングすることで、均一な速度で第1の導電膜34をエッチングすることが可能となる。これにより、第2の溝26の深さ方向に対する第1の導電膜34の上端面37a,38aの位置のばらつきを抑制可能となるため、複数のトランジスタ15間の特性のばらつきを抑制ができる。第2の実施の形態図19は、本発明の第2の実施の形態に係る半導体装置の主要部を示す平面図であり、図20は、図19に示す半導体装置のG-G線方向の断面図である。図21は、図19に示す半導体装置のH-H線方向の断面図であり、図22は、図19に示す半導体装置のI-I線方向の断面図である。図19~図22において、第1の実施の形態の半導体装置10と同一構成部分には同一符号を付す。図19では、図20~図22に示す第2の実施の形態の半導体装置60の構成要素の全てを図示することは困難なため、その一部のみ図示する。また、図19では、異なるレイヤーに配置された半導体装置60の構成要素を模式的に同一平面上に図示する。また、図20及び図21では、1つの縦型トランジスタ71のみを図示しているが、実際には、半導体基板11には、複数の縦型トランジスタ71が形成されている。図19~図22において、Z-Z方向は凹部82の深さ方向を示しており、X-X方向はZ-Z方向と直交する方向であり、Y-Y方向は同一平面内においてX-X方向と直交する方向をそれぞれ示している。図19~図22を参照するに、第2の実施の形態の半導体装置60は、半導体基板11と、複数のピラー状の凹部であるピラー65,66と、第1の絶縁膜68と、第2の絶縁膜69と、縦型トランジスタ71と、第3の絶縁膜73と、第4の絶縁膜74と、第5の絶縁膜75と、第1のコンタクトプラグ77と、第2のコンタクトプラグ78と、第3のコンタクトプラグ79とを有する。図20~図22を参照するに、半導体基板11には、半導体基板11の表面11a主面を部分的にエッチングすることで形成される凹部82が形成されている。凹部82は、縦壁面を含む内面によって区画されている。半導体基板11の表面11aを基準としたときの凹部82の深さは、例えば、120nmとすることができる。図20~図22を参照するに、ピラー65,66は、半導体基板11に凹部82を加工することで形成されるピラー状の凸部である。ピラー65,66は、凹部82の縦壁面に対応する外周側面65b,66bピラー65,66の側壁面を有する。なお、図21では、それぞれ1つのピラー65,66のみ図示したが、実際には、ピラー65,66は、所定の狭い間隔で複数配置されている。具体的には、半導体装置60が6F2セル構造を有したDRAMの場合、6F2セル構造となるように複数のピラー65,66を配置する。図20~図22を参照するに、第1の絶縁膜68は、ピラー66の上端面66a、及び第1のコンタクトプラグ77の周囲に位置する第1の不純物拡散層28の表面28aに設けられている。第1の絶縁膜68としては、例えば、厚さ10nmのシリコン酸化膜SiO2膜を用いることができる。図21及び図22を参照するに、第2の絶縁膜69は、第1の絶縁膜68上に設けられている。第2の絶縁膜69は、ピラー65,66を形成する際のマスクである。第2の絶縁膜69としては、例えば、厚さが100nmのシリコン窒化膜SiN膜を用いることができる。図20及び図21を参照するに、縦型トランジスタ71は、縦型MOSMetalOxideSemiconductorトランジスタであり、ピラー66と、第1の不純物拡散層28と、第2の不純物拡散層29他の不純物拡散層と、チャネル領域81と、ゲート絶縁膜83と、ゲート電極33とを有する。なお、縦型トランジスタ71の構成要素のうち、第1の実施の形態で説明したトランジスタ15と同じ構成要素については、その材料及び厚さの説明を省略する。第1の不純物拡散層28は、ピラー65の端面側半導体基板11の表面11a側に形成されている。第2の不純物拡散層29は、凹部82の底面82aに対応する部分の半導体基板11に形成されている。第1及び第2の不純物拡散層28,29は、一方の不純物拡散層がソース領域として機能し、他方の不純物拡散層がドレイン領域として機能する。図20及び図21を参照するに、チャネル領域81は、縦型トランジスタ71がONしたときに半導体基板11に形成される領域である。チャネル領域81は、第1の不純物拡散層28と第2の不純物拡散層29との間に位置する部分のピラー65に形成される。図20~図22を参照するに、ゲート絶縁膜83は、第1の不純物拡散層28の側面28c、凹部82の底面82a、及びピラー65,66の外周側面65b,66bを覆うように設けられている。ゲート絶縁膜83のうち、凹部82の底面82aに形成された部分は、他の部分と比較して厚さが厚くなるように構成されている。ゲート絶縁膜83としては、例えば、シリコン酸化膜SiO2膜を用いることができる。図19~図22を参照するに、ゲート電極33は、第1の導電膜34及び第2の導電膜35により構成されている。ゲート電極33は、複数のピラー65,66に対して共通の電極である。第1の導電膜34は、しきい値電圧の制御用の膜であると共に、バリア膜として機能する膜である。第1の導電膜34は、ピラー65,66の外周側面65b,66b及び凹部82の底面82aに設けられている。第1の導電膜34は、ゲート絶縁膜83を介して、複数のピラー65,66の外周側面65b,66b及び凹部82の底面82aのうち、複数のピラー65,66間に位置する部分を連続的に覆うように配置されている。これにより、1つの第1の導電膜34を複数のピラー65,66に対して共通の導電膜として利用することができる。第1の導電膜34は、ゲート絶縁膜83を介して、第1の不純物拡散層28と対向するリング状の端部37を有する。第1の導電膜34は、ピラー65,66に対しての共通半導体基板11の表面11aを基準としたときの第1の導電膜34の端部37の上端面37aまでの深さD2は、例えば、35nmとすることができる。第2の導電膜35は、第1の導電膜34の表面34aに設けられている。第2の導電膜35の上端面35aは、第1の導電膜34の端部37よりも下方凹部82の底面82a側に配置されている。第2の導電膜35は、ピラー65,66に対しての共通の導電膜ゲート電極33の抵抗値を下げるための導電膜であると共に、ゲート電極33の抵抗値を低くするための膜である。なお、第1の導電膜34としてn型多結晶シリコン膜を用い、第2の導電膜35としてタングステン膜を用いた場合、第3の導電膜52図示せずとして窒化チタン膜例えば、厚さ2nmを、n型多結晶シリコン膜とタングステン膜との間に設けるとよい。これにより、n型多結晶シリコン膜とタングステン膜との反応を防止することができる。図20~図22を参照するに、第3の絶縁膜73は、第2の導電膜35を覆うように凹部82に設けられている。第3の絶縁膜73の表面73aは、平坦な面とされており、第1の導電膜34の端部37の上端面37aに対して略面一とされている。第3の絶縁膜73としては、例えば、シリコン酸化膜SiO2膜を用いることができる。図20~図22を参照するに、第4の絶縁膜74は、第3の絶縁膜73の表面73a及び第1の導電膜34の端面例えば、上端面37a上に設けられている。第4の絶縁膜74の表面74aは、平坦な面とされており、第2の絶縁膜69の表面69aに対して面一とされている。第4の絶縁膜74には、第1の不純物拡散層28の表面28aを露出する開口部85が形成されている。第4の絶縁膜74としては、例えば、シリコン酸化膜SiO2膜を用いることができる。図20~図22を参照するに、第5の絶縁膜75は、開口部85を埋め込むように、第2及び第4の絶縁膜69,74の表面69a,74aに設けられている。第5の絶縁膜75の表面75aは、平坦な面とされている。第5の絶縁膜75としては、例えば、シリコン酸化膜SiO2膜を用いることができる。図20及び図21を参照するに、第1のコンタクトプラグ77は、開口部85に設けられた第5の絶縁膜75を貫通するように設けられている。第1のコンタクトプラグ77の下端は、第1の不純物拡散層28と接触している。これにより、第1のコンタクトプラグ77は、第1の不純物拡散層28と電気的に接続されている。図20を参照するに、第2のコンタクトプラグ78は、第3乃至第5の絶縁膜73~75を貫通するように設けられている。第2のコンタクトプラグ78の下端は、第2の不純物拡散層29の表面29aと接触している。これにより、第2のコンタクトプラグ78は、第2の不純物拡散層29と電気的に接続されている。図22を参照するに、第3のコンタクトプラグ79は、ゲート電極33及び第2の絶縁膜69上に配置された部分の第3乃至第5の絶縁膜73~75を貫通するように設けられている。第3のコンタクトプラグ79の下端は、第2の導電膜35の上端面35aと接触するように、ゲート電極33と接続されている。これにより、第3のコンタクトプラグ79は、ゲート電極33と電気的に接続されている。上記構成とされた第2の実施の形態の半導体装置60は、第1の実施の形態の半導体装置10と同様な効果を得ることができる。具体的には、縦型トランジスタ71を所望の特性にすることができると共に、複数の縦型トランジスタ71間の特性のばらつきを抑制することができる。つまり、ゲート電極33は、埋め込み型のゲート電極を備えたトランジスタ15図3参照、及びピラー66の外周側面66bに形成されたゲート電極を備えた縦型縦型トランジスタ71にも適用可能である。また、第2の実施の形態の半導体装置60は、6F2型のレイアウト或いは4F2型のレイアウトで構成されたメモリセルを有するDRAMDynamicRandomAccessMemoryにも適用可能である。図23~図33は、本発明の第2の実施の形態に係る半導体装置の製造工程を示す断面図である。図23~図33は、図20に示す半導体装置60の切断面に対応する断面図である。図23~図33において、半導体装置60と同一構成部分には同一符号を付す。また、図23~図33に示す構造体の切断面では、図21及び図22に示すピラー66、第1の絶縁膜68、及び第2の絶縁膜69と、図22に示す第3のコンタクトプラグ79とを図示することが困難なため、これらの図示を省略する。図23~図33を参照して、第2の実施の形態の半導体装置60の製造方法について説明する。始めに、図23に示す工程では、半導体基板11として、例えば、p型不純物であるボロンの濃度が1.0×1017atoms/cm3のp型シリコン基板を準備する。次いで、半導体基板11の表面11aに、第1の絶縁膜68例えば、厚さ10nmのシリコン酸化膜SiO2膜と、第2の絶縁膜69例えば、厚さ100nmのシリコン窒化膜SiN膜とを順次積層する。次いで、第2の絶縁膜69の表面69aに、パターニングされたホトレジスト図示せずを形成し、該ホトレジストをマスクとして、第1及び第2の絶縁膜68,69をエッチングすることで、図23に示すパターニングされた第1及び第2の絶縁膜68,69を形成する。その後、ホトレジスト図示せずを除去する。パターニングされた第2の絶縁膜69の直径R1は、例えば、60nmとすることができる。第2の絶縁膜69の直径R1は、縦型トランジスタ71の所望の特性に応じて適宜選択すればよく、上記数値に限定されない。なお、図23に示す工程では、周知の手法により、図示していない素子分離領域を形成する。次いで、図24に示す工程では、第2の絶縁膜69をマスクとする異方性エッチング例えば、ドライエッチングにより、半導体基板11をエッチングすることで凹部82を形成すると共に、凹部82に囲まれた複数のピラー65,66を形成する。なお、図24には、ピラー66を図示することが困難なため、その図示を省略する。このとき、素子分離領域図示せず上に、パターニングされた第1及び第2の絶縁膜68,69を形成し、これをマスクとするエッチングにより、素子分離領域図示せずを構成する絶縁膜例えば、シリコン酸化膜SiO2膜をパターニングすることで、絶縁膜よりなるピラー図示せずを形成してもよい。半導体基板11の表面11aピラー65の上端面65aを基準としたときの凹部82の深さは、例えば、120nmとすることができる。次いで、図25に示す工程では、複数のピラー65の外周側面65b、複数のピラー66の外周側面66b図示せず、及び凹部82の底面82aを覆うように、図示していない厚さ5nmのシリコン酸化膜SiO2膜を形成する。次いで、該シリコン酸化膜を介して、砒素を20KeVのエネルギーにより1.0×1015atmos/cm3の濃度で半導体基板11にイオン注入し、その後、半導体基板11を900°Cの温度で10秒加熱することで、凹部82の底面82aに第2の不純物拡散層29を形成する。その後、第2の不純物拡散層29上に、HDPHighDensityPlasma法により、厚さ20nmのシリコン酸化膜SiO2膜を形成する。次いで、図示していない厚さ5nmのシリコン酸化膜SiO2膜を除去する。その後、複数のピラー65の外周側面65b、複数のピラー66の外周側面66b図示せず、及び凹部82の底面82aを覆うように、厚さ5nmの熱酸化膜SiO2膜を形成する。これにより、厚さ5nmの熱酸化膜SiO2膜、及び厚さ20nmの酸化シリコン膜共に図示せずよりなり、凹部82の底面82aの厚さが厚いゲート絶縁膜83が形成される。このように、凹部82の底面82aのゲート絶縁膜83の厚さを厚くすることで、後述する図27に示す工程第2の導電膜エッチング工程において、第2の導電膜35をエッチングしたときに、ゲート絶縁膜83の下方に配置された第2の不純物拡散層29がエッチングされることを防止できる。なお、ゲート絶縁膜83の厚さを厚くしたい場合には、厚さ5nmの熱酸化膜SiO2膜を形成後に、例えば、CVD法によりシリコン酸化膜SiO2膜を堆積させてもよい。次いで、図26に示す工程では、ゲート絶縁膜83の表面83a及び第2の絶縁膜69を覆うように第1の導電膜34を成膜する。図24に示す第1の導電膜34は、エッチングされる前の第1の導電膜34であり、エッチングされることで、図20に示す端部37を有した第1の導電膜34となる。第1の導電膜34は、例えば、CVD法により形成することができる。第1の導電膜34としては、バリア膜としての機能を有し、しきい値電圧の制御が容易で、薄い厚さでの成膜が可能で、かつ容易にエッチングすることが可能な膜を用いるとよい。具体的には、第1の導電膜34としては、ドーパント不純物を含んだ多結晶シリコン膜、窒化チタン膜、窒化タンタル膜、窒化モリブデン膜、コバルトシリサイド膜、ニッケルシリサイド膜よりなる群のうち、少なくとも1つの膜、或いは、これらの膜のうち、少なくとも2つの膜を積層させた積層膜を用いるとよい。第1の導電膜34を形成する工程では、第1の導電膜34の厚さが、第2の導電膜35の厚さよりも薄くなるように第1の導電膜34を形成する。このように、第1の導電膜34の厚さを薄くすることで、第1の導電膜34のエッチングレートを均一にすることができる。これにより、後述する図31に示す工程において、第1の導電膜34をエッチングする際、第1の導電膜34のエッチング面第1の導電膜34の上端面37aを平坦な面に加工することができると共に、凹部82の深さ方向における第1の導電膜34のエッチング量の制御を容易に行うことが可能となる。これにより、複数の縦型トランジスタ71間における第1の導電膜34のエッチングばらつきが小さくなり、半導体基板11の表面11aから複数の縦型トランジスタ71に設けられた第1の導電膜34の上端面37aまでの深さのばらつきを抑制することが可能となるため、複数の縦型トランジスタ71間の特性のばらつきを抑制できる。次いで、第1の導電膜34の表面34aを覆うように、第2の導電膜35を成膜する。第2の導電膜35は、例えば、CVD法により形成することができる。また、図26に示す第2の導電膜35は、エッチングされる前の第2の導電膜35であり、エッチングされることで、図20に示す第2の導電膜35となる。第2の導電膜35は、第1の導電膜34よりも抵抗値が低く、ゲート電極33の抵抗を低くするための膜である。第2の導電膜35は、第1の導電膜34よりも厚さが厚い膜である。そのため、第1の実施の形態で説明したように、後述する図27に示す工程において、図26に示す第2の導電膜35をエッチングした場合、エッチング速度の不均一により、第2の導電膜35の上端面35aに凹凸が形成される。第2の導電膜35としては、ドーパント不純物を含んだ多結晶シリコン膜、窒化チタン膜、窒化タンタル膜、窒化モリブデン膜、コバルトシリサイド膜、ニッケルシリサイド膜よりなる群のうち、少なくともいずれか1つの膜、或いはこれらの膜のうち、少なくとも2つの膜を積層させた積層膜を用いるとよい。また、第1の導電膜34と第2の導電膜35との反応を防止したい場合、第1の導電膜形成工程と第2の導電膜形成工程との間に、第1の導電膜34の表面34aに第3の導電膜52を形成する工程を設けてもよい。例えば、第1の導電膜34として仕事関数が4.05eVのn型多結晶シリコン膜例えば、砒素が2.0×1020atmos/cm3ドープされ、厚さが5nmのn型多結晶シリコン膜を形成すると共に、第2の導電膜35としてタングステン膜例えば、厚さが20nmを形成する場合、第3の導電膜52図示せずとして窒化チタン膜例えば、厚さ2nmを形成することができる。なお、n型多結晶シリコン膜の替わりに、第1の導電膜34としてp型多結晶シリコン膜を用いてもよい。次いで、図27に示す工程では、異方性エッチング例えば、ドライエッチングにより、第1の導電膜34に対して選択比の高いエッチング条件を用いて、図26に示す第2の導電膜35を選択的にエッチングすることで、上端面35aに凹凸が形成された第2の導電膜35ゲート電極33を構成する導電膜を形成する。第2の導電膜エッチング工程では、例えば、半導体基板11の表面11aから第2の導電膜35の上端面35aまでの平均深さが60nmとなるように、第2の導電膜35をエッチングする。次いで、第2の絶縁膜69の表面69aに形成された第1の導電膜34、及び第2の凹部82の底面82aに形成された第1の導電膜34のうち、第2の導電膜35に覆われていない部分をエッチングにより選択的に除去する。これにより、第2の絶縁膜69の表面69a、及びゲート電極33の非形成領域に形成されたゲート絶縁膜83の表面83aが露出される。次いで、図28に示す工程では、凹部82を埋め込む厚さとされ、図27に示す構造体の上面側具体的には、第1の導電膜34から露出されたゲート絶縁膜83の表面83a、第2の絶縁膜69の表面69a、第1の導電膜34、及び第2の導電膜35を覆う第3の絶縁膜73を成膜する。第3の絶縁膜73は、例えば、CVD法により形成することができる。第3の絶縁膜73としては、例えば、厚さが200nmのシリコン酸化膜SiO2膜を用いることができる。次いで、図29に示す工程では、CMP法により、第2の絶縁膜69の表面69a及び第1の導電膜34の上端が露出するまで第3の絶縁膜73を研磨することで、図29に示す構造体の上面側を平坦化する。次いで、図30に示す工程では、図29に示す第3の絶縁膜73をエッチバックすることで、第2の絶縁膜69の表面69aに対して略面一とされた表面73aを有した第3の絶縁膜73を形成する。半導体基板11の表面11aから第3の絶縁膜73の表面73aまでの深さは、例えば、20nmとすることができる。次いで、図31に示す工程では、第3の絶縁膜73をマスクとするエッチングにより、凹部82の深さ方向に延在する第1の導電膜34複数のピラー65の外周側面65bに成膜された第1の導電膜34、及び複数のピラー66の外周側面66b図示せずに成膜された第1の導電膜34のうち、第3の絶縁膜73の表面73aから露出された部分を選択的にエッチングすることで、第1の導電膜34に、第2の導電膜35の上端面35aから突出した端部37を形成する。これにより、ピラー65,66に対して共通とされたゲート電極33が形成される。また、図31に示す工程では、第1の導電膜34の端部37が図20に示す第1の不純物拡散層28と対向するように形成する。また、第2の導電膜35が第3の絶縁膜73で覆われた状態で、第1の導電膜34をエッチングすることで、第2の導電膜35に含まれる重金属原子縦型トランジスタ71の特性に悪影響を及ぼす重金属原子の半導体基板11への拡散が抑制可能となる。これにより、接合リーク電流の増加を抑制可能となるため、複数の縦型トランジスタ71を所望の特性にすることができる。第1の導電膜34のエッチングとしては、等方性エッチング、或いは異方性エッチングを用いることができる。等方性エッチングとしては、例えば、ウエットエッチング、或いはドライエッチングを用いることができる。また、異方性エッチングとしては、例えば、ドライエッチングを用いることができる。第1の導電膜34の厚さの2倍のエッチング量が得られる時間で第1の導電膜34をウエットエッチングする場合オーバーエッチング量が100の場合、第1の導電膜34の上端面37aは、第3の絶縁膜73の表面73aから15nm程度下方に配置される。この場合、第1の導電膜34の上端面37aから第2の導電膜35の上端面35aまでの平均深さは、35nmとなる。なお、第3の導電膜52を形成した場合図示せず、第3の導電膜52は、第1の導電膜34と共に、エッチングにより除去する。次いで、第3の絶縁膜73の表面73a及び第1の導電膜34の上端面37a上に、第2の絶縁膜69の表面69aに対して面一とされた表面74aを有した第4の絶縁膜74を形成する。第4の絶縁膜74としては、例えば、シリコン酸化膜SiO2膜を用いることができる。次いで、図32に示す工程では、図31に示す第2の絶縁膜69を除去することで、第1の絶縁膜68を露出する開口部85を形成する。次いで、第1の絶縁膜68を介して、図29に示すピラー65の上端面65a半導体基板11の表面11aに、砒素をイオン注入例えば、エネルギーが20Kev、注入量が1.0×1015atmos/cm3し、その後、注入損傷回復のために、半導体基板11を900°Cの温度で10秒加熱することで、ピラー65に第1の不純物拡散層28を形成する。第1の不純物拡散層28は、ゲート絶縁膜83を介して、第1の導電膜34の端部37と対向するように形成する。半導体基板11の表面11aを基準としたときの第1の不純物拡散層28の深さは、例えば、45nmとすることができる。これにより、縦型トランジスタ71が形成される。なお、図32では、1つの縦型トランジスタ71のみ図示しているが、実際には、半導体基板11に複数の縦型トランジスタ71が形成される。また、上記砒素をイオン注入後に、砒素がイオン注入された半導体基板11の表面11aに、適量のボロンをイオン注入することで、縦型トランジスタ71のしきい値電圧を調整してもよい。次いで、図33に示す工程では、開口部85を埋め込むように、第4の絶縁膜74の表面74aに第5の絶縁膜75を形成する。第5の絶縁膜75は、例えば、CVD法により形成することができる。第5の絶縁膜75としては、例えば、厚さが100nmとされたシリコン酸化膜SiO2膜を用いることができる。次いで、第5の絶縁膜75の表面75aに、パターニングされたホトレジスト図示せずを形成し、次いで、該ホトレジストをマスクとして、第2の絶縁膜69及び第5の絶縁膜75をエッチングすることで、第1の不純物拡散層28を露出する開口部91を形成する。その後、ホトレジストを除去する。次いで、開口部91を形成した方法と同様な手法により、第3乃至第5の絶縁膜73~75をエッチングすることで、第2の不純物拡散層29の表面29aを露出する開口部92を形成する。その後、開口部91を形成した方法と同様な手法により、第3乃至第5の絶縁膜73~75をエッチングすることで、図示していない第3のコンタクトプラグ79が形成される開口部図示せずを形成する。次いで、開口部91,92及び第3のコンタクトプラグ79が形成される開口部を導電膜で埋め込むことで、第1乃至第3のコンタクトプラグ77~79を形成する。これにより、第2の実施の形態の半導体装置60が製造される。上記説明した第2の実施の形態の半導体装置60の製造方法は、第1の実施の形態の半導体装置10の製造方法と同様な効果を得ることができる。具体的には、第2の導電膜35を選択的にエッチバックした後、第2の導電膜35を覆う第3の絶縁膜73を形成し、その後、第2の導電膜35の上端面35aよりも上方に配置された第1の導電膜34を選択的にエッチングすることで、第1の導電膜34のエッチング時に、第2の導電膜35に含まれる重金属原子縦型トランジスタ71の特性に悪影響を及ぼす重金属原子がゲート絶縁膜83に到達することを抑制可能になると共に、凹部82の深さ方向における第1の導電膜34の上端面37aの位置のばらつきを抑制することが可能となる。これにより、特性の安定した縦型トランジスタ71を得ることができると共に、複数の縦型トランジスタ71間の特性のばらつきを抑制できる。以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形変更が可能である。"