半導体基板と、前記半導体基板上に配置された第1のラインと、前記第1のラインの前記半導体基板と反対側に配された第1のメモリセルと、前記第1のメモリセルを介して前記第1のラインに交差する第2のラインと、前記第2のラインの前記半導体基板と反対側に配された第2のメモリセルと、前記第2のメモリセルを介して前記第2のラインに交差する第3のラインと、を備え、前記第1のメモリセルは、カーボン系の材料で形成された第1の抵抗変化層と、第1の整流層とを有し、前記第2のメモリセルは、金属酸化物で形成された第2の抵抗変化層と、第2の整流層とを有する、ことを特徴とする不揮発性半導体記憶装置。半導体基板と、前記半導体基板上に配置された第1のラインと、前記第1のラインの前記半導体基板と反対側に配された第1のメモリセルと、前記第1のメモリセルを介して前記第1のラインに交差する第2のラインと、前記第2のラインの前記半導体基板と反対側に配された第2のメモリセルと、前記第2のメモリセルを介して前記第2のラインに交差する第3のラインと、を備え、前記第1のメモリセルは、第1の抵抗変化層及び第1の整流層を有し、前記第2のメモリセルは、第2の抵抗変化層及び第2の整流層を有し、前記第1の抵抗変化層の組成は、前記第2の抵抗変化層の組成と異なることを特徴とする不揮発性半導体記憶装置。半導体基板と、前記半導体基板上に配置された第1のラインと、前記第1のラインの前記半導体基板と反対側に配された第1のメモリセルと、前記第1のメモリセルを介して前記第1のラインに交差する第2のラインと、前記第2のラインの前記半導体基板と反対側に配された第2のメモリセルと、前記第2のメモリセルを介して前記第2のラインに交差する第3のラインと、を備え、前記第1のメモリセルは、第1の抵抗変化層及び第1の整流層を有し、前記第2のメモリセルは、第2の抵抗変化層及び第2の整流層を有し、前記第1の抵抗変化層の膜厚は、前記第2の抵抗変化層の膜厚より厚いことを特徴とする不揮発性半導体記憶装置。半導体基板と、前記半導体基板上に配置された第1のラインと、前記第1のラインの前記半導体基板と反対側に配された第1のメモリセルと、前記第1のメモリセルを介して前記第1のラインに交差する第2のラインと、前記第2のラインの前記半導体基板と反対側に配された第3のラインと、前記第3のラインの前記半導体基板と反対側に配された第2のメモリセルと、前記第2のメモリセルを介して前記第3のラインに交差する第4のラインと、を備え、前記第1のメモリセルは、第1の抵抗変化層及び第1の整流層を有し、前記第2のメモリセルは、第2の抵抗変化層及び第2の整流層を有し、前記第1の抵抗変化層の前記半導体基板に平行な平面方向の幅は、前記第2の抵抗変化層の前記半導体基板に平行な平面方向の幅より大きいことを特徴とする不揮発性半導体記憶装置。前記第2のラインと前記第3のラインとを絶縁する絶縁膜をさらに備え、前記第1のライン及び前記第2のラインの幅は、前記第3のライン及び前記第4のラインの幅より広いことを特徴とする請求項4に記載の不揮発性半導体記憶装置。1つの実施形態は、例えば、上側のメモリセルと下側のメモリセルとの間におけるデータリテンションのばらつきを低減できる不揮発性半導体記憶装置を提供することを目的とする。1つの実施形態によれば、半導体基板と第1のラインと第1のメモリセルと第2のラインと第2のメモリセルと第3のラインとを有する不揮発性半導体記憶装置が提供される。第1のラインは、半導体基板上に配置されている。第1のメモリセルは、第1のラインの半導体基板と反対側に配されている。第2のラインは、第1のメモリセルを介して第1のラインに交差する。第2のメモリセルは、第2のラインの半導体基板と反対側に配されている。第3のラインは、第2のメモリセルを介して第2のラインに交差する。第1のメモリセルは、第1の抵抗変化層と第1の整流層とを有する。第1の抵抗変化層は、カーボン系の材料で形成されている。第2のメモリセルは、第2の抵抗変化層と第2の整流層とを有する。第2の抵抗変化層は、金属酸化物で形成されている。以下に添付図面を参照して、実施形態にかかる不揮発性半導体記憶装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。第1の実施形態第1の実施形態にかかる不揮発性半導体記憶装置100について図1を用いて説明する。図1aは、不揮発性半導体記憶装置100の概略構成を示す斜視図であり、図1bは、不揮発性半導体記憶装置100における上側のメモリセルと下側のメモリセルとを含む部分の等価回路図である。不揮発性半導体記憶装置100では、半導体基板SBの上に、配線層とメモリ層とが交互に複数回積層されている。例えば、半導体基板SBの上には、図1aに示すように、配線層WL1、メモリ層MC1、配線層BL1、メモリ層MC2、配線層WL2、メモリ層MC3、配線層BL2、メモリ層MC4、及び配線層WL3が順にZ方向に積層されている。なお、半導体基板SBの上にとは、半導体基板SBの直接上に配置される場合だけでなく、所定の層例えば、層間絶縁膜などを介して半導体基板SBの上に配置される場合も含む表現である。配線層WL1、WL2、WL3のそれぞれは、X方向にそれぞれ延びるとともにY方向に配列された複数のワードラインを有している。例えば、配線層WL1では、複数のワードラインWL11~WL13がX方向にそれぞれ延びているとともにY方向に配列されている。例えば、配線層WL2では、複数のワードラインWL21~WL23がX方向にそれぞれ延びているとともにY方向に配列されている。例えば、配線層WL3では、複数のワードラインWL31~WL33がX方向にそれぞれ延びているとともにY方向に配列されている。配線層BL1、BL2のそれぞれは、Y方向にそれぞれ延びるとともにX方向に配列された複数のビットラインを有している。例えば、配線層BL1では、複数のビットラインBL11~BL13がY方向にそれぞれ延びているとともにX方向に配列されている。例えば、配線層BL2では、複数のビットラインBL21~BL23がY方向にそれぞれ延びているとともにX方向に配列されている。メモリ層MC1、メモリ層MC2、メモリ層MC3、メモリ層MC4のそれぞれは、ワードラインを含む配線層とビットラインを含む配線層との間に配されている。例えば、メモリ層MC1は、配線層WL1と配線層BL1との間に配されている。例えば、メモリ層MC2は、配線層BL1と配線層WL2との間に配されている。例えば、メモリ層MC3は、配線層WL2と配線層BL2との間に配されている。例えば、メモリ層MC4は、配線層BL2と配線層WL3との間に配されている。また、メモリ層MC1、メモリ層MC2、メモリ層MC3、メモリ層MC4のそれぞれでは、複数のワードラインと複数のビットラインとの複数の交差位置に配されたすなわち、マトリックス状に配された複数のメモリセルを有している。例えば、メモリ層MC1では、複数のメモリセルMC111~MC133が、複数のワードラインWL11~WL13と複数のビットラインBL11~BL13との複数の交差位置に、すなわち、マトリックス状に配列されている。例えば、メモリ層MC2では、複数のメモリセルMC211~MC233が、複数のビットラインBL11~BL13と複数のワードラインWL21~WL23との複数の交差位置に、すなわち、マトリックス状に配列されている。例えば、メモリ層MC3では、複数のメモリセルMC311~MC333が、複数のワードラインWL21~WL23と複数のビットラインBL21~BL23との複数の交差位置に、すなわち、マトリックス状に配列されている。例えば、メモリ層MC4では、複数のメモリセルMC411~MC433が、複数のビットラインBL21~BL23と複数のワードラインWL31~WL33との複数の交差位置に、すなわち、マトリックス状に配列されている。Z方向に見てみると、例えば、ワードラインWL11の上には、メモリセルMC111が配されている。ビットラインBL11は、メモリセルMC111を介してワードラインWL11に交差している。ビットラインBL11の上には、メモリセルMC211が配されている。ワードラインWL21は、メモリセルMC211を介してワードラインWL21に交差している。この部分の等価回路を示すと図1bのようになる。図1bに示すように、ワードラインWL11及びビットラインBL11の交差位置に配されたメモリセル下側のメモリセルMC111では、整流素子D111及び抵抗変化素子R111が直列に接続されている。整流素子D111は、例えば、ダイオードであり、カソードが抵抗変化素子R111に接続され、アノードがワードラインWL11に接続されている。抵抗変化素子R111は、一端がビットラインBL11に接続され、他端が整流素子D111に接続されている。また、ビットラインBL11及びワードラインWL21の交差位置に配されたメモリセル上側のメモリセルMC211では、整流素子D211及び抵抗変化素子R211が直列に接続されている。整流素子D211は、例えば、ダイオードであり、カソードがビットラインBL11に接続され、アノードが抵抗変化素子R211に接続されている。抵抗変化素子R211は、一端がワードラインWL21に接続され、他端が整流素子D211に接続されている。このように、不揮発性半導体記憶装置100は、例えば、クロスポイント型の抵抗変化メモリであってもよい。なお、図1bでは、各メモリセルMC111、MC211の構成として、ワードラインからビットラインへ向かう方向が整流素子D111、D211の順方向となる構成が例示されているが、ワードラインからビットラインへ向かう方向が整流素子D111、D211の逆方向となる構成であってもよい。また、各メモリセルMC111、MC211内では、整流素子及び抵抗変化素子の配置が入れ替えられたものであっても良い。次に、図1bで例示した下側のメモリセルMC111と上側のメモリセルMC211とのそれぞれの層構成について図2a、bを用いて説明する。図2aは、不揮発性半導体記憶装置100をX方向に垂直にきった場合の断面構成を示し、図2bは、不揮発性半導体記憶装置100をY方向に垂直にきった場合の断面構成を示す。図1bに示す下側のメモリセルMC111は、図2a、bに示すように、ワードラインWL11に相当するラインパターン102と、ビットラインBL11に相当するラインパターン110との交差する位置に配されている。また、メモリセルMC111は、層間絶縁膜109を介して、同じメモリ層MC1内の隣接するメモリセルと絶縁されている。下側のメモリセルMC111では、バリアメタル層103、ダイオード層整流層104、下部電極層105、抵抗変化層106、上部電極層107、及びCMPストッパー層108が順に積層されている。バリアメタル層103は、ラインパターン102の上に配されている。バリアメタル層103は、例えば、金属例えば、窒化チタンなどの導電体で形成されている。ダイオード層104は、バリアメタル層103の上に配されている。ダイオード層104は、例えば、MIMMetal-Insulator-Metal構造、PIN構造PpolySilicon-Intrinsic-NpolySilicon等にて構成されている。ダイオード層104は、PIN構造である場合、例えば、N型層、I型層、及びP型層が積層された構成を有している。N型層は、砒素やリンなどのN型の不純物を含む半導体例えば、シリコンで形成されている。I型層は、不純物を含まない、いわゆる真性半導体例えば、シリコンで形成されている。P型層は、ボロンなどのP型の不純物を含む半導体例えば、シリコンで形成されている。ダイオード層104は、メモリセルMC111における整流素子D111として機能する図1b参照。下部電極層105は、ダイオード層104の上に配されている。下部電極層105は、例えば、金属例えば、窒化チタンなどの導電体で形成されている。下部電極層105は、抵抗変化層106に対する下部電極として機能する。抵抗変化層106は、下部電極層105の上に配されている。抵抗変化層106は、例えば、ZnMn2O4、NiO、HfO、TiO2、SrZrO3、Pr0.7Ca0.3MnO3のグループから選択される1つの材料で形成されている。抵抗変化層106は、メモリセルMC111における抵抗変化素子R111として機能する図1b参照。上部電極層107は、抵抗変化層106の上に配されている。上部電極層107は、例えば、金属例えば、窒化チタンなどの導電体で形成されている。上部電極層107は、抵抗変化層106に対する上部電極として機能する。CMPストッパー層108は、上部電極層107の上に配されている。CMPストッパー層108は、例えば、金属例えば、タングステンなどの導電体で形成されている。CMPストッパー層108は、後述のように製造工程において上面が平坦化される際のストッパー膜として機能する。また、図1bに示す上側のメモリセルMC211は、図2a、bに示すように、ビットラインBL11に相当するラインパターン110と、ワードラインWL21に相当するラインパターン133との交差する位置に配されている。また、メモリセルMC211は、層間絶縁膜134を介して、同じメモリ層MC2内の隣接するメモリセルと絶縁されている。上側のメモリセルMC211では、バリアメタル層111、ダイオード層整流層112、下部電極層113、抵抗変化層114、上部電極層115、及びCMPストッパー層116が順に積層されている。上側のメモリセルMC211における各層の構成は、基本的に下側のメモリセルMC111と同様であるが、次の点で異なる。下側のメモリセルMC111における抵抗変化層106の膜厚D106は、上側のメモリセルMC211における抵抗変化層114の膜厚D114より厚い。すなわち、膜厚D106は、ダイオード層を形成するための熱工程の回数に関して下側のメモリセルMC111が上側のメモリセルMC211より多いことを考慮して決定された分、膜厚D114より厚い。例えば、膜厚D114は、約10nmであり、膜厚D106は、約5nmであってもよい。なお、上側のメモリセルMC211及び下側のメモリセルMC111は、下地膜101上に配されている。次に、不揮発性半導体記憶装置100の製造方法について図3~図5及び図2を用いて説明する。図3a~図5bは、不揮発性半導体記憶装置100の製造方法を示す工程断面図である。図2は、不揮発性半導体記憶装置100の断面構成を示す図であるが、製造方法を示す工程断面図として流用することにする。図3aに示す工程では、半導体基板SB又は半導体基板SB及びその上の層間絶縁膜等を含む下地膜101上に、導電層102a、導電層103a、ダイオード層104a、導電層105a、抵抗変化層106a、導電層107a、CMPストッパー層108aが順に積層された積層膜SF1を形成する。ここで、例えば、ダイオード層104aがPIN構造である場合、ダイオード層104aにおけるP型層となるべき半導体層にin-situで又は形成後にP型の不純物を導入した後に、P型の不純物を活性化するための熱処理を行う。また、ダイオード層104aにおけるN型層となるべき半導体層にin-situで又は形成後にN型の不純物を導入した後に、N型の不純物を活性化するための熱処理を行う。図3bに示す工程では、積層膜SF1を、X方向にそれぞれ延びるとともにY方向に配列された複数のフィン状体FIN1へエッチング加工する。これにより、導電層102aがワードラインWL11等に相当する複数のラインパターン102に分割される。各フィン状体FIN1では、ラインパターン102、導電層103b、ダイオード層104b、導電層105b、抵抗変化層106b、導電層107b、CMPストッパー層108bが順に積層されている図4b参照。そして、複数のフィン状体FIN1の間に層間絶縁膜109を埋め込み、CMPで平坦化する。このとき、CMPストッパー層108bがストッパーとなるので、上面が容易に平坦化される。図4a、bに示す工程では、平坦化された上面の上に、導電層110a、導電層111a、ダイオード層112a、導電層113a、抵抗変化層114a、導電層115a、CMPストッパー層116aが順に積層された積層膜SF2を形成する。ここで、例えば、ダイオード層112aがPIN構造である場合、ダイオード層112aにおけるP型層となるべき半導体層にin-situで又は形成後にP型の不純物を導入した後に、P型の不純物を活性化するための熱処理を行う。また、ダイオード層112aにおけるN型層となるべき半導体層にin-situで又は形成後にN型の不純物を導入した後に、N型の不純物を活性化するための熱処理を行う。図5a、bに示す工程では、積層膜SF2を、Y方向にそれぞれ延びるとともにX方向に配列された複数のフィン状体FIN2へエッチング加工する。これにより、導電層110aがビットラインBL11等に相当する複数のラインパターン110に分割される。各フィン状体FIN2では、ラインパターン110、導電層111b、ダイオード層112b、導電層113b、抵抗変化層114b、導電層115b、CMPストッパー層116bが順に積層されている。それとともに、下側の複数のフィン状体FIN1を、X方向及びY方向に2次元的に配列された複数のメモリセルへエッチング加工する。すなわち、下側のメモリ層MC1における複数のメモリセルMC111~MC133がマトリックス状に配列されたメモリセルアレイを形成する図1a参照。そして、複数のフィン状体FIN2の間に層間絶縁膜134を埋め込み、CMPで平坦化する。このとき、CMPストッパー層116bがストッパーとなるので、上面が容易に平坦化される。図2a、bに示す工程では、上側の複数のフィン状体FIN2を、X方向及びY方向に2次元的に配列された複数のメモリセルへエッチング加工する。すなわち、上側のメモリ層MC2における複数のメモリセルMC211~MC233がマトリックス状に配列されたメモリセルアレイを形成する図1a参照。なお、以上の工程を繰り返すことで、3層以上のメモリセルアレイを形成することができる。また、第1の実施形態による効果を明確化するために、抵抗変化層の膜厚とデータリテンションとの関係について行った評価結果について、図6を用いて説明する。図6に示すように、3種類の異なるメモリセルアレイを用意した。すなわち、3種類のメモリセルアレイは、それぞれ、膜厚D1、D2、D3を有する抵抗変化層を含むメモリセルが複数配列されたものを用意し、それぞれセット低抵抗化させた後のデータリテンションを評価した。具体的には、膜厚D1、D2、D3は、5nm~15nmの範囲内で、D1<D2<D3となるように決定した。そして、所定の放置時間を経た後に、各メモリセルアレイについてデータリテンションが良好となるビットメモリセルの割合について評価を行った。その結果、抵抗変化層の膜厚がD1→D2→D3と厚くなるに従って、データリテンションが良好となるビットの割合が増加する傾向にあることが確認された。このことから、熱工程の回数の多い下側のメモリセルMC111における抵抗変化層106の膜厚D106を、熱工程の回数の少ない上側のメモリセルMC211における抵抗変化層114の膜厚D114より厚くすることで、上側のメモリセルと下側のメモリセルとの間におけるデータリテンションのばらつきを低減できることが確認できた。ここで、仮に、上側のメモリセルの抵抗変化層の膜厚と下側のメモリセルの抵抗変化層の膜厚とが略同じである場合について考える。この場合、例えば、上記で例示した製造方法において、ダイオード層を形成するための熱工程の回数に関して、上側のメモリセルMC211を含むメモリ層MC2が2回であるのに対して、下側のメモリセルMC111を含むメモリ層MC1が4回である。これにより、上側のメモリセルMC211の抵抗変化層に比べて、下側のメモリセルMC111の抵抗変化層は、多数回の熱工程に晒されるので、データリテンションが劣化する傾向にある。このため、上側のメモリセルと下側のメモリセルとでデータリテンションにばらつきが生じる傾向にある。それに対して、第1の実施形態では、下側のメモリセルにおける抵抗変化層の膜厚を、上側のメモリセルにおける抵抗変化層の膜厚より厚くする。これにより、熱工程の回数の違いによるデータリテンションのばらつきを低減できるので、上側のメモリセルと下側のメモリセルとの間におけるデータリテンションのばらつきを低減できる。なお、不揮発性半導体記憶装置100において、メモリ層MC1におけるメモリセルの抵抗変化層の膜厚が、メモリ層MC2、MC3、MC4におけるメモリセルの抵抗変化層の膜厚より厚くなっていても良い。あるいは、メモリ層MC1、MC2におけるメモリセルの抵抗変化層の膜厚が、互いに略等しく、かつ、メモリ層MC3、MC4におけるメモリセルの抵抗変化層の膜厚より厚くなっていても良い。あるいは、メモリ層MC1、MC2、MC3におけるメモリセルの抵抗変化層の膜厚が、互いに略等しく、かつ、メモリ層MC4におけるメモリセルの抵抗変化層の膜厚より厚くなっていても良い。あるいは、不揮発性半導体記憶装置100において、抵抗変化層の膜厚は、上層のメモリ層から下層のメモリ層に渡って多段階的に厚くなっていても良い。例えば、図1aに示す構成において、メモリ層MC4におけるメモリセルの抵抗変化層の膜厚<メモリ層MC3におけるメモリセルの抵抗変化層の膜厚<メモリ層MC2におけるメモリセルの抵抗変化層の膜厚<メモリ層MC1におけるメモリセルの抵抗変化層の膜厚となっていてもよい。これにより、階層毎でのダイオード形成時の熱履歴差によるデータリテンションのばらつきを多段階的に低減することができる。第2の実施形態次に、第2の実施形態にかかる不揮発性半導体記憶装置100iについて説明する。以下では、第1の実施形態と異なる点を中心に説明する。第2の実施形態では、下側のメモリ層におけるメモリセルの抵抗変化層の組成が、上側のメモリ層におけるメモリセルの抵抗変化層の組成が異なっている点で、第1の実施形態と異なる。具体的には、不揮発性半導体記憶装置100iにおいて、図7a、bに示すように、下側のメモリセルMC111iにおける抵抗変化素子R111iとして機能する抵抗変化層106iの組成は、上側のメモリセルMC211iにおける抵抗変化素子R211iとして機能する抵抗変化層114iの組成よりも熱に強い。例えば、下側のメモリセルMC111iの抵抗変化層106iは、カーボン系の材料で形成され、上側のメモリセルMC211iにおける抵抗変化層114iは、金属酸化物で形成されている。また、第2の実施形態による効果を明確化するために、抵抗変化層の組成とデータリテンションとの関係について行った評価結果について、図8を用いて説明する。図8に示すように、3種類の異なるメモリセルアレイを用意した。すなわち、3種類のメモリセルアレイは、それぞれ、金属酸化物、第1のカーボン系材料、第2のカーボン系材料で抵抗変化層を含むメモリセルが複数配列されたものを用意し、それぞれセット低抵抗化させた後のデータリテンションを評価した。具体的には、所定の放置時間を経た後に、セット低抵抗化後の電流Iset及びリセット高抵抗化後の電流Iresetの確率分布を取り、IsetとIresetとが交わる値を求めた。その結果を図8に示している。図8に示された値が大きいほどデータリテンションが良いという結果を示す。すなわち、抵抗変化層の組成が金属酸化物→第1のカーボン系材料→第2のカーボン系材料となるに従って、データリテンションが良好となるビットの割合が増加する傾向にあることが確認された。このことから、熱工程の回数の多い下側のメモリセルMC111iにおける抵抗変化層106iをカーボン系の材料で形成し、熱工程の回数の少ない上側のメモリセルMC211iにおける抵抗変化層114iを金属酸化物で形成することで、上側のメモリセルと下側のメモリセルとの間におけるデータリテンションのばらつきを低減できることが確認できた。なお、金属酸化物は、例えば、ZnMn2O4、NiO、HfO、TiO2、SrZrO3、Pr0.7Ca0.3MnO3のグループから選択される1つの材料である。第1のカーボン系材料は、例えば、SiCを主成分とする材料である。第2のカーボン系材料は、例えば、Cナノチューブを主成分とする材料である。以上のように、第2の実施形態では、下側のメモリセルにおける抵抗変化層の組成を、上側のメモリセルにおける抵抗変化層の組成より熱に強いものにする。これにより、熱工程の回数の違いによるデータリテンションのばらつきを低減できるので、上側のメモリセルと下側のメモリセルとの間におけるデータリテンションのばらつきを低減できる。例えば、下側のメモリセルにおける抵抗変化層をカーボン系の材料で形成し、上側のメモリセルにおける抵抗変化層を金属酸化物で形成する。これにより、下側のメモリセルにおける抵抗変化層の組成を、上側のメモリセルにおける抵抗変化層の組成より熱に強いものにすることができる。なお、不揮発性半導体記憶装置100iにおいて、抵抗変化層の組成は、上層のメモリ層から下層のメモリ層に渡って多段階的に異なっていても良い。例えば、図1aに示す構成において、メモリ層MC3、MC4におけるメモリセルの抵抗変化層を金属酸化物で形成し、メモリ層MC2におけるメモリセルの抵抗変化層を第1のカーボン系材料で形成し、メモリ層MC1におけるメモリセルの抵抗変化層を第2のカーボン系材料で形成しても良い。これにより、階層毎でのダイオード形成時の熱履歴差によるデータリテンションのばらつきを多段階的に低減することができる。あるいは、第1の実施形態と第2の実施形態とを組み合わせても良い。すなわち、下側のメモリセルにおける抵抗変化層の膜厚を上側のメモリセルにおける抵抗変化層の膜厚より厚くすることに加えて、下側のメモリセルにおける抵抗変化層の組成を上側のメモリセルにおける抵抗変化層の組成より熱に強いものにすることを行ってもよい。第3の実施形態次に、第3の実施形態にかかる不揮発性半導体記憶装置100jについて説明する。以下では、第1の実施形態と異なる点を中心に説明する。第3の実施形態では、下側のメモリ層におけるメモリセルの抵抗変化層の平面方向の幅が、上側のメモリ層におけるメモリセルの抵抗変化層の平面方向の幅より広い点で、第1の実施形態と異なる。具体的には、不揮発性半導体記憶装置100jは、図1aに示す構成において、メモリ層MC2を除去して配線層BL1と配線層WL2との間に絶縁膜192を追加し図10a、b参照、配線層WL1における各ワードラインと配線層BL1における各ビットラインとの線幅を広くする変更を行って得られる。例えば、図9a、bに示すように、配線層WL1jにおける各ワードラインWL11j、WL12jの線幅W1は、配線層WL2jにおける各ワードラインWL21j~WL24jの線幅W3より広い。線幅W1は、例えば、線幅W3の2倍とワードラインWL21j、WL22j間のスペースとを合わせたものであってもよい。また、配線層BL1jにおける各ビットラインBL11j、BL12jの線幅W2は、配線層BL2jにおける各ビットラインBL21j~BL24jの線幅W4より広い。線幅W2は、例えば、線幅W4の2倍とビットラインBL21j、BL22j間のスペースとを合わせたものであってもよい。これに応じて、例えば、ワードラインWL11j及びビットラインBL11jの交差する位置にある下側のメモリセルMC111j図9b参照の平面方向の幅は、ワードラインWL21j及びビットラインBL21jの交差する位置にある上側のメモリセルMC311j図9a参照の平面方向の幅より広い。具体的には、図10a、bに示すように、下側のメモリセルMC111jでは、バリアメタル層174、ダイオード層整流層175、下部電極層176、抵抗変化層177、上部電極層178、及びCMPストッパー層179が、それぞれ、図1bに示す下側のメモリセルMC111は、図2a、bに示すように、ワードラインWL11jに相当するラインパターン173の線幅W1に対応した幅と、ビットラインBL11jに相当するラインパターン181の線幅W2に対応した幅とを有する。例えば、抵抗変化層177は、線幅W1に対応したY方向の幅W177と、線幅W2に対応したX方向の幅W206とを有する。なお、ダイオード層175は、整流素子D111jとして機能し、抵抗変化層177は、抵抗変化素子R111jとして機能する。一方、上側のメモリセルMC311jでは、バリアメタル層194、ダイオード層整流層195、下部電極層196、抵抗変化層197、上部電極層198、及びCMPストッパー層199が、それぞれ、ワードラインWL21jに相当するラインパターン193の線幅W1に対応した幅と、ビットラインBL21jに相当するラインパターン220の線幅W2に対応した幅とを有する。例えば、抵抗変化層197は、線幅W3に対応したY方向の幅W197と、線幅W4に対応したX方向の幅W215とを有する。なお、ダイオード層195は、整流素子D311jとして機能し、抵抗変化層197は、抵抗変化素子R311jとして機能する。ここで、下側のメモリセルMC111jにおける抵抗変化層177のY方向の幅W177は、上側のメモリセルMC311jにおける抵抗変化層197のY方向の幅W197より広い。また、下側のメモリセルMC111jにおける抵抗変化層177のX方向の幅W206は、上側のメモリセルMC311jにおける抵抗変化層197のX方向の幅W215より広い。なお、上側のメモリセルMC311j及び下側のメモリセルMC111jは、下地領域172の上に配されている。また、不揮発性半導体記憶装置100jの製造方法が、図11、図12及び図10に示すように、第1の実施形態と異なる。図3bに示す工程では、複数のフィン状体FIN1の幅を上記の線幅W1に対応した広い幅にエッチング加工する。それ以外の点は第1の実施形態と同様である。図11a、bに示す工程では、複数のフィン状体FIN1の上に導電層図示せずを堆積する。そして、導電層及び複数のフィン状体FIN1をエッチング加工する。これにより、導電層がビットラインBL11j等に相当する複数のラインパターン181に分割される。それとともに、複数のフィン状体FIN1が、X方向及びY方向に2次元的に配列された複数のメモリセルへ分割される。すなわち、下側のメモリ層MC1jにおける複数のメモリセルMC111j~MC122jがマトリックス状に配列されたメモリセルアレイを形成する図9b参照。そして、複数のメモリセルMC111j~MC122jの間に層間絶縁膜209を埋め込む。図12a、bに示す工程では、複数のラインパターン181及び層間絶縁膜209を覆う絶縁膜192を形成する。図10a、bに示す工程では、絶縁膜192の上に、図3aに示すような積層膜を形成し、その積層膜を上記と同様にして、線幅W3、W4に対応した広い幅をそれぞれ有する複数のメモリセルにエッチング加工する。すなわち、上側のメモリ層MC3jにおける複数のメモリセルMC311j~MC344jがマトリックス状に配列されたメモリセルアレイを形成する図9a参照。それとともに、ビットラインBL21j等に相当する複数のラインパターン220も形成する。そして、複数のメモリセルMC311j~MC344jの間に層間絶縁膜200を埋め込む。また、第3の実施形態による効果を明確化するために、セルサイズ抵抗変化層の平面方向の幅とデータリテンションとの関係について行った評価結果について、図13を用いて説明する。図13aに示すように、2種類の異なるメモリセルアレイを用意した。すなわち、2種類のメモリセルアレイは、それぞれ、セルサイズCS1、CS2を有するメモリセルが複数配列されたものを用意し、それぞれセット低抵抗化させた後のデータリテンションを評価した。具体的には、CS2=CS1×6となるように決定した。そして、所定の放置時間を経た後に、各メモリセルアレイについてデータリテンションが良好となるビットメモリセルの割合について評価を行った。データリテンションが良好かどうかの基準として、抵抗の変化率が50以上であることとした。すなわち、図13bに示すように、基準ラインより下に分布するビットメモリセルをNGとした。その結果、セルサイズがCS1→CS2と大きくなるに従って、データリテンションが良好となるビットの割合が増加する傾向にあることが確認された。このことから、熱工程の回数の多い下側のメモリセルMC111jにおける抵抗変化層177の平面方向の幅を、熱工程の回数の少ない上側のメモリセルMC311jにおける抵抗変化層197の平面方向の幅より広くすることで、上側のメモリセルと下側のメモリセルとの間におけるデータリテンションのばらつきを低減できることが確認できた。以上のように、第3の実施形態では、下側のメモリセルにおける抵抗変化層の平面方向の幅を、上側のメモリセルにおける抵抗変化層の平面方向の幅より広くする。これにより、熱工程の回数の違いによるデータリテンションのばらつきを低減できるので、上側のメモリセルと下側のメモリセルとの間におけるデータリテンションのばらつきを低減できる。なお、不揮発性半導体記憶装置100jにおいて、セルサイズ抵抗変化層の平面方向の幅は、上層のメモリ層から下層のメモリ層に渡って多段階的に大きく広くなっていても良い。例えば、図1aに示す構成において、メモリ層MC4におけるメモリセルのセルサイズ<メモリ層MC3におけるメモリセルのセルサイズ<メモリ層MC2におけるメモリセルのセルサイズ<メモリ層MC1におけるメモリセルのセルサイズとなっていてもよい。これにより、階層毎でのダイオード形成時の熱履歴差によるデータリテンションのばらつきを多段階的に低減することができる。あるいは、第1の実施形態と第3の実施形態とを組み合わせても良い。すなわち、下側のメモリセルにおける抵抗変化層の膜厚を上側のメモリセルにおける抵抗変化層の膜厚より厚くすることに加えて、下側のメモリセルにおける抵抗変化層の平面方向の幅を上側のメモリセルにおける抵抗変化層の平面方向の幅より広くすることを行ってもよい。あるいは、第2の実施形態と第3の実施形態とを組み合わせても良い。すなわち、下側のメモリセルにおける抵抗変化層の組成を上側のメモリセルにおける抵抗変化層の組成より熱に強いものにすることに加えて、下側のメモリセルにおける抵抗変化層の平面方向の幅を上側のメモリセルにおける抵抗変化層の平面方向の幅より広くすることを行ってもよい。あるいは、第1の実施形態~第3の実施形態を全て組み合わせても良い。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。