複数の素子形成領域と、前記素子形成領域を相互に区画するスクライブ線領域と、前記素子形成領域において半導体基板上に配置された複数のパターンと、前記スクライブ線領域において前記半導体基板上に配置されるとともに、前記パターンと同様な構成の複数のダミーパターンと、前記パターン及び前記ダミーパターンを含む前記半導体基板上に形成されるとともに、上面が平坦化された層間絶縁膜と、前記スクライブ線領域における前記層間絶縁膜に形成されるとともに、前記ダミーパターンと重ならない領域にて前記半導体基板に通じないように形成された穴状のアクセサリパターンと、を備えることを特徴とする半導体ウェハ。前記アクセサリパターンの底面は、前記ダミーパターンの上面よりも深い位置に配されていることを特徴とする請求項1記載の半導体ウェハ。前記ダミーパターンは、前記半導体ウェハの上方から見て線状に形成されるとともに、複数並んでスリット配線状に配置され、前記アクセサリパターンは、前記半導体ウェハの上方から見て前記ダミーパターン間の領域に形成されるとともに、線状に形成され、かつ、複数並んでスリット配線状に配置されていることを特徴とする請求項1又は2記載の半導体ウェハ。前記層間絶縁膜上に形成された他の層間絶縁膜を備え、前記アクセサリパターンは、前記他の層間絶縁膜を貫通して形成されるとともに前記半導体基板に通じないように前記層間絶縁膜に形成されていることを特徴とする請求項1乃至3のいずれか一に記載の半導体ウェハ。前記パターンは、ゲート電極が前記層間絶縁膜とエッチングレートが異なる絶縁体で覆われた構成となっており、前記素子形成領域では、前記パターンの両側の前記半導体基板上に拡散領域が形成されるとともに、前記層間絶縁膜において前記拡散領域に通ずるセルコンタクトを有し、かつ、前記他の層間絶縁膜において前記セルコンタクトに通ずる下穴を有し、前記セルコンタクトは、前記層間絶縁膜及び前記他の層間絶縁膜とエッチングレートが異なる導電体よりなり、前記アクセサリパターンは、前記下穴よりも深く形成されていることを特徴とする請求項4記載の半導体ウェハ。前記素子形成領域では、前記下穴にビットコンタクトを形成する導電体が埋め込まれ、前記スクライブ線領域では、前記ビットコンタクトと同じ材料の導電膜が前記アクセサリパターン内に不完全に埋め込まれていることを特徴とする請求項5記載の半導体ウェハ。前記導電膜の上面のうち最も深い部分は、前記ダミーパターンの上面よりも深い位置に配されていることを特徴とする請求項6記載の半導体ウェハ。素子形成領域において半導体基板上に複数のパターンを形成するとともに、前記素子形成領域を相互に区画するスクライブ線領域において前記半導体基板上に、前記パターンと同様な構成の複数のダミーパターンを形成する工程と、前記素子形成領域において前記パターンの両側の前記半導体基板上に拡散領域を形成する工程と、前記パターン及び前記ダミーパターンを含む前記半導体基板上に層間絶縁膜を成膜する工程と、前記層間絶縁膜の上面をCMPにより平坦化する工程と、前記素子形成領域の前記層間絶縁膜において前記拡散領域に通ずるセルコンタクトを形成する工程と、前記スクライブ線領域における前記ダミーパターンと重ならない領域にて、前記半導体基板に通じないように前記層間絶縁膜に穴状のアクセサリパターンを形成する工程と、を含むことを特徴とする半導体ウェハの製造方法。前記アクセサリパターンを形成する工程では、前記アクセサリパターンの底面が前記ダミーパターンの上面よりも深くなるように前記アクセサリパターンを形成することを特徴とする請求項8記載の半導体ウェハの製造方法。前記セルコンタクトを形成した後、かつ、前記アクセサリパターンを形成する前において、前記セルコンタクトを含む前記層間絶縁膜上に他の層間絶縁膜を成膜する工程を含み、前記アクセサリパターンを形成する工程では、前記素子形成領域の前記他の層間絶縁膜に前記セルコンタクトに通ずる下穴を形成するとともに、前記スクライブ線領域の前記他の層間絶縁膜及び前記層間絶縁膜に前記半導体基板に通じない前記アクセサリパターンを形成することを特徴とする請求項8又は9記載の半導体ウェハの製造方法。前記素子形成領域において前記下穴にビットコンタクトを形成する導電体を埋め込むとともに、前記スクライブ線領域において前記ビットコンタクトと同じ材料の導電膜を前記アクセサリパターン内に不完全に埋め込む工程を含み、前記導電膜は、前記アクセサリパターン内で上面に穴を有するように埋め込まれることを特徴とする請求項10記載の半導体ウェハの製造方法。前記ビットコンタクト及び前記導電膜を含む前記他の層間絶縁膜上に他の導電膜を成膜する工程と、前記他の導電膜をエッチングすることにより前記ビットコンタクトに接続されたビット線を形成する工程と、を含み、前記他の導電膜は、前記アクセサリパターン内で上面に穴を有するように埋め込まれることを特徴とする請求項11記載の半導体ウェハの製造方法。以下の分析は、本願発明者により与えられる。しかしながら、スクライブ線領域3における層間絶縁膜19の下地にCMPダミーパターン5が設けられている場合図4A参照、素子形成領域2において層間絶縁膜21をエッチングすることによりビットコンタクト用の下穴122aを形成すると同時に、スクライブ線領域3において層間絶縁膜21およびオーバーエッチングにより層間絶縁膜19をエッチングすることによりアクセサリパターン122b穴を形成すると、下地のCMPダミーパターン5上でエッチンッグがストップしてしまい、結果的にアクセサリパターン122b穴のアスペクト比が低くなるおそれがある図4B参照。アクセサリパターン用の穴のアスペクト比が低く段差が少ない場合、下穴122bにビットコンタクト123aを埋め込む際にアクセサリパターン122b穴にも導電体123bが完全に埋め込まれてしまい図4C参照、ビット線形成を目的としたリソグラフィ工程非透過膜がウェハ全面に成膜されている場合において、露光時のアライメント波形検出精度を低下させるといった問題が生じる図4D参照。特に、CMPダミーパターン5がゲート電極14b上にシリコン窒化膜からなるキャップ層16bが形成され、かつ、層間絶縁膜19にシリコン酸化膜が用いられたものである場合、シリコン窒化膜に対し選択比の高いSACSelfAlignContactエッチングにてアクセサリパターン122bを形成すると、上記問題がより顕著化する図3参照。従来の半導体ウェハでは、スクライブ線領域におけるCMPダミーパターンが影響してビット線形成の際に露光時のアライメント波形検出精度を低下させるおそれがあった。本発明の第1の視点においては、半導体ウェハにおいて、複数の素子形成領域と、前記素子形成領域を相互に区画するスクライブ線領域と、前記素子形成領域において半導体基板上に配置された複数のパターンと、前記スクライブ線領域において前記半導体基板上に配置されるとともに、前記パターンと同様な構成の複数のダミーパターンと、前記パターン及び前記ダミーパターンを含む前記半導体基板上に形成されるとともに、上面が平坦化された層間絶縁膜と、前記スクライブ線領域における前記層間絶縁膜に形成されるとともに、前記ダミーパターンと重ならない領域にて前記半導体基板に通じないように形成された穴状のアクセサリパターンと、を備えることを特徴とする。本発明の第2の視点においては、半導体ウェハの製造方法において、素子形成領域において半導体基板上に複数のパターンを形成するとともに、前記素子形成領域を相互に区画するスクライブ線領域において前記半導体基板上に、前記パターンと同様な構成の複数のダミーパターンを形成する工程と、前記素子形成領域において前記パターンの両側の前記半導体基板上に拡散領域を形成する工程と、前記パターン及び前記ダミーパターンを含む前記半導体基板上に層間絶縁膜を成膜する工程と、前記層間絶縁膜の上面をCMPにより平坦化する工程と、前記素子形成領域の前記層間絶縁膜において前記拡散領域に通ずるセルコンタクトを形成する工程と、前記スクライブ線領域における前記ダミーパターンと重ならない領域にて、前記半導体基板に通じないように前記層間絶縁膜に穴状のアクセサリパターンを形成する工程と、を含むことを特徴とする。本発明によれば、ダミーパターンを分割して配置し、かつ、ダミーパターンと重ならないように層間絶縁膜にアクセサリパターンを形成することで、層間絶縁膜のCMPでの均一性平坦性を損なうことなく、アクセサリパターンのアスペクト比を高く深くすることができる。その結果、層間絶縁膜上に配線形成用の導電膜非透過膜を形成した後でのアクセサリパターン内の導電膜の上面の穴の段差が大きくなり、配線を形成するためのリソグラフィ工程フォトレジスト等の形成において、露光時のアライメント波形検出精度を向上させることができる。本発明の実施形態1に係る半導体ウェハについて図面を用いて説明する。図1は、本発明の実施形態1に係る半導体装置の構成を模式的に示したA素子形成領域の部分断面図、Bスクライブ線領域の部分拡大平面図、Cスクライブ線領域の部分断面図である。半導体ウェハ1は、複数の素子形成領域2と、これら素子形成領域2を区画するスクライブ線領域3と、を有する。素子形成領域2には、多数の半導体素子例えば、MOSFET等が形成されている。素子形成領域2には、半導体基板11例えば、シリコン基板において半導体素子間を電気的に分離する素子分離領域12例えば、STI;ShallowTrenchIsolation、シリコン酸化膜が形成されている。素子形成領域2では、素子分離領域12で囲まれた領域内の半導体基板11においてチャネル部分の両側に不純物が拡散した拡散領域18が形成されており、チャネル部分の上にゲート絶縁膜13a例えば、シリコン酸化膜を介してゲート電極14a例えば、ポリシリコンが形成されており、ゲート電極14a上に低抵抗層15a例えば、金属シリサイドを介してキャップ層16a例えば、シリコン窒化膜が形成されており、ゲート絶縁膜13a、ゲート電極14a、低抵抗層15a、及びキャップ層16aの積層体の側壁面上にサイドウォール17a例えば、シリコン窒化膜が形成されている。ゲート絶縁膜13a、ゲート電極14a、低抵抗層15a、キャップ層16a、及びサイドウォール17aのユニットは、素子形成領域2におけるパターン4となる。素子形成領域2では、パターン4、素子分離領域12、及び拡散領域18を含む半導体基板11上に層間絶縁膜19例えば、シリコン酸化膜が形成されており、層間絶縁膜19においてパターン4間に配された拡散領域18に通ずる下穴例えば、SACSelfAlignContactエッチングによって形成された下穴が形成され、当該下穴に後にセルコンタクト20を形成するためのポリシリコン例えば、DOPOS;DopedPolySiliconが埋め込まれ、セルコンタクト20を含む層間絶縁膜19上に層間絶縁膜21例えば、シリコン酸化膜が形成され、層間絶縁膜21においてセルコンタクト20に通ずる下穴22a例えば、SACSelfAlignContactエッチングによって形成された下穴が形成され、当該下穴に後にビットコンタクト23aを形成するために導電体例えば、タングステンが埋め込まれ、ビットコンタクト23aを含む層間絶縁膜21上の所定の位置にてビットコンタクト23aと接続されたビット線24a例えば、タングステンが形成されている。スクライブ線領域3では、半導体基板11上に、素子形成領域2のパターン4と同様な構成形状、サイズのCMPダミーパターン5が形成されている。スクライブ線領域3では、半導体基板11上にゲート絶縁膜13b例えば、シリコン酸化膜を介してゲート電極14b例えば、ポリシリコンが形成されており、ゲート電極14b上に低抵抗層15b例えば、金属シリサイドを介してキャップ層16b例えば、シリコン窒化膜が形成されており、ゲート絶縁膜13b、ゲート電極14b、低抵抗層15b、及びキャップ層16bの積層体の側壁面上にサイドウォール17b例えば、シリコン窒化膜が形成されている。ゲート絶縁膜13b、ゲート電極14b、低抵抗層15b、キャップ層16b、及びサイドウォール17bのユニットは、スクライブ線領域3におけるCMPダミーパターン5となる。CMPダミーパターン5は、層間絶縁膜19をCMPで平坦化しやすくするための下地となる。CMPダミーパターン5は、複数に分割して配されている。スクライブ線領域3では、CMPダミーパターン5を含む半導体基板11上に層間絶縁膜19例えば、シリコン酸化膜が形成されており、層間絶縁膜19上に層間絶縁膜21例えば、シリコン酸化膜が形成されている。スクライブ線領域3は、アクセサリパターン22bが形成されるアクセサリパターン形成領域3aを有する。アクセサリパターン形成領域3aでは、層間絶縁膜21及び層間絶縁膜19において層間絶縁膜19の中間部まで掘り込まれたアクセサリパターン22b例えば、SACSelfAlignContactエッチングによって形成された穴が形成され、アクセサリパターン22bに導電体23b例えば、タングステンが不完全に埋め込まれている。導電体23bは、ビットコンタクト23aと同時に形成される。アクセサリパターン22bは、アクセサリパターン形成領域3aに配設されており、複数に分割されたCMPダミーパターン5間の領域に配されている。アクセサリパターン22bは、線状に形成されており、複数個図1では2個、3個以上でも可並んでスリット状に配されている。アクセサリパターン22bは、CMPダミーパターン5と重なる領域には配されない。ただし、アクセサリパターン22bは、CMPダミーパターン5と接していてもよい。アクセサリパターン22bの底面は、半導体基板11に到達せず、かつ、CMPダミーパターン5の上面キャップ層16bの上面よりも深い位置に配される。アクセサリパターン22bでは、導電体23bの上面の穴の底面が層間絶縁膜21の上面より好ましくは層間絶縁膜19の上面よりも深くなるように設定されており、アクセサリパターン22bの側壁面の上部がサイドウォール状に薄膜の導電体23bで覆われている導電体23bで覆われていない部分があってもよい。次に、本発明の実施形態1に係る半導体ウェハの製造方法について図面を用いて説明する。図2は、本発明の実施形態1に係る半導体ウェハの製造方法を模式的に示した工程断面図である。まず、半導体基板11上に素子分離領域12を形成し、その後、半導体基板11上にパターン4及びCMPダミーパターン5を形成し、その後、素子形成領域2におけるパターン4の両側の半導体基板11上に拡散領域18を形成し、その後、全面に層間絶縁膜19を堆積し、その後、CMPによって層間絶縁膜19の表面を平坦化し、その後、素子形成領域2の層間絶縁膜19において拡散領域18に通ずるセルコンタクト形成用の下穴を形成し、その後、当該下穴に導電体を埋め込んでセルコンタクト20を形成し、その後、全面に層間絶縁膜21を堆積するステップA1;図2A参照。なお、素子分離領域12は、半導体基板11にトレンチを形成し、当該トレンチに酸化シリコンなどの絶縁材料を埋め込むことによって、素子分離領域12を形成することができる。また、パターン4及びCMPダミーパターン5は、半導体基板11の表面に熱酸化等によりゲート絶縁膜図1の13a、13bとなるものを形成し、その後、全面にポリシリコン層図1の14a、14bとなるものを堆積し、その後、ポリシリコン層上に低抵抗層図1の15a、15bとなるものを堆積し、その後、低抵抗層上に絶縁層図1の16a、16bとなるものを積層し、ゲート電極として残す領域にフォトレジスト等のマスクを用いて絶縁層をエッチングすることによりキャップ層図1の16a、16b;シリコン窒化膜を形成し、キャップ層図1の16a、16bをマスクとして低抵抗層図1の15a、15b以外の部分、ポリシリコン層図1の14a、14b以外の部分、及びゲート絶縁膜図1の13a、13b以外の部分をエッチングし、その後、全面にシリコン窒化膜を形成した後、当該シリコン窒化膜をエッチバックすることによって、ゲート絶縁膜図1の13a、13b、ゲート電極図1の14a、14b、低抵抗層図1の15a、15b、及びキャップ層図1の16a、16bの積層体の側壁面にサイドウォール図1の17a、17bを形成することにより、パターン4及びCMPダミーパターン5を形成することができる。CMPダミーパターン5は、線状に形成され、複数並んでスリット配線状に配置される図1B参照。また、拡散領域18は、フォトレジスト等のマスクを用いて素子形成領域2で露出する半導体基板11に対して不純物イオンの注入を行い、当該不純物イオンを拡散させることによって、拡散領域18を形成することができる。また、セルコンタクト形成用の下穴は、フォトレジスト等のマスクを用いて素子形成領域2における層間絶縁膜19をエッチングSACエッチングすることにより、セルコンタクト形成用の下穴を形成することができる、また、セルコンタクト20は、導電膜例えば、DOPOS;DopedPolySiliconを層間絶縁膜19上の全面に形成した後、CMPにより層間絶縁膜19が表れるまで研磨することによって、セルコンタクト20を形成することができる。次に、フォトレジスト等のマスクを用いて層間絶縁膜21、19をエッチングSACエッチングすることにより、素子形成領域2にビットコンタクト形成用の下穴22aを形成し、かつ、スクライブ線領域3におけるアクセサリパターン形成領域3aにアクセサリパターン22bを形成するステップA2;図2B参照。ここで、下穴22aは、層間絶縁膜21例えば、シリコン酸化膜とセルコンタクト20例えば、DOPOSのエッチングレートの違いにより、セルコンタクト20でエッチングが止まり、セルコンタクト20上にのみ形成される。一方、アクセサリパターン22bは、CMPダミーパターン5と重ならないように配設され、層間絶縁膜21例えば、シリコン酸化膜だけでなく層間絶縁膜19例えば、シリコン酸化膜にも形成され、下穴22aよりもアスペクト比の高い深い穴となる。ただし、アクセサリパターン22bの底面は、半導体基板11に到達せず、かつ、CMPダミーパターン5の上面キャップ層16bの上面よりも深い位置に配されるようにする。次に、下穴22aにビットコンタクト23aを形成すべく、導電体例えば、タングステンを埋め込むとともに、アクセサリパターン22bに導電体23bを形成するステップA3;図2C参照。ここで、ビットコンタクト23a及び導電体23bは、導電膜例えば、タングステンを層間絶縁膜21上の全面に成膜した後、CMPにより層間絶縁膜21が表れるまで研磨することによって、下穴22aにビットコンタクト23a及び導電体23bを形成することができる。導電膜の膜厚は、下穴22aが導電膜で完全に埋まり、アクセサリパターン22bが導電膜で完全に埋まらないように設定され、アクセサリパターン22b内において導電体23bの上面の穴の底面が層間絶縁膜21の上面より好ましくは層間絶縁膜19の上面よりも深くなるように設定する。次に、ビットコンタクト23a及び導電体23bを含む層間絶縁膜21上にビット線図1の24a形成用の導電膜24例えば、タングステン;非透過膜を堆積するステップA4;図2D参照。ここで、導電膜24の膜厚は、アクセサリパターン22bが導電膜24で完全に埋まらないようにアクセサリパターン22b内で導電膜24の上面に穴を有するように設定され、アクセサリパターン22b内において導電体24の上面の穴の底面が層間絶縁膜21の上面より好ましくは層間絶縁膜19の上面よりも深くなるように設定する。こうすることで、アクセサリパターン22b内の導電体24の上面の穴がアライメントマーク等として利用可能となり、アライメント波形検出制度が向上し、ビット線図1の24aを形成する際のフォトレジスト等のマスクの位置合わせをするときに役立つ。次に、フォトレジスト等のマスクを用いて導電膜図2Dの24を層間絶縁膜21が表れるまでエッチングすることにより、素子形成領域2においてビット線24aを形成するステップA5;図1参照。その後、ビット線24aを含む層間絶縁膜21上には多層配線層等図示せずが形成されることになる。実施形態1によれば、CMPダミーパターン5を分割して配置し、かつ、CMPダミーパターン5と重ならないように層間絶縁膜21、19にアクセサリパターン22bを形成することで、層間絶縁膜19のCMPでの均一性平坦性を損なうことなく、アクセサリパターン22bのアスペクト比を高く深くすることができる。その結果、ビットコンタクト23a上にビット線24a形成用の導電膜24非透過膜を形成した後でのアクセサリパターン22b内の導電膜24の上面の穴の段差が大きくなり、ビット線24aを形成するためのリソグラフィ工程フォトレジスト等の形成において、露光時のアライメント波形検出精度を向上させることができる。なお、本出願において図面参照符号を付している場合は、それらは、専ら理解を助けるためのものであり、図示の態様に限定することを意図するものではない。また、本発明の全開示請求の範囲及び図面を含むの枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。