"電源遮断用スイッチと、上記電源遮断用スイッチによって電源遮断可能な電源遮断領域とが形成された半導体チップと、上記半導体チップが結合された基板とを含む半導体集積回路装置であって、上記電源遮断領域の外側に上記電源遮断用スイッチが配置され、且つ、上記基板には、上記半導体チップ内から上記スイッチを介して上記半導体チップの外に伝達された電源電圧を再び上記半導体チップ内に伝達して上記電源遮断領域へ給電するための基板側給電路が形成されたことを特徴とする半導体集積回路装置。上記基板側給電路は、上記基板側給電路は、上記半導体チップ内から上記電源遮断用スイッチを介して上記半導体チップの外に伝達された高電位側電源電圧又は低電位側電源電圧を再び上記半導体チップ内に伝達する請求項1記載の半導体集積回路装置。上記半導体チップは、上記半導体チップに設けられたバンプ電極を介して上記基板に結合された請求項2記載の半導体集積回路装置。上記半導体チップは、上記電源遮断用スイッチを介して上記電源遮断領域に電源電圧を伝達するための電源配線を含み、上記基板側給電路は、上記電源配線に並列接続される請求項3記載の半導体集積回路装置。上記基板には、上記基板側給電路の熱を放出するための放熱用ボールが形成された請求項4記載の半導体集積回路装置。上記電源遮断領域に属する回路が非動作状態のとき、上記電源遮断用スイッチをオフ状態にして上記電源遮断領域への電源供給を遮断するための電源制御回路を含む請求項5記載の半導体集積回路装置。電源遮断技術において、動作していない回路ブロックの電源を遮断するには、半導体集積回路装置における電源端子から電源遮断領域に至る電源配線の途中に電源遮断用スイッチが設けられる。この電源遮断用スイッチがオフされることにより、上記電源遮断領域への電源供給が遮断される。このような電源遮断技術について本願発明者が検討したところ、以下のような課題が見いだされた。電源遮断領域へ電源を供給するための配線の抵抗による電圧降下を抑えるためには、電源遮断領域に複数の電源遮断用スイッチを設け、この電源遮断用スイッチの近傍のバンプ電極を介して電源電圧を電源遮断用スイッチに伝達するのが良い。しかし、電源遮断領域に複数の電源遮断用スイッチを設けると、この電源遮断用スイッチに結合される電源配線や信号配線によって配線チャネルが使用される結果、電源遮断領域内の配線チャネル数が低減されるため、電源遮断領域内の論理ブロックの信号配線の自由度が低下して配線性が悪くなる。本発明の目的は、電源遮断領域における信号配線の自由度を低下させないで、電源遮断用スイッチから電源遮断領域に至る電圧伝達経路における電圧降下を抑えるための技術を提供することにある。本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。すなわち、半導体集積回路装置は、電源遮断用スイッチと、上記電源遮断用スイッチによって電源遮断可能な電源遮断領域とが形成された半導体チップとを含む。この半導体チップは基板に結合される。上記電源遮断領域の外側には上記電源遮断用スイッチが配置される。そして上記基板には、上記半導体チップ内から上記電源遮断用スイッチを介して上記半導体チップの外に伝達された電源電圧を再び上記半導体チップ内に伝達して上記電源遮断領域へ給電するための基板側給電路が形成される。本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。すなわち、電源遮断領域の信号配線の自由度を低下させないで、電源遮断用スイッチから電源遮断領域に至る電圧伝達経路における電圧降下を抑えることができる。1.実施の形態の概要先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。1本発明の代表的な実施の形態に係る半導体集積回路装置80は、電源遮断用スイッチ90と、上記電源遮断用スイッチによって電源遮断可能な電源遮断領域763とが形成された半導体チップ22とを含む。この半導体チップは基板21に結合される。上記電源遮断領域の外側には上記電源遮断用スイッチが配置される。そして上記基板には、上記半導体チップ内から上記電源遮断用スイッチを介して上記半導体チップの外に伝達された電源電圧を再び上記半導体チップ内に伝達して上記電源遮断領域へ給電するための基板側給電路30が形成される。上記電源遮断用スイッチが、上記電源遮断領域の外側に配置されることによって、電源遮断用スイッチに結合される電源配線や信号配線によって、電源遮断領域内の配線チャネル数が低減されることは無い。また、上記基板は、上記半導体チップに比べて配線の制約が緩いため、チップ内の電源配線よりも断面積の大きな配線を形成することができる。配線の断面積が大きくなると、その配線の抵抗は小さくなる。このため、基板側給電路を用いて、上記半導体チップ内から上記電源遮断用スイッチを介して上記半導体チップの外に伝達された電源電圧を再び上記半導体チップ内に伝達して上記電源遮断領域へ給電することにより、上記電源遮断用スイッチと上記電源遮断領域との間の電圧降下を抑えることができる。2上記1において、上記基板側給電路は、上記半導体チップ内から上記電源遮断用スイッチを介して上記半導体チップの外に伝達された高電位側電源電圧VDD又は低電位側電源電圧VSSを再び上記半導体チップ内に伝達するように構成することができる。3上記2において、上記半導体チップは、上記半導体チップに設けられたバンプ電極23~26を介して上記基板に結合することができる。4上記3において、上記半導体チップには、上記電源遮断用スイッチを介して上記電源遮断領域に電源電圧を伝達するための電源配線32,33,34が形成されるとき、上記基板側給電路は、上記電源配線に並列接続されるように構成することができる。このような構成は、上記基板側給電路が上記電源配線に並列接続された場合の合成抵抗値を、上記基板側給電路や上記電源配線の抵抗値よりも小さくできるので、上記電源遮断用スイッチと上記電源遮断領域との間の電圧降下を抑える上で有効である。5上記4において、上記基板には、上記基板側給電路の熱を放出するための放熱用ボール29を形成することができる。上記電源遮断領域での消費電流が大きい場合には、上記基板側給電路での発熱量も大きくなるため、放熱用ボールによる放熱は重要となる。6上記5において、上記半導体集積回路装置には、上記電源遮断領域に属する回路が非動作状態のとき、上記電源遮断用スイッチをオフ状態にして上記電源遮断領域への電源供給を遮断するための電源制御回路85を設けることができる。2.実施の形態の詳細実施の形態について更に詳述する。《実施の形態1》図7には、本発明にかかる半導体集積回路装置が適用される普通紙複写機の構成例が示される。図7に示される普通紙複写機70は、操作パネル部71、スキャナ部72、オプション部73、エンジン部74、拡張カード部75、及びコントローラ部76を含んで成る。操作パネル部71は、普通紙複写機70に対して各種の設定を行うために設けられる。スキャナ部72は、走査スキャニングにより、センサを通して情報を読み取る。オプション部73は、利用者が選択的に機能を追加したり、性能を高めるために設けられる。エンジン部74は、上記スキャナ部72で読み取られた情報の複写処理を実行する。拡張カード部75は、ネットワークに接続したり、電話回線に接続するための拡張カードをセットするために設けられている。コントローラ部76は、この普通紙複写機70の全体の動作制御を司る。コントローラ部76は、SoCSystemonachipなどの半導体集積回路装置によって構成される。このような半導体集積回路装置は、内部を複数の回路ブロックに分割したうえで、動作していない回路ブロックの電源を遮断することによって電力消費の原因となるリーク電流を抑制する技術電源遮断技術が採用されている。図8には、上記コントローラ部76に適用される半導体集積回路装置の構成例が示される。この半導体集積回路装置80は、常時通電領域761,762と、電源遮断領域763とを含み、公知の半導体集積回路製造技術により、例えば単結晶シリコン基板などの一つの半導体基板に形成される。I/O部761には、普通紙複写機70の主電源遮断用スイッチがオンされた状態で、低電位側電源電圧VSSQと高電位側電源電圧VCCQとが常に印加されている。常時通電領域762には、普通紙複写機70の主電源遮断用スイッチがオンされた状態で、低電位側電源電圧VSSと高電位側電源電圧VDDとが常に印加されている。電源遮断領域763には、高電位側電源電圧VDDが印加される。しかし、電源遮断用スイッチ90を介して低電位側電源電圧Vssのラインに結合されており、この電源遮断用スイッチ90がオンされた状態で、低電位側電源電圧VSSが電源遮断領域763に印加される。常時通電領域762は、CPU中央処理装置又は制御論理81、論理ブロック82,84、電源分離制御領域83、電源制御回路85を含む。CPU81は、予め設定されたプログラムに従って所定の演算処理を実行する。論理ブロック82,84は、入力信号の論理演算を行う。電源分離制御領域83は、電源遮断された回路群からアクティブな回路群に接続する信号線が電気的に悪さをしないよう分離するために設けられている。電源制御回路85は、電源遮断領域763が非動作状態の場合に、CPU81の制御下で、電源遮断用スイッチ90をオフ状態に制御することにより、電源遮断領域763におけるリーク電流を抑える。電源遮断領域763は、入力信号の論理演算を行う論理ブロック87,88,89を含む。図1には、上記半導体集積回路装置80のレイアウト例が示される。半導体集積回路装置80のチップ縁辺部にはI/O部761が配置される。このI/O部761に包囲されるように、常時通電領域762と電源遮断領域763とが配置される。また、電源遮断領域763の外側には、電源遮断領域763を挟むように電源遮断用スイッチ形成領域11,12,13が形成される。この電源遮断用スイッチ形成領域11,12,13に電源遮断用スイッチ90が形成される。図2には、図1におけるA-A’線切断断面が示される。半導体集積回路装置80は、パッケージ基板21の上面に半導体チップ22がフリップチップ実装される。つまり、半導体チップ22のバンプ電極23,24,25,26がパッケージ基板21の上面のパッド27,28に電気的に接続され、半導体チップ22のバンプ電極23,24,25,26とパッケージ基板のパッド27,28との接続部がアンダーフィル樹脂で封止される。パッケージ基板21の裏面には、この半導体集積回路装置80を、コントローラ部76のボードに結合するための半田ボール29,36が設けられる。半導体チップ22には、電源遮断領域763内の論理ブロック87~89に低電位側電源電圧VSSを供給するための電源配線32,33,34,35が形成されている。電源配線32,33,34は、スルーホールを介して電源遮断領域763内の論理ブロック87~89、及び電源遮断用スイッチ形成領域12内の電源遮断用スイッチ90に結合される。電源配線35は、スルーホールを介して電源遮断用スイッチ90に結合される。電源遮断用スイッチ90は、nチャネル型MOSトランジスタによって形成することができる。電源遮断用スイッチ90の一方の端子は、スルーホールを介して電源配線32,33,34及びバンプ電極23,24,25に結合される。電源遮断用スイッチ90の他方の端子は、スルーホールを介して電源配線35及びバンプ電極26に結合される。パッケージ基板21内には、電源プレーン30,31が形成される。またパッケージ基板21の上面にはパッド27,28が形成される。半田ボール29はスルーホールを介して電源プレーン30に結合され、半田ボール36はスルーホールを介して電源プレーン31に結合される。パッケージ基板21の上面のパッド27には、半導体チップ22のバンプ電極23,24,25が結合される。パッケージ基板21の半田ボール36は、低電位側電源電圧VSSの入力端子とされる。この半田ボール36には、普通紙複写機70における部品実装ボードの低電位側電源電圧VSSに結合される。半田ボール29は、電源プレーン31の熱を基板外に放出するための放熱用ボールとされ、電源供給には使用されない。ここで、パッケージ基板21は、上記半導体チップ22に比べて配線の制約が緩いため、チップ内の電源配線よりも断面積の大きな配線電源プレーン30を形成することができる。上記の構成によれば、パッケージ基板21内の電源プレーン30は、半導体チップ22内の電源配線32,33,34に対して並列接続される。ここで、半田ボール36の形成箇所をN1とし、パッド28の形成箇所をN2とし、電源配線35の形成箇所をN3とし、電源遮断用スイッチ90の二つの端子をそれぞれN4,N5とし、電源プレーン30の形成箇所をN6とし、電源配線32の形成箇所をN7とし、論理ブロック87~89における低電位側電源電圧入力部をN8とすると、N1からN8に至る経路の等価回路は、図3に示されるようになる。すなわち、N1,N2間の基板抵抗R1と、N2,N3間のバンプ電極抵抗R2と、N3,N4間のチップ内配線抵抗R3とし、N4,N5間の電源遮断用スイッチ抵抗R4と、N5,N8間のチップ内配線抵抗R5とが互いに直列接続される。また、N5,N6間の基板抵抗R6と、N6,N7間のバンプ電極抵抗R7と、N7,N8間のチップ内配線抵抗R8とが互いに直列接続され、この直列接続抵抗R6,R7,R8が、上記N5,N8間のチップ内配線抵抗R5に対して並列接続される。このため、N1,N8間の合成抵抗R0は、パッケージ基板21内の電源プレーン30が、半導体チップ22内の電源配線32,33,34に対して並列接続されない場合に比べて小さくなる。尚、図2には、高電位側電源電圧VDDの伝達経路が示されていないが、図示されない高電位側電源電圧伝達経路を介して、高電位側電源電圧VDDが半導体チップ22へ供給されるものとする。図4には、図1に示されるレイアウト例の比較対象とされるレイアウト例が示される。図4に示されるレイアウト例によれば、電源遮断領域763に、多数の電源遮断用スイッチ形成領域41がそれぞれ所定の間隔で配列されている。図5には、図4におけるC-C’線切断断面が示される。パッケージ基板59の上面に半導体チップ22がフリップチップ実装される。パッケージ基板59の半田ボール58に低電位側電源電圧VSSが供給される。この低電位側電源電圧VSSは、パッケージ基板59内の電源プレーン60を介して、パッド27に伝達される。電源遮断領域763に形成された論理ブロック51,53間に電源遮断用スイッチ形成領域41が形成され、この電源遮断用スイッチ形成領域41に形成された電源遮断用スイッチnチャネル型MOSトランジスタ52の直下のバンプ電極62,63を介して低電位側電源電圧VSSが電源配線54に伝達され、さらに、電源遮断用スイッチ52及び電源配線55,56,57,58を介して論理ブロック51,53に伝達される。このように図4に示されるレイアウト例では、電源遮断用スイッチ52の直下のバンプ電極62,63を介して低電位側電源電圧VSSを取り込むことができるが、電源遮断用スイッチ52から論理ブロック51,53に至る低電位側電源電圧伝達経路は、半導体チップ22内の電源配線55,56,58,59のみであり、パッケージ基板59内の電源プレーンが利用されていない。ここで、半田ボール64の形成箇所をN11とし、パッド61の形成箇所をN12とし、電源配線54の形成箇所をN13とし、電源遮断用スイッチ52の二つの端子をそれぞれN14,N15とし、論理ブロック53における低電位側電源電圧入力部をN16とすると、N11からN16に至る経路の等価回路は、図6に示されるようになる。すなわち、N11,N12間の基板抵抗R11と、N12,N13間のバンプ電極抵抗R12と、N13,N14間のチップ内配線抵抗R13とし、N14,N15間の電源遮断用スイッチ抵抗R14と、N15,N16間のチップ内配線抵抗R15とが互いに直列接続される。図4に示されるように、電源遮断領域763に多数の電源遮断用スイッチ形成領域41がそれぞれ所定の間隔で配列されている場合には、電源遮断用スイッチ52と論理ブロック51又は53との間の電源配線の長さは、比較的短いため、抵抗R11~R15の合成抵抗R00の値は、それほど大きくならずに済む。しかしながら、図4に示されるように、電源遮断領域763に多数の電源遮断用スイッチ形成領域41がそれぞれ所定の間隔で配列されている場合には、電源配線や電源遮断用スイッチの制御信号を伝達するための信号配線によって、電源遮断領域763内の配線の配線チャネルが少なくなるため、電源遮断領域763内の信号配線の自由度が低下し、信号配線性が悪くなる。例えば図1に示されるように、電源遮断領域763の外側に、電源遮断領域763を挟むように電源遮断用スイッチ形成領域11,12,13を形成すれば、図4に示される場合に比べて、電源遮断領域763内の配線チャネル数が減少することはないが、電源遮断用スイッチ52と論理ブロック51又は53との間の電源配線の長さが長くなるため、抵抗R11~R15の合成抵抗R00の値が大きくなり、そこでの電圧降下が無視できなくなる。これに対して、図2に示されるように、パッケージ基板21内の電源プレーン30が、半導体チップ22内の電源配線32,33,34に対して並列接続されることにより、図3に示されるように、N1,N8間の合成抵抗R0を小さくすることができるため、論理ブロック87~89に所望の電源電圧を供給することができる。また、半田ボール29を、電源プレーン31の熱を基板外に放出するための放熱用ボールとして機能させることにより、電源配線32,33,34や電源プレーン30の温度が不所望に上昇するのを阻止することができる。このような効果は、コントローラ76に適用されるSoCなどのように、消費電流が大きい場合に顕著とされる。《実施の形態2》図9には、図1におけるB-B’線切断断面が示される。半導体集積回路装置80は、パッケージ基板21の上面に半導体チップ22がフリップチップ実装され、半導体チップ22における複数のバンプ電極124がパッケージ基板21の上面において対応するパッド123に電気的に接続され、半導体チップ22のバンプ電極124とパッケージ基板のパッド122との接続部がアンダーフィル樹脂で封止される。パッケージ基板21の裏面には半田ボール92~114が設けられる。半田ボール92,114及び電源プレーン115,122を介して、I/O部761に低電位側電源電圧VSSQが伝達され、半田ボール93,113及び電源プレーン116,113を介して、I/O部761に高電位側電源電圧VDDが伝達される。半田ボール96,100~104、109,110及び電源プレーン117を介して、電源遮断領域763、常時通電領域762、及び、I/O部761に、高電位側電源電圧VDDが伝達され、半田ボール106,108及び電源プレーン120を介して、電源遮断用スイッチ形成領域13、及び常時通電領域762に低電位側電源電圧VSSが伝達される。半導体チップ22内には、高電位側電源電圧VDDを伝達するための電源配線125が設けられる。この電源配線125は、高電位側電源電圧の伝達経路の抵抗値を下げるため、スルーホールを介してパッケージ基板21内の電源プレーン117に並列接続される。半田ボール97~99及び電源プレーン118を介して、電源遮断用スイッチ形成領域11に低電位側電源電圧VSSが伝達される。また、電源遮断用スイッチ形成領域11内の電源遮断用スイッチや、電源遮断用スイッチ形成領域13内の電源遮断用スイッチ、及び電源配線126を介して、電源遮断領域763に低電位側電源電圧VSSが伝達される。さらに、電源遮断領域763への低電位側電源電圧伝達経路における抵抗値を下げるため、半導体チップ22内の電源配線126に対して、パッケージ基板21内の電源プレーン119が、対応するパッド123やバンプ電極123を介して並列接続される。図10には、図4におけるD-D’線切断断面が示される。図4に示されるように、電源遮断領域763に、多数の電源遮断用スイッチ形成領域41がそれぞれ所定の間隔で配列されている場合には、電源遮断用スイッチ形成領域41に形成された電源遮断用スイッチ52の直下のバンプ電極を介して低電位側電源電圧VSSが電源配線126に伝達される。この場合、電源配線や電源遮断用スイッチの制御信号を伝達するための配線によって、電源遮断領域763内の配線チャネルが少なくなるため、電源遮断領域763内の信号配線の自由度が低下して信号配線性が悪くなる。これに対して、図9に示されるように、電源遮断領域763の外側に、電源遮断領域763を挟むように電源遮断用スイッチ形成領域11,13を形成する場合、電源配線や電源遮断用スイッチの制御信号を伝達するための配線によって、電源遮断領域763内の配線チャネルが減少することがないため、電源遮断領域763の信号配線の自由度が低下されずに済む。また、半導体チップ22内の電源配線126に対して、パッケージ基板21内の電源プレーン119が、対応するパッド123やバンプ電極123を介して並列接続されることにより、低電位側電源電圧伝達経路の抵抗値を小さくすることができるので、電源遮断領域763に印加される電源電圧が不所望に低下されるのを回避することができる。《実施の形態3》実施の形態1,2では、電源遮断領域763に供給される電源電圧のうち、低電位側電源電圧VSS側に電源遮断用スイッチを設けたが、高電位側電源電圧VDD側に電源遮断用スイッチを設けることができる。図11には、この場合の構成例が示される。図11に示される構成が、図9に示されるのと大きく相違するのは、高電位側電源電圧VDD側に電源遮断用スイッチが設けられている点である。高電位側電源電圧VDDは、半田ボール96、電源プレーン130、及び半導体チップ22内の電源配線131を介して電源遮断用スイッチ形成領域11における電源遮断用スイッチに伝達され、この電源遮断用スイッチ及び電源配線125を介して電源遮断領域763に伝達される。また、高電位側電源電圧VDDは、半田ボール109,110、電源プレーン120、及び半導体チップ22内の電源配線132を介して電源遮断用スイッチ形成領域11における電源遮断用スイッチに伝達され、この電源遮断用スイッチ及び電源配線125を介して電源遮断領域763に伝達される。さらにこの電源配線125は、高電位側電源電圧の伝達経路の抵抗値を下げるため、スルーホールを介してパッケージ基板21内の電源プレーン117に並列接続される。電源プレーン117に結合された半田ボール100~104は放熱用ボールとされる。半田ボール97~99、電源プレーン119、及び半導体チップ22内の電源配線126を介して、常時通電領域762や電源遮断領域763に低電位側電源電圧VSSが伝達される。このように高電位側電源電圧VDD側に電源遮断用スイッチを設ける場合においても、実施の形態2の場合と同様の作用効果を奏する。《実施の形態4》図12には、半導体集積回路装置80の別の構成例が示される。図12に示される半導体集積回路装置80が、図2に示されるのと大きく相違するのは、半導体チップ22内の電源配線32,33,34による電源配線が省略されている点である。パッケージ基板21内の電源プレーン30は、その断面積を大きくすることにより、半導体チップ22内の電源配線32,33,34の抵抗値に比べて、1~2桁小さく形成することができる。このように半導体チップ22内の電源配線32,33,34の抵抗値に比べてパッケージ基板21内の電源プレーン30の抵抗値が十分に小さい場合には、半導体チップ22内の電源配線32,33,34による電源配線を省略しても、実施の形態1の場合と同様の効果を得ることができる。以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。"