"半導体基板と、前記半導体基板に対して垂直方向に延び複数のメモリセルを直列接続してなるメモリストリングと、前記メモリストリングの一端に接続されるドレイン側選択トランジスタと、前記メモリストリングの他端に接続されるソース側選択トランジスタと、前記メモリセルに接続される複数のワード線と、前記ドレイン側選択トランジスタに接続される複数のビット線と、前記ソース側選択トランジスタに接続されるソース線と、前記ドレイン側選択トランジスタ、前記ソース側選択トランジスタ、前記ワード線、前記ビット線に対して印加する電圧を制御する制御回路とを備え、前記制御回路は、データ消去動作を実行する場合に、前記ドレイン側選択トランジスタ及び前記ソース側選択トランジスタの少なくとも一方においてホールを発生させて前記柱状半導体層に供給して少なくとも第1電圧まで上昇させると共に、前記複数のワード線のうちの第1のワード線に対し、前記第1電圧よりも小さい電圧を第1の期間の間印加する一方、前記第1のワード線とは別の第2のワード線に対し、前記第1電圧よりも小さい電圧を前記第1の期間とは異なる第2の期間の間印加するよう構成されたことを特徴とする不揮発性半導体記憶装置。前記第1のワード線は、前記ホールの濃度が第1の濃度となる前記柱状半導体層内の第1領域に隣接するワード線であり、前記第2のワード線は、ホールの濃度が前記第1の濃度とは異なる第2の濃度となる前記柱状半導体層内の第2領域に隣接するワード線であることを特徴とする請求項1記載の不揮発性半導体記憶装置。1つの前記メモリストリングに接続される前記複数のワード線は複数のグループに分類され、前記制御回路は、前記グループ毎に異なる電圧を与えることを特徴とする請求項2記載の不揮発性半導体記憶装置。前記メモリストリングは、前記メモリセルのボディとして機能する柱状半導体層を備え、前記柱状半導体層は、テーパー状に形成され、前記第1のワード線は、前記柱状半導体層の第1の位置に隣接するワード線であり、前記第2のワード線は、前記柱状半導体層の第2の位置に隣接するワード線であることを特徴とする請求項1記載の不揮発性半導体記憶装置。半導体基板と、前記半導体基板に対して垂直方向に延び複数のメモリセルを直列接続してなるメモリストリングと、前記メモリストリングの一端に接続されるドレイン側選択トランジスタと、前記メモリストリングの他端に接続されるソース側選択トランジスタと、前記メモリセルに接続される複数のワード線と、前記ドレイン側選択トランジスタに接続される複数のビット線と、前記ソース側選択トランジスタに接続されるソース線と、前記ドレイン側選択トランジスタ、前記ソース側選択トランジスタ、前記ワード線、前記ビット線に対して印加する電圧を制御する制御回路とを備え、前記制御回路は、データ消去動作を実行する場合において、前記ドレイン側選択トランジスタ及び前記ソース側選択トランジスタの少なくとも一方においてホールが発生し前記柱状半導体層に供給されると共に、前記複数のワード線のうちの第1のワード線に印加される第1電圧が、前記第1のワード線とは別の第2のワード線に印加される第2電圧とは異なる値となるように電圧制御を実行するよう構成されたことを特徴とする不揮発性半導体記憶装置。前記第1のワード線は、前記ホールの濃度が第1の濃度となる前記柱状半導体層内の第1領域に隣接するワード線であり、前記第2のワード線は、ホールの濃度が前記第1の濃度とは異なる第2の濃度となる前記柱状半導体層内の第2領域に隣接するワード線であることを特徴とする請求項5記載の不揮発性半導体記憶装置。1つの前記メモリストリングに接続される前記複数のワード線は複数のグループに分類され、前記制御回路は、前記グループ毎に異なる電圧を与えることを特徴とする請求項6記載の不揮発性半導体記憶装置。前記メモリストリングは、前記メモリセルのボディとして機能する柱状半導体層を備え、前記柱状半導体層は、その半径が上方向から下方向に向かうに従って小さくなるテーパー状に形成され、前記第1のワード線は、前記柱状半導体層の第1の位置に隣接するワード線であり、前記第2のワード線は、前記柱状半導体層の第2の位置に隣接するワード線であることを特徴とする請求項5記載の不揮発性半導体記憶装置。本実施形態は消去動作を的確に実行することを可能とするものである。以下に説明する実施の形態の不揮発性半導体記憶装置は、半導体基板と、半導体基板に対して垂直方向に延び複数のメモリセルを直列接続してなるメモリストリングと、メモリストリングの一端に接続されるドレイン側選択トランジスタと、メモリストリングの他端に接続されるソース側選択トランジスタと、メモリセルに接続される複数のワード線と、ドレイン側選択トランジスタに接続される複数のビット線と、ソース側選択トランジスタに接続されるソース線と、ドレイン側選択トランジスタ、前記ソース側選択トランジスタ、前記ワード線、前記ビット線に対して印加する電圧を制御する制御回路を備える。制御回路は、データ消去動作を実行する場合に、ドレイン側選択トランジスタ及びソース側選択トランジスタの少なくとも一方においてホールを発生させて柱状半導体層に供給して少なくとも第1電圧まで上昇させる。そして、複数のワード線のうちの第1のワード線に対し、第1電圧よりも小さい電圧を第1の期間の間印加する一方、第1のワード線とは別の第2のワード線に対し、第1電圧よりも小さい電圧を第1の期間とは異なる第2の期間の間印加する。以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の実施形態について説明する。[第1の実施の形態]先ず、図1を参照して、第1の実施の形態に係る不揮発性半導体記憶装置の全体構成について説明する。図1は、第1の実施の形態に係る不揮発性半導体記憶装置の回路図である。図1に示すように、第1の実施の形態に係る不揮発性半導体記憶装置は、メモリセルアレイAR1、及びその周辺に設けられたロウデコーダ2A、2B、センスアンプ回路3、カラムデコーダ4及び制御回路AR2を有する。メモリセルアレイAR1には、図1に示すように、電気的に書き換え可能なメモリセルMTr1~8、及びバックゲートトランジスタBTrが直列接続されたメモリストリングMSをマトリクス状に配列される。ロウデコーダ2A、2Bは、メモリセルアレイAR1の左側、右側にそれぞれ配置され、制御回路AR2からのアドレス信号に従い、ワード線WL、選択ゲート線SGD、SGS及びバックゲート線BGを駆動する。カラムデコーダ4は、制御回路AR2から供給されるアドレス信号に従い、書き込み及び読み出しを行うアドレスを選択する。センスアンプ回路3は、読み出し動作時において、メモリセルに記憶されているデータを判定する。また、センスアンプ回路3は、制御回路AR2からカラムデコーダ4を介して供給されるアドレス信号に従い、ビット線BL及びソース線SLを駆動する。制御回路AR2は、メモリセルMTr等に印加する電圧を制御する機能を有する。ワード線WL、選択ゲート線SGD、SGS及びバックゲート線BGを駆動するドライバ201と、ビット線BL、及びソース線SLを駆動するドライバ202と、電源電圧を所定の昇圧電圧まで昇圧させるチャージポンプ回路203と、アドレスデコーダ204とを備えている。制御回路AR2は、メモリセルMTrにデータを書き込む動作、メモリセルMTrのデータを消去する消去動作、及びメモリセルMTrからデータを読み出す動作を実行する。メモリセルアレイAR1は、図1に示すように、m列のメモリブロックMBを有する。各メモリブロックMBは、例えばn行2列にマトリクス状に配列されたメモリユニットMUを有する。メモリユニットMUは、メモリストリングMS、メモリストリングMSのソース側に接続されたソース側選択トランジスタSSTr、及びメモリストリングMSのドレイン側に接続されたドレイン側選択トランジスタSDTr、及びバックゲートトランジスタBTrを備える。なお、図1に示す例においては、メモリユニットMUの一列目をサブブロックSB1と表記し、その二列目をサブブロックSB2と表記する。図1では、1つのメモリブロックMB中に2つのサブブロックSB1、SB2が存在する場合を説明するが、勿論これに限定されるものではなく、1つのメモリブロックMB中に3つ又はそれ以上のサブブロックが設けられても良い。m個のメモリブロックMBは、同一のビット線BLを共有している。すなわち、ビット線BLは、図1に示すカラム方向に延び、m個のメモリブロックMB中でカラム方向に一列に並ぶ複数のメモリユニットMUドレイン側選択トランジスタSDTrに接続されている。各メモリブロックMB中において、カラム方向に並ぶ2個のメモリユニットMUは、同一のビット線BLに共通に接続されている。また、各メモリブロックMBにおいて、n×2個のメモリユニットMUは、対応するワード線WL及びバックゲート線BGを共有している。また、ロウ方向に並ぶn個のメモリユニットMUは、選択ゲート線SGD、選択ゲート線SGSを共有している。すなわち、1本のドレイン側選択ゲート線SGD及び1本のソース側選択ゲート線SGSに共通に接続される複数のドレイン側選択トランジスタSDTr及び複数のソース側選択トランジスタSSTrを有する複数のメモリユニットMUは、1つのサブブロックを構成する。メモリセルアレイAR1には、図2に示すように、メモリセルMTrが3次元マトリクス状に配列される。すなわち、メモリセルMTrは、水平方向にマトリクス状に配列されるとともに、積層方向基板に対して垂直方向にも配列される。積層方向に並ぶ複数個のメモリセルMTr1~4、MTr5~8はそれぞれ直列接続され、メモリMTr1~4、MTr5~8が前述のメモリストリングMSに含まれる。メモリストリングMSのドレイン側にドレイン側選択トランジスタSDTrが接続され、ソース側にソース側選択トランジスタSSTrが接続される。ドレイン側選択トランジスタSDTr、及びソース側選択トランジスタSSTrは、メモリストリングMSの選択非選択を決定するために設けられている。このメモリストリングMSは、積層方向を長手方向として配列される。次に、図3を参照して、メモリセルアレイAR1の回路構成について具体的に説明する。メモリセルアレイAR1は、複数のメモリブロックMBを有する。ビット線BLは、ロウ方向にあるピッチをもって配列されカラム方向を長手方向として延びる。メモリブロックMBは、カラム方向に繰り返し設けられている。メモリブロックMBは、ロウ方向及びカラム方向にマトリクス状に配列された複数のメモリユニットMUを有する。メモリユニットMUは、メモリストリングMS、ソース側選択トランジスタSSTr、及びドレイン側選択トランジスタSDTrを有する。メモリユニットMUは、メモリブロクMB内において、ロウ方向及びカラム方向にマトリクス状に配列されている。メモリストリングMSは、メモリセルMTr1~8、及びバックゲートトランジスタBTrを有する。メモリセルMTr1~8の閾値電圧は、その電荷蓄積層に蓄積される電荷の量が変化することで変化する。電荷の量が変化する結果、メモリセルMTr1~8に保持されるデータが変化する。バックゲートトランジスタBTrは、最下層のメモリセルMTr4とメモリセルMTr5との間に接続される。従って、メモリセルMTr1~MTr8、及びバックゲートトランジスタBTrは、カラム方向に沿った断面においてU字形状に接続されている。1つのメモリブロックMB中のn×2個のメモリセルMTr1のゲートは、ロウ方向に延びる1本のワード線WL1に共通接続される。同様に、n×2個のメモリセルMTr2~8のゲートは、各々、ロウ方向に延びる1本のワード線WL2~8に共通接続される。n×2個のバックゲートトランジスタBTrのゲートは、バックゲート線BGに共通接続される。ロウ方向に一列に配列されたn個のソース側選択トランジスタSSTrのゲートは、ロウ方向に延びる1本のソース側選択ゲート線SGSに共通接続される。また、ソース側選択トランジスタSSTrのソースは、ロウ方向に延びるソース線SLに接続される。ロウ方向に一列に配列されたn個のドレイン側選択トランジスタSDTrのゲートは、ロウ方向に延びる1本のドレイン側選択ゲート線SGDに共通接続される。ドレイン側選択トランジスタSDTrのドレインは、カラム方向に延びるビット線BLに接続される。次に、図4、図5及び図6を参照して、第1の実施の形態に係る不揮発性半導体記憶装置の積層構造について説明する。メモリセルアレイAR1は、図4に示すように、基板10上にバックゲートトランジスタ層20、メモリセル層30、選択トランジスタ層40、及び配線層50を有する。バックゲートトランジスタ層20は、バックゲートトランジスタBTrとして機能する。メモリセル層30は、メモリセルMTr1~8メモリストリングMSとして機能する。選択トランジスタ層40は、ソース側選択トランジスタSSTr、ドレイン側選択トランジスタSDTrとして機能する。配線層50は、ソース線SL、及びビット線BLとして機能する。バックゲートトランジスタ層20は、バックゲート導電層21を有する。バックゲート導電層21は、バックゲート線BGとして機能すると共に、バックゲートトランジスタBTrのゲートとして機能する。バックゲート導電層21は、基板10と平行なロウ方向及びカラム方向に2次元的に広がるように形成される。バックゲート導電層21は、メモリブロックMB毎に分断される。バックゲート導電層21は、例えばポリシリコンpoly-Siを材料としている。バックゲート導電層20は、図4に示すように、バックゲート半導体層34b連結部34bを有する。バックゲート半導体層34bは、バックゲートホール22に埋め込まれている。バックゲートホール22は、バックゲート導電層21を掘り込むように形成されている。バックゲートホール22は、上面からみてカラム方向を長手方向とする略矩形状に形成されている。バックゲートホール22は、ロウ方向及びカラム方向にマトリクス状に形成されている。メモリセル層30は、バックゲート導電層20の上層に形成される。メモリセル層30は、ワード線導電層31a~31dを有する。ワード線導電層31a~31dは、各々、ワード線WL1~8として機能すると共に、及びメモリセルMTr1~8のゲートとして機能する。ワード線導電層31a~31dは、層間絶縁層図示略を挟んで積層される。ワード線導電層31a~31dは、カラム方向にあるピッチをもってロウ方向を長手方向として延びるように形成される。ワード線導電層31a~31dは、ポリシリコンpoly-Siにて構成される。ここで、ワード線導電層31a~31dのカラム方向の間隔は、次のような関係とされる。1つのメモリストリングMSに含まれるワード線導電層31a~31dの間の間隔は、距離Dとされる。他方、同一ブロック内で隣接する2つのメモリストリングMSのワード線半導体層31a~31d間の間隔は、距離Dよりも小さい距離dとされる。また、隣接する2つのメモリブロック間のワード線導電層31a~31d間の間隔は、Dよりも更に大きいDαとされる。これは、隣接する2つのメモリストリング間でワード線WLが短絡ショートしても、選択トランジスタSDTr、SSTrの制御により所望の動作が可能であるが、1つのメモリストリングMSの中のワード線WL1~8のいずれかが短絡すると、そのメモリストリングMSを含むメモリブロックが全体として不良ブロックになってしまうからである。メモリセル層30は、メモリ半導体層34を有する。メモリ半導体層34はメモリホール32に埋め込まれる。メモリホール32は、ワード線導電層31a~31d、及び図示しない層間絶縁層を貫通するように形成される。メモリホール32は、バックゲートホール22のカラム方向の端部近傍に整合するように形成される。また、バックゲートトランジスタ層20、及びメモリセル層30は、図4及び図5に示すように、メモリゲート絶縁層33、及びメモリ半導体層34を有する。メモリ半導体層34は、メモリセルMTr1~MTr8メモリストリングMSのボディとして機能する。メモリゲート絶縁層33は、図5に示すように、バックゲートホール22及びメモリホール32の側面にある厚みをもって形成される。メモリゲート絶縁層33は、ブロック絶縁層33a、電荷蓄積層33b、及びトンネル絶縁層33cを有する。ブロック絶縁層33aは、図5に示すように、バックゲートホール22及びメモリホール32の側面にある厚みをもって形成される。電荷蓄積層33bは、ブロック絶縁層33aの側面にある厚みをもって形成される。トンネル絶縁層33cは、電荷蓄積層33bの側面にある厚みをもって形成される。ブロック絶縁層33a、及びトンネル絶縁層33cは、例えば酸化シリコンSiO2を材料としている。電荷蓄積層33bは、例えば窒化シリコンSiNを材料としている。メモリ半導体層34は、トンネル絶縁層33cの側面に接するように形成される。メモリ半導体層34は、バックゲートホール22、及びメモリホール33を埋めて形成される。メモリ半導体層34は、ロウ方向からみてU字状に形成される。メモリ半導体層34は、基板10に対して垂直方向に延びる一対の柱状部34a、及び一対の柱状部34aの下端を連結する連結部34bを有する。メモリ半導体層34は、ポリシリコンpoly-Siにて構成される。上記バックゲートトランジスタ層20の構成を換言すると、メモリゲート絶縁層33は、連結部34bを取り囲む。バックゲート導電層21は、メモリゲート絶縁層33を介して連結部34bを取り囲む。また、上記メモリセル層30の構成を換言すると、メモリゲート絶縁層33は、柱状部34aを取り囲む。ワード線導電層31a~31dは、メモリゲート絶縁層33を介して柱状部34aを取り囲む。選択トランジスタ層40は、図5に示すように、ソース側導電層45a、及びドレイン側導電層45bを有する。ソース側導電層45aは、ソース側選択ゲート線SGSとして機能すると共に、ソース側選択トランジスタSSTrのゲートとして機能する。ドレイン側導電層45bは、ドレイン側選択ゲート線SGDとして機能すると共に、ドレイン側選択トランジスタSDTrのゲートとして機能する。ソース側導電層45aは、半導体層48aの周囲に形成され、ドレイン側導電層45bは、ソース側導電層45aと同層であって、同様に半導体層48bの周囲に形成される。ソース側導電層45a、及びドレイン側導電層45bは、例えばポリシリコンpoly-Siを材料としている。選択トランジスタ層40は、図4に示すように、ソース側ホール46a、ドレイン側ホール46bを有する。ソース側ホール46aは、ソース側導電層45aを貫通するように形成される。ドレイン側ホール46bは、ドレイン側導電層45bを貫通するように形成される。ソース側ホール46a及びドレイン側ホール46bは、各々、メモリホール32と整合する位置に形成される。選択トランジスタ層40は、図5に示すように、ソース側ゲート絶縁層47a、ソース側柱状半導体層48a、ドレイン側ゲート絶縁層47b、及びドレイン側柱状半導体層48bを有する。ソース側柱状半導体層48aは、ソース側選択トランジスタSSTrのボディとして機能する。ドレイン側柱状半導体層48bは、ドレイン側選択トランジスタSDTrのボディとして機能する。配線層50は、図4に示すように、選択トランジスタ層40の上層に形成される。配線層50は、ソース線層51、及びビット線層52を有する。ソース線層51は、ソース線SLとして機能する。ビット線層52は、ビット線BLとして機能する。ソース線層51は、ロウ方向に延びる板状に形成される。ソース線層51は、カラム方向に隣接する一対のソース側柱状半導体層48aの上面に接するように形成される。ビット線層52は、ドレイン側柱状半導体層48bの上面に接し、ロウ方向にあるピッチをもってカラム方向に延びるストライプ状に形成される。ソース線層51、及びビット線層52は、タングステンW、銅Cu、アルミニウムAl等の金属にて構成される。次に、図6を参照して、ワード線導電層31a~31dの形状について詳しく説明する。図6は、ワード線31a~31dの形状を示す上面図である。この図6では、一例として最下層のワード線導電層31aの平面形状を示す。その他のワード線導電層31a~31dの形状は略同様であるので、重複する説明は省略する。ワード線導電層31aは、図6に示すように、櫛歯状に形成された一対の導電層31aa、31abを備えている。一対の導電層31aa、31abは、互いに櫛歯部分が噛み合うような形で対向していると共に、メモリブロックMB毎に分割されている、導電層31aaが例えばワード線WL5として機能する。一方、導電層31abは、例えばワード線WL4として機能する。次に、第1の実施の形態に係る不揮発性半導体記憶装置における消去動作を、図7を参照して説明する。このような積層型の不揮発性半導体装置では、複数のメモリセルブロック、サブブロック等に対し一括でデータ消去動作を行う場合において、消去が早く完了するメモリセルと、消去の完了に時間がかかるメモリセルとが生じる。本実施の形態の消去動作によれば、このような消去動作の進行度合のバラツキを抑制することができる。第1の実施の形態のような積層型の不揮発性半導体記憶装置での消去動作は、メモリ半導体層34に20V程度の電圧を与え、ワード線WLには、これよりも20V程度小さい電圧、例えば接地電圧0Vを与えて実行される。これにより、電荷蓄積膜33bに蓄積された電子がメモリ半導体層34に放出され、メモリセルMTrの閾値電圧が低下し、データの消去が行われる。通常、第1の実施の形態のような不揮発性半導体記憶装置においては、ドレイン側選択トランジスタSDTr又はソース側選択トランジスタSSTrのゲート端においてGIDL電流GateInducedDrainLeakageCurrentを発生させることによりメモリ半導体層34の電圧を上昇させる。GIDL電流に基づくホールがメモリ半導体層34に流れ込むことにより、メモリ半導体層34の電位が上昇する。GIDL電流をドレイン側選択トランジスタSDTrで発生させるためには、例えばビット線BLに20V程度の電圧VERAを印加する一方、ドレイン側選択ゲート線SGDには電圧VERAよりも所定値βだけ小さい電圧VERA-β12~15V程度を印加する。同様に、GIDL電流をソース側選択トランジスタSSTrで発生させるためには、ソース線SLに電圧VERAを印加する一方、ソース側選択ゲート線SGSに電圧VERA-βを印加すればよい。しかし、このようなGIDL電流に基づいてメモリ半導体層34の電圧を上昇させる場合、メモリ半導体層34内におけるホールの濃度Qのバラツキが避けられない。これは、例えばメモリユニットMUの端部に位置するドレイン側選択トランジスタSDTr又はソース側選択トランジスタSSTrからホールが流れ込むため、ドレイン側選択トランジスタSDTr又はソース側選択トランジスタSSTrから距離が離れたメモリセルMTrほど、ホールが流れ込みにくいためである。その結果メモリ半導体層34の電圧が全体として均一にならない場合がある。具体的には、この図7A及び図7Bでは、メモリ半導体層34内のホール濃度Qが、GIDL電流の発生源であるドレイン側選択トランジスタSDTr、及びSSTrに近い位置ほど大きく、遠くなるほど濃度Qが小さくなっている場合を想定している。このようなホール濃度Qにバラツキが生じた状態において、全てのワード線WL1~WL8に同一の電圧例えば接地電圧Vssが印加されると、メモリ半導体層34とワード線WLとの間に生じる電界Eは、図7BのグラフEに示すように、メモリ半導体層34の上方ほど大きく、下方ほど小さくなる。このような電界Eのバラツキがあると、1つのメモリストリングMS中の複数のメモリセルMTrの消去時間Teraseにバラツキが生じる図7Bのグラフ参照。そこで、本実施の形態においては、ホールの濃度Qのバラツキに対応し、消去動作時においてワード線WL1~8に印加する電圧を異なる値に設定する。具体的には、図7Aのような状況において、ドレイン側選択トランジスタSDTr、及びソース側選択トランジスタSSTrに隣接するメモリセルMTr1、MTr8に接続されるワード線WL1、WL8には、最も大きな電圧VCG1、VCG8を与える。一方、このワード線WL1、WL8よりも下方にあるワード線WLには、ドレイン側選択トランジスタSDTr又はソース側選択トランジスタSSTrから離れれば離れるほど、順に印加する電圧を小さくする。すなわち、ワード線WL2、WL7には、それぞれ電圧VCG2<VCG1、VCG7<VCG8が印加される。ワード線WL3、WL6には、それぞれ電圧VCG3<VCG2、VCG6<VCG7が印加される。ワード線WL4、WL5には、それぞれ電圧Vcg4<VCG3、VCG5<VCG6が印加される。この結果、ホール濃度Qのバラツキの影響を低減し、各メモリセルMTrにおける消去時間Teraseを均一にすることができる。消去時間Teraseが均一になることにより、特定のメモリセルにかかる余分なストレスを軽減することができると共に、消去後の閾値電圧分布の幅を狭くすることができる。第1の実施の形態の変形例図7Cに、第1の実施の形態の変形例を示す。第1の実施の形態では、ドレイン側選択トランジスタSDTr又はソース側選択トランジスタSSTrからの距離に応じて、電圧VCG1~VCG8を全て異なる値に設定している。一方、第1の実施の形態の変形例では、図7Cに示すように、1つのメモリストリングMSに接続される複数のワード線WL1~8が複数のグループに分類される。例えば、ワード線WL1~3はAグループ、ワード線WL6~8はBグループ、ワード線WL4~5はCグループのように分類する。そして、制御回路AR2は、この異なるグループ毎に異なる電圧を与え、同一グループ内の複数のワード線WLには同一の電圧を与える。例えば、グループA,B,Cに、それぞれ電圧VCG、VCG、VCG’<VCGを与える。この第1の変形例の場合、与える電圧の種類が図7Aに比べて少なくすることができる。従って、制御回路AR2の構成を第1の実施の形態に比較して単純化し、回路面積を小さくできる。グループ分けの仕方は、上述のものに限られない。例えば、ワード線WL1~2はAグループ、ワード線WL7~8はBグループ、ワード線WL3~6はCグループのように分類することも可能である。[第2の実施の形態]次に、第2の実施の形態に係る不揮発性半導体記憶装置を、図8を参照して説明する。この第2の実施の形態の不揮発性半導体記憶装置の構成は、図1~図6に示したのと同様であるので、説明は省略する。この実施の形態では、第1の実施の形態と同様の問題に対処するため、ワード線WL1~8に所定の電圧VCGを印加する時間Tを異ならせるよう、制御回路AR2による電圧制御が実行される。なお、第1の実施の形態と第2の実施の形態を組合せることもできる。すなわち、電圧印加時間をワード線WL1~8毎に異ならせると共に、印加電圧の電圧値を併せて変化させることも可能である。次に、この第2の実施の形態の動作を、図8を参照して説明する。この第2の実施の形態でも、メモリ半導体層34内のホール濃度Qが、GIDL電流の発生源であるドレイン側選択トランジスタSDTr、及びSSTrに近い位置ほど大きく、遠くなるほど濃度Qが小さくなっている場合を想定している。そして、この第2の実施の形態では、ホール濃度Qの偏りに起因する消去時間のばらつきを低減するため、消去動作時においてワード線WL1~8に電圧VCGを印加する時間を、ワード線毎に異なるものとするよう、制御回路AR2による制御が実行される。消去動作の具体的な動作を、図8のタイミングチャートを用いて説明する。まず時刻t1において、ビット線BL、ソース線SL、選択ゲート線SGD、SGS、及びワード線WL1~8を全て電圧VDD-Vthまで充電するVDDは電源電圧、Vthは転送トランジスタ図示せずの閾値電圧。その後、選択ゲート線SGD,SGS及びワード線WLを、転送トランジスタ図示せずをカットオフさせることによりフローティング状態にした後、時刻t2において、ビット線BL及びソース線SLの電圧を、電圧VDD-Vthから電圧VERAまで上昇させる。これにより、選択ゲート線SGD,SGS及びワード線WLの電位は、容量カップリングにより更に上昇する。選択ゲート線SGD、SGSは、GIDL電流が発生するのに十分な電圧VERA-βまで上昇する。その後、時刻t3以降において、ワード線WL1~8の電圧は、順次電圧VCGまで低下する。ただし、ワード線WL1~8の電圧低下のタイミングはそれぞれ異なる。具体的には、メモリセルMTr1、MTr8に接続されるワード線WL1、WL8には、電圧VCGを、時刻t6~t7の間期間T1だけ印加する。ワード線WL2、WL7には、電圧VCGを、時刻t5~t7の間期間T2だけ印加する。期間T2は、期間T1より長い。また、ワード線WL3、WL6には、電圧VCGを、時刻t4~t7の間期間T3だけ印加する。すなわち、期間T3は、期間T2より長い。ワード線WL4、WL5には、電圧VCGを、時刻t3~t7の間期間TERAだけ印加する。期間TERAは、期間T3より長い。このように、z方向のワード線WLの位置に応じて、電圧VCGを印加する時間を変更することで、第1の実施の形態と同様の効果を得ることができる。第2の実施の形態の変形例を以下に説明する。第2の実施の形態では、全てのワード線WL1~8の電圧が、異なるタイミングt3~t6で電圧VCGまで低下し、その後時刻t7で同時に電圧Vmidまで上昇する例を説明した。第2の実施の形態に係る変形例では、図9に示すように、ワード線WL1~8は、時刻t3において同時に電圧VCGの印加を開始され、電圧VCGの印加が終了する時刻がワード線WL毎に異なっている。これによっても、第2の実施の形態と同様の効果を得ることができる。[第3の実施の形態]次に、第3の実施の形態に係る不揮発性半導体記憶装置を、図10A,図10B、図10Cを参照して説明する。この第3の実施の形態の不揮発性半導体記憶装置の構成は、図1~図6に示したのと同様であるので、説明は省略する。この第3の実施の形態では、選択トランジスタSDTr、SSTrにてGIDL電流を発生させることにより消去動作を実行する点で、第1の実施の形態と同様である。ただし、第1の実施の形態では、GIDL電流に起因するホールの濃度Qのバラツキの影響を低減するためワード線WLの電圧を異ならせているのに対し、第3の実施の形態では、メモリ半導体層34の半径rのバラツキに応じてワード線WLの電圧を異ならせている。メモリ半導体層34は、一般的にテーパー形状を有しているここでいうテーパー形状とは、その径が上方向から下方向に向かうに従って小さくなったり、あるいは中央部が太くなる形状など、その径が上下方向で変化するものを意味する。このため、例えばGIDL電流に起因するホールがメモリ半導体層34内に均一に分布している場合には、メモリストリングMS中の下方基板10近くのメモリセルほど、上方のメモリセルに比べ消去がされ易く、消去時間teraseがばらつくことが生じ得る。本実施の形態は、メモリ半導体層34のテーパー形状に起因して生ずる消去時間teraseのばらつきを解消することを意図したものである。なお、この第3の実施の形態では、GIDL電流により発生するホールは略均一にメモリ半導体層34内に分散し、濃度Qの偏りは生じないとみなすことができるものと仮定する。図10B及び10Cを参照して、メモリ半導体層34がテーパー形状を有することに起因する消去時間のばらつきを説明する。図10に示すように、メモリ半導体層34の外壁が垂直方向に対して角度θテーパー形状を有しており、また、1本のワード線WLの厚さがW、隣接する2つのワード線WL間の間隔がdwであるとする。この場合、ワード線WLiが接続されるメモリセルMTriにおけるメモリ半導体層34の半径中心付近をriとすると、このワード線WLiの下方のワード線WLi1が接続されるメモリセルMTri1におけるメモリ半導体層34の半径ri1は、ri1=ri-Wdtanθと表すことができる。このようなテーパー形状を有するメモリ半導体層34内において、GIDL電流により発生したホールの濃度Qが均一であり、ワード線WLiとWLi1の印加電圧が同一であるならば、メモリセルMTriのメモリゲート絶縁膜付近の電界Eiは、メモリセルMTri1のメモリゲート絶縁膜付近の電界Ei1とは異なる値となる。具体的には、両者の関係は次の式で表される。[数1]Ei1=Eiri/ri1Wdwtanθ}従って、図10Cに示すように、電界Eは、メモリストリングMSの下方にあるメモリセルほど強くなり、結果として、消去時間teraseは、メモリストリングMSの下方にあるメモリセルほど短くなり、上方にあるメモリセルほど長くなってしまう。そこで、本実施の形態では、図10Aに示すように、消去動作時においてワード線WL1~8に印加する電圧を、次のような異なる値に設定する。メモリストリングMS中で最も上方のワード線WL1、WL8には、最も小さな電圧VCG1’、VCG8’を与える。一方、このワード線WL1、WL8よりも下方にあるワード線WLには、下方に向かうに従ってより大きい電圧を与える。すなわち、ワード線WL2、WL7には、それぞれ電圧VCG2’<VCG1’、VCG7’<VCG8’が印加される。ワード線WL3、WL6には、それぞれ電圧VCG3’<VCG2’、VCG6’<VCG7’が印加される。ワード線WL4、WL5には、それぞれ電圧VCG4’<VCG3’、VCG5’<VCG6’が印加される。このように、ワード線WL毎に異なる電圧が印加されることにより、メモリセル間の消去時間のバラツキが抑制される。以下に、第3の実施の形態の第1の変形例を図11を参照して説明する。第3の実施の形態の変形例では、第1の実施の形態の第1の変形例と同様に、1つのメモリストリングMSに接続される複数のワード線WL1~8が複数のグループに分類される。例えば、ワード線WL1~3はAグループ、ワード線WL6~8はBグループ、ワード線WL4~5はCグループのように分類する。そして、制御回路AR2は、この異なるグループ毎に異なる電圧を与え、同一グループ内の複数のワード線WLには同一の電圧を与える。例えば、グループA,B,Cに、それぞれ電圧VCG、VCG、VCG’<VCGを与える。この第1の変形例の場合、与える電圧の種類が図10Aに比べて少なくすることができる。従って、制御回路AR2の構成を第3の実施の形態に比較して単純化し、回路面積を小さくできる。グループ分けの仕方は、上述のものに限られない。例えば、ワード線WL1~2はAグループ、ワード線WL7~8はBグループ、ワード線WL3~6はCグループのように分類することも可能である。[第4の実施の形態]次に、第4の実施の形態に係る不揮発性半導体記憶装置を、図12を参照して説明する。この第4の実施の形態の不揮発性半導体記憶装置の構成は、図1~図6に示したのと同様であるので、説明は省略する。この実施の形態では、第3の実施の形態とは異なり、メモリ半導体層34のテーパー形状に起因する消去時間のばらつきを低減するため、ワード線WL1~8に所定の電圧VCGを印加する時間Tを異ならせるよう、制御回路AR2による電圧制御が実行される。なお、第3の実施の形態と第4の実施の形態を組合せることも可能である。すなわち、電圧印加時間をワード線WL1~8毎に異ならせると共に、印加電圧の電圧値を併せて変化させることも可能である。次に、この第4の実施の形態の動作を、図12を参照して説明する。この第4の実施の形態でも、メモリ半導体層34内のホール濃度Qは、全体的に略均一にされているものと想定している。第3の実施の形態では、メモリ半導体層34のテーパー形状に起因して消去時間Teraseがばらつきを低減するため、消去動作時においてワード線WL1~8に電圧VCGを印加する時間を、ワード線毎に異なるものとするよう、制御回路AR2による制御が実行される。消去動作の具体的な動作を、図12のタイミングチャートを用いて説明する。まず時刻t1~t3の動作は、第2の実施の形態と同様である。その後、時刻t3以降において、ワード線WL1~8の電圧は、電圧VCGまで低下する。ただし、その電圧低下のタイミングは、ワード線WL毎に異なる。具体的には、メモリセルMTr1、MTr8に接続されるワード線WL1、WL8には、電圧VCGを、時刻t3~t7の間期間TERAだけ印加する。ワード線WL2、WL7には、電圧VCGを、時刻t4~t7の間期間T2だけ印加する。期間T2は、期間TERAより短い。また、ワード線WL3、WL6には、電圧VCGを、時刻t5~t7の間期間T3だけ印加する。期間T3は、期間T2より短い。ワード線WL4、WL5には、電圧VCGを、時刻t6~t7の間期間T4だけ印加する。期間T4は、期間T3より短い。このように、ドレイン側選択トランジスタSDTt又はソース側選択トランジスタSSTrからの距離に応じて、電圧VCGを印加する時間を変更することで、第3の実施の形態と同様の効果を得ることができる。なお、図12では、ワード線WL1~8の電圧がVCGまで低下するタイミングが異なり、その後、時刻t7で同時に電圧Vmidに上昇する例を示した。これに代えて、ワード線WL1~8の電圧を例えば時刻t3で同時に電圧VCGまで低下させ、その後、各ワード線WL1~8の電圧を電圧Vmidに上昇させるタイミングが、ワード線毎に異なるようにしてもよいドレイン側選択トランジスタSDTt又はソース側選択トランジスタSSTrからの距離が遠いメモリセルMTrのワード線WLほど、電圧Vmidに戻るタイミングが早い。[第5の実施の形態]次に、第5の実施の形態に係る不揮発性半導体記憶装置を、図13Aを参照して説明する。この第5の実施の形態の不揮発性半導体記憶装置の構成は、図1~図6に示したのと同様であるので、説明は省略する。この第5の実施の形態では、選択トランジスタSDTr、SSTrにてGIDL電流を発生させることにより消去動作を実行する点で、前述の実施の形態と同様である。第5の実施の形態では、GIDL電流に起因するホールの濃度Qのバラツキ、及びメモリ半導体層34のテーパー形状に起因するバラツキの両方を考慮してワード線WL1~8の電圧を異ならせている点で、前述の実施の形態と異なっている。前述したように、メモリ半導体層34内でホール濃度Qのばらつきが生じ、これにより1つのメモリストリングMS中の複数のメモリセルMTrにおける消去時間Teraseのバラツキの原因になり得る。また、やはり前述したように、メモリ半導体層34がテーパー形状を有している場合、メモリ半導体層34の半径rの変化が同様に消去時間Teraseのバラツキの原因になり得る。ホール濃度Qのばらつき、及びメモリ半導体層34半径rの変化の両方によって、図13Bに示すように、消去時間Teraseのばらつきに影響を与えることがあり得る。ばらつきの原因は、テーパーの角度、メモリ半導体層34の材料、その他により様々である。図13Bに示すように、中間層のワード線WL図13Aではワード線WL3に接続されるメモリセルMTrにおいて最も消去時間Teraseが短くなる場合が多いと考えられる。図13Bでは、同一の条件下でワード線WL3、WL6に接続されるメモリセルMTr3、MTr6の消去時間Teraseが最も短く、次いでワード線WL2WL7、WL4WL5、WL1WL8の順に消去時間Teraseが長くなる場合を示している。そのため、本実施の形態では、図13Aに示すように、消去動作時においてワード線WL1~8に印加する電圧を、次のような異なる値に設定する。ワード線WL3、WL6には、全てのワード線WL1~8の中で最も大きな電圧VCG3、VCG6を与える。ワード線WL2、WL7には、それぞれ電圧VCG2<VCG3、VCG7<VCG6が印加される。ワード線WL4、WL5には、それぞれ電圧VCG4<VCG2、VCG5<VCG7が印加される。ワード線WL1、WL8には、それぞれ電圧VCG1<VCG4、VCG8<VCG5が印加される。このように、ワード線WL毎に異なる電圧が印加されることにより、メモリセル間の消去時間のバラツキが抑制される。以下に、第5の実施の形態の第1の変形例を説明する。第5の実施の形態の変形例では、1つのメモリストリングMSに接続される複数のワード線WL1~8が複数のグループに分類される。例えば、ワード線WL1~3はAグループ、ワード線WL6~8はBグループ、ワード線WL4~5はCグループのように分類する。そして、制御回路AR2は、この異なるグループ毎に異なる電圧を与え、同一グループ内の複数のワード線WLには同一の電圧を与える。例えば、グループA,B,Cに、それぞれ電圧VCG1、VCG2、VCG3を与えるVCG2が最も小さい。この第1の変形例の場合、与える電圧の種類が図13Aに比べて少なくすることができる。従って、制御回路AR2の構成を第5の実施の形態に比較して単純化し、回路面積を小さくできる。グループ分けの仕方は、上述のものに限られない。例えば、ワード線WL1~2はAグループ、ワード線WL7~8はBグループ、ワード線WL3~6はCグループのように分類することも可能である。[第6の実施の形態]次に、第6の実施の形態に係る不揮発性半導体記憶装置を、図14を参照して説明する。この第6の実施の形態の不揮発性半導体記憶装置の構成は、図1~図6に示したのと同様であるので、説明は省略する。この実施の形態では、第5の実施の形態と同様に、GIDL電流に起因するホールの濃度Qのバラツキ、メモリ半導体層34のテーパー形状に起因する消去時間のバラツキを低減するための制御方法を提供するものである。ただし、第5の実施の形態とは異なり、ワード線WL1~8に所定の電圧を印加する期間Tを異ならせる方式を採用している。この図14では、ワード線WL0~8を3つのグループA,B,Cに分類している。グループA,B,Cのうち、グループBが同一の条件下で最も消去時間Teraseが長いと判定されるグループであり、グループA,Cは、グループBのそれよりも短い消去時間Teraseを要するものと仮定する。本実施の形態は、この状況において、グループBのワード線WL2、WL3、WL7、WL6に対する電圧VCGの印加を、時刻t3から開始し、時刻t7で終了する期間TERA。一方、グループAのワード線WL1,WL8、及びグループBのWL4、WL5に対する電圧の印加は、それぞれ時刻t3よりも後の時刻t4から開始し、時刻t7で終了する期間T1。本実施の形態によれば、GIDL電流に起因するホールの濃度Qのバラツキ、及び、メモリ半導体層34のテーパー形状に起因するバラツキの両方が生じている状況において、上述のように電圧の印加時間を異ならせることにより、メモリセル間の消去時間のバラツキを抑制することができる。第6の実施の形態に係る変形例を以下に説明する。この変形例では、全ワード線WL1~8は、時刻t3において同時に電圧VCGの印加を開始し、その後、グループA,B,C毎に異なるタイミングで電圧VCGの印加を終了する。これによっても、第6の実施の形態と同様の効果を得ることができる。[第7の実施の形態]次に、第7の実施の形態に係る不揮発性半導体記憶装置を、図15を参照して説明する。この第7の実施の形態の不揮発性半導体記憶装置の構成は、図1~図6に示したのと同様であるので、説明は省略する。上記の実施の形態では、GIDL電流をドレイン側選択トランジスタSDTrとソース側選択トランジスタSSTrの両方から発生させる方式を説明した。一方、この実施の形態は、ソース側選択トランジスタSSTr側においてのみGIDL電流を発生させ、ドレイン側選択トランジスタSDTr側ではGIDL電流が発生しないような電圧制御がなされる。次に、第7の実施の形態に係る不揮発性半導体記憶装置における消去動作を、図15を参照して説明する。本実施の形態では、GIDL電流の発生をドレイン側選択トランジスタSDTrでは禁止するため、ビット線BLに10V程度の電圧Vmidを印加し、ドレイン側選択ゲート線SGDに電圧Vmidよりも所定値γだけ小さい電圧Vmid-γ7~8V程度を印加する。一方、ソース側選択トランジスタSSTrでは、GIDL電流を発生させるため、ソース線SLに電圧VERAを印加し、ソース側選択ゲート線SGSに電圧VERA-βを印加する。このようにソース側選択トランジスタSSTrのみにおいてGIDL電流を発生させた結果、メモリ半導体層34内におけるホールの濃度Qは、ワード線WL1付近で最も高く、ワード線WL8付近で最も低くなっているものと仮定する。なお、この実施の形態では、メモリ半導体層34はテーパー状に形成されていないか、またはテーパー状に形成されているがその影響が無視できるものとする。従って、本実施の形態においては、ホールの濃度Qのバラツキに対応し、消去動作時においてワード線WL1~8に印加する電圧を、ソース側選択トランジスタSSTrから遠いほど低い値に設定するVCG1>VCG2>>VCG8。このように、1つのメモリストリングMS中の複数のワード線WL1~8に印加する電圧を、ホールの濃度Qに応じて異ならせることにより、各メモリセルMTrにおける消去時間Teraseを均一にすることができる。消去時間Teraseが均一になることにより、特定のメモリセルにかかる余分なストレスを軽減することができると共に、消去後の閾値電圧分布の幅を狭くすることができる。なお、上述の例では、ソース側選択トランジスタSSTr側でのみGIDL電流を発生させる例を説明したが、代わりにドレイン側選択トランジスタSDTrでのみGIDL電流を発生させるようにしてもよく、その場合にも図15で示したような動作を実行することができる。[第8の実施の形態]次に、第8の実施の形態に係る不揮発性半導体記憶装置を、図16を参照して説明する。この第8の実施の形態の不揮発性半導体記憶装置の構成は、図1~図6に示したのと同様であるので、説明は省略する。この第8の実施の形態は、第7の実施の形態と同様に、ソース側選択トランジスタSSTr側においてのみGIDL電流を発生させる方式を採用している。このため、ホール濃度Qのバラツキが生じる。この実施の形態では、第7の実施の形態のように複数のワード線WL1~8に印加する電圧の値を異ならせる代わりに、ワード線WL1~8に電圧VCGを印加する時間Tを異ならせるよう、制御回路AR2による電圧制御が実行される。消去動作の具体的な動作を、図16のタイミングチャートを用いて説明する。時刻t1~t3まで、上記の実施の形態と同様の動作を行った後、時刻t3以降において、ワード線WL1~8の電圧は、順次電圧VCGまで低下させられる。同一の条件下において最も消去時間Teraseが長くなると想定されるワード線WL8は、最も早いタイミングである時刻t3において電圧VCGを与えられる。以下、ソース側選択トランジスタSSTrから遠いワード線WLから順に電圧VCGを与える。時刻t11では、全てのワード線WL1~8の電圧が一斉にVCGからVmid10V程度に戻る。このように、ソース側選択トランジスタSSTrからの距離に応じて電圧VCGを印加する時間Tを変更することで、第7の実施の形態と同様の効果を得ることができる。なお、図16では、ワード線WL1~8の電圧がVCGまで低下するタイミングが異なり、その後、時刻t7で同時に電圧Vmidに上昇する例を示した。これに代えて、ワード線WL1~8の電圧を例えば時刻t3で同時に電圧VCGまで低下させ、その後、各ワード線WL1~8の電圧を電圧Vmidに上昇させるタイミングが、ワード線毎に異なるようにしてもよいソース側選択トランジスタSSTrからの距離が遠いほど、Vmidに戻るタイミングが遅い。[第9の実施の形態]次に、第9の実施の形態に係る不揮発性半導体記憶装置を、図17A、図17Bを参照して説明する。この第9の実施の形態の不揮発性半導体記憶装置の構成は、図1~図6に示したのと同様である。この第9の実施の形態では、選択トランジスタSDTr、SSTrにてGIDL電流を発生させることにより消去動作を実行する点で、第1の実施の形態と同様である。ただし、第9の実施の形態では、メモリ半導体層34の材料であるポリシリコンの欠陥準位の分布にばらつきが生じている場合を想定している。例えば、欠陥準位がメモリ半導体層34の中間付近のワード線WL3付近で他に比べ多く生じている場合、ホール濃度Qはそのワード線WL3付近で最も高くなり、GIDL電流の発生源に近いワード線WL1、WL8付近ではホール濃度Qが最も小さくなる図17Bのグラフ参照。従って、消去動作時に全てのワード線WLに同一の電圧が印加されると、メモリ半導体層34での電界Eはワード線WL3付近で最も強くなり、ワード線WL1やWL8付近では弱くなる。これにより、メモリセルMTr間で消去時間Teraseのばらつきが生じる。そこで、本実施の形態では、図17Aに示すように、消去動作時においてワード線WL1~8に印加する電圧を、次のような異なる値に設定する。ワード線WL1、WL8には、最も小さな電圧VCG1、VCG8を与える。一方、ワード線WL4、WL5には、これよりも大きな電圧VCG4>VCG1、VCG5>VCG8が印加される。また、ワード線WL2、WL7には、これよりも大きな電圧VCG2>VCG4、VCG7>VCG5が印加される。そして、ワード線WL3、WL6には、最も大きい電圧VCG3、VCG6が印加される。このようにワード線WL毎に異なる電圧が印加されることにより、メモリセル間の消去時間Teraseのバラツキが抑制される。消去時間Teraseが均一になることにより、特定のメモリセルにかかる余分なストレスを軽減することができると共に、消去後の閾値電圧分布の幅を狭くすることができる。[第10の実施の形態]次に、第10の実施の形態に係る不揮発性半導体記憶装置を、図18を参照して説明する。この第10の実施の形態の不揮発性半導体記憶装置の構成は、図1~図6に示したのと同様であるので、説明は省略する。この第10の実施の形態は、第9の実施の形態と同様に、メモリ半導体層34の材料であるポリシリコンの欠陥準位の分布にばらつきに起因して、ホール濃度Qがワード線WL3付近で最も高くなり、ワード線WL1、WL8付近ではホール濃度Qが最も小さくなる場合を想定している。この第10の実施の形態では、第9の実施の形態のように複数のワード線WL1~8に印加する電圧の値を異ならせる代わりに、ワード線WL1~8に電圧VCGを印加する時間Tを異ならせるよう、制御回路AR2による電圧制御が実行される。消去動作の具体的な動作を、図18のタイミングチャートを用いて説明する。時刻t1~t3まで、上記の実施の形態と同様の動作を行った後、時刻t3以降において、ワード線WL1~8の電圧は、順次電圧VCGまで低下する。同一の条件下において最も消去時間Teraseが長くなると想定されるワード線WL1、WL8は、最も早いタイミングである時刻t3において電圧VCGを与えられる。以下、ホール濃度Qが小さいワード線WLから順に電圧VCGを与える。時刻t7では、全てのワード線WL1~8の電圧が一斉にVCGからVmid10V程度に戻る。このように、ホール濃度Qの偏りに応じて電圧VCGを印加する時間Tを変更することで、第9の実施の形態と同様の効果を得ることができる。[その他]上記の実施の形態では、メモリ半導体層34がU字型形状を有する不揮発性半導体記憶装置の例を説明したが、本発明はこれに限定されるものではなく、例えば、図19のように、メモリ半導体層34が直線状I字形状を有している不揮発性半導体記憶装置にも適用することができる。例えば、ドレイン側選択トランジスタSDTrのみでGIDL電流を発生させた結果、上方のワード線WL4付近ではメモリ半導体層34内のホール濃度Qが大きく、下方のワード線WL1付近ではホール濃度Qが小さい場合には、第1、第2の実施の形態と同様の電圧制御が可能になる。以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"