スイッチングレギュレータが負荷回路に供給する出力電圧に基づいて、前記スイッチングレギュレータの電流モード制御が実現されるようにデジタルデューティ信号を生成するコントローラと、前記スイッチングレギュレータに設けられるスイッチング回路の開閉を制御するためのスイッチングパルス信号の時間比を前記デジタルデューティ信号に基づいて設定するスイッチングパルス生成部とを具備し、前記コントローラは、前記スイッチング回路のスイッチング周波数と同じ周波数のマスタクロックに基づいて動作するデジタル回路であるスイッチングレギュレータ用集積回路装置。請求項1に記載のスイッチングレギュレータ用集積回路装置であって、前記マスタクロックを生成して前記コントローラ及び前記スイッチングパルス生成部に供給するクロック源を更に具備し、前記スイッチングパルス生成部は、前記マスタクロックに基づいて動作するスイッチングレギュレータ用集積回路装置。請求項2に記載のスイッチングレギュレータ用集積回路装置であって、前記スイッチングパルス生成部は、前記デジタルデューティ信号及びデジタル三角波信号に基づいて前記スイッチングパルス信号の前記時間比を設定するスイッチングレギュレータ用集積回路装置。請求項1乃至3のいずれかに記載のスイッチングレギュレータ用集積回路装置であって、前記コントローラは、前記出力電圧に対応するデジタル電圧信号を生成するA/Dコンバータと、前記デジタル電圧信号とデジタル基準電圧信号とからデジタル誤差信号を生成する差分回路と、前記デジタル誤差信号に基づいて前記デジタルデューティ信号を生成する電流モード制御回路とを備え、前記電流モード制御回路はIIRデジタルフィルタであるスイッチングレギュレータ用集積回路装置。請求項4に記載のスイッチングレギュレータ用集積回路装置であって、前記IIRデジタルフィルタは、加算器出力と前記デジタル誤差信号とを加算した結果を出力する第1加算器と、前記第1加算器の出力に第1係数を乗算した結果を出力する第1乗算器と、前記第1乗算器の出力を1クロック分遅延させた結果を出力する第1遅延回路と、前記第1遅延回路の出力を1クロック分遅延させた結果を出力する第2遅延回路と、前記第1遅延回路の出力に第2係数を乗算した結果を出力する第2乗算器と、前記第2遅延回路の出力に第3係数を乗算した結果を出力する第3乗算器と、前記第2乗算器の出力と前記第3乗算器の出力とを加算した結果を前記加算器出力として出力する第2加算器と、前記第1乗算器の出力に第4係数を乗算した結果を出力する第4乗算器と、前記第1遅延回路の出力に第5係数を乗算した結果を出力する第5乗算器と、前記第2遅延回路の出力に第6係数を乗算した結果を出力する第6乗算器と、前記第5乗算器の出力と前記第6乗算器の出力とを加算した結果を出力する第3加算器と、前記第4乗算器の出力と前記第3加算器の出力とを加算した結果を出力する第4加算器と、前記第4加算器の出力に第7係数を乗算して前記デジタルデューティ信号を生成する第7乗算器とを備えるスイッチングレギュレータ用集積回路装置。請求項4に記載のスイッチングレギュレータ用集積回路装置であって、前記IIRデジタルフィルタは、前記デジタル誤差信号から乗算器出力を減算した結果を出力する減算器と、前記第1乗算器の出力を1クロック分遅延させた結果を出力する第1遅延回路と、前記第1遅延回路の出力を1クロック分遅延させた結果を出力する第2遅延回路と、前記第1遅延回路の出力に第1係数を乗算した結果を前記乗算器出力として出力する第1乗算器と、前記減算器の出力に第2係数を乗算した結果を出力する第2乗算器と、前記第1遅延回路の出力に第3係数を乗算した結果を出力する第3乗算器と、前記第2遅延回路の出力に第4係数を乗算した結果を出力する第4乗算器と、前記第3乗算器の出力と前記第4乗算器の出力とを加算した結果を出力する第1加算器と、前記第2乗算器の出力と前記第1加算器の出力とを加算した結果を出力する第2加算器と、前記第2加算器の出力に第5係数を乗算して前記デジタルデューティ信号を生成する第5乗算器とを備えるスイッチングレギュレータ用集積回路装置。アナログ制御スイッチングレギュレータをモデル化して複数のアナログ伝達関数を求めるステップと、前記複数のアナログ伝達関数から双一次変換により複数のデジタル伝達関数を求めるステップと、前記複数のデジタル伝達関数から一つのデジタル伝達関数を求めるステップと、前記一つのデジタル伝達関数に基づいてデジタル制御スイッチングレギュレータ用の集積回路が備えるコントローラを設計するステップとを具備し、前記集積回路は、スイッチングパルス生成部を更に備え、前記コントローラは、前記デジタル制御スイッチングレギュレータが負荷回路に供給する出力電圧に基づいて、前記デジタル制御スイッチングレギュレータの電流モード制御が実現されるようにデジタルデューティ信号を生成し、前記スイッチングパルス生成部は、前記デジタル制御スイッチングレギュレータに設けられるスイッチング回路の開閉を制御するためのスイッチングパルス信号の時間比を前記デジタルデューティ信号に基づいて設定し、前記コントローラは、前記スイッチング回路のスイッチング周波数と同じ周波数のマスタクロックに基づいて動作するデジタル回路であるスイッチングレギュレータ用集積回路装置の設計方法。請求項7に記載のスイッチングレギュレータ用集積回路装置の設計方法であって、前記複数のアナログ伝達関数は、前記アナログ制御スイッチングレギュレータの電流ループに対応するアナログ伝達関数を含むスイッチングレギュレータ用集積回路装置の設計方法。デジタル制御スイッチングレギュレータのPWM信号のビット数は、入力電圧と最下位ビットLSB:LeastSignificantBitの電圧値の関係から決定される。例えば、降圧タイプのスイッチングレギュレータにおいて、入力電圧が5Vのときに、1LSB=10mVの出力電圧分解能を得るためには、9ビット512LSB相当のビット数が必要になる。図2に示されているように、特許文献1に記載の技術において、例えば9ビット相当のPWM信号PSを得るためには、スイッチング周波数の2の9乗=512倍の周波数のマスタクロックが必要になる。すなわち、推定インダクタ電流信号PCを生成するために、アップダウンカウンタ173を高速に動作させる必要がある。近年、電子機器の小型化かつ低消費電力化、さらに電源ICの高変換効率など要求が高まってきている。特許文献1に記載の技術では、電源ICのスイッチング周波数を高くすると、マスタクロックの周波数が非常に高くなる。そのため、消費電力が増加し電源変換効率を低下させることがある。本発明が解決しようとする課題は、消費電力の増加と電源変換効率の低下とが抑制されるデジタル制御スイッチングレギュレータ用集積回路装置及びその設計方法を提供することである。以下に、発明を実施するための形態で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。本発明の一の観点によるスイッチングレギュレータ用集積回路装置は、コントローラ18と、スイッチングパルス生成部24とを具備する。コントローラ18は、スイッチングレギュレータが負荷回路8に供給する出力電圧に基づいて、スイッチングレギュレータの電流モード制御が実現されるようにデジタルデューティ信号dを生成する。スイッチングパルス生成部24は、スイッチングレギュレータに設けられるスイッチング回路4の開閉を制御するためのスイッチングパルス信号の時間比をデジタルデューティ信号dに基づいて設定する。コントローラ18は、スイッチング回路4のスイッチング周波数と同じ周波数のマスタクロックに基づいて動作するデジタル回路である。本発明の他の観点によるスイッチングレギュレータ用集積回路装置の設計方法は、アナログ制御スイッチングレギュレータをモデル化して複数のアナログ伝達関数HPIs、Hclsを求めるステップと、複数のアナログ伝達関数HPIs、Hclsから双一次変換により複数のデジタル伝達関数HPIz、Hclzを求めるステップと、複数のデジタル伝達関数HPIz、Hclzから一つのデジタル伝達関数HCzを求めるステップと、デジタル伝達関数HCzに基づいてデジタル制御スイッチングレギュレータ用の集積回路が備えるコントローラ18を設計するステップと、を具備する。集積回路は、スイッチングパルス生成部24を更に備える。コントローラ18は、デジタル制御スイッチングレギュレータが負荷回路8に供給する出力電圧に基づいて、デジタル制御スイッチングレギュレータの電流モード制御が実現されるようにデジタルデューティ信号dを生成する。スイッチングパルス生成部24は、デジタル制御スイッチングレギュレータに設けられるスイッチング回路4の開閉を制御するためのスイッチングパルス信号の時間比をデジタルデューティ信号dに基づいて設定する。コントローラ18は、スイッチング回路4のスイッチング周波数と同じ周波数のマスタクロックに基づいて動作するデジタル回路である。本発明によれば、消費電力の増加と電源変換効率の低下とが抑制されるデジタル制御スイッチングレギュレータ用集積回路装置及びその設計方法が提供される。添付図面を参照して、本発明によるスイッチングレギュレータ、スイッチングレギュレータ用集積回路装置、及びスイッチングレギュレータ用集積回路装置の設計方法を実施するための形態を以下に説明する。第1の実施形態図3を参照して、本発明の第1の実施形態に係るスイッチングレギュレータは、電圧生成部21と、スイッチングパルス制御部22とを備える。電圧生成部21は、出力電圧を生成して負荷回路8に供給する。スイッチングパルス制御部22は、出力電圧に基づいてスイッチングパルス信号を生成して電圧生成部21に供給する。電圧生成部21は、入力電圧源1と、入力電圧源1に接続されるスイッチング回路4と、スイッチング回路4及び負荷回路8に接続される平滑回路23とを備えている。スイッチング回路4は、入力電圧源1が出力する入力電圧を受けるハイサイドPチャネルパワーMOSトランジスタ2及びローサイドNチャネルパワーMOSトランジスタ3を備えている。ハイサイドPチャネルパワーMOSトランジスタ2及びローサイドNチャネルパワーMOSトランジスタ3の開閉は、スイッチングパルス制御部22が供給するスイッチングパルス信号に基づいて制御される。平滑回路23は、スイッチング回路4と負荷回路8の間に設けられる。平滑回路23は、インダクタ5と、出力コンデンサ6と、出力コンデンサの等価内部抵抗7とを備えている。負荷回路8は、本実施形態に係るスイッチングレギュレータによって生成された電圧及び電流に基づいて動作する回路を含んでいる。本実施形態に係るスイッチングレギュレータは、高電圧側抵抗9と、低電圧側抵抗10とを備える。高電圧側抵抗9及び低電圧側抵抗10は、平滑回路23と負荷回路8とを接続する配線に接続されている。スイッチングレギュレータが負荷回路8に供給する出力電圧、すなわち負荷回路8の両端電圧、が高電圧側抵抗9及び低電圧側抵抗10に入力される。スイッチングパルス制御部22は、高電圧側抵抗9と低電圧側抵抗10の中間電圧が入力されるコントローラ18と、スイッチングパルス生成部24とを備えている。中間電圧は、電圧生成部21が負荷回路8に供給する出力電圧に対応する電圧である。例えば、中間電圧は出力電圧に比例する。コントローラ18は、中間電圧に基づいてデジタルデューティ信号dを生成する。スイッチングパルス生成部24は、デジタルデューティ信号dに基づいてPWM信号を出力するPWM変換回路15と、PWM信号に基づいてスイッチングパルス信号を出力するプリドライバ16とを備える。ここで、スイッチングパルス生成部24は、デジタルデューティ信号dに基づいてスイッチングパルス信号の時間比を設定する。例えば、デジタルデューティ信号dは、スイッチングパルス信号のON時間を指定する。コントローラ18は、本実施形態に係るスイッチングレギュレータの電流モード制御が実現されるようにデジタルデューティ信号dを生成する。ここで、コントローラ18は、スイッチング回路4のスイッチング周波数と同じ周波数のマスタクロックで動作するデジタル回路である。一方、図1に示されたコントローラIC118が備えるアップダウンカウンタ173は、図2に示されるように、PWM信号PSの周波数より高い周波数のマスタクロックで動作する。ここで、PWM信号PSの周波数はスイッチング周波数に等しい。したがって、コントローラ18は、比較的低い周波数のマスタクロックで動作する。そのため、本実施形態に係るスイッチングレギュレータの消費電力の増加と電源変換効率の低下とが抑制される。尚、本実施形態に係るスイッチングレギュレータ用集積回路装置は、スイッチングパルス制御部22を含む。スイッチングレギュレータ用集積回路装置は、高電圧側抵抗9及び低電圧側抵抗10を更に含んでもよく、スイッチング回路4を更に含んでもよい。より詳細には、コントローラ18は、A/Dコンバータ11と、差分回路12と、電流モード制御回路17とを備える。A/Dコンバータ11は、アナログ‐デジタル変換により、中間電圧を示すデジタル電圧信号を生成する。デジタル電圧信号は、中間電圧信号と称される場合がある。したがって、デジタル電圧信号は、電圧生成部21が負荷回路8に供給する出力電圧に対応する。差分回路12は、基準デジタル信号Vref及びデジタル電圧信号からデジタル誤差信号Verrを生成する。デジタル誤差信号Verrは、基準デジタル信号Vrefが示す基準電圧からデジタル電圧信号が示す中間電圧を減算して得られる値を示す。電流モード制御回路17は、デジタル誤差信号Verrに基づいて、本実施形態に係るスイッチングレギュレータの電流モード制御が実現されるようにデジタルデューティ信号dを生成する。尚、電流モード制御回路17は、PI補償回路機能13と、電流ループ回路機能14とを有する。図4を参照して、PI補償回路機能13は、デジタル誤差信号Verrに位相補償を実行して基準電圧制御信号Vcを生成する。電流ループ回路機能14は、減算機能35と、デューティ信号生成スロープ補償機能36と、インダクタ電流生成機能37と、電流センス機能38と、サンプリング機能39とを備える。減算機能35は、サンプリング機能39が出力する帰還信号を基準電圧信号Vcから減算して差分信号を生成する。デューティ信号生成スロープ補償機能36は、差分信号に基づいてデューティ信号dを生成する。インダクタ電流生成機能37は、デューティ信号dに基づいて、インダクタ5を流れる電流としてのインダクタ電流ILを生成する。電流センス機能38は、インダクタ電流ILを検出して検出結果を示す出力信号を生成する。サンプリング機能39は、電流センス機能38の出力信号をスイッチング回路4のスイッチング周波数でサンプリングして帰還信号を出力する。ここで、電流ループ回路機能14は、インダクタ5を流れる電流としてのインダクタ電流ILを実際に検出することなく演算により推定し、推定されたインダクタ電流ILに基づいて、本実施形態に係るスイッチングレギュレータの電流モード制御が実現されるようにデジタルデューティ信号dを生成する。以下、本実施形態に係るスイッチングレギュレータ用集積回路装置の設計方法を説明する。図5は、本実施形態に係るスイッチングレギュレータのプロトタイプとしてのアナログ制御スイッチングレギュレータを示す。アナログ制御スイッチングレギュレータは、負荷回路208に供給される出力電圧の電流モード制御をアナログ制御により実現する。本実施形態に係るスイッチングレギュレータ用集積回路装置は、アナログ制御スイッチングレギュレータに基づいて設計される。アナログ制御スイッチングレギュレータは、入力電圧源201と、スイッチング回路204と、インダクタ205と、出力コンデンサ206と、等価内部抵抗207と、高電圧側抵抗209と、低電圧側抵抗210と、コントローラ218と、PWM変換回路215と、プリドライバ216とを備える。スイッチング回路204は、ハイサイドPチャネルパワーMOSトランジスタ202と、ローサイドNチャネルパワーMOSトランジスタ203とを備える。アナログ制御スイッチングレギュレータに負荷回路208が接続される。入力電圧源201、ハイサイドPチャネルパワーMOSトランジスタ202、ローサイドNチャネルパワーMOSトランジスタ203、スイッチング回路204、インダクタ205、出力コンデンサ206、等価内部抵抗207、負荷回路208、高電圧側抵抗209、低電圧側抵抗210、コントローラ218、PWM変換回路215、及びプリドライバ216は、それぞれ、入力電圧源1、ハイサイドPチャネルパワーMOSトランジスタ2、ローサイドNチャネルパワーMOSトランジスタ3、スイッチング回路4、インダクタ5、出力コンデンサ6、等価内部抵抗7、負荷回路8、高電圧側抵抗9、低電圧側抵抗10、コントローラ18、PWM変換回路15、及びプリドライバ16に対応する。アナログ制御スイッチングレギュレータは、インダクタ205と出力コンデンサ206の間に設けられた電流検知抵抗220を備える。コントローラ218は、電流検知器221と、スロープ補償器222と、PI補償用誤差増幅器223と、電圧比較回路224と、PI補償用コンデンサ225と、PI補償用抵抗226とを備える。PI補償用コンデンサ225の静電容量及びPI補償用抵抗226の抵抗値は、それぞれ、Cc及びRcで示されている。電流検知器221は、電流検知抵抗220を用いてインダクタ205を流れる電流としてのインダクタ電流を検出する。電流検知器221は、インダクタ電流をアナログ電圧信号に変換してスロープ補償器222に出力する。スロープ補償器222は、アナログ電圧信号に対してスロープ補償を実行してスロープ補償信号を生成する。スロープ補償器222は、スロープ補償信号を電圧比較回路224に出力する。高電圧側抵抗209と低電圧側抵抗210の中間電圧がPI補償用誤差増幅器223に入力される。PI補償用誤差増幅器223、PI補償用コンデンサ225、及びPI補償用抵抗226から構成される回路は、中間電圧及び基準アナログ信号AVrefに基づいて基準電圧制御信号Vcを出力する。ここで、PI補償用コンデンサ225及びPI補償用抵抗226は基準電圧制御信号Vcに関する位相補償量を決定している。電圧比較回路224は、スロープ補償器222からのスロープ補償信号と基準電圧制御信号Vcとの比較に基づいて、2値化された信号としてのデューティ信号dを出力する。PWM変換回路215は、R-Sフリップフロップ227と、基準発振器228とを備える。R-Sフリップフロップ227は、デューティ信号dに基づいてPWM信号をプリドライバ216に出力する。基準発振器228は、PWM信号の周波数を決定する。図6は、図5に示されたアナログ制御スイッチングレギュレータの構成要素が回路ブロックに置き換えられた回路を示す。その回路は、PI補償回路213と、電流ループ回路214と、コンデンサ負荷回路232と、帰還率設定回路233とを備える。PI補償回路213は、PI補償用誤差増幅器223、PI補償用コンデンサ225、及びPI補償用抵抗226から構成される回路に対応する。コンデンサ負荷回路232は、インダクタ205、出力コンデンサ206、等価内部抵抗207、及び負荷回路208から構成される回路に対応する。帰還率設定回路233は、高電位側抵抗209及び低電位側抵抗210から構成される回路に対応する。PI補償回路213、電流ループ回路214、コンデンサ負荷回路232、及び帰還率設定回路233から構成されるループ回路は、アナログ制御スイッチングレギュレータの電圧ループに対応する。PI補償回路213は、帰還率設定回路233が出力する高電圧側抵抗209と低電圧側抵抗210の中間電圧に基づいて基準電圧制御信号Vcを出力する。電流ループ回路214は、基準電圧制御信号Vcに基づいてインダクタ205を流れる電流としてのインダクタ電流ILを出力する。コンデンサ負荷回路232は、負荷回路208に供給される出力電圧VOを出力する。帰還率設定回路233は、出力電圧VOに基づいて高電圧側抵抗209と低電圧側抵抗210の中間電圧を出力する。電流ループ回路214は、減算器235と、デューティ信号生成スロープ補償器236と、インダクタ電流生成器237と、電流センス器238と、サンプリング器239とから構成されるループ回路を備える。電流ループ回路214は、アナログ制御スイッチングレギュレータの電流ループに対応する。電流ループは、電流検知器221及びスロープ補償器222を含む。減算器235は、サンプリング器239が出力する帰還信号を基準電圧信号Vcから減算して差分信号を生成する。デューティ信号生成スロープ補償器236は、差分信号に基づいてデューティ信号dを生成する。インダクタ電流生成器237は、デューティ信号dに基づいてインダクタ電流ILを生成する。電流センス器238は、インダクタ電流ILを検出して検出結果を示す出力信号を生成する。サンプリング器239は、電流センス器238の出力信号をスイッチング回路204のスイッチング周波数でサンプリングして上述の帰還信号を出力する。ここで、PI補償回路213及び電流ループ回路214は、PI補償回路機能13及び電流ループ回路機能14にそれぞれ対応する。減算器235、デューティ信号生成スロープ補償器236、インダクタ電流生成器237、電流センス器238、及びサンプリング器239は、それぞれ、減算機能35、デューティ信号生成スロープ補償機能36、インダクタ電流生成機能37、電流センス機能38、及びサンプリング機能39に対応する。次に、本実施形態に係るスイッチングレギュレータの電流モード制御回路17を表す伝達関数を求める方法を説明する。PI補償回路213を表す伝達関数HPIsは、下記の1式のようにs変換式で表される。1下記の2式に基づいて双一次変換s-planeからz-planeへの変換を行うことにより、伝達関数HPIsから伝達関数HPIzが得られる。2下記の3式は、伝達関数HPIzを示す。伝達関数HPIzは、電流モード制御回路17が備えるPI補償回路機能13を表す伝達関数である。3電流ループ回路214を表す伝達関数Hclsは、下記の4式のようにs変換式で表される。4上記の2式に基づいて双一次変換s-planeからz-planeへの変換を行うことにより、伝達関数Hclsから伝達関数Hclzが得られる。下記の5式は、伝達関数Hclzを示す。伝達関数Hclzは、電流モード制御回路17が備える電流ループ回路機能14を表す伝達関数である。5上記の3式及び5式に基づいて、電流モード制御回路17の伝達関数HCzを下記の6式のように求めることができる。6ここで、6式に示された電流モード制御回路17の伝達関数HCzは、一般的なIIRInfiniteImpulseResonanceデジタルフィルタの伝達関数に変換可能である。6式をIIRデジタルフィルタの伝達関数に変換すると、下記の7式で表される。7したがって、7式に基づいて所定の係数を算出すれば、IIRデジタルフィルタを電流モード制御回路17として用いることが可能である。したがって、電流モード制御回路17を容易に実現できる。上述したように、図5に示すアナログ制御スイッチングレギュレータをモデル化した伝達関数を展開して電流モード制御回路17の伝達関数Hczを得ている。そのため、アナログ制御スイッチングレギュレータの回路パラメータである入力電圧値、出力電圧値、出力負荷電流値、スイッチング周波数、インダクタ値インダクタンス、出力コンデンサ容量値、及びPI補償値を準備すれば、電流モード制御回路17としてのデジタルフィルタの係数を容易に算出することができる。PI補償値は、PI補償用誤差増幅器223の増幅率gm、PI補償用コンデンサ225の静電容量Cc、及びPI補償用抵抗226の抵抗値Rcを含む。増幅率gm、静電容量Cc、及び抵抗値Rcは、1式のパラメータである。よって、7式を用いてデジタルフィルタの係数を算出し、算出した係数を用いて本実施形態に係るスイッチングレギュレータ用集積回路装置を設計することができる。更に、6式の係数a1、a2、b0、b1、b2は、設計の段階で一旦設定を行えば、その後の通常動作時に設定を変更する必要はない。そのため、デジタルフィルタに含まれる乗算回路の構成が簡単である。本実施形態によれば、アナログ制御スイッチングレギュレータをモデル化する際にアナログ制御スイッチングレギュレータの電流ループに着目することにより、インダクタ電流を推定してスイッチングレギュレータの電流モード制御を実行する機能を簡単なデジタル回路で実現できる。図7は、電流モード制御回路17の伝達関数HCzに対応するデジタル回路を示す。そのデジタル回路は、7式に対応する。図7に示すように、電流モード制御回路17は、例えば、加算器50aと、加算器50bと、乗算器51aと、乗算器51bと、乗算器51cと、遅延回路52aと、遅延回路52bと、乗算器53aと、乗算器53bと、乗算器53cと、加算器56aと、加算器56bと、乗算器57とを備える。加算器50aは、誤差信号Verrと加算器50bの出力とを加算した結果を出力する。乗算器51aは、加算器50aの出力にデジタルフィルタの係数a0を乗算した結果を出力する。遅延回路52aは、乗算器51aの出力を1クロック分遅延させた結果を出力する。遅延回路52bは、遅延回路52aの出力を1クロック分遅延させた結果を出力する。乗算器51bは、遅延回路52aの出力にデジタルフィルタの係数a1を乗算した結果を、加算器50bに出力する。乗算器51cは、遅延回路52bの出力にデジタルフィルタの係数a2を乗算した結果を、加算器50bに出力する。加算器50bは、乗算器51bの出力と乗算器51cの出力とを加算した結果を加算器50aに出力する。乗算器53aは、乗算器51aの出力にデジタルフィルタの係数b0を乗算した結果を出力する。乗算器53bは、遅延回路52aの出力にデジタルフィルタの係数b1を乗算した結果を出力する。乗算器53cは、遅延回路52bの出力にデジタルフィルタの係数b2を乗算した結果を出力する。加算器56bは、乗算器53bの出力と乗算器53cの出力とを加算した結果を出力する。加算器56aは、乗算器53aの出力と加算器56bの出力とを加算した結果を出力する。乗算器57は、加算器56aの出力に係数kを乗算してデューティ信号dを出力する。ここで、7式を参照すると、図7に示すデジタル回路をより簡素化することができる。図8は、電流モード制御回路17の伝達関数HCzに対応する他のデジタル回路を示す。7式に示した各係数を有するIIRデジタルフィルタを半導体集積回路にて構成するとき、係数a2が無視できる程度に小さくなる場合がある。このことは、図7の乗算器51cを省略できることを表す。その結果、加算器50bも省略できる。図8のデジタル回路は図7のデジタル回路から乗算器51c及び加算器50bを省略して簡素な構成とした例である。図8に示すように、電流モード制御回路17は、例えば、加算器50aと、乗算器51bと、遅延回路52aと、遅延回路52bと、乗算器53aと、乗算器53bと、乗算器53cと、加算器56aと、加算器56bと、乗算器57とを備える。加算器50aには7式における係数a1が与えられるが、係数a1はマイナスの値であるので、図8ではわかりやすくするため、加算器50aの出力をマイナス記号で表した。加算器50aは、誤差信号Verrから乗算器51bの出力を減算して第1内部信号SOを出力する。第1内部信号SOは、デジタルフィルタ電流モード制御回路17の内部データに対応する。遅延回路52aは、第1内部信号SOを1クロック分遅延させて、第1遅延信号ZO1を出力する。乗算器51bは、第1遅延信号ZO1にデジタルフィルタの係数a1を乗算した結果を、加算器50aに出力する。遅延回路52bは、第1遅延信号ZO1を1クロック分遅延させて、第2遅延信号ZO2を出力する。乗算器53aは、第1内部信号SOにデジタルフィルタの係数b0を乗算した結果を出力する。乗算器53bは、第1遅延信号ZO1にデジタルフィルタの係数b1を乗算した結果を出力する。乗算器53cは、第2遅延信号ZO2にデジタルフィルタの係数b2を乗算した結果を出力する。加算器56bは、乗算器53bの出力と乗算器53cの出力とを加算した結果を出力する。加算器56aは、乗算器53aの出力と加算器56bの出力とを加算した結果としての第2内部信号AOを出力する。乗算器57は、加算器56aの出力に係数kを乗算してデューティ信号dを出力する。本実施形態に係るスイッチングレギュレータ用集積回路装置の設計方法は、以下のようにまとめることができる。図9を参照して、スイッチングレギュレータ用集積回路装置の設計方法は、ステップS01~ステップS04を備える。ステップS01において、アナログ制御スイッチングレギュレータをモデル化して複数のアナログ伝達関数HPIs及びHclsを求める。ステップS02において、複数のアナログ伝達関数HPIs及びHclsから双一次変換により複数のデジタル伝達関数HPIz及びHclzを求める。ステップS03において、複数のデジタル伝達関数HPIz及びHclzから一つのデジタル伝達関数HCzを求める。ステップS04において、デジタル伝達関数HCzに基づいて本実施形態に係るスイッチングレギュレータ用集積回路装置を設計する。ステップS04において、より具体的には、コントローラ18を設計し、更に具体的には、電流モード制御回路17を設計する。ここで、複数のアナログ伝達関数HPIs及びHclsがアナログ制御スイッチングレギュレータの電流ループに対応するアナログ伝達関数Hclsを含むことは重要である。図10は、本実施形態に係るコントローラ18の動作を例示するタイミングチャートである。図10を参照すると、誤差信号Verr、及び電流モード制御回路17の内部信号第1内部信号SO、第1遅延信号ZO1、第2遅延信号ZO2、及び第2内部信号AOは、スイッチング周波数と同じ周波数のマスタクロックに同期している。このことから、コントローラ18がスイッチング回路4のスイッチング周波数と同じ周波数のマスタクロックで動作していることが確認される。図11は、上述のアナログ制御スイッチングレギュレータについて実測した周波数特性を示す。図11の周波数特性は、周波数-利得特性と、周波数-位相特性とを含む。図11の周波数特性は、回路パラメータが下記の場合について得られた。入力電圧:Vin=3.7V出力電圧:Vout=1.2V出力負荷電流値:Iout=100mAスイッチング周波数:fs=1.5MHzインダクタ値:L=4.7μH出力コンデンサ容量値:C=10μF図12は、本実施形態に係るスイッチングレギュレータについて実測した周波数特性を示す。図12の周波数特性は、周波数-利得特性と、周波数-位相特性とを含む。図12の周波数特性は、回路パラメータが下記の場合について得られた。入力電圧:Vin=3.7V出力電圧:Vout=1.2V出力負荷電流値:Iout=100mAスイッチング周波数:fs=3.0MHzインダクタ値:L=4.7μH出力コンデンサ容量値:C=10μFまた、図8に示した乗算器51b、53a、53b、53c、及び57が用いる係数a1、b0、b1、b2、及びkは、7式より下記の値である。k=5b0=25b1=2b2=-24a1=-0.5ここで、図12の周波数-位相特性に着目すると、1KHzから20kHzにかけて位相が遅れるが、20kHzから50kHzにかけて位相が進んで約60度に達し、周波数が50kHzを超えると位相が急激に遅れる。図12と図11とを比較すると、本実施形態に係るスイッチングレギュレータの動作傾向は、実際に検出したインダクタ電流に基づいて電流モード制御を実行するアナログ制御スイッチングレギュレータの動作傾向と同様である。したがって、本実施形態に係るスイッチングレギュレータにおいて、デジタル回路であるコントローラ18がインダクタ電流を実際に検出することなしにスイッチングレギュレータの電流モード制御を実現していることがわかる。本実施形態によれば、スイッチングレギュレータの電流モード制御がデジタル回路としてのコントローラ18を用いて実現される。したがって、本実施形態に係るスイッチングレギュレータは、アナログ制御スイッチングレギュレータに比べてプロセスコストを低減できる。尚、デジタルフィルタの乗算のための係数例えば、a1、b0、b1、b2として2のべき乗が用いられる場合、電流モード制御回路17の乗算器として、演算のためのビットデータを右または左にシフトすることによって乗算を行う算術シフト演算の演算器を用いることができる。或いは、電流モード制御回路17は、入力データと入力データに係数を乗算した結果とを対応付けたルックアップテーブルを用いて乗算を実行してもよい。ルックアップテーブルは、例えば、ROMREADOnlyMemoryにより実現することができる。電流モード制御回路17がこれらの乗算方法を採用した場合、乗算の係数が固定されるために演算自由度が制限されるが、乗算器を用いる場合に比べて電流モード制御回路17の回路構成が簡単になる。したがって、コントローラ18の回路規模及び消費電流を抑制することができる。一般的に乗算器は、入力データのビット数が増加すると演算遅延が急激に増加する。これに対し、算術シフト演算の演算器及びルックアップテーブルは、入力データのビット数に関係なく演算を短時間で実行できる。算術シフト演算の演算器やルックアップテーブルを採用することで、回路規模の増大及び消費電流の増加を抑制することができ、スイッチング周波数が高い場合であってもスイッチングレギュレータを容易に動作させることができる。本実施形態においては、インダクタ電流を推定してスイッチングレギュレータの電流モード制御を実行するデジタル演算回路としてのコントローラ18がスイッチング周波数と同じ周波数のマスタクロックで動作するため、スイッチングレギュレータの消費電力の増加と電源変換効率の低下とが抑制される。コントローラ18をスイッチング周波数と同じ周波数のマスタクロックで動作させることができる理由を以下に説明する。コントローラ18は、スイッチング周波数より十分に低い周波数帯域のアナログ制御信号としての高電圧側抵抗9と低電圧側抵抗10の中間電圧を用いてインダクタ電流を推定する。一般的に、アナログ回路又はデジタル回路で構成されているかを問わず、スイッチングレギュレータが安定して動作するためには、スイッチングレギュレータの制御信号の周波数帯域がスイッチング周波数の1/10以下となるように回路定数を設定することが経験的に知られている。また、電流モード制御回路17はデジタル回路で構成されるため、電流モード制御回路17が推定するインダクタ電流は、サンプリング定理に従ってマスタクロックの1/2以下の周波数帯域に制限される。ここで、コントローラ18のA/Dコンバータ11に入力される高電圧側抵抗9と低電圧側抵抗10の中間電圧の周波数帯域は、スイッチング周波数の1/10以下である。そのため、電流モード制御回路17が推定するインダクタ電流の周波数帯域はスイッチング周波数の1/10以下である。従って、電流モード制御回路17のマスタクロックの周波数がスイッチング周波数の1/5以上であるならば、電流モード制御回路17はサンプリング定理に従った動作を実現することができる。すなわち、電流モード制御回路17のマスタクロックの周波数は、スイッチング周波数と同じであっても差し支えない。さらに、デジタル演算回路としての電流モード制御回路17のマスタクロックの周波数をスイッチング周波数と同じにして演算処理を簡単化することによって、電流モード制御回路17の内部ロジックのトグル率が低減される。その結果、電流モード制御回路17の消費電流が抑制される。ちなみに、図12を参照すると、閉ループ利得が0dBになるユニティゲイン周波数が141.3kHzである。したがって、ユニティゲイン周波数は、スイッチング周波数と同じ3MHzに設定されるマスタクロックの周波数の1/10以下である。さらに、位相余裕が69.5度であるため、本実施形態に係るスイッチングレギュレータは、安定した動作を実行するために十分な位相余裕を有していることがわかる。第2の実施形態図13を参照して、本発明の第2の実施形態に係るスイッチングレギュレータを説明する、本実施形態に係るスイッチングレギュレータは、下記の点を除いて第1の実施形態にかかるスイッチングレギュレータと同様である。本実施形態に係るスイッチングレギュレータにおいて、クロック源30が追加されている。クロック源30は、例えば、リングオシレータである。クロック源30は、スイッチング回路4のスイッチング周波数と同じ周波数のマスタクロックを生成してコントローラ18及びスイッチングパルス生成部24に供給する。コントローラ18は、上述のようにマスタクロックで動作する。スイッチングパルス生成部24は、マスタクロックで動作する。尚、本実施形態に係るスイッチングレギュレータ用集積回路装置は、スイッチングパルス制御部22及びクロック源30を含む。スイッチングレギュレータ用集積回路装置は、高電圧側抵抗9及び低電圧側抵抗10を更に含んでもよく、スイッチング回路4を更に含んでもよい。本実施形態によれば、コントローラ18及びスイッチングパルス生成部24が共通のマスタクロックで動作するため、スイッチングレギュレータ用集積回路装置の回路構成が簡単になる。さらに、本実施形態によれば、クロック源30をリングオシレータで形成することができるため、クロック源30の回路規模を小さくできる。例えばスイッチングパルス制御部22とともに1つの半導体ICに集積化して小型化できる。このことは、マスタクロックの周波数をスイッチング周波数と同じ周波数に低められるために、リングオシレータでマスタクロックを生成できることに拠る。特許文献1に記載の技術においては、スイッチング周波数の数百倍もの周波数を有するマスタクロックが必要になるため、マスタクロック生成回路は大規模なものになるが、本実施形態によれば、マスタクロックはリングオシレータで生成可能な周波数であるので、クロック源30の回路規模を小さくできる。第3の実施形態図14を参照して、本発明の第3の実施形態に係るスイッチングレギュレータを説明する、本実施形態に係るスイッチングレギュレータは、下記の点を除いて第2の実施形態にかかるスイッチングレギュレータと同様である。本実施形態によるPWM変換回路15は、デジタル三角波発生部と81と、デューティ信号変換部82と、デジタルコンパレータ83とを備える。デジタル三角波発生部81は、マスタクロックに同期したデジタル三角波信号を出力する。デジタルコンパレータ83は、PWM信号をプリドライバ16に出力する。本実施形態において、デジタルデューティ信号dは、スイッチングパルス信号の時間比を直接指定せずに間接的に指定する。すなわち、デジタルデューティ信号dは、デジタル三角波信号と比較されるべき閾値信号である。デューティ信号変換部82は、デジタルデューティ信号dの時間変化率の大きさがデジタル三角波信号の時間変化率の大きさ以下となるようにデジタルデューティ信号dを変換する。デジタルコンパレータ83は、デジタル三角波信号と変換後デジタルデューティ信号dとの比較に基づいて、PWM信号の時間比を設定する。したがって、プリドライバ16が出力するスイッチングパルス信号の時間比がデジタル三角波信号と変換後デジタルデューティ信号dとに基づいて設定される。本実施形態によれば、変換後デジタルデューティ信号dの時間変化率の大きさがデジタル三角波信号の時間変化率の大きさ以下であるため、PWM信号の周波数と、PWM信号に基づくスイッチングパルス信号の周波数が確実に一定になる。尚、PWM信号の周波数が一定になることの説明は、特開2001-111396号公報に記載されている。尚、デューティ信号変換部82が設けられず、デジタルコンパレータ83がデジタル三角波信号とデジタルデューティ信号dとに基づいてPWM信号の時間比を設定してもよい。第4の実施形態以下、本発明の第4の実施形態に係るスイッチングレギュレータを説明する。上述の第1乃至第3の実施形態において、電流モード制御回路17の伝達関数を表す6式において、PI補償回路機能13の特性に関係する項を分子に電流ループ回路機能14の特性に関係する項を分母に分けることができる。PI補償回路機能13は、第1乃至第3の実施形態に係るスイッチングレギュレータの位相余裕、すなわち電源の発振安定度、を決定する。また、電流ループ回路機能14は、スイッチングレギュレータのループゲイン、すなわち電源の出力電圧精度や負荷変動安定度を決定する。従って、電源の発振安定度と、電源の出力電圧精度や負荷変動安定度とを、独立に設定することが可能である。図15を参照して、第4の実施形態に係るスイッチングレギュレータを説明する。本実施形態に係るスイッチングレギュレータは、下記の点を除いて第1乃至第3の実施形態に係るスイッチングレギュレータと同様である。本実施形態に係るスイッチングレギュレータにおいて、レジスタ60と、レジスタ61と、デジタルインタフェース62とが追加されている。レジスタ60及び61は、あらかじめ設置される。レジスタ60は、電流モード制御回路17としてのデジタルフィルタの係数a1及びa2を設定する。レジスタ61は、電流モード制御回路17としてのデジタルフィルタの係数b0、b1、及びb2を設定する。デジタルインタフェース62は、レジスタ60に係数a1及びa2のデータを書き込み、レジスタ61に係数b0、b1、及びb2のデータを書き込む。本実施形態に係るスイッチングレギュレータ用集積回路装置は、スイッチングパルス制御部22、レジスタ60、レジスタ61、及びデジタルインタフェース62を少なくとも含む。電流ループ回路機能14に関係する係数a1及びa2のデータをレジスタ60に保持させ、PI補償回路機能13に関係する係数b0、b1、及びb2のデータをレジスタ61に保持させることにより、電流モード制御回路17の回路定数を設定することができる。更に、スイッチングレギュレータ用集積回路装置の外部からデジタルインタフェース62を介してレジスタ60及び61のデータを書き換えることができる。そのため、スイッチングレギュレータ用集積回路装置を搭載するセットの回路条件に合わせて、スイッチングレギュレータ用集積回路装置を回路基板に搭載した状態でスイッチングレギュレータ用集積回路装置の外部から電流モード制御回路17の回路定数の最適値を簡単に設定することができる。本実施の形態によれば、例えば、コントローラ18とスイッチングパルス生成部24を含むスイッチングパルス制御部22を1つの半導体ICに集積化できる。また、スイッチングパルス制御部22とスイッチング回路4を1つの半導体ICに集積化することもできる。また、コントローラ18とスイッチングパルス生成部24とスイッチング回路4をそれぞれ別々の半導体ICにて形成することもできる。さらに、クロック源30とスイッチングパルス制御部22を1つの半導体ICに集積化することもできる。以上、実施の形態を参照して本発明によるスイッチングレギュレータ、スイッチングレギュレータ用集積回路装置、及びスイッチングレギュレータ用集積回路装置の設計方法を説明した。本発明は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、上述した複数の実施形態では降圧タイプのスイッチングレギュレータを説明したが、本発明によるスイッチングレギュレータは、昇圧タイプ、昇降圧タイプ、又は極性反転タイプであってもよい。