"集積回路であって、前記集積回路のパッドに結合される第1の入力と、基準電圧に結合される第2の入力とを有する差動増幅器と、電源電圧と前記パッドとの間に結合されるプルアップトランジスタと、前記プルアップトランジスタの制御電極に結合される出力と、前記差動増幅器の出力に結合される入力とを有するロジックゲートとを備える、集積回路。前記パッドの出力電圧のハイレベルは、前記基準電圧および前記電源電圧のうちの低い方の電圧レベルである、請求項1記載の集積回路。前記差動増幅器は、前記パッドの電圧レベルが前記基準電圧よりも高いときには論理1を出力する、請求項1記載の集積回路。前記基準電圧は、前記電源電圧よりも低い、請求項1記載の集積回路。前記パッドに結合されて、前記パッドをスタティックに所望のVOH電圧レベル以上に保持するリーク素子をさらに備える、請求項1記載の集積回路。前記リーク素子の制御電極は、オンチップで発生されるリーク基準電圧に結合される、請求項5記載の集積回路。前記リーク素子の制御電極は、電源電圧に結合される、請求項5記載の集積回路。前記差動増幅器の前記第2の入力に結合され、前記基準電圧を発生する電圧基準発生回路をさらに備える、請求項1記載の集積回路。前記基準電圧は、前記集積回路のパッドに結合される外部電源から与えられる、請求項1記載の集積回路。前記ロジックゲートは、OR処理を行う、請求項1記載の集積回路。ユーザロジック機能を実現するように構成可能であり、前記ロジックゲートの別の入力に論理出力を与えるロジックアレイブロックをさらに備える、請求項1記載の集積回路。前記パッドは、入力バッファ回路に結合される、請求項1記載の集積回路。前記電圧基準発生回路は、前記基準電圧のレベルを選択するようにプログラム可能である、請求項8記載の集積回路。前記電圧基準発生回路は、前記集積回路が通常動作に用いられる前にプログラム可能である、請求項8記載の集積回路。前記電圧基準発生回路は、複数の基準電圧のレベルから選択するようにプログラム可能である、請求項8記載の集積回路。前記電源電圧は、ノイズの多いVCC電源電圧である、請求項1記載の集積回路。前記集積回路は、プログラマブルロジック集積回路である、請求項1記載の集積回路。前記プルアップトランジスタは、ダイナミックに前記パッドを電圧出力ハイレベルに保持する、請求項1記載の集積回路。前記パッドに結合される規格I/Oバッファ回路をさらに備え、前記規格I/Oバッファ回路は,前記電源電圧と互換性のある電圧出力ハイレベルをサポートし、前記プルアップトランジスタ、前記差動増幅器、および前記ロジックゲートは前記電源電圧以外の電圧と互換性のある電圧出力ハイレベルをサポートする、請求項1記載の集積回路。前記プルアップトランジスタは、PMOS素子である、請求項1記載の集積回路。電子システムでは、ある入出力規格と互換性のある集積回路が他の入出力規格を有する集積回路に使用できることが望ましい場合がある。このようなチップの多くの利点の中には、集積回路の顧客が、その特定のチップを他の入出力規格を有するチップを備えたシステムの基板上に使用できることがある。集積回路の製造業者は、現在および前の世代の技術と互換性のあるチップを製造することができる。さらに、低電圧TTLLVTTL出力または低電圧差分信号LVDS出力といった、集積回路に関する入出力規格が出現する状況において、異なった規格ではVOHおよびVOLに関する電圧が異なる場合が多い。統一規格が適合されるまでは、集積回路の製造者にはできるだけ多くの規格と互換性のある製品を設計することが望まれる。これにより特定の製品に対する全体的な潜在的市場が拡大される。したがって、異なった入出力規格に適合可能であるか、または再構成可能である出力回路が必要である。本発明は、集積回路の各I/Oを異なったLVTTLI/O規格に適合するよう個別に再構成するための回路を提供する。これは1つのI/O電源電圧のみを用いて行なわれ、この電圧は特定の用途に要求されるI/O電圧のうち最も高いものである。発明は、I/Oセルの出力電圧を、適合されるLVTTL規格のVOHよりも高く、かつ最高VIHよりも低くなるように調整することにより動作する。各I/Oセルは個別に再構成可能であるため、任意のI/Oを任意のLVTTL仕様に適合させることができる。1つの実施例において、本発明はプログラマブル論理集積回路であり、これは、電源電圧および第1の再構成可能基準電圧に接続された第1のI/O回路のグループを含む。さらに、電源電圧および第2の再構成可能基準電圧に接続された第2のI/O回路のグループが設けられる。第1の再構成可能基準電圧は第2の再構成可能基準電圧とは異なる。第1のI/O回路のグループは第1の再構成可能基準電圧に基づく第1のI/O電圧規格と互換性があり、第2のI/O回路のグループは第2の再構成可能な基準電圧に基づく第2のI/O電圧規格と互換性がある。1つの実現例において、各I/O回路は第1のトランジスタを含み、これは電源電圧と第1のノードとの間に接続され、第1の基準電圧と第1のトランジスタのしきい値電圧との和に等しい電圧レベルに接続された制御電極を有する。回路は、第1のノードとパッドとの間に接続された第2のトランジスタと、パッドと接地との間に接続された第3のトランジスタとを含む。特定の回路の実現例において、第1のトランジスタはNMOSであり、第2のトランジスタはPMOSであり、第1のトランジスタのサイズは第2のトランジスタのサイズの約10倍以上である。他の実現例において、第1のトランジスタのサイズは第2のトランジスタのサイズの10倍もの大きさでなくてもよい。別の実現例において、各I/Oは、電源電圧とパッドとの間に接続された第1のトランジスタを含む。第2のトランジスタはパッドと接地との間に接続される。論理ゲートは第1のトランジスタの制御電極に接続された出力を有する。さらに、差動増幅器回路は、パッドに接続された第1の入力と、第2の基準電圧に接続された第2の入力とを有する。差動増幅器は論理ゲートの入力に出力を与え、出力は、第2の入力の電圧が第1の入力の電圧よりも高い場合には論理ハイであり、第1の入力の電圧が第2の入力の電圧よりも高い場合には論理ローである。別の実施例において、発明はプログラマブル論理集積回路の動作方法である。第1の基準電圧レベルはプログラム可能に選択されて第1のI/O回路に接続され、第1のI/O回路が互換性を有する第1のI/O規格を選択する。第2の基準電圧レベルはプログラム可能に選択されて第2のI/O回路に接続され、第2のI/O回路が互換性を有する第2のI/O規格を選択する。別の実施例において、発明は、電源電圧と第1のノードとの間に接続された第1のトランジスタを含む集積回路であり、第1のトランジスタの制御電極は基準電圧に接続される。第2のトランジスタは集積回路の第1のノードと出力パッドとの間に接続され、パッドでの電圧出力ハイレベルは基準電圧レベルまたは電源電圧よりも低い。別の実施例において、発明は差動増幅器を含む集積回路であり、この差動増幅器は、集積回路のパッドに接続された第1の入力と、基準電圧に接続された第2の入力とを有する。電源電圧とパッドとの間にプルアップトランジスタが接続される。論理ゲートの出力はプルアップトランジスタの制御電極に接続され、入力は差動増幅器の出力に接続される。本発明の回路により、異なったI/O規格と互換性を持たせるために異なった電源電圧を使用する必要がなくなる。この回路の多くの利点の中には、回路により集積回路のスペースが節約できる点がある。図1は、本発明が実施され得るデジタルシステムのブロック図を示す。システムは単一基板上、多数の基板上、または多数の筐体内に設けられてもよい。図1はシステム101を示し、このシステム101内でプログラマブルロジックデバイス121が使用され得る。プログラマブルロジックデバイスはPAL、PLA、FPLA、PLD、CPLD、EPLD、EEPLD、LCAまたはFPGAと呼ばれることもあり、カスタム集積回路の柔軟性を有する固定集積回路の利点を提供する周知の集積回路である。このようなデバイスによりユーザは、標準的な規格品の論理素子をユーザの特定的な要求を満たすように電気的にプログラミングできるようになる。たとえばあらゆる目的のために引用によって援用される米国特許第4,617,479号を参照されたい。プログラマブルロジックデバイスは現在たとえばAltera社のPLDのMAX登録商標、FLEX登録商標およびAPEX商標シリーズによって代表される。これらはたとえば米国特許第4,871,930号、第5,241,224号、第5,258,668号、第5,260,610号、第5,260,611号、第5,436,575号およびAlteraDataBook1999に記載されており、これらはいずれもあらゆる目的のために全体が引用によって援用される。プログラマブル論理集積回路およびそれらの動作は当業者には周知である。図1の特定的な実施例では、処理装置101はメモリ105およびI/O111に結合され、プログラマブルロジックデバイスPLD121を組込む。PLD121は接続131を介してメモリ105に、かつ接続135を介してI/O111に特定的に結合され得る。システムはプログラミングされたデジタルコンピュータシステム、デジタルシステム処理システム、専用デジタル交換網または他の処理システムであってもよい。さらに、このようなシステムは、単に例として挙げるが、たとえば情報通信システム、自動推進システム、制御システム、消費者用電子装置、およびパーソナルコンピュータなどのさまざまな用途に合わせて設計することができる。処理装置101は適当なシステムコンポーネントにデータを方向付け、処理または記憶、メモリ105に記憶されたプログラムの実行、I/O111を用いる入力または他の類似した機能を果たす。処理装置101は中央処理装置CPU、マイクロプロセッサ、浮動小数点コプロセッサ、グラフィクスコプロセッサ、ハードウェアコントローラ、マイクロコントローラ、コントローラとして使用されるようプログラミングされたプログラマブルロジックデバイス、または他の処理装置であってもよい。さらに、多くの実施例では、CPUは必要ないことが多い。たとえば、CPUの代わりに1つまたは2つ以上のPLD121がシステムの論理動作を制御することがある。実施例によっては、処理装置101はコンピュータシステムであってもよい。メモリ105はランダムアクセスメモリRAM、読出専用メモリROM、固定またはフレキシブルディスク媒体、PCカードフラッシュディスクメモリ、テープ、または他の何らかの記憶検索手段、またはこれらの記憶検索手段のいかなる組合せであってもよい。PLD121は図1のシステム内で異なった多くの目的を果たし得る。PLD121はその内部および外部動作をサポートする、処理装置101の論理構築ブロックであってもよい。PLD121はシステムの動作時にその特定の役割を果たすのに必要な論理機能を実現するようにプログラミングされる。図2は、図1のPLD121の全体的な内部アーキテクチャおよび編成を示す簡略化されたブロック図である。PLDのアーキテクチャ、編成および回路設計の多くの詳細は本発明の理解に必要ではなく、このような詳細は図2には示されない。図2は、6×6の2次元アレイの36個の論理アレイブロックLAB200を示す。LAB200は、論理機能を果たすように構成またはプログラミングされた論理リソースの、物理的にグループ分けされた組である。LABの内部アーキテクチャは後に図3に関連してより詳細に説明する。PLDは任意の数のLABを含み得て、この数は図2のPLD121に示される数よりも多いかまたは少なくてもよい。一般に、将来的には、技術が進歩して改善されるにつれて、より多くの数の論理アレイブロックを有するプログラマブルロジックデバイスが生まれることは確かであろう。さらに、LAB200は四角形のマトリックスまたはアレイに編成される必要はなく、たとえばアレイはLABの5×7または20×70マトリックスで編成されてもよい。LAB200は入力および出力図示せずを有し、これらはグローバル水平配線GH210およびグローバル垂直配線GV220のアレイを含むグローバル配線構造にプログラム可能に接続されてもよく、または接続されなくてもよい。図2では単一線として示されるが、GH210およびGV220の各線は複数の信号線を表わし得る。LAB200の入力および出力は、隣接したGH210および隣接したGV220にプログラム可能に接続可能である。GH210およびGV220配線を利用して、多数のLAB200が接続され、組合せられて、単一のLAB200を用いて実現できる場合よりも大きくてより複雑な論理機能を実現してもよい。1つの実施例において、GH210およびGV220導線は、これらの導線の交差部225にプログラム可能に接続可能であってもよく、または接続可能でなくてもよい。さらに、GH210およびGV220導線は他のGH210およびGV220導線への多数の接続をなす。さまざまなGH210およびGV220導線がプログラム可能に互いに接続されて、PLD121上での1つの場所におけるLAB200から、PLD121上の別の場所における別のLAB200までの信号経路をなしてもよい。信号は複数の交差部225を通過し得る。さらに、1つのLAB200からの出力信号は1つまたは2つ以上のLAB200の入力に方向付けられてもよい。また、グローバル配線を用いると、LAB200からの信号を同じLAB200に戻すことができる。本発明の特定的な実施例では、選択されたGH210導線のみがGV220導線のうち選択されたものにプログラム可能に接続され得る。さらに、さらなる実施例において、GH210およびGV220導線は入力または出力などの特定の方向に信号を送るために特定的に使用できるが、両方向に送ることはできない。他の実施例において、プログラマブル論理集積回路は、特定の数のLABに接続され、必ずしもLABの行または列全体ではない、特定的なまたは分割された配線を含んでもよい。たとえば、分割された配線は2つ、3つ、4つ、5つまたはそれ以上のLABをプログラム可能に接続し得る。図2のPLDアーキテクチャはさらに、チップおよび入出力ドライバ230の周辺部を示す。入出力ドライバ230はPLDを外部のチップ外回路にインターフェイスするためのものである。図2は32個の入出力ドライバ230を示すが、PLDは示されるものの数よりも多いかまたは少ない、任意の数の入出力ドライバを含んでもよい。各入出力ドライバ230は入力ドライバ、出力ドライバまたは双方向性ドライバとして使用できるように構成可能である。プログラマブル論理集積回路の他の実施例では、入出力ドライバは集積回路コア自体を組込んでもよい。この組込まれた入出力ドライバはフリップチップパッケージングに使用することができ、信号を入出力ドライバに経路付ける際の寄生を最小にする。図3は図2のLAB200の簡略化されたブロック図を示す。LAB200は論理セルと呼ばれることもあるさまざまな数の論理素子LE300と、ローカルまたは内部配線構造310とを含む。LAB200は8つのLE300を有するが、LAB200は8つよりも多いかまたは少ない、任意の数のLEを有してもよい。以下に、本発明の基礎的な理解を得るのに十分なLE300の全体像を記載する。LE300はPLDの最も小さな論理構築ブロックである。たとえばGH210およびGV220からの、LABの外部からの信号は、ローカル配線構造310を介してLE300にプログラム可能に接続される。1つの実施例において、本発明のLE300は関数発生器を組込み、これはたとえば4変数ブール演算などの多くの変数の論理関数を提供するように構成され得る。組合せ関数と同様に、LE300はたとえばDフリップフロップを用いて順序関数およびレジスタ機能に対するサポートも提供する。LE300は、LAB200の外部にあるGH210およびGV220に接続可能な組合せおよびレジスタ出力を提供する。さらに、LE300からの出力はローカル配線構造310を介してローカル配線構造310の中に内部で戻すことができ、LE300からの出力はグローバル配線構造のGH210およびGV220を用いることなく他のLE300の入力にプログラム可能に接続され得る。ローカル配線構造310により、制限されたグローバルリソース、GH210およびGV220を利用することなく、LEの短距離配線が可能になる。図4は図2のものに類似するPLDアーキテクチャを示す。図4のアーキテクチャは組込式アレイブロックEABをさらに含む。EABはユーザメモリおよびRAMのフレキシブルブロックを含む。このアーキテクチャのさらなる説明は、引用によって援用されるAlteraDataBook1999のFLEX10K製品群の記述と、米国特許第5,550,782号とに記載されている。図5は、プログラマブル論理集積回路アーキテクチャのさらなる実施例を示す。図5にはアーキテクチャの一部分しか示されていない。図5に示される特徴は所望のサイズのPLDを作製するのに必要な回数だけ水平方向または垂直方向に繰返される。このアーキテクチャでは、多くのLABがグループにされてmegaLABを構成する。特定的な実施例において、megaLABは16個のLABを有し、これらの各々は10個のLEを有する。PLD1つに対していかなる数のmegaLABが設けられてもよい。megaLABは、megaLAB配線を用いてプログラム可能に接続される。このmegaLAB配線は、グローバル配線レベルとローカル配線レベルとの間の別の配線レベルであると考えられる。megaLAB配線はGV、GHおよびmegaLABの各LABのローカル配線にプログラム可能に接続され得る。図2のアーキテクチャと比較して、このアーキテクチャでは付加的なレベルの配線、すなわちmegaLAB配線が設けられる。このようなアーキテクチャはAltera社のAPEX商標の製品群にあり、これは引用によって援用されるAPEX20KProgrammableLogicDeviceFamilyDataSheetAugust1999に詳細に記載されている。特定的な実現例において、megaLABは、CAM、RAM、二重ポートRAM、ROMおよびFIFO機能などのさまざまなメモリ機能を実現するために組込式システムブロックESBをさらに含む。集積回路のVCC電圧は変化し続け、一般的には低くなっている。現在のVCC電圧は5ボルト、3.3ボルト、2.5ボルトおよび1.8ボルトなどである。これらのVCCの各々に対して、VOHまたは他のI/Oパラメータに関する仕様が付随する。集積回路によっては、1つのグループのI/Oピンが用いられて特定のVCCおよびVOH規格をサポートし、別のグループが別の規格をサポートし得る。たとえば、いくつかのI/Oピンが5ボルト規格に使用され、他のI/Oピンが3.3ボルト規格に使用され得る。多数の変化する規格に対する互換性が容易に達成できるようにするために出力バッファ回路が適合可能であることが重要である。多規格を実行する1つの技術は、異なったI/Oピンに異なったVCCを使用することである。しかしながら、この技術では各規格に対して別個のI/Oバッファが必要であり、集積回路面積が増大してしまう。別の技術は、単一のVCC電圧を用い、特定の規格をサポートするように所望の電圧出力ハイVOH電圧を提供するように回路を再構成することである。図6および図7は再構成可能VOH電圧を提供するための出力バッファ回路の2つの実現例を示す。再構成可能VOH電圧を提供することにより、異なったVCCの各々に対して別個のバッファが必要でなくなるため、使用される集積回路面積が縮小する。図6および図7に示される回路はプログラマブルロジックデバイスの再構成可能I/Oセルを実現するために用いられ得る。図6および図7に示されるI/Oバッファは本発明の原理をよりよく示すために簡略化されている。これらの2つの回路の技術が組合せられて単一回路が作製され、各実現例の利点を有益に利用するようにしてもよい。図6および図7にはVREF電圧が示される。このVREF電圧は集積回路内で内部に発生され得る。これに代えて、VREFはI/Oバッファが駆動することとなる目的の集積回路の電源電圧から供給されてもよい。サポートされる各LVTTLI/O規格に対してVREF電圧がある。たとえば、同じ集積回路の異なったI/Oピンは多LVTTLI/O規格をサポートし得る。特定のI/Oピンは適当なVREF電圧に接続され得る。さらに、VREF電圧はプログラマブルVREF発生器を用いて発生され得る。VREF発生器を適当にプログラミングすることにより、I/Oは所望のLVTTLI/O規格に従うように設定できる。出現する電源電圧規格のLVTTL仕様が将来、現在用いられている値よりも低いVOHおよびVIH最大値として規定される可能性がある。本発明の技術は、これらのまだ規定されておらず利用できない規格に集積回路が適合できるようにする。VREFが目的集積回路から入来すると、発明の集積回路のVREFに目的デバイスの新しい電源電圧を印加することにより、本発明を含む既存の集積回路によって新しいLVTTL規格が直ちにサポートできる。VREFがチップ上で発生される場合、発生されたVREFは設定時に、新しいLVTTL規格がサポートできるよう十分な階級でプログラミング可能であるようにされる。VREF発生器は、新しい規格に適合するようVOHを設定するためのVREF電圧レベルを発生するようにプログラミングされる。これはプログラマブル論理集積回路たとえばFPGA、PLD、メモリ、EPROM、EEPROMおよびフラッシュEEPROMにおいて実現すると特に容易である。なぜなら、これらのデバイスは使用前にプログラミングされるからである。したがって、これらのデバイスのプログラミングは既にそれらの使用の一部分となっている。図6の実施例では、出力ドライバはPMOSトランジスタ605およびNMOSトランジスタ607である。これらのトランジスタはプリドライバ回路610によって駆動される。トランジスタ605はNMOSトランジスタTN1を介してVCCNに接続される。VCCNはノイズの多いVCCである。VCCNは内部回路の場合にはVCCQまたはノイズの少ないVCCであり、I/O回路の場合にはVCCNである、集積回路実現例において用いられる。別個のVCCQおよびVCCNピンを提供することにより、電源ノイズに関する感度が高い回路からノイズの多い回路を分離することが補助される。他の集積回路の実現例ではノイズの多い回路およびノイズの少ない回路の両方に1つのVCCピンが設けられるだけである。プリドライバ回路はトランジスタ605および607を駆動して、出力ノード620をハイ、ローまたはトライステートにする。トランジスタTN1のゲートには電圧VREFVTN1が供給され、VTN1はTN1デバイスのしきい値電圧である。この結果、VREFがVCCN未満である場合にはトランジスタ605のソースはおよそVREFであろう。VCCNがVREF未満である場合にはトランジスタ605のソースはおよそVCCNであろう。したがって、出力ノード620におけるVOH電圧はVREFまたはVCCNのいずれかよりも低い。遷移特性を高めるために、トランジスタTN1のサイズはかなり大きい。1つの実現例において、トランジスタTN1のサイズはPMOSトランジスタ605のサイズのおよそ10倍である。比較的大きなTN1が必要とされる理由の1つには、TN1デバイスはほとんどオンにされないことが多いからである。大きなサイズのデバイスを用いると、特にデバイスが完全にオンではないときに大きな電流が供給される。図7の実現例は、図6の回路のTN1トランジスタを使用することなく、再構成可能なVOH回路を得る技術である。図7の実施例では、出力ドライバPMOSトランジスタ705とNMOSトランジスタ707とが設けられ、これらはVCCNと接地との間に直列接続される。出力720はトランジスタ705と707との間にある。差動増幅器205のA入力は出力ノード720に接続される。さらに、差動増幅器205のB入力はVREF電圧に接続される。差動増幅器の出力Cは論理ゲート230に接続される。この実現例では論理ゲート230はORゲートである。しかしながら、同様の機能を実現するために他のタイプの論理ゲートを使用してもよい。たとえば、これに代えてパストランジスタを使用してもよい。Aの電圧がBの電圧よりも高ければ差動増幅器は1の論理レベルを出力し、そうでなければ0を出力する。したがって、出力ノード220のVOH電圧はVrefまたはVCCNのいずれかよりも低い。図7は、VOHを静的な状態に維持するためにオプションとしてリーク素子Leakerdevice735を含む。リーク素子は別の集積回路が入力として必要とするVIHよりも出力ハイ電圧が確実に高くなるようにするために、比較的小型サイズのトランジスタであろう。別の技術は、PMOSトランジスタ705を用いることによりVOHを動的な状態に維持することである。図7の実施例を用いた場合に最も性能が高くなるようにするためには、規格I/Oセルが出力ノード720において図7の回路と並行に配置することができる。規格I/Oセルは規格VCCNサポートを提供し、図7の回路は多I/O規格に関するサポートを提供し得る。図8はこのような実現例を示すブロック図である。I/O回路230は規格I/Oセルおよび多規格I/O回路の両方を含む。多規格回路は図6または図7に示される回路を含むか、またはこれらの両方を含み、さらには多I/O規格出力回路を実現するための他の回路技術を含んでもよい。図9は規格I/Oセルの特定的な実現例を示す。この実現例はフレキシブル論理のためにプログラマブルロジックデバイスにおいて使用できるよう特定的に設計されるが、他のタイプの集積回路に使用されてもよい。図10は集積回路の多くのI/O回路を示す。すべてのI/O回路は同じ電源電圧VCCNに接続される。電源電圧はI/O規格のうちいずれかによって要求される最も高い電源電圧である必要がある。I/O回路1015のうち2つは第1のVREF電圧VREF1に接続され、I/O回路1025のうち2つは第2のVREF電圧VREF2に接続される。たとえば図6または図7に示される本発明のI/O回路を用いることにより、I/O回路1015が第1のI/O規格と互換性を持つようになり、I/O回路1025が第2のI/O規格と互換性を持つようになる。第1および第2のI/O規格は異なっており、1つの電源電圧VCCNがすべてのI/O回路に供給される。本発明の回路により、異なったI/O規格と互換性を持たせるために異なった電源電圧を使用する必要がなくなる。この回路の多くの利点の中には、回路により集積回路のスペースが節約できる点がある。この発明の以上の記述は例示および説明の目的で提示された。以上の記述は、完全なものではなく、または発明を記載した特定の形態に限定するよう意図するものではなく、上記の教示に鑑みて多くの修正および変形が可能である。実施例は発明の原理とその実用的な用途を最良に説明するために選択されて説明された。この記述により当業者は、さまざまな実施例において、特定の用途に適するようにさまざまな修正を施して発明を最良に利用し実用化することができる。発明の範囲は前掲の特許請求の範囲によって規定される。"