基板の第1の領域の主面に、ゲート絶縁膜、ゲート電極、および、第1の導体膜をこの順に積層した第1の積層体を形成する工程と、前記基板の前記第1の領域と異なる第2の領域の主面に、前記第1の導体膜からなる複数の第1の配線を形成する工程と、前記第1の積層体の側壁を覆い、かつ、前記複数の第1の配線を覆うように、第1の絶縁膜を形成する工程と、前記第1の絶縁膜をマスクとして、前記基板の第1の領域の主面に第1の不純物のイオン注入を施す工程と、前記第1の積層体の側壁を覆い、かつ、前記複数の第1の配線間を埋設するように第2の絶縁膜を形成する工程であって、第1のエッチングに対してのエッチングレートが前記第1の絶縁膜よりも高い第2の絶縁膜を形成する工程と、前記第2の絶縁膜をマスクとして、前記基板の第1の領域の主面に第2の不純物のイオン注入を施す工程と、前記第1のエッチングにより、前記第2の絶縁膜を前記第1の絶縁膜に対して選択的に除去する工程と、前記第2の絶縁膜を除去した後、前記基板に熱処理を行う工程と、を有することを特徴とする半導体装置の製造方法。前記第2の絶縁膜として、酸化シリコン膜を形成することを特徴とする請求項1に記載の半導体装置の製造方法。前記ゲート絶縁膜として、酸化シリコン膜よりも誘電率が高い絶縁膜を形成することを特徴とする請求項1又は2に記載の半導体装置の製造方法。前記ゲート電極として、窒化チタン膜と、不純物を含む導電性の多結晶シリコン膜と、をこの順に形成することを特徴とする請求項1乃至3の何れか1項に記載の半導体装置の製造方法。前記第1の導体膜として、不純物を含む導電性の多結晶シリコン膜と、窒化タングステン膜と、タングステン膜と、をこの順に形成することを特徴とする請求項1乃至4の何れか1項に記載の半導体装置の製造方法。前記第1の絶縁膜として、窒化シリコン膜を形成することを特徴とする請求項1乃至5の何れか1項に記載の半導体装置の製造方法。前記第1のエッチングとして、ウェットエッチングを施すことを特徴とする請求項1乃至6の何れか1項に記載の半導体装置の製造方法。前記第1のエッチングにより前記第2の絶縁膜を除去した後、前記基板の主面を覆うように、層間絶縁膜を形成する工程と、前記層間絶縁膜をその表面から、前記複数の第1の配線間に位置する前記基板の主面までを貫通するように、前記層間絶縁膜内に接続孔を形成する工程を更に有することを特徴とする請求項1乃至7の何れか1項に記載の半導体装置の製造方法。前記基板に前記第1の導体膜を形成する工程の前に、前記基板の第2の領域に、溝型のゲート電極を備えた電界効果トランジスタを形成する工程を更に有し、前記層間絶縁膜に前記接続孔を形成する工程の後に、前記接続孔を導電膜で埋め込んで接続プラグを形成する工程と、前記接続プラグに電気的に接続するキャパシタを形成する工程と、を更に有し、前記接続孔を形成する工程では、前記層間絶縁膜をその表面から、前記複数の第1の配線間に位置する前記基板の主面であって、前記電界効果トランジスタのソースまたはドレインである前記基板の主面までを貫通するように形成することを特徴とする請求項8に記載の半導体装置の製造方法。前記第2の不純物のイオン注入を施す工程では、前記基板の導電型が前記第1の不純物のイオン注入をした場合と同じ導電型となる不純物イオンを、前記第1の不純物のイオン注入を施す工程よりも深く、かつ、高濃度に注入することを特徴とする請求項1乃至9の何れか1項に記載の半導体装置の製造方法。前記第1の不純物のイオン注入を施す工程と、前記第2の不純物のイオン注入を施す工程とでは、互いに同じ導電型となる不純物イオンを注入し、前記第2の不純物のイオン注入を施す工程では、前記第1の不純物のイオン注入を施す工程よりも高い濃度の不純物イオンを注入し、前記第1の不純物のイオン注入を施す工程では前記ゲート電極の側方下部の前記基板にLDD領域を形成し、前記第2の不純物のイオン注入を施す工程では前記ゲート電極の側方下部の前記基板にソース/ドレインを形成し、前記第1の領域には、前記ゲート絶縁膜、前記ゲート電極、前記第1の導体膜、前記LDD領域、および、前記ソース/ドレインを有する第1の電界効果トランジスタを形成することを特徴とする請求項1乃至10の何れか1項に記載の半導体装置の製造方法。本発明者がこの技術について検討したところ、以下のような課題を有することが明らかとなった。酸化シリコン膜やそれよりも高い誘電率を持つ高誘電率膜high-k膜からなるゲート絶縁膜は、MISトランジスタの電気特性に関わる構成要素の一つである。特に、ゲート絶縁膜の膜厚等価酸化膜厚EquivalentOxideThickness:EOTで表されるは、閾値電圧や電流値に影響するため、EOTの制御が重要となる。従来、MISトランジスタの形成工程では、特許文献1の図3に示されるように、オフセットスペーサやサイドウォールスペーサ第2スペーサを構成する材料として、酸化シリコンや窒化シリコンからなる絶縁膜が適用されていた。このような技術について本発明者が検討したところ、以下の課題を有することが分かった。例えば、オフセットスペーサやサイドウォールスペーサとして酸化シリコンを適用した場合、ソース及びドレイン用の不純物活性化のためのアニール時などに、これらのスペーサや層間絶縁膜の酸化シリコンに由来する酸化剤がゲート絶縁膜に侵入し、ゲート絶縁膜のEOTを増加させることが分かった。このような酸化剤の進入によるゲート絶縁膜のEOTの増加は、酸化シリコンよりも誘電率の高い高誘電率膜high-k膜をゲート絶縁膜として用いた場合に、より顕著となっていた。また、酸化剤作用によりゲート絶縁膜中に負の固定チャージが誘起され、閾値電圧のシフトが起こることが分かった。また、オフセットスペーサとして窒化シリコン膜を適用した場合であっても、サイドウォールスペーサなどと比較して薄いオフセットスペーサでは酸化剤の進入に対するバリア性は不十分であった。一方、厚い窒化シリコン膜からなるオフセットスペーサを用いることは、ゲート電極下のチャネル領域とLDD領域との離間による抵抗の増加が懸念されるため、好ましくない。そこで、本発明者は、周辺回路領域のトランジスタ用のオフセットスペーサおよびサイドウォールスペーサの両スペーサを窒化シリコン膜とする構造を更に検討した。このように、オフセットスペーサに加え、比較的厚いサイドウォールスペーサを窒化シリコン膜とすることで、酸化剤の進入によるEOTの増加の抑制が期待できる。しかしながら、本発明者の更なる検討によれば、以下のような課題を有することが分かった。例えば、埋め込みワード線構造のDRAMメモリセルにおいて、周辺回路領域のゲート電極と同時にパターニングされるビット線の間隔は、周辺回路領域のゲート電極の間隔よりも狭くなる。また、一般的に半導体集積回路の高集積化に伴って半導体素子は微細化され、複数併設されるゲート電極の間隔は狭くなる。このように狭いビット線やゲート電極間は、スペーサ膜やエッチングストッパ膜で埋設される場合がある。換言すれば、ビット線間やゲート電極間が窒化シリコン膜のみで埋設されることになる。これにより、当該ビット線間やゲート電極間に、自己整合的手法によるコンタクトSelfAlignContact:SACを形成することが困難となる。そこで、ビット線間のサイドウォールスペーサを選択的に除去することが考えられる。しかし、上述のようにオフセットスペーサとサイドウォールスペーサが同一の窒化シリコン膜で形成されている場合、サイドウォールスペーサのみを選択的に除去できなくなる。一実施形態は、基板の第1の領域の主面に、ゲート絶縁膜、ゲート電極、および、第1の導体膜をこの順に積層した第1の積層体を形成する工程と、前記基板の前記第1の領域と異なる第2の領域の主面に、前記第1の導体膜からなる複数の第1の配線を形成する工程と、前記第1の積層体の側壁を覆い、かつ、前記複数の第1の配線を覆うように、第1の絶縁膜を形成する工程と、前記第1の絶縁膜をマスクとして、前記基板の第1の領域の主面に第1の不純物のイオン注入を施す工程と、前記第1の積層体の側壁を覆い、かつ、前記複数の第1の配線間を埋設するように第2の絶縁膜を形成する工程であって、第1のエッチングに対してのエッチングレートが前記第1の絶縁膜よりも高い第2の絶縁膜を形成する工程と、前記第2の絶縁膜をマスクとして、前記基板の第1の領域の主面に第2の不純物のイオン注入を施す工程と、前記第1のエッチングにより、前記第2の絶縁膜を前記第1の絶縁膜に対して選択的に除去する工程と、前記第2の絶縁膜を除去した後、前記基板に熱処理を行う工程と、を有することを特徴とする半導体装置の製造方法に関する。なお、本明細書及び特許請求の範囲では、完成前のメモリセル領域を形成する予定の領域をメモリセル形成領域、完成前の周辺回路領域を形成する予定の領域を周辺回路形成領域とする。これらの領域は、完成前で製造途中の領域である点でそれぞれ、メモリセル領域及び周辺回路領域と区別される。以下では、メモリセル形成領域を第2の領域、周辺回路形成領域を第1の領域と呼ぶ場合がある。第1の領域において、第2の絶縁膜からゲート絶縁膜への酸化剤の侵入を防止することができる。第2の領域において、複数の第1の配線間に設けられた第2の絶縁膜を第1の絶縁膜に対して選択的に除去することができる。第1実施例本実施例は、本発明の構造を周辺回路領域の第1の電界効果トランジスタ及びメモリセル領域の複数のビット線第1の配線に適用した、DRAMDynamicRandomAccessMemoryを有する半導体装置の製造方法に関するものである。本実施例では、メモリセル形成領域第2の領域のビット線と、周辺回路形成領域第1の領域の第1の電界効果トランジスタのゲート電極を、同一の工程でパターニングして形成する。以下、図面を参照して、本実施例の半導体装置の製造方法を説明する。図1はメモリセル形成領域を表す平面図を表す。また、図2Aは図1のA1-A1方向の断面図、図2Bは図1のB1-B1方向の断面図、図2Cは周辺回路形成領域の断面図を表す。以下、平面図と断面図との関係は特記しない限り同様である。なお、構成要素を分かり易くするために、上層を覆う絶縁膜などを適宜省略して示すこととする。まず、図1及び2に示すように、STI法により、半導体基板6のメモリセル形成領域第2の領域及び周辺回路形成領域第1の領域内に、素子分離領域3を形成する。これにより、半導体基板6内では、素子分離領域3で区画された領域が活性領域4となる。次に、公知の方法により、周辺回路形成領域のnチャネル型のトランジスタを形成する領域6bにPウェル8を形成し、pチャネル型のトランジスタを形成する領域6aにNウェル9を形成する。続いて、公知の方法により、メモリセル形成領域内に、素子分離領域3と交差する方向に延在する溝状のトレンチ5を形成する。そして、トレンチ5の内壁をISSGin-situsteamgeneration法により酸化して、酸化シリコン膜からなるゲート絶縁膜2を形成する。次に、トレンチ5内を導体膜で埋め込むことで、溝型のゲート電極1を形成する。そして、半導体基板6上の主面に、窒化シリコン膜からなるビットコンタクト層間絶縁膜7を形成する。ウェットエッチングにより、周辺回路形成領域上の窒化シリコン膜7を除去する。次に、図3に示すように、周辺回路形成領域の主面上に酸化シリコン膜10、高誘電率絶縁膜11、窒化チタン膜12、及び不純物を含む導電性の多結晶シリコン膜13をこの順に形成する。窒化チタン膜12、及び多結晶シリコン膜13はゲート電極を構成する。フォトリソグラフィ法およびドライエッチング法などによって、Pウェル8及びNウェル9上にそれぞれ、パターニングされた酸化シリコン膜10、高誘電率絶縁膜11、窒化チタン膜12、及び多結晶シリコン膜13の積層膜を形成する。この酸化シリコン膜10及び高誘電率絶縁膜11は、ゲート絶縁膜を構成する。高誘電率絶縁膜は、二酸化シリコンよりも誘電率が高く、High-k絶縁膜とも呼ばれる。本実施例の半導体装置では、周辺回路形成領域にこのような高誘電率絶縁膜をゲート絶縁膜に適用した第1の電界効果トランジスタを形成する。なお、高誘電率絶縁膜としては例えば、酸化ハフニウムHfO2、酸化アルミニウムAl2O3、酸化ハフニウムアルミニウムHfAlOx、ケイ酸化ハフニウムHfSiOや、酸化ランタンLa2O3などを使用することができる。酸化剤の影響を受けてEOTが増加し得るゲート絶縁膜であれば、本願を適用して同様に効果的である。また、高誘電率絶縁膜と相性の良いゲート電極として、金属材料を適用することがあり、上記の窒化チタン膜もその一種である。金属ゲート電極はこれに限定されず、例えば、窒化タンタルTaN膜などもある。次に、図4に示すように、フォトリソグラフィ法およびドライエッチング法などによって、ビットコンタクト層間絶縁膜7の一部を除去することで、ビットコンタクト開口部から活性領域4の一部を露出させる。その上で、半導体基板6上の全面に、不純物を含む導電性の多結晶シリコン膜14、窒化タングステン膜及びタングステン膜15図4中には窒化タングステン膜とタングステン膜の境界を示さない、並びに窒化シリコン膜16を形成する。多結晶シリコン膜14、窒化タングステン膜及びタングステン膜15は、第1の導体膜を構成する。この工程により、周辺回路形成領域では多結晶シリコン膜13を覆い、メモリセル形成領域ではビットコンタクト開口部において半導体基板6を覆うように、3層の膜を形成する。次に、図5及び6に示すように、フォトリソグラフィ法およびエッチング法などにより、酸化シリコン膜10、高誘電率絶縁膜11、窒化チタン膜12、多結晶シリコン膜13及び14、窒化タングステン膜及びタングステン膜15、並びに窒化シリコン膜16を加工する。この加工により、メモリセル形成領域上では、多結晶シリコン膜14、窒化タングステン膜及びタングステン膜15多結晶シリコン膜14、窒化タングステン膜及びタングステン膜15は、第1の導体膜を構成するからなる複数のビット線18第1の配線が形成される。また、この加工により、周辺回路形成領域のPウェル8及びNウェル9上にはそれぞれ、酸化シリコン膜10及び高誘電率絶縁膜11からなるゲート絶縁膜、窒化チタン膜12、多結晶シリコン膜13及び14、窒化タングステン膜及びタングステン膜15からなる第1の積層体17が形成される。第1の積層体17は、ゲート絶縁膜10及び11と、ゲート電極12及び13と、第1の導体膜14及び15とからなる。また、第1の積層体上には、窒化シリコン膜16からなるハードマスクが形成される。次に、図7に示すように、半導体基板6上の全面に、ALDAtomicLayerDeposition法により、窒化シリコン膜20第1の絶縁膜を形成する。半導体基板上の全面にフォトレジスト22を形成した後、周辺回路形成領域上のフォトレジスト22を除去して、フォトレジストパターンを形成する。周辺回路形成領域上の窒化シリコン膜20をエッチバックして、第1の積層体17及びハードマスク16の側壁を覆うように、オフセットスペーサ第1の絶縁膜20aとして窒化シリコン膜を残留させる。この際、フォトレジスト22で覆われたメモリセル形成領域は当該エッチングには曝されず、窒化シリコン膜20は複数のビット線18を覆うように形成される。フォトレジストパターン22を除去した後、メモリセル形成領域及び周辺回路形成領域のNウェル9上に、第1のマスク図示していないを設ける。ハードマスク16、オフセットスペーサ20a及び第1のマスクを用いて、周辺回路形成領域のPウェル8内にn型導電型の不純物をイオン注入して、ゲート電極12及び13の側方下部にLDD領域21aを形成する第1の不純物のイオン注入。第1のマスクを除去した後、メモリセル形成領域及び周辺回路形成領域のPウェル8上に、第2のマスク図示していないを設ける。ハードマスク16、オフセットスペーサ20a及び第2のマスクを用いて、周辺回路形成領域のNウェル9内にp型導電型の不純物をイオン注入して、ゲート電極12及び13の側方下部にLDD領域21bを形成する第1の不純物のイオン注入。この後、第2のマスクを除去する。次に、図8に示すように、半導体基板6上の全面に、酸化シリコン膜第2の絶縁膜を形成する。なお、第2の絶縁膜は、後述する図10のウェットエッチング第1のエッチング工程において、エッチングレートが窒化シリコン膜20第1の絶縁膜よりも高くなる材料であれば酸化シリコン膜に限定されない。半導体基板6上の全面にフォトレジスト図示していないを形成した後、メモリセル形成領域上のフォトレジストを除去して、フォトレジストパターンを形成する。このフォトレジストパターンをマスクに用いたウェットエッチングにより、メモリセル形成領域上の酸化シリコン膜を除去する第1の工程。ここでは、酸化シリコン膜と窒化シリコン膜20とが異なる絶縁膜であるため、メモリセル形成領域のビット線18間に埋設された酸化シリコン膜を、ビット線18を覆う窒化シリコン膜20に対して選択的に除去できる。この観点から、メモリセル形成領域においてビット線18を覆うように形成する第1の絶縁膜の材料は、酸化シリコンと異なり第2の絶縁膜を選択的に除去するため、かつ、酸化剤として寄与しない絶縁膜であれば良く、窒化シリコンに限定されない。その後、フォトレジストパターンを除去する。半導体基板6上の全面にフォトレジスト図示していないを形成した後、周辺回路形成領域上のフォトレジストを除去して、フォトレジストパターンを形成する。周辺回路形成領域上の酸化シリコン膜をエッチバックして、オフセットスペーサ第1の絶縁膜20aに、サイドウォールスペーサ第2の絶縁膜23aとして酸化シリコン膜を残留させる。次に、図9に示すように、フォトレジストパターンを除去した後、メモリセル形成領域及び周辺回路形成領域のNウェル9上に、第3のマスク図示していないを設ける。ハードマスク16、オフセットスペーサ20a、サイドウォールスペーサ23a、及び第3のマスクを用いて、周辺回路形成領域のPウェル8内に、第1の不純物のイオン注入よりも高濃度かつ主面からの深さが深くなるようにn型導電型の不純物のイオン注入を行う第2の不純物のイオン注入。これにより、ゲート電極12及び13の側方下部にソース及びドレイン24aを形成する。第3のマスクを除去した後、メモリセル形成領域及び周辺回路形成領域のPウェル8上に、第4のマスク図示していないを設ける。ハードマスク16、オフセットスペーサ20a、サイドウォールスペーサ23a、及び第4のマスクを用いて、周辺回路形成領域のNウェル9内に、第1の不純物のイオン注入よりも高濃度のp型導電型の不純物のイオン注入を行う第2の不純物のイオン注入。これにより、ゲート電極12及び13の側方下部にソース及びドレイン24bを形成する。この後、第4のマスクを除去する。次に、図10に示すように、リソグラフィー技術とエッチング技術を利用して、周辺回路形成領域上のサイドウォールスペーサ23aを、サイドウォールスペーサ23aに対して選択的に除去する。エッチング技術としては特に限定されないが、ウェットエッチング第1のエッチングを利用することが好ましい。また、この際、ウェットエッチング第1のエッチングの条件は、サイドウォールスペーサ23a第2の絶縁膜のエッチングレートがオフセットスペーサ20a第1の絶縁膜よりも高くなるように設定する。この後第2の工程、半導体基板6に対して熱処理アニール処理を行う。これにより、周辺回路形成領域のPウェル8及びNウェル9内に注入されたソース/ドレイン24a及び24b中の不純物が活性化される。この工程では、予めサイドウォールスペーサ23aを除去した状態で熱処理を行うため、サイドウォールスペーサ酸化シリコン膜23aから、ゲート絶縁膜10及び11への酸化剤の侵入を防止することができる。また、オフセットスペーサ20aは窒化シリコン膜であるため、オフセットスペーサ20aからゲート絶縁膜10及び11への酸化剤の侵入は起こらない。この結果、高誘電率絶縁膜11などゲート絶縁膜10及び11を構成する膜のEOTの増加および負の固定チャージの誘起を抑制できる。これにより、閾値電圧の変動やオン電流の低下を抑制できる。次に、図11に示すように、半導体基板6上の全面に、CVD法により、ライナー膜として窒化シリコン膜27を形成する。この際、メモリセル形成領域上の酸化シリコン膜は除去されているため、ビット線18間を完全に埋設させることなく、窒化シリコン膜27を形成することができる。この結果、後述する図12の工程で、窒化シリコン膜27を、容量コンタクトホール開口時のエッチングストッパとして用いることができる。次に、SODSpinOnDielectric;層間絶縁膜膜28を形成した後、熱処理を行う。ライナー膜27をストッパとして、SOD膜28に対してCMP法を行うことにより、SOD膜28を平坦化させる。次に、図12に示すように、フォトリソグラフィ法およびエッチング法などにより、SOD膜28からなる層間絶縁膜に、容量コンタクトホール29接続孔およびコンタクトホール30を形成する。具体的には、メモリセル形成領域では、SOD膜28からなる層間絶縁膜に、その表面から、ビット線18間に位置する活性領域4ソースまたはドレインである基板の主面までを貫通するように、層間絶縁膜に容量コンタクトホール29を形成する。ここでは、ライナー膜27およびオフセットスペーサ20aがドライエッチング保護膜として機能し、ビット線18の間に自己整合的に容量コンタクトホール29を形成することができる。次に、図13に示すように、公知の技術により容量コンタクトホール29およびコンタクトホール30の中に導電膜を埋め込むことでそれぞれ、コンタクトプラグ接続プラグ31及び33を形成する。この際、図13に示すように、容量コンタクトホール29の側壁には窒化シリコンからなるサイドウォール膜32を形成しても良い。次に、図14に示すように、メモリセル形成領域内では容量コンタクトプラグ31に電気的に接続された容量コンタクトパッド35、周辺回路形成領域図14中には周辺回路形成領域を示していない内ではソース及びドレイン24a及び24bに電気的に接続された配線を、公知の方法により形成する。続いて、メモリセル形成領域には、公知の方法により、下部電極36、容量絶縁膜38、及び上部電極37からなるクラウン型のキャパシタCapを形成する。キャパシタCapは、容量コンタクトパッド35に電気的に接続されている。これにより、キャパシタCap、電界効果トランジスタ、及びビット線18を有するDRAMを備えた、本実施例の半導体装置が完成する。本実施例の半導体装置のメモリセル領域には、半導体基板6内に設けられた溝型のゲート電極1と、ゲート絶縁膜2と、ソース及びドレインを備えた電界効果トランジスタが設けられている。半導体基板6上の層間絶縁膜28内には、この電界効果トランジスタのソースまたはドレインに電気的に接続されるようにビット線18が設けられている。ビット線18は、ソースまたはドレインの側から順に、多結晶シリコン膜14、並びに窒化タングステン膜及びタングステン膜15からなる第1の導体膜によって構成されている。ビット線18上には、窒化シリコン膜からなるハードマスク16が設けられている。また、電界効果トランジスタのソースまたはドレインに接続されるように容量コンタクトプラグ31が設けられている。ビット線18と容量コンタクトプラグ31との間は、窒化シリコン膜20及び27とサイドウォール膜32によって電気的に絶縁されている。容量コンタクトプラグ31は、容量コンタクトパッド35を介して、キャパシタCapに電気的に接続されている。キャパシタCapは、下部電極36、容量絶縁膜38及び上部電極37から構成されている。周辺回路領域には、プレナー型のnチャネル型とpチャネル型の第1の電界効果トランジスタが形成されている。各チャネル型のトランジスタは、半導体基板6上に順に設けられた、ゲート絶縁膜10及び11、ゲート電極12及び13並びに第1の導体膜14及び15を有する。nチャネル型及びpチャネル型のトランジスタのゲート絶縁膜は、酸化シリコン膜10、及び高誘電率絶縁膜High-k膜11からなる。各チャネル型のトランジスタのゲート電極は窒化チタン膜12及び多結晶シリコン膜13からなり、第1の導体膜は多結晶シリコン膜14、窒化タングステン膜及びタングステン膜15からなる。第1の導体膜上には、ハードマスク16が設けられている。各チャネル型のトランジスタのゲート絶縁膜10及び11、ゲート電極12及び13並びに第1の導体膜14及び15ゲート絶縁膜10及び11と、ゲート電極12及び13と、第1の導体膜14及び15とから第1の積層体17が構成されるの側壁上には、LDD領域21a及び21bを形成するためのオフセットスペーサ20aとして窒化シリコン膜が形成されている。本実施例では、周辺回路領域の第1の電界効果トランジスタから予めサイドウォールスペーサ23aを除去した状態で熱処理を行い、ソース及びドレイン用の不純物を活性化させる。このため、サイドウォールスペーサ酸化シリコン膜23aから、ゲート絶縁膜10及び11への酸化剤の侵入を防止することができる。この結果、高誘電率絶縁膜11などゲート絶縁膜10及び11を構成する膜のEOTの増加および負の固定チャージの誘起を抑制できる。これにより、閾値電圧の変動やオン電流の低下を抑制できる。また、半導体装置の構成によっては、メモリセル領域のビット線18の間隔は、周辺回路領域のトランジスタのゲート電極12及び13を含む第1の積層体17の間隔よりも狭いことがある。この場合、周辺回路領域のサイドウォールスペーサ用に形成した絶縁膜が、メモリセル領域のビット線18間を埋設してしまう。ビット線18間に容量コンタクトプラグ31を形成する際には、層間絶縁膜28酸化シリコン膜内に容量コンタクトホール29を形成するためのドライエッチングに対するエッチストッパとしてライナー膜27窒化シリコン膜を形成する。そこで、このライナー膜27を形成するためには、ビット線18間に埋設されたサイドウォールスペーサ用の絶縁膜を、ウェットエッチングにより等方的に除去する必要がある。この際、関連する半導体装置の製造方法では、ライナー膜とサイドウォールスペーサ用の絶縁膜を窒化シリコン膜で形成している。このため、サイドウォールスペーサ用の絶縁膜をウェットエッチングで除去する際に、ライナー膜も除去されて、ビット線がウェットエッチングに曝されるおそれがあり、好ましくない。これに対して、本実施例では、ライナー膜27を窒化シリコン膜で形成し、ビット線18間は酸化シリコン膜で埋設するため、この埋設膜酸化シリコン膜を選択的に除去できる。このため、ビット線18がウェットエッチングに曝されるといった問題が生じない。以上のように、本実施例によれば、ゲート電極12及び13及びゲート絶縁膜10及び11への酸化剤の影響による素子特性の劣化を抑制しつつ、ビット線18間に埋設された絶縁膜を選択的に除去し得ることで素子の微細化を実現できる。なお、本実施例では、サイドウォールスペーサ用の絶縁膜として酸化シリコン膜を使用した。しかし、上記のソース及びドレイン用不純物の活性化熱処理時のゲート絶縁膜10及び11のEOT増加は、サイドウォールスペーサ用の絶縁膜中に酸化剤を含む場合に起こる。このため、第2の絶縁膜としては酸化シリコン膜に限定されず、酸化剤を含む絶縁膜の場合にも本実施例と同様の効果を奏することができる。酸化剤としては、ゲート絶縁膜を酸化する作用を有するものであれば特に限定されず、原子状、分子状のものが存在し、例えば、酸素原子を挙げることができる。また、酸化剤を含む絶縁膜としては、酸窒化シリコン膜SiON膜を挙げることができる。