"基板と、前記基板の第1表面に配置され、それぞれ複数のフィンガーを有するゲート電極、ソース電極およびドレイン電極と、前記ソース電極の下部に配置されたVIAホールと、前記基板の第1表面とは反対側の第2表面に配置され、前記VIAホールを介して前記ソース電極に接続された接地電極とを備え、前記VIAホールは、前記基板を形成する化合物半導体結晶のへき開方向とは異なる方向に沿って配置されることを特徴とする半導体装置。前記半導体装置は、さらに、前記基板上に配置された窒化物系化合物半導体層を備え、前記VIAホールは、窒化物系化合物半導体層を形成する化合物半導体結晶のへき開方向とは異なる方向に沿って配置されることを特徴とする請求項1に記載の半導体装置。隣接する前記VIAホール同士は、異なる線上に沿って互い違いにそれぞれ配置されることを特徴とする請求項1または2に記載の半導体装置。隣接する前記VIAホール同士は、前記ソース電極の第1の位置の下部と第2の位置の下部とに互い違いにそれぞれ配置されることを特徴とする請求項1または2に記載の半導体装置。前記基板を形成する前記化合物半導体結晶は、GaAs、SiCまたはGaNであることを特徴とする請求項1に記載の半導体装置。しかし、このような半導体装置に形成されるVIAホールは、互いのホール間隔が狭いため、高密度にVIAホールが並んで形成される。このとき、VIAホールの並ぶ方向と、化合物半導体GaAs、SiC等結晶のへき開面CleavedFacets方向とが一致すると、素子が割れやすくなり、その結果、素子の形成歩留りを低下させてしまうという問題があった。本実施の形態が解決しようとする課題は、VIAホールを高密度に形成したとしても半導体素子が割れやすくなるのを防止し、素子の形成歩留りを向上させることができる半導体装置を提供することにある。本実施の形態に係る半導体装置は、基板と、ゲート電極、ソース電極およびドレイン電極と、VIAホールと、接地電極とを備える。ゲート電極、ソース電極およびドレイン電極は、基板の第1表面に配置され、それぞれ複数のフィンガーを有する。VIAホールは、ソース電極の下部に配置される。接地電極は、基板の第1表面とは反対側の第2表面に配置され、VIAホールを介してソース電極に接続される。ここで、VIAホールは、基板を形成する化合物半導体結晶のへき開方向とは異なる方向に沿って配置される。次に、図面を参照して、実施の形態を説明する。以下において、同じ要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。半導体素子構造実施の形態に係る半導体装置の模式的平面パターン構成の拡大図は、図1aに示すように表され、図1aのJ部分の拡大図は、図1bに示すように表され、図1aに示す半導体装置に形成されるVIAホールの形成パターンは、図1cに例示される。また、実施の形態に係る半導体装置の構成例1~5は、それぞれ図3~図6に示すように表される。図3~図6のそれぞれにおいて、aは、図1bのI-I線に沿う模式的断面構造図であり、bは図1bのII-II線に沿う模式的断面構造図である。実施の形態に係る半導体装置は、半絶縁性基板110と、半絶縁性基板110の第1表面に配置され、それぞれ複数のフィンガーを有するゲートフィンガー電極124、ソースフィンガー電極120およびドレインフィンガー電極122と、半絶縁性基板110の第1表面に配置され、ゲートフィンガー電極124およびドレインフィンガー電極122ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極G1,G2,...,G6、およびドレイン端子電極D1,D2,...,D6と、各ソースフィンガー電極120の下部に配置されたVIAホールSC11,SC12,SC21,SC22,...,SC61,SC62,SC71と、半絶縁性基板110の第1表面と反対側の第2表面に配置され、VIAホールSC11,SC12,SC21,SC22,...,SC61,SC62,SC71を介してソースフィンガー電極120に接続された接地電極125とを備える。ソースフィンガー電極120の下部に形成されるVIAホールSC11,SC12,SC21,SC22,...,SC61,SC62,SC71の内壁に形成されたバリア金属層図示省略およびバリア金属層上に形成されVIAホールを充填する充填金属層132を介して、ソースフィンガー電極120は、接地電極125に接続されている。半絶縁性基板110は、GaAs基板、SiC基板、GaN基板、SiC基板上にGaNエピタキシャル層を形成した基板、SiC基板上にGaN/AlGaNからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかである。ここで、一旦、図7に転じると、図7aは、比較例に係る半導体装置の模式的平面パターン構成の拡大図であり、図7bは、図7aに示した比較例に係る半導体装置に形成されたVIAホールの形成パターンを例示している。比較例に係る半導体装置においても、ソースフィンガー電極120の下部にVIAホールSC11,SC12,SC21,SC22,...,SC61,SC62,SC71が配置されており、VIAホールSC11,SC12,SC21,SC22,...,SC61,SC62,SC71の内壁に形成されたバリア金属層図示省略およびバリア金属層上に形成されVIAホールを充填する充填金属層図示省略を介して、ソースフィンガー電極120は、接地電極図示省略に接続される。図7において、D線は、比較例に係る半導体装置を形成する化合物半導体結晶のへき開面方向を示している。半導体結晶としては、例えば、ガリウムヒ素GaAs基板結晶、炭化ケイ素SiC基板結晶や、基板上に形成された窒化物系化合物半導体例えば、窒化ガリウムGaNの結晶などが挙げられる。化合物半導体結晶のへき開面は、例えば、GaAs結晶基板は011面であり、SiC結晶基板は01-10面である。実施の形態に係る半導体装置および比較例に係る半導体装置で用いられる化合物半導体結晶GaN、SiCのへき開面方向の例は、模式的に図8に示すように表される。化合物半導体結晶GaN、SiCのへき開面は、図8に示すように、例えば10-10、1-100、01-10、若しくは-1010、-1100、0-110である。図9は、実施の形態に係る半導体装置および比較例に係る半導体装置で用いられる半導体基板ウェハGaN、SiCの上面を例示している。オリエンテーションフラットOFは、へき開面例えば01-01面を認識するために形成され、ウェハ1の上面にデバイスを作製する際に、へき開面方位に対する角度調整などの基準として用いられる。図9においては、化合物半導体結晶GaN、SiCのへき開面方向の6回対象方向A-A、B-B、C-Cが例示されている。一方、実施の形態に係る半導体装置および比較例に係る半導体装置で用いられる半導体基板GaAs、Siの面方位を例示する模式図であって、100面の例は図10aに示すように表され、001面の例は図10bに示すように表される。図10aの例では、オリエンテーションフラットOFに垂直な<011>方向若しくは、オリエンテーションフラットOFに平行な<011>方向がへき開面方向となり、図10bの例では、オリエンテーションフラットOFに垂直な<110>方向若しくは、オリエンテーションフラットOFに平行な<01―1>方向がへき開面方向となる。図7に示すような半導体装置に形成されるVIAホールSC11,SC12,SC21,SC22,...,SC61,SC62,SC71は、互いのホール間隔が狭い例えば、D線方向のホール間隔は、約200μm程度であり、D線方向のホール幅は、約20~30μm程度であるため、VIAホールSC11,SC12,SC21,SC22,...,SC61,SC62,SC71が高密度に並んで形成される。そして、図7の比較例に係る半導体装置のように、VIAホールSC11,SC12,SC21,SC22,...,SC61,SC62,SC71の並ぶ方向と、化合物半導体結晶のへき開面方向D線とが一致すると、半導体素子が割れやすくなり、その結果、素子の形成歩留りを低下させてしまう。再び図1に戻って、実施の形態に係る半導体装置によれば、VIAホールSC11,SC21,SC31,...,SC61,SC71をソースフィンガー電極120の一方の側第1の位置の下部に形成配置し、VIAホールSC12,SC22,SC32,...,SC52,SC62をソースフィンガー電極120の他方の側第2の位置の下部に形成配置している。すなわち、互いに隣接するVIAホールSC例えば、VIAホールSC11とVIAホールSC12同士は、互い違いに第1の位置と第2の位置に形成配置されている異なる線上に沿って、互い違いにそれぞれが形成配置されている。これにより、実施の形態に係る半導体装置に形成配置されるVIAホールSC11,SC12,SC21,SC22,...,SC61,SC62,SC71は、比較例のVIAホールと比べると、へき開方向とは異なる方向にバラつきをもたせて配置されており、化合物半導体結晶のへき開面方向に高密度に近接に並んで形成されない。したがって、半導体素子は割れにくくなり、素子の形成歩留りを低下させてしまうといった問題を回避することができる。構造例1実施の形態に係る半導体装置の構成例1は、図2aに示すように、p型の半導体基板110aと、p型の半導体基板110aの第1表面上に配置されたp型のエピタキシャル成長層112aと、p型のエピタキシャル成長層112a上に配置されたn型のソース領域126ドレイン領域128と、ソース領域126ドレイン領域128間のp型の半導体基板110a上に配置されたゲート絶縁膜123と、ソース領域126上に配置されたソースフィンガー電極120、ゲート絶縁膜123上に配置されたゲートフィンガー電極124およびドレイン領域128上に配置されたドレインフィンガー電極122とを備える。ソースフィンガー電極120の下部には、図2bに示すように、VIAホールSCが配置され、p型の半導体基板110aの第1表面と反対側の第2表面に接地電極125が配置される。ソースフィンガー電極120は、ソースフィンガー電極120の下部に形成されたVIAホールSCの内壁に形成されたバリア金属層図示省略およびバリア金属層上に形成されVIAホールを充填する充填金属層132を介して、接地電極125に接続されている。図2に示す構成例1では、SiC系のMOSトランジスタMetalOxideSemiconductorTransistorが示されている。構造例2実施の形態に係る半導体装置の構成例2は、図3aに示すように、半絶縁性基板110と、半絶縁性基板110の第1表面上に配置された窒化物系化合物半導体層112と、窒化物系化合物半導体層112上に配置されたアルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118と、アルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118上に配置されたソースフィンガー電極S120、ゲートフィンガー電極G124およびドレインフィンガー電極D122とを備える。窒化物系化合物半導体層112とアルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118との界面には、2次元電子ガス2DEG:TwoDimensionalElectronGas層116が形成されている。ソースフィンガー電極120の下部には、図3bに示すように、VIAホールSCが配置され、半絶縁性基板110の第1表面と反対側の第2表面に接地電極125が配置される。ソースフィンガー電極120は、ソースフィンガー電極120の下部に形成されたVIAホールSCの内壁に形成されたバリア金属層図示省略およびバリア金属層上に形成されVIAホールを充填する充填金属層132を介して、接地電極125に接続されている。図3に示す構成例2では、GaN系の高電子移動度トランジスタHEMT:HighElectronMobilityTransistorが示されている。構造例3実施の形態に係る半導体装置の構成例3は、図4aに示すように、半絶縁性基板110と、半絶縁性基板110の第1表面上に配置された窒化物系化合物半導体層112と、窒化物系化合物半導体層112上に配置されたソース領域126およびドレイン領域128と、ソース領域126上に配置されたソースフィンガー電極S120、窒化物系化合物半導体層112上に配置されたゲートフィンガー電極G124およびドレイン領域128上に配置されたドレインフィンガー電極D122とを備える。窒化物系化合物半導体層112とゲートフィンガー電極G124との界面には、ショットキーコンタクトSchottkyContactが形成されている。ソースフィンガー電極120の下部には、図4bに示すように、VIAホールSCが配置され、半絶縁性基板110の第1表面と反対側の第2表面に接地電極125が配置される。ソースフィンガー電極120は、ソースフィンガー電極120の下部に形成されたVIAホールSCの内壁に形成されたバリア金属層図示省略およびバリア金属層上に形成されVIAホールを充填する充填金属層132を介して、接地電極125に接続されている。図4に示す構成例3では、GaN系の金属-半導体電界効果トランジスタMESFET:MetalSemiconductorFieldEffectTransistorが示されている。尚、半絶縁性基板110としてGaAs半絶縁性基板を使用し、窒化物系化合物半導体層112の代わりにGaAs系の化合物半導体層を適用しても良い。その場合には、図4に示す構成例3では、GaAs系のMESFETが示される。構造例4実施の形態に係る半導体装置の構成例4は、図5aに示すように、半絶縁性基板110と、半絶縁性基板110の第1表面上に配置された窒化物系化合物半導体層112と、窒化物系化合物半導体層112上に配置されたアルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118と、アルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118上に配置されたソースフィンガー電極S120およびドレインフィンガー電極D122と、アルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118上のリセス部に配置されたゲートフィンガー電極G124とを備える。窒化物系化合物半導体層112とアルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118との界面には、2DEG層116が形成されている。ソースフィンガー電極120の下部には、図5bに示すように、VIAホールSCが配置され、半絶縁性基板110の第1表面と反対側の第2表面に接地電極125が配置される。ソースフィンガー電極120は、ソースフィンガー電極120の下部に形成されたVIAホールSCの内壁に形成されたバリア金属層図示省略およびバリア金属層上に形成されVIAホールを充填する充填金属層132を介して、接地電極125に接続されている。図5に示す構成例4では、HEMTが示されている。構造例5実施の形態に係る半導体装置の構成例5は、図6aに示すように、半絶縁性基板110と、半絶縁性基板110の第1表面上に配置された窒化物系化合物半導体層112と、窒化物系化合物半導体層112上に配置されたアルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118と、アルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118上に配置されたソースフィンガー電極S120およびドレインフィンガー電極D122と、アルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118上の2段リセス部に配置されたゲートフィンガー電極124とを備える。窒化物系化合物半導体層112とアルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118との界面には、2DEG層116が形成されている。ソースフィンガー電極120の下部には、図6bに示すように、VIAホールSCが配置され、半絶縁性基板110の第1表面と反対側の第2表面に接地電極125が配置される。ソースフィンガー電極120は、ソースフィンガー電極120の下部に形成されたVIAホールSCの内壁に形成されたバリア金属層図示省略およびバリア金属層上に形成されVIAホールを充填する充填金属層132を介して、接地電極125に接続されている。図6に示す構成例5では、HEMTが示されている。ソースフィンガー電極120およびドレインフィンガー電極122は、例えば、Ti/Alなどで形成される。ゲートフィンガー電極124は、例えばNi/Auなどで形成することができる。なお、半導体装置140において、ゲートフィンガー電極124、ソースフィンガー電極120およびドレインフィンガー電極122の長手方向のパターン長は、動作周波数が高くなるにつれて、短く設定される。例えば、ミリ波帯においては、パターン長は、約25μm~50μmである。また、ソースフィンガー電極120の幅は、例えば、約40~50μm程度であり、ソースフィンガー電極120の長さ長手方向のサイズは、例えば、約70μm程度である。VIAホールSCの幅は、例えば、約20~30μm程度であり、VIAホールSCの長さ長手方向のサイズは、例えば、約50μm程度である。ソースフィンガー電極120のうち、VIAホールSCが形成されない余白部分の寸法は、上下左右とも約10μmずつである。なお、VIAホールSCの形状は、図1などに示したように、長方形状に形成することもできるし、例えば、正方形状に形成してもよい。変形例1図11aは、実施の形態に係る半導体装置の模式的平面パターン構成の変形例1の拡大図であり、図11bは、図11aに示す半導体装置に形成されるVIAホールの形成パターンを例示している。図11に示すように、実施の形態に係る半導体装置の変形例1によれば、VIAホールSC11をソースフィンガー電極120の一方の側第1の位置の下部に形成配置し、VIAホールSC12をソースフィンガー電極120の中央部第3の位置の下部に形成配置し、VIAホールSC21をソースフィンガー電極120の他方の側第2の位置の下部に形成配置し、VIAホールSC22をソースフィンガー電極120の中央部第3の位置の下部に形成配置し、VIAホールSC131をソースフィンガー電極120の一方の側第1の位置の下部に形成配置し、...、VIAホールSC61をソースフィンガー電極120の他方の側第2の位置の下部に形成配置し、VIAホールSC62をソースフィンガー電極120の中央部第3の位置の下部に形成配置し、VIAホールSC71をソースフィンガー電極120の一方の側第1の位置の下部に形成配置している。すなわち、隣接するVIAホールSC例えば、VIAホールSC11とVIAホールSC12とVIAホールSC21は、互い違いに第1の位置と第3の位置と第2の位置にそれぞれが形成配置されている異なる線上に沿って、互い違いにそれぞれが形成配置されている。変形例2図12aは、実施の形態に係る半導体装置の模式的平面パターン構成の変形例2の拡大図であり、図12bは、図12aに示す半導体装置に形成されるVIAホールの形成パターンを例示している。図12に示すように、実施の形態に係る半導体装置の変形例2によれば、VIAホールSC11およびSC12をソースフィンガー電極120の一方の側第1の位置の下部に形成配置し、VIAホールSC21およびSC22をソースフィンガー電極120の他方の側第2の位置の下部に形成配置し、VIAホールSC31およびSC32をソースフィンガー電極120の一方の側第1の位置の下部に形成配置し、...、VIAホールSC61およびSC62をソースフィンガー電極120の他方の側第2の位置の下部に形成配置し、VIAホールSC71およびSC72をソースフィンガー電極120の一方の側第1の位置の下部に形成配置している。すなわち、隣接するVIAホールSC例えば、VIAホールSC11およびSC12とVIAホールSC21およびSC22は、2組ずつ互い違いに第1の位置と第2の位置にそれぞれが形成配置されている2組ずつ、異なる線上に沿って互い違いにそれぞれ形成配置されている。変形例3図13aは、実施の形態に係る半導体装置の模式的平面パターン構成の変形例3の拡大図であり、図13bは、図13aに示す半導体装置に形成されるVIAホールの形成パターンを例示している。図13に示すように、実施の形態に係る半導体装置の変形例3によれば、2組のVIAホールSC11をソースフィンガー電極120の一方の側第1の位置の下部と他方の側第2の位置の下部にそれぞれ形成配置し、1組のVIAホールSC12をソースフィンガー電極120の中央部第3の位置の下部に形成配置し、2組のVIAホールSC21をソースフィンガー電極120の一方の側第1の位置の下部と他方の側第2の位置の下部にそれぞれ形成配置し、1組のVIAホールSC22をソースフィンガー電極120の中央部第3の位置の下部に形成配置し、...、1組のVIAホールSC62をソースフィンガー電極120の中央部第3の位置の下部に形成配置し、2組のVIAホールSC71をソースフィンガー電極120の一方の側第1の位置の下部と他方の側第2の位置の下部にそれぞれ形成配置している。すなわち、隣接するVIAホールSC例えば、2組のVIAホールSC11と、1組のVIAホールSC12は、互い違いに、第1の位置および第2の位置と、第3の位置とにそれぞれが形成配置されている2組のVIAホールSC11と1組のVIAホールSC12とは、異なる線上に沿って互い違いにそれぞれが形成配置されている。変形例4図14aは、実施の形態に係る半導体装置の模式的平面パターン構成の変形例4の拡大図であり、図14bは、図14aに示す半導体装置に形成されるVIAホールの形成パターンを例示している。図14に示すように、実施の形態に係る半導体装置の変形例4によれば、2組のVIAホールSC11をソースフィンガー電極120の一方の側第1の位置の下部と中央部第3の位置の下部にそれぞれ形成配置し、2組のVIAホールSC12をソースフィンガー電極120の他方の側第2の位置の下部と中央部第3の位置の下部にそれぞれ形成配置し、2組のVIAホールSC21をソースフィンガー電極120の一方の側第1の位置の下部と他方の側第2の位置の下部にそれぞれ形成配置し、...、2組のVIAホールSC61をソースフィンガー電極120の他方の側第2の位置の下部と中央部第3の位置の下部にそれぞれ形成配置し、2組のVIAホールSC62をソースフィンガー電極120の一方の側第1の位置の下部と他方の側第2の位置の下部にそれぞれ形成配置し、2組のVIAホールSC71をソースフィンガー電極120の一方の側第1の位置の下部と中央部第3の位置の下部にそれぞれ形成配置している。すなわち、隣接するVIAホールSC例えば、2組のVIAホールSC11と2組のVIAホールSC12と2組のVIAホールSC21は、互い違いに、第1の位置および第2の位置と、第2の位置および第3の位置と、第1の位置および第2の位置にそれぞれが形成配置されている隣接する2組のVIAホールのうち少なくとも一方のVIAホール同士は、それぞれが異なる線上に沿って形成配置されている。変形例5図15aは、実施の形態に係る半導体装置の模式的平面パターン構成の変形例5の拡大図であり、図15bは、図15aに示す半導体装置に形成されるVIAホールの形成パターンを例示している。図15に示すように、実施の形態に係る半導体装置の変形例5によれば、2組のVIAホールSC11をソースフィンガー電極120の一方の側第1の位置の下部と中央部第3の位置の下部にそれぞれ形成配置し、2組のVIAホールSC12をソースフィンガー電極120の一方の側第1の位置の下部と他方の側第2の位置の下部にそれぞれ形成配置し、2組のVIAホールSC21をソースフィンガー電極120の中央部第3の位置の下部と他方の側第2の位置の下部にそれぞれ形成配置し、...、2組のVIAホールSC61をソースフィンガー電極120の他方の側第2の位置の下部と中央部第3の位置の下部にそれぞれ形成配置し、2組のVIAホールSC62をソースフィンガー電極120の一方の側第1の位置の下部と他方の側第2の位置の下部にそれぞれ形成配置し、2組のVIAホールSC71をソースフィンガー電極120の一方の側第1の位置の下部と中央部第3の位置の下部にそれぞれ形成配置している。すなわち、隣接するVIAホールSC例えば、2組のVIAホールSC11と2組のVIAホールSC12と2組のVIAホールSC21は、互い違いに、第1の位置および第3の位置と、第1の位置および第2の位置と、第2の位置および第3の位置にそれぞれが形成配置されている隣接する2組のVIAホールのうち少なくとも一方のVIAホール同士は、それぞれが異なる線上に沿って形成配置されている。このように、実施の形態に係る半導体装置の変形例1~5に形成配置されるVIAホールSC11,SC12,SC21,SC22,...,SC61,SC62,SC71は、比較例のVIAホールと比べると、へき開方向とは異なる方向にバラつきをもたせて配置されており、化合物半導体結晶のへき開面方向に高密度に近接に並んで形成されることがない。したがって、半導体素子は割れにくくなり、素子の形成歩留りを低下させてしまうといった問題を回避することができる。以上説明した実施形態によれば、VIAホールを高密度に形成したとしても半導体素子が割れやすくなるのを防止し、素子の形成歩留りを向上させることができる半導体装置を提供することができる。その他の実施の形態実施の形態およびその変形例1~5に係る半導体装置を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。実施の形態およびその変形例1~5に係る半導体装置において、半導体のn型p型の導電型を逆にしてもよい。なお、実施の形態に係る半導体装置としては、FET、HEMTに限らず、LDMOSLaterallyDiffusedMetalOxideSemiconductorFieldEffectTransistorやヘテロ接合バイポーラトランジスタHBT:HeterojunctionBipolarTransistorなどの増幅素子なども適用できることは言うまでもない。このように、ここでは記載していない様々な実施の形態などを含む。"