第1の方向に延びる複数本のワード線を含むワード線配線層と、前記第1の方向に対して交差する第2の方向に延びる複数本のビット線を含むビット線配線層と、各前記ワード線と各前記ビット線との間に接続されたピラーと、前記ピラー間に設けられ、酸化物からなる層間絶縁膜と、酸化物以外の絶縁材料からなる保護絶縁層と、を備え、前記ワード線配線層及び前記ビット線配線層は交互に積層されており、前記ピラーは、整流素子層と、前記整流素子層上に設けられた下部電極層と、前記下部電極層上に設けられた絶縁性の芯材層と、前記芯材層上に設けられ、前記芯材層の側面上には設けられていない上部電極層と、前記芯材層の側面上に設けられ、前記芯材層の周囲を囲み、前記下部電極層及び前記上部電極層に接し、複数のカーボンナノチューブが隙間を介して集合した抵抗変化層と、を有し、前記保護絶縁層は、前記抵抗変化層と前記層間絶縁膜との間に設けられており、上方から見て、前記整流素子層の面積は前記抵抗変化層の面積よりも大きい記憶装置。下部電極層と、前記下部電極層上に設けられた絶縁性の芯材層と、前記芯材層上に設けられ、前記芯材層の側面上には設けられていない上部電極層と、前記芯材層の側面上に設けられ、前記下部電極層及び前記上部電極層に接し、複数の微小導電体が隙間を介して集合した抵抗変化層と、を備えた記憶装置。前記微小導電体はカーボンナノチューブである請求項2記載の記憶装置。第1の方向に延びる複数本のワード線を含むワード線配線層と、前記第1の方向に対して交差する第2の方向に延びる複数本のビット線を含むビット線配線層と、をさらに備え、前記ワード線配線層及び前記ビット線配線層は交互に積層されており、前記下部電極層、前記芯材層、前記上部電極層及び前記抵抗変化層は、各前記ワード線と各前記ビット線との間に接続されたピラーを形成している請求項2または3に記載の記憶装置。前記ピラー間に設けられた層間絶縁膜と、前記抵抗変化層と前記層間絶縁膜との間に設けられた保護絶縁層と、をさらに備え、前記層間絶縁膜は酸化物からなり、前記保護絶縁層は酸化物以外の絶縁材料からなる請求項4記載の記憶装置。前記抵抗変化層は、前記芯材層の側面のうち、前記芯材層のすぐ下に設けられた前記ワード線又は前記ビット線が延びる方向に対して平行な領域上に設けられている請求項4または5に記載の記憶装置。前記抵抗変化層は、前記芯材層の周囲を囲むように設けられている請求項2~5のいずれか1つに記載の記憶装置。前記下部電極層の下方に設けられた整流素子層をさらに備え、上方から見て、前記整流素子層の面積は前記抵抗変化層の面積よりも大きい請求項2~7のいずれか1つに記載の記憶装置。下部電極層、絶縁性の芯材層及び上部電極層をこの順に積層させる工程と、前記上部電極層、前記芯材層及び前記下部電極層をパターニングして積層体を形成する工程と、前記積層体の側面上に、複数の微小導電体が隙間を介して集合した抵抗変化層を形成する工程と、を備えた記憶装置の製造方法。第1の方向に延びる複数本のワード線を含むワード線配線層を形成する工程と、整流素子層、下部電極層、絶縁性の芯材層及び上部電極層をこの順に積層させて積層体を形成する工程と、前記上部電極層、前記芯材層及び前記下部電極層を選択的に除去することにより、前記ワード線の直上域にマトリクス状に配列された複数本のピラー上部を形成する工程と、前記ピラー上部を覆うように、複数の微小導電体が隙間を介して集合した抵抗変化層を形成する工程と、前記整流素子層を選択的に除去して前記ピラー上部の直下域に残留させると共に、前記抵抗変化層を選択的に除去して前記ピラー上部の側面上に残留させることにより、ピラーを形成する工程と、前記ピラーの相互間に層間絶縁膜を形成する工程と、前記ピラーの直上域を繋ぐ位置に、前記第1の方向に対して交差する第2の方向に延びる複数本のビット線を形成することにより、ビット線配線層を形成する工程と、を備えた記憶装置の製造方法。前記ピラーを形成する工程の前に、前記抵抗変化層を覆う保護絶縁層を形成する工程をさらに備えた請求項10記載の記憶装置の製造方法。前記保護絶縁層を酸化物以外の絶縁材料により形成し、前記層間絶縁膜を酸化物により形成する請求項11記載の記憶装置の製造方法。第1の配線材料層、第1の整流素子層、第1の下部電極層、第1の芯材層及び第1の上部電極層を積層する工程と、前記第1の上部電極層、前記第1の芯材層、前記第1の下部電極層を選択的に除去して、第1の方向に延びる第1のライン積層体を形成する工程と、前記第1のライン積層体を覆うように、複数の微小導電体が隙間を介して集合した第1の抵抗変化層を形成する工程と、前記第1の整流素子層及び前記第1の配線材料層を選択的に除去して、前記第1のライン積層体の直下域に残留させることにより、前記第1の整流素子層及び前記第1のライン積層体を分断して第1の積層体を形成し、前記第1の配線材料層を分断してワード線を形成する工程と、全面に層間絶縁膜を形成し、前記第1の上部電極層をストッパとして平坦化処理を施す工程と、前記第1の積層体及び前記層間絶縁膜上に、第2の配線材料層、第2の整流素子層、第2の下部電極層、第2の芯材層及び第2の上部電極層を積層する工程と、前記第2の上部電極層、前記第2の芯材層、前記第2の下部電極層を選択的に除去して、前記第1の方向に対して交差した第2の方向に延びる第2のライン積層体を形成する工程と、前記第2のライン積層体を覆うように、複数の微小導電体が隙間を介して集合した第2の抵抗変化層を形成する工程と、前記第2の整流素子層、前記第2の配線材料層及び前記第1の積層体を選択的に除去して、前記第2のライン積層体の直下域に残留させることにより、前記第2の整流素子層及び前記第2のライン積層体を分断して第2の積層体を形成し、前記第2の配線材料層を分断してビット線を形成し、前記第1の積層体を分断してピラーを形成する工程と、全面に層間絶縁膜を形成し、前記第2の上部電極層をストッパとして平坦化処理を施す工程と、を備えた記憶装置の製造方法。前記第1の抵抗変化層を形成する工程の後、前記第1のライン積層体の直下域に残留させる工程の前に、第1の保護絶縁層を形成する工程と、前記第2の抵抗変化層を形成する工程の後、前記第2のライン積層体の直下域に残留させる工程の前に、第2の保護絶縁層を形成する工程と、をさらに備えた請求項13記載の記憶装置の製造方法。前記第1及び第2の保護絶縁層を酸化物以外の絶縁材料により形成し、前記層間絶縁膜を酸化物により形成する請求項14記載の記憶装置の製造方法。本発明の目的は、信頼性が高い記憶装置及びその製造方法を提供することである。実施形態に係る記憶装置は、下部電極層と、前記下部電極層上に設けられた絶縁性の芯材層と、前記芯材層上に設けられ、前記芯材層の側面上には設けられていない上部電極層と、前記芯材層の側面上に設けられ、前記下部電極層及び前記上部電極層に接し、複数の微小導電体が隙間を介して集合した抵抗変化層と、を備える。実施形態に係る記憶装置の製造方法は、下部電極層、絶縁性の芯材層及び上部電極層をこの順に積層させる工程と、前記上部電極層、前記芯材層及び前記下部電極層をパターニングして積層体を形成する工程と、前記積層体の側面上に、複数の微小導電体が隙間を介して集合した抵抗変化層を形成する工程と、を備える。以下、図面を参照しつつ、本発明の実施形態について説明する。先ず、第1の実施形態について説明する。図1は、本実施形態に係る記憶装置を例示する斜視図であり、図2は、本実施形態におけるピラーを例示する断面図であり、図3a及びbは、図2に示すA-A’線による断面図であり、図4は、抵抗変化層を例示する断面図である。本実施形態に係る記憶装置は、ReRAMである。図1に示すように、本実施形態に係る記憶装置1においては、シリコン基板11が設けられており、シリコン基板11の上層部分及び上面上には、記憶装置1の駆動回路図示せずが形成されている。シリコン基板11上には、駆動回路を埋め込むように、例えばシリコン酸化物からなる層間絶縁膜12が設けられており、層間絶縁膜12上にはメモリセル部13が設けられている。メモリセル部13においては、シリコン基板11の上面に平行な一方向以下、ワード線方向というに延びる複数本のワード線WLを含むワード線配線層14と、シリコン基板11の上面に平行な方向であって、ワード線方向に対して交差、例えば直交する方向以下、ビット線方向というに延びる複数本のビット線BLを含むビット線配線層15とが、層間絶縁膜17図2参照を介して交互に積層されている。また、ワード線WL同士、ビット線BL同士、ワード線WLとビット線BLとは、相互に接していない。そして、各ワード線WLと各ビット線BLとの最近接点には、シリコン基板11の上面に対して垂直な方向以下、上下方向というに延びるピラー16が設けられている。ピラー16は、各ワード線WLと各ビット線BLとの間に接続されている。1本のピラー16により、1つのメモリセルが構成されている。すなわち、記憶装置1は、ワード線WLとビット線BLとの最近接点毎にメモリセルが配置されたクロスポイント型の装置である。ワード線WL、ビット線BL及びピラー16の相互間は、層間絶縁膜17によって埋め込まれている。また、ピラー16と層間絶縁膜17との間には、例えばシリコン窒化物からなる絶縁膜18が設けられている。図2及び図3aに示すように、各ピラー16においては、シリコン基板11側から上方に向かって、バリアメタル層21、整流素子層22、シリサイド層23、下部電極層24、芯材層25及び上部電極層26がこの順に積層されている。下部電極層24、芯材層25及び上部電極層26の側面上には、抵抗変化層27が設けられている。抵抗変化層27は、下部電極層24、芯材層25及び上部電極層26に接しており、下部電極層24、芯材層25及び上部電極層26の周囲を囲んでいる。抵抗変化層27の周囲には、保護絶縁層28が設けられている。なお、図2においては、抵抗変化層27の下面が整流素子層22とシリサイド層23との界面と同じ高さに位置する例を示しているが、抵抗変化層27の下面は、整流素子層22の内部、シリサイド層23の内部又は下部電極層24の内部と同じ高さに位置していてもよい。バリアメタル層21は例えばワード線WLに接しており、上部電極層26は例えばビット線BLに接している。また、ワード線WLは、金属からなる配線本体31と、配線本体31の下面を覆うバリアメタル層32とから構成されている。最下層のワード線WLについては、バリアメタル層32が配線本体31の下面の他に、側面も覆っている。ビット線BLは、金属からなる配線本体33と、配線本体33の下面を覆うバリアメタル層34とから構成されている。なお、図1、図3a及びb、図4においては、層間絶縁膜17及び絶縁膜18は図示が省略されている。ワード線WLの配線本体31及びビット線BLの配線本体33は、例えば、タングステンW等の導電性材料によって形成されている。バリアメタル層21は、ワード線WLと選択素子層22との間の拡散を防止すると共に、密着性を改善する層であり、バリアメタル層32は、層間絶縁膜12又は17と配線本体31との間の拡散を防止すると共に、密着性を改善する層であり、バリアメタル層34は、層間絶縁膜17と配線本体33との間、及び上部電極層26と配線本体33との間の拡散を防止すると共に、密着性を改善する層である。バリアメタル層21、32及び34は、例えば窒化チタンTiN、窒化タンタルTaN又は窒化タングステンWN等の導電性材料により形成されている。整流素子層22は、例えばポリシリコンダイオードからなり、下層側から順に、導電形がn形のn形層、真性半導体からなるi形層、及び導電形がp形のp形層が積層されている。又は、整流素子層22は、ショットキーダイオードであってもよい。これにより、整流素子層22は、例えば、ビット線BLにワード線WLよりも高い電位が供給された場合にのみ電流を流し、逆方向の電流は流さない選択素子層として機能する。電流が流れる方向、すなわち上下方向から見て、整流素子層22の面積は抵抗変化層27の面積よりも大きい。シリサイド層23は、例えば、チタンシリサイドTiSiによって形成されている。下部電極層24は、窒化チタン等の導電性材料によって形成されている。芯材層25は、絶縁性材料、例えば、シリコン酸化物又はシリコン窒化物により形成されている。芯材層25の形状は、軸方向を上下方向とした柱状であり、例えば、図3aに示すような円柱状である。又は、図3bに示すような角が丸められた四角柱状であってもよい。芯材層25の高さは、例えば、5~30nm程度である。上部電極層26は、例えば、タングステンW等の導電性材料によって形成されている。図4に示すように、抵抗変化層27は、例えば、微小導電体、例えば、フラーレン、グラフェン、カーボンナノチューブ、カーボンナノリボン等のナノスケールの結晶構造をもつカーボンナノマテリアルが隙間を介して集合したナノマテリアル集合層である。図4においては、微小導電体がCNTカーボンナノチューブ41であり、隙間42を介して集合した例を示している。隙間42は空気層となっており、従って、抵抗変化層27の構造は中空構造である。各CNT41の長手方向は、抵抗変化層27の膜面に対してほぼ平行であるが、膜面内においては、様々な方向を向いている。保護絶縁層28は、酸化物以外の絶縁材料によって形成されており、例えば、シリコン窒化物によって形成されている。絶縁膜18は、例えばシリコン窒化物により形成されている。層間絶縁膜17は、例えばシリコン酸化物によって形成されている。次に、本実施形態に係る記憶装置の製造方法について説明する。図5a及びb、図6a及びb、図7a及びb、図8a及びbは、本実施形態に係る記憶装置の製造方法を例示する工程断面図である。先ず、図1に示すように、シリコン基板11の上面に、メモリセル部13を駆動するための駆動回路を形成する。次に、シリコン基板11上に層間絶縁膜12を形成する。次に、層間絶縁膜12内に、駆動回路まで到達するコンタクト図示せずを形成する。次に、図5aに示すように、層間絶縁膜12の上層部分に、例えばダマシン法により、ワード線方向に相互に平行に延びる複数本のワード線WLを形成する。例えば、層間絶縁膜12の上面に形成した溝の内面上にバリアメタル層32を形成し、その後、溝の内部に配線本体31を埋め込むことにより、ワード線WLを形成する。なお、ワード線WLは、RIEreactiveionetching:反応性イオンエッチング法によって形成してもよい。これらの複数本のワード線WLにより、ワード線配線層14が形成される。次に、図5bに示すように、ワード線配線層14上の全面に、バリアメタル層21、整流素子層22、下部電極層24、芯材層25及び上部電極層26をこの順に形成することにより、積層体50を形成する。各層はそれぞれ1枚の連続膜として全面に成膜する。シリコンを含む整流素子層22上にチタンを含む下部電極層24を形成すると、シリコンとチタンが反応して、チタンシリサイドからなるシリサイド層23が形成される。次に、積層体50上に、例えば、シリコン酸化物又はシリコン窒化物等の絶縁性材料からなるハードマスク層51を形成し、その上にレジスト膜を形成する。そして、リソグラフィ法により、このレジスト膜をパターニングして、ワード線WLの直上域に、複数の島状のレジストパターン52をマトリクス状に配列させる。レジストパターン52は、ピラー16を形成する予定の領域に形成する。次に、図6aに示すように、レジストパターン52図5b参照をマスクとしてRIE等の異方性エッチングを施す。このエッチングは、シリサイド層23を完全に貫通し、整流素子層22の上部に到達した時点で停止させる。例えば、整流素子層22が、下側から順にn形層、i形層及びp形層が積層されたポリシリコンダイオードである場合、最上層のp形層内でエッチングを停止させる。これにより、上部電極層26、芯材層25、下部電極層24及びシリサイド層23が選択的に除去されて、ワード線WLの直上域にマトリクス状に配列された複数の島状のピラー上部16aが形成される。一方、この時点では、整流素子層22及びバリアメタル層21は分断されない。なお、このエッチングは、シリサイド層23又は下部電極層24内で停止させてもよい。次に、全体を洗浄し、エッチングに伴う副生成物を除去する。次に、図6bに示すように、カーボンナノマテリアル、例えばカーボンナノチューブCNTを溶媒、例えば水に分散させた分散液を塗布し、乾燥させ、ベークすることにより、全面に抵抗変化層27を形成する。抵抗変化層27は、ピラー上部16a及びハードマスク層51を覆うと共に、整流素子層22の上面のうちピラー上部16aによって覆われていない領域を覆う。分散液を乾燥及びベークさせて厚さが減少する過程で、CNT41が延びる方向は、膜面方向に近づく。また、下地との間に働く分子間力により、CNT41は下地の凹凸に沿ってほぼ均一に配置される。次に、抵抗変化層27を覆うように、全面に保護絶縁層28を成膜する。保護絶縁層28は、抵抗変化層27のカーボンナノマテリアル、例えばCNT41を酸化しないように、酸化物以外の絶縁性材料、例えば、シリコン窒化物により形成する。次に、図7aに示すように、ハードマスク層51をマスクとしてRIE等の異方性エッチングを施す。このエッチングは、バリアメタル層21を貫通した後に停止させる。これにより、整流素子層22及びバリアメタル層21が選択的に除去されると共に、ピラー上部16aの直下域に残留する。なお、図6aに示す工程において、エッチングがシリサイド層23内又は下部電極層24内で停止された場合には、本工程において、下部電極層24及びシリサイド層23が分断される。このとき、抵抗変化層27及び保護絶縁層28も選択的に除去されて、ピラー上部16aの側面上のみに残留する。これにより、ピラー16が形成される。このとき、抵抗変化層27は保護絶縁層28により保護されているため、RIEによってダメージを受けることはない。次に、図7bに示すように、全面に絶縁膜18を形成する。次に、例えばシリコン酸化物を堆積させて、ピラー16を埋め込むように、層間絶縁膜17を形成する。次に、図8aに示すように、上部電極層26をストッパとしてCMPchemicalmechanicalpolishing:化学的機械研磨等の平坦化処理を施す。次に、図8bに示すように、ダマシン法又はRIE法により、ピラー16の直上域を繋ぐ位置に、ビット線方向に延びる複数本のビット線BLを形成すると共に、ビット線BL間に層間絶縁膜17を埋め込む。これにより、ビット線配線層15が形成される。このとき、抵抗変化層27の上端部においては、隙間42内にバリアメタル層34を形成する導電性材料が染み込み、環状の染込部分27a図2参照が形成される。但し、染込部分27aが上部電極層26の下面よりも下方まで進出しなければ、問題はない。次に、上述と同様な方法により、ビット線BL上にピラー16を形成する。このピラー16を形成する際には、上述のワード線WL上に形成したピラー16に対して、選択素子層22におけるn形層、i形層及びp形層の積層順序を逆にする。以後、同様な方法により、ワード線配線層14、複数本のピラー16、ビット線配線層15及び複数本のピラー16を繰り返し形成する。これにより、本実施形態に係る記憶装置1が製造される。次に、本実施形態の動作について説明する。本実施形態に係る記憶装置1においては、各ピラー16において、下部電極層24と上部電極層26との間に、抵抗変化層27を介した電流経路が形成される。そして、抵抗変化層27は、高抵抗状態と低抵抗状態の2つの状態を持つことができる。なお、芯材層25は絶縁性であるため、芯材層25内には実質的に電流が流れない。但し、リーク電流を抑えるためには、芯材層25の電気抵抗値は可及的に高いことが望ましい。CNT41が集合した抵抗変化層27が2水準の抵抗値を持つメカニズムは完全には解明されていないが、例えば、以下のように考えられる。抵抗変化層27に電圧が印加されていないときは、CNT41同士、CNT41と下部電極層24、CNT41と上部電極層26は概ね相互に離隔した状態にあり、抵抗変化層27は高抵抗状態にある。一方、抵抗変化層27に電圧を印加すると、CNT41間にクーロン力が発生して、引きつけ合う。そして、この電圧を一定時間以上継続して印加すると、クーロン力によってCNT41が移動回転し、隣のCNT41又は下部電極層24若しくは上部電極層26と接触し、下部電極層24と上部電極層26との間に、複数本のCNT41を介した電流経路が形成される。この結果、抵抗変化層27は低抵抗状態となる。この状態は、抵抗変化層27に電圧が印加されなくなっても、維持される。また、抵抗変化層27に、例えばナノ秒オーダーの短時間のパルス電圧を印加すると、CNT41同士の接触部分が発熱し、CNT41同士が離れる。この結果、抵抗変化層27は高抵抗状態に戻る。このように、抵抗変化層27は高抵抗状態と低抵抗状態の2つの状態を持つことができ、これにより、2値のデータを記憶することができる。このような動作を実現するために、CNT41間には適度な隙間42が形成されていることが必要である。次に、本実施形態の効果について説明する。本実施形態においては、図5bに示す工程において、下部電極層24、芯材層25及び上部電極層26を積層し、図6aに示す工程において、これらをピラー形状にパターニングした後、図6bに示す工程において、下部電極層24、芯材層25及び上部電極層26の側面上に抵抗変化層27を形成している。すなわち、上部電極層26を形成した後、抵抗変化層27を形成している。このため、上部電極層26を形成する際に、上部電極層26の導電性材料が抵抗変化層27の隙間42内に侵入することがない。これにより、隙間42内に侵入した導電性材料を介して、下部電極層24と上部電極層26とが短絡することがない。また、隙間42内に侵入した導電性材料に起因して、メモリセル間で電気的特性がばらつくことがない。このように、本実施形態によれば、信頼性が高い記憶装置を実現することができる。また、本実施形態においては、抵抗変化層27はピラー16の側面部分に形成されるため、抵抗変化層27を下地として、リソグラフィ及びパターン転写等の処理を行うことがない。抵抗変化層27においては、カーボンナノマテリアルの局所的な凝集等により、表面にナノメートルオーダーのミクロ的なラフネスが生じることがある。このため、抵抗変化層27を下地としてリソグラフィを行うと、焦点ぼけが発生し、露光の精度が低下してパターンに不良が発生する場合がある。また、ミクロ的なラフネスがある抵抗変化層27を下地としてパターン転写を行うと、凹部における抜け残り、及び、凸部におけるパターン消失が発生する場合がある。更に、3次元クロスポイント構造においては、各ピラー層における抵抗変化層27のラフネスが、積層を重ねるにつれて積算されてしまう。しかしながら、本実施形態においては、抵抗変化層27を下地としてこれらの処理を行うことがないため、上述の不具合が生じない。また、各抵抗変化層27ラフネスが積算されることもない。このような理由により、メモリセルごとの電気特性のばらつきが小さい。これによっても、記憶装置1の信頼性を向上させることができる。更に、本実施形態においては、抵抗変化層27をピラー16の側面部分に形成している。このため、抵抗変化層27上に、ハードマスク層51等の厚い膜を形成する必要がない。また、本実施形態においては、図6bに示す工程において、全面に抵抗変化層27を形成した後、図7aに示す工程において、ピラー16毎に抵抗変化層27を分断しているため、抵抗変化層27が連続膜である時間が短い。これにより、抵抗変化層27が膜応力によって剥がれることを抑制できる。更にまた、本実施形態においては、図6aに示す工程において、上部電極層26、芯材層25、下部電極層24及びシリサイド層23をエッチングした後、洗浄して副生成物を除去し、その後、図6bに示す工程において、抵抗変化層27及び保護絶縁層28を形成している。そして、図7aに示す工程において、整流素子層22及びバリアメタル層21をエッチングしている。このように、本実施形態によれば、抵抗変化層27を形成する工程と保護絶縁層28を形成する工程との間に、エッチング工程が存在しないため、抵抗変化層27にエッチングの際に生成される副生成物が付着することがない。更にまた、本実施形態においては、ピラー16の機械的な強度が、芯材層25によって担保されている。芯材層25の材料には、下部電極層24及び上部電極層26に対して化学的に結合する材料を選ぶことができる。これにより、芯材層25と下部電極層24及び上部電極層26との密着強度も高めることができる。このように、本実施形態においては、ピラー16に芯材層25が設けられているため、ピラー16の機械的な強度が高く、ピラー16が倒壊しにくい。例えば、洗浄後の乾燥工程において、洗浄液の表面張力によってピラー16が倒壊する可能性が低い。このため、記憶装置1は信頼性が高い。更にまた、本実施形態においては、上下方向から見たピラー16の面積によって整流素子層22の面積を決定することができ、上下方向から見た芯材層25の直径及び抵抗変化層27の厚さにより、抵抗変化層27の面積を決定することができる。このように、本実施形態によれば、電流が流れる方向、すなわち、上下方向から見た整流素子層22の面積及び抵抗変化層27の面積を、相互に独立して決定することができる。特に、本実施形態においては、整流素子層22の面積が抵抗変化層27の面積よりも大きいため、より高品質な整流性を実現することができる。更にまた、本実施形態においては、芯材層25の高さを5~30nmとしている。芯材層25の高さを5nm以上とすることにより、芯材層25内をトンネル電流が流れることを抑制し、下部電極層24と上部電極層26との間のリーク電流を低減することができる。一方、芯材層25の高さを30nm以下とすることにより、ピラー16を形成する際のアスペクト比を抑え、加工精度を確保することができる。次に、本実施形態の比較例について説明する。図9は、本比較例に係る記憶装置のピラーを例示する断面図である。図9に示すように、本比較例に係る記憶装置においては、各ピラー116において、芯材層25図2参照が設けられておらず、下部電極層124、抵抗変化層127及び上部電極層126がこの順に積層されている。抵抗変化層127においては、CNT等のカーボンナノマテリアルが隙間を介して集合している。なお、図9においては、ピラー116を構成する層のうち、バリアメタル層、整流素子層及びシリサイド層は、図示を省略している。本比較例においては、下部電極層124、抵抗変化層127及び上部電極層126をこの順に積層した後、パターニングすることにより、ピラー116を形成する。このように、抵抗変化層127を成膜した後で上部電極層126を成膜しているため、上部電極層126を形成する導電性材料が抵抗変化層127の隙間内に侵入し、抵抗変化層127の上部に染込層127aが形成されてしまう。染込層127aにおいては、カーボンナノマテリアル間の隙間に導電性材料が充填されているため、電流はこの導電性材料を流れてしまい、全体として抵抗が変化しない。また、導電性材料の侵入深さ、すなわち、染込層127aの厚さは、ピラー116毎にばらつき、1本のピラー116内においてもばらつく。これにより、メモリセル間において抵抗変化層127の電気的特性がばらつく。また、染込層127aが下部電極層124に到達すると、下部電極層124と上部電極層126とが短絡してしまう。また、上述の如く、抵抗変化層127はカーボンナノマテリアルが隙間を介して緩く集合した層であるため、例えば不純物が混入することによって分子間力が発生すると、カーボンナノマテリアルが局所的に凝集し、表面にミクロ的なラフネスが発生することがある。そして、本比較例においては、抵抗変化層127上にハードマスク層及びレジストパターン等を積層しているため、このラフネスがハードマスク層及びレジストパターンに反映されてしまう。この結果、ピラー116を形成するためのリソグラフィにおいて、露光光の焦点ぼけが発生し、パターンに不良が発生する場合がある。また、レジストパターンのパターンをハードマスク層及びそれより下方の各層に転写する際に、凹部における抜け残り、及び、凸部におけるパターン消失が発生する場合がある。更に、本比較例に係る記憶装置は3次元クロスポイント構造であるため、各段における抵抗変化層127のラフネスが、積層を重ねるにつれて積算されてしまい、上段側のピラー116ほど、凹凸が大きくなってしまう。更にまた、抵抗変化層127を形成するカーボンナノマテリアルと、下部電極層124及び上部電極層126を形成する金属とは、化学的に結合せず、分子間力によって結合しているに過ぎないため、抵抗変化層127と下部電極層124及び上部電極層126とは、密着性が低い。そして、本比較例においては、パターニング前の連続膜の状態にある抵抗変化層127の上に、ピラー116をパターニングするためのハードマスク層等の厚い膜を形成している。このため、これらの膜の膜応力により、抵抗変化層127が下部電極層124から剥がれてしまうことがある。更にまた、本比較例においては、ピラー116における長手方向の一部を、抵抗変化層127のみによって構成しているが、上述の如く、抵抗変化層127はカーボンナノマテリアルの集合体であり、機械的強度が低い。このため、ピラー116は抵抗変化層127の部分で破断しやすく、従って、倒壊しやすい。特に、洗浄工程の後の乾燥工程において、洗浄液の表面張力によってピラー116が倒壊しやすい。このように、本比較例に係る記憶装置は、信頼性が低い。更にまた、本比較例においては、上部電極層126、抵抗変化層127、下部電極層124及び整流素子層図示せず等をエッチングしてピラー116を形成する際に、副生成物130が、抵抗変化層127の側面上にも付着してしまう。このため、抵抗変化層127の特性が劣化する。なお、エッチング後に、ピラー116を覆うように保護絶縁膜128を成膜しても、副生成物130はそれより前に生成されるため、保護絶縁膜128の内側に形成されてしまう。更にまた、本比較例においては、ピラー116における長手方向の一部を整流素子層が占め、他の一部を抵抗変化層127が占めているため、電流方向から見た整流素子層の面積及び抵抗変化層127の面積は、ピラー116の太さによって決まってしまう。このため、整流素子層の面積及び抵抗変化層127の面積を、独立して決定することが困難である。次に、第2の実施形態について説明する。図10は、本実施形態におけるピラーを例示する断面図である。図10に示すように、本実施形態に係る記憶装置2は、前述の第1の実施形態に係る記憶装置1図1~図4参照と比較して、抵抗変化層27及び保護絶縁層28が、ピラー16の側面の全周ではなく、相互に反対側の2ヶ所の領域のみに設けられている点が異なっている。すなわち、抵抗変化層27及び保護絶縁層28は、下部電極層24、芯材層25及び上部電極層26の側面のうち、これらの層のすぐ下に設けられたワード線WL又はビット線BLが延びる方向に対して略平行な領域上に設けられている。具体的には、図10に示すように、ワード線WL上に設けられたピラー16については、抵抗変化層27及び保護絶縁層28は、ワード線方向に対して略平行な領域25a上に形成されており、ビット線方向に対して平行な領域25b上には形成されていない。一方、ビット線BL上に設けられたピラー16については、抵抗変化層27及び保護絶縁層28は、ビット線方向に対して略平行な領域上に形成されており、ワード線方向に対して略平行な領域上には形成されていない。次に、本実施形態に係る記憶装置の製造方法について説明する。図11a及びb、図12a及びb、図13~図16は、本実施形態に係る記憶装置の製造方法を例示する工程斜視図である。先ず、図1に示すように、シリコン基板11の上面に駆動回路を形成する。次に、シリコン基板11上に層間絶縁膜12を形成し、駆動回路まで到達するコンタクト図示せずを形成する。次に、図11aに示すように、層間絶縁膜12上に、ワード線WLを形成するための配線材料層として、バリアメタル層32及び配線本体31を形成する。次に、バリアメタル層21、整流素子層22、下部電極層24、芯材層25及び上部電極層26をこの順に形成することにより、積層体55を形成する。バリアメタル層32から上部電極層26までの各層は、それぞれ1枚の連続膜として全面に成膜する。このとき、整流素子層22と下部電極層24との間には、シリサイド層23が形成される。次に、積層体55上にハードマスク層51を形成し、その上にレジスト膜を形成する。そして、リソグラフィ法により、このレジスト膜をパターニングして、ワード線方向に延びる複数本のライン状のレジストパターン56を形成する。レジストパターン56は、ワード線WLを形成する予定の領域に、ラインアンドスペースL/S状に配列させる。次に、図11bに示すように、レジストパターン56をマスクとしてRIE等の異方性エッチングを施す。このエッチングは、シリサイド層23を完全に貫通し、整流素子層22の上部に到達した時点で停止させる。これにより、積層体55の上部、すなわち、上部電極層26、芯材層25、下部電極層24及びシリサイド層23が選択的に除去されて、ワード線方向に延びるライン状の複数の上部積層体57が形成される上部積層体57上にはハードマスク層51が残留する。一方、この時点では、整流素子層22、バリアメタル層21、配線本体31及びバリアメタル層32は分断されない。なお、下部電極層24内又はシリサイド層23内において、エッチングを停止させてもよい。次に、全体を洗浄し、エッチングに伴う副生成物を除去する。次に、図12aに示すように、カーボンナノマテリアル、例えばカーボンナノチューブCNTを溶媒、例えば水に分散させた分散液を塗布し、乾燥させ、ベークすることにより、全面に抵抗変化層27を形成する。抵抗変化層27は、上部積層体57及びハードマスク層51を覆うと共に、整流素子層22の上面のうち上部積層体57によって覆われていない領域を覆う。次に、抵抗変化層27を覆うように、全面に保護絶縁層28を成膜する。保護絶縁層28は、抵抗変化層27のカーボンナノマテリアルを酸化しないように、酸化物以外の絶縁性材料、例えば、シリコン窒化物により形成する。次に、図12bに示すように、ハードマスク層51をマスクとしてRIE等の異方性エッチングを施す。このエッチングは、バリアメタル層32を貫通し、層間絶縁膜12に到達した後に停止させる。これにより、積層体55の下部、すなわち、整流素子層22及びバリアメタル層21、並びに、配線本体31及びバリアメタル層32が選択的に除去されて、上部積層体57の直下域に残留する。なお、図11bに示す工程において、エッチングをシリサイド層23内又は下部電極層24内で停止した場合は、本工程において、下部電極層24及びシリサイド層23が分断される。すなわち、積層体55の下部が、積層体55の上部上部積層体57に対して自己整合的にパターニングされる。このとき、抵抗変化層27及び保護絶縁層28も選択的に除去されて、上部積層体57の側面上のみに残留する。抵抗変化層27は保護絶縁層28により保護されているため、RIEによってダメージを受けることはない。このようにして、バリアメタル層21、整流素子層22、シリサイド層23、下部電極層24、芯材層25及び上部電極層26、並びに抵抗変化層27及び保護絶縁層28がワード線方向に延びるライン状に分断されて、ワード線積層体58が形成される。また、バリアメタル層32及び配線本体31がワード線方向に延びるライン状に分断されて、ワード線積層体58の直下域にワード線WLが形成される。なお、ワード線積層体58上にはハードマスク層51が残留する。次に、図13に示すように、全面に絶縁膜18を形成する。次に、例えばシリコン酸化物を堆積させて、ワード線積層体58を埋め込むように、層間絶縁膜17を形成する。これにより、ワード線WL間にも層間絶縁膜17が配置されて、複数本のワード線WLを含むワード線配線層14が形成される。次に、上部電極層26をストッパとしてCMP等の平坦化処理を施す。これにより、ハードマスク層51が除去され、上部電極層26及び層間絶縁膜17等が露出した平坦面が形成される。次に、図14に示すように、ビット線BLを形成するための配線材料層として、バリアメタル層34及び配線本体33を形成する。次に、2段目のバリアメタル層21、整流素子層22、下部電極層24、芯材層25及び上部電極層26をこの順に形成する。各層はそれぞれ1枚の連続膜として全面に成膜する。このとき、整流素子層22と下部電極層24との間には、シリサイド層23が形成される。2段目のバリアメタル層21から上部電極層26までの層により、積層体59が形成される。次に、積層体59上にハードマスク層51を形成し、その上にレジスト膜を形成する。そして、リソグラフィ法により、このレジスト膜をパターニングして、ビット線方向に延びる複数本のライン状のレジストパターン60を形成する。レジストパターン60は、ビット線BLを形成する予定の領域に、ラインアンドスペースL/S状に配列させる。次に、図15に示すように、レジストパターン60図14参照をマスクとしてRIE等の異方性エッチングを施す。このエッチングは、2段目のシリサイド層23を完全に貫通し、2段目の整流素子層22の上部に到達した時点で停止させる。これにより、積層体59の上部、すなわち、2段目の上部電極層26、芯材層25、下部電極層24及びシリサイド層23がワード線方向に沿って分断され、ビット線方向に延びるライン状の上部積層体61が形成される。上部積層体61上にはハードマスク層51が残留する。なお、このエッチングも、下部電極層24内又はシリサイド層23内で停止させてもよい。次に、全体を洗浄し、エッチングに伴う副生成物を除去する。次に、全面に抵抗変化層27及び保護絶縁層28を形成する。保護絶縁層28は、酸化物以外の絶縁性材料により形成する。次に、図16に示すように、ハードマスク層51図15参照をマスクとしてRIE等の異方性エッチングを施す。このエッチングは、1段目の整流素子層22を貫通し、ワード線WLに到達した段階で停止させる。これにより、積層体59の下部、すなわち、2段目の整流素子層22及びバリアメタル層21、並びに、配線本体33及びバリアメタル層34が選択的に除去されて、ワード線方向に沿って分断される。また、ワード線積層体58が選択的に除去されて、ワード線方向に沿って分断される。図15に示すエッチングが下部電極層24内又はシリサイド層23内で停止した場合においても、本工程において、下部電極層24及びシリサイド層23が分断される。図15に示す工程において、積層体59図14参照の上部、すなわち、2段目の上部電極層26、芯材層25、下部電極層24及びシリサイド層23は既にワード線方向に沿って分断されて上部積層体61となっているため、本工程において、積層体59の下部、すなわち、2段目の整流素子層22及びバリアメタル層21がワード線方向に沿って分断されることにより、積層体59全体がワード線方向に沿って分断され、これに伴って抵抗変化層27及び保護絶縁層28も分断される。この結果、ビット線方向に延びるビット線積層体62が形成される。ビット線積層体62は、2段目のバリアメタル層21、整流素子層22、シリサイド層33、下部電極層24、芯材層25及び上部電極層26がこの順に積層され、下部電極層24、芯材層25及び上部電極層26の側面上に抵抗変化層27及び保護絶縁層28が形成されたものである。また、配線本体33及びバリアメタル層34がワード線方向に沿って分断されることにより、ビット線BLが形成される。更に、ワード線積層体58は、図12bに示す工程において、既にビット線方向に沿って分断されているため、本工程においてワード線方向に沿って分断されることにより、ビット線方向及びワード線方向の双方に沿ってマトリクス状に配列された複数本のピラー16となる。次に、全面に絶縁膜18を形成し、層間絶縁膜17を形成する。これにより、ビット線BL間にも層間絶縁膜17が配置されて、複数本のビット線BLを含むビット線配線層15が形成される。次に、2段目の上部電極層26をストッパとしてCMP等の平坦化処理を施す。以後、同様にして、図11a~図16に示す工程を繰り返す。これにより、本実施形態に係る記憶装置2が製造される。この繰り返す工程を概略的に説明すると、下記<1>~<10>のようになる。<1>ワード線WLの材料であるバリアメタル層32及び配線本体31を積層し、その上にバリアメタル層21、整流素子層22、下部電極層24、芯材層25及び上部電極層26をこの順に積層して積層体55を形成する図11a。<2>積層体55上に、ハードマスク層51及びレジストパターン52を形成し、これをマスクとしてエッチングを施すことにより、積層体55の上部、すなわち、整流素子層22よりも上方の部分を、ワード線方向に延びるライン状の上部積層体57に分断する図11b。<3>上部積層体57を覆うように抵抗変化層27及び保護絶縁層28を形成する図12a。<4>ハードマスク層51をマスクとしてエッチングを施す。これにより、積層体55の下部を分断してワード線方向に延びるワード線積層体58を形成し、配線本体31及びバリアメタル層32を分断してワード線WLを形成し、もしあれば、その下のビット線積層体62図16参照を分断してピラー16を形成する図12b。<5>ワード線積層体58を覆うように層間絶縁膜17を形成し、上部電極層26をストッパとして上面を平坦化する図13。<6>ワード線積層体58上に、ビット線BLの材料であるバリアメタル層34及び配線本体33を積層し、その上にバリアメタル層21、整流素子層22、下部電極層24、芯材層25及び上部電極層26をこの順に積層して積層体59を形成する図14。<7>積層体59上に、ハードマスク層51及びレジストパターン60を形成し、これをマスクとしてエッチングを施すことにより、積層体59の上部をビット線方向に延びるライン状の上部積層体61に分断する図15。<8>上部積層体61を覆うように抵抗変化層27及び保護絶縁層28を形成する図15。<9>ハードマスク層51をマスクとしてエッチングを施す。これにより、積層体59の下部を分断して、ビット線方向に延びるビット線積層体62を形成し、配線本体33及びバリアメタル層34を分断してビット線BLを形成し、その下のワード線積層体58を分断してピラー16を形成する図16。<10>ピラー16及びビット線積層体62を覆うように層間絶縁膜17を形成し、上面を平坦化する図16。次に、本実施形態の効果について説明する。本実施形態においては、上述の<1>~<10>に示す一連の工程により、ワード線配線層14、複数本のピラー16からなる層、ビット線配線層15、複数本のピラー16からなる層の4層からなる基本構造体を作製することができる。このとき、上述の2及び7に示す工程において、それぞれリソグラフィを行っている。すなわち、2回のリソグラフィにより、上述の基本構造体を作製することができる。一方、前述の第1の実施形態においては、ワード線配線層14、複数本のピラー16からなる層、ビット線配線層15、複数本のピラー16からなる層を形成する際に、それぞれリソグラフィを行っている。すなわち、4回のリソグラフィにより、上述の基本構造体を作製している。このように、本実施形態によれば、前述の第1の実施形態と比較して、リソグラフィの回数を減らし、記憶装置の製造コストを低減することができる。一方、前述の第1の実施形態によれば、エッチングの際のアスペクト比を抑え、加工を容易にすることができる。また、本実施形態によれば、上下方向において隣り合う配線とピラーを、同じリソグラフィにより自己整合的に形成することができる。このため、位置合わせの精度が高い。本実施形態における上記以外の構成、製造方法、動作及び効果は、前述の第1の実施形態と同様である。以上説明した実施形態によれば、信頼性が高い記憶装置及びその製造方法を実現することができる。以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。