ゲート端子1aに印加される電圧に基づいて、ハイサイド側の端子となる第1端子1bとローサイド側の端子となる第2端子1cとの間に流す電流を制御する半導体スイッチング素子にて構成されるパワー半導体素子1と、前記パワー半導体素子1の前記ゲート端子1aに印加する電圧を制御するゲート駆動回路4とを有してなるパワー半導体素子の駆動回路であって、前記第1端子1bから所定距離離間した位置に配置され、サージ発生によって前記第1端子1bの電圧が上昇して絶縁破壊電圧に達したときに、前記第1端子1bとの間において放電を発生させる放電端子5、40と、前記第1端子1bと前記放電端子5との間の放電現象に基づいて、前記パワー半導体素子1のゲートを充電して該パワー半導体素子1をオンさせ、前記第1端子1bと前記第2端子1cとの間に電流を流すことで前記第1端子1bの電圧を低下させるゲート充電回路6、10、14とを備えていることを特徴とするパワー半導体素子の駆動回路。前記放電端子は、ゲート制御端子5であり、前記ゲート充電回路は、前記ゲート制御端子5と前記パワー半導体素子1の前記ゲート端子1aとの間に備えられる抵抗6であり、前記サージ発生によって前記ゲート制御端子5に印加されたサージ電圧が前記抵抗6を介して前記ゲート端子1aに印加されることにより、前記パワー半導体素子1のゲートを充電することを特徴とする請求項1に記載のパワー半導体素子の駆動回路。前記放電端子は、前記ゲート駆動回路4に備えられたゲート制御端子5であり、前記ゲート充電回路は、前記ゲート駆動回路4に備えられ、前記サージ発生によって前記ゲート制御端子5にサージ電圧が印加されると前記ゲート端子1aに対して所定電圧を印加した状態を所定期間中保持し、前記パワー半導体素子1をオンさせる電圧保持回路10を有していることを特徴とする請求項1または2に記載のパワー半導体素子の駆動回路。前記放電端子は、前記第2端子1cに接続される接続端子40であり、前記第2端子1cと前記接続端子40との間には分圧抵抗41、42が備えられていると共に、該分圧抵抗41、42で分圧された電圧が前記ゲート駆動回路4に備えられたゲート制御端子5に入力されており、前記ゲート充電回路は、前記サージ発生によって前記ゲート制御端子5に前記分圧抵抗41、42で分圧された電圧が印加されると前記ゲート端子1aに対して所定電圧を印加した状態を所定期間中保持し、前記パワー半導体素子1をオンさせる電圧保持回路10を有していることを特徴とする請求項1に記載のパワー半導体素子の駆動回路。前記パワー半導体素子1をフルオンさせるよりも小さな電圧を発生させる補助電源15を備え、前記ゲート充電回路は、前記電圧保持回路10にて前記所定期間中オンされるスイッチ14を有し、前記スイッチ14がオンされると、前記所定電圧として前記ゲート端子1aに対して前記補助電源15が発生させる補助電源電圧Vaを印加することを特徴とする請求項3または4に記載のパワー半導体素子の駆動回路。請求項1ないし5のいずれか1つに記載のパワー半導体素子の駆動回路が適用されるフルブリッジ回路であって、前記パワー半導体素子1を二つ直列接続した回路を二つ備え、該二つのパワー半導体素子1を直列接続した二つの回路のうち、一方の回路における前記二つのパワー半導体素子1の間と、他方の回路における前記二つのパワー半導体素子1の間に、負荷2を接続することで、該負荷2に対して交流電圧を印加して駆動を行うフルブリッジ回路。上記特許文献1に記載の駆動回路では、パワー半導体素子のターンオフ時、ドレイン-ソース間のサージ電圧がツェナー電圧を超えると、ドレイン-ゲート間が導通し、ゲート電圧を持ち上げる。これにより、サージ電圧をツェナー電圧パワー半導体素子の閾値電圧に制御する。しかしながら、大電力システムになるほど、ツェナーダイオードの電圧定格が大きくなるため、回路の大型化が問題となり、コスト高にもなる。また、上記したGaN半導体素子は、素子容量が小さく、寄生容量の影響を従来の半導体装置より受け易い。このため、ゲートへの寄生容量付加は、高速スイッチング性能を低下させることになる。本発明は上記点に鑑みて、高速スイッチング性能を低下させることなく、パワー半導体素子のサージ耐量向上と過電圧保護を図ることができるパワー半導体素子の駆動回路を提供することを目的とする。上記目的を達成するため、請求項1に記載の発明では、第1端子1bから所定距離離間した位置に配置され、サージ発生によって第1端子1bの電圧が上昇して絶縁破壊電圧に達したときに、第1端子1bとの間において放電を発生させる放電端子5、40と、第1端子1bと放電端子5との間の放電現象に基づいて、パワー半導体素子1のゲートを充電して該パワー半導体素子1をオンさせ、第1端子1bと第2端子1cとの間に電流を流すことで第1端子1bの電圧を低下させるゲート充電回路6、10、14とを備えていることを特徴としている。このように、第1端子1bから所定距離離間した位置に放電端子5、40を備え、サージ発生時に第1端子1bと放電端子5、40との間に放電が起こるようにしている。そして、この放電現象に伴って放電端子5、40にサージ電圧が印加されることで、パワー半導体素子1のゲートを充電し、パワー半導体素子1をオンさせることでサージエネルギーが吸収されるようにしている。これにより、第1端子1bに印加されるサージ電圧を抑制することが可能となり、パワー半導体素子1が破壊に至ることを抑制することが可能となる。したがって、パワー半導体素子1のサージ耐量向上が図れると共に第1端子1bに過電圧が印加されることが抑制でき、過電圧保護を図ることが可能となる。さらに、このような構成であれば、パワー半導体素子1のゲートへの寄生容量付加は小さいため、高速スイッチング性能を低下させることもない。よって、高速スイッチング性能を低下させることなく、パワー半導体素子の耐圧向上と過電圧保護を図ることができるパワー半導体素子1の駆動回路とすることが可能となる。例えば、請求項2に記載したように、放電端子をゲート制御端子5とし、ゲート充電回路として、ゲート制御端子5とパワー半導体素子1のゲート端子1aとの間に抵抗6を備え、サージ発生によってゲート制御端子5に印加されたサージ電圧が抵抗6を介してゲート端子1aに印加されるようにすることで、パワー半導体素子1のゲートを充電することができる。請求項3に記載の発明では、放電端子をゲート駆動回路4に備えられたゲート制御端子5とし、ゲート充電回路として、ゲート駆動回路4に備えられ、サージ発生によってゲート制御端子5にサージ電圧が印加されるとゲート端子1aに対して所定電圧を印加した状態を所定期間中保持し、パワー半導体素子1をオンさせる電圧保持回路10を有していることを特徴としている。このように、電圧保持回路10により、サージエネルギーを消費する期間中にパワー半導体素子1のゲート端子1aに所定電圧が印加されるようにし、この期間中にサージエネルギーを消費することができる。したがって、放電の発生回数を低減できるため、ノイズの問題を抑制できる。請求項4に記載の発明では、放電端子は、第2端子1cに接続される接続端子40であり、第2端子1cと接続端子40との間には分圧抵抗41、42が備えられていると共に、該分圧抵抗41、42で分圧された電圧がゲート駆動回路4に備えられたゲート制御端子5に入力されており、ゲート充電回路は、サージ発生によってゲート制御端子5に分圧抵抗41、42で分圧された電圧が印加されるとゲート端子1aに対して所定電圧を印加した状態を所定期間中保持し、パワー半導体素子1をオンさせる電圧保持回路10を有していることを特徴としている。このように、第1端子1bと第2端子1cに接続される接続端子40との間の放電現象に基づいて、第1端子1bのサージ電圧の抑制およびサージエネルギーを吸収するようにしても、請求項3に記載の効果を得ることができる。請求項5に記載の発明では、パワー半導体素子1をフルオンさせるよりも小さな電圧を発生させる補助電源15を備え、ゲート充電回路は、電圧保持回路10にて所定期間中オンされるスイッチ14を有し、スイッチ14がオンされると、所定電圧としてゲート端子1aに対して補助電源15が発生させる補助電源電圧Vaを印加することを特徴としている。このように、パワー半導体素子1をフルオンさせるよりも小さな電圧をゲート端子1aに印加することで、パワー半導体素子1をフルオンする場合と比較して、第1端子1bと第2端子1cの間に流す電流を制限したオン状態となるようにしている。このため、パワー半導体素子1をフルオンする場合と比較して、サージエネルギーを消費する時間がより短時間となるようにすることが可能となる。以上説明した請求項1ないし5に記載のパワー半導体素子の駆動回路は、例えば、請求項6に記載したように、パワー半導体素子1を二つ直列接続した回路を二つ備え、該二つのパワー半導体素子1を直列接続した二つの回路のうち、一方の回路における二つのパワー半導体素子1の間と、他方の回路における二つのパワー半導体素子1の間に、負荷2を接続することで、該負荷2に対して交流電圧を印加して駆動を行うフルブリッジ回路に適用できる。なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。第1実施形態本発明の第1実施形態について説明する。図1は、本実施形態にかかるパワー半導体素子の駆動回路を示した回路図である。以下、この図を参照して本実施形態にかかるパワー半導体素子の駆動回路について説明する。この図に示すように、半導体スイッチング素子にて構成されるパワー半導体素子1の制御端子1aの電圧を制御することによって、パワー半導体素子1のハイサイド側の端子となる第1端子1bとローサイド側の端子となる第2端子1cとの間に流す電流を制御する。これにより、パワー半導体素子1の第1端子1bに接続される負荷2に対して流す電流を制御する。なお、ここでは負荷2がパワー半導体素子1における第1端子1bに接続される場合について説明するが、第2端子1cに接続されていてもよい。また、本実施形態ではパワー半導体素子1をMOSFETとした場合について説明するが、IGBT、サイリスタ、GTOゲートターンオフサイリスタなどの他の半導体スイッチング素子によって構成されていても良い。パワー半導体素子1をMOSFETとする場合、制御端子はゲート端子、第1端子1bはドレイン端子、第2端子1cはソース端子となる。以下、制御端子1aをゲート端子、第1端子1bをドレイン端子、第2端子1cをソース端子として説明する。パワー半導体素子1のゲート端子1aの電圧以下、ゲート端子電圧というは、ゲート抵抗3を介してゲート駆動回路4によって制御され、このゲート端子電圧が制御されることで、パワー半導体素子1がオンオフされる。ゲート駆動回路4は、例えば外部の制御装置から入力されるゲート信号に基づいてゲート端子電圧を制御している。ドレイン端子1bから所定距離離間した位置には、放電端子となるゲート制御端子5が備えられている。ドレイン端子1bとゲート制御端子5との間は絶縁されており、例えば真空状態とされたり、空気もしくは所望のガスが介在した状態とされている。ドレイン端子1bとゲート制御端子5との間を真空状態としたり、これらの間に所望のガスを介在させる場合には、パワー半導体素子1の駆動回路全体、もしくは少なくともドレイン端子1bとゲート制御端子5との間を図示しないケースで密閉し、ケース内を真空状態もしくは所望のガスで充填させるようにしている。また、ゲート抵抗3とゲート端子1aとの接続配線とゲート制御端子5との間、つまりゲート制御端子5とゲート端子1aとの間には、ゲート充電回路を構成するための抵抗6が備えられている。さらに、ゲート端子1aと基準電位点、つまりソース端子1cと等電位とされる点本実施形態の場合はGND電位点との間にはツェナーダイオード7が備えられ、ゲート-ソース間電圧がツェナー電圧以上に上昇しないようにされている。このように構成されたパワー半導体素子1の駆動回路は、例えば抵抗6やツェナーダイオード7を外付け部品として構成し、ゲート抵抗3やゲート駆動回路4等をIC内に作り込んでいるが、これらすべてをIC内に作り込んでも良いし、必要に応じて外付け部品としても良い。続いて、本実施形態にかかるパワー半導体素子1の駆動回路を用いた場合の動作について説明する。図2は、パワー半導体素子1の駆動回路によるターンオフ時の基本動作を示したタイミングチャートである。なお、ターンオン時などの動作については従来と同様であるため、ここではターンオフ時の基本動作についてのみ説明する。まず、時点T0では、ゲート駆動回路4によってゲート端子電圧が閾値電圧以上とされていてパワー半導体素子1がオンさせられている。この状態から、時点T1に示すようにゲート端子電圧が0とされることでパワー半導体素子1がオフさせられる。このターンオフ時に、L負荷やノイズなどによってパワー半導体素子1のドレイン-ソース間にサージ電圧が発生することになる。このとき、何ら対策を取らなかった場合には、図2中において太破線で示したように、サージ電圧がドレイン端子電圧が電源電圧Vccよりも高くなって更に絶縁破壊電圧を超えて上昇し、パワー半導体素子1の耐圧以上の電圧まで上昇して、パワー半導体素子1の破壊を招くことになる。しかしながら、本実施形態にかかるパワー半導体素子1の駆動回路では、ドレイン端子1bから所定距離の位置にゲート制御端子5を配置し、これらの間を絶縁状態としている。このため、ドレイン端子1bとゲート制御端子5との間が絶縁破壊電圧に達したときに、放電現象により、ゲート制御端子5にサージ電圧が印加され、このサージ電圧が抵抗6を介してパワー半導体素子1のゲートに印加され、ゲートを充電する。これにより、時点T2においてパワー半導体素子1が瞬間的にオンし、ドレイン端子電圧が減少すると共に、この間に、サージ電圧に基づくエネルギー以下、サージエネルギーというがパワー半導体素子1のオン抵抗によって消費される。その後、サージエネルギーの吸収に伴ってパワー半導体素子1のゲート電圧が閾値電圧まで低下すると、再びドレイン端子電圧が上昇する。したがって、時点T3でドレイン端子1bとゲート制御端子5との間が絶縁破壊電圧に達したときに、再び放電現象により、ゲート制御端子5に電圧が発生し、この電圧が抵抗6を介してパワー半導体素子1のゲートを充電する。このような動作がサージエネルギーが無くなるまで繰り返され、これによりドレイン端子1bに印加されるサージ電圧を抑制することが可能となる。なお、絶縁破壊電圧[kV]は、パッシェンの法則により、例えば次式によって定義される。ここで、下記の数式中の3[kV]は大気中を想定したときの値であり、ドレイン端子1bとゲート制御端子5との間が真空状態とされていたり、これらの間に所望のガスが介在させられる場合には、それに応じた値となる。また、端子間距離とは、ドレイン端子1bとゲート制御端子5との間の距離を示している。数1絶縁破壊電圧[kV]=3[kV]×端子間距離[mm]この式に基づいて、ドレイン端子1bとゲート制御端子5との間の距離を調整することにより、絶縁破壊電圧がパワー半導体素子1の耐圧よりも小さくなるように選択している。これにより、パワー半導体素子1のドレイン-ソース間に発生させられるサージ電圧が絶縁破壊電圧に抑制され、パワー半導体素子1の耐圧より小さくされるため、サージ電圧によってパワー半導体素子1が破壊に至ることを抑制することが可能となる。以上説明したように、本実施形態にかかるパワー半導体素子1の駆動回路では、ドレイン端子1bから所定距離離間した位置にゲート制御端子5を備え、サージ発生時にドレイン端子1bとゲート制御端子5との間に放電が起こるようにしている。そして、この放電現象に伴ってゲート制御端子5にサージ電圧が印加されることで、パワー半導体素子1のゲートを充電し、パワー半導体素子1をオンさせることでサージエネルギーが吸収されるようにしている。これにより、ドレイン端子1bに印加されるサージ電圧を抑制することが可能となり、パワー半導体素子1が破壊に至ることを抑制することが可能となる。したがって、パワー半導体素子1のサージ耐量向上が図れると共にドレイン端子1bに過電圧が印加されることが抑制でき、過電圧保護を図ることが可能となる。さらに、このような構成であれば、パワー半導体素子1のゲートへの寄生容量付加は小さいため、高速スイッチング性能を低下させることもない。よって、高速スイッチング性能を低下させることなく、パワー半導体素子の耐圧向上と過電圧保護を図ることができるパワー半導体素子1の駆動回路とすることが可能となる。なお、このような構成のパワー半導体素子1の駆動回路では、ドレイン端子1bとゲート制御端子5との間で放電が生じることから、他の素子などへの影響を無くせるように、ドレイン端子1bとゲート制御端子5だけを他の素子から隔離した場所で露出させるようにすると好ましい。第2実施形態本発明の第2実施形態について説明する。本実施形態は、第1実施形態に対してゲート制御端子5の配置場所およびゲート駆動回路4の構成などを変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。図3は、本実施形態にかかるパワー半導体素子1の駆動回路の回路図である。この図に示すように、本実施形態では、ゲート制御端子5をゲート駆動回路4に備えると共に、ゲート駆動回路4内に電圧保持回路10と論理回路11および3つのスイッチ12~14を備え、さらにゲート駆動回路4に接続された補助電源15を備えている。本実施形態では、これらのうちの電圧保持回路10やスイッチ13および補助電源15などによってゲート充電回路が構成されている。なお、第1実施形態で備えていた抵抗6およびツェナーダイオード7については無くしてある。電圧保持回路10には、ゲート制御端子5の電圧が印加されるようになっており、サージ発生時にドレイン端子1bとゲート制御端子5との間に放電が起こったときに、サージ電圧が印加される。この電圧保持回路10は、サージ電圧が印加されたときに、サージエネルギーの消費に掛かる時間以上に設定された所定期間中、その旨を示す信号としてハイレベルを出力し、パワー半導体素子1のゲート端子電圧を後述するサージエネルギー吸収用の電圧に制御する。つまり、電圧保持回路10は、ゲート制御端子5に印加されるサージ電圧を信号源として扱い、サージ電圧が印加されたときにパワー半導体素子1のゲート端子電圧を制御している。論理回路11は、ゲート信号および電圧保持回路10の出力に基づいて、3つのスイッチ12~14のいずれか1つを所望のタイミングでオンさせるようにするものである。具体的には、論理回路11は、NOT回路11a、NOR回路11bおよびNAND回路11cを有した構成とされている。NOT回路11aは、第1スイッチ12と第2スイッチ13とに対して反転させた信号を入力するためのものであり、第1スイッチ12にはゲート信号が入力され、第2スイッチ12にはNOT回路11aによってゲート信号を反転した信号が入力されるようにしている。NOR回路11bは、ゲート信号具体的にはゲート信号を反転した信号だけでなく電圧保持回路10の出力でも第2スイッチ13をオンさせられるようにするものであり、NOT回路11aの出力および電圧保持回路10の出力を入力してそれらに応じて第2スイッチ13を制御する。NAND回路11cは、ゲート信号と電圧保持回路10の出力に基づいて第3スイッチ14を制御する。第1~第3スイッチ12~14は、パワー半導体素子1のゲート端子電圧を制御するスイッチである。第1、第2スイッチ12、13は、基本的には、パワー半導体素子1のオンオフを制御するためのスイッチとして用いられる。具体的には、第1スイッチ12がオンで第2スイッチ13がオフのときにはゲート端子電圧を電源電圧Vccとし、第1スイッチ12がオフで第2スイッチ13がオンのときにはゲート端子電圧をGND電位とする。第3スイッチ14は、パワー半導体素子1のゲート端子電圧をサージエネルギー吸収用の電圧、具体的にはパワー半導体素子1の閾値電圧の近傍の電圧であって、閾値電圧よりも大きく、かつ、パワー半導体素子1がフルオンするときの電圧よりも小さな電圧にするスイッチとして用いられる。補助電源15は、サージエネルギー吸収用の電圧に相当する補助電源電圧Vaを生成するものであり、第3スイッチ14がオンされたときにパワー半導体素子1のゲート端子1aに対して補助電源電圧Vaを印加する。以上のようにして、本実施形態にかかるパワー半導体素子1の駆動回路が構成されている。続いて、本実施形態にかかるパワー半導体素子1の駆動回路を用いた場合の動作について説明する。図4は、パワー半導体素子1の駆動回路によるターンオフ時の基本動作を示したタイミングチャートである。なお、本実施形態の場合もターンオン時などの動作については従来と同様であるため、ターンオフ時の基本動作についてのみ説明する。まず、時点T0では、ゲート信号に基づいて第1スイッチ12がオンされ第2スイッチ13がオフされていることでパワー半導体素子1のゲート端子電圧が電源電圧Vccとされ、パワー半導体素子1がオンさせられている。このときには、ゲート制御端子5には電圧が印加されていないため、電圧保持回路10の出力はローレベルとなり、NAND回路11cの出力もローレベルとなるため、第3スイッチ14はオフになっている。この状態から、時点T1に示すように、ターンオフ時にゲート信号がローレベルからハイレベルに切り替えられると、第1スイッチ12がオフ、第2スイッチ13がオンされ、ゲート端子電圧が0になることでパワー半導体素子1がオフさせられる。このターンオフ時に、パワー半導体素子1のドレイン-ソース間にサージ電圧が発生し、時点T2でドレイン端子1bとゲート制御端子5との間が絶縁破壊電圧に達すると、放電現象により、ゲート制御端子5にサージ電圧が印加される。これが電圧保持回路10に入力され、電圧保持回路10の出力が所定期間中ハイレベルに切り替わる。これにより、NAND回路11cの出力もハイレベルに切り替わり、論理回路11での遅延時間を経た時点T3で第3スイッチ14がオンされると共に、NOR回路11bの出力がハイレベルとなって第2スイッチ13がオフされるため、第3スイッチ14を介してパワー半導体素子1のゲート端子1aに補助電源15が発生させる補助電源電圧Vaが印加され、パワー半導体素子1のゲートが充電される。したがって、パワー半導体素子1がオンしてドレイン端子電圧が減少すると共に、この間に、サージエネルギーがパワー半導体素子1のオン抵抗によって消費される。このとき、パワー半導体素子1のゲート端子1aに印加される電圧を補助電源電圧Va、つまり閾値近傍の電圧であってパワー半導体素子1がフルオンするときの電圧よりも小さな電圧としている。このため、パワー半導体素子1がフルオンよりもチャネルが狭くなり、抵抗成分が大きくなってドレイン-ソース間に流す電流を制限したオン状態例えばハーフオン状態となる。したがって、パワー半導体素子1をフルオンする場合よりもサージエネルギーを消費し易くすることが可能となり、より短時間でサージエネルギーを消費することができる。この後、サージエネルギーの消費に必要な時間が経過した後の時点T4で電圧保持回路10の出力がローレベルに戻り、NAND回路11cの出力がローレベルになって第3スイッチ14がオフに戻ると共に、NOR回路11bの出力がローレベルになって第2スイッチ14がオンに戻ると、パワー半導体素子1のゲート端子1aの電圧が0となる。これにより、パワー半導体素子1がオフとなる。このようにして、ターンオフ時にドレイン端子1bに印加されるサージ電圧を抑制することが可能となる。以上説明したように、本実施形態では、ゲート制御端子5をゲート駆動回路4に備えると共に、ゲート駆動回路4内に電圧保持回路10を備え、電圧保持回路10によってサージエネルギーが消費されるまでパワー半導体素子1をオンしている。このような構成としても第1実施形態と同様の効果を得ることができる。また、第1実施形態の構成の場合には、繰り返し放電が発生することによってサージエネルギーを吸収させることから、ノイズの問題が発生し得るが、本実施形態によれば放電の発生回数を低減できるため、ノイズの問題を抑制できる。さらに、本実施形態の場合、電圧保持回路10により、サージエネルギーを消費する期間中にパワー半導体素子1のゲート端子1aに補助電源電圧Vaが印加されるようにしている。つまり、パワー半導体素子1をフルオンするのではなく、ドレイン-ソース間に流す電流を制限したオン状態となるようにしている。このため、パワー半導体素子1をフルオンする場合と比較して、サージエネルギーを消費する時間がより短時間となるようにすることが可能となる。なお、本実施形態のように、論理回路11を用いて第1~第3スイッチ12~14を制御する場合、電圧保持回路10の出力がハイレベルに切り替わってから論理回路11に発生する遅延時間分、第2スイッチ13および第3スイッチ14の切替えが遅くなる。このため、その遅延時間分、ドレイン端子1bのサージ電圧が絶縁破壊電圧よりも大きくなるが、遅延時間は短く、パワー半導体素子1の耐圧を超えないため、パワー半導体素子1が破壊に至らないようにできる。第3実施形態本発明の第3実施形態について説明する。本実施形態は、第1実施形態と第2実施形態とを組み合わせたものであり、基本構造については第1、第2実施形態と同様であるため、主に第1、第2実施形態と異なる部分について説明する。図5は、本実施形態にかかるパワー半導体素子1の駆動回路の回路図である。この図に示すように、本実施形態では、第1実施形態のようなゲート制御端子5や抵抗6およびツェナーダイオード7を備えつつ、ゲート駆動回路4に対してもゲート制御端子5を備えると共に、電圧保持回路10と論理回路11と第1~第3スイッチ12~14および補助電源15を備えた構成としている。なお、ここでは抵抗6に接続されたゲート制御端子5と、ゲート駆動回路4に備えたゲート制御端子5を配線で繋いだ別々の構成として記載してあるが、同じものであっても良い。上記第2実施形態のような構成の場合、パワー半導体素子1のゲート端子1aを補助電源電圧Va、つまり閾値電圧の近傍に制御でき、サージエネルギーを短時間で消費させることが可能になるが、サージ電圧が発生した際、論理回路11の遅延が発生する。このため、パワー半導体素子1のゲートへの充電動作が遅くなり、ゲートが十分にバイアスされず、サージ電圧抑制の効果が低減する可能性がある。これに対して、本実施形態のように、第1実施形態と第2実施形態を組み合わせれば、第1実施形態の構成によって高速にゲートを充電しつつ、第2実施形態の構成によってより早くサージエネルギーを消費させることが可能になる。図6は、パワー半導体素子1の駆動回路によるターンオフ時の基本動作を示したタイミングチャートである。なお、本実施形態の場合もターンオン時などの動作については従来と同様であるため、ターンオフ時の基本動作についてのみ説明する。まず、時点T0では、ゲート信号に基づいて第1スイッチ12がオンされ第2スイッチ13がオフされていることでパワー半導体素子1のゲート端子電圧が電源電圧Vccとされ、パワー半導体素子1がオンさせられている。このときには、ゲート制御端子5には電圧が印加されていないため、電圧保持回路10の出力はローレベルとなり、NAND回路11cの出力もローレベルとなるため、第3スイッチ14はオフになっている。この状態から、時点T1に示すように、ターンオフ時にゲート信号がローレベルからハイレベルに切り替えられると、第1スイッチ12がオフ、第2スイッチ13がオンされ、ゲート端子電圧が0になることでパワー半導体素子1がオフさせられる。このターンオフ時に、パワー半導体素子1のドレイン-ソース間にサージ電圧が発生し、時点T2でドレイン端子1bとゲート制御端子5との間が絶縁破壊電圧に達すると、放電現象により、ゲート制御端子5にサージ電圧が印加される。これにより、パワー半導体素子1が瞬間的にオンし、ドレイン端子電圧が減少すると共に、この間に、サージエネルギーがパワー半導体素子1のオン抵抗によって消費される。また、ゲート制御端子5にサージ電圧が印加されると、これが電圧保持回路10にも入力され、電圧保持回路10の出力が所定期間中ハイレベルに切り替わる。このため、ゲート電圧が閾値以下に低下することで再びドレイン端子が上昇しても、その間に、論理回路11の遅延時間が経過し、第2実施形態で説明したように、第3スイッチ14がオンされると共に第2スイッチ13がオフされる。したがって、パワー半導体素子1のゲート端子1aに補助電源15が発生させる補助電源電圧Vaが印加され、パワー半導体素子1のゲートが充電される。これにより、パワー半導体素子1がオンしてドレイン端子電圧を減少させられ、かつ、短時間にサージエネルギーがパワー半導体素子1のオン抵抗によって消費される。この後の動作は、第2実施形態と同様である。以上説明したように、第1実施形態と第2実施形態を組み合わせることにより、第1実施形態の構成によって高速にゲートを充電しつつ、第2実施形態の構成によってより早くサージエネルギーを消費させることが可能になる。また、第1実施形態の構成の場合には、繰り返し放電が発生することによってサージエネルギーを吸収させることから、ノイズの問題が発生し得るが、本実施形態によれば、放電の発生回数を低減できるため、ノイズの問題を抑制できる。さらに、論理回路11の遅延時間経過前からサージ電圧抑制効果を得ることが可能になる。第4実施形態本発明の第4実施形態について説明する。本実施形態では、第1~第3実施形態に示すパワー半導体素子1の駆動回路の適用例について説明する。なお、ここでは第1実施形態で示したパワー半導体素子1の駆動回路の適用例にして説明するが、第2、第3実施形態についても適用可能である。図7は、本実施形態にかかるパワー半導体素子1の駆動回路を適用したフルブリッジ回路である。例えば、DC-DCコンバータやPWMコンバータなどのシステムに対して本実施形態で説明するフルブリッジ回路を適用することができる。図7に示すように、パワー半導体素子1の駆動回路を4つ、フルブリッジ状に配置した回路構成、つまり電源30の正極と負極の間に二つのパワー半導体素子1を直列接続した回路を二つ備え、各回路における二つのパワー半導体素子1の接続部位中点同士の間に負荷2を接続した回路構成としている。このように、例えばパワー半導体素子1の駆動回路をフルブリッジ回路に適用することができる。図8は、図7に示すフルブリッジ回路でのターンオフ時の基本動作を示したタイミングチャートである。なお、本実施形態の場合もターンオン時などの動作については従来と同様であるため、ターンオフ時の基本動作についてのみ説明する。なお、図7中に示したように、二つのパワー半導体素子1を直列接続した二つの回路のうち、一方の回路におけるハイサイド側のパワー半導体素子1をSW1、そのドレイン-ソース間電圧をVDS1で表し、ローサイド側のパワー半導体素子1をSW2、そのドレイン-ソース間電圧をVDS2で表す。また、二つのパワー半導体素子1を直列接続した二つの回路のうち、他方の回路におけるハイサイド側のパワー半導体素子1をSW3、そのドレイン-ソース間電圧をVDS3で表し、ローサイド側のパワー半導体素子1をSW4、そのドレイン-ソース間電圧をVDS4で表す。また、パワー半導体素子SW1~SW4のゲート端子1aをそれぞれG1~G4、ゲート制御端子5をG’1~G’4で表す。フルブリッジ回路では、パワー半導体素子SW1、SW4が同期して動き、パワー半導体素子SW2、SW3が同期して動く。そして、パワー半導体素子SW1、SW4の組とパワー半導体素子SW2、SW3の組が交互にオンオフすることによって負荷2に対して交流電圧を印加して負荷2を駆動しているが、電源短絡防止のために、両方の組が共にオフになるデッドタイムを設けている。なお、図7中において、負荷2中に示した符号2a、2bは、負荷2のインダクタンス成分とリアクタンス成分を表している。まず、パワー半導体素子SW1、4のターンオフ後に、パワー半導体素子SW1、SW4のドレイン端子電圧VDS1、VDS4がゲート制御端子G’1、G’4との絶縁破壊電圧に達したとき、放電現象により、ゲート制御端子G’1、G’4に電圧が発生する。発生した電圧が各抵抗6を介してパワー半導体素子SW1、SW4のゲートに印加され、ゲートが充電される。これにより、パワー半導体素子SW1、SW4がオンし、パワー半導体素子SW1、SW4のドレイン端子電圧が減少する。そして、この間、サージエネルギーがパワー半導体素子SW1、SW4で消費される。このような動作がサージエネルギーが無くなるまで繰り返され、パワー半導体素子SW1、SW4のドレイン端子電圧VDS1、VDS4に生じるサージ電圧が抑制される。このパワー半導体素子SW1、SW4がオンするのは、デッドタイム中であるため、パワー半導体素子SW1、SW4とパワー半導体素子SW2、SW3が同時にオンすることはなく、電源短絡が発生することはない。なお、パワー半導体素子SW2、SW3のターンオフ時にも、パワー半導体素子SW1、SW4と同様の動作が行われ、サージエネルギーを消費できると共に、パワー半導体素子SW2、SW3のドレイン端子電圧VDS2、VDS4に生じるサージ電圧を抑制することができる。第5実施形態本発明の第5実施形態について説明する。本実施形態は、第2実施形態に対して放電現象を発生させる場所を異ならせたものであり、その他に関しては第2実施形態と同様であるため、第2実施形態と異なる部分についてのみ説明する。図9は、本実施形態にかかるパワー半導体素子1の駆動回路の回路図である。この図に示すように、本実施形態では、ゲート制御端子5をゲート駆動回路4に備えると共に、ゲート駆動回路4内に電圧保持回路10と論理回路11と3つのスイッチ12~14および補助電源15を備えている。第1実施形態で備えていた抵抗6およびツェナーダイオード7については無くしてある。図9に示すように、本実施形態では、ソース端子1cに接続される接続端子としてのソース接続端子40を放電端子として、ドレイン端子1bとソース接続端子40との間において放電を発生させる。これらソース端子1cとソース接続端子40との間には分圧抵抗41、42が備えられ、分圧抵抗41、42の間をゲート駆動回路4に備えられたゲート制御端子5に接続している。以上のようにして、本実施形態にかかるパワー半導体素子1の駆動回路が構成されている。続いて、本実施形態にかかるパワー半導体素子1の駆動回路を用いた場合の動作について説明する。図10は、パワー半導体素子1の駆動回路によるターンオフ時の基本動作を示したタイミングチャートである。なお、本実施形態の場合もターンオン時などの動作については従来と同様であるため、ターンオフ時の基本動作についてのみ説明する。まず、時点T0では、第2実施形態において説明した図4の時点T0と同様の状態となっている。この状態から、時点T1に示すように、ターンオフ時にゲート信号がローレベルからハイレベルに切り替えられると、第1スイッチ12がオフ、第2スイッチ13がオンされ、ゲート端子電圧が0になることでパワー半導体素子1がオフさせられる。このターンオフ時に、パワー半導体素子1のドレイン-ソース間にサージ電圧が発生し、時点T2でドレイン端子1bとソース接続端子40との間が絶縁破壊電圧に達すると、放電現象により、ソース接続端子40にサージ電圧が印加される。これが分圧抵抗41、42にて分圧された電圧がゲート制御端子5を介して電圧保持回路10に入力され、電圧保持回路10の出力が所定期間中ハイレベルに切り替わる。これにより、図4の時点T1以降と同様の動作が行われ、パワー半導体素子1がオンしてドレイン端子電圧が減少すると共に、この間に、サージエネルギーがパワー半導体素子1のオン抵抗によって消費される。そして、パワー半導体素子1のゲート端子1aに印加される電圧を補助電源電圧Vaとしているため、パワー半導体素子1をフルオンする場合よりもサージエネルギーを消費し易くすることが可能となり、より短時間でサージエネルギーを消費することができる。このように、ドレイン端子1bとソース接続端子40との間の放電現象に基づいて、ドレイン端子1bのサージ電圧の抑制およびサージエネルギーを吸収するようにしても、第2実施形態と同様の効果を得ることができる。他の実施形態上記各実施形態ではパワー半導体素子1をMOSFETとした場合について説明したが、IGBT、サイリスタ、GTOなどの他の半導体スイッチング素子によってパワー半導体素子1を構成しても良い。ただし、例えばIGBTの場合には、第1端子1bがコレクタ端子、第2端子1cがエミッタ端子となるように、第1、第2端子1b、1cを表す各部が変ることになる。また、上記第4実施形態では、パワー半導体素子1の駆動回路の適用例として、フルブリッジ回路を例に挙げたが、ハーフブリッジ回路や三相のブリッジ回路に対して適用しても良い。