支持体基板上に第1絶縁膜と単結晶層とを順に積層したSOI基板の前記単結晶層の上方に第1耐酸化膜を形成し、前記第1絶縁膜をストッパに、平面視で前記単結晶層と前記第1耐酸化膜とが合同で重なるように前記単結晶層と前記第1耐酸化膜をエッチングして、前記第1絶縁膜の上に複数の柱状の単結晶柱を形成し、前記第1耐酸化膜を前記単結晶柱の上に配置したまま、前記単結晶柱を一部熱酸化し、前記単結晶柱の側面を囲むように閉ループパターンで形成され、前記第1耐酸化膜の外周部の直下にせり出し部を有する第2絶縁膜を形成し、前記第1耐酸化膜を除去して、前記単結晶柱の上面を露出させ、前記単結晶柱の前記上面に半導体素子を形成する半導体装置の製造方法であって、前記第2絶縁膜を形成したことにより、前記せり出し部の下の前記単結晶柱の前記上面は、前記側面の近くになるにつれ徐々に前記上面の高さが低くなり、前記側面につながる傾斜面になっていることを特徴とする半導体装置の製造方法。露出させた前記単結晶柱の前記上面における前記半導体素子を形成する領域の上に第2耐酸化膜を形成し、前記第2耐酸化膜を前記単結晶柱の上に配置したまま、前記単結晶柱の前記傾斜面と前記半導体素子との間と、前記半導体素子相互の間との前記上面を熱酸化して、前記半導体素子を形成する領域の周囲にバーズビークを有し、前記半導体素子相互の素子分離をする第3絶縁膜を形成することを特徴とする請求項1に記載の半導体装置の製造方法。半導体素子は、第2絶縁膜で分割された単結晶層に形成されるので、第2絶縁膜に近づけて半導体素子を形成することにより、分割された単結晶層の個々の面積を小さくできるので、半導体装置のチップサイズを小さくすることができる。チップサイズを小さくできれば、ウエハ1枚からの取得数を増加でき、歩留まりも向上できる。しかしながら、第2絶縁膜と単結晶層との界面の上部ではリーク電流が発生しやすく、第2絶縁膜から離して、半導体素子が形成されている。そこで、第2絶縁膜からセルフアラインに所定の距離だけ離して半導体素子が形成されることが望まれる。また、第2絶縁膜と単結晶層との界面の上部でのリーク電流の発生の低減が望まれる。本発明は前記の課題を解決しようとするもので、その目的は、第2絶縁膜からセルフアラインに所定の距離だけ離して半導体素子を形成可能で、第2絶縁膜と単結晶層との界面の上部でのリーク電流の発生の低減が可能な半導体装置の製造方法を提供することにある。前記目的を達成するために、本発明は、支持体基板上に第1絶縁膜と単結晶層とを順に積層したSOI基板の前記単結晶層の上方に第1耐酸化膜を形成し、前記第1絶縁膜をストッパに、平面視で前記単結晶層と前記第1耐酸化膜とが合同で重なるように前記単結晶層と前記第1耐酸化膜をエッチングして、前記第1絶縁膜の上に複数の柱状の単結晶柱を形成し、前記第1耐酸化膜を前記単結晶柱の上に配置したまま、前記単結晶柱を熱酸化し、前記単結晶柱の側面を囲むように閉ループパターンで形成され、前記第1耐酸化膜の外周部の直下にせり出し部を有する第2絶縁膜を形成し、前記第1耐酸化膜を除去して、前記単結晶柱の上面を露出させ、前記単結晶柱の前記上面に半導体素子を形成する半導体装置の製造方法であって、前記第2絶縁膜を形成したことにより、前記せり出し部の下の前記単結晶柱の前記上面は、前記側面の近くになるにつれ徐々に前記上面の高さが低くなり、前記側面につながる傾斜面になっていることを特徴とする。本発明によれば、第2絶縁膜からセルフアラインに所定の距離だけ離して半導体素子を形成可能で、第2絶縁膜と単結晶層との界面の上部でのリーク電流の発生の低減が可能な半導体装置の製造方法を提供することができる。次に、本発明の実施形態について、適宜図面を参照しながら詳細に説明する。なお、各図において、共通する部分には同一の符号を付し重複した説明を省略する。第1の実施形態図1aは、本発明の第1の実施形態に係る半導体装置1のゲート18より上層を透視した平面図すなわち図1bのパッシベーション膜13、層間絶縁膜12、電極14を透視しているであり、図1bは、図1aのI-I矢視断面図である。半導体装置1には、SOI基板が用いられている。SOI基板は、図1bに示す支持体基板3と、支持体基板3の上に設けられた第1絶縁膜4と、第1絶縁膜4の上に設けられた複数の柱状の単結晶柱5aとで構成されている。複数の柱状の単結晶柱5aは互いに、同じ高さであり、近傍に配置されており、これら複数の単結晶柱5aによりいわゆる単結晶層を構成している。単結晶柱5aそれぞれの上面には、半導体素子pMOS、nMOSが形成されている。なお、第1の実施形態では、半導体素子が、p型MOSFETpMOSと、n型MOSFETnMOSを例に説明するが、IGBT、バイポーラトランジスタなどの電力半導体スイッチング素子であってもよい。なお、MOSは、MetalOxideSemiconductorの略であり、FETは、FieldEffectTransistorの略であり、IGBTは、InsulatedGateBipolarTransistorの略である。p型MOSFETpMOSは、図1aの左側に示すように単結晶柱5aを縦断するように設けられたゲート18と、図1bの左側に示すようにゲート18の下に積層するように設けられるゲート絶縁膜17と、n型導電型の単結晶柱5aの上部に形成され、ゲート18とゲート絶縁膜17とによって左右に分けられたp型導電型のソースドレイン領域16とを有している。ゲート18とソースドレイン領域16の上には、層間絶縁膜12が形成されている。そして、層間絶縁膜12を貫通して、ゲート18とソースドレイン領域16のそれぞれに接続するように電極14が引き出されている。層間絶縁膜12と電極14の上には、パッシベーション膜13が形成されている。同様に、n型MOSFETnMOSは、図1aの右側に示すように単結晶柱5aを縦断するように設けられたゲート18と、図1bの右側に示すようにゲート18の下に積層するように設けられるゲート絶縁膜17と、n型導電型の単結晶柱5aの上部に形成され、ゲート18とゲート絶縁膜17とによって左右に分けられたn型導電型のソースドレイン領域16とを有している。なお、n型導電型のソースドレイン領域16は、n型導電型の単結晶柱5aの上部に形成されたp型導電型のウェル15の上部に形成されている。層間絶縁膜12と、電極14と、パッシベーション膜13の構造は、p型MOSFETpMOSと同じである。前記単結晶柱5aの上面の外周部は、単結晶柱5aの側面の近くになるにつれ徐々に前記上面の高さが低くなり、単結晶柱5aの側面につながる傾斜面5bになっている。そして、この傾斜面5bの内側の単結晶柱5aの上面にp型MOSFETpMOSおよびn型MOSFETnMOSが形成されている。第1の実施形態によれば、前記単結晶柱5aの上面の外周部は、単結晶柱5aの側面の近くになるにつれ徐々に前記上面の高さが低くなっているので、第2絶縁膜10と単結晶柱5aの側面との界面におけるリーク電流が発生しやすい上部を省くことができる。このことにより、単結晶柱5aにおけるリーク電流を低減することができる。そして、リーク電流の発生源を省いたことで、半導体素子を第2絶縁膜10に近づけて形成するすなわち、傾斜面5bの幅上面視した幅の分だけ離して形成することを可能にしている。半導体素子を、第2絶縁膜10に近づけて形成することができれば、半導体装置1のチップサイズを小さくすることができ、チップサイズが小さくできれば、ウエハ1枚からの取得数を増加でき、歩留まりも向上できる。前記単結晶柱5aそれぞれの側面に接するように第2絶縁膜10が形成されている。第2絶縁膜10は、単結晶柱5aの側面を囲むように形成され、閉ループパターンになっている。第2絶縁膜10の上端部は、図1bに示すように断面視で楔形状鳥のクチバシbird’sbeak形状を呈してせり出すバーズビークせり出し部10aとなっており、前記傾斜面5bの上に設けられている。したがって、バーズビーク10aの傾斜面5bに面接触する下面は、単結晶柱5aの側面の近くになるにつれ徐々に高さが低くなっている。バーズビーク10aの前記傾斜面5bの上方の上面は、前記単結晶柱5aの内側から外周に向かって、徐々に高さが高くなっている。すなわち、バーズビーク10aの先端から基端に向けての厚さは、徐々に厚くなっている。バーズビーク10aを含め、第2絶縁膜10は、前記単結晶柱5aの一部を熱酸化した熱酸化膜によって形成されている。第1の実施形態によれば、バーズビーク10aの幅の分だけ、p型MOSFETpMOSとn型MOSFETnMOSが、第2絶縁膜10から離して形成されている。バーズビーク10aは、後記するが、LOCOS選択酸化法により第2絶縁膜10と共に形成することができるので、第2絶縁膜10の膜厚に対して、セルフアラインに、バーズビーク10aの幅を決定することができる。そして、第2絶縁膜10の膜厚はLOCOS法における酸化時間によって調整できるので、バーズビーク10aの幅も、第2絶縁膜10の膜厚に応じて変更することができる。なお、前記単結晶柱5aそれぞれの側面上に形成された第2絶縁膜10のそれぞれの間には、多結晶ポリシリコン膜11が、埋め込まれている。そして、多結晶ポリシリコン膜11と、第2絶縁膜10との上に、層間絶縁膜12とパッシベーション膜13が積層されている。次に、本発明の第1の実施形態に係る半導体装置1の製造方法について説明する。まず、図2に示すような支持体基板3上に第1絶縁膜4と単結晶層5とを順に積層したSOI基板2を用意する。第1絶縁膜4としては、酸化シリコンSiO2膜を用いることができ、単結晶層5としては、n型単結晶シリコンSiを用いることができる。なお、単結晶層5の導電型はn型に限られず、p型も用いることができる。なお、p型を用いる場合は、後記するソースドレイン領域16等の導電型のn型p型を反転させればよい。次に、単結晶層5の上部を熱酸化して、単結晶層5の上に絶縁膜6となる酸化シリコン膜を形成する。そして、絶縁膜6の上に、すなわち、単結晶層5の上方に、第1耐酸化膜7となる窒化シリコンSi3N4膜を、低圧CVD法を用いて形成する。さらに、第1耐酸化膜7の上にレジスト層8を形成する。図3aと図3bに示すように、ホトリソグラフィ技術により、レジスト層8をパターンニングする。次に、レジスト層8をマスクとし第1絶縁膜4をストッパとする異方性ドライエッチングにより、第1耐酸化膜7、絶縁膜6、単結晶層5図2参照を順次エッチングする。第1絶縁膜4の上に複数の柱状の単結晶柱5aが形成される。複数の単結晶柱5aの間にはトレンチ9が形成される。第1耐酸化膜7、絶縁膜6、単結晶層5図2参照のそれぞれのエッチングにおいて、レジスト層8を共通のマスクとして用いているので、単結晶柱5aと絶縁膜6と第1耐酸化膜7とは、平面視で合同であり重なっている。レジスト層8を、アッシング及び硫酸H2SO4ウエット処理により除去する。なお、第1の実施形態では、レジスト層8をマスクに、単結晶層5までエッチングを行ったが、これに限らず、レジスト層8をマスクに、第1耐酸化膜7のみをエッチングし、あるいは、第1耐酸化膜7及び絶縁膜6のみをエッチングしてもよく。これらの場合、単結晶層5をエッチングする前に、レジスト層8を除去し、第1耐酸化膜7をマスクとし第1絶縁膜4をストッパとする異方性ドライエッチングにより、単結晶層5をエッチングする。これらのエッチングの組み合わせによっても、単結晶柱5aと絶縁膜6と第1耐酸化膜7とを、平面視で合同であり重ならせることができる。第1絶縁膜4をストッパとする単結晶層5の異方性ドライエッチングでは、マイクロ波ドライエッチング装置及びICPInductivelyCoupledPlasmaドライエッチング装置を用いた。エッチングガスとしては、塩素Cl2、6フッ化硫黄SF6、臭化水素HBr、酸素O2等が用いられる。たとえば塩素ガスと酸素ガスを用いた場合、マイクロ波ドライエッチング装置による、単結晶層5のシリコンSiのエッチングと第1絶縁膜4の酸化シリコンSiO2のエッチングに対する選択比は、約15~30程度であり、貼り合せ界面にある第1絶縁膜4がエッチストッパとしての役割を果たし、同じ高さの複数の単結晶柱5aを得ることができる。次に、図4aと図4bに示すように、第1耐酸化膜7を単結晶柱5aの上方に配置したまま、単結晶柱5aの一部を熱酸化する。そして、単結晶柱5aの側面を囲むように閉ループパターンの第2絶縁膜10が形成される。第2絶縁膜10は酸化シリコン膜である。第2絶縁膜10の形成では、第1耐酸化膜7の外周部の直下に、断面視で楔形状のバーズビーク10aが形成される。これは、単結晶柱5aの上面絶縁膜6側は第1耐酸化膜7により保護されているため、単結晶柱5aの上面は酸化されず、単結晶柱5aの側面のみが、その側面からの酸素の拡散によって酸化されるからである。そして、特に、第1耐酸化膜7の近傍の単結晶柱5aの上部では、第1耐酸化膜7や絶縁膜6からの応力が強く作用しているので、第1耐酸化膜7の外周の端部から熱酸化が進行しやすく、選択酸化LOCOSの典型的な構造であるバーズビーク10aが形成される。すなわち、単結晶柱5aの熱酸化では、酸化によって失った単結晶柱5aの体積に対して、酸化によって生成した第2絶縁膜10の体積は約2倍になる。バーズビーク10aにおいては、酸化によって単結晶柱5aの上部外周部の体積が減少し、傾斜面5bに面接触するバーズビーク10aの下面の高さが、単結晶柱5aの側面の近くになるにつれ徐々に低くなるようになっている。そして、酸化によって生成した第2絶縁膜10の体積は、酸化によって減少した単結晶柱5aの体積の2倍になるので、バーズビーク10aの前記傾斜面5bの上方の上面は、水平ではなく、バーズビーク10aの先端から基端に向かって、徐々に高さが高くなっている。すなわち、バーズビーク10aの前記傾斜面5bの上方の厚さは、酸化によって減少した単結晶柱5aの厚さの2倍の厚さを保ちながら、単結晶柱5aの内側から外周に向かって、徐々に厚くなっている。第2絶縁膜10と単結晶柱5aの側面との界面の上部、すなわち、単結晶柱5aの肩部では、単結晶柱5aの側面に接する絶縁膜に起因する応力と、上面に接する絶縁膜に起因する応力との集中により、結晶欠陥が発生しやすい。そのため、リーク電流が発生しやすく、耐圧低下しやすい。この肩部が、バーズビーク10aになったことで、肩部の角がとれラウンド形状になり、単結晶柱5aに作用する応力を緩和させることができる。これは、応力の集中する箇所を第2絶縁膜10内に移動させたと考えることもできる。このため、単結晶柱5a内での結晶欠陥の発生を抑制でき、リーク電流の低減と、耐圧の向上を達成することができる。また、単結晶柱5aの側面に第2絶縁膜10が形成されると、前記の体積が2倍になることによって、トレンチ9の幅は狭くなる。第2絶縁膜10の膜厚は、隣接し対抗する第2絶縁膜10が互いに接しないように設定している。次に、図5aと図5bに示すように、低温500°C~800°Cの化学気相成長CVD法にて多結晶ポリシリコンSi膜11を成膜し、トレンチ9図4ab参照を埋める。第1耐酸化膜7図4ab参照と第2絶縁膜10の上に堆積された多結晶ポリシリコン膜11を、ケミカルメカニカルポリッシングCMPによる研磨や、ドライエッチングにより除去する。この除去により、図5aと図5bに示すように、トレンチ9図4ab参照内に埋め込まれた多結晶ポリシリコン膜11、いわゆる、埋込多結晶ポリシリコン膜のみを残すことができる。次に、図5aと図5bに示すように、窒化シリコン膜である第1耐酸化膜7図4ab参照を、温度150°C~200°Cの熱リン酸H3PO4により除去する。さらに、酸化シリコン膜である絶縁膜6を、フッ酸HF液等をエッチャントとするエッチングにより除去する。以上により、単結晶柱5aの上面を露出させることができる。露出した単結晶柱5aの上面は、半導体素子が形成可能な活性領域となる。第1の実施形態によれば、バーズビーク10a傾斜面5bの幅の分だけ、半導体素子が、第2絶縁膜10と単結晶柱5aの側面との界面から離して形成されている。バーズビーク10aは、LOCOS選択酸化法により第2絶縁膜10と共に形成することができるので、第2絶縁膜10の膜厚に対して、セルフアラインに、バーズビーク10aの幅を決定することができる。そして、第2絶縁膜10の膜厚はLOCOS法における酸化時間等によって調整できるので、バーズビーク10aの幅も、第2絶縁膜10の膜厚に応じて変更することができる。このように、第1の実施形態によれば、第2絶縁膜10からセルフアラインに所定の距離だけ離して半導体素子を形成することが可能である。第2絶縁膜10と単結晶柱5aの側面との界面の上部では結晶欠陥が発生しやすくリーク電流が発生しやすい耐圧低下しやすいところ、第2絶縁膜10から所定の距離だけ離して半導体素子を形成することができるので、容易にリーク電流を低減し耐圧をあげることができる。また、この所定の距離をセルフアラインに決定できるので、製造ばらつきを小さくでき、結果として、この所定の距離を小さく設定することができる。このため、第2絶縁膜10に近づけて半導体素子を形成することができ、単結晶柱5aの個々の上面の面積を小さくできるので、半導体装置のチップサイズを小さくすることができる。チップサイズを小さくできれば、ウエハ1枚からの取得数を増加でき、歩留まりも向上できる。最後に、図1aと図1bに示すように、単結晶柱5aの上面のバーズビーク10a傾斜面5bで囲まれた活性領域に、半導体素子として、p型MOSFETpMOSおよびn型MOSFETnMOSを形成する。p型MOSFETpMOSおよびn型MOSFETnMOSの製造方法としては、従来の製造方法を用いることができる。なお、図1bに示すように、層間絶縁膜12と、パッシベーション膜13とは、バーズビーク10aを乗り越え覆うように配置されるが、バーズビーク10aの上面の傾きはなだらかであるので、バーズビーク10aを覆えずに欠損を発生させることはない。バーズビーク10aの上面の傾きがなだらかなのは、バーズビーク10aの厚さが厚くなっても、バーズビーク10aの下面の位置も深くなっているからである。具体的に、第2絶縁膜10の膜厚が1μmである場合、バーズビーク10aの最も厚い箇所も1μmになる。しかし、バーズビーク10aの最も高い箇所の高さは、単結晶柱5aの上面から、0.55μmだけ上になり、バーズビーク10aの最も低い箇所の高さは、単結晶柱5aの上面から、0.45μmだけ下になる。これらのことは、層間絶縁膜12と、パッシベーション膜13とは、膜厚1μmのバーズビーク10aを乗り越えるのに、高さ0.55μmの段差を乗り越えることで済ませているので、段差が実質的に緩和されていると考えることができる。第2の実施形態図6aは、本発明の第2の実施形態に係る半導体装置1の平面図であり、図6bは、図6aのVI-VI矢視断面図である。図6bにおいては、図1bに示したパッシベーション膜13、層間絶縁膜12、電極14の図示を省略している。図6aと図6bとに示すように、本発明の第2の実施形態に係る半導体装置1は、第1の実施形態の半導体装置1と比較して、単結晶柱5a毎に複数の半導体素子pMOS、nMOSが形成されている点が異なっている。そして、これら複数の半導体素子pMOS、nMOSを素子分離するために、第3絶縁膜22が設けられている。このため、第3絶縁膜22は、半導体素子pMOS、nMOSの相互の間の単結晶柱5aの上面に設けられている。また、第3絶縁膜22は、傾斜面5bバーズビークせり出し部10aと半導体素子pMOS、nMOSとの間の単結晶柱5aの上面に設けられている。第3絶縁膜22は、単結晶柱5aの一部を熱酸化した熱酸化膜であり、半導体素子pMOS、nMOSの近傍において、半導体素子pMOS、nMOSの近くになるにつれ徐々に厚さが薄くなっている。この半導体素子pMOS、nMOSに面し近くになるにつれ徐々に厚さが薄くなっている領域は、第3絶縁膜22のバーズビークになっている。一方、第2絶縁膜10のバーズビーク10aは、第3絶縁膜22を形成するための熱酸化によって、膜厚が増加し、バーズビーク10aの厚さは、前記傾斜面5bの端部における第3絶縁膜22の厚さ以上になっている。前記単結晶柱5aの上面の外周部は、単結晶柱5aの側面の近くになるにつれ徐々に前記上面の高さが低くなり、単結晶柱5aの側面につながる傾斜面5bになっている。そして、この傾斜面5bの内側に、さらに、第3絶縁膜22を介して、p型MOSFETpMOSおよびn型MOSFETnMOSが形成されている。バーズビーク10aの傾斜面5bに面接触する下面は、単結晶柱5aの側面の近くになるにつれ徐々に高さが低くなっている。また、バーズビーク10aの上面は、その先端から基端に向かって、徐々に高さが高くなっている。バーズビーク10aの厚さは、その先端から基端に向かって、徐々に厚くなっている。第2の実施形態によれば、少なくともバーズビークせり出し部10aの幅の分だけは、p型MOSFETpMOSとn型MOSFETnMOSを、第2絶縁膜10から離して形成することができる。このことによれば、第1の実施形態と同様に、リーク電流を低減することができる。また、第2の実施形態によれば、前記単結晶柱5aの上面の外周部は、単結晶柱5aの側面の近くになるにつれ徐々に前記上面の高さが低くなっているので、第2絶縁膜10と単結晶柱5aの側面との界面におけるリーク電流が発生しやすい上部を省くことができ、第1の実施形態と同様に、リーク電流を低減することができる。なお、第3絶縁膜22aは、第3絶縁膜22を形成するための熱酸化によって、同時に形成される膜である。次に、本発明の第2の実施形態に係る半導体装置1の製造方法について説明する。第2の実施形態に係る半導体装置1の製造方法は、第1の実施形態の半導体装置の製造方法の図5aと図5bに示す構造が完成するまで、第1の実施形態の半導体装置の製造方法と同じである。次に、図7aと図7bとに示すように、単結晶柱5aの上面の露出面を熱酸化し、単結晶柱5aの上面の上に絶縁膜19を形成する。なお、この熱酸化の際に、多結晶ポリシリコン膜11の露出面も熱酸化され、多結晶ポリシリコン膜11の上に絶縁膜19aが形成される。次に、絶縁膜19の上に、すなわち、単結晶柱5aの上方に、第2耐酸化膜21となる窒化シリコン膜を、低圧CVD法を用いて形成する。そして、ホトリソグラフィ技術により、第2耐酸化膜21をパターンニングし、p型MOSFETpMOSとn型MOSFETnMOS等の複数の半導体素子を形成する領域の上に、それぞれの半導体素子に対応し複数に分割された第2耐酸化膜21を配置する。次に、図8aと図8bに示すように、第2耐酸化膜21を単結晶柱5aの上方に配置したまま熱酸化を行う。それぞれの第2耐酸化膜21の周囲には素子分離領域となる第3絶縁膜22が形成される。そして、第2耐酸化膜21の外周部の直下には、第3絶縁膜22のバーズビークが形成される。第3絶縁膜22は、近接する第2耐酸化膜21の間だけでなく、第2耐酸化膜21とバーズビーク10aの間にも形成される。なお、第2耐酸化膜21のパターンニングがずれて、第2耐酸化膜21がバーズビーク10aに重なったとしても、半導体素子はバーズビーク10aを避けて形成されるので、半導体素子は、少なくとも、単結晶柱5aの側面の位置からバーズビーク10aの幅だけ離して形成することができる。次に、図9aと図9bに示すように、窒化シリコン膜である第2耐酸化膜21図8ab参照を、温度150°C~200°Cの熱リン酸により除去する。さらに、酸化シリコン膜である絶縁膜19図8ab参照を、フッ酸液等をエッチャントとするエッチングにより除去する。以上により、単結晶柱5aの上面を露出させることができる。露出した単結晶柱5aの上面は、半導体素子が形成可能な活性領域となる。最後に、図6aと図6bに示すように、単結晶柱5aの上面の第3絶縁膜22で囲まれた活性領域に、半導体素子として、p型MOSFETpMOSおよびn型MOSFETnMOSを形成する。p型MOSFETpMOSおよびn型MOSFETnMOSの製造方法としては、従来の製造方法を用いることができる。