"少なくとも演算増幅器を備え、上記演算増幅器に、負極性の第1入力信号と予め定められた第1参照信号との差分を増幅させて正極性の第1出力信号を出力させるとともに、正極性の第2入力信号と予め定められた第2参照信号との差分を増幅させて負極性の第2出力信号を出力させる、増幅回路であって、第1補償容量と、第2補償容量とを備え、上記演算増幅器は、上記第1入力信号および上記第1参照信号が供給される第1入力端子、上記第2入力信号および上記第2参照信号が供給される第2入力端子、上記第1出力信号を出力する第1出力端子、および、上記第2出力信号を出力する第2出力端子を有し、上記第1補償容量は、一方の端子が上記第1入力端子に接続され、他方の端子が上記第2出力端子に接続され、上記第2補償容量は、一方の端子が上記第2入力端子に接続され、他方の端子が上記第1出力端子に接続されていることを特徴とする増幅回路。上記演算増幅器は、全差動型の演算増幅器であることを特徴とする請求項1に記載の増幅回路。上記演算増幅器は、上記第1入力端子および上記第1出力端子を有する単一出力型の第1演算増幅器と、上記第2入力端子および上記第2出力端子を有する単一出力型の第2演算増幅器とにより構成されていることを特徴とする請求項1に記載の増幅回路。上記第1入力端子と上記第1出力端子との間を短絡させることが可能な第1スイッチと、上記第2入力端子と上記第2出力端子との間を短絡させることが可能な第2スイッチとを備え、上記第1補償容量は、上記第1スイッチと同一のものにより構成され、上記第2補償容量は、上記第2スイッチと同一のものにより構成されていることを特徴とする請求項1~3のいずれか1項に記載の増幅回路。上記第1補償容量は、上記第1入力端子と上記第2出力端子との間に存在する配線間の寄生容量により構成され、上記第2補償容量は、上記第2入力端子と上記第1出力端子との間に存在する配線間の寄生容量により構成されていることを特徴とする請求項1~3のいずれか1項に記載の増幅回路。縦続接続された複数段のステージを備えるパイプライン型のA/D変換器であって、上記複数段のステージのうち少なくとも1つのステージは、請求項1~5のいずれか1項に記載の増幅回路を備えていることを特徴とするA/D変換器。しかしながら、上記特許文献1に記載の構成では、寄生容量による電荷減少分を補償することには寄与している一方、補償回路を追加することで、他の悪因が生じ、精度の高い増幅率を得ることができないという問題がある。つまりは、上記特許文献1に記載の補償回路は、複数の容量および複数のスイッチにより構成されているため、これらをそのまま追加している形となり、これらの寄生容量、また、スイッチのクロックフィードスルーやチャージインジェクションなどが発生する。このため、増幅回路全体としては、精度の高い増幅率を得ることができない。また、パイプライン型A/D変換器において、直線性誤差を補償しきれないという問題も招く。本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、最小限の構成を用いて、演算増幅器の入出力端子間の寄生容量に起因する増幅回路の演算誤差を補償し、高精度の増幅率を得ることができる増幅回路、および、それを備えるA/D変換器を提供することにある。本発明の増幅回路は、上記課題を解決するために、少なくとも演算増幅器を備え、上記演算増幅器に、負極性の第1入力信号と予め定められた第1参照信号との差分を増幅させて正極性の第1出力信号を出力させるとともに、正極性の第2入力信号と予め定められた第2参照信号との差分を増幅させて負極性の第2出力信号を出力させる、増幅回路であって、第1補償容量と、第2補償容量とを備え、上記演算増幅器は、上記第1入力信号および上記第1参照信号が供給される第1入力端子、上記第2入力信号および上記第2参照信号が供給される第2入力端子、上記第1出力信号を出力する第1出力端子、および、上記第2出力信号を出力する第2出力端子を有し、上記第1補償容量は、一方の端子が上記第1入力端子に接続され、他方の端子が上記第2出力端子に接続され、上記第2補償容量は、一方の端子が上記第2入力端子に接続され、他方の端子が上記第1出力端子に接続されていることを特徴としている。通常、演算増幅器においては、演算増幅器の第1入力端子と第1出力端子との間に第1寄生容量が存在し、演算増幅器の第2入力端子と第2出力端子との間に第2寄生容量が存在しているため、これらの寄生容量に起因した増幅回路の演算誤差が発生する。これに対し、上記の構成によれば、第2出力信号により充電された第1補償容量の電荷で、第1寄生容量によって減少した利得を補償することができる。また、第1出力信号により充電された第2補償容量の電荷で、第2寄生容量によって減少した利得を補償することができる。よって、第1補償容量および第2補償容量という最小限の構成を用いて、上記増幅回路の演算誤差を補償し、高精度の増幅率を得ることが可能となる。また、本発明の増幅回路では、上記演算増幅器は、全差動型の演算増幅器である構成とすることもできる。また、本発明の増幅回路では、上記演算増幅器は、上記第1入力端子および上記第1出力端子を有する単一出力型の第1演算増幅器と、上記第2入力端子および上記第2出力端子を有する単一出力型の第2演算増幅器とにより構成されている構成とすることもできる。また、本発明の増幅回路では、上記第1入力端子と上記第1出力端子との間を短絡させることが可能な第1スイッチと、上記第2入力端子と上記第2出力端子との間を短絡させることが可能な第2スイッチとを備え、上記第1補償容量は、上記第1スイッチと同一のものにより構成され、上記第2補償容量は、上記第2スイッチと同一のものにより構成されていることが好ましい。上記第1寄生容量の大部分は第1スイッチによるものであり、上記第2寄生容量の大部分は第2スイッチによるものである。よって、上記の構成によれば、第1補償容量を、第1スイッチと同一のもの常時開いて使用で構成することで、第1補償容量を容易に設定することが可能となる。また、第2補償容量を、第2スイッチと同一のもの常時開いて使用で構成することで、第2補償容量を容易に設定することが可能となる。また、本発明の増幅回路では、上記第1補償容量は、上記第1入力端子と上記第2出力端子との間に存在する配線間の寄生容量により構成され、上記第2補償容量は、上記第2入力端子と上記第1出力端子との間に存在する配線間の寄生容量により構成されていることが好ましい。上記第1寄生容量および上記第2寄生容量は、比較的、非常に小さい値である。よって、上記の構成のように、第1補償容量を、演算増幅器の第1入力端子と第2出力端子との間に存在する配線間の寄生容量で構成し、第2補償容量を、演算増幅器の第2入力端子と第1出力端子との間に存在する配線間の寄生容量で構成することで、素子の追加や、素子追加によるスペースの増加などを回避することが可能となる。本発明のA/D変換器は、縦続接続された複数段のステージを備えるパイプライン型のA/D変換器であって、上記複数段のステージのうち少なくとも1つのステージは、上述の増幅回路を備えていることを特徴としている。上記の構成によれば、ステージには、高精度の増幅率を得ることが可能な増幅回路が備えられているので、A/D変換器の直線性誤差を補償することが可能となり、A/D変換器の直線性入出力関係の直線度合いを向上させることが可能となる。以上のように、本発明の増幅回路は、一方の端子が演算増幅器の上記第1入力端子に接続され、他方の端子が演算増幅器の上記第2出力端子に接続されている第1補償容量と、一方の端子が演算増幅器の上記第2入力端子に接続され、他方の端子が演算増幅器の上記第1出力端子に接続されている第2補償容量とを備えている構成である。したがって、第1補償容量および第2補償容量という最小限の構成を用いて、演算増幅器の入出力端子間の寄生容量に起因する増幅回路の演算誤差を補償し、高精度の増幅率を得ることができるという効果を奏する。本発明の一実施形態について図面に基づいて説明すれば、以下の通りである。本実施の形態では、パイプライン型A/D変換器、特に、パイプライン型A/D変換器の各ステージに構成される増幅回路について説明する。パイプライン型A/D変換器の概略構成図1は、パイプライン型A/D変換器100の概略構成を示すブロック図である。図1に示すように、パイプライン型A/D変換器100以下、A/D変換器100と略記するは、縦続接続された複数段1~N段のステージ101-1~101-Nと、デジタル補正回路102とを備えている。A/D変換器100では、アナログ信号Vinが入力されると、複数段のステージ101-1~101-Nによって、最上位ビットから最下位ビットまで順番に量子化が行われ、各ビットのデジタル信号Dout1~DoutNが出力される。そして、各ステージ101-1~101-Nから出力された各デジタル信号Dout1~DoutNが、デジタル補正回路102によって合算および補正され、A/D変換器100のデジタル出力デジタル信号Doutとして出力される。つまりは、A/D変換器100にアナログ入力信号Vinが供給されると、まず、初段のステージ101-1が、アナログ入力信号Vinの量子化を行うことにより、量子化したデジタル信号Dout1をデジタル補正回路102に出力する一方、該量子化したデジタル信号Dout1を再度アナログ信号に戻し、当該アナログ信号と上記アナログ入力信号Vinとの差分を増幅して、増幅したアナログ信号Vout1を次段のステージ101-2に出力する。続いて、アナログ信号Vout1が出力されると、次段のステージ101-2は、これを入力として量子化を行い、デジタル信号Dout2をデジタル補正回路102に出力する一方、デジタル信号Dout2をアナログ信号に戻し、差分増幅して得たアナログ信号Vout2を次々段のステージ101-3に出力する。こうして、以降の段のステージも同様に順番に動作することにより、全ビットのデジタル信号Dout1~DoutNが出力され、デジタル補正回路102からデジタル信号Doutを得ることができる。ステージの構成図2は、各ステージ101-1~101-Nの一構成例を示す回路ブロック図である。各ステージ101-1~101-N-1は同一の構成を有している。最終段のステージ101-Nは、デジタル信号DoutNを出力できればよく、他のステージと異なる構成でもよいし同一の構成でもよい。以下適宜、i段i=1,2Nのステージをステージ101-i、i段のステージのデジタル出力をデジタル信号Douti、i段のステージの差分増幅出力をアナログ信号Vouti、と表記する。図2に示すように、ステージ101-iは、サンプルホールド回路S/H51、サブA/D変換器subADC52、サブD/A変換器subDAC53、減算回路54、および増幅器55を備えている。サンプルホールド回路51は、アナログ入力信号初段のステージはアナログ入力信号Vin、初段以外のステージでは前段のステージからの出力であるアナログ信号Vouti-1をサンプリングするサンプル動作と、サンプリングにより生じた出力であるアナログ信号Vsを保持するホールド動作とを行う。サンプルホールド回路51は、A/D変換器100の内部または外部に設けられた例えば制御部など図示せずの制御クロック制御によって、サンプル動作とホールド動作とが切り替えられる。サンプルホールド回路51の出力部は、サブA/D変換器52に接続されるとともに、減算回路54に接続されている。サブA/D変換器52は、サンプルホールド回路51からのアナログ信号VsをA/D変換量子化し、例えば1.5ビットのデジタル信号Doutiを出力する。サブA/D変換器52の出力部は、デジタル補正回路102に接続されるとともに、サブD/A変換器53に接続されている。サブD/A変換器53は、サブA/D変換器52からのデジタル信号DoutiをD/A変換し、アナログ信号Vrを出力する。サブD/A変換器53の出力部は、減算回路54に接続されている。減算回路54は、サンプルホールド回路51からのアナログ信号Vsから、サブD/A変換器53からのアナログ信号Vrを減算し、減算したアナログ信号Vsubを出力する。減算回路54の出力部は、増幅器55に接続されている。増幅器55は、減算回路54からのアナログ信号Vsubを増幅し、増幅したアナログ信号Voutiを出力する。増幅器55は、予め定められた増幅率例えば2倍で増幅を行う。上記構成を有するステージ101-iでは、まず、アナログ入力信号Vinまたはアナログ信号Vouti-1が、サンプル動作に設定されたサンプルホールド回路51によりサンプリングされ、サンプリング後、ホールド動作に切り替えられたサンプルホールド回路51から、アナログ信号Vsが出力される。続いて、サブA/D変換器52に供給されたアナログ信号Vsが、サブA/D変換器52により量子化され、デジタル信号Doutiが生成される。これにより、ビットデータが決定される一方、デジタル信号Doutiは、サブD/A変換器53でアナログ信号Vrに戻され、減算回路54に供給される。そして、減算回路54によりアナログ信号Vsとアナログ信号Vrとの差分が取られ、差分信号であるアナログ信号Vsubが増幅器55で増幅された後、増幅信号であるアナログ信号Voutiが出力される。ここで、ステージ101-iにおいて、サンプルホールド回路51、減算回路54および増幅器55は、一体となって増幅回路を構成しており、この増幅回路の回路構成が、本発明において特徴となる注目すべき構成である。サブA/D変換器52およびサブD/A変換器53には、従来一般的な構成を適用することができる。増幅回路の構成次に、増幅回路の具体的な構成について説明する。以下では、まず比較例として、増幅回路を従来の補償回路を追加して構成する場合を説明し、その後、本実施形態の増幅回路の実施例について説明する。なお、説明の便宜上、各実施例において、比較例の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を適宜省略する。<比較例>図3,4は、比較例としての増幅回路1の構成を示す回路図であり、図3はサンプル動作時の状態を示し、図4はホールド動作時の状態を示す。図3,4に示すように、増幅回路1は、演算増幅器A1、スイッチSWP1~SWP9、スイッチSWN1~SWN9、容量CP1~CP4、並びに、容量CN1~CN4を備えている。また、増幅回路1は、入力端子VINVDPVDNVIP、並びに、出力端子VOPVONを備えている。演算増幅器A1は、差動入力および差動出力を行う全差動型の演算増幅器である。スイッチSWP1~SWP9およびスイッチSWN1~SWN9は、例えばトランジスタなどのスイッチング素子により構成されている。スイッチSWP1~SWP9およびスイッチSWN1~SWN9は、外部から供給される切替信号クロック信号に基づいて、自身の第1端子と第2端子との間を開閉オンオフする。容量CP1~CP4および容量CN1~CN4は、それぞれ、第1端子および第2端子を有し、その容量値が適切に設定されている。スイッチSWP2の第1端子、スイッチSWP3の第1端子、およびスイッチSWP8の第1端子は、入力端子VINに共通して接続されている。スイッチSWP4の第1端子およびスイッチSWP5の第1端子は、入力端子VDPに共通して接続されている。スイッチSWP6の第1端子およびスイッチSWP7の第1端子は、グランドに接続されている。スイッチSWP1の第2端子およびスイッチSWP2の第2端子は、容量CP1の第1端子に共通して接続されている。スイッチSWP3の第2端子およびスイッチSWP4の第2端子は、容量CP2の第1端子に共通して接続されている。スイッチSWP5の第2端子およびスイッチSWP6の第2端子は、容量CP3の第1端子に共通して接続されている。スイッチSWP7の第2端子およびスイッチSWP8の第2端子は、容量CP4の第1端子に共通して接続されている。容量CP1の第2端子、容量CP2の第2端子、容量CP3の第2端子、容量CP4の第2端子、およびスイッチSWP9の第1端子は、演算増幅器A1の反転入力端子に共通して接続されている。スイッチSWP1の第1端子、スイッチSWP9の第2端子、および演算増幅器A1の非反転出力端子は、出力端子VOPに共通して接続されている。スイッチSWN2の第1端子、スイッチSWN3の第1端子、およびスイッチSWN8の第1端子は、入力端子VIPに共通して接続されている。スイッチSWN4の第1端子およびスイッチSWN5の第1端子は、入力端子VDNに共通して接続されている。スイッチSWN6の第1端子およびスイッチSWN7の第1端子は、グランドに接続されている。スイッチSWN1の第2端子およびスイッチSWN2の第2端子は、容量CN1の第1端子に共通して接続されている。スイッチSWN3の第2端子およびスイッチSWN4の第2端子は、容量CN2の第1端子に共通して接続されている。スイッチSWN5の第2端子およびスイッチSWN6の第2端子は、容量CN3の第1端子に共通して接続されている。スイッチSWN7の第2端子およびスイッチSWN8の第2端子は、容量CN4の第1端子に共通して接続されている。容量CN1の第2端子、容量CN2の第2端子、容量CN3の第2端子、容量CN4の第2端子、およびスイッチSWN9の第1端子は、演算増幅器A1の非反転入力端子に共通して接続されている。スイッチSWN1の第1端子、スイッチSWN9の第2端子、および演算増幅器A1の反転出力端子は、出力端子VONに共通して接続されている。入力端子VINVIPには、アナログ入力信号初段のステージはアナログ入力信号Vin、初段以外のステージでは前段のステージからの出力であるアナログ信号Vouti-1が、差動入力として供給される。入力端子VDPVDNには、サブD/A変換器53から出力されるアナログ信号Vrが、差動入力として供給される。出力端子VOPVONからは、アナログ信号Voutiが、差動出力として出力される。ここで、増幅回路1では、演算増幅器A1の反転入力端子と非反転出力端子との間に、寄生容量CCPが存在するとともに、演算増幅器A1の非反転入力端子と反転出力端子との間に、寄生容量CCNが存在している。そして、スイッチSWP5~SWP6並びに容量CP3CP4は、寄生容量CCPによる電荷減少分を補償する補償回路2を構成している。また、スイッチSWN5~SWN6並びに容量CN3CN4は、寄生容量CCNによる電荷減少分を補償する補償回路3を構成している。補償回路23は、従来技術による構成である。このように、増幅回路1は、全差動型の構成を有しており、演算増幅器A1の反転入力端子-非反転出力端子側と、非反転入力端子-反転出力端子側とで、対称な構成を有している。なお、以下適宜、反転入力端子-非反転出力端子側の構成をP側の構成と称し、非反転入力端子-反転出力端子側の構成をN側の構成と称する。次いで、比較例の増幅回路1の動作について説明する。増幅回路1は、アナログ入力信号を容量に充電するサンプル動作図3参照と、所望の信号を出力するためのホールド動作図4参照とを行うことにより、演算処理を行う。増幅回路1のサンプル動作の期間とホールド動作の期間とは、上述したサンプルホールド回路51のサンプル動作の期間とホールド動作の期間とにそれぞれ対応する。以下では、P側の構成の動作のみを説明するが、差動構成のため、N側の構成も、P側の構成と同時に同様の動作を行っている。また、以下の説明では、適宜、入力端子VINに供給される負極性のアナログ入力信号を入力電圧VIN、入力端子VDPに供給されるアナログ信号Vrを参照電圧VDP、出力端子VOPから出力される正極性のアナログ信号Voutiを出力電圧VOPとも呼ぶ。サンプル動作時には、図3に示すように、スイッチSWP2、SWP3、SWP6、SWP8、SWP9が閉じるオンとなる。これにより、容量CP1、CP2、CP4は、入力電圧VINによって充電され、容量CP3は基準電位によって充電される。寄生容量CCPは、両端が短絡されているため充電されない。よって、演算増幅器A1の有限ゲインエラーが無視できるとすると、容量CP1~CP4、および寄生容量CCPに充電される総電荷量QSは、QS=CP1CP2CP4×VIN1となる。ホールド動作時には、図4に示すように、スイッチSWP1、SWP4、SWP5、SWP7が閉じるオンとなる。これにより、容量CP1および寄生容量CCPは、出力電圧VOPによって充電され、容量CP2CP3は、参照電圧VDPによって充電され、容量CP4は基準電位によって充電される。よって、容量CP1~CP4、および寄生容量CCPに充電される総電荷量QHは、QH=CP1CCP×VOPCP2CP3×VDP2となる。このとき、スイッチSWP9が開いているオフであるため、容量CP1~CP4、および寄生容量CCPの、演算増幅器A1の反転入力端子に接続されている側の電荷の総量は変わらない。それゆえ、QS=QHが成り立つ。以上から、出力電圧VOPは、VOP=CP1CP2CP4/CP1CCP×VIN-CP2CP3/CP1CCP×VDP3と表される。増幅回路1に2倍の演算処理を行わせたい場合には、CP1=CP2、CP3=CCP、およびCP4=2×CCPの関係を満たすように容量値を選び、参照電圧VDPを基準電圧とすると、出力電圧VOPは、VOP=2×VIN4となり、入力電圧の2倍の出力電圧を得ることができる。ここで、上記式3によれば、増幅回路1に4倍の演算処理を行わせたい場合には、3×CP1=CP2、CP3=CCP、およびCP4=4×CCPの関係を満たすように容量値を選べばよい。よって、増幅率を変更することが可能となっているが、増幅率によって容量CP4の値が変わる。このため、増幅回路1では、増幅率を可変にする場合には補償操作が複雑となってしまう。また、容量CP3CP4は寄生容量CCPの値から算出されるため、寄生容量CCPの値を正確に見積もることができなければ、精度の高い増幅率を得ることができないという問題がある。増幅回路1においては、補償回路2、すなわち、複数の容量CP3CP4および複数のスイッチSWP5~SWP8を追加したことで、回路の複雑性が増しており、寄生容量CCPの値を正確に見積もることが難しくなっている。さらに、増幅回路1では、スイッチSWP5~SWP8と演算増幅器A1の反転入力端子との間に寄生容量が発生したり、また、この寄生容量を介して、切替信号クロック信号が演算増幅器A1の反転入力端子に漏れてくることがある。このため、上記式3が成り立たなくなり、演算誤差増幅誤差を増やしてしまうことになりかねない。したがって、増幅回路1においては、補償回路23を備えることで、精度の高い増幅率を得ることができないという問題がある。換言すると、高精度の増幅率を得るためには、寄生容量CCPCCNを補償するための回路の構成が、少なければ少ないほど良いということになる。本発明者等は、この点に着目し鋭意検討した結果、差動回路の特性を利用することによって、最小限の構成で寄生容量CCPCCNを補償することができることを見出した。次いで、本発明の一実施形態に係る増幅回路の実施例について説明する。<実施例1>図5,6は、実施例1の増幅回路10の構成を示す回路図であり、図5はサンプル動作時の状態を示し、図6はホールド動作時の状態を示す。図5,6に示すように、増幅回路10は、上述した比較例の増幅回路1と比較して、補償回路23を除いて、新たに、容量CP5第1補償容量および容量CN5第2補償容量を備えた構成を有している。つまりは、増幅回路10は、演算増幅器A1、スイッチSWP1~SWP4、スイッチSWP9第1スイッチ、スイッチSWN1~SWN4、スイッチSWN9第2スイッチ、容量CP1CP2CP5、並びに、容量CN1CN2CN5を備えている。また、増幅回路10は、入力端子VINVDPVDNVIP、並びに、出力端子VOPVONを備えている。スイッチSWP2の第1端子およびスイッチSWP3の第1端子は、入力端子VINに共通して接続されている。スイッチSWP4の第1端子は、入力端子VDPに接続されている。スイッチSWP1の第2端子およびスイッチSWP2の第2端子は、容量CP1の第1端子に共通して接続されている。スイッチSWP3の第2端子およびスイッチSWP4の第2端子は、容量CP2の第1端子に共通して接続されている。容量CP1の第2端子、容量CP2の第2端子、容量CP5の第1端子、およびスイッチSWP9の第1端子は、演算増幅器A1の反転入力端子第1入力端子に共通して接続されている。スイッチSWP1の第1端子、スイッチSWP9の第2端子、容量CN5の第2端子、および演算増幅器A1の非反転出力端子第1出力端子は、出力端子VOPに共通して接続されている。スイッチSWN2の第1端子およびスイッチSWN3の第1端子は、入力端子VIPに共通して接続されている。スイッチSWN4の第1端子は、入力端子VDNに接続されている。スイッチSWN1の第2端子およびスイッチSWN2の第2端子は、容量CN1の第1端子に共通して接続されている。スイッチSWN3の第2端子およびスイッチSWN4の第2端子は、容量CN2の第1端子に共通して接続されている。容量CN1の第2端子、容量CN2の第2端子、容量CN5の第1端子、およびスイッチSWN9の第1端子は、演算増幅器A1の非反転入力端子第2入力端子に共通して接続されている。スイッチSWN1の第1端子、スイッチSWN9の第2端子、容量CP5の第2端子、および演算増幅器A1の反転出力端子第2出力端子は、出力端子VONに共通して接続されている。また、増幅回路10では、演算増幅器A1の反転入力端子と非反転出力端子との間に、寄生容量CCPが存在するとともに、演算増幅器A1の非反転入力端子と反転出力端子との間に、寄生容量CCNが存在している。このように、増幅回路10は、全差動型の構成を有しており、演算増幅器A1の反転入力端子-非反転出力端子側と、非反転入力端子-反転出力端子側とで、対称な構成を有している。なお、以下適宜、反転入力端子-非反転出力端子側の構成をP側の構成と称し、非反転入力端子-反転出力端子側の構成をN側の構成と称する。ここで、増幅回路10において、特に注目すべき構成は、容量CP5および容量CN5である。容量CP5は、演算増幅器A1の反転入力端子と反転出力端子との間に接続されている。すなわち、容量CP5は、第1端子一方の端子が演算増幅器A1の反転入力端子に接続され、第2端子他方の端子が演算増幅器A1の反転出力端子に接続されている。容量CN5は、演算増幅器A1の非反転入力端子と非反転出力端子との間に接続されている。すなわち、容量CN5は、第1端子一方の端子が演算増幅器A1の非反転入力端子に接続され、第2端子他方の端子が演算増幅器A1の非反転出力端子に接続されている。容量CP5および容量CN5の各容量値は、適切に設定されている。次いで、実施例1の増幅回路10の動作について説明する。増幅回路10は、アナログ入力信号を容量に充電するサンプル動作図5参照と、所望の信号を出力するためのホールド動作図6参照とを行うことにより、演算処理を行う。増幅回路10のサンプル動作の期間とホールド動作の期間とは、上述したサンプルホールド回路51のサンプル動作の期間とホールド動作の期間とにそれぞれ対応する。以下の説明では、適宜、入力端子VINに供給される負極性のアナログ入力信号を入力電圧VIN第1入力信号、入力端子VDPに供給されるアナログ信号Vrを参照電圧VDP第1参照信号、入力端子VDNに供給されるアナログ信号Vrを参照電圧VDN第2参照信号、入力端子VIPに供給される正極性のアナログ入力信号を入力電圧VIP第2入力信号、出力端子VOPから出力される正極性のアナログ信号Voutiを出力電圧VOP第1出力信号、出力端子VONから出力される負極性のアナログ信号Voutiを出力電圧VON第2出力信号とも呼ぶ。サンプル動作時には、図5に示すように、スイッチSWP2、SWP3、SWP9、SWN2、SWN3、SWN9が閉じるオンとなる。これにより、容量CP1、CP2は、入力電圧VINによって充電され、容量CN1、CN2は、入力電圧VIPによって充電される。演算増幅器A1の有限ゲインエラーを無視できるとすると、容量CP5、CN5の両端は同じ電位となるため、電荷は充電されない。また、寄生容量CCP、CCNは、両端が短絡されているため充電されない。よって、演算増幅器A1の有限ゲインエラーが無視できるとすると、容量CP1、CP2、CP5、および寄生容量CCPに充電される総電荷量QSPと、容量CN1、CN2、CN5、および寄生容量CCNに充電される総電荷量QSNとは、それぞれ、QSP=CP1CP2×VIN5QSN=CN1CN2×VIP6となる。ホールド動作時には、図6に示すように、スイッチSWP1、SWP4、SWN1、SWN4が閉じるオンとなる。これにより、容量CP1および寄生容量CCPは、出力電圧VOPによって充電され、容量CP5は出力電圧VONによって充電され、容量CP2は、参照電圧VDPによって充電される。また、容量CN1および寄生容量CCNは、出力電圧VONによって充電され、容量CN5は出力電圧VOPによって充電され、容量CN2は、参照電圧VDNによって充電される。よって、容量CP1、CP2、CP5、および寄生容量CCPに充電される総電荷量QHPと、容量CN1、CN2、CN5、および寄生容量CCNに充電される総電荷量QHNとは、それぞれ、QHP=CP1CCP×VOPCP2×VDPCP5×VON7QHN=CN1CCN×VONCN2×VDNCN5×VOP8となる。このとき、スイッチSWP9が開いているオフであるため、容量CP1、CP2、CP5、および寄生容量CCPの、演算増幅器A1の反転入力端子に接続されている側の電荷の総量は変わらない。それゆえ、QSP=QHPが成り立つ。同様に、QSN=QHNも成り立つ。以上から、出力電圧VOP、および、出力電圧VONは、VOP=CP1CP2/CP1CCP×VIN-CP2/CP1CCP×VDP-CP5/CP1CCP×VON9VON=CN1CN2/CN1CCN×VIP-CN2/CN1CCN×VDN-CN5/CN1CCN×VOP10と表される。差動回路ではP側とN側の容量値は等しく設計するため、CP1=CN1=C1、CP2=CN2=C2、CP5=CN5=C5、およびCCP=CCN=CCである。また、入力電圧VIP、VINの差の成分VI=VIP-VINと、出力電圧VOP、VONの差の成分VO=VOP-VONとを扱うため、出力電圧VOは、VO=C1C2/C1CC-C5×VI-C2/C1CC-C5×VD11と表される。ここで、VD=VDP-VDNである。増幅回路10に2倍の演算処理を行わせたい場合には、C1=C2およびC5=CCの関係を満たすように容量値を選び、VDを基準電圧とすると、出力電圧VOは、VO=2×VI12となり、入力電圧の2倍の出力電圧を得ることができる。また、増幅回路10に4倍の演算処理を行わせたい場合には、3×C1=C2およびC5=CCの関係を満たすように容量値を選べばよい。容量C5の値は、増幅率によらず一定とすることができる。以上のように、増幅回路10は、演算増幅器A1と、スイッチSWP1~SWP4SWP9SWN1~SWN4SWN9と、容量CP1CP2CN1CN2とを備え、入力電圧を取り込むサンプル動作と、演算増幅器A1により、上記取り込んだ入力電圧と予め定められた参照電圧との差分を増幅して出力するホールド動作とを行う。そして、増幅回路10は、さらに、補償容量としての容量CP5CN5を備えている。これにより、出力電圧VONにより充電された容量CP5の電荷で、寄生容量CCPによって減少した利得を補償することができる。また、出力電圧VOPにより充電された容量CN5の電荷で、寄生容量CCNによって減少した利得を補償することができる。よって、容量CP5および容量CN5という最小限の構成を用いて、寄生容量CCPCCNに起因する増幅回路10の演算誤差を補償し、高精度の増幅率を得ることが可能となる。また、増幅回路10においては、容量CP5および容量CN5の値を一定のまま、増幅率を変更することができるので、増幅率を可変にする場合は、補償操作を簡易に構成することが可能となる。さらに、増幅回路10では、容量CP5および容量CN5のみを追加する構成のため、寄生容量CCPCCNの値を概ね正確に見積もることが可能となっている。また、上述した比較例の増幅回路1のように補償回路2,3の設置に起因する問題も生じない。また、A/D変換器100の各ステージ101-1~101-Nに、増幅回路10を備えることによって、A/D変換器100の直線性誤差を補償することが可能となり、A/D変換器100の直線性入出力関係の直線度合いを向上させることが可能となる。図7は、実施例1の増幅回路10を備える場合と、増幅回路10から補償容量容量CP5および容量CN5を除いた場合との、A/D変換器100の入出力関係アナログ入力-デジタル出力を示すグラフである。図7において、横軸はアナログ入力を示し、縦軸はデジタル出力を示す。グラフ中の実線は実施例1の結果を示し、点線は実施例1から補償容量を除いた構成補償なしの結果を示す。補償容量がない場合には、上記式11のVIの係数が小さくなる。つまりは、増幅回路10の増幅率が小さくなってしまい、図7グラフ中の点線のように、参照電圧が切り替わる点でA/D変換器100の直線性が損なわれる。これに対し、補償容量を備える実施例1の増幅回路10においては、補償容量を追加して増幅回路10の演算誤差を補償しているので、図7グラフ中の実線のように、A/D変換器100の入出力関係を直線とすることが可能となる。よって、A/D変換器100の直線性を向上させることができる。なお、A/D変換器100において、増幅回路10は、各ステージ101-1~101-N-1の全てに備えられていることが望ましいが、設計などに応じて、少なくとも1つのステージに備えられていてもよい。<実施例2>図8,9は、実施例2の増幅回路11の構成を示す回路図であり、図8はサンプル動作時の状態を示し、図9はホールド動作時の状態を示す。図8,9に示すように、増幅回路11は、上述した実施例1の増幅回路10と比較して、演算増幅器A1に代えて、演算増幅器A2第1演算増幅器および演算増幅器A3第2演算増幅器を備えた構成を有している。演算増幅器A2A3は、単一出力型の演算増幅器反転増幅器である。演算増幅器A2の反転入力端子第1入力端子は、容量CP1の第2端子、容量CP2の第2端子、容量CP5の第1端子、およびスイッチSWP9の第1端子に接続されている。演算増幅器A2の出力端子第1出力端子は、スイッチSWP1の第1端子、スイッチSWP9の第2端子、容量CN5の第2端子、および出力端子VOPに接続されている。演算増幅器A3の反転入力端子第2入力端子は、容量CN1の第2端子、容量CN2の第2端子、容量CN5の第1端子、およびスイッチSWN9の第1端子に接続されている。演算増幅器A3の出力端子第2出力端子は、スイッチSWN1の第1端子、スイッチSWN9の第2端子、容量CP5の第2端子、および出力端子VONに接続されている。演算増幅器A2A3は、疑似差動型の構成を形成している。上記構成を有する増幅回路11は、実施例1の増幅回路10と比較して演算増幅器A1が演算増幅器A2A3に代わっているのみなので、実施例1の増幅回路10の動作と基本的に同様に動作する。増幅回路11は、アナログ入力信号を容量に充電するサンプル動作図8参照と、所望の信号を出力するためのホールド動作図9参照とを行うことにより、演算処理を行う。これにより、上記式5~12に示したように、入力電圧の2倍の出力電圧を得ることができる。<実施例3>上述した実施例12の増幅回路1011において、容量CP5および容量CN5としては、容量素子を用いるだけではなく、他のもので代用したり、構成することができる。例えば、寄生容量CCP、CCNの大部分は、スイッチSWP9、SWN9によるものである。よって、容量CP5、CN5は、スイッチSWP9、SWN9と同一のものにより構成し、常時開いて使用してもよい。容量CP5、CN5を、スイッチSWP9、SWN9と同一のもの常時開いて使用で構成することで、容量CP5、CN5を容易に設定することが可能となる。また、寄生容量CCP、CCNは、比較的、非常に小さい値である。よって、容量CP5は、演算増幅器A1の反転入力端子と反転出力端子との間に存在する配線間の寄生容量配線間容量により構成してもよいし、容量CN5は、演算増幅器A1の非反転入力端子と非反転出力端子との間に存在する配線間の寄生容量配線間容量により構成してもよい。これにより、素子の追加や、素子追加によるスペースの増加などを回避することが可能となる。本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。"