それぞれ処理回路の再設定が可能である複数のリコンフィギュラブルプロセッサと、前記複数のリコンフィギュラブルプロセッサにより設定された処理回路で実行する処理を管理する第1の制御手段と、前記第1の制御手段からの要求に応じて前記複数のリコンフィギュラブルプロセッサの動作を制御する第2の制御手段とを具備する複合機。前記第2の制御手段は、前記複数のリコンフィギュラブルプロセッサの動作状態を異ならせる複数のモードを選択的に使用する請求項1に記載の複合機。前記第2の制御手段は、前記複数のリコンフィギュラブルプロセッサのうちの複数に複数のタスクを並列的に処理させる高速モードと、1つのリコンフィギュラブルプロセッサのみにタスクを処理させる省エネモードとを選択的に使用する請求項2に記載の複合機。前記第2の制御手段は、前記複数のリコンフィギュラブルプロセッサでの処理に適用する処理シーケンスを、複数の処理シーケンスからリアルタイム選択する請求項1に記載の複合機。前記第2の制御手段は、分割処理シーケンスおよびパイプライン処理シーケンスのうちから前記複数のリコンフィギュラブルプロセッサでの処理に適用する処理シーケンスをリアルタイム選択する請求項4に記載の複合機。前記複数のリコンフィギュラブルプロセッサにより設定された処理回路が処理を行うために使用するメモリをさらに備え、前記第2の制御手段は、前記メモリの使用状況に基づいて前記複数の処理シーケンスのうちから前記複数のリコンフィギュラブルプロセッサでの処理に適用する処理シーケンスをリアルタイム選択する請求項4に記載の複合機。前記第2の制御手段は、分割処理シーケンスおよびパイプライン処理シーケンスのいずれかと、シリアル処理シーケンスとのうちから前記複数のリコンフィギュラブルプロセッサでの処理に適用する処理シーケンスをリアルタイム選択する請求項6に記載の複合機。前記第1の制御手段と前記第2の制御手段とをインタフェースするブリッジを備え、前記第2の制御手段は前記ブリッジが備えるポートの1つに接続されるとともに、前記複数のリコンフィギュラブルプロセッサを並列に接続可能である請求項1に記載の複合機。前記第2の制御手段に対して前記複数のリコンフィギュラブルプロセッサをそれぞれ着脱可能とする複数のソケットをさらに備える請求項1に記載の複合機。複数のDRPを搭載する場合、これら複数のDRPをCPUにより直接的に制御しており、CPUの大きな負荷となっていた。このような事情から、DRPの制御に関わるCPUの負荷を軽減することが望まれていた。実施形態の複合機は、複数のリコンフィギュラブルプロセッサ、第1の制御手段および第2の制御手段を備える。複数のリコンフィギュラブルプロセッサは、それぞれ処理回路の再設定が可能である。第1の制御手段は、複数のリコンフィギュラブルプロセッサにより設定された処理回路で実行する処理を管理する。第2の制御手段は、第1の制御手段からの要求に応じて複数のリコンフィギュラブルプロセッサの動作を制御する。以下実施の形態の一例を図面を用いて説明する。図1は本実施形態に係る複合機multifunctionperipheral:以下、MFPと記す100のブロック図である。MFP100は、メインCPU1、ブリッジコンパニオンチップ2、ハードディスクドライブHDD3、メインメモリ4、アクセラレータ5、ページメモリコントローラPMC6、アクセラレータユニット7、ページメモリ8、スキャナ9、スキャナインタフェース部スキャナI/F部10、画像処理系チップ11、プリンタインタフェース部プリンタI/F部12およびプリンタ13を含む。メインCPU1は、ユーザインタフェースUIを介するユーザ操作に応じてMFP100の動作を制御する。ブリッジコンパニオンチップ2は、メインCPU1の指示の下に、ハードディスクドライブ3、メインメモリ4、アクセラレータ5、ページメモリコントローラ6、アクセラレータユニット7および図示しない周辺機器を制御する。またブリッジコンパニオンチップ2は、ハードディスクドライブ3、メインメモリ4、アクセラレータ5、ページメモリコントローラ6、アクセラレータユニット7および周辺機器の相互間でのデータの授受をインタフェースする。ハードディスクドライブ3は、大容量のハードディスクを内蔵し、このハードディスクを用いて各種のデータを保存する。メインメモリ4は、CPU1が各種の処理を行うために主として使用されるメモリである。アクセラレータ5は、画像データの各種圧縮伸長処理を行う。ページメモリコントローラ6は、ページメモリ8を制御する。アクセラレータユニット7は、フィルタ処理、種々の画像フォーマット変換処理、種々の圧縮伸長処理などを行う。アクセラレータユニット7は、主として、処理が複雑なアプリケーションの高速化や機能追加のために使用する。スキャナ9は、原稿を読み取ってその画像を表すデータストリームを生成する。スキャナインタフェース部10は、スキャナ9が出力するデータストリームを一旦保持し、この保持しているデータストリームを処理の進捗状況に応じて画像処理系チップ11へと供給する。画像処理系チップ11は、スキャナインタフェース部10から供給されるデータストリームをページメモリ8に格納した上で、当該データストリームに対して各種の画像処理を施す。画像処理系チップ11は、処理済みのデータストリームをプリンタインタフェース部12へ出力する。プリンタインタフェース部12は、画像処理系チップ11から出力されたデータストリームをプリンタ13へ供給する。プリンタ13は、プリンタインタフェース部12から要求されるデータストリームが表す画像をプリント用紙にプリントする。ところでアクセラレータユニット7は、複数のDRP71、DRPコントローラ72およびメモリ73を含む。複数のDRP71はそれぞれ、多数の回路要素が二次元的または三次元的に配列されており、これらの回路要素を適宜に使用して様々な処理回路を任意に設定できる。すなわちDRP71は、実装する処理回路を再設定できる。なお、DRP71に設定する処理回路は、典型的には複数の回路ブロックを含む。そしてこれらの複数の回路ブロックを協働させることで1つの処理回路として機能する。1つの回路ブロックは、通常は1つのDRP71に設定される必要がある。複数のDRP71は、相互に必要な接続または配線がなされており、異なるDRP71にそれぞれ設定された別々の回路ブロックは協働できる。DRPコントローラ72は、複数のDRP72をそれぞれ制御する。メモリ73は、DRP72の入出力データや中間データを保存する。つまりメモリ73は、DRP71で使用されるローカルメモリである。メモリ73としては、典型的にはDRAMdynamicrandomaccessmemoryを使用する。なお、DRP71とDRPコントローラ72との接続には、例えばPCIExpressPCIeなどの汎用バスを用いることができる。そして当該汎用バスに準拠したソケット74を介在させることにより、DRP71を個々に着脱可能としている。DRP71とDRPコントローラ72とのアクセスをPCIeワンパスとするが、性能に応じてレーン数選択としても良い。図2はDRPコントローラ72のブロック図である。DRPコントローラ72は、PCIeインタフェースI/F部72a、DRPインタフェースI/F部72b、DRAMインタフェースI/F部72c、回路情報メモリ72d、制御レジスタ72e、データバッファ72fおよびRISCコア72gを含む。PCIeインタフェース部72aは、ブリッジコンパニオンチップ2とRISCコア72gとをインタフェースする。本実施形態においては、ブリッジコンパニオンチップ2とアクセラレータユニット7との接続にPCIeを利用することとし、PCIeインタフェース部72aはPCIe規格に準拠した処理を行う。従ってPCIeインタフェース部72aとしては、PCIe規格に準拠した既存のインタフェース回路を利用できる。ただし、ブリッジコンパニオンチップ2とアクセラレータユニット7との接続に別の規格のバスを利用することも可能であり、PCIeインタフェース部72aは使用するバスの規格に応じたインタフェース部に適宜に置き換えられる。DRPインタフェース部72bは、DRP71とRISCコア72gとをインタフェースする。本実施形態においては、DRP71とDRPコントローラ72との接続にPCIeを利用するならば、DRPインタフェース部72bはPCIe規格に準拠した処理を行う。この場合にDRPインタフェース部72bとしては、PCIe規格に準拠した既存のインタフェース回路を利用できる。ただし、DRP71とDRPコントローラ72との接続に別の規格のバスを利用することも可能であり、DRPインタフェース部72bは使用するバスの規格に応じたインタフェース部に適宜に置き換えられる。DRAMインタフェース部72cは、メモリ73とRISCコア72gとをインタフェースする。回路情報メモリ72dは、DRP71に設定する処理回路の構成などを表した回路情報をRISDコア72gの制御の下に記憶する。制御レジスタ72eは、DRP71の制御に関わる各種の制御情報をRISDコア72gの制御の下に記憶する。データバッファ72fは、転送データ用の中間バッファである。データバッファ72fは、DRP71に設定された処理回路での処理のためにDRP71へと与えるデータや、DRP71に設定された処理回路での処理の結果として得られてDRP71から出力されたデータをRISDコア72gの制御の下に記憶する。RISCコア72gは、メインCPU1の指示に応じたブリッジコンパニオンチップ2による制御の下にDRP71を制御する。次に以上のような構成のMFP100の動作について説明する。図3はDRPコントローラ72のメインCPU1へのアクセスのための基本動作におけるRISCコア72gの処理のフローチャートである。図4は上記基本動作のシーケンス図である。図3のステップSa1においてRISCコア72gは、DRP71を初期化およびデフォルト設定する。ステップSa2においてRISCコア72gは、図4のイベントE1のようにメインCPU1からDRPコントローラ72に対して行われるリクエスト通知を受け付ける。ステップSa3においてRISCコア72gは、リクエストを受け付け可能であるか否かを確認する。具体的にはRISCコア72gは、DRP71がアイドルidleであるか否か、あるいはメモリ73の空き容量があるか否かの確認と、ステータスSTSチェックなどを行い、その結果に基づいてリクエストを受け付け可能であるか否かを確認する。そしてRISCコア72gは、ここでの判断結果を図4のイベントE2のようにメインCPU1へと応答する。なおこの応答では、リクエストを受け付け可能である場合にアイドルを、そうでない場合にビジーbusyをそれぞれメインCPU1へ通知する。また、リクエストを受け付けることができない場合にRISCコア72gは、ステップSa3からステップSa4へ進む。ステップSa4においてRISCコア72gは、リクエストへの対応を継続すべきかどうかをメインCPU1からの指示に応じて判断する。そして取消がメインCPU1から指示された場合には、RISCコア72gは図3に示す処理を終了する。しかしながら、継続がメインCPU1から指示された場合には、RISCコア72gはステップSa4からステップSa5へ進む。ステップSa5においてRISCコア72gは、予め定められた解除条件が成立するまで待機する。解除条件は、例えば一定時間の経過である。そして解除条件が成立したならば、RISCコア72gはステップSa3に戻る。ステップSa3においてリクエストを受け付けること可能であると判定した場合にRISCコア72gは、ステップSa6に進むとともに、メモリコントロールシーケンスを開始する。メモリコントロールシーケンスにおける処理については後述するが、RISCコア72gはこの処理を図3に示す処理と並行して実行する。ステップSa6においてRISCコア72gは、図4のイベントE3のようなメインCPU1からのコードによる通知に基づいてモードを確認する。そしてモードが高速モードハイパフォーマンスモードであると判定した場合にRISCコア72gは、ステップSa6からステップSa7へ進む。ステップSa7においてRISCコア72gは、処理の並列化が可能であるか、あるいは処理の並列化が必要であるか否かを確認する。このステップSa7でYESと判定した場合にRISCコア72gは、ステップSa7からステップSa8へ進む。ステップSa8においてRISCコア72gは、分割処理シーケンスおよびパイプライン処理シーケンスのいずれかを選択する。ステップSa9においてRISCコア72gは、アイドルの複数のDRP71にタスクを割り当てる。かくして複数のDRP71が複数のタスクを並列処理する。なお、DRP71における回路切替や実行命令などの制御は、DRPコントローラ72側で制御しても良いし、DRP71側の内蔵CPUで制御DAPDNAなどしても良い。一方、モードが省エネモードエコノミーモードであると判定した場合にRISCコア72gは、ステップSa6からステップSa10へ進む。また、モードが高速モードであるものの、ステップSa7にてNOと判定した場合にRISCコア72gは、ステップSa7からステップSa10へ進む。ステップSa10においてRISCコア72gは、シリアル処理シーケンスを選択する。ステップSa11においてRISCコア72gは、アイドルの1つのDPR71にタスクを割り当てる。かくして、1つのみのDRP71が1つのみのタスクを処理する。ステップSa9またはステップSa11では、図4のイベントE4のように、メモリ状態のOK/NGがDRPコントローラ72からメインCPU1へ通知される。このイベントE4に応じてイベントE5において、処理を実施するか否かがメインCPU1からDRPコントローラ72へと通知される。さらに、DRP71での処理の対象となるデータが、図4のイベントE6のようにメインCPU1からDRPコントローラ27へと転送される。DRP71での処理が終了し、その旨の通知がDRP71から送られたならば、RISCコア72gはステップSa12においてこの処理終了通知を受け取る。さらにステップSa13においてRISCコア72gは、図4のイベントE7のようにメインCPU1へと処理完了を通知する。ステップSa14においてRISCコア72gは、処理の繰り返しが必要であるか否かを確認する。そしてここでYESと判定したならばRISCコア72gは、ステップSa2以降の処理を繰り返し実行する。そしてステップSa14でNOと判定したならばRISCコア72gは、図3に示す処理を終了する。図5は各モードにおけるDRPの処理状態の概念図である。左から通常モードノーマルモード、高速モードハイパフォーマンスモード、省エネモードエコノミーモードのそれぞれにおけるタスク実行例を示している。通常モードは、アイドルなDRP71があれば、1つまたは複数のアイドルなDRPにランダムまたはID順にタスクを割り振る。高速モードは、できる限り多数のDRP71にタスクを割り振る。また高速モードは、並列化できない場合は、通常モードと同様にタスクを割り振る。省エネモードは、アイドルの1個のみのDRP71に対してタスクを割り振る。他のDRP71がアイドルであっても、そのDRP71はI/Fのみ残してできる限りの電源を切って消費電力を抑える。図6はパイプライン処理の処理イメージを示す図である。パイプライン処理とデータ画像分割処理とを併用する場合が図6に示す処理イメージである。データ分割処理を併用しない場合には、図6に示される1系統のみがその処理イメージとなる。図7はデータ分割処理の処理イメージを示す図である。なお、図7に示すようなデータ分割処理は、可変長コーデック処理などのデータ分割が不可能な処理には適用しない。図8はメモリコントロールシーケンスにおけるRISCコア72gの処理のフローチャートである。ステップSb1においてRISCコア72gは、処理に必要な入力出力中間データ量情報をメインCPU1から受け取り、処理に必要な容量を計算する。ステップSb2においてRISCコア72gは、容量が不足するか否かを確認する。そして容量が不足するならばRISCコア72gは、ステップSb2からステップSb3へ進む。具体的には例えば、アイドルなDRP71が存在してもメモリ73に十分な空きがない場合には、RISCコア72gは、ステップSb2においてYESと判定する。ステップSb3においてRISCコア72gは、処理を継続するのか、それとも取り消すのかを、メインCPU1に問い合わせた上で判断する。そして、処理を取り消す旨がメインCPU1から指示されたならば、RISCコア72gはステップSb3でNOと判断し、図8の処理を終了する。しかし、処理を継続する旨がメインCPU1から指示されたならば、RISCコア72gは、ステップSb3からステップSb4へ進む。ステップSb4においてRISCコア72gは、予め定められた解除条件が成立するまで待機する。解除条件は、例えば一定時間の経過である。そして解除条件が成立したならば、RISCコア72gはステップSb2に戻る。ステップSb2において容量不足ではないと判定した場合にRISCコア72gは、ステップSb2からステップSb5へ進む。ステップSb5においてRISCコア72gは、メモリアロケーションを実施する。ステップSb6においてRISCコア72gは、入力スタートアドレスを取得し、これをメインCPU1へ通知する。ステップSb7においてRISCコア72gは、データが受信されるのを待つ。ステップSb8においてRISCコア72gは、データを受信した後、該当DRP71に入力出力中間スタートアドレスおよびデータ量を通知する。ステップSb9においてRISCコア72gは、制御レジスタ72e中のメモリ管理レジスタに情報をインプットする。ステップSb10においてRISCコア72gは、処理の完了後、メインCPU1へ出力スタートアドレスを通知し、メインCPU1側へ処理後のデータを転送する。そしてこのステップSb10を終えたら、RISCコア72gは図8に示す処理を終了する。図9はメモリ73のメモリマップの一例を示す図である。図10はメモリ管理レジスタの一例を示す図である。以上のようにMFP100では、メインCPU1から要求される機能を複数のDRP71で処理させることができるようになる。また、DRP71の入出力、中間データ等で使用する目的のメモリ73をDRPコントローラ72で一括制御することで、全体のメモリ容量を最適化できる。さらに、DRPコントローラ72とDRP71との接続にPCIeなどの汎用バスを用いていることで、ソケット着脱が可能となり、システムからくる要求性能に柔軟に対応が可能となるため、ローエンドからハイエンドまでの機種展開での使用が可能となる。また、DRPコントローラ72がメモリコントローラおよびDRP処理シーケンサーとしての機能を有することにより、メインCPU1から要求される処理のタスク管理およびメモリ管理を司ることができるようになり、各種モードへの対応が可能となる。かくしてMFP100はDRPコントローラ72を備えることにより、以下の効果を得ることができる。メインCPU1とDRP71とのアクセスを減らすことによりメインCPU1の負担を軽減できる。処理フローをリアルルタイムに決めることで、DRP71を効率的に使用でき、省電力化も可能となる。ブリッジコンパニオンチップ2が備えるPCIeポートの数などから決まるシステム条件の中で、要求に応じた機能を追加可能となる。使用メモリ量の最適化が可能となる。この実施形態は、次のような種々の変形実施が可能である。また、DRPコントローラ72の動作制御には、外付けのRISCコアを用いても良い。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。