バスラインと、前記バスライン上に配置された中央演算処理装置と、前記バスライン上に配置された算術演算実行装置と、前記バスライン上に配置され、デカップリングキャパシタ形成領域と、合成論理形成領域と、インピーダンス形成領域とを有する半導体集積回路と、前記バスライン上に配置され、論理ライブラリ情報格納部と、デカップリングキャパシタ配置配線情報格納部と、インピーダンス配置配線情報格納部と、電源配線配置配線情報格納部とを有する記憶装置とを備え、前記論理ライブラリ情報格納部内に格納されたデータに基づいて、前記合成論理形成領域における配置配線を実行し、前記デカップリングキャパシタ配置配線情報格納部に格納されたデータに基づいて、前記デカップリングキャパシタ形成領域における配置配線を実行し、前記インピーダンス配置配線情報格納部に格納されたデータに基づいて、前記インピーダンス形成領域における配置配線を実行することを特徴とする半導体集積回路システム。前記半導体集積回路は、前記デカップリングキャパシタ形成領域の電源配線と、前記デカップリングキャパシタ形成領域の接地配線と、前記合成論理形成領域の電源配線と、前記合成論理形成領域の接地配線とをさらに備えることを特徴とする請求項1に記載の半導体集積回路システム。電源配線配置配線情報格納部に格納されたデータに基づいて、前記デカップリングキャパシタ形成領域の電源配線および接地配線の配置配線と、前記合成論理形成領域の電源配線および接地配線の配置配線とを実行することを特徴とする請求項2に記載の半導体集積回路システム。前記デカップリングキャパシタ形成領域の電源配線および接地配線と、前記合成論理形成領域の電源配線および接地配線は、互いに独立していることを特徴とする請求項2に記載の半導体集積回路システム。前記デカップリングキャパシタ形成領域は複数のデカップリングキャパシタを備え、前記合成論理形成領域は複数の論理合成素子を備え、前記インピーダンス形成領域は複数の抵抗を備えることを特徴とする請求項1~4のいずれか1項に記載の半導体集積回路システム。前記論理合成素子は、CMOSFETによって構成されることを特徴とする請求項5に記載の半導体集積回路システム。前記デカップリングキャパシタは、CMOSFETのMOSキャパシタによって構成されることを特徴とする請求項5に記載の半導体集積回路システム。前記抵抗は、CMOSFETの素子分離領域上に配置されたポリシリコン層によって形成されたことを特徴とする請求項5に記載の半導体集積回路システム。前記デカップリングキャパシタと、前記論理合成素子と、前記抵抗は、いずれもCMOSFETを基本セルとして備えることを特徴とする請求項5~8のいずれか1項に記載の半導体集積回路システム。前記請求項1~9のいずれかに記載された半導体集積回路システムに適用されることを特徴とするEMCフィルタ。前記デカップリングキャパシタ形成領域のデカップリングキャパシタと、前記合成論理形成領域の論理合成素子と、前記インピーダンス形成領域の抵抗とからなるローパスフィルタをEMC基本回路として備えることを特徴とする請求項10に記載のEMCフィルタ。複数個の前記EMC基本回路をラダー結合したことを特徴とする請求項11に記載のEMCフィルタ。前記論理合成素子は、CMOSFETによって構成されることを特徴とする請求項11または12に記載のEMCフィルタ。前記デカップリングキャパシタは、CMOSFETのMOSキャパシタによって構成されることを特徴とする請求項11~13のいずれか1項に記載のEMCフィルタ。前記抵抗は、CMOSFETの素子分離領域上に配置されたポリシリコン層によって形成されたことを特徴とする請求項11~13のいずれか1項に記載のEMCフィルタ。前記デカップリングキャパシタ形成領域のデカップリングキャパシタと、前記合成論理形成領域の論理合成素子と、前記インピーダンス形成領域の抵抗は、いずれもCMOSFETを基本セルとして備えることを特徴とする請求項11~13のいずれか1項に記載のEMCフィルタ。バスラインと、前記バスライン上に配置された中央演算処理装置と、前記バスライン上に配置された算術演算実行装置と、前記バスライン上に配置され、デカップリングキャパシタ形成領域と、合成論理形成領域と、インピーダンス形成領域とを有する半導体集積回路と、前記バスライン上に配置され、論理ライブラリ情報格納部と、デカップリングキャパシタ配置配線情報格納部と、インピーダンス配置配線情報格納部と、電源配線配置配線情報格納部とを有する記憶装置とを備える半導体集積回路システムの配置配線方法であって、前記論理ライブラリ情報格納部内に格納されたデータに基づいて、前記合成論理形成領域における配置配線を実行するステップと、前記デカップリングキャパシタ配置配線情報格納部に格納されたデータに基づいて、前記デカップリングキャパシタ形成領域における配置配線を実行するステップと、前記インピーダンス配置配線情報格納部に格納されたデータに基づいて、前記インピーダンス形成領域における配置配線を実行するステップとを有することを特徴とする半導体集積回路システムの配置配線方法。電源配線配置配線情報格納部に格納されたデータに基づいて、前記デカップリングキャパシタ形成領域の電源配線および接地配線の配置配線と、前記合成論理形成領域の電源配線および接地配線の配置配線とを実行するステップをさらに有することを特徴とする請求項17に記載の半導体集積回路システムの配置配線方法。しかしながら、従来の半導体集積回路においては、デカップリングキャパシタの量とEMIの低減量に相関関係がないため、GAGateArray領域にデカップリングキャパシタを配置することによるEMI低減効果は乏しい。また、従来の半導体集積回路においては、EMI低減効果が乏しいため、デカップリングキャパシタの配置領域は無駄な部分となり、コストの上昇につながる。また、EMI低減効果が乏しいため、半導体集積回路の外部で追加のシールドボックスやEMI対策部品を用いてEMI低減対策を実施する必要がある。本発明の目的は、EMI低減に有効な半導体集積回路システムおよび半導体集積回路システムの配置配線方法を提供することにある。本発明の一態様によれば、バスラインと、前記バスライン上に配置された中央演算処理装置と、前記バスライン上に配置された算術演算実行装置と、前記バスライン上に配置され、デカップリングキャパシタ形成領域と、合成論理形成領域と、インピーダンス形成領域とを有する半導体集積回路と、前記バスライン上に配置され、論理ライブラリ情報格納部と、デカップリングキャパシタ配置配線情報格納部と、インピーダンス配置配線情報格納部と、電源配線配置配線情報格納部とを有する記憶装置とを備え、前記論理ライブラリ情報格納部内に格納されたデータに基づいて、前記合成論理形成領域における配置配線を実行し、前記デカップリングキャパシタ配置配線情報格納部に格納されたデータに基づいて、前記デカップリングキャパシタ形成領域における配置配線を実行し、前記インピーダンス配置配線情報格納部に格納されたデータに基づいて、前記インピーダンス形成領域における配置配線を実行する半導体集積回路システムが提供される。本発明の他の態様によれば、上記の半導体集積回路システムに適用されるEMCフィルタが提供される。本発明の他の態様によれば、バスラインと、前記バスライン上に配置された中央演算処理装置と、前記バスライン上に配置された算術演算実行装置と、前記バスライン上に配置され、デカップリングキャパシタ形成領域と、合成論理形成領域と、インピーダンス形成領域とを有する半導体集積回路と、前記バスライン上に配置され、論理ライブラリ情報格納部と、デカップリングキャパシタ配置配線情報格納部と、インピーダンス配置配線情報格納部と、電源配線配置配線情報格納部とを有する記憶装置とを備える半導体集積回路システムの配置配線方法であって、前記論理ライブラリ情報格納部内に格納されたデータに基づいて、前記合成論理形成領域における配置配線を実行するステップと、前記デカップリングキャパシタ配置配線情報格納部に格納されたデータに基づいて、前記デカップリングキャパシタ形成領域における配置配線を実行するステップと、前記インピーダンス配置配線情報格納部に格納されたデータに基づいて、前記インピーダンス形成領域における配置配線を実行するステップとを有する半導体集積回路システムの配置配線方法が提供される。本発明によれば、EMI低減に有効な半導体集積回路システムおよび半導体集積回路システムの配置配線方法を提供することができる。次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。又、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。第1の実施の形態半導体集積回路システム実施の形態に係る半導体集積回路システム10の模式的ブロック構成は、図1に示すように表される。実施の形態に係る半導体集積回路システム10は、図1に示すように、バスライン8と、バスライン8上に配置された中央演算処理装置CPU1と、バスライン8上に配置された演算論理装置ALU6と、バスライン8上に配置され、デカップリングキャパシタ形成領域100と、合成論理形成領域200と、インピーダンス形成領域300とを有する半導体集積回路400と、バスライン8上に配置され、論理ライブラリ情報格納部22と、デカップリングキャパシタ配置配線情報格納部24と、インピーダンス配置配線情報格納部26と、電源配線配置配線情報格納部28とを有する記憶装置2とを備える。ここで、論理ライブラリ情報格納部内に格納されたデータに基づいて、合成論理形成領域における配置配線を実行し、デカップリングキャパシタ配置配線情報格納部に格納されたデータに基づいて、デカップリングキャパシタ形成領域における配置配線を実行し、インピーダンス配置配線情報格納部に格納されたデータに基づいて、インピーダンス形成領域における配置配線を実行する。また、実施の形態に係る半導体集積回路システム10は、図1に示すように、バスライン8上に配置されたランダムアクセスメモリRAM3と、バスライン8上に配置されたCRTモニタ4と、バスライン8上に配置された入出力I/Oインタフェース5とをさらに備えていても良い。ここで、CPU1は、実施の形態に係る半導体集積回路システム10のバス8、記憶装置2、RAM3、CRTモニタ4、ALU6、I/Oインタフェース5の制御および半導体集積回路400内におけるEMI低減自動配置配線制御を実行する機能を有する。論理ライブラリ情報格納部22は、半導体集積回路400の合成論理形成領域200の論理ライブラリ情報を格納する機能を有する。論理ライブラリ情報は、I/Oインタフェース5を介して、半導体集積回路400の設計者によって、更新可能である。デカップリングキャパシタ配置配線情報格納部24は、半導体集積回路400のデカップリングキャパシタ形成領域100のデカップリングキャパシタ配置配線情報を格納する機能を有する。インピーダンス配置配線情報格納部26は、半導体集積回路400のインピーダンス形成領域300のインピーダンス配置配線情報を格納する機能を有する。電源配線配置配線情報格納部28は、半導体集積回路400のデカップリングキャパシタ形成領域100、合成論理形成領域200およびインピーダンス形成領域300の電源配線配置配線情報を格納する機能を有する。RAM3は、半導体集積回路400内におけるEMI低減自動配置配線制御のための各種命令データを主として一時的に記憶する機能を有する。CRTモニタ4は、半導体集積回路400内におけるEMI低減自動配置配線をモニタする機能を有する。I/Oインタフェース5は、半導体集積回路400内におけるEMI低減自動配置配線制御のための各種入出力データをインタフェースする機能を有する。ALU6は、半導体集積回路400内における効率的なEMI低減自動配置配線制御のための算術演算を実行する機能を有する。実施の形態に係る半導体集積回路システム10を形成する半導体集積回路400においては、アクティブデバイス特性は変化していないので、論理ライブラリは従来と同じものを使用可能である。実施の形態によれば、デカップリングキャパシタ形成領域100合成論理形成領域200インピーダンス形成領域300デカップリングキャパシタ形成領域100の電源配線VDDおよび接地配線VSS合成論理形成領域200の電源配線VDDCRおよび接地配線VSSCRインピーダンス形成領域300の電源配線VDDCおよび接地配線VSSCを追加したフィジカルライブラリと、自動配置配線設定を利用することができる。実施の形態によれば、EMI低減に有効な半導体集積回路システムを提供することができる。半導体集積回路システムの配置配線方法実施の形態に係る半導体集積回路システム10の配置配線方法は、上記の構成を備える半導体集積回路システムにおいて、論理ライブラリ情報格納部22内に格納されたデータに基づいて、合成論理形成領域200における配置配線を実行するステップと、デカップリングキャパシタ配置配線情報格納部24に格納されたデータに基づいて、デカップリングキャパシタ形成領域100における配置配線を実行するステップと、インピーダンス配置配線情報格納部26に格納されたデータに基づいて、インピーダンス形成領域300における配置配線を実行するステップとを有する。また、実施の形態に係る半導体集積回路システム10の配置配線方法は、電源配線配置配線情報格納部28に格納されたデータに基づいて、デカップリングキャパシタ形成領域100の電源配線VDDおよび接地配線VSSの配置配線と、合成論理形成領域200の電源配線VDDCRおよび接地配線VSSCRの配置配線とを実行するステップとをさらに有していても良い。実施の形態によれば、EMI低減に有効な半導体集積回路システムの配置配線方法を提供することができる。EMCフィルタ実施の形態に係る半導体集積回路システム10に適用されるEMCフィルタの基本回路構成は、図2に示すように表される。ここで、EMCとは電磁両立性ElectromagneticCompatibilityを意味し、EMCフィルタとは、EMCを考慮した耐ノイズ環境に適用可能なフィルタ回路である。実施の形態に係る半導体集積回路システム10に適用されるEMCフィルタは、図2に示すように、合成論理形成領域200の論理合成素子GA16と、インピーダンス形成領域300の抵抗R14デカップリングキャパシタ形成領域100のデカップリングキャパシタC12からなるRCフィルタとをEMCフィルタ基本回路20として備える。EMCフィルタ基本回路20において、ノイズ電圧Vn1は、このRCフィルタを介してノイズ電圧Vn2に減衰される。実施の形態に係る半導体集積回路システム10に適用されるEMCフィルタの論理合成実行後の回路構成は、図3に示すように、複数個のEMCフィルタ基本回路201、202、203、204...をラダー結合した構成として得られる。EMCフィルタ基本回路20を複数個ラダー結合することによって、複数段のRCフィルタによって、ノイズ電圧をさらに減衰可能である。実施の形態に係る半導体集積回路システム10に適用されるEMCフィルタの1段当たりの利得Gと周波数fとの関係は、図4に示すように表される。周波数fc以上の周波数領域が、ノイズ電圧が減衰する領域である。ここで、周波数fc=1/2πRCで表される。比較例のEMCフィルタは、図5に示すように、論理合成素子GA16と、デカップリングキャパシタC12とからなるEMCフィルタ基本回路80を備える。EMCフィルタ基本回路80において、ノイズ電圧Vn1は、抵抗Rがゼロであるため、減衰されずそのまま通過する。比較例のEMCフィルタの論理合成実行後の模式的回路構成は、図6に示すように、複数個のEMCフィルタ基本回路801、802、803、804...をラダー結合した構成として得られる。EMCフィルタ基本回路80を複数個ラダー結合することによっても、ノイズ電圧は、そのまま通過される。比較例のEMCフィルタの1段当たりの利得Gと周波数fとの関係は、図7に示すように表される。周波数fc=1/2πRCの式で、抵抗Rがゼロに近づくと、周波数fcは無限大に近づく。比較例のEMCフィルタは、ローパスフィルタにはならず、ノイズ電圧は、そのまま通過される。比較例では、ノイズ発生源とデカップリングキャパシタC12が同一地点に配置されており、VDD/VSSのインピーダンスがゼロに近ければ、デカップリングキャパシタC12は、減衰量にはほとんど寄与しない。実施の形態に係る半導体集積回路システム10に適用されるEMCフィルタにおいて、論理合成素子16は、CMOSFETによって構成されていても良い。また、デカップリングキャパシタ12は、CMOSFETのMOSキャパシタによって構成されていても良い。また、抵抗14は、CMOSFETの素子分離領域上に配置されたポリシリコン層によって形成されていても良い。実施の形態に係る半導体集積回路システム10に適用されるEMCフィルタにおいて、デカップリングキャパシタ形成領域100のデカップリングキャパシタ12と、合成論理形成領域200の論理合成素子16と、インピーダンス形成領域300の抵抗14は、いずれもCMOSFETを基本セルとして備えることができる。実施の形態に係る半導体集積回路システム10を形成する半導体集積回路400上の配置配線領域は、模式的に図8に示すように、デカップリングキャパシタ形成領域100と、合成論理形成領域200と、インピーダンス形成領域300とを備える。図8に示される平面構造では重なるようには示されていないが、実際上は、合成論理形成領域200の各層が層構造に構成されている。したがって、実施の形態に係る半導体集積回路システム10においても、半導体集積回路400上の配置配線領域は、合成論理形成領域200の各層を共有化することで、既存の配置配線方法を適用可能である。図8に示すように、デカップリングキャパシタ形成領域100には、デカップリングキャパシタ121、122、...、12nが配置され、合成論理形成領域200には、論理合成素子161、162、...、16nが配置され、インピーダンス形成領域300には、抵抗141、142、...、14nが配置される。また、デカップリングキャパシタ形成領域100の電源配線VDDおよび接地配線VSSと、合成論理形成領域200の電源配線VDDCRおよび接地配線VSSCRと、インピーダンス形成領域300の電源配線VDDCおよび接地配線VSSCは、図9に示すように模式的に表される。半導体集積回路400は、デカップリングキャパシタ形成領域100の電源配線VDDと、デカップリングキャパシタ形成領域100の接地配線VSSと、合成論理形成領域200の電源配線VDDCRと、合成論理形成領域200の接地配線VSSCRとをさらに備えており、電源配線配置配線情報格納部26に格納されたデータに基づいて、デカップリングキャパシタ形成領域100の電源配線VDDおよび接地配線VSSの配置配線と、合成論理形成領域200の電源配線VDDCRおよび接地配線VSSCRの配置配線とを実行する。また、電源配線配置配線情報格納部28に格納されたデータに基づいて、デカップリングキャパシタ形成領域100の電源配線VDDおよび接地配線VSSの配置配線と、合成論理形成領域200の電源配線VDDCRおよび接地配線VSSCRの配置配線とを実行する。実施の形態に係る半導体集積回路システム10において、デカップリングキャパシタ形成領域100の電源配線VDDおよび接地配線VSSと、合成論理形成領域200の電源配線VDDCRおよび接地配線VSSCRは、互いに独立している。また、実施の形態に係る半導体集積回路システム10を形成する半導体集積回路400上の配置配線領域であって、インピーダンス形成領域300は、模式的に図10aに示すように表され、合成論理形成領域200は、模式的に図10bに示すように表され、デカップリングキャパシタ形成領域100は、模式的に図10cに示すように表される。実施の形態に係る半導体集積回路システム10において、デカップリングキャパシタ形成領域100はC1、C2、...、Cnで表される複数のデカップリングキャパシタ12を備え、合成論理形成領域200はG1、G2、...、Gnで表される複数の論理合成素子16を備え、インピーダンス形成領域300はR1、R2、...、Rnで表される複数の抵抗14を備える。論理合成素子16は、CMOSFETによって構成されていても良い。デカップリングキャパシタ12は、CMOSFETのMOSキャパシタによって構成されていても良い。抵抗14は、CMOSFETの素子分離領域上に配置されたポリシリコン層によって形成されていても良い。デカップリングキャパシタ12と、論理合成素子16と、抵抗14は、いずれもCMOSFETを基本セルとして備えることができる。インピーダンス形成領域300には、R1、R2、...、Rnで表される抵抗14が配置されている。合成論理形成領域200には、G1、G2、...、Gnで表される論理合成素子16が配置されている。これらの論理合成素子16の配線状態によって合成論理回路202が形成される。デカップリングキャパシタ形成領域100には、C1、C2、...、Cnで表されるデカップリングキャパシタ12が配置されている。実施の形態に係る半導体集積回路システム10を形成する半導体集積回路400上の配置配線領域において、抵抗R114は、図11aに示すように表され、図11aに対応する抵抗R114の回路表示は、図11bに示すように表される。また、論理合成素子G116は、図11cに示すように表され、図11cに対応する論理合成素子G116の回路表示は、図11dに示すように表される。図11dンにおいては、pチャネルMOSFETとnチャネルMOSFETからなるCMOSFETが回路表示されている。例えば、pチャネルMOSFETのソースはプラス電位、nチャネルMOSFETのソースはマイナス電位-に接続されている。入力電圧Viに対して、出力電圧Voを得る。また、デカップリングキャパシタC112は、図11eに示すように表され、図11eに対応するデカップリングキャパシタC112の回路表示は、図11fに示すように表される。実施の形態に係る半導体集積回路システム10を形成する半導体集積回路400上の配置配線領域の全体構成は、詳細に図12に示すように表される。実施の形態に係る半導体集積回路システム10においては、半導体集積回路400上の配置配線領域において、デカップリングキャパシタ形成領域100と合成論理形成領域200との間に、インピーダンス形成領域300が挿入されることから確実なフィルタ効果が期待できる。―デカップリングキャパシタの構成―実施の形態に係る半導体集積回路システム10を形成する半導体集積回路400上のデカップリングキャパシタ形成領域100の説明図を図13に示す。実施の形態に係る半導体集積回路システム10を形成する半導体集積回路400上の配置配線領域では、デカップリングキャパシタ形成領域100、合成論理形成領域200およびインピーダンス形成領域300がシリーズ接続されている。デカップリングキャパシタ形成領域100の電源配線VDDからデカップリングキャパシタ形成領域100合成論理形成領域200を通過し、インピーダンス形成領域300の電源配線VDDCに至るまで、およびインピーダンス形成領域300の接地配線VSSCから合成論理形成領域200デカップリングキャパシタ形成領域100を通過し、デカップリングキャパシタ形成領域100の接地配線VSSに至るまでが、デカップリングキャパシタ形成領域100に相当する。―インピーダンス形成領域と合成論理形成領域の構成―実施の形態に係る半導体集積回路システム10を形成する半導体集積回路400上のインピーダンス形成領域300および合成論理形成領域200の説明図を図14に示す。インピーダンス形成領域300の電源配線VDDCからインピーダンス形成領域300を通過し、合成論理形成領域200の電源配線VDDCRを経由して、合成論理形成領域200に至るまで、および合成論理形成領域200の接地配線VSSCRからインピーダンス形成領域300を経由して、インピーダンス形成領域300の接地配線VSSCに至るまでの領域がインピーダンス形成領域300および合成論理形成領域200に相当する。―インピーダンス形成領域―実施の形態に係る半導体集積回路システム10を形成する半導体集積回路400上においては、ノイズ発生領域すなわち、合成論理形成領域200とデカップリング領域すなわち、デカップリングキャパシタ形成領域100を明確に分離している。合成論理形成領域200電源インピーダンスが所望のフィルタ特性を満たさない場合、インピーダンス形成領域300において有限の抵抗値を挿入することで、オンチップフィルタの性能を確保することができる。インピーダンス形成領域300に配置される有限の抵抗値は、MOSFETで形成したアクティブ抵抗、若しくは、素子分離領域上に配置されたポリシリコン抵抗などで形成可能である。実施の形態に係る半導体集積回路システム10を形成する半導体集積回路400の基本セルの模式的平面パターン構成は、図15に示すように表され、図15に対応する回路構成例は、図16に示すように表される。また、CMOSFETの回路構成は、図17に示すように表される。図15および図16に示すように、デカップリングキャパシタ形成領域100の電源配線VDDおよび接地配線VSSと、合成論理形成領域200の電源配線VDDCRおよび接地配線VSSCRがそれぞれ独立に配置されている。実施の形態に係る半導体集積回路システム10を形成する半導体集積回路400においては、アクティブデバイストランジスタが図17に示されるCMOSFETの回路構成を有するため、従来の基本CMOS回路構成と共有可能である。図17のnチャネルMOSFETの模式的断面構造は、図18aに示すように表される。また、図17のpチャネルMOSFETの模式的断面構造は、図18bに示すように表される。nチャネルMOSFETは、図18aに示すように、p型半導体層30上に配置されたソース領域32およびドレイン領域34と、p型半導体層30上に配置されたゲート絶縁膜36と、ゲート絶縁膜36に配置されたゲート電極38と、p型半導体層30の裏面に配置されたバックゲート電極40とを備え、ソース領域32、ドレイン領域34、ゲート電極38およびバックゲート電極40には、それぞれソース配線SN、ドレイン配線DN、ゲート配線GNおよびバックゲー配線BGが接続される。同様に、pチャネルMOSFETは、図18bに示すように、n型半導体層50上に配置されたソース領域52およびドレイン領域54と、n型半導体層50上に配置されたゲート絶縁膜56と、ゲート絶縁膜56に配置されたゲート電極58と、n型半導体層50の裏面に配置されたバックゲート電極60とを備え、ソース領域52、ドレイン領域54、ゲート電極58およびバックゲート電極60には、それぞれソース配線SP、ドレイン配線DP、ゲート配線GPおよびバックゲー配線BGが接続される。図17に示されるCMOSFETの回路構成を実現するためには、nチャネルMOSFETのソース配線SNは、接地配線VSSCRに接続され、pチャネルMOSFETのソース配線SPは、電源配線VDDCRに接続され、nチャネルMOSFETのドレイン配線DNとpチャネルMOSFETのドレイン配線DPは共通出力に接続され、nチャネルMOSFETのゲート配線GNとpチャネルMOSFETのゲート配線GPは共通入力に接続される。実施の形態に係る半導体集積回路システム10を形成する半導体集積回路400においては、デカップリングキャパシタ12と論理合成素子16を同じ拡散層に形成することができる。図15において、アクティブ領域AApにpチャネルMOSFETのソース拡散層およびレイン拡散層が形成され、アクティブ領域AAnにnチャネルMOSFETのソース拡散層およびドレイン拡散層が形成される。デカップリングキャパシタ12は、nチャネルMOSFETのゲート電極38とp型半導体層30間、およびpチャネルMOSFETのゲート電極58とn型半導体層30間に形成可能である。実施の形態に係る半導体集積回路システム10を形成する半導体集積回路400において、インピーダンス形成領域300の抵抗14は、図19に示すように、CMOSFETの素子分離領域42上に配置されたポリシリコン層44によって形成可能である。素子分離領域42は、例えば、シャロートレンチアイソレーションSTI:Shallowtrenchisolation技術若しくはシリコンの局所酸化LOCOS:LocalOxidationofSilicon技術によって形成可能である。ポリシリコン層44は、たとえば、化学的気相体積CVD:ChemicalVaporDeposition技術によって形成可能である。また、インピーダンス形成領域300の抵抗14は、MOSFET特性上の線形領域におけるチャネル抵抗を用いて形成することも可能である。実施の形態によれば、挿入するデカップリングキャパシタによって得られるEMCフィルタの減衰効果を計算で確立できる基本セル構造を用いることによって、EMI低減された半導体集積回路システムおよび半導体集積回路システムの配置配線方法を実現することができる。実施の形態に係る半導体集積回路システムの配置配線方法によれば、挿入するデカップリングキャパシタの配置方法によって、EMI低減オンチップキャパシタンスの配置方法を実現することができる。実施の形態に係る半導体集積回路システムにおいては、合成論理形成領域毎に、EMI電流量電源インピーダンスに応じたインピーダンスの値の調整およびデカップリングキャパシタの値を確定し、チップ内外のEMCフィルタバランスを最適化することができる。実施の形態に係る半導体集積回路システムおよび半導体集積回路システムの配置配線方法によれば、EMCフィルタ、デカップリングキャパシタの効率的な配置方法を提供することができる。実施の形態に係る半導体集積回路システムおよび半導体集積回路システムの配置配線方法によれば、例えば、ゲートアレイにおいて、論理合成および自動配置配線によって、自由にEMCフィルタを形成可能である。本発明によれば、EMI低減に有効な半導体集積回路システムおよび半導体集積回路システムの配置配線方法を提供することができる。その他の実施の形態上記のように、実施の形態によって記載したが、この開示の一部をなす論述および図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。実施の形態に係る半導体集積回路システムにおいては、EMIを例として説明したが、EMSEnergyManagementSystemまたはImmunityにおいても同様に効果がある。このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。