第1導電型のトランジスタを含み縦列接続された複数の回路と、前記複数の回路の其々の入力端子のうち、他の前記回路と接続された接続入力端子と接続し、前記接続入力端子の電圧を制御するための制御信号の活性化に応じて、前記接続入力端子に、当該接続入力端子から電圧を受け付ける前記回路内の第1導電型のトランジスタを非導通状態とする第1の電圧を供給する制御回路と、を備える半導体装置。請求項1に記載の半導体装置において、前記第1導電型のトランジスタは、PチャネルMOSトランジスタである、半導体装置。請求項1または2に記載の半導体装置において、前記複数の回路の其々は、インバータ回路であり、前記インバータ回路は、前記第1導電型のトランジスタと第2導電型のトランジスタとを含み、前記第1導電型のトランジスタと前記第2導電型のトランジスタとは、ゲート同士が接続し、ドレイン同士が直接的または間接的に接続している、半導体装置。請求項3に記載の半導体装置において、前記制御回路は、前記制御信号の活性化に応じて、前記第2導電型のトランジスタを流れる電流を抑制する、半導体装置。請求項4に記載の半導体装置において、前記制御回路は、前記第2導電型のトランジスタの其々のソースと接続された電流制御用トランジスタを含み、前記電流制御用トランジスタは、前記制御信号の活性化に応じて非導通状態となる、半導体装置。請求項4に記載の半導体装置において、前記制御回路は、前記インバータ回路ごとに、当該インバータ回路内の前記第1導電型のトランジスタのドレインと前記第2導電型のトランジスタのドレインとの間に設けられた複数の電流制御用トランジスタを含み、前記複数の電流制御用トランジスタの其々は、前記制御信号の活性化に応じて非導通状態となる、半導体装置。請求項6に記載の半導体装置において、前記制御回路は、前記接続入力端子と接続し、前記制御信号の活性化に応じて、前記接続入力端子に前記第1の電圧を供給する電圧供給用トランジスタを含み、前記第1導電型のトランジスタは、PチャネルMOSトランジスタであり、前記第2導電型のトランジスタと前記電圧供給用トランジスタと前記複数の電流制御用トランジスタは、NチャネルMOSトランジスタである、半導体装置。MOSトランジスタを有する回路では、スタンバイ状態時に、劣化例えば、NBTI劣化が進行するという問題を本発明者は明らかにした。ここで、スタンバイ状態とは、電源はオン状態であり、MOSトランジスタを有する回路の入力および出力が、それぞれ、HとLとのいずれか一方に固定された状態のことである。以下、スタンバイ状態時に劣化が進行するという問題について説明する。PMOSトランジスタを有する回路がスタンバイ状態になると、その回路内の様々なノードのレベルは、HとLとのいずれか一方に固定された状態となる。ここで、PMOSトランジスタのゲートと接続するノードのレベルがLに固定された状況でスタンバイ状態が継続する場合は、PMOSトランジスタでNBTI劣化が進行する。スタンバイ状態時におけるNBTI劣化を防止するためには、スタンバイ状態時にPMOSトランジスタのゲートのレベルをオフ電圧Hにすればよい。しかしながら、例えば、PMOSトランジスタを有する複数の回路が縦列接続された回路、例えば、PMOSトランジスタを有する5つのインバータ回路が縦列接続された遅延回路では、遅延回路内のインバータ回路間の各ノードのレベルは、H→L→H→Lとなるか、L→H→L→Hとなるかのいずれかとなる。このため、この遅延回路において、先頭のインバータ回路内のPMOSトランジスタでのNBTI劣化を防ぐために、先頭のインバータ回路の入力端子のレベルをHに設定しても、後段のインバータ回路の中に、入力端子のレベルがLとなるインバータ回路が存在してしまい、NBTI劣化が進行してしまう。このように、スタンバイ状態時にオン状態が継続するMOSトランジスタでは劣化が進行するという問題が生じていた。本発明の半導体装置は、第1導電型のトランジスタを含み縦列接続された複数の回路と、前記複数の回路の其々の入力端子のうち、他の前記回路と接続された接続入力端子と接続し、前記接続入力端子の電圧を制御するための制御信号の活性化に応じて、前記接続入力端子に、当該接続入力端子から電圧を受け付ける前記回路内の第1導電型のトランジスタを非導通状態とする第1の電圧を供給する制御回路と、を備える。制御回路は、制御信号の活性化に応じて、接続入力端子から電圧を受け付ける回路内の第1導電型のトランジスタを非導通状態とする。このため、例えば、スタンバイ状態時に、縦列接続された複数の回路のうちの先頭の回路の入力端子に第1の電圧を供給し、かつ、制御信号を活性化することで、スタンバイ状態時に、複数の回路の其々に含まれる第1導電型のトランジスタを非導通状態にすることができる。本発明によれば、スタンバイ状態時に、複数の回路の其々に含まれる第1導電型のトランジスタを非導通状態にすることが可能となり、よって、スタンバイ状態時における第1導電型のトランジスタでの劣化を抑制することが可能になる。以下、本発明の一実施形態について図面を参照して説明する。図1は、本発明の一実施形態の半導体装置100を示したブロック図である。本実施形態では、半導体装置100としてDRAMが用いられる。半導体装置100は、外部端子として、クロック端子11aおよび11bと、複数のコマンド端子12と、複数のアドレス端子13と、複数のデータ入出力端子14と、電源端子15aおよび15bと、を含む。また、半導体装置100は、クロック入力回路21と、ヒューズFUSE22と、タイミングジェネレータ23と、DLL回路24と、劣化防止回路25と、コマンド入力回路31と、コマンドデコード回路32と、リフレッシュ制御回路33と、アドレス入力回路41と、アドレスラッチ回路42と、モードレジスタ43と、劣化防止回路44と、メモリセルアレイ50と、ロウデコーダ51と、カラムデコーダ52と、FIFO回路53と、入出力回路54と、内部電源発生回路61と、を含む。クロック端子11aは、外部クロック信号CKを受け付ける。クロック端子11bは、外部クロック信号/CKを受け付ける。クロック端子11aが受け付けた外部クロック信号CKと、クロック端子11bが受け付けた外部クロック信号/CKとは、クロック入力回路21に供給される。なお、本明細書において信号名の先頭に/が付されている信号は、対応する信号の反転信号またはローアクティブな信号であることを意味する。したがって、外部クロック信号CKと外部クロック信号/CKとは互いに相補の信号である。クロック入力回路21は、外部クロック信号CKおよび/CKを受け付け、外部クロック信号CKおよび/CKを用いて、内部クロック信号ICLKを生成する。クロック入力回路21は、内部クロック信号ICLKを、タイミングジェネレータ23およびDLL回路24に供給する。タイミングジェネレータ23は、内部クロック信号ICLKを受け付け、内部クロック信号ICLKを用いて、半導体装置100の種々の動作タイミングを特定するためのタイミング信号を生成する。ヒューズFUSE22には、内部クロック信号ICLKの位相の調整量を表す位相調整情報が設定される。位相調整情報は、DLL回路24に供給される。DLL回路24は、内部クロック信号ICLKの位相を、位相調整情報が表す調整量ずらすことによって、入出力用クロック信号LCLKを生成する。DLL回路24は、入出力用クロック信号LCLKを、劣化防止回路25に出力する。劣化防止回路25は、入出力用クロック信号LCLKを受け付ける回路であり、劣化防止回路25でのNBTI劣化を抑制する機能を有する。本実施形態では、劣化防止回路25は、バッファ回路の機能を有する。劣化防止回路25の出力、つまり、入出力用クロック信号LCLKは、FIFO回路53および入出力回路54に供給される。FIFO回路53および入出力回路54については後述する。コマンド端子12は、コマンド信号を受け付ける。コマンド信号は、例えば、ロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、および、リセット信号/RESETなどである。コマンド入力回路31は、コマンド端子12からコマンド信号を受け付け、コマンド信号をコマンドデコード回路32に供給する。コマンドデコード回路32は、コマンド信号を受け付ける。コマンドデコード回路32は、コマンド信号の保持、コマンド信号のデコード、および、コマンド信号のカウントなどを行うことによって、内部コマンド信号を生成する。コマンドデコード回路32は、内部コマンド信号として、例えば、リフレッシュコマンド、書込みコマンド、読出しコマンド、および、STATEステート信号等を生成する。なお、STATE信号は、制御信号の一例である。リフレッシュ制御回路33は、コマンドデコード回路32からリフレッシュコマンドを受け付ける。リフレッシュ制御回路33は、リフレッシュコマンドを受け付けると、ロウデコーダ51にリフレッシュ信号を供給する。アドレス端子13は、アドレス信号を受け付ける。アドレス入力回路41は、アドレス端子13からアドレス信号を受け付け、アドレス信号をアドレスラッチ回路42に供給する。アドレスラッチ回路42は、アドレス入力回路41からアドレス信号を受け付ける。アドレスラッチ回路42は、モードレジスタ43をセットする場合には、アドレス信号を、モードレジスタ43に供給する。また、アドレスラッチ回路42は、アドレス信号のうちロウアドレスをロウデコーダ51に供給し、アドレス信号のうちカラムアドレスを劣化防止回路44に供給する。モードレジスタ43は、半導体装置100の動作パラメータ例えば、バースト長またはCASレイテンシが設定されるレジスタである。モードレジスタ43は、コマンドデコード回路32からの内部コマンド信号と、アドレスラッチ回路42からのアドレス信号と、を受け付け、内部コマンド信号とアドレス信号とに基づいて特定される動作パラメータを設定する。劣化防止回路44は、アドレスラッチ回路42からカラムアドレスを受け付け、カラムアドレスの出力タイミングを調整することによって、カラムアドレスと内部コマンド信号との出力タイミングの差を調整する。劣化防止回路44は、出力タイミングの差が調整されたカラムアドレスをカラムデコーダ52に出力する。また、劣化防止回路44は、劣化防止回路44でのNBTI劣化を抑制する機能を有する。メモリセルアレイ50は、複数のワード線WLと、複数のビット線BLと、複数のメモリセルMCと、を含む。各メモリセルMCは、ワード線WLとビット線BLにて特定される。ロウデコーダ51は、アドレスラッチ回路42からのロウアドレスと、コマンドデコード回路32からの書込みコマンドまたは読出しコマンドと、を受け付ける。また、ロウデコーダ51は、リフレッシュ制御回路33から、リフレッシュ信号を受け付ける。ロウデコーダ51は、書込みコマンドまたは読出しコマンドを受け付けると、メモリセルアレイ50内の複数のワード線WLの中から、アドレス信号に応じたワード線WLを選択する。メモリセルアレイ50内では、複数のワード線WLと複数のビット線BLが交差しており、その交点には、メモリセルMCが配置されている。なお、図1では、説明の簡略化のため、1本のワード線WLと1本のビット線BLと1個のメモリセルMCのみが示されている。ビット線BLは、それぞれ、自ビット線BLに対応するセンスアンプ不図示に接続されている。また、ロウデコーダ51は、リフレッシュ信号を受け付けると、複数のワード線WLの中から、ロウアドレスに応じたワード線WLを選択し、選択されたワード線WLに対応するメモリセルMCをリフレッシュするセルフリフレッシュを実行する。カラムデコーダ52は、劣化防止回路44からのカラムアドレスと、コマンドデコード回路32からの書込みコマンドまたは読出しコマンドと、を受け付ける。カラムデコーダ52は、カラムアドレスと、書込みコマンドまたは読出しコマンドと、を受け付けると、複数のセンスアンプの中から、カラムアドレスに応じたセンスアンプを選択する。読出し動作時読出しコマンド発生時には、カラムデコーダ52にて選択されたセンスアンプと接続するビット線BLと、ロウデコーダ51にて選択されたワード線WLと、の交点に存在するメモリセルMC以下選択メモリセルと称する内のデータリードデータは、カラムデコーダ52にて選択されたセンスアンプにて増幅され、FIFO回路53に供給され、その後、入出力回路54に供給される。一方、書込み動作時書込みコマンド発生時には、カラムデコーダ52にて選択されたセンスアンプは、FIFO回路53からのライトデータを選択メモリセルに書き込む。FIFO回路53は、劣化防止回路25から入出力用クロック信号LCLKを受け付け、入出力用クロック信号LCLKに同期して、メモリセルアレイ50と入出力回路54との間で、リードデータとライトデータのやり取りを行う。データ入出力端子14は、リードデータの出力と、ライトデータの入力と、を行う。データ入出力端子14は、入出力回路54に接続されている。入出力回路54は、劣化防止回路25から入出力用クロック信号LCLKを受け付け、リード動作時においては入出力用クロック信号LCLKに同期してリードデータをデータ入出力端子14に出力する。電源端子15aは、電源電圧の高電位側の電圧VDDを受け付ける。電源端子15bは、電源電圧の低電位側の電圧VSSを受け付ける。内部電源発生回路61は、電源端子15aから電圧VDDを受け付け、電源端子15bから電圧VSSを受け付け、電圧VPP、電圧VRERDおよび電圧VPERI等の内部電源電圧を発生する。図1に示した半導体装置100では、スタンバイ状態が存在する。本実施形態において、スタンバイ状態時とは、アクティブコマンド行選択からリード/ライトコマンド列選択が入力されるまでのいわゆるアクティブスタンバイ状態であってもよいし、コマンドが入力されていないアイドル状態やセルフリフレッシュ状態などの特定の回路が待機状態であるような状態を指す。図1に示した半導体装置100では、スタンバイ状態時に待機状態となる、入出力用クロック信号LCLK用のバッファ回路の機能を有する劣化防止回路25と、内部コマンド信号とアドレス信号ロウアドレスやカラムアドレスとの出力タイミングの差の調整を行うための遅延回路の機能を有する劣化防止回路44とを、それぞれ、スタンバイ状態時にNBTI劣化を防止するための機能を有する回路の一例として挙げている。これらの回路におけるNBTI劣化は、半導体装置100の制御に大きな影響を及ぼす。例えば、入出力用クロック信号LCLK用のバッファ回路部分、つまり、劣化防止回路25で、NBTI劣化が起こると、そのバッファ回路内の第1導電型トランジスタここではPMOSトランジスタの動作は遅く、そのバッファ回路内の第2導電型トランジスタここではNMOSトランジスタは相対的に早く動作する。このため、入出力用クロック信号LCLKのデューティが50:50からずれてしまい、入出力回路54でのデータ出力に支障をもたらす。また、内部コマンド信号とアドレス信号との出力タイミングの差の調整を行うための遅延回路、つまり、劣化防止回路44で、NBTI劣化が起こると、内部コマンド信号とアドレス信号との間の出力タイミングの差量が大きくなってしまい、内部コマンド信号とアドレス信号との間で論理を正確に取れなくなる可能性がある。図2は、劣化防止回路25や劣化防止回路44として使用可能な劣化防止回路の第1実施形態を示した回路図である。図2において、劣化防止回路1は、制御対象回路1aと制御回路1bとを含む。制御対象回路1aは、縦列接続された3つのインバータ回路1a1~1a3を含む。3つのインバータ回路1a1~1a3は、縦列接続された複数の回路の一例である。インバータ回路1a1は、PMOSトランジスタ1a11と、NMOSトランジスタ1a12と、を含む。PMOSトランジスタは、第1導電型のトランジスタの一例であり、NMOSトランジスタは、第2導電型のトランジスタの一例である。PMOSトランジスタ1a11のゲートと、NMOSトランジスタ1a12のゲートは、端子1a13と接続する。端子1a13は、制御対象回路1aの入力端子およびインバータ回路1a1の入力端子である。インバータ回路1a2は、PMOSトランジスタ1a21と、NMOSトランジスタ1a22と、を含む。PMOSトランジスタ1a21のゲートと、NMOSトランジスタ1a22のゲートは、端子1a23と接続する。端子1a23は、インバータ回路1a2の入力端子であり、接続入力端子の一例である。インバータ回路1a3は、PMOSトランジスタ1a31と、NMOSトランジスタ1a32と、を含む。PMOSトランジスタ1a31のゲートと、NMOSトランジスタ1a32のゲートは、端子1a33と接続する。端子1a33は、インバータ回路1a3の入力端子であり、接続入力端子の一例である。制御回路1bは、NMOSトランジスタソーストランジスタm0と、PMOSトランジスタm1~m3と、を含む。NMOSトランジスタm0は、電流制御用トランジスタの一例である。NMOSトランジスタm0のゲートと、PMOSトランジスタm1~m3の各ゲートは、互いに接続され、STATE信号が供給される。PMOSトランジスタ1a11、1a21、1a31、m1、m2およびm3の各ソースは、電源電圧の高電位側または内部電源電圧の高電位側と接続されている。NMOSトランジスタ1a12、1a22および1a32の各ソースは、NMOSトランジスタm0のドレインと接続されている。NMOSトランジスタm0のソースは、電源電圧の低電位側または内部電源電圧の低電位側と接続されている。PMOSトランジスタ1a11のドレインと、PMOSトランジスタm1のドレインと、NMOSトランジスタ1a12のドレインと、端子1a23とは、配線L1によって互いに接続されている。PMOSトランジスタ1a21のドレインと、PMOSトランジスタm2のドレインと、NMOSトランジスタ1a22のドレインと、端子1a33とは、配線L2によって互いに接続されている。PMOSトランジスタ1a31のドレインと、PMOSトランジスタm3のドレインと、NMOSトランジスタ1a32のドレインは、互いに接続され、制御対象回路1aの出力端子として機能する。本実施形態では、制御対象回路1a内の各トランジスタとして、MOSトランジスタのしきい値電圧Vtが標準よりも低く設定されたMOSトランジスタ以下低VtLVMOSトランジスタと称するが用いられる。具体的には、PMOSトランジスタ1a11、1a21および1a31として、それぞれ、低VtLVPMOSトランジスタが用いられ、NMOSトランジスタ1a12、1a22および1a32として、それぞれ、低VtLVNMOSトランジスタが用いられる。また、本実施形態では、NMOSトランジスタm0として、MOSトランジスタのしきい値電圧Vtが標準に設定された通常VtNMOSトランジスタが用いられる。また、本実施形態では、PMOSトランジスタm1~m3として、MOSトランジスタのしきい値電圧Vtが標準に設定された通常VtPMOSトランジスタが用いられる。このように、本実施形態による半導体装置100は、第1導電型のトランジスタ1a11、1a21および1a31を含み縦列接続された複数の回路1a1~1a3と、複数の回路1a1~1a3の其々の入力端子1a13、1a23および1a33のうち他の回路1a1または1a2と接続された接続入力端子1a23および1a33と接続し、接続入力端子1a23および1a33の電圧を制御するための制御信号STATE信号の活性化に応じて、接続入力端子1a23および1a33に、接続入力端子1a23から電圧を受け付ける回路1a2内の第1導電型のトランジスタ1a21および接続入力端子1a33から電圧を受け付ける回路1a3内の第1導電型のトランジスタ1a31を非導通状態とする第1の電圧Hを供給する制御回路1bと、を備える。また、本実施形態による半導体装置100では、第1導電型のトランジスタ1a11、1a21および1a31は、PMOSトランジスタである。また、本実施形態による半導体装置100では、複数の回路1a1~1a3の其々は、インバータ回路であり、インバータ回路1a1~1a3の其々は、第1導電型のトランジスタ1a11、1a21または1a31と、第2導電型のトランジスタ1a12、1a22または1a32と、を含み、第1導電型のトランジスタと第2導電型のトランジスタとは、ゲート同士が接続し、ドレイン同士が直接的または間接的に接続している。また、本実施形態による半導体装置100では、制御信号STATE信号の活性化に応じて、第2導電型のトランジスタ1a12、1a22および1a32を流れる電流を抑制する。また、本実施形態による半導体装置100では、制御回路1bは、第2導電型のトランジスタ1a12、1a22および1a32の其々のソースと接続された電流制御用トランジスタm0を含み、電流制御用トランジスタm0は、制御信号STATE信号の活性化に応じて非導通状態となる。次に、劣化防止回路1の動作を説明する。図3は、劣化防止回路1の動作を説明するためのタイミングチャートである。コマンドデコード回路32は、読出しコマンドREAD等の、非スタンバイ状態を表す内部コマンド信号を出力する際に、STATE信号のレベルをH非活性状態にする。STATE信号のレベルがHのときには、NMOSトランジスタm0がオン状態となり、PMOSトランジスタm1~m3はオフ状態となる。このため、STATE信号のレベルがHのときには、制御対象回路1aは、3つのインバータ回路が直列接続された回路として動作する。図3に示した例では、STATE信号のレベルがHである状況下で、インバータ回路1a1の入力端子1a13に入出力用クロック信号LCLK1が入力すると、入出力用クロック信号LCLK1は、インバータ回路1a1、1a2および1a3にてそれぞれ反転および遅延される。図3では、インバータ回路1a1からの出力信号を入出力用クロック信号LCLK2として示し、インバータ回路1a2からの出力信号を入出力用クロック信号LCLK3として示し、インバータ回路1a3からの出力信号を入出力用クロック信号LCLK4として示している。入出力用クロック信号LCLK4は、制御対象回路1aの出力信号として用いられる。また、コマンドデコード回路32は、セルフリフレッシュコマンドSREFまたはパワーダウン信号PWDN等の、スタンバイ状態に切り替わる内部コマンド信号を出力する際に、STATE信号のレベルをL活性状態にする。STATE信号のレベルがLのときには、PMOSトランジスタm1~m3はオン状態となり、NMOSトランジスタm0はオフ状態となる。本実施形態では、STATE信号のレベルがLのときには、制御対象回路1aの入力端子、つまり、インバータ回路1a1の入力端子1a13には、Hが印加される。このため、STATE信号のレベルがLであり入力端子1a13にHが印加されるときには、入力端子1a13、1a23および1a33にはH第1の電圧が供給される図3の矢印A1参照。よって、PMOSトランジスタ1a11、1a21および1a31がオフ状態となり、スタンバイ状態時におけるPMOSトランジスタ1a11、1a21および1a31でのNBTI劣化を防止できる。また、STATE信号のレベルがLであり入力端子1a13にHが印加されるときには、NMOSトランジスタ1a12、1a22および1a32がオン状態となるが、NMOSトランジスタm0がオフ状態であるため、NMOSトランジスタ1a12、1a22および1a32を貫通電流が流れることを抑制でき、スタンバイ状態時の消費電流を少なくすることが可能になる。なお、本実施形態では、スタンバイ状態時にNMOSトランジスタ1a12、1a22および1a32を流れる電流を抑えるべく、NMOSトランジスタm0として、低VtLVNMOSトランジスタではなく、MOSトランジスタのしきい値電圧Vtが標準に設定された通常VtNMOSトランジスタが用いられている。また、コマンドデコード回路32は、セルフリフレッシュ動作やパワーダウン動作を終了するためのEXIT信号内部コマンド信号を出力する際には、STATE信号のレベルをH非活性状態にする。このため、NMOSトランジスタm0がオン状態となり、PMOSトランジスタm1~m3はオフ状態となり、制御対象回路1aは、3つのインバータ回路が直列接続された回路として動作する図3の矢印A2参照。次に、本実施形態の効果を説明する。制御回路1bは、複数のインバータ回路1a1、1a2および1a3の其々の入力端子1a13、1a23および1a33のうち、他のインバータ回路と接続された接続入力端子1a23および1a33と接続し、接続入力端子1a23および1a33の電圧を制御するための制御信号STATE信号の活性化に応じて、接続入力端子1a23および1a33に、第1導電型のトランジスタ1a21および1a31を非導通状態とする第1の電圧を供給する。このため、例えば、スタンバイ状態時に、縦列接続された複数のインバータ回路1a1~1a3のうちの先頭のインバータ回路1a1の入力端子1a13に第1の電圧を供給し、かつ、制御信号を活性化することで、スタンバイ状態時に、複数のインバータ回路1a1、1a2および1a3の其々に含まれる第1導電型のトランジスタ1a11、1a21および1a31を非導通状態にすることができる。よって、スタンバイ状態時における第1導電型のトランジスタ1a11、1a21および1a31での劣化を抑制することが可能になる。本実施形態では、第1導電型のトランジスタとして、PMOSトランジスタが使用される。このため、スタンバイ状態時におけるPMOSトランジスタでのNBTI劣化を抑制することが可能になる。本実施形態では、各インバータ回路は、第1導電型のトランジスタと第2導電型のトランジスタとを含み、第1導電型のトランジスタと第2導電型のトランジスタとのゲート同士が接続し、第1導電型のトランジスタと第2導電型のトランジスタとのドレイン同士が直接的に接続している。このため、スタンバイ状態時におけるインバータ回路内の第1導電型のトランジスタでの劣化を抑制することが可能になる。本実施形態では、制御回路1bは、制御信号の活性化に応じて、第2導電型のトランジスタを流れる電流を抑制する。このため、第1導電型のトランジスタを非導通状態にしているときに、第2導電型のトランジスタを流れる電流を抑制でき、消費電流を少なくすることが可能になる。本実施形態では、制御回路1bは、第2導電型のトランジスタの其々のソースと接続された電流制御用トランジスタm0を含み、電流制御用トランジスタm0は、制御信号の活性化に応じて非導通状態となる。このため、1つの電流制御用トランジスタm0を非導通状態とすることにより、各インバータ回路内の第2導電型のトランジスタを流れる電流を抑制できる。よって、第2導電型のトランジスタを流れる電流を抑制するための構成を小さくでき、半導体装置100の小型化を図ることが可能になる。本実施形態では、電流制御用トランジスタm0として、低VtLVMOSトランジスタではなく、通常VtNMOSトランジスタが用いられる。このため、電流制御用トランジスタm0を非導通状態にするための電圧として電圧VSSが用いられた状況下において、電流制御用トランジスタm0にて生じるリーク電流を、電流制御用トランジスタm0として低VtLVMOSトランジスタが用いられた場合に生じるリーク電流よりも少なくすることが可能になる。図4は、劣化防止回路の第2実施形態を示した回路図である。なお、図4において、図2に示したものと同一構成のものには同一符号を付してある。図4において、劣化防止回路1Yは、制御対象回路1aYと制御回路1bYとを含む。制御対象回路1aYは、PMOSトランジスタ1a11、1a21および1a31と、NMOSトランジスタ1a12、1a22および1a32と、を含む。PMOSトランジスタ1a11とNMOSトランジスタ1a12とでインバータ1a1を構成し、PMOSトランジスタ1a21とNMOSトランジスタ1a22とでインバータ1a2を構成し、PMOSトランジスタ1a31とNMOSトランジスタ1a32とでインバータ1a3を構成する。制御回路1bYは、NMOSトランジスタソーストランジスタm0Y~m2Yと、NMOSトランジスタm3Y~m5Yと、を含む。本実施形態では、NMOSトランジスタm0Y~m5Yとして、低VtLVNMOSトランジスタが用いられる。NMOSトランジスタm0Y~m2Yは、電流制御用トランジスタの一例である。NMOSトランジスタm0Y~m2Yの其々のゲートには、STATE_A信号が供給される。STATE_A信号は、制御信号の一例である。NMOSトランジスタm0Yは、PMOSトランジスタ1a11のドレインとNMOSトランジスタ1a12のドレインとの間に設けられている。NMOSトランジスタm1Yは、PMOSトランジスタ1a21のドレインとNMOSトランジスタ1a22のドレインとの間に設けられている。NMOSトランジスタm2Yは、PMOSトランジスタ1a31のドレインとNMOSトランジスタ1a32のドレインとの間に設けられている。NMOSトランジスタm3Y~m4Yは、電圧供給用トランジスタの一例である。NMOSトランジスタm3Y~m5Yの其々のゲートには、STATE_B信号が供給される。STATE_B信号は、STATE_A信号の反転信号である。STATE_A信号とSTATE_B信号とは、コマンドデコード回路32から供給される。NMOSトランジスタm3Y、m4Yおよびm5Yの各ソースは、電源電圧の高電位側または内部電源電圧の高電位側と接続されている。NMOSトランジスタm3Y、m4Yおよびm5Yの各ドレインは、それぞれ、端子N1、N2およびN3と接続されている。このように、本実施形態による半導体装置100では、制御回路1bYは、インバータ回路1a1、1a2および1a3ごとに、インバータ回路内の第1導電型のトランジスタ1a11、1a21または1a31のドレインと第2導電型のトランジスタ1a12、1a22または1a32のドレインとの間に設けられた複数の電流制御用トランジスタm0Y~m2Yを含み、複数の電流制御用トランジスタm0Y~m2Yの其々は、制御信号STATE_A信号の活性化に応じて非導通状態となる。また、本実施形態による半導体装置100では、制御回路1bYは、接続入力端子1a23または1a33と接続し、制御信号STATE_A信号の活性化に応じて、接続入力端子1a23または1a33に第1の電圧Hを供給する電圧供給用トランジスタm3Yおよびm4Yを含み、第1導電型のトランジスタは、PMOSトランジスタであり、第2導電型のトランジスタと電圧供給用トランジスタと複数の電流制御用トランジスタは、NMOSトランジスタである。次に、劣化防止回路1Yの動作を説明する。図5は、劣化防止回路1Yの動作を説明するためのタイミングチャートである。コマンドデコード回路32は、読出しコマンドREAD等の、非スタンバイ状態を表す内部コマンド信号を出力する際には、STATE_A信号のレベルをH非活性状態にし、STATE_A信号の反転信号であるSTATE_B信号のレベルをLにする。STATE_A信号のレベルがHのときには、NMOSトランジスタm0Y~m2Yがオン状態となり、STATE_A信号のレベルがHのときにSTATE_B信号のレベルがLとなるため、NMOSトランジスタm3Y~m5Yはオフ状態となる。このため、STATE_A信号がHのときには、制御対象回路1aYは、3つのインバータ回路が直列接続された回路として動作する。図5に示した例では、STATE_A信号のレベルがHでありSTATE_B信号のレベルがLである状況下で、入力端子1a13に入出力用クロック信号LCLK5が入力すると、入出力用クロック信号LCLK5は、インバータ回路1a1、1a2および1a3にてそれぞれ反転および遅延される。図5では、インバータ回路1a1からの出力信号を入出力用クロック信号LCLK6として示し、インバータ回路1a2からの出力信号を入出力用クロック信号LCLK7として示し、インバータ回路1a3からの出力信号を入出力用クロック信号LCLK8として示している。入出力用クロック信号LCLK8は、制御対象回路1aYの出力信号として用いられる。また、コマンドデコード回路32は、セルフリフレッシュコマンドSREFまたはパワーダウン信号PWDN等の、スタンバイ状態に切り替わる内部コマンド信号を出力する際に、STATE_A信号のレベルをL活性状態にし、STATE_B信号のレベルをHにする。STATE_A信号のレベルがLでありSTATE_B信号のレベルがHであるときには、NMOSトランジスタm3Y~m5Yはオン状態となり、NMOSトランジスタm0Y~m2Yはオフ状態となる。本実施形態では、STATE_A信号のレベルがLのときには、制御対象回路1aYの入力端子、つまり、インバータ回路1a1の入力端子1a13には、Hが印加される。このため、STATE_A信号のレベルがLでありSTATE_B信号のレベルがHであり力端子1a13にHが印加されているときには、入力端子1a13、1a23および1a33にはH第1の電圧が供給される図5の矢印B1参照。よって、PMOSトランジスタ1a11、1a21および1a31がオフ状態となり、スタンバイ状態時におけるPMOSトランジスタ1a11、1a21および1a31でのNBTI劣化を防止できる。また、STATE_A信号のレベルがLでありSTATE_B信号のレベルがHであり入力端子1a13にHが印加されるときには、NMOSトランジスタ1a12、1a22および1a32がオン状態となるが、このとき、NMOSトランジスタm0Y~m2Yがオフ状態であるため、NMOSトランジスタ1a12、1a22および1a32を貫通電流が流れることを抑制でき、スタンバイ状態時の消費電流を少なくすることが可能になる。なお、図4に示した劣化防止回路1Yでは、NMOSトランジスタソーストランジスタm0Y~m2Yとして、低VtLVNMOSトランジスタが用いられている。このため、本実施形態では、図5に示したように、STATE_A信号のローL側の電圧として、ネガティブレベル電圧VKKVKK<VSSが用いられる。よって、NMOSトランジスタm0Y~m2Yにおけるリーク電流を抑えることが可能となる。なお、ネガティブレベル電圧VKKは、内部電源発生回路61にて生成される。また、NMOSトランジスタm0Y~m2Yのいずれかに直列接続されている第2導電型のトランジスタNMOSトランジスタ1a12~1a32のVdsソース-ドレイン間電圧も、NMOSトランジスタm0Y~m2Yにより抑えられる。よって、総じてスタンバイ状態時の消費電流を抑えることができる。また、図4に示した劣化防止回路1Yでは、図2に示した制御回路1bにて用いられていた第1導電型のトランジスタPMOSトランジスタm1~m3が、第2導電型のトランジスタNMOSトランジスタm3Y~m5Yに置き換えられている。このため、STATE_A信号のレベルがLのとき、つまり、STATE_B信号のレベルがHのときの端子N1、N2およびN3のレベルは、VDD-Vtとなるがなお、Vtは、NMOSトランジスタm3Y~m5Yの其々のしきい値電圧である、この場合にも、十分にNBTI劣化を防止することができる。図4に示した劣化防止回路1Yでは、制御回路1bYは、インバータ回路1a1、1a2および1a3ごとに、インバータ回路内の第1導電型のトランジスタ1a11、1a21または1a31のドレインと第2導電型のトランジスタ1a12、1a22または1a32のドレインとの間に設けられた複数の電流制御用トランジスタm0Y~m2Yを含み、複数の電流制御用トランジスタm0Y~m2Yの其々は、制御信号STATE_A信号の活性化に応じて非導通状態となる。このため、第1導電型のトランジスタを非導通状態にしているときに、第2導電型のトランジスタを流れる電流を抑制でき、消費電流を少なくすることが可能になる。また、図4に示した劣化防止回路1Yでは、制御回路1bYは、接続入力端子1a23または1a33と接続し、制御信号STATE_A信号の活性化に応じて、接続入力端子1a23または1a33に第1の電圧Hを供給する電圧供給用トランジスタm3Yおよびm4Yを含み、第1導電型のトランジスタは、PMOSトランジスタであり、第2導電型のトランジスタと電圧供給用トランジスタと複数の電流制御用トランジスタは、NMOSトランジスタである。このため、劣化防止回路1Y内の全てのトランジスタを、低VtLVMOSトランジスタとすることが可能になる。なお、上記各実施形態では、縦列接続されたインバータ回路の数を3としたが、縦列接続されたインバータ回路の数は2以上の整数であればよい。また、上記各実施形態では、縦列接続された複数の回路として、複数のインバータ回路が用いられたが、縦列接続された複数の回路は、複数のインバータ回路に限らず、各々が第1導電型のトランジスタを含む複数の回路であればよい。また、上記各実施形態では、第1導電型のトランジスタとして、PMOSトランジスタが用いられたが、第1導電型のトランジスタとしてNMOSトランジスタが用いられてもよい。なお、この場合、制御回路が接続入力端子に供給する第1の電圧はLとなる。この場合、NMOSトランジスタでのPBTI劣化を抑制することが可能になる。また、この場合、第2導電型のトランジスタは、PMOSトランジスタとなる。また、上記各実施形態において、半導体装置100は、DRAMに限らず適宜変更可能である。以上説明した各実施形態において、図示した構成は単なる一例であって、本発明はその構成に限定されるものではない。