"複数の変換回路101a~101n、201、201a~201n、401、401a~401nであって、前記複数の変換回路101a~101n、201、201a~201n、401、401a~401nのそれぞれの変換回路101a~101n、201、201a~201n、401、401a~401nは、逐次近似変換の結果として、デジタル信号103a~103nの第1の数のビットを得るために逐次近似変換を実行することによって、さらに、デジタル信号103a~103nの第2の数のビットを得るために共通可変基準電圧105に基づいて傾斜変換をその後に実行することによって、アナログ入力信号104a~104nに基づいてデジタル信号103a~103nを提供するように構成され、前記第2の数のビットは、前記アナログ入力信号104a~104nおよび前記逐次近似変換の前記結果間の残差に対応する、複数の変換回路、および前記複数の変換回路101a~101n、201、201a~201n、401、401a~401nのそれぞれの変換回路101a~101n、201、201a~201n、401、401a~401nに前記共通可変基準電圧105を提供するように構成される共通可変基準電圧プロバイダ102を含む、ハイブリッドアナログ/デジタル変換器。前記共通可変基準電圧プロバイダ102は、前記複数の変換回路101a~101n、201、201a~201n、401、401a~401nのアナログ入力信号104a~104nから独立して第1の電圧レベルから第2の電圧レベルまで前記共通可変基準電圧105に繰り返して傾斜をつけるように構成され、さらに前記共通可変基準電圧プロバイダ102は、前記複数の変換回路101a~101n、201、201a~201n、401、401a~401nの前記変換回路101a~101n、201、201a~201n、401、401a~401nのそれぞれに前記共通可変基準電圧105の振幅に基づいて共通可変カウンタ信号217を提供するように構成される、請求項1に記載のハイブリッドアナログ/デジタル変換器。前記複数の変換回路101a~101n、201、201a~201n、401、401a~401nのそれぞれの変換回路201、201a~201n、401、401a~401nは、前記共通可変基準電圧105の振幅に対応するカウンタ値を保存するように、そこにおいてそのデジタル信号103a~103nおよびそのアナログ信号104a~104n間の差は前記傾斜変換の間に最小であり、さらに、前記保存されたカウンタ値に基づいて前記第2の数のビットを導き出すように構成される、請求項2に記載のハイブリッドアナログ/デジタル変換器。前記共通可変電圧プロバイダ102は、複数の段階的に増加する離散電圧レベルとして前記共通可変基準電圧105を提供するように構成されるデジタル/アナログ変換器を含み、前記共通可変電圧プロバイダ102は、複数の段階的に増加する離散カウンタ値として前記共通可変カウンタ信号217を提供するように構成され、さらにそれぞれの離散カウンタ値は、前記共通可変基準電圧105の正確に1つの離散電圧レベルに対応する、請求項2または請求項3に記載のハイブリッドアナログ/デジタル変換器。前記共通可変基準電圧プロバイダ102に含まれる前記デジタル/アナログ変換器は、精度調整信号に基づいて、前記共通可変基準電圧105のステップサイズまたは多くの離散電圧レベルを調整するように構成される、請求項4に記載のハイブリッドアナログ/デジタル変換器。前記複数の変換回路201、201a~201n、401、401a~401nのそれぞれの変換回路201、201a~201n、401、401a~401nは、比較器203およびスイッチキャパシタアレイ202を含み、前記比較器203の第1の入力端子204は、ターゲット電圧ノード205と結合され、さらに、前記比較器203の第2の入力端子206は、中間電圧ノード207、前記スイッチキャパシタアレイ202および前記共通可変基準電圧105が提供される前記共通可変基準電圧プロバイダ102の出力端子と結合され、さらに前記複数の変換回路201、201a~201n、401、401a~401nのそれぞれの変換回路201、201a~201n、401、401a~401nは、前記スイッチキャパシタアレイ202および前記比較器203を用いて、前記逐次近似変換を実行することによって前記中間電圧ノード207に第1の量の電荷を加えるように、さらに、前記共通可変基準電圧105および前記比較器203を用いて、前記傾斜変換を実行することによって前記中間電圧ノード207に第2の量の電荷を加えるように構成され、前記ターゲットノード205でのターゲット電圧および前記中間ノード207での中間電圧間の差は、前記傾斜変換の後に、前記逐次近似変換の後の前記ターゲット電圧および前記中間電圧間の差に等しいまたはそれより小さい、請求項1に記載のハイブリッドアナログ/デジタル変換器。前記複数の変換回路201、201a~201n、401、401a~401nのそれぞれの変換回路201、201a~201n、401、401a~401nは、前記ターゲットノード205と結合されるターゲットキャパシタ208および前記中間ノード207と結合される中間キャパシタ209を含み、前記複数の変換回路201、201a~201n、401、401a~401nのそれぞれの変換回路201、201a~201n、401、401a~401nは、それぞれのアナログ/デンジタル変換サイクルの前に、前記中間キャパシタ208を前記中間電圧にさらに前記ターゲットキャパシタ209を前記ターゲット電圧に充電するように構成され、さらに前記中間電圧の振幅および前記ターゲット電圧の振幅は、現在のアナログ/デジタル変換サイクルに依存する、請求項6に記載のハイブリッドアナログ/デジタル変換器。前記複数の変換回路201、201a~201n、401、401a~401nのそれぞれの変換回路201、201a~201n、401、401a~401nは、そのアナログ入力信号104a~104nが前記逐次近似変換の前の前記ターゲット電圧および前記中間電圧間の差に対応し、さらに、そのデジタル信号103a~103nが前記逐次近似変換の前の前記ターゲット電圧および前記中間電圧間の差の量子化されたデジタル表現であるように構成される、請求項7に記載のハイブリッドアナログ/デジタル変換器。それぞれのスイッチキャパシタアレイ202は、複数のスイッチキャパシタ2101~210nを含み、前記スイッチキャパシタ2101~210nの第1の端子2111~211nは、前記中間ノード207と結合され、さらに前記複数の変換回路201、201a~201n、401、401a~401nのそれぞれの変換回路201、201a~201n、401、401a~401nは、前記逐次近似変換の間に、それぞれのスイッチキャパシタアレイ202のそれぞれのスイッチキャパシタ2101~210nの第2の端子2121~212nをアース端子213または固定基準電圧端子214と切替可能に結合するように構成される、請求項6ないし請求項8の1つに記載のハイブリッドアナログ/デジタル変換器。前記複数の変換回路201、201a~201n、401、401a~401nのそれぞれの変換回路201、201a~201n、401、401a~401nのそれぞれのスイッチキャパシタアレイ202に複数の異なる固定基準電圧V12~V7を提供するように構成される固定基準電圧プロバイダ402をさらに含み、スイッチキャパシタアレイ202に提供される前記複数の基準電圧V12~V7のそれぞれの固定基準電圧V12~V7は、前記スイッチキャパシタアレイ202の1つのスイッチキャパシタ2101~210nに関連する、請求項9に記載のハイブリッドアナログ/デジタル変換器。それぞれのスイッチキャパシタアレイ202は、前記スイッチキャパシタアレイ202の第1のスイッチキャパシタ210nに関連する、前記複数の基準電圧V12~V7の第1の固定基準電圧V12の振幅が、前記スイッチキャパシタアレイ202の第2のスイッチキャパシタ210n1に関連する、前記複数の基準電圧V12~V7の第2の固定基準電圧V11の振幅より小さいように構成され、さらに前記第1のスイッチキャパシタ210nのキャパシタンスは、前記第2のスイッチキャパシタ210n1のキャパシタンスよりも、少なくとも2倍大きい、請求項10に記載のハイブリッドアナログ/デジタル変換器。それぞれのスイッチキャパシタアレイ202は、前記スイッチキャパシタ2101~210nのキャパシタンスがバイナリ化されるように構成され、前記複数の変換回路201、201a~201n、401、401a~401nのそれぞれの変換回路201、201a~201n、401、401a~401nは、前記中間ノード207および前記共通可変基準電圧プロバイダ102の前記出力端子間に結合される結合コンデンサ215を含み、前記結合コンデンサ215のキャパシタンスは、前記スイッチキャパシタアレイ202の前記複数のスイッチキャパシタ2101~210n内の最小のキャパシタ2101のキャパシタンスに等しく、さらに前記共通可変基準電圧プロバイダ102は、前記共通可変基準電圧105が前記逐次近似変換の間にアース電位を有するように構成される、請求項9ないし請求項11の1つに記載のハイブリッドアナログ/デジタル変換器。複数の光検出器行503a~503mおよび複数の光検出器列504a~504nを含む光検出器アレイ501、および請求項1ないし請求項12の1つに記載のハイブリッドアナログ/デジタル変換器100であって、前記ハイブリッドアナログ/デジタル変換器100は、光検出器列504a~504nごとに1つの変換回路101a~101nを含む、ハイブリッドアナログ/デジタル変換器を含み、それぞれの変換回路101a~101nは、前記変換回路101a~101nに関連する、前記複数の光検出器列504a~504nの光検出器列504a~504nにある光検出器502aa~502nmごとにアナログ/デジタル変換を連続的に実行するように構成される、イメージセンサ。前記光検出器アレイ501のそれぞれの光検出器502aa~502nmは、リセット電圧および光電圧を提供するように構成され、さらに光検出器502aa~502nmの前記リセット電圧および前記光検出器502aa~502nmの前記光電圧間の差は、前記光検出器502aa~502nmに現在入射する光量を決定する、請求項13に記載のイメージセンサ。複数のアナログ入力信号に基づいて、複数のデジタル信号を提供するための方法であって、前記方法は、逐次近似変換の結果として、前記複数のデジタル信号の複数の第1の数のビットを得るために複数の逐次近似変換を同時に実行するステップ701、および前記複数のデジタル信号の複数の第2の数のビットを得るために共通可変基準電圧に基づいて複数の傾斜変換を同時に実行するステップ720であって、前記複数の第2の数のビットの前記第2の数のビットのそれぞれは、前記複数のアナログ入力信号の対応するアナログ入力信号および対応する逐次近似変換の対応する結果間の差に対応する、ステップを含む、方法。本発明の目的は、パワーおよびエリア比により良い変換率を有するアナログ/デジタル変換器のための概念を作り出すことである。この目的は、請求項1に記載のハイブリッドアナログ/デジタル変換器、請求項13に記載のイメージセンサ、および請求項15に記載の方法によって解決される。本発明の実施形態は、複数の変換回路を含むハイブリッドアナログ/デジタル変換器を提供する。変換回路のそれぞれは、逐次近似変換の結果として、デジタル信号の第1の数のビットを得るために逐次近似変換を実行することによって、さらに、第2の数のビットを得るために共通可変基準電圧に基づいて傾斜変換をその後に実行することによって、アナログ入力信号に基づいてデジタル信号を提供するように構成され、第2の数のビットは、アナログ入力信号および逐次近似変換の結果間の残差に対応する。ハイブリッドアナログ/デジタル変換器は、複数の変換回路のそれぞれの変換回路に共通可変基準電圧を提供するように構成される共通可変基準電圧プロバイダをさらに含む。アナログ/デジタル変換器は、それぞれが逐次近似変換を傾斜変換と結合するように構成される複数の変換回路を含み、さらに、可変基準電圧例えばグローバルなランプまたはグローバルな傾斜が変換回路の全てに共通可変基準電圧プロバイダによって提供される場合、アナログ/デジタル変換器内でパワーおよびエリア比により良い変換率を達成することができることは、本発明の実施形態の重要な考えである。全ての変換回路のために共通可変基準電圧プロバイダを用いることによって、変換回路において傾斜変換のために必要なエリアを、例えば、この出願の導入部分において記載されている概念の場合に、二重傾斜積分器を用いて、傾斜変換を実行するためのそれ自身の可変基準電圧をあらゆる変換回路が生成するという概念と比較して、低減することができる。逐次近似変換高変換速度および傾斜変換必要な小さいエリアの利点を結合することによって、さらに、傾斜変換の間に用いられる共通可変基準電圧を提供するために共通可変基準電圧プロバイダを用いることによって、パワーおよびエリア比により良い変換率を達成することができることは、本発明の実施形態の利点である。本発明の実施形態は、イメージセンサにおいて使用されうり、そこにおいて、それぞれの変換回路がその光検出器列においてそれぞれの光検出器からアナログ信号をデジタル信号に変換するように構成されるように、イメージセンサごとに、1つのハイブリッドアナログ/デジタル変換器が使用されうり、さらに、イメージセンサのそれぞれの光検出器列がハイブリッドアナログ/デジタル変換器の1つの変換回路に関連されうる。変換回路の全ては、変換回路がハイブリッドアナログ/デジタル変換器の1つの共通可変基準電圧プロバイダ例えばグローバルなランププロバイダからそれらの傾斜変換を実行する変換回路に基づいて共通可変基準電圧を受信することができる。換言すれば、本発明の実施形態は、複数の変換回路例えば列ごとに1つの変換回路およびイメージセンサごとに1つだけの共通可変基準電圧プロバイダを含むイメージセンサを可能にする。これは、この出願の導入部分において述べられる方法に優る重要な利点であり、そこにおいて、アナログ/デジタル変換器ごとに、完全な二重傾斜統合ステージが実施されなければならない。本発明のさらなる実施形態によれば、ハイブリッドアナログ/デジタル変換器は、それぞれの変換回路に共通可変基準電圧を提供するために正確に1つの共通可変基準電圧プロバイダを含むことができる。本発明の実施形態において、第1の変換器バンクにおよび第2の変換器バンクに変換器の分割がありうる。このような場合、第1の基準電圧は、第1の変換器バンクのために提供されうり、さらに、第2の基準電圧は、第2の変換器バンクのために提供されうる。本発明の実施形態は、添付図面を参照して以下に説明される。本発明の実施形態が図面を参照しながら以下においてさらに詳細に説明される前に、同じまたは機能的に等しい素子には同じ参照番号が与えられ、さらに、これらの素子の繰り返した記載が省略されることを指摘しておく。そのため、同じ参照番号が与えられる素子の記載は、さまざまな実施形態において相互に交換できおよび/または適用できる。図1は、ハイブリッドアナログ/デジタル変換器100のブロック図を示す。ハイブリッドアナログ/デジタル変換器100は、複数の変換回路101a~101nおよび共通可変基準電圧プロバイダ102を含む。変換回路101a~101nのそれぞれは、逐次近似変換の結果として、デジタル信号103a~103nの第1の数のビットを得るために逐次近似変換を実行することによって、さらに、デジタル信号103a~103nの第2の数のビットを得るために共通可変基準電圧105に基づいて傾斜変換をその後に実行することによって、アナログ入力信号104a~104nに基づいてデジタル信号103a~103nを提供するように構成され、第2の数のビットは、アナログ入力信号104a~104nおよび逐次近似変換の結果間の残差に対応する。共通可変基準電圧プロバイダ102は、それぞれの変換回路101a~101nに共通可変基準電圧105を提供するように構成される。変換回路101a~101nは、例えば、スイッチキャパシタ方法を用いることによって、電荷再分配の逐次近似変換を用いて逐次近似変換を実行することができる。さらに、変換回路101a~101nは、シングル傾斜方法を用いて傾斜変換を実行することができる。変換回路101a~101nの機能は、例として変換回路101aを用いて以下において説明されるが、この説明は、ハイブリッドアナログ/デジタル変換器100の残りの変換回路のために適用されうる。変換回路101aは、デジタル信号103aの第1の数のビットを得るためにアナログ入力信号104aに逐次近似変換を最初に実行することができる。第1の数のビットは、例えば、デジタル信号103aの最上位ビットであってもよい。換言すれば、変換回路101aは、逐次近似変換を用いて粗いアナログ/デジタル変換を最初に実行することができる。逐次近似変換を実行した後に、変換回路101aは、デジタル信号103aの第2の数のビットを得るためにアナログ入力信号104aおよび逐次近似変換の結果デジタル信号103aの第1の数のビット間の残差を変換するための傾斜変換を実行することができる。第2の数のビットは、例えば、デジタル信号103aの最下位ビットであってもよい。したがって、傾斜変換は、デジタル信号103aの最下位ビットを得るために細かいアナログ/デジタル変換でありうる。本発明の具体的な実施形態において、変換回路101aは、12ビットの解像度を有しうり、または換言すれば、デジタル信号103aは、12ビットを含みうる。変換回路101aの逐次近似変換は、逐次近似変換の結果が6つの最上位ビット6つのMSBを含むように、すなわち上述の第1の数のビットが6ビットを含むように、6ビットの精度を有しうる。変換回路101aによって実行される傾斜変換は、傾斜変換の結果が6つの最下位ビット6つのLSBを含むように、すなわち上述の第2の数のビットが6ビットを含むように、6ビットの精度を有することもできる。したがって、逐次近似変換および傾斜変換の結果であるデジタル信号103aは、逐次近似変換からの6つの最上位ビットによってさらに傾斜変換からの6つの最下位ビットによって表される。本発明の実施形態において、異なる数の最下位ビットおよび異なる数の最上位ビットであってもよく、そこにおいて、最下位ビットおよび最上位ビットの数は、異なっていてもよい。前に説明されるように、共通可変基準電圧プロバイダ102は、それぞれの変換回路101a~101nに共通可変基準電圧105を提供し、さらに、それぞれの変換回路101a~101nは、共通可変基準電圧105に基づいてその傾斜変換を実行する。したがって、変換回路101a~101nは、互いに等しくてもよく、さらに、それらのアナログ/デジタル変換を同時に実行してもよい。換言すれば、全ての変換回路101a~101nまたは変換回路101a~101nから選ばれたセットは、それらの逐次近似変換を最初に実行することができ、さらに、その後に共通可変基準電圧105に基づいてそれらの傾斜変換を同時に実行することができる。したがって、共通可変基準電圧105は、傾斜変換の間に変換回路101a~101nに提供されることを必要とするだけである。逐次近似変換の間に、共通可変基準電圧105は、変換回路101a~101nに提供されることを必要としなくて、アースされうり、または換言すれば、アース電位を有することができる。変換回路101a~101nにおいて逐次近似変換の使用のため、あらゆる変換回路101a~101nは、変換回路101a~101nが等しい場合逐次近似変換を実行するために同じ時間を必要とするであろう。したがって、逐次近似変換を実行する全ての変換回路101a~101nは、逐次近似変換を同時に開始しさらに終了することができる。そのため、傾斜変換のために用いられる共通可変基準電圧105は、それぞれの変換回路101a~101nに同時に提供することができる。逐次近似変換とは対照的に、変換回路101a~101nは、アナログ入力信号104a~104nに応じて、傾斜変換を実行するために異なる時間を必要とするであろう、したがって、同時に傾斜変換を終了しないであろう。したがって、共通可変基準電圧105は、少なくとも、あらゆる変換回路101a~101nがそのアナログ入力信号104a~104nを変換することを必要とする限り提供されうる。本発明のさらなる実施形態によれば、共通可変基準電圧プロバイダ102は、変換回路101a~101nから独立するが、変換回路101a~101nがそれらの逐次近似変換を実行した後に、一定の第1の電圧レベル例えば0ボルトから一定の第2の電圧レベル例えば供給電圧レベルまで共通可変基準電圧105に傾斜をつけるように構成されうる。したがって、共通可変基準電圧プロバイダ102は、変換回路101a~101nの傾斜変換の状態から独立して、共通可変基準電圧105が一定の第2の電圧レベルに達するまで、逐次近似変換準備完了信号に基づいて共通可変基準電圧105を提供することができる。共通可変基準電圧プロバイダ102は、共通可変基準電圧105を生成するためのデジタル/アナログ変換器を含むことができ、デジタル/アナログ変換器は、例えば、抵抗ラダー、R-2Rネットワーク、または他のいかなるアナログ/デジタル変換器原理も含むことができる。このように、共通可変電圧プロバイダ102は、個々のステップにおいて共通可変基準電圧105の振幅を変化するように構成されうる。したがって、共通可変基準電圧プロバイダ102は、複数の階段状に増加する離散電圧レベルとして共通可変基準電圧105を提供するように構成されうり、そこにおいて、アナログ/デジタル変換器のそれぞれのデジタル入力コードは、共通可変基準電圧105の1つの離散電圧レベルに対応する。さらに、共通可変基準電圧プロバイダ105は、変換回路101a~101nのそれぞれに共通可変基準電圧105の振幅に基づいて共通可変カウンタ信号を提供することができる。共通可変カウンタ信号は、例えば、共通可変電圧プロバイダ102のデジタル/アナログ変換器のための入力として用いられるデジタルコードであってもよい。さらなる実施形態によれば、それぞれの変換回路101a~101nは、それぞれの傾斜変換の間に共通可変カウンタ信号のカウンタ値を保存するように構成されうる。保存されたカウンタ値は、そのデジタル信号103a~103nおよびそのアナログ入力信号104a~104n間の差が最小であるところにおいて、保存されたカウンタ値に基づいて、そのデジタル信号103a~103nの第2の数のビットを導き出すために、共通可変基準電圧105の振幅に対応することができる。保存されたカウンタ値は、傾斜変換の結果であってもよく、したがって、第2の数のビットであってもよい。もちろん、それぞれの変換回路101a~101nは、そのアナログ入力信号104a~104nに応じて、異なるカウンタ値を保存することができる。本発明のさらなる実施形態によれば、共通可変基準電圧プロバイダ102は、共通可変カウンタ信号を提供することができないが、それぞれの変換回路101a~101nは、そのデジタル信号103a~103nおよびそのアナログ信号104a~104n間の差が最小であるまで、傾斜変換がアクティブである限りカウントするカウンタを含むことができる。この差が最小化された場合、カウンタは停止し、さらに、カウンタ値はそのデジタル信号103a~103nの第2の数のビットとして用いることができる。本発明のさらなる実施形態によれば、ハイブリッドアナログ/デジタル変換器100の解像度は、可変にされうる。これは、例えば、精度調整信号に基づいて、例えば、共通可変基準電圧105のステップサイズおよび/または多くの離散電圧レベルを変化するように構成される共通可変基準電圧プロバイダ102によって実施されうる。例として、傾斜変換の間に6ビットの解像度のために、26個の異なる離散電圧レベルは、1つの傾斜変換プロセスの間に共通可変基準電圧105内で共通可変基準電圧プロバイダ102によって提供されなければならない。1ビットだけ傾斜変換の解像度を低減することによって、25個の離散電圧レベルだけが提供されなければならなく、それは6ビットの場合のために提供される離散電圧レベルの数の半分である。したがって、傾斜変換を実行するための所要時間は、半分にされうる。この適応解像度は、共通可変基準電圧プロバイダ102によって共通可変基準電圧105のあらゆる第2の電圧レベルを省略することによって、容易に達成することができる。まだ共通可変基準電圧105の同じ範囲を有するために、2つのその後に続く離散電圧レベル間のステップサイズは、増加されうる例えば、解像度において1ビット減少するごとに2倍になる。共通可変基準電圧105は、多くの増加する離散電圧ステップとして共通可変基準電圧プロバイダ102によって提供されうり、そこにおいて、2つの異なる離散電圧ステップ間のステップサイズまたは2つの異なる離散電圧ステップ間の差は、離散電圧ステップの全てのために等しくてもよい。したがって、共通可変基準電圧プロバイダ102は、線形の傾斜またはランプを提供するように構成されうる。本発明のさらなる実施形態によれば、共通可変基準電圧プロバイダ102は、例えば、異なる離散電圧ステップ間の異なるステップサイズで非線形傾斜として共通可変基準電圧105を提供するように構成されうる。これは、ハイブリッドアナログ/デジタル変換器100のいかなる非線形性も補償するために有利でありうる。したがって、本発明の実施形態は、ハイブリッドアナログ/デジタル変換器に調整可能な解像度ひいては調整可能な変換時間を提供する。これは、おそらく、本発明の実施形態において用いられるシングル傾斜方法によるものである。特に、この出願の導入部分において述べられている二重傾斜方法と比較したときに、そこにおいて、解像度における低減は、本発明の実施形態におけるほど容易ではない。図2aは、変換回路201のブロック図を示し、変換回路201は、例えば、ハイブリッドアナログ/デジタル変換器100の変換回路101a~101nの1つ、いくつか、または全てに等しくてもよい。変換回路201は、スイッチキャパシタアレイ202および比較器203を含む。比較器203の第1の入力端子204は、ターゲット電圧ノード205と結合され、さらに、比較器の第2の入力端子206は、中間電圧ノード207と結合され、それにスイッチキャパシタアレイ202も結合される。中間電圧ノード207は、共通可変基準電圧105が提供される共通可変基準電圧プロバイダ例えば図1からの共通可変基準電圧プロバイダ102の出力端子と結合されるようにさらに構成される。変換回路201は、比較器203とともにスイッチキャパシタアレイ202を用いることによって上述の逐次近似変換を最初に実行するように構成される。逐次近似変換の間に、スイッチキャパシタアレイ202は、基準電圧Vrefから中間ノード207に第1の量の電荷を移動する電荷再分配プロセスを実行する。逐次近似変換を実行した後に、変換回路201は、グローバルな傾斜として共通可変基準電圧105を用いて、上述の傾斜変換を実行することによって中間ノード207に第2の量の電荷を加えるように構成される。変換回路201は、ターゲットノード205と結合されるターゲットキャパシタ208および中間ノード207と結合される中間キャパシタ209をさらに含みうる。したがって、変換回路201は、それぞれのアナログ/デジタル変換サイクルの前にターゲットキャパシタ208をターゲット電圧にさらに中間キャパシタ209を中間電圧に充電するように構成されうる。中間電圧の振幅およびターゲット電圧の振幅は、現在のアナログ/デジタル変換サイクルに依存しうる。例として、変換回路201は、いわゆるpin構造フォトダイオードと結合されうり、これらのフォトダイオードは、改善された感度およびより低い暗電流を有する。これらのフォトダイオードについては、ノイズは、相関二重サンプリングを通してかなり低くすることができる。変換回路201は、pin構造フォトダイオードのリセット値を最初に読み出すことによってこの相関二重サンプリングを実行することができ、光に関して情報を含む読出しが続く。フォトダイオードで現在利用できる光量についての情報を得るために、これらの2つの値は、減算することができるアナログまたはデジタル。示された変換回路201については、この減算操作は、非常に簡潔な方法で実施することができる。pin構造フォトダイオードのリセット信号は、ターゲットキャパシタ208にターゲット電圧として格納され、さらに、現在のアナログ/デジタル変換サイクルのための基準信号として比較器203の第1の入力端子204に送られる。光に関する情報は、中間キャパシタ209において中間電圧として格納される。そして、電荷再分配プロセス逐次近似変換および傾斜変換の間は、光でpin構造フォトダイオードから取り除かれた量の電荷逐次近似変換によって加えられる第1の量の電荷および傾斜変換によって加えられる第2の量の電荷を、中間ノード207にしたがって比較器203の第2の入力端子206に単に加える。逐次近似変換および後の次の傾斜変換については、電荷再分配は、両方の電圧中間電圧およびターゲット電圧が変換回路201の解像度に応じてほとんど等しいように行われる。したがって、変換回路201のデジタル信号103は、光およびpin構造フォトダイオードの電圧のリセット値間の差のデジタル表現でありうる。したがって、本発明の実施形態は、変換回路201を提供し、そこにおいて、ピクセルまたは光検出器の暗いレベルのためのサンプリングされた電圧は、光検出器での現在の光レベルのアナログ/デジタル変換のための基準電圧として用いられる。したがって、変換回路201のアナログ入力信号のデジタル表現であるデジタル信号103は、逐次近似変換の前の中間電圧およびターゲット電圧間の差に対応する。このように、変換回路201のアナログ入力信号は、中間電圧および光電圧間の差と一致し、または換言すれば、変換回路201は、2つの電圧間の差をデジタル信号に変換する。示された変換回路201が光検出器の全部の列のためのアナログ入力信号を変換するためのイメージセンサ内で用いられる場合、比較器203の第1の入力端子204での基準電圧ターゲット電圧は、列内の光検出器ごとに、したがってアナログ/デジタル変換サイクルごとに異なってもよい。異なる光検出器のための異なるターゲット電圧を用いることによって、本発明の実施形態は、あらゆるアナログ/デジタル変換ために同じ基準電圧が用いられる概念と比較してノイズ低減を達成することができる。示された概念によって低減することができるノイズは、例えば、光検出器の装置公差の結果として、異なる光検出器の異なる暗いレベルの電流によって生じうる。図2aに示すように、スイッチキャパシタアレイ202は、複数のスイッチキャパシタ2101~210nを含む。図2aに示される例において、n=6である。これは、スイッチキャパシタアレイ202が6つのスイッチキャパシタ2101~210nを含むことを意味するが、この数のスイッチキャパシタ2101~210nは、所望の逐次近似変換解像度に応じて、さらなる実施形態により、任意であってもよい。この数のスイッチキャパシタ2101~210nは、逐次近似変換の解像度を決定する。図2aに示される例において、逐次近似変換の解像度は、6ビットである。スイッチキャパシタ2101~210nの第1の端子2111~211nは、中間ノード207としたがって比較器203の第2の入力端子206と結合される。スイッチキャパシタ2101~210nの第2の端子2121~212nは、変換回路201のアース端子213または変換回路201の固定基準電圧端子214とスイッチを通して切替可能に結合される。変換回路201は、逐次近似変換の間にスイッチキャパシタ2101~210nの第2の端子2121~212nをアース端子213または固定基準電圧端子214に切替可能に結合するように構成される。したがって、変換回路201は、スイッチキャパシタ2101~210nを用いて電荷再分配の逐次近似変換を実行しうる。スイッチキャパシタ2101~210nのキャパシタンスは、バイナリ化されうり、それは、スイッチキャパシタ2101~210nのあらゆるキャパシタンスが最小のキャパシタ2101のキャパシタンスの2nの倍数であることを意味する。図2に示される例において、最小のキャパシタ2101は、1Cのキャパシタンスを有し、さらに、最大のキャパシタ210nは、32Cのキャパシタンスを有する。スイッチキャパシタ2101~210nのキャパシタンスをバイナリ化することによって、固定基準電圧端子214での固定基準電圧に基づいて、異なる量の電荷が、異なるスイッチキャパシタ2101~210nを固定基準電圧ノード214と結合することによって中間ノード207に加えられうる。バイナリ化されたキャパシタンスを用いることによって、スイッチキャパシタ2101~210nは、それぞれが1Cのキャパシタンスを有する単位キャパシタを用いて実施されうる。すなわち、最小のキャパシタ2101は、1つの単位キャパシタを含み、さらに、最大のキャパシタ210nは、32個の単位キャパシタを含む。このように、スイッチキャパシタアレイ202は、63個の単位キャパシタを含むことができる。逐次近似スイッチキャパシタアレイの正しい実施のために、1Cのキャパシタンスを含む1つのダミーキャパシタは、スイッチキャパシタアレイ202が64個の単位キャパシタを含むように、必要とされるであろう。この1つのダミーキャパシタは、共通可変基準電圧105を中間ノード207と結合するように構成される結合コンデンサ215によって、変換回路201において実現される。このように、結合コンデンサ215は、逐次近似変換の間に、それがダミーキャパシタとして働き共通可変基準電圧105が逐次近似変換の間にアース電位を有することができ、さらに、傾斜変換の間に、ダミーキャパシタ215が共通可変基準電圧105を中間ノード207と結合するために用いられるという点で、2つの異なる機能を有する。共通可変電圧105がキャパシタンス1Cを含む結合コンデンサ215を介して中間ノード207と結合されるので、共通可変基準電圧105は、デジタル信号103の2スイッチキャハ ゚シタノ数個に分割される。したがって、変換回路201は、2つのADCアーキテクチャの利点を結合し、最上位ビット第1の数のビット、ビット12~ビット7は、非常に短い時間においてスイッチキャパシタアレイ202を用いて逐次近似変換によって変換される。その後に、残りの最下位ビットビット6~ビット1をデジタル化する共通傾斜が行われる共通可変基準電圧105は、結合コンデンサ215を介して中間ノード207に印加される。この方法のために、64個の単位キャパシタが、1つの変換回路201においてまたはイメージセンサの1つの列において必要とされるであろう。さらに、共通可変基準電圧105は、共通可変基準電圧プロバイダ102によって生成される例えば、26個の異なる離散電圧レベルを含む6ビットグローバルなランプまたはグローバルな傾斜として生成されうる。共通可変基準電圧プロバイダ102は、イメージレベルまたはイメージセンサレベルにおいて共通可変基準電圧105を生成することができ、これは、同時に、イメージセンサの全ての変換回路201のために共通可変基準電圧105を生成することができることを意味する。詳細には、変換回路201は、以下のように働く。最初に、ターゲットキャパシタ208は、そのターゲット電圧に充電され、さらに、中間のキャパシタ209は、その中間電圧に充電される。そして、変換回路201は、最大のキャパシタ210nの第2の端子212nを固定基準電圧ノード214と結合することによって逐次近似変換を開始する。それから、比較器203は、中間電圧がターゲット電圧を超えるかどうかをチェックする。もしこれが事実ならば、変換回路201は、最大のキャパシタ210nの第2の端子212nをアース端子213に結合し、さらに、0が、デジタル信号103の最高のビットとして変換回路201の逐次近似レジスタ216に格納される。そうでなければ、中間電圧がターゲット電圧よりまだ小さい場合、最大のキャパシタ210nの第2の端子212nは、固定基準電圧端子214と結合されたままであり、さらに、1が、デジタル信号103の最高のビットとして変換回路201の逐次近似レジスタ216に格納される。このステップは、スイッチキャパシタ210n1~2101ごとに繰り返される。逐次近似変換の終わりに、中間電圧は、ターゲット電圧よりまだ小さくなければならない。デジタル信号103の第1の数のビットは、逐次近似レジスタ216に格納される。その後に、変換回路201は、ターゲット電圧および中間電圧間の残りの差をデジタル化するために傾斜変換を実行する。このように、可変共通基準電圧105は、結合コンデンサ215を介して中間ノード207に共通傾斜として印加される。したがって、共通可変基準電圧105の増加は、中間ノード207で中間電圧の増加をもたらす。中間電圧がターゲット電圧に等しくなる場合、比較器203は、結合コンデンサ215を介して与えられる電荷が逐次近似変換の後のターゲット電圧および中間電圧間の差に等しいことを意味する1を出力する。逐次近似レジスタ216は、共通可変固定基準電圧105の振幅に対応して、デジタル信号103の第2の数のビットとして、内部カウンタ値を現在格納することができる。前述のように、共通可変基準電圧プロバイダ102は、共通可変基準電圧105の振幅に対応する共通可変カウンタ信号を提供するように構成されうる。逐次近似レジスタ216は、この共通可変カウンタ信号を受信することができ、さらに、傾斜変換の間に、比較器203の1によってトリガされる、共通可変基準電圧105の現在の振幅に対応する現在のカウンタ値を格納することができる。したがって、格納されたカウンタ値は、逐次近似変換の後の中間電圧およびターゲット電圧間の差を表すことができ、さらに、デジタル信号103の第2の数のビットでありうる。第1の数のビットおよび第2の数のビットを格納した後に、ビットは、逐次近似レジスタ216の出力信号としてデジタル信号103および完全な変換回路201の出力信号を得るために結合されうる。このように、アナログ/デジタル変換サイクルが完了され、さらに、新たなアナログ/デジタル変換サイクルを開始することができる。図2bは、本発明のさらなる実施形態によるハイブリッドアナログ/デジタル変換器200のブロック図を示す。ハイブリッドアナログ/デジタル変換器200は、例えば、図1からのハイブリッドアナログ/デジタル変換器100のより詳細なバージョンであってもよい。ハイブリッドアナログ/デジタル変換器200は、共通可変基準電圧プロバイダ102を含む。さらに、ハイブリッドアナログ/デジタル変換器200は、複数の変換回路201a~201nを含む。変換回路201a~201nのそれぞれは、図2aからの変換回路201に等しくてもよい。共通可変基準電圧プロバイダ102は、変換回路201a~201nのそれぞれに共通可変基準電圧105を提供するように構成される。前述のように、共通可変基準電圧プロバイダ102は、傾斜変換の間に変換回路201a~201nのそれぞれに共通可変カウンタ信号217を提供するようにさらに構成されうる。図2bに示されるハイブリッドアナログ/デジタル変換器200は、イメージセンサにおいて実施されうり、そこにおいて、それぞれの変換回路201a~201nは、その列において光検出器ごとにアナログ/デジタル変換を提供するために、イメージセンサの1つの列の次に配置されうる。前述のように、イメージセンサは、1つの共通可変基準電圧プロバイダ102を必要とするだけであろう。このように、それぞれの変換回路201a~201nが第1の数のビットのためのMSBのための6ビット電荷再分配の逐次近似アナログ/デジタル変換器と第2の数のビットのためのLSBのための6ビット傾斜アナログ/デジタル変換器との結合であるという事実によって、それぞれの変換回路201a~201nによって消費されるサイズまたはエリアは、小さく保たれうる。前述のように、2つのアナログ/ディジタルアーキテクチャの利点は、この方法において結合される。MSBは、非常に短い時間において逐次近似変換によって変換される。その後に、共通傾斜共通可変基準電圧105は、イメージセンサの全での列に印加され、このように、残りのLSBをデジタル化するために結合コンデンサ215を介してそれぞれの変換回路201a~201nに印加される。図2bに示される詳細な例として12ビットハイブリッドSAR傾斜アナログ/デジタル変換器200は、1つの列においてしたがってそれぞれの変換回路201a~201nにおいて64個のキャパシタさらに任意のターゲットキャパシタおよび任意の中間キャパシタを含む。さらに、6ビットグローバルなランプ共通可変基準電圧105は、共通可変基準電圧プロバイダ102によって生成され、それは、例えば、デジタル/アナログ変換器を含みうる。その方法のために、1つだけの共通可変基準電圧プロバイダ102が必要とされるであろう、このように、イメージセンサごとに1つだけの共通可変基準電圧プロバイダで十分であろう。グローバルなランプは、抵抗ラダー、R-2Rネットワーク、または他のいかなるデジタル/アナログ変換器によっても生成することができる。その低い線形性要件の結果として、この共通可変電圧プロバイダ102およびそれが含むことができるデジタル/アナログ変換器は、非常に小さくしかもパワー効率良く構築されうる。さらになる実施形態によれば、変換回路201a~201nの全ての結合コンデンサ215に共通可変基準電圧105を印加するために、駆動回路は、共通可変基準電圧プロバイダ102およびそれぞれの変換回路201a~201n間において必要とされるであろう。そのような駆動回路は、1つ以上の単純なソースフォロワおよび/または1つ以上の演算増幅器で実現されうる。図3は、12ビットアナログ/デジタル変換器のために必要な列ハードウェアの比較を示す表を示す。電荷再分配の逐次近似アナログ/デジタル変換器は、通常、非常に良好な性能指数FOM値を有するC-C.Liuのバイナリ化された誤差補償をともなう10b100MS/s1.13mWSARADCl0b100MS/s1.13mWSARADCwithBinary-ScaledErrorCompensation、Solid-StateCircuitsConference,2008.ISSCC2008を参照。これは、速度に関してそれらのパワー効率を示す。残念なことに、それらは、標準実施において必要なアナログ/デジタル変換器がバイナリ化されたキャパシタアレイとして構築されるので、あまり小さくない。このアナログ/デジタル変換器のサイズは、ビットごとに2倍になりN=ビットでの解像度:エリア~2Nになる。したがって、この実施は、それがイメージセンサにおいて典型的に使用されるように、列レベルADCに適していない。傾斜変換器は、それらが小さい比較器およびデジタルカウンタから構築することができるという事実によって非常に低いエリア消費を有するが、それらの変換時間は、ビットごとに2倍になりN=ビットでの解像度:時間~2Nになる。前述のように、図3は、異なるADCアーキテクチャの比較を表に示し、そこにおいて、第1の列は、異なるADCタイプを示し、第2の列は、対応するADCタイプのために必要とされるハードウェアを示し、さらに、第3の列は、対応するADCタイプを用いて1つの変換サイクルのために必要とされる時間を示す。時間は、比較器決定で表される。図3の表から分かるように、導入されるこのアプリケーションにおいてハイブリッド手法のための列ハードウェアは、12ビット逐次近似アナログ/デジタル変換器4096個のキャパシタと比較して非常に低く12ビットアナログ/デジタル変換器のための64個のキャパシタ、他方では、比較器決定の必要とされた数が、わずか70であり、それは、傾斜アナログ/デジタル変換器のために必要とされる4096より非常に低く、さらに、逐次近似アナログ/デジタル変換器のためのものより少し多いだけである。したがって、本発明の実施形態は、アナログ/デジタル変換器のために特にイメージセンサ内のアナログ/デジタル変換器のために必要とされる変換時間およびハードウェア間のより良い妥協案を提供し、そこにおいて、典型的にイメージセンサの列ごとに1つの変換回路または変換ステージが必要とされる。換言すれば、ハイブリッド手法については、両方の上述の方法を結合することができる。12ビットを変換するための例として、バイナリ逐次近似変換器は、212=4096個のキャパシタンスおよび12のクロックサイクル比較器決定を必要とする。傾斜変換器の4096は、同じ変換クロックサイクルのために必要とする。ハイブリッド手法例えばそれは本発明の実施形態において使用されるにおいて、例として6ビットが逐次近似変換器を用いて変換され、さらに、6ビットが傾斜変換器26=64個のキャパシタンスを用いて変換され、さらに、6逐次近似変換器64傾斜=70のクロックサイクルで十分である。このように、本発明の実施形態は、速い電荷再分配の逐次近似アナログ/デジタル変換器を傾斜アナログ/デジタル変換器の小さいエリア要件と結合する。逐次近似変換の解像度したがって必要とされるキャパシタの数および共通可変基準電圧105の解像度、このように、傾斜変換の変換時間に対応する離散電圧レベルの数は、必要とされたハードウェアおよび変換時間要件に応じて、任意に選択されうる。本発明のいくつかの実施形態は、列ごとに1つの電荷再分配の逐次近似アナログ/デジタル変換器を用いる。これは、バイナリスタイルおよび2NN=ビットでの解像度個のキャパシタンスにおいてビットごとに1つのクロックを必要とするであろう。これは、必要なエリアに対応するキャパシタンスの数が2N倍に解像度で増加することを意味する。最下位ビットのために、共通デジタル/アナログ変換器例えば共通傾斜変換器が用いられる。共通デジタル/アナログ変換器のために、必要なクロックの数は、2Nである。これは、解像度における増加については、クロックの数したがって時間が2N倍に増加することを意味する。本発明の実施形態において用いられるハイブリッド手法については、両方の述べられた概念が結合される。図3から分かるように、バイナリ化された逐次近似アナログ/デジタル変換器と比較してエリアにおいて大幅な節減を達成することができ、さらに、傾斜変換器と比較して変換時間において大幅な低減を達成することができる。図2bに示されるハイブリッドアナログ/デジタル変換器200の線形性は、バイナリ化されたスイッチキャパシタ2101~210nの整合に依存しうる。列間隔の結果として変換回路201a~201nのためのイメージセンサにおいて利用できる小さいエリアのため、キャパシタサイズしたがって述べられた単位キャパシタのサイズは、非常に制限される。これは、異なるスイッチキャパシタ2101~210nのキャパシタンス間に比較的高い不整合をもたらしうり、それは、メジャーコード遷移でミッシングコードをもたらしうる。そのようなミッシングコードは、特にイメージセンサにおいて、非常に望ましくなく、そこにおいて、ハイブリッドアナログ/デジタル変換器200は使用されうり、その理由はそれらが獲得したピクチャにおいて容易に見えるからである。したがって、図2aからの変換回路201の拡張バージョンは、上述の課題を回避するために図4aに示される。図4aは、それが本発明の実施形態によるハイブリッドアナログ/デジタル変換器において使用されうるような変換回路401のブロック図を示す。図1に示される変換回路101a~101nは、例えば、図4aに示される変換回路401に等しくてもよい。変換回路401は、変換回路401のそれぞれのスイッチキャパシタ2101~210nが異なる固定基準電圧V12~V7と結合することができるという事実によって、変換回路201と異なる。逐次近似変換のための異なる固定基準電圧を用いることによって、ミッシングコードが逐次近似変換の間に発生しないことを達成することができる。異なる固定基準電圧V12~V7のスケーリングは、MSBのバイナリ化されたキャパシタンスのための第1の数のビットためのサブラディックス2アプローチsubradix2approachに対応する。サブラディックス2アプローチを用いる別の方法は、スイッチキャパシタ2101~210nのキャパシタンスをスケーリングすることである。しかしながら、単位キャパシタを用いてスイッチキャパシタアレイ202を構築する場合、サブラディックス2アプローチにおいてスイッチキャパシタ2101~210nのキャパシタンスのスケーリングは、適していなくてもよい。したがって、変換回路401において、バイナリ化されたスイッチキャパシタアレイ202のための基準電圧V12~V7は、スケーリングされるサブラディックス2である。異なる固定基準電圧V12~V7のための可能なスケーリングは、数値例として:V12=3V、V11=3.05V、V10=3.1V、V9=3.15V、V8=3.2V、V7=3.25Vである。共通可変基準電圧105の電圧範囲は、例えば、0Vから3.3Vまででありうる。共通可変基準電圧105は、VcommonDACとも呼ばれうる。したがって、共通可変基準電圧105の上述の第1の電圧レベルは、0V例えばアース電位であってもよく、そのため、共通可変基準電圧105の上述の第2の電圧レベルは、3.3V例えば供給電圧であってもよい。共通可変基準電圧プロバイダ102は、第1の電圧レベル0Vから第2の電圧レベル3.3Vまで共通可変基準電圧105に傾斜をつけるように構成される。最上位ビットMSBのための基準電圧のスケーリングについては、ミッシングコードが発生しないことが達成される。これは、前述のように、サブラディックス2アプローチに対応する。これは、デジタル補正プロセスを用いて除去されうる二重に発生するコードをもたらしうる。前述のように、6つのMSBキャパシタスイッチキャパシタ2101~210nは、バイナリ化された単位キャパシタから構築することができる。サブラディックス2関係は、異なる固定基準電圧V12~V7のビットごとのスケーリングによって達成される。必要とされたスケーリングされた基準電圧V12~V7は、中央に生成することができさらに分配することができる。上述から分かるように、比較的大きいキャパシタンス具体例において32Cを含む第1のスイッチキャパシタ210nに関連する複数の固定基準電圧V12~V7の第1の固定基準電圧V12の振幅は、比較的小さいキャパシタンス具体例において16Cを含む第2のスイッチキャパシタ210n1に関連する複数の基準電圧V12~V7の第2の固定基準電圧V11の振幅より小さい。これは、スイッチキャパシタ2101~210nの全てに適用することができる。図4bは、ハイブリッドアナログ/デジタル変換器400のブロック図を示す。ハイブリッドアナログ/デジタル変換器400は、それがMSBの第1の数のビットのための基準電圧がスケーリングされる変換ステージ201a~201nと異なる複数の変換ステージ401a~401nを含むという点で、図2bからのハイブリッドアナログ/デジタル変換器200と異なる。さらに、ハイブリッドアナログ/デジタル変換器400は、それぞれの変換回路401a~401nのそれぞれの固定キャパシタアレイ202に複数の異なる固定基準電圧V12~V7を提供するように構成される固定基準電圧プロバイダ402を含む。複数の基準電圧V12~V7のそれぞれの固定基準電圧は、変換回路401a~401nのスイッチキャパシタアレイ202の1つのスイッチキャパシタに関連する。したがって、固定基準電圧プロバイダ402は、変換回路401a~401nに異なる固定基準電圧V12~V7を中央に生成しさらに分配するように構成される。図4bから分かるように、複数の異なる固定基準電圧V12~V7からのあらゆる基準固定電圧は、変換回路401a~401nのスイッチキャパシタアレイ202内の同じスイッチキャパシタに関連する。例えば、固定基準電圧V12は、スイッチキャパシタアレイ202内の最高のキャパシタンス例において32Cを有するスイッチキャパシタアレイ202のキャパシタを切替えるために関連し、さらに、固定基準電圧V7は、スイッチキャパシタアレイ202内のスイッチキャパシタの最小のキャパシタンス具体例において1Cを有するキャパシタに関連する。異なる固定基準電圧V12~V7は、抵抗分割器によって、または、固定基準電圧プロバイダ402に含まれるデジタル的に制御されるアナログ/デジタル変換器によって生成されうる。バッファは、イメージセンサにおいて多数の列アナログ/デジタル変換器のために、または一般に、多数の変換回路401a~401nのために、十分な電荷を供給するために必要とされるであろう。良好な線形性とミッシングコードなしとを達成することができる。最終的なアナログ/デジタル変換器値デジタル信号103a~103nを計算するために、小さいデジタル補正ロジックが、必要とされるであろう。このロジックは、第1のMSBのための測定された不整合逐次近似変換の第1のビットのための測定された不整合を必要とするであろう。そのような補正を必要とするMSBの数逐次近似変換のビットの数は、生産プロセスに依存しうる。意図された180ナノメートルの半導体プロセスのために、第1の3つのMSBの補正で十分であろう。この補正は、オフチップまたはオンチップで行われてもよい。オンチップでの実施は、例えば、第1の3つのMSBのための単純な加算によって、非常に単純でありうる。第1の3つのMSBのためのこれらのキャパシタの不整合は、共通傾斜デジタル/アナログ変換器によって共通可変電圧プロバイダ102によって測定されうる。そして、この不整合は、レジスタに保存することができ、さらに、加算のために用いることができる。このエンハンスメントについては、強い単調性が確実にされ、それはイメージセンサが可視イメージアーチファクトを防止するために要求される。以下において、示されたハイブリッドアナログ/デジタル変換器400の作動原理が、正確な例を用いて要約される。ハイブリッドアナログ/デジタル変換器400は、ハイブリッドアーキテクチャを含む。ハイブリッドアーキテクチャは、6つのMSBのための第1の数のビットのための列バイナリ化された電荷再分配のSARアナログ/デジタル変換器と、残りの6つのLSBのための第2の数のビットのための共通傾斜DACとを含む。6つのバイナリ化されたMSBキャパシタスイッチキャパシタ2101~210nは、イメージセンサのあらゆる列にある。変換の前に、ピクセルリセットの後の信号は、キャパシタCresetターゲットキャパシタ208においてサンプリングされる。ピクセルにおいて電荷移動が完了した後に、電圧は、キャパシタClight中間キャパシタ209に格納される。電荷再分配の逐次近似が行われ、さらに、比較器203の第2の入力端子206で比較器203の入力における電圧が次の傾斜変換のための出発点として働く。傾斜共通可変基準電圧105は、全ての列のために全ての変換回路401a~401nのために生成され、さらに、キャパシタを通して結合コンデンサ215を通して個々の列と結合される。12ビット変換のために、6つのMSBクロックサイクルおよび64個の残りのLSBランプスタンプで十分である。このトポロジーは、変換速度を増加し、さらに、巨大なスイッチキャパシタアレイなしに列傾斜ADCの実現可能性を超える解像度を拡張する。ピクセルの暗いレベルのためのサンプリングされた電圧ターゲットキャパシタ208でのターゲット電圧が、比較器203のための入力として基準電圧として用いられるので、固有の相関二重サンプリングCDS演算が実行される。不整合を補償するキャリブレーションは、傾斜変換器を用いて不整合を測定することによって、トップの2つのMSBまたはトップの3つのMSBのために行うことができる。この方法は、傾斜変換によって6つのMSBの速くてパワー効率の良いSAR逐次近似変換を残りの6つのLSBのための簡単なハードウェアと結合する。図5は、本発明のさらなる実施形態によるイメージセンサ500のブロック図を示す。イメージセンサ500は、光検出器アレイ501を含む。光検出器アレイ501は、複数の光検出器502aa~502nmを含む。光検出器アレイ501は、複数の光検出器行503a~503mおよび複数の光検出器列504a~504nに分割される。インデックスm、nは、任意であり、イメージセンサ500の解像度に依存する。複数の光検出器502aa~502nmからのそれぞれの光検出器は、複数の光検出器列504a~504nからの1つの光検出器列内におよび複数の光検出器行503a~503mからの1つの光検出器行内に正確に位置する。12メガピクセルイメージセンサのための例として、イメージセンサ500は、4000個の光検出器列および3000個の光検出器行、したがって、1200万個の光検出器を含みうる。複数の光検出器502aa~502nmの光検出器は、例えば、フォトダイオードであってもよい。イメージセンサ500は、光検出器列ごとに1つの変換回路を含むハイブリッドアナログ/デジタル変換器をさらに含む。図5に示される具体的な実施形態において、イメージセンサ500は、複数の変換回路101a~101nを有するハイブリッドアナログ/デジタル変換器100を含み、そこにおいて、複数の変換回路101a~101nのそれぞれの変換回路は、複数の光検出器列504a~504nからの1つの光検出器列に関連する。イメージセンサ500は、本発明の実施形態による他のいかなるハイブリッドアナログ/デジタル変換器を含んでもよい。変換回路101a~101nのそれぞれは、変換回路に関連する複数の光検出器列504a~504nからの光検出器列にある複数の光検出器502aa~502nmからの光検出器ごとにアナログ/デジタル変換を連続的に実行するように構成される。例えば、複数の変換回路101a~101nの第1の変換回路101aは、複数の光検出器列504a~504nの第1の光検出器列504a内にある複数の光検出器502aa~502nmの光検出器502aa~502amのためのデジタル信号104aを提供するように構成されうる。イメージセンサ500を用いて完全なピクチャを得るために、複数の変換回路101a~101nからのそれぞれの変換回路は、複数の変換回路101a~101nからの他の変換回路とともにm回のアナログ/デジタル変換を並行に実行する。共通可変基準電圧プロバイダ102は、共通可変基準電圧105を提供し、それに基づいて、変換回路101a~101nは、それらの傾斜変換を実行し、したがって、変換回路101a~101nのそれぞれにm回、共通可変基準電圧を提供する。さらなる実施形態によれば、光検出器502aa~502nmは、いわゆるpin構造フォトダイオードまたは4Tフォトダイオードであってもよく、それぞれは、光検出器502aa~502nmの暗い電流に対応するリセット電圧を提供し、さらに、光電圧は、光検出器502aa~502nmの光電流に対応する。リセット電圧および複数の光検出器502aa~502nmからの光検出器の光電圧間の差は、光検出器に現在入射している光量を決定する。したがって、前述のように、変換回路101a~101nは、デジタル信号103a~103nが光および光検出器502aa~502nmの光検出器電圧のリセット値間の差の表現であるように、固有の相関二重サンプリングを実行することができる。図6は、本発明のさらなる実施形態によるイメージセンサ600を示す。イメージセンサ600は、イメージセンサ500のさらなる具体例でありうる。イメージセンサ600は、5μmのピクセルサイズまたは光検出器サイズで4000個の光検出器列および3000個の光検出器行を含む光検出器アレイまたはピクセルアレイ501を含む。2000個の列2000個の光検出器列の光検出器からのアナログ入力信号は、2000個の変換回路を用いて上部にデジタル化され、さらに、別の2000個の列別の2000個の列の光検出器からのアナログ入力信号は、別の2000個の変換回路を用いて下部にデジタル化される。このように、列間隔は、10μmである。図6から分かるように、2000個の6ビット電荷再分配の変換器602は、それぞれの側に上部および下部側に配置され、または換言すれば、2000個の変換回路例えば2000個の変換回路101、201または401は、イメージセンサ600のそれぞれの側に配置される。6つの基準電圧V12~V7は、固定基準電圧発生器402によって生成され、緩衝され、さらに、電荷再分配のアナログ/デジタル変換器602にイメージセンサ600のそれぞれの側に配置される変換回路のスイッチキャパシタアレイに送られる。それぞれのデジタル信号の第1の数のビットまたは6つのMSBのビットは、6つの固定基準電圧V12~V7を用いて逐次近似変換によって変換される。6つのLSBまたはデジタル信号の第2の数は、グローバルな6ビットデジタル/アナログ変換器変換回路に6ビットグローバルなランプとして共通可変基準電圧105を提供する共通可変基準電圧プロバイダ102を用いることによって変換される。デジタル信号103を含む12ビットの結果は、補正ロジック601に送られ、さらに、チップ外で処理される。補正ロジック601は、逐次近似変換の間に変換回路によって用いられる基準電圧V12~V7のスケーリングのため発生することができる二重コードを補償するために必要とされるであろう。上から見るときに、このアプリケーションにおいて下部および上部は光検出器アレイ501に関して変換回路の位置を言及し、そこにおいて、光検出器アレイ501は、上部および下部間の中央に配置される。光検出器アレイ501の光検出器列は、上部から下部まで広がる。光検出器アレイ501の光検出器行は、左から右まで広がる。図7は、複数のアナログ入力信号に基づいて複数のデジタル信号を提供するための方法700のフロー図を示す。その方法700は、逐次近似変換の結果として、複数のデジタル信号の複数の第1の数のビットを得るために複数の逐次近似変換を同時に実行するステップ701を含む。その方法700は、複数の第2の数のビットを得るために共通可変基準電圧に基づいて複数の傾斜変換を同時に実行するステップ702をさらに含み、複数の第2の数のビットの第2の数のビットのそれぞれは、複数のアナログ入力信号の対応するアナログ入力信号および対応する逐次近似変換の結果間の差に対応する。要約すると、CMOSイメージセンサは、非常に高い列数および小さい列間隔のため非常にパワーおよびエリアの効率の良いアナログ/デジタル変換器を必要とする。本発明の実施形態は、速い電荷再分配のSARアナログ/デジタル変換器と遅いがエリア効率の良い傾斜アナログ/デジタル変換器との結合を使用する。より高いエリアを必要とするSARアナログ/デジタル変換器または遅い傾斜変換器を実施することと比較して、両方のアーキテクチャの結合は、速くてエリア効率の良い実施を可能にする。本発明の実施形態は、イメージセンサのための例えばCMOSイメージセンサのためのハイブリッドSAR傾斜変換器を提供する。それは、1つの中央傾斜変換器の低いハードウェア消費であらゆる列においてMSBの速くてパワー効率の良い変換をSAR変換器と結合する。結果として生じるハイブリッドアナログ/デジタル変換器は、傾斜アナログ/デジタル変換器より高速に作動し、さらに、SARアナログ/デジタル変換器より小さい。本発明の実施形態は、180ナノメートルのイメージセンサ技術を用いて製造することができる。本発明の実施形態は、傾斜方法を有する逐次近似の方法に基づいて働く電荷再分配の変換器の結合を提供する。上位ビット決定のために、対応するキャパシタンスを有するSAR変換器が用いられる。下位ビット決定のために、傾斜変換器が容量結合される。その結合のため、速度改善を、特に純粋な傾斜方法と比較してさらなるチャンネルシステムのために、SAR変換器と比較して、キャパシタンスの数の低減で達成することができる。したがって、本発明の実施形態は、イメージセンサのためのハイブリッド逐次近似電荷再分配の傾斜変換器を提供する。本発明の実施形態の利点は、アナログ/デジタル変換の間に、より高い解像度を達成することができるということである。これは、より動的なイメージセンサを可能にする。さらに、速度利点は、より速いセンサを可能にして、用いられうる。これらのより速いセンサで、速い動きがより良い方法においてデジタル化されうる。このように、本発明の実施形態は、従来知られているよりも簡単な付加ハードウェアでより高い解像度およびより高い変換速度を可能にするハイブリッドSAR傾斜アナログ/デジタル変換器を提供する。本発明の実施形態は、CMOSイメージセンサにおいて適用されうるが、マルチチャンネルシステムの他のエリアにおいて適用されてもよい。その方法700は、装置に関してここに記載されている特徴および機能性のいずれかで補充されうり、さらに、装置のハードウェアコンポーネントを用いて実施されうる。いくつかの形態が装置との関連で記載されているが、これらの形態が対応する方法の記載を表すことは明らかであり、そこにおいて、ブロックまたは装置は、方法ステップまたは方法ステップの特徴に対応する。同様に、方法ステップとの関連で記載されている形態も、対応する装置の対応するブロックまたはアイテムまたは特徴の記載を表す。"