"電源端子に接続された電源配線と、出力端子に接続された信号配線と、前記電源配線と前記信号配線との間に並列接続された複数のトランジスタと、前記複数のトランジスタのうち、特定のトランジスタを基準として前記電源配線および前記信号配線の長手方向において相互に対照な位置関係にあるトランジスタを単位として前記複数のトランジスタを選択的に活性化させる制御回路と、を備えた半導体装置。前記制御回路は、必要とされる出力インピーダンスに応じて前記複数のトランジスタを選択的に活性化させることを特徴とする請求項1記載の半導体装置。前記相互に対照な位置関係にある二つのトランジスタは、前記特定のトランジスタに対する前記電源配線の配線抵抗を基準としたときに、前記二つのトランジスタの一方のトランジスタに対する前記電源配線の配線抵抗の変化分が、前記二つのトランジスタの他方のトランジスタに対する前記電源配線の配線抵抗の変化分を相殺するような位置関係にあることを特徴とする請求項1または2の何れか1項記載の半導体装置。前記複数のトランジスタは、前記相互に対照な位置関係にあるトランジスタを1つのグループとして、複数のグループにグループ分けされており、前記制御回路は、前記グループを単位として前記複数のトランジスタを選択的に活性化させることを特徴とする請求項1から3のいずれか1項記載の半導体装置。前記複数のグループのそれぞれに属するトランジスタの数は、前記特定のトランジスタからの前記電源配線および前記信号配線の配線長が長くなる位置にあるほど多く、前記制御回路は、前記必要とされる出力インピーダンスの低下に対し、前記特定のトランジスタからの前記電源配線および前記信号配線の配線長が長くなる位置にあるグループに属するトランジスタを活性化させることを特徴とする請求項4記載の半導体装置。前記複数のグループのそれぞれは、2n個nは、0以上の整数のトランジスタからなり、ここで、nの値は、各グループに対応し、前記特定のトランジスタからの前記電源配線および前記信号配線の配線長が長くなるにつれて順次増加することを特徴とする請求項5に記載の半導体装置。電源端子に接続された電源配線と、出力端子に接続された信号配線と、接地端子に接続された接地配線と、前記電源配線と前記信号配線との間に並列接続された複数の第1トランジスタと、前記接地配線と前記信号配線との間に並列接続された複数の第2トランジスタと、前記複数の第1及び第2トランジスタのうち、特定の第1及び第2トランジスタを基準として前記電源配線および前記信号配線の長手方向において相互に対照な位置関係にあるトランジスタを単位として前記複数の第1及び第2トランジスタを選択的に活性化させる制御回路と、を備えた半導体装置。上述のキャリブレーション機能によれば、外部抵抗が接続されたZQ端子に現れる電圧に基づいてレプリカ回路のインピーダンスを調整する。そして、レプリカ回路の調整内容を各出力ドライバに反映させることによって、複数の出力ドライバのインピーダンスを一括して設定している。このようにレプリカ回路を用いているため、実際に使用される出力ドライバと電源端子との間の電源配線抵抗、または、実際に使用される出力ドライバと出力端子との間の信号配線の寄生抵抗により、調整後の出力インピーダンスに誤差が生じるという問題がある。この問題について、図5を参照して説明する。図5は、従来技術による出力バッファの構成を示している。同図に示すように、電源配線100と信号配線200との間には、出力ドライバをなすプルアップ用のpチャネル型MOSトランジスタTP11~TP17が並列接続され、信号配線200と接地配線300との間には、上記出力ドライバをなすプルダウン用のnチャネル型MOSトランジスタTN11~TN17が並列接続されている。ここで、1つのプルアップ用のpチャネル型MOSトランジスタと1つのプルダウン用のnチャネル型MOSトランジスタを1対として、電源配線100と接地配線300との間には7組のトランジスタ対が並列接続されており、各トランジスタのドレインは信号配線200を介して出力端子DQに共通接続されている。各トランジスタ対はグループ分けされ、この例では、3つのグループSET11,SET12,SET13に分けられている。このグループ分けは、例えばインピーダンス整合に必要とされる終端抵抗Rttの値に応じて決定される。例えば、終端抵抗Rttとして120オームを必要とする場合、グループSET11に属するトランジスタ対が使用され、また、終端抵抗Rttとして60オームを必要とする場合には、グループSET12に属するトランジスタ対が使用される。また、終端抵抗Rttとして30オームを必要とする場合には、グループSET3に属するトランジスタ対が使用される。この例では、トランジスタ単体でのオン抵抗は240オームとしている。ここで、図5に示す例では、グループSET11は電源端子VDDQに近い位置に配置されたトランジスタ対により構成され、グループSET13は、電源端子VDDQから遠い位置に配置されてたトランジスタ対から構成されている。従って、グループ間には電源配線100の配線抵抗が存在する。このような配線抵抗が顕在化すると、終端抵抗Rttの値を切り替えた場合に配線抵抗が出力インピーダンスの誤差となって顕在化する可能性がある。同様のことが、接地配線や、出力バッファと出力端子DQとの間の信号配線についても言える。このような問題に対し、特許文献1および特許文献2では、並列に接続された複数の出力ドライバの各抵抗値を個別に調整することにより、出力インピーダンスの誤差を低減させる提案がなされてはいるものの、この提案によれば、各出力ドライバの出力特性は均一ではなくなる。上記課題を解決するため、本発明は、電源端子に接続された電源配線と、出力端子に接続された信号配線と、前記電源配線と前記信号配線との間に並列接続された複数のトランジスタと、前記複数のトランジスタのうち、特定のトランジスタを基準として前記電源配線および前記信号配線の長手方向において相互に対照な位置関係にあるトランジスタを単位として前記複数のトランジスタを選択的に活性化させる制御回路と、を備えた半導体装置の構成を有する。また、本発明は、電源端子に接続された電源配線と、出力端子に接続された信号配線と、接地端子に接続された接地配線と、前記電源配線と前記信号配線との間に並列接続された複数の第1トランジスタと、前記接地配線と前記信号配線との間に並列接続された複数の第2トランジスタと、前記複数の第1及び第2トランジスタのうち、特定の第1及び第2トランジスタを基準として前記電源配線および前記信号配線の長手方向において相互に対照な位置関係にあるトランジスタを単位として前記複数の第1及び第2トランジスタを選択的に活性化させる制御回路と、を備えた半導体装置の構成を有する。本発明によれば、出力インピーダンスを切り替えた際の電源配線抵抗または信号配線の寄生抵抗または接地配線抵抗の見かけ上の変動を抑制し、出力インピーダンスを切り替えた際の出力インピーダンスの誤差を低減することができる。以下、図面を参照しながら、本発明の実施形態による半導体装置を説明する。本実施形態による半導体装置は、出力インピーダンスを切り替える機能を備えるものであるが、本実施形態では、本半導体装置の出力インピーダンスとして、ODTOnDieTermination機能で使用される終端抵抗Rttを切り替える場合を例に説明する。図1に、本実施形態による半導体装置10の全体構成を模式的に示す。図1に示す半導体装置10は、例えばDRAM等の半導体メモリであり、概略的には、メモリセルアレイ11、アドレス回路12、データ入出力回路100、制御系回路13を備え、外部のアドレス信号ADで指定されるメモリアレイ11内のメモリセルにデータDを書き込み、またはこのメモリセルに記憶されたデータDを外部に読み出す。アドレス回路12は、外部のアドレス信号ADをデコードして、アクセスすべきメモリセルアレイ10内のメモリセルを特定するために必要な信号を生成するものであり、データ入出力回路100は、アドレス信号ADで特定されたメモリアレイ10内のメモリセルに記憶されたデータDを外部に読出し、または外部から与えられたデータDをメモリアレイ11内のメモリセルに書き込むためのものである。制御系回路13は、外部から入力される各種の制御信号に基づき、半導体装置10の内部動作を制御するために必要とされる各種の制御信号を生成するものである。上記の構成要素のうち、本発明は、データ入出力回路100を特徴部としており、とりわけ、外部にデータを送出するための出力ドライバを備えた後述の出力バッファ110に関する構成を主な特徴としている。なお、図1では、説明の簡略化のため、メモリセルアレイ11に付随するロウデコーダやカラムデコーダなど、実際の半導体メモリが備える他の構成要素は省略されている。図2は、本発明の実施形態による半導体装置10が備えるデータ入出力回路100の構成例を示すブロック図である。図2に示すように、データ入出力回路100は、いずれもデータ入出力端子DQに接続された7個の出力ドライバ111~117からなる出力バッファ110と、入力バッファ120と、キャリブレーション端子ZQに接続されたキャリブレーション回路130とを備えている。入力バッファ120は、データ入力時に活性化される回路である。出力ドライバ111~117は、リード動作時においてデータ入出力端子DQを駆動するための回路であり、データ入出力端子DQに対して並列に接続されている。従って、一つの出力ドライバのインピーダンスをXとすると、出力インピーダンスをX/iiは単位バッファの総数である7以下の自然数とすることが可能となる。本実施形態では、出力ドライバの個数を7としているが、その数は任意である。出力ドライバ111~117の前段にはそれぞれ前段回路141~147が設けられている。前段回路141~147は、信号141P/141N~147P/147Nにより、それぞれ対応する出力ドライバ111~117を構成するトランジスタをオン/オフさせる回路である。前段回路141~147には、出力制御回路150からオン信号151P~157P及びオン信号151N~157Nが個別に供給される。出力制御回路150制御回路は、複数の出力ドライバ111~117のうち活性化させる出力ドライバを指定するとともに、活性化させる出力ドライバの出力論理レベルを指定する回路である。活性化させる出力ドライバの出力論理レベルは、リードライトバスRWBSを介して供給されるリードデータRDに基づいて定められる。また、出力ドライバ111~117を終端抵抗として用いるODTOnDieTermination機能を使用する場合には、要求されるODTインピーダンスに応じて、動作させる出力ドライバ111~117に対応する選択信号151P~157Pをローレベルとし、選択信号151N~157Nをハイレベルとする。これにより、該当する出力ドライバに含まれるプルアップ用のトランジスタ及びプルダウン用のトランジスタがともにオンすることから、これらのトランジスタが終端抵抗として機能する。いずれの出力ドライバを終端抵抗として用いるかは、モード信号MRによって指定される。次に、図3を参照して、出力バッファ110の構成を詳細に説明する。図3に、本実施形態による出力バッファ110の構成を模式的に示す。なお、本実施形態では、図3に示すプルアップ用のpチャネル型MOSトランジスタTP1~TP7複数のトランジスタとプルダウン用のnチャネル型MOSトランジスタTN1~TN7複数のトランジスタの両方を備えたCMOS構成の出力バッファを例に説明するが、プルアップまたはプルダウンの何れか一方のトランジスタのみを備えたオープンドレイン形式の出力バッファであってもよい。図3に示すように、本半導体装置10が備える出力バッファ110は、電源端子VDDQに接続された電源配線10と、出力端子DQに接続された信号配線20と、接地端子VSSQに接続された接地配線30と、電源配線10と信号配線20との間に並列接続された複数のプルアップ用のトランジスタTP1~TP7と、接地配線30と信号配線20との間に並列接続された複数のプルダウン用のトランジスタTN1~TN7とを備える。ここで、複数のトランジスタTP1~TP7のソースは電源配線10に接続され、そのドレインは信号配線20に接続されている。また、複数のトランジスタTN1~TN7のソースは接地配線30に接続され、そのドレインは信号配線20に接続されている。更に、それらのゲートには、図示しないが、前述の図2に示す前段回路141~147から、該当する信号141P/141N~147P/147Nが供給される。例えば、トランジスタTP1のゲートには、信号141Pが与えられ、トランジスタTN1のゲートには信号141Nが与えられる。通常のリード動作時であれば、これら1対のトランジスタは相補的にオンするように制御される。また、本実施形態では、前述の出力制御回路150制御回路が、終端抵抗Rttの設定に関する制御を担い、複数のプルアップ用のトランジスタTP1~TP7及び複数のプルダウン用のトランジスタTN1~TN7のうち、特定のトランジスタTP4,TN4を基準として、電源配線100、信号配線200、接地配線300の長手方向において相互に対照をなす位置関係にあるトランジスタを単位として複数のプルアップ用のトランジスタTP1~TP7及び複数のプルダウン用のトランジスタTN1~TN7を選択的に活性化させる制御回路として機能する。なお、上述の特定のトランジスタTP4およびトランジスタTN4は、必ずしも同一の出力バッファを構成する要素である必要はなく、例えば、相互に異なる出力バッファを構成するトランジスタTP3とトランジスタTN5を特定のトランジスタとして採用してもよい。また、本実施形態では、終端抵抗Rttの設定のために、複数のプルアップ用のトランジスタTP1~TP7及び複数のプルダウン用のトランジスタTN1~TN7は、特定のトランジスタTP4,TN4を基準として電源配線10および信号配線20の長手方向において相互に対照な位置関係にあるトランジスタを1つのグループとして、複数のグループSET1~SET3にグループ分けされており、このグループを単位として、複数のプルアップ用のトランジスタTP1~TP7及び複数のプルダウン用のトランジスタTN1~TN7を選択的に活性化させる。図3の例では、中央に位置する1対の特定のトランジスタTP4,TN4を基準にすると、この1対のトランジスタTP4,TN4は第1グループSET1に属し、その両隣に位置する1対のトランジスタTP3,TN3と1対のトランジスタTP5,TN5は第2グループSET2に属する。また、更にその両隣に位置する1対のトランジスタTP1,TN1と、1対のトランジスタTP2,TN2と、1対のトランジスタTP6,TN6と、1対のトランジスタTP7,TN7は第3グループに属する。このように、本実施形態では、各グループに含まれるトランジスタの数は、当該グループが特定のトランジスターTP4,TN4から離間した位置にあるほど多くなる。換言すると、各グループに含まれるトランジスタの数は、特定のトランジスタTP4,TN4からの電源配線10および信号配線20の配線長が長くなる位置にあるほど多くなる。一般化すれば、本実施形態における各グループに属するトランジスタの数は2n個nは、0以上の整数により表され、各グループに含まれるトランジスタの数が互いに相違している。ここで、nの値は、各グループに対応し、特定のトランジスタTP4,TN4からの電源配線10および信号配線20の配線長が長くなるにつれて、nの値が順次増加する。本実施形態では、n=0の場合、nは第1グループに対応し、n=1の場合、nは第2グループに対応し、n=2の場合、nは第3グループに対応している。従って、例えばトランジスタTP1~7のみに着目すれば、第1グループSET1n=0に含まれるトランジスタの数は1であり、第2グループSET2n=1に含まれるトランジスタの数は2であり、第3グループSET3n=2に含まれるトランジスタの数は4である。ただし、各グループのトランジスタの数については、この例に限定されない。なお、本実施形態では、7個のプルアップ用のトランジスタTP1~TP7及び7個のプルダウン用のトランジスタTN1~TN7から出力バッファ110を構成したが、この例に限定されることなく、出力バッファ110を構成するトランジスタの数は任意である。また、本実施形態では、3つのグループSET1~SET3にグループ分けしたが、このグループの数も任意である。次に、図3及び図4を参照しながら、本実施形態による半導体装置の動作を説明する。本発明の主な特徴は、図3に示すように第1グループSET1から第3グループSET3にグループ分けされたトランジスタ対の配置関係にあり、この配置関係に関わる部分を除けば、回路動作自体は、前述の図5に示す出力バッファを備えた従来装置と同様に説明することができる。従って、以下の説明では、出力バッファ110内のトランジスタ対の配置関係に着目して、終端抵抗Rttの値を設定する場合に図3に示す出力バッファ110を構成する各トランジスタ対を活性化する方法を説明する。なお、本実施形態では、説明の便宜上、図3に示すトランジスタTP1~TP7およびトランジスタTN1~TN7の各トランジスタ単体でのオン抵抗は240オームであるものとする。また、以下の説明では、活性化なる用語は、出力トランジスタをオンさせることと同義であるものとする。ただし、ODT機能を除く一般的なZQキャリブレーションにおいて出力トランジスタのオン抵抗Ronを調整する場合については、活性化なる用語は、出力トランジスタがリードデータに基づいてオン/オフ動作が可能な状態になることを意味する。以下に説明するように、本実施形態による半導体装置10では、出力制御回路150の制御の下、図4に例示するユーザが必要とする所望の終端抵抗Rtt出力インピーダンスの値に応じて、図3に示す複数のトランジスタTP1~TP7及びトランジスタTN1~TN7を選択的に活性化させるための動作が実施される。これらトランジスタを活性化させるための動作の主体は出力制御回路150であり、以下では、各動作の主体を省略する。図4に示す例において、例えばユーザが必要とする終端抵抗Rttとして120オームを設定する場合、グループSET1に属するトランジスタTP4およびトランジスタTN4が活性化され、その他のトランジスタは全て非活性化される。この場合、出力端子DQから見れば、それぞれ240オームのオン抵抗を持つトランジスタTP4とトランジスタTN4が等価的に並列接続されており、従って終端抵抗Rttとして120オームが得られる。また、終端抵抗Rttとして60オームを設定する場合、グループSET2に属するトランジスタTP3,TP5およびトランジスタTN3,TN5が活性化され、その他のトランジスタはすべて非活性化される。この場合、出力端子DQから見れば、それぞれ240オームのオン抵抗を持つトランジスタTP3,TP5およびトランジスタTN3,TN5が等価的に並列接続されおり、従って終端抵抗Rttとして60オームが得られる。ここで、前述の終端抵抗Rttとして120オームを設定する場合に比較して、終端抵抗Rttとして60オームを設定する場合、即ち、必要とされる出力インピーダンスが低下する場合、この出力インピーダンスの低下に対し、特定のトランジスタTP4,TN4からの電源配線10および信号配線20の配線長が長くなる位置にあるグループSET2に属するトランジスタTP3,TP5およびトランジスタTN3,TN5を活性化させる。これにより、以下に説明するように、終端抵抗Rttを切り替える場合即ち、活性化すべきグループを変更する場合の電源配線抵抗10、信号配線20、接地配線30の変動分を低減することができる。電源配線10等の配線抵抗の変動分を低減することができる理由を説明する。ここでは、説明の簡略化のため、電源配線10とトランジスタTP1~TP7に着目して説明する。いま、終端抵抗Rttとして120オームを設定する場合、即ち第1グループSET1に属する特定のトランジスタTP4を活性化させる場合に顕在化する電源配線10の配線抵抗は、電源配線10の幅は一定であると仮定すれば、電源端子VDDQからトランジスタTP4までの電源配線10の長さに比例し、この配線抵抗を配線抵抗R0とする。配線抵抗R0を基準にすれば、終端抵抗Rttとして60オームを設定する場合、即ち特定のトランジスタTP4よりも電源端子VDDQに近い位置にある第2グループSET2に属するトランジスタTP3を活性化させる場合、このトランジスタTP3から見た電源配線10の配線抵抗は、上述の配線抵抗R0よりも小さくなる。これに対し、同じ第2グループSET2に属するトランジスタTP5は、特定のトランジスタTP4よりも電源端子VDDQから遠い位置にあるため、このトランジスタTP5から見た電源配線10の配線抵抗は上述の配線抵抗R0よりも大きくなる。ここで、同じ第2グループSET2に属するトランジスタTP3とトランジスタTP5の配置位置は、特定のトランジスタTP4の配置位置を基準として、電源配線10の長手方向において相互に対照な位置関係にあるから、特定のトランジスタTP4からトランジスタTP3までの電源配線10の配線長と、特定のトランジスタTP4からトランジスタTP5までの電源配線10の配線長はほぼ同じである。従って、トランジスタTP3から見たときの配線抵抗R0に対する配線抵抗の減少分と、トランジスタTP5から見たときの配線抵抗R0に対する配線抵抗の増加分は同じであり、第2グループSET2全体としてみれば、これら減少分の配線抵抗と増加分の配線抵抗が相殺し合う。この結果、見かけ上、第2グループSET2全体として電源配線10の配線抵抗の変動分は概ねなくなり、従って、終端抵抗Rttを60オームに切り替えても、電源配線10の配線抵抗の変動分による出力インピーダンスの誤差はほとんど顕在化しなくなる。このように、本実施形態では、特定のトランジスタTP4,TN4を基準として電源配線10の長手方向において相互に対照な位置関係にある二つのトランジスタTP3,TP5は、特定のトランジスタTP4,TN4に対する電源配線10の配線抵抗を基準としたときに、これら二つのトランジスタTP3,TP5のうちの一方のトランジスタTP3に対する電源配線10の配線抵抗の変動分と、これら二つのトランジスタTP3,TP5のうちの他方のトランジスタTP5に対する電源配線10の配線抵抗の変動分が相殺するような位置関係にある。従って、電源配線10の配線抵抗の変動分が出力インピーダンスに与える影響を抑制することができ、出力インピーダンスの誤差を低減させることができる。信号配線20の寄生抵抗、接地配線30の配線抵抗についても同様に説明することができる。図4に示す終端抵抗Rttの他の値として、40オーム、30オーム、20オームを設定する場合についても同様に説明することができるが、その説明は省略する。また、図4において、出力トランジスタのオン抵抗Ronとして、40オーム、34オームを設定する場合については、図3に示すプルアップ用のトランジスタTPTP1~TP7とプルダウン用のトランジスタTNTN1~TN7のうちの何れか一方のみを活性化させる点を除けば、終端抵抗Rttの値を設定する場合と同様に説明することができる。図4の例では、終端抵抗Rttとして20オームを設定し、且つオン抵抗Ronとして40オームを設定する場合、第2グループSET2と第3グループSET3に属するトランジスタを活性化の対象とし、また、オン抵抗Ronとして34オームを設定する場合には、第1グループSET1~第3グループSET3の全てのトランジスタを活性化の対象としている。上述の実施形態では、奇数個7個のトランジスタTP1~TP7および奇数個7個のトランジスタTN1~TN7を備えた出力バッファを例として説明したが、これらのトランジスタが偶数個である場合についても同様に説明することができる。この場合、電源配線10に沿って各トランジスタを等間隔で配置すると、中央に位置する前述の特定のトランジスタTP4,TN4に相当するトランジスタは存在しなくなる。しかし、このような場合であっても、中央近傍の互いに隣接した複数個のトランジスタを同じグループに分類し、これらのトランジスタを特定のトランジスタとして取り扱えばよい。従って、特定のトランジスタの定義は、便宜的なものであり、上述した配線抵抗の変動分を相殺することができるように各トランジスタの対称的な位置関係の基準を与えることができるのであれば、特定のトランジスタをどのように規定してもよい。上述した本実施形態によれば、電源配抵抗等の寄生抵抗成分の変動が相殺されるため、出力インピーダンスを切り替えた場合に、その誤差を抑制することができる。従って、精度よく、複数の出力インピーダンスを設定することが可能になる。また、仮に出力インピーダンスの誤差を十分に抑制することができない場合があったとしても、その誤差は減少するため、本実施形態を適用しない場合に比較すれば、出力ドライバの抵抗値の調整量は最小限で足り、各出力ドライバの出力特性を比較的均一に維持することができる。以上、本発明の実施形態を説明したが、本発明はこれに限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の変形を行うことができる。"