列方向に延びる複数の列線、前記列方向に交差する行方向に延びる複数の行線、並びに、前記複数の列線及び行線の各交差部に配置された可変抵抗素子を含む複数のメモリセルを有するメモリセルアレイと、前記列線を介して前記メモリセルに対して前記可変抵抗素子の状態遷移に必要な電圧を供給する前記列線の第1端部及び第2端部の少なくとも一方に配置された列デコーダとを備え、前記列線は、第1部分、前記第1部分よりも前記列デコーダから遠い第2部分及び前記第2部分よりも前記列デコーダから遠い第3部分を有し、前記第2部分の前記行方向の線幅は、前記第1部分の前記行方向の線幅と同等又はより広く、且つ、前記第3部分の前記行方向の線幅よりも狭いことを特徴とする不揮発性半導体記憶装置。前記列デコーダは、第1列デコーダ及び第2列デコーダからなり、前記複数の列線の一部は第1列線であり、他の一部は第2列線であり、前記第1列デコーダは、前記第1列線の前記第1端部に配置され、前記第2列デコーダは、前記第2列線の前記第2端部に配置され、前記第1列線は、前記第1端部から前記第2端部にかけて前記行方向の線幅が広くなり、前記第2列線は、前記第2端部から前記第1端部にかけて前記行方向の線幅が広くなることを特徴とする請求項1記載の不揮発性半導体記憶装置。前記第1列線及び前記第2列線は、前記行方向に交互に配置されていることを特徴とする請求項2記載の不揮発性半導体記憶装置。前記列デコーダは、前記複数の列線の前記第1端部に配置され、前記複数の列線は、前記第1端部から前記第2端部にかけて前記行方向の線幅が広くなることを特徴とする請求項1記載の不揮発性半導体記憶装置。前記列デコーダは、第1列デコーダ及び第2列デコーダからなり、前記第1列デコーダ及び前記第2列デコーダは、それぞれ前記列線の前記第1端部及び前記第2端部に配置され、前記列線は、前記第1端部並びに前記第2端部から前記第1端部及び前記第2端部の中間部にかけて前記行方向の線幅が広くなることを特徴とする請求項1記載の不揮発性半導体記憶装置。前記列デコーダから遠い所定の前記行線の前記列方向の線幅よりも、前記列デコーダから近い他の前記行線の前記列方向の線幅の方が広いことを特徴とする請求項1又は4記載の不揮発性半導体記憶装置。列方向に延びる複数の列線、前記列方向に交差する行方向に延びる複数の行線、並びに、前記複数の列線及び行線の各交差部に配置された可変抵抗素子を含む複数のメモリセルを有するメモリセルアレイと、前記列線を介して前記メモリセルに対して前記可変抵抗素子の状態遷移に必要な電圧を供給する前記列線の第1端部及び第2端部の少なくとも一方に配置された列デコーダとを備え、前記複数の行線の一部は第1行線であり、他の一部は第2行線であり、前記第2行線は、前記第1行線よりも前記デコーダから遠く、且つ、前記1行線よりも前記列方向の線幅が広いことを特徴とする不揮発性半導体記憶装置。本発明は、データ消去/書き込み時の電圧降下及びリーク電流を低減させた不揮発性半導体記憶装置を提供する。実施形態に係る不揮発性半導体記憶装置は、列方向に延びる複数の列線、前記列方向に交差する行方向に延びる複数の行線、並びに、前記複数の列線及び行線の各交差部に配置された可変抵抗素子を含む複数のメモリセルを有するメモリセルアレイと、前記列線を介して前記メモリセルに対して前記可変抵抗素子の状態遷移に必要な電圧を供給する前記列線の第1端部及び第2端部の少なくとも一方に配置された列デコーダとを備え、前記列線は、第1部分、前記第1部分よりも前記列デコーダから遠い第2部分及び前記第2部分よりも前記列デコーダから遠い第3部分を有し、前記第2部分の前記行方向の線幅は、前記第1部分の前記行方向の線幅と同等又はより広く、且つ、前記第3部分の前記行方向の線幅よりも狭いことを特徴とする。他の実施形態に係る不揮発性半導体記憶装置は、列方向に延びる複数の列線、前記列方向に交差する行方向に延びる複数の行線、並びに、前記複数の列線及び行線の各交差部に配置された可変抵抗素子を含む複数のメモリセルを有するメモリセルアレイと、前記列線を介して前記メモリセルに対して前記可変抵抗素子の状態遷移に必要な電圧を供給する前記列線の第1端部及び第2端部の少なくとも一方に配置された列デコーダとを備え、前記複数の行線の一部は第1行線であり、他の一部は第2行線であり、前記第2行線は、前記第1行線よりも前記デコーダから遠く、且つ、前記1行線よりも前記列方向の線幅が広いことを特徴とする。以下、図面を参照しながら実施形態に係る不揮発性半導体記憶装置について説明する。[第1の実施形態]先ず、第1の実施形態に係る不揮発性半導体記憶装置の全体構成について説明する。図1は、第1の実施形態に係る不揮発性半導体記憶装置の全体構成を示す斜視図である。通常のシリコンSi基板1半導体基板上に、通常用いられるプロセスにより、配線層を含むCMOS回路2が構成され、その上に複数のメモリセル部4を含む層3が形成されている。図1に示す各メモリセル部4は後述するメモリセル配列11に対応し、24nmのデザインルールで配線が形成されている。また、図1のドライバ、デコーダ及び上位ブロックを含む、通常の不揮発性半導体記憶装置における周辺回路と呼ばれている部分は、CMOS回路2に含まれている。なお、CMOS回路2は、メモリセル部4との接続部を除き、メモリセル部4の配線よりも緩い、例えば90nmデザインルールで設計製作が行われる。各メモリセル部4の周囲には、CMOS回路2との電気的接続部図示せずが設けられる。これらのメモリセル部4と周辺の電気的接続部とを一単位としたブロックが、マトリックス状に配置されている。さらに、メモリセル部4を含む層3にはスルーホール図示せずが形成される。メモリセル部4の電気的接続部はこのスルーホールを介してCMOS回路2に接続される。メモリセル部4は、CMOS回路2によって動作が制御される。入出力部5は、CMOS回路2の入出力部と電気的な結合を有する端子を含む。これら端子も前述のスルーホールを介してCMOS回路2の入出力部に接続される。CMOS回路2がメモリセル部4の動作を制御するために必要なデータ、コマンド、アドレス等は、入出力部5を介して外部とやり取りされる。入出力部5は、メモリセル部4を含む層3の端部に形成されている。以上の構成により、CMOS回路2の保護膜に相当する部分をメモリセル部4に形成される絶縁膜で兼用することが可能となる。また、本実施形態では、メモリセル部4とCMOS回路2とが積層方向Z方向に結合するため、チップ面積の増大を伴わずに動作時間の短縮や、同時アクセス可能なメモリセル数の大幅な増加が可能となる。なお、入出力部5は、通常の不揮発性半導体記憶装置の入出力部と同様、パッケージ工程においてリードフレームにボンディングされる。次に、本実施形態に係る不揮発性半導体記憶装置の機能ブロックについて図2を参照しながら説明する。この不揮発性半導体記憶装置は、複数の行線、複数の列線、並びに、これら行線及び列線によって選択される複数のメモリセルを有するメモリセル配列11を備える。このメモリセル配列11は、図1に示すメモリセル部4に相当する。以下の説明では、通常の不揮発性半導体記憶装置にならい、行線をワード線、列線をビット線と呼ぶ。また、不揮発性半導体記憶装置は、データ消去/書き込み時に、ワード線を選択する行デコーダ12及びビット線を選択する列デコーダ13を備える。列デコーダ13は、データ消去/書き込み動作を制御するドライバを含む。更に、不揮発性半導体記憶装置は、メモリセル配列11中のアクセス対象となるメモリセルを選択する制御回路として上位ブロック14を備える。上位ブロック14は、行デコーダ12、列デコーダ13に対して、それぞれ行アドレス、列アドレスを与える。電源15は、データ消去/書き込みの、それぞれの動作に対応した所定の電圧の組み合わせを生成し、行デコーダ12及び列13に供給する。以上の機能ブロックによって、同一ワード線に接続された全てのメモリセルの一括したデータ消去/書き込みが可能になる。図1に示すCMOS回路2に、図2の行デコーダ12、列デコーダ13及び上位ブロック14などの周辺回路が設けられている。次に、本実施形態に係る不揮発性半導体記憶装置のメモリセル配列11について図3を参照しながら説明する。メモリセル配列11は、複数のワード線WL及びビット線BLが交差するように配置され、これらワード線WL及びビット線BLの各交差部には、可変抵抗素子VRを有するメモリセルMCが形成されている。メモリセルMCの可変抵抗素子VRには選択素子Sが直列接続されており、この選択素子Sを介して、可変抵抗素子VRは、ワード線WL及びビット線BLから電圧の供給を受ける。以上のようなメモリセル配列11の構造によれば、ワード線WL及びビット線BLは、単なるラインアンドスペースのパターンとなり、メモリセル配列11の形成に際しては、ワード線WL及びビット線BLが交差する位置関係であれば良いためズレを考慮する必要はない。つまり、メモリセルMCの位置合せ精度を極めて緩くすることができるため、不揮発性半導体記憶装置を容易に製造することができる。また、上記構造の場合、4F2の領域当たり1個のメモリセルMCを形成できるため、不揮発性半導体記憶装置の高集積化を図ることができる。メモリセル配列11の各ワード線WLには行デコーダ12が接続されており、各ビット線BLには列デコーダ13が接続されている。また、行デコーダ12及び列デコーダ13には、電源15からデータ消去/書き込みのそれぞれの動作に対応した所定の電圧が供給される。メモリセルMCへのデータ消去/書き込みは、始めに、上位ブロック14が出力する行アドレス、列アドレスに基づいて、行デコーダ12、列デコーダ13がメモリセル配列11内のアクセス対象となる選択セルMCSに接続されているワード線WL、ビット線BLを選択する。図3の場合、行デコーダ12、列デコーダ13は、それぞれワード線WL0、ビット線BL0を選択することになる。続いて、行デコーダ12は、選択ワード線WL図3の場合、WL0に対して選択ワード線電圧VSWを供給し、その他の非選択ワード線WL等に対して非選択ワード線電圧VUWを供給する。一方、列デコーダ13は、選択ビット線BL図3の場合、BL0に対して選択ビット線電圧VSBを供給し、その他の非選択ビット線BLに対して非選択ビット線電圧VUBを供給する。これら選択ワード線電圧VSW、非選択ワード線電圧VUW、選択ビット線電圧VSB及び非選択ビット線電圧VUBを適切な電圧に設定することによって、メモリセル配列11中の所定のメモリセルMCに対するアクセスができる。次に、メモリセルMCの特性について説明する。始めに、メモリセルMCの可変抵抗素子VRの特性について図4を参照しながら説明する。可変抵抗素子VRは、例えば、TiO2に代表される抵抗変化材を材料として形成される。この抵抗変化材は、低抵抗状態LRSと高抵抗状態HRSの少なくとも2つの抵抗値を遷移する素材である。高抵抗状態の抵抗変化材は、ある一定以上の電圧図4の場合、負の方向に電圧Vmset以上の電圧が印加されると、図4の矢印A1に示すように、低抵抗状態に遷移する。このような抵抗変化材の低抵抗状態から高抵抗状態への遷移をセット動作と呼ぶ。本実施形態におけるデータ書き込みは、このセット動作によって実現される。なお、図4では、セット動作開始時に抵抗変化材に流れている電流をIsetとして示している。一方、低抵抗状態の抵抗変化材は、ある一定以上の電流図4の場合、電流Ireset以上の電流が流れると、図4の矢印A2に示すように、高抵抗状態に遷移する。このような抵抗変化材の低抵抗状態から高抵抗状態への遷移をリセット動作と呼ぶ。本実施形態におけるデータ消去は、このリセット動作によって実現される。なお、図4では、リセット動作開始時に抵抗変化材に印加される電圧をVmresetとして示している。特に、図4に示すように、セット動作とリセット動作が、異なる極性の電圧印加でなされる可変抵抗素子VRを、バイポーラ動作素子と呼び、後述する選択素子Sとの組み合わせによってメモリセルMCに用いられる。可変抵抗素子VRは、TiO2以外にも、ZnMn2O4、HfOx、NiO、SrZrO3、Pr0.7Ca0.3MnO3、炭素等を材料とする薄膜によって構成することができる。続いて、メモリセルMCの選択素子Sの特性について図5を参照しながら説明する。選択素子Sは、前述の通り、可変抵抗素子VRがバイポーラ動作素子であるため、図5で示すように正負両方の極性で所定の電流を流す特性を有する必要がある。そのため、選択素子Sには、逆方向リーク電流を大きく設定したダイオードやトンネル素子等を用いる。選択素子Sの特性として最も重要なパラメータは、半選択セル電流IHである。ここで、半選択セル電流IHは、可変抵抗素子VRのセット動作/リセット動作に必要な電流を選択セル電流IS、この選択セル電流ISを流すためにメモリセルMCに印加される電圧をVSとすると、メモリセルMCに電圧VS/2を印加したときにメモリセルMCに流れる電流をいう。また、この半選択セル電流が流れるメモリセルMCを半選択セルと呼ぶ。次に、本実施形態に係る不揮発性半導体記憶装置のメモリセル配列11のデータ消去/書き込み時のバイアス状態について図3を参照しながら説明する。例として、ワード線WL0を選択ワード線、ビット線BL0を選択ビット線、これらワード線WL0及びビット線BL0の交差部に接続されたメモリセルMCSを選択セルとした場合のバイアス状態を示している。本実施形態に係る不揮発性半導体記憶装置は、データ消去/書き込みをバイポーラ動作で実行するため、選択ビット線電圧VSB、非選択ビット線VUB、選択ワード線VSW及び非選択ワード線VUWに、それぞれ所定の電圧V、0、V/2及びV/2を供給する。この場合、選択セルMCSにはおおよそ電圧Vが印加されることになる。つまり、電圧Vを図5に示す電圧VSとすれば、データ消去/書き込みに必要な電圧VSを可変抵抗素子VRに印加することができる。このとき、選択セルMCSにはビット線BL0及びワード線WL0を介してデータ消去/書き込みに必要な選択セル電流ISが流れる。しかし、実際には、ビット線BL及びワード線WLの配線抵抗の影響や、図3中点線矢印で示すように、半選択セルMCHを介して流れるリーク電流半選択セル電流IHの影響を考慮する必要がある。例えば、図6上図に示すように、選択ビット線BL0に選択ビット線電圧VSBとして電圧VS、選択ワード線WL0に選択ワード線電圧VSWとして0Vをそれぞれ供給したとする。この場合、列デコーダ13及び選択セルMCS間にある選択ビット線BL0の配線抵抗の影響によって、選択ビット線電圧VSBは低下する。また、行デコーダ12及び選択セルMCS間にある選択ワード線WL0の配線抵抗の影響によって、選択ワード線電圧VSWは上昇する。そのため選択セルMCSに印加される電圧は、データ消去/書き込みに必要な電圧VSを下回り、選択セルMCSに対する正常なデータ消去/書き込みができなくなる。特に、行デコーダ12及び列デコーダ13から遠いメモリセルMCを選択セルにした場合、ワード線WL、ビット線BLの配線抵抗の影響は大きくなる。そこで、この問題を解決するため、図6下図に示すように、選択ビット線電圧VSB及び選択ワード線電圧VSWに対して電圧補償を施す。つまり、選択ビット線電圧VSBは電圧VSよりも更に選択ビット線BL0の配線抵抗による電圧降下分だけ高い電圧にする。また、選択ワード線電圧VSWは0Vよりも更に選択ワード線WL0の配線抵抗による電圧降下分だけ低い電圧にする。これによって、選択セルMCSに電圧VSすることができる。しかし、選択ビット線BL0に接続され、且つ、列デコーダ13から選択セルMCSの間に位置する半選択セルMCHには、電圧VS/2よりも高い選択ビット線電圧VSBが供給されることになる。この場合、半選択セルMCHを介してリーク電流が増大してしまう。更に、列デコーダ13により近い半選択セルMCHの場合、電圧VSよりも高い電圧が印加されてしまう恐れがあり、この場合、半選択セルMCHもセット動作/リセット動作してしまうディスターブの問題が生じる。この事は、選択ワード線WL0に接続された半選択セルMCHについても同様に生じる。そこで本実施形態に係る不揮発性半導体記憶装置では、このような配線抵抗による電圧降下やリーク電流の増大を抑制するため、メモリセル配列11を以下のように形成する。図7は、本実施形態に係る不揮発性半導体記憶装置のメモリセル配列11の形状を示す図である。図7では、本実施形態の概要の理解を容易にするため、n本nは、2以上の整数のワード線WLに対し、ビット線BLを1本だけ示している。図7中、ビット線BLの端部T1側第1端部からt番目tは、2以上n以下の整数のワード線をWLt、このワード線WLt及びビット線BLの交差部に配置されたメモリセルをMCtと呼ぶ。本実施形態に係る不揮発性半導体記憶装置では、ビット線BLのワード線方向の幅以下、ビット線の線幅と呼ぶを端部T1から端部T2第2端部にかけて広くしている。換言すれば、メモリセルMC2第2部分におけるビット線BLの線幅は、メモリセルMC1第1部分におけるビット線BLの線幅よりも広く、且つ、メモリセルMC3第3部分におけるビット線BLの線幅よりも狭くなるように形成されている。本実施形態では、前述のようにデータ消去/書き込みをバイポーラ動作で行う。例えば、ビット線BL及びワード線WLkkは、2以上n以下の整数の交差部に配置されたメモリセルMCkを選択メモリセルとした場合、選択ワード線BLの端部T1側から電圧Vを供給する。また、行デコーダ12から選択ワード線WLkに0Vを供給し、それ以外の非選択ワード線WLにV/2を供給する。この時、ビット線BLは、上記の通り、図7に示す構造を有していることから、選択セルMCkの抵抗成分が、選択セルMCkよりもA端部側にあるメモリセルMC1~MCk-1の抵抗成分よりも常に大きくなるため、電圧降下及びリーク電流が低減される。ここで、本実施形態に係る不揮発性半導体記憶装置の効果について、図17に示す比較例に係る不揮発性半導体記憶装置と比較しながら説明する。この比較例の場合、ビット線BLの線幅が一定に形成されている。また、図8は、図7及び図17を抵抗成分によってモデル化した図である。図8において、抵抗成分RLtは、ワード線WLt-1及びワード線WLt間のビット線BLの配線抵抗を示し、抵抗成分RCtは、メモリセルMCtの抵抗成分を示している。図7及び図17に示すワード線WLのビット線方向の幅以下、ワード線の線幅と呼ぶ及びビット線BLの線幅をFとする。また、図7におけるワード線WL1の中央におけるビット線BLの線幅を2/3×F、ワード線WLnの中央におけるビット線BLの線幅を4/3×Fとする。ここで、比較例の場合に対する本実施形態の場合の効果を図8に示すモデルを用いて計算する。この計算の際、図8に示す抵抗成分RL及びRCは、シート抵抗を用いて計算する。また、ワード線WLの配線抵抗は考慮しない。この場合、メモリセルMC1~MCk-1のワード線WL1~WLk-1との接合部には電圧V/2が供給されていることとなる。更に、メモリセルMCkのビット線BLとの接合部には電圧Vが供給されており、電流は0Aだと仮定する。この場合、ビット線BLの端部T1側の電圧Vと電流Iを求めれば、電圧差ΔV=V-Vが電圧降下であり、電流Iがリーク電流Ileakとなる。図9は、比較例に対する本実施形態の電圧降下ΔV及びリーク電流Ileakの低減率を示したグラフである。このグラフは横軸がメモリセルの番号、つまり端部T1からの位置になっている。また、メモリセル数は1000となっている。本実施形態の電圧降下をΔV1、リーク電流I1、比較例の電圧降下をΔV2、リーク電流をI2とした場合、電圧降下ΔVの低減率は、100×ΔV2-ΔV1/ΔV2、リーク電流Ileakの低減率は、100×I2-I1/I2で計算することができる。図9に示すグラフから分かるように、端部T1から遠くなるにつれ電圧降下ΔVの低減率、リーク電流Ileakの低減率が共に上昇していることが分かる。具体的には、端部T1から最も遠い端部T2から最も近いメモリセルMC1000を選択セルとした場合、電圧降下ΔVの低減率として48.3、リーク電流Ileakの低減率として30.7の効果を得られていることが分かる。次に、図7に示す形状のビット線BLを配置させた本実施形態に係るメモリセル配列11の平面図を図10に示す。ここでは、ビット線BLの端部のうち、紙面左側の端部をT1、紙面右側の端部をT2とする。このメモリセル配列11の場合、図10上側から数えて偶数番目のビット線BLeは、端部T1において図10左側に配置された列デコーダ13を構成する第1列デコータ13aに接続されている。これら偶数番目のビット線BLeの線幅は、それぞれ端部T1から端部T2にかけて広くなるように形成されている。一方、図10上側から数えて奇数番目のビット線BLoは、端部T2において図10右側に配置された列デコーダ13を構成する第2列デコーダ13bに接続されている。これら奇数番目のビット線BLoの線幅は、それぞれ端部T2から端部T1にかけて線幅が広くなるように形成されている。このように、端部T1から端部T2にかけて線幅が太くなるビット線BLoと端部T1から端部T2に掛けて線幅が細くなるビット線BLeとを互い違いに配置させることで、メモリセル配列11のサイズの増加を伴うことなく電圧降下ΔV及びリーク電流Ileakの抑制効果を得ることができる。ここで、ワード線WLの線幅をF、ビット線BLのスペース幅をF、最も小さいメモリセルMCにおけるビット線BLの線幅をs×F但し、0<s<1、最も大きいメモリセルMCにおけるビット線BLの線幅を2-s×Fとした場合、ビット線BLの線幅が一定で且つワード線WL及びビット線BLのハーフピッチをFとした比較例に係るメモリセル配列と同じサイズでメモリセル配列11を形成することができる。また、s=2/3とした場合、比較例と比べ電圧降下ΔVは最大で48.3低減させることができる。さらに、sを小さくできる場合、つまり最小のメモリセルMCと最大のメモリセルMCのサイズの差を大きくすることができる場合、比較例と同程度のメモリセル配列のサイズを維持しながら、より電圧降下ΔVを低減させることができる。例えば、s=0.1とした場合、比較例に対する本実施形態の電圧降下ΔVの低減率を最大で93にまですることができる。以上、本実施形態によれば、比較例のようにビット線の線幅を一定にさせた場合よりも、電圧降下及びリーク電流の低減が図れるため、データ消去/書き込みの信頼性が高い不揮発性半導体記憶装置を提供することができる。更に、図10に示すメモリセル配列11にすることで、メモリセル配列のサイズ増大を伴うことなく、この効果を得ることができる。[第2の実施形態]第2の実施形態に係る不揮発性半導体記憶装置は、第1の実施形態のように、端部T1から端部T2にかけて線幅が太くなるビット線BLと端部T1から端部T2に掛けて線幅が細くなるビット線BLとを互い違いに配置させることができないような場合を想定した実施形態となっている。図11は、本実施形態に係る不揮発性半導体記憶装置のメモリセル配列21の平面図である。図11には、メモリセル配列21の他、行デコーダ12に相当する行デコーダ22と、列デコーダ13に相当する列デコーダ23が示されている。その他の機能ブロックについては第1の実施形態と同様である。本実施形態に係るメモリセル配列21の場合、全ビット線BLは、端部T1において図10左側に配置された列デコータ23に接続されている。また、全ビット線BLの線幅は、それぞれ端部T1から端部T2にかけて広くなるように形成されている。第1の実施形態のようなビット線BLの配置ができない場合であっても、本実施形態によれば、第1の実施形態と同様、電圧低下及びリーク電流の低減を図ることができる。[第3の実施形態]第1及び第2の実施形態では、ビット線の片側から選択ビット線電圧、非選択ビット線電圧を供給する場合を想定していたが、第3の実施形態は、ビット線の両側から選択ビット線電圧、非選択ビット線電圧を供給する実施形態となっている。図12は、本実施形態に係る不揮発性半導体記憶装置のメモリセル配列31の平面図である。図12には、メモリセル配列31の他、行デコーダ12に相当する行デコーダ32と、列デコーダ13に相当する列デコーダを構成する第1列デコーダ33a及び第2列デコーダ33bが示されている。その他の機能ブロックについては第1の実施形態と同様である。本実施形態に係るメモリセル配列31の場合、全ビット線BLには、それぞれ端部T1において図12左側に配置された第1列デコータ33a、端部T2において図12右側に配置された第2列デコーダ33bに接続されている。これらビット線BLは、それぞれ端部T1並びに端部T2から端部T1及び端部T2の中間部にかけて線幅が太くなるように形成されている。本実施形態によれば、第1の実施形態と同様、電圧降下及びリーク電流の低減を図ることができる。更に、ビット線BLの両側に列デコーダ33a、33bを配置させることで、列デコーダ33a、33b双方から最も遠いメモリセルMCは、ビット線BLの中央部に位置することになる。その結果、図17に示す比較例の場合に比べ、電圧降下を半減させることができる。具体的には、第1の実施形態と同様、ビット線BLの最も狭い線幅をs×F、最も広い線幅を2-s×Fとし、s=2/3とした場合、比較例に対する本実施形態の電圧降下の低減率として約75得ることができる。[第4の実施形態]第1~第3の実施形態では、1本のビット線BLの線幅に変化を持たせることで電圧低下及びリーク電流の低下を図っていたが、第3の実施形態は、列デコーダとの距離に応じてワード線WLの線幅を変化させる実施形態となっている。図13は、本実施形態に係る不揮発性半導体記憶装置のメモリセル配列41の平面図である。図13には、メモリセル配列41の他、行デコーダ12に相当する行デコーダ42と、列デコーダ13に相当する列デコーダ43が示されている。その他の機能ブロックについては第1の実施形態と同様である。本実施形態に係るメモリセル配列41の場合、全ビット線BLの線幅及びスペース幅はFで一定である。一方、ワード線WLについては、各ワード線WLはそれぞれ一定の線幅で形成されているが、列デコーダ43から遠くなるにつれて線幅が一次関数的に太くなっている。例えば、図13の場合、ワード線WL ́第1行線は、このワード線WL ́よりも列デコーダ43からの距離が遠いワード線WL ́ ́第2行線に比べて、線幅が狭い。これに対し、ワード線WLのスペース幅は、列デコーダ43からの距離に拘わらず一定である。例えば、列デコーダ43から最も近いワード線WLの線幅をs×F但し、0<s<1、最も遠いワード線WLの線幅を2-s×F、ワード線WLのスペース幅をFとした場合、図9のグラフに示す電圧降下ΔV及びリーク電流Ileakの低減効果を得ることができる。以上、本実施形態によれば、第1の実施形態と同様の効果を得られる。さらに、ビット線毎の線幅及びワード線毎の線幅が一定であるため、第1~第3の実施形態よりも配線パターンが単純であり、メモリセル配列の加工が容易である。[第5の実施形態]第5の実施形態は、第2の実施形態と第4の実施形態を組み合わせ実施形態となっている。図14は、本実施形態に係る不揮発性半導体記憶装置のメモリセル配列51の平面図である。図14には、メモリセル配列51の他、行デコーダ12に相当する行デコーダ52と、列デコーダ13に相当する列デコーダ53が示されている。その他の機能ブロックについては第1の実施形態と同様である。本実施形態に係るメモリセル配列51の場合、第2の実施形態と同様、全ビット線BLは、端部T1において図14左側に配置された列デコータ53に接続されており、それぞれ端部T1から端部T2にかけて線幅が大きくなるように形成されている。また、ワード線WLは、第4の実施形態と同様、それぞれ一定の線幅で形成されているが、列デコーダ53から遠くなるにつれて線幅が一次関数的に広くなっている。これに対し、ワード線WLのスペース幅は、列デコーダ53からの距離に拘わらず一定である。本実施形態によれば、第1の実施形態よりも更に、電圧降下及びリーク電流の低減を図ることができる。具体的には、ビット線BLの最も狭い線幅をs×F但し、0<s<1、最も広い線幅を2-s×F、列デコーダ53から最も近いワード線WLの線幅をs×F、最も遠いワード線WLの線幅を2-s×Fとし、s=2/3とした場合、比較例に対する本実施形態の電圧降下の低減率として約68.6得ることができる。[第6の実施形態]第6の実施形態は第1~第3及び第5の実施形態の変形例である。図15は、第6の実施形態に係る不揮発性半導体記憶装置のビット線の形状を示す図である。なお、図15では、図7に倣って符号を付してある。第1~第3及び第5の実施形態では、列デコーダから遠くになるにつれて次第に線幅が広くなるスロープ状のビット線が形成されていた。これに対し、本実施形態では、図15に示すように、電圧Vが供給される端部T1列デコーダ側から端部T2に掛けて、段階的に線幅が広くなる階段状のビット線BLが形成されている。図15の場合、ビット線BL1のワード線WL1、WL2、WL3、WL4、との各交差部第1部分、第2部分、第3部分、第4部分、における線幅をそれぞれW1、W2、W3、W4、で表わすと、W1≒W2<W3≒W4<となるように、ワード線WL2本毎に線幅が広くなる階段状のビット線BLが形成されている。このように第1~第3及び第5の実施形態において、スロープ状ではなく、段階的に線幅が変化する階段状のビット線を形成した場合であっても、第1~第3及び第5の実施形態と同様の効果を得ることができる。なお、本実施形態は、後述する第7の実施形態と共に第5の実施形態に適用することも可能である。[第7の実施形態]第7の実施形態は第4及び第5の実施形態の変形例である。図16は、第7の実施形態に係る不揮発性半導体記憶装置のワード線の形状を示す図である。なお、図16では、図7に倣って符号を付してある。第4及び第5の実施形態では、列デコーダから遠くにつれて1本毎に線幅が広くなるようにワード線が形成されていた。これに対し、本実施形態では、図16に示すように、電圧Vが供給される端部T1列デコーダ側から端部T2に掛けて、複数本のグループ毎に線幅が広くなるようにワード線WLが形成されている。図16の場合、ワード線WL1第1行線、WL2第1行線、WL3第2行線、WL4第2行線、の線幅をそれぞれW1、W2、W3、W4、で表わすと、W1≒W2<W3≒W4<となるように、2本のグループ毎にワード線WLの線幅が広くなるように形成されている。このように第4及び第5の実施形態において、ワード線の線幅を1本毎ではなく、複数本のグループ毎に変化させた場合であっても、第4及び第5の実施形態と同様の効果を得ることができる。なお、本実施形態は、第6の実施形態と共に第5の実施形態に適用することも可能である。[その他]以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、第1~第7の実施形態において、行線であるワード線及び行デコーダと列線であるビット線及び列デコーダを入れ替えた場合であっても、各実施形態と同様の効果を得ることができる。