ゲート電極及びソース電極間に抵抗が挿入されたトランジスタを内蔵する半導体装置であって、前記ゲート電極及び前記ソース電極間に、前記抵抗に対して直列に挿入されたダイオードを備えることを特徴とする半導体装置。前記ダイオードは、前記ゲート電極から前記ソース電極の方向が順方向となるように、前記ゲート電極及び前記ソース電極間に挿入されていることを特徴とする請求項1に記載の半導体装置。前記ダイオードは、ツェナーダイオードであることを特徴とする請求項1に記載の半導体装置。前記ソースは、グランドに接続されていることを特徴とする請求項1に記載の半導体装置。前記抵抗及び前記ダイオードに対して並列に前記ゲート電極及び前記ソース電極間に挿入されたツェナーダイオードをさらに備えることを特徴とする請求項1に記載の半導体装置。前記ダイオードは、前記半導体装置内に形成されていることを特徴とする請求項1に記載の半導体装置。一方、MOSFETの寿命等の信頼性は、MOSFETのゲートソース間の絶縁膜寿命に大きく左右される。絶縁膜の高寿命を維持するためには、ゲートソース間の絶縁膜に不良があるかどうかを試験し、不良があるMOSFETを除去する必要がある。この試験には、通常、ゲートソース間に約5MV/cmの電圧を印可するゲートショック試験後のゲート絶縁膜の漏れ電流以下、IGSSと称するを計測することで行われる。IGSSの値が100nAを超える半導体装置は、通常除去されるため、IGSSの値は、100nAのレベルで計測する必要がある。しかし、上記のようにゲートソース間に抵抗RGSで接続されていると、この抵抗RGSに印可電圧VGSに応じた電流IRが流れる。そして、この電流IRは、以下の1で表される値となる。IRI=VGSV/RGSΩ1ここで、IRは抵抗RGSを流れる電流I、VGSは、ゲートソース間の印可電圧値V、RGSは、抵抗RGSの抵抗値Ωである。一般的に、ゲートソース間を接続する抵抗RGSには、抵抗値が100kΩのものが使用される。そして、この抵抗値が100kΩの抵抗RGSをゲートソース間に挿入した場合、ゲートソース間への印可電圧値VGSが1Vとすると抵抗RGSを流れる電流IRの値は、10μAとなり、IGSSの最大値である100nAを大きく超えてしまう。つまり、MOSFETのゲートソース間を接続する抵抗RGSを半導体チップに内蔵した場合、この抵抗RGSを流れる電流IRの値が、ゲート絶縁膜のリーク電流IGSSの最大値である100nAを超えてしまうためIGSSを測定することができないという問題が生じる。本発明の実施形態は、ゲート絶縁膜の漏れ電流試験に影響を与えることなく、ゲートソース間に抵抗を挿入した半導体装置を提供することを目的とする。実施形態に係る半導体装置は、ゲート電極及びソース電極間に抵抗が挿入されたトランジスタを内蔵する半導体装置であって、ゲート電極及びソース電極間に、抵抗に対して直列に挿入されたダイオードを備えることを特徴とする。以下、図面を参照して、実施形態について詳細に説明する。実施形態図1は、実施形態に係る半導体装置1の構成図である。図1aは、半導体装置1の上面図、図1bは、図1aの線分X-Xにおける断面図である。以下、図1を参照して、半導体装置1の構成について説明する。図1aに示すように、実施形態に係る半導体装置1は、その大部分がFETエリアAであり、一角にゲート電極エリアBが形成されている。FETエリアAには、複数のMOSFET101が形成され、その上部には、ソース電極Sとなる金属層14が形成されている。また、ゲート電極エリアBには、ゲート電極Gとなる金属層15が形成されている。図1bに示すように、実施形態に係る半導体装置1は、n型のシリコン基板11と、n-型のエピタキシャル層12と、酸化シリコン膜13と、複数のMOSFET101と、ソース電極Sとなる金属層14と、ゲート電極Gとなる金属層15と、ドレイン電極Dとなる金属層16と、抵抗102と、ダイオード103と、抵抗102とダイオード103とを接続する金属層17を備えている。エピタキシャル層12は、シリコン基板11上に形成されている。酸化シリコン膜13は、エピタキシャル層12上に形成されている。複数のMOSFET101は、FETエリアAのエピタキシャル層12に形成されている。金属層16は、シリコン基板11裏面に形成されていている。抵抗102は、p型のポリシリコンPoly-Siで形成されている。抵抗102は、一端がソース電極Sとなる金属層14に接続され、他端が金属層17に接続されている。ダイオード103は、p型のポリシリコンPoly-Si部103aとn型のポリシリコンPoly-Si部103bから形成され、p型のポリシリコン部103aがゲート電極Gとなる金属層15に接続され、n型のポリシリコン部103bが金属層17に接続されている。図2は、実施形態に係る半導体装置1の等価回路図である。図2に示すように、半導体装置1内には、ゲート電極G、ドレイン電極D、ソース電極Sを有し、ゲート電極Gへの電圧の印可によりオン/オフが制御されるMOSFET101、MOSFET101のゲート電極G及びソース電極S間以下、単にゲートソース間と称するに直列に挿入された抵抗102及びダイオード103が形成されている。抵抗102は、MOSFET101の異常発振の防止、ゲートソース間容量の放電及びゲート電極Gのプルダウンを目的としてゲートソース間に挿入されている。抵抗102の抵抗値は、例えば、100kΩである。ダイオード103は、ゲート電極Gからソース電極Sの向きが順方向電流が流れる向きとなるように、抵抗102に対して直列にゲートソース間に挿入されている。このように、ダイオード103をゲートソース間に挿入することで、ゲート電極Gからソース電極Sの向き以下、順方向と称するには電流が流れ、ソース電極Sからゲート電極Gの向き以下、逆方向と称するには、電流が流れない構成とすることができる。そして、ゲートソース間に電圧例えば、5MV/cmを印可するゲートショック試験後の漏れ電流IGSSを計測する際は、逆バイアス、すなわちソース電極Sからゲート電極Gの向きに電流が流れるように電圧を印可する。ダイオード103は、逆方向には電流が流れないためゲート絶縁膜の漏れ電流IGSSを精度よく計測することができる実際には、微小な漏れ電流が生じるが、その値は1nA程度であり、IGSSの計測に影響を与えないレベルである。一方、順方向には電流が流れるため、ソース電極SをグランドGNDに接続することで、ゲートソース間に挿入した抵抗102は、MOSFET101の異常発振の防止、ゲートソース間容量の放電及びゲート電極Gのプルダウンとして機能する。なお、図2では、ダイオード103は、ゲート電極Gと抵抗102との間に挿入されているが、抵抗102とソース電極Sとの間に挿入するようにしてもよい。比較例図3は、比較例に係る半導体装置1Aの等価回路図である。図3に示す半導体装置1Aは、ゲートソース間にダイオードが挿入されていない点が、図2を参照して説明した半導体装置1と異なる。その他の構成については、図2を参照して参照して説明した半導体装置1と同じであるため、同一の構成には、同一の符号を付して重複した説明を省略する。図3に示すように比較例に係る半導体装置1Aは、ゲートソース間にダイオードが挿入されていない。このため、ゲートショック試験後の漏れ電流IGSSの測定時に抵抗102を介してゲート電極Gとソース電極Sとの間に電流Iが流れてしまう。図4は、ゲートソース間に抵抗102を挿入した場合におけるゲートソース間への印可電圧VGSと抵抗102を流れる電流IRとの関係を示した図である。図4では、横軸にゲートソース間への印可電圧VGSを示し、縦軸に電流値IRを示した。なお、図4に示す結果は、温度が25°C、ソースドレイン間への印可電圧VDSが0Vの条件で測定したものである。また、図4のRGSは、抵抗102の抵抗値Ωを示している。図4に示すように、抵抗102を流れる電流値IRを小さくするためには、抵抗102の抵抗値を上げる、もしくは、ゲートソース間に印可する電圧VGSを低くする必要がある。しかしながら、抵抗102の抵抗値を上げる場合、抵抗102の抵抗値を上げすぎると、抵抗102を電流が流れにくくなるため、抵抗102がゲートのプルダウンとして機能しなくなる虞がある。また、ゲートソース間に印可する電圧VGSを低くする場合、例えば、抵抗102の抵抗値を100kΩとしても、抵抗102を流れる電流値IRを、漏れ電流IGSSの閾値と同じ100nAとするためには、ゲートソース間に印可する電圧VGSを10mVとする必要がある。ゲートソース間に印可する電圧VGSを10mVとした場合でも、ゲート絶縁膜の漏れ電流IGSSは生じるが、ゲートソース間に印可する電圧VGSを10mVに保つには、電圧を高精度に制御する必要がある。また、ゲート絶縁膜の漏れ電流IGSSを制度よく測定するために、ゲートソース間への電圧VGSの印可時間を長くとる必要があり、実用的ではない。一方、図2で説明した実施形態に係る半導体装置1は、抵抗102と直列にゲートソース間にダイオード103を挿入するように構成している。このため、ゲートソース間に電圧例えば、5MV/cmを印可するゲートショック試験後の漏れ電流IGSSを計測する際は、逆バイアス、すなわちソース電極Sからゲート電極Gの向きに電圧を印可することで、ダイオード103は、逆方向には電流が流れないためゲート絶縁膜の漏れ電流IGSSを精度よく計測することができる。また、順方向には電流が流れるため、ソース電極SをグランドGNDに接続することで、ゲートソース間に挿入した抵抗RGSは、MOSFET101の異常発振の防止、ゲートソース間容量の放電及びゲート電極Gのプルダウンとして機能する。その他の実施形態以上のように、本発明のいくつかの実施形態について説明したが、上記実施形態は、例として提示したものであり、発明の範囲を限定することを意図するものではない。上記実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を変更しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態や変形が、発明の範囲や要旨に含まれるのと同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。例えば、図5に示す半導体装置2のようにゲートソース間に挿入するダイオード103をツェナーダイオード104としても良い。また、図6に示す半導体装置3のように、ESD静電気放電保護用のツェナーダイドオード105を、ゲートソース間にツェナーダイオード104と並列に挿入してもよい。この場合、ESD保護用のツェナーダイドオード105は、ツェナーダイオード104と並列に半導体装置3内に形成するので、ESD保護用のツェナーダイドオード105をツェナーダイオード104と同一工程にて形成することが可能である。なお、ESD保護用のツェナーダイドオード105を、半導体装置に内蔵せず、外付けとしてもよい。