"複数のメモリセルが形成されたメモリマットを備えるメモリセル領域と、周辺回路領域と、スクライブ領域とを有する半導体装置の製造方法であって、a前記メモリセル領域の半導体基板の主面に第1ゲート絶縁膜を形成する工程と、b前記メモリセル領域の前記第1ゲート絶縁膜上に第1導電膜および絶縁膜を順次形成する工程と、c前記絶縁膜および前記第1導電膜を順次加工することによって、前記メモリセル領域に、前記第1導電膜からなる選択ゲート電極および前記絶縁膜の積層膜から構成される複数の第1パターンを第1方向に沿って形成する工程と、d前記c工程の後、前記第1方向と直交する第2方向で、前記メモリマットの最も外側に位置する前記第1パターンの上部を構成する前記絶縁膜を除去して、前記メモリマットの前記第2方向の最も外側に、前記選択ゲート電極から構成される第2パターンを形成する工程と、e前記d工程の後、前記半導体基板の主面上に、前記メモリセル領域の前記第1パターンおよび前記第2パターンを覆う第2ゲート絶縁膜を形成する工程と、f前記第2ゲート絶縁膜上に第2導電膜を形成する工程と、g前記第2導電膜に対して異方性エッチングを施すことにより、前記第1パターンの両側面および前記第2パターンの両側面に前記第2導電膜を残存させる工程と、h前記第2導電膜の一部を除去して前記第1パターンの一方の側面および前記第2パターンの一方の側面に、前記第2導電膜からなるメモリゲート電極を形成する工程と、を含むことを特徴とする半導体装置の製造方法。請求項1記載の半導体装置の製造方法において、前記メモリセル領域に、互いに前記半導体基板の主面からの高さの異なる前記第1パターンと前記第2パターンとが存在することを特徴とする半導体装置の製造方法。請求項1記載の半導体装置の製造方法において、前記絶縁膜は、下層を酸化シリコン膜、上層を窒化シリコン膜とする積層膜であることを特徴とする半導体装置の製造方法。請求項1記載の半導体装置の製造方法において、さらに、前記b工程では、前記スクライブ領域の第1領域に前記第1導電膜および前記絶縁膜を順次形成し、前記c工程では、前記スクライブ領域の前記第1領域の前記絶縁膜および前記第1導電膜を順次加工することによって、前記スクライブ領域の前記第1領域に、前記第1導電膜および前記絶縁膜の積層膜から構成される第3パターンを形成し、前記d工程では、前記第3パターンの上部を構成する前記絶縁膜を除去して、前記第1導電膜から構成され、前記複数のメモリセルを形成する際のフォトリソグラフィにおける合わせマークとして用いられる第4パターンを形成することを特徴とする半導体装置の製造方法。請求項4記載の半導体装置の製造方法において、前記第2パターンの前記半導体基板の主面からの高さと前記第4パターンの前記半導体基板の主面からの高さとが同じであることを特徴とする半導体装置の製造方法。請求項4記載の半導体装置の製造方法において、さらに、前記b工程では、前記周辺回路領域、および前記スクライブ領域の第2領域に前記第1導電膜および前記絶縁膜を順次形成し、前記d工程では、前記周辺回路領域、および前記スクライブ領域の前記第2領域の前記絶縁膜を除去し、前記h工程の後、前記周辺回路領域、および前記スクライブ領域の前記第2領域の前記第1導電膜をそれぞれ加工して、前記周辺回路領域に電界効果トランジスタのゲート電極を形成し、前記スクライブ領域の前記第2領域に前記電界効果トランジスタを形成する際のフォトリソグラフィにおける合わせマークとして用いられる第5パターンを形成することを特徴とする半導体装置の製造方法。請求項6記載の半導体装置の製造方法において、前記第4パターンの前記半導体基板の主面からの高さと前記第5パターンの前記半導体基板の主面からの高さとは同じであることを特徴とする半導体装置の製造方法。請求項1記載の半導体装置の製造方法において、さらに、i前記h工程の後に、前記メモリセル領域において、前記半導体基板に前記メモリセルのソース領域およびドレイン領域を形成する工程と、j前記i工程の後に、前記メモリセル領域において、前記メモリゲート電極の上面、前記ソース領域の上面、およびドレイン領域の上面にシリサイド層を形成する工程と、を含むことを特徴とする半導体装置の製造方法。請求項1記載の半導体装置の製造方法において、前記メモリマットの前記第2方向の最も外側に形成された前記メモリセルは、ダミーメモリセルであることを特徴とする半導体装置の製造方法。電気的に書き換え可能な不揮発性メモリとしては、多結晶シリコンをフローティング電極としたEEPROMElectricallyErasableProgrammableReadOnlyMemoryが主に使用されている。しかし、この構造のEEPROMでは、フローティングゲート電極を取り囲む酸化膜のどこか一部にでも欠陥があると、電荷蓄積層が導体であるため、異常リークにより蓄積ノードに貯えられた電荷がすべて抜けてしまう場合がある。特に今後、微細化が進み集積度が向上すると、この問題がより顕著になってくると考えられる。そこで、近年は、窒化膜などのトラップ準位を有する絶縁膜を電荷蓄積層とするMONOSMetalOxideNitrideOxideSilicon型不揮発性メモリセルが注目されている。この場合、データ記憶に寄与する電荷は、絶縁体である窒化膜の離散トラップに蓄積されるため、蓄積ノードを取り巻く酸化膜のどこか一部に欠陥が生じて異常リークがおきても、電荷蓄積層の電荷が全て抜けてしまうことがないため、データ保持の信頼度を向上させることが可能である。MONOS型不揮発性メモリセルとしては、単一トランジスタ構造のメモリセルが提案されている。この構造のメモリセルの場合は、EEPROMのメモリセルと比べてディスターブの影響を受け易いので、さらに、選択ゲート電極を設けた2トランジスタ構成のスプリットゲート構造のメモリセルが提案されている。スプリットゲート構造のMONOS型不揮発性メモリセルには、選択ゲート電極の側面に絶縁膜を介して、サイドウォール状のメモリゲート電極が自己整合により設けられたメモリセルがある。この場合、フォトリソグラフィの位置合わせマージンが不要であること、自己整合で形成するメモリゲート電極のゲート長をフォトリソグラフィの最小解像寸法以下にできることから、フォトレジストパターンを用いてメモリゲート電極を形成するメモリセルに比べて、より微細なメモリセルを実現することができる。しかしながら、本願発明者らの検討によれば、MONOS型不揮発性メモリセルを有する半導体装置の製造方法において、以下のことが明らかとなった。MONOS型不揮発性メモリセルが形成される基板上には、周辺回路を構成する電界効果トランジスタが形成される。通常、MONOS型不揮発性メモリセルが形成された後に、フォトリソグラフィおよびドライエッチングを用いた加工技術によって周辺回路を構成する電界効果トランジスタのゲート電極が形成される。しかし、このゲート電極が形成される工程において、既に周辺回路領域以外の領域に形成されているMONOS型不揮発性メモリセルなどの素子に対して不要な加工などが施される恐れがある。本発明の目的は、スプリットゲート構造の不揮発性メモリセルを有する半導体装置の製造歩留まりを向上させることのできる技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。この実施の形態は、複数のメモリセルが形成されたメモリマットを備えるメモリセル領域と、周辺回路領域と、スクライブ領域とを有する半導体装置の製造方法であって、メモリセル領域の半導体基板の主面に第1ゲート絶縁膜を形成する工程と、メモリセル領域の第1ゲート絶縁膜上に第1導電膜および絶縁膜を順次形成する工程と、絶縁膜および第1導電膜を順次加工することによって、メモリセル領域に、第1導電膜からなる選択ゲート電極および絶縁膜の積層膜から構成される複数の第1パターンを第1方向に沿って形成する工程と、その後、第1方向と直交する第2方向で、メモリマットの最も外側に位置する第1パターンの上部を構成する絶縁膜を除去して、メモリマットの第2方向の最も外側に、選択ゲート電極から構成される第2パターンを形成する工程と、その後、半導体基板の主面上に、メモリセル領域の第1パターンおよび第2パターンを覆う第2ゲート絶縁膜を形成する工程と、第2ゲート絶縁膜上に第2導電膜を形成する工程と、第2導電膜に対して異方性エッチングを施すことにより、第1パターンの両側面および第2パターンの両側面に第2導電膜を残存させる工程と、第2導電膜の一部を除去して第1パターンの一方の側面および第2パターンの一方の側面に、第2導電膜からなるメモリゲート電極を形成する工程と、を含むものである。本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。スプリットゲート構造の不揮発性メモリセルを有する半導体装置の製造歩留まりを向上させることができる。以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態においては、電界効果トランジスタを代表するMISFETMetalInsulatorSemiconductorFieldEffectTransistorをMISと略し、nチャネル型のMISFETをnMISと略す。また、以下の実施の形態で記載するMONOS型メモリセルについても、上記MISの下位概念に含まれることは勿論である。また、以下の実施の形態において、窒化シリコン、窒化ケイ素、またはシリコンナイトライドというときは、Si3N4は勿論であるが、それのみではなく、シリコンの窒化物で類似組成の絶縁膜を含むものとする。また、以下の実施の形態において、ウエハと言うときは、SiSilicon単結晶ウエハを主とするが、それのみではなく、SOISiliconOnInsulatorウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。また、以下の実施の形態で説明する複数のメモリセルが形成されたメモリマットにおいて、ゲート長方向に沿った方向の最も外側に位置するメモリセルは、メモリセルとしては機能しないダミーメモリセル以下、ダミーセルと記載する場合もあるであり、このダミーメモリセルが形成された領域をダミーセル領域、それ以外の領域を本体セル領域と記載する。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。まず、本願発明者らによって明らかとなったスプリットゲート構造のMONOS型不揮発性メモリセルの製造過程における技術的課題について、図28~図34を用いて以下に説明する。図28~図32は、本願発明が適用される前の半導体装置の製造工程中の要部断面図、図33aおよびbは選択ゲート電極およびメモリゲート電極の形状を説明するメモリセルの要部断面図、図34は容量素子の要部平面図である。図28~図32には、半導体装置の製造工程中における周辺回路領域nMIS領域およびpMIS領域、スクライブ領域周辺回路用マーク領域およびメモリ用マーク領域、メモリセル領域本体セル領域およびダミーセル領域、および容量素子領域の要部断面図を記載している。容量素子領域には、上部電極と下部電極とが容量絶縁膜を介して積層された構造の容量素子を形成しており、図34に示すA-A’線に沿った容量素子の端部の要部断面図およびA-A’線と直交するB-B’線に沿った容量素子の端部の要部断面図を図28~図32に記載している。図28に示すように、メモリセル領域には、本体セル領域およびダミーセル領域ともに、選択用nチャネル型MISFETの選択ゲート電極CGが形成されており、この選択ゲート電極CGの上部には酸化シリコン膜24および窒化シリコン膜25が積層されている。さらに、この選択ゲート電極CG、酸化シリコン膜24、および窒化シリコン膜25の積層膜から構成されるパターンの側面には絶縁膜絶縁膜6b,6tおよび電荷蓄積層CSLを介してメモリ用nチャネル型MISFETのメモリゲート電極が自己整合により形成されている。選択ゲート電極CGは第1導電膜により構成されており、メモリゲート電極MGは上記第1導電膜とは異なる第2導電膜により構成されている。選択ゲート電極CGの上部に酸化シリコン膜24および窒化シリコン膜25を積層するのは、メモリゲート電極MGの側面を半導体基板1の主面に対してほぼ垂直とするためである。選択ゲート電極CGの上部に酸化シリコン膜24および窒化シリコン膜25が積層されていない場合は、図33aに示すように、半導体基板1の主面から選択ゲート電極CGの上面までの高さが相対的に低いことから、自己整合法により形成されたメモリゲート電極MGの形状が半導体基板1の主面に近づくに従い広がった形状となる。この場合、このメモリゲート電極MGをマスクとして半導体基板1にイオン注入法による不純物を導入すると、不純物がメモリゲート電極MGの端部下の半導体基板1にも導入される。これにより、メモリセルの動作特性が変動するという不具合が生ずる。これに対して、選択ゲート電極CGの上部に酸化シリコン膜24および窒化シリコン膜25が積層された場合は、図33bに示すように、半導体基板1の主面から窒化シリコン膜25の上面までの高さが相対的に高いことから、自己整合法により形成されたメモリゲート電極MGの側面は半導体基板1の主面に対してほぼ垂直となる。この場合、このメモリゲート電極MGをマスクとして不純物をイオン注入しても、不純物がメモリゲート電極MGの端部下の半導体基板1に導入されにくくなるので、メモリセルの動作特性が変動するという不具合は生じない。また、図28に示すように、スクライブ領域の周辺回路用マーク領域およびメモリ用マーク領域には、後の工程において周辺回路用マークパターンMP1に加工される第1導電膜導電膜10およびメモリ用マークパターンMP3がそれぞれ形成されている。メモリ用マークパターンMP3は第1導電膜導電膜10、酸化シリコン膜24、および窒化シリコン膜25の積層膜から構成されている。また、容量素子領域には、容量素子が形成されている。容量素子は第1導電膜により構成された下部電極10Eと、第2導電膜により構成された上部電極11Eとが容量絶縁膜絶縁膜6b,6tおよび電荷蓄積層CSLを介して積層された構造を有している。この状態で、周辺回路領域に形成された第1導電膜n型の導電膜10naおよびp型の導電膜10pをフォトリソグラフィおよびドライエッチングにより加工して、周辺回路領域に100nm程度のゲート長を有するnチャネル型MISFETのゲート電極およびpチャネル型MISFETのゲート電極を形成する。ゲート長が100nm程度の細いゲート電極を形成することから、高い解像力が得られる多層レジスト法を用いる。ここでは、多層レジスト法に下層レジスト膜12、レジスト中間層13、および上層レジスト膜14からなる3層レジスト膜を用いる。下層レジスト膜12および上層レジスト膜14は有機系樹脂からなる。また、レジスト中間層13は有機系材料からなり、例えばSOGSpinOnGlass膜である。下層レジスト膜12は段差緩和用のレジストであるが、メモリセル領域では、メモリマットのゲート長に沿った方向の最も外側に位置するダミーメモリセルの部分で下層レジスト膜12が急峻な段差を形成する。これは、選択ゲート電極CGの上部に酸化シリコン膜24および窒化シリコン膜25が積層されており、半導体基板1の主面から窒化シリコン膜25の上面までの高さが相対的に高く、かつ選択ゲート電極CG、酸化シリコン膜24、および窒化シリコン膜25の積層膜から構成されるパターンの側面およびメモリゲート電極MGの側面が半導体基板1の主面に対してほぼ垂直に形成されていることに起因する。同様に、スクライブ領域でも、メモリ用マークパターンMP3の端部で下層レジスト膜12が急峻な段差を形成する。これは、メモリ用マークパターンMP3が第1導電膜導電膜10、酸化シリコン膜24、および窒化シリコン膜25の積層膜から構成され、半導体基板1の主面から窒化シリコン膜25の上面までの高さが相対的に高く、かつメモリ用マークパターンMP3の側面が半導体基板1の主面に対してほぼ垂直に形成されていることに起因する。このような下層レジスト膜12が急峻な段差を有すると、この急峻な段差上に形成されるレジスト中間層13の被覆性が悪くなり、その結果、急峻な段差上に形成されたレジスト中間層13の厚さが、平坦な面上に形成されたレジスト中間層13の厚さの半分以下となる場合がある。なお、容量素子領域においても、容量素子の端部に下層レジスト膜12の段差は形成されるが、その段差はなだらかな形状とすることができる。図34に容量素子の要部平面図を示す。容量素子を構成する下部電極10Eと上部電極11Eとは互いに異なる矩形形状をしており、下部電極10Eと上部電極11Eとが平面的に重なる重複領域と、下部電極10Eと上部電極11Eとが平面的に重ならない非重複領域とを有している。すなわち、図中のA-A’線方向においては、上部電極11Eの長さは下部電極10Eの長さよりも長く、図中のA-A’線方向と直交するB-B’線方向においては、下部電極10Eの長さが上部電極11Eの長さよりも短くなっている。従って、容量素子の端部には階段状の段差が形成されていることから、前述したように、容量素子の端部では下層レジスト膜12をなだらかな段差とすることができる。さらに、レジスト中間層13上には、フォトリソグラフィにより上層レジスト膜14のパターンが形成される。この上層レジスト膜14のパターンをマスクとしてレジスト中間層13をエッチングして、レジスト中間層13のパターンを形成する。次に、図29に示すように、下層レジスト膜12をエッチングして、下層レジスト膜12のパターンを形成する。ここで、図30に示すように、下層レジスト膜12を加工している際に、上層レジスト膜14は消失する。上層レジスト膜14が消失するとレジスト中間層13が露出するため、レジスト中間層13もエッチングされて若干薄くなる。次に、図31に示すように、レジスト中間層13をマスクとして、周辺回路領域およびスクライブ領域の周辺回路用マーク領域の第1導電膜導電膜10、n型の導電膜10na、およびp型の導電膜10pをエッチングする。このエッチングではレジスト中間層13もエッチングされて薄くなる。平坦な面上に形成されたレジスト中間層13は消失しないが、前述した急峻な段差を有する下層レジスト膜12上に形成されたレジスト中間層13は、第1導電膜導電膜10、n型の導電膜10na、およびp型の導電膜10pをエッチングする途中で消失することがある。レジスト中間層13が消失すると、図32に示すように、レジスト中間層13が消失した箇所から下層レジスト膜12がエッチングされ、さらに、下層レジスト膜12から露出したその下層の膜がエッチングされてしまう。これにより、メモリセル領域では、メモリマットのゲート長に沿った方向の最も外側に位置するダミーメモリセルを構成する窒化シリコン膜25、酸化シリコン膜24、および選択ゲート電極CGがエッチングされて、ダミーメモリセルの形状不良および異物発生による製造歩留まりの低下が生じる。また、スクライブ領域では、メモリ用マスクパターンMP3を構成する窒化シリコン膜25、酸化シリコン膜24、および第1導電膜導電膜10がエッチングされて、メモリ用マークパターンMP3の形状不良が生じ、以降の工程においてマスクパターンの合わせができなくなる。メモリセル領域のメモリマットの周辺にダミーパターンを配置することにより、下層レジスト膜12をなだらかな段差とすることもできるが、高耐圧を使用するメモリセルでは誤動作を防止するため、ダミーパターンを配置しないことが好ましい。また、スクライブ領域のメモリ用マークパターンMP3の周辺にダミーパターンを配置することにより、下層レジスト膜12をなだらかな段差とすることもできるが、露光装置の誤認識を防止するため、ダミーパターンを配置しないことが好ましい。実施の形態本発明の実施の形態による不揮発性メモリセルを有する半導体装置の製造方法の一例を図1~図27を用いて工程順に説明する。図1~図15および図18~図27は本実施の形態による半導体装置の製造工程中における周辺回路領域nMIS領域およびpMIS領域、スクライブ領域周辺回路用マーク領域第2領域およびメモリ用マーク領域第1領域、メモリセル領域本体セル領域およびダミーセル領域、および容量素子領域の要部断面図である。周辺回路領域にはnMISおよびpMISのゲート長方向の断面図を示し、メモリセル領域には選択用nMISおよびメモリ用nMISから構成される不揮発性メモリセルのゲート長方向の断面図を示している。図16は本実施の形態による半導体装置の概略平面図であり、周辺回路領域のゲート電極、スクライブ領域のマークパターン、およびメモリセル領域の選択ゲート電極を形成した後に、これらを平面視したとき概略平面図、図17は本願発明が適用される前の半導体装置の概略平面図であり、周辺回路領域のゲート電極、スクライブ領域のマークパターン、およびメモリセル領域の選択ゲート電極を形成した後に、これらを平面視したときの概略平面図である。メモリセル領域には複数の不揮発性メモリセルがアレイ状に形成されている。周辺回路領域に形成されるMISFETは、CPU等のプロセッサ、論理回路、入出力回路、デコーダ、昇圧回路、およびセンスアンプ等のメモリの周辺回路などを構成する。ここでは、低圧系nMISおよび低圧系pMISを例示するが、高圧系nMISおよび高圧系pMISなども同様に形成することができる。また、容量素子領域には、前述の図28に示すA-A’線に沿った容量素子の端部の要部断面図および前述の図28に示すA-A’線と直交するB-B’線に沿った容量素子の端部の要部断面図を示している。まず、図1に示すように、半導体基板この段階では半導体ウエハと称する平面略円形状の半導体の薄板1の主面に、例えば溝型の素子分離部STIおよびこれに取り囲まれるように配置された活性領域ACT等を形成する。すなわち半導体基板1の所定箇所に分離溝を形成した後、半導体基板1の主面上に、例えば酸化シリコン等の絶縁膜を堆積し、さらにその絶縁膜が分離溝内のみに残されるように、絶縁膜をCMPChemicalMechanicalPolishing法等によって研磨することで、分離溝内に絶縁膜を埋め込む。このようにして素子分離部STIを形成する。次に、図2に示すように、周辺回路領域の半導体基板1にn型不純物を選択的にイオン注入することにより、埋め込みnウェルNISOを形成する。続いてメモリセル領域、および周辺回路領域のnMIS領域の半導体基板1にp型不純物を選択的にイオン注入することによりpウェルPWを形成し、周辺回路領域のpMIS領域の半導体基板1にn型不純物を選択的にイオン注入することによりnウェルNWを形成する。次に、メモリセル領域の半導体基板1にp型不純物、例えばボロンを選択的にイオン注入する。これによりメモリセル領域の半導体基板1に、選択用nMISのチャネル形成用のp型の半導体領域5を形成する。同様に、周辺回路領域のnMIS領域およびpMIS領域のそれぞれの半導体基板1に所定の不純物をイオン注入する。これにより、周辺回路領域のnMIS領域およびpMIS領域のそれぞれの半導体基板1にチャネル形成用の半導体領域Dcを形成する。次に、半導体基板1に対して酸化処理を施すことにより、半導体基板1の主面に、例えば酸化シリコンからなる厚さ1~5nm程度のゲート絶縁膜第1ゲート絶縁膜4を形成する。ゲート絶縁膜4は、酸化シリコンに限らず、酸化ハフニウムHfSiONなどの高誘電率膜で形成してもよい。次に、図3に示すように、ゲート絶縁膜4上に第1導電膜、例えば非晶質シリコンからなる導電膜10をCVDChemicalVaporDeposition法により堆積する。導電膜10の厚さは、例えば100nm程度である。その後、メモリセル領域および容量素子領域の導電膜10にn型不純物をイオン注入法等によって導入することにより、第1導電膜からなるn型の導電膜10nを形成する。続いて、導電膜10およびn型の導電膜10n上に酸化シリコン膜24および窒化シリコン膜25を順次形成する。酸化シリコン膜24の厚さは、例えば10nm程度、窒化シリコン膜25の厚さは、例えば70nm程度である。次に、図4に示すように、メモリセル領域および容量素子領域の窒化シリコン膜25、酸化シリコン膜24、およびn型の導電膜10n、ならびにスクライブ領域の窒化シリコン膜25、酸化シリコン膜24、および導電膜10をフォトリソグラフィおよびドライエッチングを用いて順次パターニングする。これにより、メモリセル領域に、n型の導電膜10nからなる選択用nMISの選択ゲート電極CG、酸化シリコン膜24、および窒化シリコン膜25の積層膜から構成される複数のパターン第1パターンを第1方向ゲート幅方向に沿った方向に沿って形成する。選択ゲート電極CGの第1方向と直交する第2方向ゲート長方向に沿った方向の長さゲート長は、例えば80nm程度であり、隣り合う選択ゲート電極CGの間隔は、例えば160nm程度である。さらに、スクライブ領域のメモリ用マーク領域第1領域に、導電膜10、酸化シリコン膜24、および窒化シリコン膜25の積層膜から構成されるパターン第3パターンを形成する。さらに、容量素子領域に、n型の導電膜10nからなる下部電極10Eを形成する。次に、図5に示すように、フォトレジストパターンRP1によりメモリセル領域の本体セル領域を覆い、ドライエッチングを用いて周辺回路領域、メモリセル領域のダミーセル領域、スクライブ領域、および容量素子領域にある窒化シリコン膜25および酸化シリコン膜24を除去する。このとき、メモリマットの第2方向の最も外側に位置するダミーセル領域では、選択ゲート電極CGの上部にある窒化シリコン膜25および酸化シリコン膜24が除去されて、選択ゲート電極CGから構成されるパターン第2パターンが形成される。さらに、スクライブ領域のメモリ用マーク領域に、導電膜10から構成されるメモリ用マークパターンMP2第4パターンを形成する。このメモリ用マークパターンMP2は、メモリセル領域の半導体基板1へ不純物をイオン注入する際にマスクとなるフォトレジストパターンを形成するフォトリソグラフィ工程において用いられる合わせマークである。なお、本実施の形態では、スクライブ領域に形成されたメモリ用マークパターンMP2は、ゲート絶縁膜4を介して半導体基板1の主面上に形成されているが、素子分離部STI上に形成してもよい。次に、図6に示すように、上記フォトレジストパターンRP1を除去した後、選択ゲート電極CGおよびフォトレジストパターンRP2をマスクとして、メモリセル領域の半導体基板1の主面にn型不純物、例えばヒ素またはリンをイオン注入することにより、メモリ用nMISのチャネル形成用のn型の半導体領域8を形成する。上記フォトレジストパターンRP2を形成する際の合わせマークとして、スクライブ領域に形成されたメモリ用マークパターンMP2が用いられる。次に、図7に示すように、上記フォトレジストパターンRP2を除去した後、半導体基板1の主面上に、絶縁膜第2ゲート絶縁膜として例えば酸化シリコンからなる絶縁膜6b、トラップ準位を有する絶縁膜として例えば窒化シリコンからなる電荷蓄積層CSL、および絶縁膜として例えば酸化シリコンからなる絶縁膜6tを順次形成する。絶縁膜6bは、例えば熱酸化法またはISSGInSituSteamGeneration酸化法により形成され、電荷蓄積層CSLは、例えばCVD法により形成され、絶縁膜6tは、例えばCVD法またはISSG酸化法により形成される。絶縁膜6b,6tおよび電荷蓄積層CSLの合計の厚さは、例えば20nm程度を例示することができる。また、絶縁膜6b,6tは窒素を含んだ酸化シリコンで形成してもよく、電荷蓄積層CSLは、例えば酸化アルミニウムアルミナ、酸化ハフニウム、または酸化タンタルなど、窒化シリコンよりも高い誘電率を有する高誘電率膜を使用してもよい。次に、図8に示すように、半導体基板1の主面上に低抵抗多結晶シリコンからなる第2導電膜図示は省略を堆積する。この第2導電膜はCVD法により形成され、その厚さは、例えば50nm程度である。次に、フォトリソグラフィおよび異方性のドライエッチングを用いて、この第2導電膜を加工する。これにより、メモリセル領域の本体セル領域では、選択ゲート電極CG、酸化シリコン膜24、および窒化シリコン膜25の積層膜から構成されるパターンの両側面に絶縁膜6b,6tおよび電荷蓄積層CSLを介してサイドウォール11を形成する。このとき、メモリマットの第2方向の最も外側に位置するダミーセル領域の選択ゲート電極CGから構成されるパターンの両側面にも絶縁膜6b,6tおよび電荷蓄積層CSLを介してサイドウォール11が形成される。同時に、容量素子領域では、第2導電膜をフォトレジストパターンRP3で覆うことにより、絶縁膜6b,6tおよび電荷蓄積層CSLを介して上部電極11Eを形成する。次に、図9に示すように、上記フォトレジストパターンRP3を除去した後、フォトレジストパターンRP4をマスクとして、ドライエッチングを用いて、そこから露出するサイドウォール11を除去する。これにより、メモリセル領域の本体セル領域では、選択ゲート電極CG、酸化シリコン膜24、および窒化シリコン膜25の積層膜から構成されるパターンの片側面、ならびにメモリマットの第2方向の最も外側に位置するダミーセル領域の選択ゲート電極CGから構成されるパターンの片側面にメモリ用nMISのメモリゲート電極MGを形成する。メモリゲート電極MGのゲート長は、例えば65nm程度である。次に、図10に示すように、上記フォトレジストパターンRP4を除去した後、メモリセル領域では、選択ゲート電極CGとメモリゲート電極MGとの間および半導体基板1とメモリゲート電極MGとの間、容量素子領域では、下部電極10Eと上部電極11Eとの間のそれぞれの絶縁膜6b,6tおよび電荷蓄積層CSLを残して、その他の領域の絶縁膜6b,6tおよび電荷蓄積層CSLを選択的にエッチングする。容量素子領域では、絶縁膜6b,6tおよび電荷蓄積層CSLを容量絶縁膜誘電体膜として、選択ゲート電極CGと同一層の第1導電膜からなる下部電極10Eと、メモリゲート電極MGと同一層の第2導電膜からなる上部電極11Eとから構成される容量素子が形成される。容量素子は、例えば入力電圧よりも高い電圧を出力する電源回路に使用されるチャージポンプ回路を構成する。チャージポンプ回路は、複数の容量素子の接続状態をスイッチなどを用いて切り替えることによって電圧を上昇させることができる。なお、本実施の形態では、容量素子は、容量値の増加を図るためにゲート絶縁膜4を介して半導体基板1の主面上に形成されているが、素子分離部STI上に形成してもよい。容量素子を素子分離部STI上に形成すると、半導体基板1と下部電極10Eとからなる寄生容量は無視できる程小さいことから、安定して上記の動作を行うことができる。さらに、後の工程で形成される上部電極11Eに達するコンタクトホールの位置および下部電極10Eに達するコンタクトホールの位置が、フォトレジストパターンのずれ等によりずれたとしても、素子分離部STI上にずれるので、コンタクトホールを介して配線と半導体基板1とが短絡することもない。次に、図11に示すように、周辺回路領域のnMIS領域の導電膜10にn型不純物をイオン注入法等によって導入することにより、第1導電膜からなるn型の導電膜10naを形成する。また、周辺回路領域のpMIS領域の導電膜10にp型不純物をイオン注入法等によって導入することにより、第1導電膜からなるp型の導電膜10pを形成する。次に、図12に示すように、半導体基板1の主面上に下層レジスト膜12、レジスト中間層13、および上層レジスト膜14からなる3層レジスト膜を形成する。下層レジスト膜12は段差緩和用のレジストであり、例えば芳香族系樹脂からなる。また、レジスト中間層13はケイ素を含有する有機系材料または無機系材料からなり、例えばSOG法により形成される有機系ケイ素含有材料SOG膜またはプラズマCVD法により形成される無機系ケイ素含有材料酸化シリコン膜、窒化シリコン膜、または酸窒化シリコン膜等が用いられる。また、上層レジスト膜14は感光用のレジストであり、例えばケイ素を含有する樹脂からなる。このような3層レジスト膜を用いることにより、3層レジスト膜内、あるいはn型の導電膜10na、p型の導電膜10p、または導電膜10の表面からの光または電子線の反射および散乱を減少させて、解像力を向上させることができる。ところで、本願発明者らが本願発明に先駆けて検討したメモリセル領域に形成される全てのメモリセルでは、n型の導電膜10nからなる選択ゲート電極CGの上部に酸化シリコン膜24および窒化シリコン膜25が積層されていた前述の図28~図32参照。そのため、メモリマットの第2方向の最も外側のダミーセル領域にも、選択ゲート電極CG、酸化シリコン膜24、および窒化シリコン膜25の積層膜から構成されるパターンが配置されていた。しかし、本実施の形態では、メモリマットの第2方向の最も外側のダミーセル領域には、n型の導電膜10nからなる選択ゲート電極CGを配置するが、その上部には酸化シリコン膜24および窒化シリコン膜25は形成されていない。すなわち、メモリマットの第2方向の最も外側のダミーセル領域には、半導体基板1の主面からの高さが、上記従来の積層膜から構成されるパターンの約半分となる選択ゲート電極CGのみからなるパターンが配置されている。従って、本実施の形態では、メモリマットの第2方向の最も外側に位置する選択ゲート電極CGから構成されるパターンを覆う下層レジスト膜12の段差は、従来のメモリマットの第2方向の最も外側に位置する選択ゲート電極CG、酸化シリコン膜24、および窒化シリコン膜25の積層膜から構成されるパターンを覆う下層レジスト膜12の段差よりもなだらかとなる。これにより、下層レジスト膜12上に形成されるレジスト中間層13の厚さの均一性が向上し、メモリセル領域のメモリマットの端部において、所望する厚さを有するレジスト中間層13を形成することができる。また、本願発明者らが本願発明に先駆けて検討したスクライブ領域に形成される従来のメモリ用マークパターンMP3は、導電膜10、酸化シリコン膜24、および窒化シリコン膜25の積層膜から構成されていた前述の図28~図32参照。しかし、本実施の形態では、メモリ用マークパターンMP2は導電膜10のみから構成されており、メモリ用マークパターンMP2の半導体基板1の主面からの高さは、上記従来のメモリ用マークパターンMP3の半導体基板1の主面からの高さの約半分となる。従って、本実施の形態では、メモリ用マークパターンMP2の端部における下層レジスト膜12の段差は、従来のメモリ用マークパターンMP3の端部における下層レジスト膜12の段差よりもなだらかとなる。これにより、下層レジスト膜12上に形成されるレジスト中間層13の厚さの均一性が向上し、メモリ用マークパターンMP2の端部において、所望する厚さを有するレジスト中間層13を形成することができる。次に、図13に示すように、フォトリソグラフィにより上層レジスト膜14のパターンを形成した後、上層レジスト膜14のパターンをマスクとしてレジスト中間層13をエッチングして、レジスト中間層13のパターンを形成する。次に、図14に示すように、上層レジスト膜14およびレジスト中間層13のパターンをマスクとして下層レジスト膜12をエッチングして、下層レジスト膜12のパターンを形成する。この際、上層レジスト膜14も消失して、下層レジスト膜12およびレジスト中間層13からなるフォトレジストパターンRP5が形成される。次に、図15に示すように、フォトレジストパターンRP5をマスクとして周辺回路領域のn型の導電膜10naおよびp型の導電膜10pをドライエッチングすることにより、n型の導電膜10naからなる低圧系nMISのゲート電極GLnおよびp型の導電膜10pからなる低圧系pMISのゲート電極GLpを形成する。活性領域における低圧系nMISのゲート電極GLnおよび低圧系pMISのゲート電極GLpのゲート長は、例えば100nm程度である。さらに、スクライブ領域の周辺回路用マーク領域第2領域に、導電膜10から構成される周辺回路用マークパターンMP1第5パターンを形成する。この周辺回路用マークパターンMP1は、周辺回路領域の半導体基板1へ不純物をイオン注入する際にマスクとなるフォトレジストパターンを形成するフォトリソグラフィ工程における合わせマークである。前述したように、本願発明者らが本願発明に先駆けて検討した従来の半導体装置前述の図28~図32参照では、スクライブ領域のメモリ用マークパターンMP3の端部およびメモリセル領域のメモリマットの端部において、レジスト中間層13の薄膜化または消失が生じ、さらに、これを起因とするスクライブ領域のメモリ用マークパターンMP3およびメモリセル領域のメモリマットの第2方向の最も外側に位置するダミーメモリセルの加工不良が生じていた。しかし、本実施の形態では、下層レジスト膜12の段差をなだらかとすることにより、レジスト中間層13の薄膜化または消失を防止することができる。従って、スクライブ領域のメモリ用マークパターンMP2およびメモリセル領域のメモリマットの第2方向の最も外側に位置するダミーメモリセルの加工不良を防止することこができる。図16に、本実施の形態における、周辺回路領域の低圧系nMISのゲート電極GLnおよび低圧系pMISのゲート電極GLp、スクライブ領域の周辺回路用マークパターンMP1およびメモリ用マークパターンMP2、ならびにメモリセル領域本体セル領域およびダミーセル領域の選択ゲート電極CGを形成した後に、これらを上面視したときの概略平面図を示す。メモリセル領域には、メモリマットの第2方向の最も外側のダミーセル領域に、n型の導電膜10nからなる選択ゲート電極CGから構成されるパターン第2パターンが配置されており、その上部には酸化シリコン膜24および窒化シリコン膜25は形成されていない。さらに、メモリマットの第2方向の最も外側に配置された選択ゲート電極CGから構成されるパターン第2パターンを除いた本体セル領域には、n型の導電膜10nからなる選択ゲート電極CG、酸化シリコン膜24、および窒化シリコン膜25の積層膜から構成されるパターン第1パターンが配置されている。すなわち、メモリセル領域のメモリマットには、半導体基板1の主面から互いに高さの異なる2種類のパターン選択ゲート電極CG、酸化シリコン膜24、および窒化シリコン膜25の積層膜から構成されるパターン第1パターンと選択ゲート電極CGから構成されるパターン第2パターンが存在する。また、スクライブ領域には、導電膜10から構成される周辺回路用マークパターンMP1第5パターン、および導電膜10から構成されるメモリ用マークパターンMP2第4パターンが形成されている。また、周辺回路領域には、n型の導電膜10naからなる低圧系nMISのゲート電極GLn、およびp型の導電膜10pからなる低圧系pMISのゲート電極GLpが形成されている。すなわち、スクライブ領域に形成された周辺回路用マークパターンMP1第5パターンの半導体基板1の主面からの高さは、周辺回路領域に形成された低圧系nMISのゲート電極GLnおよび低圧系pMISのゲート電極GLpの半導体基板1の主面からの高さと同じである。一方、スクライブ領域に形成されたメモリ用マークパターンMP2第4パターンの半導体基板1の主面からの高さは、メモリマットの第2方向の最も外側のダミーセル領域に形成された選択ゲート電極CGから構成されるパターン第2パターンの半導体基板1の主面からの高さと同じであるが、本体セル領域に形成された選択ゲート電極CG、酸化シリコン膜24、および窒化シリコン膜25の積層膜から構成されるパターン第1パターンの半導体基板1の主面からの高さとは異なる。図17に、比較のために、本願発明者らが検討した従来の半導体装置前述の図28~図32参照における、周辺回路領域の低圧系nMISのゲート電極GLnおよび低圧系pMISのゲート電極GLp、スクライブ領域の周辺回路用マークパターンMP1およびメモリ用マークパターンMP2、ならびにメモリセル領域本体セル領域およびダミーセル領域の選択ゲート電極CGを形成した後に、これらを上面視したときの概略平面図を示す。メモリセル領域には、n型の導電膜10nからなる選択ゲート電極CG、酸化シリコン膜24、および窒化シリコン膜25の積層膜から構成されるパターンが配置されている。すなわち、メモリセル領域のメモリマットには、ダミーセル領域および本体セル領域ともに、半導体基板1の主面からの高さが全て同じパターンのみが存在する。また、スクライブ領域には、導電膜10から構成される周辺回路用マークパターンMP1、ならびに導電膜10、酸化シリコン膜24、および窒化シリコン膜25から構成されるメモリ用マークパターンMP2が形成されている。また、周辺回路領域には、n型の導電膜10naからなる低圧系nMISのゲート電極GLn、およびp型の導電膜10pからなる低圧系pMISのゲート電極GLpが形成されている。すなわち、スクライブ領域に形成された周辺回路用マークパターンMP1の半導体基板1の主面からの高さは、周辺回路領域に形成された低圧系nMISのゲート電極GLnおよび低圧系pMISのゲート電極の半導体基板1の主面からの高さと同じである。また、スクライブ領域に形成されたメモリ用マークパターンMP2の半導体基板1の主面からの高さは、スクライブ領域に形成された周辺回路用マークパターンMP1の半導体基板1の主面からの高さとは異なるが、メモリセル領域に形成された選択ゲート電極CG、酸化シリコン膜24、および窒化シリコン膜25の積層膜から構成されるパターンの半導体基板1の主面からの高さと同じである。次に、図18に示すように、半導体基板1の主面上に、例えば酸化シリコンからなる厚さ10nm程度の絶縁膜をCVD法により堆積した後、この絶縁膜を異方性のドライエッチングで加工する。これにより、メモリセル領域では、選択ゲート電極CG、酸化シリコン膜24、および窒化シリコン膜25の積層膜から構成されるパターンのメモリゲート電極MGが形成されていない側の側面、選択ゲート電極CGから構成されるパターンのメモリゲート電極MGが形成されていない側の側面、ならびにメモリゲート電極MGの側面にサイドウォール15を形成する。さらに、容量素子領域では、上部電極11Eの側面にサイドウォール15を形成し、周辺回路領域では、低圧系nMISのゲート電極GLnおよび低圧系pMISのゲート電極GLpの両側面にサイドウォール15を形成する。サイドウォール15のスペーサ長は、例えば6nm程度である。これにより、選択ゲート電極CGと半導体基板1との間のゲート絶縁膜4の露出していた側面、ならびにメモリゲート電極MGと半導体基板1との間の絶縁膜6b,6tおよび電荷蓄積層CSLの露出していた側面をサイドウォール15によって覆うことができる。このサイドウォール15が形成されることによって、後述の周辺回路領域のnMIS領域にn-型の半導体領域を形成する工程およびpMIS領域にp-型の半導体領域を形成する工程において、n-型の半導体領域およびp-型の半導体領域の実効チャネル長が大きくなり、低圧系nMISおよび低圧系pMISの短チャネル効果を抑制することができる。次に、その端部が、メモリセル領域の選択ゲート電極CG、酸化シリコン膜24、および窒化シリコン膜25の積層膜から構成されるパターンの上面に位置してメモリゲート電極MG側の選択ゲート電極CGの一部およびメモリゲート電極MGを覆うフォトレジストパターン16を形成した後、選択ゲート電極CG、酸化シリコン膜24、および窒化シリコン膜25の積層膜から構成されるパターン、メモリゲート電極MG、ならびにフォトレジストパターン16をマスクとしてn型不純物、例えばヒ素を半導体基板1の主面にイオン注入することにより、半導体基板1の主面にn-型の半導体領域2adを選択ゲート電極CGに対して自己整合的に形成する。上記フォトレジストパターン16を形成する際の合わせマークとして、スクライブ領域に形成されたメモリ用マークパターンMP2が用いられる。次に、図19に示すように、フォトレジストパターン16を除去した後、その端部がメモリセル領域の選択ゲート電極CG、酸化シリコン膜24、および窒化シリコン膜25の積層膜から構成されるパターンの上面に位置してメモリゲート電極MGと反対側の選択ゲート電極CGの一部を覆うフォトレジストパターン17を形成した後、選択ゲート電極CG、酸化シリコン膜24、および窒化シリコン膜25の積層膜から構成されるパターン、メモリゲート電極MG、およびフォトレジストパターン17をマスクとしてn型不純物、例えばヒ素を半導体基板1の主面にイオン注入することにより、半導体基板1の主面にn-型の半導体領域2asをメモリゲート電極MGに対して自己整合的に形成する。上記フォトレジストパターン17を形成する際の合わせマークとして、スクライブ領域に形成されたメモリ用マークパターンMP2が用いられる。ここでは、先にn-型の半導体領域2adを形成し、その後n-型の半導体領域2asを形成したが、先にn-型の半導体領域2asを形成し、その後n-型の半導体領域2adを形成してもよい。また、n-型の半導体領域2adを形成するn型不純物のイオン注入に続いて、p型不純物、例えばボロンを半導体基板1の主面にイオン注入し、n-型の半導体領域2adの下部を囲むようにp型の半導体領域を形成してもよい。次に、図20に示すように、周辺回路領域の低圧系nMIS領域の半導体基板1の主面に、フォトレジストパターンをマスクとしてn型不純物、例えばヒ素を半導体基板1の主面にイオン注入することにより、周辺回路領域の低圧系nMIS領域の半導体基板1の主面にn-型の半導体領域18をゲート電極GLnに対して自己整合的に形成する。上記フォトレジストパターンを形成する際の合わせマークとして、スクライブ領域に形成された周辺回路用マークパターンMP1が用いられる。同様に、周辺回路領域の低圧系pMIS領域の半導体基板1の主面に、フォトレジストパターンをマスクとしてp型不純物、例えばフッ化ボロンを半導体基板1の主面にイオン注入することにより、周辺回路領域の低圧系pMIS領域の半導体基板1の主面にp-型の半導体領域19をゲート電極GLpに対して自己整合的に形成する。上記フォトレジストパターンを形成する際の合わせマークとして、スクライブ領域に形成された周辺回路用マークパターンMP1が用いられる。次に、図21に示すように、半導体基板1の主面上に、例えば下層酸化シリコン膜、窒化シリコン膜、および上層酸化シリコン膜をCVD法により順次堆積し、これらを異方性のドライエッチングでエッチバックする。下層酸化シリコン膜の厚さは、例えば20nm程度、窒化シリコン膜の厚さは、例えば25nm程度、および上層酸化シリコン膜の厚さは、例えば50nm程度である。これにより、メモリセル領域では、選択ゲート電極CG、酸化シリコン膜24、および窒化シリコン膜25の積層膜から構成されるパターンのメモリゲート電極MGが形成されていない側の側面、選択ゲート電極CGから構成されるパターンのメモリゲート電極MGが形成されていない側の側面、ならびにメモリゲート電極MGの側面にサイドウォールSWを形成する。さらに、容量素子領域では、上部電極11Eの側面にサイドウォールSWを形成し、周辺回路領域では、低圧系nMISのゲート電極GLnおよび低圧系pMISのゲート電極GLpの両側面にそれぞれサイドウォールSWを形成する。次に、図22に示すように、周辺回路領域の低圧系pMIS領域の半導体基板1の主面に、フォトレジストパターン20をマスクとしてp型不純物、例えばボロンまたはフッ化ボロンを半導体基板1の主面にイオン注入することにより、低圧系pMISのゲート電極GLpに対してp型の半導体領域21を自己整合的に形成する。これにより、p-型の半導体領域19とp型の半導体領域21とからなる低圧系pMISのソースドレイン領域SDが形成される。上記フォトレジストパターン20を形成する際の合わせマークとして、スクライブ領域に形成された周辺回路用マークパターンMP1が用いられる。次に、図23に示すように、フォトレジストパターン20を除去した後、メモリセル領域および周辺回路領域の低圧系nMIS領域の半導体基板1の主面に、フォトレジストパターン22をマスクとしてn型不純物、例えばヒ素およびリンを半導体基板1の主面にイオン注入することにより、メモリセル領域では、n型の半導体領域2bを選択ゲート電極CGおよびメモリゲート電極MGに対して自己整合的に形成し、周辺回路領域では、低圧系nMISのゲート電極GLnに対してn型の半導体領域23を自己整合的に形成する。上記フォトレジストパターン22を形成する際の合わせマークとして、スクライブ領域に形成された周辺回路用マークパターンMP1またはメモリ用マークパターンMP2が用いられる。これにより、メモリセル領域では、n-型の半導体領域2adおよびn型の半導体領域2bからなるドレイン領域Drm、n-型の半導体領域2asおよびn型の半導体領域2bからなるソース領域Srmが形成される。また、周辺回路領域では、n-型の半導体領域18とn型の半導体領域23とからなる低圧系nMISのソースドレイン領域SDが形成される。次に、図24に示すように、フォトレジストパターン22を除去した後、メモリセル領域では、メモリゲート電極MGの上面、メモリマットの第2方向の最も外側に位置する選択ゲート電極CGの上面、およびn型の半導体領域2bの上面にシリサイド層3がサリサイドSalicide:SelfAlignsilicideプロセスにより形成される。シリサイド層3としては、例えばニッケルシリサイドまたはコバルトシリサイド等が使用される。さらに、周辺回路領域では、低圧系nMISのゲート電極GLnの上面およびn型の半導体領域23の上面、低圧系pMISのゲート電極GLpの上面およびp型の半導体領域21の上面にシリサイド層3が形成され、容量素子領域では、上部電極11EのサイドウォールSWとは平面的に重ならない部分の上面などにシリサイド層3が形成される。さらに、スクライブ領域では、周辺回路用マークパターンMP1の上面およびメモリ用マークパターンMP2の上面などにシリサイド層3が形成される。シリサイド層3を形成することにより、シリサイド層3と、その上部に形成されるプラグ等との接続抵抗を低減することができる。また、メモリセル領域では、メモリゲート電極MG、ソース領域Srm、およびドレイン領域Drm自身の抵抗を低減することができる。さらに、周辺回路領域では、低圧系nMISのゲート電極GLn、低圧系pMISのゲート電極GLp、およびソースドレイン領域SD自身の抵抗を低減することができる。ここまでの工程により、本実施の形態によるメモリセル領域に形成されるメモリセルおよびダミーメモリセル、周辺回路領域に形成される低圧系nMISおよび低圧系pMIS、ならびに容量素子が略完成する。次に、図25に示すように、半導体基板1の主面上に、絶縁膜として窒化シリコン膜9aをCVD法により堆積する。この窒化シリコン膜9aは、後述のコンタクトホールを形成する際に、エッチングストッパとして機能する。次に、図26に示すように、窒化シリコン膜9a上に絶縁膜として酸化シリコン膜9bを堆積する。酸化シリコン膜9bは、例えばTEOSTetraEthylOrthoSilicate;SiOC2H54とオゾンO3とをソースガスに用いたプラズマCVD法により堆積されたTEOS酸化膜である。続いて、酸化シリコン膜9bをCMP法により研磨することによって、窒化シリコン膜9aおよび酸化シリコン膜9bからなる層間絶縁膜9を形成する。次に、図27に示すように、メモリセル領域では、ドレイン領域Drm上のシリサイド層3に達するコンタクトホールCNTを層間絶縁膜9に形成する。さらに、周辺回路領域では、低圧系nMISのゲート電極GLn上およびソースドレイン領域SD上のシリサイド層3ならびに低圧系pMISのゲート電極GLp上およびソースドレイン領域SD上のシリサイド層3に達するコンタクトホールCAを形成する。さらに、容量素子領域では、上部電極11Eと下部電極10Eとが平面的に重ならない部分において、上部電極11Eおよび下部電極10Eのそれぞれの上面のシリサイド層3に達するコンタクトホールCBを形成する。図27では、説明簡略化のため、上部電極11Eに達するコンタクトホールCBのみを例示している。次に、コンタクトホールCNT内にプラグPLG、コンタクトホールCA内にプラグPA、およびコンタクトホールCB内にプラグPBを形成する。プラグPLG,PA,PBは、例えばチタンと窒化チタンとの積層膜からなる相対的に薄いバリア膜、およびそのバリア膜に包まれるように形成されたタングステンまたはアルミニウム等からなる相対的に厚い導電膜からなる積層膜によって構成される。その後、層間絶縁膜9上に、例えば銅またはアルミニウムを主成分とする第1層配線M1を形成する。これ以降は、通常の半導体装置の製造工程を経て、不揮発性メモリを有する半導体装置を製造する。このように、本実施の形態によれば、下層レジスト膜12、レジスト中間層13、および上層レジスト膜14からなる3層レジスト膜において、下層レジスト膜12に急峻な段差を形成しないことにより、レジスト中間層13が、下層レジスト膜12に急峻な段差が形成された箇所において薄くなることを防ぐことができる。その結果、3層レジスト膜をパターニングする際に、3層レジスト膜に被覆された膜が、レジスト中間層13の消失によりエッチングされるのを防ぐことができる。これにより、スプリットゲート構造の不揮発性メモリセルを有する半導体装置の製造歩留まりを向上させることができる。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。"