"a所定の関連を有する所定枚数の半導体ウェハ上に形成された各半導体チップについて、ウェハ状態またはチップ状態でその電気的特性を検査し、良否の判定を行う工程と、b前記所定枚数の半導体ウェハ上の前記半導体チップの前記判定結果から、前記判定結果が否である前記半導体チップの割合を、前記半導体チップの前記半導体ウェハ上の位置を示すウェハアドレス毎に不良率として算出する工程と、c前記不良率が閾値以上と算出された前記ウェハアドレスに係る前記半導体チップについて、前記判定結果が良の場合に当該判定結果を否に更新する工程と、を備える、半導体チップテスト方法。前記工程aは、同一製造装置で製造された、又は同一インゴットに属する、前記半導体ウェハ上に形成された前記半導体チップの電気的特性を検査し、良否判定する工程である、請求項1に記載の半導体チップテスト方法。dいずれかの前記ウェハアドレスの前記不良率が前記閾値以上である場合に、アラームを発信する工程をさらに備える、請求項1又は2に記載の半導体チップテスト方法。e前記工程a、cで否判定された前記半導体チップに対して、否判定されたことを示す情報をマーキングする工程をさらに備える、請求項1~3のいずれかに記載の半導体チップテスト方法。fウェハ状態で検査を行う場合、前記工程aの後、前記所定枚数の前記半導体ウェハをカセットに収納する工程をさらに備える、請求項1~4のいずれかに記載の半導体チップテスト方法。gチップ状態で検査を行う場合、前記工程aの後、各前記半導体チップをトレイに収納する工程をさらに備える、請求項1~3のいずれかに記載の半導体チップテスト方法。前記工程gは、g1前記半導体チップを前記判定順に前記トレイに収納する工程と、g2前記工程g1及び前記工程cの後、前記半導体チップを前記判定結果別に前記トレイに再収納する工程と、を備える、請求項6に記載の半導体チップテスト方法。前記工程gは、トレイIDが付与された前記トレイに前記半導体チップを収納する工程である、請求項6又は7に記載の半導体チップテスト方法。i前記工程aの前に、前記ウェハアドレスを含むID情報を、前記半導体チップ上から認識可能にして各前記半導体チップに書き込む工程をさらに備える、請求項6又は7に記載の半導体チップテスト方法。前記工程iは、前記ID情報をAlパターンで形成する、請求項9に記載の半導体チップテスト方法。前記工程iは、前記半導体チップのパッシベーション膜上に前記ID情報を書き込む工程である、請求項9に記載の半導体チップテスト方法。前記工程iは、前記ID情報を2次元バーコードで形成する工程である、請求項9に記載の半導体チップテスト方法。所定の関連を有する所定枚数の半導体ウェハ上に形成された各半導体チップについて、ウェハ状態またはチップ状態でその電気的特性を検査し、良否の判定を行う判定手段と、所定枚数の前記半導体ウェハ上の前記半導体チップの前記判定結果から、否判定した前記半導体チップの割合を前記ウェハアドレス毎に不良率として算出する不良率算出手段と、前記不良率が閾値以上と算出された前記ウェハアドレスに係る前記半導体チップについて、前記判定結果が良の場合に当該判定結果を否に更新する判定更新手段と、を備える、半導体チップテスト装置。前記所定の関連とは、同一製造装置で製造された、又は同一インゴットに属することを示す、請求項13に記載の半導体チップテスト装置。いずれかの前記ウェハアドレスの前記不良率が前記閾値以上である場合に、装置外部にアラームを発信するアラーム手段をさらに備える、請求項13又は14に記載の半導体チップテスト装置。前記判定手段で否判定された前記半導体チップ、及び前記判定更新手段で前記判定結果を否に更新された前記半導体チップに対して、否判定されたことを示す情報をマーキングするマーキング手段をさらに備える、請求項13~15のいずれかに記載の半導体チップテスト装置。前記判定手段は、ウェハ状態で前記半導体チップの電気的特性を検査する手段であり、前記判定手段で判定された前記半導体ウェハを前記所定枚数単位でカセットに収納するカセット収納手段をさらに備える、請求項13~16のいずれかに記載の半導体チップテスト装置。前記判定手段は、チップ状態で前記半導体チップの電気的特性を検査する手段であり、前記判定手段で判定された各前記半導体チップをトレイに収納するトレイ収納手段をさらに備える、請求項13~15のいずれかに記載の半導体チップテスト装置。前記トレイ収納手段は、前記判定手段で判定された複数の前記半導体チップを、前記判定更新手段の更新状況に応じ前記判定結果別に分けて収納する、請求項18に記載の半導体チップテスト装置。前記トレイ収納手段は、トレイIDを有するトレイに前記半導体チップを収納する、請求項18又は19に記載の半導体チップテスト装置。前記半導体チップには、当該半導体チップ上から認識可能にして前記ウェハアドレスを含むID情報が書き込まれた、請求項18又は19に記載の半導体チップテスト装置。前記ID情報は前記半導体チップのパッシベーション膜上に形成された、請求項21に記載の半導体チップテスト装置。前記ID情報は2次元バーコードで形成された、請求項21又は22に記載の半導体チップテスト装置。請求項13~23のいずれかに記載の半導体チップテスト装置の各構成要素が出力する情報を互いに関連付けて一元管理するデータサーバーをさらに備える、請求項13~23のいずれかに記載の半導体チップテスト装置。半導体ウェハ以下、ウェハとも称する内に結晶欠陥があったり、半導体の製造プロセス装置の異常があったりすると、ウェハ上の特定の位置で電気的特性が否となりやすい傾向がある。従来の半導体チップテスト装置では、上記特定の位置に微小な欠陥がある場合でも、電気的特性で判別できない場合には良判定してしまうため、実際には欠陥がある半導体チップ以下、チップとも称するの出荷を許容してしまうという問題点が生じていた。本発明は上述の問題点に鑑み、高い信頼性を有する半導体チップテスト方法及び半導体チップテスト装置の提供を目的とする。本発明の半導体チップテスト方法は、a所定の関連を有する所定枚数の半導体ウェハ上に形成された各半導体チップについて、ウェハ状態またはチップ状態でその電気的特性を検査し、良否の判定を行う工程と、b所定枚数の半導体ウェハ上の半導体チップの判定結果から、判定結果が否である半導体チップの割合を、半導体チップの半導体ウェハ上の位置を示すウェハアドレス毎に不良率として算出する工程と、c不良率が閾値以上と算出されたウェハアドレスに係る半導体チップについて、判定結果が良の場合に当該判定結果を否に更新する工程と、を備える。本発明の半導体チップテスト装置は、所定の関連を有する所定枚数の半導体ウェハ上に形成された各半導体チップについて、ウェハ状態またはチップ状態でその電気的特性を検査し、良否の判定を行う判定手段と、所定枚数の半導体ウェハ上の半導体チップの判定結果から、否判定した半導体チップの割合をウェハアドレス毎に不良率として算出する不良率算出手段と、不良率が閾値以上と算出されたウェハアドレスに係る半導体チップについて、判定結果が良の場合に当該判定結果を否に更新する判定更新手段と、を備える。本発明の半導体チップテスト方法は、a所定の関連を有する所定枚数の半導体ウェハ上に形成された各半導体チップについて、ウェハ状態またはチップ状態でその電気的特性を検査し、良否の判定を行う工程と、b所定枚数の半導体ウェハ上の半導体チップの判定結果から、判定結果が否である半導体チップの割合を、半導体チップの半導体ウェハ上の位置を示すウェハアドレス毎に不良率として算出する工程と、c不良率が閾値以上と算出されたウェハアドレスに係る半導体チップについて、判定結果が良の場合に当該判定結果を否に更新する工程とを備えるので、高い信頼性を持つ半導体チップのみ良判定することが可能である。本発明の半導体チップテスト装置は、所定の関連を有する所定枚数の半導体ウェハ上に形成された各半導体チップについて、ウェハ状態またはチップ状態でその電気的特性を検査し、良否の判定を行う判定手段と、所定枚数の半導体ウェハ上の半導体チップの判定結果から、否判定した半導体チップの割合をウェハアドレス毎に不良率として算出する不良率算出手段と、不良率が閾値以上と算出されたウェハアドレスに係る半導体チップについて、判定結果が良の場合に当該判定結果を否に更新する判定更新手段と、を備えるので、高い信頼性を持つ半導体チップのみ良判定することが可能である。実施の形態1<構成>図1は、実施の形態1に係る半導体チップテスト装置10の構成を示すブロック図である。半導体チップテスト装置10は、判定手段1、カセット収納手段2、マーキング手段3、不良率算出手段4、不良率判定手段5、判定更新手段6、アラーム手段7を備えている。半導体チップテスト装置10は、同一製造装置で製造されたウェハ、あるいは同一インゴットに属するウェハ等の所定の関連を有するウェハを所定枚数単位でテストする。以下、上記所定枚数単位のウェハをウェハ群と呼ぶ。判定手段1は、ウェハ上の各チップの電気的特性の良否判定を行う。そして、各チップの判定結果と、当該チップのウェハ上の位置を示すウェハアドレスや各ウェハに固有の番号であるウェハ番号を紐付けた判定データを作成し、不良率算出手段4へ出力する。カセット収納手段2は、判定手段1での判定を終えた半導体ウェハ群を、図2に示すようにカセットに収納する。マーキング手段3は、判定手段1や後述の判定更新手段6から判定データを受けて、否判定されたチップに、否判定されたことを示す情報をマーキングする。不良率算出手段4は、判定手段1から各チップの判定データを受ける。そして、半導体ウェハ群の全チップについての判定データが集まったところで、ウェハアドレス毎に否判定となったチップ数を集計し、否判定の割合を不良率として算出する。不良率判定手段5は、不良率算出手段4からウェハアドレス毎の不良率を受け、これらが予め定めた閾値以上であるか否かを判定して、判定結果を判定更新手段6およびアラーム手段7に出力する。判定更新手段6は、不良率判定手段5からウェハ群の全チップの判定データと、ウェハアドレス毎の不良率の判定結果を受ける。そして、閾値以上の不良率を有するウェハアドレスがある場合には、同一半導体ウェハ群の中で当該ウェハアドレスを有するチップの判定結果を参照し、良判定のチップがあれば、判定結果を否に更新する。アラーム手段7は、不良率判定手段5からウェハアドレス毎の不良率の判定結果を受け、閾値以上の不良率を有するウェハアドレスがある場合には、アラームを装置外部に発信する。例えば、不良率が閾値以上となったウェハアドレスを装置のインタフェースに表示する等の方法を採る。<動作>図3は、実施の形態1の半導体チップテスト装置10の構成を動作を考慮して説明する図である。図3において、各点線枠が図1の各ブロックに対応しており、例えば参照符号1を付した点線枠内には、判定手段1が行う処理を示している。図4は、実施の形態1の半導体チップテスト装置10の動作を示すフローチャートである。以下、図4に沿って半導体チップテスト装置10の動作を説明する。まず、判定手段1が半導体ウェハ上の各半導体チップの電気的特性をテストし、良否判定を行うステップS1。各チップの判定データは判定手段1からマーキング手段3に送られ、否判定されたチップには、否判定されたことを示す情報がマーキング手段3によってマーキングされるステップS2,S3。次に、判定手段1においてウェハ群のチップを全て判定したか否かを判断しステップS4、未だであればステップS1に戻って残りのチップの判定を行う。判定手段1がウェハ群の全チップの判定を終えると、ウェハ群はカセット収納手段2によりカセットに収納され、不良率算出手段4が不良率を算出する間待機するステップS5、図2参照。なお、カセット収納手段2は任意のウェハがカセット内のどの位置に収納されているかを示す収納位置情報を作成している。不良率算出手段4は判定手段1から、各チップの判定データを受けている。そして、ウェハ群の全チップについての判定データに基づき、ウェハアドレス毎に否判定されたチップ数を集計して不良率を算出するステップS6。次に、不良率判定手段5は、ステップS6で算出した不良率が予め定めた閾値以上であるか否かを判断するステップS7。各ウェハアドレスの不良率が全て閾値以下であれば、処理を終了する。閾値以上の不良率となったウェハアドレスがあれば、判定更新手段6が不良率判定手段5からウェハアドレス毎の不良率の判定結果を受け、さらに不良率算出手段4からウェハ群の全チップの判定データを受けて、同一ウェハ群の中で不良率が閾値を超えたウェハアドレスを有するチップのうち、判定結果が良であるチップの判定結果を否に更新するステップS8。すなわち、当該半導体チップの判定データを書き換える。ステップS8で書き換えられた判定データはマーキング手段3に送られ、マーキング手段3は、判定結果を更新したチップが属するウェハを、カセット収納手段2の収納位置情報を参照して取り出し、当該チップに否判定されたことを示す情報をマーキングするステップS9。特定のウェハアドレスで不良率が高い場合、当該ウェハアドレスをもち良判定されたチップは、電気的特性から検知できない微小な欠陥が発生している可能性が高いと考えられる。そこで、当該ウェハアドレスをもつチップを全て否判定とすることにより、信頼性の高いチップのみを残し、素子の組立てに使用することが出来る。また、判定更新手段6による判定結果の更新と並行して、アラーム手段7がアラームを発信し、不良率が閾値以上となったウェハアドレスを装置外部に報知するステップS8。これにより、半導体チップテスト装置10のユーザーは、各チップの判定結果を確認することなく、特定のウェハアドレスに異常が多いことを把握することが可能で、製造プロセスへのフィードバックを行うことが出来る。<変形例>なお、以上の説明では、半導体チップテスト装置10の各構成要素間で情報の伝達を行っていたが、図5に示すように、これらの情報を一括管理するデータサーバーを設け、各構成要素はデータサーバーとの間で情報の受け渡しを行うことによって動作をすることとしても良い。データサーバーが一括管理する情報としては、判定手段1が出力する判定結果、判定データや、不良率算出手段4が出力するウェハアドレス毎の不良率、不良率判定手段5が出力するウェハアドレス毎の不良率判定結果、マーキング手段3がマーキングしたチップの情報を示すマーキング情報、カセット収納手段2が作成する収納位置情報などがある。これらの情報を関連する情報は紐付けしてデータサーバーで一括管理すれば、データの管理、抽出が容易となる。<効果>実施の形態1の半導体チップテスト方法は、a所定の関連を有する所定枚数の半導体ウェハ上に形成された各半導体チップについて、ウェハ状態またはチップ状態でその電気的特性を検査し、良否判定する工程と、b前記所定枚数の半導体ウェハ上の半導体チップの判定結果から、判定結果が否である半導体チップの割合を、半導体チップの半導体ウェハ上の位置を示すウェハアドレス毎に不良率として算出する工程と、c不良率が閾値以上と算出されたウェハアドレスに係る半導体チップについて、判定結果が良の場合に当該判定結果を否に更新する工程と、を備えるので、高い信頼性を持つ半導体チップのみ良判定することが可能である。また、実施の形態1の半導体チップテスト方法において、工程aは、同一製造装置で製造された、又は同一インゴットに属する、半導体ウェハ上に形成された半導体チップの電気的特性を検査し、良否判定する工程である。こうした関係にある半導体ウェハでは、結晶欠陥や製造プロセス装置の異常による欠陥が特定の位置ウェハアドレスに現れるため、所定枚数の半導体ウェハにおける不良率が高いウェハアドレスの半導体チップを否判定とすることにより、高い信頼性を持つ半導体チップのみ良判定することが可能である。また、実施の形態1の半導体チップテスト方法は、dいずれかのウェハアドレスの不良率が閾値以上である場合に、アラームを発信する工程をさらに備えるので、本方法のユーザーは、各チップの判定結果を確認することなく、特定のウェハアドレスに異常が多いことを把握し、製造プロセスへのフィードバックを行うことが出来る。また、実施の形態1の半導体チップテスト方法は、e工程a、cで否判定された前記半導体チップに対して、否判定されたことを示す情報をマーキングする工程をさらに備えるので、半導体チップのマーキングを参照して、良判定の半導体チップのみを用いて半導体素子の組立てが可能になる。また、実施の形態1の半導体チップテスト方法は、fウェハ状態で検査を行う場合、工程aの後、前記所定枚数の半導体ウェハをカセットに収納する工程をさらに備えるので、ウェハアドレス毎の不良率を算出する等の処理を行う間、半導体ウェハをカセット内で待機させることが可能である。実施の形態1の半導体チップテスト装置は、所定の関連を有する所定枚数の半導体ウェハ上に形成された各半導体チップについて、ウェハ状態またはチップ状態でその電気的特性を検査し、良否の判定を行う判定手段1と、所定枚数の半導体ウェハ上の半導体チップの判定結果から、否判定した半導体チップの割合をウェハアドレス毎に不良率として算出する不良率算出手段4と、不良率が閾値以上と算出されたウェハアドレスに係る半導体チップについて、判定結果が良の場合に当該判定結果を否に更新する判定更新手段6と、を備えるので、高い信頼性を持つ半導体チップのみ良判定することが可能である。また、実施の形態1の半導体チップテスト装置において、前記所定の関連とは、同一製造装置で製造された、又は同一インゴットに属することを示す。こうした関係にある半導体ウェハでは、結晶欠陥や製造プロセス装置の異常による欠陥が特定の位置ウェハアドレスに現れるため、所定枚数の半導体ウェハにおける不良率が高いウェハアドレスの半導体チップを否判定とすることにより、高い信頼性を持つ半導体チップのみ良判定することが可能である。また、実施の形態1の半導体チップテスト装置は、いずれかのウェハアドレスの不良率が閾値以上である場合に、装置外部にアラームを発信するアラーム手段7をさらに備えるので、本装置のユーザーは、各チップの判定結果を確認することなく、特定のウェハアドレスに異常が多いことを把握し、製造プロセスへのフィードバックを行うことが出来る。また、実施の形態1の半導体チップテスト装置は、判定手段1で否判定された半導体チップ、及び判定更新手段6で判定結果を否に更新された半導体チップに対して、否判定されたことを示す情報をマーキングするマーキング手段3をさらに備えるので、本装置のユーザーは、半導体チップのマーキングを参照し、良判定の半導体チップのみを用いて半導体素子の組立てが可能になる。また、実施の形態1の半導体チップテスト装置において、判定手段1は、ウェハ状態で半導体チップの電気的特性を検査する手段であり、判定手段1で判定された半導体ウェハを所定枚数単位でカセットに収納するカセット収納手段2をさらに備えるので、ウェハアドレス毎の不良率を算出する等の処理を行う間、半導体ウェハをカセット内で待機させることが可能である。また、実施の形態1の半導体チップテスト装置は、各構成要素が出力する情報を互いに関連付けて一元管理するデータサーバーをさらに備えるので、データの管理、抽出が容易となる。実施の形態2<構成>図6は、実施の形態2の半導体チップテスト装置11の構成を示すブロック図である。図6において、実施の形態1と同一又は対応する構成要素には同一の参照符号を付している。半導体チップテスト装置11は、実施の形態1の半導体チップテスト装置10の構成からマーキング手段3とカセット収納手段2を排し、トレイ収納手段8を加えたものである。半導体チップテスト装置11は、実施の形態1の半導体チップテスト装置10と同様、同一製造装置で製造された、あるいは同一インゴットに属する所定枚数の半導体ウェハ半導体ウェハ群単位で半導体チップのテストを行う装置である。ただし、ダイシング済みの半導体ウェハを用いてチップ状態で電気的特性の検査を行う点が実施の形態1の半導体チップテスト装置10とは異なる。判定手段1は、ダイシングされたウェハからチップをピックアップし、チップの電気的特性をテストして良否判定を行う。そして、判定結果をウェハアドレス及びウェハ番号と紐付けした判定データとして、不良率算出手段4へ出力する。不良率算出手段4、不良率判定手段5、アラーム手段7、判定更新手段6は実施の形態1と同様であるため、説明を省略する。トレイ収納手段8は、判定手段1での判定を終えた半導体チップをトレイIDが付与されたトレイに収納する。<動作>図7は、実施の形態1の半導体チップテスト装置10の構成を動作を考慮して説明する図である。図7において、各点線枠が図6の各ブロックに対応しており、例えば参照符号1を付した点線枠は判定手段1が行う処理を示している。図8は、実施の形態2の半導体チップテスト装置11の動作を示すフローチャートである。以下、図5に沿って半導体チップテスト装置11の動作を説明する。まず、判定手段1がダイシング済みのウェハからチップを取り出し、電気的特性を検査して良否判定を行うステップS11。良否判定されたチップは、トレイ収納手段8によって順次プレトレイ図9参照に収納されるステップS12。プレトレイにはトレイIDが付されている。任意の半導体チップについて、その判定データ、収納されたトレイのトレイID、トレイ内のどこに半導体チップが収納されているかを示すロケーション情報は、トレイ収納手段が全て紐付けて収納情報として管理しているステップS13。これにより、半導体チップ内に直接書き込まなくても、トレイ内のチップの固有情報を把握することが出来る。次に、判定手段1がウェハ群のチップを全て判定したか否かを判断しステップS14、未だであればステップS11に戻って残りのチップの判定を行う。ウェハ群のチップを全て判定したら、不良率算出手段4でウェハアドレス毎の不良率を算出する。不良率算出手段4は判定手段1から随時、チップの判定結果と、これに紐付けられたウェハアドレス、ウェハ番号を受けている。ウェハ群の全てのチップについてのこれらの情報に基づき、ウェハアドレス毎に否判定されたチップ数を集計し、不良率を算出するステップS15。次に、不良率判定手段5は、ステップS15で算出した不良率が予め定めた閾値以上であるか否かを判断するステップS16。各ウェハアドレスの不良率が全て閾値以下であれば、処理を終了する。閾値以上の不良率となったウェハアドレスがあれば、判定更新手段6が不良率判定手段5からウェハアドレス毎の不良率の判定結果を受け、さらに不良率算出手段4からウェハ群の全半導体チップの判定データを受けて、同一ウェハ群の中で不良率が閾値を超えたウェハアドレスを有する半導体チップのうち、判定結果が良である半導体チップの判定結果を否に更新するステップS17。すなわち、当該チップの判定データを書き換える。次に、トレイ収納手段8がチップの再収納を行うステップS18。トレイ収納手段8は判定手段1からウェハ群の全チップの判定データを受け、さらに判定更新手段6から更新した判定データを受けており、この両者に基づき収納情報を参照しながら、図9に示すように良判定のチップを良トレイに、否判定のチップを否トレイに収納する。このように判定結果別に半導体チップを収納することによって、半導体素子の組立て時に信頼性の高い良判定の半導体チップのみ使うことが容易になる。その後、トレイ収納手段8において収納情報を更新するステップS19。また、判定更新手段6による判定結果の更新と並行して、アラーム手段7がアラームを発信し、不良率が閾値以上となったウェハアドレスを装置外部に報知するステップS18。これにより、半導体チップテスト装置11のユーザーは、各チップの判定結果を確認することなく、特定のウェハアドレスに異常が多いことを把握することが可能で、製造プロセスへのフィードバックを行うことが出来る。<変形例>なお、図10に示すように、各半導体チップに予めウェハアドレスを含むID情報を半導体チップ上から読み取り可能にして書き込んでおいても良い。そうすれば、トレイ収納手段で収納情報を管理しなくても、各半導体チップのID情報を読み取ることによって、所望のウェハ番号、ウェハアドレスを有する半導体チップを探索することができるので、トレイの再収納が可能である。また、ID情報をAlパターンで形成する場合は、半導体チップの表面電極をAlで形成するプロセスと同時にID情報を形成できるので、製造工程を増やすことなくID情報を形成することが可能である。また、ID情報を半導体チップのパッシベーション膜上に形成すれば、読み取りが容易であり、ID情報を形成することによる電気的特性への影響を少なくすることが可能である。また、ID情報を2次元バーコードで形成する場合には、多くの情報を書き込むことが可能なので、ウェハアドレスの他、ロット中のウェハ位置など他のプロセス情報も書き込むことが可能である。また、以上の説明では、半導体チップテスト装置11の各構成要素間で情報の伝達を行っていたが、図11に示すように、これらの情報を一括管理するデータサーバーを設け、各構成要素はデータサーバーとの間で情報の受け渡しを行うことによって動作をすることとしても良い。データサーバーが一括管理する情報としては、判定手段1が出力する判定結果、判定データや、不良率算出手段4が出力するウェハアドレス毎の不良率、不良率判定手段5が出力するウェハアドレス毎の不良率判定結果、トレイ収納手段8における収納情報などがある。これらの情報を関連する情報は紐付けしてデータサーバーで一括管理すれば、データの管理、抽出が容易となる。<効果>実施の形態2に係る半導体チップテスト方法は、gチップ状態で検査を行う場合、工程aの後、各半導体チップをトレイに収納する工程を備えるので、ウェハアドレス毎の不良率を算出し判定する間、トレイ内で半導体チップを待機させることが出来る。また、実施の形態2に係る半導体チップテスト方法において、工程gは、g1半導体チップを良否判定順にトレイプレトレイに収納する工程と、g2工程g1及び工程cの後、半導体チップを判定結果別にトレイ良トレイ、否トレイに再収納する工程とを備えるので、半導体素子の組立て時に信頼性の高い良判定の半導体チップのみ使うことが容易になる。また、実施の形態2に係る半導体チップテスト方法において、工程gは、トレイIDが付与されたトレイプレトレイ、良トレイ、否トレイに半導体チップを収納する工程であるので、任意の半導体チップについて、その判定データ、収納されたトレイのトレイID、ロケーション情報を全て紐付けて収納情報として管理することにより、半導体チップ内に直接書き込まなくても、トレイ内のチップの固有情報を把握することが出来る。また、実施の形態2に係る半導体チップテスト方法は、i工程aの前に、ウェハアドレスを含むID情報を、半導体チップ上から認識可能にして各半導体チップに書き込む工程をさらに備えるので、トレイ収納手段で収納情報を管理しなくても、各半導体チップのID情報を読み取ることによって、所望のウェハ番号、ウェハアドレスを有する半導体チップを探索することができるので、トレイの再収納が可能になる。また、実施の形態2に係る半導体チップテスト方法において、工程iでID情報をAlパターンで形成すれば、半導体チップの表面電極をAlで形成するプロセスと同時にID情報を形成できるので、製造工程を増やすことなくID情報を形成することが可能である。また、実施の形態2に係る半導体チップテスト方法において、工程iで半導体チップのパッシベーション膜上にID情報を書き込めば、読み取りが容易であり、ID情報を形成することによる電気的特性への影響を少なくすることが可能になる。また、実施の形態2に係る半導体チップテスト方法において、工程iでID情報を2次元バーコードで形成すれば、多くの情報を書き込むことが可能なので、ウェハアドレスの他、ロット中のウェハ位置など他のプロセス情報も書き込むことが可能である。実施の形態2に係る半導体チップテスト装置において、判定手段1は、チップ状態で半導体チップの電気的特性を検査する手段であり、判定手段1で判定された各半導体チップをトレイに収納するトレイ収納手段8をさらに備えるので、不良率算出手段4がウェハアドレス毎の不良率を算出し判定する間、トレイ内で半導体チップを待機させることが出来る。また、実施の形態2に係る半導体チップテスト装置において、トレイ収納手段8は、判定手段1で判定された複数の半導体チップを、判定更新手段6の更新状況に応じ判定結果別に分けて収納するので、半導体素子の組立て時に信頼性の高い良判定の半導体チップのみ使うことが容易になる。また、実施の形態2に係る半導体チップテスト装置において、トレイ収納手段8は、トレイIDを有するトレイに半導体チップを収納するので、任意の半導体チップについて、その判定データ、収納されたトレイのトレイID、ロケーション情報を全て紐付けて収納情報として管理することにより、半導体チップ内に直接書き込まなくても、トレイ内のチップの固有情報を把握することが出来る。また、実施の形態2に係る半導体チップテスト装置において、半導体チップ上から認識可能にしてウェハアドレスを含むID情報が書き込まれた半導体チップを用いれば、トレイ収納手段で収納情報を管理しなくても、各半導体チップのID情報を読み取ることによって、所望のウェハ番号、ウェハアドレスを有する半導体チップを探索することができるので、トレイの再収納が可能になる。また、実施の形態2に係る半導体チップテスト装置において、半導体チップのパッシベーション膜上にID情報が形成された半導体チップを用いれば、ID情報の読み取りが容易で、かつID情報が形成されたことによる電気的特性への影響を少なくすることが可能になる。また、実施の形態2に係る半導体チップテスト装置において、2次元バーコードで形成されたID情報を書き込んだ半導体チップを用いれば、ウェハアドレスの他、ロット中のウェハ位置など多くのプロセス情報をID情報として書き込むことが可能である。"