多層配線基板上に1個以上の半導体素子と1個以上の受動部品が実装され、前記多層配線基板とその上に実装された前記半導体素子とのギャップにアンダーフィル樹脂を充填することにより、フリップチップ実装部である半導体素子実装エリアを形成し、その半導体素子実装エリアの外周部と前記受動部品の周囲を樹脂で充填した半導体パッケージ基板において、充填した樹脂の一部に、はんだ及びアウトガスの抜き孔を設けることを特徴とする半導体パッケージ基板。樹脂に設けたはんだ及びアウトガスの抜き孔により、接続部の一部、または全体、または受動素子全体が露出されていることを特徴とする請求項1に記載の半導体パッケージ基板。多層配線基板の半導体素子実装エリアが形成された面の裏面に、2次実装を目的とした電極を設け、220°C以上の加熱を通じて、外部基板に接続したことを特徴とする請求項1または2に記載の半導体パッケージ基板。しかしながら、半導体部品や電子部品を樹脂などで封止し、さらに2次実装のためのBGAボール実装時や、マザーボードへの接続のためにリフロー処理により加熱されることにより、パッケージ基板や封止樹脂からアウトガスが発生し、半導体部品や電子部品と樹脂とのわずかな隙間が生じる。そこに溶融したはんだが流れ込むことによって電極間が短絡するはんだフラッシュと呼ばれる現象が発生するという問題があった。本発明は、上述の問題を解決するためになされたものであり、電子素子を樹脂封止後に封止樹脂に開口を設け、加熱時のアウトガスやはんだの逃げ道を設けることにより、はんだフラッシュの発生を抑制するパッケージ基板の製造方法を提供することを課題とする。上記課題を解決するための手段として、請求項1の発明は、多層配線基板上に1個以上の半導体素子と1個以上の受動部品が実装され、前記多層配線基板とその上に実装された前記半導体素子とのギャップにアンダーフィル樹脂を充填することにより、フリップチップ実装部である半導体素子実装エリアを形成し、その半導体素子実装エリアの外周部と前記受動部品の周囲を樹脂で充填した半導体パッケージ基板において、充填した樹脂の一部に、はんだ及びアウトガスの抜き孔を設けることを特徴とする半導体パッケージ基板である。請求項2の発明は、樹脂に設けたはんだ及びアウトガスの抜き孔により、接続部の一部、または全体、または受動素子全体が露出されていることを特徴とする請求項1に記載の半導体パッケージ基板である。請求項3の発明は、多層配線基板の半導体素子実装エリアが形成された面の裏面に、2次実装を目的とした電極を設け、220°C以上の加熱を通じて、外部基板に接続したことを特徴とする請求項1または2に記載の半導体パッケージ基板である。本発明の半導体パッケージ基板によれば、半導体部品や電子部品を複数実装した状態でかつ樹脂封止を行っても、はんだフラッシュの発生を抑制することが出来る。以下、本発明にかかる半導体パッケージ基板およびその製造方法について、図1から図4を参照して詳細に説明する。図5は、受動素子電極を埋めているバックフィル材にはんだ及びガス抜きの孔が形成されていないために、はんだフラッシュが発生した状態を示した断面模式図である。本実施形態に示す半導体パッケージ基板は、多層配線基板上に半導体部品や電子部品がはんだ接合により実装されており、かつ半導体部品や電子部品をシリコン系やエポキシ系の樹脂により封止することにより形成されている。また、封止樹脂を充填するための土手として、本半導体パッケージ基板には金属製の枠をあらかじめ基板に対し接着してある。この金属製の枠は半導体パッケージ基板本体がガラスエポキシなどのコア層を持たない場合、基板の反りを抑制する効果も得られる。金属製枠の材質は銅、アルミ、SUSなどがあるが、基板のCTEなど材料特性を考慮し、適宜選定する必要がある。図2に示す多層配線基板1に実装されている電子素子は、半導体素子5はシリコンチップ、受動部品はチップコンデンサ4とする。まず、受動部品の実装方法について説明する。本発明においては、図1、および図3に示す多層配線基板1上の電極11に印刷法や蒸着法などを用いて、突起電極12を形成しておく。さらに受動部品としてチップコンデンサ4を多層配線基板1上に複数実装するため、多層配線基板上1の電極に印刷法や蒸着法などを用い、突起電極を形成し、次に部品実装装置を用いて、チップコンデンサ4を実装し、加熱によってはんだを溶融し接合する。受動部品の種類、大きさ、突起電極の数、突起電極の材質に関しては、はんだを主材とすることが望ましいが、種類は問わない。突起電極接合後の受動部品のスタンドオフ高さ半導体素子の電極下と多層配線基板との間のはんだの厚みが25μm以上あることが望ましい。さらに受動部品の半導体素子側に位置する電極の任意の一辺とフリップチップ実装部である半導体素子実装エリア20の外縁間の最短距離が3.5mm以下となるような配置であることが望ましい。本発明では、突起電極として、Sn/Ag/Cuはんだを使用した。接合にはリフローを使用し、炉内のピーク温度の設定は246°Cとした。突起電極の材質としては、Sn/Ag/Cu、Sn/Pb、Su/Ag、Su/Cu、Su/Sb、Su/Zn、Su、Bi、などが挙げられる。次に、半導体素子5の実装を行う。本発明においては、受動部品実装後の多層配線基板側一次実装用電極11に対して同一のエリア配置された半導体素子をフェイスダウン方式で、突起電極12を介して実装し、フリップチップ実装部となる半導体素子実装エリア20を形成する。次に、多層配線基板1をリフローにかけ半導体素子実装エリア20における、はんだ接合を完了する。突起電極12の材質の例としては、Sn/Ag/Cu、Sn/Pb、Sn/Ag、Su/Cu、Su/Sb、Su/Zn、Su/Biなどが挙げられる。また、任意で半導体素子側電極9と多層配線基板側一次実装用電極11を短時間で接続するのに、ローカルリフローで加熱とともに加圧を実施したり、振動を用いたりする方法を実施してもよい。また、先のチップコンデンサ4の実装と半導体素子5の実装は使用するはんだ種によっては一度のリフローによって、実装することも可能である。次に、図4に示す半導体素子実装エリア20の半導体素子接合はんだ14の間の洗浄を行うが、フラックス残留成分の除去を目的としているため、洗浄不要のフラックス、またはフラックスを使用しないタイプの突起電極を使用する場合などは、これを必要としないため、任意で行うこととする。次に、アンダーフィル材6の充填を行う。半導体素子実装エリア20を加熱したディスペンサステージに配置し、基板を昇温する。これはアンダーフィル材6の流動性を、使用される樹脂の性能がもっとも発揮される推奨条件を選択することができる。本発明ではアンダーフィル材6を半導体素子実装エリア20の任意の一辺に塗布することとした。アンダーフィル材6の塗布パターンはチップのサイズ、半導体素子5と受動部品の位置関係などにより、最適なものを選択することができる。また、多層配線基板1はアンダーフィル材6の充填完了までステージ上に放置するものとする。本発明で使用するアンダーフィル材6については、エポキシ樹脂系が主流であるが、フェノール樹脂、ポリイミド樹脂、シリコン樹脂系の樹脂などを用いてもよい。その後、樹脂充填が完了した半導体素子実装エリア20を樹脂硬化が可能な温度雰囲気に移して、樹脂を完全に硬化させ半導体パッケージ基板を形成する。使用する樹脂によって硬化時間、硬化温度については最適な条件を採用するものとする。次に、バックフィル材7の充填を行う。本発明ではバックフィル材7を受動部品であるチップコンデンサ4の高さの20以上埋没させる。1005サイズのチップコンデンサの場合、計算上埋設される高さは0.105mmとなり、半導体素子の接続部である半導体素子/はんだ/多層配線基板界面を充分に覆うことが出来、半導体素子の外周部を保護するというバックフィル材7の役割を果たすのに必要な高さである。最後に樹脂の充填が完了した半導体パッケージ基板を樹脂硬化可能な温度雰囲気に移して、樹脂を完全に硬化させる。次に、図2および図4に示す様に、充填したバックフィル材7の一部に、はんだ及びガス抜きの孔受動素子電極の一部が露出した状態15およびはんだ及びガス抜きの孔受動素子電極の一部が露出した状態16を設ける。本発明においてはんだ及びガス抜きの孔はレーザーによる孔あけや、薬液によるエッチングなどにより行うが、封止樹脂の種類や厚み、孔径などにより適宜選定する。はんだ及びガス抜きの孔により、多層配線基板と受動部品の接続部の一部、または全体、または受動素子全体が露出されることにより、次工程であるプリント配線板などの二次基板への接続時に実施される加熱処理の際に基板からのアウトガスや、それによるはんだの突出を逃がし、受動部品の端子間の短絡を防ぐことが出来る。以上、本発明に係るパッケージ基板の構造について説明したが、本発明は上記実施の形態に限定されるものではなく、その趣旨を逸脱しない範囲で適宜変更可能である。次に、実施例を用いて本発明を更に具体的に説明する。図2は受動部品としてチップコンデンサを実装し半導体素子を実装する段階においての断面図であり、チップコンデンサのサイズは、1005サイズ1.0mm×0.5mm×0.5mm長手方向に端子があるタイプ、半導体素子の寸法は15.0mm×15.0mmとした。また、半導体素子実装エリアの外縁部の一辺と受動部品の半導体素子側の辺との最短距離は2.5mmで実装され、実装後のコンデンサパッド3のスタンドオフ高さを0.03mmとした。一般的にチップコンデンサのスタンドオフ高さは電極の体積、はんだ体積が関係しているが、ここでは1005サイズのチップコンデンサがはんだ量過多、過少にならない程度のスタンドオフ高さを0.025mm以上として、本実施例では0.030mmとした。多層配線基板のサイズは30mm×30mmであり、多層配線板側一次実装用電極11の上にはSu/Ag/Cuはんだからなる突起電極12がすでに形成されているものとする。実装前の突起電極高さは0.35mm、バンプピッチは0.180mmとした。実装後の半導体素子5と多層配線基板1のギャップは0.070mmとした。さらに多層配線基板の裏面には2次実装を目的とした電極が配置される。該電極には、半導体パッケージ基板が完成した後に鉛フリーはんだからなる突起電極が形成され220°C以上の加熱により2次実装されるものとする。このようにして得られた実装体において、ギャップにアンダーフィル材6を充填し、硬化の工程を経て半導体パッケージ基板を作製した。アンダーフィル材6はPbフリー仕様コアレス基板で標準であるナミックス製XS8410-73Bを用いた。充填量は半導体素子の任意の1辺に沿うようにI字で5mmを2往復させた。アンダーフィル材の樹脂硬化を行った後で、バックフィル材7を100mg、半導体素子の外周部を覆うかたちで充填した。このとき、実装した受動部品の高さの100が埋没する形となる。実装後の半導体素子と多層配線基板のギャップが0.070mmであることから、半導体素子の外周部を保護するために半導体素子実装エリアに対して塗布する樹脂の量を表層絶縁層から0.10mmの高さ以上、半導体素子上面高さ以下とした。次に、レーザー加工装置を使用し、はんだ、ガス抜き孔の穴あけ作業を行った。レーザー種はUVとした。図4に示すはんだ及びガス抜きの孔受動素子電極の一部が露出した状態15では、開孔径は0.3mmとした。開孔の個数は、一受動素子あたり各電極に対し1つずつ、計2個とした。また、はんだ及びガス抜きの孔受動素子の全体が露出した状態16では、受動素子とバックフィル材のギャップは0.5mmとした。形状は長方形とした。このようにして、本発明のはんだ及びガス抜きの孔を設けた半導体パッケージ基板Aを計10個作製した。その後、信頼性を確認するため半導体パッケージ基板A対して吸湿~リフロー処理を行い、その後、導通状態を確認した。評価条件としては30°C/70RH、192h加湿、リフローMAX260°C×3回とした。その結果、本発明のはんだ及びガス抜きの孔の加工を施したAの半導体パッケージ基板では短絡が確認されなかった。<比較例>比較のため、はんだ及びガス抜きの孔を設けない半導体パッケージ基板Bを計10個作製した。信頼性を確認するため半導体パッケージ基板B対して吸湿~リフロー処理を行い、その後、導通状態を確認した。評価条件としては30°C/70RH、192h加湿、リフローMAX260°C×3回とした。その結果、従来のバックフィル材にてチップコンデンサを封止したBの半導体パッケージ基板では、チップコンデンサ部にて短絡が発生した。