基板と、前記基板の主面の上に設けられ、前記主面に対して平行な第1方向に沿って延在する第1配線と、第2配線と、を含む配線層と前記基板と前記配線層との間に設けられ、前記第1配線と電気的に接続された複数のメモリセルを含む第1メモリセルアレイ部と、前記第1メモリセルアレイ部と前記第1方向に沿って並置され、前記第1配線と電気的に接続された複数のメモリセルを含む第2メモリセルアレイ部と、を含むメモリ層と、前記メモリ層と前記基板との間に設けられ、第1回路部を含む回路層と、前記第1メモリセルアレイ部と前記第2メモリセルアレイ部との間において、前記基板から前記配線層に向かう第2方向に沿って延在し、前記第1回路部の第1端と前記第1配線とを電気的に接続する第1コンタクト配線と、前記第1メモリセルアレイ部の前記第1コンタクト配線とは反対の側において前記第2方向に沿って延在し、前記第1回路部の前記第1端とは異なる第2端と前記第2配線とを電気的に接続する第2コンタクト配線と、を備えたことを特徴とする不揮発性記憶装置。第3コンタクト配線と、第4コンタクト配線と、をさらに備え、前記配線層は、前記第1方向に沿って延在する第3配線と、第4配線と、をさらに含み、前記メモリ層は、少なくとも一部が前記第1方向及び前記第2方向に対して垂直な第3方向に沿って前記第1メモリセルアレイ部と並置され、前記第3配線と電気的に接続された複数のメモリセルを含む第3メモリセルアレイ部と、少なくとも一部が前記第3メモリセルアレイ部と前記第1方向に沿って並置され、前記第2メモリセルアレイ部と前記第3方向に沿って並置され、前記第3配線と電気的に接続された複数のメモリセルを含む第4メモリセルアレイ部と、をさらに含み、前記回路層は、第2回路部をさらに含み、前記第3コンタクト配線は、前記第3メモリセルアレイ部と前記第4メモリセルアレイ部との間において、前記第2方向に沿って延在し、前記第2回路部の第3端と前記第3配線とを電気的に接続し、前記第4コンタクト配線は、前記第4メモリセルアレイ部の前記第3コンタクト配線とは反対の側において前記第2方向に沿って延在し、前記第2回路部の前記第3端とは異なる第4端と前記第4配線とを電気的に接続し、前記第1コンタクト配線の前記第1方向に沿う位置、及び、前記第3コンタクト配線の前記第1方向に沿う位置は、前記第2コンタクト配線の前記第1方向に沿う位置と、前記第4コンタクト配線の前記第1方向に沿う位置と、の間に配置されることを特徴とする請求項1記載の不揮発性記憶装置。第3コンタクト配線と、第4コンタクト配線と、をさらに備え、前記配線層は、前記第1方向に沿って延在する第3配線と、第4配線と、をさらに含み、前記メモリ層は、少なくとも一部が前記第1方向及び前記第2方向に対して垂直な第3方向に沿って前記第1メモリセルアレイ部と並置され、前記第3配線と電気的に接続された複数のメモリセルを含む第3メモリセルアレイ部と、少なくとも一部が前記第3メモリセルアレイ部と前記第1方向に沿って並置され、前記第2メモリセルアレイ部と前記第3方向に沿って並置され、前記第3配線と電気的に接続された複数のメモリセルを含む第4メモリセルアレイ部と、をさらに含み、前記回路層は、第2回路部をさらに含み、前記第3コンタクト配線は、前記第3メモリセルアレイ部と前記第4メモリセルアレイ部との間において、前記第2方向に沿って延在し、前記第2回路部の第3端と前記第3配線とを電気的に接続し、前記第4コンタクト配線は、前記第4メモリセルアレイ部の前記第3コンタクト配線とは反対の側において前記第2方向に沿って延在し、前記第2回路部の前記第3端とは異なる第4端と前記第4配線とを電気的に接続し、前記第1メモリセルアレイ部の前記第1方向に沿った長さは、前記第2メモリセルアレイ部の前記第1方向に沿った長さと同じであり、前記第3メモリセルアレイ部の前記第1方向に沿った長さは、前記第4メモリセルアレイ部の前記第1方向に沿った長さと同じであることを特徴とする請求項1記載の不揮発性記憶装置。前記回路層に含まれる金属材料の導電率は、前記配線層に含まれる金属材料の導電率よりも低いことを特徴とする請求項1~3のいずれか1つに記載の不揮発性記憶装置。前記第1メモリセルアレイ部は、前記第2方向に沿って積層された複数の電極膜と、前記複数の電極膜の間に設けられた電極間絶縁膜と、を含む積層構造体と、前記複数の電極膜の前記第2方向に沿う側面に対向する半導体層と、前記半導体層と前記複数の電極膜との間に設けられた記憶層と、前記記憶層と前記半導体層との間に設けられた第1絶縁膜と、前記記憶層と前記複数の電極膜との間に設けられた第2絶縁膜と、を含み、前記半導体層は前記第1配線と電気的に接続され、前記第1メモリセルアレイ部に含まれる前記複数のメモリセルは、前記複数の電極膜のそれぞれと前記半導体層とが対向する部分に設けられていることを特徴とする請求項1~4のいずれか1つに記載の不揮発性記憶装置。本発明の実施形態は、高速動作が可能な半導体記憶装置を提供する。本発明の実施形態によれば、基板と、配線層と、メモリ層と、回路層と、第1コンタクト配線と、第2コンタクト配線と、を含む半導体記憶装置が提供される。前記配線層は、前記基板の主面の上に設けられる。前記配線層は、前記主面に対して平行な第1方向に沿って延在する第1配線と、第2配線と、を含む。メモリ層は、前記基板と前記配線層との間に設けられる。前記メモリ層は、前記第1配線と電気的に接続された複数のメモリセルを含む第1メモリセルアレイ部と、前記第1メモリセルアレイ部と前記第1方向に沿って並置され、前記第1配線と電気的に接続された複数のメモリセルを含む第2メモリセルアレイ部と、を含む。前記回路層は、前記メモリ層と前記基板との間に設けられ、第1回路部を含む。前記第1コンタクト配線は、前記第1メモリセルアレイ部と前記第2メモリセルアレイ部との間において、前記基板から前記配線層に向かう第2方向に沿って延在し、前記第1回路部の第1端と前記第1配線とを電気的に接続する。前記第2コンタクト配線は、前記第1メモリセルアレイ部の前記第1コンタクト配線とは反対の側において前記第2方向に沿って延在し、前記第1回路部の前記第1端とは異なる第2端と前記第2配線とを電気的に接続する。以下に、各実施の形態について図面を参照しつつ説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。第1の実施の形態図1は、第1の実施形態に係る半導体記憶装置の構成を例示する模式的斜視図である。図2a及び図2bは、第1の実施形態に係る半導体記憶装置の構成を例示する模式的断面図である。すなわち、図2aは、図1のA1-A2線断面図であり、図2bは、図1のB1-B2線断面図である。図2a及び図2bにおいては、図を見易くするために、導電部分が図示され、絶縁部分は省略されている。図1及び図2aに表したように、本実施形態に係る半導体記憶装置310は、基板SUB0と、配線層LL0と、メモリ層MA0と、回路層CU0と、第1コンタクト配線CE1と、第2コンタクト配線CE2と、を含む。配線層LL0は、基板SUB0の主面11aの上に設けられる。メモリ層MA0は、基板SUB0と配線層LL0との間に設けられる。回路層CU0は、メモリ層MA0と基板SUB0との間に設けられる。基板SUB0には、例えばシリコン基板など用いられる。シリコン基板の主面11aに回路層CU0が設けられ、回路層CU0の上にメモリ層MA0が設けられ、メモリ層MA0の上に配線層LL0が設けられる。このように、基板SUB0の上に、回路層CU0、メモリ層MA0及びメモリ層MA0がこの順で積層される。なお、本願明細書において、積層とは、直接重ねられる場合の他、間に他の要素が挿入されて重ねられる場合も含む。ここで、基板SUB0から配線層LL0に向かう方向をZ軸方向第2方向とする。Z軸方向に対して垂直な1つの方向をX軸方向第1方向とする。Z軸方向に対して垂直でX軸方向に対して垂直な方向をY軸方向第3方向とする。Z軸方向は、基板SUB0の主面11aに対して垂直な方向である。配線層LL0は、第1配線LL1と、第2配線LL2と、を含む。第1配線LL1は、X軸方向に沿って延在する。本具体例では、第2配線LL2は、Y軸方向に沿って延在する。例えば、第2配線LL2は、Y軸方向に沿って延在する部分を有する。本具体例では、配線層LL0は、ソース線SLをさらに含む。メモリ層MA0は、第1メモリセルアレイ部MA1と、第2メモリセルアレイ部MA2と、を含む。第1メモリセルアレイ部MA1は、複数のメモリセル例えば図2aに例示した第1メモリセルMAC1を含む。この複数のメモリセルは、第1配線LL1と電気的に接続される。第2メモリセルアレイ部MA2は、第1メモリセルアレイ部MA1とX軸方向に沿って並置される。第2メモリセルアレイ部MA2は、複数のメモリセル例えば図2aに例示した第2メモリセルMAC2を含む。この複数のメモリセルは、第1配線LL1と電気的に接続される。本具体例では、第1メモリセルアレイ部MA1及び第2メモリセルアレイ部MA2においては、複数の電極膜61がZ軸方向に沿って積層されている。複数の電極膜61の側面に対向して半導体ピラーSPが設けられている。半導体ピラーSPと複数の電極膜61とが交差する部分にメモリセルが設けられる。電極膜61は、例えばワード線WLとして機能する。半導体ピラーSPの一端が第1配線LL1に接続されている。半導体ピラーSPの他端が、ソース線SLに接続されている。メモリセルの構成の具体例については後述する。回路層CU0は、第1回路部CU1を含む。第1回路部CU1の少なくとも一部は、第1メモリセルアレイ部MA1と基板SUB0との間に配置されている。第1回路部CU1は、例えば、第1メモリセルアレイ部MA1に含まれる複数のメモリセルと、第2メモリセルアレイ部MA2に含まれる複数のメモリセルと、における電気的特性を検出するセンスアンプ回路を含む。第1回路部CU1に関しては後述する。第1コンタクト配線CE1は、第1メモリセルアレイ部MA1と第2メモリセルアレイ部MA2との間において、Z軸方向に沿って延在する。第1コンタクト配線CE1は、第1回路部CU1の一端例えば図2aに例示した第1端e1と第1配線LL1とを電気的に接続する。第2コンタクト配線CE2は、第1メモリセルアレイ部MA1の第1コンタクト配線CE1とは反対の側においてZ軸方向に沿って延在する。すなわち、第1メモリセルアレイ部MA1は、第1コンタクト配線CE1と第2コンタクト配線CE2との間に配置される。第2コンタクト配線CE2は、第1回路部CU1の上記の一端第1端e1とは異なる他端例えば図2aに例示した第2端e2と第2配線LL2とを電気的に接続する。第1配線LL1は、例えばビット線BLとして機能する。第2配線LL2は、例えば図示しない外部回路に接続される。すなわち、第2配線LL2は、第1回路部CU1と外部回路とを接続するIOBUSとして機能する。半導体記憶装置310の製造においては、例えば、基板SUB0の上に回路層CU0を形成した後、回路層CU0の上にメモリ層MA0を形成し、メモリ層MA0の上に配線層LL0を形成する。例えば、メモリ層MA0の形成においては、比較的高温の処理が施される。このため、メモリ層MA0よりも前に形成される回路層CU0に含まれる要素には、耐熱性が高い材料が用いられる。このように、回路層CU0に含まれる金属材料の耐熱性は、配線層LL0に含まれる金属材料の耐熱性よりも高い。そして、回路層CU0に含まれる導電材料金属材料の導電率は、配線層LL0に含まれる導電材料金属材料の導電率よりも低い。例えば、回路層CU0はタングステンを含む。配線層LL0は、銅及びアルミニウムの少なくともいずれかを含む。このように、回路層CU0に含まれる金属材料の電気抵抗は、配線層LL0に含まれる金属材料の電気抵抗よりも高い。このとき、半導体記憶装置310においては、電気抵抗が低い配線層LL0の第2配線LL2を、IOBUSとして用いる。これにより、高速動作が可能な半導体記憶装置が提供できる。なお、本具体例では、第1コンタクト配線CE1のX軸方向に沿った位置は、第1回路部CU1のX軸方向に沿った長さだけ、セルアレイ領域に入った位置である。半導体記憶装置310の構成の例についてさらに説明する。図1及び図2bに表したように、半導体記憶装置310は、第3コンタクト配線CE3と、第4コンタクト配線CE4と、をさらに含む。そして、配線層LL0は、第3配線LL3と、第4配線LL4と、をさらに含む。第3配線LL3は、X軸方向に沿って延在する。第4配線LL4は、例えばY軸方向に沿って延在する。例えば、第1配線LL1及び第3配線LL3は、X軸方向において、第2配線LL2と第4配線LL4との間に配置される。メモリ層MA0は、第3メモリセルアレイ部MA3と、第4メモリセルアレイ部MA4と、をさらに含む。第3メモリセルアレイ部MA3の少なくとも一部は、Y軸方向に沿って第1メモリセルアレイ部MA1と並置される。第3メモリセルアレイ部MA3は、複数のメモリセル例えば図2bに例示した第3メモリセルMAC3を含む。この複数のメモリセルは、第3配線LL3と電気的に接続される。第4メモリセルアレイ部MA4の少なくとも一部は、第3メモリセルアレイ部MA3とX軸方向に沿って並置される。第4メモリセルアレイ部MA4は、第2メモリセルアレイ部MA2とY軸方向に沿って並置される。第4メモリセルアレイ部MA4は、複数のメモリセル例えば、図2bに例示した第4メモリセルMAC4を含む。この複数のメモリセルは、第3配線LL3と電気的に接続される。本具体例では、第3メモリセルアレイ部MA3及び第4メモリセルアレイ部MA4においては、複数の電極膜61がZ軸方向に沿って積層されている。複数の電極膜61の側面に対向して半導体ピラーSPが設けられている。半導体ピラーSPと複数の電極膜61とが交差する部分にメモリセルが設けられる。電極膜61は、例えばワード線WLとして機能する。半導体ピラーSPの一端が第3配線LL3に接続されている。半導体ピラーSPの他端が、ソース線SLに接続されている。回路層CU0は、第2回路部CU2をさらに含む。例えば、第2回路部CU2の少なくとも一部は、第4メモリセルアレイ部MA4と基板SUB0との間に配置されている。第2回路部CU2は、例えば、第3メモリセルアレイ部MA3に含まれる複数のメモリセルと、第4メモリセルアレイ部MA4に含まれる複数のメモリセルと、における電気的特性を検出するセンスアンプ回路を含む。第3コンタクト配線CE3は、第3メモリセルアレイ部MA3と第4メモリセルアレイ部MA4との間において、Z軸方向に沿って延在する。第3コンタクト配線CE3は、第2回路部CU2の一端例えば図2bに例示した第3端e3と第3配線LL3とを電気的に接続する。第4コンタクト配線CE4は、第4メモリセルアレイ部MA4の第3コンタクト配線CE3とは反対の側においてZ軸方向に沿って延在する。すなわち、第4メモリセルアレイ部MA4は、第3コンタクト配線CE3と第4コンタクト配線CE4との間に配置される。第4コンタクト配線CE4は、第2回路部CU2の上記の一端第3端e3とは異なる他端例えば図2bに例示した第4端e4と第4配線LL4とを電気的に接続する。第3配線LL3は、ビット線BLとして機能する。第4配線LL4は、例えばY軸方向に沿って延在する。第4配線LL4は、例えばIOBUSとして機能する。電気抵抗が低い配線層LL0の第4配線LL4が、IOBUSとして用いられる。これにより、高速動作が可能な半導体記憶装置が提供できる。図2aに表したように、第1回路部CU1は、第1トランジスタTR1と、第2トランジスタTR2と、を含む。第1トランジスタTR1と、第2トランジスタTR2と、は、図示しない配線及び回路等により接続されている。第1トランジスタTR1は、第1拡散層171a、第2拡散層172a、及び、第1ゲート160aを含む。第1拡散層171a及び第2拡散層172aは、例えば基板SUB0の主面11aの上の半導体層に設けられる。第1拡散層171a及び第2拡散層172aの間の半導体層の上に、絶縁層を介して第1ゲート160aが設けられる。第2トランジスタTR2は、第3拡散層171b、第4拡散層172b、及び、第2ゲート160bを含む。第3拡散層171b及び第4拡散層172bは、例えば基板SUB0の主面11aの上の半導体層に設けられる。第3拡散層171b及び第4拡散層172bの間の半導体層の上に、絶縁層を介して第2ゲート160bが設けられる。図2bに表したように、第2回路部CU2は、第3トランジスタTR3と、第4トランジスタTR4と、を含む。第3トランジスタTR3と、第4トランジスタTR4と、は、図示しない配線及び回路等により接続されている。第3トランジスタTR3は、第5拡散層171c、第6拡散層172c、及び、第3ゲート160cを含む。第5拡散層171c及び第6拡散層172cは、例えば基板SUB0の主面11aの上の半導体層に設けられる。第5拡散層171c及び第6拡散層172cの間の半導体層の上に、絶縁層を介して第3ゲート160cが設けられる。第4トランジスタTR4は、第7拡散層171d、第8拡散層172d、及び、第4ゲート160dを含む。第7拡散層171d及び第8拡散層172dは、例えば基板SUB0の主面11aの上の半導体層に設けられる。第7拡散層171d及び第8拡散層172dの間の半導体層の上に、絶縁層を介して第4ゲート160dが設けられる。なお、上記の拡散層は、例えば、基板SUB0の主面11aの上に設けられた絶縁層の上に設けられた半導体層に設けられても良い。このように、基板SUB0はシリコン層を含み、第1回路部CU1は、上記のシリコン層をチャネルとするトランジスタを含むことができる。第1~第4トランジスタTR1~TR4の上方の層中において、第1~第4アレイ下配線層190a~190dが設けられている。第1拡散層171aは、第1コンタクト180aにより、第1アレイ下配線層190aと接続されている。第1アレイ下配線層190aは、第1コンタクト配線CE1と接続されている。第4拡散層172bは、第2コンタクト180bにより、第2アレイ下配線層190bと接続されている。第2アレイ下配線層190bは、第2コンタクト配線CE2と接続されている。第5拡散層171cは、第3コンタクト180cにより、第3アレイ下配線層190cと接続されている。第3アレイ下配線層190cは、第3コンタクト配線CE3と接続されている。第8拡散層172dは、第4コンタクト180dにより、第4アレイ下配線層190dと接続されている。第4アレイ下配線層190dは、第4コンタクト配線CE4と接続されている。第1~第4ゲート160a~160dには、例えば、ポリシリコンが用いられる。第1~第4アレイ下配線層190a~190dには、例えばタングステンなどが用いられる。図3a及び図3bは、第1の実施形態に係る半導体記憶装置の構成を例示するブロック図である。すなわち、図3aは、配線層LL0及びメモリ層MA0の構成を例示し、図3bは、回路層CU0の構成を例示している。図3aに表したように、第1~第4メモリセルアレイ部MA1~MA4のX軸方向に沿った一方の端に第2配線LL2が設けられ、他方の端に第4配線LL4が設けられている。第2配線LL2及び第4配線LL4の間に、第1配線LL1及び第3配線LL3が設けられている。第1配線LL1の途中において、第1コンタクト配線CE1が設けられている。第3配線LL3の途中において、第3コンタクト配線CE3が設けられている。本具体例では、第1コンタクト配線CE1のX軸方向に沿う位置、及び、第3コンタクト配線CE3のX軸方向に沿う位置は、第2コンタクト配線CE2のX軸方向に沿う位置と、第4コンタクト配線CE4のX軸方向に沿う位置と、の間に配置される。第1メモリセルアレイ部MA1のX軸方向に沿った長さは、第2メモリセルアレイ部MA2のX軸方向に沿った長さよりも短い。第3メモリセルアレイ部MA3のX軸方向に沿った長さは、第4メモリセルアレイ部MA4のX軸方向に沿った長さよりも長い。このような配線が、Y軸方向に沿って複数並ぶ。そして、それぞれの配線に接続されたメモリセルアレイ部がY軸方向に沿って複数並ぶ。配線の数及びメモリセルアレイ部の数は任意である。図3bに表したように、第1回路部CU1は、第1コンタクト配線CE1により第1配線LL1に接続され、第2コンタクト配線CE2により第2配線LL2に接続される。第2回路部CU2は、第3コンタクト配線CE3により第3配線LL3に接続され、第4コンタクト配線CE4により第4配線LL4に接続される。第1回路部CU1は、X軸方向の一方の端に設けられる。第2回路部CU2は、X軸方向の他方の端に設けられる。このように、複数の回路部は、メモリセルアレイ部のX軸方向に沿った2つの端に交互に設けられる。これにより、複数の回路部のY軸方向に沿ったピッチは、ビット線BL例えば第1配線LL1及び第3配線LL3などのY軸方向に沿ったピッチの倍になる。これにより、回路部のY軸方向に沿った幅が大きくでき、設計の余裕度が増す。これにより、回路部の性能が向上できる。すなわち、第1回路部CU1のY軸方向に沿った幅は、第1配線LL1のY軸方向における中心と、第3配線LL3のY軸方向における中心との距離以上に設定できる。図4は、第1の実施形態に係る半導体記憶装置の構成を例示するブロック図である。ここで、第1メモリセルアレイ部MA1~第4メモリセルアレイ部MA4は、メモリセルアレイ部MAAに含まれるものとする。第1回路部CU1及び第2回路部CU2は、回路部CUAに含まれるものとする。図4に表したように、メモリセルアレイ部MAAのX軸方向に沿った一方の端に第2配線LL2が設けられ、他方の端に第4配線LL4が設けられている。メモリセルアレイ部MAAの上方を、第1配線LL1及び第3配線LL3が、X軸方向に沿って延在している。第1配線LL1は、ビット線BL<k>であり、第3配線LL3は、ビット線BL<k1>であるここで、kは正の整数である。ビット線BL<k1>は、ビット線BL<k>と隣接する。第2配線LL2は、IOBUS<0>として機能する。第4配線LL4は、IOBUS<1>として機能する。IOBUS<0>は、回路210<0>に接続される。回路210<0>は、IOバッファ220に接続される。IOBUS<1>は、回路210<1>に接続される。回路210<1>は、IOバッファ220に接続される。IOバッファ220は、パッド230に接続される。IOBUS<0>及びIOBUS<1>により、外部回路とのデータの授受が行われる。IOBUS<0>及びIOBUS<1>には、上層の配線層LL0に含まれる配線が用いられる。このため、回路部CUAのセンスアンプ回路から、IOBUS<0>及びIOBUS<1>を経由して、外部回路までの間において、高速動作が可能になる。図5は、第1の実施形態に係る半導体記憶装置の構成を例示する模式的斜視図である。図5は、実施形態に係る半導体記憶装置のセルアレイ構成図である。この半導体記憶装置は、BiCSと呼ばれる場合がある。BiCSは、3次元積層記憶装置の1つである。ただし、実施形態は、BiCSに限定されない。また、本願明細書の記載によりBiCSが限定されることもない。図6は、第1の実施形態に係る半導体記憶装置の構成を例示する回路図である。すなわち、図6は、BiCSのセルアレイ部分の回路図を示している。図6において、BL<k>k=0、1、2、...は、ビット線BLを示す。ビット線BLに、選択ゲートトランジスタSGDTのドレインが接続されている。選択ゲートトランジスタSGDTのゲートには、ストリング選択信号SGD<i>i=0、1、2、...が入力されている。選択ゲートトランジスタSGDTのソース側に、複数のメモリセルトランジスタメモリセルMACが直列に接続される。メモリセルトランジスタは、その内部の浮遊膜に電子を蓄積して閾値を変えることにより、メモリとして機能する。複数のメモリセルトランジスタを3次元的に積層することで、高密度の不揮発性記憶装置が実現される。積層された複数のメモリセルトランジスタのゲートのそれぞれには、層によって異なるゲート制御信号CG<j>j=0、1、2、...のそれぞれが入力されている。図5に例示された貫通ホールTHの最下端は、バックゲートトランジスタであり、そこで折り返されて、メモリセルトランジスタが直列に接続される。バックゲートトランジスタのゲートには、バックゲート制御信号BGSが入力されている。最上層のメモリセルトランジスタのソース端には、選択ゲートトランジスタSGSTのドレイン端子が接続される。選択ゲートトランジスタSGDT、複数個のメモリセルトランジスタ、バックゲートトランジスタ、複数個のメモリセルトランジスタ、及び、選択ゲートトランジスタSGSTで、1つのNANDStringが形成される。図5に表したように、ビット線BLは、例えば、X軸方向に沿って延在する。複数のビット線BLは、Y軸方向に並ぶ。複数のビット線BLのそれぞれは、複数のセンスアンプブロックSABのそれぞれに接続されている。また、引き出しの関係から、同一層のメモリセルのゲート制御信号CG<j>は、複数のNANDStringによって共有されている。図7は、第1の実施形態に係る半導体記憶装置の構成を例示する模式的断面図である。図5及び図7は、メモリセルアレイ部MAA例えば第1~第4メモリセルアレイ部MA1~MA4などの一部の構成を例示している。図5においては、図を見易くするために、導電部分が図示され、絶縁部分は省略されている。また、図5及び図7においては、図を見易くするために、電極膜61の数が4である場合として図示している。以下では、メモリ層MA0に含まれる要素の例として、第1メモリセルアレイ部MA1に関して説明する。図5及び図7に表したように、第1メモリセルアレイ部MA1は、第1積層構造体ML1と、第2積層構造体ML2と、を含む。第1積層構造体ML1及び第2積層構造体ML2は、基板SUB0の主面11aの上の、回路層CU0の上に設けられる。第1積層構造体ML1は、Z軸方向に交互に積層された複数の第1電極膜61aと複数の第1電極間絶縁膜62aとを有する。第2積層構造体ML2は、Z軸方向に対して垂直な方向本具体例ではX軸方向において第1積層構造体ML1と並ぶ。第2積層構造体ML2は、Z軸方向に交互に積層された複数の第2電極膜61bと複数の第2電極間絶縁膜62bとを有する。本具体例では、第1電極膜61a及び第2電極膜61bは、Y軸方向に沿って延在する。複数の第1電極膜61aのそれぞれと、複数の第2電極膜61bのそれぞれと、は同層である。例えば、基板SUB0と、複数の第1電極膜61aのそれぞれと、の距離は、基板SUB0と、複数の第2電極膜61bのそれぞれと、の距離と、同じである。基板SUB0と、複数の第1電極間絶縁膜62aのそれぞれと、の距離は、基板SUB0と、複数の第2電極間絶縁膜62bのそれぞれと、の距離と、同じである。第1メモリセルアレイ部MA1は、第1半導体ピラーSP1と、第2半導体ピラーSP2と、第1記憶部と、第2記憶部と、をさらに含む。第2半導体ピラーSP2は、X軸方向に沿って第1半導体ピラーSP1と並ぶ。第1半導体ピラーSP1は、第1電極膜61aの側面に対向する。第2半導体ピラーSP2は、第2電極膜61bの側面に対向する。本具体例では、第1半導体ピラーSP1は、第1積層構造体ML1をZ軸方向に沿って貫通する。第2半導体ピラーSP2は、第2積層構造体ML2をZ軸方向に沿って貫通する。第1記憶部は、複数の第1電極膜61aと第1半導体ピラーSP1との間に設けられる。第2記憶部は、複数の第2電極膜61bと第2半導体ピラーSP2との間に設けられる。第1記憶部は、例えば、複数の第1電極膜61aと第1半導体ピラーSP1との間に設けられた第1ピラー部記憶層48paと、第1ピラー部記憶層48paと複数の第1電極膜61aとの間に設けられた第1ピラー部外側絶縁膜43paと、第1ピラー部記憶層48paと第1半導体ピラーSP1との間に設けられた第1ピラー部内側絶縁膜42paと、を含む。第2記憶部は、例えば、複数の第2電極膜61bと第2半導体ピラーSP2との間に設けられた第2ピラー部記憶層48pbと、第2ピラー部記憶層48pbと複数の第2電極膜61bとの間に設けられた第2ピラー部外側絶縁膜43pbと、第2ピラー部記憶層48pbと第2半導体ピラーSP2との間に設けられた第2ピラー部内側絶縁膜42pbと、を含む。第1メモリセルアレイ部MA1は、第1半導体ピラーSP1の一端と第2半導体ピラーSP2の一端とを接続する半導体接続部CP第1半導体接続部CP1と、半導体接続部CPに対向する接続部導電層BGバックゲートと、半導体接続部CPと接続部導電層BGとの間に設けられた接続部絶縁膜と、をさらに含む。半導体接続部CPには、例えば、第1半導体ピラーSP1及び第2半導体ピラーSP2となる材料が用いられる。接続部絶縁膜は、例えば、半導体接続部CPと接続部導電層BGとの間に設けられた接続部記憶層48cと、接続部記憶層48cと接続部導電層BGとの間に設けられた接続部外側絶縁膜43cと、接続部記憶層48cと半導体接続部CPとの間に設けられた接続部内側絶縁膜42cと、を含む。記憶層48は、第1ピラー部記憶層48pa、第2ピラー部記憶層48pb及び接続部記憶層48cを含む。記憶層48は、例えば半導体ピラーSPと電極膜61との間に印加される電界によって電荷を蓄積または放出し、情報を記憶する部分として機能する。記憶層48は単層膜でも良く、また積層膜でも良い。電極膜61には所定の電気信号が印加される。電極膜61は、ワード線WLとして機能する。接続部導電層BGは、例えば、所定の電位に設定される。これにより、例えば半導体接続部CPによる第1半導体ピラーSP1と第2半導体ピラーSP2との電気的な接続が制御される。電極膜61及び接続部導電層BGには、任意の導電材料を用いることができ、例えば、不純物が導入されて導電性が付与されたアモルファスシリコン非晶質シリコン、または、不純物が導入されて導電性が付与されたポリシリコン多結晶シリコンなどを用いることができ、また、金属及び合金なども用いることができる。例えば、積層構造体MLに貫通ホールTHを形成する。そして、貫通ホールTHの内壁に外側絶縁膜43となる膜、記憶層48となる膜、内側絶縁膜42となる膜を形成する。その後、残余の空間に半導体ピラーSPとなる半導体を埋め込む。これにより、上記の構成が形成される。第1積層構造体ML1と第2積層構造体ML2とは、絶縁層ILにより分断される。第1メモリセルアレイ部MA1においては、電極膜61と半導体ピラーSPとが交差する部分において、記憶層48を有するメモリセルトランジスタが形成される。メモリセルトランジスタは3次元マトリクス状に配列する。この記憶層48に電荷を蓄積させることにより、各メモリセルトランジスタがデータを記憶するメモリセルMAC第1メモリセルMAC1などとして機能する。すなわち、第1半導体接続部CP1によって接続された第1及び第2半導体ピラーSP1及びSP2がペアとなって1つのU字形状のNANDストリングとなる。なお、図7に例示したように、回路層CU0とメモリ層MA0との間に、層間絶縁膜13が設けられる。接続部導電層BGと電極膜61との間に層間絶縁膜15aが設けられている。また、最上層の電極膜61の上に層間絶縁膜15が設けられている。図5に表したように、第1メモリセルアレイ部MA1は、第1積層構造体ML1とZ軸方向に沿って積層され第1半導体ピラーSP1に貫通された第1選択ゲート電極SG1と、第2積層構造体ML2とZ軸方向に沿って積層され第2半導体ピラーSP2に貫通された第2選択ゲート電極SG2と、をさらに含む。これらの選択ゲート電極SG第1選択ゲート電極SG1及び第2選択ゲート電極SG2などと半導体ピラーSPとの間には、選択ゲート絶縁膜図示しないが設けられる。第1選択ゲート電極SG1及び第2選択ゲート電極SG2は、Y軸方向に沿って延在する。第1選択ゲート電極SG1と第1半導体ピラーSP1とが交差する部分に第1選択ゲートトランジスタSGT1が形成され、第2選択ゲート電極SG2と第2半導体ピラーSP2とが交差する部分に第2選択ゲートトランジスタSGT2が形成される。図5に例示したように、配線層LL0において、ビット線BL及びソース線SLが設けられる。ビット線BLは、第1半導体ピラーSP1の第1半導体接続部CP1とは反対の側の他端と接続される。ソース線SLは、第2半導体ピラーSP2の第1半導体接続部CP1とは反対の側の他端と接続される。本具体例では、ビット線BLはX軸方向に沿って延在し、ソース線SLはY軸方向に沿って延在する。このような構成を有するメモリストリングが、X軸方向及びY軸方向に沿って、繰り返し設けられる。例えば、第3半導体ピラーSP3及び第4半導体ピラーSP4が、X軸方向に沿って、第2半導体ピラーSP2と並んで設けられる。第3半導体ピラーSP3と第1半導体ピラーSP1との間に、第2半導体ピラーSP2が設けられる。第4半導体ピラーSP4と第2半導体ピラーSP2との間に第3半導体ピラーSP3が設けられる。第3半導体ピラーSP3及び第4半導体ピラーSP4は、第2半導体接続部CP2によって接続される。第3半導体ピラーSP3は、第3選択ゲート電極SG3を貫通する。第4半導体ピラーSP4は、第4選択ゲート電極SG4を貫通する。ビット線BLは、第4半導体ピラーSP4の第2半導体接続部CP2とは反対の側の他端とさらに接続される。ソース線SLは、第3半導体ピラーSP3の第2半導体接続部CP2とは反対の側の他端とさらに接続される。第1半導体ピラーSP1は、ビアV1によってビット線BLに接続され、第4半導体ピラーSP4は、ビアV2によってビット線BLに接続されている。上記の構成により、任意の半導体ピラーSPの任意のメモリセルMAC第1~第4メモリセルMAC1~MAC4などに所望のデータを書き込み、消去し、また読み出すことができる。このように、実施形態に係る半導体記憶装置310においては、第1メモリセルアレイ部MA1に含まれる複数のメモリセル例えば第1メモリセルMAC1は、Z軸方向に沿って積層される。そして、第2メモリセルアレイ部MA2に含まれる複数のメモリセル例えば第2メモリセルMAC2は、Z軸方向に沿って積層される。第1メモリセルアレイ部MA1は、Z軸方向に沿って積層された複数の電極膜61と、複数の電極膜61の間に設けられた電極間絶縁膜62と、を含む積層構造体MLと、複数の電極膜61のZ軸方向に沿う側面に対向する半導体層例えば半導体ピラーSPと、半導体層と複数の電極膜61との間に設けられた記憶層例えば記憶層48と、記憶層と半導体層との間に設けられた第1絶縁膜例えば内側絶縁膜42と、記憶層と複数の電極膜61との間に設けられた第2絶縁膜例えば外側絶縁膜43と、を含むことができる。上記の半導体層は第1配線LL1と電気的に接続される。第1メモリセルアレイ部MA1に含まれる複数のメモリセルは、複数の電極膜61のそれぞれと上記の半導体層とが対向する部分に設けられる。例えば、第1メモリセルアレイ部MA1は、Z軸方向に沿って積層された複数の第1電極膜61aと、複数の第1電極膜61aの間に設けられた第1電極間絶縁膜62aと、を含む第1積層構造体ML1と、第1積層構造体ML1をZ軸方向に沿って貫通する第1半導体ピラーSP1と、第1半導体ピラーSP1と複数の第1電極膜61aとの間に設けられた第1記憶層第1ピラー部記憶層48paと、第1記憶層と第1半導体ピラーSP1との間に設けられた第1内側絶縁膜第1ピラー部内側絶縁膜42paと、第1記憶層と複数の第1電極膜61aとの間に設けられた第1外側絶縁膜第1ピラー部外側絶縁膜43paと、を含む。第1半導体ピラーSP1は第1配線LL1と電気的に接続される。そして、第1メモリセルアレイ部MA1に含まれる複数のメモリセルは、複数の第1電極膜61aのそれぞれと第1半導体ピラーSP1とが交差する部分に設けられる。さらに、第1メモリセルアレイ部MA1は、X軸方向に沿って第1積層構造体ML1と並置され、Z軸方向に沿って積層された複数の第2電極膜61aと、複数の第2電極膜61aの間に設けられた第2電極間絶縁膜62bと、を含む第2積層構造体ML2と、第2積層構造体ML2をZ軸方向に沿って貫通する第2半導体ピラーSP2と、第2半導体ピラーSP2と複数の第2電極膜61bとの間に設けられた第2記憶層第2ピラー部記憶層48pbと、第2記憶層と第2半導体ピラーSP2との間に設けられた第2内側絶縁膜第2ピラー部内側絶縁膜42pbと、第2記憶層と複数の第2電極膜61bとの間に設けられた第2外側絶縁膜第2ピラー部外側絶縁膜43pbと、第1半導体ピラーSP1の一端と第2半導体ピラーSP2の一端とを電気的に接続する半導体接続部CPと、をさらに含む。第1メモリセルアレイ部MA1に含まれる複数のメモリセルは、複数の第2電極膜61bのそれぞれと第2半導体ピラーSP2とが交差する部分にさらに設けられている。そして、配線層LL0は、第2半導体ピラーSP2の一端とは反対側の他端と接続された第2半導体ピラー用配線ソース線SLをさらに含む。第2配線LL2の少なくとも一部と基板SUB0との距離は、第1配線LL1と基板SUB0との距離、及び、第2半導体ピラー用配線ソース線SLと基板SUB0との距離の少なくともいずれかと同じである。図2a及び図2bに表したように、第2配線LL2及び第4配線LL4は、第1配線LL1及び第3配線LL3と同層であるが、実施形態はこれに限らない。例えば、第2配線LL2及び第4配線LL4には、第1配線LL1及び第3配線LL3よりも上側または下側の導電層を用いても良い。例えば、第2配線LL2及び第4配線LL4には、第1配線LL1及び第3配線LL3に用いられる導電層と、ソース線SLに用いられる導電層と、を用いても良い。図8は、第1の実施形態に係る半導体記憶装置の一部の構成を例示するブロック図である。すなわち、図8は、回路部CUA例えば第1回路部CU1及び第2回路部CU2などの構成の1つの例を示している。図8に表したように、回路部CUAは、センスアンプブロックSABを含む。センスアンプブロックSABは、センスアンプ回路SAを含む。センスアンプブロックSABは、ラッチロジック回路YBOXと、Lデータラッチ回路LDLと、Uデータラッチ回路UDLと、Qデータラッチ回路QDLと、Xデータラッチ回路XDLと、セレクトスイッチ回路YCOMと、をさらに含む。例えば128本のビット線BLのそれぞれが、センスアンプ回路SAに接続される。センスアンプ回路SAは、ラッチロジック回路YBOX、Lデータラッチ回路LDL、Uデータラッチ回路UDL、Qデータラッチ回路QDL及びXデータラッチ回路XDLを介してセレクトスイッチ回路YCOMに接続される。これらの接続は、配線DBUSL、配線DBUSR、配線XBUSL及び配線XBUSRにより行われる。セレクトスイッチ回路YCOMが、入力バスIBUS及び出力バスOBUSに接続される。第1配線LL1及び第3配線LL3がビット線BLに対応する。すなわち、第1配線LL1及び第3配線LL3がセンスアンプ回路SAに接続される。第2配線LL2及び第4配線LL4が、入力バスIBUS及び出力バスOBUSとして用いられる。入力バスIBUS及び出力バスOBUSは、入出力制御部TBDRに接続される。入出力制御部TBDRは、入出力配線YIOを介して、データフリップフロップ回路DFFに接続される。データフリップフロップ回路DFFは、入力レシーバIR及び出力ドライバODに接続される。入力レシーバIR及び出力ドライバODは、入出力端子IOに接続される。なお、上記は一例であり、回路部CUA例えば第1回路部CU1及び第2回路部CU2などの構成は任意である。図9は、第1の実施形態に係る半導体記憶装置の一部の構成を例示するブロック図である。すなわち、図9は、センスアンプ回路SAの構成の1つの例を示している。図9に表したように、センスアンプ回路SAは、第1~第18MOSトランジスタT1~T18と、キャパシタCAPと、を含む。第1MOSトランジスタT1の一端にビット線信号BLIが入力される。第1MOSトランジスタT1のゲートには、BLクランプ信号BLCが入力される。第1MOSトランジスタの他端に第2~第5MOSトランジスタT2~T5の一端が接続される。第1MOSトランジスタT1の他端の電位は、信号COM2を含む。第2MOSトランジスタT2のゲートには信号LATが入力される。第2MOSトランジスタT2の他端と、第3MOSトランジスタT3の他端は、電位SRCGNDに設定される。第3MOSトランジスタT3のゲートには、信号INVが入力される。第4MOSトランジスタT4のゲートには、信号INVが入力される。第4MOSトランジスタT4の他端は、第6MOSトランジスタT6の一端と接続される。第6MOSトランジスタT6のゲートには、信号BLXが入力される。第6MOSトランジスタT6の他端は、電位VDDに設定される。第5MOSトランジスタT5のゲートには、信号LATが入力される。第5MOSトランジスタT5の他端は、第7MOSトランジスタT7の一端と接続される。第7MOSトランジスタT7のゲートには、信号XXLが入力される。第7MOSトランジスタT7の他端は、第8MOSトランジスタT8の一端と接続される。第8MOSトランジスタT8のゲートには、信号HLLが入力される。第8MOSトランジスタT8の他端は、電位VDDに設定される。第4MOSトランジスタT4の他端、第5MOSトランジスタT5の他端、第6MOSトランジスタT6の一端、及び、第7MOSトランジスタT7の一端は、互いに接続されている。この接続点の電位は、信号COM1を含む。この接続点は、第9MOSトランジスタT9の一端と接続される。第9MOSトランジスタT9のゲートには、信号SETが入力される。第9MOSトランジスタT9の他端は、第10MOSトランジスタT10の一端と接続される。第10MOSトランジスタT10のゲートには、信号RST_NCOが入力される。第10MOSトランジスタT10の他端は、第11MOSトランジスタT11の一端と接続される。第11MOSトランジスタT11のゲートは、第7MOSトランジスタT7の他端及び第8MOSトランジスタT8の一端と接続される。第7MOSトランジスタT7の他端及び第8MOSトランジスタT8の一端の接続点と、第11MOSトランジスタT11のゲートと、に、キャパシタCAPの一端が接続される。キャパシタCAPの他端には、信号CLKが入力される。第11MOSトランジスタT11の他端は、第12MOSトランジスタT12の一端と接続される。第12MOSトランジスタT12のゲートには、信号STBnが入力される。第11MOSトランジスタT11及び第12MOSトランジスタT12のベースは、電位VDDに設定される。第10MOSトランジスタT10の他端と第11MOSトランジスタT11の一端との接続点は、第14MOSトランジスタT14の一端及び第15MOSトランジスタT15の一端と接続される。第14MOSトランジスタT14のゲートには、信号STBnが入力される。第14MOSトランジスタT14の他端は、第13MOSトランジスタT13の一端と接続される。第13MOSトランジスタの他端は、低電位に設定される。第15MOSトランジスタの他端は、第16MOSトランジスタT16の一端と接続される。第16MOSトランジスタのゲートには、信号RST_PCOが入力される。第15MOSトランジスタT15及び第16MOSトランジスタT16のベースは、電位VDDに設定される。第10MOSトランジスタT10の他端と第11MOSトランジスタT11の一端との接続点は、第17MOSトランジスタT17のゲート及び第18MOSトランジスタT18のゲートと接続される。第17MOSトランジスタT17の一端は、第18MOSトランジスタT18の一端と接続される。第17MOSトランジスタT17の他端は、低電位に設定される。第18MOSトランジスタT18の他端及びベースは、電位VDDに設定される。第17MOSトランジスタT17の一端と、第18MOSトランジスタT18の一端と、の接続点は、第13MOSトランジスタT13のゲート、及び、第15MOSトランジスタT15のゲートと接続される。第17MOSトランジスタT17の一端、第18MOSトランジスタT18の一端、第13MOSトランジスタT13のゲート、及び、第15MOSトランジスタT15のゲートには、信号LATが入力される。第9MOSトランジスタT9の他端、及び、第10MOSトランジスタT10の一端は、端子BUSに接続される。端子BUSにセンスアンプ回路SAの出力が提供される。なお、上記は一例であり、センスアンプ回路SAの構成は任意である。図10は、参考例の半導体記憶装置の構成を例示する模式的断面図である。図10においては、図を見易くするために、導電部分が図示され、絶縁部分は省略されている。図10に表したように、参考例の半導体記憶装置319においても、基板SUB0と、回路層CU0と、メモリ層MA0と、配線層LL0と、が設けられる。但し、1つの配線例えば第1配線LL1に、1つのコンタクト配線第1コンタクト配線CE9aが設けられる。この第1コンタクト配線CE9aは、第1配線LL1のX軸方向における端に設けられる。第1コンタクト配線CE9aは、回路部CU9の第1アレイ下配線層190aと接続される。そして回路部CU9に含まれる第2アレイ下配線層190bが、回路部CU9と外部回路とを接続するIOBUSとして用いられる。図11は、参考例の半導体記憶装置の構成を例示するブロック図である。図11に表したように、第1配線LL1例えばビット線BL<k>がX軸方向に沿って延在する。第3配線LL3例えばビット線BL<l1>がX軸方向に沿って延在する。第1配線LL1及び第3配線LL3の下に、メモリセルアレイ部MAAが設けられる。第1配線LL1のX軸方向の一方の端に、第1コンタクト配線CE9aが設けられる。第3配線LL3のX軸方向の他方の端に、第2コンタクト配線CE9bが設けられる。第1コンタクト配線CE9a及び第2コンタクト配線CE9bは、メモリセルアレイ部MAAの下の回路部CUAと接続される。回路部CUAの他端のそれぞれは、例えば、第2アレイ下配線層190b及び第3アレイ下配線層190cと接続される。第2アレイ下配線層190bが、IOBUS<0>として用いられ、第3アレイ下配線層190cが、IOBUS<1>として用いられる。ビット線BLは、通常、最小のピッチで設けられる。このため、参考例においては、コンタクト配線例えば第1コンタクト配線CE9a及び第2コンタクト配線CE9bのピッチは、この最小ピッチ、または、この最小ピッチの2倍に設定される。回路部CUAから外部回路への配線を、ビット線BLどうしの間を通過させることは困難である。従って、参考例においては、回路部CUAから外部回路への配線には、メモリ層MA0よりも下側の導電層例えば第2アレイ下配線層190b及び第3アレイ下配線層190cなどが用いられる。このような構成を有する参考例の半導体記憶装置319においては、IOBUSとして、メモリ層MA0よりも下の回路層CU0に含まれる導電層が用いられる。このため、IOBUSの導電率が低い。このため、高速動作が困難である。これに対し、実施形態に係る半導体記憶装置310においては、メモリ層MA0よりも上層の配線層LL0の導電層例えば第2配線LL2及び第4配線LL4を、IOBUSとして用いる。これにより、高速動作が可能な半導体記憶装置が提供できる。第2の実施の形態図12は、第2の実施形態に係る半導体記憶装置の構成を例示するブロック図である。本実施形態に係る半導体記憶装置311も、基板SUB0と、配線層LL0と、メモリ層MA0と、回路層CU0と、第1コンタクト配線CE1と、第2コンタクト配線CE2と、を含む。また、半導体記憶装置311は、第3コンタクト配線CE3と、第4コンタクト配線CE4と、を含む。基板SUB0、配線層LL0、メモリ層MA0及び回路層CU0の構成は、半導体記憶装置310と同様なので説明を省略する。図12に表したように、半導体記憶装置311においては、第1コンタクト配線CE1が第1配線LL1のX軸方向におけるほぼ中央に設けられている。そして、第3コンタクト配線CE3が第3配線LL3のX軸方向におけるほぼ中央に設けられている。すなわち、第1メモリセルアレイ部MA1のX軸方向に沿った長さは、第2メモリセルアレイ部MA2のX軸方向に沿った長さと実質的に同じである。第1メモリセルアレイ部MA1のX軸方向に沿った長さは、例えば、第2メモリセルアレイ部MA2のX軸方向に沿った長さの95以上105以下である。第3メモリセルアレイ部MA3のX軸方向に沿った長さは、第4メモリセルアレイ部MA4のX軸方向に沿った長さと実質的に同じである。第3メモリセルアレイ部MA3のX軸方向に沿った長さは、例えば、第4メモリセルアレイ部MA4のX軸方向に沿った長さの95以上105以下である。このように、第1コンタクト配線CE1を第1配線LL1のほぼ中央に設け、第3コンタクト配線CE3を第3配線LL3のほぼ中央に設けることで、チップ面積を縮小できる。すなわち、実施形態に係る半導体記憶装置310及び311においては、コンタクト配線をメモリセルアレイ部MAAの領域の中に設けるため、アレイの周期性が崩れる。すなわち、アレイの周期性が崩れたダミーセル領域が設けられる。第1の実施形態に係る半導体記憶装置310においては、第1コンタクト配線CE1が第1配線LL1のほぼ中央でなく、第3コンタクト配線CE3が第3配線LL3のほぼ中央でないため、ダミーセル領域が6箇所となる。これに対して、第2の実施形態に係る半導体記憶装置311においては、第1コンタクト配線CE1を第1配線LL1のほぼ中央に設け、第3コンタクト配線CE3を第3配線LL3のほぼ中央に設けることで、ダミーセル領域が4箇所に縮減できる。これにより、チップ面積を縮小でき、より望ましい。なお、半導体記憶装置311においても、メモリ層MA0よりも上層の配線層LL0の導電層が、IOBUSとして用いられる。これにより、高速動作が可能な半導体記憶装置が提供できる。第3の実施の形態図13は、第3の実施形態に係る半導体記憶装置の構成を例示する模式的斜視図である。すなわち、図13は、メモリセルアレイ部MAA例えば第1~第4メモリセルアレイ部MA1~MA4などの一部の構成を例示している。図13に表したように、本実施形態に係る半導体記憶装置312においては、例えばX軸方向に延在するビット線BLと、Y軸方向に延在するワード線WLと、設けられる。ビット線BLとワード線WLとの間に抵抗変化層RCLが設けられる。抵抗変化層RCLにおいては、印加される電圧及び通電される電流の少なくともいずれかによって抵抗が変化する。すなわち、半導体記憶装置312は、クロスポイント型の抵抗変化メモリである。例えば、第1層SB1として、ビット線BL11、BL12及びBL13、並びに、ワード線WL11、WL12及びWL13が設けられる。これらの間に抵抗変化層RCLが設けられる。第2層SB2として、ワード線WL11、WL12及びWL13、並びに、ビット線BL21、BL22及びBL23が設けられる。これらの間に抵抗変化層RCLが設けられる。第3層SB3として、ビット線BL21、BL22及びBL23、並びに、ワード線WL21、WL22及びWL23が設けられる。これらの間に抵抗変化層RCLが設けられる。第4層SB4として、ワード線WL21、WL22及びWL23、並びに、ビット線BL31、BL32及びBL33が設けられる。これらの間に抵抗変化層RCLが設けられる。このように、Z軸方向に沿って隣り合う層において、ビット線BLまたはワード線WLが共有されている。半導体記憶装置312においては、第1メモリセルアレイ部MA1に含まれる複数のメモリセル、及び、第2メモリセルアレイ部MA2に含まれる複数のメモリセルは、印加される電圧及び通電される電流の少なくともいずれかによって抵抗が変化する抵抗変化層RCLを含む。メモリセルは、Z軸方向に沿って積層されている。本実施形態に係る半導体記憶装置312においては、第1配線LL1が例えばビット線BL11に接続される。第3配線LL3が、例えばビット線BL12に接続される。そして、第1配線LL1は、第1コンタクト配線CE1によって第1回路部CU1に接続される。第3配線LL3は、第3コンタクト配線CE3によって第2回路部CU2に接続される。第1回路部CU1は、第2コンタクト配線CE2によって、配線層LL0の第2配線LL2に接続される。第2回路部CU2は、第4コンタクト配線CE4によって、配線層LL0の第4配線LL4に接続される。半導体記憶装置312においても、メモリ層MA0よりも上層の配線層LL0の導電層が、IOBUSとして用いられる。これにより、高速動作が可能な半導体記憶装置が提供できる。このように、実施形態に係る半導体記憶装置においては、ワード線WLとビット線BLとが交点する位置に対応してメモリセルが設けられる。メモリセルを含むメモリセルアレイ部MAAは、基板SUB0の上方に設けられる。ビット線BLは、メモリセルアレイ部MAAの上方に設けられる。メモリセルアレイ部MAAの下に、メモリセルのデータを読み書きするセンスアンプ回路SAを含む回路部CUAが設けられる。ビット線BL第1配線LL1は、Z軸方向に延在する第1コンタクト配線CE1により、第1回路部CU1と接続される。第1回路部CU1の他端は、Z軸方向に延在する第2コンタクト配線CE2により、第2配線LL2に接続される。第2配線LL2は、外部回路と接続される。センスアンプ回路SAと外部回路とを接続する配線として、上層の配線層LL0の導電層が用いられる。すなわち、高抵抗な回路層CU0の導電層を使用しない。これにより、外部回路との間における動作の高速化が可能となる。実施形態によれば、高速動作が可能な半導体記憶装置が提供される。なお、本願明細書において、垂直及び平行は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。例えば、半導体記憶装置に含まれる基板、配線層、メモリ層、回路層、回路部、メモリセルアレイ部、メモリセル、配線、コンタクト配線などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。また、各具体例のいずれか2つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。その他、本発明の実施の形態として上述した半導体記憶装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体記憶装置も、本発明の要旨を包含する限り、本発明の範囲に属する。その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。