"配線パターンを有する配線基板と、前記配線基板上に搭載されるN個Nは2以上の自然数の半導体素子と、前記配線基板に搭載され、N個の前記半導体素子のうちから選択されたM個Mは1以上N以下の自然数の半導体素子のうちm個mは、1以上M未満の自然数の半導体素子に流れる電流を検知する電流検知部と、を備え、M個の前記半導体素子は、前記配線パターンを介して電気的に並列接続されており、m個の前記半導体素子は、前記電流検知部を介してM個の前記半導体素子のうちの他の前記半導体素子に電気的に並列接続されている、半導体装置。M個の前記半導体素子は、N個の前記半導体素子が前記配線パターンに各前記半導体素子が駆動可能に配線された後に、前記半導体素子の良否を判定する検査において良と判定された半導体素子であり、N個の前記半導体素子のうちM個の前記半導体素子以外のN―M個の前記半導体素子は、M個の前記半導体素子から電気的に分離されている、請求項1記載の半導体装置。前記mは1である、請求項1又は2記載の半導体装置。前記半導体素子は、第1及び第2の主端子と、前記第1及び第2の主端子間の導通を制御する制御信号を受ける制御端子とを有し、N個の前記半導体素子は並列に配置されており、前記配線パターンは、互いに離間しておりN個の前記半導体素子の各々の前記第1の主端子に対応して設けられるN個の第1の配線領域と、互いに離間しておりN個の前記半導体素子の各々の前記第2の主端子に対応して設けられるN個の第2の配線領域と、N個の前記半導体素子の前記制御端子に対して設けられる第3の配線領域と、を有し、M個の前記半導体素子の前記第1及び第2の主端子並びに前記制御端子は、それぞれ対応する前記第1~第3の配線領域に電気的に接続されており、前記電流検知部により電流が検知される前記半導体素子としての電流検知用半導体素子は、並列配置されたM個の前記半導体素子のうちの一番端に位置する半導体素子であり、前記電流検知用半導体素子に対応する前記第1の配線領域と前記電流検知用半導体素子に隣接する前記半導体素子に対応する前記第1の配線領域の組みと、前記電流検知用半導体素子に対応する前記第2の配線領域と前記電流検知用半導体素子に隣接する前記半導体素子に対応する前記第2の配線領域の組みの少なくとも一方は、前記電流検知用半導体素子を介して接続されており、N個の前記第1の配線領域において隣接する前記半導体素子に対応する前記第1の配線領域の組みのうち及びN個の第2の配線領域において隣接する前記半導体素子に対応する前記第2の配線領域の組みのうち、前記電流検知部で接続されている組み以外の組みは、導線によって接続されており、N個の前記半導体素子のうちM個の前記半導体素子以外のN-M個の前記半導体素子は、M個の前記半導体素子から電気的に分離されている、請求項3記載の半導体装置。前記半導体素子を構成する半導体材料は、SiC、GaN又はダイヤモンドである、請求項1~4の何れか一項記載の半導体装置。配線パターンを有する配線基板上にN個Nは2以上の自然数の半導体素子を搭載する搭載工程と、N個の前記半導体素子のうちから選択したM個Mは1以上N以下の自然数の前記半導体素子を、前記配線パターンを介して電気的に並列接続する並列接続工程と、を備え、前記並列接続工程では、M個の前記半導体素子のうちm個mは、1以上M未満の自然数の前記半導体素子を、m個の前記半導体素子に流れる電流を検知するための電流検知部を介してM個の前記半導体素子のうち他の前記半導体素子に並列接続する、半導体装置の製造方法。前記搭載工程で搭載されたN個の前記半導体素子を駆動可能に前記配線パターンに配線する配線工程と、N個の前記半導体素子を駆動して前記半導体素子の良否を検査する検査工程と、前記検査において不良と判定されたN―M個の半導体素子が駆動されないように、N―M個の前記半導体素子と前記配線パターンとの配線の少なくとも一部を切断する切断工程と、を更に備え、前記並列接続工程では、前記検査において良と判定された半導体素子としてN個の前記半導体素子から選択されたM個の前記半導体素子を、前記配線パターンを介して電気的に並列接続する、請求項6記載の半導体装置の製造方法。前記mは1である、請求項6又は7記載の半導体装置の製造方法。前記搭載工程で搭載されたN個の前記半導体素子をそれぞれ駆動可能なように前記配線パターンに配線する配線工程と、N個の前記半導体素子を駆動して前記半導体素子の良否を検査する検査工程と、前記検査において不良と判定されたN―M個の半導体素子が駆動されないように、N―M個の前記半導体素子と前記配線パターンとの配線の少なくとも一部を切断する切断工程と、を更に備え、前記搭載工程では、N個の前記半導体素子を物理的に並列に配置して前記配線基板上に搭載し、前記mは1であり、前記電流検知部により電流が検知される前記半導体素子としての電流検知用半導体素子は、M個の前記半導体素子のうちの一番端に位置する半導体素子であり、前記半導体素子は、第1及び第2の主端子と、前記第1及び第2の主端子間の導通を制御する制御信号を受ける制御端子とを有し、前記配線パターンは、互いに離間しておりN個の前記半導体素子の各々の前記第1の端子に対応して設けられるN個の第1の配線領域と、互いに離間しておりN個の前記半導体素子の各々の前記第2の端子に対応して設けられるN個の第2の配線領域と、N個の前記半導体素子の前記制御端子が電気的に接続される第3の配線領域と、を有し、前記配線工程では、N個の前記第半導体素子の前記第1及び第2の主端子並びに前記制御端子を、それぞれ対応する前記第1~第3の配線領域に電気的に接続し、前記切断工程では、N―M個の前記半導体素子の前記第1及び第2の主端子の少なくも一方の端子と、対応する前記第1及び第2の配線領域との電気的な接続を切断し、前記並列接続工程では、前記電流検知用半導体素子に対応する前記第1の配線領域と前記電流検知用半導体素子に隣接する前記半導体素子に対応する前記第1の配線領域の組みと、前記電流検知用半導体素子に対応する前記第2の配線領域と前記電流検知用半導体素子に隣接する前記半導体素子に対応する前記第2の配線領域の組みの少なくとも一方を、前記電流検知用半導体素子を介して接続すると共に、N個の前記第1の配線領域において隣接する前記半導体素子に対応する前記第1の配線領域の組みのうち及びN個の第2の配線領域において隣接する前記半導体素子に対応する前記第2の配線領域の組みのうち、前記電流検知部で接続される組み以外の組みを、導線によって接続する、請求項6記載の半導体装置の製造方法。図9に示したように、複数の半導体素子が並列接続された構成を有する半導体装置では、通常、配線基板上に複数の半導体素子を配置し、所定の配線を施した後に、半導体素子の検査を行う。そして、検査に合格した半導体素子以外の半導体素子の配線を切断する。すなわち、配線基板に配線された複数の半導体素子を検査した後、不良の半導体素子を並列接続から排除する。このような半導体装置に、前述したように半導体素子に流れる電流を検知するためのシャント抵抗電流検知部を実装する場合、不良の半導体素子を並列接続から排除することを前提として、複数の半導体素子を流れる電流がまとめてシャント抵抗に流れるように配置することが考えられる。すなわち、図9に示すように、複数の半導体素子100の第1及び第2の主端子を接続する配線にシャント抵抗110A,110Bを直列接続することが考えられる。しかしながら、この場合、シャント抵抗といった電流検知部での損失が大きくなる傾向があった。そこで、本発明は、複数の半導体素子を備えており、半導体素子に流れる電流を検知する際の損失を低減可能な半導体装置及びその製造方法を提供することを目的とする。本発明の一側面に係る半導体装置は、配線パターンを有する配線基板と、配線基板上に搭載されるN個Nは2以上の自然数の半導体素子と、配線基板に搭載され、N個の半導体素子のうちから選択されたM個Mは1以上N以下の自然数の半導体素子のうちm個mは、1以上M未満の自然数の半導体素子に流れる電流を検知する電流検知部と、を備える。M個の上記半導体素子は、配線パターンを介して電気的に並列接続されており、m個の半導体素子は、電流検知部を介してM個の半導体素子のうちの他の半導体素子に電気的に並列接続されている。この構成では、M個の半導体素子が並列接続されているので、M個の半導体素子を利用してより大きな電流を流し得る。そして、M個の半導体素子のうちm個の半導体素子を利用して半導体素子に流れる電流を検知するので、半導体素子に流れる電流を検知する際の損失を低減可能である。一実施形態において、M個の半導体素子は、N個の半導体素子が配線パターンに各半導体素子が駆動可能に配線された後に、半導体素子が不良か否かを判定する検査において良と判定された半導体素子であり得る。この場合、N個の半導体素子のうちM個の半導体素子以外のN―M個の半導体素子は、M個の半導体素子から電気的に分離されている。このように、検査において良と判定された半導体素子が並列接続されており、他のN-M個の半導体素子から電気的に分離されているので、半導体装置を確実に駆動することができる。一実施形態において、mは1であり得る。この場合、一つの半導体素子に流れる電流を電流検知部が検知するので、電流を検知する際の損失を更に低減可能である。一実施形態において、上記半導体素子は、第1及び第2の主端子と、第1及び第2の主端子間の導通を制御する制御信号を受ける制御端子とを有しており、N個の半導体素子は物理的に並列に配置され得る。この形態において、配線パターンは、互いに離間しておりN個の半導体素子の各々の第1の主端子に対応して設けられるN個の第1の配線領域と、互いに離間しておりN個の半導体素子の各々の第2の主端子に対応して設けられるN個の第2の配線領域と、N個の半導体素子の制御端子が電気的に接続される第3の配線領域と、を有し得る。この場合、M個の半導体素子の第1及び第2の主端子並びに制御端子は、それぞれ対応する第1~第3の配線領域に電気的に接続され得る。電流検知部により電流が検知される半導体素子としての電流検知用半導体素子は、並列配置されたM個の半導体素子のうちの一番端に位置する半導体素子とし得る。この場合、電流検知用半導体素子に対応する第1の配線領域と電流検知用半導体素子に隣接する半導体素子に対応する第1の配線領域の組みと、電流検知用半導体素子に対応する第2の配線領域と電流検知用半導体素子に隣接する半導体素子に対応する第2の配線領域の組みの少なくとも一方は、電流検知用半導体素子を介して接続され得る。この場合、N個の第1の配線領域において隣接する半導体素子に対応する第1の配線領域の組みのうち及びN個の第2の配線領域において隣接する半導体素子に対応する第2の配線領域の組みのうち、電流検知部で接続される組み以外の組みは、導線によって接続され得る。この形態において、N個の半導体素子のうちM個の半導体素子以外のN-M個の半導体素子は、M個の半導体素子から電気的に分離され得る。この場合、N個の半導体素子の第1及び第2の主端子並びに制御端子に対して第1~第3の配線領域が設けられているので、例えば、配線基板上にN個の半導体素子を搭載した後、各半導体素子の良否を個別に検査可能である。また、N個の半導体素子の第1及び第2の主端子並びに制御端子に対して第1~第3の配線領域が設けられているので、M個の半導体素子の並列接続が容易である。更に、M個の半導体素子が、対応する第1~第3の配線領域を利用して電気的に並列接続されている。そして、電流検知用半導体素子とそれに隣接する半導体素子にそれぞれ対応する第1及び第2の配線領域に対して上記のように電流検知部が接続されており、N個の第1及び第2の配線領域において電流検知部で接続されている以外の隣接する第1の配線領域の組み及び第2の配線領域の組みが導線で接続されており、N個の半導体素子のうちM個の半導体素子以外のN-M個の半導体素子は、M個の半導体素子から電気的に分離されている。そのため、M個の半導体素子を配列接続するための配線領域及び電流検知部を接続するための配線領域の少なくとも一方を更に確保しなくてもよいので、配線基板を小さくすることができる。その結果、半導体装置の小型化を図り得る。また、一つの半導体素子に流れる電流を電流検知部が検知するので、電流を検知する際の損失を更に低減可能である。一実施形態において、半導体素子を構成する半導体材料は、SiC、GaN又はダイヤモンドであり得る。このような半導体材料を含む半導体素子を備えた半導体装置は、電力用に利用されてきており、半導体装置により大きな電流が流される一方、半導体素子のサイズはSi等に比べて小さい。そのため、半導体素子を並列接続して電流の容量を確保する必要があるので、半導体素子に流れる電流の検知において損失を低減する上記構成は、SiC、GaN又はダイヤモンドを半導体材料として有する半導体素子を有する半導体装置において、より有効な構成となっている。本発明の他の側面は、配線パターンを有する配線基板上にN個Nは2以上の自然数の半導体素子を搭載する搭載工程と、N個の半導体素子のうちから選択したM個Mは1以上N以下の自然数の半導体素子を、配線パターンを介して電気的に並列接続する並列接続工程と、を備える半導体装置の製造方法にも係る。この製造方法の並列接続工程では、M個の半導体素子のうちm個mは、1以上M未満の自然数の半導体素子を、m個の半導体素子に流れる電流を検知するための電流検知部を介してM個の半導体素子のうち他の半導体素子に並列接続する。このような製造方法では、M個の半導体素子が並列接続されており、m個の半導体素子を利用して半導体素子に流れる電流を検知可能な半導体装置を製造できる。このような半導体装置では、M個の半導体素子を利用してより大きな電流を流し得る。また、M個の半導体素子全てに流れる電流を検知する場合より、半導体素子に流れる電流を検知する際の損失を低減可能である。一実施形態において、上記製造方法は、搭載工程で搭載されたN個の半導体素子を駆動可能なように配線パターンに配線する配線工程と、N個の半導体素子を駆動して半導体素子が良否を検査する検査工程と、検査において不良と判定されたN―M個の半導体素子が駆動されないように、N―M個の半導体素子と配線パターンとの配線の少なくとも一部を切断する切断工程と、を更に備え得る。この形態の並列接続工程では、検査において良と判定された半導体素子としてN個の半導体素子から選択されたM個の半導体素子を、配線パターンを介して電気的に並列接続し得る。この場合、検査において良と判定された半導体素子が並列接続されて、他のN―Mの半導体素子が駆動されない半導体装置を製造できる。そのため、製造された半導体装置を確実に駆動することができる。上記製造方法の一実施形態において、mは1とし得る。この場合、製造された半導体装置では、一つの半導体素子に流れる電流を検知可能なので、半導体素子に流れる電流の検知による損失を更に低減可能である。一実施形態において、上記製造方法は、搭載工程で搭載されたN個の半導体素子をそれぞれ駆動可能に配線パターンに配線する配線工程と、N個の半導体素子を駆動して半導体素子の良否を検査する検査工程と、検査において不良と判定されたN―M個の半導体素子を駆動可能が駆動されないように、N―M個の半導体素子と配線パターンとの配線の少なくも一部を切断する切断工程と、を更に備え得る。この形態において、上記搭載工程では、N個の半導体素子を物理的に並列に配置して配線基板上に搭載し得る。また、mは1であり、電流検知部により電流が検知される半導体素子としての電流検知用半導体素子は、M個の半導体素子のうちの一番端に位置する半導体素子であり得る。更に、半導体素子は、第1及び第2の主端子と、第1及び第2の主端子間の導通を制御する制御信号を受ける制御端子とを有し得る。また、配線パターンは、互いに離間しておりN個の半導体素子の各々の第1の主端子に対応して設けられるN個の第1の配線領域と、互いに離間しておりN個の半導体素子の各々の第2の主端子に対応して設けられるN個の第2の配線領域と、N個の半導体素子の制御端子が電気的に接続される第3の配線領域と、を有し得る。上記配線工程では、N個の半導体素子の第1及び第2の主端子並びに制御端子を、それぞれ対応する第1~第3の配線領域に電気的に接続し得る。更に、切断工程では、N個の半導体素子のうちM個の半導体素子以外のN―M個の半導体素子の第1及び第2の主端子並びに制御端子の少なくも一つと、対応する第1~第3の配線領域との電気的な接続を切断し得る。更に、並列接続工程では、電流検知用半導体素子に対応する第1の配線領域と電流検知用半導体素子に隣接する半導体素子に対応する第1の配線領域の組みと、電流検知用半導体素子に対応する第2の配線領域と電流検知用半導体素子に隣接する半導体素子に対応する第2の配線領域の組みの少なくとも一方を、電流検知用半導体素子を介して接続すると共に、N個の第1の配線領域において隣接する半導体素子に対応する第1の配線領域の組みのうち及びN個の第2の配線領域において隣接する半導体素子に対応する第2の配線領域の組みのうち、電流検知部で接続される組み以外の組みを、導線によって接続する。この場合、検査において良と判定された半導体素子が並列接続され、不良と判定されたN―M個の半導体素子から電気的に分離された半導体装置が製造され得る。そのため、製造された半導体装置を確実に駆動することができる。M個の半導体素子の第1及び第2の主端子並びに制御端子は、それぞれ対応する第1~第3の配線領域に電気的に接続されているので、検査工程において、各半導体素子の良否を個別に検査可能である。更に、M個の半導体素子が、対応する第1~第3の配線領域を利用して電気的に並列接続されている。そして、電流検知用半導体素子とそれに隣接する半導体素子にそれぞれ対応する第1及び第2の配線領域に対して上記のように電流検知部を接続し、N個の第1及び第2の配線領域において電流検知部で接続されている以外の隣接する第1の配線領域の組み及び第2の配線領域の組みを導線で接続している。そのため、M個の半導体素子を配列接続するための配線領域及び電流検知部を接続するための配線領域の少なくとも一方を更に確保しなくてもよい。従って、配線基板を小さくすることができるので、半導体装置の小型化を図り得る。また、一つの半導体素子に流れる電流を電流検知部が検知するので、電流を検知する際の損失を更に低減可能である。本発明によれば、複数の半導体素子を備えており、半導体素子に流れる電流を検知する際の損失を低減可能な半導体装置及びその製造方法を提供し得る。以下、図面を参照して本発明の実施形態について説明する。図面の説明においては同一要素には同一符号を付し、重複する説明を省略する。図面の寸法比率は、説明のものと必ずしも一致していない。説明中、上、下等の方向を示す語は、図面に示された状態に基づいた便宜的な語である。図1は、一実施形態に係る半導体装置の構成を模式的に示す図面である。図1は、半導体装置を半導体素子が搭載されている側から見た場合の構成を模式的に示している。図2は、図1のII-II線に沿った断面構成を模式的に示す図面である。半導体装置1は、N個Nは1以上の自然数の半導体素子10と、N個の半導体素子10が搭載される配線基板20と、半導体素子10に流れる電流を検知する電流検知部としてのシャント抵抗30A,30Bを備える。一実施形態において、半導体装置1は、N個の半導体素子10の保護のためと共に、防湿のために、N個の半導体素子10が封止されるように、図2に示すように、樹脂40によってモールドされていてもよい。図1では、配線基板20上の構成を示すために樹脂40は省略されている。図1及び図2では、シャント抵抗30A,30Bを模式的に示している。半導体素子10は、縦型の絶縁型電界効果トランジスタMOSFET:MetalOxideSemiconductorFieldEffectTransistorである。半導体素子10は、SiC、GaN又はダイヤモンドといったワイドバンドギャップ半導体を含んで構成されMOSFETとしてのFET構造を有するFET構造部11と、FET構造部11の表面に設けられたソース端子部12及びゲート端子部13と、FET構造部11の裏面に設けられたドレイン端子部14と、を有する。半導体素子10の各構成要素は、半導体素子10が縦型のMOSFETとして機能する構成であればよい。そのため、各構成要素の詳細な説明は省略する。半導体素子10の平面視形状の例は正方形又は長方形である。半導体素子10の一辺の長さの例は約2又は3mmである。半導体素子10の平面視形状が長方形の場合、長辺の長さが約2mm又は3mmとすることができる。配線基板20上に搭載される全半導体素子10の個数は、半導体装置1の製造過程において、配線基板20に複数の半導体素子10を実装した際に、それらの半導体素子10のうちいくつかの半導体素子10が不良となった場合であっても、半導体装置1として所定の電流容量を確保できる数であればよい。本明細書では、N個の半導体素子10のうちM個Mは1以上N以下の自然数の半導体素子10が良品、すなわち、正常に機能する半導体素子10であり、N-M個の半導体素子10が不良の半導体素子10であるとする。配線基板20は、絶縁性基板21と、絶縁性基板21上に、銅といった金属で構成される配線パターン22を有する。配線パターン22は、例えば印刷により絶縁性基板21上に形成され得る。半導体装置1では、M個の半導体素子10が配線パターン22を介して電気的に並列接続されている。この並列接続において、M個の半導体素子10のうち一つの半導体素子10は、M個の半導体素子10のうちの他の半導体素子10に対してシャント抵抗30A,30Bを介して並列接続されている。以下、半導体装置1の構成を具体的に説明する。説明の便宜のため、以下では、図1及び図2に示したように、11個の半導体素子10が配線基板20に搭載されている形態について説明する。11個の半導体素子10を備える形態の説明において、11個の半導体素子10を区別して説明する場合には、11個の半導体素子10を半導体素子101~1011と称す。各半導体素子101~1011に対応して設けられる半導体装置1の構成要素についても、それらを区別して説明する場合には、同様の表記を採用する場合もある。図1及び図2に示した半導体装置1では、半導体素子106,1011が不良の半導体素子であり、残りの9個の半導体素子101~105,107~1010が正常に機能する半導体素子である。すなわち、以下の説明では、M=9である。配線基板20が有する配線パターン22は、11個のドレイン電極領域第1の配線領域22A1~22A11と、11個のソース電極領域第2の配線領域22B1~22B11と、一つのゲート電極領域第3の配線領域を含む。ドレイン電極領域22A1~22A11は、物理的に互いに離間して並列配置されている。ソース電極領域22B1~22B11は、ドレイン電極領域22A1~22A11に対応してそれぞれ配置されている。ゲート電極領域22Cは、ドレイン電極領域22A1~22A11の配列方向に延在している。各ドレイン電極領域22A1~22A11には、対応する半導体素子101~1011が搭載されている。半導体素子101~1011の各々は、そのドレイン端子部14がドレイン電極領域22A1~22A11側に位置するようにドレイン電極領域22A1~22A11に搭載されている。各半導体素子101~1011は、対応するドレイン電極領域22A1~22A11に、例えば、半田を利用してダイボンドされている。従って、半導体素子101~1011のドレイン端子部14とドレイン電極領域22A1~22A11とが電気的に接続されている。各ドレイン電極領域22A1~22A11の平面視形状の大きさは、対応する半導体素子101~1011が配置され得るように半導体素子101~1011の大きさより大きいと共に、配線基板20上に離間して配置可能な大きさであればよい。各ソース電極領域22B1~22B11は、対応する半導体素子101~1011のソース端子部12が、ワイヤといった導線L図1及び図2の太実線を介して電気的に接続される領域である。導線Lを利用した電気的接続を、ワイヤボンディングとも称す場合もある。ゲート電極領域22Cは、11個の半導体素子101~1011のゲート端子部13が、ワイヤといった導線Lを介して電気的に接続される領域である。本実施形態では、ゲート電極領域22Cは、半導体素子101~1011に対して一つ設けられている。本実施形態のように、2個の不良の半導体素子106,1011を含む場合は、不良の半導体素子106,1011と、対応するソース電極領域22B6,22B11及びゲート電極領域22Cとの電気的な接続は切断されている。シャント抵抗30A,30Bは、物理的に並列配置された11個の半導体素子101~1011のうち正常に機能する9個の半導体素子101~105,107~1010の一番端の半導体素子1010に流れる電流を検知するように配線基板20上に設けられている。具体的には、シャント抵抗30Aの一端はソース電極領域22B10に接続され、シャント抵抗30Aの他端は、ソース電極領域22B11に接続されている。同様に、シャント抵抗30Bの一端は、ドレイン電極領域22A10に接続され、シャント抵抗30Bの他端は、ドレイン電極領域22A11に接続されている。これにより、シャント抵抗30A,30Bの一端は、半導体素子1010のソース端子部12及びドレイン端子部14にそれぞれ電気的に接続される。隣接するソース電極領域22B1~22B11のうち、シャント抵抗30Aで接続されたソース電極領域22B10,22B11の組み以外の互いに隣接するソース電極領域22B1~22B11の組みは、導線Lによって接続される。同様に、隣接するドレイン電極領域22A1~22A11のうち、シャント抵抗30Bで接続されたドレイン電極領域22A10,22A11の組み以外の互いに隣接するドレイン電極領域22A1~22A11の組みは、導線Lによって接続される。図3は、半導体装置1が有する半導体素子10のうち正常に機能する半導体素子10の配線構造を示す回路図である。図3に示すように、正常に機能する半導体素子101~105,107~1010は、電気的に並列接続される。半導体素子101~105,107~1010のうち半導体素子1010はシャント抵抗30A,30Bを介して他の半導体素子101~105,107~109に並列接続される。従って、シャント抵抗30A,30Bの両端の電圧を計測することによって、ソース側及びドレイン側においてそれぞれ半導体素子1010に流れる電流を検知できることになる。一実施形態において、半導体装置1は、図1に模式的に示すように、シャント抵抗30Aの電圧を測定するための計測端子t1,t2を有し得る。計測端子t1の一端は、ドレイン電極領域22A11に接続されており、計測端子t2の一端は、他のドレイン電極領域22A1に接続されている。半導体装置1は、シャント抵抗30Bの電圧を測定するための計測端子t3,t4を有し得る。計測端子t3の一端は、ソース電極領域22B11に接続されており、計測端子t4の一端は、ソース電極領域22B1に接続されている。また、半導体装置1は、半導体素子101~105,107~1010のソース端子部12及びドレイン端子部14に電圧を供給するための外部接続用端子t5,t6を有する。外部接続用端子t5及び外部接続用端子t6の一端は、ソース電極領域22B1~22B11の何れか及びドレイン電極領域22A1~22A11の何れかに接続されていれよい。図1では、外部接続用端子t5及び外部接続用端子t6の一端はそれぞれソース電極領域B11及びドレイン電極領域A11に接続されている。また、半導体装置1は、半導体素子101~105,107~1010のゲート端子部13に制御信号を供給するための外部接続用端子t7を有し得る。外部接続用端子t7の一端は、ゲート電極領域22Cに接続されていればよい。半導体素子101~1011が図2に例示したように、樹脂40でモールドされている場合、計測端子t1~t4及び外部接続用端子t5~t7の他端は、外部に接続可能なように樹脂40から外部に突出させておけばよい。なお、図1及び図2では、計測端子t1~t4及び外部接続用端子t5~t7を模式的に示している。図4~図6を利用して、半導体装置1の製造方法の一例について説明する。図4は、図1に示した半導体装置1の製造方法の一例を示すフローチャートである。まず、絶縁性基板21上に、配線パターン22が形成された配線基板20を準備する配線基板準備工程S1。配線パターン22は、例えば絶縁性基板21にプリントすることで準備され得る。この場合、配線基板20はいわゆるプリント配線基板である。次に、配線基板20上に11個の半導体素子101~1011を搭載する搭載工程S2。搭載工程S2では、配線パターン22のドレイン電極領域22A1~22A11上に、対応する半導体素子101~1011をダイボンドする。これにより、各半導体素子101~1011のドレイン端子部14と、ドレイン電極領域22A1~22A11が電気的に接続される。続いて、半導体素子101~1011を駆動可能なように配線パターン22に配線する配線工程S3。図5は、配線工程S3によって半導体素子101~1011が配線パターン22に配線された配線基板20を示す平面図である。配線工程S3では、各半導体素子101~1011のソース端子部12を、対応するソース端子領域22B1~22B11にそれぞれ導線Lによって、ワイヤボンディングすると共に、各半導体素子101~1011のゲート端子部13を、ゲート電極領域22Cにそれぞれ導線Lを利用してワイヤボンディングする。これにより、各半導体素子101~1011のソース端子部12及びゲート端子部13がソース電極領域22B1~2211及びゲート電極領域22Cに電気的に接続される。各半導体素子101~1011のドレイン端子部14は、ドレイン電極領域22A1~22A11に電気的に接続されているので、図5に示したような配線により、半導体素子101~1011が駆動され得る。この状態で、半導体素子101~1011を駆動して、半導体素子101~1011を検査する検査工程S4。検査は、半導体素子101~1011が正常に機能するか否かを検査すればよい。このような検査の例としては、各半導体素子101~1011に電圧を印加した際の発熱を検知することが挙げられる。半導体素子101~1011を配線基板20上に搭載し、配線パターン22に半導体素子101~1011を配線する際、半導体素子101~1011が有する少なくとも2つの端子例えばドレイン端子部14とソース端子部12が短絡する場合がある。このような短絡が生じると、半導体素子101~1011に電圧を印加した際、数ミリアンペア程度の電流が流れて発熱が生じので、その発熱を検知すれば、不良の半導体素子を同定できる。発熱は、例えば、対象物の温度分布を映像画像として出力するサーモグラフィ又は赤外線顕微鏡などを利用して検知すればよい。本実施形態の説明では、前述したように半導体素子106,1011が不良の半導体素子である。検査工程S4によって、不良と判断された2個の半導体素子106,1011と、それらの半導体素子106,1011を駆動するための配線パターン22との配線を切断する。具体的には、半導体素子106,1011のソース端子部12とソース電極領域22B6,22B11とを繋ぐ導線Lを切断し、半導体素子10のゲート端子部13とゲート電極領域22Cとを繋ぐ導線Lを切断する。この導線Lの切断は、人の手によって行ってもよいし、例えば、レーザ加工装置の既知の装置を行ってもよい。レーザ加工装置のような既知の装置を利用する場合、前述した検査における発熱検知のためのシステムと統合したシステムとし得る。図6は、不良の半導体素子106,1011と配線パターン22との配線を切断した状態を示す図面である。続いて、検査に合格した9個の半導体素子101~105,107~1010を電気的に並列接続する並列接続工程S6。具体的には、物理的に並列配置された正常に機能する半導体素子101~105,107~1010の一番端の半導体素子1010に対応するソース電極領域22B10にシャント抵抗30Aの一端を接続し、シャント抵抗30Aの他端をソース電極領域22B11に接続する。同様に、半導体素子1010に対応するドレイン電極領域22A10にシャント抵抗30Bの一端を接続し、シャント抵抗30Bの他端をドレイン電極領域22A10に接続する。更に、隣接するソース電極領域22B1~22B11のうち、シャント抵抗30Aで接続されたソース電極領域22B10,22B11の組み以外の互いに隣接するソース電極領域22B1~22B11の組みを、導線Lによって接続する。同様に、隣接するドレイン電極領域22A1~22A11のうち、シャント抵抗30Bで接続されたドレイン電極領域22A10,22A11の組み以外の互いに隣接するドレイン電極領域22A1~22A11の組みを、導線Lによって接続する。これにより、正常に機能する半導体素子101~105,107~1010が電気的に並列接続されており、その並列接続において、電流が検知される半導体素子1010が、シャント抵抗30A、30Bを介して他の半導体素子101~105,107~109に電気的に並列接続された半導体装置が得られる。図2に例示したように、半導体素子101~1011が樹脂40によりモールドされている場合は、並列接続工程S6を経た後に、半導体素子101~1011が搭載された配線基板20をモールド成形すればよい。また、計測端子t1~t4及び外部接続用端子t5~t7を設ける形態では、モールド成形前に、計測端子t1~t4及び外部接続用端子t5~t7を設けておけばよい。モールド成形しない場合には、計測端子t1~t4については、シャント抵抗30A,30Bの配置位置が確定した後に設けるのが好ましい。他の外部接続用端子t5~t7は、どの工程において設けてもよい。上記半導体装置1では、ドレイン電極領域22A1~22A11の何れか及びソース電極領域22B1~22B11の何れかを電圧供給源に接続し電圧を供給することで、半導体素子101~105,107~1010のソース端子部12及びドレイン端子部14の間に電圧を供給できる。更に、ゲート電極領域22Cを、制御信号を発生する制御信号発生源に接続し、制御信号を供給することで、半導体素子101~105,107~1010のゲート端子部13に制御信号が供給できる。その結果、制御信号に応じて、半導体素子101~105,107~1010に電流が流れる。このように、半導体装置1が駆動された状態において、シャント抵抗30A又はシャント抵抗30Bの電圧を計測すれば、シャント抵抗30A又はシャント抵抗30Bの抵抗値は既知であるので、半導体素子1010に流れる電流を検知できる。このように検知した電流値は、例えば、半導体装置1の保護回路の制御に利用され得る。上記半導体装置1の製造方法では、切断工程S5を並列接続工程S6の前に実施しているが、並列接続工程S6の後に実施してもよい。半導体装置1では、11個の半導体素子101~1011から検査によって選択された半導体素子101~105,107~1010が配線パターン22を介して並列接続されている。そのため、半導体素子10が小型であっても、半導体装置1全体として所定の電流容量を確保できる。更に、検査に合格した半導体素子101~105,107~1010のうち一つの半導体素子1010を電流検知用の半導体素子10とし、その半導体素子1010がシャント抵抗を30A,30Bを介して他の半導体素子101~105,107~109に並列接続されている。この構成では、半導体装置1では、一つの半導体素子1010に流れる電流を検知するので、所定の電流容量を確保するために複数の半導体素子10を備えていても、電流検知のための電力損失を低減できる。半導体素子10を構成する半導体材料が、いわゆるワイドギャップ半導体であるSiC、GaN又はダイヤモンドである場合、半導体装置1は、電力用に利用され得る。この場合、より大きな電流を半導体装置1に流す必要がある。一方、SiC、GaN又はダイヤモンドを含んで構成される半導体素子10は、Si等を半導体材料とする素子に比べて素子サイズが小さい。そのため、半導体素子101~105,107~1010を並列接続して所定の電流容量を確保しながら、電流検知による損失を低減可能な上記構成は、SiC、GaN又はダイヤモンドを含んで構成される半導体素子10を備えており半導体装置1が電力用として利用される場合に、より有効な構成である。更に、図1及び図2に示したように、各半導体素子101~1011に対応して互いに物理的に分離されたソース電極領域22B1~22B11が絶縁性基板21上に設けられると共に、各半導体素子101~1011に対応して互いに物理的に分離されたドレイン電極領域22A1~22A11が絶縁性基板21上に設けられた形態では、半導体素子101~1011を検する際、半導体素子101~1011を個別に駆動して検査可能である。このように物理的に分離されたソース電極領域22B1~22B11及びドレイン電極領域22A1~22A11を備えた形態において、図1及び図2に示したように、並列配置されており正常に機能する半導体素子101~105,107~1010のうち、一番端の半導体素子1010に対してシャント抵抗30A,30Bを接続すると共に、前述したように、隣接するソース電極領域22B1~22B11及びドレイン電極領域22A1~22A11を導線Lによって接続した場合には、半導体素子101~105,107~1010の並列接続のための他の配線領域やシャント抵抗30A,30Bを接続するための他の配線領域を更に確保しなくてもよいので、配線基板20を小さくすることができる。その結果、半導体装置1の小型化を図り得る。また、半導体装置1の製造方法で説明したように、半導体装置1は、配線基板20上に搭載された11個の半導体素子101~1011に所定の配線を施した後に検査を実施し、その検査結果に基づいて、不良の半導体素子106,1011の配線を切断している。そのため、他の合格した半導体素子101~105,107~1010を有効に利用することができる。第2の実施形態図7は、他の実施形態に係る半導体装置の概略構成を示す平面図である。図7に示した半導体装置2は、配線基板20の代わりに配線パターン51を有する配線基板50を備える点で半導体装置1と相違する。この相違点以外の構成は、半導体装置1の構成と同様である。相違点を中心にして半導体装置2の構成について説明する。半導体装置2もN個の半導体素子10を備える。以下では、説明の便宜のため、図7に示すように、10個の半導体素子10を備える形態について説明する。10個の半導体素子10を、半導体装置1の場合と同様に、半導体素子101~1010と称し、半導体素子101~1010に対応する半導体装置2の構成要素についても同様の表記を採用する。半導体装置2は、半導体素子1010が不良の半導体素子である。配線パターン51は、各半導体素子101~1010に対応するソース電極領域22B1~22B10及び各ドレイン電極領域22A1~22A10とは別に、配線用のソース配線領域51B及びドレイン配線領域51Aを含む。更に、配線パターン51は、シャント抵抗30Aを接続するための、一対のシャント抵抗配線領域52A1,52A2と、シャント抵抗30Bを設けるための一対のシャント抵抗配線領域52B1,52B2を含む。ソース配線領域51B及びドレイン配線領域51Aは、10個の半導体素子101~1010の配列方向又は、ドレイン電極領域22A1~22A10の配列方向に延在している。更に、シャント抵抗配線領域52A1,52B1の各々も半導体素子101~1010に配列方向に延在している。図7に示した形態では、半導体素子101~1010のうち半導体素子109が電流検知用の半導体素子である。この電流検知用の半導体素子109以外の半導体素子101~108に対応するソース電極領域22B1~22B8及びドレイン電極領域22A1~22A8は、ソース配線領域51B及びドレイン配線領域51Aにそれぞれ導線Lによって接続されている。電流検知用の半導体素子109に対応するソース電極領域22B9は、一対のシャント抵抗配線領域52B1,52B2のうちの一方向に延在するシャント抵抗配線領域52B1に導線Lにより接続されている。シャント抵抗配線領域52B2は、導線Lにより、ソース配線領域51Bに接続されている。同様に、電流検知用の半導体素子109に対応するドレイン電極領域22A9は一対のシャント抵抗配線領域52A1,52A2のうちの一方向に延在するシャント抵抗配線領域52A1に、導線Lにより接続されている。一方、シャント抵抗配線領域52A2は、導線Lにより、ドレイン配線領域51Aに接続されている。上記半導体装置2は例えば、次のようにして製造される。半導体装置2の製造方法の一例を、半導体装置1で説明した製造方法との相違点を中心にして説明する。まず、図4に示した配線基板準備工程S1において、絶縁性基板21上に、配線パターン51を有する配線基板50を準備する。次いで、図4に示したように、搭載工程S2を実施した後、配線工程S3及び検査工程S4を順に実施する。続いて、切断工程S5を実施して、不良の半導体素子1010と配線パターン51との配線において、不良の半導体素子1010を駆動するための配線を切断する。具体的には、半導体素子1010のゲート端子部13とゲート電極領域22Cとの電気的な接続を切断する。これにより、不良の半導体素子1010に制御信号が入力されないので、不良の半導体素子1010が駆動されない。その後、並列接続工程S6において、正常に機能する半導体素子101~109のうち電流検知用の半導体素子109以外の各半導体素子101~108に対応するソース電極領域22B1~22B8とソース配線領域51Bとを導線Lでワイヤボンディングすると共に、各半導体素子101~108に対応するドレイン電極領域22A1~22A8とドレイン配線領域51Aとを導線Lでワイヤボンディングする。更に、半導体素子109に対応するソース電極領域22B9及びドレイン電極領域22A9をそれぞれシャント抵抗配線領域52B1及びシャント抵抗配線領域52A1に導線Lでワイヤボンディングする。また、シャント抵抗配線領域51A1とシャント抵抗配線領域51A2とをシャント抵抗30Aを介して電気的に接続すると共に、シャント抵抗配線領域52A2と、ドレイン配線領域51Aとを導線Lによりワイヤボンディングする。同様に、シャント抵抗配線領域52B1とシャント抵抗配線領域52B2とをシャント抵抗30Bを介して電気的に接続すると共に、シャント抵抗配線領域52B2と、ソース配線領域51Bとを導線Lによりワイヤボンディングする。これにより、図7に示した半導体装置2が得られる。半導体装置2の製造方法においても、切断工程S5を並列接続工程S6の後に実施してもよい。半導体装置2では、10個の半導体素子101~1010から検査によって選択された半導体素子101~109が並列接続されている。そのため、半導体素子10が小型であっても、半導体装置2全体として所定の電流容量を確保できる。更に、半導体素子101~109のうち一つの半導体素子109を電流検知用の半導体素子とし、その半導体素子109がシャント抵抗30A,30Bを介して他の半導体素子101~108に並列接続されている。この構成では、一つの半導体素子109に流れる電流を検知するので、所定の電流容量を確保するために複数の半導体素子10を備えていても、電流検知のための電力損失を低減できる。また、半導体装置2の製造方法で説明したように、複数の半導体素子101~1010を検査し、不良の半導体素子1010の配線を切断しているので、他の合格した半導体素子101~109を有効に利用することができる。更に、各半導体素子101~1010に対応して互いに物理的に分離されたソース電極領域22B1~22B10及び互いに物理的に分離されたドレイン電極領域22A1~22A10が絶縁性基板21上に設けられているので、半導体素子101~1010を検査する際、各半導体素子101~1010を個別に検査可能である。上記半導体装置2の製造方法の一例では、配線工程S3において、シャント抵抗30A,30Bの接続を行った。しかしながら、半導体装置2を製造する場合には、例えば、配線基板準備工程S1において、予め、シャント抵抗30A,30Bが搭載された配線基板50を準備していてもよい。この場合、配線工程S3では、半導体素子101~109に対する配線のみでよい。本実施形態の半導体装置2においても、半導体装置1と同様に、計測端子t1~t4及び外部接続用端子t5~t7を備えていてもよい。以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されない。例えば、図8に示す半導体装置3のような構成も可能である。半導体装置3について、半導体装置1との相違点を中心にして説明する。説明の便宜上、半導体装置1の場合と同様に、図に示すように、半導体装置3は、12個の半導体素子10を有し、各半導体素子10を半導体素子101~1012と称す。また、半導体素子101~1012に対応する半導体装置3の構成要素についても同様の表記を採用する。半導体装置3においては、半導体素子109が不良の半導体素子である。図8に示した半導体装置3では、配線パターン61を有する配線基板60を備える点で、半導体装置1の構成と相違する。配線パターン61は、シャント抵抗30A,30Bが接続される半導体素子1012以外の半導体素子101~1011に対して、それぞれ一方向に延在する一つの電極領域61A,61Bを有する。また、配線パターン61は、半導体素子1011のソース電極領域22B12及びドレイン電極領域22A12それぞれとシャント抵抗30A,30Bを介して接続されるシャント抵抗接続領域62A,62Bを有する。このような半導体装置3では、例えば、電極領域61Aとドレイン電極領域22A12とが物理的に繋がっている電極領域と、電極領域61Bとソース電極領域22B12とが物理的に繋がっている電極領域を有する配線パターンが形成された配線基板を配線基板準備工程S1で準備する。そして、その配線基板を利用して図4に示した各製造工程を順次実施し、検査工程S4の後の切断工程S5において、配線の切断と共に、ドレイン電極領域22A12及びソース電極領域22B12を配線基板準備工程S1で準備した配線基板上の上記電極領域から分離してもよい。なお、半導体素子1012を配置するドレイン電極領域22A12及びソース電極領域22B12を予め電極領域61A,61Bから分離した配線パターン61を有する配線基板60を準備し、その配線基板60を利用して半導体装置3を製造してもよい。また、半導体素子10は、MOSFETとして説明したが、半導体素子10は、他のトランジスタであってもよいし、ダイオードであってもよい。配線基板が有する配線パターンは、半導体素子の種類に応じたパターンを有していればよい。半導体素子10を構成する半導体材料は、SiC、GaN又はダイヤモンドに限らず、Siとすることもできる。更に、電流検知用の半導体素子10は、一つに限らず、N個の半導体素子から選択されたM個の半導体素子のうちm個mは1以上M未満の半導体素子であればよい。mが2以上の場合、m個の半導体素子を、シャント抵抗を介してM個の半導体素子の他の半導体素子に並列接続する場合について説明する。この場合、m個の半導体素子を並列接続して第1の並列接続群を形成すると共に、M-mの半導体素子を並列接続して第2の並列接続群を形成して、M個の半導体素子がシャント抵抗を介して並列接続されるように、第1及び第2の並列接続群を、シャント抵抗を介して接続すればよい。なお、電流検知のための電力損失を低減する観点から、電流検知用の半導体素子10の数は、少ない方が好ましい。例えば、mは、M/2以下であることが好ましく、M/3であることがより好ましい。更に、実施形態で説明したように、m=1であることが最も好ましい。更に、並列接続されるM個の半導体素子は、検査により良品と判定された半導体素子とした。しかしながら、M個の半導体素子は、N個の半導体素子から選択したものであればよい。例えば、予め予備としてN-M個の半導体素子を搭載している場合は、検査をせずに、M個の半導体素子を並列接続すればよい。このように、検査を実施しない場合、図4に示した製造工程では、検査工程S4及び切断工程S5は実施する必要がない。また、配線工程S3に対応する配線は、並列接続工程S6において行ってもよい。更にまた、シャント抵抗30A,30Bを設けた形態について説明したが、シャント抵抗30A及びシャント抵抗30Bは何れか一方を有していればよい。また、電流検知部はシャント抵抗に限定されず、半導体素子に流れる電流を検知できるものであればよい。また、これまでの実施形態では、配線基板に搭載される半導体素子の個数を具体的に例示して説明したが、配線基板に搭載される複数の半導体素子の個数は例示した個数に限定されない。"