"電気的にデータを書き換え可能なメモリセルと、前記メモリセルの電流経路の一端に電気的に接続されたビット線と、前記ビット線と交差する方向に配列された前記メモリセルに共通に接続されたワード線と、前記ワード線に書込電圧を印加してデータを書き込むべき前記メモリセルの閾値電圧を第1閾値電圧以上になるまで移動させる書込電圧印加動作、前記データを書き込むべきメモリセルの閾値電圧が前記第1閾値電圧より低い第2閾値電圧以上であるか否かを判定する第1書込ベリファイ動作、前記データを書き込むべきメモリセルの閾値電圧が前記第1閾電圧以上であるか否かを判定する第2書込ベリファイ動作を実行し、前記第1及び第2書込ベリファイ動作により判定された前記第1閾値電圧以上で前記第2閾値電圧未満の閾値電圧を有するメモリセルに対して前記書込電圧印加動作を実行する際、前記書込電圧印加動作の実行回数の増加に伴い、前記ワード線の電圧を逐次上昇させると共に、前記メモリセルに対応するビット線の電圧を逐次変更する制御回路とを有することを特徴とする不揮発性半導体記憶装置。電気的にデータを書き換え可能なメモリセルと、前記メモリセルの電流経路の一端に電気的に接続されたビット線と、前記ビット線と交差する方向に配列された前記メモリセルに共通に接続されたワード線と、前記ワード線に書込電圧を印加してデータを書き込むべき前記メモリセルの閾値電圧を所定の閾値電圧以上になるまで移動させる書込動作を実行し、前記書込動作時に、前記ワード線に逐次上昇する書込電圧を印加しつつ、前記書き込むべきメモリセルの閾値電圧と前記書込電圧の印加回数との関係に基づいて前記ビット線に印加する電圧を逐次変更する制御回路とを有することを特徴とする不揮発性半導体記憶装置。前記制御回路は、前記ワード線に書込電圧を印加してデータを書き込むべき前記メモリセルの閾値電圧を第1閾値電圧以上になるまで移動させる書込電圧印加動作、前記データを書き込むべきメモリセルの閾値電圧が前記第1閾値電圧より低い第2閾値電圧以上であるか否かを判定する第1書込ベリファイ動作、前記メモリセルの閾値電圧が前記第1閾電圧以上であるか否かを判定する第2書込ベリファイ動作を実行し、前記第1及び第2書込ベリファイ動作により判定された前記第1閾値電圧以上で前記第2閾値電圧未満の閾値電圧を有するメモリセルに対して前記書込電圧印加動作を実行する際、前記書込電圧印加動作の実行回数の増加に伴い、前記ワード線の電圧を逐次上昇させると共に、前記メモリセルに対応するビット線の電圧を逐次変更することを特徴とする請求項2記載の不揮発性半導体記憶装置。前記制御回路は、前記ワード線に印加する書込電圧を逐次ステップアップさせると共に、前記ビット線の電圧を前記書込電圧に同期させてステップアップさせることを特徴とする請求項2又は請求項3記載の不揮発性半導体記憶装置。前記ビット線の電圧のステップアップ幅は、前記書込電圧のステップアップ幅よりも小さいことを特徴とする請求項4記載の不揮発性半導体記憶装置。本実施の形態は、閾値電圧分布の広がりを抑制した不揮発性半導体記憶装置を提供することを目的とする。一態様に係る不揮発性半導体記憶装置は、メモリセル、ビット線、ワード線、及び制御回路を有する。メモリセルは、電気的にデータを書き換え可能に構成される。ビット線は、メモリセルの電流経路の一端に電気的に接続される。ワード線は、ビット線と交差する方向に配列されたメモリセルに共通に接続される。制御回路は、ワード線に書込電圧を印加してデータを書き込むべきメモリセルの閾値電圧を所定の閾値電圧以上になるまで移動させる書込動作を実行する。制御回路は、書込動作時に、ワード線に逐次上昇する書込電圧を印加しつつ、書き込むべきメモリセルの閾値電圧と書込電圧の印加回数との関係に基づいてビット線に印加する電圧を逐次変更する。次に、図面を参照して、実施の形態に係る不揮発性半導体記憶装置について説明する。[構成]図1は、実施の形態に係る2値記憶方式を採用した不揮発性半導体記憶装置2値又は多値書込み方式のNANDセル型フラッシュメモリの構成を示す。この不揮発性半導体記憶装置は、データを記憶するメモリセルMCをマトリックス状に配置してなるメモリセルアレイ1を備える。メモリセルアレイ1は、複数のビット線BL、複数のワード線WL、ソース線SRC、及び複数のメモリセルMCを含む。メモリセルMCは、電気的にデータを書き換え可能に構成され、ビット線BLとワード線WLの交点にマトリクス状に配置される。メモリセルアレイ1には、ビット線BLの電圧を制御するビット線制御回路2、及びワード線WLの電圧を制御するワード線制御回路3が接続される。ビット線制御回路2は、カラムアドレスに基づいてビット線BLを選択し、選択されたビット線BLを介してメモリセルアレイ1中のメモリセルMCのデータを読み出す。一方、ビット線制御回路2は、選択されたビット線BLにメモリセルアレイ1中のメモリセルMCに書き込むデータを転送する。ワード線制御回路3は、ロウアドレスに基づいてアクセスするメモリセルに接続されたワード線WLを選択し、ワード線WLに書込電圧、読み出し電圧、書込パス電圧等、種々の電圧を印加する。ビット線制御回路2には、データ入出力バッファ4が接続される。メモリセルアレイ1から読み出されたメモリセルMCのデータは、データ入出力バッファ4を介してデータ入出力端子5から外部へ出力される。また、外部からデータ入出力端子5に入力された書込みデータは、データ入出力バッファ4を介してビット線制御回路2に入力され、指定されたメモリセルMCへ書き込まれる。メモリセルアレイ1、ビット線制御回路2、ワード線制御回路3、及びデータ入出力バッファ4は、制御回路6に接続される。制御回路6は、制御信号入力端子7に入力される制御信号に従い、ビット線制御回路2、ワード線制御回路3、及びデータ入出力バッファ4を制御するための制御信号を発生させる。図2は、図1に示すメモリセルアレイ1の構成を示す。メモリセルアレイ1は、図2に示すように、複数のブロックBにて構成される。メモリセルアレイ1においては、このブロックB単位でデータが消去されるブロック消去処理。ブロックBは、図2に示すように、複数のメモリユニットMUを含む。1つのメモリユニットMUは、直列接続された例えば16個のメモリセルMCEEPROMからなるメモリストリングMSと、その両端に接続されるドレイン側選択トランジスタSDTr及びソース側選択トランジスタSSTrとにより構成される。ドレイン側選択トランジスタSDTrの一端はビット線BLiに接続され、ソース側選択トランジスタSSTrの一端はソース線SRCに接続される。ロウ方向に一列に配置されたメモリセルMCの制御ゲートはワード線WL1~WL16のいずれかに共通接続される。また、ロウ方向に一列に配置されたドレイン側選択トランジスタSDTrの制御ゲートはドレイン側選択ゲート線SGDに共通接続され、ロウ方向に一列に配置されたソース選択トランジスタSSTrの制御ゲートはソース側選択ゲート線SGSに共通接続される。また1本のワード線WLに接続された複数のメモリセルMCの集合Pは、1ページを構成する。この集合P毎にデータが書き込まれ、読み出される。[書込動作]次に、不揮発性半導体記憶装置の書込動作を説明する。図3は、メモリセルMCの書込動作とメモリセルMCの閾値電圧分布との関係を示す。図3に示すように、メモリセルMCの閾値電圧分布は、2値データ記憶の場合、消去状態を示す1つの負の分布Eデータ1と書込状態を示す1つの正の分布Aデータ0を有し、4値データの場合、消去状態を示す1つの負の分布Eデータ11と書込状態を示す3つの正の分布A,B,C但し、B,Cは図示せず。データ00,01及び10を有する。本実施の形態に係る書込動作は、図3に示すように、閾値電圧分布Eを正方向に移動させて閾値電圧分布Aとする。すなわち、書込動作は、メモリセルMCの閾値電圧Vthを閾値電圧分布Aの下端のベリファイ電圧VLa以上とする。書込動作は、書込電圧印加動作、第1書込ベリファイ動作、及び第2書込ベリファイ動作を繰り返し実行する。書込電圧印加動作は、メモリセルMCのゲートに書込電圧Vpgmを印加して、メモリセルMCの閾値電圧Vthを正方向に移動させる。書込電圧Vpgmは、ΔVpgmだけステップアップさせながら逐次パルス高さが増加していく複数のパルス電圧により形成される。第1書込ベリファイ動作は、書込電圧印加動作の後になされ、メモリセルMCの閾値電圧Vthがベリファイ電圧VLb以上であるか否かを判定する。ベリファイ電圧VLbは、ベリファイ電圧VLaより低い正の電圧である。第2書込ベリファイ動作は、第1書込ベリファイ動作の後になされ、メモリセルMCの閾値電圧Vthがベリファイ電圧VLa以上であるか否かを判定する。第2書込ベリファイ動作によりメモリセルMCの閾値電圧がベリファイ電圧VLa以上であると判定されるまで、書込電圧印加動作、第1、第2書込ベリファイ動作は繰り返し実行される。次に、図4を参照して、書込動作を説明する。まず、選択ワード線WLにつながるメモリセルMCのコントロールゲートにワード線WLを介して1番目の書込電圧Vpgmを印加するS1。続く第1書込ベリファイ動作S2及び第2書込ベリファイ動作S3が共にベリファイパスであればS2のYes、S3のYes、そのメモリセルMCに対する書込動作は終了する。この場合、ビット線BLを介してチャネルをほぼ電源電圧にすると共にチャネルをフローティング状態にすることにより、メモリセルMCを書込禁止状態にする。もし、第1書込ベリファイ動作S2でパスしS2のYes、第2書込ベリファイ動作S3でパスしなかった場合S3のNoには、ビット線BLの電圧をΔblだけステップアップするS5。そして、書込電圧VpgmをΔpgmだけステップアップしS4、次の書込動作に移行するS1。次に、図5を参照して、書込動作時における各種配線の電圧関係について説明する。図5は、書込動作の途中段階における各メモリセルMCにつながるワード線WL及びビット線BLに印加される電圧の一例を示す。図5においては、選択ワード線WL2に接続された選択メモリセルMC1、MC2、MC3が書込動作の対象とされ、メモリセルMC4は書込を終了している。非選択ワード線WL1、3~16に接続された非選択メモリセルMCは書込動作の対象とされない。選択ワード線WL2には書込電圧Vpgm例えば、20V3Δpgmが印加され、非選択ワード線WL1、3~16にはパス電圧Vpass例えば、8Vが印加される。図6は、図5の電圧関係に至るまでの書込動作の各段階におけるメモリセルMC1~MC4の閾値の変化を示す図である。まず第1段階の書込動作では、選択ワード線WL2に書込電圧Vpgmが印加される。この結果、各メモリセルMCの書き込み易さのバラツキにより、例えば図6aに示すように、メモリセルMC4は、第1書込ベリファイ動作をパスするが、メモリセルMC1,MC2,MC3は、第1書込ベリファイ動作をパスしない。第2段階の書込動作では、メモリセルMC4につながるビット線BL4にビット線電圧Δblが印加された状態で、選択ワード線WL2に書込電圧VpgmΔpgmが印加される。この結果、図6bに示すように、メモリセルMC3は第1書込ベリファイ動作をパスし、メモリセルMC4は第2書込ベリファイ動作をパスする。一方、メモリセルMC1、2は依然としてして第1書込ベリファイ動作をパスしない。この場合、第3段階の書込動作では、メモリセルMC3につながるビット線BL3にビット線電圧Δblが印加され、メモリセルMC4を書込禁止状態にした上で、選択ワード線WL2に書込電圧Vpgm2Δpgmが印加される。この結果、図6cに示すように、メモリセルMC2が第1書込ベリファイをパスする。この場合、第4段階の書込動作では、メモリセルMC1、MC2、MC3にそれぞれつながるビット線BL1~3の電圧が0、Δbl、2Δblとなる。また、選択ワード線WL2に書込電圧Vpgm3Δpgmが印加される。この状態が図5に示す電圧状態である。以上、図5に示す制御により、フローティングゲート-チャネル間の電位差は、非書込のメモリセルMC4<メモリセルMC3<メモリセルMC2<メモリセルMC1の順に大きくなる。これにより、非書込のメモリセルMC4で書込電圧印加動作は禁止される一方、書き込み易いメモリセルMC3よりも書き込み難いメモリセルMC1に高い書き込み電圧が印加されるように書込電圧印加動作が実行される。次に、図7を参照して、選択ワード線WL2に印加される書込電圧Vpgm、及びメモリセルMCのチャネル電位Vchについて説明する。図7に示すように、書込電圧Vpgmは、書込電圧印加動作の実行回数の増加に応じてΔpgmずつステップアップされる。しかし、ステップアップが開始されるタイミングは、メモリセルMCの書き込み易さ、すなわち書き込み後の閾値変動状態によって異なってくる。ここで、従来において、書込対象のメモリセルMCのチャネル電位Vchは書込電圧印加動作の実行回数の増加に関わらず一定とされるか、或いは第1書込ベリファイ動作をパスした後、1回だけ上昇する。したがって、書込電圧印加動作の実行回数の増加に応じて、メモリセルMCのフローティングゲート-チャネル間の電位差は電圧Δpgmずつステップアップされる。これにより、1回の書込電圧印加動作によって書込対象のメモリセルMCの閾値電圧が正方向に移動しすぎる場合が生じ、メモリセルMCの閾値電圧分布の上裾が広がってしまう。これに対して、本実施の形態においては、図7に示すように、書込電圧印加動作の実行回数とメモリセルMCの閾値電圧に応じて、ビット線BLの電圧は電圧Δblずつステップアップされる。これにより、ビット線BLから電圧を転送されメモリセルMCのチャネル電位Vchは電圧Δchずつステップアップされる。したがって、書込電圧印加動作の実行回数と閾値の増加に応じて、メモリセルMCのフローティングゲート-チャネル間の電位差は電圧Δpgm-Δchずつステップアップされる。すなわち、本実施の形態は、メモリセルMCのフローティングゲート-チャネル間の電位差の増加量を従来よりも抑えることできる。これにより、本実施の形態は、従来よりもメモリセルMCの閾値電圧分布の上裾の広がりを抑制できる。上記の電圧ΔblΔchは、Δpgmよりも小さい電圧とするようにしても良い。書き込み回数が増加した場合には、ワード線WLとチャネル間の電圧は徐々に大きくした方が望ましいケースも考えられるからである。なお、ビット線BLの電圧のステップ幅ΔblΔchは、一定の間隔でなくても良い。また、電圧ΔblΔchは、図8に示すように、書込電圧印加動作の実行回数の増加に応じて上昇した後、低下するようにしても良い。次に、図9を参照して、図5に示す第4段階の書込電圧印加動作を説明する。図9の時刻t11~t15に亘って、ソース線SRCの電圧は1.3Vとされ、ソース側選択ゲート線SGSの電圧は0Vとされる。これにより、ソース側選択トランジスタSSTrは時刻t11~t15に亘って非導通状態とされる。また、ビット線BL1の電圧は、時刻t11~t15に亘って、0Vとされる。図9に示すように、先ず、時刻t11にて、ドレイン側選択ゲート線SGDの電圧は4.3Vまで上げられる。次に、時刻t12にて、非書込ビット線BL4の電圧は、電源電圧Vddまで上げられる。また、時刻t12にて、非選択ワード線WL、及び選択ワード線WLの電圧は、パス電圧Vpassまで上げられる。これにより、導通状態となったドレイン側選択トランジスタSDTrを介して、非書込ビット線BL4の電圧は非書込セルMC4のチャネルに転送され、メモリセルMC4のチャネル電位は電源電圧Vdd近くまで充電される。この結果、ビット線BL4に接続されたドレイン側選択トランジスタSDTrがオフする。続いて、時刻t13にて、ドレイン側選択ゲート線SGDの電圧は下げられ、時刻t14で2.5V程度とする。これにより、ビット線BL4に対応するドレイン側選択トランジスタSDTrからビット線BL4へのリークを防止する。続いて、時刻t15にて、ビット線BL2、BL3の電圧は電圧Δbl=0.2V、2Δbl=0.4Vまで上げられる。これにより、ビット線BL2、BL3に対応するチャネル電位は、それぞれの書込程度に応じて電圧Δch、2Δchまで上がる。一方、ビット線BL1の電圧は0Vに保持されているため、メモリセルMC1のチャネル電位は0Vに保持される。また、時刻t15にて、選択ワード線WLの電圧は書込電圧Vpgm3Δpgmまで上げられる。これにより、メモリセルMC1のフローティングゲート-チャネル間の電位差はVpgm3Δpgmとなり、また、メモリセルMC2のフローティングゲート-チャネル間の電位差はVpgm3Δpgm-Δchとなり、メモリセルMC3のフローティングゲート-チャネル間の電位差はVpgm3Δpgm-2Δchとなる。このように、メモリセルMC1、MC2、MC3の閾値電圧は異なる書込電圧を印加されて正方向にシフトする。一方、上述したように時刻t12においてメモリセルMC4のチャネル電位は電源電圧Vddまで充電される。よって、時刻t14にてドレイン側選択ゲート線SGDの電圧が2.5Vに上げられたとしても、ビット線BL4に対応するドレイン側選択トランジスタSDTrは非導通状態のまま保持される。したがって、時刻t14以降において、メモリセルMC4のチャネルはフローティングとなる。このため、時刻t15にて、メモリセルMC4のゲートに書込電圧Vpgm3Δpgmが印加されると、カップリングによって非書込セルMC4のチャネル電位は上がる。したがって、メモリセルMC4のフローティングゲート-チャネル間の電位差は大きくならず、メモリセルMC4の閾値電圧はシフトしない。また、ドレイン側選択ゲート線SGDに印加される電圧2.5Vは書込対象のメモリセルMCのチャネル電圧よりも高い電圧に設定することが望ましい。上記メモリセルMC4のチャネルは、通常のセルフブースト方式、又はローカルセルフブースト方式でフローティングとなり、そのチャネル電位は上げられる。通常のセルフブースト方式においては、メモリセルMC4を含むメモリストリングMSのチャネルが、ビット線BL及びソース線SRCから電気的に分断されることにより、メモリセルMC4のチャネルはフローティングとなる。そして、メモリセルMC4のチャネル電位は、近接するメモリセルMCのチャネル電位と共にカップリングにより上げられる。一方、ローカルセルフブースト方式においては、メモリセルMC4のチャネルは、近接するメモリセルMCのチャネルと電気的に分断されて、フローティングとなる。そして、メモリセルMC4のチャネル電位は、近接するメモリセルMCのチャネル電位と独立してカップリングにより上げられる。パス電圧Vpass、及び書込電圧Vpgmの大きさに応じて、通常のセルフブースト方式、又はローカルセルフブースト方式が選択される。次に、図10を参照して、第1、第2書込ベリファイ動作について説明する。第1、第2書込ベリファイ動作において、ビット線BLの電圧はソース線SRCの電圧よりも高く設定される。ドレイン側選択トランジスタSDTr及びソース側選択トランジスタSSTrは導通状態とされる。非選択メモリセルMCのゲートには読出電圧Vreadが印加され、非選択メモリセルMCは導通状態とされる。そして、図10に示すように、第1書込ベリファイ動作において選択メモリセルMCのゲートにはベリファイ電圧VLbが印加され、第2書込ベリファイ動作において選択メモリセルMCのゲートにはベリファイ電圧VLaが印加される。上記のような第1書込ベリファイ動作において、ビット線BLからソース線SRCに所定値以上の電流が流れない場合、選択メモリセルMCの閾値電圧はベリファイ電圧VLb以上であると判定される。また、上記のような第2書込ベリファイ動作において、ビット線BLからソース線SRCに所定値以上の電流が流れない場合、選択メモリセルMCの閾値電圧はベリファイ電圧VLa以上であると判定される。以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、図11に示すように、第1書込ベリファイ動作の前に、ベリファイ電圧VLbよりも低いベリファイ電圧VLcを用いてベリファイ動作を更に実行して良い。また、図11に示すように、第2書込ベリファイ動作の実行後に、ベリファイ電圧VLaとベリファイ電圧VLbとの間のベリファイ電圧VLdを用いて更にベリファイ動作を実行してもよい。上記図11に示す例において、ベリファイ電圧VLc以上であり且つベリファイ電圧VLb未満の閾値電圧を有するメモリセルMCに対して書込電圧印加動作を実行する際、書込電圧印加動作の実行回数の増加に伴い、そのメモリセルMCの電流経路の一端に電気的に接続されたビット線BLの電圧をΔchaずつステップアップさせても良い。ベリファイ電圧VLb以上であり且つベリファイ電圧VLd未満の閾値電圧を有するメモリセルMCに対して書込電圧印加動作を実行する際、書込電圧印加動作の実行回数の増加に伴い、そのメモリセルMCの電流経路の一端に電気的に接続されたビット線BLの電圧をΔchbΔchb<Δchaずつステップアップさせても良い。そして、ベリファイ電圧VLd以上であり且つベリファイ電圧VLa未満の閾値電圧を有するメモリセルMCに対して書込電圧印加動作を実行する際、書込電圧印加動作の実行回数の増加に伴い、そのメモリセルMCの電流経路の一端に電気的に接続されたビット線BLの電圧をΔchcΔchc<Δchbずつステップアップさせても良い。また、上記実施の形態では、2値記憶方式1ビット/セル又は4値記憶方式の不揮発性半導体装置を説明したが、本発明はこれに限定されるものではなく、8値以上の記憶方式などにも適用可能であることは言うまでもない。"