半導体基板と、前記半導体基板の一面上に形成された絶縁膜と、前記半導体基板の前記一面上に設けられた、複数の巻数を有する渦巻き状の配線により形成され、該配線の一端に設けられる第1の端子部と該配線の他端に設けられる第2の端子部とを有する薄膜インダクタ素子と、を備え、前記配線は、絶縁膜の上部に設けられた上層配線と、前記絶縁膜下に設けられて前記上層配線に電気的に接続された下層配線と、前記配線の両端から該配線に沿った長さが等しい配線中央と、前記配線中央から前記配線の一端間の第1配線と、前記配線中央から前記配線の他端間の第2配線と、複数の交差部と、を有し、前記第1配線及び前記第2配線は、前記各交差部において、前記絶縁膜を介して平面視において互いに交差する位置に設けられ、前記第1配線は、前記各交差部において、前記第1配線が前記上層配線であり、前記第2配線が前記下層配線である第1上層交差部と、前記第1配線が前記下層配線であり、前記第2配線が前記上層配線である第1下層交差部と、を有し、前記第2配線は、前記各交差部において、前記第2配線が前記上層配線であり、前記第1配線が前記下層配線である第2上層交差部と、前記第2配線が前記下層配線であり、前記第1配線が前記上層配線である第2下層交差部と、を有し、前記交差部を3個以上有し、前記第1配線において、前記第1の端子部に最近接する側から連続する2個の前記交差部における1番目の前記交差部に前記第1上層交差部が設けられ、2番目及び3番目の前記交差部に前記第1下層交差部が設けられ、前記第2配線において、前記第2の端子部に最近接する側から連続する2個の前記交差部における1番目の前記交差部に前記第2下層交差部が設けられ、2番目及び3番目の前記交差部に前記第2上層交差部が設けられていることを特徴とする半導体装置。請求項1に記載の半導体装置において、前記薄膜インダクタ素子における前記渦巻き状の配線の前記巻数は4であり、3個の前記交差部を有することを特徴とする半導体装置。請求項1又は2に記載の半導体装置において、前記半導体基板の上面に集積回路が設けられ、前記下層配線は、前記集積回路内に設けられていることを特徴とする半導体装置。以上のように、上記従来の薄膜インダクタ素子においては、配線が交差する各交差部分について第1の端子側から見ると、上層配線、上層配線、下層配線、下層配線の順序となり、一方、第2の端子側から見ると、下層配線、下層配線、上層配線、上層配線の順序となり、各交差部での構造が同じではない。このような下層配線は上層配線より基板に接近している。ここで、基板として半導体基板を用いた場合、基板に接近している下層配線の部分において、基板の影響を受け、インダクタ特性Q値が減少する。すなわち、下層配線に電流が流れたとき、半導体基板は電気抵抗が比較的低いため、誘導によって基板にも渦電流が流れる。この渦連流による損失によってインダクタ素子のQ値が低下する現象が発生する。このQ値の低下は、下層配線がインダクタ素子の端子に近い位置にあるほど影響が大きくなる。したがって、上記従来のような薄膜インダクタ素子においては、第1の端子側から見たインダクタのQ値に対し、第2の端子側から見たインダクタのQ値が小さくなり、両端子側から見たインダクタのQ値が大きく異なり、特性が不均衡となっている。これに対し、インダクタ素子の特性としては、通常、両端子側から見たときのインダクタ特性が均等であることが求められる。しかしながら、上記のような構成による薄膜インダクタ素子では、両端子側から見たインダクタ特性を均等にすることが難しいという問題があった。そこで、この発明は、両端部側から見たときのインダクタンス特性をほぼ均等とすることができる薄膜インダクタ素子を有する半導体装置を提供することを目的とする。上記目的を達成するため、請求項1に記載の発明に係わる半導体装置は、半導体基板と、前記半導体基板の一面上に形成された絶縁膜と、前記半導体基板の前記一面上に設けられた、複数の巻数を有する渦巻き状の配線により形成され、該配線の一端に設けられる第1の端子部と該配線の他端に設けられる第2の端子部とを有する薄膜インダクタ素子と、を備え、前記配線は、絶縁膜の上部に設けられた上層配線と、前記絶縁膜下に設けられて前記上層配線に電気的に接続された下層配線と、前記配線の両端から該配線に沿った長さが等しい配線中央と、前記配線中央から前記配線の一端間の第1配線と、前記配線中央から前記配線の他端間の第2配線と、複数の交差部と、を有し、前記第1配線と前記第2配線とは、前記各交差部において、前記絶縁膜を介して平面視において互いに交差する位置に設けられ、前記第1配線は、前記各交差部において、前記第1配線が前記上層配線であり、前記第2配線が前記下層配線である第1上層交差部と、前記第1配線が前記下層配線であり、前記第2配線が前記上層配線である第1下層交差部と、を有し、前記第2配線は、前記各交差部において、前記第2配線が前記上層配線であり、前記第1配線が前記下層配線である第2上層交差部と、前記第2配線が前記下層配線であり、前記第1配線が前記上層配線である第2下層交差部と、を有し、前記交差部を3個以上有し、前記第1配線において、前記第1の端子部に最近接する側から連続する2個の前記交差部における1番目の前記交差部に前記第1上層交差部が設けられ、2番目及び3番目の前記交差部に前記第1下層交差部が設けられ、前記第2配線において、前記第2の端子部に最近接する側から連続する2個の前記交差部における1番目の前記交差部に前記第2下層交差部が設けられ、2番目及び3番目の前記交差部に前記第2上層交差部が設けられていることを特徴とする。請求項2に記載の発明は、請求項1に記載の半導体装置において、前記薄膜インダクタ素子における前記渦巻き状の配線の前記巻数は4であり、3個の前記交差部を有することを特徴とする。請求項3に記載の発明は、請求項1又は2に記載の半導体装置において、前記半導体基板の上面に集積回路が設けられ、前記下層配線は、前記集積回路内に設けられていることを特徴とする。本発明に係わる半導体装置よれば、半導体基板上に設けられた、複数の巻数を有する渦巻き状の配線により形成された薄膜インダクタ素子を備える半導体装置において、薄膜インダクタ素子を形成する配線の交差部に設けられる下層配線によるインダクタンス特性の薄膜インダクタ素子の両端子部から見た劣化程度が同程度となるように、薄膜インダクタ素子を形成する配線の各交差部における上層配線と下層配線の配置が設定されていることにより、薄膜インダクタ素子の両端子部側から見たインダクタンス特性をほぼ均等とすることができる。第1実施形態図1はこの発明の第1実施形態としての半導体装置の要部の透過平面図を示し、図2Aは図1のIIA-IIAに沿う断面図を示し、図2Bは図1のIIB-IIBに沿う断面図を示す。この半導体装置は、一般的にはCSPと呼ばれるものであり、シリコン基板半導体基板1を備えている。シリコン基板1の上面には所定の機能の集積回路図示せずが設けられ、上面周辺部にはアルミニウム系金属等からなる複数の接続パッド2a、2b、2cが集積回路に接続されて設けられている。この場合、符号2b、2cで示す接続パッドは、後述する薄膜インダクタ素子13の両端部に接続されるものであり、例えば互いに隣接して配置されている。接続パッド2a、2b、2cの中央部を除くシリコン基板1の上面には酸化シリコン等からなる絶縁膜3が設けられ、接続パッド2a、2b、2cの中央部は絶縁膜3に設けられた開口部4を介して露出されている。絶縁膜3の上面にはポリイミド系樹脂等からなる保護膜絶縁膜5が設けられている。絶縁膜3の開口部4に対応する部分における保護膜5には開口部6が設けられている。保護膜5の上面には銅等からなる第1~第3の下地金属層10、11、12及び外側下地金属層17、内側下地金属層18が設けられている。第1~第3の下地金属層10、11、12の上面全体には銅等からなる第1の配線7及び第1の引き出し配線8、第2の引き出し配線9が設けられ、外側下地金属層17、内側下地金属層18の上面全体には外側上層配線14、内側上層配線15が設けられている。そして、接続パッド2aには絶縁膜3及び保護膜5の開口部4、6を介して第1の下地金属層10を含む第1の配線7の一端部が接続されている。次に、薄膜インダクタ素子13について説明する。本実施形態における薄膜インダクタ素子13は、2巻きの渦巻き状の配線を有して形成されるものであって、1箇所に立体的な交差部を有するものである。インダクタ素子13は、保護膜5上に1箇所が欠けた環状正八角形状に設けられた外側上層配線14と、保護膜5上において外側上層配線14の内側に同一側の1箇所が欠けた環状正八角形状に設けられた内側上層配線15と、第1の引き出し配線8及び第2の引き出し配線9と、内側上層配線15の一端部に対応する部分におけるシリコン基板1の上面に設けられた直線状の下層配線16とを有して構成される。この場合、外側上層配線14、内側上層配線15、第1の引き出し配線8及び第2の引き出し配線9は、銅等によって形成され、保護膜5の上面に設けられた銅等からなる外側下地金属層17、内側下地金属層18、第2の下地金属層11及び第3の下地金属層12の上面全体に設けられている。また、下層配線16は、アルミニウム系金属等によって形成され、内側上層配線15の一端部に対応する部分におけるシリコン基板1の上面に形成され、例えばシリコン基板1の上面に設けられる集積回路中に予め形成されている。そして、外側下地金属層17を含む外側上層配線14の一端部は、第2の下地金属層11を含む第1の引き出し配線8の他端部に接続され、他端部は、絶縁膜3及び保護膜5に設けられた開口部スルーホール19を介して下層配線16の一端部に接続されている。内側下地金属層18を含む内側上層配線15の一端部は、第3の下地金属層12を含む第2の引き出し配線9の他端部に接続され、他端部は、絶縁膜3及び保護膜5に設けられた開口部20を介して下層配線16の他端部に接続されている。また、第2の下地金属層11を含む第1の引き出し配線8の一端部は、絶縁膜3及び保護膜5の開口部4、6を介して接続パッド2bに接続され、第3の下地金属層12を含む第2の引き出し配線9の一端部は、絶縁膜3及び保護膜5の開口部4、6を介して接続パッド2cに接続されている。第1の配線10の接続パッド部上面には銅からなる柱状電極21が設けられている。第1の配線7及び薄膜インダクタ素子13を含む保護膜5の上面にはエポキシ系樹脂等からなる封止膜22がその上面が柱状電極21の上面と面一となるように設けられている。柱状電極21の上面には半田ボール23が設けられている。ここで、薄膜インダクタ素子13の一部を構成する下層配線16は、シリコン基板1の上面に設けられているため、シリコン基板1の影響を受け、シリコン基板1に発生する渦電流による損失が生じ、特性が劣化するQ値が小さくなる。一方、薄膜インダクタ素子13を構成する第1の引き出し配線8、第2の引き出し配線9、外側上層配線14及び内側上層配線15は、シリコン基板1の上面から厚さ方向に絶縁膜3及び保護膜5の合計厚さだけ離されて設けられているため、シリコン基板1の影響を受けにくく、特性劣化はほとんど生じない。しかるに、この半導体装置においては、下層配線16は、外側上層配線14の他端部と内側上層配線15の他端部との間に設けられている。この場合、第1の引き出し配線8と外側上層配線14の長さと第2の引き出し配線9と内側上層配線15の長さは同じかほぼ同じで、その差が小さくなるように構成されている。これにより、薄膜インダクタ素子13の一端部側接続パッド2b側から下層配線16までの距離と薄膜インダクタ素子13の他端部側接続パッド2c側から下層配線16までの距離は同じかほぼ同じで、その差が小さく、下層配線16は、薄膜インダクタ素子13の一端部接続パッド2bから他端部接続パッド2cの間の配線の中点を含む位置に設けられている。この場合、配線の中点から一端部接続パッド2bにかけては、下層配線16、外側上層配線14、第1の引き出し配線8が設けられ、配線の中点から他端部接続パッド2cにかけては、下層配線16、内側上層配線15、第2の引き出し配線9が設けられ、上層配線と下層配線の配列順序が同じとなっている。ここで、第1の引き出し配線8、第2の引き出し配線9、外側上層配線14及び内側上層配線15は保護膜5上に設けられているためシリコン基板1の影響を受け難く、この部分でのQ値は良好な値を有するが、下層配線16はシリコン基板1上に設けられているため、この部分においてシリコン基板1の影響を受けてQ値が減少する。すなわち、Q値を大きくするためには、端子部から下層配線までの距離ができるだけ長い方が好ましいが、下層配線が端子部からインダクタ素子をなす配線の中点より先に設けられていれば、Q値は、下層配線の位置には殆ど依存しないことが知られている。一方、インダクタ素子の両端部側から見た特性を均等にするという観点からは、両端部から下層配線までの距離を均等にすることが好ましい。そこで、本実施形態においては、薄膜インダクタ素子13の両端部側から下層配線16までの距離をほぼ等しくするとともに、下層配線16を両端部間の配線の中点付近に設けている。これによって、両端子側から見たときの特性をほぼ均等とすることができるとともに、インダクタ素子13のQ値を比較的大きくすることができる。なお、上記においては、下層配線16は、シリコン基板1上の集積回路中に予め形成されて、シリコン基板1の上面に設けられているとしたが、これに限らず、例えば絶縁膜3上に設けられるものとしてもよい。この場合、絶縁膜3の膜厚分だけシリコン基板1から離間するため、下層配線16におけるシリコン基板1の影響を減少させ、この部分でのQ値の低下を低減させることができて、インダクタ素子13のQ値を増加させることができる。第2実施形態図3はこの発明の第2実施形態としての半導体装置の要部の透過平面図を示す。この半導体装置において、図1に示す半導体装置と異なる点は、下層配線16をその上に絶縁膜3及び保護膜5を介して設けられた第2の引き出し配線9と交差するようにした点である。この場合、下層配線16と第2の引き出し配線9とは直交するように構成されるため、下層配線16の長さを可及的に短くすることができる。これにより、下層配線16に起因する特性劣化を低減することができて、インダクタ素子13のQ値を増加させることができる。第3実施形態図4はこの発明の第3実施形態としての半導体装置の要部の透過平面図を示す。この半導体装置において、図1に示す半導体装置と大きく異なる点は、薄膜インダクタ素子13において、下層配線を2ヵ所に設けるようにした点である。この場合、薄膜インダクタ素子13は、保護膜5の上面に相対向して設けられた半円弧状の第1、第2の外側上層配線14A、14Bと、保護膜5の上面において第1、第2の外側上層配線14A、14Bの内側に1箇所が欠けた環状に設けられた内側上層配線15と、第1の引き出し配線8及び第2の引き出し配線9と、例えばシリコン基板1の上面の所定の2箇所に設けられた第1、第2の下層配線16A、16Bとを有する。そして、第1の外側上層配線14Aの一端部は第1の引き出し配線8の他端部に接続され、他端部は、絶縁膜3及び保護膜5に設けられた開口部を介して第1の下層配線16Aの一端部に接続されている。第2の外側上層配線14Bの一端部は第2の引き出し配線9の他端部に接続され、他端部は、絶縁膜3及び保護膜5に設けられた開口部を介して第2の下層配線16Bの一端部に接続されている。内側上層配線15の一端部は、絶縁膜3及び保護膜5に設けられた開口部を介して第1の下層配線16Aの他端部に接続され、他端部は、絶縁膜3及び保護膜5に設けられた開口部を介して第2の下層配線16Bの他端部に接続されている。また、第1の引き出し配線8の一端部は接続パッド2bに接続され、第2の引き出し配線9の一端部は接続パッド2cに接続されている。この半導体装置においては、薄膜インダクタ素子13の一端部側接続パッド2b側から第1の下層配線16Aまでの距離と薄膜インダクタ素子13の他端部側接続パッド2c側から第2の下層配線16Bまでの距離は同じかほぼ同じで、その差が小さくなるように構成される。これにより、本実施形態によれば、薄膜インダクタ素子13の両端部側から下層配線16A、16Bまでの距離をほぼ等しくすることができる。したがって、薄膜インダクタ素子13の両端部側から見たときの特性をほぼ均等とすることができる。この場合、薄膜インダクタ素子13の一端部接続パッド2bと他端部接続パッド2cの間の配線の中点から一端部接続パッド2bにかけては、内側上層配線15、下層配線16A、外側上層配線14A、第1の引き出し配線8が設けられ、配線の中点から他端部接続パッド2cにかけては、内側上層配線15、下層配線16B、外側上層配線14B、第2の引き出し配線9が設けられ、上層配線と下層配線の配列順序が同じとなっている。第4実施形態図5はこの発明の第4実施形態としての半導体装置の要部の透過平面図を示す。この半導体装置において、図1に示す半導体装置と大きく異なる点は、薄膜インダクタ素子13を3巻きの渦巻き状とし、薄膜インダクタ素子13の立体的な交差部を2箇所とした点である。この場合、薄膜インダクタ素子13は、保護膜5の上面に1箇所が欠けた環状に設けられた第1の上層配線31と、保護膜5の上面において第1の上層配線31の右外側に設けられた半円弧状の第2の上層配線32と、保護膜5の上面において第1の上層配線31の内側に1.5巻きの渦巻き状に設けられた第3の上層配線33と、第1の引き出し配線8及び第2の引き出し配線9と、例えばシリコン基板1の上面の所定の2箇所に設けられた第1、第2の下層配線34、35とを有する。そして、第1の上層配線31の一端部は第1の引き出し配線8の他端部に接続され、他端部は第1の下層配線34の一端部に接続されている。第2の上層配線32の一端部は第2の引き出し配線9の他端部に接続され、他端部は第2の下層配線35の一端部に接続されている。第3の上層配線33の一端部は第1の下層配線34の他端部に接続され、他端部は第2の下層配線35の他端部に接続されている。また、第1の引き出し配線8の一端部は接続パッド2bに接続され、第2の引き出し配線9の一端部は接続パッド2cに接続されている。この場合、第1、第2の下層配線34、35は、例えば、薄膜インダクタ素子13の両端部間接続パッド2b、2c間を通る中心線上に配置されている。すなわち、3巻きの渦巻き状の薄膜インダクタ素子13の2箇所の交差部は薄膜インダクタ素子13の両端部間を通る中心線上に配置され、薄膜インダクタ素子13は当該中心線を中心にしてその両側で対称に近い構造となっている。そして、薄膜インダクタ素子13の両端部接続パッド2b、2c間の配線の中点と一端部側接続パッド2b側の間と、配線の中点と他端部接続パッド2c側の間で、共に2つの交差部を有している。また、配線の中点から一端部側接続パッド2b側を見たとき、第1番目の交差部には第1の下層配線34が設けられ、第2番目の交差部には第1の上層配線31が設けられて、上層及び下層の配線の両方を有している。一方、配線の中点から他端部側接続パッド2c側を見たとき、第1番目の交差部には第3の上層配線33が設けられ、第2番目の交差部には第2の下層配線35が設けられ、上層及び下層の両方の配線を有している。この場合、薄膜インダクタ素子13の一端部接続パッド2bと他端部接続パッド2cの間の配線の中点から一端部接続パッド2bにかけては、第3の上層配線33、第1の下層配線34、第1の上層配線31、第1の引き出し配線8が設けられ、配線の中点から他端部接続パッド2cにかけては、第3の上層配線33、第2の下層配線35、第2の上層配線32、第2の引き出し配線9が設けられ、上層配線と下層配線の配列順序が同じとなっている。このように、この半導体装置では、薄膜インダクタ素子13の配線の両端部間の中点から一端部間及び配線の中点から他端部間のいずれにおいても複数の交差部を有し、且つ、上層及び下層の両方の配線を有しているので、両端部から見たインダクタ特性に対する下層配線によるQ値の低下を同程度として、薄膜インダクタ素子13の両端部側から見たときの特性をほぼ均等とすることができる。なお、上記においては、第1、第2の下層配線34、35が中心線上に配置され、インダクタ素子13が当該中心線に対して対称に近い構造を有し、配線の中点から一端部間及び配線の中点から他端部間のいずれも、2つの同数の交差部を有するとしたが、これは一例を示したに過ぎない。要するに、薄膜インダクタ素子13の配線の両端部間の中点と一端部の間、及び、配線の中点と他端部の間のいずれにおいても複数の交差部を有し、且つ、上層及び下層の両方の配線を有しているものであれば、第1、第2の下層配線34、35が中心線上に対称又は非対称に配置され、インダクタ素子13が当該中心線に対して非対称な構造を有するものであってもよい。第5実施形態図6はこの発明の第5実施形態としての半導体装置の要部の透過平面図を示す。この半導体装置において、図1に示す半導体装置と大きく異なる点は、薄膜インダクタ素子13を4巻きの渦巻き状とし、薄膜インダクタ素子13の立体的な交差部を3箇所とした点である。この場合、薄膜インダクタ素子13は、保護膜5の上面に1箇所が欠けた環状に設けられた第1の上層配線41と、保護膜5の上面において第1の上層配線41の右外側に設けられた半円弧状の第2の上層配線42と、保護膜5の上面において第1の上層配線41の内側に1箇所が欠けた環状に設けられた第3の上層配線43と、保護膜5の上面において第3の上層配線43の内側に1.5巻きの渦巻き状に設けられた第4の上層配線44と、第1の引き出し配線8及び第2の引き出し配線9と、例えばシリコン基板1の上面の所定の3箇所に設けられた第1~第3の下層配線45、46、47と、を有する。そして、第1の上層配線41の一端部は第1の引き出し配線8の他端部に接続され、他端部は第1の下層配線45の一端部に接続されている。第2の上層配線42の一端部は第2の引き出し配線9の他端部に接続され、他端部は第2の下層配線46の一端部に接続されている。第3の上層配線43の一端部は第2の下層配線46の他端部に接続され、他端部は第3の下層配線47の一端部に接続されている。第4の上層配線44の一端部は第1の下層配線45の他端部に接続され、他端部は第3の下層配線47の他端部に接続されている。また、第1の引き出し配線8の一端部は接続パッド2bに接続され、第2の引き出し配線9の一端部は接続パッド2cに接続されている。この場合、第1~第3の下層配線45、46、47は、例えば、薄膜インダクタ素子13の両端部間接続パッド2b、2c間を通る中心線上に配置されている。すなわち、4巻きの渦巻き状の薄膜インダクタ素子13の3箇所の交差部は薄膜インダクタ素子13の両端部間を通る中心線上に配置され、薄膜インダクタ素子13は当該中心線を中心にしてその両側で対称に近い構造となっている。そして、薄膜インダクタ素子13の両端部接続パッド2b、2c間の配線の中点から一端部側接続パッド2b側の間と、配線の中点から他端部側接続パッド2c側の間で、共に3つの交差部を有している。また、配線の中点から一端部側接続パッド2b側を見たとき、第1番目の交差部には第4の上層配線44が設けられ、第2番目の交差部には第1の下層配線45が設けられ、第3番目の交差部には第1の上層配線41が設けられて、上層及び下層の配線の両方を有している。一方、配線の中点から他端部側接続パッド2c側を見たとき、第1番目の交差部には第3の下層配線47が設けられ、第2番目の交差部には第3の上層配線43が設けられ、第3番目の交差部には第2の下層配線46が設けられて、上層及び下層の両方の配線を有している。このように、この半導体装置では、薄膜インダクタ素子13の配線の両端部間の中点から一端部間及び配線の中点から他端部間のいずれにおいても複数の交差部を有し、且つ、上層及び下層の両方の配線を有しているので、両端部から見たインダクタ特性に対する下層配線によるQ値の低下を同程度として、薄膜インダクタ素子13の両端部側から見たときの特性をほぼ均等とすることができる。なお、上記においても、第1~第3の下層配線45、46、47が中心線上に配置され、インダクタ素子13が当該中心線に対して対称に近い構造を有し、配線の中点から一端部間及び配線の中点から他端部間のいずれも、3つの同数の交差部を有するとしたが、これは一例を示したに過ぎない。本実施形態においても、薄膜インダクタ素子13の配線の両端部間の中点から一端部側及び他端部側のいずれにおいても複数の交差部を有し、且つ、各交差部において、上層及び下層の両方の配線が設けられているものであれば、第1~第3の下層配線45、46、47が中心線上に対称又は非対称に配置され、インダクタ素子13が当該中心線に対して非対称な構造を有するものであってもよい。第6実施形態図7はこの発明の第6実施形態としての半導体装置の要部の透過平面図を示す。この半導体装置において、図6に示す半導体装置と異なる点は、第3の上層配線43を2巻きの渦巻き状とし、第4の上層配線44を半円弧状とし、第3の上層配線43の他端部と第4の上層配線44とを第3の下層配線で接続した点である。この場合においても、薄膜インダクタ素子13の両端部接続パッド2b、2c間の配線の中点から一端部側接続パッド2b側の間と、配線の中点から他端部側接続パッド2c側の間で、共に3つの交差部を有している。また、配線の中点から一端部側接続パッド2b側を見たとき、第1番目の交差部には第2の下層配線47が設けられ、第2番目の交差部には第1の下層配線45が設けられ、第3番目の交差部には第1の上層配線41が設けられ、上層及び下層の両方の配線を有している。一方、配線の中点から他端部側接続パッド2c側を見たとき、第1番目の交差部には第3の上層配線43が設けられ、第2番目の交差部には第3の上層配線43が設けられ、第3番目の交差部には第2の下層配線46が設けられて、上層及び下層の両方の配線を有している。このように、この半導体装置においても、図6に示す半導体装置と同様に、薄膜インダクタ素子13の配線の両端部間の中点から一端部間及び配線の中点から他端部間のいずれにおいても複数の交差部を有し、且つ、上層及び下層の両方の配線を有しているので、両端部から見たインダクタ特性に対する下層配線によるQ値の低下を同程度として、薄膜インダクタ素子13の両端部側から見たときの特性をほぼ均等とすることができる。特に、本実施形態においては、配線の中点から一端部側接続パッド2b側を見たときには、第1番目と第2番目の交差部には下層配線が設けられ、配線の中点から他端部側接続パッド2c側を見たときには、第1番目と第2番目の交差部には上層配線が設けられている。ここで、下層配線によるインダクタ特性のQ値の低下は、端子部から下層配線までの距離が大きくなるほど影響が小さくなる。これにより、本実施形態における構成よれば、上述の第5実施形態における構成に比し、薄膜インダクタ素子13の両端部側から見たときの特性の差をより一層減らすことができる。ここで、上述の各実施形態における薄膜インダクタ素子13の一端部側接続パッド2b側から見たときのQ値と他端部側接続パッド2c側から見たときのQ値との差について検証した結果について簡単に説明する。薄膜インダクタ素子13の外形寸法を1mm以下もしくは700μm以下とし、その線幅及び線間隔を10~数十μmとしたとき、Q値の差は、図1に示す第1実施形態の2巻きの場合、約3.7であり、図3に示す第2実施形態の2巻きの場合、約1.8であり、図4に示す第3実施形態の2巻きの場合、約1.8であり、図5に示す第4実施形態の3巻きの場合、約7.7であり、図6に示す第5実施形態の4巻きの場合、約8.7であり、図7に示す第6実施形態の4巻きの場合、約4.4であった。このように、本発明の各実施形態の構成によれば、両端部から見たQ値の差を概ね10以下とすることができて、概ね均等とすることができる。なお、上記各実施形態では、薄膜インダクタ素子が2~4巻きの渦巻き状である場合について説明したが、これに限らず、5巻き以上の渦巻き状であってもよい。