第1のスイッチング素子を有し、前記第1のスイッチング素子のオンオフに応じて、電流を出力する第1のスイッチ回路と、インダクタを有し、前記第1のスイッチ回路と接続され、前記第1のスイッチ回路から出力される前記電流を平滑化する平滑回路と、前記第1のスイッチング素子のオンオフを制御する制御手段と、を備え、前記制御手段は、前記第1のスイッチング素子のオンオフのタイミングに基づいて、前記インダクタに流れる電流の向きを判定し、動作停止信号が入力された状態で、前記インダクタに流れる電流の向きが前記平滑回路の出力方向である場合、前記第1のスイッチング素子のオンオフの制御を停止するスイッチング電源装置。第2のスイッチング素子を有し、当該第2のスイッチング素子のオンオフの制御に応じて、正及び負のパルス信号を出力する第2のスイッチ回路と、前記第2のスイッチ回路に接続された一次側コイルと、前記一次側コイルと磁気的に結合され、前記第1のスイッチ回路と接続された二次側コイルと、をさらに備え、前記制御手段は、前記第2のスイッチング素子のオンオフのタイミングに基づいて、前記インダクタに流れる前記電流の向きを判定する請求項1に記載のスイッチング電源装置。前記制御手段は、前記動作停止信号が入力された状態において、前記第2のスイッチ回路が前記一次側コイルに出力する前記正のパルス信号の立ち下さがり及び前記負のパルス信号の立ち上がりのいずれか一方のタイミングで、前記第1のスイッチング素子のオンオフの制御を停止する請求項2に記載のスイッチング電源装置。前記第2のスイッチ回路は、第1~第4のトランジスタを有するブリッジ回路であり、前記第1及び第3のトランジスタのドレインは、第1の入力端子に接続され、前記第2及び第4のトランジスタのソースは、第2の入力端子に接続され、前記第1のトランジスタのソースは、前記第2のトランジスタのドレインに接続され、前記第3のトランジスタのソースは、前記第4のトランジスタのドレインに接続され、前記一次側コイルの一端は、前記第1のトランジスタのソース及び前記第2のトランジスタのドレインに接続され、他端は、前記第3のトランジスタのソース及び前記第4のトランジスタのドレインに接続されており、前記制御手段は、前記動作停止信号が入力された状態において、前記第3及び第4のトランジスタが共にオフなるタイミングで、前記第1のスイッチング素子の制御を停止する請求項2または3に記載のスイッチング電源装置。前記第1のスイッチ回路は、さらに第3のスイッチング素子を有し、前記制御手段は、前記第1~第4のトランジスタのゲートに制御信号を出力するドライブ手段と、前記動作停止信号及び前記制御信号に基づいて、前記第1のスイッチ回路が有する前記第1及び第3のスイッチング素子のオンオフを制御する論理ゲート手段と、を有し、前記論理ゲート手段は、前記第3のトランジスタに出力される前記制御信号が入力される第1のNOTゲートと、前記第4のトランジスタに出力される前記制御信号が入力される第2のNOTゲートと、前記動作停止信号が入力される第3のNOTゲートと、前記第1及び第2のNOTゲートの出力信号が入力される第1のANDゲートと、前記第3のNOTゲートの出力信号と前記第1のANDゲートの出力信号とが入力されるNANDゲートと、前記第1のトランジスタに出力される前記制御信号と前記NANDゲートの出力信号とが入力される第2のANDゲートと、前記第2のトランジスタに出力される前記制御信号と前記NANDゲートの出力信号とが入力される第3のANDゲートと、を有し、前記第2のANDゲートの出力信号を用いて、前記第1のスイッチング素子のオンオフを制御し、前記第3のANDゲートの出力信号を用いて、前記第3のスイッチング素子のオンオフを制御する請求項4に記載のスイッチング電源装置。前記第1のスイッチ回路は、第5~第8のトランジスタを有するブリッジ回路であり、前記第5及び第7のトランジスタのドレインは、前記インダクタを介して第1の出力端子に接続され、前記第6及び第8のトランジスタのソースは、第2の出力端子に接続され、前記第5のトランジスタのソースは、前記第6のトランジスタのドレインに接続され、前記第7のトランジスタのソースは、前記第8のトランジスタのドレインに接続され、前記二次側コイルの一端は、前記第5のトランジスタのソース及び前記第6のトランジスタのドレインに接続され、他端は、前記第7のトランジスタのソース及び前記第8のトランジスタのドレインに接続されており、前記第2のANDゲートの出力信号は、前記第5及び第8のトランジスタのゲートに入力され、前記第3のANDゲートの出力信号は、前記第6及び第7のトランジスタのゲートに入力される請求項5に記載のスイッチング電源装置。前記第1のスイッチ回路から出力される前記電流は脈流である請求項1~6のいずれか一項に記載のスイッチング電源装置。スイッチング素子を有し、前記スイッチング素子のオンオフに応じて、電流を出力するスイッチ回路と、インダクタを有し、前記スイッチ回路と接続され、前記スイッチ回路から出力される電流を平滑化する平滑回路と、を備えるスイッチング電源装置の制御方法であって、前記スイッチング素子のオンオフのタイミングに基づいて、前記インダクタに流れる電流の向きを判定し、動作停止信号が入力された状態で、前記インダクタに流れる電流の向きが前記平滑回路の出力方向である場合、前記スイッチング素子のオンオフの制御を停止するスイッチング電源装置の制御方法。上述のように、スイッチング電源装置の仕様として最低電流値を設定すると、スイッチング電源装置を使用する際には、最低電流値以上の電流を流す必要がある。そのため、スイッチング電源装置に流す電流値が限られ、スイッチング電源装置の性能が制限されてしまうという問題がある。なお、特許文献1に記載の技術はサージ電圧を利用するものであり、サージ電圧の発生自体を抑制することについては、記載も示唆もされていない。本発明は、このような問題を解決するためになされたものであり、スイッチング電源装置の性能を制限することなく、サージ電圧の発生を抑えることができるスイッチング電源装置及びその制御方法を提供することを目的とする。本発明にかかるスイッチング電源装置は、第1のスイッチング素子を有し、前記第1のスイッチング素子のオンオフに応じて、電流を出力する第1のスイッチ回路と、インダクタを有し、前記第1のスイッチ回路と接続され、前記第1のスイッチ回路から出力される前記電流を平滑化する平滑回路と、前記第1のスイッチング素子のオンオフを制御する制御手段と、を備え、前記制御手段は、前記第1のスイッチング素子のオンオフのタイミングに基づいて、前記インダクタに流れる電流の向きを判定し、動作停止信号が入力された状態で、前記インダクタに流れる電流の向きが前記平滑回路の出力方向である場合、前記第1のスイッチング素子のオンオフの制御を停止するものである。本発明にかかるスイッチング電源装置の制御方法は、スイッチング素子を有し、前記スイッチング素子のオンオフに応じて、電流を出力するスイッチ回路と、インダクタを有し、前記スイッチ回路と接続され、前記スイッチ回路から出力される電流を平滑化する平滑回路と、を備えるスイッチング電源装置の制御方法であって、前記スイッチング素子のオンオフのタイミングに基づいて、前記インダクタに流れる電流の向きを判定し、動作停止信号が入力された状態で、前記インダクタに流れる電流の向きが前記平滑回路の出力方向である場合、前記スイッチング素子のオンオフの制御を停止するものである。本発明は、スイッチング電源装置の性能を制限することなく、サージ電圧の発生を抑えることができるスイッチング電源装置及びその制御方法を提供することができる。<実施の形態1>以下、図面を参照して本発明の実施の形態について説明する。本実施の形態にかかるスイッチング電源装置1の構成を図1に示す。スイッチング電源装置1は、第1のスイッチ回路10と、平滑回路20と、制御部30と、を備える。本実施の形態にかかるスイッチング電源装置1は、いわゆるDC-DCコンバータであり、入力電圧VTを降圧し、出力電圧Voutとして出力する。第1のスイッチ回路10は、Nch型MOSFET101と、直流電源102と、を備える。Nch型MOSFET101第1のスイッチング素子は、ドレインが直流電源102のプラス側に接続され、ソースがインダクタ201と接続されている。平滑回路20は、インダクタ201と、コンデンサ202と、を備える。インダクタ201の一端は、Nch型MOSFET101のソースに接続され、他端は、第1の出力端子91及びコンデンサ202のプラス側に接続されている。コンデンサ202のマイナス側は、第2の出力端子92に接続されている。平滑回路20は、インダクタ201及びコンデンサ202を用いて、インダクタ201に流れる電流ILを平滑化する。制御部30は、Nch型MOSFET101のゲートに接続され、Nch型MOSFET101のオンオフを制御する。制御部30には、PSPowerSupply信号が入力される。ここで、PS信号とは、スイッチング電源装置1の起動停止を指示する信号であり、いわゆるスイッチング電源装置1自体の電源のオンオフ信号である。つまり、PS信号がHHighレベルの場合、スイッチング電源装置1は動作状態となり、PS信号がLLowレベル動作停止信号の場合、スイッチング電源装置1は停止状態となる。続いて、スイッチング電源装置1の動作について説明する。まず、ユーザや他の装置以下、ユーザ等と称すが、スイッチング電源装置1を起動させるために、PS信号をHレベルにする。制御部30は、スイッチング電源装置1の降圧比に応じた所定の周波数で、Nch型MOSFET101に対して制御信号を出力する。これにより、Nch型MOSFET101は、オンオフを繰り返すため、入力電圧VTを降圧した出力電圧Voutが出力される。なお、Nch型MOSFET101がオン及びオフの各場合におけるスイッチング電源装置1の動作は、当業者に広く知られているため、詳細な説明は省略する。このとき、インダクタ201の電流ILは、Nch型MOSFET101がオンの場合に上昇し、Nch型MOSFET101がオフの場合に低下する。そのため、Nch型MOSFET101がオンオフを繰り返すと、電流ILは脈流となる。なお、脈流とは、一般的に、流れる方向が一定で、大きさが定期的または不定期に変動する電流のことを意味する。ただし、以下の実施の形態では、スイッチング素子に両方向導通素子であるMOSFETを用いており、スイッチング電源装置1の出力電流が小さいため、電流ILの低下時に、電流ILがマイナスに達するものとする。つまり、電流ILが図1の矢印方向とは反対方向にも流れる場合があるものとする。制御部30は、Nch型MOSFET101のオンオフのタイミングに基づいて、インダクタ201に流れる電流ILの向きを判定する。具体的には、電流ILは、Nch型MOSFET101がオフの期間は低下する。そのため、Nch型MOSFET101がオフからオンに切り替わるタイミングにおいては、電流ILが最も低下している、つまり、制御部30は、Nch型MOSFET101がオフからオンに切り替わるタイミングに基づいて、電流ILがマイナス方向図1の矢印と反対方向に流れていると判定する。一方、電流ILは、Nch型MOSFET101がオンの期間は上昇する。そのため、Nch型MOSFET101がオンからオフに切り替わるタイミングにおいては、電流ILが最も上昇している、つまり、制御部30は、Nch型MOSFET101がオンからオフに切り替わるタイミングに基づいて、電流ILがプラス方向図1の矢印方向に流れていると判定する。これにより、電流の方向を判定するための電流計等の電流の測定器を別途設ける必要が無い。その後、ユーザ等は、スイッチング電源装置1の動作を停止させるために、PS信号をLレベルにする。つまり、制御部30に動作停止信号が入力される。PS信号がLレベルの状態で、インダクタ201に流れる電流ILの向きが、平滑回路20の出力方向である場合、電流ILが逆流することはない。そのため、制御部30は、Nch型MOSFET101のオンオフの制御を停止する。具体的には、制御部30は、Nch型MOSFET101にLレベルの制御信号を出力し、Nch型MOSFET101をオフ状態に維持する。なお、平滑回路20の出力方向とは、出力端子91方向、つまり図1の矢印方向を意味する。一方、PS信号がLレベルの状態であっても、インダクタ201に流れる電流ILの向きが、平滑回路20の出力方向でない場合は、電流ILが逆流する可能性がある。そのため、制御部30は、Nch型MOSFET101のオンオフの制御を停止しない。その後、電流ILの向きが、平滑回路20の出力方向となった場合、制御部30は、Nch型MOSFET101のオンオフの制御を停止する。以上のように、本実施の形態にかかるスイッチング電源装置1においては、制御部30が、Nch型MOSFET101のオンオフのタイミングに基づいて、インダクタ201に流れる電流ILの向きを判定する。そして、制御部30は、PS信号がLレベルの状態で、電流ILの向きが平滑回路20の出力方向である場合、Nch型MOSFET101のオンオフの制御を停止する。つまり、制御部30が、Nch型MOSFET101のオンオフの制御を停止したときは、必ず電流ILの向きが、第1のスイッチ回路10とは反対方向である。そのため、オフ状態のNch型MOSFET101に電流ILが逆流してくることはない。したがって、インダクタ201の逆起電圧に起因するサージ電圧の発生を抑制できる。その結果、スイッチング電源装置1の設計において、サージ電圧対策として最低電流値を設定する必要がない。つまり、スイッチング電源装置の性能が制限されない。なお、サージ電圧対策として、スイッチング電源装置の半導体に高耐圧半導体を用いることが考えられるが、高耐圧半導体は、一般的な半導体に比べて通常動作時の電力損失が大きい。そのため、スイッチング電源装置1自体の電力変換効率を低下させてしまう。しかし、本実施の形態にかかるスイッチング電源装置1においては、サージ電圧の発生を防止することができるため、高耐圧半導体を用いる必要がなく、スイッチング電源装置の電力変換効率の低下も回避できる。<実施の形態2>本発明にかかる実施の形態2について説明する。本実施の形態にかかるスイッチング電源装置2の構成を図2に示す。スイッチング電源装置2は、インバータ回路40と、一次側コイル51と、二次側コイル52と、整流回路11と、平滑回路20と、制御部31と、を備える。なお、平滑回路20の構成については実施の形態1と同様であるので、適宜説明を省略する。図2に示したスイッチング電源装置2は、いわゆるDC-DCコンバータである。インバータ回路40が、直流入力電圧Vinを、交流の電圧VT1に変換する。そして、当該電圧VT1はトランスを介して整流回路11に電圧VT2として伝送される。整流回路11は、電圧VT2に基づいて整流した電流を平滑回路20に出力する。平滑回路20は、整流回路11により整流された電流を平滑化して出力する。以下では、スイッチング電源装置2の構成及び動作について詳細に説明する。インバータ回路40第2のスイッチ回路は、ブリッジ接続されたNch型MOSFET401~404と、コンデンサ405と、を有する。インバータ回路40は、Nch型MOSFET401~404のオンオフに応じて、一次側コイル51に対して、正及び負のパルス信号を出力する。Nch型MOSFET401第1のトランジスタのドレインは、ハイサイド側のブリッジアームに接続されている。Nch型MOSFET401のソースは、Nch型MOSFET402第2のトランジスタのドレインに接続されている。Nch型MOSFET402のソースは、ローサイド側のブリッジアームに接続されている。Nch型MOSFET403第3のトランジスタのドレインは、ハイサイド側のブリッジアームに接続されている。Nch型MOSFET403のソースは、Nch型MOSFET404第4のトランジスタのドレインに接続されている。Nch型MOSFET404のソースは、ローサイド側のブリッジアームに接続されている。コンデンサ405は、第1の入力端子93と第2の入力端子94との間に設けられている。コンデンサ405のプラス側が、ハイサイド側のブリッジアームに接続されている。一方、コンデンサ405のマイナス側が、ローサイド側のブリッジアームに接続されている。一次側コイル51の一端は、Nch型MOSFET401のソース及びNch型MOSFET402のドレインに接続されている。一次側コイル51の他端は、Nch型MOSFET403のソース及びNch型MOSFET404のドレインに接続されている。なお、Nch型MOSFET401~404のゲートは、それぞれドライブ部311に接続されている。一次側コイル51は、二次側コイル52と磁気的に結合し、トランスを構成している。整流回路11第1のスイッチ回路は、ブリッジ接続されたNch型MOSFET111~114を有する。Nch型MOSFET111第5のトランジスタのドレインは、インダクタ201を介して、第1の出力端子95に接続されている。Nch型MOSFET111のソースは、Nch型MOSFET112第6のトランジスタのドレインに接続されている。Nch型MOSFET112のソースは、第2の出力端子96に接続されている。Nch型MOSFET113第7のトランジスタのドレインは、インダクタ201を介して、第1の出力端子95に接続されている。Nch型MOSFET113のソースは、Nch型MOSFET114第8のトランジスタのドレインに接続されている。Nch型MOSFET114のソースは、第2の出力端子96に接続されている。二次側コイル52の一端は、Nch型MOSFET111のソース及びNch型MOSFET112のドレインに接続されている。二次側コイル52の他端は、Nch型MOSFET113のソース及びNch型MOSFET114のドレインに接続されている。なお、Nch型MOSFET111~114のゲートは、それぞれ論理ゲート部312に接続されている。制御部31は、ドライブ部311と、論理ゲート部312とを有する。ドライブ部311は、Nch型MOSFET401~404に対して、制御信号A~Dをそれぞれ出力し、Nch型MOSFET401~404のオンオフを制御する。さらに、ドライブ部311は、制御信号A~Fを論理ゲート部312に対して出力する。なお、制御信号Eは制御信号Aと同一の信号であり、制御信号Fは制御信号Bと同一の信号である。また、ドライブ部311は入力電圧Vinから所望の出力電圧Voutが生成できるように、予め設定された周波数及びタイミングで制御信号A~Dを出力する。論理ゲート部312は、複数の論理ゲートを有する。論理ゲート部312は、ドライブ部311から入力された制御信号A~F及びPS信号に基づいて、論理演算を行い、制御信号E ́、F ́を生成する。論理ゲート部312は、Nch型MOSFET111及びNch型MOSFET114により構成されるペア第1のスイッチング素子のゲートに対して制御信号E ́を出力する。また、論理ゲート部312は、Nch型MOSFET112及びNch型MOSFET113により構成されるペア第3のスイッチング素子のゲートに対して制御信号F ́を出力する。ここで、論理ゲート部312の構成について詳細に説明する。論理ゲート部312の構成例を図3に示す。論理ゲート部312は、NOTゲートG1~G3と、ANDゲートG4、G6、G7と、NANDゲートG5とを有する。NOTゲートG1第1のNOTゲートには、ドライブ部311から制御信号Cが入力される。NOTゲートG2第2のNOTゲートには、ドライブ部311から制御信号Dが入力される。NOTゲートG3第3のNOTゲートには、PS信号が入力される。ANDゲートG4第1のANDゲートには、NOTゲートG1の出力信号とNOTゲートG2の出力信号とが入力される。NANDゲートG5には、ANDゲートG4の出力信号とNOTゲートG3の出力信号とが入力される。ANDゲートG6第2のANDゲートには、制御信号EとNANDゲートG5の出力信号とが入力される。ANDゲートG7第2のANDゲートには、制御信号FとNANDゲートG5の出力信号が入力される。ANDゲートG6は、制御信号E ́を出力する。ANDゲートG7は、制御信号F ́を出力する。続いて、図4に示すタイミングチャートを参照して、スイッチング電源装置2の動作について説明する。図2に示すように、Nch型MOSFET401とNch型MOSFET404とがペアを構成する。そのため、Nch型MOSFET401に入力される制御信号Aと、Nch型MOSFET404に入力される制御信号Dとが共にHレベルとなった場合に、一次側コイル51にプラス図2の矢印方向の電圧VT1が発生する図4のt1~t2区間。すると、一次側コイル51と二次側コイル52との巻線比に応じた電圧VT2が二次側コイル52に発生する。t1~t2区間において、論理ゲート部312では、図5に示すように、NOTゲートG1にLレベルの制御信号Cが入力される。そのため、NOTゲートG1は、反転信号であるHレベルの信号を出力する。また、NOTゲートG2には、Hレベルの制御信号Dが入力される。そのため、NOTゲートG2は、反転信号であるLレベルの信号を出力する。したがって、ANDゲートG4には、NOTゲートG1から出力されたHレベルの信号と、NOTゲートG2から出力されたLレベルの信号とが入力される。その結果、ANDゲートG4は、Lレベルの信号を出力する。一方、スイッチング電源装置2は起動しているため、NOTゲートG3には、HレベルのPS信号が入力される。そのため、NOTゲートG3は、反転信号であるLレベルの信号を出力する。さらに、NANDゲートG5には、ANDゲートG4から出力されたLレベルの信号と、NOTゲートG3から出力されたLレベルの信号とが入力されるため、NANDゲートG5は、Hレベルの信号を出力する。これにより、ANDゲートG6の一方の入力は、Hレベルの信号となる。そのため、ANDゲートG6から出力される制御信号E ́は、ANDゲートG6の他方の入力である制御信号Eと同期する。同様に、ANDゲートG7から出力される制御信号F ́は、ANDゲートG7の他方の入力である制御信号Fと同期する。さらに、制御信号Aと制御信号Eとは同一の信号であり、制御信号Bと制御信号Fとは同一の信号である。このため、制御信号Aと制御信号E ́とが同期し、制御信号Bと制御信号F ́とが同期する。なお、スイッチング電源装置2が動作している場合、PS信号は常にHレベルである。図5から明らかなように、PS信号がHレベルの場合、NOTゲートG3の出力信号はLレベルとなる。そのため、PS信号がHレベルである場合、NANDゲートG5の一方の入力は常にLレベルに固定される。つまり、NANDゲートG5の出力信号は、Hレベルに固定される。したがって、PS信号がHレベルである場合は、上記のように、制御信号Aと制御信号E ́とが同期し、制御信号Bと制御信号F ́とが同期する。図4に示すように、t1~t2区間においては、制御信号AがHレベルであり、制御信号BがLレベルである。そのため、制御信号E ́はHレベルとなり、制御信号F ́はLレベルとなる。その結果、整流回路11においてペアを構成するNch型MOSFET111とNch型MOSFET114とがオンとなる。また、上記したように、t1~t2区間においては、二次側コイル52には、電圧VT2が印加されている。したがって、インダクタ201にプラス方向図2の矢印方向の電流ILが発生する。これにより、整流回路11において、Nch型MOSFET111、インダクタ201、コンデンサ202、Nch型MOSFET114の経路で電流が流れ、電流ILは上昇する。そして、図4に示すように、制御信号DがHレベルからLレベルになると時刻t2、Nch型MOSFET404がオフとなる。このとき、制御信号CもLレベルであるため、Nch型MOSFET403もオフである。そのため、一次側コイル51には電流が流れず、電圧VT1は発生しない。この場合、二次側コイル52にも電圧VT2が発生しないため、インダクタ201の電流ILは低下する。言い換えると、電流ILは、時刻t2でピークとなる。さらに電流ILが低下すると、整流回路11は両方向導通素子であるMOSFETにより構成されているため、インダクタ201から電流ILが逆流してくる図2の矢印と反対方向。そのため、電流ILはマイナスの電流となるt2~t3区間。その後、制御信号Bと制御信号Cとが共にHレベルになると、ペアを構成するNch型MOSFET402とNch型MOSFET403とがオンになる。そのため、一次側コイル51にマイナスの電圧VT1が発生するt3~t4区間。上記したように、PS信号がHレベルである場合、制御信号Aと制御信号E ́とが同期し、制御信号Bと制御信号F ́とが同期する。t3~t4区間においては、制御信号BがHレベルとなっているため、制御信号F ́がHレベルとなる。したがって、整流回路11のNch型MOSFET112とNch型MOSFET113とがオンとなる。その結果、インダクタ201にプラス方向の電流ILが流れる。これにより、整流回路11において、Nch型MOSFET113、インダクタ201、コンデンサ202、Nch型MOSFET112の経路で電流が流れ、電流ILが上昇する。以上の動作を繰り返すことにより、整流回路11の整流動作が実現され、インダクタ201の電流ILは脈流となる。次に、図6に示すタイミングチャートを参照して、スイッチング電源装置2の動作停止について説明する。図6に示すタイミングチャートには、図4に示す信号に加えて、PS信号と、制御信号E ́と、制御信号F ́とを示す。なお、PS信号がHレベルの場合、つまり、上述した図4の動作については説明を省略する。図6の時刻t5において、ユーザ等が動作停止を指示すると、PS信号がHレベルからLレベルに切り替わる。そのため、論理ゲート部312におけるNOTゲートG3の入力がLレベルに変化する。その結果、NOTゲートG3の出力はHレベルとなる。つまり、NANDゲートG5の一方の入力がHレベルとなる。ただし、図6の時刻t5においては、制御信号CがHレベルであり、制御信号DがLレベルであるため、未だ、NANDゲートG5の他方の入力はLレベルのままである。したがって、t5~t6区間においては、上述した通常の動作と同様に、論理ゲート部312は、Nch型MOSFET111~114のオンオフを制御する。次に、時刻t6においては、制御信号Cと制御信号Dとが共にLレベルとなっている。そのため、NOTゲートG1、G2の双方の出力信号がHレベルとなる図7参照。このとき、NANDゲートG5の入力信号は共にHレベルとなるため、NANDゲートG5の出力信号はLレベルとなる。その結果、制御信号E ́及びF ́は、制御信号E及びFのレベルに拘わらず、Lレベルとなる。言い換えると、図6に示すように、論理ゲート部312は、整流回路11のNch型MOSFET111~114のオンオフの制御を停止する。つまり、論理ゲート部312は、Nch型MOSFET403、404が共にオフとなるタイミングに基づいて、インダクタ201に流れる電流ILの向きを判定している。具体的には、図4において説明したように、Nch型MOSFET403、404がオフとなるタイミングで、電流ILがピークとなる。そのため、論理ゲート部312は、Nch型MOSFET403、404がオフであることに基づいて、電流ILが平滑回路20の出力方向プラス方向に流れていることを判定する。そして、PS信号がLレベルの状態において、Nch型MOSFET403、404が共にオフとなるタイミングで、論理ゲート部312は、整流回路11のNch型MOSFET111~114のオンオフの制御を停止する。この場合、Nch型MOSFET403、404が、第2のスイッチング素子に対応する。一方、PS信号がLレベルの状態であっても、Nch型MOSFET403、404が共にオフとなるまでは、論理ゲート部312は、整流回路11のNch型MOSFET111~114のオンオフの制御を停止しない。以上のように、本実施の形態にかかるスイッチング電源装置2においては、論理ゲート部312が、Nch型MOSFET403、404のオンオフのタイミングに基づいて、インダクタ201の電流ILがプラス方向に流れているか否かを判定する。そして、論理ゲート部312は、PS信号がLレベルの状態において、Nch型MOSFET403、404が共にオンとなるタイミング、つまり、電流ILがピーク時に、制御動作を停止する。そのため、制御停止後にインダクタ201から整流回路11に電流ILが逆流せず、サージ電圧が発生しない。したがって、スイッチング電源装置2は、最低電流値を設定したり、高耐圧半導体を使用したりする等のサージ電圧対策を必要としない。なお、図4及び図6から明らかなように、制御信号Cまたは制御信号DがHレベルからLレベルに切り替わるタイミング、つまり、Nch型MOSFET403またはNch型MOSFET404がオンからオフに切り替わるタイミングにおいては、インダクタ201の電流ILはピークであり、プラス方向に流れている。そのため、論理ゲート部312は、Nch型MOSFET403またはNch型MOSFET404がオンからオフに切り替わるタイミングに基づいて、電流ILの向きを判定してもよい。この場合、Nch型MOSFET403またはNch型MOSFET404が第2のスイッチング素子に対応する。さらに、インバータ回路40の出力する正のパルス電圧が立ち下がるタイミングまたは負のパルス電圧が立ち上がるタイミングおいても、インダクタ201の電流ILはピークであり、プラス方向に流れている。そのため、論理ゲート部312は、正のパルス電圧が立ち下がるタイミングまたは負のパルス電圧が立ち上がるタイミングに基づいて、電流ILの向きを判定してもよい。例えば、論理ゲート部312は、PS信号がLレベルの状態において、インバータ回路40の出力する正のパルス電圧が立ち下がるタイミングで、整流回路11のNch型MOSFET111~114のオンオフの制御を停止してもよい。つまり、上記したように、電流ILがピークである場合、インダクタ201にはプラス方向の電流ILが流れている。そのため、電流ILのピーク時にオンオフの制御を停止したとしても、インダクタ201に溜まったエネルギーは第1の出力端子95側に放電される。したがって、サージ電圧は発生しない。なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、インバータ回路40及び整流回路11の構成は、図2に示す構成に限られない。また、論理ゲート部312の論理回路構成は、図3に示した構成に限られず、同様の入出力が実現できれば他の構成であってもよい。さらに、スイッチング素子はNch型MOSFETに限られない。