"ある閾値電圧を有するマルチゲートMOSトランジスタの形態の半導体メモリデバイスをプログラミングする方法であって、該デバイスは、第1本体係数R1と関連付けられた第1ゲートであって、第1絶縁体層103と接触し、第1ゲート電圧を印加するための第1ゲート電極101,203を備えた第1ゲートと、第2本体係数R2と関連付けられた第2ゲートであって、第2絶縁体層104と接触し、第2ゲート電圧を印加するための第2ゲート電極102,204を備え、前記第2本体係数R2は前記第1本体係数R1より大きいか、これと等しくなるようにした第2ゲートと、第1絶縁体層と第2絶縁体層との間にある半導体材料からなる本体100,205であって、あるバンドギャップを有し、第1絶縁体層103に接近して配置された第1チャネル領域107と、第2絶縁体層104に接近して配置された第2チャネル領域108とを備えた本体100,205と、本体とは異なる導電型を有するソース領域105,201およびドレイン領域106,202と、を備え、該方法は、本体100,205中の電荷キャリア発生の閾値電圧ベースのフィードバックループを可能にする、例えば、第1ゲート電圧によるドレイン電流の変化でのヒステリシスウインドウを生成するの充分な前記第2本体係数R2を少なくとも用意するステップと、第1チャネル領域107を蓄積モードにし、第2チャネル領域108を空乏モードまたは反転モードにし、半導体本体100,205のバンドギャップより大きいドレイン-ソース間電圧を印加することによって、これにより衝突イオン化によって電荷キャリアを発生し、前記フィードバックループを導入するように、第1書込み動作を実施するステップと、第1チャネル領域107を空乏モードまたは反転モードにし、第2チャネル領域108を空乏モードまたは反転モードにし、順方向バイアスのドレイン-ソース間電圧を印加することによって、第2書込み動作を実施するステップと、第1チャネル領域107を蓄積モードにし、第2チャネル領域108を空乏モードまたは反転モードにし、半導体本体100,205のバンドギャップより大きいドレイン電圧を印加し、ヒステリシスウインドウ内で第1ゲート電圧を印加することによって、読み出し動作を実施するステップと、第1ゲート電圧をデバイスの閾値電圧未満に減少させ、第2チャネル領域108は空乏モードまたは反転モードであり、ソース領域105,201とドレイン領域106,202の間の電圧差がない状態で、ホールド動作を実施するステップと、を含み、各実施ステップにおいて、第1ゲート電圧とは逆極性の第2ゲート電圧が印加されるようにした方法。nMOSデバイスまたはpMOSデバイスでは、前記実施ステップの各々において、第2ゲート電圧として同じ正または負の電圧がそれぞれ用いられる請求項1記載の方法。読み出し動作中に印加される第1ゲート電圧は、nMOSデバイスでは第2書込み動作中に印加される第1ゲート電圧より負であり、pMOSデバイスでは第1書込み動作中に印加される第1ゲート電圧より正である請求項1または2記載の方法。本体係数R1,R2は、第1ゲートおよび第2ゲートの各々の静電容量にそれぞれ依存しており、第2本体係数R2は、少なくとも0.8である請求項1~3のいずれかに記載の方法。半導体メモリデバイスは、nMOSであり、第1書込み動作を実施する前記ステップにおいて、第1チャネル領域107を蓄積モードにし、第2チャネル領域108を空乏モードまたは反転モードにすることは、第1書込み電圧として、第1ゲート電圧によるドレイン電流の前記変化において閾値スロープが発生するトリガー電圧より高い、負の電圧を第1ゲート電極101,203に印加するステップと、第2書込み電圧として、正の電圧を第2ゲート電極102,204に印加するステップと、第3書込み電圧として、半導体本体100,205中の半導体材料のバンドギャップより高いドレイン-ソース間電圧を印加するステップと、を含む請求項1~4のいずれかに記載の方法。第2書込み動作を実施する前記ステップは、第1チャネル領域107を少なくとも空乏モード、好ましくは反転モードにし、第2チャネル領域108を空乏モード、好ましくは反転モードにすることを含み、第4書込み電圧として、0V以上の電圧を第1ゲート電極101,203へ印加するステップと、第5書込み電圧として、第2書込み電圧と等しい電圧を第2ゲート電極102,204に印加するステップと、第6書込み電圧として、0V以下のドレイン-ソース間電圧を印加するステップと、を含む請求項5記載の方法。第1書込み動作は、1を半導体メモリデバイスに書込み、第2書込み動作は、0を半導体メモリデバイスに書込むようにした請求項1~6のいずれかに記載の方法。読み出し動作を実施する前記ステップは、第1書込み電圧より低い負の電圧を第1ゲート電極101,203へ印加するステップと、第2書込み電圧と等しい正の電圧を第2ゲート電極102,204へ印加するステップと、第3書込み電圧と等しいか、これにより高い読み出しドレイン-ソース間電圧を印加するステップと、を含む請求項5記載の方法。ホールド動作を実施する前記ステップは、第1ホールド電圧を第1ゲート電極101,203へ印加して、第1チャネル領域107を蓄積状態にするステップと、第2書込み電圧と等しい第2ホールド電圧を第2ゲート電極102,204へ印加するステップと、ゼロのドレイン-ソース間電圧を印加するステップと、を含む請求項5記載の方法。半導体材料は、低バンドギャップ材料、シリコンまたはシリコンゲルマニウムを含む請求項1~9のいずれかに記載の方法。第2絶縁体層104は、半導体オンインシュレータ基板からの埋め込み酸化物層を含み、第2ゲートは、デバイスのバックゲートまたは基板コンタクトである請求項1~10のいずれかに記載の方法。半導体メモリデバイスは、第1および第2ゲート電極101,102がデバイスの基板に対して平行であるプレーナ型SOIベース半導体デバイスである請求項11記載の方法。デバイスは、FDSOIデバイスである請求項12記載の方法。半導体メモリデバイスは、バルク半導体デバイスである請求項1~13のいずれかに記載の方法。半導体メモリデバイスは、ゲート電極203,204がデバイスの基板200に対して垂直であるフィンFETである請求項1~14のいずれかに記載の方法。第1書込み電圧は、-2~0Vの範囲であり、第2書込み電圧は、0~5Vの範囲であり、第6書込み電圧は、0~-2Vの範囲であり、読み出しドレイン-ソース間電圧は、1.1~2.5Vの範囲であり、第1ホールド電圧は、-2~0Vの範囲である請求項1~15のいずれかに記載の方法。複数の同一に製造されたマルチゲートMOSトランジスタを含む集積回路を動作させる方法であって、各トランジスタは、第1本体係数R1と関連付けられた第1ゲートであって、第1絶縁体層103と接触し、第1ゲート電圧を印加するための第1ゲート電極101,203を備えた第1ゲートと、第2本体係数R2と関連付けられた第2ゲートであって、第2絶縁体層104と接触し、第2ゲート電圧を印加するための第2ゲート電極102,204を備え、前記第2本体係数R2は前記第1本体係数R1より大きいか、これと等しくなるようにした第2ゲートと、第1絶縁体層103と第2絶縁体層104との間にある半導体材料からなる本体100,205であって、あるバンドギャップを有し、第1絶縁体層103に接近して配置された第1チャネル領域107と、第2絶縁体層104に接近して配置された第2チャネル領域108とを備えた本体100,205と、本体100,205とは異なる導電型を有するソース領域105,201およびドレイン領域106,202と、を備え、幾つかのマルチゲートMOSトランジスタは、請求項1~16のいずれかに記載の方法に従って半導体メモリデバイスとして動作し、他のトランジスタは、前記フィードバックループを導入することなく、第1チャネル領域107を蓄積モードにし、第2チャネル領域108を空乏モードまたは反転モードにするステップと、負の書込み電圧を第1ゲート電極101,203に印加するステップと、正の書込み電圧を第2ゲート電極102,204に印加するステップと、半導体本体100,205での半導体材料のバンドギャップより大きいドレイン-ソース間電圧を印加するステップによって、ロジックデバイスとして動作するようにした方法。複数の同一に製造されたマルチゲートMOSトランジスタを含む半導体回路であって、各トランジスタは、第1本体係数R1と関連付けられた第1ゲートであって、第1絶縁体層103と接触し、第1ゲート電圧を印加するための第1ゲート電極101,203を備えた第1ゲートと、第2本体係数R2と関連付けられた第2ゲートであって、第2絶縁体層104と接触し、第2ゲート電圧を印加するための第2ゲート電極102,204を備え、前記第2本体係数R2は前記第1本体係数R1より大きいか、これと等しくなるようにした第2ゲートと、第1絶縁体層103と第2絶縁体層104との間にある半導体材料からなる本体100,205であって、あるバンドギャップを有し、第1絶縁体層103に接近して配置された第1チャネル領域107と、第2絶縁体層104に接近して配置された第2チャネル領域108とを備えた本体100,205と、本体100,205とは異なる導電型を有するソース領域105,201およびドレイン領域106,202と、を備え、半導体回路は、請求項1~16のいずれかに記載の方法に従って、第1部分群のトランジスタ12,14を半導体メモリデバイスとして動作させるための第1バイアス手段と、前記フィードバックループを導入することなく、第1チャネル領域を蓄積モードにし、第2チャネル領域を空乏モードまたは反転モードにするステップと、負の書込み電圧を第1ゲート電極101,203に印加するステップと、正の書込み電圧を第2ゲート電極102,204に印加するステップと、半導体本体100,205での半導体材料のバンドギャップより大きいドレイン-ソース間電圧を印加するステップとによって、第2部分群のトランジスタ16,18,22,24をロジックデバイスとして動作させるための第2バイアス手段と、をさらに備えるようにした半導体回路。第3部分群のトランジスタ20をアナログトランジスタとして動作させるための第3バイアス手段をさらに備える請求項13記載の半導体回路。マルチゲートMOSトランジスタであって、本体100,205と、本体の各対向端部にあるソース端子およびドレイン端子105,106;201,202と、本体の片側にあるソース端子とドレイン端子の間に規定された第1ゲート101,203であって、第1ゲートに接近した、本体の少なくとも一部において第1チャネル107を制御するためのものであり、第1本体係数R1と関連付けられた第1ゲート101,203と、本体の他の側にあるソース端子とドレイン端子の間に規定された第2ゲート102,204であって、第2ゲートに接近した、本体の少なくとも一部において第2チャネル108を制御するためのものであり、少なくとも0.8の値を有する第2本体係数R2と関連付けられた第2ゲート102,204と、を備え、第1ゲート101,203は、第1極性を有し、第1チャネル領域107を蓄積状態にするための値と、第1チャネル領域を空乏状態または反転状態にするための値との間で選択可能である第1バイアス電圧を受けるように構成され、第2ゲート102,204は、第1極性とは逆の第2極性を有し、第2チャネル領域108を空乏状態または反転状態にするための値を有する第2バイアス電圧を受けるように構成された、マルチゲートMOSトランジスタ。その結果、高いバイアス電圧を必要とせずに、1Tメモリセルとして機能し得る半導体デバイスを提供することが大きく要望されている。また、使用するバイアス機構にのみ依存して、1Tメモリセル、ロジックスイッチ、またはアナログ素子として使用可能な同一に製造された半導体デバイスを備えた集積回路を提供することが大きく要望されている。本発明の第1態様によれば、ある閾値電圧を有するマルチゲートMOSトランジスタの形態の半導体メモリデバイスをプログラミングする方法が提供される。該デバイスは、下記の構成を備える。第1本体係数と関連付けられた第1ゲート。第1ゲートは、第1ゲート電圧を印加するための第1ゲート電極を備え、これは第1絶縁体層と接触している。第2本体係数と関連付けられた第2ゲート。第2ゲートは、第2ゲート電圧を印加するための第2ゲート電極を備え、これは第2絶縁体層と接触している。前記第2本体係数は、前記第1本体係数より大きいか、これと等しい。第1絶縁体層と第2絶縁体層との間にある半導体材料からなる本体。半導体本体は、あるバンドギャップを有し、第1絶縁体層に接近して配置された第1チャネル領域と、第2絶縁体層に接近して配置された第2チャネル領域とを備える。本体とは異なる導電型を有するソースおよびドレイン領域。該方法は、下記ステップを備える。本体中の電荷キャリア発生の閾値電圧ベースのフィードバックループを可能にする、例えば、第1ゲート電圧によるドレイン電流の変化でのヒステリシスウインドウを生成するの充分な前記第2本体係数を少なくとも用意するステップ。第1チャネル領域を蓄積モードにし、第2チャネル領域を空乏モードまたは反転モードにし、半導体本体のバンドギャップより大きいドレイン-ソース間電圧を印加することによって、これにより衝突イオン化によって電荷キャリアを発生し、前記フィードバックループを導入するように、第1書込み動作を実施するステップ。第1チャネル領域を空乏モードまたは反転モードにし、第2チャネル領域を空乏モードまたは反転モードにし、順方向バイアスのドレイン-ソース間電圧を印加することによって、第2書込み動作を実施するステップ。第1チャネル領域を蓄積モードにし、第2チャネル領域を空乏モードまたは反転モードにし、半導体本体のバンドギャップより大きいドレイン電圧を印加し、ヒステリシスウインドウ内で第1ゲート電圧を印加することによって、読み出し動作を実施するステップ。第1ゲート電圧をデバイスの閾値電圧未満に減少させ、第2チャネル領域は空乏モードまたは反転モードであり、ソース領域とドレイン領域の間の電圧差がない状態で、ホールド動作を実施するステップ。各実施ステップにおいて、第1ゲート電圧とは逆極性の第2ゲート電圧が印加される。本発明の第2態様によれば、複数の同一に製造されたマルチゲートMOSトランジスタを含む集積回路を動作させる方法が提供される。各トランジスタは、下記の構成を備える。第1本体係数と関連付けられた第1ゲート。第1ゲートは、第1ゲート電圧を印加するための第1ゲート電極を備え、これは第1絶縁体層と接触している。第2本体係数と関連付けられた第2ゲート。第2ゲートは、第2ゲート電圧を印加するための第2ゲート電極を備え、これは第2絶縁体層と接触している。前記第2本体係数は、前記第1本体係数より大きいか、これと等しい。第1絶縁体層と第2絶縁体層との間にある半導体材料からなる本体。半導体本体は、あるバンドギャップを有し、第1絶縁体層に接近して配置された第1チャネル領域と、第2絶縁体層に接近して配置された第2チャネル領域とを備える。本体とは異なる導電型を有するソースおよびドレイン領域。幾つかのマルチゲートMOSトランジスタは、第1態様の方法に従って半導体メモリデバイスとして動作し、他のトランジスタは、下記ステップによりロジックデバイスとして動作する。前記フィードバックループを導入することなく、第1チャネル領域を蓄積モードにし、第2チャネル領域を空乏モードまたは反転モードにするステップ。負の書込み電圧を第1ゲート電極に印加するステップ。正の書込み電圧を第2ゲート電極に印加するステップ。半導体本体での半導体材料のバンドギャップより大きいドレイン-ソース間電圧を印加するステップ。本発明の第3態様によれば、複数の同一に製造されたマルチゲートMOSトランジスタを含む半導体回路が提供される。各トランジスタは、下記の構成を備える。第1本体係数と関連付けられた第1ゲート。第1ゲートは、第1ゲート電圧を印加するための第1ゲート電極を備え、これは第1絶縁体層と接触している。第2本体係数と関連付けられた第2ゲート。第2ゲートは、第2ゲート電圧を印加するための第2ゲート電極を備え、これは第2絶縁体層と接触している。前記第2本体係数は、前記第1本体係数より大きいか、これと等しい。第1絶縁体層と第2絶縁体層との間にある半導体材料からなる本体。半導体本体は、あるバンドギャップを有し、第1絶縁体層に接近して配置された第1チャネル領域と、第2絶縁体層に接近して配置された第2チャネル領域とを備える。本体とは異なる導電型を有するソースおよびドレイン領域。半導体回路は、下記の構成をさらに備える。第1または第2態様の方法に従って、第1部分群のトランジスタを半導体メモリデバイスとして動作させるための第1バイアス手段。下記ステップにより、第2部分群のトランジスタをロジックデバイスとして動作させるための第2バイアス手段。前記フィードバックループを導入することなく、第1チャネル領域を蓄積モードにし、第2チャネル領域を空乏モードまたは反転モードにするステップ。負の書込み電圧を第1ゲート電極に印加するステップ。正の書込み電圧を第2ゲート電極に印加するステップ。半導体本体での半導体材料のバンドギャップより大きいドレイン-ソース間電圧を印加するステップ。本発明の第4態様によれば、マルチゲートMOSトランジスタが提供される。該トランジスタは、下記の構成を備える。本体。本体の各対向端部にあるソース端子およびドレイン端子。本体の片側にあるソース端子とドレイン端子の間に規定された第1ゲート。第1ゲートは、第1ゲートに接近した、本体の少なくとも一部において第1チャネルを制御するためのものであり、第1本体係数と関連付けられる。本体の反対側にあるソース端子とドレイン端子の間に規定された第2ゲート。第2ゲートは、第2ゲートに接近した、本体の少なくとも一部において第2チャネルを制御するためのものであり、少なくとも0.8の値を有する第2本体係数と関連付けられる。第1ゲートは、第1極性を有し、第1チャネル領域を蓄積状態にするための値と、第1チャネル領域を空乏状態または反転状態にするための値との間で選択可能である第1バイアス電圧を受けるように構成される。第2ゲートは、第1極性とは逆の第2極性を有し、第2チャネル領域を空乏状態または反転状態にするための値を有する第2バイアス電圧を受けるように構成される。上記において、チャネル領域を特定の状態にするステップが、既存の状態が、要求された状態と同じである場合、既存の状態を維持することを含む。こうして本発明の一実施形態が、半導体デバイスをプログラミングする方法である。該方法は、1書込み動作、0書込み動作、読み出し動作およびホールド動作を含む。半導体デバイスは、下記の構成を備えてもよい。第1本体係数R1によって特徴付けられた第1ゲートスタック。第1ゲートスタックは、第1絶縁体層と接触した第1ゲート電極を備える。第2本体係数R2によって特徴付けられた第2ゲートスタック。第2ゲートスタックは、第2絶縁体層と接触した第2ゲート電極を備える。本体係数R2は、本体係数R1より大きいか、これと等しい。第1ゲートスタックの第1絶縁体層と第2ゲートスタックの第2絶縁体層との間に挟まれた半導体本体領域。半導体本体は、第1絶縁体層に接近して配置された第1チャネル領域と、第2絶縁体層に接近して配置された第2チャネル領域とを備える。半導体本体とは異なる導電型を有するソースおよびドレイン領域。該方法は、下記ステップを備えてもよい。第1チャネル領域を蓄積モードまたは空乏モードまたは反転モードにし、第2チャネル領域を空乏モードまたは反転モードにし、半導体本体のバンドギャップより大きいドレイン電圧を印加することによって、これにより衝突イオン化によって電荷キャリアを発生し、フィードバックループを導入するように、1書込み動作を実施するステップ。第1チャネル領域を空乏モードまたは反転モードにし、第2チャネル領域を空乏モードまたは反転モードに維持し、半導体本体領域の順方向バイアスをソース及び/又はドレインに印加することによって、0書込み動作を実施するステップ。第1チャネル領域を蓄積モードにし、第2チャネル領域を空乏モードまたは反転モードにし、半導体本体のバンドギャップより大きいドレイン電圧を印加することによって、読み出し動作を実施するステップ。蓄積モードにあるチャネル領域の第1ゲート電極に印加される電圧は、ヒステリシスウインドウ内で取得する必要がある典型的には、nMOS半導体デバイスについて1書込み動作の第1ゲート電極への印加電圧よりも負、または、pMOS半導体デバイスについて1書込み動作の第1ゲート電極への印加電圧よりも正である。第1ゲート電極への印加電圧をデバイスの閾値電圧未満に減少させ、第2チャネル領域は空乏モードまたは反転モードに維持され、ソースおよびドレイン領域への印加電圧が0ボルトに維持された状態で、ホールド動作を実施するステップ。この方法において、nMOSまたはpMOS半導体デバイスについて、1書込み動作を実施するステップ、0書込み動作を実施するステップ、読み出し動作を実施するステップおよびホールド動作を実施するステップにおいて、正または負の電圧が第2ゲート電極にそれぞれ印加される。正または負の電圧の値は、1書込み動作を実施するステップ、0書込み動作を実施するステップ、読み出し動作を実施するステップおよびホールド動作を実施するステップについて同じである。本発明の他の実施形態では、半導体デバイスは、単一の本体係数rを有すると考えられる。MOSデバイスを動作させる方法が、既に説明した構造のいずれかに従ってMOSデバイスを用意することを含む。該半導体デバイスは、第1ゲート電極および第2ゲート電極を備え、第1ゲート電極および第2ゲート電極は互いに電気的に接触しておらず、MOSデバイスは、0.8より大きい本体係数を有する。該方法は、第1電圧を第1ゲート電極に印加し、第2電圧を第2ゲート電極に印加することをさらに含む。第1電圧および第2電圧は逆の符号を有している。本発明の実施形態は、ドレイン電流-フロントゲート電圧の特性におけるヒステリシスウインドウを利用しているここで、フロントゲートは、マルチゲートデバイスのゲート電極の1つについてのラベルであり、第1ゲートとも称される。即ち、半導体デバイスのヒステリシスウインドウは、ID-VFGカーブのプログラムウインドウとして定義してもよい。これは、例えば、添付図面の図5に示している。プログラムウインドウを可能な限り大きくすることによって、デバイスについての読み出し動作が可能になる。1書込み動作または0書込み動作は、半導体本体領域に情報を保存するためである。ここで、1または0の値は、単に概念的であり、当然ながら逆でもよい。読み出し動作は、半導体本体領域に保存された情報を読み出しためである。印加電圧は、DC電圧例えば、SRAMを提供するためでもよく、パルス形態での電圧例えば、DRAM用でもよい。デバイスは、プレーナ型デバイスでもよく、少なくとも2つのゲート電極が、半導体デバイスが存在する基板に対して平行である。デバイスは、フィンFETデバイスでもよく、少なくとも2つのゲート電極が、半導体デバイスが存在する基板に対して垂直である。デバイスは、シリコンオンインシュレータSOI基板上に形成されたMOSFETでもよく、ゲート電極および基板電極は、対向ゲート電極である。複数の上記デバイスが、ゲート電極をバイアス印加するための手段とともに集積回路に設けてもよく、ゲート電極をバイアス印加するための手段は、対向ゲート電極に逆符号を持つ電圧をそれぞれ印加するように、即ち、対向ゲート電極の1つに正の電圧を、他の対向ゲート電極に負の電圧を印加するように構成される。第1ゲート電極は、ゲート絶縁体層を介して本体と容量結合で接触した半導体デバイスのゲート領域でもよい。一方、第2ゲート領域は、半導体デバイスのバックゲート領域または基板領域でもよい。第2ゲート領域は、他の絶縁体層を介して本体と容量結合で接触してもよく、この他の絶縁体層は、ゲート絶縁体層とは異なる。他の絶縁体層は、例えば、SOIMOSデバイスの埋め込み酸化物BOX領域でもよい。ゲート電圧は、好ましくは、半導体デバイスの動作が、サブ閾値領域内、即ち、半導体デバイスの閾値電圧未満になるように選択される。閾値電圧とは、それ未満では半導体デバイスに流れる電流が実質的にゼロになるような電圧を意味するもので、即ち、半導体デバイスは、デバイスが起動されていない場合に定常状態にあり、平衡状態とも称される。他に言及していない限り、ある実施形態によれば、ゲート電圧は、半導体デバイスの動作がn型半導体デバイスでは蓄積領域にあるように選択され、これは正孔が第1または第2ゲートの一方で本体に蓄積されることを意味する。該方法は、1.5ボルトより低いか、これと等しいソース/ドレイン電圧VDSをソース領域とドレイン領域の間に印加することをさらに含んでもよい。本発明の少なくとも幾つかの実施形態の利点は、60mV/decade未満のサブ閾値スイングを達成できることである。電圧を第2ゲート電極に印加することによって即ち、バックバイアス、ロジック、アナログまたはデシタル半導体デバイスにとって急峻なサブ閾値スイングを導入でき、及び/又は、メモリ半導体デバイスに必要であるヒステリシスを導入できる。こうして追加のコストなしで、ロジックおよびメモリの両方の応用を同じチップに集積化することが可能になる。本発明の少なくとも幾つかの実施形態の利点は、第1ゲート絶縁体の要件が緩和できることであり、例えば、高誘電率ゲート絶縁体材料を用いた最新のゲートスタックについてのニーズが減少することを意味する。本発明の少なくとも幾つかの実施形態の利点は、以前に提案されたキャパシタレスのメモリセルで必要とされる電圧と比べて、低いドレイン電圧を印加し、メモリ応用のためのヒステリシスウインドウを達成できることである。本発明の少なくとも幾つかの実施形態の利点は、低電圧浮遊本体バイアス機構を提供することである。本発明の少なくとも幾つかの実施形態の利点は、ITRSの要求に従って、ソース-ドレイン電圧VDSを1.5ボルトより低い値に低減できることである。更なる利点は、低いVDSを印加しつつ、保持時間を長く維持できることである即ち、0.1秒より長い。本発明の少なくとも幾つかの実施形態の利点は、VDS低減の結果、高い耐久性能、即ち、1016より多いサイクルを達成できることである。本発明の少なくとも幾つかの実施形態の利点は、従来の対称MOSFET機構が使用できることである。その結果、スケーラビリティも改善される。提案したバイアス機構は異なる半導体材料、例えば、シリコン、ゲルマニウムまたはIII-V材料などについて使用できることが利点である。最初に、本発明の実施形態を説明する前に、本発明が適用可能な幾つかの例示のデバイス構造について概説する。図1は、本体100へおよび本体100から電荷を運搬するためのソース領域105およびドレイン領域106と電気的に接触した半導体デバイス本体100を備えた、一般のMOSトランジスタ構造を示す。ソース領域105およびドレイン領域106は、本体の対向側に位置決めされる。半導体メモリデバイスは、第1ゲートスタックおよび第2ゲートスタックをさらに備える。第1ゲートスタックは、第1ゲート電極101と、第1絶縁体層103とを備える。第2ゲートスタックは、第2ゲート電極102と、第2絶縁体層104とを備える。第1ゲート電極101および第2ゲート電極102は、本体100と容量結合しており、これにより第1チャネル領域107および第2チャネル領域108をそれぞれ形成している。第1ゲート電極101および第2ゲート電極102は、本体100の対向側に位置決めされ、これによりゲート電極は、独立してバイアス印加できる。各ゲート電極101,102は、それぞれ絶縁体層103,104によって本体100から絶縁されている。こうして半導体本体100は、第1絶縁体層103と第2絶縁体層104との間に挟まれている。半導体デバイスは、本体係数、詳細には第1本体係数R1及び/又は第2本体係数R2によって特徴付けられる。本体係数Rは、一般に、本体電圧領域100に対するゲートスタックおよびチャネルと関連付けられた閾値電圧の依存性を表す。本体係数Rは、半導体本体の膜厚、ゲート絶縁体厚、チャネル長ソース領域とドレイン領域との間の間隔に依存している。ゲートの仕事関数は、第1ゲートが蓄積状態または空乏状態になる絶対電圧に対して影響を及ぼす。これらの電圧は、ゲート仕事関数に比例してシフトするためである。本発明の実施形態において、第1本体係数R1は、第1および第2ゲート絶縁体スタックの静電容量に関係する。本体係数R1=Csecond/Cfirstは、第1ゲート電極は、半導体デバイスの主要なゲート電極であり、第2ゲート電極は、二次的なゲート電極であることを意味する。第2本体係数R2は、第1および第2ゲート絶縁体スタックの静電容量に関係する。本体係数R2=Cfirst/Csecondは、第2ゲート電極は、半導体デバイスの主要なゲート電極であり、第1ゲート電極は、二次的なゲート電極であることを意味する。ここで、第2ゲートスタックが反転状態または蓄積状態にある場合は、1/Csecond=1/Cbox1/Csemiであり、第2絶縁体層について埋め込み酸化物BOXの場合は、1/Csecond=1/Cbox1/Csemi1/Cdepである。Cfirstは、第1絶縁体層を備えた第1ゲートスタックの静電容量であり、Csecondは、第2ゲートスタックの静電容量であり、これは、第2絶縁体層の静電容量第2絶縁体層がSOIベースの半導体デバイスのBOX領域を含む場合は、Cboxと、第2ゲートスタックが反転状態及び/又は蓄積状態である場合、半導体本体領域の静電容量Csemiとの直列である。第2ゲートスタックが空乏状態である場合、第2ゲートスタックに生成される空乏層の静電容量Cdepも考慮する必要がある。本体係数は、好ましくは、0.8と等しいか、これより大きく、より好ましくは1より大きい。本体係数R1は、本体係数R2より小さいか、これと等しくてもよい。本体係数R1は、好ましくは、本体係数R2より小さい。これは、第2ゲートスタック静電容量と半導体本体静電容量との直列接続より大きな静電容量を持つ第1ゲートスタックを製造することによって達成してもよい。これは、例えば、第2絶縁体層104より小さい第1絶縁体層103を製造することによって、あるいは、例えば、半導体本体領域100の厚さ、またはチャネル長半導体本体領域100の幅に関係する、または第1ゲート101及び/又は第2ゲート102の仕事関数を調整することによって達成してもよい。図2と図3は、本発明が適用可能なトランジスタ構造のより具体的な例を示す。図2は、完全に空乏化した半導体オンインシュレータFDSOIデバイスを示し、第1ゲート絶縁体層103と第2ゲート絶縁体層104は、同じ絶縁材料を含む。この場合、本体係数R2は、下記の式と比例している。本体係数R1は、下記の式と比例している。ここで、tBOXは、FDSOIデバイスの埋め込み酸化物BOX領域104の厚さであり、tsemiは、FDSOIデバイスの半導体本体100の厚さこの場合、チャネル層の厚さと等価であり、tgoxは、ゲート酸化物層103の厚さである。第1ゲート電極101において、電圧V1stgateが印加される。第2ゲート電極102は、他のトランジスタと共有されるコモンバック電極であってもよく、V2ndgateが印加される。ドレイン領域106において、電圧Vdrainが印加されるソース領域105での電圧を0Vに維持するとともに、あるいは反対に、ソース領域105に電圧Vsourceが印加されるドレイン領域106での電圧を0Vに維持するとともに。このFDSOIデバイス構造でき、第2ゲート電極102は、BOXの下方に形成され、バックゲートと称される。第1ゲート電極101は、フロントゲートと称される。その結果、V1stgateは、フロントゲート電圧VFGとも称してもよく、一方、V2ndgateは、バックゲート電圧VBGまたは基板電圧VSとも称してもよい。半導体デバイスは、図3に概略的に示すようなダブルゲートフィンFETであってもよい。第1ゲート203および第2ゲート204は、フィンの本体205の両側に存在する。フィンに沿って、ソース領域およびソース電極201、本体領域チャネル領域205、およびドレイン領域およびドレイン電極202が存在する。絶縁体領域200が、第1ゲート電極と第2ゲート電極との間に電気分離領域を形成する。また、ゲート絶縁体層がフィンのチャネル領域周りに存在する不図示。絶縁体領域は、バルクデバイス中の基板、あるいはSOI中のBOXによって設けてもよい。代替のトリゲートフィンFET構造不図示において、フロントゲートおよびバックゲートが、図2に示したものと同様な方法で形成される。ここで、第1ゲートは、フィンの本体領域を取り囲む即ち、フィンの側壁面および本体/チャネル領域の上面。第2ゲート電極は、デバイスの裏面にあってもよく、それ自体バックゲート電極を形成する。これは、一般に、バックゲートを有効にできるUTデバイスになる。本発明の一実施形態が、上記デバイス構造の1つを使用し、比較的低いバイアス電圧を必要とするキャパシタレスのメモリセルを提供する。これを達成するために、1書込み動作では、サブ閾値正フィートバックループVT-フィートバックループと称されるを用いている。このフィートバックループを導入する要因として下記のものがある。ΔVTおよびΔVBGをリンクさせる蓄積層のニーズ。VBGはバックゲート電圧である。ループ利得を提供するのに充分である、即ち、≧0.8、より好ましくは1より大きい本体係数。充分な正孔電流を発生する初期の有限サブ閾値電流。図4Aは、MOSデバイスのチャネル内で電荷キャリアの発生のための2つの可能なフィートバック機構を示す。これらの1つは、βフィートバックループ4001と称され、上述したBJTベースFBCで採用されている機構である。しかしながら、本発明の実施形態は、VT-フィートバックループ4002と称される他のフィートバック機構を採用している。本発明者は、VDSの著しい低下により、保持時間および検知マージンに妥協することなく、BJTベースFBCについて優れた耐久性能を達成できることを見い出した。図4Bは、VT-フィートバックループを生じさせる相互関連した現象を示す。図4Bに記載した式において、Iholeは正孔電流、IDはドレイン電流、VGSはフロントゲート電圧本明細書では他にVFGとも称している、VBSは本体-ソース電圧バックゲート電圧VBGによって決定される、VTは閾値電圧フロントチャネルの、rは本体係数である。デバイスがサブ閾値領域にバイアス印加された場合、電子はドレイン側に拡散し、衝突イオン化が発生し、正孔が本体の中に一掃され、これにより本体電圧VBSを上昇させる。この効果は、チャネルドーピングでの実質的な増加と同等であり、その結果、FDSOIデバイスが疑似PDSOIデバイスのようになることに留意すべきである。続いて、増加したVBSは、MOSFETのVTを減少させる。VTの減少は、IDSの増加およびより大きな衝突イオン化電流を生じさせる。より多くの正孔が本体に注入され、VBSをさらに上昇させる。この正のフィートバックのため、超急峻なSSが達成される。同様な機構が、ターンオフプロセスを反対方向で誘導する。デバイスは、正のフィートバックプロセスおよび弱い衝突イオン化に依拠しているため、動作速度は、例えば、上述したIMOSと比べて、より高速でより信頼性が高い。VTは、VBSと本体係数rで関連しており、即ち、図4Bはに示すように、ΔVT=-rΔVBSである。実際、VT-フィートバックループは、典型的には認識されていない。前に提案されたMOSFETは、本体係数~0.3を持つロジック応用のために設計されていたからであるが、これは正のフィートバックを生み出すのに充分な大きさでない。従って、従来のMOSFETとは異なり、低いドレインバイアスでフィートバック効率を増強させ、超急峻なSSを達成するためには、比較的大きい本体係数rを備えたデバイスを設計することが極めて重要である。図5Aと図5Bは、上記フィートバックループと関連したヒステリシス効果を示す。図5Aは、フロントゲート電圧VFGが増加し順方向に走査、バックゲートを反対極性の一定のバイアス電圧に維持しているときに何が起こるかを示している。VFGの低い値大きな負でスタートすると、ドレイン電流は、図に符号50で示すように、低いレベルにある。これは、フロントチャネルが蓄積状態本例では-2Vにあることを反映している。ドレイン電流は、低いレベルのままであり、符号51に示すように、初期は減少し、ある電圧VTrでトリガーポイントTPに到達するまで、徐々に増加し始めている閾値電圧VTは上述のように可変であるため、VTrはVTとまったく同じではないことに留意する。トリガーポイントTPでは、図5Aにほぼ垂直なライン52で示すように、電流が高いレベルまで急激に増加し、そして、符号53に示すように、ゲート電圧の更なる増加でもそのままである。この電流53は、~100μA/μmのレベルを有し、これはこのクラスの他のデバイスと比べて高いことに留意する。しかしながら、今、ゲート電圧が減少逆方向に走査した場合の挙動は相違する。符号54に示すように、ゲート電圧VFGがトリガー電圧VTrより減少し、約-1.7Vの値本例ではになるまで、ドレイン電流は、高いレベルのままである。このポイントで、デバイスは、ライン55で示すように、サブ閾値動作領域に戻り、電流は、符号51で示す初期レベルにまで急激に低下する。その結果、図5Aに示すヒステリシスカーブが得られる。ヒステリシスカーブの幅本例で約0.7Vは、プログラムウインドウPWと呼ばれ、デバイスの2つの交互状態を識別することが可能な電圧範囲を表している。これらの状態は、本体に注入された多数の正孔の存在または不存在を反映している。図5Aに示すように、符号54で高いレベルのドレイン電流IDは、1を表すように用いられ、符号51でのヒステリシスカーブの低レベル部分は、0を表すように用いられる。ヒステリシスウインドウ手前より負の値のVFGのIDカーブの部分50は、図5Aに示すように、ホールド状態として用いられる。一方、ID軸上でのヒステリシスカーブの高さは、検知マージン図5AにSMとして示す、換言すると、1状態と0状態の間での電流IDの大きさの差を表す図5Aは、電流を対数スケールで示しているため、この差は1状態と0状態とのIDの比として表される。この差は、当然ながらVFGがプログラムウインドウ内にあることを条件として、メモリ回路の検知増幅器によって検出可能である。図5Bは、トリガーポイントVTr寸前の正孔分布を示す。フロントチャネルまたはフロントゲートに接近したチャネルの一部が蓄積状態にあり、そして、バックチャネルまたはバックゲートに接近したチャネルの一部が空乏状態にある場合、ヒステリシスが発生することが判るnMOS半導体デバイスの場合。この状態で、デバイスは、疑似PDSOIデバイスとして振る舞う。上述したように、大きな本体係数は、VT-フィートバックループを起動するに役立つ。図6は、ヒステリシスウインドウに対するバックゲート電圧を変化させる影響を示す。図5Aでは、VBG=2.5Vの値を想定した。図6から判るように、VBGが減少すると、プログラムウインドウは狭くなり、本例ではVBG=1V付近で無視できる。後述するように、このことは、ヒステリシスウインドウを示したり、必要に応じて示さないように、換言すると、デバイスをメモリとして使用するか否かに依存して、いろいろな方法を用いたバイアス印加回路の可能性を許容している。メモリセルは、最小限でも1または0の値を書き込む能力、保存した値を読み出す能力、デバイスがDRAMやSRAMとして機能するのに依存して、多かれ少なかれある時間は、保存した値を保持する能力を必要とする。詳しくは後述するように、1書込み動作は、特定のバイアス印加機構を半導体メモリデバイスに適用することによって達成できる。バイアス印加機構は、第1ゲート電極、第2ゲート電極、およびドレイン領域またはソース、あるいはソースおよびドレインの両方にバイアス印加することを含む以下、簡略化のため、単にドレイン電圧を参照している。nMOS半導体デバイスの場合、負の電圧を第1ゲート電極に印加することによって、第1チャネル領域が蓄積モードに移行できる即ち、nMOSでは、正孔の蓄積。正の電圧を第2ゲート電極または最大の本体係数を持つゲート電極、即ち、例えば、最も厚い絶縁体層を持つものに印加することによって、第2チャネル領域が空乏モードまたは反転モードに移行できる。なお、今回の目的では、バックゲートがより大きい本体係数と関連付けられると仮定している。ある電圧をドレインに印加そして、ソース領域を0Vに維持することによって、電流が本体領域100を通過できる。衝突イオン化を得るために、ドレイン電圧は、半導体本体の半導体材料のバンドギャップエネルギーより大きくすべきである。同様に、0書込み動作は、異なるバイアス印加機構を半導体デバイスに適用することによって達成できる。nMOS半導体デバイスの場合、これは、ドレイン及び/又はソース接合への本体領域の順方向バイアス印加によって達成できる。本体電位は、直接制御できないが、本体へ注入される電荷量によって左右され、これはフロントゲート電圧およびバックゲート電圧に依存している。他の方法が容量結合を使用することであり、この場合、ソースおよびドレインが0Vに維持され、第1ゲートは反転状態にし、正孔を除去したり、正孔と再結合する多量の電子を供給する。読み出し動作は、特定のバイアス印加機構を半導体メモリデバイスに適用することによって達成できる。nMOS半導体デバイスの場合、読み出し動作中のドレイン電圧は、1書込み動作中のドレイン電圧と同じであり、読み出し動作中の第2ゲートのゲート電圧は、1書込み動作中の第2ゲート電圧と同じである。読み出し動作中の第1ゲートのゲート電圧は、1書込み動作中のゲート電圧より低い。ホールド動作は、特定のバイアス印加機構を半導体メモリデバイスに適用することによって達成できる。nMOS半導体デバイスの場合、ソース領域とドレイン領域の間に印加される電圧は、好ましくは0ボルトに維持される。第1ゲート電圧は、0Vより低いか、これと等しく、一方、第2ゲート電圧は、1書込み動作中の第2ゲートのゲート電圧と等しい。ここでのVBSバックゲート電極とソースとの間の電圧は、他で参照しているVBGと等価であることに留意すべきである。要約すると、nMOS半導体メモリデバイスを動作させるためのバイアス印加機構は、次のようなものでもよい。第1ゲート電極は、電荷保存ノードとも称され、一方、第2ゲート電極は、半導体メモリデバイスのプログラミングノードとも称される。半導体デバイスをプログラミングするためのバイアス印加機構について、詳細にはnMOS半導体デバイスについて詳しく説明する。当業者は、pMOS半導体デバイスについては必要な変更を加えてnMOSバイアス印加機構を適合させることができ、これは、例えば、nMOSで印加される負の電圧がpMOSで印加される正の電圧になることを意味する。下記の説明では、チャネル領域は、ゲートに近接した本体の領域であり、これはデバイスのいずれの動作モードでも存在すると考えられ、反転モードである場合、電流が流れる。また、チャネル領域を特定の状態に移行または維持することとは、純粋に説明のためであり、限定的ではない。デバイスの前の動作に依存して、ある状態に移行することは、既存の状態を維持することを含んでもよい。図7は、図1と同じ一般のデバイス構造を示しており、相違点は、デバイス端子に印加されるバイアス電圧をVwrite11などのようなラベル付与している点である。同じバイアス電圧は、異なる図面で使用した場合、同じまたは類似の電位を参照することを意図している。図7に示すnMOS半導体デバイスについて1書込みモードのための特定の電圧機構は、下記のようになる。第1チャネル領域を蓄積モードまたは空乏モードまたは反転モードに移行し、第2チャネルを空乏モードまたは反転モードに移行することは、下記ステップを含む。負のwrite11電圧を第1ゲート電極へ印加する。正のwrite12電圧を第2ゲート電極へ印加する。write13ドレインまたはソース電圧をドレインまたはソース領域へ印加する。write13ドレインまたはソース電圧は、半導体本体中の半導体材料のバンドギャップより高い。第1ゲート電極へ印加されるwrite11電圧は、いわゆるトリガー電圧VTr、即ち、ID-VFGカーブで閾値スロープが発生する電圧より高い、即ち、負の値を小さくすべきである図5A参照。従って、write11電圧は、write11電圧が負または正であることに依存して第1チャネル領域が蓄積モードまたは空乏モードまたは反転モードになれる範囲内にできる。好ましくは、write11電圧は、0Vと等しいか、これより高い。第1チャネル領域を蓄積または空乏または反転モードに移行するステップの際、正孔が第1チャネル領域内で生成されことが重要である。本体係数R1は、好ましくは、本体係数R2より小さい。最低の本体係数、即ち、R1を持つチャネル領域、第1チャネル領域は、好ましくは、1書込み動作のための蓄積状態に移行する。nMOS半導体デバイスの場合、1書込み動作の際、正孔が第1チャネル領域蓄積状態にあるに供給され、一方、pMOS半導体デバイスの場合、1書込み動作の際、電子が第1チャネル領域蓄積状態にあるに供給される。同様に、nMOS半導体デバイスの場合、1書込み動作の際、電子が第2チャネル領域に供給され、一方、pMOS半導体デバイスの場合、1書込み動作の際、正孔が第2チャネル領域に供給される。図8は、nMOS半導体デバイスについて0書込みモードのための特定の電圧機構を示す。第1チャネル領域を、少なくとも空乏モード、好ましくは反転モードに移行し、第2チャネルを、少なくとも空乏モード、好ましくは反転モードに維持することは、下記ステップを含む。write01電圧≧0Vを第1ゲート電極へ印加する。write02電圧write12電圧と等しいを第2ゲート電極へ印加する。write03ドレインまたはソース電圧≦0Vをドレインまたはソース領域へ印加する。nMOS半導体デバイスについて読み出しモードのための特定の電圧機構は、下記のようになる図9参照。読み出し動作を実施することは、下記ステップを含む。負のread1電圧write11電圧より低いを第1ゲート電極へ印加する。正のread2電圧write12電圧と等しいを第2ゲート電極へ印加する。read3ドレインまたはソース電圧をドレインまたはソース領域へ印加する。read3ドレインまたはソース電圧は、write13ドレインまたはソース電圧と等しいか、これより高い。図10を参照して、nMOS半導体デバイスについてホールドモードのための特定の電圧機構は、下記のようになる。ホールド動作を実施することは、下記ステップを含む。hold1電圧を第1ゲート電極へ印加し、第1チャネル領域を蓄積状態に移行する。hold2電圧を第2ゲート電極へ印加する。これはwrite12電圧と等しい。hold3ドレインまたはソース電圧0に等しいをドレインまたはソース領域へ印加する。write11電圧は、-2~0Vの範囲でもよい。write12電圧は、0~5Vの範囲でもよい。write03電圧は、0~-2Vの範囲でもよい。read3電圧は、1.1~2.5Vの範囲でもよい。hold1電圧は、-2~0Vの範囲でもよい。上記範囲は0Vを含むとともに、個々の書込み電圧は、実際、0Vの値をとってもよく、当業者は、全ての書込み電圧が同時に0Vになるべきでないことは理解されよう。上記バイアス印加機構のシミュレーションを図11Aと図11Bに示す。図11Aは、書込み、ホールド、読み出しなどの種々の動作を実施するためのデバイスの幾つかの動作サイクルに関して印加されるバイアス電圧を示す。図11Bは、得られたドレイン電流を示す。図11Aは、上記write12電圧、hold2電圧、write02電圧、read2電圧に対応したバックゲート電圧VBGを示す。デバイスドレインに付与されるビットラインBL電圧が、上記信号write13電圧、hold3電圧、write03電圧write13と比べて逆の極性を持つ、read3電圧を供給する。第1ゲート電極に付与されるワードラインWLが、write11電圧、hold1電圧、read1電圧、write01電圧を供給する。図11Bは、このシミュレーションで得られたドレイン電流を示す。判るように、書込み動作は10ns未満で実施できる。上述した正のフィードバックループにより、1書込みを極めて高速に実施でき、0書込みも同様な期間を有する。但し、これは再結合時間によって制限される。半導体デバイスに印加される種々の電圧の正確な値は、デバイス特性、例えば、使用する半導体材料、デバイスの幾何形状、ゲート電極の仕事関数などに依存することに言及すべきである。シミュレーションで推定した値と上述の好ましい範囲との間の差は、偶発的なものである。上記記載は、ヒステリシスウインドウを持つMOSトランジスタを、半導体メモリデバイスとして採用することに言及した。これは本発明の重要な態様であるが、同じデバイスは、そのスイッチング機能ロジック回路においてまたはその増幅機能アナログ回路においてのための従来のトランジスタとして使用できる。これは、ヒステリシスウインドウを抑制し、メモリ効果が生じないようにすることによって達成される。要約すると、弱い衝突イオン化によって発生した正孔は、チャネルに注入され、これによりポテンシャル障壁を低下させる。これは、より多くのIDSおよびより多くの衝突イオン化電流をもたらす。この正のフィードバックは、サブ閾値電流の急激な増加をもたらし、これは半導体スイッチおよび半導体メモリデバイスにとって有利である。そして、本発明の他の実施形態が、デジタルロジックおよびアナログ半導体デバイスを動作させる方法を提供する。該方法は、第1チャネル領域を蓄積モードに移行し、第2チャネル領域を空乏モードまたは反転モードに移行することを含み、下記ステップを含む。負のwrite11電圧を第1ゲート電極へ印加する。正のwrite12電圧を第2ゲート電極へ印加する。write13ドレイン電圧をドレイン領域へ印加する。write13ドレイン電圧は、半導体本体中の半導体材料のバンドギャップより高い。用語書込み電圧は、電荷をトランジスタ内に保存することを意味するのではなく、むしろ上述した半導体メモリデバイスとの比較で使用していることに留意する。むしろ書込み電圧は、トランジスタをスイッチオンにするのに必要な電圧として考えてもよい。ロジックデジタル及び/又はアナログ半導体デバイスでは、メモリ半導体デバイスで存在するようなヒステリシスウインドウは不要である。図6は、変化するVBGがヒステリシスウインドウのサイズをどのように制御できるかを示す。他の手法が、VDSを減少させて、ヒステリシス効果を抑制するものである。従って、デバイスを異なるバイアスで印加することにより、同一に製造されたデバイスが、必要に応じて、半導体メモリデバイスまたはスイッチ/増幅器として使用可能になる。こうした異なるバイアスで印加されるデバイスは、同じ半導体回路IC内で組み合わせできる。こうして本発明の更なる実施形態が、少なくとも、第1バイアス印加手段を持つ第1半導体デバイスと、少なくとも、第2バイアス印加手段を持つ少なくとも第2半導体デバイスとを備え、第1半導体デバイスおよび第2半導体デバイスは、同一の製造体系を有し、第1バイアス印加手段および第2バイアス印加手段は異なるようにした半導体回路を提供できる。第1バイアス印加手段は、第1半導体メモリデバイスにバイアス印加する手段を含む。第2バイアス印加手段は、アナログまたはデジタルである第2半導体ロジックデバイスにバイアス印加する手段を含む。先行技術に知られているように、こうしたバイアス印加手段は、適切な供給電圧を半導体デバイスで構成された回路に提供するための回路を採用する。こうした回路は、例えば、電圧安定器、レベル変換器、定電流回路または定電圧回路などを含んでもよい。図12に示すように、この実施形態は、製造プロセスではなく、バイアス条件を調整するだけで、低電力ロジックデバイスSS<1mV/dec、メモリデバイスおよびアナログデバイスを集積化できる可能性のある手法を提供する。換言すると、本発明は、製造プロセスを調整することなく、1つのテクノロジーで低電力ロジックデバイス、メモリデバイスおよびアナログデバイスを集積化できる可能性のある方法を提供する。図12は、メモリセルアレイ12,14、ロジックユニット16,18、アナログ回路セクション20を含む種々の回路セクションが配置された集積回路10を示す。これらの回路セクションは、相互接続され、信号ラインによって外部端子に接続され、電源ラインによって動作電圧が供給される。いずれのラインも簡素化のため図示していない。メモリセルアレイ12,14は、上述のような第1半導体デバイス、換言すると、本発明の一実施形態に係るキャパシタレスDRAMとして動作するマルチゲートトランジスタを備える。典型的には、1つのこうしたトランジスタが、第1方向に延びる多数のワードラインの各々と、第2の垂直な方向に延びる多数のビットラインの各々との交差部に配置される。これらのメモリセルアレイは、トランジスタ内での上記VT-フィートバックループおよび、上記書込み、読み出し、ホールドを実施可能にするヒステリシスウインドウを起動するのに適した動作電圧をメモリセルアレイに供給するための、上述したような第1バイアス印加手段不図示を採用している。メモリセルアレイ12,14は、ワードラインおよびビットラインに接続されたドライバおよび検知回路22,24によって制御される。ロジックユニット16,18は、上述のような第2半導体デバイス、換言すると、ロジックトランジスタとして動作するマルチゲートトランジスタを備える。これらのユニットには、トランジスタを上述のような小さなSSで、ヒステリシスウインドウ無しで動作させるのに適したロジックユニットに動作電圧を供給するための第2バイアス印加手段不図示が設けられる。アナログ回路セクションは、第1および第2半導体デバイスと同じ方法で製造され、所望のアナログ態様、例えば、信号を増幅するためにID-VFGカーブ半導体メモリデバイスについて図6に示すの直線部分の範囲で、デバイスを動作させるためのアナログ回路セクションに動作電圧を供給するように構成された、更なるバイアス印加手段を採用した半導体デバイスをさらに備える。当業者に理解されるように、図12に示した構成は、実際の集積回路よりもかなり簡略化している。実際には、メモリ、ロジックおよびアナログ回路は、図示したものより混ざり合っている。例えば、上記ドライバおよび検知回路22,24は、データを半導体メモリデバイスに書き込みのに必要な信号を発生するためのロジックトランジスタとして動作するトランジスタ、および半導体メモリデバイスの読み出しデータを検出するセンスアンプ内で使用されるアナログトランジスタとして動作する他のトランジスタを採用してもよい。本発明の実施形態で上述したように、こうした全てのトランジスタが同じプロセスで製造してもよく、バイアス条件だけが相違している。本発明の更なる実施形態が、半導体メモリデバイスを動作させるための上記のような方法、および半導体ロジックデバイスを動作させるための上記のような方法を含む、半導体回路の動作方法を提供できる。種々の変更が本発明の範囲内で可能である。上記ではUTBOXFDSOIデバイスに言及したが、一般には、提案したバイアス印加機構は、SOIベース及び/又はダブルゲートMOSFET、例えば、PDSOI、FDSOI、FinFETおよびVFETにおいて使用可能である。UTBOXの存在しない場合、あまり好ましくないが、より高い電圧をバックゲートに印加することが必要であろう。閾値電圧は、上述したようなPDSOI/FDSOIの使用によって低減できるだけでなく、従来のバルクMOSトランジスタのチャネルドーピングを調整することによって、あるいはゲート材料の仕事関数を調整することによって調整してもよい。最終的に、閾値電圧の減少は、デバイスが集積されているICのためのより低い供給電圧を可能にし、ICのより低い電力消費を可能にする。同様に、上記では1.5VのVDSに言及したが、これは、チャネルを、小さなバンドギャップまたはより高い衝突イオン化レートを有する材料、例えば、シリコンゲルマニウムまたはIII-V材料で置換することによってさらに低減できる。低いバンドギャップ材料を使用することによって、ドレイン電圧は、例えば、シリコンを半導体材料として使用するのと比べてより低い値に低減できる。より低いドレイン電圧は半導体デバイスにとって有利である。高いドレイン電圧を用いた場合、デバイス劣化が生じるためである。第2絶縁体層は、半導体オンインシュレータ基板からの埋め込み酸化物層を含んでもよい。第2半導体デバイスは、SOIベースの半導体デバイス、プレーナ型SOIベース半導体デバイスまたはフィンFETまたはマルチゲートSOIベース半導体デバイスでもよい。上記の例のようなFDSOIの使用は、産業トレンドと整合しているため、好ましいが、本体係数を調節するために調整されたチャネルドーピングを用いたPDSOIを採用してもよい。半導体デバイスは、バルク半導体デバイスであってもよい。この場合、本体の幅を調節し、及び/又は、ゲート絶縁体の材料及び/又は厚さを変更して、本体係数を調節することが必要であろう。PDSOIまたはFDSOIの場合、バックゲートは、各トランジスタに関して形成され、境界が明瞭なゲートスタックを意味する必要がないが、その代わりに、マルチゲートトランジスタまたはIC内の全てのトランジスタのためのコモンコンタクトを採用することも可能であろう。上記の例では、2つのゲートを持つトランジスタを検討した。しかしながら、3つまたはそれ以上のゲートを設けることが想定できる。マルチゲートとは、2つまたはそれ以上のゲートを参照する。産業上利用可能性本発明の一実施形態により、FBCは、VTフィードバックループを用いて1書込みを初めて達成することができる。実験結果は、動作VDSが1.5vまたはそれ以下に低減できることを示す。低い動作VDSによって1016動作サイクルに達する耐久性が達成され、高速動作および85°Cで~5sの保持時間を維持している。スケーラビリティに関して、バイアス印加方法は酸化物スケーリングの条件を緩和できる。歪みCMOSで広く使用されているゲルマニウムソースが、動作VDSをより低減するために使用できる。"