"所定の処理を行なう機能回路と、電源電圧制御信号に応じて第1の電源電圧または上記第1の電源電圧よりも高い第2の電源電圧を供給する電圧供給回路と、上記電圧供給回路の電圧供給端子と上記機能回路の電圧入力端子との間に接続され、ゲート端子に印加される導通制御信号に応じて上記機能回路への電源供給を制御するトランジスタと、上記電源電圧制御信号および上記導通制御信号を供給する制御回路と、を有し、上記機能回路が待機状態にあるときには上記電圧供給回路が上記第1の電源電圧を供給し、上記機能回路が動作状態にあるときには上記電圧供給回路が上記第2の電源電圧を供給する、半導体集積回路。上記トランジスタがpMOSトランジスタで構成され、上記機能回路が待機状態にあるときに上記導通制御信号の電圧レベルが上記第1の電源電圧よりも高いレベルである、請求項1に記載の半導体集積回路。上記機能回路が待機状態にあるときに上記トランジスタのチャネル領域に印加されるバイアス電圧が上記第1の電源電圧または上記第1の電源電圧よりも高い電圧であり、上記機能回路が動作状態にあるときに上記バイアス電圧が上記第2の電源電圧または上記第2の電源電圧よりも低い電圧である、請求項2に記載の半導体集積回路。所定の処理を行なう機能回路と、電源電圧制御信号に応じて第1の電源電圧または上記第1の電源電圧よりも高い第2の電源電圧を供給する電圧供給回路と、上記電圧供給回路の電圧供給端子と上記機能回路の電圧入力端子との間に接続され、ゲート端子に印加される導通制御信号に応じて上記機能回路への電源供給を制御するトランジスタと、上記電源電圧制御信号および上記導通制御信号を供給する制御回路と、を有し、上記機能回路が待機状態にあるときには上記電圧供給回路が上記第2の電源電圧を供給し、上記機能回路が動作状態にあるときには上記電圧供給回路が上記第1の電源電圧を供給する、半導体集積回路。上記トランジスタがnMOSトランジスタで構成され、上記機能回路が待機状態にあるときに上記導通制御信号の電圧レベルが上記第2の電源電圧よりも低いレベルである、請求項4に記載の半導体集積回路。上記機能回路が待機状態にあるときに上記トランジスタのチャネル領域に印加されるバイアス電圧が上記第2の電源電圧または上記第2の電源電圧よりも低い電圧であり、上記機能回路が動作状態にあるときに上記バイアス電圧が上記第1の電源電圧または上記第1の電源電圧よりも高い電圧である、請求項5に記載の半導体集積回路。所定の処理を行なう複数の機能回路と、それぞれが上記複数の機能回路の各々に対応し、上記機能回路の電源電圧入力端子と電源電圧供給端子との間に接続されている複数のスイッチング回路と、それぞれが上記複数のスイッチング回路の各々に対応する複数のラッチ回路が縦続接続されているスキャンパス回路と、を有し、上記スイッチング回路の制御端子に上記ラッチ回路に記憶されているデータに応じた電圧信号が印加され、当該電圧信号に応じて上記スイッチング回路が導通または非導通状態となる、半導体集積回路。nMOSトランジスタおよびpMOSトランジスタを含み、所定の処理を行なう機能回路と、上記機能回路のトランジスタの駆動能力に対応する制御データを生成するデータ生成回路と、上記制御データに応じて電圧値の異なる電源電圧を供給する電圧供給回路と、上記電圧供給回路の電圧供給端子と上記機能回路の電圧入力端子との間に接続され、ゲート端子に印加される導通制御信号に応じて上記機能回路への電圧供給を制御するトランジスタと、を有する半導体集積回路。上記データ生成回路が上記制御データを設定するためのヒューズ回路を有する、請求項8に記載の半導体集積回路。ところで、上述したように待機時のリーク電流経路をカットオフ用トランジスタを用いて遮断する技術では、カットオフトランジスタにおけるゲート酸化膜の信頼性の確保に難しい点がある。例えば、上述した図18の例において、待機時に例えば、トランジスタMP3とMN3からなるインバータの出力信号Scがローレベルにあるとき、トランジスタMP3のドレインがローレベルにある。トランジスタMP3のリーク電流により、やがてそのソース、即ち、ノードN1の電位がローレベル、例えば0Vに引き下がる。このとき、カットオフトランジスタMP0において、ドレインが0Vにあり、ゲートに高電圧、例えば、電源電圧VDD0.5Vの制御信号SIGが印加されるので、トランジスタMP0のゲートドレイン間に電源電圧VDD0.5Vの電圧差が生じる。この場合、待機時にゲート酸化膜にストレスがかかり、その信頼性の確保が困難である。また、上述の図19に示した例では、動作時において、MP0のゲートに印加される電圧が、Vdd0.8Vとなり、ゲート酸化膜の信頼性の確保が困難である。ゲート酸化膜の信頼性を確保するために、カットオフトランジスタを、例えば、縦続接続された2段のトランジスタによって構成することも提案されている。この場合、待機時にゲート酸化膜にかかる電圧がトランジスタの段数分で分散され、ゲート酸化膜の信頼性の改善が期待できるが、カットオフトランジスタの数分だけ回路面積が増加してしまう。さらに縦続接続されたトランジスタのオン抵抗により、回路に供給される電流が制限され、回路速度の大幅な低下を招くことになる。また、上述した技術では、製造上の欠陥などを検出するために有効なIddqテストの実施方法がない。例えば、カットオフトランジスタがオンしているとき、その電流がもともとリーク電流の大きい高性能トランジスタまたは低しきい値電圧トランジスタによるものか、あるいは欠陥による漏れ電流なのかを識別することができない。このため、製品を検査するため時間及びコストがかかり、量産する場合大きな障壁になるという不利益がある。本発明は、かかる事情に鑑みてなされたものであり、その目的は、ゲート酸化膜の信頼性を維持しながら、待機時のリーク電流を抑制でき、回路面積の増加を最小限にでき、欠陥を確実に検出することができる半導体集積回路を提供することにある。上記目的を達成するため、本発明の半導体集積回路は、所定の処理を行なう機能回路と、電源電圧制御信号に応じて第1の電源電圧または上記第1の電源電圧よりも高い第2の電源電圧を供給する電圧供給回路と、上記電圧供給回路の電圧供給端子と上記機能回路の電圧入力端子との間に接続され、ゲート端子に印加される導通制御信号に応じて上記機能回路への電源供給を制御するトランジスタと、上記電源電圧制御信号および上記導通制御信号を供給する制御回路とを有し、上記機能回路が待機状態にあるときには上記電圧供給回路が上記第1の電源電圧を供給し、上記機能回路が動作状態にあるときには上記電圧供給回路が上記第2の電源電圧を供給する。また、本発明では、好適には、上記トランジスタがpMOSトランジスタで構成され、上記機能回路が待機状態にあるときに上記導通制御信号の電圧レベルが上記第1の電源電圧よりも高いレベルである。また、本発明では、好適には、上記機能回路が待機状態にあるときに上記トランジスタのチャネル領域に印加されるバイアス電圧が上記第1の電源電圧または上記第1の電源電圧よりも高い電圧であり、上記機能回路が動作状態にあるときに上記バイアス電圧が上記第2の電源電圧または上記第2の電源電圧よりも低い電圧である。更に、本発明の半導体集積回路は、所定の処理を行なう機能回路と、電源電圧制御信号に応じて第1の電源電圧または上記第1の電源電圧よりも高い第2の電源電圧を供給する電圧供給回路と、上記電圧供給回路の電圧供給端子と上記機能回路の電圧入力端子との間に接続され、ゲート端子に印加される導通制御信号に応じて上記機能回路への電源供給を制御するトランジスタと、上記電源電圧制御信号および上記導通制御信号を供給する制御回路とを有し、上記機能回路が待機状態にあるときには上記電圧供給回路が上記第2の電源電圧を供給し、上記機能回路が動作状態にあるときには上記電圧供給回路が上記第1の電源電圧を供給する。また、本発明では、好適には、上記トランジスタがnMOSトランジスタで構成され、上記機能回路が待機状態にあるときに上記導通制御信号の電圧レベルが上記第2の電源電圧よりも低いレベルである。また、本発明では、好適には、上記機能回路が待機状態にあるときに上記トランジスタのチャネル領域に印加されるバイアス電圧が上記第2の電源電圧または上記第2の電源電圧よりも低い電圧であり、上記機能回路が動作状態にあるときに上記バイアス電圧が上記第1の電源電圧または上記第1の電源電圧よりも高い電圧である。更に、本発明の半導体集積回路は、所定の処理を行なう複数の機能回路と、それぞれが上記複数の機能回路の各々に対応し、上記機能回路の電源電圧入力端子と電源電圧供給端子との間に接続されている複数のスイッチング回路と、それぞれが上記複数のスイッチング回路の各々に対応する複数のラッチ回路が縦続接続されているスキャンパス回路とを有し、上記スイッチング回路の制御端子に上記ラッチ回路に記憶されているデータに応じた電圧信号が印加され、当該電圧信号に応じて上記スイッチング回路が導通または非導通状態となる。更に、本発明の半導体集積回路は、nMOSトランジスタおよびpMOSトランジスタを含み、所定の処理を行なう機能回路と、上記機能回路のトランジスタの駆動能力に対応する制御データを生成するデータ生成回路と、上記制御データに応じて電圧値の異なる電源電圧を供給する電圧供給回路と、上記電圧供給回路の電圧供給端子と上記機能回路の電圧入力端子との間に接続され、ゲート端子に印加される導通制御信号に応じて上記機能回路への電圧供給を制御するトランジスタとを有する。また、本発明では、好適には、上記データ生成回路が上記制御データを設定するためのヒューズ回路を有する。以上説明したように、本発明の半導体集積回路によれば、論理回路への駆動電流の供給経路にスイッチング回路を設けて、動作時にスイッチング回路をオンし、論理回路に駆動電流を供給し、待機時にスイッチング回路をオフし、論理回路の低しきい値電圧トランジスタのリーク電流の発生を抑制することができる。待機時に、スイッチング回路を構成するpMOSトランジスタのゲートにソース電圧以上の電圧を印加する、いわゆるスーパーカットオフ状態にし、さらにトランジスタのチャネル領域に電源電圧と同レベルまたは電源電圧より高いレベルのバルクバイアス電圧を印加することによって、待機時におけるスイッチング用トランジスタの電流を低く抑え、リーク電流の発生を抑制する。さらにスイッチトランジスタのゲート-ソース間電圧を適当に設定することにより、ドレイン電流を最少化する。また、本発明の別の実現法は、上記スイッチングトランジスタをnMOSとし、双対な回路とバイアス電圧を用いて構成される。また、本発明によれば、動作時にスイッチング用トランジスタのチャネル領域に電源電圧よりわずか低い電圧を印加することによって、スイッチング用トランジスタのしきい値電圧を低く制御し、その電流駆動能力を向上させ、トランジスタの面積の増加を抑制できる。さらに、本発明によれば、スキャンパス回路を用いてスイッチング用トランジスタのオン/オフ状態を制御することによって、Iddq測定を実施することができる利点がある。また、本発明においては、半導体集積回路のテストによってプロセス条件を推定し、そのプロセス条件に最適な電源電圧を設定するためのデータを半導体チップに書き込むので、プロセス条件がばらついても最適な電源電圧を回路素子に供給することができる。図1は本発明に係る半導体集積回路の第1の実施形態を示す回路図である。図示のように、本実施形態の半導体集積回路は、CMOS構造の論理回路10と、論理回路10に動作電流を供給するスイッチング回路20と、可変かつ複数の電圧を供給できる電圧レギュレータVoltageRegulator40と、電圧レギュレータ40を制御する制御回路30とによって構成されている。本実施形態の半導体集積回路では、MOSトランジスタのゲート-ソース間電圧Vgsがある特定の値に保持されているとき、当該トランジスタのリーク電流がもっとも低い値にある特徴を利用して、リーク電流の低減を実現する。なお、ゲート電圧Vgsに応じてリーク電流に最小値が存在する現象をLCVLeakageCurrentValleyリーク電流の谷と呼ぶ。図4に示すように、論理回路10は、pMOSトランジスタMP1とnMOSトランジスタMN1によって構成されたCMOSインバータである。なお、論理回路10は、これに限定されるものではなく、例えば、AND回路、NAND回路、OR回路など他の論理回路でもよい。なお、論理回路10を構成するpMOSトランジスタ及びnMOSトランジスタは、通常のMOSトランジスタよりしきい値電圧、またはしきい値電圧の絶対値が低い、いわゆる低しきい値電圧トランジスタである。例えば、通常のpMOSトランジスタのしきい値電圧Vthpが約-0.7V、nMOSトランジスタのしきい値電圧Vthnが約0.7Vに対して、論理回路10を構成するpMOSトランジスタのしきい値電圧Vthpが-0.2Vで、nMOSトランジスタのしきい値電圧Vthnが0.2Vである。図1において、スイッチング回路20は、pMOSトランジスタMP0によって構成されている。トランジスタMP0は、論理回路を構成する低しきい値トランジスタと同じか、より高いしきい値電圧を持ち、そのしきい値電圧は、例えば、-0.2Vである。スイッチング回路20は、動作時に論理回路10に動作電流を供給し、待機時に論理回路10における低しきい値電圧トランジスタのリーク電流を抑制する。図4に示すように、スイッチング回路20において、トランジスタMP0はソースが電源電圧Vddの供給線に接続され、ドレインがノードN1に接続されている。ノードN1は即ち論理回路10の仮想の電源電圧供給端子である。トランジスタMP0が導通オン状態にあるとき、電源電圧VddがノードN1に印加され、論理回路10に駆動電流が供給される。一方、トランジスタMP0が遮断オフ状態にあるとき、論理回路10への電流の供給が遮断される。このため、論理回路10のリーク電流の発生が抑制される。トランジスタMP0のゲートには、動作時と待機時にそれぞれ異なるレベルの制御信号SGが印加される。当該制御信号SGのレベルに応じて、トランジスタMP0がオンまたはオフする。さらに、トランジスタMP0のソースの電源電圧も動作時と待機時にそれぞれ異なるレベルの電圧が印加される。従来の技術では電源電圧は動作時と待機時に同じ値に保持される。しかし、本実施形態の半導体集積回路においては論理回路10の状態によって、電源電圧Vdd、Vddsが切り替えられる。例えば、動作状態において、電源電圧はVddはトランジスタの公称動作電圧VddNに設定される。待機状態においては、電源電圧はVddNよりわずかに低い値VddL、例えば、VddLVddN-0.3Vに設定される。このことにより、スイッチトランジスタMP0のゲート-ソース間電圧が通常使用時の電圧と逆の符号になり、スーパーカットオフ状態が実現される。図2は、pMOSトランジスタMP0のドレイン電流IDとゲート-ソース間電圧Vgsとの関係を示すグラフである。このグラフにおいて、トランジスタMP0のドレインソース間電圧Vdsは、例えば、-1.5Vである。また、トランジスタMP0のチャネル幅Wは10μm、チャネル長Lは0.21μmであるとする。図2に示すように、トランジスタのドレイン電流がゲート-ソース間電圧Vgsに従って変化する。ゲート-ソース間電圧Vgsがある特定の値、例えば、図2では、Vgsが約0.2Vの場合、トランジスタMP0のドレイン電流がもっとも低い値になる。即ち、リーク電流の谷LCVが存在する。以下、このときのゲート-ソース間電圧をVgsVとする。上述したように、待機時にトランジスタMP0のゲートに印加される制御信号SGを制御して、トランジスタのゲート-ソース間電圧VgsをVgsVに等しくすることによって、待機時におけるトランジスタMP0のドレイン電流IDをもっとも小さくすることができる。このため、論理回路10のリーク電流を大幅に低減させることができる。例えば、ゲート-ソース間電圧Vgsが0Vのときに比べて、Vgs=VgsVにおいて、トランジスタのドレイン電流IDが約1/700に低減される。さらに、待機時にトランジスタMP0のチャネル領域に、そのソースに印加される電圧よりも高い電圧を加えることにより、ドレイン電流をさらに減少することが可能である。図3は、pMOSトランジスタのチャネル領域に印加されるバイアス電圧Vbs以下、これをバルクバイアス電圧というに応じたドレイン電流の変化を示している。図3では、例として、バルクバイアス電圧Vbsが-0.5V、0V及び1.8Vにおいてドレイン電流IDとゲート-ソース間電圧Vgsとの関係を示している。図示のように、バルクバイアス電圧Vbsが-0.5Vのとき、ドレインIDがもっとも大きく、バルクバイアス電圧Vbsが1.8Vのとき、ドレイン電流IDがもっとも小さい。即ち、pMOSトランジスタのゲート-ソース間電圧Vgsが一定の場合、バルクバイアス電圧Vbsが大きくなるにつれてドレイン電流が小さくなる。このため、動作時及び待機時に、トランジスタMP0のバルクバイアス電圧Vbsを制御することによって、ドレイン電流IDを制御できる。例えば、待機時にバルクバイアス電圧Vbsを高く制御することによって、スーパーカットオフの効果に加えて、ドレインIDをさらに小さく抑制することができる。また、動作状態においては、トランジスタMP0のゲート電圧SGは接地電位と同じレベルに保持される。トランジスタMP0は低しきい値電圧のトランジスタであるので、動作時における回路性能の劣化は抑えられる。さらにトランジスタMP0のチャネル領域にソース電圧よりわずかに低いバルクバイアス電圧Vbsを印加することにより、論理回路10に大きな動作電流を供給でき、動作速度の向上を実現できる。図4は、動作時におけるトランジスタMP0のバイアス状態を示す図である。図示のように、動作時にトランジスタMP0のゲートに印加されるゲート電圧SGが接地電位GNDに保持され、そのチャネル領域に電源電圧Vddよりわずかに低いバイアス電圧Vddsが印加される。また、動作時にトランジスタMP0のソースに供給される電源電圧Vddは、トランジスタの公称動作電圧VddNに設定される。図5は、待機時におけるトランジスタMP0のバイアス状態を示す図である。図示のように、待機時にトランジスタMP0のソースに供給される電源電圧Vddは、公称動作電圧VddNよりわずか低い電圧VddL、例えば、VddL=VddN-0.3Vに設定される。この状態において、トランジスタMP0がスーパーカットオフ状態にあり、また、待機時にトランジスタMP0のチャネル領域にソースに供給される電源電圧VddLより高い電圧Vb、即ちVb=VddLαを印加することによって、ドレイン電流IDをさらに抑制することができる。以上、説明したように、本実施形態によれば、待機時に、トランジスタMP0のゲートに動作時電源電圧VddNと同じ電圧の制御信号SGを印加し、ソースにそれより低い電圧VddLを印加することにより、MP0をいわゆるスーパーカットオフ状態にし、さらにMOSトランジスタのドレイン電流がそのゲート-ソース間電圧Vgsがある特定の値において最小値になる、いわゆるリーク電流の谷LCVを利用して、トランジスタMP0のソースに印加される電圧と制御信号SGの差を適宜制御することによって、そのドレイン電流IDを最小値に抑え、さらにトランジスタMP0のチャネル領域にそのソース電圧より高いバルクバイアス電圧VB、たとえばI/Oの電源電圧3.3Vを印加することによって、待機時における論理回路10のリーク電流を大幅に低減することができ、待機時のリーク電流による消費電力の低減を実現できる。さらに動作時にトランジスタMP0のチャネル領域にそのソース電圧よりわずかに低いバルクバイアス電圧を印加することにより、動作速度の向上を実現できる。図6は本発明に係る半導体集積回路の第2の実施形態を示す回路図である。図示のように、本実施形態の半導体集積回路では、電圧レギュレータVoltageRegulatorの代わりに電源電圧切り替え回路50が設けられている。電源電圧切り替え回路50は、動作時及び待機時においてスイッチング回路20に供給される電源電圧のレベルを切り替える。上述した半導体集積回路の第1の実施形態においては、電圧レギュレータ40を用いてスイッチング回路20に供給される電源電圧を切り替える。半導体集積回路の動作状態に応じて、電源電圧のレベルを高速に切り替える必要がある。例えば、待機状態から動作状態に切り替わったとき、スイッチング回路20に供給される電源電圧が数クロック周期のうちにVddsからVddに切り替わらなければ論理回路10の応答性が影響を受ける。電圧レギュレータ回路40が高速に電源電圧を切り替える要求を満たせない場合、本実施形態に示すように、電源電圧切り替え回路50を設けて、これによってスイッチング回路20に供給される電源電圧を高速に切り替える。図6に示すように、電源電圧切り替え回路50は、pMOSトランジスタPT1とPT2によって構成されている。トランジスタPT1のソースは電源電圧Vddsの供給端子に接続され、ドレインはトランジスタMP0のソースに接続されている。トランジスタPT2のソースは電源電圧Vddの供給端子に接続され、ドレインはトランジスタMP0のソースに接続されている。トランジスタPT1とPT2のチャネル領域はともに電源電圧Vddの供給端子に接続されている。トランジスタPT1のゲートに制御信号Sc1が印加され、トランジスタPT2のゲートに制御信号Sc2が印加される。このため、トランジスタPT1とPT2は、制御信号Sc1とSc2に応じてそれぞれのオン/オフ状態が制御される。トランジスタPT1がオン状態にあるとき、トランジスタMP2はオフ状態にあり、電源電圧Vddsがスイッチング回路20を構成するトランジスタMP0のソースに入力される。一方、トランジスタPT2がオン状態にあるとき、トランジスタMP1はオフ状態にあり、電源電圧VddがトランジスタMP0のソースに入力される。電源電圧Vdds,VddはそれぞれVddLおよびVddNに設定される。上述したように、本実施形態の半導体集積回路において、電源電圧切り替え回路50に入力される制御信号Sc1とSc2を制御することによって、スイッチング回路20に供給される電源電圧のレベルを高速に切り替えることができる。図6は、動作時における電源電圧切り替え回路50に入力される制御信号Sc1とSc2の状態を示している。図示のように、この場合、制御信号Sc1が電源電圧VddNレベルに保持され、制御信号Sc2が接地電位GND、即ち0Vに保持される。この状態において、電源電圧切り替え回路50のトランジスタPT1がオフし、トランジスタPT2がオンするので、電源電圧VddNがトランジスタPT2を介して、トランジスタMP0のソースに入力される。さらに、動作状態において、トランジスタMP0のゲートに0Vの制御信号SGが印加されるので、トランジスタMP0がオンし、論理回路10に駆動電流が供給される。図7は、待機時における電源電圧切り替え回路50に入力される制御信号Sc1とSc2の状態を示している。図示のように、この場合、制御信号Sc2が電源電圧VddNレベルに保持され、制御信号Sc1が0Vに保持される。この状態において、電源電圧切り替え回路50のトランジスタPT1がオンし、トランジスタPT2がオフするので、電源電圧VddLがトランジスタPT1を介して、トランジスタMP0のソースに入力される。さらに、待機状態において、トランジスタMP0のゲートに電源電圧VddNレベルの制御信号SGが印加されるので、トランジスタMP0がオフする。このとき、トランジスタMP0のゲート-ソース間電圧Vgsは、VddN-VddLである。例えば、電源電圧VddNを1.2V、VddLを0.9Vとすると、Vgsは0.3Vとなり、トランジスタMP0のしきい値電圧Vthp例えば、-0.2Vより十分大きいので、トランジスタMP0がスーパーカットオフ状態にあり、論理回路10のリーク電流の経路が遮断され、リーク電流の発生を抑制することができる。以上説明したように、本実施形態によれば、電源電圧切り替え回路50を設けて、スイッチング回路20に供給する電源電圧を切り替える。電源電圧切り替え回路50をpMOSトランジスタPT1とPT2によって構成し、制御信号Sc1とSc2に応じてトランジスタPT1とPT2のオン/オフ状態を切り替える。動作時にスイッチング回路20に電源電圧VddNを入力し、スイッチング回路20を介して論理回路10に駆動電流を供給する。待機時にスイッチング回路20に電源電圧VddNより低い電圧VddLを供給し、また、スイッチング回路20を遮断状態にすることによって、リーク電流の経路を遮断し、論理回路10におけるリーク電流の発生を抑制できる。図8は本発明に係る半導体集積回路の第3の実施形態を示す回路図である。図示のように、本実施形態の半導体集積回路では、バルクバイアス切り替え回路60を設けて、バルクバイアス電圧VBを切り替えて、スイッチング回路20を構成するpMOSトランジスタMP0のチャネル領域に印加する。論理回路10は、所定の論理演算を行う機能回路である。なお、図8において便宜上縦続接続されている2段のMOSインバータによって構成された論理回路10の一例を示しているが、論理回路10は、これに限定されることはない。スイッチング回路20はpMOSトランジスタMP0によって構成されている。トランジスタMP0のソースが電源電圧Vddの供給端子に接続され、ドレインがノードN1に接続されている。なお、ノードN1は論理回路10の仮想の電源電圧供給端子である。トランジスタMP0のゲートに制御信号SGが印加される。動作時に制御信号SGが0Vに保持され、待機時に制御信号SGが電源電圧VddNと同じレベル、例えば、1.2Vに保持される。また、待機時における、MP0のソース電圧はVddNよりわずかに低い電圧、例えば、VddL=VddN-0.3Vである。バルクバイアス切り替え回路60は、pMOSトランジスタPT3とPT4によって構成されている。トランジスタPT3のソースが電源電圧VddLの供給端子に接続され、ドレインがノードN2に接続されている。トランジスタPT4のソースが電源電圧VddNより高い電圧VCCの供給端子に接続され、ドレインがノードN2に接続されている。トランジスタPT3とPT4のチャネル領域がともに電源電圧VCCの供給端子に接続されている。さらに、トランジスタPT3のゲートに制御信号Sc1が印加され、トランジスタPT4のゲートに制御信号Sc2が印加される。ここで、電源電圧VCCは、例えば、3.3Vの電圧である。なお、この電源電圧VCCは、例えば、半導体集積回路のインターフェース回路などに供給される電源電圧である。即ち、実際の半導体集積回路において、電源電圧VCCは、より高い電源電圧が要求されるインターフェース回路などのコア部分の回路に供給される電圧である。このため、本実施形態の半導体集積回路では、この3.3Vの既存の電源電圧VCCを利用すればよく、昇圧回路などを用いて3.3Vの高電圧を発生する必要はない。図8は、動作時における半導体集積回路のバイアス状態を示している。図示のように、動作時において、スイッチング回路20のトランジスタMP0のゲートに0Vの制御信号SGが印加されている。バルクバイアス切り替え回路60において、トランジスタPT3のゲートに0Vの制御信号Sc1が印加され、トランジスタPT4のゲートに、例えば、電源電圧VCCと同じレベル、例えば3.3Vの制御信号Sc2が印加される。また、トランジスタPT3のソースに1.0Vの電圧が印加される。このバイアス状態において、バルクバイアス切り替え回路60では、トランジスタPT3がオンし、トランジスタPT4がオフするので、トランジスタPT3のソースに印加される1.0Vの電圧がトランジスタMP0のチャネル領域に印加される。また、トランジスタMP0において、ゲートに0Vの制御信号SGが印加されているので、トランジスタMP0がオンする。このため、トランジスタMP0を介して、論理回路10に駆動電流が供給される。図9は、待機時における半導体集積回路のバイアス状態を示している。図示のように、待機時においてスイッチング回路20のトランジスタMP0のゲートに電源電圧Vddレベル、例えば、1.2Vの制御信号SGが印加されている。バルクバイアス切り替え回路60において、トランジスタPT3のゲートに、電源電圧Vddレベル、例えば、1.2Vの制御信号Sc1が印加され、トランジスタPT4のゲートに、0Vの制御信号Sc2が印加される。また、トランジスタPT3のソースに1.2Vの電圧が印加される。このバイアス状態において、バルクバイアス切り替え回路60では、トランジスタPT3がオフし、トランジスタPT4がオンするので、トランジスタPT4のソースに印加される3.3Vの電圧がトランジスタMP0のチャネル領域に印加される。また、トランジスタMP0において、ゲートに電源電圧Vddレベル、例えば、1.2Vの制御信号SGが印加されており、ソースに1.0Vの電圧が印加されているので、トランジスタMP0はスーパーカットオフ状態になる。このため、待機時に論理回路10におけるリーク電流の経路が遮断され、リーク電流による消費電力の増加が抑制される。Iddq測定回路図10は、本発明の半導体集積回路において、Iddq測定を実施可能な回路の一例を示している。図示のように、この測定回路は、複数のフリップフロップFFで構成されたスキャンパス回路、メモリ、論理回路、周辺回路などそれぞれの部分回路、及び各部分回路に駆動電流を供給するスイッチング回路によって構成されている。図示のように、この測定回路において、フリップフロップ110,120,...,180によってスキャンパス回路が構成されている。当該スキャンパス回路によって、入力されるテストデータSinが順次出力側に転送される。メモリ210、220、270、280、論理回路230、マイクロプロセッサコア240、DSPコア250、及び周辺回路260はそれぞれ電源電圧Vddで動作する機能回路である。スイッチング回路は、pMOSトランジスタ310,320,...,380によって構成されている。これらのトランジスタは、それぞれフリップフロップ110,120,...,180の保持データに応じてオン/オフし、オン状態にあるとき、所定の機能回路に駆動電流を供給する。オフ状態にあるとき、その機能回路への電流供給経路を遮断するので、機能回路におけるリーク電流の発生を抑制することができる。上述したように構成された測定回路において、スキャンパス回路に入力されるテストデータのパターン以下、これを単にテストパターンと呼ぶを適宜設計することによって、スイッチング回路を構成する各トランジスタ310,320,...,380のオン/オフ状態をそれぞれ個別に制御できる。このため、各機能回路への駆動電流の供給をそれぞれ個別に制御することができ、それぞれの機能回路に対して、Iddq測定を実施することができる。例えば、テストパターンを適宜設計することによって、フリップフロップ130にデータ0を保持させ、それ以外のフリップフロップにすべてデータ1を保持させることができる。この状態において、トランジスタ330がオン状態にあり、それ以外のトランジスタがすべてオフ状態にある。このため、論理回路230に駆動電流が供給され、論理回路230が動作状態にある。一方、論理回路230以外の他の機能回路に駆動電流が供給されないので、これらの機能回路はすべて待機状態にある。さらに、待機状態にある機能回路において、スイッチング回路を構成するトランジスタがオフ状態にあり、リーク電流の経路が遮断されたので、リーク電流の発生が抑制される。このとき、電源電圧Vddの供給端子Tddによって供給される電流が動作状態にある論理回路230に入力される。このため、端子Tddから入力される電流を測定することによって、論理回路230の動作時の消費電力を測定することができる。上述したように、本例の測定回路において、複数の機能回路からなる半導体集積回路において、スキャンパス回路に入力されるテストパターンを適宜設定することによって、それぞれの機能回路に対して、動作時の消費電力を測定可能である。また、同じ原理により、各機能回路に対して、待機状態におけるリーク電流による消費電力も測定可能である。上述したように、図10に示す半導体集積回路において、スキャンパス回路の各フリップフロップによってスイッチング回路を構成する各トランジスタのオン/オフを制御することによって、それぞれの機能回路への駆動電流の供給を個別に制御することができる。スキャンパス回路に入力されるテストパターンを適宜設計することによって、所定の機能回路に対してIddqの測定を実施することができる。図11は、本発明に係る半導体集積回路の第4の実施形態を示す図である。図示のように、本実施形態の半導体集積回路は、電圧レギュレータ100とデバイス200によって構成されている。デバイス200には、ヒューズ回路202が設けられている。当該ヒューズ回路202によって複数ビットの制御データDATが出力される。電圧レギュレータ100は、ヒューズ回路202から制御データDATを受けて、この制御データ及びデバイス200からの状態制御信号SCに応じて、デバイス200に供給する電圧のレベルを制御する。図11の例では、複数の異なるレベルの電圧Vdd1,Vdd2及びVdd3が電圧レギュレータ100からデバイス200に供給される。デバイス200は、所定の機能を持つ機能回路である。当該デバイス200のそれぞれの部分回路は、例えば、pMOSトランジスタ及びnMOSトランジスタによって構成されている。製造工程におけるバラツキによって、pMOSトランジスタまたはnMOSトランジスタの駆動能力にバラツキが生じるので、回路全体の動作速度にバラツキが生じる。このバラツキによる影響を低減するため、トランジスタの駆動能力に応じて、供給する電源電圧を制御することが有効である。即ち、トランジスタの駆動能力が強い場合、デバイス200に供給する電源電圧のレベルを低く制御し、逆にトランジスタの駆動能力が弱い場合、デバイス200に供給する電源電圧のレベルを高く制御する。本実施形態の半導体集積回路では、デバイス200を構成するpMOSトランジスタ及びnMOSトランジスタの駆動能力に応じて、ヒューズ回路202にあるヒューズを切断することによって、制御データDATを設定することができ、これに応じて電圧レギュレータ100は、デバイス200のトランジスタの駆動能力に応じた電源電圧Vdd1,Vdd2及びVdd3を供給できる。図12は、ヒューズ回路202の一構成部分を示す回路図である。図示のように、ヒューズ回路202は、ヒューズ、インバータ及びnMOSトランジスタからなるセットをDATのビット数分を用いて構成されている。図12では、2ビットの制御データDATを生成するヒューズ回路を例に示している。図示のように、ヒューズ回路202は、ヒューズF1、インバータINV1及びnMOSトランジスタNT1からなるビットD1の生成部分と、ヒューズF2、インバータINV2及びnMOSトランジスタNT2からなるビットD2の生成部分とによって構成されている。ヒューズF1が接続された状態において、インバータINV1の入力端子が電源電圧Vddレベルに保持されるので、出力端子がローレベルに保持される。このため、トランジスタNT1がオフし、インバータINV1の入力端子のハイレベルが保持される。即ち、ヒューズF1の接続状態において、ビットD1がローレベルに保持される。このローレベルのデータを、例えば、論理0とする。ヒューズF2が切断された状態において、インバータINV2の入力端子がフローティング状態にある。トランジスタNT2のリーク電流によって当該入力端子の電圧が接地電位GNDまでに低下するので、インバータINV2の出力端子がハイレベル、例えば、電源電圧Vddに保持される。このため、トランジスタNT2がオン状態に保持され、インバータINV2の入力端子がローレベルに保持される。即ち、ヒューズF2が切断された状態において、ビットD2がハイレベルに保持される。このハイレベルのデータを、例えば、論理1となる。ヒューズ回路202において、制御データDATのビット数に応じて、上述したヒューズ回路、インバータ及びnMOSトランジスタからなる部分回路の数が設定される。そして、デバイス200を構成するpMOSトランジスタ及びnMOSトランジスタの駆動能力に応じて、複数のヒューズのうち、所定のヒューズを切断することによって、トランジスタの駆動能力に対応した所望のビット数を持つ制御データDATを出力することができる。図13は、デバイス200を構成するpMOSトランジスタとnMOSトランジスタの駆動能力に応じたデバイス200の駆動能力の区分、及びそれぞれの駆動能力に応じてデバイスに供給する電源電圧Vddのレベルを示す図である。図13において、Weakは、デバイス200を構成するpMOSトランジスタ及びnMOSトランジスタがともに駆動能力が弱い状態を示し、Typicalは、pMOSトランジスタ及びnMOSトランジスタがともに標準的な駆動能力を持つことを示し、さらに、Strongは、pMOSトランジスタ及びnMOSトランジスタがともに駆動能力が強い状態を示す。それ以外の部分において、符号NとPはそれぞれnMOSトランジスタとpMOSトランジスタを示し、またWはWeak、SはStrong、TはTypicalをそれぞれ示している。即ち、NWPSは、nMOSトランジスタの駆動能力が弱く、pMOSトランジスタの駆動能力が強いことを意味する。図13において、nMOSトランジスタ及びpMOSトランジスタの駆動能力をWeak,Typical及びStrongの3段階に分けることによって、nMOSトランジスタとpMOSトランジスタによって形成された回路の駆動能力を9つの状態に分けることができる。これらの条件は、プロセス条件により左右される。図13に示すように、それぞれの状態において、デバイス200に供給する電源電圧Vddのレベルが異なる。図13の例では、9つの状態に対して、5つのレベルの電源電圧Vddが必要となる。例えば、Weak状態において、電源電圧Vdd=1.2Vに設定され、Typical状態において、電源電圧Vdd=1.05Vに設定され、Strong状態において、電源電圧Vdd=0.85Vに設定される。5種類の異なるレベルの電源電圧を電圧レギュレータ100に指示するため、3ビットの制御データDATが必要である。ここで、例えば、制御データDATが3ビットのデータD2、D1とD0によって構成されるとすると、デバイス200の製造プロセスが終了したあと、テスト回路によって測定を行い、測定の結果に従ってデバイス200を構成するpMOSトランジスタ及びnMOSトランジスタの駆動能力を推定でき、図13に示すプロセス条件におけるデバイス200の状態を確定できる。そして、デバイス200の状態に応じてヒューズ回路202に対してプログラミングを行う結果、それぞれのヒューズが所望の状態に設定されるので、ヒューズ回路202によってデバイス200の状態に応じた制御データDATが出力される。電圧レギュレータ100は、制御データDAT及びデバイスの動作状態を示す制御信号SCに応じて、予め設定された最適値に従ってデバイス200に供給する電源電圧Vdd1,Vdd2及びVdd3のレベルを制御する。図14と図15は、それぞれ動作時ActiveMode及び待機時SleepModeにデバイス200のプロセス条件に応じて設定される制御データDATの各ビットの値及び当該制御データに応じて電圧レギュレータ100によって生成される電源電圧Vdd1,Vdd2及びVdd3の電圧レベルを示している。図示のように、デバイス200の駆動能力に応じて当該デバイスの属するプロセス条件が推定され、それに応じてヒューズ回路202に対してプログラミングを行う結果、制御データDATの各ビットD2,D1,D0がそれぞれ設定される。当該制御データDAT及び状態制御信号SCに応じて、電圧レギュレータ100は、動作時及び待機時にそれぞれ異なるレベルの電源電圧を生成し、デバイス200に供給する。図16は、動作時に電圧レギュレータ100によって生成された電源電圧Vdd1,Vdd2、Vdd3及びそれぞれの電源電圧の供給先を示す回路図である。ここで、例えば、デバイス200を構成するトランジスタが、プロセス条件においてWeakコーナーにあるとすると、図示のように、動作時に電圧レギュレータ100によって生成される電源電圧Vdd1,Vdd2及びVdd3は1.2Vである。電源電圧Vdd1はデバイス200においてスイッチング回路20を構成するpMOSトランジスタMP0のソースとチャネル領域にそれぞれ印加され、電源電圧Vdd2は制御回路30に供給され、また、電源電圧Vdd3は他の制御回路に供給される。これによって、動作時にスイッチング回路20がオンするので、駆動電流IDが論理回路10に供給される。図17は、待機時に電圧レギュレータ100によって生成された電源電圧Vdd1,Vdd2、Vdd3及びそれぞれの電源電圧の供給先を示す回路図である。デバイス200がプロセス条件のWeakコーナーにある場合、待機時に電圧レギュレータ100によって生成される電源電圧Vdd1は0.7V、電源電圧Vdd2は1.2Vであり、電源電圧Vdd3は0.7Vである。これに応じて待機時にスイッチング回路20を構成するpMOSトランジスタMP0がスーパーカットオフ状態にあり、論理回路10のリーク電流の発生が抑制される。一方、制御回路30に1.0Vの電源電圧Vdd2が供給されるので、制御回路30が動作状態にあり、例えばデバイス200の動作状態が変化する場合、それに応じて制御信号SCを生成し電圧レギュレータ100に出力する。上述したように、本実施形態の半導体集積回路においては、デバイス200にヒューズ回路202を設けて、検査によってデバイス200のプロセス条件が決められ、それに応じたプログラミングによってヒューズ回路202のヒューズを適宜切断することによって、デバイス200のプロセス条件に応じた制御データDATが電圧レギュレータ100に出力される。電圧レギュレータ100は、制御データDAT及びデバイス200の動作状態を示す制御信号SCに応じて、予め設定された各状態での最適値に従って電源電圧Vdd1,Vdd2、Vdd3を生成し、デバイス200に供給するので、デバイスを構成する回路素子のプロセス条件に対応して最適な電源電圧を供給でき、製造工程のバラツキによる影響を低減できる。"