複数の電源分離回路と、前記複数の電源分離回路と第1電源との接続を制御する複数の電源スイッチ群と、スイッチング素子とを具備し、前記複数の電源スイッチ群のそれぞれは、前記第1電源と複数の電源供給端子との間の接続を制御する複数の電源スイッチを備え、前記複数の電源分離回路のそれぞれは、前記複数の電源供給端子の各々に対応して接続される複数の内部回路を備え、前記スイッチング素子は、通常動作モードにおいて、前記複数の電源供給端子のそれぞれの間を短絡し、テストモードにおいて、前記複数の電源供給端子のそれぞれの間を分離し、前記複数の電源供給端子における電圧は、複数のモニタ端子に監視可能に出力される半導体集積回路。請求項1に記載の半導体集積回路において、通常動作モードにおいて、前記複数の電源供給端子と第2電源とを分離し、テストモードにおいて、前記複数の電源供給端子と前記第2電源とを接続する制御素子を更に具備する半導体集積回路。請求項2に記載の半導体集積回路において、前記テストモードは、ショート故障テストモードを有し、ショート故障テストモードにおいて、前記複数の電源スイッチは前記第1電源と前記複数の電源供給端子との間を分離する半導体集積回路。請求項2又は3に記載の半導体集積回路において、前記テストモードは、オープン故障テストモードを有し、オープン故障テストモードにおいて、前記複数の電源スイッチは前記第1電源と前記複数の電源供給端子との間を接続する半導体集積回路。請求項2から4のいずれか1項に記載の半導体集積回路において、前記複数の内部回路は、前記複数の電源供給端子と第2電源との間に接続され、前記複数の電源供給端子から供給される電源電圧に応じた電源電流によって動作する半導体集積回路。請求項1から5のいずれか1項に記載の半導体集積回路において、前記複数の電源スイッチは、前記第1電源と前記複数の電源供給端子との間においてソース端子及びドレイン端子が並列接続され、共通の電源制御信号がそれぞれのゲート端子に供給される複数のトランジスタを備える半導体集積回路。複数の電源スイッチを介して第1電源に接続される複数の電源供給端子のそれぞれを、通常動作モードにおいて接続するステップと、テストモードにおいて、前記複数の電源供給端子のそれぞれを分離するステップと、前記複数の電源供給端子のそれぞれから複数の内部回路に供給される電源電圧の大きさに応じて前記複数の電源スイッチのそれぞれの故障の有無を判定するステップとを具備する故障検出方法。請求項7に記載の故障検出方法において通常動作モードにおいて、前記複数の電源供給端子と第2電源とを分離するステップと、テストモードにおいて、前記複数の電源供給端子と前記第2電源とを接続するステップとを更に具備する故障検出方法。請求項8に記載の故障検出方法において、前記テストモードは、ショート故障テストモードを有し、ショート故障テストモードにおいて、前記複数の電源スイッチが前記第1電源と前記複数の電源供給端子との間を分離するステップを更に具備し、前記判定するステップは、前記電源電圧の大きさが、閾値に対し前記第1電源から供給される第1電源電圧側である電源供給端子に接続された電源スイッチが故障しているものと判定するステップを備える故障検出方法。請求項8又は9に記載の故障検出方法において、前記テストモードは、オープン故障テストモードを有し、オープン故障テストモードにおいて、前記複数の電源スイッチが、前記第1電源と前記複数の電源供給端子との間を接続するステップを更に具備し、前記判定するステップは、前記電源電圧の大きさが、閾値に対し前記第2電源から供給される第2電源電圧側である電源供給端子に接続された電源スイッチが故障しているものと判定するステップを備える故障検出方法。最近、製造プロセスが微細化してきたことで20MGates以上の製品が主流となり、電源分離回路のゲート規模も増大している。これに伴い、一の電源分離回路への電源供給を制御する電源スイッチの数は増大し、電源スイッチが製造不良となる確率が高まってきている。このため、不良電源スイッチを特定する技術が求められている。一方、複数の内部回路のリーク電流を内部回路毎に検出し、不良のある内部回路を特定する技術が、特開平9-101347に記載されている特許文献1参照。図1は、特許文献1に記載の半導体装置201の構成を示す図である。図1を参照して、特許文献1に記載半導体装置は、内部回路a1~a5、スイッチS1~S5、基準電流発生回路111、出力回路112及びリーク電流取出回路113を含む。複数の内部回路a1~a5に対応して複数のスイッチS1~S5が設けられているため、リーク電流の検出を希望する内部回路に対応するスイッチのみをオンにすることができる。このため、リーク電流の検出を希望する内部回路におけるリーク電流IL1のみを取出すことができる。このリーク電流IL1に応じた電流IL2と基準電流発生回路111からの基準電流IR2とを比較ノードNCにおいて、比較し、その比較結果を、出力回路112を介してリーク電流の検出結果としてテスタ202に出力する。テスタ202は、本来起こるべきリーク電流値異常と判断されないリーク電流値とリーク電流の検出結果とを比較することで、どの内部回路a1~a5が異常なリーク電流を有しているかを判明することができる。このように、特許文献1では、内部回路への電源供給を制御する電源スイッチを利用して、内部回路におけるリーク電流異常を検出することができる。しかし、特許文献1に記載の技術では、検出したリーク電流異常が内部回路によるものなのか、電源スイッチによるものかを判別することができない。又、上述のように、内部回路に対する複数の電源スイッチが設けられている場合、当該複数の電源スイッチのうちどの電源スイッチに異常があるのかを特定することはできない。上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、[特許請求の範囲]の記載と[発明を実施するための形態]の記載との対応関係を明らかにするために、[発明を実施するための形態]で使用される番号符号が付加されている。ただし、付加された番号符号は、[特許請求の範囲]に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。本発明による半導体集積回路10は、複数の電源分離回路11、12と、複数の電源分離回路11、12と第1電源101との接続を制御する複数の電源スイッチ群21、22と、スイッチング素子131~134とを具備する。複数の電源スイッチ群21、22のそれぞれは、第1電源101と複数の電源供給端子例えば103~105との間の接続を制御する複数の電源スイッチ例えば120~122を備える。複数の電源分離回路11、12のそれぞれは、複数の電源供給端子例えば103~105の各々に対応して接続される複数の内部回路例えば140~142を備える。スイッチング素子例えば131、132は、通常動作モードにおいて、複数の電源供給端子103~105のそれぞれの間を短絡し、テストモードにおいて、複数の電源供給端子103~105のそれぞれの間を分離する。複数の電源供給端子例えば103~105における電圧VSDは、複数のモニタ端子161~163に監視可能に出力される。通常動作モードにおいて、電源分離回路に対して電源供給を行う電源供給端子をテストモードにおいて分離し、電源供給端子毎の電圧を監視することで、電源スイッチの故障の有無を個別に判定することが可能となる。又、本発明による故障検出方法は、複数の電源スイッチ120~122を介して第1電源101に接続される複数の電源供給端子103~105のそれぞれを、通常動作モードにおいて接続するステップと、テストモードにおいて、複数の電源供給端子103~105のそれぞれを分離するステップと、複数の電源供給端子103~105のそれぞれから複数の内部回路140~142に供給される電源電圧VSDの大きさに応じて複数の電源スイッチ120~122のそれぞれの故障の有無を判定するステップとを具備する。本発明では、電源供給端子を分離して電源スイッチの故障の有無を個別に判定するため、少ないテストパタンで不良スイッチの特定が可能となる。本発明によれば、電源分離回路への電源供給を制御する複数の電源スイッチから、不良スイッチを特定することができる。又、複数の電源スイッチにおける不良スイッチを特定するために利用するテストパタンの数を低減することができる。以下、添付図面を参照しながら本発明の実施の形態を説明する。図面において同一、又は類似の参照符号は、同一、類似、又は等価な構成要素を示している。構成図2を参照して、本発明による半導体集積回路10の構成を説明する。図2は、本発明による電源分離機能及び電源分離回路を備える半導体装置の構成の一例を示す図である。本発明による半導体集積回路10は、電源分離回路11、12、電源スイッチ群21、22、制御素子180~185、スイッチング素子131~134を具備する。電源分離回路11、12の各々は、電源スイッチ群21、22の各々に対応して接続され、内部回路140~142、143~145を備える。電源スイッチ群21は、電源分離回路11における内部回路140~142の各々への電源供給を制御する電源スイッチ120~122を備える。電源スイッチ群22は、電源分離回路12における内部回路143~145の各々への電源供給を制御する電源スイッチ123~125を備える。電源スイッチ120~125は、MOSトランジスタによって構成されることが好適である。図2に示す一例では、PMOSトランジスタが電源スイッチ120~125として設けられる。電源スイッチ120~122は、電源制御信号線151から供給される電源制御信号に応じて第1電源101電源電圧VCCと内部回路140~142との接続を制御する。詳細には、電源スイッチ120~122の各々のゲート端子は電源制御信号線151に接続され、ソース端子は第1電源101VCCに接続され、ドレイン端子は対応する電源供給端子ノード103~105の各々を介して内部回路140~142の各々に接続される。電源スイッチ120~122の各々は、電源制御信号線151からゲート端子に供給される電源制御信号に応じてオンオフが制御されることで、第1電源101VCCと内部回路140~142の各々との接続を制御する。電源スイッチ123~125も同様に、電源制御信号線152から供給される電源制御信号に応じて第1電源101VCCと内部回路143~145との接続を制御する。詳細には、電源スイッチ123~125の各々のゲート端子は電源制御信号線152に接続され、ソース端子は第1電源101VCCに接続され、ドレイン端子は対応する電源供給端子ノード106~108の各々を介して内部回路143~145の各々に接続される。電源スイッチ123~125の各々は、電源制御信号線152からゲート端子に供給される電源制御信号に応じてオンオフが制御されることで、第1電源101VCCと内部回路143~145の各々との接続を制御する。内部回路140~145の各々は、電源供給端子であるノード103~108の各々と第2電源例えばGNDとの間に接続され、ノード103~108から供給される電源電圧VSDに応じた電源電流によって動作する。制御素子180~185の各々は、VSD制御信号線170から供給されるVSD制御信号に応じてノード103~108の電位を設定する。制御素子180~185の各々は、VSD制御信号に応じてノード103~108と第2電源102との接続を制御するMOSトランジスタが好適である。図2に示す一例では、NMOSトランジスタが制御素子180~185として設けられる。詳細には、制御素子180~185の各々のゲート端子は電源制御信号線151が接続され、ソース端子は第2電源102GNDに接続され、ドレイン端子は対応するノード103~108の各々に接続される。制御素子180~185の各々は、VSD制御信号線170からゲート端子に供給されるVSD制御信号に応じてオンオフが制御されることで、第2電源102GNDとノード103~108の各々との接続を制御する。スイッチング素子131、132は、分離領域分断信号線150から供給される分離領域分断信号に応じてノード103、104、105の接続を制御する。詳細には、スイッチング素子131は、分離領域分断信号線150から供給される分離領域分断信号に応じてノード103とノード104との接続を制御する。スイッチング素子132は、分離領域分断信号線150から供給される分離領域分断信号に応じてノード104とノード105との接続を制御する。レイアウトフェーズにおいて、複数の電源スイッチ120~122は、セル配置の障害とならないよう、電源分離領域内に均等に配置される。しかし、自動レイアウトツールによって電源分離回路11を構成するセルの配置の混雑度に粗密が生じるため、電源スイッチ120~122のそれぞれが供給する電源電流量には差異が発生する。このため、本発明では、通常動作モード時、スイッチング素子131、132によって電源供給端子であるノード103~105が接続される。電源供給端子ノード103~105にて電源スイッチ120~122が短絡されることで、電源分離回路11が動作するのに必要な電源電流量を供給することが可能となる。又、通常動作モード時、電源分離回路11への電源電圧VSDの供給は、第1電源101VCCと電源分離回路11との間に並列接続された複数の電源スイッチ120~122電源スイッチ群21によって制御されることとなる。電源分離回路11に対して、並列接続された複数の電源スイッチを介して電源電圧が供給されるため、電源スイッチ1つ当たりのインピーダンスが小さくなる。一方、テストモードにおいて、スイッチング素子131、132はノード103~105のそれぞれを分離する。これにより、電源分離回路11は、複数の電源スイッチ120~122に対応する複数の内部回路140~142に分離されるとともに、内部回路140~142への電源供給が、対応する電源スイッチ120~122によって制御されることとなる。このため、テストモードでは、電源分離回路11を電源スイッチ毎の内部回路に分離して電源供給が制御可能となるため、電源スイッチ毎の切り分け試験が可能となる。同様に、スイッチング素子133、134は、分離領域分断信号線150から供給される分離領域分断信号に応じてノード106、107、108の接続を制御する。詳細には、スイッチング素子133は、分離領域分断信号線150から供給される分離領域分断信号に応じてノード106とノード107との接続を制御する。スイッチング素子134は、分離領域分断信号線150から供給される分離領域分断信号に応じてノード107とノード108との接続を制御する。又、通常動作モード時、スイッチング素子133、134はノード106~108を接続する。これにより、第1電源101VCCと電源分離回路12との間に並列接続された複数の電源スイッチ123~125電源スイッチ群22によって、電源分離回路12への電源電圧の供給が制御されることとなる。一方、テストモード時、スイッチング素子133、134はノード106~108のそれぞれを分離する。これにより、電源分離回路12は、複数の電源スイッチ123~125に対応する複数の内部回路143~145に分離されるとともに、内部回路143~145への電源供給が、対応する電源スイッチ123~125によって制御されることとなる。このため、テストモードでは、電源分離回路12を電源スイッチ毎の内部回路に分離して電源供給が制御可能となるため、電源スイッチ毎の切り分け試験が可能となる。尚、スイッチング素子131~134は、MOSトランジスタによって構成されることが好適である。図2に示す一例では、PMOSトランジスタがスイッチング素子131~134として設けられ、ゲート端子に供給された分離領域分断信号に応じてドレイン端子ソース端子に接続されたノード間の接続を制御する。電源電圧VSDを供給するノード103~108の各々には、モニタ端子161~166の各々が対応して接続される。図視しないテスタは、モニタ端子161~166を介してノード103~108の電位、すなわち内部回路140~145に供給される電源電圧VSDの値を監視する。動作次に、図2を参照して、本発明による半導体集積回路10の通常動作及びテスト動作を説明する。以下では、電源スイッチ120~125、スイッチング素子131~134としてPMOSトランジスタが使用され、制御素子180~185としてNMOSトランジスタが使用されているものとして説明する。1.通常動作先ず、本発明による半導体集積回路10の通常動作を説明する。ここでは、電源スイッチ120~125のいずれにも故障がない場合の通常動作を説明する。通常動作モードでは、分離領域分断信号線150及びVSD制御信号線170にローレベルの信号が入力される。スイッチング素子131~132は、ゲートに供給されたローレベルの分離領域分断信号に応じてオン状態となり、ドレインとソース間は低抵抗となり、ノード103とノード104、ノード104とノード105の間を短絡する。又、制御素子180~182は、ゲートに供給されたローレベルのVSD制御信号に応じてオフ状態となり、ドレインとソース間は高抵抗となり、ノード103~ノード105と第2電源102GNDとの間を切り離すオープンとする。同様に、スイッチング素子133~134はローレベルの分離領域分断信号に応じてオン状態となり、ノード106とノード107、ノード107とノード108の間を短絡する。又、制御素子183~185は、ローレベルのVSD制御信号に応じてオフ状態となり、ノード106~ノード108と第2電源102GNDとの間を切り離すオープンとする。この状態において、内部回路140~142電源分離回路11を動作させる場合、電源制御信号線151にローレベルの信号が入力される。この場合、電源スイッチ120~122は、ゲートに供給されたローレベルの電源制御信号に応じてオン状態となり、ドレインとソース間は低抵抗となり、第1電源101VCCとノード103~105を短絡する。内部回路140~142への電源電流は、第1電源101から供給された電源電圧VCCに応じたノード103~105における電位電源電圧VSDによって決まる。一方、消費電力低減のため、電源分離回路11から電源を切り離す場合電源分離回路11への電源供給を断つ場合、電源制御信号線151にハイレベルの信号が入力される。この場合、電源スイッチ120~122は、ゲートに供給されたハイレベルの電源制御信号に応じてオフ状態となり、ドレインとソース間は高抵抗となり、第1電源101VCCとノード103~105とが分離するオープンとする。電源スイッチ120~122がオフとなってから所定の期間経過後、内部回路140~142電源分離回路11への電源電流の供給は停止する。同様に、内部回路143~145電源分離回路12を動作させる場合は、電源制御信号線152にローレベルの信号が入力され、内部回路143~145への電源電流は、第1電源101から供給された電源電圧VCCに応じたノード106~108における電位電源電圧VSDによって決まる。又、電源分離回路12を電源から切り離す場合、電源制御信号線152にローレベルの信号が入力され、第1電源101VCCとノード106~108とが分離しオープンとなり、内部回路143~145電源分離回路12への電源電流の供給は停止する。以上のように、本発明では、通常動作モードにおいて、電源分離回路11、12に対応する電源供給用端子ノード103~105、ノード106~108をスイッチング素子131~134で短絡することで、電源分離回路11内部回路140~142及び電源分離回路12内部回路143~145が動作するのに必要な電源電流の供給が可能となる。又、通常動作モードにおいて、それぞれが複数の電源スイッチを有する電源スイッチ群21、22によって電源分離回路11、12の電源分離を制御することができる。電源スイッチ群21、22のそれぞれでは、複数の電源スイッチが第1電源101と電源分離回路との間に並列接続されているため、電源供給時における1つ当たりのインピーダンスは小さくなる。2.ショート故障検出テスト次に、電源スイッチのショート故障を検出するためのテスト動作を説明する。ここでは、故障により電源スイッチ122のドレイン-ソース間が短絡しているものとする。テストモードでは、分離領域分断信号線150にハイレベルの信号が入力される。スイッチング素子131~132は、ゲートに供給されたハイレベルの分離領域分断信号に応じてオフ状態となり、ドレインとソース間は高抵抗となり、ノード103とノード104、ノード104とノード105の間を分離する。電源スイッチ群21に対するショート故障テストモードでは、電源制御信号線151にハイレベルの電源制御信号が入力される。この場合、問題のない電源スイッチ120、121は、ゲートに供給されたハイレベルの電源制御信号に応じてオフ状態となり、ドレインとソース間は高抵抗となり、第1電源101VCCとノード103、104を分離する。しかし、故障している電源スイッチ122は短絡状態となっているため、第1電源101VCCとノード105は短絡状態となる。次に、VSD制御信号線170にハイレベルの信号が入力される。制御素子180~182は、ゲートに供給されたハイレベルのVSD制御信号に応じてオン状態となり、ドレインとソース間は低抵抗となり、ノード103~ノード105と第2電源102GNDとの間を短絡する。これにより、ノード103、104の電圧VSDは第2電源102の電位GNDレベルに遷移するが、ノード105は第1電源101VCCと短絡された状態であるため、ノード105の電圧VSDはGNDレベルまで降下せず、電源スイッチ122と制御素子182のオン抵抗等によって決まる中間電位に遷移する。続いて、図示しないテスタによってモニタ端子161~163の電圧VSDを測定し、電源スイッチ120~122がショート故障しているかの判定が行われる。詳細には、図示しないテスタは、モニタ端子161~163の電圧VSDが所定の電圧レベル以下閾値に対して第2電源電圧側か否かに応じてショート故障の判定を行う。ここでは、ノード103、104に接続されたモニタ端子161、162の電圧VSDが所定の閾値以下のGNDレベル閾値に対して第2電源電圧側であるため、電源スイッチ120、121は異常なしショート故障なしと判定される。一方、ノード105に接続されたモニタ端子163の電圧VSDは、閾値よりも大きい電圧であるため、電源スイッチ122は異常有りショート故障有りと判定される。電源スイッチ123~125についても同様の手順でショート故障のテストが行われる。スイッチング素子133~134は、ゲートに供給されたハイレベルの分離領域分断信号に応じてオフ状態となり、ドレインとソース間は高抵抗となり、ノード106とノード107、ノード107とノード106の間を分離する。電源スイッチ群22に対するショート故障テストモードでは、電源制御信号線152にハイレベルの電源制御信号が入力される。この場合、問題のない電源スイッチ123~125は、ゲートに供給されたハイレベルの分離領域分断信号に応じてオフ状態となり、ドレインとソース間は高抵抗となり、第1電源101VCCとノード106~108を分離する。次に、VSD制御信号線170にハイレベルの信号が入力される。制御素子183~185は、ゲートに供給されたハイレベルのVSD制御信号に応じてオン状態となり、ドレインとソース間は低抵抗となり、ノード106~ノード108と第2電源102GNDとの間を短絡する。これにより、ノード106~108の電圧VSDはGNDレベルに遷移する。続いて、図示しないテスタによってモニタ端子164~166の電圧VSDを測定し、電源スイッチ123~125がショート故障しているか判断を行う。ここでは、ノード106~108に接続されたモニタ端子164~166の電圧VSDが所定の閾値以下のGNDレベルであるため、電源スイッチ123~125は異常なしショート故障なしと判定される。以上のように、本発明では、テストモードにおいて複数の電源スイッチ120~125同士の接続を、内部回路への電源供給端子ノード103~108において分離する。そして、電源スイッチ120~125をオフ状態にするとともに、ノード103~108を第2電源GNDに接続し、ノード103~108の電圧VSDが所定の閾値以下か否かをモニタする。ショート故障テストモードの場合、図示しないテスタは、電圧VSDが所定の閾値を越えるノード閾値に対して第1電源電圧側の電圧値のノードに接続した電源スイッチをショート故障として判定する。このように、本発明によれば、電源分離回路への電源供給を制御する複数の電源スイッチから、ショート故障した電源スイッチを特定することができる。3.オープン故障検出テスト次に、電源スイッチのオープン故障を検出するためのテスト動作を説明する。ここでは、故障により電源スイッチ122のドレイン-ソース間がオープン状態となっているものとする。テストモードでは、分離領域分断信号線150にハイレベルの信号が入力される。スイッチング素子131~132は、ゲートに供給されたハイレベルの分離領域分断信号に応じてオフ状態となり、ドレインとソース間は高抵抗となり、ノード103とノード104、ノード104とノード105の間を分離する。電源スイッチ群21に対するオープン故障テストモードでは、電源制御信号線151にローレベルの電源制御信号が入力される。この場合、問題のない電源スイッチ120、121は、ゲートに供給されたローレベルの電源制御信号に応じてオン状態となり、ドレインとソース間は低抵抗となり、第1電源101VCCとノード103、104を接続する。しかし、故障している電源スイッチ122は開放状態となっているため、第1電源101VCCとノード105は分離されたままとなる。次に、VSD制御信号線170にハイレベルの信号が入力される。制御素子180~182は、ゲートに供給されたハイレベルのVSD制御信号に応じてオン状態となり、ドレインとソース間は低抵抗となり、ノード103~ノード105と第2電源102GNDとの間を短絡する。ノード103、104は第1電源101VCCと短絡された状態であるため、ノード103、104の電圧VSDはGNDレベルまで降下せず、電源スイッチ120、121と制御素子180、181のオン抵抗等によって決まる中間電位に遷移する。一方、ノード105の電圧VSDは、第1電源101VCCと分離しているため、第2電源102の電位GNDレベルに遷移する。続いて、図示しないテスタによってモニタ端子161~163の電圧VSDを測定し、電源スイッチ120~122がオープン故障しているかの判定が行われる。詳細には、図示しないテスタは、モニタ端子161~163の電圧VSDが所定の電圧レベル以下閾値に対して第2電源電圧側か否かに応じてオープン故障の判定を行う。ここでは、ノード103、104に接続されたモニタ端子161、162の電圧VSDが所定の閾値より大きい電圧閾値に対して第1電源電圧側であるため、電源スイッチ120、121は異常なしオープン故障なしと判定される。一方、ノード105に接続されたモニタ端子163の電圧VSDは、閾値以下閾値に対して第2電源電圧側、例えばGNDレベルであるため、電源スイッチ122は異常有りオープン故障有りと判定される。電源スイッチ123~125についても同様の手順でオープン故障のテストが行われる。スイッチング素子133~134は、ゲートに供給されたハイレベルの分離領域分断信号に応じてオフ状態となり、ドレインとソース間は高抵抗となり、ノード106とノード107、ノード107とノード106の間を分離する。電源スイッチ群22に対するオープン故障テストモードでは、電源制御信号線152にローレベルの電源制御信号が入力される。この場合、問題のない電源スイッチ123~125は、ゲートに供給されたローレベルの分離領域分断信号に応じてオン状態となり、ドレインとソース間は低抵抗となり、第1電源101VCCとノード106~108を接続する。次に、VSD制御信号線170にハイレベルの信号が入力される。制御素子183~185は、ゲートに供給されたハイレベルのVSD制御信号に応じてオン状態となり、ドレインとソース間は低抵抗となり、ノード106~ノード108と第2電源102GNDとの間を短絡する。これにより、ノード106~108の電圧VSDはGNDレベルに遷移する。続いて、図示しないテスタによってモニタ端子164~166の電圧VSDを測定し、電源スイッチ123~125がオープン故障しているか判断を行う。ここでは、ノード106~108に接続されたモニタ端子164~166の電圧VSDが所定の閾値を越える電圧を示すため、電源スイッチ123~125は異常なしオープン故障なしと判定される。以上のように、本発明では、テストモードにおいて複数の電源スイッチ120~125同士の接続を、内部回路への電源供給端子ノード103~108において分離する。そして、電源スイッチ120~125をオン状態にするとともに、ノード103~108を第2電源GNDに接続し、ノード103~108の電圧VSDが所定の閾値以下か否かをモニタする。オープン故障テストモードの場合、図示しないテスタは、電圧VSDが所定の閾値以下のノード閾値に対して第2電源電圧側の電圧のノードに接続した電源スイッチをオープン故障として判定する。このように、本発明によれば、電源分離回路への電源供給を制御する複数の電源スイッチから、オープン故障した電源スイッチを特定することができる。以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。テストモード時において、電源スイッチ120~125、制御素子180~185、スイッチング素子131~134のオンオフ制御の順番は、上述の一例に限らず、異なる順又は同時的にオンオフの切り替えが行われても良い。又、電源スイッチ群21、22、電源スイッチ120~125、スイッチング素子131~134、制御素子180~185、内部回路140~145、電源分離回路11、12、及び各信号線の数は、実施の形態に限定せず任意に設定できることは言うまでもない。近年、製造プロセスが微細化してきたことで20MGates以上の製品が主流となり、これに伴い電源分離回路のゲート規模も増大している。このため、電源スイッチの故障を特定するためのテストパタン数の増大が懸念される。しかし、本発明によれば、ショート故障、オープン故障に応じた信号レベルの電源制御信号および分離領域分断信号を入力する工程、次にVSD制御信号を入力する工程、電源電圧VSDを測定する工程によって、電源スイッチの故障を判断及び特定できる。このため、本発明では3又は4ステップの極めて少ないテストパタンにて、電源スイッチの故障をテストすることが可能となる。