基板上に第1膜と第2膜とを交互に積層して第1積層体を形成する工程と、前記第1積層体上に第3膜と第4膜とを交互に積層して第2積層体を形成する工程と、前記第1膜のエッチング速度よりも前記第3膜のエッチング速度の方が低くなる条件でエッチングを施すことにより、前記第2積層体及び前記第1積層体を貫く貫通ホールを形成する工程と、前記貫通ホールの内面上に電荷蓄積膜を形成する工程と、前記貫通ホール内に半導体部材を形成する工程と、を備え、前記第1膜と前記第2膜とを相互に異なる材料によって形成し、前記第3膜と前記第4膜とを相互に異なる材料によって形成し、前記第1膜と前記第3膜とを相互に異なる材料によって形成することを特徴とする半導体記憶装置の製造方法。前記第1膜及び前記第3膜からなるグループ、及び前記第2膜及び前記第4膜からなるグループのうち、一方のグループに属する膜は導電性とし、他方のグループに属する膜は絶縁性とすることを特徴とする請求項1記載の半導体記憶装置の製造方法。前記第2膜と前記第4膜とを相互に同じ材料によって形成することを特徴とする請求項1または2に記載の半導体記憶装置の製造方法。前記第1膜を不純物が導入されていないシリコンによって形成し、前記第3膜をシリコン酸化物によって形成し、前記第2膜及び前記第4膜をボロンが導入されたシリコンによって形成することを特徴とする請求項3記載の半導体記憶装置の製造方法。前記第1膜をシリコン窒化物によって形成し、前記第3膜を不純物が導入されていないシリコンによって形成し、前記第2膜及び前記第4膜をシリコン酸化物によって形成することを特徴とする請求項3記載の半導体記憶装置の製造方法。本発明の目的は、高集積化を図ることができる半導体記憶装置の製造方法を提供することである。実施形態に係る半導体記憶装置の製造方法は、基板上に第1膜と第2膜とを交互に積層して第1積層体を形成する工程と、前記第1積層体上に第3膜と第4膜とを交互に積層して第2積層体を形成する工程と、前記第1膜のエッチング速度よりも前記第3膜のエッチング速度の方が低くなる条件でエッチングを施すことにより、前記第2積層体及び前記第1積層体を貫く貫通ホールを形成する工程と、前記貫通ホールの内面上に電荷蓄積膜を形成する工程と、前記貫通ホール内に半導体部材を形成する工程と、を備える。そして、前記第1膜と前記第2膜とを相互に異なる材料によって形成し、前記第3膜と前記第4膜とを相互に異なる材料によって形成し、前記第1膜と前記第3膜とを相互に異なる材料によって形成する。以下、図面を参照しつつ、本発明の実施形態について説明する。先ず、第1の実施形態について説明する。図1及び図2は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。なお、図1及び図2においては、図示の便宜上、各膜の積層数は実際よりも少なく描かれている。後述する他の図においても同様である。本実施形態は、集積回路装置の製造方法であり、特に、半導体記憶装置の製造方法であり、特に、積層型の不揮発性半導体記憶装置の製造方法である。本実施形態においては、積層型の不揮発性半導体記憶装置の製造方法のうち、積層体の形成工程及び貫通ホールの形成工程を中心に説明する。先ず、図1に示すように、例えば単結晶のシリコンSiからなるシリコン基板101を用意する。そして、シリコン基板101上に、シリコン酸化物SiO2からなるシリコン酸化膜102を形成する。次に、ボロンBを導入したポリシリコンからなるボロンドープドポリシリコン膜103と、不純物を導入していないポリシリコンからなるノンドープドポリシリコン膜104とを、交互に積層する。例えば、各膜の厚さは40nmとし、合計で20層形成する。これにより、シリコン酸化膜102上に、ボロンドープドポリシリコン膜103及びノンドープドポリシリコン膜104が交互に積層された積層体105が形成される。次に、ボロンドープドポリシリコン膜106と、シリコン酸化膜107とを、交互に積層する。シリコン酸化膜107は、TEOStetraethoxysilane:Si4を原料としたCVDchemicalvapordeposition:化学気相成長法によって堆積させる。例えば、各膜の厚さは40nmとし、合計で20層形成する。これにより、積層体105上に、ボロンドープドポリシリコン膜106及びシリコン酸化膜107が交互に積層された積層体108が形成される。その後、積層体108上に、例えばシリコン酸化物からなるハードマスク膜109を形成し、その上に、レジストパターン図示せずを形成する。次に、図2に示すように、シリコン基板101上に積層体105及び108が形成され、その上にハードマスク膜109図1参照及びレジストパターンが形成された処理基板を、処理装置の真空反応室に装入する。そして、ハードマスク膜109を加工し、ハードマスクパターン109aを形成する。次に、真空反応室内に反応ガスを導入し、放電プラズマを発生させることにより、反応性イオン又は活性種ラジカルを処理基板に衝突させる。これにより、ハードマスクパターン109aをマスクとして、積層体108、積層体105、シリコン酸化膜102に対してエッチングを施す。このとき、このエッチングは、ノンドープドポリシリコン膜104のエッチング速度よりも、シリコン酸化膜107のエッチング速度の方が低くなる条件で行う。エッチングの条件には、エッチングガスの種類、圧力及びRFパワー等があるが、例えば、エッチングガスとしてハロゲン系ガス及びフロロカーボン系ガスを用いてエッチングを行う。これにより、積層体108、積層体105及びシリコン酸化膜102が選択的に除去されて、これらを貫く貫通ホール110が形成される。次に、貫通ホール110の内面上に、ブロック絶縁膜、電荷蓄積膜及びトンネル絶縁膜いずれも図示せずを形成する。次に、貫通ホール110の内部に不純物を導入したポリシリコンを埋め込んで、半導体部材を設ける。これにより、積層型の半導体記憶装置が製造される。この半導体記憶装置においては、ボロンドープドポリシリコン膜103及び106はゲート電極として機能する。そして、半導体部材とゲート電極との交差部分毎に、メモリセルトランジスタが形成される。この場合、積層体105のノンドープドポリシリコン膜104及び積層体108のシリコン酸化膜107はそのまま残留させて電極間絶縁膜としてもよく、これらの膜を除去した後、絶縁材料によって埋め戻して、この埋め戻した絶縁材料からなる膜を電極間絶縁膜としてもよい。又は、ボロンドープドポリシリコン膜103及び108を除去して導電材料によって埋め戻し、この埋め戻した導電材料からなる膜をゲート電極としてもよい。次に、本実施形態の作用効果について説明する。本実施形態においては、図1に示す工程において、シリコン基板101上に積層体105を形成し、その上に積層体108を形成している。すなわち、積層体を2段構成としている。そして、図2に示す工程において、ノンドープドポリシリコン膜104のエッチング速度よりもシリコン酸化膜107のエッチング速度の方が低くなる条件でエッチング処理を施して、積層体108及び105に貫通ホール110を形成している。これにより、上段の積層体108に貫通ホール110を形成する際には、シリコン酸化膜107のエッチング速度が相対的に低いため、シリコン酸化膜107が横方向にエッチングされることが少なく、貫通ホール110を、各膜の積層方向上下方向に沿って真っ直ぐ形成することができる。また、下段の積層体105に貫通ホール110を形成する際には、ノンドープドポリシリコン膜104のエッチング速度は相対的に高いため、ハードマスクパターン109aの消耗を抑えつつ、貫通ホール110を効率よく形成することができる。このとき、上段の積層体108には十分に真っ直ぐな貫通ホール110が形成されており、下段の積層体105は上段の積層体108に形成された貫通ホール110を介してエッチングされるため、下段の積層体105においても、貫通ホール110を上下方向に沿って真っ直ぐ形成することができる。この結果、積層体105及び108の全体にわたって、真っ直ぐな貫通ホール110を形成することができる。このように、本実施形態によれば、貫通ホール110を真っ直ぐに形成することができる。これにより、貫通ホール110同士の接触を確実に防止しつつ、貫通ホール110間の距離の設計値を小さくすることができ、半導体記憶装置の高集積化を図ることができる。また、下段の積層体105においては、貫通ホール110を高いエッチング速度で形成することができる。このため、ハードマスクパターン109aの消耗を抑えることができる。これにより、図1に示す工程において、ハードマスク膜109を薄く形成することができ、ハードマスクパターン109aに微細なパターンを形成することができる。これによっても、半導体記憶装置の高集積化が容易になる。また、下段の積層体105において貫通ホール110を高いエッチング速度で形成することができるため、半導体記憶装置を効率よく製造することができる。貫通ホール110の直線性を確保するためには、貫通ホール110において最初にエッチングされる部分、すなわち、上段の積層体108に形成される部分において、横方向へのエッチングを抑え、貫通ホール110を真っ直ぐ形成することが必要である。このため、積層体105及び108の合計の厚さに対する積層体108の厚さの比は、20以上とすることが好ましい。一方、ハードマスクパターン109aを薄く形成し、また、半導体記憶装置の生産性を向上させるためには、貫通ホール110の下部において、エッチング速度を高くすることが必要である。このため、積層体105及び108の合計の厚さに対する積層体108の厚さの比は、80以下とすることが好ましく、60以下とすることがより好ましい。従って、上記比は20~80とすることが好ましく、20~60とすることがより好ましい。次に、第1の実施形態の比較例について説明する。先ず、第1の比較例について説明する。図3は、本比較例に係る半導体記憶装置の製造方法を例示する工程断面図である。図3に示すように、本比較例においては、シリコン酸化膜102上に、ボロンドープドシリコン膜203とノンドープドシリコン膜204とを交互に積層させて、積層体205を形成する。本比較例においては、2段ではなく1段の積層体を形成する。次に、積層体205に対してエッチングを施して、貫通ホール210を形成する。本比較例においては、ノンドープドシリコン膜204のエッチング速度はボロンドープドシリコン膜203のエッチング速度よりも高いため、貫通ホール210の形成に伴って、ノンドープドシリコン膜204が横方向にエッチングされてしまい、貫通ホール210の内面から後退してしまう。これにより、貫通ホール210の内面に凹部206が形成されてしまう。特に、積層体205の上部に形成されたノンドープシリコン膜204は、エッチングに曝されている時間が長いため、後退量が大きくなる。ノンドープドシリコン膜204が貫通ホール210の内面から後退すると、エッチングのために照射されたイオンが凹部206において乱反射されてしまい、以後のエッチングに影響を及ぼす。例えば、ノンドープドシリコン膜204の後退は、膜面に平行な全方向について均一に生じるとは限らず、膜面内で異方性を持つ場合が多い。そうすると、イオンの乱反射にも異方性が生じ、貫通ホール210に曲がり207が発生し、貫通ホール210が蛇行してしまう。また、貫通ホール210の側面の一領域にイオンが集中して照射されることにより、荒れ208が発生する場合もある。貫通ホール210が蛇行する場合、貫通ホール210同士の接触を確実に防止するために、貫通ホール210間の距離の設計値を大きくとる必要がある。このため、半導体記憶装置の高集積化が困難になる。また、貫通ホール210が蛇行すること、並びに、凹部206、曲がり207及び荒れ208等が発生することにより、メモリセルトランジスタの特性がばらついてしまい、半導体記憶装置の信頼性が低下してしまう。次に、第2の比較例について説明する。図4は、本比較例に係る半導体記憶装置の製造方法を例示する工程断面図である。図4に示すように、本比較例においては、シリコン酸化膜102上に、ボロンドープドシリコン膜213とシリコン酸化膜214とを交互に積層させて、積層体215を形成する。本比較例においても、前述の第1の比較例と同様に、2段ではなく1段の積層体を形成する。次に、積層体215に対してエッチングを施して、貫通ホール220を形成する。本比較例においては、シリコン酸化膜214のエッチング速度はボロンドープドシリコン膜213のエッチング速度よりも低いため、貫通ホール220の形成に伴って、シリコン酸化膜214が横方向にエッチングされることが少ない。このため、貫通ホール220の蛇行が少なく、側面の荒れも発生しにくい。しかしながら、本比較例においては、積層体215の厚さ方向全長にわたって、エッチング速度が低いシリコン酸化膜214が設けられているため、ハードマスクパターン109aの消耗量が大きい。これは、シリコン酸化膜を加工するためには、エッチングのイオンのエネルギーを高くする必要があり、これによりハードマスクパターンが消耗するためである。なお、貫通ホールのアスペクト比を高くすると、イオンのエネルギーをより一層高くする必要が生じる。また、ボロンドープドポリシリコン膜213の反応生成物は、ハードマスクパターン109aの残膜量を確保する効果があるが、シリコン酸化膜214の合計膜厚を厚くすると、その分ボロンドープドポリシリコン膜213の合計膜厚が薄くなるため、この効果も低減する。このため、本比較例においては、ハードマスクパターン109aを予め厚く形成しておく必要がある。これにより、微細なハードマスクパターン109aを形成することが困難になる。また、シリコン酸化膜214のエッチング速度が低いため、貫通ホール220の形成に長時間を要してしまう。この結果、半導体記憶装置の生産性が低い。次に、第2の実施形態について説明する。図5は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。本実施形態は、前述の実施形態と比較して、各積層体を構成する膜の種類が異なっている。図5に示すように、本実施形態においては、シリコン酸化膜102上に、シリコン酸化膜113とシリコン窒化物114とを交互に積層させて積層体115を形成し、その上に、シリコン酸化膜116とノンドープドポリシリコン膜117とを交互に積層させて積層体118を形成する。次に、積層体118上にハードマスクパターン109aを形成する。そして、ハードマスクパターン109aをマスクとし、シリコン窒化物114のエッチング速度よりもノンドープドポリシリコン膜117のエッチング速度の方が低くなる条件でエッチング処理を施して、積層体118及び115に貫通ホール120を形成する。次に、貫通ホール120の内面上にブロック絶縁膜、電荷蓄積膜及びトンネル絶縁膜いずれも図示せずを形成し、貫通ホール120の内部に半導体部材を設ける。一方、シリコン窒化物114及びノンドープドポリシリコン膜117を除去し、これらの膜を除去した後の空間に導電材料を埋め込んで、ゲート電極を形成する。これにより、半導体記憶装置が製造される。本実施形態においても、前述の第1の実施形態と同様に、貫通ホールを直線状に形成することができる。これにより、半導体記憶装置の生産性を確保しつつ、高集積化を図ることができる。本実施形態における上記以外の製造方法及び作用効果は、前述の第1の実施形態と同様である。次に、第3の比較例について説明する。本比較例は、第2の実施形態の比較例である。本比較例においては、シリコン酸化膜102上に、シリコン酸化膜とシリコン窒化膜とを交互に積層させて、積層体を形成する。すなわち、本比較例においても、前述の第1及び第2の比較例と同様に、2段ではなく1段の積層体を形成する。次に、この積層体に対してエッチングを施して、貫通ホールを形成する。本比較例においては、シリコン窒化膜のエッチング速度がシリコン酸化膜のエッチング速度よりも高いため、貫通ホールの形成に伴って、シリコン窒化膜が横方向にエッチングされ、貫通ホールの内面に凹部が形成されてしまう。これにより、前述の第1の比較例と同様な原理により、貫通ホールに曲がりが発生し、貫通ホールが蛇行してしまう。また、貫通ホールの側面に荒れが発生する場合もある。この結果、半導体記憶装置の高集積化が困難になる。また、半導体記憶装置の信頼性が低下してしまう。なお、前述の第1及び第2の実施形態においては、2つの積層体を貫く溝を形成してもよい。また、この溝を介して、ノンドープドポリシリコン膜104及びシリコン酸化膜107、ボロンドープドポリシリコン膜103及び108、又は、シリコン窒化物114及びノンドープドポリシリコン膜117を除去し、絶縁材料又は導電材料によって埋め戻してもよい。又は、貫通ホール110を介してこれらの膜を除去し、絶縁材料又は導電材料によって埋め戻してもよい。なお、本明細書においては、貫通ホール及び溝を総称して、トレンチという。次に、前述の各実施形態及び比較例を比較した試験例について説明する。先ず、第1の試験例について説明する。図6a~dは、本試験例において評価するサンプルを模式的に示す図であり、図7は、貫通ホールの変位量を示す図であり、図8は、横軸に上下方向における位置をとり、縦軸に貫通ホールの変位量をとって、貫通ホールの蛇行の状態を示すグラフ図である。なお、図6においては、ボロンドープドシリコン膜にB-Siとの記号を付し、ノンドープドシリコン膜にNon-Siとの記号を付し、シリコン酸化膜にSiO2との記号を付し、シリコン窒化膜にSiNとの記号を付している。後述する図9においても同様である。図6に示すように、本試験例においては、4種類のサンプルを準備した。図6aに示すサンプルAは、前述の第1の実施形態に相当するサンプルであり、ボロンドープドポリシリコン膜103とノンドープドポリシリコン膜104とが交互に積層された積層体105上に、ボロンドープドポリシリコン膜106とシリコン酸化膜107とが交互に積層された積層体108が形成されている。積層体105における合計の積層数は20層とし、積層体108における合計の積層数も20層とした。図6bに示すサンプルBは、前述の第2の実施形態に相当するサンプルであり、シリコン酸化膜113とシリコン窒化物114とが交互に積層された積層体115上に、シリコン酸化膜116とノンドープドポリシリコン膜117とが交互に積層された積層体118が形成されている。積層体115における合計の積層数は20層とし、積層体118における合計の積層数も20層とした。図6cに示すサンプルCは、前述の第1の比較例に相当するサンプルであり、ボロンドープドシリコン膜203とノンドープドシリコン膜204とが交互に積層された積層体205が形成されている。積層体205における合計の積層数は40層とした。図6dに示すサンプルDは、前述の第3の比較例に相当するサンプルであり、シリコン酸化膜223とシリコン窒化膜224とが交互に積層された積層体225が形成されている。積層体225における合計の積層数は40層とした。次に、図7に示すように、これらのサンプルA~Dに対してエッチングを施し、貫通ホールを形成した。このとき、貫通ホール110の上端部における中心Coを通過し、上下方向に延びる直線を基準線Oとし、上下方向の任意の位置における貫通ホールの中心を中心Ceとし、基準線Oを基準とした中心Ceの位置を変位量sとした。そして、この変位量sを測定することにより、貫通ホールの蛇行量を評価した。図8に示すように、サンプルC第1の比較例及びサンプルD第3の比較例に形成された貫通ホールと比較して、サンプルA第1の実施形態及びサンプルB第2の実施形態に形成された貫通ホールは、変位量sが小さかった。すなわち、蛇行量が小さかった。次に、第2の試験例について説明する。図9a~fは、本試験例において評価するサンプルを模式的に示す図であり、図10は、横軸に積層体の合計厚さに対する上段の積層体の厚さの比をとり、縦軸に貫通ホールの変位量の最大値をとって、積層体の厚さの比が貫通ホールの変位量に及ぼす影響を示すグラフ図である。図9a~fに示すように、サンプルAの膜構成において、下段の積層体105と上段の積層体108との合計の厚さに対する上段の積層体108の厚さの比Rを相互に異ならせた複数のサンプルを作製した。図9aに示すように、R=0のサンプルにおいては、上段の積層体108が設けられておらず、ボロンドープドシリコン膜103及びノンドープドシリコン膜104からなる積層体105のみによって構成されている。すなわち、このサンプルは第1の試験例のサンプルCと同じサンプルである。図9bに示すように、R=33のサンプルにおいては、上段の積層体108の厚さが全体の厚さの1/3を占めており、下段の積層体105の厚さが全体の厚さの2/3を占めている。図9cに示すように、R=50のサンプルにおいては、上段の積層体108の厚さが全体の厚さの1/2を占めており、下段の積層体105の厚さが全体の厚さの1/2を占めている。すなわち、このサンプルは第1の試験例のサンプルAと同じサンプルである。図9dに示すように、R=66のサンプルにおいては、上段の積層体108の厚さが全体の厚さの2/3を占めており、下段の積層体105の厚さが全体の厚さの1/3を占めている。図9eに示すように、R=100のサンプルにおいては、下段の積層体105が設けられておらず、ボロンドープドポリシリコン膜106及びシリコン酸化膜107からなる積層体108によって構成されている。すなわち、このサンプルは上述の第2の比較例に相当するサンプルである。図9fに示すように、R=Re66と表記されたサンプルは、図9dに示すR=66のサンプルに対して、上下の積層体を入れ替えたサンプルである。すなわち、ボロンドープドシリコン膜106及びシリコン酸化膜107からなる積層体108が下段に配置されており、ボロンドープドシリコン膜103及びノンドープドシリコン膜104からなる積層体105が上段に配置されている。そして、積層体108の厚さが全体の厚さの2/3を占めており、積層体105の厚さが全体の厚さの1/3を占めている。図10に示すように、比Rが大きいサンプルほど、変位量sの最大値は小さかった。すなわち、エッチング速度が相対的に低いシリコン酸化膜を含む上段の積層体の比率が高いサンプルほど、貫通ホールの蛇行量は小さくなった。そして、R=66のサンプルでは、貫通ホールの蛇行は実質的に解消した。従って、貫通ホールの蛇行を抑制するためには、比Rの値は大きい方が好ましいことがわかる。但し、シリコン酸化膜の合計膜厚を厚くするほど、貫通ホールを積層体の底部まで加工するために必要なハードマスクパターン109a図2参照の膜厚が厚くなってしまう。例えば、R=0のサンプルを加工するために必要なハードマスクパターンの膜厚を1とすると、R=66のサンプルを加工するために必要なハードマスクパターンの膜厚は1.5となり、R=100のサンプルを加工するために必要なハードマスクパターンの膜厚は2.2となる。また、R=66のサンプル図9d参照とR=Re66のサンプル図9f参照とを比較すると、R=66のサンプルの方が変位量sが小さかった。これにより、上段の積層体におけるエッチング速度を下段の積層体におけるエッチング速度よりも高くすると、貫通ホールの蛇行を抑える効果は小さくなることがわかる。上述のサンプルBについて、第2の試験例と同様な試験を行ったところ、サンプルAと同様な効果が確認された。また、第1及び第2の試験例において、積層体に貫通ホールではなく溝を形成した場合でも、同様な効果が確認された。次に、積層型の半導体記憶装置の製造方法を、積層体の形成工程及び貫通ホールの形成工程以外の工程も含めて、詳細に説明する。第3の実施形態について説明する。図11a~cは、本実施形態に係る不揮発性半導体記憶装置を例示する断面図であり、aはメモリアレイ領域の端部を示し、bはメモリアレイ領域の中央部を示し、cは周辺回路領域を示し、図12は、本実施形態に係る不揮発性半導体記憶装置におけるメモリアレイ領域の中央部を例示する斜視図であり、図13は、本実施形態に係る不揮発性半導体記憶装置におけるゲート電極間の部分を例示する一部拡大断面図である。なお、図12においては、図示の便宜上、原則として導電部分のみを示し、絶縁部分は省略している。図11a~cに示すように、本実施形態に係る不揮発性半導体記憶装置1以下、単に装置1ともいうにおいては、シリコン基板11が設けられている。シリコン基板11の上層部分には、STIshallowtrenchisolation12が選択的に形成されている。また、装置1には、メモリアレイ領域Rm及び周辺回路領域Rcが設定されている。以下、本実施形態及び後述する第4の実施形態においては、説明の便宜上、XYZ直交座標系を導入する。この座標系においては、シリコン基板11の上面に平行な方向であって相互に直交する2方向をX方向及びY方向とし、X方向及びY方向の双方に対して直交する方向、すなわち上下方向をZ方向とする。先ず、メモリアレイ領域Rmについて説明する。図11a~c及び図12に示すように、メモリアレイ領域Rmにおいては、シリコン基板11上にシリコン酸化膜13が形成されており、その上に、導電性材料、例えば、リンがドープされたシリコンリンドープドシリコンからなるバックゲート電極14が設けられている。バックゲート電極14の上層部分には、Y方向に延びる直方体形状の凹部15が複数形成されており、凹部15の内面上には誘電率が低い絶縁膜、例えばシリコン酸化膜16が設けられている。また、バックゲート電極14上には、シリコン酸化膜17が設けられている。シリコン酸化膜17上には、積層体20が設けられている。積層体20においては、複数本のゲート電極21が設けられている。ゲート電極21は、ボロンが導入されたシリコンボロンドープドシリコンからなり、その形状はX方向に延びる帯状であって、Y方向及びZ方向に沿ってマトリクス状に配列されている。また、積層体20の端部は階段状に加工されており、Z方向に配列されたゲート電極21のそれぞれが各段を構成している。Y方向において隣り合うゲート電極21間には、例えばシリコン酸化物からなる絶縁板材22が設けられている。絶縁板材22の形状は、X方向及びZ方向に拡がる板状であり、積層体20を貫通している。また、Z方向において隣り合うゲート電極21間には、後述するブロック絶縁膜35図13参照が埋め込まれている。積層体20上にはシリコン酸化膜26が設けられており、その上には、ボロンドープドシリコンからなり、X方向に延びる制御電極27が複数本設けられている。そして、積層体20、シリコン酸化膜26及び制御電極27には、Z方向に延びる複数本の貫通ホール30が形成されている。貫通ホール30はX方向及びY方向に沿ってマトリクス状に配列されており、制御電極27、シリコン酸化膜26及び積層体20を貫いて、凹部15のY方向両端部に到達している。これにより、Y方向において隣り合う一対の貫通ホール30が、凹部15によって連通されて、1本のU字ホール31を構成している。各貫通ホール30の形状は例えば円柱形であり、各U字ホール31の形状はほぼU字形である。また、各ゲート電極21は、X方向に沿って配列された2列の貫通ホール30によって貫かれている。Y方向における凹部15の配列とゲート電極21の配列とは、配列周期が同じで位相が半周期分ずれているため、各ゲート電極21を貫く2列の貫通ホール30の各列は、相互に異なるU字ホール31に属している。図11及び図13に示すように、U字ホール31の内面上には、ブロック絶縁膜35が設けられている。ブロック絶縁膜35は、装置1の駆動電圧の範囲内にある電圧が印加されても実質的に電流を流さない膜であり、高誘電率材料、例えば、誘電率が後述の電荷蓄積膜36を形成する材料の誘電率よりも高い材料によって形成されており、例えば、シリコン酸化物によって形成されている。ブロック絶縁膜35は、貫通ホール30の内面上からゲート電極21の上下面上に回り込んでおり、ゲート電極21の上下面を覆っている。本実施形態においては、ブロック絶縁膜35におけるあるゲート電極21の上面上に配置された部分と、このゲート電極21の一段上に配置された他のゲート電極21の下面上に配置された部分とは相互に接しており、その接触面にはシーム34aが形成されている。これにより、Z方向において隣り合うゲート電極21間の空間は、ブロック絶縁膜35によって充填されている。また、ある貫通ホール30の内面上からゲート電極21の上下面上に回り込むことによってゲート電極21間の空間に侵入したブロック絶縁膜35と、隣の貫通ホール30の内面上から同じゲート電極21の上下面上に回り込むことによって同じゲート電極21間の空間に侵入したブロック絶縁膜35とは相互に接しており、その接触面にはシーム34bが形成されている。シーム34a及び34bにおいては、ブロック絶縁膜35のミクロ組織が不連続となっており、シーム34a及び34bを含む断面に対して薬液処理等を施すことによって、シーム34a及び34bを観察することができる。ブロック絶縁膜35上には、電荷蓄積膜36が設けられている。電荷蓄積膜36は電荷を蓄積する能力がある膜であり、例えば、電子のトラップサイトを含む膜であり、例えばシリコン窒化膜である。本実施形態においては、電荷蓄積膜36はU字ホール31内のみに配置されており、Z方向において隣り合うゲート電極21間の空間には侵入していない。電荷蓄積膜36上には、トンネル絶縁膜37が設けられている。トンネル絶縁膜37は、通常は絶縁性であるが、装置1の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜であり、例えば、シリコン酸化物によって形成されている。トンネル絶縁膜37もU字ホール31内のみに配置されており、Z方向において隣り合うゲート電極21間の空間には侵入していない。ブロック絶縁膜35、電荷蓄積膜36及びトンネル絶縁膜37が積層されることにより、メモリ膜33が形成されている。U字ホール31内には、不純物、例えばリンが導入されたポリシリコンが埋め込まれており、半導体部材としてのU字ピラー38が形成されている。U字ピラー38の形状は、U字ホール31の形状を反映したU字形である。U字ピラー38はトンネル絶縁膜37に接している。U字ピラー38のうち、貫通ホール30内に配置された部分がシリコンピラー39となっており、凹部15内に配置された部分が接続部材40となっている。シリコンピラー39の形状は、貫通ホール30の形状を反映した円柱形であり、接続部材40の形状は、凹部15の形状を反映した直方体状である。なお、ポリシリコンはU字ホール31内に完全に充填されていて柱状のU字ピラー38を形成していてもよく、中心軸に沿って空洞を残すように充填されていてパイプ状のU字ピラー38を形成していてもよい。また、図11及び図12に示すように、階段状に加工された積層体20の側面上、シリコン酸化膜26の側面上、及び制御電極27の側面上には、シリコン窒化膜41が設けられている。シリコン窒化膜41は積層体20の端部の形状を反映して階段状に形成されている。また、制御電極27上及びシリコン窒化膜41上には、例えばシリコン酸化物からなる層間絶縁膜42が設けられており、積層体20を埋め込んでいる。層間絶縁膜42内には、プラグ43、コンタクト44及び45が埋め込まれている。プラグ43はシリコンピラー39の直上域に配置されており、シリコンピラー39に接続されている。コンタクト44は、制御電極27のX方向の一端部の直上域に配置されており、制御電極27に接続されている。コンタクト45は、ゲート電極21のX方向の一端部の直上域に配置されており、ゲート電極21に接続されている。また、層間絶縁膜42内におけるプラグ43、コンタクト44及び45よりも上方の部分には、ソース線47、プラグ48、配線49及び50が埋め込まれている。ソース線47は、X方向に延びており、U字ピラー38に属する一対のシリコンピラー39のうちの一方にプラグ43を介して接続されている。プラグ48はU字ピラー38に属する一対のシリコンピラー39のうちの他方にプラグ43を介して接続されている。配線49及び50はY方向に延びており、それぞれ、コンタクト44及び45に接続されている。層間絶縁膜42上には、Y方向に延びるビット線51が設けられており、プラグ48に接続されている。また、層間絶縁膜42上には、配線52が設けられており、プラグ53を介して配線49に接続されている。層間絶縁膜42上には、ビット線51及び配線52を埋め込むように、シリコン窒化膜54及び層間絶縁膜55が設けられており、所定の配線等が埋設されている。一方、図11cに示すように、周辺回路領域Rcにおいては、シリコン基板11の上層部分にトランジスタ61等が形成されており、シリコン基板11上には層間絶縁膜42、シリコン窒化膜54及び層間絶縁膜55が設けられており、これらの内部には所定の配線等が埋設されている。なお、図11cの横軸はX方向としているが、Y方向であってもうよい。装置1においては、ゲート電極21とシリコンピラー39との交差部分にメモリセルトランジスタが形成され、制御電極27とシリコンピラー39との交差部分に選択トランジスタが形成される。これにより、ビット線51とソース線47との間に、複数のメモリセルトランジスタが相互に直列に接続され、その両側に選択トランジスタが接続されたメモリストリングが構成される。次に、本実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。図14~図23は、本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する図であり、各図のaは工程平面図であり、各図のbはaに示すA-A’線による工程断面図である。なお、図14~図23は、装置1のメモリアレイ領域Rmを示している。先ず、図11a~cに示すように、シリコン基板11を用意する。そして、シリコン基板11の上層部分にSTI12を選択的に形成する。次に、周辺回路領域Rcにトランジスタ61を形成する。また、メモリアレイ領域Rmにおいて、シリコン基板11の上面上にシリコン酸化膜13を形成する。次に、図14a及びbに示すように、メモリアレイ領域Rmにおいて、リンがドープされたポリシリコンからなる膜を成膜し、パターニングすることにより、バックゲート電極14を形成する。次に、フォトリソグラフィ法により、バックゲート電極14の上面にY方向を長手方向とする直方体形状の凹部15を形成する。凹部15は、X方向及びY方向に沿ってマトリクス状に配列するように、複数の領域に形成する。次に、図15a及びbに示すように、凹部15の内面上にシリコン酸化膜16を形成する。次に、全面に不純物が導入されていないシリコンノンドープドシリコンを堆積させて、全面エッチングを行う。これにより、ノンドープドシリコンをバックゲート電極14の上面上から除去すると共に、凹部15内に残留させる。この結果、バックゲート電極14の上面における凹部15間の領域が露出すると共に、凹部15内にノンドープドシリコン材71が埋め込まれる。次に、図16a及びbに示すように、バックゲート電極14上の全面にシリコン酸化膜17を成膜する。シリコン酸化膜17の膜厚は、バックゲート電極14と、後の工程においてシリコン酸化膜17上に形成されるゲート電極21のうち、最下段のゲート電極21との間で耐圧が確保できる程度の膜厚とする。次に、ボロンが導入されたボロンドープドポリシリコン膜72と、不純物が導入されていないノンドープドポリシリコン膜73とを、交互に積層させる。これにより、シリコン酸化膜17上に、ボロンドープドポリシリコン膜72とノンドープドポリシリコン膜73とが交互に積層された積層体20aが形成される。次に、ボロンドープドポリシリコン膜78と、シリコン酸化膜79とを、交互に積層させる。これにより、積層体20a上に、ボロンドープドポリシリコン膜78とシリコン酸化膜79とが交互に積層された積層体20bが形成される。積層体20a及び積層体20bにより積層体20が構成される。このとき、積層体20全体の厚さに対する積層体20bの厚さの比は20~80とすることが好ましく、20~60とすることがより好ましい。次に、図17a及びbに示すように、フォトリソグラフィ及びエッチングを行い、積層体20に、その上面側から、X方向に延びる複数本の溝74を形成する。このとき、ノンドープドポリシリコン膜73のエッチング速度よりもシリコン酸化膜79のエッチング速度の方が低くなる条件でエッチングを行う。例えば、ハロゲン系ガス及びフロロカーボン系ガスをエッチングガスとしてエッチングを行う。これにより、前述の第1の実施形態において説明したように、溝74の蛇行を抑え、溝74を真っ直ぐ形成することができる。各溝74は、積層体20をZ方向に貫通し、凹部15におけるY方向中央部の直上域を通過するように形成する。これにより、ボロンドープドシリコン層78及び72を複数本のゲート電極21に分断する。次に、図18a及びbに示すように、全面にシリコン酸化物等の絶縁材料を堆積させる。このとき、この絶縁材料は溝74内にも埋め込まれる。その後、全面エッチングを施して、積層体20の上面上から絶縁材料を除去すると共に、溝74内に残留させる。これにより、溝74内にX方向及びZ方向に拡がる板状の絶縁板材22が形成される。また、積層体20の上面においては、最上段のゲート電極21が露出する。次に、図19a及びbに示すように、積層体20上にシリコン酸化膜26を成膜し、その上に、ボロンドープドポリシリコン膜75を成膜する。このとき、シリコン酸化膜26の膜厚は、最上段のゲート電極21とボロンドープドポリシリコン膜75との間の耐圧を十分に確保できる膜厚とする。次に、図20a及びbに示すように、フォトリソグラフィ及びエッチングにより、ボロンドープドポリシリコン膜75、シリコン酸化膜26及び積層体20を貫通するように、Z方向に延びる複数本の貫通ホール30を形成する。このとき、ノンドープドポリシリコン膜73のエッチング速度よりもシリコン酸化膜79のエッチング速度の方が低くなる条件でエッチングを行う。これにより、貫通ホール30を真っ直ぐ形成することができる。貫通ホール30は、Z方向から見て円形に形成する。また、貫通ホール30はX方向及びY方向に沿ってマトリクス状に配列させ、Y方向において隣り合う一対の貫通ホール30を、凹部15のY方向両端部に到達させる。これにより、1つの凹部15の両端に一対の貫通ホール30が連通されて、U字ホール31が形成される。次に、図21a及びbに示すように、貫通ホール30を介してウェットエッチングを行う。このウェットエッチングは、例えば、アルカリ性のエッチング液を用いて行う。これにより、積層体20内のノンドープドポリシリコン膜73図20b参照及び凹部15内のノンドープドシリコン材71図20b参照が除去される。次に、貫通ホール30を介して再度ウェットエッチングを行う。このウェットエッチングは、例えば、フッ酸を含有するエッチング液を用いて行う。これにより、シリコン酸化膜79が除去される。このように、本実施形態においては、貫通ホール30を介してウェットエッチングを行い、ノンドープドポリシリコン膜73及びシリコン酸化膜79を除去する。このとき、エッチング液を適当に選択することにより、ボロンドープドシリコンとノンドープドシリコンとの間、及びボロンドープドシリコンとシリコン酸化物との間でそれぞれ高いエッチング選択比を実現できる。このため、ボロンドープドポリシリコン膜72からなるゲート電極21及びボロンドープドポリシリコン膜75は、ほとんどエッチングされずに残留する。この結果、Z方向におけるゲート電極21間に隙間76が形成される。このとき、ゲート電極21は板状の絶縁板材22によって支持される。なお、図21bにおいては、ゲート電極21におけるU字ホール31間に位置する部分は宙に浮いているように描かれているが、実際には、X方向図21bでは紙面に対して垂直な方向にずれた位置で、ゲート電極21における絶縁板材22に接合した部分と繋がっている。次に、図22a及びb並びに図3に示すように、例えば、ALDatomiclayerdeposition:原子層堆積法により、シリコン酸化物を堆積させる。このシリコン酸化物はU字ホール31内に侵入し、U字ホール31の内面上にブロック絶縁膜35を堆積させる。また、シリコン酸化物は貫通ホール30を介して隙間76内にも侵入し、隙間76の内面上、すなわち、ゲート電極21の上下面上及び絶縁板材22における隙間76内に露出した面上にもブロック絶縁膜35を堆積させる。これにより、隙間76内に絶縁膜が形成される。本実施形態においては、ブロック絶縁膜35の堆積量を、Z方向におけるゲート電極21間の距離の半分以上とする。これにより、図13に示すように、隙間76内はブロック絶縁膜35によって完全に埋め込まれ、ブロック絶縁膜35におけるゲート電極21の上面上に形成された部分と、このゲート電極21の一段上に配置されたゲート電極21の下面上に形成された部分とが接触し、両部分の接触面にシーム34aが形成される。また、隣り合う貫通ホール30を介して同一の隙間76内に侵入したブロック絶縁膜35同士が隙間76内において接触し、その接触面にシーム34bが形成される。次に、シリコン窒化物を堆積させる。これにより、ブロック絶縁膜35上に電荷蓄積膜36が形成される。このとき、隙間76内はブロック絶縁膜35によって埋め込まれているため、電荷蓄積膜36は隙間76内には侵入せず、U字ホール31内のみに形成される。次に、シリコン酸化膜を堆積させる。これにより、電荷蓄積膜36上にトンネル絶縁膜37が形成される。トンネル絶縁膜37も隙間76内には侵入せず、U字ホール31内のみに形成される。ブロック絶縁膜35、電荷蓄積膜36及びトンネル絶縁膜37により、メモリ膜33が形成される。次に、U字ピラー31内に、不純物、例えばリンを含有させたポリシリコンを埋め込む。これにより、U字ピラー31内にU字ピラー38が形成される。U字ピラー38のうち、貫通ホール30内に配置された部分がZ方向に延びるシリコンピラー39となり、凹部15内に配置された部分がY方向に延びる接続部材40となる。その後、全面にエッチングを施し、ボロンドープドポリシリコン膜75上に堆積されたポリシリコン、トンネル絶縁膜37、電荷蓄積膜36及びブロック絶縁膜35を除去し、ボロンドープドポリシリコン膜75を露出させる。次に、図23a及びbに示すように、フォトリソグラフィ及びエッチングを行い、ボロンドープドポリシリコン膜75に対して、その上面側からX方向に延びるスリット77を複数本形成する。このとき、スリット77は、X方向に配列された複数の貫通ホール30からなる列間に形成し、また、各スリット77にはボロンドープドポリシリコン膜75を貫通させてシリコン酸化膜26まで到達させる。これにより、ボロンドープドポリシリコン膜75が、X方向に配列された複数の貫通ホール30からなる列毎に分断され、X方向に延びる複数本の制御電極27となる。その後、スリット77内にシリコン酸化物を埋め込む。次に、図11a~c及び図12に示すように、積層体20上にレジストマスク図示せずを形成し、このレジストマスクのスリミングと、このレジストマスクをマスクとしたエッチングとを交互に行い、積層体20及びボロンドープドポリシリコン膜75の端部を階段状に加工する。次に、積層体20及びボロンドープドポリシリコン膜75の側面上にシリコン窒化膜41を形成し、全体を層間絶縁膜42によって埋め込む。次に、層間絶縁膜42内にプラグ43を形成すると共に、シリコン窒化膜41をストッパとして、コンタクト44及び45を形成する。その後、層間絶縁膜42上にソース線47、配線49及び50を形成し、更に層間絶縁膜42を堆積させて、プラグ48を形成する。次に、層間絶縁膜42上に、ビット線51及び配線52を形成し、その上にシリコン窒化膜54を形成し、その上に層間絶縁膜55を形成する。このようにして、本実施形態に係る不揮発性半導体記憶装置1が製造される。次に、本実施形態の作用効果について説明する。本実施形態においては、積層体20を積層体20a及び20bの2段構成としている。そして、下段の積層体20aに属するノンドープドポリシリコン膜73のエッチング速度よりも、上段の積層体20bに属するシリコン酸化膜79のエッチング速度の方が低くなる条件でエッチングを行うことにより、溝74及び貫通ホール30を形成している。これにより、溝74及び貫通ホール30を真っ直ぐに形成することができる。この結果、溝74及び貫通ホール30の相互間を確実に分離しつつ、相互間の距離を短く設計することができ、不揮発性半導体記憶装置1の高集積化を図ることができる。また、本実施形態においては、図20a及びbに示す工程において、積層体20に貫通ホール30を形成する際に、積層体20a内にはボロンドープドポリシリコン膜72及びノンドープドポリシリコン膜73のみが存在し、シリコン酸化膜等のエッチングが困難な膜は存在しないため、貫通ホール30の下部を効率よく形成することができる。更に、本実施形態においては、図22a及びbに示す工程において、ブロック絶縁膜35の堆積量をZ方向におけるゲート電極21間の距離の半分以上としているため、隙間76の内部全体をブロック絶縁膜35によって埋め込むことができる。この結果、その後に形成される電荷蓄積膜36が隙間76内に侵入することがなく、従って、電荷蓄積膜36における隙間76内に侵入した部分に電荷が蓄積されてしまうことがなく、この電荷の蓄積によってメモリセルトランジスタの特性が変動することがない。本実施形態における上記以外の構成、製造方法及び作用効果は、前述の第1の実施形態と同様である。次に、第4の実施形態について説明する。図24~図37は、本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する図であり、各図のaは工程平面図であり、各図のbはaに示すA-A’線による工程断面図である。なお、図24~図37は、メモリアレイ領域Rmを示している。先ず、前述の第3の実施形態と同様に、図11に示すように、シリコン基板11の上層部分にSTI12を形成し、周辺回路領域Rcにトランジスタ61を形成し、メモリアレイ領域Rmにおいて、シリコン基板11の上面上にシリコン酸化膜13を形成する。次に、図24a及びbに示すように、メモリアレイ領域Rmにおいて、シリコン酸化膜13上にバックゲート電極14を形成し、その上面にY方向を長手方向とする直方体形状の凹部15を形成する。次に、図25a及びbに示すように、全面にシリコン窒化物を堆積させて、その後、全面に対してエッチングを施す。これにより、バックゲート電極14の上面上からシリコン窒化物を除去して、バックゲート電極14の上面における凹部15間の領域を露出させると共に、凹部15内にシリコン窒化物からなる犠牲材81を埋め込む。次に、図26a及びbに示すように、バックゲート電極14上及び犠牲材81上の全面にシリコン酸化膜17を成膜する。次に、ボロンドープドポリシリコン膜72とノンドープドポリシリコン膜73とを交互に積層させて、積層体20aを形成する。次に、ボロンドープドポリシリコン膜78とシリコン酸化膜79とを交互に積層させて、積層体20bを形成する。これにより、シリコン酸化膜17上に積層体20aが形成され、その上に積層体20bが形成される。次に、図27a及びbに示すように、フォトリソグラフィ及びエッチングを行い、積層体20に、その上面側から、貫通ホール30aを形成する。貫通ホール30aはX方向及びY方向に沿ってマトリクス状に配列させ、Y方向において隣り合う一対の貫通ホール30aが凹部15のY方向両端部に到達するようにする。このとき、ノンドープドポリシリコン膜73のエッチング速度よりもシリコン酸化膜79のエッチング速度の方が低くなる条件でエッチングを行う。例えば、ハロゲン系ガス及びフロロカーボン系ガスをエッチングガスとしてエッチングを行う。これにより、前述の第1の実施形態において説明したように、貫通ホール30aの蛇行を抑え、貫通ホール30aを真っ直ぐに形成することができる。次に、図28a及びbに示すように、全面にシリコン窒化物を堆積させて、その後、全面にエッチングを施し、積層体20の上面上に堆積されたシリコン窒化物を除去する。これにより、貫通ホール30a内にシリコン窒化物からなる犠牲材82を埋め込む。次に、図29a及びbに示すように、積層体20上に、最上層のボロンドープドポリシリコン膜78を保護するためのシリコン酸化膜83を形成する。次に、図30a及びbに示すように、ノンドープドポリシリコン膜73のエッチング速度よりもシリコン酸化膜79のエッチング速度の方が低くなる条件でエッチングを行うことにより、積層体20及びシリコン酸化膜83に、上面側から複数本の溝74を形成する。各溝74は、シリコン酸化膜83及び積層体20をZ方向に貫通し、凹部15におけるY方向の中央部の直上域を通過してX方向に延びるように形成する。これにより、ボロンドープドシリコン層72及び78を複数本のゲート電極21に分断する。次に、図31a及びbに示すように、溝74を介して、例えばアルカリ性のエッチング液を用いてウェットエッチングを行う。これにより、積層体20a内のノンドープドポリシリコン膜73図30b参照が除去される。次に、溝74を介して、例えば、フッ酸を含むエッチング液を用いてウェットエッチングを行う。これにより、積層体20b内のシリコン酸化膜79図30b参照が除去される。この結果、Z方向におけるゲート電極21間に隙間76が形成される。このとき、ゲート電極21は円柱形状の犠牲材82によって支持される。このように、本実施形態においては、溝74を介してウェットエッチングを行い、ノンドープドポリシリコン膜73及びシリコン酸化膜79を除去する。次に、図32a及びbに示すように、例えばALD法により、全面にシリコン酸化物を堆積させる。これにより、隙間76内及び溝74内にシリコン酸化物84が埋め込まれる。この結果、隙間76内にシリコン酸化物84からなる絶縁膜が形成される。次に、図33a及びbに示すように、積層体20上にシリコン酸化膜26を成膜し、その上に、ボロンドープドポリシリコン膜75を成膜する。次に、図34a及びbに示すように、ボロンドープドポリシリコン膜75及びシリコン酸化膜26に貫通ホール30bを形成する。貫通ホール30bは貫通ホール30aの直上域に形成し、貫通ホール30aに連通させる。貫通ホール30a及び30bにより、連続した貫通ホール30が形成される。また、貫通ホール30及び凹部15により、U字ホール31が形成される。次に、図35a及びbに示すように、高温リン酸を用いてウェットエッチングを行い、貫通ホール30a内から犠牲材82図34b参照を除去すると共に、凹部15内から犠牲材81図34b参照を除去する。次に、図36a及びbに示すように、U字ホール31の内面上に、ブロック絶縁膜、電荷蓄積膜及びトンネル絶縁膜を成膜してメモリ膜33を形成し、その後、U字ポール31内にポリシリコンを埋め込んでU字ピラー38を形成する。次に、図37a及びbに示すように、フォトリソグラフィ及びエッチングを行い、ボロンドープドポリシリコン膜75に対して、その上面側からX方向に延びるスリット77を複数本形成する。これにより、ボロンドープドポリシリコン膜75が、X方向に延びる複数本の制御電極27となる。以後の製造方法は、前述の第3の実施形態と同様である。すなわち、積層体20の端部を階段状に加工し、層間絶縁膜42によって埋め込み、ソース線47及びビット線51等を形成する。これにより、本実施形態に係る不揮発性半導体記憶装置が製造される。本実施形態に係る不揮発性半導体記憶装置においては、ブロック絶縁膜35はゲート電極21の上下面を完全には覆っておらず、シリコン酸化物84がゲート電極21間に介在し、ゲート電極21間の耐圧を担保している。本実施形態における上記以外の構成、製造方法及び作用効果は、前述の第3の実施形態と同様である。なお、前述の第3及び第4の実施形態においては、貫通ホール30又は溝74を介してノンドープドポリシリコン膜73及びシリコン酸化膜79を除去して隙間76を形成し、この隙間76内に絶縁材料、すなわち、ブロック絶縁膜35又はシリコン酸化物84を埋め込んで、ゲート電極21同士を分離する絶縁膜を形成している。一方、ボロンドープドポリシリコン膜72及び78は残留させて、ゲート電極21としている。しかしながら、貫通ホール30又は溝74を介してボロンドープドポリシリコン膜72及び78を除去して隙間を形成し、この隙間内に導電材料、例えば、金属材料を埋め込んで導電膜を形成し、これをゲート電極21としてもよい。これにより、抵抗が低いメタルゲートを実現することができる。なお、この場合は、ノンドープドポリシリコン膜73及びシリコン酸化膜79を残留させて、ゲート電極21同士を分離する絶縁膜とすればよい。以上説明した実施形態によれば、高集積化を図ることができる半導体記憶装置、その製造方法及び集積回路装置の製造方法を実現することができる。以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。