"列方向に伸長された複数のソース-ビット線と、列方向に伸長された複数の第1の信号線と、行方向に伸長された複数の第2の信号線と、行方向に伸長された複数のワード線と、前記ソース-ビット線の間に、並列に接続された複数のメモリセルと、前記ソース-ビット線と電気的に接続された第1の駆動回路と、前記第1の信号線と電気的に接続された第2の駆動回路と、前記第2の信号線と電気的に接続された第3の駆動回路と、前記ワード線と電気的に接続された第4の駆動回路と、を有し、前記ソース-ビット線は、同じ行で隣り合う前記メモリセルで共有され、前記メモリセルの一は、第1のゲート電極、第1のソース電極、および第1のドレイン電極を有する第1のトランジスタと、第2のゲート電極、第2のソース電極、および第2のドレイン電極を有する第2のトランジスタと、容量素子と、を有し、前記第2のトランジスタは、酸化物半導体材料を含んで構成され、前記第1のゲート電極と、前記第2のソース電極または前記第2のドレイン電極の一方と、前記容量素子の電極の一方とは、電気的に接続され、前記ソース-ビット線の一と、前記第1のソース電極とは、電気的に接続され、該ソース-ビット線の一と隣り合うソース-ビット線と、前記第1のドレイン電極とは、電気的に接続され、前記第1の信号線の一と、前記第2のソース電極または前記第2のドレイン電極の他方とは、電気的に接続され、前記第2の信号線の一と、前記第2のゲート電極とは、電気的に接続され、前記ワード線の一と、前記容量素子の電極の他方とは電気的に接続された半導体装置。列方向に伸長されたn1本nは自然数のソース-ビット線と、列方向に伸長されたn本の第1の信号線と、行方向に伸長されたm本mは自然数の第2の信号線と、行方向に伸長されたm本のワード線と、前記ソース-ビット線の間に、並列に接続されたm×n個のメモリセルと、前記ソース-ビット線と電気的に接続された第1の駆動回路と、前記第1の信号線と電気的に接続された第2の駆動回路と、前記第2の信号線と電気的に接続された第3の駆動回路と、前記ワード線と電気的に接続された第4の駆動回路と、を有し、前記メモリセルの一は、第1のゲート電極、第1のソース電極、および第1のドレイン電極を有する第1のトランジスタと、第2のゲート電極、第2のソース電極、および第2のドレイン電極を有する第2のトランジスタと、容量素子と、を有し、前記第2のトランジスタは、酸化物半導体材料を含んで構成され、前記第1のゲート電極と、前記第2のソース電極または前記第2のドレイン電極の一方と、前記容量素子の電極の一方とは、電気的に接続され、前記ソース-ビット線の一と、前記第1のソース電極とは、電気的に接続され、該ソース-ビット線の一と隣り合うソース-ビット線と、前記第1のドレイン電極とは、電気的に接続され、前記第1の信号線の一と、前記第2のソース電極または前記第2のドレイン電極の他方とは、電気的に接続され、前記第2の信号線の一と、前記第2のゲート電極とは、電気的に接続され、前記ワード線の一と、前記容量素子の電極の他方とは電気的に接続され、前記ソース-ビット線の一は、前記メモリセルの一に隣接するメモリセルの第1のソース電極にも接続された半導体装置。列方向に伸長された複数のソース-ビット線と、行方向に伸長された複数の第1の信号線と、列方向に伸長された複数の第2の信号線と、行方向に伸長された複数のワード線と、前記ソース-ビット線の間に、並列に接続された複数のメモリセルと、前記ソース-ビット線と電気的に接続された第1の駆動回路と、前記第1の信号線と電気的に接続された第2の駆動回路と、前記第2の信号線と電気的に接続された第3の駆動回路と、前記ワード線と電気的に接続された第4の駆動回路と、を有し、前記ソース-ビット線は、同じ行で隣り合う前記メモリセルで共有され、前記メモリセルの一は、第1のゲート電極、第1のソース電極、および第1のドレイン電極を有する第1のトランジスタと、第2のゲート電極、第2のソース電極、および第2のドレイン電極を有する第2のトランジスタと、容量素子と、を有し、前記第2のトランジスタは、酸化物半導体材料を含んで構成され、前記第1のゲート電極と、前記第2のソース電極または前記第2のドレイン電極の一方と、前記容量素子の電極の一方とは、電気的に接続され、前記ソース-ビット線の一と、前記第1のソース電極とは、電気的に接続され、該ソース-ビット線の一と隣り合うソース-ビット線と、前記第1のドレイン電極とは、電気的に接続され、前記第1の信号線の一と、前記第2のソース電極または前記第2のドレイン電極の他方とは、電気的に接続され、前記第2の信号線の一と、前記第2のゲート電極とは、電気的に接続され、前記ワード線の一と、前記容量素子の電極の他方とは電気的に接続された半導体装置。列方向に伸長されたn1本nは自然数のソース-ビット線と、行方向に伸長されたm本mは自然数の第1の信号線と、列方向に伸長されたn本の第2の信号線と、行方向に伸長されたm本のワード線と、前記ソース-ビット線の間に、並列に接続されたm×n個のメモリセルと、前記ソース-ビット線の一と電気的に接続された第1の駆動回路と、前記第1の信号線の一と電気的に接続された第2の駆動回路と、前記第2の信号線の一と電気的に接続された第3の駆動回路と、前記ワード線の一と電気的に接続された第4の駆動回路と、を有し、前記ソース-ビット線は、同じ行で隣り合う前記メモリセルで共有され、前記メモリセルの一は、第1のゲート電極、第1のソース電極、および第1のドレイン電極を有する第1のトランジスタと、第2のゲート電極、第2のソース電極、および第2のドレイン電極を有する第2のトランジスタと、容量素子と、を有し、前記第2のトランジスタは、酸化物半導体材料を含んで構成され、前記第1のゲート電極と、前記第2のソース電極または前記第2のドレイン電極の一方と、前記容量素子の電極の一方とは、電気的に接続され、前記ソース-ビット線の一と、前記第1のソース電極とは、電気的に接続され、該ソース-ビット線の一と隣り合うソース-ビット線と、前記第1のドレイン電極とは、電気的に接続され、前記第1の信号線の一と、前記第2のソース電極または前記第2のドレイン電極の他方とは、電気的に接続され、前記第2の信号線の一と、前記第2のゲート電極とは、電気的に接続され、前記ワード線の一と、前記容量素子の電極の他方とは電気的に接続され、前記ソース-ビット線の一は、前記メモリセルの一に隣接するメモリセルの第1のソース電極にも接続された半導体装置。前記第1のトランジスタは、単結晶シリコンを用いて構成された請求項1乃至請求項4のいずれか一に記載の半導体装置。前記第1のトランジスタは、酸化物半導体以外の半導体材料が用いられた第1のチャネル形成領域と、前記チャネル形成領域を挟むように設けられた不純物領域と、前記チャネル形成領域上の第1のゲート絶縁層と、前記第1のゲート絶縁層上の前記第1のゲート電極と、前記不純物領域と電気的に接続された前記第1のソース電極および前記第1のドレイン電極と、を有する請求項1乃至請求項5のいずれか一に記載の半導体装置。前記第2のトランジスタは、前記第1のトランジスタの上方の前記第2のソース電極および前記第2のドレイン電極と、酸化物半導体材料が用いられ、前記第2のソース電極および前記第2のドレイン電極と電気的に接続された第2のチャネル形成領域と、前記第2のチャネル形成領域上の第2のゲート絶縁層と、前記第2のゲート絶縁層上の前記第2のゲート電極と、を有する請求項1乃至請求項6のいずれか一に記載の半導体装置。前記容量素子は、前記第2のソース電極または前記第2のドレイン電極と、前記酸化物半導体材料が用いられた酸化物半導体層と、前記第2のゲート絶縁層と、前記第2のゲート絶縁層上の容量素子用電極と、を有する請求項7に記載の半導体装置。上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。開示する発明では、高純度化された酸化物半導体を用いて半導体装置を構成する。高純度化された酸化物半導体を用いて構成したトランジスタは、リーク電流が極めて小さいため、長期間にわたって情報を保持することが可能である。開示する発明の一態様は、列方向に伸長された複数のソース-ビット線と、列方向に伸長された複数の第1の信号線と、行方向に伸長された複数の第2の信号線と、行方向に伸長された複数のワード線と、ソース-ビット線の間に、並列に接続された複数のメモリセルと、ソース-ビット線と電気的に接続された第1の駆動回路と、第1の信号線と電気的に接続された第2の駆動回路と、第2の信号線と電気的に接続された第3の駆動回路と、ワード線と電気的に接続された第4の駆動回路と、を有し、ソース-ビット線の一は、同じ行で隣り合う2つのメモリセルで共有され、メモリセルの一は、第1のゲート電極、第1のソース電極、および第1のドレイン電極を有する第1のトランジスタと、第2のゲート電極、第2のソース電極、および第2のドレイン電極を有する第2のトランジスタと、容量素子と、を有し、第2のトランジスタは、酸化物半導体材料を含んで構成され、第1のゲート電極と、第2のソース電極または第2のドレイン電極の一方と、容量素子の電極の一方とは、電気的に接続され、ソース-ビット線の一と、第1のソース電極とは、電気的に接続され、該ソース-ビット線の一と隣り合うソース-ビット線と、第1のドレイン電極とは、電気的に接続され、第1の信号線の一と、第2のソース電極または第2のドレイン電極の他方とは、電気的に接続され、第2の信号線の一と、第2のゲート電極とは、電気的に接続され、ワード線の一と、容量素子の電極の他方とは電気的に接続された半導体装置である。なお、ソース-ビット線はn1本nは自然数、第1の信号線はn本、第2の信号線はm本mは自然数、ワード線はm本、メモリセルはm×n個とするのが好ましい。開示する発明の別の一態様は、列方向に伸長された複数のソース-ビット線と、行方向に伸長された複数の第1の信号線と、列方向に伸長された複数の第2の信号線と、行方向に伸長された複数のワード線と、ソース-ビット線の間に、並列に接続された複数のメモリセルと、ソース-ビット線と電気的に接続された第1の駆動回路と、第1の信号線と電気的に接続された第2の駆動回路と、第2の信号線と電気的に接続された第3の駆動回路と、ワード線と電気的に接続された第4の駆動回路と、を有し、ソース-ビット線の一は、同じ行で隣り合う2つのメモリセルで共有され、メモリセルの一は、第1のゲート電極、第1のソース電極、および第1のドレイン電極を有する第1のトランジスタと、第2のゲート電極、第2のソース電極、および第2のドレイン電極を有する第2のトランジスタと、容量素子と、を有し、第2のトランジスタは、酸化物半導体材料を含んで構成され、第1のゲート電極と、第2のソース電極または第2のドレイン電極の一方と、容量素子の電極の一方とは、電気的に接続され、ソース-ビット線の一と、第1のソース電極とは、電気的に接続され、該ソース-ビット線の一と隣り合うソース-ビット線と、第1のドレイン電極とは、電気的に接続され、第1の信号線の一と、第2のソース電極または第2のドレイン電極の他方とは、電気的に接続され、第2の信号線の一と、第2のゲート電極とは、電気的に接続され、ワード線の一と、容量素子の電極の他方とは電気的に接続された半導体装置である。なお、ソース-ビット線はn1本nは自然数、第1の信号線はm本mは自然数、第2の信号線はn本、ワード線はm本、メモリセルはm×n個とするのが好ましい。また、第1のトランジスタは、単結晶シリコンを用いて構成するのが好ましい。また、第1のトランジスタは、酸化物半導体以外の半導体材料が用いられた第1のチャネル形成領域と、チャネル形成領域を挟むように設けられた不純物領域と、チャネル形成領域上の第1のゲート絶縁層と、第1のゲート絶縁層上の第1のゲート電極と、不純物領域と電気的に接続された第1のソース電極および第1のドレイン電極と、を有するのが好ましい。なお、上記においては、酸化物半導体材料を用いてトランジスタを構成しているが、開示する発明はこれに限定されない。酸化物半導体材料と同等のオフ電流特性が実現できる材料、例えば、炭化シリコンをはじめとするワイドギャップ材料より具体的には、例えば、エネルギーギャップEgが3eVより大きい半導体材料などを適用しても良い。第2のトランジスタは、第1のトランジスタの上方の第2のソース電極および第2のドレイン電極と、酸化物半導体材料が用いられ、第2のソース電極および第2のドレイン電極と電気的に接続された第2のチャネル形成領域と、第2のチャネル形成領域上の第2のゲート絶縁層と、第2のゲート絶縁層上の第2のゲート電極と、を有するのが好ましい。容量素子は、第2のソース電極または第2のドレイン電極と、酸化物半導体層と、第2のゲート絶縁層と、第2のゲート絶縁層上の容量素子用電極と、によって構成されるのが好ましい。なお、本明細書において上や下という用語は、構成要素の位置関係が直上または直下であることを限定するものではない。例えば、ゲート絶縁層上のゲート電極の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。また、上下という用語は説明の便宜のために用いる表現に過ぎず、特に言及する場合を除き、その上下を入れ替えたものも含む。また、本明細書において電極や配線という用語は、これらの構成要素を機能的に限定するものではない。例えば、電極は配線の一部として用いられることがあり、その逆もまた同様である。さらに、電極や配線という用語は、複数の電極や配線が一体となって形成されている場合なども含む。また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。なお、本明細書において、電気的に接続には、何らかの電気的作用を有するものを介して接続されている場合が含まれる。ここで、何らかの電気的作用を有するものは、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、何らかの電気的作用を有するものには、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。また、開示する発明に係る半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティング浮遊ゲートへの電子の注入や、フローティング浮遊ゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化が生じることがない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態の切り替えによって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるため、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作例えば、情報の読み出し動作の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路論理回路、駆動回路などを好適に実現することが可能である。このように、酸化物半導体以外の材料を用いたトランジスタと、酸化物半導体を用いたトランジスタとを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面において示す各構成の、位置、大きさ、範囲などは、理解を容易にするため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面に開示された位置、大きさ、範囲などに限定されない。なお、本明細書における第1、第2、第3などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。実施の形態1本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成およびその動作について、図1を参照して説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、OSの符号を併せて付す場合がある。図1Aに示す半導体装置において、第1の配線1stLine:ソース線SLとも呼ぶとトランジスタ160のソース電極とは、電気的に接続され、第2の配線2ndLine:ビット線BLとも呼ぶとトランジスタ160のドレイン電極とは、電気的に接続されている。また、トランジスタ160のゲート電極と、トランジスタ162のソース電極またはドレイン電極の一方は、容量素子164の電極の一方と電気的に接続され、第3の配線3rdLine:第1の信号線S1とも呼ぶとトランジスタ162のソース電極またはドレイン電極の他方とは、電気的に接続され、第4の配線4thLine:第2の信号線S2とも呼ぶと、トランジスタ162のゲート電極とは、電気的に接続されている。そして、第5の配線5thLine:ワード線WLとも呼ぶと、容量素子164の電極の他方は電気的に接続されている。ここで、トランジスタ162には、酸化物半導体を用いたトランジスタが適用される。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ162をオフ状態とすることで、トランジスタ160のゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子164を有することにより、トランジスタ160のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。なお、酸化物半導体を用いたトランジスタ162は、チャネル長Lを10nm以上1000nm以下としているため、消費電力が小さく、動作速度もきわめて高いという特徴を有する。図1Aに示す半導体装置では、トランジスタ160のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。はじめに、情報の書き込みおよび保持について説明する。まず、第4の配線の電位を、トランジスタ162がオン状態となる電位にして、トランジスタ162をオン状態とする。これにより、第3の配線の電位が、トランジスタ160のゲート電極、および容量素子164に与えられる。すなわち、トランジスタ160のゲート電極には、所定の電荷が与えられる書き込み。ここでは、異なる二つの電位レベルを与える電荷以下Lowレベル電荷、Highレベル電荷というのいずれかが与えられるものとする。その後、第4の配線の電位を、トランジスタ162がオフ状態となる電位にして、トランジスタ162をオフ状態とすることにより、トランジスタ160のゲート電極に与えられた電荷が保持される保持。トランジスタ162のオフ電流は極めて小さいから、トランジスタ160のゲート電極の電荷は長時間にわたって保持される。次に、情報の読み出しについて説明する。第1の配線に所定の電位定電位を与えた状態で、第5の配線に適切な電位読み出し電位を与えると、トランジスタ160のゲート電極に保持された電荷量に応じて、第2の配線は異なる電位をとる。一般に、トランジスタ160をnチャネル型とすると、トランジスタ160のゲート電極にHighレベル電荷が与えられている場合の見かけのしきい値Vth_Hは、トランジスタ160のゲート電極にLowレベル電荷が与えられている場合の見かけのしきい値Vth_Lより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ160をオン状態とするために必要な第5の配線の電位をいうものとする。したがって、第5の配線の電位をVth_HとVth_Lの中間の電位V0とすることにより、トランジスタ160のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Highレベル電荷が与えられていた場合には、第5の配線の電位がV0>Vth_Hとなれば、トランジスタ160はオン状態となる。Lowレベル電荷が与えられていた場合には、第5の配線の電位がV0<Vth_Lとなっても、トランジスタ160はオフ状態のままである。このため、第2の配線の電位を見ることで、保持されている情報を読み出すことができる。なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さないようにするには、各メモリセルのトランジスタ160がそれぞれ並列に接続されている場合には、読み出しの対象ではないメモリセルの第5の配線に対して、ゲート電極の状態にかかわらずトランジスタ160がオフ状態となるような電位、つまり、Vth_Hより小さい電位を第5の配線に与えればよい。また、各メモリセルのトランジスタ160がそれぞれ直列に接続されている場合には、読み出しの対象ではないメモリセルの第5の配線に対して、ゲート電極の状態にかかわらずトランジスタ160がオン状態となるような電位、つまり、Vth_Lより大きい電位を与えればよい。次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第4の配線の電位を、トランジスタ162がオン状態となる電位にして、トランジスタ162をオン状態とする。これにより、第3の配線の電位新たな情報に係る電位が、トランジスタ160のゲート電極および容量素子164に与えられる。その後、第4の配線の電位を、トランジスタ162がオフ状態となる電位にして、トランジスタ162をオフ状態とすることにより、トランジスタ160のゲート電極は、新たな情報に係る電荷が与えられた状態となる。このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高い電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。なお、トランジスタ162のソース電極またはドレイン電極は、トランジスタ160のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。このため、図中、トランジスタ162のソース電極またはドレイン電極とトランジスタ160のゲート電極が電気的に接続される部位をフローティングゲート部FGと呼ぶ場合がある。トランジスタ162がオフの場合、当該フローティングゲート部FGは絶縁体中に埋設されていると見ることができ、フローティングゲート部FGには電荷が保持される。酸化物半導体を用いたトランジスタ162のオフ電流は、シリコンなどで形成されるトランジスタの10万分の1以下であるため、トランジスタ162のリークによる、フローティングゲート部FGに蓄積される電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ162により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。例えば、トランジスタ162の室温でのオフ電流が10zA/μm1zAゼプトアンペアは1×10-21A以下であり、容量素子164の容量値が10fF程度である場合には、104秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。また、この場合、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜トンネル絶縁膜の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。図1Aに示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素が抵抗および容量を含むものとして、図1Bのように考えることが可能である。つまり、図1Bでは、トランジスタ160および容量素子164が、それぞれ、抵抗および容量を含んで構成されると考えていることになる。R1およびC1は、それぞれ、容量素子164の抵抗値および容量値であり、抵抗値R1は、容量素子164を構成する絶縁層による抵抗値に相当する。また、R2およびC2は、それぞれ、トランジスタ160の抵抗値および容量値であり、抵抗値R2はトランジスタ160がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値C2はいわゆるゲート容量ゲート電極と、ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形成領域との間に形成される容量値に相当する。トランジスタ162がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値実効抵抗とも呼ぶをROSとすると、トランジスタ162のゲートリークが十分に小さい条件において、R1およびR2が、R1≧ROS、R2≧ROSを満たす場合には、電荷の保持期間情報の保持期間ということもできるは、主としてトランジスタ162のオフ電流によって決定されることになる。逆に、当該条件を満たさない場合には、トランジスタ162のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。トランジスタ162のオフ電流以外のリーク電流例えば、ソース電極とゲート電極の間において生じるリーク電流等が大きいためである。このことから、本実施の形態において開示する半導体装置は、上述の関係を満たすものであることが望ましいといえる。一方で、C1とC2は、C1≧C2の関係を満たすことが望ましい。C1を大きくすることで、第5の配線によってフローティングゲート部FGの電位を制御する際例えば、読み出しの際に、第5の配線の電位の変動を低く抑えることができるためである。上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、R1およびR2は、トランジスタ160やトランジスタ162のゲート絶縁層によって制御される。C1およびC2についても同様である。よって、ゲート絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。本実施の形態で示す半導体装置においては、フローティングゲート部FGが、フラッシュメモリ等のフローティングゲート型のトランジスタのフローティングゲートと同等の作用をするが、本実施の形態のフローティングゲート部FGは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有する。フラッシュメモリでは、コントロールゲートに印加される電圧が高いため、その電位の影響が、隣接するセルのフローティングゲートにおよぶことを防ぐために、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。また、フラッシュメモリの上記原理によって、絶縁膜の劣化が進行し、書き換え回数の限界104~105回程度という別の問題も生じる。開示する発明に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。また、トンネル電流による電荷の注入を用いないため、メモリセルの劣化の原因が存在しない。つまり、フラッシュメモリと比較して高い耐久性および信頼性を有することになる。また、高電界が不要であり、大型の周辺回路昇圧回路などが不要である点も、フラッシュメモリに対するアドバンテージである。なお、C1を構成する絶縁層の比誘電率εr1と、C2を構成する絶縁層の比誘電率εr2とを異ならせる場合には、C1の面積S1と、C2の面積S2とが、2S2≧S1望ましくはS2≧S1を満たしつつ、C1≧C2を実現することが容易である。具体的には、例えば、C1においては、酸化ハフニウムなどのhigh-k材料でなる膜、または酸化ハフニウムなどのhigh-k材料でなる膜と酸化物半導体でなる膜との積層構造を採用してεr1を10以上、好ましくは15以上とし、C2においては、酸化シリコンを採用して、εr2=3~4とすることができる。このような構成を併せて用いることで、開示する発明に係る半導体装置の、より一層の高集積化が可能である。なお、上記説明は、電子を多数キャリアとするn型トランジスタnチャネル型トランジスタを用いる場合についてのものであるが、n型トランジスタに代えて、正孔を多数キャリアとするp型トランジスタを用いることができるのはいうまでもない。以上示したように、開示する発明の一態様の半導体装置は、オフ状態でのソースとドレイン間のリーク電流オフ電流が少ない書き込み用トランジスタ、該書き込み用トランジスタと異なる半導体材料を用いた読み出し用トランジスタ及び容量素子を含む不揮発性のメモリセルを有している。書き込み用トランジスタのオフ電流は、使用時の温度例えば、25°Cで好ましくは100zA1×10-19A以下、より好ましくは10zA1×10-20A以下、さらに好ましくは、1zA1×10-21A以下であることが望ましい。通常のシリコンでは、上述のように低いオフ電流を得ることは困難であるが、酸化物半導体を適切な条件で加工して得られたトランジスタにおいては達成しうる。このため、書き込み用トランジスタとして、酸化物半導体を含むトランジスタを用いることが好ましい。さらに酸化物半導体を用いたトランジスタはサブスレッショルドスイング値S値が小さいため、比較的移動度が低くてもスイッチング速度を十分大きくすることが可能である。よって、該トランジスタを書き込み用トランジスタとして用いることで、フローティングゲート部FGに与えられる書き込みパルスの立ち上がりを極めて急峻にすることができる。また、オフ電流が小さいため、フローティングゲート部FGに保持させる電荷量を少なくすることが可能である。つまり、酸化物半導体を用いたトランジスタを書き込み用トランジスタとして用いることで、情報の書き換えを高速に行うことができる。読み出し用トランジスタとしては、オフ電流についての制限はないが、読み出しの速度を速くするために、高速で動作するトランジスタを用いるのが望ましい。例えば、読み出し用トランジスタとしてスイッチング速度が1ナノ秒以下のトランジスタを用いるのが好ましい。メモリセルへの情報の書き込みは、書き込み用トランジスタをオン状態とすることにより、書き込み用トランジスタのソース電極またはドレイン電極の一方と、容量素子の電極の一方と、読み出し用トランジスタのゲート電極とが電気的に接続されたノードに電位を供給し、その後、書き込み用トランジスタをオフ状態とすることにより、ノードに所定量の電荷を保持させることで行う。ここで、書き込み用トランジスタのオフ電流は極めて小さいため、ノードに供給された電荷は長時間にわたって保持される。オフ電流が例えば実質的に0であれば、従来のDRAMで必要とされたリフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低く例えば、一ヶ月乃至一年に一度程度することが可能となり、半導体装置の消費電力を十分に低減することができる。また、メモリセルへの再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。また、従来のフローティングゲート型トランジスタで書き込みや消去の際に必要とされた高い電圧を必要としないため、半導体装置の消費電力をさらに低減することができる。本実施の形態に係るメモリセルに印加される電圧メモリセルの各端子に同時に印加される電位の最大のものと最小のものの差の最大値は、2段階1ビットの情報を書き込む場合、一つのメモリセルにおいて、5V以下、好ましくは3V以下である。開示する発明に係る半導体装置に配置されるメモリセルは、書き込み用トランジスタと、読み出し用トランジスタと、容量素子とを含んでいればよく、また、容量素子の面積は小さくても動作可能である。したがって、メモリセルあたりの面積を、例えば、1メモリセルあたり6つのトランジスタを必要とするSRAMと比較して、十分に小さくすることが可能であり、半導体装置においてメモリセルを高密度で配置することができる。また、従来のフローティングゲート型トランジスタでは、書き込み時にゲート絶縁膜トンネル絶縁膜中を電荷が移動するために、該ゲート絶縁膜トンネル絶縁膜の劣化が不可避であった。しかしながら、本発明の一態様に係るメモリセルにおいては、書き込み用トランジスタのスイッチング動作により情報の書き込みがなされるため、従来問題とされていたゲート絶縁膜の劣化を解消することができる。これは、原理的な書き込み回数の制限が存在せず、書き換え耐性が極めて高いことを意味するものである。例えば、本発明の一態様に係るメモリセルは、1×109回10億回以上の書き込み後であっても、電流-電圧特性に劣化が見られない。さらに、メモリセルの書き込み用トランジスタとして酸化物半導体を用いたトランジスタを用いる場合、酸化物半導体は、エネルギーギャップが3.0~3.5eVと大きく熱励起キャリアが極めて少ないこともあり、例えば、150°Cもの高温環境下でもメモリセルの電流-電圧特性に劣化が見られない。本発明者らは、鋭意研究の結果、酸化物半導体を用いたトランジスタは、150°Cの高温下であっても電流-電圧特性の劣化を起こさず、且つオフ電流が100zA以下と極めて小さいという優れた電流-電圧特性を有することを初めて見出した。開示する発明の一態様は、このような優れた電流-電圧特性を有するトランジスタをメモリセルの書き込み用トランジスタとして適用し、従来にない特徴を有する半導体装置を提供するものである。なお、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態2本実施の形態では、先の実施の形態において説明した半導体装置の応用例の一について説明する。具体的には、先の実施の形態において説明した半導体装置をマトリクス状に配列した半導体装置の一例について説明する。図2にm×nビットの記憶容量を有する半導体装置の回路図の一例を示す。本発明の一態様に係る半導体装置は、m本のワード線WL、及びm本の第2の信号線S2と、n1本のソース-ビット線SL-BL、n本の第1の信号線S1と、複数のメモリセル1100が縦m個行×横n個列m、nは自然数のマトリクス状に配置されたメモリセルアレイと、第1の駆動回路1111、第2の駆動回路1112、第3の駆動回路1113、第4の駆動回路1114といった周辺回路によって構成されている。ここで、メモリセル1100としては、先の実施の形態において説明した構成図1Aに示される構成が適用される。なお、図2に示すように、本実施の形態においては、ソース-ビット線SL-BL及び第1の信号線S1を列方向に伸長するように設け、ワード線、及び第2の信号線S2を行方向に伸長するように設けるが、これに限られるものではない。各メモリセル1100は、第1のトランジスタ、第2のトランジスタ、容量素子をそれぞれ有している。第1のトランジスタのゲート電極と、第2のトランジスタのソース電極またはドレイン電極の一方と、容量素子の電極の一方とは、接続され、ソース-ビット線SL-BLと、第1のトランジスタのソース電極とは、接続され、該ソース-ビット線SL-BLと隣り合うソース線-ビット線と、第1のトランジスタのドレイン電極とは、接続され、第1の信号線S1と、第2のトランジスタのソース電極またはドレイン電極の他方とは、接続され、第2の信号線S2と、第2のトランジスタのゲート電極とは、接続され、ワード線と、容量素子の電極の他方とは、接続されている。つまり、メモリセル1100は、隣り合うソース-ビット線SL-BL間に、並列に接続されている。例えば、i行j列のメモリセル1100i,jiは1以上m以下の整数、jは1以上n以下の整数は、ソース-ビット線SL-BLj、ソース-ビット線SL-BLj1、第1の信号線S1jワード線WLi、第2の信号線S2i、にそれぞれ接続されている。ここで、ソース-ビット線SL-BLjは、メモリセル1100i,jとメモリセル1100i,j-1とで共有され、ソース-ビット線SL-BLj1は、メモリセル1100i,j1とメモリセル1100i,jとで共有される。つまり、ソース-ビット線SL-BLは、同じ行で隣り合うメモリセル1100の一方においてはソース線として機能し、他方においてはビット線として機能する。なお、これらの機能は、各ソース-ビット線SL-BLに固定されるものではなく、互いにこれらの機能を入れ替えてもよい。また、端に位置するソース-ビット線SL-BL1、SL-BLn1は、それぞれ、メモリセル1100i,1及びメモリセル1100i,nだけに接続される。ソース-ビット線SL-BLは第1の駆動回路1111と接続されており、第1の信号線S1は第2の駆動回路1112と接続されており、第2の信号線S2は第3の駆動回路1113と接続されており、ワード線WLは、第4の駆動回路1114と接続されている。なお、ここでは、第1の駆動回路1111、第2の駆動回路1112、第3の駆動回路1113、第4の駆動回路1114は、それぞれ独立に設けているが、開示する発明はこれに限定されない。いずれか一、または複数の機能を有する駆動回路を用いても良い。次に、書き込み動作および読み出し動作について説明する。図3は、書き込み動作および読出し動作のタイミングチャートの一例である。なお、本実施の形態に示す半導体装置は、書き込み動作と読み出し動作をメモリセルアレイの行ごとに行うことができる。よって、本実施の形態に示す半導体装置は、データの書き込みと読み出しをスムーズに行うことができる。なお、ここでは、理解を容易にするため、2行×4列のメモリセルアレイで構成される半導体装置の動作について説明するが、開示する発明はこれに限定されない。第1行目のメモリセル11001,1、メモリセル11001,2、メモリセル11001,3、およびメモリセル11001,4への書き込みと、第1行目のメモリセル11001,1、メモリセル11001,2、メモリセル11001,3、およびメモリセル11001,4からの読み出しとを行う場合について説明する。なお、以下では、メモリセル1,1へ書き込むデータを1、メモリセル1,2へ書き込むデータを0、メモリセル1,3へ書き込むデータを1、メモリセル1,4へ書き込むデータを0とする場合について説明する。はじめに、書き込み動作について説明する。まず、第1行目の第2の信号線S21に電位VHを与え、第1行目の第2のトランジスタをオン状態とする。また、第2行目の第2の信号線S22に電位0Vを与え、他の行の第2のトランジスタをオフ状態とする。また、第1列目の第1の信号線S11に電位V2を与え、第2列目の第1の信号線S12に電位0Vを与え、第3列目の第1の信号線S13に電位V2を与え、第4列目の第1の信号線S11に電位0Vを与える。その結果、メモリセル1,1のフローティングゲート部FGには電位V2が、メモリセル1,2のフローティングゲート部FGには電位0Vが、メモリセル1,3のフローティングゲート部FGには電位V2が、メモリセル1,4のフローティングゲート部FGには電位0Vが、それぞれ与えられる。ここでは、電位V2は第1のトランジスタのしきい値より高い電位とする。そして、第1行目の第2の信号線S21の電位を0Vとして、第1行目の各メモリセルの第2のトランジスタをオフ状態とすることで、書き込みを終了する。なお、書き込み動作の間、ワード線WL1、WL2の電位は0Vとしておく。また、書き込み終了時には、第1の信号線S1の電位を変化させる前に第1行目の第2の信号線S21を電位0Vとする。書き込み後において、ワード線WLに接続される端子を制御ゲート電極、第1のトランジスタのソース電極をソース電極、第1のトランジスタのドレイン電極をドレイン電極、とそれぞれ見なしたメモリセルのしきい値は、データ0の場合にはVw0、データ1の場合にはVw1となる。ここで、メモリセルのしきい値とは、第1のトランジスタのソース電極とドレイン電極の間の抵抗状態が変化する、ワード線WLに接続される端子の電圧をいうものとする。なお、ここでは、Vw0>0>Vw1とする。次に、読み出し動作について説明する。第1行目のメモリセルについて、最初にメモリセル1,2、メモリセル1,3の読み出しを行い、次にメモリセル1,1、メモリセル1,4の読み出しを行う。なお、ソース-ビット線SL-BL2及びソース-ビット線SL-BL4には、図4に示す読み出し回路が電気的に接続されているとする。図4に示す読み出し回路では、ソース-ビット線SL-BLが、リードイネーブル信号RE信号によって制御されるスイッチを介して、クロックドインバータと、電位V1を与えられた配線にダイオード接続されたトランジスタと、に接続されている。まず、メモリセル1,2、メモリセル1,3の読み出し動作について説明する。第1行目のワード線WL1に電位0Vを与え、第2行目のワード線WL2には電位VLを与える。電位VLはしきい値Vw1より低い電位とする。ワード線WL1を電位0Vとすると、第1行目において、データ0が保持されているメモリセルの第1のトランジスタはオフ状態、データ1が保持されているメモリセルの第1のトランジスタはオン状態となる。ワード線WL2を電位VLとすると、第2行目において、データ0、1のいずれが保持されているメモリセルであっても、第1のトランジスタはオフ状態となる。その結果、ソース-ビット線SL-BL1、SL-BL2間は、メモリセル1,1の第1のトランジスタがオン状態であるため低抵抗状態となり、ソース-ビット線SL-BL2、SL-BL3間は、メモリセル1,2の第1のトランジスタがオフ状態であるため高抵抗状態となり、ソース-ビット線SL-BL3、SL-BL4間は、メモリセル1,3の第1のトランジスタがオン状態であるため低抵抗状態となり、ソース-ビット線SL-BL4、SL-BL5間は、メモリセル1,4の第1のトランジスタがオフ状態であるため高抵抗状態となる。そして、メモリセル1,2およびメモリセル1,3を読み出すために、ソース-ビット線SL-BL1に電位V3、ソース-ビット線SL-BL3に電位0V、ソース-ビット線SL-BL5に電位V3を与える。また、リードイネーブル信号RE信号をアサート活性状態とする。ここで、ソース-ビット線SL-BL2、SL-BL3間は高抵抗状態なので、ソース-ビット線SL-BL2は高電位に保たれ、メモリセル1,2が保持するデータ0が読み出される。また、ソース-ビット線SL-BL3、SL-BL4間は低抵抗状態なので、ソース-ビット線SL-BL4に低電位が与えられ、メモリセル1,3が保持するデータ1が読み出される。しかし、ソース-ビット線SL-BL2に接続される読み出し回路の出力は、ソース-ビット線SL-BL2、SL-BL3間の抵抗状態だけでなく、ソース-ビット線SL-BL1、SL-BL2間の抵抗状態にも依存する。ソース-ビット線SL-BL1、SL-BL2間が高抵抗状態であれば、ソース-ビット線SL-BL1の電位が読み出し回路に与える影響は小さいため、ソース-ビット線SL-BL1の電位に依らず、ソース-ビット線SL-BL2、SL-BL3間の抵抗状態の違いを読み出すことが可能である。だが、ソース-ビット線SL-BL1、SL-BL2間が低抵抗状態であれば、ソース-ビット線SL-BL1の電位が読み出し回路に影響を与えてしまう。また、同様に、ソース-ビット線SL-BL4に接続される読み出し回路の出力は、ソース-ビット線SL-BL3、SL-BL4間の抵抗状態だけでなく、ソース-ビット線SL-BL4、SL-BL5間の抵抗状態にも依存する。例えば、ソース-ビット線SL-BL1、SL-BL2間が低抵抗状態である場合に、ソース-ビット線SL-BL1に電位0V程度以下の低電位を与えると、ソース-ビット線SL-BL2、SL-BL3間の抵抗状態に関わらず、ソース-ビット線SL-BL2の電位は低電位となる。よって、メモリセル1,2はデータ0を保持しているにも関わらず、ソース-ビット線SL-BL2に接続された読み出し回路でデータ1が読み出される傾向が高くなってしまう。また、ソース-ビット線SL-BL4、SL-BL5間が低抵抗状態である場合は、ソース-ビット線SL-BL5に電位V1程度以上の高電位を与えると、ソース-ビット線SL-BL3、SL-BL4間の抵抗状態に関わらず、ソース-ビット線SL-BL4の電位は高電位となる。よって、メモリセル1,3はデータ1を保持しているにも関わらず、ソース-ビット線SL-BL4に接続された読み出し回路でデータ0が読み出される傾向が高くなってしまう。つまり、ソース-ビット線SL-BL1、SL-BL5の電位が高いほどデータ0が読み出される傾向が高くなり、ソース-ビット線SL-BL1、SL-BL5の電位が低いほどデータ1が読み出される傾向が高くなる。従って、ソース-ビット線SL-BL1、SL-BL5に与える電位V3を電位0Vと電位V1の間の適切な電位とすれば、読み出し回路の出力をソース-ビット線SL-BL1、SL-BL5が接続されない場合と同じとすることができ、メモリセル1,2、及びメモリセル1,3の抵抗状態の違いを正しく読み出すことができる。具体的には、電位V3は、電位0Vと電位V1の間の電位とすることが好ましく、例えば1/2V1程度にすればよい。こうすることで、メモリセル1,2が保持するデータを、ソース-ビット線SL-BL2に接続される読み出し回路で読み出すことができる。同様に、メモリセル1,3が保持するデータを、ソース-ビット線SL-BL4に接続される読み出し回路で読み出すことができる。読み出し回路として、図4に示す回路を用いる場合の出力電位について説明する。本実施の形態においては、ソース-ビット線SL-BL1、SL-BL2間は低抵抗状態、ソース-ビット線SL-BL2、SL-BL3間は高抵抗状態であるため、電位V3を1/2V1とすると、クロックドインバータには1/2V1より高い電位が入力され、出力D1はLowとなる。ソース-ビット線SL-BL3、ソース-ビット線SL-BL4間は低抵抗状態、ソース-ビット線SL-BL4、ソース-ビット線SL-BL5間は高抵抗状態であるため、電位V3を1/2V1とすると、クロックドインバータには低電位が入力され、出力D2はHighとなる。なお、読み出し動作の間、第2の信号線S21には電位0Vを、第2の信号線S22には電位VLを与え、第2のトランジスタを全てオフ状態としておく。第1行目のフローティングゲート部FGの電位は0VまたはV2であるから、第2の信号線S21を電位0Vとすることで第1行目の第2のトランジスタを全てオフ状態とすることができる。一方、第2行目のフローティングゲート部FGの電位は、ワード線WL2に電位VLが与えられると、書き込み直後の電位より低い電位となってしまう。これにより、第2のトランジスタがオン状態となることを防止するために、第2の信号線S22をワード線WL2と同じ低電位電位VLとする。以上により、第2のトランジスタを全てオフ状態とすることができる。次に、メモリセル1,1、メモリセル1,4の読み出し動作について説明する。メモリセル1,2、メモリセル1,3の読み出し動作と同様に、第1行目のワード線WL1に電位0Vを与え、第2行目のワード線WL2には電位VLを与える。電位VLはしきい値Vw1より低い電位とする。ワード線WL1を電位0Vとすると、第1行目において、データ0が保持されているメモリセルの第1のトランジスタはオフ状態、データ1が保持されているメモリセルの第1のトランジスタはオン状態となる。ワード線WL2を電位VLとすると、第2行目において、データ0、1のいずれが保持されているメモリセルであっても、第1のトランジスタはオフ状態となる。その結果、ソース-ビット線SL-BL1、SL-BL2間は、メモリセル1,1の第1のトランジスタがオン状態であるため低抵抗状態となり、ソース-ビット線SL-BL2、SL-BL3間は、メモリセル1,2の第1のトランジスタがオフ状態であるため高抵抗状態となり、ソース-ビット線SL-BL3、SL-BL4間は、メモリセル1,3の第1のトランジスタがオン状態であるため低抵抗状態となり、ソース-ビット線SL-BL4、SL-BL5間は、メモリセル1,4の第1のトランジスタがオフ状態であるため高抵抗状態となる。そして、メモリセル1,1およびメモリセル1,4を読み出すために、ソース-ビット線SL-BL1に電位0V、ソース-ビット線SL-BL3に電位V3、ソース-ビット線SL-BL5に電位0Vを与える。また、リードイネーブル信号RE信号をアサート活性状態とする。メモリセル1,2、メモリセル1,3の読み出し動作と同様に、ソース-ビット線SL-BL2に接続される読み出し回路の出力は、ソース-ビット線SL-BL1、SL-BL2間の抵抗状態だけでなく、ソース-ビット線SL-BL2、SL-BL3間の抵抗状態にも依存する。また、ソース-ビット線SL-BL4に接続される読み出し回路の出力は、ソース-ビット線SL-BL4、SL-BL5間の抵抗状態だけでなく、ソース-ビット線SL-BL3、SL-BL4間の抵抗状態にも依存する。よって、メモリセル1,2、メモリセル1,3の読み出し動作と同様に、ソース-ビット線SL-BL3の電位が高いほどデータ0が読み出される傾向が高くなり、ソース-ビット線SL-BL3の電位が低いほどデータ1が読み出される傾向が高くなる。従って、ソース-ビット線SL-BL3に与える電位V3を電位0Vと電位V1の間の適切な電位とすれば、読み出し回路の出力をソース-ビット線SL-BL3が接続されない場合と同じとすることができ、メモリセル1,1、及びメモリセル1,4の抵抗状態の違いを正しく読み出すことができる。具体的には、電位V3は、電位0Vと電位V1の間の電位とすることが好ましく、例えば1/2V1程度にすればよい。こうすることで、メモリセル1,1が保持するデータを、ソース-ビット線SL-BL2に接続される読み出し回路で読み出すことができる。同様に、メモリセル1,4が保持するデータを、ソース-ビット線SL-BL4に接続される読み出し回路で読み出すことができる。読み出し回路として、図4に示す回路を用いる場合の出力電位について説明する。電位V3は例えば1/2V1とすることができる。本実施の形態においては、ソース-ビット線SL-BL1、SL-BL2間は低抵抗状態、ソース-ビット線SL-BL2、SL-BL3間は高抵抗状態であるため、電位V3を1/2V1とすると、クロックドインバータには低電位が入力され、出力D1はHighとなる。ソース-ビット線SL-BL3、SL-BL4間は低抵抗状態、ソース-ビット線SL-BL4、SL-BL5間は高抵抗状態であるため、電位V3を1/2V1とすると、クロックドインバータには1/2V1より高い電位が入力され、出力D2はLowとなる。動作電位は、例えば、V1=2V、V2=1.5V、V3=1V、VH=2V、VL=-2Vとすることができる。このような構造の半導体装置を作製することにより、ソース線SLとビット線BLを一本のソース-ビット線SL-BLで兼ねることができるので、メモリセル一個あたりの配線数を削減することができる。これにより、メモリセルの占有面積を低減し、半導体装置の単位面積あたりの記憶容量を増大することができる。図2に示す半導体装置に、オフ電流が極めて小さい酸化物半導体装置を用いることにより、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。また、図2に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。そのため、図2に示す半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態の切り替えによって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるため、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作例えば、情報の読み出し動作の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路論理回路、駆動回路などを好適に実現することが可能である。このように、酸化物半導体以外の材料を用いたトランジスタと、酸化物半導体を用いたトランジスタとを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態3本実施の形態では、先の実施の形態において説明した半導体装置をマトリクス状に配列した半導体装置の別の一例について説明する。以下、先の実施の形態とは異なる部分について説明し、先の実施の形態と同様の部分については詳細な説明を省略する。図5にm×nビットの記憶容量を有する半導体装置の回路図の一例を示す。本実施の形態においては、実施の形態2とは異なり、第2の信号線S2を列方向に伸長するように設け、第1の信号線S1を行方向に伸長するように設ける例について説明する。本発明の一態様に係る半導体装置は、m本のワード線WL、及びm本の第1の信号線S1と、n1本のソース-ビット線SL-BL、n本の第2の信号線S2と、複数のメモリセル1200が縦m個行×横n個列m、nは自然数のマトリクス状に配置されたメモリセルアレイと、第1の駆動回路1211、第2の駆動回路1212、第3の駆動回路1213、第4の駆動回路1214といった周辺回路によって構成されている。ここで、メモリセル1200としては、先の実施の形態において説明した構成図1Aに示される構成が適用される。本実施の形態においては、実施の形態2とは異なり、ソース-ビット線SL-BL及び第2の信号線S2を列方向に伸長するように設け、ワード線WL、及び第1の信号線S1を行方向に伸長するように設ける。各メモリセル1200は、第1のトランジスタ、第2のトランジスタ、容量素子をそれぞれ有している。第1のトランジスタのゲート電極と、第2のトランジスタのソース電極またはドレイン電極の一方と、容量素子の電極の一方とは、接続され、ソース-ビット線SL-BLと、第1のトランジスタのソース電極とは、接続され、該ソース-ビット線SL-BLと隣り合うソース線-ビット線と、第1のトランジスタのドレイン電極とは、接続され、第1の信号線S1と、第2のトランジスタのソース電極またはドレイン電極の他方とは、接続され、第2の信号線S2と、第2のトランジスタのゲート電極とは、接続され、ワード線と、容量素子の電極の他方とは、接続されている。つまり、メモリセル1200は、隣り合うソース-ビット線SL-BL間に、並列に接続されている。例えば、i行j列のメモリセル1200i,jiは1以上m以下の整数、jは1以上n以下の整数は、ソース-ビット線SL-BLj、ソース-ビット線SL-BLj1、第2の信号線S2jワード線WLi、第1の信号線S1i、にそれぞれ接続されている。ここで、ソース-ビット線SL-BLjは、メモリセル1200i,jとメモリセル1200i,j-1とで共有され、ソース-ビット線SL-BLj1は、メモリセル1200i,j1とメモリセル1200i,jとで共有される。つまり、ソース-ビット線SL-BLは、同じ行で隣り合うメモリセル1200の一方においてはソース線として機能し、他方においてはビット線として機能する。なお、これらの機能は、各ソース-ビット線SL-BLに固定されるものではなく、互いにこれらの機能を入れ替えてもよい。また、端に位置するソース-ビット線SL-BL1、SL-BLn1は、それぞれ、メモリセル1200i,1及びメモリセル1200i,nだけに接続される。ソース-ビット線SL-BLは第1の駆動回路1211と接続されており、第1の信号線S1は第2の駆動回路1212と接続されており、第2の信号線S2は第3の駆動回路1213と接続されており、ワード線WLは、第4の駆動回路1214と接続されている。なお、ここでは、第1の駆動回路1211、第2の駆動回路1212、第3の駆動回路1213、第4の駆動回路1214は、それぞれ独立に設けているが、開示する発明はこれに限定されない。いずれか一、または複数の機能を有する駆動回路を用いても良い。本実施の形態に示す半導体装置の書き込み動作及び読み出し動作は、実施の形態2に示す半導体装置と同様なので、そちらを参照されたい。ただし、本実施の形態に示す半導体装置は、第2の信号線S2が列方向に設けられているので、書き込み動作がメモリセルアレイの列ごとに行われる。このとき、第1の信号線S1とワード線WLに電位を与え、メモリセルの第2のトランジスタのゲート電極-ソース電極間の電圧と、ゲート電極-ドレイン電極間の電圧を同程度にすることにより、書き込みを行う列のメモリセルに選択的にデータを書き込むことができる。よって、本実施の形態に示す半導体装置は、1ビット単位でデータを書き込むことが可能である。このような構造の半導体装置を作製することにより、ソース線SLとビット線BLを一本のソース-ビット線SL-BLで兼ねることができるので、メモリセル一個あたりの配線数を削減することができる。これにより、メモリセルの占有面積を低減し、半導体装置の単位面積あたりの記憶容量を増大することができる。実施の形態2と同様に、図5に示す半導体装置に、オフ電流が極めて小さい酸化物半導体装置を用いることにより、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。また、実施の形態2と同様に、図2に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。そのため、図2に示す半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態の切り替えによって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるため、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作例えば、情報の読み出し動作の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路論理回路、駆動回路などを好適に実現することが可能である。このように、酸化物半導体以外の材料を用いたトランジスタと、酸化物半導体を用いたトランジスタとを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態4本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法について、図6乃至図8を参照して説明する。半導体装置の断面構成および平面構成図6は、半導体装置の構成の一例である。図6Aには、半導体装置の断面を、図6Bには、半導体装置の平面を、それぞれ示す。ここで、図6Aは、図6BのA1-A2およびB1-B2における断面に相当する。図6Aおよび図6Bに示される半導体装置は、下部に酸化物半導体以外の材料を用いたトランジスタ160を有し、上部に酸化物半導体を用いたトランジスタ162を有するものである。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。なお、上記トランジスタは、いずれもnチャネル型トランジスタであるものとして説明するが、pチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体をトランジスタ162に用いる点にあるから、半導体装置の具体的な構成をここで示すものに限定する必要はない。図6A、図6Bにおけるトランジスタ160は、半導体材料例えば、シリコンなどを含む基板100に設けられたチャネル形成領域116と、チャネル形成領域116を挟むように設けられた不純物領域114および高濃度不純物領域120これらをあわせて単に不純物領域とも呼ぶと、チャネル形成領域116上に設けられたゲート絶縁層108と、ゲート絶縁層108上に設けられたゲート電極110と、不純物領域と電気的に接続するソース電極またはドレイン電極130a、およびソース電極またはドレイン電極130bを有する。ここで、ゲート電極110の側面にはサイドウォール絶縁層118が設けられている。また、基板100の、表面に垂直な方向から見てサイドウォール絶縁層118と重ならない領域には、高濃度不純物領域120を有し、高濃度不純物領域120に接する金属化合物領域124が存在する。また、基板100上にはトランジスタ160を囲むように素子分離絶縁層106が設けられており、トランジスタ160を覆うように、層間絶縁層126および層間絶縁層128が設けられている。ソース電極またはドレイン電極130a、およびソース電極またはドレイン電極130bは、層間絶縁層126および層間絶縁層128に形成された開口を通じて、金属化合物領域124と電気的に接続されている。つまり、ソース電極またはドレイン電極130a、およびソース電極またはドレイン電極130bは、金属化合物領域124を介して高濃度不純物領域120および不純物領域114と電気的に接続されている。また、電極130cは、層間絶縁層126および層間絶縁層128に形成された開口を通じて、ゲート電極110と電気的に接続されている。なお、トランジスタ160の集積化などのため、サイドウォール絶縁層118が形成されない場合もある。図6A、図6Bにおけるトランジスタ162は、層間絶縁層128上に設けられたソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142bと、ソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142bと電気的に接続されている酸化物半導体層144と、ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142b、酸化物半導体層144を覆うゲート絶縁層146と、ゲート絶縁層146上に酸化物半導体層144と重畳するように設けられたゲート電極148aと、を有する。ここで、酸化物半導体層144は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されているものであることが望ましい。具体的には、例えば、酸化物半導体層144の水素濃度は5×1019atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下とする。なお、上述の酸化物半導体層144中の水素濃度は、二次イオン質量分析法SIMS:SecondaryIonMassSpectroscopyで測定したものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層144では、キャリア濃度が1×1012/cm3未満、望ましくは、1×1011/cm3未満、より望ましくは1.45×1010/cm3未満となる。例えば、室温でのオフ電流ここでは、単位チャネル幅1μmあたりの値は100zA/μm1zAゼプトアンペアは1×10-21A以下、望ましくは10zA/μm以下となる。このように、i型化真性化または実質的にi型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ162を得ることができる。なお、図6のトランジスタ162では、酸化物半導体層144が島状に加工されないため、加工の際のエッチングによる酸化物半導体層144の汚染を防止できる。容量素子164は、ソース電極またはドレイン電極142a、酸化物半導体層144、ゲート絶縁層146、および電極148b、で構成される。すなわち、ソース電極またはドレイン電極142aは、容量素子164の一方の電極として機能し、電極148bは、容量素子164の他方の電極として機能することになる。なお、図6Aの容量素子164では、酸化物半導体層144とゲート絶縁層146を積層させることにより、ソース電極またはドレイン電極142aと、電極148bとの間の絶縁性を十分に確保することができる。なお、トランジスタ162および容量素子164において、ソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142bの端部は、テーパー形状であることが好ましい。ここで、テーパー角は、例えば、30°以上60°以下とする。なお、テーパー角とは、テーパー形状を有する層例えば、ソース電極またはドレイン電極142aを、その断面基板の表面と直交する面に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142bの端部をテーパー形状とすることにより、酸化物半導体層144の被覆性を向上し、段切れを防止することができるためである。また、トランジスタ162および容量素子164の上には、層間絶縁層150が設けられており、層間絶縁層150上には層間絶縁層152が設けられている。半導体装置の作製方法次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のトランジスタ160の作製方法について図7を参照して説明し、その後、上部のトランジスタ162の作製方法について図8を参照して説明する。下部のトランジスタの作製方法まず、半導体材料を含む基板100を用意する図7A参照。半導体材料を含む基板100としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用することができる。ここでは、半導体材料を含む基板100として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般にSOI基板は、絶縁表面上にシリコン層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含む概念として用いる。つまり、SOI基板が有する半導体層は、シリコン層に限定されない。また、SOI基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。特に、半導体材料を含む基板100として、シリコンなどの単結晶半導体基板を用いることにより、実施の形態2又は実施の形態3に示す半導体装置の読み出し動作を高速化することができる。基板100上には、素子分離絶縁層を形成するためのマスクとなる保護層102を形成する図7A参照。保護層102としては、例えば、酸化シリコンや窒化シリコン、酸窒化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、n型の導電性を付与する不純物元素やp型の導電性を付与する不純物元素を基板100に添加してもよい。半導体がシリコンの場合、n型の導電性を付与する不純物としては、例えば、リンや砒素などを用いることができる。また、p型の導電性を付与する不純物としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。次に、上記の保護層102をマスクとしてエッチングを行い、保護層102に覆われていない領域露出している領域の、基板100の一部を除去する。これにより他の半導体領域と分離された半導体領域104が形成される図7B参照。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。次に、半導体領域104を覆うように絶縁層を形成し、半導体領域104に重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層106を形成する図7B参照。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成される。絶縁層の除去方法としては、CMPなどの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。なお、半導体領域104の形成後、または、素子分離絶縁層106の形成後には、上記保護層102を除去する。次に、半導体領域104上に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。絶縁層は後のゲート絶縁層となるものであり、CVD法やスパッタリング法等を用いて得られる酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムアルミネートHfAlxOyx>0、y>0等を含む膜の単層構造または積層構造とすると良い。他に、高密度プラズマ処理や熱酸化処理によって、半導体領域104の表面を酸化、窒化することにより、上記絶縁層を形成してもよい。高密度プラズマ処理は、例えば、He、Ar、Kr、Xeなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行うことができる。また、絶縁層の厚さは、例えば、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、CVD法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層108、ゲート電極110を形成する図7C参照。次に、ゲート電極110を覆う絶縁層112を形成する図7C参照。そして、半導体領域104にリンPやヒ素Asなどを添加して、浅い接合深さの不純物領域114を形成する図7C参照。なお、ここではn型トランジスタを形成するためにリンやヒ素を添加しているが、p型トランジスタを形成する場合には、硼素BやアルミニウムAlなどの不純物元素を添加すればよい。上記不純物領域114の形成により、半導体領域104のゲート絶縁層108下部には、チャネル形成領域116が形成される図7C参照。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。また、ここでは、絶縁層112を形成した後に不純物領域114を形成する工程を採用しているが、不純物領域114を形成した後に絶縁層112を形成する工程としても良い。次に、サイドウォール絶縁層118を形成する図7D参照。サイドウォール絶縁層118は、絶縁層112を覆うように絶縁層を形成した後に、当該絶縁層に異方性の高いエッチング処理を行うことで、自己整合的に形成することができる。また、この際に、絶縁層112を部分的にエッチングして、ゲート電極110の上面と、不純物領域114の上面を露出させると良い。なお、サイドウォール絶縁層118は、高集積化などの目的のために形成されない場合もある。次に、ゲート電極110、不純物領域114、サイドウォール絶縁層118等を覆うように、絶縁層を形成する。そして、不純物領域114と接する領域に、リンPやヒ素Asなどを添加して、高濃度不純物領域120を形成する図7E参照。その後、上記絶縁層を除去し、ゲート電極110、サイドウォール絶縁層118、高濃度不純物領域120等を覆うように金属層122を形成する図7E参照。当該金属層122は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層122は、半導体領域104を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。次に、熱処理を施して、上記金属層122と半導体材料とを反応させる。これにより、高濃度不純物領域120に接する金属化合物領域124が形成される図7F参照。なお、ゲート電極110として多結晶シリコンなどを用いる場合には、ゲート電極110の金属層122と接触する部分にも、金属化合物領域が形成されることになる。上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物領域124を形成した後には、金属層122は除去する。次に、上述の工程により形成された各構成を覆うように、層間絶縁層126、層間絶縁層128を形成する図7G参照。層間絶縁層126や層間絶縁層128は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。また、ポリイミド、アクリル樹脂等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、層間絶縁層126と層間絶縁層128の積層構造としているが、開示する発明の一態様はこれに限定されない。1層としても良いし、2層以上の積層構造としても良い。層間絶縁層128の形成後には、その表面を、CMPやエッチング処理などによって平坦化しておくことが望ましい。その後、上記層間絶縁層に、金属化合物領域124にまで達する開口を形成し、当該開口に、ソース電極またはドレイン電極130a、ソース電極またはドレイン電極130bを形成する図7H参照。ソース電極またはドレイン電極130aやソース電極またはドレイン電極130bは、例えば、開口を含む領域にPVD法やCVD法などを用いて導電層を形成した後、エッチング処理やCMPといった方法を用いて、上記導電層の一部を除去することにより形成することができる。より具体的には、例えば、開口を含む領域にPVD法によりチタン膜を薄く形成し、CVD法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、PVD法により形成されるチタン膜は、被形成面の酸化膜自然酸化膜などを還元し、下部電極などここでは金属化合物領域124との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。なお、上記導電層の一部を除去してソース電極またはドレイン電極130aやソース電極またはドレイン電極130bを形成する際には、その表面が平坦になるように加工することが望ましい。例えば、開口を含む領域にチタン膜や窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する場合には、その後のCMPによって、不要なタングステン膜、チタン膜、窒化チタン膜などを除去すると共に、その表面の平坦性を向上させることができる。このように、ソース電極またはドレイン電極130a、ソース電極またはドレイン電極130bを含む表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。なお、ここでは、金属化合物領域124と接触するソース電極またはドレイン電極130aやソース電極またはドレイン電極130bのみを示しているが、この工程において、ゲート電極110と接触する電極などをあわせて形成することができる。ソース電極またはドレイン電極130a、ソース電極またはドレイン電極130bとして用いることができる材料について特に限定はなく、各種導電材料を用いることができる。例えば、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料を用いることができる。また、後に行われる熱処理を考慮して、ソース電極またはドレイン電極130a、ソース電極またはドレイン電極130bは、熱処理に耐えうる程度の耐熱性を有する材料を用いて形成することが望ましい。以上により、半導体材料を含む基板100を用いたトランジスタ160が形成される図7H参照。酸化物半導体以外の材料を用いたトランジスタ160は、高速動作が可能である。なお、上記工程の後には、さらに電極や配線、絶縁層などを形成しても良い。配線の構造として、層間絶縁層および導電層の積層構造でなる多層配線構造を採用することにより、高度に集積化した半導体装置を提供することができる。上部のトランジスタの作製方法次に、図8を用いて、層間絶縁層128上にトランジスタ162を作製する工程について説明する。なお、図8は、層間絶縁層128上の各種電極や、トランジスタ162などの作製工程を示すものであるから、トランジスタ162の下部に存在するトランジスタ160等については省略している。まず、層間絶縁層128上に導電層を形成し、該導電層を選択的にエッチングして、ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142bを形成する図8A参照。導電層は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンからから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素、またはこれらを複数組み合わせた材料を用いてもよい。導電層は、単層構造であっても良いし、2層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された2層構造、窒化チタン膜上にチタン膜が積層された2層構造、チタン膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142bへの加工が容易であるというメリットがある。また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウムIn2O3、酸化スズSnO2、酸化亜鉛ZnO、酸化インジウム酸化スズ合金In2O3―SnO2、ITOと略記する場合がある、酸化インジウム酸化亜鉛合金In2O3―ZnO、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。導電層のエッチングは、形成されるソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142bの端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、30°以上60°以下であることが好ましい。ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142bの端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層146の被覆性を向上し、段切れを防止することができる。トランジスタのチャネル長Lは、ソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142bの下端部との間隔によって決定される。なお、チャネル長Lが25nm未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数nm~数10nmと波長の短い超紫外線ExtremeUltravioletを用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長Lを、10nm以上1000nm1μm以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。なお、層間絶縁層128上には、下地として機能する絶縁層を設けても良い。当該絶縁層は、PVD法やCVD法などを用いて形成することができる。また、ソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142bの上には、絶縁層を形成しても良い。当該絶縁層を設けることにより、後に形成されるゲート電極と、ソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142bとの間の寄生容量を低減することが可能である。次に、ソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142bを覆うように、酸化物半導体層144を形成する図8B参照。酸化物半導体層144は、四元系金属酸化物であるIn-Sn-Ga-Zn-O系や、三元系金属酸化物であるIn-Ga-Zn-O系、In-Sn-Zn-O系、In-Al-Zn-O系、Sn-Ga-Zn-O系、Al-Ga-Zn-O系、Sn-Al-Zn-O系や、二元系金属酸化物であるIn-Zn-O系、Sn-Zn-O系、Al-Zn-O系、Zn-Mg-O系、Sn-Mg-O系、In-Mg-O系や、単元系金属酸化物であるIn-O系、Sn-O系、Zn-O系などの酸化物半導体を用いて形成することができる。中でも、In-Ga-Zn-O系の酸化物半導体材料は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体装置に用いる半導体材料としては好適である。In-Ga-Zn-O系の酸化物半導体材料の代表例としては、InGaO3ZnOmm>0、mは非自然数で表記されるものがあり、mが非自然数であることは、ICP-MS分析や、RBS分析を用いて確認することができる。また、Gaに代えてMを用い、InMO3ZnOmm>0、mは非自然数のように表記される酸化物半導体材料がある。ここで、Mは、ガリウムGa、アルミニウムAl、鉄Fe、ニッケルNi、マンガンMn、コバルトCoなどから選ばれた一の金属元素または複数の金属元素を示す。例えば、Mとしては、Ga、GaおよびAl、GaおよびFe、GaおよびNi、GaおよびMn、GaおよびCoなどを適用することができる。なお、上述の組成は結晶構造から導き出されるものであり、あくまでも一例に過ぎないことを付記する。酸化物半導体層144をスパッタ法で作製するためのターゲットとしては、In:Ga:Zn=1:x:yxは0以上、yは0.5以上5以下の組成式で表されるものを用いるのが好適である。例えば、In2O3:Ga2O3:ZnO=1:1:2[mol比]x=1、y=1、の組成比を有するターゲットなどを用いることができる。また、In2O3:Ga2O3:ZnO=1:1:1[mol比]x=1、y=0.5の組成比を有するターゲットや、In2O3:Ga2O3:ZnO=1:1:4[mol比]x=1、y=2の組成比を有するターゲットや、In2O3:Ga2O3:ZnO=1:0:2[mol比]x=0、y=1の組成比を有するターゲットを用いることもできる。本実施の形態では、非晶質構造の酸化物半導体層144を、In-Ga-Zn-O系の酸化物半導体成膜用ターゲットを用いるスパッタ法により形成することとする。酸化物半導体成膜用ターゲット中の金属酸化物の相対密度は80以上、好ましくは95以上、さらに好ましくは99.9以上である。相対密度の高い酸化物半導体成膜用ターゲットを用いることにより、緻密な構造の酸化物半導体層144を形成することが可能である。酸化物半導体層144の形成雰囲気は、希ガス代表的にはアルゴン雰囲気、酸素雰囲気、または、希ガス代表的にはアルゴンと酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度1ppm以下望ましくは濃度10ppb以下にまで除去された高純度ガス雰囲気を用いるのが好適である。酸化物半導体層144の形成の際には、例えば、減圧状態に保持された処理室内に被処理物を保持し、被処理物の温度が100°C以上550°C未満、好ましくは200°C以上400°C以下となるように被処理物を熱する。または、酸化物半導体層144の形成の際の被処理物の温度は、室温としてもよい。そして、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層144を形成する。被処理物を熱しながら酸化物半導体層144を形成することにより、酸化物半導体層144に含まれる不純物を低減することができる。また、スパッタによる損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水などを除去することができるため、酸化物半導体層144中の不純物濃度を低減できる。酸化物半導体層144の形成条件としては、例えば、被処理物とターゲットの間との距離が170mm、圧力が0.4Pa、直流DC電力が0.5kW、雰囲気が酸素酸素の流量比率が100雰囲気、またはアルゴンアルゴン流量比率が100雰囲気、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流DC電源を用いると、成膜時に発生する粉状物質パーティクル、ゴミともいうが軽減でき、膜厚分布も均一となるため好ましい。酸化物半導体層144の厚さは、1nm以上50nm以下、好ましくは1nm以上30nm以下、より好ましくは1nm以上10nm以下とする。このような厚さの酸化物半導体層144を用いることで、微細化に伴う短チャネル効果を抑制することが可能である。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる。なお、酸化物半導体層144をスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、形成表面例えば層間絶縁層128の表面の付着物を除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素雰囲気、ヘリウム雰囲気、酸素雰囲気などによる雰囲気を適用してもよい。その後、酸化物半導体層144に対して、熱処理第1の熱処理を行うことが望ましい。この第1の熱処理によって酸化物半導体層144中の、過剰な水素水や水酸基を含むを除去し、酸化物半導体層の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。第1の熱処理の温度は、例えば、300°C以上550°C未満、または400°C以上500°C以下とする。熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、450°C、1時間の条件で行うことができる。この間、酸化物半導体層144は大気に触れないようにし、水や水素の混入が生じないようにする。熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、LRTALampRapidThermalAnneal装置、GRTAGasRapidThermalAnneal装置等のRTARapidThermalAnneal装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光電磁波の輻射により、被処理物を加熱する装置である。GRTA装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。例えば、第1の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すGRTA処理を行ってもよい。GRTA処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第1の熱処理を行うことで、酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである。なお、不活性ガス雰囲気としては、窒素、または希ガスヘリウム、ネオン、アルゴン等を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、6N99.9999以上、好ましくは7N99.99999以上すなわち、不純物濃度が1ppm以下、好ましくは0.1ppm以下とする。いずれにしても、第1の熱処理によって不純物を低減し、i型真性半導体またはi型に限りなく近い酸化物半導体層144を形成することで、極めて優れた特性のトランジスタを実現することができる。ところで、上述の熱処理第1の熱処理には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や、脱水素化処理は、酸化物半導体層の形成後やゲート絶縁層の形成後、ゲート電極の形成後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。次に、酸化物半導体層144に接するゲート絶縁層146を形成する図8C参照。ゲート絶縁層146は、CVD法やスパッタ法等を用いて形成することができる。また、ゲート絶縁層146は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムアルミネートHfAlxOyx>0、y>0、などを含むように形成するのが好適である。ゲート絶縁層146は、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層146に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムアルミネートHfAlxOyx>0、y>0、などの高誘電率high-k材料を用いると良い。high-k材料をゲート絶縁層146に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、high-k材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。ゲート絶縁層146の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第2の熱処理を行うのが望ましい。熱処理の温度は、200°C以上450°C以下、望ましくは250°C以上350°C以下である。例えば、窒素雰囲気下で250°C、1時間の熱処理を行えばよい。第2の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層146が酸素を含む場合、酸化物半導体層144に酸素を供給し、該酸化物半導体層144の酸素欠損を補填して、i型真性半導体またはi型に限りなく近い酸化物半導体層を形成することもできる。なお、本実施の形態では、ゲート絶縁層146の形成後に第2の熱処理を行っているが、第2の熱処理のタイミングはこれに特に限定されない。例えば、ゲート電極の形成後に第2の熱処理を行っても良い。また、第1の熱処理に続けて第2の熱処理を行っても良いし、第1の熱処理に第2の熱処理を兼ねさせても良いし、第2の熱処理に第1の熱処理を兼ねさせても良い。次に、ゲート絶縁層146上において酸化物半導体層144と重畳する領域にゲート電極148aを形成し、ソース電極またはドレイン電極142aと重畳する領域に電極148bを形成する図8D参照。ゲート電極148aおよび電極148bは、ゲート絶縁層146上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電極148aおよび電極148bとなる導電層は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて形成することができる。詳細は、ソース電極またはドレイン電極142aなどの場合と同様であり、これらの記載を参酌できる。次に、ゲート絶縁層146、ゲート電極148a、および電極148b上に、層間絶縁層150および層間絶縁層152を形成する図8E参照。層間絶縁層150および層間絶縁層152は、PVD法やCVD法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。なお、本実施の形態では、層間絶縁層150と層間絶縁層152の積層構造としているが、開示する発明の一態様はこれに限定されない。1層としても良いし、2層以上の積層構造としても良い。また、層間絶縁層を設けない構成とすることも可能である。なお、上記層間絶縁層152は、その表面が平坦になるように形成することが望ましい。表面が平坦になるように層間絶縁層152を形成することで、半導体装置を微細化した場合などにおいても、層間絶縁層152上に、電極や配線などを好適に形成することができるためである。なお、層間絶縁層152の平坦化は、CMP化学的機械的研磨などの方法を用いて行うことができる。以上により、高純度化された酸化物半導体層144を用いたトランジスタ162が完成する図8E参照。また、容量素子164が完成する。図8Eに示すトランジスタ162は、酸化物半導体層144と、酸化物半導体層144と電気的に接続するソース電極またはドレイン電極142a、ソース電極またはドレイン電極142bと、酸化物半導体層144、ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142bを覆うゲート絶縁層146と、ゲート絶縁層146上のゲート電極148aと、を有する。また、容量素子164は、ソース電極またはドレイン電極142aと、酸化物半導体層144と、ソース電極またはドレイン電極142aを覆うゲート絶縁層146と、ゲート絶縁層146上の電極148bと、を有する。本実施の形態において示すトランジスタ162では、酸化物半導体層144が高純度化されているため、その水素濃度は、5×1019atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下である。また、酸化物半導体層144のキャリア密度は、一般的なシリコンウェハリンやボロンなどの不純物元素が微量に添加されたシリコンウェハにおけるキャリア密度1×1014/cm3程度と比較して、十分に小さい値例えば、1×1012/cm3未満、より好ましくは、1.45×1010/cm3未満をとる。そして、これにより、オフ電流が十分に小さくなる。例えば、トランジスタ162の室温でのオフ電流ここでは、単位チャネル幅1μmあたりの値は100zA/μm1zAゼプトアンペアは1×10-21A以下、望ましくは10zA/μm以下となる。このように高純度化され、真性化された酸化物半導体層144を用いることで、トランジスタのオフ電流を十分に低減することができる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態5本実施の形態では、実施の形態4とは異なる、開示する発明の一態様に係る半導体装置の構成およびその作製方法について、図9及び図10を参照して説明する。半導体装置の断面構成および平面構成図9は、半導体装置の構成の一例である。図9Aには、半導体装置の断面を、図9Bには、半導体装置の平面を、それぞれ示す。ここで、図9Aは、図9BのA1-A2およびB1-B2における断面に相当する。図9Aおよび図9Bに示される半導体装置は、下部に酸化物半導体以外の材料を用いたトランジスタ160を有し、上部に酸化物半導体を用いたトランジスタ162を有するものである。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。なお、上記トランジスタは、いずれもnチャネル型トランジスタであるものとして説明するが、pチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体をトランジスタ162に用いる点にあるから、半導体装置の具体的な構成をここで示すものに限定する必要はない。図9A、図9Bにおけるトランジスタ160は、半導体材料例えば、シリコンなどを含む基板100に設けられたチャネル形成領域116と、チャネル形成領域116を挟むように設けられた不純物領域114および高濃度不純物領域120これらをあわせて単に不純物領域とも呼ぶと、チャネル形成領域116上に設けられたゲート絶縁層108と、ゲート絶縁層108上に設けられたゲート電極110と、不純物領域と電気的に接続するソース電極またはドレイン電極130a、およびソース電極またはドレイン電極130bを有する。また、ソース電極またはドレイン電極130a、およびソース電極またはドレイン電極130b上には、配線142c、および配線142dを有する。ここで、ゲート電極110の側面にはサイドウォール絶縁層118が設けられている。また、基板100の、断面図に示すように、サイドウォール絶縁層118と重ならない領域には、高濃度不純物領域120を有し、高濃度不純物領域120に接する金属化合物領域124が存在する。また、基板100上にはトランジスタ160を囲むように素子分離絶縁層106が設けられている。ゲート電極110の上面を露出させ、且つ、トランジスタ160を覆うように、層間絶縁層126および層間絶縁層128が設けられている。ソース電極またはドレイン電極130a、およびソース電極またはドレイン電極130bは、層間絶縁層126および層間絶縁層128に形成された開口を通じて、金属化合物領域124と電気的に接続されている。つまり、ソース電極またはドレイン電極130a、およびソース電極またはドレイン電極130bは、金属化合物領域124を介して高濃度不純物領域120および不純物領域114と電気的に接続されている。なお、トランジスタ160の集積化などのため、サイドウォール絶縁層118が形成されない場合もある。図9A、図9Bにおけるトランジスタ162は、層間絶縁層128上に設けられたソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142bと、ソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142bと電気的に接続されている、島状の酸化物半導体層144と、ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142b、島状の酸化物半導体層144を覆うゲート絶縁層146と、ゲート絶縁層146上に島状の酸化物半導体層144と重畳するように設けられたゲート電極148aと、を有する。ここで、下部のトランジスタ160と上部のトランジスタ162は、ゲート電極110上にソース電極またはドレイン電極142aが直接形成されることで電気的に接続されている。つまり、本実施の形態に示す半導体装置は、実施の形態4で示した半導体装置において、ゲート電極110の上面より上部を除去し、下部のトランジスタ160の上に、上部トランジスタ162を形成した構成となっている。なお、酸化物半導体層144は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されているものであることが望ましい。具体的には、例えば、酸化物半導体層144の水素濃度は5×1019atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下とする。なお、上述の酸化物半導体層144中の水素濃度は、二次イオン質量分析法SIMS:SecondaryIonMassSpectroscopyで測定したものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層144では、キャリア濃度が1×1012/cm3未満、望ましくは、1×1011/cm3未満、より望ましくは1.45×1010/cm3未満となる。例えば、室温でのオフ電流ここでは、単位チャネル幅1μmあたりの値は100zA/μm1zAゼプトアンペアは1×10-21A以下、望ましくは10zA/μm以下となる。このように、i型化真性化または実質的にi型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ162を得ることができる。容量素子164は、ソース電極またはドレイン電極142a、酸化物半導体層144、ゲート絶縁層146、および電極148b、で構成される。すなわち、ソース電極またはドレイン電極142aは、容量素子164の一方の電極として機能し、電極148bは、容量素子164の他方の電極として機能することになる。なお、図9Aの容量素子164では、酸化物半導体層144とゲート絶縁層146を積層させることにより、ソース電極またはドレイン電極142aと、電極148bとの間の絶縁性を十分に確保することができる。なお、トランジスタ162および容量素子164において、ソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142bの端部は、テーパー形状であることが好ましい。ここで、テーパー角は、例えば、30°以上60°以下とする。なお、テーパー角とは、テーパー形状を有する層例えば、ソース電極またはドレイン電極142aを、その断面基板の表面と直交する面に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142bの端部をテーパー形状とすることにより、酸化物半導体層144の被覆性を向上し、段切れを防止することができるためである。また、トランジスタ162および容量素子164の上には、層間絶縁層150が設けられており、層間絶縁層150上には層間絶縁層152が設けられている。半導体装置の作製方法次に、上記半導体装置の作製方法の一例について説明する。以下では、下部のトランジスタ160を形成した後の工程、上部のトランジスタ162の作製方法について図10を参照して説明する。下部のトランジスタ160については、実施の形態4で示した方法と同様の方法で作製することができ、実施の形態4の記載を参酌することができる。まず、実施の形態4に示す方法で下部のトランジスタ160を形成した後、トランジスタ160のゲート電極110の上面より上部を除去する図10A参照。トランジスタ160の当該部分の除去は、ゲート電極110の上面が露出するまで、下部のトランジスタ160に研磨処理CMP処理を行うことによってなされる。これにより、ゲート電極110より上の、層間絶縁層126、層間絶縁層128、ソース電極またはドレイン電極130a、ソース電極またはドレイン電極130bは除去される。このとき、層間絶縁層126、層間絶縁層128、ソース電極またはドレイン電極130a、ソース電極またはドレイン電極130bを含む表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。また、実施の形態4で示した電極130cは、このCMP処理で完全に除去されてしまうので形成する必要はない。このように、CMP処理を行い、ゲート電極110の上面を露出させることにより、ゲート電極110とソース電極またはドレイン電極142aとを直接接続することができるので、トランジスタ160とトランジスタ162の電気的接続を容易に取ることができる。次に、層間絶縁層126、層間絶縁層128上に導電層を形成し、該導電層を選択的にエッチングして、ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142b、配線142c、配線142dを形成する図10B参照。ここで、ソース電極またはドレイン電極142aはゲート電極110と、配線142cはソース電極またはドレイン電極130aと、そして、配線142dはソース電極またはドレイン電極130bと、直接接続されるように形成する。ここで、ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142b、配線142c、配線142dを形成する導電層は、実施の形態4で示した材料と同様の材料を用いることができ、実施の形態4の記載を参酌することができる。また、導電層のエッチングについても、実施の形態4で示した方法と同様にすることができ、実施の形態4の記載を参酌することができる。また、実施の形態4で示したように、ソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142bの上には、絶縁層を形成しても良い。当該絶縁層を設けることにより、後に形成されるゲート電極と、ソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142bとの間の寄生容量を低減することが可能である。次に、ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142b、配線142c及び配線142dを覆うように酸化物半導体層を成膜し、該酸化物半導体層を選択的にエッチングして、ソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142bと接するように酸化物半導体層144を形成する図10C参照。酸化物半導体層は、実施の形態4で示した材料と同様の材料を用い、同様の方法で成膜することができる。よって、酸化物半導体層の材料と成膜方法について、実施の形態4を参酌することができる。このように成膜した酸化物半導体層は、マスクを用いたエッチングなどの方法によって、島状に加工して、島状の酸化物半導体層144を形成する。酸化物半導体層のエッチングには、ドライエッチング、ウェットエッチングのいずれを用いても良い。もちろん、その両方を組み合わせて用いることもできる。酸化物半導体層を所望の形状にエッチングできるよう、材料に合わせてエッチング条件エッチングガスやエッチング液、エッチング時間、温度等は適宜設定する。また、酸化物半導体層144は、実施の形態4で示したように、熱処理第1の熱処理を行うことが望ましい。第1の熱処理は、実施の形態4で示した方法で行うことができ、実施の形態4を参酌することができる。第1の熱処理によって不純物を低減し、i型真性半導体またはi型に限りなく近い酸化物半導体層144を形成することで、極めて優れた特性のトランジスタを実現することができる。なお、第1の熱処理は、酸化物半導体層のエッチング前に行ってもよいし、エッチングして酸化物半導体層を島状に加工した後に行っても良い。次に、酸化物半導体層144に接するゲート絶縁層146を形成する図10C参照。ゲート絶縁層146は、実施の形態4で示した材料と同様の材料を用い、同様の方法で成膜することができる。よって、ゲート絶縁層146の材料と成膜方法について、実施の形態4を参酌することができる。また、ゲート絶縁層146の形成後、実施の形態4で示したように、不活性ガス雰囲気下、または酸素雰囲気下で第2の熱処理を行うのが望ましい。第2の熱処理は、実施の形態4で示した方法で行うことができ、実施の形態4を参酌することができる。第2の熱処理を行うことで、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層146が酸素を含む場合、酸化物半導体層144に酸素を供給し、該酸化物半導体層144の酸素欠損を補填して、i型真性半導体またはi型に限りなく近い酸化物半導体層を形成することもできる。なお、本実施の形態では、ゲート絶縁層146の形成後に第2の熱処理を行っているが、第2の熱処理のタイミングはこれに特に限定されない。例えば、ゲート電極の形成後に第2の熱処理を行っても良い。また、第1の熱処理に続けて第2の熱処理を行っても良いし、第1の熱処理に第2の熱処理を兼ねさせても良いし、第2の熱処理に第1の熱処理を兼ねさせても良い。次に、ゲート絶縁層146上において酸化物半導体層144と重畳する領域にゲート電極148aを形成し、ソース電極またはドレイン電極142aと重畳する領域に電極148bを形成する図10D参照。ゲート電極148aおよび電極148bは、ゲート絶縁層146上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電極148aおよび電極148bとなる導電層は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて形成することができる。詳細は、ソース電極またはドレイン電極142aなどの場合と同様であり、これらの記載を参酌できる。次に、実施の形態4で示したように、ゲート絶縁層146、ゲート電極148a、および電極148b上に、層間絶縁層150および層間絶縁層152を形成する。層間絶縁層150および層間絶縁層152は、実施の形態4で示した材料と同様の材料を用い、同様の方法で成膜することができる。よって、層間絶縁層150および層間絶縁層152の材料と成膜方法について、実施の形態4を参酌することができる。なお、上記層間絶縁層152は、その表面が平坦になるように形成することが望ましい。表面が平坦になるように層間絶縁層152を形成することで、半導体装置を微細化した場合などにおいても、層間絶縁層152上に、電極や配線などを好適に形成することができるためである。なお、層間絶縁層152の平坦化は、CMP化学的機械的研磨などの方法を用いて行うことができる。以上により、高純度化された酸化物半導体層144を用いたトランジスタ162が完成する図10D参照。また、容量素子164が完成する。図10Dに示すトランジスタ162は、酸化物半導体層144と、酸化物半導体層144と電気的に接続するソース電極またはドレイン電極142a、ソース電極またはドレイン電極142bと、酸化物半導体層144、ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142bを覆うゲート絶縁層146と、ゲート絶縁層146上のゲート電極148aと、を有する。また、容量素子164は、ソース電極またはドレイン電極142aと、酸化物半導体層144と、ソース電極またはドレイン電極142aを覆うゲート絶縁層146と、ゲート絶縁層146上の電極148bと、を有する。本実施の形態において示すトランジスタ162では、酸化物半導体層144が高純度化されているため、その水素濃度は、5×1019atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下である。また、酸化物半導体層144のキャリア密度は、一般的なシリコンウェハリンやボロンなどの不純物元素が微量に添加されたシリコンウェハにおけるキャリア密度1×1014/cm3程度と比較して、十分に小さい値例えば、1×1012/cm3未満、より好ましくは、1.45×1010/cm3未満をとる。そして、これにより、オフ電流が十分に小さくなる。例えば、トランジスタ162の室温でのオフ電流ここでは、単位チャネル幅1μmあたりの値は100zA/μm1zAゼプトアンペアは1×10-21A以下、望ましくは10zA/μm以下となる。このように高純度化され、真性化された酸化物半導体層144を用いることで、トランジスタのオフ電流を十分に低減することができる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態6本実施の形態では、実施の形態4、実施の形態5とは異なる、開示する発明の一態様に係る半導体装置の構成およびその作製方法について、図11乃至図13を参照して説明する。半導体装置の断面構成および平面構成図11は、半導体装置の構成の一例である。図11Aには、半導体装置の断面を、図11Bには、半導体装置の平面を、それぞれ示す。ここで、図11Aは、図11BのC1-C2およびD1-D2における断面に相当する。図11Aおよび図11Bに示される半導体装置は、下部に酸化物半導体以外の半導体材料を用いたトランジスタ160を有し、上部に酸化物半導体を用いたトランジスタ162を有するものである。酸化物半導体以外の半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。なお、上記トランジスタは、いずれもnチャネル型トランジスタであるものとして説明するが、pチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体をトランジスタ162に用いる点にあるから、半導体装置の具体的な構成をここで示すものに限定する必要はない。図11に示される半導体装置と、先の実施の形態に示される半導体装置の相違の一は、半導体装置の平面レイアウトである。本実施の形態では、トランジスタ162および容量素子164が、トランジスタ160と重畳するように設けられている。このような、平面レイアウトを採用することにより、高集積化が可能である。例えば、最小加工寸法をFとして、メモリセルの占める面積を15F2~25F2とすることが可能である。図11に示される半導体装置と、先の実施の形態に示される半導体装置の相違の他の一は、トランジスタ160におけるサイドウォール絶縁層118の有無である。つまり、図11に示される半導体装置は、サイドウォール絶縁層を有しない。また、サイドウォール絶縁層を形成しないことにより、不純物領域114が形成されていない。このように、サイドウォール絶縁層を設けない場合は、サイドウォール絶縁層118を設ける場合と比較して集積化が容易である。また、サイドウォール絶縁層118を設ける場合と比較して、作製工程を簡略化することが可能である。図11に示される半導体装置と、先の実施の形態に示される半導体装置の相違の他の一は、トランジスタ160における層間絶縁層125の有無である。つまり、図11に示される半導体装置は、層間絶縁層125を有する。層間絶縁層125として、水素を含む絶縁層を適用することで、トランジスタ160に対して水素を供給しトランジスタ160の特性を向上させることが可能である。このような層間絶縁層125としては、例えば、プラズマCVD法により形成された水素を含む窒化シリコン層などがある。さらに、層間絶縁層126として、水素が十分に低減された絶縁層を適用することで、トランジスタ162の特性を悪化させるおそれがある水素の、トランジスタ162への混入を防ぐことが可能である。このような層間絶縁層126としては、例えば、スパッタ法により形成された窒化シリコン層などがある。このような構成を採用することにより、トランジスタ160とトランジスタ162の特性を十分に高めることが可能できる。図11に示される半導体装置と、先の実施の形態に示される半導体装置の相違の他の一は、トランジスタ162における絶縁層143aおよび絶縁層143bの有無である。つまり、図11に示される半導体装置は、絶縁層143aおよび絶縁層143bを有する。このように、絶縁層143aおよび絶縁層143bを設けることにより、ゲート電極148aと、ソース電極またはドレイン電極142aまたは、ゲート電極148aと、ソース電極またはドレイン電極142bとによる、いわゆるゲート容量を低減し、トランジスタ162の動作速度を向上させることができる。なお、実施の形態5と同様、下部のトランジスタ160と上部のトランジスタ162は、ゲート電極110上にソース電極またはドレイン電極142aが直接形成されることで電気的に接続されている。このような構成とすることで、電極や配線を別途設ける場合と比較して、集積度が向上する。また、作製工程が簡略化される。なお、本実施の形態では、上述の相違点を一体に有する構成を示しているが、当該相違点のいずれか一のみを有する構成を採用しても良い。半導体装置の作製方法次に、上記半導体装置の作製方法の一例について説明する。以下では、下部のトランジスタ160を形成した後の工程、上部のトランジスタ162の作製方法について図12および図13を参照して説明する。下部のトランジスタ160については、実施の形態4で示した方法と同様の方法で作製することができる。詳細については、実施の形態4の記載を参酌できる。なお、本実施の形態では、トランジスタ160を覆うように層間絶縁層125、層間絶縁層126、層間絶縁層128、の三種類の層間絶縁層が形成されるものとする図7G参考。また、本実施の形態では、トランジスタ160の作製工程において、ソース電極またはドレイン電極130a、ソース電極またはドレイン電極130bを形成しないが図7H参考、ソース電極またはドレイン電極130aおよびソース電極またはドレイン電極130bが形成されていない状態であっても、便宜上、トランジスタ160と呼ぶことにする。まず、実施の形態4に示す方法で下部のトランジスタ160を形成した後、トランジスタ160のゲート電極110の上面より上部を除去する。当該除去工程には、CMP化学的機械的研磨などの研磨処理を適用すればよい。これにより、ゲート電極110上面より上の、層間絶縁層125、層間絶縁層126、層間絶縁層128は除去される。なお、研磨処理に係る表面を十分に平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。次に、ゲート電極110、層間絶縁層125、層間絶縁層126、層間絶縁層128上に導電層を形成し、該導電層を選択的にエッチングして、ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142bを形成する図12A参照。ここで、ソース電極またはドレイン電極142aは、ゲート電極110と直接接続されるように形成する。ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142bを形成するための導電層は、実施の形態4で示した材料と同様の材料を用いて形成することができる。また、導電層のエッチングについても、実施の形態4で示した方法と同様の方法を用いて行うことができる。詳細については、実施の形態4の記載を参酌することができる。次に、ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142bを覆うように絶縁層を形成し、該絶縁層を選択的にエッチングして、ソース電極またはドレイン電極142a上に絶縁層143aを、ソース電極またはドレイン電極142b上に絶縁層143bを、それぞれ形成する図12B参照。当該絶縁層143a、絶縁層143bを設けることにより、後に形成されるゲート電極と、ソース電極またはドレイン電極142a、および、ソース電極またはドレイン電極142bとの間の寄生容量を低減することが可能である。次に、ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142bを覆うように酸化物半導体層144を形成し、酸化物半導体層144上にゲート絶縁層146を形成する図12C参照。酸化物半導体層144は、実施の形態4で示した材料、方法により形成することができる。また、酸化物半導体層144に対しては、熱処理第1の熱処理を行うことが望ましい。詳細については、実施の形態4の記載を参酌することができる。ゲート絶縁層146は、実施の形態4で示した材料、方法により形成することができる。また、ゲート絶縁層146の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で熱処理第2の熱処理を行うのが望ましい。詳細については、実施の形態4の記載を参酌することができる。次に、ゲート絶縁層146上において、トランジスタ162のチャネル形成領域となる領域と重畳する領域にゲート電極148aを形成し、ソース電極またはドレイン電極142aと重畳する領域に電極148bを形成する図12D参照。ゲート電極148aおよび電極148bは、ゲート絶縁層146上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電極148aおよび電極148bとなる導電層は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて形成することができる。詳細は、ソース電極またはドレイン電極142aなどの場合と同様であり、これらの記載を参酌できる。次に、ゲート絶縁層146、ゲート電極148a、および電極148b上に、層間絶縁層150および層間絶縁層152を形成する図13A参照。層間絶縁層150および層間絶縁層152は、実施の形態4で示した材料、方法により形成することができる。詳細については、実施の形態4の記載を参酌することができる。なお、上記層間絶縁層152は、その表面が平坦になるように形成することが望ましい。表面が平坦になるように層間絶縁層152を形成することで、半導体装置を微細化した場合などにおいても、層間絶縁層152上に、電極や配線などを好適に形成することができるためである。なお、層間絶縁層152の平坦化は、CMP化学的機械的研磨などの方法を用いて行うことができる。次に、層間絶縁層125、層間絶縁層126、層間絶縁層128、酸化物半導体層144、ゲート絶縁層146、層間絶縁層150、層間絶縁層152を選択的にエッチングして、トランジスタ160の金属化合物領域124にまで達する開口を形成する図13B参照。エッチングとしては、ドライエッチング、ウェットエッチングのいずれを用いても良いが、微細化の観点からは、ドライエッチングを用いるのが望ましい。そして、上記開口に埋め込むように、ソース電極またはドレイン電極154を形成し、層間絶縁層152上にソース電極またはドレイン電極154に接する配線156を形成する図13C参照。ソース電極またはドレイン電極154は、例えば、開口を含む領域にPVD法やCVD法などを用いて導電層を形成した後、エッチング処理やCMPといった方法を用いて、上記導電層の一部を除去することにより形成することができる。より具体的には、例えば、開口を含む領域にPVD法によりチタン膜を薄く形成し、CVD法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、PVD法により形成されるチタン膜は、被形成面の酸化膜自然酸化膜などを還元し、下部電極などここでは金属化合物領域124との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。配線156は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は、ソース電極またはドレイン電極142aなどと同様である。以上により、トランジスタ160、トランジスタ162および容量素子164を有する半導体装置が完成する。本実施の形態で示す半導体装置は、トランジスタ162および容量素子164が、トランジスタ160と重畳する構成を備えていること、トランジスタ160がサイドウォール絶縁層を有しないこと、ゲート電極110上にソース電極またはドレイン電極142aが直接形成さていること、などにより高集積化が可能になっている。また、作製工程が簡略化されている。また、本実施の形態で示す半導体装置は、層間絶縁層125として、水素を含む絶縁層を適用し、層間絶縁層126として、水素が十分に低減された絶縁層を適用することで、トランジスタ160およびトランジスタ162の特性が高められている。また、絶縁層143aおよび絶縁層143bを有することで、いわゆるゲート容量が低減され、トランジスタ162の動作速度が向上している。本実施の形態に示す上述の特徴により、きわめて優れた特性の半導体装置を提供することが可能である。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態7本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図14を用いて説明する。本実施の形態では、コンピュータ、携帯電話機携帯電話、携帯電話装置ともいう、携帯情報端末携帯型ゲーム機、音響再生装置なども含む、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置テレビ、またはテレビジョン受信機ともいうなどの電子機器に、上述の半導体装置を適用する場合について説明する。図14Aは、ノート型のパーソナルコンピュータであり、筐体701、筐体702、表示部703、キーボード704などによって構成されている。筐体701と筐体702内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。図14Bは、携帯情報端末PDAであり、本体711には、表示部713と、外部インターフェイス715と、操作ボタン714等が設けられている。また、携帯情報端末を操作するスタイラス712などを備えている。本体711内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。図14Cは、電子ペーパーを実装した電子書籍720であり、筐体721と筐体723の2つの筐体で構成されている。筐体721および筐体723には、それぞれ表示部725および表示部727が設けられている。筐体721と筐体723は、軸部737により接続されており、該軸部737を軸として開閉動作を行うことができる。また、筐体721は、電源731、操作キー733、スピーカー735などを備えている。筐体721、筐体723の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。図14Dは、携帯電話機であり、筐体740と筐体741の2つの筐体で構成されている。さらに、筐体740と筐体741は、スライドし、図14Dのように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体741は、表示パネル742、スピーカー743、マイクロフォン744、ポインティングデバイス746、カメラ用レンズ747、外部接続端子748などを備えている。また、表示パネル742はタッチパネル機能を備えており、図14Dには映像表示されている複数の操作キー745を点線で示している。また、筐体740は、携帯電話機の充電を行う太陽電池セル749、外部メモリスロット750などを備えている。また、アンテナは、筐体741に内蔵されている。筐体740と筐体741の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。図14Eは、デジタルカメラであり、本体761、表示部767、接眼部763、操作スイッチ764、表示部765、バッテリー766などによって構成されている。本体761内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。図14Fは、テレビジョン装置770であり、筐体771、表示部773、スタンド775などで構成されている。テレビジョン装置770の操作は、筐体771が備えるスイッチや、リモコン操作機780により行うことができる。筐体771およびリモコン操作機780には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。開示する発明の一態様にかかる半導体装置の書き換え可能回数につき調査した。本実施例では、当該調査結果につき、図15を参照して説明する。調査に用いた半導体装置は、図1Aに示す回路構成の半導体装置である。ここで、トランジスタ162に相当するトランジスタには酸化物半導体を用い、容量素子164に相当する容量素子としては、0.33pFの容量値のものを用いた。調査は、初期のメモリウィンドウ幅と、情報の保持および情報の書き込みを所定回数繰り返した後のメモリウィンドウ幅とを比較することにより行った。情報の保持および情報の書き込みは、図1Aにおける第3の配線に相当する配線に0V、または5Vのいずれかを与え、第4の配線に相当する配線に、0V、または5Vのいずれかを与えることにより行った。第4の配線に相当する配線の電位が0Vの場合には、トランジスタ162に相当するトランジスタ書き込み用トランジスタはオフ状態であるから、フローティングゲート部FGに与えられた電位が保持される。第4の配線に相当する配線の電位が5Vの場合には、トランジスタ162に相当するトランジスタはオン状態であるから、第3の配線に相当する配線の電位がフローティングゲート部FGに与えられる。メモリウィンドウ幅とは記憶装置の特性を示す指標の一つである。ここでは、異なる記憶状態の間での、第5の配線に相当する配線の電位Vcgと、トランジスタ160に相当するトランジスタ読み出し用トランジスタのドレイン電流Idとの関係を示す曲線Vcg-Id曲線の、シフト量ΔVcgをいうものとする。異なる記憶状態とは、フローティングゲート部FGに0Vが与えられた状態以下、Low状態というと、フローティングゲート部FGに5Vが与えられた状態以下、High状態というをいう。つまり、メモリウィンドウ幅は、Low状態とHigh状態において、電位Vcgの掃引を行うことで確認できる。また、いずれの場合も、ソース電位を基準としたドレイン電位との電位差Vds=1Vとした。図15に、初期状態のメモリウィンドウ幅と、1×109回の書き込みを行った後のメモリウィンドウ幅の調査結果を示す。なお、図15において、実線は1回目の書き込みにおける特性曲線を示し、破線は1×109回目の書き込みにおける特性曲線を示す。また、実線と破線双方において、左側の曲線はHigh状態の書き込みにおける特性曲線を示し、右側の曲線はLow状態の書き込みにおける特性曲線を示す。また、横軸はVcgVを示し、縦軸はIdAを示す。図15から、1×109回の書き込み前後のHigh状態とLow状態において電位Vcgを掃引したメモリウィンドウ幅が変化していないことが確認できる。1×109回の書き込み前後においてメモリウィンドウ幅が変化しないということは、少なくともこの間は、半導体装置の特性が変化しないことを示すものである。上述のように、開示する発明の一態様に係る半導体装置は、保持および書き込みを1×109回もの多数回繰り返しても特性が変化せず、書き換え耐性が極めて高い。つまり、開示する発明の一態様によって、極めて信頼性の高い半導体装置が実現されるといえる。本実施例では、高純度化された酸化物半導体を用いたトランジスタのオフ電流を求めた結果について説明する。本実施例では、実施の形態4に従って、高純度化された酸化物半導体を用いてトランジスタを作製した。まず、高純度化された酸化物半導体を用いたトランジスタのオフ電流が十分に小さいことを考慮して、チャネル幅Wが1mと十分に大きいトランジスタを用意してオフ電流の測定を行った。チャネル幅Wが1mのトランジスタのオフ電流を測定した結果を図16に示す。図16において、横軸はゲート電圧VG、縦軸はドレイン電流IDである。ドレイン電圧VDが1Vまたは10Vの場合、ゲート電圧VGが-5Vから-20Vの範囲では、薄膜トランジスタのオフ電流は、検出限界である1×10-13A以下であることがわかった。また、トランジスタのオフ電流密度は1aA/μm1×10-18A/μm以下となることがわかった。次に、高純度化された酸化物半導体を用いた薄膜トランジスタのオフ電流をさらに正確に求めた結果について説明する。上述したように、高純度化された酸化物半導体を用いたトランジスタのオフ電流は、測定器の検出限界である1×10-13A以下であることがわかった。そこで、特性評価用素子を作製し、より正確なオフ電流の値上記測定における測定器の検出限界以下の値を求めた結果について説明する。はじめに、電流測定方法に用いた特性評価用素子について、図17を参照して説明する。図17に示す特性評価用素子は、測定系800が3つ並列に接続されている。測定系800は、容量素子802、トランジスタ804、トランジスタ805、トランジスタ806、トランジスタ808を有する。トランジスタ804、トランジスタ808には、実施の形態4に従って作製したトランジスタを使用した。測定系800において、トランジスタ804のソース端子およびドレイン端子の一方と、容量素子802の端子の一方と、トランジスタ805のソース端子およびドレイン端子の一方は、電源V2を与える電源に接続されている。また、トランジスタ804のソース端子およびドレイン端子の他方と、トランジスタ808のソース端子およびドレイン端子の一方と、容量素子802の端子の他方と、トランジスタ805のゲート端子とは、接続されている。また、トランジスタ808のソース端子およびドレイン端子の他方と、トランジスタ806のソース端子およびドレイン端子の一方と、トランジスタ806のゲート端子は、電源V1を与える電源に接続されている。また、トランジスタ805のソース端子およびドレイン端子の他方と、トランジスタ806のソース端子およびドレイン端子の他方とは、接続され、出力端子Voutとなっている。なお、トランジスタ804のゲート端子には、トランジスタ804のオン状態と、オフ状態を制御する電位Vext_b2が供給され、トランジスタ808のゲート端子には、トランジスタ808のオン状態と、オフ状態を制御する電位Vext_b1が供給される。また、出力端子からは電位Voutが出力される。次に、上記の測定系を用いた電流測定方法について説明する。まず、オフ電流を測定するために電位差を付与する初期化期間の概略について説明する。初期化期間においては、トランジスタ808のゲート端子に、トランジスタ808をオン状態とする電位Vext_b1を入力して、トランジスタ804のソース端子およびドレイン端子の他方と接続されるノードつまり、トランジスタ808のソース端子およびドレイン端子の一方、容量素子802の端子の他方、およびトランジスタ805のゲート端子に接続されるノードであるノードAに電位V1を与える。ここで、電位V1は、例えば高電位とする。また、トランジスタ804はオフ状態としておく。その後、トランジスタ808のゲート端子に、トランジスタ808をオフ状態とする電位Vext_b1を入力して、トランジスタ808をオフ状態とする。トランジスタ808をオフ状態とした後に、電位V1を低電位とする。ここでも、トランジスタ804はオフ状態としておく。また、電位V2は電位V1と同じ電位とする。以上により、初期化期間が終了する。初期化期間が終了した状態では、ノードAとトランジスタ804のソース端子およびドレイン端子の一方との間に電位差が生じ、また、ノードAとトランジスタ808のソース端子およびドレイン端子の他方との間に電位差が生じることになるため、トランジスタ804およびトランジスタ808には僅かに電荷が流れる。つまり、オフ電流が発生する。次に、オフ電流の測定期間の概略について説明する。測定期間においては、トランジスタ804のソース端子およびドレイン端子の一方の端子の電位つまりV2、および、トランジスタ808のソース端子およびドレイン端子の他方の端子の電位つまりV1は低電位に固定しておく。一方で、測定期間中は、上記ノードAの電位は固定しないフローティング状態とする。これにより、トランジスタ804に電荷が流れ、時間の経過と共にノードAに保持される電荷量が変動する。そして、ノードAに保持される電荷量の変動に伴って、ノードAの電位が変動する。つまり、出力端子の出力電位Voutも変動する。上記電位差を付与する初期化期間、および、その後の測定期間における各電位の関係の詳細タイミングチャートを図18に示す。初期化期間において、まず、電位Vext_b2を、トランジスタ804がオン状態となるような電位高電位とする。これによって、ノードAの電位はV2すなわち低電位VSSとなる。その後、電位Vext_b2を、トランジスタ804がオフ状態となるような電位低電位として、トランジスタ804をオフ状態とする。そして、次に、電位Vext_b1を、トランジスタ808がオン状態となるような電位高電位とする。これによって、ノードAの電位はV1、すなわち高電位VDDとなる。その後、Vext_b1を、トランジスタ808がオフ状態となるような電位とする。これによって、ノードAがフローティング状態となり、初期化期間が終了する。その後の測定期間においては、電位V1および電位V2を、ノードAに電荷が流れ込み、またはノードAから電荷が流れ出すような電位とする。ここでは、電位V1および電位V2を低電位VSSとする。ただし、出力電位Voutを測定するタイミングにおいては、出力回路を動作させる必要が生じるため、一時的にV1を高電位VDDとすることがある。なお、V1を高電位VDDとする期間は、測定に影響を与えない程度の短期間とする。上述のようにして電位差を与え、測定期間が開始されると、時間の経過と共にノードAに保持される電荷量が変動し、これに従ってノードAの電位が変動する。これは、トランジスタ805のゲート端子の電位が変動することを意味するから、時間の経過と共に、出力端子の出力電位Voutの電位も変化することとなる。得られた出力電位Voutから、オフ電流を算出する方法について、以下に説明する。オフ電流の算出に先だって、ノードAの電位VAと、出力電位Voutとの関係を求めておく。これにより、出力電位VoutからノードAの電位VAを求めることができる。上述の関係から、ノードAの電位VAは、出力電位Voutの関数として次式のように表すことができる。また、ノードAの電荷QAは、ノードAの電位VA、ノードAに接続される容量CA、定数constを用いて、次式のように表される。ここで、ノードAに接続される容量CAは、容量素子802の容量と他の容量の和である。ノードAの電流IAは、ノードAに流れ込む電荷またはノードAから流れ出る電荷の時間微分であるから、ノードAの電流IAは次式のように表される。このように、ノードAに接続される容量CAと、出力端子の出力電位Voutから、ノードAの電流IAを求めることができる。以上に示す方法により、オフ状態においてトランジスタのソースとドレイン間を流れるリーク電流オフ電流を測定することができる。本実施例では、高純度化した酸化物半導体を用いてトランジスタ804、トランジスタ808を作製した。トランジスタのチャネル長Lとチャネル幅Wの比は、L/W=1/5とした。また、並列された各測定系800において、容量素子802の容量値をそれぞれ、100fF、1pF、3pFとした。なお、本実施例に係る測定では、VDD=5V、VSS=0Vとした。また、測定期間においては、電位V1を原則としてVSSとし、10~300secごとに、100msecの期間だけVDDとしてVoutを測定した。また、素子に流れる電流IAの算出に用いられるΔtは、約30000secとした。図19に、上記電流測定に係る経過時間Timeと、出力電位Voutとの関係を示す。時間の経過にしたがって、電位が変化している様子が確認できる。図20には、上記電流測定によって算出されたオフ電流を示す。なお、図20は、ソース-ドレイン電圧Vと、オフ電流Iとの関係を表すものである。図20から、ソース-ドレイン電圧が4Vの条件において、オフ電流は約40zA/μmであることが分かった。また、ソース-ドレイン電圧が3.1Vの条件において、オフ電流は10zA/μm以下であることが分かった。なお、1zAは10-21Aを表す。以上、本実施例により、高純度化された酸化物半導体を用いたトランジスタでは、オフ電流が十分に小さくなることが確認された。"