"プレシナプスニューロン回路とポストシナプスニューロン回路との間の接続のためのシナプス電気回路であって、前記接続の強度を調整するための複数のメモリスタを備え、前記ポストシナプスニューロン回路のスパイクによって後続された前記プレシナプスニューロン回路のスパイクが、前記メモリスタのうちの第1のものの抵抗を低下させることをトリガして接続の前記強度を増大させ、前記強度増大中に前記メモリスタのうちの第2のものが前記第1のメモリスタに接続され、前記スパイクに起因する前記強度増大前に前記第2のメモリスタの抵抗が変化され、前記プレシナプスニューロン回路の他のスパイクによって後続された前記ポストシナプスニューロン回路の他のスパイクが、前記第1のメモリスタの抵抗を低下させることをトリガして接続の前記強度を低下させ、前記強度低下中に前記メモリスタのうちの第3のものが前記第1のメモリスタに接続され、前記他のスパイクに起因する前記強度低下前に前記第3のメモリスタの抵抗が変化された、プレシナプスニューロン回路とポストシナプスニューロン回路との間の接続のためのシナプス電気回路。前記第1のメモリスタは、前記シナプス電気回路に入力され及び前記スパイクに基づいて生成される信号のパルスに起因する強度増大中に前記第2のメモリスタと直列に接続され、前記第1のメモリスタの前記抵抗は、前記第1及び第2のメモリスタ内を電流が流れるのに応じて低下し、前記第1及び第2のメモリスタの前記直列接続両端での電圧降下は、電流の前記流れ中に一定であり及び電圧源に基づく請求項1に記載の電気回路。前記シナプス電気回路は、1つ以上のその他のシナプス電気回路と同じ電圧源を共用する請求項2に記載の電気回路。前記第1のメモリスタは、前記シナプス電気回路に入力され及び前記他のスパイクに基づいて生成される信号のパルスに起因する前記強度低下中に前記第3のメモリスタに直列接続され、前記第1のメモリスタの前記抵抗は、前記第1及び第3のメモリスタ内を電流が流れるのに応じて増大し、前記第1及び第3のメモリスタの直列接続両端での電圧降下は、電流の前記流れ中に一定であり及び電圧源に基づく請求項1に記載の電気回路。前記第1のメモリスタは、前記強度増大中に前記第2のメモリスタと並列に接続され、前記第1及び第2のメモリスタの前記並列接続は、前記シナプス電気回路に入力され及び前記スパイクに基づいて生成される信号のパルスに起因する定電流の源と直列に接続される請求項1に記載の電気回路。前記第1のメモリスタは、前記強度低下中に前記第3のメモリスタと並列に接続され、前記第1及び第3のメモリスタの前記並列接続は、前記シナプス電気回路に入力され及び前記他のスパイクに基づいて生成される信号のパルスに起因する定電流の源と直列に接続される請求項1に記載の電気回路。前記第2のメモリスタの前記抵抗は、前記強度低下前に大きな時定数で指数的に変化された請求項1に記載の電気回路。前記第3のメモリスタの前記抵抗は、前記強度増大前に大きな時定数で指数的に変化された請求項1に記載の電気回路。前記メモリスタの各々内を流れる電流の方向を制御するためにそのメモリスタに接続された一対のダイオードをさらに備える請求項1に記載の電気回路。プレシナプスニューロン回路とポストシナプスニューロン回路との間のシナプス接続を制御するための方法であって、前記プレシナプスニューロン回路のスパイクが前記ポストシナプスニューロン回路のスパイクによって後続されたときに前記シナプス接続内の複数のメモリスタのうちの第1のメモリスタの抵抗を低下させることによって前記接続の強度を増大させることと、前記ポストシナプスニューロン回路の他のスパイクが前記プレシナプスニューロン回路の他のスパイクによって後続されたときに前記第1のメモリスタの抵抗を増大させることによって前記接続の前記強度を低下させることと、を備え、前記強度増大中に前記メモリスタのうちの第2のものが前記第1のメモリスタに接続され、前記スパイクに起因する前記強度増大前に前記第2のメモリスタの抵抗が変化され、前記強度低下中に前記メモリスタのうちの第3のものが前記第1のメモリスタに接続され、前記他のスパイクに起因する前記強度低下前に前記第3のメモリスタの抵抗が変化された、プレシナプスニューロン回路とポストシナプスニューロン回路との間のシナプス接続を制御するための方法。前記第1のメモリスタは、前記シナプス電気回路に入力され及び前記スパイクに基づいて生成される信号のパルスに起因する強度増大中に前記第2のメモリスタと直列に接続され、前記第1のメモリスタの前記抵抗は、前記第1及び第2のメモリスタ内を電流が流れるのに応じて低下し、前記第1及び第2のメモリスタの直列接続両端での電圧降下は、電流の前記流れ中に一定であり及び電圧源に基づく請求項10に記載の方法。前記シナプス電気回路は、1つ以上のその他のシナプス電気回路と同じ電圧源を共用する請求項11に記載の方法。前記第1のメモリスタは、前記シナプス電気回路に入力され及び前記他のスパイクに基づいて生成される信号のパルスに起因する前記強度低下中に前記第3のメモリスタに直列接続され、前記第1のメモリスタの前記抵抗は、前記第1及び第3のメモリスタ内を電流が流れるのに応じて増大し、前記第1及び第3のメモリスタの前記直列接続両端での電圧降下は、電流の前記流れ中に一定であり及び電圧源に基づく請求項10に記載の方法。前記第1のメモリスタは、前記強度増大中に前記第2のメモリスタと並列に接続され、前記第1及び第2のメモリスタの前記並列接続は、前記シナプス電気回路に入力され及び前記スパイクに基づいて生成される信号のパルスに起因する定電流の源と直列に接続される請求項10に記載の方法。前記第1のメモリスタは、前記強度低下中に前記第3のメモリスタと並列に接続され、前記第1及び第3のメモリスタの前記並列接続は、前記シナプス電気回路に入力され及び前記他のスパイクに基づいて生成される信号のパルスに起因する定電流の源と直列に接続される請求項10に記載の方法。前記第2のメモリスタの前記抵抗は、前記強度低下前に大きな時定数で指数的に変化された請求項10に記載の方法。前記第3のメモリスタの前記抵抗は、前記強度増大前に大きな時定数で指数的に変化された請求項10に記載の方法。前記メモリスタの各々内を流れる電流の方向を制御するためにそのメモリスタに一対のダイオードを接続することをさらに備える請求項10に記載の方法。プレシナプスニューロン回路とポストシナプスニューロン回路との間のシナプス接続を制御するための装置であって、前記プレシナプスニューロン回路のスパイクが前記ポストシナプスニューロン回路のスパイクによって後続されたときに前記シナプス接続内の複数のメモリスタのうちの第1のメモリスタの抵抗を低下させることによって前記接続の強度を増大させるための手段と、前記ポストシナプスニューロン回路の他のスパイクが前記プレシナプスニューロン回路の他のスパイクによって後続されたときに前記第1のメモリスタの抵抗を増大させることによって前記接続の前記強度を低下させるための手段と、を備え、前記強度増大中に前記メモリスタのうちの第2のものが前記第1のメモリスタに接続され、前記スパイクに起因する前記強度増大前に前記第2のメモリスタの抵抗が変化され、前記強度低下中に前記メモリスタのうちの第3のものが前記第1のメモリスタに接続され、前記他のスパイクに起因する前記強度低下前に前記第3のメモリスタの抵抗が変化された、プレシナプスニューロン回路とポストシナプスニューロン回路との間のシナプス接続を制御するための装置。前記第1のメモリスタは、前記シナプス電気回路に入力され及び前記スパイクに基づいて生成される信号のパルスに起因する前記強度増大中に前記第2のメモリスタと直列に接続され、前記第1のメモリスタの前記抵抗は、前記第1及び第2のメモリスタ内を電流が流れるのに応じて低下し、前記第1及び第2のメモリスタの直列接続両端での電圧降下は、電流の前記流れ中に一定であり及び電圧源に基づく請求項19に記載の装置。前記シナプス電気回路は、1つ以上のその他のシナプス電気回路と同じ電圧源を共用する請求項20に記載の装置。前記第1のメモリスタは、前記シナプス電気回路に入力され及び前記他のスパイクに基づいて生成される信号のパルスに起因する前記強度低下中に前記第3のメモリスタと直列接続され、前記第1のメモリスタの前記抵抗は、前記第1及び第3のメモリスタ内を電流が流れるのに応じて増大し、前記第1及び第3のメモリスタの直列接続両端での電圧降下は、電流の前記流れ中に一定であり及び電圧源に基づく請求項19に記載の装置。前記第1のメモリスタは、前記強度増大中に前記第2のメモリスタと並列に接続され、前記第1及び第2のメモリスタの前記並列接続は、前記シナプス電気回路に入力され及び前記スパイクに基づいて生成される信号のパルスに起因する定電流の源と直列に接続される請求項19に記載の装置。前記第1のメモリスタは、前記強度低下中に前記第3のメモリスタと並列に接続され、前記第1及び第3のメモリスタの前記並列接続は、前記シナプス電気回路に入力され及び前記他のスパイクに基づいて生成される信号のパルスに起因する定電流の源と直列に接続される請求項19に記載の装置。前記第2のメモリスタの前記抵抗は、前記強度低下前に大きな時定数で指数的に変化された請求項19に記載の装置。前記第3のメモリスタの前記抵抗は、前記強度増大前に大きな時定数で指数的に変化された請求項19に記載の装置。前記メモリスタの各々内を流れる電流の方向を制御するためにそのメモリスタに一対のダイオードを接続するための手段をさらに備える請求項19に記載の装置。以下では、本開示の様々な実施形態が添付図面を参照してより詳細に説明される。しかしながら、本開示は、数多くの異なる形態で具現化することができ、本開示全体を通じて提示された特定の構造又は機能に限定するとは解釈されるべきでない。むしろ、これらの実施形態は、本開示が徹底的かつ完全であること、及び本開示の適用範囲を当業者に十分に伝達することを目的として提供される。当業者は、ここにおける教示に基づき、本開示の適用範囲は、ここにおいて開示された本開示の実施形態が本開示のその他の実施形態から独立して実装されるか又は結合されるかにかかわらず、それらのあらゆる実施形態を網羅することが意図されることを評価すべきである。例えば、ここにおいて示される実施形態のうちのあらゆる数を用いて装置を実装すること又は方法を実践することができる。さらに、本開示の適用範囲は、ここにおいて示される開示の様々な実施形態に加えての又は様々な実施形態以外のその他の構造、機能、又は機能と構造を用いて実践される該装置又は方法を網羅することが意図される。ここにおいて開示された本開示のいずれの実施形態も、請求項の1つ以上の要素によって具現化可能であることが理解されるべきである。語句典型的なは、1つの例、事例、又は実例を提供することを意味するためにここにおいて用いられる。ここにおいて典型的なとして説明されるいずれの実施形態も、その他の実施形態よりも好ましい又は有利であるとは必ずしも解釈されるべきではない。ここにおいては特定の実施形態が説明されるが、これらの実施形態の数多くの変形及び置換も本開示の適用範囲内である。好ましい実施形態の幾つかの利益及び利点が述べられているが、本開示の適用範囲は、特定の利益、用途又は目標に限定されることは意図されない。むしろ、本開示の実施形態は、異なる技術、システム構成、ネットワーク及びプロトコルに対して広範囲に適用可能であることが意図されており、それらの一部は、図内及び好ましい実施形態に関する以下の説明において例として示される。詳細な発明を実施するための形態及び図面は、本開示を限定するのではなく単に例示するだけであるにすぎず、本開示の適用範囲は、添付された請求項及びそれらの同等物によって画定される。典型的なニューラルシステム図1は、本開示の幾つかの実施形態による複数のニューロンレベルを有するニューラルシステム例100を示す。ニューラルシステム100は、シナプス結合ネットワーク104を通じて他のニューロンレベル106に結合されたニューロンレベル102を備えることができる。簡略化を目的として、図1には2つのニューロンレベルのみが例示されるが、典型的なニューラルシステム内にはそれよりも多くのニューロンレベルが存在することができる。図1において例示されるように、レベル102の各ニューロンは、前レベル図1には示されていないの複数のニューロンによって生成することができる入力信号108を受け取ることができる。信号108は、レベル102のニューロンの入力電流を表すことができる。この電流は、膜電位をチャージchargeするためにニューロン膜上に蓄積することができる。膜電位が閾値に達したときに、ニューロンは発火し、次のニューロンレベル例えば、レベル106に伝達される出力スパイクを生成することができる。図1において例示されるように、1つのニューロンレベルから他へのスパイクの伝達は、シナプス結合ネットワーク又は単にシナプス104を通じて達成させることができる。シナプス104は、レベル102のニューロンから出力信号すなわち、スパイクを受け取り、調整可能なシナプス荷重によりそれらの信号をスケーリングしw1i,i1,...,wPi,i1ここで、Pは、レベル102と106のニューロン間のシナプス結合の総数、スケーリングされた信号をレベル106における各ニューロンの入力信号として結合する。レベル106のすべてのニューロンが、対応する結合された入力信号に基づいて出力スパイク110を生成することができる。出力スパイク110は、他のシナプス結合ネットワーク図1には示されてないを用いて他のニューロンレベルに伝達することができる。ニューラルシステム100は、電気回路によってエミュレーションすることができ、広範な用途、例えば画像及びパターンの認識、機械学習及びモーター制御、において利用することができる。ニューラルシステム100内の各ニューロンは、ニューロン回路として実装することができる。出力スパイクを開始させる閾値までチャージされるニューロン膜は、内部を流れる電流を積分するキャパシタとして実装することができる。幾つかの実施形態に関しては、ニューロン回路の電流積分デバイスとしてのキャパシタは取り除くことができ、それよりもはるかに小型のメモリスタ素子をその代わりに用いることができる。この手法は、ニューロン回路において、及び、かさばるキャパシタが電流積分器として利用される様々なその他の用途において適用することができる。さらに、シナプス104の各々は、1つ以上のメモリスタ素子に基づいて実装することができ、シナプス荷重の変化はメモリスタ抵抗の変化と関連させることができる。ナノメータのフィーチャーサイズfeature-sizeのメモリスタを用いることで、ニューロン回路及びシナプスの面積を実質的に縮小することができ、それは、非常に大型のニューラルシステムハードウェアの実装を実用的にすることができる。訓練プロセス中におけるシナプスネットワーク104のシナプス荷重の調整は、スパイクタイミング依存可塑性STDPに基づくことができる。図2は、STDPによるプレシナプススパイク及びポストシナプススパイクの相対的タイミングの関数としてのシナプス荷重の変化のグラフ図例200を示す。グラフ200の一部分202において例示されるように、プレシナプスニューロンがポストシナプスニューロンの前に発火した場合は、対応するシナプス荷重を増大させることができる。この荷重増大は、シナプスの長期増強LTPと呼ぶことができる。LTPの量は、プレシナプススパイク時間とポストシナプススパイク時間との間の差の関数としてほぼ指数的に低減することができることをグラフ部分202から観察することができる。グラフ200の一部分204において例示されるように、発火の逆の順序は、シナプス荷重を低減させ、シナプスの長期抑圧LTDを引き起こすことができる。図2において例示されるように、シナプス荷重-訓練曲線は非対称的であることができる。グラフ部分202によって表されるLTP荷重増分は、短いスパイク間間隔のほうが大きくなるが、LTD荷重増分よりも速く減衰することができる。因果関係窓causalitywindowの外部においてLTDが圧倒的であると、プレシナプススパイクがポストシナプス活動電位に関して時間的にランダムに発生したときにシナプスの弱化を引き起こすことがある。従って、これらのランダムな事象は、シナプスを呼び起こすevokeのに一貫して貢献することができない。図3は、本開示の幾つかの実施形態による遅延報酬distalrewardを有するSTDPに基づくシナプス荷重変化例を示す。プレシナプスニューロン302は、シナプス306を介してポストシナプスニューロン304と結合することができる。シナプス306の状態は、2つの変数、すなわち、シナプス強度すなわち、荷重S及び可塑性にとって重要な酵素の活性化C、によって説明することができる。プレシナプスニューロン302は、スパイク308を発火させることができ、それは、ポストシナプスニューロン304によって発火された他のスパイク310によって後続することができる。この一連のスパイキング事象後に、プレシナプススパイクとポストシナプススパイクのシーケンスから1乃至3秒のランダムな遅延を有する状態でシナプス結合306への報酬を細胞外ドパミンDAのスパイクの形で引き渡すことができる。経時でのDAの細胞外濃度の変化は以下のように表すことができる。ここで、Dは、DAの細胞外濃度であり、τDは、減衰時定数であり、DAtは、ドパミン作動性ニューロンの活動に起因するDAのソースをモデル化したものである。図3からの指数的に減衰する曲線312は、方程式1によって与えられた経時でのDAの細胞外濃度の変化を示す。経時での変数Cの変化は、以下によって与えることができる。ここで、τCは、減衰時定数であり、δtは、ディラックデルタ関数である。時間tpre/postにそれぞれ発生するプレシナプス及びポストシナプスニューロン302-304の発火は、図2において描かれる量STDPΔtだけ変数Cを変化させることができ、ここで、Δt=tpost-tpreは、スパイク間間隔である。図3において作図314を用いて例示されるように、変数Cは、時定数τCでゼロまで指数的に減衰することができる。曲線314の減衰速度は、遅延報酬に対する可塑性の感度を制御することができる。変数Cは、DAの細胞外濃度変数Dによってゲーティングgateされたときにシナプス強度Sの変化を可能にすることができるため、曲線314は、シナプス修飾のための適格度トレースeligibiltytraceとして働くことができる。従って、シナプス強度の変化は、以下のように与えることができる。図3の作図316は、方程式3によって定義されたシナプス強度の変化を示す。典型的なメモリスタ素子上記のように、ニューラルシステムのニューロンを結合するシナプスは、メモリスタ素子に基づいて実装することができる。メモリスタは、第4の基本的受動素子と時々呼ばれる。それの小さいフィーチャーサイズは、メモリスタを大型のハードウェアの実装にとって非常に魅力的なものにする。メモリスタの可能な将来の用途は、とりわけ、超高密度メモリセル及びニューラルコンピューティングを含むことができる。図4は、メモリスタ素子例404の構造400及びモデル402を例示する。メモリスタ404は、TiO2の2層薄膜406を備えることができ、それらは、接点として働く2つのナノワイヤ408-410間に挟むことができる。1方の層すなわち、層412は、酸素空孔によってドーピングし、半導体のように挙動することができ、他のドーピングされない層414は、絶縁物として機能することができる。全体的なメモリスタ抵抗Rmemは、次のように2つの層の境界位置に依存することができる。ここで、Wは、ドーピングされた層412の幅であり、Dは、TiO2層406の全長であり、Ron及びRoffは、それぞれW=0及びW=Dに関するメモリスタ抵抗の限度値を表す。電流iが経時でメモリスタ404内を通るのに従い、電流は、次のようにドーピングされた層の幅Wを変化させることによってメモリスタ抵抗を変調することができる。ここで、x=W/D、k=μVRon/D2、fx=1-2x-12p、μVは、メモリスタドーパント移動性を表し、Pは、関数fxの非直線性のレベルである。電流iが一方向にすなわち、ワイヤ410からワイヤ408にメモリスタ404内に流れ込んだ時点で、それは、ドーピングされた層412の幅Wをゼロまで縮小することができ及びメモリスタ抵抗を最大可能値Roffまで飽和させることができる。電流iの方向がすなわち、ワイヤ408からワイヤ410に反転すると、ドーピングされた層412は、メモリスタ幅D全体を占める傾向があり、Ronの最小のメモリスタ抵抗に達することができる。上記のメモリスタの挙動をシミュレーションするためのモデルを設計することができる。図5は、本開示の幾つか実施形態によるメモリスタ設計のシミュレーションされた電流-電圧I-V特性500の例を示す。メモリスタの挙動は、ヒステリシスI-V曲線を用いて説明できることが図5から観察することができる。ヒステリシスI-V曲線500は原点を通るため、メモリスタ両端間に印加された電圧が存在しない場合は、メモリスタ内を電流が流れることができない。これは、メモリスタが純粋に散逸性の素子であることを意味する。メモリスタ電流の増大は、最小のメムリスタンスRonに達するまでメモリスタ両端間の電圧も増大させることができる。次に、メモリスタ電流の低減は、メムリスタンスが一定の最小レベルにあるためメモリスタ電圧も低下させることができる。メモリスタを通る電流が反対方向に流れて増大したときには、メムリスタンスは増大することができ、メモリスタ両端間の負の電圧が増大することができる。図5において例示されるように、最大メムリスタンスRoffに達した時点で、この反対方向に流れているメモリスタ電流の低減が負のメモリスタ電圧も低下させることができる。メモリスタ素子は、典型的には、非対称的なオン/オフスイッチングon/offswitching挙動を有することが注目されるべきである。オンスイッチングプロセスは、メムリスタンスを最小レベルRonの方向に低下させることに関するものであり、オフスイッチングプロセスは、メムリスタンスを最大レベルRoffの方向に増大させることに関するものである。オンスイッチングは、高速であることができ、他方、オフスイッチングは、低速で指数的であることができる。STDP及びドパミンシグナリングによる典型的な3メモリスタシナプス本開示では複数のメモリスタを備えるシナプスが提案され、それは、上記のドパミンシグナリングによるSTDPに基づいてシナプス強度調整をサポートすることができる。メモリスタのうちの1つは、LTP適格度曲線を実装するために利用することができRC_LTPメモリスタ、他方、他のメモリスタは、LTD適格度曲線を実装するために用いることができるRC_LTDメモリスタ。第3のメモリスタRSメモリスタは、メムリスタンスに依存する可変強度を有する一対のニューロン間のシナプス結合として動作することができる。ドパミンDA信号が高いときにメモリスタRC_LTP又はメモリスタRC_LTDをメモリスタRSと接続することによって、適格度変数値を効率的にシナプスにコピーすることができる。さらに、適格度メモリスタRC_LTP及びRC_LTDは、減衰フェーズ中はオフスイッチングであり、大きな時定数を有する指数的に減衰する適格度曲線を生成することができる。提案されるシナプス実装手法は、面積および電力の両方において効率的であることができる。図6は、本開示の幾つかの実施形態による適格度トレースを実装するためのメモリスタ素子602を有する回路例600を示す。LTP/LTDの初期フェーズ中には、信号ΦLTP/LTDのスパイク608を生成することができ、スイッチ6041-6042をオンにすることができる。従って、スパイク608中に、電流が方向614にメモリスタ604内を流れることができ、メモリスタ602のメムリスタンス612は、最小のRon値に向かって急低下していることができるすなわち、オンスイッチングを行うことができる。他方、減衰フェーズ中には、信号Φdkのスパイク610を生成することができ、スイッチ6061-6062をオンにすることができる。同じ時間において、信号ΦLTP/LTDは論理的0に等しいことができ、スイッチ6041-6042をオフにすることができる。スパイク610中には、電流は、方向614と反対の方向616にメモリスタ604内を流れることができ、メムリスタンス612は、図6において例示されるように、大きな時定数でゆっくりと指数的に増大していることができるすなわち、オフスイッチングを行うことができる。図6からのメムリスタンス曲線612を図3からの適格度トレース314と比較することによって、メムリスタンスの変化は適格度トレースすなわち、シナプス強度に反比例できることを観察することができる。メムリスタンス612は、シナプス強度の逆数であるシナプス抵抗に対応することができるため、曲線612は、適格度トレース314を直接エミュレーションすることができ、シナプス結合の1つの適格度トレースすなわち、LTP又はLTD適格度トレースのいずれかを生成するために単一のメモリスタ素子を利用することができる。図7は、本開示の幾つかの実施形態によるシナプス実装のために用いることができるメモリスタに基づく回路の例を示す。特に、図7Aからの回路702は、電圧源710と並列に接続された2つの直列メモリスタ706-708を備えることができ、図7Bからの回路704は、定電流源718と直列に接続された2つの並列メモリスタ714-716を備えることができる。両方の回路702及び704のメムリスタンスRSは、各々のシナプス強度と関連させることができ、他方、両回路内のメムリスタンスRCの変化は、シナプスの適格度曲線を生成することができる。スイッチ712及び720は、パルス幅変調PWM信号によって制御することができ、それは、プレシナプス/ポストシナプススパイク回路702及び704におけるDA_pwm信号に後続するDAの濃度の変化を表すことができる。回路702において、シナプス強度の変化に関連するメムリスタンス708の変化は、DA_pwm信号のパルスが生成されたときに回路702内を流れる電流に比例することができる。ここで、方程式7を方程式6内に含めた後は、シナプス強度の変化は次のように与えることができる。方程式8は、方程式3によって定義されたシナプス強度の変化に対応することができ、経時でのメムリスタンス706の変更modificationの逆数すなわち、曲線1/RCtは、適格度トレースを表すことができる。回路704において、シナプス強度の変化と関連付けられた膜716の変化は、以下のように与えることができる。ここで、方程式10を方程式9内に含めた後は、シナプス強度の変化は次のように与えることができる。方程式11は、方程式3によって定義されたシナプス強度の変更に対応することができ、経時でのメムリスタンス714の変化すなわち、曲線RCtは、適格度トレースを表すことができる。図8は、本開示の幾つかの実施形態によりプレシナプスニューロン802をポストシナプスニューロン804に結合するシナプス800の提案されたハードウェア実装を例示する。プレシナプスニューロン802は、シナプス800を通じてプレシナプススパイク信号806を入力電流808に及びポストシナプスニューロン804に伝達することができる。ニューロン804は、入力電流808がニューロンの膜電位を閾値よりも高くした場合に、ポストシナプススパイク810を生成することができ、入力電流808のレベルは、シナプス800の強度に依存することができる。さらに、ニューロン802は、シナプス800のLTPをトリガするためにPWMに基づく信号812を生成することができ、ニューロン804は、シナプス800のLTDをトリガするためにPWMに基づく信号814を生成することができる。ニューロン802は、ニューロン802に結合されたシナプス図8には示されていないのLTDをトリガするためにPWMに基づく信号816を生成することもでき、ニューロン804は、ニューロン804に結合された他のシナプス図8には示されていないのLTDをトリガするためにPWMに基づく信号818を生成することができる。図7Bからの回路704により、シナプス800は、メモリスタの並列接続に基づいて実装することができ、それは、電流源に直列接続することができる。図8において例示されたメモリスタ820は、シナプス800のLTPのための適格度トレースを生成するために利用することができ、メモリスタ822は、シナプス800のLTDのための適格度トレースを生成するために利用することができる。他方、シナプス強度の変化は、メモリスタ824のメムリスタンスRSを変更することに基づくことができる。メモリスタ820-822は、メムリスタンスRSと比較して小さいメムリスタンスを有することができることが注目されるべきである。小さいメモリスタ820-822は、メモリスタ824から流れる電流を迂回せることができ、それは、電力散逸の点で効率的でないことがある。さらに、LTP及びLTD適格度トレースの生成中に、小さいメモリスタ820-822は、小さい時定数を有する各々の最小抵抗に対してオンスイッチングであることができる。従って、LTP及びLTD適格度トレースの減衰が高速すぎることがあり、指数的でないことがある。さらに、シナプス800は、LTP及びLTDのそれぞれのための2つの電流源826及び828を備えることができ、それは、これらの電流源は複数のシナプスによって共用できないため面積上の効率的な解決策になることができない。図9は、本開示の幾つかの実施形態によりプレシナプスニューロン902をポストシナプスニューロン904に結合するシナプス900の提案されたハードウェア実装を例示する。プレシナプスニューロン902は、シナプス900を通じてプレシナプススパイク信号906を入力電流908に及びポストシナプスニューロン904に伝達することができる。ニューロン904は、入力電流908がニューロンの膜電位を閾値よりも高くした場合に、ポストシナプススパイク910を生成することができ、入力電流908のレベルは、シナプス900の強度に依存することができる。さらに、ニューロン902は、シナプス900のLTPをトリガするためにPWMに基づく信号912を生成することができ、ニューロン904は、シナプス900のLTDをトリガするためにPWMに基づく信号914を生成することができる。ニューロン902は、ニューロン902に結合されたシナプス図9には示されていないのLTDをトリガするためにPWMに基づく信号916を生成することもでき、ニューロン904は、ニューロン904に結合された他のシナプス図9には示されていないのLTDをトリガするためにPWMに基づく信号918を生成することができる。図7Aにおいて例示された回路702により、シナプス900は、メモリスタの直列接続に基づいて実装することができ、それは、電圧源に並列に接続することができる。図9において例示されたメモリスタ920は、シナプス900のLTPのための適格度トレースを生成するために利用することができ、メモリスタ922は、シナプス900のLTDのための他の適格度トレースを生成するために用いることができる。他方、シナプス強度の変更は、メモリスタ924のメムリスタンスRSの変化に基づくことができる。メモリスタ920及び924は、シナプス900内の該当するスイッチが起動されたときに直列接続できることを図9から観察することができる。これは、メモリスタ922及び924に関しても当てはまる。メモリスタ920乃至922は、メモリスタ924に関して大きいメムリスタンスを有することができることが注目されるべきである。大きいメムリスタンス920乃至922は、メモリスタ924内を流れる電流を制限することができ、それは、電力的に効率的であることができる。さらに、LTP及びLTD適格度トレースを生成するために、大きいメモリスタ920-922は、大きい時定数を有する各々の最大抵抗に対してオフスイッチングであることができる。従って、適格度トレースの減衰は、希望に応じて、低速及び指数的であることができる。さらに、LTDのために採用された電圧源926及びLTPのために採用された電圧源928は、複数のシナプス電気回路間で共用することができ、それは、シナプスのネットワーク例えば、図1からのシナプスネットワーク104に関する面積上の効率性を提供することができる。従って、図9からのシナプス実装900は、図8において例示されたシナプス実装800と比較して電力及び面積の点で有利であるため好ましいシナプス実装であることができる。図10は、本開示の幾つか実施形態によるシナプス900のLTPに関するタイミング例を示す。ニューロン902は、ニューロン膜電位がそれの閾値レベル時間枠1000の伝達フェーズ1022に達した時点でプレシナプススパイク信号906のスパイク1004を生成することができる。伝達フェーズ1002中に生成されたスパイク1004及びパルスΦcommは、スイッチ930-932をオンにすることができる。次に、メモリスタ924内を電流が流れることができ、それは、ポストシナプスニューロン904の入力電流908を生成する際に貢献することができるすなわち、スパイク1004をポストシナプスニューロン904に伝達することができる。伝達フェーズ1002中には、メモリスタ924両端の電圧がメモリスタの閾値レベルを下回ることができ、メムリスタンスRSを変化させることができない。図10において例示されるように、伝達フェーズ1002中には、メムリスタンスRSは、最大値RS_offを有することができる。伝達フェーズ1002は、メモリスタ920と関連付けられた増強フェーズ1006すなわち、LTP適格度トレースの増強フェーズによって後続することができる。PWMLTP信号912のパルス1008を生成することができ、次にスイッチ934をオンにすることができる。ポストシナプスニューロン904はまだスパイクすることができないすなわち、ニューロン904の膜電位がまだそれの閾値レベルを下回ることができるため、ポストシナプススパイク信号910に対応する図9からの変数Sspk2の状態は低いことができ、スイッチ936はオフであることができる。従って、メモリスタ920内を流れる電流が存在することができず、図10において例示されるように、それのメムリスタンスRC_LTPは、依然として最大値RC_offと等しいことができる。ニューロン904は、ニューロン膜電位がそれの閾値レベル伝達フェース1012に達した時点でポストシナプススパイク信号910のスパイク1010を生成することができる。スパイク1010は、ニューロン904に結合されたシナプス図9には示されていないを通じて他のニューロンにすなわち、ニューロン904のポストシナプスニューロンに伝達することができる。さらに、スパイク1010は、メモリスタ920及び924の両方の増強のために変数Sspk2の状態を変化させることができる。例えば、スパイク1010は、スイッチ936をオンにすることができ、それは、LTP適格度トレースの他の増強フェーズ中にメモリスタ920両端の電圧降下が閾値レベルを上回るようにし、メムリスタンスRC_LTPが変化を始めることができる。スパイク1010は、LTP適格度トレースの増強フェーズ1014中にPWMLTP信号912の他のパルス1016によって後続することができる。パルス1016は、スイッチ934をオンにし、これで、図10の回路1018によって例示されるように、メモリスタ920両端の電圧降下が2Vddに等しいことができる。この電圧降下は、メモリスタ920の閾値レベルを上回ることができ、メモリスタ920内を流れる電流がフェーズ1014中にメムリスタンスRC_LTPをRC_offから急低下させることができる。図10において例示されるように、メムリスタンスRC_LTPは、PWMLTP信号が論理的0と再び等しくなるまで低下し続けることができる。次に、スイッチ934をオフにすることができ、メモリスタ920は、開回路内にあることができ、メムリスタンスRC_LTPは、増強フェーズ1014中に達した値1020を維持することができる。メムリスタンスRC_LTPのオフスイッチングが生じることができるフェーズ1022中にLTP適格度トレースの減衰が生じることができる。減衰フェーズ1022中に、パルスΦdkがスイッチ942及び944をオンにすることができ、メモリスタ920は、図10において例示された閉回路1024の一部であることができる。メモリスタ920の時定数は大きいことができるすなわち、メモリスタ920内を流れる電流は、相対的に大きいメムリスタンスRC_LTP及び相対的に小さい電圧Vdkに起因して小さいことができるため、メムリスタンスRC_LTPはゆっくりと指数的に増大し続けることができる。メムリスタンスRC_LTPの変更の逆数は、ポストシナプススパイク1010がLTP適格度トレースを表すことができる後に開始したことを図10から観察することができる。プレ及びポストシナプススパイク1004及び1010のシーケンスに応答したDAの細胞外濃度の変化は、PWMに基づく信号DA_pwmのパルス1026によってエミュレーションすることができる。パルス1026は、メモリスタ924のオンスイッチングすなわち、シナプス900のLTPと関連付けられたフェーズ1028中に生じることができる。図9において例示されるように、このパルスは、メモリスタ920及び924を接続するスイッチ946をオンにすることができる。同じ時間に、LTPフェーズ1028中に生成されたパルスΦS_LTPがスイッチ948及び950をオンにすることができる。これで、図10において例示されたメモリスタ924を備える閉回路1030を形成することができ、メモリスタ920及び924の直列接続内を流れる電流が、メムリスタンスRSをそれの最大値RS_offから低下させることができるすなわち、シナプス900のLTPが生じることができる。図9において例示されたシナプスの提案された実装は、ドパミンシグナリングによりLTPをサポートすることができることが、図10の分析に基づいて観察することができる。LTPフェーズ1028中には、メモリスタ920両端の電圧降下がメモリスタの閾値レベルを下回ることができ、メムリスタンスRC_LTPは、減衰フェーズ1022中に達したそれの値1032を維持することができることも注目されるべきである。図11は、本開示の幾つか実施形態による図9からのシナプス900のLTDに関するタイミング例を示す。時間枠1100の伝達フェーズ1102中に、ポストシナプスニューロン904は、ポストシナプススパイク信号910のスパイク1104を生成することができる。スパイク1104は、ニューロン904に結合されたシナプス図9には示されていないを通じて他のニューロンにすなわち、ニューロン904のポストシナプスニューロンに伝達することができる。シナプス900の全メモリスタ920乃至924は、開回路内にあることができ、それらを通じて電流は流れず、それらのメムリスタンスは、伝達フェーズ1102中には変化することができない。伝達フェーズ1102は、メモリスタ922と関連付けられたLTDフェーズ1106すなわち、LTD適格度トレースの抑圧フェーズによって後続することができる。PWMLTD信号914のパルス1108を生成することができ、次に、スイッチ952をオンにすることができる。プレシナプスニューロン902はまだスパイクすることができないすなわち、ニューロン902の膜電位が依然としてそれの閾値レベルを下回ることができるため、プレシナプススパイク信号906に対応する図9からの変数Sspk1の状態が低であることができ、スイッチ954はオフであることができる。従って、図11において例示されるように、メモリスタ922には電流は流れていることができず、そのメムリスタンスRC_LTDは、依然として最大値RC_offと等しいことができる。ニューロン902は、ニューロン膜電位がそれの閾値レベル伝達フェーズ1112に達した時点でプレシナプススパイク信号906のスパイク1110を生成することができ、次に、シナプス900を通じてポストシナプスニューロン904に伝達することができる。伝達フェーズ1112中に生成されたスパイク1110及びパルスΦcommは、スイッチ930-932をオンにすることができる。次に、メモリスタ924内を電流が流れることができ、それは、ポストシナプスニューロン904の入力電流908を生成する際に貢献することができる。伝達フェーズ1112中には、メモリスタ924両端の電圧がメモリスタの閾値レベルを下回ることができ、メムリスタンスRSを変化させることができない。さらに、スパイク1110は、変数Sspk1の状態を変化させることができ、それは、スイッチ954をオンにすることができる。これは、最終的に、PMWLTD信号914の他のパルス中に、メモリスタ922両端の電圧降下は閾値レベルを上回ることができるためLTD適格度トレースの生成を開始させることができる。PWMLTD信号914の他方のパルスすなわち、パルス1116は、LTD適格度トレースの開始に関連するフェーズ1114中に発生することができる。図11において回路1118によって例示されるように、パルス1116は、スイッチ952をオンにさせることができ、これで、メモリスタ922両端の電圧降下は、2Vddと等しくすることができる。この電圧降下は、メモリスタ922の閾値レベルを上回ることができ、メモリスタ922内を流れる電流は、メムリスタンスRC_LTDをRC_off値から急低下させることができる。図11において例示されるように、メムリスタンスRC_LTDは、PWMLTD信号が論理的0に再び等しくなるまで低下し続けることができる。次に、スイッチ952をオフにすることができ、メモリスタ922は、開回路内にあることができ、メムリスタンスRC_LTDは、フェーズ1114中に達した値1120を維持することができる。メムリスタンスRC_LTDのオフスイッチングを行うことができるフェーズ1122中にLTD適格度トレースの減衰が生じることができる。減衰フェーズ1122中に、パルスΦdkがスイッチ960-962をオンにすることができ、メモリスタ922は、図11において例示された閉回路1124の一部であることができる。メモリスタ922の時定数は大きいことができるすなわち、メモリスタ922内を流れる電流は、相対的に大きいメムリスタンスRC_LTD及び相対的に小さい電圧Vdkに起因して小さいことができるため、メムリスタンスRC_LTDはゆっくりと指数的に増大し続けることができる。メムリスタンスRC_LTPの変更modificationの逆数は、ポスト及びプレシナプススパイク1102及び1110のシーケンスがLTD適格度トレースを表すことができる後に開始したことを図11から観察することができる。ポスト及びプレシナプススパイク1104及び1110のシーケンスに応答したDAの細胞外濃度の変化は、PWMに基づく信号DA_pwmのパルス1126によってエミュレーションすることができる。パルス1126は、メモリスタ924のオフスイッチングすなわち、シナプス900のLTDと関連付けられたフェーズ1128中に生じることができ、このパルスは、メモリスタ922及び924を接続するスイッチ964をオンにすることができる。同じ時間に、LTDフェーズ1128中に生成されたパルスΦS_LTDがスイッチ966及び968をオンにすることができる。これで、図11において例示されたメモリスタ924を備える閉回路1130を形成することができ、メモリスタ922及び924の直列接続内を流れる電流が、メムリスタンスRSを増大させることができるすなわち、シナプス900のLTDが発生することができる。LTDフェーズ1128中には、メモリスタ922両端の電圧降下は、メモリスタの閾値レベルを下回ることができ、メムリスタンスRC_LTDは、減衰フェーズ1122中に達したそれの値1132を維持することができる。図9からのシナプスの提案される実装は、ドパミンシグナリングによりLTDをサポートできることを図11の分析に基づいて結論づけることができる。従って、図10-11からのタイミング図により、3つのメモリスタを備えるシナプス900は、ドパミンシグナリングによってSTDPに基づく強度調整を効率的にサポートすることができる。図12は、本開示の幾つか実施形態によりプレシナプスニューロン回路902とポストシナプスニューロン回路904との間の提案される3メモリスタシナプス接続900を制御するための動作例1200を示す。1202において、接続の強度は、ポストシナプスニューロン回路のスパイクがプレシナプスニューロン回路のスパイクに後続したときにシナプス結合内の複数のメモリスタのうちの第1のメモリスタの抵抗を低下させることによって増大させることができる。強度増大中にメモリスタのうちの第2のものを第1のメモリスタに接続することができ、スパイクに起因する強度増大前に第2のメモリスタの抵抗を変化させることができる。1204において、接続の強度は、プレシナプスニューロン回路の他のスパイクがポストシナプスニューロン回路の他のスパイクに後続したときに第1のメモリスタの抵抗を増大させることによって低下させることができる。強度低下中にメモリスタのうちの第3のものを第1のメモリスタに接続することができ、その他のスパイクに起因する強度低下前に第3のメモリスタの抵抗を変化させることができる。メモリスタシナプスの典型的な配列図13において例示されるように、上記の3メモリスタシナプスは、ニューロンの配列を結合するために利用することができる。配列1300内の各ニューロンは、樹状突起ドライバdendritedriver1302と、ニューロン細胞体soma1304と、軸索axonドライバ1306と、を備えることができる。図13において例示されるように、樹状突起ドライバ1302は、ニューロン細胞体1304に接続することができ、ニューロン細胞体は、軸索ドライバ1306と他方の端部においてインタフェースすることができる。図9からのシナプス900に対応することができる3つのメモリスタ1320-1324を備えるシナプス1308は、プレシナプスニューロン1310をポストシナプスニューロン1312と接続することができる。ニューロン1310内の軸索ドライバ1314の出力部1314は、メモリスタ1320を通じて、ニューロン1312内の樹状突起ドライバの入力部1326に接続することができる。この接続は、シナプス1308のLTP適格度トレースの生成を提供することができる。シナプス1308の強度は、ニューロン1310内の軸索ドライバの出力部1316をニューロン1312内の樹状突起ドライバの入力部1328に接続するメモリスタ1322のメムリスタンスRSに関連させることができる。シナプス1308のLTP中において、LTP適格度トレースが生成後に、メモリスタ1322のメムリスタンスRSが低下することができ、ニューロン1310及び1312間のシナプス結合はより強くなることができる。シナプス1308のLTD適格度トレースを生成するために、ニューロン1310内の軸索ドライバの出力部1318を、メモリスタ1324を通じて、ニューロン1312内の樹状突起ドライバの入力部1330に接続することができる。シナプス1308のLTD中において、LTP適格度トレースが生成後に、メモリスタ1322のメムリスタンスRSが増大することができ、ニューロン1310及び1312間のシナプス結合はより弱くなることができる。図14Aは、3メモリスタシナプス1402を介してニューロンの配列を効率的に結合することができるクロスバーアーキテクチャ例1400を示す。ニューロン図14には示されていないによって生成されたスパイク1404は、シナプスメモリスタ1406に、次にシナプスメモリスタ1408、シナプスメモリスタ1410及びシナプスメモリスタ1412に伝達することができる。しかしながら、このスパイク情報は、メモリスタ1414及び1416すなわち、LTD又はLTP適格度トレースと関連付けられたメモリスタに不正確に渡され、スパイク1404を生成した同じニューロンに戻されることがある。クロスバーニューラルアーキテクチャ内において可能性のある誤った経路を排除するために、図14Bにおいて例示される2端子メモリスタ1418を3端子メモリスタ1420と交換することができる。メモリスタ1420の一対のダイオード1422は、メモリスタ内を流れる電流の方向を制御することができ、電流が希望されない方向に流れるのを防止することができる。本開示の好ましい実施形態においては、ニューラルクロスバーアーキテクチャ内の3端子メモリスタのメムリスタンスRSの更新すなわち、シナプス強度の変更は、ニューラルクロスバーアーキテクチャの同じ列内に配置されたシナプスの強度を変更する代わりに行ごとに行うことができる。本開示は、ドパミンシグナリングによるSTDPのための3メモリスタシナプスのハードウェア実装を提案する。LTD及びLTP適格度トレースは、適切に選択されたメムリスタンス及び減衰フェーズ中のメモリスタ両端の低い電圧降下のおかげでゆっくりと指数的に減衰することができる。この手法は、電力的に効率的であることもできる。さらに、3メモリスタシナプスの提案された実装は、RCネットワーク/カウンタが利用されないため面積的に効率的であることができるすなわち、ゆっくり減衰する曲線をエミュレーションするために大きくてかさばるキャパシタを回避することができる。さらに、シナプスメモリスタを複数のシナプスによって共用される電圧源と直列に接続することは、面積が効率的なニューラルクロスバーアーキテクチャを可能にすることができる。提案されるニューラルクロスバーアーキテクチャは、この解決策を電力的に効率的にする単純な論理を備えることができる。上述される方法の様々な動作は、対応する機能を実行することが可能なあらゆる適切な手段によって行うことができる。それらの手段は、様々なハードウェア及び/又はソフトウェアコンポーネント及び/又はモジュールを含むことができ、限定されることなしに、回路、特定用途向け集積回路ASIC、又はプロセッサを含む。概して、図において例示される動作が存在する場合は、それらの動作は、同様の番号を有する対応する手段機能means-plus-functionコンポーネントを有することがある。例えば、図12において例示された動作1200は、図12Aにおいて例示されたコンポーネント1200Aに対応する。ここにおいて用いられる場合の表現決定することは、非常に様々な行動を包含する。例えば、決定することは、計算すること、演算すること、処理すること、導き出すこと、調査すること、検索すること例えば、テーブル、データベース又は他のデータ構造内を検索すること、確認すること、等を含むことができる。さらに、決定することは、受信すること例えば、情報を受信すること、アクセスすること例えば、メモリ内のデータにアクセスすること、等を含むことができる。さらに、決定することは、解決すること、選定すること、選択すること、確立すること、等を含むことができる。ここにおいて用いられる場合において、項目品目のリストのうちの少なくとも1つという句は、単一の構成要素を含むそれらの項目品目のあらゆる組み合わせを意味する。一例として、a、b、又はcのうちの少なくとも1つは、a、b、c、a-b、a-c、b-c、及びa-b-cを網羅することが意図される。本開示と関係させて説明される様々な例示的な論理ブロック、モジュール、及び回路は、ここにおいて説明される機能を果たすように設計された汎用プロセッサ、デジタル信号プロセッサDSP、特定用途向け集積回路ASIC、フィールドプログラマブルゲートアレイ信号FPGA又はその他のプログラマブル論理デバイスPLD、ディスクリートゲートロジック、ディスクリートトランジスタロジック、ディスクリートハードウェアコンポーネント、又はそれらのあらゆる組合せ、を用いて実装又は実行することができる。汎用プロセッサは、マイクロプロセッサであることができるが、代替においては、プロセッサは、どのような市販のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシンであってもよい。プロセッサは、計算デバイスの組合せ、例えば、DSPと、1つのマイクロプロセッサとの組合せ、複数のマイクロプロセッサとの組合せ、DSPコアと関連する1つ以上のマイクロプロセッサとの組合せ、又はその他のあらゆる該構成との組合せ、として実装することもできる。本開示と関係させて説明される方法又はアルゴリズムのステップは、ハードウェア内において直接的に、プロセッサによって実行されるソフトウェアモジュール内において、又はそれらの2つの組み合わせにおいて具現化することができる。ソフトウェアモジュールは、当業において知られるあらゆる形態の記憶媒体内に常駐することができる。使用することができる記憶媒体の幾つかの例は、ランダムアクセスメモリRAM、読み取り専用メモリROM、フラッシュメモリ、EPROMメモリ、EEPROMメモリ、レジスタ、ハードディスク、取り外し可能ディスク、CD-ROM、等を含む。ソフトウェアモジュールは、単一の命令、又は数多くの命令を備えることができ、及び、幾つかの異なるコードセグメントにわたって、異なるプログラム間で、及び複数の記憶媒体にわたって分散させることができる。記憶媒体は、プロセッサが記憶媒体から情報を読み出すこと、及び記憶媒体に情報を書き込むことができるように該プロセッサに結合させることができる。代替においては、記憶媒体は、プロセッサと一体化することができる。ここにおいて開示された方法は、説明される方法を実現させるための1つ以上のステップ又は行動を備える。方法ステップ及び/又は行動は、請求項の適用範囲を逸脱することなしに互換することができる。換言すると、ステップ又は行動の特定の順序が指定されないかぎり、特定のステップ及び/又は行動の順序及び/又は使用は、請求項の適用範囲を逸脱することなしに修正することができる。説明される機能は、ハードウェア、ソフトウェア、ファームウェア、又はそれらの組み合わせにおいて実装することができる。ソフトウェアにおいて実装される場合は、これらの機能は、1つ以上の命令としてコンピュータによって読み取り可能な媒体に格納することができる。記憶媒体は、コンピュータによってアクセス可能なあらゆる利用可能な媒体であることができる。一例として、及び限定することなしに、該コンピュータによって読み取り可能な媒体は、RAM、ROM、EEPROM、CD-ROM又はその他の光学ディスク記憶装置、磁気ディスク記憶装置又はその他の磁気記憶装置、又は、希望されるプログラムコードを命令又はデータ構造の形態で搬送又は格納するために用いることができ及びコンピュータによってアクセス可能であるその他の媒体、を備えることができる。ここにおいて用いられるときのディスクdisk及びdiscは、コンパクトディスクCDdiscと、レーザディスクdiscと、光ディスクdiscと、デジタルバーサタイルディスクDVDdiscと、フロッピー登録商標ディスクdiskと、Blu-ray登録商標ディスクdiscと、を含み、ここで、diskは、通常は磁気的にデータを複製し、discは、レーザを用いて光学的にデータを複製する。従って、幾つかの実施形態は、ここにおいて提示された動作を実行するためのコンピュータプログラム製品を備えることができる。例えば、該コンピュータプログラム製品は、ここにおいて説明される動作を実行するために1つ以上のプロセッサによって実行可能な命令が格納されている及び/又は符号化されているコンピュータによって読み取り可能な媒体を備えることができる。幾つかの実施形態の場合は、コンピュータプログラム製品は、パッケージング材料を含むことができる。ソフトウェア又は命令は送信媒体を通じて送信することもできる。例えば、ソフトウェアが、同軸ケーブル、光ファイバケーブル、より対線、デジタル加入者ラインDSL、又は無線技術、例えば、赤外線、無線、及びマイクロ波、を用いてウェブサイト、サーバ、又はその他の遠隔ソースから送信される場合は、該同軸ケーブル、光ファイバケーブル、より対線、DSL、又は無線技術、例えば赤外線、無線、及びマイクロ波、は、送信媒体の定義の中に含まれる。さらに、ここにおいて説明される方法及び技法を実施するためのモジュール及び/又はその他の適切な手段は、ユーザ端末及び/又は基地局によって適宜ダウンロードすること及び/又はその他の方法で入手することができることが評価されるべきである。例えば、該デバイスは、ここにおいて説明される方法を実行するための手段の転送を容易にするためにサーバに結合することができる。代替として、ここにおいて説明される様々な方法は、記憶手段例えば、RAM、ROM、物理的記憶媒体、例えばコンパクトディスクCD、フロッピーディスク、等を介して提供することができ、このため、ユーザ端末及び/又は基地局は、デバイスに記憶手段を結合又は提供次第様々な方法を入手することができる。さらに、ここにおいて説明される方法及び技法をデバイスに提供するためのあらゆるその他の適切な技法を利用可能である。請求項は、上記の正確な構成及びコンポーネントに限定されないことが理解されるべきである。請求項の適用範囲を逸脱することなしに上述される方法及び装置の手はず、動作及び詳細の様々な修正、変更及び変形を行うことができる。上記は、本開示の実施形態を対象とする一方で、本開示の基本的な適用範囲を逸脱することなしにそれのその他の及びさらなる実施形態を案出することができ、それらの適用範囲は、後続する請求項によって決定される。"