複数のメモリセルを有する第1のブロックを含む第1のメモリセルアレイと、複数のメモリセルを有する第2のブロックを含む第2のメモリセルアレイと、前記第1及び第2のメモリセルアレイに配設された複数のワード線と、前記複数のワード線のそれぞれに電圧を転送する複数の転送ゲートを有するロウデコーダと、を具備し、前記第1のブロックに配設された複数のワード線は、第1及び第2のグループを有し、前記第2のブロックに配設された複数のワード線は、第3及び第4のグループを有し、前記第1及び第3のグループは、転送ゲートを共有することを特徴とする半導体記憶装置。前記第1及び第3のグループに共有された第1の転送ゲートは、前記第1のメモリセルアレイと前記第2のメモリセルアレイとの間に配置され、前記第2のグループに接続された第2の転送ゲートは、前記第1のメモリセルアレイの前記第1の転送ゲートと反対側に配置され、前記第4のグループに接続された第3の転送ゲートは、前記第2のメモリセルアレイの前記第1の転送ゲートと反対側に配置されることを特徴とする請求項1に記載の半導体記憶装置。前記ロウデコーダは、前記第1及び第2のブロックに接続された複数の転送ゲートを同時に選択するデコード回路を含むことを特徴とする請求項1又は2に記載の半導体記憶装置。動作モードに応じて前記複数のワード線の電圧を前記複数の転送ゲートに供給するドライバをさらに具備し、前記ドライバは、前記第1乃至第3の転送ゲートのゲート電極に同じ電圧を供給することを特徴とする請求項2に記載の半導体記憶装置。前記第1のブロックに接続された第1のビット線と、前記第2のブロックに接続された第2のビット線と、前記第1のブロックからデータを消去する場合に、前記第1のブロックが形成された第1のウェルに消去電圧を印加する制御回路と、をさらに具備し、前記制御回路は、前記第1のブロックからデータを消去する場合に、前記第2のブロックが形成された第2のウェルに接地電圧を印加し、前記第1のビット線に第1の電圧を与え、前記第2のビット線に前記第1の電圧よりも高い第2の電圧を与えることを特徴とする請求項1乃至4のいずれかに記載の半導体記憶装置。実施形態は、回路面積を削減することが可能な半導体記憶装置を提供する。実施形態に係る半導体記憶装置は、複数のメモリセルを有する第1のブロックを含む第1のメモリセルアレイと、複数のメモリセルを有する第2のブロックを含む第2のメモリセルアレイと、前記第1及び第2のメモリセルアレイに配設された複数のワード線と、前記複数のワード線のそれぞれに電圧を転送する複数の転送ゲートを有するロウデコーダとを具備し、前記第1のブロックに配設された複数のワード線は、第1及び第2のグループを有し、前記第2のブロックに配設された複数のワード線は、第3及び第4のグループを有し、前記第1及び第3のグループは、転送ゲートを共有する。以下、実施形態について図面を参照して説明する。ただし、図面は模式的または概念的なものであり、各図面の寸法および比率などは必ずしも現実のものと同一とは限らない。以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。[1.不揮発性半導体記憶装置10の構成]図1は、本実施形態に係る不揮発性半導体記憶装置10の構成を示すブロック図である。本実施形態では、不揮発性半導体記憶装置10として、NAND型フラッシュメモリを例に挙げて説明する。不揮発性半導体記憶装置10は、複数のメモリセルアレイ11を備えている。換言すると、1個のメモリセルアレイ11が複数のメモリセルアレイ以降、複数のプレーンと称する場合もあるに分割されている。本実施形態では、2つのメモリセルアレイ11-1及び11-2を例に挙げて説明する。以下の説明では、単にメモリセルアレイ11と表記した場合は、メモリセルアレイ11-1及び11-2のいずれかを指すものとし、メモリセルアレイ11-1及び11-2を特に区別していない。メモリセルアレイ11は、複数のメモリセルがマトリクス状に配置されて構成されている。メモリセルは、電気的に書き換え可能なEEPROMセルから構成される。メモリセルアレイ11には、メモリセルの電圧を制御するために、複数のビット線BL、複数のワード線WL、及びソース線CELSRCが配設されている。メモリセルアレイ11-1及び11-2の各々には、個別のビット線BL及びワード線WLが設けられている。また、メモリセルアレイ11-1及び11-2は、電気的に分離されたウェルにそれぞれ形成されている。ロウデコーダ12-1~12-3は、ワード線WLに接続され、ワード線WLの選択及び駆動を行う。また、ロウデコーダ12-1は、メモリセルアレイ11-1のワード線WLを駆動する。ロウデコーダ12-3は、メモリセルアレイ11-2のワード線WLを駆動する。メモリセルアレイ11-1及び11-2の間に設けられたロウデコーダ12-2は、メモリセルアレイ11-1及び11-2に共有され、メモリセルアレイ11-1及び11-2のワード線WLを駆動する。センスアンプ13-1及び13-2はそれぞれ、メモリセルアレイ11-1及び11-2のビット線BLに接続される。センスアンプ13-1は、データの読み出し時にはビット線BLのデータを検知し、データの書き込み時には書き込みデータに応じてビット線BLの電圧を制御し、データの消去時にはビット線BLの電圧を制御する。センスアンプ13-2も、メモリセルアレイ11-2に対してセンスアンプ13-1と同じ動作を行うように構成されている。カラムデコーダ14-1及び14-2はそれぞれ、アドレスデコーダ15から送られるアドレスに応じて、メモリセルアレイ11-1及び11-2のビット線BLを選択するカラム選択信号を生成し、このカラム選択信号をセンスアンプ13-1及び13-2に送る。入出力バッファI/Oバッファ16は、外部例えば、ホスト、又はメモリコントローラ100から送られるデータコマンド、アドレス、及び書き込みデータを含むを受ける。また、I/Oバッファ16は、コマンドをコントローラ17に送り、アドレスをアドレスデコーダ15に送り、書き込みデータをセンスアンプ13-1及び13-2に送る。さらに、I/Oバッファ16は、センスアンプ13-1及び13-2によってメモリセルアレイ11-1及び11-2から読み出された読み出しデータを外部に出力する。アドレスデコーダ15は、I/Oバッファ16から送られるアドレスをデコードし、カラムアドレスをカラムデコーダ14-1及び14-2に送り、ロウアドレスをロウデコーダ12-1~12-3に送る。コントローラ17は、外部からライトイネーブル信号/WE、リードイネーブル信号/RE、アドレスラッチイネーブル信号ALE、及びコマンドラッチイネーブル信号CLEなどの外部制御信号を受ける。コントローラ17は、外部制御信号及びコマンドに基づいて、データの読み出し、書き込み及び消去のシーケンスを制御する制御信号を発生する。コントローラ17は、この制御信号を用いて、不揮発性半導体記憶装置10の各種動作を統括的に制御する。電圧発生回路18は、コントローラ17から送られる制御信号に応じて、読み出し電圧、書き込み電圧、ベリファイ電圧及び消去電圧など、メモリセルアレイ11、ロウデコーダ12及びセンスアンプ13などの動作に必要な電圧を発生する。ドライバ群19は、後述する複数のドライバDRVから構成される。ドライバ群19は、電圧発生回路18から各種電圧を受け、コントローラ17から送られる制御信号に応じて、メモリセルアレイ11、ロウデコーダ12及びセンスアンプ13などに所定のタイミングで各種電圧を供給する。図2は、図1に示すメモリセルアレイ11及びロウデコーダ12の構成を示す回路図である。メモリセルアレイ11は、複数のブロックBLKを備えている。各ブロックBLKは、データの消去単位である。複数のブロックBLKは、ビット線方向BLDに並ぶように配置されている。図2では、2つのブロックBLKn-1及びBLKnのみ抽出して示している。各ブロックBLKは、複数のNANDストリングNSを備えている。複数のNANDストリングNSは、ワード線方向WLDに並ぶように配置されている。各NANDストリングNSは、複数のメモリセルMCメモリセルトランジスタともいうと、2個の選択トランジスタST1及びST2とから構成されている。本実施形態では、2個のNANDストリングNSを抽出して示しており、また、簡略化のために、各NANDストリングNSが8個のメモリセルMCを備えているものとする。選択トランジスタST1及びST2としては、例えばNチャネルMOSFETMetalOxideSemiconductorFieldEffectTransistorが用いられる。メモリセルMCは、半導体基板ウェル上にゲート絶縁膜を介在して形成された電荷蓄積層例えば浮遊ゲート電極と、電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲート電極とを有する積層ゲート構造を備えている。メモリセルMCは、浮遊ゲート構造に限らず、電荷蓄積層としての絶縁膜例えば、窒化膜に電子をトラップさせる方式を用いたMONOSMetalOxideNitrideOxideSilicon構造であってもよい。メモリセルMCは、電荷蓄積層に注入された電子の多寡による閾値電圧の変化に応じて、例えば1ビットのデータを記憶することが可能である。NANDストリング内で隣接するメモリセルMC同士の電流経路は直列接続されている。直列接続されたメモリセルMCの一端は選択トランジスタST1のソースに接続され、他端は選択トランジスタST2のドレインに接続されている。同一行にあるメモリセルMCの各制御ゲート電極は、ワード線方向WLDに延び、ワード線方向WLDに並ぶメモリセルMCで共通接続されている。この各制御ゲート電極がワード線WL0~WL8のいずれかになる。同様にワード線方向WLDに並ぶ選択トランジスタST1又はST2の各ゲート電極は、ワード線方向WLDに延び、選択トランジスタST1又はST2で共通接続されている。この各ゲート電極が選択ゲート線SGD又はSGSになる。各選択トランジスタST1のドレインは、複数のビット線BLのいずれかに接続されている。選択トランジスタST2のソースは、ソース線CELSRCに共通接続されている。同一のワード線WLに接続された複数のメモリセルMCはページを構成する。データの書き込み及び読み出しは、1つのページ内のメモリセルMCに対して一括して行なわれる。また、メモリセルアレイ11は、複数のページのデータが一括して消去されるように構成されており、この消去の単位がブロックBLKである。メモリセルアレイ11-1の全てのブロックは共通のウェルに形成することができ、メモリセルアレイ11-2の全てのブロックは共通のウェルに形成することができる。また、メモリセルアレイ11-1及び11-2のウェルは、電気的に分離されている。ビット線BLは、ブロックBLK間で、選択トランジスタST1のドレインを共通接続することができる。つまり、ブロックBLKn-1及びBLKn内において同一列にあるNANDストリングNSは、同一のビット線BLに接続することができる。ロウデコーダ12-1~12-3の構成次に、ロウデコーダ12-1~12-3の構成について説明する。なお、図2では、メモリセルアレイ11-1及び11-2のそれぞれに含まれる2個のブロックBLKnに対応する部分のロウデコーダ12-1~12-3の構成を示している。従って、実際には、ブロックBLKの数分だけ、図2のロウデコーダ12がビット線方向BLDに並んで配置されている。図2に示した各種ドライバDRVRDEC-DRV、SGD-DRVなどは、図1のドライバ群19に含まれる。ここでブロックの数とは、メモリセルアレイ11-1又はメモリセル11-2のブロックの数である。ロウデコーダ12-1は、デコード回路21、レベルシフタLS22、及びメモリセルアレイ11-1のワード線WL0~WL3用の転送ゲートWL0SW1~WL3SW1を備えている。転送ゲートは、例えばNチャネルMOSFETから構成される。デコード回路21及びレベルシフタLS22は、ブロックBLKの数分だけ用意されている。デコード回路21は、例えば、アドレスデコーダ15からブロックアドレスBABA0~BA2を含む、及びロウデコーダ選択用アドレスRDECnを受ける。デコード回路21は、これらのアドレスを用いて、ブロックBLKnの選択動作を行う。レベルシフタ22は、信号線VRDECによってロウデコーダ用ドライバRDECDRVに接続されている。レベルシフタ22は、デコード回路21からの信号が活性化された場合に、ロウデコーダ用ドライバRDECDRVから供給される電圧VRDECの電圧レベルを高くした転送信号TGを生成する。転送ゲートWL0SW1~WL3SW1のドレインはそれぞれ、ワード線WL0~WL3用ドライバWL0DRV~WL3DRVに接続されている。転送ゲートWL0SW1~WL3SW1のソースはそれぞれ、メモリセルアレイ11-1のワード線WL0~WL3に接続されている。転送ゲートWL0SW1~WL3SW1のゲートには、転送信号TGが入力されている。ロウデコーダ12-2は、メモリセルアレイ11-1及び11-2に共有されている。ロウデコーダ12-2は、メモリセルアレイ11-1及び11-2のワード線WL4~WL7用の転送ゲートWL4SW~WL7SWと、メモリセルアレイ11-1の選択ゲート線SGD及びSGS用の転送ゲートSGDSW1及びSGSSW1と、メモリセルアレイ11-2の選択ゲート線SGD及びSGS用の転送ゲートSGDSW2及びSGSSW2とを備えている。なお、転送ゲートSGDSW1と転送ゲートSGDSW2は共有化することができる。また、転送ゲートSGSSW1と選転送ゲートSGSSW2も共有化することができる。その結果、回路面積を小さくすることができる。転送ゲートWL4SW~WL7SWのドレインはそれぞれ、ワード線WL4~WL7用ドライバWL4DRV~WL7DRVに接続されている。転送ゲートWL4SW~WL7SWのソースはそれぞれ、メモリセルアレイ11-1及び11-2のワード線WL4~WL7に接続されている。転送ゲートWL4SW~WL7SWのゲートには、転送信号TGが入力されている。転送ゲートSGDSW1及びSGSSW1のドレインはそれぞれ、選択ゲート線SGD及びSGS用ドライバSGDDRV及びSGSDRVに接続されている。転送ゲートSGDSW1及びSGSSW1のソースはそれぞれ、メモリセルアレイ11-1の選択ゲート線SGD及びSGSに接続されている。転送ゲートSGDSW1及びSGSSW1のゲートには、転送信号TGが入力されている。転送ゲートSGDSW2及びSGSSW2のドレインはそれぞれ、選択ゲート線SGD及びSGS用ドライバSGDDRV及びSGSDRVに接続されている。転送ゲートSGDSW2及びSGSSW2のソースはそれぞれ、メモリセルアレイ11-2の選択ゲート線SGD及びSGSに接続されている。転送ゲートSGDSW2及びSGSSW2のゲートには、転送信号TGが入力されている。なお、図2では、便宜上、転送ゲートWL4SW~WL7SWのゲートと転送ゲートSGDSW1、SGSSW1、SGDSW2及びSGSSW2のゲートには同じ転送信号TGが入力されるが、転送信号TGの電圧は異なるようにすることができる。また、メモリセルアレイ11-1の選択ゲート線SGD及びSGS用の転送ゲートSGDSW1及びSGSSW1、及び、メモリセルアレイ11-2の選択ゲート線SGD及びSGS用の転送ゲートSGDSW2及びSGSSW2は、ロウデコーダ12-2に配置される場合に限られない。これら転送ゲートは、ロウデコーダ12-1、12-3に配置されていても良い。また、これら転送ゲートは、別々のロウデコーダ12に配置されていても良い。ロウデコーダ12-3は、メモリセルアレイ11-2のワード線WL0~WL3用の転送ゲートWL0SW2~WL3SW2を備えている。転送ゲートWL0SW2~WL3SW2のドレインはそれぞれ、ワード線WL0~WL3用ドライバWL0DRV~WL3DRVに接続されている。転送ゲートWL0SW2~WL3SW2のソースはそれぞれ、メモリセルアレイ11-2のワード線WL0~WL3に接続されている。転送ゲートWL0SW2~WL3SW2のゲートには、転送信号TGが入力されている。纏めると、メモリセルアレイ11-1のブロックBLKnに配設されたワード線WLは、第1のグループワード線WL0~WL3と第2のグループワード線WL4~WL7に分割されている。第1のグループのワード線WL0~WL3は、ロウデコーダ12-1に接続され、第2のグループのワード線WL4~WL7は、ロウデコーダ12-2に接続されている。メモリセルアレイ11-2のブロックBLKnに配設されたワード線WLは、第3のグループワード線WL0~WL3と第4のグループワード線WL4~WL7に分割されている。第3のグループのワード線WL0~WL3は、ロウデコーダ12-3に接続され、第4のグループのワード線WL4~WL7は、ロウデコーダ12-2に接続されている。なお、図が煩雑になるのを避けるために、図2のドライバDRVと転送ゲートとを太線で結んでいるが、この太線は転送ゲートごとに設けられた複数の配線を示している。よって、ワード線用ドライバWL0DRV~WL7DRVは、転送ゲートごとに異なる電圧を供給することができる。なお、ワード線ドライバWL0DRV~WL7DRVは、それぞれのブロックBLKの各ワード線WL0~WL7に対応するワード線ドライバである。また、転送ゲートSGDSW2及びSGSSW2、及び、転送ゲートSGDSW2及びSGSSW2をロウデコーダ12-2に配置することにより、配線の引き回しを容易にすることができる。図2に示すように、本実施形態では、メモリセルアレイ11-1及び11-2間のロウデコーダ12-2を1つに集約し、メモリセルアレイ11-1及び11-2でロウデコーダ12-2を共有する。また、転送信号TGは、ロウデコーダ12-1~12-3で共有される。このため、メモリセルアレイ11-1及び11-2において同一ブロック番号のワード線WLが同時に選択されることになる。図3は、ロウデコーダ12-1~12-3の模式図である。なお、図3には、メモリセルアレイ11-1及び11-2に含まれる8個のブロックBLKBLK0~BLK3×2を抽出して示している。図3から理解できるように、本実施形態では、8個のブロックBLKに対して4個のデコード回路21しか必要としていない。また、メモリセルアレイ11-1及び11-2間には、ビット線方向BLDに一列に並ぶように転送ゲートを配置することができる。その結果、回路レイアウトを簡略化することができる。図4は、ワード線の本数と転送ゲートの数との関係を説明する模式図である。図4から理解できるように、ブロックBLK2個あたりメモリセルアレイの片側に1個のブロック分のワード線の半分が転送ゲートと接続されることになる。これは、転送ゲートとワード線とを接続する際に、転送ゲートとワード線とを接続する配線のピッチに2倍余裕ができることを意味する。転送ゲートは、高電圧を転送できるようにサイズの大きいMOSFETが用いられる。ここで、本実施形態の構造を適用することで、メモリの微細化による配線間ショートの発生を抑制することができる。[2.動作]次に、不揮発性半導体記憶装置10の動作について説明する。図5は、不揮発性半導体記憶装置10の動作を説明するために必要な回路を抽出して示した図である。図5には、メモリセルアレイ11-1のうちデコード回路21によって選択された選択ブロックBLK1mと、メモリセルアレイ11-2のうち選択ブロックBLK1mと同じブロック番号のブロックBLK2mとを図示している。ここで、ブロックBLK1m及びブロックBLK2mは、ロウデコーダ12-2及びデコード回路21を共有する。また、簡略化のために、ブロックBLK内のワード線は、WLn及びWLn1のみ図示している。図5では、メモリセルアレイ11-1及び11-2のウェルをそれぞれWELL1及びWELL2、メモリセルアレイ11-1の選択ゲート線をSGD1及びSGS1、メモリセルアレイ11-2の選択ゲート線をSGD2及びSGS2、メモリセルアレイ11-1のワード線をWL1n及びWL1n1、メモリセルアレイ11-2のワード線をWL2n及びWL2n1、メモリセルアレイ11-1の選択トランジスタをST11及びST21、メモリセルアレイ11-2の選択トランジスタをST12及びST22と表記する。また、ドライバWLnDRVと転送ゲートWLnSW1及びWLnSW2とを接続する転送線をCGn、ドライバWLDRVと転送ゲートWLSWとを接続する転送線をCGn1と表記する。図5に示したWELL1DRVはウェルWELL1用ドライバ、WELL2DRVはウェルWELL2用ドライバ、CELSRCDRVはソース線CELSRC用ドライバである。これらのドライバは、図1のドライバ群19に含まれる。以下に、不揮発性半導体記憶装置10の読み出し動作、書き込み動作、及び消去動作について順に説明する。読み出し動作、書き込み動作、及び消去動作では、ワード線WLの電圧は、コントローラ17の制御に基づいてロウデコーダ12-1~12-3が制御し、ビット線BLの電圧は、コントローラ17の制御に基づいてセンスアンプ13-1及び13-2が制御する。図6は、読み出し動作を説明するタイミング図である。図5のメモリセルアレイ11-1のワード線WL1nが選択されるものとする。各種電圧は、電圧発生回路18によって発生され、ドライバ群19によって所定のタイミングで対応する回路に供給される。図6及び以下の説明において、VSGは転送ゲートが電源電圧VDDを転送可能な電圧、VREADはデータが書き込まれたメモリセルを導通可能な電圧、VREADHは転送ゲートが電圧VSG及び電圧VREADを転送可能な電圧、VSELはメモリセルMCに記憶されたデータを判定するための読み出し電圧である。クロックRCLK1に応答して読み出し動作が開始されると、信号線VRDEC及び転送信号線TGには電圧VREADHが印加される。これにより、ブロックBLK1m及びBLK2mに接続される全ての転送ゲートがオンし、かつ電圧VSG及び電圧VREADを転送可能な状態になる。選択ゲート線SGD1及びSGS1には電圧VSGが印加され、選択トランジスタST11及びST21がオンする。ソース線CELSRCには接地電圧VSSが印加され、ウェルWELL1のノードには例えば、接地電圧VSSが印加される。ワード線WL1n1には電圧VREADが印加され、これに接続されたメモリセルMC1n1は、記憶データに関わらずオンする。ワード線WL1nには読み出し電圧VSELが印加され、これに接続されたメモリセルMC1nは、記憶データに応じてオン又はオフする。すなわち、1データを記憶しているメモリセルの閾値電圧が0データを記憶しているメモリセルの閾値電圧より低いとすると、読み出し電圧VSELが印加されたメモリセルMC1nは、1データを記憶している場合はオンし、0データを記憶している場合はオフする。これにより、メモリセルアレイ11-1側のビット線BL0は、例えば、電源電圧VDDにプリチャージしておき、メモリセルMC1nの記憶データが0データ又は1データかによって、ビット線電圧は電源電圧VDDを維持又は接地電圧VSSに低下する。その後、データセンス動作及びデータ出力動作が行われ、さらに各種電圧を初期状態に戻すリカバリーシーケンスが行われる。ここで、メモリセルアレイ11-2のデータは読み出さないため、本来は読み出し用の各種電圧をブロックBLK2mに印加する必要はない。ここで、本実施形態では、デコード回路21をメモリセルアレイ11-1とメモリセルアレイ11-2で共有している。その結果、メモリセルアレイ11-1及び11-2が同時選択され、ブロックBLK2mには、ビット線BLを除いて、選択ブロックBLK1mと同じ電圧が転送される。このとき、コントローラ17は、メモリセルアレイ11-2側のセンスアンプ13-2を非活性にし、メモリセルアレイ11-2のビット線BL1に接地電圧VSSを印加するすなわち、ビット線BL1の電圧はリセット状態である。これにより、メモリセルアレイ11-2では、データセンス動作及びデータ出力動作が行われないため、メモリセルアレイ11-2は、実質的には非読み出し状態と同じである。よって、メモリセルアレイ11-1及び11-2が同時選択された場合でも、メモリセルアレイ11-1の読み出し動作に影響はない。メモリセルアレイ11-2のワード線WL2nを選択する場合は、ビット線BL0とビット線BL1の関係を入れ替えればよい。次に、不揮発性半導体記憶装置10の書き込み動作について説明する。図7は、書き込み動作を説明するタイミング図である。図5のメモリセルアレイ11-1のワード線WL1nが選択されるものとする。図7及び以下の説明において、電圧VSGDは、選択トランジスタが接地電圧VSS及び電源電圧VDDは転送できるが電源電圧VDDより大きい電圧は転送できない電圧である。VPGMは書き込み電圧、VPASSは選択ワード線に書き込み電圧VPGMを印加している際に非選択ワード線のメモリセルを書き込み禁止とする非書き込みワード線電圧である。VSGHは転送ゲートが電圧VSGを転送可能な電圧、VPGMHは転送ゲートが書き込み電圧VPGMを転送可能な電圧である。クロックPCLK1に応答して書き込み動作が開始されると、信号線VRDEC及び転送信号線TGには電圧VSGHが印加される。これにより、ブロックBLK1m及びBLK2mに接続される全ての転送ゲートがオンし、電圧VSGを転送可能な状態になる。選択ゲート線SGD1及びSGD2には電圧VSGが印加され、選択トランジスタST11及びST12がオンする。そして、ビット線BL経由でメモリセルのチャネルを充電する。すなわち、メモリセルアレイ11-1では、書き込みデータに応じてビット線BL0の電圧を接地電圧VSS又は電源電圧VDDに充電する。具体的には、メモリセルの閾値電圧を上昇させるメモリセルMCに0データを書き込む場合は、ビット線BL0を接地電圧VSSに充電する。これにより、ワード線WL1nとチャネルとの電位差が大きくなり、メモリセルMCの浮遊ゲート電極に電子が注入される。また、メモリセルの閾値電圧を維持する場合には、ビット線BL0を電源電圧VDDに充電する。ワード線に印加される電圧VPASS及び電圧VPGMによるセルフブーストより、ワード線WL1nとチャネルとの電位差が十分大きくならず、メモリセルMCは書き込み禁止にされる。一方、メモリセルアレイ11-2では、非書き込み状態書き込み禁止状態としたいため、ビット線BL1を電源電圧VDDに充電する。続いて、クロックPCLK2に応答して、選択ゲート線SGD1及びSGD1には電圧VSGDが印加され、選択トランジスタST11及びST12がカットオフする。続いて、クロックPCLK3に応答して、信号線VRDEC及び転送信号線TGには電圧VPGMHが印加される。ワード線WL1n1及びWL2n1には電圧VPASSが印加され、ワード線WL1n及びWL2nには書き込み電圧VPGMが印加される。これにより、メモリセルアレイ11-1では、ビット線BL0の電圧に応じて書き込みが行われる。一方、メモリセルアレイ11-2では、メモリセルのチャネルが電源電圧VDDに充電されているため書き込みが行われない。その後、リカバリーシーケンスが行われる。メモリセルアレイ11-2のワード線WL2nを選択する場合は、ビット線BL0とビット線BL1の関係を入れ替えればよい。次に、不揮発性半導体記憶装置10の消去動作について説明する。図8は、消去動作を説明するタイミング図である。VERAは消去電圧である。クロックECLK1に応答して消去動作が開始されると、信号線VRDEC及び転送信号線TGには電圧VSGHが印加される。これにより、ブロックBLK1m及びBLK2mに接続される全ての転送ゲートがオンし、かつ電圧VSGを転送可能な状態になる。メモリセルアレイ11-1の選択ゲート線SGD1及びSGS1には電圧VSGが印加される。メモリセルアレイ11-1及び11-2が同時選択されるため、メモリセルアレイ11-2の選択ゲート線SGD2及びSGS2にも電圧VSGが印加される。ソース線CELSRC及びビット線BL0には接地電圧VSSが印加される。その結果、メモリセルのチャネルが接地電圧VSSに放電される。続いて、クロックECLK2に応答して、メモリセルアレイ11-1のウェルWELL1には消去電圧VERAが印加される。選択ゲート線SGD1及びSGS1はフローティング状態に設定され、これにより、選択ゲート線SGD1及びSGS1がウェルWELL1とのカップリングにより消去電圧VERAに充電され、選択ゲート線用の転送ゲートがカットオフする。一方、選択ゲート線SGD2及びSGS2は、ウェルWELL2が接地電位VSSなので電圧VSGDを維持する。ここで、転送ゲートSGDSWSGSSWをメモリセルアレイ11-1とメモリセルアレイ11-2用に設ける選択ゲート線SGDに対して転送ゲートSGDSW12を設け、選択ゲート線SGSに対して転送ゲートSGSSW12を設けることにより、非選択のメモリセルアレイ11-2の選択ゲート線SGD2及びSGS2が消去電圧VERAに充電されることを防止することができる。ウェルWELL2には接地電位VSSが印加されているので、選択ゲート線SGD2及びSGS2が高電圧に充電されると、選択ゲート線が電気的に破壊される可能性がある。そのため、転送ゲートをメモリセルアレイ11-1とメモリセルアレイ11-2用に設けることにより、選択ゲート線の電気的な破壊を防止することができる。また、選択ブロックBLK1mのワード線WL1n及びWL1n1には接地電圧VSSが印加される。これにより、選択ブロックBLK1m内の全てのメモリセルMCの浮遊ゲート電極から電子が引き抜かれ、選択ブロックBLK1mのデータが消去される。一方、メモリセルアレイ11-2のウェルWELL2には接地電圧VSSが印加され、メモリセルアレイ11-2は非選択状態となる。ここで、メモリセルアレイ11-1の非選択ブロックに関して説明する。この非選択ブロックに含まれるワード線WLWLuselと表記するに接続される転送ゲートのゲート電極には、ロウデコーダ用ドライバRDECDRVから転送信号TGとして接地電位VSSが印加される。そのため、ワード線WLuselは、接地電位VSSが転送された後、ウェルWELL1とのカップリングにより消去電圧VERAに充電される。また、メモリセルアレイ11-2のワード線WL2には、メモリセルアレイ11-1のワード線WL1と同様に接地電圧VSSが印加されている。しかし、メモリセルアレイ11-1のウェルWELL1には消去電圧VERAが印加されるため、ワード線WL1の電位が上昇する場合がある。この時、メモリセルアレイ11-2のウェルWELL2は接地電位VSSとなっている。その結果、メモリセルアレイ11-2のメモリセルが誤書き込みされる懸念がある。この対策のため、メモリセルアレイ11-2のビット線BL1に電源電圧VDDを印加して、メモリセルアレイ11-2のメモリセルのチャネルを電源電圧VDDに充電する。これにより、メモリセルアレイ11-2の非選択ブロックでは、ワード線WLuselとチャネルとの電圧差が十分に大きくならず、誤書き込みが防止される。メモリセルアレイ11-2を消去する場合は、ウェルWELL1とウェルWELL1の関係を入れ替えればよい。また、メモリセルアレイ11-2を消去する場合は、ビット線BL1とビット線BL2との関係も入れ替えるようにしてもよい。[3.比較例]比較例として、メモリセルアレイ11-1及び11-2のそれぞれにロウデコーダを配置する場合を考える。図9は、比較例に係るロウデコーダの構成を示す模式図である。ロウデコーダは、各ワード線に接続された転送ゲートと、各ブロックに設けられたデコード回路とを備えている。図9の比較例では、メモリセルアレイ11-1の4個のブロック用に4個のデコード回路がメモリセルアレイ11-1の左右に交互に配置され、さらに、メモリセルアレイ11-2の4個のブロック用に4個のデコード回路がメモリセルアレイ11-2の左右に交互に配置される。また、1個のデコード回路には、1個のブロック内の全てのワード線WLに対応する数の転送ゲートが接続される。図9比較例と図4本実施形態とを比較すると、本実施形態では、比較例に比べて、4個のデコード回路すなわち、2列分のデコード回路と、2個のブロック分の転送ゲートすなわち、一列分の転送ゲートとが削減可能となる。[4.効果]以上詳述したように本実施形態では、不揮発性半導体記憶装置10は、2つのメモリセルアレイ11-1及び11-2と、メモリセルアレイ11-1及び11-2に配設された複数のワード線WLの電圧を制御するロウデコーダ12-1~12-3とを備えている。ロウデコーダ12-1~12-3は、メモリセルアレイ11-1及び11-2に配設された複数のワード線WLに各種電圧を転送する複数の転送ゲートSWを備えている。また、メモリセルアレイ11-1の第1のブロックに配設された複数のワード線WLは、第1及び第2のグループに分割され、同様に、メモリセルアレイ11-2の第2のブロックに配設された複数のワード線WLは、第3及び第4のグループに分割される。そして、上記第1及び第3のグループは、転送ゲートSWを共有するようにしている。従って本実施形態によれば、ロウデコーダ12-1~12-3の回路面積を削減することが可能となり、ひいては不揮発性半導体記憶装置10の回路面積を削減することが可能となる。また、メモリセルアレイ11-1の1つのブロックBLKとメモリセルアレイ11-2の1つのブロックBLKとに対して1つのデコード回路21しか必要でないため、ロウデコーダ12-1~12-3の回路面積をより削減することができる。また、転送ゲートとドライバDRVとを接続する配線数も削減することができる。具体的には、図2において、ロウデコーダ12-1に含まれる転送ゲートWL0SW1~WL3SW1とドライバWL0DRV~WL3DRVとを接続する配線と、ロウデコーダ12-3に含まれる転送ゲートWL0SW2~WL3SW2とドライバWL0DRV~WL3DRVとを接続する配線とをメモリセルアレイ11-1とメモリセルアレイ11-2で共有することができる。さらに、ロウデコーダ12-2に含まれる転送ゲートWL4SW~WL7SWとドライバWL4DRV~WL7DRVとを接続する配線は、メモリセルアレイ11-1及び11-2で共有することができる。これにより、不揮発性半導体記憶装置10の回路面積をより削減することが可能となる。また、ブロックBLK2個あたりメモリセルアレイの片側に1個のブロック分のワード線の半分が転送ゲートに接続される。これにより、メモリセルアレイの片側で転送ゲートとワード線とを接続する際に、転送ゲートとワード線とを接続する配線のピッチに2倍余裕ができる。転送ゲートは、高電圧を転送できるようにサイズの大きいMOSFETが用いられる。しかし、本実施形態の構造を適用することで、不揮発性半導体記憶装置10の微細化による配線間ショートの発生を抑制することができる。特に、図10に示すように、ビット線方向BLDにおいて、1ブロック分の幅に収まるように転送ゲート用のMOSFETを配置することが出来る。図10では、ビット線方向BLDにおいて2個の素子領域AAが素子分離領域STIに囲まれるように配置されている。この2個の素子領域に連続してビット線方向BLDに延びるゲート電極GDが配置されている。ゲート電極GDの両側における素子領域AA上にそれぞれコンタクトCNTが配置されている。すなわち、2個の転送ゲート用のMOSFETがビット線方向BLDに並ぶように配置されている。ゲート電極GDはレベルシフタLSに接続されている。それぞれの素子領域AAに配置されたコンタクトCNTの一方は、ワード線WL1、WL2に接続されている。他方のコンタクトCNTはワード線ドライバWLDRVに接続されている。ここで、転送ゲート用のMOSFETがビット線方向BLDにおいて1ブロック分の幅に収まらないと、ビット線方向BLDだけでなく、ワード線方向WLDに並ぶように転送ゲート用のMOSFETを配置する必要がある。その結果、コンタクトCNTとワード線WLの配線が複雑になることが分かる。一方、本実施形態では、1つのロウデコーダ12に配置する転送ゲート用のMOSFETの数を減らすことができる。また、転送ゲートは、高電圧を転送できるようにサイズの大きいMOSFETが用いられるため微細化は難しい。その結果、微細化によりワード線WL間の間隔が狭くなってもビット線方向BLDにおいて、1ブロック分の幅に収まる用に転送ゲート用のMOSFETを配置することが出来る。また、本実施形態では、メモリセルアレイ11-1のブロックBLKとメモリセルアレイ11-2のブロックBLKとが同時に選択される。しかし、メモリセルアレイ11-1のブロックBLKにデータを書き込んでいる際に、実施形態で説明したようにメモリセルアレイ11-2のビット線BLの電圧制御を行うことで、メモリセルアレイ11-2への誤書き込みを防ぐことができる。データの読み出し動作、及び消去動作についても同様である。なお、本実施形態では、不揮発性半導体記憶装置10が2つのメモリセルアレイ11-1及び11-2を備える構成としているが、3つ以上のメモリセルアレイに対しても本実施形態は適用できる。また、1つのブロックBLK内のワード線WLを2つのグループに分割しているが、3つ以上のグループに分割するようにしてもよい。また、本実施形態は、上記説明したロウデコーダと同様のものを有する半導体記憶装置全般に適用できる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。