電力系統を保護するディジタル保護リレーであって、作業用の第1のメモリ手段と、前記電力系統の電気量のアナログ入力値と前記電力系統の電力系統機器に対する入出力制御値とを記憶する第2のメモリ手段と、前記第2のメモリ手段に対して前記アナログ入力値と前記入出力制御値のメモリ書き込みの要求が同時になされた際に前記アナログ入力値のメモリ書込みを優先する調停手段と、を備えることを特徴とするディジタル保護リレー。請求項1において、前記第2のメモリ手段を搭載した基板のCPUが故障した際に、外部基板のCPUを用いて前記メモリ手段のメモリ情報が読み出されることを特徴とするディジタル保護リレー。請求項1において、前記第2のメモリ手段のデータ構造が、前記アナログ入力値と前記入出力制御値とを有する所定の電気角の単位で構成されることを特徴とするディジタル保護リレー。請求項1において、さらに、前記第2のメモリ手段を制御するCPUと、入力バッファと出力バッファを有する交替バッファと、を備え、前記CPUから前記第2のメモリ手段へメモリ書込み要求する際に、前記電力系統機器に対する入出力制御値のデータは、前記交替バッファの前記入力バッファに一時記憶し、所定の電気角のタイミングで前記入力バッファと前記出力バッファとを切換え、前記アナログ入力値が前記第2のメモリ手段へメモリ書込みされていないときに、前記出力バッファの前記入出力制御値のデータが前記第2のメモリ手段へメモリ書込みされることを特徴とするディジタル保護リレー。しかしながら、特許文献1あるいは非特許文献1について、一般にデータセーブ機能に使用するメモリは、CPUが制御するCPUバスに接続している。CPUはプログラムにより定期的にデータセーブの情報をCPUバスを介してメモリに格納し、またCPUがメモリを読出して通信部へ出力する。これにより通信部にLAN接続した外部PCPersonalcomputerは、データセーブの情報をLANLocalAreaNetwork通信で受取り、故障部位解析やリレー応動解析等の保守支援を実施することができる。しかし、CPU自身が故障した場合は、データセーブの情報を読み出せず、故障解析が困難となる課題があった。さらに、データセーブの情報を格納するメモリは、故障部位解析やリレー応動解析しやすくする為に大容量化が求められているが、CPU及びCPUが制御するバスのアドレス空間は限定されているため、メモリの拡張等の大容量化が難しいという課題があった。また、データセーブ情報の大容量化によりメモリに格納するデータ量が増加し、CPUがデータセーブ情報をメモリに格納するためのCPUの処理時間が増える。この処理時間の増加により、CPUが定期的に処理するリレー演算制御やI/OInputOutput機器制御に割り当てる時間が少なくなる課題がある。また、CPUのバス制御のDMA転送機能を使用し、CPUのプログラム処理に関わらず定期的にデータの読出と格納を実行する方法は、CPUが制御するシステムバスにアクセスするデータが少ない場合に有効であるが、データセーブの情報量が増加するとシステムバスに流れるデータも増加し、バスアクセスの混雑時はその調停処理で待たされるため、CPUの処理時間が増える課題がある。そこで、本発明はこのような問題点を解決するもので、その目的とするところは、ディジタル保護リレーの内部基板のCPUが故障してもメモリに格納したデータセーブ情報を外部及び周辺基板から取得することと、CPU並びにCPUバスの負荷を低減することである。前記の課題を解決して、本発明の目的を達成するために、以下のように構成した。すなわち、電力系統を保護するディジタル保護リレーであって、作業用の第1のメモリ手段と、前記電力系統の電気量のアナログ入力値と前記電力系統の電力系統機器に対する入出力制御値とを記憶する第2のメモリ手段と、前記第2のメモリ手段に対して前記アナログ入力値と前記入出力制御値のメモリ書き込みの要求が同時になされた際に前記アナログ入力値のメモリ書込みを優先する調停手段と、を備える。本発明によれば、ディジタル保護リレーの内部基板のCPUが故障してもメモリに格納したデータセーブ情報を外部及び周辺基板より取得でき、かつCPU並びにCPUバスの負荷が低減する。以下、本発明を実施するための形態を、図面を参照して説明する。本発明の第1実施形態を説明する。本発明の第1実施形態のディジタル保護リレーは、主検出基板基板1000図1、事故検出基板外部基板1100図2、光通信基板1200図3を、後記する図4のように備えて構成されている。以上の各基板の構成について、順に説明する。≪主検出基板1000≫図1はディジタル保護リレーの主検出基板1000の構成を示したブロック図である。図1において、主検出基板1000は、データセーブ制御部100、データセーブ専用メモリ第2のメモリ手段200、アナログ入力部300、CPU400、CPUバス500、メインメモリ600第1のメモリ手段、I/O部700、通信部800によって構成される。アナログ入力部300は、入力変換器2000により電力系統から取込んだ電流及び電圧を±10V以下のアナログ電圧信号に変換された信号をA/DAnalogDigital変換でディジタルデータ化する。データセーブ制御部100は、アナログ入力部300でディジタルデータ化したAIAnalogInput:アナログ入力データを、データセーブ専用メモリ200への書き込みと、CPU400に対する受け渡し用のアナログ入力データバッファ130図5とにセットする。CPU400は、CPUバス500を介してデータセーブ制御部100内のアナログ入力データバッファ130図5のAIデータを受け取り、ディジタルフィルタ処理とリレー演算結果からリレー制御を実行する。メインメモリ600は、CPUバス500を介してCPU400のディジタルフィルタ処理とリレー演算の途中結果等のデータを格納する。I/O部700は、CPUバス500を介してCPU400のリレー制御による入出力データを受取り、外部装置4000に対して入出力データの受渡しを行う。通信部800は、CPUバス500を介して、CPU400のリレー制御データを受け取り、LANを介してHIHumanInterface:ヒューマンインターフェース用PC及び解析用PC5000にデータ通信する。なお、HI用PC及び解析用PC5000を図1では、HI用PC/解析用PCと表記している。CPU400は、デバッグ用としてRS232Cのインタフェースが設けられており、デバッグ用PC3000に接続してデータを取り込むことができる。データセーブ制御部100は、システムバス1300に接続されており、システムバス1300を介して、データを入出力することができる。≪事故検出基板1100≫図2は、ディジタル保護リレーの事故検出基板1100の構成を示したブロック図である。図2において、事故検出基板1100は、主検出基板1000図1に対して通信部800図1が除かれたものである。つまり、図2と図1における、データセーブ制御部100、データセーブ専用メモリ200、アナログ入力部300、CPU400、CPUバス500、メインメモリ600、I/O部700は、同一の構成であって、同一の符号番号を付しているが、主検出基板1000図1と事故検出基板1100とに、それぞれ別々に備えられている。また、データセーブ制御部100とシステムバス1300との関連、アナログ入力部300と入力変換器2000との関連、CPU400とデバッグ用PC3000との関連、I/O部700と外部装置4000との関連、はそれぞれ主検出基板1000図1における関連と同一である。したがって、主検出基板1000図1と事故検出基板1100によって、ディジタル保護リレーは2重化したシステムとして構成されている。なお、図1と図2における入力変換器2000、システムバス1300、デバッグ用PC3000、外部装置4000は、それぞれ同一のものを指しており、共通に用いられている。≪光通信基板1200≫図3はディジタル保護リレーの光通信基板1200の構成を示したブロック図である。図3において、光通信基板1200は、CPU400、CPUバス500、メインメモリ600、システムバス制御部101、光通信制御部850から構成される。ディジタル保護リレーの光通信基板1200は、他のディジタル保護リレー装置等に光通信モジュール6000を介して、AIデータとリレー制御データを光通信するもので、光通信するデータは、システムバス制御部101を介して主検出基板1000と受渡しが行われる。また、CPU400は、デバッグ用としてRS232Cのインタフェースが設けられており、デバッグ用PC3000に接続してデータを取り込むことができる。また、システムバス制御部101は、システムバス1300に接続されており、システムバス1300を制御する。なお、光通信基板1200におけるCPU400、CPUバス500、メインメモリ600は、主検出基板1000におけるCPU400、CPUバス500、メインメモリ600と、それぞれ同一の符号番号を付しているが、これらは同一の構成であって、かつ、それぞれ別々に備えられている。次に、前記基板1000、1100、1200間を接続するシステムバス1300と、前記基板1000、1100に備えられたデータセーブ制御部100とについて順に説明する。≪システムバス1300≫図4は、システムバス1300の前記基板1000、1100、1200との関連を示す接続図である。図4において、主検出基板1000と事故検出基板1100と光通信基板1200は、システムバス1300により接続されている。例えば、主検出基板1000のCPU400図1が故障した場合、主検出基板1000のデータセーブ専用メモリ200図1に格納されたデータを読み出す手段として、事故検出基板1100のCPU400図2が、データセーブ制御部100図2とシステムバス1300とを介して読み出し、RS232C経由してデバッグPC3000図1~図3に主検出基板1000のデータセーブ情報を出力する経路を設けた。また、光通信基板1200のCPU400図3が、システムバス制御部101図3とシステムバス1300を介して読出、RS232C経由してデバッグPC3000図1~図3に主検出基板1000のデータセーブ情報を出力する経路を設けた。上記のように、基板上のCPU400が故障しても、他の基板のCPUからデータセーブ専用メモリ200を読み出すことができる。≪データセーブ制御部100≫図5は、図1、図2で前記したデータセーブ制御部100の詳細な構成を示したブロック図である。図5において、データセーブ制御部100は、CPUバスI/FInterface110、システムバスI/F111、メモリI/F112、アナログ入力タイミング制御部120、アナログ入力ライト用アドレス生成部121、CPUライトアクセス用アドレス生成部122、アナログ入力データバッファ130、データセーブ情報ライト交替バッファ交替バッファ131、データセーブリードアドレス部140、141、データセーブ調停部調停手段150、外部データアクセスロック用スイッチ160から構成される。アナログ入力タイミング制御部120は、アナログ入力部300に対して電気角3.75°の間隔で定期的にA/D変換要求信号を出力し、データセーブ調停部150にAIライト要求を出力する。ここで、電気角3.75°の意味は、電源周波数50Hzの場合であれば、1/50×3.75/360=約208msの間隔であることを示している。またリレー制御タイミングの電気角30°の間隔で、データセーブ情報ライト交替バッファ交替バッファと適宜略す131にバッファ切換信号と、CPU400に対して割込信号を出力する。また、アナログ入力タイミング制御部120は、アナログ入力ライト用アドレス生成部121とCPUライトアクセス用アドレス生成部122に動作タイミングをとるとめのタイミングカウンタ値を出力している。また、前記したアナログ入力タイミング制御部120がデータセーブ調停部150にAIライト要求を出力した際に、アナログ入力ライト用アドレス生成部121は、AI用アドレスをデータセーブ調停部150に出力する。アナログ入力部300は、A/D変換要求信号を受けて、A/D変換したデータをAIライトデータとして、アナログ入力データバッファ130とデータセーブ調停部150とに出力する。アナログ入力データバッファ130に入力されたAIライトデータは、CPU400によりCPUバス500とCPUバスI/F110とを介して読み出され、ディジタルフィルタ処理及びリレー演算される。CPU400は、CPUバス500とCPUバスI/F110とを介して、データセーブ情報をCPUライトデータとして、交替バッファ131の入力バッファに書き込む。交替バッファ131は、入力バッファ不図示と出力バッファ不図示を備えている。アナログ入力タイミング制御部120からのバッファ切換信号により、電気角30°で前記入力バッファと前記出力バッファが切り替る。なお、前記したように交替バッファ131は、入力バッファと出力バッファを備えているので、図5においては、二つの重なったブロックで表記している。CPUバスI/F110からのCPUライトデータ電力系統機器に対する入出力制御値は、前記入力バッファに一時記憶され、前記したアナログ入力タイミング制御部120からのバッファ切換信号により出力バッファに切り替り、この出力バッファの交替バッファデータは、CPUライト要求と共に、データセーブ調停部150に出力される。また、この際のCPU用アドレスは、CPUライトアクセス用アドレス生成部122で自動的に生成されてデータセーブ調停部150に出力される。なお、後記するようにデータセーブ調停部150で調整されたアクセスによって、データセーブ専用メモリ200から読み出されたCPUリードデータは、データセーブ調停部150を介してCPUバスI/F110に出力される。また、CPU400は、データセーブ専用メモリ200を読み出す場合において、CPUバス500とCPUバスI/F110を介して、CPUリードアドレスをデータセーブリードアドレス部140にライトすると、データセーブリードアドレス部140は、CPUリードアドレスをデータセーブ調停部150に出力する。また、CPUバスI/F110は、データセーブ調停部150にCPUリード要求を出力する。なお、このCPUリード要求にともない、前記したようにデータセーブ調停部150は各アクセスを調停した後、メモリIF112を介して、データセーブ専用メモリ200をアクセスし、その結果、データデータセーブ専用メモリ200から読み出されたCPUリードデータをメモリIF112を介して受け取り、CPUバスI/F110に出力する。システムバスI/F111は、CPUバス500とシステムバス1300間のデータの受渡しを主目的とし、バスI/Fの違いを吸収インターフェースするものである。また、システムバス1300を介して、データセーブ専用メモリ200をリードする場合において、外部リードアドレスをデータセーブリードアドレス部141に書き込むライトすると、データセーブリードアドレス部141は、外部リードアドレスをデータセーブ調停部150に出力する。また、システムバスI/F111はデータセーブ調停部150に外部リード要求を送る。この外部リード要求にともないデータセーブ調停部150は、各アクセスを調停した後、メモリI/F112を介してデータセーブ専用メモリ200をアクセスして、このアクセスに対応するデータを取得し、その外部リードデータをシステムバスI/F111に出力する。外部データアクセスロック用スイッチ160は、システムバス1300を介して外部の基板からリードを禁止するモードの切換えスイッチである。これは、外部の基板が故障等で、不要な外部リード要求を出力し続けた場合に備えたものである。外部データアクセスロック用スイッチ160は、CPU400が故障した際、外部の基板からデータセーブの情報を取り出したいときのみロックを解除する。データセーブ調停部150は、AIライト要求、CPUライト要求、CPUリード要求、外部リード要求の4種類のアクセスを調停する機能を持ち、調停後のR/Wリード/ライト識別信号、調停後のアドレス、調停後のライトデータをメモリI/F112に出力する。メモリI/F112は、データセーブ専用メモリ200に対し、調停結果のアクセスを実施する。アクセスの優先は、AIライト要求、CPUライト要求、CPUリード要求、外部リード要求の順になる。また、調停結果のアクセスがデータセーブ専用メモリ200に対し行われたことによって出力されたCPUリードデータは、メモリI/F112を介してデータセーブ調停部150に出力される。また、前記した4種類の要求のアクセスが幾つか重なった際には、優先度の低いものはバッファに一時蓄えられ、その後、遅れて実行される。その様子を図示したのが図6である。<データセーブ調停部のタイムチャート例>図6は、データセーブ専用メモリ200図5のアクセスの優先順位を説明するものである。複数の様々な要求によるアクセスが重なった場合に、そのアクセスを調停するデータセーブ調停部150図5の各信号の動作の関連を示すタイムチャート例である。図6において、横軸は電気角、もしくは電気角に相当する時間の流れを示している。電源周波数が50Hzの場合は、電気角3.75°は前記したとおり約208μsの時間間隔であり、電気角30°は約1.667ms1667μsの時間間隔である。周期的に変化する事象については、電気角で表記した方が解りやすい場合がある。また、電気角による変化を時間単位で表記する場合には、周波数によって、時間との関係が変化してしまうので、必ずしも時間単位で表現するのが普遍性に優れているとは云えない。したがって、図6の横軸は時間の流れも示しているが、それに相当する電気角で表記している。また、縦軸には、A/D変換要求、AIライトデータ、CPUライトデータ、交替バッファデータ、CPUリード要求、CPUリードデータ、調停後のデータセーブ専用メモリアクセス状態の各項目のデータが示されている。≪各項目の相互の関係について≫図6において、A/D変換要求とAIライトデータの関係は前記したようにA/D変換要求信号を受けて、A/D変換したデータをAIライトデータとして、アナログ入力データバッファ130とデータセーブ調停部150とに出力する。つまり、A/D変換要求によってAIライトデータが出力する。なお、A/D変換要求とAIライトデータは、期間B0である電気角3.75°の周期で出力される。CPUライトデータと交替バッファデータの関係は前記したように、CPU400は、CPUバス500とCPUバスI/F110を介して、データセーブ情報をCPUライトデータとして、交替バッファ131の入力バッファに書き込む。データセーブ情報ライト交替バッファ131は、電気角30°電気角30°に相当する時間の経過後で入力と出力バッファが切り替る。出力バッファの交替バッファデータは、CPUライト要求と共に、データセーブ調停部150に出力される。つまり、CPUライトデータは電気角30°の周期A0、A1、で交替バッファに書き込まれ、交替バッファデータとなる。例えば、電気角30°の間隔のA0の期間においては、交替バッファデータはデータセーブ情報0であり、CPUライトデータはデータセーブ情報1であるが、A1の期間においては、A0の期間でCPUライトデータであったデータセーブ情報1が交替バッファ131図5に書き込まれ、交替バッファデータにおけるデータセーブ情報1となっている。なお、A1の期間においてCPUライトデータには、データセーブ情報2が書き込まれている。同様にA1の期間においてCPUライトデータのデータセーブ情報2は、A2の期間において、交替バッファデータにおけるデータセーブ情報2となっている。CPUリード要求とCPUリードデータの関係は前記したように、CPU400は、データセーブ専用メモリ200を読み出す場合、CPUバス500とCPUバスI/F110を介して、CPUリードアドレスをデータセーブリードアドレス部140にライトすると、CPUバスI/F110はデータセーブ調停部にCPUリード要求を出力する。であって、このCPUリード要求に基づいてCPUリードデータが出力する。≪各種要求の優先順位≫図6において、AIライト要求とCPUライト要求は、実時間でのライト処理が必要である。そして、AIライト要求は、アナログ入力部300より電気角3.75°の周期であり、CPUライト要求は、電気角30°の周期での入力であることから、実時間での処理が必要であって、より短い周期のAIライトデータの入力が最優先となって処理される。また、CPUライト要求は、実時間での処理が必要であるが、電気角30°の周期での入力であることと、交替バッファ131により、CPU400からのデータ上書きの危険を回避していることから2番目の優先度となっている。また、CPUリード要求は、異常発生後でのディジタル保護制御装置の解析用であり、実時間性は必要なく、遅いリードアクセスでもよいため、優先度をライト要求よりも下にして、3番目の優先度となっている。さらに、外部リード要求はCPU400が故障時を想定している為、通常使用されることが無い理由から最下位である4番目の優先度となっている。なお、外部リード要求は、前記したように通常使用されることが無いために図6には記載されていない。≪優先順位に基づく動作≫図6において、期間B0では、A/D変換要求AIライト要求の信号を受けて、A/D変換されたデータが、AIライトデータとして出力されている。また、CPUライト要求は図示されていないが、CPUライト要求によって、CPUライトデータデータセーブ情報1がB0期間で出力されている。ただし、CPUライトデータから直接、出力されるのではなく交替バッファ131図5にバッファされている交替バッファデータデータセーブ情報0が出力される。つまり期間B0においては、AIライト要求とCPUライト要求がでているが、前記したように、AIライト要求が優先される。この調停によって、優先されたAIライト要求にしたがって、AIライトデータ0がデータセーブ専用メモリアクセスとなる。直ちに出力されなかったCPUライト要求によるCPUライトデータは、交替バッファに交替バッファデータとして電気角30°の期間、蓄積されているので、AIライト要求A/D変換要求によるデータセーブ専用メモリアクセスの終了を待って、交替バッファデータのデータセーブ情報0がデータセーブ専用メモリアクセスとなる。このときの調停後のデータセーブ専用メモリアクセス状態を図6の最下段に示している。期間B1では、AIライト要求A/D変換要求とCPUライト要求CPUライトデータとともにCPUリード要求CPUリードデータが出力されている。優先順位としては前記したように1AIライト要求、2CPUライト要求、3CPUリード要求であるので、期間B0と同様に、AIライト要求が最優先されて、AIライトデータ1がデータセーブ専用メモリアクセスとなる。次に、CPUライト要求によるCPUライトデータは、AIライト要求A/D変換要求によるデータセーブ専用メモリアクセスの終了を待って、交替バッファデータのデータセーブ情報0がデータセーブ専用メモリアクセスとなる。次に優先順位が3番目であるCPUリード要求によるデータセーブ専用メモリアクセスは、交替バッファデータのデータセーブ情報0によるデータセーブ専用メモリアクセスの終了を待って、実施される。CPUリード要求によるデータセーブ専用メモリアクセスが実施されると、CPUリードデータが出力される。なお、データセーブ調停部150図5による調停は、電気角3.75°に相当する時間内に終了するので、優先度の低いCPUリード要求によるデータセーブ専用メモリ200図5へのアクセス書き込みが終了しない内に、次の電気角3.75°の期間におけるAIライト要求が来ることはない。したがって、データセーブ調停部150図5による調停が破綻することはない。また、期間A0の電気角3.75°に相当する時間が過ぎると期間A1が続く。期間A1において、交替バッファ131図5の情報がデータセーブ情報0からデータセーブ情報1に書き換えられ、CPUライトデータの情報は、データセーブ情報1からデータセーブ情報2に書き換えられる。したがって、CPUライト要求によるCPUライトデータのデータセーブ専用メモリアクセスは、データセーブ情報1が反映されて実施される。期間A1における動作は、期間A0と同様に実施される。さらに期間A2以降についても同様に実施される。<データセーブ専用メモリの構成>図7は、データセーブ専用メモリ200図1、図2、図5のデータ構成を示した図である。図7において、メモリ構成は電気角30°単位で区切られており、この各単位は情報0~情報NのN1単位で構成されている。また、情報0~情報Nの各単位には、アドレスポインタ0~アドレスポインタNが割り当てられている。なお、図7では、アドレスポインタ=0~アドレスポインタ=Nと表記している。情報0~情報Nの各単位は、単位毎に、その中は、電気角3.75°のAIデータ8個AIデータ0~AIデータ7と、CPU400からライトされるデータセーブ情報データセーブ情報0~データセーブ情報M、M1個で構成される。AIデータ0~AIデータ7は、AI用アドレスによってアクセスされてライトされるデータAIライトデータである。AIデータ0~AIデータ7には、電気系統における各種のアナログ情報入力がディジタル信号に変換されたデータが記録される。そして、データセーブ専用メモリのAI用アドレスは、SIZE×アドレスポインタAIデータNo.、で求まる。なお、SIZEとは図7に示すように、情報0~情報Nの1単位におけるデータサイズである。データセーブ情報0~データセーブ情報Mは、CPUアドレスCPUライトデータによってアクセスされてライトされるデータである。データセーブ情報0~データセーブ情報Mには、CPUの監視した情報が記録される。例えば、異常データ、I/O部状態、入出力、通信部の状態、アナログ入力のCPU途中計算データ、フィルター演算、リレー演算等が必要に応じて、データセーブ情報0~データセーブ情報Mに記録される。何をどの程度、記憶しているかは使用者の仕様による。また、データセーブ情報MにおけるMの概略値は、交替バッファのサイズによるが数100~数1000である。そして、データセーブ専用メモリのCPU用アドレスは、SIZE×アドレスポインタデータセーブ情報No.、により求めることができる。電気角30°単位で構成されている情報0~情報Nには、それぞれアドレスポインタ0~Nが割り当てられている。アドレスポインタK0≦K≦Nは、電気角30°で自動的にアドレスポインタを1にする。つまり、アドレスポインタKによって情報Kが記録されると、自動的にアドレスポインタがK1となり、アドレスポインタK1によって情報K1が記録される。そして、同様に順に電気角30°毎に情報K0≦K≦Nが記録されていく。KがNに達し、情報Nまで書き込まれると、アドレスポインタは0に戻り、情報0からまた順番にデータが上書きされていく。この上書きは電気角30°毎に行われることには変わりないので、情報NのN値が大き多ければ、記憶されている時間が長くなる。上記によりCPUバス500のアドレスを使用することなく、独自なデータセーブ専用メモリのアドレスを自動生成できる。これにより、CPUバス500のアドレス空間を考慮しなくて済むために、データセーブ専用メモリのアドレスを大きくすることが可能となり、データセーブ専用メモリの大容量化及びメモリ拡張が容易となる。また、データ量の多いAIデータをCPUバス500を介さずにデータセーブ専用メモリ200にライトできることから、CPUバス500のアクセス負荷が低減し、CPU400の処理時間を低減することができる。その他の実施形態本発明は、前記の実施形態に限定されるものではない。以下に例をあげる。図6または図7において、CPUライト要求を電気角30°の周期の単位、またAIライト要求を電気角3.75°の周期の単位としたが、その他の電気角度を用いてもよい。例えば、CPUライト要求の周期を電気角20°、AIライト要求の周期の電気角を2.5°としてもよい。また、CPUライト要求の周期である電気角30°は、AIライト要求の周期である電気角3.75°の8倍に設定しているが、他の関係に設定してもよい。例えば、CPUライト要求の周期である電気角が30°に対して、AIライト要求の周期である電気角が1.875°の16倍の関係に設定してもよい。また、電源周波数が50Hzの場合で説明したが、その他の周波数でもよい。例えば、60Hzでもよい。また、図1~図3において、CPU400とデバッグ用PC3000との間のインタフェースをRS232Cで説明したが、他のインタフェースでもよい。また、第1実施形態のディジタル保護リレーが、主検出基板1000図1と事故検出基板1100図2とに、それぞれデータセーブ専用メモリ200を備え、2個のデータセーブ専用メモリによるデータバックアップが可能な構成としているが、さらに別の基板、例えば光通信基板1200図3にデータセーブ専用メモリ200を備えて、計3個以上のデータセーブ専用メモリによるデータバックアップが可能となる構成としてもよい。また、第1実施形態のディジタル保護リレーが、主検出基板1000図1、事故検出基板1100図2、光通信基板1200図3を備えて構成されている場合について、説明したが、それ以外の基板、および電気電子回路を備え、それらの基板間において、それぞれのデータセーブ専用メモリによる相互のデータバックアップが可能な構成としてもよい。また、第1実施形態のディジタル保護リレーが、主検出基板1000図1と事故検出基板1100図2とに、それぞれ備えたデータセーブ専用メモリ200図1、図2は同一の構成、特性を有するものとして説明したが、複数のデータセーブ専用メモリにおいて、異なる特性、あるいは構成を有するデータセーブ専用メモリの組み合わせとしてもよい。これは、主検出基板1000図1と事故検出基板1100図2、そしてそれぞれに搭載されているデータセーブ専用メモリ200図1、図2は、通常はそれぞれ別々の処理をしている。そしてリレーに故障が起きた際に、事故検出基板1100図2のデータセーブ専用メモリ200図2が利用される。したがって、通常の処理に適した構成と機能のメモリが選択される結果、前記したように異なる特性、あるいは構成を有するデータセーブ専用メモリの組み合わせとなっていてもよい。本発明、実施形態の補足本発明について、一部重複するが、以下に補足して説明する。本発明の課題は、ディジタル保護リレーの内部基板のCPUが故障してもメモリに格納したデータセーブの情報を外部及び周辺基板より取得することと、データセーブの情報を格納するメモリの大容量化と、大容量化したデータセーブの情報をメモリに書き込むためのCPU処理時間を減らすことである。高速の、あるいはアドレス空間の大きいCPUを用いる方法もあるが、これらに対応したCPUは非常に高価となる。また、この従来の解決手段として、CPUのバス制御のDMA転送機能を使用し、CPUのプログラム処理に関わらず定期的にデータの読出と格納を実行する方法がある。これは、CPUが制御するシステムバスにアクセスするデータが少ない場合に有効であるが、データセーブの情報量が増加するとシステムバスに流れるデータも増加し、バスアクセスの混雑時はその調停処理で待たされるため、CPUの処理時間が増える課題がある。本実施形態においては、ディジタル保護リレーにおけるデータセーブ専用メモリ手段を設け、外部及び周辺基板からメモリ情報を読み出す手段を設け、データセーブ専用メモリ200、図1に対して、A/D変換データとCPUからのメモリ書込み要求が同時の場合、A/D変換データを優先する調停手段データセーブ制御部100、図1を備える。前記した従来の解決手段においては、メモリを大容量化した場合において、CPUのバスのアドレス空間は限定されているため、CPUは直接メモリをアクセスできなくなる。このような状況に対処するために、複数のアクセスを調停するための、いわば1クッションをおく必要があるが、この1クッションに相当するのが、データセーブ制御部100、図1である。本実施形態によれば、データセーブ専用メモリを搭載した基板のCPUが故障しても、外部及び周辺基板からデータセーブ専用メモリのデータを読み出すことができる。また、CPUバスを経由しないで、データセーブ専用メモリにAIデータを自動的に書込むことによりCPU並びにCPUバスの負荷を低減できる。