"入力される2つの入力電圧に応じて、第1及び第2のMOSトランジスタからなる入力差動対のいずれか1つのMOSトランジスタにおいて、当該1つのMOSトランジスタとスイッチトランジスタとを含むループにより適応バイアス電流を発生する入力差動対及び適応バイアス電流発生回路と、上記適応バイアス電流に対応する電流を検出してラッチ論理を変化させた後、上記スイッチトランジスタをオンからオフに切り換えることにより上記適応バイアス電流を遮断するラッチ回路とを備えたことを特徴とするコンパレータ回路。上記入力差動対及び適応バイアス電流発生回路は第1及び第2のループを含み、上記第1のループは、上記第1のMOSトランジスタと、第1のスイッチトランジスタと、第3及び第4のMOSトランジスタを含み上記第4のMOSトランジスタのアスペクト比が上記第3のMOSトランジスタのアスペクト比よりも大きくなるように構成された第1のカレントミラー回路とが直列に接続されて構成され、上記第2のループは、上記第2のMOSトランジスタと、第2のスイッチトランジスタと、第5及び第6のMOSトランジスタを含み上記第6のMOSトランジスタのアスペクト比が上記第5のMOSトランジスタのアスペクト比よりも大きくなるように構成された第2のカレントミラー回路とが直列に接続されて構成され、上記第1又は第2のカレントミラー回路により上記適応バイアス電流を発生することを特徴とする請求項1記載のコンパレータ回路。上記第3のMOSトランジスタは上記第1のMOSトランジスタに直列に接続され、上記第5のMOSトランジスタは上記第2のMOSトランジスタに直列に接続され、上記入力差動対及び適応バイアス電流発生回路は、上記第3のMOSトランジスタに流れる電流を検出して、第1及び第2のトランジスタからなる入力差動対に電流を出力する第7のMOSトランジスタと、上記第5のMOSトランジスタに流れる電流を検出して、第1及び第2のトランジスタからなる入力差動対に電流を出力する第8のMOSトランジスタと、上記第3のMOSトランジスタと並列に接続された第9のMOSトランジスタと、上記第5のMOSトランジスタと並列に接続された第10のMOSトランジスタとをさらに備え、上記第9のMOSトランジスタと上記第10のMOSトランジスタとがクロスゲート接続されて、上記2つの入力電圧のうちのいずれかの入力電圧に対して、上記第1の検出電圧又は上記第2の検出電圧がヒステリシス特性を有する正帰還のヒステリシス回路を含むことを特徴とする請求項2記載のコンパレータ回路。上記入力差動対及び適応バイアス電流発生回路は、上記2つの入力電圧が互いに実質的に一致したとき、もしくは、上記第1と第2のスイッチトランジスタがともにオンとなったときに、上記第1及び第2のループに流れる電流を減少させる回路をさらに備えたことを特徴とする請求項2又は3記載のコンパレータ回路。上記コンパレータ回路は、CMOS回路のみで構成されたことを特徴とする請求項1乃至4のうちのいずれか1つに記載のコンパレータ回路。上記ラッチ回路の後段に接続され、上記ラッチ回路の出力電圧を緩衝増幅して出力するバッファ回路をさらに備えたことを特徴とする請求項1乃至5のうちのいずれか1つに記載のコンパレータ回路。コンパレータ回路は、LSIにおいて様々なアナログディジタル信号の処理を行うための重要な要素回路である。コンパレータの電力を削減するための効果的な方法の一つとしてバイアス電流をマイクロアンペア以下まで削減することが挙げられる。しかし、従来技術に係るステージ型コンパレータにおいてバイアス電流をナノアンペアオーダーとした場合、入力電圧の比較や比較結果であるディジタル信号の出力に長時間が必要となる。よって、実際にはナノアンペアオーダーのバイアス電流でコンパレータを使用することはできない。CMOS増幅器のための適応バイアス技術が非特許文献5において紹介されている。この技術はOTAOperationalTransconductanceAmplifier設計において有用であるが、コンパレータ設計に適応する場合には消費電力が増加するため実用的とは言えない例えば、非特許文献6参照。。最近の研究では、低消費電力コンパレータの低速動作を改善するための適応バイアス電流発生回路を用いたコンパレータ回路が提案されている例えば、特許文献1及び2参照。。しかし、この回路においても高速かつ低消費電力という要求を満たすには不十分である。これは、この適応バイアス技術はコンパレータの動作速度を上げることができるが、必要以上の電流を発生するため、結果として消費電力が増加するためである。その上、複数の差動対が必要となることで回路規模が大きくなることも問題点である。本発明の目的は以上の問題点を解決し、サブスレッショルド領域動作で動作するコンパレータ回路において、従来技術に比較して高速でかつ消費電力を低下させることができるコンパレータ回路を提供することにある。本発明に係るコンパレータ回路1は、入力される2つの入力電圧VINP,VINMに応じて、第1及び第2のMOSトランジスタMP1,MP2からなる入力差動対のいずれか1つのMOSトランジスタにおいて、当該1つのMOSトランジスタとスイッチトランジスタMSW1,又はMSW2とを含むループL1,又はL2により適応バイアス電流IADPを発生する入力差動対及び適応バイアス電流発生回路12と、上記適応バイアス電流IADPに対応する電流を検出してラッチ論理を変化させた後、上記スイッチトランジスタMSW1,又はMSW2をオンからオフに切り換えることにより上記適応バイアス電流を遮断するラッチ回路13とを備えたことを特徴とする。上記コンパレータ回路1において、上記入力差動対及び適応バイアス電流発生回路12は第1及び第2のループL1,L2を含み、上記第1のループL1は、上記第1のMOSトランジスタMP1と、第1のスイッチトランジスタMSW1と、第3及び第4のMOSトランジスタMN3,MN4を含み上記第4のMOSトランジスタMN4のアスペクト比が上記第3のMOSトランジスタMN3のアスペクト比よりも大きくなるように構成された第1のカレントミラー回路MN3,MN4とが直列に接続されて構成され、上記第2のループL2は、上記第2のMOSトランジスタMP2と、第2のスイッチトランジスタMSW2と、第5及び第6のMOSトランジスタMN5,MN6を含み上記第6のMOSトランジスタMN6のアスペクト比が上記第5のMOSトランジスタMN5のアスペクト比よりも大きくなるように構成された第2のカレントミラー回路MN5,MN6とが直列に接続されて構成され、上記第1又は第2のカレントミラー回路MN3,MN4;MN5,MN6により上記適応バイアス電流IADPを発生することを特徴とする。また、上記コンパレータ回路1において、上記第3のMOSトランジスタMN3は上記第1のMOSトランジスタMP1に直列に接続され、上記第5のMOSトランジスタMN5は上記第2のMOSトランジスタMP2に直列に接続され、上記入力差動対及び適応バイアス電流発生回路12は、上記第3のMOSトランジスタMN3に流れる電流を検出して、第1及び第2のトランジスタMP1,MP2からなる入力差動対MP1,MP2の接続点に電流を出力する第7のMOSトランジスタMP4と、上記第5のMOSトランジスタMN5に流れる電流を検出して、第1及び第2のトランジスタMP1,MP2からなる入力差動対MP1,MP2の接続点に電流を出力する第8のMOSトランジスタMP6と、上記第3のMOSトランジスタMN3と並列に接続された第9のMOSトランジスタMN1と、上記第5のMOSトランジスタMN5と並列に接続された第10のMOSトランジスタMN2とをさらに備え、上記第9のMOSトランジスタMN1と上記第10のMOSトランジスタMN2とがクロスゲート接続されて、上記2つの入力電圧VINP,VINMのうちのいずれかの入力電圧に対して、上記第1の検出電圧又は上記第2の検出電圧がヒステリシス特性を有する正帰還のヒステリシス回路を含むことを特徴とする。さらに、上記コンパレータ回路1において、上記入力差動対及び適応バイアス電流発生回路12は、上記2つの入力電圧VINP,VINMが互いに実質的に一致したとき、もしくは、上記第1と第2のスイッチトランジスタMSW1,MSW2がともにオンとなったときに、上記第1及び第2のループL1,L2に流れる電流を減少させる回路MP9,MP10をさらに備えたことを特徴とする。またさらに、上記コンパレータ回路1は、CMOS回路のみで構成されたことを特徴とする。またさらに、上記コンパレータ回路1は、上記ラッチ回路13の後段に接続され、上記ラッチ回路の出力電圧を緩衝増幅して出力するバッファ回路2をさらに備えたことを特徴とする。従って、本発明に係るコンパレータ回路によれば、サブスレッショルド領域動作で動作するコンパレータ回路において、従来技術に比較して高速でかつ消費電力を低下させることができるコンパレータ回路を提供することができる。以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。図1は本発明の一実施形態に係るコンパレータ回路1及びバッファ回路2を備えた回路の構成を示す回路図である。本実施形態では、上述の従来技術の問題点を解決するために、サブスレッショルド領域動作で動作するコンパレータ回路において、入力差動対及び適応バイアス電流発生回路12を用いた高速かつ低消費電力を実現するコンパレータを提案する。提案するコンパレータ回路1は、電流発生のための2つの正帰還ループL1及びl2を使用し、ラッチ回路13を用いて出力電圧の論理の決定と、入力差動対及び適応バイアス電流発生回路12の電流制御を行うことを特徴としている。図1において、本実施形態に係るコンパレータ回路1は、aナノアンペアオーダーの微小電流である基準バイアス電流以下、バイアス電流という。IREFを発生する電流源20と、バイアス電流IREFをモニタするMOSトランジスタMPB1とを備えたバイアス電流発生回路11例えば、非特許文献3参照。と、bバイアス電流IREFから、カレントミラーによる電流発生回路14により発生される電流に基づいて動作する回路12であって、入力端子21,22を有する入力差動対回路MOSトランジスタMPB2,MP1,MP2,MN3,MN5と、ヒステリシス制御を有する適応バイアス電流発生回路MOSトランジスタMP3,MP4,MP9,MSW1,MN1,MN4;MOSトランジスタMP5,MP6,MP10,MSW2,MN2,MN6とを備えた入力差動対及び適応バイアス電流発生回路12と、c電流供給用MOSトランジスタMP7,MP8と、クロスカップル接続された4個のMOSトランジスタMN7~MN10とを含み、入力差動対及び適応バイアス電流発生回路12に流れる適応バイアス電流IADPに基づいて、詳細後述するように、上記クロスカップル接続された4個のMOSトランジスタMN9,MN7,MN10,MN8からなるラッチの内部論理を変化させるとともに、スイッチトランジスタMSW1及びMSW2をオン/オフ制御して適応バイアス電流IADPを制御するラッチ回路13とを備えて構成される。なお、コンパレータ回路1の後段には、出力電流容量を増大させるために、クロスゲート接続されたMOSトランジスタQ1~Q4と、ソース接地型増幅MOSトランジスタQ5,Q6と、出力端子23,24とを備えたバッファ回路2が設けられる。また、コンパレータ回路1及びバッファ回路2は、すべてpMOSトランジスタ及びnMOSトランジスタからなるCMOS回路で構成される。なお、コンパレータ回路1の待機時はサブスレッショルド領域で動作し、適応バイアス電流が発生する動作時には、大電流動作となるのでサブスレッショルド動作から強反転領域動作になる。後述するように、適応バイアス電流が生成され、論理反転が完了した後には、再びサブスレッショルド領域で動作する。本実施形態では、超低消費電力を実現するためにナノアンペア電流の微小電流を発生するバイアス電流発生回路例えば、非特許文献3参照。を使用する。ラッチ回路13は、その初期状態及び入力端子21,22に入力される入力電圧VINP,VINMの関係に応じて出力電圧VPとVMの論理を決定し、スイッチトランジスタスイッチMSW1、MSW2をオン/オフ制御することにより入力差動対及び適応バイアス電流発生回路12を制御する。入力差動対及び適応バイアス電流発生回路12は2つの正帰還ループL1とL2を含む。ループL1の経路はMOSトランジスタMP1-MN3-MN4-MSW1-MP3-MP4であり、ループL2の経路はMOSトランジスタMP2-MN5-MN6-MSW2-MP5-MP6である。両者のループL1,L2において、MOSトランジスタMN4のMOSトランジスタMN3に対するW/Lに関するアスペクト比をK>1倍とし、MOSトランジスタMN6のMOSトランジスタMN5に対するW/Lに関するアスペクト比をK>1倍とする。ここで、WはMOSトランジスタのゲート幅であり、LはMOSトランジスタのゲート長であり、Kはカレントミラー回路を構成する2つのMOSトランジスタのアクペクト比により決まる電流利得因子である。電流利得因子Kを1より大きくすることで、正帰還ループは適応バイアス電流IADPを発生する。入力差動対及び適応バイアス電流発生回路12は、入力端子21への入力電圧VINPと、入力端子22への入力電圧VINMに応じてループL1とループL2のどちらかに適応バイアス電流IADPを発生する。ラッチ回路13は、MOSトランジスタMP7、MP8を通して電流を受け取ることにより適応バイアス電流IADPを検出して、内部論理を変化させる。論理が決定した後、適応バイアス電流IADPは不要なので、ラッチ回路13の論理とスイッチングトランジスタMSW1、MSW2に応じて適応バイアス電流IADPを遮断する。次いで、コンパレータ回路1の動作原理について、図1、図2、図3及び図9を参照して以下詳細説明する。図2は図1のコンパレータ回路1の動作例1図9の状態1及び2を示す回路図であり、図3は図1のコンパレータ回路1の動作例2図9の状態3及び4を示す回路図である。また、図9は実施例に係るコンパレータ回路1の動作状態を示す表である。このコンパレータ回路1において、ラッチ回路13の論理が本実施形態に係るコンパレータ回路の動作の中で重要な役割を担うため、ラッチ回路13の論理による回路動作について以下説明する。1状態1図2:ラッチ論理が出力電圧VP=Lレベル、出力電圧VM=Hレベルであるときの回路動作は以下の通りである。入力電圧VINPが入力電圧VINMより高いときVINP>VINM、バイアス電流IREFのほとんどがMOSトランジスタMP1に流れる。それにより、適応バイアス電流IADPが正帰還ループL1で発生され、電流利得因子Kを有するカレントミラー回路MOSトランジスタMN3,MN4によって増幅される。すなわち、MOSトランジスタMN4に流れる電流はMOSトランジスタMN3に流れる電流のK倍になる。ここで発生された適応バイアス電流IADPはカレントミラー回路MOSトランジスタMP3,MP7によってコピーされ、すなわち、適応バイアス電流IADPはMOSトランジスタMP3で検出されてそれに対応した電流がMOSトランジスタMP7に流れることにより、出力電圧VPをLレベルからHレベルに変化させる。これで、ラッチ回路13の内部論理は反転する。出力電圧VMの論理がHレベルからLレベルに反転すると、出力電圧VMによりスイッチトランジスタMSW1はオフとなり、適応バイアス電流IADPは遮断され、状態3に移行する。2状態2図2:ラッチ論理VP=Lレベル、VM=Hレベルであるときの回路動作は以下の通りである。入力電圧VINPが入力電圧VINMより低いときVINP<VINM、バイアス電流IREFのほとんどがMOSトランジスタMP2に流れる。しかし、出力電圧VPはスイッチトランジスタMSW2をオフにしているため、ループL2は機能せず、適応バイアス電流IADPは発生されない。この場合、ラッチ回路13は内部論理を保持する。3状態3図3ラッチ論理:VP=Hレベル、VM=Lレベルであるときの回路動作は以下の通りである。入力電圧VINPが入力電圧VINMより高いときVINP>VINM、バイアス電流IREFのほとんどがMOSトランジスタMP1に流れる。しかし、出力電圧VMはスイッチトランジスタMSW1をオフにしているため、ループL1は機能せず、適応バイアス電流IADPは発生されない。この場合、ラッチ回路13は内部論理を保持する。4状態4図3ラッチ論理:VP=Hレベル、VM=Lレベルであるときの回路動作は以下の通りである。入力電圧VINPが入力電圧VINMより低いときVINP<VINM、バイアス電流IREFのほとんどがMOSトランジスタMP2に流れる。それにより、適応バイアス電流IADPが正帰還ループL2で発生され、電流利得因子Kを有するカレントミラー回路MOSトランジスタMP5,MP6によって増幅される。すなわち、MOSトランジスタMN6に流れる電流はMOSトランジスタMN5に流れる電流のK倍になる。ここで発生された適応バイアス電流IADPはカレントミラー回路MOSトランジスタMP5,MP8によってコピーされ、すなわち、適応バイアス電流IADPはMOSトランジスタMP5で検出されてそれに対応した電流がMOSトランジスタMP8に流れることにより、出力電圧VMをLレベルからHレベルに変化させる。これで、ラッチ回路13の内部論理は反転する。出力電圧VPの論理がHレベルからLレベルに反転すると、出力電圧VPによりスイッチトランジスタMSW2はオフとなり、適応バイアス電流IADPは遮断され、状態2に移行する。図9から明らかなように、適応バイアス電流IADPはラッチ回路13の論理と入力電圧レベルが互いに一致しない場合状態1、4においてのみ発生される。そして、状態1は状態3に移行して定常状態となる一方、状態4は状態2に移行して定常状態となる。発生される適応バイアス電流IADPは次式のように表される。まず、ゲート電位の低い方のMOSトランジスタに流れる電流をαIREFとする。ここで、α0.5<α<1は入力電圧VINP,VINMに依存した比率となる。これにより、適応バイアス電流IADPは次式で表される。ここで、Kを1より大きい値に設定すると、適応バイアス電流IADPを得ることができる。発生された適応バイアス電流IADPはラッチ回路13の内部論理を変化させて適応バイアス電流を遮断する。この方法によってコンパレータの高速かつ低消費電力動作を実現することができる。次いで、入力差動対及び適応バイアス電流発生回路12が有するヒステリシス特性について以下に説明する。入力信号に重畳されるノイズの影響を抑え、mVオーダーの信号レベルの識別を行うために用いるヒステリシス回路について説明する。このヒステリシス回路はMOSトランジスタMN1とMN2の、クロスゲート接続による正帰還を用いて実現する。入力差動対回路を流れる電流IP1及びIP2は次式で表せる。ここで、電流IP1はMOSトランジスタMN1に流れ込む電流であり、IP2はMOSトランジスタMN2に流れ込む電流である。ここで、gmは入力差動対回路の相互コンダクタンス、ISSは入力差動対回路のソース電流である。また、β3=β5=βAかつβ1=β2=βBとする。βi=W/Li=1,2,3,5であり、ここで、WはMOSトランジスタのゲート幅、LはMOSトランジスタのゲート長である。また、β1はMOSトランジスタMN1のアスペクト比であり、β2はMOSトランジスタMN2のアスペクト比であり、β3はMOSトランジスタMN3のアスペクト比であり、β5はMOSトランジスタMN5のアスペクト比である。ここで、入力電圧VINMが入力電圧VINPよりも十分に低い電圧から上昇し、MOSトランジスタMN3のゲートソース間電圧VgsMN3がゼロに反転する場合を考える。初期状態では、MOSトランジスタMN3のゲートソース間電圧VgsMN3は当該MOSトランジスタのしきい値電圧VTH近傍の電圧であり、他方のMOSトランジスタMN5のゲートソース間電圧VgsMN5は0Vとなっている。ここで、MOSトランジスタMN3のゲートソース間電圧VgsMN3がゼロに反転する条件は、i電流IP1によって誘起されるMOSトランジスタMN1の電流と、ii電流IP2によって誘起されるMOSトランジスタMN1の電流とが等しくなることである。すなわち、次式で表される。一方、入力電圧VINMが入力電圧VINPよりも十分に高い電圧から低下し、MOSトランジスタMN5のゲートソース間電圧VgsMN5がゼロに反転する場合を考える。初期状態では、MOSトランジスタMN5のゲートソース間電圧VgsMN5は当該MOSトランジスタのしきい値電圧VTH近傍の電圧であり、MOSトランジスタMN5のゲートソース間電圧VgsMN5は0Vとなっている。上記の場合と同様に、MOSトランジスタMN5のゲートソース間電圧VgsMN5が反転する条件は、i電流IP2によって誘起されるMOSトランジスタMN2の電流と、ii電流IP1によって誘起されるMOSトランジスタMN2の電流とが等しくなることである。すなわち、次式で表される。従って、式2~4より、スイッチングポイントの電圧VSPH、VSPLは次式で表される。上記式5から明らかなように、βA=βBの場合には、ヒステリシス特性は現れない。一方、βB>βAの場合には、コンパレータ回路1の入力差動対及び適応バイアス電流発生回路12においてヒステリシス特性が現れる。ヒステリシスは、MOSトランジスタMN1,MN2,MN3,MN5のトランジスタサイズを調整することで制御することができる。次いで、消費電流の抑制について以下に説明する。上述したように、本実施形態に係るコンパレータ回路1は、適応バイアス電流発生技術とラッチ回路13とを用いることで高速かつ低消費電力動作を実現する。適応バイアス電流IADPはラッチ回路13の論理レベルと入力電圧レベルが互いに実質的に一致していないときのみ発生される。これにより、消費電流を最小限にすることができる。しかし、両方の入力電圧が等しい場合VINP=VINMやスイッチトランジスタMSW1,MSW2をオン/オフするタイミングに違いが生じるような特別な状態例えば、スイッチトランジスタMSW1,MSW2がともにオンとなる状態においては両方の正帰還ループL1及びL2において消費電流が増加する。この状態では、バイアス電流IREFの半分が入力MOSトランジスタMP1とMP2に流れ、両方の正帰還ループL1,L2がアクティブになることで、適応バイアス電流IADPは両方の正帰還ループL1,L2において発生される。このような現象が生じた場合、回路の消費電流が増加してしまう問題点がある。この問題点を解決するために、図1に示すMOSトランジスタMP9、MP10を追加する。MOSトランジスタMP9のアスペクト比はMOSトランジスタMP5のアスペクト比のK’倍になるように設定し、MOSトランジスタMP10のアスペクト比はMOSトランジスタMP3のアスペクト比のK’倍になるように設定する。ここで、MOSトランジスタMP9、MP10はそれぞれMOSトランジスタMP5、MP3に流れる電流をモニタする。これらのトランジスタからなる2つのカレントミラー回路を用いることによって、両方の正帰還ループL1,L2の適応バイアス電流が同時に発生されるときにトランジスタMP3、MP5に流れる電流を減少させて削減することができる。これを以下に説明する。まず、入力トランジスタMP1とMP2と、MOSトランジスタMP3、MP5に流れる電流をそれぞれIREF/2とI1とする。これにより、キルヒホッフの法則から次式を導くことができる。式7より、電流I1は次式で表される。ここから、適応バイアス電流IADPは次式で表される。このとき、K/1K’を1以下になるように設計すると、式4は次式のように簡単化することができる。式10より、同じ入力電圧MP1,MP2が入力差動対MOSトランジスタMP1,MP2に適応されたときやスイッチトランジスタMSW1,MSW2をオン/オフするタイミングに違いが生じた場合においても、適応バイアス電流IADPを抑制することができる。以上のように構成されたコンパレータ回路1においては、以下の構成を有することを特徴としている。すなわち、コンパレータ回路1は、入力される2つの入力電圧VINP,VINMに応じて、第1及び第2のMOSトランジスタMP1,MP2からなる入力差動対のいずれか1つのMOSトランジスタにおいて、当該1つのMOSトランジスタとスイッチトランジスタMSW1,又はMSW2とを含むループL1,又はL2により適応バイアス電流IADPを発生する入力差動対及び適応バイアス電流発生回路12と、上記適応バイアス電流IADPに対応する電流を検出してラッチ論理を変化させた後、上記スイッチトランジスタMSW1,又はMSW2をオンからオフに切り換えることにより上記適応バイアス電流を遮断するラッチ回路13とを備えたことを特徴としている。上記コンパレータ回路1において、上記入力差動対及び適応バイアス電流発生回路12は第1及び第2のループL1,L2を含み、上記第1のループL1は、上記第1のMOSトランジスタMP1と、第1のスイッチトランジスタMSW1と、第3及び第4のMOSトランジスタMN3,MN4を含み上記第4のMOSトランジスタMN4のアスペクト比が上記第3のMOSトランジスタMN3のアスペクト比よりも大きくなるように構成された第1のカレントミラー回路MN3,MN4とが直列に接続されて構成され、上記第2のループL2は、上記第2のMOSトランジスタMP2と、第2のスイッチトランジスタMSW2と、第5及び第6のMOSトランジスタMN5,MN6を含み上記第6のMOSトランジスタMN6のアスペクト比が上記第5のMOSトランジスタMN5のアスペクト比よりも大きくなるように構成された第2のカレントミラー回路MN5,MN6とが直列に接続されて構成され、上記第1又は第2のカレントミラー回路MN3,MN4;MN5,MN6により上記適応バイアス電流IADPを発生する。また、上記コンパレータ回路1において、上記第3のMOSトランジスタMN3は上記第1のMOSトランジスタMP1に直列に接続され、上記第5のMOSトランジスタMN5は上記第2のMOSトランジスタMP2に直列に接続され、上記入力差動対及び適応バイアス電流発生回路12は、上記第3のMOSトランジスタMN3に流れる電流を検出して、第1及び第2のトランジスタMP1,MP2からなる入力差動対MP1,MP2の接続点に電流を出力する第7のMOSトランジスタMP4と、上記第5のMOSトランジスタMN5に流れる電流を検出して、第1及び第2のトランジスタMP1,MP2からなる入力差動対MP1,MP2の接続点に電流を出力する第8のMOSトランジスタMP6と、上記第3のMOSトランジスタMN3と並列に接続された第9のMOSトランジスタMN1と、上記第5のMOSトランジスタMN5と並列に接続された第10のMOSトランジスタMN2とをさらに備え、上記第9のMOSトランジスタMN1と上記第10のMOSトランジスタMN2とがクロスゲート接続されて、上記2つの入力電圧VINP,VINMのうちのいずれかの入力電圧に対して、上記第1の検出電圧又は上記第2の検出電圧がヒステリシス特性を有する正帰還のヒステリシス回路を含む。さらに、上記コンパレータ回路1において、上記入力差動対及び適応バイアス電流発生回路12は、上記2つの入力電圧VINP,VINMが互いに実質的に一致したとき、もしくは、上記第1と第2のスイッチトランジスタMSW1,MSW2がともにオンとなったときに、上記第1及び第2のループL1,L2に流れる電流を減少させる回路MP9,MP10をさらに備える。図4は図1のコンパレータ回路1の実施例試作例及び図8の従来例に係るコンパレータ回路の実験結果であって、図4aは入力周波数が10kHzであるときの入力参照電圧VIN、実施例の出力電圧及び従来例の出力電圧を示す測定波形図であり、図4bは入力周波数が20kHzであるときの入力参照電圧VIN、実施例の出力電圧及び従来例の出力電圧を示す測定波形図である。図8は従来例に係るコンパレータ回路の構成を示す回路図である。本発明者らは、本発明の実施形態に係る図1のコンパレータ回路1を0.35μm、2-ポリ、4-メタル、スタンダードCMOSプロセスにより実施例試作例として試作した。比較のために従来例に係る2ステージ型コンパレータ回路も設計を行って試作した。実施例に係るコンパレータ回路1と、従来例に係る2ステージ型コンパレータの面積はそれぞれ3600μm2と2700μm2となった。1:K:K’の比率は1:2:3となるように設計した。測定条件として、電源電圧Vdd、入力参照電圧、入力正弦波信号はそれぞれ3.0V、1.5V、1.50.05×sin2πfINtとした。図4は図1のコンパレータ回路1の実施例試作例及び図8の従来例に係るコンパレータ回路の実験結果であって、図4aは入力周波数が10kHzであるときの入力参照電圧VIN、実施例の出力電圧prop.及び従来例の出力電圧conv.2stageを示す測定波形図であり、図4bは入力周波数が20kHzであるときの入力参照電圧VIN、実施例の出力電圧prop.及び従来例の出力電圧conv.2stageを示す測定波形図である。ここで、バイアス電流IREFは30nAとした。図4aから明らかなように、入力周波数が10kHzの条件において、両方のコンパレータ回路はともに正確に出力パルスを発生することができることを確認した。従来例に係る2ステージ型コンパレータ回路の出力電圧の立ち上がりは著しく遅れている。これはバイアス電流が30nAと少ないために、従来例に係る2ステージ型コンパレータにおいて、バイアス電流が出力電圧を充電することができないためである。一方、実施例に係るコンパレータ回路1では遅延を生じることなく動作している。また、図4bから明らかなように、入力周波数が20kHzの条件では、従来例に係る2ステージ型コンパレータ回路は正しく動作していない。これは、コンパレータ回路の遅延が入力正弦波の周期を超えたためである。しかし、この条件でも、実施例に係るコンパレータ回路1では正しく動作できることを確認した。図5は実施例及び従来例に係るコンパレータ回路の実験結果であって、バイアス電流IREFに対する動作最大周波数fmaxを示すグラフである。ここで、fmaxはコンパレータが出力パルスを発生できる最大の周波数である。図5から明らかなように、バイアス電流IREFが増加するにつれて、各コンパレータ回路の最大周波数fmaxも増加する結果となった。バイアス電流IREF=10nAにおける実施例及び従来例に係るコンパレータ回路の動作最大周波数fmaxはそれぞれ40kHzと5kHzである。実施例に係るコンパレータ回路1は従来例に係る2ステージ型コンパレータ回路と比べて8倍高速に動作することができる。また、バイアス電流IREF=10nAにおける実施例に係るコンパレータ回路1の待機電流は18.9nAであった。さらに、この図5から入力周波数を固定した場合に提案コンパレータは、より低いバイアス電流IREFで動作できることが示される。図6は実施例及び従来例に係るコンパレータ回路の実験結果であって、入力周波数に対する消費電流を示すグラフである。ここで、実施例に係るコンパレータ回路1と従来例に係るコンパレータ回路のバイアス電流IREFはそれぞれ33nAと50nAとした。バイアス電流IREFは入力周波数10kHzにおいて各コンパレータ回路の消費電流が同じになるように設定した。この状態で、両方のコンパレータ回路の消費電流は151nAとなった。入力周波数が低下すると、実施例に係るコンパレータ回路の消費電流は従来例に係る2ステージ型コンパレータ回路の消費電流よりも低くなった。図7は実施例及び従来例に係るコンパレータ回路の実験結果であって、入力周波数に対する出力パルスのデューティ比を示すグラフである。図7は図6と同じ入力周波数領域でのコンパレータ回路の出力パルスのデューティ比を示す。図7から明らかなように、実施例に係るコンパレータ回路1のデューティ比はほぼ50となった。しかし、従来例に係る2ステージ型コンパレータは入力周波数が高くなるにつれてデューティ比が減少する。バイアス電流が出力を充電できないため、入力周波数が高くなるにつれて出力の立ち上がりが遅れる。この結果は図4の結果と一致する。図10は実施例及び従来例に係るコンパレータ回路の性能諸元を示す表である。これより、実施例に係るコンパレータ回路1は高速かつ低消費電力での動作を実現できることを確認した。このコンパレータ回路1は低消費電力LSI用途として、とても有用である。以上説明したように、本発明の実施形態において、入力差動対及び適応バイアス電流発生回路12を用いた超低消費電力コンパレータ回路1を提案した。入力差動対及び適応バイアス電流発生回路12は動作電流を発生し、ラッチ回路13が入力差動対及び適応バイアス電流発生回路12の動作を制御することで消費電力を抑えることができる。入力信号レベルとラッチ回路13の論理が互いに一致しない場合のみ、入力差動対及び適応バイアス電流発生回路12とラッチ回路13が動作するため、実施例に係るコンパレータ回路は高速かつ低消費電力を実現することができる。測定結果より、このコンパレータ回路1が高速かつ低消費電力で動作することを確認した。待機電流はバイアス電流10nAのとき18.9nAとなり、消費電力は入力周波数1kHz、電源電圧3Vにおいて88.5nWとなった。"