第1メモリが実装され、少なくとも2つのメモリ端子を有する第1メモリ実装領域と、第2メモリが実装され、少なくとも2つのメモリ端子を有する第2メモリ実装領域と、前記第1メモリと前記第2メモリとにアドレスを指定するアドレス信号を供給し、かつ指示信号を出力するプロセッサが実装されるプロセッサ実装領域と、前記プロセッサからの前記指示信号が入力され、前記メモリ端子のいずれかを有効とする有効メモリ信号を出力するアドレスデコーダが実装されるアドレスデコーダ実装領域と、を備えたプリント基板であって、前記アドレスデコーダは、前記プロセッサに接続される第1アドレスデコーダ入力端子及び第2アドレスデコーダ入力端子を有し、かつ前記第1メモリ実装領域の前記メモリ端子に、第1アドレスデコーダ出力端子及び第2アドレスデコーダ出力端子が接続され、前記第2メモリ実装領域の前記メモリ端子に、第3アドレスデコーダ出力端子及び第4アドレスデコーダ出力端子を接続され、前記第1アドレスデコーダ入力端子に0値の前記指示信号が入力され、前記第2アドレスデコーダ入力端子に0値の前記指示信号が入力されるときは前記第1アドレスデコーダ出力端子から前記有効メモリ信号を出力し、前記第1アドレスデコーダ入力端子に1値の前記指示信号が入力され、前記第2アドレスデコーダ入力端子に0値の前記指示信号が入力されるときは前記第2アドレスデコーダ出力端子から前記有効メモリ信号を出力し、前記第1アドレスデコーダ入力端子に0値の前記指示信号が入力され、前記第2アドレスデコーダ入力端子に1値の前記指示信号が入力されるときは前記第3アドレスデコーダ出力端子から前記有効メモリ信号を出力し、前記第1アドレスデコーダ入力端子に1値の前記指示信号が入力され、前記第2アドレスデコーダ入力端子に1値の前記指示信号が入力されるときは前記第4アドレスデコーダ出力端子から前記有効メモリ信号を出力する前記プリント基板において、前記指示信号に代えて0値の固定信号を前記第1アドレスデコーダ入力端子へ入力する第1実装状態では、前記第1アドレスデコーダ入力端子をアースする第1経路切り替え用抵抗素子が実装可能とされ、前記第1アドレスデコーダ入力端子がアースされない第2実装状態では、前記第1経路切り替え用抵抗素子が外され、前記第1アドレスデコーダ入力端子に前記プロセッサからの前記指示信号を入力する第2経路切り替え用抵抗素子が実装可能とされ、前記第1実装状態と前記第2実装状態とのいずれかが選択されることを特徴とするプリント基板。前記第1経路切り替え用抵抗素子が実装される前記第1実装状態では、前記プロセッサから前記第1アドレスデコーダ入力端子へ前記指示信号を入力する経路を切断して、前記プロセッサから前記第1、第2メモリ領域の夫々1つの前記メモリ端子に前記アドレス信号を入力するアドレス信号供給経路を更に備えることを特徴とする請求項1に記載のプリント基板。前記プロセッサから前記第2アドレスデコーダ入力端子へ前記指示信号を入力する一対の経路をさらに備え、それら経路を切り替えるため第3、第4経路切り替え用抵抗素子が実装可能であることを特徴とする請求項1または2に記載のプリント基板。第1メモリが実装され、少なくとも2つのメモリ端子を有する第1メモリ実装領域と、第2メモリが実装され、少なくとも2つのメモリ端子を有する第2メモリ実装領域と、前記第1メモリと前記第2メモリとにアドレスを指定するアドレス信号を供給し、かつ指示信号を出力するプロセッサが実装されるプロセッサ実装領域と、前記プロセッサからの前記指示信号が入力され、前記メモリ端子のいずれかを有効とする有効メモリ信号を出力するアドレスデコーダが実装されるアドレスデコーダ実装領域と、を備えたプリント基板であって、前記アドレスデコーダは、前記プロセッサに接続される第1アドレスデコーダ入力端子及び第2アドレスデコーダ入力端子を有し、かつ前記第1メモリ実装領域の前記メモリ端子に、第1アドレスデコーダ出力端子及び第2アドレスデコーダ出力端子が接続され、前記第2メモリ実装領域の前記メモリ端子に、第3アドレスデコーダ出力端子及び第4アドレスデコーダ出力端子を接続され、前記第1アドレスデコーダ入力端子に0値の前記指示信号が入力され、前記第2アドレスデコーダ入力端子に0値の前記指示信号が入力されるときは前記第1アドレスデコーダ出力端子から前記有効メモリ信号を出力し、前記第1アドレスデコーダ入力端子に1値の前記指示信号が入力され、前記第2アドレスデコーダ入力端子に0値の前記指示信号が入力されるときは前記第2アドレスデコーダ出力端子から前記有効メモリ信号を出力し、前記第1アドレスデコーダ入力端子に0値の前記指示信号が入力され、前記第2アドレスデコーダ入力端子に1値の前記指示信号が入力されるときは前記第3アドレスデコーダ出力端子から前記有効メモリ信号を出力し、前記第1アドレスデコーダ入力端子に1値の前記指示信号が入力され、前記第2アドレスデコーダ入力端子に1値の前記指示信号が入力されるときは前記第4アドレスデコーダ出力端子から前記有効メモリ信号を出力する前記プリント基板において、前記プロセッサから前記第1アドレスデコーダ入力端子と前記第2アドレスデコーダ入力端子とに共通の前記指示信号を入力する第1実装状態では、それら第1、第2アドレスデコーダ入力端子に接続される共通経路切り替え用抵抗素子が実装可能とされ、前記第1、第2アドレスデコーダ入力端子にそれぞれ個別の前記指示信号を入力する第2実装状態では、前記共通経路切り替え用抵抗素子が外され、前記第1、第2アドレスデコーダ入力端子のいずれかが選択されることを特徴とするプリント基板。前記共通経路切り替え用抵抗素子が実装される前記第1実装状態では、前記プロセッサから前記第1アドレスデコーダ入力端子へ前記指示信号を入力する経路を切断して、前記プロセッサから前記第1、第2メモリ領域の夫々1つの前記メモリ端子に前記アドレス信号を入力するアドレス信号供給経路を更に備えることを特徴とする請求項4に記載のプリント基板。また、従来、高速伝送時のデジタルシステムでは、信号線を通過した高速のデジタル信号の波形に歪み波形の立ち上がりに傾斜があると、信号を受け取ったデジタルLSIが正常に動かないことがあり、シグナルインテグリティSignalIntegrity;つまり波形品質、以下SIというを評価することが重要であった。SIの評価確認は、EDAツール電子機器、半導体など電気系の設計作業を自動化し支援するためのソフトウェア、ハードウェア及び手法に要するツールを用いたシミュレーションによって行われるのが一般的である。この場合、シミュレーションの工数を低減するために、評価の対象となる信号線の本数が少なくなることが望ましい。更に、従来、メモリ内に2つのチップバンクが内蔵された2チップイネーブル方式と、メモリ内に1つのチップバンクが内蔵された1チップイネーブル方式で、かつそれぞれに32Mbyteと16Mbyte等の異なる容量がある場合において、それらのチップを切り替えて使用する場合に、アドレスデコーダの入力側と出力側の経路を切り替えて対応する必要があった。このときに使用する経路切り替え用抵抗素子は、コストの観点から少なくすることが好ましい。ところが、このような問題に対して、上述の特許文献1は、なんら具体的な解決構造を提示できていない。ここで、発明者が開発過程において案出したプリント基板実装回路について説明し、その問題点について更に詳しく述べる。図4において、プリント基板上のプロセッサ15と、メモリ7、8との間に、アドレスデコーダ17が実装されている。メモリ7、8は内部に記憶素子が2チップ内蔵された2チップのものと、1チップ内蔵された1チップのものとが存在する。また、同じ32Mバイトの容量を持つメモリ7、8でも、1チップ内蔵タイプで構成されたものと2チップ内蔵タイプで構成されたものが存在する。またメモリ7、8のメーカにはA社とB社とが存在する。このうち、A社の製品を採用して32Mバイトのメモリ7、8をプロセッサ15に接続するプリント基板実装回路を完成させたとしても、A社の製品の代替品となるB社の製品を使用した場合において、同じプリント基板を継続使用できるようにしておく必要がある。更に、上記代替品に変えた場合において、プリント基板上に実装可能な経路切り替え用抵抗素子0Ωのチップ抵抗の実装スペース、及び経路切り替え用抵抗素子への経路をあらかじめ構築しておく必要がある。そして、代替品に変えた場合に、経路切り替え用抵抗素子を実装する位置を変更するだけで、同じプリント基板で対応できることが望ましい。更に、コストの観点から、上記の経路切り替え用抵抗素子の個数が少ないほうが望ましい。また、アドレスデコーダ17からメモリ7、8に至る経路のバリエーションが増加することは、SI解析の工数を要するため好ましくない。したがって、代替品に代えても、アドレスデコーダ17からメモリ7、8に至る経路の本数が少ないことが望まれる。発明者は、この問題を抱えつつ、開発過程のプリント基板実装回路として、図4に記載のものを案出した。以下、この非公知の案出過程のプリント実装基板について説明する。A社の2チップイネーブル方式で合計64Mbyteの容量に対応する場合図4のaにおいて、2チップから成る各メモリ7、8は、内部に16Mbyteのチップ1、2、3、4が、各2個ずつ搭載されている。アドレスバス接続端子A0―A22に、23本の信号線アドレスバス10、11が、プロセッサ15からメモリ7、8に直接接続されている。このメモリ7、8において、端子BE0、BE1は、バンクイネーブル端子であり、この端子に入力される信号により、いずれかのチップ3、4、5、6を選択する。プロセッサ15の出力端子A23及び出力端子A24の指示信号が、00の場合は、アドレスデコーダ17の出力端子Y0が有効となり、指示信号01の場合は、アドレスデコーダ17の出力端子Y1が有効となり、指示信号10の場合は、アドレスデコーダ17の出力端子Y2が有効となり、指示信号11の場合は、アドレスデコーダ17の出力端子Y3が有効となる。ここで、指示信号00011011の各場合いずれも、最下位ビットは、第1アドレスデコーダ入力端子Aに入力され、次のビットは、第2アドレスデコーダ入力端子Bに入力される。図4のaの場合は、経路切り替え用抵抗素子を実装するためのランドのうち、ランドR1、R3には、実際に抵抗が実装され、ランドR2、R4には、経路切り替え用抵抗素子が実装されていない。また、経路は、実線の上にドットが重畳された鎖状に図示された経路が使用され、実線のみで図示された経路は回路として使用されていない。なお、以下の説明において、ランドと、ランド上に実装される経路切り替え用抵抗素子とは、同じ符号R4等を付し、経路切り替え用抵抗素子が実装されたランドは実線で図示し、経路切り替え用抵抗素子が実装されていないランドは破線で図示する。A社の1チップイネーブル方式で合計32Mbyteの容量に対応する場合図4のbにおいて、各メモリ7、8は、内部に16Mbyteのチップが1個搭載されている。プロセッサ15の出力端子A23からの指示信号0が、入力端子Aに入力された場合は、アドレスデコーダ17の出力端子Y0が有効となり、指示信号1が、入力端子Aに入力された場合は、アドレスデコーダ17の出力端子Y1が有効となる。これにより、各メモリ7、8の端子CEのいずれかが有効と成る。端子CEに信号が入力されると、該当するメモリ7、8内の単一のチップ1またはチップ3が有効になる。図4のbの場合は、ランドR1、R4、R6に実際に経路切り替え用抵抗素子が実装され、ランドR2、R3、R5用には経路切り替え用抵抗素子が実装されていない。B社の1チップイネーブル方式で合計64Mbyteの容量に対応する場合図4のcにおいて、各メモリ5、6は、内部に32Mbyteのチップが各1個搭載されている。1チップの容量が図4aの場合の2倍になっているため、アドレスの本数を1本増加させる必要がある。このようにアドレスの本数が1本増加すると、2倍の容量に対応できる。しかし、この場合、2倍の容量では、アドレスを指定するアドレス信号はA0からA22の23本では足りず、もう1本アドレス信号用の端子A23を追加している。プロセッサ15の出力端子A24が0か1かによって、アドレスデコーダ17の有効な出力端子Y0、Y1が切り替えられ、端子Y0、Y1が切り替えられると、上側の32Mbyteのチップを使用するか、下側の32Mbyteのチップを使用するかの選択が可能である。図4のcの場合は、ランドR2、R4、R6に、経路切り替え用抵抗素子が実装され、ランドR1、R4、R5には経路切り替え用抵抗素子が実装されていない。B社の1チップイネーブル方式で合計32Mbyteの容量に対応する場合図4のdに図示した各メモリ7、8は、内部に16Mbyteのチップが各1個搭載されている。プロセッサ15の出力端子A23が、0か1かによって、アドレスデコーダ17の端子Y0、Y1が切り替えられる。端子Y0、Y1が切り替えられると、上側の16Mbyteのチップ1を使用するか、下側の16Mbyteのチップ3を使用するかの有効メモリ信号選択信号が端子CEに入力される。プロセッサ15の出力端子A24は使用していない。図4のcの場合は、抵抗実装用のランドのうち、ランドR1、R4、R6に実際に経路切り替え用抵抗素子が実装され、ランドR2、R3、R5には経路切り替え用抵抗素子が実装されていない。以上述べたように、この開発段階のプリント実装基板は、少なくとも、A社の製品を使用した図4aの16Mbyte2チップイネーブル方式の場合、A社の製品を使用した図4bの16Mbyte1チップイネーブル方式の場合、B社の製品を使用した図4cの32Mbyte1チップイネーブル方式の場合、B社の製品を使用した図4dの16Mbyte1チップイネーブル方式の場合のいずれも、共通のプリント基板を使用して各回路の実装が可能である。また、上記開発過程のプリント基板実装回路においては、経路切り替え用抵抗素子が実装可能なランドは、アドレスデコーダ17の入力側と出力側との両方で、計6個R1、R2、R3、R4、R5、R6必要であった。次に、図4においては、アドレスデコーダ17からメモリ7、8に至るSI解析を要するSI解析ラインは、鎖状に図示された経路の本数で表され、図4のaからdにおいて、Y0-BE0間またはY0―CE間、Y1-BE1間Y1―R6-CE間Y2-R5-BE0間Y3-BE1間の合計5本である。指示信号00011011の各場合いずれも最下位ビットは、アドレスデコーダの入力端子Aに入力され、次のビットはアドレスデコーダの入力端子Bに入力される。図4のように、開発過程で案出されたプリント基板実装回路は、アドレスデコーダ17の入力側において、最下位ビット入力端子入力端子Aから使用し、指示信号が01のいずれしかない場合は、最下位ビット入力端子入力端子Aのみに指示信号を入力し、非最下位ビット入力端子入力端子Bは、固定入力端子とし、経路切り替え用抵抗素子をランドR4に実装して、非最下位ビット入力端子入力端子Bをアースして信号0に固定している。その結果、上記開発過程のプリント実装基板においては、経路切り替え用抵抗素子が実装可能なランドは、計6個必要であり、アドレスデコーダ17からメモリ7、8に至るSI解析を要するSI解析ラインは合計5本であった。発明者は、更に経路切り替え用抵抗素子が実装可能なランドの個数を低減し、この場合SI解析を要するSI解析ラインの本数を増加させないプリント基板実装回路の必要性を痛感した。本発明は、このような従来の技術に存在する問題点に着目して成されたものであり、その目的は、第1メモリと、第2メモリとを有し、プロセッサから第1メモリと第2メモリとにアドレス信号を供給し、プロセッサから出力する指示信号が入力されるアドレスデコーダにより有効メモリ信号を生成して、該有効メモリ信号によりプロセッサが使用する第1メモリ及び第2メモリを選択する電気回路が実装可能なプリント基板において、各メモリに内蔵されたチップがそれぞれ2つであっても1つであっても、また、メモリの容量の相違によりアドレス信号線の本数に差があっても、同一のプリント基板を使用して、各場合に応じた電気回路を構成でき、かつ、アドレスデコーダメモリ間経路及びプロセッサアドレスデコーダ間経路を構成する経路切り替え用抵抗素子の配設箇所ランドの数が少なく、アドレスデコーダメモリ間経路のSI解析工数が増加しない、プリント基板を提供することにある。従来技術として列挙された特許文献の記載内容は、この明細書に記載された技術的要素の説明として、参照によって導入ないし援用することができる。本発明は上記目的を達成するために、下記の技術的手段を採用する。すなわち、請求項1に記載の発明では、第1メモリが実装され、少なくとも2つのメモリ端子を有する第1メモリ実装領域と、第2メモリが実装され、少なくとも2つのメモリ端子を有する第2メモリ実装領域と、第1メモリと第2メモリとにアドレスを指定するアドレス信号を供給し、かつ指示信号を出力するプロセッサが実装されるプロセッサ実装領域と、プロセッサからの指示信号が入力され、メモリ端子のいずれかを有効とする有効メモリ信号を出力するアドレスデコーダが実装されるアドレスデコーダ実装領域とを備えたプリント基板であって、アドレスデコーダは、プロセッサに接続される第1アドレスデコーダ入力端子及び第2アドレスデコーダ入力端子を有し、かつ第1メモリ実装領域のメモリ端子に、第1アドレスデコーダ出力端子及び第2アドレスデコーダ出力端子が接続され、第2メモリ実装領域のメモリ端子に、第3アドレスデコーダ出力端子及び第4アドレスデコーダ出力端子が接続され、第1アドレスデコーダ入力端子に0値の指示信号が入力され、第2アドレスデコーダ入力端子に0値の指示信号が入力されるときは第1アドレスデコーダ出力端子から有効メモリ信号を出力し、第1アドレスデコーダ入力端子に1値の指示信号が入力され、第2アドレスデコーダ入力端子に0値の指示信号が入力されるときは第2アドレスデコーダ出力端子から有効メモリ信号を出力し、第1アドレスデコーダ入力端子に0値の指示信号が入力され、第2アドレスデコーダ入力端子に1値の指示信号が入力されるときは第3アドレスデコーダ出力端子から有効メモリ信号を出力し、第1アドレスデコーダ入力端子に1値の指示信号が入力され、第2アドレスデコーダ入力端子に1値の指示信号が入力されるときは第4アドレスデコーダ出力端子から有効メモリ信号を出力するプリント基板において、指示信号に代えて0値の固定信号を第1アドレスデコーダ入力端子へ入力する第1実装状態では、第1アドレスデコーダ入力端子をアースする第1経路切り替え用抵抗素子が実装可能とされ、第1アドレスデコーダ入力端子がアースされない第2実装状態では、第1経路切り替え用抵抗素子が外され、第1アドレスデコーダ入力端子にプロセッサからの指示信号を入力する第2経路切り替え用抵抗素子が実装可能とされ、第1実装状態と第2実装状態とのいずれかが選択されることを特徴としている。この発明によれば、アドレスデコーダから第1、第2メモリの両方に配線するためには、第1ないし第4アドレスデコーダ出力端子のうち、第1、第2アドレスデコーダ出力端子からの経路や、第3、第4アドレスデコーダ出力端子からの経路のような、隣接する出力端子同士からの経路を避け、経路をスプリットさせたほうが、第1、第2メモリの両方に配線しやすい。つまり、第1、第3アドレスデコーダ出力端子、第2、第4アドレスデコーダ出力端子等から第1、第2メモリにスプリット状態で接続されるほうが、第1、第2メモリ間の渡り経路が少なくなり、経路本数が少なく、かつ渡り経路を作るための経路切り替え用抵抗素子の実装個数が少なくなる傾向にある。ここで、この発明では、第2アドレスデコーダ入力端子に0または1の信号を入力し、第1アドレスデコーダ入力端子に固定したアース信号0を供給した場合、第1、第3アドレスデコーダ出力端子からメモリ端子に有効メモリ信号が供給され、経路をスプリットできる。従って、第1アドレスデコーダ入力端子に固定信号0を入力するために、第1アドレスデコーダ入力端子をアースする第1経路切り替え用抵抗素子が実装可能とされ、第1アドレスデコーダ入力端子をアースしないときに、第1アドレスデコーダ入力端子にプロセッサからの指示信号を入力する第2経路切り替え用抵抗素子が実装可能とされることで、アドレスデコーダから第1、第2メモリに経路をスプリットして設けることができ、第1、第2メモリ間の渡り経路が少なくなり、経路本数が少なく、かつ渡り経路を作るための経路切り替え用抵抗素子の実装個数を少なくし易い。これにより、経路切り替え用抵抗素子の個数が比較的少なく、かつ、アドレスデコーダメモリ間の信号経路の削減により、信号経路を通過した高速のデジタル信号の波形品質SIを評価するSI解析工数が減少するプリント基板を提供できる。請求項2に記載の発明では、第1経路切り替え用抵抗素子が実装される第1実装状態では、プロセッサから第1アドレスデコーダ入力端子へ指示信号を入力する経路を切断して、プロセッサから第1、第2メモリ領域の夫々1つのメモリ端子にアドレス信号を入力するアドレス信号供給経路を更に備えることを特徴としている。この発明によれば、第1、第2メモリのメモリ容量の増大によりアドレス信号が増加しても、プロセッサから第1アドレスデコーダ入力端子への経路を切断して、プロセッサから第1、第2メモリにアドレス信号を供給するアドレス信号供給経路を構成できるため、メモリ容量が増大してもアドレス信号が不足することがない。請求項3に記載の発明では、プロセッサから第2アドレスデコーダ入力端子へ指示信号を入力する一対の経路をさらに備え、それら経路を切り替えるため第3、第4経路切り替え用抵抗素子が実装可能であることを特徴としている。この発明によれば、プロセッサから第2アドレスデコーダ入力端子へ指示信号を入力する一対の経路をさらに備え、それら経路を切り替えるため第3、第4経路切り替え用抵抗素子が実装可能であるから、第1アドレスデコーダ入力端子に固定したアース信号0を供給した場合と第1アドレスデコーダ入力端子をアースしない場合とのいずれにおいても、プロセッサから第2アドレスデコーダ入力端子へ指示信号を入力することができる。請求項4に記載の発明では、第1メモリが実装され、少なくとも2つのメモリ端子を有する第1メモリ実装領域と、第2メモリが実装され、少なくとも2つのメモリ端子を有する第2メモリ実装領域と、第1メモリと第2メモリとにアドレスを指定するアドレス信号を供給し、かつ指示信号を出力するプロセッサが実装されるプロセッサ実装領域と、プロセッサからの指示信号が入力され、メモリ端子のいずれかを有効とする有効メモリ信号を出力するアドレスデコーダが実装されるアドレスデコーダ実装領域とを備えたプリント基板であって、アドレスデコーダはプロセッサに接続される第1アドレスデコーダ入力端子及び第2アドレスデコーダ入力端子を有し、かつ第1メモリ実装領域のメモリ端子に、第1アドレスデコーダ出力端子及び第2アドレスデコーダ出力端子が接続され、第2メモリ実装領域のメモリ端子に、第3アドレスデコーダ出力端子及び第4アドレスデコーダ出力端子が接続され、第1アドレスデコーダ入力端子に0値の指示信号が入力され、第2アドレスデコーダ入力端子に0値の指示信号が入力されるときは第1アドレスデコーダ出力端子から有効メモリ信号を出力し、第1アドレスデコーダ入力端子に1値の指示信号が入力され、第2アドレスデコーダ入力端子に0値の指示信号が入力されるときは第2アドレスデコーダ出力端子から有効メモリ信号を出力し、第1アドレスデコーダ入力端子に0値の指示信号が入力され、第2アドレスデコーダ入力端子に1値の指示信号が入力されるときは第3アドレスデコーダ出力端子から有効メモリ信号を出力し、第1アドレスデコーダ入力端子に1値の指示信号が入力され、第2アドレスデコーダ入力端子に1値の指示信号が入力されるときは第4アドレスデコーダ出力端子から有効メモリ信号を出力するプリント基板において、プロセッサから第1アドレスデコーダ入力端子と第2アドレスデコーダ入力端子とに共通の指示信号を入力する第1実装状態では、それら第1、第2アドレスデコーダ入力端子に接続される共通経路切り替え用抵抗素子が実装可能とされ、第1、第2アドレスデコーダ入力端子にそれぞれ個別の指示信号を入力する第2実装状態では、共通経路切り替え用抵抗素子が外され、第1、第2アドレスデコーダ入力端子のいずれかが選択されることを特徴としている。この発明によれば、アドレスデコーダから第1、第2メモリの両方に配線するためには、第1ないし第4アドレスデコーダ出力端子のうち、第1、第2アドレスデコーダ出力端子からの経路や、第3、第4アドレスデコーダ出力端子からの経路のような、隣接する出力端子同士からの配線を避け、経路をスプリットさせたほうが、第1、第2メモリ間の渡り経路が少なくなり、経路本数が少なく、かつ渡り経路を作るための経路切り替え用抵抗素子の実装個数が少なくなる傾向にある。一方、アドレスデコーダは、00、01、10、11の4つの状態に応じて、第1ないし第4アドレスデコーダ出力端子からメモリ端子に有効メモリ信号が供給可能である。そして、プロセッサから第1アドレスデコーダ入力端子と第2アドレスデコーダ入力端子とに共通の指示信号を入力する共通経路切り替え用抵抗素子が実装可能とされているから、共通の指示信号である00、11の2つの状態に応じて、第1、第4アドレスデコーダ出力端子からメモリ端子に有効とする信号つまり有効メモリ信号が供給され、経路をスプリットできる。従って、第1、第2メモリ間の渡り経路が比較的少なくなり、経路本数が少なく、かつ渡り経路を作るための経路切り替え用抵抗素子の実装個数を比較的少なくすることができる。また、これにより、アドレスデコーダメモリ間経路の信号経路の削減により、信号経路を通過した高速のデジタル信号の波形品質SIを評価するSI解析工数が減少するプリント基板を提供できる。請求項5に記載の発明では、共通経路切り替え用抵抗素子が実装される第1実装状態では、プロセッサから第1アドレスデコーダ入力端子へ指示信号を入力する経路を切断して、プロセッサから第1、第2メモリ領域の夫々1つのメモリ端子にアドレス信号を入力するアドレス信号供給経路を更に備えることを特徴としている。この発明によれば、第1、第2メモリのメモリ容量の増大によりアドレス信号が増加しても、プロセッサから第1アドレスデコーダ入力端子への経路を切断して、プロセッサから第1、第2メモリにアドレス信号を供給するアドレス信号供給経路を構成できるため、メモリ容量が増大してもアドレス信号が不足することがない。以下に、図面を参照しながら本発明を実施するための複数の形態を説明する。各形態において先行する形態で説明した事項に対応する部分には同一の参照符号を付して重複する説明を省略する場合がある。各形態において構成の一部のみを説明している場合は、構成の他の部分については先行して説明した他の形態を適用することができる。各実施形態で具体的に組合せが可能であることを明示している部分同士の組合せばかりではなく、特に組合せに支障が生じなければ、明示していなくても実施形態同士を部分的に組合せることも可能である。第1実施形態以下、本発明の第1実施形態について図1を用いて詳細に説明する。図1は本発明の第1実施形態を示すプリント基板PCBを使用した電気接続図である。A社の2チップイネーブル方式で合計64Mbyteの容量に対応する場合図1において、15はプロセッサMPUであり、メモリに記憶されたプログラムを読み込み、次にプログラムの指示に従って入力装置や記憶装置からデータを受け取り、データを、プログラム通りに演算加工した上で、メモリなどの記憶装置やディスプレイなどの出力装置に送るものである。プリント基板PCB上には、プロセッサ15を実装する領域となるプロセッサ実装領域15Rが形成されている。プロセッサが、ある特定のメモリにアクセスしたいときには、アドレスバスによって、アクセス相手を指定する。その際、どのデバイスにアクセスしようとしているのかを、アドレスバスから読み取り、アクセス対象のデバイスに指示をする回路として、アドレスデコーダ17が設けられている。アドレスデコーダ17は、アドレスバスの値から、アクセス対象の有効メモリ信号を作り出す。プリント基板PCB上には、アドレスデコーダ17を実装する領域となるアドレスデコーダ実装領域17Rが形成されている。図1のaにおいて2チップバンクから成る第1、第2フラッシュメモリ以下単に第1、第2メモリまたは単にメモリともいう7、8は、車両用計器板を制御するプログラムや画像データを保存するものであり、内部に16Mbyteのチップ1、2、3、4が各2個搭載されている。また、プリント基板PCB上には、第1、第2メモリ7、8を実装する領域となる第1、第2メモリ実装領域7R、8Rが形成されている。16Mbyteのチップ1、2またはチップ3、4では、アドレスがA0からA22まで必要である。よって、アドレス入力端子A0からA22までに23本の信号線アドレスバス10、11がプロセッサ15からメモリ7、8に直接接続されアドレス信号ASが供給されている。このメモリ7、8において、BE0、BE1は、バンクイネーブル端子であり、いずれかのチップ1、2、3、4を選択するアクティブにする信号が入力され、いずれのチップ1、2、3、4のデータをプロセッサ15が使用するかを切り替えている。端子NCは、ノンコネクト端子であり、内部回路と接続されていない。接続/非接続のどちらでもよい端子である。メモリ7、8は2個のチップ合計で16Mbyte×4=64Mbyteのメモリ容量を持つ。プロセッサ15の第1、第2MPU出力端子A23、A24からの2つの指示信号S1を使用すると、00、01、10、11の4つの状態を定義することができる。換言すれば、出力端子A23、A24の信号の組み合わせで、4つの状態をプロセッサ15からアドレスデコーダ17に指示することができる。プロセッサ15の第1、第2MPU出力端子A23、A24の指示信号S1が00の場合は、アドレスデコーダ17の第1アドレスデコーダ出力端子Y0が有効となる有効メモリ信号S2が出力され、指示信号S1が01の場合は、アドレスデコーダ17の第2アドレスデコーダ出力端子Y1が有効となる有効メモリ信号S2が出力され、指示信号S1が10の場合は、アドレスデコーダ17の第3アドレスデコーダ出力端子Y2が有効となる有効メモリ信号S2が出力され、指示信号S1が11の場合は、アドレスデコーダ17の第4アドレスデコーダ出力端子Y3が有効となる有効メモリ信号S2が出力される。これにより、各チップの合計4つの端子BE0、BE1のいずれかが有効と成る。プロセッサ15の出力端子A23、A24の2つの端子で、2チップイネーブル方式で合計64Mbyteの容量のメモリを制御できる。端子A23、A24と同様の端子が1つ増える毎に、32Mbyteの容量のメモリを増やしていくことが可能である。A社の合計容量64Mbyteの例について述べたが、同じプリント基板PCBを使用して、A社の合計容量32Mbyteの例にも対応できる必要がある。この場合、64Mbyteと32Mbyteとではライン切り替え用0Ω抵抗からなる経路切り替え用抵抗素子を実装する位置が変化する。そのためにプリント基板PCBは、合計64Mbyteと合計32Mbyteとのどちらの切り替え用0Ω抵抗以下単に抵抗とも言うが実装されてもよいように、抵抗実装用のランド経路切り替え用抵抗素子の実装領域のことであるが、単に経路切り替え用抵抗素子とも言うをプリント基板PCBの表面に用意しておかなければならない。またプリント基板PCBは、周知のように絶縁樹脂の上に銅薄等からなる経路全体としてパターン配線を構成するが設けられている。この経路が印刷された同じプリント基板PCBを使用して、A社の合計容量64Mbyteメモリを実装する図1のaの場合でも、A社の合計容量32Mbyteメモリを実装する図1のbの場合でも対応できる必要がある。図1のaの場合は、抵抗実装用ランドのうち、ランドR2、R4に実際に抵抗が実装され、ランドR3、R6には抵抗が実装されていない。また、経路は、実線の上にドットが重畳された鎖状に図示した経路が回路として使用され、実線のみで図示された経路は回路として使用されていない。A社の1チップイネーブル方式で合計16Mbyteの容量に対応する場合図1のbにおいて、1チップから成る各メモリ7、8は、内部に16Mbyteのチップ1、3が各1個搭載されている。このメモリ7、8において、A22からA0はアドレス入力端子、メモリ7、8は合計で32Mbyteの容量を持つ。アドレスはA0からA22まで存在し、プロセッサから各メモリにアドレスバス10、11が接続されている。プロセッサ15の出力端子A23からの指示信号を使用すると、0、1の2つの状態を定義することができる。換言すれば、出力端子A23の信号で、2つの状態をプロセッサ15からアドレスデコーダ17に指示することができる。指示信号0の場合は、アドレスデコーダ17の出力端子Y0が有効となり、指示信号1の場合は、アドレスデコーダ17の出力端子Y2が有効となる。これにより、各メモリ7、8のチップイネーブル端子CEのいずれかに有効メモリ信号が入力される。端子CEに有効メモリ信号が入力されると、該当するメモリ7、8内の単一のチップ1またはチップ3が有効になる。プロセッサ15の出力端子A23で、合計32Mbyteの容量のメモリを制御できる。端子A23と同様の端子が1つ増える毎に、16Mbyteの容量のメモリを増やしていくことが可能である。図1のbの場合は、抵抗実装用のランドのうち、ランドR3、R6用のランドに実際に抵抗が実装され、ランドR2、R4用のランドには抵抗が実装されていない。この図1のa、bのように、この第1実施形態のプリント実装基板は、同じメーカであるA社の合計容量64Mbyteの2チップイネーブル方式であっても、合計容量32Mbyteの1チップイネーブル方式であっても、同じプリント基板PCBを使用することができる。なお、本発明では、素子が実装された状態をプリント実装基板と称し、素子が実装される前の状態を、プリント基板PCBと称する。ここで、現状の開発品はA社を採用しているが、A社製品の調達等が困難になった場合を想定してB社製品でも、同じプリント基板PCBを使用できるようにしておく必要がある。この場合、A社とB社とではライン切り替え用0Ω抵抗を実装する位置が変化する。そのためにプリント基板PCBはA社用のライン切り替え用0Ω抵抗が実装されてもB社用のライン切り替え用0Ω抵抗が実装されてもよいように、抵抗実装用のランドをプリント基板表面に用意しておかなければならない。B社の1チップイネーブル方式で合計64Mbyteの容量に対応する場合図1のcにおいて、1チップから成る各メモリ5、6は、内部に32Mbyteのチップが各1個搭載されている。合計容量は64Mbyteで、図1のaに図示したA社と同じである。ただし、1チップの容量は32Mbyteとなり容量が2倍になっているため、アドレスの本数を1本増加させる必要がある。このようにアドレスの本数が1本増加すると容量2倍に対応可能となる。つまり、アドレスはA0からA22の23本では足りず、もう1本アドレス信号供給経路10a、11aを追加している。プロセッサ15の出力端子A24が0か1かによって、アドレスデコーダ17の有効な出力端子Y0、Y2が切り替えられる。端子Y0、Y2が切り替えられると、上側の32Mbyteのチップを使用するか、下側の32Mbyteのチップを使用するかの選択が可能である。図1のcの場合は、抵抗実装用のランドのうち、ランドR2、R6用のランドに実際に抵抗が実装され、抵抗R3、R4用のランドには抵抗が実装されていない。B社の1チップイネーブル方式で合計32Mbyteの容量に対応する場合図1のdに図示した1チップから成る各メモリ7、8は、内部に16Mbyteのチップが各1個搭載されている。合計容量は32Mbyteで、図1のbに図示したA社と同じである。プロセッサ15の出力端子A23が、0か1かによってアドレスデコーダ17の端子Y0、Y2が切り替えられる。端子Y0、Y2が切り替えられると、上側の16Mbyteのチップ1を使用するか、下側の16Mbyteのチップ3を使用するかの有効メモリ信号が端子CEに入力される。プロセッサ15の出力端子A24は使用していない。図1のcの場合は、抵抗実装用のランドのうち、ランドR3、R6に実際に抵抗が実装され、ランドR2、R4には抵抗が実装されていない。以上のべたように、第1実施形態のプリント実装基板は、少なくとも、A社の製品を使用し図1aの16Mbyte2チップイネーブル方式の場合、A社の製品を使用し図1bの16Mbyte1チップイネーブル方式の場合、B社の製品を使用し図1cの32Mbyte1チップイネーブル方式の場合、B社の製品を使用し図1dの16Mbyte1チップイネーブル方式の場合のいずれも、共通のプリント基板PCBを使用することができる。また上記各場合において、経路切り替え用抵抗素子が実装可能なランドは、すべてアドレスデコーダ17の入力側のみで4個R2、R3、R4、R6あればよい。このことは、開発過程のプリント基板PCBを使用した電気回路図4においては6個R1、R2、R3、R4、R5、R6必要であったのと比べると明らかに改善されている。また、上述したように高速伝送時のデジタルシステムでは、信号線を通過した高速のデジタル信号の波形に歪みがあると、信号を受け取ったデジタルLSIが正常に動かないことがあり、SIを評価するSI解析を行う必要がある。このSI解析の対象となる経路であるSI解析ラインは本数が少ないほうが、SI解析に要する工数が低減できる。図1においては、アドレスデコーダ17からメモリ7、8に至るSI解析ラインは、鎖状に図示された経路の本数で表され、図1のaからdにおいて、Y0-BE0間または端子Y0―CE間、Y1-BE1間Y2-BE0間またはY2―CE間Y3-BE1間の合計4本である。このことは、開発過程のプリント基板実装回路においては、SI解析ラインが5本必要であったのと比べると明らかに改善されている。以上述べたように第1実施形態では、プリント基板実装回路は次の構成を有する。第1メモリ用チップ1、2、5が内蔵され第1メモリ端子BE0、CE及び第2メモリ端子BE1、NCを有する第1メモリ7と、第2メモリ用チップ3、4、6が内蔵され第3メモリ端子BE0、CE及び第4メモリ端子BE1、NCを有する第2メモリ8とを有し、プロセッサ以下、MPUともいうから第1メモリ7と第2メモリ8とにアドレス信号を供給し、プロセッサから出力する指示信号が入力されるアドレスデコーダ17により有効メモリ信号を生成して、該有効メモリ信号によりプロセッサが使用する第1メモリ用チップ1、2、5及び第2メモリ用チップ3、4、6のいずれかのチップを選択するプリント基板実装回路を有する。プロセッサはアドレス信号を出力するアドレスバス接続端子A0-A22、該アドレスバス接続端子A0-A22から順番に2つの第1MPU出力端子A23と第2MPU出力端子A24とが並べられている。アドレスデコーダ17は、プロセッサに接続される側に第1アドレスデコーダ入力端子Aと第2アドレスデコーダ入力端子Bとが並べられ、かつメモリ7、8に接続される側に第1ないし第4アドレスデコーダ出力端子Y0、Y1、Y3、Y4が並べられている。第1ないし第4アドレスデコーダ出力端子Y0、Y1、Y2、Y3のそれぞれから、メモリ7、8に、有効メモリ信号を供給可能な複数のアドレスデコーダメモリ間経路が設けられている。当該アドレスデコーダメモリ間経路は、第1アドレスデコーダ出力端子と第1メモリ端子間を接続可能な第1アドレスデコーダメモリ間経路L1を有する。第2アドレスデコーダ出力端子と第2メモリ端子間を接続可能な第2アドレスデコーダメモリ間経路L2を有する。第3アドレスデコーダ出力端子と第3メモリ端子間を接続可能な第3アドレスデコーダメモリ間経路L3を有する。第4アドレスデコーダ出力端子と第4メモリ端子間を接続可能な第4アドレスデコーダメモリ間経路L4を有する。2つのMPU出力端子A23、A24からアドレスデコーダ入力端子A、Bに指示信号を供給可能なプロセッサアドレスデコーダ間経路L0が設けられている。また、第1MPU出力端子A23からメモリ7、8にアドレス信号を供給可能なアドレス信号供給経路10a、11aを有する。また、第1MPU出力端子A23から第1アドレスデコーダ入力端子Aに指示信号を供給可能で、経路切り替え用抵抗素子R4が実装可能な第1指示信号経路A23-Aを有する。第2MPU出力端子A24から第2アドレスデコーダ入力端子Bに指示信号を供給可能で、経路切り替え用抵抗素子R2が実装可能な第2指示信号経路A24-Bを有する。第1MPU出力端子A23から第1アドレスデコーダ入力端子Bに指示信号を供給可能で、経路切り替え用抵抗素子R3が実装可能な第3指示信号経路A23-Bを有する。更に、第1アドレスデコーダ入力端子Aに固定した信号を供給可能で、経路切り替え用抵抗素子R6が実装可能な固定指示信号経路R6-Aを有する。この構成によれば、第1メモリ用チップ1、2、5が内蔵され第1、第2メモリ端子BE0、BE1、CE、NCを有する第1メモリ7と、第2メモリ用チップ3、4、6が内蔵され第3、第4メモリ端子BE0、BE1、CE、NCを有する第2メモリ8とを有し、プロセッサから第1メモリ7と第2メモリ8とにアドレス信号を供給し、プロセッサから出力する指示信号が入力されるアドレスデコーダ17により有効メモリ信号を生成して、該有効メモリ信号によりプロセッサが使用する第1メモリ用チップ1、2、5及び第2メモリ用チップ3、4、6のいずれかのチップを選択するプリント基板実装回路において、各メモリ7、8に内蔵されたチップがそれぞれ2つであっても1つであっても、また、メモリ7、8の容量の相違によりアドレス信号線の本数に差があっても、同一のプリント基板PCBを使用して、各場合に応じたプリント基板実装回路を構成できる。また、アドレスデコーダメモリ間経路及びプロセッサアドレスデコーダ間経路L0を構成する経路切り替え用抵抗素子が、4箇所R4、R2、R3、R3でよく、配設箇所が少なく、かつ、アドレスデコーダメモリ間経路のSI解析工数が、プロセッサアドレスデコーダ間経路L0の本数の低下により、減少するプリント基板実装回路を提供できる。第2実施形態以下、本発明の第2実施形態について図2を用いて詳細に説明する。図2は本発明の第2実施形態を示すプリント基板PCBを使用した電気接続図である。A社の2チップイネーブル方式で合計64Mbyteの容量に対応する場合図2のaにおいて2チップから成るフラッシュメモリ以下単にメモリという7、8は、内部に16Mbyteのチップ1、2、3、4が各2個搭載されている。16Mbyteのチップ1、2またはチップ3、4ではアドレスがA0からA22まで必要である。よって、アドレス入力端子A0からA22までに23本の信号線アドレスバス10、11がプロセッサ15からメモリ7、8に直接接続されている。このメモリ7、8において、BE0、BE1は、バンクイネーブル端子であり、いずれかのチップ1、2、3、4を選択するアクティブにする信号が入力されるものである。この端子BE0、BE1で、いずれのチップ1、2、3、4のデータをプロセッサ15が使用するかを切り替えている。プロセッサ15の出力端子A23、A24からの2つの指示信号を使用すると、4つの状態を定義することができる。プロセッサ15の出力端子A23、A24の指示信号00の場合は、アドレスデコーダ17の出力端子Y0が有効となり、指示信号01の場合は、アドレスデコーダ17の出力端子Y1が有効となり、指示信号10の場合は、アドレスデコーダ17の出力端子Y2が有効となり、指示信号11の場合は、アドレスデコーダ17の出力端子Y3が有効となる。図2のaの場合は、抵抗実装用ランドのうち、ランドR4、R8に実際に抵抗が実装され、ランドR5、R10には抵抗が実装されていない。また、経路は、実線の上にドットが重畳された鎖状に図示した経路が回路として使用され、実線のみで図示された経路は回路として使用されていない。A社の1チップイネーブル方式で合計16Mbyteの容量に対応する場合図2のbにおいて、1チップから成る各メモリ7、8は、内部に16Mbyteのチップが1個搭載されている。このフラッシュメモリにおいて、A0-A22は、アドレス入力端子、メモリ7、8は合計で32Mbyteの容量を持つ。プロセッサ15の出力端子A23からの指示信号0の場合は、アドレスデコーダ17の出力端子Y0が有効となり、指示信号1の場合は、アドレスデコーダ17の出力端子Y1が有効となる。これにより、各メモリ7、8の端子CEのいずれかが有効と成る。端子CEに信号が入力されると、該当するメモリ内の単一のチップ1または3が有効になる。プロセッサ15の出力端子A23で、合計32Mbyteの容量のメモリを制御できる。端子A23と同様の端子が1つ増える毎に、16Mbyteの容量のメモリを増やしていくことが可能である。図2のbの場合は、抵抗実装用のランドのうち、ランドR4、R9用のランドに実際に抵抗が実装され、ランドR6、R7には抵抗が実装されていない。この図2のa、bのように、第2実施形態のプリント実装基板は、同じメーカであるA社の合計容量64Mbyteの2チップイネーブル方式であっても、合計容量32Mbyteの1チップイネーブル方式であっても、同じプリント基板PCBを使用することができる。B社の1チップイネーブル方式で合計64Mbyteの容量に対応する場合図2のcにおいて、1チップから成る各メモリ5、6は、内部に32Mbyteのチップが各1個搭載されている。合計容量は64Mbyteで、図2のaに図示したA社と同じである。ただし、1チップの容量は32Mbyteとなり容量が2倍になっているため、アドレスの本数を1本増加させる必要がある。つまり、アドレスはA0からA22の23本では足りず、もう1本アドレス信号供給経路10a、11aを追加している。プロセッサ15の出力端子A24が0か1かによって、アドレスデコーダ17の有効な出力端子Y0、Y2が切り替えられる。端子Y0、Y2が切り替えられると、上側の32Mbyteのチップを使用するか、下側の32Mbyteのチップを使用するかの選択が可能である。図2のcの場合は、抵抗実装用のランドのうち、ランドR6、R7用のランドに実際に抵抗が実装され、ランドR4、R9用のランドには抵抗が実装されていない。B社の1チップイネーブル方式で合計32Mbyteの容量に対応する場合図2のdに図示した1チップから成る各メモリ7、8は、内部に16Mbyteのチップが各1個搭載されている。合計容量は32Mbyteで、図2のbに図示したA社と同じである。プロセッサ15の出力端子A23が、0か1かによってアドレスデコーダ17の端子Y0、Y1が切り替えられる。端子Y0、Y1が切り替えられると、上側の16Mbyteのチップ1を使用するか、下側の16Mbyteのチップ3を使用するかの有効メモリ信号が端子CEに入力される。プロセッサ15の出力端子A24は使用していない。図2のcの場合は、抵抗実装用のランドのうち、ランドR4、R9に実際に抵抗が実装され、ランドR6、R7には抵抗が実装されていない。以上のべたように、第2実施形態のプリント実装基板は、少なくとも、A社の製品を使用し図2aの16Mbyte2チップイネーブル方式の場合、A社の製品を使用し図2bの16Mbyte1チップイネーブル方式の場合、B社の製品を使用し図2cの32Mbyte1チップイネーブル方式の場合、B社の製品を使用し図2dの16Mbyte1チップイネーブル方式の場合のいずれも、共通のプリント基板PCBを使用することができる。また、上記各場合において、ライン切り替え用0Ω抵抗は、アドレスデコーダ17の入力側突出力側の両方で4個R4、R6、R7、R9あればよい。このことは、開発過程のプリント実装基板においては6個必要であったのと比べると明らかに改善されている。図2においては、アドレスデコーダ17からメモリ7、8に至るSI解析ラインは、鎖状に図示された経路の本数で表され、図2のaからdにおいて、Y0-BE0間または端子Y0―CE間、Y1-BE1間Y1―R9-CE間Y2-BE0間またはY2―CE間Y3-BE1間の合計5本である。以上述べたように第2実施形態では、プリント基板実装回路は次の構成を有する。第1メモリ用チップ1、2、5が内蔵され第1メモリ端子BE0、CE及び第2メモリ端子BE1、NCを有する第1メモリ7と、第2メモリ用チップ3、4、6が内蔵され第3メモリ端子BE0、CE及び第4メモリ端子BE1、NCを有する第2メモリ8とを有し、プロセッサから第1メモリ7と第2メモリ8とにアドレス信号を供給し、プロセッサから出力する指示信号が入力されるアドレスデコーダ17により有効メモリ信号を生成して、該有効メモリ信号によりプロセッサが使用する第1メモリ用チップ1、2、5及び第2メモリ用チップ3、4、6のいずれかのチップを選択するプリント基板実装回路を有する。プロセッサはアドレス信号を出力するアドレスバス接続端子A0-A22と、該アドレスバス接続端子A0-A22から順番に2つの第1MPU出力端子A23と第2MPU出力端子A24とが並べられている。アドレスデコーダ17は、プロセッサに接続される側に第1アドレスデコーダ入力端子Aと第2アドレスデコーダ入力端子Bとが並べられ、かつメモリ7、8に接続される側に第1ないし第4アドレスデコーダ出力端子Y0、Y1、Y2、Y3が並べられている。第1ないし第4アドレスデコーダ出力端子Y0、Y1、Y2、Y3のそれぞれから、メモリ7、8の第1ないし第4メモリ端子に、有効メモリ信号を供給可能な複数のアドレスデコーダメモリ間経路が設けられ、当該アドレスデコーダメモリ間経路は、第1アドレスデコーダ出力端子Y0と第1メモリ端子BE0、CE間を接続可能な第1アドレスデコーダメモリ間経路L1を有する。第2アドレスデコーダ出力端子Y1と第2メモリ端子BE1、NC間を接続可能な第2アドレスデコーダメモリ間経路L2を有する。第2アドレスデコーダ出力端子Y1と第3メモリ端子CE間を接続可能で、経路切り替え用抵抗素子R9が実装可能な切り替え用アドレスデコーダメモリ間経路L23を有する。第3アドレスデコーダ出力端子Y2と第3メモリ端子BE0、CE間を接続可能で、経路切り替え用抵抗素子R7が実装可能な第3アドレスデコーダメモリ間経路L3を有する。更に、第4アドレスデコーダ出力端子Y3と第4メモリ端子BE1を接続可能な第4アドレスデコーダメモリ間経路L4を有する。2つのMPU出力端子A23、A24からアドレスデコーダ入力端子A、Bに指示信号を供給可能なプロセッサアドレスデコーダ間経路L0が設けられている。また、第1MPU出力端子A23からメモリ7、8にアドレス信号を供給可能なアドレス信号供給経路10a、11aを有する。更に、第1MPU出力端子A23から第1アドレスデコーダ入力端子Aに指示信号を供給可能で、経路切り替え用抵抗素子R4が実装可能な第1指示信号経路A23-Aを有する。第2MPU出力端子A24から第2アドレスデコーダ入力端子Bに指示信号を供給可能な第2指示信号経路A24-Bを有する。更に、第1アドレスデコーダ入力端子Aに固定した信号であるアース信号Seを供給可能で、経路切り替え用抵抗素子R6が実装可能な固定指示信号経路R6-Aを有する。この構成によれば、第1メモリ用チップ1、2、5が内蔵され第1、第2メモリ端子BE0、CE、BE1、NCを有する第1メモリ7と、第2メモリ用チップ3、4、6が内蔵され第3、第4メモリ端子BE0、BE1、CE、NCを有する第2メモリ8とを有し、プロセッサから第1メモリ7と第2メモリ8とにアドレス信号を供給し、プロセッサから出力する指示信号が入力されるアドレスデコーダ17により有効メモリ信号を生成して、該有効メモリ信号によりプロセッサが使用する第1メモリ用チップ1、2、5及び第2メモリ用チップ3、4、6のいずれかのチップを選択するプリント基板実装回路において、各メモリ7、8に内蔵されたチップがそれぞれ2つであっても1つであっても、また、メモリの容量の相違によりアドレス信号線の本数に差があっても、同一のプリント基板PCBを使用して、各場合に応じたプリント実装基板を構成できる。また、アドレスデコーダメモリ間経路及びプロセッサアドレスデコーダ間経路を構成する経路切り替え用抵抗素子R4、R6、R7、R9が、4箇所でよく、経路切り替え用抵抗素子の配設箇所が少なく、かつ、アドレスデコーダメモリ間経路L1、L2、L3、L4、L23のSI解析工数が、増加しないプリント基板実装回路を提供できる。第3実施形態以下、本発明の第3実施形態について図3を用いて詳細に説明する。図3は本発明の第3実施形態を示すプリント基板PCBを使用した電気接続図である。A社の2チップイネーブル方式で合計64Mbyteの容量に対応する場合図3のaにおいて2チップから成るメモリ7、8は、内部に16Mbyteのチップ1、2、3、4が各2個搭載されている。16Mbyteのチップ1、2またはチップ3、4ではアドレスがA0からA22まで必要である。よって、アドレス入力端子A0からA22までに23本の信号線アドレスバス10、11がプロセッサ15からメモリ7、8に直接接続されている。このメモリ7、8において、BE0、BE1は、バンクイネーブル端子であり、いずれかのチップ1、2、3、4を選択するアクティブにする信号が入力され、いずれのチップ1、2、3、4のデータをプロセッサ15が使用するかを切り替えている。プロセッサ15の出力端子A23、A24からの2つの指示信号を使用すると、4つの状態を定義することができる。プロセッサ15の出力端子A23、A24の指示信号00の場合は、アドレスデコーダ17の出力端子Y0が有効となり、指示信号01の場合は、アドレスデコーダ17の出力端子Y1が有効となり、指示信号10の場合は、アドレスデコーダ17の出力端子Y2が有効となり、指示信号11の場合は、アドレスデコーダ17の出力端子Y3が有効となる。図3のaの場合は、抵抗実装用ランドのうち、ランドR4、R5、R7に実際に抵抗が実装され、ランドR6、R8には抵抗が実装されていない。また、経路は、実線の上にドットが重畳された鎖状に図示した経路が回路として使用され、実線のみで図示された経路は回路として使用されていない。A社の1チップイネーブル方式で合計16Mbyteの容量に対応する場合図3のbにおいて、1チップから成る各メモリ7、8は、内部に16Mbyteのチップが1個搭載されている。このフラッシュメモリにおいて、A22からA0はアドレス入力端子、メモリ7、8は合計で32Mbyteの容量を持つ。プロセッサ15の出力端子A23からの指示信号0が端子Bに入力された場合は、アドレスデコーダ17の出力端子Y0が有効となり、指示信号1の場合は、アドレスデコーダ17の出力端子Y3が有効となる。これにより、各メモリ7、8の端子CEのいずれかが有効と成る。端子CEに信号が入力されると、該当するメモリ内の単一のチップ1または3が有効になる。プロセッサ15の出力端子A23で、合計32Mbyteの容量のメモリを制御できる。端子A23と同様の端子が1つ増える毎に、16Mbyteの容量のメモリを増やしていくことが可能である。図3のbの場合は、抵抗実装用のランドのうち、ランドR4、R6、R8に実際に抵抗が実装され、ランドR5、R7用のランドには抵抗が実装されていない。この図3のabのように、第3実施形態のプリント実装基板は、同じメーカであるA社の合計容量64Mbyteの2チップイネーブル方式であっても、合計容量32Mbyteの1チップイネーブル方式であっても、同じプリント基板PCBを使用することができる。B社の1チップイネーブル方式で合計64Mbyteの容量に対応する場合図3のcにおいて、1チップから成る各メモリ5、6は、内部に32Mbyteのチップが各1個搭載されている。合計容量は64Mbyteで、図3のaに図示したA社と同じである。ただし、1チップの容量は32Mbyteとなり容量が2倍になっているため、アドレスの本数を1本増加させる必要がある。つまり、アドレスはA0からA22の23本では足りず、もう1本アドレス信号供給経路10a、11aを追加する必要がある。プロセッサ15の出力端子A24が0か1かによって、アドレスデコーダ17の有効な出力端子Y0、Y3が切り替えられる。端子Y0、Y3が切り替えられると、上側の32Mbyteのチップを使用するか、下側の32Mbyteのチップを使用するかの選択が可能である。図3のcの場合は、抵抗実装用のランドのうち、ランドR5、R6、R8に実際に抵抗が実装され、ランドR4、R7には抵抗が実装されていない。B社の1チップイネーブル方式で合計32Mbyteの容量に対応する場合図3のdに図示した1チップから成る各メモリ7、8は、内部に16Mbyteのチップが各1個搭載されている。合計容量は32Mbyteで、図3のbに図示したA社と同じである。プロセッサ15の出力端子A23が、0か1かによってアドレスデコーダ17の端子Y0、Y3が切り替えられる。端子Y0、Y3が切り替えられると、上側の16Mbyteのチップ1を使用するか、下側の16Mbyteのチップ3を使用するかの有効メモリ信号が端子CEに入力される。プロセッサ15の出力端子A24は使用していない。この図3のdの場合は、抵抗実装用のランドのうち、ランドR4、R6、R8に実際に抵抗が実装され、ランドR5、R7用には抵抗が実装されていない。以上のべたように、第3実施形態のプリント実装基板は、少なくとも、A社の製品を使用し図3aの16Mbyte2チップイネーブル方式の場合、A社の製品を使用し図3bの16Mbyte1チップイネーブル方式の場合、B社の製品を使用し図3cの32Mbyte1チップイネーブル方式の場合、B社の製品を使用し図3dの16Mbyte1チップイネーブル方式の場合のいずれも、共通のプリント基板PCBを使用することができる。また、上記各場合において、ライン切り替え用0Ω抵抗は、アドレスデコーダ17の入力側と出力側の両方で5個R4、R5、R6、R7、R8あればよい。このことは、開発過程のプリント実装基板においては6個必要であったのと比べると明らかに改善されている。図3においては、アドレスデコーダ17からメモリ7、8に至るSI解析ラインは、鎖状に図示された経路の本数で表され、図3のaからdにおいて、Y0-BE0間または端子Y0―CE間、Y1-BE1間Y2―R7-BE0間Y3-BE1Y3-R8―CE間の合計5本である。以上述べたように第3実施形態では、プリント基板実装回路は次の構成を有する。第1メモリ用チップ1、2、5が内蔵され第1、第2メモリ端子BE0、BE1、CE、NCを有する第1メモリ7と、第2メモリ用チップ3、4、6が内蔵され第3、第4メモリ端子BE0、BE1、CE、NCを有する第2メモリ8とを有し、プロセッサから第1メモリ7と第2メモリ8とにアドレス信号を供給し、プロセッサから出力する指示信号が入力されるアドレスデコーダ17により有効メモリ信号を生成して、該有効メモリ信号によりプロセッサが使用する第1メモリ用チップ1、2、5及び第2メモリ用チップ3、4、6のいずれかのチップを選択するプリント基板実装回路において、プロセッサはアドレス信号を出力するアドレスバス接続端子A0-A22と、該アドレスバス接続端子A0-A22から順番に2つの第1MPU出力端子A23と第2MPU出力端子A24とが並べられている。アドレスデコーダ17は、プロセッサに接続される側に第1アドレスデコーダ入力端子Aと第2アドレスデコーダ入力端子Bとが並べられ、かつメモリ7、8に接続される側に第1ないし第4アドレスデコーダ出力端子Y0、Y1、Y2、Y3が並べられている。第1ないし第4アドレスデコーダ出力端子Y0、Y1、Y2、Y3のそれぞれから、メモリ7、8に、有効メモリ信号を供給可能な複数のアドレスデコーダメモリ間経路が設けられ、当該アドレスデコーダメモリ間経路は、第1アドレスデコーダ出力端子Y0と第1メモリ端子BE0、CE間を接続可能な第1アドレスデコーダメモリ間経路L1を有する。更に、第2アドレスデコーダ出力端子Y1と第2メモリ端子BE1を接続可能な第2アドレスデコーダメモリ間経路L2を有する。更に、第3アドレスデコーダ出力端子Y2と第3メモリ端子BE0、CE間を接続可能で、経路切り替え用抵抗素子R7が実装可能な第3切り替えアドレスデコーダメモリ間経路L3と、第4アドレスデコーダ出力端子Y3と第3メモリ端子CE間を接続可能で、経路切り替え用抵抗素子R8が実装可能な4-3間アドレスデコーダメモリ間経路L43と、第4アドレスデコーダ出力端子Y3と第4メモリ端子BE1を接続可能な第4アドレスデコーダメモリ間経路L4とを有する。第1、第2MPU出力端子A23、A24から第1、第2アドレスデコーダ入力端子A、Bに指示信号を供給可能なMPUアドレスデコーダ間経路が設けられ、当該プロセッサアドレスデコーダ間経路は、第1MPU出力端子A23からメモリ7、8にアドレス信号を供給可能なアドレス信号供給経路10a、11aと、第1MPU出力端子A23から第1アドレスデコーダ入力端子Aに指示信号を供給可能で、経路切り替え用抵抗素子R4が実装可能な第1指示信号経路A23-Aと、第2MPU出力端子A24から第2アドレスデコーダ入力端子Bに指示信号を供給可能で、経路切り替え用抵抗素子R5が実装可能な第2指示信号経路A24-Bと、第1MPU出力端子A23から第1アドレスデコーダ入力端子Aと第2アドレスデコーダ入力端子Bとに共通の指示信号を供給可能で、共通経路切り替え用抵抗素子R6Cが実装可能な第1共通指示信号経路A23-ABと、第2MPU出力端子Bから第1アドレスデコーダ入力端子Aと第2アドレスデコーダ入力端子Bとに共通の指示信号を供給可能で、共通経路切り替え用抵抗素子R6Cが実装可能な第2共通指示信号経路A24-ABとから成る。この構成によれば、第1メモリ用チップ1、2、5が内蔵され第1、第2メモリ端子BE0、BE1、CE、NCを有する第1メモリ7と、第2メモリ用チップ3、4、6が内蔵され第3、第4メモリ端子BE0、BE1、CE、NCを有する第2メモリ8とを有し、プロセッサから第1メモリ7と第2メモリ8とにアドレス信号を供給し、プロセッサから出力する指示信号が入力されるアドレスデコーダ17により有効メモリ信号を生成して、該有効メモリ信号によりプロセッサが使用する第1メモリ用チップ1、2、5及び第2メモリ用チップ3、4、6のいずれかのチップを選択するプリント基板実装回路において、各メモリ7、8に内蔵されたチップがそれぞれ2つであっても1つであっても、また、メモリ7、8の容量の相違によりアドレス信号線の本数に差があっても、同一のプリント基板PCBを使用して、各場合に応じたプリント実装基板を構成できる。また、アドレスデコーダメモリ間経路及びプロセッサアドレスデコーダ間経路を構成する経路切り替え用抵抗素子R4、R5、R6、R7、R8が、5箇所でよく、配設箇所が少なく、かつ、アドレスデコーダメモリ間経路L1、L2、L3、L4、L43のSI解析工数が、増加しないプリント基板実装回路を提供できる。その他の実施形態本発明は上述した実施形態にのみ限定されるものではなく、次のように変形または拡張することができる。例えば、上述の各実施形態では、メモリとして、フラッシュメモリフラッシュEEPROMを使用した。このメモリはEEPROMを発展させたもので、従来のEEPROMに比べると、データの書き換えの際にデータの一部または全体を一括して書き換えする点で大きく異なる。しかし、本発明はフラッシュメモリの使用に限定されず、その他のメモリを使用してもよい。また、車両用計器のプログラムや画像データを保存するために使用するのみでなく、その他の用途に使用することができる。