"入力信号を入力する入力端子と、前記入力信号を増幅する第1の増幅素子と、前記第1の増幅素子の出力信号を増幅する第2の増幅素子と、前記第2の増幅素子の出力信号を出力する出力端子と、前記第2の増幅素子の出力と前記出力端子との間に接続された整合回路と、前記第1の増幅素子の出力と前記第2の増幅素子の入力との間に接続された第1のスイッチと、前記第1の増幅素子の出力に一端が接続された第2のスイッチとを備え、前記整合回路は、前記第2の増幅素子の出力と接地点との間に直列に接続された第1のインダクタ及び第1のキャパシタを有し、前記第1のインダクタと前記第1のキャパシタを接続する接続点に、前記第2のスイッチの他端が接続されていることを特徴とする電力増幅器。入力信号を入力する入力端子と、前記入力信号を増幅する第1の増幅素子と、前記第1の増幅素子の出力信号を増幅する第2の増幅素子と、前記第2の増幅素子の出力信号を出力する出力端子と、前記第2の増幅素子の出力と前記出力端子との間に接続された整合回路と、前記第1の増幅素子の出力と前記第2の増幅素子の入力との間に接続された第1のスイッチと、前記第1の増幅素子の出力に一端が接続された第2のスイッチとを備え、前記整合回路は、前記第2の増幅素子の出力と前記出力端子との間に直列に接続された第1のインダクタ及び第1のキャパシタを有し、前記第1のインダクタと前記第1のキャパシタを接続する接続点に、前記第2のスイッチの他端が接続されていることを特徴とする電力増幅器。前記入力信号を増幅する第3の増幅素子と、前記第3の増幅素子の出力に一端が接続され、前記接続点に他端が接続された第3のスイッチとを更に備えることを特徴とする請求項1又は2に記載の電力増幅器。前記整合回路は、前記第2のスイッチの他端と接地点の間に直列に接続された第2のインダクタと第2のキャパシタを更に有し、前記第3のスイッチの他端は、前記第2のインダクタと前記第2のキャパシタの間に接続されていることを特徴とする請求項3に記載の電力増幅器。前記整合回路は、前記第2のスイッチの他端と前記接続点の間に直列に接続された第2のインダクタと第2のキャパシタを更に有し、前記第3のスイッチの他端は、前記第2のインダクタと前記第2のキャパシタの間に接続されていることを特徴とする請求項3に記載の電力増幅器。前記整合回路は、前記第1のインダクタと前記第1のキャパシタの間に接続された第2のインダクタを更に有し、前記第2のスイッチの他端は前記第2のインダクタの一端に接続され、前記第3のスイッチの他端は前記第2のインダクタの他端に接続されていることを特徴とする請求項3に記載の電力増幅器。前記入力端子から入力された信号を増幅する第3の増幅素子と、前記第3の増幅素子の出力に一端が接続された第3のスイッチとを更に備え、前記整合回路は、前記第2の増幅素子の出力と前記出力端子との間に直列に接続された第2のインダクタ及び第2のキャパシタを更に有し、前記第3のスイッチの他端は、前記第2のインダクタと前記第2のキャパシタの間に接続されていることを特徴とする請求項1に記載の電力増幅器。前記接続点に接続された第2のインダクタと、前記第2のスイッチと前記第2のインダクタの間に接続された第3のスイッチと、前記第2のスイッチの他端と接地点との間に接続された第2のキャパシタとを更に備えることを特徴とする請求項1に記載の電力増幅器。前記第2のスイッチと前記第3のスイッチの間に接続された第3のインダクタと、前記第2のスイッチの他端と接地点との間に接続された第3のキャパシタとを更に備え、前記第2のキャパシタは前記第3のインダクタの一端に接続され、前記第3のキャパシタは前記第3のインダクタの他端に接続されていることを特徴とする請求項8に記載の電力増幅器。従来の電力増幅器では、低出力用の出力整合回路の各点から出力側を見込むインピーダンスの軌跡が低インピーダンス領域を通過していた。従って、多くの電流が流れるため、インダクタ、キャパシタ、及びスイッチの寄生抵抗により損失が大きかった。また、インダクタンスやキャパシタンスなどの素子ばらつきや周波数特性に対して敏感であった。本発明は、上述のような課題を解決するためになされたもので、その目的は素子ばらつきや周波数特性に対して鈍感であり低損失な電力増幅器を得るものである。本発明に係る電力増幅器は、入力信号を入力する入力端子と、前記入力信号を増幅する第1の増幅素子と、前記第1の増幅素子の出力信号を増幅する第2の増幅素子と、前記第2の増幅素子の出力信号を出力する出力端子と、前記第2の増幅素子の出力と前記出力端子との間に接続された整合回路と、前記第1の増幅素子の出力と前記第2の増幅素子の入力との間に接続された第1のスイッチと、前記第1の増幅素子の出力に一端が接続された第2のスイッチとを備え、前記整合回路は、前記第2の増幅素子の出力と接地点との間に直列に接続された第1のインダクタ及び第1のキャパシタを有し、前記第1のインダクタと前記第1のキャパシタを接続する第1の接続点に、前記第2のスイッチの他端が接続されていることを特徴とする。本発明により、素子ばらつきや周波数特性に対して鈍感であり低損失な電力増幅器を得ることができる。本発明の実施の形態に係る電力増幅器について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。実施の形態1.図1は、本発明の実施の形態1に係る電力増幅器を示す回路図である。入力端子INに整合回路M1を介して増幅素子Tr1の入力ベースが接続されている。増幅素子Tr1の出力コレクタと増幅素子Tr2の入力との間に、スイッチSW1と整合回路M2が接続されている。増幅素子Tr2の出力と出力端子OUTとの間に整合回路M3aが接続されている。増幅素子Tr1の出力にスイッチSW2の一端が接続されている。増幅素子Tr1の出力は、スイッチSW2と整合回路M3bを介して出力端子OUTに接続されている。増幅素子Tr1,Tr2には、それぞれインダクタL1,L2を介して電源Vccからコレクタ電圧が供給される。出力整合回路は、高出力用の整合回路M3aと低出力用の整合回路M3bを有し、両者はスイッチSW3により切り替えられる。整合回路M3aはインダクタL3,L4,L5とキャパシタC1,C2,C3で構成される。整合回路M3bはインダクタL4,L5,L6とキャパシタC1,C2,C3,C4で構成される。高出力用の整合回路M3aは、損失を極力低減するために、損失となるスイッチSW3を含まない。整合回路M3a,M3bにおいて、増幅素子Tr2の出力と接地点との間にインダクタL5とキャパシタC1が直列に接続されている。このインダクタL5とキャパシタC1を接続する接続点XにスイッチSW2の他端がインダクタL6とスイッチSW3を介して接続されている。なお、実際には、増幅素子Tr1,Tr2,Tr3のベースにベース電流を供給するベースバイアス回路や、スイッチSW1~SW5や増幅素子Tr1,Tr2,Tr3のON/OFFを制御する制御回路などがあるが、図中では省略している。続いて動作について説明する。高利得高出力モード第1モードでは、制御回路によりスイッチSW1をON、スイッチSW2,SW3をOFF、トランジスタTr1,Tr2をONにそれぞれ設定する。まず、入力端子INから入力された入力信号を増幅素子Tr1が増幅する。次に、増幅素子Tr1の出力信号を第2の増幅素子Tr2が増幅する。その後、増幅素子Tr2の出力信号は、高出力用の整合回路M3aを介して出力端子OUTから出力される。一方、低利得低出力モード第2モードでは、制御回路によりスイッチSW2,SW3をON、スイッチSW1をOFF、トランジスタTr1をON、トランジスタTr2をOFFにそれぞれ設定する。まず、入力端子INから入力された入力信号を増幅素子Tr1が増幅する。その後、増幅素子Tr1の出力信号は、低出力用の整合回路M3bを介して出力端子OUTから出力される。続いて、本実施の形態の効果について比較例と比較して説明する。図2は、比較例に係る電力増幅器を示す回路図である。インダクタL5が無く、キャパシタC1がキャパシタC5になっている点が実施の形態1と異なる。ここで、実施の形態1のL5とC1の値は、比較例のC5と同じキャパシタンスに見えるように以下のように設定されている。図3は、本発明の実施の形態1の高出力用の整合回路M3aの各点A~Fから出力側を見込むインピーダンスを示す図である。具体的には、各点から出力側を見込む所望周波数におけるインピーダンスを特性インピーダンス50Ωのスミスチャート上にプロットした図である。この高出力用の整合回路M3aの各点のインピーダンスは、比較例でも同様である。図4は、比較例の低出力用の整合回路M3bの各点A~D,G,Hから出力側を見込むインピーダンスを示す図である。E点及びG点から出力側を見込むインピーダンスは低い。従って、多くの電流が流れるため、インダクタ及びキャパシタの寄生抵抗や、スイッチSW3の寄生抵抗により損失が大きくなる。また、インピーダンスの軌跡が低インピーダンス領域を通過するため、インダクタンスやキャパシタンスなどの素子ばらつきや周波数特性に対して敏感になる。一方、図5は、本発明の実施の形態1の低出力用の整合回路M3bの各点A~D,E1,E2,G,Hから出力側を見込むインピーダンスを示す図である。インピーダンスの軌跡は低インピーダンス領域を通過しない。従って、インダクタ及びキャパシタの寄生抵抗や、スイッチSW3の寄生抵抗による損失は小さくなる。また、インダクタンスやキャパシタンスなどの素子ばらつきや周波数特性に対して鈍感になる。実施の形態2.図6は、本発明の実施の形態2に係る電力増幅器を示す回路図である。高出力用の整合回路M3aはインダクタL3,L7とキャパシタC2,C3,C5,C6で構成される。低出力用の整合回路M3bはインダクタL6,L7とキャパシタC2,C3,C4,C5,C6で構成される。ここで、実施の形態2のL7とC6の値は、比較例のL4と同じインダクタンスに見えるように以下のように設定されている。整合回路M3a,M3bにおいて、増幅素子Tr2の出力と出力端子OUTとの間にインダクタL7とキャパシタC6が直列に接続されている。このインダクタL7とキャパシタC6を接続する接続点YにスイッチSW2の他端がインダクタL6とスイッチSW3を介して接続されている。その他の構成は実施の形態1と同様である。図7は、本発明の実施の形態2の高出力用の整合回路M3aの各点A~F,D1から出力側を見込むインピーダンスを示す図である。この高出力用の整合回路M3aの各点のインピーダンスは、実施の形態1や比較例と同様である。図8は、本発明の実施の形態2の低出力用の整合回路M3bの各点A~C,D1,D2,G,Hから出力側を見込むインピーダンスを示す図である。インピーダンスの軌跡は低インピーダンス領域を通過しないため、インダクタ及びキャパシタの寄生抵抗や、スイッチSW3の寄生抵抗による損失は小さくなる。また、インダクタンスやキャパシタンスなどの素子ばらつきや周波数特性に対して鈍感になる。実施の形態3.図9は、本発明の実施の形態3に係る電力増幅器を示す回路図である。本実施の形態は、実施の形態1に低利得低出力モード第3モードの構成を追加したものである。高出力用の整合回路M3aはインダクタL3,L4,L5とキャパシタC1,C2,C3で構成される。低出力用の整合回路M3bはインダクタL4,L5,L6,L8,L9とキャパシタC1,C2,C3,C7,C8で構成される。低出力用の整合回路M3cは、整合回路M3bの構成に加えてインダクタL9とキャパシタC8とスイッチSW5で構成される。スイッチSW2の他端と接地点の間にインダクタL7とキャパシタC8が直列に接続されている。入力信号を第3の増幅素子Tr3が増幅する。スイッチSW4の一端は増幅素子Tr3の出力に接続されている。スイッチSW4の他端は、インダクタL9とスイッチSW5を介して、インダクタL7とキャパシタC8の間に接続されている。その他の構成は実施の形態1と同様である。第1、第2モードの動作は実施の形態1と同様である。第3モードでは、制御回路によりスイッチSW1,SW2をOFF、スイッチSW3,SW4,SW5をON、増幅素子Tr1,Tr2をOFF、増幅素子Tr3をONにそれぞれ設定する。整合回路M3cでは、第3のモードのパスの取り出し口Zは、インダクタL8を介するために第2のモードのパスの取り出し口Xよりも更に高インピーダンス側になる。従って、第3のモードに対して更に低損失となる。実施の形態4.図10は、本発明の実施の形態4に係る電力増幅器を示す回路図である。スイッチSW2の他端と接続点Xの間にインダクタL10とキャパシタC9とスイッチSW3が直列に接続されている。スイッチSW4の他端は、インダクタL9とスイッチSW5を介して、インダクタL10とキャパシタC9の間に接続されている。その他の構成は実施の形態3と同様である。これにより、第2、第3のモードに対する取り出し口のインピーダンスを別々に設定できるため、整合回路の調整が容易となる。実施の形態5.図11は、本発明の実施の形態5に係る電力増幅器を示す回路図である。スイッチSW4の他端は、インダクタL9とスイッチSW5を介して、接続点Xに接続されている。従って、第2、第3のモードに対する取り出し口に対する取り出し位置は同一であり、スイッチにより経路を切り替える。これにより、第3のモード時に通過するスイッチ数が少なくなるため、低損失となる。実施の形態6.図12は、本発明の実施の形態6に係る電力増幅器を示す回路図である。インダクタL5とキャパシタC1の間にインダクタL11が接続されている。スイッチSW2の他端はインダクタL11の一端に接続され、スイッチSW4の他端はインダクタL11の他端に接続されている。その他の構成は実施の形態5と同様である。これにより、第2、第3のモードに対する取り出し口のインピーダンスを別々に設定できるため、整合回路の調整が容易となる。実施の形態7.図13は、本発明の実施の形態7に係る電力増幅器を示す回路図である。スイッチSW4の一端は増幅素子Tr3の出力に接続されている。スイッチSW4の他端は、インダクタL9とスイッチSW5を介して、インダクタL7とキャパシタC6の間の接続点Yに接続されている。その他の構成は実施の形態2と同様である。従って、第2、第3のモードに対する取り出し口に対する取り出し位置は同一であり、スイッチにより経路を切り替える。これにより、第3のモード時に通過するスイッチ数が少なくなるため、低損失となる。実施の形態8.図14は、本発明の実施の形態8に係る電力増幅器を示す回路図である。インダクタL4とキャパシタC6の間にインダクタL12が接続されている。スイッチSW2の他端はインダクタL12の一端に接続され、スイッチSW4の他端はインダクタL12の他端に接続されている。その他の構成は実施の形態7と同様である。これにより、第2、第3のモードに対する取り出し口のインピーダンスを別々に設定できるため、整合回路の調整が容易となる。実施の形態9.図15は、本発明の実施の形態9に係る電力増幅器を示す回路図である。スイッチSW4の他端は、インダクタL7とキャパシタC6の間に接続されている。即ち、第2のモードは実施の形態1と同じ構成、第3のモードは実施の形態2と同じ構成である。これにより、第3のモード時に通過するスイッチの数が減るために低損失となる。また、第2、第3のモードに対する取り出し口のインピーダンスを別々に設定できるため、整合回路の調整が容易となる。実施の形態10.図16は、本発明の実施の形態10に係る電力増幅器を示す回路図である。接続点XにインダクタL6が接続されている。スイッチSW2とインダクタL6の間にスイッチSW3が接続されている。スイッチSW2の他端と接地点との間にキャパシタC4が接続されている。その他の構成は実施の形態1と同様である。即ち、実施の形態1に比べて、スイッチSW3とインダクタL6の位置が逆である。低出力モードのスイッチSW3がインダクタL6の前に配置されているため、より高インピーダンス点にスイッチSW3が配置されていることになる。従って、より低損失な回路を実現できる。実施の形態11.図17は、本発明の実施の形態11に係る電力増幅器を示す回路図である。スイッチSW2とスイッチSW3の間にインダクタL13が接続されている。スイッチSW2の他端と接地点との間にキャパシタC10が接続されている。キャパシタC4はインダクタL13の一端に接続され、キャパシタC10はインダクタL13の他端に接続されている。その他の構成は実施の形態10と同様である。低出力モード時の整合回路M3bがCLCLの4段構成となっているため、実施の形態1よりも広い帯域で整合を取ることができる。上記の実施の形態では2段増幅器について説明したが、これに限らず2段以上の多段増幅器であれば同様の効果を得ることができる。また、増幅素子Tr1,Tr2,Tr3は例えばHBTHeterojunctionBipolarTransistorであるが、他のバイポーラトランジスタや、MOSFETMetalOxideSemiconductorFieldEffectTransistorなどのFETでもよい。また、整合回路3a,3b,3cはL,C,L,C,Cで構成されているが、これに限らず一部に容量やインダクタを用いていればよい。インダクタをトランスミッションラインで構成してもよい。また、低出力モードの整合回路としてLC回路を用いているが、増幅素子Tr1の出力から見込むインピーダンスを実現できる回路ならば、その他の構成でもよい。また、モード切替時にSW2とSW3の2つを用いているが、どちらか一方を用いなくてもよい。"