"ポンピング信号が一方の電極に供給され、他方の電極がスイッチを介して電圧信号ラインに接続されるコンデンサを有するチャージポンプ回路を備える半導体装置であって、前記ポンピング信号の電圧振幅が前記電圧信号ラインの電圧と異なる半導体装置。前記チャージポンプ回路は、前記ポンピング信号の反転信号が一方の電極に供給され、他方の電極が別のスイッチを介して前記電圧信号ラインに接続される別のコンデンサを有し、前記スイッチは、前記別のコンデンサの前記他方の電極の電圧によって制御され、前記別のスイッチは、前記コンデンサの前記他方の電極の電圧によって制御される、請求項1に記載の半導体装置。前記ポンピング信号の電圧振幅は、前記電圧信号ラインの電圧よりも低い請求項1又は2に記載の半導体装置。前記ポンピング信号の電圧振幅は、前記電圧信号ラインの電圧よりも高い請求項1又は2に記載の半導体装置。第1及び第2の電極を有する第1のコンデンサと、第1の電位及び前記第1の電位とは異なる第2の電位の間で振幅するポンピング信号を前記第1のコンデンサの前記第1の電極に供給するポンピング回路と、前記第1のコンデンサの前記第2の電極を前記第1及び第2の電位とは異なる第3の電位にプリチャージし、前記ポンピング信号が前記第1の電位から前記第2の電位に変わった時に、前記第1のコンデンサの前記第2の電極を前記第3の電位よりも高い第4の電位に駆動する出力回路と、を備える半導体装置。前記第2の電位が供給され、且つ、前記第1のコンデンサの前記第1の電極に電気的に接続される第1の外部電源端子と、前記第3の電位が供給され、且つ、前記第1のコンデンサの前記第2の電極に電気的に接続される第2の外部電源端子と、を更に備える請求項5に記載の半導体装置。第3及び第4の電極を有する第2のコンデンサと、出力ノードと、を更に備え、前記ポンピング回路は、前記ポンピング信号の反転信号を前記第2のコンデンサの前記第3の電極に供給し、前記出力回路は、前記第2のコンデンサの前記第4の電極を前記第3の電位にプリチャージし、前記ポンピング信号が前記第2の電位から前記第1の電位に変わった時に、前記第2のコンデンサの前記第4の電極を前記第4の電位に駆動し、前記出力ノードは、前記ポンピング信号が前記第1の電位にある時に前記第2のコンデンサに接続されて前記第4の電圧が供給され、前記ポンピング信号が前記第2の電圧にある時に前記第1のコンデンサに接続されて前記第4の電圧が供給される、請求項5又は6に記載の半導体装置。前記出力ノードは、前記ポンピング信号が前記第1の電位にある時に前記第1のコンデンサから切り離され、前記ポンピング信号が前記第2の電圧にある時に前記第2のコンデンサから切り離される、請求項7に記載の半導体装置。前記第2の電位は、前記第1の電位よりも高く、且つ、前記第3の電位よりも低い請求項5乃至8のいずれか一項に記載の半導体装置。前記第3の電位は、前記第1の電位よりも高く、且つ、前記第2の電位よりも低い請求項5乃至8のいずれか一項に記載の半導体装置。互いに異なる第1乃至第3の電位を供給する電源装置と、前記第1乃至第3の電位を受けて動作する半導体装置と、を備える情報処理装置であって、前記半導体装置は、前記第1乃至第3の電位がそれぞれ供給される第1乃至第3の外部電源端子と、第1及び第2の電極を有する第1のコンデンサと、前記第1のコンデンサの前記第1の電極に前記第1及び第2の電位を交互に印加するポンピング回路と、前記第1のコンデンサの前記第2の電極を前記第3の電位にプリチャージする出力回路と、を備える情報処理装置。前記半導体装置は、第3及び第4の電極を有する第2のコンデンサをさらに備え、前記ポンピング回路は、前記第1のコンデンサの前記第1の電極に前記第1の電位を印加している期間においては前記第2のコンデンサの前記第3の電極に前記第2の電位を印加し、前記第1のコンデンサの前記第1の電極に前記第2の電位を印加している期間においては前記第2のコンデンサの前記第3の電極に前記第1の電位を印加し、前記出力回路は、前記第1のコンデンサの前記第2の電極及び前記第2のコンデンサの前記第4の電極を交互に前記第3の電位にプリチャージする、請求項11に記載の情報処理装置。前記電源装置の前記第3の電位の供給能力は、前記電源装置の前記第1及び第2の電位の供給能力よりも低い、請求項11又は12に記載の情報処理装置。前記電源装置の前記第2の電位の供給能力は、前記電源装置の前記第1及び第3の電位の供給能力よりも低い、請求項11又は12に記載の情報処理装置。特許文献1に記載された半導体装置においては、専用の外部電圧VDD3を用いてチャージポンプ動作を行っていることから、効率よく昇圧を行うことができる。しかしながら、特許文献1においては、コンデンサの一方の電極に供給するクロック信号の振幅と、コンデンサの他方の電極をプリチャージする電圧がいずれも専用の外部電圧VDD3であることから、生成される昇圧電圧VPPのレベルは、理論的には外部電圧VDD3の2倍となる。このため、外部電圧VDD3のレベルが昇圧電圧VPPのレベルに近い場合には昇圧レベルが大きくなり過ぎ、安定したチャージポンプ動作を行うことが困難となるばかりでなく、消費電流が増加するという問題が生じる。本発明の一側面による半導体装置は、ポンピング信号が一方の電極に供給され、他方の電極がスイッチを介して電圧信号ラインに接続されるコンデンサを有するチャージポンプ回路を備える半導体装置であって、前記ポンピング信号の電圧振幅が前記電圧信号ラインの電圧と異なる。本発明の他の側面による半導体装置は、第1及び第2の電極を有する第1のコンデンサと、第1の電位及び前記第1の電位とは異なる第2の電位の間で振幅するポンピング信号を前記第1のコンデンサの前記第1の電極に供給するポンピング回路と、前記第1のコンデンサの前記第2の電極を前記第1及び第2の電位とは異なる第3の電位にプリチャージし、前記ポンピング信号が前記第1の電位から前記第2の電位に変わった時に、前記第1のコンデンサの前記第2の電極を前記第3の電位よりも高い第4の電位に駆動する出力回路と、を備える。本発明による情報処理装置は、互いに異なる第1乃至第3の電位を供給する電源装置と、前記第1乃至第3の電位を受けて動作する半導体装置と、を備える情報処理装置であって、前記半導体装置は、前記第1乃至第3の電位がそれぞれ供給される第1乃至第3の外部電源端子と、第1及び第2の電極を有する第1のコンデンサと、前記第1のコンデンサの前記第1の電極に前記第1及び第2の電位を交互に印加するポンピング回路と、前記第1のコンデンサの前記第2の電極を前記第3の電位にプリチャージする出力回路と、を備える。本発明によれば、コンデンサの一方の電極をポンピングするための電圧と、コンデンサの他方の電極をプリチャージするための電圧が異なっていることから、昇圧電圧を効率よく生成することできる。しかも、ポンピング用の電圧又はプリチャージ用の電圧の供給能力が十分ではない場合であっても、これらの消費電流が低く抑えられることから、正常にチャージポンプ動作を行うことが可能となる。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図1は、本発明の好ましい実施形態による半導体装置10の全体構成を示すブロック図である。本実施形態による半導体装置10は1つの半導体チップに集積されたDRAMDynamicRandomAccessMemoryであり、メモリセルアレイ11を有している。メモリセルアレイ11は、複数のワード線WLと複数のビット線BLを備え、これらの交点にメモリセルMCが配置された構成を有している。ワード線WLの選択はロウデコーダ12によって行われ、ビット線BLの選択はカラムデコーダ13によって行われる。図1に示すように、半導体装置10には外部端子としてアドレス端子21、コマンド端子22、クロック端子23、データ端子24及び外部電源端子25~27が設けられている。アドレス端子21は、外部からアドレス信号ADDが入力される端子である。アドレス端子21に入力されたアドレス信号ADDは、アドレス入力回路31を介してアドレスラッチ回路32に供給され、アドレスラッチ回路32にラッチされる。アドレスラッチ回路32にラッチされたアドレス信号ADDは、ロウデコーダ12、カラムデコーダ13又はモードレジスタ14に供給される。モードレジスタ14は、半導体装置10の動作モードを示すパラメータが設定される回路である。コマンド端子22は、外部からコマンド信号CMDが入力される端子である。コマンド信号CMDは、ロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、ライトイネーブル信号/WEなどの複数の信号からなる。ここで、信号名の先頭にスラッシュ/が付されているのは、対応する信号の反転信号、或いは、当該信号がローアクティブな信号であることを意味する。コマンド端子22に入力されたコマンド信号CMDは、コマンド入力回路33を介してコマンドデコード回路34に供給される。コマンドデコード回路34は、コマンド信号CMDをデコードすることによって各種内部コマンドを生成する回路である。内部コマンドとしては、アクティブ信号IACT、カラム信号ICOL、モードレジスタセット信号MRSなどがある。アクティブ信号IACTは、コマンド信号CMDがロウアクセスアクティブコマンドを示している場合に活性化される信号である。アクティブ信号IACTが活性化すると、アドレスラッチ回路32にラッチされたアドレス信号ADDがロウデコーダ12に供給される。これにより、当該アドレス信号ADDにより指定されるワード線WLが選択される。カラム信号ICOLは、コマンド信号CMDがカラムアクセスリードコマンド又はライトコマンドを示している場合に活性化される信号である。カラム信号ICOLが活性化すると、アドレスラッチ回路32にラッチされたアドレス信号ADDがカラムデコーダ13に供給される。これにより、当該アドレス信号ADDにより指定されるビット線BLが選択される。したがって、アクティブコマンド及びリードコマンドをこの順に入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力すれば、これらロウアドレス及びカラムアドレスによって指定されるメモリセルMCからリードデータが読み出される。リードデータDQは、FIFO回路15及び入出力回路16を介して、データ端子24から外部に出力される。一方、アクティブコマンド及びライトコマンドをこの順に入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力し、その後、データ端子24にライトデータDQを入力すれば、ライトデータDQは入出力回路16及びFIFO回路15を介してメモリセルアレイ11に供給され、ロウアドレス及びカラムアドレスによって指定されるメモリセルMCに書き込まれる。FIFO回路15及び入出力回路16の動作は、内部クロック信号LCLKに同期して行われる。内部クロック信号LCLKは、DLL回路37によって生成される。モードレジスタセット信号MRSは、コマンド信号CMDがモードレジスタセットコマンドを示している場合に活性化される信号である。したがって、モードレジスタセットコマンドを入力するとともに、これに同期してアドレス端子21からモード信号を入力すれば、モードレジスタ14の設定値を書き換えることができる。クロック端子23は、外部クロック信号CK,/CKが入力される端子である。外部クロック信号CKと外部クロック信号/CKは互いに相補の信号であり、いずれもクロック入力回路35に供給される。クロック入力回路35は、外部クロック信号CK,/CKに基づいて内部クロック信号ICLKを生成する。内部クロック信号ICLKは、半導体装置10の内部における基本クロック信号である。内部クロック信号ICLKは、タイミングジェネレータ36に供給され、これによって各種内部クロック信号が生成される。タイミングジェネレータ36によって生成される各種内部クロック信号は、アドレスラッチ回路32やコマンドデコード回路34などの回路ブロックに供給され、これら回路ブロックの動作タイミングを規定する。内部クロック信号ICLKは、DLL回路37にも供給される。DLL回路37は、内部クロック信号ICLKに基づいて内部クロック信号LCLKを生成する回路である。内部クロック信号LCLKは位相制御されたクロック信号であり、上述の通り、FIFO回路15及び入出力回路16に供給される。これにより、リードデータDQは内部クロック信号LCLKに同期して出力されることになる。外部電源端子25~27は、それぞれ電源電位VDD,VSS,VPPextが供給される端子である。特に限定されるものではないが、電源電位VDDは1.0V、電源電位VSSは0V、電源電位VPPextは2.5Vである。これらの電源電位VDD,VSS,VPPextは、内部電圧発生回路40に供給される。また、電源電位VDD,VSSは、参照電圧発生回路38にも供給される。参照電圧発生回路38は、参照電圧VREF1,VREF2を生成し、これを内部電圧発生回路40に供給する。内部電圧発生回路40は、電源電位VDD,VSS,VPPextに基づいて各種の内部電位VPP,VPERI,VARYなどを発生させる。内部電位VPPは、主にロウデコーダ12において用いられる電位であり、外部から供給される電源電位VPPextよりもやや高い。ロウデコーダ12は、アドレス信号ADDに基づき選択したワード線WLをVPPレベルに駆動し、これによりメモリセルMCに含まれるセルトランジスタを導通させる。内部電位VARYは、図示しないセンスアンプにおいて用いられる電位である。センスアンプが活性化すると、ビット線対の一方をVARYレベル、他方をVSSレベルに駆動することにより、読み出されたリードデータの増幅を行う。内部電位VPERIは、アドレスラッチ回路32やコマンドデコード回路34などの大部分の周辺回路の動作電位として用いられる。これら周辺回路の動作電位として電源電位VDDよりも電圧の低い電源電位VPERIを用いることにより、半導体装置10の低消費電力化が図られている。図2は、本実施形態による半導体装置10を備える情報処理装置のブロック図である。図2に示す情報処理装置は、本実施形態による半導体装置10及びこれに接続された電源装置50を備える。電源装置50は外部電源端子55~57を備え、それぞれ電源電位VDD,VSS,VPPextを半導体装置10に供給する。したがって、電源装置50の外部電源端子55~57は、半導体装置10の外部電源端子25~27にそれぞれ接続される。ここで、電源電位VSSは接地電位であるため、厳密には電源装置50から半導体装置10供給されるものではないが、電源配線を含めて電源装置50とみなすことにより、本発明においては電源電位VSSについても電源装置50から供給されるものとして考える。電源電位VDD,VPPextの供給能力は、電源装置50の能力によって制限される。特に限定されるものではないが、電源電位VDDの供給能力については十分に大きな値に設計される一方、電源電位VPPextの供給能力は小さく設計される。これは、電源電位VDDについては多くの用途に用いられるため十分な供給能力が要求されるのに対し、電源電位VPPextについては特定の用途にしか使用されないからである。一例として、電源電位VPPextの供給能力は、電源電位VDDの供給能力の1/10以下に設計される。図3は、内部電圧発生回路40の構成を示すブロック図である。図3に示すように、内部電圧発生回路40は昇圧回路41及び降圧回路42を含む。昇圧回路41は、参照電圧VREF1を参照することによって内部電位VPPを生成する。また、降圧回路42は、参照電圧VREF2を参照することによって内部電位VPERIを生成する。その他、内部電位VARYなどを生成する回路ブロックも含まれるが、図3においては省略されている。昇圧回路41に含まれる回路ブロックには電源電位VDD,VSS,VPPextが供給され、降圧回路42に含まれる回路ブロックには電源電位VDD,VSSが供給される。昇圧回路41は、コンパレータ43、オシレータ回路44、チャージポンプ回路100及び分圧回路45を含む。コンパレータ43は、参照電圧VREF1のレベルと、分圧回路45を介して供給される内部電位VPPaのレベルとを比較する回路である。参照電圧VREF1のレベルは、内部電位VPPが設計値通りである場合に分圧回路45から出力される内部電位VPPaのレベルに等しい。したがって、内部電位VPPが設計値を下回っている場合には、コンパレータ43の出力である検出信号Sはハイレベルとなり、逆に、内部電位VPPが設計値を上回っている場合には、コンパレータ43の出力である検出信号Sはローレベルとなる。検出信号Sはオシレータ回路44に供給される。オシレータ回路44は、検出信号Sがハイレベルである場合に活性化される回路である。オシレータ回路44が活性化されると、所定の周波数を有するオシレータ信号OSCが出力される。オシレータ回路44には動作電源として電源電位VDD,VSSが供給されていることから、オシレータ信号OSCの振幅は電源電位VDDから電源電位VSSまでの振幅となる。オシレータ信号OSCは、チャージポンプ回路100に供給される。チャージポンプ回路100は、オシレータ信号OSCに基づいてチャージポンプ動作を行い、これにより内部電位VPPを生成する回路ブロックである。図4は、第1の実施形態によるチャージポンプ回路100の回路図である。図4に示すように、チャージポンプ回路100は、2つのコンデンサC1,C2と、オシレータ信号OSCに基づいてコンデンサC1,C2をポンピングするポンピング回路110と、ポンピングされたコンデンサC1,C2から電源電位VPPを出力する出力回路120とを備える。ポンピング回路110は複数のインバータ回路111~114を含み、初段のインバータ回路111にはオシレータ信号OSCが供給される。そして、オシレータ信号OSCは、インバータ回路111,112を介してコンデンサC1の一方の電極であるノードAに供給され、インバータ回路111,113,114を介してコンデンサC2の一方の電極であるノードCに供給される。したがって、ノードAにはオシレータ信号OSCと同相のポンピング信号PUMP1が入力される一方、ノードCにはオシレータ信号OSCと逆相のポンピング信号PUMP2が入力されることになる。これらインバータ回路111~114は、動作電源として電源電位VDD,VSSを用いていることから、ポンピング信号PUMP1,PUMP2は電源電位VDDから電源電位VSSまでの振幅となる。上述の通り、ノードAに供給されるポンピング信号PUMP1とノードCに供給されるポンピング信号PUMP2は互いに逆相であることから、ノードAのレベルがVDDである期間においてはノードCのレベルはVSSとなり、逆に、ノードAのレベルがVSSである期間においてはノードCのレベルはVDDとなる。出力回路120は、コンデンサC1,C2の他方の電極であるノードB,Dに接続されている。図4に示すように、出力回路120の動作電源は電源電位VPPextである。より具体的に説明すると、出力回路120は、電源電位VPPextが供給される電圧信号ラインVLと出力ノードEとの間にこの順に直列接続されたNチャンネル型MOSトランジスタN1及びPチャンネル型MOSトランジスタP1と、同じく電圧信号ラインVLと出力ノードEとの間にこの順に直列接続されたNチャンネル型MOSトランジスタN2及びPチャンネル型MOSトランジスタP2とを備えている。出力ノードEは、電源電位VPPを出力するノードである。トランジスタN1,P1の接続点は、コンデンサC1の他方の電極であるノードBに接続されている。また、トランジスタN1,P1のゲート電極はコンデンサC2の他方の電極であるノードDに接続されている。同様に、トランジスタN2,P2の接続点は、コンデンサC2の他方の電極であるノードDに接続されている。また、トランジスタN2,P2のゲート電極はコンデンサC1の他方の電極であるノードBに接続されている。さらに、出力回路120には、トランジスタP1,P2にベース電位を供給するPチャンネル型MOSトランジスタP3,P4が含まれている。トランジスタP3はノードBとトランジスタP1,P2のベースとの間に接続されており、そのゲート電極はノードDに接続されている。同様に、トランジスタP4はノードDとトランジスタP1,P2のベースとの間に接続されており、そのゲート電極はノードBに接続されている。以上がチャージポンプ回路100の回路構成である。コンデンサC1,C2のデバイス構造については特に限定されないが、DRAMにおいてはメモリセルMCのセルキャパシタと同じ構成を有するキャパシタを複数個直列接続することによって、コンデンサC1,C2を構成することが好ましい。図5は、コンデンサC1の一例を示す略断面図である。図5に示す例では、半導体基板60の表面に層間絶縁膜61,62,64,65及びストッパ膜63が形成されており、層間絶縁膜62の表面に形成された電源配線71と、サポート膜82を介して層間絶縁膜64の表面に形成された電源配線72との間で容量が形成されている。電源配線71は、層間絶縁膜64に形成されたスルーホールの内表面を覆うように形成され、電源配線72は、容量絶縁膜81を介して電源配線71の内表面を覆うように形成されている。電源配線72はスルーホール電極74を介して電源配線73Aに接続され、電源配線71はスルーホール電極75を介して電源配線73Bに接続されている。電源配線73AはコンデンサC1の一方の電極であるノードAに該当し、電源配線73BはコンデンサC1の他方の電極であるノードBに該当する。これにより、メモリセルMCのセルキャパシタと同様の構造を有する3個のキャパシタが直列接続されてなるコンデンサC1が形成されている。コンデンサC2についても同様のデバイス構造とすることができる。ここで、複数のキャパシタを直列接続しているのは、メモリセルMCのセルキャパシタの耐圧がVPP以下であるためであり、複数のキャパシタを直列接続することによって耐圧を確保している。図6は、チャージポンプ回路100の動作を説明するためのタイミング図である。図6に示す時刻t1からt2の期間は、半導体装置10のイニシャライズ時の状態を示す。イニシャライズ時においてはノードEの電位が電源電位VPPの設計値よりも低く、このため、オシレータ回路44はオシレータ信号OSCを活性化させる。オシレータ信号OSCが活性化すると、ポンピング信号PUMP1,PUMP2が交互にVDDレベルに変化するため、コンデンサC1,C2を用いたチャージポンプ動作が行われる。具体的には、ポンピング信号PUMP1がVSSレベル、ポンピング信号PUMP2がVDDレベルである場合、ノードDの電位がノードBの電位よりも高くなるため、スイッチであるトランジスタN1,N2がそれぞれオン、オフとなり、トランジスタP1,P2がそれぞれオフ、オンとなる。この期間においては、ノードBがVPPextレベルにプリチャージされる。次に、ポンピング信号PUMP1がVDDレベル、ポンピング信号PUMP2がVSSレベルに変化すると、今度はノードBの電位がノードDの電位よりも高くなるため、トランジスタN1,N2がそれぞれオフ、オンとなり、トランジスタP1,P2がそれぞれオン、オフに変化する。これにより、VPPextレベルにプリチャージされていたノードBがコンデンサC1によってポンピングされ、理想的にはVPPextVDDレベルに昇圧される。この時、トランジスタP1はオンしていることから、昇圧された電位はノードEを介して出力される。この期間においては、ノードDがVPPextレベルにプリチャージされる。さらに、ポンピング信号PUMP1がVSSレベル、ポンピング信号PUMP2がVDDレベルに変化すると、今度はノードDの電位がノードBの電位よりも高くなるため、トランジスタN1,N2がそれぞれオン、オフとなり、トランジスタP1,P2がそれぞれオフ、オンに変化する。これにより、VPPextレベルにプリチャージされていたノードDがコンデンサC2によってポンピングされ、理想的にはVPPextVDDレベルに昇圧される。この時、トランジスタP2はオンしていることから、昇圧された電位はノードEを介して出力される。この期間においては、ノードBがVPPextレベルにプリチャージされる。このような動作を繰り返すことによりノードEの電位は徐々に上昇する。図6に示す例では、時刻t2においてノードEの電位が電源電位VPPの設計値に到達している。ノードEの電位が電源電位VPPの設計値に到達すると、コンパレータ43から出力される検出信号Sがローレベルに変化する。これにより、オシレータ回路44はオシレータ信号OSCの出力を停止する。但し、ノードEの電位が電源電位VPPの設計値に到達してからオシレータ信号OSCの出力が停止するまでにはある程度のタイムラグが存在する。図6に示す例では、時刻t3においてオシレータ信号OSCが停止している。オシレータ信号OSCが停止すると、電源電位VPPを使用する回路主にロウデコーダ12に含まれるワードドライバの動作によって電源電位VPPのレベルが低下する。図6に示す例では、時刻t4においてロウデコーダ12が動作を開始し、これによりノードEのレベル低下が始まっている。そして、時刻t5においてノードEの電位が電源電位VPPの設計値を下回ると、コンパレータ43から出力される検出信号Sがハイレベルに変化する。これにより、オシレータ回路44はオシレータ信号OSCの出力を再開する。その結果、時刻t6からノードEの電位が上昇し始める。図6に示す例では、時刻t7においてノードEの電位が電源電位VPPの設計値に到達しており、これに応答してオシレータ信号OSCの出力が停止する。このような動作を繰り返すことにより、ノードEの電位は電源電位VPPの設計値近傍にて安定する。本実施形態においては、コンデンサC1,C2のプリチャージレベルがVPPextであり、これがVSSからVDDの振幅でポンピングされる。このため、理想的な昇圧レベルはVPPextVDDである。上述の通り、電源電位VPPのレベルは、外部から供給される電源電位VPPextよりもやや高いレベルであるため、昇圧レベルをVPPextVDDとすることにより過度な昇圧が行われず、効率よく昇圧動作を行うことが可能となる。つまり、ポンピング信号PUMP1,PUMP2がVSSからVPPextの振幅を有し、且つ、プリチャージレベルがVPPextであると、昇圧レベルが2×VPPextとなってしまい、目標とする電源電位VPPのレベルよりも大幅に高くなってしまう。上述の通り、ポンピング動作の停止にはある程度のタイムラグが存在することから、昇圧レベルが目標値よりも高すぎる場合には、安定したチャージポンプ動作を行うことが困難となるばかりでなく、消費電流が増加する。これに対し、本実施形態では、昇圧レベルがVPPextVDDに抑えられ、目標とする電源電位VPPのレベルにより近いことから、このような問題を生じることがない。しかも、チャージポンプ回路100を構成する回路ブロックのうち、外部から供給される電源電位VPPextを消費するのは出力回路120のみであり、ポンピング回路110については電源電位VPPextを消費しない。このため、電源装置50による電源電位VPPextの供給能力が少ない場合であっても、その消費電流を低く抑えることが可能となる。図7は、第2の実施形態によるチャージポンプ回路100aの回路図である。図7に示すチャージポンプ回路100aは、図4に示したチャージポンプ回路100とは逆に、ポンピング回路110aに電源電位VPPextが用いられ、出力回路120aに電源電位VDDが用いられている。この場合、ポンピング信号PUMP1,PUMP2については電源電位VPPextから電源電位VSSまでの振幅となる一方、ノードB,DのプリチャージレベルはVDDとなる。このため、昇圧レベルはVPPextVDDとなり、第1の実施形態と同じ効果を得ることができる。本実施形態では、ポンピング回路110aに電源電位VPPextを用いているため、電源電位VPPextの消費量は第1の実施形態に比べてやや大きくなるが、ノードB,DのプリチャージレベルがVDDに抑えられるため、コンデンサC1,C2の耐圧をより低く設計することができる。このことは、図5を用いて説明したキャパシタの直列接続数を削減できることを意味するため、基板上におけるコンデンサC1,C2の占有面積を削減することが可能となる。以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。"