基板と、前記基板上に設けられ、インジウムを主成分とする酸化物で形成された半導体層と、前記半導体層のソース電極コンタクト領域およびドレイン電極コンタクト領域を除いた上面を覆う第1の絶縁膜と、少なくとも前記半導体層の1対の側面を覆う、前記第1の絶縁膜と異なる条件で形成された第2の絶縁膜と、前記絶縁膜上または前記半導体層下に設けられたゲート電極と、前記半導体層のソース電極コンタクト領域上に設けられたソース電極と、前記半導体層のドレイン電極コンタクト領域上に設けられ、前記半導体層の1対の側面を挟んで前記ソース電極と対向するドレイン電極と、を有する薄膜トランジスタ。前記第2の絶縁膜は、前記第1の絶縁膜をよりも原料ガスの流量比を少なくするか、成膜レートを遅くするか、あるいは成膜温度を低くするか、のうちの少なくとも1つによって形成された請求項1に記載の薄膜トランジスタ。前記第2の絶縁膜が酸化シリコンからなる請求項2に記載の薄膜トランジスタ。前記ゲート電極は前記ゲート絶縁層を介して前記半導体層の下に設けられ、前記半導体層の1対の側面間の幅は前記ゲート電極の幅よりも短い請求項3に記載の薄膜トランジスタ。前記半導体層の1対の側面間の幅は、前記第1の絶縁膜の幅よりも長い請求項4に記載の薄膜トランジスタ。前記第2の絶縁膜は、フッ素を5wt以上含む樹脂で形成される請求項5に記載の薄膜トランジスタ。基板上のゲート電極上にゲート絶縁層を介してインジウムを主成分とする酸化物で形成された半導体層を設け、前記半導体層のソース電極コンタクト領域およびドレイン電極コンタクト領域を除いた上面に第1の絶縁膜を設け、少なくとも前記半導体層の1対の側面を覆う第2の絶縁膜を前記第1の絶縁膜と異なる条件で設け、または、基板上にインジウムを主成分とする酸化物で形成された半導体層を設け、前記半導体層のソース電極コンタクト領域およびドレイン電極コンタクト領域を除いた上面に第1の絶縁膜を設け、少なくとも前記半導体層の1対の側面を覆う第2の絶縁膜を前記第1の絶縁膜と異なる条件で設け、第2の絶縁膜上にゲート電極を設け、前記半導体層のソース電極コンタクト領域上に設けられたソース電極を設け、前記半導体層のドレイン電極コンタクト領域上に、前記半導体層の1対の側面を挟んで前記ソース電極と対向するようにドレイン電極を設ける、薄膜トランジスタの製造方法。前記第2の絶縁膜を設けるときは、前記第1の絶縁膜を設けるときよりもSiを含む原料ガスの流量比が少ないか、成膜レートが遅いか、あるいは成膜温度が低いか、のうちの少なくともいずれか1つである請求項8に記載の薄膜トランジスタの製造方法。前記第2の絶縁膜を成膜中、あるいは成膜後に、工程中の最高温度で10分以上アニール処理をする、請求項8に記載の薄膜トランジスタの製造方法。前記半導体層は、前記基板上に成膜しアニールした後に加工することにより形成される請求項9に記載の薄膜トランジスタの製造方法。基板と、前記基板上に設けられ、インジウムを主成分とする酸化物で形成された半導体層と、前記半導体層のソース電極コンタクト領域およびドレイン電極コンタクト領域を除いた上面を覆う第1の絶縁膜と、少なくとも前記半導体層の1対の側面を覆う、前記第1の絶縁膜と異なる条件で成膜された第2の絶縁膜と、前記絶縁膜上または前記半導体層下に設けられたゲート電極と、前記半導体層のソース電極コンタクト領域上に設けられたソース電極と、前記半導体層のドレイン電極コンタクト領域上に設けられ、前記半導体層の1対の側面を挟んで前記ソース電極と対向するドレイン電極と、を有する薄膜トランジスタを備えた表示装置。発明が解決しようとする課題は、酸化物半導体を用いた高信頼性の薄膜トランジスタ及びその製造方法、表示装置を提供することにある。本発明の一態様によれば、基板と、前記基板上に設けられ、インジウムを主成分とする酸化物で形成された半導体層と、前記半導体層のソース電極コンタクト領域およびドレイン電極コンタクト領域を除いた上面を覆う第1の絶縁膜と、少なくとも前記半導体層の1対の側面を覆う、前記第1の絶縁膜と異なる条件で成膜された第2の絶縁膜と、前記絶縁膜上または前記半導体層下に設けられたゲート電極と、前記半導体層のソース電極コンタクト領域上に設けられたソース電極と、前記半導体層のドレイン電極コンタクト領域上に設けられ、前記半導体層の1対の側面を挟んで前記ソース電極と対向するドレイン電極と、を有する。本発明の一態様によれば、薄膜トランジスタの製造方法は、基板上のゲート電極上にゲート絶縁層を介してインジウムを主成分とする酸化物で形成された半導体層を設け、前記半導体層のソース電極コンタクト領域およびドレイン電極コンタクト領域を除いた上面に第1の絶縁膜を設け、少なくとも前記半導体層の1対の側面を覆う第2の絶縁膜を前記第1の絶縁膜と異なる条件で設け、または、基板上にインジウムを主成分とする酸化物で形成された半導体層を設け、前記半導体層のソース電極コンタクト領域およびドレイン電極コンタクト領域を除いた上面に第1の絶縁膜を設け、少なくとも前記半導体層の1対の側面を覆う第2の絶縁膜を前記第1の絶縁膜と異なる条件で設け、第2の絶縁膜上にゲート電極を設け、前記半導体層のソース電極コンタクト領域上に設けられたソース電極を設け、前記半導体層のドレイン電極コンタクト領域上に、前記半導体層の1対の側面を挟んで前記ソース電極と対向するようにドレイン電極を設ける。本発明の一態様によれば、表示装置は、基板と、前記基板上に設けられ、インジウムを主成分とする酸化物で形成された半導体層と、前記半導体層のソース電極コンタクト領域およびドレイン電極コンタクト領域を除いた上面を覆う第1の絶縁膜と、少なくとも前記半導体層の1対の側面を覆う、前記第1の絶縁膜と異なる条件で成膜された第2の絶縁膜と、前記絶縁膜上または前記半導体層下に設けられたゲート電極と、前記半導体層のソース電極コンタクト領域上に設けられたソース電極と、前記半導体層のドレイン電極コンタクト領域上に設けられ、前記半導体層の1対の側面を挟んで前記ソース電極と対向するドレイン電極と、を有する薄膜トランジスタを備える。以下、実施形態について図面を参照して詳細に説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。第1の実施形態図1は、第1の実施形態に係るボトムゲート型のTFTの構成を例示する模式図である。図2は、図1のTFTのII-II線断面を示す図である。図1、図2に表したように、第1の実施形態に係るTFT11は、絶縁層110と、絶縁層110上に設けられたゲート電極120と、ゲート電極120を覆うゲート絶縁層130と、ゲート絶縁層130上に設けられた半導体層140と、を備える。さらにTFT11は、半導体層140を覆うチャネル保護膜150と、半導体層140に電気的に接続され、ゲート電極120を挟むように離間して設けられたソース電極161及びドレイン電極162と、を備える。チャネル保護膜150は、ソース電極コンタクト領域及びドレイン電極コンタクト領域を除いて、半導体層140の上面を覆う第1のチャネル保護膜151第1の絶縁膜と、少なくとも半導体層140のソース電極161とドレイン電極162の間にある1対のエッジ部140E側面を覆う第2のチャネル保護膜152第2の絶縁膜からなる。ここでは、第2のチャネル保護膜152は、第1のチャネル保護膜151も覆うこととする。第2のチャネル保護膜152は第1のチャネル保護膜151よりも酸化度の高い膜とする。図1においては、絶縁層110およびゲート電極120を図示していないが、ゲート絶縁層130の紙面奥側に設けられていることとする。また、第1のチャネル保護膜151の位置および半導体層140の位置は破線で表している。そして、半導体層140は、ガリウムGa、亜鉛Zn、錫Sn、珪素Siの少なくともいずれかと、インジウムと、を含む酸化物を含む。すなわち、半導体層140は、例えばInとGaとZnとを含む酸化物膜すなわち、In-Ga-Zn-O酸化物膜である。また、半導体層140は、InとZnとを含む酸化物膜すなわち、In-Zn-O酸化物膜でも良い。また、半導体層140は、InとZnとSiを含む酸化物膜すなわち、In-Zn-Si-O酸化物膜でも良い。以下、In-Ga-Zn-O酸化物膜を総称して、InGaZnO膜と言うことにする。以下で用いるInGaZnO膜は、Inを主成分とする。なお、絶縁層110は基板上に設けることができる。基板には、例えば、透光性のガラス基板や、透光性のプラスチック基板や、プラスチック基板に薄ガラス厚み10μmを張り付けた複合基板などを用いることができる。他に、シリコンやステンレスのような非透光性の基板を用いても良い。あるいは、絶縁性の基板を絶縁層110とすることもでき、ゲート電極120が設けられる部分の表面が絶縁性であれば良い。ゲート電極120には、例えば、MoW、Ta、Wのような高融点金属を用いることができ、また、ヒロック対策を施したAlを主成分とするAl合金や、より低抵抗のCuを用いても良い。ただし、これに限らず、ゲート電極120には、導電性の任意の材料を用いることができる。ゲート絶縁層130には、例えば酸化シリコンSiOxや窒化シリコンSiNx、酸窒化シリコンなどの絶縁材料を用いることができる。第1のチャネル保護膜151には、半導体層140よりも耐酸性の強い、例えば酸化シリコンなどの酸素を含有する絶縁材料を用いることができる。TFT11の特性のために、半導体層140と第1のチャネル保護膜151との界面は良質であることが好ましい。第2のチャネル保護膜152にも、半導体層140よりも耐酸性の強い酸化シリコンなどが用いられる。第2のチャネル保護膜152を第1のチャネル保護膜151よりも酸化度の高い膜とする方法については後述する。ソース電極161及びドレイン電極162には、任意の導電材料を用いることができ、また、例えば、Ti/Al/TiやMo/Al/Mo等の任意の導電性の積層膜を用いることができる。なお、TFT11の耐久性を向上するために、TFT11を覆うように、例えば、酸化シリコンやポリイミド等の樹脂からなるパッシベーション膜が設けられても良い。酸化物の中でも特にIn-Ga-Zn-O系のアモルファス酸化物を半導体層140に用いたTFT11は、膜中の水分に敏感である。ここで、TFTの特性を詳細に調べたところ、InGaZnO膜上にPECVD法で成膜するSiO2の成膜条件によって大きく変動することがわかった。このため、第1のチャネル保護膜151は、良好なTFT特性が発現するのに最適化した成膜条件で成膜することが望ましい。しかしながら、最適化した成膜条件でInGaZnO膜のチャネルのエッジ部140E等、ダメージ部および吸湿した部分を覆った場合、エッジ部140Eが低抵抗化し、TFT特性の閾値が負にシフトする問題が生じることがわかった。この問題は、例えば200°C以上の熱処理によって改善できるが、プラスチック基板等、耐熱性が乏しい基板を用いた場合には、十分な熱処理が行えない。しかしながら、エッジ部140E等低抵抗化しやすい部分を覆う材料を、例えばSiH4比を下げるなど成膜条件を変えて設けることで、エッジ部140Eを低抵抗化させないことがわかった。実際、エッジ部140Eを高抵抗化させても、この部分は膜端から幅にして1μm以下と見積もられ、チャネルの実効的な幅の減少は通常無視できる。本実施形態では、半導体層140の上にTFT特性が最適となる条件で第1のチャネル保護膜151を形成し、半導体層140のエッジ部140Eを高抵抗化する条件で形成した第2のチャネル保護膜152で覆うことができる。したがって、本実施形態によると、信頼性の高いTFT11を得ることができる。また、第1のチャネル層151と第2のチャネル層152とは、下層への水の浸入を防止する。比較のために、図3に他の構成を有するTFT211の平面図を示す。また、図4に、図3のIV-IV線断面図を示す。このTFT211は、絶縁層210と、絶縁層210上に設けられたゲート電極220と、ゲート電極220上に設けられたゲート絶縁層130と、ゲート絶縁層130上に設けられた半導体層240と、半導体層240の上面およびエッジ部240Eを覆うチャネル保護膜250と、半導体層240に電気的に接続され、ゲート電極220を挟むように離間して設けられたソース電極261及びドレイン電極262と、を備える。図3においては、絶縁層210およびゲート電極220を図示していないが、ゲート絶縁層230の紙面奥側に設けられていることとする。また半導体層240も図示していないが、ゲート絶縁層230の紙面奥側に設けられていることとする。今回、このTFT211は、半導体層240を形成するInGaZnO膜のエッジ部240Eが低抵抗化して、図3に矢印で示すようなリーク電流が生じる場合があることがわかった。TFT211の特性を図5に示す。図5の横軸はゲート電圧VGを表し、縦軸はドレイン電流Iを表す。実線はリーク電流が生じた場合の特性を表し、破線はリーク電流が生じない場合の特性を表す。それぞれの特性はゲート電圧VG10Vまでについて表されている。リーク電流が生じると、半導体層240のエッジ部240Eの閾値が負にシフトする不良が生じる。上述のように半導体層にInGaZnO膜を用いたTFT11は、InGaZnO膜上に成膜するSiO2第1のチャネル保護膜151の成膜条件によって特性が大きく変動する。図6AにInGaZnO膜上に成膜するSiO2の第1のチャネル保護膜151のPE-CVD成膜条件を、図6Bにそれぞれの条件で成膜した第1のチャネル保護膜151でのTFT特性を示す。図6Aで3つの成膜条件それぞれに付した数字と、図6Bの各曲線に示した数字は対応する。TFTの形成プロセスは上述の特許文献1記載の第1の実施例の方法を用いた。なお、第1のチャネル保護膜151の成膜にはSiH4N2Oガスを用いたPE-CVDで行った。ここでは最適条件は図6Aの2段目の条件であり、この条件よりもSiH4比を下げるとTFT特性の閾値が正にシフトする。また、同ガス条件の場合は基板温度を下げるほど、またRFの投入電力を上げるほど、TFT特性の閾値が正にシフトすることがわかった。すなわち、Siを含む原料ガスの流量比を少なくしたり、あるいは成膜レートを遅くしたり、あるいは成膜温度を低くしたりすることによって、TFT特性の閾値を正にシフトさせることができる。膜中のSiの酸化度が高いほど、即ちO/Siの元素比が高いほど、TFT特性の閾値が正にシフトすると考えられる。このように、第1のチャネル保護膜151を用いたTFTの場合、第1のチャネル保護膜151の形成条件を最適化することでTFT特性を向上させることが出来る。以下、本実施形態に係るTFTの製造方法の例について説明する。図7は、第1の実施形態に係るTFTの製造方法を例示する工程順模式的断面図である。この断面は、図1のVII-VII線断面に対応する。まず、例えば、PENポリエチレンナフタレートからなる基板100の主面上に、例えばスパッタリング法でSiO2を絶縁層110として成膜する。その後、ゲート電極120となるAl膜及びMo膜を、それぞれ150nm及び30nmの厚さで、スパッタリングにより成膜して積層する。次いで、図7Aに表したように、ゲート電極120を所定のパターンに加工する。この加工においては、フォトリソグラフィが用いられ、また、エッチングには、燐酸、酢酸及び硝酸の混酸が用いられる。その後、ゲート絶縁層130となるSiO2膜を、例えばTEOSTetraEthylOrthoSilicateを用いたプラズマCVDPE-CVD:PlasmaEnhancedChemicalVaporDeposition法で、例えば300nmの厚さで成膜する。このときの成膜温度は、PENの耐熱性を考慮して160°Cとする。更にこの上層にスパッタリング法でSiO2を50nm成膜した。なお、ゲート絶縁層130の最上層はその上面に成膜される半導体層140の膜特性に影響を与える。本実施例のなかでは、出来るだけ平滑化した膜で水素の含有量が少ない膜が望ましい。さらに、SiO2膜の上に、半導体層140となるInGaZnO膜例えばIn2O3-Ga2O3-ZnO膜を、リアクティブDCスパッタリング法で、例えば30nmの厚さで成膜する。この時、用いるターゲットの組成比は、In:Ga:Znの原子数比で、1:1:1である。また、この成膜は、酸素とアルゴンと雰囲気中で行われ、酸素の割合は、アルゴンに対して例えば1程度とした。成膜温度は、特に加熱等を施していないので、おおよそ数十°C程度である。さらに、第1のチャネル保護膜151となるSiO2膜を、例えば30nmの厚さで、SiH4、N2Oガス原料ガスを用いたPE-CVD法で成膜する。可能な限り、半導体層140と第1のチャネル保護膜151は真空一貫工程で、界面を大気に曝すことなく成膜することが望ましい。また第1のチャネル保護膜151は後述の半導体層140加工時の水のバリア膜として用いる。十分なバリア性を保持するために、第1のチャネル保護膜151は10nm以上の膜厚が望ましい。10nm以下の膜を用いた場合、小さな欠陥ゴミ等の影響で半導体層140加工時に水が浸入し、特性バラツキを生じる虞がある。また、第1のチャネル保護膜151の厚さが厚いと、第1のチャネル保護膜151のエッチング時に、半導体層140およびその下層のゲート絶縁層130にエッチングダメージが生じることがある。例えば、後述の塩素系のRIEを用いた場合、第1のチャネル保護膜151の膜厚分布、およびRIEのエッチング速度分布を考慮すると、第1のチャネル保護膜151が厚いと、下層のゲート絶縁層130まで大きくエッチングしすぎることになる。また、後述のように、第2のチャネル保護膜152をエッチングする際にも、第1のチャネル保護膜151の膜厚分、ゲート絶縁層130をエッチングすることになる。本実施例の場合、第1のチャネル保護膜151の上限として50nmが好ましい。続いて、図7Bに示すように第1のチャネル保護膜151と半導体層を連続的に所定形状に加工する。このエッチングは、例えば塩素ガスを主とするRIE法によって加工する。後述の工程での第2のチャネル保護膜152のカバレッジを考慮して、半導体層140IGZO層にはサイドエッチを生じさせないようにする。この後、第2のチャネル保護膜152として、SiO2膜を全面にSiH4、N2Oガス原料ガスを用いたPE-CVD法で成膜する。このときの成膜条件としては、前述の第1のチャネル保護膜151の成膜条件に対して、SiH4/N2Oのガス比を下げ、InGaZnO膜が高抵抗化する条件で成膜することが重要である。その後、図7Cに示すように、第2のチャネル保護膜152と第1のチャネル保護膜151を所定の形状に加工し、ソース電極161、ドレイン電極162と接する部分の半導体層140を露出させる加工を行う。この加工にはCF4ガスを主成分としたRIEで行った。通常のCF4ガスでのRIEではInGaZnO膜は殆ど加工されないことがわかっている。この後、ソース電極161、ドレイン電極162となる、Mo膜30nm、Al膜200nm、およびMo膜50nmを、スパッタリングによって成膜する。図7Dに表したように、これらの膜を所定の形状に形成しTFT11が完成する。プロセス直後のTFT11は工程中の紫外線等のダメージを受けているため、アニール炉で150°C程度の温度で1時間、アニール処理加熱処理が施される。なお、本具体例では、周辺等の露出した部分のプラスチック基板の色付き等の変質を抑えるため、酸素を除去した窒素雰囲気でアニールを行う。乾燥大気雰囲気でアニールを行っても、TFT11の特性には問題はない。この後、図示しないが、上面に適宜パッシベーション膜を形成する。酸化物TFTは特にアニール等の加熱をしなくても、良好な特性を得ることが出来るが、長期信頼性を考慮すると、上記のように例えば150°C以上の温度でアニール処理することが望ましい。詳細に調べたところ、InGaZnO膜及び周辺のSiO2膜、即ちゲート絶縁層130や第1のチャネル保護膜151や第2のチャネル保護膜152等で水素の移動拡散が起きていることが確認され、水素がInGaZnO-TFTの特性に影響することがわかった。ところが、InGaZnO膜を所定の形状に加工したのちに、最初のアニール処理をすると、InGaZnOとSiO2中の水素の拡散速度が異なるため、InGaZnO膜の加工形状や大きさによって水素の濃度に分布が起こり、例えば特性のTFTサイズ依存が出ることがわかった。SiH4やTEOSを原料として~200°C程度の低温成膜したPECVD-SiO2は膜中に0.1at程度の水素を含有する。一方、スパッタ法で成膜したInGaZnO膜の水素含有量は、それに比べると遥かに少ない。この状態で、InGaZnO膜を加工した後にアニールし、水素を拡散させると、InGaZnO膜のパターン端と中央で水素濃度差が出ることがわかる。アニール前後のInGaZnO膜の上面図と断面図を図18に示す。図18Aは、アニール前のゲート絶縁層130とInGaZnO膜半導体層140を示す上面図とそのA-A ́線断面図である。図18Bは、アニール後のゲート絶縁層130とInGaZnO膜半導体層140を示す上面図とそのB-B ́線断面図である。アニール後には、ゲート絶縁層130中の水素1が矢印2で表すようにInGaZnO膜へ拡散するが、InGaZnO膜のパターン端141のほうが中央142よりも水素の濃度が高い。上記問題を解決するには、InGaZnO膜を加工する前にアニール処理をすることが望ましい。半導体層としてInを主成分とするアモルファスの材料を用いる場合には、低温で製造しても良好な特性のTFTを得ることができる。本実施の形態のTFT11も、低温で製造することができ大面積化を図ることができる。InGaZnO膜端部を第2のチャネル保護膜が覆っている様子を観察した。図16は、SEM走査型電子顕微鏡で観察した、TFTの一部断面を示す図である。図17は、SEMで観察した、希フッ酸処理した後のTFTの一部断面を示す図である。用いたSEMは日本電子株式会社製、JSM-6000Fを用いた。FE型のSEMであれば装置は特に限定されない。TFTを割断しただけでは第1のチャネル保護膜と第1のチャネル保護膜の界面は観察しにくいが、割断面に、例えば希フッ酸0.5で60秒処理をして観察することで、第1のチャネル保護膜と第2のチャネル保護膜の界面が観察されるようになる。尚、塩素ガスを主とするRIE法でInGaZnO膜をエッチングする際に、上部第1のチャネル保護膜がエッチング時に後退することで、InGaZnO膜端部は非常に緩やかなテーパー形状となっていることがわかる。また、希フッ酸処理等を用いずとも、株式会社日立ハイテクノロジーズ製、HD-2300等を用い、STEM走査透過型電子顕微鏡で観察をすることで、第1のチャネル保護膜と第2のチャネル保護膜の界面を観察することは可能である。第2の実施形態図8は、第2の実施形態に係るトップゲート型のTFTの構成を例示する模式図である。図9は図8のIX-IX線断面図である。図8、図9に示すように、TFT311は、基板300と、基板300上に設けられた絶縁層310と、絶縁層310の上に設けられた酸化物からなる半導体層340と、半導体層340の上に設けられたゲート絶縁層350と、を備える。さらにTFT311は、ゲート絶縁層350上に設けられたゲート電極320と、ゲート電極320、および半導体層340のソース電極コンタクト領域340Sとドレイン電極コンタクト領域340D以外を覆う層間絶縁膜370と、半導体層340のソース電極コンタクト領域340S上に設けられたソース電極361と、ドレイン電極コンタクト領域340D上に設けられたドレイン電極362と、を備える。ゲート絶縁層350は、ソース電極コンタクト領域340S及びドレイン電極コンタクト領域340Dを除いて半導体層140を覆う第1のゲート絶縁層351第1の絶縁膜と、第1のゲート絶縁層351および半導体層340のエッジ部340E側面を覆う第2のゲート絶縁層352第2の絶縁膜と、からなる。第1のゲート絶縁層351の材料は、第1の実施例における第1のチャネル保護膜151と同じ材用を用いることができる。第2のゲート絶縁層352の材料は、第1の実施例における第2のチャネル保護膜152と同じ材用を用いることができる。第2のゲート絶縁層352は第1のゲート絶縁層351よりも酸化度の高い膜とする。図8においては、基板300および絶縁層310は省略しているが、紙面奥側に設けられていることとする。また第1のゲート絶縁層351はゲート電極320の紙面奥側に設けられている。また、第2のゲート絶縁層152が設けられている領域は、ゲート電極320が設けられている領域と重複する。以下、本実施形態に係るTFT311の製造方法の例について説明する。図10は、第2の実施形態に係るTFT311の製造方法を例示する工程順模式的断面図である。この断面は図8のX-X線断面と対応する。まず、例えば、PENポリエチレンナフタレートからなる基板300の主面上に、例えばスパッタリング法でSiO2を絶縁層310として成膜する。その後、半導体層340となるInGaZnO膜を、30nmの厚さで、スパッタリングにより成膜する。連続的に第1の絶縁膜351を、SiO2をターゲットとして用いた反応性スパッタリング法で30nm堆積し、図10Aに示すように第1のゲート絶縁層151および半導体層340を所定の形状に加工する。その後、半導体層340のエッジ部340E、および第1のゲート絶縁層351上にSiH4、N2Oガス原料ガスを用いたPE-CVDで100nm成膜する。その後、ゲート電極320として、MoW合金を100nm堆積する。図10Bに示すようにゲート電極320、第2のゲート絶縁層352、第1のゲート絶縁層351を所定の形状に加工し、半導体層340のソース電極コンタクト領域340Sおよびドレイン電極コンタクト領域340Dを露出させる。しかる後に、層間絶縁膜370とするSiO2を、SiH4、N2Oガス原料ガスを用いたPE-CVD法で成膜する。この際に、層間絶縁膜370と接する半導体層340が低抵抗化するように、SiH4比の高い成膜条件で成膜する。また、SiH4、N2Oの代わりに、TEOS、O2ガスを用いても、半導体層340を低抵抗化できる。図10Cに示すように、半導体層340のソース電極コンタクト領域340Sおよびドレイン電極コンタクト領域340Dに層間絶縁膜370を開口する。その後、それぞれの開口にソース電極361およびドレイン電極362となる、Mo膜50nm、Al膜200nm、Mo膜50nmをこの順に積層し、図10Dに示すように所定の形状に加工してTFT311を完成させる。本実施形態におけるTFT311も、半導体層340のエッジ部340Eを覆う第2の絶縁膜352を半導体層340の上面を覆う第1の絶縁膜351よりも酸化度の高い膜にすることができるので、第1の実施形態と同様の効果を得ることができる。第3の実施形態図11は、第3の実施形態に係るボトムゲート型のTFTの構成を例示する模式図である。図12は図11のXII-XII線断面図である。本実施例は第1の実施形態に係るTFTの別の形態である。すなわち、本実施形態のTFT411は、半導体層140のエッジ部140E間の幅が第1のチャネル保護膜451の同方向の幅よりも長い。他の構成については第1の実施形態におけるTFTと同じである。チャネル保護膜450は第1のチャネル保護膜451と第2のチャネル保護膜452とからなる。第1のチャネル保護膜451は、半導体層140がソース電極161とコンタクトするソース領域及びドレイン電極162とコンタクトするドレイン領域を除いて、半導体層140の上面を覆う。第2のチャネル保護膜452は、第1のチャネル保護膜451上および半導体層140のエッジ部140Eを覆う。このようなTFT411を製造するには、ゲート絶縁層130上に半導体層140および第1のチャネル保護膜451を成膜した後、第1のチャネル保護膜451であるSiO2をCF4を主とした、RIEで所定の形状にエッチングする。その後、半導体層140を形成するInGaZnO膜を第1のチャネル保護膜151の形状より大きな形状に加工する。この場合、InGaZnO膜のエッチング液としては希塩酸やシュウ酸等を用いることができる。半導体層140のエッジ部140間の幅と第1のチャネル保護膜451の幅を同じとし、連続的に所定形状に加工する場合には、第1のチャネル保護膜451に対し半導体層140にサイドエッチングが生じる場合がある。また、InGaZnO膜の加工に塩素ガスを用いることもできるが、塩素ガスは猛毒であり、扱いが難しい。しかしながら、本実施例のTFT411はサイドエッジングが生じにくく、塩素ガスを用いないので容易に製造することができる。本実施形態におけるTFT411も、半導体層140のエッジ部140Eを覆う第2の絶縁膜452を半導体層140の上面を覆う第1の絶縁膜451よりも酸化度の高い膜にすることができるので、第1の実施形態と同様の効果を得ることができる。第4の実施形態図13は、第4の実施形態に係るボトムゲート型のTFTの構成を例示する模式図である。図14は図14のXIV-XIV線断面図である。本実施例は第1の実施形態に係るTFTの別の形態である。すなわち、本実施形態のTFT511においては、半導体層140のエッジ部140E間の幅が第1のチャネル保護膜551の同方向についての幅よりも短い。他の構成については第1の実施形態におけるTFTと同じである。チャネル保護膜550は第1のチャネル保護膜551と第2のチャネル保護膜552とからなる。第1のチャネル保護膜551は、半導体層140がソース電極161とコンタクトするソース領域及びドレイン電極162とコンタクトするドレイン領域を除いて、半導体層140の上面を覆う。第2のチャネル保護膜552は、第1のチャネル保護膜451上および半導体層140のエッジ部140Eを覆う。このようなTFT511によっても、第1の実施形態と同様の効果を得ることができる。第2のチャネル保護膜552としては、塗布型の絶縁層を用いることができる。塗布型の絶縁層を用いることによって、高価なプロセスである塩素ガスを用いたRIE等を使うことなくInGaZnO膜を加工することができる。また、第2のチャネル保護膜552に塗布膜を用いることで、半導体層140のエッジ部140Eに1μm弱程度再度エッチングが発生しても、この部分に塗布膜が流れ込みエッジ部140Eを覆うことが出来る。また、第2のチャネル保護膜552としてはC、H、O、N等を主成分とし、さらにFを含む樹脂が適していることがわかった。分子の終端部を一部水素からフッ素に置き換えられた樹脂を用いることで、第2のチャネル保護膜552に接するInGaZnO膜の抵抗値に変化を与えると考えられる。実験で、通常のアクリル樹脂上にInGaZnO膜を設けた場合よりも、Fを含む樹脂上にInGaZnO膜を設けた場合の方が、200°Cまでのアニール範囲においてInGaZnO膜のシート抵抗が1桁程度高いことがわかった。なお、樹脂へのF添加は5wt以上で効果があった。第5の実施形態上述の実施形態のTFTは高均一な特性で、信頼性も高い。このようなTFTを用いて、アクティブマトリクス型LCDを形成することが出来る。図15Aに画素回路の等価回路、図15Bにアクティブマトリクス型LCDの断面構造を示す。なお、ここでは第1の実施形態におけるTFT11を用いることとする。他の実施形態のTFTを用いることも可能である。1つの画素回路は、垂直に交差する走査線601およびゲート線602に囲まれており、TFT11のほかに例えば蓄電キャパシタCsや液晶LCを有する。アクティブマトリクス型LCDは、液晶セル600とバックライト640を有する。液晶セル600は、一主面上にTFT11と、パッシベーション膜611と、画素電極612が設けられたアレイ基板610と、一主面上にカラーフィルタ層621、622と対向電極623が設けられた対向基板620と、アレイ基板610と対向基板620の間に設けられた液晶層630と、を有する。アレイ基板610の画素電極612上には配向膜613が設けられており、対向基板620の対向電極623上にも配向膜624が設けられている。アレイ基板610の他主面には偏光板614が設けられており、対向基板620の他主面にも偏光板625が設けられている。InGaZnO膜を用いたTFTは非常に高信頼であるが、そのバンドギャップよりも大きなエネルギーの紫外線の照射によって、特性が劣化することがわかっている。特性が劣化する波長は400nm以下であり、400nm以上の光を放出しないLEDなど通常のバックライトを用いた場合には、劣化の心配は少ない。ところが、TFTに光を照射しながら、ゲート電極に負の電圧を印加することによって、TFTが劣化する現象があることがわかっている。この現象は400nm程度の波長の光でも起き、現状の技術では完全に対策することが難しい。そのため、バックライトからの光をTFTのチャネル領域に入射させないことが重要になる。InGaZnO膜の屈折率は1.8~2程度であり、周辺の透明膜であるSiO2等の屈折率1.4~1.5に比べ大きい。このため、InGaZnO膜に光を入射すると、導波モードで光がInGaZnO膜内を伝播すると考えられる。したがって、InGaZnO膜をゲート電極で遮光するように、平面的に見てゲート電極内にInGaZnO膜のパターンを納めることにより、信頼性を向上させることができる。また、PENポリエチレンナフタレートなどの樹脂上にTFTを形成する場合、下層のゲート電極は、樹脂層からの水分や、ゲート電極下の水に対するバリア膜からの水素に対するバリア効果がある。したがって、水分や水素に敏感なInGaZnO層は、平面的に実質的にゲート電極内へ収まるように配置することで、ゲート電極より下層からの水分や水素に対して不敏感にすることが出来る。したがって、平面的にみてゲート電極内にInGaZnO膜のパターンを納めることによって、より信頼性を向上させることが出来る。本実施形態においては表示装置としてLCDを用いて説明したが、例えば有機EL表示装置など他の表示装置を用いることも可能である。以上、具体例を参照しつつ、本発明の実施形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、薄膜トランジスタ、その製造方法、表示装置及びその製造方法を構成する各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。