夫々が、システムクロック信号に位相同期した内部クロック信号を生成するPLL回路及び前記内部クロック信号に同期した信号処理を施す信号処理部を含む複数の機能モジュールと、前記機能モジュールの各々をリセットさせるシステムリセット信号を生成するリセット生成部と、を含む情報処理システムであって、前記複数の機能モジュールの内の1の機能モジュールでは、前記システムリセット信号に応じて前記PLL回路及び前記信号処理部をリセットした後に前記PLL回路に対するリセットを解除し、このリセット解除後に前記PLL回路によって生成された前記内部クロック信号が前記システムクロック信号に位相ロックしていない場合には起動中を示す第1の起動状態信号を前記1の機能モジュールとは異なる他の機能モジュールに供給する一方、位相ロックしている場合には起動完了を示す第2の起動状態信号を前記他の機能モジュールに供給すると共に前記信号処理部に対するリセットを解除し、前記他の機能モジュールでは、前記第1の起動状態信号に応じて前記PLL回路及び前記信号処理部をリセットし、前記第2の起動状態信号に応じて前記PLL回路に対するリセットを解除し、このリセット解除後に当該PLL回路によって生成された前記内部クロック信号が前記システムクロック信号に位相ロックした場合に前記信号処理部に対するリセットを解除することを特徴とする情報処理システム。前記1の機能モジュールには、当該機能モジュールの前記PLL回路で生成された前記内部クロック信号が前記システムクロック信号に対して位相ロック状態にあるか否かを検出しその検出結果を示す第1PLLロック信号を生成する第1ロック検出部と、前記システムリセット信号がリセットを促す状態にある場合又は前記第1PLLロック信号が位相ロック状態にないことを示す場合には前記第1の起動状態信号を生成する一方、前記システムリセット信号がリセット解除を促す状態に有り且つ前記第1PLLロック信号が位相ロック状態を示す場合には前記第2の起動状態信号を生成する第1リセット制御部と、が含まれていることを特徴とする請求項1記載の情報処理システム。前記他の機能モジュールには、当該機能モジュールの前記PLL回路で生成された前記内部クロック信号が前記システムクロック信号に対して位相ロック状態にあるか否かを検出しその検出結果を示す第2PLLロック信号を生成する第2ロック検出部と、前記1の機能モジュールから前記第1の起動状態信号が供給されている場合又は前記第2PLLロック信号が位相ロック状態にないことを示す場合には前記信号処理部をリセットせしめる一方、前記1の機能モジュールから前記第2の起動状態信号が供給されており且つ前記第2PLLロック信号が位相ロック状態を示す場合には前記信号処理部に対するリセットを解除せしめる信号を生成する第2リセット制御部と、が含まれていることを特徴とする請求項1又は2記載の情報処理システム。前記1の機能モジュール及び前記他の機能モジュールは夫々独立したICチップに構築されており、前記1の機能モジュールには前記システムリセット信号を入力する為の第1外部端子と、前記起動状態信号を出力する為の第2外部端子と、が設けられており、前記他の機能モジュールには前記起動状態信号を入力する為の第3外部端子が設けられていることを特徴とする請求項1~3のいずれか1に記載の情報処理システム。前記他の機能モジュールに含まれる前記信号処理部は、プログラムに従って各種制御を実行するプロセッサであり、前記1の機能モジュールに含まれる前記信号処理部は、前記プロセッサの指令によって各種データ処理を行う周辺機器であることを特徴とする請求項1~4のいずれか1に記載の情報処理システム。夫々が、システムクロック信号に位相同期した内部クロック信号を生成するPLL回路及び前記内部クロック信号に同期した信号処理を施す信号処理部を含む複数の機能モジュールと、前記機能モジュールの各々をリセットさせるシステムリセット信号を生成するリセット生成部と、を含む情報処理システムであって、前記複数の機能モジュールの内の1の機能モジュールでは、前記システムリセット信号に応じて前記PLL回路及び前記信号処理部をリセットした後に前記PLL回路に対するリセットを解除し、このリセット解除後に前記PLL回路によって生成された前記内部クロック信号が前記システムクロック信号に位相ロックしていない場合には起動中を示す第1の起動状態信号を前記1の機能モジュールとは異なる他の機能モジュールに供給する一方、位相ロックしている場合には起動完了を示す第2の起動状態信号を前記他の機能モジュールに供給すると共に前記信号処理部に対するリセットを解除し、前記他の機能モジュールでは、前記第1の起動状態信号に応じて前記信号処理部をリセットすると共に、前記システムリセット信号に応じて前記PLL回路をリセットした後に当該PLL回路に対するリセットを解除し、このリセット解除後に、当該PLL回路によって生成された前記内部クロック信号が前記システムクロック信号に位相ロックし且つ前記第2の起動状態信号が供給されている場合に前記信号処理部に対するリセットを解除することを特徴とする情報処理システム。前記1の機能モジュールには、当該機能モジュールの前記PLL回路で生成された前記内部クロック信号が前記システムクロック信号に対して位相ロック状態にあるか否かを検出しその検出結果を示す第1PLLロック信号を生成する第1ロック検出部と、前記システムリセット信号がリセットを促す状態にある場合又は前記第1PLLロック信号が位相ロック状態にないことを示す場合には前記第1の起動状態信号を生成する一方、前記システムリセット信号がリセット解除を促す状態に有り且つ前記第1PLLロック信号が位相ロック状態を示す場合には前記第2の起動状態信号を生成する第1リセット制御部と、が含まれていることを特徴とする請求項6記載の情報処理システム。前記他の機能モジュールには、当該機能モジュールの前記PLL回路で生成された前記内部クロック信号が前記システムクロック信号に対して位相ロック状態にあるか否かを検出しその検出結果を示す第2PLLロック信号を生成する第2ロック検出部と、前記1の機能モジュールから前記第1の起動状態信号が供給されている場合、前記システムリセット信号がリセットを促す状態にある場合、又は前記第2PLLロック信号が位相ロック状態にないことを示す場合には前記信号処理部をリセットせしめる一方、前記1の機能モジュールから前記第2の起動状態信号が供給されており且つ前記システムリセット信号がリセット解除を促す状態にあり且つ前記第2PLLロック信号が位相ロック状態を示す場合には前記信号処理部に対するリセットを解除せしめる信号を生成する第2リセット制御部と、が含まれていることを特徴とする請求項7又は8記載の情報処理システム。前記1の機能モジュール及び前記他の機能モジュールは夫々独立したICチップに構築されており、前記1の機能モジュールには前記システムリセット信号を入力する為の第1外部端子と、前記起動状態信号を出力する為の第2外部端子と、が設けられており、前記他の機能モジュールには前記起動状態信号を入力する為の第3外部端子と、前記システムリセット信号を入力する為の第4外部端子と、が設けられていることを特徴とする請求項6~8のいずれか1に記載の情報処理システム。前記他の機能モジュールに含まれる前記信号処理部は、プログラムに従って各種制御を実行するプロセッサであり、前記1の機能モジュールに含まれる前記信号処理部は、前記プロセッサの指令によって各種データ処理を行う周辺機器であることを特徴とする請求項6~9のいずれか1に記載の情報処理システム。本発明は、小規模な構成でシステムリセット時の起動時間を短縮させることが可能な情報処理システムを提供することを目的とする。本発明に係る情報処理システムは、夫々が、システムクロック信号に位相同期した内部クロック信号を生成するPLL回路及び前記内部クロック信号に同期した信号処理を施す信号処理部を含む複数の機能モジュールと、前記機能モジュールの各々をリセットさせるシステムリセット信号を生成するリセット生成部と、を含む情報処理システムであって、前記複数の機能モジュールの内の1の機能モジュールでは、前記システムリセット信号に応じて前記PLL回路及び前記信号処理部をリセットした後に前記PLL回路に対するリセットを解除し、このリセット解除後に前記PLL回路によって生成された前記内部クロック信号が前記システムクロック信号に位相ロックしていない場合には起動中を示す第1の起動状態信号を前記1の機能モジュールとは異なる他の機能モジュールに供給する一方、位相ロックしている場合には起動完了を示す第2の起動状態信号を前記他の機能モジュールに供給すると共に前記信号処理部に対するリセットを解除し、前記他の機能モジュールでは、前記第1の起動状態信号に応じて前記PLL回路及び前記信号処理部をリセットし、前記第2の起動状態信号に応じて前記PLL回路に対するリセットを解除し、このリセット解除後に当該PLL回路によって生成された前記内部クロック信号が前記システムクロック信号に位相ロックした場合に前記信号処理部に対するリセットを解除する。又、本発明に係る情報処理システムは、夫々が、システムクロック信号に位相同期した内部クロック信号を生成するPLL回路及び前記内部クロック信号に同期した信号処理を施す信号処理部を含む複数の機能モジュールと、前記機能モジュールの各々をリセットさせるシステムリセット信号を生成するリセット生成部と、を含む情報処理システムであって、前記複数の機能モジュールの内の1の機能モジュールでは、前記システムリセット信号に応じて前記PLL回路及び前記信号処理部をリセットした後に前記PLL回路に対するリセットを解除し、このリセット解除後に前記PLL回路によって生成された前記内部クロック信号が前記システムクロック信号に位相ロックしていない場合には起動中を示す第1の起動状態信号を前記1の機能モジュールとは異なる他の機能モジュールに供給する一方、位相ロックしている場合には起動完了を示す第2の起動状態信号を前記他の機能モジュールに供給すると共に前記信号処理部に対するリセットを解除し、前記他の機能モジュールでは、前記第1の起動状態信号に応じて前記信号処理部をリセットすると共に、前記システムリセット信号に応じて前記PLL回路をリセットした後に当該PLL回路に対するリセットを解除し、このリセット解除後に、当該PLL回路によって生成された前記内部クロック信号が前記システムクロック信号に位相ロックし且つ前記第2の起動状態信号が供給されている場合に前記信号処理部に対するリセットを解除する。本発明による情報処理システムでは、システムリセット信号に応じて各機能モジュール内に形成されているPLL回路及び中核となる信号処理部を夫々リセットするにあたり、先ず、PLL回路のリセットを解除し、そのリセット解除後に、このPLL回路で生成された内部クロック信号がシステムクロック信号に位相ロックしたときに信号処理部に対するリセットを解除するようにしている。更に、各機能モジュールの内の1の機能モジュール及び他の機能モジュールの順にリセットを実施すべく、この1の機能モジュールでは、自身のPLL回路で生成された内部クロック信号がシステムクロック信号に位相ロックした時に起動完了を示す起動状態信号を他の機能モジュールに供給するようにしている。この際、他の機能モジュールでは、自身のPLL回路に対するリセット解除後に、このPLL回路で生成された内部クロック信号がシステムクロック信号に位相ロックしており且つ起動完了を示す起動状態信号が1の機能モジュールから供給されたときに、信号処理部に対するリセットを解除する。よって、上記したリセットシーケンスによれば、各機能モジュールの起動時間として想定される想定起動時間にマージン期間を加味した時間経過をもって順次、機能モジュール各々のリセットを解除して行く場合に比して、システム全体の起動期間を短縮させることが可能となる。更に、本発明においては、各機能モジュール内に位相ロック検出回路及びアンドゲートを付加するだけで、上記した如きリセットシーケンスを実現することができるので、各機能モジュール内にウオッチドッグタイマ及び監視信号生成回路を設ける場合に比してシステム全体を小規模化することが可能となる。本発明においては、夫々がシステムクロック信号CKSに位相同期した内部クロック信号CK1、CK2を生成するPLL回路10、20及びこの内部クロック信号に同期した信号処理を実行する信号処理部12、22を含む複数の機能モジュールを備えた情報処理システムを、システムリセット信号に応じて以下の如くリセットする。複数の機能モジュールの内の1の機能モジュール1では、先ず、システムリセット信号に応じてPLL回路10及び信号処理部12をリセットした後にこのPLL回路10に対するリセットのみを解除する。そして、このリセット解除後にPLL回路10で生成された内部クロック信号CK1がシステムクロック信号に位相ロックしていない場合には起動中を示す第1の起動状態信号BT1CLを他の機能モジュール2に供給する。一方、位相ロックしている場合には起動完了を示す第2の起動状態信号BT1CLをこの他の機能モジュールに供給すると共に信号処理部12に対するリセットを解除する。他の機能モジュール2では、起動中を示す第1の起動状態信号BT1CLに応じてPLL回路20及び信号処理部22をリセットする。そして、起動完了を示す第2の起動状態信号BT1CLに応じてPLL回路20に対するリセットのみを解除し、このリセット解除後に、当該PLL回路によって生成された内部クロック信号CK2がシステムクロック信号に位相ロックしたときに信号処理部22に対するリセットを解除する。図1は、本発明に係る情報処理システムの一例を示すブロック図である。図1に示すように、かかる情報処理システムは、夫々が独立したICチップに構築されている機能モジュールとして、周辺機器1、CPUCentralProcessingUnit2、リセット信号生成部3、クロック信号発生部4、及びパワーオンリセット部5の各々が基板上に形成されてなるものである。尚、この情報処理システムとしては、図1に示されるが如き機能モジュールによる形態に限定されるものではない。クロック信号発生部4は、この情報処理システムに電源を投入する電源スイッチ6による電源投入に応じてシステムクロック信号CKSを生成し、これを周辺機器1、CPU2及びリセット信号生成部3の各々に供給する。パワーオンリセット部5は、電源スイッチ6による電源投入に応じて、図2に示す如きパルス状のパワーオンリセット信号RONを生成し、これをリセット信号生成部3に供給する。リセット信号生成部3は、パワーオンリセット信号RONに応じて、図2に示す如きパルス幅TRに亘り論理レベル0の状態を維持した後、論理レベル1の状態に遷移してこの論理レベル1の状態を維持するパルス状のシステムリセット信号RSを生成し、これをシステムクロック信号CKSに応じたタイミングで周辺機器1に供給する。尚、システムリセット信号RSにおける論理レベル0はリセット実行を促すものであり、論理レベル1はリセット解除を促すものである。周辺機器1に設けられているPLLPhaselockedloop回路10は、パッドPDを介して周辺機器1に入力されたシステムリセット信号RSが論理レベル0である間はリセット状態にある。尚、以降、外部端子、中継端子、入力又は出力バッファを含む接続部をパッドと称する。その後、かかるシステムリセット信号RSの論理レベル1への遷移に応じて、PLL回路10は、そのリセット状態を解除し、パッドPDを介して周辺機器1に入力されたシステムクロック信号CKSに位相同期した内部クロック信号CK1を生成する為の起動を開始する。この際、PLL回路10の起動中、つまり起動開始直後から図2に示す如き期間T1NGを経過するまでの間は、内部クロック信号CK1の位相は不安定な状態にある。そして、この期間T1NGの経過後、内部クロック信号CK1の位相は安定してシステムクロック信号CKSの位相に同期した状態、いわゆる位相ロック状態に遷移する。PLL回路10は、かかる内部クロック信号CK1を位相ロック検出回路11及び周辺信号処理部12に供給する。位相ロック検出回路11は、内部クロック信号CK1の位相がシステムクロック信号CKSの位相に合致しているか否か、つまり位相ロックしているか否かを検出し、位相ロックしている場合には論理レベル1、位相ロックしていない場合には論理レベル0のPLLロック信号PL1をアンドゲート13に供給する。よって、位相ロック検出回路11は、図2に示す如く、PLL回路10の起動開始直後は論理レベル0、引き続き期間T1NGが経過した時点で論理レベル0の状態から論理レベル1の状態に遷移するPLLロック信号PL1をアンドゲート13に供給する。アンドゲート13は、PLLロック信号PL1及びシステムリセット信号RSの論理積を求め、その論理積結果を起動状態信号BT1CLとして生成する。すなわち、アンドゲート13は、PLLロック信号PL1又はシステムリセット信号RSが論理レベル0となる場合にはPLL回路10が起動中であることを示す論理レベル0の起動状態信号BT1CL第1の起動状態信号を生成する一方、両者が共に論理レベル1である場合には起動完了を示す論理レベル1の起動状態信号BT1CL第2の起動状態信号を生成する。アンドゲート13は、かかる起動状態信号BT1CLを周辺信号処理部12に供給すると共に、これをパッドPDを介して外部出力してCPU2に供給する。周辺信号処理部12は、データ制御バス7を介してCPU2側から供給された各種情報データ及び処理命令に基づき、周辺機器1としての主機能を司る信号処理を情報データに施し、得られたデータ処理結果をデータ制御バス7を介してCPU2側に送出する。尚、周辺信号処理部12には、このデータ処理を内部クロック信号CK1に同期させる為のフリップフロップを含む同期化回路図示せぬと、データ処理の途中結果及び最終結果を保持する為のレジスタ図示せぬと、が含まれている。周辺信号処理部12は、起動状態信号BT1CLが論理レベル0の状態にある間、つまり図2に示すように、PLL回路10のリセット中及び起動中の期間に亘り、上記した同期化回路及びレジスタに保持されていた内容を初期値にリセットする。そして、起動状態信号BT1CLが論理レベル1の状態に遷移すると、そのリセット状態が解除される。つまり、この時点において周辺機器1の起動が完了し、以降、周辺機器1は上記した如きデータ処理が可能な通常動作状態となる。CPU2の内部に設けられているPLL回路20は、パッドPDを介してCPU2に入力された起動状態信号BT1CLが論理レベル0である間はリセット状態にある。その後、かかる起動状態信号BT1CLの論理レベル1への遷移に応じて、PLL回路20は、そのリセット状態を解除し、パッドPDを介してCPU2に入力されたシステムクロック信号CKSに位相同期した内部クロック信号CK2を生成する為の起動を開始する。この際、PLL回路20の起動中、つまり起動開始直後から図2に示す如き期間T2NGを経過するまでの間は、内部クロック信号CK2の位相は不安定な状態にある。そして、この期間T2NGの経過後、内部クロック信号CK2の位相は安定してシステムクロック信号CKSの位相に同期した状態、いわゆるロック状態に遷移する。PLL回路20は、かかる内部クロック信号CK2を位相ロック検出回路21及びCPUコア部22に供給する。位相ロック検出回路21は、内部クロック信号CK2の位相がシステムクロック信号CKSの位相に合致しているか否か、つまり位相ロックしているか否かを検出し、位相ロックしている場合には論理レベル1、位相ロックしていない場合には論理レベル0のPLLロック信号PL2をアンドゲート23に供給する。例えば、位相ロック検出回路21は、単位期間毎に、システムクロック信号CKSのクロックパルス数と、内部クロック信号CK2のクロックパルスの数とを測定し、両クロックパルス数同士の比が所定比率と一致する回数が所定回数以上に亘り連続した場合に、ロックしていることを表す論理レベル1のPLLロック信号PL2をアンドゲート23に供給する。よって、位相ロック検出回路21は、図2に示す如く、PLL回路20の起動開始直後は論理レベル0、引き続き期間T2NGが経過した時点で論理レベル0の状態から論理レベル1の状態に遷移するPLLロック信号PL2をアンドゲート23に供給する。アンドゲート23は、PLLロック信号PL2及びシステムリセット信号RSの論理積を求め、その論理積結果を起動状態信号BT2CLとして生成する。すなわち、アンドゲート23は、PLLロック信号PL2又は起動状態信号BT1CLが論理レベル0となる場合にはPLL回路20が起動中であることを示す論理レベル0の起動状態信号BT2CL第1の起動状態信号を生成する一方、両者が共に論理レベル1である場合には起動完了を示す論理レベル1の起動状態信号BT2CL第2の起動状態信号を生成する。アンドゲート23は、かかる起動状態信号BT2CLをCPUコア部22に供給する。中央信号処理部としてのCPUコア部22は、データ制御バス7に接続されているROM図示せぬに格納されているプログラムに従った制御を内部クロック信号CK2に同期したタイミングで実行し、この際得られた各種情報データ及び処理命令を、データ制御バス7を介して周辺機器1に送出する。尚、CPUコア部22は、命令デコーダ、プログラムカウンタ、レジスタ、メモリ、演算部及び制御部図示せぬを含み、上記した起動状態信号BT2CLが論理レベル0の状態にある間、つまりPLL回路20のリセット中及び起動中の期間に亘り、上記したプログラムカウンタ、レジスタ及びメモリに保持されていた内容を初期値にリセットする。そして、起動状態信号BT2CLが論理レベル0から論理レベル1の状態に遷移した時点で、CPUコア部22のリセット状態が解除される。つまり、この時点においてCPU2の起動が完了し、以降、CPU2は上記した如き周辺機器1に対する制御が可能な通常動作状態となる。以下に、図1に示す情報処理システムにおける電源投入時のリセットシーケンスについて、図2を参照しつつ説明する。周辺機器1内では、先ず、システムリセット信号RSがリセットを促す論理レベル0の状態にある間に亘りPLL回路10がリセットされる。その後、システムリセット信号RSが論理レベル1の状態に遷移すると、PLL回路10に対するリセットが解除され、引き続きPLL回路10は、外部入力されたシステムクロック信号CKSに位相同期した内部クロック信号CK1を生成する為の起動を開始する。このPLL回路10の起動中期間T1NGは、内部クロック信号CK1の位相は不安定な状態にあるが、起動完了後、内部クロック信号CK1の位相は安定してシステムクロック信号CKSの位相に同期した状態、いわゆる位相ロック状態に遷移する。これにより、図2に示す如く、PLLロック信号PL1が論理レベル0の状態から、位相ロック状態にあることを示す論理レベル1に遷移する。また、周辺機器1内では、システムリセット信号RSが論理レベル0の状態にある間、又はPLLロック信号PL1が論理レベル0の状態にある間、つまりPLL回路10が起動中T1NGであるが故に内部クロック信号CK1が位相ロックしていない状態にある間は、論理レベル0の起動状態信号BT1CLが生成される。この論理レベル0の起動状態信号BT1CLに応じて周辺機器1の中核となる周辺信号処理部12がリセットされる。一方、システムリセット信号RSがリセット解除を促す論理レベル1の状態に遷移し、且つPLLロック信号PL1が論理レベル1の状態にある間、つまり内部クロック信号CK1が位相ロック状態にある場合には、PLL回路10の起動が完了したことを表す論理レベル1の起動状態信号BT1CLが生成される。かかる論理レベル1の起動状態信号BT1CLに応じて上記した周辺信号処理部12に対するリセットが解除され、周辺信号処理部12は通常のデータ処理が可能な状態に移行する。よって、周辺信号処理部12は、例えシステムリセット信号RSがリセットの解除を促す論理レベル1の状態に遷移しても、PLL回路10で生成された内部クロック信号CK1が不安定な状態にある間T1NGは、リセット状態に維持される。これにより、PLL回路10の起動直後に生成された不安定な内部クロック信号CK1による、周辺信号処理部12の誤動作が防止される。また、図1に示される情報処理システムでは、周辺機器1に搭載されているPLL回路10の起動完了状態を示す起動状態信号BT1CLをCPU2側に供給し、この起動状態信号BT1CLによってCPU2を以下の如くリセットするようにしている。すなわち、CPU2内では、起動状態信号BT1CLが論理レベル0の状態にある間、つまり、システムリセット信号RSがリセットを促す論理レベル0の状態にある間TR及び周辺機器1の内部クロック信号CK1が不安定な状態にある間T1NGにおいて、PLL回路20がリセットされる。その後、周辺機器1内の内部クロック信号CK1が位相ロック状態に遷移すると、図2に示す如く、PLL回路20のリセットが解除され、引き続きPLL回路20は、外部入力されたシステムクロック信号CKSに位相同期した内部クロック信号CK2を生成すべき起動を開始する。このPLL回路20の起動中期間T2NGは、内部クロック信号CK2の位相は不安定な状態にあるが、起動完了後、内部クロック信号CK2の位相は安定してシステムクロック信号CKSの位相に同期した状態、いわゆる位相ロック状態に遷移する。これにより、図2に示す如く、PLLロック信号PL2が論理レベル0の状態から、このPLL回路20が位相ロック状態にあることを示す論理レベル1に遷移する。この際、起動状態信号BT1CLが論理レベル0の状態にある間、又はPLLロック信号PL2が論理レベル0の状態にある間、つまりPLL回路20が起動中T2NGであるが故に内部クロック信号CK2が位相ロックしていない状態にある間は、論理レベル0の起動状態信号BT2CLが生成される。この論理レベル0の起動状態信号BT2CLに応じてCPU2の中核となるCPUコア部22がリセットされる。一方、起動状態信号BT1CLが周辺機器1側のPLL回路10の起動完了を表す論理レベル1の状態にあり、且つPLLロック信号PL2が論理レベル1の状態にある間は、PLL回路20の起動が完了したことを表す論理レベル1の起動状態信号BT2CLが生成される。かかる論理レベル1の起動状態信号BT2CLに応じて上記したCPUコア部22に対するリセットが解除される。よって、CPUコア部22は、例えシステムリセット信号RSがリセットの解除を促す論理レベル1の状態に遷移しても、周辺機器1及びCPU2各々のPLL回路10、20で生成された内部クロック信号CK1、CK2が不安定な状態にある間T1NGT2NGはリセット状態に維持される。これにより、PLL回路20の起動直後に生成された不安定な内部クロック信号CK2による、CPUコア部22の誤動作が防止される。また、図1に示す情報処理システムでは、上記した如き起動状態信号BT1CLに応じて、CPU2に搭載されているPLL回路20を起動させ、このPLL回路20の起動完了後にCPUコア部22のリセットを解除するようにしている。よって、システムリセット信号RSに応じて周辺機器1及びCPU2をリセットするにあたり、図2に示す如く、周辺機器1及びCPU2の順に且つ夫々のPLL回路の動作が安定してから順次、リセットを解除することが可能となる。更に、かかるリセットシーケンスによれば、各PLL回路の起動完了をもって直ちに周辺機器1及びCPU2のリセットが解除されるので、周辺機器及びCPU夫々の起動時間として想定される想定起動時間にマージン期間を加味した時間経過をもって順次リセットを解除して行く場合に比して、システム全体の起動時間が短縮される。また、かかるリセットシーケンスを実現する為に、各機能モジュール内に位相ロック検出回路及びアンドゲートを付加するだけで良いので、各機能モジュール内にウオッチドッグタイマ及び監視信号生成回路を設けるようにした情報処理システムに比してシステム全体を小規模化することが可能となる。図3は、図1に示される情報処理システムの変形例を示すブロック図である。尚、図3に示す構成では、CPU2内に設けられている2入力のアンドゲート23に代えて3入力のアンドゲート24を採用し、リセット信号生成部3から送出されたシステムリセット信号RSを外部入力する為のパッドPDをCPU2に設けたものである。この際、周辺機器1で生成された起動状態信号BT1CLに代えてシステムリセット信号RSで直にPLL回路20をリセットすると共に、アンドゲート24によってシステムリセット信号RS、起動状態信号BT1CL及びPLLロック信号PL2の論理積結果を起動状態信号BT2CLとする点を除く他の構成は図1に示すものと同一である。以下に、図3に示す構成による動作について、図4を参照しつつ説明する。尚、図4に示すように、周辺機器1内での動作及びその作用効果は、図3に示されるものと同一であるので、以下に、CPU2内での動作のみ説明する。すなわち、図3に示される情報処理システムにおけるCPU2では、周辺機器1で生成された起動状態信号BT1CLと共に、リセット信号生成部3で生成されたシステムリセット信号RSを外部入力し、両信号に応じてCPU2を以下の如くリセットするようにしている。CPU2内において、先ず、システムリセット信号RSがリセットを促す論理レベル0の状態にある間TRにPLL回路20がリセットされる。その後、図4に示す如くシステムリセット信号RSが論理レベル1の状態に遷移すると、PLL回路20に対するリセットが解除され、引き続きPLL回路20は、外部入力されたシステムクロック信号CKSに位相同期した内部クロック信号CK2を生成すべき起動を開始する。このPLL回路20の起動中期間T2NGは、内部クロック信号CK2の位相は不安定な状態にあるが、起動完了後、内部クロック信号CK2の位相は安定してシステムクロック信号CKSの位相に同期した状態、いわゆる位相ロック状態に遷移する。これにより、図4に示す如く、PLLロック信号PL2が論理レベル0の状態から、位相ロック状態にあることを示す論理レベル1の状態に遷移する。また、CPU2内では、システムリセット信号RSが論理レベル0となる場合TR、又は起動状態信号BT1CLが論理レベル0となる場合T1NG、又はPLLロック信号PL2が論理レベル0となる場合に、図4に示す如き論理レベル0の起動状態信号BT2CLが生成される。この論理レベル0の起動状態信号BT2CLに応じて、CPU2の中核となるCPUコア部22がリセットされる。その後、システムリセット信号RSがリセット解除を促す論理レベル1に遷移し、起動状態信号BT1CLがPLL回路10の起動完了状態を示す論理レベル1となり且つ起動状態信号BT2CLがPLL回路20の起動完了状態を示す論理レベル1となった場合に、図4に示す如く起動状態信号BT2CLが論理レベル0から論理レベル1に遷移する。かかる論理レベル1の起動状態信号BT2CLに応じて上記したCPUコア部22に対するリセットが解除され、CPUコア部22は通常動作が可能な状態に移行する。よって、CPUコア部22は、例えシステムリセット信号RSがリセットの解除を促す論理レベル1の状態に遷移しても、周辺機器1及びCPU2各々のPLL回路10、20で生成された内部クロック信号CK1、CK2が不安定な状態にある間はリセット状態に維持される。これにより、PLL回路20の起動直後に生成された不安定な内部クロック信号CK2による、CPUコア部22の誤動作が防止される。また、図3に示す情報処理システムでは、図1に示す構成と同様に、周辺機器1及びCPU2各々内に設けた位相ロック検出回路11、21によってPLL回路10、20の動作が安定しているか否かを検出し、その検出結果に基づいて夫々のリセット状態を解除して行くようにしている。よって、周辺機器及びCPU各々の起動時間として想定される想定起動時間にマージン期間を加味した時間の経過をもって順次、リセットを解除して行く場合に比して、システム全体の起動期間を短縮させることが可能となる。更に、周辺機器及びCPU各々内に、ウオッチドッグタイマ及び監視信号生成回路を設ける場合に比して回路規模を小規模化することが可能となる。更に、図3に示す情報処理システムでは、周辺機器1のPLL回路10の起動が完了し、且つCPU2のPLL回路20の起動が完了した場合に、CPUコア部22に対するリセットを解除するようにしている。よって、システムリセット信号RSに応じて周辺機器1及びCPU2をリセットするにあたり、図4に示す如く、必ず周辺機器1及びCPU2の順に、且つ夫々のPLL回路の動作が安定してから順次、リセットが解除されることになる。この際、図3に示す構成では、論理レベル0のシステムリセット信号RSに応じて周辺機器1のPLL回路10及びCPU2のPLL回路20を共にリセットし、論理レベル1のシステムリセット信号RSに応じて、これらPLL回路10及び20のリセット状態を同時に解除するようにしている。よって、図1に示す構成を採用した場合に比して、リセット開始からPLL回路20の起動完了までに費やされる時間が短縮されるので、システム全体の起動期間を更に短縮させることが可能となる。尚、図1及び図3に示す実施例では、情報処理システムに搭載されている機能モジュールとして単一の周辺機器1及びCPU2を例にとってその接続形態を示しているが、図5に示す如く複数の周辺機器11~1nnは2以上の整数及びCPU2を直列に多段接続する場合にも同様な効果を奏することができる。要するに、本発明においては、夫々が、システムクロック信号CKSに位相同期した内部クロック信号CK1、CK2を生成するPLL回路10、20及びこの内部クロック信号に同期して動作する信号処理部12、22を含む複数の機能モジュール11~1n、2を備えた情報処理システムを、以下の如くリセットするものである。この際、複数の機能モジュールの内の1の機能モジュール1には、PLL回路10で生成された内部クロック信号CK1がシステムクロック信号に対して位相ロック状態にあるか否かを検出しその検出結果を示す第1PLLロック信号PL1を生成する第1ロック検出部11が含まれている。更に、この1の機能モジュール1には、以下の如き第1リセット制御部アンドゲート13が含まれている。第1リセット制御部13は、システムリセット信号がリセットを促す状態にある場合又は第1PLLロック信号が位相ロック状態にないことを示す場合には起動中を示す第1の起動状態信号BT1CLを生成してこれを他の機能モジュール2に供給する。一方、システムリセット信号がリセット解除を促す状態に有り且つ第1PLLロック信号が位相ロック状態を示す場合には、第1リセット制御部13は、起動完了を示す第2の起動状態信号BT1CLを生成してこれを他の機能モジュール2に供給すると共に信号処理部12に対するリセットを解除する。一方、他の機能モジュール2には、PLL回路20で生成された内部クロック信号CK2がシステムクロック信号に対して位相ロック状態にあるか否かを検出しその検出結果を示す第2PLLロック信号CK2を生成する第2ロック検出部21が含まれている。更に、他の機能モジュール2には、以下の如き第2リセット制御部アンドゲート23、24が含まれている。第2リセット制御部アンドゲート23、24は、上記した1の機能モジュール1から起動中を示す第1の起動状態信号が供給されている場合又は第2PLLロック信号が位相ロック状態にないことを示す場合には信号処理部22をリセットせしめる信号BT2CLを生成する。一方、上記した1の機能モジュールから起動完了を示す第2の起動状態信号が供給されており且つ第2PLLロック信号が位相ロック状態を示す場合には、第2リセット制御部は、信号処理部22に対するリセットを解除せしめる信号BT2CLを生成する。かかる構成において、上記した1の機能モジュール1では、先ず、システムリセット信号に応じてPLL回路10及び信号処理部12をリセットした後にこのPLL回路10に対するリセットのみを解除する。そして、このリセット解除後にPLL回路10で生成された内部クロック信号CK1がシステムクロック信号に位相ロックしていない場合には起動中を示す第1の起動状態信号BT1CLを他の機能モジュール2に供給する。一方、位相ロックしている場合には起動完了を示す第2の起動状態信号BT1CLをこの他の機能モジュールに供給すると共に信号処理部12に対するリセットを解除する。他の機能モジュール2では、起動中を示す第1の起動状態信号BT1CLに応じてPLL回路20及び信号処理部22をリセットする。そして、起動完了を示す第2の起動状態信号BT1CLに応じてPLL回路20に対するリセットのみを解除し、このリセット解除後に、当該PLL回路によって生成された内部クロック信号CK2がシステムクロック信号に位相ロックしたときに信号処理部22に対するリセットを解除するのである。