"半導体基板上に第1の絶縁層と浮遊ゲートと第2の絶縁層と制御ゲートとを順に積層してなるフラッシュメモリセルが複数直列に接続されたメモリセルユニットを複数有するフラッシュメモリセルアレイと、前記複数のフラッシュメモリセルの制御ゲートにそれぞれ接続された複数のワード線と、複数の前記メモリセルユニットのそれぞれの一端に接続された複数のビット線と、を有するフラッシュメモリを制御するメモリコントローラであって、前記フラッシュメモリセルが閾値電圧の低い状態から高い状態に変化することによるビットエラーが前記フラッシュメモリに多く生じていると推定される条件として予め定められた多ビットエラー推定条件が成立したときに、前記複数のワード線のうちの少なくとも一つと前記ビット線との間の電圧差が、前記第2の絶縁層から前記制御ゲートに電子が注入される電圧差として予め定められた所定の電圧差以上になるよう、前記フラッシュメモリを制御する電圧印加制御を実行する電圧印加制御部を備えるメモリコントローラ。請求項1記載のメモリコントローラであって、前記電圧印加制御は、前記フラッシュメモリセルにデータを書き込む際に前記ビット線に印加する2つの電圧のうち高いほうの電圧以上の電圧が前記複数のビット線に印加され、前記フラッシュメモリセルにデータを書き込む際に前記データを書き込むべきメモリセルのワード線に印加する電圧が前記複数のワード線のうちの少なくとも一つに印加されるよう、前記フラッシュメモリを制御する制御であるメモリコントローラ。請求項1または2記載のメモリコントローラであって、前記フラッシュメモリへのデータの書き込みを要求する書き込み要求信号が入力されたときには、前記フラッシュメモリへ書き込むべき書き込みデータに含まれる前記フラッシュメモリセルの閾値電圧が低い状態に対応するデータである低閾値データの個数を記憶すると共に前記フラッシュメモリに前記書き込みデータが記憶されるよう前記フラッシュメモリを制御し、前記フラッシュメモリからのデータの読み出しを要求する読み出し要求信号が入力されたときには、前記フラッシュメモリからデータが読み出されるよう前記フラッシュメモリを制御するデータ記憶制御部、を備え、前記多ビットエラー推定条件は、前記フラッシュメモリから読み出された低閾値データの個数が前記データ記憶制御部に記憶されている低閾値データの個数未満であることであるメモリコントローラ。請求項3記載のメモリコントローラであって、前記データ記憶制御部は、前記書き込み要求信号が入力されたときには、前記書き込みデータを所定の誤り訂正符号に符号化し、該符号化したデータが前記フラッシュメモリに書き込まれるよう前記フラッシュメモリを制御し、前記読み出し要求信号が入力されたときに前記フラッシュメモリから読み出された読み出しデータのうちビット反転エラーが生じているビットエラー数が誤りを訂正可能なビットエラー数の上限値以下であるときには前記所定の誤り訂正符号として誤り訂正すると共に復号し、前記読み出し要求信号が入力されたときに前記ビットエラー数が前記上限値を超えているときには誤り訂正失敗信号を出力し、前記多ビットエラー推定条件は、前記誤り訂正失敗信号が入力されたときに前記フラッシュメモリから読み出された低閾値データの個数が前記書き込み制御部に記憶されている低閾値データの個数未満であることであるメモリコントローラ。半導体基板上に第1の絶縁層と浮遊ゲートと第2の絶縁層と制御ゲートとを順に積層してなるフラッシュメモリセルが複数直列に接続されたメモリセルユニットを複数有するフラッシュメモリセルアレイと、前記複数のフラッシュメモリセルの制御ゲートにそれぞれ接続された複数のワード線と、複数の前記メモリセルユニットのそれぞれの一端に接続された複数のビット線と、を有するフラッシュメモリを制御するメモリコントローラであって、前記フラッシュメモリセルが閾値電圧の高い状態から低い状態に変化することによるビットエラーが前記フラッシュメモリに多く生じていると推定される条件として予め定められた多ビットエラー推定条件が成立したときに、前記複数のワード線のうちの少なくとも一つと前記ビット線との間の電圧差が、前記半導体基板から前記浮遊ゲートに電子が注入される電圧差として予め定められた所定の電圧差以上になるよう、前記フラッシュメモリを制御する電圧印加制御を実行する電圧印加制御部を備えるメモリコントローラ。請求項5記載のメモリコントローラであって、前記電圧印加制御は、前記フラッシュメモリセルからデータを読み出す際に前記ビット線に印加される電圧より低い電圧が前記複数のビット線のうちの少なくとも一つに印加され、前記フラッシュメモリセルからデータを読み出す際に前記フラッシュメモリセルが記憶しているデータに拘わらずオンする電圧として予め定められたオン電圧が前記複数のワード線の一つに印加されるよう、前記フラッシュメモリを制御する制御であるを備えるメモリコントローラ。請求項5または6記載のメモリコントローラであって、前記フラッシュメモリへのデータの書き込みを要求する書き込み要求信号が入力されたときには、前記フラッシュメモリへ書き込むべき書き込みデータに含まれる前記フラッシュメモリセルの閾値電圧の低い状態に対応する低閾値データの個数を記憶すると共に前記フラッシュメモリに前記書き込みデータが記憶されるよう前記フラッシュメモリを制御し、前記フラッシュメモリからのデータの読み出しを要求する読み出し要求信号が入力されたときには、前記フラッシュメモリからデータが読み出されるよう前記フラッシュメモリを制御するデータ記憶制御部、を備え、前記多ビットエラー推定条件は、前記フラッシュメモリから読み出され低閾値データの個数が前記データ記憶制御部に記憶されている低閾値データの個数を超えていることであるメモリコントローラ。請求項7記載のメモリコントローラであって、前記データ記憶制御部は、前記書き込み要求信号が入力されたときには、前記書き込みデータを所定の誤り訂正符号に符号化し、該符号化したデータが前記フラッシュメモリに書き込まれるよう前記フラッシュメモリを制御し、前記読み出し要求信号が入力されたときに前記フラッシュメモリから読み出された読み出しデータのうちビット反転エラーが生じているビットエラー数が誤りを訂正可能なビットエラー数の上限値以下であるときには前記所定の誤り訂正符号として誤り訂正すると共に復号し、前記読み出し要求信号が入力されたときに前記ビットエラー数が前記上限値を超えているときには誤り訂正失敗信号を出力し、前記多ビットエラー推定条件は、前記誤り訂正失敗信号が入力されたときに前記フラッシュメモリから読み出された低閾値データの個数が前記書き込み制御部に記憶されている低閾値データの個数を超えていることであるメモリコントローラ。請求項1または5記載のメモリコントローラであって、前記多ビットエラー推定条件は、予め定められた所定時間が経過したことであるメモリコントローラ。半導体基板上に第1の絶縁層と浮遊ゲートと第2の絶縁層と制御ゲートとを順に積層してなるフラッシュメモリセルが複数直列に接続されたメモリセルユニットを複数有するフラッシュメモリセルアレイと、前記複数のフラッシュメモリセルの制御ゲートにそれぞれ接続された複数のワード線と、複数の前記メモリセルユニットのそれぞれの一端に接続された複数のビット線と、を有するフラッシュメモリと、前記フラッシュメモリを制御する請求項1から9のいずれか一つの請求項に記載のメモリコントローラと、を備えるフラッシュメモリシステム。半導体基板上に第1の絶縁層と浮遊ゲートと第2の絶縁層と制御ゲートとを順に積層してなるフラッシュメモリセルが複数直列に接続されたメモリセルユニットを複数有するフラッシュメモリセルアレイと、前記複数のフラッシュメモリセルの制御ゲートにそれぞれ接続された複数のワード線と、複数の前記メモリセルユニットのそれぞれの一端に接続された複数のビット線と、を有するフラッシュメモリを制御するフラッシュメモリの制御方法であって、前記フラッシュメモリセルが閾値電圧の低い状態から高い状態に変化することによるビットエラーが前記フラッシュメモリに多く生じていると推定される条件として予め定められた多ビットエラー推定条件が成立したときに、前記複数のワード線のうちの少なくとも一つと前記ビット線との間の電圧差が、前記第2の絶縁層から前記浮遊ゲートに電子が注入される電圧差として予め定められた所定の電圧差以上になるよう、前記フラッシュメモリを制御する電圧印加制御を実行する電圧印加制御ステップを備えるフラッシュメモリの制御方法。請求項11記載のフラッシュメモリの制御方法であって、前記電圧印加制御は、前記フラッシュメモリセルにデータを書き込む際に前記ビット線に印加する2つの電圧のうち高いほうの電圧以上の電圧が前記複数のビット線に印加され、前記フラッシュメモリセルにデータを書き込む際に前記データを書き込むべきメモリセルのワード線に印加する電圧が前記複数のワード線のうちの少なくとも一つに印加されるよう、前記フラッシュメモリを制御する制御であるフラッシュメモリの制御方法。請求項11または12記載のフラッシュメモリの制御方法であって、前記フラッシュメモリへのデータの書き込みを要求する書き込み要求信号が入力されたときには、前記フラッシュメモリへ書き込むべき書き込みデータに含まれる前記フラッシュメモリセルの閾値電圧が低い状態に対応するデータである低閾値データの個数を記憶すると共に前記フラッシュメモリに前記書き込みデータが記憶されるよう前記フラッシュメモリを制御し、前記フラッシュメモリからのデータの読み出しを要求する読み出し要求信号が入力されたときには、前記フラッシュメモリからデータが読み出されるよう前記フラッシュメモリを制御するデータ記憶制御ステップ、を備え、前記電圧印加制御ステップは、前記フラッシュメモリから読み出された低閾値データの個数が前記データ記憶制御部に記憶されている低閾値データの個数未満であるときに、前記電圧印加制御を実行するステップであるフラッシュメモリの制御方法。半導体基板上に第1の絶縁層と浮遊ゲートと第2の絶縁層と制御ゲートとを順に積層してなるフラッシュメモリセルが複数直列に接続されたメモリセルユニットを複数有するフラッシュメモリセルアレイと、前記複数のフラッシュメモリセルの制御ゲートにそれぞれ接続された複数のワード線と、複数の前記メモリセルユニットのそれぞれの一端に接続された複数のビット線と、を有するフラッシュメモリを制御するフラッシュメモリの制御方法であって、前記フラッシュメモリセルが閾値電圧の高い状態から低い状態に変化することによるビットエラーが前記フラッシュメモリに多く生じていると推定される条件として予め定められた多ビットエラー推定条件が成立したときに、前記複数のワード線のうちの少なくとも一つと前記ビット線との間の電圧差が、前記半導体基板から前記浮遊ゲートに電子が注入される電圧差として予め定められた所定の電圧差以上になるよう、前記フラッシュメモリを制御する電圧印加制御を実行する電圧印加制御ステップを備えるフラッシュメモリの制御方法。請求項14記載のフラッシュメモリの制御方法であって、前記電圧印加制御は、前記フラッシュメモリセルからデータを読み出す際に前記ビット線に印加される電圧より低い電圧が前記複数のビット線のうちの少なくとも一つに印加され、前記フラッシュメモリセルからデータを読み出す際に前記フラッシュメモリセルが記憶しているデータに拘わらずオンする電圧として予め定められたオン電圧が前記複数のワード線に印加されるよう、前記フラッシュメモリを制御する制御であるフラッシュメモリの制御方法。請求項14または15記載のフラッシュメモリの制御方法であって、前記フラッシュメモリへのデータの書き込みを要求する書き込み要求信号が入力されたときには、前記フラッシュメモリへ書き込むべき書き込みデータに含まれる前記フラッシュメモリセルの閾値電圧が低い状態に対応するデータである低閾値データの個数を記憶すると共に前記フラッシュメモリに前記書き込みデータが記憶されるよう前記フラッシュメモリを制御し、前記フラッシュメモリからのデータの読み出しを要求する読み出し要求信号が入力されたときには、前記フラッシュメモリからデータが読み出されるよう前記フラッシュメモリを制御するデータ記憶制御ステップを備え、前記電圧印加制御ステップは、前記フラッシュメモリから読み出された低閾値データの個数が前記データ記憶制御部に記憶されている低閾値データの個数を超えているときに、前記電圧印加制御を実行するフラッシュメモリの制御方法。しかしながら、上述のメモリコントローラでは、フラッシュメモリのビットエラーの数が誤り訂正可能なビットエラーの数の上限を超えると、誤り訂正を行なうことができなくなり、データを正しく読み出すことができなくなる。したがって、ビットエラーの数を低減させることが望まれている。本発明のメモリコントローラ,フラッシュメモリシステムおよびフラッシュメモリの制御方法は、フラッシュメモリのビットエラーの数を低減させることを主目的とする。本発明のメモリコントローラ,フラッシュメモリシステムおよびフラッシュメモリの制御方法は、上述の主目的を達成するために以下の手段を採った。本発明の第1のメモリコントローラは、半導体基板上に第1の絶縁層と浮遊ゲートと第2の絶縁層と制御ゲートとを順に積層してなるフラッシュメモリセルが複数直列に接続されたメモリセルユニットを複数有するフラッシュメモリセルアレイと、前記複数のフラッシュメモリセルの制御ゲートにそれぞれ接続された複数のワード線と、複数の前記メモリセルユニットのそれぞれの一端に接続された複数のビット線と、を有するフラッシュメモリを制御するメモリコントローラであって、前記フラッシュメモリセルが閾値電圧の低い状態から高い状態に変化することによるビットエラーが前記フラッシュメモリに多く生じていると推定される条件として予め定められた多ビットエラー推定条件が成立したときに、前記複数のワード線のうちの少なくとも一つと前記ビット線との間の電圧差が、前記第2の絶縁層から前記制御ゲートに電子が注入される電圧差として予め定められた所定の電圧差以上になるよう、前記フラッシュメモリを制御する電圧印加制御を実行する電圧印加制御部を備えることを要旨とする。この本発明の第1のメモリコントローラでは、フラッシュメモリセルが閾値電圧の低い状態から高い状態に変化することによるビットエラーがフラッシュメモリに多く生じていると推定される条件として予め定められた多ビットエラー推定条件が成立したときに、複数のワード線のうちの少なくとも一つとビット線との間の電圧差が、第2の絶縁層から制御ゲートに電子が注入される電圧差として予め定められた所定の電圧差以上になるよう、フラッシュメモリを制御する電圧印加制御を実行する。電圧印加制御を実行すると、フラッシュメモリセルの閾値電圧が一時的に低下する。これは、第2の絶縁層に捕獲されていた電子が制御ゲートに移動するためだと考えられる。したがって、多ビットエラー推定条件が成立したときに、電圧印加制御を実行することにより、フラッシュメモリセルの閾値電圧を低下させることができ、閾値電圧が上昇することによりビットエラーが生じていたフラッシュメモリセルのビットエラーを修復することができる。これにより、フラッシュメモリのビットエラーの数を低減させることができる。こうした本発明の第1のメモリコントローラにおいて、前記電圧印加制御は、前記フラッシュメモリセルにデータを書き込む際に前記ビット線に印加する2つの電圧のうち高いほうの電圧以上の電圧が前記複数のビット線に印加され、前記フラッシュメモリセルにデータを書き込む際に前記データを書き込むべきメモリセルのワード線に印加する電圧が前記複数のワード線のうちの少なくとも一つに印加されるよう、前記フラッシュメモリを制御する制御であるものとすることもできる。こうすれば、複数のワード線のうちのフラッシュメモリセルにデータを書き込む際にデータを書き込むべきメモリセルのワード線に印加する電圧が印加されたワード線に接続されたフラッシュメモリセルの閾値電圧を低下させることができ、フラッシュメモリのビットエラーを修復して、フラッシュメモリのビットエラーの数を低減させることができる。また、本発明の第1のメモリコントローラにおいて、前記フラッシュメモリへのデータの書き込みを要求する書き込み要求信号が入力されたときには、前記フラッシュメモリへ書き込むべき書き込みデータに含まれる前記フラッシュメモリセルの閾値電圧が低い状態に対応するデータである低閾値データの個数を記憶すると共に前記フラッシュメモリに前記書き込みデータが記憶されるよう前記フラッシュメモリを制御し、前記フラッシュメモリからのデータの読み出しを要求する読み出し要求信号が入力されたときには、前記フラッシュメモリからデータが読み出されるよう前記フラッシュメモリを制御するデータ記憶制御部、を備え、前記多ビットエラー推定条件は、前記フラッシュメモリから読み出された低閾値データの個数が前記データ記憶制御部に記憶されている低閾値データの個数未満であるものとすることもできる。フラッシュメモリにビットエラーが生じていないときにはフラッシュメモリから読み出され低閾値データの個数とデータ記憶制御部に記憶されている低閾値データの個数とは等しいが、フラッシュメモリから読み出され低閾値データの個数がデータ記憶制御部に記憶されている低閾値データの個数未満であるときは、何らかの要因で、フラッシュメモリセルが閾値電圧の低い状態から高い状態に変化することによるビットエラーがフラッシュメモリに多く生じていると考えられる。こうした場合に、電圧印加制御を実行することにより、フラッシュメモリセルの閾値電圧を低下させてビットエラーの数を低減させることができる。この場合において、前記データ記憶制御部は、前記書き込み要求信号が入力されたときには、前記書き込みデータを所定の誤り訂正符号に符号化し、該符号化したデータが前記フラッシュメモリに書き込まれるよう前記フラッシュメモリを制御し、前記読み出し要求信号が入力されたときに前記フラッシュメモリから読み出された読み出しデータのうちビット反転エラーが生じているビットエラー数が誤りを訂正可能なビットエラー数の上限値以下であるときには前記所定の誤り訂正符号として誤り訂正すると共に復号し、前記読み出し要求信号が入力されたときに前記ビットエラー数が前記上限値を超えているときには誤り訂正失敗信号を出力し、前記多ビットエラー推定条件は、前記誤り訂正失敗信号が入力されたときに前記フラッシュメモリから読み出された低閾値データの個数が前記書き込み制御部に記憶されている低閾値データの個数未満であるものとすることもできる。ビットエラー数が上限値を超えているときには誤り訂正を行なうことができない。ビットエラー数が上限値を超えているときにフラッシュメモリから読み出された低閾値データの個数が書き込み制御部に記憶されている低閾値データの個数を超えているときには、フラッシュメモリセルの閾値電圧が高くなることによるビットエラーが多く生じているため、誤り訂正が行なえなくなっていると考えられる。こうした場合に、電圧印加制御を実行すれば、フラッシュメモリセルの閾値電圧を低下させてビットエラーの数を低減することができる。こうしてビットエラーの数を低減すると、再びフラッシュメモリから読み出してデータに対して誤り訂正と復号とを行なうことができるようになり、データの信頼性の向上を図ることができる。本発明の第2のメモリコントローラは、半導体基板上に第1の絶縁層と浮遊ゲートと第2の絶縁層と制御ゲートとを順に積層してなるフラッシュメモリセルが複数直列に接続されたメモリセルユニットを複数有するフラッシュメモリセルアレイと、前記複数のフラッシュメモリセルの制御ゲートにそれぞれ接続された複数のワード線と、複数の前記メモリセルユニットのそれぞれの一端に接続された複数のビット線と、を有するフラッシュメモリを制御するメモリコントローラであって、前記フラッシュメモリセルが閾値電圧の高い状態から低い状態に変化することによるビットエラーが前記フラッシュメモリに多く生じていると推定される条件として予め定められた多ビットエラー推定条件が成立したときに、前記複数のワード線のうちの少なくとも一つと前記ビット線との間の電圧差が、前記半導体基板から前記浮遊ゲートに電子が注入される電圧差として予め定められた所定の電圧差以上になるよう、前記フラッシュメモリを制御する電圧印加制御を実行する電圧印加制御部を備えることを要旨とする。この本発明の第2のメモリコントローラでは、フラッシュメモリセルが閾値電圧の高い状態から低い状態に変化することによるビットエラーがフラッシュメモリに多く生じていると推定される条件として予め定められた多ビットエラー推定条件が成立したときに、複数のワード線のうちの少なくとも一つとビット線との間の電圧差が、半導体基板から浮遊ゲートに電子が注入される電圧差として予め定められた所定の電圧差以上になるよう、フラッシュメモリを制御する電圧印加制御を実行するものとすることもできる。電圧印加制御を実行すると、フラッシュメモリセルの閾値電圧が徐々に上昇する。これは、電圧印加制御により半導体基板から浮遊ゲートに電子が入るためだと考えられる。したがって、電圧印加制御を実行することにより、フラッシュメモリセルの閾値電圧を上昇させることができ、閾値電圧が低下することによりビットエラーが生じていたフラッシュメモリセルのビットエラーを修復することができる。これにより、フラッシュメモリのビットエラーの数を低減させることができる。こうした本発明の第2のメモリコントローラにおいて、前記電圧印加制御は、前記フラッシュメモリセルからデータを読み出す際に前記ビット線に印加される電圧より低い電圧が前記複数のビット線のうちの少なくとも一つに印加され、前記フラッシュメモリセルからデータを読み出す際に前記フラッシュメモリセルが記憶しているデータに拘わらずオンする電圧として予め定められたオン電圧が前記複数のワード線の一つに印加されるよう、前記フラッシュメモリを制御する制御であるものとすることもできる。こうすれば、複数のワード線のうちのオン電圧が印加されたワード線に接続されたフラッシュメモリセルの閾値電圧を上昇させることができ、フラッシュメモリのビットエラーを修復して、フラッシュメモリのビットエラーの数を低減させることができる。また、本発明の第2のメモリコントローラにおいて、前記フラッシュメモリへのデータの書き込みを要求する書き込み要求信号が入力されたときには、前記フラッシュメモリへ書き込むべき書き込みデータに含まれる前記フラッシュメモリセルの閾値電圧の低い状態に対応する低閾値データの個数を記憶すると共に前記フラッシュメモリに前記書き込みデータが記憶されるよう前記フラッシュメモリを制御し、前記フラッシュメモリからのデータの読み出しを要求する読み出し要求信号が入力されたときには、前記フラッシュメモリからデータが読み出されるよう前記フラッシュメモリを制御するデータ記憶制御部、を備え、前記多ビットエラー推定条件は、前記フラッシュメモリから読み出され低閾値データの個数が前記データ記憶制御部に記憶されている低閾値データの個数を超えていることであるものとすることもできる。フラッシュメモリにビットエラーが生じていないときにはフラッシュメモリから読み出され低閾値データの個数とデータ記憶制御部に記憶されている低閾値データの個数とは等しいが、フラッシュメモリから読み出され低閾値データの個数がデータ記憶制御部に記憶されている低閾値データの個数を超えているときは、何らかの要因で、フラッシュメモリセルが閾値電圧の高い状態から低い状態に変化することによるビットエラーがフラッシュメモリに多く生じていると考えられる。こうした場合に、電圧印加制御を実行することにより、フラッシュメモリセルの閾値電圧を上昇させてビットエラーの数を低減させることができる。さらに、本発明の第2のメモリコントローラにおいて、前記データ記憶制御部は、前記書き込み要求信号が入力されたときには、前記書き込みデータを所定の誤り訂正符号に符号化し、該符号化したデータが前記フラッシュメモリに書き込まれるよう前記フラッシュメモリを制御し、前記読み出し要求信号が入力されたときに前記フラッシュメモリから読み出された読み出しデータのうちビット反転エラーが生じているビットエラー数が誤りを訂正可能なビットエラー数の上限値以下であるときには前記所定の誤り訂正符号として誤り訂正すると共に復号し、前記読み出し要求信号が入力されたときに前記ビットエラー数が前記上限値を超えているときには誤り訂正失敗信号を出力し、前記多ビットエラー推定条件は、前記誤り訂正失敗信号が入力されたときに前記フラッシュメモリから読み出された低閾値データの個数が前記書き込み制御部に記憶されている低閾値データの個数を超えていることであるものとすることもできる。ビットエラー数が上限値を超えているときには誤り訂正を行なうことができなくなる。ビットエラー数が上限値を超えているときにフラッシュメモリから読み出された低閾値データの個数が書き込み制御部に記憶されている低閾値データの個数を超えているときには、フラッシュメモリセルの閾値電圧が低くなることによるビットエラーが多く生じているため、誤り訂正が行ななくなっていると考えられる。こうした場合に、電圧印加制御を実行すれば、フラッシュメモリセルの閾値電圧を低下させてビットエラーの数を低減することができる。こうしてビットエラーの数を低減すると、再びフラッシュメモリから読み出してデータに対して誤り訂正と復号とを行なうことができるようになり、データの信頼性の向上を図ることができる。また、多ビットエラー推定条件が成立したときに電圧印加制御を実行する態様の本発明の第1または第2のメモリコントローラにおいて、多ビットエラー推定条件は、予め定められた所定時間が経過したことであるものとすることもできる。フラッシュメモリにおいて、フラッシュメモリセルが閾値電圧の低い状態から高い状態に変化することによるビットエラーやフラッシュメモリセルが閾値電圧の高い状態から低い状態に変化することによるビットエラーは、時間の経過とともに増加していくと考えられる。したがって、多ビットエラー推定条件は、予め定められた所定時間が経過したものとして、電圧印加制御を実行することにより、ビットエラーを修復することができ、フラッシュメモリのビットエラーの数を低減させることができる。本発明のフラッシュメモリシステムは、半導体基板上に第1の絶縁層と浮遊ゲートと第2の絶縁層と制御ゲートとを順に積層してなるフラッシュメモリセルが複数直列に接続されたメモリセルユニットを複数有するフラッシュメモリセルアレイと、前記複数のフラッシュメモリセルの制御ゲートにそれぞれ接続された複数のワード線と、複数の前記メモリセルユニットのそれぞれの一端に接続された複数のビット線と、を有するフラッシュメモリと、前記フラッシュメモリを制御する上述したいずれかの態様の本発明の第1のメモリコントローラ、即ち、基本的には、半導体基板上に第1の絶縁層と浮遊ゲートと第2の絶縁層と制御ゲートとを順に積層してなるフラッシュメモリセルが複数直列に接続されたメモリセルユニットを複数有するフラッシュメモリセルアレイと、前記複数のフラッシュメモリセルの制御ゲートにそれぞれ接続された複数のワード線と、複数の前記メモリセルユニットのそれぞれの一端に接続された複数のビット線と、を有するフラッシュメモリを制御するメモリコントローラであって、前記フラッシュメモリセルが閾値電圧の低い状態から高い状態に変化することによるビットエラーが前記フラッシュメモリに多く生じていると推定される条件として予め定められた多ビットエラー推定条件が成立したときに、前記複数のワード線のうちの少なくとも一つと前記ビット線との間の電圧差が、前記第2の絶縁層から前記制御ゲートに電子が注入される電圧差として予め定められた所定の電圧差以上になるよう、前記フラッシュメモリを制御する電圧印加制御を実行する電圧印加制御部を備えるメモリコントローラ、または、前記フラッシュメモリを制御する上述したいずれかの態様の本発明の第2のメモリコントローラ、即ち、基本的には、半導体基板上に第1の絶縁層と浮遊ゲートと第2の絶縁層と制御ゲートとを順に積層してなるフラッシュメモリセルが複数直列に接続されたメモリセルユニットを複数有するフラッシュメモリセルアレイと、前記複数のフラッシュメモリセルの制御ゲートにそれぞれ接続された複数のワード線と、複数の前記メモリセルユニットのそれぞれの一端に接続された複数のビット線と、を有するフラッシュメモリを制御するメモリコントローラであって、前記フラッシュメモリセルが閾値電圧の高い状態から低い状態に変化することによるビットエラーが前記フラッシュメモリに多く生じていると推定される条件として予め定められた多ビットエラー推定条件が成立したときに、前記複数のワード線のうちの少なくとも一つと前記ビット線との間の電圧差が、前記半導体基板から前記浮遊ゲートに電子が注入される電圧差として予め定められた所定の電圧差以上になるよう、前記フラッシュメモリを制御する電圧印加制御を実行する電圧印加制御部を備えるメモリコントローラと、を備えることを要旨とする。こうした本発明のフラッシュメモリシステムは、上述したいずれかの態様の本発明の第1または第2のメモリコントローラを備えているから、本発明の第1または第2のメモリコントローラの奏する効果、即ち、フラッシュメモリのビットエラーの数を低減させることができる効果などと同様の効果を奏する。本発明の第1のフラッシュメモリの制御方法は、半導体基板上に第1の絶縁層と浮遊ゲートと第2の絶縁層と制御ゲートとを順に積層してなるフラッシュメモリセルが複数直列に接続されたメモリセルユニットを複数有するフラッシュメモリセルアレイと、前記複数のフラッシュメモリセルの制御ゲートにそれぞれ接続された複数のワード線と、複数の前記メモリセルユニットのそれぞれの一端に接続された複数のビット線と、を有するフラッシュメモリを制御するフラッシュメモリの制御方法であって、前記フラッシュメモリセルが閾値電圧の低い状態から高い状態に変化することによるビットエラーが前記フラッシュメモリに多く生じていると推定される条件として予め定められた多ビットエラー推定条件が成立したときに、前記複数のワード線のうちの少なくとも一つと前記ビット線との間の電圧差が、前記第2の絶縁層から前記浮遊ゲートに電子が注入される電圧差として予め定められた所定の電圧差以上になるよう、前記フラッシュメモリを制御する電圧印加制御を実行する電圧印加制御ステップを備えることを要旨とする。この本発明の第1のフラッシュメモリの制御方法では、フラッシュメモリセルが閾値電圧の低い状態から高い状態に変化することによるビットエラーがフラッシュメモリに多く生じていると推定される条件として予め定められた多ビットエラー推定条件が成立したときに、複数のワード線のうちの少なくとも一つとビット線との間の電圧差が、第2の絶縁層から制御ゲートに電子が注入される電圧差として予め定められた所定の電圧差以上になるよう、フラッシュメモリを制御する電圧印加制御を実行する。電圧印加制御を実行すると、フラッシュメモリセルの閾値電圧が一時的に低下する。これは、第2の絶縁層に捕獲されていた電子が制御ゲートに移動するためだと考えられる。したがって、多ビットエラー推定条件が成立したときに、電圧印加制御を実行することにより、フラッシュメモリセルの閾値電圧を低下させることができ、閾値電圧が上昇することによりビットエラーが生じていたフラッシュメモリセルのビットエラーを修復することができる。これにより、フラッシュメモリのビットエラーの数を低減させることができる。こうした本発明の第1のフラッシュメモリの制御方法において、前記電圧印加制御は、前記フラッシュメモリセルにデータを書き込む際に前記ビット線に印加する2つの電圧のうち高いほうの電圧以上の電圧が前記複数のビット線に印加され、前記フラッシュメモリセルにデータを書き込む際に前記データを書き込むべきメモリセルのワード線に印加する電圧が前記複数のワード線のうちの少なくとも一つに印加されるよう、前記フラッシュメモリを制御する制御であるものとすることもできる。こうすれば、複数のワード線のうちのオン電圧が印加されたワード線に接続されたフラッシュメモリセルの閾値電圧を上昇させることができ、フラッシュメモリのビットエラーを修復して、フラッシュメモリのビットエラーの数を低減させることができる。こうした本発明の第1のフラッシュメモリの制御方法において、前記フラッシュメモリへのデータの書き込みを要求する書き込み要求信号が入力されたときには、前記フラッシュメモリへ書き込むべき書き込みデータに含まれる前記フラッシュメモリセルの閾値電圧が高い状態に対応するデータである低閾値データの個数を記憶すると共に前記フラッシュメモリに前記書き込みデータが記憶されるよう前記フラッシュメモリを制御し、前記フラッシュメモリからのデータの読み出しを要求する読み出し要求信号が入力されたときには、前記フラッシュメモリからデータが読み出されるよう前記フラッシュメモリを制御するデータ記憶制御ステップ、を備え、前記電圧印加制御ステップは、前記フラッシュメモリから読み出された低閾値データの個数が前記データ記憶制御部に記憶されている低閾値データの個数未満であるときに、前記電圧印加制御を実行するステップであるものとすることもできる。フラッシュメモリにビットエラーが生じていないときにはフラッシュメモリから読み出され低閾値データの個数とデータ記憶制御部に記憶されている低閾値データの個数とは等しいが、フラッシュメモリから読み出され低閾値データの個数がデータ記憶制御部に記憶されている低閾値データの個数未満であるときは、何らかの要因で、フラッシュメモリセルが閾値電圧の低い状態から高い状態に変化することによるビットエラーがフラッシュメモリに多く生じていると考えられる。こうした場合に、電圧印加制御を実行することにより、フラッシュメモリセルの閾値電圧を低下させてビットエラーの数を低減させることができる。本発明の第2のフラッシュメモリの制御方法は、半導体基板上に第1の絶縁層と浮遊ゲートと第2の絶縁層と制御ゲートとを順に積層してなるフラッシュメモリセルが複数直列に接続されたメモリセルユニットを複数有するフラッシュメモリセルアレイと、前記複数のフラッシュメモリセルの制御ゲートにそれぞれ接続された複数のワード線と、複数の前記メモリセルユニットのそれぞれの一端に接続された複数のビット線と、を有するフラッシュメモリを制御するフラッシュメモリの制御方法であって、前記フラッシュメモリセルが閾値電圧の高い状態から低い状態に変化することによるビットエラーが前記フラッシュメモリに多く生じていると推定される条件として予め定められた多ビットエラー推定条件が成立したときに、前記複数のワード線のうちの少なくとも一つと前記ビット線との間の電圧差が、前記半導体基板から前記浮遊ゲートに電子が注入される電圧差として予め定められた所定の電圧差以上になるよう、前記フラッシュメモリを制御する電圧印加制御を実行する電圧印加制御ステップを備えることを要旨とする。この本発明の第2のフラッシュメモリの制御方法では、フラッシュメモリセルが閾値電圧の高い状態から低い状態に変化することによるビットエラーがフラッシュメモリに多く生じていると推定される条件として予め定められた多ビットエラー推定条件が成立したときに、複数のワード線のうちの少なくとも一つとビット線との間の電圧差が、半導体基板から浮遊ゲートに電子が注入される電圧差として予め定められた所定の電圧差以上になるよう、フラッシュメモリを制御する電圧印加制御を実行するものとすることもできる。電圧印加制御を実行すると、フラッシュメモリセルの閾値電圧が徐々に上昇する。これは、電圧印加制御により半導体基板から浮遊ゲートに電子が入るためだと考えられる。したがって、電圧印加制御を実行することにより、フラッシュメモリセルの閾値電圧を上昇させることができ、閾値電圧が低下することによりビットエラーが生じていたフラッシュメモリセルのビットエラーを修復することができる。これにより、フラッシュメモリのビットエラーの数を低減させることができる。こうした本発明の第2のフラッシュメモリの制御方法において、前記電圧印加制御は、前記フラッシュメモリセルからデータを読み出す際に前記ビット線に印加される電圧より低い電圧が前記複数のビット線のうちの少なくとも一つに印加され、前記フラッシュメモリセルからデータを読み出す際に前記フラッシュメモリセルが記憶しているデータに拘わらずオンする電圧として予め定められたオン電圧が前記複数のワード線の一つに印加されるよう、前記フラッシュメモリを制御する制御であるものとすることもできる。こうすれば、複数のワード線のうちのオン電圧が印加されたワード線に接続されたフラッシュメモリセルの閾値電圧を上昇させることができ、フラッシュメモリのビットエラーを修復して、フラッシュメモリのビットエラーの数を低減させることができる。また、本発明の第2のフラッシュメモリの制御方法において、前記電圧印加制御は、前記フラッシュメモリセルからデータを読み出す際に前記ビット線に印加される電圧より低い電圧が前記複数のビット線のうちの少なくとも一つに印加され、前記フラッシュメモリセルからデータを読み出す際に前記フラッシュメモリセルが記憶しているデータに拘わらずオンする電圧として予め定められたオン電圧が前記複数のワード線の一つに印加されるよう、前記フラッシュメモリを制御する制御を繰り返して実行する制御であるものとすることもできる。さらに、本発明の第2のフラッシュメモリの制御方法において、前記フラッシュメモリへのデータの書き込みを要求する書き込み要求信号が入力されたときには、前記フラッシュメモリへ書き込むべき書き込みデータに含まれる前記フラッシュメモリセルの閾値電圧が低い状態に対応するデータである低閾値データの個数を記憶すると共に前記フラッシュメモリに前記書き込みデータが記憶されるよう前記フラッシュメモリを制御し、前記フラッシュメモリからのデータの読み出しを要求する読み出し要求信号が入力されたときには、前記フラッシュメモリからデータが読み出されるよう前記フラッシュメモリを制御するデータ記憶制御ステップを備え、前記電圧印加制御ステップは、前記フラッシュメモリから読み出された低閾値データの個数が前記データ記憶制御部に記憶されている低閾値データの個数を超えているときに、前記電圧印加制御を実行するものとすることもできる。フラッシュメモリにビットエラーが生じていないときにはフラッシュメモリから読み出され低閾値データの個数とデータ記憶制御部に記憶されている低閾値データの個数とは等しいが、フラッシュメモリから読み出され低閾値データの個数がデータ記憶制御部に記憶されている低閾値データの個数を超えているときは、何らかの要因で、フラッシュメモリセルが閾値電圧の高い状態から低い状態に変化することによるビットエラーがフラッシュメモリに多く生じていると考えられる。こうした場合に、電圧印加制御を実行することにより、フラッシュメモリセルの閾値電圧を上昇させてビットエラーの数を低減させることができる。次に、本発明を実施するための形態を実施例を用いて説明する。図1は、本発明の一実施例としてのメモリコントローラ30が搭載され、パーソナルコンピュータなどのホスト装置10からのデータを記憶するSSDSolidStateDrive20の構成の概略を示す説明図である。SSD20は、各種アプリケーションプログラムや各種データを記憶する大容量のデータ記憶装置として構成されており、NAND型フラッシュメモリとして構成されたフラッシュメモリ22と、フラッシュメモリ22を制御するメモリコントローラ30とから構成されている。フラッシュメモリ22は、図2に示すように、フラッシュメモリセルアレイ24を備えるNAND型フラッシュメモリとして構成されており、フラッシュメモリセルアレイ24の他に、入力された行アドレス信号に応じたワード線WLを選択するロウデコーダ26,入力された列アドレス信号に応じたワード線BLを選択するカラムデコーダ27,ビット線BLからの電流を増幅するセンスアンプ28、データ線にデータを入出力する入出力回路29などを備える。フラッシュメモリ22では、ページ単位実施例では、8Kバイトなどでデータを書き込んだり読み出したりして、複数ページからなるブロック単位実施例では、1Mバイトなどで記憶しているデータを消去する。図3はフラッシュメモリセルアレイ24の構成の概略を説明するための説明図であり、図4はフラッシュメモリセル40の構成の概略を説明するための説明図である。フラッシュメモリセルアレイ24は、図3に示すように、n個のフラッシュメモリセル40が直列に接続されてなるメモリセルユニット42をm個有している。各メモリセルユニット42は、一端が選択トランジスタ44を介してビット線BL1~BLmに接続され、他端が選択トランジスタ46を介して接地電位GNDに接続されている。フラッシュメモリセル40は、図4に示すように、シリコンなどの半導体からなる半導体基板Sub上に二酸化シリコンなどの酸化膜からなるトンネル酸化膜TD,シリコンなどからなる浮遊ゲートFG,二酸化シリコンなどの絶縁膜からなる絶縁膜IPD,シリコンなどからなる制御ゲートCGが順に積層されて構成されており、浮遊ゲートFGへの電子注入や浮遊ゲートFGからの電子の引き抜きにより閾値電圧が変化する。各メモリセルユニット42では、n個の制御ゲートCGにそれぞれワード線WL1~WLnが接続されている。メモリコントローラ30は、図1に示すように、トランジスタ等の複数の論理素子からなる論理回路として構成されており、ホスト装置10から1ページずつデータを入力して入力した1ページ分のデータについて1のデータフラッシュメモリセル40の閾値電圧が低い状態に対応するデータの数である低閾値データ数Niを計数すると共に計数した結果を入力データに付加して出力するN1カウンタ31と、N1カウンタ31からのデータを低密度パリティ検査LowDensityPrityCheck、LDPC符号に符号化して符号化した符号化データがフラッシュメモリ22に記憶されるようフラッシュメモリ22を制御するエンコーダ32と、フラッシュメモリ22から1ページ分のデータが読み出されるようフラッシュメモリ22を制御してフラッシュメモリ22から読み出されたデータに対してエラー訂正を行なうと共に復号してホスト装置10に出力したりエラー訂正が失敗したときにエラー訂正失敗信号を出力するデコーダ36と、エラー訂正失敗信号が入力されないときには復号したデータをホスト装置10に出力しエラー訂正失敗信号が入力されたときに低閾値データ数Niに応じてビット線BL1~BLmに印加するビット線電圧VBL1~VBLmとワード線WL1~WLnに印加するワード線電圧VWL1~VWLnとを調整する電圧印加制御部38と、を備える。こうして構成されたSSD20のメモリコントローラ30において、ホスト装置10からのデータをフラッシュメモリ22に書き込んだり、フラッシュメモリ22からデータを読み出してホスト装置10に出力する際の動作について説明する。最初に、ホスト装置10からのデータをフラッシュメモリ22に書き込む動作について説明する。ホスト装置10からフラッシュメモリ22へのデータの書き込みを要求する書き込み要求信号が入力されると、書き込み要求信号を入力されたメモリコントローラ30のN1カウンタ31は、ホスト装置10から1ページずつデータを入力し、1ページ分の入力データについてデータの1の個数である低閾値データ数Niを計数し、計数した結果を入力データに付加してエンコーダ32に出力する。N1カウンタ31から出力されたデータが入力されたエンコーダ32は、入力されたデータをLDPC符号に符号化し、符号化したデータがフラッシュメモリ22に書き込まれるようフラッシュメモリ22を制御する。フラッシュメモリ22へのデータの書き込みは、選択トランジスタ44をオンすると共に選択トランジスタ46をオフした状態で、ワード線WL1~WLnのうち書き込むべきアドレスに対応するワード線に書き込み電圧Vpgm実施例では、18Vなどを印加すると共に他のワード線にパス電圧Vpass実施例では、10Vなどを印加し,ビット線BL1~BLmのうちに書き込むべきアドレスに対応するビット線に接地電圧VGND実施例では、0Vなどを印加すると共に他のビット線に電源電圧Vcc例えば、8Vを印加することにより、書き込み電圧Vpgmがワード線と接地電圧VGNDが印加されたビット線とで選択されるフラッシュメモリセル40にデータを書き込む。こうした処理により、ホスト装置10からの入力データに1の個数を計数した計数結果を付加したデータがLDPC符号に符号化されてフラッシュメモリ22に書き込まれる。続いて、フラッシュメモリ22からデータを読み出してホスト装置10に出力する際の動作について説明する。ホスト装置10からメモリコントローラ30へフラッシュメモリ22へのデータの読み出しを要求する読み出し要求信号が入力されると、読み出し要求信号が入力されたメモリコントローラ30のデコーダ36は、フラッシュメモリ22から1ページ分のデータが読み出されるようフラッシュメモリ22を制御する。フラッシュメモリ22からのデータの読み出しは、ビット線BL1~BLnをプリチャージ電圧Vpre実施例では、0.8Vした後に開放しフローティングにし、選択トランジスタ44,46を共にオンした状態で、読み出す対象のフラッシュメモリセル40の制御ゲートCGに接地電圧GNDを印加すると共に他のフラッシュメモリセル40の制御ゲートCGに読み出し電圧Vread実施例では、3Vを印加して、ビット線BL1~BLnの電流を検出することにより行なわれる。こうした処理により、フラッシュメモリ22からデータを読み出すことができる。フラッシュメモリ22からデータが読み出されると、デコーダ36は、sumproduct復号法によりフラッシュメモリ22から読み出されたデータに対してエラー訂正と復号を実行し、エラー訂正が成功したか否かを判定する。そして、デコーダ36は、エラー訂正が成功したときには復号したデータを電圧印加制御部38に出力し、フラッシュメモリ22から読み出されたデータにビットエラーが多く含まれているときなどエラー訂正が失敗したときにはエラー訂正失敗信号とフラッシュメモリ22から読み出されたデータとを電圧印加制御部38に出力する。図5は、電圧印加制御部38により実行される読み出し処理ルーチンの一例を示すフローチャートである。電圧印加制御部38は、エラー訂正失敗信号が入力されているか否かを調べてステップS100、デコーダ36からエラー訂正失敗信号が入力されていないときには、復号したデータをホスト装置10に出力してステップS110、本ルーチンを終了する。こうした処理により、エラー訂正失敗信号が入力されていないときには、エラー訂正を行なって復号したデータをホスト装置10に出力する。これにより、ホスト装置10に出力するデータの信頼性の向上を図ることができる。デコーダ36からエラー訂正失敗信号が入力されているときには、フラッシュメモリ22から出力された1ページ分のデータに含まれる低閾値データ1のデータ数Nwを計数しステップS100,S120、フラッシュメモリ22から出力された1ページ分のデータに含まれる低閾値データ1のデータ数Nwとホスト装置10からの1ページ分の入力データについて低閾値データ1のデータ数Niとを比較するステップ130。フラッシュメモリ22から読み出された低閾値データ数Nwがフラッシュメモリ22にデータが書き込まれる際の低閾値データ数Ni未満であるときには、1のデータを記憶しているフラッシュメモリセル40の閾値電圧が上昇して0のデータに反転するビットエラーが比較的多く生じていると考えられる。こうしたフラッシュメモリセル40の閾値電圧の上昇は、例えば、書き込み時に書き込み対象のフラッシュメモリセル40以外に電圧ストレスがかかることにより、非選択となっているフラッシュメモリセル40の浮遊ゲートFGに電子が注入されるプログラムディスターブエラーにより生じると考えられる。また、フラッシュメモリ22から読み出された低閾値データ数Nwがフラッシュメモリ22にデータが書き込まれる際の低閾値データNiより多いときには、0のデータを記憶しているフラッシュメモリセル40の閾値電圧が低下して1のデータに反転するビットエラーが比較的多く生じていると考えられる。こうしたフラッシュメモリセル40の閾値電圧の低下は、例えば、データを読み書きせずに保持を継続する際にトンネル酸化膜TDを介して電子が浮遊ゲートFGから抜けるデータリテンションエラーなどがある。したがって、ステップS130の処理は、フラッシュメモリ22において、フラッシュメモリセル40の閾値電圧が上昇する方向のエラーとフラッシュメモリセル40の閾値電圧が低下する方向のエラーとのどちらのビットエラーを判定する処理となる。フラッシュメモリ22から読み出された低閾値データ数Nwがフラッシュメモリ22にデータが書き込まれる際の低閾値データ数Ni未満であるときには、フラッシュメモリセル40の閾値電圧が上昇する方向のエラーが支配的であると判断して、選択トランジスタ44をオンすると共に選択トランジスタ46をオフしてビット線BL1~BLmに電源電圧Vccを印加した状態で、図6に示すように、ワード線WL1に書き込み電圧Vpgmを印加し、ワード線WL2~WLnにパス電圧Vpassを印加し、その後、ワード線WL2に書き込み電圧Vpgmを印加し、ワード線WL1,WL3~WLmにパス電圧Vpassを印加し、こうした処理を全てのワード線に実行する高ビット線電圧制御を実行してステップS130,S140、本ルーチンを終了する。図7は、高ビット線電圧印加制御を実行してからの経過時間とビットエラー率との関係を示す説明図である。図中、実線は実施例の高ビット線電圧印加制御を実行するフラッシュメモリ22における高ビット線電圧印加制御を実行してからの経過時間とビットエラー率との関係を示しており、破線は高ビット線電圧印加制御を行なわない比較例のフラッシュメモリにおけるフラッシュメモリ22からデータを読み出してからの経過時間とビットエラー率との関係を示している。図示するように、高ビット線電圧印加制御を実行すると、ビットエラー率が一時的に低下する。これは、図8に示すように、書き込み電圧が印加されたワード線に接続されたフラッシュメモリセルのチャネルの電圧が高くなり、絶縁膜IPDに捕獲されていた電子が一時的に制御ゲートCGに注入されフラッシュメモリセルの閾値電圧が低下して、閾値電圧が上昇することによりビットエラーが生じていたフラッシュメモリセル40のビットエラーを修復されたからだと考えられる。したがって、高ビット線電圧印加制御を実行することにより、フラッシュメモリ22のビットエラーの数を低減させることができる。こうしてビットエラーの数を低減すると、再びフラッシュメモリ22から読み出してデータに対してデコーダ36が誤り訂正と復号とを行なうことができるようになるから、デコーダ36からホスト装置10に出力されるデータの信頼性の向上を図ることができる。フラッシュメモリ22から読み出された低閾値データ数Nwがフラッシュメモリ22にデータが書き込まれる際の低閾値データ数Niを超えているときには、フラッシュメモリセル40の閾値電圧が低下する方向のエラーが支配的であると判断して、図9に示すように、全てのビット線BL1~BLnの電圧を接地電圧VGNDにして選択トランジスタ44,46を共にオンした状態で、フラッシュメモリセル40の全てのワード線WL1~WLnに読み出し電圧Vreadを印加する読み出しオン電圧印加制御を所定回数例えば、400回など繰り返してステップS130,S150、本ルーチンを終了する。図10は、読み出しオン電圧印加制御の繰り返し回数とビットエラー率との関係を示す説明図である。図中、実線は実施例のフラッシュメモリ22における読み出しオン電圧印加制御の繰り返し回数とビットエラー率との関係を示しており、破線は読み出しオン電圧印加制御を行なわない比較例のフラッシュメモリ22におけるビットエラー率読み出しオン電圧印加制御の繰り返し回数に拘わらず一定を示している。図示するように、読み出しオン電圧印加制御の繰り返し回数が多いほどビットエラー率が低下する傾向がある。これは、図11に示すように、読み出しオン電圧印加制御により読み出し電圧が印加されたワード線に接続されたフラッシュメモリセルのチャネルの電圧が高くなり、半導体基板Subから浮遊ゲートFGに電子が注入フラッシュメモリセル40の閾値電圧が徐々に上昇してビットエラーが生じていたフラッシュメモリセル40のビットエラーが修復されたからだと考えられる。したがって、読み出しオン電圧印加制御を繰り返して実行することにより、フラッシュメモリ22のビットエラーの数を低減させることができる。こうしてビットエラーの数を低減すると、再びフラッシュメモリ22から読み出してデータに対してデコーダ36が誤り訂正と復号とを行なうことができるようになるから、デコーダ36からホスト装置10に出力されるデータの信頼性の向上を図ることができる。以上説明した実施例のSSD20によれば、デコーダ36からエラー訂正失敗信号が入力されているときにフラッシュメモリ22から読み出された低閾値データ数Nwがフラッシュメモリ22にデータが書き込まれる際の低閾値データ数Ni未満であるときには、高ビット線電圧印加制御を実行することにより、フラッシュメモリ22のビットエラーの数を低減させることができる。また、デコーダ36からエラー訂正失敗信号が入力されているときにフラッシュメモリ22から読み出された低閾値データ数Nwがフラッシュメモリ22にデータが書き込まれる際の低閾値データ数Niを超えているときには、読み出しオン電圧印加制御を繰り返して実行することにより、フラッシュメモリ22のビットエラーの数を低減させることができる。こうしてビットエラーの数を低減すると、再びフラッシュメモリ22から読み出してデータに対してデコーダ36が誤り訂正と復号とを行なうことができるようになるから、データの信頼性の向上を図ることができる。実施例のSSD20では、デコーダ36からエラー訂正失敗信号が入力されているときにフラッシュメモリ22から読み出された低閾値データ数Nwがフラッシュメモリ22にデータが書き込まれる際の低閾値データ数Ni未満であるときには、高ビット線電圧印加制御を実行し、デコーダ36からエラー訂正失敗信号が入力されているときにフラッシュメモリ22から読み出された低閾値データ数Nwがフラッシュメモリ22にデータが書き込まれる際の低閾値データ数Niを超えているときには、読み出しオン電圧印加制御を繰り返して実行するものとしたが、デコーダ36がこうしたエラー訂正失敗信号を入力しないものとして、フラッシュメモリ22から読み出された低閾値データ数Nwとフラッシュメモリ22にデータが書き込まれる際の低閾値データ数Niとが等しいときにはデコーダ36で復号したデータがホスト装置10に出力され、フラッシュメモリ22から読み出された低閾値データ数Nwがフラッシュメモリ22にデータが書き込まれる際の低閾値データ数Ni未満であるときには、高ビット線電圧印加制御を実行し、フラッシュメモリ22から読み出された低閾値データ数Nwがフラッシュメモリ22にデータが書き込まれる際の低閾値データ数Niを超えているときには、読み出しオン電圧印加制御を繰り返して実行するものとしてもよい。実施例のSSD20では、デコーダ36からエラー訂正失敗信号が入力されているときにフラッシュメモリ22から読み出された低閾値データ数Nwがフラッシュメモリ22にデータが書き込まれる際の低閾値データ数Ni未満であるときには、高ビット線電圧印加制御を実行するものとしたが、フラッシュメモリセル40が閾値電圧の低い状態から高い状態に変化することによるビットエラーがフラッシュメモリ22に多く生じていると推定される条件が成立したときに高ビット線電圧印加制御を実行すればよいから、例えば、フラッシュメモリ22へのデータの書き込みが終了してから予め定められた所定時間が経過したときなどに高ビット線電圧印加制御を実行するものとしてもよい。実施例のSSD20では、デコーダ36からエラー訂正失敗信号が入力されているときにフラッシュメモリ22から読み出された低閾値データ数Nwがフラッシュメモリ22にデータが書き込まれる際の低閾値データ数Niを超えているときには、読み出しオン電圧印加制御を繰り返して実行するものとしたが、フラッシュメモリセル40が閾値電圧の高い状態から引き状態に変化することによるビットエラーがフラッシュメモリ22に多く生じていると推定される条件が成立したときに読み出しオン電圧印加制御を繰り返して実行すればよいから、例えば、フラッシュメモリ22へのデータの保持が開始されてから予め定められた所定時間が経過したときなどに読み出しオン電圧印加制御を繰り返して実行するものとしてもよい。実施例のSSD20では、デコーダ36からエラー訂正失敗信号が入力されているときにフラッシュメモリ22から読み出された低閾値データ数Nwがフラッシュメモリ22にデータが書き込まれる際の低閾値データ数Ni未満であるときには、全てのワード線に対して順次書き込み電圧Vpgmを印加するものとしたが、ワード線WL1~WLnのうち少なくとも一つのワード線に書き込み電圧Vpgmを印加するものとしてもよい。実施例のSSD20では、デコーダ36からエラー訂正失敗信号が入力されているときにフラッシュメモリ22から読み出された低閾値データ数Nwがフラッシュメモリ22にデータが書き込まれる際の低閾値データ数Niを超えているときには、全てのビット線BL1~BLnの電圧を接地電圧VGNDにするものとしたが、少なくとも一つのビット線の電圧を接地電圧VGNDにするものとしてもよい。実施例のSSD20では、図5の読み出し処理ルーチンで、ステップS130~S150の処理を実行するものとしたが、ステップS130,S150の処理を実行せずにステップS140の処理を実行したり、ステップS130,S140の処理を実行せずにステップS150の処理を実行してもよい。実施例のSSD20では、ステップS140の処理で、ビット線BL1~BLmに電源電圧Vccを印加した状態で、ワード線WL1に書き込み電圧Vpgmを印加し、ワード線WL2~WLnにパス電圧Vpassを印加し、その後、ワード線WL2に書き込み電圧Vpgmを印加し、ワード線WL1,WL3~WLmにパス電圧Vpassを印加し、こうした処理を全てのワード線に実行する高ビット線電圧制御を実行するものとしたが、電子を注入する対象であるフラッシュメモリセルに接続されたワード線およびビット線に印加する電圧は、電子を注入する対象であるフラッシュメモリセルに接続されたワード線とビット線との間の電圧差が絶縁膜IPDから制御ゲートCGに電子を注入可能な電圧差以上で、フラッシュメモリセルの耐圧が確保できる程度の電圧であればいかなる電圧でもよい。また、ステップS140の処理では、一つのワード線に書き込み電圧Vpgmが印加され、他のワード線にパス電圧Vpassが印加されるものとしたが、複数のワード線に書き込み電圧Vpgmが印加されるものとしてもよい。実施例のSSD20では、ステップS150の処理で、全てのビット線BL1~BLnの電圧を接地電圧VGNDにして、フラッシュメモリセル40の全てのワード線WL1~SLnに読み出し電圧Vreadを印加する読み出しオン電圧印加制御を所定回数例えば、400回など繰り返すものとしたが、こうした読み出しオン電圧印加制御を1回のみ実行するものとしてもよい。実施例のSSD20では、ステップS150の処理で、全てのビット線BL1~BLnの電圧を接地電圧VGNDにして、フラッシュメモリセル40の全てのワード線WL1~SLnに読み出し電圧Vreadを印加するものとしたが、電子を注入する対象であるフラッシュメモリセルに接続されたワード線およびビット線に印加する電圧は、電子を注入する対象であるフラッシュメモリセルに接続されたワード線とビット線との間の電圧差が半導体基板Subから浮遊ゲートFGに電子を注入可能な電圧差以上で、フラッシュメモリセルの耐圧が確保できる程度の電圧であればいかなる電圧でもよい。また、ステップS150の処理では、全てのワード線に読み出し電圧Vreadが印加されるものとしたが、全てのワード線のうちの少なくとも一つに読み出し電圧Vreadが印加されればよいから、一つのワード線のみに、読み出し電圧Vreadが印加されるものとしてもよい。実施例のSSD20では、入力されたデータをLDPC符号に符号化するものとしたが、エラー訂正符号としては、LDPC符号に限定されるものではなく、例えば、BCH符号などとしてもよい構わない。実施例では、本発明のメモリコントローラがSSDに搭載されているものとしたが、メモリコントローラがフラッシュメモリが搭載された装置内に搭載されているものに限定されずに、例えば、メモリコントローラがパーソナルコンピュータに搭載されるものとし、パーソナルコンピュータに挿入されたフラッシュメモリ搭載のUSBメモリを制御するものとしても構わない。実施例では、本発明はメモリコントローラに適用した場合について説明したが、本発明をフラッシュメモリの制御方法に適用するものとしてもよい。実施例の主要な要素と課題を解決するための手段の欄に記載した発明の主要な要素との対応関係について説明する。本発明の第1のメモリコントローラにおいては、実施例では、図5の読み出し処理ルーチンのステップS140の処理を実行する電圧印加制御部38が電圧印加制御部に相当する。また、本発明の第2のメモリコントローラにおいては、実施例では、図5の読み出し処理ルーチンのステップS150の処理を実行する電圧印加制御部38が電圧印加制御部に相当する。また、本発明の第1または第2のフラッシュメモリシステムにおいては、実施例では、メモリコントローラ30がメモリコントローラに相当し、フラッシュメモリ22がフラッシュメモリに相当する。以上、本発明を実施するための形態について実施例を用いて説明したが、本発明はこうした実施例に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において、種々なる形態で実施し得ることは勿論である。"