"半導体基板と、前記半導体基板に形成され、前記半導体基板の一面側にゲート電極及びソース層を有し、前記半導体基板の他面側にドレイン層を有する縦型トランジスタと、前記半導体基板の前記一面上に形成された第1層間絶縁膜と、前記第1層間絶縁膜上に形成され、平面視で前記縦型トランジスタと重なっており、複数の開口を有する第1ソース配線と、前記第1ソース配線を前記縦型トランジスタの前記ソース層に接続するコンタクトと、を備える半導体装置。請求項1に記載の半導体装置において、前記半導体基板は、前記縦型トランジスタが形成されているパワー制御領域と、ロジック回路が形成されているロジック領域とを有しており、前記ロジック領域に位置する前記半導体基板に形成され、前記ロジック回路を構成するプレーナ型のMOSトランジスタを備える半導体装置。請求項2に記載の半導体装置において、前記第1層間絶縁膜は、前記ロジック領域にも形成されており、前記第1層間絶縁膜及び前記ソース配線上に形成された第2層間絶縁膜と、前記第2層間絶縁膜上に形成され、前記パワー制御領域に位置する第2ソース配線と、前記第2層間絶縁膜に埋め込まれ、前記第1ソース配線と前記第2ソース配線とを接続する第1ビアと、前記第2層間絶縁膜上に形成され、前記ロジック回路領域に位置するロジック配線と、を備え、前記ロジック配線の平面密度は、前記第2ソース配線の平面密度よりも低い半導体装置。請求項2又は3に記載の半導体装置において、前記ロジック回路は、前記ゲート電極へ入力される信号を生成する半導体装置。請求項1~4のいずれか一項に記載の半導体装置において、前記複数の開口は、平面視で前記ゲート電極と重なっている半導体装置。請求項5に記載の半導体装置において、前記複数の開口は、平面視で前記ゲート電極から食み出しており、一部が前記ソース層と重なっている半導体装置。請求項5又は6に記載の半導体装置において、前記ゲート電極は、前記半導体基板の前記一面に形成された溝に埋め込まれており、かつ上端は、前記半導体基板の前記一面と同一面か、それよりも下に位置する半導体装置。請求項1~7のいずれか一項に記載の半導体装置において、前記第1ソース配線に接続している電極パッドを備え、前記複数の開口は長方形であり、前記長方形の長辺と、前記電極パッドと前記開口とを結ぶ直線と、が成す角度は、45°以下である半導体装置。請求項1~8のいずれか一項に記載の半導体装置において、隣り合う前記開口の間隔は、20um以下である半導体装置。請求項9に記載の半導体装置において、隣り合う前記開口の間隔は、8um以下である半導体装置。半導体基板に、前記半導体基板の一面側にゲート電極及びソース層を有し、前記半導体基板の他面側にドレイン層を有する縦型トランジスタを形成する工程と、前記半導体基板の前記一面上に第1層間絶縁膜を形成する工程と、前記第1層間絶縁膜に、前記縦型トランジスタの前記ソース層に接続するコンタクトを形成し、かつ、前記第1層間絶縁膜上に、平面視で前記縦型トランジスタと重なっていて前記コンタクトに接続する第1ソース配線を形成するとともに、前記第1ソース配線に複数の開口を形成する工程と、還元性ガスを用いた処理を行うことにより、前記縦型トランジスタに対して第1還元処理を行う工程と、を備える半導体装置の製造方法。請求項11に記載の半導体装置の製造方法において、前記半導体基板は、前記縦型トランジスタが形成されるパワー制御領域と、ロジック回路が形成されるロジック領域とを有しており、前記第1層間絶縁膜を形成する工程の前に、前記ロジック領域に位置する前記半導体基板の前記一面に、前記ロジック回路を構成するプレーナ型のMOSトランジスタを形成する工程を有しており、前記第1還元処理を行う工程の後に、前記第1層間絶縁膜及び前記ソース配線上に、第2層間絶縁膜を形成する工程と、前記第2層間絶縁膜に、前記第1ソース配線に接続する第1ビアを埋め込む工程と、前記第2層間絶縁膜上に、前記パワー制御領域に位置していて前記第1ビアに接続する第2ソース配線、及び、前記ロジック領域に位置するロジック配線を形成する工程と、還元性ガスを用いた処理を行うことにより、前記縦型トランジスタに対して第2還元処理を行う工程と、を備え、前記ロジック配線の密度は、前記第2ソース配線の密度よりも低い半導体装置の製造方法。請求項11又は12に記載の半導体装置の製造方法において、前記複数の開口は、平面視で前記ゲート電極と重なっている半導体装置の製造方法。請求項13に記載の半導体装置の製造方法において、前記複数の開口は、平面視で前記ゲート電極から食み出しており、一部が前記ソース層と重なっている半導体装置の製造方法。請求項13又は14に記載の半導体装置の製造方法において、前記ゲート電極は、前記半導体基板の前記一面に形成された溝に埋め込まれており、かつ上端は、前記半導体基板の前記一面と同一面か、それよりも下に位置する半導体装置の製造方法。請求項11~15のいずれか一項に記載の半導体装置の製造方法において、前記複数の開口は長方形であり、前記長方形の長辺と、前記第1ソース配線に接続している電極パッドと前記開口とを結ぶ直線と、が成す角度は、45°以下である半導体装置の製造方法。請求項11~16のいずれか一項に記載の半導体装置の製造方法において、隣り合う前記開口の間隔は、20um以下である半導体装置の製造方法。請求項17に記載の半導体装置の製造方法において、隣り合う前記開口の間隔は、8um以下である半導体装置の製造方法。縦型のトランジスタにおいて、水素などの還元性ガスを用いてアニール処理を行うと、半導体のダングリングボンドが水素と結合して終端するため、トランジスタの特性が安定化する。しかし、本発明者が検討した結果、縦型のトランジスタにおいて、水素などの還元性ガスを用いてアニール処理を行っても、トランジスタの特性にばらつきが生じることが判明した。本発明によれば、半導体基板と、前記半導体基板に形成され、前記半導体基板の一面側にゲート電極及びソース層を有し、前記半導体基板の他面側にドレイン層を有する縦型トランジスタと、前記半導体基板の前記一面上に形成された第1層間絶縁膜と、前記第1層間絶縁膜上に形成され、平面視で前記縦型トランジスタと重なっており、複数の開口を有する第1ソース配線と、前記第1ソース配線を前記縦型トランジスタの前記ソース層に接続するコンタクトと、を備える半導体装置が提供される。縦型トランジスタは、大電流を制御する素子に用いられるため、第1ソース配線の面積を確保する必要がある。このため、第1ソース配線は、平面視で縦型トランジスタと重なっている。本発明者が検討した結果、水素などの還元性ガスを用いてアニール処理を行っても、第1ソース配線が縦型トランジスタと重なっているため、還元性ガスが半導体基板の表面に到達しにくくなっていることが判明した。これに対して本発明では、第1ソース配線は、複数の開口を有している。このため、この開口を経由することにより、還元性ガスが半導体基板の表面に到達しやすくなる。この結果、縦型トランジスタの特性にばらつきが生じることを抑制できる。本発明によれば、半導体基板に、前記半導体基板の一面側にゲート電極及びソース層を有し、前記半導体基板の他面側にドレイン層を有する縦型トランジスタを形成する工程と、前記半導体基板の前記一面上に第1層間絶縁膜を形成する工程と、前記第1層間絶縁膜に、前記縦型トランジスタの前記ソース層に接続するコンタクトを形成し、かつ、前記第1層間絶縁膜上に、平面視で前記縦型トランジスタと重なっていて前記コンタクトに接続する第1ソース配線を形成するとともに、前記第1ソース配線に複数の開口を形成する工程と、還元性ガスを用いた処理を行うことにより、前記縦型トランジスタに対して第1還元処理を行う工程と、を備える半導体装置の製造方法が提供される。本発明によれば、縦型トランジスタの特性にばらつきが生じることを抑制できる。以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。第1の実施形態図1は、第1の実施形態に係る半導体装置10の構成を示す図である。この半導体装置は、縦型MOSトランジスタ20を有している。縦型MOSトランジスタ20は、半導体基板100を用いて形成されており、n型ドレイン層130、p型ベース層150、ゲート絶縁膜110、ゲート電極120、及びn型ソース層140を有している。n型ドレイン層130は、半導体基板100に形成されており、半導体基板100の裏面側に位置している。p型ベース層150は、半導体基板100に形成されており、n型ドレイン層130よりも上に位置している。また、半導体基板100には凹部が形成されている。凹部は、p型ベース層150に形成されており、下端がp型ベース層150よりも下に位置している。ゲート絶縁膜110は、この凹部の内壁及び底面に形成されている。ゲート電極120は、この凹部に埋め込まれている。n型ソース層140は、p型ベース層150に、p型ベース層150よりも浅く形成されている。n型ソース層140は、平面視で凹部の隣に位置している。半導体基板100の表面上には、第1層間絶縁膜300及び第1ソース配線312が形成されている。第1ソース配線312は、第1層間絶縁膜300上に形成されており、平面視で縦型MOSトランジスタ20と重なっている。第1層間絶縁膜300にはコンタクト302が埋め込まれている。コンタクト302は、縦型MOSトランジスタ20のn型ソース層140と第1ソース配線312とを接続している。そして第1ソース配線312には、複数の開口316が形成されている。以下、詳細に説明する。半導体基板100は、サブ基板102の上にエピタキシャル層104を形成したものである。サブ基板102は、例えばn型のシリコン基板であり、エピタキシャル層104は、例えばn-型のシリコン層である。サブ基板102はn型ドレイン層130として機能する。サブ基板102の裏面には、ドレイン電極202が形成されている。p型ベース層150は、エピタキシャル層104にp型の不純物を注入することにより、形成されている。そしてエピタキシャル層104のうちp型ベース層150が形成されていない層は、n-層132として、n型ドレイン層130とp型ベース層150の間に位置している。また、p型ベース層150の表層には、p型層151が形成されている。p型層151は、p型ベース層150に基準電圧を与えるために設けられており、下端がp型ベース層150に繋がっている。具体的には、p型層151は、p型ベース層150の表層のうちn型ソース層140が形成されていない領域に形成されている。p型層151は、n型ソース層140よりも深い。p型層151の不純物濃度は、p型ベース層150の不純物濃度よりも高い。エピタキシャル層104の表面には、素子分離膜図示せずが形成されている。この素子分離膜は、例えばLOCOS法により形成されている。平面視において、素子分離膜の内側には、ゲート電極120を埋め込むための凹部、及びn型ソース層140が形成されている。凹部は溝状に形成されており、この溝の両脇に、n型ソース層140が位置している。なお、凹部の下端は、n-層132に位置しており、n型ドレイン層130には達していない。ゲート電極120は、例えばポリシリコンにより形成されているが、その上端は、半導体基板100の表面と同一面か、それよりも下に位置している。半導体基板100は、縦型MOSトランジスタ20が形成されているパワー制御領域と、制御回路30が形成されているロジック領域とを有している。制御回路30は、プレーナ型のMOSトランジスタ31を有している。MOSトランジスタ31は、ロジック領域に位置する半導体基板100に形成されている。MOSトランジスタ31は、n型である場合、エピタキシャル層104に形成されたp型のウェル32に形成されており、ゲート絶縁膜34、ゲート電極36、並びにソース及びドレインとなる不純物領域38を有している。なお、MOSトランジスタ31がp型である場合、n型のエピタキシャル層104をそのままウェルとして使用しても良い。また不純物領域38は、エクステンション領域を有していても良い。この場合、ゲート電極36の側壁には、サイドウォールが形成される。半導体基板100の上には、第1層間絶縁膜300が形成されている。第1層間絶縁膜300は、例えばBPSGなど、SiO2を主成分とした絶縁膜である。第1層間絶縁膜300上には、第1ソース配線312及び配線314が形成されている。第1ソース配線312は、パワー制御領域に位置しており、平面視で縦型MOSトランジスタ20のほぼ全域を覆っている。第1ソース配線312には、複数の開口316が形成されている。本実施形態において、複数の開口316は、ゲート電極120上に位置している。開口316は、一定の規則に従って複数配置されている。この規則については、後述する第1ソース配線312の幅はマイグレーションが生じることを抑制することを目的として、0.6μm以上とするのが好ましい。それに併せて、可能な限りの開口316の間隔を設けるのが好ましい。配線314は、ロジック領域に位置しており、ロジック回路を形成している。第1ソース配線312と配線314は、同一工程で形成されている。第1ソース配線312及び配線314の膜厚は、加工を容易に行えるようにするために、例えば0.4um以上1.0um以下になっている。第1層間絶縁膜300には、コンタクト301,302及びコンタクト304が埋め込まれている。コンタクト301は、p型層151と第1ソース配線312とを接続している。コンタクト302は、縦型MOSトランジスタ20のn型ソース層140と第1ソース配線312とを接続している。コンタクト302は、第1ソース配線312とは別工程で形成されている。コンタクト304は、MOSトランジスタ31の不純物領域38と配線314とを接続している。コンタクト304は、コンタクト301,302と同一工程で形成されている。第1層間絶縁膜300上、第1ソース配線312上、及び配線314上には、第2層間絶縁膜310が形成されている。第2層間絶縁膜310は、例えばBPSGなど、SiO2を主成分とした絶縁膜である。第2層間絶縁膜310上には、第2ソース配線322及びロジック配線324が形成されている。第2ソース配線322及びロジック配線324の膜厚は、第1ソース配線312及び配線314の膜厚よりも厚い。第2ソース配線322及びロジック配線324の厚さは、抵抗値を下げるために、例えば2.0um以上6.0um以下になっている。第2ソース配線322は、平面視で縦型MOSトランジスタ20と重なっている。本実施形態において、第2ソース配線322は、平面視で縦型MOSトランジスタ20のほぼ全域を覆っている。第2ソース配線322は、ベタ膜である。また、第2層間絶縁膜310には、ビア318が埋め込まれている。第2ソース配線322は、ビア318を介して第1ソース配線312に接続している。ビア318は、例えばWにより形成されている。ロジック配線324はロジック領域に位置しており、第2層間絶縁膜310に埋め込まれたビア図示せずを介して、配線314に接続している。すなわちロジック配線324は、制御回路30を構成している。なお、ロジック配線324の密度は、第2ソース配線322の平面密度よりも低い。すなわち平面視において、ロジック配線324の間には多くの隙間がある。第2ソース配線322及びロジック配線324と同一層には、電極パッド40図12を用いて後述が形成されている。電極パッド40はロジック配線324に繋がっている。また第2ソース配線322の一部は、電極パッド326図10参照として機能する。ロジック配線324及び第2ソース配線322の上には、保護絶縁膜320が形成されている。保護絶縁膜320は、例えば窒化シリコン膜である。保護絶縁膜320は、ロジック配線324の全面を覆っているが、上記した電極パッド40,326、及び第2ソース配線322の一部は覆っていない。なお、本実施形態では、第1ソース配線312、配線314、第2ソース配線322、及びロジック配線324は、Al又はAl合金により形成されている。そしてコンタクト302及びビア318は、Wにより形成されている。図2は、縦型MOSトランジスタ20の平面図である。縦型MOSトランジスタ20の一部には、センス用縦型トランジスタ21が形成されている。センス用縦型トランジスタ21は、縦型MOSトランジスタ20の特性を検査するために用いられる。センス用縦型トランジスタ21は、縦型MOSトランジスタ20と同様の構成を有しているが、平面形状は小さい。縦型MOSトランジスタ20に対するセンス用縦型トランジスタ21の面積比は、例えば500以上50000以下である。図3は、縦型MOSトランジスタ20とセンス用縦型トランジスタ21の関係を示す回路図である。本図に示すように、センス用縦型トランジスタ21は縦型MOSトランジスタ20に対して並列に設けられている。センス用縦型トランジスタ21のソース電圧Vs1は、縦型MOSトランジスタ20のソース電圧Vs2と同じ接地電圧である。図4は、ゲート電極120、n型ソース層140、及びp型層151の配置を示す平面図である。本図に示す例では、平面視において、n型ソース層140の外形は、矩形である。そして、n型ソース層140の内側にp型層151が形成されており、n型ソース層140の外周にゲート絶縁膜110が形成されている。n型ソース層140は格子点上に規則正しく配置されている。ゲート電極120は、n型ソース層140の間を引き回されている。すなわち、ゲート電極120は格子の枠に沿う形状に引き回されている。そしてゲート電極120の間隙に、n型ソース層140及びp型層151が配置されている。また、縦型MOSトランジスタ20の外周部には、ゲート配線122が形成されている。ゲート配線122は、半導体基板100上に形成されている。上記したように、ゲート電極120は、半導体基板100に形成された凹部の中に埋め込まれているが、ゲート電極120の端部121は、ゲート配線122の下に位置している。すなわちゲート配線122は、ゲート電極120の端部121を介して、ゲート電極120に接続している。なお、ゲート配線122も、ゲート電極120と同一の材料、例えばポリシリコンにより形成されている。図5は、n型ソース層140及びp型層151と、コンタクト302の位置関係を示す図である。図1を用いて説明したように、n型ソース層140は、コンタクト302を介して第1ソース配線312に接続しており、p型層151はコンタクト301を介して第1ソース配線312に接続している。本図に示す例では、コンタクト301は一つのみ設けられており、コンタクト302は、p型層151を取り囲むように複数等間隔で設けられている。ただし、コンタクト301,302の配置は、本図に示す例に限定されない。図6は、コンタクト302の構造を示す断面図である。コンタクト302は、第1層間絶縁膜300に設けられた貫通孔内に埋め込まれている。この貫通孔の側壁及び底面は、バリアメタル303によって覆われている。バリアメタル303は、例えばTiの上にTiNを積層した構造を有している。なお、コンタクト301及びビア318の構造も、図6に示したコンタクト302の構造と同様である。図7は、第1ソース配線312及び開口316の平面レイアウトを、ゲート電極120、ゲート絶縁膜110、n型ソース層140、及びp型層151とともに示す図である。第1ソース配線312は、縦型MOSトランジスタ20を覆っている。そして第1ソース配線312には、複数の開口316が形成されている。複数の開口316は、いずれもゲート電極120の上に位置している。また、開口316の平面形状は長方形である。開口316の長辺は、ゲート電極120の延伸方向図中Y方向に沿っている。開口316の長辺の長さLsは、隣り合うゲート電極120の間隔Ltと同じか、これよりもやや短い程度である。開口316の短辺の長さWsは、ゲート電極120の幅Wtと同じか、これよりもやや短い程度である。図8は、開口316の配置パターンを定める方法を説明するための図である。図8に示す例では、図7と同様に、開口316は、千鳥状に配置されている。具体的には、ゲート電極120は、格子を構成するように図中x方向及びy方向それぞれに延伸している。開口316は、ゲート電極120のうちy方向に延伸している部分に沿ってのみ配置されている。そして開口316をどのような密度で配置するかは、還元性ガスの拡散距離に基づいて定められる。開口316は、水素などの還元性ガスを、半導体基板100の表面に到達させるために設けられている。一つの開口316から、半導体基板100のうちどの範囲まで還元しガスが拡散するか拡散範囲は、第1層間絶縁膜300の厚さや拡散時のアニール条件など、プロセス条件によって変わる。そして開口316の配置パターンは、縦型MOSトランジスタ20が形成される領域に位置する半導体基板100の全てが、いずれかの開口316からの拡散範囲に含まれるように、定められる。図9は、還元性ガスとして水素を用いた場合の、水素の拡散距離の一例を説明するための図である。本図に示す例では、試料を実際に作製することにより、拡散距離を算出した。具体的には、図9bに示すように、シリコン基板の上にシリコン酸化膜を形成し、このシリコン酸化膜上に複数のポリシリコン配線を一定間隔で形成した。そして、このポリシリコン酸化膜上に層間絶縁膜BPSGを形成し、さらにこの層間絶縁膜上に、Alからなる金属配線を形成した。そして、この試料に対して水素アニール処理を行った。アニール温度は450°Cであり、アニール時間は20分である。そして、水素アニール処理を行った後、各ポリシリコン配線の抵抗値を測定した。図9aは、金属配線のエッジからの距離と、ポリシリコン配線の抵抗値の相関を示すグラフである。このグラフにおいて、金属配線のエッジを原点0として、金属配線の下方に入り込む方向をx軸の正方向として、金属配線から離れる方向をx軸における負方向とした。図9aから、金属配線のエッジから10μm以内では、ポリシリコン配線の抵抗値が減少していた。この減少量は、金属配線のエッジから4μm以内では特に顕著になる。ポリシリコン配線の抵抗は、水素が到達していない場合、高くなる。従って、水素の到達距離は金属配線のエッジから10μmであり、特に4μmの範囲内では、水素の到達量は多くなる。このため、隣り合う開口316の間隔は、20um以内、特に8um以内であるのが好ましい。なお、本実施形態のように、ゲート電極120の上端が、半導体基板100の表面と同一面か、それよりも下に位置する場合、開口316からの還元性ガスの拡散は、ゲート電極120によって妨げられにくくなる。図10は、開口316の長辺の方向と、それによる効果を説明するための図である。電極パッド326は、n型ソース層140に流れてきた電流を外部に取り出すための端子であり、例えばボンディングワイヤ図示せずが接続されている。縦型MOSトランジスタ20が動作している間、第1ソース配線312には、ドレイン電流が流れる。第1ソース配線312においてドレイン電流は、平面視で電極パッド326と重なる部分に向かって流れる。このため、開口316の長辺が、平面視で、開口316と電極パッド326とを結ぶ直線に沿っていると、第1ソース配線312におけるドレイン電流の抵抗損失が少なくなる。開口316の長辺と、開口316と電極パッド326とを結ぶ方向を示す直線Aと、がなす角度θを45°以下にした場合、この効果は得られる。図11は、半導体装置10を有する電子装置の回路構成を示す図である。この電子装置は、例えば図31に示す車両に用いられており、電子装置2、電源4、及び負荷6を有している。電源4は例えば車両に搭載されているバッテリーである。負荷6は、例えば車両に搭載されている電子部品、例えば図31に示すヘッドランプ400である。そして電子装置2は、電源4から負荷6に供給する電力を制御している。電子装置2は、回路基板例えばプリント配線基板上に半導体装置10,12を搭載したものである。本図に示す例において、半導体装置10は、IPDIntelligentPowerDeviceである。半導体装置12は、マイコンであり、回路基板の配線を介して半導体装置10に接続している。半導体装置12は、半導体装置10を制御している。詳細には、半導体装置12は、制御回路30に制御信号を入力する。そして制御回路30は、半導体装置12から入力された制御信号に従って、縦型MOSトランジスタ20のゲート電極120に信号を入力する。すなわち制御回路30は、縦型MOSトランジスタ20を制御する。縦型MOSトランジスタ20が制御されることにより、電源4からの電力が、適宜負荷6に供給される。図12は、図11に示した半導体装置10の平面図である。本図に示すように、半導体装置10は、縦型MOSトランジスタ20が形成されている領域と、制御回路30が形成されている領域とを有している。そして半導体装置10の表面には、制御回路30に接続する電極パッド40が複数形成されている。なお、電極パッド40の少なくとも一つは、縦型MOSトランジスタ20が形成されている領域を介して、制御回路30が形成されている領域とは反対側に位置していても良い。図13~図15の各図は、図1に示した半導体装置10の製造方法を示す断面図である。まず図13aに示すように、n型のサブ基板102を準備する。次いで、サブ基板102上に、n-型のエピタキシャル層104を形成する。次いで、エピタキシャル層104の表層に、素子分離膜を形成する。次いで、半導体基板100に、ゲート電極120を埋め込むための凹部を形成する。次いで、半導体基板100を熱酸化する。これにより、凹部の内側壁及び底面に、ゲート絶縁膜110が形成される。なお、半導体基板100の表面のうち素子分離膜で覆われていない領域にも、熱酸化膜が形成される。次いで、凹部の内部及び半導体基板100上に、ポリシリコン膜を、例えばCVD法を用いて形成する。次いで、半導体基板100上に位置するポリシリコン膜を、例えばエッチバックにより除去する。これにより、凹部の内部にゲート電極120が埋め込まれる。またこのとき、ゲート配線122も形成される。次いで、半導体基板100のエピタキシャル層104に、p型の不純物をイオン注入する。これにより、p型ベース層150が、ゲート電極120よりも浅く形成される。その後、p型ベース層150にn型の不純物をイオン注入する。これにより、n型ソース層140が形成される。さらに、p型ベース層150にp型の不純物をイオン注入する。これにより、p型層151が形成される。また、半導体基板100にウェル32、ゲート絶縁膜34、ゲート電極36、及び不純物領域38を形成することにより、プレーナ型のMOSトランジスタ31を形成する。MOSトランジスタ31の形成工程の少なくとも一部は、縦型MOSトランジスタ20の形成プロセスと同一工程であっても良い。例えば、n型ソース層140を形成する工程又はp型層151を形成する工程と、不純物領域38を形成する工程は同一工程であっても良い。また、ゲート電極36を形成する工程とゲート電極120を形成する工程は同一工程であっても良い。次いで、半導体基板100上に第1層間絶縁膜300を、例えばCVD法を用いて形成する。次いで、図13bに示すように、第1層間絶縁膜300上にレジストパターン図示せずを形成し、このレジストパターンをマスクとして第1層間絶縁膜300をエッチングする。これにより、第1層間絶縁膜300には、コンタクト301,302,304を埋め込むための接続孔が形成される。その後、レジストパターンを除去する。次いで、これらの接続孔内及び第1層間絶縁膜300上に、W膜をCVD法により形成し、このW膜のうち第1層間絶縁膜300上に位置する部分を除去する。これにより、コンタクト301,302,304が形成される。次いで、この接続孔内及び第1層間絶縁膜300上に、Al膜をスパッタリング法により形成する。次いで、Al膜上にレジストパターン図示せずを形成し、このレジストパターンをマスクとしてAl膜をエッチングする。これにより、第1ソース配線312、及び配線314が形成される。この工程において、第1ソース配線312には開口316が形成される。その後、レジストパターンを除去する。次いで、図14aに示すように、半導体基板100を、還元性ガスの雰囲気、例えば水素ガス雰囲気において、アニール処理を行う第1還元処理。この工程において、半導体基板100のうち第1ソース配線312の下方に位置する部分には、還元性ガスが、第1ソース配線312の開口316を介して、到達する。このため、半導体基板100のうち第1ソース配線312の下方に位置する部分も、全面が還元性ガスによって処理される。次いで、図14bに示すように、第1層間絶縁膜300上に第2層間絶縁膜310を、例えばCVD法を用いて形成する。次いで、第2層間絶縁膜310上にレジストパターン図示せずを形成し、このレジストパターンをマスクとして第2層間絶縁膜310をエッチングする。これにより、第2層間絶縁膜310には、ビア318を埋め込むための接続孔が形成される。その後、レジストパターンを除去する。次いで、これらの接続孔内及び第2層間絶縁膜310上に、W膜をCVD法により形成し、このW膜のうち第2層間絶縁膜310上に位置する部分を除去する。これにより、ビア318が形成される。次いで、第2層間絶縁膜310上に、Al膜をスパッタリング法により形成する。次いで、Al膜上にレジストパターン図示せずを形成し、このレジストパターンをマスクとしてAl膜をエッチングする。これにより、第2ソース配線322及びロジック配線324が形成される。その後、レジストパターンを除去する。次いで、図15に示すように、半導体基板100を、還元性ガスの雰囲気、例えば水素ガス雰囲気において、アニール処理を行う第2還元処理。この処理により、制御回路30のMOSトランジスタ31が還元性ガスによって処理される。その後、第2層間絶縁膜310上、第2ソース配線322上、及びロジック配線324上に、保護絶縁膜320を形成する。次いで、保護絶縁膜320を選択的に除去する。さらに、半導体基板100の裏面にドレイン電極202を形成する。これにより、図1に示した半導体装置10が形成される。なお、第1ソース配線312を形成する前、すなわち図13aに示した状態で還元処理を行うことも考えられる。しかしこの場合、ゲート電極120や第1層間絶縁膜300に還元性ガス例えば水素が過剰に残留し、これによって縦型MOSトランジスタ20のホットキャリア耐性が低下する可能性がある。すなわち第1ソース配線312及び開口316は、還元性ガスの供給量を適正値に制御するフィルタの役目も果たしている。図16及び図17は、本実施形態の効果を説明するためのグラフである。図16及び図17は、縦型MOSトランジスタ20とセンス用縦型トランジスタ21図2参照の閾値電圧の差ΔVtの、正規確率分布を示している。図16は図1に示した構造を有する半導体装置10における測定結果を示しており、図17は、図1に示した構造において開口316を形成しない半導体装置における測定結果を示している。図17に示すように、第1ソース配線312に開口316を形成しなかった場合、縦型MOSトランジスタ20とセンス用縦型トランジスタ21の閾値電圧の差は大きく、またその差のばらつきも多かった。さらには、縦型MOSトランジスタ20とセンス用縦型トランジスタ21の閾値電圧の差の温度依存性も高かった。これに対して図16に示すように、第1ソース配線312に開口316を形成した場合、縦型MOSトランジスタ20とセンス用縦型トランジスタ21の閾値電圧の差は小さく、その差のばらつきも小さかった。さらには、縦型MOSトランジスタ20とセンス用縦型トランジスタ21の閾値電圧の差の温度依存性も低かった。このように、本実施形態によれば、縦型MOSトランジスタ20の特性にばらつきが生じることを抑制できる。第2の実施形態図18は、第2の実施形態に係る半導体装置10における第1ソース配線312の構成を示す図である。本図は、第1の実施形態における図7に対応している。本実施形態に係る半導体装置10は、開口316のレイアウトを除いて、第1の実施形態に係る半導体装置と同様の構成である。本実施形態に係る半導体装置10において、開口316は、格子状に配置されている。具体的には、開口316は、図中x方向で見た場合、n型ソース層140の間に位置する領域全てに配置されている。本実施形態によっても、第1の実施形態と同様の効果を得ることができる。また、開口316の配置密度が第1の実施形態よりも高いため、縦型MOSトランジスタ20の特性にばらつきが生じることを、さらに抑制できる。第3の実施形態図19は、第3の実施形態に係る半導体装置10におけるn型ソース層140及びゲート電極120のレイアウトを示す図であり、第1の実施形態における図4に対応している。本実施形態において、半導体装置10は、ゲート電極120、n型ソース層140、及び開口316のレイアウトを除いて、第1の実施形態に係る半導体装置10と同様の構成である。本実施形態において、n型ソース層140は千鳥状に配置されている。これに伴い、ゲート電極120は、図中y方向に延伸する部分は、n型ソース層140の行ごとに、互い違いとなるように配置されている。図20は、本実施形態における第1ソース配線312の平面形状を示す図であり、第1の実施形態における図7に対応している。本実施形態においても、開口316の配置密度は、アニール時の還元性ガスの拡散距離に基づいて定められる。本図に示す例では、開口316は、ゲート電極120によって形成されるマトリックスにおいて、一行おきかつ二列おきに配置されている。本実施形態によっても、第1の実施形態と同様の効果を得ることができる。第4の実施形態図21は、第4の実施形態に係る半導体装置10におけるn型ソース層140、p型層151、及びゲート電極120のレイアウトを示す図であり、第1の実施形態における図4に対応している。本実施形態に係る半導体装置10は、n型ソース層140、p型層151、ゲート電極120、及び開口316のレイアウトを除いて、第1の実施形態に係る半導体装置10と同様の構成である。本実施形態において、ゲート電極120は、複数、互いに平行に延伸している。そして、半導体基板100のうちゲート電極120の間に位置する領域に、n型ソース層140及びp型層151が形成されている。本実施形態において、ゲート電極120が延伸している方向で見た場合、n型ソース層140及びp型層151は交互に配置されている。本図に示す例では、n型ソース層140は、p型層151よりも面積が大きい。そして第1の列に位置するn型ソース層140と、その隣の列に位置するn型ソース層140とは、ゲート電極120が延伸している方向で見た場合、互いに同じところに位置している。すなわち、n型ソース層140によって構成されている行と、p型層151によって構成されている行とが、図中y方向に交互に配置されている。図22は、本実施形態における第1ソース配線312の平面形状を示す図であり、第1の実施形態における図7に対応している。本実施形態において、開口316は、n型ソース層140によって構成されている行に配置されている。そして、開口316は、全ての隣り合うn型ソース層140の間隙の上方に配置されている。開口316は、いずれも平面視でゲート電極120と重なっているが、両端部がゲート電極120から食み出している。開口316のうちゲート電極120から食み出した部分は、n型ソース層140と重なっている。ただし、開口316のうちゲート電極120から食み出した部分の少なくとも一部は、p型層151と重なっていても良い。本実施形態によっても、第1の実施形態と同様の効果を得ることができる。また、開口316を大きくすることができるため、還元性ガスがさらに第1ソース配線312の下方に拡散しやすくなる。その結果、縦型MOSトランジスタ20の特性がばらつくことをさらに抑制できる。第5の実施形態図23は、第5の実施形態に係る半導体装置10の構成を示す断面図であり、第1の実施形態における図1に対応している。ただし、本図では縦型MOSトランジスタ20のみを図示しており制御回路30を図示していない。本実施形態に係る半導体装置10は、以下の点を除いて、第1~第4の実施形態のいずれかに係る半導体装置10と同様の構成を有している。まず、半導体装置10は、第2層間絶縁膜310及び第2ソース配線322を有していない。すなわち半導体装置10は、配線層を一層のみ有している。そして第1層間絶縁膜300及び第1ソース配線312上に、保護絶縁膜320が形成されている。そして、第1ソース配線312の一部が、図10に示した電極パッド326となっている。このときの第1配線層の厚さは第2ソース配線322及びロジック配線324の厚さと同程度の2.0um以上6.0um以下となる。図24は、図23に示した半導体装置10における第1ソース配線312のレイアウトを示す図である。本図、及び図23に示すように、開口316は、一部がn型ソース層140及びp型層151の双方の上に位置している。具体的には、開口316の図中y方向の幅は、ゲート電極120の配置間隔よりも大きく、例えばその2倍である。ただし、開口316の図中x方向の幅は、ゲート電極120の配置間隔よりも狭く、例えばその半分である。開口316と重なっているn型ソース層140及びp型層151には、コンタクト301,302が、平面視で開口316と重ならない部分に設けられている。本実施形態によれば、半導体装置10が配線層を一層のみ有している場合でも、第1の実施形態に示した効果を得ることができる。第6の実施形態図25は、第6の実施形態に係る半導体装置10の構成を示す図である。本実施形態に係る半導体装置10は、半導体基板100の凹部の底部に位置するゲート絶縁膜110が、凹部の上部に位置するゲート絶縁膜110よりも厚い点を除いて、第1~第5の実施形態のいずれかに係る半導体装置10と同様の構成である。本実施形態において、半導体基板100の凹部の底部に位置するゲート絶縁膜110と、この凹部の上部に位置するゲート絶縁膜110とは、別工程で形成されている。本実施形態によっても、第1~第5の実施形態のいずれかと同様の効果を得ることができる。第7の実施形態図26は、第7の実施形態に係る半導体装置の構成を示す図である。本実施形態に係る半導体装置10は、p型埋込層152を有している点を除いて、第1~第6の実施形態のいずれかに係る半導体装置10と同様の構成である。具体的には、本実施形態において、半導体基板100のうち縦型MOSトランジスタ20が形成されている部分には、表層にn型ソース層140及びp型層151のいずれも形成されていない領域がある。そしてこの領域の下方に、p型埋込層152が形成されている。深さ方向で見た場合、p型埋込層152は、p型ベース層150の下に位置しており、p型ベース層150に繋がっている。本実施形態によっても、第1の実施形態と同様の効果を得ることができる。また、152P型埋め込みにより、耐圧向上の効果を得ることが出来る。第8の実施形態図27は、第8の実施形態に係る半導体装置10の構成を示す図である。図28及び図29は、図27に示した半導体装置10の第1ソース配線312のレイアウトを示す図である。本実施形態に係る半導体装置10は、以下の点を除いて第1~第7の実施形態のいずれかに係る半導体装置10と同様の構成である。なお、図27及び図28は、ゲート電極120、n型ソース層140、及びp型層151のレイアウトが第1の実施形態と同様の場合を示している。また図29は、ゲート電極120、n型ソース層140、及びp型層151のレイアウトが第4の実施形態と同様の場合を示している。まず、開口316は、ゲート電極120の上に直線状に形成されている。そして開口316の中には、配線123が形成されている。配線123は、第1ソース配線312と同一層に位置しており、平面視でゲート電極120と重なっている。配線123はコンタクト305を介してゲート電極120に接続している。配線123は、図4に示したゲート配線122に接続している。本実施形態によっても、第1の実施形態と同様の効果を得ることができる。また、配線123から、コンタクト305を介してゲート電極120の複数個所に信号を入力することができるため、ゲート電極120における信号の抵抗損失を少なくすることができる。第9の実施形態図30は、第9の実施形態に係る半導体装置10の構成を示す図である。本実施形態に係る半導体装置10は、縦型MOSトランジスタ20の代わりにIGBTInsulatedGateBipolarTransistor22を有している点を除いて、第1~第8の実施形態のいずれかと同様である。IGBT22は、縦型MOSトランジスタ20において、n型ドレイン層130とドレイン電極202の間に、p型コレクタ層134を追加した構成を有している。本実施形態では、サブ基板102はp型のシリコン基板であり、p型コレクタ層134として機能する。また、n型ドレイン層130及びn-層132は、サブ基板102上に、エピタキシャル成長法により形成されている。本実施形態に係る半導体装置10の製造方法は、サブ基板102としてp型のシリコン基板を用いる点、及びサブ基板102の上に、n型ドレイン層130及びn-層132をこの順にエピタキシャル成長させる点を除いて、第1の実施形態に係る半導体装置10の製造方法と同様である。本実施形態によっても、第1の実施形態と同様の効果を得ることができる。以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。"