基板と、前記基板上に設けられたゲート電極と、前記ゲート電極上に形成されたゲート絶縁層と、前記ゲート絶縁層上に形成され、チャネル領域と、前記チャネル領域の両側にそれぞれ位置するソース領域およびドレイン領域とを有する酸化物半導体層と、前記ソース領域に電気的に接続されたソース電極と、前記ドレイン領域に電気的に接続されたドレイン電極と、前記ソース電極および前記ドレイン電極の間に位置し、前記酸化物半導体層上に接して設けられた金属化合物層と、を備え、前記金属化合物層は、前記ソース電極および前記ドレイン電極に含まれる金属元素のうちの少なくとも1種と同じ金属元素の化合物から形成された絶縁体層または半導体層である半導体装置。前記金属化合物層の厚さは、前記ソース電極および前記ドレイン電極の厚さよりも小さい請求項1に記載の半導体装置。前記金属化合物層の厚さは、1nm以上50nm以下である請求項1または2に記載の半導体装置。前記金属化合物層の厚さは、1nm以上5nm以下である請求項3に記載の半導体装置。前記金属化合物層は、金属酸化物層である請求項1から4のいずれかに記載の半導体装置。基板上にゲート電極を形成する工程Aと、前記ゲート電極を覆うようにゲート絶縁層を形成する工程Bと、前記ゲート絶縁層上に酸化物半導体層を形成する工程Cと、前記酸化物半導体層に電気的に接続されたソース電極およびドレイン電極を設ける工程Dと、を包含する半導体装置の製造方法であって、前記工程Dは、前記酸化物半導体層を覆うように金属膜を形成する工程D-1と、前記金属膜をパターニングすることによって前記ソース電極および前記ドレイン電極を形成する工程D-2と、を含み、前記工程D-2におけるパターニングは、前記金属膜のうちの、前記酸化物半導体層のチャネル領域となる領域上に位置する部分が、前記ソース電極および前記ドレイン電極よりも薄い導電体膜として残存するように実行され、前記導電体膜を化学反応させることにより、前記ソース電極および前記ドレイン電極の間に位置する金属化合物層を形成する工程Eをさらに包含する半導体装置の製造方法。前記工程D-2は、前記金属膜の一部を覆うフォトレジスト層であって、前記酸化物半導体層のソース領域およびドレイン領域となる領域に重なる第1の部分を有するフォトレジスト層を形成する工程D-2-1と、前記フォトレジスト層をマスクとして用いて前記金属膜をエッチングする工程D-2-2と、を含む請求項6に記載の半導体装置の製造方法。前記工程D-2-1は、前記フォトレジスト層が、前記酸化物半導体層のチャネル領域となる領域に重なる第2の部分であって、前記第1の部分よりも薄い第2の部分を有するように実行される請求項7に記載の半導体装置の製造方法。前記工程D-2-1は、多階調マスクを用いた露光工程を含む請求項8に記載の半導体装置の製造方法。前記工程Eにおいて形成される前記金属化合物層は、絶縁体層または半導体層である請求項6から9のいずれかに記載の半導体装置の製造方法。前記金属化合物層の厚さは、1nm以上50nm以下である請求項6から10に記載の半導体装置の製造方法。前記金属化合物層の厚さは、1nm以上5nm以下である請求項11に記載の半導体装置の製造方法。前記工程Eにおいて、前記導電体膜を酸化させることによって前記金属化合物層として金属酸化物層が形成される請求項6から12のいずれかに記載の半導体装置の製造方法。しかしながら、特許文献1および2に開示されているような酸化物半導体TFTを製造する際には、チャネル保護膜をパターニングするプロセスが必要となる。従って、チャネル保護膜が設けられていない構造に比べ、製造に要する工程数およびマスク枚数がともに増加する。そのため、スループットが低下する。本発明は、上記問題に鑑みてなされたものであり、その目的は、ボトムゲートトップコンタクト構造を有する酸化物半導体TFTの製造プロセスにおける酸化物半導体層へのダメージを低減し、且つ、スループットの低下を抑制することにある。本発明による半導体装置は、基板と、前記基板上に設けられたゲート電極と、前記ゲート電極上に形成されたゲート絶縁層と、前記ゲート絶縁層上に形成され、チャネル領域と、前記チャネル領域の両側にそれぞれ位置するソース領域およびドレイン領域とを有する酸化物半導体層と、前記ソース領域に電気的に接続されたソース電極と、前記ドレイン領域に電気的に接続されたドレイン電極と、前記ソース電極および前記ドレイン電極の間に位置し、前記酸化物半導体層上に接して設けられた金属化合物層と、を備え、前記金属化合物層は、前記ソース電極および前記ドレイン電極に含まれる金属元素のうちの少なくとも1種と同じ金属元素の化合物から形成された絶縁体層または半導体層である。ある好適な実施形態において、前記金属化合物層の厚さは、前記ソース電極および前記ドレイン電極の厚さよりも小さい。ある好適な実施形態において、前記金属化合物層の厚さは、1nm以上50nm以下である。ある好適な実施形態において、前記金属化合物層の厚さは、1nm以上5nm以下である。ある好適な実施形態において、前記金属化合物層は、金属酸化物層である。本発明による半導体装置の製造方法は、基板上にゲート電極を形成する工程Aと、前記ゲート電極を覆うようにゲート絶縁層を形成する工程Bと、前記ゲート絶縁層上に酸化物半導体層を形成する工程Cと、前記酸化物半導体層に電気的に接続されたソース電極およびドレイン電極を設ける工程Dと、を包含する半導体装置の製造方法であって、前記工程Dは、前記酸化物半導体層を覆うように金属膜を形成する工程D-1と、前記金属膜をパターニングすることによって前記ソース電極および前記ドレイン電極を形成する工程D-2と、を含み、前記工程D-2におけるパターニングは、前記金属膜のうちの、前記酸化物半導体層のチャネル領域となる領域上に位置する部分が、前記ソース電極および前記ドレイン電極よりも薄い導電体膜として残存するように実行され、前記導電体膜を化学反応させることにより、前記ソース電極および前記ドレイン電極の間に位置する金属化合物層を形成する工程Eをさらに包含する。ある好適な実施形態において、前記工程D-2は、前記金属膜の一部を覆うフォトレジスト層であって、前記酸化物半導体層のソース領域およびドレイン領域となる領域に重なる第1の部分を有するフォトレジスト層を形成する工程D-2-1と、前記フォトレジスト層をマスクとして用いて前記金属膜をエッチングする工程D-2-2と、を含む。ある好適な実施形態において、前記工程D-2-1は、前記フォトレジスト層が、前記酸化物半導体層のチャネル領域となる領域に重なる第2の部分であって、前記第1の部分よりも薄い第2の部分を有するように実行される。ある好適な実施形態において、前記工程D-2-1は、多階調マスクを用いた露光工程を含む。ある好適な実施形態において、前記工程Eにおいて形成される前記金属化合物層は、絶縁体層または半導体層である。ある好適な実施形態において、前記金属化合物層の厚さは、1nm以上50nm以下である。ある好適な実施形態において、前記金属化合物層の厚さは、1nm以上5nm以下である。ある好適な実施形態において、前記工程Eにおいて、前記導電体膜を酸化させることによって前記金属化合物層として金属酸化物層が形成される。本発明によると、ボトムゲートトップコンタクト構造を有する酸化物半導体TFTの製造プロセスにおける酸化物半導体層へのダメージを低減し、且つ、スループットの低下を抑制することができる。以下、図面を参照しながら本発明の実施形態を説明する。本発明による半導体装置は、酸化物半導体から形成された活性層を有する薄膜トランジスタ酸化物半導体TFTを備えている。本発明による半導体装置は、少なくとも1つの酸化物半導体TFTを備えていればよく、そのようなTFTを備える各種基板、各種表示装置、各種電子機器を広く含む。以下では、液晶表示装置用のアクティブマトリクス基板TFT基板を例として説明を行う。図1および図2に、本実施形態におけるTFT基板100を示す。図1は、TFT基板100の1つの画素に対応した領域を模式的に示す平面図であり、図2は、図1中の2A-2A’線に沿った断面図である。TFT基板100は、図1および図2に示すように、絶縁性を有する基板典型的には透明基板1と、基板1上に設けられたゲート配線走査配線2およびソース配線信号配線3と、ゲート配線2およびソース配線3に電気的に接続された薄膜トランジスタ10と、薄膜トランジスタ10に電気的に接続された画素電極4とを備える。ゲート配線2が行方向に延びるように形成されているのに対し、ソース配線3は列方向に延びるように形成されている。薄膜トランジスタ10は、ゲート配線2から走査信号を供給され、ソース配線3から表示信号を供給される。TFT基板100は、さらに、補助容量Csを形成するための補助容量配線5を備える。ここで、薄膜トランジスタ10の具体的な構造を図3も参照しながら説明する。図3は、薄膜トランジスタ10を拡大して模式的に示す断面図である。薄膜トランジスタ10は、基板1上に設けられたゲート電極11と、ゲート電極11上に形成されたゲート絶縁層12と、ゲート絶縁層12上に形成された酸化物半導体層13と、酸化物半導体層13に電気的に接続されたソース電極14およびドレイン電極15とを有する。ソース電極14およびドレイン電極15は、それぞれ、酸化物半導体層13の上面と接している。酸化物半導体層13のうちソース電極14と接する領域13sはソース領域と呼ばれ、ドレイン電極15と接する領域13dはドレイン領域と呼ばれる。また、酸化物半導体層13のうちゲート電極11とオーバーラップし、かつ、ソース領域13sとドレイン領域13dとの間に位置する領域13cはチャネル領域と呼ばれる。つまり、酸化物半導体層13は、チャネル領域13cと、チャネル領域13cの両側にそれぞれ位置するソース領域13sおよびドレイン領域13dとを有しており、ソース電極14およびドレイン電極15はそれぞれ酸化物半導体層13のソース領域13sおよびドレイン領域13dに電気的に接続されている。本実施形態における薄膜トランジスタ10は、図2および図3に示すように、さらに、ソース電極14およびドレイン電極15の間に位置し、酸化物半導体層13上に接して設けられた金属化合物層16を有する。この金属化合物層16は、絶縁体層または半導体層である。金属化合物層16は、ソース電極14およびドレイン電極15を形成するための金属膜以下ではソースメタル膜とも呼ぶの一部を用いて形成されている。具体的には、金属化合物層16は、ソースメタル膜をパターニングすることによってソース電極14およびドレイン電極15を形成する際に、チャネル領域上に位置する部分を残存させ、この残存した部分当然導電体膜であるを化学反応させて導体でなくすことにより形成される。そのため、金属化合物層16は、ソース電極14およびドレイン電極15に含まれる金属元素1種または複数種のうちの少なくとも1種後述するように必ずしも全種ではないと同じ金属元素の化合物から形成されている。上述した構造を有する薄膜トランジスタ100を覆うように、図2に示すように、第1層間絶縁層6および第2層間絶縁層7が設けられている。第1層間絶縁層6および第2層間絶縁層7は、下側からこの順で積層されている。第2層間絶縁層7上に、画素電極4が設けられている。第1層間絶縁層6および第2層間絶縁層7の補助容量配線5に重なる位置には開口部8が形成されている。ドレイン電極15は、この開口部8まで延設されており、画素電極4は、開口部8内でドレイン電極15に接続されている。上述したように、本実施形態におけるTFT基板100は、ソース電極14およびドレイン電極15の間つまり酸化物半導体層13のチャネル領域13c上に位置する金属化合物層16を備えている。そのため、ソース電極14およびドレイン電極15をパターニング例えばドライエッチングを用いてにより形成する際には、ソースメタル膜の金属化合物層16となる部分によって酸化物半導体層13が保護される。そのため、製造プロセスにおける酸化物半導体層13へのダメージが低減される。また、金属化合物層16を形成するためには、新たな膜を堆積したり、その膜をパターニングしたりする必要がないので、図14に示したようなチャネル保護膜30を設ける構造に比べると、スループットが向上する。金属化合物層16の厚さは、図2および図3に示しているように、ソース電極14およびドレイン電極15の厚さよりも小さいことが好ましい。金属化合物層16がソース電極14およびドレイン電極15よりも薄いと、ソースメタル膜の一部を化学反応させて金属化合物層16を形成する際に、導体部分が残らないようにすることが容易となる。ソース電極14およびドレイン電極15の厚さは、典型的には、100nm以上500nm以下である。これに対し、金属化合物層16の厚さは、具体的には、1nm以上50nm以下であることが好ましい。金属化合物層16の厚さが50nmを超えると、用いる化学反応の種類によっては、導体部分を残さないようにするのが難しいことがある。また、金属化合物層16の厚さが1nm未満であると、エッチングのばらつきによりチャネル領域13cがむき出しとなることがあり、その場合には酸化物半導体層13にダメージが与えられてしまう。金属化合物層16は、絶縁体または半導体である限り、どのような化合物から形成されていてもよい。金属化合物層16が、金属酸化物から形成された金属酸化物層であると、酸化物半導体層13に酸素欠損が生じた場合に、金属酸化物層に含まれる酸素によって酸素欠損を回復することが可能となるので、酸化物半導体層13の酸素欠損を低減できるという利点が得られる。次に、図4~図6を参照しながら、TFT基板100の製造方法の例を説明する。図4~図6は、TFT基板100の製造方法を説明するための工程断面図である。まず、図4aに示すように、基板例えばガラス基板1上に、ゲート電極11を形成する。このとき、ゲート配線2図4aでは不図示および補助容量配線5も同時に形成される。ゲート電極11、ゲート配線2および補助容量配線5は、スパッタ法などにより基板1上に金属膜導電体膜を形成した後、この金属膜をフォトリソグラフィによりパターニングすることによって形成することができる。ゲート電極11、ゲート配線2および補助容量配線5となる金属膜ゲートメタル膜としては、例えば、Ti/Al/Ti膜、Al/Ti膜およびCu/Ti膜が用いられる。ゲート電極11、ゲート配線2および補助容量配線5の厚さは、例えば100nm以上500nm以下である。次に、図4bに示すように、ゲート電極11などを覆うようにゲート絶縁層12を形成する。ゲート絶縁層12は、例えばCVD法を用いて形成することができる。ゲート絶縁層12としては、例えば、SiO2膜、SiNx膜およびこれらの積層膜を用いることができる。ゲート絶縁層12として、SiO2膜のような酸化物膜を用いると、酸化物半導体層13の酸素欠損を低減できるという利点が得られる。また、ゲート絶縁層12として積層膜を用いる場合には、酸化物膜が酸化物半導体層13に接するような順番で積層を行うと、同じ利点が得られる。ゲート絶縁層12の厚さは、例えば200nm以上500nm以下である。続いて、図4cに示すように、ゲート絶縁層12上に酸化物半導体層13を形成する。酸化物半導体層13は、典型的には、アモルファス酸化物から形成されている。酸化物半導体層13の材料としては、例えば、Zn-O系半導体ZnO、In-Ga-Zn-O系半導体IGZO、In-Zn-O系半導体IZOおよびZn-Ti-O系半導体ZTOを用いることができる。酸化物半導体層13は、具体的には、以下のようにして形成することができる。まず、スパッタ法を用いて、例えば厚さが30nm以上300nm以下のIGZO膜をゲート絶縁層12上に形成する。次に、フォトリソグラフィにより、IGZO膜の所定の領域を覆うフォトレジスト層を形成する。続いて、IGZO膜のうちフォトレジスト層で覆われていない部分をウェットエッチングにより除去する。その後、フォトレジスト層を剥離する。このようにして、島状の酸化物半導体層13が得られる。その後、図4dに示すように、酸化物半導体層13に電気的に接続されたソース電極14およびドレイン電極15を設け、次いで、ソース電極14およびドレイン電極15の間に位置する金属化合物層16を形成する。以下、これらの工程をより具体的に説明する。まず、図5aに示すように、酸化物半導体層13を覆うように金属膜ソースメタル膜20を形成する。金属膜20は、例えばスパッタ法により堆積される。金属膜20としては、例えば、Ti/Al/Ti膜、Al/Ti膜、Cu/Ti膜、Al膜、Cu膜およびMo膜が用いられる。金属膜20の厚さは、例えば、100nm以上500nm以下である。次に、金属膜20をパターニングすることによってソース電極14およびドレイン電極15を形成する。このとき、ソース配線3も形成される。この工程におけるパターニングは、金属膜20のうちの、酸化物半導体層13のチャネル領域13cとなる領域上に位置する部分が、ソース電極14およびドレイン電極15よりも薄い導電体膜として残存するように実行される。具体的には、まず、図5bに示すように、金属膜20の一部を覆うフォトレジスト層21を形成する。このフォトレジスト層21は、酸化物半導体層13のソース領域13sおよびドレイン領域13dとなる領域に重なる第1の部分21aと、酸化物半導体層13のチャネル領域13cとなる領域に重なる第2の部分21bとを有する。図5bに示されているように、第2の部分21bは、第1の部分21aよりも薄い。つまり、フォトレジスト層21は、その厚さに分布を有する。このようなフォトレジスト層21は、露光工程を多階調マスクを用いて実行することにより形成することができる。多階調マスクを用いた多階調露光を行うことにより、中間露光された領域が第2の部分21bとなる。多階調マスクとしては、グレートーンマスクやハーフトーンマスクを用いることができる。グレートーンマスクには、露光機の解像度以下のスリットが形成されており、このスリットによって光の一部を遮ることによって中間露光が実現される。一方、ハーフトーンマスクでは、半透過膜を用いることによって中間露光が実現される。次に、図5cに示すように、フォトレジスト層21をマスクとして用いて金属膜20をエッチング例えばドライエッチングすることにより、ソース電極14およびドレイン電極15を形成する。このとき、金属膜20のうちの、フォトレジスト層21の第2の部分21b他の部分よりも薄いに覆われている部分は、ライトエッチングされるので、酸化物半導体層13のチャネル領域13c上には、ソース電極14およびドレイン電極15よりも薄い導電体膜20’が残存する。この導電体膜20’の厚さは、具体的には、1nm以上50nm以下である。続いて、図5dに示すように、導電体膜20’を化学反応させることにより、ソース電極14およびドレイン電極15の間に位置する金属化合物層16を形成する。例えば、導電体膜20’を酸化させることによって金属化合物層16として金属酸化物層を形成する。金属膜ソースメタル膜20がAl膜、Cu膜、Mo膜の場合、金属化合物層16はそれぞれ酸化アルミニウム層、酸化銅II層、酸化モリブデン層となる。また、金属膜20がTi/Al/Ti膜、Al/Ti膜、Cu/Ti膜のようなTi層を下地とする積層膜であって、導電体膜20’がTi膜となるようにつまり下地層のみが導電体膜20’として残存するようにエッチングが行われた場合には、金属化合物層16は酸化チタン層となる。このように、金属膜ソースメタル膜20が単層膜である場合、金属化合物層16は、ソース電極14およびドレイン電極15に含まれる金属元素1種または複数種と同じ金属元素の化合物から形成されている。これに対し、金属膜ソースメタル膜20が積層膜である場合、金属化合物層16は、ソース電極14およびドレイン電極15に含まれる複数種の金属元素のうちの一部と同じ金属元素の化合物から形成されていることがある。酸化方法としては、公知の種々の方法を用いることができる。例えば、酸素ガスや、窒素ガス、笑気ガスのプラズマを用いてもよいし、過酸化水素水を用いてもよく、また、陽極酸化法を用いてもよい。なお、ここでは、導電体膜20’を酸化させて金属化合物層16として金属酸化物層を形成する例を挙げたが、金属化合物層16は、絶縁体または半導体である限り、どのような化合物から形成されていてもよい。このようにして、薄膜トランジスタ10が得られる。次に、図6aに示すように、薄膜トランジスタ10を覆うように、第1層間絶縁層6および第2層間絶縁層7をこの順で形成する。第1層間絶縁層6は、例えば、SiO2膜、SiNx膜、スピンオングラスSOG膜である。第2層間絶縁層7は、例えば、アクリレート系の感光性樹脂膜である。第1層間絶縁層6および第2層間絶縁層7には、ドレイン電極15の表面を露出させるための開口部8が形成されている。なお、本実施形態では、金属化合物層16、第1層間絶縁層6および第2層間絶縁層7の3つの層が薄膜トランジスタ10を保護する保護層として機能するが、保護層として必ずしも3つの層を設ける必要はない。例えば、金属化合物層16のみで薄膜トランジスタ10を保護することもできる。その後、図6bに示すように、ドレイン電極15の露出した表面と接するように、画素電極4を形成する。例えば、第2層間絶縁層7の上および開口部8内に、スパッタ法により導電体膜を堆積した後、この導電体膜をフォトリソグラフィによりパターニングすることにより、画素電極4を形成することができる。画素電極4の材料としては、例えばITOを用いることができる。このようにして、TFT基板100が完成する。本実施形態の製造方法によれば、ソース電極14およびドレイン電極15を形成する工程図5cに示した工程において、チャネル領域13c上に位置する導電体膜20’によって酸化物半導体層13が保護されるので、酸化物半導体層13へのダメージが低減される。また、導電体膜20’は、ソース電極14およびドレイン電極15となる金属膜ソースメタル膜20の一部であるので、この導電体膜20’を形成するために、新たな膜を積層する必要はない。そのため、本実施形態の製造方法は、図14に示したようなチャネル保護膜30を設ける場合の製造方法に比べ、利点が多い。例えば、チャネル保護膜30例えばSiO2膜をスパッタ法により形成する場合に比べると、スループットが向上するという利点が得られるし、チャネル保護膜30をCVD法により形成する場合に比べると、CVDプロセスを要しないという利点が得られる。また、本実施形態の製造方法では、用いるマスク枚数は、従来のチャネルエッチ構造チャネル保護膜30を有しない構造を製造する場合と同じでよい。そのため、本実施形態の製造方法は、チャネル保護膜30を設ける場合の製造方法と比べて工程が簡略化されるので、この点からもスループットの向上という利点が得られる。また、本実施形態の製造方法によれば、ソース電極14およびドレイン電極15を形成する工程においてウェットエッチングを用いることもできる。導電体膜20’が存在することにより、酸化物半導体層13がエッチング液に直接浸漬されることがないからである。例えば、ソースメタル膜がCu/Ti膜である場合、従来のチャネルエッチ構造では、Cu層をウェットエッチングした後、Ti層をドライエッチングするが、本実施形態の製造方法によれば、ソースメタル膜金属膜20であるCu/Ti膜を一括してウェットエッチングすることができる。酸化物半導体層13を保護する導電体膜20’は、その後の工程図5dに示した工程で化学反応により絶縁体層または半導体層である金属化合物層16とされる。本実施形態における製造方法によれば、金属膜20をパターニングする工程図5cに示した工程は、導電体膜20’がソース電極14およびドレイン電極15よりも薄くなるように実行されるので、金属化合物層16を形成する際に導体部分が残らないようにすることが容易である。金属化合物層16の厚さ=導電体膜20’の厚さは、既に説明したように、1nm以上50nm以下であることが好ましい。金属化合物層16が金属酸化物層である場合には、以下に説明する理由から、金属化合物層16の厚さが1nm以上5nm以下であることがより好ましい。ソース電極14およびドレイン電極15となる金属膜20を形成する際図5aに示した工程、酸化物半導体層13に還元反応が生じ、チャネル領域13cに金属が析出することがある。このような金属によるリークパスは、トランジスタ特性のばらつきの原因となる。導電体膜20’の厚さ=金属化合物層16の厚さが1nm以上5nm以下であると、導電体膜20’を酸化させる工程において、酸化物半導体層13も酸化させることができるので、チャネル領域13cに析出した金属によるリークパスを低減することができる。そのため、トランジスタ特性のばらつきを低減することができる。また、図示していないが、スイッチング素子として各画素に設けられる酸化物半導体TFT画素用TFT10だけでなく、ドライバなどの周辺回路用のTFT回路用TFTの一部又は全部をTFT基板100上に形成してもよいモノリシック化。周辺回路は、TFT基板における複数の画素を含む領域表示領域と呼ぶ。以外の領域額縁領域と呼ぶ。に形成される。そのような場合、酸化物半導体TFTは、高い移動度例えば10cm2/Vs以上を有する酸化物半導体層を活性層として用いているので、画素用TFTとしてだけでなく、回路用TFTとしても好適に用いられる。実施例および比較例本実施形態におけるTFT基板100の薄膜トランジスタ10および従来の構造を有する薄膜トランジスタいずれも酸化物半導体TFTであるを実際に作製し、そのトランジスタ特性を測定した結果を説明する。実施例1および2として、図3に示した構造を有するつまり金属化合物層16を有する薄膜トランジスタ10を作製した。実施例1の薄膜トランジスタ10の金属化合物層16の厚さが5nmを超え50nm以下であるのに対し、実施例2の薄膜トランジスタ10の金属化合物層16の厚さは1nm以上5nm以下である。作製方法は、図4などを参照しながら説明した通りである。また、比較例として、図15に示した構造を有する薄膜トランジスタ10Bを作製した。薄膜トランジスタ10Bは、金属化合物層16もチャネル保護膜30も備えていない点において、図3に示した薄膜トランジスタ10や図14に示した薄膜トランジスタ10Aと異なる。なお、実施例1および2の薄膜トランジスタ10と、比較例の薄膜トランジスタ10Bとでは、金属化合物層16の有無以外の構成各層の材料、厚さ、サイズ等は同じとした。実施例1および2の薄膜トランジスタ10および比較例の薄膜トランジスタ10Bのそれぞれについて、ゲート電圧―ドレイン電流Vg―Id特性を測定した。比較例の薄膜トランジスタ10Bについての測定結果を図7に示す。また、実施例1の薄膜トランジスタ10についての測定結果を図8に示し、実施例2の薄膜トランジスタ10についての測定結果を図9に示す。図7に示すように、比較例の薄膜トランジスタ10Bでは、ゲート電圧の大きさによらずドレイン電流はほぼ一定であり、トランジスタ特性オン/オフ特性が得られなかった。これは、ソースメタル膜をドライエッチングする際に用いられるハロゲンプラズマ等により酸化物半導体層13がダメージを受けてしまいより具体的には一部が還元されてしまい、過剰なキャリアが発生するつまりチャネルの低抵抗化が生じるためと考えられる。これに対し、図8および図9に示すように、実施例1および2の薄膜トランジスタ10では、明確なトランジスタ特性オン/オフ特性が得られ、閾値電圧を適当な範囲に制御することが可能であった。これは、ソースメタル膜20をドライエッチングする際に、酸化物半導体層13がエッチング雰囲気に直接曝されることがなく、過剰なキャリアの発生を防止できるからである。次に、実施例1の薄膜トランジスタ10と実施例2の薄膜トランジスタ10とをそれぞれ多数作製し、ゲート電圧―ドレイン電流Vg-Id特性のばらつきを検証した。実施例1の薄膜トランジスタ10についての検証結果を図10に示し、実施例2の薄膜トランジスタ10についての検証結果を図11に示す。図10に示すように、実施例1の薄膜トランジスタ10では、明確なトランジスタ特性は得られているものの、Vg-Id特性にばらつきが生じた。これは、金属膜ソースメタル膜20を形成する際、酸化物半導体層13に還元反応が生じ、チャネル領域13cに金属が析出し、リークパスが発生したためである。これに対し、図11に示すように、実施例2の薄膜トランジスタ10では、Vg-Id特性のばらつきが少なかった。これは、導電体膜20’の厚さ=金属化合物層16の厚さが1nm以上5nm以下であり、導電体膜20’を酸化させる工程において酸化物半導体層13も酸化させることができるので、チャネル領域13cに析出した金属によるリークパスを低減することができるからである。4枚マスクプロセス本実施形態における製造方法を4枚マスクプロセスとして実行する例を説明する。比較のために、図15に示した構造を有する薄膜トランジスタ10Bを備えたTFT基板を製造する従来の方法も説明する。図12に、本例において製造されるTFT基板100の構造を示す。図2に示したTFT基板100では、ドレイン電極15が補助容量配線5に重なる位置まで延設されており、画素電極4は補助容量配線5に重なる位置でドレイン電極15に接続されている。これに対し、図12に示すTFT基板100では、ドレイン電極15は補助容量配線5に重なる位置までは延設されておらず、画素電極4は、補助容量配線5に重ならない位置でドレイン電極15に接続されている。図13に、本例の製造方法と、従来の製造方法とを示す。図13の中央には、従来の製造方法の詳細なフローチャートが示されており、図13の右側には、本例の製造方法の詳細なフローチャートが示されている。また、図13の左側には、従来の製造方法および本例の製造方法を概括したフローチャート後述するように本例の製造方法とは厳密には一致していないが示されている。図13には、ゲートメタル膜としてCu/Ti膜、ゲート絶縁層12としてSiO2膜、酸化物半導体層13としてIGZO膜、ソースメタル膜金属膜20としてCu/Ti膜、第1層間絶縁層6としてSiO2膜、第2層間絶縁層7として感光性樹脂膜を用いる例が示されている。まず、図13の中央に示す従来の製造方法を説明する。まず、基板1上にゲートメタル膜としてCu/Ti膜を堆積し、次に、このCu/Ti膜の一部を覆うフォトレジスト層を形成する。続いて、フォトレジスト層をマスクとしてウェットエッチングによりCu/Ti膜をパターニングし、その後、フォトレジスト層を剥離する。このようにして、ゲート電極11、ゲート配線および補助容量配線を形成する。次に、ゲート絶縁層12としてのSiO2膜および酸化物半導体膜としてのIGZO膜を堆積する。続いて、酸化物半導体膜をパターニングすることによって島状の酸化物半導体層13を形成する。具体的には、まず、IGZO膜の一部を覆うフォトレジスト層を形成し、次に、このフォトレジスト層をマスクとしてウェットエッチングを行い、続いて、フォトレジスト層を剥離する。その後、ソースメタル膜としてCu/Ti膜を堆積し、次に、このCu/Ti膜の一部を覆うフォトレジスト層を形成する。続いて、このフォトレジスト層をマスクとしてCu層をウェットエッチング、Ti層をドライエッチングによりパターニングし、その後、フォトレジスト層を剥離する。このようにして、ソース電極14、ドレイン電極15およびソース配線が形成される。次に、第1層間絶縁層としてSiO2膜、第2層間絶縁層として感光性樹脂膜をこの順で堆積し、続いて、感光性樹脂膜の露光現像を行うことによって感光性樹脂膜の一部に開口部を形成する。その後、感光性樹脂膜をマスクとしてドライエッチングを行うことにより、SiO2膜にも開口部を形成する。続いて、アモルファスITO膜を堆積し、次に、このアモルファスITO膜の一部を覆うフォトレジスト層を形成する。続いて、このフォトレジスト層をマスクとしてウェットエッチングによりアモルファスITO膜をパターニングし、その後、フォトレジスト層を剥離する。このようにして、画素電極が形成される。上述した従来の製造方法では、5つの工程図13中に示す工程M1~M5でフォトマスクが用いられるので、全部で5枚のフォトマスクが必要となる。次に、図13の右側に示す製造方法を説明する。まず、基板1上にゲートメタル膜としてCu/Ti膜を堆積し、次に、このCu/Ti膜の一部を覆うフォトレジスト層を形成する。続いて、フォトレジスト層をマスクとしてウェットエッチングによりCu/Ti膜をパターニングし、その後、フォトレジスト層を剥離する。このようにして、ゲート電極11、ゲート配線2および補助容量配線5を形成する。次に、ゲート絶縁層12としてのSiO2膜および酸化物半導体膜としてのIGZO膜を堆積する。続いて、ソースメタル膜20としてCu/Ti膜を堆積し、次に、このCu/Ti膜の一部を覆うフォトレジスト層を形成する。このフォトレジスト層を形成する際、多階調マスクを用いた多階調露光が行われる。続いて、このフォトレジスト層をマスクとしてCu層をウェットエッチング、Ti層をドライエッチングによりパターニングすることにより、ソース電極14、ドレイン電極15、ソース配線3が形成される。この際、ソースメタル膜20のうちのチャネル領域13c上に位置する部分は、他の部分よりも薄い導電体膜20’として残存する。次に、ウェットエッチング例えばシュウ酸を用いるによりIGZO膜をパターニングし、島状の酸化物半導体層13を形成する。その後、酸化処理を行ってチャネル領域13c上の導電体膜20’を酸化させ、金属化合物層16としての酸化チタン層を形成する。導電体膜20’の厚さが1nm以上5nm以下である場合には、このとき、酸化物半導体層13も酸化される。続いて、フォトレジスト層を剥離する。次に、第1層間絶縁層6としてSiO2膜、第2層間絶縁層7として感光性樹脂膜をこの順で堆積し、続いて、感光性樹脂膜の露光現像を行うことによって感光性樹脂膜の一部に開口部を形成する。その後、感光性樹脂膜をマスクとしてドライエッチングを行うことにより、SiO2膜にも開口部を形成する。続いて、アモルファスITO膜を堆積し、次に、このアモルファスITO膜の一部を覆うフォトレジスト層を形成する。続いて、このフォトレジスト層をマスクとしてウェットエッチングによりアモルファスITO膜をパターニングし、その後、フォトレジスト層を剥離する。このようにして、画素電極4が形成される。上述した製造方法では、4つの工程図13中に示す工程M1’~M4’でフォトマスクが用いられるので、必要なフォトマスクは全部で4枚である。つまり、従来の製造方法に比べ要するマスクが一枚少ない。なお、本例の製造方法では、ソースドレインを形成するためのタクトタイムが、ウェットエッチングと酸化処理の分長くなるものの、ソースメタル膜20の堆積に先立って酸化物半導体膜を島状にパターニングしておく必要がないため、全体のスループットは向上する。なお、上記説明では、液晶表示装置用のTFT基板100を例示したが、本発明は、有機EL表示装置用のアクティブマトリクス基板や、無機EL表示装置用のアクティブマトリクス基板にも好適に用いられる。