"半導体基板における配線の上方に、絶縁膜を介して、薄膜からなる長方形状の2個の抵抗体が隣接して配置されてなる半導体装置であって、電極間で定義される前記抵抗体の長さをL、前記配線の直上にある抵抗体の外辺の長さを配線上長さHとし、抵抗体の外辺配線被覆率VをV=H/2Lで定義したとき、前記2個の抵抗体のうち少なくとも前記外辺配線被覆率Vの小さい抵抗体の下方において、前記配線と同じ配線層から形成された反射補正パッドが、抵抗体の外辺の直下に配置されてなり、前記反射補正パッドの直上にある前記抵抗体の外辺の長さを補正パッド上長さPとし、抵抗体の外辺配線層被覆率WをW=HP/2Lで定義したとき、前記2個の抵抗体について、前記外辺配線層被覆率Wの差が、前記外辺配線被覆率Vの差より小さく設定されてなることを特徴とする半導体装置。前記抵抗体の直下にある前記配線の外辺の長さを配線外辺長さTとし、抵抗体による配線外辺被覆率XをX=T/Lで定義し、前記抵抗体の直下にある前記反射補正パッドの外辺の長さを反射補正パッド外辺長さQとし、抵抗体による配線層外辺被覆率YをY=TQ/Lで定義したとき、前記2個の抵抗体について、前記配線層外辺被覆率Yの差が、前記配線外辺被覆率Xの差より小さく設定されてなることを特徴とする請求項1に記載の半導体装置。前記反射補正パッドが、前記配線を流れる回路電流に影響を与えない孤立領域であることを特徴とする請求項1または2に記載の半導体装置。前記反射補正パッドが、前記配線の一部が突き出て配線幅が周囲より広く形成された凸状領域であることを特徴とする請求項1または2に記載の半導体装置。前記配線層が、二層以上で構成されてなることを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置。前記配線層の上面に、反射防止膜が形成されてなることを特徴とする請求項1乃至5のいずれか一項に記載の半導体装置。前記絶縁膜の上面が、CMPにより平坦化されてなることを特徴とする請求項1乃至6のいずれか一項に記載の半導体装置。前記絶縁膜が、SOGからなることを特徴とする請求項1乃至7のいずれか一項に記載の半導体装置。前記2個の抵抗体で、電圧分割に用いる直列接続されたペア抵抗が構成されてなることを特徴とする請求項1乃至8のいずれか一項に記載の半導体装置。薄膜抵抗体を素子領域上に配置する場合、薄膜抵抗体を形成する層間絶縁膜表面をCMPで平坦化しておく方法は、半導体素子や配線の段差に起因した薄膜抵抗体の抵抗値の設計からのずれを防止する上で、有効な方法である。しかしながら、特許文献2のように層間絶縁膜の下にダミー充填層を配置する方法は、素子領域上に薄膜抵抗体を配置する場合、半導体素子に接続する配線の取り回し配線設計に影響があるため、一般的には採用することができない。また、CMPによる層間絶縁膜の平坦化は、コストアップ要因であるため、無くすことができればより好ましい。さらに、薄膜抵抗体を素子領域上に配置する場合には、半導体素子や配線の段差に起因した抵抗値ずれだけでなく、薄膜抵抗体のパターニングに際して、以下のような問題点がある。すなわち、薄膜抵抗体の直下に基板のシリコンSiが有る場合と配線のアルミニウムAlがある場合とでは、ホトリソグラフィ工程における薄膜抵抗体層を透過した露光光の反射率が、基板と配線の両者で異なる。従って、薄膜抵抗体の直下に基板と配線が混在する場合、ホトリソグラフィ工程において、薄膜抵抗体層を透過した露光光の反射割合が、基板と配線の存在割合によって異なってくる。このため、薄膜抵抗体の配置位置によってレジストパターンの幅にばらつきが発生し、得られた薄膜抵抗体の抵抗値が設計からずれてしまう。特に、電圧分割に用いるペア抵抗のように、高精度な抵抗比が必要とされる2個一組の薄膜抵抗体については、ホトリソグラフィ工程に起因した抵抗比ずれがあるだけで、良好な回路特性を確保することが困難となる。そこで本発明は、半導体基板における配線の上方に、絶縁膜を介して、薄膜からなる2個の抵抗体が隣接して配置されてなる半導体装置であって、半導体素子に接続する任意の配線設計に適用することができ、高精度な抵抗比を有する2個の抵抗体を備えた小型の半導体装置を提供することを目的としている。請求項1に記載の発明は、半導体基板における配線の上方に、絶縁膜を介して、薄膜からなる長方形状の2個の抵抗体が隣接して配置されてなる半導体装置であって、電極間で定義される前記抵抗体の長さをL、前記配線の直上にある抵抗体の外辺の長さを配線上長さHとし、抵抗体の外辺配線被覆率Vを、V=H/2Lで定義したとき、前記2個の抵抗体のうち少なくとも前記外辺配線被覆率Vの小さい抵抗体の下方において、前記配線と同じ配線層から形成された反射補正パッドが、抵抗体の外辺の直下に配置されてなり、前記反射補正パッドの直上にある前記抵抗体の外辺の長さを補正パッド上長さPとし、抵抗体の外辺配線層被覆率Wを、W=HP/2Lで定義したとき、前記2個の抵抗体について、前記外辺配線層被覆率Wの差が、前記外辺配線被覆率Vの差より小さく設定されてなることを特徴としている。上記半導体装置は、薄膜からなる長方形状の2個の抵抗体が隣接して配置されてなる半導体装置である。多数の半導体素子が小さな半導体基板に集積化され、それらが配線によって接続されてなる半導体装置では、上記半導体装置のように、半導体基板半導体チップの上方に、絶縁膜を介して、薄膜からなる抵抗体を配置するものがある。特に、アナログ回路が構成される半導体装置において、電圧分割に用いる直列接続されたペア抵抗は、良好な回路特性を確保する上で高精度な抵抗比が必要とされ、半導体基板の上方に、絶縁膜を介して、薄膜からなる長方形状の2個の抵抗体が隣接して配置される。上記半導体装置における薄膜からなる2個の抵抗体は、従来からの一般的な配置位置である半導体基板半導体チップの周辺のフィールド領域上ではなく、半導体素子や配線が形成されている半導体基板の中央の素子領域上において、絶縁膜を介して、配線の上方に配置されている。このため、2個の抵抗体をフィールド領域上に配置する従来の半導体装置に較べて、上記半導体装置は、小型で低コストの半導体装置とすることができる。一方、上記半導体装置のように薄膜からなる2個の抵抗体を素子領域上に配置する場合には、半導体素子や配線の段差に起因して抵抗値ずれが発生し、例えばペア抵抗として用いる2個の抵抗体の抵抗比が設計値からずれてしまうといった問題がある。この半導体素子や配線の段差に起因した抵抗値のずれの問題は、例えば層間に用いる前記絶縁膜をCMPChemicalMechanicalPolishingで平坦化した後、その上に2個の抵抗体を形成することで解消することができる。しかしながら、CMPによる絶縁膜の平坦化はコストアップ要因であり、できれば無くすことが好ましい。さらに、薄膜からなる2個の抵抗体を素子領域上に配置する場合には、半導体素子や配線の段差に起因した抵抗値ずれだけでなく、抵抗体のパターニングに際して、以下のような問題点がある。すなわち、ホトリソグラフィ工程における露光光の反射は、シリコンSiからなる基板と、一般的にアルミニウムAlからなり、通常は表面に反射防止膜が形成されている配線とで反射率が異なるため、基板と配線とで異なってくる。このため、抵抗体の形成位置の直下を透視した時、基板がある位置と配線がある位置とで、ホトリソグラフィ工程における薄膜抵抗体層を透過した露光光の反射が、基板がある位置と配線がある位置とで異なる。従って、抵抗体の直下に基板と配線が混在する場合、ホトリソグラフィ工程において薄膜からなる抵抗体層を透過した露光光の下地からの反射割合が、基板と配線の存在割合によって異なってくる。このため、抵抗体の配置位置によって長方形状のレジストパターンの幅にばらつきが発生し、得られた抵抗体の抵抗が設計値からずれてしまう。特に、電圧分割に用いるペア抵抗のように高精度な抵抗比が必要とされる2個一組の抵抗体については、ホトリソグラフィ工程に起因した抵抗比ずれがあるだけで、良好な回路特性を確保することが困難となる。上記半導体装置は、2個の抵抗体を素子領域上に配置する場合において、上述したホトリソグラフィ工程における直下の基板と配線の反射状態の違いに起因した2個の抵抗体の抵抗比ずれを解消するものである。このため、上記半導体装置においては、該抵抗比のずれ原因を分析し、長方形状の2個の抵抗体について、抵抗体の長さをL、配線の直上にある抵抗体の外辺の長さを配線上長さHとし、抵抗体の外辺配線被覆率VをV=H/2Lで定義して、2個の抵抗体についての外辺配線被覆率Vの違いに着目する。前述したホトリソグラフィ工程における抵抗体のレジストパターンの幅ばらつきは、上に定義した抵抗体の外辺配線被覆率Vによって定量化でき、これによる抵抗値変化も外辺配線被覆率Vに比例する。一方、半導体素子とそれに接続する配線のパターンは、回路全体の特性を考慮して、2個の抵抗体の配置位置に先んじて決定される。このため、素子領域上に2個の抵抗体を配置する場合、抵抗体の直下に存在する配線のパターンは配置位置によって様々であり、外辺配線被覆率Vも配置位置によって様々な値となる。従って、抵抗体の抵抗値変化も様々となり、2個の抵抗体の抵抗比ずれは、成り行き任せで制御できていない。そこで、上記半導体装置においては、2個の抵抗体のうち少なくとも外辺配線被覆率Vの小さい抵抗体の下方において、配線と同じ配線層から形成された反射補正パッドを、該抵抗体の外辺の直下に配置するようにしている。この反射補正パッドは、例えば配線を流れる回路電流に影響を与えない孤立領域であってもよいし、配線の一部が突き出て配線幅が周囲より広く形成された凸状領域で、配線を流れる回路電流への影響が小さい領域であってもよい。この反射補正パッドは、先に決定した半導体素子に接続する当初の配線パターンのデータを修正するもので、CADにより所定条件を入れて自動発生させることができる。この反射補正パッドの配置によって、上記半導体装置においては、反射補正パッドの直上にある抵抗体の外辺の長さを補正パッド上長さPとし、抵抗体の外辺配線層被覆率WをW=HP/2Lで定義したとき、2個の抵抗体について、前記外辺配線層被覆率Wの差が、前記外辺配線被覆率Vの差より小さくなるように設定されている。外辺配線層被覆率Wは、その定義から、当初の配線パターンに反射補正パッドを加えた場合について、ホトリソグラフィ工程における抵抗体のレジストパターンの幅ばらつきを定量化するものである。反射補正パッドの配置後においては、2個の抵抗体についての外辺配線層被覆率Wの差が、先の外辺配線被覆率Vの差より小さくなるように設定されている。これにより、2個の抵抗体について、ホトリソグラフィ工程における露光光の下地からの反射割合の違いも小さくなり、レジストパターンの幅ばらつきと2個の抵抗体の抵抗値変化が同じ割合に近づくことで、2個の抵抗体の抵抗比ずれが抑制可能となる。特に、配線層の上面に反射防止膜が形成されている場合には、反射補正パッドの配置によって、2個の抵抗体におけるそれぞれの抵抗値変化についても低減可能である。以上のようにして、上記半導体装置は、半導体基板における配線の上方に、絶縁膜を介して、薄膜からなる2個の抵抗体が隣接して配置されてなる半導体装置であって、半導体素子に接続する任意の配線設計に適用することができ、ホトリソグラフィ工程に起因した抵抗比ずれを抑制して、高精度な抵抗比を有する2個の抵抗体を備えた小型の半導体装置とすることができる。上記半導体装置においては、請求項2に記載のように、前記抵抗体の直下にある前記配線の外辺の長さを配線外辺長さTとし、抵抗体による配線外辺被覆率Xを、X=T/Lで定義し、前記抵抗体の直下にある前記反射補正パッドの外辺の長さを反射補正パッド外辺長さQとし、抵抗体による配線層外辺被覆率Yを、Y=TQ/Lで定義したとき、前記2個の抵抗体について、前記配線層外辺被覆率Yの差が、前記配線外辺被覆率Xの差より小さく設定されてなることが好ましい。上記半導体装置は、2個の抵抗体を素子領域上に配置する場合において、半導体素子に接続する配線の段差に起因した2個の抵抗体の抵抗比ずれを解消するものである。このため、上記半導体装置においては、該抵抗比のずれ原因を分析し、長方形状の2個の抵抗体について、抵抗体の直下にある配線の外辺の長さを配線外辺長さTとし、抵抗体による配線外辺被覆率XをX=T/Lで定義して、2個の抵抗体についての配線外辺被覆率Xの違いに着目する。配線の段差に起因した2個の抵抗体の抵抗比ずれは、上に定義した抵抗体による配線外辺被覆率Xによって定量化できる。配線外辺被覆率Xは、抵抗体の直下の配線による段差の存在割合を示すものであり、これによる抵抗値変化も配線外辺被覆率Xに比例する。前述した外辺配線被覆率Vと同様に、2個の抵抗体を素子領域上で希望する位置に配置した場合、2個の抵抗体によるそれぞれの配線外辺被覆率Xは、配置位置によって様々な値となる。そこで、上記半導体装置においては、請求項1の半導体装置において導入した反射補正パッドのパターン形状が、さらに以下の関係が満足するように設定することで、半導体素子に接続する配線の段差に起因した2個の抵抗体の抵抗比ずれを低減する。すなわち、上記半導体装置においては、抵抗体の直下にある反射補正パッドの外辺の長さを反射補正パッド外辺長さQとし、抵抗体による配線層外辺被覆率YをY=TQ/Lで定義したとき、2個の抵抗体について、配線層外辺被覆率Yの差が、配線外辺被覆率Xの差より小さくなるように設定されている。このように、上記関係を満足するパターン形状を持った反射補正パッドの配置後においては、2個の抵抗体についての配線層外辺被覆率Yの差が、先の配線外辺被覆率Xの差より小さくなるように設定されている。これにより、2個の抵抗体について、抵抗体の直下の配線による段差の存在割合の違いも小さくなり、配線の段差に起因した2個の抵抗体の抵抗値変化が同じ割合に近づくことで、2個の抵抗体の抵抗比ずれが抑制可能となる。以上のようにして、上記半導体装置は、半導体素子に接続する配線の段差に起因した抵抗比ずれも抑制して、より高精度な抵抗比を有する2個の抵抗体を備えた小型の半導体装置とすることができる。前述したように、上記半導体装置における前記反射補正パッドは、例えば請求項3に記載のように、前記配線を流れる回路電流に影響を与えない孤立領域とすることができる。また、請求項4に記載のように、前記反射補正パッドは、前記配線の一部が突き出て配線幅が周囲より広く形成された凸状領域であってもよい。また、上記半導体装置における前記配線層は、請求項5に記載のように、二層以上で構成されていてもよい。尚、配線層が二層以上で構成されている場合、請求項1で説明した外辺配線被覆率Vと外辺配線層被覆率Wについては、全ての配線層を一つの面に投影した状態で、配線上長さHと補正パッド上長さPを計算する。また、請求項2で説明した配線外辺被覆率Xと配線層外辺被覆率Yについては、各配線層における配線外辺長さTと反射補正パッド外辺長さQを全て足し合わせて計算する。上記半導体装置においては、請求項6に記載のように、前記配線層の上面に、反射防止膜が形成されてなることが好ましい。前述したように、この場合には、反射補正パッドの配置によって2個の抵抗体の抵抗比ずれが抑制できるだけでなく、2個の抵抗体におけるそれぞれの抵抗値変化についても低減可能である。上記半導体装置においては、半導体素子や配線の段差に起因した抵抗値ずれを抑制する上で、コスト的に許容範囲内であれば、請求項7に記載のように、前記絶縁膜の上面が、CMPChemicalMechanicalPolishingにより平坦化されてなることが好ましい。また、上記半導体装置における前記絶縁膜は、例えば請求項8に記載のように、SOGSpinOnGlassであってもよい。SOGからなる絶縁膜は、CMPによる平坦化を行わない場合であっても、CVDで形成されるTEOSTetraEthylOrthoSilicate等の絶縁膜に較べ、より平坦な表面を得ることができる。以上のようにして、上記した半導体装置は、半導体基板における配線の上方に、絶縁膜を介して、薄膜からなる2個の抵抗体が隣接して配置されてなる半導体装置であって、半導体素子に接続する任意の配線設計に適用することができ、高精度な抵抗比を有する2個の抵抗体を備えた小型の半導体装置とすることができる。従って、上記半導体装置は、請求項9に記載のように、前記2個の抵抗体で電圧分割に用いる直列接続されたペア抵抗が構成されてなり、良好な回路特性を確保する上で高精度な抵抗比が必要とされる半導体装置として好適である。以下、本発明を実施するための形態を、図に基づいて説明する。最初に、本発明の課題、および従来の半導体装置の問題点について説明しておく。多数の半導体素子が小さな半導体基板に集積化され、それらが配線によって接続されてなる半導体装置では、半導体基板の上方に、絶縁膜を介して、薄膜からなる抵抗体を配置するものがある。特に、アナログ回路が構成される半導体装置において、電圧分割に用いる直列接続されたペア抵抗は、良好な回路特性を確保する上で高精度な抵抗比が必要とされる。図1は、ペア抵抗を有した半導体装置の一例で、半導体装置10を模式的に示した図である。図1の半導体装置10では、電圧分割に用いる直列接続された抵抗体R1,R2からなるペア抵抗PRが増幅器AMPと共に一つの半導体基板半導体チップ1に形成され、アナログの電源回路が構成されている。該電源回路において設計どおりの高精度な出力電圧Vccを得るためには、ペア抵抗PRは、高精度な抵抗比R1/R2が必要とされる。図2と図3は、それぞれ、薄膜からなる抵抗体の異なる配置形態を示した図で、図2は、層間絶縁膜2の表面をCMPChemicalMechanicalPolishingで平坦化しない場合であり、図3は、層間絶縁膜2の表面をCMPで平坦化する場合である。図2と図3において、aは上面図であり、bはaにおける一点鎖線A-AおよびB-Bでの断面図である。図2と図3のaに示すように、粗目のクロス塗りパターンで示した薄膜からなる抵抗体R1a~R1d,R2a~R2dの両端には、細目のクロス塗りパターンで示したアルミニウムAl等からなる電極Eが形成される。図1に示した半導体装置10におけるペア抵抗PRのように、高精度な抵抗比R1/R2が必要とされるペア抵抗は、図2と図3に示すように、半導体基板1の上方に絶縁膜2を介して隣接して配置された、薄膜からなる長方形状の2個の抵抗体R1a~R1d,R2a~R2dとして構成される。抵抗体R1a~R1d,R2a~R2dの材料としては、例えば、クロム-シリコンCr-Si合金等が使用される。薄膜抵抗体によるペア抵抗は、高精度な抵抗比が必要とされる場合、図2のペア抵抗PRaに例示するように、従来から、半導体素子3や配線4が配置されている半導体基板1の素子領域上ではなく、半導体素子3や配線4が配置されていない半導体基板1の周辺部で下方に広いLOCOS領域が形成されている平坦なフィールド領域上に配置されてきた。これは、図2のペア抵抗PRbに例示するように、素子領域上に配置した場合、半導体素子3や配線4の段差に起因して薄膜抵抗体R1b,R2bが変形し、抵抗値のずれが発生して抵抗比R1b/R2bが設計からずれてしまうためである。一方、半導体装置を小型化して低コスト化するためには、薄膜抵抗体によるペア抵抗は、フィールド領域上だけでなく素子領域上にも配置できることが好ましい。図3に例示しているペア抵抗の配置形態は、薄膜抵抗体を段差のある素子領域の半導体素子3や配線4の上方に配置するため、層間絶縁膜2をCMPで平坦化した後、その上に薄膜抵抗体を形成するものである。これによって、図3のペア抵抗PRdに例示するように、変形のない薄膜抵抗体R1d,R2dを層間絶縁膜2上に形成することができ、半導体素子3や配線4の段差に起因した薄膜抵抗体R1d,R2dの抵抗値の設計からのずれを抑制することができる。しかしながら、図3に例示したCMPによる層間絶縁膜2の平坦化は、コストアップ要因であるため、無くすことができればより好ましい。さらに、図3に例示するペア抵抗PRdのように、薄膜抵抗体R1d,R2dを素子領域上に配置する場合には、フィールド領域上に配置するペア抵抗PRcと異なり、半導体素子3や配線4の段差に起因した抵抗値ずれだけでなく、薄膜抵抗体R1d,R2dのパターニングに際して以下のような問題点がある。図4は、ペア抵抗を素子領域上に配置する場合の上記パターニングに際しての問題点を説明する図で、図4aは、従来の半導体装置90におけるペア抵抗PReの上面図であり、図4bは、aにおける二点鎖線C-Cでの断面図である。また、図4cは、bのペア抵抗PReを形成するにあたって、ホトリソグラフィ工程での露光光の状態を示した図である。図4a,bに示すペア抵抗PReは素子領域上に形成されており、薄膜抵抗体R1e,R2eの直下を透視すると、点の塗りパターンで示したシリコンSiからなる基板1と、斜線の塗りパターンで示した配線4a,4bとが混在している。そして、図4a,bにおいて、一点鎖線は薄膜抵抗体R1e,R2eの長方形状の設計パターンを示すが、実際にパターニングされた実線で示す薄膜抵抗体R1e,R2eのパターンでは、配線4a,4bの直上にある部分は設計パターンどおりになっているが、基板1の直上にある部分は設計パターンより細くなっている。このため、薄膜抵抗体R1e,R2eの抵抗値は設計からずれており、従ってペア抵抗PReを電圧分割用のペア抵抗として用いる場合には、抵抗比R1e/R2eが設計からずれてしまう。上記パターニング後の薄膜抵抗体R1e,R2eの設計パターンからのずれは、図4cに示すホトリソグラフィ工程での露光光の状態に起因している。すなわち、薄膜抵抗体R1e,R2eの設計パターンに加工されたマスクMの直下に基板1が有る場合と配線4a,4bがある場合とでは、ホトリソグラフィ工程における薄膜抵抗体層5を透過した露光光の反射率が、基板1と配線4a,4bの両者で異なる。配線4a,4bは、一般的にアルミニウムAlからなるが、Alの上面には、通常、反射防止膜図示省略が形成されている。このため、図4cに示すように、薄膜抵抗体層5を透過した露光光は、Siからなる基板1の表面で反射されるが、配線4a,4bの表面では反射されない。従って、マスクMの外周の直下に配線4a,4bがある部分は、反射光が無いため、レジスト6がマスクMのパターン形状どおりに露光される。これに対して、マスクMの外周の直下に基板1がある部分は、反射光によってレジスト6がマスクMの外周の内側までオーバー露光され、ホトリソグラフィ工程後におけるレジスト6のパターン形状が、マスクMのパターン形状より細くなってしまう。このレジスト6のパターン形状の細りが、薄膜抵抗体層5のエッチングに転写されて、薄膜抵抗体R1e,R2eのパターンにおける基板1の直上にある部分が、設計パターンより細くなってしまう。このように、抵抗体の直下に基板と配線が混在する場合、ホトリソグラフィ工程において薄膜からなる抵抗体層を透過した露光光の下地からの反射割合が、基板と配線の存在割合によって異なってくる。このため、抵抗体の配置位置によって長方形状のレジストパターンの幅にばらつきが発生し、得られた抵抗体の抵抗が設計値からずれてしまう。特に、電圧分割に用いるペア抵抗のように高精度な抵抗比が必要とされる2個一組の抵抗体については、ホトリソグラフィ工程に起因した抵抗比ずれがあるだけで、設計どおりの電圧を得ることができず、良好な回路特性を確保することが困難となる。そこで、本発明に係る半導体装置は、半導体基板における配線の上方に、絶縁膜を介して、薄膜からなる長方形状の2個の抵抗体が隣接して配置されてなる、素子領域上に2個の抵抗体を有した半導体装置であって、上記ホトリソグラフィ工程に起因した抵抗比ずれを抑制するため、以下の構成を有する半導体装置とする。すなわち、電極間で定義される前記抵抗体の長さをL、前記配線の直上にある抵抗体の外辺の長さを配線上長さHとし、抵抗体の外辺配線被覆率VをV=H/2Lで定義したとき、前記2個の抵抗体のうち少なくとも前記外辺配線被覆率Vの小さい抵抗体の下方において、前記配線と同じ配線層から形成された反射補正パッドが、抵抗体の外辺の直下に配置されてなり、前記反射補正パッドの直上にある前記抵抗体の外辺の長さを補正パッド上長さPとし、抵抗体の外辺配線層被覆率WをW=HP/2Lで定義したとき、前記2個の抵抗体について、前記外辺配線層被覆率Wの差が、前記外辺配線被覆率Vの差より小さく設定されている構成とする。図5は、上記構成にある用語の定義と本発明に係る半導体装置を説明する図で、図5aは、図4aと同様の従来の半導体装置91の上面図であり、図5bは、本発明に係る半導体装置の一例で、半導体装置100の上面図である。尚、以下に例示する各半導体装置においては、隣接して配置された薄膜からなる長方形状の2個の抵抗体について、設計パターンとその配置位置だけを一点鎖線で示している。また、図4aの半導体装置90における2個の抵抗体R1e,R2eは同じ長さであったが、図5a,bの半導体装置91,100における2個の抵抗体R1f,R2fは、より一般的な異なる長さとなっている。図5bの半導体装置100においては、図5aの半導体装置91と比較して、配線4a,4bと同じ配線層から形成された反射補正パッドPa,Pbが、配線4a,4bを流れる回路電流に影響を与えない孤立領域として、抵抗体R2fの外辺の直下に追加配置されている。図5aの半導体装置91において、抵抗体R1fについては、上記電極間で定義される抵抗体の長さL=L1、配線の直上にある抵抗体の外辺の配線上長さH=2H11H12である。従って、抵抗体R1fの外辺配線被覆率V=H/2Lは、V1=2H11H12/2L1である。一方、抵抗体R2fについては、L=L2、H=2H21である。従って、抵抗体R2fの外辺配線被覆率Vは、V2=2H21/2L2である。図5aから明らかなように、抵抗体R2fの外辺配線被覆率V2は、抵抗体R1fの外辺配線被覆率V1より小さい。そこで、上記したように、図5bの半導体装置100では、図5aの2個の抵抗体R1f,R2fのうち外辺配線被覆率Vの小さい抵抗体R2fの下方において、反射補正パッドPa,Pbを抵抗体R2fの外辺の直下に追加配置している。図5bの半導体装置100において、抵抗体R1fについては、反射補正パッドが配置されていないので、補正パッド上長さP=0である。従って、抵抗体の外辺配線層被覆率W=HP/2Lは、W1=2H11H12/2L1=V1であり、図5aの外辺配線被覆率V1と同じ値になる。一方、抵抗体R2fについては、反射補正パッドPa,Pbが配置されたことにより、上記反射補正パッドの直上にある抵抗体の外辺の補正パッド上長さP=2P21P22である。従って、抵抗体の外辺配線層被覆率Wは、W2=2H21P21P22/2L2である。図5a,bから明らかなように、2個の抵抗体R1f,R2fについて、bの半導体装置100における外辺配線層被覆率Wの差W1-W2は、aの半導体装置91における外辺配線被覆率Vの差V1-V2より小さく設定されている。図5bに示す本発明の半導体装置100は、2個の抵抗体R1f,R2fを素子領域上に配置する場合において、図5aの従来の半導体装置91におけるホトリソグラフィ工程に起因する抵抗比R1f/R2fのずれを解消するものである。このため、図5bの半導体装置100においては、図4で説明した半導体装置90における抵抗比R1e/R2eのずれ原因を分析し、図5aの半導体装置91における2個の抵抗体R1f,R2fについての外辺配線被覆率Vの違いに着目する。図4の半導体装置90において、ホトリソグラフィ工程における抵抗体R1e,R2eのレジストパターンの幅ばらつきは、図5aの半導体装置91において、上に定義した抵抗体R1f,R2fの外辺配線被覆率Vによって定量化でき、これによる抵抗値変化も外辺配線被覆率Vに比例する。図6は、図4と同様の同じ長さの抵抗体R1e,R2eを直下の基板1と配線4が異なる状態で幾つか試作し、外辺配線被覆率Vの差V1-V2と抵抗比R1e/R2eの関係を調べた結果である。図6に示すように、外辺配線被覆率Vの差V1-V2が大きくなるほど、抵抗比R1e/R2eは同じ抵抗値の100からずれていく。半導体素子とそれに接続する配線のパターンは、回路全体の特性を考慮して、2個の抵抗体の配置位置に先んじて決定される。このため、素子領域上に2個の抵抗体を配置する場合、抵抗体の直下に存在する配線のパターンは配置位置によって様々であり、外辺配線被覆率Vも配置位置によって様々な値となる。従って、抵抗体の抵抗値変化も様々となり、図5aの半導体装置91においては、2個の抵抗体R1f,R2fの抵抗比R1f/R2fのずれは、成り行き任せで制御できていない。そこで、本発明に係る図5bの半導体装置100においては、2個の抵抗体R1f,R2fのうち少なくとも外辺配線被覆率Vの小さい抵抗体R2fの下方において、配線4a,4bと同じ配線層から形成された反射補正パッドPa,Pbを、該抵抗体R2fの外辺の直下に配置するようにしている。この反射補正パッドPa,Pbは、図5aの半導体装置91において先に決定した半導体素子に接続する当初の配線4a,4bのパターンデータを修正するもので、CADにより、図5で定義した外辺配線被覆率Vや外辺配線層被覆率W等に関する所定条件を入れて、自動発生させることができる。この反射補正パッドPa,Pbの配置によって、図5bの半導体装置100においては、2個の抵抗体R1f,R2fについて、外辺配線層被覆率Wの差W1-W2が、図5aの半導体装置91における外辺配線被覆率Vの差V1-V2より小さくなるように設定されている。外辺配線層被覆率Wは、その定義から、当初の配線パターンに反射補正パッドを加えた場合について、ホトリソグラフィ工程における抵抗体のレジストパターンの幅ばらつきを定量化するものである。反射補正パッドの配置後においては、2個の抵抗体についての外辺配線層被覆率Wの差が、先の外辺配線被覆率Vの差より小さくなるように設定されている。これにより、2個の抵抗体について、ホトリソグラフィ工程における露光光の下地からの反射割合の違いも小さくなり、レジストパターンの幅ばらつきと2個の抵抗体の抵抗値変化が同じ割合に近づくことで、2個の抵抗体の抵抗比ずれが抑制可能となる。特に、配線層の上面に反射防止膜が形成されている場合には、反射補正パッドの配置によって、2個の抵抗体におけるそれぞれの抵抗値変化についても低減可能である。以上のようにして、図5bの半導体装置100で例示した本発明に係る半導体装置は、半導体基板1における配線4a,4bの上方に、絶縁膜を介して、薄膜からなる2個の抵抗体R1f,R2fが隣接して配置されてなる半導体装置であって、半導体素子に接続する任意の配線設計に適用することができ、ホトリソグラフィ工程に起因した抵抗比R1f/R2fずれを抑制して、高精度な抵抗比を有する2個の抵抗体を備えた小型の半導体装置とすることができる。図7と図8は、本発明に係る別の半導体装置の例を示す図で、図7aは、図4aと同じ従来の半導体装置90の上面図であり、図7b~dと図8a,bは、それぞれ、本発明に係る上記外辺配線層被覆率Wの構成を有した半導体装置101~105の上面図である。図7bに示す半導体装置101においては、図7aの従来の半導体装置90と比較して、反射補正パッドPcが、抵抗体R2eの外辺の直下に追加配置されている。さらに、図7cに示す半導体装置102においては、図7bの半導体装置100と比較して、反射補正パッドPdが、抵抗体R1e,R2eの外辺の直下に追加配置されている。図7b,cの半導体装置101,102における同じ長さの2個の抵抗体R1e,R2eは、図7aの半導体装置90のそれと比較し、反射補正パッドPcが配置されることによって、抵抗体R1e,R2eの直下における基板1と配線4a,4bのパターンが同じ形状従って、外辺配線層被覆率Wが同じ値となり、ホトリソグラフィ工程に起因した抵抗比R1e/R2eずれを抑制することができる。また、図7cの半導体装置102における2個の抵抗体R1e,R2eは、図7bの半導体装置101のそれと比較し、反射補正パッドPdが追加配置されることによって、抵抗体R1e,R2eの直下における基板1のパターンが少ない形状従って、外辺配線層被覆率Wが高い値となる。従って、半導体装置102における2個の抵抗体R1e,R2eの抵抗値は、半導体装置101のそれと比較し、設計からのずれを小さくすることができる。また、図7dに示す半導体装置103においても、図7aの従来の半導体装置90と比較して、反射補正パッドPe1,Pe2が、抵抗体R2eの外辺の直下に配置されている。図7b,cの半導体装置101,102における反射補正パッドPc,Pdは、配線4a,4bを流れる回路電流に影響を与えない孤立領域として形成されている。一方、図7dの半導体装置103における反射補正パッドPe1,Pe2は、図7aに示す配線4a,4bの一部が突き出て配線幅が周囲より広く形成された凸状領域からなる。このように、配線と同じ配線層から形成する反射補正パッドは、配線を流れる回路電流に影響を与えない孤立領域として形成してもよいし、回路電流への影響が小さい凸状領域として形成してもよい。また、図8aに示す半導体装置104においては、細長形状の反射補正パッドPf1,Pf2が、抵抗体R2eの外辺の直下に配置されている。図8aの半導体装置104における抵抗体R1e,R2eの外辺配線層被覆率Wは、図7b,dの半導体装置101,103におけるそれらと同じ値であり、抵抗比R1f/R2fの設計からのずれを同じように抑制することができる。一方、図8aの半導体装置104における反射補正パッドPf1,Pf2は、例えば図7bの半導体装置101における反射補正パッドPcと比較し、抵抗体R2fの外辺近くの直下だけに配置されており、その間には図の縦方向に長いスペースSfが設けられている。このため、図8aの半導体装置104は、図7bの半導体装置101に較べて、反射補正パッドの配置に伴う配線4a,4b間の短絡が起き難い構造となっている。さらに、図8bに示す半導体装置105においては、正方形状の小さな反射補正パッドPgが抵抗体R2eの外辺の直下に多数配置されており、その間には図の縦横方向に格子状のスペースSgが設けられている。このため、図8bの半導体装置105は、図8aの半導体装置104に較べて、反射補正パッドの配置に伴う配線4a,4b間の短絡がより起き難い構造となっている。図8aの半導体装置104と図7bの半導体装置101を比較すると、ホトリソグラフィ工程に起因した抵抗比R1e/R2eずれは、前述したように、同じように抑制することができる。一方、図2の抵抗体R2bで例示しているように、層間絶縁膜2の表面をCMP等で研磨しない場合には、図8aの半導体装置104における抵抗体R2eは、図7bの半導体装置101における抵抗体R2eと較べて、反射補正パッドPf1,Pf2の段差に起因した抵抗値の設計からのずれが大きくなる。そこで、上記した本発明の半導体装置において、絶縁膜の表面をCMP等で研磨しない場合には、追加配置した反射補正パッドの段差に起因する抵抗値の設計からのずれを抑制するため、以下の構成を有する半導体装置とすることが好ましい。すなわち、前記抵抗体の直下にある前記配線の外辺の長さを配線外辺長さTとし、抵抗体による配線外辺被覆率XをX=T/Lで定義し、前記抵抗体の直下にある前記反射補正パッドの外辺の長さを反射補正パッド外辺長さQとし、抵抗体による配線層外辺被覆率YをY=TQ/Lで定義したとき、前記2個の抵抗体について、前記配線層外辺被覆率Yの差が、前記配線外辺被覆率Xの差より小さく設定されている構成とする。図9は、上記構成にある用語の定義を説明する図で、図9aは、図5aと同じ半導体装置91の上面図であり、図9bは、図5bと同じ半導体装置100の上面図である。図9aの半導体装置91において、抵抗体R1fについては、上記抵抗体の直下にある配線外辺長さT=3T1である。従って、抵抗体R1fによる配線外辺被覆率X=T/Lは、X1=3T1/L1である。一方、抵抗体R2fについては、T=2T2である。従って、抵抗体R2fによる配線外辺被覆率Xは、X2=2T2/L2である。また、図9bに示す抵抗体R2fの下方において反射補正パッドPa,Pbを追加配置した半導体装置100において、抵抗体R1fについては、反射補正パッドが配置されていないので、反射補正パッド外辺長さQ=0である。従って、抵抗体Rf1による配線層外辺被覆率Y=TQ/Lは、Y1=3T1/L1=X1であり、図9aの配線外辺被覆率X1と同じ値になる。一方、抵抗体R2fについては、反射補正パッドPa,Pbが配置されたことにより、上記反射補正パッド外辺長さQ=2T2である。従って、抵抗体Rf2による配線層外辺被覆率Yは、Y2=4T2/L2である。上記半導体装置の構成は、2個の抵抗体を素子領域上に配置する場合において、半導体素子に接続する配線の段差に起因した2個の抵抗体の抵抗比ずれを解消するものである。このため、上記半導体装置においては、該抵抗比のずれ原因を分析し、長方形状の2個の抵抗体について、抵抗体の直下にある配線の外辺の長さを配線外辺長さTとし、抵抗体による配線外辺被覆率XをX=T/Lで定義して、2個の抵抗体についての配線外辺被覆率Xの違いに着目する。配線の段差に起因した2個の抵抗体の抵抗比ずれは、上に定義した抵抗体による配線外辺被覆率Xによって定量化できる。配線外辺被覆率Xは、抵抗体の直下の配線による段差の存在割合を示すものであり、これによる抵抗値変化も配線外辺被覆率Xに比例する。前述した外辺配線被覆率Vと同様に、2個の抵抗体を素子領域上で希望する位置に配置した場合、2個の抵抗体によるそれぞれの配線外辺被覆率Xは、配置位置によって様々な値となる。そこで、上記半導体装置においては、ホトリソグラフィ工程に起因した抵抗比のずれを抑制するために導入した反射補正パッドのパターン形状が、さらに以下の関係が満足するように設定することで、半導体素子に接続する配線の段差に起因した2個の抵抗体の抵抗比ずれを低減する。すなわち、上記半導体装置の構成においては、抵抗体の直下にある反射補正パッドの外辺の長さを反射補正パッド外辺長さQとし、抵抗体による配線層外辺被覆率YをY=TQ/Lで定義したとき、2個の抵抗体について、配線層外辺被覆率Yの差が、配線外辺被覆率Xの差より小さくなるように設定されている。このように、上記関係を満足するパターン形状を持った反射補正パッドの配置後においては、2個の抵抗体についての配線層外辺被覆率Yの差が、先の配線外辺被覆率Xの差より小さくなるように設定されている。これにより、2個の抵抗体について、抵抗体の直下の配線による段差の存在割合の違いも小さくなり、配線の段差に起因した2個の抵抗体の抵抗値変化が同じ割合に近づくことで、2個の抵抗体の抵抗比ずれが抑制可能となる。例えば、図7bの半導体装置101では、反射補正パッドPcが追加配置されたことで、図7aの半導体装置90に較べて、2個の抵抗体R1e,R2eの外辺配線層被覆率Wの差が0になるだけでなく、2個の抵抗体R1e,R2eの配線層外辺被覆率Yの差も0になる。従って、図7bの半導体装置101における反射補正パッドPcは、図7aの半導体装置90に較べて、ホトリソグラフィ工程に起因した抵抗比ずれだけでなく、2個の抵抗体R1e,R2eを配置する絶縁膜の表面をCMP等で研磨しない場合において、配線4a,4bの段差に起因した抵抗比ずれも抑制することができる。一方、図8aの半導体装置104では、反射補正パッドPf1,Pf2が追加配置されたことで、前述したように、図7aの半導体装置90に較べて、2個の抵抗体R1e,R2eの外辺配線層被覆率Wの差は0になる。しかしながら、2個の抵抗体R1e,R2eの配線層外辺被覆率Yの差は、抵抗体R2eの直下に反射補正パッドPf1,Pf2とスペースSfの段差が新たに形成されるため、逆に大きくなってしまう。従って、図7dおよび図8a,bに示す半導体装置103~105のように、図7aの半導体装置90に対して配線層外辺被覆率Yの差が大きくなる反射補正パッドPe1,Pe2,Pf1,Pf2,Pgを配置する場合には、2個の抵抗体R1e,R2eを配置する絶縁膜の表面をCMP等で研磨することが好ましい。尚、図9で定義した配線外辺被覆率Xや配線層外辺被覆率Y等に関する所定条件も、予めCADに入れておくことで、上記構成を満足する反射補正パッドを自動発生させることができる。以上のようにして、上記構成を有した半導体装置は、半導体素子に接続する配線の段差に起因した抵抗比ずれも抑制して、より高精度な抵抗比を有する2個の抵抗体を備えた小型の半導体装置とすることができる。また、上記した半導体装置における配線層は、二層以上で構成されていてもよい。図10は、配線層が二層以上で構成されている場合の本発明に係る半導体装置の例を示す図で、図10aは、従来の半導体装置92の上面図であり、図10b~dは、それぞれ、本発明に係る上記外辺配線層被覆率Wの構成を有した半導体装置111~113の上面図である。図10に示す半導体装置92,111~113においては、いずれも、第1層目に右下斜線の塗りパターンで示した配線4a,4bが形成され、第2層目に左下斜線の塗りパターンで示した配線7a,7bが形成されている。そして、それらの直上に、絶縁膜を介して、一点鎖線で示した2個の抵抗体R1g,R2gが隣接して配置される。図10bに示す半導体装置111においては、図10aの従来の半導体装置92と比較して、第1層目の配線4a,4bと同じ配線層から形成される孤立領域の反射補正パッドPhが、抵抗体R2gの外辺の直下に追加配置されている。図10cに示す半導体装置112においては、図10aの半導体装置92と比較して、第2層目の配線7a,7bと同じ配線層から形成される凸状領域の反射補正パッドPi1,Pi2が、抵抗体R2gの外辺の直下に追加配置されている。例えば、図10bのように第1層目の配線層で反射補正パッドを形成すると配線間の短絡が置きやすくなる場合には、図10cのように第2層目の配線層で反射補正パッドを形成するとよい。逆に、図10cのように第2層目の配線層で反射補正パッドを形成すると配線間の短絡が置きやすくなる場合には、図10bのように第1層目の配線層で反射補正パッドを形成する。また、図10dに示す半導体装置113においては、図10cの半導体装置112と比較して、第1層目の配線層から形成される凸状領域の反射補正パッドPjが、抵抗体R2gの外辺の直下に追加配置されている。図10の半導体装置92,111~113に示すように、2個の抵抗体R1g,R2gの直下における配線層が二層以上で構成されている場合、図5で説明した外辺配線被覆率Vと外辺配線層被覆率Wについては、全ての配線層を一つの面に投影した状態で、配線上長さHと補正パッド上長さPを計算する。また、図9で説明した配線外辺被覆率Xと配線層外辺被覆率Yについては、各配線層における配線外辺長さTと反射補正パッド外辺長さQを全て足し合わせて計算する。上記半導体装置においては、図4において説明したように、配線層の上面に、反射防止膜が形成されてなることが好ましい。前述したように、この場合には、反射補正パッドの配置によって2個の抵抗体の抵抗比ずれが抑制できるだけでなく、2個の抵抗体におけるそれぞれの抵抗値変化についても低減可能である。上記半導体装置においては、半導体素子や配線の段差に起因した抵抗値ずれを抑制する上で、コスト的に許容範囲内であれば、前述したようにように、2個の抵抗体を配置する絶縁膜の上面が、CMPにより平坦化されてなることが好ましい。また、上記半導体装置における絶縁膜は、例えば、SOGSpinOnGlassであってもよい。SOGからなる絶縁膜は、CMPによる平坦化を行わない場合であっても、CVDで形成されるTEOSTetraEthylOrthoSilicate等の絶縁膜に較べ、より平坦な表面を得ることができる。以上のようにして、上記した本発明に係る半導体装置は、半導体基板における配線の上方に、絶縁膜を介して、薄膜からなる2個の抵抗体が隣接して配置されてなる半導体装置であって、半導体素子に接続する任意の配線設計に適用することができ、高精度な抵抗比を有する2個の抵抗体を備えた小型の半導体装置とすることができる。従って、上記半導体装置は、前記2個の抵抗体で電圧分割に用いる直列接続されたペア抵抗が構成されてなり、良好な回路特性を確保する上で高精度な抵抗比が必要とされる半導体装置として好適である。尚、図7,図8および図10の各半導体装置101~105,111~113においては、説明を簡単にするため隣接して配置される2個の抵抗体R1e,R2e,R1g,R2gを同じ長さとした。しかしながらこれに限らず、本発明に係る半導体装置において配置される2個の抵抗体は、図5と図9に例示した半導体装置100に配置される2個の抵抗体R1f,R2fのように、異なる長さであってよい。"