半導体基板と、前記半導体基板上に設けられた複数のメモリセルを含むメモリセルアレイと、複数の前記メモリセルに対して印加する電圧を制御する制御回路とを備え、前記メモリセルは、前記半導体基板に対して垂直方向に延び、前記メモリセルのボディとして機能する半導体層と、前記半導体層の側面に設けられ、電荷を蓄積する電荷蓄積層と、前記半導体層と前記電荷蓄積層を挟むよう設けられ、前記メモリセルのゲートとして機能する導電層とを備え、前記制御回路は、前記メモリセルのボディに第1電圧を印加し且つ前記メモリセルのゲートに前記第1電圧よりも大きい第2電圧を印加することにより前記メモリセルの閾値電圧を正方向に移動させる第1プログラム動作の後、前記メモリセルのボディをフローティングにし且つ前記メモリセルのゲートに正の第3電圧を印加する第2プログラム動作を実行することを特徴とする不揮発性半導体記憶装置。前記制御回路は、前記第1プログラム動作の後、前記メモリセルの閾値電圧が所定値である否かを判定する書込ベリファイ動作を実行し、前記制御回路は、前記書込ベリファイ動作にて、前記メモリセルの閾値電圧が前記所定値であると判定した場合に、前記第2プログラム動作を実行し、前記制御回路は、前記書込ベリファイ動作にて、前記メモリセルの閾値電圧が前記所定値にないと判定した場合に、再び前記第1プログラム動作を実行することを特徴とする請求項1記載の不揮発性半導体記憶装置。前記制御回路は、前記第2プログラム動作の後、前記書込ベリファイ動作を実行することを特徴とする請求項2記載の不揮発性半導体記憶装置。前記制御回路は、前記第1プログラム動作、及び前記第2プログラム動作の後、前記メモリセルの閾値電圧が所定値である否かを判定する書込ベリファイ動作を実行し、前記制御回路は、前記書込ベリファイ動作にて、前記メモリセルの閾値電圧が前記所定値にないと判定した場合に、再び前記第1プログラム動作を実行することを特徴とする請求項1記載の不揮発性半導体記憶装置。複数の前記メモリセルは、直列接続され、前記制御回路は、前記第2プログラム動作時、直列接続された複数の前記メモリセルのゲートに同時に前記第3電圧を印加することを特徴とする請求項1記載の不揮発性半導体記憶装置。前記制御回路は、前記第1プログラム動作の後、前記メモリセルの閾値電圧が所定値である否かを判定する書込ベリファイ動作を実行し、前記制御回路は、前記書込ベリファイ動作にて、直列接続された複数の前記メモリセルの閾値電圧が前記所定値であると判定した場合に、前記第2プログラム動作を実行することを特徴とする請求項5記載の不揮発性半導体記憶装置。前記制御回路は、前記メモリセルからデータを読み出す読出動作、及び前記メモリセルが保持するデータを消去する消去動作を実行可能に構成され、前記制御回路は、前記読出動作、及び前記消去動作の実行時を除くスタンバイ状態において、前記第2プログラム動作を実行することを特徴とする請求項1記載の不揮発性半導体記憶装置。本実施形態は、データの劣化を抑制した不揮発性半導体記憶装置を提供する。一態様に係る不揮発性半導体記憶装置は、半導体基板、メモリセルアレイ、及び制御回路を備える。メモリセルアレイは、半導体基板上に設けられた複数のメモリセルを含む。制御回路は、複数のメモリセルに対して印加する電圧を制御する。メモリセルは、半導体層、電荷蓄積層、及び導電層を備える。半導体層は、半導体基板に対して垂直方向に延び、メモリセルのボディとして機能する。電荷蓄積層は、半導体層の側面に設けられ、電荷を蓄積する。導電層は、半導体層と電荷蓄積層を挟むよう設けられ、メモリセルのゲートとして機能する。制御回路は、第1プログラム動作の後、第2プログラム動作を実行する。第1プログラム動作は、メモリセルのボディに第1電圧を印加し且つメモリセルのゲートに第1電圧よりも大きい第2電圧を印加することによりメモリセルの閾値電圧を正方向に移動させる動作である。第2プログラム動作は、メモリセルのボディをフローティングにし且つメモリセルのゲートに正の第3電圧を印加する動作である。以下、図面を参照して、実施の形態に係る不揮発性半導体記憶装置について説明する。[第1の実施の形態][概略構成]先ず、図1を参照して、第1の実施の形態に係る不揮発性半導体記憶装置の概略構成について説明する。第1の実施の形態に係る不揮発性半導体記憶装置は、図1に示すように、メモリセルアレイMA、及び周辺回路CCを備える。周辺回路CCは、例えばメモリセルアレイMAに含まれるメモリトランジスタに対して印加する電圧を制御する。メモリセルアレイMAは、図1に示すように、m個のメモリブロックMB1、...MBmを含む。なお、以下において、全てのメモリブロックMB1mを総称する場合には、メモリブロックMBと記載する場合もある。各メモリブロックMBは、それぞれn行2列のマトリクス状に配列されたメモリユニットMU1、1~MU2、nを有する。n行2列はあくまで一例であり、これに限定されるものではない。以下では、各メモリユニットMU1、1~2、nを区別することなく、単にメモリユニットMUと記載する場合もある。メモリユニットMU1、1~2、nの一端は、ビット線BL1~nに接続され、メモリユニットMU1、1~2、nの他端は、ソース線SLに接続される。ビット線BL1~nは、ロウ方向に所定ピッチをもって、複数のメモリブロックMBを跨ぐようにカラム方向に延びる。以下では、全てのビット線BL1BLnを総称する場合には、ビット線BLと記載する場合もある。メモリユニットMUは、メモリストリングMS、ソース側選択トランジスタSSTr、及びドレイン側選択トランジスタSDTrを有する。メモリストリングMSは、図1に示すように、直列接続されたメモリトランジスタMTr1~8メモリセル、及びバックゲートトランジスタBTrを有する。メモリトランジスタMTr1~4、MTr5~8は、各々、直列接続される。バックゲートトランジスタBTrは、メモリトランジスタMTr4とメモリトランジスタMTr5との間に接続される。なお、後述する図2に示すように、メモリトランジスタMTr1~8は、ロウ方向、カラム方向、及び積層方向に3次元的に配列される。メモリトランジスタMTr1~8は、その電荷蓄積層に電荷を蓄積することによってデータを保持する。バックゲートトランジスタBTrは、少なくともメモリストリングMSを動作の対象として選択した場合に導通状態とされる。メモリブロックMB1~mにおいて、n行2列のマトリクス状に配列されたメモリトランジスタMTr1~8のゲートには、各々、ワード線WL1~8が共通に接続される。n行2列のバックゲートトランジスタBTrのゲートには、バックゲート線BGが共通に接続される。ソース側選択トランジスタSSTrのドレインは、メモリストリングMSのソースに接続される。ソース側選択トランジスタSSTrのソースはソース線SLに接続される。各メモリブロックMBにおいてロウ方向に1列に並ぶn個のソース側選択トランジスタSSTrのゲートには、1本のソース側選択ゲート線SGS1又はSGS2が共通に接続される。なお、以下では、ソース側選択ゲート線SGS1、2を区別せず総称してソース側選択ゲート線SGSと称することもある。ドレイン側選択トランジスタSDTrのソースは、メモリストリングMSのドレインに接続される。ドレイン側選択トランジスタSDTrのドレインは、ビット線BLに接続される。各メモリブロックMBにおいてロウ方向に一列に並ぶn個のドレイン側選択トランジスタSDTrのゲートには、ドレイン側選択ゲート線SGD1又はSGD2が共通に接続される。なお、以下では、ドレイン側選択ゲート線SGD1、2を区別せず総称してドレイン側選択ゲート線SGDと称することもある。[積層構造]1つのメモリブロックMBは、図2及び図3に示すように、半導体基板20上に順次積層されたバックゲート層30、メモリ層40、選択トランジスタ層50、及び配線層60を有する。バックゲート層30は、バックゲートトランジスタBTrとして機能する。メモリ層40は、メモリトランジスタMTr1~8として機能する。選択トランジスタ層50は、ドレイン側選択トランジスタSDTr、及びソース側選択トランジスタSSTrとして機能する。配線層60は、ソース線SL、及びビット線BLとして機能する。バックゲート層30は、図2及び図3に示すように、バックゲート導電層31を有する。バックゲート導電層31は、バックゲート線BG、及びバックゲートトランジスタBTrのゲートとして機能する。バックゲート導電層31は、半導体基板20と平行なロウ方向及びカラム方向に2次元的に、板状に広がるように形成される。バックゲート導電層31は、例えば、ポリシリコンpoly-Siの材料を用いる。バックゲート層30は、図3に示すように、メモリゲート絶縁層43、及び連結半導体層44Bを有する。メモリゲート絶縁層43は、連結半導体層44Bとバックゲート導電層31との間に設けられる。連結半導体層44Bは、バックゲートトランジスタBTrのボディチャネルとして機能する。連結半導体層44Bは、バックゲート導電層31を掘り込むように形成される。連結半導体層44Bは、上面からみてカラム方向を長手方向とする略矩形状に形成される。連結半導体層44Bは、1つのメモリブロックMB中でロウ方向及びカラム方向にマトリクス状に形成される。連結半導体層44Bは、例えば、ポリシリコンpoly-Siの材料を用いる。メモリ層40は、図2及び図3に示すように、バックゲート層30の上層に形成される。メモリ層40は、4層のワード線導電層41a~41dを有する。ワード線導電層41aは、ワード線WL4、及びメモリトランジスタMTr4のゲートとして機能する。また、ワード線導電層41aは、ワード線WL5、及びメモリトランジスタMTr5のゲートとしても機能する。同様に、ワード線導電層41b~41dは、各々、ワード線WL1~3、及びメモリトランジスタMTr1~3のゲートとして機能する。また、ワード線導電層41b~41dは、各々、ワード線WL6~8、及びメモリトランジスタMTr6~8のゲートとしても機能する。ワード線導電層41a~41dは、その上下間に層間絶縁層45を挟んで積層される。ワード線導電層41a~41dは、カラム方向にピッチをもってロウ方向図3の紙面垂直方向を長手方向として延びるように形成される。ワード線導電層41a~41dは、例えば、ポリシリコンpoly-Siの材料を用いる。メモリ層40は、図3に示すように、メモリゲート絶縁層43、柱状半導体層44A、及びダミー半導体層44Dを有する。メモリゲート絶縁層43は、柱状半導体層44Aとワード線導電層41a~41dとの間に設けられる。柱状半導体層44Aは、メモリトランジスタMTr1~8のボディチャネルとして機能する。ダミー半導体層44Dは、メモリトランジスタMTr1~8のボディとして機能しない。メモリゲート絶縁層43は、ワード線導電層41a~41dの側面側から柱状半導体層44A側へと、ブロック絶縁層43a、電荷蓄積層43b、及びトンネル絶縁層43cを有する。電荷蓄積層43bは、電荷を蓄積可能に構成される。ブロック絶縁層43aは、ワード線導電層41a~41dの側壁に所定の厚みをもって形成される。電荷蓄積層43bは、ブロック絶縁層43aの側壁に所定の厚みをもって形成される。トンネル絶縁層43cは、電荷蓄積層43bの側壁に所定の厚みをもって形成される。ブロック絶縁層43a、及びトンネル絶縁層43cは、酸化シリコンSiO2の材料を用いる。電荷蓄積層43bは、窒化シリコンSiNの材料を用いる。柱状半導体層44Aは、ワード線導電層41a~41d、及び層間絶縁層45を貫通するように形成される。柱状半導体層44Aは、半導体基板20に対して垂直方向に延びる。一対の柱状半導体層44Aは、連結半導体層44Bのカラム方向の端部近傍に整合するように形成される。柱状半導体層44Aは、例えば、ポリシリコンpoly-Siの材料を用いる。なお、ダミー半導体層44Dは、ワード線導電層41a~41d、及び層間絶縁層45を貫通するように形成される。ダミー半導体層44Dの下方には、バックゲート導電層31が設けられていない。上記バックゲート層30及びメモリ層40において、一対の柱状半導体層44A、及びその下端を連結する連結半導体層44Bは、メモリストリングMSのボディチャネルとして機能するメモリ半導体層44を構成する。メモリ半導体層44は、ロウ方向からみてU字状に形成される。上記バックゲート層30の構成を換言すると、バックゲート導電層31は、メモリゲート絶縁層43を介して連結半導体層44Bの側面及び下面を取り囲むように形成される。また、上記メモリ層40の構成を換言すると、ワード線導電層41a~41dは、メモリゲート絶縁層43を介して柱状半導体層44Aの側面を取り囲むように形成される。選択トランジスタ層50は、図2及び図3に示すように、ソース側導電層51a、ドレイン側導電層51b、及びダミー導電層51cを有する。ソース側導電層51aは、ソース側選択ゲート線SGS、及びソース側選択トランジスタSSTrのゲートとして機能する。ドレイン側導電層51bは、ドレイン側選択ゲート線SGD、及びドレイン側選択トランジスタSDTrのゲートとして機能する。ダミー導電層51cは、ソース側選択ゲート線SGS及びドレイン側選択ゲート線SGDとして機能しない。ソース側導電層51aは、メモリ半導体層44を構成する一方の柱状半導体層44Aの上層に形成される。ドレイン側導電層51bは、ソース側導電層51aと同層であって、メモリ半導体層44を構成する他方の柱状半導体層44Aの上層に形成される。ダミー導電層51cは、ソース側導電層51aと同層であって、柱状半導体層44Aの上層以外の箇所に設けられる。複数のソース側導電層51a、ドレイン側導電層51b、及びダミー導電層51cは、カラム方向に所定ピッチをもってロウ方向に延びるように形成される。ソース側導電層51a、及びドレイン側導電層51bは、例えば、ポリシリコンpoly-Siの材料を用いる。選択トランジスタ層50は、図3に示すように、ソース側ゲート絶縁層53a、ソース側柱状半導体層54a、ドレイン側ゲート絶縁層53b、ドレイン側柱状半導体層54b、及びダミー半導体層54Dを有する。ソース側柱状半導体層54aは、ソース側選択トランジスタSSTrのボディチャネルとして機能する。ドレイン側柱状半導体層54bは、ドレイン側選択トランジスタSDTrのボディチャネルとして機能する。ソース側ゲート絶縁層53aは、ソース側導電層51aとソース側柱状半導体層54aとの間に設けられる。ソース側柱状半導体層54aは、ソース側導電層51aを貫通するように形成される。ソース側柱状半導体層54aは、ソース側ゲート絶縁層53aの側面及び一対の柱状半導体層44Aの一方の上面に接続され、半導体基板20に対して垂直方向に延びるように柱状に形成される。ソース側柱状半導体層54aは、例えば、ポリシリコンpoly-Siの材料を用いる。ドレイン側ゲート絶縁層53bは、ドレイン側導電層51bとドレイン側柱状半導体層54bとの間に設けられる。ドレイン側柱状半導体層54bは、ドレイン側導電層51bを貫通するように形成される。ドレイン側柱状半導体層54bは、ドレイン側ゲート絶縁層53bの側面及び一対の柱状半導体層44Aの他方の上面に接続され、半導体基板20に対して垂直方向に延びるように柱状に形成される。ドレイン側柱状半導体層54bは、例えば、ポリシリコンpoly-Siの材料を用いる。ダミー半導体層54Dは、ダミー導電層51cを貫通するように形成される。ダミー半導体層54Dは、I字状に形成される。ダミー半導体層54Dの下面は、ダミー半導体層44Dの上面に接する。配線層60は、ソース線層61、ビット線層62、及びプラグ層63を有する。ソース線層61は、ソース線SLとして機能する。ビット線層62は、ビット線BLとして機能する。ソース線層61は、ソース側柱状半導体層54aの上面に接し、ロウ方向に延びるように形成される。ビット線層62は、プラグ層63を介してドレイン側柱状半導体層54bの上面に接し、カラム方向に延びるように形成される。ソース線層61、ビット線層62、及びプラグ層63は、例えば、タングステン等の金属の材料を用いる。動作次に、第1の実施の形態の書込動作について説明する。本実施の形態において、書込動作は、第1プログラム動作、第2プログラム動作、及び書込ベリファイ動作を含む。第1プログラム動作は、メモリトランジスタMTr1~8にデータを書き込むための動作である。例えば0データ2値データを書き込む場合、0データに基づいてメモリトランジスタMTr1~8の閾値電圧分布を正方向に移動する。第2プログラム動作は、第1プログラム動作の後に実行される。この第2プログラム動作は、メモリトランジスタMTr1~8に保持するデータの劣化を抑制するための動作である。書込ベリファイ動作は、メモリトランジスタMTr1~8の閾値電圧が所定値に達したか否かを判定するための動作である。先ず、図4を参照して、第1プログラム動作について説明する。図4は、選択メモリストリングMS1、1内の選択メモリトランジスタMTr3に対し第1プログラム動作を実行する一例を示す。なお、図示は省略するが、図4に示す例において第1プログラム動作は、メモリストリングMS1、1~1、n内において1本の選択ワード線WL3に接続された複数の選択メモリトランジスタMTr3に対して同時に実行される。図4に示すように、第1プログラム動作において、周辺回路CCは、ビット線BL1、及びソース線SLの電圧は接地電圧GNDとする。周辺回路CCは、ソース側選択ゲート線SGS1、及びドレイン側選択ゲート線SGD1にはオン電圧Vonを印加する。その結果、ソース側選択トランジスタSSTr及びドレイン側選択トランジスタSDTrは導通状態となる。周辺回路CCは非選択ワード線WL1、2、4~8、及びバックゲート線BGにはパス電圧Vpassを印加する。パス電圧Vpassは、メモリトランジスタMTr1~8の保持データに関係なくそれらを導通状態とする電圧である。したがって、非選択メモリトランジスタMTr1、2、4~8、及びバックゲートトランジスタBTrは導通状態となり、それらのボディの電圧はビット線BL1及びソース線SLを介して接地電圧GND近くに設定される。そして、周辺回路CCは、選択ワード線WL3にプログラム電圧Vpgmを印加する。その結果、選択メモリトランジスタMTr3のゲートとボディの間の電位差は高く設定される。なお、プログラム電圧Vpgmは、パス電圧Vpassよりも大きい。以上、図4に示す印加電圧によって、図5aに示すように、選択メモリトランジスタMTr3の電荷蓄積層43bには柱状半導体層44Aボディから電子がトラップされる。これによって、選択メモリトランジスタMTr3の閾値電圧は正方向に移動する。しかしながら、この際、選択メモリトランジスタMTr3のトンネル絶縁層43cにも電子がトラップされる。このトンネル絶縁層43cにトラップされた電子は、図5bに示すように、時間経過と共に柱状半導体層44Aボディへと戻りデトラップされ、選択メモリトランジスタMTr3の閾値電圧を低下させる。すなわち、選択メモリトランジスタMTr3に保持するデータは劣化する場合がある。そこで、第1の実施の形態は、書込動作において、第1プログラム動作の後、第2プログラム動作を実行する。図6は、選択メモリストリングMS1、1内の選択メモリトランジスタMTr3に第2プログラム動作を実行する一例を示す。なお、図示は省略するが、図6に示す例において第2プログラム動作は、メモリストリングMS1、1~1、n内において1本の選択ワード線WL3に接続された複数の選択メモリトランジスタMTr3に対して同時に実行される。図6に示すように、第2プログラム動作において、周辺回路CCは、ビット線BL1、及びソース線SLの電圧は接地電圧GNDとする。周辺回路CCは、ソース側選択ゲート線SGS1、及びドレイン側選択ゲート線SGD1にオフ電圧Voffを印加する。この結果、ソース側選択トランジスタSSTr及びドレイン側選択トランジスタSDTrは非導通状態となる。これにより、メモリトランジスタMTr1~8のボディはフローティングとなる。そして、周辺回路CCは、非選択ワード線WL1、2、4~8にパス電圧Vpassを印加し、選択ワード線WL3に正のプログラム電圧Vxxを印加する。したがって、これらパス電圧Vpass及びプログラム電圧Vxxの印加に伴うカップリングにより、選択メモリトランジスタMTr3のボディの電圧は上昇する。これにより、選択メモリトランジスタMTr3のゲートとボディの間の電位差は、第1プログラム動作時よりも第2プログラム動作時の方が低く設定される。ここで、プログラム電圧Vxxは、トンネル絶縁層43cにトラップされた電子を、電荷蓄積層43bに押し込むのに必要な電圧であればよく、例えば、後述するベリファイ電圧よりも大きく、ISPP方式で最高回数nインクリメントされたステップアップされた電圧Vpamnよりも小さい電圧である。以上、図6に示す印加電圧によって、図7に示すように、トンネル絶縁層43cにトラップされた電子は、電荷蓄積層43bに押し込まれる。一方、メモリトランジスタMTr1~8のボディはフローティングであり、メモリトランジスタMTr3のボディ柱状半導体層44Aからトンネル絶縁層43c及び電荷蓄積層43bに電子の移動を禁止できる。これにより、第1の実施の形態は、図5bに示したようなデトラップを抑制し、データ劣化を抑えることができる。次に、図8を参照して、書込ベリファイ動作について説明する。図8は、選択メモリストリングMS1、1内の選択メモリトランジスタMTr3に書込ベリファイ動作を実行する一例を示す。なお、図示は省略するが、図8に示す例において書込ベリファイ動作は、メモリストリングMS1、1~1、n内において1本の選択ワード線WL3に接続された複数の選択メモリトランジスタMTr3に対して同時に実行される。図8に示すように、書込ベリファイ動作において、周辺回路CCは、ソース側選択ゲート線SGS1、及びドレイン側選択ゲート線SGD1にオン電圧Vonを印加する。その結果、ソース側選択トランジスタSSTr、及びドレイン側選択トランジスタSDTrは導通状態とされる。そして、周辺回路CCは、非選択ワード線WL1、2、4~8、及びバックゲート線BGに読出電圧Vreadを印加する。非選択メモリトランジスタMTr1、2、4~8、及びバックゲートトランジスタBTrは導通状態とされる。一方、周辺回路CCは、選択ワード線WL3にベリファイ電圧Vverifyを印加して、選択メモリトランジスタMTr3をデータに応じて導通状態又は非導通状態とする。周辺回路CCは、ビット線BL1からソース線SLに所定の電流が流れた場合、フェイル書込失敗と判定し、他方で所定の電流が流れない場合にパス書込成功と判定する。次に、図9を参照して、本実施の形態に係る書込動作の全体の流れを説明する。説明の便宜上、図9に示すISPP方式の書込動作は、1本の選択ワード線WL3に接続されたメモリトランジスタMTr3に対して実行される。図9に示すように、先ず、周辺回路CCは、メモリトランジスタMTr3に対してプログラム電圧Vpgm1を用いた第1プログラム動作を実行するS101。続いて、周辺回路CCは、ベリファイ電圧Vverifyを用いた書込ベリファイ動作を実行するS102。周辺回路CCが、このステップS102おいてパスと判定した場合S102のPass、第2プログラム動作を実行するS107。他方で、周辺回路CCが、ステップS102においてフェイルと判定された場合S102のFail、プログラム電圧Vpgm2による第1プログラム動作を実行するS103。ここで、プログラム電圧Vpgm2は、プログラム電圧Vpgm1をステップアップさせた値を有する。ステップS103の後、制御回路CCは、ステップS102と同様に書込ベリファイ動作を実行するS104。ステップS104以降、周辺回路CCは、書込ベリファイ動作によってパスと判定されるまで、プログラム電圧Vpgmを都度ステップアップさせて第1プログラム動作を繰り返し実行するS105。ただし、周辺回路CCは、n回目最高回数の書込ベリファイ動作S106でフェイルと判定する場合S106のFail、書込動作を失敗と判定する。n回目の書込ベリファイ動作までにパスと判定された場合S102のPass、S104のPass、S106のPass、周辺回路CCは、プログラム電圧Vxxによる第2プログラム動作を実行するステップS107。その後、周辺回路CCは、書込ベリファイ動作S108を実行し、パスと判定された場合S108のPassに書込動作を終了させる。図9に示すステップS101~S108が実行された場合、選択メモリトランジスタMTr3のゲートに印加される電圧、及び選択メモリトランジスタMTr3のボディの電位は、図10に示すように変化する。図10に示すように、1~n回目のプログラム電圧Vpgm1~nはステップアップされる。一方、1~n回目の書込ベリファイ電圧Verifyは一定のまま保持される。また、プログラム電圧Vxxとのカップリングによって、フローティングとされた選択メモリトランジスタMTr3のボディチャネルの電位は上昇する。本実施形態では、書込動作において、第1プログラム動作の後、第2プログラム動作を実行する。すなわち、第1プログラム動作の後に、トンネル絶縁膜43cに保持された電子を電荷蓄積層43bに押し込む第2プログラム動作を行う。その結果、時間経過と共に柱状半導体層44Aボディにデトラップされる電子を低減できる。したがって、本実施形態は、書込動作で第1プログラム動作のみを行う比較例に対して、データの劣化を抑制した不揮発性半導体記憶装置を提供できる。第2の実施の形態次に、第2の実施の形態に係る不揮発性半導体記憶装置について説明する。なお、第2の実施の形態の構成は、第1の実施の形態と同様であるため、その説明を省略する。第2の実施の形態は、図11及び図12に示すように、第2プログラム動作S107の後に、書込ベリファイ動作を実行しない。この点のみ、第2の実施の形態は、第1の実施の形態と異なる。第2の実施の形態は、第1の実施の形態と同様の効果を奏する。また、第2の実施の形態は、例えば第2プログラム動作によって選択メモリトランジスタMTr3の閾値電圧の変動が予め既知の場合に適用できる。その結果、第2の実施の形態は、第1の実施の形態と同様に、トンネル絶縁膜43cに保持された電子を電荷蓄積層43bに押し込み、データの劣化を抑制しつつ、第1の実施の形態よりも書込動作の実行時間を短縮できる。第3の実施の形態次に、第3の実施の形態に係る不揮発性半導体記憶装置について説明する。なお、第3の実施の形態の構成は、第1の実施の形態と同様であるため、その説明を省略する。第3の実施の形態は、図9に示すそれぞれの第1プログラム動作S101、S103、S105につづいて第2プログラム動作し、その後に書込ベリファイ動作S102、S104、S105、S106を実行する。この点のみ、第3の実施の形態は、第1の実施の形態と異なる。第4の実施の形態次に、第4の実施の形態に係る不揮発性半導体記憶装置について説明する。なお、第4の実施の形態の構成は、第1の実施の形態と同様であるため、その説明を省略する。第4の実施の形態において、第2プログラム動作は、図13に示すように、全てのワード線WL1~8選択ワード線WL1~8に接続された複数のメモリトランジスタMTr1~8選択メモリトランジスタMTr1~8に対して同時に実行される。この点、1本の選択ワード線WL3に接続された選択メモリトランジスタMTr3に対してのみ同時に第2プログラム動作を実行する第1の実施の形態と、第4の実施の形態は異なる。具体的に、第4の実施の形態において、第2プログラム動作時、図13に示すように、制御回路CCは、ソース側選択ゲート線SGS1、ドレイン側選択ゲート線SGD1にオフ電圧Voffを印加し、これにより、ソース側選択トランジスタSSTr及びドレイン側選択トランジスタSDTrは非導通状態となる。制御回路CCは、ビット線BL1及びソース線SLを接地する。選択制御回路CCは、ワード線WL1~8にプログラム電圧Vxxを印加する。これにより、選択メモリトランジスタMTr1~8のトンネル絶縁層43cにトラップされた電子は、電荷蓄積層43bに移動する。一方、選択メモリトランジスタMTr1~8のボディ柱状半導体層44Aからトンネル絶縁層43c及び電荷蓄積層43bへの電子の移動を禁止することができる。これにより、第4の実施の形態は、電子のデトラップを抑制し、データ劣化を抑えることができる。次に、図14を参照して、第4の実施の形態に係る書込動作を説明する。図14に示すように、先ず、制御回路CCは、ワード線WL1を選択し、その選択ワード線WL1に接続された選択メモリトランジスタMTr1対して上記ステップS101~S106第1プログラム動作、書込ベリファイ動作を実行する。そして、制御回路CCは、順次ワード線WL2、3、...8を選択し、それらに接続された選択メモリトランジスタMTr2、3、...8対して順番にステップS101~S106を実行するS202のN、S203。そして、制御回路CCは、選択ワード線WL8に接続された選択メモリトランジスタMTr8に対してステップS101~S106を実行した場合ステップS202のY、ワード線WL1~WL8を全て選択しS204、それら選択ワード線WL1~WL8に接続された選択メモリトランジスタMTr1~8対して同時に第2プログラム動作を実行するS205。なお、第2プログラム動作S205の後に、制御回路CCは、第1の実施の形態と同様に、書込ベリファイ動作を実行するS108。第4の実施の形態では、第2プログラム動作を全てのワード線WL1~8選択ワード線WL1~8に接続された複数のメモリトランジスタMTr1~8選択メモリトランジスタMTr1~8に対して同時に実行する。したがって、第2プログラム動作を各メモリトランジスタMTr1~8それぞれに個別に実行する第1の実施の形態と比較して、本実施の形態は、第2プログラム動作の実行時間を短縮できる。なお、第4の実施の形態と第2の実施の形態を組み合わせてもよい。第5の実施の形態次に、第5の実施の形態に係る不揮発性半導体記憶装置について説明する。なお、第5の実施の形態の構成は、第1の実施の形態と同様であるため、その説明を省略する。第5の実施の形態において、第2プログラム動作は、図15aに示すように、消去動作S301、書込動作第1プログラム動作、書込ベリファイ動作S302、及び読出動作S303を除くスタンバイ状態S304で実行される。この点で、第5の実施の形態は、書込動作中に第2プログラム動作が実行される第1~第4の実施の形態と異なる。図15bに示すように、スタンバイ状態において、制御回路CCは、書込動作第1プログラム動作、書込ベリファイ動作実行済みのメモリトランジスタMTr1~8に対して、第2プログラム動作を実行しS305、その後に書込ベリファイ動作を実行するS306。上記のように、第5の実施の形態において、第2プログラム動作は、スタンバイ状態で実行される。したがって、第5の実施の形態は、第1~第4の実施の形態よりも書込動作の実行時間を短くできる。[その他]なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。例えば、第2プログラム動作時のプログラム電圧Vxxは、第1プログラム動作のプログラム電圧Vpgm1~nと同じ値、或いはそれらよりも大きい値、又は小さい値のいずれであってもよい。また、メモリトランジスタMTr1~8は、8つに限定されるものではなく、9つ以上、又は7つ以下であってもよい。