半導体基板の主表面上に、第1の薄膜および第2の薄膜をこの順に形成する工程と、前記主表面上のうち、素子が形成される素子形成領域の周辺領域における前記第2の薄膜をパターニングする工程と、前記パターニングする工程において形成されたマークを位置合わせのために用いながら、前記素子形成領域における前記第2の薄膜をパターニングして前記素子の構成部を形成する工程とを備えており、前記パターニングする工程において、前記素子形成領域において隣り合う1対の前記素子に挟まれた領域における前記第2の薄膜の少なくとも一部が除去され、前記構成部を形成する工程において、前記マークの内表面が保護膜により被覆された状態で前記第2の薄膜がパターニングされる、半導体装置の製造方法。前記マークは、前記主表面に沿う方向の幅が0.1μm以上である、請求項1に記載の半導体装置の製造方法。前記構成部を形成する工程において、前記保護膜は前記構成部を形成するパターニングに用いるレジスト材料であり、前記レジスト材料は、平面視において、前記マークの面積以上の面積を有する領域を覆った状態で、前記構成部が形成される、請求項1または2に記載の半導体装置の製造方法。前記構成部は前記素子のゲート電極である、請求項1~3のいずれかに記載の半導体装置の製造方法。前記素子に挟まれた領域には分離絶縁膜が形成される、請求項1~4のいずれかに記載の半導体装置の製造方法。前記第1の薄膜はシリコン酸化膜である、請求項1~5のいずれかに記載の半導体装置の製造方法。前記構成部は前記素子を電気的に接続する配線であり、前記配線は複数の金属薄膜が積層された積層金属膜である、請求項1~3のいずれかに記載の半導体装置の製造方法。前記第1の薄膜は前記半導体基板の前記主表面に交差する方向に積層する積層構造を構成する層間絶縁膜である、請求項7に記載の半導体装置の製造方法。請求項1に記載の製造方法により形成された半導体装置。請求項1に記載の製造方法により形成された半導体装置が複数形成されている半導体基板。非特許文献1の2回加工においては具体的には、1回目の加工において、複数のゲート電極が平面視において延在する方向に関して連続するようなパターンのみが形成される。その後、2回目の加工において、各半導体素子のゲート電極を形成するため、上記1回目の加工にて形成されたパターンが、互いに隣り合う半導体素子ごとのゲート電極となるように切断される。このようにすれば、たとえ微細化により1対の隣接するゲート電極の間隔が小さくなった場合においても、各々のゲート電極は、平面視における端部が丸くなることなく、角状の鋭い端部となるように形成される。しかし上記の方法においては、ゲート電極を構成する導電膜の1回目の加工エッチングの際に、ゲート電極の加工時に位置合わせのために用いられるマークの内表面を構成する誘電体膜がエッチングされたり、当該マークの内表面上に残渣としての異物が付着する可能性がある。このような状況で、ゲート電極の最終的な形状を形成するための、当該導電膜の2回目の加工がなされれば、誘電体膜の下地の基板がエッチングされたり、エッチング材料との反応により上記異物が変質したりする可能性がある。当該異物が変質すれば、これを除去することが困難になることがある。このような下地基板のエッチングや異物は、たとえマークの形成部に発生したものであっても、素子が形成される領域に廻り込めば、当該素子の特性を劣化させる可能性がある。本発明は、以上の問題に鑑みなされたものである。その目的は、微細化された半導体素子を上記2回加工により形成する場合においても、意図しない領域におけるエッチングや、異物の発生を抑制することが可能な半導体装置の製造方法を提供することである。また当該製造方法を用いた半導体装置や半導体基板を提供することである。本発明の一実施例による半導体装置の製造方法は以下の工程を備えている。まず半導体基板の主表面上に、第1の薄膜および第2の薄膜がこの順に形成される。上記主表面上のうち、素子が形成される素子形成領域の周辺領域における第2の薄膜がパターニングされる。上記パターニングする工程において形成されたマークを位置合わせのために用いながら、素子形成領域における第2の薄膜をパターニングして素子の構成部が形成される。上記パターニングする工程において、素子形成領域において隣り合う1対の素子に挟まれた領域における第2の薄膜の少なくとも一部が除去される。上記構成部が形成される工程において、マークの内表面が保護膜により被覆された状態で第2の薄膜がパターニングされる。上記一の実施例によれば、マークの内表面が保護膜により被覆された状態で、素子の構成部を形成する第2の薄膜がパターニングされる。このため、素子の構成部を形成する第2の薄膜がパターニングされる際に、マークの内表面が第2の薄膜のエッチング材料の曝露を受けることが抑制される。このため、下地基板がエッチングされたり、内表面の異物が変質するなどの不具合の発生が抑制でき、素子が形成される領域の特性の劣化が抑制される。以下、本発明の実施の形態について図に基づいて説明する。実施の形態1まず、本実施の形態としてウェハ状態の半導体装置について説明する。図1を参照して、本実施の形態において形成される半導体ウェハSWには、複数のチップ領域IMCおよびダイシングライン領域DLRが形成されている。半導体ウェハSWは、たとえばシリコンなどの半導体結晶からなる半導体基板を含んでいる。半導体基板における不純物の導電型は、いわゆるn型であってもよいし、p型であってもよい。ここでの複数のチップ領域IMCの各々は矩形の平面形状を有し、行列状に配置されている。図1および図2を参照して、複数のチップ領域IMCの各々は素子形成領域であり、素子形成領域には、たとえばMISMetalInsulatorSemiconductorトランジスタ、ダイオードなどの半導体素子TMが形成される。また複数のダイシングライン領域DLRの各々は、半導体ウェハSWを複数のチップ領域IMCからなる半導体チップに分割するために用いられる領域である。ダイシングライン領域DLRはマーク形成領域素子形成領域の周辺領域を含む領域であり、MISトランジスタなどの半導体素子を写真製版にて形成する際にパターニングする位置を決定する位置合わせために用いられるマークが形成される。図2および図3を参照して、半導体基板SUBは、図1の半導体ウェハSWの下地基板である。半導体基板SUBの一方図3における上側の主表面上には、たとえばシリコン酸化膜からなる分離絶縁膜SIFが形成されている。半導体基板SUBの素子形成領域IMCとマーク形成領域DLRとは、分離絶縁膜SIFにより、互いに平面視において分離されている。素子形成領域IMCにおいては、平面視において互いに間隔をおいて複数形成される半導体素子TM同士が、分離絶縁膜SIFにより、互いに平面視において分離されている。半導体素子TMがMISトランジスタである場合、MISトランジスタTMは、チャネル領域と、1対の不純物領域としてのソース領域SO、ドレイン領域DRと、ゲート絶縁膜GI1と、誘電体膜GI2と金属膜GEと多結晶シリコン膜PEとを有している。ソース領域SOとドレイン領域DRとは、半導体基板SUBの一方の主表面に互いに間隔をおいて形成されている。たとえば半導体基板SUBがn型のシリコン単結晶からなり、トランジスタTMがいわゆるnチャネル型トランジスタである場合には、ソース領域SOやドレイン領域DRは、半導体基板SUBの一方の主表面に配置されるp型ウェル領域WLに形成されることが好ましい。ウェル領域WL上には、ゲート絶縁膜GI1第1の薄膜と、誘電体膜GI2と金属膜GEと多結晶シリコン膜PEとがこの順に積層されている。ゲート絶縁膜GI1は分離絶縁膜SIFが形成されない領域のほぼ全面を覆うように形成される。誘電体膜GI2と金属膜GEと多結晶シリコン膜PEとの積層構造第2の薄膜は、ゲート絶縁膜GI1に比べて平面視において小さい面積を有している。誘電体膜GI2と金属膜GEと多結晶シリコン膜PEとの積層構造は半導体素子TMのゲート電極構成部を構成している。素子形成領域IMCにおいて複数並ぶゲート電極は、平面視においてたとえば矩形状の長尺形状を有している。隣接する1対の素子TMに注目すれば、ゲート電極の長手方向の端部同士が対向するように配置されている。したがって図2の上下方向に関して隣接する複数の素子TMのゲート電極同士は、長手方向延在する方向が互いに略平行となる。また図2の上下方向に関して隣接する複数の素子TMのゲート電極は、全てほぼ一直線上に乗るように配置されている。言い換えれば、図2の上下方向に関して隣接する複数の素子TMのゲート電極同士は、図2の左右方向に関する位置座標がほぼ等しい。マーク形成領域DLRにおいても、平面視における一部において、分離絶縁膜SIFが形成されずに誘電体膜GI1で覆われた領域が存在する。マーク形成領域においても、半導体素子TMのゲート電極と同様の誘電体膜GI2、金属膜GE、多結晶シリコン膜PEからなる積層構造が形成されている。そしてマーク形成領域のうち平面視における一部において溝部MKが形成されている。溝部MKは、マーク形成領域の積層構造が欠落した溝形状を形成する領域である。ここでは一例として、平面視において2本の直線が互いにほぼ直交する、十字型の溝部MKマークが示されている。溝部MKは半導体素子TMの形成時にパターニングするための位置合わせ用のマークとして用いられる。図4~図7を参照して、図2および図3に示すマークMKは、MISトランジスタTMのゲート電極と同様の、誘電体膜GI2、金属膜GEと多結晶シリコン膜PEとの積層構造の壁面により形成されている。図4~図7においては、後述する素子形成領域のパターニング工程いわゆる2回目の加工時に用いるレジストRSが、先に形成されたマークMKの内表面を覆うように塗布された態様を示している。またレジストRSは平面視において、マークMKの面積以上の面積を有する領域を覆っているレジストRSはマークMKの外側の領域の一部をも覆っている。図4および図5においては、マークMKは、半導体基板SUBの主表面上の分離絶縁膜SIF上に形成されている。これに対して図6および図7においては、マークMKは、半導体基板SUBの主表面上の誘電体膜GI1上に形成されている。このようにマークMKの底面は、分離絶縁膜SIFであってもよいし、誘電体膜GI1であってもよい。本実施の形態では、このことを説明するために、たとえば図2および図3において、シリコン酸化膜GI1と分離絶縁膜SIFとの両者の上にまたがるようにマークMKが形成された態様を示している。半導体ウェハSWは、ダイシング工程により個々の半導体チップIMC半導体装置に分割する前においては、上記の半導体素子TMとマークMKとが共存する状態となっている。次に図8~図17を参照して、上記の構成を有する本実施の形態の半導体チップIMC半導体ウェハSWの製造方法について、単一のチップ領域IMCとダイシングライン領域DLRとに着目しながら説明する。図8および図9を参照して、まずシリコンやゲルマニウムなどの単結晶からなる半導体基板SUBが準備される。この半導体基板SUBは図1の半導体ウェハSWの下地として用いられる基板である。次に素子形成領域、マーク形成領域ともに、当該半導体基板SUBの一方の主表面上に、分離絶縁膜SIFが形成される。具体的には、まず半導体基板SUBの一方の主表面上に形成されるシリコン酸化膜やシリコン窒化膜が、通常の写真製版によりパターニングされる。形成されるパターンをマスクとして、たとえばドライエッチング技術により基板SUBを部分的に除去し、溝が形成される。次にその溝の内壁面を熱酸化した後、溝の内部を充填するように、たとえばCVDChemicalVaporDeposition法によりシリコン酸化膜からなる分離絶縁膜SIFが形成される。分離絶縁膜SIFは、後に形成される複数の半導体素子TM間を互いに電気的に分離したり、素子形成領域IMCとマーク形成領域DLRとを互いに電気的に分離したりするものである。分離絶縁膜SIFは、たとえば通常の写真製版により、半導体基板SUBの主表面上の必要な領域にのみ配置されるようにパターニングされる。具体的には、たとえば後に半導体素子TMが形成される領域以外の領域に分離絶縁膜SIFが形成されることが好ましい。またマーク形成領域DLRにおいては、たとえば後にマークが形成される領域やその周囲など、任意の領域に分離絶縁膜SIFが形成されうる。分離絶縁膜SIFが形成された後に、半導体素子TMが形成される領域にウェル領域WLが形成される。ウェル領域WLは、通常の写真製版およびイオン注入技術を用いて形成される。たとえば半導体基板SUBがn型の半導体結晶からなる場合には、p型不純物領域としてのウェル領域WLが形成される。図10および図11を参照して、分離絶縁膜SIFやウェル領域WLが形成された半導体基板SUBの主表面上に、誘電体膜GI1第1の薄膜と、誘電体膜GI2と金属膜GEと多結晶シリコン膜PEと第2の薄膜がこの順に積層される。誘電体膜GI1はたとえばシリコン酸化膜からなる絶縁膜であることが好ましく、誘電体膜GI2はたとえばシリコン窒化膜からなる絶縁膜であることが好ましい。また金属膜GEはたとえばアルミニウムやタングステンからなる薄膜であることが好ましい。図11においては、たとえば通常の写真製版およびエッチングにより、分離絶縁膜SIFが形成されない領域のみに誘電体膜GI1が形成されている。そして誘電体膜GI2およびその上部の各薄膜は、分離絶縁膜SIFと平面視において重なる領域を含めて形成されている。しかし誘電体膜GI1も誘電体膜GI2などと同様に、分離絶縁膜SIFと平面視において重なる領域を含めて形成されてもよい。また図11においては、分離絶縁膜SIFの最上面図11における最も上部の表面が、たとえばウェル領域WL上のゲート絶縁膜GI1の最上面よりも上側を延在する。しかし分離絶縁膜SIFが領域間を電気的に分離する機能を確保できれば、分離絶縁膜SIFの最上面とウェル領域WLの最上面との、図11の上下方向に関する高さがほぼ同じであってもよい。図12および図13を参照して、たとえばフォトレジストRS1などの感光剤が多結晶シリコン膜PE上に塗布され、通常の写真製版およびエッチングパターニングがなされる。この処理により、マーク形成領域DLRの一部の領域における誘電体膜GI2、金属膜GEおよび多結晶シリコン膜PEが除去され、溝状のマークMKが形成される。ここでマークMKの底面図13におけるマークMKの最下部の面は、半導体素子TMのチャネル領域などに相当する活性領域と同一材料、すなわちシリコン酸化膜からなる誘電体膜GI1であってもよい。あるいはマークMKの底面は、シリコン酸化膜からなる分離絶縁膜SIFであってもよい。図12および図13においてはそのことを示すために、マークMKの底面は、左側半分が誘電体膜GI1となっており、右側半分が分離絶縁膜SIFとなっている。マークMKが形成されるパターニングの際、同時に素子形成領域IMCにおいても、その一部の領域において誘電体膜GI2、金属膜GEおよび多結晶シリコン膜PEが除去され、底に誘電体膜GI1を残して溝部TRが形成される。この溝部TRは、後に1対の半導体素子TMが形成される領域に挟まれた領域に形成されることが好ましい。より具体的には、溝部TRは、たとえば半導体素子TMがMISトランジスタである場合に、平面視において延在するMISトランジスタのゲート電極の端部に挟まれた領域を含むように形成されることが好ましい。形成されるMISトランジスタは図12における左右方向が長手方向となり、当該長手方向の中心部にゲート電極が形成される。このため溝部TRは、図12の上下方向に隣接する1対のMISトランジスタが形成される領域に挟まれた領域に、図12の左右方向に延在するように形成される。図14および図15を参照して、ゲート電極としての構成部を形成するためのフォトレジストRS2が塗布され、通常の写真製版およびエッチングがなされる。この処理により、MISトランジスタTMのゲート電極を形成しようとする領域と平面視において重なる領域、およびマークMKの内表面を被覆するように、レジストRS2のパターン保護膜が形成されることが好ましい。より具体的には、レジストRS2のパターンは、ゲート電極を形成しようとする領域に加えて、マーク形成領域DLRにおいてたとえばマークMKを充填するように配置されることが好ましい。このようにすれば、レジストRS2は、マークMKの内表面すなわちマークMKの内部の側面図15の多結晶膜PEから誘電体膜GI2まで上下方向に延びる側面および底面を被覆することができる。当該保護膜レジストRS2により、マークMKの内表面は露出されないよう保護される。レジストRS2がマークMKの内表面のほぼ全面を覆うためには、マークMKの平面視における面積以上の面積を有するようにレジストRS2を形成することが好ましい。マークMKの内表面を保護するレジストRS2は、図15に示すように、マークMKの平面視における面積よりも大きい面積を有する領域に形成されてもよい。この場合レジストRS2のパターンは、マークMKの内表面を被覆するようにマークMKの内部を充填しつつ、平面視におけるマークMKの外周部の少なくとも一部をも被覆するように形成される。このようにすれば、マークMKの内部を確実に被覆するようにレジストRS2のパターンを形成することができる。ただし後述するようにたとえばマークMKと平面視において重なる領域のみに形成されてもよい。図16および図17を参照して、マークMKをレジストパターンRS2で覆ったまま、素子形成領域IMCに形成されたレジストパターンRS2をマスクとしたエッチングがなされる。この処理により、素子形成領域IMCの誘電体膜GI2などがパターニングされ、ゲート電極が形成される。このゲート電極は、誘電体膜GI2と金属膜GEと多結晶シリコン膜PEとの積層構造である。図16および図17に示すマーク形成領域の態様は、図4および図5に示すマーク形成領域に対応する。ここで、マーク形成領域のレジストパターンRS2がマークMKの内表面を被覆したままの状態で、ゲート電極を形成するパターニングがなされる。その後、新たなマスクを用いたイオン注入技術により、ウェル領域WLの内部にソース領域SOおよびドレイン領域DRが形成される。レジストパターンRS2が除去されることにより、図2および図3に示す態様の半導体素子TMやマークMKが形成される。なお図示は省略されるが、実際には図2および図3に示す態様の半導体素子TMに、後工程を経ることにより、さらに配線や絶縁膜などが形成された構成の半導体素子を複数有する半導体基板半導体ウェハSW:図1参照が形成される。さらに半導体ウェハSWがダイシングライン領域DLRにおいてダイシングされることにより、個々のチップ領域IMCとしての半導体チップが形成される。次に、本実施の形態の作用効果について、図18~図26の比較例を参照しながら説明する。まず図18~図20を参照しながら、本実施の形態と比較例とに共通の、ゲート電極の加工方法について説明する。図18~図20においては、素子形成領域の上面図のみ示している。図18を参照して、半導体素子TMは図2~図3に示す本実施の形態の半導体素子TMと同様の構成多結晶シリコン膜PEなどを有する積層構造を有するMISトランジスタである。図18においても本実施の形態と同様に複数の半導体素子TMのゲート電極同士が互いに略平行に、かつほぼ一直線上に乗るように配置されている。また半導体素子TMの周囲には、素子TM同士を電気的に分離する分離絶縁膜SIFが形成されている。特に半導体集積回路の微細化が進み、図18の隣接する1対のゲート電極の長手方向の端部同士の間隔が小さくなれば、当該端部に挟まれた領域を通常の写真製版にて精密にエッチング加工することが困難になる。その対策として、図19を参照して、まずゲート電極が形成される領域に挟まれた領域を含む溝部TRを形成するように、ゲート電極を構成する積層構造の薄膜がエッチングされる。その後、図20を参照して、ゲート電極を形成する領域のみ残るように、他の領域の当該積層構造がエッチング除去される。図19に示す工程と図20に示す工程とのいわゆる2回加工がなされることにより、図20に示すゲート電極多結晶シリコン膜PEが形成される。上記の本実施の形態においても、図12、図14および図16に示すように、図18~図20と同様の加工方法いわゆる2回加工が用いられる。次に図21~図26を参照して、本実施の形態の比較例におけるマーク形成領域を含む製造方法について説明する。当該比較例においては、図8~図13に示す本実施の形態と同様の処理がなされた後、図21~図26に示す処理がなされる。したがって比較例においても、図12および図13に示す、上記2回加工のうち1回目の加工としての溝部TRとMKとの形成図12および図13参照と、2回目の加工としてのゲート電極の形成図21~図26とがなされる。図21および図22の工程は、図14および図15の工程と比較して、マークMKの溝にレジストRS2が充填されていない点において異なっている。すなわち本比較例においては、多結晶シリコン膜PEなどの導電体膜をゲート電極としてパターニングするために用いるレジストRS2が、マーク形成領域においてはすべてエッチングにより除去される。このためゲート電極のパターニングの際には、マークMKの内表面が露出された状態となる。同様に、図23および図24の工程は図16および図17と比較して、マークMKの内表面上にレジストRS2のパターンが形成されないため、マーク形成領域DLRの薄膜PEなどの積層構造はエッチングによりすべて除去される点において異なっている。また図25および図26は、図2および図3と比較して、マーク形成領域DLRには積層構造が形成されていない点において異なっている。ここで、図21および図22に示す工程の前に行なう工程図12および図13参照において形成されるマークMKは通常、その良好な視認性を確保するために、平面視における半導体基板SUBの主表面に沿う方向の幅が0.1μm以上と比較的大きい。このように幅が比較的大きい溝部MKを形成すれば、当該溝部MKの内表面にオーバーエッチング部OEや異物FRNが形成されることがある。オーバーエッチング部OEとはマークMKを形成する際に誘電体膜GI2とともに、本来エッチングされるべきでないマークMKの底面を構成する誘電体膜GI1の一部がエッチングされた領域を意味する。また異物FRNとは、図12および図13においてマークMKを形成する際に、マークMKの底面を構成する分離絶縁膜SIFの上などに付着する、エッチング生成物やフォトレジストなどの残渣物である。図21~図26の比較例においては、マークMKの内表面がレジスト保護膜により保護されない状態で、ゲート電極を形成するためのエッチングがなされる。このためマークMKの形成等の際に生じたオーバーエッチング部OEや異物FRNが露出された状態で、当該エッチングがなされる。オーバーエッチング部OEが露出した状態で図23および図24に示すゲート電極のパターニングがなされれば、そのとき用いられるエッチングガスやエッチング液により、オーバーエッチングされた誘電体膜GI1の下に存在する半導体基板SUBについてもエッチングされることがある。またマークMKの内表面上に形成された異物FRNが露出された状態で図23および図24に示すゲート電極のパターニングがなされれば、異物FRNがそのとき用いられるエッチングガスやエッチング液と反応して変質することがある。変質した異物FRNは、図25および図26に示すレジストRS2のパターンを除去する工程においても、レジストRS2と一緒に除去することが困難となる。また図25および図26に示す工程にて残留した異物FRNがそれ以降の工程において剥がれた場合、当該異物FRNが素子形成領域に廻り込むことにより、素子TMの性能等に影響を及ぼす可能性がある。オーバーエッチング部OEによりその下部の半導体基板SUBの一部がエッチングされた場合においても、当該オーバーエッチング部に起因して形成された異物が、素子形成領域に廻り込むように付着する可能性がある。そこで図14~図17に示す本実施の形態のように、上記2回加工のうち2回目の加工において、マークMKの内表面を、ゲート電極のエッチングに用いるレジストRS2と同一のレジストRS2で覆う。この状態でゲート電極がエッチングされれば、マークMKの内表面のオーバーエッチング部OEや異物FRNは、当該エッチングに用いるエッチングガスやエッチング液の曝露を受けない。これはオーバーエッチング部OEや異物FRNがレジストRS2で保護されるためである。このため、たとえば誘電体膜GI1をエッチングしたオーバーエッチング部OEからその下部の半導体基板SUBがエッチングされる可能性を低減することができる。したがって、半導体基板SUBのエッチングに起因する異物の発生を抑制することができる。また2回加工のうちの1回目の加工時溝部MKが形成されるときにおいて溝部MKに形成される異物FRNが、ゲート電極を形成するエッチングガスやエッチング液により変質し、除去が困難になる可能性を低減することができる。したがって図16~図17に示すレジストRS2を除去する際に、同時に異物FRNを除去することが容易になる。以上より、本実施の形態のようにマークMKがレジストRS2により保護されれば、素子形成領域に異物が付着する不具合の発生を抑制し、形成される半導体素子半導体装置の性能等を向上させることができる。なお、特に半導体素子TMの微細化が進めば、たとえば図2の上下方向に隣接する1対の素子TM間の距離ゲート電極の端部間の距離も小さくなる。この場合、図12に示す上記1回目の加工において形成される溝部TRの幅図の上下方向の幅も小さくなり、0.1μm未満となる。この場合は、当該溝部TRの内表面にはマークMKの内表面のようなオーバーエッチングOEや異物FRNが発生する可能性が低くなる。したがって上記2回目の加工の際、溝部TRの内表面をレジストRS2で保護する必要はない。ただし上記の幅が0.1μm以上となる場合には、素子形成領域の溝部TRもマークMKと同様に、レジストRS2を用いて保護することが好ましい。図8~図17の製造工程を説明する各図においては、マークMKの幅の方が素子TM間の溝部TRよりも大きいことを誇張して図示している。次に、上記内容と一部重複するが、本実施の形態における、マークMKの内表面を覆うレジストRS2の変形例について、図27~図32を参照しながら説明する。図27および図28を参照して、これらの図は、図2および図3と比較して、マーク形成領域のうちマークMKと平面的に重なる領域以外の領域には多結晶シリコン膜PEなどの導電体膜が形成されていない点において異なっている。すなわち図27および図28においては、上記以外の点においては、図2および図3と同様の構成を備えている。図27および図28に示す素子形成領域とマーク形成領域との構成は、基本的には図8~図17と同様の工程により形成される。図29および図30を参照して、これらの図に示す工程は、上記の図14および図15に示す工程と基本的に同様である。ただし図29および図30においては、素子TMのゲート電極を形成するための2回目の加工に用いるレジストRS2のパターンが、マーク形成領域において、マークMKと平面視において重なる領域のみに形成されている。この点において図29および図30の工程は、図14および図15の工程と異なっている。したがって、図31および図32を参照して、当該レジストパターンRS2を用いてエッチングすれば、多結晶シリコン膜PEなどの導電膜の積層構造は、ゲート電極を形成する領域にのみ残り、マーク形成領域においては全て除去される。これに伴い、マークMKは半導体基板SUBの主表面上から消失する。この点において図31および図32の工程は、図16および図17の工程と異なっている。マークMKは素子TMを形成する際のパターニングに用いられる。このため当該パターニングが完了すれば、マークMKはマーク形成領域から消失しても問題はない。図29~図32に示す工程を用いた場合においても、マークMKの内表面に付着した異物などに起因する不具合の発生を抑制することができる。実施の形態2本実施の形態は、実施の形態1と比較して、2回加工がなされる薄膜の種類、および製造方法において異なっている。以下、本実施の形態の構成について説明する。図33および図34を参照して、本実施の形態においては、素子形成領域の分離絶縁膜SIFのパターンを形成するために、いわゆる2回加工がなされる。より具体的には、図33および図34の素子形成領域に複数並ぶ誘電体膜GI1のパターンが2回加工により形成される結果、当該誘電体膜GI1のパターンに挟まれた領域に分離絶縁膜SIFが形成される。図33および図34の素子形成領域における複数の誘電体膜GI1のパターンは、実施の形態1の素子形成領域における誘電体膜GI1と同様に、半導体素子TM図2参照を構成するものであってもよい。このため図34に示すように、当該誘電体膜GI1の下部にはウェル領域WLが形成されてもよい。素子形成領域において所望の分離絶縁膜SIFのパターンが形成された後、マーク形成領域においては、十字型のマークを形成する溝部に分離絶縁膜SIFが充填される結果、マークが消失している。すなわち素子形成領域、マーク形成領域ともに、その最上面は、分離絶縁膜SIFと誘電体膜GI1とによりほぼ平坦な面となっている。ただしこれはあくまで一例であり、後述するように、分離絶縁膜SIFと誘電体膜GI1との表面に段差が形成される場合もある。図35および図36を参照して、本実施の形態において、2回加工を行なうために形成されたマークMKは、図33および図34においては消失しているシリコン窒化膜NFにより形成される。マークMKは半導体基板SUBの主表面上の誘電体膜GI1上に形成される。このシリコン窒化膜NFが素子形成領域において2回加工されることにより、図33および図34の素子形成領域に複数並ぶ誘電体膜GI1のパターンが2回加工される。なお、本実施の形態の構成は、上記以外は実施の形態1の構成とほぼ同じであるため、図33~図48において実施の形態1と同一の要素については同一の符号を付し、その説明を繰り返さない。次に、図37~図48を参照して、上記の構成を有する本実施の形態の半導体チップIMC半導体ウェハSWの製造方法について説明する。図37および図38を参照して、まずシリコンやゲルマニウムなどの単結晶からなる半導体基板SUBが準備される。この半導体基板SUBは図8および図9に示す半導体基板SUBと同様である。半導体基板SUBの主表面上に、誘電体膜GI1第1の薄膜とシリコン窒化膜NF第2の薄膜とがこの順に積層される。誘電体膜GI1はたとえばシリコン酸化膜からなる絶縁膜であることが好ましい。図39および図40を参照して、たとえばフォトレジストRS1などの感光剤がシリコン窒化膜NF上に塗布され、通常の写真製版およびエッチングパターニングがなされる。この処理により、マーク形成領域DLRの一部の領域におけるシリコン窒化膜NFが除去され、溝状のマークMKが形成される。これがシリコン窒化膜NFの2回加工のうち1回目の加工に相当する。マークMKが形成されるパターニングの際、同時に素子形成領域IMCにおいても、その一部の領域においてシリコン窒化膜NFが除去され、底に誘電体膜GI1を残して溝部TRが形成される。ただし溝部TRを形成する際に、溝部TRの底の誘電体膜GI1および半導体基板SUBの一部がエッチングされてもよい。この溝部TRは、後にたとえば実施の形態1の図2および図3に示すように複数形成される半導体素子TMに挟まれた領域に形成されることが好ましい。図41および図42を参照して、分離絶縁膜のパターンを形成する領域を形成するためのフォトレジストRS2が塗布され、通常の写真製版およびエッチングがなされる。この処理により、分離絶縁膜のパターンを形成しようとする領域以外の領域、およびマークMKの内表面を被覆するように、レジストRS2のパターン保護膜が形成されることが好ましい。より具体的には、レジストRS2のパターンは、素子形成領域のうち後に分離絶縁膜のパターンを形成しようとする領域を除く領域に加えて、マーク形成領域DLRにおいてたとえばマークMKを充填するように配置されることが好ましい。このようにすれば、レジストRS2は、マークMKの内表面すなわちマークMKの内部の側面図42のシリコン窒化膜NFを上下方向に延びる側面および底面を被覆することができる。当該保護膜レジストRS2により、マークMKの内表面は露出されないよう保護される。図43および図44を参照して、マークMKをレジストパターンRS2で覆ったまま、素子形成領域IMCに形成されたレジストパターンRS2をマスクとしたエッチングがなされる。この処理により、素子形成領域IMCのシリコン窒化膜NFがパターニングされる。図41~図44の工程がシリコン窒化膜NFの2回加工のうち2回目の加工に相当する。図43および図44に示すマーク形成領域の態様は、図35および図36に示すマーク形成領域に対応する。図45および図46を参照して、レジストパターンRS2が除去された後、図43および図44においてシリコン窒化膜NFが除去された領域の誘電体膜GI1およびその下の半導体基板SUBの一部がエッチングにより除去される。このエッチングは、シリコン窒化膜NFのパターンをマスクとしてなされ、溝状のエッチング領域ETが形成される。図47および図48を参照して、エッチング領域ETを充填するように分離絶縁膜SIFが形成される。分離絶縁膜SIFは熱酸化法により薄いシリコン酸化膜を形成した後にCVD法により形成されることが好ましい。次にたとえばCMPChemicalMechanicalPolishingにより、形成されたシリコン酸化膜が平坦化される。このときシリコン窒化膜NFはシリコン酸化膜より硬く、CMPにより研磨されにくいため、シリコン窒化膜NFの下のシリコン酸化膜GI1が研磨されることを抑制することができる。分離絶縁膜SIFが研磨された後、上記のようにマスク誘電体膜GI1の保護膜として用いられたシリコン窒化膜が除去され、図47および図48に示す態様となる。これらは図8および図9に示す、半導体基板SUB上に分離絶縁膜SIFが形成された態様に対応する。図8、図9、図47、図48において分離絶縁膜SIFの表面が半導体基板SUBの表面に対して上方に盛り上がっているのは、上記のCMP時にシリコン窒化膜が研磨されず、シリコン窒化膜の厚み分だけ分離絶縁膜SIFが上方に残るためである。ただしシリコン窒化膜NFの厚みを調整することなどにより、図35および図36に示すように、分離絶縁膜SIFと誘電体膜GI1との表面の段差を限りなく小さくすることもできる。この後、図8および図9と同様に、必要に応じて、後に半導体素子TMが形成される領域にウェル領域WLが形成される。次に、本実施の形態の作用効果について説明する。本実施の形態においても、実施の形態1と同様に、素子形成領域に分離絶縁膜SIFを形成するためにシリコン窒化膜NFが2回加工される際に、マークMKがレジストパターンRS2で充填されたまま、シリコン窒化膜NFの2回目の加工がなされる。このため、実施の形態1と同様に、シリコン窒化膜NFの2回目の加工時に、1回目の加工時に形成された溝部MKの内表面のオーバーエッチング部OEが半導体基板SUBをオーバーエッチングすることによる異物の発生を抑制することができる。またシリコン窒化物NFの2回目の加工時に、1回目の加工時に形成された、溝部MKの内表面における異物の変質を抑制することができる。以上のように異物の変質を抑制するため、異物を容易に除去することができる。本発明の実施の形態2は、以上に述べた各点についてのみ、本発明の実施の形態1と異なる。すなわち、本発明の実施の形態2について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態1に順ずる。実施の形態3本実施の形態は、実施の形態1と比較して、2回加工がなされる薄膜の種類において異なっている。以下、本実施の形態の構成について説明する。図49および図50を参照して、本実施の形態においては、素子形成領域に形成される複数の半導体素子TM図2および図3参照同士を電気的に接続する配線のパターン構成部を形成するために、いわゆる2回加工がなされる。より具体的には、図49および図50の素子形成領域に複数並ぶ、金属膜の積層構造積層金属膜などからなる配線のパターンが2回加工により形成される。このとき、マーク形成領域DLRには、当該積層構造の壁面からなるマークMKが形成される。ここでの配線およびマークMKを構成する金属膜は、単一の金属膜であってもよいし、金属膜の積層構造積層金属膜であってもよい。図49および図50においては、積層金属膜は、たとえばチタンの薄膜と窒化チタンの薄膜とが積層された積層膜MF1と、アルミニウムからなる薄膜MF2と、積層膜MF1とがこの順に積層された構造となっている。配線としての積層金属膜は、たとえばシリコン酸化膜からなる層間絶縁膜IIの上に形成される。層間絶縁膜IIは、半導体基板SUBの主表面に交差する方向図49~図50における上下方向に積層する積層物の一部である。図51および図52を参照して、本実施の形態において、2回加工を行なうために形成されたマークMKは、金属膜の積層構造積層金属膜の壁面により形成される。マークMKは配線のパターンと同様に、半導体基板SUBの主表面上の層間絶縁膜II上に形成される。なお、本実施の形態の構成は、上記以外は実施の形態1の構成とほぼ同じであるため、図49~図52において実施の形態1と同一の要素については同一の符号を付し、その説明を繰り返さない。次に、図53~図60を参照して、上記の構成を有する本実施の形態の半導体チップIMC半導体ウェハSWの製造方法について説明する。図53および図54を参照して、たとえば実施の形態1と同様の半導体基板SUB上の層間絶縁膜II第1の薄膜の主表面上に、チタン窒化チタン積層膜MF1とアルミニウム膜MF2とチタン窒化チタン積層膜MF1と第2の薄膜がこの順に積層される。これらの膜が積層されたものが、素子形成領域における配線のパターンとなる積層金属膜である。図55および図56を参照して、たとえばフォトレジストRS1などの感光剤が最上層のチタン窒化チタン積層膜MF1上に塗布され、通常の写真製版およびエッチングパターニングがなされる。この処理により、マーク形成領域DLRの一部の領域における積層金属膜が除去され、溝状のマークMKが形成される。これが積層金属膜の2回加工のうち1回目の加工に相当する。マークMKが形成されるパターニングの際、同時に素子形成領域IMCにおいても、その一部の領域において積層金属膜が除去され、底に層間絶縁膜IIを残して溝部TRが形成される。この溝部TRは、後に複数形成される積層金属膜のパターンに挟まれた領域に形成されることが好ましい。図57および図58を参照して、配線のパターンを形成するためのフォトレジストRS2が塗布され、通常の写真製版およびエッチングがなされる。この処理により、配線のパターンを形成しようとする領域と平面視において重なる領域、およびマークMKの内表面を被覆するように、レジストRS2のパターン保護膜が形成されることが好ましい。より具体的には、レジストRS2のパターンは、たとえば半導体素子同士を接続する配線のパターンを形成しようとする領域に加えて、マーク形成領域DLRにおいてたとえばマークMKを充填するように配置されることが好ましい。このようにすれば、レジストRS2は、マークMKの内表面すなわちマークMKの内部の側面図58の積層金属膜の、上下方向に延びる側面および底面を被覆することができる。当該保護膜レジストRS2により、マークMKの内表面は露出されないよう保護される。図59および図60を参照して、マークMKをレジストパターンRS2で覆ったまま、素子形成領域IMCに形成されたレジストパターンRS2をマスクとしたエッチングがなされる。この処理により、素子形成領域IMCの積層金属膜がパターニングされる。図57~図60の工程が積層金属膜の2回加工のうち2回目の加工に相当する。図59および図60に示すマーク形成領域の態様は、図51および図52に示すマーク形成領域に対応する。そしてレジストパターンRS2が除去されることにより、図49および図50に示す態様の半導体素子TMやマークMKが形成される。その後様々な後工程を経ることにより、さらに配線や絶縁膜などが形成された構成の半導体素子を複数有する半導体基板半導体ウェハSW:図1参照が形成される。さらに半導体ウェハSWがダイシングライン領域DLRにおいてダイシングされることにより、個々のチップ領域IMCとしての半導体チップが形成される。本発明の実施の形態3は、以上に述べた各点についてのみ、本発明の実施の形態1と異なる。すなわち、本発明の実施の形態3について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態1に順ずる。次に、本実施の形態の作用効果について説明する。本実施の形態においても、実施の形態1と同様に、素子形成領域に形成される、たとえば積層金属膜の配線パターンが2回加工される際に、マークMKがレジストパターンRS2で充填されたまま、金属膜の2回目の加工がなされる。このため、実施の形態1と同様に、金属膜の2回目の加工時に、1回目の加工時に形成された、溝部MKの内表面における異物の変質を抑制することができる。以上のように異物の変質を抑制するため、異物を容易に除去することができる。本発明の実施の形態3は、以上に述べた各点についてのみ、本発明の実施の形態1と異なる。すなわち、本発明の実施の形態3について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態1に順ずる。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。