第1の演算処理装置と、前記第1の演算処理装置と伝送線路により接続された第2の演算処理装置と、前記第1の演算処理装置と第1のバスインタフェースにより接続され、前記第1の演算処理装置に予め設定された処理を行わせるための第1の演算処理装置用プログラムと、初期起動後の前記第2の演算処理装置に動作を行わせるための前記第2の演算処理装置用の初期起動後のプログラムとが格納された第1の不揮発性メモリと、前記第2の演算処理装置に対して初期起動動作のみを行わせるための第2の演算処理装置用の初期起動プログラムと、前記第2の演算処理装置に対して限定された動作を行わせるための前記第2の演算処理装置用の限定プログラムとが格納され、第2のバスインタフェースによって前記第2の演算処理装置と接続された第2の不揮発性メモリと、前記第2の演算処理装置に接続された揮発性メモリと、前記第1の演算処理装置の動作異常を検知する検知手段と、前記検知手段により前記第1の演算処理装置の動作異常が検知されない場合には、前記第2の不揮発性メモリに格納された前記第2の演算処理装置用の初期起動プログラムにより前記第2の演算処理装置を動作させ、前記検知手段により前記第1の演算処理装置の動作異常が検知された場合には、前記第2の不揮発性メモリに格納された前記第2の演算処理装置用の限定プログラムにより前記第2の演算処理装置を動作させるよう切り替える切替手段と、を備えた情報処理装置。前記第2の演算処理装置用の初期起動プログラムは、前記第2の演算処理装置に対して、前記第1の不揮発性メモリに格納されている前記第2の演算処理装置用の初期起動後のプログラムを前記第1の演算処理装置を介して前記揮発性メモリに転送して格納する動作を行わせる請求項1記載の情報処理装置。前記限定プログラムは、前記第2の演算処理装置に対して、前記第1の演算処理装置の動作異常の原因を解析するための動作を行わせるための解析プログラムである請求項1または2記載の情報処理装置。前記第2のバスインタフェースは、前記第1のバスインタフェースおよび前記伝送線路よりも転送速度が遅く、前記限定プログラムは、前記第2の演算処理装置に対して、前記第1の不揮発性メモリに格納されている前記第2の演算処理装置用の初期起動後のプログラムと同様の通常の動作を行わせるためのプログラムである請求項1または2記載の情報処理装置。本発明の目的は、第2の演算処理装置用の初期起動後のプログラムを第1の演算処理装置に接続された第1の不揮発性メモリに格納するようにした構成において第1の演算処理装置に動作異常が発生した場合でも、第2の演算処理装置を起動させて動作を行わせることが可能な情報処理装置を提供することである。請求項1に係る本発明は、第1の演算処理装置と、前記第1の演算処理装置と伝送線路により接続された第2の演算処理装置と、前記第1の演算処理装置と第1のバスインタフェースにより接続され、前記第1の演算処理装置に予め設定された処理を行わせるための第1の演算処理装置用プログラムと、初期起動後の前記第2の演算処理装置に動作を行わせるための前記第2の演算処理装置用の初期起動後のプログラムとが格納された第1の不揮発性メモリと、前記第2の演算処理装置に対して初期起動動作のみを行わせるための第2の演算処理装置用の初期起動プログラムと、前記第2の演算処理装置に対して限定された動作を行わせるための前記第2の演算処理装置用の限定プログラムとが格納され、第2のバスインタフェースによって前記第2の演算処理装置と接続された第2の不揮発性メモリと、前記第2の演算処理装置に接続された揮発性メモリと、前記第1の演算処理装置の動作異常を検知する検知手段と、前記検知手段により前記第1の演算処理装置の動作異常が検知されない場合には、前記第2の不揮発性メモリに格納された前記第2の演算処理装置用の初期起動プログラムにより前記第2の演算処理装置を動作させ、前記検知手段により前記第1の演算処理装置の動作異常が検知された場合には、前記第2の不揮発性メモリに格納された前記第2の演算処理装置用の限定プログラムにより前記第2の演算処理装置を動作させるよう切り替える切替手段とを備えた情報処理装置である。請求項2に係る本発明は、前記第2の演算処理装置用の初期起動プログラムが、前記第2の演算処理装置に対して、前記第1の不揮発性メモリに格納されている前記第2の演算処理装置用の初期起動後のプログラムを前記第1の演算処理装置を介して前記揮発性メモリに転送して格納する動作を行わせる請求項1記載の情報処理装置である。請求項3に係る本発明は、前記限定プログラムが、前記第2の演算処理装置に対して、前記第1の演算処理装置の動作異常の原因を解析するための動作を行わせるための解析プログラムである請求項1または2記載の情報処理装置である。請求項4に係る本発明は、前記第2のバスインタフェースが、前記第1のバスインタフェースおよび前記伝送線路よりも転送速度が遅く、前記限定プログラムが、前記第2の演算処理装置に対して、前記第1の不揮発性メモリに格納されている前記第2の演算処理装置用の初期起動後のプログラムと同様の通常の動作を行わせるためのプログラムである請求項1または2記載の情報処理装置である。請求項1に係る本発明によれば、第2の演算処理装置用の初期起動後のプログラムを第1の演算処理装置に接続された第1の不揮発性メモリに格納するようにした構成において第1の演算処理装置に動作異常が発生した場合でも、第2の演算処理装置を起動させて動作を行わせることが可能な情報処理装置を提供することができる。請求項2に係る本発明によれば、請求項1に係る本発明により得られる効果に加えて、第1の演算処理装置に動作異常が発生していない場合には、第1の不揮発性メモリに格納されている第2の演算処理装置用の初期起動後のプログラムを揮発性メモリに転送して格納することにより第2の演算処理装置に動作を行わせることが可能な情報処理装置を提供することができる。請求項3に係る本発明によれば、請求項1または2に係る本発明により得られる効果に加えて、第1の演算処理装置に動作異常が発生した場合には、第2の演算処理装置により第1の演算処理装置の動作異常の原因を解析することが可能な情報処理装置を提供することができる。請求項4に係る本発明によれば、請求項1または2に係る本発明により得られる効果に加えて、第2の演算処理装置の通常の起動時間を遅くすることなく、第1の演算処理装置に動作異常が発生した場合でも、第2の演算処理装置に通常の動作を行わせることが可能な情報処理装置を提供することができる。次に、本発明の実施の形態について図面を参照して詳細に説明する。図1は本発明の一実施形態の情報処理装置のシステム構成を示す図である。本実施形態の情報処理装置は、図1に示されるように、CPU10とDSP20という2つのCPU演算処理装置を有している。CPU10は上位CPUとして機能し、DSP20は下位CPUとして機能する。下位CPUとして機能するDSP20は、上位CPUとして機能するCPU10の制御に基づいて、指定された処理を実行する。例えば、CPU10が実行すべき処理の一部をDSP20に対して実行するような指示を行い処理負荷を分散するような動作が行われる。CPU10とDSP20との間は、PCIPeripheralComponentInterconnectバスという伝送線路により接続されている。また、本実施形態の情報処理装置は、CPU10、DSP20とともに、ROM30と、ロジックIC40と、RAM50と、シリアルROM60とを有している。ROM30は、パラレル接続のローカルバスによりCPU10と接続された不揮発性メモリであり、CPU用プログラム31とDSP用初期ブート後のプログラム32とを格納している。CPU用プログラム31は、CPU10に予め設定された処理を行わせるためのプログラムである。また、DSP用初期ブート後のプログラム32は、初期起動後のDSP20に動作を行わせるためのプログラムである。RAM50は、ローカルバスによりDSP20により接続され、DSP20の起動時には、DSP用初期ブート後のプログラム32を格納するための揮発性メモリである。シリアルROM60は、シリアル接続のローカルバスによりロジックIC40を介してDSP20と接続された不揮発性メモリであり、DSP用初期ブートプログラム61と、DSP用故障解析プログラム62とを格納している。DSP用初期ブートプログラム61は、DSP20に対して初期動作のみを行わせるための初期起動プログラムである。具体的には、DSP用初期ブートプログラム61は、DSP20に対して、ROM30に格納されているDSP用初期ブート後のプログラム32をCPU10を介してRAM50に転送して格納する動作を行わせるプログラムである。また、DSP用故障解析プログラム62は、DSP20に対して、CPU10の動作異常の原因を解析するための動作を行わせるための解析プログラムである。DSP初期ブートプログラム61やDSP用故障解析プログラム62は、ROM30に格納されたDSP用初期ブート後のプログラム32と比較して、データサイズが小さい。そのため、シリアルROM60の記憶容量は小さくて良い。その結果、1つのROM30にCPU用プログラム31とDSP用初期ブート後のプログラム32をまとめて格納することにより、DSP20の動作プログラムを記憶するためにROM30とは独立してもう1つROMを設ける場合と比較してコスト低減が図られている。ロジックIC40は、DSP20およびシリアルROM60とシリアル接続のローカルバスにより接続され、制御回路41と故障検知回路42を備えている。故障検知回路42は、CPU10からのCPU故障検知用信号に基づいて、CPU10の動作異常を検知する。制御回路41は、故障検知回路41がCPU10の動作異常を検知しているか否かに基づいて、シリアルROM60から読み出すプログラムを切り替えるような制御を行う。具体的には、制御回路41は、故障検知回路42によりCPU10の動作異常が検知されない場合には、シリアルROM60に格納されたDSP用初期ブートプログラム61によりDSP20を動作させる。そして、制御回路41は、故障検知回路42によりCPU10の動作異常が検知された場合には、シリアルROM60に格納されたDSP用故障解析プログラム62によりDSP20を動作させる。シリアルROM60は、2線式シリアルインターフェイスバスを備えたEEPROMElectricallyErasableProgrammableROMである。そのため、特殊な処理が行なわれることにより、シリアルROM60に対してデータを書き込むことが可能な構成となっている。また、シリアルROM60に備えられたシリアルインタフェースバスは、SPISerialPeripheralInterfaceバスと呼ばれるバスインタフェースであり、ROM60とロジックIC40との間、およびロジックIC40DSP20との間は、このSPIバスと呼ばれるバスにより接続されている。このSPIバスは、一般的に低速なバスであり、ROM30とCPU10との間を接続しているパラレルの高速なローカルバスや、CPU10とDSP20との間を接続しているPCIバスと比較して転送速度が遅くなっている。なお、本実施形態では、故障検知回路42がCPU10の動作異常を検知した場合、DSP用故障解析プログラム62によりDSP20の動作が行われるものとして説明したが、DSP20に対して限定的な動作を行わせるための限定プログラムによりDSP20の動作が行われるようにしてもよい。次に、本実施形態の情報処理装置の動作について図面を参照して詳細に説明する。先ず、CPU10が正常に動作している場合における起動時の動作を図2のフローチャートを参照して説明する。情報処理装置の起動が行われる場合、先ずロジックIC40がCPU10のリセットを解除するステップS101。すると、CPU10は、パラレルのローカルバスに接続されたROM30から、CPU用プログラム31を実行する。なお、本実施形態では、ROM30内に格納されているCPU用プログラム31を実行する場合について説明するが、CPU用プログラム31をRAM図示せずに格納しておいて実行するようにしてもよい。次に、CPU用プログラム31により起動が行われたCPU10がロジックIC40に対してDSP起動指示信号によりDSP20の起動を指示するステップS102。すると、ロジックIC40の制御回路41は、DSP20のリセットを解除するステップS103。ここでは、故障検知回路42は、CPU10の動作異常を検知していない。そのため、DSP20は、図3に示すように、ロジックIC40を介してシリアルROM60内のDSP用初期ブートプログラム61を実行するステップS104。このDSP用初期ブートプログラム61には、DSP20に対してROM32内の初期ブート後のプログラム32をROM30からRAM50に転送する命令が記述されている。そのため、DSP用初期ブートプログラム61を実行したDSP20は、図3に示すように、DSP用初期ブート後のプログラム32をROM30からRAM50に転送するステップS105。そして、DSP20は、RAM50に格納されたDSP用初期ブート後のプログラムを実行するステップS106。次に、CPU10に動作異常が発生した場合におけるDSP20の起動時の動作を図4のフローチャートを参照して説明する。DSP20がDSP用初期ブート後のプログラムを実行して通常動作を行っている最中に、図5に示すようにCPU10に何等かの障害が発生した場合、故障検知回路42によりCPU10の動作異常何等かの障害または故障が検知されるステップS201、202。すると、ロジックIC40の制御回路41は、DSP20に対してリセット及びリセット解除を行うステップS203。そして、ロジックIC40では、図5に示されるように動作モードの変換を行い、シリアルROM60から読み出すプログラムをDSP用初期ブートプログラム61からDSP用故障解析プログラム62に変更するステップS204。そのため、リセット解除後のDSP20が、ロジックIC40を介しシリアルROM60からDSP用初期ブートプログラム61を実行しようとするが、ロジックIC40は、DSP用初期ブートプログラム61の替わりにDSP用故障解析プログラム62をDSP20に実行させるステップS205。その結果、DSP20は、DSP20周辺の動作テストおよび共通バスであるPCIバスを介してCPU10周辺の動作テストを実施する。そして、DSP20は、ロジックIC40に接続されたシリアルROM60に対してテスト結果を書き込むステップS206。なお、DSP20は、テスト結果をシリアルROM60に書き込む代わりに、上位装置に対してテスト結果を通知するようにしてもよい。[変形例]上記実施形態では、DSP用故障解析プログラム62をシリアルROM60に格納しておき、CPU10の動作異常が検出された場合には、このDSP用故障解析プログラム62によりDSP20を起動させて動作を行わせる場合を用いて説明したが、本発明はこれに限定されるものではない。このDSP用故障解析プログラム62の替わりに、ROM30に格納されているDSP用初期ブート後のプログラム32と同様の通常の動作を行わせるためのプログラムを限定プログラムとしてシリアルROM60に格納するようにしてもよい。このような構成とすることにより、CPU10の動作が正常な場合には、DSP20は高速なパラレルのローカルバス、PCIバスを介して、ROM30内のDSP用初期ブート後のプログラム32をRAM50に転送してから実行する。そして、CPU10の動作が異常な場合には、DSP20は、低速なシリアルのローカルバスを介してではあるが、シリアルROM60内に格納された通常の動作を行わせるためのプログラムに基づいて通常の動作を行う。また、本発明はロジックIC40が読み出すプログラムをDSP用初期ブートプログラム61からDSP用故障解析プログラム62に変更する構成以外にも、ロジックIC40が動作モードの変換を行い、DSP20に対して通知信号を出力し、DSP20は通知信号を検知して、シリアルROM60から読み出すプログラムをDSP用初期ブートプログラム61からDSP用故障解析プログラム62に変更する構成にしてもよい。