"基準クロックとフィードバッククロックとの位相を比較し位相差信号を出力する位相比較器と,前記位相差信号を遅延し,異なる時間遅延させた位相差信号に応じてチャージ電流を生成する複数のチャージポンプを有し,当該複数のチャージポンプが生成するチャージ電流を加算して出力するチャージポンプ等化器と,前記チャージ電流に基づいて制御電圧を生成するループフィルタと,前記制御電圧に応じた周波数を有する出力クロックを生成する電圧制御発振器と,前記出力ロックを分周して前記フィードバッククロックを生成する分周器と,前記ループフィルタと電圧制御発振器の理想特性を持ち,前記位相差信号の位相差を有する位相差デジタル値を入力して前記理想特性に基づいてレプリカ出力を生成するデジタルフィルタを有し,前記レプリカ出力と理想出力との誤差信号を出力するレプリカ回路と,前記誤差信号と前記位相差信号との相関値を平滑化してチャージポンプ係数を生成し,前記複数のチャージポンプそれぞれに負帰還する係数生成回路とを有し,前記複数のチャージポンプは前記チャージポンプ係数に応じた電流値を持つチャージ電流をそれぞれ生成するPLL。請求項1において,前記位相差信号は,前記基準クロックがフィードバッククロックより位相が進み又は遅れの第1の場合に第1の値を当該位相差時間有する第1の位相差信号と,前記第1の場合と逆の第2の場合に第2の値を前記位相差時間有する第2の位相差信号とを有し,前記チャージポンプ等化器内の前記複数のチャージポンプはそれぞれ,前記第1の位相差信号に応じて正のチャージ電流を生成する第1のチャージポンプと,前記第2の位相差信号に応じて負のチャージ電流を生成する第2のチャージポンプとを有し,前記チャージポンプ等化器は,前記複数のチャージポンプの正および負のチャージ電流を加算して出力するPLL。請求項2において,前記相関値は前記誤差信号とそれに対応する時間の位相差信号との相関値であるPLL。請求項3において,前記係数生成回路は,前記誤差信号とそれに対応する時間の位相差信号とを乗算する第1および第2の乗算器と,前記第1及び第2の乗算器出力をそれぞれ平滑化する第1および第2の平滑化回路とを,前記複数のチャージポンプの第1および第2のチャージポンプそれぞれに対応して複数有し,前記複数の第1および第2の平滑化回路の出力が,重み付け係数として,前記複数の第1および第2のチャージポンプにそれぞれ負帰還されるPLL。請求項4において,さらに,前記位相差信号を遅延させ,異なる遅延時間の位相差信号を前記複数のチャージポンプにそれぞれ供給する第1の遅延回路と,前記異なる遅延時間の位相差信号をそれぞれ前記レプリカ回路の遅延時だけ遅延させて,前記複数の第1および第2の乗算器に供給する第2の遅延回路とを有するPLL。請求項4または5において,前記第1および第2の平滑化回路は,前記乗算器出力に減衰係数を乗算し,当該乗算された値を積分するPLL。請求項2において,前記レプリカ回路は,前記第1の位相差信号の第1の値と前記第2の位相差信号の第2の値とをオーバーサンプルクロックに同期して積分し前記位相差デジタル値を生成する積分器と,前記レプリカ出力と理想出力との誤差信号を生成する差分回路とを有するPLL。PLLシンセサイザをCMOS高周波LSIに搭載するためには,省電力と省面積の理由から,チャージポンプ回路の電流を小さくし,ループフィルタのR/C定数を小さくすることが必要になる。しかしながら,チャージポンプの電流を小さくすると正のチャージ電流であるプッシュ電流と負のチャージ電流であるプル電流とのアンバランスが大きくなり,ループフィルタの抵抗や容量を小さくしたことと相まって,ループフィルタにより生成される制御電圧のばらつきが大きくなり,出力クロックのジッタ位相の変動の増加を招く。また,LSIを形成するチップ上ではループフィルタや電圧発振器の特性が理想的なリニア特性からずれてノンリニアな特性になり,出力クロックのジッタの原因になる。RF送受信器に搭載されるPLLシンセサイザの出力クロックは,ダウンコンバートミキサのローカルクロックとして使用されるため,出力クロックの位相変動であるジッタの増加は許容することができない。さらに,チャージポンプ回路の電流制限によりPLLループのループ利得が低下すると,ループフィルタや電圧制御発振器の特性の変動がPLLループの特性に影響しやすくなる。チップ上に設けられたループフィルタや電圧制御発振器は,理想的なリニアな特性からずれた特性を有するため,それによるPLLループの特性への影響は無視できなくなる。そこで,本発明の目的は,ジッタの少ない出力クロックを生成するPLLシンセサイザを提供することにある。PLLの第1の側面は,基準クロックとフィードバッククロックとの位相を比較し位相差信号を出力する位相比較器と,前記位相差信号を遅延し,異なる時間遅延させた位相差信号に応じてチャージ電流を生成する複数のチャージポンプを有し,当該複数のチャージポンプが生成するチャージ電流を加算して出力するチャージポンプ等化器と,前記チャージ電流に基づいて制御電圧を生成するループフィルタと,前記制御電圧に応じた周波数を有する出力クロックを生成する電圧制御発振器と,前記出力ロックを分周して前記フィードバッククロックを生成する分周器と,前記ループフィルタと電圧制御発振器の理想特性を持ち,前記位相差信号の位相差を有する位相差デジタル値を入力して前記理想特性に基づいてレプリカ出力を生成するデジタルフィルタを有し,前記レプリカ出力と理想出力との誤差信号を出力するレプリカ回路と,前記誤差信号と前記位相差信号との相関値を平滑化してチャージポンプ係数を生成し,前記複数のチャージポンプそれぞれに負帰還する係数生成回路とを有し,前記複数のチャージポンプは前記チャージポンプ係数に応じた電流値を持つチャージ電流をそれぞれ生成する。第1の側面によれば,PLLの出力クロックのジッタを抑制することができる。図1は,本実施の形態におけるPLLの概略回路図である。図1のPLLは,基準クロックRclkと,出力クロックOutclkからフィードバックされるフィードバッククロックFclkとの位相比較を行う位相周波数比較器PFDと,位相比較結果を示す位相差信号Peに応じて正または負の電流IpushIpullを生成するチャージポンプ回路CPと,チャージポンプ回路CPの電流IpushIpullに応じて制御電圧Vcを生成するループフィルタLPFと,制御電圧Vcに応じた周波数で発振する電圧制御発振器VCOと,電圧制御発振器VCOが生成する出力クロックOutclkを1N分周する分周器DIVとを有する。チャージポンプCPは,位相差信号Peの位相差を示すパルス幅を電流値に変換する特性を有し,パルス幅×K=電流値とすると,特性Kである。また,ループフィルタLPFは,チャージポンプCPが生成する電流値から制御電圧Vcを生成する特性を有し,その特性は,S関数で表されるVclpfの特性である。そして,電圧制御発振器VCOは,制御電圧Vcにより可変制御される容量値CのLC発振周波数の出力クロックを生成し,その特性は,積分器を示す関数1/Sである。位相差信号Peは,基準クロックRclkがフィードバッククロックFclkより位相が進み又は遅れの第1の場合に第1の値を位相差時間有する第1の位相差信号と,第1の場合と逆の位相関係の第2の場合に第2の値を位相差時間有する第2の位相差信号とを有する。そして,チャージポンプ回路CPは,後述するとおり,第1の位相差信号に応じて正のチャージ電流Ipushを生成し,第2の位相差信号に応じて負のチャージ電流Ipullを生成する。ループフィルタLPFは,後述するとおり,RC回路であり,正,負のチャージ電流IpushIpullを容量に充電して制御電圧Vcを生成する。例えば,電源電圧から供給される正のチャージ電流Ipushが生成されると制御電圧Vcは上昇し,グランドに引き抜かれる負のチャージ電流Ipullが生成されると制御電圧Vcは下降する。そして,電圧制御発振器VCOは,例えば,LC発振回路を有し,制御電圧VcによってLC発振回路の容量値が増減するように制御され,発振周波数が可変制御される。以下の実施の形態では,AフィードバッククロックFckの位相が基準クロックRclkより進んでいる場合は,チャージポンプCPが正のチャージ電流Ipushを生成し,制御電圧Vcが上昇し,電圧制御発振器VCOが出力クロックOutclkの周波数を低減させてフィードバッククロックFclkの位相を遅らせ,逆に,BフィードバッククロックFckの位相が基準クロックRclkより遅れている場合は,チャージポンプCPが負のチャージ電流Ipullを生成し,制御電圧Vcが下降し,電圧制御発振器VCOが出力クロックOutclkの周波数を上昇させてフィードバッククロックFclkの位相を進めさせるものとする。ただし,上記と逆の関係であってもよい。図2は,上記のフィードバッククロックと基準クロックとの位相関係と位相比較器PFDが生成する位相差信号の一例を示す図である。図2Aは,時間T1T2でフィードバッククロックFckの位相が基準クロックRclkより進んでいる場合である。この場合は,位相差信号Peは,時間T1T2でレファレンスクロックRclkに同期して位相差期間中1の値になる第1の位相差信号になる。その結果,上記の通り,チャージポンプCPが正のチャージ電流Ipushを生成し,制御電圧Vcが上昇し,電圧制御発振器VCOが出力クロックOutclkの周波数を下降させる。この制御により,時間T3では,フィードバッククロックFclkの位相が基準クロックRclkより遅れ,位相差信号Peは,位相差期間中-1の値になる第2の位相差信号になる。一方,図2Bは,時間T4T5でフィードバッククロックFckの位相が基準クロックRclkより遅れている場合である。この場合は,位相差信号Peは,時間T4T5でレファレンスクロックに同期して位相差期間中-1の値になる第2の位相差信号になる。その結果,上記の通り,チャージポンプCPが負のチャージ電流Ipullを生成し,制御電圧Vcが降下し,電圧制御発振器VCOが出力クロックOutclkの周波数を上昇させる。この制御により,時間T6では,フィードバッククロックFclkの位相が基準クロックRclkより進んで,位相差信号Peは,位相差期間中1の値になる第1の位相差信号になる。図3は,チャージポンプ回路CPとループフィルタLPFの一例の回路図である。チャージポンプ回路CPは,電源VDD側に接続された第1の電流源I1と,PMOSトランジスタP1と,NMOSトランジスタN2と,グランドGNDに接続された第2の電流源I2とを有する。PMOSトランジスタP1は,位相比較器PFDが生成する第1の位相差信号1に応答して導通し,第1の電流源I1の電流を正のチャージ電流Ipushとして出力する。一方,NMOSトランジスタN2は,位相比較器PFDが生成する第2の位相差信号-1に応答して導通し,第2の電流源I2の電流を負のチャージ電流Ipullとして出力する。PMOSトランジスタP1,NMOSトランジスタN2が上記の動作をするように,第1の位相差信号1は,図示しない論理回路を介してPMOSトランジスタP1を導通させるLレベル信号としてそのゲートに与えられ,第2の位相差信号-1も,論理回路を介してNMOSトランジスタN2を導通させるHレベル信号としてそのゲートに与えられる。図3に示されたループフィルタLPFは,3次のCR回路であり,抵抗R1と容量C1を有する1次のCR回路,容量C2を有する2次のCR回路,抵抗R2と容量C3を有する3次のCR回路とを有する。ループフィルタLPFは,チャージポンプ回路CPが生成する正のチャージ電流Ipushと負のチャージ電流Ipullとを容量C1C2C3に充電するCR回路である。つまり,正のチャージ電流Ipushが長い時間発生すると,ループフィルタLPFの出力である制御電圧Vcの電圧が上昇し,逆に,負のチャージ電流Ipullが長い時間発生すると,制御電圧Vcの電圧は下降する。従来のPLLは,LSIのチップ上に搭載された場合,チャージ電流を小さくしループフィルタLPFや電圧制御発振器VCOのRLC素子を小さくすることが望まれる。チャージ電流を小さくしたことで,チャージポンプCP内の正のチャージ電流と負のチャージ電流とのアンバランスが大きくなる。このようなチャージ電流のアンバランスは,ループフィルタLPFの抵抗や容量を小さくしたことと相まって,ループフィルタLPFにより生成される制御電圧Vcのばらつきが大きくなり,出力クロックOutclkのジッタを増加させる。また,LSIのチップ上ではループフィルタや電圧発振器の特性が理想的なリニア特性からずれてノンリニアになり,出力クロックOutclkのジッタの原因になる。そこで本実施の形態のPLLは,チャージポンプCPを等化器で構成し,その等化器の特性を重み付け係数AAxで制御する。この重み付け係数AAxにより,チャージポンプ等化器CPの特性が制御され,チャージポンプCPのチャージ電流のアンバランスとループフィルタLPF及び発振器VCOのノンリニアな特性とがキャンセルされる。言い換えれば,等化器で構成されるチャージポンプCPに,PLLループ内のチャージポンプとループフィルタLPFと電圧制御発振器VCOの理想特性からのずれをキャンセルする逆特性を持たせて,出力クロックOutclkのジッタを抑制する。具体的には,後述するとおり,重み付け係数AAxによりチャージポンプの等化器の周波数特性を制御する。図1に示すとおり,本実施の形態のPLLは,ループフィルタと電圧制御発振器の理想特性を持ち,位相差信号Peの位相差を有する位相差デジタル値を入力して理想特性に基づいてレプリカ出力を生成するデジタルフィルタを有し,レプリカ出力と理想出力との誤差信号Doutを出力するレプリカ回路10と,誤差信号Doutから重み付け係数AAxを生成する係数生成回路20とを有する。図4は,本実施の形態におけるPLLの詳細構成図である。また,図5は,本実施の形態におけるPLLの係数生成回路20の一部20-2を示す回路図である。図4内の係数生成回路20-1と図5の回路20-2とにより,係数生成回路が構成される。本実施の形態におけるPLLは,まず,チャージポンプCPは,正のチャージ電流をそれぞれ生成する3つの第1のチャージポンプCP1CP2CP3と,負のチャージ電流をそれぞれ生成する3つの第2のチャージポンプCP1xCP2xCP3xとを有する。さらに,チャージポンプCPは,遅延回路を構成するシフトレジスタSR1~SR6を有し,その遅延回路によって,位相差信号PeをオーバーサンプリングクロックFovsでサンプリングした1または-1の信号を遅延する。このシフトレジスタSR1~SR6は,位相差信号Peのサンプリング信号1-1を図示しないシステムクロックに同期して遅延させ,3組の第1,第2のチャージポンプCP1CP1x~CP3CP3xに異なる遅延タイミングで供給する。第1のチャージポンプCP1CP2CP3は,図3に示した電源電圧VDDに接続された第1の電流源I1とPMOSトランジスタP1とで構成される。同様に,第2のチャージポンプCP1xCP2xCP3xは,図3に示したグランドに接続された第2の電流源I2とNMOSトランジスタN1とで構成される。従って,第1のチャージポンプCP1CP2CP3内のPMOSトランジスタP1は,遅延して供給される位相差信号Peが1の場合に導通して第1の電流源I1のプッシュ電流を出力する。同様に,第2のチャージポンプCP1xCP2xCP3x内のNMOSトランジスタN2は,遅延して供給される位相差信号Peが-1の場合に導通して第2の電流源I2のプル電流を出力する。さらに,第1のチャージポンプCP1CP2CP3は,図4の20-1と図5の20-2に示す係数生成回路20からの重み付け係数A1A2A3に応じてそれぞれの電流値が重み付けされる。つまり,第1のチャージポンプCP1CP2CP3内の第1の電流源I1は,それぞれ,重み付け係数A1A2A3に応じてその電流値が可変制御される。同様に,第2のチャージポンプCP1xCP2xCP3xも,係数生成回路20からの重み付け係数A1xA2xA3xに応じてそれぞれの電流値が重み付けされ第2の電流源I2の電流値がそれぞれ,重み付け係数A1xA2xA3xに応じて可変制御される。そして,第1のチャージポンプCP1CP2CP3が生成する正のチャージ電流であるプッシュ電流と,第2のチャージポンプCP1xCP2xCPx3が生成する負のチャージ電流であるプル電流とが,配線結合により加算され,ループフィルタLPFに供給される。上記の構成のチャージポンプCPは,等化器を構成するトランスバーサル型FIRフィルタと見なすことできる。トランスバーサル型FIRフィルタは,入力信号を遅延させ,複数の乗算器で異なる時間遅延した入力信号をそれぞれのタップ係数と乗算し,各乗算値を加算する。つまり,遅延回路であるシフトレジスタは,FIRフィルタの遅延タップの出力となる遅延信号を生成するとみなすことができる。さらに,重み付け係数AAxにより制御される電流値は,FIRフィルタの乗算器のタップ係数と見なすことができる。そして,各チャージポンプCP1CP2CP3の電流を加算することがFIRフィルタの加算器と見なすことができる。従って,重み付け係数によりチャージポンプ等化器の特性を所望の特性に制御することができる。ループフィルタLPFは,加算されたチャージ電流を図3に示したようなCR回路で積分し,制御電圧Vcを生成し,電圧制御発振器VCOはその制御電圧Vcに基づいて発振周波数を制御して出力クロックOutclkを生成する。本実施の形態におけるPLLは,レプリカ回路10を有する。レプリカ回路10は,パルスバースト信号生成部PEM及び加算器ADDとレジスタREG1とを有する積分器を有し,これらの回路により,位相差信号Peをその位相差をデジタル化したデジタル位相差信号Dpeに変換する。図6は,パルスバースト信号生成部PEMと積分器ADD1REG1の動作を示す図である。図6のレファレンスクロックRclkとフィードバッククロックFclkと位相差信号Peの関係は,図2Aと同じである。パルスバースト信号生成部PEMは,位相差信号Peの値10-1と,オーバーサンプリングクロックFovsとの論理積によりパルスバースト信号Pemを生成する。すなわち,時間T1T2では,位相差信号Peの1のパルスが,そのパルス幅の間の1のパルス列からなるパルスバースト信号Pemに変換される。逆に,時間T2では,位相差信号Peの-1のパルスが,そのパルス幅の間の-1のパルス列からなるパルスバースト信号Pemに変換される。そして,加算器ADD1とレジスタREG1を有する積分器は,レジスタREG1が加算結果を1クロック遅延させ,加算器ADD1が次のバーストパルスPemと加算することにより,パルスバースト信号Pemを積算する。その結果,デジタル位相差信号Dpeは,位相差信号Peのパルス幅をデジタル値で示す信号となる。言い換えれば,位相差をパルス幅で示すPWM信号が,位相差を振幅値で示すPAM信号に変換されたと見なすことができる。一方,PLLループ内のチャージポンプCPは,位相差信号Peのパルス幅をチャージ電流に変換する変換特性Kを有する。したがって,上記のデジタル位相差信号Dpeは,このチャージポンプCPが生成してループフィルタLPFに入力するチャージ電流に対応する。レプリカ回路10は,理想的なループフィルタLPFの伝達特性lpfと,電圧制御発振器VCOの伝達特性1Sとを有するデジタルフィルタ12を有する。つまり,デジタルフィルタ12は,PLLループ内のループフィルタLPFと電圧制御発振器VCOの理想的な,例えばリニアな,伝達特性を有する。ここで,伝達特性lpfはS関数と呼ばれるものであり,デジタルフィルタ12ではZ関数lpkに置き換えられる。また,伝達関数1Sは積分器の関数であり,これもデジタルフィルタ12ではZ関数1Zで置き換えられる。このデジタルフィルタ12は,例えばタップ係数に応じて伝達特性を任意の特性に制御できるトランスバーサル型FIRフィルタで構成される。デジタルフィルタ12は,デジタル位相差信号Dpeを入力して,理想的な伝達特性により,出力クロックOutclkの周波数または制御電圧Vcに対応したデジタルのレプリカ出力Routを生成する。レプリカ出力Routは,例えば,8ビットまたは10ビットの適切な分解能を有する。レプリカ回路10は,さらに差分回路DEFを有し,差分回路DEFは,デジタルレプリカ出力Routと,レファレンスクロックRclkに基づく周波数または制御電圧に対応した基準値REFとの差分値誤差Doutを出力する。この基準値REFは,したがって,理想値である。このデジタルの差分値Doutは,レジスタREG2にラッチされる。以上のとおり,レプリカ回路10は,PLLループで生成された出力クロックOutclkのジッタ位相のゆらぎを有する位相差信号Peのパルス幅位相差をあらわすデジタル値Dpeから,LPFとVCOの理想的な伝達特性を有するデジタルフィルタ12により,PLLループ内の出力クロックOutclkの周波数または制御電圧Vcに対応したデジタルのレプリカ出力Routを生成する。つまり,レプリカ出力Routは,PLLループ内でモニタが困難な出力クロックOutclkの周波数または制御電圧Vcを再現したものである。係数生成回路20-1,20-2は,このレプリカ出力Routの基準値REFとの差分値誤差Doutに基づいて,チャージポンプ等化器CPの重み係数A1A1xA2A2xA3A3xを生成する。係数生成回路20-1は,誤差Doutと,誤差Doutが生成されるタイミングまで遅延させた位相差信号Peとの相関値を求める乗算器M1M1xM2M2xM3M3xを有する。位相差信号Peに与える遅延は,遅延回路を構成するシフトレジスタSR3~SR16により生成される。すなわち,レプリカ回路10の入力から出力までの遅延時間D1は,チャージポンプCP1CP1xに位相差信号Peを供給するシフトレジスタSR2の出力から乗算器M1M1xに位相差信号Peを供給するシフトレジスタSR12の出力までの遅延時間D1と等しい。他のチャージポンプCP2CP2x,CP3CP3xと乗算器M2M2xM3M3xについても,それぞれに位相差信号Peを供給するシフトレジスタSR4,SR6の出力からシフトレジスタSR14SR15の出力までの遅延時間もD1である。これらの乗算器が求める相関値は,レプリカ回路10が出力する誤差Doutのうち,その誤差を発生させた位相差信号Peとの相関が強い誤差Doutである。そして,係数生成回路20は,乗算器が求めた相関値AM1AM1xAM2AM2xAM3AM3xを,所定の減衰率で積分して,各チャージポンプCP1CP1xCP2CP2xCP3CP3xに与える重み付け係数A1A1xA2A2xA3A3xを生成する。図5は,係数生成回路20を構成する回路20-1と20-2の回路図である。図5中の回路20-1とチャージポンプ等化器CPは,図4と同じである。回路20-2は,係数生成回路20-1の乗算器M1~M3xの出力とチャージポンプCP1~CP3xとの間にそれぞれ設けられる。回路20-2は,乗算器M1~M3xが求めた相関値AM1~AM3xをラッチするレジスタREG3と,それに減衰係数μを乗算する乗算器M10と,加算器ADD10と,加算結果を1クロック遅延させるレジスタREG4とを有する。この回路20-2により,係数生成回路20-1の乗算器M1~M3xが求めた相関値AM1~AM3xが,それぞれ,乗算器M10にて減衰係数μで減衰され,加算器ADD10とレジスタREG4とを有する積分器で積分され,重み付け係数A1~A3xが生成される。したがって,重み付け係数A1~A3xは,回路20-2により相関値AM1~AM3xの高周波がカットされて平滑化した値に対応する。係数生成回路20が求めた重み付け係数A1~A3xが,各チャージポンプCP1~CP3xに負帰還され,それらの重み付け係数に応じてチャージポンプのチャージ電流が可変制御される。重み付け係数が負帰還されるので,誤差Doutがゼロになるように,チャージポンプ等化器CPが加算電流Icpを生成する。例えば,チャージポンプ等化器での重み付け係数による電流値の可変制御は,重み付け係数が大きいほど制御電圧Vcまたは出力クロックOutclkのジッタが少なくなるような電流値になるように行われる。その結果,PLLループにより生成される出力クロックOutclkは,レファレンスクロックRclkに位相同期した理想的な周波数と位相を有する出力クロックに収束する。つまり,チャージポンプCPのチャージ電流のアンバランスと,ループフィルタLPF及び電圧制御発振器VCOのノンリニアな伝達特性とが,チャージポンプ等化器CPの伝達特性により修正され,チャージポンプのチャージ電流がバランスしリニアな伝達特性のループフィルタLPFや発振器VCOを有するPLLループが生成すべき周波数と位相を有する出力クロックOutclkを生成することができる。図7は,デジタルフィルタの回路例を示す図である。デジタルフィルタ12は,図7に示したトランスバーサルFIRフィルタにより実現できる。このFIRフィルタは,入力されるデジタルの誤差信号DpeをクロックCLKで遅延させる3つのフリップフロップFF1FF2FF3と,それぞれ遅延した誤差信号Dpeにタップ係数B1B2B3をそれぞれ乗算する乗算器M21M22M23と,乗算器の出力を加算する加算器ADD20と,加算器ADD20の加算出力をクロックCLKに同期してラッチするフリップフロップFF4とを有する。レプリカ出力Routは,フリップフロップFF4から出力される。上記の3つの遅延フリップフロップと3つの乗算器は一例であり,実際にはもっと多くのフリップフロップと乗算器が設けられる。そして,タップ係数B1B2B3を適宜設定することで,デジタルフィルタ12の伝達特性を任意の特性に設定することができる。図4で説明したとおり,このデジタルフィルタ12は,理想的なループフィルタLPFの伝達特性lpfと,電圧制御発振器VCOの伝達特性1Zとを有する。以上の通り,本実施の形態におけるPLLでは,チャージポンプCPを等化器構成にし,レプリカ回路10で位相差信号Peに対応する出力クロックの周波数データを生成し,その周波数データと理想の周波数データとの差分誤差がゼロになるように,チャージポンプ等化器の伝達特性が制御される。したがって,PLLをLSIのチップに搭載しても,ジッタが少ない高速クロックOutclkを生成することができる。本実施の形態におけるPLLは,PLLループ内のチャージポンプ,ループフィルタ,電圧制御発振器などのアナログ回路が有する製造ばらつきに起因するアンバランスや,ノンリニアな伝達特性に起因して,出力クロックに発生するジッタを,製造ばらつきの影響を受けにくいデジタルのレプリカ回路と係数生成回路と,その係数でジッタを抑制するように伝達特性が制御されるチャージポンプ等化器とにより抑制することができる。以上の実施の形態をまとめると,次の付記のとおりである。付記1基準クロックとフィードバッククロックとの位相を比較し位相差信号を出力する位相比較器と,前記位相差信号を遅延し,異なる時間遅延させた位相差信号に応じてチャージ電流を生成する複数のチャージポンプを有し,当該複数のチャージポンプが生成するチャージ電流を加算して出力するチャージポンプ等化器と,前記チャージ電流に基づいて制御電圧を生成するループフィルタと,前記制御電圧に応じた周波数を有する出力クロックを生成する電圧制御発振器と,前記出力ロックを分周して前記フィードバッククロックを生成する分周器と,前記ループフィルタと電圧制御発振器の理想特性を持ち,前記位相差信号の位相差を有する位相差デジタル値を入力して前記理想特性に基づいてレプリカ出力を生成するデジタルフィルタを有し,前記レプリカ出力と理想出力との誤差信号を出力するレプリカ回路と,前記誤差信号と前記位相差信号との相関値を平滑化してチャージポンプ係数を生成し,前記複数のチャージポンプそれぞれに負帰還する係数生成回路とを有し,前記複数のチャージポンプは前記チャージポンプ係数に応じた電流値を持つチャージ電流をそれぞれ生成するPLL。付記2付記1において,前記位相差信号は,前記基準クロックがフィードバッククロックより位相が進み又は遅れの第1の場合に第1の値を当該位相差時間有する第1の位相差信号と,前記第1の場合と逆の第2の場合に第2の値を前記位相差時間有する第2の位相差信号とを有し,前記チャージポンプ等化器内の前記複数のチャージポンプはそれぞれ,前記第1の位相差信号に応じて正のチャージ電流を生成する第1のチャージポンプと,前記第2の位相差信号に応じて負のチャージ電流を生成する第2のチャージポンプとを有し,前記チャージポンプ等化器は,前記複数のチャージポンプの正および負のチャージ電流を加算して出力するPLL。付記3付記2において,前記相関値は前記誤差信号とそれに対応する時間の位相差信号との相関値であるPLL。付記4付記3において,前記係数生成回路は,前記誤差信号とそれに対応する時間の位相差信号とを乗算する第1および第2の乗算器と,前記第1及び第2の乗算器出力をそれぞれ平滑化する第1および第2の平滑化回路とを,前記複数のチャージポンプの第1および第2のチャージポンプそれぞれに対応して複数有し,前記複数の第1および第2の平滑化回路の出力が,重み付け係数として,前記複数の第1および第2のチャージポンプにそれぞれ負帰還されるPLL。付記5付記4において,さらに,前記位相差信号を遅延させ,異なる遅延時間の位相差信号を前記複数のチャージポンプにそれぞれ供給する第1の遅延回路と,前記異なる遅延時間の位相差信号をそれぞれ前記レプリカ回路の遅延時だけ遅延させて,前記複数の第1および第2の乗算器に供給する第2の遅延回路とを有するPLL。付記6付記4または5において,前記第1および第2の平滑化回路は,前記乗算器出力に減衰係数を乗算し,当該乗算された値を積分するPLL。付記7付記2において,前記レプリカ回路は,前記第1の位相差信号の第1の値と前記第2の位相差信号の第2の値とをオーバーサンプルクロックに同期して積分し前記位相差デジタル値を生成する積分器と,前記レプリカ出力と理想出力との誤差信号を生成する差分回路とを有するPLL。付記8付記1~7のいずれかにおいて,前記デジタルフィルタは,入力信号を異なる時間遅延させた複数の遅延入力信号と,タップ係数とをそれぞれ乗算する複数の乗算器と,前記複数の乗算器の出力を加算する加算器とを有するFIRフィルタで構成されるPLL。付記9付記2において,前記第1のチャージポンプは,電源電圧に接続され前記正のチャージ電流を生成するPMOSトランジスタを有し,前記第2のチャージポンプは,グランドに接続され前記負のチャージ電流を生成するNMOSトランジスタを有し,前記複数のチャージポンプでは,それぞれ,前記PMOSトランジスタとNMOSトランジスタとが接続され,前記正および負のチャージ電流が加算されるPLL。付記10付記2において,前記ループフィルタは,前記加算されたチャージ電流を積分するCRフィルタを有するPLL。付記11付記2において,前記電圧制御発振器は,LC発振器を有し,前記制御電圧に応じて前記LC発振器の容量値が可変制御されるPLL。"