"第1キャパシタと接続される第1端子と第1ビットラインに接続される第2端子を具備し、第1ワードラインによって制御される第1スイッチング素子と、前記第1スイッチング素子と接続される第1端子と第1プレート電圧を受ける第2端子を具備し、情報を保存する第1キャパシタを含むメモリセルと、第1基準キャパシタと接続される第1端子と第2ビットラインに接続される第2端子を具備し、第1基準ワードラインによって制御される第1基準スイッチング素子と、前記第1基準スイッチング素子と接続される第1端子と前記第1プレート電圧とは異なる第1基準プレート電圧を受ける第2端子を具備する第1基準キャパシタを含む第1基準メモリセルと、を含む半導体メモリ装置。前記第1ビットラインと前記第2ビットラインは、電源電圧または接地電圧レベルにプリチャージされることを特徴とする請求項1に記載の半導体メモリ装置。前記第1ビットラインと前記第2ビットラインは互いに相補的に動作することを特徴とする請求項2に記載の半導体メモリ装置。前記半導体メモリ装置は、前記第1メモリセルが活性化すれば前記第1プレート電圧のレベルは固定されたレベルを維持し、前記第1基準プレート電圧のレベルは変動するように構成されることを特徴とする請求項3に記載の半導体メモリ装置。前記第1メモリセルが非活性化されれば、前記第1プレート電圧は、前記電源電圧と前記接地電圧との間のレベルを有し、前記第1基準プレート電圧は、前記電源電圧レベルまたは前記接地電圧レベルを維持することを特徴とする請求項3に記載の半導体メモリ装置。前記第1メモリセルが活性化されれば、前記第1プレート電圧はプリチャージ電圧レベルを維持し、前記第1基準プレート電圧は変動して前記プリチャージ電圧と異なるレベルを有することを特徴とする請求項3に記載の半導体メモリ装置。第2基準ワードラインによって制御される第2基準スイッチング素子と前記第2基準スイッチング素子の第1端子と接続される第1端子を有する第2基準キャパシタをさらに具備し、前記第2基準スイッチング素子の第2端子は第3ビットラインに接続し、前記第2基準キャパシタの第2端子は、前記第1基準プレート電圧を受信することを特徴とする請求項1に記載の半導体メモリ装置。前記第2ビットライン及び前記第3ビットラインは制御信号に応答して互いに接続されることを特徴とする請求項7に記載の半導体メモリ装置。前記制御信号に応答して前記第2ビットライン及び前記第3ビットラインを接続する平均化回路をさらに含むことを特徴とする請求項8に記載の半導体メモリ装置。前記第1基準ワードライン及び前記第2基準ワードラインが互いに接続されることを特徴とする請求項7に記載の半導体メモリ装置。第1キャパシタと接続される第1端子と第1ビットラインに接続される第2端子を具備し、第1ワードラインによって制御される第1スイッチング素子と、前記第1スイッチング素子と接続される第1端子と第1プレート電圧を受ける第2端子を具備し、情報を保存する第1キャパシタを含むメモリセルと、第1基準キャパシタと接続される第1端子と第2ビットラインに接続される第2端子を具備し、第1基準ワードラインによって制御される第1基準スイッチング素子と、前記第1基準スイッチング素子と接続される第1端子と前記第1プレート電圧とは異なる第1基準プレート電圧を受ける第2端子を具備する第1基準キャパシタを含む第1基準メモリセルと、第2キャパシタと接続される第1端子と第2ビットラインに接続される第2端子を具備し、第2ワードラインによって制御される第2スイッチング素子と、前記第2スイッチング素子と接続される第1端子と第1プレート電圧を受ける第2端子を有し、情報を保存する第2キャパシタを具備する第2メモリセルと、第2基準キャパシタと接続される第1端子と第2ビットラインに接続される第2端子を具備し、第2基準ワードラインによって制御される第2基準スイッチング素子と、前記第2基準スイッチング素子と接続される第1端子と前記第1プレート電圧とは異なる第2基準プレート電圧を受ける第2端子を有する第2基準キャパシタを含む第2基準メモリセルと、を含むことを特徴とする半導体メモリ装置。前記第1ビットラインと前記第2ビットラインは、電源電圧または接地電圧レベルにプリチャージされることを特徴とする請求項11に記載の半導体メモリ装置。前記半導体メモリ装置は、前記第1ビットラインと前記第2ビットラインは互いに相補的に動作し、前記第1ワードラインのレベルと前記第2基準プレート電圧のレベルが同時に変化し、前記第2ワードラインのレベルと前記第1基準プレート電圧のレベルが同時に変化するように構成されることを特徴とする請求項12に記載の半導体メモリ装置。前記半導体メモリ装置は、前記第1メモリセルまたは前記第2メモリセルが活性化されれば、前記第1プレート電圧のレベルは、固定されたレベルを維持し、前記第1基準プレート電圧または前記第2基準プレート電圧のレベルは、各々変化するように構成されることを特徴とする請求項13に記載の半導体メモリ装置。前記半導体メモリ装置は、前記第1メモリセルまたは前記第2メモリセルが活性化すれば、前記第1プレート電圧は、前記電源電圧と前記接地電圧との間のレベルを有し、前記第1基準プレート電圧または前記第2基準プレート電圧のレベルは、各々変化するように構成されることを特徴とする請求項13に記載の半導体メモリ装置。前記半導体メモリ装置は、前記第1メモリセルまたは前記第2メモリセルが活性化されれば、前記第1プレート電圧は前記電源電圧と前記接地電圧との間のレベルを有し、前記第1基準プレート電圧は前記電源電圧または前記接地電圧レベルを有するように構成されることを特徴とする請求項13に記載の半導体メモリ装置。前記半導体メモリ装置は、第3基準ワードラインによって制御される第3基準スイッチング素子と前記第3基準スイッチング素子の第1端子と接続される第1端子を有する第3基準キャパシタを含む第3基準メモリセルをさらに含み、前記第3基準スイッチング素子の第2端子は第3ビットラインに接続され、前記第3基準キャパシタの第2端子は前記第1基準プレート電圧を受信することを特徴とする請求項11に記載の半導体メモリ装置。前記第1ビットラインと前記第3ビットラインは、第1制御信号に応答して互いに接続されることを特徴とする請求項17に記載の半導体メモリ装置。前記半導体メモリ装置は、前記第1制御信号に応答して前記第1ビットラインと前記第3ビットラインを接続する第1平均化回路をさらに含むことを特徴とする請求項18に記載の半導体メモリ装置。前記第1基準ワードラインと前記第3基準ワードラインは互いに接続されることを特徴とする請求項17に記載の半導体メモリ装置。第4基準ワードラインによって制御される第4基準スイッチング素子と前記第4基準スイッチング素子の第1端子に接続される第1端子を有する第4基準キャパシタをさらに含み、前記第4基準キャパシタの第2端子は第4ビットラインに接続されて、前記第4基準スイッチング素子は第2端子を具備することを特徴とする請求項11に記載の半導体メモリ装置。前記第2ビットラインと前記第4ビットラインは、第2制御信号に応答して互いに接続されることを特徴とする請求項21に記載の半導体メモリ装置。前記第2制御信号に応答して前記第2ビットライン及び前記第4ビットラインを接続する第2平均化回路をさらに含むことを特徴とする請求項22に記載の半導体メモリ装置。前記第2基準ワードラインと前記第4基準ワードラインは互いに接続されることを特徴とする請求項21に記載の半導体メモリ装置。本発明は、上述の問題点を解決するためになされたものであって、本発明の目的は、データ感知マージンを高めることのできる半導体メモリ装置を提供することにある。本発明の実施形態に係る半導体メモリ装置は、第1ワードラインによって制御される第1スイッチング素子と第1スイッチング素子の第1端子と接続する第1端子を具備し、情報を保存する第1キャパシタを含むメモリセル、及び第2ワードラインによって制御される第1基準スイッチング素子と第1基準スイッチング素子の第1端子と接続する第1端子を具備する第1基準キャパシタを含む第1基準メモリセルとを含む。第1ビットラインと第2ビットラインは、電源電圧または接地電圧レベルにプリチャージすることができる。本発明の実施形態に係る半導体メモリ装置は、第1ビットラインと第2ビットラインが互いに相補的に動作し、第1メモリセルが活性化すれば前記第1プレート電圧のレベルは固定されたレベルを維持し、第1基準プレート電圧のレベルは変動するように構成することができる。そして、第1メモリセルが非活性化されれば、第1プレート電圧は、電源電圧と接地電圧との間のレベルを有し、第1基準プレート電圧は電源電圧レベルまたは接地電圧レベルを維持することができ、第1メモリセルが活性化されれば、第1プレート電圧はプリチャージ電圧レベルを維持し、第1基準プレート電圧は変動してプリチャージ電圧と異なるレベルを有するようにすることができる。本発明の実施形態に係る半導体メモリ装置は、第3ワードラインによって制御される第2基準スイッチング素子と第2基準スイッチング素子の第1端子と接続される第1端子を有する第2基準キャパシタをさらに具備し、第2基準スイッチング素子の第2端子は、第3ビットラインに接続し、第2基準キャパシタの第2端子は、第1基準プレート電圧を受信することができ、第2ビットライン及び第3ビットラインは制御信号に応答して互いに接続することができる。本発明の実施形態に係る半導体メモリ装置は、制御信号に応答して第2ビットライン及び第3ビットラインを接続する平均化回路をさらに含むことができ、第1基準ワードライン及び第2基準ワードラインが互いに接続することができる。本発明の実施形態に係る半導体メモリ装置は、第1ワードラインによって制御される第1スイッチング素子と第1スイッチング素子の第1端子と接続される第1端子を具備し、情報を保存する第1キャパシタを含むメモリセル、第1基準ワードラインによって制御される第1基準スイッチング素子と前記第1基準スイッチング素子の第1端子と接続される第1端子を具備する第1基準キャパシタを含む第1基準メモリセルと、第2ワードラインによって制御される第2スイッチング素子と第2スイッチング素子の第1端子と接続される第1端子を有し、情報を保存する第2キャパシタを具備する第2メモリセルと、第2基準ワードラインによって制御される第2基準スイッチング素子と第2基準スイッチング素子の第1端子と接続される第1端子を有する第2基準スイッチング素子を含む第2基準メモリセルとを含むことができる。本発明の実施形態に係る半導体メモリ装置は、第1ビットラインと第2ビットラインは、電源電圧または接地電圧レベルにプリチャージされ、第1ビットラインと第2ビットラインは互いに相補的に動作し、第1ワードラインのレベルと第2基準プレート電圧のレベルが同時に変化し、第2ワードラインのレベルと第1基準プレート電圧のレベルが同時に変化するように構成することができる。本発明の実施形態に係る半導体メモリ装置は、第1メモリセルまたは第2メモリセルが活性化されれば、第1プレート電圧のレベルは、固定されたレベルを維持し、第1基準プレート電圧または第2基準プレート電圧のレベルは、各々変化するように構成することができ、第1メモリセルまたは第2メモリセルが活性化すれば、第1プレート電圧は、電源電圧と接地電圧との間のレベルを有し、第1基準プレート電圧または第2基準プレート電圧のレベルは、各々変化するように構成することができる。本発明の実施形態に係る半導体メモリ装置は、第1メモリセルまたは第2メモリセルが活性化されれば、第1プレート電圧は電源電圧と接地電圧との間のレベルを有し、第1基準プレート電圧は電源電圧または接地電圧レベルを有するように構成することができる。本発明の実施形態に係る半導体メモリ装置は、第3基準ワードラインによって制御される第3基準スイッチング素子と第3基準スイッチング素子の第1端子と接続される第1端子を有する第3基準キャパシタを含む第3基準メモリセルをさらに含み、第3基準スイッチング素子の第2端子は第3ビットラインに接続され、第3基準キャパシタの第2端子は第1基準プレート電圧を受信することができ、第1ビットラインと第3ビットラインは、第1制御信号に応答して互いに接続することができ、第1制御信号に応答して第1ビットラインと第3ビットラインを接続する第1平均化回路をさらに含むことができ、第1基準ワードラインと第3基準ワードラインは互いに接続することができる。本発明の実施形態に係る半導体メモリ装置は、第4基準ワードラインによって制御される第4基準スイッチング素子と第4基準スイッチング素子の第1端子に接続される第1端子を有する第4基準キャパシタをさらに含み、第4基準キャパシタの第2端子は第4ビットラインに接続されて、第4基準スイッチング素子は第2端子を具備することができ、第2ビットラインと前記第4ビットラインは、第2制御信号に応答して接続することができ、半導体メモリ装置は前記第2制御信号に応答して前記第2ビットライン及び前記第4ビットラインを接続する第2平均化回路をさらに含むことができ、第2基準ワードラインと第4基準ワードラインは互いに接続することができる。上述のように、本発明に係る半導体メモリ装置によれば、ハードウェア追加を最小化しながらデータセンシングマージンを高めることができ、半導体メモリ装置の動作に対する信頼性を高めることができる。上述の説明及び下記の詳細な説明は、ともに例示的であり、本発明の付加的説明がなされたものと見なすべきものである。また、以下の詳細な説明で用いられる参照符号は、その例が添付した図面に表示されており、同一参照番号が同一または類似する部分を参照するために用いられている。以下の詳細な説明は、本発明の範囲、技術的思想、そして目的から逸脱せずに、本発明の観点及びその応用に基づいて修正または変更することができる。以下、本発明に係る好ましい実施形態について、添付された図面を参照して詳細に説明する。本発明の実施形態においては、ビットラインをVddまたはVSSでフリチャージすることによって‘1V’以下の電源電圧レベルにおいてもデータ感知マージンを十分に確保できるようにしている。このため、すべてのビットラインにメインセルと同じ構造、例えば、1T-1C1つのトランジスタと1つのキャパシタ構造セルを有する基準セルが接続するようにし、基準セルのプレート電圧をメインセルのプレート電圧と別途で制御している。そして、電荷共有と容量性カップリングCapacitivecouplingを通じてデータを感知している。図1は、本発明で適用した概念を説明するための概略的な図面である。DRAMのセルにデータを使う動作CellWriteにおける電荷サンプリングChargesamplingを行った後、セルキャパシタとビットラインキャパシタとの間で行われる電荷共有動作は、カップリング入力電圧を予め出力端子にサンプリングさせておく、一種のユニポーラーカップリングUni-polarcouplingである。本発明においては、このような容量性カップリング概念を基準電圧生成のために導入している。図1を参照して電荷サンプリングと電荷共有時の電圧変化をみてみる。先ず、セルに保存しなければならないデータに該当する電圧‘V1’を、書き込み動作によってセルキャパシタCSにサンプリングする。続いて、ビットラインキャパシタCBを‘V2=VBL’になるようにプリチャージ後、セルキャパシタの電圧’V1’とビットラインキャパシタの電圧‘V2’について電荷共有を通じてビットラインの電圧が‘V2ΔV’になるようにする。続いて、容量性カップリングCapacitivecouplingについて見れば、セルに保存しなければならないデータに該当する電圧‘V2’を予めセルキャパシタCSにサンプリングする。続いて、プレート電圧VPを‘V2’から‘V1’に変化させる時、現れる容量性カップリングを通じてビットラインBLが‘V2ΔV’になるようにする。上述の通り、本発明ではメインセルと基準セルのプレート電圧を分離して、基準セルのプレート電圧を外部電圧として固定させずに制御できるようにすることによって、基準セルのプレート電圧は電荷共有に伴って変わる電圧の変化に追従することができる。上述の説明においては、メインセル及び基準セルと称したが、メインセルはメモリセル、基準セルはまた基準メモリセルと称することもできる。図2は、本発明の実施形態に係る半導体メモリ装置のデータ感知過程を概略的に示した図面である。図2を参照すれば、ワードラインWLとビットラインBLが交差する地点にメインセル20が配置され、基準ワードラインWLrefとビットラインバーBLBが交差する地点に基準セル21または、基準メモリセルが配置される。ビットライン感知増幅器BLSA22は、ビットラインBLとビットラインバーBLBとの間に接続され、ビットラインBLとビットラインバーBLBの一対を通じて伝達されるデータの‘0’と‘1’を感知してこれを増幅する。ここではビットラインBLに接続された1つのメインセル20とビットラインバーBLBに接続された基準セル21をその例としたが、ビットラインBLに接続された少なくとも1つの基準セル及び追加のメインセルがさらに含まれることができ、ビットラインバーBLBに接続された少なくとも1つのメインセルと追加の基準セルをさらに含むことができる。メインセル20は、ワードラインWLによってゲートが制御されてドレーンがビットラインBLに接続されたスイッチングトランジスタT1または、スイッチ、スイッチング素子と、スイッチングトランジスタT1のソースと、メインプレート電圧VPとの間に接続されたメインキャパシタC1を含む。基準セル21は、基準ワードラインWLrefによってゲートが制御され、ドレーンがビットラインバーBLBに接続されたスイッチングトランジスタT2または、基準スイッチング素子と、スイッチングトランジスタT2のソースと基準プレート電圧VPrefとの間に接続された基準キャパシタC2を含む。その操作中においては、第1段階PHASE0では、ビットラインBLとビットラインバーBLBが、電源電圧レベルVddにプリチャージされ、第2段階PHASE1では、ビットラインBLでは電荷共有が起き、ビットラインバーBLBでは容量性カップリングが起きて、第3段階PHASE2ではデータが感知される。具体的には、選択されたワードラインWLが活性化されれば、メインセル20データが‘0’である場合、メインキャパシタC1に保存された電圧の0VとビットラインキャパシタCBにプリチャージされたVddとの間にΔ1の電荷共有が発生する。一方、メインセル20のデータが‘1’である場合、メインキャパシタC1に保存されたデータに対応するVddとビットラインキャパシタCBにプリチャージされた電圧Vddが同一であるので、‘Δ1=0V’となる。この時、ビットラインバーBLBに接続された基準セル21では、基準プレート電圧VPrefが初期電圧V1=Vddで初期電圧V1より小さいV2電圧、例えば、Vdd/2に遷移する。これに従がって、ビットラインバーBLBは、容量性カップリングによってΔ2となる。VSS<V2<Vddなら‘Δ1>Δ2’であり、V2=Vdd/2なら‘Δ2=Δ1/2’であるので、上記スキームにより、データ感知に必要な基準電圧‘1’または‘0’は、容易に生成されるようになる。図3は、図2に示した本発明の実施形態に係るDRAMの内部を示した回路図である。ビットライン感知増幅器は、ラッチ回路32を構成するように相互接続された2つのPMOSトランジスタMP31、MP32と2つのNMOSトランジスタMN31、MN32を含む。PMOSトランジスタMP31とNMOSトランジスタMN31のドレーンは、ビットラインBLに共通に接続されており、PMOSトランジスタMP32とNMOSトランジスタMN32のドレーンは、ビットラインバーBLBに共通に接続されている。ビットラインBLから生成された電圧とビットラインバーBLBで生成された電圧は互いに相補的である。PMOSトランジスタMP31とPMOSトランジスタMP32は、共にソースがバイアスノードLAに接続されており、NMOSトランジスタMN31とNMOSトランジスタMN32は、どちらもソースがバイアスノードLABに接続されている。PMOSトランジスタMP31とNMOSトランジスタMN31のゲートは、どちらもビットラインバーBLBに接続されており、PMOSトランジスタMP32とNMOSトランジスタMN32のゲートは、いずれもビットラインBLに接続されている。電源電圧と表示された高電圧バイアスVddは、バイアスノードLAを介してPMOSトランジスタMP31、MP32のソースに提供される。バイアシングNMOSトランジスタMN33即ち、バイシングスイッチは、バイアスノードLABとグラウンドソースのような低いバイアス電圧Vssとの間に接続されている。NMOSトランジスタMN31とMN32のソースは、バイアシングNMOSトランジスタMN33のドレーンとバイアスノードLABにおいて共に接続されている。バイアシングNMOSトランジスタMN33のソースは、低電圧バイアスソースVssに接続され、そのゲートはバイアス制御信号のLANGによって制御される。PMOSトランジスタMP33は、ビットラインBLとビットラインバーBLBとの間に接続され、イクオーライジング制御信号PEQによってゲートが制御されてビットラインBLとビットラインバーBLBをイクオーライジングさせる。PMOSトランジスタMP34とMP35は、ソースが電源電圧レベルの高電圧バイアスソースVddに、共に接続されてビットラインBLとビットラインバーBLBとの間に直列接続され、2つのゲートはPMOSトランジスタMP33に共に接続されてイクオーライジング制御信号PEQにより制御される。図3に示した実施形態では、セルブロック2つをその例とするが、ビットラインBLに接続されたメモリセルブロックBlock_L0とビットラインバーBLBに接続されたメモリセルブロックBlock_L1が、各々これに該当する。ビットラインBLに接続されたメモリセルブロックBlock_L0には、ワードラインWL_L0、WLn_L0によって各々ゲートが制御されるスイッチングトランジスタMN37、MN38と、キャパシタMC32、MC33とが各々対をなす1T1Cの複数のメインセル30aと、基準ワードラインWLref_L0によってゲートが制御されるスイッチングトランジスタMN36と、キャパシタMC31からなる基準セル31aなどが配置される。複数のメインセル30aの各キャパシタMC32、MC33のビットラインBLの向い側ノードは、メインプレート電圧ソースVPに共に接続され、基準セル31aのキャパシタMC31のビットラインBLの向い側ノードは、基準プレート電圧ソースVPref_L0に接続されており、基準セル31aと複数のメインセル30aは、そのプレート電圧ソースが分離されている。ビットラインバーBLBに接続されたメモリセルブロックBlock_L1には、ワードラインWL0_L1及びWLn_L1によって、ゲートが各々制御されるスイッチングトランジスタMN39、MN40と、キャパシタMC34、MC35が各々対をなす1T1Cの複数のメインセル30bと、基準ワードラインWLref_L1によってゲートが制御されるスイッチングトランジスタMN41と、キャパシタMC36からなる基準セル31bなどが配置されている。複数のメインセル30bの各キャパシタMC34、MC35のビットラインバーBLBの向い側ノードは、プレート電圧ソースVPに共に接続され、基準セル31bのキャパシタMC36のビットラインバーBLBの向い側のノードは、基準プレート電圧ソースVPref_L1に接続されており、基準セル31bと複数のメインセル30bは、そのプレート電圧ソースが分離されている。コラム選択NMOSトランジスタMN34は、ビットラインBLとローカルI/OLI0との間に接続され、コラム選択ラインCSL;ColumnSelectLineによってゲートが制御される。コラム選択NMOSトランジスタMN35は、ビットラインバーBLBとローカルI/OバーLIOBとの間に接続され、コラム選択ラインCSLによってゲートが制御される。コラム選択NMOSトランジスタMN34とMN35は、コラム選択ラインCSLにより制御されてターン-オン、または、ターン-オフされる。例えば、コラム選択ラインがロジックハイのレベルを有すれば、コラム選択NMOSトランジスタMN34とMN35は、複数のメモリセル30a、31bが、メモリデコーダ34によってアクセスされて選択される場合、ターン-オンされて各々ビットラインBL、ビットラインバーBLBとローカルI/OLIO、ローカルI/OバーLIOBを接続する。例えば、メモリデコーダ34は、リード動作Readoperationであり、アドレスをデコーディングして、ビットライン感知増幅器によって感知及び増幅されるアドレスに該当するメインセル30a、30bを選択するためのコラム選択ラインCSL信号、ワードライン/ワードラインバWL0_L0~WLn_L0/WL0_L1~WLn_L1信号、基準ワードライン/基準ワードラインバーWLref_L0/WLref_L1信号を生成する。また、メモリデコーダー34は、メモリコントローラ33即ち、コントロールユニットをさらに含む。メモリコントローラ33は、メモリデコーダ34の部品として、バイアス制御信号LANGとイクオーライジング制御信号PEQを生成する。図4は、図3に示した構成を有するDRAMのデータ感知過程を説明するためのタイミング図であり、以下においては図3及び図4を参照してDRAMのデータ感知過程を説明する。ビットラインBLは、ロジックハイであるデータの電圧レベルに該当する電源電圧レベルVddにプリチャージされている。電源電圧Vddは、半導体メモリ装置の外部から提供されたり、または、内部で生成されることができる。また、メインセルのプレート電圧VPは、すべての場合‘Vdd/2’に維持される。これはロジックハイとロジックローとの中間である‘Vdd/2’がメインセルキャパシタ両断のフィールドField差を最小化することができるためである。先ず、選択されてないブロックUn-selectedblock、即ち、スタンバイ状態であるブロックの動作について説明する。メインセルでは、ワードラインWL0_L1が、低電圧レベルVbb2を維持しており、基準セルのワードラインWLref_L1は、高電圧レベルVPP、プレート電圧VPrefは、電源電圧レベルVddを維持する。この時、両端に配された基準セルキャパシタのうち、ビットライン方向ノードは、ターン-オンされているメインセルトランジスタによって、ビットラインプリチャージ電圧の電源電圧レベルVddが供給され、基準プレート電圧VPrefは、電源電圧レベルVddを維持することによって両端の電位差は‘0V’を維持する。従って、一般的なセルキャパシタに比べてフィールド差による信頼性の観点において有利である。ここで、高電圧レベルVPPは、電源電圧レベルVdd、または、それに準じたあるいはそれ以上の電圧レベルを含むことができ、ここではそれ以上の電圧レベルを示す。低電圧レベルVbb2は、接地電圧レベルGNDまたはVSSに準じたあるいはそれ以下の電圧レベルを含むことができ、ここではそれ以下の電圧レベルを示す。続いて、選択されたブロック、例えば、図3のブロックBLOCK_L0の動作を説明する。アクティブモードActivemodeとなれば書き込み、または、読み取り動作が行われるメインセルのワードラインWL0_L0は、Aのように低電圧レベルVbb2から高電圧レベルVPPに遷移Transitionし、これによって、該当するメインセルのトランジスタ例えば、図3のMN37は、ターン-オンされる。基準セルに該当する基準ワードラインWLref_L0は、Bのように高電圧レベルVppから低電圧レベルVbb2に遷移し、これによって、基準セルの該当するトランジスタ例えば、図3のMN36は、ターン-オフされる。従って、基準セルキャパシタにチャージされた電荷がビットラインキャパシタンスと分離される。基準セルプレート電圧VPref_L0は、Cのように電源電圧レベルVddを維持するので、基準セルキャパシタの両端電位差は‘0V’を維持する。プリチャージモードになれば、選択されたメモリブロックBLOCK_L0のメインセルは非活性化Disableされ、メインワードラインWL0_L0は、Dのように高電圧レベルVPPから低電圧レベルVbb2に遷移する。基準ワードラインWLref_L0は、Eのように低電圧レベルVbb2から高電圧レベルVPPに遷移し、これによって、基準セルは活性化Enableされ、基準セルキャパシタにプリチャージされた電源電圧レベルVddが伝達される。ここで、基準セルキャパシタ両端に電源電圧レベルVddの電位差が印加されることを防止して信頼性を高めるために、感知動作はオフの状態とされる。即ち、ビットラインイクオーライジング動作以後に活性化される。次に、非選択されたメモリブロック図3のブロックBLOCK_L1の動作を説明する。メインワードラインWL0_L1が低電圧レベルVbb2を維持するので、L1ブロックBLOCK_L1のメインセルは、非活性状態を維持し、基準ワードラインWLref_L1が高電圧レベルVPPを維持するので、基準セルは活性化状態を維持する。上述したAの動作メインワードラインWL0_L0が高電圧レベルVPPに遷移が行われた時、基準セルのプレート電圧VPref_L1は、Fのように電源電圧レベルVddで電源電圧レベルVddと接地電圧レベルVSSとの間、例えば、Vdd/2レベルに遷移する。この時、セルキャパシタンスCSとビットラインキャパシタンスCBとの間に、上述した容量性カップリングが発生する。続いて、プリチャージモードにおいてGのように基準セルプレート電圧VPref_L1がVdd/2から電源電圧レベルVddに遷移し、プリチャージモードに進入する。図5は、上述した構成を有する本発明の実施形態における効果を説明するためのタイミング図である。本発明の実施形態における効果の第1は、‘1V’あるいは‘1V’以下Sub-1Vの低い電源電圧レベルVddへのDRAM動作が可能な点である。セルトランジスタのビットラインノード電圧減少は、GIDLGateInducedDrainLeakage減少及び干渉Interference減少として現れるので、リフレッシュRefresh特性を改善することができる。ビットライン感知増幅器の共通モードCommonmode電圧上昇によって感知速度が増加するので、NMOS感知増幅器のサイズを減少させることができる。ビットライン感知増幅器におけるPMOS感知増幅器の役割は、感知時には少なく、リストアRestoreにおいて主に寄与するので、PMOS感知増幅器のサイズもまた、減少させることができ、コラム動作Columnoperation時、データラインチャージDatalinechargeによって接地電圧レベルで感知中であるビットラインまたは、ビットラインバーが受けるディスターブDisturb特性を改善することができる。本発明の実施形態における効果の第2は、通常的にビットラインをVdd/2にプリチャージする構成でデータD0、D1のマージンを調整することを、基準プレート電圧VPrefの調節を通じて調整可能になるようにする点である。図5を参照すれば、データ‘1’に対するセンシングマージンがデータ‘0’に対するセンシングマージンより向上される必要がある時例えば、データ‘1’に対するエラーがさらに多く発生してデータ‘1’に対するセンシングマージンが増加すればデータ‘0’に対するセンシングマージンが増加した場合に比べてエラーをさらに減少させることができる時、相応する基準プレート電圧VPrefが電源電圧Vddの半分以下のレベル例えば、1/2Vdd-αに変化させることができる。他の実施形態では、データ‘0’に対するセンシングマージンがデータ‘1’に対するセンシングマージンより向上される必要がある時、相応する基準プレート電圧VPrefが電源電圧Vddの半分以上のレベル例えば、1/2Vddαに変化させることができる。図6は、図3に図示した基準セルの配置に関する一実施形態を示した回路図である。図6を参照すれば、メインセル30bのプレート電極VPrefと基準セル31bのプレート電極VPを分離するために、複数のダミーセル32bを挿入したことを確認することができる。図6において点線で表示したように、例えば、プレート電極のためのポリシリコンを蒸着した後、ゲート電極パターン形成過程でダミーセル32bに該当するポリシリコンのみを選択的に除去することによって、メインセル30bのプレート電極VPと基準セル31bのプレート電極VPrefを分離することができる。図6において、メインセル30bのワードラインWL0~WLnは、例えば、図3で示したメインセル30bのワードラインWL0_L1~WLn_L1に相当するものである。基準セル31bの位置は、セルアレイにおいてビットライン感知増幅器を基準として端部Edgeまたは中央Centerに配置することができる。また、基準セル31bを複数個配置することにり、テスト過程において、パスPass/フェイルFailを判定して良好な基準セルを選択的にレーザヒュージングまたはMRSなどを通じて指定することができる。図7及び図8は、図3に示した基準セルの配置に関する他の実施形態を示した回路図である。図8は、図7におけるブロックBLOCK_L1の構成を詳細に示す回路図であり、図6と同じ構成要素に対しては同じ図面符号を用いその詳細な説明を省略する。図7及び図8を参照すれば、セルキャパシタが通常的に有している散布特性を改善するために基準セル31bに複数の単位セルを配置し、これらのビットラインBLi、BLjを、プレートラインPLi、PLj単位で結びつけ、これらについて平均化回路70を通じて平均化することができる。図8におけるメインセル30bのワードラインWL0~WLnは、例えば、図3に示したメインセル30bのワードラインWL0_L1~WLn_L1に相当するものである。即ち、基準セルプレート電極を利用した容量性カップリング時に隣接したMMは自然数個のビットラインBLi、BLjを、平均化回路70のトランジスタMN72、MN73を通じて電気的に接続することによって、セルキャパシタの散布にともなう基準電圧レベルを平均化することができ、トランジスタMN72、MN73のオン/オフは、平均化制御信号EQrefによって制御することができる。例えば、基準セルが使われない場合、メインセルのキャパシタは基準セルのいずれのキャパシタとも関連しない。しかし、基準セルを使う場合、基準セルとメインセルそれぞれのキャパシタ2つが関与するので、セルキャパシタ散布は平均化しない場合より、√2=1.414倍の増加が予想される。反面、4つのプレートライン単位でビットラインを平均化する場合、√5/2=1.118倍の散布増加が予想されるので、キャパシタ散布が改善されることが分かる。図9は、図3に示した基準セルの配置に関する他の実施形態を示した回路図であり、図6、図7及び図8と同じ構成要素については同じ図面符号を用い、その詳細な説明は省略する。図9を参照すれば、セルキャパシタが通常的に有している散布特性を改善するために、基準セル31bに複数の単位セルを配置し、これらのワードラインを同時に活性化して基準電圧レベルを平均化することができる。図9において、メインセル30bのワードラインWL0~WLnは例えば、図3に示したメインセル30bのワードラインWL0_L1~WLn_L1に相当するものである。上記のような場合には、同時に選択される基準ワードラインWLrefの数が増えるほど基準プレート電極VPrefの電圧レベルをV1からV2に遷移させる時例えば、V1=Vdd、V2=Vdd/2、1つの基準ワードラインを使う時よりも‘V2’の電圧レベルを高める必要がある。上述した実施形態ではビットラインを電源電圧レベルVddにプリチャージすることをその例として説明したが、以下では接地電圧レベルVSSにプリチャージすることをその例として説明する。図10は、本発明の実施形態に係る半導体メモリ装置のデータ感知過程を概略的に示した図面である。図10を参照すれば、ワードラインWLとビットラインBLが交差する地点にメインセル90が配置され、基準ワードラインWLrefとビットラインバーBLBが交差する地点に基準セル91が配置される。ビットライン感知増幅器BLSA92は、ビットラインBLとビットラインバーBLBとの間に接続され、ビットラインBLとビットラインバーBLBとの一対を通じて伝達されるデータの‘0’と‘1’を感知してこれを増幅する。ここではビットラインBLに接続されたメインセル90とビットラインバーBLBに接続された基準セル91をその例としたが、ビットラインBLに接続された少なくとも複数の基準セル及び複数のメインセルをさらに含むことができ、ビットラインバーBLBに接続された複数のメインセルと複数の基準セルをさらに含むことができる。メインセル90はワードラインWLによりゲートが制御されてドレーンがビットラインBLに接続されたスイッチングトランジスタT91とスイッチングトランジスタT91の、ソースとメインプレート電圧VPとの間に接続されたメインキャパシタC91を含む。基準セル91は、基準ワードラインWLrefによりゲートが制御されてドレーンがビットラインバーBLBに接続されたスイッチングトランジスタT92とスイッチングトランジスタT92の、ソースと基準プレート電圧VPrefとの間に接続された基準キャパシタC92を含む。第1段階PHASE0では、ビットラインBLとビットラインバーBLBが接地電圧レベルのVSSにプリチャージされており、第2段階PHASE1では、ビットラインBLでは電荷共有が起こり、ビットラインバーBLBでは容量性カップリングが起きて、第3段階PHASE2ではデータ感知が行われる。具体的に、選択されたワードラインWLが活性化すれば、メインセル90データが‘1’の場合、メインキャパシタC91に保存された電圧の1VとビットラインキャパシタCBにプリチャージされた電圧VSSとの間にΔ1の電荷共有が発生する。一方、メインセル90データが‘0’の場合、メインキャパシタC91に保存された電圧のVSSとビットラインキャパシタCBにプリチャージされた電圧VSSが同一であるので、‘Δ1=0V’となる。この時、ビットラインバーBLBに接続された基準セル91では、基準プレート電圧VPrefを初期電圧V1=VSSからこれより大きいV2電圧、例えば、Vdd/2になるようにする。これによってビットラインバーBLBは容量性カップリングによってΔ2となる。VSS<V2<Vddであれば、Δ1>Δ2であり、V2=Vdd/2であれば、Δ2=Δ1/2であるので、‘1’または‘0’データ感知に必要な基準電圧生成が容易になる。図11は、図10における本発明の実施形態に係るDRAMの内部を示した回路図である。ビットライン感知増幅器は、ラッチ回路102を構成するように相互に接続された2つのPMOSトランジスタMP101、MP102と、2つのNMOSトランジスタMN101、MN102とを含む。PMOSトランジスタMP101とNMOSトランジスタMN101のドレーンは、ビットラインBLに共に接続されており、PMOSトランジスタMP102とNMOSトランジスタMN102のドレーンは、ビットラインバーBLBに共に接続されている。ビットラインBLで生成された電圧とビットラインバーBLBで生成された電圧とは、互いに相補的である。PMOSトランジスタMP101とPMOSトランジスタMP102は、バイアスノードLAにソースが共に接続されており、NMOSトランジスタMN101とNMOSトランジスタMN102は、バイアスノードLABにソースが共に接続されている。PMOSトランジスタMP101とNMOSトランジスタMN101のゲートは、ビットラインバーBLBに共に接続されており、PMOSトランジスタMP102とNMOSトランジスタMN102のゲートは、ビットラインBLに共に接続されている。接地電圧と表示された高電圧バイアスVssは、LABノードを通じてNMOSトランジスタMN101とMN102のソースに提供される。バイアシングPMOSトランジスタMP103即ち、バイアシングスイッチは、バイアスノードLAと電源電圧ソースと共に高電圧バイアス電圧Vddとの間に接続されている。PMOSトランジスタMP101とMP102のソースは、バイアシングPMOSトランジスタMP103のドレーンとバイアスノードLAとで共に接続される。バイアシングPMOSトランジスタMP103のソースは、高電圧バイアスソースVddに接続され、そのゲートはバイアス制御信号のLAPGによって制御される。PMOSトランジスタMP104は、ビットラインBLとビットラインバーBLBとの間に接続され、イクオーライジング制御信号PEQによってゲートが制御されてビットラインBLとビットラインバーBLBとをイクオーライジングさせる。PMOSトランジスタMP105とMP106は、ソースが接地電圧レベルの低電圧バイアスソースVssに共に接続され、ビットラインBLとビットラインバーBLBとの間に直列接続され、2つのゲートはPMOSトランジスタMP104に共に接続されてイクオーライジング制御信号PEQにより制御される。図11では、セルブロック2つをその例として、ビットラインBLに接続されたメモリセルブロックBlock_L00とビットラインバーBLBに接続されたメモリセルブロックBlock_L01が各々これに該当する。ビットラインBLに接続されたメモリセルブロックBlock_L00には、ワードラインWL0_L0~WLn_L0によって各々ゲートが制御されるスイッチングトランジスタMN106、MN107と、キャパシタMC102、MC103が各々対をなす1T1Cの複数のメインセル100aと、基準ワードラインWLref_L0によりゲートが制御されるスイッチングトランジスタMN36と、キャパシタMC101からなった基準セル101aなどが配置される。複数のメインセル100aの各キャパシタMC102、MC103のビットラインBLの向い側のノードは、メインプレート電圧ソースVPに共に接続され、基準セル101aのキャパシタMC101のビットラインBLの向い側のノードは、基準プレート電圧ソースVPrefに接続される。即ち、基準セル101aと複数のメインセル100aは、そのプレート電圧ソースが分離されている。ビットラインバーBLBに接続されたメモリセルブロックBlock_L01には、ワードラインWL0_L1~WLn_L1によりゲートが制御されるスイッチングトランジスタMN108、MN109とキャパシタMC104、MC105が各々対をなす1T1Cの複数のメインセル100bと、基準ワードラインWLref_L1によってゲートが制御されるスイッチングトランジスタMN110と、キャパシタMC106からなる基準セル101bなどが配置される。複数のメインセル100bの各キャパシタMC104、MC105のビットラインバーBLBの向い側のノードは、プレート電圧ソースVPに共に接続され、基準セル101bのキャパシタMC106のビットラインバーBLBの向い側のノードは、基準プレート電圧ソースVPref_L1に接続される。即ち、基準セル101bと複数のメインセル100bは、そのプレート電圧ソースが分離されている。コラム選択NMOSトランジスタMN103は、ビットラインBLとローカルI/OLIOとの間に接続され、コラム選択ラインCSL;ColumnSelectLineによりゲートが制御される。コラム選択NMOSトランジスタMN104は、ビットラインバーBLBとローカルI/OバーLIOBとの間に接続され、コラム選択ラインCSLによりゲートが制御される。コラム選択NMOSトランジスタMN103とMN104は、コラム選択ラインCSLにより制御されてターン-オン、または、ターン-オフされる。例えば、コラム選択ラインがロジックハイのレベルを有すれば、コラム選択NMOSトランジスタMN103とMN104は、複数のメモリセル100a、101bがメモリデコーダ104によってアクセスされて選択される場合、ターン-オンされて各々ビットラインBL、ビットラインバーBLBとローカルI/OLIO、ローカルI/OバーLIOBを接続させる。例えば、メモリデコーダ104は、リード動作において、アドレスをデコーディングしてビットライン感知増幅器によって感知及び増幅されるアドレスに該当するメモリセル100a、100bを選択するために、コラム選択ラインCSL信号とワードライン/ワードラインバーWL0_L0~WLn_L0/WL0_L1~WLn_L1信号、基準ワードライン/基準ワードラインバーWLref_L0/WLref_L1信号を生成する。また、図11では、メモリコントローラ103即ち、コントロールユニットをさらに含む。メモリコントローラ103は、メモリデコーダ104の一部となることができ、バイアス制御信号LANGとイクオーライジング制御信号PEQを生成する。図12は図11の構成を有するDRAMのデータ感知過程を説明するためのタイミング図であり、以下では図11及び図12を参照してDRAMのデータ感知過程を説明する。ビットラインBLはロジックローであるデータ電圧に該当する接地電圧レベルVSSにプリチャージされている。また、メインセルのプレート電圧VPは、すべての場合、Vdd/2で維持される。これはロジックハイとロジックローの中間のVdd/2がメインセルキャパシタ両端のフィールドField差を最小化することができるためである。先ず、選択されなかったブロックの動作を説明する。メインセルは、ワードラインWL0_L01が低電圧レベルVbb2を維持していて、基準セルのワードラインWLref_L01は高電圧レベルVPPを、プレート電圧VPref_L01は接地電圧レベルVSSを維持する。この時、基準セルキャパシタの両端のうち、ビットライン方向ノードは、ターン-オンされているメインセルトランジスタによって、ビットラインプリチャージ電圧の接地電圧レベルVSSが供給され、基準プレート電圧VPref_L01は、接地電圧レベルVSSを維持することによって両端の電位差は、‘0V’を維持する。従って、一般的なセルキャパシタに比べてフィールド差による信頼性において有利である。ここで、高電圧レベルVPPは、電源電圧レベルVddまたはそれに準じたあるいはそれ以上の電圧レベルを含むことができ、ここではそれ以上の電圧レベルを示す。低電圧レベルVbb2は、接地電圧レベルGNDまたはVSSに準じたあるいはその以下の電圧レベルを含むことができ、ここではそれ以下の電圧レベルを示す。続いて、選択されたブロック例えば、図11のブロックBLOCK_L00の動作を説明する。アクティブモードになれば書き込み、または、読み取り動作が行われるメインセルのワードラインWL0_L00は、Hのように低電圧レベルVbb2から高電圧レベルVPPに遷移し、これによって、該当するメインセルのトランジスタ例えば、図11のMN106はターン-オンされる。基準セルに該当する基準ワードラインWLref_L00は、Iのように高電圧レベルVPPから低電圧レベルVbb2に遷移して、これに伴い、基準セルの該当するトランジスタ例えば、図11のMN110はターン-オフされる。従って、基準セルキャパシタにチャージされた電荷がビットラインキャパシタンスと分離される。基準セルプレート電圧VPref_L00は、Jのように接地電圧レベルVSSを維持するので、基準セルキャパシタの両端電位差は、‘0V’を維持する。プリチャージPRECHモードとなれば、メインセルは非活性化され、メインワードラインWL0_L00はKとともに高電圧レベルVPPから低電圧レベルVbb2に遷移する。基準ワードラインWLref_L0は、Lとともに低電圧レベルVbb2から高電圧レベルVPPに遷移し、これに伴い、基準セルは活性化Enableされる。基準セルキャパシタにプリチャージされた接地電圧レベルVSSが伝達される。そこで、基準セルキャパシタ両端に接地電圧レベルVSSの電位差が印加されることを防止して信頼性を高めるために、感知動作はオフさせ、ビットラインイクオーライジング動作以後に活性化させる。次に、選択されなかったメモリブロックの動作について説明する。メインワードラインWL0_L01が低電圧レベルVbb2を維持するので、L1ブロックBLOCK_L1のメインセルは、非活性状態を維持する。基準ワードラインWLref_L01が高電圧レベルVPPを維持するので、基準セルは活性化状態を維持する。上述したHの動作メインワードラインWLref_L00が高電圧レベルVPPに遷移が行われる時、基準セルのプレート電圧VPref_L01は、Nのように接地電圧レベルVSSで電源電圧レベルVddと接地電圧レベルVSSとの間、例えば、Vdd/2レベルに遷移される。この時、セルキャパシタンスCSとビットラインキャパシタンスCBとの間に上述した容量性カップリングが発生する。図13のa~dは、上述したビットラインとビットラインバーの接地電圧及び電源電圧レベルへのプリチャージにともなう‘0’と‘1’の感知時の動作を比較したタイミング図である。図13のaとbは、電源電圧レベルVddプリチャージ時のデータ感知動作を示したものであり、基準セルのプレート電圧が変動することによって、容量性カップリングにより基準ビットラインのレベルが2程度変動するということが分かる。従って、図13のaに示すように、データ‘1’に対しては2程度変動した基準ビットラインを通じてデータ感知が可能である。また、図13のbに示すようにデータ‘0’に対してはビットラインとセルキャパシタとの間の電荷共有による1程度の変化を通じてデータを感知することができる。図13のcとdは、接地電圧レベルVssプリチャージ時のデータ感知動作を示したものであり、基準セルのプレート電圧が変動することによって、容量性カップリングにより基準ビットラインのレベルが2程度変動するということが分かる。従って、図13のdに示すようにデータ‘0’に対しては2程度変動した基準ビットラインを通じてデータ感知が可能である。また、図13のcに示すようにデータ‘1’に対してはビットラインとセルキャパシタとの間の電荷共有による1程度の変化を通じてデータを感知することができる。上述した実施形態では、ビットラインとビットラインバーにメインセルと同じ構造キャパシタとスイッチング素子トランジスタを有する各々少なくとも1つの基準セルを具備し、メインセルと基準セルのプレートラインを分離して基準セルのプレートラインの電圧を変動させることによって容量性カップリングを誘導することができた。一方、このような基準セルを具備しなくても上述した効果を得ることができ、以下にこれについて説明する。図14は、本発明のまた他の実施形態に係るDRAMの内部を示した回路図である。ビットライン感知増幅器は、ラッチ回路131を構成するように相互接続された2つのPMOSトランジスタMP131、MP132と、2つのNMOSトランジスタMN131、MN132を含む。PMOSトランジスタMP131、MP132のソースは、バイアスソースVLAに共通に接続される。また、具体的な構成は、前述の図3及び図11と実際的に同一なので省略する。バイアシングNMOSトランジスタMN133即ち、バイアシングスイッチは、バイアスノードLABとグラウンドソースとともに低いバイアス電圧Vssの間に接続されている。バイアシングNMOSトランジスタMN133のソースは、低電圧バイアスソースVssに接続され、そのゲートはバイアス制御信号のLANGによって制御される。PMOSトランジスタMP133は、ビットラインBLとビットラインバーBLBとの間に接続され、イクオーライジング制御信号PEQによりゲートが制御されてビットラインBLとビットラインバーBLBをイクオーライジングさせた。PMOSトランジスタMP134とMP135は、ソースがバイアスソースVEQに共通接続され、ビットラインBLとビットラインバーBLBとの間に直列接続され、2つのゲートはPMOSトランジスタMP133に共通接続されてイクオーライジング制御信号PEQにより制御される。図示した例ではセルブロック2つをその例とするところ、ビットラインBLに接続されたメモリセルブロックBLOCK_L0とビットラインバーBLBに接続されたメモリセルブロックBLOCK_L1が各々これに該当する。ビットラインBLに接続されたメモリセルブロックBLOCK_L0には、ワードラインWL0_L0~WLn_L0によって各々ゲートが制御されるスイッチングトランジスタMN136、MN137と、キャパシタMC131、MC132が各々対をなす1T1Cの複数のメインセル130aなどが配置される。複数のメインセル130aの各キャパシタMC131、MC132のビットラインBLの向い側のノードは、メインプレート電圧ソースVPに共に接続される。ビットラインバーBLBに接続されたメモリセルブロックBLOCK_L1にはワードラインWL0_L1~WLn_L1によってゲートが制御されるスイッチングトランジスタMN138、MN139と、キャパシタMC133、MC134が、各々対をなす1T1Cの複数のメインセル130bなどが配置される。複数のメインセル130bの各キャパシタMC133、MC134のビットラインバーBLBの向い側のノードは、プレート電圧ソースVPに共に接続される。コラム選択NMOSトランジスタMN134は、ビットラインBLとローカルI/OLIOとの間に接続され、コラム選択ラインCSLによってゲートが制御される。コラム選択NMOSトランジスタMN135は、ビットラインバーBLBとローカルI/OバーLIOBとの間に接続され、コラム選択ラインCSLによってゲートが制御される。コラム選択NMOSトランジスタMN34とMN35は、コラム選択ラインCSLにより制御されてターン-オン、または、ターン-オフされる。例えば、コラム選択ラインがロジックハイのレベルを有すれば、コラム選択NMOSトランジスタMN34とMN35は、複数のメモリセル130aがメモリデコーダ34によりアクセスされて選択される場合、ターン-オンされて、各々ビットラインBLとビットラインバーBLB並びにローカルI/OLIOとローカルI/OバーLIOBを結びつける。例えば、メモリデコーダ134は、リード動作であり、アドレスをデコーディングしてビットライン感知増幅器によって感知及び増幅されるアドレスに該当するメインセル130a、130bを選択するために、コラム選択ラインCSL信号とワードライン/ワードラインバーWL0_L0~WLn_L0/WL0_L1~WLn_L1信号及び基準ワードライン/基準ワードラインバーWLref_L0/WLref_L1信号を生成する。また、図14ではメモリコントローラ133即ち、コントロールユニットをさらに含む。メモリコントローラ133は、メモリデコーダ134の一部となることができ、バイアス制御信号LANGとイクオーライジング制御信号PEQを生成する。上述した構成を有するDRAMでは、IT-ICからなるDRAMセルにビットライン電圧を、例えば、電源電圧レベルVddにプリチャージする場合1V以下でも動作可能な特性を利用する。即ち、セルキャパシタの容量が減少する場合にもセルデータを感知できる電荷共有電圧Chargesharingvoltageを確保するためにプリチャージ時に、セルにリストアRestoreされる高電圧を電源電圧レベルの少なくとも2倍例えば、2Vddで保存する。このように、プリチャージ時にバイアス電圧VLAを電源電圧レベルVddで、その2倍2Vddでセルにリストアした後、ビットラインイクオーライジング動作時、再び、バイアス電圧VLAを逆に2VddからVddに遷移させてプリチャージする。図15は、図14の構成を有するDRAMのデータ感知過程を説明するためのタイミング図であり、以下では、図14及び図15を参照してDRAMのデータ感知過程を説明する。ビットラインBLは、ロジックハイであるデータ電圧に該当する電源電圧レベルVddにプリチャージされている。また、メインセルのプレート電圧VPはすべての場合Vdd/2で維持される。選択されなかったブロックの場合、メインセルのワードラインWL0_L0は、ある電圧レベルVbb2を維持する。ここで、高電圧レベルVPPは電源電圧レベルVdd、または、それに準じた或あるいはそれ以上の電圧レベルを含むことができ、ここではそれ以上の電圧レベルを示す。ある電圧レベルVbb2は、接地電圧レベルGNDまたはVSSに準じた或あるいはその以下の電圧レベルを含むことができ、ここではそれ以下の電圧レベルを示す。選択されたブロック例えば、図14のブロックBLOCK_L0の動作を説明する。アクティブモードRASACTIVEとなれば、書き込み、または、読み取り動作が行われるメインセルのワードラインWL0_L0は、Pのように低電圧レベルVbb2から高電圧レベルVPPに遷移し、これに伴い、該当するメインセルのトランジスタ例えば、図14のMN137はターン-オンされる。上述した通り、プリチャージ時、メインセルにリストアされるデータ‘1’に該当する電圧を2Vddで保存するので、データ1を保存しているメモリセルは、CELL_D1のように2Vddの電圧レベルを有する。上述したPの動作メインワードラインWL0_L0が高電圧レベルVPPに遷移が行われる時、セルキャパシタンスCSとビットラインキャパシタンスCBとの間にTまたはVのように電荷共有が行われる。ここで、Tはデータ‘1’に該当し、Vはデータ‘0’に該当する。プリチャージモードPRECHとなれば、メインセルは非活性化され、メインワードラインWL0_L0は、Qとともに高電圧レベルVPPから低電圧レベルVbb2に遷移する。また、バイアス電圧VLAは、Sとともに電源電圧レベルVddから2Vddレベルに遷移し、Uとともにメモリセルに2Vddのデータをリストアする。一方、イクオーライジング時には、Xとともにバイアス電圧VLAが2VddからVddに遷移し、ビットラインBLは、電源電圧レベルVddにプリチャージされる。データ‘0’に該当するビットラインバーBLB_D0は、Vのような電荷共有を通したデータ感知後電源電圧レベルVddを維持するが、プリチャージ時Wとともに2Vddの電圧レベルで遷移する。上述した図14の構成を有するDRAMの場合、データ‘1’に対して2Vdd、データ‘0’に対して接地電圧レベルVSS、そして、基準となるビットライン、例えば、ビットラインバーは、電源電圧レベルVddを有するようにすることによって、電荷共有電圧がデータ‘1’に対して2Vdd-、データ‘0’に対してVSSとなる。これによって、電源電圧レベルにプリチャージされたビットライン/ビットラインバーによって自体基準レベルを有するようにSelf-referenceデータ感知することが可能となる。上述した実施形態では半導体メモリ装置のうち、DRAMの動作をその例とした。これはDRAMのみならずSRAMStaticRandomAccessMemoryなど、他の揮発性メモリにも適用可能である。なお、ビットラインの構造が折畳みFoldedまたは、開放Open構造ともに適用することができる。図16のa及びbは,オープンビットラインと折畳みビットライン構造のDRAMNO実施形態を示した図面である。図16のaは、折畳みビットライン構造を示す。図16のaを参照すれば、メインセルMと基準セルRが、ワードラインWL1、WL2とビットラインBL1、BL2と交互に配置されたビットラインBL2、BLB2交差地点に配置されていて、それぞれのビットライン対と接続されたビットライン感知増幅器SAがセルブロックBO周辺に配置されている。ここでは基準セルRが、各ビットライン対の端部に配置されたことをその例としたが、任意の位置に配置されてよい。なお、基準セルRが分離された基準ワードライン図示せずによって別途制御することもできるが、ここではメインセルMと同じワードラインWL1、WL2により制御することをその例とした。図示した通り、折畳みビットライン構造のDRAMは、ビットラインBL1、BL2とビットラインバーBLB1、BLB2が同じブロックB0または、アレイArrayに配置され、一対のビットライン/ビットラインバーは共に同じセルブロックに位置されるので、ワードラインWL1、WL2とのカップリングノイズCouplingnoiseは、ビットラインBL1、BL2とビットラインバーBLB1、BLB2とにおいてすべて同一であり、基板を介してカップリングされる量も同一である。このような共通モードノイズCommonmodenoiseはビットライン感知増幅器SAの差等増幅作用によって除去されるので、感度を高めることができる長所がある。図16のbは、オープンビットライン構造を示す。図16のbを参照すれば、メインセルMと基準セルRが、ワードラインWL1~WL9及びビットラインBL1、BL2と交互に配置されたビットラインBL2、BLB2の交差地点に配置されていて、それぞれのビットライン対と接続されたビットライン感知増幅器SAがセルブロックB1、B2、B3周辺に配置されている。ここでは基準セルRが各ビットライン対の端部に配置されたことをその例としたが、任意の位置に配置されてよい。図示したように、オープンビットライン構造のDRAMは、ビットラインBL1、BL2とビットラインバーBLB1、BLB2が互いに異なるブロックB1~B3に配置され、一対のビットライン、ビットラインバーが互いに異なる電気的環境に置かれることになるので、微細信号を感知増幅するためにはより精密な設計が必要である。オープンビットライン構造では、ワードラインとビットラインの各交差点ごとにメインセルMが配置されるので図16のaの例では基準セルRによりメインセルMが満たされていない交差点がこの例では満たされている、ビットライン感知増幅器SAを中心にビットラインBL1、BL2とビットラインバーBLB1、BLB2が、左右に配置される。オープンビットライン構造はメインセルMがビットラインとワードラインのすべての交差点に配置されるので、集積度の面で有利である。ここで基準セルRが、各ビットラインカップルの端部に配置されたことをその例としたが、任意の位置に配置されてもよい。なお、基準セルRは分離した基準ワードライン図示せずによって別途制御することもできるが、ここではメインセルMと同じワードラインWL1、WL3、WL4、WL6、WL7、WL9により制御することをその例とした。図17は、本発明のメモリ装置を含む電子システムの応用例を図示したブロック図である。図17を参照すれば、電子システム1000は、入力装置1100、出力装置1200、プロセッサ装置1300、及びメモリ装置1400を含む。プロセッサ装置1300は、各々該当するインターフェースを通じて入力装置1100、出力装置1200、及びメモリ装置1400を制御する。図18は、本発明のメモリシステムをグラフィックメモリシステムに応用した例を示した図面である。図18を参照すれば、グラフィックメモリシステム2000は、複数のメモリ2110と、内部インターフェース2130及びメモリインターフェース2120を含むメモリグループ2100と、メモリグループ2100を制御するためのコントローラ2200例えば、GPUと、メモリグループ2100とコントローラ2200との間のシステムバス2300を含む。複数のメモリ2110は、上述した通りビットラインを電源電圧レベルまたは接地電圧レベルにプリチャージしてセンシングマージンを増加させることができる。コントローラ2200は、グラフィックエンジンコアを含むことができ、メモリグループ2100とデータを送受信する。上述したシステムバス2300とメモリインターフェース2120及び内部インターフェース2130は統合して1つのI/Oで具現することや或いは分離することができ、応用システムの構成によりSERDESSERializerDESerializerなどを通じてデータフォーマットが一部変化することができる。図19は、図18のメモリシステムをグラフィックカードシステムに応用した例を示した図面である。図19を参照すれば、グラフィックカードシステム3000は、グラフィックメモリシステム3100、チップセット3200、及びモニタ3300を含むことができる。グラフィックメモリシステム3100は、メモリ3110とメモリ3110を制御するためのコントローラ3120例えば、GPUと、メモリ3110とコントローラ3120との間のシステムバス3130を含む。コントローラ3120は、第1インターフェース3400を通じてモニタ3300とデータなどを送受信するが、モニタ3300を画像及び映像信号を受信してそれを画面で表示する。また、コントローラ3120は、第2インターフェース3500を通じてチップセットChipset3200とデータなどを送受信する。ここで、第1及び第2インターフェース3400、3500は、USBUniversalSerialBus、MMCMulti-MediaCard、PCI-EPeripheralComponentInterconnect-Express、SASSerial-attachedSCSI、SATASerialAdvancedTechnologyAttachment、PATAParallelAdvancedTechnologyAttachment、SCSISmallComputerSystemInterface、ESDIEnhancedSmallDiskInterface、及びIDEIntegratedDriveElectronicsなどのような多様なインターフェースプロトコルのうちいずれか1つを満足するものである。図20は、図19のグラフィックカードシステムを含むコンピューティングシステムの応用例を概略的に示した図面である。図20を参照すれば、本発明に係るコンピューティングシステム4000は、システムバス4710、4720、4730、4740、4750に、各々電気的に接続されたモニタ4100、グラフィックカード4200、メインメモリ4300、チップセット4400、入出力装置4600、及びCPU4500を含む。グラフィックカード4200は、上述した図19のグラフィックメモリシステム3100の構成を有することができ、メインメモリ4300はモジュールModuleの形態で実装されることができる。メインメモリ4300は、本発明の実施形態に係るDRAMで構成されてビットラインを電源電圧レベル、または、接地電圧レベルにプリチャージして感知マージンを増加させることができる。以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然、本発明の技術的範囲に属するものである。"