表面面方位が{100}で第1導電型の主半導体層の表面から該主半導体層にエッチングによって底面と四側面にシリコン単結晶の{100}面が露出する複数の直方体の細溝を形成する細溝形成工程と、前記細溝にエピタキシャル成長により第2導電型のシリコン単結晶を成長させ、第2導電型の充填物を形成する充填物形成工程と、を有するエピタキシャルシリコン成長方法。第1導電型のドレイン層と、前記ドレイン層と接して配置された第2導電型のボディ層と、前記ボディ層と前記ドレイン層とに亘って形成され、底面が前記ドレイン層内に位置する有底の細溝と、前記ボディ層内の前記細溝の開口部分に位置し、前記ドレイン層とは離間したソース領域と、半導体のエピタキシャル成長によって前記細溝内に形成され、下端部が前記細溝の底面と接し、上端部が前記ボディ層と前記ドレイン層の境界よりも低く、第2導電型の不純物が添加された充填物と、前記細溝の内周面のうち、少なくとも前記ボディ層が露出する部分に形成されたゲート絶縁膜と、前記細溝内の前記ゲート絶縁膜と接触して配置され、前記充填物とは絶縁されたゲート電極プラグと、を有するトランジスタ。前記細溝の内部空間は直方体で構成され、該細溝の一側面は{100}面が露出された請求項2記載のトランジスタ。前記充填物は、浮遊電位に置かれた請求項2又は請求項3のいずれか1項記載のトランジスタ。前記充填物は、前記ソース領域に電気的に接続された請求項2又は請求項3のいずれか1項記載のトランジスタ。前記ドレイン層のうち、前記ボディ層が位置する面とは反対側の面には第1導電型の半導体基板を有し、前記半導体基板表面には、該半導体基板とオーミック接続されたドレイン電極を有する請求項2乃至請求項5のいずれか1項記載のトランジスタ。前記ドレイン層のうち、前記ボディ層が位置する面とは反対側の面には第2導電型のコレクタ層が設けられ、前記コレクタ層表面には、該コレクタ層とオーミック接続されたコレクタ電極を有する請求項2乃至請求項5のいずれか1項記載のトランジスタ。前記ドレイン層のうち、前記ボディ層が位置する面とは反対側の面には、該ドレイン層とショットキー接合を形成するショットキー電極が設けられた請求項2乃至請求項5のいずれか1項記載のトランジスタ。第1導電型の主半導体層と、前記主半導体層に形成され、底面が前記主半導体層内に位置する有底の細溝と、半導体のエピタキシャル成長によって前記細溝内に形成され、第2導電型の不純物が添加された充填物と、前記主半導体層の表面と前記充填物の表面の両方に接触し、前記主半導体層とはショットキー接合を形成するショットキー電極と、を有するダイオード。前記ショットキー電極は、前記充填物とはオーミック接続された請求項9記載のダイオード。本発明は上記従来技術の不都合を解決するために創作されたものであり、その目的は、低抵抗高耐圧の半導体装置を提供することにある。本発明は、耐圧低下の原因が、細溝内にシリコンが均一にエピタキシャル成長せず、ボイドが生じてしまうことにあることを見出し、本発明を創作するに到ったものである。そして、請求項1記載の発明は、表面面方位が{100}で第1導電型の主半導体層の表面から該主半導体層にエッチングによって底面と四側面にシリコン単結晶の{100}面が露出する複数の直方体の細溝を形成する細溝形成工程と、前記細溝にエピタキシャル成長により第2導電型のシリコン単結晶を成長させ、第2導電型の充填物を形成する充填物形成工程と、を有するエピタキシャルシリコン成長方法である。請求項2記載の発明は、第1導電型のドレイン層と、前記ドレイン層と接して配置された第2導電型のボディ層と、前記ボディ層と前記ドレイン層とに亘って形成され、底面が前記ドレイン層内に位置する有底の細溝と、前記ボディ層内の前記細溝の開口部分に位置し、前記ドレイン層とは離間したソース領域と、半導体のエピタキシャル成長によって前記細溝内に形成され、下端部が前記細溝の底面と接し、上端部が前記ボディ層と前記ドレイン層の境界よりも低く、第2導電型の不純物が添加された充填物と、前記細溝の内周面のうち、少なくとも前記ボディ層が露出する部分に形成されたゲート絶縁膜と、前記細溝内の前記ゲート絶縁膜と接触して配置され、前記充填物とは絶縁されたゲート電極プラグと、を有するトランジスタである。請求項3記載の発明は、前記細溝の内部空間は直方体で構成され、該細溝の一側面は{100}面が露出された請求項2記載のトランジスタである。請求項4記載の発明は、前記充填物は、浮遊電位に置かれた請求項2又は請求項3のいずれか1項記載のトランジスタである。請求項5記載の発明は、前記充填物は、前記ソース領域に電気的に接続された請求項2又は請求項3のいずれか1項記載のトランジスタである。請求項6記載の発明は、前記ドレイン層のうち、前記ボディ層が位置する面とは反対側の面には第1導電型の半導体基板を有し、前記半導体基板表面には、該半導体基板とオーミック接続されたドレイン電極を有する請求項2乃至請求項5のいずれか1項記載のトランジスタである。請求項7記載の発明は、前記ドレイン層のうち、前記ボディ層が位置する面とは反対側の面には第2導電型のコレクタ層が設けられ、前記コレクタ層表面には、該コレクタ層とオーミック接続されたコレクタ電極を有する請求項2乃至請求項5のいずれか1項記載のトランジスタである。請求項8記載の発明は、前記ドレイン層のうち、前記ボディ層が位置する面とは反対側の面には、該ドレイン層とショットキー接合を形成するショットキー電極が設けられた請求項2乃至請求項5のいずれか1項記載のトランジスタである。請求項9記載の発明は、第1導電型の主半導体層と、前記主半導体層に形成され、底面が前記主半導体層内に位置する有底の細溝と、半導体のエピタキシャル成長によって前記細溝内に形成され、第2導電型の不純物が添加された充填物と、前記主半導体層の表面と前記充填物の表面の両方に接触し、前記主半導体層とはショットキー接合を形成するショットキー電極と、を有するダイオードである。請求項10記載の発明は、前記ショットキー電極は、前記充填物とはオーミック接続された請求項9記載のダイオードである。導通抵抗が小さく、高耐圧のトランジスタとダイオードが得られる。以下で図面を参照し、本発明の実施形態について説明する。まず、図1を参照し、符号10は、下記製造工程を適用する処理基板であり、シリコン単結晶から成る半導体基板11と、該半導体基板11表面にシリコンがエピタキシャル成長されて成るドレイン層12とを有している。本実施例では、第1導電型をN型、第2導電型をP型として説明する。半導体基板11は、N型であり、抵抗率は0.003Ωcm程度である。ドレイン層12はN型で高抵抗である。ドレイン層12の厚みは18.2μm程度である。次に、図1に示すように、ドレイン層12の表面にボロンイオンを照射するとドレイン層12の内部にボロンイオンが注入され、ドレイン層12内部の表面近くにP型注入層41が形成される。この状態では、ドレイン層12は、P型注入層41とシリコン基板11とで挟まれた状態になる。次いで、熱処理をし、P型注入層41中のボロンをドレイン層12内に拡散させると、図1に示すように、ドレイン層12内部の表面側に、P型のボディ層13が形成される。ボディ層13は、最終的に底部がドレイン層12の表面から1.2μmの深さに位置するように設計されておりここでは、後述する熱処理よって拡散する分も考慮し、1.2μmよりも浅く拡散されている。そして、この状態では、ドレイン層12は処理基板10内に埋め込まれた状態になっており、処理基板10の表面にはドレイン層12は露出していない。次いで、図2に示すように、ドレイン層12の表面に、複数の細長の開口15が、所定間隔で互いに平行に形成されたレジスト膜14を形成する。次いで、レジスト膜14が形成された面に、P型の不純物を照射すると、レジスト膜14がマスクとなり、開口15の底面に露出するボディ層13表面にP型の不純物が注入され、図2に示すように、ボディ層13内部の表面近傍に、開口15のパターンに従ったパターンで、P型注入層19が形成される。レジスト膜14を除去した後、熱処理し、P型注入層19中のボロン不純物を拡散させると、図2に示すように、ボディ層13内部の表面近傍に、P型のオーミック領域16が互いに平行に複数本形成される。ここではオーミック領域16の拡散深さは1.0μm程度である。次いで、図3に示すように、ボディ層13とオーミック領域16とが露出した状態で、その表面にCVD法によってシリコン酸化膜17を形成した後、図3に示すように、該シリコン酸化膜17表面にパターニングしたレジスト膜18を形成する。このレジスト膜18は、オーミック領域16の長手方向に沿い、オーミック領域16の間に位置する細長の開口42を有している。その状態で、エッチングし、開口42底面に位置するシリコン酸化膜17を除去すると、シリコン酸化膜17がレジスト膜18と同じ形状にパターニングされる。パターニングにより、シリコン酸化膜17には、図3に示すように、レジスト膜18の開口42と同じ形状の開口43が形成される。この状態では、シリコン酸化膜17の開口43の底面には、処理基板10のうちのボディ層13の部分が露出されており、レジスト膜18を除去し、パターニングされたシリコン酸化膜17をマスクとし、開口43の底面に位置する部分の処理基板10をエッチングし、図4であり、細溝20の長手方向の二側面A1、A2に面が露出している場合、短辺方向の側面B1、B2には、面又は、が露出する。従って、四側面A1、A2、B1、B2と底面Cに露出する処理基板10の面は全て同じ面方位{100}になるから、細溝20内には、処理基板10の各面からシリコンが均等にエピタキシャル成長し、図4に示すように、細溝20のシリコン酸化膜17よりも下方の部分が、シリコンのエピタキシャル成長層から成る充填物22によって充填される。シリコン酸化膜17が露出する部分では、シリコンはエピタキシャル成長しないため、シリコン酸化膜17の開口43は残っている。ところで、細溝20内に{110}面や{111}が露出していた場合には、四側面A1、A2、B1、B2と底面Cに露出する処理基板10の表面が全てが同じ面方位になることはできないから、細溝20内に露出する処理基板10表面に、エピタキシャル成長速度が異なる部分が生じ、不均等にエピタキシャル成長したシリコンにより、細溝20内にボイドが形成されてしまう。図13は、本発明方法によって細溝20内をシリコンエピタキシャル成長層で充填した場合の、細溝20の断面電子顕微鏡写真である。この図13から分かるように、ボイドは生じていない。図14は、細溝の一側面A1に、面を露出させ、シリコンエピタキシャル成長層によって充填した場合の細溝の断面電子顕微鏡写真である。この図14では、紙面縦方向に長いボイドが観察される。次いで、シリコン酸化膜17をマスクとし充填物22の上部をエッチングし、図4に示すように、細溝20内部に、ボディ層13の上端から下端までと、ドレイン層12の上端から所定深さまでを露出させる。この状態では、充填物22の表面は、ボディ層13とドレイン層12が形成するPN接合よりも下方に位置している。ここでは、充填物22の表面は、処理基板10の表面から1.6μmの深さに位置している。次いで、この状態の処理基板10を熱酸化すると、図5に示すように、細溝20内に露出する処理基板10表面に、シリコン酸化物薄膜から成るゲート絶縁膜24が形成される。この状態では、細溝20の底面Cには、ゲート絶縁膜24が配置されており、四側面A1、A2、B1、B2には、シリコン酸化膜17とゲート絶縁膜24とが配置されている。次いで、処理基板10の、細溝20の開口が位置する側の面にポリシリコンを堆積させ、図5に示すように、ポリシリコン薄膜26を形成すると、細溝20内は、ポリシリコン薄膜26によって充填される。この状態では、ポリシリコン薄膜26は、細溝20内の他、シリコン酸化膜17の表面にも形成されており、その状態から、ポリシリコン薄膜26を所定量エッチングし、シリコン酸化膜17上に位置するポリシリコン薄膜26と、細溝20内部の上端部分のポリシリコン薄膜26を除去すると、各細溝20内のポリシリコン薄膜26は互いに分離され、図5に示すように、細溝20の内部が、ポリシリコン薄膜26の残存部分から成るゲート電極プラグによってそれぞれ充填される。このゲート電極プラグ27は、細溝20内のゲート絶縁膜24で囲まれており、次いで、図6に示すように、シリコン酸化膜17を除去すると、処理基板10のボディ層13とオーミック領域16とが露出される。この状態では、細溝20内のゲート電極プラグ27の表面や、ゲート絶縁膜24の上端部も露出しており、ボディ層13の表面と、オーミック領域16の表面と、ゲート電極プラグ27の上端部と、ゲート絶縁膜24の上端部とで構成される処理基板10の表面は平坦になっている。オーミック領域16の平面形状と、細溝20の開口部分の形状、即ちゲート電極プラグ27の平面形状とは細長の長方形であり、互いに平行に交互に配置されている。次いで、図6に示すように、オーミック領域16の幅方向中央位置に、オーミック領域16の幅よりも狭く、細長にパターニングされたレジスト膜28を形成する。このレジスト膜28の両側には、オーミック領域16が露出している。符号44はレジスト膜28が配置されていない露出面を示している。この状態で、図6に示すように、レジスト膜28が形成された面にN型の不純物を照射すると、露出面44内にN型不純物が注入され、オーミック領域16とボディ層13内部の表面近傍にN型注入層39が形成される。このN型注入層39は、レジスト膜28と細溝20との間に亘って形成されており、レジスト膜28で覆われていない部分のオーミック領域16とボディ層13の表面部分にN型注入層39が形成されている。レジスト膜28を除去した後、熱処理を行うと、N型注入層39中の不純物が拡散され、図7に示すように、ボディ層13とオーミック領域16の表面近傍部分にN型のソース領域30が形成される。このソース領域30は、少なくとも細溝20の長手方向に沿った方向に伸びており、従って、少なくとも細溝20の長手方向の両側にはソース領域30の表面が露出されている。N型注入層39中の不純物は横方向拡散し、オーミック領域16の表面を侵食するが、横方向拡散の量は少ないため、レジスト膜28が位置していた部分の幅方向中央の表面にはオーミック領域16が残り、その表面が露出している。また、N型注入層39は、細溝20の側面に形成されたゲート絶縁膜24に接しており、N型の不純物はゲート絶縁膜24の内部には拡散しないため、ソース領域30は、ゲート絶縁膜24の上端部からソース拡散層30の拡散深さの分だけ、ゲート絶縁膜24と接触している。従って、この状態では、ソース領域30の底面とドレイン層12の上端部との間のゲート絶縁膜24は、ボディ層13と接触しており、その部分のゲート絶縁膜24とボディ層13の界面が所謂チャネル領域になる。次に、図7に示すように、CVD法により、半導体基板全面にシリコン酸化膜から成る層間絶縁膜31を全面成膜し、図7に示すように、該層間絶縁膜31の表面にパターニングしたレジスト膜32を形成する。このレジスト膜32には、パターニングによって細溝20の間の位置に細長の開口35が形成されており、レジスト膜32は、少なくとも細溝20の上部に配置されている。開口35の底面には層間絶縁膜31が露出しており、エッチングを行うと、層間絶縁膜31の開口35の底面の部分が除去され、層間絶縁膜31に、レジスト膜32の開口35と同じ平面パターンの開口36が形成される。層間絶縁膜31の開口35の底面には、幅方向の中央にオーミック領域16が露出しており、その両側位置にソース領域30が露出している。開口35の底面には、ゲート電極プラグ27の上端は露出していない。次に、レジスト膜32を除去した後、処理基板10の開口36を有する側の面に、蒸着法やスパッタリング法によってアルミニウム薄膜を形成し、パターニングし、ソース電極膜とゲート電極膜を形成する。ゲート電極膜とソース電極膜は、互いに分離されており、異なる電圧が印加できるようになっている。図8の符号37はソース電極膜を示している。ソース電極膜37は、開口36底面において、ソース領域30とオーミック領域16とに接続されている。ソース電極膜37は、層間絶縁膜31によってゲート電極プラグ27から絶縁されている。他方、ゲート電極膜は、各細溝20内のゲート電極プラグ27に接続されており、各細溝20内のゲート電極プラグ27には、ゲート電極膜に印加された電圧が印加されるようになっている。次に、図8に示すように、ソース電極膜37やゲート電極膜の表面にシリコン酸化物薄膜等から成る絶縁性保護膜38を形成し、パターニングしてソース電極膜37とゲート電極膜の一部を露出させた後、処理基板10の裏面に金属薄膜を形成し、その金属薄膜でドレイン電極膜39を構成させ、パワーMOSFET型のトランジスタ2を得る。このドレイン電極膜39は、半導体基板11とオーミック接合を形成している。このようなトランジスタ2では、1枚の処理基板10中に複数個形成されており、ダイシング工程により、トランジスタ2を1個ずつ切り離した後、ゲート電極膜、ソース電極膜37、及びドレイン電極膜39を金属端子に接続し、樹脂封止するとパッケージ化されたトランジスタ2が得られる。金属端子を電源や電気回路に接続することにより、ソース電極膜37を接地電位に接続し、ドレイン電極膜39に正電圧を印加した状態で、ゲート電極膜に電圧を印加し、各細溝20内のゲート電極プラグ27に閾電圧以上の大きさの正電圧を印加すると、チャネル領域にN型の反転層が形成され、ソース領域30とドレイン層12とが反転層によって接続され、ドレイン層12からソース領域30の向けて電流が流れる。この状態では、トランジスタ2は導通状態にある。その状態から、各ゲート電極プラグ27をソース電位と同じ電位にすると、反転層は消滅し、電流は流れなくなる。この状態ではトランジスタ2は遮断状態にある。トランジスタ2が遮断状態にあり、ドレイン電極膜39とソース電極膜37の間に大きな電圧が印加された状態では、ボディ層13とドレイン層12とで構成されるPN接合が逆バイアスされ、ボディ層13内とドレイン層12内に空乏層が広がる。細溝20の底部に半導体エピタキシャル成長物から成る充填物22が配置されており、その充填物22の導電型はドレイン層12の導電型とは逆になっている。充填物22は、ドレイン層12とは電気的に接続されていないから、ボディ層12内に空乏層が広がるときには充填物22内にも空乏層が広がるようになっている。図9の符号48は、P型のボディ層13と充填物22と、N型のドレイン層12との間に形成されるPN接合から、ドレイン層12内に広がる空乏層の端部を示しており、符号49は、充填物22とドレイン層12との間に形成されるPN接合から充填物22内に広がった空乏層の端部を示している。この図9の状態から、ドレイン電極膜39とソース電極膜37の間の電圧が更に大きくなると、充填物22は完全に空乏化する。本発明のトランジスタ2では、充填物22間の距離及び充填物22の幅と、充填物22の濃度及びドレイン層12の濃度とが、最適値に設定されることで、ドレイン電極膜39とソース電極膜37の間に、充填物22が完全に空乏化する電圧が印加されたときには、細溝20及び充填物22間に位置する部分のドレイン層12も完全に空乏化するようになっている。ドレイン層12の、充填物22間に位置する部分が完全に空乏化した状態では、ドレイン層12内に広がった空乏層の内部の電界強度は深さ方向で一定値になっている。この状態のトランジスタ2の内部の位置と電界強度の関係を図10のグラフに示す。この図10のグラフは、細溝20の間の位置であって、ソース領域30と、ボディ層13と、ドレイン層12とを通るA-A線に沿った方向の電界強度である。この場合、充填物22内にボイドが存在すると、その部分で耐圧が低下するが、本発明のトランジスタ2では、{100}面から等速度でエピタキシャル成長した半導体結晶によって充填物22が構成されており、ボイドが存在しないため耐圧の低下が生じない。以上は、電界効果MOSトランジスタ型の実施例について説明したが、本発明はそれに限定されるものではない。図15の符号3は、本発明の他の例であるPN接合型のIGBTを示している。この図15では、図8に示したトランジスタ2と同じ部材には同じ符号を付してある。このトランジスタ3の細溝20の側面及び底面は、{100}面であり、細溝20内に充填された充填物22は、{100}面からエピタキシャル成長した半導体単結晶であり、平面パターンは図11のように、複数の細溝20が平行に配置されており、各細溝20の内容積は、図12に示したように、直方体によって構成されている。図15のトランジスタ3が図8のトランジスタ2と異なる部分は、図8のトランジスタ2の処理基板10は、エピタキシャル成長法により、N型のドレイン層12がN型の半導体単結晶である半導体基板11上に形成されていたが、図15のトランジスタ3のN型の処理基板71では、N型のドレイン層12は、エピタキシャル成長法により、P型の半導体基板45上に形成されている。図15の符号46は、P型の半導体基板45表面に形成された金属薄膜から成るコレクタ電極を示しており、このコレクタ電極46は、P型の半導体基板45とオーミック接合を形成している。このようなトランジスタ3では、半導体基板45からドレイン層12内に少数キャリアが注入され、ドレイン層12の伝導度が変調する結果、導通状態におけるドレイン層12の抵抗値は、MOSFET型のトランジスタ2よりも小さくなる。次に、図16のトランジスタ4を説明する。このトランジスタ4は、本発明の一例のショットキー接合型のIGBTであり、図15のトランジスタ3の場合と同様に、図8と同じ部材には同じ符号を付して説明を省略する。図16のトランジスタ4の処理基板72は、高抵抗のN型ドレイン層12の表面に、金属薄膜から成るショットキー電極47が形成されている。このショットキー電極47は、ドレイン層12とショットキー接合を形成しており、ショットキー電極47とドレイン層12との間には、ショットキー電極47がアノード電極となり、ドレイン層12がカソード電極となるダイオードが形成されている。このようなトランジスタ4では、ショットキー電極47からドレイン層12内に少数キャリアが注入され、ドレイン層12の伝導度変調が生じ、動作状態におけるドレイン層12の抵抗値が小さくなる。但し、その抵抗値は、図15に示したPN接合型のIGBTよりも大きい。上記各トランジスタ2~4では、細溝20内の充填物22はソース電極37やゲート電極プラグ27やドレイン電極39、コレクタ電極46又はショットキー電極47には接続されておらず、浮遊電位に置かれていたが、各細溝20内の充填物22をソース電極37に接続し、充填物22にソース領域30と同じ電圧が印加されるようにしてもよい。但し、充填物22を浮遊電位に置いたときとソース電極37に接続したときとは、空乏層の拡がり方が少し異なる。充填物22を浮遊電位に置いたときには、ボディ層13とドレイン層12の界面のPN接合からドレイン層12内に広がった空乏層の端部が充填物22に達したときに、充填物22のうちの空乏層の端部と接する部分は、ドレイン電極39の電位と同じ電位になる。そして、ドレイン電極39とソース電極37の間の電位差がそれ以上大きくなると、空乏層は充填物22の内部にも生じるようになる。それに対し、充填物22をソース電極37に接続した場合には、充填物22はソース電極と同じ電位であり、ドレイン電極39とソース電極37の間に電圧が印加され、充填物22とドレイン層12との間のPN接合が逆バイアスされると、空乏層は充填物22の内部に直ちに発生する。いずれにしろ、充填物22内が完全に空乏化すると共に、充填物22間に位置する部分のドレイン層12が空乏化するとき、ボディ層13とドレイン層12との界面のPN接合から充填物22の底面までの電界強度Eは、図10に示すように一定になる。このため、従来のように集中的に強度の強い電界が加わらず、従来構造のトランジスタと同じ電圧を印加した場合には、ボディ層13とドレイン層12との界面から充填物22の底面までには、従来構造のトランジスタよりも小さい電界が加わるので、従来よりも耐圧が高くなる。以上は、実施例としてトランジスタ2~4を説明したが、本発明はトランジスタに限定されるものではなく、ダイオードも含まれる。図18の符号5は、本発明の一例のダイオードを示している。このダイオード5の製造工程を説明すると、先ず、図17に示すように、N型の半導体基板51と、該半導体基板51上に配置されたN型の主半導体層52とを有する処理基板50を用意し、主半導体層52表面に細長の細溝53を形成する。この細溝53の配置状態も、図11に示した細溝20と同様に、複数の細溝53が互いに平行に配置されており、各細溝53の内容積は、図12の細溝20と同様に、直方体によって構成されている。半導体基板51はN型の不純物が高濃度にドープされたシリコン等の半導体単結晶から成り、主半導体層52はN型の不純物が少量ドープされ、エピタキシャル成長法によって形成された半導体単結晶によって構成されている。細溝53の開口の形状は長方形であり、細溝53の四側面は主半導体層52の表面に対して垂直になっている。また、細溝53の底面は、主半導体層52の表面と平行になっている。細溝53の側面及び底面は、{100}面であり、処理基板50の細溝53が形成された面にシリコンがエピタキシャル成長すると、図17に示すように、細溝53内は、シリコンエピタキシャル層55によって充填される。エピタキシャル成長の際にはP型の不純物が添加され、エピタキシャル層55はP型になっている。この状態では、細溝53間に露出する主半導体層52の表面にも、シリコンエピタキシャル層55は成長しており、図18に示すように、主半導体層52表面が露出するまでシリコンエピタキシャル層55をエッチングすると、各細溝53内部に、シリコンエピタキシャル層55の残部によって構成された充填物57が形成される。主半導体層52表面が露出した状態では、各細溝53内の充填物57は、互いに分離されている。次に、処理基板50の充填物57及び主半導体層52が露出する側の表面に金属薄膜を形成し、不要部分をエッチング除去し、その金属薄膜の残部で第1の電極59を形成する。この第1の電極59は、主半導体層52とはショットキー接合を形成し、充填物57とはオーミック接合を形成している。充填物57の導電型と主半導体層52の導電型とは互いに反対になっており、主半導体層52と充填物57との間にはPN接合が形成されている。次に、図18に示すように、半導体基板51の表面に、半導体基板51とオーミック接合する金属膜を形成し、その金属膜によって第2の電極60を構成させる。このダイオード5では、第2の電極60に負電圧、第1の電極59に正電圧を印加すると、第1の電極59と主半導体層52との間のショットキー接合が順バイアスされ、第1の電極59から第2の電極60に向けて電流が流れる。このとき、充填物57と主半導体層52との間のPN接合も順バイアスされるが、PN接合の障壁高さはショットキー接合の障壁高さよりも高いので、PN接合には電流は流れないか、流れても僅かである。それとは逆に、第2の電極60に正電圧、第1の電極59に負電圧を印加すると、第1の電極59と主半導体層52との間のショットキー接合と、充填物57と主半導体層52との間のPN接合が逆バイアスされ、電流は流れなくなる。このとき、ショットキー接合とPN接合の両方から主半導体層52内に空乏層が広がる。図19の符号61は、ショットキー接合面及びPN接合面から主半導体層52内に広がる空乏層の端部を示しており、同図の符号62は、PN接合面から充填物57内に広がる空乏層の端部を示している。このダイオード5では、充填物57の幅及び間隔と、その濃度と、主半導体層52の濃度とが最適値に設定されることで、充填物57の内部が完全に空乏化するときに、主半導体層52内部の空乏層の端部の、PN接合から横方向に広がった部分同士が接触するようになっている。このように、本発明のダイオード5でも、主半導体層52内に広がった空乏層の内部の電界強度は、深さ方向で一定値になっている。以上は、トランジスタとダイオードに属する本発明の実施例について説明したが、本発明の半導体装置は、溝内が半導体のエピタキシャル成長物で充填された半導体装置に広く用いることが可能である。なお、以上の例では、N型が第1導電型であり、P型が第2導電型であったが、N型とP型をそっくり入れ替え、P型を第1導電型とし、N型を第2導電型としたトランジスタ又はダイオードも本発明に含まれることは言うまでもない。