第1MOSトランジスタを含む第1ソースフォロア回路と、前記第1MOSトランジスタとは極性が異なる第2MOSトランジスタを含む第2ソースフォロア回路と、前記第1ソースフォロア回路、前記第2ソースフォロア回路に入力信号を入力する、前記第1ソースフォロア回路、前記第2ソースフォロア回路に共通の共通入力端子と、前記第1ソースフォロア回路、前記第2ソースフォロア回路から出力信号を出力する、前記第1ソースフォロア回路、前記第2ソースフォロア回路に共通の共通出力端子と、を含むことを特徴とするダブルソースフォロア回路。前記共通入力端子は、前記第1ソースフォロア回路の入力端子に直接接続され、前記第2ソースフォロア回路の入力端子に容量素子を介して接続されることを特徴とする請求項1に記載のダブルソースフォロア回路。前記第2ソースフォロア回路の入力端子は、所望の電位にバイアスされることを特徴とする請求項1または2に記載のダブルソースフォロア回路。前記共通出力端子は、前記第1ソースフォロア回路の出力端子または前記第2ソースフォロア回路の出力端子の一方に直接接続され、前記共通出力端子が直接接続されていない、他方の前記出力端子に容量素子を介して接続されることを特徴とする請求項1から3のいずれか1項に記載のダブルソースフォロア回路。前記共通出力端子は、前記第1ソースフォロア回路の出力端子及び前記第2ソースフォロア回路の出力端子と、それぞれ容量素子を介して接続されることを特徴とする請求項1から3のいずれか1項に記載のダブルソースフォロア回路。前記第1ソースフォロア回路の出力端子または前記第2ソースフォロア回路の出力端子が、所望の電位にバイアスされていることを特徴とする請求項5に記載のダブルソースフォロア回路。前記第1MOSトランジスタと同じ極性の第3MOSトランジスタを含む第3ソースフォロア回路と、前記第2MOSトランジスタと同じ極性の第4MOSトランジスタを含む第4ソースフォロア回路と、前記第3ソースフォロア回路、前記第4ソースフォロア回路に、前記入力信号と極性が逆の逆極性入力信号を入力する、前記第3ソースフォロア回路、前記第4ソースフォロア回路に共通の共通逆極性入力端子と、前記第3ソースフォロア回路、前記第4ソースフォロア回路から前記出力信号と逆の極性の逆極性信号を出力する、前記第3ソースフォロア回路、前記第4ソースフォロア回路に共通の共通逆極性出力端子と、をさらに含むことを特徴とする請求項1から6のいずれか1項に記載のダブルソースフォロア回路。しかしながら、ソースフォロア回路では、出力されるパルス信号の立ち上り、あるいは立ち下りの時間が短いほど高速に動作することができる。このため、ソースフォロア回路には、出力信号の立ち上り、立ち下りの両方を、より高速化することが求められている。出力信号の立ち上り、立ち下りの両方を早くするには、図10~15に示した電流源1021を流れる電流IBPをより大きな電流にすることが考えられる。しかし、電流源に大電流を流すことは、ソースフォロア回路の消費電力を大きくすることになるため、望ましくない。本発明は、上記した点に鑑みてなされたものであり、電流源によって流れる電流量を増大させることなく、出力信号の立ち上り、立ち下りを高速化することができるダブルソースフォロア回路を提供することを目的とする。本発明の一態様のダブルソースフォロア回路は、第1MOSトランジスタ例えば図1に示したnMOSFET102を含む第1ソースフォロア回路と、前記第1MOSトランジスタとは極性が異なる第2MOSトランジスタ例えば図1に示したpMOSFET101を含む第2ソースフォロア回路と、前記第1ソースフォロア回路、前記第2ソースフォロア回路に入力信号を入力する、前記第1ソースフォロア回路、前記第2ソースフォロア回路に共通の共通入力端子例えば図1に示した入力端子111と、前記第1ソースフォロア回路、前記第2ソースフォロア回路から出力信号を出力する、前記第1ソースフォロア回路、前記第2ソースフォロア回路に共通の共通出力端子例えば図1に示した出力端子112と、を含むことを特徴とする。本発明の一態様のダブルソースフォロア回路は、前記共通入力端子が、前記第1ソースフォロア回路の入力端子に直接接続され、前記第2ソースフォロア回路の入力端子に容量素子例えば図1に示した容量素子121を介して接続されることが望ましい。本発明の一態様のダブルソースフォロア回路は、前記第2ソースフォロア回路の入力端子例えば図1に示したバイアス端子122が、所望の電位にバイアスされることが望ましい。本発明の一態様のダブルソースフォロア回路は、前記共通出力端子が、前記第1ソースフォロア回路の出力端子または前記第2ソースフォロア回路の出力端子の一方に直接接続され、前記共通出力端子が直接接続されていない、他方の前記出力端子に容量素子例えば図5に示した容量素子507、例えば図6に示した容量素子607を介して接続されることが望ましい。本発明の一態様のダブルソースフォロア回路は、前記共通出力端子が、前記第1ソースフォロア回路の出力端子例えば図5に示したnMOSFET102のドレイン端子及び前記第2ソースフォロア回路の出力端子例えば図5に示したpMOSFETのドレイン端子と、それぞれ容量素子例えば図1に示した容量素子107、108を介して接続されることが望ましい。本発明の一態様のダブルソースフォロア回路は、前記第1ソースフォロア回路の出力端子例えば図1に示したnMOSFET102のドレイン端子または前記第2ソースフォロア回路の出力端子例えば図1に示したpMOSFET101のドレイン端子が、所望の電位にバイアスされている例えば図1に示したバイアス端子113ことが望ましい。本発明の一態様のダブルソースフォロア回路は、前記第1MOSトランジスタと同じ極性の第3MOSトランジスタ例えば図4に示したnMOSFET102bを含む第3ソースフォロア回路と、前記第2MOSトランジスタと同じ極性の第4MOSトランジスタ例えば図4に示したpMOSFET101bを含む第4ソースフォロア回路と、前記第3ソースフォロア回路、前記第4ソースフォロア回路に、前記入力信号と極性が逆の逆極性入力信号を入力する、前記第3ソースフォロア回路、前記第4ソースフォロア回路に共通の共通逆極性入力端子例えば図4に示した入力端子111bと、前記第3ソースフォロア回路、前記第4ソースフォロア回路から前記出力信号と逆の極性の逆極性信号を出力する、前記第3ソースフォロア回路、前記第4ソースフォロア回路に共通の共通逆極性出力端子例えば図4に示した出力端子112bと、をさらに含むことが望ましい。本発明によれば、出力信号の立ち上り、立ち下りのいずれにあっても、第1MOSトランジスタ、第2MOSトランジスタの一方が立ち上り、立ち下りのための電流を補うことができる。このため、立ち上る瞬間、立ち下る瞬間のいずれの大信号パルスが入力された場合においても、出力信号が入力信号に遅れることなく高速に立ち上り、立ち下がるダブルソースフォロア回路を提供することができる。以下、本発明の第1実施形態~第7実施形態について説明する。なお、本発明のソースフォロア回路は、pMOSFETを含むソースフォロア回路とnMOSFETを含むソースフォロア回路とによって構成されている。このため、第1実施形態~第7実施形態のソースフォロア回路を、本明細書では、ダブルソースフォロア回路と記す。第1実施形態回路構成図1は、本発明の第1実施形態のダブルソースフォロア回路を説明するための図である。第1実施形態のダブルソースフォロア回路は、pMOSFET101、nMOSFET102、抵抗素子105、110、DCカットの容量素子106、107、108、負荷容量素子である容量素子109、電流源103、104を含んでいる。図1に示したダブルソースフォロア回路は、pMOSFET101を含むソースフォロア回路と、nMOSFET102を含むソースフォロア回路の2つのソースフォロア回路を備えている。pMOSFET101、nMOSFET102のいずれにあっても、ゲートゲートに接続されるゲート端子がソースフォロア回路の入力端子となっている。また、pMOSFET101を含むソースフォロア回路の出力端子をpMOSFET101のソースソースに接続されるソース端子とし、nMOSFET102を含むソースフォロア回路の出力端子をnMOSFET102のドレインドレインに接続されるドレイン端子とする。また、本明細書の第1実施形態、第3実施形態ないし第7実施形態では、pMOSFET101及び電流源103を1つのソースフォロア回路とし、nMOSFET102及び電流源104を1つのソースフォロア回路とする。それぞれMOSFETの入力端子、出力端子を対応するソースフォロア回路の入力端子、出力端子とする。pMOSFET101、nMOSFET102は、いずれもグランド端子VSS、電源端子VDDとの間に設けられている。pMOSFET101のソースと電源端子VDDとの間のノード117には、電流源103が設けられている。nMOSFET102のソースと電源端子VDDとの間のノード118には、電流源104が設けられている。pMOSFET101、nMOSFET102のドレインはグランド端子VSSに接地されていて、pMOSFET101、nMOSFET102はいずれもソースフォロア回路を構成する。電流源103を流れる電流をIBP、電流源104を流れる電流をIBNと記す。pMOSFET101のゲート端子には抵抗素子105の一端が接続されている。抵抗素子105の他端はバイアス端子122に接続されている。nMOSFET102のゲート端子は入力端子111に接続されている。入力端子111には、入力電圧VINが入力されている。pMOSFET101のゲートとnMOSFET102のゲート端子とは、ノード121によって接続されている。ノード121には容量素子106が設けられている。入力端子111は、pMOSFET101、nMOSFET102に共通の入力端子である。ノード117にはノード119の一端が接続されていて、ノード119の他端は、pMOSFET101、nMOSFET102に共通の出力端子112に接続されている。出力端子112から出力される出力電圧の値を、VOUTと記す。ノード118には、ノード120の一端が接続されていて、ノード120の他端はバイアス端子113に接続されている。出力端子112は、pMOSFET101、nMOSFET102に共通の出力端子である。ノード119、120にはノード116が接続されていて、ノード119、120はノード116によって互いに接続されている。ノード119において、pMOSFET101のソースと、ノード116との接続点119aとの間に容量素子107が設けられている。容量素子107のキャパシタンスはC2である。また、ノード120においては、nMOSFET102のドレインとノード116との接続点120aとの間に容量素子108が設けられている。さらに、ノード119においては、接続点119aと出力端子112との間にノード115が接続されていて、ノード115他の端部は接地されている。ノード115には容量素子109が設けられている。接続点120aとバイアス端子113との間のノード120には、抵抗素子110が設けられている。このようなダブルソースフォロア回路では、nMOSFET102のゲートが入力端子111に直接接続され、pMOSFET101のゲート端子は、入力端子111に容量素子106を介して接続される。pMOSFET101のゲート端子のDCレベルは、抵抗素子105を介してバイアス端子122から供給される適切な電位によりバイアスされている。pMOSFET101を用いたソースフォロア回路と、nMOSFET102を用いたソースフォロア回路の各出力は、それぞれ容量素子107、108を介して結合し、ダブルソースフォロア回路の出力端子112に接続される。nMOSFET102の出力端子のDCレベルは、抵抗素子110を介してバイアス端子113から供給される適切な電位によってバイアスされている。動作次に、大信号パルスが入力されたときの、図1に示したダブルソースフォロア回路の挙動を説明する。図2は、図1に示した回路に、大信号パルスを記入した図である。大信号パルスとは、比較的大きな値の電圧信号であり、かつ、パルス波形を有する信号である。図2に示した大信号パルスでは、いずれも横方向の長さが時間を示し、縦方向の長さが電圧の値を示している。このため、傾きが急峻な大信号パルスほど立ち上り、立ち下りの時間が短いことを示している。図2では、入力端子111に、図2bに示した立ち上る瞬間の大信号パルスが入力される。入力端子111に、図2bに示した大信号パルスが入力されると、nMOSFETのゲート、ソース間電圧が上昇する。このとき、nMOSFET102には、瞬間的に電流IMNが流れる。大信号パルスの電圧値が比較的大きいため、nMOSFET102のゲート、ソース間電圧は大きく上昇し、nMOSFET102に流れる電流IMNは大電流となる。電流IMNと電流IBNとの差分電流によって容量素子108、容量素子109が充電される。また、図2bに示した大信号パルスは、図2aに示すように、容量素子106を介してpMOSFET101のゲート端子に入力される。このとき、pMOSFET101のゲート、ソース間電圧は瞬間的に閾値以下になり、pMOSFET101がオフされる。このため、電流源103によって流れる電流IBPによって容量素子107に電荷が蓄積される。容量素子107に蓄積された電荷は、容量素子109を充電する。以上の動作により、第1実施形態では、容量素子109をIMN-IBNIBPの電流によって充電し、大信号パルスとして出力される出力電圧VOUTを上昇させることができる。大信号パルスは比較的大きい電圧信号であるから、容量素子109を充電する電流が大きく、図2cに示すように、出力電圧VOUT大信号パルスは、短時間のうちに立ち上るようになる。図3は、図1に示した回路に、大信号パルスを記入した図である。図3では、入力端子111に、図3eに示した立ち下る瞬間の大信号パルスが入力される。図3eに示した大信号パルスが入力されると、nMOSFET102のゲート、ソース間電圧が瞬間的に閾値以下になり、nMOSFET102はオフされる。このため、電流IBNによって容量素子109に蓄積された電荷は、容量素子108を介して放電される。また、大信号パルスは、図3dに示すように、容量素子106を介してpMOSFET101のゲート端子に入力される。このとき、pMOSFET101のゲート、ソース間電圧が上昇し、pMOSFET101には電流IMPが瞬間的に流れる。大信号パルスの値が比較的大きいため、pMOSFET101のゲート、ソース間電圧の上昇も大きく、電流IMPは大電流になる。電流IMPと電流源103のIBPとの差分の電流は、容量素子107を介して容量素子109を放電させる。以上の動作により、第1実施形態では、容量素子109から電流IMP-IBPIBNが放電され、大信号パルスとして出力される出力電圧VOUTが下降する。電流IMP-IBPIBNの値が大きいため、図3fに示すように、出力電圧VOUT大信号パルスは、短時間のうちに立ち下がるようになる。以上、説明したように、第1実施形態によれば、容量素子109の充電時にはpMOSFET101が充電の電流を補って出力信号VOUTを、入力信号VINの立ち上りに遅れることなく立ち上るようにすることができる。また、容量素子109の放電時にはnMOSFET102が放電の電流を補って出力信号VOUTを、入力信号VINの立ち下りに遅れることなく立ち下るようにすることができる。このため、第1実施形態は、立ち上る瞬間、立ち下る瞬間のいずれの大信号パルスが入力された場合においても、出力信号VOUTが高速に立ち上り、立ち下がるソースフォロア回路を提供することができる。また、第1実施形態は、以上説明した構成に限定されるものではなく、例えば、電流源103、104に代えて、電流が一定になるように動作する抵抗素子を設けるようにしてもよい。第2実施形態回路構成次に、本発明の第2実施形態を説明する。第2実施形態のダブルソースフォロア回路は、第1実施形態で説明したダブルソースフォロア回路を差動回路として構成したものである。図4は、本発明の第2実施形態のダブルソースフォロア回路を説明するための図である。なお、本明細書の以下に記す第2実施形態ないし第7実施形態では、図1に示した構成と同様の機能を有する構成には図1に示した符号と同様の符号を付し、その説明の一部を略す。第2実施形態のダブルソースフォロア回路は、pMOSFET101a、101b、nMOSFET102a、102b、抵抗素子105a、105b、110a、110b、DCカットの容量素子106a、106b、107a、107b、108a、108b、負荷容量素子である容量素子109a、109b、電流源103a、103b、104a、104bを含んでいる。実施形態2では、pMOSFET101及び電流源103aを1つのソースフォロア回路とし、pMOSFET101b及び電流源103bを1つのソースフォロア回路とし、nMOSFET102a及び電流源104aを1つのソースフォロア回路とし、nMOSFET102b及び電流源104bを1つのソースフォロア回路とする。また、図4に示した第2実施形態では、以上述べた構成のうち、符号にaが付く構成は、入力端子111aに入力信号VINNが入力されたときに動作する。符号にbが付く構成は、入力端子111bに入力信号VINPが入力されたときに動作する。符号にaが付く構成の動作によって出力端子112aから出力信号VONが出力され、符号にbが付く構成の動作によって出力端子112bから出力信号VOPが出力される。入力端子111aは、nMOSFET102aのゲート端子に接続され、pMOSFET101aのゲート端子に容量素子106aを介して接続されている。pMOSFET101aのゲート端子のDCレベルは、バイアス端子122から抵抗素子105aを介して供給される適切な電圧によってバイアスされている。入力端子111bは、nMOSFET102bのゲート端子に接続され、また、pMOSFET101bのゲート端子に容量素子106bを介して接続されている。pMOSFET101bのゲート端子のDCレベルは、バイアス端子122から抵抗素子105bを介して供給される適切な電位によってバイアスされている。nMOSFET102aのソース端子と、pMOSFET101aのソース端子とは、容量素子107a、108aを介して結合されている。容量素子107a、108aは、出力端子112aに接続されている。出力端子112aのDCレベルは、抵抗素子110aを介してバイアス端子113から供給される適切な電位によってバイアスされている。nMOSFET102bのドレイン端子と、pMOSFET101bのソース端子は、容量素子107b、108bを介して結合し、出力端子112bに接続されている。出力端子112bのDCレベルは、バイアス端子から抵抗素子110bを介して供給される適切な電位によってバイアスされている。動作以上説明した第2実施形態のダブルソースフォロア回路には、極性が反転した差動信号が入力される。図中にaを付した構成と、bを付した構成とは、それぞれが対応する信号によって第1実施形態と同様に動作する。この結果、出力端子112aから出力信号VONが、出力端子112bから出力信号VOPが出力される。第3実施形態次に、本発明の第3実施形態を説明する。図5は、第3実施形態のダブルソースフォロア回路を説明するための図である。図5に示した第3実施形態のダブルソースフォロア回路は、図1に示した容量素子107、108に代えて、DCカットの容量素子507を備える点で第1実施形態と相違する。また、第3実施形態では、nMOSFET102のドレインに接続されるノード510が容量素子507を介して出力端子112に接続されている。このような第3実施形態によれば、出力端子112のDCレベルがpMOSFET101を用いたソースフォロア回路の出力で決定する。このため、第3実施形態のダブルソースフォロア回路では、図1に示したバイアス端子113が必要なくなる。さらに、第3実施形態では、図1に示した容量素子107、108に代えて容量素子507を設けている。さらに、図1に示した抵抗素子110も不要になることから、素子の部品点数を低減し、回路の小型化にも寄与することができる。第4実施形態次に、本発明の第4実施形態を説明する。図6は、本発明の第4実施形態のダブルソースフォロア回路を説明するための図である。第4実施形態では、図5に示した第3実施形態のnMOSFET102の出力端子をダブルソースフォロア回路の出力端子112とする。そして、pMOSFET101の出力端子に接続されるノード616は、DCカットの容量素子607を介して出力端子112に接続するものとした。このような第4実施形態によれば、出力端子112のDCレベルがnMOSFET102を用いたソースフォロア回路の出力で決定する。このため、第4実施形態のダブルソースフォロア回路では、図1に示したバイアス端子113が必要なくなる。さらに、第4実施形態では、図1に示した容量素子107、108に代えて容量素子607を設けている。さらに、図1に示した抵抗素子110も不要になることから、素子の部品点数を低減し、回路の小型化にも寄与することができる。第5実施形態次に、本発明の第5実施形態を説明する。図7は、本発明の第5実施形態のダブルソースフォロア回路を説明するための図である。第5実施形態では、pMOSFET101の入力端子がダブルソースフォロア回路の入力端子111に接続される点で図1に示した構成と相違する。第5実施形態では、nMOSFET102の入力端子が、容量素子106を介して入力端子111に接続されている。第6実施形態次に、本発明の第6実施形態を説明する。図8は、本発明の第6実施形態のダブルソースフォロア回路を説明するための図である。第6実施形態では、pMOSFET101の入力端子がダブルソースフォロア回路の入力端子111に直接接続される点で図5に示した構成と相違する。第6実施形態では、nMOSFET102の入力端子が、容量素子106を介して入力端子111に接続されている。第7実施形態次に、本発明の第7実施形態を説明する。図9は、本発明の第7実施形態のダブルソースフォロア回路を説明するための図である。第7実施形態は、pMOSFET102の出力端子が、ダブルソースフォロア回路の出力端子112に直接接続される点で図6に示した構成と相違する。第7実施形態では、pMOSFET101の出力端子が、容量素子607を介して出力端子112に接続されている。以上説明した本発明の実施形態1ないし7によれば、そのピーク値が比較的大きいパルス電圧が入力された場合、パルスの立ち上り、立ち下りのいずれにおいても出力電圧が高速に立ち上るソースフォロア回路を提供することができる。このため、実施形態1ないし7によれば、高速に動作するソースフォロア回路を提供することができる。また、本発明は、このような構成を、ソースフォロア回路を2つ備えるダブルソースフォロアによって実現することができる。このため、ソースフォロア回路のMOSトランジスタに大電流を供給する必要がなく、電力消費量を抑えることができる。なお、本発明の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本発明が目的とするものと均等な効果をもたらすすべての実施形態をも含む。さらに、本発明の範囲は、請求項1により画される発明の特徴の組み合わせに限定されるものではなく、すべての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。