n型GaNベースの半導体材を有する半導体エピタキシャル層22を、基板21上に形成する工程と、前記半導体エピタキシャル層22上に絶縁体層225を形成する工程と、前記絶縁体層225上に、前記絶縁体層225を部分的に露出するための開口部226を有しているイオン注入マスク225aを形成する工程と、p型不純物を、前記開口部226および前記前記絶縁体層225を通してイオン注入して、前記n型GaNベースの半導体材の中にp型不純物がドーピングされた領域224を形成し、その後、前記絶縁体層225および前記イオン注入マスク225aを除去する工程と、前記半導体エピタキシャル層22上に誘電体層23を形成する工程と、前記p型不純物がドーピングされた領域224の両端に位置している前記半導体エピタキシャル層22の2つの部分が、前記誘電体層23から露出するように、前記誘電体層23を部分的に除去する工程と、前記半導体エピタキシャル層22の前記2つの部分上に、それぞれ、ソース電極241およびドレイン電極242を形成する工程と、前記誘電体層23の残存部分上にゲート電極243を形成する工程と、を備えたこと、を特徴とする、GaNベースの薄膜トランジスタ2の製造方法。前記半導体エピタキシャル層22は、下から上に、前記基板21上に形成された第1GaNエピタキシャル膜221、AlGaNエピタキシャル膜222、および、第2GaNエピタキシャル膜223を含んでいること、を特徴とする、請求項1に記載のGaNベースの薄膜トランジスタの製造方法。前記絶縁体層225は、前記p型不純物がドーピングされた領域224の深さを制限するように調整された厚さを有し、その結果、前記p型不純物がドーピングされた領域224は、前記第2GaNエピタキシャル膜223の中にだけ形成されていること、を特徴とする、請求項2に記載のGaNベースの薄膜トランジスタの製造方法。前記p型不純物がドーピングされた領域224は、前記第2GaNエピタキシャル膜223の厚みの半分未満の厚みを有していること、を特徴とする、請求項3に記載のGaNベースの薄膜トランジスタの製造方法。前記イオン注入の工程の前に、プラズマ処理によって、前記開口部226を通して前記AlGaNエピタキシャル膜222に、フッ素イオンを取り入れる工程を、さらに備えたこと、を特徴とする、請求項2に記載のGaNベースの薄膜トランジスタの製造方法。前記絶縁体層225は、二酸化珪素および窒化珪素のいずれか1つからなり、50nm~150nmの厚みを有していること、を特徴とする、請求項3に記載のGaNベースの薄膜トランジスタの製造方法。前記誘電体層23は、Al2O3、HfO2、La2O3、CeO2、HfAlO、TiO2およびZrO2からなる群から選択された材料からなること、を特徴とする、請求項1に記載のGaNベースの薄膜トランジスタの製造方法。しかしながら、特許文献1に記載された深く凹んでいるゲートの構成は、表面エッチング過程を必要とする。これはトランジスタの表面状態密度の増加をもたらす。表面状態密度の増加は、トランジスタの電流特性と信頼性に悪影響を与える。そのうえ、特許文献2に記載されたトランジスタの閾値電圧は、CF4プラズマ処理を使用して、フッ素イオンを導入することによって、増加できるけれども、フッ素イオンの限られた拡散能力のために、0.9Vしか増加できず、不十分である。それゆえに、本発明の目的は、電流特性と信頼性に優れ、閾値電圧が高いGaNベースの薄膜トランジスタを得ることができる製造方法を提供することである。本発明は、n型GaNベースの半導体材を有する半導体エピタキシャル層を、基板上に形成する工程と、半導体エピタキシャル層上に絶縁体層を形成する工程と、絶縁体層上に、絶縁体層を部分的に露出するための開口部を有しているイオン注入マスクを形成する工程と、p型不純物を、開口部および絶縁体層を通してイオン注入して、n型GaNベースの半導体材の中にp型不純物がドーピングされた領域を形成し、その後、絶縁体層およびイオン注入マスクを除去する工程と、半導体エピタキシャル層上に誘電体層を形成する工程と、p型不純物がドーピングされた領域の両端に位置している半導体エピタキシャル層の2つの部分が、誘電体層から露出するように、誘電体層を部分的に除去する工程と、半導体エピタキシャル層の2つの部分上に、それぞれ、ソース電極およびドレイン電極を形成する工程と、誘電体層の残存部分上にゲート電極を形成する工程と、を備えたこと、を特徴とする、GaNベースの薄膜トランジスタの製造方法である。本発明の他の特徴および利点は、添付図面を参照して行う以下の好適な実施形態の詳細な説明から明らかとなろう。図1および図13は、本発明に係るGaNベースの薄膜トランジスタの製造方法の一実施形態によって製造された、GaNベースの薄膜トランジスタ2を示す概略構成図である。GaNベースの薄膜トランジスタ2は、基板21、半導体エピタキシャル層22、誘電体層23および電極ユニット24を備えている。基板21は、サファイア、シリコンまたはシリコンカーバイトなどの透明または非透過の絶縁材で製作されている。基板21および半導体エピタキシャル層22を製作するために適した材料は、関連技術において周知であり、意図した用途に基づいて当業者によって選択されるので、その詳細な説明は、簡潔化のために省略する。本実施形態において、基板21はサファイアで製作されている。半導体エピタキシャル層22は、n型GaNベースの半導体材料で製作され、下から上に、基板21上に形成された第1GaNエピタキシャル膜221、AlGaNエピタキシャル膜222、第2GaNエピタキシャル膜223、および、p型不純物がドーピングされた領域224を含む。p型不純物がドーピングされた領域224は、第2GaNエピタキシャル膜223の中に、第2GaNエピタキシャル膜223の上表面から下向きに延在して形成されている。誘電体層23は、p型不純物がドーピングされた領域224を覆うように、第2GaNエピタキシャル膜223の上表面に形成されている。誘電体層23は、比較的高い誘電率を有する材料で製作されている。これによって、AlGaNエピタキシャル膜222の中のキャリヤーの数および電荷が増加され、トランジスタの閾値電圧を上げる。誘電体層23に適した材料は、例えば、Al2O3、HfO2、La2O3、CeO2、HfAlO、TiO2およびZrO2である。電極ユニット24は、導電体材料で製作されていて、ソース電極241、ドレイン電極242およびゲート電極243を含んでいる。ソース電極241およびドレイン電極241は、それぞれ、誘電体層23の両端部に配設されるように、第2GaNエピタキシャル膜223の上表面に形成されている。ゲート電極243は、p型不純物がドーピングされた領域224とは反対側の誘電体層23の上表面に形成されている。GaNベースの半導体材料自体は、多数キャリヤーとして電子を有するn型特性がある。その結果、pn接合は、p型不純物がドーピングされた領域224と第2GaNエピタキシャル膜223との間で形成される。半導体エピタキシャル層22の中のpn接合は、内部pn接合電圧を生み出し、且つ、誘電体層23は、p型不純物がドーピングされた領域224上に形成されているので、本発明に係るトランジスタの閾値電圧は、効率良く増加でき、トランジスタの電流漏れは軽減される。さらに、トランジスタのドレイン出力電流および相互コンダクタンスも改良できる。その結果、本発明に係るトランジスタは、次世代の高効率で高電圧の駆動および制御回路システムのためのエンハンスメントモードのトランジスタとして機能できる。GaNベースの薄膜トランジスタ2は、以下において、本発明に係るGaNベースの薄膜トランジスタの製造方法を通して、さらに詳細に説明される図2を参照。ステップ31で、半導体エピタキシャル層22が、サファイアで製作された基板21上に形成される。図3に示すように、このステップ31で、半導体エピタキシャル層22は、基板21上に形成された第1GaNエピタキシャル膜221、AlGaNエピタキシャル膜222および第2GaNエピタキシャル膜223の順の3層構造を含む。ステップ32で、図4に示すように、絶縁体層225が、半導体エピタキシャル層22の第2GaNエピタキシャル膜223上に形成され、さらに、イオン注入マスク225aが、絶縁体層225上に形成される。その後、図5に示すように、イオン注入マスク225aには、絶縁体層225を部分的に露出するために、リソグラフィ石版法を使用して、開口部226が形成される。このステップ32で、絶縁体層225は、プラズマ高度化学気相成長法PECVDを使用して形成される。絶縁体層225は、二酸化珪素、窒化珪素、酸化アルミニウム、または、他の絶縁材で製作される。イオン注入マスク225aは、絶縁体層225上に、ポジタイプまたはネガタイプのフォトレジスト材料を被覆した後、リソグラフィ法によって開口部226を形成して製作される。フォトレジスト材料の選択およびリソグラフィ法は、当業者に周知であり、その詳細な説明は、簡潔化のために省略する。絶縁体層225が、p型不純物がドーピングされた領域224の深さを制御するように調整された厚みを有し、その結果、p型不純物がドーピングされた領域224は、第2GaNエピタキシャル膜223の中にだけ形成される、ことに注目するべきである。仮に、絶縁体層225の厚みが厚過ぎるならば、イオンすなわち、p型不純物は、半導体エピタキシャル層22の中にドーピングできない。仮に、絶縁体層225の厚みが薄過ぎるならば、イオンは、イオン注入のために予定された領域を通り過ぎて延在する。すなわち、pn接合が形成できない。好ましくは、絶縁体層225の厚みは少なくとも50nmである。より好ましくは、絶縁体層225の厚みは50nm~150nmの範囲である。ステップ33で、p型不純物は、開口部226および絶縁体層225を通ってイオン注入され、第2GaNエピタキシャル膜223の中にp型不純物がドーピングされた領域224が形成される。その後、図6に示すように、絶縁体層225およびイオン注入マスク225aが除去される。特に、p型不純物は、GaN材料の中に、p型不純物がドーピングされた領域224を形成するために、マグネシウムイオンやホウ素イオンなどのようなイオンから選択される。仮に、p型不純物がドーピングされた領域224の厚みが、厚過ぎるならば、第2GaNエピタキシャル膜223およびAlGaNエピタキシャル膜222による二次元電子ガス2DEGチャンネルの形成が、悪影響を受ける、ことに注目するべきである。仮に、p型不純物がドーピングされた領域224の厚みが、十分でないならば、トランジスタの閾値電圧すなわち、ターンオン電圧は、効率良く増加できない。好ましくは、p型不純物がドーピングされた領域224の厚みは、第2GaNエピタキシャル膜223の厚みの半分未満である。ステップ34で、図7に示すように、誘電体層23が、半導体エピタキシャル層22上に形成される。その後、ステップ35で、誘電体層23が、以下の副ステップに従って、部分的に除去される。図7に示すように、フォトレジスト100は、誘電体層23上に形成される。次に、フォトレジスト100が、リソグラフィ法によって処理され、p型不純物がドーピングされた領域224の上に位置している誘電体層23の一部を被覆する。そして、図8に示すように、フォトレジスト100から露出した誘電体層23が除去される。これにより、p型不純物がドーピングされた領域224の両端に位置している半導体エピタキシャル層22の2つの部分が、誘電体層23から露出される。ステップ36で、ソース電極241およびドレイン電極242図10参照が、それぞれ、以下の副ステップに従って、半導体エピタキシャル層22の2つの部分上に形成される。より詳細には、図9に示すように、図10に示したソース電極241およびドレイン電極242が、フォトレジスト100と半導体エピタキシャル層22の2つの部分との上に金属材料24aを蒸着することによって形成される。その後、フォトレジスト100が除去される。ステップ37で、ゲート電極243が、GaNベースの薄膜トランジスタ2を得るために、誘電体層23の残存部分の上に形成される。より詳細には、図13に示したゲート電極243は、以下の副ステップに従って形成される。図11に示すように、フォトレジスト200が、誘電体層23の残存部分、ソース電極241およびドレイン電極242を被覆するように形成される。リソグラフィ法を使用してフォトレジスト200の一部分を部分的に除去して、誘電体層23の残存部分が部分的に露出される。フォトレジスト200の除去部分は、p型不純物がドーピングされた領域224に合わせている。図12に示すように、金属材料24aが、露出している誘電体層23および残存フォトレジスト200の上に蒸着される。そして、図13に示すように、フォトレジスト200およびフォトレジスト200上の金属材料24aが除去され、ゲート電極243が得られる。好ましくは、本発明の製造方法は、イオン注入のステップステップ33の前に、CF4プラズマ処理によって、開口部226を通して、AlGaNのエピタキシャル膜222にフッ素イオンを取り入れるステップをさらに含む。これにより、トランジスタ2の閾値電圧すなわち、ターンオン電圧は、さらに増加できる。まとめると、本発明のトランジスタ2は、n型GaNベースの半導体材料の中に、直接にp型不純物をイオン注入して製作され、内部pn接合電圧を生み出すことができるpn接合を得て、トランジスタ2の閾値電圧を増加させる。したがって、比較的作製および制御し易い本発明のトランジスタ2は、エンハンスメントモードで操作できる。そのうえ、p型不純物がドーピングされた領域224は、イオン注入によって形成されるので、n型GaNベースの半導体材料上にp型エピタキシャル膜を形成する必要がないn型GaNベースの半導体材料上にp型エピタキシャル膜を形成することは、界面欠陥の問題を引き起こす。そのうえ、本発明のトランジスタ2は、従来の方法によって形成されないので、従来技術のように深く凹んでいるゲートを形成するためのエッチング法による欠陥密度の増加の問題を避けることができる。あるいは、比較的高い閾値電圧がプラズマ処理を使用してさえも達成できないという問題を避けることができる。他方、本発明のトランジスタ2の誘電体層23は、比較的高い誘電率を有するので、トランジスタ2の閾値電圧がさらに増加し、電流漏れが軽減される。したがって、本発明のトランジスタ2は、比較的低い待機電力損失を有し、次世代の高効率で高電圧の駆動および制御回路システムのような電気システムに容易に適用され、エンハンスメントモードのトランジスタとして機能する。本発明が最も実用的で好適な実施形態であると考えられるものに関連して記載されているが、この発明は、開示された実施形態に限らず、最も広い解釈の精神および範囲内ならびに等価な構成に含まれるさまざまな構成をカバーすることを目的とするものと理解される。