"NORフラッシュメモリセルの組と、各々の測定ユニットが、前記NORフラッシュメモリセルの読み込み動作完了までの時間を示す測定信号を生成する測定ユニットの組と、前記測定信号を受け取り、前記NORフラッシュメモリセルの組の前記測定信号の現在分散値を決定して、前記現在分散値が基準分散値に対して閾値量より大きく異なることを示す出力信号を生成する分散アナライザと、を含むNORフラッシュメモリ素子。前記各NORフラッシュメモリセルが、保存された入力値を基準値と比較して、値0または1をとる対応バイナリ出力信号を生成する複数のセンスアンプを含み、前記各測定ユニットが更に、前記センスアンプの各々について前記読み込み動作の完了時間を示す複数の完了時間値を生成する生成手段を含み、前記各測定ユニットが更に、前記複数の完了時間値のいずれが前記バイナリ出力信号の出力値1に対応するかを判定することにより、前記複数の完了時間値から前記測定信号を選択する選択手段を含む、請求項1に記載のNORフラッシュメモリ素子。前記各測定ユニットが更に、前記各センスアンプから出力を受け取り、どのセンスアンプが最初に出力値1を生成するかを判定するデコーダを含み、前記選択手段が更に、前記複数の完了時間値を受け取り、前記デコーダからの信号を用いて前記複数の完了時間値のうち前記バイナリの出力信号の出力値1に対応する1個を選択するマルチプレクサを含む、請求項2に記載のNORフラッシュメモリ素子。前記各測定信号がアナログ電圧である、請求項1に記載のNORフラッシュメモリ素子。前記分散アナライザが更に、前記測定ユニットの組からの前記測定信号の最大電圧に対応する第1の電圧を出力する最大値検知器と、前記測定ユニットの組からの前記測定信号の最小電圧に対応する第2の電圧を出力する最小値検知器と、前記最大電圧および前記最小電圧の差分を前記現在分散値として決定する手段と、を含む、請求項4に記載のNORフラッシュメモリ素子。前記各測定信号が、前記読み込み動作中に選択された電流でコンデンサを帯電させることにより得られたアナログ電圧である、請求項1に記載のNORフラッシュメモリ素子。前記基準分散値が、事前に前記分散アナライザにより決定された前記現在分散値を記録することにより確定される、請求項1に記載のNORフラッシュメモリ素子。前記分散アナライザの前記出力信号に応答して、前記NORフラッシュメモリセルの組に記録されているデータを前記NORフラッシュメモリセルの第2の組に移動させる手段を更に含む、請求項1に記載のNORフラッシュメモリ素子。前記各測定ユニットが、前記NORフラッシュメモリセルの完了時間を、前記読み込み動作に用いるセンスアンプの起動から全出力電圧を生成するまでに要する時間として測定する、請求項1に記載のNORフラッシュメモリ素子。所定の平均値からの前記測定信号の発散に基づいて前記各NORフラッシュメモリセルの信頼レベルを決定する手段を更に含む、請求項1に記載のNORフラッシュメモリ素子。NORフラッシュメモリ素子を動作させる方法であって、NORフラッシュメモリセルの組について測定値の組を生成するステップであって、前記各測定値が読み込み動作における前記NORフラッシュメモリセルの1個についての完了時間を示すステップと、前記測定値の組の分散を解析して、前記NORフラッシュメモリセルの組について現在分散値を決定するステップと、前記現在分散値が基準分散値に対して閾値量より大きく異なることを示す出力信号を生成するステップと、を含む方法。前記各測定値がアナログ電圧として表わされている、請求項11に記載の方法。前記各NORフラッシュメモリセルが、前記読み込み動作中に並列動作する複数のセンスアンプを含み、前記各測定値が、前記NORフラッシュメモリセル内の第1のセンスアンプが全出力電圧を生成する読み込み動作の完了時間である、請求項12に記載の方法。各センスアンプに対して完了時間が決定されると共に、前記全出力電圧を生成する前記NORフラッシュメモリセル内の前記第1のセンスアンプが、前記各センスアンプから出力を受け取るデコーダにより決定される、請求項13に記載の方法。各センスアンプに対して完了時間が決定され、前記各完了時間が入力としてマルチプレクサに渡されると共に、前記全出力電圧を生成する前記NORフラッシュメモリセル内の前記第1のセンスアンプが、前記各センスアンプから出力を受け取ってどの入力を前記分散アナライザに渡すかを前記マルチプレクサに通知するデコーダにより決定される、請求項13に記載の方法。分散の解析が更に、前記測定値の組における最大値を検知するステップと、前記測定値の組における最小値を検知するステップと、前記最大値と前記最小値の差分を前記現在分散値として決定するステップと、を含む、請求項12に記載の方法。前記基準分散値が、事前に現在分散値を記録することにより決定される、請求項11に記載の方法。前記現在分散値が基準分散値に対して閾値量より大きく異なることを示す前記出力信号に応答して、前記NORフラッシュメモリセルの組に記録されているデータをNORフラッシュメモリセルの第2の組に移動させるステップを更に含む、請求項11に記載の方法。所定の平均値からの前記測定値の発散に基づいて前記各NORフラッシュメモリセルの信頼レベルを決定するステップを更に含む、請求項11に記載の方法。所定の平均からの1個以上の前記NORフラッシュメモリセルの測定値の発散を用いてエラーを訂正するステップを更に含む、請求項11に記載の方法。ここに開示する本発明の実施形態は、読み込み動作中にNORフラッシュメモリセルの組の閾値電圧VTの分散を推定することによりNORフラッシュメモリの劣化を早期警告する技術を記述する。そのような早期警告システムにより、例えば、劣化の初期兆候に応答して、損なわれる恐れのあるデータを識別し、次いでフラッシュチップ内の他の場所へ移動できるため、フラッシュメモリの動作寿命の延長が可能になる。特に、直近に書き込まれたデータが最初に読み出される可能性が高いアプリケーションの場合は素子の動作寿命を、aデータの移動に利用可能なスペースが存在し、bこれらのリフレッシュ動作によりデータを再構成する時間が、直近に書き込まれたデータが劣化メカニズムにより損われるまでの時間よりも大幅に短い、という限度まで延長する傾向がある。本発明の一実施形態において、メモリセルの読み込み動作の完了時間TTC値を閾値電圧VTの分散の代替値として用いる。TTCは、フラッシュメモリのセンスアンプの回路における検知の起動から、メモリセルの読み込み動作に使用するセンスアンプにおける全電圧生成までの時間である。本発明のそのような実施形態において、NORフラッシュメモリセル構造の読み込みコントローラは、読み込み動作の完了時間TTCを測定してこのTTCを分散アナライザに報告するTTC測定装置を含む。TTC測定ユニットは、各々のセンスアンプについてTTCを決定する手段を含んでいる。次いで温度計デコーダからの出力を用いてマルチプレクサMUXにより読み込み動作の代表的なTTCが選択される。分散アナライザは、組内の各セル用のTTCデータを取得してTTC値の組の分散を決定する。一実施形態において、TTCの最大値と最小値の差分を分散の測定値として用いる。測定されたTTCの分散は次いで、基準分散値と比較される。測定されたTTCの分散が基準分散値と選択された量よりも大きく異なる場合、メモリの当該ページがかなり劣化したことを示す警告信号が出力される。システム内のより高次の要素が当該警告信号を用いてデータを新規ページに移動して、劣化しつつあるページを不良とマーク付けする、すなわち使用に適していないため、当該ページを廃棄する等の適切な措置をとることができる。一実施形態において、TTCはアナログ電圧として報告され、分散アナライザは、アナログ電圧の最大値と最小値の間の隔たりを当該ページのTTC値の分散の測定値として決定する。代替的な実施形態は、VTの分散に基づいて1回の読み込み動作におけるエラー訂正符号のソフト情報を提供するNORフラッシュメモリの一体化されたシステムを含んでいる。早期警告システムはまた、メモリから読み出されたデータの正確さに対する確率を割り当てる根拠として用いることができる。1回の読み込みで、ソフト情報を読み込みデータに加えることができ、高密度フラッシュメモリの新たな符号化および復号化スキームを可能にする。1回の読み込みとは、ソフト情報の取得が読み込みスループット性能ペナルティ無しで実現できることを意味する。本開示に記述するように一実施形態において早期劣化検知システムにより理想的な分布における全てのセルのVT位置を推定することができるため、各セルからのVTが理想的な分布で平均からのどの程度離れているかに応じて各セルからのデータに信頼レベルを割り当てることができる。先行技術によるNANDフラッシュメモリセル構造20を図1Aに示す。任意の有効にプログラムされたVTレベルを有する他のメモリセルが、問い合わせられているNANDフラッシュメモリセルと直列に配置されている点に注意されたい。注:NORフラッシュメモリの場合は当てはまらない。NAND構造のセルは、a実際のメモリアレイからのトランジスタの左側カラムとして示すセルストリング、およびb基準となるトランジスタの右側カラムとしてのセルストリング、の2個のセルストリングに分けられている。セル構造20は、2本のビット線BLai、BLbiの各々に接続されたビット単位の検証BV回路21a、21bを含んでいる。2本のビット線およびBV回路は、DRAMの開ビット線構造と同様に共通の読み込み/書き込みR/W回路を共有する。R/W回路は、読み込み動作時のフリップフロップ型差動センスアンプ回路22として、およびプログラム/書込み動作時のデータラッチ回路として機能する。図1Aの構造の読み込み動作の選択されたタイミング曲線を、時刻t1、t2およびt3で選択された位置と共に図1Bに示す。簡潔のため、全てのタイミング図および説明は、1ページ内の全セルを並列に読み出すべく完全に一致した読み込み回路を仮定している。これらの回路の不一致は、簡単な較正手順により対処できる。例えば、既知の内容を有する特定のセルを用いた基準読み込みを用いて、メモリアレイ内のセルから続いて読み出す際にセンスアンプの不一致を修正することができる。コンパレータであるセンスアンプ22は通常、再生ループを用いて、図1Aのビット線BLai、BLbiからのパスゲート後段の入力線の小区間に全出力電圧レベルを生成する。図1Aの回路および図1Bの曲線は、NANDフラッシュ読み込みをほぼ忠実に表している。図1Cは、図1Cの先行技術によるNANDフラッシュメモリセル構造の組に対して1.8vでBLai線で1を読み込んだt3に続く選択部分を例示する図であり、典型的タイミング曲線26、および線27、28に囲まれたタイミング曲線の可能な範囲の例を示す。一組のセルに対するBLbi信号はタイミング曲線の同様の分布を示す。後述するNORフラッシュ回路もまた、タイミング曲線の同様の分布を示す。本発明のNANDおよびNORフラッシュメモリの実施形態は、セルの組の完了時間TTCの測定または推定によりセルのページの性能の分散の変化を検知する。曲線の立ち上がり部分のタイミングの分散は、読み込み動作の完了時間TTCの差異となる。フラッシュ読み込み回路は通常、タイミング性能の正常な分散では決して読み込みエラーを生じない、すなわち回路が土嚢で守られているsandbaggedことを保証する特徴を含んでいる点に留意されたい。従って、本発明の本開示は、当業者には余り知られていなかったフラッシュメモリの一態様を明らかにして、この現象を新規アプリケーションに利用する。先行技術によるNORフラッシュメモリセルおよび各々のセンスアンプは、図2Aおよび2Bに基本動作を強調する単純化した模式図で示すように配置されている。カラムデコーダトランジスタだけがNORフラッシュメモリセルおよび検知回路と直列に配置されていることを想起されたい。このため、単一レベルセルSLCまたはマルチレベルセルMLCのいずれにせよ、NORフラッシュセルの読み込みはアナログ/デジタル変換回路と同様に並列に行なうことができ、且つ各セル内でプログラムされるVTは単一クエリーで決定することができるこれは順次クエリーが必要なNANDフラッシュの場合とは異なる。コンパレータCOMP1~3は通常、再生ループを用いて入力線ビット線MAT1~3、REF1~3の小区間に全出力電圧レベルを生成する。回路およびタイミング性能は、単一レベルセルSLCおよびマルチレベルセルMLC読み込みの両方をほぼ忠実に表している。図2A、2Bの先行技術によるマルチレベルセルMLCフラッシュメモリ回路は、図示するように適切な参照比較REF1~3を含むように修正されている。センスアンプ97、98COMP1~3のバンクの並列且つ同時動作を用いる理由は、上で述べたように、カラムデコーダトランジスタだけがNORフラッシュに読み出されているメモリセルと直列であり、読み込み動作中でメモリセルの閾値電圧を決定すべく適切な基準電圧を定義できるからである。本発明によるNORフラッシュの早期検知システムの原理は以下を観察することにより説明できる。1NORフラッシュでは複数のメモリセルが並列に読み出され、当該読み込み動作は同じく適切に定義された時刻信号により起動される。時刻信号は、読み込み動作に関与する全てのセンスアンプの導線を等化して検知を起動する。このため、強いセルと弱いセルとでセンスアンプ線を等化後に異なる仕方で分離し、且つ強いセルと弱いセルとでは検知の起動からセンスアンプの出力において全電圧に上がるまでの完了時間TTCと呼ばれる時間が異なる。2NORフラッシュマトリクス内の全てのメモリセルが名目的には同一であって、各々が閾値電圧VTにプログラムされているため、自身のプログラムされたVTの直上の特定電圧レベルでクエリーされた際に所定の電流レベルを生成し、次いで、i1に定義されたTTCにおける時間的分散は、読み込み動作中のセルのVTの分散の代替値である。iiフラッシュメモリの寿命の開始時点におけるTTCの分散の値を保存し、後の読み込みにおけるTTCの分散と比較して、データ保護アクションを保証する限度を越えてメモリセルが劣化した時点を判定することができる。分散基準値用に選択された値を実際の測定値の代わりに用いることもできる。iii読み込み動作時における全セルのTTCの分散に関する知識を用いて、各々の判定されたメモリセル内容にソフト情報を割り当てることができる。図3に、本発明の一実施形態による早期検知システムを有するNORフラッシュメモリ80の選択された構成要素を示す。本発明のNOR実施形態の分散アナライザ50は本発明のNAND実施形態の分散アナライザと同等であるが、後述するように入力が異なる。分散アナライザ50は、MUX1_OUT...MUXn_OUT信号を生成している状態で示す複数のTTC測定ユニット1201...nから入力を受け取る。本実施形態では4レベルNORフラッシュメモリを仮定しているが、これは制約条件ではない。センスアンプ98は、参照入力値が読み込み動作中のメモリセルMAT1~3のVTを上回ったときのみ、自身の出力OUT1~3を正値フルレールに上げる。従って、3個の完了時間TTC1~3ユニット32A~Cは、完了時間用すなわちVREADがVTを上回る場合の比較のためにだけ自身の出力端の電圧用に有限値を生成する。他のTTCユニットのブロックは、自身の出力をフルレール電圧で飽和させる。この図でメモリセルの内容をバイナリ形式で出力する先行技術による温度計デコーダTD25はまた、分散アナライザ50へ送信されるメモリセル内容の完了時間を表す電圧を適切に選択すべくアナログマルチプレクサMUX23にスクリーニング信号を与える。分散アナライザ50は、読み込み動作で読み出された全てのセルまたは全てのセルの一部の完了時間TTCの値の分散が予め設定された値より大きい場合、劣化警告信号を設定する。図7は、本発明の一実施形態によるマルチプレクサMUX23の設計を例示する図である。MUX23への入力は各TTCユニット32A~Cからの出力TTC1_OUT33A、TTC2_OUT33B、TTC3_OUT33Cである。MUXはこれらの入力の1個を選択して分散アナライザにMUX1_OUT信号として渡す。MUX23はパスゲートのアナログ配列として概念的に記述することができる。しかし、適切なバッファおよび信号調整回路により、3個のTTCユニット32A~Cの1個の出力から電圧レベルを分散アナライザ50の入力端に転送する機能をいくつかの異なる方式で実現可能である。NORフラッシュ読み込み回路の一実施形態において、クエリーされたメモリセルからの信号は、クエリーされたメモリセルが保持可能な異なる内容帯電レベルに対応する基準複製電圧REF1~3と並列に比較される。設計選択に応じて、本図のコンパレータCOMP1~3からのいくつかの出力は値0を、残りのいくつかは値1を示す。ここに、0および1は温度計の目盛りのように現れる。すなわち、例えばOUT2とOUT3における出力0およびOUT1における出力1、または、OUT3における出力0およびOUT1とOUT2における出力1は、可能な出力の2例である。温度計デコーダ25は次いで、この温度計目盛り出力をバイナリ符号に変換する。一実施形態において、出力1を保持するOUT1~3信号の第1の信号が、クエリーされているセルの閾値レベルVTを超える第1の基準レベルを表し、その位置もまた、MUX23へ送信すべく温度計デコーダ25から信号Ss0,s1に符号化される。信号Sは、一実施形態ではメモリセルの内容を読み込む温度計デコーダとして機能する温度計デコーダにより決定される。概念的説明において、但し一切限定的でなく、信号Ss0,s1は、どのTTC1~3信号がMUXにより分散アナライザに報告される完了時間TTCであるかを選択する。TTCユニット32A~Cの一実施形態を図4に示す。これは位相ロックループ回路PLLで用いた電荷ポンプ回路に類似しており、修正処置のためにVCO周波数と基準周波数の間の位相分離が決定される。センスアンプ等化SAEQ信号の立ち上がりからVout各々OUT1~3の立ち上がりまでの時間がコンデンサCoutへの電圧レベルに変換される。標準的なタイミング信号であるアドレス遷移検知ATDおよびENDREADその他同等の信号もまた用いられる。TTCブロックの出力とMUX回路の間でバッファ回路図示せずを用いてもよい。図5は、本発明の一実施形態による分散アナライザ50の選択された機能設計ブロックを例示する図である。分散アナライザ50はアナログ信号処理ブロックである。本実施形態においてその機能は、ページ読み込み動作の複数のTTC測定ユニット120からの出力信号に示すように最長完了時間および最短完了時間の決定を含んでいる。各TTC32A~Cは、アナログ電圧レベルを出力してMUX23へ伝達し、MUX23は次いでその3個の入力のうち1個を選択して分散アナライザ50へ送る。分散アナライザの最小/最大値検知器51は、複数の入力端における複数のTTC測定ユニット120からの最大電圧および最小電圧を決定する。減算器52により全体的な最大値と最小値の差差分が当該ページの分散の基準として決定される。分散アナライザはコンパレータ54を用いて、計算された差分が基準値53を上回るか否かを判定し、適宜警告信号を設定する。基準値は、フラッシュメモリの寿命の開始時点で確定された所定の閾値または初期値である。一実施形態において、記憶システム内のフラッシュチップの動作開始時点において、プログラム命令の後で、読み込み命令が発行されて各々の読み込み動作でVTの将来の分散を比較する基準値を確定する。従って、当該基準値は、分散アナライザに全体的な最大値と最小値の間で初期差分を計算させ、当該初期差分を基準値として保存することにより、製造工程の一部として設定することができる。図6は、本発明の一実施形態による分散アナライザ50内の最大/最小値検知器51で用いる最大電圧検知器51Aの設計を例示する図である。図6に、最大入力電圧を決定するCMOS回路の例を示す。これは勝者総取り回路である。当該回路の出力は、入力レベル間の差異が1mVの正確さまで最大入力電圧に追随する。当該回路における入力端の数は回路の複製により直接増やすことができ、あるいは2個の入力回路を階層木に構成することができる。最小入力電圧に追随するために、挿入された回路をNMOSからPMOSに適切に変更している。読み出された全てのセルからの完了時間に関する情報を分散アナライザが有することに注意すれば、本発明の実施形態用においてソフト情報が必要とされるエラー訂正符号スキームに対応することができる。結果的に生じた完了時間の分散における出発セルの位置から、最終的なバイナリの結果の正確さに適切な確率を割り当てることができる。これら全てが1回の読み込みで済む。本発明について具体例を参照しながら図示および記述してきたが、本発明の範囲は添付の請求項で指定された範囲だけに限定される。"