半導体基板上に形成された半導体突出部と、前記半導体突出部の上下方向に設けられたソース/ドレイン層と、前記半導体突出部の側面にゲート絶縁膜を介して設けられたゲート電極と、前記半導体突出部の側面に設けられ、前記ドレイン層側と前記ソース層側とでポテンシャルの高さが異なるチャネル領域とを備えることを特徴とする半導体装置。前記半導体突出部は、前記ドレイン層側と前記ソース層側とでバンドギャップが互いに異なることを特徴とする請求項1に記載の半導体装置。前記ゲート絶縁膜は、前記ドレイン層側と前記ソース層側とで実効膜厚が互いに異なることを特徴とする請求項1または2に記載の半導体装置。前記ゲート電極は、前記ドレイン層側と前記ソース層側とで仕事関数が互いに異なることを特徴とする請求項1から3のいずれか1項に記載の半導体装置。前記ゲート電極は、前記半導体突出部の上下方向に複数積層されていることを特徴とする請求項4に記載の半導体装置。本発明の一つの実施形態の目的は、トランジスタの電流駆動力増大を図りつつ、オフリーク電流を低減させることが可能な半導体装置を提供することである。実施形態の半導体装置によれば、半導体突出部と、ソース/ドレイン層と、ゲート電極と、チャネル領域とが設けられている。半導体突出部は、半導体基板上に形成されている。ソース/ドレイン層は、前記半導体突出部の上下方向に設けられている。ゲート電極は、前記半導体突出部の側面にゲート絶縁膜を介して設けられている。チャネル領域は、前記半導体突出部の側面に設けられ、前記ソース/ドレイン層と前記半導体突出部との間に形成される空乏層以外の領域において、前記ドレイン層側と前記ソース層側とでポテンシャルの高さが異なっている。以下、実施形態に係る半導体装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。第1実施形態図1aは、第1実施形態に係る半導体装置の概略構成を示す平面図、図1bは、第1実施形態に係る半導体装置の概略構成を示す断面図、図1cは、第1実施形態に係る半導体装置の概略構成のその他の例を示す断面図、図1dは、第1実施形態に係る半導体装置の半導体突出部2の上下方向に沿ったチャネル領域のポテンシャルを示す図である。なお、図1bおよび図1cは、図1aのA-A線で切断した。図1a~図1cにおいて、半導体基板1上には半導体突出部2が形成されている。なお、半導体基板1および半導体突出部2の材料は、Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、InGaAsP、GaP、GaNおよびZnSeなどから選択することができる。また、半導体基板1と半導体突出部2は材料が互いに同一であってもよいし、互いに異なっていてもよい。半導体突出部2の形状は、円柱状であってもよいし、角柱状であってもよい。あるいはフィン状であってもよい。なお、半導体突出部2の形状を円柱とした場合、半導体突出部2に角が形成されないようにでき、電界集中を防止することが可能となることから、トランジスタのオフ電流を低減することができる。また、半導体突出部2の上下方向にはソース層5およびドレイン層6が形成されている。この時、ソース層5を半導体基板1側に形成し、ドレイン層6を半導体突出部2の頂上面側に形成するようにしてもよいし、ドレイン層6を半導体基板1側に形成し、ソース層5を半導体突出部2の頂上面側に形成するようにしてもよい。また、図1bに示すように、例えば、ソース層5を半導体基板1側に形成した場合、半導体突出部2の底面側の一部にソース層5がかかるようにしてもよいし、図1cに示すように、半導体突出部2の底面側の全体にソース層5 ́がかかるようにしてもよい。なお、半導体突出部2の底面側の一部にソース層5がかかるようにした場合、半導体突出部2がソース層5にて半導体基板1と電気的に分離されないようにすることができ、基板バイアス効果を及ぼすことができる。また、半導体突出部2の側面にはゲート絶縁膜4を介してゲート電極7、8が形成されている。ここで、ゲート電極7はソース層5側に配置し、ゲート電極8はドレイン層6側に配置されている。なお、半導体突出部2の形状が円柱状または角柱状の場合、半導体突出部2の周囲を取り囲むようにゲート電極7、8を形成するようにしてもよい。また、半導体突出部2の形状がフィン状の場合、半導体突出部2を両側から挟み込むようにゲート電極7、8を形成するようにしてもよい。また、ゲート電極7、8の材料は、ゲート電極7、8の仕事関数が互いに異なるように選択することができる。そして、ソース層5とドレイン層6の間において、半導体突出部2の側面にはチャネル領域3が設けられている。ここで、図1dに示すように、チャネル領域3は、ソース層5およびドレイン層6と半導体突出部2との間に形成される空乏層以外の領域において、ドレイン層6側とソース層5側とでポテンシャルの高さが異なっている。この時、ソース層5ではドレイン層6側に比べてポテンシャルの高さが高くなるようにすることができる。なお、ソース層5ではドレイン層6側に比べてポテンシャルの高さが高くなるようにするために、ゲート電極7は、ゲート電極8に比べて仕事関数を高くすることができる。例えば、ゲート電極7の材料は、例えば、W、ゲート電極8の材料は、例えば、Alを用いることができる。あるいは、ゲート電極7の材料は、例えば、TaN、RuおよびTiAlNなどから選択するようにしてもよいし、ゲート電極8の材料は、例えば、HfN、NiSi、Mo、TiNなどから選択するようにしてもよい。また、ゲート電極7、8の材料として、n型多結晶シリコンとp型多結晶シリコンとを組み合わせて用いるようにしてもよいし、n型多結晶シリコンまたはp型多結晶シリコンの不純物濃度を変化させた構成を用いるようにしてもよい。また、ゲート絶縁膜4の材料は、例えば、SiO2、HfO、HfSiO、HfSiON、HfAlO、HfAlSiONおよびLa2O3などから選択することができる。また、チャネル領域3の不純物濃度のばらつきに起因する電界効果トランジスタの電気的特性のばらつきや移動度の低下を抑制するために、チャネル領域3の不純物濃度を低減し、チャネル領域3を完全空乏化することが好ましい。ここで、半導体突出部2の上下方向にソース層5およびドレイン層6を形成し、半導体突出部2を取り囲むようにゲート電極7、8を配置することにより、半導体基板1側でパンチスルーが起きるのを防止しつつ、チャネル領域3のポテンシャル制御性を向上させることができ、短チャネル効果低減と電流駆動力増大の両立を図ることができる。また、ソース層5ではドレイン層6側に比べてポテンシャルの高さを高くすることにより、短チャネル効果を抑制しつつ、実効的なゲート長を短くすることが可能となり、オフリーク電流の増大を抑制しつつ、電流駆動力増大を図ることが可能となる。なお、上述した実施形態では、ドレイン層6側とソース層5側とでチャネル領域3のポテンシャルの高さを異ならせるために、ゲート電極7、8の仕事関数を互いに異ならせる方法について説明したが、ドレイン層6側とソース層5側とでゲート絶縁膜4の実効膜厚を互いに異ならせるようにしてもよい。この場合、ゲート電極7、8の仕事関数は互いに異なっていてもよいし、互いに同一であってもよい。また、ドレイン層6側とソース層5側とでゲート絶縁膜4の実効膜厚を異ならせる方法としては、ゲート絶縁膜4の膜厚を互いに異ならせるようにしてもよいし、ゲート絶縁膜4の材料を互いに異ならせるようにしてもよい。第2実施形態図2a~図8aは、第2実施形態に係る半導体装置の製造方法を示す平面図、図2b~図8bは、第2実施形態に係る半導体装置の製造方法を示す断面図である。なお、図2b~図8bは、図2a~図8aのA-A線でそれぞれ切断した。図2aおよび図2bにおいて、CVDなどの方法にて半導体基板1上の全面にキャップ絶縁膜M1を成膜する。そして、フォトリソグラフィ技術およびエッチング技術を用いることにより、半導体基板1上のキャップ絶縁膜M1を円盤状にパターニングする。なお、キャップ絶縁膜M1の材料は、例えば、SiO2またはSiNを用いることができる。そして、キャップ絶縁膜M1をマスクとして半導体基板1の表面をエッチングすることにより、半導体基板1上に半導体突出部2を形成する。次に、図3aおよび図3bに示すように、CVDまたは熱酸化などの方法を用いることにより、半導体突出部2の側面にゲート絶縁膜4を形成する。次に、図4aおよび図4bに示すように、半導体基板1および半導体突出部2にイオン注入P1を行うことにより、半導体基板1側の半導体突出部2の周囲にソース層5を形成するとともに、半導体突出部2の頂上面側にドレイン層6を形成する。なお、イオン注入P1の注入エネルギーは、半導体突出部2を貫通しないように設定することができる。また、イオン注入P1後に半導体突出部2の熱処理を行うことにより、半導体突出部2の周囲に形成されたソース層5を半導体突出部2の中心方向に張り出させるようにしてもよい。次に、図5aおよび図5bに示すように、CVDなどの方法を用いることにより、半導体突出部2が埋め込まれるようにゲート電極7を半導体基板1上に形成する。そして、CMPなどの方法にてキャップ絶縁膜M1が露出するまでゲート電極7を平坦化する。この時、キャップ絶縁膜M1はCMPのストッパ膜として用いることができる。次に、図6aおよび図6bに示すように、ゲート電極7のエッチバックを行うことにより、ゲート電極7の上部を除去し、半導体突出部2の上部のゲート絶縁膜4を露出させる。次に、図7aおよび図7bに示すように、CVDなどの方法を用いることにより、半導体突出部2の上部が埋め込まれるようにゲート電極8をゲート電極7上に形成する。そして、CMPなどの方法にてキャップ絶縁膜M1が露出するまでゲート電極8を平坦化する。この時、キャップ絶縁膜M1はCMPのストッパ膜として用いることができる。次に、図8aおよび図8bに示すように、ゲート電極8のエッチバックを行うことにより、ゲート電極8の上部を除去し、ドレイン層6の側面のゲート絶縁膜4を露出させる。ここで、半導体突出部2の上下方向にソース層5およびドレイン層6を形成することにより、ゲート電極7上にゲート電極8を積層することでドレイン層6側とソース層5側とでチャネル領域3のポテンシャルの高さを異ならせることができる。このため、ゲート電極7、8のマスク加工工程の増大を抑制しつつ、DWFDoubleWorkFunction型トランジスタを製造することができる。第3実施形態図9a~図13aは、第3実施形態に係る半導体装置の製造方法を示す平面図、図9b~図13bは、第3実施形態に係る半導体装置の製造方法を示す断面図である。なお、図9b~図13bは、図9a~図13aのA-A線でそれぞれ切断した。図9aおよび図9bにおいて、図3の工程後、CVDなどの方法を用いることにより、半導体突出部2が埋め込まれるようにゲート電極7を半導体基板1上に形成する。次に、図10aおよび図10bに示すように、ゲート電極7のエッチバックを行うことにより、半導体突出部2の下部の側面にゲート電極7を残したまま、それ以外のゲート電極7を除去し、半導体突出部2の上部のゲート絶縁膜4を露出させる。次に、図11aおよび図11bに示すように、CVDなどの方法を用いることにより、半導体突出部2の上部およびゲート電極7が埋め込まれるようにゲート電極8を半導体基板1上に形成する。次に、図12aおよび図12bに示すように、ゲート電極8のエッチバックを行うことにより、半導体突出部2の上部の側面にゲート電極8を残したまま、それ以外のゲート電極8を除去し、半導体突出部2の上部のゲート絶縁膜4を露出させる。次に、図13aおよび図13bに示すように、半導体基板1および半導体突出部2にイオン注入P2を行うことにより、半導体基板1側の半導体突出部2の周囲にソース層5を形成するとともに、半導体突出部2の頂上面側にドレイン層6を形成する。第4実施形態図14aは、第4実施形態に係る半導体装置の概略構成を示す平面図、図14bは、第4実施形態に係る半導体装置の概略構成を示す断面図、図14cは、第4実施形態に係る半導体装置の概略構成のその他の例を示す断面図である。なお、図14bおよび図14cは、図14aのA-A線で切断した。図14a~図14cにおいて、この半導体装置では、図1bおよび図1cの半導体突出部2の代わりに半導体突出部2a、2bが設けられている。そして、半導体突出部2aは半導体基板1上に形成され、半導体突出部2bは半導体突出部2a上に形成されている。ここで、半導体突出部2a、2bは、バンドギャップが互いに異なるように構成することができる。半導体突出部2a、2bの材料は、例えば、Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、InGaAsP、GaP、GaNおよびZnSeなどから選択することができる。この時、半導体突出部2a、2bのバンドギャップが互いに異なるように構成するために、半導体突出部2a、2bの材料を互いに異ならせるようにしてもよいし、半導体突出部2a、2bの構造を互いに異ならせるようにしてもよい。半導体突出部2a、2bの構造としては、例えば、単結晶、多結晶およびアモルファルを挙げることができる。そして、半導体突出部2a、2bの側面にはチャネル領域3a、3bがそれぞれ設けられている。この時、チャネル領域3aではチャネル領域3bに比べてポテンシャルの高さが高くなるようにすることができる。なお、チャネル領域3aではチャネル領域3bに比べてポテンシャルの高さが高くなるようにするために、半導体突出部2aは、半導体突出部2bに比べてバンドギャップを広くすることができる。ここで、半導体突出部2a、2bは、バンドギャップが互いに異なるように構成することにより、短チャネル効果を抑制しつつ、実効的なゲート長を短くすることが可能となり、オフリーク電流の増大を抑制しつつ、電流駆動力増大を図ることが可能となる。第5実施形態図15a~図20aは、第5実施形態に係る半導体装置の製造方法を示す平面図、図15b~図20bは、第5実施形態に係る半導体装置の製造方法を示す断面図である。なお、図15b~図20bは、図15a~図20aのA-A線でそれぞれ切断した。図15aおよび図15bにおいて、CVDまたは熱酸化などの方法を用いることにより、半導体基板1上に絶縁膜9を形成する。そして、CVDなどの方法を用いることにより、半導体基板1上にゲート電極7を形成する。次に、図16aおよび図16bに示すように、CVDなどの方法を用いることにより、ゲート電極7上にゲート電極8を形成する。次に、図17aおよび図17bに示すように、CVDなどの方法を用いることにより、ゲート電極8上に絶縁膜10を形成する。そして、フォトリソグラフィ技術およびエッチング技術を用いることにより、絶縁膜9、10およびゲート電極7、8に開口部K1を形成し、開口部K1を通して半導体基板1の表面を露出させる。次に、図18aおよび図18bに示すように、CVDまたは熱酸化などの方法を用いることにより、ゲート電極7、8の側面にゲート絶縁膜4を形成する。次に、図19aおよび図19bに示すように、CVDなどの方法を用いることにより、開口部K1内に半導体突出部11を埋め込み、半導体基板1上に半導体突出部11を形成する。なお、半導体突出部11は、例えば、アモルファス半導体を用いることができる。次に、図20aおよび図20bに示すように、半導体突出部11の熱処理を行うことにより、半導体突出部11の構造を変化させ、半導体突出部2a、2bを半導体基板1上に形成する。なお、半導体突出部2aは単結晶半導体、半導体突出部2bは多結晶半導体を用いることができる。ここで、半導体突出部2a、2bの上下方向にソース層5およびドレイン層6を形成することにより、半導体突出部2a上に半導体突出部2bを積層することでチャネル領域3a、3bのポテンシャルの高さを互いに異ならせることができる。このため、半導体突出部2a、2bのマスク加工工程の増大を抑制しつつ、DWFDoubleWorkFunction型トランジスタを製造することができる。第6実施形態図21aは、第6実施形態に係る半導体装置の概略構成を示す平面図、図21bは、第4実施形態に係る半導体装置の概略構成を示す断面図である。なお、図21bは、図21aのA-A線で切断した。図21aおよび図21bにおいて、半導体突出部2の側壁にはゲート絶縁膜4を介してゲート電極G1~G4が形成されている。ここで、ゲート電極G1~G4は、層間絶縁膜H1~H4を介して順次積層されている。この時、各ゲート電極G1~G4は、図1bのゲート電極7、8にて構成することができる。なお、半導体突出部2には、各層間絶縁膜H1~H3の高さ方向に位置に対応して拡散層F1~F3が形成されている。なお、拡散層F1~F3を半導体突出部2に形成しないようにしてもよい。ここで、半導体突出部2の上下方向にソース層5およびドレイン層6を形成することにより、ゲート電極G1~G4を積層することで複数のトランジスタを1個分の半導体突出部2に形成することが可能となる。このため、レイアウト面積の増大を抑制しつつ、複数のトランジスタを集積化することが可能となるとともに、短チャネル効果低減と電流駆動力増大の両立を図ることができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。