"半導体基板と、前記半導体基板の上方に形成され、抵抗状態の変化によってデータを記憶し、電流によってデータを書き換え可能な複数の磁気トンネル接合素子と、前記半導体基板に形成され、前記磁気トンネル接合素子に対応して設けられ、該対応する磁気トンネル接合素子に電流を流すときに導通状態となる複数のセルトランジスタと、前記セルトランジスタに含まれ、前記セルトランジスタの導通状態を制御する複数のゲート電極と、前記セルトランジスタが形成され、前記ゲート電極に対して90-atan1/3の角度で交差する方向に延伸している複数のアクティブエリアとを備えた半導体記憶装置。前記ゲート電極の延伸方向を第1の方向とし、前記1の方向に対してほぼ直交する方向を第2の方向とした場合、前記第2の方向における前記ワード線の幅または互いに隣接するワード線間の間隔は、前記第1の方向における前記アクティブエリアの幅または互いに隣接するアクティブエリア間の間隔の3/2倍または2/3倍であることを特徴とする請求項1に記載の半導体記憶装置。前記ゲート電極の延伸方向を第1の方向とし、前記1の方向に対してほぼ直交する方向を第2の方向とした場合、前記MTJ素子は、前記第1方向および前記第2の方向に等間隔で配置されていることを特徴とする請求項1または請求項2に記載の半導体記憶装置。複数の前記アクティブエリアは、該アクティブエリアの延伸方向において2つの前記トランジスタごとに分離されていることを特徴とする請求項1から請求項3のいずれかに記載の半導体記憶装置。半導体基板と、前記半導体基板の上方に形成され、抵抗状態の変化によってデータを記憶し、電流によってデータを書き換え可能な複数の磁気トンネル接合素子と、前記半導体基板に形成され、前記磁気トンネル接合素子に対応して設けられ、該対応する磁気トンネル接合素子に電流を流すときに導通状態となる複数のセルトランジスタと、前記セルトランジスタに含まれ、前記セルトランジスタの導通状態を制御する複数のゲート電極と、前記セルトランジスタが形成され、前記ゲート電極に対して90-atan1/2の角度で交差する方向に延伸している複数のアクティブエリアとを備えた半導体記憶装置。前記ゲート電極の延伸方向を第1の方向とし、前記1の方向に対してほぼ直交する方向を第2の方向とした場合、前記第2の方向における前記ワード線の幅または互いに隣接するワード線間の間隔は、前記第1の方向における前記アクティブエリアの幅または互いに隣接するアクティブエリア間の間隔の1/2倍または2倍であることを特徴とする請求項5に記載の半導体記憶装置。前記ゲート電極の延伸方向を第1の方向とし、前記1の方向に対してほぼ直交する方向を第2の方向とした場合、前記MTJ素子は、前記第1方向および前記第2の方向に等間隔で配置されていることを特徴とする請求項6に記載の半導体記憶装置。複数の前記アクティブエリアは、該アクティブエリアの延伸方向において連続して延伸していることを特徴とする請求項6または請求項7に記載の半導体記憶装置。MTJ素子の形状およびサイズのばらつきを抑制し、かつ、MTJ素子を製造し易い半導体記憶装置を提供する。本実施形態による半導体記憶装置は、半導体基板を備える。複数の磁気トンネル接合素子は、半導体基板の上方に形成され、抵抗状態の変化によってデータを記憶し、電流によってデータを書き換え可能である。複数のセルトランジスタは、半導体基板に形成され、磁気トンネル接合素子に対応して設けられ、該対応する磁気トンネル接合素子に電流を流すときに導通状態となる。複数のゲート電極は、セルトランジスタに含まれ、セルトランジスタの導通状態を制御する。複数のアクティブエリアは、セルトランジスタが形成され、前記ゲート電極に対して90-atan1/3の角度で交差する方向に延伸している。以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。第1の実施形態図1は、第1の実施形態に従ったMARMの構成を示すブロック図である。メモリセルアレイ11内には、複数のメモリセルMCがマトリクス状に二次元配置されている。各メモリセルMCは、MTJ素子およびセルトランジスタを含む。MTJ素子は、抵抗状態の変化によってデータを記憶し、電流によってデータを書き換え可能な磁気トンネル接合素子である。セルトランジスタは、MTJ素子に対応して設けられ、該対応するMTJ素子に電流を流すときに導通状態となるように構成されている。複数のワード線WLはロウ方向に、複数のビット線BLはカラム方向にそれぞれ互いに交差するように配線されている。隣接する2つのビット線BLは対を成しており、メモリセルMCは、ワード線WLとビット線対例えば、第1のビット線BL1、第2のビット線BL2との交点に対応して設けられている。各メモリセルMCのMTJ素子およびセルトランジスタは、ビット線対の間例えば、BL1とBL2との間に直列に接続されている。また、セルトランジスタCTのゲートはワード線WLに接続されている。メモリセルアレイ11のビット線方向の両側には、センスアンプ12およびライトドライバ22が配置されている。センスアンプ12は、ビット線BLに接続されており、選択ワード線WLに接続されたメモリセルMCに流れる電流を検知することによって、メモリセルに格納されたデータを読み出す。ライトドライバ22は、ビット線BLに接続されており、選択ワード線WLに接続されたメモリセルMCに電流を流すことによってデータを書き込む。メモリセルアレイ11のワード線方向の両側には、ロウデコーダ13およびワード線ドライバ21がそれぞれ配置されている。ワード線ドライバ21は、ワード線に接続されており、データ読出しまたはデータ書込みの際に選択ワード線WLに電圧を印加するように構成されている。センスアンプ12またはライトドライバ22と外部入出力端子I/Oとの間のデータの授受は、データバス14及びI/Oバッファ15を介して行われる。コントローラ16には、各種の外部制御信号、例えば、チップイネーブル信号/CE、アドレスラッチイネーブル信号ALE、コマンドラッチイネーブル信号CLE、書き込みイネーブル信号/WE、及び読み出しイネーブル信号/REなどが入力される。コントローラ16は、これらの制御信号に基づいて、入出力端子I/Oから供給されるアドレスAddとコマンドComとを識別する。そして、コントローラ16は、アドレスAddを、アドレスレジスタ17を介してロウデコーダ13及びカラムデコーダ18に転送する。また、コントローラ16は、コマンドComをデコードする。センスアンプ12は、カラムデコーダ18によってデコードされたカラムアドレスに従って、ビット線に電圧を印加することができるように構成されている。ワード線ドライバ21は、ロウデコーダ13によってデコードされたロウアドレスに従って、選択ワード線WLに電圧を印加することができるように構成されている。コントローラ16は、外部制御信号とコマンドに従って、データ読み出し、データ書き込み及び消去の各シーケンス制御を行う。内部電圧発生回路19は、各動作に必要な内部電圧例えば、電源電圧より昇圧された電圧を発生するために設けられている。この内部電圧発生回路19も、コントローラ16により制御され、昇圧動作を行い必要な電圧を発生する。図2は、本実施形態によるメモリセルMCの書込み動作を示す説明図である。本実施形態によるメモリセルMCのMTJ素子はビット線BL1側に接続されており、セルトランジスタCTはビット線BL2側に接続されている。TMRtunnelingmagnetoresistive効果を利用したMTJ素子は、2枚の強磁性層F,Pとこれらに挟まれた非磁性層トンネル絶縁膜Bとからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。MTJ素子は、2枚の強磁性層F,Pの磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。例えば、低抵抗状態をデータ0と定義し、高抵抗状態をデータ1と定義すれば、MTJ素子に1ビットデータを記録することができる。もちろん、低抵抗状態をデータ1と定義し、高抵抗状態をデータ0と定義してもよい。例えば、MTJ素子は、固定層ピン層P、トンネルバリア層B、記録層フリー層Fを順次積層して構成される。ピン層Pおよびフリー層Fは、強磁性体で構成されており、トンネルバリア層Bは、絶縁膜例えば、Al2O3,MgOからなる。ピン層Pは、磁化配列の向きが固定されている層であり、フリー層Fは、磁化配列の向きが可変であり、その磁化の向きによってデータを記憶する。書込み時に矢印A1の向きに電流を流すと、ピン層Pの磁化の向きに対してフリー層Fのそれがアンチパラレル状態AP状態となり、高抵抗状態データ1となる。書込み時に矢印A2の向きに電流を流すと、ピン層Pとフリー層Fとのそれぞれの磁化の向きがパラレル状態P状態となり、低抵抗状態データ0となる。このように、TMJ素子は、電流を流す方向によって異なるデータを書き込むことができる。図3は、第1の実施形態によるMRAMの平面レイアウト図である。図4は、図3の4-4線アクティブエリアAAに沿った断面図である。図5は、図3の5-5線ロウ方向に沿った断面図である。図3に示すように、ゲート電極GCの延伸方向をロウ方向第1の方向とし、ロウ方向に対してほぼ直交する方向をカラム方向第2の方向とする。ビット線BLは、カラム方向に延伸している。図4および図5に示すように、本実施形態によるMRAMは、半導体基板10上に形成されている。半導体基板10にアクティブエリアAAおよび素子分離領域STIShallowTrenchIsolationが交互に形成されている。アクティブエリアAAには、セルトランジスタCTが形成されている。図4に示すように、セルトランジスタCTは、半導体基板10に埋め込まれたゲート電極GCを含み、ゲート電極GCの両側にN型のソース拡散層Sおよびドレイン拡散層Dを備えている。尚、ゲート電極GCは、半導体基板10および配線M1,M2から絶縁分離されている。同一のアクティブエリアAAには2つのセルトランジスタCTが形成されており、これらの2つのセルトランジスタCTは、ソースまたはドレインを共有している。ここでは、2つのセルトランジスタCTは、ソースを共有しているものとする。セルトランジスタCTの共通ソースSは、コンタクトプラグCBを介して第1のメタル配線層によって形成された第1の配線M1に接続されている。第1の配線M1は、ビット線BL2またはソース線に接続されている。セルトランジスタCTのドレインDは、ビアコンタクトV0を介してMTJ素子の下端例えば、ピン層に電気的に接続されている。MTJ素子の上端例えば、フリー層は、上部電極UEに接続されている。そして、図5に示すように、ロウ方向において、互いに隣接する2つのMTJ素子の上端は、共通の上部電極UEに接続されており、その上部電極UEは、第2のメタル配線層によって形成された第2の配線M2に接続されている。第2の配線M2は、ビット線BL1に接続されている。ILDInterLayerDielectricは、各配線間を絶縁するための層間絶縁膜である。図3において、ゲート電極GCとアクティブエリアAAとの交点にセルトランジスタCTが設けられている。1つのアクティブエリアAAに対して2つのセルトランジスタCTが設けられている。MTJ素子は、平面レイアウトにおいて、コンタクトプラグCBと上部電極UEとの間のビアコンタクトV0上に設けられている。2つのMTJ素子がアクティブエリアAAの両端に重複するように形成されており、それぞれが対応するセルトランジスタCTを介して共通ソースSに接続されている。1つのMTJ素子と1つのセルトランジスタCTがメモリセルMCを構成している。即ち、アクティブエリアAAは、その延伸方向において、2つのセルトランジスタCTごとメモリセルMCごとに分離されており、2つずつメモリセルMCが各アクティブエリアAAに設けられている。図3に示すように、1つのメモリセルMCは、略L字型に形成されている。尚、本実施形態によるMRAMのユニットセルUCのサイズは、6F23F×2Fと非常に小さい。従って、本実施形態によるMRAMは、DRAMの代替として用いることができる。また、MRAMは不揮発性メモリであるので、EEPROMとしても用いることができる。ここで、Fは、リソグラフィ技術およびエッチング技術を用いた最小加工寸法である。データ書込みまたは読出し動作では、或るメモリセルMCを選択するために、そのメモリセルMCに対応するゲート電極GCワード線WLを駆動させる。これにより、そのワード線WLに接続されロウ方向に配列された複数のセルトランジスタCTが導通状態になる。そして、或るカラムのビット線対BL1、BL2に電圧差を与えることによって、選択ワード線WLと選択ビット線対BL1、BL2との交点に対応するメモリセルMCが選択され、その選択メモリセルMCのMTJ素子にセルトランジスタCTを介して電流を流すことができる。図6は、アクティブエリアAAおよびゲート電極GCワード線WLを示した平面図である。本実施形態によるアクティブエリアAAは、ゲート電極GCに対して90-atan1/3の角度で交差する方向に延伸している。即ち、アクティブエリアAAは、ロウ方向に対して約71.565度の角度で傾斜する。あるいは、アクティブエリアAAは、カラム方向に対して約18.435度の角度で傾斜する。また、本実施形態では、カラム方向におけるゲート電極GCワード線WLの幅または互いに隣接するゲート電極GCワード線WL間の間隔は、ロウ方向におけるアクティブエリアAAの幅または互いに隣接するアクティブエリアAA間の間隔の3/2倍または2/3倍である。例えば、カラム方向におけるゲート電極GCの幅または互いに隣接する2つのゲート電極GC間の間隔は、約34.8nmである。アクティブエリアAAの幅または互いに隣接するアクティブエリアAA間の間隔は、約21.923nmである。アクティブエリアAAは、カラム方向に対してatan1/3度約18.435度の角度で傾斜している。従って、ロウ方向におけるアクティブエリアAAの幅または互いに隣接するアクティブエリアAA間の間隔は、約23.2nmとなる。従って、この場合、カラム方向におけるゲート電極GCの幅または互いに隣接するゲート電極GC間の間隔は、ロウ方向におけるアクティブエリアAAの幅または互いに隣接するアクティブエリアAA間の間隔の3/2倍である。ビット線BLのピッチは、アクティブエリアAAのピッチの1.5倍に従うので、ビット線BLカラムのピッチとワード線WLロウのピッチとの比率が1:1となる。一方、アクティブエリアAAのラインアンドスペースとゲート電極GCワード線WLのラインアンドスペースとの比率が2:3となる。このようにアクティブエリアAAをロウ方向から90-atan1/3の角度で傾斜させ、かつ、アクティブエリアAAとゲート電極GCワード線WLとのピッチの比率を2:3とすることによって、図3に示すように、MTJ素子は、カラム方向およびロウ方向に等間隔等ピッチで配置され得る。上記の具体例では、カラム方向またはロウ方向に隣接するMTJ素子間の間隔は、約69.6nmである。このように、MTJ素子が、平面レイアウトにおいてカラム方向およびロウ方向に等間隔で配置されることによって、MRAMの製造工程において、MTJ素子の形状およびサイズのばらつきプロセスばらつきを抑制することができる。また、MTJ素子がカラム方向およびロウ方向に等間隔で配置されることによって、沈設するMTJ素子間の間隔が狭くなっても、MRAMの製造工程において、リソグラフィ技術およびエッチング技術を用いてMTJ素子を容易に加工することができる。さらに、MTJ素子は、該MTJ素子の複数のロウおよび複数のカラムの全交点に対応して設けられている。従って、MTJ素子のエッチング加工時に、ロウ方向およびカラム方向に形成された複数の側壁をマスクとして用いてMTJ素子を形成してもよい。これにより、リソグラフィ技術を用いること無く、MTJ素子を形成することができる。その結果、MRAMの製造工程が短縮される。また、側壁は、最小加工寸法Fよりも狭くすることができる。従って、この側壁マスク加工技術を用いることによって、MTJ素子をさらに微細化することができる。第2の実施形態図7は、第2の実施形態によるMRAMの平面レイアウト図である。図8は、図7の8-8線アクティブエリアAAに沿った断面図である。図9は、図7の9-9線ロウ方向に沿った断面図である。第2の実施形態では、アクティブエリアAAが延伸方向において分離されておらず、連続して延伸している。アクティブエリアAAは、ロウ方向に対して90-atan1/2度約63.435度の角度で交差する方向に延伸している。また、第2の実施形態では、カラム方向におけるゲート電極GCワード線WLの幅または互いに隣接するゲート電極GCワード線WL間の間隔は、ロウ方向におけるアクティブエリアAAの幅または互いに隣接するアクティブエリアAA間の間隔の1/2倍または2倍である。以下、第2の実施形態をより詳細に説明する。図8および図9に示すように、第2の実施形態によるMRAMも、半導体基板10上に形成されている。半導体基板10にアクティブエリアAAおよび素子分離領域STIが交互に形成されている。アクティブエリアAAには、セルトランジスタCTが形成されている。図8に示すように、セルトランジスタCTは、半導体基板10に埋め込まれたゲート電極GCを含み、ゲート電極GCの両側にN型のソース拡散層Sおよびドレイン拡散層Dを備えている。尚、ゲート電極GCは、半導体基板10および配線M1,M2から絶縁分離されている。同一のアクティブエリアAAには複数のセルトランジスタCTが連続的に形成されている。図8に示すように、ダミーゲート電極DGCが、ソースまたはドレインを共有する2つのセルトランジスタCTの両端に設けられており、実質的に他のセルトランジスタCTから分離している。従って、第2の実施形態では、アクティブエリアAAは、その延伸方向において連続しているものの、ダミーゲート電極DGCによって2つのセルトランジスタCTごとに分離されている。これにより、図8に示すソースSを共有し互いに隣接する2つのセルトランジスタCTは、図4に示す2つのセルトランジスタCTと同様の機能を有する。セルトランジスタCTの共通ソースSは、コンタクトプラグCBを介して、カラム方向に延伸する第1の配線M1に接続されている。第1の配線M1は、ビット線BL2またはソース線に接続されている。セルトランジスタCTのドレインDは、ビアコンタクトV0を介してMTJ素子の下端例えば、ピン層に電気的に接続されている。MTJ素子の上端例えば、フリー層は、第2の配線M2に接続されている。そして、図7に示すように、カラム方向に配列された複数のMTJ素子の上端は、共通の第2の配線M2によって互いに電気的に接続されている。第2の配線M2は、ビット線BL1に接続されている。ここで、図7に示すように、第1の配線M1および第2の配線M2は、平面レイアウトにおいて重複しておらず、ロウ方向に交互に設けられ、カラム方向に延伸している。第1の配線M1は、カラム方向に配列されソースSに接続された複数のコンタクトプラグCBをビット線BL2ソース線に接続する。第2の配線M2は、カラム方向に配列された複数のMTJ素子の上端をビット線BL1に接続する。第2の実施形態では、上部電極UEは設けられていない。従って、MRAMの製造工程を短縮することができる。図9に示すように、ビアコンタクトV0は、対応するアクティブエリアAAに電気的に接続されているものの、アクティブエリアAAからSTIの領域へずれている。MTJ素子も、平面レイアウトにおいて、ビアコンタクトV0に適合するようにアクティブエリアAAからSTIの領域へずれている。即ち、ビアコンタクトV0およびMTJ素子は、アクティブエリアAAに対してオフセットを有する。このオフセットによって、複数のMTJ素子は、カラム方向に直線状に配列させることができる。図7において、ゲート電極GCとアクティブエリアAAとの交点にセルトランジスタCTが設けられている。1つのアクティブエリアAAにおいて隣接する2つのダミーゲート電極DGC間に2つのセルトランジスタCTが設けられている。MTJ素子は、平面レイアウトにおいて、第2の配線M2およびビアコンタクトV0に重複するように設けられている。2つのMTJ素子が、それぞれに対応するセルトランジスタCTを介して共通ソースSに接続されている。1つのMTJ素子と1つのセルトランジスタCTがメモリセルMCを構成している。即ち、1つのアクティブエリアAAにおいて隣接する2つのダミーゲート電極DGC間に2つずつメモリセルMCが設けられている。従って、図3に示すように、1つのメモリセルMCは、略L字型に形成されている。尚、本実施形態によるMRAMのユニットセルUCのサイズは、6F23F×2Fと非常に小さい。従って、第2の実施形態によるMRAMも、DRAMの代替として用いることができる。第2の実施形態におけるデータ書込みまたはデータ読出し動作は、第1の実施形態におけるそれらと同様であるので、ここではその説明を省略する。図10は、第2の実施形態によるMRAMのアクティブエリアAAおよびゲート電極GCワード線WLを示した平面図である。第2の実施形態によるアクティブエリアAAは、ゲート電極GCに対して90-atan1/2の角度で交差する方向に延伸している。即ち、アクティブエリアAAは、ロウ方向に対して約63.435度の角度で傾斜する。あるいは、アクティブエリアAAは、カラム方向に対して約26.565度の角度で傾斜する。尚、アクティブエリアAAは、その延伸方向において連続している。また、第2の実施形態では、カラム方向におけるゲート電極GCワード線WLの幅または互いに隣接するゲート電極GCワード線WL間の間隔は、ロウ方向におけるアクティブエリアAAの幅または互いに隣接するアクティブエリアAA間の間隔の2倍または1/2倍である。例えば、カラム方向におけるゲート電極GCの幅または互いに隣接する2つのゲート電極GC間の間隔は、約23.2nmである。アクティブエリアAAの幅または互いに隣接するアクティブエリアAA間の間隔は、約31.1nmである。アクティブエリアAAは、カラム方向に対してatan1/2度約26.565度の角度で傾斜している。従って、ロウ方向におけるアクティブエリアAAの幅または互いに隣接するアクティブエリアAA間の間隔は、約34.8nmとなる。従って、この場合、カラム方向におけるゲート電極GCの幅または互いに隣接するゲート電極GC間の間隔は、ロウ方向におけるアクティブエリアAAの幅または互いに隣接するアクティブエリアAA間の間隔の2/3倍である。ビット線BLのピッチは、アクティブエリアAAのピッチに従うので、ビット線BLカラムのピッチとワード線WLロウのピッチとの比率が3:2となる。さらに換言すると、アクティブエリアAAまたはビット線BLのラインアンドスペースとゲート電極GCワード線WLのラインアンドスペースとの比率が3:2となる。このようにアクティブエリアAAをロウ方向から90-atan1/2の角度で傾斜させ、かつ、アクティブエリアAAまたはビット線BLとゲート電極GCワード線WLとのピッチの比率を3:2とすることによって、図7に示すように、MTJ素子は、カラム方向およびロウ方向に等間隔等ピッチで配置され得る。上記の具体例では、カラム方向またはロウ方向に隣接すMTJ素子間の間隔は、約69.6nmである。このように、MTJ素子が、平面レイアウトにおいてカラム方向およびロウ方向に等間隔で配置され得る。さらに、第2の実施形態においても、MTJ素子が複数のロウおよび複数のカラムの全交点に対応して設けられている。従って、第2の実施形態は、第1の実施形態と同様の効果を得ることができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。"