a表面に複数の突起電極が配置された半導体チップと、b前記複数の突起電極に対応した複数の端子が配置された第1表面と、前記第1表面とは反対側の第1裏面とを有し、前記第1表面に前記半導体チップが実装され、前記複数の突起電極と前記複数の端子とが、それぞれ、電気的に接続された基板と、c前記半導体チップと前記基板との間に充填された封止樹脂と、を備え、前記基板は、b1前記複数の端子のうち、前記基板の第1領域に配置された複数の第1端子と、b2前記第1領域よりも内側の第2領域に配置された複数の第1スルーホールと、を有し、前記複数の第1スルーホールのそれぞれは、前記基板の前記第1表面から前記第1裏面にかけて貫通しており、前記第1表面において、前記複数の第1スルーホールの一部は、前記複数の第1端子の一部と電気的に接続されており、前記複数の第1スルーホール上には、平面視において重なる前記複数の突起電極は配置されていないことを特徴とする半導体装置。請求項1に記載の半導体装置であって、平面視において、前記基板の前記第2領域と重なる前記半導体チップの表面領域には、前記複数の突起電極が形成されていないことを特徴とする半導体装置。請求項2に記載の半導体装置であって、前記基板の前記第2領域の内側の第3領域には、さらに、前記複数の端子のうちの複数の第2端子が配置され、前記複数の突起電極の一部と前記複数の第2端子とは、それぞれ、電気的に接続されており、前記複数の第2端子には、電源電圧、あるいは、基準電圧が供給されることを特徴とする半導体装置。請求項3に記載の半導体装置であって、前記基板の前記第3領域には、さらに、複数の第3スルーホールが形成されており、前記複数の第2端子のそれぞれは、前記複数の第3スルーホールと前記第1表面において配線により電気的に接続されていることを特徴とする半導体装置。請求項1に記載の半導体装置であって、前記基板は、さらに、前記第1領域よりも外側の第4領域に配置された複数の第2スルーホールを有し、前記第1表面において、前記複数の第2スルーホールの一部は、前記複数の第1端子の一部と電気的に接続されていることを特徴とする半導体装置。請求項5に記載の半導体装置であって、前記複数の第1端子は、複数列にわたって配置されており、前記複数の第1端子のうち、前記複数の第1スルーホールの一部と電気的に接続されている第1端子は、前記複数の第2スルーホールの一部と電気的に接続されている第1端子よりも内側に配置されていることを特徴とする半導体装置。請求項5に記載の半導体装置であって、前記複数の第2スルーホールの数は、前記複数の第1スルーホールの数よりも多いことを特徴とする半導体装置。請求項5に記載の半導体装置であって、前記複数の第1端子のうち、前記複数の第2スルーホールの一部と電気的に接続されている第1端子の一部には、信号電圧が供給されることを特徴とする半導体装置。請求項5に記載の半導体装置であって、前記第4領域は、平面視において、前記半導体チップの外周よりも外側に位置する領域であることを特徴とする半導体装置。請求項1に記載の半導体装置であって、前記複数の突起電極は、前記複数の端子と電気的に接続された第1部分と、前記第1部分の融点よりも高い融点を有する第2部分と、を有することを特徴とする半導体装置。請求項10に記載の半導体装置であって、前記第1部分は、銅、または金であって、前記第2部分は、半田であることを特徴とする半導体装置。請求項10に記載の半導体装置であって、前記複数の突起電極は、柱状バンプ電極であることを特徴とする半導体装置。請求項1に記載の半導体装置であって、前記基板の前記第1表面上には、開口部が形成された第1ソルダレジストが形成されており、前記第1端子は、前記第1ソルダレジストに形成されている前記開口部から露出していることを特徴とする半導体装置。請求項13に記載の半導体装置であって、前記複数の第1スルーホールの内部は、前記第1ソルダレジストが充填されており、前記基板の前記第1表面上に形成された前記第1ソルダレジストと繋がっていることを特徴とする半導体装置。請求項13に記載の半導体装置であって、前記基板は、前記第1表面上に形成された第1ソルダレジスト、前記第1裏面上に形成された第2ソルダレジスト、および前記第1ソルダレジストと前記第2ソルダレジストとで挟まれたガラスクロスを含有するコア層だけから構成されていることを特徴とする半導体装置。請求項1に記載の半導体装置であって、前記基板の前記第1表面には複数のランドが形成され、前記複数のランドのそれぞれは、前記複数の第1スルーホールのそれぞれと電気的に接続されており、前記複数の第1端子の一部と前記複数のランドの一部とは、配線により電気的に接続されていることを特徴とする半導体装置。請求項1に記載の半導体装置であって、前記半導体チップには、樹脂膜が形成されており、前記樹脂膜上に再配線が形成されていないことを特徴とする半導体装置。請求項1に記載の半導体装置であって、前記半導体チップには、窒化シリコン膜を含むパッシベーション膜が形成されており、前記パッシベーション膜上に再配線が形成されていないことを特徴とする半導体装置。a表面に複数の突起電極が配置された半導体チップと、b前記複数の突起電極に対応した複数の端子が配置された第1表面と、前記第1表面とは反対側の第1裏面とを有し、前記第1表面に前記半導体チップが実装され、前記複数の突起電極と前記複数の端子とが、それぞれ、電気的に接続された基板と、c前記半導体チップと前記基板との間に充填された封止樹脂と、を備え、前記基板は、b1前記複数の端子のうち、前記基板の第1領域に複数列にわたって配置された複数の第1端子と、b2前記第1領域よりも内側の領域に配置された複数の第1スルーホールと、b3前記第1領域よりも外側の領域に配置された複数の第2スルーホールと、を有し、前記複数の第1スルーホールおよび第2スルーホールのそれぞれは、前記基板の前記第1表面から前記第1裏面にかけて貫通しており、前記第1表面において、前記複数の第1スルーホールおよび第2スルーホールの一部は、前記複数の第1端子の一部と電気的に接続されており、前記複数の第1スルーホール上には、平面視において重なる前記複数の突起電極は配置されておらず、前記複数の第1端子のうち、前記複数の第1スルーホールの一部と電気的に接続されている第1端子は、前記複数の第2スルーホールの一部と電気的に接続されている第1端子よりも内側に配置されていることを特徴とする半導体装置。a表面に複数の突起電極が配置された半導体チップと、b前記複数の突起電極に対応した複数の端子が配置された第1表面と、前記第1表面とは反対側の第1裏面とを有し、前記第1表面に前記半導体チップが実装され、前記複数の突起電極と前記複数の端子とが、それぞれ、電気的に接続された基板と、c前記半導体チップと前記基板との間に充填された封止樹脂と、d前記複数の電極の一部と電気的に接続され、前記基板の前記第1裏面に搭載された複数の半田ボールと、を備え、前記基板は、b1前記複数の端子のうち、前記基板の第1領域に複数列にわたって配置された複数の第1端子と、b2前記第1領域よりも内側の領域に配置された複数の第1スルーホールと、b3前記第1領域よりも外側の領域に配置された複数の第2スルーホールと、を有し、前記複数の第1スルーホールおよび第2スルーホールのそれぞれは、前記基板の前記第1表面から前記第1裏面にかけて貫通しており、前記第1表面において、前記複数の第1スルーホールおよび第2スルーホールの一部は、前記複数の第1端子の一部と電気的に接続されており、前記複数の半田ボールは、前記複数の第1スルーホールおよび第2スルーホールの一部を介して、前記複数の第1端子の一部と電気的に接続されており、前記複数の第1スルーホール上には、平面視において重なる前記複数の突起電極は配置されておらず、前記複数の第1端子のうち、前記複数の第1スルーホールの一部と電気的に接続されている第1端子は、前記複数の第2スルーホールの一部と電気的に接続されている第1端子よりも内側に配置されており、前記複数の突起電極は、第1部分と、前記第1部分の融点よりも高い融点を有する第2部分と、を有し、前記第1部分は前記複数の端子と電気的に接続されていることを特徴とする半導体装置。a表面に複数の突起電極が配置された半導体チップと、b前記複数の突起電極に対応した複数の端子が配置された第1表面と、前記第1表面とは反対側の第1裏面とを有し、前記第1表面に前記半導体チップが実装され、前記複数の突起電極と前記複数の端子とが、それぞれ、電気的に接続された基板と、c前記半導体チップと前記基板との間に充填された封止樹脂と、を備え、前記基板は、b1前記複数の端子のうち、前記基板の第1領域に配置された複数の第1端子と、b2前記第1領域よりも内側の第2領域に配置された複数の第1スルーホールと、を有し、前記複数の第1スルーホールのそれぞれは、前記基板の前記第1表面から前記第1裏面にかけて貫通しており、前記第1表面において、前記複数の第1スルーホールの一部は、前記複数の第1端子の一部と電気的に接続されており、平面視において、前記複数の第1端子と電気的に接続されている前記複数の第1スルーホールは、前記複数の第1端子から離れた位置に配置されていることを特徴とする半導体装置。半導体装置は、MOSFETMetalOxideSemiconductorFieldEffectTransistorなどの半導体素子と多層配線を形成した半導体チップと、この半導体チップを覆うように形成されたパッケージから形成されている。パッケージには、1半導体チップに形成されている半導体素子と外部回路とを電気的に接続するという機能や、2湿度や温度などの外部環境から半導体チップを保護し、振動や衝撃による破損や半導体チップの特性劣化を防止する機能がある。さらに、パッケージには、3半導体チップのハンドリングを容易にするといった機能や、4半導体チップの動作時における発熱を放散し、半導体素子の機能を最大限に発揮させる機能なども合わせ持っている。このような機能を有するパッケージには様々な種類が存在する。以下に、パッケージの構成例について説明する。例えば、半導体チップの表面に外部接続端子としてのバンプ電極突起電極を形成し、このバンプ電極によって、半導体チップを配線基板に実装するタイプのBGABallGridArrayパッケージが存在する。このBGAパッケージでは、半導体チップに形成されたバンプ電極の高密度化、狭ピッチ化に対応してファインピッチ狭ピッチの配線を形成しやすいビルドアップ基板が使用されている。このビルドアップ基板の構造の一例を挙げると、例えば、コア層を挟むようなビルドアップ層を有している。さらに、このビルドアップ層には微細なビアが形成され、このビアは自由に配置できる。また、この微細なビア上には、端子を配置することができる。その理由について説明する。ビルドアップ層に形成される微細なビアにおいては、ビア径が微細なため、ビアの内部に導体膜を埋め込むことは容易である。その結果、ビアの上部が導体膜で蓋をされた状態を作ることができるので、ビア上に端子を配置しても、ビアと端子との確実な電気的な接続を実現することができる。このように、ビルドアップ基板は、微細なビア上にも端子を配置できるので、配線を形成する際の制約が少なく、ファインピッチの配線を形成しやすいといった利点がある。ところが、本発明者が検討したところ、ビルドアップ基板には、以下に示すような問題点があることを新たに見出した。この問題点について説明する。まずはじめに、ビルドアップ基板には、コア層と、このコア層を挟むように形成されたビルドアップ層が存在するが、この理由について説明する。例えば、半導体装置が動作すると、半導体チップが発熱し、この発熱によって生じた熱が半導体チップからビルドアップ基板に伝達する。その結果、ビルドアップ基板に熱が加わることにより、ビルドアップ基板が膨張する。このビルドアップ基板の膨張が大きくなると、ビルドアップ基板と半導体チップとの隙間を封止する封止樹脂例えばアンダーフィル材にストレスが加わることにより、例えば、半導体チップと封止樹脂との界面や、封止樹脂とビルドアップ基板との界面にクラックが発生し、半導体装置の信頼性を低下させてしまう場合がある。このため、ビルドアップ基板は、その熱膨張係数αをできるだけ小さくするために半導体チップの熱膨張係数に近づけるために、ガラス繊維から作った織布であるガラスクロスを含有するコア層を設けて、ビルドアップ基板の熱膨張係数を小さくするようにしている。しかしながら、ガラスクロスを含有するコア層だけからビルドアップ基板を構成すると、微細なビアを形成することが困難となる。そのため、通常、ビルドアップ基板では、コア層を挟むようにビルドアップ層を設け、このビルドアップ層にガラスクロスを含有させないことで微細なビアを形成できるようにしている。つまり、ビルドアップ層は、ガラスクロスを含まないように構成しているため、微細なビアを形成することが可能となっている。ただし、ビルドアップ層においても、熱膨張係数を小さくする必要があることから、ガラスクロスの代わりにガラスフィラー粒状、ビーズ状のガラスを添加している。以上のことから、ビルドアップ基板は、コア層と、このコア層を挟むように形成されたビルドアップ層から構成されることになる。ここで、上述したようにコア層にはガラスクロスが含有されている一方、ビルドアップ層にはガラスクロスに代えてガラスフィラーが含有されている。ところが、ガラスフィラーを含有するビルドアップ層の熱膨張係数は、ガラスクロスを含有するコア層の熱膨張係数程度には小さくならない。一例を挙げると、コア層の熱膨張係数は17~20ppm程度で、ビルドアップ層の熱膨張係数は40~60ppm程度である。この結果、ビルドアップ層とコア層の熱膨張係数が相違することとなり、ビルドアップ層とコア層との間に熱膨張係数の相違に起因する熱ストレスが加わることになる。そして、本発明者は、この熱ストレスによって、ビルドアップ層に形成されている微細なビアが電気的に切断されやすくなり、これによって、将来的に半導体装置の信頼性が低下するおそれがあることを見出した。本発明の目的は、半導体装置の信頼性を向上できる技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。代表的な実施の形態における半導体装置は、半導体チップを搭載する配線基板として、ビルドアップ基板を使用せずに、貫通基板を使用することを特徴とするものである。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。ビルドアップ層とコア層との熱膨張係数の相違を考慮する必要がなく、さらには、ビルドアップ層が存在しないので、ビルドアップ層に形成される微細なビアの電気的な切断も考慮する必要がなくなる。この結果、コスト低減を図りながら、半導体装置の信頼性を向上することができる。以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。<図面を使用した課題の説明>まず、本発明者が検討した半導体装置が有する課題について、図面を参照しながら説明する。図1は、本発明者が検討した半導体チップCHP1の外観構成を示す上面図である。図1に示すように、半導体チップCHP1は矩形形状をしており、半導体チップCHP1の表面全体にわたって外部接続端子であるバンプ電極BMPが形成されている。このように構成されている半導体チップCHP1をパッケージングすることにより、本発明者が検討した半導体装置を得ることができる。図2は、本発明者が検討した半導体装置の構成を示す側面図である。図2に示すように、本発明者が検討した半導体装置は、ビルドアップ基板BPWBを有し、このビルドアップ基板BPWBの裏面下面に複数の半田ボールSBが形成されている。一方、ビルドアップ基板BPWBの表面上面には、半導体チップCHP1が搭載されている。このとき、半導体チップCHP1に形成されている複数のバンプ電極BMPが、ビルドアップ基板BPWBの表面に形成されている端子図示せずと電気的に接続されるように、半導体チップCHP1がビルドアップ基板BPWB上に配置されている。そして、半導体チップCHP1とビルドアップ基板BPWBの間に形成される隙間には、封止用樹脂であるアンダーフィルUFが充填されている。このアンダーフィルUFは、エポキシ樹脂である場合が多く、半導体チップCHP1とビルドアップ基板BPWBとの接続信頼性を確保するために使用されている。また、半導体チップCHP1の上面には、シリコーンレジンSCEを介してヒートシンクHSが配置されている。このヒートシンクHSは、半導体チップCHP1で発生した熱が効率良く外部へ放散されるように設けられている。つまり、ヒートシンクHSは、半導体チップCHP1の放熱効率を向上させるために設けられている。このように構成されている本発明者が検討した半導体装置に関し、特に、ビルドアップ基板BPWBの内部構造について、さらに詳細に説明する。図3は、本発明者が検討した半導体装置の一部を示す図であって、ビルドアップ基板BPWBの内部構造を示す図である。図3に示すように、ビルドアップ基板BPWBは、コア層CRLと、このコア層CRLを挟むように配置されたビルドアップ層BPL1とビルドアップ層BPL2から形成されている。具体的に、コア層CRLにはスルーホールTHが形成されており、ビルドアップ層BPL1には、このスルーホールTHと接続する多層配線図3では2層が形成されている。この多層配線は、ビルドアップ層BPL1に形成されたビアVAによって互いに接続されている。ビルドアップ層BPL1の表面には、ソルダレジストSRが形成されており、このソルダレジストSRに設けられた開口部から、ビルドアップ層BPL1を構成する端子ランドパターン、フットパターンTEが露出している。そして、この端子TEとバンプ電極BMPが電気的に接続するように、半導体チップCHP1がビルドアップ基板BPWB上に搭載されている。一方、ビルドアップ層BPL2にも、コア層CRLに形成されたスルーホールTHと接続する多層配線図3では2層が形成されている。ビルドアップ層BPL2の表面には、ソルダレジストSRが形成されており、このソルダレジストSRに設けられた開口部から、ビルドアップ層BPL2を構成する裏面端子BTEが露出している。そして、この裏面端子BTEと電気的に接続するように、裏面端子BTE上に半田ボールSBが搭載されている。具体的に、図3に示すビルドアップ基板BPWBでは、コア層CRL約0.8mm程度とビルドアップ層BPL1およびビルドアップ層BPL2を合わせた基板厚は、約1.0mm程度であり、スルーホールTHの径は約150~250μm程度、ビアVAの径は約50μm程度である。このように構成されているビルドアップ基板BPWBには、半導体チップCHP1に形成されるバンプ電極BMPの高密度化に対応してファインピッチの配線を形成しやすいという利点がある。つまり、ビルドアップ基板BPWBは、例えば、コア層CRLを挟むようにビルドアップ層BPL1とビルドアップ層BPL2を有しており、このビルドアップ層BPL1やビルドアップ層BPL2には微細なビアVAが形成され、このビアVAは自由に配置できる。また、この微細なビアVA上に端子TEを配置することができる。その理由について説明する。ビルドアップ層BPL1やビルドアップ層BPL2に形成される微細なビアVAにおいては、ビア径が微細なため、ビアVAの内部に導体膜を埋め込むことは容易である。その結果、ビアVAの上部が導体膜で蓋をされた状態を作ることができるので、ビアVA上に端子TEを配置しても、ビアVAと端子TEとの確実な電気的な接続を実現することができる。このように、ビルドアップ基板BPWBは、微細なビアVA上にも端子TEを配置できるので、配線を形成する際の制約が少なく、ファインピッチの配線を形成しやすいといった利点がある。さらに、図3に示すように、ビルドアップ基板BPWBにおいては、コア層CRLに形成されるスルーホールTHの壁面にはめっき膜が形成されるが、スルーホールTHの径は大きいので、スルーホールTHの内部にはめっき膜が形成されない。しかし、図3に示すように、スルーホールTHの内部には、穴埋め用樹脂が埋め込まれており、スルーホールTHの内部が充填されている。このため、図3に示すビルドアップ基板BPWBでは、スルーホールTH上にも微細なビアVAや配線を配置することができ、この点からも、配線を形成する際の制約が少なくなり、ファインピッチの配線を形成しやすくなっている。ところが、本発明者が検討したところ、上述したビルドアップ基板BPWBには、以下に示すような問題点があることを新たに見出した。例えば、半導体装置が動作すると、半導体チップCHP1が発熱し、この発熱によって生じた熱が半導体チップCHP1からビルドアップ基板BPWBに伝達する。その結果、ビルドアップ基板BPWBに熱が加わることにより、ビルドアップ基板BPWBが膨張する。このビルドアップ基板BPWBの膨張が大きくなると、ビルドアップ基板BPWBと半導体チップCHP1との隙間を封止する封止樹脂アンダーフィルUFにストレスが加わることにより、例えば半導体チップと封止樹脂との界面や、封止樹脂とビルドアップ基板との界面にクラックが発生し、半導体装置の信頼性を低下させてしてしまう場合がある。このため、ビルドアップ基板BPWBは、その熱膨張係数αを小さくするために半導体チップCHP1の熱膨張係数に近づけるために、ガラス繊維から作った織布であるガラスクロスを含有するコア層CRLを設けて、ビルドアップ基板BPWBの熱膨張係数を小さくするようにしている。しかしながら、ガラスクロスを含有するコア層CRLだけからビルドアップ基板BPWBを構成すると、微細なビアVAを形成することが困難となる。そのため、通常、ビルドアップ基板BPWBでは、コア層CRLを挟むようにビルドアップ層BPL1BPL2を設け、このビルドアップ層BPL1BPL2にガラスクロスを含有させないことで微細なビアVAを形成するようにしている。つまり、ビルドアップ層BPL1BPL2は、ガラスクロスを含まないように構成しているため、微細なビアVAを形成することが可能となっている。ただし、ビルドアップ層BPL1BPL2においても、熱膨張係数を小さくする必要があることから、ガラスクロスの代わりにガラスフィラー粒状、ビーズ状のガラスを添加している。ここで、上述したようにコア層CRLにはガラスクロスが含有されている一方、ビルドアップ層BPL1BPL2にはガラスクロスに代えてガラスフィラーが含有されている。ところが、ガラスフィラーを含有するビルドアップ層BPL1BPL2の熱膨張係数は、ガラスクロスを含有するコア層CRLの熱膨張係数程度には小さくならない。一例を挙げると、コア層の熱膨張係数は17~20ppm程度で、ビルドアップ層の熱膨張係数は40~60ppm程度である。この結果、ビルドアップ層BPL1BPL2とコア層CRLの熱膨張係数が相違することとなり、ビルドアップ層BPL1BPL2とコア層CRLとの間に熱膨張係数の相違に起因する熱ストレスが加わることになる。そして、本発明者は、この熱ストレスによって、ビルドアップ層BPL1BPL2に形成されている微細なビアVAが電気的に切断されやすくなり、これによって、半導体装置の信頼性が低下するおそれがあることを見出したのである。そこで、本実施の形態では、半導体装置の信頼性を向上できる工夫を施している。以下に、この工夫を施した本実施の形態における半導体装置について説明する。<本実施の形態における半導体装置の構成>図4は、本実施の形態における半導体チップCHP2の表面構造を示す図である。図4に示すように、本実施の形態における半導体チップCHP2は、矩形形状をしており、半導体チップCHP2の表面領域に柱状バンプ電極柱状突起電極PLBMP1および柱状バンプ電極PLBMP2が形成されている。なお、これら柱状バンプ電極PLBMP1および柱状バンプ電極PLBMP2は、例えば、銅Cuからなる柱状部と、この柱状部上に形成された半田からなる接続部とから構成されている。柱状部の高さは、例えばここでは約30μm程度であり、接続部の高さ半田高さは約15μm程度である。柱状部の形状は、円柱形状や直方体形状であり、平面視で見たときに、円柱形状のときの直径は約30~35μm程度であり、直方体形状のときの1辺の長さは、約30~35μm程度である。具体的に、本実施の形態における半導体チップCHP2では、図4に示すように、半導体チップCHP2の表面領域を、領域AR1と、この領域AR1の内側にある領域AR2と、この領域AR2の内側にある領域AR3に分けた場合、領域AR1に複数の柱状バンプ電極PLBMP1が形成され、領域AR3に複数の柱状バンプ電極PLBMP2が形成されている。つまり、柱状バンプ電極PLBMP1と柱状バンプ電極PLBMP2とは、領域AR2を挟んで離れて配置されている。このとき、領域AR1においては、複数列図4では2列にわたって複数の柱状バンプ電極PLBMP1が形成されており、領域AR3においては、均等に複数の柱状バンプ電極PLBMP2が形成されている。なお、ここでは、領域AR1に配置された柱状バンプ電極PLBMP1のそれぞれのバンプ間の最小ピッチは、領域AR2に配置された柱状バンプ電極PLBMP2のそれぞれのバンプ間の最小ピッチよりも小さくなっている。領域AR1に配置された柱状バンプ電極PLBMP1のそれぞれのバンプ間の最小ピッチは、ここでは約40~60μm程度である。但し、柱状バンプ電極PLBMP1のそれぞれのバンプ間の最小ピッチが、柱状バンプ電極PLBMP2のそれぞれのバンプ間の最小ピッチに対して同等以上になる場合でも、特に問題はない。一方、領域AR2には、柱状バンプ電極PLBMP1および柱状バンプ電極PLBMP2のいずれも形成されていない。つまり、本実施の形態における半導体チップCHP2の特徴は、半導体チップCHP2の表面全体に柱状バンプ電極PLBMP1PLBMP2が形成されているのではなく、領域AR1と領域AR3にだけ柱状バンプ電極PLBMP1PLBMP2が形成され、領域AR2には柱状バンプ電極PLBMP1PLBMP2が形成されていない点にある。例えば、図1に示す本発明者が検討した半導体チップCHP1では、半導体チップCHP1の表面全体にバンプ電極BMPが形成されているのに対し、図4に示す本実施の形態における半導体チップCHP2では、領域AR1と領域AR3にだけ柱状バンプ電極PLBMP1PLBMP2が形成され、領域AR2には柱状バンプ電極PLBMP1PLBMP2が形成されていないことがわかる。続いて、本実施の形態における半導体装置の構成について説明する。図5は、本実施の形態における半導体装置の構成を示す側面図である。図5に示すように、本実施の形態における半導体装置は、貫通基板THWBを有し、この貫通基板THWBの裏面下面に複数の半田ボールSBが形成されている。一方、貫通基板THWBの表面上面には、半導体チップCHP2が搭載されている。このとき、半導体チップCHP2に形成されている複数の柱状バンプ電極PLBMP1および柱状バンプ電極PLBMP2が、貫通基板THWBの表面に形成されている端子図示せずと電気的に接続されるように、半導体チップCHP2が貫通基板THWB上に配置されている。そして、半導体チップCHP2と貫通基板THWBの間に形成される隙間には、封止用樹脂であるアンダーフィルUFが充填されている。このアンダーフィルUFは、エポキシ樹脂である場合が多く、半導体チップCHP2と貫通基板THWBとの接続信頼性を確保するために使用されている。このように構成されている本実施の形態における半導体装置に関し、特に、貫通基板THWBの内部構造について、さらに詳細に説明する。図6は、本実施の形態における半導体装置の一部を示す図であって、貫通基板THWBの内部構造を示す図である。図6に示すように、本実施の形態では、ガラスクロスを含有するコア層CRLによって貫通基板THWBが形成されている。この貫通基板THWBにおいては、貫通基板THWBの表面上面から裏面下面へ貫通するスルーホールTH1、TH2、TH3が形成されている。そして、貫通基板THWBの表面には、ソルダレジストSR第1ソルダレジストが形成されており、このソルダレジストSRは、スルーホールTH1、TH2、TH3の内部にも充填されている。ソルダレジストSRには、開口部が形成されており、この開口部から複数の端子ランドパターン、フットパターンTE1や複数の端子ランドパターン、フットパターンTE2が露出している。例えば、貫通基板THWBの表面には、複数の端子TE1が形成されており、複数の端子TE1の一部は、貫通基板THWBの表面で、スルーホールTH1と電気的に接続され、複数の端子TE1の他の一部は、貫通基板THWBの表面で、スルーホールTH2と電気的に接続されている。また、貫通基板THWBの表面には、複数の端子TE2も形成されており、複数の端子TE2は、貫通基板THWBの表面で、スルーホールTH3と電気的に接続されている。このとき、貫通基板THWBの表面上には、半導体チップCHP2が搭載されており、この半導体チップCHP2に形成されている柱状バンプ電極PLBMP1と、貫通基板THWBの表面に形成されている端子TE1が電気的に接続されている。同様に、半導体チップCHP2に形成されている柱状バンプ電極PLBMP2と、貫通基板THWBの表面に形成されている端子TE2が電気的に接続されている。つまり、貫通基板THWBは、コア層CRLの表裏面に1層の配線層しか有していない構造であり、本実施の形態における半導体装置は、その配線層に柱状バンプ電極が直接電気的に接続された構造であるといえる。一方、貫通基板THWBの裏面にも、ソルダレジストSR第2ソルダレジストが形成されている。そして、ソルダレジストSRには、開口部が形成されており、この開口部から複数の裏面端子BTEが露出している。これらの裏面端子BTEは、貫通基板THWBの裏面で、スルーホールTH1、TH2、TH3に電気的に接続されており、これらの裏面端子BTE上に半田ボールSBが搭載されている。具体的に、本実施の形態における貫通基板THWBでは、コア層CRL0.4mm程度による基板厚表面および裏面の配線厚を考慮は、0.5mm程度であり、スルーホール径は150μm程度である。本実施の形態では、貫通基板THWBに形成されるスルーホールTH1、TH2、TH3の形成位置や、貫通電極THWBの表面に形成される端子TE1や端子TE2の形成位置に特徴があるので、その概略構成についても説明する。まず、図6において、貫通基板THWB上には半導体チップCHP2が搭載されており、以下に示すような領域に分割される。すなわち、図6に示すように、貫通基板THWB上の領域のうち、半導体チップCHP2が搭載されていない外側の領域を領域AR0と定義する。そして、半導体チップCHP2上の領域に関し、図4に示した領域区分に対応して、半導体チップCHP2の領域AR1と、半導体チップCHP2の領域AR2と、半導体チップCHP2の領域AR3とに分割する。このようにして、貫通基板THWBの表面領域は、上述した4つの領域に分割することができる。ここで、領域AR0について説明する。貫通基板THWBにおいて、領域AR0には、複数のスルーホールTH2が形成されている。つまり、貫通基板THWBの表面領域のうち領域AR0に複数のスルーホールTH2が形成されている一方、端子TE1や端子TE2は形成されていない。特に、スルーホールTH2は、端子TE1と電気的に接続されるが、この端子TE1は、スルーホールTH2が形成されている領域AR0には形成されていない。続いて、領域AR1について説明する。貫通基板THWBにおいて、領域AR1には、複数の端子TE1が形成されている。つまり、貫通基板THWBの表面領域のうち領域AR1に複数の端子TE1が形成されている一方、スルーホールTH1、TH2、TH3は形成されていない。特に、複数の端子TE1のうちの一部の端子TE1は、スルーホールTH1と電気的に接続され、複数の端子TE1のうちの他の一部の端子TE1は、スルーホールTH2と電気的に接続されるが、これらのスルーホールTH1やスルーホールTH2は、端子TE1が形成されている領域AR1には形成されていない。なお、半導体チップCHP2における領域AR1には、複数の柱状バンプ電極PLBMP1が形成されており、半導体チップCHP2の領域AR1に形成されている柱状バンプ電極PLBMP1は、貫通基板THWBの領域AR1に形成されている端子TE1と直接接続されている。次に、領域AR2について説明する。貫通基板THWBにおいて、領域AR2には、複数のスルーホールTH1が形成されている。つまり、貫通基板THWBの表面領域のうち領域AR2に複数のスルーホールTH1が形成されている一方、端子TE1や端子TE2は形成されていない。特に、スルーホールTH1は、端子TE1と電気的に接続されるが、この端子TE1は、スルーホールTH1が形成されている領域AR2には形成されていない。なお、半導体チップCHP2における領域AR2には、複数の柱状バンプ電極PLBMP1および柱状バンプ電極PLBMP2が形成されていない。さらに、領域AR3について説明する。貫通基板THWBにおいて、領域AR3には、複数のスルーホールTH3および複数の端子TE2が形成されている。つまり、貫通基板THWBの表面領域のうち領域AR3に複数のスルーホールTH3と複数の端子TE2が同じ領域に形成されている。特に、スルーホールTH3は、端子TE2と電気的に接続されるが、この端子TE2も、スルーホールTH3が形成されている領域AR3に形成されている。なお、半導体チップCHP2における領域AR3には、複数の柱状バンプ電極PLBMP2が形成されており、半導体チップCHP2の領域AR3に形成されている柱状バンプ電極PLBMP2は、貫通基板THWBの領域AR3に形成されている端子TE2と直接接続されている。本実施の形態における貫通基板THWBは上記のように構成されているが、さらに、スルーホールTH1、TH2、TH3および端子TE1、TE2の位置関係が明瞭となるように平面図を用いて説明する。図7は、本実施の形態における貫通基板THWBの一部構成を示す平面図である。図7では、概ね、貫通基板THWBの全領域のうちの1/4の領域が示されている。また、図7においては、領域AR0、領域AR1、領域AR2および領域AR3が図示されている。ここで、図6と図7より、領域AR0は、平面視において半導体チップCHP2の外周よりも外側に位置する領域である。別の表現をすると、領域AR0は、平面視において、半導体チップCHPと重ならない領域ともいえる。さらに、領域AR1、領域AR2および領域AR3は、平面視において半導体チップCHP2の外周よりも内側に位置する領域である。別の表現をすると、領域AR1、領域AR2および領域AR3は、平面視において、半導体チップCHPと重なっている領域ともいえる。図7において、領域AR1には、複数の端子TE1が形成されている。具体的に、領域AR1においては、2列にわたって複数の端子TE1が形成されており、例えば、外側に近い列に配置されている端子TE1の数は、内側に近い列に配置されている端子TE1の数よりも多くなっている。そして、外側に近い列に配置されている端子TE1は、領域AR0に形成されているスルーホールTH2と電気的に接続されている。具体的に、領域AR0には、複数のスルーホールTH2が形成されており、これらのスルーホールTH2に接触するようにランドLND2が形成されている。そして、このランドLND2と、外側に近い列に配置されている端子TE1とが、配線WIRE2で接続されている。一方、内側に近い列に配置されている端子TE1は、領域AR2に形成されているスルーホールTH1と電気的に接続されている。具体的に、領域AR2には、複数のスルーホールTH1が形成されており、これらのスルーホールTH1に接触するようにランドLND1が形成されている。そして、このランドLND1と、内側に近い列に配置されている端子TE1とが、配線WIRE1で接続されている。続いて、領域AR3には、複数のスルーホールTH3および複数の端子TE2が形成されている。領域AR3に形成されている端子TE2は、同じく領域AR3に形成されているスルーホールTH3と電気的に接続されている。具体的に、領域AR3には、複数のスルーホールTH3が形成されており、これらのスルーホールTH3に接触するようにランドLND3が形成されている。そして、このランドLND3と、端子TE2とが、配線WIRE3で接続されている。つまり、端子TE1と端子TE2とは、領域AR2を挟んで離れて配置されている。<本実施の形態における半導体装置の特徴>本実施の形態における半導体装置は上記のように構成されており、以下に、その特徴点について詳細に説明する。まず、本実施の形態における第1特徴点は、例えば、図6に示すように、半導体チップCHP2を搭載する配線基板として、貫通基板THWBを採用している点にある。すなわち、本実施の形態では、図3に示すようなビルドアップ基板BPWBを使用せずに、図6に示すような貫通基板THWBを使用している。例えば、図3に示すようなビルドアップ基板BPWBにおいては、ガラスクロスを含むコア層CRLと、ガラスクロスの代わりにガラスフィラーを含有するビルドアップ層BPL1BPL2との材質の違いから、コア層CRLとビルドアップ層BPL1BPL2の間に熱膨張係数αの相違が存在する。そして、半導体チップCHP1が加熱してビルドアップ基板BPWBに熱負荷が加わると、コア層CRLとビルドアップ層BPL1BPL2との熱膨張係数の相違から、ビルドアップ層BPL1BPL2に形成された微細なビアVAに熱ストレスが加わり、微細なビアVAが電気的に切断されやすくなる。この結果、半導体装置の信頼性低下を招くことになる。これに対し、本実施の形態では、ビルドアップ基板BPWBを使用せず、貫通基板THWBを使用している。この貫通基板THWBは、例えば、図6に示すように、ガラスクロスを含むコア層CRLだけから構成されており、ビルドアップ層BPL1BLP2は設けられていない。このため、貫通基板THWBにおいては、コア層CRLとビルドアップ層BPL1BPL2の熱膨張係数の相違により、ビルドアップ層BPL1BPL2に形成される微細なビアの電気的な切断ということが生じない。つまり、貫通基板THWBでは、そもそも、ビルドアップ層BPL1BPL2が存在しないことから、ビルドアップ層BPL1BPL2に形成される微細なビアも存在せず、微細なビアの電気的な切断という問題点を回避することができるのである。このように本実施の形態では、コア層CRLだけからなる貫通基板THWBを使用することにより、ビルドアップ層BPL1BPL2とコア層CRLとの熱膨張係数の相違を考慮する必要がなく、さらには、ビルドアップ層BPL1BPL2が存在しないので、ビルドアップ層BPL1BPL2に形成される微細なビアVAの電気的な切断も考慮する必要がなくなる。この結果、本実施の形態によれば、半導体装置の信頼性向上を図ることができる。さらに、ビルドアップ基板BPWBには熱膨張係数の大きなビルドアップ層BPL1BPL2が形成されているので、ビルドアップ基板BPWBと半導体チップCHP1との隙間を封止する封止樹脂アンダーフィルUFにも大きな熱ストレスが加わりやすく、封止樹脂にクラックが発生するポテンシャルも高くなる。これに対し、本実施の形態では、熱膨張係数の大きなビルドアップ層BPL1BPL2が形成されておらず、熱膨張係数の小さなコア層CRLだけから構成される貫通基板THWBを使用している。このため、貫通基板THWBと半導体チップCHP2との隙間を封止する封止樹脂アンダーフィルUFに、ビルドアップ基板BPWBを使用する場合ほどの大きな熱ストレスが加わりにくくなるので、封止樹脂にクラックが発生するポテンシャルも低くすることができる。したがって、この点からも、本実施の形態によれば、半導体装置の信頼性を向上させることができる。以上のように貫通基板THWBを使用することによる利点について説明したが、貫通基板THWBには上述した長所の他に短所も存在する。以下に、この短所についても説明し、本実施の形態では、この貫通基板THWBの短所を克服する工夫を施していることを説明する。まず、ビルドアップ基板BPWBでは、例えば、図3に示すように、微細なビアVAの内部は導体膜で埋め込まれているため、微細なビアVA上にも端子TEを形成することができる。したがって、ビルドアップ基板BPWBでは、例えば、微細なビアVA上にも端子TEを配置できるというように配線を形成する際の制約が少ないことから、ファインピッチの配線を形成しやすい。これに対し、貫通基板THWBは、例えば、図6に示すように、コア層CRLだけから構成されており、このコア層CRLを貫通するスルーホールTH1、TH2、TH3が形成されている。言い換えれば、本実施の形態における貫通基板THWBでは、表面から裏面へ貫通するスルーホールTH1、TH2、TH3が形成されているが、このスルーホールTH1、TH2、TH3上に端子TE1や端子TE2を配置することができないという制約がある。この理由について説明する。貫通基板THWBに形成されるスルーホールTH1、TH2、TH3の径は、例えば、150μm程度であり、微細なビアの径50μm程度よりも大きくなっている。このことから、スルーホールTH1、TH2、TH3にめっき膜導体膜を形成しても、内壁にだけめっき膜が形成され、スルーホールTH1、TH2、TH3の内部はめっき膜で充填されずに中空状態となる。このように構成されているスルーホールTH1、TH2、TH3のうち、スルーホールTH1を例に挙げて、このスルーホールTH1上に端子TE1を配置する場合を考える。図8は、スルーホールTH1上に端子TE1を配置する構成例を示す図である。図8に示すように、中空状のスルーホールTH1の上面を囲むようにランドLND1が形成されている。ランドLND1の径は、250μm程度である。つまり、スルーホールTH1は中空状になっていることから、スルーホールTH1の上面を囲むようにランドLND1を形成することにより、スルーホールTH1の側面に形成されためっき膜とランドLND1とを電気的に接続している。そして、このランドLND1上に端子TE1を形成することにより、スルーホールTH1上にランドLND1を介して端子TE1を配置することができると考えられる。ところが、実際には、図9に示すように、スルーホールTH1およびランドLND1の形成する際のパターニング精度が高くないので、ランドLND1の位置とスルーホールTH1との位置がずれる場合が考えられる。この場合、端子TE1はランドLND1上に配置されることなく、中空状のスルーホールTH1上に配置されることになる。すると、スルーホールTH1の内部は中空状態となっていることから、端子TE1とスルーホールTH1とは電気的に接続されなくなってしまう。このように、貫通基板THWBに形成されているスルーホールTH1は径が大きいために内部が中空状態となることと、パターニング精度の問題によりスルーホールTH1とランドLND1との位置関係がずれるということの両方に起因して、スルーホールTH1上に端子TE1を配置するように構成すると、スルーホールTH1と端子TE1との接続不良が発生しやすくなるのである。ここで、図3に示すビルドアップ基板BPWBに形成されているスルーホールTHのように、スルーホールTHの内部に穴埋め用樹脂を埋め込むことが考えられる。つまり、ビルドアップ基板BPWBでは、径の大きなスルーホールTHにおいては、内部に穴埋め用樹脂を埋め込んでいる。そして、内部が穴埋め用樹脂で埋め込まれたスルーホールTH上に蓋めっき膜を形成し、この蓋めっき膜上にビアVAや配線を形成している。このようにビルドアップ基板BPWBでは、径の大きなスルーホールTH上にもビアVAや配線を配置することができる結果、配線を形成する際の制約を少なくすることができる。ところが、本実施の形態における貫通基板THWB図6参照では、上述した図3に示すビルドアップ基板BPWBのように、径の大きなスルーホールTHの内部に穴埋め用樹脂を埋め込む構造になっていない。なぜならば、穴埋め用樹脂を使用する場合、穴埋め用樹脂が新たに必要となること、スルーホールTHの内部に穴埋め用樹脂を埋め込む手間が発生すること等によりコストが高くなってしまうからである。そのため、貫通基板THWBは、基板表裏面に施されたソルダレジストSRで、スルーホールTH1、TH2、TH3の内部も充填した構造になっている。別の表現をすると、貫通基板THWBの表面に施されたソルダレジストSR第1ソルダレジストと貫通基板THWBの裏面に施されたソルダレジストSR第2ソルダレジストとは、スルーホールTH1、TH2、TH3の内部に充填されたソルダレジストSRを介して繋がっている。なお、貫通基板THWBの表面に施されたソルダレジストSR第1ソルダレジスト、貫通基板THWBの裏面に施されたソルダレジストSR第2ソルダレジスト、およびスルーホールTH1、TH2、TH3の内部に充填されたソルダレジストSRは、全て同一材料である。このことは、貫通基板THWBの構造がビルドアップ基板BPWBの構造と異なるいくつかの点のうちの1つである。本実施の形態における貫通基板THWBでも、スルーホールTH1に穴埋め用樹脂を埋め込んで蓋めっき膜を形成する構成を取ることにより、スルーホールTH1上に端子TE1を形成しても、確実にスルーホールTH1と端子TE1とを電気的に接続することができる。しかし、このような構成にすると、貫通基板THWBのコストが高くなってしまうため、本実施の形態における貫通基板THWBでは、上述した構成を取っていないのである。したがって、本実施の形態における貫通基板THWBにおいては、スルーホールTH1上に端子TE1を配置することができないという問題が顕在化するのである。そこで、本実施の形態では、スルーホールTH1上に端子TE1を配置することができないという制約を前提としながらも、貫通基板THWB上の配線レイアウトをできるだけ効率良く実施し、かつコスト上昇も抑える工夫を施している。この工夫点が本実施の形態における第2特徴点である。以下に、この第2特徴点について図面を参照しながら説明する。まず、本実施の形態における第2特徴点は、例えば、図6に示すように、スルーホールTH1の形成領域、スルーホールTH2の形成領域、および、端子TE1の形成領域を別々に分離しながら、配線レイアウトを工夫する点にある。具体的には、図6に示すように、貫通基板THWBの領域AR0に複数のスルーホールTH2を設け、貫通基板THWBの領域AR1に複数の端子TE1を設けている。そして、貫通基板THWBの領域AR2に複数のスルーホールTH1を設けている。このような構成にすることにより、スルーホールTH1上およびスルーホールTH2上に端子TE1を配置することなく、貫通基板THWBにスルーホールTH1、TH2および端子TE1を形成することができる。さらに、工夫を施した配線レイアウト構成について図7を参照しながら説明する。図7において、貫通基板THWBの領域AR1には2列にわたって端子TE1が形成されている。そして、領域AR1の外側領域である領域AR0に複数のスルーホールTH2が配置されている。一方、領域AR1の内側領域である領域AR2に複数のスルーホールTH1が配置されている。このとき、領域AR1に2列にわたって形成されている端子TE1のうち、外側に近い列の配置されている端子TE1が領域AR0に配置されているスルーホールTH2と電気的に接続されている。これに対し、領域AR1に2列にわたって形成されている端子TE1のうち、内側に近い列の配置されている端子TE1が領域AR2に配置されているスルーホールTH1と電気的に接続されている。このように、本実施の形態では、領域AR0に形成されているスルーホールTH2と電気的に接続する端子TE1を、領域AR0に近い側へ配置し、かつ、領域AR2に形成されているスルーホールTH1と電気的に接続する端子TE1を、領域AR2に近い側へ配置している。このように構成することにより、スルーホールTH1の形成領域、スルーホールTH2の形成領域、および、端子TE1の形成領域を別々に分離しながら、効率良くスルーホールTH1と端子TE1との接続、およびスルーホールTH2と端子TE2との接続を実現することができる。例えば、領域AR0に形成されているスルーホールTH2と、領域AR2に近い列の配置されている端子TE1とを接続するように構成したり、あるいは、領域AR2に形成されているスルーホールTH1と、領域AR0に近い列の配置されている端子TE1とを接続するように構成したりする場合には、領域AR1に形成される配線の引き回しが複雑となり、効率的な配線レイアウトを構成することが困難になる。これに対し、本実施の形態では、図7に示すように、領域AR0に形成されているスルーホールTH2と電気的に接続する端子TE1を、領域AR0に近い側へ配置し、かつ、領域AR2に形成されているスルーホールTH1と電気的に接続する端子TE1を、領域AR2に近い側へ配置している。別の表現をすると、領域AR1において、スルーホールTH2と電気的に接続された端子TE1は、領域AR2よりも領域AR0に近くなるように配置され、スルーホールTH1と電気的に接続する端子TE1は、領域AR0よりも領域AR2に近くなるように配置されており、端子TE1はスルーホールTH1およびTH2と配線WIRE1およびWIRE2によりそれぞれ電気的に接続されている。つまり、領域AR1内を横断して領域AR0と領域AR2とを結ぶような配線や、各端子TE1間を通る配線の存在は無い。このように結線することにより、本実施の形態によれば、領域AR1内での配線引き回しが不要となり、スルーホールTH1の形成領域、スルーホールTH2の形成領域、および、端子TE1の形成領域を別々に分離しながらも、効率良くスルーホールTH1と端子TE1とを接続し、かつ、効率良くスルーホールTH2と端子TE2とを接続することができる。貫通基板THWBは、コア層CRLの表裏面に1層の配線層しか有していない構造であり、ビルドアップ基板BPWBのコア層CRLの表裏面に複数のビルドアップ層BPL1を複数層、BPL2を複数層を設けて配線層を複数層化できる構造に比べて配線を高密度化できない。従って、前述した配線の引き回しの特徴は、貫通基板THWBで、ビルドアップ基板BPWB並みの配線の高密度化を実現する上において重要である。さらに、本実施の形態では、図7に示すように、端子TE1が形成されている領域A1の外側領域である領域AR0と、領域A1の内側領域である領域AR2に分けて、スルーホールTH1およびスルーホールTH2を形成している点にも特徴がある。例えば、端子TE1が形成されている領域AR1の外側領域である領域AR0にだけスルーホールTH2を形成することを考える。この場合、領域AR0にだけスルーホールTH2が形成されるので、領域AR0に形成されるスルーホールTH2の数が多くなる。したがって、領域AR0に形成されている複数のスルーホールTH2のそれぞれと、領域AR1に形成されている複数の端子TE1のそれぞれとを電気的に接続する配線数も多くなる。この結果、領域AR0から領域AR1へ敷設される配線のファインピッチ化が要求されることになる。ところが、本実施の形態では、ファインピッチ化に適しているビルドアップ基板ではなく、ビルドアップ基板よりもファインピッチ化しにくい貫通基板THWBを使用している。このため、上述したように、領域AR0にだけスルーホールTH2を固めて配置するレイアウト構成は、貫通基板THWBでは実現しにくくなることがわかる。そこで、本実施の形態では、スルーホールTH2を領域AR0にだけ固めて配置するのではなく、端子TE1が形成されている領域AR1を挟む領域AR0と領域AR2に分けてスルーホールTH1およびスルーホールTH2を配置するという工夫を施している。これにより、スルーホールTH1およびスルーホールTH2が領域AR0と領域AR2に分散されて配置されることになるので、スルーホールTH1と端子TE1とを接続する配線WIRE1と、スルーホールTH2と端子TE1とを接続する配線WIRE2とを密集させずに異なる領域に分散させることができる。この結果、ファインピッチ化しにくい貫通基板THWBを使用する場合であっても、半導体装置の高機能化に伴うスルーホールTH1TH2の数および端子TE1の数の増加に対応することができる。この観点からも、本実施の形態によれば、効率的な配線レイアウトを実現していることがわかる。ここで、図7に示すように、領域AR0の面積は、領域AR2の面積に比べて大きいので、領域AR0に形成されるスルーホールTH2の数は、領域AR2に形成されるスルーホールTH1の数に比べて多くなっている。したがって、領域AR0に形成されているスルーホールTH2と電気的に接続される端子TE1の数も、領域AR2に形成されているスルーホールTH1と電気的に接続される端子TE1の数よりも多くなっている。このことから、領域AR1に2列にわたって形成されている端子TE1のうち、領域AR0に近い側へ配置されている端子TE1の数は、領域AR2に近い側へ配置されている端子TE1の数よりも多くなっているということができる。そして、領域AR0に形成されているスルーホールTH2と、領域AR1に形成されている端子TE1とを接続する配線には、例えば、電源電位を供給する電源ラインや、基準電位GND電位を供給するGNDライン、あるいは、信号信号電圧を伝達する信号ラインが含まれる。同様に、領域AR2に形成されているスルーホールTH1と、領域AR1に形成されている端子TE1とを接続する配線にも、例えば、電源電位を供給する電源ラインや、基準電位GND電位を供給するGNDライン、あるいは、信号信号電圧を伝達する信号ラインが含まれる。続いて、本実施の形態における第3特徴点は、図6に示すように、複数のスルーホールTH3および複数の端子TE2を領域AR3に形成する点にある。つまり、本実施の形態における基本的な技術的思想は、第2特徴点でも説明したように、スルーホールTH1の形成領域、スルーホールTH2の形成領域、および、端子TE1の形成領域を別々に分離しながらも、効率良くスルーホールTH1と端子TE1とを接続し、かつ、効率良くスルーホールTH2と端子TE2とを接続することある。ただし、本実施の形態では、さらなる第3特徴点として、領域AR3においては、複数のスルーホールTH3および複数の端子TE2を形成する点にも特徴がある。具体的には、図7に示すように、領域AR3には、複数のスルーホールTH3および複数の端子TE2が形成されているが、スルーホールTH3上には端子TE2が配置されないようにしている。つまり、図7に示すように、スルーホールTH3上を囲むようにランドLND3が形成されているが、このランドLND3上に端子TE2は配置されておらず、このランドLND3と端子TE2とは配線WIRE3によって接続されている。この領域AR3に形成されているスルーホールTH3と端子TE2とを接続する配線WIRE3は、例えば、電源電位を供給する電源ラインや、基準電位GND電位を供給するGNDラインだけから構成されている。つまり、領域AR3に形成されているスルーホールTH3と端子TE2とを接続する配線WIRE3は、信号信号電圧を伝達する信号ラインを含んでいない。これにより、本実施の形態によれば、領域AR1に形成されている端子TE1の一部から半導体チップCHP2へ電源電位および基準電位を供給するだけでなく、領域AR3に形成されている端子TE2からも半導体チップCHP2へ電源電位および基準電位を供給することができる。つまり、半導体チップCHP2の領域AR1だけでなく領域AR3からも電源電位および基準電位を供給することができるので、半導体チップCHP2内での電源ドロップIRドロップを低減することができる。例えば、領域AR3に電源配線および基準配線を構成するスルーホールTH3および端子TE2を形成しない場合には、領域AR1に形成されている端子TE1からしか半導体チップCHP2の内部へ電源電位および基準電位を供給することができなくなる。この場合、半導体チップCHP2の領域AR3に形成されている集積回路に電源電位および基準電位を供給するには、半導体チップCHP2の領域AR1から領域AR3へ半導体チップCHP2の内部配線を引き回す必要がある。このとき、この内部配線の引き回しによる抵抗成分により、電源電位の低下電源ドロップが引き起こされてしまう。これに対し、本実施の形態では、貫通基板THWBの領域AR3に電源配線および基準配線を構成するスルーホールTH3および端子TE2を形成し、この端子TE2から半導体チップCHP2の領域AR3へ電源電位および基準電位を供給している。このため、本実施の形態によれば、領域AR1に形成されている端子TE1の一部から半導体チップCHP2へ電源電位および基準電位を供給するだけでなく、領域AR3に形成されている端子TE2からも半導体チップCHP2へ電源電位および基準電位を供給することができる。つまり、半導体チップCHP2の領域AR1だけでなく領域AR3からも電源電位および基準電位を供給することができるので、半導体チップCHP2内での電源ドロップIRドロップを低減することができる。なお、領域AR1に形成されている複数の端子TE1の一部から供給される電源電位および基準電位は、半導体チップCHP2に形成されるI/O回路外部インターフェース回路に供給することできる。一方、領域AR3に形成されている複数の端子TE2の一部から供給される電源電位および基準電位は、半導体チップCHP2に形成されるコア回路内部回路に供給することができる。つまり、領域AR1に形成されている複数の端子TE1からは、I/O回路に電源電位および基準電位を供給し、領域AR3に形成されている複数の端子TE2からは、I/O回路よりも低い電圧で駆動するコア回路に電源電位および基準電位を供給することが望ましい。言い換えれば、領域AR1に形成されている複数の端子TE1から供給される電源電位は、領域AR3に形成されている複数の端子TE2から供給される電源電位よりも高い電位を供給することになる。このように構成することにより、例えば、端子TE1が接続する半導体チップCHP2の柱状バンプ電極PLBMP1は、入出力信号ピンを含むバンプ電極であるため、端子TE1にI/O回路用の電源電位および基準電位を供給することにより、最短距離で効率良くI/O回路用として電源電位および基準電位を供給することができる。一方、端子TE2が接続する半導体チップCHP2の柱状バンプ電極PLBMP2は、入出力信号ピンを含まないバンプ電極であるため、半導体チップCHP2の中央部に配置される内部回路コア回路を駆動するコア回路用の電源電位および基準電位を供給することにより、最短距離で効率良くコア回路用として電源電位および基準電位を供給することができる。さらに、本実施の形態では、貫通基板THWBの領域AR3に配置されているスルーホールTH3は、電源電位を供給するスルーホールTH3と、基準電位を供給するスルーホールTH3が交互に配置されていることが望ましい。この場合、半導体チップCHP2の領域AR3の全体にわたって均等に電源電位および基準電位を供給することができる。具体的には、半導体チップCHP2の中央部である領域AR3には内部回路コア回路が形成されているが、電源電位を供給するスルーホールTH3と、基準電位を供給するスルーホールTH3を交互に配置することにより、このコア回路に均等に電源電位および基準電位を供給することができる。つまり、例えば、電源電位を供給するスルーホールTH3と、基準電位を供給するスルーホールTH3が偏って配置されている場合、領域AR3に形成されているコア回路に均等に電源電位や基準電位を供給しにくくなるが、電源電位を供給するスルーホールTH3と、基準電位を供給するスルーホールTH3が交互に配置することにより、コア回路に均等に電源電位および基準電位を供給することができ、この結果、コア回路の動作安定性を向上させることができる。以上のことから、本実施の形態における貫通基板THWBは、上述した第2特徴点および第3特徴点を備えていることになり、図6に示すように、貫通基板THWBの領域AR1に端子TE1が形成され、貫通基板THWBの領域AR3に端子TE2が形成されていることになる。つまり、本実施の形態では、半導体チップCHP2が搭載される貫通基板THWBの領域AR1、領域AR2および領域AR3のすべてに端子端子TE1、TE2が存在するわけではないので、貫通基板THWBに搭載される半導体チップCHP2に形成されるバンプ電極の配置位置も変更される。具体的には、図1に示すように、矩形形状をした半導体チップCHP1の表面全体にバンプ電極BMPが形成されている構成から、図4に示すように、矩形形状をした半導体チップCHP2の領域AR1と領域AR3にだけ柱状バンプ電極PLBMP1PLBMP2が形成された構成に変更される。以下では、本実施の形態における貫通基板THWBに搭載される半導体チップCHP2の特徴について説明する。本実施の形態における第4特徴点は、貫通基板THWBに搭載される半導体チップCHP2のバンプ構造にある。具体的には、図4に示すように、本実施の形態における半導体チップCHP2は、領域AR1と、この領域AR1よりも内側の領域AR2と、この領域AR2よりも内側の領域AR3とを有している。そして、領域AR1に柱状バンプ電極PLBMP1が形成され、かつ、領域AR3に柱状バンプ電極PLBMP2が形成されている一方、領域AR2には、柱状バンプ電極PLBMP1および柱状バンプ電極PLBMP2は形成されていない。このように構成された半導体チップCHP2を貫通基板THWBに搭載した状態が図6に示されている。図6に示すように、半導体チップCHP2の領域AR1に形成されている柱状バンプ電極PLBMP1が、貫通基板THWBの領域AR1に形成されている端子TE1と直接接続され、半導体チップCHP2の領域AR3に形成されている柱状バンプ電極PLBMP2が、貫通基板THWBの領域AR3に形成されている端子TE2と直接接続されていることがわかる。つまり、柱状バンプ電極PLBMP1と端子TE1とが接続されている部分と柱状バンプ電極PLBMP2と端子TE2とが接続されている部分とは、半導体チップCHP2貫通基板THWBの領域AR2を挟んで離れて配置されている。ここで、図1に示す半導体チップCHP1のバンプ構造から、図4に示す半導体チップCHP2のバンプ構造へ変更する際の問題点について説明する。例えば、図1に示す半導体チップCHP1に形成されているバンプ電極数を変更することなく、図1に示す半導体チップCHP1のバンプ構造から、図4に示す半導体チップCHP2のバンプ構造へ変更することを考える。この場合、図1に示す半導体チップCHP1では、表面領域全体にバンプ電極BMPが配置されているのに対し、図4に示す半導体チップCHP2では、表面領域の一部領域AR1と領域AR3にだけバンプ電極が配置されることになる。このことは、図4に示す半導体チップCHP2でのバンプ電極を配置する面積が、図1に示す半導体チップCHP1でのバンプ電極BMPを配置する面積よりも小さくなることを意味している。したがって、図1に示す半導体チップCHP1のバンプ電極数と、図4に示す半導体チップCHP2のバンプ電極数を同じにする場合、図1に示す半導体チップCHP1のバンプ電極BMPの大きさよりも、図4に示す半導体チップCHP2のバンプ電極の大きさを小さくする必要がある。図1に示す半導体チップCHP1に形成されているバンプ電極BMPは、例えば半田から構成される半球状のバンプ電極BMPであり、まず、このバンプ電極BMPの大きさを小さくすることを考える。図10は、半田からなる半球状のバンプ電極BMPのサイズを小さくして、このバンプ電極BMPを貫通基板THWB上に搭載する状態を示す断面図である。図10に示すように、貫通基板THWB上には端子TE1が形成されており、この端子TE1上にバンプ電極BMPが搭載される。このバンプ電極BMPは、例えば、窒化シリコン膜からなるパッシベーション膜表面保護膜PASに形成された開口部OPに形成されており、バンプ電極BMPは、開口部OPから露出するパッドPD上に形成されている。そして、このパッドPDは、層間絶縁膜IL上に形成されている。このとき、半球状のバンプ電極BMPの大きさを小さくすると、それとともに、半導体チップと貫通基板THWBとの間との隙間スタンドオフA1も小さくなってしまう。このように半導体チップと貫通基板THWBとの間の隙間スタンドオフA1が狭くなると、この隙間に充填されるアンダーフィルの充填性が低下し、アンダーフィル内にボイド気泡を生じる場合がある。アンダーフィル内にボイドが生じると、ボイド内に水分が侵入し、実装基板に半田実装する際の高温リフロー例えば240~260°C程度によりボイド内の水分が膨張し、ボイドを起点にアンダーフィル内にクラックが発生する場合がある。さらに、バンプ電極にボイドが隣接した場合、ボイド内に水分が侵入することにより、バンプ電極BMPと端子TE1との接続部が腐食を起こし、半導体チップと貫通基板THWBとの接続信頼性が低下するおそれがある。つまり、図1に示す半導体チップCHP1に形成されている半球状のバンプ電極BMPを、単に、小さくしただけでは、半導体チップと貫通基板THWBとの間との隙間スタンドオフA1が小さくなり、半導体装置の信頼性低下を招くことになる。本発明者が検討した結果、アンダーフィルの充填性を確保するためには、半導体チップと貫通基板THWBとの間との隙間スタンドオフA1は、約20μm程度以上は必要である。そこで、本実施の形態では、図10に示すような半球状のバンプ電極BMPではなく、図11に示すような柱状バンプ電極PLBMP1を採用している。図11は、柱状バンプ電極PLBMP1を貫通基板THWB上に搭載する状態を示す部分断面図である。図11に示すように、貫通基板THWB上には端子TE1が形成されており、この端子TE1上に柱状バンプ電極PLBMP1が搭載される。この柱状バンプ電極BMPは、例えば、銅Cuからなる柱状部と、この柱状部上に形成された半田からなる接続部とから構成される。別の表現をすると、柱状バンプ電極PLBMP1は、半田からなる第1部分とその第1部分半田の融点よりも高い融点を有する第2部分銅とで構成されているともいえる。この柱状バンプ電極PLBMP1は、例えば、窒化シリコン膜からなるパッシベーション膜表面保護膜PASに形成された開口部OPに形成されており、柱状バンプ電極PLBMP1は、開口部OPから露出するパッドPD上に形成されている。そして、このパッドPDは、層間絶縁膜IL上に形成されている。このように構成されている柱状バンプ電極PLBMP1では、柱状バンプ電極PLBMP1の大きさを小さくしても、銅からなる柱状部によって、半導体チップと貫通基板THWBとの間の隙間スタンドオフA2が、図10に示す半球状のバンプ電極BMPで接続した時の隙間スタンドオフA1に比べて小さくならないA2>A1。つまり、柱状バンプ電極BMPは、半田からなる第1部分と、その第1部分半田の融点よりも高い融点を有する第2部分銅とで構成されている。そのため、半導体チップを貫通基板THWB上に実装し、半導体チップの柱状バンプ電極PLBMP1と貫通基板THWB上の端子TE1とを、柱状バンプ電極PLBMP1の第1部分半田を高温例えば240~260°C程度で溶融させて電気的に接続する際、バンプ電極PLBMP1の第2部分銅の融点は、第1部分半田の融点よりも高いので、高温にした時に溶融することはない。したがって、半導体チップと貫通基板THWBとの間の隙間スタンドオフA2が、柱状バンプ電極PLBMP1の第2部分銅の高さよりも小さくなることはない。前述した通り、アンダーフィルの充填性を確保するために、半導体チップと貫通基板THWBとの間の隙間スタンドオフA2は、約20μm程度以上必要であるが、柱状バンプ電極PLBMP1の第2部分銅の高さは約30μm程度あるので、十分満足している。この結果、図11に示すような柱状バンプ電極PLBMP1を使用する場合、柱状バンプ電極PLBMP1自体の大きさを小さくしても、スタンドオフを確保できるので、アンダーフィルの充填性の低下や、半導体チップと貫通基板THWBとの接続信頼性の低下を抑制することができる。このことから、本実施の形態における半導体チップCHP2では、例えば、図5および図6に示すように、柱状バンプ電極PLBMP1や柱状バンプ電極PLBMP2を使用している。なお、ここでは、柱状バンプ電極PLBMP1の第2部分は銅である場合を例に挙げて説明したが、第1部分の半田よりも融点が高い金属材料であれば問題は無い。第2部分は、銅以外の材料として、金Au等でもよい。第2部分を銅にした場合、金に比べてコスト材料費を抑えることができる。また、柱状バンプ電極PLBMP1の第2部分は、めっき法により積み上げて形成すると容易に高く形成することができる。また、柱状バンプ電極PLBMP1の第1部分の半田は、Sn-Ag系やSn-Ag-Cu系の鉛フリー対応の半田を用いるとよい。以上のことから、本実施の形態における第4特徴点は、例えば、図4に示すように、半導体チップCHP2の表面領域の一部領域AR1と領域AR3にだけ柱状バンプ電極PLBMP1PLBMP2を形成する点にあるといえる。これにより、第2特徴点と第3特徴点を備える貫通基板THWBに対応した半導体チップCHP2を構成することができる。そして、第2特徴点と第3特徴点を備える貫通基板THWB上に、第4特徴点を備える半導体チップCHP2を搭載することにより、半導体装置の信頼性向上およびコスト低減を図ることができる。さらに、本実施の形態における半導体チップCHP2では、上述した第4特徴点を備えることにより、以下に示す効果も得られる。すなわち、本実施の形態における半導体チップCHP2では、例えば、図4に示すように、領域AR1に柱状バンプ電極PLBMP1が形成され、かつ、領域AR1との間に領域AR2を挟む領域AR3に柱状バンプ電極PLBMP2が形成されている。このことは、領域AR1に形成されている柱状バンプ電極PLBMP1と、領域AR3に形成されている柱状バンプ電極PLBMP2が、領域AR1と領域AR3との間に形成されている領域AR2分のスペースだけ離れて形成されていることを意味する。ここで、領域AR3に形成されている柱状バンプ電極PLBMP2は、電源ラインと接続されており、半導体チップCHP2の内部に形成されている集積回路に電源電位、あるいは、基準電位を供給する機能を有するものである。一方、領域AR1に形成されている柱状バンプ電極PLBMP1は、電源ラインに接続されているものの他に信号ラインと接続されているものもある。したがって、領域AR3に形成されている柱状バンプ電極PLBMP2に隣接するように、領域AR1に形成されている柱状バンプ電極PLBMP1を配置すると、柱状バンプ電極PLBMP1と柱状バンプ電極PLBMP2との間で相互干渉クロスカップリングが起こりやすくなり、電源ラインと接続されている柱状バンプ電極PLBMP2に供給される電源電圧や基準電圧にノイズが発生しやすくなる。これに対し、本実施の形態における半導体チップCHP2では、領域AR1と領域AR3の間にバンプ電極が形成されていない領域AR2が存在し、この領域AR2によって、領域AR3に形成されている柱状バンプ電極PLBMP2と、領域AR1に形成されている柱状バンプ電極PLBMP1との間の距離を大きくすることができる。このことは、本実施の形態における半導体チップCHP2によれば、領域AR3に形成されている柱状バンプ電極PLBMP2と接続されている電源ラインと、領域AR1に形成されている柱状バンプ電極PLBMP1と接続される信号ラインとのクロスカップリングを抑制できることを意味する。この結果、本実施の形態によれば、領域AR3に形成されている柱状バンプ電極PLBMP2と接続されている電源ラインに印加される電源電圧、あるいは、基準電圧の安定性を高めることができ、半導体チップCHP2に形成されている集積回路の動作信頼性の向上を図ることができる。続いて、本実施の形態における第5特徴点について説明する。本実施の形態における第5特徴点は、半導体チップの構造に関するものであり、具体的に、本実施の形態における第5特徴点は、図1に示す本発明者が検討した半導体チップCHP1では、いわゆる再配線構造をしているのに対し、図4に示す本実施の形態における半導体チップCHP2では、再配線構造をしていない点にある。これにより、本実施の形態における半導体装置では、半導体チップに再配線構造を形成しなくて済むので、半導体チップの設計を簡素化できる利点が得られる。例えば、図1に示す本発明者が検討した半導体チップCHP1では、表面領域全体にわたってバンプ電極BMPを形成する必要があるため、いわゆる再配線構造が必要となる。以下に、この再配線構造について説明する。図12は、半導体チップCHP1に形成された再配線構造を示す断面図である。図12に示すように、半導体チップCHP1において、最上層の層間絶縁膜IL上にパッドPDが形成されており、このパッドPDを覆うように、例えば、窒化シリコン膜からなるパッシベーション膜PASが形成されている。そして、このパッシベーション膜PASに開口部が形成されており、この開口部からパッドPDが露出している。さらに、パッシベーション膜PAS上には、例えば、ポリイミド樹脂膜からなる樹脂膜PI1が形成されており、この樹脂膜PI1にも開口部が形成されている。そして、パッドPDと電気的に接続されて、樹脂膜PI1上に延在するように再配線RWが形成されている。次に、再配線RWを覆うように、例えば、ポリイミド樹脂膜からなる樹脂膜PI2が形成され、この樹脂膜PI2に開口部OP1が形成されている。そして、この開口部OP1から露出する再配線RW上にバンプ電極BMPが形成されている。以上のようにして、図1に示す本発明者が検討した半導体チップCHP1では、再配線構造が形成されていることになる。このようにして、再配線構造が形成された半導体チップCHP1では、パッドPDとバンプ電極BMPとを接続する再配線RWのレイアウト設計をする必要が生じるため、半導体チップCHP1の設計が複雑化してしまう。また、パッドPDとバンプ電極BMPとの間に再配線RWが入ることは、伝送経路に配線抵抗やインダクタンスが付くことになり、半導体装置の高速動作に影響を及ぼすことになる。これに対し、図4に示す本実施の形態における半導体チップCHP2では、半導体チップCHP2の表面全体にわたって柱状バンプ電極PLBMP1PLBMP2を形成する必要がなく、領域AR1と領域AR3にだけ柱状バンプ電極PLBMP1PLBMP2を形成すればよいので、再配線構造を使用する必要はない。図13は、半導体チップCHP2に形成されたバンプ構造を示す断面図である。図13に示すように、半導体チップCHP2において、最上層の層間絶縁膜IL上にパッドPDが形成されており、このパッドPDを覆うように、例えば、窒化シリコン膜からなるパッシベーション膜PASが形成されている。さらに、このパッシベーション膜PASに開口部が形成されており、この開口部からパッドPDが露出している。そして、パッドPD上に柱状バンプ電極PLBMP1が直接形成されている。このように本実施の形態における半導体チップCHP2によれば、パッドPDの上部に再配線が形成されていないことがわかる。言い換えれば、本実施の形態における半導体チップCHP2では、パッシベーション膜表面保護膜PASあるいはパッシベーション膜PAS上にポリイミド樹脂膜が形成される場合はポリイミド樹脂膜の上部に再配線が形成されていない点に本実施の形態における第5特徴点があるといえる。このように本実施の形態よれば、半導体チップに再配線構造を形成しなくて済むので、半導体チップの設計を簡素化できる利点が得られる。また、再配線RWが形成されていないので、前述の再配線構造に比べて、伝送経路の配線抵抗やインダクタンスを低減することができ、その結果、半導体装置を高速動作させることができる。次に、本実施の形態における第6特徴点について説明する。例えば、図6や図7に示すように、本実施の形態における半導体装置では、貫通基板THWBの領域AR2および領域AR3に複数のスルーホールTH1およびスルーホールTH3が形成されている。このことは、貫通基板THWB上に半導体チップCHP2を搭載した場合、半導体チップCHP2と平面的に重なる貫通基板THWBの領域領域AR2および領域AR3に多数のスルーホールTH1およびスルーホールTH3が存在することを意味する。そして、スルーホールTH1およびスルーホールTH3の内壁には、例えば熱伝導率の良好な銅からなるめっき膜が形成されているため、半導体チップCHP2で発生した熱を半導体チップCHP2の直下に形成されている多数のスルーホールTH1およびスルーホールTH3から効率良く放散することができる。したがって、本実施の形態における半導体装置によれば、半導体チップCHP2で発生した熱の放熱特性を向上させることができる。その結果、図2で示したヒートシンクHSを不要とすることができる場合もある。ヒートシンクHSが不要となれば、その分の材料コストを低減させることができる。上述したように、本実施の形態には、少なくとも、第1特徴点~第6特徴点が存在するが、この第1特徴点~第6特徴点をまとめると以下に示すようになる。1本実施の形態における第1特徴点は、半導体チップCHP2を搭載する配線基板として、図3に示すようなビルドアップ基板BPWBを使用せずに、図6に示すような貫通基板THWBを使用している点にある。これにより、本実施の形態では、コア層CRLだけからなる貫通基板THWBを使用することにより、ビルドアップ層BPL1BPL2とコア層CRLとの熱膨張係数の相違を考慮する必要がなく、さらには、ビルドアップ層BPL1BPL2が存在しないので、ビルドアップ層BPL1BPL2に形成される微細なビアVAの電気的な切断も考慮する必要がなくなる。この結果、本実施の形態によれば、コスト低減を図りながら、半導体装置の信頼性向上を図ることができる。2本実施の形態における第2特徴点は、例えば、図6に示すように、スルーホールTH1の形成領域、スルーホールTH2の形成領域、および、端子TE1の形成領域を別々に分離しながら、配線レイアウトを工夫する点にある。具体的には、図6に示すように、貫通基板THWBの領域AR0に複数のスルーホールTH2を設け、貫通基板THWBの領域AR1に複数の端子TE1を設けている。そして、貫通基板THWBの領域AR2に複数のスルーホールTH1を設けている。そして、本実施の形態では、図7に示すように、領域AR0に形成されているスルーホールTH2と電気的に接続する端子TE1を、領域AR0に近い側へ配置し、かつ、領域AR2に形成されているスルーホールTH1と電気的に接続する端子TE1を、領域AR2に近い側へ配置している。これにより、本実施の形態によれば、領域AR1内での配線引き回しが不要となり、スルーホールTH1の形成領域、スルーホールTH2の形成領域、および、端子TE1の形成領域を別々に分離しながらも、効率良くスルーホールTH1と端子TE1とを接続し、かつ、効率良くスルーホールTH2と端子TE2とを接続することができる。3本実施の形態における第3特徴点は、図6に示すように、複数のスルーホールTH3および複数の端子TE2を領域AR3に形成し、この領域AR3に形成されているスルーホールTH3と端子TE2とを接続する配線は、例えば、電源電位を供給する電源ラインや、基準電位GND電位を供給するGNDラインだけから構成される。これにより、本実施の形態によれば、領域AR1に形成されている端子TE1の一部から半導体チップCHP2へ電源電位および基準電位を供給するだけでなく、領域AR3に形成されている端子TE2からも半導体チップCHP2へ電源電位および基準電位を供給することができる。つまり、半導体チップCHP2の領域AR1だけでなく領域AR3からも電源電位および基準電位を供給することができるので、半導体チップCHP2内での電源ドロップIRドロップを低減することができる。4本実施の形態における第4特徴点は、例えば、図4に示すように、半導体チップCHP2の表面領域の一部領域AR1と領域AR3にだけ柱状バンプ電極PLBMP1PLBMP2を形成する点にある。これにより、柱状バンプ電極PLBMP1PLBMP2自体の大きさを小さくしても、スタンドオフをかせげるので、アンダーフィルの充填性の低下や、半導体チップと貫通基板THWBとの接続信頼性の低下を抑制することができる。さらに、第2特徴点と第3特徴点を備える貫通基板THWBに対応した半導体チップCHP2を構成することができる。さらに、本実施の形態における第4特徴点によれば、領域AR1と領域AR3の間にバンプ電極が形成されていない領域AR2が存在し、この領域AR2によって、領域AR3に形成されている柱状バンプ電極PLBMP2と、領域AR1に形成されている柱状バンプ電極PLBMP1との間の距離を大きくすることができる。この結果、本実施の形態によれば、領域AR3に形成されている柱状バンプ電極PLBMP2と接続されている電源ラインと、領域AR1に形成されている柱状バンプ電極PLBMP1と接続される信号ラインとのクロスカップリングを抑制できる。したがって、本実施の形態によれば、領域AR3に形成されている柱状バンプ電極PLBMP2と接続されている電源ラインに印加される電源電圧、あるいは、基準電圧の安定性を高めることができ、半導体チップCHP2に形成されている集積回路の動作信頼性の向上を図ることができる。5本実施の形態における第5特徴点は、例えば、図4に示す本実施の形態における半導体チップCHP2において、再配線構造をしていない点にある。これにより、本実施の形態における半導体装置では、半導体チップに再配線構造を形成しなくて済むので、半導体チップの設計を簡素化できる利点が得られる。6本実施の形態における第6特徴点は、貫通基板THWB上に半導体チップCHP2を搭載した場合、半導体チップCHP2と平面的に重なる貫通基板THWBの領域領域AR2および領域AR3に多数のスルーホールTH1およびスルーホールTH3が存在している点にある。これにより、本実施の形態における半導体装置によれば、半導体チップCHP2で発生した熱の放熱特性を向上させることができる。<実施の形態における半導体装置の製造方法>本実施の形態における半導体装置は上記のように構成されており、以下に、その製造方法の一例について図面を参照しながら説明する。まず、図14に示すように、本実施の形態における貫通基板THWBを用意する。この貫通基板THWBには、例えば、図7に示すようなレイアウト構成で、端子TE1、TE2、および、スルーホールTH1、TH2などが形成されている。そして、図15に示すように、貫通基板THWBの表面にあるチップ搭載領域にアンダーフィルUFを塗布する。なお、ここで用いるアンダーフィルUFとして、速硬化性樹脂NCPを用いるとよい。その後、図16に示すように、貫通基板THWB上に半導体チップCHP2を搭載する。このとき搭載される半導体チップCHP2の表面主面には、例えば、図4に示すような柱状バンプ電極PLBMP1および柱状バンプ電極PLBMP2が形成されている。そして、半導体チップCHP2に形成されている柱状バンプ電極PLBMP1PLBMP2を貫通基板THWBに形成されている端子図示せずに直接接触するように、貫通基板THWB上に半導体チップCHP2を搭載し、高温に加熱する。その結果、柱状バンプ電極PLBMP1PLBMP2の半田が溶融し、貫通基板THWB上の端子TE1TE2と柱状バンプ電極PLBMP1PLBMP2の銅とが電気的に接続する。このとき、半導体チップCHP2と貫通基板THWBとの間の隙間にアンダーフィルUFが濡れ広がって充填される。しかも、アンダーフィルUFとして速硬化性樹脂NCPを用いているので、アンダーフィルUFは硬化する。ここで、本実施の形態では、半導体チップCHP2と貫通基板THWBとの接続にサイズを小さくしても高さを確保できる柱状バンプ電極PLBMP1PLBMP2を使用しているので、アンダーフィルUFの濡れ広がりが阻害されることはない。続いて、図17に示すように、貫通基板THWBの裏面チップ搭載面とは反対側の面に半田ボールSBを搭載する。以上のようにして、本実施の形態における半導体装置を製造することができる。次に、本実施の形態における半導体装置の別の製造方法について説明する。まず、図18に示すように、本実施の形態における貫通基板THWBを用意する。この貫通基板THWBには、例えば、図7に示すようなレイアウト構成で、端子TE1、TE2、および、スルーホールTH1、TH2などが形成されている。続いて、図19に示すように、貫通基板THWB上に半導体チップCHP2を搭載する。このとき搭載される半導体チップCHP2の表面主面には、例えば、図4に示すような柱状バンプ電極PLBMP1および柱状バンプ電極PLBMP2が形成されている。そして、半導体チップCHP2に形成されている柱状バンプ電極PLBMP1PLBMP2を貫通基板THWBに形成されている端子図示せずに直接接触するように、貫通基板THWB上に半導体チップCHP2を搭載する。その後、高温に加熱し、柱状バンプ電極PLBMP1PLBMP2の半田を溶融させ、貫通基板THWB上の端子TE1TE2と柱状バンプ電極PLBMP1PLBMP2の銅とを電気的に接続する。そして、図20に示すように、半導体チップCHP2と貫通基板THWBとの隙間にアンダーフィルUFを充填する。ここで、本実施の形態では、半導体チップCHP2と貫通基板THWBとの接続にサイズを小さくしても高さを確保できる柱状バンプ電極PLBMP1PLBMP2を使用しているので、アンダーフィルUFの充填性を確保することができる。その後、図21に示すように、貫通基板THWBの裏面チップ搭載面とは反対側の面に半田ボールSBを搭載する。以上のようにして、本実施の形態における半導体装置を製造することができる。<変形例>次に、本実施の形態の変形例について説明する。前記実施の形態では、半導体チップCHP2に形成するバンプ電極を柱状バンプ電極PLBMP1PLBMP2から構成する例について説明したが、本変形例では、半導体チップCHP2に形成するバンプ電極をスタッドバンプ電極から構成する例について説明する。図22は、例えば金からなるスタッドバンプ電極SDBMP1を貫通基板THWB上に搭載する状態を示す断面図である。図22に示すように、貫通基板THWB上には端子TE1が形成されており、この端子TE1上にスタッドバンプ電極SDBMP1が搭載されるとともに、端子TE1とスタッドバンプ電極SDBMP1の接続部を覆うように半田Sが形成されている。スタッドバンプ電極SDBMP1は、例えば、窒化シリコン膜からなるパッシベーション膜表面保護膜PASに形成された開口部OPに形成されており、スタッドバンプ電極SDBMP1は、開口部OPから露出するパッドPD上に形成されている。そして、このパッドPDは、層間絶縁膜IL上に形成されている。このように構成されているスタッドバンプ電極SDBMP1では、スタッドバンプ電極SDBMP1の大きさを小さくしても、半導体チップと貫通基板THWBとの間の隙間スタンドオフA3>A1を確保することができる。つまり、ここでもスタッドバンプ電極SDBMP1第2部分の融点は、半田S第1部分の融点よりも高い材料構成となっている。これによりスタッドバンプ電極SDBMP1第2部分を貫通基板THWB上の端子TE1と半田S第1部分を高温で溶融させて電気的に接続させる際、スタッドバンプ電極SDBMP1第2部分の融点は、半田S第1部分の融点よりも高いので、高温にした時に溶融することはない。したがって、半導体チップと貫通基板THWBとの間の隙間スタンドオフA3が、スタッドバンプ電極SDBMP1第2部分、金の高さよりも小さくなることはない。この結果、図22に示すようなスタッドバンプ電極SDBMP1を使用する場合、スタッドバンプ電極SDBMP1自体の大きさを小さくしても、スタンドオフを確保できるので、アンダーフィルの充填性の低下や、半導体チップと貫通基板THWBとの接続信頼性の低下を抑制することができる。このように、前記実施の形態で説明した柱状バンプ電極PLBMP1PLBMP2に代えて、本変形例で説明したスタッドバンプ電極SDBMP1を使用することもできる。なお、ここではスタッドバンプ電極SDBMP1に金を用いる場合を例に挙げて説明したが、例えば銅ワイヤを用いて形成した銅のスタッドバンプ電極であってもよい。本変形例における半導体装置は上記のように構成されており、以下に、その製造方法の一例について説明する。まず、図23に示すように、本変形例における貫通基板THWBを用意する。この貫通基板THWBには、例えば、図7に示すようなレイアウト構成で、端子TE1、TE2、および、スルーホールTH1、TH2などが形成されている。続いて、図24に示すように、貫通基板THWB上に半導体チップCHP2を搭載する。このとき搭載される半導体チップCHP2の表面主面には、例えば、スタッドバンプ電極SDBMP1、SDBMP2が形成されている。そして、半導体チップCHP2に形成されているスタッドバンプ電極SDBMP1、SDBMP2を貫通基板THWBに形成されている端子図示せずに直接接触するとともに、端子TE1とスタッドバンプ電極SDBMP1、SDBMP2を覆うように半田Sを溶融させて接続部を形成する。このようにして、貫通基板THWB上に半導体チップCHP2を搭載する。なお、半田Sは予め端子TE1上に施しておく半田プリコートしておくことにより、組立を容易に行うことができる。そして、図25に示すように、半導体チップCHP2と貫通基板THWBとの隙間にアンダーフィルUFを充填する。ここで、本変形例では、半導体チップCHP2と貫通基板THWBとの接続にサイズを小さくしても高さを確保できるスタッドバンプ電極SDBMP1、SDBMP2を使用しているので、アンダーフィルUFの充填性を確保することができる。その後、図26に示すように、貫通基板THWBの裏面チップ搭載面とは反対側の面に半田ボールSBを搭載する。以上のようにして、本変形例における半導体装置を製造することができる。なお、ここでは、半導体チップCHP2を貫通基板THWBに実装してから、アンダーフィルUFを充填する製造方法組立方法について説明したが、これに限定されない。前述の貫通基板THWBにアンダーフィルUF速硬化性樹脂NCPを予め塗布し、その後、半導体チップCHP2を搭載する製造方法で組み立ててもよい。<本発明の位置づけ>最後に本発明の位置づけについて、図面を参照しながら説明する。図27は、本発明の位置づけを説明するグラフである。図27において、横軸はチップサイズを示しており、縦軸はチップに形成されるパッド数バンプ電極数を示している。まず、領域1で示される領域で使用される半導体装置の構造について説明する。領域1で使用される半導体装置の形態は、配線基板にビルドアップ基板を使用し、半導体チップに形成される半球状のバンプ電極がエリアバンプ配置例えば、図1の配置となっている形態である。次に、領域2で示される領域で使用される半導体装置の構造について説明する。領域2で使用される半導体装置の形態は、配線基板に貫通基板を使用し、半導体チップにバンプ電極ではなく半導体チップの周縁部にパッドが形成されている形態である。具体的には、ワイヤボンディング構造を指すものである。続いて、領域3で示される領域で使用される半導体装置の構造について説明する。領域3で使用される半導体装置の形態は、配線基板にビルドアップ基板を使用し、半導体チップに柱状バンプ電極を形成し、この柱状バンプ電極がエリアバンプ配置となっている形態である。最後に、領域4で示される領域で使用される半導体装置の構造について説明する。領域4で使用される半導体装置の形態は、配線基板に貫通基板を使用し、半導体チップに柱状バンプ電極を形成した本発明の形態である。ここで、領域1に示される半導体装置の形態から、領域4に示される半導体装置の形態本発明の形態へ変更する利点は、ビルドアップ基板を使用せずに貫通基板を使用することによって、半導体装置の信頼性向上を図ることができる点である。つまり、微細なビアおよびビルドアップ層を使用しないことによる信頼性向上を図ることができる。さらに、高価なビルドアップ基板から安価な貫通基板に変更することにより、半導体装置のコスト削減を図ることもできる。特に、領域1に示される半導体装置の形態のうち、比較的バンプ電極数が少ないためにビルドアップ基板で配線レイアウトすると基板上で無駄なエリアが多くなってしまうが、これまで説明した本発明の特徴を用いることにより貫通基板でも配線レイアウトが可能になるような製品の場合には、領域4に示される半導体装置の形態本発明の形態へ変更する有用性が大きくなる。一方、領域2に示される半導体装置の形態から、領域4に示される半導体装置の形態本発明の形態へ変更する利点は、半導体チップの周縁部からだけでなく、半導体チップの中央部からも電源電圧および基準電圧を供給することによって、半導体装置の高性能化を図ることができる点である。つまり、領域2に示される半導体装置の形態では、半導体チップの周縁部に形成されているパッドからしか半導体チップの内部へ電源供給ができないが、領域4に示される半導体装置の形態本発明の形態では、半導体チップの周縁領域だけでなく中央領域からも電源供給することができるので、半導体チップ内での電源ドロップIRドロップを低減することができる。特に、領域2に示される半導体装置の形態のうち、比較的電源電圧が低い製品の場合には、領域4に示される半導体装置の形態本発明の形態へ変更する有用性が大きくなる。また、領域2に示される半導体装置の形態は、具体的にはワイヤボンディング構造である。ピン数パッド数が増加した際、チップサイズを大きくしないで、パッドを配置しようとすると、半導体チップ中心付近にパッドを設けることになる。この場合、半導体チップ周縁部のパッドに張られたワイヤに比べてワイヤ長が長くなるので、封止樹脂で封止する際にワイヤ流れが発生し易くなる等の理由からワイヤボンディングを行うことが困難になる。こういった場合にも、これまで説明した本発明の特徴を用いることにより、半導体チップの周縁領域だけでなく中央領域にもバンプ電極を配置することが可能となる。その結果、半導体チップのサイズをワイヤボンディング構造のときよりも同等、もしくはそれ以下にすることができる場合もあるので、領域4に示される半導体装置の形態本発明の形態へ変更する有用性が大きくなる。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。なお、上述のMOSFETは、ゲート絶縁膜を酸化膜から形成する場合に限定するものではなく、ゲート絶縁膜を広く絶縁膜から形成するMISFETMetalInsulatorSemiconductorFieldEffectTransistorをも含むものと想定している。つまり、本明細書では、便宜上MOSFETという用語を使用しているが、このMOSFETは、MISFETをも含む意図の用語として本明細書では使用している。さらに、ここまで貫通基板THWBの裏面チップ搭載面とは反対側の面に半田ボールSBを搭載したBGAパッケージ構造を例に挙げて説明したが、半田ボールSBを搭載しないLGALandGridArrayパッケージでもよい。半田ボールSBを搭載しないことにより、その分の材料コストを下げることができる。