"各々が、印加されたデータ書込磁界に応じた方向に磁化されてデータを記憶する複数のメモリセルと、前記複数のメモリセルの所定区分にそれぞれ対応して設けられる複数のビット線と、前記複数のビット線のうちの少なくとも1本に対して、前記データ書込磁界を生じさせるデータ書込電流を書込データに応じた方向に供給するデータ書込回路とを備え、前記データ書込回路は、前記複数のビット線にそれぞれ対応して設けられた、各々が、対応するビット線の一端側の電圧を駆動するための複数の第1のドライバ回路を含み、前記複数のビット線は、複数のグループに分割され、前記複数のグループの各々は、各々の他端側が短絡ノードを介して電気的に結合されたX本X:2以上の整数の前記ビット線を有し、前記データ書込回路は、前記複数のグループにそれぞれ対応して設けられた、各々が対応する前記短絡ノードの電圧を駆動するための複数の第2のドライバ回路をさらに含み、前記複数の第1のドライバ回路のうちの選択メモリセルに対応する少なくとも1つは、前記書込データに応じて、前記対応する一端側を第1および第2の電圧の一方で駆動し、前記複数の第2のドライバ回路のうちの前記選択メモリセルに対応する少なくとも1つは、前記書込データに応じて、前記対応する短絡ノードを前記第1および第2の電圧の他方で駆動する、薄膜磁性体記憶装置。各前記メモリセルは、磁化方向に応じて電気抵抗が変化する磁気抵抗素子と、所定電圧および対応するビット線の間に前記磁気抵抗素子と直列に接続されるアクセス素子とを含み、データ読出時に、前記アクセス素子は、少なくとも選択メモリセルにおいてターンオンし、前記薄膜磁性体記憶装置は、前記複数のビット線と交差する方向に沿って、前記複数のビット線の前記他端側に対応して配置される読出データ線と、前記複数のグループにそれぞれ対応して設けられ、各々が前記データ読出時に、対応する前記短絡ノードと前記読出データ線との間を、選択的に接続するための読出選択ゲートとをさらに備える、請求項1記載の薄膜磁性体記憶装置。このように、MRAMデバイスではデータ書込時において、データ書込対象に選択されたMTJメモリセル中のトンネル磁気抵抗素子TMRの磁化方向を反転させる必要がある。したがって、ライトワード線WWLおよびビット線BLに流されるデータ書込電流の方向を、書込データのレベルに応じて制御する必要が生じる。このため、データ書込電流を供給する回路系の構成が複雑化して、MRAMデバイスのチップサイズが増加してしまうという問題点が生じる。この発明は、このような問題点を解決するためになされるものであって、この発明の目的は、簡易な回路構成で書込データレベルに応じたデータ書込電流を供給可能な薄膜磁性体記憶装置の構成を提供することである。この発明のさらに他の構成に従う薄膜磁性体記憶装置は、行列状に配置され、各々が第1および第2のデータ書込磁界の印加に応答して書込まれたデータを記憶する複数のメモリセルと、複数のメモリセル行にそれぞれ対応して設けられ、選択行において、第1のデータ書込磁界を生じさせる第1のデータ書込電流を所定方向に流すための複数のライトワード線と、複数のメモリセル列にそれぞれ対応して設けられる複数の第1のビット線と、選択列において、対応する第1のビット線のうちの選択メモリセルに対応する部分において、第2のデータ書込磁界を生じさせる第2のデータ書込電流を書込データに応じた方向に流すためのデータ書込回路とを備え、データ書込回路は、複数のメモリセル列の各々において、対応する第1のビット線上の、一端側に相当する第1のノード、他端側に相当する第2のノードおよび少なくとも1つの中間ノードにそれぞれ対応して設けられる複数のビット線駆動部を含み、選択列において、複数のビット線駆動部のうちの選択メモリセルに対応する部分の両端に位置する2つは、第1のビット線上の対応するノードを、第1および第2の電圧の書込データに応じた一方ずつに設定する。好ましくは、薄膜磁性体記憶装置は、各第1のビット線の一端側および他端側にそれぞれ対応して配置される第1および第2のデータ線と、データ書込時において、第1および第2のデータ線と相補のデータを伝達するための逆相データ線とをさらに備え、データ書込回路は、データ書込時に書込データに応じて、第1および第2のデータ線の一方を、第1および第2の電圧の一方に設定するとともに、逆相データ線を第1および第2の電圧の他方に設定し、各ビット線駆動部は、対応する第1のビット線上の第1および第2のノードと、第1および第2のデータ線との間にそれぞれ設けられる第1および第2の駆動スイッチと、対応する第1のビット線上の1つの中間ノードと逆相データ線との間に設けられる第3の駆動スイッチとを有し、データ書込時に選択列において、第1および第2の駆動スイッチの一方と、第3の駆動スイッチとがオンされる。また好ましくは、薄膜磁性体記憶装置は、複数のメモリセル列にそれぞれ対応して設けられ、各々が対応する第1のビット線と相補ビット線対を形成する複数の第2のビット線と、各第1のビット線の両端にそれぞれ対応して配置される第1および第2のデータ線対とを備え、第1および第2のデータ線対の各々は、データ書込時において、互いに相補のデータを伝達するための2本のデータ線を含み、データ書込回路は、データ書込時に書込データに応じて、第1および第2のデータ線対の一方を構成する2本のデータ線を、第1および第2の電圧の一方および他方にそれぞれ設定し、各ビット線駆動部は、対応する第1および第2のビット線上の第1のノードと第1のデータ線対との間に設けられる第1の駆動スイッチと、対応する第1および第2のビット線上の第2のノードと第2のデータ線対との間に設けられる第2の駆動スイッチと、対応する第1のビット線上の1つの中間ノードおよび対応する第2のビット線上の1つの中間ノードの間に設けられる第3の駆動スイッチとを有し、データ書込時に、選択列において、第1および第2の駆動スイッチの一方と、第3の駆動スイッチとがオンされる。さらに好ましくは、データ書込時に、選択列において、第1および第2のスイッチは、選択メモリセルと中間ノードとの位置関係に応じて選択的にオンされる。あるいは好ましくは、各メモリセルは、書込まれたデータに応じて電気抵抗が変化する磁気抵抗素子と、所定電圧および対応する第1のビット線の間に、磁気抵抗素子と直列に接続されるアクセス素子とを含み、データ読出時に、アクセス素子は、少なくとも選択メモリセルにおいてターンオンし、薄膜磁性体記憶装置は、複数の第1のビット線と交差する方向に沿って、少なくとも1つの中間ノードのうちの1つの中間ノードに対応して配置される読出データ線と、複数の第1のビット線にそれぞれ対応して設けられ、各々が、データ読出時に、対応する第1のビット線上の1つの中間ノードと読出データ線との間を、選択的に接続するための読出選択ゲートとをさらに備える。さらに好ましくは、1つの中間ノードは、複数の第1のビット線の各々のほぼ中央部に位置する。また好ましくは、複数のビット線駆動部の各々は、第1のビット線上の対応するノードと第1の電圧の間に設けられ、データ書込回路によってオンおよびオフが制御される第1のドライバトランジスタと、第1のビット線上の対応するノードと第2の電圧の間に設けられ、データ書込回路によってオンおよびオフが制御される第2のドライバトランジスタとを含む。この発明のさらに別の構成に従う薄膜磁性体記憶装置は、行列状に配置され、各々が第1および第2のデータ書込磁界の印加に応答して書込まれたデータを記憶する複数のメモリセルと、複数のメモリセル行にそれぞれ対応して設けられ、選択行において、第1のデータ書込磁界を生じさせる第1のデータ書込電流を所定方向に流すための複数のライトワード線と、複数のメモリセル列にそれぞれ対応して設けられ、選択列において、第2のデータ書込磁界を生じさせる第2のデータ書込電流を書込データに応じた方向に流すための複数のビット線と、選択行において、対応するライトワード線の少なくとも一部分において、第1のデータ書込電流を流すためのライトワード線駆動回路とを備え、ライトワード線駆動回路は、選択行において、対応するライトワード線上の、一端側に相当する第1ノード、他端側に相当する第2ノードおよび少なくとも1つの中間ノードのうちの、選択メモリセルに対応する部分の両端に位置する2つのノードを、第1および第2の電圧の一方ずつに設定する。好ましくは、ライトワード線駆動回路は、メモリセル行ごとに設けられ、対応するライトワード線上の、第1ノード、少なくとも1つの中間ノードおよび第2ノードにそれぞれ対応して、一端側から他端側へ向かう方向に順に配置される第1番目から第M番目M:3以上の整数までのM個の駆動スイッチを含み、各メモリセル行において、奇数番目の駆動スイッチの各々は、第1および第2の電圧の一方と対応するノードとの間に設けられ、偶数番目の駆動スイッチの各々は、第1および第2の電圧の他方と対応するノードとの間に設けられ、M個の駆動スイッチのうちの選択メモリセルに対応する部分の両端に位置する2つの駆動スイッチはターンオンする。さらに好ましくは、奇数行において、奇数番目の駆動スイッチの各々は、第1および第2の電圧の一方と対応するノードとの間に設けられ、偶数行において、奇数番目の駆動スイッチの各々は、第1および第2の電圧の他方と対応するノードとの間に設けられる。この発明のさらに他の構成に従う薄膜磁性体記憶装置は、行列状に配置され、各々が第1および第2のデータ書込磁界の印加に応答して書込まれたデータを記憶する複数のメモリセルと、複数のメモリセル行にそれぞれ対応して設けられ、選択行において、第1のデータ書込磁界を生じさせる第1のデータ書込電流を流すための複数のライトワード線と、複数のメモリセル列にそれぞれ対応して設けられ、選択列において、第2のデータ書込磁界を生じさせる第2のデータ書込電流を書込データに応じた方向に流すための複数のビット線と、選択行において、対応するライトワード線の少なくとも一部分において、第1のデータ書込電流を流すためのライトワード線駆動回路とを備え、各ライトワード線は、中間ノードにおいて第1の電圧と接続され、ライトワード線駆動回路は、複数のメモリセル行の各々において、対応するライトワード線上の、一端側に相当する第1ノードおよび他端側に相当する第2ノードにそれぞれ対応して設けられる第1および第2の駆動スイッチを含み、選択行において、第1および第2の駆動スイッチのうちの、選択メモリセルと中間ノードとの位置関係に応じて選択された一方は、対応するノードを第2の電圧と接続する。この発明のさらに他の構成に従う薄膜磁性体記憶装置は、各々が印加されたデータ書込磁界に応じた方向に磁化されてデータを記憶する複数のメモリセルと、複数のメモリセルの所定区分にそれぞれ対応して設けられる複数のビット線と、複数のビット線のうちの少なくとも1本に対して、データ書込磁界を生じさせるデータ書込電流を書込データに応じた方向に供給するデータ書込回路とを備え、データ書込回路は、複数のビット線にそれぞれ対応して設けられた、各々が、対応するビット線の一端側の電圧を駆動するための複数の第1のドライバ回路を含み、複数のビット線は、複数のグループに分割され、複数のグループの各々は、各々の他端側が短絡ノードを介して電気的に結合されたX本X:2以上の整数のビット線を有し、データ書込回路は、複数のグループにそれぞれ対応して設けられた、各々が対応する短絡ノードの電圧を駆動するための複数の第2のドライバ回路をさらに含み、複数の第1のドライバ回路のうちの選択メモリセルに対応する少なくとも1つは、書込データに応じて、対応する一端側を第1および第2の電圧の一方で駆動し、複数の第2のドライバ回路のうちの選択メモリセルに対応する少なくとも1つは、書込データに応じて、対応する短絡ノードを第1および第2の電圧の他方で駆動する。好ましくは、各メモリセルは、磁化方向に応じて電気抵抗が変化する磁気抵抗素子と、所定電圧および対応するビット線の間に磁気抵抗素子と直列に接続されるアクセス素子とを含み、データ読出時に、アクセス素子は、少なくとも選択メモリセルにおいてターンオンし、薄膜磁性体記憶装置は、複数のビット線と交差する方向に沿って、複数のビット線の他端側に対応して配置される読出データ線と、複数のグループにそれぞれ対応して設けられ、各々がデータ読出時に、対応する短絡ノードと読出データ線との間を、選択的に接続するための読出選択ゲートとをさらに備える。この発明のさらに他の構成に従う薄膜磁性体記憶装置は、各々が、印加されたデータ書込磁界に応じた方向に磁化されてデータを記憶する複数のメモリセルと、複数のメモリセルの所定区分にそれぞれ対応して設けられる複数のビット線と、複数のビット線のうちの少なくとも1本に対して、データ書込磁界を生じさせるデータ書込電流を書込データに応じた方向に供給するデータ書込回路とを備え、複数のビット線は、複数のグループに分割され、複数のグループの各々は、中間点同士が電気的に結合された2本のビット線を有し、データ書込回路は、複数のビット線にそれぞれ対応して設けられた、各々が、対応するビット線の一端側の電圧を駆動するための複数の第1のドライバ回路と、複数のビット線にそれぞれ対応して設けられた、各々が、対応するビット線の他端側の電圧を駆動するための複数の第2のドライバ回路とを含み、複数のグループのうちの選択メモリセルを含む少なくとも1つにおいて、対応する2個の第1のドライバ回路および対応する2個の第2のドライバ回路の一方は、対応する2本のビット線の一端側および他端側の一方を、書込データに応じて、第1および第2の電圧の一方ずつへそれぞれ駆動する。好ましくは、各メモリセルは、磁化方向に応じて電気抵抗が変化する磁気抵抗素子と、所定電圧および対応するビット線の間に磁気抵抗素子と直列に接続されるアクセス素子とを含み、データ読出時に、アクセス素子は、少なくとも選択メモリセルにおいてターンオンし、薄膜磁性体記憶装置は、複数のビット線と交差する方向に沿って、複数のビット線の各々の中間点に対応して配置される読出データ線と、複数のグループにそれぞれ対応して設けられ、各々が、データ読出時に、対応する中間点と読出データ線との間を、選択的に接続するための読出選択ゲートとをさらに備える。この発明によれば、選択列のビット線において、選択メモリセルに対応する一部の区間のみにデータ書込電流を流すことができる。したがって、データ書込電流の経路を低抵抗化して、低電圧動作時にも必要なデータ書込電流の供給を容易にするとともに、データ書込動作を高速化できる。さらに、選択列の非選択メモリセルに対するデータ誤書込についても抑制することができる。または、選択行のライトワード線において、選択メモリセルに対応する一部の区間のみにデータ書込電流を流すことができるので、データ書込電流の経路を低抵抗化して、低電圧動作時にも必要なデータ書込電流の供給を容易にするとともに、データ書込動作を高速化できる。さらに、選択行の非選択メモリセルに対するデータ誤書込についても抑制することができる。あるいは、ビット線に他端側に対応するドライバ回路のレイアウトピッチをX倍に拡大できるので、チップ面積を削減できる。または、ビット線の中間点にドライバ回路を配置することなく、選択列のビット線において、選択メモリセルに対応する一部の区間のみにデータ書込電流を流すことができる。したがって、チップ面積の増大を招くことなく、データ書込電流の経路を低抵抗化して、低電圧動作時にも必要なデータ書込電流の供給を容易にするとともに、データ書込動作を高速化できる。さらに、選択列の非選択メモリセルに対するデータ誤書込についても抑制することができる。以下において、本発明の実施の形態について、図面を参照して詳細に説明する。なお、図中における同一符号は、同一または相当部分を示すものとする。[実施の形態1]図1は、本発明の実施の形態に従うMRAMデバイス1の全体構成を示す概略ブロック図である。図1を参照して、本発明の実施の形態に従うMRAMデバイス1は、外部からの制御信号CMDおよびアドレス信号ADDに応答してランダムアクセスを実行し、書込データDINの入力および読出データDOUTの出力を実行する。MRAMデバイス1におけるデータ読出動作およびデータ書込動作は、たとえば外部からのクロック信号CLKに同期したタイミングで実行される。あるいは、外部からクロック信号CLKを受けることなく、内部で動作タイミングを定めてもよい。MRAMデバイス1は、制御信号CMDに応答してMRAMデバイス1の全体動作を制御するコントロール回路5と、行列状に配置された複数のMTJメモリセルを有するメモリアレイ10とを備える。メモリアレイ10の構成については後ほど詳細に説明するが、MTJメモリセルの行以下、単にメモリセル行とも称するにそれぞれ対応して複数のライトワード線WWLおよびリードワード線RWLが配置される。また、MTJメモリセルの列以下、単にメモリセル列とも称するにそれぞれ対応して、ビット線BLが配置される。MRAMデバイス1は、さらに、行デコーダ20と、列デコーダ25と、ワード線ドライバ30と、読出/書込制御回路50,60とを備える。行デコーダ20は、アドレス信号ADDによって示されるロウアドレスRAに応じて、メモリアレイ10における行選択を実行する。列デコーダ25は、アドレス信号ADDによって示されるコラムアドレスCAに応じて、メモリアレイ10における列選択を実行する。ワード線ドライバ30は、行デコーダ20の行選択結果に基づいて、データ読出時にはリードワード線RWLを選択的に活性化し、データ書込時にはライトワード線WWLを選択的に活性化する。ロウアドレスRAおよびコラムアドレスCAによって、データ読出もしくはデータ書込対象に指定されたメモリセル以下、選択メモリセルとも称するが示される。ライトワード線WWLは、ワード線ドライバ30が配置されるのとメモリアレイ10を挟んで反対側の領域40において、接地電圧GNDと結合される。読出/書込制御回路50,60は、データ読出およびデータ書込時において、選択メモリセルに対応するメモリセル列以下、選択列とも称するのビット線BLに対してデータ書込電流およびデータ読出電流を流すために、メモリアレイ10に隣接する領域に配置される回路群を総称したものである。図2は、実施の形態1に従うメモリアレイの構成を説明する回路図である。図2においては、メモリアレイ10に対するデータ書込動作を実行するための回路構成が代表的に示される。図2を参照して、メモリアレイ10には、MTJメモリセルMCが、行列状に配置される。各MTJメモリセルMCは、直列に接続された、記憶データのレベルに応じて電気抵抗が変化する磁気記憶部として作用するトンネル磁気抵抗素子TMR、およびアクセス素子として作用するアクセストランジスタATRを含む。既に説明したように、アクセストランジスタATRには、半導体基板上に形成された電界効果型トランジスタであるMOSトランジスタが代表的に適用される。図2においては、第1番目~第4番目までのメモリセル列の一部のメモリセルMCと、これらのメモリセルに対応するビット線BL1~BL4、リードワード線RWL1,RWL2、およびライトワード線WWL1,WWL2が代表的に示されている。なお、以下においては、ライトワード線、リードワード線およびビット線のそれぞれを総括的に表現する場合には、符号WWL、RWLおよびBLをそれぞれ用いて表記することとし、特定のライトワード線、リードワード線およびビット線を示す場合には、これらの符号に添え字を付して、WWL1,RWL1,BL1のように表記するものとする。また、信号および信号線の高電圧状態電源電圧Vccおよび低電圧状態接地電圧GNDのそれぞれを、HレベルおよびLレベルとも称することとする。データ書込動作時において、ワード線ドライバ30は、行デコーダ20の行選択結果に応じて、選択行のライトワード線WWLを活性化して、電源電圧Vccと接続する。図1で既に説明したように、各ライトワード線WWLの一端は、領域40において接地電圧GNDと結合されているので、選択行のライトワード線WWLには、ワード線ドライバ30から領域40に向かう所定の方向にデータ書込電流Ipが流される。一方、非選択行においては、ライトワード線WWLは非活性状態Lレベル:接地電圧GNDに維持されるので、データ書込電流は流れない。また、リードワード線RWLの各々は、データ書込時においては非活性状態Lレベルに維持される。データ書込電流Ipによって生じる磁界は、MTJメモリセル内のトンネル磁気抵抗素子TMRにおいて、磁化困難軸方向に作用する。一方、データ書込動作時において、選択列のビット線BLを流れるデータ書込電流によって生じる磁界は、MTJメモリセル内のトンネル磁気抵抗素子TMRにおいて、磁化容易軸方向に作用する。したがって、選択列のビット線BLを流れるデータ書込電流の方向を、書込データDINのレベルに応じて制御する必要がある。以下においては、1および0データをぞれぞれ書込む場合における、選択列のビット線上を流されるデータ書込電流をIwおよび-Iwとそれぞれ表記する。また、データ書込電流Iwおよび-Iwを総括的に、データ書込電流±Iwとも表記する。次に、選択列のビット線に書込データDINのレベルに応じた方向のデータ書込電流±Iwを供給するための構成について説明する。実施の形態1に従う構成においては、ビット線BLと同じ方向に沿って、複数の電流帰還配線RLが配置される。各電流帰還配線RLは、複数個のメモリセル列ごとに設けられる。メモリアレイ10は、各々がK個K:2以上の整数のメモリセル列を有する複数の列ブロックCBに分割される。図2においては、隣接する2つのメモリセル列ごとに列ブロックCBが構成される例、すなわちK=2である例が示される。この場合には、各列ブロックCBは、1つずつの奇数列および偶数列から構成される。たとえば、第1番目および第2番目のメモリセル列によって、列ブロックCB1が構成され、第3番目および第4番目のメモリセル列によって、列ブロックCB2が構成される。電流帰還配線RLは、各列ブロックCBごとに配置される。電流帰還配線RLは、同一の列ブロックCBに属する複数のメモリセル列によって共有される。たとえば、列ブロックCB1に対応して配置される電流帰還配線RL1は、ビット線BL1およびBL2にそれぞれ対応する第1番目および第2番目のメモリセル列によって共有される。図3は、電流帰還配線RLの配置を説明するための構造図である。図3を参照して、実施の形態1に従う構成において、MTJメモリセルは、半導体基板上に配置される。半導体主基板SUB上のp型領域PARにアクセストランジスタATRが形成される。アクセストランジスタATRは、n型領域であるソース/ドレイン領域110,120とゲート130とを有する。ソース/ドレイン領域110は、第1の金属配線層M1に形成された金属配線を介して接地電圧GNDと結合される。ライトワード線WWLには、第2の金属配線層M2に形成された金属配線が用いられる。また、ビット線BLは、トンネル磁気抵抗素子TMRよりも上層側の第3の金属配線層M3に設けられる。トンネル磁気抵抗素子TMRは、ライトワード線WWLが設けられる第2の金属配線層M2とビット線BLが設けられる第3の金属配線層M3との間に配置される。アクセストランジスタATRのソース/ドレイン領域120は、コンタクトホール150に形成された金属膜と、第1および第2の金属配線層M1およびM2ならびにバリアメタル140を介して、トンネル磁気抵抗素子TMRと電気的に結合される。バリアメタル140は、トンネル磁気抵抗素子TMRと金属配線との間を電気的に結合するために設けられる緩衝材である。既に説明したように、MTJメモリセルにおいては、リードワード線RWLはライトワード線WWLとは独立の配線として設けられる。また、ライトワード線WWLおよびビット線BLは、データ書込時において所定値以上の大きさの磁界を発生させるためのデータ書込電流を流す必要がある。したがって、ビット線BLおよびライトワード線WWLは金属配線を用いて形成される。一方、リードワード線RWLは、アクセストランジスタATRのゲート電圧を制御するために設けられるものであり、電流を積極的に流す必要はない。したがって、集積度を高める観点から、リードワード線RWLは、独立した金属配線層を新たに設けることなく、ゲート130と同一の配線層において、ポリシリコン層やポリサイド構造などを用いて形成される。図3に示した構造例では、電流帰還配線RLは、ビット線BLとは異なる金属配線層M4を用いて形成される。しかし、電流帰還配線RLは、ビット線BLよりも下層側の金属配線層、あるいはビット線BLと同一の金属配線層M3を用いてに形成することも可能である。再び図2を参照して、メモリアレイ10に隣接する領域に、K本のデータバス、逆相データバス/WDBおよびデータ書込回路51が設けられる。K=2である場合には、2本のデータバスDBoおよびDBeが奇数列および偶数列にそれぞれ対応して配置される。データ書込時においては、データバスDBoおよびDBeの一方と、逆相データバス/WDBとを用いて、データ書込電流±Iwの供給が実行される。一方、データ読出時においては、データバスDBoおよびDBeのいずれか一方に対して、選択メモリセルが結合される。図4は、データ書込回路51の構成を示す回路図である。図4を参照して、データ書込回路51は、データ書込電流供給部52と、スイッチ回路53とを有する。データ書込電流供給部52は、ノードNw0に一定電流を供給するためのPチャネルMOSトランジスタ151と、トランジスタ151の通過電流を制御するためのカレントミラー回路を構成するためのPチャネルMOSトランジスタ152および電流源153とを含む。データ書込電流供給部52は、さらに、ノードNw0から動作電流の供給を受けて動作するインバータ154、155および156を有する。インバータ154は、書込データDINの電圧レベルを反転してノードNw1に伝達する。インバータ155は、書込データDINの電圧レベルを反転してインバータ156の入力ノードに伝達する。インバータ156は、インバータ155の出力を反転してノードNw2に伝達する。したがって、ノードNw1およびNw2は、書込データDINの電圧レベルに応じて、電圧を電源電圧Vccおよび接地電圧GNDの一方ずつに設定される。ノードNw1は、逆相データバス/WDBと接続される。スイッチ回路53は、奇数列および偶数列のいずれが選択されたかを示す選択信号CSOEに応じて、書込データDINと同じレベルの電圧に設定されるノードNw2を、データバスDBeおよびDBoのいずれか一方と選択的に接合する。したがって、データ書込時において、データ書込回路51は、データバスDBeおよびDBoの列選択結果に応じた一方を、書込データDINと同じレベルの電圧に設定するとともに、逆相データバス/WDBを書込データDINの反転レベルに対応する電圧に設定する。一方、データ読出時には、データ書込回路51は、ノードNw1およびNw2の各々をフローティング状態とする。次に、メモリアレイ10における列選択について説明する。再び図2を参照して、各列ブロックCBごとに、コラム選択線CSLおよびライトコラム選択線WCSLが設けられる。各コラム選択線CSLは、データ読出時およびデータ書込時の両方において、対応する列ブロックCB内のメモリセル列が選択された場合にHレベルに活性化される。一方、各ライトコラム選択線WCSLは、データ書込時において、対応する列ブロックCB内のメモリセル列が選択された場合にHレベルに活性化される。さらに、各列ブロックCBにおいてK個のメモリセル列のうちの1個を選択するための、K本のライトコラムサブ選択線が配置される。K=2である場合には、奇数列および偶数列にそれぞれ対応する、ライトコラムサブ選択線WCSLoおよびWCSLeが配置される。ライトコラムサブ選択線WCSLoは、奇数列がデータ書込対象となった場合にHレベルに活性化され、ライトコラムサブ選択線WCSLeは、偶数列がデータ書込対象となった場合にHレベルに活性化される。各コラム選択線CSL、各ライトコラム選択線WCSLおよびライトコラムサブ選択線WCSLo,WCSLeの活性化および非活性化は、列デコーダ25によって、列選択結果に応じて制御される。次に、ビット線BLとデータバスおよび逆相データバスとの間の接続制御のための構成について説明する。メモリセル列にそれぞれ対応して、コラム選択ゲートCSGが設けられる。コラム選択ゲートCSGは、奇数列においては、対応するビット線BLとデータバスDBoとの間に電気的に接合され、偶数列においては、対応するビット線BLとデータバスDBeとの間に電気的に結合される。各コラム選択ゲートCSGは、対応するコラム選択線CSLの活性化に応答してオンする。たとえば、列ブロックCB1においては、コラム選択ゲートCSG1は、ビット線BL1およびデータバスDBoの間に設けられ、コラム選択ゲートCSG2は、ビット線BL2およびデータバスDBeの間に設けられる。コラム選択ゲートCSG1およびCSG2の各々は、コラム選択線CSL1の活性化に応答してオンする。列ブロックCBごとに設けられた電流帰還配線RLは、ノード/Ndおよび逆相データバス/WDBの間に、選択ゲートRSGと直列に接続される。選択ゲートRSGは、対応するライトコラム選択線WCSLの活性化に応答してオンする。たとえば、列ブロックCB1においては、電流帰還配線RL1が、ライトコラム選択線WCSL1の活性化に応答してオンする選択ゲートRSG1と直列に、逆相データバス/WDBおよびノード/Ndの間に接続される。さらに、同一の列ブロックに属するK本のビット線は、独立したK個のライトコラム選択ゲートをそれぞれ介して、対応する電流帰還配線RLと接続される。K個のライトコラム選択ゲートは、対応するライトコラムサブ選択線の活性化に応答してオンする。たとえば、列ブロックCB1においては、ビット線BL1は、ライトコラム選択ゲートWCSGoを介してノード/Ndと接続され、ビット線BL2は、ライトコラム選択ゲートWCSGeを介して、ノード/Ndと接続される。ライトコラム選択ゲートWCSGoおよびWCSGeは、ライトコラムサブ選択線WCSLoおよびWCSLeの活性化にそれぞれ応答してオンする。奇数列のビット線BL1に対応するメモリセル列が選択列である場合には、データバスDBoおよび逆相データバス/WDBは、書込データDINのレベルに応じて、Hレベル電源電圧VccおよびLレベル接地電圧GNDの一方ずつに設定される。さらに、コラム選択線CSL1、ライトコラム選択線WCSL1およびライトコラムサブ選択線WCSLoが活性化されるので、コラム選択ゲートCSG1、選択ゲートRSG1およびライトコラム選択ゲートWCSGoがオンする。したがって、ノード/Ndを介してその一端同士が電気的に結合された、選択列のビット線BL1および対応する電流帰還配線RL1を用いて、ビット線BL1上に、書込データDINのレベルに応じた方向のデータ書込電流±Iwを流すことができる。同様に、偶数列のビット線BL2に対応するメモリセル列が選択列である場合には、データバスDBeおよび逆相データバス/WDBは、書込データDINのレベルに応じて、Hレベル電源電圧VccおよびLレベル接地電圧GNDの一方ずつに設定される。さらに、コラム選択線CSL1、ライトコラム選択線WCSL1およびライトコラムサブ選択線WCSLeが活性化されるので、コラム選択ゲートCSG2、選択ゲートRSG1およびライトコラム選択ゲートWCSGeがオンする。したがって、ノード/Ndを介してその一端同士が電気的に結合された、選択列のビット線BL2および対応する電流帰還配線RL1を用いて、ビット線BL2上において、書込データDINのレベルに応じた方向のデータ書込電流±Iwを流すことができる。このように、実施の形態1に従う構成においては、K個のメモリセル列によって共有される、逆相データバス/WDBと接続された電流帰還配線RLを含む電流経路を用いて、選択列のビット線BLを流れるデータ書込電流±Iwが流される。したがって、メモリアレイ10内のメモリセル列全体で共有されるK本K=2のデータバスDBo,DBeおよび逆相データバス/WDBの電圧レベルの制御によって、選択列のビット線上に書込データに応じたデータ書込電流±Iwを流すことができる。すなわち、データ書込電流±Iwの方向を書込データレベルに応じて制御するための回路構成を簡素化することができる。一方、データ読出動作時においては、ワード線ドライバ30は、選択行のリードワード線RWLをHレベルに活性化する。列デコーダ25は、各ライトコラム選択線WCSLおよびライトコラムサブ選択線WCSLo,WCSLeの各々をLレベルに非活性化する。これにより、各メモリセル列において、ビット線BLは、逆相データバス/WDBと電気的に切離される。さらに、選択メモリセルは、データバスDBoおよびDBeのいずれかと電気的に結合される。したがって、選択メモリセルと結合されたデータバスに対して、図示しないデータ読出回路からデータ読出電流を供給して、当該データバスの通過電流または電圧変化を検知することによって、選択メモリセルの記憶データを読出すことが可能となる。なお、図2には、第1番目~第4番目のメモリセル列に対応する構成を代表的に示したが、その他のメモリセル列においても、同様の構成に従って、信号線や選択ゲート等が配置される。[実施の形態1の変形例]図5は、実施の形態1の変形例に従うメモリアレイの構成を説明する回路図である。図5を参照して、実施の形態1の変形例に従う構成においては、図2に示した実施の形態1に従う構成と比較して、各電流帰還配線RLと逆相データバス/WDBとの間に設けられる選択ゲートRSGが省略される点で異なる。実施の形態1の変形例に従う構成によれば、各列ブロックCBにおいて、ノード/Ndは逆相データバス/WDBと常時電気的に結合される。しかしながら、データ書込時において、非選択の列ブロックにおいては、対応するコラム選択線CSLの非活性化に応答して、各コラム選択ゲートCSGがオフされる。したがって、非選択の列ブロックにおいては、ビット線BL上をデータ書込電流±Iwが流れることはない。同様に、データ読出時においても、ライトコラム選択ゲートWCSGoおよびWCSGeの両方が、各列ブロックにおいてオフされるので、各ビット線BLと対応する電流帰還配線との間は、電気的に切離される。この結果、実施の形態1の変形例に従う構成においても、実施の形態1と同様のデータ読出動作が実行できる。このように、電流帰還配線RLに対応して設けられる選択ゲートRSGの配置を省略しても、実施の形態1と同様のデータ読出およびデータ書込動作を実行できる。このような構成とすることにより、メモリアレイ10の構成を簡略化できる。なお、実施の形態1およびその変形例においては、コラム選択線CSLおよびライトコラム選択線WCSLは、ビット線BLと平行方向、すなわち列方向に沿って配置され、ライトコラムサブ選択線WCSLo,WCSLeは、行方向に沿って配置される構成を示したが、これらの選択線は、いずれの方向に沿って配置することも可能である。[実施の形態2]図6は、実施の形態2に従うメモリアレイの構成を示す回路図である。図6を参照して、実施の形態2に従う構成においては、実施の形態1に従う構成と比較して、各列ブロックにおける電流帰還配線RLの配置が省略される点と、データバスDBo,DBeおよび逆相データバス/WDBが、メモリアレイ10を挟んで、互いに反対側の領域に配置される点が異なる。実施の形態1と同様に、各列ブロックCBは、それぞれが異なる列アドレスに対応するK個のメモリセル列を有する。図6においても、K=2の場合の構成が示される。データバスDBoおよびDBeは、メモリアレイ10に列方向に隣接する2つの領域のうちの一方に、実施の形態1と同様に、行方向に沿って配置される。これに対して、逆相データバス/WDBは、メモリアレイ10を挟んで、データバスDBoおよびDBeとは反対側の領域において、行方向に沿って配置される。各列ブロックCBにおいて、ライトコラム選択ゲートWCSGoおよびWCSGeは、逆相データバス/WDBと対応するビット線との間に電気的に結合される。その他の部分の構成および動作は、実施の形態1およびその変形例と同様であるので詳細な説明は繰返さない。したがって、データ書込時に、各列ブロックにおいて、K個のコラム選択ゲートCSGは、対応するコラム選択線CSLの活性化に応答して、K本のビット線の一端側とK本のデータバスとの間をそれぞれ電気的に結合する。また、ライトコラム選択ゲートWCSGoおよびWCSGeは、対応するライトコラムサブ選択線WCSLoおよびWCSLeの活性化にそれぞれ応答してオンする。これにより、K本のビット線のうちの列選択結果に応じて選択された1本の他端側は、逆相データバス/WDBと電気的に結合される。このような構成とすることにより、実施の形態2に従う構成においては、電流帰還配線RLを設けることなく、選択列のビット線に対して、実施の形態1およびその変形例と同様の簡易な構成によってデータ書込電流±Iwの供給を行なうことができる。また、実施の形態1と同様に、コラム選択線CSLを、列ブロックごとに、すなわち複数K個のメモリセル列ごとに1本配置すればよいため、列選択に必要な信号配線数を大幅に削減することができる。[実施の形態3]図7は、実施の形態3に従うビット線の配置を示す概念図である。図7を参照して、実施の形態3に従う構成においては、各メモリセル列に対応して、2本の相補なビット線から構成されるビット線対が配置される。図7においては、代表的に第j番目j:自然数のメモリセル列に対応する構成が示されるが、各メモリセル列に対応して、同様の構成が設けられる。ビット線対BLPjを構成するビット線BLjおよび/BLjは、MTJメモリセルMCよりも上層側に位置する2つの金属配線層M3およびM4にそれぞれ形成された金属配線を用いて、長手方向の所定箇所において上下方向に互いに交差するように設けられる。メモリアレイ10は、n個n:2以上の整数のメモリセル行を含み、ビット線BLおよび/BLが交差される所定領域の右側および左側領域のそれぞれにおいて、m個m:m=n/2で示される整数ずつのメモリセル行が配置される。リードワード線RWL1~RWLmおよびライトワード線WWL1~WWLmが配置される左側領域においては、ビット線BLおよび/BLは、金属配線層M4およびM3にそれぞれ配置された配線によって形成される。一方、リードワード線RWLm1~RWLnおよびライトワード線WWLm1~WWLnが配置される右側領域においては、ビット線BLおよび/BLは、金属配線層M3およびM4にそれぞれ配置された配線によって形成される。金属配線層M3およびM4にそれぞれ形成されたビット線BLに対応する配線同士は、所定領域において結合される。同様に、金属配線層M3およびM4にそれぞれ形成されたビット線/BLに対応する配線同士も、所定領域において結合される。ビット線BLおよび/BLは、MTJメモリセルとの距離が短い方の、すなわち下層側の金属配線層M3において、MTJメモリセルMCと結合される。ライトコラム選択ゲートWCSGjは、対応するビット線BLjおよび/BLjの一端側同士間を、対応するライトコラム選択線WCSLjの活性化に応答して結合する。さらに、相補のデータバスDBおよび/DBによって構成されるデータバス対DBPが設けられる。データ書込時において、データバスDBおよび/DBの電圧は、図3に示したデータ書込電流供給部52のノードNw2およびNw1とそれぞれ接続される。したがって、データバスDBおよび/DBは、書込データDINのレベルに応じて、電源電圧Vccおよび接地電圧GNDの一方ずつに設定される。コラム選択ゲートCSGjは、ビット線BLjおよび/BLjの他端側と、データバスDBおよび/DBとの間にそれぞれ接続されるトランジスタスイッチを有する。これらのトランジスタスイッチは、対応するコラム選択線CSLjの活性化に応答してオンする。このような構成とすることにより、選択列のビット線BLおよび/BLに対して、ライトコラム選択ゲートWCSGjによって折返された往復電流として、書込データDINに応じた方向のデータ書込電流±Iwを流すことができる。左側領域においては、ビット線BLを流れる電流によってデータ書込が実行され、右側領域においては、ビット線/BLを流れる電流によってデータ書込が実行される。したがって、実施の形態1と同様に、周辺回路の複雑化を招くことなく、選択列のビット線に対して、書込データレベルに応じた方向のデータ書込電流を供給することができる。また、上下方向に隣接するビット線BLおよび/BLにそれぞれ逆方向の電流が流れるので、選択列のビット線BLおよび/BLからそれぞれ生じる、隣接するメモリセル列のMTJメモリセルに対して作用する磁気ノイズは、互いに弱め合う。したがって、磁気ノイズの影響を軽減して、データ誤書込の防止による動作安定化を図ることができる。一方、データ読出時には、各メモリセル列においてライトコラム選択ゲートWCSGはターンオフされるので、ビット線BLおよび/BLの一端側同士は、電気的に切離される。さらに、選択列において、コラム選択ゲートCSGがオンして、対応するビット線BLおよび/BLの他端側と、データバスDBおよび/DBとをそれぞれ接続する。データ読出時において、データバスDBおよび/DBの少なくとも一方は、データ読出電流の供給を受ける。特に、各メモリセル列において、相補のビット線BLおよび/BLのそれぞれに対して選択的に接続可能な、各々が中間的な電気抵抗を有するダミーメモリセル図示せずを配置する構成とすることができる。すなわち、各ダミーメモリセルの電気抵抗は、1および0を記憶するMTJメモリセルがそれぞれ有する2種類の電気抵抗の中間値に設定される。このようなダミーメモリセルを配置すれば、各ビット線対を単位として、相補のビット線BL,/BL間の電圧比較に基づいたノイズ耐性の高いデータ読出を実行することができる。また、実施の形態3に従うビット線の配置においては、ビット線対を構成するビット線BLおよび/BLの各々に対して結合されるメモリセルの数を同等としているので、同一ビット線対BLPを形成するビット線BLおよび/BL間におけるRC負荷のアンバランスを是正することができる。さらに、ビット線BLおよび/BLをツイスト交差させているので、データ読出時における両者間での干渉ノイズを軽減して、高速かつ高精度のデータ読出が実行できる。[実施の形態3の変形例]実施の形態3の変形例においては、実施の形態2および3に従う構成を組合せたビット線配置が示される。図8は、実施の形態3の変形例に従うビット線の配置を示す概念図である。図8を参照して、実施の形態3の変形例に従う構成においては、実施の形態3に従う構成と比較して、データバス対DBPに代えて、データバスDBlおよびDBrと逆相データバス/WDBとが配置される点と、ライトコラム選択ゲートWCSGjに代えて、ライトコラム選択ゲートWCSGl-jおよびWCSGr-jが配置される点とが異なる。ライトコラム選択ゲートWCSGl-jは、逆相データバス/WDBおよびビット線BLjの一端側の間に設けられ、制御信号SGlの活性化に応答してオンする。制御信号SGlは、データ書込時に、ビット線BLおよび/BLが交差する所定領域よりも左側領域に選択メモリセルが含まれる場合に、Hレベルへ活性化される。ライトコラム選択ゲートWCSGr-jは、逆相データバス/WDBおよびビット線/BLjの一端側の間に設けられ、制御信号SGrの活性化に応答してオンする。制御信号SGrは、データ書込時に、ビット線BLおよび/BLが交差する所定領域よりも右側領域に選択メモリセルが含まれる場合に、Hレベルへ活性化される。データ読出時には、各メモリセル列において、逆相データバス/WDBおよびビット線BL,/BLの間は電気的に切離され、さらに、データバスDBlおよびDBrの少なくとも一方に対してデータ書込電流を供給することによって、実施の形態3と同様のデータ読出が実行される。このような構成とすることにより、データ書込時に、選択列においても選択メモリセルが含まれない領域においては、MTJメモリセルと近接する金属配線には、データ書込電流が流れない。したがって、選択列において、非選択メモリセルに対するデータ誤書込の発生を抑制することができる。また、選択列のビット線対上におけるデータ書込電流経路を、実施の形態3に従う構成よりも短く、すなわち低抵抗化できるので、データ書込動作の高速化および消費電力の削減を図ることができる。なお、実施の形態3およびその変形例においては、長手方向の所定の1ヵ所の領域でビット線BLおよび/BLを上下方向に交差させる構成を例示したが、このような交差箇所を複数個設ける構成とすることもできる。[実施の形態4]図9は、実施の形態4に従うメモリアレイの構成を示す回路図である。図9を参照して、実施の形態4に従う構成においては、メモリアレイ10は、行方向に沿って、複数のメモリブロックに分割される。図9においては、メモリアレイ10は、一例として、2つのメモリブロックMBaおよびMBbに分割される。メモリブロックMBaにおいて、メモリセル行にそれぞれ対応して、リードワード線RWLa1,RWLa2,...、およびライトワード線WWLa1,WWLa2,...が配置される。同様に、メモリブロックMBbにおいては、メモリセル行にそれぞれ対応して、リードワード線RWLb1,RWLb2,...、およびライトワード線WWLb1,WWLb2,...が配置される。すなわち、リードワード線RWLおよびライトワード線WWLは、メモリブロックMBaおよびMBbにおいて、独立に設けられる。これに対して、ビット線BLは、各メモリセル列に対応して、メモリブロックMBaおよびMBbに共通に配置される。一方、データバスは、メモリブロックごとに配置される。メモリブロックMBaに対応するデータバスDBaは、ビット線BLの一端側メモリブロックMBa側に対応して、メモリアレイ10に隣接する領域に行方向に沿って配置される。メモリブロックMBbに対応するデータバスDBbは、ビット線BLの他端側メモリブロックMBb側に対応して、メモリアレイ10に隣接する領域に行方向に沿って配置される。逆相データバス/WDBは、メモリブロックMBaおよびMBbに対して共通に、たとえば、メモリブロックMBaおよびMBbの境界部に行方向に沿って配置される。各メモリセル列において、ビット線BLは、一端側に相当するノードNaおよび他端側に相当するノードNbにおいて、駆動スイッチをそれぞれ介してデータバスDBaおよびDBbと接続され、中間ノードNmを介して逆相データバス/WDBと接続される。たとえば、ビット線BL1に対応して、その一端側および他端側にそれぞれ相当するノードNa1およびNb1と、データバスDBaおよびDBbとの間に、駆動スイッチCDGa1およびCDGb1がそれぞれ設けられ、中間ノードNm1および逆相データバス/WDBの間に、駆動スイッチWDG1が設けられる。なお、以下においては、特定のビット線上のノードを表記する場合には、Na1,Nb1,Nm1のようにカッコ付きの数字を付記し、ビット線を特定せずに総括的に表記する場合には、単に、Na,Nb,Nmのように表記するものとする。駆動スイッチCDGa1およびCDGb1は、コラム制御ゲートCGa1およびCGb1の出力にそれぞれ応答してオンオフする。駆動スイッチWDG1は、対応するライトコラム選択線WCSL1の活性化に応答してオンする。ライトコラム選択線WCSLは、各メモリセル列ごとに設けられ、データ書込動作時に選択列においてHレベルへ活性化される。コラム制御ゲートCGa1は、データ書込時において、対応する第1番目のメモリセル列が選択され、かつ、選択メモリセルがメモリブロックMBaに属する場合に、対応する駆動スイッチCDGa1をオンさせる。データ読出時においては、コラム制御ゲートCGa1は、対応する第1番目のメモリセル列が選択された場合に、対応する駆動スイッチゲートCDGa1をオンさせる。すなわち、コラム制御ゲートCGa1は、対応するライトコラム選択線WCSL1およびブロック選択信号SBaの電圧レベル間のAND論理演算結果を出力するANDゲートと、このANDゲートの出力および対応するリードコラム選択線RCSL1の電圧レベル間のOR論理演算結果を出力するORゲートとを有する。ORゲートの出力は、NチャネルMOSトランジスタで構成される駆動スイッチCDGa1のゲートへ入力される。リードコラム選択線RCSLは、各メモリセル列ごとに設けられ、データ読出動作時に選択列においてHレベルへ活性化される。ブロック選択信号SBaは、選択メモリセルがメモリブロックMBaに属する場合にHレベルへ活性化される。選択メモリセルがメモリブロックMBbに属する場合には、同様に設けられたブロック選択信号SBbがHレベルへ活性化される。コラム制御ゲートCGb1は、データ書込時において、対応する第1番目のメモリセル列が選択され、かつ、選択メモリセルがメモリブロックMBbに属する場合に、対応する駆動スイッチCDGb1をオンさせる。一方、データ読出時においては、コラム制御ゲートCGb1は、列選択結果にかかわらず、対応する駆動スイッチCSGb1をオフさせる。コラム制御ゲートCGb1は、対応するライトコラム選択線WCSL1およびブロック選択信号SBbの電圧レベル間のAND論理演算結果を出力するANDゲートを有する。ANDゲートの出力は、NチャネルMOSトランジスタで構成される駆動スイッチCDGb1のゲートへ入力される。データ書込時において、データバスDBa,DBbおよび逆相データバス/WDBは、実施の形態1におけるデータバスDBo,DBeおよび逆相データバス/WDBとそれぞれ同様に設定される。具体的には、実施の形態1に従うデータ書込回路51と同様の構成において、スイッチ回路53をブロック選択信号SBa,SBbに応じて制御すればよい。このような構成とすることにより、たとえば、データ書込時に、第1番目のメモリセル列が選択された場合には、駆動スイッチWDG1がオンされ、さらに、選択メモリセルがメモリブロックMBa,MBbのいずれに属するかに応じて、駆動スイッチCDGa1およびCDGb1の一方がオンされる。すなわち、選択メモリセルがメモリブロックMBaに属するときには、選択メモリセルの両側にそれぞれ位置する駆動スイッチCDGa1およびWDG1がオンして、ビット線BL1上のノードNa1およびNm1を、データバスDBaおよび逆相データバス/WDBとそれぞれ接続する。これにより、ノードNa1およびNm1は、電源電圧Vccおよび接地電圧GNDの書込データDINに応じた一方ずつに設定される。したがって、選択列のビット線BL1において、選択メモリセルを含むメモリブロックに対応するノードNa1~Nm1間にのみ、書込データDINに応じた方向のデータ書込電流±Iwを流すことができる。一方、駆動スイッチCDGb1はオフされるので、選択列のビット線BL1上においても、選択メモリセルに対応しないノードNb1~Nm1間には、データ書込電流は流れない。反対に、選択メモリセルがメモリブロックMBbに属するときには、選択メモリセルの両側にそれぞれ位置する駆動スイッチCDGb1およびWDG1がオンするとともに、駆動スイッチCDGa1がオフされる。したがって、選択列のビット線BL1において、選択メモリセルを含むメモリブロックに対応するノードNb1およびNm1の間にのみ、書込データDINに応じた方向のデータ書込電流±Iwを流すことができる。一方、選択列のビット線BL1上においても、選択メモリセルに対応しないノードNa1およびNm1の間には、データ書込電流は流れない。図9においては、第1番目から第4番目までのメモリセル列、ならびに、これらのメモリセル列にそれぞれ対応して配置される駆動スイッチCDGa1~CDGa4,CDGb1~CDGb4,WDG1~WDG4、コラム制御ゲートCGa1~CGa4,CGb1~CGb4、リードコラム選択線RCSL1~RCSL4およびライトコラム選択線WCSL1~WCSL4が代表的に示される。その他のメモリセル列においても同様に、これらの駆動スイッチ、制御ゲートおよびコラム選択線等が配置される。また、各メモリセル列において、データ書込時の動作は、上述した第1番目のメモリセル列と同様に実行される。以上説明したように、実施の形態4に従う構成においては、実施の形態1と同様に、周辺回路の複雑化を招くことなく、選択列のビット線に対して、書込データレベルに応じた方向のデータ書込電流を供給することができる。さらに、選択列のビット線において、選択メモリセルに対応する一部の区間のみにデータ書込電流を流すので、データ書込電流の経路を短く、すなわち低抵抗化できる。近年、低消費電力化等の要求で低電圧動作化が進んでいるが、データ書込電流経路の低抵抗化によって、低電圧動作時にも必要なデータ書込電流を供給することが容易になる。また、データ書込電流経路の低抵抗化は、データ書込動作の高速化にも寄与できる。さらに、選択列においても、ビット線BLのうちの非選択メモリブロックに対応する区間にはデータ書込電流は流れないので、非選択メモリブロックのメモリセルに対するデータ誤書込についても抑制することができる。なお、実施の形態4に従う構成においては、各ビット線において、中間ノードを複数個設けて、データ書込電流が流される区間をさらに細分化して制御することも可能である。この場合には、ビット線BLごとに、一端側のノード、複数の中間ノード、および他端側のノードにそれぞれ対応して設けられる複数の駆動スイッチの各々を、データバスおよび逆相データバスの一方と交互に対応付けることが必要である。[実施の形態4の変形例1]図10は、実施の形態4の変形例1に従うメモリアレイ10の構成を示す回路図である。図10を参照して、実施の形態4の変形例1においては、メモリアレイ10において折返し型ビット線構成が採用される。メモリアレイ10は、実施の形態4と同様に、行方向に沿って複数のメモリブロックに分割される。図10においても、メモリアレイ10は、2つのメモリブロックMBaおよびMBbに分割される。リードワード線RWLおよびライトワード線WWLは、メモリブロックMBaおよびMBbのそれぞれにおいて、メモリセル行ごとに設けられる。折返し型ビット線構成に基づき、各メモリセル列に対応して、相補のビット線BLおよび/BLから構成されるビット線対BLPが配置される。相補のビット線BLおよび/BLは、メモリブロックMBaおよびMBbに共通に配置される。たとえば、第1番目のメモリセル列に対応しては、ビット線BL1および/BL1によってビット線対BLP1が構成される。MTJメモリセルMCは、1行ごとにビット線BLおよび/BLのいずれか一方ずつと交互に接続される。たとえば、第1番目のメモリセル列に属するMTJメモリセルについて説明すれば、第1行目のMTJメモリセルは、ビット線BL1と結合され、第2行目のMTJメモリセルは、ビット線/BL1と結合される。以下同様に、MTJメモリセルの各々は、奇数行においてビット線BL1と接続され、偶数行においてビット線/BL1と接続される。さらに、メモリアレイ10に隣接する領域に、メモリブロックMBaおよびMBbにそれぞれ対応して、データバス対DBPaおよびDBPbが設けられる。データバス対DBPaは、メモリブロックMBa側の領域に行方向に沿って配置され、相補のデータバスDBaおよび/DBaを含む。同様に、データバス対DBPbは、メモリブロックMBb側の領域に行方向に沿って配置され、相補のデータバスDBbおよび/DBbを含む。実施の形態4の変形例1に従う構成においても、各メモリセル列における駆動スイッチ、制御ゲートおよびコラム選択線等は同様である。したがって、以下においては、第1番目のメモリセル列に対する構成を代表的に説明する。駆動スイッチCDGa1は、ビット線BL1および/BL1の一端側にそれぞれ対応するノードNa1および/Na1と、データバスDBaおよび/DBaとの間にそれぞれ接続されるトランジスタスイッチを有する。これらのトランジスタスイッチは、図9と同様の構成を有するコラム制御ゲートCGa1の出力に応答して、オンオフする。駆動スイッチCDGb1は、ビット線BL1および/BL1の他端側にそれぞれ対応するノードNb1および/Nb1と、データバスDBbおよび/DBbとの間にそれぞれ接続されるトランジスタスイッチを有する。これらのトランジスタスイッチは、図9と同様の構成を有するコラム制御ゲートCGb1の出力に応答して、オンオフする。駆動スイッチWDG1は、メモリブロックMBaおよびMBbの境界部分に相当する、ビット線BL1の中間ノードNm1およびビット線/BLの中間ノード/Nm1の間に接続される。図9に従う構成と同様に、駆動スイッチWDG1は、対応するライトコラム選択線WCSL1に応答してオンオフする。データバス対DBPaを構成するデータバスDBaおよび/DBaの電圧は、メモリブロックMBa内に選択メモリセルが含まれている場合において、図3に示したデータ書込電流供給部52のノードNw2およびNw1とそれぞれ接続される。したがって、データバスDBaおよび/DBaは、書込データDINのレベルに応じて、電源電圧Vccおよび接地電圧GNDの一方ずつに設定される。同様に、データバス対DBPbを構成するデータバスDBbおよび/DBbは、メモリブロックMBb内に選択メモリセルが含まれている場合において、書込データDINのレベルに応じて、電源電圧Vccおよび接地電圧GNDの一方ずつに設定される。したがって、第1番目のメモリセル列が選択され、かつ、選択メモリセルがメモリブロックMBaに属するときには、選択メモリセルの両側にそれぞれ位置する駆動スイッチCDGa1およびWDG1がオンして、選択列のビット線対BLP1上のノードNa1~Nm1~/Nm1~/Na1の経路を、書込データDINに応じたデータ書込電流±Iwが流れる。一方、駆動スイッチCDGb1はオフされるので、選択列のビット線対BLP1上においても、選択メモリセルに対応しないノードNb1~Nm1の区間およびノード/Nb1~/Nm1の区間には、データ書込電流は流れない。反対に、選択メモリセルがメモリブロックMBbに属するときには、選択メモリセルの両側にそれぞれ位置する駆動スイッチCDGb1およびWDG1がオンするとともに、駆動スイッチCDGa1がオフされる。したがって、選択列のビット線対BLP1において、選択メモリセルを含むメモリブロックに対応する経路にのみ、書込データDINに応じた方向のデータ書込電流±Iwを流すことができる。一方、選択列のビット線対BLP1上においても、選択メモリセルに対応しない区間には、データ書込電流は流れない。このような構成とすることにより、実施の形態4の変形例1に従う構成においては、メモリアレイ10に折返し型ビット線構成を採用した場合においても、実施の形態4と同様のデータ書込を実行することができる。さらに、各メモリセル列において、相補のビット線BLおよび/BLのそれぞれに対して選択的に接続可能な、各々が中間的な電気抵抗を有するダミーメモリセル図示せずを配置する構成とすることができる。すなわち、各ダミーメモリセルの電気抵抗は、1および0を記憶するMTJメモリセルがそれぞれ有する2種類の電気抵抗の中間値に設定される。このようなダミーメモリセルを配置すれば、各ビット線対を単位として、相補のビット線BL,/BL間の電圧比較に基づいたノイズ耐性の高いデータ読出を実行することができる。[実施の形態4の変形例2]図11は、実施の形態4の変形例2に従うメモリアレイ10の構成を示す回路図である。図11を参照して、実施の形態4の変形例2に従う構成においては、図9に示した実施の形態4に従う構成と比較して、各ビット線BLに対応して、駆動スイッチCDGa,CDGb,WDGに代えてビット線ドライバBDVa,BDVb,BDVmが配置される点が異なる。たとえば、ビット線BL1に対しては、その一端側および他端側にそれぞれ相当するノードNa1およびNb1に対応してビット線ドライバBDVa1およびBDVb1がそれぞれ設けられ、中間ノードNm1に対応して、ビット線ドライバBDVm1が設けられる。ビット線ドライバBDVa1は、電源電圧Vccおよび接地電圧GNDとノードNa1との間にそれぞれ接続されたドライバトランジスタDTHaおよびDTHaを有する。ドライバトランジスタDTHaおよびDTLaは、書込制御信号/WHa1およびWLa1にそれぞれ応答して、オンオフする。同様に、ビット線ドライバBDVb1は、電源電圧Vccおよび接地電圧GNDとノードNb1との間にそれぞれ接続されたドライバトランジスタDTHbおよびDTLbを有する。ドライバトランジスタDTHbおよびDTLbは、書込制御信号/WHb1およびWLb1にそれぞれ応答して、オンオフする。また、ビット線ドライバBDVm1は、電源電圧Vccおよび接地電圧GNDと中間ノードNm1との間にそれぞれ接続されたドライバトランジスタDTHmおよびDTLmを有する。ドライバトランジスタDTHmおよびDTLmは、書込制御信号Wm1およびWm♯1にそれぞれ応答して、オンオフする。各メモリセル列において、同様の構成を有するビット線ドライバBDVa,BDVb,BDVmが配置されるが、ドライバトランジスタ群を制御する書込制御信号は、メモリセル列ごとに独立に設定される。この変形例では、データ書込回路図示せずは、書込データレベル、メモリブロック選択結果および列選択結果に応じて、書込制御信号を生成する。選択列において、選択メモリセルがメモリセルブロックMBaに属する場合には、ビット線ドライバBDVaおよびBDVmは、対応するノードNaおよびNmを、電源電圧Vccおよび接地電圧GNDの書込データに応じた一方ずつへ駆動する。一方、ビット線ドライバBDVbは、ノードNbを電源電圧Vccおよび接地電圧GNDのいずれへも駆動しない。これに対して、選択メモリセルがメモリセルブロックMBbに属する場合には、選択列において、ビット線ドライバBDVbおよびBDVmは、対応するノードNbおよびNmを、電源電圧Vccおよび接地電圧GNDの書込データに応じた一方ずつへ駆動し、ビット線ドライバBDVaは、ノードNaを電源電圧Vccおよび接地電圧Vssのいずれへも駆動しない。この結果、図9に示した構成と同様に、選択列のビット線上において、選択メモリセルに対応する部分ノードNa~Nm間あるいはノードNb~Nm間のみに、書込データに応じた方向のデータ書込電流を流すことができる。したがって、データ書込電流の経路を低抵抗化して、低電圧動作時にも必要なデータ書込電流の供給を容易にするとともに、データ書込動作を高速化できる。さらに、選択列の非選択メモリブロックのメモリセルに対するデータ誤書込についても抑制することができる。一方、データ書込時の非選択列においては、ビット線ドライバBDVa,BDVb,BDVmは、対応するノードNa,Nb,Nmを接地電圧GNDへ駆動して、意図しない電流が流れることを防止する。また、データ書込時以外には、各ビット線ドライバBDVa,BDVb,BDVmは、対応するノードNa,Nb,Nmを電源電圧Vccおよび接地電圧GNDのいずれへも駆動しない。さらに、読出データバスRDB1,RDB2が、中間ノードNmに対応して、メモリブロックMBa,MBbの境界部分に配置される。読出データバスRDB1,RDB2は、ビット線BLと交差して、行方向に沿って設けられる。メモリセル列にそれぞれ対応して、読出データバスRDB1,RDB2およびビット線BLの間を選択的に接続するための読出選択ゲートRDSG1~RDSG4,...が設けられる。読出選択ゲートRDSG1~RDSG4,...は、リードコラム選択線RCSL1~RCSL4,...の活性化にそれぞれ応答してオンする。各読出選択ゲートは、奇数列においては、対応する中間ノードNmと読出データバスRDB1との間に接続され、偶数列においては、対応する中間ノードNmと読出データバスRDB2との間に接続される。データ読出時には、選択行のリードワード線RWLの活性化に応答して、選択列のビット線は、選択メモリセルを介して接地電圧GNDと接続される。この状態で、データ読出回路55によって、読出データバスRDB1,RDB2に読出電流を通過させることにより、読出データバスRDB1,RDB2の電流電圧の検知によって、選択メモリセルからのデータ読出が実行される。この際に、読出データバスRDB1,RDB2を選択列のビット線の中間ノードNmと接続する構成としているので、読出電流経路上のビット線長を短縮して、読出電流経路の電気抵抗を低減できる。したがって、データ読出速度およびデータ読出マージンの向上を図ることができる。なお、図10に示した折返し型ビット線構成においても、駆動スイッチCDGa,CDGb,WDGに代えて、ビット線ドライバBDVa,BDVb,BDVmを配置する構成することが可能である。また、このような構成において、中間ノードNmに対応させて読出データバスおよび読出選択ゲートを、図11と同様にさらに配置することも可能である。[実施の形態5]図12は、実施の形態5に従うライトワード線へのデータ書込電流の供給を説明する回路図である。図12を参照して、実施の形態5に従う構成において、メモリアレイ10は、列方向に沿って複数の列ブロックに分割される。図12においては、メモリアレイ10は、2つの列ブロックCBaおよびCBbに分割される。列ブロックCBaにおいて、メモリセル列にそれぞれ対応して、ビット線BLa1,...が配置される。同様に、列ブロックCBbにおいて、メモリセル列にそれぞれ対応して、ビット線BLb1,...が配置される。すなわち、ビット線BLは、列ブロックCBaおよびCBbにおいて、独立に設けられる。これに対して、リードワード線RWLおよびライトワード線WWLは、各メモリセル行に対応して、列ブロックCBaおよびCBbに共通に配置される。各ライトワード線WWLは、列ブロックCBaおよびCBbの境界位置に相当する中間ノードNmにおいて、接地電圧GNDと接続される。たとえば、第1番目のメモリセル行に対応するライトワード線WWL1は、中間ノードNm1において接地電圧GNDと接続され、第2番目のメモリセル行に対応するライトワード線WWL2は、中間ノードNm2において接地電圧GNDと接続される。図12には、ワード線ドライバ30のうちの、ライトワード線WWLを駆動するための構成が代表的に示される。ワード線ドライバ30は、列ブロックごとに設けられる電流供給配線SPLおよび電流供給回路31を有する。図12には、列ブロックCBaおよびCBbにそれぞれ対応する、電流供給配線SPLaおよびSPLbと、電流供給回路31aおよび31bが示される。図13は、図12に示される電流供給回路の構成を示す回路図である。図13を参照して、電流供給回路31aは、電源電圧Vccおよび電流供給配線SPLaの間に電気的に結合されたPチャネルMOSトランジスタ33aと、電源電圧VccおよびノードNp1の間に電気的に結合されたPチャネルMOSトランジスタ33bと、ノードNp1および接地電圧GNDの間に電気的に結合されるNチャネルMOSトランジスタ34とを有する。トランジスタ33aおよび33bの各ゲートは、ノードNp1と接続される。トランジスタ34のゲートには、制御電圧Vrpが入力される。これにより、トランジスタ33aおよび33bによって構成されるカレントミラーによって、制御電圧Vrpに応じた一定電流が、電源電圧Vccに設定された電流供給配線SPLaに対して供給される。電流供給回路31bも、電流供給回路31aと同様の構成を有する。再び図12を参照して、ワード線ドライバ30は、さらに、ライトワード線WWLの一端側のノードNaと電流供給配線SPLaとの間に設けられた駆動スイッチRDGaと、ライトワード線WWLの他端側のノードNbと、電流供給配線SPLbとの間に設けられた駆動スイッチRDGbとを有する。図12においては、第1番目および第2番目のメモリセル行において、ノードNa1,Na2,Nb1,Nb2にそれぞれ対応する、駆動スイッチRDGa1,RDGa2,RDGb1,RDGb2が代表的に示される。駆動スイッチRDGaは、対応するメモリセル行が選択され、かつ選択メモリセルが列ブロックCBaに属する場合にオンする。同様に、駆動スイッチRDGbは、対応するメモリセル行が選択され、かつ選択メモリセルが列ブロックCBbに属する場合にオンする。たとえば、駆動スイッチRDGa1のゲートには、データ書込時において、第1番目のメモリセル行が選択され、かつ選択メモリセルが列ブロックCBaに属する場合にLレベルに活性化される制御信号/WRD1aが入力される。同様に、駆動スイッチRDGb1のゲートには、データ書込時において、第1番目のメモリセル行が選択され、かつ選択メモリセルが列ブロックCBbに属する場合にLレベルに活性化される制御信号/WRD1bが入力される。制御信号/WRD1a,/WRD1b,...は、行選択結果に応じて、行デコーダ20によって生成される。行デコーダ20は、メモリセル行ごとに制御信号RRdを生成する。制御信号RRdは、データ読出時に、対応するメモリセル行が選択された場合にHレベルへ活性化される。各リードワード線RWLの電圧は、対応する制御信号RRdに応じて制御される。たとえば、リードワード線RWL1は、制御信号RRd1の活性化に応答して、Hレベルへ活性化される。このような構成とすることにより、ワード線ドライバ30は、選択行において、駆動スイッチRDGaおよびRDGbの一方を、選択メモリセルと中間ノードNmとの位置関係に応じて選択的にオンする。この結果、選択行のライトワード線上の、ノードNa~Nm間およびノードNb~Nm間の、選択メモリセルに対応する一方に対して、所定方向のデータ書込電流Ipを選択的に流すことができる。以上説明したように、実施の形態5に従う構成によれば、選択行のライトワード線において、選択メモリセルに対応する一部の区間のみにデータ書込電流を流すことができる。したがって、データ書込電流の経路を低抵抗化して、低電圧動作時にも必要なデータ書込電流の供給を容易にするとともに、データ書込動作を高速化できる。さらに、選択行の非選択の列ブロックのメモリセルに対するデータ誤書込についても抑制することができる。[実施の形態5の変形例1]図14は、実施の形態5の変形例1に従うメモリアレイの構成を示す回路図である。図14を参照して、実施の形態5の変形例1に従う構成においては、図12に示した実施の形態5に従う構成と比較して、ワード線ドライバが、各ライトワード線WWLに対応して設けられる駆動スイッチRGGをさらに含む点で異なる。駆動スイッチRGGは、中間ノードNmと接地電圧GNDとの間に接続される。たとえば、ライトワード線WWL1に対応して、中間ノードNm1および接地電圧GNDの間に電気的に結合される駆動スイッチRGG1が配置される。駆動スイッチRGGは、たとえばNチャネルMOSトランジスタで構成され、そのゲートには、対応するメモリセル行が選択された場合にHレベルへ活性化される制御信号WRdが入力される。たとえば、駆動スイッチRDG1のゲートには、第1番目のメモリセル行が選択された場合にHレベルへ活性化される制御信号WRd1が入力される。したがって、選択行においては、駆動スイッチRGGのオンによって、対応する中間ノードNmが接地電圧GNDと接続される。ワード線ドライバ30のその他の部分の構成は、実施の形態5に従う構成と同様であるので詳細な説明は繰返さない。このような構成とすることにより、実施の形態5に従う構成と比較して、非選択行のライトワード線WWLにおいて、意図しないデータ書込電流が流れる可能性を低下させて、データ誤書込の発生をさらに抑制することが可能となる。[実施の形態5の変形例2]実施の形態5の変形例2においては、ワード線ドライバを構成する駆動スイッチの効率的な配置について説明する。図15は、実施の形態5の変形例2に従う駆動スイッチの配置を説明する概念図である。図15においては、一例として、メモリアレイ10が列方向に沿って4つの列ブロックCB1~CB4に分割される構成が示される。各メモリセル行において、ライトワード線WWLは、列ブロックCB1~CB4に対して共通に設けら得る。実施の形態5およびその変形例1で示したように、ライトワード線WWLの一端側および他端側にそれぞれ対応するノードNaおよびNb、列ブロックの境界部に相当する中間ノードNmのそれぞれに対応して、駆動スイッチRDGまたはRGGが配置される。駆動スイッチRDGは、対応するノードを電源電圧Vccと接続するために設けられ、駆動スイッチRGGは、対応するノードを接地電圧GNDと接続するために設けられる。各メモリセル行において、駆動スイッチRDGおよびRGGは、順番に交互配置される。たとえば、図15に示される構成例において、第j行目のライトワード線WWLjに対しては、その一端側に相当するノードNajに対しては、駆動スイッチRDGが設けられ、列ブロックCB1およびCB2の境界部分に当たる中間ノードNm12jに対しては、駆動スイッチRGGが配置される。以降、列ブロックCB2およびCB3の境界部に相当する中間ノードNm23j、列ブロックCB3およびCB4の境界部に相当する中間ノードNm34jおよびライトワード線WWLaの他端側に相当するノードNbjにそれぞれ対応して、駆動スイッチRDG、RGGおよびRDGが交互に配置される。すなわち、列ブロックの個数にかかわらず、各メモリセル行において、ノードNaからノードNbへ向かう方向へ順に配置されるM個M:3以上の整数の駆動スイッチについて、奇数番目の駆動スイッチを駆動スイッチRDGおよびRGGの一方で構成し、偶数番目の駆動スイッチを駆動スイッチRDGおよびRGGの他方で構成する。データ書込時に選択行において、ライトワード線WWLの選択メモリセルに対応する部分の両端に相当する2つのノードにそれぞれ対応する駆動スイッチRDGおよびRGGがオンされる。したがって、実施の形態5およびその変形例と同様に、選択行のライトワード線WWL上において、選択メモリセルが属する列ブロックに対応する部分にのみデータ書込電流を流すことができる。このような構成とすることにより、選択行のライトワード線において、選択メモリセルに対応する一部の区間のみにデータ書込電流を流すことができる。したがって選択行において、非選択メモリブロックのメモリセルに対するデータ誤書込の発生を抑制することができる。また、データ書込電流の経路を短く、すなわち低抵抗化できるので、データ書込動作の高速化および消費電力の削減を図ることができる。また、隣接する列ブロック間で、駆動スイッチRDGもしくはRGGを共有することができるので、駆動スイッチの配置個数を減少して、回路面積を低減できる。さらに、次の第j1行のライトワード線WWLj1に対しては、同様のノードNaj1、中間ノードNm12j1、Nm23j1、Nm34j1およびNbj1にそれぞれ対応して、駆動スイッチRGG、RDG、RGG、RDGおよびRGGが順に交互に設けられる。すなわち、電源電圧Vccに対応する駆動スイッチRDGおよび接地電圧GNDに対応する駆動スイッチRGGの配置は、隣接行ごとに交互に入れ換えられる。言換えれば、各メモリセル行において奇数番目の駆動スイッチに着目すれば、奇数行と偶数行とでは、配置される駆動スイッチの種類が異なる。たとえば、奇数行において、奇数番目の駆動スイッチの各々が、電源電圧Vccに対応する駆動スイッチRDGであるときには、偶数行において、奇数番目の駆動スイッチの各々は、接地電圧GNDに対応する駆動スイッチRGGで構成される。これにより、これらの駆動スイッチの配置ピッチを緩和して、より効率的に配置することができる。この結果、さらに、小面積化を図ることができる。なお、接地電圧GNDに対応する駆動スイッチRGGについては、図11と同様にその配置を省略して、対応する中間ノードNmと接地電圧GNDとを直接結合する構成としてもよい。[実施の形態6]実施の形態6においては、図11に示したビット線ドライバの効率的な配置について説明する。図16は、実施の形態6に従うメモリアレイの周辺構成を示す回路図である。図16を参照して、実施の形態6に従う構成においては、ビット線BLは、X本X:2以上の整数ずつの複数のグループに分割され、各グループにおいて、X本のビット線の他端側は、短絡ノードNsを介して電気的に結合される。図16には、一例として、X=2の場合の構成が示される。各ビット線BLにおいて、一端側に相当するノードNaの電圧を駆動するためのビット線ドライバBDVaが設けられる。たとえば、ビット線BL1に対しては、ノードNa1に対応してビット線ドライバBDVa1が設けられる。一方、ビット線BLの他端側においては、各グループごとに、短絡ノードNsの電圧を駆動するためのビット線ドライバBDVbが配置される。たとえば、ビット線BL1およびBL2に対して共通に、短絡ノードNs1に対応してビット線ドライバBDVb1が設けられる。ビット線ドライバBDVa,BDVbの構成および動作は、図11に示したと同様であるので詳細な説明は繰り返さない。データ書込時には、選択列に対応するビット線ドライバBDVaおよび選択グループに対応するビット線ドライバBDVbは、データ書込回路図示せずからの書込制御信号に応答して、対応するノードNaおよびNsを、電源電圧Vccおよび接地電圧Vssの書込データに応じた一方ずつへ駆動する。この結果、選択列のビット線BLに、書込データに応じた方向のデータ書込電流を流すことができる。読出データバスRDB1,RDB2は、ビット線BLと交差する方向行方向に沿って、ビット線BLの他端側に対応して設けられる。さらに、ブロックにそれぞれ対応して、読出データバスRDB1,RDB2および短絡ノードNsの間を選択的に接続するための読出選択ゲートRDSG1、RDSG2,...が設けられる。読出選択ゲートRDSG1、RDSG2,...は、ビット線ドライバBDVbよりも外側に配置される。奇数番目の読出選択ゲートの代表例である読出選択ゲートRDSG1は、対応する短絡ノードNs1と読出データバスRDB1との間を、リードコラム選択線RCSL1またはRCSL2の活性化に応答して、電気的に結合する。偶数番目の読出選択ゲートの代表例である読出選択ゲートRDSG2は、対応する短絡ノードNs2と読出データバスRDB2との間を、リードコラム選択線RCSL3またはRCSL4の活性化に応答して、電気的に結合する。データ読出時には、選択行のリードワード線RWLの活性化に応答して、選択列のビット線は、選択メモリセルを介して接地電圧GNDと接続される。この状態で、データ読出回路55によって、読出データバスRDB1,RDB2に読出電流を通過させることにより、読出データバスRDB1,RDB2の電流電圧の検知によって、選択メモリセルからのデータ読出が実行される。このように、実施の形態6に従う構成においては、各グループにおいて、X本のビット線BL間でビット線ドライバBDVbが共有されるので、ビット線ドライバBDVbのレイアウトピッチをX倍にできる。したがって、ビット線BLの他端側において、上述の拡大されたレイアウトピッチを利用して、読出選択ゲートRDSG1、RDSG2,...を効率的に配置することができる。この結果、チップ面積を削減できる。[実施の形態6の変形例]図17および図18は、実施の形態6の変形例に従うメモリアレイの周辺構成を示す回路図である。図17を参照して、実施の形態6の変形例1に従う構成においては、図16に示した構成と比較して、読出選択ゲートRDSG1,RDSG2,...がビット線ドライバBDVbよりも内側に設けられている点が異なる。その他の部分の構成は、図16と同様であるので詳細な説明は繰り返さない。読出選択ゲートをビット線ドライバよりも内側に設けることによって、読出電流経路におけるビット線長を相対的に短縮して、ビット線部分の電気抵抗を低減できる。したがって、データ読出速度およびデータ読出マージンの向上を図ることができる。言換えれば、図16に示した様に、読出選択ゲートをビット線ドライバよりも外側に設ける構成とすれば、データ書込電流の経路長を相対的に短縮して、当該経路の電気抵抗を低減できる。したがって、データ書込速度の向上および低消費電力化を図ることができる。あるいは、図18に示す構成のように、読出データバスRDB1,RDB2および読出選択ゲートRDSG1,RDSG2,...をビット線BLの中間点に対応して配置してもよい。[実施の形態7]実施の形態7においては、ビット線ドライバの配置個数を削減した上で、ビット線BL上の選択メモリセルに対応する部分にのみデータ書込電流を供給可能な構成について説明する。図19は、実施の形態7に従うメモリアレイの周辺構成を示す回路図である。図19を参照して、実施の形態7に従う構成においては、ビット線BLは、2本ずつの複数のグループに分割され、各グループにおいて、対応する2本のビット線の中間点すなわち中間ノードNm同士は電気的に結合される。図19では、隣接する2本ずつのビット線によって、各グループが構成されている。各ビット線BLに対して、一端側に相当するノードNaの電圧を駆動するためのビット線ドライバBDVaおよび他端側に相当するノードNbの電圧を駆動するためのビット線ドライバBDVbが設けられる。ビット線ドライバBDVa,BDVbの構成および動作は、図11に示したと同様であるので詳細な説明は繰り返さない。たとえば、ビット線BL1に対しては、ノードNa1に対応してビット線ドライバBDVa1が設けられ、ノードNb1に対応してビット線ドライバBDVb1が設けられる。さらに、中間ノードNm1およびNm2の間は、電気的に結合されている。データ書込時に選択メモリセルがメモリセルブロックMBaに属する場合には、データ書込回路図示せずからの書込制御信号に応答して、選択ブロックに対応する2個のビット線ドライバBDVaは、対応するノードNaのそれぞれを、電源電圧Vccおよび接地電圧GNDの書込データに応じた一方ずつへ駆動する。一方、選択ブロックに対応する2個のビット線ドライバBDVbは、対応するノードNbを電源電圧Vccおよび接地電圧GNDのいずれへも駆動しない。これに対して、選択メモリセルがメモリセルブロックMBbに属する場合には、選択ブロックに対応する2個のビット線ドライバBDVbは、対応するノードNbのそれぞれを、電源電圧Vccおよび接地電圧GNDの書込データに応じた一方ずつへ駆動する。一方、選択ブロックに対応する2個のビット線ドライバBDVaは、対応するノードNaを電源電圧Vccおよび接地電圧GNDのいずれへも駆動しない。この結果、中間ノードに対応してビット線ドライバを配置することなく、図11に示した構成と同様に、選択列のビット線上において選択メモリセルに対応する部分ノードNa~Nm~Na間あるいはノードNb~Nm~Nb間のみに、書込データに応じた方向のデータ書込電流を流すことができる。したがって、データ書込電流の経路を低抵抗化して、低電圧動作時にも必要なデータ書込電流の供給を容易にするとともに、データ書込動作を高速化できる。さらに、選択列の非選択メモリセルに対するデータ誤書込についても抑制することができる。一方、データ書込時の非選択グループにおいては、意図しない電流が流れることを防止するために、ビット線ドライバBDVa,BDVbは、対応するノードNa,Nbを接地電圧GNDへ駆動する。また、データ書込時以外には、各ビット線ドライバBDVa,BDVbは、対応するノードNa,Nbを電源電圧Vccおよび接地電圧GNDのいずれへも駆動しない。読出データバスRDB1,RDB2は、ビット線BLと交差する方向行方向に沿って、ビット線BLの他端側に対応して設けられる。さらに、ブロックにそれぞれ対応して、読出データバスRDB1,RDB2と対応する2本のビット線の一方とを選択的に接続するための読出選択ゲートRDSG1、RDSG2,...が設けられる。奇数番目の読出選択ゲートの代表例である読出選択ゲートRDSG1は、対応するビット線の一方BL2と読出データバスRDB1との間を、リードコラム選択線RCSL1またはRCSL2の活性化に応答して、電気的に結合する。偶数番目の読出選択ゲートの代表例である読出選択ゲートRDSG2は、対応するビット線の一方BL4と読出データバスRDB2との間を、リードコラム選択線RCSL3またはRCSL4の活性化に応答して、電気的に結合する。これにより、データ読出回路55によって、読出データバスRDB1,RDB2に読出電流を通過させることにより、読出データバスRDB1,RDB2の電流電圧の検知によって、選択メモリセルからのデータ読出が実行できる。[実施の形態7の変形例]図20は、実施の形態7の変形例に従うメモリアレイの周辺構成を示す回路図である。図20を参照して、実施の形態7の変形例に従う構成においては、図19に示した構成と比較して、読出データバスRDB1,RDB2は、ビット線BLの中間ノードNmに対応して、ビット線BLの中央部に配置される点が異なる。その他の部分の構成は、図19と同様であるので、詳細な説明は繰り返さない。このような構成とすることにより、図19に示す構成と比較して、読出電流経路におけるビット線長を短縮して、ビット線部分の電気抵抗を低減できる。したがって、実施の形態7に従う構成による効果に加えて、データ読出速度およびデータ読出マージンの向上を図ることができる。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"