"第1のメモリ構造と、前記第1のメモリ構造の上方に設けられた第2のメモリ構造と、前記第1のメモリ構造と前記第2のメモリ構造との間に設けられた接続層とを含み、前記第1のメモリ構造及び前記第2のメモリ構造は、夫々、Taからなる挿入層と、前記挿入層上で当該挿入層に接し、主面に垂直方向の磁気異方性を有する下部磁化層と、主面に垂直方向の磁気異方性を有する上部磁化層と、前記下部磁化層と前記上部磁化層との間に設けられたトンネルバリア層とを有しており、前記下部磁化層及び前記上部磁化層は、一方が固定磁化層であり、他方が自由磁化層であることを特徴とする磁気抵抗素子。前記挿入層は、厚みが0.1nm~1.0nmの範囲内の値とされていることを特徴とする請求項1に記載の磁気抵抗素子。前記下部磁化層は、厚みが0.8nm~1.1nmの範囲内の値とされていることを特徴とする請求項1又は2に記載の磁気抵抗素子。前記第1のメモリ構造及び前記第2のメモリ構造は、夫々、前記上部磁化層上で当該上部磁化層に接し、Taからなるキャップ層を更に含むことを特徴とする請求項1~3のいずれか1項に記載の磁気抵抗素子。前記上部磁化層は、厚みが1.0nm~1.5nmの範囲内の値とされていることを特徴とする請求項4に記載の磁気抵抗素子。テーパ状の側面を有し、前記第2のメモリ構造のサイズが前記第1のメモリ構造のサイズよりも大きくなる積層構造とされることを特徴とする請求項1~5のいずれか1項に記載の磁気抵抗素子。前記第1のメモリ構造及び前記第2のメモリ構造は、夫々、前記上部磁化層上で当該上部磁化層と接する垂直磁化層を有し、前記第1のメモリ構造及び前記第2のメモリ構造では、夫々、前記下部磁化層が自由磁化層であり、前記上部磁化層が前記垂直磁化層と共に固定磁化層であることを特徴とする請求項1~6のいずれか1項に記載の磁気抵抗素子。前記第1のメモリ構造は、前記上部磁化層上で当該上部磁化層と接する垂直磁化層を有し、前記第1のメモリ構造では、前記下部磁化層が自由磁化層であり、前記上部磁化層が前記垂直磁化層と共に固定磁化層であって、前記第2のメモリ構造では、前記下部磁化層が固定磁化層であり、前記上部磁化層が自由磁化層であることを特徴とする請求項1~6のいずれか1項に記載の磁気抵抗素子。磁気抵抗素子及び駆動トランジスタを備えたメモリセルが複数配置されてなる磁気記憶装置であって、前記磁気抵抗素子は、第1のメモリ構造と、前記第1のメモリ構造の上方に設けられた第2のメモリ構造と、前記第1のメモリ構造と前記第2のメモリ構造との間に設けられた接続層とを含み、前記第1のメモリ構造及び前記第2のメモリ構造は、夫々、Taからなる挿入層と、前記挿入層上で当該挿入層に接し、主面に垂直方向の磁気異方性を有する下部磁化層と、主面に垂直方向の磁気異方性を有する上部磁化層と、前記下部磁化層と前記上部磁化層との間に設けられたトンネルバリア層とを有しており、前記下部磁化層及び前記上部磁化層は、一方が固定磁化層であり、他方が自由磁化層であることを特徴とする磁気記憶装置。前記挿入層は、厚みが0.1nm~1.0nmの範囲内の値とされていることを特徴とする請求項9に記載の磁気記憶装置。MTJは上記のように、通常2つの抵抗状態だけを持つため、1つのMTJのみではNANDフラッシュメモリ等のように多値化メモリを構成することはできない。そこで、2つのMTJを直列に並べ、直列抵抗をセンスすることで3状態以上の抵抗状態を持つ素子を作ること提案されている例えば、特許文献1を参照。特に、2つのMTJを縦に連続成膜するだけで1つのMTJの場合と同じ面積で簡単に直列に並べることができる。MTJを二つ以上縦に並べてSTT-MRAMを多値化メモリ構造にするためには、スイッチング電流書き込み電流Icの異なるMTJを並べるか、面積の異なるMTJを並べれば良い。ところが、書き込み電流Icの大きなMTJ、或いは面積の大きなMTJを用いると、消費電力が増加し、更には選択トランジスタのゲート幅も小さくすることができなくなる。そのため、MTJの大規模集積化が困難になるという問題がある。スピン注入型のMRAMにおける最も大きな課題は、記憶保持安定性を保った状態で、書き込み電流Icを低減することである。自由磁化層の膜厚を薄くしたり、素子面積を小さくすれば書き込み電流Icは減るが、記憶保持安定性もフリー層の体積に比例するため一緒に減少してしまう。MTJの書き込み電流密度Jc0は、以下の式1で表わされる非特許文献1を参照。Jc0=αγeMst/μBg1ここで、αはダンピング定数、γはザイロ定数、eは電子の電荷、Msは自由磁化層の飽和磁化、Hextは外部磁場、Hkは自由磁化層の磁気異方性、Hdは自由磁化層の面直方向の反磁界、μBはBohrmagneton、gはスピントルク効率である。MTJのリテンションΔは以下の式2で表わされる。Δ=KuV/kBT2ここで、Kuは自由磁化層の異方性エネルギー、Vは自由磁化層の体積、kBはボルツマン定数、Tは絶対温度である。書き込み電流IcはJc×自由磁化層の面積で規定され、書き込み電流IcとリテンションΔはいずれも自由磁化層の体積Vに比例するため、書き込み電流IcとリテンションΔはお互いにトレードオフの関係にある。即ち、自由磁化層の面積を小さくすれば書き込み電流Icは減少するが、リテンションΔも共に減少する。面内方式のMTJでKuは殆ど形状磁気異方性から発生するために、面積とアスペクト比を減らすことに限界がある。これに対して、磁気異方性が大きく、微小な素子でも大きなリテンションΔを確保する垂直磁化膜を備えたMTJが提案された。このMTJでは、Kuは形状磁気異方性ではなく結晶磁気異方性から発生する。また、上記の式1中の、垂直方向への反磁界成分Hdが0になるため、Jcも小さくなる。ところが、主に貴金属とCo或いはFeとの金属間化合物からなる合金系の垂直磁化膜を形成するには、合金の規則度を高くするために基板を加熱しながら成膜する必要があり、製造のコスト及びスループットの面で不利である。また、自由磁化層の物理的な膜厚も一定以上に厚くしないと結晶磁気異方性が発生し難いため、フリー層が厚くなってJcが上昇するという問題がある。そこで、薄いCoFeB層のみで垂直磁化膜を構成したMTJが提案されている。このMTJは、Ru及びTaが積層されてなる下部電極上に、厚みが1nm程度の一対のCoFeB層でMgOからなるトンネルバリア層を挟み、上部のCoFeB層上にTaからなるキャップ層が形成されてなる。この場合、2層のCoFeB層のうちの一方が固定磁化層、他方が自由磁化層となる。現在のところ、薄いCoFeB層のみで垂直磁化膜を構成したMTJを用いたMRAMについて、これを多値化する試みはなされていない。この多値化を目指す場合には、CoFeB層下のTaについて種々の工夫を要するものと考えられ、その構想に至ってない現況にある。本発明は、上記の課題に鑑みてなされたものであり、界面磁化膜を固定磁化層及び自由磁化層として有するMTJを積層し、エッチング工程のダメージのない所期の多値化を確実に実現することのできる信頼性の高い磁気抵抗素子及び磁気記憶装置を提供することを目的とする。磁気抵抗素子の一態様は、第1のメモリ構造と、前記第1のメモリ構造の上方に設けられた第2のメモリ構造と、前記第1のメモリ構造と前記第2のメモリ構造との間に設けられた接続層とを含み、前記第1のメモリ構造及び前記第2のメモリ構造は、夫々、Taからなる挿入層と、前記挿入層上で当該挿入層に接し、主面に垂直方向の磁気異方性を有する下部磁化層と、主面に垂直方向の磁気異方性を有する上部磁化層と、前記下部磁化層と前記上部磁化層との間に設けられたトンネルバリア層とを有しており、前記下部磁化層及び前記上部磁化層は、一方が固定磁化層であり、他方が自由磁化層である。磁気記憶装置の一態様は、磁気抵抗素子及び駆動トランジスタを備えたメモリセルが複数配置されてなる磁気記憶装置であって、前記磁気抵抗素子は、第1のメモリ構造と、前記第1のメモリ構造の上方に設けられた第2のメモリ構造と、前記第1のメモリ構造と前記第2のメモリ構造との間に設けられた接続層とを含み、前記第1のメモリ構造及び前記第2のメモリ構造は、夫々、Taからなる挿入層と、前記挿入層上で当該挿入層に接し、主面に垂直方向の磁気異方性を有する下部磁化層と、主面に垂直方向の磁気異方性を有する上部磁化層と、前記下部磁化層と前記上部磁化層との間に設けられたトンネルバリア層とを有しており、前記下部磁化層及び前記上部磁化層は、一方が固定磁化層であり、他方が自由磁化層である。上記の諸態様によれば、界面磁化膜を固定磁化層及び自由磁化層として有するMTJを積層し、エッチング工程のダメージのない所期の多値化を確実に実現することのできる信頼性の高い磁気抵抗素子及び磁気記憶装置が実現する。以下、磁気抵抗素子及び磁気記憶装置の具体的な諸実施形態について、図面を参照しながら詳細に説明する。第1の実施形態本実施形態では、多値メモリの構造を開示する。図1は、第1の実施形態による多値メモリの概略構成を示す概略断面図である。本実施形態による多値メモリ10Aは、所定の下部電極、例えばTaからなる下部電極11上にバッファ層12を介して形成される。多値メモリ10Aは、第1のMTJ10aと、第1のMTJ10a上に接続電極層13を介して積層された第2のMTJ10bとを備えて構成されている。バッファ層12は、Ru,Pt,Rh,Pdから選ばれた少なくとも1種からなる2nm~10nm程度の厚みのものである。本実施形態では、例えば厚み8nm程度のRuとされている。接続電極層13は、厚み1nm~10nm程度のRu、厚み0.2nm~1.5nmのTa、又は上記のRu及びTaが積層されてなる。本実施形態では、接続電極層13は、例えば厚み5nmのRuとする。接続電極層13は、1のMTJ10aと第2のMTJ10bとを電気的に接続すると共に、第1の上部磁化層4aと第2の下部磁化層2bとの間における磁気的な相互作用を切断するものである。第1のMTJ10aは、第1の挿入層1aと、第1の挿入層1a上に、第1のトンネルバリア層3aを挟持する第1の下部磁化層2a及び第1の上部磁化層4aと、第1の上部磁化層4a上に形成された第1のキャップ層5aとを備えて構成されている。第2のMTJ10bは、第2の挿入層1bと、第2の挿入層1b上に、第2のトンネルバリア層3bを挟持する第2の下部磁化層2b及び第2の上部磁化層4bと、第2の上部磁化層4b上に形成された第2のキャップ層5bとを備えて構成されている。第1のMTJ10aにおいて、第1の下部磁化層2a及び第1の上部磁化層4aは、いずれも主面に垂直方向の磁気異方性を有している。第1の下部磁化層2a及び第1の上部磁化層4aのうち、一方は磁化方向が固定された固定磁化層となり、他方は磁化方向が変化可能である自由磁化層となる。本実施形態では、後述するように、第1の下部磁化層2aは第1の上部磁化層4aよりも薄いが、第1のキャップ層5aとの関係も相俟って、第1の下部磁化層2aは第1の上部磁化層4aよりも体積が大きい。そのため、第1の下部磁化層2aが固定磁化層、第1の上部磁化層4aが自由磁化層となる。第2のMTJ10bにおいて、第2の下部磁化層2b及び第2の上部磁化層4bは、いずれも主面に垂直方向の磁気異方性を有している。第2の下部磁化層2b及び第2の上部磁化層4bのうち、一方は磁化方向が固定された固定磁化層となり、他方は磁化方向が変化可能である自由磁化層となる。本実施形態では、後述するように、第2の下部磁化層2bは第2の上部磁化層4bよりも薄いが、第2のキャップ層5bとの関係も相俟って、第2の下部磁化層2bは第2の上部磁化層4bよりも体積が大きい。そのため、第2の下部磁化層2bが固定磁化層、第2の上部磁化層4bが自由磁化層となる。第1のMTJ10aにおいて、第1の挿入層1aは、Taからなり、0.1nm~1.1nm程度の厚みに形成される。第1の挿入層1aは、その厚みが0.1nmよりも薄いと第1の下部磁化層2aを十分に垂直磁性膜とすることができず、1.5nmよりも厚いと後述のように所期のエッチングが極めて困難であり、当該エッチングの容易性を考慮すると1.1nm程度が厚みの上限となる。従って、第1の挿入層1aを厚み0.1nm~1.1nm程度に形成することにより、所期のエッチングを可能とするも、第1の下部磁化層2aを確実に垂直磁性膜とすることができる。本実施形態では、第1の挿入層1aは、所期のエッチングを特に考慮して、第1の下部磁化層2aの確実な垂直磁化を達成する最薄に近い厚み、例えば0.2nm程度に形成される。第2のMTJ10bにおいて、第2の挿入層1bは、Taからなり、0.1nm~1.1nm程度の厚みに形成される。第2の挿入層1bは、その厚みが0.1nmよりも薄いと第2の下部磁化層2bを十分に垂直磁性膜とすることができず、1.5nmよりも厚いと後述のように所期のエッチングが極めて困難であり、当該エッチングの容易性を考慮すると1.1nm程度が厚みの上限となる。従って、第2の挿入層1bを厚み0.1nm~1.1nm程度に形成することにより、所期のエッチングを可能とするも、第2の下部磁化層2bを確実に垂直磁性膜とすることができる。本実施形態では、第2の挿入層1bは、所期のエッチングを特に考慮して、第2の下部磁化層2bの確実な垂直磁化を達成する最薄に近い厚み、例えば0.2nm程度に形成される。第1のMTJ10aの第1の下部磁化層2a及び第2のMTJ10bの第2の下部磁化層2bは、CoFeBからなり、0.9nm~1.1nm程度の厚みに形成される。第1の下部磁化層2a及び第2の下部磁化層2bは、その厚みが0.8nmよりも薄いと垂直磁化膜これを界面垂直膜と呼ぶ。にならず、1.1nmよりも厚いと水平磁化膜となる可能性がある。従って、第1の下部磁化層2a及び第2の下部磁化層2bを0.8nm~1.1nm程度、更には界面垂直磁化の確実性を考慮して0.9nm~1.1nm程度の厚みに形成することが好ましく、本実施形態では1nm程度とする。第1のMTJ10aの第1の上部磁化層4a及び第2のMTJ10bの第2の上部磁化層4bは、CoFeBからなり、1.0nm~1.5nm程度、更には界面垂直磁化の確実性を考慮して1.1nm~1.5nm程度の厚みに形成される。第1の上部磁化層4a及び第2の上部磁化層4bは、第1の下部磁化層2a及び第2の下部磁化層2bと同様の理由で厚みの範囲が規定される。しかしながら、第1の上部磁化層4a及び第2の上部磁化層4bは、後述するように第1の挿入層1a及び第2の挿入層1bのエッチングを考慮して、第1の下部磁化層2a及び第2の下部磁化層2bよりも厚く形成される。第1のMTJ10aの第1のトンネルバリア層3a及び第2のMTJ10bの第2のトンネルバリア層3bは、MgOからなり、0.8nm~1.1nm程度の厚みに形成される。本実施形態では、後述するように、第1のMTJ10aと第2のMTJ10bとの抵抗値の差を更に大きく確保すべく、第1のトンネルバリア層3aを第2のトンネルバリア層3bよりも厚く形成しても良い。本実施形態では、第1のトンネルバリア層3a及び第2のトンネルバリア層3bを同じ厚みとする場合には、両者を例えば1.0nm程度に形成する。一方、異なる厚みとする場合には、第1のトンネルバリア層3aを例えば0.97nm程度、第2のトンネルバリア層3bを例えば1.0nm程度に形成する。第1のMTJ10aにおいて、第1のキャップ層5aは、Taからなり、0.5nm~1.5nm程度の厚みに形成される。第1のキャップ層5aは、その厚みが0.5nmよりも薄いと効果がなく、1.5nmよりも厚いと反応性イオンエッチングRIEが困難となる。従って、第1のキャップ層5aを0.5nm~1.5nm程度の厚みに形成することが好ましく、本実施形態では1nm程度とする。第2のMTJ10bにおいて、第2のキャップ層5bは、Taからなり、0.5nm~1.5nm程度の厚みに形成される。第2のキャップ層5bは、その厚みが0.5nmよりも薄いと効果がなく、1.5nmよりも厚いとRIEが困難となる。従って、第2のキャップ層5bを0.5nm~1.5nm程度の厚みに形成することが好ましく、本実施形態では1nm程度とする。本実施形態による多値メモリ10Aについて、実際に形成される形状を図2に示す。多値メモリ10Aを形成する際には、COとNH3、又はメタノールをエッチングガスに用いたRIEにより、第2のMTJ10bから接続電極層13及び第1のMTJ10aまでを一括して加工する。このとき、RIEにおけるエッチング残渣が発生する。このエッチング残渣をオーバーエッチングにより除去すべく、多値メモリ10Aは、図2のように、その側面が順テーパ状となるようにエッチングされる。第1の挿入層1a及び第2の挿入層1bは、そのエッチングの容易性を考慮しなければ、その厚みは例えば2nm~5nm程度に規定されると考えられる。ところがこの場合、上記した一括のRIEにおいて、TaはMTJのエッチングの際、エッチングストッパとして機能するほど、エッチング速度が遅い。従って、Taからなる第1の挿入層1a及び第2の挿入層1bの、エッチングに極めて長時間を要することになる。そのため、下部磁化層及び上部磁化層、トンネルバリア層が必要以上に長時間エッチングに晒され、ダメージを被ることになる。本実施形態では、第1の挿入層1a及び第2の挿入層1bは、0.1nm~1.1nm程度の極めて薄い膜として形成される。そのため、エッチング時間を短く抑えることができ、下部磁化層及び上部磁化層、トンネルバリア層にダメージを与えることなく、所期の一括エッチングが可能となる。多値メモリ10Aを構成する各MTJ第1のMTJ10a及び第2のMTJ10bにおいて、下部磁化層と上部磁化層とで体積が大きい方が固定磁化層として機能し、体積が小さい方が自由磁化層として機能する。通常、RIEにより加工した場合には、本実施形態では、多値メモリ10Aはその側面が順テーパ状に形成されるため、下部磁化層の方が上部磁化層より体積が大きくなる。即ち、第1のMTJ10aでは、第1の下部磁化層2aが固定磁化層として、第1の上部磁化層4aが自由磁化層としてそれぞれ機能する。第2のMTJ10bでは、第2の下部磁化層2bが固定磁化層として、第2の上部磁化層4bが自由磁化層としてそれぞれ機能する。なお、バッファ層12は、以下の理由により用いられる。上記のように、多値メモリ10Aを形成する際のRIEにより、エッチング残渣が下部電極11上に付着することがある。そのため、多値メモリ10Aに電流を流すときに、下部電極11上の付着物に電流がリークしてしまう。特に、トンネルバリア層3a,3bの側壁に付着した付着物は、例えば第1の下部磁化層2aと第2の上部磁化層4bとを短絡させる経路を形成し、TMR効果及びSTT効果を低減させる原因の一つになる。バッファ層12はこれを回避するために設けられる。例えば、上記のオーバーエッチングにより、RIEの際のエッチング残渣を十分に除去することができるのであれば、バッファ層12は形成しなくても良い。本実施形態による多値メモリにおいて、下部磁化層下にTaの挿入層を、上部磁化層上にTaのキャップ層を配したことの技術的意義について、挿入層を設けない比較例との比較に基づいて説明する。VSMにより、主面に垂直方向の飽和磁場を測定し、CoFeBの垂直成分を評価した。その結果を図3に示す。本実施形態の試料Aとして、シリコン基板上にRu/Ta/CoFeB/MgO/Taの順に積層した構造物を用いた。比較例の試料Bとして、シリコン基板上にRu/CoFeB/MgO/Taの順に積層した構造物を用いた。ここで、括弧内の数字は膜厚であり、単位はnmである。CoFeBの膜厚tを0.8nmから1.5nmまで変化させた。ここで、垂直方向の反磁界Hdzと、飽和した磁場Hsとは同じである。有効反磁界Hdeffは、Hdeff=Hdz-Hkzであるため、主面に垂直方向のHsが小さいということは、垂直方向の磁気異方性Hkzが大きいことを意味する。図3から、CoFeBにRuのみが接する構成の試料Bよりも、CoFeBとRuとの間に厚み0.2nmのTaが挿入された構成の試料Aの方が、磁気異方性が垂直になり易いことが判る。図4は、図3の試料AにおいてCoFeBの厚みが1nmの場合の磁化曲線を示す特性図である。図5は、図3の試料AにおいてCoFeBの厚みが1.1nmの場合の磁化曲線を示す特性図である。図4及び図5において、IPは主面に平行方向の飽和磁場を、OPは主面に垂直方向の飽和磁場を測定した場合をそれぞれ表す。試料Bでは垂直異方性を示さないのに対して、図4及び図5のように試料Aでは角型性に優れ、界面垂直異方性により垂直膜になっていることが判る。本実施形態による多値メモリにおいて、下部磁化層及び上部磁化層の適正膜厚について調べた。実験結果を図6及び図7に示す。図6は、MTJの下部磁化層CoFeBの厚みを変えて測定したMRループを示す特性図である。図7は、MTJの上部磁化層CoFeBの厚みを変えて測定したMRループを示す特性図である。図6及び図7において、a,b,cが磁化層の主面に垂直方向のMRループを、d,e,fが磁化層の主面に水平方向のMRループをそれぞれ示す。図6では、a,dが厚み0.9nm、b,eが厚み1.0nm、c,fが厚み1.1nmの場合をそれぞれ示す。図7では、a,dが厚み1.1nm、b,eが厚み1.3nm、c,fが厚み1.5nmの場合をそれぞれ示す。下部磁化層については、0.9nm~1.1nmのCoFeBで、垂直方向の磁気異方性を示した。上部磁化層については、1.1nm~1.5nmのCoFeBで、垂直方向の磁気異方性を示した。垂直方向の磁気異方性を示す上部磁化層の厚みは、垂直方向の磁気異方性を示す下部磁化層の厚みよりも厚い。これは、上部磁化層の場合、その上に形成したキャップ層のTaがCoFeB中に拡散し、表層に磁性膜として機能しない部分いわゆるデッドレイヤーdeadlayerが存在するためである。本実施形態による多値メモリでは、以下のように多値記憶が可能となる。図8は、第1の実施形態による多値メモリにおける多値記憶を説明するための特性図である。多値メモリ10Aは、図2に示したように、その側面が順テーパ状に形成されるため、第1のMTJ10aの方が第2のMTJ10bよりも大きなサイズとされる。従って、図8aに示すように、第1のMTJMTJ1のスイッチング電流Ic1は第2のMTJMTJ2のスイッチング電流Ic2よりも大きい。第1のMTJの面積抵抗RA1は第2のMTJの面積抵抗RA2よりも小さい。よって、図8bに示すように、記憶値として1,1,1,0,0,1,0,0の4値をとることが可能となる。ここで、本実施形態による多値メモリにおいて、第1のMTJの第1のトンネルバリア層と第2のMTJの第2のトンネルバリア層とを、相異なる厚みに形成しても良い。例えば、第1のMTJの第1のトンネルバリア層を、第2のMTJの第2のトンネルバリア層よりも厚く形成する。これにより、第1のMTJの面積抵抗と第2のMTJの面積抵抗との差が更に大きくなり、確実な多値記憶が実現する。また、多値メモリの側面のテーパ角が小さく、テーパ角により上記の面積抵抗の差を十分に確保できない場合には、第1のトンネルバリア層を第2のトンネルバリア層よりも厚く形成することにより、面積抵抗の差を補填することができる。以上説明したように、本実施形態によれば、界面磁化膜を固定磁化層及び自由磁化層として有するMTJ10a,10bを積層し、エッチング工程のダメージのない所期の多値化を確実に実現することのできる信頼性の高い多値メモリ10Aが実現する。変形例以下、本実施形態の諸変形例について説明する。なお、本実施形態による多値メモリと同一の構成部材等については、同符号を付して詳しい説明を省略する。-変形例1-図9は、第1の実施形態の変形例1による多値メモリの概略構成を示す概略断面図である。本例による多値メモリ10Bは、下部電極11上にバッファ層12を介して形成されており、第1のMTJ10cと、第1のMTJ10c上に接続電極層13を介して積層された第2のMTJ10dとを備えて構成されている。多値メモリ10Bも、本実施形態による多値メモリ10Aと同様に、その側面が順テーパ状となるように、RIEによる一括エッチングで形成される。第1のMTJ10cは、本実施形態における第1のMTJ10aと同様に、第1の挿入層1a、第1の下部磁化層2a、第1のトンネルバリア層3a、第1の上部磁化層4a、第1のキャップ層5aを備える。但し、第1の上部磁化層4aは例えば1nm程度の厚みに形成される。本例では、第1の上部磁化層4aの上面に接するように、第1の上部磁化層4aと第1のキャップ層5aとの間に、いわゆる材料垂直磁化膜自身の厚みや挿入層と無関係に垂直磁化を示す膜を、以下ではこのように呼ぶ。である垂直磁化層6aが設けられている。第2のMTJ10dは、本実施形態における第2のMTJ10bと同様に、第2の挿入層1b、第2の下部磁化層2b、第2のトンネルバリア層3b、第2の上部磁化層4b、第2のキャップ層5bを備える。但し、第2の上部磁化層4bは例えば1nm程度の厚みに形成される。本例では、第2の上部磁化層4bの上面に接するように、第2の上部磁化層4bと第2のキャップ層5bとの間に、材料垂直磁化膜である垂直磁化層6bが設けられている。垂直磁化層6a,6bは、Co或いはFeのいずれかと、Pt或いはPdのいずれかとを含む合金、またはCo或いはFeのいずれかと、Pt或いはPdのいずれかとを含む多層膜系、またはCoとNiとを含む多層膜系の垂直磁性膜であり、0.5nm~10nm程度の厚みに形成される。第1の上部磁化層4aと第1のキャップ層5aとの間、第2の上部磁化層4bと第2のキャップ層5bとの間に、厚みが0.1nm~1nm程度のTa或いはRu、又はこれらの積層膜を挿入しても良い。第1のMTJ10cでは、垂直磁化層6aを配置することにより、第1の上部磁化層4aが固定磁化層となり、これに伴い第1の下部磁化層2aが自由磁化層となるいわゆるToppin構造。第2のMTJ10dでは、垂直磁化層6bを配置することにより、第2の上部磁化層4bが固定磁化層となり、これに伴い第2の下部磁化層2bが自由磁化層となるToppin構造。上記のように、固定磁化層及び自由磁化層を規定することにより、平行化書込みPから反平行化書込みAPへのスイッチングが容易となり、MRAMのメモリセルにおける駆動トランジスタの制御が容易となる。即ち、固定磁化層がトンネルバリア層の下にある場合には、平行化書き込み電流Icより反平行化書込み電流Icの方が大きい。これは、メモリセルにおいて駆動トランジスタと組み合わせて1T-1MTJ動作させる場合、反平行化書込みスピン注入型のMRAMのMTJに対して反平行化書込み時には可変抵抗によって電圧が低下し、可変抵抗の影響を受けない平行化書き込み時よりも、大きな書き込み電流が必要になっていた。つまり、駆動トランジスタの電流駆動能力の低い方で、大きな電流が必要となる反平行化書込みをしなくてはならず、電流駆動能力が低い時でも、大きな書き込み電流を確保するために、駆動トランジスタのサイズを大きくする必要があった。磁化固定層がトンネルバリアの上にある場合には、R-Iループは上記と逆の状態となり、Ic>Icとなり、1T-1MTJの動作を容易且つ確実に行うことができる。本例による多値メモリでは、本実施形態と同様に、以下のように多値記憶が可能となる。図10は、第1の実施形態の変形例1による多値メモリにおける多値記憶を説明するための特性図である。多値メモリ10Aは、その側面が順テーパ状に形成されるため、第1のMTJ10cの方が第2のMTJ10dよりも大きなサイズとされる。従って、図10aに示すように、第1のMTJMTJ1のスイッチング電流Ic1は第2のMTJMTJ2のスイッチング電流Ic2よりも大きい。第1のMTJの面積抵抗RA1は第2のMTJの面積抵抗RA2よりも小さい。よって、図10bに示すように、記憶値として1,1,1,0,0,1,0,0の4値をとることが可能となる。以上説明したように、本例によれば、界面磁化膜を固定磁化層及び自由磁化層として有するMTJ10c,10dを積層し、エッチング工程のダメージのない所期の多値化を確実に実現することのできる信頼性の高い多値メモリ10Bが実現する。-変形例2-図11は、第1の実施形態の変形例2による多値メモリの概略構成を示す概略断面図である。本例による多値メモリ10Cは、下部電極11上にバッファ層12を介して形成されており、第1のMTJ10cと、第1のMTJ10c上に接続電極層13を介して積層された第2のMTJ10bとを備えて構成されている。多値メモリ10Cも、本実施形態による多値メモリ10Aと同様に、その側面が順テーパ状となるように、RIEによる一括エッチングで形成される。第1のMTJ10cは、変形例1における第1のMTJ10cと同様のものである。第2のMTJ10bは、本実施形態における第2のMTJ10bと同様のものであるが、第2の上部磁化層4bは例えば1nm程度の厚みに形成される。第1のMTJ10cでは、垂直磁化層6aを配置することにより、第1の上部磁化層4aが固定磁化層となり、これに伴い第1の下部磁化層2aが自由磁化層となるToppin構造。第2のMTJ10bでは、上記の順テーパ状の側面形状にも起因して、第2の下部磁化層2bが固定磁化層となり、第2の上部磁化層4bが自由磁化層となる。上記のように、第1のMTJ10cの固定磁化層及び自由磁化層を規定することにより、平行化書込みPから反平行化書込みAPへのスイッチングが容易となり、MRAMのメモリセルにおける駆動トランジスタの制御が容易となる。また、第1のMTJ10cがToppin構造、第2のMTJ10bがBottompin構造となるため、多値メモリ10Cの積層構造内において、自由磁化層である第1の下部磁化層2aと第2の上部磁化層4bとは可及的に離間した状態となる。多値メモリでは、第1のMTJと第2のMTJとにおいて、書き込み電流Icの差は自由磁化層の面積の差によるところが大きい。本例では、多値メモリ10Cはテーパ状の側面形状を有しており、従って当該積層構造内で第1の下部磁化層2aと第2の上部磁化層4bとの面積差は大きい。よって、多値メモリ10Cでは、より確実な多値化が可能となる。本例による多値メモリでは、本実施形態と同様に、以下のように多値記憶が可能となる。図12は、第1の実施形態の変形例2による多値メモリにおける多値記憶を説明するための特性図である。多値メモリ10Cにおいては、図12aに示すように、Toppin構造の第1のMTJ10cでは正バイアス側にシフトしており、Bottompin構造の第2のMTJ10bでは負バイアス側にシフトしている。両者を重ねると図12bに示すように、記憶値として例えば1,0,0,1,0,0の4値をとることが可能となる。図13は、第1の実施形態の変形例2による多値メモリにおける他の多値記憶を説明するための特性図である。図13aに示すように、第1のMTJ10c及び第2のMTJ10bの書き込み電流Ic及び面積抵抗RAに差を付ける。これにより、図13bに示すように、4値以上ここでは1,1,1,0,0,1,0,0の4値の記憶値が可能とある。以上説明したように、本例によれば、界面磁化膜を固定磁化層及び自由磁化層として有するMTJ10c,10bを積層し、エッチング工程のダメージのない所期の多値化を確実に実現することのできる信頼性の高い多値メモリ10Cが実現する。第2の実施形態本実施形態では、第1の実施形態又は諸変形例による多値メモリを備えたMRAMを開示する。MRAMの構造を、その製造方法と共に説明する。なお、第1の実施形態と同一の構成部材等については同符号を付す。本実施形態によるMRAMは、図14に示すように、複数のメモリセルMCが行列状に配設されている。列方向に並ぶ各メモリセルMCにおいては、ゲート電極24が共通とされており、各ゲート電極24がワード線として機能する。このようにゲート電極24を列ごとに共通とする代わりに、各メモリセルMCのゲート電極24を列ごとに電気的に接続するワード線を別途設けるようにしても良い。行方向に並ぶ各メモリセルMCにおいては、ビット線33が共通とされている。ワード線とビット線33とは互いに絶縁されて交差、ここでは直交するように配設される。図15~図17は、本実施形態によるMRAMの製造方法を工程順に示す概略図である。ここでは、第1の実施形態で示した多値メモリ10Aを備えたメモリセルを形成する場合を例示する。変形例1の多値メモリ10B、変形例2の多値メモリ10Cを形成する場合にも適用できる。先ず、図15aに示すように、メモリセル領域において、シリコン基板20上に駆動トランジスタとして機能するMOSトランジスタを形成する。詳細には、シリコン基板20の表層に例えばSTIShallowTrenchIsolation法により素子分離構造21を形成し、素子活性領域を確定する。次に、素子活性領域に不純物、ここではホウ素Bを例えばドーズ量3.0×1013/cm2、加速エネルギー300keVの条件でイオン注入し、ウェル22を形成する。次に、素子活性領域に熱酸化等により薄いゲート絶縁膜23を形成し、ゲート絶縁膜23上にCVD法により多結晶シリコン膜を堆積し、多結晶シリコン膜及びゲート絶縁膜23をリソグラフィー及びそれに続くドライエッチングにより電極形状に加工することにより、ゲート絶縁膜23上にゲート電極24をパターン形成する。次に、ゲート電極24をマスクとして素子活性領域に不純物、ここではn型不純物である砒素Asをイオン注入する。これにより、素子活性領域でゲート電極24の両側にソース/ドレインとして機能する不純物拡散領域25が形成される。なお、不純物拡散領域25としては、浅いLDD領域エクステンション領域を形成した後に、これと一部重畳するようにソース/ドレインを形成するようにしても良い。以上により、各メモリセルで選択トランジスタとして機能するMOSトランジスタが形成される。続いて、図15bに示すように、MOSトランジスタを覆う層間絶縁膜26を形成した後、MOSトランジスタの不純物拡散領域25と電気的に接続されるコンタクトプラグ27,28を形成する。詳細には、MOSトランジスタを覆うように、例えばシリコン酸化物をCVD法により堆積し、例えば化学機械研磨CMPによりシリコン酸化物の表面を平坦化する。これにより、層間絶縁膜26が形成される。不純物拡散領域25の表面の一部が露出するまで層間絶縁膜26をリソグラフィー及びそれに続くドライエッチングにより加工する。これにより、層間絶縁膜26にコンタクト孔26a,26bが形成される。コンタクト孔26a,26bの内壁面を覆うように、スパッタ法により例えばTi膜及びTiN膜を順次堆積して、不図示の下地膜グルー膜を形成する。そして、CVD法によりグルー膜を介してコンタクト孔26a,26bを埋め込むように例えばW膜を堆積する。その後、CMPにより層間絶縁膜26をストッパーとしてW膜及びグルー膜を研磨する。以上により、コンタクト孔26a,26b内をグルー膜を介してWで埋め込むコンタクトプラグ27,28が同時形成される。続いて、図15cに示すように、配線34、第1の実施形態で開示した多値メモリ10Aを備えた磁気メモリ素子30等を形成する。磁気メモリ素子30の作製方法について、図16~図17を用いて説明する。ここでは、磁気メモリ素子30及びその周辺部分のみを拡大して示す。層間絶縁膜26上に配線材料、例えばAl合金をスパッタ法等により堆積し、リソグラフィー及びドライエッチングでAl合金を加工する。これにより、コンタクトプラグ27と電気的に接続される配線34が形成される。図16aに示すように、層間絶縁膜26上に電極層40、バッファ層41、多値メモリ層42、及びハードマスク43を、例えばスパッタ法により連続成膜する。電極層40は、導電材料として例えばRuを用い、20nm程度の厚みに成膜する。バッファ層41は、例えばRuを用い、8nm程度の厚みに成膜する。多値メモリ層42は、例えばTaを0.2nm程度、CoFeBを1nm程度、MgOを0.97nm程度、CoFeBを1.2nm程度、Taを1nm程度、Ruを5nm程度、Taを0.2nm程度、CoFeBを1nm程度、MgOを1.0nm程度、CoFeBを1.2nm程度、Taを1nm程度に、順次堆積する。これにより、例えば図1における、第1の挿入層1a、第1の下部磁化層2a、第1のトンネルバリア層3a、第1の上部磁化層4a、第1のキャップ層5a、接続電極層13、第2の挿入層1b、第2の下部磁化層2b、第2のトンネルバリア層3b、第2の上部磁化層4b、第2のキャップ層5bとなる各膜が順次積層されてなる多値メモリ層42が形成される。ハードマスク43は、例えばTaを用い、50nm程度の厚みに成膜する。図16bに示すように、レジストマスク44を形成する。詳細には、ハードマスク43上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、レジストマスク44が形成される。図16cに示すように、ハードマスク43を加工する。詳細には、レジストマスク44を用いて、Clガス、CF4ガス等をエッチングガスとした反応性イオンエッチングRIEによりハードマスク43をドライエッチングする。これにより、レジストマスク44の形状に倣ってハードマスク43が加工される。レジストマスク44は、アッシング処理等により除去される。図16dに示すように、多値メモリ層42及びバッファ層41を加工して、多値メモリ10Aを形成する。詳細には、ハードマスク43を用いて、COガスNH3ガス等をエッチングガスとしたRIEにより、多値メモリ層42及びバッファ層41をドライエッチングする。これにより、ハードマスク43の形状に倣って多値メモリ層42及びバッファ層41が加工され、電極層40上でバッファ層12を介した多値メモリ10Aが形成される。多値メモリ10A上のハードマスク43は、多値メモリ10Aの上部電極の一部となる。図17aに示すように、レジストマスク45を形成する。詳細には、電極層40上で多値メモリ10A及びバッファ層12を覆うようにレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、レジストマスク45が形成される。図17bに示すように、電極層40を加工する。詳細には、レジストマスク45を用いて、電極層40をドライエッチングする。これにより、レジストマスク45の形状に倣って電極膜41が加工され、下部電極11が形成される。下部電極11はその下面でコンタクトプラグ28と電気的に接続される。レジストマスク45は、灰化処理等により除去される。以上により、下部電極11上にバッファ層12を介して多値メモリ10Aを備えてなる磁気メモリ素子30が形成される。図17cに示すように、層間絶縁膜29を形成する。詳細には、図17cの配線34及び磁気メモリ素子30を覆うように、例えばシリコン酸化物をCVD法により堆積し、例えばCMPによりシリコン酸化物の表面を平坦化する。これにより、層間絶縁膜29が形成される。図17dに示すように、ビアプラグ32を形成する。詳細には、多値メモリ10Aの表面の一部が露出するまで層間絶縁膜29をリソグラフィー及びそれに続くドライエッチングにより加工する。これにより、層間絶縁膜29にビア孔29aが形成される。ビア孔29aの内壁面を覆うように、スパッタ法により例えばTi膜及びTiN膜を順次堆積して、不図示の下地膜グルー膜を形成する。そして、CVD法によりグルー膜を介してビア孔29aを埋め込むように例えばW膜を堆積する。その後、CMPにより層間絶縁膜29をストッパーとしてW膜及びグルー膜を研磨する。以上により、ビア孔29a内をグルー膜を介してWで埋め込むビアプラグ32が形成される。そして、図15cに示すように、層間絶縁膜29上に配線材料、例えばAl合金をスパッタ法等により堆積し、リソグラフィー及びドライエッチングでAl合金を加工する。これにより、ビアプラグ32と電気的に接続されるビット線33が形成される。なお、本実施形態では、第1の実施形態で開示した多値メモリ10Aを備えたメモリセルを形成する場合を例示したが、変形例1で開示した多値メモリ10B又は変形例2で開示した多値メモリ10Cを備えたメモリセルを形成する場合にも、同様に適用可能である。以上説明したように、本実施形態によれば、第1の実施形態による多値メモリ10Aを磁気メモリ素子30に適用して、MRAMを構成することにより、界面磁化膜を固定磁化層及び自由磁化層として有するMTJ10a,10bを積層し、エッチング工程のダメージのない所期の多値化を確実に実現することのできる信頼性の高いMRAMが実現する。以下、磁気抵抗素子及び磁気記憶装置の諸態様について、付記としてまとめて記載する。付記1第1のメモリ構造と、前記第1のメモリ構造の上方に設けられた第2のメモリ構造と、前記第1のメモリ構造と前記第2のメモリ構造との間に設けられた接続層とを含み、前記第1のメモリ構造及び前記第2のメモリ構造は、夫々、Taからなる挿入層と、前記挿入層上で当該挿入層に接し、主面に垂直方向の磁気異方性を有する下部磁化層と、主面に垂直方向の磁気異方性を有する上部磁化層と、前記下部磁化層と前記上部磁化層との間に設けられたトンネルバリア層とを有しており、前記下部磁化層及び前記上部磁化層は、一方が固定磁化層であり、他方が自由磁化層であることを特徴とする磁気抵抗素子。付記2前記挿入層は、厚みが0.1nm~1.0nmの範囲内の値とされていることを特徴とする付記1に記載の磁気抵抗素子。付記3前記下部磁化層は、厚みが0.8nm~1.1nmの範囲内の値とされていることを特徴とする付記1又は2に記載の磁気抵抗素子。付記4前記第1のメモリ構造及び前記第2のメモリ構造は、夫々、前記上部磁化層上で当該上部磁化層に接し、Taからなるキャップ層を更に含むことを特徴とする付記1~3のいずれか1項に記載の磁気抵抗素子。付記5前記上部磁化層は、厚みが1.0nm~1.5nmの範囲内の値とされていることを特徴とする付記4に記載の磁気抵抗素子。付記6テーパ状の側面を有し、前記第2のメモリ構造のサイズが前記第1のメモリ構造のサイズよりも大きくなる積層構造とされることを特徴とする付記1~5のいずれか1項に記載の磁気抵抗素子。付記7前記第1のメモリ構造の前記トンネルバリア層は、前記第2のメモリ構造の前記トンネルバリア層よりも面積が小さく且つ厚いことを特徴とする付記1~6のいずれか1項に記載の磁気抵抗素子。付記8前記第1のメモリ構造及び前記第2のメモリ構造は、夫々、前記上部磁化層上で当該上部磁化層と接する垂直磁化層を有し、前記第1のメモリ構造及び前記第2のメモリ構造では、夫々、前記下部磁化層が自由磁化層であり、前記上部磁化層が前記垂直磁化層と共に固定磁化層であることを特徴とする付記1~7のいずれか1項に記載の磁気抵抗素子。付記9前記第1のメモリ構造は、前記上部磁化層上で当該上部磁化層と接する垂直磁化層を有し、前記第1のメモリ構造では、前記下部磁化層が自由磁化層であり、前記上部磁化層が前記垂直磁化層と共に固定磁化層であって、前記第2のメモリ構造では、前記下部磁化層が固定磁化層であり、前記上部磁化層が自由磁化層であることを特徴とする付記1~7のいずれか1項に記載の磁気抵抗素子。付記10磁気抵抗素子及び駆動トランジスタを備えたメモリセルが複数配置されてなる磁気記憶装置であって、前記磁気抵抗素子は、第1のメモリ構造と、前記第1のメモリ構造の上方に設けられた第2のメモリ構造と、前記第1のメモリ構造と前記第2のメモリ構造との間に設けられた接続層とを含み、前記第1のメモリ構造及び前記第2のメモリ構造は、夫々、Taからなる挿入層と、前記挿入層上で当該挿入層に接し、主面に垂直方向の磁気異方性を有する下部磁化層と、主面に垂直方向の磁気異方性を有する上部磁化層と、前記下部磁化層と前記上部磁化層との間に設けられたトンネルバリア層とを有しており、前記下部磁化層及び前記上部磁化層は、一方が固定磁化層であり、他方が自由磁化層であることを特徴とする磁気記憶装置。付記11前記挿入層は、厚みが0.1nm~1.0nmの範囲内の値とされていることを特徴とする付記10に記載の磁気記憶装置。付記12前記下部磁化層は、厚みが0.8nm~1.1nmの範囲内の値とされていることを特徴とする付記10又は11に記載の磁気記憶装置。付記13前記第1のメモリ構造及び前記第2のメモリ構造は、夫々、前記上部磁化層上で当該上部磁化層に接し、Taからなるキャップ層を更に含むことを特徴とする付記10~12のいずれか1項に記載の磁気記憶装置。付記14前記上部磁化層は、厚みが1.0nm~1.5nmの範囲内の値とされていることを特徴とする付記13に記載の磁気記憶装置。付記15前記磁気抵抗素子は、テーパ状の側面を有し、前記第2のメモリ構造のサイズが前記第1のメモリ構造のサイズよりも大きくなる積層構造とされることを特徴とする付記10~14のいずれか1項に記載の磁気記憶装置。付記16前記第1のメモリ構造の前記トンネルバリア層は、前記第2のメモリ構造の前記トンネルバリア層よりも面積が小さく且つ厚いことを特徴とする付記10~15のいずれか1項に記載の磁気記憶装置。付記17前記第1のメモリ構造及び前記第2のメモリ構造は、夫々、前記上部磁化層上で当該上部磁化層と接する垂直磁化層を有し、前記第1のメモリ構造及び前記第2のメモリ構造では、夫々、前記下部磁化層が自由磁化層であり、前記上部磁化層が前記垂直磁化層と共に固定磁化層であることを特徴とする付記10~16のいずれか1項に記載の磁気記憶装置。付記18前記第1のメモリ構造は、前記上部磁化層上で当該上部磁化層と接する垂直磁化層を有し、前記第1のメモリ構造では、前記下部磁化層が自由磁化層であり、前記上部磁化層が前記垂直磁化層と共に固定磁化層であって、前記第2のメモリ構造では、前記下部磁化層が固定磁化層であり、前記上部磁化層が自由磁化層であることを特徴とする付記10~16のいずれか1項に記載の磁気記憶装置。"