"複数の隣接する相変化メモリPCMセルを備え、アクセスするための記憶場所がPCMセルのサブセットを含み、該サブセットのそれぞれのPCMセルが該サブセットの他のPCMセルと互いに隣接しないようになっている、装置。前記複数の隣接するPCMセルは、奇数の番号が付された第1組のPCMセルと偶数の番号が付された第2組のPCMセルとに分けられ、前記第1および第2組のセルは前記第1組に属するものと前記第2組に属するものとが交互になっており、前記装置は、前記第1組のセルまたは前記第2組のセルを選択するためのセレクタを更に備える、請求項1に記載の装置。前記セレクタが前記第1組のセルを選択するとき、読み取り或いは書き込みのための記憶場所は前記第1組のセルを含むが前記第2組のセルを含まず、前記セレクタが前記第2組のセルを選択するとき、読み取り或いは書き込みのための記憶場所は前記第2組のセルを含むが前記第1組のセルを含まない、請求項2に記載の装置。前記セレクタは、前記第1組のセルに接続される第1の出力と、前記第2組のセルに接続される第2の出力と、を備える、請求項2に記載の装置。前記複数の隣接するPCMセルは、奇数の番号が付された第3組のPCMセルと偶数の番号が付された第4組のPCMセルとを更に備え、前記第3および第4組のセルは前記第3組に属するものと前記第4組に属するものとが交互になっており、前記セレクタは、前記第1組のセルに接続される第1の出力と、前記第2組のセルに接続される第2の出力と、前記第3組のセルに接続される第3の出力と、前記第4組のセルに接続される第4の出力と、を備える、請求項2に記載の装置。第1組のビット線と、第2組のビット線とを更に備え、各ビット線がビット線を選択するための切り換え要素を備え、前記第1組のビット線の前記切り換え要素が前記第1の出力に接続され、前記第2組のビット線の前記切り換え要素が前記第2の出力に接続される、請求項2に記載の装置。第1の複数のPCMブロックユニットを備える第1のメモリセルアレイであって、各PCMブロックユニットが複数のメモリセルを含み、前記第1の複数のPCMブロックユニットが第1のブロックセットと第2のブロックセットとに分けられて、前記第1のブロックセットに属する各PCMブロックユニットが前記第1のブロックセットの他のPCMブロックユニットのいずれにも隣接しないとともに、前記第2のブロックセットに属する各PCMブロックユニットが前記第2のブロックセットの他のPCMブロックユニットのいずれにも隣接しないようになっている、第1のメモリセルアレイと、前記第1のブロックセットと前記第2のブロックセットとの間で選択するように構成される第1のセレクタと、ワード線ドライバ構造と、を備え、前記ワード線ドライバ構造は、第1の複数のサブワード線ドライバと、前記第1の複数のPCMブロックユニットを前記第1の複数のサブワード線ドライバを介して駆動させる第1のメインワード線ドライバと、を備え、前記第1のセレクタが前記第1のブロックセットを選択するとき、アクセスのための記憶場所が前記第1のブロックセットの各ブロックのメモリセルを含み、前記第1のセレクタが前記第2のブロックセットを選択するとき、アクセスのための記憶場所が前記第2のブロックセットの各ブロックのメモリセルを含む、装置。各PCMブロックユニットは、複数の隣接するPCM相変化メモリセルを備え、前記第1のセレクタにより選択されるPCMブロックユニットにおいては、アクセスのための記憶場所がPCMブロックユニットのPCMセルのサブセットを含み、前記サブセットの各PCMセルが前記サブセットの他のPCMセルと互いに隣接しないようになっている、請求項7に記載の装置。各PCMブロックユニットは、奇数の番号が付された第1組のメモリセルと偶数の番号が付された第2組のメモリセルとに分けられる複数の隣接するメモリセルを備え、前記第1および第2組のセルは前記第1組に属するものと前記第2組に属するものとが交互になっており、前記装置は、前記第1組のセルと前記第2組のセルとの間で選択する第2のセレクタを更に備える、請求項8に記載の装置。前記第1のセレクタが前記第1のブロックセットを選択するとともに前記第2のセレクタが前記第1組のセルを選択するとき、読み取り或いは書き込みのための記憶場所は、前記第1のブロックセットの各ブロックの前記第1組のセルのメモリセルを含み、前記第1のセレクタが前記第1のブロックセットを選択するとともに前記第2のセレクタが前記第2組のセルを選択するとき、読み取り或いは書き込みのための記憶場所は、前記第1のブロックセットの各ブロックの前記第2組のセルのメモリセルを含み、前記第1のセレクタが前記第2のブロックセットを選択するとともに前記第2のセレクタが前記第1組のセルを選択するとき、読み取り或いは書き込みのための記憶場所は、前記第2のブロックセットの各ブロックの前記第1組のセルのメモリセルを含み、前記第1のセレクタが前記第2のブロックセットを選択するとともに前記第2のセレクタが前記第2組のセルを選択するとき、読み取り或いは書き込みのための記憶場所は、前記第2のブロックセットの各ブロックの前記第2組のセルのメモリセルを含む、請求項9に記載の装置。各PCMブロックにおいて、前記複数の隣接するPCMセルは、奇数の番号が付された第3組のPCMセルと偶数の番号が付された第4組のPCMセルとを更に備え、前記第3および第4組のセルは前記第3組に属するものと前記第4組に属するものとが交互になっており、前記第2のセレクタは、前記第1組のセルに接続される第1の出力と、前記第2組のセルに接続される第2の出力と、前記第3組のセルに接続される第3の出力と、前記第4組のセルに接続される第4の出力と、を備える、請求項9に記載の装置。第2の複数のPCMブロックユニットを備える第2のメモリセルアレイであって、前記第2の複数のPCMブロックユニットが第3のブロックセットと第4のブロックセットとに分けられて、前記第3組に属する各PCMブロックユニットが前記第3組の他のPCMブロックユニットのいずれにも隣接しないとともに、前記第4組に属する各PCMブロックユニットが前記第4組の他のPCMブロックユニットのいずれにも隣接しないようになっている、第2のメモリセルアレイを更に備え、前記ワード線ドライバ構造は、第2の複数のサブワード線ドライバを介して前記第2の複数のPCMブロックユニットを駆動させる第2のメインワード線ドライバを更に備え、前記第1のセレクタは、a前記第1のブロックセットおよび前記第3のブロックセットの両方b前記第2のブロックセットおよび前記第4のブロックセットの両方のうちの一方を選択し、前記セレクタが前記第1のブロックセットおよび前記第3のブロックセットを選択すると、アクセスのための記憶場所は、前記第1のブロックセットの各ブロックのメモリセルと前記第3のブロックセットの各ブロックのメモリセルとを備え、前記セレクタが前記第2のブロックセットおよび前記第4のブロックセットを選択すると、アクセスのための記憶場所は、前記第2のブロックセットの各ブロックのメモリセルと前記第4のブロックセットの各ブロックのメモリセルとを備える、請求項7に記載の装置。アドレスデコーダを備え、前記第1のメインワード線ドライバおよび前記第2のメインワード線ドライバが共通に前記アドレスデコーダによってアクティブにされる、請求項12に記載の装置。各PCMブロックユニットが複数の隣接するPCM相変化メモリセルを備え、前記第1のセレクタによって選択されるPCMブロックユニットにおいて、アクセスのための記憶場所が前記PCMブロックユニットのPCMセルのサブセットを含み、前記サブセットの各PCMセルが前記サブセットの他のPCMセルと互いに隣接しないようになっている、請求項12に記載の装置。各PCMブロックユニットは、奇数の番号が付されたメモリセルから成る第1組と偶数の番号が付されたメモリセルから成る第2組とに分けられる複数の隣接するメモリセルを備えて、前記第1および第2組のセルが前記第1組に属するものと前記第2組に属するものとが交互にあるようになっており、第2のセレクタが前記第1組のセルと前記第2組のセルとの間で選択する、請求項14に記載の装置。前記第1のセレクタが前記第1のブロックセットを選択するとともに前記第2のセレクタが前記第1組のセルを選択するとき、読み取り或いは書き込みのための記憶場所は、前記第1のブロックセットの各ブロックの前記第1組のセルのメモリセルを含み、前記第1のセレクタが前記第1のブロックセットを選択するとともに前記第2のセレクタが前記第2組のセルを選択するとき、読み取り或いは書き込みのための記憶場所は、前記第1のブロックセットの各ブロックの前記第2組のセルのメモリセルを含み、前記第1のセレクタが前記第2のブロックセットを選択するとともに前記第2のセレクタが前記第1組のセルを選択するとき、読み取り或いは書き込みのための記憶場所は、前記第2のブロックセットの各ブロックの前記第1組のセルのメモリセルを含み、前記第1のセレクタが前記第2のブロックセットを選択するとともに前記第2のセレクタが前記第2組のセルを選択するとき、読み取り或いは書き込みのための記憶場所は、前記第2のブロックセットの各ブロックの前記第2組のセルのメモリセルを含む、請求項14に記載の装置。各PCMブロックにおいて、前記複数の隣接するPCMセルは、奇数の番号が付された第3組のPCMセルと偶数の番号が付された第4組のPCMセルとを更に備え、前記第3および第4組のセルは前記第3組に属するものと前記第4組に属するものとが交互になっており、前記セレクタは、前記第1組のセルを選択するべく接続される第1の出力と、前記第2組のセルを選択するべく接続される第2の出力と、第3組のセルを選択するべく接続される第3の出力と、第4組のセルを選択するべく接続される第4の出力とを備える、請求項16に記載の装置。第1のPCMアレイと第2のPCMアレイとを備え、前記第1のPCMアレイが第1の複数のPCMブロックユニットを備えるとともに、前記第2のPCMアレイが第2の複数のPCMブロックユニットを備える、メモリセルアレイと、複数のワード線のそれぞれに、前記第1の複数のPCMブロックユニットを駆動させるように構成される第1の複数のサブワードドライバを介して前記第1のPCMアレイを駆動させるように構成される第1のメインワード線ドライバと、前記第2の複数のPCMブロックユニットを駆動させるように構成される第2の複数のサブワードドライバを介して前記第2のPCMアレイを駆動させるように構成される第2のメインワード線ドライバと、を備えるワード線ドライバ構造と、前記第1のメインワード線ドライバおよび前記第2のメインワード線ドライバを共通にアクティブにするように構成されるアドレスデコーダと、を備え、アクセスするための記憶場所は、前記第1のメモリセルアレイの選択されたメモリセルと、前記第2のメモリセルアレイの選択されたメモリセルとを含む、メモリデバイス。読み取り或いは書き込みのための記憶場所は、前記第1のメモリセルアレイの選択されたメモリセルと、前記第2のメモリセルアレイの選択されたメモリセルとを含む、請求項18に記載のメモリデバイス。アクセスするための記憶場所がPCMセルのサブセットを含み、前記サブセットの各PCMセルが前記サブセットの他のPCMセルと互いに隣接しないように、相変化メモリセルにアクセスすることを含む、方法。複数の隣接するPCMセルは、奇数の番号が付された第1組のPCMセルと偶数の番号が付された第2組のPCMセルとに分けられ、前記第1および第2組のセルは前記第1組に属するものと前記第2組に属するものとが交互になっており、前記第1組のセルまたは前記第2組のセルを選択することを更に含む、請求項20に記載の方法。前記セレクタが前記第1組のセルを選択するとき、読み取り或いは書き込みのための記憶場所は前記第1組のセルを含むが前記第2組のセルを含まず、前記セレクタが前記第2組のセルを選択するとき、読み取り或いは書き込みのための記憶場所は前記第2組のセルを含むが前記第1組のセルを含まない、請求項21に記載の方法。前記複数の隣接するPCMセルは、奇数の番号が付された第3組のPCMセルと偶数の番号が付された第4組PCMセルとを更に備え、前記第3および第4組のセルは前記第3組に属するものと前記第4組に属するものとが交互になっており、第1組のセル、第2組のセル、前記第3組のセル、および前記第4組のセルの間で選択することを更に含む、請求項21に記載の方法。第1の複数のPCMブロックユニットを備える第1のメモリセルアレイであって、各PCMブロックユニットが複数のメモリセルを含み、前記第1の複数のPCMブロックユニットが第1のブロックセットと第2のブロックセットとに分けられて、前記第1のブロックセットに属する各PCMブロックユニットが前記第1のブロックセットの他のPCMブロックユニットのいずれにも隣接しないとともに、前記第2のブロックセットに属する各PCMブロックユニットが前記第2のブロックセットの他のPCMブロックユニットのいずれにも隣接しないようになっている、第1のメモリセルアレイにおいて、前記第1のブロックセットと前記第2のブロックセットとの間で選択するステップと、第1のメインワード線ドライバを使用して、前記第1の複数のPCMブロックユニットを第1の複数のサブワード線ドライバを介して駆動させるステップと、を含み、前記第1のブロックセットが選択されるとき、前記第1のブロックセットの各ブロックのメモリセルを含む記憶場所にアクセスし、前記第2のブロックセットが選択されるとき、前記第2のメモリセットの各ブロックのメモリセルを含むアクセスのための記憶場所にアクセスする、方法。各PCMブロックユニットは、複数の隣接するPCM相変化メモリセルを備え、選択されるPCMブロックユニットにおいては、アクセスのための記憶場所が前記PCMブロックユニットの前記PCMセルのサブセットを含み、前記サブセットの各PCMセルが前記サブセットの他のPCMセルと互いに隣接しないようになっている、請求項24に記載の方法。各PCMブロックユニットは、奇数の番号が付された第1組のメモリセルと偶数の番号が付された第2組のメモリセルとに分けられる複数の隣接するメモリセルを備え、前記第1および第2組のセルは前記第1組に属するものと前記第2組に属するものとが交互になっており、前記第1組のセルと前記第2組のセルとの間で選択するステップを更に備える、請求項24に記載の方法。前記第1のブロックセットおよび前記第1組のセルが選択されるとき、読み取り或いは書き込みのための記憶場所は、前記第1のブロックセットの各ブロックの前記第1組のセルのメモリセルを含み、前記第1のブロックセットおよび前記第2組のセルが選択されるとき、読み取り或いは書き込みのための記憶場所は、前記第1のブロックセットの各ブロックの前記第2組のセルのメモリセルを含み、前記第2のブロックセットおよび前記第1組のセルが選択されるとき、読み取り或いは書き込みのための記憶場所は、前記第2のブロックセットの各ブロックの前記第1組のセルのメモリセルを含み、前記第2のブロックセットおよび前記第2組のセルが選択されるとき、読み取り或いは書き込みのための記憶場所は、前記第2のブロックセットの各ブロックの前記第2組のセルのメモリセルを含む、請求項26に記載の方法。第2の複数のPCMブロックユニットを備える第2のメモリセルアレイであって、前記第2の複数のPCMブロックユニットが第3のブロックセットと第4のブロックセットとに分けられて、前記第3組に属する各PCMブロックユニットが前記第3組の他のPCMブロックユニットのいずれにも隣接しないとともに、前記第4組に属する各PCMブロックユニットが前記第4組の他のPCMブロックユニットのいずれにも隣接しないようになっている、第2のメモリセルアレイにおいて、第2のメインワード線ドライバを使用して、前記第2の複数のPCMブロックユニットを第2の複数のサブワード線ドライバを介して駆動させるステップを更に含み、選択するステップであって、a前記第1のブロックセットおよび前記第3のブロックセットの両方b前記第2のブロックセットおよび前記第4のブロックセットの両方のうちの一方を選択することを含む選択するステップを更に含み、前記第1のブロックセットおよび前記第3のブロックセットが選択されるとき、アクセスのための記憶場所は、前記第1のブロックセットの各ブロックのメモリセルと前記第3のブロックセットの各ブロックのメモリセルとを含み、前記第2のブロックセットおよび前記第4のブロックセットが選択されるとき、アクセスのための記憶場所は、前記第2のブロックセットの各ブロックのメモリセルと前記第4のブロックセットの各ブロックのメモリセルとを含む、請求項24に記載の方法。前記第1のメインワード線ドライバおよび前記第2のメインワード線ドライバ204を共通にアクティブにするステップを更に含む、請求項28に記載の方法。a分割されたIO、b1つおきのサブブロック選択、および、c1つおきのビット線の3つの特徴を含む実施形態が提供される。より一般的には、幾つかの実施形態では、以下のうちの1つ、すなわち、i分割されたIO、ii1つおきのサブブロック選択、iii1つおきのビット線、iv分割されたIOおよび1つおきのサブブロック選択、v分割されたIOおよび1つおきのビット線、vi1つおきのサブブロック選択および1つおきのビット線、vii分割されたIOおよび1つおきのサブブロック選択および1つおきのビット線、のうちの1つを含むPCM相変化メモリ形態が提供される。広い概念では、本発明は、複数の隣接する相変化メモリPCMセルを備え、アクセスするための記憶場所がPCMセルのサブセットを含み、前記サブセットのそれぞれのPCMセルが前記サブセットのそれぞれの他のPCMセルに隣接しないようになっている、装置を提供する。幾つかの実施形態において、複数の隣接するPCMセルは、奇数の番号が付されたPCMセルから成る第1組と偶数の番号が付されたPCMセルから成る第2組とに分けられて、第1および第2組のセルが第1組に属するものと第2組に属するものとが交互にあるようになっており、また、装置は、第1組のセルまたは第2組のセルを選択するためのセレクタを更に備える。幾つかの実施形態では、セレクタが第1組のセルを選択すると、読み取り或いは書き込みのための記憶場所が第1組のセルを含むが第2組のセルを含まず、セレクタが第2組のセルを選択すると、読み取り或いは書き込みのための記憶場所が第2組のセルを含むが第1組のセルを含まない。幾つかの実施形態において、セレクタは、第1組のセルに接続される第1の出力と、第2組のセルに接続される第2の出力と、を備える。幾つかの実施形態において、複数の隣接するPCMセルは、奇数の番号が付されたPCMセルから成る第3組と偶数の番号が付されたPCMセルから成る第4組とを更に備えて、第3および第4組のセルが第3組に属するものと第4組に属するものとが交互にあるようになっており、セレクタは、第1組のセルに接続される第1の出力と、第2組のセルに接続される第2の出力と、第3組のセルに接続される第3の出力と、第4組のセルに接続される第4の出力と、を備える。幾つかの実施形態において、本装置は、第1組のビット線と、第2組のビット線とを更に備え、各ビット線はビット線を選択するための切り換え要素を備え、第1組のビット線の切り換え要素が第1の出力に接続され、第2組のビット線の切り換え要素が第2の出力に接続される。もう一つの広い概念によると、本発明は、第1の複数のPCMブロックユニットを備える第1のメモリセルアレイであって、各PCMブロックユニットが複数のメモリセルを含み、第1の複数のPCMブロックユニットが第1のブロックセットと第2のブロックセットとに分けられて、第1のブロックセットに属する各PCMブロックユニットが第1のブロックセットの他のPCMブロックユニットのいずれにも隣接しないとともに、第2のブロックセットに属する各PCMブロックユニットが第2のブロックセットの他のPCMブロックユニットのいずれにも隣接しないようになっている、第1のメモリセルアレイと、第1のブロックセットと第2のブロックセットとの間で選択するように構成された第1のセレクタと、ワード線ドライバ構造と、を備え、ワード線ドライバ構造は、第1の複数のサブワード線ドライバと、第1の複数のPCMブロックユニットを第1の複数のサブワード線ドライバを介して駆動させる第1のメインワード線ドライバと、を備え、第1のセレクタが第1のブロックセットを選択すると、アクセスのための記憶場所が第1のブロックセットの各ブロックのメモリセルを含み、第1のセレクタが第2のブロックセットを選択すると、アクセスのための記憶場所が第2のメモリセットの各ブロックのメモリセルを含む、装置を提供する。幾つかの実施形態において、各PCMブロックユニットは、複数の隣接するPCM相変化メモリセルを備え、第1のセレクタにより選択されるPCMブロックユニットにおいては、アクセスのための記憶場所がPCMブロックユニットのPCMセルのサブセットを含み、サブセットの各PCMセルがサブセットのそれぞれの他のPCMセルに隣接しないようになっている。幾つかの実施形態において、各PCMブロックユニットは、奇数の番号が付されたメモリセルから成る第1組と偶数の番号が付されたメモリセルから成る第2組とに分けられる複数の隣接するメモリセルを含み、第1および第2組のセルが第1組に属するものと第2組に属するものとが交互にあるようになっており、また、本装置は、第1組のセルと第2組のセルとの間で選択する第2のセレクタを更に備える。幾つかの実施形態では、第1のセレクタが第1のブロックセットを選択するとともに第2のセレクタが第1組のセルを選択すると、読み取り或いは書き込みのための記憶場所は、第1のブロックセットの各ブロックの第1組のセルのメモリセルを含み、第1のセレクタが第1のブロックセットを選択するとともに第2のセレクタが第2組のセルを選択すると、読み取り或いは書き込みのための記憶場所は、第1のブロックセットの各ブロックの第2組のセルのメモリセルを含み、第1のセレクタが第2のブロックセットを選択するとともに第2のセレクタが第1組のセルを選択すると、読み取り或いは書き込みのための記憶場所は、第2のブロックセットの各ブロックの第1組のセルのメモリセルを含み、第1のセレクタが第2のブロックセットを選択するとともに第2のセレクタが第2組のセルを選択すると、読み取り或いは書き込みのための記憶場所は、第2のブロックセットの各ブロックの第2組のセルのメモリセルを含む。幾つかの実施形態では、PCMブロックごとに、複数の隣接するPCMセルは、奇数の番号が付されたPCMセルから成る第3組と偶数の番号が付されたPCMセルから成る第4組とを更に備えて、第3および第4組のセルが第3組に属するものと第4組に属するものとが交互にあるようになっており、第2のセレクタは、第1組のセルに接続される第1の出力と、第2組のセルに接続される第2の出力と、第3組のセルに接続される第3の出力と、第4組のセルに接続される第4の出力と、を備える。幾つかの実施形態において、装置は、第2の複数のPCMブロックユニットを備える第2のメモリセルアレイであって、第2の複数のPCMブロックユニットが第3のブロックセットと第4のブロックセットとに分けられて、第3組に属する各PCMブロックユニットが第3組の他のPCMブロックユニットのいずれにも隣接しないとともに、第4組に属する各PCMブロックユニットが第4組の他のPCMブロックユニットのいずれにも隣接しないようになっている、第2のメモリセルアレイを更に備え、ワード線ドライバ構造は、第2の複数のサブワード線ドライバを介して第2の複数のPCMブロックユニットを駆動させる第2のメインワード線ドライバを更に備え、第1のセレクタは、a第1のブロックセットおよび第3のブロックセットの両方b第2のブロックセットおよび第4のブロックセットの両方のうちの一方を選択し、セレクタが第1のブロックセットおよび第3のブロックセットを選択すると、アクセスのための記憶場所は、第1のブロックセットの各ブロックのメモリセルと第3のブロックセットの各ブロックのメモリセルとを含み、セレクタが第2のブロックセットおよび第4のブロックセットを選択すると、アクセスのための記憶場所は、第2のブロックセットの各ブロックのメモリセルと第4のブロックセットの各ブロックのメモリセルとを含む。幾つかの実施形態において、装置は、アドレスデコーダを更に備え、第1のメインワード線ドライバおよび第2のメインワード線ドライバが共通にアドレスデコーダによってアクティブにされる。幾つかの実施形態では、各PCMブロックユニットが複数の隣接するPCM相変化メモリセルを備え、第1のセレクタによって選択されるPCMブロックユニットにおいて、アクセスのための記憶場所がPCMブロックユニットのPCMセルのサブセットを含み、サブセットの各PCMセルがサブセットのそれぞれの他のPCMセルに隣接しないようになっている。幾つかの実施形態において、各PCMブロックユニットは、奇数の番号が付されたメモリセルから成る第1組と偶数の番号が付されたメモリセルから成る第2組とに分けられる複数の隣接するメモリセルを備えて、第1および第2組のセルが第1組に属するものと第2組に属するものとが交互にあるようになっており、また、この装置は、第1組のセルと第2組のセルとの間で選択する第2のセレクタを有する。幾つかの実施形態では、第1のセレクタが第1のブロックセットを選択するとともに第2のセレクタが第1組のセルを選択すると、読み取り或いは書き込みのための記憶場所は、第1のブロックセットの各ブロックの第1組のセルのメモリセルを含み、第1のセレクタが第1のブロックセットを選択するとともに第2のセレクタが第2組のセルを選択すると、読み取り或いは書き込みのための記憶場所は、第1のブロックセットの各ブロックの第2組のセルのメモリセルを含み、第1のセレクタが第2のブロックセットを選択するとともに第2のセレクタが第1組のセルを選択すると、読み取り或いは書き込みのための記憶場所は、第2のブロックセットの各ブロックの第1組のセルのメモリセルを含み、第1のセレクタが第2のブロックセットを選択するとともに第2のセレクタが第2組のセルを選択すると、読み取り或いは書き込みのための記憶場所は、第2のブロックセットの各ブロックの第2組のセルのメモリセルを含む。幾つかの実施形態では、PCMブロックごとに、複数の隣接するPCMセルは、奇数の番号が付されたPCMセルから成る第3組と偶数の番号が付されたPCMセルから成る第4組とを更に含み、第3および第4組のセルが第3組に属するものと第4組に属するものとが交互にあるようになっており、セレクタは、第1組のセルを選択するべく接続される第1の出力と、第2組のセルを選択するべく接続される第2の出力と、第3組のセルを選択するべく接続される第3の出力と、第4組のセルを選択するべく接続される第4の出力とを備える。本発明の他の幅広い態様は、第1のPCMアレイと第2のPCMアレイとを備え、第1のPCMアレイが第1の複数のPCMブロックユニットを備えるとともに、第2のPCMアレイが第2の複数のPCMブロックユニットを備える、メモリセルアレイと、複数のワード線のそれぞれに、第1の複数のPCMブロックユニットを駆動させるように構成される第1の複数のサブワードドライバを介して第1のPCMアレイを駆動させるように構成される第1のメインワード線ドライバと、第2の複数のPCMブロックユニットを駆動させるように構成される第2の複数のサブワードドライバを介して第2のPCMアレイを駆動させるように構成される第2のメインワード線ドライバと、を備えるワード線ドライバ構造と、第1のメインワード線ドライバおよび第2のメインワード線ドライバを共通にアクティブにするように構成されるアドレスデコーダと、を備え、アクセスするための記憶場所は、第1のメモリセルアレイの選択されたメモリセルと、第2のメモリセルアレイの選択されたメモリセルとを含む、メモリデバイスを提供する。幾つかの実施形態において、読み取り或いは書き込みのための記憶場所は、第1のメモリセルアレイの選択されたメモリセルと、第2のメモリセルアレイの選択されたメモリセルとを含む。本発明の他の幅広い態様は、アクセスするための記憶場所がPCMセルのサブセットを含むように相変化メモリセルにアクセスする方法であって、サブセットの各PCMセルがサブセットのそれぞれの他のPCMセルに隣接しないようにする方法を提供する。本発明の他の幅広い態様は、第1の複数のPCMブロックユニットを備える第1のメモリセルアレイであって、各PCMブロックユニットが複数のメモリセルを含み、第1の複数のPCMブロックユニットが第1のブロックセットと第2のブロックセットとに分けられて、第1のブロックセットに属する各PCMブロックユニットが第1のブロックセットの他のPCMブロックユニットのいずれにも隣接しないとともに、第2のブロックセットに属する各PCMブロックユニットが第2のブロックセットの他のPCMブロックユニットのいずれにも隣接しないようになっている、第1のメモリセルアレイにおいて、第1のブロックセットと第2のブロックセットとの間で選択するステップと、第1のメインワード線ドライバを使用して、第1の複数のPCMブロックユニットを第1の複数のサブワード線ドライバを介して駆動させるステップと、を含み、第1のブロックセットが選択されると、第1のブロックセットの各ブロックのメモリセルを含む記憶場所にアクセスし、第2のブロックセットが選択されると、第2のメモリセットの各ブロックのメモリセルを含むアクセスのための記憶場所にアクセスする、方法を提供する。本発明の他の態様および特徴は、添付図面と併せて本発明の特定の実施形態の以下の説明から当業者に明らかになるであろう。ここで、添付図面を参照して、本発明の実施形態を単なる一例として説明する。図5は、同じ局所的なグランド線上、および、PMOSとNMOSインバータとから成るサブワード線ドライバを介してローレベルへと至る選択されたサブワード線上のピーク電流濃度を減少させることができる、1つおきのサブブロックユニット選択を伴う分割I/O割り当てを有する相変化メモリセルアレイのブロック図である。図5は、アクセスされるべき第1のPCMメモリアレイ200および第2のPCMアレイ202を示している。I/O割り当ては、第1のPCMメモリアレイ200がIO0~7と関連付けられるとともに第2のPCMメモリアレイ202がIO8~15と関連付けられるという意味で分割される。PCMメモリアレイ200は、関連する書き込みドライバ読み取りセンス増幅器210と縦列選択ブロック214とを有する。同様に、PCMメモリアレイ202は、関連する書き込みドライバ読み取りセンス増幅器212と縦列選択ブロック216とを有する。アドレスデコーダ208が、PCMメモリアレイ200のためのメインワードドライバ204に接続されるとともに、PCMメモリアレイ202のためのメインワードドライバ206に接続される。読み取り/書き込み制御ブロック218は、読み取り或いは書き込みが行なわれるべきかどうかを制御する。アドレスレジスタ220は、読み取り或いは書き込みが行なわれるべきアドレスを含む。縦列アドレスデコーダ222は、アドレスレジスタの出力を受けて、縦列選択ブロック214および216へ送られる出力CA1~4を発生させる。また、アドレスレジスタ220の出力Add0は書き込みドライバ読み取りセンス増幅器210,212に接続される。要素210,212,220は共同して第1のブロックセットと第2のブロックセットとの間で選択する。より一般的には、幾つかの実施形態は、第1のブロックセットと第2のブロックセットとの間で選択するように構成されるセレクタを有する。要素210,212,220はそのようなセレクタの特定の例を構成するが、他の実施も可能である。PCMメモリアレイ202のメインワード線の半分のうちの一方の拡大図が全体的に230に示されている。メインワード線の他の半分はPCMアレイ200にある。他のワード線も同様のものである。サブワード線ドライバ231,233,235,237,240の一部間に位置される4つのPCMブロックユニット232,234,236,238が示されている。直ぐに分かるように、メインワード線が2つに分けられる。所定のメインワード線の半分がPCMメモリアレイ200にあり、メインワード線の他の半分がPCMメモリアレイ202にある。所定のアドレスにおいては、1つおきのPCMブロックユニットが選択される。図示の例では、PCMブロックユニット232および236は選択をしめす斜線を付されている。また、PCMメモリアレイ200の2つのユニットも選択され図示せず、全部で4つのPCMブロックユニットが選択されている。各PCMブロックユニットを使用して4ビットを記憶できるとした場合には、選択されたPCMブロックユニットに16ビットワードを書き込むことができる。1つおきにPCM相変化メモリブロックユニットを選択するために、図5に示されるように入力アドレスAdd0が選択信号として使用される。Add0は例えばアドレスビットのLSBまたはMSBであってもよく、特定の選択はPCM構造のアドレス割り当てに依存する。図示の例では、Add0がゼロに等しい場合、第1および第3のPCMブロックユニットが選択される。それ以外の場合には、第2および第4のPCMブロックユニットが選択されるAdd0=1の場合。そのような分割IO構成と1つおきのサブブロックユニット選択とを使用することにより、同時プログラミングが行なわれるときに、さもなければサブワード線電圧の望ましくない増大を引き起こすことがあるグランドバウンシングをチップ面積の不利益を伴わずに効果的に抑制できる。更に、アドレスデコーダを中心に配置したことにより、メインワード線およびサブワード線の寄生抵抗効果も低減される。図6は、図5の回路の実装例を示している。適切な場合には、同様の参照符号が同様の要素を特定するために使用される。図6の例では、PCMメモリアレイ202が4つのサブブロックアレイ250,252,254,256から成る。図6にはサブブロックアレイ256の詳細が示されているが、他のサブブロックアレイ250,252,254も同様である。サブブロックアレイ256は、それぞれが個別のメインワード線により駆動されるn個のメモリセルアレイから成り、この例では、そのうちの3つのメモリセルアレイ260,262,264だけが示されている。メモリセルアレイ260はメインワード線MWL0261により駆動され、メモリセルアレイ262はメインワード線MWL1263により駆動され、また、メモリセルアレイ264はメインワード線MWLn265により駆動される。メモリセルアレイ260の詳細が一例として示されているが、他のメモリセルアレイ262,264も同様である。メモリセルアレイ260の構造は、図5の参照符号230に関連して説明した構造と同様であり、5つのサブワード線ドライバ231,233,235,237,240および4つのPCMブロックユニット232,234,236,238を特徴とする。PCMブロックユニット232などの各PCMブロックユニットはm個の相変化メモリセルを含む。メモリセルアレイのためのメインワード線、この場合にはMWL0は、サブワードドライバ231,233,235,237,240のそれぞれに共通に接続される。縦列選択回路266は、それぞれのPCMブロックユニットに対してm本のビット線BLを出力する。また、縦列選択回路266へのm個のDLデータ線出力を有する書き込みドライバ/読み取りセンス増幅器212も示されている。同様の機能性がPCMメモリアレイ200に関して示される。PCMメモリアレイ202のメモリセルアレイ260、およびPCMメモリアレイ200のメモリセルアレイ272から選択されたセルは、一緒に1つの16ビット記憶場所を形成する。サブブロックアレイ260の拡大回路図が270で全体的に示されている。メインワード線MWL0がそれぞれのサブワード線ドライバ231,233,235,237,240に接続されているのが分かる。サブワード線ドライバは、図6に示されるように同じサブブロックアレイ内で共有されるサブワード線SWL0242を駆動させる。幾つかの実施形態では、サブワード線が活性層材料nではなく金属層材料によって実現される。そのため、この種の接続は、サブワード線寄生抵抗効果を低減するのに役立つ。図示の実施形態では、長いメインワード線の長さに起因する操作遅延を減らすために、アドレスデコーダがチップの中心に配置される。しかしながら、言うまでもなく、幾つかの実施形態では、1つおきのPCMブロックユニット選択を特徴とする図6の構造に類似する構造が実装されてもよいが、アドレスデコーダの一方に1組のサブブロックアレイを伴う場合に限る。その場合には、I/O分割は存在しない。図7は、Add0の値に応じたPCMブロックユニット選択の特定の例を示している。280で全体的に示される図7の上部は、Add0=0の場合におけるメモリセルアレイ260内およびメモリセルアレイ270内でのPCMブロックユニット選択を示している。282で全体的に示される図7の下部は、Add0=1の場合における同じメモリセルアレイに関するPCMブロックユニット選択を示している。図8Aは、a分割I/O割り当てと、b1つおきのサブブロック選択と、c隣接するセルからの熱干渉を回避するようにプログラムされていない隣接セルでの1つおきのビット線選択と、を特徴とするPCM構成の詳細例を示す。メモリセルアレイのためのメインワード線が400で示されており、これがサブワード線ドライバ402,404,406,408,410に接続される。メインワード線サブワード線構造はメモリセルアレイセルの横列ごとに繰り返される。メモリセルアレイは4つのPCMブロックユニット403,405,407,409を含む。第1のPCMブロックユニット403はサブワード線ドライバ402,404間にある。アクティブにされたメインワード線の第1のPCMブロックユニット内の特定のセルを選択するために、ビット線選択トランジスタ群412,414,416,418が使用される。ビット線選択トランジスタ群412はBL0,BL2,BL4,BL6を有効にする。ビット線選択トランジスタ群414はBL1,BL3,BL5,BL7を有効にする。同様に、他の群はビット線のそれぞれのセットを有効にする。実際には、ビット線選択トランジスタ群により、PCMブロックユニット403のセルが、セルの論理的なグループである対応するセル群へと配置される。セルのそれぞれの論理的なグループは、ビット線選択トランジスタ群412,414,416,418のうちの1つに接続されるPCMセルを含む。ビット線選択トランジスタ群412に対応するセル群は、第1、第3、第5、および、第7のPCMセルまとめて490で示されるを含み、ビット線選択トランジスタ群414に対応するセル群は、第2、第4、第6、および、第8のPCMセルまとめて492で示されるを含み、ビット線選択トランジスタ群416に対応するセル群は、第9、第11、第13、および、第15のPCMセルを含み、ビット線選択トランジスタ群418に対応するセル群は、第10、第12、第14、および、第16のPCMセルを含む。他のPCMブロックユニット405,407,409におけるPCMセルも同様に規定され、それにより、サブワード線ドライバ404,406間のPCMブロックユニット405がビット線選択トランジスタ群420,422,424,426と関連付けられるセル群を含み、サブワード線ドライバ406,408間のPCMブロックユニット407がビット線選択トランジスタ群428,430,432,434と関連付けられるセル群を含み、サブワード線ドライバ408,410間のPCMブロックユニット409がビット線選択トランジスタ群436,438,440,442と関連付けられるセル群を含む。図示のように、各セル群は、隣り合うセルを含まず、むしろ、セル群の一部を形成しない1つの介在するPCMセルによって離間される4つのPCMセルから成るセットを含む。ビット線選択トランジスタ群412,420,428,436のトランジスタは第1の縦列アドレス信号CA1450に対して共通に接続される。ビット線選択トランジスタ群414,422,430,438のトランジスタは第2の縦列アドレス信号CA2452に対して共通に接続される。ビット線選択トランジスタ群416,424,432,440のトランジスタは第3の縦列アドレス信号CA3454に対して共通に接続される。ビット線選択トランジスタ群418,426,434,442のトランジスタは第4の縦列アドレス信号CA4456に対して共通に接続される。縦列アドレスデコーダ222が縦列アドレス信号CA1~CA4を発生させる。より一般的には、幾つかの実施形態は、第1組のセルと第2組のセルとの間で選択するためのセレクタを有する。縦列アドレスデコーダ222はそのようなセレクタの特定の例である。そのようなセレクタの観点からすれば、セレクタは、第1組のセルに接続される第1の出力を有するとともに、第2組のセルに接続される第2の出力を有する。幾つかの実施形態では、そのようなセレクタがセルの4つのセットから選択するための4つの出力を有する。PCMブロックユニット403のための書き込みドライバのセット460が示されている。書き込みドライバ0462は、4つのビット線選択トランジスタ群412,414,416,418のそれぞれの第1のトランジスタに対してDL0Lを出力する。書き込みドライバ1464は、4つのビット線選択トランジスタ群412,414,416,418のそれぞれの第2のトランジスタに対してDL1Lを出力する。書き込みドライバ2466は、4つのビット線選択トランジスタ群412,414,416,418のそれぞれの第3のトランジスタに対してDL2Lを出力し、最後に、書き込みドライバ3468は、4つのビット線選択トランジスタ群412,414,416,418のそれぞれの第4のトランジスタに対してDL3Lを出力する。CA1がアクティブであるときには、DL0L、DL1L、DL2L、および、DL3Lがビット線選択トランジスタ群412と関連付けられるセル群へ伝搬される。CA2がアクティブであるときには、DL0L、DL1L、DL2L、および、DL3Lがビット線選択トランジスタ群414と関連付けられるセル群へ伝搬される。CA3がアクティブであるときには、DL0L、DL1L、DL2L、および、DL3Lがビット線選択トランジスタ群416と関連付けられるセル群へ伝搬される。CA4がアクティブであるときには、DL0L、DL1L、DL2L、および、DL3Lがビット線選択トランジスタ群418と関連付けられるセル群へ伝搬される。記載されている実施形態では、セル群490とセル群492との間で選択するためにトランジスタ群412,414が使用される。より一般的には、幾つかの実施形態は、第1組のビット線例えば、BL0,BL2,BL4,BL6および第2組のビット線例えば、BL1,BL3,BL5,BL7を特徴としており、各ビット線がビット線を選択するための切り換え要素を有する。トランジスタ群412,414はそのような切り換え要素の特定の例であるが、当業者であれば分かるように、他の実施も可能である。書き込みドライバの同様のセット480,482,484が第2、第3、および、第4のPCMブロックユニット405,407,409のそれぞれに示されている。まとめて486で示されるIO、すなわち、IO0,IO1,IO2,IO3は、書き込みドライバ460に接続されるとともに、書き込みドライバ480にも接続される。しかしながら、Add0=0のときには書き込みドライバ460だけがアクティブであり、一方、書き込みドライバ480は、Add0=1のときにアクティブである。同様に、まとめて488で示されるIO、すなわち、IO4,IO5,IO6,IO7は、書き込みドライバ482および書き込みドライバ484に入力される。Add0=0のときには書き込みドライバ482だけがアクティブであり、一方、書き込みドライバ484は、Add0=1のときにアクティブである。読み取り検出のために同様の構造が設けられるが、詳細は図面に含まれない。幾つかの実施形態において、それぞれの書き込みドライバは、Add0=0の場合の接尾辞LのPCMブロックユニットとAdd0=1の場合の接尾辞RのPCMブロックユニットとを含む2つのPCMブロックユニット間に短いデータライン接続を有するように配置される。例えば、書き込みドライバとDL線との間でもう1つのスイッチを使用すると、403および405の両方のための共通の書き込みドライバを用いることができる。そのため、書き込みドライバを有効にする代わりに、スイッチ選択のためにAdd0が使用される。選択されない書き込みドライバは電流をセルへ供給しない。CA1~CA4信号450,452,454,456は、アドレス入力デコーディングコンビネーションにしたがってビット線を選択するために使用される。4つのCA1~CA4信号のうちの1つだけがハイレベルになり、ハイレベルのCA信号に接続されるNMOSトランジスタがONになる。要約すると、ワード線そのうちの1つが図8Aのワード線400である、CA1,CA2,CA3,CA4信号、および、Add0入力は、どのセルがアクティブであるのかを制御するべく協働する。ワード線:特定のメインワード線例えば、メインワード線400のアクティブ化は、メモリアレイの特定の横列を選択する。幾つかの実施形態では、ワード線のローレベルによってワード線がアクティブにされる。所定のワード線の選択は、それに対応してそのワード線に接続されるサブワード線の全てを選択する。これは、それらのサブワード線が全て共通にメインワード線に接続されているからである。選択されたサブワード線は、選択されたダイオードスイッチをONにするために、サブワード線ドライバインバータ式を介してグランドレベルに設定される。選択が解除されたサブワード線は、選択が解除されたダイオードスイッチをOFFにするために操作モードにしたがってVDD1VまたはVDD2Vα=1Vまたは2Vに設定される。CA1,CA2,CA3,CA4:これらの信号は、先に詳述したように、異なる対応するサブセット間でPCMブロックユニット内のセルを選択する。これらの入力に応じて、特定のビット線が選択される。選択が解除されたビット線B/Lは、通常の書き込み操作での寄生効果および漏えい電流を減らすためにフローティング非電圧駆動状態または非電流駆動状態に設定される。Add0-この入力は、書き込みドライバのどのセットがアクティブであるのかを制御する。データタイプに応じて、書き込みドライバからの書き込み電流Iwriteが、選択されたビット線B/Lへと流れるIO値=0→セット電流駆動、IO値=1→リセット電流駆動。書き込みドライバ電流は、サブワード線のローレベル状態によって選択されたセルへ流される。以下の表は、入力順列、および、結果として生じる選択されたセルを示している。入力の順列ごとに、8個の選択されたメモリセルが存在するのが分かる。アドレスデコーダの他方側で図6の例の場合のようにこの同じ構造が繰り返される場合には、入力のそれぞれの順列が全部で16個のメモリセルを選択する。一例として、図8Bは、CA1が選択されてAdd0=0の場合に斜線で示された選択されたセルを示している。図8Cは、CA3が選択されてAdd=1の場合に斜線で示された選択されたセルを示している。図9は、アドレス制御を伴う書き込みドライバの詳細な例を示している。データビットがIOi318で入力される。これがインバータINV1320で反転されて、その出力がトランジスタN3321のゲートに接続される。また、INV1320の出力はインバータINV2326へも入力され、その出力がトランジスタN4328のゲートに接続される。電圧基準Vrefsetが310でトランジスタN1312のゲートに入力される。リセット操作のための電圧基準が入力される。すなわち、Vrefreset314がトランジスタN2316のゲートに入力される。トランジスタP1302,P2304、および、P3306を含む電流ミラー構造300が示されている。なお、P1302およびP2304の端子は全て共通に接続されるが、もう一つの方法として、単一のPMOSトランジスタへとまとめることができる。トランジスタP1302およびP2304のゲートは、出力電流308を生成するトランジスタP3306のゲートに接続される。奇数の番号が付されたブロックに関しては出力がDLiLであるが、偶数の番号が付されたブロックに関しては出力がDLiRである。ここで、iは0~15に等しい。偶数の番号が付されたブロックが選択されるか、奇数の番号が付されたブロックが選択されるかは、アドレス入力330によって制御される。奇数の番号が付されたブロックにおける書き込みドライバでは、アドレス入力Add0330がインバータ332を介してトランジスタN5334のゲートに接続される。一方、偶数の番号が付されたブロックユニットでは、アドレス入力Add0330がトランジスタN5334のゲートに直接に接続される。選択が解除されるべきビット線に接続される所定の書き込みドライバにおいて、Add0330は、図示の実施形態では、奇数の番号が付されたブロックユニットにおいてハイレベルであることにより、或いは、偶数の番号が付されたブロックユニットにおいてローレベルであることにより接続されたNMOSN5334をOFFにする。結果として、P1302,P2304、および、P3306のOFF状態に起因して電流駆動が存在せず、DLiL/DLiRがフローティング状態非電流駆動状態を有するようにされる。選択されるべきビット線に接続される所定の書き込みドライバにおいて、Add0330は、接続されたNMOSN5334をONにする。セットまたはリセットに起因してP1302およびP2304がONになると、書き込みドライバがP3306を介してDLiLまたはDLiR308へ電流をもたらす。電流量は、どのデータがアサートされるかによって決定される。インバータINV1320,INV2326およびトランジスタN3321,N4328の論理によって、IOiがハイレベル論理1のときにはアモルファス化電流がP3306を介してDLiLまたはDLiR308へもたらされ、一方、IOiがローレベル論理0のときには結晶化電流がP3306を介してDLiLまたはDLiR308へもたらされる。具体的には、IOi318がローレベル論理0の場合、NMOSN3321がONにされ、Vrefset接続されたNMOSN1312がN3321のON状態によってONにされる。これにより、P1302およびP2304のドレインおよびゲートがローレベル状態へと移行し、また、電流ミラー構造に起因して、P1およびP2から出てくる電流の和と同じ電流がPMOSP3306で引き起こされ、それにより、DLiLまたはDLiR308が生成される。IOiがハイレベル論理1の場合には、NMOSN4328がONにされ、Vrefrset接続されたNMOSN2316がN4328の状態によってONにされる。この場合も先と同様に、P1302およびP2304のドレインおよびゲートがローレベル状態へと移行し、また、電流ミラー構造に起因して、P1およびP2から出てくる電流の和と同じ電流がP3PMOSトランジスタ306で引き起こされ、それにより、DLiLまたはDLiR308が生成される。トランジスタN3321およびN4328は、論理1の場合において引き起こされる電流が論理0の場合とは異なるように異なるサイズを有する。特定の例では、セット電流が約0.2mAであり、一方、リセット電流が約1mAであるが、無論、セル実装に応じて異なる値を使用できることは言うまでもない。Add0信号を使用すると、奇数の番号が付されたブロックまたは偶数の番号が付されたブロックを選択できる。IOiのハイレベル状態とは対照的に、ローレベル状態においては異なるパルス継続時間がもたらされる。これは、Vrefresetにおけるパルス幅がVrefsetにおけるパルス幅よりも長くなるようにVrefsetおよびVrefresetのパルス幅を制御することにより制御できる。或いは、論理0とは対照的に論理1においてIOiに関して異なるパルス幅を使用できる。図10は、セルに書き込むための信号のタイミングを示す詳細なタイミング図である。前述した実施形態は、a分割IO、b1つおきのサブブロック選択、および、c1つおきのビット線の3つの特徴を含む。より一般的には、幾つかの実施形態では、これらの特徴のうちの1つまたは2つを含むPCM構成が設けられる。前述した実施形態では、簡単にするため、デバイス要素および回路が図示のように互いに接続される。本発明の実際の用途では、要素や回路等が互いに直接に接続されてもよい。更に、要素や回路等は、デバイスおよび装置の動作のために必要な他の要素や回路等を介して互いに間接的に接続されてもよい。したがって、実際の形態において、回路素子および回路は、互いに直接的に或いは間接的に結合され或いは接続される。本発明の前述した実施形態は、例示のみを目的としている。本明細書に添付の特許請求の範囲のみによって規定される本発明の範囲から逸脱することなく、変更、改良、および、変形が当業者により特定の実施形態に対して行なわれてもよい。"