半導体基板上に、同一の第1材料で、第1層間膜に上部表面を露出して埋設されたゲート電極部、ソースコンタクト部及びドレインコンタクト部を形成する第1工程と、前記ソースコンタクト部及び前記ドレインコンタクト部の上部表面を保護層で覆う第2工程と、前記第1層間膜に埋設された状態で、前記ゲート電極部を薄くしてゲート電極とする第3工程と、前記ソースコンタクト部及び前記ドレインコンタクト部をソースコンタクト及びドレインコンタクトとする第4工程とを具備するMOSトランジスタの製造方法。請求項1に記載のMOSトランジスタの製造方法において、前記第1工程は、前記半導体基板を覆う第1材料の第1膜のうちの所定領域を除去して、前記ゲート電極部、前記ソースコンタクト部及び前記ドレインコンタクト部を形成する工程と、前記ゲート電極部、前記ソースコンタクト部及び前記ドレインコンタクト部をマスクとしてイオン注入をする工程と、前記ゲート電極部、前記ソースコンタクト部及び前記ドレインコンタクト部を前記第1層間膜で覆う工程と、前記第1層間膜を研磨して、前記ゲート電極部、前記ソースコンタクト部及び前記ドレインコンタクト部の上部表面を露出する工程とを備えるMOSトランジスタの製造方法。請求項2に記載のMOSトランジスタの製造方法において、前記第4工程は、前記ゲート電極を第2層間膜で埋め直す工程と、前記ソースコンタクト部及び前記ドレインコンタクト部を除去してコンタクトホールを形成する工程と、前記コンタクトホールを介して、イオン注入をする工程と、前記コンタクトホールに前記ソースコンタクト及び前記ドレインコンタクトを形成する工程とを備えるMOSトランジスタの製造方法。請求項1に記載のMOSトランジスタの製造方法において、前記第1工程は、前記半導体基板を覆う前記第1層間膜に、前記ゲート電極部、前記ソースコンタクト部及び前記ドレインコンタクト部を形成するための複数の開口部を形成する工程と、前記ソースコンタクト部及び前記ドレインコンタクト部を形成するための前記開口部を介して、イオン注入する工程と、前記第1層間膜及び前記複数の開口部を前記第1材料の第1膜で覆う工程と、前記第1膜を研磨して、上部表面を露出した前記ゲート電極部、前記ソースコンタクト部及び前記ドレインコンタクト部を形成する工程とを備えるMOSトランジスタの製造方法。請求項4に記載のMOSトランジスタの製造方法において、前記第4工程は、前記ゲート電極近傍の前記第1層間膜を除去する工程と、前記第1層間膜が除去された領域を介して、イオン注入をする工程と、前記第1層間膜が除去された領域を第2層間膜で埋め直す工程とを備えるMOSトランジスタの製造方法。請求項5に記載のMOSトランジスタの製造方法において、前記第4工程は、前記第1層間膜を除去した後に、前記ゲート電極側面にサイドウォールを形成する工程を更に備えるMOSトランジスタの製造方法。請求項1乃至6のいずれか一項に記載のMOSトランジスタの製造方法において、前記第3工程は、前記ゲート電極部の端部以外の部分を薄くして、前記ゲート電極部の端部以外の部分を前記ゲート電極とし、前記ゲート電極部の端部を前記ゲート電極のコンタクトとする工程を備えるMOSトランジスタの製造方法。半導体基板のチャネル領域上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記チャネル領域の一方に隣接する表面領域に設けられたソースと、前記チャネル領域の一方に隣接する表面領域に設けられたゲートと、前記ゲート上に設けられたゲートコンタクトとを具備し、前記ゲート電極と前記ゲートコンタクトとは、同一材料で一体に形成されているMOSトランジスタ。しかし、発明者は、上記図2~図7に示すMOSトランジスタ構造を有する半導体装置の製造方法には以下のような問題点があることを見出した。図4の工程では、ゲート電極102としての導体膜121Gを異方性エッチングにより薄く低くしている。このとき、現実的には、導体膜121Gの上面がエッチングされるだけでなく、導体膜121Gの側面も同時にエッチングされる。その結果、ゲート電極102の全体の高さが低くなるだけでなく、部分的に側面がより薄くなったり、その幅ゲート長が小さくなったりするなど、ゲート電極102の形状にばらつきが生じる可能性がある。ゲート電極が所望の形状に形成可能な製造技術が望まれる。ゲート電極の側面の不要なエッチングを防止可能な製造技術が求められる。以下に、発明を実施するための形態で使用される番号符号図番を用いて、課題を解決するための手段を説明する。これらの番号符号図番は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号符号図番を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。本発明のMOSトランジスタの製造方法は、半導体基板10/50上に、同一の第1材料で、第1層間膜13/53に上部表面を露出して埋設されたゲート電極部21/61、ソースコンタクト部21/61及びドレインコンタクト部21/61を形成する第1工程図11A、図11B/図19A、図19Bと、ソースコンタクト部21/61及びドレインコンタクト部21/61の上部表面を保護層14、32/73で覆う第2工程図13A、図13B/図20A、図20Bと、第1層間膜13/53に埋設された状態で、ゲート電極部21/61を薄くしてゲート電極221G/261Gとする第3工程図13A、図13B/図20A、図20Bと、ソースコンタクト部21/61及びドレインコンタクト部21/61をソースコンタクト725/761及びドレインコンタクト825/861とする第4工程図14A、図14B-図16A、図16B/図21A、図21B-図22A、図22Bとを具備している。本発明のMOSトランジスタは、半導体基板のチャネル領域上に設けられたゲート絶縁膜9と、ゲート絶縁膜9上に設けられたゲート電極2と、チャネル領域の一方に隣接する表面領域に設けられたソース3と、チャネル領域の一方に隣接する表面領域に設けられたドレイン4と、ゲート2上に設けられたゲートコンタクト6とを具備している。ゲート電極2とゲートコンタクト6とは、同一材料で一体に形成されている。本発明により、MOSトランジスタ構造を有する半導体装置において、ゲート電極が所望の形状に形成可能となる。ゲート電極の側面の不要なエッチングを防止可能となる。以下、本発明の半導体装置及び半導体装置の製造方法の実施の形態に関して、添付図面を参照して説明する。第1の実施の形態まず、本発明の第1の実施の形態に係る半導体装置について説明する。図8は、本発明の第1の実施の形態に係る半導体装置の構成を示す平面図である。その半導体装置1は、半導体基板の所定領域を囲むように形成された素子分離STI図示されずの内側に設けられている。半導体基板及び素子分離STIは、それぞれシリコン及び酸化シリコンに例示される。半導体装置1は、MOSトランジスタ構造を有し、ゲート絶縁膜9と、ゲート電極2と、ソース3と、ドレイン4と、ゲートコンタクト6と、ソースコンタクト7と、ドレインコンタクト8とを備えている。ゲート絶縁膜9は、半導体基板のチャネル領域上に設けられている。ゲート絶縁膜9は、酸化シリコンに例示される。ゲート電極2は、ゲート絶縁膜9上に設けられている。この図の例では、ゲート電極2は、矩形形状を有し、y方向に延在している。ゲート電極2は、ポリシリコンに例示される。ゲートコンタクト6は、ゲート電極2の上に設けられている。この図の例では、ゲートコンタクト6は、y方向に延在する矩形形状のゲート電極2の一方の端部に設けられている。ゲートコンタクト6は、ゲート電極2と同じポリシリコンに例示される。ソース3は、半導体基板の表面領域のうち、そのチャネル領域の一方に隣接する表面領域に設けられている。ソース3は、MOSトランジスタがNチャネルNchの場合いはリンドープのシリコンに、PチャネルPchの場合いはボロンドープのシリコンにそれぞれ例示される。ソースコンタクト7は、ソース3上に設けられている。この図の例では、ソース3上に複数設けられている。ソースコンタクト7は、Ti/TiNのバリア膜とそのバリア膜の内部に形成された銅やタングステンのような金属膜に例示される。ドレイン4は、半導体基板の表面領域のうち、そのチャネル領域の他方に隣接する表面領域に設けられている。ドレイン4は、MOSトランジスタがNチャネルNchの場合にはリンドープのシリコンに、PチャネルPchの場合にはボロンドープのシリコンにそれぞれ例示される。ドレインコンタクト8は、ドレイン4上に設けられている。この図の例では、ドレイン4上に複数設けられている。ドレインコンタクト8は、Ti/TiNのバリア膜とそのバリア膜の内部に形成された銅やタングステンのような金属膜に例示される。ゲート電極2とソースコンタクト7及びドレインコンタクト8とは、層間膜により電気的に分離されている。上記MOSトランジスタ構造を有する半導体装置1は、ゲート電極2とゲートコンタクト6とが同一材料で一体的に形成されている。そのため、ゲートとゲートコンタクトとがずれる可能性がなく、適切な接続を形成することができる。次に、本発明の第1の実施の形態に係る半導体装置の製造方法について説明する。図9A、図9B~図16A、図16Bは、本発明の第1の実施の形態に係る半導体装置の製造方法を示す断面図である。ここで、図mAm=9~16の整数すなわち図9A~図16Aは、図8の半導体装置1のAA’断面を示し、図mBすなわち図9B~図16Bは、図8の半導体装置1のBB’断面を示している。図9A及び図9Bに示すように、STI層11で領域を分割した半導体基板10上に、絶縁膜12及び導体膜21をこの順に形成する。絶縁膜12は、酸化シリコンに例示される。導体膜21は、ポリシリコンに例示される。次に、導体膜21上にフォトレジスト31を形成する。続いて、そのフォトレジスト31をパターニングして、ゲート電極、ソースコンタクト及びドレインコンタクトが形成される領域を除く領域に開口部を設ける。すなわち、ゲート電極、ソースコンタクト及びドレインコンタクトが形成される領域にフォトレジスト31を残し、残りは除去する。次に、図10A及び図10Bに示すように、そのパターニングされたフォトレジスト31をマスクとして、エッチングにより、導体膜21をゲート電極、ソースコンタクト及びドレインコンタクトの形状に成形する。その後、フォトレジスト31を除去する。続いて、その成形された導体膜21をマスクとしてSDSourceDrain用のイオン注入を行う。イオン注入は、MOSトランジスタがNチャネルNchの場合にはリンのイオン注入に、PチャネルPchの場合にはボロンのイオン注入にそれぞれ例示される。その結果、その成形された導体膜21の周囲に拡散層22が形成される。拡散層22は、図8の半導体装置1におけるソース3やドレイン4の一部に対応する。拡散層22は、MOSトランジスタがNチャネルNchの場合にはリンドープのシリコンに、PチャネルPchの場合にはボロンドープのシリコンにそれぞれ例示される。次に、図11A及び図11Bに示すように、絶縁膜12及び成形された導体膜21上に第1層間膜13を形成する。第1層間膜13は、酸化シリコンに例示される。続いて、その第1層間膜13の上部をCMPChemicalMechanicalEtchingで研磨し、成形された導体膜21の上部表面が露出するように表面を平坦化する。その結果、成形された導体膜21は、第1層間膜13に埋設された状態になる。次に、図12A及び図12Bに示すように、平坦化された第1層間膜13及び導体膜21を覆うように第2層間膜14を形成する。次に、図13A及び図13Bに示すように、第2層間膜14上にフォトレジスト32を形成する。続いて、そのフォトレジスト32をパターニングして、ゲート電極及びその周辺に対応する領域に開口部41を設ける。ただし、ゲートコンタクトを形成する領域の上部は開口部を設けない。その後、そのパターニングされたフォトレジスト32をマスクとして、エッチングにより第2層間膜14をエッチングする。その結果、ゲート電極及びその周辺に対応する領域の第1層間膜13及びゲート電極となる導体膜21導体膜21Gの上部表面が露出する。ただし、ゲートコンタクトを形成する領域の導体膜21導体膜21Cの上部は第2層間膜14に覆われ、その上部表面は露出していない。続いて、そのフォトレジスト32、第2層間膜14及び第1層間膜13をマスクとして、その導体膜21Gの上部をエッチングする。それにより、その導体膜21Gの厚みは薄くなる高さが低くなる。ただし、導体膜21Cの上部は第2層間膜14に覆われているので、その導体膜21Cの厚みは変わらず、元のままである。すなわち、厚みが薄くなった導体膜21Gは、図8の半導体装置におけるゲート電極2に対応する。一方、厚みが変わらない導体膜21Cは、図8の半導体装置におけるゲートコンタクト6に対応する。従って、ゲート電極2とゲートコンタクト6とは同一材料で一体的に形成される。その後、フォトレジスト32を除去する。また、このエッチングの時、その導体膜21G、21Cの側面は、第1層間膜13で覆われている。従って、その導体膜21Gの側面がエッチング雰囲気に曝されることはない。すなわち、その導体膜21Gの側面がエッチングされることはない。その結果、エッチング後の導体膜21Gの側面が部分的に薄くなったり、その幅ゲート長が小さくなったりすることが防止され、ゲート電極2の形状にばらつきが発生することを防止できる。次に、図14A及び図14Bに示すように、第2層間膜14、露出した第1層間膜13及び上部をエッチングされた導体膜21G上に第3層間膜15を形成する。第3層間膜15は、酸化シリコンに例示される。続いて、その第3層間膜15の上部をCMPで研磨し、第2層間膜14の上部表面が露出するように平坦化する。その結果、露出した第1層間膜13及び上部をエッチングされた導体膜21Gの上方が、第2層間膜14の上部表面の位置まで、第3層間膜15により埋め直される。次に、図15A及び図15Bに示すように、第2層間膜14及び第3層間膜15上にフォトレジスト33を形成する。続いて、そのフォトレジスト33をパターニングして、ソースコンタクト及びドレインコンタクトに対応する領域に開口部42を設ける。その開口部42の直下の第2層間膜14下には、成形された導体膜21導体膜21Gを除くが設けられている。続いて、そのパターニングされたフォトレジスト33をマスクとして、成形された導体膜21の上部表面が露出するまで、第2層間膜14をエッチングする。引き続き、第1層間膜13をマスクとして、露出した導体膜21をエッチングして全て除去する。その結果、第1層間膜13にソースコンタクト及びドレインコンタクト用のコンタクトホールが形成され、ソースコンタクトホール及びドレインコンタクトホールの底部に半導体基板10の表面が露出する。次に、各コンタクトホールが形成された第1層間膜13をマスクとして、ソースドレイン用のイオン注入を行う。イオン注入は、MOSトランジスタがNチャネルNchの場合にはリンのイオン注入に、PチャネルPchの場合にはボロンのイオン注入にそれぞれ例示される。その結果、それらコンタクトホールの底部に露出した半導体基板10の表面領域に拡散層23が形成される。拡散層23は、図8の半導体装置1におけるソース3やドレイン4の一部コンタクト直下及びその近傍に対応する。拡散層23は、MOSトランジスタがNチャネルNchの場合にはリンドープのシリコンに、PチャネルPchの場合にはボロンドープのシリコンにそれぞれ例示される。その後、フォトレジスト33を除去する。次に、図16A及び図16Bに示すように、第2層間膜14の表面上に、且つソースコンタクトホール及びドレインコンタクトホールを埋めるように、コンタクト用の金属膜25を形成する。続いて、第2層間膜14の表面の金属膜25をCMPで除去する。その結果、ソースコンタクトホール及びドレインコンタクトホール内のみに金属膜25が形成される。この金属膜25は、図8のソースコンタクト7及びドレインコンタクト8に対応する。次に、第2層間膜14の表面上及び金属膜25の表面上にフォトレジスト34を形成する。続いて、そのフォトレジスト34をパターニングして、ソースコンタクト、ドレインコンタクト及びゲートコンタクトに対応する領域に開口部43を設ける。開口部43は、配線溝の幅を有している。ソースやドレインの領域における開口部43の直下には、形成された金属膜25及び第2層間膜14が設けられている。また、ゲートの領域における開口部43の直下には第2層間膜14が設けられており、その直下には導体膜21Gが設けられている。続いて、そのパターニングされたフォトレジスト34をマスクとして、ソースやドレイン領域において第1層間膜13の上部表面が露出し、かつ、ゲート領域において導体膜21Gの上部表面が露出するように、第2層間膜14及び第3層間膜15をエッチングする。その結果、ソースやドレイン領域において配線幅に対応した領域が形成される。また、ゲート領域において導体膜21Gの上部表面が露出し、配線幅に対応した領域が形成される。以上のようにして、MOSトランジスタ構造を有する半導体装置が形成される。この図16A及び図16Bは、それぞれ図8におけるAA’断面及びBB’断面を示している。すなわち、図8のゲート絶縁膜9、ゲート電極2、ゲートコンタクト6、ソース3、ドレイン4、ソースコンタクト7及びドレインコンタクト8は、それぞれ図16A及び図16Bの絶縁膜12、導体膜21G、導体膜21C、拡散層22及び拡散層23、他の拡散層22及び拡散層23、金属膜25及び他の金属膜25である。上記本実施の形態の製造方法では、図15A及び図15Bの工程において導体膜21を除去して、図16A及び図16Bの工程においてその除去で形成されたコンタクトホールにコンタクトを形成している。このとき、その除去される導体膜21は、ゲート電極の導体膜21Gと同時に形成され、ゲート電極との位置関係が適正である。したがって、その導体膜21を除去して形成されたコンタクトホールは、ゲートとの位置関係が適正である。すなわち、最終的に形成されタコンタクトホールは、ゲートとの位置関係が適正となる。このように、ゲート電極とコンタクトとを同一マスク工程で形成して、原理的に目合わせずれが起こらないようにしている。更に、本実施の形態の製造方法では、図13A及び図13Bの工程において、ゲート電極用の導体膜21Gをエッチングするとき、その導体膜21Gの側面は、第2層間膜14で覆われている。従って、その導体膜21Gの側面がエッチング雰囲気に曝されることはない。すなわち、その導体膜21Gの側面がエッチングされることはない。その結果、エッチング後の導体膜21Gの側面が部分的に薄くなったり、その幅ゲート長が小さくなったりすることが防止され、ゲート電極2の形状にばらつきが発生することを防止できる。更に、本実施の形態の製造方法では、図13A及び図13Bの工程において、ゲート電極用の導体膜21Gをエッチングするとき、その端部をエッチングしないでゲートコンタクト用に残している。すなわち、同一の導体膜の一部を除去してゲート電極2及びゲートコンタクト6としている。そのため、ゲート電極2とゲートコンタクト6とは同一材料で一体的に形成される。したがって、ゲート電極2とコンタクトとは互いにずれることなく位置関係が適正となる。第2の実施の形態まず、本発明の第2の実施の形態に係る半導体装置について説明する。本実施の形態の半導体装置1は、第1の実施の形態の場合と比較して、構造図8は同じであるが、製造方法図17A、図17B~図22A、図22Bが相違している。以下では相違点について主に説明する。図8は、本発明の第2の実施の形態に係る半導体装置の構成を示す平面図である。本実施の形態の半導体装置1は、第1の実施の形態の半導体装置1と構成は同じである。次に、本発明の第2の実施の形態に係る半導体装置の製造方法について説明する。図17A、図17B~図22A、図22Bは、本発明の第2の実施の形態に係る半導体装置の製造方法を示す断面図である。ここで、図nAn=17~22の整数すなわち図17A~図22Aは、図8の半導体装置1のAA’断面を示し、図nBすなわち図17B~図22Bは、図8の半導体装置1のBB’断面を示している。図17A及び図17Bに示すように、STI層51で領域を分割した半導体基板50上に、絶縁膜52及び第1層間膜53をこの順に形成する。絶縁膜52及び第1層間膜53は、酸化シリコンに例示される。次に、第1層間膜53上にフォトレジスト71を形成する。続いて、そのフォトレジスト71をパターニングして、ゲート電極、ソースコンタクト及びドレインコンタクトが形成される領域に開口部81を設ける。その後、そのパターニングされたフォトレジスト71をマスクとしてエッチングを行い、ゲート電極、ソースコンタクト及びドレインコンタクトが形成される領域の第1層間膜53を除去する。その結果、第1層間膜53のゲート電極、ソースコンタクト及びドレインコンタクトが形成される領域に開口部が形成され、その開口部の底部に絶縁膜52が露出する。その後、フォトレジスト71を除去する。次に、図18A及び図18Bに示すように、第1層間膜53及びその開口部上にフォトレジスト72を形成する。続いて、そのフォトレジスト72をパターニングして、ゲート電極が形成される領域の開口部のみを覆うようにする。そのフォトレジスト72及び第1層間膜53をマスクとしてSDSourceDrain用のイオン注入を行う。イオン注入は、MOSトランジスタがNチャネルNchの場合にはリンのイオン注入に、PチャネルPchの場合にはボロンのイオン注入にそれぞれ例示される。その結果、ソースコンタクト及びドレインコンタクトが形成される領域の開口部の絶縁膜52下及びその周辺部に拡散層63が形成される。拡散層63は、図8の半導体装置1におけるソース3やドレイン4の一部コンタクト直下及びその近傍に対応する。拡散層63は、MOSトランジスタがNチャネルNchの場合にはリンドープのシリコンに、PチャネルPchの場合にはボロンドープのシリコンにそれぞれ例示される。その後、ソースコンタクト及びドレインコンタクトが形成される領域の開口部の絶縁膜52をエッチングにより除去する。そして、フォトレジスト72を除去する。次に、図19A及び図19Bに示すように、ゲート電極、ソースコンタクト及びドレインコンタクトが形成される領域の開口部及び第1層間膜53を覆うように導体膜61を形成する。導体膜61は、ポリシリコンに例示される。続いて、その導体膜61の上部をCMPで研磨し、第1層間膜53の上部表面が露出するように表面を平坦化する。その結果、ゲート電極、ソースコンタクト及びドレインコンタクトが形成される領域の開口部に導体膜61が埋設される。次に、図20A及び図20Bに示すように、第1層間膜53及び導体膜61上にフォトレジスト73を形成する。続いて、そのフォトレジスト73をパターニングして、ゲート電極及びその周辺に対応する領域に開口部82を設ける。ただし、ゲートコンタクトを形成する領域の上部は開口部を設けない。その結果、ゲート電極及びその周辺に対応する領域の第1層間膜53及びゲート電極となる導体膜61導体膜61Gの上部表面が露出する。ただし、ゲートコンタクトを形成する領域の上部はフォトレジスト73に覆われ、その上部表面は露出していない。その後、そのパターニングされたフォトレジスト73及び第1層間膜53をマスクとして、その導体膜61Gの上部をエッチングする。それにより、その導体膜61Gの厚みは薄くなる高さが低くなる。ただし、ゲートコンタクトを形成する領域の上部はフォトレジスト73に覆われているので、その部分での導体膜61Cの厚みは変わらず、元のままである。すなわち、厚みが薄くなった導体膜61Gは、図8の半導体装置におけるゲート電極2に対応する。一方、厚みが変わらない導体膜61Cは、図8の半導体装置におけるゲートコンタクト6に対応する。従って、ゲート電極2とゲートコンタクト6とは同一材料で一体的に形成される。また、このエッチングの時、その導体膜61G、61Cの側面は、第1層間膜53で覆われている。従って、その導体膜61Gの側面がエッチング雰囲気に曝されることはない。すなわち、その導体膜61Gの側面がエッチングされることはない。その結果、エッチング後の導体膜61Gの側面が部分的に薄くなったり、その幅ゲート長が小さくなったりすることが防止され、ゲート電極2の形状にばらつきが発生することを防止できる。次に、図21A及び図21Bに示すように、引き続き、フォトレジスト73及び導体膜61Gをマスクとして、ゲート電極及びその周辺に対応する領域の第1層間膜53及び絶縁膜52をエッチングする。それにより、ゲート電極及びゲートコンタクトの周辺に対応する領域の半導体基板50の表面が露出する。更に、フォトレジスト73及び導体膜61Gをマスクとして、ソースドレイン用のイオン注入を行う。イオン注入は、MOSトランジスタがNチャネルNchの場合にはリンのイオン注入に、PチャネルPchの場合にはボロンのイオン注入にそれぞれ例示される。その結果、露出した半導体基板50の表面領域に拡散層62が形成される。拡散層62は、図8の半導体装置1におけるソース3やドレイン4の一部に対応する。拡散層62は、MOSトランジスタがNチャネルNchの場合いはリンドープのシリコンに、PチャネルPchの場合いはボロンドープのシリコンにそれぞれ例示される。その後、フォトレジスト73を除去する。次に、図22A及び図22Bに示すように、第1層間膜53、導体膜61、61G及び半導体基板50上に第2層間膜54を形成する。第2層間膜54は、酸化シリコンに例示される。続いて、その第2層間膜54の上部をCMPで研磨し、第1層間膜53及び導体膜61の上部表面が露出するように平坦化する。その結果、エッチングされた導体膜61Gの上方が、第1層間膜53の上部表面の位置まで、第2層間膜54により埋め直される。以上のようにして、MOSトランジスタ構造を有する半導体装置が形成される。この図22A及び図22Bは、それぞれ図8におけるAA’断面及びBB’断面を示している。すなわち、図8のゲート絶縁膜9、ゲート電極2、ゲートコンタクト6、ソース3、ドレイン4、ソースコンタクト7及びドレインコンタクト8は、それぞれ図22A及び図22Bの絶縁膜52、導体膜61G、導体膜61C、拡散層62及び拡散層63、他の拡散層62及び拡散層63、導体膜61及び他の導体膜61である。なお、図21A及び図21Bの工程において、必要であれば以下のa工程~b工程を追加できる。すなわち、aまず、LDDLightlyDopedDrain用のイオン注入やエクステンション用のイオン注入を行ない、b次に、導体膜61Gを覆うように絶縁膜を成膜し、続いてエッチバックを行うことにより、導体膜61Gの側面にサイドウォールを形成する。その後は、上述のようにSD用のイオン注入を行なう。上記本実施の形態においても、第1の実施の形態と同様の効果を得ることができる。更に、必要に応じて、上記a工程~b工程を実施することで、SDプロファイルの調整の自由度を増すことができる。本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形又は変更され得ることは明らかである。