第1導電型の半導体基板と、前記半導体基板上に形成された第1導電型のドリフト層と、前記ドリフト層表層に選択的に複数形成された第2導電型のウェル領域と、各前記ウェル領域表層に選択的に形成された第1導電型のソース領域とを備え、前記ウェル領域が配置されたセル配置領域を平面視上囲む領域を、周辺領域とし、前記セル配置領域においては、各前記ウェル領域に挟まれて第1絶縁膜を介して前記ドリフト層上に形成され、前記周辺領域においては、第2絶縁膜を介して前記ドリフト層上に形成されたゲート電極と、前記ゲート電極を選択的に覆って形成された層間絶縁膜と、前記セル配置領域において前記層間絶縁膜を覆って形成され、第1金属シリサイド膜を介して前記ソース領域と接続された、外部出力ソース電極と、前記周辺領域において前記層間絶縁膜を覆って形成され、前記ゲート電極に接続された外部出力ゲート電極とをさらに備え、前記ゲート電極の少なくとも上層は、第2金属シリサイド膜からなり、前記第1金属シリサイド膜に含まれる第1金属とシリコンとの結合エネルギーが、前記第2金属シリサイド膜に含まれる第2金属とのシリコンとの結合エネルギーよりも小さく、前記第2金属シリサイド膜の組成MSixMは前記第2金属を示すにおいて、xが1.5以上2.0未満であることを特徴とする、半導体装置。前記第2金属シリサイド膜の組成が、WSixであることを特徴とする、請求項1に記載の半導体装置。前記セル配置領域における前記ゲート電極が、前記ドリフト層上のトレンチ領域に形成されることを特徴とする、請求項1または2に記載の半導体装置。前記ゲート電極の全層が、前記第2金属シリサイド膜からなることを特徴とする、請求項1~3のいずれかに記載の半導体装置。前記半導体基板が、炭化珪素からなることを特徴とする、請求項1~4のいずれかに記載の半導体装置。a第1の導電型の半導体基板上に、第1の導電型のドリフト層を形成する工程と、b前記ドリフト層表層に、第2導電型のウェル領域を選択的に複数形成する工程と、c前記ウェル領域表層に、第1導電型のソース領域を選択的に形成する工程と、d前記ウェル領域が配置されたセル配置領域を平面視上囲む領域を、周辺領域とし、前記セル配置領域においては、前記ドリフト層上に、各前記ウェル領域に挟まれたゲート電極を第1絶縁膜を介して形成し、前記周辺領域においては、前記ドリフト層上に、前記ゲート電極を第2絶縁膜を介して形成する工程と、e前記ゲート電極を覆う層間絶縁膜を形成する工程と、f前記ソース領域および前記ゲート電極と接続されるコンタクトホールをそれぞれ同時に形成する工程と、g各前記コンタクトホールにおいて第1金属を形成し、当該第1金属を熱処理することにより、前記ソース領域上において第1金属シリサイド膜を形成する工程と、h前記セル配置領域において前記層間絶縁膜を覆い、前記第1金属シリサイド膜を介して前記ソース領域と接続された外部出力ソース電極と、前記周辺領域において前記層間絶縁膜を覆い、前記ゲート電極に接続された外部出力ゲート電極とを形成する工程とを備え、前記ゲート電極の少なくとも上層は、第2金属シリサイド膜からなり、前記第1金属シリサイド膜に含まれる前記第1金属とシリコンとの結合エネルギーが、前記第2金属シリサイド膜に含まれる第2金属とのシリコンとの結合エネルギーよりも小さく、前記第2金属シリサイド膜の組成MSixMは前記第2金属を示すにおいて、xが1.5以上2.0未満であることを特徴とする、半導体装置の製造方法。前記工程dにおいて形成される前記ゲート電極上層の前記第2金属シリサイド膜の組成が、WSixであることを特徴とする、請求項6に記載の半導体装置の製造方法。前記工程dが、前記ゲート電極をCVD法により形成する工程であることを特徴とする、請求項6または7に記載の半導体装置の製造方法。i前記工程cの後、各前記ウェル領域の間の前記ドリフト層表層に、前記ウェル領域より深いトレンチ領域を形成する工程をさらに備え、前記工程dが、前記トレンチ領域内に、前記第1絶縁膜を介してゲート電極を形成する工程であることを特徴とする、請求項6~8のいずれかに記載の半導体装置の製造方法。前記工程dにおいて形成される前記ゲート電極の全層が、前記第2金属シリサイド膜からなることを特徴とする、請求項6~9のいずれかに記載の半導体装置の製造方法。前記工程aが、炭化珪素からなる第1の導電型の半導体基板上に、第1の導電型のドリフト層を形成する工程であることを特徴とする、請求項6~10のいずれかに記載の半導体装置の製造方法。特許文献1に関わる半導体装置は、ゲート電極の金属シリサイド膜を以下のように形成していた。すなわち、ドープトポリシリコンを堆積した後、写真製版工程でパターニングし、そのドープトポリシリコン膜の上にチタンTiを堆積し、800°C以下の低温アニール工程でチタンTiとドープトポリシリコン膜とを反応させて、TiSi2膜を形成していた。この際、ゲート電極のドープトポリシリコン膜の側壁にTiSi2膜が形成されることで、ゲート長が長くなるのを防ぐため、ゲート電極の側壁を絶縁膜で覆うことによって、ゲート電極のドープトポリシリコン膜の側壁を保護している。ここで、第2コンタクトホールゲートコンタクトホールにおいては、TiSi2膜と外部出力ゲート電極Alとの界面にNiSi膜が存在する。NiSi膜は、アルミニウムAl等の金属膜に比べ比抵抗が大きいので、ゲートコンタクト抵抗が増大する等の問題があった。本発明は、これらの問題を解決するためになされたものであり、製造コストを低減し、さらにゲート電極およびゲートコンタクトの抵抗を低減した半導体装置およびその製造方法を提供することを目的とする。本発明にかかる半導体装置は、第1導電型の半導体基板と、前記半導体基板上に形成された第1導電型のドリフト層と、前記ドリフト層表層に選択的に複数形成された第2導電型のウェル領域と、各前記ウェル領域表層に選択的に形成された第1導電型のソース領域とを備え、前記ウェル領域が配置されたセル配置領域を平面視上囲む領域を、周辺領域とし、前記セル配置領域においては、各前記ウェル領域に挟まれて第1絶縁膜を介して前記ドリフト層上に形成され、前記周辺領域においては、第2絶縁膜を介して前記ドリフト層上に形成されたゲート電極と、前記ゲート電極を選択的に覆って形成された層間絶縁膜と、前記セル配置領域において前記層間絶縁膜を覆って形成され、第1金属シリサイド膜を介して前記ソース領域と接続された、外部出力ソース電極と、前記周辺領域において前記層間絶縁膜を覆って形成され、前記ゲート電極に接続された外部出力ゲート電極とをさらに備え、前記ゲート電極の少なくとも上層は、第2金属シリサイド膜からなり、前記第1金属シリサイド膜に含まれる第1金属とシリコンとの結合エネルギーが、前記第2金属シリサイド膜に含まれる第2金属とのシリコンとの結合エネルギーよりも小さく、前記第2金属シリサイド膜の組成MSixMは前記第2金属を示すにおいて、xが1.5以上2.0未満であることを特徴とする。本発明にかかる半導体装置の製造方法は、a第1の導電型の半導体基板上に、第1の導電型のドリフト層を形成する工程と、b前記ドリフト層表層に、第2導電型のウェル領域を選択的に複数形成する工程と、c前記ウェル領域表層に、第1導電型のソース領域を選択的に形成する工程と、d前記ウェル領域が配置されたセル配置領域を平面視上囲む領域を、周辺領域とし、前記セル配置領域においては、前記ドリフト層上に、各前記ウェル領域に挟まれたゲート電極を第1絶縁膜を介して形成し、前記周辺領域においては、前記ドリフト層上に、前記ゲート電極を第2絶縁膜を介して形成する工程と、e前記ゲート電極を覆う層間絶縁膜を形成する工程と、f前記ソース領域および前記ゲート電極と接続されるコンタクトホールをそれぞれ同時に形成する工程と、g各前記コンタクトホールにおいて第1金属を形成し、当該第1金属を熱処理することにより、前記ソース領域上において第1金属シリサイド膜を形成する工程と、h前記セル配置領域において前記層間絶縁膜を覆い、前記第1金属シリサイド膜を介して前記ソース領域と接続されたソース電極と、前記周辺領域において前記層間絶縁膜を覆い、前記ゲート電極に接続された外部出力ゲート電極とを形成する工程とを備え、前記ゲート電極の少なくとも上層は、第2金属シリサイド膜からなり、前記第1金属シリサイド膜に含まれる前記第1金属とシリコンとの結合エネルギーが、前記第2金属シリサイド膜に含まれる第2金属とのシリコンとの結合エネルギーよりも小さく、前記第2金属シリサイド膜の組成MSixMは前記第2金属を示すにおいて、xが1.5以上2.0未満であることを特徴とする。本発明にかかる半導体装置によれば、第1導電型の半導体基板と、前記半導体基板上に形成された第1導電型のドリフト層と、前記ドリフト層表層に選択的に複数形成された第2導電型のウェル領域と、各前記ウェル領域表層に選択的に形成された第1導電型のソース領域とを備え、前記ウェル領域が配置されたセル配置領域を平面視上囲む領域を、周辺領域とし、前記セル配置領域においては、各前記ウェル領域に挟まれて第1絶縁膜を介して前記ドリフト層上に形成され、前記周辺領域においては、第2絶縁膜を介して前記ドリフト層上に形成されたゲート電極と、前記ゲート電極を選択的に覆って形成された層間絶縁膜と、前記セル配置領域において前記層間絶縁膜を覆って形成され、第1金属シリサイド膜を介して前記ソース領域と接続された、外部出力ソース電極と、前記周辺領域において前記層間絶縁膜を覆って形成され、前記ゲート電極に接続された外部出力ゲート電極とをさらに備え、前記ゲート電極の少なくとも上層は、第2金属シリサイド膜からなり、前記第1金属シリサイド膜に含まれる第1金属とシリコンとの結合エネルギーが、前記第2金属シリサイド膜に含まれる第2金属とのシリコンとの結合エネルギーよりも小さく、前記第2金属シリサイド膜の組成MSixMは前記第2金属を示すにおいて、xが1.5以上2.0未満であることにより、製造コストを低減し、さらにゲート電極およびゲートコンタクトの抵抗を低減することができる。本発明にかかる半導体装置の製造方法によれば、a第1の導電型の半導体基板上に、第1の導電型のドリフト層を形成する工程と、b前記ドリフト層表層に、第2導電型のウェル領域を選択的に複数形成する工程と、c前記ウェル領域表層に、第1導電型のソース領域を選択的に形成する工程と、d前記ウェル領域が配置されたセル配置領域を平面視上囲む領域を、周辺領域とし、前記セル配置領域においては、前記ドリフト層上に、各前記ウェル領域に挟まれたゲート電極を第1絶縁膜を介して形成し、前記周辺領域においては、前記ドリフト層上に、前記ゲート電極を第2絶縁膜を介して形成する工程と、e前記ゲート電極を覆う層間絶縁膜を形成する工程と、f前記ソース領域および前記ゲート電極と接続されるコンタクトホールをそれぞれ同時に形成する工程と、g各前記コンタクトホールにおいて第1金属を形成し、当該第1金属を熱処理することにより、前記ソース領域上において第1金属シリサイド膜を形成する工程と、h前記セル配置領域において前記層間絶縁膜を覆い、前記第1金属シリサイド膜を介して前記ソース領域と接続されたソース電極と、前記周辺領域において前記層間絶縁膜を覆い、前記ゲート電極に接続された外部出力ゲート電極とを形成する工程とを備え、前記ゲート電極の少なくとも上層は、第2金属シリサイド膜からなり、前記第1金属シリサイド膜に含まれる前記第1金属とシリコンとの結合エネルギーが、前記第2金属シリサイド膜に含まれる第2金属とのシリコンとの結合エネルギーよりも小さく、前記第2金属シリサイド膜の組成MSixMは前記第2金属を示すにおいて、xが1.5以上2.0未満であることにより、製造コストを低減し、さらにゲート電極およびゲートコンタクトの抵抗を低減することができる。以下の記載では、不純物の導電型に関して、n型を第1導電型、p型を第2導電型として一般的に定義するが、その逆の定義でも構わない。<A.実施の形態1><A-1.構成>図1は、本実施の形態1に係る半導体装置としての炭化珪素半導体装置、具体的には、セル構造からなるMOS構造を備えたスイッチング素子を有する炭化珪素MOSFETの、その上面構成を模式的に示した上面図である。以下の実施の形態では炭化珪素を備えた半導体装置について説明するが、炭化珪素を用いる場合に限られるものではない。炭化珪素半導体装置40の4つの側面の内の一側面図面上方の上端中央部には、外部の制御回路図示せずからゲート電圧が印加される外部出力ゲート電極15が形成されている。また、MOSFETの最小単位構造であるユニットセルが複数個並列配置されたセル配置領域20に、ユニットセルのソース電極を並列接続した外部出力ソース電極10が形成されている。そして、外部出力ソース電極10の周囲に、ゲート配線73が外部出力ゲート電極15と接続して形成されている。各ユニットセルのゲート電極図示せずには、外部出力ゲート電極15に印加されるゲート電圧が、外部出力ゲート電極15およびゲート配線73を通じて供給される。なお、通常の製品では、温度センサーおよび電流センサー用の電極が半導体素子に形成されている場合が多いが、それらの電極の形成の有無は、後述する本素子の効果に何らの影響を及ぼすものではない。加えて、外部出力ゲート電極15の位置、個数、ゲート配線73の形状、および外部出力ソース電極10の形状、個数等もMOSFETによっては多種多様のケースが有り得るが、それらも、上記の電流センサー用電極等と同様に、後述する本装置の効果に何らの影響を及ぼすものではない。図2は、本実施の形態1に係る炭化珪素MOSFETの、炭化珪素内部の最表面近傍を模式的に示す上面図であり、図1のA-A’線近傍の上面図である。MOSFETの最小単位構造であるユニットセルが複数個並列配置されたセル配置領域20と、周辺領域21外部出力ゲート電極領域とから構成されている。ここで、セル配置領域20とは、複数のトランジスタセル縦型MOSFETのユニットセルがマトリクス状に配置されている領域である。ユニットセルは、pコンタクト領域5を平面視上囲んでソース領域3、さらにはベース領域4が形成されており、ソースコンタクトホール12が、pコンタクト領域5が形成された領域を囲むように形成されている。これに対して、周辺領域21とは、トランジスタセルが形成されない領域である。ゲートコンタクトホール13が配置されて複数形成されている。ここで図2では、セル配置領域20において、上記トランジスタセルは図面左右上下に3×3だけ配置されている。しかしながら、当該配置に限定されるわけでなく、実際には、より多くのトランジスタセルが配置される。図3は、図2のB-B’線上の断面図である。図2および3に示すように、炭化珪素MOSFETは、第1導電型の炭化珪素SiC半導体基板1と、炭化珪素SiC半導体基板1上に形成された第1導電型のドリフト層2と、ドリフト層2表層に選択的に形成された、第2導電型のウェル領域としてのベース領域4と、ベース領域4表層に選択的に形成された第1導電型のソース領域3と、ソース領域3に形成されたpコンタクト領域5と、ドリフト層2上に選択的に形成された第1絶縁膜としてのゲート酸化膜6と、周辺領域21において、ドリフト層2上に形成された第2絶縁膜としての酸化膜14と、セル配置領域20においてはドリフト層2およびベース領域4に跨ってゲート酸化膜6上に形成され、また周辺領域21においては酸化膜14上に形成されたゲート電極7と、ベース領域4に囲まれたJFETJunctionFieldEffectTransistor領域16と、ゲート電極7を覆って形成された層間絶縁膜8と、セル配置領域20において層間絶縁膜8上に形成され、第1金属シリサイド膜としてのNiSi2膜18を介してpコンタクト領域5及びソース領域3の一部と接続された外部出力ソース電極10と、周辺領域21において層間絶縁膜8上に形成され、ゲート電極7と接続された外部出力ゲート電極15と、炭化珪素SiC半導体基板1下面に形成されたドレイン電極9と、ドレイン電極9のさらに下面に形成された裏面接続電極11とを備える。ここで、外部出力ソース電極10とpコンタクト領域5とが、NiSi2膜18を介して接続される領域をソースコンタクトホール12、外部出力ゲート電極15とゲート電極7とが接続される領域をゲートコンタクトホール13とする。なお、ゲート酸化膜6と酸化膜14とを含めた構成を、絶縁膜と称することとする。炭化珪素SiC半導体基板1は、例えば、高濃度のn型以下、単にnと記す場合があるの半導体基板である。炭化珪素SiC半導体基板1は、炭化珪素からなり、シリコンよりバンドギャップの広いバンドギャップを有する半導体基板である。なお、本実施の形態ではn型が第1導電型である。炭化珪素SiC半導体基板1上には、低濃度のn型以下、単にn-と記す場合もあるの半導体層であるドリフト層2が形成されている。ドリフト層2は、炭化珪素SiC半導体基板1上に、たとえばエピタキシャル成長して形成される。セル配置領域20に着目して、ドリフト層2の表面内の所定の領域には、n型のソース領域3電流出力領域と、p型のベース領域4ウェル領域と、高濃度のp型単にpと記す場合があるのpコンタクト領域5とが各々形成されている。ここで、本実施の形態では、p型が第2導電型である。p型のベース領域4は、ドリフト層2の表面内に選択的に形成されており、平面視においてソース領域3を囲繞している。ベース領域4の表面からの深さは、ソース領域3の表面からの深さよりも深く形成される。n型のソース領域3は、ベース領域4の表面内に選択的に形成されており、平面視においてpコンタクト領域5を囲繞している。具体的に、平面視において、ソース領域3の中央に、pコンタクト領域5が形成される。pコンタクト領域5は、外部出力ソース電極10とp型のベース領域4との電気的なコンタクトを取るために設けられている。セル配置領域20において、ドリフト層2の上には、ゲート酸化膜6が選択的に形成されている。また、周辺領域21において、ドリフト層2の上には、ゲート酸化膜6よりも厚い酸化膜14が形成されている。また、ゲート酸化膜6および酸化膜14の上上記した絶縁膜の上と把握できるには、ドープトポリシリコン膜71と、ドープトポリシリコン膜71上に形成された、第2金属シリサイド膜としてのタングステンシリサイドWSix膜72との積層膜からなるゲート電極7が形成されている。つまり、ゲート電極7は、図2に示すように、セル配置領域20から周辺に至って延設されている。本実施の形態1では、ゲート電極7を構成するWSix膜72の組成はWSiの化学当量WSi2よりも第2金属としてのタングステンWが多くなるよう形成されている。すなわち上記のxの値は、例えば1.95になっている。なお以下では、簡単のため、ソース領域3およびpコンタクト領域5からなる領域をSiC領域3~5と記すこともある。ゲート電極7を覆うように、例えば酸化膜SiO2からなる層間絶縁膜8が形成されている。セル配置領域20において、SiC領域3~5と外部出力ソース電極10とのコンタクトを取るため、ソースコンタクトホール12が開口されている。これに対して、周辺領域21において、ゲート電極7と外部出力ゲート電極15とのコンタクトを取るため、ゲートコンタクトホール13が開口されている。セル配置領域20において、ソースコンタクトホール12を充填するように、層間絶縁膜8上には、例えばアルミニウムAl膜からなる外部出力ソース電極10が形成されている。ソースコンタクトホール12内で、外部出力ソース電極10とn型のソース領域3とpコンタクト領域5との間には、NiSi2からなるNiSi2膜18第1金属シリサイド膜が形成されている。外部出力ソース電極10は、ソースコンタクトホール12内で、n型のソース領域3とpコンタクト領域5とに電気的に接続されている。これに対して、周辺領域21において、ゲートコンタクトホール13を充填するように、層間絶縁膜8上に、例えばアルミニウムAl膜からなる外部出力ゲート電極15が形成されている。外部出力ゲート電極15は、ゲートコンタクトホール13内で、ゲート電極7に電気的に接続されている。炭化珪素SiC半導体基板1の裏面上には、金属膜および金属シリサイド膜からなる積層構造のドレイン電極9が形成されている図3では、簡略化のため単層構造のように図示されている。本実施の形態1では、ドレイン電極9の金属膜は、ニッケルNi膜であり、ドレイン電極9の金属シリサイド膜はNiSi2膜である。ドレイン電極9上図3においては下側には、例えばNi/Auの積層膜からなる裏面接続電極11が形成されている図3では、簡略化のため単層構造のように図示されている。外部出力ソース電極10と裏面接続電極11との間に高電圧を印加しても、ゲート電極7に電圧を印加してない場合には、ゲート電極7直下のベース領域4にはチャネルが形成されない。つまり、当該電圧印加状況では、MOSFETは電子が流れないオフ状態となる。これに対して、外部出力ソース電極10と裏面接続電極11との間に高電圧を印加し、さらにゲート電極7に正電圧を印加する。すると、ベース領域4上側にチャネルが形成され、ソース領域3からチャネル領域ベース領域4、ドリフト層2、炭化珪素SiC半導体基板1、ドレイン電極9の経路で電子が流れる。つまり、当該電圧印加状況では、MOSFETは電子が流れるオン状態となる。このように、ゲート電極7に印加するゲート電圧により電流のオン/オフが制御できる。<A-2.製造方法>次に、図4~図14に示す工程別断面図を用いて、本実施の形態1に係る半導体装置の製造方法について説明する。まず、図4の構成が形成されるまでの工程について説明する。たとえば、炭化珪素SiC半導体基板1上においてエピタキシャル成長させることにより、n型の炭化珪素SiC半導体基板1上にn型のドリフト層2を形成する。当該ドリフト層2は、炭化珪素SiCからなる半導体層である。セル配置領域20において、ドリフト層2表面内に、p型のベース領域4を選択的に形成する。さらに、ベース領域4の表面内において、n型のソース領域3およびp型のベースコンタクト領域であるpコンタクト領域5を選択的に形成する。ここで、n型の領域は、例えば窒素Nイオンを注入し、p型の領域は、例えばアルミニウムAlイオンを注入して形成する。当該n型の領域およびp型の領域は、1500°C以上の高温アニール処理を施すことにより活性化される。次に、例えば、CVDChemicalVaporDeposition法により、ドリフト層2上に1μm程度の膜厚の酸化膜SiO2を形成する。その後、写真製版とエッチングとにより、セル配置領域20側の当該酸化膜を除去する。これにより、周辺領域21のドリフト層2上に、酸化膜14が形成される。その後、図5に示すように酸素や水蒸気を含む雰囲気の1000°C程度の温度下で、セル配置領域20のSiC領域2~5の上部を酸化する。これにより、セル配置領域20におけるSiC領域2~5上に、熱酸化膜SiO2のゲート酸化膜6を形成する。ゲート酸化膜の膜厚は例えば50nmである。当該酸化膜14およびゲート酸化膜6の形成工程が、セル配置領域20および周辺領域21のドリフト層2の上面に絶縁膜を形成する工程となる。なお、本実施の形態では、ゲート酸化膜6は熱酸化膜であるものとして説明するが、これに限ったものでない。ゲート酸化膜6は、CVD法で形成した酸化膜でもよいし、熱酸化膜とのCVD法で形成した酸化膜との積層膜であってもよい。次に、CVD法により、ゲート酸化膜6および酸化膜14上に、ゲート電極を構成するドープトポリシリコン膜71を形成する。さらに表面の清浄度を保ったまま、すなわちドープトポリシリコン膜71上に形成された自然酸化膜SiO2を希釈した弗酸HFで除去した後、スパッタ法により、ドープトポリシリコン膜71上に、ゲート電極を構成する、第2金属シリサイド膜としてのWSix膜72を形成する。このドープトポリシリコン膜71とWSix膜72との積層膜により、ゲート電極7が構成される。ここで、WSix膜72の組成を表すxは例えば1.95とする。WSixの組成は、スパッタ装置のターゲットのタングステンWとシリコンSiの混合比を変更することにより調整できる。なお、ドープトポリシリコン膜71の膜厚は200nm、WSix膜72の膜厚は400nmとし、WSix膜72の膜厚を厚く設定する。以上の工程までにより、図5に示した構造体が形成される。次に、ゲート電極7に対して、写真製版処理とエッチング処理とを施す。これにより、図6に示すように、ソース領域3の上方およびpコンタクト領域5の上方に存在するゲート電極7を除去し、ベース領域4、JFET領域16および周辺にゲート電極7を形成する。次に、基板全面に、CVD法により膜厚1μmの酸化膜を形成し、層間絶縁膜8とする図7参照。続いて図8に示すように、写真製版処理とRIEReactiveIonEtchingエッチング処理とにより、セル配置領域20のソース領域3の一部とpコンタクト領域5の上部とにソースコンタクトホール12を、周辺領域21のゲート電極7上部にゲートコンタクトホール13をそれぞれ形成する。ソースコンタクトホール12およびゲートコンタクトホール13は、同時に形成される。当該エッチングにより、ソースコンタクトホール12の底面からは、ソース領域4の一部およびpコンタクト領域5が露出している。また、ゲートコンタクトホール13の底面からは、ゲート電極7が露出している。ソースコンタクトホール12およびゲートコンタクトホール13は、確実に開口させる必要がある。このため、本実施の形態1では、ソースコンタクトホール12、ゲートコンタクトホール13それぞれを開口させるのに必要なエッチング時間の1.2倍以上の時間で、オーバーエッチング処理込みのエッチングを行う。なお、ソースコンタクトホール12およびゲートコンタクトホール13を完全に開口させるためオーバーエッチングを行っている。このオーバーエッチングによりベース領域4やソース領域3およびWSix膜72が消失しないよう、層間絶縁膜8やゲート酸化膜6のエッチングレートを、SiC領域3~5を構成する炭化珪素SiCおよびWSix膜72のエッチングレートより充分大きくして行う。次に、図9に示すように、基板全面に、第1金属の膜であるニッケルNi膜17を形成する。また、ニッケルNi膜17は、例えばスパッタ法により作成される。また、ニッケルNi膜17の膜厚は、例えば50nm程度とする。その後、図9に示した構造体に対して、第1のアニール処理を施す。これにより、図10に示すように、ソースコンタクトホール12の底面から露出した、ソース領域3上部およびpコンタクト領域5上部に、第1金属シリサイド膜本実施の形態1では、NiSi2膜18を形成する。当該第1のアニール処理は、例えば、RTARapidThermalAnnealing法により、温度300~800°Cで行う。当該温度による加熱により、ニッケルNi膜17のニッケルNiと、これに接するSiC領域3~5を構成する炭化珪素SiCとが反応して、NiSi2膜18が形成される。第1金属シリサイド膜としてのNiSi2膜18を形成した後、例えば、硫酸や塩酸を含む酸系の薬液で、NiSi2膜18を形成した構造を洗浄する。当該洗浄により、上記シリサイド化反応において未反応となったニッケルNi膜17が除去される。当該未反応のニッケルNi膜17除去後の様子を、図11に図示する。WSix膜72上にはNiSi2膜が形成されないために、ゲートコンタクトホール13にはNiSi2膜はない。その後、炭化珪素SiC半導体基板1の裏面にドレイン電極9を形成する図12参照。当該ドレイン電極9の形成は、次の手順で行う。まず、炭化珪素SiC半導体基板1の裏面に対してスパッタ法を施し、厚さが300nmのニッケルNi膜を成膜する。次に、例えばRTA法で1000°C程度の第2のアニール処理を実施する。このように、本実施の形態1では、上記未反応のニッケルNi膜17を除去した後、第1のアニール処理の温度300~800°Cよりも高温である第2のアニール処理を行う。後述する理由により、第2のアニール処理の時間は短い方が好ましい。本実施の形態1では30秒で行うものとする。これにより、ソースコンタクトホール12内のNiSi2膜18のコンタクト抵抗をさらに低下させることができる。さらに、炭化珪素SiC半導体基板1の裏面に形成した上述のニッケルNi膜が、炭化珪素SiC半導体基板1裏面と反応してNiSi2膜も同時に形成され、これらの間にも低抵抗のオーミックコンタクトが実現される。こうして、炭化珪素SiC半導体基板1の裏面に、ニッケルNi膜とNiSi2膜とからなるドレイン電極9が形成される図12参照。次に、ソースコンタクトホール12およびゲートコンタクトホール13を充填するように、層間絶縁膜8上に、電極膜を形成する。当該電極膜は、例えば、膜厚が3μmのアルミニウムAl膜を採用することができ、たとえばスパッタ法により形成される。その後、当該電極膜に対して、写真製版とエッチング処理とを施す。これにより、電極膜がパターニングされ、図13に示したように、外部出力ソース電極10と外部出力ゲート電極15とが形成される。ここで、当該パターニングにより、外部出力ソース電極10と外部出力ゲート電極15とは、電気的に分離される。また、外部出力ソース電極10は、セル配置領域20に形成され、NiSi2膜18を介して、ソース領域3上部およびpコンタクト領域5上部と電気的に接続される。これに対して、外部出力ゲート電極15は、周辺領域21に形成され、ゲート電極7と電気的に接続される。最後に、図14に示したように、スパッタ法等により、ドレイン電極9上に裏面接続電極11を形成する。裏面接続電極11は例えば、膜厚が150nmの金Au膜を使用することができる。以上のように、本実施の形態1に係る炭化珪素半導体装置では、ソースコンタクトホール12内に第1金属シリサイド膜としてのNiSi2膜18を形成しており、ゲート電極7の上部にシリコンSiよりもタングステンWの含有量が多い第2金属シリサイド膜としてのWSix膜72x=1.95を使用している。また、シリコンSiと第1金属としてのニッケルNiとの結合エネルギーは、シリコンSiと第2金属としてのタングステンWとの結合エネルギーより小さい。このためソースコンタクトホール12およびゲートコンタクトホール13を同時に開口し、ホール開口後の工程においてニッケルNiを形成した場合でも図9参照、WSix膜72上にNiSi2膜が形成されることがない。よって、ゲート電極7の抵抗およびゲートコンタクト抵抗を低減して、製造コストを削減した炭化珪素半導体装置を得ることができる。以下、WSix膜72上にNiSi2膜が形成されない理由について説明する。図31に、各種金属とシリコンSiとの結合エネルギーを示す。図31に示すように、ニッケルNiのシリコンSiとの結合エネルギー0.89eVは、タングステンWとシリコンSiとの結合エネルギー0.96eVより小さいため、ホール開口後の工程においてWSix膜72上に堆積されたニッケルNiが、タングステンWからシリコンSiを解離させてNiSi2膜が形成されることはない。また、WSix膜72の組成を表すxは例えば1.95とされ、WSix膜72は、シリコンSi原子に対してタングステンW原子が過剰に存在する膜である。よって、タングステンWと結合していないシリコンSi原子は存在しないため、WSix膜72上に堆積されたニッケルNiが、WSix中の過剰なシリコンSiと結合してNiSi2膜が形成されることはない。上記の2つの理由により、ゲートコンタクトホール13にアルミニウムAlより抵抗率の高いNiSi2膜が形成されることがないので、ゲートコンタクト抵抗の上昇を抑制することができる。次に、WSixの組成に関して説明する。図30はシリサイドの組成と比抵抗との関係を表した関係図である。金属シリサイド膜はドープトポリシリコン膜の上に堆積されており、比抵抗はシリサイドおよびポリシリコンの両方の抵抗を合成した値である。横軸はシリコンSiと金属との原子数の比で、比抵抗は1000°C、20分の熱処理後の値を示す。縦軸は抵抗率μΩcmである。図30中には、WSixの値実線の他に、TiSixの値も示されている左側の縦軸がWSixに、右側の縦軸がTiSixにそれぞれ対応する。図30から、WSix実線はxの値がおよそ1.5~2.3までは比抵抗は小さいが、これ以外のxの値においては比抵抗は増大することが分かる。一般的には、金属シリサイドの比抵抗は、xの値がおよそ1~3.0のところで最小になり、この範囲では比抵抗はほぼ一定である。この範囲外では、xの値が大きくてもシリコンが過剰、小さくても金属が過剰、比抵抗は大きくなる図30のTiSix点線参照。この点を鑑み、金属シリサイド膜の組成は、xの値が1.5以上であることが低抵抗の観点から望ましい。また前述したように、金属が過剰な膜状態を実現すべく、xの値は2.0未満である必要がある。実施の形態1では、スパッタ法やCVD法の製造時の組成のバラツキの観点から、xの値は1.95に設定した。特許文献1においては、ゲート電極7と外部出力ゲート電極15との間にNiSi膜が形成され、ゲートコンタクト抵抗が増大するという問題点があった。これは、ゲート電極の上層に形成する金属シリサイド膜を、第1金属としてのTiをドープトポリシリコン膜ゲート電極の下層上に堆積させ、熱処理によってドープトポリシリコン膜と反応させたチタンシリサイド膜TiSi2膜にしていたためである。シリコンSi原子はTiSi2膜中を拡散しやすいため、ソースコンタクト部にニッケルNiを堆積して炭化珪素SiCと反応させ、NiSi膜を形成するアニール処理の際に、ドープトポリシリコン膜のシリコンSiがTiSi2膜中に拡散し、ゲートコンタクト部に堆積したニッケルNiと反応して、NiSi膜が形成されてしまうことが避けられない。これは細線化効果と呼ばれているものである。TiSi2膜はTiが過剰に存在していない膜であるために、ドープトポリシリコン膜のシリコンSiがTiSi2膜表面まで拡散することを阻止できないのである。<A-3.変形例>なお、本実施の形態1では第1金属シリサイドとして用いる金属としてニッケルNiを示したが、第1金属シリサイドはニッケルNiを用いたものに限られるものではなく、炭化珪素SiCとの間でシリサイド化反応する金属であり、そのシリコンSiとの結合エネルギーが、第2金属シリサイドを構成する金属とシリコンSiとの結合エネルギーより小さければよい。例えば、第1金属シリサイドに用いる金属して白金Pt、第2金属シリサイドに用いる金属としてコバルトCoを設定することも可能である。第2金属シリサイドを構成する組成は、その金属とシリコンSiとの化学当量より金属を過剰にしておく必要がある。さらに炭化珪素SiC半導体基板1の裏面にドレイン電極9を形成する工程の、第2のアニール処理の時間は前述したように短い方が好ましい。これは第2のアニール処理の時間が長くなると、ドープトポリシリコン膜71中のシリコンSi原子が、例えばWSix膜72のWSix中に拡散し、シリコンSi原子がタングステンW原子に比べ過剰な状態となってしまうからである。この現象を回避するために、WSix膜72の膜厚をドープトポリシリコン膜71より厚く形成し、シリコンSi原子がWSix膜72の表面まで拡散しないようにすることができる。さらにゲート電極には、ドープトポリシリコン膜を使用しなくても問題はない。図15に示すように、WSix第2金属シリサイド膜のみからなるゲート電極74を備えるMOSFETを作製してもよい。図15の構造では、MOSFETの閾値電圧Vthを調整すれば、実施の形態1の2層からなるゲート電極7よりも、さらにゲート電極の抵抗を下げることができる。この変形例においても、ゲート電極74のWSixのxの値は1.95とし、タングステンWが過剰であるために、ゲートコンタクトホール13にNiSi2膜は形成されず、ゲートコンタクト抵抗を低減し、製造コストを低減することが可能である。<A-4.効果>本発明にかかる実施の形態によれば、半導体装置は、第1導電型の半導体基板1と、半導体基板1上に形成された第1導電型のドリフト層2と、ドリフト層2表層に選択的に複数形成された第2導電型のウェル領域としてのベース領域4と、各ベース領域4表層に選択的に形成された第1導電型のソース領域3とを備える。また、ベース領域4が配置されたセル配置領域20を平面視上囲む領域を、周辺領域21とし、セル配置領域20においては、各ベース領域4に挟まれて第1絶縁膜としてのゲート酸化膜6を介してドリフト層2上に形成され、周辺領域21においては、第2絶縁膜としての酸化膜14を介してドリフト層2上に形成されたゲート電極7をさらに備える。また、ゲート電極7を選択的に覆って形成された層間絶縁膜8と、セル配置領域20において層間絶縁膜8を覆って形成され、第1金属シリサイド膜としてのNiSi2膜18を介してソース領域3と接続された、外部出力ソース電極10と、周辺領域21において層間絶縁膜8を覆って形成され、ゲート電極7に接続された外部出力ゲート電極15とをさらに備える。ゲート電極7の少なくとも上層は、第2金属シリサイド膜としてのWSix膜72からなり、第1金属シリサイド膜としてのNiSi2膜18に含まれる第1金属Niとシリコンとの結合エネルギーが、WSix膜72に含まれる第2金属Wとのシリコンとの結合エネルギーよりも小さく、WSix膜72の組成MSixMは第2金属を示すにおいて、xが1.5以上2.0未満であることで、ゲート電極に金属シリサイド膜を含むことによるゲート電極の低抵抗化、および、ゲート電極上に他の金属シリサイド膜が形成されないことによるゲートコンタクトの低抵抗化、および、ソースコンタクトとゲートコンタクトとを同時に形成できることによる製造コストの低減が実現できる。また、本発明にかかる実施の形態によれば、半導体装置において、第2金属シリサイド膜の組成が、WSixであることで、細線化効果が起こらず、ゲート長の微細化が図れる。また、本発明にかかる実施の形態によれば、半導体装置において、ゲート電極74の全層が、第2金属シリサイド膜からなることで、さらにゲート電極の抵抗を下げることができる。また、本発明にかかる実施の形態によれば、半導体装置の製造方法は、a第1の導電型の半導体基板上1に、第1の導電型のドリフト層2を形成する工程と、b前記ドリフト層2表層に、第2導電型のウェル領域としてのベース領域4を選択的に複数形成する工程と、cベース領域4表層に、第1導電型のソース領域3を選択的に形成する工程とを備える。さらに、dベース領域4が配置されたセル配置領域20を平面視上囲む領域を、周辺領域21とし、セル配置領域20においては、ドリフト層2上に、各ベース領域4に挟まれたゲート電極7を第1絶縁膜としてのゲート酸化膜6を介して形成し、周辺領域21においては、ドリフト層2上に、ゲート電極7を第2絶縁膜としての酸化膜14を介して形成する工程と、eゲート電極7を覆う層間絶縁膜8を形成する工程とを備える。さらに、fソース領域3およびゲート電極7と接続されるソースコンタクトホール12およびゲートコンタクトホール13をそれぞれ同時に形成する工程と、gソースコンタクトホール12およびゲートコンタクトホール13において第1金属Niを形成し、当該第1金属Niを熱処理することにより、ソース領域3上において第1金属シリサイド膜としてのNiSi2膜18を形成する工程と、hセル配置領域20において層間絶縁膜8を覆い、としてのNiSi2膜18を介してソース領域3と接続された外部出力ソース電極10と、周辺領域21において層間絶縁膜8を覆い、ゲート電極7に接続された外部出力ゲート電極15とを形成する工程とを備える。ゲート電極7の少なくとも上層は、第2金属シリサイド膜としてのWSix膜72からなり、NiSi2膜18に含まれる第1金属Niとシリコンとの結合エネルギーが、WSix膜72に含まれる第2金属Wとのシリコンとの結合エネルギーよりも小さく、WSix膜72の組成MSixMは第2金属を示すにおいて、xが1.5以上2.0未満であることで、ゲート電極に金属シリサイドを含むことによるゲート電極の低抵抗化、および、ゲート電極上に他の金属シリサイド膜が形成されないことによるゲートコンタクトの低抵抗化、および、ソースコンタクトとゲートコンタクトとを同時に形成できることによる製造コストの低減が実現できる。また、本発明にかかる実施の形態によれば、半導体装置の製造方法において、セル配置領域20および周辺領域21において形成されるゲート電極7上層の第2金属シリサイド膜の組成が、WSixであることで、細線化効果が起こらず、ゲート長の微細化が図れる。後述する実施の形態2に示すようなトレンチ構造の場合には、トレンチ深さの微細化が図れる。また、本発明にかかる実施の形態によれば、半導体装置の製造方法において、セル配置領域20および周辺領域21において形成されるゲート電極74の全層が、第2金属シリサイド膜からなることで、さらにゲート電極の抵抗を下げることができる。<B.実施の形態2>実施の形態1の炭化珪素SiCを基板に用いたMOSFETでは、ドレイン電流はソース領域3からチャネル部分図3のベース領域4のゲート電極7直下の部分、JFET領域16を通って流れる電子の流れを表している。JFET領域16の不純物濃度は低濃度のため抵抗が高い。このオン抵抗を低減する、すなわちドレイン電流を増大させるために、JFET領域16をゲート電極構造にした、いわゆるトレンチ構造MOSFETがある。<B-1.製造方法>実施の形態2では、トレンチ構造をゲート電極に用いた炭化珪素半導体装置の製造方法について説明する。実施の形態2において、実施の形態1と同じまたは同等部分に関しては、簡略のためその説明を省略する。まず、実施の形態1の図4に示す構造を、実施の形態1と同じ工程で作製する。次に図16に示すように、写真製版およびエッチング処理により、ベース領域4の間実施の形態1における図3の、JFET領域16に対応する部分のドリフト層2を除去し、トレンチ領域19を形成する。トレンチ領域19の深さは、ベース領域4よりも深くなるように設定される。トレンチ領域19の幅図16中Dで表示された長さは例えば1.0μmとする。次に図17に示したように、酸素や水蒸気を含む雰囲気の1000°C程度の温度下で、セル配置領域20表面を酸化する。これにより、セル配置領域20におけるベース領域4、ソース領域3、pコンタクト領域5およびトレンチ領域19の底面、側壁に熱酸化膜SiO2のゲート酸化膜6を形成する。ゲート酸化膜6の膜厚は、例えば50nmである。続いて図18に示すように、CVD法により、ゲート酸化膜6および酸化膜14上に、ドープトポリシリコン膜77を形成する。ドープトポリシリコン膜77の膜厚は、例えば200nm=0.2μmとする。この場合、トレンチ領域19の幅Dは例えば1.0μmであるため、トレンチ領域19はドープトポリシリコン膜77によって完全には充填されず、中央部に0.6μmの空隙が存在することになる。さらに表面の清浄度を保ったまま、CVD法により、ドープトポリシリコン膜77上にWSix膜75を形成する図19参照。このドープトポリシリコン膜77とWSix膜75との積層膜によりゲート電極76が構成される。ここで、WSix膜75の組成を表すxの値は1.95とする。WSixの組成は、CVD装置に導入するガスである6弗化タングステンWF6、シランSiH4の流量比を変更することにより調整できる。WF6、SiH4ガスに加え、搬送用ガスとしてH2やN2などを加えてもよい。成膜時の温度は、例えば450°Cとする。また膜厚は、トレンチ領域19が完全に充填される膜厚以上に設定する。実施の形態2では、400nm0.4μmとする。これにより図19に示すように、トレンチ領域19がドープトポリシリコン膜77およびWSix膜75によって完全に充填される。ゲート電極の金属シリサイド膜WSix膜75の金属がトレンチ領域19に充分埋め込まれるため、さらにゲート電極の低抵抗化が可能なトレンチゲート電極構造のSiC-MOSFETが、低コストで製造できる。なお、WSix膜75の形成法としてスパッタ法を使用しても良いが、CVD法の方が段差被覆性ステップカバレッジが良好であるため、実施の形態2ではCVD法を使用した。次に図20に示すように、写真製版により周辺領域21上にレジスト30を形成する。その後エッチング処理により、セル配置領域20上のWSix膜75とドープトポリシリコン膜77とを除去する。この工程により、トレンチ領域19以外のWSix膜75とドープトポリシリコン膜77とが除去される。図21に、トレンチ領域19内にWSix膜75とドープトポリシリコン膜77とが充填され、ゲート電極76を構成している構造を示す。この工程以降は実施の形態1と同様の工程によりMOSFETを作製する。基板全面に層間絶縁膜8を形成し図22、写真製版処理とRIEReactiveIonEtchingエッチング処理により、セル配置領域20のソース領域3の一部とpコンタクト領域5の上部とにソースコンタクトホール12を、周辺領域21のゲート電極76上部にゲートコンタクトホール13をそれぞれ形成する。ソースコンタクトホール12およびゲートコンタクトホール13は同時に形成されている。当該エッチングにより、ソースコンタクトホール12の底面からは、ソース領域4の一部およびpコンタクト領域5が露出している。また、ゲートコンタクトホール13の底面からは、ゲート電極76が露出している図23。次に、図24に示すように、基板全面に、スパッタ法により第1金属の膜であるニッケルNi膜17を形成する。ニッケルNi膜17の膜厚は、例えば50nmとする。その後、図24に示した構造体に対して、第1のアニール処理を施す。これにより、図25に示すように、ソースコンタクトホール12の底面から露出した、ソース領域3上部およびpコンタクト領域5上部に、NiSi2膜18を形成する。当該第1のアニール処理は、例えば、RTA法により、温度300~800°Cで行う。当該第1のアニール処理により、ニッケルNi膜17のニッケルNiと、これに接するpコンタクト領域5やソース領域3を構成する炭化珪素SiCとが反応して、NiSi2膜18が形成される。第1金属シリサイド膜としてのNiSi2膜18を形成した後、例えば、硫酸や塩酸を含む酸系の薬液で、NiSi2膜18を形成した構造を洗浄する。当該洗浄により、上記シリサイド化反応において未反応となったニッケルNi膜17が除去される。当該未反応のニッケルNi膜17除去後の様子を、図26に図示する。WSix膜75上にはNiSi2膜が形成されないために、ゲートコンタクトホール13にはNiSi2膜はない。その後、炭化珪素SiC半導体基板1の裏面にドレイン電極9を形成する図27参照。当該ドレイン電極9の形成は、次の手順で行う。まず、炭化珪素SiC半導体基板1の裏面に対してスパッタ法を施し、厚さが300nmのニッケルNi膜を成膜する。次に、例えばRTA法で1000°C程度の第2のアニール処理を実施する。前述した理由により第2のアニール処理の時間は短い方が好ましい。これにより、ソースコンタクトホール12内のNiSi2膜18のコンタクト抵抗をさらに低下させることができる。さらに、炭化珪素SiC半導体基板1の裏面に形成した上述のニッケルNi膜が、炭化珪素SiC半導体基板1裏面と反応してNiSi2膜も同時に形成され、これらの間にも低抵抗のオーミックコンタクトが実現される。こうして、炭化珪素SiC半導体基板1の裏面に、ニッケルNi膜とNiSi2膜とからなるドレイン電極9が形成される図27参照。次に、ソースコンタクトホール12およびゲートコンタクトホール13を充填するように、層間絶縁膜8上に、膜厚が3μmのアルミニウムAl膜を形成する。その後、当該アルミニウムAl膜に対して、写真製版とエッチング処理とを施す。これにより、電極膜がパターニングされ、図28に示したように、外部出力ソース電極10と外部出力ゲート電極15とが形成される。ここで、当該パターニングにより、外部出力ソース電極10と外部出力ゲート電極15とは、電気的に分離される。また、外部出力ソース電極10は、セル配置領域20に形成され、NiSi2膜18を介して、ソース領域3上部およびpコンタクト領域5上部と電気的に接続される。これに対して、外部出力ゲート電極15は、周辺に形成され、ゲート電極76と電気的に接続される。最後に、図29に示したように、スパッタ法により、ドレイン電極9上に膜厚が150nmの金Au膜を形成し、裏面接続電極11とする。これらの工程によりトレンチ構造MOSFETが製造される。以上のように、本実施の形態2にかかる炭化珪素半導体装置では、実施の形態1にかかる炭化珪素半導体装置と同様、ソースコンタクトホール12内にNiSi2膜18を形成しており、ドープトポリシリコン膜77の上層に、シリコンSiよりもタングステンWの含有量が多い第2金属シリサイド膜としてのWSix膜75x=1.95を使用している。すなわち、トレンチ領域19内は抵抗率の高いドープトポリシリコン膜だけでなく、抵抗率の低いWSix膜も充填されている。このためゲート電極76の抵抗を低減することができる。またシリコンSiとニッケルNiとの結合エネルギーは、シリコンSiとタングステンWとの結合エネルギーより小さい。このため、ソースコンタクトホール12およびゲートコンタクトホール13を同時に開口してもWSix膜75上にNiSi2膜が形成されることがなく、ゲートコンタクト抵抗を低減することが可能である。また実施の形態1と同様に、ソースコンタクトホール12およびゲートコンタクトホール13を同時に開口しているので、製造コストを削減した炭化珪素半導体装置を得ることができる。また、本実施の形態2では、実施の形態1のJFET領域16の部分をトレンチ構造のゲート電極76に変更しているので、実施の形態1のJFET領域16の抵抗が無くなる。このため本実施の形態2では、実施の形態1よりもドレイン電流を向上させる、すなわちオン抵抗を低減させることが可能である。また、本発明にかかる実施の形態によれば、半導体装置の製造方法において、セル配置領域20および周辺領域21において形成されるゲート電極7が、CVD法により形成する工程であることで、段差被覆性ステップカバレッジがより良好となる。<B-2.変形例>なお、実施の形態1および2において、ドープトポリシリコン膜は第1導電型の不純物をドープしたポリシリコンを使用したが、ドープする不純物は第2導電型でも同様の効果を奏することは言うまでもない。MOSFETの閾値電圧Vthが所望の値になるようドープトポリシリコン膜の導電型を選択すればよい。また、本発明においては、半導体素子が縦型のMOSFETである場合を開示しているが、例えば図3または図15または図29に示す炭化珪素SiC半導体基板1の導電型を第2導電型P型にした、IGBTInsulatedGateBipolarTransistorのセル領域を有する半導体素子を構成しても既述した本発明の効果が同様に奏される。従って、本発明の効力が及ぶ範囲は、MOSFETあるいはIGBT等のMOS構造を有するスイッチング素子としての半導体素子であると言える。また、本発明においては、実施の形態1および2で記載したMOS構造を有する半導体素子自体を狭義の意味で半導体装置と定義する他、例えば、当該半導体素子を、当該半導体素子に対して逆並列に接続されるフリーホイールダイオード、および当該半導体素子のゲート電圧を生成/印加する制御回路等と共にリードフレームに搭載して封止して成るインバータモジュールのような、当該半導体素子を組み込んで応用してなるパワーモジュール自体をも、広義の意味で半導体装置と定義する。<B-3.効果>本発明にかかる実施の形態によれば、半導体装置の製造方法において、iウェル領域としての各ベース領域4表層に、第1導電型のソース領域3を選択的に形成する工程の後、各ベース領域4の間のドリフト層2表層に、ベース領域4より深いトレンチ領域19を形成する工程をさらに備え、工程dが、トレンチ領域19内に、第1絶縁膜としてのゲート酸化膜6を介してゲート電極76を形成する工程であることで、実施の形態1における構造よりもドレイン電流を向上させる、すなわちオン抵抗を低減させることが可能である。また、本発明にかかる実施の形態によれば、半導体装置において、セル配置領域20におけるゲート電極76が、ドリフト層2上のトレンチ領域19に形成されることで、実施の形態1における構造よりもドレイン電流を向上させる、すなわちオン抵抗を低減させることが可能である。