所定の繰り返し間隔毎に取得されたデータに、あて先の識別情報として連続する所定のデータ取得回数分は同一の識別情報が付され、前記所定の繰り返し間隔で送出されるシリアルデータを分配受信する複数台の信号処理器を備えた信号処理装置であって、前記信号処理器は、内部バスを介して互いに接続された揮発性の記憶部と不揮発性の記憶部とこれらにアクセスするプロセッサと、この内部バスとバスプロトコル変換部を介して接続された入出力バスとを有する信号処理部と、前記入出力バスに接続されてこの入出力バスを介して前記プロセッサと通信可能にされるとともに、前記分配されたシリアルデータを選択受信して前記揮発性の記憶部に転送するシリアル通信部とを備え、前記シリアル通信部は、あらかじめ自部に設定された識別情報と前記シリアルデータに付されたあて先の識別情報とに基づき前記シリアルデータを選択受信するとともに、前記所定のデータ取得回数分につき同一の識別情報が付された一連のシリアルデータの受信完了時に、各回の受信完了割込み肯定応答を1回にまとめた一括肯定応答を前記プロセッサに送出する受信制御部と、前記選択受信したシリアルデータを一時記憶する受信バッファと、前記プロセッサの制御のもと、前記受信バッファに一時記憶した内容を所定のタイミングで前記揮発性の記憶部にDMA転送するDMAコントローラとを備え、前記複数台のそれぞれの信号処理器は、自器あての識別情報を有する前記一連のシリアルデータを選択受信して前記受信バッファに一時記憶し、これら一連のシリアルデータの受信完了時に発生する前記一括肯定応答により、前記受信バッファに一時記憶したデータを前記揮発性の記憶部にDMA転送し、この揮発性の記憶部に転送されたデータに対して所定の信号処理を施して出力することを特徴とする信号処理装置。前記複数の信号処理器は、前記シリアルデータをラウンドロビン方式で処理することを特徴とする請求項1に記載の信号処理装置。前記シリアル通信部の受信バッファは、前記一連のシリアルデータを記憶可能な複数の記憶領域を有するとともに、これら記憶領域をリング型に構成したことを特徴とする請求項1または請求項2に記載の信号処理装置。ところで、汎用のOSOperatingSystemを搭載した汎用のPCPersonalComputerが容易かつ安価に入手可能となり、各種の入出力インターフェイスを接続して信号処理分野にも採用されている。しかしながら、この種の汎用OSと汎用PCとを組み合わせて上述したようなレーダ画像処理やレーダ信号処理に適用する場合には、これら汎用品の動作の特徴を考慮すると、次のような事象に対処する必要があった。すなわち、各PRI毎に繰り返し発生する大量のデータを信号処理装置側に取り込む場合に、リアルタイム性が必ずしも十分ではないために、そのデータ受信完了の応答処理が、PRIと同期した所定の時間内に完了せず、転送レートの低下やデータの欠落等を誘発することがある。また、DSPのように、特定の信号処理に特化して処理の高速化を図るよう構成することが困難なため、大量のデータ取り込み後の信号処理については自ずとその処理負荷が高くなり、所定の周期内に応答を得るのに十分な処理速度を得ることが難しい。従って、レーダ画像処理やレーダ信号処理に代表される、短周期かつ1周期でのデータ発生量が大量なデータ処理など、高速な入出力とデータ処理を必要とする信号処理装置は、汎用性の高い構成品を用いて構成することが難しいため、専用の処理用途向けに構成せざるを得ず、その結果、汎用性の低い構成となるとともに、十分な維持整備性も確保できず、ローコスト化も困難であった。本発明は、上述の事情を考慮してなされたものであり、短周期で繰り返し大量に発生するデータ等の信号処理に際し、高速な入出力及び信号処理を行いつつ、汎用品を適用可能にして低コストかつ容易に構成することのできる信号処理装置を提供することを目的とする。上記目的を達成するために、本実施例の信号処理装置は、所定の繰り返し間隔毎に取得されたデータに、あて先の識別情報として連続する所定のデータ取得回数分は同一の識別情報が付され、前記所定の繰り返し間隔で送出されるシリアルデータを分配受信する複数台の信号処理器を備えた信号処理装置であって、前記信号処理器は、内部バスを介して互いに接続された揮発性の記憶部と不揮発性の記憶部とこれらにアクセスするプロセッサと、この内部バスとバスプロトコル変換部を介して接続された入出力バスとを有する信号処理部と、前記入出力バスに接続されてこの入出力バスを介して前記プロセッサと通信可能にされるとともに、前記分配されたシリアルデータを選択受信して前記揮発性の記憶部に転送するシリアル通信部とを備え、前記シリアル通信部は、あらかじめ自部に設定された識別情報と前記シリアルデータに付されたあて先の識別情報とに基づき前記シリアルデータを選択受信するとともに、前記所定のデータ取得回数分につき同一の識別情報が付された一連のシリアルデータの受信完了時に、各回の受信完了割込み肯定応答を1回にまとめた一括肯定応答を前記プロセッサに送出する受信制御部と、前記選択受信したシリアルデータを一時記憶する受信バッファと、前記プロセッサの制御のもと、前記受信バッファに一時記憶した内容を所定のタイミングで前記揮発性の記憶部にDMA転送するDMAコントローラとを備え、前記複数台のそれぞれの信号処理器は、自器あての識別情報を有する前記一連のシリアルデータを選択受信して前記受信バッファに一時記憶し、これら一連のシリアルデータの受信完了時に発生する前記一括肯定応答により、前記受信バッファに一時記憶したデータを前記揮発性の記憶部にDMA転送し、この揮発性の記憶部に転送されたデータに対して所定の信号処理を施して出力することを特徴とする。以下に、本実施形態の信号処理装置について、図1~図9を参照して説明する。図1は、本実施形態の信号処理装置を含む信号処理システムの一例を示すブロック図である。この信号処理システムは、信号処理装置1、データ出力装置4、回線データ複製装置5、スイッチングハブ6、及び統合処理装置7から構成されている。信号処理装置1は、例えば外部装置であるレーダ受信部等のアナログ信号出力装置図示せずからの複数mチャネルの信号をデジタル信号に変換してシリアルデータとして出力するデータ出力装置4からの出力データを回線データ複製装置5経由で受け取り、所望の信号処理を施した上で、その処理結果をスイッチングハブ6経由で後段の機器である統合処理装置7に送出する。この信号処理装置1の詳細な構成については後述する。データ出力装置4は、レーダ受信部等で受信した複数mチャネルのアナログ信号をデジタル信号に変換後、あて先となる信号処理装置1内の信号処理器を特定するための識別情報を付加し、さらにシリアルデータにしてPRIに同期した所定のタイミングで送出する。外部のレーダ受信部等からのアナログ信号は、所定のPRIに同期した周期で連続的にデータ出力装置4に送られてくる。データ出力装置4では、この1PRI分のアナログ信号を1回分のA/D変換の単位ブロックとして順次変換するとともに、各回毎にデータのあて先となる信号処理器の識別情報を付加するが、その際に、本実施形態においては、連続する所定の変換回数であるk回分のデータについては同一の識別情報が付加されるものとしている。このときの連続する所定の変換回数kとしては、例えばレーダ信号処理の場合には、信号処理の1単位となる1CPICoherentProcessingInterval期間内のPRI数とすることができ、このPRI数を回数kとしてあらかじめデータ出力装置4側で設定される。すなわち、例えば1CPI=10PRIであれば、k=10であり、連続する10PRI分のデータについては同一の識別情報が付加された上で、シリアルデータにしてPRIに同期した所定のタイミングで送出される。このデータ出力装置4は、A/D変換部41、FPGAFieldProgrammableGateArray42、外部記憶装置143、及びシリアル通信装置44を備えている。A/D変換部41は、アナログ信号出力装置からの複数mチャネルのアナログ信号を各チャネル毎にA/D変換し、デジタルデータにしてFPGA42に送出する。FPGA42は、このデータ出力装置4全体を制御する。外部記憶装置143は揮発性の記憶装置であり、FPGA42の制御のもと、A/D変換部41からのmチャネル分のデジタルデータ等を一時記憶する。シリアル通信装置44は、FPGA42のデータバスに接続され、このデータバスを介して外部記憶装置143に一時記憶されたデジタルデータに識別情報を付加してシリアルデータに変換し、所定のタイミングで出力する。回線データ複製装置5は、データ出力装置4から出力されるシリアルデータを、後述する信号処理装置1内の各信号処理器11~1nに分配する装置であり、例えば、高速伝送プロトコルの一つであるSerialRapidIOのマルチキャスト機能等が適用できる。スイッチングハブ6は、信号処理装置1と統合処理装置7とをLAN接続する際に、LAN信号の中継を行う。統合処理装置7は、本実施例においては信号処理装置1の後段の機器として位置づけられており、例えば信号処理装置1での処理結果に対するデータ統合等を行う。次に、信号処理装置1の構成について説明する。この信号処理装置1は、複数n個の信号処理器111~信号処理器n1nから構成されている。以下では信号処理器111を取り上げて詳述するが、これらn個の信号処理器はいずれも同一に構成されている。信号処理器111は、信号処理部20、及びシリアル通信部30を備えており、これらの間は高速のデータバスで接続されている。高速のデータバスとしては、例えばPCIバスや、シリアル転送型のPCIExpress等を用いることができる。信号処理部20は、データ出力装置4から送られてくる処理対象のデータをシリアル通信部30経由で受け取り、所定の信号処理を施した上で、統合処理装置7等の後段の機器に送出する。ここに、信号処理部20は、CPUCentralProcessingUnit21、バスプロトコル変換器22、外部記憶装置223、HDDHardDiskDrive制御カード24、HDD25、及びLANLocalAreaNetworkカード26を備えている。CPU21は、信号処理部20及びシリアル通信部30を含む信号処理器11全体を制御する。バスプロトコル変換器22は、この信号処理部20内で用いられる内部データバス及び入出力用の高速のデータバスを含むプロトコルの異なるデータバス間を接続する。外部記憶装置223は揮発性の記憶装置であり、シリアル通信部30で受け取ったデータ出力装置4からのデータや各種の信号処理プログラム動作中の処理データ等を含む各種のデータが記憶される。HDD制御カード24は内部データバスに接続され、CPU21の管理のもと、HDD25へのデータの入出力を制御する。HDD25は不揮発性の記憶装置であり、本器がコンピュータシステムとして動作するために必要なOSやデバイスドライバに加え、本装置の信号処理機能に対応した信号処理プログラムを含む各種のプログラムやデータ等が記憶される。LANカード26も内部データバスに接続され、本装置と統合処理装置7を含む外部の機器とをネットワーク接続するためのインターフェイスを担う。シリアル通信部30は、データ出力装置4からPRIに同期して送られてくるシリアルデータの中から、あて先の識別情報が自器と一致する一連のデータを選択的に受信して一時記憶するとともに、一連のデータ受信において毎回発生する受信完了割込み肯定応答を一括し、一連のデータの受信完了時に一括肯定応答としてCPU21に通知することによって、一時記憶したデータを信号処理部20の外部記憶装置223にDMA転送する。なお、このときに一括肯定応答としてまとめられる受信完了割込み肯定応答の回数とりまとめ回数と表すは、データ出力装置4において、データに連続して同一のあて先の識別情報が付加される変換回数であるkに一致させている。また、シリアル通信部30は、信号処理部20と高速のデータバスで接続されており、このデータバスを介してCPU21から制御することによって、このシリアル通信部30を信号処理部20の一構成品として機能させることができる。図2は、シリアル通信部30の構成の一例を示すブロック図である。シリアル通信部30は、受信制御部31、受信バッファ32、及びDMACDirectMemoryAccessController33を備えている。受信制御部31は、バスインターフェイス311を介してCPU21と通信可能に接続されており、CPU21から送られてくる各種の制御情報を内部のI/Oレジスタ312に保持するとともに、これら制御情報に基づきデータの選択的な受信制御、及びシリアル受信部313を経由しての受信バッファ32への一時記憶読み出し制御、ならびに一括肯定応答制御を含むシリアル通信部30全体を制御する制御機能314を有する。受信バッファ32は、データ出力装置4からのチャネル数に対応した複数の受信データバッファ321~32mを備えている。各受信データバッファは、連続して受信されるk回分すなわち1CPI分に相当、あるいはそれ以上のデータを記憶可能な記憶領域を有している。本実施例においては、各受信データバッファの記憶領域全体を、1PRI分のデータを記憶可能な複数の領域に分割するとともに、これらをリング型に構成している。DMAC33は、CPU21の制御により、受信バッファ32に一時記憶されたデータを、データバスを経由して信号処理部20内の外部記憶装置223にDMA転送する。このように、信号処理器11は、信号処理部20とシリアル通信部30とで構成されるが、この信号処理器には、汎用のOSが搭載された汎用のPCを適用することが可能である。すなわち、信号処理部20は、例えば、汎用のOSが搭載された、カード型形状のスロット部を有するマザーボード型の汎用PCで構成するとともに、シリアル通信部30は、このスロット部に適合する形状に構成する。そして、シリアル通信部30をカードスロット部に実装することにより、1台の信号処理器として構成することができる。次に、信号処理器11単体での信号処理タイミングを説明する。図3は、信号処理器11単体における信号処理タイミングの1サイクル分をモデル化して例示したタイミングチャートである。この図3では、信号処理装置11は、データ出力装置4から、例えばPRIのk回分を1CPIとして、連続するk回分に自器あての識別情報が付加された一連のシリアルデータを受け取って処理し、その結果を後段の機器に出力する場合を取り上げている。まず、データ出力装置4においては、各PRI毎のmチャネル分のアナログ信号がデジタル信号に変換され3A、連続するk回分1CPIに相当については同一の信号処理器の識別情報が付加された上で、シリアルデータにしてPRIに同期した周期で出力される3B。このシリアルデータは、信号処理器11内のシリアル通信部30で受信されると、シリアル通信部30では、この中から自器あての識別情報が付加されたデータが選択されて受信バッファ32に一時記憶される。この事例では、連続するk回のPRIに対応するデータが順次、リング上に構成された受信バッファ32に取り込まれる3C。k回分の一連の受信が完了すると、毎回の受信で発生する受信完了割込み肯定応答をk回分一括した、一括肯定応答がCPU21に送出される3D。なお、この一括肯定応答、及び上記した自器あての識別情報が付加されたデータの選択受信のそれぞれの詳細については後述する。次いで、この一括肯定応答の通知を受けてCPU21によりDMAC33が起動され、受信バッファ32の内容が外部記憶装置223にDMA転送される3E。そして、この外部記憶装置223に転送されたデータを対象に所定の信号処理が施され3F、その結果が後段の統合処理装置7等に送出される3G。次に、シリアル通信部30がCPU21に対して送出する一括肯定応答について、図4を参照して詳述する。図4は、図3においてk=4とした場合の一括肯定応答を説明するためのタイミングチャートである。データ出力装置4からPRIに同期して出力されるシリアルデータ3Bは、信号処理器11のシリアル通信部30で受信され3C、その都度、受信完了割込みが発生するが4A、一括肯定応答では、これら毎回発生する受信完了割込みを一連の受信回数分この事例では4回分とりまとめ、1回の肯定応答により代表させてCPU21に通知している3D。なお、このとりまとめ回数kは、あらかじめCPU21から通知され、IOレジスタ312に保持されている。通常、PRIは数msecのことが多く、この周期で毎回の受信完了割込みの肯定応答を行うには高速での処理負荷を伴うために、汎用PC環境下では十分な応答特性を得られない場合がある。本実施形態では、このように複数回4回分の応答を1回の応答にまとめることにより、応答処理の負荷を1/4に減少させることができ、信号処理部20に汎用OSを搭載した汎用PCを適用する場合においても、十分な応答特性を得ることができる。次に、シリアル通信部30での選択受信について、図5を参照して詳述する。図5は、自器あての識別情報が付加されたシリアルデータを選択して受信バッファ32に一時記憶する際の動作を説明するための、シリアル通信部30内における機能的なブロック図である。データ出力装置4からのシリアルデータ中には、毎回、あて先となる信号処理器の識別情報が、例えば送信データ内の受信対象アドレス領域の特定位置例えばデータの先頭から4バイト目などに設定されて送信される。一方、IOレジスタ312にはあらかじめ、識別情報が含まれる受信対象アドレス領域を指定する指定アドレス、その領域内から識別情報の位置を特定するための受信フラグマスク、及び自器に固有の識別情報に相当する受信可データパターンが、CPU21から送られ保持されている。ここで、データ出力装置4からのシリアルデータが受信されると、IOレジスタ312に保持された指定アドレスに基づきその受信データが抽出され、抽出された受信データと受信フラグマスクとの論理積により識別情報が抽出される。そして、この抽出結果と自器の識別情報である受信可データパターンとを比較し、一致した場合には、受信中のシリアルデータは自器あてのデータであるとして、受信バッファ32へ保存される。受信完了後は、受信完了割込みが発生する。このようにして、信号処理器11は、図3のタイミングチャートに例示したように、データ出力装置4からのシリアルデータの中から、自器あての識別情報を有する一連のシリアルデータを選択受信し、受信完了時には受信完了割込みの一括肯定応答により受信データをDMA転送するとともに、所定の信号処理を行う。ここで、連続して発生するデータ出力装置4からのデータを遅滞なく信号処理するためには、信号処理器11において、処理対象データの受信時間:図3の3C≧信号処理時間:図3の3D~3Gとなることが必要であるが、信号処理演算の規模が大きい場合には、処理対象データの受信時間<信号処理時間となる場合がある。また、信号処理部20に信号処理専用のプロセッサ等を用いずに、汎用OSを搭載した汎用PC等で構成した場合にも、演算処理負荷等を考慮すると同様の事象が起こり得る。従って、本実施例の信号処理装置1においては図1に例示したように、上述した信号処理器11を複数n個用いた構成とするとともに、それぞれの信号処理器111~1nnにはあらかじめ異なる識別情報を設定してデータ出力装置4からのシリアルデータをそれぞれに選択受信させることによって、これら複数の信号処理器111~1nnによる信号処理をラウンドロビン型に構成している。次に、上記したように複数の信号処理器111~1nnによりラウンドロビン型に構成された信号処理装置1の信号処理タイミングを説明する。図6は、信号処理装置1の信号処理タイミングをモデル化して説明するためのタイミングチャートである。この図6では、信号処理装置1は、それぞれに固有の識別情報を有する4個の信号処理器111~144で構成され、データ出力装置4から出力される識別情報の付加されたシリアルデータをそれぞれに選択受信して処理し、その結果を後段の機器である統合処理装置7に出力する場合を取り上げている。また、データの受信時間と処理時間の関係については、処理対象データの受信時間<信号処理時間としている。まず、データ出力装置4からは、連続するk回分1CPIに相当のPRIのデータに対して、同一の信号処理器の識別情報が付加されたシリアルデータが継続的に出力され、回線データ複製装置5を経由して各信号処理器111~144に分配される。図6では、各信号処理器の識別情報として1~4が、1CPI毎に循環するように順次付加されている場合を例示している。6A。各信号処理器はそれぞれに固有の識別情報を有しており、このシリアルデータは、付加された識別情報と一致する識別情報を有する信号処理器で選択受信され、自器内の受信バッファに取り込まれる6B。1の識別情報が付加されたシリアルデータは、信号処理器111で選択受信され、k回分の一連のデータ受信が完了すると、受信完了割込みの一括肯定応答が発せられて受信したデータがDMA転送されるとともに、これらデータに対する信号処理が施されてその結果が統合処理装置7に送出される6C。この信号処理器111の処理動作と同時並行して、データ出力装置4から継続して送られてくる2の識別情報が付加されたシリアルデータは、信号処理器212で取りこぼされることなく選択受信される。そして、受信完了後は、信号処理器111と同様にデータの処理動作が開始される6D。さらにこの後は、信号処理器313、及び信号処理器414が順次データ受信及び信号処理を担い6E、及び6F、信号処理装置として所望の動作を継続する。このように、各信号処理器が自器あての識別情報が付加されたシリアルデータを選択受信することによって、複数の信号処理器111~144をラウンドロビン型に構成し動作させることができる。図6に例示した4個の信号処理器11による構成では、1CPIの4倍の信号処理可能時間を持つ。これにより、処理対象データの受信時間<信号処理時間の場合でも、各信号処理器単位のパイプライン処理を行うことで、データ出力装置4からのすべてのデータに対して漏れなく信号処理を行うことができ、汎用OSを搭載した汎用PC等による構成が可能となる。次に、前出の図1~図6、ならびに図7~図9のフローチャート及び説明図を参照して、上述のように構成された信号処理装置1の動作を、CPU21の動作を中心に説明する。図8は、CPU21のメモリである外部記憶装置223への受信データの入出力の流れを示した説明図である。図8に例示したように、データ出力装置4からのシリアルデータは、各信号処理器11のシリアル通信部30で選択受信され、外部記憶装置223に転送された後に信号処理が施されるが、シリアルデータが受信バッファ32に一時記憶されるまでは、シリアル通信部30のハードウェアが処理し、受信バッファに32から外部記憶装置223への転送はデバイスドライバが、さらにその後の外部記憶装置223にバッファリングされたデータについては、アプリケーションプログラムである信号処理プログラムが、それぞれHDD25からロードされ、これらが必要な処理を実行する。図7は、上記したデバイスドライバによる処理を説明するためのフローチャートである。まず、装置の電源が投入され、HDD25からロードされたデバイスドライバが組み込まれるST701。CPU21は、PRIに同期して順次送られてくるmチャネル分のシリアルデータの受信を監視するとともに、とりまとめ回数k分の一連のデータ受信完了時に発生する受信完了割込みの一括肯定応答を待つST703のNO。次いで、一括肯定応答が発生するとST703のYES、DMAC33を起動して受信したmチャネル分のデータを各チャネル毎に順次外部記憶装置223の所定の領域に転送するとともにST704~ST706、信号処理プログラムに通知するための受信フラグをセットするST707。そしてこの後、装置の動作継続中は上記したST703のステップからの動作を繰り返すST709。また、図9は、アプリケーションプログラムとしての信号処理プログラムによる処理を説明するためのフローチャートである。装置の電源が投入されてHDD25から信号処理プログラムがロードされるとST901、CPU21は、一連の初期設定として、まず受信フラグ、及び終了フラグをクリアするST902。次いで、有効チャネル数m等を含む通信条件の設定を行い、シリアル通信部30による通信を可能にするST903。さらに、シリアル通信部30内のIOレジスタに、識別情報が含まれる受信対象アドレス領域を指定する指定アドレス、その領域内から識別情報の位置を特定するための受信フラグマスク、自器に固有の識別情報である受信可データパターン、及び一括肯定応答としてまとめられる受信完了割込み肯定応答の回数であるとりまとめ回数を設定するST904。次いで、受信フラグが1にセットされるまで待機する。すなわち、DMAC33により処理対象の受信データが外部記憶装置223の所定の領域に転送されるまで待機するST906のNO。なお、本実施例においては受信データが転送される外部記憶装置223の領域内に複数の受信用バッファを設け、これらに対してリングバッファ制御を行うものとしている。次いで、受信フラグがセットされるとST906のYES、このセットされた受信フラグをクリアするとともに、転送された受信用バッファ内のデータに対して所定の信号処理を実行するST908。そして、その処理結果をLANカード26経由で統合処理装置7に送出するST909。この後は、装置動作が継続されている間、上記したST906のステップからの動作を繰り返し実行するST910。以上説明したように、本実施形態の信号処理装置1においては、PRIの周期で繰り返し発生するデータを受信し一時記憶する際に、毎回のデータ受信で発生する受信完了割込みを一連の受信回数分とりまとめ、一回の一括肯定応答に代表させてCPUに通知している。これにより、受信完了の応答処理に要する処理負荷を軽減することができ、信号処理装置1を構成する複数の信号処理器11に汎用OSを搭載した汎用PCを適用する場合においても、十分な応答特性を得ることができる。また、各信号処理器11はあらかじめ設定された自器に固有の識別情報を有しており、PRIの周期で繰り返し送られてくる処理対象のデータの中から、自器の識別情報と一致する識別情報が付加された一連のデータをそれぞれに選択受信し、一時記憶している。これにより、信号処理装置1を複数の信号処理器11によるラウンドロビン型に構成し、各信号処理器単位のパイプライン処理を行うことで、処理対象データの受信時間<信号処理時間となる場合でも、PRIの周期で繰り返し発生するすべてのデータに対して漏れなく信号処理を行うことができ、汎用OSを搭載した汎用PCの適用が可能となる。従って、本実施例によれば、短周期で繰り返し大量に発生するデータを信号処理する際に、高速な入出力及び所望する信号処理を行いつつ、汎用品を適用可能にして低コストかつ容易に構成することのできる信号処理装置を得ることができる。なお、本発明は、上記した実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態に亘る構成要素を適宜組み合せてもよい。