"直流電源の両端にトランスの一次巻線とスイッチング素子とが直列に接続された直列回路と、前記スイッチング素子をオンオフさせる制御回路と、前記トランスの二次巻線に発生した電圧を整流及び平滑する整流平滑回路と、前記整流平滑回路の出力電圧と基準電圧との誤差電圧を増幅して前記制御回路に出力する誤差増幅回路とを備え、前記制御回路は、前記スイッチング素子をオンオフさせる信号を出力する信号出力部と、前記スイッチング素子のオフ期間に前記スイッチング素子の主電極間の電圧がゼロボルトに近い所定値になったことを検出した場合に、前記スイッチング素子をオンさせる信号が出力されるように前記信号出力部を制御するボトム電圧検出部と、前記信号出力部から出力された信号により前記スイッチング素子がオンされた回数をカウントするカウンタと、前記カウンタによるカウント値が所定値に達する毎に、前記スイッチング素子をオフさせる信号が遅延されて出力されるように遅延時間を切り替えて前記信号出力部を制御する遅延時間切替回路と、を備えることを特徴とするスイッチング電源装置。前記遅延時間切替回路は、時定数の切替により遅延時間を切り替える時定数回路からなることを特徴とする請求項1記載のスイッチング電源装置。前記遅延時間切替回路は、複数のC-MOSにより形成される時定数回路の時定数を変化させることにより遅延時間を切り替えることを特徴とする請求項1または請求項2記載のスイッチング電源装置。しかしながら、上述した従来のスイッチング電源装置に使用されている臨界モード方式の疑似共振回路は、出力電圧、基準電圧、出力電圧と基準電圧の誤差およびスイッチング素子に流れる電流を比較してスイッチング素子をオフするとともに、スイッチング素子の主電極間の電圧がゼロボルトに近い値になった場合にスイッチング素子をオンするように制御されているので、意図的にスイッチング周波数を変更することができない。したがって、EMIノイズの平均値をさらに減少させることができないという問題がある。本発明の課題は、ノイズを減少させて安定的な動作が可能なスイッチング電源装置を提供することにある。上記課題を解決するために、本発明に係るスイッチング電源装置は、直流電源の両端にトランスの一次巻線とスイッチング素子とが直列に接続された直列回路と、前記スイッチング素子をオンオフさせる制御回路と、前記トランスの二次巻線に発生した電圧を整流及び平滑する整流平滑回路と、前記整流平滑回路の出力電圧と基準電圧との誤差電圧を増幅して前記制御回路に出力する誤差増幅回路とを備え、前記制御回路は、前記スイッチング素子をオンオフさせる信号を出力する信号出力部と、前記スイッチング素子のオフ期間に前記スイッチング素子の主電極間の電圧がゼロボルトに近い所定値になったことを検出した場合に、前記スイッチング素子をオンさせる信号が出力されるように前記信号出力部を制御するボトム電圧検出部と、前記信号出力部から出力された信号により前記スイッチング素子がオンされた回数をカウントするカウンタと、前記カウンタによるカウント値が所定値に達する毎に、前記スイッチング素子をオフさせる信号が遅延されて出力されるように遅延時間を切り替えて前記信号出力部を制御する遅延時間切替回路とを備えることを特徴とする。本発明によれば、所定間隔でスイッチング素子をオフさせる信号を遅延させて出力するので、発振周波数スイッチング素子のオンオフの間隔にジッタを発生させることができる。その結果、ノイズを減少させてかつ臨界モードで安定的に動作させることができる。以下、本発明の実施の形態に係るスイッチング電源装置を、図面を参照しながら詳細に説明する。本発明においては、スイッチング素子のスイッチング周波数を変動させるために、スイッチング素子のオン期間が強制的に変更されてオン幅が切り替えられる。オン幅の切り替えは、スイッチング素子をオンするためのパルス信号の数をカウントし、所定数毎に本来のオン期間よりも長いオン期間を生成し、スイッチング素子のスイッチング周波数を変化させる。図1は、本発明の実施例1に係るスイッチング電源装置の構成を示す図である。なお、図1においては、図5に示す従来のスイッチング電源装置と同一部分には同一符号を付しその説明を省略し、図5に示す従来のスイッチング電源装置と異なる部分を説明する。本発明の実施例1に係るスイッチング電源装置は、図5に示した従来のスイッチング電源装置に、遅延時間切替回路21およびカウンタ22が追加されている。遅延時間切替回路21は、カウンタ22から送られてくる切替信号に応じて、コンパレータCMP2からインバータ20を介して送られてくる信号Comp_outの遅延時間を、例えばゼロ時間0sまたは所定時間tsに切り替える。遅延時間切替回路21は、時定数回路で構成することができる。この場合、遅延時間の切替は、時定数の切替によって行われる。遅延時間切替回路21から出力された信号は、リセット信号RとしてフリップフロップFFのリセット端子Rに出力される。この遅延時間切替回路21については、後に詳細に説明する。カウンタ22の入力端子inは、フリップフロップFFの出力端子Qに接続され、フリップフロップFFからスイッチング素子Q1のゲートに送られるパルス信号をカウントする。カウンタ22は、パルス信号を所定数例えば、2または3などだけカウントした時に、その旨を表す信号を発生し、切替信号として出力端子outから遅延時間切替回路21に出力する。これにより、遅延時間切替回路21は、遅延時間を1期間だけゼロ時間0sから所定時間tsに切り替える。次に、このように構成される実施例1に係るスイッチング電源装置の動作を、図2に示すタイミングチャートを参照しながら説明する。図2に示したタイミングチャートでは、カウンタ22からの切替信号は、カウント数が2になる毎に出力される場合を示している。図2のタイミングチャートにおけるスイッチング周期発振周期が長い期間において、ワンショット回路11から出力されるパルス信号セット信号SがフリップフロップFFのセット端子Sに入力されると、フリップフロップFFは、出力端子からHレベルの信号を出力する。これにより、カウンタ22から遅延時間切替回路21へ切替信号が送られ、遅延時間が所定時間ts側になるように切り替えられる。次に、コンパレータCMP2から出力されてインバータ20を介する信号Comp_outは、所定時間tsだけ遅延されてフリップフロップFFのリセット端子Rに入力される。このため、スイッチング素子Q1のオン幅は所定時間tsだけ延び、周波数が1周期だけ変化してジッタとなる。また、カウンタ22から遅延時間切替回路21へ切替信号が送られた後、フリップフロップFFは、その出力信号が次にHレベルになることによってリセットされ、遅延時間切替回路21の遅延時間はゼロ時間0s側に切り替えられるので、長い周期の次は通常の周期に戻る。なお、カウンタ22から切替信号が出力されるまでのカウント数を任意に選ぶことにより、任意の周期でオン幅を変化させるように設定できる。実施例1に係るスイッチング電源装置の動作を、図2に示すタイミングチャートを参照しながらさらに詳細に説明する。スイッチング電源装置では、スイッチング素子Q1をオン/オフさせることにより、トランスTの二次巻線S1に電圧を発生させる。整流平滑回路は、二次巻線S1に発生された電圧を整流して平滑化することにより得られた直流電圧を直流出力端子DCOUTから出力する。トランスTは、スイッチング素子Q1のオン期間に、一次巻線P1にエネルギーを蓄積し、スイッチング素子Q1のオフ期間に、一次巻線P1に蓄積されたエネルギーを二次巻線S1へ放出する。スイッチング素子Q1のオンオフ制御は、一次側の制御回路にて行われる。まず、フリップフロップFFがセット信号Sによりセットされると、フリップフロップFFからスイッチング素子Q1のゲートにHレベルの信号を出力するとともに、カウンタ22の入力へ信号を出力する。このため、スイッチング素子Q1はオンし、カウンタ22はカウント動作をして遅延時間切替回路21へ切替信号を出力し、遅延時間切替回路21は遅延時間を所定時間tsに切り替える。スイッチング素子Q1がオンすると、スイッチング素子Q1に電流が流れ、その後、徐々に増大する。電圧OCPも徐々に上昇し、電圧OCPはコンパレータCMP2の反転入力端子-に出力される。コンパレータCMP2の非反転入力端子にはオペアンプOPからフィードバック信号FBが入力される。コンパレータCMP2は、反転端子-に入力された電圧OCPと、非反転端子に入力されたフィードバック信号FBとを比較し、電圧OCPのレベルがフィードバック信号FBのレベルを超えると、コンパレータCMP2からLレベルが出力されてインバータ20を介する信号はHレベルになる。カウンタ22から切替信号が入力されていない場合には、遅延時間切替回路21は、遅延時間をゼロ時間0sに切り替える。これにより、コンパレータCMP2からインバータ20を介して入力された信号Comp_outは、遅延なしで遅延時間切替回路21を通過し、リセット信号RとしてフリップフロップFFのリセット端子Rに出力される。フリップフロップFFがリセット信号Rによりリセットされると、スイッチング素子Q1がオフし、電圧VDSはHレベルになる。このように、フィードバック信号FBと抵抗Rsで電圧降下を比較することによりスイッチング素子Q1に流れる電流を制御している。また、スイッチング素子Q1がオフされるので、スイッチング電流の値はゼロになり、これにより電圧OCPもゼロになる。さらに、電圧OCPがゼロになるので、コンパレータCMP2から出力されてインバータ20を介する信号Comp_outはLレベルに変化し、パルス状の信号になる。このパルス状の信号は、さらに遅延時間切替回路21を介して、リセット信号RとしてフリップフロップFFのリセット端子RにLレベルを出力される。この状態で時間が経過し、スイッチング素子Q1のドレイン-ソース間の電圧VDSが自由振動して徐々に低下し、基準電圧VDSthより小さくなってボトム電圧になると、コンパレータCMP1は、LレベルからHレベルに変化し、Hレベルをワンショット回路11に出力する。ワンショット回路11は、コンパレータCMP1からの信号の立ち上がりエッジをトリガにして所定幅のセット信号Sを生成し、フリップフロップFFのセット端子Sに出力する。これにより、フリップフロップFFはセットされ、その出力端子Qから出力されるHレベルの信号がスイッチング素子Q1のゲートに出力される。これにより、スイッチング素子Q1はオンになる。スイッチング素子Q1がオンになると、スイッチング素子Q1に電流が流れ始め、その後、徐々に増大する。電流が増大するに連れて、電圧OCPも徐々に上昇する。電圧OCPは、コンパレータCMP2の反転入力端子-に出力される。コンパレータCMP2の非反転入力端子には、オペアンプOPからフィードバック信号FBが入力される。コンパレータCMP2は、反転端子-に入力された電圧OCPと、非反転端子に入力されたフィードバック信号FBとを比較し、電圧OCPのレベルがフィードバック信号FBのレベルを超えると、コンパレータCMP2から出力されてインバータ20を介する信号Comp_outはHレベルになる。ここで、スイッチング素子Q1のオンとともに、遅延時間切替回路21は、遅延時間を所定時間tsに切り替えている。これにより、コンパレータCMP2からインバータ20を介して入力された信号Comp_outは、遅延時間切替回路21で時間tsだけ遅延され、リセット信号RとしてフリップフロップFFのリセット端子Rに出力される。フリップフロップFFが、時間tsだけ遅延されたリセット信号Rによってリセットされると、スイッチング素子Q1がオフになり、電圧VDSはHレベルになる。以下、上述した動作が繰り返される。これにより、直流出力端子DCOUTから出力される出力電圧が安定化するように制御される。次に、遅延時間切替回路21の詳細を説明する。図3aは、従来のスイッチング電源装置のように遅延時間切替回路21が存在しない場合に、コンパレータCMP2の出力端子からインバータ20を介してフリップフロップFFのリセット端子Rに至る経路を示す回路図であり、図3bは、遅延時間切替回路21が存在する場合の経路を示す回路図である。なお、図3aは、インバータ20と遅延時間切替回路21とが一体となった回路を示している。遅延時間切替回路21は、P型およびN型のC-MOSからなり、コンパレータCMP2の出力は、初段のC-MOSの入力に接続され、入力信号を反転した信号が出力される。2段目のC-MOSの入力端子には、さらに、直列接続された2つのP型MOSのうちの下段のP型MOSPLのゲートが接続され、上段のP型MOSPHのゲートは遅延時間切替回路21の切替信号の入力端子Aに接続されている。上段のP型MOSのソースは電源Vccに接続される。カウンタ22からの切替信号がLレベルの場合は、遅延なしで動作する。ここで、遅延時間切替回路21の入力端子Aにカウンタ22からLレベルの信号が入力されると、2つのP型MOSのうちの上段のP型MOSPHがオンになるので、初段のC-MOSの入力がLレベルになることにより、2つのP型MOSからHレベルの信号が出力され、次段のC-MOSのN型MOSのゲート-ソース間の容量によって形成される図示しない時定数コンデンサCtが遅延なく充電される。また、同時に初段のC-MOSのP型MOSからHレベルの信号が出力されるが、時定数抵抗Rtを介して信号が出力されるため、2つのP型MOSによる充電効果が高い。これにより、遅延なくインバータ20からHレベルの信号が出力される。次に、カウンタ22からの信号がHレベルの場合は、遅延で動作することになり、2つのP型MOSの上段のP型MOSPHがオフに切り替わる。この状態で、コンパレータCMP2の出力がLレベルになると初段のC-MOSの出力がHレベルに反転する。この場合、2つのP型MOSによる図示しない時定数コンデンサCtへの充電は行われず、初段のC-MOSのP型MOSから時定数抵抗Rtを介して2段目のC-MOSからの時定数コンデンサCtへの充電となる。したがって、時定数抵抗Rtと時定数コンデンサCtとによる遅延時間tsが生じ、フリップフロップFFのリセット端子Rへ送られるHレベルの信号が遅延される。次に、遅延時間を2段階で変更する例を説明する。図4は、遅延時間切替回路21の他の例を詳細に示す回路図である。遅延時間は、遅延なし、遅延中および遅延大の3段階で切り替えることができる。図3に示す回路と異なる構成部分は、初段のC-MOSのP型MOSとN型MOSのドレイン間の時定数抵抗Rtを時定数抵抗Rt1に変更し、さらに、2つのP型MOSPh,Plを追加し、追加した下段のP型MOSPlのドレイン端子を、時定数抵抗Rt2を介して初段のC-MOSの出力端子に接続した点である。追加した2つのP型MOSPh,Plのうちの上段のP型MOSPhのゲートには新たな入力端子Bを設け、カウンタ22からの信号を入力する。ここで、カウンタ22から送られてくる例えば2ビットの切替信号のうち、下位の桁の値が入力端子Aに入力され、上位の桁の値が入力端子Bに入力される。まず、カウンタ22から入力端子Aおよび入力端子Bの両方にLレベルの信号が入力されている場合は、遅延なしとなる。次にカウンタ22から入力端子AにHレベル、入力端子BにLレベルの信号が入力されている場合は、遅延時間は時定数抵抗Rt1とRt2との並列接続の抵抗値と、図示しない時定数コンデンサCtとにより決定される時間遅延中となる。さらにカウンタ22から入力端子Aおよび入力端子Bの両方にHレベルの信号が入力されている場合は、時定数抵抗Rt1と時定数コンデンサCtとで決定される時間遅延大となり、最も遅延された時間になる。以上のように、カウンタ22からの信号により遅延時間を3段階に切り替えることができる。従って、スイッチング周波数を3段階に分散することでジッタ効果が得られ、EMIノイズの平均値を減少させることが可能となる。"