第1の信号入出力線をイコライズする第1のイコライズ回路と、データのライト動作が連続する場合には、連続するライト動作間、前記第1のイコライズ回路を非活性とし、リード動作が連続する場合又はライト動作の後にリード動作を行う場合には、連続するライト動作間又はライト動作の後のリード動作時に、前記第1のイコライズ回路を活性とする制御回路と、を備えることを特徴とする半導体装置。前記制御回路は、ライト動作が連続する場合に、ライトコマンドの受付から次のライトコマンドの受付が可能になるまでの時間を下限とした期間、タイミング信号を発生し、前記第1のイコライズ回路は、前記タイミング信号に基づき、活性非活性が定まる請求項1の半導体装置。前記第1のイコライズ回路は、前記タイミング信号を所定の期間、遅延させたバーストフラグ信号に基づき、活性非活性が定まる請求項2の半導体装置。前記第1の信号入出力線と接続される第2の信号入出力線をイコライズする第2のイコライズ回路を含み、前記制御回路は、前記第1のイコライズ回路の活性非活性に同期させて、前記第2のイコライズ回路を活性又は非活性とする請求項1乃至3のいずれか一に記載の半導体装置。前記第1の信号入出力線を介して読み出される信号を増幅するアンプ回路の入力ノードをイコライズするアンプイコライズ回路を含み、前記制御回路は、データのライト動作が連続する場合には、前記アンプイコライズ回路を活性し、リード動作が連続する場合又はライト動作の後にリード動作を行う場合には、連続するライト動作間又はライト動作の後のリード動作時に、前記アンプイコライズ回路を活性とする請求項1乃至4のいずれか一に記載の半導体装置。前記制御回路は、アクティブコマンドに続いてライトコマンドを受け付けた場合には、前記第1のイコライズ回路を活性とする請求項1乃至5のいずれか一に記載の半導体装置。複数のメモリセルを含むメモリセルアレイと、前記複数のメモリセルに接続されたビット線を駆動するカラムデコーダと、前記複数のビット線のそれぞれに接続されるローカル入出力線をイコライズするローカル入出力線イコライズ回路と、前記複数のローカル入出力線のそれぞれに接続されるメイン入出力線をイコライズするメイン入出力線イコライズ回路と、前記複数のメモリセルのうち、いずれかのメモリセルに対するライト動作が連続する場合に、ライトコマンドの受付から次のライトコマンドの受付が可能になるまでの時間を下限とした期間、タイミング信号を活性化する制御回路と、を備え、前記カラムデコーダは、前記タイミング信号を所定の期間、遅延させることで、バーストフラグ信号を生成し、前記バーストフラグ信号に基づき、前記メイン入出力線イコライズ回路及び前記ローカル入出力線イコライズ回路の活性又は非活性が定まることを特徴とする半導体装置。前記制御回路は、リード動作が連続する場合又はライト動作の後にリード動作を行う場合には、連続するライト動作間又はライト動作の後のリード動作時に、前記タイミング信号を非活性とする請求項7の半導体装置。メモリセルアレイと、前記メモリセルアレイに接続された第1のアンプと、書き込みバッファと、前記第1のアンプと前記書き込みバッファとの間に接続された1対の入出力線対と、前記1対の入出力線対と第1の端子との間に接続された書き込みバッファと、前記1対の入出力線対間に接続されたイコライズ回路であって、当該イコライズ回路は、前記書き込みバッファが前記1対の入出力線に第1の書き込みデータを供給する第1の内部ライト動作に続いて、前記第1のアンプが前記1対の入出力線に第1の読み出しデータを供給する第1の内部リード動作が実行されるときには、前記1対の入出力線のイコライズを実施し、前記第1の内部ライト動作に続いて、前記書き込みバッファが前記1対の入出力線に第2の書き込みデータを供給する第2の内部ライト動作が実行されるときには、前記第1の内部ライト動作と前記第2の内部ライト動作との間に前記1対の入出力線のイコライズを実施しない、前記イコライズ回路と、を備えることを特徴とする半導体装置。なお、上記先行技術文献の開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明の観点からなされたものである。上述のように、特許文献1で開示された技術では、ライトサイクル毎にグローバルIO線対GIOをイコライズしている。しかし、特許文献1で開示されたデータ書き込み動作では、ライトサイクル毎にグローバルIO線対をイコライズしているため、直前の書き込みデータと同じ書き込みデータを連続して書き込む場合であっても、グローバルIO線対の充放電が必要である。しかし、直前の書き込みデータと同じ書き込みデータを連続して書き込む場合であれば、グローバルIO線対の充放電は必要ない。即ち、特許文献1で開示されたデータ書き込み動作では、本来必要のないグローバルIO線対の充放電を行っているため、電力を浪費しているといえる。本発明の第1の視点によれば、第1の信号入出力線をイコライズする第1のイコライズ回路と、データのライト動作が連続する場合には、連続するライト動作間、前記第1のイコライズ回路を非活性とし、リード動作が連続する場合又はライト動作の後にリード動作を行う場合には、連続するライト動作間又はライト動作の後のリード動作時に、前記第1のイコライズ回路を活性とする制御回路と、を備える半導体装置が提供される。本発明の第2の視点によれば、メモリセルアレイと、前記メモリセルアレイに接続された第1のアンプと、書き込みバッファと、前記第1のアンプと前記書き込みバッファとの間に接続された1対の入出力線対と、前記1対の入出力線対と第1の端子との間に接続された書き込みバッファと、前記1対の入出力線対間に接続されたイコライズ回路であって、当該イコライズ回路は、前記書き込みバッファが前記1対の入出力線に第1の書き込みデータを供給する第1の内部ライト動作に続いて、前記第1のアンプが前記1対の入出力線に第1の読み出しデータを供給する第1の内部リード動作が実行されるときには、前記1対の入出力線のイコライズを実施し、前記第1の内部ライト動作に続いて、前記書き込みバッファが前記1対の入出力線に第2の書き込みデータを供給する第2の内部ライト動作が実行されるときには、前記第1の内部ライト動作と前記第2の内部ライト動作との間に前記1対の入出力線のイコライズを実施しない、前記イコライズ回路と、を備える半導体装置が提供される。本発明の各視点によれば、連続して書き込み動作を行う場合に入出力線のイコライズを実施しないため、直前の書き込みデータと同じ書き込みデータを連続して書き込む場合の消費電力を低減することができ、データ書き込み時の消費電力を削減する半導体装置が、提供される。初めに、図1を用いて一実施形態の概要について説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、本発明を図示の態様に限定することを意図するものではない。上述のように、直前の書き込みデータと同じ書き込みデータを連続して書き込む場合であれば、入出力線対のイコライズは不要である。そのため、データ書き込み時の消費電力を削減する半導体装置が、望まれる。そこで、一例として図1に示す半導体装置を提供する。図1に示す半導体装置は、第1の信号入出力線をイコライズする第1のイコライズ回路と、データのライト動作が連続する場合には、連続するライト動作間、第1のイコライズ回路を非活性とし、リード動作が連続する場合又はライト動作の後にリード動作を行う場合には、連続するライト動作間又はライト動作の後のリード動作間時に、第1のイコライズ回路を活性とする制御回路と、を備えている。図1に示す半導体装置の制御回路は、ライト動作が連続する場合バーストライト時に、第1のイコライズ回路を非活性とする。一方、リード動作が連続する場合や、ライト動作後のリード動作時には、第1のイコライズ回路を活性化する。このように、半導体装置の動作に応じて、イコライズを切り替え、ライト動作が連続する場合には不要なイコライズ信号線の充放電を排除することで、消費電力を削減する。一方、信号線に生じる微小な電位差を読み出す必要がある場合リード動作が連続、ライト動作後のリード動作には、イコライズを実施する。本発明において下記の形態が可能である。[形態1]上記第1の視点に係る半導体装置のとおりである。[形態2]前記制御回路は、ライト動作が連続する場合に、ライトコマンドの受付から次のライトコマンドの受付が可能になるまでの時間を下限とした期間、タイミング信号を発生し、前記第1のイコライズ回路は、前記タイミング信号に基づき、活性非活性が定まることが好ましい。[形態3]前記第1のイコライズ回路は、前記タイミング信号を所定の期間、遅延させたバーストフラグ信号に基づき、活性非活性が定まることが好ましい。[形態4]前記半導体装置は、前記第1の信号入出力線と接続される第2の信号入出力線をイコライズする第2のイコライズ回路を含み、前記制御回路は、前記第1のイコライズ回路の活性非活性に同期させて、前記第2のイコライズ回路を活性又は非活性とすることが好ましい。[形態5]前記半導体装置は、前記第1の信号入出力線を介して読み出される信号を増幅するアンプ回路の入力ノードをイコライズするアンプイコライズ回路を含み、前記制御回路は、データのライト動作が連続する場合には、前記アンプイコライズ回路を活性し、リード動作が連続する場合又はライト動作の後にリード動作を行う場合には、連続するライト動作間又はライト動作の後のリード動作時に、前記アンプイコライズ回路を活性とすることが好ましい。[形態6]前記制御回路は、アクティブコマンドに続いてライトコマンドを受け付けた場合には、前記第1のイコライズ回路を活性とすることが好ましい。[形態7]上記第2の視点に係る半導体装置のとおりである。[形態8]前記制御回路は、リード動作が連続する場合又はライト動作の後にリード動作を行う場合には、連続するライト動作間又はライト動作の後のリード動作時に、前記タイミング信号を非活性とすることが好ましい。以下に具体的な実施の形態について、図面を参照してさらに詳しく説明する。[第1の実施形態]本発明の第1の実施形態について、図面を用いてより詳細に説明する。図2は、本実施形態に係る半導体装置1の全体構成の一例を示す図である。半導体装置1は、制御ロジック10と、ロウデコーダタイミング信号発生回路20と、カラムデコーダタイミング信号発生回路30と、メモリセルアレイ40と、センスアンプ50と、アンプバッファ部60と、データ入出力部70から構成されている。制御ロジック10は、外部から供給されるコマンドを受け取り、各種の内部信号を生成する制御ロジック10は、上述の制御回路に相当する。具体的には、制御ロジック10は、外部からアクティブコマンドが供給されると内部アクティブコマンド信号IACTを、外部からリードコマンドが供給されると内部リードコマンド信号IRDを、外部からライトコマンドが供給されると内部ライトコマンド信号IWRTを、それぞれ生成する。内部アクティブコマンド信号IACTは、プリチャージコマンドが供給されるまで活性レベルのハイレベルを保持する。制御ロジック10は、外部からライトコマンドが供給された場合、tCCDmin期間、活性レベルとしてハイレベルをとるタイミング信号TCCDTを生成する。ここで、tCCDmin期間とは、リード動作やライト動作を繰り返して連続して行う場合に、ライトコマンド又はリードコマンドの受領から次のライトコマンド又はリードコマンドが受領可能となるまでの時間を下限とする期間である。tCCDmin期間は、クロックサイクル数で表すことができる。制御ロジック10は、その内部に、外部から供給されるクロック信号CKを受け取り、クロック信号CKをカウントし、タイミング信号TCCDTを生成するTCCDT発生回路を含む。内部アクティブコマンド信号IACTはロウデコーダタイミング信号発生回路20に出力される。内部リードコマンド信号IRD、内部ライトコマンド信号IWRT及びタイミング信号TCCDTは、カラムデコーダタイミング信号発生回路30に出力される。ロウデコーダタイミング信号発生回路20は、内部アクティブコマンド信号IACTに応じてアドレス信号ADDをロウアドレスとして受け取る。ロウデコーダタイミング信号発生回路20は、内部アクティブコマンド信号IACTとロウアドレスとに応じて、各種ロウ系の制御信号を出力する。具体的には、ワード線選択信号WLSをメモリセルアレイ40に出力し、スイッチ制御信号S1、センスアンプ活性化信号CSP及びCSNをセンスアンプ50に出力する。また、ロウデコーダタイミング信号発生回路20は、複数のローカル入出力イコライズ信号発生回路LIOEQSC1~LIOEQSCkkは正の整数、以下同じを含む。複数のローカル入出力イコライズ信号発生回路LIOEQSC1~LIOEQSCkは、それぞれ、イコライズ信号EQ1~EQkとローカル入出力線イコライズ信号LEQ2B1~LEQ2Bkとを発生する。複数のローカル入出力イコライズ信号発生回路LIOEQSC1~LIOEQSCkのうちロウアドレスにより選択された1つのローカル入出力イコライズ信号発生回路LIOEQSCiiは1以上k以下の正の整数、以下同じは、第1の期間、イコライズ信号EQiを非活性レベルにし、ローカル入出力線イコライズ信号LEQ2Biをバーストフラグ信号BSTFLGTと入出力イコライズ制御信号IOEQBに応じて制御可能な状態にする。一方、ロウアドレスにより選択されなかった残りの複数のローカル入出力イコライズ信号発生回路は、イコライズ信号EQを活性レベルに維持し、ローカル入出力線イコライズ信号LEQ2Bを非活性レベルに維持する。イコライズ信号EQ1~EQk及びローカル入出力線イコライズ信号LEQ2B1~LEQ2Bkは、センスアンプ50に出力される。なお、各信号の詳細については後述する。カラムデコーダタイミング信号発生回路30は、内部リードコマンド信号IRDが供給された場合に、内部リードコマンド信号IRDに応じてアドレス信号ADDをカラムアドレスとして受け取る。さらに、カラムデコーダタイミング信号発生回路30は、内部リードコマンド信号IRDとカラムアドレスとに応じて、各種カラム系の制御信号を出力する。具体的には、Yスイッチ選択信号YSをセンスアンプ50に、リードイネーブル信号RE及びメインアンプ接続信号TGBをアンプバッファ部60に、それぞれ出力する。また、カラムデコーダタイミング信号発生回路30は、内部リードコマンド信号IRDに応じて、メインアンプイコライズ信号MAEQB及び入出力イコライズ制御信号IOEQBを、それぞれ第2の期間及び第3の期間、活性レベルのロウレベルから非活性レベルのハイレベルとする。一方、バーストフラグ信号BSTFLGT及びライトイネーブル信号WEは、共に非活性レベルのまま維持される。メインアンプイコライズ信号MAEQB及びライトイネーブル信号WEは、アンプバッファ部60に出力され、入出力イコライズ制御信号IOEQB及びバーストフラグ信号BSTFLGTはロウデコーダタイミング信号発生回路20及びアンプバッファ部60に出力される。カラムデコーダタイミング信号発生回路30は、内部ライトコマンド信号IWRT及びタイミング信号TCCDTが供給された場合に、内部ライトコマンド信号IWRTに応じてアドレス信号ADDをカラムアドレスとして受け取る。カラムデコーダタイミング信号発生回路30は、内部ライトコマンド信号IWRT、タイミング信号TCCDT及びカラムアドレスに応じて、各種カラム系の制御信号を出力する。具体的には、内部ライトコマンド信号IWRTとカラムアドレスとに応じて、Yスイッチ選択信号YS、ライトイネーブル信号WEを出力する。また、タイミング信号TCCDTに応じて、バーストフラグ信号BSTFLGTを出力する。具体的には、タイミング信号TCCDTを、第4の期間、遅延させることで、バーストフラグ信号BSTFLGTを生成する。また、カラムデコーダタイミング信号発生回路30は、内部ライトコマンド信号IWRTに応じて、入出力イコライズ制御信号IOEQBを、第5の期間、活性レベルのロウレベルから非活性レベルのハイレベルとする。一方、リードイネーブル信号REとメインアンプ接続信号TGBは、共に非活性レベルのままであり、メインアンプイコライズ信号MAEQBは活性レベルを維持する。メモリセルアレイ40には、複数のワード線WLと複数のビット線BLと、それぞれのワード線WLとビット線BLとの交点に設けられた複数のメモリセルMCが含まれている。センスアンプ50には、複数のセンスアンプ部が含まれている。センスアンプ50の詳細については、後述する。アンプバッファ部60には、複数のメイン入出力線イコライズ回路MIOEQメイン入出力線イコライズ回路は、上述の第1のイコライズ回路に相当すると、複数のメインアンプMAと、複数のライトバッファ回路WBと、メイン入出力イコライズ信号生成回路MIOEQSCが含まれている。これらの回路のついての詳細は、後述する。データ入出力部70は、外部からライトコマンドが供給された場合、つまり、ライト動作時には、データ端子DQに供給されたライトデータを、リードライトバスRWBUSを介してアンプバッファ部60に供給する。外部からリードコマンドが供給された場合、つまり、リード動作時には、アンプバッファ部60からリードライトバスRWBUSを介して供給されるリードデータをデータ端子DQに供給する。次に、メモリセルアレイ40及びセンスアンプ50と、アンプバッファ部60との接続について説明する。図3は、メモリセルアレイ40及びセンスアンプ50と、アンプバッファ部60との接続の一例を示す図である。メモリセルアレイ40は、複数のサブアレイSARYを含む。センスアンプ50は、複数のセンスアンプ部SAAを含む。それぞれのセンスアンプ部SAAは、ローカル入出力線LIOT及びLIOBを介して、入出力スイッチIOSWに接続されている。さらに、それぞれのセンスアンプ部SAAには、イコライズ信号EQ1~EQk及びローカル入出力線イコライズ信号LEQ2B1~LEQ2Bkが接続される。それぞれの入出力スイッチIOSWは、ローカル入出力線LIOT及びLIOBとメイン入出力線MIOT及びMIOBとの間に接続され、スイッチ制御信号S1~Skに応じて、ローカル入出力線LIOT及びLIOBとメイン入出力線MIOT及びMIOBとの接続を切り替える。ここで、図3のX方向に一列に並べられた複数のサブアレイSARYは、アクティブコマンドにより同時に活性化される。これらX方向に一列に並べられたサブアレイを、まとめてメモリマットと呼ぶこともある。図3には、k個のメモリマットを有する例を記載している。これらk個のメモリマットには、それぞれ、イコライズ信号EQ1~EQk、ローカル入出力線イコライズ信号LEQ2B1~LEQ2Bk、スイッチ制御信号S1~Sk、が供給される。k個のメモリマットのうち、いずれのメモリマットを活性化させるかは、ロウアドレスの一部により指定される。図3に示すメイン入出力線MIOT及びMIOBには、複数のメイン入出力線対MIO0T、MIO0B~MIOnT、MIOnBが含まれているnは正の整数、以下同じ。メイン入出力線対は、それぞれ入出力スイッチIOSWに接続されている。上述のように、アンプバッファ部60には、複数のメイン入出力線イコライズ回路MIOEQと、複数のメインアンプMAと、複数のライトバッファ回路WBが含まれている。さらに、各メイン入出力線イコライズ回路MIOEQ、メインアンプMA、ライトバッファ回路WBで1組のアンプバッファ回路MAWBを構成している。図3には、アンプバッファ回路MAWB0~MAWBnが含まれている。各メイン入出力線対MIOT、MIOBには、メイン入出力線イコライズ回路MIOEQ、ライトバッファ回路WB及びメインアンプMAが接続されている。ここで、アンプバッファ回路MAWB0を例にとり、その動作を説明する。なお、他のアンプバッファ回路MAWBの動作については、アンプバッファ回路MAWB0と同様のため、説明を省略する。初めに、メイン入出力線イコライズ回路MIOEQ0について説明する。メイン入出力線イコライズ回路MIOEQ0は、後述するメイン入出力イコライズ信号生成回路MIOEQSCから発生されるメイン入出力線イコライズ信号MEQ2Bに応じて、メイン入出力線対MIO0T、MIO0Bの2本のメイン入出力線を短絡すると共に、電源電位VDDに接続することで、メイン入出力線対MIO0T、MIO0Bの電位を実質的に電源電位VDDと同じにする。なお、詳細については後述するが、連続してライト動作が行われる場合には、メイン入出力線対MIOT、MIOBのイコライズを実施しない。一方、アクティブコマンドが入力された直後のライト動作時や、リード動作時には、メイン入出力線対MIOT、MIOBのイコライズを実施する。メイン入出力線イコライズ回路MIOEQ0の具体的な構成については後述する。次に、ライトバッファ回路WB0について説明する。ライトバッファ回路WB0は、ライトイネーブル信号WEに応じて、リードライトバスRWBUS0から供給されるライトデータに応じた論理レベルにメイン入出力線対MIO0T、MIO0Bを駆動する。ライトバッファ回路WB0の具体的な構成については後述する。続いて、メインアンプMA0について説明する。メインアンプMA0は、メインアンプ接続信号TGBに応じてメイン入出力線対MIO0T、MIO0Bと接続される。具体的には、メインアンプMA0は、ライト動作時に、メイン入出力線対MIO0T、MIO0Bから切り離され、リード動作時に、メイン入出力線対MIO0T、MIO0Bと接続される。さらに、リードイネーブル信号REに応じて、メイン入出力線MIO0T、MIO0Bから供給されるリードデータに応じた論理レベルにリードライトバスRWBS0を駆動する。メインアンプMA0の具体的な構成については後述する。次に、サブアレイSARYについて説明する。図4は、メモリマットに含まれる複数のサブアレイのうちの1つと、このサブアレイに接続されたセンスアンプ部SAAと、ローカル入出力線対LIO0T、LIOBと、入出力スイッチIOSWと、メイン入出力線対MIO0T、MIO0Bの構成の一例を示す図である。サブアレイSARYには、第1のサブアレイ領域MSATと第2のサブアレイ領域MSABから構成されている。第1のサブアレイ領域MSATと第2のサブアレイ領域MSABには、それぞれ、複数のワード線、複数のビット線、複数のメモリセルが配置されている。図4においては、一例として、ワード線WL0及びWL1、ビット線BLT及びBLB、メモリセルMCを示している。ここで、ワード線WL0及びWL1は、同時には選択されないものとする。また、ビット線BLT及びBLBによって、ビット線対BLT、BLBを形成する。センスアンプ部SAAには、YスイッチYSW、ビット線イコライズ回路BLEQ、センスアンプ回路SA、2つのローカル入出力線イコライズ回路LIOEQ1及びLIOEQ2が配置されているローカル入出力線イコライズ回路は、上述の第2のイコライズ回路に相当する。YスイッチYSWは、2つのNチャンネル型MOSトランジスタN01及びN02から構成されている。YスイッチYSWは、Yスイッチ選択信号YSに応じて、ビット線BLT及びBLBを、ローカル入出力線LIO0T及びLIO0Bに接続する。ビット線イコライズ回路BLEQは、3つのNチャンネル型MOSトランジスタN03~N05から構成されている。ビット線イコライズ回路BLEQは、イコライズ信号EQ1が活性レベルのハイレベルになるとビット線対BLT、BLBを短絡すると共に、電源電位VDD/2に接続することで、ビット線対BLT、BLBの電位を実質的にVDD/2に等しくなるようにする。センスアンプ回路SAは、2つのNチャンネル型MOSトランジスタN06及びN07と、2つのPチャンネル型MOSトランジスタP01及びP02から構成されている。センスアンプ回路SAは、センスアンプ活性化信号CSP及びCSNが活性レベル、即ち、CSPがロウレベル、CSNがハイレベルをとることに応じて活性化される。センスアンプ活性化信号CSP及びCSNが活性化されると、ビット線対BLT、BLBの電位差を増幅する。なお、センスアンプ活性化信号CSP及びCSNは、それぞれNチャンネル型MOSトランジスタN08及びPチャンネル型MOSトランジスタP03を介して、センスアンプ回路SAに供給される。ローカル入出力線イコライズ回路LIOEQ1は、2つのNチャンネル型MOSトランジスタN09及びN10から構成されている。ローカル入出力線イコライズ回路LIOEQ1は、イコライズ信号EQ1が活性レベルのハイレベルになるとローカル入出力線対LIO0T、LIO0Bを短絡すると共に電源電位VDD/2に接続することで、ローカル入出力線対LIO0T、LIO0Bの電位を実質的にVDD/2に等しくなるようにする。ローカル入出力線イコライズ回路LIOEQ2は、3つのPチャンネル型MOSトランジスタP04~P06から構成されている。ローカル入出力線イコライズ回路LIOEQ2は、ローカル入出力線イコライズ信号LEQ2B1が活性レベルのロウレベルになるとローカル入出力線対LIO0T、LIO0Bを短絡すると共に電源電位VDDに接続することで、ローカル入出力線対LIO0T、LIO0Bの電位を実質的にVDDに等しくなるようにする。入出力スイッチIOSWは、2つのNチャンネル型MOSトランジスタN11及びN12から構成されている。入出力スイッチIOSWは、スイッチ制御信号S1に応じて、ローカル入出力線LIO0T及びLIO0Bとメイン入出力線MIO0T及びMIO0Bとの接続を切り替える。第1のサブアレイ領域MSAT及び第2のサブアレイ領域MSABに含まれるメモリセルMCは、セル容量及びMOSトランジスタにより構成されている。次に、アンプバッファ回路MAWB0に含まれる各回路について説明する。図5は、アンプバッファ回路MAWB0の回路構成の一例を示す図である。メイン入出力線イコライズ回路MIOEQ0は、3つのPチャンネル型MOSトランジスタP08~P10から構成されている。メイン入出力線イコライズ回路MIOEQ0は、メイン入出力線イコライズ信号MEQ2Bが活性レベルのロウレベルになると、メイン入出力線対MIOT0、MIOB0を短絡すると共に、電源電位VDDに接続し、メイン入出力線対MIOT0、MIOB0の電位を実質的にVDDに等しくする。ライトバッファWB0は、2つのNチャンネル型MOSトランジスタN13及びN14と、2つのPチャンネル型MOSトランジスタP11及びP12と、2つの否定論理積回路NAND01及びNAND02と、2つのインバータ回路INV01及びINV02から構成されている。なお、否定論理積回路NAND01の入力の一端には、リードライトバスRWBS0を論理反転した信号が入力される。上述のとおり、ライトバッファWB0は、ライトイネーブル信号WEに応じて、リードライトバスRWBUS0から供給されるライトデータに応じた論理レベルにメイン入出力線対MIO0T、MIO0Bを駆動する。メインアンプMA0は、2つのトランスファーゲートTG0T及びTG0Bと、メインアンプ回路MAC0と、メインアンプイコライズ回路MAEQ0から構成されている。トランスファーゲートTG0T及びTG0Bは、メインアンプ接続信号TGBが活性レベルのロウレベルをとると、導通状態となり、メインアンプ回路MAC0の2つの入力ノードMA0T及びMA0Bを、それぞれ、メイン入出力線MIO0T及びMIO0Bに接続する。なお、メインアンプ接続信号TGBは、インバータ回路INV03により論理反転されて、トランスファーゲートTG0T及びTG0Bの一端に供給される。メインアンプ回路MAC0は、3つのNチャンネル型MOSトランジスタN15~N17と、2つのPチャンネル型MOSトランジスタP13及びP14から構成されている。メインアンプ回路MAC0は、リードイネーブル信号REが活性レベルのハイレベルをとると、自身の2つの入力ノードMA0T及びMA0Bの電位差を増幅し、入力ノードMA0Tと共通の出力ノードを介して、増幅された電位差に応じて、リードライトバスRWBUS0を駆動する。なお、メインアンプ回路MAC0の出力ノードとリードライトバスRWBUS0は、2つのインバータ回路INV04及びINV05を介して接続される。なお、本実施形態では、インバータ回路INV04がリードライトバスRWBUS0を駆動する能力を、データ入出力部のデータ入力回路がリードライトバスRWBUS0を駆動する能力よりも小さくすることで、ライトデータが壊れることを防止している。このように、インバータ回路INV04とデータ入力回路との駆動能力のバランスを考慮することに代えて、リードライトバスRWBUS0のアンプバッファ部60側の一部をライトバッファWB0に接続されるライトバスWBUS0とメインアンプ回路MAC0に接続されるリードバスRBUS0とに分岐し、分岐部に中継回路を配置してライト動作時にはライトバスWBUS0とリードライトバスRWBUS0とを選択的に接続し、一方、リード動作時には、リードバスRBUS0をリードライトバスRWBUS0に選択的に接続することで、ライトデータが壊れることを防止する構成とすることもできる。メインアンプイコライズ回路MAEQ0は、3つのPチャンネル型MOSトランジスタP15~P17から構成されている。メインアンプイコライズ回路MAEQ0は、メインアンプイコライズ信号MAEQBが活性レベルのロウレベルをとると、メインアンプ回路MAC0の2つの入力ノードMA0T及びMA0Bを短絡すると共に、電源電位VDDに接続し、メインアンプ回路MAC0の2つの入力ノードMA0T及びMA0Bを実質的に電源電位VDDに等しくする。次に、メイン入出力イコライズ信号生成回路MIOEQSCについて説明する。メイン入出力イコライズ信号生成回路MIOEQSCは、アンプバッファ回路MAWBに含まれる回路である。図6は、メイン入出力イコライズ信号生成回路MIOEQSCの構成の一例を示す図である。メイン入出力イコライズ信号生成回路MIOEQSCは、否定論理和回路NOR01と、インバータ回路INV06から構成されている。メイン入出力イコライズ信号生成回路MIOEQSCは、入出力イコライズ制御信号IOEQBとバーストフラグ信号BSTFLGTとのいずれか一方が、ハイレベルをとるときには、メイン入出力線イコライズ信号MEQ2Bを非活性レベルのハイレベルとする。一方、入出力イコライズ制御信号IOEQBとバーストフラグ信号BSTFLGTとの両方がロウレベルをとるときには、メイン入出力線イコライズ信号MEQ2Bを活性レベルのロウレベルとする。次に、ローカル入出力イコライズ信号発生回路LIOEQSC1~LIOEQSCkについて、ローカル入出力イコライズ信号発生回路LIOEQSC1を例として説明する。ローカル入出力イコライズ信号発生回路LIOEQSC1~LIOEQSCkは、ロウデコーダタイミング信号発生回路20に含まれる回路である。図7は、ローカル入出力イコライズ信号発生回路LIOEQSC1の構成の一例を示す図である。ローカル入出力イコライズ信号発生回路LIOEQSC1は、否定論理積回路NAND03と、否定論理和回路NOR02と、3つのインバータ回路INV07~INV09から構成されている。否定論理和回路NOR02は、3つの入力端子を備えており、インバータ回路INV07の出力信号は、論理反転されて否定論理和回路NOR02に入力される。ローカル入出力イコライズ信号発生回路LIOEQSC1は、内部アクティブコマンド信号IACTがハイレベルを保持する間はアクティブコマンド供給時に受け取ったロウアドレスがメモリマット1を指定しているときにロウアドレスにより選択され、イコライズ信号EQ1を非活性レベルとし、ローカル入出力線イコライズ信号LEQ2B1を活性レベルとする。その後、入出力イコライズ制御信号IOEQBとバーストフラグ信号BSTFLGTとのいずれか一方がハイレベルをとると、ローカル入出力線イコライズ信号LEQ2B1を非活性レベルのハイレベルとし、入出力イコライズ制御信号IOEQBとバーストフラグ信号BSTFLGTとの両方がロウレベルをとるときには、ローカル入出力線イコライズ信号LEQ2B1を活性レベルのロウレベルとする。次に、半導体装置1の動作について説明する。初めに、外部からアクティブコマンドACTとロウアドレスとが供給されることで、複数のメモリマット1~kのうちメモリマット1が活性化され、複数回のライト、リード動作が行われた後に、外部からプリチャージコマンドが供給されることで、メモリマット1が非活性化されるまでの動作の概略を説明する。図8は、半導体装置1の動作の概略の一例を示す波形図である。図8において、外部からアクティブコマンドACTが供給されると、制御ロジック10が内部アクティブコマンド信号IACTを非活性レベルのロウレベルから活性レベルのハイレベルに遷移させ、内部アクティブコマンド信号IACTを活性レベルのハイレベルに維持する。その後、アクティブコマンドACTと共に供給されたロウアドレスによりロウデコーダタイミング信号発生回路20がロウアドレスにより指定されたワード線WLを活性レベル選択レベルのハイレベルに遷移させるワード線選択信号WLSを活性レベルのハイレベルとすると共に、ロウデコーダタイミング信号発生回路20に含まれるローカル入出力イコライズ信号発生回路LIOEQSC1が選択され、選択されたローカル入出力イコライズ信号発生回路LIOEQSC1がイコライズ信号EQ1を活性レベルのハイレベルから非活性レベルのロウレベルにし、ローカル入出力線イコライズ信号LEQ2B1を非活性レベルのハイレベルから活性レベルのロウレベルとする。なお、図8には記載していないが、ロウアドレスにより選択されなかった残りの複数のローカル入出力イコライズ信号発生回路は、イコライズ信号EQを活性レベルに維持し、ローカル入出力線イコライズ信号LEQ2Bを非活性レベルに維持する。外部からライトコマンドWRT1が供給されると、カラムデコーダタイミング信号発生回路30は、制御ロジック10で発生されたタイミング信号TCCDTを遅延させ、バーストフラグ信号BSTFLGTを発生する。さらに、内部ライトコマンド信号IWRTに応じて、カラムデコーダタイミング信号発生回路30が入出力イコライズ制御信号IOEQBをイコライズ解除期間、活性レベルのロウレベルから非活性レベルのハイレベルへと遷移させる。ここで、入出力イコライズ制御信号IOEQBが非活性レベルのハイレベルに遷移しても、ローカル入出力線イコライズ信号LEQ2B1は、バーストフラグ信号BSTFLGTと入出力イコライズ制御信号IOEQBの論理和により生成されるので、非活性レベルのハイレベルを維持する。従って、ライトコマンドWRT2が連続して供給された場合であっても、ローカル入出力線LIOT及びLIOBのイコライズは実施されない。一方、外部からリードコマンドRD1及びRD2が供給された場合には、制御ロジック10は、タイミング信号TCCDTを発生することはないため、バーストフラグ信号BSTFLGTはロウレベルを維持する。バーストフラグ信号BSTFLGTがロウレベルを維持すれば、ローカル入出力線イコライズ信号LEQ2B1は入出力イコライズ制御信号IOEQBと同じ論理レベルとなるため、リードコマンドRD1及びRD2に応じた動作の終了後に、毎回、ローカル入出力線LIOT及びLIOBのイコライズが実施される。その後、外部からプリチャージコマンドPREが供給されると、制御ロジック10が内部アクティブコマンド信号IACTを活性レベルのハイレベルから非活性レベルのロウレベルに遷移させる。内部アクティブコマンド信号IACTのハイレベルからロウレベルへの遷移に応じて、ロウデコーダタイミング信号発生回路20が活性レベル選択レベルのハイレベルになっていたワード線WLを非活性レベルのロウレベルに遷移させ、イコライズ信号EQ1を非活性レベルのロウレベルから活性レベルのハイレベルに遷移させ、ローカル入出力線イコライズ信号LEQ2B1を活性レベルのロウレベルから非活性レベルのハイレベルに遷移させる。また、プリチャージ状態のときは、イコライズ信号EQ1によりローカル入出力線イコライズ回路LIOEQ1が活性化され、ローカル入出力線LIOT及びLIOBは、VDD/2の電位にプリチャージされる。さらに、アクティブコマンドACTが供給され、ワード線WLが選択されたセンスアンプ列は、ローカル入出力線イコライズ回路LIOEQ1が非活性となる。一方、ローカル入出力線イコライズ信号LEQ2B1によりローカル入出力線イコライズ回路LIOEQ1が活性化するため、ローカル入出力線LIOT及びLIOBは、電源電位VDDにプリチャージされる。次に、ライト動作の詳細について説明する。図9は、ライトコマンドが連続して供給された場合の波形の一例を示す図である。図9において、外部からライトコマンドWRT1、WRT2及びWRT3が、時間tCCDのインターバルで連続して供給されている。図9において、外部からアクティブコマンドACTが供給され、ロウアドレスにより複数のメモリマット1~kのうちメモリマット1が指定され、さらにメモリマット1の中のロウアドレスにより指定されたワード線例えば、図4のワード線WL1が選択的に活性化され、選択されたワード線に対応する入出力スイッチIOSWが導通状態となった後の動作波形を示す。外部からライトコマンドWRT1が供給されると、制御ロジック10がタイミング信号TCCDTをtCCDminの期間、活性レベルのハイレベルに駆動する。さらに、制御ロジック10は、所定の遅延時間経過後、内部ライトコマンド信号IWRTを発生する。ライトコマンドWRT1の発行からCWLCASライトレイテンシ経過後に、外部からライトデータWRITEDATA1が供給される。ライトデータWRITEDATA1は、データ入出力部70を介してリードライトバスRWBUS0に転送される。制御ロジック10で発生された内部ライトコマンド信号IWRTに応じて、カラムデコーダタイミング信号発生回路30がライトイネーブル信号WEとYスイッチ選択信号YSとを発生する。さらに、内部ライトコマンド信号IWRTに応じて、カラムデコーダタイミング信号発生回路30が入出力イコライズ制御信号IOEQBを、イコライズ解除期間、活性レベルのロウレベルから非活性レベルのハイレベルへと遷移させる。入出力イコライズ制御信号IOEQBの遷移に応じて、メイン入出力線イコライズ信号MEQ2Bとローカル入出力線イコライズ信号LEQ2B1とが活性レベルのロウレベルから非活性レベルのハイレベルへと遷移する時刻T01。カラムデコーダタイミング信号発生回路30で発生されたライトイネーブル信号WEに応じて、アンプバッファ回路MAWBに含まれるライトバッファ回路WBが活性化され、リードライトバスRWBUS0上のライトデータWRITEDATA1の論理レベルに応じてメイン入出力線対MIO0T、MIO0B及びローカル入出力線対LIO0T、LIO0Bを駆動する。ライトデータWRITEDATA1の論理レベルに応じて駆動されたローカル入出力線対LIO0T、LIO0Bは、YスイッチYSW、センスアンプ回路SA、ビット線を介してメモリセルMCに接続され、所定のメモリセルMCにライトデータWRITEDATA1が書き込まれる。カラムデコーダタイミング信号発生回路30は、制御ロジック10で発生されたタイミング信号TCCDTを所定時間遅延させ、バーストフラグ信号BSTFLGTを発生する時刻T02。イコライズ解除期間経過後、カラムデコーダタイミング信号発生回路30は、入出力イコライズ制御信号IOEQBを非活性レベルのハイレベルから活性レベルのロウレベルに遷移させる時刻T03。一方、このタイミング時刻T03において、バーストフラグ信号BSTFLGTが発生されている活性レベルのハイレベルをとっているので、メイン入出力線イコライズ信号MEQ2Bとローカル入出力線イコライズ信号LEQ2B1とは、非活性レベルのハイレベルを維持したままである。即ち、本タイミングライトコマンドWRT1に応じたライト動作とライトコマンドWRT2に応じたライト動作の間では、メイン入出力線MIO0T及びMIO0Bとローカル入出力線LIO0T及びLIOBのイコライズは実施されない。ライトコマンドWRT2及びWRT3についても、上記と同様の動作を実施する。しかし、カラムアドレスが更新されるため、ライトコマンドWRT1と異なるYスイッチ選択信号YSが選択され、異なるメモリセルMCにライトデータが書き込まれることになる。ここで、ライトコマンドWRT2及びWRT3が、tCCDのインターバルで、連続して入力されるため、タイミング信号TCCDTは連続して発生され続ける活性レベルのハイレベルを維持し続ける。従って、バーストフラグ信号BSTFLGTも発生され続ける活性レベルのハイレベルを維持し続ける。ライトコマンドWRT3に応じた書き込みにおいては、ライトデータWRITEDATA3は、ライトデータWRITEDATA1及びWRITEDATA2から反転している時刻T05-T06。ライトコマンドWRT3の発行からtCCD経過後に、次のライトコマンドWRTが供給されなかった図9では、ノンオペレーションコマンドが供給ため、制御ロジック10は、タイミング信号TCCDTの発生を停止する活性レベルのハイレベルから非活性レベルのロウレベルに遷移させる。タイミング信号TCCDTの発生の停止に応じて、カラムデコーダタイミング信号発生回路30は、バーストフラグ信号BSTFLGTの発生を停止する活性レベルのハイレベルか非活性レベルのロウレベルへと遷移させる時刻T07。ライトコマンドWRT3に応じて発生された内部ライトコマンド信号IWRTに応じた、入出力イコライズ制御信号IOEQBの非活性化からイコライズ解除期間経過後、カラムデコーダタイミング信号発生回路30は、入出力イコライズ制御信号IOEQBを非活性レベルのハイレベルから活性レベルのロウレベルに遷移させる時刻T08。時刻T07において、バーストフラグ信号BSTFLGTの発生が停止されている非活性レベルのロウレベルをとっているので、メイン入出力線イコライズ信号MEQ2B及びローカル入出力線イコライズ信号LEQ2B1は、入出力イコライズ制御信号IOEQBの遷移に応じて非活性レベルのハイレベルから活性レベルのロウレベルに遷移される。つまり、ライトコマンドWRT3に応じたライト動作終了後には、メイン入出力線MIO0T及びMIO0Bとローカル入出力線LIO0T及びLIO0Bとのイコライズが実施される。tCCDのインターバルで連続して外部からライトコマンドが供給される場合、タイミング信号TCCDTが発生され続け、バーストフラグ信号BSTFLGTも発生され続ける。このため、連続するライトコマンドに応じたライト動作の間には、メイン入出力線MIO0T及びMIO0Bとローカル入出力線LIO0T及びLIO0Bはイコライズされない。図9においては、ライトデータWRITEDATA1とライトデータWRITEDATA2とで、その極性が同一となっている。ここで、同一極性のライトデータを連続して書き込む場合にもメイン入出力線MIO0T及びMIO0Bとローカル入出力線LIO0T及びLIO0Bとを電源電位VDDにイコライズすると、メイン入出力線MIO0T及びMIO0Bとローカル入出力線LIO0T及びLIO0Bの駆動に余分な電流が消費されてしまう。しかし、本実施形態に係る半導体装置1では、図9に示すように、同一極性のライトデータを書き込む場合には、メイン入出力線MIO0T及びMIO0Bとローカル入出力線LIO0T及びLIO0Bのイコライズを実施しないため、余分な消費電力を抑制することができる。なお、ライトデータWRITEDATA2とライトデータWRITEDATA3とでは、その極性が反転している。この場合には、イコライズの実施、不実施に関わらず消費電力は同一である。結果的に、変動させる電位に差はないためである。次に、半導体装置1のリード動作の詳細について説明する。図10は、リードコマンドが連続して供給された場合の波形の一例を示す図である。図10においては、外部からリードコマンドRD1、RD2及びRD3が、時間tCCDのインターバルで連続して供給されている。図10において、外部からアクティブコマンドACTが供給され、ロウアドレスにより複数のメモリマット1~kのうちメモリマット1が指定され、さらにメモリマット1の中のロウアドレスにより指定されたワード線例えば、図4のワード線WL1が選択的に活性化され、選択されたワード線に対応する入出力スイッチIOSWが導通状態となった後の動作波形を示す。外部からリードコマンドRD1が供給されると、制御ロジック10が内部リードコマンド信号IRDを発生する。ここで、制御ロジック10は、リード動作時にはタイミング信号TCCDT信号を発生しない非活性レベルのロウレベルを維持する。従って、タイミング信号TCCDTを遅延させた信号であるバーストフラグ信号BSTFLGTも非活性レベルのロウレベルを維持する。制御ロジック10で発生された内部リードコマンド信号IRDに応じて、カラムデコーダタイミング信号発生回路30が、メインアンプ接続信号TGBを発生させると共に、メインアンプイコライズ信号MAEQB及び入出力イコライズ制御信号IOEQBを活性レベルのロウレベルから非活性レベルのハイレベルへ遷移させる時刻T11。メインアンプ接続信号TGBがロウレベルに遷移することに応じて、メインアンプMA0は、メイン入出力線MIO0T及びMIO0Bに接続される。また、メインアンプイコライズ信号MAEQBは非活性レベルのハイレベルであるので、イコライズ動作は行わない。制御ロジック10で発生された内部リードコマンド信号IRDに応じて、カラムデコーダタイミング信号発生回路30が、Yスイッチ選択信号YSを発生する。入出力イコライズ制御信号IOEQBの遷移に応じて、メイン入出力線イコライズ信号MEQ2Bとローカル入出力線イコライズ信号LEQ2B1とが活性レベルのロウレベルから非活性レベルのハイレベルへと遷移する時刻T11。Yスイッチ選択信号YSがハイレベルに遷移することに応じて、YスイッチYSWは、ビット線BLT及びBLBを、ローカル入出力線LIO0T及びLIO0Bに接続する。ビット線BLT及びBLBと接続されたローカル入出力線LIO0T及びLIO0Bには、電位差が発生する。さらに、ローカル入出力線LIO0T及びLIO0Bに電位差が生じることで、メイン入出力線MIO0T及びMIO0Bとメインアンプ回路MAC0の入力ノードMA0T及びMA0Bに電位差が生じる。その後、カラムデコーダタイミング信号発生回路30で発生されたリードイネーブル信号REに応じて、メインアンプMA0は、メイン入出力線MIO0T及びMIO0Bの電位差を増幅する。メイン入出力線MIO0T及びMIO0Bの電位差は、リードデータに応じた論理レベルとしてリードライトバスRWBS0を駆動する時刻T12。その後、リードコマンドRD1の発行からCLCASリードレイテンシ経過後に、データ入出力部70を介して、データ端子DQからリードデータRDDATA1が出力される。また、イコライズ解除期間経過後、入出力イコライズ制御信号IOEQBが活性レベルのロウレベルに遷移することに応じて、メイン入出力線イコライズ信号MEQ2Bとローカル入出力線イコライズ信号LEQ2B1も活性レベルのロウレベルに遷移する時刻T12。メイン入出力線イコライズ信号MEQ2Bとローカル入出力線イコライズ信号LEQ2B1が活性レベルのロウレベルに遷移することで、メイン入出力線MIO0T及びMIO0Bとローカル入出力線LIO0T及びLIO0Bのイコライズが実施される。さらに、イコライズ解除期間経過後、メインアンプイコライズ信号MAEQBが活性レベルのロウレベルに遷移することに応じて、メインアンプMA0はイコライズ動作を実施する時刻T13。リードコマンドRD2及びRD3についても、上記と同様の動作を実施する。このように、リード動作時には、ライト動作時とは異なり各リードコマンドに応じたリード動作の終了のたびに、メイン入出力線MIO0及びMIO0B、ローカル入出力線LIO0T及びMIO0B、メインアンプMAのイコライズを実施する。次に、ライト動作後にリード動作を行う場合の詳細について説明する。図11は、ライトコマンドの供給後、リードコマンドが供給された場合の波形の一例を示す図である。図11においては、外部からライトコマンドWRT1及びWRT2が供給された後、リードコマンドRD1が供給されている。図11において、ライトコマンドWRT1及びWRT2が連続して供給された際の動作は、図9を用いて説明した動作と相違する点はないので、その説明を省略する。図11では、ライトコマンドWRT2を供給してからtCCD経過後に、ライトコマンドは供給されていない。従って、制御ロジック10は、タイミング信号TCCDを活性レベルのハイレベルから非活性レベルのロウレベルに遷移させる時刻T21。また、タイミング信号TCCDを遅延させた信号であるバーストフラグ信号BSTFLGTも非活性レベルのロウレベルに遷移する時刻T22。その結果、イコライズ解除期間経過後の入出力イコライズ制御信号IOEQBの活性レベルロウレベルへの遷移と共に、メイン入出力線イコライズ信号MEQ2B及びローカル入出力線イコライズ信号LEQ2B1は、活性レベルロウレベルに遷移する時刻T23。即ち、ライトコマンドWRT2に応じたライト動作終了後には、メイン入出力線MIO0T及びLIO0Bとローカル入出力線LIO0T及びLIO0Bのイコライズが実施される。一方、ライトコマンドWRT2が供給された後のリードコマンドRD1によって、制御ロジック10は内部リードコマンド信号IRDを発生する時刻T22。内部リードコマンド信号IRDを発生した後のリード動作については、図10を用いて説明した動作と相違する点はないので、さらなる説明は省略する。上述のように、ライトデータを連続して書き込む場合には、メイン入出力線MIOとローカル入出力線LIOのイコライズを実施せず、余分な消費電力を抑制する。しかし、リードコマンドが連続して供給された場合や、ライト動作後にリード動作を行う場合には、メイン入出力線MIOとローカル入出力線LIOのイコライズを実施する。ここで、ライト動作時に使用するライトバッファWBは、駆動能力の高いトランジスタを用いて強制的にメイン入出力線MIOを駆動する前提のため、駆動前のメイン入出力線MIOにおける電位差の影響は軽微である。しかし、回路面積等の制約により、センスアンプ部SAに大きなバッファ回路を配置することは困難なため、リード動作時には図10の時刻T11~T12で示すように、センスアンプ回路SAのビット線電位は、容量結合により微小差電位としてローカル入出力線LIO及びメイン入出力線MIOを伝わった後に、メインアンプMAにて増幅される。この微小な電位差を正確に伝播させるためには、動作前のIO線対メイン入出力線対、ローカル入出力線対に電位差がないことが必要なため、イコライズ動作が必要となる。従って、上述のように、リード動作時、及び、ライト動作後のリード動作時、にはイコライズ動作が必要となる。以上のとおり、本実施形態に係る半導体装置1では、直前のデータと同じデータを連続して書き込む場合に、入出力線のイコライズ動作充放電が不要になり、データ書き込み時の消費電力を削減できる。なお、引用した上記の特許文献の開示は、本書に引用をもって繰り込むものとする。本発明の全開示請求の範囲を含むの枠内において、さらにその基本的技術思想に基づいて、実施形態の変更調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。