"次を具備する、ベースバンド信号を中間周波数信号にコンバートするためのディジタル回路:第1の周波数の第1の周期信号を供給するための信号源;前記第1の周期信号から第2の周波数の第2の周期信号を供給するための周波数合成手段;前記第2の周期信号を使用してベースバンド信号をディジタル中間周波数信号にディジタル方式でアップコンバートするためのアップコンバート手段;及び前記第1の周期信号を使用して前記ディジタル中間周波数信号をアナログ中間周波信号にコンバートするためのディジタル/アナログコンバータ手段。前記信号源が電圧制御発振器を含む請求項1の発明。前記周波数合成手段がディジタル回路である、請求項1の発明。前記周波数合成手段がダイレクトディジタルシンセサイザを含む、請求項3の発明。前記アップコンバート手段が前記ベースバンド信号及び/又は前記中間周波数信号から望ましくない信号を取り除くためのディジタルフィルタを含む、請求項1の発明。前記アップコンバート手段が第1及び第2のディジタルミキサを含む、請求項1の発明。前記アップコンバート手段がディジタル自動利得制御回路を含む、請求項1の発明。前記ディジタル/アナログコンバータ手段がデルタ-シグマディジタル/アナログコンバータを含む、請求項1の発明。前記デルタ-シグマディジタル/アナログコンバータが2よりも大きな次数を有するデルタ-シグマ変調器を含む、請求項8の発明。前記デルタ-シグマ変調器が第6次デルタ-シグマ変調器である、請求項9の発明。前記デルタ-シグマディジタル/アナログコンバータが低ビットディジタル/アナログコンバータを含む、請求項8の発明。前記ディジタル/アナログコンバータが1ビットディジタル/アナログコンバータである、請求項11の発明。下記を具備する、中間周波数信号をベースバンド信号にコンバートするためのディジタル回路:第1の周波数の第1の周期信号を供給するための信号源;前記第1の周期信号から第2の周波数の第2の周期信号を供給するための周波数合成手段;前記第2の周期信号を使用してアナログ中間周波数信号をディジタルベースバンド信号にディジタル方式でダウンコンバートするためのダウンコンバート手段;及び前記第1の周期信号を使用して前記アナログ中間周波数信号をディジタル中間周波数信号にコンバートするためのアナログ/ディジタルコンバータ手段。前記信号源が電圧制御発振器を含む請求項13の発明。前記周波数合成手段が周波数乗算器を含む、請求項13の発明。前記周波数合成手段がディジタル回路である、請求項13の発明。前記周波数合成手段がダイレクトディジタルシンセサイザを含む、請求項16の発明。前記ダウンコンバート手段がディジタルミキサを含む、請求項13の発明。前記アナログ/ディジイタルコンバータ手段がデルタ-シグマアナログ/ディジタルコンバータを含む、請求項13の発明。下記を具備する、トランシーバ:受信回路;送信回路;前記受信回路及び前記送信回路に接続されたベースバンドプロセッサ;前記ベースバンドプロセッサからのベースバンド信号をディジタル中間周波数信号にコンバートするための前記送信回路内のディジタル回路;及び前記ディジタル中間周波数信号をアナログ中間周波数信号にコンバートするための前記送信回路内のデルタ-シグマディジタル/アナログコンバータ。前記デルタ-シグマディジタル/アナログコンバータに入力するため第1の周波数の第1の周期信号を供給するための信号源をさらに含む、請求項20の発明。前記第1の周期信号を第2の周波数の第2の周期信号にコンバートし、前記第2の周期信号を前記ディジタル回路に入力するためのダイレクトディジタルシンセサイザをさらに含む、請求項21の発明。下記を具備する、トランシーバ:第1の参照信号に応じて第1の信号を第1の周波数から第2の周波数にディジタル方式でアップコンバートし、そしてそれに応じて第1のディジタル信号を供給するための第1の手段;前記第2の周波数で前記第1のディジタル信号を第1のアナログ信号にコンバートするための第2の手段;前記第1のアナログ信号を送信するための第3の手段;第2のアナログ信号を受信するための第4の手段;第2の参照信号に応じて前記第2のアナログ信号を第2のディジタル信号にディジタル方式でダウンコンバートするための第5の手段;及び前記第1及び第2の参照信号を供給するための位相同期ループ。入力として前記局部発振器の出力を有し、そしてそれの出力として前記第1の参照信号を供給するダイレクトディジタルシンセサイザをさらに含む、請求項23の発明。入力として前記局部発振器の出力を有し、そしてそれの出力として前記第2の参照信号を供給するダイレクトディジタルシンセサイザをさらに含む、請求項23の発明。下記を具備する、トランシーバ:第1の周波数の第1の周期信号を発生するための第1の手段;前記第1の周期信号から第2の周波数の第2の信号をディジタル方式で発生する第2の手段;前記トランシーバの送信回路又は受信回路において信号のディジタル/アナログ変換又はアナログ/ディジタル変換を実行するために前記第1の周期信号を使用するための第3の手段、前記第3の手段がデルタ-シグマ変調器を含む;及び前記トランシーバ及び/又は前記受信器における追加回路のために前記第2の信号を使用するための第4の手段、前記追加回路がクロック信号又は参照周波数制御信号を要求し、前記クロック信号又は前記参照周波数制御信号は前記第2の信号により供給される。前記第1の手段が発振器を含む、請求項26の発明。前記第2の手段がダイレクトディジタルシンセサイザを含む、請求項26の発明。前記第3の手段が低ビットデルタ-シグマディジタル/アナログコンバータを含む、請求項26の発明。前記低ビットデルタ-シグマディジタル/アナログコンバータが1ビットディジタル/アナログコンバータである、請求項29の発明。前記デルタ-シグマ変調器が第6次デルタ-シグマ変調器である、請求項26の発明。下記を具備するトランシーバ:第1の周波数の第1の周期信号を発生するための手段;アナログ信号を受信するための手段、前記受信手段は前記受信されたアナログ信号をディジタル信号にコンバートするために前記第1の周期信号を利用するための手段を含む;前記受信された信号をディジタル方式で処理し、そして第1の送信信号を供給するための手段;前記第1の送信信号を送信するための手段、前記送信するための手段は前記第1の送信信号をディジタルからアナログにコンバートするために前記第1の周期信号を利用するための手段を含む、及び前記送信するための手段及び/又は前記受信するための手段におけるディジタル回路を前記第1の周期信号で駆動するための手段。前記駆動するための手段が第1の周波数の前記第1の周期信号を第2の周波数の第2の周期信号にコンバートするためのダイレクトディジタルシンセサイザを含み、前記第2の周期信号が前記ディジタル回路構成に含まれたディジタル回路に入力として供給される、請求項32の発明。前記ディジタル回路がディジタルミキサである、請求項33の発明。前記ディジタル回路が前記送信手段内の信号ミキシング回路による使用のため前記第1の周期信号からの第2の周期信号を発生するためのダイレクトディジタルシンセサイザを含む、請求項32の発明。前記ダイレクトディジタルシンセサイザがプログラム可能なダイレクトディジタルシンセサイザである、請求項1の発明。前記送信するための手段がデルタ-シグマディジタル/アナログコンバータを含み、前記デルタ-シグマディジタル/アナログコンバータが前記第1の周期信号を入力として有する、請求項32の発明。前記デルタ-シグマディジタル/アナログコンバータが低ビットディジタル/アナログコンバータ及びデルタ-シグマ変調器を含む、請求項37の発明。前記低ビットディジタル/アナログコンバータが1ビットディジタル/アナログコンバータである、請求項38の発明。前記デルタ-シグマ変調器が第6次デルタ-シグマ変調器である、請求項38の発明。前記デルタ-シグマ変調器が大略次の利得:3/2,-3/4,1/8を持つ増幅器を含む、請求項40の発明。前記送信するための手段が前記第1の送信信号の利得を調整するためのディジタル自動利得制御回路を含む、請求項32の発明。前記自動利得制御回路の出力が前記デルタ-シグマアナログ/ディジタルコンバータへの入力である、請求項42の発明。前記送信するための手段が前記自動利得制御回路へ入力を供給するために、ディジタルローパスフィルタ,ディジタルミキサ,及びディジタル加算器を含む、請求項43の発明。前記受信するための手段がデルタ-シグマアナログ/ディジタルコンバータを含む、請求項32の発明。前記受信するための手段が前記第1の周期信号を入力として受信し、そしてそれに応じて周波数調整された信号を供給する周波数乗算器を含む、請求項45の発明。前記周波数調整された信号は前記第1の周期信号の周波数の約1/4の周波数を有する、請求項46の発明。前記デルタ-シグマアナログ/ディジタルコンバータが前記周波数調整された信号を入力として受信する、請求項46の発明。前記発生するための手段が電圧制御発振器を含む、請求項32の発明。前記処理するための手段がベースバンドプロセッサを含む、請求項32の発明。下記を具備する、高性能,効率的スペース及び効率的電力のトランシーバ:無線周波数信号を送受信するためのアンテナ手段;前記無線周波数信号を中間周波数信号に及びその逆に翻訳するための第1の翻訳手段;前記中間周波数信号をベースバンド信号に及びその逆に翻訳するための第2の翻訳手段、前記第2の翻訳手段は単一の局部発振器を有する;前記ベースバンド信号及び前記中間周波数信号から望ましくない信号を取り除くためのフィルタリング手段;信号処理を容易にするために前記ベースバンド信号及び前記中間周波数信号の利得を調整するために前記フィルタリング手段と通信している利得制御手段;及び所定のトランシーバ命令に従って前記ベースバンド信号を処理するための手段。前記第2の翻訳手段がディジタルミキシング回路と共に前記翻訳を実行する、請求項51の発明。前記第2の翻訳手段が前記第1の局部発振器による出力とは異なる周波数のクロック信号を発生するためのダイレクトディジタルシンセサイザを含む、請求項52の発明。前記利得制御手段が前記ミキシング回路と通信しているディジタル自動利得制御回路を含む、請求項51の発明。前記処理するための手段がセルラ電話ベースバンドプロセッサである、請求項51の発明。前記フィルタリング手段が送信バンドパスフィルタ,受信バンドパスフィルタ,及び少なくとも1つのローパスフィルタを含む、請求項51の発明。前記第1の翻訳手段が第1の局部発振器を含む、請求項51の発明。下記を具備する、高性能,効率的ハードウェアのトランシーバ:受信信号を受信しそして送信信号を送信するためのアンテナ手段;第1の周期信号を発生するための発振器手段;送信された信号及び受信された信号を処理するための信号プロセッサ;前記受信信号をベースバンド信号にコンバートするための入力として前記第1の周期信号を持つ第1のアナログ/ディジタルコンバータを有している受信回路、前記ベースバンド信号は前記信号プロセッサに入力する;前記信号プロセッサから受信した送信ベースバンド信号を中間周波数バンド信号とミキシングするためのミキシング回路を有している送信回路;前記ミキシング回路をクロッキングするため前記第1の周期信号から第2の周期信号を合成するためのダイレクトディジタルシンセサイザ;前記中間周波数バンドの信号をアナログ信号にコンバートするための入力として前記第1の周期信号を有する前記送信回路中の第1のディジタル/アナログコンバータ;及び前記中間周波数バンドを放送に適した周波数バンドに翻訳し、そしてそれに応じて前記送信信号を発生するための翻訳回路。下記を具備する、中間周波数バンドとベースバンドとの間の信号を翻訳するためのディジタル回路:第1の周波数の第1の周期信号を供給するための局部発振器;前記第1の周期信号を使用してアナログ信号をディジタル信号に及び/又はその逆にコンバートするためのデルタ-シグマコンバータ;前記第1の周期信号に基づいて第2の周期信号を供給するためのダイレクトディジタルシンセサイザ、前記第2の周期信号は第2の周波数を有する;及び前記中間周波数バンドと前記第2の周期信号を使用している前記ベースバンドとの間の前記ディジタル信号及び/又は前記アナログ信号を翻訳するためのミキシング手段。下記の工程を含む、信号を送受信するための方法;第1の参照信号に応じて第1の信号を第1の周波数から第2の周波数にディジタル方式でアップコンバートし、そしてそれに応じて第1のディジタル信号を供給する;前記第1のディジタル信号を前記第2の周波数で第1のアナログ信号にコンバートする;前記第1のアナログ信号を送信する;第2のアナログ信号を受信する;第2の参照信号に応じて前記第2のアナログ信号を第2のディジタル信号にディジタル方式でダウンコンバートする;及び前記第1及び前記第2の参照信号を局部発振器経由で供給する。それの入力として前記局部発振器の出力を有するダイレクトディジタルシンセサイザ経由で前記第1の参照信号を供給する工程をさらに含む請求項60の発明。それの入力として前記局部発振器の出力を有するダイレクトディジタルシンセサイザ経由で前記第2の参照信号を供給する工程をさらに含む請求項60の発明。本発明の特徴,対象及び長所は、ここで及び全体を通して付記される参照符号を有する図面と関連して、下に述べる詳細説明からさらに明白になるであろう。本発明が特別の出願のための実施例を参照してここに記述されている一方で、発明がそれに制限されないこことは理解されるべきである。この分野において通常の技術を有しそしてここに規定された教えをアクセスするものは、追加の変更,応用,及びそれの範囲内と本発明が非常に有用である追加分野内の実施例を認めるであろう。伝統的なトランシーバの次の復習は本発明の理解を容易にすることを意図している。図1は先の技術のトランシーバ20のブロック図である。トランシーバ20は2重変換電気通信トランシーバで、RF信号を送受信するためのアンテナ21を含む。アンテナ21に接続されたデュプレクサ22は送信RF信号26からの受信RF信号24の分離を容易にする。受信RF信号24は、受信RF増幅器28,RF/IFミキサ30,受信バンドパスフィルタ32,アナログ受信自動利得制御AGC回路34,及びアナログIF/ベースバンド処理回路36を含む、受信回路に入る。受信RF信号24は受信増幅器28によって増幅され、RF/IFミキサ30により中間周波数に混合され、受信バンドパスフィルタ32によって濾波され、受信AGC34によって利得調整され、そしてその後アナログIF/ベースバンド処理回路36によりディジタルベースバンド信号にコンバートされる。ディジタルベースバンド信号48はその後ディジタルベースバンドプロセッサ46に入力される。RF送信信号26は、送信RF増幅器38,IF/RFミキサ40,送信バンドパスフィルタ42,及びアナログベースバンド/IF処理回路44を含む送信回路からデュプレクサ22に到着する。ディジタルベースバンドプロセッサ出力信号50はアナログベースバンド/IF処理回路44によって受信され、そこではそれらの信号はアナログ信号にコンバートされ、その後送信バンドパスフィルタ42によって濾波されるIF信号に混合され、IF/RFミキサ40によってRFにまで混合され、送信増幅器38によって増幅され、そしてその後デュプレクサ22及びアンテナ21経由で送信される。受信回路及び送信回路は両者とも、受信したベースバンドディジタル信号48を処理し、ディジタルベースバンドプロセッサ出力信号50を出力する、ディジタルベースバンドプロセッサ46に接続される。ベースバンドプロセッサ46は、信号/音声変換及び/又はその逆のような機能を含んでもよい。ベースバンドプロセッサ出力信号50は互いに90°位相が異なっており、同相Iおよび4相Q信号に対応する。出力信号50は、それらがその後ミキシングの準備にローパスフィルタ54によって濾波されるアナログ信号にコンバートされる、アナログベースバンド/IF処理回路44内のディジタル/アナログコンバータ複数のDAC52に入力される。信号の位相は90°シフタ56,ベースバンド/IFミキサ58,及び加算器60によりそれぞれ調整され,混合され,そして合計される。加算器60は、混合されたIF信号62の利得が送信バンドパスフィルタ42によるフィルタリング,IF/送信ミキサ40によるRFまでのミキシング,送信増幅器38による増幅,及びデュプレクサ22とアンテナ21とによる最後の無線送信の準備に調整される、アナログ送信自動利得制御AGC回路64に入力されるIF信号62を出力する。ベースバンド/IF処理回路44内の複数のDAC52は第1の局部発振器LO166によってクロックされる。複数のDAC52のサンプリングレートは局部発信器66の周波数によって決定される。局部発信器66はまたアナログIF/ベースバンド処理回路36内のアナログ/ディジタルコンバータADC68によって使用されるアナログIF/ベースバンド処理回路36にクロック信号を供給する。第2の局部発振器LO270はアナログベースバンド/IF処理回路44内のミキサ58によって必要とされる。第2の局部発振器70は第1の局部発振器66の出力とは異なる周波数を有するクロック信号を出力する。典型的に、第2の局部発振器70は第1の局部発振器66よりも高い周波数で動作する。第3の局部発振器72は受信RF/IFミキサ30及び送信IF/RFミキサ40の動作のために必要とされる。典型的に同じ局部発振器72は両ミキサ30,40のために使用される。第4の局部発振器73はアナログミキシング回路75によって実行されるIF/ベースバンド処理機能を容易にするためにアナログIF/ベースバンド回路36内のアナログミキシング回路75によって使用される。すべての局部発振器66,70,72,73は1つ以上の位相同期ループ複数のPLLを必要とする。複数のPLLは典型的に余分の電力を消費する大型のアナログ回路である。トランシーバ20の設計の限界は、ディジタル領域において実行することができる信号処理量を制限し、そして局部発振器及び複数のアナログAGCのような追加の大型アナログ電力消費回路の使用を必要とする。例えば、複数のマルチビットDAC52は、ベースバンド/IF処理回路44によって実施されるアナログ信号のミキシング及びフィルタリングの前に実行される。これは部分的には、もしそれらがミキシングの後に実施されると、複数のDAC52が異常な量の疑似雑音を発生するからである。これはIF信号62が高周波信号であるからであり、それによって疑似雑音が増加するコンバータ事故を拡大する。疑似雑音は典型的にインバンドであり、そして因習的な手段により濾波するのが困難である。ディジタル/アナログ変換は回路44によるベースバンド/IF変換の前に行わねばならないので、ベースバンド/IF処理回路44はアナログ領域において実行されねばならない。アナログミキサ58,フィルタ54,加算器60,及びアナログAGC64は、それらのディジタル相対物よりも大型であり電力消費が多い。さらに、アナログ回路の低い精密度に起因する不安定さは、実用的な手段では濾波できない発振器信号70のフィードスルーを引き起こす。さらに、トランシーバ20の設計は少なくとも3つの局部発振器、即ち、第1の局部発振器66,第2の局部発振器70及び第3の局部発振器72、の使用を必要とする。発振器66,70,及び72は大型の,非効率的な電力の複数のアナログPLLを含む。図2は本発明の教えに従って作成されたトランシーバ80のブロック図である。トランシーバ80はデルタ-シグマΔΣディジタル/アナログコンバータDAC82及びダイレクトディジタルシンセサイザDDS84を使用する。トランシーバ80では、図1のアナログベースバンド/IF処理回路44及び図1のアナログIF/ベースバンド処理回路36は再設計されたベースバンド/IF処理回路86,及び再設計されたIF/ベースバンド処理回路88にそれぞれ置き替えられる。この置き替えは図1の第2の局部発振器70を削除し、トランシーバの電力消費及びサイズを大いに減少させる。ΔΣDAC82はマルチビットDACの疑似雑音問題無しにディジタルIF信号をアナログ信号にコンバートできる。ΔΣDAC82を使用することによりベースバンド/IF信号処理はディジタル領域において実行され、従って発振器フィードスルーを削除する。ディジタルベースバンド/IF処理回路86は、それぞれベースバンドプロセッサ46から受信した4相Q94及び同相I96信号から雑音のような望ましくない信号を濾波する第1のディジタルローパスフィルタ90及び第2のディジタルローパスフィルタ92を含む。濾波された同相信号は第1のディジタルミキサ98に入力され、一方、濾波された4相信号は第2のディジタルミキサ100に入力される。第1のミキサ98はDDS84からのDDSクロック信号102によってクロックされる。DDSクロック信号102は、それに応じてシフトされたクロック信号104を供給しているディジタル位相シフタ106によって90°位相をシフトされる。ミキサ98,100を90°位相が異なるクロック信号でクロックすることにより、I及びQ信号は同相にされる。ミキサ98,100はI及びQ信号をディジタル加算器108により結合されるIF信号にコンバートする。加算されたIF信号はその後、その構成が周知の技術であるディジタルAGC110に出力される。ディジタルAGC110はIF信号の利得を調整し、そしてこれらの信号をΔΣDAC82に出力する。ΔΣDAC82は、バンドパスフィルタ42によるさらなるフィルタリング,ミキサ40による無線周波へのミックスアップ,増幅器38による増幅及びデュプレクサ22とアンテナ21経由での送信のための準備に、これらの信号をアナログ信号にコンバートする。ΔΣDAC82は、以下に十分に検討するようにΔΣDAC82に含まれる1ビットDACを駆動するために単一の局部発振器114により発生された発振器信号112を利用する。発振器信号112はまたDDSクロック信号102を合成するDDS84を駆動するために周波数制御信号として使用される。DDSクロック信号102は発振器信号112とは異なる周波数を有する。DDS84は、高レートの発信器信号112でディジタル化された正弦波102の位相増加量を累算することにより、発振器信号112からのクロック信号102に対応するディジタル化された正弦波信号を作成する。累算された位相はルックアップテーブル図示せずによってディジタル化された正弦波信号102にコンバートされる。ディジタル化された正弦波信号102は、ベースバンド信号94,96をIFに翻訳するためにミキサ98,100によって周波数参照として使用される。DDS84の構成は周知の技術であり、そして米国特許番号4,965,533,表題フェーズロックループ周波数シンセサイザ駆動のダイレクトディジタルシンセサイザDIRECTDIGITALSYNTHESIZERDRIVENPHASELOCKLOOPFREQUENCYSYNTHESIZERに記述されており、これは本発明の譲受人に譲渡され、引用されてここに組み込まれる。これらの技術者は、その出力クロック信号102が発振器周波数の乱調による送信エラーあるいは受信エラー及び/又は他の関連エラーに応じて調整可能であるDDS84が、プログラム可能なDDSとして実現できることを認めるであろう。そのようなエラー測定はベースバンドプロセッサ46内の論理によって、又は追加のエラー検出回路図示せずによって検出することができる。DDSクロック信号102を発生するためにDDS84の使用は、追加PLL付きの追加の局部発振器の必要性を無くする。DDS84は局部発振器及びPLLよりも小さく、そしてディジタルミキサ98,100,フィルタ90,92,加算器108,AGC110,及びΔΣDAC82と一緒に1つのコンパクトな超大規模集積回路VLSIを容易に実現することができる。さらに、DDS84は相対的に少量の電力を消費する。また、低雑音ΔΣDAC82の使用は図1のトランシーバ20で必要であるような追加のマルチビットDACの必要を削除する。図1及び2を参照して、伝統的なトランシーバ20においてベースバンド/IF変換のために必要な分離PLLの発振器70は、本発明のトランシーバ80ではディジタルDDS84によって取り替られる。図1のベースバンド/IF処理回路44の動作は本発明では改良される。本発明において、アナログ処理機能はディジタル回路において実施され、そして複数の疑似マルチビットDAC52は複数の1ビットシグマ-デルタDAC82で取り替えられる。本特定の実施例では、発振器信号112はまた受信回路内のディジタルIF/ベースバンド処理回路88をクロックするためにも使用される。本特定の実施例では、ディジタルIF/ベースバンド処理回路88は高速ΔΣアナログ/ディジタルコンバータADC116,ディジタルミキシング回路117,及び発振器信号112の周波数をΔΣADC116による使用のために第2の周波数にコンバートするための周波数乗算器を含む。複数のΔΣADC,ディジタルミキシング回路,及び周波数乗算器の構成は周知の技術である。本特定の実施例では、周波数乗算器117は発振器信号112の周波数Fsを4で割り、割られた結果の発振器信号をΔΣADC116に含まれる1ビットADC図示せずにクロックとして供給する。発振器信号112は、ディジタルIF信号出力をΔΣADC116からベースバンド信号48にダウンコンバートするためにディジタルミキシング回路117による使用のため参照周波数を供給する。これらの技術者は、ディジタルIF/ベースバンド処理回路88において実行されるディジタルダウン変換機能がディジタルベースバンド/IF処理回路86において実行されるディジタルアップ変換機能と同様の方法で実施できることを認めるであろう。また、アナログAGC34はディジタルIF/ベースバンド処理回路88におけるΔΣADC116の後のディジタルAGCとして実施することができる。受信回路の構成は、米国特許出願番号08/987,306,出願1997,12月9日,表題デルタ-シグマアナログ/ディジタルコンバータ付き受信器RECEIVERWITHDELTA-SIGMAANALOG-TO-DIGITALCONVERTERの教えに従って実施することができ、これは本発明の譲受人に譲渡され、引用されてここに組み込まれる。これらの技術者は、ディジタルIF/ベースバンド処理回路88が、本発明の範囲を逸脱しない図1のアナログIF/ベースバンド処理回路36のような、異なるバージョンに取り替えることができることを認めるであろう。またディジタルベースバンド/IF処理回路86のDDS84は、ディジタルベースバンド/IF処理回路86において実行されることに加えあるいはその代わりにIF/ベースバンド処理回路88において実施することができる。即ち、DDS出力102はIF/ベースバンド処理回路88内のダウン変換回路構成及び/又は複数のADCによって使用することができる。さらにAGC回路110は本発明の範囲を逸脱することなく、アナログ領域においてΔΣADC82の後で実施することができる。図3は図2のΔΣADC82のブロック図である。ΔΣADC82はΔΣ変調器122の出力で1ビットDAC120を含む。ΔΣ変調器122は第6次ΔΣ変調器である。ΔΣ変調器82は3つの基本ビルディングブロック124を有し、また第2次レゾネータと呼ばれ、互いに直列接続される。各基本ビルディングブロック124は、ディジタル遅延Z1128,電圧利得αiここでiは0から5の範囲の整数の指数であるを有する増幅器130,加算器132,及び減算器134の組み合わせを含む。加算器132はパラレル入力として増幅器130からの出力を受信する。増幅器130の1つは、その入力が他の増幅器130の入力でもあるディジタル遅延128により供給される1入力を有する。この入力は後のレゾネータ124におけるディジタル遅延128によって供給され、あるいは出力基本ブロック124の場合にはΔΣ変調器82のノイズ成形出力127によって供給される。第1の基本ビルディングブロック124は加算器132への第3の入力として図2のディジタルAGC110の出力を受信する。後のビルディングブロック124は加算器132への第3の入力として前の基本ビルディングブロック124の出力を受信する。これらの技術者は、基本ビルディングブロック124を構成するための方法は周知の技術であり、そしてプログラム可能なゲ-トアレイを使用して実施できることを認めるであろう。加算器132の出力は減算器134に1入力を供給する。加算器132の出力はディジタル遅延128を通して送られ、レゾネータ124の出力を供給している。レゾネータ124の出力は他のもう1つの他のディジタル遅延128を通して送られ、フィードバックループを形作る加算器132に第2の入力を供給する。量子化ノイズはリニアノイズ要素126として形成され、そしてノイズ成形出力127の前に発生する。増幅器130の電圧利得は、ΔΣ変調器82が特別出願のための安定雑音形成の要求条件に適合できるようにするノイズ転送機能及び信号転送機能を供給するために選抜される。増幅器130のための利得αの選抜方法は周知の技術である。本特定の実施例では、利得は:α0=0,α1=3/2,α2=0,α3=-3/4,α4=0,α5=1/8である。1ビットDAC120は図2の発振器信号112によってクロックされる。これらの技術者は、1ビットDAC120が本発明の範囲を逸脱せずに2又は3ビットDACのような低ビットDACによって取り替えうることを認めるであろう。複数のシグマ-デルタDAC及びADCの構成は周知の技術である。このように、本発明はここに特別出願のための特別の実施例を参照して記述された。この分野において通常の技術を有し、そして本発明の教えへのアクセスを行う技術者は、それの範囲内の追加の変更,出願及び実施例を認めるであろう。従って、本発明の範囲内のいかなる及びすべてのそのような出願,変更及び実施例をカバーすることは、付属の請求範囲の意図するところである。"