主電流の流れる素子活性部と該素子活性部の外周を取り巻く周縁耐圧構造部を有する半導体装置の製造方法であって、半導体基板上にドリフト層を、エピタキシャル成長とパターンアライメントによる選択的イオン注入とにより、前記半導体基板の主面に垂直方向でストライプ状またはカラム状の形状の複数の第1導電型カラムと第2導電型カラムが主面に平行方向で交互に繰り返し隣接する構成の並列pn層として形成し、該並列pn層を所要の厚さとするために前記エピタキシャル成長とイオン注入とを所定の回数繰り返し行って積層する際に、エピタキシャル層の表面に形成する凹状のアライメントマークと同時に周縁耐圧構造部に耐圧部凹部を形成した後、最終段のエピタキシャル層の表面に転写された前記耐圧部凹部を埋めるフィールド酸化膜を形成する工程を有することを特徴とする半導体装置の製造方法。前記凹状のアライメントマークと同時に周縁耐圧構造部に形成する耐圧部凹部が1層目の前記エピタキシャル層の表面であることを特徴とする請求項1記載の半導体装置の製造方法。前記エピタキシャル層の表面に形成する凹状のアライメントマークと同時に周縁耐圧構造部に形成する耐圧部凹部が1層目より後であって最終層より前のエピタキシャル層の表面に形成されることを特徴とする請求項1記載の半導体装置の製造方法。前記エピタキシャル層の表面に形成する凹状のアライメントマークと同時に周縁耐圧構造部に耐圧部凹部を形成した後、所要の厚さに積層した最終段のエピタキシャル層の表面の前記耐圧部凹部以外の表面に窒化珪素膜を選択的に形成し、該窒化珪素膜をマスクとして前記耐圧部凹部内にフィールド酸化膜を形成することを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置の製造方法。しかしながら、前述の周縁耐圧構造部の形成の際には、一般的に、耐圧を上げ、信頼性を高くするために周縁耐圧構造部の表面に厚い酸化膜フィールド酸化膜を必要とする。この厚い酸化膜は、前述の主要な製造工程のうち、5項の表面側のMOSゲート構造および周縁耐圧構造を含む表面構造の形成工程の最初に形成される。そのため、以降の工程、特にマスク合わせ精度が要求されるゲート電極パターンの形成工程では、厚い酸化膜フィールド酸化膜のある表面部とない表面部の段差によって、パターニングのアライメント精度マスク合わせ精度に悪影響を及ぼすことがある。従って、アライメント工程の際には、なるべく段差の小さい基板表面であることが望ましい。そのためには、一般的には、窒化膜をマスクとして酸化膜を形成する方法が用いられる。しかし、その場合、窒化膜形成工程が追加になり、製造コストが高くなる。本発明は、以上述べた点に鑑みてなされたものであり、本発明の目的は、追加工程なしに、厚い酸化膜の段差を緩和してマスクアライメントのアライメント精度を高くすることのできる半導体装置の製造方法を提供することである。前記本発明の目的を達成するため、本発明は、主電流の流れる素子活性部と該素子活性部の外周を取り巻く周縁耐圧構造部を有する半導体装置の製造方法であって、半導体基板上にドリフト層を、エピタキシャル成長とパターンアライメントによる選択的イオン注入とにより、前記半導体基板の主面に垂直方向でストライプ状またはカラム状の形状の複数のn型カラムとp型カラムが主面に平行方向で交互に繰り返し隣接する構成の並列pn層として形成し、該並列pn層を所要の厚さとするために前記エピタキシャル成長とイオン注入とを所定の回数繰り返し行って積層する際に、エピタキシャル層の表面に形成する凹状のアライメントマークと同時に周縁耐圧構造部に耐圧部凹部を形成した後、最終段のエピタキシャル層の表面に転写された前記耐圧部凹部を埋めるフィールド酸化膜を形成する工程を有する半導体装置の製造方法とする。前記凹状のアライメントマークと同時に周縁耐圧構造部に形成する耐圧部凹部が1層目の前記エピタキシャル層の表面であることが好ましい。また、前記エピタキシャル層の表面に形成する凹状のアライメントマークと同時に周縁耐圧構造部に形成する耐圧部凹部が1層目より後であって最終段より前のエピタキシャル層の表面に形成されることも好ましい。さらに、前記エピタキシャル層の表面に形成する凹状のアライメントマークと同時に周縁耐圧構造部に耐圧部凹部を形成した後、所要の厚さに積層した最終段のエピタキシャル層表面の前記耐圧部凹部以外の表面に窒化珪素膜を選択的に形成し、該窒化珪素膜をマスクとして前記耐圧部凹部内にフィールド酸化膜を形成することもできる。前記本発明によれば、追加工程なしに、厚い酸化膜の段差を緩和してマスクアライメントの精度の高い半導体装置の製造方法を提供することができる。以下、本発明の半導体装置の製造方法にかかる実施例について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。図1は、本発明の実施例1にかかるSJ-MOSFETの主要な製造工程を説明するための半導体基板の要部断面図である。図1を参照して、実施例1にかかるSJ-MOSFET工程について発明にかかる部分を中心に詳細に説明する。最初に、図1aに示すように、nSi半導体基板1サブストレート上に1層目のエピタキシャル層2aを成長させる。必要なパターニングとエッチングにより、次工程でパターン合わせに使用するアライメントマーク3となる凹部をMOSFETデバイス領域の端部例えば、ダイシング領域に形成する。この際、同時に周縁耐圧構造部200最表面に厚いフィールド酸化膜で被覆されることになる部分にもエッチングにより耐圧部凹部4を形成する。1層目のエピタキシャル層2aの表面にリンなどのn型イオン注入とボロンなどのp型不純物を用いて選択的イオン注入を行ない、SJ構造を形成するために必要な1層目の並列pn層パターン図示せずを形成する。次に、図1bに示すように、2層目のエピタキシャル層2bを成長させる。2層目のエピタキシャル層の表面に転写されたアライメントマーク3aを利用して1層目の並列pn層パターンに合わせて2層目の並列pn層図示せずを1層目と同様にして形成する。このとき、当初エッチング直後は垂直だったアライメントマーク3aと耐圧部凹部4aの側壁は、2層目のエピタキシャル層の表面に転写された後には、若干傾斜を持つようになる。図1cに示す断面図では、エピタキシャル層は2a~2fまで6層分がエピタキシャル層の成長により積層されているが、この積層数は耐圧に必要な厚さに応じて増減させてよい。たとえば、600VクラスSJ-MOSFETでは、エピタキシャル層の積層数を調整して、並列pn層の厚さを5~7層で30~50μm程度にすることが好ましい。その際、積層した並列pn層の厚さを30~50μm程度にするために、1150°C減圧条件でのエピタキシャル成長を5~7回繰り返すと、Siエッチング直後は垂直だったアライメントマーク3と耐圧部凹部4の側壁が、30~45度の傾斜角を持つようになる。このように当初、垂直であった凹部側壁が複数回のエピタキシャル層の成長の際の転写の繰り返しにより、次第に傾斜が大きくなることは一般的によく知られている。傾斜が大きくなると、アライメントマークを表面上から見た形状も次第に変化する。この形状変化によってもアライメント精度は影響を受けるので、エピタキシャル層の積層回数が多い場合、積層の途中で、アライメントマークを付け直すこともある。従って、以上の説明における1層目のエピタキシャル層表面へエッチングによるアライメントマークの形成は必ず行われるが、このアライメントマークと同時に形成される耐圧部凹部の形成は、必ずしも、前述のように1層目と同時でなく、アライメントマークの付け直しの際に、同時に耐圧部凹部を形成することもできる。つまり、耐圧部凹部の形成が行われるエピタキシャル層は1層目から最終段のエピタキシャル層の1層前のエピタキシャル層形成までの間のエピタキシャル層から適宜選ぶことができる。このように、必要な厚さを満たす積層pn層からなるSJ構造を形成した後、最終段のエピタキシャル層の表面上にフィールド酸化膜5を形成する工程図2dとこの酸化膜の選択エッチング図2eにより、周縁耐圧構造部200内の耐圧部凹部4内に厚いフィールド酸化膜5aを残す工程が行われる。そして、スクリーン酸化し、表面リンイオン注入、ドライブ、ゲート酸化膜6形成などを行った後の断面図を図3fに示す。ただし、本発明では、並列pn層のパターンやその不純物濃度についての詳細は直接的には係わらないので、図の煩雑さを避けるため、図3f中への記載を省略している。図3fに示すように、この段階での最終段エピタキシャル層表面上のフィールド酸化膜5aに由来する段差A矢印の先端に挟まれる間隔は、厚いフィールド酸化膜5aが耐圧部凹部4中に形成されているので、耐圧部凹部4がない場合の段差と比較して小さくなる。このことについて、図4を参照してさらに詳細に説明する。図4は図3fのフィールド酸化膜5a近傍の段差を示す破線円部分の拡大断面図である。図4では、耐圧部凹部4の深さを0.5μm、全面に形成されたフィールド酸化膜5図2dの厚さを0.8μmとして、耐圧部凹部4内にフィールド酸化膜5aを残すように、耐圧部凹部4の傾斜部8の中心の位置より外側凹部内の外側の意味でフィールド酸化膜5がエッチング除去されていることを示している。この場合、図4に示すようにSi基板6層目のエピタキシャル層2f表面上の段差Aは約0.4μm程度となり、耐圧部凹部4がない場合の段差0.8μmフィールド酸化膜厚と比較して1/2に小さくなる。なお、スクリーン酸化などの工程を経ることで、エッチング直後は鋭利であったフィールド酸化膜5aのエッジ形状も、図4に示すように丸まってくる。この後の工程として、ゲート電極を形成するためにPoly-Siを堆積した後、パターニングとエッチングの工程が行われる。この際、前述したSi基板表面上の段差が大きいと、パターニング精度が悪化し易くなる。そこで、耐圧部凹部4を利用して、厚いフィールド酸化膜に起因する段差を減らすことで、Poly-Siゲート電極のパターニング精度を向上させられることが本発明により得られる効果の一つである。なお、フィールド酸化膜厚が耐圧上問題なければ、耐圧部凹部4の深さ以上の厚さにフィールド酸化膜を形成せずとも、例えば耐圧部凹部4の深さ以下の0.4μmであってもよい。その後、前記図7による説明と同様にPoly-Siを堆積しゲート電極27を形成した後、pベース領域24、高濃度p領域24aおよびnソース領域25等を形成し、コンタクトエッチング、ソース電極28およびゲート用金属配線図示せずの形成工程表面、裏面側のドレイン電極の形成工程を経て、本発明にかかるSJ-MOSFETが完成する。本発明は前述のPoly-Siゲートのパターニング精度以外でも、途中のパターニング工程で、段差が少ないことに基づいてアライメント精度を上げることができる。図5、図6は、本発明の実施例2にかかる半導体装置の製造方法を説明するために参照する半導体基板の要部断面図である。まず、実施例1と同様に、前記図1a~cを参照して説明したように、nSi半導体基板1サブストレート上に1層目のエピタキシャル層2aを堆積し、パターニングとエッチングにより、以降の工程でパターン合わせに使用するアライメントマーク3となる凹部を形成する。この際、同時に周縁耐圧構造部200の厚い酸化膜を形成する部分にもエッチングにより耐圧部凹部4を形成する。続いて、エピタキシャル層の成長と必要な厚さまでエピタキシャル成長させる。図5aでは6層のエピタキシャル層を積層した。次に、窒化珪素膜7を堆積し、フィールド酸化膜を形成する耐圧部凹部4内の窒化珪素膜7を除去する図5a。次に、窒化珪素膜7をマスクにしてフィールド酸化膜5aを堆積する図5b。さらに、窒化珪素膜7を除去し図6c、実施例1と同様な工程で、ゲート酸化膜6を形成する。図6cのゲート酸化工程まで行った後の断面図を示すように、最終段エピタキシャル層2fとフィールド酸化膜5aの段差Bは、前述の段差Aと同程度以下に小さくなることがわかる。このように、フィールド酸化膜5aの堆積の際に、窒化珪素膜7をマスクとして酸化させることで、さらに段差を低減させることが可能である。その後の工程は実施例1と同様にして、SJ-MOSFETが製造される。以上説明した実施例1、2の記載によれば、追加工程なしに、厚いフィールド酸化膜の段差を緩和し、高精度のマスクアライメントのパターニングによる半導体装置の製造方法とすることが可能となる。