電荷蓄積電圧又は電荷蓄積禁止電圧が印加される複数のメモリセル列配線と、前記複数のメモリセル列配線と複数のワード線とに対し行列状に配置された複数のメモリセルトランジスタとを備え、前記電荷蓄積電圧と、前記ワード線に印加される電圧との電圧差を基に、前記複数のメモリセルトランジスタのうち選択メモリセルトランジスタに電荷を蓄積させる不揮発性半導体記憶装置であって、前記メモリセル列配線毎に設けられたN型又はP型の同一極性でなる複数の第1半導体スイッチと、前記メモリセル列配線毎に設けられ、前記第1半導体スイッチとは逆極性でなる複数の第2半導体スイッチとを備え、前記選択メモリセルトランジスタ以外の非選択メモリセルトランジスタのみが配置される非選択メモリセル列配線では、第1ゲート電圧により前記第1半導体スイッチがオン状態になり、該第1半導体スイッチから前記非選択メモリセルトランジスタに前記電荷蓄積禁止電圧を印加し、前記選択メモリセルトランジスタが配置される選択メモリセル列配線では、第2ゲート電圧により前記第2半導体スイッチがオン状態になり、該第2半導体スイッチから前記選択メモリセルトランジスタに前記電荷蓄積電圧を印加することを特徴とする不揮発性半導体記憶装置。各前記第1半導体スイッチに対し前記第1ゲート電圧を一律に印加する第1選択ゲート線と、各前記第2半導体スイッチに対し前記第2ゲート電圧を一律に印加する第2選択ゲート線とを備え、前記第1半導体スイッチは、前記電荷蓄積禁止電圧と前記第1ゲート電圧との電圧差によりオン状態となり、該電荷蓄積禁止電圧を前記非選択メモリセルトランジスタに印加し、前記第2半導体スイッチは、前記電荷蓄積電圧と前記第2ゲート電圧との電圧差によりオン状態となり、該電荷蓄積電圧を前記選択メモリセルトランジスタに印加することを特徴とする請求項1記載の不揮発性半導体記憶装置。各前記メモリセル列配線は、ビット線とソース線とから構成され、各前記メモリセルトランジスタは、一端が前記ビット線に接続されているとともに、他端が前記ソース線に接続されていることを特徴とする請求項1又は2記載の不揮発性半導体記憶装置。前記ビット線は、上位ビット線と、前記上位ビット線に前記第1半導体スイッチを介して接続された下位ビット線とから構成されており、各前記メモリセルトランジスタの一端は、前記下位ビット線に接続されていることを特徴とする請求項3記載の不揮発性半導体記憶装置。前記ソース線は、上位ソース線と、前記上位ソース線に前記第2半導体スイッチを介して接続された下位ソース線とから構成されており、各前記メモリセルトランジスタの他端は、前記下位ソース線に接続されていることを特徴とする請求項3又は4記載の不揮発性半導体記憶装置。前記第1半導体スイッチ又は前記第2半導体スイッチは、ゲート及び半導体基板間のゲート絶縁層の膜厚が13[nm]未満であることを特徴とする請求項1~5のうちいずれか1項記載の不揮発性半導体記憶装置。前記メモリセルトランジスタ、前記第1半導体スイッチ及び前記第2半導体スイッチが、所定数のウェルに分割された単位ウェル構造上に形成されていることを特徴とする請求項1~6のうちいずれか1項記載の不揮発性半導体記憶装置。前記選択メモリセルトランジスタに電荷が蓄積されているか否かを判断する際は、判断対象とする読出メモリセルトランジスタが接続された読出メモリセル列配線の前記第1半導体スイッチをオン状態とし、該読出メモリセル列配線の前記読出メモリセルトランジスタの一端にプリチャージ電圧を印加するとともに、前記第2半導体スイッチをオン状態にして前記読出メモリセルトランジスタの他端に固定電圧を印加し、前記読出メモリセルトランジスタのゲートには、対応する前記ワード線から読出ゲート電圧が印加されることを特徴とする請求項1~7のうちいずれか1項記載の不揮発性半導体記憶装置。前記第1選択ゲート線に印加される前記第1ゲート電圧と、前記第2選択ゲート線に印加される前記第2ゲート電圧とが同一の電圧発生元から印加されることを特徴とする請求項2記載の不揮発性半導体記憶装置。前記第1半導体スイッチはP型MOSトランジスタであり、前記第2半導体スイッチはN型MOSトランジスタであり、前記メモリセルトランジスタがNチャネル型の構成でなることを特徴とする請求項1~9のうちいずれか1項記載の不揮発性半導体記憶装置。前記メモリセルトランジスタが並んだメモリアレイは複数個からなるPウェル上に形成され、前記P型MOSトランジスタは、前記Pウェルを電気的に絶縁するNウェルに形成されていることを特徴とする請求項10記載の不揮発性半導体記憶装置。前記選択メモリセルトランジスタに電荷を蓄積させる際、前記P型MOSトランジスタには、VB1-|Vthp|以下VB1は前記非選択メモリセル列配線の電荷蓄積禁止電圧、Vthpは前記P型MOSトランジスタのしきい値電圧を示すの前記第1ゲート電圧を印加し、前記N型MOSトランジスタには、VB2|Vthn|以上VB2は前記選択メモリセル列配線の電荷蓄積電圧、Vthnは前記N型MOSトランジスタのしきい値電圧を示すの前記第2ゲート電圧を印加することを特徴とする請求項10又は11記載の不揮発性半導体記憶装置。前記第1半導体スイッチはP型MOSトランジスタであって、前記第2半導体スイッチはN型MOSトランジスタであり、前記メモリセルトランジスタがNチャネル型の構成を有し、前記選択メモリセルトランジスタに電荷を蓄積させる際、前記非選択メモリセル列配線の前記ソース線には、前記非選択メモリセル列配線の前記ビット線に印加される電圧値未満であって、かつ、前記N型MOSトランジスタに印加される前記第2ゲート電圧から該N型MOSトランジスタのしきい値電圧Vthnを減算した電圧値以上の電圧が印加されることを特徴とする請求項3記載の不揮発性半導体記憶装置。前記第1半導体スイッチはP型MOSトランジスタであって、前記第2半導体スイッチはN型MOSトランジスタであり、前記メモリセルトランジスタがNチャネル型の構成を有し、前記選択メモリセルトランジスタに電荷を蓄積させる際、前記選択メモリセル列配線の前記ビット線には、前記選択メモリセル列配線の前記ソース線に印加される電圧値より大きく、かつ、前記P型MOSトランジスタに印加される前記第1ゲート電圧から該P型MOSトランジスタのしきい値電圧Vthpを加算した電圧値以下の電圧が印加されることを特徴とする請求項3記載の不揮発性半導体記憶装置。前記選択メモリセルトランジスタに電荷を蓄積させる際、前記非選択メモリセル列配線の前記ソース線は、オープン状態であることを特徴とする請求項3記載の不揮発性半導体記憶装置。前記選択メモリセルトランジスタに電荷を蓄積させる際、前記選択メモリセル列配線の前記ビット線は、オープン状態であることを特徴とする請求項3記載の不揮発性半導体記憶装置。前記第1半導体スイッチはP型MOSトランジスタであって、前記第2半導体スイッチはN型MOSトランジスタであり、前記メモリセルトランジスタがNチャネル型の構成を有し、前記選択メモリセルトランジスタに電荷を蓄積させる際は、VW1-VW2<9[V]であり、VB1-VB2<9[V]であり、VB1>VGWであるVW1は、前記ワード線のうち、前記選択メモリセルトランジスタが接続された選択ワード線の蓄積ゲート電圧、VW2は、前記非選択メモリセルトランジスタのみが接続された非選択ワード線の蓄積禁止ゲート電圧、VB1は、前記非選択メモリセル列配線の電荷蓄積禁止電圧、VB2は、前記選択メモリセル列配線の電荷蓄積電圧、VGWは、前記P型MOSトランジスタのゲート及び半導体基板間のゲート基板間電圧を示すことを特徴とする請求項3記載の不揮発性半導体記憶装置。分割された前記ウェルへ選択的に消去電圧を印加することにより前記選択メモリセルトランジスタの電荷蓄積層に蓄積された電荷を該電荷蓄積層から引き抜いて消去することを特徴とする請求項7記載の不揮発性半導体記憶装置。前記ソース線は、上位ソース線と、前記上位ソース線に前記第2半導体スイッチを介して接続された下位ソース線とから構成されており、各前記メモリセルトランジスタの他端は、前記下位ソース線に接続されており、前記上位ビット線と前記上位ソース線とが別層に配置されていることを特徴する請求項4記載の不揮発性半導体記憶装置。前記上位ビット線が前記上位ソース線に対し上方に配置されていることを特徴とする請求項19記載の不揮発性半導体記憶装置。前記上位ビット線と前記上位ソース線とが前記基板上で重なることなく互い違いに配置された千鳥構造となっていることを特徴とする請求項19又は20記載の不揮発性半導体記憶装置。前記上位ビット線が前記下位ビット線の直上に配置されているとともに、前記上位ソース線が前記下位ソース線の直上に配置された構成を有することを特徴とする請求項19~21のうちいずれか1項記載の不揮発性半導体記憶装置。前記上位ソース線の配線幅が、前記上位ビット線の配線幅よりも広く形成されていることを特徴とする請求項19~22のうちいずれか1項記載の不揮発性半導体記憶装置。前記第1半導体スイッチはN型MOSトランジスタであり、前記第2半導体スイッチはP型MOSトランジスタであり、前記メモリセルトランジスタがPチャネル型の構成でなることを特徴とする請求項1~9のうちいずれか1項記載の不揮発性半導体記憶装置。しかしながら、かかる構成でなる不揮発性半導体記憶装置100では、選択ワード線120上の非選択メモリセルトランジスタ116に対し、非選択ビット線123から書き込み禁止電圧を印加する際、第1半導体スイッチ104bがN型MOSトランジスタから構成されていることから、この第1半導体スイッチ104bをオン状態にするためには、非選択ビット線123から印加される8[V]の書き込み禁止電圧よりも高い10[V]程度のゲート電圧を印加させる必要があり、その分だけ電圧が高くならざるを得ないという問題があった。そして、この第1選択ゲート線108aは、非選択ビット線123の第1半導体スイッチ104bに接続されているだけでなく、選択メモリセルトランジスタ115に書き込み電圧を印加する選択ビット線122側の第1半導体スイッチ104aにも接続されていることから、非選択ビット線123側の第1半導体スイッチ104bをオン状態にするため比較的高く設定された10[V]のゲート高電圧が、選択ビット線122側の第1半導体スイッチ104aにもそのまま印加され得る。このように非選択ビット線123側でオン状態となる第1半導体スイッチ104aと、選択ビット線122側でオン状態となる第1半導体スイッチ104bでは、それぞれ印加されるゲート電圧が一律に同じ電圧値となってしまい、選択メモリセルトランジスタに電荷を印加する際に、各ゲート電圧を個別に調整して各ゲート電圧の電圧値を低減させる等、自由に設定し難いという問題があった。そこで、本発明は以上の点を考慮してなされたもので、選択メモリセルトランジスタに電荷を蓄積する際の電圧を従来よりも低減させたり自由に設定し得る不揮発性半導体記憶装置を提案することを目的とする。かかる課題を解決するため本発明の請求項1は、電荷蓄積電圧又は電荷蓄積禁止電圧が印加される複数のメモリセル列配線と、前記複数のメモリセル列配線と複数のワード線とに対し行列状に配置された複数のメモリセルトランジスタとを備え、前記電荷蓄積電圧と、前記ワード線に印加される電圧との電圧差を基に、前記複数のメモリセルトランジスタのうち選択メモリセルトランジスタに電荷を蓄積させる不揮発性半導体記憶装置であって、前記メモリセル列配線毎に設けられたN型又はP型の同一極性でなる複数の第1半導体スイッチと、前記メモリセル列配線毎に設けられ、前記第1半導体スイッチとは逆極性でなる複数の第2半導体スイッチとを備え、前記選択メモリセルトランジスタ以外の非選択メモリセルトランジスタのみが配置される非選択メモリセル列配線では、第1ゲート電圧により前記第1半導体スイッチがオン状態になり、該第1半導体スイッチから前記非選択メモリセルトランジスタに前記電荷蓄積禁止電圧を印加し、前記選択メモリセルトランジスタが配置される選択メモリセル列配線では、第2ゲート電圧により前記第2半導体スイッチがオン状態になり、該第2半導体スイッチから前記選択メモリセルトランジスタに前記電荷蓄積電圧を印加することを特徴とする。また、本発明の請求項2は、各前記第1半導体スイッチに対し前記第1ゲート電圧を一律に印加する第1選択ゲート線と、各前記第2半導体スイッチに対し前記第2ゲート電圧を一律に印加する第2選択ゲート線とを備え、前記第1半導体スイッチは、前記電荷蓄積禁止電圧と前記第1ゲート電圧との電圧差によりオン状態となり、該電荷蓄積禁止電圧を前記非選択メモリセルトランジスタに印加し、前記第2半導体スイッチは、前記電荷蓄積電圧と前記第2ゲート電圧との電圧差によりオン状態となり、該電荷蓄積電圧を前記選択メモリセルトランジスタに印加することを特徴とする。また、本発明の請求項3は、各前記メモリセル列配線は、ビット線とソース線とから構成され、各前記メモリセルトランジスタは、一端が前記ビット線に接続されているとともに、他端が前記ソース線に接続されていることを特徴とする。また、本発明の請求項4は、記ビット線は、上位ビット線と、前記上位ビット線に前記第1半導体スイッチを介して接続された下位ビット線とから構成されており、各前記メモリセルトランジスタの一端は、前記下位ビット線に接続されていることを特徴とする。また、本発明の請求項5は、前記ソース線は、上位ソース線と、前記上位ソース線に前記第2半導体スイッチを介して接続された下位ソース線とから構成されており、各前記メモリセルトランジスタの他端は、前記下位ソース線に接続されていることを特徴とする。また、本発明の請求項6は、前記第1半導体スイッチ又は前記第2半導体スイッチは、ゲート及び半導体基板間のゲート絶縁層の膜厚が13[nm]未満であることを特徴とする。また、本発明の請求項7は、前記メモリセルトランジスタ、前記第1半導体スイッチ及び前記第2半導体スイッチが、所定数のウェルに分割された単位ウェル構造上に形成されていることを特徴とする。また、本発明の請求項8は、前記選択メモリセルトランジスタに電荷が蓄積されているか否かを判断する際は、判断対象とする読出メモリセルトランジスタが接続された読出メモリセル列配線の前記第1半導体スイッチをオン状態とし、該読出メモリセル列配線の前記読出メモリセルトランジスタの一端にプリチャージ電圧を印加するとともに、前記第2半導体スイッチをオン状態にして前記読出メモリセルトランジスタの他端に固定電圧を印加し、前記読出メモリセルトランジスタのゲートには、対応する前記ワード線から読出ゲート電圧が印加されることを特徴とする。また、本発明の請求項9は、前記第1選択ゲート線に印加される前記第1ゲート電圧と、前記第2選択ゲート線に印加される前記第2ゲート電圧とが同一の電圧発生元から印加されることを特徴とする。また、本発明の請求項10は、前記第1半導体スイッチはP型MOSトランジスタであり、前記第2半導体スイッチはN型MOSトランジスタであり、前記メモリセルトランジスタがNチャネル型の構成でなることを特徴とする。また、本発明の請求項11は、前記メモリセルトランジスタが並んだメモリアレイは複数個からなるPウェル上に形成され、前記P型MOSトランジスタは、前記Pウェルを電気的に絶縁するNウェルに形成されていることを特徴とする。また、本発明の請求項12は、前記選択メモリセルトランジスタに電荷を蓄積させる際、前記P型MOSトランジスタには、VB1-|Vthp|以下VB1は前記非選択メモリセル列配線の電荷蓄積禁止電圧、Vthpは前記P型MOSトランジスタのしきい値電圧を示すの前記第1ゲート電圧を印加し、前記N型MOSトランジスタには、VB2|Vthn|以上VB2は前記選択メモリセル列配線の電荷蓄積電圧、Vthnは前記N型MOSトランジスタのしきい値電圧を示すの前記第2ゲート電圧を印加することを特徴とする。また、本発明の請求項13は、前記第1半導体スイッチはP型MOSトランジスタであって、前記第2半導体スイッチはN型MOSトランジスタであり、前記メモリセルトランジスタがNチャネル型の構成を有し、前記選択メモリセルトランジスタに電荷を蓄積させる際、前記非選択メモリセル列配線の前記ソース線には、前記非選択メモリセル列配線の前記ビット線に印加される電圧値未満であって、かつ、前記N型MOSトランジスタに印加される前記第2ゲート電圧から該N型MOSトランジスタのしきい値電圧Vthnを減算した電圧値以上の電圧が印加されることを特徴とする。また、本発明の請求項14は、前記第1半導体スイッチはP型MOSトランジスタであって、前記第2半導体スイッチはN型MOSトランジスタであり、前記メモリセルトランジスタがNチャネル型の構成を有し、前記選択メモリセルトランジスタに電荷を蓄積させる際、前記選択メモリセル列配線の前記ビット線には、前記選択メモリセル列配線の前記ソース線に印加される電圧値より大きく、かつ、前記P型MOSトランジスタに印加される前記第1ゲート電圧から該P型MOSトランジスタのしきい値電圧Vthpを加算した電圧値以下の電圧が印加されることを特徴とする。また、本発明の請求項15は、前記選択メモリセルトランジスタに電荷を蓄積させる際、前記非選択メモリセル列配線の前記ソース線は、オープン状態であることを特徴とする。また、本発明の請求項16は、前記選択メモリセルトランジスタに電荷を蓄積させる際、前記選択メモリセル列配線の前記ビット線は、オープン状態であることを特徴とする。また、本発明の請求項17は、前記第1半導体スイッチはP型MOSトランジスタであって、前記第2半導体スイッチはN型MOSトランジスタであり、前記メモリセルトランジスタがNチャネル型の構成を有し、前記選択メモリセルトランジスタに電荷を蓄積させる際は、VW1-VW2<9[V]であり、VB1-VB2<9[V]であり、VB1>VGWであるVW1は、前記ワード線のうち、前記選択メモリセルトランジスタが接続された選択ワード線の蓄積ゲート電圧、VW2は、前記非選択メモリセルトランジスタのみが接続された非選択ワード線の蓄積禁止ゲート電圧、VB1は、前記非選択メモリセル列配線の電荷蓄積禁止電圧、VB2は、前記選択メモリセル列配線の電荷蓄積電圧、VGWは、前記P型MOSトランジスタのゲート及び半導体基板間のゲート基板間電圧を示すことを特徴とする。また、本発明の請求項18は、分割された前記ウェルへ選択的に消去電圧を印加することにより前記選択メモリセルトランジスタの電荷蓄積層に蓄積された電荷を該電荷蓄積層から引き抜いて消去することを特徴とする。また、本発明の請求項19は、前記ソース線は、上位ソース線と、前記上位ソース線に前記第2半導体スイッチを介して接続された下位ソース線とから構成されており、各前記メモリセルトランジスタの他端は、前記下位ソース線に接続されており、前記上位ビット線と前記上位ソース線とが別層に配置されていることを特徴する。また、本発明の請求項20は、前記上位ビット線が前記上位ソース線に対し上方に配置されていることを特徴とする。また、本発明の請求項21は、前記上位ビット線と前記上位ソース線とが前記基板上で重なることなく互い違いに配置された千鳥構造となっていることを特徴とする。また、本発明の請求項22は、前記上位ビット線が前記下位ビット線の直上に配置されているとともに、前記上位ソース線が前記下位ソース線の直上に配置された構成を有することを特徴とする。また、本発明の請求項23は、前記上位ソース線の配線幅が、前記上位ビット線の配線幅よりも広く形成されていることを特徴とする。また、本発明の請求項24は、前記第1半導体スイッチはN型MOSトランジスタであり、前記第2半導体スイッチはP型MOSトランジスタであり、前記メモリセルトランジスタがPチャネル型の構成でなることを特徴とする。本発明によれば、選択メモリセルトランジスタに電荷を蓄積させる際、非選択メモリセルトランジスタへ電荷蓄積禁止電圧を印加する第1半導体スイッチとは別に、当該第1半導体スイッチとは逆極性でなる第2半導体スイッチを設け、第2ゲート電圧により当該第2半導体スイッチをオン状態にして選択メモリセルトランジスタへ電荷蓄積電圧を印加するようにしたことで、第1半導体スイッチをオン状態とする第1ゲート電圧と、第2半導体スイッチをオン状態とする第2ゲート電圧とを個別に設定でき、かくして、選択メモリセルトランジスタに電荷を蓄積する際の電圧を従来よりも自由に設定し得る。また、本発明によれば、例えば第1半導体スイッチをオン状態とする第1ゲート電圧と、第2半導体スイッチをオン状態とする第2ゲート電圧とを、互いに拘束されることなく、それぞれ個別にオン状態可能な低い電圧値まで下げることもできるので、オン状態時の第1半導体スイッチ及び第2半導体スイッチの基板及びゲート間の電圧差を小さくして、各ゲート絶縁膜に印加される電界を従来よりも緩和させることもできる。また、本発明の請求項10によれば、第1半導体スイッチとしてP型MOSトランジスタを適用し、第2半導体スイッチとしてN型MOSトランジスタを適用することで、P型MOSトランジスタをオン状態にする第1ゲート電圧を、比較的電圧値が高い電荷蓄積禁止電圧よりも低く抑えることができ、かくして、その分だけ従来よりも選択メモリセルトランジスタに電荷を蓄積する際の電圧を低減し得る。以下図面に基づいて本発明の実施の形態を詳述する。1第1の実施の形態1-1不揮発性半導体記憶装置の全体構成図26との対応部分に同一符号を付して示す図1において、1は本発明による不揮発性半導体記憶装置を示し、複数のメモリセル列配線2a2bと、複数のワード線102a~102hとが設けられ、これらメモリセル列配線2a2bとワード線102a~102hとに対して複数のメモリセルトランジスタ103が行列状に配置されている。ここで、2つのメモリセル列配線2a2bは同一構成を有していることから、説明の便宜上、1つのメモリセル列配線2aに着目し、他のメモリセル列配線2bの説明については省略する。実際上、このメモリセル列配線2aは、ビット線4aとソース線5aとで構成されており、これらビット線4a及びソース線5a間に複数のメモリセルトランジスタ103が並列に配置された構成を有している。この実施の形態の場合、ビット線4aは、上位ビット線7aと、2つの下位ビット線8a8cとから構成されており、上位ビット線7aに複数のP型MOSトランジスタ9a9cが設けられ、各P型MOSトランジスタ9a9cにそれぞれ1つの下位ビット線8a8cが接続されている。なお、図1では、他のビット線4bにも、上位ビット線7bに対して複数のP型MOSトランジスタ9b9dが設けられており、第1半導体スイッチとしての各P型MOSトランジスタ9b9dにそれぞれ1つの下位ビット線8b8dが接続されている。かくして、この不揮発性半導体記憶装置1は、2つの上位ビット線7a7bにより合計4つの下位ビット線8a8b8c8dが設けられ、各下位ビット線8a8b8c8d毎にメモリブロック10a10b10c10dが形成されている。ここで、各下位ビット線8a8b8c8d毎に形成される4つのメモリブロック10a10b10c10dは全て同一構成を有していることから、説明の便宜上、1つのメモリブロック10aに着目して説明し、他のメモリブロック10b10c10dについての説明は省略する。本発明による不揮発性半導体記憶装置1は、従来の不揮発性半導体記憶装置100と異なり、上位ビット線7a7bと下位ビット線8a8b8c8dとの間に、第1半導体スイッチとしてN型MOSトランジスタではなく、P型MOSトランジスタ9a9b9c9dが設けられている点に特徴を有している。例えば、メモリブロック10aのP型MOSトランジスタ9aには、ソースに上位ビット線7aが接続されているとともに、ドレインに下位ビット線8aが接続されており、行方向に延びる第1選択ゲート線108aがゲートに接続されている。この第1選択ゲート線108aは、行方向に並ぶ上段のメモリブロック10a10bにそれぞれ設けられたP型MOSトランジスタ9a9bに接続されている。かくして、上段の異なるメモリブロック10a10bに設けられた2つのP型MOSトランジスタ9a9bには、共通した1つの第1選択ゲート線108aから所定のゲート電圧が一律に印加され得るようになされている。また、下段の行方向に並ぶ2つのメモリブロック10c10dでも、同様に2つのP型MOSトランジスタ9c9dに対して1つの第1選択ゲート線108bが接続されており、この共通した第1選択ゲート線108bから2つのP型MOSトランジスタ9c9dに所定のゲート電圧が一律に印加され得るようになされている。一方、この実施の形態の場合、メモリセル列配線2aを構成するソース線5aは、上位ソース線12aと、2つの下位ソース線13a13cとから構成されており、上位ソース線12aに複数のN型MOSトランジスタ15a15cが設けられ、各N型MOSトランジスタ15a15cにそれぞれ1つの下位ソース線13a13cが接続されている。なお、図1では、他のソース線5bにも、上位ソース線12bに対して複数のN型MOSトランジスタ15b15dが設けられており、第2半導体スイッチとしての各N型MOSトランジスタ15b15dにそれぞれ1つの下位ソース線13b13dが接続されている。この実施の形態の場合、メモリセル列配線2aは、上位ビット線7a、下位ビット線8a、上位ソース線12a及び下位ソース線13aが全て列方向に延びるように配置され、これら上位ビット線7a、下位ビット線8a、上位ソース線12a及び下位ソース線13aに対し、行方向に延びる複数のワード線102a~102dが交差するように配置されている。ここで、上位ソース線12a及び下位ソース線13a間に配置されている第2半導体スイッチとしてのN型MOSトランジスタ15aは、ソースに上位ソース線12aが接続されるとともに、ドレインに下位ソース線13aが接続されており、行方向に延びる第2選択ゲート線113aがゲートに接続されている。この第2選択ゲート線113aは、行方向に並ぶ上段のメモリブロック10a10bにそれぞれ設けられたN型MOSトランジスタ15a15bに接続されている。かくして、上段の異なるメモリブロック10a10bに設けられた2つのN型MOSトランジスタ15a15bには、共通した1つの第2選択ゲート線113aから所定のゲート電圧が一律に印加され得るようになされている。また、下段の行方向に並ぶ2つのメモリブロック10c10dでも、同様に2つのN型MOSトランジスタ15c15dに対して1つの第2選択ゲート線113bが接続されており、この共通した第2選択ゲート線113bから2つのN型MOSトランジスタ15c15dに所定のゲート電圧が一律に印加され得るようになされている。ビット線4a及びソース線5a間に設けられるメモリセルトランジスタ103は、N型MOS構造でなるNチャネル型メモリセルトランジスタであって、一端に下位ビット線8aが接続されているとともに、他端に下位ソース線13aが接続され、ゲートに例えばワード線102aが接続されている。因みに、各メモリセルトランジスタ103は、全て同一構成を有しており、半導体基板において一端及び他端間にチャネル領域を備え、チャネル領域上にトンネル絶縁層を介して電荷蓄積層、層間絶縁層及び制御ゲートが順次積層された構造を有している。かくして、メモリセルトランジスタ103は、チャネル領域と制御ゲートとに印加される電圧により電荷蓄積層内に電荷を蓄積させたり、或いは電荷蓄積層に蓄積した電荷を引き抜いたりし得るようになされている。かかる構成を有する不揮発性半導体記憶装置1は、データの書き込み動作により、所望するメモリセルトランジスタ103にだけ電荷蓄積層に電荷を蓄積させてデータを書き込むことができ、また所定のメモリセルトランジスタ103に書き込んだデータを読み出せ、さらにはメモリセルトランジスタ103の電荷蓄積層から電荷を引き抜くことでデータを消去し得る。以下、不揮発性半導体記憶装置1におけるデータの書き込み動作、読み出し動作及び消去動作について順に説明する。なお、本発明における実施の形態においては、不揮発性半導体記憶装置1において、所定のメモリセルトランジスタ103の電荷蓄積層に電荷が蓄積された状態を、データが書き込まれた状態とし、当該電荷蓄積層に蓄積された電荷を引き抜くことでデータを消去することとするが、本発明はこれに限らず、不揮発性半導体記憶装置1において、所定のメモリセルトランジスタ103の電荷蓄積層に電荷が蓄積されていない状態を、データが書き込まれた状態とし、当該電荷蓄積層に電荷を蓄積させることでデータを消去することとしてもよい。1-2不揮発性半導体記憶装置におけるデータの書き込み動作図1及び図26との対応部分に同一符号を付して示す図2は、不揮発性半導体記憶装置1において、メモリブロック10aを選択ブロック117とし、この選択ブロック117の第1行目のメモリセルトランジスタ103を選択メモリセルトランジスタ115として、それ以外の全てのメモリブロック10b10c10dを非選択ブロック118としたときの各箇所の電圧値を示している。実際上、この不揮発性半導体記憶装置1では、選択メモリセルトランジスタ115のゲートに接続されたワード線102aを選択ワード線120とし、この選択ワード線120に12[V]の書き込みゲート電圧が印加され得る。また、不揮発性半導体記憶装置1では、選択ブロック117において選択ワード線120以外の他の残りの非選択ワード線121に、書き込みゲート電圧より低い4[V]の書き込み禁止ゲート電圧が印加され得る。さらに、この際、不揮発性半導体記憶装置1では、選択メモリセルトランジスタ115が配置されるメモリセル列配線以下、これを選択メモリセル列配線と呼ぶ18aの上位ソース線12aに0[V]の書き込み電圧電荷蓄積電圧が印加されるとともに、選択メモリセル列配線18aの上位ビット線7aにも0[V]の電圧が印加され得る。そして、さらに不揮発性半導体記憶装置1では、非選択ブロック118だけが配置されたメモリセル列配線以下、これを非選択メモリセル列配線と呼ぶ18bの上位ソース線12bに、8[V]の電圧が印加されるとともに、非選択メモリセル列配線18bの上位ビット線7bに8[V]の書き込み禁止電圧電荷蓄積禁止電圧が印加され得る。これに加えて、不揮発性半導体記憶装置1では、選択ブロック117と同じ行以下、選択ブロック行と呼ぶにて共通している第1選択ゲート線108aに、0[V]のP側ゲート電圧第1ゲート電圧を印加し得るようになされている。これにより非選択メモリセル列配線18bでは、上位ビット線から8[V]の書き込み禁止電圧が印加されているP型MOSトランジスタ9aがオン状態になり得る。かくして、不揮発性半導体記憶装置1では、非選択メモリセル列配線18bのP型MOSトランジスタ9bがオン状態となることで、選択ワード線120と交差する非選択メモリセル列配線18bの下位ビット線8bに対し、P型MOSトランジスタ9bを介して8[V]の書き込み禁止電圧を印加し得る。このとき、非選択メモリセル列配線18bでは、上位ソース線12bから8[V]が印加され、第2選択ゲート線113aから8[V]が印加されることでN型MOSトランジスタ15bがオフ状態になり、下位ソース線13bが下位ビット線8bと同じ電位になる。これにより、選択ワード線120と非選択メモリセル列配線18bの下位ビット線8bとが交差する非選択メモリセルトランジスタ116では、選択ワード線120からゲートに高電圧の12[V]のゲート電圧が印加されるものの、非選択メモリセル列配線18bの上位ビット線7bからP型MOSトランジスタ9bを介して8[V]の書き込み禁止電圧が一端に印加されることから、制御ゲート及びチャネル領域間の電圧差が小さくなり、量子トンネル効果が発生せず、チャネル領域から電荷蓄積層に電荷が注入され得ない。このように本発明では、第1半導体スイッチとしてP型MOSトランジスタ9bを用いていることから、N型MOSトランジスタを用いた場合と異なり、上位ビット線7bからソースに印加される8[V]の書き込み禁止電圧よりも低い0[V]のP側ゲート電圧を第1選択ゲート線108aから印加しても、オン状態になり得る。かくして不揮発性半導体記憶装置1では、選択ワード線120と交差する非選択メモリセル列配線18bの下位ビット線8bへ書き込み禁止電圧を印加させるスイッチにP型MOSトランジスタ9bを用いることで、当該P型MOSトランジスタ9bをオン状態とさせるP側ゲート電圧を、書き込み禁止電圧よりも低くでき、その分だけ装置全体の電圧を低減し得るようになされている。また、この際、不揮発性半導体記憶装置1では、選択ブロック行にて共通させている第2選択ゲート線113aに8[V]のN側ゲート電圧第2ゲート電圧を印加することで、選択メモリセル列配線18aのN型MOSトランジスタ15aのゲートに、N側ゲート電圧を印加し得る。選択メモリセル列配線18aのN型MOSトランジスタ15aは、選択メモリセル列配線18aの上位ソース線12aからソースに0[V]の書き込み電圧が印加され、第2選択ゲート線113aからゲートに8[V]のN側ゲート電圧が印加されることで、オン状態となる。かくして、不揮発性半導体記憶装置1では、選択ワード線120と交差する選択メモリセル列配線18aの下位ソース線13aに対し、N型MOSトランジスタ15aを介して0[V]の書き込み電圧を印加し得る。このとき、選択メモリセル列配線18aでは、上位ビット線7aから0[V]が印加され、第1選択ゲート線108aから0[V]が印加されることから、P型MOSトランジスタ9aがオフ状態になり、下位ビット線8aがフローティング状態となり得る。これにより、選択ワード線120と、選択メモリセル列配線18aの下位ソース線13aとが交差する選択メモリセルトランジスタ115には、選択ワード線120からゲートに高電圧の12[V]のゲート電圧が印加され、かつ選択メモリセル列配線18aのN型MOSトランジスタ15aを介して下位ソース線13aから他端に、0[V]の書き込み電圧が印加されることから、制御ゲート及びチャネル領域間の電圧差が大きくなり、その結果、量子トンネル効果が発生し、チャネル領域から電荷蓄積層に電荷が注入され得る。そして、このように本発明による不揮発性半導体記憶装置1では、書き込み禁止電圧の印加を、P型MOSトランジスタ9bをオン状態にして行うようにし、これとは別に書き込み電圧の印加を、N型MOSトランジスタ15aをオン状態にして行うようにしたことから、P側ゲート電圧とN側ゲート電圧は、それぞれがオン状態になる範囲で、書き込み禁止電圧と書き込み電圧との間の電圧値に個別に設定し得、従来よりも低い電圧にも設定し得る。因みに、非選択ブロック118のみが並ぶ行以下、これを非選択ブロック行と呼ぶにある非選択ブロック118では、これら非選択ブロック118に共通する第1選択ゲート線108bに8[V]のP側ゲート電圧が印加され、当該第1選択ゲート線108bに接続された全てのP型MOSトランジスタ9c9dを一律にオフ状態にし得る。また、非選択ブロック行の非選択ブロック118では、これら非選択ブロック118に共通する第2選択ゲート線113bに0[V]が印加され、当該第2選択ゲート線113bに接続された全てのN型MOSトランジスタ15c15dを一律にオフ状態にし得る。なお、不揮発性半導体記憶装置1では、非選択ブロック行の非選択ワード線121にそれぞれ0[V]が印加され、非選択ブロック行の非選択ブロック118において各非選択メモリセルトランジスタ116に電圧が印加されることがなく、これら全ての非選択メモリセルトランジスタ116で量子トンネル効果が発生せず、チャネル領域から電荷蓄積層に電荷が注入されることはない。かくして、不揮発性半導体記憶装置1は、選択ワード線120と、選択メモリセル列配線18aの下位ソース線13aとが交差する選択メモリセルトランジスタ115の電荷蓄積層だけに電荷を蓄積させてデータを書き込むことができるとともに、他の全ての非選択メモリセルトランジスタ116の電荷蓄積層に電荷が蓄積させることなく、データの書き込みを防止し得る。1-3不揮発性半導体記憶装置におけるデータの読み出し動作ここで、このような不揮発性半導体記憶装置1では、以下のようにして、選択メモリセルトランジスタ115に書き込まれたデータを読み出すことができる。因みに、ここでは、図2との対応部分に同一符号を付して示す図3のように、不揮発性半導体記憶装置1の4つのメモリブロック10a10b10c10dのうち、例えば第1列第1行目のメモリブロック10aの第1行目のメモリセルトランジスタ103を、データを読み出す読出メモリセルトランジスタ20とし、その他残り全てを非読出メモリセルトランジスタ21として以下説明する。なお、ここでは、メモリブロック10a10b10c10dのうち、読出メモリセルトランジスタ20が配置されたメモリブロック10aを読出ブロック22aと呼び、他の残りのメモリブロック10b10c10dを非読出ブロック23と呼ぶ。また、ここでは、読出メモリセルトランジスタ20が配置されたメモリセル列配線2aを選択メモリセル列配線読出メモリセル列配線18aと呼ぶ。実際上、この不揮発性半導体記憶装置1では、選択メモリセル列配線18a及び非選択メモリセル列配線非読出メモリセル列配線18bの各上位ソース線12a12bにそれぞれ2[V]の固定電圧が印加され得るとともに、選択メモリセル列配線18aの上位ビット線7aに3[V]のプリチャージ電圧が印加され得る。また、非選択メモリセル列配線18bの上位ビット線7bには2[V]の固定電圧が印加され得る。不揮発性半導体記憶装置1では、読出ブロック22aの位置する行以下、これを読出ブロック行と呼ぶに共通する第1選択ゲート線108aに0[V]のP側ゲート電圧が印加される。すなわち、例えば読出ブロック22aのP型MOSトランジスタ9aには、上位ビット線7aから3[V]のプリチャージ電圧がソースに印加されるとともに、第1選択ゲート線108aからゲートに0[V]のP側ゲート電圧が印加され、その結果、オン状態となり得る。かくして、読出ブロック22aでは、上位ビット線7aからの3[V]のプリチャージ電圧がP型MOSトランジスタ9aを介して下位ビット線8aにそれぞれ印加され、各下位ビット線8aに接続されたメモリセルトランジスタ103の一端にプリチャージ電圧を印加し得る。この際、読出ブロック行に共通している第2選択ゲート線113aには、3[V]のN側ゲート電圧が印加され得る。これにより読出ブロック行における各N型MOSトランジスタ15aは、上位ソース線12aからソースに2[V]の固定電圧が印加されるとともに、第2選択ゲート線113aからゲートに3[V]のN側ゲート電圧が印加され、その結果、オン状態となり得る。かくして、読出ブロック22aでは、上位ソース線12aからの2[V]の固定電圧がN型MOSトランジスタ15aを介して下位ソース線13aに印加され、当該下位ソース線13aに接続されたメモリセルトランジスタ103の他端に固定電圧を印加し得る。一方、読出メモリセルトランジスタ20のゲートに接続された選択ワード線120には、2[V]の読出ゲート電圧が印加され、選択ワード線120以外の他の残りの非選択ワード線121には、読出ゲート電圧より低い0[V]の読出禁止ゲート電圧が印加され得る。これにより、読出メモリセルトランジスタ20には、上位ビット線7aの3[V]のプリチャージ電圧がP型MOSトランジスタ9aから一端に印加されるとともに、上位ソース線12aの2[V]の固定電圧がN型MOSトランジスタ15aから他端に印加され、さらに、選択ワード線120から2[V]の読出ゲート電圧が印加され得る。ここで、読出メモリセルトランジスタ20の電荷蓄積層に電荷が蓄積されデータが書き込まれている場合には、電荷蓄積層に蓄積された電荷の影響により、制御ゲートに読出ゲート電圧を印加してもオフ状態のままとなり、上位ビット線7aにて3[V]のプリチャージ電圧がそのまま維持され得る。これに対して、読出メモリセルトランジスタ20の電荷蓄積層に電荷が蓄積されておらずデータが書き込まれていない場合には、電荷蓄積層からの電荷の影響がなく、制御ゲートに印加された読出ゲート電圧によりオン状態となり、読出メモリセルトランジスタ20にて電流が流れる分だけ上位ビット線7aにて3[V]のプリチャージ電圧が変動し得る。なお、この際、非読出ブロック23だけが並ぶ行以下、これを非読出ブロック行と呼ぶでは、第1選択ゲート線108bからプリチャージ電圧と同じ3[V]のP側ゲート電圧が各P型MOSトランジスタ9c9dに印加され、これらP型MOSトランジスタ9c9dをオフ状態とし得る。かくして、非読出ブロック行では、上位ビット線7b7bからの3[V]のプリチャージ電圧がP型MOSトランジスタ9c9dにより遮断され、このP型MOSトランジスタ9c9dに接続された下位ビット線8c8dに配置された非読出メモリセルトランジスタ21にプリチャージ電圧が印加され得ない。このように、上位ビット線7aに印加されるプリチャージ電圧は、選択メモリセル列配線18aにおいて、データを読み出したい読出メモリセルトランジスタ20にだけ印加され得るようになされている。なお、非読出ブロック行では、第2選択ゲート線113bに3[V]のN側ゲート電圧が印加されており、N型MOSトランジスタ15c15dをオン状態とし、上位ソース線12aからの固定電圧をそのまま下位ソース線13cに印加している。このようにして、不揮発性半導体記憶装置1では、読出メモリセルトランジスタ20における電荷蓄積層の電荷蓄積の有無に応じて変動する上位ビット線7aのプリチャージ電圧を測定することで、読出メモリセルトランジスタ20にデータが書き込まれているか否かを判断し得るようになされている。なお、この例ではプリチャージ電圧を3[V]とし、メモリセルトランジスタのデータによって、ソースに印加された固定電圧に向けて、プリチャージ電圧が下降するか否かを判定するケースについて述べたが、プリチャージ電圧が固定電圧より高い必要はない。例えば、プリチャージ電圧を0[V]や1[V]等の種々の電圧とし、それが固定電圧に向けて上昇するか否かを判定することで、読出メモリセルトランジスタ20にデータが書き込まれているか否かを判断することもできる。1-4不揮発性半導体記憶装置におけるデータの消去動作次に、不揮発性半導体記憶装置1におけるデータの消去動作について以下説明する。図1との対応部分に同一符号を付して示す図4は、不揮発性半導体記憶装置1の回路構成に加えて、ディープNウェルDNW図示せず上に形成されたウェル分割構造をも示した概略図である。なお、不揮発性半導体記憶装置1のウェル分割構造の詳細説明については、後段の4不揮発性半導体記憶装置のウェル分割構造についてにて説明し、ここでは不揮発性半導体記憶装置1のデータ消去動作を概略的に説明する。ここで、不揮発性半導体記憶装置1は、上段にて行方向に並んだメモリブロック10a10bと、下段にて行方向に並んだメモリブロック10c10dとが、異なる単位ウェル構造W1W2にそれぞれ形成されている。なお、単位ウェル構造W1W2は同一構成を有していることから、そのうち単位ウェル構造W1に着目して以下説明する。例えば単位ウェル構造W1には、メモリセルトランジスタ103とN型MOSトランジスタ15a15bとが1つのPウェルPW1に形成され、P型MOSトランジスタ9a9bが1つのNウェルに形成されている。このような不揮発性半導体記憶装置1は、PウェルPW1PW2の基板単位で消去動作を実行し得るようになされている。なお、ここでは、上段の単位ウェル構造W1に形成されたメモリブロック10a10bのデータを消去し、下段の単位ウェル構造W2に形成されたメモリブロック10c10dのデータを消去せずに保持する場合について以下説明する。なお、このデータが消去される複数のメモリブロック10a10bを纏めて消去ブロックと呼び、データが消去されずに保持される複数のメモリブロック10c10dを纏めて非消去ブロックと呼ぶ。この場合、消去ブロックでは、単位ウェル構造W1のPウェルPW1に9[V]の消去電圧が印加され、NウェルNW1にも9[V]の電圧が印加され得る。また、この消去ブロックでは、共通している第1選択ゲート線108aに9[V]のP側ゲート電圧が印加されてP型MOSトランジスタ9a9bをオフ状態とする。さらに、消去ブロックでは、第2選択ゲート線113aに0[V]が印加されてN型MOSトランジスタ15a15bもオフ状態となり、さらに全てのワード線102a~102dに0[V]のゲート電圧が印加され得る。これにより消去ブロックでは、PウェルPW1に9[V]の消去電圧が印加され、かつPウェルPW1に対向する制御ゲートに0[V]が印加されていることから、制御ゲートよりもPウェルPW1の電圧が高くなり得る。かくして、消去ブロックでは、メモリセルトランジスタ103の電荷蓄積層内に蓄積された電荷が、電圧の高いPウェルPW1に引き寄せられ、当該電荷蓄積層から電荷が引き抜かれることで、データを消去し得るようになされている。このようにして消去ブロックでは、PウェルPW1上に形成された全てのメモリセルトランジスタ103について一括してデータを消去し得るようになされている。一方、データが消去されずに保持される下段の非消去ブロックでは、消去ブロックと同様に、第1選択ゲート線108bに9[V]のP側ゲート電圧が印加されてP型MOSトランジスタ9c9dをオフ状態とし、第2選択ゲート線113bに0[V]が印加されてN型MOSトランジスタ15c15dもオフ状態とし、さらに全てのワード線102e~102hに0[V]のゲート電圧が印加され得る。これに加えてこの非消去ブロックでは、消去ブロックと異なり、PウェルPW2に0[V]の消去禁止電圧が印加され得るようになされている。これにより、非消去ブロックでは、メモリセルトランジスタ103の制御ゲートと、PウェルPW2との電圧差がなく、メモリセルトランジスタ103の電荷蓄積層に蓄積された電荷がPウェルPW2側に引き寄せられることなくそのまま保持され、データが書き込まれた状態を維持し得る。かくして、不揮発性半導体記憶装置1では、PウェルPW1PW2の電圧を調整することで、所望の消去ブロックのデータを消去できるとともに、当該消去ブロック以外の非消去ブロックのデータについては消去することなくそのまま保持させることができる。1-5動作及び効果以上の構成において、不揮発性半導体記憶装置1では、複数のメモリセル列配線2a2bと複数のワード線102a~102hとに対しメモリセルトランジスタ103を行列状に配置し、所定の選択ワード線120の電圧と、所定の選択メモリセル列配線18aの電圧との電圧差を基に、選択ワード線120及び選択メモリセル列配線18aとが交差する選択メモリセルトランジスタ115にデータを書き込むことができる。ここで、本発明の不揮発性半導体記憶装置1では、メモリセルトランジスタ103への電圧印加を制御するP型MOSトランジスタ9a9b9c9dを、メモリセル列配線2a2bに設け、そのうち選択メモリセルトランジスタ115に電荷を蓄積させてデータを書き込む際、非選択メモリセル列配線18bの書き込み禁止電圧がかかるP型MOSトランジスタ9bを、P側ゲート電圧によりオン状態にさせ、選択ワード線120と交差する非選択メモリセルトランジスタ116に、書き込み禁止電圧を印加するようにした。この際、不揮発性半導体記憶装置1では、非選択メモリセル列配線18bに印加される書き込み禁止電圧よりも、P型MOSトランジスタ9bのしきい値電圧|Vthp|だけ低いP側ゲート電圧をP型MOSトランジスタ9bに印加することで、当該P型MOSトランジスタ9bをオン状態に切り換えることができるので、P側ゲート電圧を書き込み禁止電圧よりも低く設定し得、その分だけデータ書き込み動作時に低電圧化を図ることができる。また、この不揮発性半導体記憶装置1では、第1選択ゲート線108aに印加されるP側ゲート電圧が、選択メモリセル列配線18aの上位ビット線7aに印加される電圧値この場合は0[V]以上に調整されていることから、非選択メモリセル列配線18b側のP型MOSトランジスタ9bをオン状態にさせつつ、選択メモリセル列配線18a側のP型MOSトランジスタ9aをオフ状態とし、さらには当該P型MOSトランジスタ9aの基板及びゲート間の電圧差を低減させてゲート絶縁膜に印加される電界を緩和させることができる。さらに、この不揮発性半導体記憶装置1では、メモリセルトランジスタ103への電圧印加を制御するN型MOSトランジスタ15a15b15c15dを、P型MOSトランジスタ9a9b9c9dとは別にメモリセル列配線2a2bに設けるようにした。そして、不揮発性半導体記憶装置1では、選択メモリセルトランジスタ115にデータを書き込む際、P型MOSトランジスタ9bに印加されるP側ゲート電圧とは別に、第2選択ゲート線113aからN型MOSトランジスタにN側ゲート電圧を印加し、選択メモリセル列配線のN型MOSトランジスタをオン状態にさせ、当該N型MOSトランジスタ15aから選択メモリセルトランジスタ115に書き込み電圧を印加するようにした。このように、不揮発性半導体記憶装置1では、P型MOSトランジスタ9bをオン状態とするP側ゲート電圧と、N型MOSトランジスタ15aをオン状態とするN側ゲート電圧とを、それぞれオン状態可能な低い電圧値に設定でき、かくして、選択メモリセルトランジスタ115に電荷を蓄積する際の電圧を従来よりも低減させる等、自由に設定し得る。また、この不揮発性半導体記憶装置1では、選択メモリセル列配線18aのN型MOSトランジスタ15aに、第2選択ゲート線113aからN側ゲート電圧を別途印加させるようにしたことで、P型MOSトランジスタ9aに印加されるP側ゲート電圧の電圧値に拘束されることなく、当該N型MOSトランジスタ15aをオン状態可能となる種々の低電圧に、N側ゲート電圧を調整し得る。この不揮発性半導体記憶装置1では、第2選択ゲート線113aに印加されるN側ゲート電圧が、非選択メモリセル列配線18bの上位ソース線12bに印加される電圧値この場合は8[V]以下に調整されていることから、選択メモリセル列配線18a側のN型MOSトランジスタ15aをオン状態にさせつつ、非選択メモリセル列配線18b側のN型MOSトランジスタ15bをオフ状態とし、さらには当該N型MOSトランジスタ15bの基板及びゲート間の電圧差を低減させてゲート絶縁膜に印加される電界を緩和させることができる。実際上、この実施の形態の場合、不揮発性半導体記憶装置1では、メモリブロック10aにおいて、上位ビット線7aと下位ビット線8aとの間にP型MOSトランジスタ9aを設けるとともに、上位ソース線12aと下位ソース線13aとの間にN型MOSトランジスタ15aを設けるようにした。そして、このような構成を各メモリブロック10a10b10c10dに有することで、不揮発性半導体記憶装置1では、選択メモリセルトランジスタ115にデータを書き込む際、非選択メモリセル列配線18bのP型MOSトランジスタ9bをオン状態にさせて当該P型MOSトランジスタ9bから下位ビット線8bを介して非選択メモリセルトランジスタ116に書き込み禁止電圧を印加できる。また、これと同時に、選択メモリセル列配線18aでは、N型MOSトランジスタ15aをオン状態にさせて当該N型MOSトランジスタ15aから下位ソース線13aを介して選択メモリセルトランジスタ115に書き込み電圧を印加できる。ここで、不揮発性半導体記憶装置1では、選択ワード線120にVW1として12[V]の書き込みゲート電圧を印加し、非選択ワード線121にVW2として4[V]の書き込み禁止ゲート電圧を印加して、電圧条件をVW1-VW2<9[V]に設定し、ワード線102a~102hの周辺回路がコントロールすべき電圧差を9[V]より小さくしたことで、ゲート絶縁層が厚い特別なMOSトランジスタを周辺回路に用いることなく、ゲート絶縁層が13[nm]未満のMOSトランジスタ図示せずを周辺回路に用いることができる。また、不揮発性半導体記憶装置1では、非選択メモリセル列配線18bの上位ビット線7bにVB1として8[V]の書き込み禁止電圧を印加し、選択メモリセル列配線18aの上位ビット線7aにVB2として0[V]の書き込み電圧を印加して、電圧条件をVB1-VB2<9[V]に設定し、上位ビット線7a7bの周辺回路がコントロールすべき電圧差を9[V]より小さくしたことで、ゲート絶縁層が厚い特別なMOSトランジスタを周辺回路に用いることなく、ゲート絶縁層が13[nm]未満のMOSトランジスタ図示せずを周辺回路に用いることができる。また、不揮発性半導体記憶装置1では、非選択メモリセル列配線18bの上位ビット線7bにVB2として8[V]の書き込み禁止電圧を印加し、P型MOSトランジスタ9aのゲート電圧を調整して、書き込み禁止電圧よりもP型MOSトランジスタ9bのゲート基板間電圧VGWを低くし、電圧条件をVB2>VGWに設定され得る。このようにして不揮発性半導体記憶装置1では、P型MOSトランジスタ9bに印加する電圧を抑制し、P型MOSトランジスタ9bにおけるゲート及び半導体基板間のゲート絶縁層の膜厚を13[nm]未満に形成することができる。ここで、P型MOSトランジスタ9a9bの基板電圧が8Vでゲート電圧に7Vを印加してオン状態にした場合には、P型MOSトランジスタ9a9bのゲート基板間電圧は1Vとなり、P型MOSトランジスタ9a9bのゲート絶縁膜にかかる電界を大幅に低減できる。同様に、N型MOSトランジスタ15a15bの基板電圧が0Vでゲート電圧に1Vを印加してオン状態にした場合には、N型MOSトランジスタ15a15bのゲート基板間電圧は1Vとなり、N型MOSトランジスタ15a15bのゲート絶縁膜にかかる電界を大幅に低減できる。この結果、ゲート絶縁膜の信頼性を大きく向上することができる。また、このように不揮発性半導体記憶装置1では、N型MOSトランジスタ15a15bに印加する電圧をも抑制し得ることから、N型MOSトランジスタ15aにおけるゲート及び半導体基板間のゲート絶縁層の膜厚も13[nm]未満に形成することができる。すなわち、従来のように、書き込み電圧と書き込み禁止電圧の両方を、N型MOSトランジスタ又はP型MOSトランジスタのいずれか1つのタイプのMOSトランジスタから印加していた場合は、このような大幅な電界緩和はなし得ない。これに対して本願発明では、P型MOSトランジスタとN型MOSトランジスタとを併用することがゲート絶縁膜の信頼性向上に大きく寄与し得るものである。なお、図4に示した消去動作において、第2選択ゲート線113aに0[V]を印加し、N型MOSトランジスタ15a15bのゲート電圧を0[V]とした例を示した。しかし、消去ブロックのPウェルPW1は9[V]であるため、この中に形成されるN型MOSトランジスタ15a15bのゲート電圧は、0[V]より高い電圧の方が、ゲート基板間電圧が低くなり、N型MOSトランジスタ15a15bのゲート絶縁膜にかかる電界を低減できる。このため、例えば、第2選択ゲート線113aには4[V]などの電圧を印加してもよい。以上の構成によれば、不揮発性半導体記憶装置1では、選択メモリセルトランジスタ115に電荷を蓄積させる際、非選択メモリセルトランジスタ116へ書き込み禁止電圧を印加するP型MOSトランジスタ9bをオンオフ動作させるP側ゲート電圧とは別に、N側ゲート電圧でオンオフ動作し、当該P型MOSトランジスタ9bとは逆極性でなるN型MOSトランジスタ15aを設けるようにした。これにより、不揮発性半導体記憶装置1では、P型MOSトランジスタ9bをオン状態とするP側ゲート電圧と、N型MOSトランジスタ15aをオン状態とするN側ゲート電圧とをそれぞれ個別に調整でき、例えばP型MOSトランジスタ9a及びN型MOSトランジスタ15aがオン状態可能な極力低い電圧値にP側ゲート電圧及びN側ゲート電圧をそれぞれ設定して従来よりも電圧を低減させる等、選択メモリセルトランジスタ115に電荷を蓄積する際の電圧を自由に設定し得る。また、この不揮発性半導体記憶装置1では、選択ワード線120と交差する非選択メモリセルトランジスタ116への書き込み禁止電圧の印加を、書き込み禁止電圧がかかるP型MOSトランジスタ9bをオン状態にして行うようにしたことから、P型MOSトランジスタ9bをオン状態にする際のP側ゲート電圧を書き込み禁止電圧より低く抑えることができ、その分だけ従来よりも選択メモリセルトランジスタ115に電荷を蓄積する際の電圧を低減し得る。さらに、不揮発性半導体記憶装置1では、書き込み電圧を選択メモリセル列配線18aに印加するN型MOSトランジスタ15aのN側ゲート電圧を、P側ゲート電圧とは別に種々の低電圧に調整することもできる。このように、この不揮発性半導体記憶装置1では、選択メモリセルトランジスタ115に電荷を蓄積させる際、電圧の高い書き込み禁止電圧をP型MOSトランジスタ9bから印加し、電圧の低い書き込み電圧をN型MOSトランジスタ15aから印加して、選択メモリセルトランジスタ115又は非選択メモリセルトランジスタ116へ電圧を印加する役割分担を、P型MOSトランジスタ9b及びN型MOSトランジスタ15aに分けたことで、P型MOSトランジスタ9b及びN型MOSトランジスタ15aそれぞれのゲート電圧やソース電圧を個別に調整でき、最終的にゲート基板間電圧を低く抑えることができる。なお、上述した実施の形態においては、例えば上位ビット線7aと、下位ビット線8aと、上位ソース線12aと、下位ソース線13aとを全て列方向へ向けて配置したメモリセル列配線2aを適用した場合について述べたが、本発明はこれに限らず、例えば上位ビット線7aと、下位ビット線8aと、下位ソース線13aとに直交する行方向に上位ソース線を配置させたメモリセル列配線等、メモリセルトランジスタ103や、P型MOSトランジスタ9a及びN型MOSトランジスタ15aの配置状況に応じて、これら上位ビット線7a、下位ビット線8a、上位ソース線12a及び下位ソース線13aを列方向又は行方向に適宜配置させた種々のメモリセル列配線を適用してもよい。1-6第1の実施の形態による不揮発性半導体記憶装置の書き込み動作の変形例なお、上述した実施の形態においては、選択メモリセルトランジスタにデータを書き込む際、N型MOSトランジスタには、VB1|Vthn|以上VB1は選択メモリセル列配線の電圧書き込み電圧、VthnはN型MOSトランジスタのしきい値電圧のN側ゲート電圧を印加し、P型MOSトランジスタには、VB2-|Vthp|以下VB2は非選択メモリセル列配線の電圧書き込み禁止電圧、VthpはP型MOSトランジスタのしきい値電圧のP側ゲート電圧を印加する不揮発性半導体記憶装置として、N型MOSトランジスタ15aには、VB1|Vthn|以上である8[V]のN側ゲート電圧を印加し、P型MOSトランジスタ9bには、VB2-|Vthp|以下である0[V]のP側ゲート電圧を印加する不揮発性半導体記憶装置1を適用した場合について述べたが、本発明はこれに限らず、N型MOSトランジスタに印加されるN側ゲート電圧が、VB1|Vthn|以上のであって、かつP型MOSトランジスタに印加されるP側ゲート電圧が、VB2-|Vthp|以下であれば、その他種々のN側ゲート電圧及びP側ゲート電圧を印加してもよい。また、上述した実施の形態においては、選択メモリセルトランジスタに電荷を蓄積させる際の関係式、VW1-VW2<9[V]VW1は選択ワード線の蓄積ゲート電圧、VW2は非選択ワード線の蓄積禁止ゲート電圧として、選択ワード線120にVW1として12[V]の書き込みゲート電圧を印加し、非選択ワード線121にVW2として4[V]の書き込み禁止ゲート電圧を印加して、その電圧差が9[V]未満の条件を満たすようにした場合について説明したが、本発明はこれに限らず、上記VW1-VW2<9[V]の条件を満たせば、選択ワード線及び非選択ワード線に印加する電圧値を種々の電圧値に設定してもよい。また、上述した実施の形態においては、選択メモリセルトランジスタに電荷を蓄積させる際の関係式、VB1-VB2<9[V]VB1は選択メモリセル列配線の電荷蓄積電圧、VB2は非選択メモリセル列配線の電荷蓄積禁止電圧として、非選択メモリセル列配線18bの上位ビット線7bにVB1として8[V]の書き込み禁止電圧を印加し、選択メモリセル列配線18aの上位ビット線7aにVB2として0[V]の書き込み電圧を印加して、その電圧差が9[V]未満の条件を満たすようにした場合について述べたが、本発明はこれに限らず、上記VB1-VB2<9[V]の条件を満たせば、選択メモリセル列配線18a及び非選択メモリセル列配線18bに印加する電圧値を種々の電圧値としてもよい。また、上述した実施の形態においては、選択メモリセルトランジスタに電荷を蓄積させる際、非選択メモリセル列配線のソース線には、非選択メモリセル列配線のビット線に印加される電圧値未満であって、かつ、N型MOSトランジスタに印加されるN側ゲート電圧からN型MOSトランジスタのしきい値電圧Vthnを減算した電圧値以上の電圧が印加されているようにした場合について述べたが、本発明はこれに限らず、例えば、選択メモリセルトランジスタに電荷を蓄積させる際、選択メモリセル列配線のビット線には、選択メモリセル列配線のソース線に印加される電圧値より大きく、かつ、P型MOSトランジスタに印加されるP側ゲート電圧から該P型MOSトランジスタのしきい値電圧Vthpを加算した電圧値以下の電圧が印加されるか、或いは、選択メモリセルトランジスタに電荷を蓄積させる際、非選択メモリセル列配線のソース線がオープン状態であるか、或いは、選択メモリセルトランジスタに電荷を蓄積させる際、選択メモリセル列配線のビット線がオープン状態であるとの条件のいずれかを満たすようにしてもよい。1-6-1第1変形例の書き込み動作例えば、図2との対応部分に同一符号を付して示す図5において、25は第1変形例の書き込み動作を実行する不揮発性半導体記憶装置を示す。この不揮発性半導体記憶装置25は、データを書き込む際において、非選択メモリセル列配線18bのP型MOSトランジスタ9bをオン状態とするP側ゲート電圧の電圧値と、選択メモリセル列配線18aのN型MOSトランジスタ15aをオン状態とさせるN側ゲート電圧の電圧値とが、上述した不揮発性半導体記憶装置1と相違している。因みに、図5は、図2と同様に、不揮発性半導体記憶装置25の4つのメモリブロック10a10b10c10dのうち、例えば第1列第1行目のメモリブロック10aを選択ブロック117とし、この選択ブロック117の第1行目のメモリセルトランジスタ103だけを選択メモリセルトランジスタ115として、他の残り3つのメモリブロック10b10c10d全てを非選択ブロック118としたときの各箇所の電圧を示したものである。実際上、データの書き込み動作を実行する際、不揮発性半導体記憶装置25では、選択ブロック行において共通する第1選択ゲート線108aに8[V]未満のP側ゲート電圧を印加し得る。ここで、この8[V]未満のP側ゲート電圧VGPは、非選択メモリセル列配線18bの上位ビット線7bに印加される書き込み禁止電圧の8[V]と、この非選択メモリセル列配線18bのP型MOSトランジスタ9bのしきい値電圧Vthpとから設定された電圧値であり、当該P型MOSトランジスタ9bがオン状態となる条件、すなわち、書き込み禁止電圧8[V]-|Vthp|>VGPの条件のもとで設定された電圧値例えば7[V]である。非選択メモリセル列配線18bの上位ビット線7bからドレインに8[V]の書き込み禁止電圧が印加されたP型MOSトランジスタ9bは、8[V]未満のP側ゲート電圧VGPが印加されることでオン状態となり、選択ワード線120と交差する非選択メモリセル列配線18bの下位ビット線8bに対し、8[V]の書き込み禁止電圧を印加し得る。このとき、非選択メモリセル列配線18bでは、上位ソース線12bから8[V]が印加され、第2選択ゲート線113aから1[V]が印加されていることから、N型MOSトランジスタ15bがオフ状態になり、下位ソース線13bが下位ビット線8bと同じ電位となる。これにより、選択ワード線120と、非選択メモリセル列配線18bの下位ビット線8bとが交差する非選択メモリセルトランジスタ116では、選択ワード線120から制御ゲートに高電圧の12[V]のゲート電圧が印加されるものの、非選択メモリセル列配線18bの上位ビット線7bからP型MOSトランジスタ9bを介して8[V]の書き込み禁止電圧が一端に印加されることから、制御ゲート及びチャネル領域間の電圧差が小さくなり、量子トンネル効果が発生せず、チャネル領域から電荷蓄積層に電荷が注入され得ない。また、この際、不揮発性半導体記憶装置25では、選択ブロック行において共通する第2選択ゲート線113aに0[V]を超えるN側ゲート電圧を印加し得る。ここで、この0[V]を超えるN側ゲート電圧VGNは、選択メモリセル列配線18aの上位ソース線12aに印加される書き込み電圧の0[V]と、この選択メモリセル列配線18aのN型MOSトランジスタ15aのしきい値電圧Vthnとから設定された電圧値であり、当該N型MOSトランジスタ15aがオン状態となる条件、すなわち、書き込み禁止電圧0[V]|Vthn|<VGNの条件のもとで設定された電圧値例えば1[V]である。選択メモリセル列配線18aの上位ソース線12aからソースに0[V]の書き込み電圧が印加されたN型MOSトランジスタ15aは、0[V]を超えるN側ゲート電圧VGNが印加されることでオン状態となり、選択ワード線120と交差する選択メモリセル列配線18aの下位ソース線13aに対し、0[V]の書き込み電圧を印加し得る。このとき、選択メモリセル列配線18aでは、上位ビット線7aから0[V]が印加され、第1選択ゲート線108aから7[V]が印加されていることから、P型MOSトランジスタ9aがオフ状態になり、下位ビット線8aが、書き込み電圧が印加されている下位ソース線13aと同じ電圧となる。かくして、選択ワード線120と、選択メモリセル列配線18aの下位ソース線13aとが交差する選択メモリセルトランジスタ115では、選択ワード線120から制御ゲートに高電圧の12[V]のゲート電圧が印加され、かつ選択メモリセル列配線18aのN型MOSトランジスタ15aを介して下位ソース線13aから他端に、0[V]の書き込み電圧が印加される。これにより選択メモリセルトランジスタ115では、制御ゲート及びチャネル領域間の電圧差が大きくなり、その結果、量子トンネル効果が発生し、チャネル領域から電荷蓄積層に電荷が注入され得る。かくして、この不揮発性半導体記憶装置25でも、非選択メモリセル列配線18bの非選択メモリセルトランジスタ116に書き込み禁止電圧を印加するために、第1選択ゲート線108aに印加するP側ゲート電圧を、従来よりも格段的に低減できる。また、この不揮発性半導体記憶装置25でも、選択メモリセル列配線18aの選択メモリセルトランジスタ115をオン状態とするための第2選択ゲート線113aに印加するN側ゲート電圧を従来よりも格段的に低減させることができる。1-6-2第2変形例の書き込み動作図2との対応部分に同一符号を付して示す図6において、27は第2変形例の書き込み動作を実行する不揮発性半導体記憶装置を示す。この不揮発性半導体記憶装置27は、データの書き込み動作時、非選択メモリセル列配線18bのP型MOSトランジスタ9bをオン状態とするP側ゲート電圧の電圧値と、選択メモリセル列配線18aのN型MOSトランジスタ15aをオン状態とさせるN側ゲート電圧の電圧値とが、上述した不揮発性半導体記憶装置125とは相違している。実際上、この不揮発性半導体記憶装置27では、データの書き込み動作時、非選択メモリセル列配線18bのP型MOSトランジスタ9bをオン状態にするP側ゲート電圧の電圧値と、選択メモリセル列配線18aのN型MOSトランジスタ15aをオン状態にするN側ゲート電圧の電圧値とが同じ電圧値に設定されている。因みに、図6は、図2及び図5と同様に、4つのメモリブロック10a10b10c10dのうち、例えば第1列第1行目のメモリブロック10aを選択ブロック117とし、この選択ブロック117の第1行目のメモリセルトランジスタ103だけを選択メモリセルトランジスタ115として、他の残り3つのメモリブロック10b10c10d全てを非選択ブロック118としたときの各箇所の電圧を示したものである。実際上、この不揮発性半導体記憶装置27は、同じ電圧値のP側ゲート電圧及びN側ゲート電圧を、同一の電圧発生元からP型MOSトランジスタ9b及びN型MOSトランジスタ15aにそれぞれ印加し得、P型MOSトランジスタ9b及びN型MOSトランジスタ15aの電圧印加手段を共通化し得る。かくして、この実施の形態による不揮発性半導体記憶装置27では、P型MOSトランジスタ9bへP側ゲート電圧を印加する電圧印加手段とは別に、N型MOSトランジスタ15aにN側ゲート電圧を印加する電圧印加手段を設ける必要がない分、装置全体の構成を簡素化し得る。因みに、図6において、29aはP型MOSトランジスタ9a9bのゲート電圧の生成回路を示し、29bはN型MOSトランジスタ15a15bのゲート電圧の生成回路を示す。インバータの上部から入る電源がインバータのP型MOSトランジスタのソース電源であり、インバータの下部から入る電源がインバータのN型MOSトランジスタのソース電源である。P型MOSトランジスタ9a9bのゲート電圧は、オフ状態のとき8[V]であり、オン状態のとき4[V]である。このため生成回路29aのインバータは、8[V]と4[V]の電源で構成されており、選択ブロック行となるとき4[V]を出力し、非選択ブロック行となるとき8[V]を出力し得る。同様に、N型MOSトランジスタのゲート電圧は、オフ状態のとき0[V]であり、オン状態のとき4[V]である。このため生成回路29bのインバータは、4[V]と0[V]の電源で構成されており、選択ブロック行となるとき4[V]を出力し、非選択ブロック行となるとき0[V]を出力し得る。そして、このようにP型MOSトランジスタ9a9bとN型MOSトランジスタ15a15bのオン状態のゲート電圧を4Vに揃えたことで、これらの生成回路29a29bは8[V]と4[V]と0[V]の電源だけで構成し得るものである。この場合、不揮発性半導体記憶装置27では、選択ブロック行において共通する第1選択ゲート線108aに、例えば4[V]のP側ゲート電圧を印加し得る。因みに、この4[V]のP側ゲート電圧VGPは、非選択メモリセル列配線18bの上位ビット線7bに印加される書き込み禁止電圧の8[V]と、この非選択メモリセル列配線18bのP型MOSトランジスタ9bのしきい値電圧Vthpとから設定された電圧値であり、当該P型MOSトランジスタ9bがオン状態となる条件、すなわち、書き込み禁止電圧8[V]-|Vthp|>VGPの条件を満たす電圧値である。因みに、この実施の形態の場合、不揮発性半導体記憶装置27では、P型MOSトランジスタ9bが形成される半導体基板たるNウェルの電圧が調整されており、当該Nウェルに例えば8[V]が印加され、書き込み禁止電圧VB2>VGWVGWは、P型MOSトランジスタ9bのゲート及び半導体基板間のゲート基板間電圧の条件を満たすように設定されている。なお、メモリブロック10a10bのメモリセルトランジスタ103及びN型MOSトランジスタ15a15bが形成されるPウェルは、0[V]に調整されている。非選択メモリセル列配線18bの上位ビット線7bからソースに8[V]の書き込み禁止電圧が印加されたP型MOSトランジスタ9bは、4[V]のP側ゲート電圧VGPが印加されることでオン状態となり、選択ワード線120と交差する非選択メモリセル列配線18bの下位ビット線8bに対し、8[V]の書き込み禁止電圧を印加し得る。このとき、非選択メモリセル列配線18bでは、上位ソース線12bから8[V]が印加され、第2選択ゲート線113aから4[V]が印加されていることから、N型MOSトランジスタ15bがオフ状態になり、下位ソース線13bが下位ビット線8bと同じ電位となる。これにより、選択ワード線120と、非選択メモリセル列配線18bの下位ビット線8bとが交差する非選択メモリセルトランジスタ116では、選択ワード線120から制御ゲートに高電圧の12[V]のゲート電圧が印加されるものの、非選択メモリセル列配線18bの上位ビット線7bからP型MOSトランジスタ9bを介して8[V]の書き込み禁止電圧が一端に印加されることから、制御ゲート及びチャネル領域間の電圧差が小さくなり、量子トンネル効果が発生せず、チャネル領域から電荷蓄積層に電荷が注入され得ない。これに加えてこの際、不揮発性半導体記憶装置27では、選択ブロック行において共通する第2選択ゲート線113aに、第1選択ゲート線108aに印加されるP側ゲート電圧と同じ4[V]のN側ゲート電圧が印加され得る。因みに、この4[V]のN側ゲート電圧VGNは、選択メモリセル列配線18aの上位ソース線12aに印加される書き込み電圧の0[V]と、この選択メモリセル列配線18aのN型MOSトランジスタ15aのしきい値電圧Vthnとから設定された電圧値であり、当該N型MOSトランジスタ15aがオン状態となる条件、すなわち、書き込み禁止電圧0[V]|Vthn|<VGNの条件を満たす電圧値である。選択メモリセル列配線18aの上位ソース線12aからソースに0[V]の書き込み電圧が印加されたN型MOSトランジスタ15aは、4[V]のN側ゲート電圧VGNが印加されることでオン状態となり、選択ワード線120と交差する選択メモリセル列配線18aの下位ソース線13aに対し、0[V]の書き込み電圧を印加し得る。このとき、選択メモリセル列配線18aでは、上位ビット線7aから0[V]が印加され、第1選択ゲート線108aから4[V]が印加されていることから、P型MOSトランジスタ9aがオフ状態になり、下位ビット線8aが、書き込み電圧が印加されている下位ソース線13aと同じ電位となる。かくして、選択ワード線120と、選択メモリセル列配線18aの下位ソース線13aとが交差する選択メモリセルトランジスタ115では、選択ワード線120から制御ゲートに高電圧の12[V]のゲート電圧が印加され、かつ選択メモリセル列配線18aのN型MOSトランジスタ15aを介して下位ソース線13aから他端に、0[V]の書き込み電圧が印加されることから、制御ゲート及びチャネル領域間の電圧差が大きくなり、その結果、量子トンネル効果が発生し、チャネル領域から電荷蓄積層に電荷が注入され得る。以上の構成において、不揮発性半導体記憶装置27では、P型MOSトランジスタ9bに接続された第1選択ゲート線108aに印加するP側ゲート電圧と、N型MOSトランジスタ15aに接続された第2選択ゲート線113aへ印加するN側ゲート電圧とを同じ電圧値に設定できることから、第1選択ゲート線108a及び第2選択ゲート線113aへ電圧を印加する電圧印加手段を共通化させることができ、これら第1選択ゲート線108a及び第2選択ゲート線113a毎に電圧印加手段を別々に設ける場合に比べ、装置全体を簡素化し得る。また、この不揮発性半導体記憶装置27では、P型MOSトランジスタ9bへ印加するP側ゲート電圧を4[V]とし、N型MOSトランジスタ15aへ印加するN側ゲート電圧も4[V]とに設定できることから、上述した不揮発性半導体記憶装置1に比べて、書き込み動作におけるP側ゲート電圧及びN側ゲート電圧を格段的に低減できる。さらに、不揮発性半導体記憶装置27では、P型MOSトランジスタ9a9bに印加させるP側ゲート電圧を4[V]とし、N型MOSトランジスタ15a15bに印加されるN側ゲート電圧を4[V]として、上述した不揮発性半導体記憶装置1に比べて両者の電圧値を同じとして電圧差をなくすことができるので、その分だけ装置全体での電圧振幅を低減させることができる。なお、上述した第2変形例による書き込み動作の実施の形態においては、P型MOSトランジスタ9bへのP側ゲート電圧と、N型MOSトランジスタ15aへのN側ゲート電圧とが同じ電圧値であるため、同じ電圧印加手段により第1選択ゲート線108a及び第2選択ゲート線113aに電圧を印加するようにした場合について述べたが、本発明はこれに限らず、P型MOSトランジスタ9aへのP側ゲート電圧と、N型MOSトランジスタ15aへのN側ゲート電圧とが同じ電圧値であっても、異なる電圧印加手段により第1選択ゲート線108a及び第2選択ゲート線113aに電圧を別々に印加するようにしてもよい。また、上述した第2変形例による書き込み動作の実施の形態においては、選択メモリセル列配線18aのN型MOSトランジスタ15aがオン状態となり、書き込み電圧を下位ソース線13aに印加し、非選択メモリセル列配線18bのP型MOSトランジスタ9bがオン状態となり、書き込み禁止電圧を下位ビット線8bに印加し、さらにこの時、選択メモリセル列配線18aのP型MOSトランジスタ9aと非選択メモリセル列配線18bのN型MOSトランジスタ15bがオフ状態となることで、下位ビット線8aは下位ソース線13aと同電位になり得て、13bは8bと同電位になるようにした。この際、本発明では、選択メモリセル列配線18aのP型MOSトランジスタ9aがオフ状態になり得れば、上位ビット線7aに種々の電圧を印加してもよく、また、非選択メモリセル列配線18bのN型MOSトランジスタ15bがオフ状態になり得れば、上位ソース線12bに種々の電圧を印加してもよい。例えば、図6との対応部分に同一符号を付して示す図7のように、不揮発性半導体記憶装置31では、選択メモリセル列配線18aの上位ビット線7aに、例えば4[V]の選択ビット電圧VB1が印加され、選択メモリセル列配線18aのP型MOSトランジスタ9aをオフ状態とし得る。また、この際、不揮発性半導体記憶装置31は、一方の非選択メモリセル列配線18bの上位ソース線12bに、例えば4[V]の非選択ソース電圧VS1が印加され、非選択メモリセル列配線18bのN型MOSトランジスタ15bをオフ状態とし得る。ここで、この選択ビット電圧VB1は、選択メモリセル列配線18aの上位ビット線7aに印加される書き込み電圧以上であって、かつ選択メモリセル列配線18aのP型MOSトランジスタ9aに印加されるP側ゲート電圧VGPから、P型MOSトランジスタ9aのしきい値電圧|Vthp|を加算した電圧値以下すなわち、VGP|Vthp|以下の条件を満たす電圧値に設定されたものである。一方、非選択ソース電圧VS1は、非選択メモリセル列配線18bの上位ビット線7bに印加される書き込み禁止電圧未満であって、かつ非選択メモリセル列配線18bのN型MOSトランジスタ15bに印加されるN側ゲート電圧VGNから、N型MOSトランジスタ15bのしきい値電圧Vthnを減算した電圧値以上すなわち、VGN-Vthn以上の条件を満たす電圧値に設定されたものである。以上の構成においても、不揮発性半導体記憶装置31では上述した実施の形態と同様の効果を得ることができる。また、このように、本発明では、ゲート電圧に加え、ソース電圧の調節も可能であり、例えば上位ビット線7aに4[V]の選択ビット電圧VB1を印加し、上位ソース線12bに4[V]の非選択ソース電圧VS1を印加し得ることから、P型MOSトランジスタ9cに印加されるソース電圧及びゲート電圧の電圧差や、N型MOSトランジスタ15dに印加されるソース電圧及びゲート電圧の電圧差を小さくし得、P型MOSトランジスタ9c及びN型MOSトランジスタ15dのゲート絶縁膜にかかる電界を大幅に緩和でき、トランジスタの信頼性向上を実現できる。2第2の実施の形態図1との対応部分に同一符号を付して示す図8において、35は第2の実施の形態による不揮発性半導体記憶装置を示し、図1に示す不揮発性半導体記憶装置1とはデータの書き込み動作時に用いるN型MOSトランジスタ36a36b36c36dの配置位置が相違している。なお、ここでは、メモリブロック10a10b10c10dは全て同一構成を有することから、説明の便宜上、メモリブロック10aに着目して以下説明する。この場合、例えばメモリセル列配線2aには、上位ビット線7aと下位ビット線8aとの間にP型MOSトランジスタ9a及びN型MOSトランジスタ36aが設けられ、下位ビット線8a上にP型MOSトランジスタ9aとN型MOSトランジスタ36aとが並んで配置されている。実際上、P型MOSトランジスタ9aは、上位ビット線7aと、N型MOSトランジスタ36aのソースとに、ソースが接続されているとともに、下位ビット線8aにドレインが接続されている。一方、N型MOSトランジスタ36aは、上位ビット線7aと、P型MOSトランジスタ9aのソースとに、ソースが接続されているとともに、下位ビット線8aにドレインが接続されている。また、この不揮発性半導体記憶装置35には、上位ソース線12aと下位ソース線13aとの間に、データの読み出し動作時及び消去動作時に用いるN型MOSトランジスタ37aが別途設けられている。なお、ソース線5a5bに設けられたN型MOSトランジスタ37a37b37c37dは、データの書き込み動作時、一律にオフ状態となり得る。因みに、図8は、図2と同様に、不揮発性半導体記憶装置35の4つのメモリブロック10a10b10c10dのうち、例えば第1列第1行目のメモリブロック10aを選択ブロック117とし、この選択ブロック117の第1行目のメモリセルトランジスタ103だけを選択メモリセルトランジスタ115として、他の残り3つのメモリブロック10b10c10d全てを非選択ブロック118としたときの各箇所の電圧を示したものである。この場合、不揮発性半導体記憶装置35では、データの書き込み動作を実行する際、選択メモリセルトランジスタ115のゲートに接続された選択ワード線120に12[V]の書き込みゲート電圧を印加し、選択ワード線120以外の他の残りの非選択ワード線121に、書き込みゲート電圧より低い4[V]の書き込み禁止ゲート電圧が印加され得る。また、不揮発性半導体記憶装置35では、選択メモリセル列配線18aの上位ビット線7aに0[V]の書き込み電圧が印加されるとともに、非選択メモリセル列配線18bの上位ビット線7bに8[V]の書き込み禁止電圧が印加される。この際、選択メモリセル列配線18aの上位ソース線12aと、非選択メモリセル列配線18bの上位ソース線12bとには、読出し消去用のN型MOSトランジスタ37a37b37c37dをそれぞれオフ状態とすべく0[V]の電圧が印加され得る。これに加えて、不揮発性半導体記憶装置35では、選択ブロック行にて共通する第1選択ゲート線108aに0[V]のP側ゲート電圧を印加するとともに、同じく選択ブロック行にて共通させている第2選択ゲート線113aに8[V]のN側ゲート電圧を印加し得る。この際、8[V]の書き込み禁止電圧が上位ビット線7bに印加された非選択メモリセル列配線18bでは、P型MOSトランジスタ9bが0[V]のP側ゲート電圧VGPによりオン状態となり、このときN型MOSトランジスタ36bが8[V]のN側ゲート電圧によりオフ状態となる。かくして、非選択メモリセル列配線18bでは、選択ワード線120と交差する非選択メモリセル列配線18bの下位ビット線8bに、上位ビット線7bからP型MOSトランジスタ9aを介して8[V]の書き込み禁止電圧が印加される。これにより、選択ワード線120と、非選択メモリセル列配線18bの下位ビット線8bとが交差する非選択メモリセルトランジスタ116では、選択ワード線120から制御ゲートに高電圧の12[V]のゲート電圧が印加されるものの、P型MOSトランジスタ9bを介して一端に8[V]の書き込み禁止電圧が印加されることから、制御ゲート及びチャネル領域間の電圧差が小さくなり、量子トンネル効果が発生せず、チャネル領域から電荷蓄積層に電荷が注入され得ない。一方、0[V]の書き込み電圧が上位ビット線7aに印加された選択メモリセル列配線18aでは、P型MOSトランジスタ9aが0[V]のP側ゲート電圧VGPによりオフ状態となり、このときN型MOSトランジスタ36aが8[V]のN側ゲート電圧によりオン状態となる。かくして、選択メモリセル列配線18aでは、選択ワード線120と交差する選択メモリセル列配線18aの下位ビット線8aに、上位ビット線7aからN型MOSトランジスタ36aを介して0[V]の書き込み電圧を印加し得る。かくして、選択ワード線120と、選択メモリセル列配線18aの下位ビット線8aとが交差する選択メモリセルトランジスタ115では、選択ワード線120から制御ゲートに高電圧の12[V]のゲート電圧が印加され、かつ選択メモリセル列配線18aのN型MOSトランジスタ36aを介して下位ビット線8aから一端に、0[V]の書き込み電圧が印加されて、制御ゲート及びチャネル領域間の電圧差が大きくなり、その結果、量子トンネル効果が発生し、チャネル領域から電荷蓄積層に電荷が注入され得る。このように、第2の実施の形態による不揮発性半導体記憶装置35でも、上述した第1の実施の形態による不揮発性半導体記憶装置1と同様に、選択ワード線120と、選択メモリセル列配線18aの下位ビット線8aとが交差する選択メモリセルトランジスタ115の電荷蓄積層にだけ、電荷を蓄積させてデータを書き込むことができるとともに、その一方で他の全ての非選択メモリセルトランジスタ116の電荷蓄積層に電荷が蓄積させることなく、データの書き込みを防止し得る。このような構成でなる不揮発性半導体記憶装置35であっても、上述の実施の形態による不揮発性半導体記憶装置1と同様の効果を得ることができる。なお、上述した実施の形態においては、例えば上位ビット線7aと、下位ビット線8aと、上位ソース線12aと、下位ソース線13aとを全て同一の列方向に延びるように配置させたメモリセル列配線2aを適用した場合について述べたが、本発明はこれに限らず、上位ビット線と、下位ビット線と、上位ソース線と、下位ソース線とを異なる方向に延びるように配置させたメモリセル列配線を適用してよい。例えば、図8との対応部分に同一符号を付した図9に示す不揮発性半導体記憶装置41のように、例えば上位ビット線7a、下位ビット線8a及び下位ソース線13aを列方向に配置させ、上位ソース線42aを行方向に配置させてよい。このような不揮発性半導体記憶装置41であっても、図8に示す不揮発性半導体記憶装置35と同様に各箇所に電圧を印加することで、データの書き込み動作を実行し得、同様の効果を得ることができる。また、上述した実施の形態においては、P型MOSトランジスタ9a9bに0[V]のP側ゲート電圧を印加し、N型MOSトランジスタ36a36bに8[V]のN側ゲート電圧を印加するようにした場合について述べたが、本発明はこれに限らず、例えば上述した1-6第1の実施の形態による不揮発性半導体記憶装置の書き込み動作の変形例この場合、1-6-1第1変形例の書き込み動作及び1-6-2第2変形例の書き込み動作も含む。以下同様にて説明した種々の電圧値を、不揮発性半導体記憶装置3541に用いるようにしてもよい。3第3の実施の形態図8との対応部分に同一符号を付して示す図10において、45は第3の実施の形態による不揮発性半導体記憶装置を示し、上述した不揮発性半導体記憶装置35とはデータの書き込み動作時に用いるN型MOSトランジスタ46a46b46c46dの配置位置が相違している。この場合、例えばメモリセル列配線18aには、上位ビット線7aと下位ビット線8aとの間にP型MOSトランジスタ9aが設けられ、上位ビット線7aと下位ソース線13aとの間にN型MOSトランジスタ46aが設けられている。実際上、P型MOSトランジスタ9aは、上位ビット線7aと、N型MOSトランジスタ46aのソースとにソースが接続されているとともに、下位ビット線8aにドレインが接続されている。一方、N型MOSトランジスタ46aは、上位ビット線7aと、P型MOSトランジスタ9aのソースとにソースが接続されているとともに、下位ソース線13aにドレインが接続されている。因みに、この不揮発性半導体記憶装置45にも、上述した第2の実施の形態による不揮発性半導体記憶装置35と同様に、上位ソース線12aと下位ソース線13aとの間に、データの読み出し動作時及び消去動作時に用いるN型MOSトランジスタ37aが別途設けられている。なお、ソース線5a5bに設けられたN型MOSトランジスタ37a37b37c37dはデータの書き込み動作時は一律にオフ状態となり得る。因みに、図10は、図2と同様に、不揮発性半導体記憶装置45の4つのメモリブロック10a10b10c10dのうち、例えば第1列第1行目のメモリブロック10aを選択ブロック117とし、この選択ブロック117の第1行目のメモリセルトランジスタ103だけを選択メモリセルトランジスタ115として、他の残り3つのメモリブロック10b10c10d全てを非選択ブロック118としたときの各箇所の電圧を示したものである。この場合、不揮発性半導体記憶装置45では、データの書き込み動作を実行する際、選択メモリセルトランジスタ115の制御ゲートに接続された選択ワード線120に12[V]の書き込みゲート電圧を印加し、選択ワード線120以外の他の残り全ての非選択ワード線121に、書き込みゲート電圧より低い4[V]の書き込み禁止ゲート電圧が印加され得る。また、不揮発性半導体記憶装置45では、選択メモリセル列配線18aの上位ビット線7aに0[V]の書き込み電圧が印加されるとともに、非選択メモリセル列配線18bの上位ビット線7bに8[V]の書き込み禁止電圧が印加される。なお、選択メモリセル列配線18aの上位ソース線12aと、非選択メモリセル列配線18bの上位ソース線12bとには、読出し消去用のN型MOSトランジスタ37a37bをオフ状態とすべく0[V]の電圧がそれぞれ印加され得る。これに加えて、不揮発性半導体記憶装置45では、選択ブロック行にて共通させている第1選択ゲート線108aに0[V]のP側ゲート電圧を印加するとともに、同じく選択ブロック行にて共通させている第2選択ゲート線113aに8[V]のN側ゲート電圧を印加し得る。8[V]の書き込み禁止電圧が上位ビット線7bに印加された非選択メモリセル列配線18bでは、P型MOSトランジスタ9bが0[V]のP側ゲート電圧VGP印加されるによりオン状態となり、このときN型MOSトランジスタ46bが8[V]のN側ゲート電圧によりオフ状態となる。かくして、非選択メモリセル列配線18bでは、選択ワード線120と交差する非選択メモリセル列配線18bの下位ビット線8bに、P型MOSトランジスタ9bを介して8[V]の書き込み禁止電圧を印加し得る。これにより、選択ワード線120と、非選択メモリセル列配線18bの下位ビット線8bとが交差する非選択メモリセルトランジスタ116では、選択ワード線120から制御ゲートに高電圧の12[V]のゲート電圧が印加されるものの、非選択メモリセル列配線18bの上位ビット線7bからP型MOSトランジスタ9bを介して8[V]の書き込み禁止電圧が一端に印加されることから、制御ゲート及びチャネル領域間の電圧差が小さくなり、量子トンネル効果が発生せず、チャネル領域から電荷蓄積層に電荷が注入され得ない。一方、0[V]の書き込み電圧が上位ビット線7aに印加された選択メモリセル列配線18aでは、P型MOSトランジスタ9aが0[V]のP側ゲート電圧VGPによりオフ状態となり、このときN型MOSトランジスタ46aが8[V]のN側ゲート電圧によりオン状態となる。かくして、選択メモリセル列配線18aでは、選択ワード線120と交差する選択メモリセル列配線18aの下位ソース線13aに、上位ビット線7aからN型MOSトランジスタ46aを介して0[V]の書き込み電圧を印加し得る。かくして、選択ワード線120と、選択メモリセル列配線18aの下位ソース線13aとが交差する選択メモリセルトランジスタ115では、選択ワード線120から制御ゲートに高電圧の12[V]のゲート電圧が印加され、かつ選択メモリセル列配線18aのN型MOSトランジスタ46aを介して下位ソース線13aから他端に、0[V]の書き込み電圧が印加され、制御ゲート及びチャネル領域間の電圧差が大きくなり、その結果、量子トンネル効果が発生し、チャネル領域から電荷蓄積層に電荷が注入され得る。このように、第3の実施の形態による不揮発性半導体記憶装置45でも、上述した第1の実施の形態による不揮発性半導体記憶装置1と同様に、選択ワード線120と、選択メモリセル列配線18aとが交差する選択メモリセルトランジスタ115の電荷蓄積層にだけ電荷を蓄積させてデータを書き込むことができるとともに、他の全ての非選択メモリセルトランジスタ116の電荷蓄積層に電荷が蓄積させることなく、データの書き込みを防止し得る。なお、上述した実施の形態においては、例えば上位ビット線7aと、下位ビット線8aと、上位ソース線12aと、下位ソース線13aとを全て同一の列方向に延びるように配置させたメモリセル列配線2aを適用した場合について述べたが、本発明はこれに限らず、上位ビット線と、下位ビット線と、上位ソース線と、下位ソース線とを異なる方向に延びるように配置させたメモリセル列配線を適用してよい。例えば、図10との対応部分に同一符号を付した図11に示す不揮発性半導体記憶装置50のように、上位ビット線7a、下位ビット線8a及び下位ソース線13aを列方向に配置させ、上位ソース線42a42bを行方向に配置させてもよい。このような不揮発性半導体記憶装置50であっても、図10に示す不揮発性半導体記憶装置45と同様に各箇所に電圧を印加することで、データの書き込み動作を実行し得、同様の効果を得ることができる。また、上述した実施の形態においては、P型MOSトランジスタ9a9bに0[V]のP側ゲート電圧を印加し、N型MOSトランジスタ46a46bに8[V]のN側ゲート電圧を印加するようにした場合について述べたが、本発明はこれに限らず、例えば上述した1-6第1の実施の形態による不揮発性半導体記憶装置の書き込み動作の変形例にて説明した種々の電圧値を、不揮発性半導体記憶装置4550に用いるようにしてもよい。4不揮発性半導体記憶装置のウェル分割構造について4-1ウェル分割構造次に、例えば第1の実施の形態による不揮発性半導体記憶装置1のウェル分割構造について説明する。ここで、図12は、上述した第1の実施の形態による不揮発性半導体記憶装置1と基本的構造が同じであるものの、行方向に配置されるメモリブロック56a56b56c56dの数が、不揮発性半導体記憶装置1とは異なる不揮発性半導体記憶装置55を示し、この不揮発性半導体記憶装置55を上方から見た平面レイアウト構成を示した上面図である。図12に示すように、不揮発性半導体記憶装置55には、長方形状のNウェルNW1と、長方形状のPウェルPW1とが長手方向を揃え隣接して配置された複数の単位ウェル構造W1W2を備え、この単位ウェル構造W1W2がディープNウェルDNW上に設けられている。ディープNウェルDNW上はP型半導体基板Psub後述する図13及び図14上に形成され、各NウェルNW1NW2...と電気的に接続しており、不連続なPウェルPW1PW2...同士がNウェルNW1NW2...により電気的に絶縁された構造となっている。なお、不揮発性半導体記憶装置55には、複数個からなるPウェルPW1PW2...上に、メモリセルトランジスタが並んだメモリアレイが形成され得る。ここで、例えば単位ウェル構造W1には、1つのNウェルNW1と1つのPウェルPW1とに亘ってメモリブロック56a56b56c56dが形成され得る。因みに、これら4つのメモリブロック56a56b56c56dは、全て同一構成でなることから、1つのメモリブロック56bに着目して以下説明する。また、図12では、メモリブロック56bが、図1に示す不揮発性半導体記憶装置1のメモリブロック10aと同一構成を有しており、図1との対応部分には同一符号を付して示す。実際上、このメモリブロック56bには、NウェルNW1にP型MOSトランジスタ9aが形成され、PウェルPW1に、複数のメモリセルトランジスタ図示せずが配置されたメモリセル形成領域59と、N型MOSトランジスタ15aとが形成されている。NウェルNW1上には、当該NウェルNW1の長手方向たる行方向に沿って第1選択ゲート線108aが配置されている。一方、PウェルPW1上には、第1選択ゲート線108aと平行に行方向へ延びる複数のワード線102a~102dがメモリセル形成領域59上に配置され、これらワード線102a~102dと平行に行方向へ延びる第2選択ゲート線113aがN型MOSトランジスタ15a上に配置され得る。また、NウェルNW1及びPウェルPW1上には、列方向に並んで配置されたP型MOSトランジスタ9aと、複数のメモリセルトランジスタと、N型MOSトランジスタ15aとに沿って、上位ビット線7aと上位ソース線12aとが配置されている。なお、上位ソース線12aの直下には図示しない下位ソース線が配置され、上位ビット線の直下には図示しない下位ビット線が配置されている。なお、この実施の形態の場合上位ソース線12aは、その配線幅が上位ビット線7aの配線幅よりも太く形成されており、ソース抵抗を下げてデータの読み出し動作時におけるデータ読出速度を向上し得るようになされている。図13は、図12のA-A’部分の断面構成を含む不揮発性半導体記憶装置55の側断面図であり、メモリセル列配線2aに沿って単位ウェル構造W1に形成されたメモリブロック56bと、これと隣接する他の単位ウェル構造W2に形成されたメモリブロック56eとを示す。なお、ここでは、2つのメモリブロック56a56eは同一構成を有することから、1つのメモリブロック56bに着目して以下説明する。図13に示すように、PウェルPW1は、板状からなり、ディープNウェルDNW上に設けられ、素子分離層60によりN型MOSトランジスタ形成領域61aと、メモリセル列形成領域61bとに区分けされている。N型MOSトランジスタ形成領域61aには、N型MOSトランジスタ15aが形成されており、N型MOSトランジスタ15aのソース領域62aに上位ソース線12aが接続され、ドレイン領域62bに下位ソース線13aが接続されている。また、N型MOSトランジスタ15aは、ソース領域62a及びドレイン領域62b間のチャネル層上にゲート絶縁層63を介してゲート64が形成され、このゲート64が第2選択ゲート線として機能する構成を有する。一方、PウェルPW1のメモリセル列形成領域61bには、複数のメモリセルトランジスタ103が形成されており、これらメモリセルトランジスタ103の一端領域66aに下位ソース線13aが接続されている。また、このメモリセルトランジスタ103には、一端領域66aと他端領域66b間のチャネル領域上にトンネル絶縁層68を介して電荷蓄積層69、層間絶縁層70及び制御ゲート71が順次積層された構成を有し、制御ゲート71がワード線の機能を有している。電荷蓄積層69としては例えば、離散的に電荷をトラップし得るシリコン窒化膜などを用いれば良く、SONOS型と呼ばれるメモリセル構造となる。これに加えて、ディープNウェルDNW上には、このPウェルPW1とは分離させて素子分離層72を介しNウェルNW1が設けられており、このNウェルNW1にP型MOSトランジスタ9aが形成されている。ここで、図14は、図12のB-B’部分の断面構成を含む不揮発性半導体記憶装置55の側断面図であり、メモリセル列配線2aに沿って単位ウェル構造W1に形成されたメモリブロック56bと、これと隣接する他の単位ウェル構造W2に形成されたメモリブロック56eとを示す。なお、ここでは、2つのメモリブロック56a56eは同一構成を有することから、ここでもメモリブロック56bに着目して以下説明する。図14に示すように、NウェルNW1には、P型MOSトランジスタ9aが形成されており、P型MOSトランジスタ9aのドレイン領域74a及びソース領域74b間のチャネル層上にゲート絶縁層75を介してゲート76が形成され、このゲート76が第1選択ゲート線となっている。また、このP型MOSトランジスタ9aには、ソース領域74bに上位ビット線7aが接続されているとともに、ドレイン領域74aに下位ビット線8aが接続されている。なお、この下位ビット線8aは、PウェルPW1に形成されたメモリセルトランジスタ103の他端領域66bに接続されている。ここで、不揮発性半導体記憶装置55は、図13及び図14に示すように、下位ビット線8a及び下位ソース線13aがNウェルNW1及びPウェルPW1に対し、垂直方向にて最も近くに配置され、これら下位ビット線8a及び下位ソース線13aよりも上方に上位ソース線12aが配置され、さらにこの上位ソース線12aの上方に上位ビット線7aが配置された構成を有している。このような不揮発性半導体記憶装置55を製造する際には、先ず初めに、図15に示すように、P型半導体基板Psub上にディープNウェルDNWを形成し、その表面に長方形状でなる複数の単位ウェル構造W1W2...を表面に形成する。なお、単位ウェル構造W1W2...は全て同一構成を有しており、例えば単位ウェル構造W1は、NウェルNW1とPウェルPW1とが順に並ぶように形成されている。次いで、図16に示すように、NウェルNW1にP型MOSトランジスタ9aを形成し、PウェルPW1にメモリセルトランジスタ図示せず及びN型MOSトランジスタ15aを形成した後、P型MOSトランジスタ9aに第1選択ゲート線108aを接続させる。また、メモリセルトランジスタには制御ゲートにワード線102a~102dを接続し、N型MOSトランジスタ15aにはゲートに第2選択ゲート線113aを接続する。次いで、P型MOSトランジスタ9aのドレイン領域74aと、メモリセルトランジスタの他端領域66bとに、下位ビット線8aを接続し、N型MOSトランジスタ15aのドレイン領域62bと、メモリセルトランジスタの一端領域66aに、下位ソース線13aを接続する。なお、この下位ビット線8a及び下位ソース線13aは、ワード線102a~102dを跨ぐようにして形成される。次いで、図17に示すように、N型MOSトランジスタ15aのソース領域62aに上位ソース線12aを接続させることで、下位ソース線13aの直上にて、この下位ソース線13aに沿うように上位ソース線12aを配置させる。最後に、図15に示したように、P型MOSトランジスタ9aのソース領域74bに上位ビット線7aを接続させることで、下位ビット線8aの直上にて、この下位ビット線8aに沿うように上位ビット線7aを配置させて不揮発性半導体記憶装置55を製造し得る。4-2データ消去動作時におけるウェル分割構造に対する電圧印加について次に、かかる構成でなる不揮発性半導体記憶装置55において、メモリセルトランジスタのデータを消去する際の単位ウェル構造W1W2への電圧印加について以下説明する。図13との対応部分に同一符号を付して示す図18と、図14との対応部分に同一符号を付して示す図19では、メモリブロック56bを消去ブロックとし、他のメモリブロック56eを非消去ブロックとしたときの各箇所の電圧を示している。このように不揮発性半導体記憶装置55では、消去ブロックのデータのみを消去する場合、消去ブロックたるメモリブロック56bと、非消去ブロックたるメモリブロック56eとに共通するディープNウェルDNWに9[V]の電圧が印加され得る。そして、消去ブロックでは、単位ウェル構造W1のうち、PウェルPW1に9[V]の消去電圧が印加されるとともに、NウェルNW1にも9[V]の電圧が印加され得る。因みに、この消去ブロックでは、P型MOSトランジスタ9aに9[V]のP側ゲート電圧が印加されてオフ状態とするとともに、N型MOSトランジスタ15aに0[V]が印加されてオフ状態となり、さらに全てのメモリセルトランジスタ103の制御ゲート71にも0[V]のゲート電圧が印加され得る。これにより消去ブロックでは、0[V]の制御ゲート71に対して、PウェルPW1が9[V]となり、PウェルPW1の電圧値のほうが高くなることから、メモリセルトランジスタ103の電荷蓄積層内に蓄積された電荷が電圧の高いPウェルPW1に引き込まれ、当該電荷蓄積層から電荷が引き抜かれることで、データを消去し得るようになされている。かくして、この消去ブロックでは、PウェルPW1上に形成された全てのメモリセルトランジスタ103について一括してデータを消去し得るようになされている。この実施の形態では、9[V]で消去できる例を示したが、これは浮遊ゲートを用いたメモリセルに比べ、トンネル絶縁膜を薄くできるSONOS型メモリならではの特徴であり、SONOS型メモリに本発明のアレイ構成を適用することにより、スイッチMOSやメモリ周辺の回路において、そのMOSのゲート絶縁膜を薄膜化、例えば13[nm]以下にすることができ、メモリモジュール面積の縮小や高速化に繋げることができる。なお浮遊ゲート型の場合には18[V]程度の電圧が報告されている。一方、データが消去されずに保持させる非消去ブロックでは、単位ウェル構造W2のうち、PウェルPW2に0[V]の消去禁止電圧が印加されるとともに、NウェルNW2に9[V]の電圧が印加され得る。因みに、この消去ブロックでは、P型MOSトランジスタ9eに9[V]のP側ゲート電圧が印加されてオフ状態とするとともに、N型MOSトランジスタ15eに0[V]が印加されてオフ状態となり、さらに全てのメモリセルトランジスタ103の制御ゲート71にも0[V]のゲート電圧が印加され得る。これにより、非消去ブロックでは、メモリセルトランジスタ103の制御ゲート71と、PウェルPW2との電圧差がなく、メモリセルトランジスタ103の電荷蓄積層に蓄積された電荷がPウェルPW2側に引き寄せられることなく、データが書き込まれた状態を維持し得る。かくして、不揮発性半導体記憶装置55では、所望の消去ブロックのデータを消去できるとともに、当該消去ブロック以外の非消去ブロックのデータについては消去することなくそのまま保持させることができる。4-3他の実施の形態によるウェル分割構造を有する不揮発性半導体記憶装置ついて4-3-1ウェル分割構造なお、上述した実施の形態においては、図12、図13及び図14に示すように、例えば一の行に並ぶメモリブロック56bを1つのPウェルPW1に形成し、他の行に並ぶメモリブロック56eを他のPウェルPW2に形成するようにした場合について述べたが、本発明はこれに限らず、例えば、一及び他の行のメモリブロック等その他種々の行数のメモリブロックを1つのPウェルに形成するようにしてもよい。例えば、図13との対応部分に同一符号を付して示す図20や、図14との対応部分に同一符号を付して示す図21は、ディープNウェルDNW上の1つのPウェルPW5に対し、2行に配置された2つのメモリブロック82a82bを形成した不揮発性半導体記憶装置81を示す。この場合、ディープNウェルDNWには、中央にPウェルPW5が配置され、このPウェルPW5の両端にNウェルNW1NW2が配置され、当該PウェルPW5をNウェルNW1NW2にて挟み込むような構成が形成されている。実際上、一端のNウェルNW1には、第1行目のメモリブロック82aを形成するP型MOSトランジスタ9aが形成されており、他端のNウェルNW2には第2行目のメモリブロック82bを形成するP型MOSトランジスタ9eが形成されている。これらNウェルNW1Nw2に挟み込まれたPウェルPW5には、ほぼ中央に素子分離層83が形成されており、この素子分離層83の一方の領域に、第1行目のメモリブロック82aを構成する複数のメモリセルトランジスタ103aと、N型MOSトランジスタ84aとが形成されている。また、この素子分離層83の他方の領域には、第2行目のメモリブロック82bを構成する複数のメモリセルトランジスタ103bと、N型MOSトランジスタ84eとが形成されている。なおPW6とPW7は、消去の対象となるブロックを含むPW5に対し、PW5と電気的に分離された隣接Pウェルを表す。このようにPウェルPW5には、これら異なる行のメモリブロック82a82bの複数のメモリセルトランジスタ103a103bを素子分離層83だけを介して連続して設け、これらメモリセルトランジスタ103a103bを2つのN型MOSトランジスタ84a84eにより挟み込むように配置されている。これにより不揮発性半導体記憶装置81では、図13及び図14に示す不揮発性半導体記憶装置55と比べて、メモリブロック82a82b間にNウェルが不要となり、その分だけ構成を簡素化し得る。4-3-2他の実施の形態によるウェル分割構造におけるデータ消去動作時の電圧印加について因みに、このような不揮発性半導体記憶装置81では、第1行目のメモリブロック82aと、第2行目のメモリブロック82bとが同じ1つのPウェルPW5を共有するように形成されていても、例えば一方のメモリブロック82aを消去ブロックとし、他方のメモリブロック82bを非消去ブロックとすることもできる。この場合、図20との対応部分に同一符号を付して示す図22と、図21との対応部分に同一符号を付して示す図23のように、不揮発性半導体記憶装置81では、ディープNウェルDNWと、PウェルPW5と、NウェルNW1NW2とにそれぞれ9[V]の消去電圧を印加する。また、この際、消去ブロックとするメモリブロック82aには、メモリセルトランジスタ103aの制御ゲート71に0[V]を印加し得る。これにより、消去ブロックでは、メモリセルトランジスタ103aの制御ゲート71よりもチャネル層PウェルPW5の電圧が高くなり、メモリセルトランジスタ103aの電荷蓄積層69内に蓄積された電荷がPウェルPW5に引き込まれ、当該電荷蓄積層69内から電荷が引き抜かれて、電荷蓄積層69内に電荷が蓄積されていない状態になり得る。また、この際、消去ブロックと同じPウェルPW5に形成された非消去ブロックたるメモリブロック82bでは、メモリセルトランジスタ103bの制御ゲート71に9[V]の消去禁止電圧を印加することで、PウェルPW5の電圧値と、制御ゲート71側の電圧値とを合わせ、当該消去禁止電圧によってメモリセルトランジスタ103bの電荷蓄積層69内に蓄積された電荷がPウェルPW5に引き込まれることなく、電荷蓄積層69内に電荷が蓄積された状態を維持し得る。PW6及びPW7は消去非対象のブロックであり、その領域のワード線及びウェルには0Vを印加して消去動作を阻止している。このように不揮発性半導体記憶装置81では、1つのPウェルPW5に消去ブロックと非消去ブロックとが混在していても、メモリセルトランジスタ103a103bの制御ゲート71に印加する電圧を制御することで、PウェルPW5を共有する複数のメモリブロック82a82bのうち、例えばメモリブロック82aのみを消去ブロックとしてデータを消去し得るようになされている。5メモリセル列配線を構成する各配線の配置構成について次に、不揮発性半導体記憶装置1に用いるメモリセル列配線について、このメモリセル列配線を構成する上位ビット線、下位ビット線、上位ソース線及び下位ソース線の具体的な配置構成について着目し、以下説明する。図24は、連続的に設けられる複数のメモリセル列配線2g2h...のうち、メモリセル列配線2g2hの縦断面構成を示す。この場合、例えばメモリセル列配線2g2hは、上述した不揮発性半導体記憶装置1に設けたメモリセル列配線2a2bと同一構成でなり、説明の便宜上、メモリセル列配線2hに着目して以下説明する。メモリセル列配線2hは、上位ビット線7h、下位ビット線8h、上位ソース線12h及び下位ソース線13hからなり、これら上位ビット線7hの配置高さと、上位ソース線12hの配置高さと、下位ビット線8h及び下位ソース線13hの配置高さとが異なる位置にあり、それぞれ別層に配置されている。この実施の形態の場合、メモリセル列配線2hは、下位ビット線8h及び下位ソース線13hが隣接して配置され、これら下位ビット線8h及び下位ソース線13hの上方に上位ソース線12hが配置され、さらにこの上位ソース線12hの上方に上位ビット線7hが配置され得る。なお、メモリセル列配線2gは、上位ビット線7gの配置高さと、上位ソース線12gの配置高さと、下位ビット線8g及び下位ソース線13gの配置高さとが、隣接するメモリセル列配線2hの上位ビット線7hの配置高さと、上位ソース線12hの配置高さと、下位ビット線8h及び下位ソース線13hの配置高さと同じ高さに設定されている。また、メモリセル列配線2g2hは、メモリセル列配線2gの下位ソース線13gと隣接するように、メモリセル列配線2hの下位ビット線8hが配置され、下位ビット線8g8hと、下位ソース線13g13hとが順次交互に配置され得る。ここで、メモリセル列配線2hでは、下位ビット線8hの直上に上位ビット線7hが配置されているとともに、下位ソース線13hの直上に上位ソース線12hが配置されている。これにより、メモリセル列配線2hでは、上位ビット線7h及び上位ソース線12hの位置と、上位ソース線12g及び下位ビット線8gの位置と、上位ビット線7g及び下位ソース線13gの位置とが互い違いにずれた千鳥構造となっている。そして、メモリセル列配線2g2hでは、これら上位ビット線7g7h、下位ビット線8g8h、上位ソース線12g12h、及び下位ソース線13g13hが接することなく配置され、例えばメモリセル列配線2hの上位ビット線7hと下位ビット線8hとが、上位ソース線12h12g間の隙間上下方向に配置された構成を有している。以上の構成において、このメモリセル列配線2hでは、上位ビット線7hと上位ソース線12hとを別層に配置させることにより、上位ビット線7hと上位ソース線12hとが接することなく配置させることができる。従って、メモリセル列配線2g2hでは、これら上位ビット線7g7h間の距離と、上位ソース線12g12h間の距離は、互いに影響されず独立して設定できる。例えば上位ビット線7g7hは、配線間隔を広げて横方向に隣接する配線間容量を軽減し、上位ソース線12g12hは配線幅を広げ抵抗を軽減することができる。以上によりデータ読み出し動作時における安定動作を実現し得るとともに、データの読み出し速度を向上し得る。さらに、メモリセル列配線2g2hでは、上位ビット線7g7hと上位ソース線12g12hとを互い違いにずらした千鳥構造とし、上位ビット線7g7hと上位ソース線12g12hとを完全に重ならせずに配置されている。従って、上位ビット線7g7hと上位ソース線12g12hとの上下方向の配線容量を軽減し、データの読み出し速度を向上し得る。6他の実施の形態なお、本発明は、本実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能であり、例えば上述した第1の実施の形態による不揮発性半導体記憶装置1252731、第2の実施の形態による不揮発性半導体記憶装置3541、第3の実施の形態による不揮発性半導体記憶装置4550及び不揮発性半導体記憶装置5581を適宜組み合わせた不揮発性半導体記憶装置を適用してもよい。また、上述した実施の形態においては、電荷蓄積層に電荷を蓄積可能なメモリセルトランジスタとして、シリコンチッ化膜層に電荷を蓄積可能なSONOS型のメモリセルトランジスタを適用した場合について述べたが、本発明はこれに限らず、トンネル酸化膜上に導電性のポリシリコンを形成し、その浮遊ゲートに電荷を蓄積するスタック型のメモリセルトランジスタ等その他種々のメモリセルトランジスタを適用してもよい。また、上述した実施の形態においては、2列2行の合計4つのメモリブロック10a10b10c10dが形成された不揮発性半導体記憶装置125273135414550を適用した場合について述べたが、本発明はこれに限らず、例えば2列や2行等のように2つのメモリブロックが形成された不揮発性半導体記憶装置を適用してもよく、また、1列2行、1列3行、3列3行等その他種々の数のメモリブロックが形成された不揮発性半導体記憶装置を適用してもよい。また、上述した実施の形態においては、ビット線4aに一端を接続し、ソース線5aに他端を接続し、これらビット線4a及びソース線5a間に複数のメモリセルトランジスタ103を配置させた不揮発性半導体記憶装置1を適用した場合について述べたが、本発明はこれに限らず、ビット線に対して複数のメモリセルトランジスタを直列に配置し、最下行のメモリセルトランジスタをソースに接続させたNAND型の不揮発性半導体記憶装置を適用してもよい。また本発明の実施の形態では、図13及び図14等に示すように、P型基板上に形成するものとして説明したが、N型基板でも良く、更にSOI基板などを用いても良い。これらの基板を用いた場合にはメモリセル領域下部の分割されたPウェル間の電気的分離が達成されるならば、ディープNウェルDNWを省略しても本発明の効果を得ることができる。6-1P型チャネル型のメモリセルトランジスタを採用した場合なお、上述した実施の形態においては、メモリセルトランジスタとして、Nチャネル型メモリセルトランジスタを適用した場合について述べたが、本発明はこれに限らず、Pチャネル型のメモリセルトランジスタを適用することができ、この場合にも、上述した実施の形態と同じ考え方が適用できるのは言うまでもない。その場合の注意点として、書き込み動作を行う場合に、選択メモリセル列配線側のP型MOSトランジスタがオン状態となり書き込み電圧を選択メモリセルトランジスタに印加し、非選択メモリセル列配線側のN型MOSトランジスタがオン状態となり書き込み禁止電圧を非選択メモリセルトランジスタに印加する点が、上述したNチャネル型メモリセルの場合と異なる。但し、メモリセルトランジスタと同じ導電型のスイッチMOSによって選択メモリセル列に電位を供給し、違う導電型のスイッチMOSによって非選択メモリセル列に電位を供給するという考え方は全く共通である。実際上、図7との対応部分に同一符号を付して示す図25は、メモリセルトランジスタとして、Pチャネル型メモリセルトランジスタ92を適用した不揮発性半導体記憶装置91を示す。この不揮発性半導体記憶装置91は、ビット線4a及びソース線5a間に複数のPチャネル型メモリセルトランジスタ92が並列に配置された構成を有している。ここで、この不揮発性半導体記憶装置91は、従来の不揮発性半導体記憶装置100と異なり、上位ビット線7a7bと下位ビット線8a8b8c8dとの間に、第1半導体スイッチとしてのN型MOSトランジスタ94a94b94c94dが設けられ、上位ソース線12a12bと下位ソース線13a13b13c13dとの間に、第2半導体スイッチとしてのP型MOSトランジスタ95a95b95c95dが設けられている点に特徴を有している。実際上、1つの上位ビット線7aには、複数のN型MOSトランジスタ94a94cが設けられ、各N型MOSトランジスタ94a94cにそれぞれ1つの下位ビット線8a8cが接続されている。また、他方の上位ビット線7bにも、複数のN型MOSトランジスタ94b94dが設けられており、各N型MOSトランジスタ94b94dにそれぞれ1つの下位ビット線8b8dが接続されている。また、例えばN型MOSトランジスタ94aには、ソースに上位ビット線7aが接続されているとともに、ドレインに下位ビット線8aが接続されており、行方向に延びる第1選択ゲート線108aがゲートに接続されている。この第1選択ゲート線108aは、行方向に並ぶ上段のメモリブロック10a10bにそれぞれ設けられたN型MOSトランジスタ94a94bに接続されている。かくして、上段の行方向に並ぶ2つのN型MOSトランジスタ94a94bには、共通した1つの第1選択ゲート線108aから所定のN側ゲート電圧第1ゲート電圧が一律に印加され得るようになされている。また、下段の行方向に並ぶ2つのN型MOSトランジスタ94c94dに対しても1つの第1選択ゲート線108bが接続されており、この共通した第1選択ゲート線108bから2つのN型MOSトランジスタ94c94dに所定のN側ゲート電圧が一律に印加され得るようになされている。一方、この実施の形態の場合、1つの上位ソース線12aには、複数のP型MOSトランジスタ95a95cが設けられ、各P型MOSトランジスタ95a95cにそれぞれ1つの下位ソース線13a13cが接続されている。また、上位ソース線12bにも、複数のP型MOSトランジスタ95b95dが設けられており、各P型MOSトランジスタ95b95dにそれぞれ1つの下位ソース線13b13dが接続されている。ここで、例えば、上位ソース線12a及び下位ソース線13a間に配置されているP型MOSトランジスタ95aは、ソースに上位ソース線12aが接続されるとともに、ドレインに下位ソース線13aが接続されており、行方向に延びる第2選択ゲート線113aがゲートに接続されている。この第2選択ゲート線113aは、上段にて行方向に並ぶ2つのP型MOSトランジスタ95a95bに接続されている。かくして、上段の2つのP型MOSトランジスタ95a95bには、共通した1つの第2選択ゲート線113aから所定のP側ゲート電圧第2ゲート電圧が一律に印加され得るようになされている。また、下段の行方向に並ぶ2つのP型MOSトランジスタ95c95dにも、1つの第2選択ゲート線113bが接続されており、この共通した第2選択ゲート線113bから2つのP型MOSトランジスタ95c95dに所定のP側ゲート電圧が一律に印加され得るようになされている。ビット線4a及びソース線5a間に設けられるPチャネル型メモリセルトランジスタには、一端に下位ビット線8aが接続されているとともに、他端に下位ソース線13aが接続され、ゲートに例えばワード線102aが接続されている。因みに、各Pチャネル型メモリセルトランジスタ92は、全て同一構成を有しており、半導体基板において一端及び他端間にチャネル領域を備え、チャネル領域上にトンネル絶縁層を介して電荷蓄積層、層間絶縁層及び制御ゲートが順次積層された構造を有している。かくして、Pチャネル型メモリセルトランジスタ92は、チャネル領域と制御ゲートとに印加される電圧により電荷蓄積層内に電荷を蓄積させたり、或いは電荷蓄積層に蓄積した電荷を引き抜いたりし得るようになされている。かかる構成を有する不揮発性半導体記憶装置91では、データの書き込み動作により、上述した実施の形態と同様に、所望するPチャネル型メモリセルトランジスタ92にだけ電荷蓄積層に電荷を蓄積させてデータを書き込むことができる。ここで、図25では、不揮発性半導体記憶装置91において、第1行1列目のPチャネル型メモリセルトランジスタ92を選択メモリセルトランジスタ115として、それ以外の全てのPチャネル型メモリセルトランジスタ92を非選択メモリセルトランジスタ116としたときの各箇所の電圧値を示している。実際上、この不揮発性半導体記憶装置91では、選択メモリセルトランジスタ115のゲートに接続されたワード線102aを選択ワード線120とし、この選択ワード線120に12[V]の書き込みゲート電圧が印加され得る。また、不揮発性半導体記憶装置91では、選択ワード線120以外の他の残りの非選択ワード線121に、書き込みゲート電圧より高い4[V]の書き込み禁止ゲート電圧が印加され得る。さらに、この際、不揮発性半導体記憶装置91では、選択メモリセルトランジスタ115が配置される選択メモリセル列配線18aの上位ソース線12aに0[V]の書き込み電圧電荷蓄積電圧が印加されるとともに、選択メモリセル列配線18aの上位ビット線7aに4[V]の電圧が印加され得る。そして、さらに不揮発性半導体記憶装置91では、非選択メモリセル列配線18bの上位ソース線12bに、4[V]の電圧が印加されるとともに、非選択メモリセル列配線18bの上位ビット線7bに8[V]の書き込み禁止電圧電荷蓄積禁止電圧が印加され得る。これに加えて、不揮発性半導体記憶装置91では、第1選択ゲート線108aに、4[V]のN側ゲート電圧が印加され得るようになされている。これにより非選択メモリセル列配線18bでは、上位ビット線7bから8[V]の書き込み禁止電圧が印加されているN型MOSトランジスタ94bがオン状態になり得る。かくして、不揮発性半導体記憶装置91では、非選択メモリセル列配線18bのN型MOSトランジスタ94bがオン状態となることで、選択ワード線120と交差する非選択メモリセル列配線18bの下位ビット線8bに対し、N型MOSトランジスタ94bを介して8[V]の書き込み禁止電圧を印加し得る。このとき、非選択メモリセル列配線18bでは、上位ソース線12bから4[V]が印加され、第2選択ゲート線113aから4[V]が印加されることでP型MOSトランジスタ95bがオフ状態になる。すなわち、この不揮発性半導体記憶装置91では、第1選択ゲート線108aに印加されるN側ゲート電圧が、選択メモリセル列配線18aの上位ビット線7aに印加される電圧値この場合は4[V]以下に調整されていることから、非選択メモリセル列配線18b側のN型MOSトランジスタ94bをオン状態にさせつつ、選択メモリセル列配線18a側のN型MOSトランジスタ94aをオフ状態とし、さらには当該N型MOSトランジスタ94aの基板及びゲート間の電圧差を低減させてゲート絶縁膜に印加される電界を緩和させることができる。これにより、選択ワード線120と非選択メモリセル列配線18bの下位ビット線8bとが交差する非選択メモリセルトランジスタ116では、選択ワード線120からゲートに低電圧の12[V]のゲート電圧が印加されるものの、非選択メモリセル列配線18bの上位ビット線7bからN型MOSトランジスタ94bを介して8[V]の書き込み禁止電圧が一端に印加されることから、制御ゲート及びチャネル領域間の電圧差が小さくなり、量子トンネル効果が発生せず、チャネル領域から電荷蓄積層に電荷が注入され得ない。また、この際、不揮発性半導体記憶装置91では、第2選択ゲート線113aに4[V]のP側ゲート電圧を印加することで、選択メモリセル列配線18aのP型MOSトランジスタ95aのゲートに、P側ゲート電圧を印加し得る。選択メモリセル列配線18aのP型MOSトランジスタ95aは、選択メモリセル列配線18aの上位ソース線12aからソースに0[V]の書き込み電圧が印加され、第2選択ゲート線113aからゲートに4[V]のP側ゲート電圧が印加されることから、オン状態となる。かくして、不揮発性半導体記憶装置91では、選択ワード線120と交差する選択メモリセル列配線18aの下位ソース線13aに対し、P型MOSトランジスタ95aを介して0[V]の書き込み電圧を印加し得る。このとき、選択メモリセル列配線18aでは、上位ビット線7aから4[V]が印加され、第1選択ゲート線108aから4[V]が印加されることで、N型MOSトランジスタ94aがオフ状態になり、下位ビット線8aがフローティング状態となり得る。すなわち、この不揮発性半導体記憶装置91では、第2選択ゲート線113aに印加されるP側ゲート電圧が、非選択メモリセル列配線18bの上位ソース線12bに印加される電圧値この場合は4[V]以下に調整されていることから、選択メモリセル列配線18a側のP型MOSトランジスタ95aをオン状態にさせつつ、非選択メモリセル列配線18b側のP型MOSトランジスタ95bをオフ状態とし、さらには当該P型MOSトランジスタ95bの基板及びゲート間の電圧差を低減させてゲート絶縁膜に印加される電界を緩和させることができる。このように選択ワード線120と、選択メモリセル列配線18a下位ソース線13aとが交差する選択メモリセルトランジスタ115では、選択ワード線120からゲートに低電圧の12[V]のゲート電圧が印加され、かつ選択メモリセル列配線18aのP型MOSトランジスタ95aを介して下位ソース線13aから他端に、0[V]の書き込み電圧が印加されることから、制御ゲート及びチャネル領域間の電圧差が大きくなり、その結果、量子トンネル効果が発生し、チャネル領域から電荷蓄積層に電荷が注入され得る。そして、このように本発明による不揮発性半導体記憶装置91は、書き込み禁止電圧の印加を、N型MOSトランジスタ94bをオン状態にして行うようにし、書き込み電圧の印加を、P型MOSトランジスタ95aをオン状態にして行うようにしたことから、N側ゲート電圧第1ゲート電圧とP側ゲート電圧第2ゲート電圧は、互いに制限されることなくそれぞれがオン状態になる範囲で自由に設定し得る。また、この不揮発性半導体記憶装置91は、N型MOSトランジスタ94bをオン状態とするN側ゲート電圧を、例えば‐4[V]と低く抑えることができるとともに、P型MOSトランジスタ95aをオン状態にするP側ゲート電圧も例えば4[V]と低く抑えることができる。さらに、この不揮発性半導体記憶装置91でも、N側ゲート電圧及びP型ゲート電圧の電圧値を同じとし、電圧差をなくすことができる。因みに、非選択ブロック行では、第1選択ゲート線108bに8[V]のN側ゲート電圧が印加され、当該第1選択ゲート線108bに接続された全てのN型MOSトランジスタ94c94dを一律にオフ状態にし得る。また、非選択ブロック行では、第2選択ゲート線113bに0[V]が印加され、当該第2選択ゲート線113bに接続された全てのP型MOSトランジスタ95c95dを一律にオフ状態にし得る。なお、不揮発性半導体記憶装置91では、非選択ブロック行の非選択ワード線121にそれぞれ0[V]が印加され、非選択ブロック行の各非選択メモリセルトランジスタ116に電圧が印加されることがなく、これら全ての非選択メモリセルトランジスタ116で量子トンネル効果が発生せず、チャネル領域から電荷蓄積層に電荷が注入されることはない。かくして、不揮発性半導体記憶装置91でも、他の実施の形態と同様に、選択ワード線120と、選択メモリセル列配線18aの下位ソース線13aとが交差する選択メモリセルトランジスタ115の電荷蓄積層だけに電荷を蓄積させてデータを書き込むことができるとともに、他の全ての非選択メモリセルトランジスタ116の電荷蓄積層に電荷が蓄積させることなく、データの書き込みを防止し得る。以上の構成において、この不揮発性半導体記憶装置91では、N型MOSトランジスタ94a94bとは別に、これらN型MOSトランジスタ94a94bとは逆極性でなるP型MOSトランジスタ95a95bを設け、選択メモリセルトランジスタ115に電荷を蓄積する際、N側ゲート電圧により非選択メモリセル列配線18bのN型MOSトランジスタ94bをオン状態として非選択メモリセルトランジスタ116へ書き込み禁止電圧を印加し、これとは別にP側ゲート電圧により選択メモリセル列配線18aのP型MOSトランジスタ95aをオン状態として選択メモリセルトランジスタへ書き込み電圧を印加するようにした。このように、この不揮発性半導体記憶装置91では、選択メモリセルトランジスタ115に電荷を蓄積する際に、N型MOSトランジスタ94bをオン状態とするN側ゲート電圧と、P型MOSトランジスタ95aをオン状態とするP側ゲート電圧とを個別に設定でき、その分、選択メモリセルトランジスタに電荷を蓄積する際の電圧を、従来よりも自由に設定し得る。また、この不揮発性半導体記憶装置91でも、ゲート電圧に加え、ソース電圧の調節も可能であり、例えば上位ビット線7aに‐4[V]の選択ビット電圧VB1を印加し、上位ソース線12bにも‐4[V]の非選択ソース電圧VS1を印加し得ることから、N型MOSトランジスタ94cに印加されるソース電圧及びN側ゲート電圧の電圧差や、P型MOSトランジスタ95dに印加されるソース電圧及びP側ゲート電圧の電圧差をそれぞれ小さくし得、N型MOSトランジスタ94c及びP型MOSトランジスタ95dのゲート絶縁膜にかかる電界を大幅に緩和でき、トランジスタの信頼性向上を実現できる。さらに、このように不揮発性半導体記憶装置91では、N型MOSトランジスタ94a94b及びP型MOSトランジスタ95a95bに印加する電圧を抑制し得ることから、N型MOSトランジスタ94a94b及びP型MOSトランジスタ95a95bにおけるゲート及び半導体基板間の各ゲート絶縁層の膜厚も、それぞれ13[nm]未満に形成することができる。なお、上述した実施の形態においては、Pチャネル型メモリセルトランジスタを適用した不揮発性半導体記憶装置として、図7に示す不揮発性半導体記憶装置31においてP型MOSトランジスタ9a~9d及びN型MOSトランジスタ15a~15dの配置を入れ替えた図25に示す不揮発性半導体記憶装置91を適用した場合について述べたが、本発明はこれに限らず、その他、図2、図5、図6、図8、図9、図10及び図11に示す各不揮発性半導体記憶装置1252735414550において、P型MOSトランジスタ9a~9d及びN型MOSトランジスタ15a~15d36a~36d46a~46dの配置を入れ替えた不揮発性半導体記憶装置を適用してもよい。