"半導体装置であって、半導体基板PSUBの主表面に形成され、一次元状に配列された同一導電型の複数の不純物領域NI11~NI19を含む活性領域AR12,AR101と、前記半導体基板PSUBの主表面を平面視して、前記複数の不純物領域の隣接する2つの不純物領域の間にそれぞれ1つずつ設けられ、各々が、その隣接する2つの不純物領域とともに絶縁ゲート型電界効果トランジスタを構成する複数のゲート電極G11~G18とを備え、前記複数の不純物領域NI11~NI19は、所定の電圧が印加される第1の不純物領域NI11と、1つの絶縁ゲート型の電界効果トランジスタMN12aの一対の導通電極をなす第2および第3の不純物領域NI13,NI14と、前記第1および第2の不純物領域の間に配置された少なくとも1つの不純物領域NI12とを含み、前記複数のゲート電極のうち前記第2および第3の不純物領域の間に配置されたゲート電極G13には前記第2および第3の不純物領域の間を電気的に導通させる電圧が印加され、前記複数のゲート電極のうちの前記第1および第2の不純物領域の間に配置された全てのゲート電極G11,G12は、前記第1の不純物領域NI11と常時電気的に接続される構造にあり、前記複数の不純物領域のうち前記第1および第2の不純物領域の間に配置された全ての不純物領域NI12は、前記前記第1および第2の不純物領域の間に配置された全てのゲート電極G11,G12に前記所定の電圧が印加されることにより、前記第1および第2の不純物領域から電気的に分離されフローティング状態に維持される、半導体装置。前記半導体装置は、前記活性領域AR12の周囲に形成されたシャロートレンチアイソレーションSTIをさらに備え、前記第1の不純物領域NI11は、前記複数の不純物領域によって構成される一次元配列の端に位置する、請求項1に記載の半導体装置。前記複数の不純物領域の配列方向に沿った前記第2の不純物領域NI13の長さは、前記第1および第2の不純物領域の間に配置された全ての不純物領域NI12の各々の前記配列方向に沿った長さと等しく、前記半導体基板PSUBの主表面を平面視して、前記第1の不純物領域NI11と前記第3の不純物領域NI14との間に配置される全てのゲート電極G11,G12,G13の前記配列方向に沿った長さは互いに等しい、請求項2に記載の半導体装置。前記複数の不純物領域は、さらに、別の1つの絶縁ゲート型の電界効果トランジスタのソース電極およびドレイン電極の一方および他方をなす第4および第5の不純物領域NI171,NI161と、前記第1および第4の不純物領域NI112,NI171の間に配置された少なくとも1つの不純物領域NI181とを含み、前記第1の不純物領域NI112は前記第2および第4の不純物領域NI132,NI171の間に配置され、前記複数のゲート電極のうち前記第4および第5の不純物領域NI171,NI161の間に配置されたゲート電極G161には前記第4および第5の不純物領域の間を電気的に導通させる電圧が印加され、前記複数のゲート電極のうちの前記第1および第4の不純物領域NI112,NI171の間に配置された全てのゲート電極G171,G181は、前記第1の不純物領域NI112と常時電気的に接続される構造にあり、前記前記第1および第4の不純物領域NI112,NI171の間に配置された全てのゲート電極G171,G181に前記所定の電圧が印加されることにより、前記第1および第4の不純物領域の間に配置された全ての不純物領域NI181は、前記第1および第4の不純物領域から電気的に分離されフローティング状態に維持される、請求項1に記載の半導体装置。前記複数の不純物領域の配列方向に沿った前記第2の不純物領域NI132の長さ、前記配列方向に沿った第4の不純物領域NI171の長さ、前記第1の不純物領域NI112を含む前記第2および第4の不純物領域の間に配置された各不純物領域NI181,NI112,NI122の前記配列方向に沿った長さは互いに等しく、前記第3および第5の不純物領域NI142,NI161の間に配置される全てのゲート電極G161,G171,G181,G112,G122,G132の前記配列方向に沿った長さは互いに等しい、請求項4に記載の半導体装置。前記第2の不純物領域NI13は、前記第2および第3の不純物領域NI13,NI14により構成されるものMN12aとは別の絶縁ゲート型電界効果トランジスタMN12b,MN13a,MN13b,MN11a,MN11bに接続される、請求項1記載の半導体装置。前記複数の不純物領域は、前記第2の不純物領域NI13に電気的に接続され、前記別の絶縁ゲート型電界効果トランジスタMN12bの一対の導通電極の一方を構成する第4の不純物領域NI15をさらに含む、請求項6記載の半導体装置。前記第3の不純物領域NI14は、前記別の絶縁ゲート型電界効果トランジスタMN12bの他方の導通電極をなす、請求項7記載の半導体装置。前記半導体基板PSUBの主表面に形成され、一次元状に配列された同一導電型の複数の不純物領域を含み、前記活性領域AR12とはシャロートレンチアイソレーションSTIにより分離された別の活性領域AR11をさらに備え、前記別の活性領域AR11の複数の不純物領域NI20~NI24は、前記第2の不純物領域NI13と電気的に接続され、前記別の絶縁ゲート型電界効果トランジスタMN11a,MN11bの一対の導通電極の一方をなす第4の不純物領域NI22を含む、請求項6記載の半導体装置。半導体装置であって、半導体基板PSUBの主表面に形成され、一次元状に配列された同一導電型の複数の不純物領域NI11~NI19を含む活性領域AR12,AR101と、前記半導体基板PSUBの主表面を平面視して、前記複数の不純物領域の隣接する2つの不純物領域の間にそれぞれ1つずつ設けられ、各々が、その隣接する2つの不純物領域とともに絶縁ゲート型電界効果トランジスタを構成する複数のゲート電極G11~G18とを備え、前記複数の不純物領域NI11~NI19は、所定の電圧が印加される第1の不純物領域NI11と、1つの絶縁ゲート型の電界効果トランジスタMN12aの一対の導通電極をなす第2および第3の不純物領域NI13,NI14と、前記第1および第2の不純物領域の間に配置された少なくとも1つの不純物領域NI12とを含み、前記複数のゲート電極のうち前記第2および第3の不純物領域の間に配置されたゲート電極G13には前記第2および第3の不純物領域の間を電気的に導通させる電圧が印加され、前記第2の不純物領域NI13は、前記半導体基板の上に形成された層間絶縁膜に設けられた前記第2の不純物領域NI13に通じるコンタクトホールを介して、別の絶縁ゲート型電界効果トランジスタMN11a,MN11bに接続され、前記別の絶縁ゲート型電界効果トランジスタMN11a,MN11bのゲート電極G20,G21には、前記第2および第3の不純物領域の間に設けられたゲート電極G13とは異なる信号が印加され、前記複数の不純物領域のうち前記第1および第2の不純物領域の間に配置された全ての不純物領域NI12は、前記前記第1および第2の不純物領域の間に配置された全てのゲート電極G11,G12に前記所定の電圧が印加されることにより、前記第1および第2の不純物領域から電気的に分離されフローティング状態に維持される、半導体装置。STIストレスを緩和するためにダミートランジスタを設ける場合には、ダミートランジスタを介したオフリーク電流が問題となる場合がある。たとえば、バッテリ駆動の携帯電話機などに組み込まれたアナログ半導体回路では、携帯電話機がスタンバイ状態のときに流れるオフリーク電流が問題となる。多数の比較器が並列配置されたフラッシュ型ADAnalogtoDigitalコンバータや多数の電流源が用いられる電流セル型DADigitaltoAnalogコンバータの場合には、多数のダミートランジスタを設ける必要があるのでオフリーク電流の影響が顕著となる。この発明の目的の1つは、ダミートランジスタが設けられた半導体装置において、ダミートランジスタを流れるオフリーク電流を減少させることである。この発明の実施の一形態による半導体装置は、活性領域と、複数のゲート電極とを備える。活性領域は、半導体基板の主表面に形成され、一次元状に配列された同一導電型の複数の不純物領域を含む。複数のゲート電極は、半導体基板の主表面を平面視して、複数の不純物領域の隣接する2つの不純物領域の間にそれぞれ1つずつ設けられる。各ゲート電極は、その隣接する2つの不純物領域とともに絶縁ゲート型電界効果トランジスタを構成する。複数の不純物領域は、所定の電圧が印加される第1の不純物領域と、1つの絶縁ゲート型の電界効果トランジスタの一対の導通電極をなす第2および第3の不純物領域と、第1および第2の不純物領域の間に配置された少なくとも1つの不純物領域とを含む。複数のゲート電極のうち第2および第3の不純物領域の間に配置されたゲート電極には第2および第3の不純物領域の間を電気的に導通させる電圧が印加される。複数のゲート電極のうちの第1および第2の不純物領域の間に配置された全てのゲート電極は、第1の不純物領域と常時電気的に接続される構造にある。複数の不純物領域のうち第1および第2の不純物領域の間に配置された全ての不純物領域は、第1および第2の不純物領域の間に配置された全てのゲート電極に所定の電圧が印加されることにより、第1および第2の不純物領域から電気的に分離されフローティング状態に維持される。上記の実施の形態の半導体装置によれば、電源電圧または接地電圧に印加された第1の不純物領域と回路動作に関与する第2の不純物領域との間に、オフ状態のダミートランジスタが複数個直列に配置されることになる。したがって、ダミートランジスタを流れるオフリーク電流を軽減することができる。以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。<実施の形態1>[NMOSトランジスタへの適用例]図1は、この発明に従うNMOSトランジスタのレイアウトの一例を示す平面図である。図1に示す半導体装置では、1個のNMOSNegativechannelMetalOxideSemiconductorトランジスタMN1と4個のダミートランジスタMND1~MND4とが基板上に配置される。図2は、図1の切断線II-IIに沿った断面図である。図1、図2を参照して、半導体装置は、P型半導体基板PSUBの主表面側に一次元状に配列された6個のN型の不純物領域NI1~NI6と、主表面を平面視して隣接する不純物領域間にそれぞれ1つずつ設けられたゲート電極G1~G5とを含む。不純物領域NI1~NI6は、P型半導体基板PSUBの主表面側に形成されたP型ウェルPW1内に設けられる。ゲート電極G1~G5は、それぞれ半導体基板PSUBのチャネル領域NC1~NC5上にゲート絶縁膜図示省略を挟んで積層される。ゲート電極G1~G5は、たとえばポリシリコンによって形成される。なお、P型ウェルPW1をP型半導体基板PSUBに設けることなく、不純物領域NI1~NI6はP型半導体基板PSUBに設けられてもよい。後述する各実施の形態においてNMOSトランジスタを構成するN型不純領域についても同様である。不純物領域NI1~NI6およびチャネル領域NC1~NC6の全体を活性領域AR1と称する。活性領域AR1の周囲にはシャロートレンチアイソレーションSTIが形成される。シャロートレンチアイソレーションShallowTrenchIsolationとは、活性領域同士を絶縁分離するために、半導体基板シリコン基板の表面に形成された浅い溝に酸化膜などを埋め込むことによって形成された部分をいう。以下、不純物領域NI1~NI6、ゲート電極G1~G5、およびチャネル領域NC1~NC5について総称する場合または不特定のものを示す場合、それぞれ不純物領域NI,ゲート電極G、およびチャネル領域NCと称する。各ゲート電極Gは、その隣接する2個の不純物領域NIとともに、NMOSトランジスタより一般的には、絶縁ゲート型電界効果トランジスタを構成する。すなわち、各ゲート電極Gに隣接する2個の不純物領域NIはNMOSトランジスタの一対の導通電極をなす。具体的に説明すると、ゲート電極G3は、隣接する不純物領域NI3,NI4とともにNMOSトランジスタMN1を構成する。ゲート電極G4は、隣接する不純物領域NI4,NI5とともにダミートランジスタMND1を構成する。ゲート電極G5は、隣接する不純物領域NI5,NI6とともにダミートランジスタMND2を構成する。ゲート電極G2は、隣接する不純物領域NI2,NI3とともにダミートランジスタMND3を構成する。ゲート電極G1は、隣接する不純物領域NI1,NI2とともにダミートランジスタMND4を構成する。NMOSトランジスタMN1において、ゲート電極G3は層間絶縁層IDに形成されたコンタクトホールを介して上層のゲート電圧Vg供給用の金属配線図示省略と接続される。不純物領域NI3は、層間絶縁層IDに形成されたコンタクトホールC2を介して上層のソース電圧Vs供給用の金属配線図示省略と接続される。不純物領域NI4は、層間絶縁層IDに形成されたコンタクトホールC3を介して上層のドレイン電圧Vd供給用の金属配線図示省略と接続される。NMOSトランジスタMN1を流れる電流は、これらのゲート電圧Vg、ソース電圧Vs、およびドレイン電圧Vdに応じて変化する。すなわち、ゲート電極G3に印加されるゲート電圧Vgに応じて、不純物領域NI3,NI4間は導通する。ダミートランジスタMND1~MND4において、ゲート電極G1,G2,G4,G5は一体形成されることによって相互に接続される。これらのゲート電極G1,G2,G4,G5は、層間絶縁層IDに形成されたコンタクトホールを介して上層の接地電圧GND供給用の金属配線図示省略と接続される。これによって、ダミートランジスタMND1~MND4はオフ状態になる。なお、ゲート電極G1,G2,G4,G5は必ずしも一体形成する必要はない。ゲート電極G1,G2,G4,G5を互いに分離してポリシリコン層で形成し、各ゲート電極を上層の接地電圧GND供給用の金属配線と個別に接続するようにしてもよい。一次元配列された不純物領域NI1~NI6のうち、両端の不純物領域NI1,NI6は、層間絶縁層IDに形成されたコンタクトホールC1,C4をそれぞれ介して上層の接地電圧GND供給用の金属配線と接続される。すなわち、一次元配列の両端の不純物領域NI1,NI6はゲート電極G1,G2,G4,G5と常時電気的に接続される構造である。これらの不純物領域NI1,NI6およびゲート電極G1,G2,G4,G5には接地電圧GNDが与えられる。不純物領域NI2,NI5の各々は、上層の金属配線とは接続されず、しかも両側に隣接するゲート電極には常時、接地電圧GNDが与えられるので、フローティング状態に維持される。図3は、図1に対応した等価回路図である。図3のおいて破線内に設けられたトランジスタがダミートランジスタMND1,MND2,MND3,MND4である。図3に示すように、ダミートランジスタMND1,MND2は、NMOSトランジスタMN1のドレイン端子D1図1の不純物領域NI4に対応すると接地電圧GNDを受ける接地ノード図1の不純物領域NI6に対応するとの間に直列に接続される。ダミートランジスタMND3,MND4は、NMOSトランジスタMN1のソース端子S1図1の不純物領域NI3に対応すると接地ノード図1の不純物領域NI1に対応するとの間に直列に接続される。ダミートランジスタMND1,MND2,MND3,MND4のゲート電極は接地ノードに接続される。上記の構成の半導体装置によれば、ダミートランジスタMND1,MND2,MND3,MND4によって、NMOSトランジスタMN1のゲート電極G3から活性領域AR1の端部までのゲート長方向不純物領域NI1~NI6の配列方向に沿った距離を広げることができる。この結果、NMOSトランジスタMN1の特性に対するSTIストレスの影響を低減することができる。さらに、ダミートランジスタは、接地電圧GND以外の電圧値に設定されるノードソースS1、ドレインD1と接地ノードとの間に2個直列に接続されるので、オフリーク電流を低減することができる。オフリーク電流をさらに低減することを狙って、直列接続されるダミートランジスタの数をさらに増やしてもよい。たとえば、3個のダミートランジスタを直列接続した場合には、図1において、NMOSトランジスタMN1として用いられる不純物領域と接地電圧GNDが与えられる端部の不純物領域との間に、フローティング状態の不純物領域が2個配置される。すなわち、n個nは1より大きい整数のダミートランジスタを直列接続した場合には、n-1個のフローティング状態の不純物領域が設けられることになる。ダミートランジスタMND1,MND2,MND3,MND4には、製造プロセスに起因した形状の不均一性を抑制する効果もある。形状の不均一性を抑制するためには、図1において、ゲート電極G1~G5のゲート長Lg1~Lg5は全て等しいことが望ましく、不純物領域NI2~NI5のゲート長方向の長さLni2~Lni5は全て等しいことが望ましい。[PMOSトランジスタへの適用例]図4は、この発明に従うPMOSトランジスタのレイアウトの一例を示す平面図である。図4の半導体装置では、1個のPMOSPositivechannelMetalOxideSemiconductorトランジスタMP1と4個のダミートランジスタMPD1~MPD4とが基板上に配置される。図5は、図4の切断線V-Vに沿った断面図である。図4、図5を参照して、半導体装置は、P型半導体基板PSUBの主表面側に一次元状に配列された6個のP型の不純物領域PI1~PI6と、主表面を平面視して隣接する不純物領域間にそれぞれ1つずつ設けられたゲート電極G1~G5とを含む。不純物領域PI1~PI6は、P型半導体基板PSUBの主表面側に形成されたのN型ウェルNW2内に設けられる。ゲート電極G1~G5は、それぞれ半導体基板PSUBのチャネル領域PC1~PC5上にゲート絶縁膜図示省略を挟んで積層される。不純物領域PI1~PI6およびチャネル領域PC1~PC6の全体を活性領域AR2と称する。活性領域AR2の周囲にはシャロートレンチアイソレーションSTIが形成される。以下、不純物領域PI1~PI6およびチャネル領域PC1~PC5について総称する場合または不特定のものを示す場合、それぞれ不純物領域PIおよびチャネル領域PCと称する。各ゲート電極Gは、その隣接する2個の不純物領域PIとともに、PMOSトランジスタを構成する。すなわち、各ゲート電極Gに隣接する2個の不純物領域はPMOSトランジスタの一対の導通電極をなす。具体的には、ゲート電極G3は、隣接する不純物領域PI3,PI4とともにPMOSトランジスタMP1を構成する。ゲート電極G4は、隣接する不純物領域PI4,PI5とともにダミートランジスタMPD1を構成する。ゲート電極G5は、隣接する不純物領域PI5,PI6とともにダミートランジスタMPD2を構成する。ゲート電極G2は、隣接する不純物領域PI2,PI3とともにダミートランジスタMPD3を構成する。ゲート電極G1は、隣接する不純物領域PI1,PI2とともにダミートランジスタMPD4を構成する。PMOSトランジスタMP1において、ゲート電極G3は層間絶縁層IDに形成されたコンタクトホールを介して上層のゲート電圧Vg供給用の金属配線図示省略と接続される。不純物領域PI3は、層間絶縁層IDに形成されたコンタクトホールC2を介して上層のソース電圧Vs供給用の金属配線図示省略と接続される。不純物領域PI4は、層間絶縁層IDに形成されたコンタクトホールC3を介して上層のドレイン電圧Vd供給用の金属配線図示省略と接続される。PMOSトランジスタMP1を流れる電流は、これらのゲート電圧Vg、ソース電圧Vs、およびドレイン電圧Vdに応じて変化する。すなわち、ゲート電極G3に印加されるゲート電圧Vgに応じて、不純物領域PI3,PI4間は導通する。ダミートランジスタMPD1~MPD4において、ゲート電極G1,G2,G4,G5は一体形成されることによって相互に接続される。これらのゲート電極G1,G2,G4,G5は、層間絶縁層IDに形成されたコンタクトホールを介して上層の電源電圧VDD供給用の金属配線図示省略と接続される。これによって、ダミートランジスタMPD1~MPD4はオフ状態になる。なお、ゲート電極G1,G2,G4,G5は必ずしも一体形成する必要はない。ゲート電極G1,G2,G4,G5を互いに分離してポリシリコン層で形成し、各ゲート電極を上層の電源電圧VDD供給用の金属配線と個別に接続するようにしてもよい。一次元配列された不純物領域PI1~PI6のうち、両端の不純物領域PI1,PI6は、層間絶縁層IDに形成されたコンタクトホールC1,C4をそれぞれ介して上層の電源電圧VDD供給用の金属配線と接続される。すなわち、一次元配列の両端の不純物領域PI1,PI6はゲート電極G1,G2,G4,G5と常時電気的に接続される構造である。これらの不純物領域PI1,PI6およびゲート電極G1,G2,G4,G5には電源電圧VDDが与えられる。不純物領域PI2,PI5の各々は、上層の金属配線とは接続されず、しかも両側に隣接するゲート電極には常時、電源電圧VDDが与えられるので、フローティング状態に維持される。図6は、図4に対応した等価回路図である。図6において、破線内に設けられたトランジスタがダミートランジスタである。図6に示すように、ダミートランジスタMPD1,MPD2は、PMOSトランジスタMP1のドレイン端子D1図4の不純物領域PI4に対応すると電源電圧VDDを受ける電源ノード図4の不純物領域PI6に対応するとの間に直列に設けられる。ダミートランジスタMPD3,MPD4は、PMOSトランジスタMP1のソース端子S1図4の不純物領域PI3に対応すると電源ノード図4の不純物領域PI1に対応するとの間に直列に設けられる。ダミートランジスタMPD1,MPD2,MPD3,MPD4のゲート電極は電源ノードと接続される。上記の半導体装置の効果は図1~図3で説明したNMOSトランジスタの場合と同様である。すなわち、2個直列に接続されたダミートランジスタMPD1,MPD2と2個直列に接続されたダミートランジスタMPD3,MPD4を設けることにより、PMOSトランジスタMP1の特性に対するSTIストレスの影響を低減することができるとともに、ダミートランジスタを流れるオフリーク電流を低減することができる。直列接続されるダミートランジスタの数をさらに増やしてもよい。さらに、上記の半導体装置によれば、製造プロセスに起因した形状の不均一性を抑制することができる。形状の不均一性を抑制するためには、図4において、ゲート電極G1~G5のゲート長Lg1~Lg5は全て等しいことが望ましく、不純物領域PI2~PI5のゲート長方向の長さLpi2~Lpi5は全て等しいことが望ましい。[差動増幅器への適用例]図7は、この発明の実施の形態1に従う半導体装置の一例として差動増幅器の基本構成を示す回路図である。図7を参照して、差動増幅器は、差動対を構成するNMOSトランジスタMN12,MN13と、NMOSトランジスタMN12,MN13に対する負荷トランジスタとしてそれぞれ用いられるPMOSトランジスタMP11,MP12と、電流源として用いられるNMOSトランジスタMN11とを含む。PMOSトランジスタMP11およびNMOSトランジスタMN12は、この順で、電源電圧VDDが供給される電源ノードと接続ノードND1との間に直列に接続される。PMOSトランジスタMP12およびNMOSトランジスタMN13は、この順で、電源ノードと接続ノードND1との間に直列に接続される。NMOSトランジスタMN11は、接続ノードND1と接地電圧GNDが供給される接地ノードとの間に接続される。NMOSトランジスタMN11のゲート電極およびPMOSトランジスタMP11,MP12のゲート電極には、それぞれ所定のバイアス電圧Vb1,Vb2,Vb3が供給される。差動対を構成するNMOSトランジスタMN12,MN13のゲート電極には差動信号Vinp,Vinnが入力される。これらのNMOSトランジスタMN13,MN12のドレインから増幅された差動信号Vout,Voutnが出力される。PMOSトランジスタMP11,MP12に代えて抵抗素子を用いてもよい。低消費電力動作のためには、電源電圧VDDをできるだけ低電圧にすることが望ましい。特に、図7の差動増幅器を低電源電圧で動作させる場合、電流源として用いられるNMOSトランジスタMN11のオーバードライブ電圧のマージンを確保する必要がある。このために、差動対として用いられるNMOSトランジスタMN12,MN13の閾値電圧は通常よりも低い値にする。電流源用のNMOSトランジスタMN11の閾値電圧は、スタンバイ時すなわち、バイアス電圧Vb1を接地電圧GNDにしてNMOSトランジスタMN11をオフ状態にしたときのオフリーク電流を低減させるために通常の値にするのが望ましい。このように異なる閾値電圧のNMOSトランジスタが存在する場合、異なる閾値電圧のNMOSトランジスタ同士を同一の活性領域に作製することが困難である。したがって、図7に示す差動増幅器のレイアウト設計においては、通常の閾値電圧を有するNMOSトランジスタMN11が形成される活性領域AR11と、通常よりも低い閾値電圧を有するNMOSトランジスタMN12,MN13が形成される活性領域AR12とを異ならせる。さらに、PMOSトランジスタMP11,MP12が形成される活性領域AR13と、NMOSトランジスタが形成される活性領域AR11,AR12とを異ならせる。これらの活性領域AR11,AR12,AR13は、同一の半導体基板上に形成され、互いにシャロートレンチアイソレーションによって分離される。以下、具体的なレイアウト例を説明する。NMOSトランジスタMN12,MN13のレイアウト図8は、活性領域AR12に形成されるNMOSトランジスタMN12,MN13のレイアウトの一例を示す平面図である。図9は、図8に対応した等価回路図である。図9の破線内に設けられたトランジスタがダミートランジスタである。図10は、図8の切断線X-Xに沿った断面図である。ただし、図10では、図8の金属配線MLA,MLBの図示は省略されている。図8~図10には、図7のNMOSトランジスタMN12,MN13がそれぞれ2フィンガのゲート構造で作製される例が示される。2フィンガゲート構造では、図7のNMOSトランジスタMN12が、ゲート電極G13,G14が相互に接続された直列のNMOSトランジスタMN12a,MN12bに置換えられ、NMOSトランジスタMN13が、ゲート電極G15,G16が相互に接続された直列のNMOSトランジスタMN13a,MN13bに置換えられる。これらのNMOSトランジスタMN12a,MN12bとNMOSトランジスタMN13a,MN13bとは、不純物領域NI15を共有することによって直列に接続される。さらに、これらの直列接続された4個のNMOSトランジスタMN12a,MN12b,MN13a,MN13bの両端には、STIストレスの抑制とオフリーク電流の低減とを両立させるために2個直列に接続されたダミートランジスタがそれぞれ配置される。以下、NMOSトランジスタMN12a,MN12b,MN13a,MN13bおよびダミートランジスタMND11~MND14のレイアウトについて詳しく説明する。図8、図10を参照して、活性領域AR12は、一次元状に配列された9個のN型の不純物領域NI11~NI19を含む。活性領域AR12は、半導体基板PSUBに設けられたP型ウェルPW12内に形成される。活性領域AR12の周囲にはシャロートレンチアイソレーションSTIが形成される。不純物領域NI11~NI13と、互いに隣接する不純物領域間に1つずつ形成されたゲート電極G11,G12とによって、直列接続されたダミートランジスタMND12,MND11が構成される。不純物領域NI13~NI17と、互いに隣接する不純物領域間にそれぞれ1つずつ形成されたゲート電極G13~G16とによって、直列接続された4個のNMOSトランジスタMN12a,MN12b,MN13a,MN13bが構成される。不純物領域NI17~NI19と、互いに隣接する不純物領域間にそれぞれ1つずつ形成されたゲート電極G17,G18とによって、直列接続された2個のダミートランジスタMND13,MND14が構成される。ゲート電極G11,G12は一体形成されることによって相互に接続されるとともに、層間絶縁層IDに形成されたコンタクトホールを介して上層の接地電圧GND供給用の金属配線MLAと接続される。ゲート電極G17,G18は一体形成されることによって相互に接続されるとともに、層間絶縁層IDに形成されたコンタクトホールを介して上層の接地電圧GND供給用の金属配線MLAと接続される。これによって、ダミートランジスタMND11~MND14はオフ状態になる。なお、ゲート電極G11,G12を互いに分離してポリシリコン層で形成してもよいし、ゲート電極G17,G18を互いに分離してポリシリコン層で形成してもよい。この場合は、ゲート電極G11,G12,G17,G18の各々が層間絶縁層IDに形成されたコンタクトホールを介して上層の金属配線MLAと個別に接続される。2フィンガゲートを構成するゲート電極G13,G14は一体形成されることによって相互に接続され、層間絶縁層IDに形成されたコンタクトホールを介して上層の電圧信号Vinp用の金属配線図示省略と接続される。同様に、2フィンガゲートを構成するゲート電極G15,G16は一体形成されることによって相互に接続され、層間絶縁層IDに形成されたコンタクトホールを介して上層の電圧信号Vinn用の金属配線図示省略と接続される。なお、ゲート電極G13,G14を互いに分離してポリシリコン層で形成してもよいし、ゲート電極G15,G16を互いに分離してポリシリコン層で形成してもよい。この場合は、ゲート電極G13,G14の各々が、上層の電圧信号Vinp用の金属配線図示省略と個別に接続される。同様に、ゲート電極G17,G18の各々が、上層の電圧信号Vinn用の金属配線図示省略と個別に接続される。一次元配列の両端に位置する不純物領域NI11,NI19は、層間絶縁層IDに形成されたコンタクトホールC11,C17をそれぞれ介して上層の接地電圧GND供給用の金属配線MLAと接続される。すなわち、一次元配列の両端の不純物領域NI11,NI19は、ゲート電極G11,G12,G17,G18と常時電気的に接続される構造である。これらの不純物領域NI11,NI19およびゲート電極G11,G12,G17,G18には接地電圧GNDが与えられる。不純物領域NI12,NI18の各々は、上層の金属配線とは接続されず、しかも両側に隣接するゲート電極には常時、接地電圧GNDが与えられるので、フローティング状態に維持される。不純物領域NI14は、層間絶縁層IDに形成されたコンタクトホールC13を介して上層の電圧信号Voutn用の金属配線図示省略と接続される。不純物領域NI16は、層間絶縁層IDに形成されたコンタクトホールC15を介して上層の電圧信号Voutp用の金属配線図示省略と接続される。不純物領域NI13,NI15,NI17は、層間絶縁層IDに形成されたコンタクトホールC12,C14,C16をそれぞれ介して上層の共通の金属配線MLBと接続される。これによって、不純物領域NI13,NI15,NI17は同一の電圧Vsを有する。なお、不純物領域NI13,NI15,NI17は、金属配線MLBを介して、後述する図11の不純物領域NI22と接続される。不純物領域NI22は、NMOSトランジスタMN11a,MN11bの導通電極として用いられる。NMOSトランジスタMN11のレイアウト図11は、活性領域AR11に形成されるNMOSトランジスタMN11のレイアウトの一例を示す平面図である。図12は、図11に対応した等価回路図である。図13は、図11の切断線XIII-XIIIに沿った断面図である。ただし、図13では、図11の金属配線MLAの図示は省略されている。図11~図13には、図7のNMOSトランジスタMN11が2フィンガのゲート構造で作製される例が示される。2フィンガゲート構造では、図7のNMOSトランジスタMN11は、ゲート電極G20,G21が相互に接続された直列のNMOSトランジスタMN11a,MN11bに置換えられる。これらの直列接続された2個のNMOSトランジスタMN11a,MN11bの両端には、STIストレスを抑制するためにダミートランジスタMND15,MND16がそれぞれ配置される。2フィンガのゲート構造を採用することによって、直列接続されたNMOSトランジスタMN11a,MN11bの両端のノードが接地ノードになるので、ダミートランジスタを2個以上直列に接続しなくても、ダミートランジスタを流れるリーク電流は問題とならない。ただし、図14で後述するようにダミートランジスタを2個以上直列に設けたほうがSTIストレスの影響はより低減する。以下、図11~図13に示したNMOSトランジスタMN11a,MN11bおよびダミートランジスタMND15,MND16のレイアウトを詳しく説明する。図11、図13を参照して、活性領域AR11は、一次元状に配列された5個のN型の不純物領域NI20~NI24を含む。活性領域AR11は、半導体基板PSUBに設けられたP型ウェルPW11内に形成される。活性領域AR11の周囲にはシャロートレンチアイソレーションSTIが形成される。不純物領域NI20,NI22とこれらの不純物領域間に形成されたゲート電極G19とによって、ダミートランジスタMND15が構成される。不純物領域NI21~NI23と、互いに隣接する不純物領域間に1つずつ形成されたゲート電極G20,G21とによって、直列接続されたNMOSトランジスタMN11a,MN11bが構成される。不純物領域NI23,NI24とこれらの不純物領域間に形成されたゲート電極G22とによって、ダミートランジスタMND16が構成される。ゲート電極G19,G22の各々は、層間絶縁層IDに形成されたコンタクトホールを介して上層の接地電圧GND供給用の金属配線MLAと接続される。これによって、ダミートランジスタMND15,MND16はオフ状態になる。2フィンガゲートを構成するゲート電極G20,G21は一体形成されることによって相互に接続され、層間絶縁層IDに形成されたコンタクトホールを介して上層のバイアス電圧Vb1供給用の金属配線図示省略と接続される。なお、ゲート電極G20,G21を互いに分離してポリシリコン層で形成してもよい。この場合は、ゲート電極G20,G21の各々が、上層のバイアス電圧Vb1供給用の金属配線図示省略と個別に接続される。不純物領域NI20,NI21,NI23,NI24は、層間絶縁層IDに形成されたコンタクトホールC22,C23,C25,C26をそれぞれ介して上層の接地電圧GND供給用の金属配線MLAと接続される。不純物領域NI22は、層間絶縁層IDに形成されたコンタクトホールC24を介して上層の金属配線図示省略と接続されることによって、図8、図10に示した不純物領域NI13,NI15,NI17と電気的に接続される。これによって、不純物領域NI22は、図8、図10の不純物領域NI13,NI15,NI17と同じ電圧Vsを有する。図14は、図11に示すレイアウトの変形例を示す平面図である。図14のレイアウトは、ダミートランジスタMND17,MND18がさらに設けられた点で図11のレイアウトと異なる。ダミートランジスタMND17,MND18は、ダミートランジスタMND15,MND16とそれぞれ直列に接続される。これによって、NMOSトランジスタMN11a,MN11bへのSTIストレスの影響をさらに低減することができる。具体的に、図14の活性領域AR11は、一次元状に配列された7個のN型の不純物領域NI20~NI26を含む。半導体基板の主表面を平面視して、隣接する不純物領域間にはゲート電極G19~G24が1つずつ配置される。一次元配列の両端の不純物領域NI25,NI26を除く不純物領域NI20~NI24およびゲート電極G19~G22について、これらの配置および接続は図11~図13で説明したとおりであるので説明を繰返さない。ダミートランジスタMND17は、一次元配列の一方の端部に配置された不純物領域NI25と、不純物領域NI25に隣接して設けられた不純物領域NI20と、こられの不純物領域NI25,NI20の間に設けられたゲート電極G23とを含む。ダミートランジスタMND18は、一次元配列の他方の端部に配置された不純物領域NI26と、不純物領域NI26に隣接して設けられた不純物領域NI24と、これらの不純物領域NI26,NI24の間に設けられたゲート電極G24とを含む。不純物領域NI25,NI26の各々は、層間絶縁層に形成されたコンタクトホールを介して上層の接地電圧GND供給用の金属配線MLAと接続される。ゲート電極G23は、ゲート電極G19と一体形成され、層間絶縁層に形成されたコンタクトホールを介して上層の金属配線MLAと接続される。ゲート電極G24は、ゲート電極G22と一体形成され、層間絶縁層に形成されたコンタクトホールを介して上層の金属配線MLAと接続される。なお、ゲート電極G19,G23を互いに分離してポリシリコン層で形成してもよく、ゲート電極G22,G24を互いに分離してポリシリコン層で形成してもよい。これらのゲート電極を分離して個別に形成した場合には、各ゲート電極が上層の金属配線MLAと個別に接続される。PMOSトランジスタMP11,MP12のレイアウト図15は、活性領域AR13に形成されるPMOSトランジスタMP11,MP12のレイアウトの一例を示す平面図である。図15には、図7のPMOSトランジスタMP11,MP12がそれぞれ1フィンガのゲート構造で作製される例が示される。これらのPMOSトランジスタMP11,MP12は、不純物領域PI14を共有することによって直列に接続される。さらに、これらの直列接続された2個のPMOSトランジスタMP11,MP12の両端には、STIストレスの抑制とオフリーク電流の低減とを両立させるために2個直列接続されたダミートランジスタがそれぞれ配置される。以下、PMOSトランジスタMP11,MP12およびダミートランジスタMPD11~MPD14のレイアウトを詳しく説明する。図15に示すように、活性領域AR13は、一次元状に配列された7個のP型の不純物領域PI11~PI17を含む。活性領域AR13は、半導体基板PSUBに設けられたN型ウェル内に形成される。活性領域AR13の周囲にはシャロートレンチアイソレーションSTIが形成される。不純物領域PI11~PI13と、互いに隣接する不純物領域間に1つずつ形成されたゲート電極G31,G32によって、直列接続されたダミートランジスタMPD12,MPD11が構成される。不純物領域PI13~PI15と、互いに隣接する不純物領域間に1つずつ形成されたゲート電極G33,G34とによって、直列接続されたPMOSトランジスタMP11,MP12が構成される。不純物領域PI15~PI17と、互いに隣接する不純物領域間に1つずつ形成されたゲート電極G35,G36とによって、直列接続されたダミートランジスタMPD13,MPD14が構成される。ゲート電極G31,G32は一体形成されることによって相互に接続され、層間絶縁層に形成されたコンタクトホールを介して上層の電源電圧VDD供給用の金属配線MLC接続される。G35,G36は一体形成されることによって相互に接続され、層間絶縁層に形成されたコンタクトホールを介して上層の金属配線MLCと接続される。これらのゲート電極G31,G32,G35,G36の電圧が電源電圧VDDに固定されることによって、ダミートランジスタMPD11~MPD14は常時オフ状態になる。なお、ゲート電極G31,G32を互いに分離してポリシリコン層で形成してもよいし、ゲート電極G35,G36を互いに分離してポリシリコン層で形成してもよい。この場合は、ゲート電極G31,G32,G35,G36の各々が上層の金属配線MLCと個別に接続される。ゲート電極G33,G34は、層間絶縁層IDに形成されたコンタクトホールを介して上層のバイアス電圧Vb2,Vb3供給用の金属配線図示省略とそれぞれ接続される。不純物領域PI11,PI14,PI17は、層間絶縁層に形成されたコンタクトホールをそれぞれ介して上層の電源電圧VDD供給用の金属配線MLCと接続される。すなわち、不純物領域PI11,PI14,PI17は、ゲート電極G31,G32,G35,G36と常時電気的に接続される構造であり、常時、電源電圧VDDが与えられる。不純物領域PI12,PI16の各々は、上層の金属配線とは接続されず、しかも両側に隣接するゲート電極には常時、電源電圧VDDが与えられるので、フローティング状態に維持される。不純物領域PI13は、層間絶縁層に形成されたコンタクトホールを介して上層の電圧信号Voutn用の金属配線図示省略と接続される。不純物領域PI15は、層間絶縁層に形成されたコンタクトホールを介して上層の電圧信号Voutp用の金属配線図示省略と接続される。図16は、PMOSトランジスタMP11,MP12の他のレイアウト例を示す平面図である。図16には、図7のPMOSトランジスタMP11,MP12がそれぞれ2フィンガのゲート構造で作製される例が示される。2フィンガゲート構造では、図7のPMOSトランジスタMP11は、ゲート電極G32,G33が相互に接続された直列のPMOSトランジスタMP11a,MP11bに置換えられる。同様に、PMOSトランジスタMP12は、ゲート電極G34,G35が相互に接続された直列のPMOSトランジスタMP12a,MP12bに置換えられる。これらのPMOSトランジスタMP11a,MP11bとPMOSトランジスタMP12a,MP12bとは、不純物領域PI14を共有することによって直列に接続される。さらに、これらの直列接続された4個のPMOSトランジスタMP11a,MP11b,MP12a,MP12bの両端には、STIストレスを抑制するためにダミートランジスタMPD11,MPD12がそれぞれ配置される。2フィンガのゲート構造を採用することによって、直列接続された4個のPMOSトランジスタMP11a,MP11b,MP12a,MP12bの両端のノードが電源ノードになるので、オフリーク電流を低減するためにダミートランジスタを直列接続する必要はない。以下、PMOSトランジスタMP11a,MP11b,MP12a,MP12bおよびダミートランジスタMPD11,MPD12のレイアウトを詳しく説明する。図16を参照して、活性領域AR13は、一次元状に配列された7個のP型の不純物領域PI11~PI17を含む。活性領域AR13は、半導体基板PSUBに設けられたN型ウェル内に形成される。活性領域AR13の周囲にはシャロートレンチアイソレーションSTIが形成される。不純物領域PI11,PI12とこれらの不純物領域間に形成されたゲート電極G31とによって、ダミートランジスタMPD11が構成される。不純物領域PI12~PI16と、互いに隣接する不純物領域間に1つずつ形成されたゲート電極G32~G35とによって、直列接続された4個のPMOSトランジスタMP11a,MP11b,MP12a,MP12bが構成される。不純物領域PI16,PI17とこれらの不純物領域間に形成されたゲート電極G36とによって、ダミートランジスタMPD12が構成される。ゲート電極G31,G36の各々は、層間絶縁層に形成されたコンタクトホールを介して上層の電源電圧VDD供給用の金属配線MLCと接続される。これによって、ダミートランジスタMPD11,MPD12はオフ状態になる。2フィンガゲートを構成するゲート電極G32,G33は一体形成されることによって相互に接続され、層間絶縁層に形成されたコンタクトホールを介して上層のバイアス電圧Vb2供給用の金属配線図示省略と接続される。同様に、2フィンガゲートを構成するゲート電極G34,G35は一体形成されることによって相互に接続され、層間絶縁層IDに形成されたコンタクトホールを介して上層のバイアス電圧Vb3供給用の金属配線図示省略と接続される。なお、ゲート電極G32,G33を互いに分離してポリシリコン層で形成してもよいし、ゲート電極G34,G35を互いに分離してポリシリコン層で形成してもよい。この場合は、ゲート電極G32,G33の各々が、上層のバイアス電圧Vb2供給用の金属配線図示省略と個別に接続され、ゲート電極G34,G35の各々が、上層のバイアス電圧Vb3供給用の金属配線図示省略と個別に接続される。不純物領域PI11,PI12,PI14,PI16,PI17は、層間絶縁層IDに形成されたコンタクトホールをそれぞれ介して上層の電源電圧VDD供給用の金属配線MLCと接続される。不純物領域PI13は、層間絶縁層IDに形成されたコンタクトホールを介して上層の電圧信号Voutn用の金属配線図示省略と接続される。不純物領域PI15は、層間絶縁層IDに形成されたコンタクトホールを介して上層の電圧信号Voutp用の金属配線図示省略と接続される。なお、図7で既に説明したが、図8に示す活性領域AR12、図11および図14に示す活性領域AR11、および図15および図16に示す活性領域AR13は、同一の半導体基板PSUB上に設けられ、シャロートレンチアイソレーションSTIによって相互に分離される。<実施の形態2>図17は、この発明の実施の形態2に従う半導体装置の一例としてフラッシュ型ADコンバータの基本構成を示すブロック図である。図17を参照して、フラッシュ型ADコンバータは、抵抗ラダーRLDと、M個の比較器CMP1~CMPMと、エンコーダECDとを含む。フラッシュ型ADコンバータは、入力ノードNINに入力されたアナログ信号VINをAD変換することによって、Nビットのバイナリ出力VOUTを生成する。この場合、Mは2N-1に等しい。抵抗ラダーRLDは、直列接続されたM-1個の抵抗素子R1~RM-1を含む。これらの直列接続された抵抗素子R1~RM-1の両端のノードNDT,NDBには参照電位VRT,VRBただし、VRT>VRBがそれぞれ与えられる。M個の比較器CMP1~CMPMの各々は、差動増幅器AMPと、差動増幅器AMPから出力された信号を保持するラッチ回路LCとを含む。各差動増幅器AMPの非反転入力端子は入力ノードNINと接続される。第1番目の比較器CMP1に設けられた差動増幅器AMPの反転入力端子はノードNDTに接続される。第M番目の比較器Mに設けられた差動増幅器AMPの反転入力端子はノードNDBに接続される。第i番目2≦i≦M-1の比較器CMPiに設けられた差動増幅器AMPの反転入力端子は、抵抗素子Ri-1と抵抗素子Riとの接続ノードに接続される。エンコーダECDは、比較器CMP1~CMPMから出力されたデータ温度計符号を受けてNビットのバイナリデータに変換する。上記の構成のフラッシュ型ADコンバータにおいて、比較器CMP1~CMPMの各々に設けられた差動増幅器AMPには、実施の形態1の図7~図16で説明した差動増幅器と同一の構成を用いることができる。この場合、同一の導電型および同一の閾値電圧を有するMOSトランジスタを連結して1つの活性領域を構成することによって、レイアウト面積を削減することができる。以下、図7で説明した低閾値電圧のNMOSトランジスタMN12,MN13のレイアウトを例に挙げて説明する。以下の説明では、図8~図10の各要素と対応する部分には同一の参照符号を付して説明を繰返さない場合がある。参照符号の末尾の括弧で囲んだ数字は比較器CMPの番号を表わす。図18は、図17の差動増幅器AMPに用いられる低閾値電圧のNMOSトランジスタのレイアウトの一例を示す平面図である。図18において、NMOSトランジスタMN12a1,MN12b1,MN13a1,MN13b1およびダミートランジスタMND111,MND121,MND131,MND141は、図17の比較器CMP1で用いられ、図8のNMOSトランジスタMN12a,MN12b,MN13a,MN13bおよびダミートランジスタMND11,MND12,MND13,MND14にそれぞれ対応する。図18のNMOSトランジスタMN12a2,MN12b2,MN13a2,MN13b2およびダミートランジスタMND112,MND122,MND132,MND142は、図17の比較器CMP2で用いられ、図8のNMOSトランジスタMN12a,MN12b,MN13a,MN13bおよびダミートランジスタMND11,MND12,MND13,MND14にそれぞれ対応する。ダミートランジスタMND141とダミートランジスタMND122とは、不純物領域NI191およびNI112を共有することによって連結される。比較器CMP1の動作に関与する不純物領域NI171と、比較器CMP2の動作に関与する不純物領域NI132との間には、素子分離のために、直列接続された4個のダミートランジスタMND131,MND141,MND122,MND112が設けられる。ダミートランジスタMND141およびMND122によって共有される不純物領域NI191/NI112は、層間絶縁層に形成されたコンタクトホールを介して上層の金属配線層MLAと接続される。これによって、不純物領域NI191/NI112には接地電圧GNDが与えられる。この不純物領域NI191/NI112と不純物領域NI171との間および不純物領域NI191/NI112と不純物領域NI132との間には、オフリーク電流を低減するために直列接続された2個のダミートランジスタがそれぞれ設けられる。すなわち、比較器CMP1に含まれる不純物領域NI171と、比較器CMP2に含まれる不純物領域NI132との間には、不純物領域NI181、不純物領域NI112NI191、および不純物領域NI122がこの順で設けられる。不純物領域NI181は上層の金属配線層とは接続されない。しかも、不純物領域NI181の両側に隣接して設けられたゲート電極G171,G181は金属配線層MLAと接続されることによって、不純物領域NI112と常時接続される構造であり、常時接地電圧GNDを受ける。したがって、不純物領域NI181はフローティング状態に維持される。同様に、不純物領域NI122は上層の金属配線層とは接続されない。しかも、不純物領域NI122の両側に隣接して設けられたゲート電極G112,G122は金属配線層MLAと接続されることによって、不純物領域NI112と常時接続される構造であり、常時接地電圧GNDを受ける。したがって、不純物領域NI122はフローティング状態に維持される。より確実に素子分離を行なうとともにオフリーク電流を低減させるために直列接続するダミートランジスタの数を増やしてもよい。製造プロセスに起因した形状の不均一性を生じないようにするために、ダミートランジスタMND131,MND141,MND122,MND112のゲート長と、回路動作に関係するMOSトランジスタMN13b1,MN12a2のゲート長とは等しいことが望ましい。すなわち、ゲート電極G161,G171,G181,G112,G122のゲート長は互いに等しい。さらに、ダミートランジスタMND131,MND141,MND122,MND112を構成する不純物領域NI171,NI181,NI112NI191,NI122,NI132のゲート長方向不純物領域の配列方向の長さは全て等しいことが望ましい。図17の残りの比較器CMP3~CMPMで用いられる低閾値電圧のNMOSトランジスタについても上記と同様にレイアウトされる。活性領域AR101は、これら全ての比較器CMP1~CMPM用に設けられた低閾値電圧のNMOSトランジスタを構成する不純物領域を含む。活性領域AR101の周囲にはシャロートレンチアイソレーションSTIが形成される。図19は、図17の差動増幅器AMPに用いられる低閾値電圧のNMOSトランジスタの他のレイアウト例を示す平面図である。図19に示すレイアウト例では、図18のダミートランジスタMND131,MND141,MND122,MND112に代えて、1個のダミートランジスタMNC1が設けられる。ダミートランジスタMNC1は、ゲート電極GC1と不純物領域NI171,NI132とを含む。ゲート電極GC1は、層間絶縁層に形成されたコンタクトホールを介して上層の金属配線MLAと接続されることによって接地電圧GNDが与えられる。これによって、ダミートランジスタMNC1は、オフ状態になっている。図19のレイアウトの場合には、比較器CMP1の動作に関係する不純物領域NI171と比較器CMP2の動作に関係する不純物領域NI132との間には1つのダミートランジスタしか設けられていないため、これらの不純物領域NI171とNI132とが容量結合する可能性がある。このため、図18に示したレイアウトに比べると絶縁分離が十分でない。今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"