"送信側データソース装置を受信側データシンク装置に接続し、複数の差動データ信号を搬送するケーブルであって、前記複数の差動データ信号のうちの少なくとも1つをブーストするブースト装置を備え、前記ブースト装置は、前記ブースト装置の動作に必要な電力の少なくともいくらかを前記複数の差動データ信号のうちの前記少なくとも1つから取得する電子回路を備える、ケーブル。前記ブースト装置は、前記データソース装置から前記複数の差動データ信号のうちの1つを受信する差動入力回路と、前記複数の差動データ信号のうちブーストしたものを前記データシンク装置に送信する差動出力回路と、を含み、前記電力の少なくともいくらかは前記データソース装置及び前記データシンク装置から取得される、請求項1に記載のケーブル。前記差動出力回路及び前記差動入力回路は直列接続され、前記データシンク装置から前記データソース装置に電流を流す、請求項2に記載のケーブル。前記差動出力回路及び前記差動入力回路は中間電圧ノードで結合され、それにより、前記データシンク装置からの負荷電流が前記差動出力回路を通って前記中間電圧ノードに流れるようにし、前記中間電圧ノードは、前記差動入力回路の供給電圧として接続される、請求項3に記載のケーブル。前記中間電圧ノードと、電圧を前記差動入力回路に供給する第2の中間電圧ノードとの間に、電圧ブースト回路をさらに含む、請求項4に記載のケーブル。前記電圧ブースト回路は、スイッチキャパシタ及び2相クロックを含み、前記キャパシタは、エネルギーを前記中間電圧ノードから前記第2の中間電圧ノードに周期的に転送するために使用される、請求項5に記載のケーブル。前記ブースト装置は、前記差動入力回路が受信した前記差動信号を処理して前記差動出力回路に運ぶ転送機能を有する処理ブロックをさらに含む、請求項2に記載のケーブル。前記処理ブロックの動作電力を、利用可能なより高い電圧から変換する電力コンバータをさらに備え、前記電力コンバータはスイッチキャパシタ及び2相クロックを備え、前記スイッチキャパシタは、前記利用可能なより高い電圧から前記処理ブロックにエネルギーを転送するために使用される、請求項7に記載のケーブル。送信側データソース装置と受信側データシンク装置との間に接続されるケーブル内のブースト装置に電力を提供する方法であって、前記ブースト装置の差動入力回路において前記データソース装置からの複数の差動データ信号を受信するステップと、前記受信した複数の差動データ信号のうちの少なくとも1つをブーストしてブースト差動データ信号にするステップと、前記ブースト差動データ信号を、前記ブースト装置内の差動出力回路を使用して前記受信側データシンク装置に送信するステップと、前記ブースト装置の回路の少なくともいくらかを動作させるための電力を、前記差動入力回路及び前記差動出力回路へのそれぞれの接続を通して、前記データソース装置及び前記データシンク装置から取得するステップとを含む、方法。送信側データソース装置を受信側データシンク装置に接続するブースト装置であって、前記送信側データソース装置は、複数の差動データ信号を前記ブースト装置に送信し、前記ブースト装置は、前記複数の差動データ信号のうちの少なくとも1つをブーストし、前記ブースト装置は、前記ブースト装置の動作に必要な電力の少なくともいくらかを前記複数の差動データ信号のうちの前記少なくとも1つから取得する電子回路を備える、ブースト装置。送信側データソース装置を受信側データシンク装置に接続し、複数の差動信号を搬送するケーブルであって、前記複数の差動信号のうちの少なくとも1つをブーストするブースト装置を含み、前記ブースト装置は、生の差動信号を前記データソース装置から受信し、復元信号を出力する入力回路と、前記復元信号を処理してデスキュー信号にする、第1の調整可能パラメータを有するデスキュー回路と、前記デスキュー信号を増幅してブースト信号にし、前記ブースト信号を前記データシンク装置に送信する出力回路とを備える、ケーブル。前記ブースト装置は、前記デスキュー信号の周波数応答を調整する、第2の調整可能パラメータを有する等化回路をさらに含む、請求項11に記載のケーブル。制御バスをさらに含み、前記ブースト装置は、前記第1及び第2の調整可能パラメータを保持するパラメータメモリをさらに含み、前記パラメータメモリは前記制御バスからアクセス可能である、請求項12に記載のケーブル。前記デスキュー回路は、前記第1の調整可能パラメータを変更することにより、前記差動信号の2つの極性に存在する時間スキューを調整するアナログ差動デスキュー回路であり、前記アナログ差動デスキュー回路は、連続して配置されたいくつかの遅延ユニットと、前記遅延ユニットを選択することによって前記遅延ユニットから発生する合成遅延を選択するアナログセレクタと、前記合成遅延を前記差動信号の前記極性に挿入するアナログスイッチとを備える、請求項11に記載のケーブル。前記アナログスイッチは、前記合成遅延を前記差動信号の一方又は他方の極性に挿入する、請求項14に記載のケーブル。前記ブースト装置は、前記ケーブルの性能を求める性能解析回路をさらに含む、請求項12に記載のケーブル。前記性能解析回路は、前記ブースト信号をシングルエンド信号に変換する差動-シングルエンドブロックと、前記シングルエンド信号を共通クロック信号と位相整列させる線形位相補償器と、位相整列させた前記シングルエンド信号のデジタル表現を提供して、前処理済みデータ信号を生成するオーバーサンプリング回路と、前記前処理済みデータ信号の品質を推定し、前記前処理済みデータ信号の品質を向上させるように前記第1及び第2の調整可能パラメータを変更することにより、前記デスキュー回路及び前記等化回路の前記第1及び第2の調整可能パラメータを調整するトレーニング機能回路とを含む、請求項16に記載のケーブル。前記トレーニング機能回路は、前記前処理済みデータ信号の品質を推定し、前記品質を示す品質ナンバを生成するデジタル回路と、前記デスキュー回路及び前記等化回路の前記パラメータをいくつかの所定の設定に調整し、各設定について所定数のオーバーサンプリングビットを監視する評価ラン制御回路と、最高の前記品質ナンバに対応する最良設定を保持するメモリと、前記パラメータを前記最良設定に更新する手段とをさらに備える、請求項17に記載のケーブル。前記品質を推定する前記デジタル回路は、少なくとも1ビット周期の窓内の前記前処理済みデータ信号の前記デジタル表現内の連続した1サンプル又は0サンプルのランレングスを求める長さ検出回路と、観察周期Nビット中に選択されたランレングスの発生回数をカウントする複数のカウンタと、前記複数のカウンタの出力を処理して、前記前処理済みデータ信号の前記品質を示す品質ナンバにするビット品質計算器とを備える、請求項18に記載のケーブル。差動データ信号を受信し、調整可能パラメータに従って前記差動データ信号をデスキューし等化し、ブースト信号を出力するブースト装置を備えるケーブルの性能を求める方法であって、前記ブースト信号をシングルエンド信号に変換するステップと、前記シングルエンド信号を共通クロック信号に位相整列させるステップと、位相整列させた前記シングルエンド信号をオーバーサンプリングして前処理済みデータ信号を生成するステップと、前記前処理済みデータ信号の品質を推定するステップと、前記前処理済みデータ信号の前記品質が向上するように、前記調整可能パラメータを調整するステップとを含む、方法。送信側データソース装置を受信側データシンク装置に接続するブースト装置であって、前記送信側データソース装置は、複数の差動データ信号を前記ブースト装置に送信し、前記ブースト装置は、前記複数の差動データ信号のうちの少なくとも1つをブーストし、前記ブースト装置は、前記データソース装置から生の差動信号を受信し、復元信号を出力する入力回路と、前記復元信号を処理してデスキュー信号にする、第1の調整可能パラメータを有するデスキュー回路と、前記デスキュー信号を処理して等化信号にする、第2の調整可能パラメータを有する等化回路と、前記等化信号を増幅してブースト信号にし、前記ブースト信号を前記データシンク装置に送信する出力回路と、前記第1及び前記第2の調整可能パラメータを保持するパラメータメモリと、前記パラメータメモリにアクセスするための制御入力とを備える、ブースト装置。本発明の目的は、埋め込み電力制御ブースト装置を有する改良型プログラマブルケーブル及びケーブルを較正する方法及びシステムを提供することである。本発明の一態様によれば、送信側データソース装置を受信側データシンク装置に接続し、差動データ信号を搬送するケーブルであって、差動データ信号のうちの少なくとも1つをブーストするブースト装置を備え、ブースト装置は、ブースト装置の動作に必要な電力の少なくともいくらかを差動データ信号のうちの少なくとも1つから取得する電子回路を備える、ケーブルが提供される。差動データ信号は、差動高精細マルチメディアインタフェースHDMI信号であり、複数の遷移時間最短差動伝送方式TMDS符号化データチャネル及びクロックチャネルを含む。ブースト装置は、データソース装置から差動データ信号のうちの1つを受信する差動入力回路と、差動データ信号のうちブーストしたものをデータシンク装置に送信する差動出力回路とを含み、前記電力の少なくともいくらかはデータソース装置及びデータシンク装置から取得される。差動出力回路及び差動入力回路は直列接続され、データシンク装置からデータソース装置に電流を流す。差動出力回路及び差動入力回路は中間電圧ノードで結合され、それにより、データシンク装置からの負荷電流が差動出力装置を通って中間電圧ノードに流れるようにし、中間電圧ノードは、差動入力回路の供給電圧として接続される。ケーブルは、中間電圧ノードと電圧を差動入力回路に供給する第2の中間電圧ノードとの間に電圧ブースト回路をさらに含む。電圧ブースト回路は、スイッチキャパシタ及び2相クロックを含み、キャパシタは、エネルギーを中間電圧ノードから第2の中間電圧ノードに周期的に転送するために使用される。ブースト装置は、差動入力回路が受信した差動信号を処理し、処理された信号を差動出力回路に運ぶ転送機能を有する処理ブロックをさらに含む。ケーブルは、処理ブロックの動作電力を利用可能なより高い電圧から変換する電力コンバータをさらに備え、電力コンバータはスイッチキャパシタ及び2相クロックを備え、スイッチキャパシタは、利用可能なより高い電圧から処理ブロックにエネルギーを転送するために使用される。本発明の別の態様によれば、送信側データソース装置と受信側データシンク装置との間に接続されるケーブル内のブースト装置に電力を提供する方法であって、ブースト装置の差動入力回路においてデータソース装置からの差動データ信号を受信するステップと、受信した差動データ信号のうちの少なくとも1つをブーストしてブースト差動データ信号にするステップと、ブースト差動データ信号を、ブースト装置内の差動出力回路を使用して受信データシンク装置に送信するステップと、ブースト装置の回路のうちの少なくともいくつかを動作させるための電力を、差動入力回路及び差動出力回路のそれぞれへの接続を通してデータソース装置及びデータシンク装置から取得するステップとを含む、方法が提供される。本方法は、差動出力回路及び差動入力回路を直列に接続するステップであって、それにより、データシンク装置からデータソース装置に電流を流す、ステップをさらに含む。上述した方法は、データシンク装置からの負荷電流が差動出力装置を通って中間電圧ノードに流れるように、差動出力回路及び差動入力回路を中間電圧ノードで結合するステップと、中間電圧ノードを差動入力回路の供給電圧として接続するステップとをさらに含む。本発明のさらに別の態様によれば、送信側データソース装置を受信側データシンク装置に接続するブースト装置であって、送信側データソース装置は、差動データ信号をブースト装置に送信し、ブースト装置は、差動データ信号のうちの少なくとも1つをブーストし、ブースト装置は、ブースト装置の動作に必要な電力の少なくともいくらかを差動データ信号のうちの少なくとも1つから取得する電子回路を備える、ブースト装置が提供される。上述したブースト装置では、差動データ信号は、差動高精細マルチメディアインタフェースHDMI信号であり、複数の遷移時間最短差動伝送方式TMDS符号化データチャネル及びクロックチャネルを含む。ブースト装置は、データソース装置から差動データ信号のうちの1つを受信する差動入力回路と、差動データ信号のうちブーストしたものをデータシンク装置に送信する差動出力回路とを含み、前記電力の少なくともいくらかはデータソース装置及びデータシンク装置から取得される。上述したブースト装置では、差動出力回路及び差動入力回路は直列接続され、データシンク装置からデータソース装置に電流を流す。差動出力回路及び差動入力回路は中間電圧ノードで結合され、それにより、データシンク装置からの負荷電流が差動出力装置を通って中間電圧ノードに流れるようにし、中間電圧ノードは、差動入力回路の供給電圧として接続される。上述したブースト装置は、中間電圧ノードと電圧を差動入力回路に供給する第2の中間電圧ノードとの間に電圧ブースト回路をさらに含む。電圧ブースト回路は、スイッチキャパシタ及び2相クロックを含み、キャパシタは、エネルギーを中間電圧ノードから第2の中間電圧ノードに周期的に転送するために使用される。ブースト装置は、差動入力回路が受信した差動信号を処理し、処理された信号を差動出力回路に運ぶ転送機能を有する処理ブロックをさらに備える。ブースト装置は、処理ブロックの動作電力を利用可能なより高い電圧から変換する電力コンバータをさらに備え、電力コンバータはスイッチキャパシタ及び2相クロックを備え、スイッチキャパシタは、利用可能なより高い電圧から処理ブロックにエネルギーを転送するために使用される。本発明のさらなる態様によれば、送信側データソース装置を受信側データシンク装置に接続し、差動信号を搬送するケーブルであって、差動データ信号のうちの少なくとも1つをブーストするブースト装置を含み、ブースト装置は、生の差動信号をデータソース装置から受信し、復元信号を出力する入力回路と、復元信号を処理してデスキュー信号にする、第1の調整可能パラメータを有するデスキュー回路と、デスキュー信号を処理して等化信号にする、第2の調整可能パラメータを有する等化回路と、等化信号を増幅してブースト信号にし、ブースト信号をデータシンク装置に送信する出力回路とを備える、ケーブルが提供される。上述したケーブルでは、ブースト装置は、調整後の第1及び第2の調整可能パラメータを保持するパラメータメモリをさらに含む。ケーブルは制御バスをさらに含み、パラメータメモリは前記制御バスからアクセス可能である。等化回路は、第2の調整可能パラメータを変更することによってデスキュー信号の周波数応答を調整して、等化信号を生成する回路を備える。好ましくは、等化回路は、周波数応答を調整する第2の調整可能パラメータの少なくとも2つの設定を有する。本発明の実施形態のケーブルでは、デスキュー回路は、第1の調整可能パラメータを変更することにより、差動信号の2つの極性に存在する時間スキューを調整するアナログ差動デスキュー回路である。アナログ差動デスキュー回路は、連続して配置されたいくつかの遅延ユニットと、遅延ユニットを選択することによって遅延ユニットから発生する合成遅延を選択するアナログセレクタと、合成遅延を差動信号の極性に挿入するアナログスイッチとを備える。アナログスイッチは、合成遅延を差動信号の一方又は他方の極性に挿入する。好ましくは、各アナログ遅延ユニットは1.0に略等しい利得を有し、1つ又は複数の増幅器を備える。より詳細には、各アナログ遅延ユニットは、アナログ遅延ユニットの入力である共通の入力を有する第1及び第2の増幅器を備え、増幅器の出力は合算されて、アナログ遅延ユニットの出力が生成され、第1の増幅器は1.0-Δの利得及び所定の遅延値に等しい遅延を有し、第2の増幅器はΔの利得及び第1の増幅器と略同じ遅延を有する。都合のよいことに、第1の増幅器はフォロア段であり、第2の増幅器は、利得Δを設定するシャントキャパシタを有する。本発明のさらなる態様によれば、送信側データソース装置を受信側データシンク装置に接続するブースト装置であって、送信側データソース装置は差動データ信号をブースト装置に送信し、ブースト装置は、差動データ信号のうちの少なくとも1つをブーストし、ブースト装置は、データソース装置から生の差動信号を受信し、復元信号を出力する入力回路と、復元信号を処理してデスキュー信号にする、第1の調整可能パラメータを有するデスキュー回路と、デスキュー信号を処理して等化信号にする、第2の調整可能パラメータを有する等化回路と、等化信号を増幅してブースト信号にし、ブースト信号をデータシンク装置に送信する出力回路とを備える、ブースト装置が提供される。ブースト装置は、第1及び前記第2の調整可能パラメータを保持するパラメータメモリをさらに備える。ブースト装置は、パラメータメモリにアクセスするための制御入力も備える。等化回路は、第2の調整可能パラメータを変更することによってデスキュー信号の周波数応答を調整して等化信号を生成する回路を備える。等化回路は、周波数応答を調整する第2の調整可能パラメータの少なくとも2つの設定を有する。デスキュー回路は、第1の調整可能パラメータを変更することにより、差動信号の2つの極性に存在する時間スキューを調整するアナログ差動デスキュー回路である。好ましくは、アナログ差動デスキュー回路は、連続して配置されたいくつかの遅延ユニットと、合成遅延を選択するアナログセレクタであって、合成遅延は、アナログセレクタによって選択される遅延ユニットから発生する、アナログセレクタと、合成遅延を差動信号の極性に挿入するアナログスイッチとを備える。有利なことに、アナログスイッチは、合成遅延を差動信号の一方又は他方の極性に挿入する。好ましくは、各アナログ遅延ユニットは1.0に略等しい利得を有し、1つ又は複数の増幅器を備える。本発明の実施形態では、各アナログ遅延ユニットは、アナログ遅延ユニットの入力である共通の入力を有する第1及び第2の増幅器を備え、増幅器の出力は合算されて、アナログ遅延ユニットの出力が生成され、第1の増幅器は1.0-Δの利得及び所定の遅延値に等しい遅延を有し、第2の増幅器はΔの利得及び第1の増幅器と略同じ遅延を有する。都合のよいことに、第1の増幅器はフォロア段であり、第2の増幅器は、利得Δを設定するシャントキャパシタを有する。本発明のさらなる態様によれば、差動信号を送信側データソース装置から、差動信号のうちの少なくとも1つをブーストするブースト装置を含むケーブルを通して受信側データシンク装置に送信する方法であって、ブースト装置の入力回路においてデータソース装置からの生の差動データ信号を受信し、復元信号を出力するステップと、第1の調整可能パラメータを有するデスキュー回路において復元信号を処理してデスキュー信号にするステップと、第2の調整可能パラメータを有する等化回路においてデスキュー信号を処理して等化信号にするステップと、等化信号を出力回路において増幅してブースト信号にするステップと、ブースト信号をデータシンク装置に送信するステップとを含む、方法が提供される。本方法は、第1及び第2の調整可能パラメータを調整するステップと、第1及び第2の調整可能パラメータをパラメータメモリに記憶するステップとをさらに含む。都合のよいことに、復元信号を処理するステップは、第1の調整可能パラメータを変更することによって差動信号の2つの極性に存在する時間スキューを調整するステップと、第2の調整可能パラメータを変更することによってデスキュー信号の周波数応答を調整するステップとを含む。より詳細には、第1の調整可能パラメータを変更するステップは、いくつかの遅延ユニットを直列に配置するステップと、いくつかの遅延ユニットから生じる合成遅延を選択するステップと、合成遅延を差動信号の極性に挿入するステップとを含む。有益なことに、合成遅延を挿入するステップは、合成遅延を差動信号の一方又は他方の極性に挿入することを含む。都合のよいことに、いくつかの遅延ユニットを配置するステップは、それぞれ1.0に略等しい遅延を有するアナログ遅延ユニットを選択するステップを含む。本発明のさらなる態様によれば、送信側データソース装置を受信側データシンク装置に接続し、差動データ信号を搬送するケーブルであって、プリント回路基板PCBと、ブースト装置とを含み、PCBは、データソース装置からの生の差動信号をブースト装置の2つ以上の入力に結合する際に遅延を提供するトラックを含み、ブースト装置は差動信号のうちの少なくとも1つをブーストし、ブースト装置は、遅延された生の差動信号を終端する入力回路と、遅延された生の差動信号を選択し、デスキューされた復元信号を出力する、第1の調整可能パラメータを有する入力セレクタ回路と、復元信号を処理して等化信号にする、第2の調整可能パラメータを有する等化回路と、等化信号を増幅してブースト信号にし、ブースト信号をデータシンク装置に送信する出力回路とを備える、ケーブルが提供される。ブースト装置は、第1及び第2の調整可能パラメータを保持するパラメータメモリをさらに含む。ケーブルは制御バスも含み、パラメータメモリは前記制御バスからアクセス可能である。ブースト装置では、遅延された生の差動信号を選択して、差動信号の2つの極性に存在する時間スキューを調整する入力セレクタ回路は、第1の調整可能パラメータを変更することによって制御される。等化回路は、第2の調整可能パラメータを変更することによってデスキュー信号の周波数応答を調整して、等化信号を生成する回路を備える。都合のよいことに、等化回路は、周波数応答を調整する第2の調整可能パラメータの少なくとも2つの設定を有する。PCBは、直列に配置された遅延を提供するいくつかのトラックと、トラックを選択することによってトラックから生じる合成遅延を選択する入力セレクタ回路とを備える。本発明のさらなる態様によれば、送信側データソース装置を受信側データシンク装置に接続し、差動データ信号を搬送するケーブルであって、プリント回路基板PCBと、ブースト装置とを含み、PCBは、データソース装置からの生の差動信号をブースト装置の2つ以上の入力に結合する際に遅延を提供するトラックを含み、ブースト装置は差動信号のうちの少なくとも1つをブーストし、ブースト装置は、遅延された生の差動信号を終端する入力回路と、遅延された生の差動信号を選択し、粗くデスキューされた復元信号を出力する、第1の調整可能パラメータを有する入力セレクタ回路と、復元され粗くデスキューされた信号を処理して細かくデスキューされた信号にする、第2の調整可能パラメータを有するデスキュー回路と、細かくデスキューされた信号を処理して等化信号にする、第3の調整可能パラメータを有する等化回路と、等化信号を増幅してブースト信号にし、ブースト信号をデータシンク装置に送信する出力回路とを備える、ケーブルが提供される。本発明の前の実施形態と同様に、ブースト装置は、第1、第2、及び第3の調整可能パラメータを保持するパラメータメモリを含む。ケーブルは制御バスをさらに含み、パラメータメモリは前記制御バスからアクセス可能である。差動信号の2つの極性に存在する時間スキューを粗く調整する、遅延された生の差動信号を選択する入力セレクタ回路は、第1の調整可能パラメータを変更することによって制御され、デスキュー回路は、第2の調整可能パラメータを変更することによって差動信号の2つの極性に残っている時間スキューを細かく調整するアナログ差動デスキュー回路である。等化回路は、第3の調整可能パラメータを変更することによってデスキュー信号の周波数応答を調整して、等化信号を生成する回路を備える。等化回路は、周波数応答を調整する第3の調整可能パラメータの少なくとも2つの設定を有する。上述したケーブルであって、PCBは、直列に配置された遅延を提供するいくつかのトラックと、トラックを選択することによってトラックから生じる合成遅延を選択する入力セレクタ回路とを備え、さらに、アナログ差動デスキュー回路は、直列に配置されたいくつかの遅延ユニットと、遅延ユニットを選択することによって遅延ユニットから生じる合成遅延を選択するアナログセレクタと、合成遅延を差動信号の極性に挿入するアナログスイッチとを備える、上述したケーブル。有益なことに、アナログスイッチは、合成遅延を差動信号の一方又は他方の極性に挿入する。上述した他の実施形態と同様に、各アナログ遅延ユニットは、1.0に略等しい利得を有し、1つ又は複数の増幅器を備える。各アナログ遅延ユニットは、アナログ遅延ユニットの入力である共通の入力を有する第1及び第2の増幅器を備え、増幅器の出力は合算されて、アナログ遅延ユニットの出力が生成され、第1の増幅器は1.0-Δの利得及び所定の遅延値に等しい遅延を有し、第2の増幅器はΔの利得及び第1の増幅器と略同じ遅延を有する。都合のよいことに、第1の増幅器はフォロア段であり、第2の増幅器は、利得Δを設定するシャントキャパシタを有する。本発明のさらなる態様によれば、送信側データソース装置を受信側データシンク装置に接続し、差動データ信号を搬送するケーブルであって、差動信号のうちの少なくとも1つをブーストするブースト装置を含み、ブースト装置は、データソース装置から生の差動信号を受信し、復元信号を出力する入力回路と、復元信号を処理してデスキュー信号にする、調整可能パラメータを有するデスキュー回路と、デスキュー信号を増幅してブースト信号にし、ブースト信号をデータシンク装置に送信する出力回路とを備える、ケーブルが提供される。ブースト回路は、デスキュー信号の周波数応答を調整する等化回路をさらに含む。ブースト装置は、調整可能パラメータを保持するパラメータメモリも含む。ケーブルは制御バスをさらに含み、パラメータメモリは前記制御バスからアクセス可能である。本発明のこの実施形態では、ブースト装置は、ケーブルの性能を求める性能解析回路をさらに含む。性能解析回路は、ブースト信号をシングルエンド信号に変換する差動-シングルエンドブロックと、シングルエンド信号を共通クロック信号と位相整列させる線形位相補償器と、位相整列シングルエンド信号のデジタル表現前処理済みデータ信号を提供するオーバーサンプリング回路と、前処理済みデータ信号の品質を推定し、前処理済みデータ信号の品質を向上させるように調整可能パラメータを変更することによりデスキュー回路及び等化回路のパラメータを調整するトレーニング機能回路とを含む。トレーニング機能回路は、前処理済みデータ信号の品質を推定し、前記品質を示す品質ナンバを生成するデジタル回路と、デスキュー回路及び等化回路のパラメータをいくつかの所定の設定に調整し、各設定について所定数のオーバーサンプリングビットを監視する評価ラン制御回路と、最高の品質ナンバに対応する最良設定を保持するメモリと、前記パラメータを最良設定に更新する手段とをさらに備える。性能解析回路は、評価ラン制御回路への開始トリガを受信し、制御バスを経由して最良設定を報告する手段を含む。本発明のさらなる一態様によれば、差動データ信号を受信し、調整可能パラメータに従って差動データ信号をデスキューし等化し、ブースト信号を出力するブースト装置を備えるケーブルの性能を求める方法であって、ブースト装置は性能解析回路をさらに備え、この方法は、ブースト信号をシングルエンド信号に変換するステップと、シングルエンド信号を共通クロック信号と位相整列させるステップと、位相整列シングルエンド信号をオーバーサンプリングして前処理済みデータ信号を生成するステップと、前処理済みデータ信号の品質を推定するステップと、前処理済みデータ信号の品質を向上させるように調整可能パラメータを調整するステップとを含む、方法が提供される。前処理済みデータ信号の品質を推定し、前記品質を示す品質ナンバを生成するステップと、調整可能パラメータをいくつかの所定の設定に調整するステップと、各設定の前処理済みデータ信号を監視するステップと、最高品質ナンバに対応する最良設定を保持するステップと、調整可能パラメータを最良設定に更新するステップとを含む評価ステップをさらに含む、請求項29に記載の方法。上述した方法は、開始トリガを受信することによって評価方法を開始するステップと、制御バスを経由して最良設定を報告するステップとをさらに含む。本発明のさらなる態様によれば、送信側データソース装置を受信側データシンク装置に接続し、差動データ信号を搬送するケーブルであって、差動データ信号のうちの少なくとも1つをブーストするブースト装置を備え、ブースト装置は、データソース装置から生の差動信号を受信し、復元信号を出力する入力回路と、復元信号を処理してデスキュー信号及び等化信号にする、調整可能パラメータを有するデスキュー回路及び等化回路と、デスキューされ等化された信号を増幅してブースト信号にし、ブースト信号をデータシンク装置に送信する出力回路と、調整可能パラメータを記憶するパラメータメモリと、ケーブルの性能を求める性能解析回路とを備える、ケーブルが提供される。ケーブルは制御バスをさらに備え、パラメータメモリは、制御バスからアクセス可能である。本発明の実施形態では、性能解析回路は、ブースト信号をシングルエンド信号に変換する差動-シングルエンドブロックと、シングルエンド信号を共通クロック信号と位相整列させる線形位相補償器と、位相整列シングルエンド信号のデジタル表現を提供して、前処理済みデータ信号を生成するオーバーサンプリング回路と、前処理済みデータ信号の品質を推定し、前処理済みデータ信号の品質を向上させるように調整可能パラメータを変更することにより、デスキュー回路及び等化回路のパラメータを調整するトレーニング機能回路とを含む。トレーニング機能回路は、前処理済みデータ信号の品質を推定し、前記品質を示す品質ナンバを生成するデジタル回路と、デスキュー回路及び等化回路のパラメータをいくつかの所定の設定に調整し、各設定について所定数のオーバーサンプリングビットを監視する評価ラン制御回路と、最高の品質ナンバに対応する最良設定を保持するメモリと、前記パラメータを最良設定に更新する手段とをさらに備える。性能解析回路は、評価ラン制御回路への開始トリガを受信し、制御バスを経由して最良設定を報告する手段を含む。上述したケーブルを較正するシステムであって、ケーブルの制御バスに取り付けられる制御コンピュータと、ケーブルに取り付けられ、差動信号をケーブルに送信するようにプログラムされるデータパターン生成器とを含み、制御コンピュータは、制御バスを経由してトリガを性能解析回路に送信して、評価ラン制御回路を開始させ、性能解析回路から最良設定を受信し、制御バスを経由して最良設定に対応するパラメータをパラメータメモリにロードするように構成される、システムも提供される。あるいは、上述したケーブルを較正するシステムは、ケーブルの制御バスに取り付けられる制御コンピュータと、ケーブルに取り付けられ、差動信号をケーブルに送信するようにプログラムされるデータパターン生成器とを備え、制御コンピュータは、制御バスを経由してトリガを性能解析回路に送信して、評価ラン制御回路を開始させるように構成され、性能解析回路は、制御バスを経由して最良設定に対応するパラメータをパラメータメモリにロードするように構成される。差動信号を伝送するケーブルを較正する対応する方法であって、ケーブルは、差動信号をデスキューし等化するブースト装置を含み、ブースト装置は調整可能パラメータ及びパラメータメモリを有し、この方法は、差動データ信号をケーブルに送信するステップと、トリガをブースト装置に送信するステップと、トレーニングランをブースト装置において実行するステップであって、トレーニングランは、異なる設定の調整可能パラメータを使用する少なくとも2つの評価ランを実行するステップ、少なくとも2つの設定のそれぞれに伴う結果を評価するステップ、及び最良設定を保持するステップを含む、ステップと、最良設定をパラメータメモリに記憶するステップとを含む方法が提供される。評価ランを実行するステップは、差動データ信号を処理してデスキュー信号にするステップと、デスキュー信号を処理して等化信号にするステップと、等化信号のデジタル表現である前処理済み信号を生成するステップとを含む。評価するステップは、少なくとも1ビット期間の窓内の等化信号のデジタル表現内の連続した1サンプル又は0サンプルのランレングスを求めるステップと、Nビットの観察期間中に選択されたランレングスの発生回数をカウントするステップと、選択されたランレングスに従って、カウントされた発生回数をカウンタに記憶するステップと、カウンタの出力を処理して等化信号の品質を示す品質ナンバにするステップとを含む。本発明のさらなる態様によれば、差動信号を伝送するケーブルを較正するシステムであって、ケーブルは差動信号をデスキューし等化するブースト装置を含み、ブースト装置は調整可能パラメータ及びパラメータメモリを有し、システムは、差動データ信号をケーブルに送信する手段と、トリガをブースト装置に送信する手段と、トレーニングランをブースト装置において実行する手段であって、異なる設定の調整可能パラメータを使用する少なくとも2つの評価ランを実行し、少なくとも2つの設定のそれぞれに伴う結果を評価し、最良設定を保持する評価手段を含む、実行する手段と、最良設定をパラメータメモリに記憶する手段とを備える、システムが提供される。上述したケーブルを較正するシステムでは、評価手段は、差動データ信号を処理してデスキュー信号にする手段と、デスキュー信号を処理して等化信号にする手段と、等化信号のデジタル表現である前処理済み信号を生成する手段とを備える。評価手段は、少なくとも1ビット期間の窓内の等化信号のデジタル表現内の連続した1サンプル又は0サンプルのランレングスを求める手段と、Nビットの観察期間中に選択されたランレングスの発生回数をカウントする手段と、選択されたランレングスに従って、カウントされた発生回数をカウンタに記憶する手段と、カウンタの出力を処理して等化信号の品質を示す品質ナンバにする手段とを備える。本発明のさらなる態様によれば、調整可能パラメータ及びパラメータメモリを有するブースト装置を含み、差動信号を伝送するケーブルを較正するシステムであって、少なくとも2つの信号をケーブル入力に送信し、ケーブル出力での応答を測定することが可能なネットワーク解析器と、ネットワーク解析器及びケーブルのパラメータメモリに接続され、コンピュータメモリを有するコンピュータと、コンピュータメモリに記憶され、調整可能パラメータを変更し、ケーブルのパラメータメモリに結果を記憶することによってコンピュータにケーブルの較正を実行させるコンピュータプログラムコードとを備える、システムが提供される。コンピュータプログラムコードは、異なる設定の調整可能パラメータを使用する少なくとも2つの評価ランを実行すること、及び各設定でのケーブルの性能を評価することを含むトレーニングランをブースト装置において実行することによってケーブルの較正をコンピュータに実行させる。コンピュータプログラムコードは、前記少なくとも2つの評価ランもコンピュータに実行させ、各評価ランは、差動データ信号を処理してデスキュー信号にすることと、デスキュー信号を処理して等化信号にすることと、等化信号のデジタル表現である前処理済み信号を生成することとを含む。コンピュータプログラムコードはさらに、少なくとも1ビット期間の窓内の等化信号のデジタル表現内の連続した1サンプル又は0サンプルのランレングスを求め、Nビットの観察期間中に選択されたランレングスの発生回数をカウントし、選択されたランレングスに従って、カウントされた発生回数をカウンタに記憶し、カウンタの出力を処理して等化信号の品質を示す品質ナンバにすることによって各設定でのケーブルの性能をコンピュータに評価させる。オプションとして、ケーブルを較正するシステムは、較正対象のケーブルをさらに備える。上述したケーブルを較正するシステムを動作させる方法は、aケーブル出力において差動信号の差動スキューを測定するステップと、b差動スキューが所定のスキュー閾値よりも高い場合、調整可能パラメータを変更し、ステップaを繰り返すステップと、c所定の数の各周波数での減衰を測定するステップと、d減衰が任意の測定周波数で所定の範囲外である場合、調整可能パラメータを変更し、ステップcを繰り返すステップと、eパラメータをパラメータメモリに記憶するステップとを含む。本方法は、所定のスキュー閾値を、ステップaの所定の繰り返し回数内で観察される最小値に設定するステップと、各測定周波数の所定の範囲を0dbに近く、所定の限度未満の値に設定するステップと、所定の周波数を、ケーブルが意図される差動信号のおおよその周波数に設定するステップとをさらに含む。したがって、埋め込み電力制御ブースト装置を有する改良されたプログラマブルケーブルが、ケーブルを較正する方法及びシステムと共に提供される。本発明の実施形態を例として、添付図面を参照してこれより説明する。図3は、HDMI送信機TxHDMIソース装置、HDMI受信機RxHDMIシンク装置、及びTxとRxとを接続するHDMIケーブルを含む、従来技術によるHDMI高精細マルチメディアインタフェースシステムを示す。図4は、本発明の実施形態による改良型HDMIケーブル20を含むHDMIシステム10を示す。HDMIシステム10は、HDMI送信機TxHDMIソース装置、HDMI受信機RxHDMIシンク装置、及びTxとRxとを接続する、本発明の実施形態の改良型HDMIケーブル20を含む。改良型HDMIケーブル20は、詳細について後述する埋め込みブースト装置30及び基本受動HDMIケーブル40を備える。ブースト装置30は、HDMI受信機Rxに最も近い、改良型HDMIケーブル20の端部付近に配置される。本願の一般性を制限することなく、改良型HDMIケーブル20は、DVDプレーヤHDMIソース装置の一例をテレビ画面HDMIシンク装置の一例に接続するために使用し得る。図5は、図4のブースト装置30を含む、HDMI送信機TxとHDMI受信機Rxとの間に延びる改良型HDMIケーブル20を示すブロック図である。Txから基本HDMIケーブル40を通ってブースト装置30に延びるHDMI入力50、ブースト装置30からRxに延びるHDMI出力52、及びTxから基本HDMIケーブル40を通ってRxに直接延びる他のHDMI信号群54も示される。基本HDMIケーブル40は、HDMI入力50及び他のHDMI信号54を含む。HDMI入力50は、HDMI信号をHDMI送信機Tx図4から基本HDMIケーブル40のワイヤを経由してブースト装置30の入力に結合する接続を提供する。HDMI入力50は4つの信号ペアを含む。-遷移時間最短差動信号伝送方式TMDSチャネル入力0-TMDSチャネル入力1-TMDSチャネル入力2-クロックチャネル入力同様に、HDMI出力52は、ブーストHDMI信号の4つの信号ペアを含む。-TMDSチャネル出力0-TMDSチャネル出力1-TMDSチャネル出力2-クロックチャネル出力HDMI出力52は、ブースト装置30から短接続を経由してHDMI受信機RxにブーストHDMI信号を結合する。プログラミング入力56及び5V電力信号58が、他のHDMI信号54からブースト装置30に結合される。図には、改良型HDMIケーブル20の部分であり得る装置キャリア及びコネクタ等の物理的な特徴が示されていない。ブースト装置30は、いくつかのチャネルブースト回路100、パラメータメモリ102を含む。本発明の好ましい実施形態では、ブースト装置は、図5に示すような4つのチャネルブースト回路100を含み、各チャネルブースト回路100は、TMDSチャネル0、TMDSチャネル1、及びTMDSチャネル2のうちの1つの信号をブーストする。各チャネルブースト回路100は、HDMI入力回路106及びHDMI出力回路108を含む。各チャネルブースト回路100は、有利なことに、基本HDMIケーブル40を通って伝搬した差動データ信号の2つの極性に存在する時間スキューを調整する差動イントラペアデスキュー回路110及び基本HDMIケーブル40の帯域幅制限特徴を補償する等化回路112をさらに含む。したがって、各チャネルブースト回路は、基本ケーブル40内の対応する差動ペアの劣化を補償するように設計された特徴と共に、各HDMI入力から対応するHDMI出力への転送機能を提供する。ブースト装置30は、5V電力信号58及び詳細に後述するようにHDMI出力52から導出される電力によって給電され得る。ブースト装置30の動作のための電力は全体的に、改良型HDMIケーブル20内で搬送される信号から導出され、HDMI送信機Tx及び/又はHDMI受信機Rxによって供給される。差動信号を搬送するケーブル、すなわち、各信号が一対のワイヤを経由して搬送されるケーブルでは、通常、製造許容差により、各チャネルに使用されるワイヤ及びコネクタの長さにわずかな差が生じる。その結果、各ペアのケーブルを通して差動遅延が発生することになる。このような差動イントラペアスキューは、受信信号を劣化させる上記図2A及び図2B参照。イントラペアスキューの解消は、ワイヤペアのうちの短いほうを通る信号に、ペアのうちの長いほうを通る信号と位置合わせされるのに適切な量の遅延を追加することによって達成することができる。本発明の実施形態によれば、イントラペアスキューは、次の項で説明するようにデジタル的にプログラム可能な差動デスキュー回路110の助けによって解消される。パラメータメモリ102は、プログラミング較正セットアップ方法において一旦決定された差動デスキュー回路110のデスキュー設定を保持するために使用される。同様に、ケーブルは、ケーブルの長さ及び物理的な構造に依存する異なる帯域幅特徴を呈する。制限される帯域幅は等化回路112によってある程度補償することができ、等化回路112もデジタル的にプログラム可能である。等化器設定も同様に、パラメータメモリ102に保持し得る。差動デスキュー回路110及び等化回路112の両方の適正な設定は、製造時のプログラミング較正セットアップにおいて決定され、プログラミング入力56を通してパラメータメモリ102にロードし得る。プログラミングセットアップ方法については、より詳細にさらに後述する図29~図37。図6は、HDMI入力回路106、差動デスキュー回路110、等化回路112、及びHDMI出力回路108を備える、図5のチャネルブースト回路100の一例のより詳細なブロック図を示す。HDMI入力回路106への入力は、生の入力信号ペア116図5のHDMI入力50のうちの1つである。HDMI入力回路106は復元信号ペア118を出力し、これは差動デスキュー回路110に入力される。差動デスキュー回路110はデスキュー信号ペア120を出力し、これは等化回路112に入力される。等化回路112は等化信号ペア122を出力し、これはHDMI出力回路108に入力される。そして最後に、HDMI出力回路108はブースト信号ペア124を出力し、これはHDMI出力52図5のうちの1つである。図6には、ブースト装置30のすべてのチャネルブースト回路100によって共有されるパラメータメモリ102も示される。パラメータメモリ102は、差動デスキュー回路110のデスキューパラメータ入力126に接続されるとともに、等化回路112の等化パラメータ入力128に別個に接続される。差動デスキュー回路110上述したように、イントラペア差動スキュー遅延は、遅延Tdを有する遅延要素を図2Bの例の場合Vのパスに挿入し、逆の場合入力V信号がV-に対して遅延した場合にはV-のパスに挿入することによって補償することができ、又はスキューが存在しない場合には、VにもV-にも挿入されない。図7は、差動スキューが除去される補償される図6の差動デスキュー回路110の簡略ブロック図を示す。同じ参照番号が、差動入力及び出力それぞれ正[V]端子及び負[V-]端子を有する復元信号118及びデスキュー信号120のそれぞれ並びにデスキューパラメータの制御入力126を示すために使用される。図7に示すように、差動デスキュー回路110は、シングルエンド入力302及び出力304を有する調整可能遅延300と、6つのオン/オフスイッチS1~S6を含む。調整可能遅延300はいくつかの遅延段306を含む。スイッチS1は、差動入力の正端子復元信号118Vと差動出力の正端子デスキュー信号120Vとの間に接続される。同様に、スイッチS6は、差動入力の負端子復元信号118V-と差動出力の負端子デスキュー信号120V-との間に接続される。スイッチS2及びS4は、調整可能遅延300の入力302と復元信号118の正端子V及び負端子V-のそれぞれとの間に接続される。同様に、スイッチS3及びS5は、調整可能遅延300の出力304とデスキュー信号120の正端子V及び負端子V-のそれぞれとの間に接続される。この方式は、単一の調整可能遅延300が正及び負の両方の差動スキューを補正できるようにする。実際に、単一の調整可能遅延300は、それ自体調整可能遅延300を負又は正のいずれかの信号パスに切り替えることによって、それぞれ正信号又は負信号のいずれかが他方に対して遅延する正又は負の差動スキューを補償するのに十分である。例えば、正信号Vを調整可能遅延300詳細に後述するように、遅延ユニットをカスケード接続したもので作られるに通すには、スイッチ状態は以下のようになる。S1=オフ、S2=オン、S3=オン、S4=オフ、S5=オフ、且つS6=オン。V-を調整可能遅延300に通すには、スイッチ状態は以下のようになる。S1=オン、S2=オフ、S3=オフ、S4=オン、S5=オン、S6=オフ。調整可能遅延300をV-パス及びVパスの両方から外すように切り替え、それにより、差動遅延の調整を提供しないようにするには、スイッチ状態は以下のようになる。S1=オン、S2=オフ、S3=オフ、S4=オフ、S5=オフ、S6=オン。デスキュー問題の解決策は2つの難問を呈する。第1の難問は適した遅延を生じさせることであり、第2の難問は遅延を調整することである。遅延を生じさせることは、ユニットが信号を通過させるのに十分に広い帯域幅を有するべきであるが、それと同時に、遅延ブロックが有用な遅延を提示する必要があるため、難問である。単一の遅延段の帯域幅が広いと、自然に遅延が小さくなるため、十分な遅延を達成するために、カスケード接続された段が必要である。デジタルスイッチ及びデコーダを含んで全体遅延のバイナリアドレス指定可能な選択を提供するデジタル遅延段カスケードが、米国特許第6,268,753号明細書に記載されている。しかし、本発明は、高速アナログ信号を遅延させる調整可能遅延回路を必要とする。差動スキューを補償するために、提案される図7の構成内のアナログ遅延段カスケードを使用して解消すべき問題としては、単位利得を提供する必要性並びに要求される高帯域幅を保持する必要性が挙げられる。従来技術の中で、いくつかのデジタル遅延補償方式が開示されているが、アナログ信号に調整可能な遅延を提供するのは少数の回路のみである。例えば、フォロア回路を利得段と並列して使用して、デジタル回路の高周波応答をブーストすることが、米国特許第5,739,713号明細書に教示されている。米国特許第6,525,568号明細書は、RC抵抗-キャパシタ要素を含み、その後に定格利得-1及び2の並列利得段が続き、特に複雑な周波数伝達関数を使用してそれぞれの出力が一緒に合算されて、全体の単位利得を提供する、位相シフト遅延段を教示している。米国特許出願公開第20050083130号明細書では、信号パスのどちから一方に存在し得る信号伝搬遅延を補償する遅延要素を含む高性能増幅器が提案されている。図8は、調整可能遅延300を実施する解決策として、アナログ選択段308と組み合わせられた8つのアナログ遅延段カスケード遅延ユニット306として図7の調整可能遅延ブロック300の好ましい実施形態を示す。8つの遅延ユニット306は直列カスケード接続され、各遅延ユニット306の出力はアナログ選択段308への入力である。カスケードのうちの第1の遅延ユニット306は、調整可能遅延300の入力IN302を提供する。デスキューパラメータ制御信号デスキューパラメータ入力126は、調整可能300の出力OUT304に切り替えるべき入力のうちの1つを選択する、アナログ選択段308に接続される3ビットバイナリ信号を含む。それぞれ単位遅延を調整可能遅延300に提供するようにカスケード接続され得る単一の遅延ユニット306の例示的な完全な回路を以下の図18に示す。単一の遅延ユニット306の回路の理解を助けるために、最初に、解決すべき問題及び考えられ得る解決策の段階的な説明を提示する。図9は、図2Bの遅延Tdを導入するために使用され得る単純なRC遅延回路を示す。図9の回路は、抵抗R1、キャパシタC1、入力端子及び出力端子信号Vin及びVout、並びに接地0を備えるシングルエンド回路である。キャパシタC1は、Voutと接地との間に接続され、抵抗はVinとVoutとの間に接続される。図9に示すようなRC遅延を有する回路を作成することにより、信号を遅延させることには成功するが、この回路は信号をフィルタリングもする。パルスに対する図9のRC回路の影響は、図10に示されるシミュレーション結果から見られる。図10は、2つのシミュレーションされた波形、すなわち台形入力パルスVin及び台形入力パルスを図9の単純なRC遅延回路に通した結果として生成される出力パルスVoutを示す。台形入力パルス信号Vinは遅延されフィルタリングされ歪まされて、出力信号Voutになる。遅延及びフィルタリングの作用ははっきりと見られる。遅延は望ましいが、フィルタリングの作用はパルスの分散及び歪みを発生させる。回路のフィルタリングの作用を低減するために、RC時間定数を低減することができる。シミュレーション結果を図11に示す。図11に示されるシミュレーションは、図10に示されるシミュレーションに類似するが、シミュレーション遅延回路内の時間定数が低減されている。時間定数の低減は、帯域幅の増大又は維持を助けるが入力パルス及び出力パルスの両方の傾きに留意する、図11に示されるように、導入される信号遅延はより低くなる。図11のシミュレーションでは、パルス幅は0.7秒であり、回路内のRC時間定数は79msである。この長いパルス持続時間及び長いRC時間定数は、このシミュレーションにおいて、回路選択の影響を観察するために便宜上選ばれただけであり、実施形態の時間尺度を表すものではない。元の時間定数を有する図9の回路に対して図10に示されるように遅延を回復しようとする1つの方法は、いくつかのRC段をカスケード接続することである。これを図12に示す。図12には、構成要素R2、C2、R3、C3、R4、及びC4を備える3つのRC段をカスケード接続したものから作られる遅延回路が示され、各RC段は個々に同じ時間定数79msを有する。第1及び第2の段後の信号はそれぞれ、V1及びV2と記される。回路の入力及び出力は全体として、Vin及びVoutと記される。台形入力パルスを使用しての図12の回路のシミュレーション結果を図13に示し、図13は、台形入力パルスVinの波形及び図10の回路の各段後の遅延パルスV1、V2、及びVoutの波形を示す。結果として生成される最終波形Voutは遅延されるが、振幅は大幅に低減され、分散する。後続段の負荷の影響を除去するために、各段は図14に示されるようにバッファリングし得る。図14には、図12と同じカスケード接続された遅延回路が示されるが、2つのバッファ増幅器、すなわちR1とR2との間のバッファBuf1及びR2とR3との間のバッファBuf2が挿入されている。その結果、中間信号V1及びV2は、後続段の負荷によって減衰されない。図14の回路のシミュレーション結果を図15に示す。シミュレーション結果は、図14の回路構成が大きな遅延を導入するという所望の目標を達成しながら、パルスの歪みが最小に保たれることを示す。このシミュレーションでは、0.7秒の台形入力パルスは、1段当たり約77msだけ遅延する。数学的な意味では、パルスは、単極単位利得段カスケードによって変換され、各段の伝達関数は、Hs=1/1s/pであり、式中、p[Rads]=1/RC又はp[HZ]は1/2πRCである。回路の目標は、最大でパルス幅ビット幅の約半分までパルスを遅延させることである。図15のシミュレーションに示される場合、要求される遅延は約0.35秒である。図14に示される方式を使用してこの遅延を達成するためには、約5つの段が必要である。図15に示されるシミュレーションでは、RC時間定数は79msに設定され、これは極周波数を1/2π79ms=2Hzに設定する。したがって、0.7秒のパルス幅の場合入力パルスVin、極周波数2Hzを有する段が、パルスに対するフィルタリングが許容できる状態で適した遅延を生成する。毎秒NビットNbpsのビットレートを有するシステムの極の位置を計算する単純な近似は、各段の極を3NHzに設定することである。例えば、データレートが1Gbpsの場合、約3GHzに極を有する段が必要である。単純なRC段を使用して、適切な段当たりの遅延をどのように達成し得るかを示したが、適したバッファ増幅器図12のBuf1、Buf2をどのように構築し得るかはまだ示していない。最大で3GHZの単位利得を有する単位利得バッファを作成することは、進歩したCMOSプロセスであっても難問である。開始ポイントは、図16に示される単純なフォロア回路を使用することである。図16の単純なフォロア回路は、電流源I1と直列接続されたNチャネルMOS電界効果トランジスタMOSFETM1を含む。トランジスタM1のドレインは接地0に接続され、電流源I1の正端子は供給電圧VDDに接続する。回路入力INはトランジスタM1のゲートに接続され、そのソースは回路出力OUTを提供する。この周知の回路では、約1の利得の場合、出力OUTは入力INを辿る。この回路の第1の制限は、出力が通常、約0.6ボルトでレベルシフトされることである。このレベルシフトは、連続したレベルシフトによって出力が供給電源まで上昇し、それによって信号がクリッピングされることになるため、いくつかの段をカスケード接続する場合に問題である。この制限を解消するために、図17に示されるように、AC結合が単純なフォロアに追加される。図17に示される回路は、キャパシタC5を回路入力INとトランジスタM1のソースとの間に追加し、抵抗R5をトランジスタM1のソースと正バイアス電圧を提供するバイアス供給BIASとの間に追加することにより、図16の単純なフォロア回路から導出されるAC結合フォロア回路である。AC結合を使用する場合、段の出力が、図17においてBIASによって設定されるバイアスレベルからレベルシフトアップされることは、段がカスケード接続される場合、このレベルシフトは次の段の入力キャパシタの両端の一定降下として記憶されるため、重要ではなくなる。これは本質的に、各段の平均入力電圧を図17に示されるバイアス供給BIASによって設定されるバイアス電圧にリセットする。この回路のさらなる制限は、トランジスタM1の非ゼロ出力コンダクタンスに由来する。フォロアの利得はgm1/gm1gds1によって与えられる。式中、gm1は小信号相互コンダクタンスであり、gds1はM1の小信号出力コンダクタンスである。明らかに、ゼロよりも大きなgds1のすべての値に対して、段の利得は1未満である。高速広帯域回路が必要とされる場合、MOSFETM1の長さは最小に近くなるように低減される。これは、利得がここでは約0.9に向かうポイントまでgds1を増大させる。こういった段をカスケード接続したものは、入力信号の大きさを劇的に低減させる。この段利得の低減を補正する1つの可能なアーキテクチャを図18に示し、図18は、調整可能遅延300図6の遅延ユニット306の実施形態であり得る遅延バッファ段400の簡略ブロック図を示す。遅延バッファ段400は、単位利得増幅器バッファ404を備える。入力410及び出力412を有するバッファ404。バッファ404は、並列になった2つの増幅器、すなわち約0.9の利得を有するフォロア段414及び約0.1の利得を有する補助段416を含み、両増幅器は同じ周波数応答数学的に極1/1s/pとして表されるを有する。両増幅器414及び416は、バッファ404の入力410を共有し、それぞれの出力が合算されて出力412になる。遅延バッファ段400は、固有の遅延伝達関数の極pで暗黙的に示されるを提供し、上述したように、増幅器によってカスケード内の次の遅延要素からの分離を提供する図14。非常に高速の動作では、バッファ404の必然的に制限される周波数応答が要求される遅延を提供するように設計される場合、明示的なRC遅延要素が必要ないことに留意する。遅延バッファ段400は、バッファ404の入力410に接続された遅延バッファ段400の入力信号VINを受け取り、バッファ404の出力412は、遅延バッファ段400の出力信号VOUTを生成する。構成要素増幅器フォロア段414及び補助段416を含むバッファ404の好ましい実施形態をNウェルCMOSプロセスに基づく回路として図19に詳細に示す。フォロア段414は、図17のAC結合フォロア回路と同様のAC結合回路である。フォロア段414は、PチャネルフォロアトランジスタM2、バイアス抵抗R6、結合キャパシタC6、及びバイアス供給BIAS1を備える。補助段416は、Nチャネル増幅トランジスタM3、2つのPチャネルトランジスタM4ダイオードとして機能する及びM5電流源として機能する、バイアス抵抗R7、結合キャパシタC7、シャントキャパシタC8、並びにバイアス供給BIAS2を含む。BIAS1及びBIAS2のバイアス電圧は、必要に応じて回路の機能及び技術に適合される。バッファ404の入力410は、結合キャパシタC6を通してトランジスタM2のゲートに接続されるとともに、結合キャパシタC7を通してトランジスタM3のゲートに接続される。バイアス供給BIAS1の正端子は、バイアス抵抗R6を通してトランジスタM2のゲートに供給される。同様に、バイアス供給BIAS2の正端子も、バイアス抵抗R7を通してトランジスタM3のゲートに供給される。BIAS1及びBIAS2の負端子、トランジスタM2のドレイン、トランジスタM3のソース、及びシャントキャパシタC8の一方の端子は、接地に接続される。シャントキャパシタC8の他方の端子はトランジスタM3のゲートに接続される。フォロアトランジスタM2のソースは、電流源トランジスタM5のドレイン及びバッファ404の出力412に接続される。トランジスタM3及びM4のトレインは一緒に接続されるとともに、トランジスタM4のゲートにも接続される。トランジスタM4及びM5のソースは、供給電源VDDに接続される。機能的には、バッファ404の入力410の信号は、約0.9の利得を有するフォロア段414によって増幅され、補助段416内のトランジスタM5は、電流源負荷をフォロアトランジスタM2に提供する。補助段416の機能は、トランジスタM3内の同じ入力信号の部分結合キャパシタC7とシャントキャパシタC8との比率によって定義される部分を変動電流に増幅し、トランジスタM4及びM5を通してこれをミラーリングし、それにより、変動電流源負荷をフォロアトランジスタM2に提供する。したがって、フォロア段414及び補助段416は両方とも、バッファ404の出力412における信号に寄与し、個々の寄与分は効率的に上で図18において示したように合算される。Pチャネルフォロア回路414の利得は、Pチャネル素子M2の出力コンダクタンスgds以外は本質的に単位利得である。速度要件により、短いPチャネル素子が必要とされるため、素子は大きな出力コンダクタンスを有し、利得は0.9に向かって下がる。5段カスケードを使用する場合、信号は元の値の60に下がる。チャネルデータレートでの単純なフォロアの利得をブーストするために、並列信号パスが、補助段416の形態で提供される。上述したように、バッファ404は、入力信号410が出力412に到達する第2のパス補助段416を含む。この追加パスはC7、M3、M4、及びM5を通る。このパスでは、高周波入力信号はC7を通り、信号の部分はM3のゲートに提示される。この部分は、シャントキャパシタC8のサイズを変更することによって変更される。M3内の電流は、バイアス回路BIAS2を使用して定格値に設定される。入力信号がM3のゲートに到達すると、入力信号はM3内で電流を変化させる。この電流変化は、ダイオード接続素子M4によって供給され、ダイオード接続素子は電流変化をM5にミラーリングする。最後に、M5は、最終結果として、入力信号の変化によってM2内の電流が変化するように、M2内の電流を変化させる。M2内の電流レベルを変化させると、素子内のオーバードライブが変化し、ひいては出力電圧が変化する。まとめると、入力410の正変化は、並列パス内の電流ステアリングにより、出力412において正変化を発生させる。同時に、M2を通しての単純なフォロア作用によよっても出力に正変化がある。出力の全体変化は、並列補助段416パス及び主フォロア段414パスからの寄与分を合算することによって計算される。主パスが0.9の利得を生成している場合、並列パスは、C8の値を変更することによって0.1の利得を提供するように調整することができる。単位利得に調整されてしまえば、段の利得は、プロセス、供給電圧、及び温度に対して定格値の約2以内に安定した状態を保つ。図19のバッファ回路404は以下の要件を満たす。全体単位利得ひいてはカスケード接続は、信号を増幅又は低減しない。最小の歪みで非常に広帯域の動作が可能である極は2GHz~10GHz。段カスケードの入力及び出力のレベルは適した範囲内に留まる。バッファ404を実施するいくつかの典型的な値は、R6=200k、R7=200k、C6=200f、C7=200fであり、C8は回路の全体利得を単位利得に調整するように合わせられる。図19に示されるバッファ回路404と等価のバッファの一実施形態を、ここでは図18に示される完全なバッファ実施態様に繋がった図16のPチャネルフォロアに代えて単純なNチャネルフォロアから開始することによって作成することができる。単純なNチャネルフォロアを図20に示す。Pウェル技術を使用するCMOSプロセスの場合、図19に示される構成は、NチャネルMOSFETのバルクが図20に示されるようにソースに自由に結合できるという点で好ましい実施態様である。Nウェル技術を使用するより標準的なCMOSプロセスの場合、NチャネルMOSFET上のバルク接続が接地に接続されるため、図19のバッファの回路はさらなる難問を発生させる。この接地接続されたバルクは、トランジスタ内のソース-バルク電位を変化させ、段の利得を0.9からさらに低下させ、この利得低下は、段の全体利得を単位利得に保持することをより難しくする。遅延段306のバッファ段を作成する代替の構成を図21に示し、図21は、変更されたバッファ404Bを示す。変更されたバッファ404Bはバッファ404と同様であり、これも、入力410信号から出力412信号に2つの並列パス、すなわち、フォロア段414及び変更された補助段416Bを使用する。変更された補助段416Bは、補助段416と同じ機能を実行するが、いくらか異なって実装される。補助段416Bは、5つのNチャネルトランジスタM6、M7、M8、M9、及びM10、2つのPチャネルトランジスタM11、M12、バイアス抵抗R8、結合キャパシタC9、シャントキャパシタC10、及び電流シンクI2を備える。補助段416Bの構成要素は、以下に列挙するように互いに、接地に、及びVDDに様々に接続される。-NチャネルトランジスタM6~M10のソース及びシャントキャパシタC10の一方のリードはVDDに接続される。-PチャネルトランジスタM11及びM12のソース並びに電流シンクI2の負端子は接地に接続される。-トランジスタM6、M9、及びM11はそれぞれダイオードモードに接続される。すなわち、それぞれのゲートはドレインに短絡される。-トランジスタM6のドレイン/ゲートは、電流源I2の正端子、トランジスタM7のゲート、及びバイアス抵抗R8を通してトランジスタM8のゲートに接続される。-トランジスタM7のドレインは、トランジスタM11のドレイン/ゲート及びトランジスタM12のゲートに接続される。-トランジスタM8のゲートは、シャントキャパシタC10にさらに接続されるとともに、結合キャパシタC9を通して入力信号410にさらに接続される。-トランジスタM8のドレインは、トランジスタM9のドレイン/ゲート、トランジスタM10のゲート、及びトランジスタM12のドレインに接続される。及び最後に、-トランジスタM10のドレインは、フォロア段414のトランジスタM2のドレイン並びに出力412に接続される。この構成補助段416Bでは、電流シンクI2及びトランジスタM6によって形成される回路がバイアス電圧を提供し、このバイアス電圧から、抵抗R8を通してトランジスタM8の動作点が設定されるとともに、M11及びM12によって形成される電流ミラーを通して、トランジスタM8及びM9によって引き込まれる電流がさらに設定される。結合キャパシタC9を通してトランジスタM8のゲートに供給される入力信号410は、トランジスタM8内の電流を変更し、ひいてはトランジスタM9内の電流を変更しM9内の電流は、M12内で設定される定電流とM8内の信号依存電流との差である、M9及びM10のミラーリングにより、結果としてトランジスタM10内の電流を変更する。フォロア段414内のトランジスタM2に直列するトランジスタM10内の電流の変動は、オリジナルの補助段416の同等のトランジスタM5内の変動について上述した効果と同じ効果を有する。ここでも、上の図20に示されるように、Nチャネルフォロアから開始した場合、バッファ404Bの回路と同様の構成を生成することができる。等化回路112ケーブルの出力は低域フィルタリングされた応答を示し、したがって、入力信号に対して大きな歪みがある。歪んだ信号の難問となる特徴は、立ち上がり時間の低下及びシングルデータビットの変更が、信号範囲内での信号の伝送に繋がらないことである。この共通問題を説明するために、ケーブルの入力及び出力での典型的な波形を上の図1A及び図1Bに示した。ケーブルの制限された帯域幅は、データ信号の高周波成分を抑圧する。ケーブルの簡略化された伝達関数を図22に示して、高周波での利得低下を示す。高周波抑圧は、従来、等化器をケーブル又は受信器内に配置することによって解決されている。等化器は、伝達関数をカスケード接続すると、図23に示されるように、対象周波数にわたって単位利得伝達関数が平坦になるように、高周波での利得増大を提供する。問題を解決するためのこのような既存の手法は、例えば、米国特許第6819166号明細書に記載されている。この既存の実施態様は、可変伝達関数を有する等化器及びケーブル内の高周波抑圧のレベルを検出して、それにより、この影響を正確に相殺するように等化器を調整できるようにする方法を記載している。本発明の実施形態では、調整可能な等化器が等化回路112図6内に設けられる。無限に変更可能な等化器を設けるのではなく、等化パラメータ入力128の制御下で選択可能な有限数の離散した設定が実装される。図24は、図4のHDMIソース装置Txに見出され得る典型的な差動駆動回路502、図4のHDMIシンク装置Rxに見出され得る典型的な差動終端回路504、及びブースト回路506を含む代表的なチャネル500のシステム図を示す。ブースト回路506は、本発明の好ましい実施形態による図6のブースト回路100の一実施態様のより詳細な説明である。典型的な差動駆動回路502は従来通りのものであり、NチャネルMOSFET酸化金属半導体電界効果トランジスタM13及びM14の差動ペア及び電流源I3を備える。トランジスタM13及びM14のソースは一緒に結合され、電流源I3を通して共通接地に接続され、電流源I3は、HDMI仕様に従って約10mAの電流を供給するように調整される。トランジスタM13及びM14のゲートは差動信号図示せずを使用して駆動され、差動信号は、チャネル500がTMDSデータチャネルである場合にはTMDSデータ信号の1つであってよく、又はチャネル500がクロックチャネルである場合にはクロック信号であってよい。典型的な差動駆動回路502の出力は、ブースト回路実装506に具現される、図6のブースト回路100の生の入力信号ペア116である。典型的な差動終端回路504は、HDMIシンク装置内部の供給電圧通常、3.3Vに結合される2つの抵抗R9及びR10、通常はそれぞれ50Ωの値を有するを備える。差動終端回路504の入力抵抗R9及びR10の信号端はブースト信号ペア124であり、ブースト信号124は、ブースト回路実装506に具現される、図6のブースト回路100の出力でもある。図24には、生の入力信号ペア116を典型的な差動駆動回路502からブースト回路100506に搬送する基本受動HDMIケーブル40が示されていない。代表的なチャネル500の動作の説明として、まず、先に示した図3の従来技術の図に対応する、ブースト回路506無しの場合を考える。この従来技術の事例では、典型的な差動駆動回路502の出力生の入力信号116は、基本HDMIケーブルを通して直接、典型的な差動終端回路504の入力124に接続される。電流源I3によって大きさが決定される10mA電流が、電源電圧3.3Vから抵抗R9及びR10のうちのいずれか一方を通り、差動ペア116及び124の対応するいずれか一方の導体を経由し、トランジスタM13及びM14差動信号によって一方はオンに切り替えられ、他方はオフに切り替えられているのうちのいずれか一方を通り、電流源I3を通って接地に流れる。抵抗、導体、及びトランジスタのいずれか一方は、差動信号の状態によって決まる。論理0信号は、電流の略すべてをトランジスタM13及び抵抗R9を通して流すことができ、論理1は電流をM14及びR10に通して流す。その結果、終端抵抗の信号端での電圧は3.3V~2.8Vに変化し得、したがって、約±0.5Vの差動信号を提示する。実際には、差動信号は、ケーブル内での損失及び終端での負荷により、より低い可能性がある。ブースト回路506の入力において典型的な差動終端回路504の挙動を模倣し、その出力において典型的な差動駆動回路502の挙動を模倣することは、本発明によるブースト回路506の機能である。図24に示すブースト回路506は、HDMI入力回路508図6のHDMI入力回路106の詳細な実施態様を示すと、HDMI出力回路510図6のHDMI出力回路108の詳細な実施態様を示すと、図6の差動デスキュー回路110及び等化回路112を含む処理ブロック512とを含む。ブースト回路506は、入力516及び出力518を有するオプションの電圧ブースタ514をさらに含み得る。オプションの電圧ブースタ514が設けられない場合、電圧ブースタ514は単純に迂回される。すなわち、入力516は出力518に直接接続される。HDMI入力回路508は典型的な差動終端回路504に非常によく類似し、供給電圧V3に結合され、生の入力信号116に接続される信号端を有する2つの50Ωの抵抗R11及びR12を含む。抵抗R11及びR12を通るように交互に切り替えられる電流によって生成される差動電圧信号は、単純に復元信号118として処理ブロック512内のデスキュー回路110の入力に接続される図6も参照。供給電圧V3は、オプションの電圧ブースタ514の出力518に接続されるフィルタキャパシタC11によって供給される。処理ブロック512は、復元信号118をHDMI入力回路508から受け取り、信号を差動デスキュー回路110及び等化回路112内で処理した後、等化信号122を出力する。電力は、5電源から処理ブロックに提供される。処理ブロック512は、5Vの供給電力をより低い電圧に効率的に変換するために使用できる電力コンバータ520も含み、変換されたより低い電圧は、次に、差動デスキュー回路110及び等化回路112に供給される。HDMI出力回路510は、典型的な差動駆動回路502といくらかの類似性を有する。HDMI出力回路510は、典型的な差動駆動回路502のトランジスタM13及びM14と同様のNチャネルMOSFETM15及びM16又は代替として、PチャネルMOSFETM15及びM16を備える。トランジスタM15及びM16のソースは一緒に結合されそれにより、トランジスタペアを形成する、NチャネルMOSFETM17のドレインに接続される。トランジスタペアM15及びM16のゲートは、等化信号ペア122に接続される。トランジスタペアM15及びM16のドレインは、HDMIシンクRx内の典型的な差動終端回路504に接続された差動ブースト信号ペア124に接続され差動ブースト信号ペア124を駆動する。HDMI出力回路510は、NチャネルMOSFETM18及び電流源I4をさらに含む。ドレインがトランジスタペアM15及びM16のソースに接続されたトランジスタM17は、電圧ノードV4に接続されたソースを有する。トランジスタM17のゲートはノードV5に接続され、ノードV5は、トランジスタM18のゲート及びドレインと電流源I4の負端子とを接続し、電流源I4の正端子は5V電源に接続される。トランジスタM18のソースは、バイアス電圧ノードBIAS4に接続される。実際、トランジスタM18は、BIAS4と電流源I4の負端子との間のダイオードとして構成され、トランジスタM17のソースに結果として生成される電圧V4がBIAS4電圧をミラーリングするように、電圧V5をトランジスタM17のベースに提供する。HDMI入力回路508及びHDMI出力回路510の動作は、それぞれの共通モード挙動をまず考えることによって説明することができる。図25は、電力が信号から取り入れられるHDMI入力回路508及びHDMI出力回路510の共通モード機能を説明するための、図24の代表的なチャネル500の簡略化されたコピー550である。太線で示されるのは、典型的な差動終端回路504内の3.3V電源から典型的な差動駆動回路502内の共通接地まで延びる2本の電流パスである。実線の太線は、トランジスタM13及びM15がオンであり、且つトランジスタM14及びM16がオフのときの電流パスを示す。破線の太線は、各トランジスタが逆の状態のときの代替の電流パスを示す。実線の太線を追跡すると、電流は3.3V電源から抵抗R9、トランジスタM15、トランジスタM17、抵抗R11、トランジスタM13、及び電流源I3を通って接地に流れる。オプションの電圧ブースタ514は迂回されるこの図には示されていないが、電圧ブースタ514については続く図26において説明する。実線の太線の電流の大きさは、電流源I3によって決まり、約10mAであり、各抵抗R11及びR9において約0.5Vの電圧降下を生じさせる。トランジスタM13及びM15での電圧降下は、電流パスに沿った中間ポイントの電位、すなわちオプションの電圧ブースタ514がない状態で等しい電圧ノードV3及びV4によって制御される。V4の電圧レベルは、バイアス電圧BIAS4と略同じに設計され、バイアス電圧BIAS4は、従来、トランジスタM15の飽和を回避するために十分に低い約2.0Vに設定され得る。10mAという全電流を搬送するトランジスタM17は略飽和し、電圧降下は小さい。M17の動作ポイントは、電流電流源I4によって制御されるが、例えば0.1mAであり得るミラーリングトランジスタM18によって設定される。電流源の比0.1mA:10mA、すなわち1:100に合うようにM18及びM17のジオメトリを選ぶことにより、トランジスタM17のゲートからソースへの電圧降下は、M18と同じ値になる。フィルタキャパシタC11は、10nFのキャパシタンスを有し得る。フィルタキャパシタC11の目的は、電流パスが実線で示される経路と破線で示される経路とで切り替えられる際のV3の電圧レベルオプションの電圧ブースタ514が存在しない場合、V4と同じであるを平滑化することである。さらに、電流パスをR11とR12とで切り替えることは、出力がトランジスタM15及びM16の切り替え動作を制御する処理ブロック512によって導入される遅延により、R9とR10との切り替えと必ずしも厳密に同じ瞬間に行われるわけではない。結果として発生する電流スパイクも、フィルタキャパシタC11によって平滑化される。図26は、図24のオプションの電圧ブースタ514のブロック図を示す。図24に示されるように、電圧ブースタ514の入力516は電圧ノードV4に接続され、出力518はキャパシタC11及び電圧ノードV3に接続される。電圧ブースタ514は電荷ポンプとして機能し、Favratら著High-EfficiencyCMOSVoltageDoubler、IEEEJ.SolidStateCircuits、第33巻、第3号、410-416頁、1998年3月と同様である。回路は、2つのキャパシタC12及びC13、2つのコレクタスイッチS7及びS8、並びに2つのデポジットスイッチS9及びS10を含む。キャパシタC13は電圧ノードV4と接地との間に配置される。キャパシタC12は、正端子がスイッチS7及びS9に接続され、負-端子がスイッチS8及びS10に接続されたフライングキャパシタである。スイッチは周期的に開閉され、周波数を従来通りに約100MHzであるように選ぶことができるポンプ発振器図示せずからの信号によって駆動される。スイッチは、デポジットスイッチS9及びS10が開いている間にコレクタスイッチS7及びS8が閉じられ、逆もまた同様になるように動作する。スイッチは、従来通り、Pチャネル及び/又はNチャネルMOSFET内に実装され得る。キャパシタのサイズは重要ではなく、サイズの比も重要ではない。以下の値を有する回路のシミュレーションにおいて、満足のいく結果が得られた。C11=10nF、C12=1nF、且つC13=10nF。コレクタスイッチが閉じられているとき[コレクタフェーズ中、S7はC12の正端子をV4に接続するとともに、負端子を接地に接続し、それにより、キャパシタC12をキャパシタC13と並列に配置する。コレクタフェーズでは、フライングキャパシタすなわちC12は、いくらかの電荷を電圧ノードV4にあるキャパシタC13から集める。ノードV4には、キャパシタC13の電荷を常時補給するトランジスタM17図24からの電流が供給されることを想起されたい。コレクタスイッチが開いているとき、デポジットスイッチは閉じられデポジットフェーズ中、S9はC12の正端子をV3に接続し、S10はC12の負端子をV4に接続し、実際に、キャパシタC12をキャパシタC13と直列に配置するとともに、C12及びC13の組み合わせをC11と並列に配置する。デポジットフェーズでは、フライングキャパシタC12からのいくらかの電荷がキャパシタC11に転送デポジットされ、電圧V3を増大させる。ポンプ発振器は上述したようにスイッチS7~S10を周期的に開閉させ、それにより、フライングキャパシタは、電荷を周期的に電圧ノードV4から電圧ノードV3にポンピングし、平衡に達したときにV3を理想的にはV4の電圧の2倍まで増大させる。電圧ブースタ514は、スイッチS7~S10内で失われる電力量はごくわずかであるため、略損失なしで動作する。その結果、電圧ノードV3での負荷HDMI入力回路508に提供される電力電流×電圧は、HDMI出力回路510と直列になった典型的な差動終端回路504によって供給される電圧ノードV4に送り込まれる電力と略等しい。したがって、典型的な差動駆動回路502に引き込まれる電流量はHDMIソースTx内の電流源I310mAによって決まり、V3から引き込まなくてはならないため、電圧ノードV4上のC13に供給するためにHDMIシンクRx内の3.3V電源から供給される電流最終的にはV3の半分は、必ず2倍でなければならない。すなわち、20mAまで上げなければならない。ここで、図24の説明に戻り、ブースト回路が、HDMI入力回路508の形態のHDMI終端及びHDMI出力回路510の形態のHDMIドライバを提供し、2つの回路が、実際に外部電力を必要とせずに、オプションの電圧ブースタ514ありで、又はなしでノードV3及びV4を経由して相互接続されると結論付けることができる。V4を制御することによって回路の動作ポイントを設定するために、0.1mA信号電流の1という小さなバイアス電流のみが5V電源からとられる。入力回路を使用して復元された差動信号復元信号118は、処理ブロック512によって処理されて等化信号122になり、等化信号122は、上述したように出力回路を駆動するために使用される。処理ブロック512は、技術及び回路の実施形態に応じて、電圧ノードV3又はV4から得ることができる特定量の電力を必要とするアナログ処理回路図7~図23において説明したを含む。しかし、本設計の制約により、この電力を供給し、同時にブースト回路506の入力及び/又は出力においてHDMI仕様を満たすことは難しい。それに代えて、本発明の好ましい実施形態によれば、処理ブロック512の電力は、HDMIソースTxによってHDMIケーブルを通して5V電源から得られる。しかし、5V電源から利用可能な電流は非常に小さい5mAため、その電力を非常に大事に使用することが重要である。電力コンバータ520は、アナログ処理回路に提供される電流を増大しながら、電圧を低減するために使用される。図27は、電力コンバータ520のブロック図を示す。この回路は、2つの逓降回路522及び524を備える。第1の逓降回路522は、5V電源から中間電圧中間電圧ノード526、2.5Vを生成し、第2の逓降回路524は、中間電圧から1.25V供給電圧を生成する。次に、1.25V供給電圧は、処理回路512内のアナログ処理回路、すなわちデスキュー回路110及び等化回路112に給電するために利用可能になる。第1の逓降回路522は、キャパシタC14及びC15並びに4つのスイッチS11~S14を備える。スイッチS11は、5V電源とキャパシタC14の正端との間に接続され、スイッチS13は、キャパシタC14の正端と中間電圧ノード5262.5Vとの間に接続され、キャパシタC14の負端は、スイッチS14を経由して共通接地に接続されるとともに、スイッチS12を通って中間ノード526に接続され、キャパシタC15は、中間ノード526と共通接地との間に接続される。第1の逓降回路522は、2つの重ならない位相、すなわち充電位相及び放電位相を有する2相クロック信号図示せずによって駆動される。充電位相中、スイッチS11及びS12は閉じられ、スイッチS13及びS14は開かれ、したがって、キャパシタC14は、5V電源と中間電圧ノード526との間の回路に切り替えられる。放電位相中、スイッチS11及びS12は開かれ、スイッチS13及びS14は閉じられ、それにより、キャパシタC14は、キャパシタC15と並列する回路、すなわち中間電圧ノード526と接地との間の回路に切り替えられる。2相クロック信号の周波数は、従来通り、オプションの電圧ブースタ514図26の同様回路内のポンピングにも使用される周波数と同じ約15MHzであり得る。逓降回路522が短時間実行され、平衡に達した後、中間電圧ノード526の電圧は、0Vから5Vの入力電圧の約半分、すなわち2.5Vに上げられる。第1の逓降回路522は、5Vを2.5Vに変圧する略ロスレスDC-DCコンバータとして効率的に機能する。第2の逓降回路524は、キャパシタC16及びC17並びに4つのスイッチS15~S18を備える。スイッチS15は、中間電圧ノード526とキャパシタC16の正端との間に接続され、スイッチS17は、キャパシタC14の正端と1.25V供給電圧出力との間に接続され、キャパシタC16の負端は、スイッチS18を経由して共通接地に接続されるとともに、スイッチS16を通して1.25V供給電圧出力に接続され、キャパシタC17は、1.25V供給電圧出力と共通接地との間に接続される。第2の逓降回路524の動作は、第1の逓降回路522の動作と同様であり、同じ2相クロック信号を使用してスイッチS15~S18を開閉して、1.25V供給電圧を生成する。したがって、電力コンバータ520は、5Vを1.25Vに変圧する略ロスレスDC-DCコンバータである、第1及び第2の逓降回路522及び524の組み合わせとして実現され得る。パラメータセットアップ4つのブースト回路を備えた改良型HDMIケーブル20は、いくつかの異なる長さの基本受動HDMIケーブル40のうちの任意のものを使用して製造することができる。本発明のさらなる目的は、ケーブルの差動スキュー及び周波数応答を補償するようにデスキューパラメータ及び等化パラメータを較正する方法を提供することである。上の図5及び図6に示すように、パラメータメモリ102は、各差動デスキュー回路110のデスキューパラメータ入力126及び各等化回路112の等化パラメータ入力128に接続される。パラメータメモリ102には、製造時にパラメータ値をロードすることができる。パラメータメモリ102は、ブースト装置100内に統合してもよく、又は小型プリント配線基板PCB又は他のキャリアにブースト装置100と共に搭載される別個の素子であってもよい。パラメータを較正する3つの代替の方法、すなわちリアルタイム較正方法、周波数領域較正方法、及び時間領域較正方法が提案される。物理的なケーブルはかなり安定しているため、こういったパラメータが最初に設定された後、現場で動的に調整することは、リアルタイム較正方法は確実にこれを実行するように適合可能ではあるが、意図されない。すべての較正方法において、較正プロセスを制御するパラメータを設定するブースト装置へのアクセスは、シリアルデータSDA及びシリアルクロックSCLを備える制御バスの形態の他のHDMI信号54図5内で提供される。図28は、図4の改良型HDMIケーブル20を示し、ケーブルの較正に利用可能な外部接続を示す。ブースト装置30への直接の物理的なアクセスはなく、既存のHDMI信号のみが使用されることに留意する。較正プロセスにおいて使用される接続は、接続532:5V電源と接地2本線、接続534:4つの差動チャネル入力8本線、接続536:4つの差動チャネル出力8本線、及び接続538:制御バスSDASCL2本線である。電源532のワイヤ及び制御バス538のワイヤは単純に、ケーブル20を通るため、両端で見られる。差動入力チャネル及び差動出力チャネルそれぞれ534及び536は、ケーブル内のブースト装置30100上で終端する。図29は、リアルタイムケーブル較正方法において使用されるリアルタイム構成540を示す。リアルタイム構成540は、リアルタイムテスト機器542及び図4の改良型HDMIケーブル20を含むが、改良型HDMIケーブル20は拡張ブースト装置544を含む。拡張ブースト装置544は、ブースト装置30図5及びブースト信号124を解析し制御バス538へのアクセスを提供する追加の回路を含む。リアルタイムテスト機器542は、電力をケーブルに供給する5V電源5V電力及び接地532、HDMI準拠差動データ及びクロック信号を生成して、差動チャネル入力534を供給するデータパターン生成器、及びデータパターン生成器が出力するデータパターンを制御するとともに、制御バスSDASDL538を経由してケーブル内の拡張ブースト装置544と通信する制御コンピュータPCを含む。1組の典型的な差動終端回路504図24を含む終端装置Termが、差動チャネル出力536に接続される。ケーブルを較正するために各ケーブルは、製造時に個々に較正される、リアルタイム較正方法は以下のステップを含む。-PC内の制御プログラムが、データパターン生成器にHDMIデータパターンをケーブルの差動チャネル入力534に送信するように命令する。-PC内の制御プログラムは、制御バス538を使用して、デスキューパラメータ及び等化パラメータを拡張ブースト装置544に送信する。-拡張ブースト装置544は、設定されたパラメータによって決まるデスキューステップ及び等化ステップを実行する。-拡張ブースト装置544は、デスキューされ等化された信号の品質を解析する。-拡張ブースト装置544は、制御バス538を経由して品質結果をPCに報告する。-各差動チャネルに対して異なる差動パラメータを使用して上記ステップを繰り返す。-最良の設定が決定され、拡張ブースト装置544内のパラメータメモリ102内に永久的に設定される。較正されたケーブルの適宜動作を確認するための追加チェックのために、データパターン生成器からケーブルの差動チャネルに送信された既知のパターンの受信が、拡張ブースト装置544内で検証される内蔵自己テストBISTを拡張ブースト装置544内に含め得る。図30は、図5のブースト装置30、制御インタフェース546、及び性能解析回路548を含む拡張ブースト装置544の簡略ブロック図を示す。4つのチャネルブースト回路100のうちの代表的な1つのみが図30に示されるが、3つの各差動TMDSチャネル及び差動クロックチャネルが各チャネルブースト回路100によって処理されることが理解される。制御インタフェース546は、制御バス538を経由してリアルタイムテスト機器542と通信するとともに、パラメータセットアップリンク550を経由してブースト装置30内のパラメータメモリ102と通信する。性能解析回路548は、拡張ブースト装置544が較正中のときのみアクティブ制御インタフェース546の制御下で電源投入されるである。性能解析回路548は、差動-シングルエンドブロック552、線形位相補償器554、オーバーサンプリングリクロックブロック556、及びトレーニング機能ブロック558を含む。トレーニング機能ブロック558の出力は、制御リンク560を経由して制御インタフェース546の入力に接続される。トレーニング機能ブロック558の2つのオプションの出力パラメータリンク561が、パラメータメモリ102を迂回してチャネルブースト回路100のデスキューパラメータ入力126及び等化パラメータ入力128に接続される。図30には、任意の差動チャネルからクロックを復元し、多相クロック信号クロック位相PH0~PH23を生成する従来のクロック復元回路は示されていない。多相クロック信号の生成は、クロックの複数の位相を生成するいくつかの任意の既知の技法を使用して位相ロックループを使用して達成でき、本明細書では詳述しない。4つの各チャネルブースト回路100は、リアルタイムケーブル較正方法によって較正されているが、ブースト信号ペア124はタップされ性能解析回路548に接続される。4つのチャネルブースト回路100を順次較正するために、単一の共通性能解析回路548を共有し得ることに留意する。あるいは、チャネルブースト回路100を並列に較正可能にする複数の性能解析回路548を拡張ブースト装置544内に含め得る。性能解析回路548内で、この差動信号は差動-シングルエンドブロック552に接続され、差動-シングルエンドブロック552は、ブースト信号124をシングルエンド信号562に変換し、シングルエンド信号562は線形位相補償器554に入力され、線形位相補償器554は、多相クロック信号のPH0位相も受け取り、出力として位相整列信号564すなわち、前処理済みデータ信号を生成する。オーバーサンプリングリクロックブロック556は、位相整列信号564並びに多相クロック信号の24すべての位相PH0~PH23を受け取り、24サンプルのデジタルサンプル信号566を生成し、次に、この信号はトレーニング機能ブロック558に入力される。アナログ位相復元線形位相補償器554差動-シングルエンドブロック552内でシングルエンド信号562に変換された後、データをサンプリングするデジタル信号に変換する準備が整う。しかし、問題は、サンプリングクロックに対するデータの位相が未知であることである。この位相関係が未知の場合、データ遷移中にサンプリングされ、データストリーム内のデータを誤解釈する危険がある。オンボードクロック多相クロックのPH0とデータシングルエンド信号562との位相関係を定義するために、線形位相補償器554内のアナログ位相検出器が使用される。データ及び復元クロックの周波数は、両方のタイミングが同じソース、すなわち送信されるクロックから導出されるため等しく、周波数調整の必要はない。線形位相補償器554は、AfshinRezayee及びKenMartinによるA10-Gb/sClockRecoveryCircuitwithLinearPhaseDetectorandCoupledTwo-stageRingOscillatorと題される論文において説明される方式と同様の方式を利用する。この論文は、イタリアフローレンスでの2002年EuropeanSolidStateCircuitsConferenceSSCIRC,419-422頁において発表されたものであり、参照により本明細書に援用される。Rezayee及びMartinのこの位相検出方式では、データストリーム内の立ち上がりエッジを中心として時間窓が生成される。位相検出器は、この窓内でのみイネーブルされる。窓は、1つのみのクロックエッジの存在が保証されるような長さのものである。Rezayee及びMartinの実施では、クロック及びデータは、クロックエッジがデータビットの中央で発生するようにロックされる。これにより、整列クロックがデータが安定した領域内でサンプリングすることが可能になる。本明細書において説明する位相検出回路の実施態様では、線形位相補償器554がクロックのエッジとデータのエッジとを整列させる。結果として生成される位相整列データ信号位相整列信号564は続けて、別個の回路ブロックオーバーサンプリングリクロックブロック556内でオーバーサンプリングされ、それからビット値を決定することができる。図31は、線形位相補償器554の例示的な実施態様のブロック図を示す。線形位相補償器554は、-データ入力Din及び制御入力Cinを有するプログラマブルアナログ遅延568と、-アナログ位相検出器APD570とを備え、アナログ位相検出器570は、-窓生成器572と、-クロック入力Ck、データ入力データ、及びイネーブル入力ENを有する位相検出器574と、-入力アップ及びダウンを有するとともに、キャパシタC18を含む電荷ポンプ576とを含む。線形位相補償器554への入力は、データ信号シングルエンド信号562及びクロック信号復元された多相クロックのPH0である。データ信号は、出力が位相整列信号564前処理済みデータ信号であるプログラマブルアナログ遅延568のデータ入力Dinに接続される。この信号564は、出力が位相検出器574のイネーブル入力ENに接続される窓生成器572の入力にさらに接続される。位相検出器574のクロック入力Ckは、多相クロック信号の位相0PH0を受け取る。位相検出器574の出力は、電荷ポンプ576のアップ入力及びダウン入力を駆動する。電荷ポンプ576の出力はアナログ制御信号であり、プログラマブルアナログ遅延568の制御入力Cinに接続される。窓生成器572は、入力データの正エッジを検出し、データがロックされるべきクロックのエッジを含むことが保証される持続時間の、位相検出器574のイネーブルEN信号を生成する。位相検出器574は、窓生成器572によって供給されるイネーブル信号ENを使用して、イネーブル信号ENの長さにわたってデータ信号の位相とCk信号の位相とを比較する。位相検出器の出力は、キャパシタC18を充電するか、又は他の適した手段によって制御電圧を生成する制御電圧生成器である電荷ポンプ576によってプログラマブルアナログ遅延568を制御する。プログラマブルアナログ遅延568は、制御信号を位相検出器570からとり制御入力Cin、プログラム可能な量だけデータ信号を遅延させて、クロック信号と整列させる。したがって、プログラマブルアナログ遅延568の出力は位相整列信号564である。この線形位相補償器554は、ISIシンボル間干渉及びジッタが存在する中でロバストに機能し、オンボードクロックのエッジをデータチャネル内の略理想的なデータ遷移ポイントと整列させる。オーバーサンプリング位相整列データ信号564は、まだシンボル間干渉ISI、歪み、ノイズ、及び他の欠陥を含み得るレールツーレールアナログ信号である。オーバーサンプリングリクロックブロック556図30において、この信号は、信号のクロックレートの12倍のレートで効率的にサンプリングされる。すなわち、各ビット周期中、データ信号は12の等間隔のインターバルでサンプリングされ、12個のデジタルサンプルを生成する。信号が高速なこと通常、1.65GBにより、信号を12倍高速のクロック信号を使用して実際にサンプリングすることは現実的ではない。それに代えて、信号をクロック信号の等間隔の12個の位相を使用してサンプリングし、各クロック位相がデジタルサンプルを生成し、したがって、1データビットを表す12個のサンプルを生成することにより、同じ効果が得られる。本実施形態では、24個のクロック位相多相クロック信号のPH0~PH23が、12個のサンプリング位相内の1データビットのみならず、6個のサンプリング位相内の先行データビットの後ろ半分及び別の6個のサンプリング位相内の次のデータビットの前半分を捕捉するために使用されるこうして将来を見るために、従来のデジタルレジスタロジック及びパイプライン処理が使用される。。オーバーサンプリングにより、用語ビットは曖昧になり得る。説明したように、用語ビット、プライマリデータビット、及びビットクロック周期は、公称1.6GBデータビット及びその周期を示すために使用され、サンプル及びサンプルビットは、1ビットクロック周期当たり12個のサンプルのうちの1つを示すために使用され、24サンプルワードは24サンプルのアンサンブルを示すために使用される。したがって、オーバーサンプリングリクロックブロック556は、24サンプルのデジタルサンプル信号566を出力することによって24個のサンプル24サンプルワードをビットクロックレートで生成する。図32は、図31のプログラマブルアナログ遅延568内のデータ位相シフト及び図30のオーバーサンプリングリクロックブロック556内のオーバーサンプリングを示す。図32の図600は、例示的な波形602、遅延波形604、1組のサンプリングクロック606、24サンプルワード608、及びビット周期及び前後のビットを示すスケールを示す。例示的な波形602は、位相整列前のシングルエンド信号562図30の一例を表す。信号が、1-0遷移近くでいくらかの歪みノイズ又はISIを有する1ビットとして現れ、示されるビット周期と整列していないことに留意する。遅延波形604は、線形位相補償器554を通しての遅延後の対応する位相整列信号564を表す。信号はここで、示されるビット周期とおおよそ整列するが、まだ歪みを含むことに留意する。この信号は、オーバーサンプリングリクロックブロック556内の1組のサンプリングクロック606によって示される多相クロックの24個の位相PH0~PH23を使用してサンプリングされ、結果として24サンプルワード608が生成される。24サンプルワード608は、先行ビット周期から6個のサンプル000000、ビット周期から12個のサンプル111111111100、及び後続ビット周期からさらに6個のサンプル000000を含む。24サンプルワード608は、オーバーサンプリングリクロックブロック556によって24サンプルのデジタルサンプル信号566としてトレーニング機能558に出力される。アイ品質判断トレーニング機能558図30は、図32の24サンプルワード608に示されるような24サンプルワードストリームである24サンプルのデジタルサンプル信号566を評価することにより、フィードバックをリアルタイムテスト機器542に提供することができる。このように、時間領域テスト機器542は、現在較正中のチャネルブースト回路100の調整可能パラメータを調整することが可能であり得る。本発明の好ましい実施形態において採用される手法は、考えられるこれらパラメータの設定の各順列を系統的に検討し、前処理済み信号24サンプルのデジタルサンプル信号566としてオーバーサンプリングされるシングルエンド信号562を観察してその品質を測定し、品質ナンバの形態の品質尺度を取得し、最良の品質ナンバをもたらす設定をパラメータメモリ102図30に保持する手法である。デスキュー設定及び等化器設定は以下を含み得る実施形態例での実際の値は、ビットオーバーサンプリング係数12に基づいて括弧内に示される。-差動遅延補償の設定約0psec~約360psecの範囲の7つの値-差動遅延の正極信号又は負極信号への挿入正又は負-最大で32個の周波数応答ケーブル等化設定ビットクロックとデータビットとの位相オフセットはここでは対象ではなく、線形位相補償器554によって独立して自動的に調整されることに留意する。デスキュー及び等化が最適な設定付近内にある場合、位相整列データ信号564の位相はかなり正確であり、公称ビット周期は、24サンプルワードの真ん中の12個のサンプルにセンタリングされる。そうではない場合、データ/クロック位相の整列が最適未満であっても問題ではない。トレーニング機能558の実施態様リアルタイム較正方法は、上述したように図30PCを通してのステップ毎の制御下で行うことができるが、トレーニング機能558がパラメータメモリ102を迂回し、パラメータ126及び128の試行値を設定する反復ステップを実行し、各チャネルの最終結果のみをPCに報告することが可能であり、そしてPCが最良の設定をパラメータメモリ102にロードし得ることが有利であり得る。あるいは、PCをリアルタイム較正を開始するためにのみ使用し、最終結果最良の設定が、PCの介入なしでパラメータメモリに自律的にロードされ得る。図33は、トレーニング機能558の好ましい実施形態700の簡略ブロック図を示す。トレーニング機能700は以下のブロックをふくむ。-ビット長検出ブロック702-参照番号704~718で示される1組の長さiカウンタi=5~12-最良品質ナンバレジスタ722を含むビット品質計算器720-入力D及びW並びに出力Qを有する最良設定メモリ724-書き込みイネーブルゲートEN726-現在設定メモリ728-評価ラン制御ブロック730-セレクタMUX732トレーニング機能700への入力は、ビット長検出ブロック702に接続される24サンプルのデジタルサンプル信号566及びクロック多相クロック信号のPH0である。ビット長検出ブロック702の出力は、1組のカウントイネーブル信号734であり、カウントイネーブル信号が1つずつ各長さiカウンタ704~718に接続される。各長さiカウンタ704~718の出力は、入力をビット品質計算器720に提供する。そして、ビット品質計算器720は、最良設定保存イネーブル制御信号736を使用して書き込みイネーブルゲートEN726に接続される。書き込みイネーブルゲートEN726の他方の入力は、計算終了信号738を評価ラン制御ブロック730から受け取る。書き込みイネーブルゲートEN726の出力は、最良設定メモリ724の書き込み制御入力Wに接続される。最良設定メモリ724の出力Qは、デスキュー及び等化の設定値を表すデジタル制御ワードであるマルチビット最良設定信号740を送る。最良設定信号740は、セレクタMUX732の2つのデータ入力のうちの一方に接続され、セレクタMUX732の他方のデータ入力は、同様のデータワード、すなわち現在設定信号742を現在設定メモリ728から受け取る。現在設定信号742は、最良設定メモリ724のデータ入力Dにも加えられる。評価ラン制御ブロック730の出力は、書き込みイネーブルEN726すでに上述したに接続される評価終了信号738及びセレクタMUX732の選択入力に接続されるサーチ終了信号744を含む。セレクタMUX732の出力サーチ終了信号744の状態に応じて現在設定742又は最良設定740を出力するは、デスキューパラメータ126及び等化パラメータ128に分けられ、これらのパラメータはパラメータリンク561に送出される。図30を参照のこと。トレーニング機能700は、PC内の制御プログラムによって要求され得るように評価ラン制御730を開始し、最良設定信号740又は現在設定信号742を報告するために、制御リンク560及び制御インタフェース546図30によってリアルタイムテスト機器542図29内のPCにさらに接続される。トレーニング機能700の全体動作は、手短に述べれば、予め定義される各組のパラメータ設定現在設定に対して特定の時間期間受け取られるデータビットの特定の数Nに対応する中にテストを実行評価ランできるようにする評価ラン制御ブロック730によって制御される。トレーニング機能700の各評価ランは、Nプライマリデータビットに等しい持続時間Nビットの観察期間にわたって実行される。トレーニングランは、それぞれ異なる組の現在設定を使用する一連の評価ランである。トレーニング機能の目的は、最良最高の品質ナンバを与えるデスキュー設定及び等化設定の順列を選択し、PCがパラメータメモリ102に続けてロードする較正結果として、制御リンク560及び制御バス538を経由してこれら設定をPCに報告することである。トレーニング機能は、制御リンク560を経由してPCから受け取られるトリガによって呼び出す開始することができる。トレーニングランの動作についてはフローチャート以下の図34の助けによりさらに説明する。図33に示されるトレーニング機能700の個々のブロックの機能をまず手短に説明する。ビット長検出ブロック702は、上述したように図32、公称では真ん中の12個のサンプル内のオーバーサンプリングされた受信ビット及び隣接ビットのサンプルを示し、24ビットサンプルのデジタルワードとして扱う24サンプルのデジタルサンプル信号234を受け取り、このような各デジタルワードクラスタラン内で、各端で少なくとも1つの0によって囲まれる隣接する1を検出する。例えば、図32の24サンプルワード608000000111111111100000000は、一続きになった10個の1サンプルを含む。ビット長検出ブロック702の機能は、含まれる一続きの1もしあればの長さによって到着した各24サンプルワード608を分類し、対応する長さiカウンタ704~718をそれに従って増分することである。上記例では、長さ10カウンタ714が増分される。5未満又は16以上の長さのカウンタがないことに留意する。これらの長さは無視される。したがって、長さiカウンタ704~718は、各評価ランでのデジタルサンプル信号234内の24サンプルワードストリーム内の対応する長さの一続きの1の発生数を記録し累積する。各評価ランの終わりに、長さiカウンタ704~718の出力はビット品質計算器720に供給され、ビット品質計算器720は、ヒューリスティックアルゴリズムに従って累積された長さカウントのアンサンブルから品質ナンバを計算する。アナログフロントエンドをトレーニングする目的が、最も適切な等化設定図2及び図22の等化ブロック206参照に繋がるとともに、存在し得るいかなる差動スキューも差動デスキュー204を調整することによって最適に除去する設定である最良設定を見つけることであることを想起されたい。完全に位相整列した図23の線形位相補償器210参照1と0が交互になった理想的なデータ信号は、オーバーサンプリング後、000000111111111111000000111111000000000000111111という連続した24サンプルワードになり、ランレングス12のカウントが高くなる。一続きのいずれかの端に0サンプルを有する連続した1サンプルのみがカウントされるため、ランレングス6はカウントされない。したがって、窓の端にある6個のサンプルはカウントされず、これらは、先行又は後続するビット周期内でそれぞれカウントされた、又はカウントされることになるビットの部分である。信号の形状が完全1ビット当たり12個の1サンプルではないが、位相整列が1つ又は少数のサンプル分、スキューした場合、その結果として、ランレングス12に高いカウントが同じように記録され得る。信号が歪んだ場合不完全な差動デスキュー、高ISI、又は非最適な等化設定、他の長さが記録され得る。評価ランの終わりに、ビット品質計算器720は、各長さiカウンタ704~718の中身を長さに固有の重みと乗算し、その積を合算することによって品質ナンバを計算する。i=5~12の場合、ビット品質ナンバ=SUMLength.sub.iカウント×Weight.sub.i以下の組の重みが本発明の実施形態において使用されたが、他の重みも良好な結果を与え得る。Weight.sub.5=-2Weight.sub.6=-2Weight.sub.7=-1Weight.sub.8=1Weight.sub.9=1Weight.sub.10=2Weight.sub.11=4Weight.sub.12=8選択された重みの大きさは、予期され得るように、完全なパルスを示す12のランレングスが最高の重みを有し、8未満のランレングスが深刻な歪みを示し得、その結果としてビット品質ナンバに負の寄与を与える。特定の設定セット現在設定を使用しての各評価ランからのビット品質ナンバは、現在レジスタ722に記憶されている最良品質ナンバと比較される。前の最良品質ナンバを超える場合、最良品質ナンバ722はより高いナンバで更新され、現在設定は最良設定メモリ724に保存される。ビット品質計算器720の出力最良設定保存イネーブル制御信号736が書き込みイネーブルゲートEN726内の評価ラン制御ブロック730からの計算終了信号738とAND演算されて、最良設定メモリ724の書き込み信号W入力を生成し、それと同時に、現在設定現在設定メモリ728からの現在設定信号742が最良設定メモリ724のデータ入力Dに提示され、最良設定メモリ724に現在設定を記憶させるこの機能は、図33に示される。一方、所与の現在設定について、レジスタ722にすでに記憶されている最良品質ナンバ以下のビット品質ナンバが得られる場合、書き込みイネーブルゲートEN726はイネーブルされず、現在設定は最良設定メモリ724に記憶されない。評価ラン制御ブロック730は、各評価ランにおいて、現在設定順列を選び、各評価ランの持続時間にわたって現在設定順列を現在設定メモリ728に記憶する。各評価ラン中、現在設定742は、セレクタMUX732を通して供給されて、デスキューパラメータ及び等化パラメータ126及び128をパラメータリンク561を経由して差動デスキューブロック及び等化ブロックそれぞれ110及び112に提供する。全順列が尽きた後、すなわちトレーニングランの終わりに、サーチ終了信号744が評価ラン制御ブロック730によってアサートされ、次に、評価ラン制御ブロック730は、セレクタMUX732に最良設定をデスキューパラメータ信号及び等化パラメータ信号126及び128にパラメータリンク561を経由して送る。各評価ランが行われる受信データビットNの数は、PCの制御下で決定することができ、PCは、較正中にデータパターン生成器が送るべきデータパターンも決定する。数Nは、ケーブルの長さ及びデータパターンの性質に応じて約256~10000の範囲を有し得る。現行技術の制限により、トレーニング機能回路700のブロック702~718は複製される図33に複製は示されない。これら各ブロックは半分の速度で動作し、交互に受信するデータビットの24サンプルのデジタルサンプル信号566を処理し、各評価ランの終わりに、ビット品質ナンバが単純に、両方のカウンタセットの中の長さiカウンタの中身から計算される。したがって、実際には、合計で2Nビットが各評価ランで処理される。実施形態700と細部が異なり得るトレーニング機能558の代替の実施態様も考案される。例えば、受信データ信号をオーバーサンプリングするクロック位相数は、24より少なくても又は多くてもよく、オーバーサンプリングの窓は少なくとも1ビット周期中央サンプリングを含み得るが、隣接ビットに関してより狭くても又は広くてもよい。1サンプルのランレングスをカウントする代わりに、0サンプルのランレングスを累積してもよく、異なる重みをランレングスカウントに適用してもよい。当業者が想至し得るこれら及び他の変形は本発明の範囲内に含まれる。図34は、図33の実施形態700に対応するトレーニング機能558の動作を示すトレーニングラン800の高レベルフローチャートを示す。トレーニングラン800は、呼び出されて、開始から動作又は論理判断のいずれかであるいくつかのステップを通して終了までを実行し得る有限プロセスである。802:最良品質ナンバbestQNをリセットする804:第1の現在設定を取得する806:評価ランを行う808:品質ナンバQNを計算する810:計算された品質ナンバが最良品質ナンバよりも大きいかQN>bestQNイエス又はノー812:最良設定を現在設定に設定し、最良品質ナンバを計算された品質ナンバに設定するbestSettings:=currentSettings;bestQN:=QN814:トレーニングが終了かイエス又はノー816:次の現在設定を取得する818:最良設定をPCに送る現在設定は、制御可能なパラメータ、すなわち差動デスキューパラメータ126及び等化パラメータ128図30を指す。トレーニングランの始めに、記憶されていた変数最良品質ナンバbestQNが初期化されbestQNをリセットする802、第1のパラメータセットが作成される第1のcurrentSettingsを取得する804。この後、ステップ806評価ランを行うから816次のcurrentSettingsを取得するまでループし、このループは、ステップ814トレーニングが終了かによって示されるように、すべての設定パラメータの順列が消費され、トレーニングが終わるまで実行される。トレーニングラン800は、ステップ818bestSettingsをPCに送るで終了する。ループステップ806~816内では、ステップ806評価ランを行うの後にステップ808品質ナンバを計算するが続き、ステップ808において、品質ナンバが評価ランの結果から計算される。このステップ808は、例えば、図33のビット品質計算器720によって実行され得る。次のステップ810計算された品質ナンバが最良品質よりも大きいかにおいて、最後に計算された品質ナンバQNと記憶されている最良品質ナンバbestQNとが比較される。QNがbestQNよりも大きい場合、現在設定が変数bestSettingsに割り当てられて記憶されるとともに、記憶されている変数bestQNも最後に計算されたQNで交換されるステップ812。ステップ814トレーニングが終了かにおいて、有効なすべてのパラメータ順列が評価されたか否かが判断される。トレーニングが終了ではない場合、次の順列がステップ816次の現在設定を取得するにおいて作成され、ループは評価ランステップ806に続く。評価する順列がもうない場合、トレーニングは終了しステップ814トレーニングが終了かのイエス、現在設定は放棄され、ステップ818において、bestSettingsがPCに送られ、それからトレーニングラン800が終了する。ステップ806の評価ランは、図35に示される例示的な評価ラン方法900のサブルーチンフローチャートにさらに詳述される。評価ラン900は、入るから動作又は論理判断のいずれかであるいくつかのステップを通って戻るまで流れる。902:currentSettingsを差動デスキュー等化ブロックに送る904:Length[i]カウンタをリセットする906:次のオーバーサンプルビットを取得する908:ランレングスRLを計算する910:RL[i]が0ではない各iについて、Length[i]カウンタを増分する912:評価ランが終了か現在設定トレーニングラン800のフローチャート参照は、ステップ902において、差動デスキューブロック110及び等化ブロック112にパラメータリンク561を経由して送られ、評価ラン900中、一定のままである。ランは、ステップ904においてすべてのLengthカウンタを0ゼロにリセットすることによって初期化される。これらカウンタは、実施形態700図33のLengthカウンタ704~718に対応する。本発明の本実施形態では、i=5~15のカウンタ選択されたランレングス5~15のみが提供されるが、他の範囲を使用してもよい。ステップ906において、次のオーバーサンプリングデータビット及び隣接するサンプルが得られる。このオーバーサンプルは、先の説明図30の24サンプルのデジタルサンプル信号566に対応する。次のステップ908ランレングスを計算するにおいて、受け取ったオーバーサンプルが解析され、上述したように1のランレングスが求められる図33のビット長判断702。このステップは、オーバーサンプル内で見つかった各ランレングスランレングス5~15のみが範囲に含まれるの指示を生成する。次のステップ910RL[i]が0ではない各iについて、Length[i]カウンタを増分するにおいて、ランレングスが前のステップにおいて示された各Length[i]カウンタが増分される。十分な数のデータビットオーバーサンプルが処理された場合、評価ランの終了がステップ912評価ランが終了かにおいて示される。換言すれば、簡単なループカウントが保持され、評価ランが終了し、すなわちトレーニングラン800内の次のステップ808に戻り、長さカウンタの中身は品質ナンバに変換される。トレーニング機能の実施形態700を使用して、実施形態540とは細部が異なり得るリアルタイムケーブル較正方法の代替の実施態様も考案される。例えば、ビット品質計算等のトレーニング機能のいくつかの機能は、拡張ブースト装置544内ではなくPC内で実行してもよく、この場合、制御バスを経由して長さiカウンタ704~718の中身を拡張ブースト装置544からPCに周期的に通信する必要がある。当業者が想至し得るこれら及び他の変形は本発明の範囲内に含まれる。図36は、周波数領域及び時間領域の較正方法の一般的なテストセットアップ1000を示す。一般的なテストセットアップ1000は、改良型HDMI高精細マルチメディアインタフェースケーブル20図28参照、PC1002、及びVNAベクタネットワークアナライザ又はTDR時間領域反射率計のいずれかであるテスト機器1004を含む。PC1002は、ケーブルの制御バスSDASCL538に取り付けられる。テスト機器1004は、ケーブルの両端において差動チャネル、すなわち、4つの差動チャネル入力8本線534及び4つの差動チャネル出力8本線536に接続される。テスト機器1004は、標準PCインタフェース1006を経由してPC1002によって制御され、刺激信号をケーブル入力534に送信し、ケーブル出力536から測定結果を受信する。結果は、標準PCインタフェース1006を経由して評価のためにPCに渡される。VNA又はTDRのいずれかであるテスト機器1004を使用して、ケーブルの周波数減衰特性及び遅延特性の両方を取得することが可能であるが、周知の数学的変換が、VNA又はTDRのそれぞれを使用して取得される周波数領域結果と時間領域結果との変換を行うために必要である。図37は、改良型HDMIケーブル20内のブースト装置30を較正する際に一般的なテストセットアップ1000と併せて使用できる較正方法1100の簡略化された高レベルフローチャートであり、較正方法1100はいくつかのステップを含む。1102:第1のデスキューパラメータ設定を選択する1104:差動スキューを測定する1106:スキューは許容可能かイエス:ステップ1110に進む、ノー:ステップ1108に進む1108:デスキューパラメータ設定を変更する1110:第1の等化器設定を選択する1112:減衰を測定する1114:減衰は許容可能かイエス:終了に進む、ノー:ステップ1116に進む1116:等化器パラメータ設定を変更する較正方法1100は、2つのフープ、すなわちデスキューパラメータを設定する第1のループステップ1104~1108及び等化器パラメータを設定する第2のループステップ1112~1116を含む。較正方法は、任意の第1のデスキューパラメータ設定で開始されステップ1102、PC1002が第1のデスキュー設定をブースト装置30図36のパラメータメモリ102にロードする。ステップ1104において、較正中の差動チャネルのエンドツーエンド入力534からブースト装置30を含む改良型HDMIケーブル20を通って出力536までの差動スキューが、テスト機器1004によって測定され、PC1002に報告される。ステップ1106において、測定結果はPCにおいて処理され、テストのスキュー閾値セット及び前のテスト結果と比較される。結果が許容可能であると証明される場合、すなわち結果がスキュー閾値よりも低い且つ理想的には最小である場合、較正方法はステップ1110に進み、その他の場合、デスキューパラメータ設定は変更されステップ1108において、較正方法はステップ1104にループして戻る。すべてのデスキュー設定が試行された後、許容可能な差動スキュー測定が見つからないという希な事態では、ケーブルは欠陥とみなされる。ステップ1110において、較正方法は任意の第1の等化器パラメータ設定に進み、PC1002が第1の等化器設定をブースト装置30図36のパラメータメモリ102にロードする。同じロット内のすべてのケーブルは同様の特性を有するため、同じ等化器値を同じロットからのすべてのケーブルに設定して、製造時に時間を節約することも望ましいことがある。ステップ1112において、較正中の差動チャネルのエンドツーエンド入力534からブースト装置30を含む改良型HDMIケーブル20を通って出力536までの減衰が、テスト機器1004によって測定され、PC1002に報告される。等化器パラメータの略最適な設定を保証するために、最高で差動チャネル内で送信される最高速信号の周波数程度から最高でデータの2/ビット時間-4ビット時間の周波数程度までの周波数での減衰を測定する必要がある。ステップ1114において、測定結果対象範囲内の全周波数で測定された利得値がPC1002において処理され、0dbに近いか、それよりも大きくHDMI仕様の最小要件、且つ所定の限度未満である所定範囲内にあるという要件と比較される。結果が許容可能である、すなわち、所定の範囲内にあると証明される場合、較正方法は終了し、その他の場合、等化器パラメータ設定は変更されステップ1116において、較正方法はステップ1112にループして戻る。すべての等化器設定が試行された後、許容可能な減衰利得測定が見つからないという希な事態では、ケーブルは欠陥とみなされる。この較正方法をケーブルの4つの各差動チャネルに対して首尾良く実行する必要があり、その後、ケーブルは較正され、HDMI仕様を満たすものとみなされる。図38は、変更された改良型HDMIケーブル1200の形態の本発明の代替の実施形態を示す。変更された改良型HDMIケーブル1200は、基本HDMIケーブル40改良型HDMIケーブル20内の使用法と変わらない、小型プリント回路基板PCB1202、コネクタ1204、及びPCB1202に搭載された変更されたブースト装置1206を備える。PCB1202は、変更されたブースト装置1206に物理的な支持並びに基本HDMIケーブルの導体への接続PCBトラックを提供する。変更されたブースト装置1206はブースト装置30に基づき、追加の入力が設けられている。ブースト装置30が、基本HDMIケーブル40を通って伝搬する差動信号の極性の既存の時間スキューを調整する差動デスキュー回路110図5を含むいくつかの機能を提供することを想起し得る。ブースト装置30内で、各差動信号図6のHDMI入力50の各極性はブースト装置30に直結される。変更された改良型HDMIケーブル1200では、各差動信号の各極性は、図38に示されるPCB1202のトラックを通して変更されたブースト装置1206の2つ以上好ましくは3つの選択可能な入力に接続される。明確にするために、変更されたブースト装置1206の3つの入力に接続されたHDMI入力50のうちの1本の例の正極のみが示される。-単極信号リード1208が直接、又はショートPCBトラックを経由して基本ケーブル40から変更されたブースト装置1206の第1の入力端子1210に接続される。-第1の入力端子1210は、第1のPCBトラック1212を通って変更されたブースト装置1206の第2の入力端子1214に接続される。-第2の入力端子1214は、第2のPCBトラック1216を通って変更されたブースト装置1206の第3の入力端子1218に接続される。HDMI入力50のうちの1つの例の負極及びその他のHDMI入力50の両極も同様に、ショートPCBトラックを通って同様にそれぞれ、変更されたブースト装置1206の別個の3本端子セットにルーティングされる。PCBトラック1212及び1216実寸ではなく、記号的に示されるはそれぞれ、基本HDMIケーブル40から到着する信号に小さな遅延を提供するように設計される。したがって、変更されたブースト装置1206は、3つの入力端子1210、1214、及び1218において少量好ましくは、約2cmのPCBトラックに相当する100ピコ秒だけそれぞれ遅延した、同じ信号の3つのコピーを受信する。変更されたブースト装置1206では、任意の入力端子からの3つの信号のうちのいずれか1つを、各差動HDMI入力の各極性に独立して選択することができる。選択後、信号は、ブースト装置30について上述した様式と同じ様式で、変更されたブースト装置1206内で処理される。このようにして、粗い調整及び細かい調整によって差動信号のデスキューを達成することができる。粗い調整は、各差動信号にいずれかの極性の1つ又は複数のPCB遅延を選択することによって行われる。細かい調整は、差動デスキュー回路110図7の調整可能な遅延300を調整することによって行われる。したがって、より広範囲のデスキューを達成することができ、又は逆に、ブースト装置30と比較して、変更されたブースト装置1206内に提供する必要の有るオンチップ回路が少なくなる遅延段306が少なくなる。図39は、図5及び図6のブースト回路100と同様の変更されたブースト装置1206の典型的な4つのうちの1つの変更されたブースト回路100Aを示し、対応する要素が同じ参照番号で示されている。変更されたブースト回路100Aは、HDMI入力回路106、差動デスキュー回路110、等化回路112、及びHDMI出力回路108を含む。図39には、正極及び負極それぞれV及びV-を含む生の信号入力ペア116図6参照並びに正極Vを図38に示すように変更されたブースト装置1206の3つの入力端子1210、1214、及び1218に接続するPCBトラック遅延要素1212及び1216も示される。生の信号入力ペア116の負極Vも同様に3つの入力端子に接続される。さらに、変更されたブースト回路100Aは、2つの入力セレクタ回路1220及び1220を含む。HDMI入力回路106への入力は、遅延された生の入力信号ペア116Aであり、これは、PCBトラック正極信号内の1212及び1216及び負極内の等価の遅延によって形成される遅延要素を順次通過した後のオリジナルの生の入力信号ペア116である。HDMI入力回路106は、HDMIケーブルの終端として機能する。生の入力信号116の遅延されていない正極V及びそれを遅延させたもの入力端子1210、1214、及び1218は、入力セレクタ回路1220に入力され、負極V-の場合も同様に入力セレクタ回路1222に入力される。選択された復元信号ペア118Aは、ブースト回路100の復元信号ペア118と等価であり、入力セレクタ回路1220及び1222によって生成され、差動デスキュー回路110に入力される。選択された復元信号ペア118Aは、入力セレクタ回路1220及び1222の適切な設定を選択することによってすでに部分的にデスキューされ得る。変更されたブースト回路100Aの残りの回路はブースト回路100と変わらない。差動デスキュー回路110はデスキュー信号ペア120を出力し、この信号120は等化回路112に入力され、等化回路112は等化信号ペア122を出力し、この信号122はHDMI出力回路108に入力され、最後に、HDMI出力回路108はブースト信号ペア124を出力し、この信号124はHDMI出力52図5の1つである。上述したように、差動デスキュー回路110の実施態様は変わらないまま例えば、8つのオンチップ遅延段306を有する:図8参照であるか、又はより少数例えば、3つの遅延段306を含み、それによってオンチップ面積を節約してもよい。入力セレクタ回路1220及び1222の制御をアナログセレクタ段308図8の制御と共に処理して、調整可能遅延300図8と選択されたPCBトラックによって提供される遅延との組み合わせである対応する範囲の調整可能遅延を生成することができる。一例として、それぞれ100ピコ秒の2つのPCBトラック遅延があり、それぞれ25ピコ秒の3つのオンチップ遅延段がある場合、25ピコ秒刻みで0~275ピコ秒の遅延範囲を、変更されたブースト装置1206を使用して達成することができる。HDMIケーブルの種類及び範囲長さに応じて要求され得るように、他の組み合わせ、より多数又は少数の選択可能なPCトラック遅延、及びより多数又は少数のオンチップ遅延段、並びにより長い又は短い遅延増分が容易に設計され得る。本発明の実施形態を詳細に説明したが、以下の特許請求の範囲内で実施形態への変形及び変更を行い得ることが当業者には明らかであろう。"