ローカルバスと、複数のメモリセルが設けられたメモリセルアレイと、前記メモリセルアレイの列に設けられた複数のビット線対と、前記複数のビット線対の電位を第1、2電位の間の中間電位にプリチャージするプリチャージ回路と、活性時に、前記複数のビット線対の電位を前記第1、2電位にするセンスアンプと、活性時に、前記複数のビット線対のうちの1つのビット線対と前記ローカルバスとを接続するスイッチ部と、活性時に、前記ローカルバスに供給されたデータを出力データとして出力する入出力制御回路と、前記複数のメモリセルのうちの1つのメモリセルであるテストセルに対して前記センスアンプと前記スイッチ部と前記入出力制御回路とを活性化させて、前記テストセルからデータを読み出し、前記テストセルに隣接するメモリセルであるディスターブセルに対して前記センスアンプのみ活性化させ、再度、前記テストセルに対して前記センスアンプと前記スイッチ部と前記入出力制御回路とを活性化させて、前記テストセルからデータを読み出すディスターブテストを実施する制御部とを具備する半導体記憶装置。複数の前記スイッチ部は、前記複数のビット線対と前記ローカルバスとの間にそれぞれ設けられ、前記制御部は、前記テストセルからデータを読み出すリード動作、及び、前記テストセルからデータを再度読み出すリード動作において、前記入出力制御回路を活性化させ、前記センスアンプを活性化させ、前記複数のスイッチ部のうちの、前記テストセルが接続された前記1つのビット線対に設けられた選択スイッチ部を活性化させ、前記ディスターブセルに対してセンスアンプのみ活性化させる動作において、前記センスアンプを活性化させる請求項1に記載の半導体記憶装置。前記メモリセルアレイの行に設けられた複数のワード線を更に具備し、前記制御部は、前記テストセルからデータを読み出すリード動作、及び、前記テストセルからデータを再度読み出すリード動作において、前記入出力制御回路を活性化させ、前記複数のワード線のうちの、前記テストセルが接続された第1のワード線を活性化させ、前記センスアンプを活性化させ、前記選択スイッチ部を活性化させ、前記ディスターブセルに対してセンスアンプのみ活性化させる動作において、前記複数のワード線のうちの、前記ディスターブセルが接続された第2のワード線を活性化させ、前記センスアンプを活性化させる請求項2に記載の半導体記憶装置。前記プリチャージ回路は、プリチャージ信号に応じて、前記センスアンプと前記複数のビット線対の電位を前記中間電位にプリチャージし、前記センスアンプは、それぞれ、自身にセンスイネーブル信号が供給されたとき、前記センスイネーブル信号に応じて活性化して、前記複数のビット線対の電位を前記第1、2電位にセンスし、前記複数のスイッチ部は、それぞれ、自身に選択信号が供給されたとき、前記選択信号に応じて活性化して、前記複数のビット線対と前記ローカルバスとを接続し、前記入出力制御回路は、入出力制御信号に応じて活性化して、前記ローカルバスに供給されたデータを出力データとして出力し、前記制御部は、前記テストセルからデータを読み出すリード動作、及び、前記テストセルからデータを再度読み出すリード動作において、前記入出力制御回路に前記入出力制御信号を出力し、前記第1のワード線を活性化させ、前記センスアンプに前記センスイネーブル信号を出力し、前記選択スイッチ部に前記選択信号を出力し、前記選択信号の出力を停止し、前記センスイネーブル信号の出力を停止した後に、前記プリチャージ回路に前記プリチャージ信号を出力し、前記ディスターブセルに対してセンスアンプのみ活性化させる動作において、前記入出力制御回路への前記入出力制御信号の出力を停止し、前記第2のワード線を活性化させ、前記センスアンプに前記センスイネーブル信号を出力し、前記センスイネーブル信号の出力を停止した後に、前記プリチャージ回路に前記プリチャージ信号を出力する請求項3に記載の半導体記憶装置。前記制御部は、前記ディスターブセルに対してセンスアンプのみ活性化させる動作において、テスト信号に応じて、前記テストセルに隣接する複数の隣接メモリセルのうちの1つの隣接メモリセルを前記ディスターブセルとする請求項1~4のいずれかに記載の半導体記憶装置。前記制御部は、前記ディスターブセルに対してセンスアンプのみ活性化させる動作において、前記テスト信号と、前記複数の隣接メモリセルのアドレスをそれぞれ指定する複数パターンのコード信号のうちの1パターンのコード信号である指定コード信号とに応じて、前記1つの隣接メモリセルを前記ディスターブセルとする請求項5に記載の半導体記憶装置。前記制御部は、前記テストセルのアドレスが与えられたとき、前記テストセルのアドレスに応じて、前記テストセルからデータを読み出すリード動作を行い、前記指定パターンのコード信号に応じて、前記1つの隣接メモリセルのアドレスを前記ディスターブセルのアドレスとし、前記テスト信号が供給されたとき、前記ディスターブセルのアドレスに応じて、前記ディスターブセルに対して前記センスアンプのみ活性化させる動作を行い、前記テスト信号の供給が停止したとき、前記テストセルのアドレスに応じて、前記テストセルからデータを再度読み出すリード動作を行う請求項6に記載の半導体記憶装置。前記複数パターンのコード信号のうちの第1パターンのコード信号は、前記テストセルのアドレスのロウアドレスに対して1をインクリメントしたアドレスを指定し、前記複数パターンのコード信号のうちの第2パターンのコード信号は、前記テストセルのアドレスのロウアドレスに対して1をデクリメントしたアドレスを指定する請求項7に記載の半導体記憶装置。前記複数のメモリセルのロウアドレスが1番目から最終番目まで順番に割り当てられていない場合、前記複数パターンのコード信号のうちの第1パターンであるM個のパターンMは2以上の整数のコード信号は、それぞれ、前記テストセルのアドレスのロウアドレスに対して1~Mをインクリメントしたアドレスを指定し、前記複数パターンのコード信号のうちの第2パターンであるN個のパターンNは2以上の整数のコード信号は、それぞれ、前記テストセルのアドレスのロウアドレスに対して1~Nをデクリメントしたアドレスを指定する請求項7に記載の半導体記憶装置。前記複数パターンのコード信号のうちの第3パターンのコード信号は、前記テストセルのアドレスを指定する請求項8又は9に記載の半導体記憶装置。ローカルバスと、複数のメモリセルが設けられたメモリセルアレイと、前記メモリセルアレイの列に設けられた複数のビット線対と、前記複数のビット線対の電位を第1、2電位の間の中間電位にプリチャージするプリチャージ回路と、活性時に、前記複数のビット線対の電位を前記第1、2電位にするセンスアンプと、活性時に、前記複数のビット線対のうちの1つのビット線対と前記ローカルバスとを接続するスイッチ部と、活性時に、前記ローカルバスに供給されたデータを出力データとして出力する入出力制御回路とを具備する半導体記憶装置に対してディスターブテストを実施する方法であって、前記複数のメモリセルのうちの1つのメモリセルであるテストセルに対して前記センスアンプと前記スイッチ部と前記入出力制御回路とを活性化させて、前記テストセルからデータを読み出す工程と、前記テストセルに隣接するメモリセルであるディスターブセルに対して前記センスアンプのみ活性化させる工程と、再度、前記テストセルに対して前記センスアンプと前記スイッチ部と前記入出力制御回路とを活性化させて、前記テストセルからデータを読み出す工程とを具備する半導体記憶装置のテスト方法。上述のように、従来の半導体記憶装置では、以下の手順でディスターブテストを実施する。処理1まず、複数のメモリセルMCのうちの1つのメモリセルであるテストセルに対してセンスアンプとスイッチ部と入出力制御回路とを活性化させて、テストセルからデータを読み出す。処理2テストセルに隣接するメモリセルであるディスターブセルに対してセンスアンプとスイッチ部と入出力制御回路とを活性化させて、ディスターブセルからデータを読み出す。処理3ディスターブセルの影響によりテストセルのデータが破壊されていないかを確認するために、再度、テストセルに対してセンスアンプとスイッチ部と入出力制御回路とを活性化させて、テストセルからデータを読み出す。しかし、ディスターブテストでは、テストセルのデータが破壊されていないかを確認するために、上述の処理1、3により、テストセルからデータを読み出しているが、上述の処理2において、ディスターブセルから読み出されるデータは不要である。そのため、ディスターブセルからデータを読み出している間、テスト時間が長くなる。以下に、発明を実施するための形態で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための形態の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。本発明の半導体記憶装置は、ローカルバスIOBT、IOBBと、複数のメモリセルMCが設けられたメモリセルアレイ20と、メモリセルアレイ20の列に設けられた複数のビット線対BT1、BB1、...、BTn、BBnnは2以上の整数と、プリチャージ回路PR1~PRnと、センスアンプSA1~SAnと、スイッチ部YSW1~YSWnと、入出力制御回路IOCと、制御部10とを具備している。プリチャージ回路PR1~PRnは、複数のビット線対BT1、BB1、...、BTn、BBnの電位を第1、2電位GND、VCCの間の中間電位1/2VCCにプリチャージし、センスアンプSA1~SAnは、活性時に、複数のビット線対BT1、BB1、...、BTn、BBnの電位を第1、2電位GND、VCCにする。スイッチ部YSW1~YSWnは、活性時に、複数のビット線対BT1、BB1、...、BTn、BBnのうちの1つのビット線対BT4、BB4とローカルバスIOBT、IOBBとを接続する。入出力制御回路IOCは、活性時に、ローカルバスIOBT、IOBBに供給されたデータを出力データDOとして出力する。制御部10は、以下の手順でディスターブテストを実施する。処理1まず、複数のメモリセルMCのうちの1つのメモリセルであるテストセルに対してセンスアンプSA1~SAnとスイッチ部YSW4と入出力制御回路IOCとを活性化させて、テストセルからデータを読み出す。処理2次に、テストセルに隣接するメモリセルであるディスターブセルに対してセンスアンプSA1~SAnのみ活性化させる。処理3次に、ディスターブセルの影響によりテストセルのデータが破壊されていないかを確認するために、再度、テストセルに対してセンスアンプSA1~SAnとスイッチ部YSW4と入出力制御回路IOCとを活性化させて、テストセルからデータを読み出す。本発明の半導体記憶装置によれば、第1の効果として、ディスターブセルからデータを読み出さない分だけ、テスト時間を短縮することができる。その理由として、テスト時の動作において、上述の処理1~3によりディスターブテストを実施する際、処理2において、ディスターブセルに対して、カラム系スイッチ部YSW4、入出力制御回路IOCを活性化させないで、センスアンプSA1~SAnのみ活性化させる。これにより、ディスターブセルからデータを読み出さない分だけ、テスト時間を短縮できる。また、本発明の半導体記憶装置によれば、第2の効果として、消費電力を削減することができる。その理由として、ディスターブセルに対してカラム系スイッチ部YSW4、入出力制御回路IOCを活性化させないで停止させるディスターブテストを実施するため、ディスターブセルに対してカラム系を活性化させて動作させるディスターブテストに比べて、消費電力を削減できる。以下に添付図面を参照して、本発明の実施形態による半導体記憶装置について詳細に説明する。図6は、本発明の第1実施形態による半導体記憶装置の構成を示している。本発明の第1実施形態による半導体記憶装置は、ローカルバスIOBT、IOBBと、複数のメモリセルMCが設けられたメモリセルアレイ20と、メモリセルアレイ20の行に設けられた複数のワード線WL1~WLmmは2以上の整数と、メモリセルアレイ20の列に設けられた複数のビット線対BT1、BB1、...、BTn、BBnと、複数のプリチャージ回路PR1~PRnと、複数のセンスアンプSA1~SAnと、スイッチ部YSW1~YSWnnは2以上の整数と、入出力制御回路IOCと、制御部10とを具備している。複数のセンスアンプSA1~SAnと複数のプリチャージ回路PR1~PRnは、複数のビット線対BT1、BB1、...、BTn、BBnにそれぞれ設けられている。複数のプリチャージ回路PR1~PRnは、それぞれ、プリチャージ信号PREが供給されたとき、プリチャージ信号PREに応じて、複数のセンスアンプSA1~SAnと複数のビット線対BT1、BB1、...、BTn、BBnの電位を接地電位GND、電源電位VCCの間の中間電位1/2VCCにプリチャージする。複数のセンスアンプSA1~SAnは、それぞれ、センスイネーブル信号SEが供給されたとき、センスイネーブル信号SEに応じて活性化して、複数のビット線対BT1、BB1、...、BTn、BBnの電位を接地電位GND、電源電位VCCにする。複数のスイッチ部YSW1~YSWnは、複数のビット線対BT1、BB1、...、BTn、BBnとローカルバスIOBT、IOBBとの間にそれぞれ設けられている。複数のスイッチ部YSW1~YSWnは、それぞれ、自身に選択信号が供給されたとき、選択信号に応じて活性化して、複数のビット線対BT1、BB1、...、BTn、BBnとローカルバスIOBT、IOBBとを接続する。複数のスイッチ部YSW1~YSWnは、例えば、N型MOSFETMetal-Oxide-SemiconductorFieldEffectTransistorであり、選択信号のレベルがハイレベルであるときにオンする。入出力制御回路IOCは、入出力制御信号DIOに応じて活性化する。入出力制御回路IOCは、活性時に、リード動作において、ローカルバスIOBT、IOBBに供給されたデータを出力データDOとして出力し、ライト動作において、供給される入力データをローカルバスIOBT、IOBBを介してメモリセルアレイ20に出力し、該当するメモリセルMCに書き込む。制御部10には、通常時の動作、又は、テスト時の動作が設定される。テスト時の動作は、通常時の動作の前に設定され、例えば、生産工程に実施される。最初に、通常時の動作、テスト時の動作について説明し、制御部10の構成図6、7については、その後に説明する。[通常時の動作]まず、制御部10は、複数のプリチャージ回路PR1~PRnにプリチャージ信号PREを出力する。複数のプリチャージ回路PR1~PRnは、プリチャージ信号PREに応じて、複数のセンスアンプSA1~SAnと複数のビット線対BT1、BB1、...、BTn、BBnの電位を中間電位1/2VCCにプリチャージする。また、制御部10は、入出力制御回路IOCに入出力制御信号DIOを出力して、入出力制御回路IOCを活性化させる。リード動作いま、制御部10には、リード命令と、複数のメモリセルMCのうちの1つのメモリセルである対象メモリセルのアドレスADDi、ji=1~mのいずれかを満たす整数j=1~nのいずれかを満たす整数とが与えられる。制御部10は、リード命令と対象メモリセルのアドレスADDi、jとに応じて、対象メモリセルからデータを読み出すリード動作を行う。制御部10は、複数のワード線WL1~WLmのうちの、対象メモリセルが接続されたワード線WLiを活性化させる駆動する。制御部10は、複数のセンスアンプSA1~SAnにセンスイネーブル信号SEを出力して、複数のセンスアンプSA1~SAnを活性化させる。このとき、複数のセンスアンプSA1~SAnは、センスイネーブル信号SEに応じて活性化して、複数のビット線対BT1、BB1、...、BTn、BBnの電位を接地電位GND、電源電位VCCにする。また、制御部10は、複数のビット線対BT1、BB1、...、BTn、BBnのうちの、対象メモリセルが一方のビット線に接続されたビット線対BTj、BBjを指定するために、複数のスイッチ部YSW1~YSWnのうちの、ビット線対BTj、BBjに設けられたスイッチ部YSWjに選択信号を出力して、スイッチ部YSWjを活性化させる。このとき、スイッチ部YSWjは、選択信号に応じて活性化して、ビット線対BTj、BBjとローカルバスIOBT、IOBBとを接続する。入出力制御回路IOCは、入出力制御信号DIOに応じて活性化しているため、対象メモリセルからビット線対BTj、BBjを介してローカルバスIOBT、IOBBに供給されたデータを出力データDOとして出力する。制御部10は、選択信号の出力を停止し、センスイネーブル信号SEの出力を停止した後に、複数のプリチャージ回路PR1~PRnにプリチャージ信号PREを出力する。ライト動作いま、制御部10には、ライト命令と、対象メモリセルのアドレスADDi、jとが与えられる。制御部10は、ライト命令と対象メモリセルのアドレスADDi、jとに応じて、対象メモリセルにデータを書き込むライト動作を行う。制御部10は、複数のワード線WL1~WLmのうちの、対象メモリセルが接続されたワード線WLiを活性化させる。制御部10は、複数のビット線対BT1、BB1、...、BTn、BBnのうちの、対象メモリセルが一方のビット線に接続されたビット線対BTj、BBjを指定するために、複数のスイッチ部YSW1~YSWnのうちの、ビット線対BTj、BBjに設けられたスイッチ部YSWjに選択信号を出力して、スイッチ部YSWjを活性化させる。このとき、スイッチ部YSWjは、選択信号に応じて活性化して、ビット線対BTj、BBjとローカルバスIOBT、IOBBとを接続する。入出力制御回路IOCは、入出力制御信号DIOに応じて活性化しているため、供給される入力データをローカルバスIOBT、IOBB、スイッチ部YSWjを介してビット線対BTj、BBjに出力する。このとき、入力データは、ワード線WLiとビット線対BTj、BBjのうちの一方のビット線とに接続された対象メモリセルに書き込まれる。制御部10は、選択信号の出力を停止した後に、複数のプリチャージ回路PR1~PRnにプリチャージ信号PREを出力する。[本実施形態におけるディスターブテスト]テスト時の動作において、制御部10は、以下の手順でディスターブテストを実施する。処理1まず、制御部10は、複数のメモリセルMCのうちの1つのメモリセルであるテストセルに対してセンスアンプとスイッチ部と入出力制御回路IOCとを活性化させて、テストセルからデータを読み出す。処理2次に、制御部10は、テストセルに隣接するメモリセルであるディスターブセルに対してセンスアンプのみ活性化させる。処理3次に、ディスターブセルの影響によりテストセルのデータが破壊されていないかを確認するために、制御部10は、再度、テストセルに対してセンスアンプとスイッチ部と入出力制御回路IOCとを活性化させて、テストセルからデータを読み出す。このように、本発明の第1実施形態による半導体記憶装置では、ディスターブセルに対して、カラム系スイッチ部、入出力制御回路IOCを活性化させないで、センスアンプのみ活性化させる。これにより、処理2においてディスターブセルからデータを読み出さない分だけ、テスト時間を短縮することができる。メモリセルとそれに隣接する隣接メモリセル間の干渉や寄生容量による影響前述の影響1~4は、センスアンプやワード線が活性化されたときに生じる。そこで、本発明の第1実施形態による半導体記憶装置では、影響1~4に対してディスターブテストを実施する際、テストセル及びディスターブセルのカラムアドレスを同一とし、ロウアドレスを可変することにより後述、ディスターブテストを確実に実施することができる。本発明の第1実施形態による半導体記憶装置では、テストセル及びディスターブセルのロウアドレスを同一とし、カラムアドレスを可変することもできるが、その場合、カラム系のスイッチ部も動作させることになるため、上述の場合よりもテスト時間が長くなってしまう。従って、ディスターブテストを実施する際、テストセル及びディスターブセルのカラムアドレスを同一とし、ロウアドレスを可変する方式のほうがテスト時間短縮の効果を期待できる。以降、テストセル及びディスターブセルのカラムアドレスを同一とし、ロウアドレスを可変する場合のディスターブテストについて説明する。[テスト時の動作]まず、制御部10は、複数のプリチャージ回路PR1~PRnにプリチャージ信号PREを出力する。複数のプリチャージ回路PR1~PRnは、プリチャージ信号PREに応じて、複数のセンスアンプSA1~SAnと複数のビット線対BT1、BB1、...、BTn、BBnの電位を中間電位1/2VCCにプリチャージする。いま、制御部10には、リード命令と、テストセルのアドレス{例えば、アドレスADD4、4i、jを4とする}と、テストセルに隣接する複数の隣接メモリセルのアドレスをそれぞれ指定する複数パターンのコード信号CODE0~10、0、1、0、0、1のうちの1パターンのコード信号である指定コード信号例えば、コード信号CODE0~11、0とが与えられる。アドレスADD4、4は、複数のワード線WL1~WLmのうちのワード線WL4を選択するためのロウアドレスRAD4と、複数のビット線対BT1、BB1、...、BTn、BBnのうちのビット線対BT4、BB4を選択するためのカラムアドレスCAD4とを含んでいる。複数パターンのコード信号CODE0~10、0、1、0、0、1のうちの第1パターンのコード信号CODE0~11、0は、テストセルのアドレスADD4、4のロウアドレスRAD4に対して1をインクリメントしたアドレスを指定している。第2パターンのコード信号CODE0~10、1は、テストセルのアドレスADD4、4のロウアドレスRAD4に対して1をデクリメントしたアドレスを指定している。第3パターンのコード信号CODE0~10、0は、テストセルのアドレスADD4、4を指定している。複数パターンのコード信号CODE0~10、0、1、0、0、1の詳細図8~10については後述する。制御部10は、リード命令とテストセルのアドレスADD4、4とに応じて、テストセルからデータを読み出すリード動作を行う。また、制御部10は、指定コード信号CODE0~11、0が与えられたとき、指定コード信号CODE0~11、0が指定するアドレスADD5、4をディスターブセルのアドレスとする。即ち、テストセルのアドレスADD4、4に対して、テストセルに隣接するディスターブセルのアドレスがアドレスADD5、4である。処理1;テストセルからデータを読み出すリード動作まず、制御部10は、入出力制御回路IOCに入出力制御信号DIOを出力して、入出力制御回路IOCを活性化させる。制御部10は、複数のワード線WL1~WLmのうちの、テストセルが接続されたワード線WL4を活性化させる。制御部10は、複数のセンスアンプSA1~SAnにセンスイネーブル信号SEを出力して、複数のセンスアンプSA1~SAnを活性化させる。このとき、複数のセンスアンプSA1~SAnは、センスイネーブル信号SEに応じて活性化して、複数のビット線対BT1、BB1、...、BTn、BBnの電位を接地電位GND、電源電位VCCにする。制御部10は、複数のビット線対BT1、BB1、...、BTn、BBnのうちの、テストセルが一方のビット線に接続されたビット線対BT4、BB4を指定するために、複数のスイッチ部YSW1~YSWnのうちの、ビット線対BT4、BB4に設けられたスイッチ部YSW4に選択信号を出力して、スイッチ部YSW4を活性化させる。このとき、スイッチ部YSW4は、選択信号に応じて活性化して、ビット線対BT4、BB4とローカルバスIOBT、IOBBとを接続する。入出力制御回路IOCは、入出力制御信号DIOに応じて活性化しているため、テストセルからビット線対BT4、BB4を介してローカルバスIOBT、IOBBに供給されたデータを出力データDOD4として出力する。制御部10は、選択信号の出力を停止し、センスイネーブル信号SEの出力を停止した後に、複数のプリチャージ回路PR1~PRnにプリチャージ信号PREを出力する。次に、制御部10は、テストモード信号TESが供給されたとき、ディスターブセルのアドレスADD5、4に応じて、ディスターブセルに対してセンスアンプのみ活性化させる動作を行う。処理2;ディスターブセルに対してセンスアンプのみ活性化させる動作まず、制御部10は、複数のワード線WL1~WLmのうちの、ディスターブセルが接続されたワード線WL5を活性化させる。制御部10は、複数のセンスアンプSA1~SAnにセンスイネーブル信号SEを出力して、複数のセンスアンプSA1~SAnを活性化させる。このとき、複数のセンスアンプSA1~SAnは、センスイネーブル信号SEに応じて活性化して、複数のビット線対BT1、BB1、...、BTn、BBnの電位を接地電位GND、電源電位VCCにする。制御部10は、センスイネーブル信号SEの出力を停止した後に、複数のプリチャージ回路PR1~PRnにプリチャージ信号PREを出力する。次に、制御部10は、テストモード信号TESの供給が停止したとき、テストセルのアドレスADD4、4に応じて、テストセルからデータを再度読み出すリード動作を行う。処理3;テストセルからデータを再度読み出すリード動作上述の処理1と同じなので、説明を省略する。制御部10は、図6に示されるように、アドレス変換回路AC1、コントロール回路CNT1、ロウデコーダXDEC、カラムデコーダYDECを具備している。アドレス変換回路AC1は、アドレスADDi、jとコード信号CODE1~2とテストモード信号TESとを入力し、停止信号ST1をコントロール回路CNT1に出力し、アドレスADDi、jのロウアドレスRADiをロウデコーダXDECに出力し、アドレスADDi、jのカラムアドレスCADjをカラムデコーダYDECに出力する。コントロール回路CNT1は、読み出し書き込み信号RWとクロック信号CLKと停止信号ST1とを入力し、入出力制御信号DIOを入出力制御回路IOCに出力し、ロウイネーブル信号REをロウデコーダXDECに出力し、カラムイネーブル信号CEをカラムデコーダYDECに出力し、プリチャージ信号PREを複数のプリチャージ回路PR1~PRnに出力し、センスイネーブル信号SEを複数のセンスアンプSA1~SAnに出力する。ロウデコーダXDECは、ロウアドレスRADiとロウイネーブル信号REとを入力し、ロウアドレスRADiをデコードしてワード信号WLiを駆動する。カラムデコーダYDECは、カラムイネーブル信号CEとカラムアドレスCADjとを入力し、カラムアドレスCADjをデコードしてスイッチ部YSWjに選択信号を出力する。図7は、アドレス変換回路AC1の構成を示している。アドレス変換回路AC1は、ロウアドレスシフト回路AS11、AS12、マルチプレクサMUX1を具備している。ロウアドレスシフト回路AS11は、アドレスADDi、jを入力し、アドレスADDi、jのロウアドレスRADiに対して1をインクリメントしたロウアドレスRIii1を生成して、マルチプレクサMUX1に出力する。ロウアドレスシフト回路AS12は、アドレスADDi、jを入力し、アドレスADDi、jのロウアドレスRADiに対して1をデクリメントしたロウアドレスRDii-1を生成して、マルチプレクサMUX1に出力する。マルチプレクサMUX1は、アドレスADDi、jとロウアドレスRIiとロウアドレスRDiと複数パターンのコード信号CODE0~10、0、1、0、0、1とテストモード信号TESとを入力し、ロウアドレスRADi、カラムアドレスCADj、停止信号ST1を出力する。図8は、アドレス変換回路AC1の動作を示している。ここで、i、jを4とする。また、停止信号ST1のレベルは、テストモード信号TESのレベルに依存する。テストモード信号TESのレベルがロウレベルである場合、マルチプレクサMUX1は、アドレスADD4、4のロウアドレスRAD4、カラムアドレスCAD4をそれぞれロウデコーダXDEC、カラムデコーダYDECに出力し、停止信号ST1のレベルをロウレベルにする。テストモード信号TESのレベルがハイレベルであり、コード信号CODE0~1が0、1を表している場合、マルチプレクサMUX1は、ロウアドレスRI4ロウアドレスRAD5、アドレスADD4、4のカラムアドレスCAD4をそれぞれロウアドレスRAD5、カラムアドレスCAD4としてロウデコーダXDEC、カラムデコーダYDECに出力し、停止信号ST1のレベルをハイレベルにする。これは、処理1~3によりワード線WL4、WL5、WL4が選択される仕様後述の図11参照であり、影響1、3への対策となる。また、処理1~3により複数のセンスアンプSA1~SAnが活性化されるため、影響2への対策となる。テストモード信号TESのレベルがハイレベルであり、コード信号CODE0~1が1、0を表している場合、マルチプレクサMUX1は、ロウアドレスRD4ロウアドレスRAD3、アドレスADD4、4のカラムアドレスCAD4をそれぞれロウアドレスRAD3、カラムアドレスCAD4としてロウデコーダXDEC、カラムデコーダYDECに出力し、停止信号ST1のレベルをハイレベルにする。これは、処理1~3によりワード線WL4、WL3、WL4が選択される仕様であり、影響1、3への対策となる。また、処理1~3により複数のセンスアンプSA1~SAnが活性化されるため、影響2への対策となる。テストモード信号TESのレベルがハイレベルであり、コード信号CODE0~1が0、0を表している場合、マルチプレクサMUX1は、アドレスADD4、4のカラムアドレスCAD4、カラムアドレスCAD4をそれぞれロウデコーダXDEC、カラムデコーダYDECに出力し、停止信号ST1のレベルをハイレベルにする。これは、処理1~3によりワード線WL4が3回連続選択される仕様であり、影響4への対策となる。また、処理1~3により複数のセンスアンプSA1~SAnが活性化されるため、影響2への対策となる。図9、10は、ディスターブテストを実施するためにメモリセルアレイ20の複数のメモリセルMCに記憶されるデータを示している。ディスターブテストを実施したときにディスターブセルの影響によりテストセルのデータが破壊されていないかを確認するために、複数のメモリセルMCには、図9、10に示されるようなストライプデータが書き込まれる。具体的には、複数のメモリセルMCのうちの、カラム方向のメモリセルMCには、同一のデータが書き込まれるものとする。ロウ方向のメモリセルMCには、0又は1を表すチェッカーデータが書き込まれるものとする。即ち、複数のメモリセルMCのロウアドレスは1番目から最終番目まで順番に割り当てられ、例えば、複数のメモリセルMCのうちの、奇数番目のロウアドレスに対するメモリセルMCには、データ1が書き込まれ、偶数番目のロウアドレスに対応するメモリセルMCには、データ0が書き込まれる。テストセルのアドレスを、アドレスADD4、4とした場合、テストセルのデータは0である。そこで、図9に示されるように、ディスターブセルのアドレスが、ロウアドレスRD4ロウアドレスRAD3、カラムアドレスCAD4である場合、ディスターブセルのデータは1となる。同様に、図10に示されるように、ディスターブセルのアドレスが、ロウアドレスRI4ロウアドレスRAD5、カラムアドレスCAD4である場合、ディスターブセルのデータは1となる。図11は、本発明の第1実施形態による半導体記憶装置のテスト時の動作を示すタイミングチャートである。ここで、i、jを4とし、テストセルのアドレスをアドレスADD4、4であるものとする。また、コード信号CODE0~1が1、0ハイレベル、ロウレベルを表し、ディスターブセルのアドレスが、ロウアドレスRI4ロウアドレスRAD5、カラムアドレスCAD4であるものとする。クロック信号CLKは、1ショットパルス信号である。[テスト時の動作]時間t0は、処理1が設定される前の状態である。時間t0において、読み出し書き込み信号RW、テストモード信号TES、停止信号ST1、ロウイネーブル信号RE、カラムイネーブル信号CE、センスイネーブル信号SE、入出力制御信号DIOのレベルはロウレベル以下、Lと表記するであり、プリチャージ信号PREのレベルはハイレベル以下、Hと表記するである。この場合、コントロール回路CNT1は、複数のプリチャージ回路PR1~PRnにプリチャージ信号PREHを出力し、複数のプリチャージ回路PR1~PRnは、プリチャージ信号PREHに応じて、複数のセンスアンプSA1~SAnと複数のビット線対BT1、BB1、...、BTn、BBnの電位を中間電位1/2VCCにプリチャージしている。アドレス変換回路AC1には、テストセルのアドレスADD4、4と、コード信号CODE0~11、0とが与えられる。このとき、アドレス変換回路AC1内のロウアドレスシフト回路AS11は、アドレスADD4、4のロウアドレスRAD4に対して1をインクリメントしたロウアドレスRI4を生成して、マルチプレクサMUX1に出力する。ロウアドレスシフト回路AS12は、アドレスADD4、4のロウアドレスRAD4に対して1をデクリメントしたロウアドレスRD4を生成して、マルチプレクサMUX1に出力する。マルチプレクサMUX1は、テストモード信号TESLに応じて、アドレスADD4、4のロウアドレスRAD4、カラムアドレスCAD4をそれぞれロウデコーダXDEC、カラムデコーダYDECに出力し、停止信号ST1のレベルをロウレベルのままにする。読み出し書き込み信号RWのレベルがLからHになったとき、コントロール回路CNT1は、コントロール回路CNT1は、読み出し書き込み信号RWHに応じてリード、ライト動作を行うことが可能になる。処理1;テストセルからデータを読み出すリード動作時間t1において、コントロール回路CNT1には、クロック信号CLKが供給される。このときに、コントロール回路CNT1は、クロック信号CLKに応じて、入出力制御回路IOCに入出力制御信号DIOを出力して、入出力制御回路IOCを活性化させる。また、コントロール回路CNT1は、クロック信号CLKが供給されてから所定時間後述の時間t6まで、ロウイネーブル信号REのレベルをLからHにする。同様に、コントロール回路CNT1は、プリチャージ信号PREのレベルをHをLにする。ロウデコーダXDECは、ロウイネーブル信号REHに応じて、ロウアドレスRAD4をデコードして、ロウアドレスRAD4に対応するワード信号WL4を選択する。ロウデコーダXDECは、クロック信号CLKが供給されてから所定時間後述の時間t5の直前まで、ワード信号WL4を駆動する活性化させる。時間t2において、コントロール回路CNT1は、センスイネーブル信号SEのレベルをLからHにして、複数のセンスアンプSA1~SAnを活性化させる。このとき、複数のセンスアンプSA1~SAnは、センスイネーブル信号SEHに応じて活性化して、複数のビット線対BT1、BB1、...、BTn、BBnの電位を接地電位GND、電源電位VCCにする。このとき、ビット線対BT4、BB4には徐々に電位差が発生する。時間t3において、コントロール回路CNT1は、カラムイネーブル信号CEのレベルをLからHにする。カラムデコーダYDECは、カラムイネーブル信号CEHに応じて、カラムアドレスCAD4をデコードして、カラムアドレスCAD4に対応するスイッチ部YSW4を選択する。このとき、ビット線対BT4、BB4の電位差は、データを読み出すには充分な値になる。時間t4において、カラムデコーダYDECは、ワンショットパルス信号である選択信号をスイッチ部YSW4に出力して、スイッチ部YSW4を活性化させる。このとき、スイッチ部YSW4は、選択信号に応じて活性化して、ビット線対BT4、BB4とローカルバスIOBT、IOBBとを接続する。入出力制御回路IOCは、入出力制御信号DIOに応じて活性化しているため、テストセルからビット線対BT4、BB4を介してローカルバスIOBT、IOBBに供給されたデータを出力データDOD4として出力する。ロウデコーダXDECは、ワード信号WL4の駆動を停止する。時間t5において、コントロール回路CNT1は、センスイネーブル信号SEのレベルをHからLにする。時間t6において、コントロール回路CNT1は、ロウイネーブル信号RE、カラムイネーブル信号CEのレベルをHからLにし、プリチャージ信号PREのレベルをLからHにする。複数のプリチャージ回路PR1~PRnは、プリチャージ信号PREHに応じて、複数のセンスアンプSA1~SAnと複数のビット線対BT1、BB1、...、BTn、BBnの電位を中間電位1/2VCCにプリチャージする。入出力制御回路IOCは、出力データDOD4の出力を完了する。時間t7は、処理2が設定される前の状態である。この場合、読み出し書き込み信号RWのレベルはHでもLでもかまわない。時間t7において、テストモード信号TESのレベルがLからHになる。このとき、コード信号CODE0~1がそれぞれ0、1を表しているため、マルチプレクサMUX1は、テストモード信号TESHに応じて、ロウアドレスRI4、アドレスADD4、4のカラムアドレスCAD4をそれぞれロウアドレスRAD5、カラムアドレスCAD4として選択し、ロウデコーダXDEC、カラムデコーダYDECに出力する。同時に、マルチプレクサMUX1は、テストモード信号TESHに応じて、停止信号ST1のレベルをLからHにする。処理2;ディスターブセルに対してセンスアンプのみ活性化させる動作時間t8において、コントロール回路CNT1には、クロック信号CLKが供給される。このときに、コントロール回路CNT1は、クロック信号CLKに応じて、入出力制御回路IOCに入出力制御信号DIOを出力して、入出力制御回路IOCを活性化させる。また、コントロール回路CNT1は、クロック信号CLKが供給されてから所定時間後述の時間t11まで、ロウイネーブル信号REのレベルをLからHにする。同様に、コントロール回路CNT1は、プリチャージ信号PREのレベルをHをLにする。ロウデコーダXDECは、ロウイネーブル信号REHに応じて、ロウアドレスRAD5をデコードして、ロウアドレスRAD5に対応するワード信号WL5を選択する。ロウデコーダXDECは、クロック信号CLKが供給されてから所定時間後述の時間t11の直前まで、ワード信号WL5を駆動する活性化させる。時間t9において、コントロール回路CNT1は、センスイネーブル信号SEのレベルをLからHにして、複数のセンスアンプSA1~SAnを活性化させる。このとき、複数のセンスアンプSA1~SAnは、センスイネーブル信号SEHに応じて活性化して、複数のビット線対BT1、BB1、...、BTn、BBnの電位を接地電位GND、電源電位VCCにする。時間t10において、コントロール回路CNT1は、停止信号ST1のレベルがHになっているため、カラムイネーブル信号CEのレベルをLからHにしないで、Lのままにする。ロウデコーダXDECは、ワード信号WL5の駆動を停止する。時間t11において、コントロール回路CNT1は、センスイネーブル信号SEのレベルをHからLにする。コントロール回路CNT1は、ロウイネーブル信号RE、カラムイネーブル信号CEのレベルをHからLにし、プリチャージ信号PREのレベルをLからHにする。複数のプリチャージ回路PR1~PRnは、プリチャージ信号PREHに応じて、複数のセンスアンプSA1~SAnと複数のビット線対BT1、BB1、...、BTn、BBnの電位を中間電位1/2VCCにプリチャージする。テストモード信号TESのレベルがHからLになる。このとき、マルチプレクサMUX1は、テストモード信号TESLに応じて、停止信号ST1のレベルをHからLにする。処理3;テストセルからデータを再度読み出すリード動作時間t12~t17において、処理3が設定される。この場合、時間t12~t17は時間t1~t6と同じ動作なので、説明を省略する。処理3において、ディスターブセルの影響によりテストセルのデータが破壊されていないかが確認される。本実施形態では、コード信号CODE0~1が0、1を表し、ディスターブセルのアドレスが、ロウアドレスRD4ロウアドレスRAD3、カラムアドレスCAD4である場合、ロウアドレスRAD5をロウアドレスRAD3に置き換えればよい。また、コード信号CODE0~1が0、0を表し、ディスターブセルのアドレスが、ロウアドレスRAD4、カラムアドレスCAD4である場合、ロウアドレスRAD5をロウアドレスRAD4に置き換えればよい。以上の説明により、本発明の第1実施形態による半導体記憶装置によれば、第1の効果として、ディスターブセルからデータを読み出さない分だけ、テスト時間を短縮することができる。その理由として、テスト時の動作において、処理1テストセルに対してセンスアンプSA1~SAnとスイッチ部YSW4と入出力制御回路IOCとを活性化させて、テストセルからデータを読み出し、処理2ディスターブセルに対してセンスアンプSA1~SAnのみ活性化させ、処理3ディスターブセルの影響によりテストセルのデータが破壊されていないかを確認するために、再度、テストセルに対してセンスアンプSA1~SAnとスイッチ部YSW4と入出力制御回路IOCとを活性化させて、テストセルからデータを読み出すディスターブテストを実施する。このように、処理2において、ディスターブセルに対して、カラム系スイッチ部YSW4、入出力制御回路IOCを活性化させないで、センスアンプSA1~SAnのみ活性化させることにより、ディスターブセルからデータを読み出さない分だけ、テスト時間を短縮できる。図12は、本発明の第1実施形態による半導体記憶装置のテスト時の動作に対する比較として、テストモード信号TES、停止信号ST1、複数パターンのコード信号CODE0~1が存在しないときに、処理2においてもディスターブセルからデータを読み出した場合の動作を示すタイミングチャートである。時間t8において、コントロール回路CNT1には、クロック信号CLKが供給される。このときに、コントロール回路CNT1は、クロック信号CLKが供給されてから所定時間時間t13まで、ロウイネーブル信号REのレベルをLからHにする。同様に、コントロール回路CNT1は、プリチャージ信号PREのレベルをHをLにする。ロウデコーダXDECは、ロウイネーブル信号REHに応じて、ロウアドレスRAD5をデコードして、ロウアドレスRAD4に対応するワード信号WL5を選択する。ロウデコーダXDECは、クロック信号CLKが供給されてから所定時間時間t12の直前まで、ワード信号WL5を駆動する活性化させる。時間t9において、コントロール回路CNT1は、センスイネーブル信号SEのレベルをLからHにして、複数のセンスアンプSA1~SAnを活性化させる。このとき、複数のセンスアンプSA1~SAnは、センスイネーブル信号SEHに応じて活性化して、複数のビット線対BT1、BB1、...、BTn、BBnの電位を接地電位GND、電源電位VCCにする。時間t10において、コントロール回路CNT1は、カラムイネーブル信号CEのレベルをLからHにする。カラムデコーダYDECは、カラムイネーブル信号CEHに応じて、カラムアドレスCAD4をデコードして、カラムアドレスCAD4に対応するスイッチ部YSW4を選択する。このとき、ビット線対BT4、BB4の電位差は、データを読み出すには充分な値になる。時間t11において、カラムデコーダYDECは、ワンショットパルス信号である選択信号をスイッチ部YSW4に出力して、スイッチ部YSW4を活性化させる。このとき、スイッチ部YSW4は、選択信号に応じて活性化して、ビット線対BT4、BB4とローカルバスIOBT、IOBBとを接続し、入出力制御回路IOCは、入出力制御信号DIOに応じて、ディスターブセルからビット線対BT4、BB4を介してローカルバスIOBT、IOBBに供給されたデータを出力データDOD5として出力する。ロウデコーダXDECは、ワード信号WL5の駆動を停止する。時間t12において、コントロール回路CNT1は、センスイネーブル信号SEのレベルをHからLにし、時間t13において、コントロール回路CNT1は、ロウイネーブル信号RE、カラムイネーブル信号CEのレベルをHからLにし、プリチャージ信号PREのレベルをLからHにする。時間t14の直前に、入出力制御回路IOCは、出力データDOD5の出力を完了する。このように、本発明の第1実施形態による半導体記憶装置によれば、テストモード信号TES、停止信号ST1、複数パターンのコード信号CODE0~1を設定していることにより、処理2にかかる時間t8~t12が、比較用の処理2にかかる時間t8~t15に対して30ほど短縮することができる。また、本発明の第1実施形態による半導体記憶装置によれば、第2の効果として、消費電力を削減することができる。その理由として、ディスターブセルに対してカラム系スイッチ部YSW4、入出力制御回路IOCを活性化させないで停止させるディスターブテストを実施するため、ディスターブセルに対してカラム系を活性化させて動作させるディスターブテストに比べて、消費電力を削減できる。また、本発明の第1実施形態による半導体記憶装置によれば、第3の効果として、ディスターブテストを確実に実施することができる。その理由として、メモリセルとそれに隣接する隣接メモリセル間の干渉や寄生容量による影響前述の影響1~4はセンスアンプやワード線が活性化されたときに生じるため、影響1~4に対してディスターブテストを実施する際、テストセル及びディスターブセルのカラムアドレスを同一とし、ロウアドレスを可変することにより、ディスターブテストを確実に実施できる。図13は、本発明の第2実施形態による半導体記憶装置の構成を示している。本発明の第2実施形態による半導体記憶装置では、複数のメモリセルMCのロウアドレスが1番目から最終番目まで順番に割り当てられていない場合に対応している。この場合、アドレスADDi、jを与える側がロウアドレスの並びを把握している上で、複数パターンのコード信号のうちの1つのコード信号を指定コード信号として設定する必要がある。第2実施形態では、第1実施形態と重複する説明について省略する。最初に、テスト時の動作について説明し、制御部10の構成図13、14については、その後に説明する。[本実施形態におけるディスターブテスト]第2実施形態でも、テストセル及びディスターブセルのカラムアドレスを同一とし、ロウアドレスを可変する場合について説明する。[テスト時の動作]まず、制御部10は、複数のプリチャージ回路PR1~PRnにプリチャージ信号PREを出力する。複数のプリチャージ回路PR1~PRnは、プリチャージ信号PREに応じて、複数のセンスアンプSA1~SAnと複数のビット線対BT1、BB1、...、BTn、BBnの電位を中間電位1/2VCCにプリチャージする。いま、制御部10は、リード命令と、テストセルのアドレス{例えば、アドレスADD4、4}と、テストセルに隣接する複数の隣接メモリセルのアドレスをそれぞれ指定する複数パターンのコード信号CODE0~20、0、0、1、0、0、0、1、0、1、1、0、0、0、1、1、0、1、0、1、1のうちの1パターンのコード信号である指定コード信号例えば、コード信号CODE0~21、1、0とが与えられる。複数パターンのコード信号CODE0~20、0、0、1、0、0、0、1、0、1、1、0、0、0、1、1、0、1、0、1、1のうちの第1パターンであるM個のパターンMは、m、n>Mを満たす2以上の整数であり、例えば、3であるものとするのコード信号CODE0~21、0、0、0、1、0、1、1、0は、それぞれ、テストセルのアドレスADD4、4のロウアドレスRAD4に対して1~Mをインクリメントしたアドレスを指定している。第2パターンであるN個のパターンNは、m、n>Nを満たす2以上の整数であり、例えば、3であるものとするのコード信号CODE0~20、0、1、1、0、1、0、1、1は、それぞれ、テストセルのアドレスADD4、4のロウアドレスRAD4に対して1~Nをデクリメントしたアドレスを指定している。第3パターンのコード信号CODE0~20、0、0は、テストセルのアドレスADD4、4を指定している。複数パターンのコード信号CODE0~20、0、0、1、0、0、0、1、0、1、1、0、0、0、1、1、0、1、0、1、1の詳細図15~17については後述する。そこで、制御部10は、リード命令とテストセルのアドレスADD4、4とに応じて、テストセルからデータを読み出すリード動作を行う。また、制御部10は、指定コード信号CODE0~21、1、0が与えられたとき、指定コード信号CODE0~21、1、0が指定するアドレスADD7、4をディスターブセルのアドレスとする。即ち、テストセルのアドレスADD4、4に対して、テストセルに隣接するディスターブセルのアドレスがアドレスADD7、4であるものとする。処理1;テストセルからデータを読み出すリード動作第1実施形態における処理1と同じなので、説明を省略する。処理2;ディスターブセルに対してセンスアンプのみ活性化させる動作まず、制御部10は、複数のワード線WL1~WLmのうちの、ディスターブセルが接続されたワード線WL7を活性化させる。その後の動作は第1実施形態における処理2と同じなので、説明を省略する。処理3;テストセルからデータを再度読み出すリード動作第1実施形態における処理1と同じなので、説明を省略する。制御部10は、図13に示されるように、第1実施形態におけるアドレス変換回路AC1に代えて、アドレス変換回路AC2を具備している。アドレス変換回路AC2は、第1実施形態におけるコード信号CODE0~1に代えて、コード信号CODE0~2を入力する。ロウデコーダXDECは、複数のメモリセルMCのロウアドレスの並びに対応している。図14は、アドレス変換回路AC2の構成を示している。アドレス変換回路AC2は、ロウアドレスシフト回路ASa、ASb、マルチプレクサMUX2を具備している。ロウアドレスシフト回路ASaは、アドレスADDi、jと複数パターンのコード信号CODE0~21、0、0、0、1、0、1、1、0とを入力し、アドレスADDi、jのロウアドレスRADiに対して1~3をインクリメントしたロウアドレスRai{RADi1、RADi2、RADi3}を生成して、マルチプレクサMUX2に出力する。ロウアドレスシフト回路ASbは、アドレスADDi、jと複数パターンのコード信号CODE0~20、0、1、1、0、1、0、1、1とを入力し、アドレスADDi、jのロウアドレスRADiに対して1~3をデクリメントしたロウアドレスRbi{RADi-1、RADi-2、RADi-3}を生成して、マルチプレクサMUX2に出力する。マルチプレクサMUX2は、アドレスADDi、jとロウアドレスRaiとロウアドレスRbiと複数パターンのコード信号CODE0~20、0、0、1、0、0、0、1、0、1、1、0、0、0、1、1、0、1、0、1、1とテストモード信号TESとを入力し、ロウアドレスRADi、カラムアドレスCADj、停止信号ST1を出力する。図15は、アドレス変換回路AC2の動作を示している。ここで、i、jを4とする。また、停止信号ST1のレベルは、テストモード信号TESのレベルに依存する。テストモード信号TESのレベルがロウレベルである場合、マルチプレクサMUX2は、アドレスADD4、4のロウアドレスRAD4、カラムアドレスCAD4をそれぞれロウデコーダXDEC、カラムデコーダYDECに出力し、停止信号ST1のレベルをロウレベルにする。テストモード信号TESのレベルがハイレベルであり、コード信号CODE0~2が1、0、0を表している場合、マルチプレクサMUX2は、ロウアドレスRa4ロウアドレスRAD5、アドレスADD4、4のカラムアドレスCAD4をそれぞれロウアドレスRAD5、カラムアドレスCAD4としてロウデコーダXDEC、カラムデコーダYDECに出力し、停止信号ST1のレベルをハイレベルにする。これは、処理1~3によりワード線WL4、WL5、WL4が選択される仕様であり、影響1、3への対策となる。また、処理1~3により複数のセンスアンプSA1~SAnが活性化されるため、影響2への対策となる。テストモード信号TESのレベルがハイレベルであり、コード信号CODE0~2が0、1、0を表している場合、マルチプレクサMUX2は、ロウアドレスRa4ロウアドレスRAD6、アドレスADD4、4のカラムアドレスCAD4をそれぞれロウアドレスRAD6、カラムアドレスCAD4としてロウデコーダXDEC、カラムデコーダYDECに出力し、停止信号ST1のレベルをハイレベルにする。これは、処理1~3によりワード線WL4、WL6、WL4が選択される仕様であり、影響1、3への対策となる。また、処理1~3により複数のセンスアンプSA1~SAnが活性化されるため、影響2への対策となる。テストモード信号TESのレベルがハイレベルであり、コード信号CODE0~2が1、1、0を表している場合、マルチプレクサMUX2は、ロウアドレスRa4ロウアドレスRAD7、アドレスADD4、4のカラムアドレスCAD4をそれぞれロウアドレスRAD7、カラムアドレスCAD4としてロウデコーダXDEC、カラムデコーダYDECに出力し、停止信号ST1のレベルをハイレベルにする。これは、処理1~3によりワード線WL4、WL7、WL4が選択される仕様後述の図18参照であり、影響1、3への対策となる。また、処理1~3により複数のセンスアンプSA1~SAnが活性化されるため、影響2への対策となる。テストモード信号TESのレベルがハイレベルであり、コード信号CODE0~2が0、0、1を表している場合、マルチプレクサMUX2は、ロウアドレスRb4ロウアドレスRAD3、アドレスADD4、4のカラムアドレスCAD4をそれぞれロウアドレスRAD3、カラムアドレスCAD4としてロウデコーダXDEC、カラムデコーダYDECに出力し、停止信号ST1のレベルをハイレベルにする。これは、処理1~3によりワード線WL4、WL3、WL4が選択される仕様であり、影響1、3への対策となる。また、処理1~3により複数のセンスアンプSA1~SAnが活性化されるため、影響2への対策となる。テストモード信号TESのレベルがハイレベルであり、コード信号CODE0~2が1、0、1を表している場合、マルチプレクサMUX2は、ロウアドレスRb4ロウアドレスRAD2、アドレスADD4、4のカラムアドレスCAD4をそれぞれロウアドレスRAD2、カラムアドレスCAD4としてロウデコーダXDEC、カラムデコーダYDECに出力し、停止信号ST1のレベルをハイレベルにする。これは、処理1~3によりワード線WL4、WL2、WL4が選択される仕様であり、影響1、3への対策となる。また、処理1~3により複数のセンスアンプSA1~SAnが活性化されるため、影響2への対策となる。テストモード信号TESのレベルがハイレベルであり、コード信号CODE0~2が0、1、1を表している場合、マルチプレクサMUX2は、ロウアドレスRb4ロウアドレスRAD1、アドレスADD4、4のカラムアドレスCAD4をそれぞれロウアドレスRAD1、カラムアドレスCAD4としてロウデコーダXDEC、カラムデコーダYDECに出力し、停止信号ST1のレベルをハイレベルにする。これは、処理1~3によりワード線WL4、WL1、WL4が選択される仕様であり、影響1、3への対策となる。また、処理1~3により複数のセンスアンプSA1~SAnが活性化されるため、影響2への対策となる。テストモード信号TESのレベルがハイレベルであり、コード信号CODE0~2が0、0、0を表している場合、マルチプレクサMUX2は、アドレスADD4、4のロウアドレスRAD4、カラムアドレスCAD4をそれぞれロウデコーダXDEC、カラムデコーダYDECに出力し、停止信号ST1のレベルをハイレベルにする。これは、処理1~3によりワード線WL4が3回連続で選択される仕様であり、影響4への対策となる。また、処理1~3により複数のセンスアンプSA1~SAnが活性化されるため、影響2への対策となる。図16、17は、ディスターブテストを実施するためにメモリセルアレイ20の複数のメモリセルMCに記憶されるデータを示している。ディスターブテストを実施したときにディスターブセルの影響によりテストセルのデータが破壊されていないかを確認するために、複数のメモリセルMCには、図16、17に示されるようなストライプデータが書き込まれる。テストセルのアドレスを、アドレスADD4、4とした場合、テストセルのデータは0である。そこで、図16に示されるように、ディスターブセルのアドレスが、ロウアドレスRb4ロウアドレスRAD1、カラムアドレスCAD4である場合、ディスターブセルのデータは1となる。同様に、図17に示されるように、ディスターブセルのアドレスが、ロウアドレスRa4ロウアドレスRAD7、カラムアドレスCAD4である場合、ディスターブセルのデータは1となる。図18は、本発明の第2実施形態による半導体記憶装置のテスト時の動作を示すタイミングチャートである。ここで、i、jを4とし、テストセルのアドレスをアドレスADD4、4であるものとする。また、コード信号CODE0~2は1、1、0を表し、ディスターブセルのアドレスが、ロウアドレスRa4ロウアドレスRAD7、カラムアドレスCAD4であるものとする。それ以外は第1実施形態におけるt0~t17と同じである。本実施形態では、コード信号CODE0~2が1、0、0を表し、ディスターブセルのアドレスが、ロウアドレスRa4ロウアドレスRAD5、カラムアドレスCAD4である場合、ロウアドレスRAD7をロウアドレスRAD5に置き換えればよい。コード信号CODE0~2が0、1、0を表し、ディスターブセルのアドレスが、ロウアドレスRa4ロウアドレスRAD6、カラムアドレスCAD4である場合、ロウアドレスRAD7をロウアドレスRAD6に置き換えればよい。コード信号CODE0~2が0、0、1を表し、ディスターブセルのアドレスが、ロウアドレスRb4ロウアドレスRAD3、カラムアドレスCAD4である場合、ロウアドレスRAD7をロウアドレスRAD3に置き換えればよい。コード信号CODE0~2が1、0、1を表し、ディスターブセルのアドレスが、ロウアドレスRb4ロウアドレスRAD2、カラムアドレスCAD4である場合、ロウアドレスRAD7をロウアドレスRAD2に置き換えればよい。コード信号CODE0~2が0、1、1を表し、ディスターブセルのアドレスが、ロウアドレスRb4ロウアドレスRAD1、カラムアドレスCAD4である場合、ロウアドレスRAD7をロウアドレスRAD1に置き換えればよい。コード信号CODE0~2が0、0、0を表し、ディスターブセルのアドレスが、アドレスADD4、4のロウアドレスRAD4、カラムアドレスCAD4である場合、ロウアドレスRAD7をロウアドレスRAD4に置き換えればよい。以上の説明により、本発明の第2実施形態による半導体記憶装置によれば、第1実施形態における第1~3の効果に加えて、複数のメモリセルMCのロウアドレスが1番目から最終番目まで順番に割り当てられていない場合でもディスターブテストを確実に実施することができる。