電源線に接続され、かつ前記電源線から供給された電流に応じて動作する複数の負荷回路と、一方の入力端から入力された基準電圧と、他方の入力端から入力された電源電圧とを比較した比較結果を出力する比較手段と、前記比較手段の比較結果に基づいて、外部の電源から前記負荷回路の前記電源線へ前記電流を供給するドライブ素子と、前記複数の負荷回路のうちのいずれか1つを選択する選択手段と、前記電源線における前記選択手段で選択された前記負荷回路が接続された位置に応じて予め定められた前記電源線における位置と、前記比較手段の他方の入力端とを接続する接続手段と、を備えた半導体装置。前記接続手段は、前記電源線と前記比較手段の入力端の他端との間に、ソース及びドレインが接続されたトランジスタである、請求項1に記載の半導体装置。前記トランジスタは、ゲートに前記選択手段の選択結果に応じた信号が入力される、請求項2に記載の半導体装置。前記トランジスタは、前記負荷回路毎に設けられている、請求項2または請求項3に記載の半導体装置。前記負荷回路は、前記電源線に供給された電流に応じて動作する複数の半導体記憶素子がアレイ状に配置されたメモリアレイである、請求項1から請求項4のいずれか1項に記載の半導体装置。しかしながら、上述した従来の半導体記憶装置100の内部電源112では、上述のフィードバック制御動作において、負荷容量CLの電荷が放出放電され、内部電源電圧VCIの電位が急激に変化した場合、PMOSトランジスタPは、即座にオン状態となる。その際、PMOSトランジスタPは、ノード130を介して、ノード134付加容量CLに電流を供給するが、寄生抵抗Rの存在により、ノード130は、ノード134の充電電位の上昇を待たずに、一端、基準電位基準電圧Vref近くまで上昇してしまう。その結果、比較器140は、充電完了間近の場合と同様の動作を行う。すなわち、比較器140が、ノード134の充電完了間近と誤判定してしまう。そのため、PMOSトランジスタPは電流供給能力の低い状態外部電源Vccから電源線130への電流供給量が低下した状態となる。電流供給能力の低い状態でPMOSトランジスタPが電源線130へ電流を供給するため、容量が他に比べて著しく大きいノード134の内部電源電圧VCIの電位が定常状態の電位に到達するのに時間を要する。図7に、Sub-Array0に電源線130により供給される内部電源電圧VCIの推移、及びSub-ArrayXに電源線130により供給される内部電源電圧VCIの推移を示す。このように、電源線130の遠端に位置する回路ここでは、Sub-ArrayXが所望の電圧を得るまでの遅延が大きく、すなわち、所望の電圧に充電されるまでに時間を要するため、負荷回路113が動作する際に、所望の電圧より低い電圧しか供給されないという問断が生じる場合があった。本発明は、上述した問題を解決するために提案されたものであり、適切に電源電圧を負荷回路に供給することができる、半導体装置を提供することを目的とする。上記目的を達成するために、請求項1に記載の半導体装置は、電源線に接続され、かつ前記電源線から供給された電流に応じて動作する複数の負荷回路と、一方の入力端から入力された基準電圧と、他方の入力端から入力された電源電圧とを比較した比較結果を出力する比較手段と、前記比較手段の比較結果に基づいて、外部の電源から前記負荷回路の前記電源線へ前記電流を供給するドライブ素子と、前記複数の負荷回路のうちのいずれか1つを選択する選択手段と、前記電源線における前記選択手段で選択された前記負荷回路が接続された位置に応じて予め定められた前記電源線における位置と、前記比較手段の他方の入力端とを接続する接続手段と、を備える。本発明によれば、適切に電源電圧を負荷回路に供給することができる、という効果を奏する。以下、図面を参照して本発明の実施の形態の半導体記憶装置について詳細に説明する。なお、本実施の形態では、半導体装置が、負荷回路としてメモリアレイを複数備えた半導体記憶装置である場合について詳細に説明する。本実施の形態の半導体記憶装置の概略構成の一例の概略構成図を図1に示す。また、本実施の形態の半導体記憶装置10における内部電源12の回路構成と負荷の一例の等価回路図を図2に示す。なお、図2では、簡略化のため、Sub-Arrayが4個X=3の場合の等価回路を示している。本実施の形態の半導体記憶装置10は、内部電源12と、カラムデコーダ16と、ロウデコーダ18と、電圧トランスファ20と、メモリアレイブロックであるM-Cellと、を備えて構成されている。メモリアレイブロックであるM-Cell以下、単にM-Cellというは、複数一例として、X1個のサブアレイSub-Array0~Xを備えて構成されている。以下、サブアレイSub-Arrayを単にSub-Arrayという。また、個別のSub-Arrayを言う場合には個々を示す0~Xの符号を付し、総称する場合は、単にSub-Arrayという。各Sub-Arrayは、複数一例としてY1個のメモリセルCell00~CellXYを備えて構成されている。カラムデコーダ16は、デコード信号B0~BY1を各々、MOSNMOSトランジスタM0~MY1のゲートに出力する。また、ロウデコーダ18は、デコード信号A0~AXを各々、各Sub-Arrayに出力する。カラムデコーダ16から出力されるデコード信号B0~BY1及びロウデコーダ18から出力されるデコード信号A0~AXに基づいて、内部電源12から内部電源電圧VCIが、選択的にCellCell00~CellXYのいずれかに供給される。内部電源12は、半導体記憶装置10の外部に備えられた外部電源図示省略から供給される外部電源電圧Vccと、接地電圧Vss図示省略との中間電圧レベルを出力する降圧電源である。内部電源12から出力される出力信号は、内部電源12の負荷回路となるM-Cellを動作させるための内部電源電圧VCIである。内部電源12は、図2に示すように、比較器40と、比較器40の比較結果である出力信号に基づいて、外部電源から電源線31へ電流を供給するドライブ素子であるPMOSチャネルトランジスタ以下、PMOSトランジスタPというと、を備えて構成されている。なお、図2では、内部電源12の負荷回路13としてのM-Cellの各Sub-Array毎の負荷容量を負荷容量CL0~CLX、各Sub-Array毎の電源線31に寄生する寄生抵抗を寄生抵抗R0~RXで表している。実際には、電源線31は、インダクタンスや容量成分等も含んでいるが、ここでは、本発明の主旨を明確にすると共に、説明を簡略化するために、負荷容量CL0~CLX、及び寄生抵抗R0~RXとして説明している。なお、これらの寄生抵抗R0~RXによる総抵抗は、従来の寄生抵抗R図6参照と等価である。比較器40は、基準電圧Vrefと、センスノード32の電位内部電源電圧VCIとを比較した比較結果を出力信号として出力する機能を有しており、一方の端子から基準電圧Vrefが入力され、他方の端子には、センスノード配線33のセンスノード32が接続され、内部電源電圧VCIが入力される。なお、本実施の形態では、具体的一例として、電源線31と略平行にセンスノード配線33が配線されている。比較器40の出力信号は、PMOSトランジスタPのゲートに入力される。比較器40及びPMOSトランジスタPにより、内部電源電圧VCIは、基準電圧Vrefと同電位になるようにフィードバック制御される詳細後述。本実施の形態の半導体記憶装置10は、ノード30とセンスノード32とを接続する機能を有する、電圧トランスファ20を備えている。電圧トランスファ20は、各Sub-Arrayに対応するNMOSトランジスタTR0~TRX以下、総称する場合は単にトランジスタTRというを備えて構成されている。トランジスタTRは、ソース及びドレインの一方が電源線31の各Sub-Arrayに応じた位置に接続されており、ソース及びドレインの他方がセンスノード配線33センスノード32に接続されている。また、トランジスタTRのゲートには、対応するSub-Arrayのデコード信号A0~AXが入力される。上述の本実施の形態の半導体記憶装置10の内部電源12の内部電源電圧VCIの出力動作について図3を参照して説明する。内部電源12はPMOSトランジスタP、比較器40、電源線31、及びセンスノード配線33により、フィードバックループが形成され、フィードバック制御が行われる。フィードバック制御動作は、以下のステップで行われる。なお、ここでは具体的一例として、Sub-Array0が選択された場合及びSub-ArrayXが選択された場合について説明する。定常状態における比較器40の出力信号は、一定レベルである。負荷容量CLの電荷のやりとり充放電がない定常状態においては、比較器40の出力信号はHレベル例えば、外部電源電圧Vccレベルとなっており、PMOSトランジスタPは、オフ状態となっている。当該定常状態からSub-Array0を選択する場合、まず、Sub-Array0を選択するために、ロウデコーダ18から、Hレベルのデコード信号A0が出力されると共に、Lレベルのデコード信号A1~AXが出力される。Sub-Array0が選択されると、当該Sub-Array0内の回路が動作することにより負荷容量CL0の容量電荷が放電されるため、ノード340の電位が低下する。この際、電圧トランスファ20では、トランジスタTR0は、オン状態になり、トランジスタTR1~TRXは、オフ状態になっている。トランジスタTR0がオン状態であるため、ノード340の電位は、トランジスタTR0を介してセンスノード配線33により、センスノード32を介して比較器40に入力される。比較器40は、電位が低下したセンスノード32の電位と基準電圧Vrefとを比較するため、出力信号のレベルを低下Lレベルさせる。出力信号のレベルの低下Lレベルになったことに応じて、PMOSトランジスタPがオン状態となり、外部電源Vcc図示省略から、電源線31負荷回路13へ電流が供給される。この際、寄生抵抗R0~RXにより、PMOSトランジスタPの近傍例えば、ノード30の電圧電位が急速に基準電圧Vrefに向かって上昇する。内部電源12に最近端であるノード340では、内部電源12からの距離が近いため配線インピーダンスである寄生抵抗R0が小さい。そのため、PMOSトランジスタPの駆動によって供給された電流により、即座に定常状態の電位基準電圧Vrefと同等の電位以上に充電される。これと同時に、Sub-Array0の電位は、トランジスタTR0、センスノード32を介して比較器40に入力される。比較器40は、電位が電位VCIzに回復された内部電源電圧VCIと基準電圧Vrefとを比較するため、出力信号のレベルを上昇Hレベルさせる。出力信号のレベルの上昇Hレベルになったことに応じて、PMOSトランジスタPが速やかにオフ状態となる図3、PMOS-cutoff:タイミングt1参照。これにより、外部電源Vccから電源電31負荷回路13への電流の供給が停止する。一方、Sub-ArrayXを選択する場合、まず、Sub-ArrayXを選択するために、ロウデコーダ18から、Hレベルのデコード信号AXが出力されると共に、Lレベルのデコード信号A0~AX-1が出力される。Sub-ArrayXが選択されると、当該Sub-ArrayX内の回路が動作することにより負荷容量CLXの容量電荷が放電されるため、ノード34Xの電位が低下する。この際、電圧トランスファ20では、トランジスタTRXは、オン状態になり、トランジスタTR0~TRX-1は、オフ状態になっている。トランジスタTRXがオン状態であるため、ノード34Xの電位は、トランジスタTRXを介してセンスノード配線33により、センスノード32を介して比較器40に入力される。比較器40は、電位が低下したセンスノード32の電位と基準電圧Vrefとを比較するため、出力信号のレベルを低下Lレベルさせる。出力信号のレベルの低下Lレベルになったことに応じて、PMOSトランジスタPがオン状態となり、外部電源Vccから、電源電31負荷回路13へ電流が供給される。この際、寄生抵抗R0~RXにより、PMOSトランジスタPの近傍例えば、ノード30の電圧電位が急速に基準電圧Vrefに向かって上昇する。このようにPMOSトランジスタPの近傍の電圧が急速に上昇するが、電圧トランスファ20のトランジスタTRXのみがオン状態であり、ノード32には、選択されたSub-ArrayXノード34Xが接続されているため、比較器40にセンスノード配線33により入力される内部電源電圧VCIの電位は、急速に上昇することがない。従って、比較器40の状態出力信号のレベルは、変化しない。比較器40の出力信号のレベルが変化しないため、PMOSトランジスタPはオン状態のままであり、外部電源Vccから電流が供給され続け、Sub-ArrayX負荷容量CLXの電位が基準電圧Vrefに到達すると、センスノード32を介して、比較器40に入力される内部電源電圧VCIの電位が基準電圧Vrefとなるため、比較器40は、出力信号のレベルを上昇Hレベルさせる。出力信号のレベルの上昇Hレベルになったことに応じて、PMOSトランジスタPがオフ状態となる図3、PMOS-cutoff:タイミングt2参照。これにより、外部電源Vccから電源電31負荷回路13への電流の供給が停止する。なお、Sub-ArrayXのように末端近傍のSub-Arrayでは、末端であるノード34Xの電圧が上昇し始めてから比較器40が反応し、負荷回路13への電流供給を減らし始め、末端であるノード34Xの電圧が基準電圧Vrefに到達した時点で電流供給を停止する。末端ノード34Xから比較器40の入力端まで距離があるため、遅延が生じ、負荷回路13の電位の最終到達点定常状態の電位は、基準電圧Vrefよりもやや高い値となる図3参照。以上説明したように、本実施の形態の半導体記憶装置10では、電圧トランスファ20及びセンスノード配線33が設けられており、電圧トランスファ20は、各Sub-Arrayに応じて設けられたNMOSトランジスタTRにより、ノード32とノード30との間が接続される。電圧トランスファ20のトランジスタTRは、ソース及びドレインの一方が電源線31の各Sub-Arrayに応じた位置に接続されており、ソース及びドレインの他方がセンスノード配線33に接続されている。また、トランジスタTRのゲートには、対応するSub-Arrayのデコード信号A0~AXが入力される。本実施の形態の半導体記憶装置10では、負荷回路13M-Cell、Sub-Arrayが大きな電荷を放出し、大きな電流を消費し、PMOSトランジスタPが即座にオン状態になり、外部電源Vccから電源線31ノード30に急激な電流供給が生じ、PMOSトランジスタPの近傍ノード30の電位が上昇した場合であっても、比較器40に入力される内部電源電圧VCIの電位に大きな変動が生じない。従って、比較器40は、従来の半導体記憶装置100図5~7参照のように、ノード34の充電完了間近と誤判定してしまうことがなく、PMOSトランジスタPの電流供給能力を低下させることがなく、充電完了前に電流供給が停止擦るような不具合を防止できる。また、電圧トランスファ20が選択されたSub-Arrayに応じてノード30ノード34とセンスノード32とを接続するため、電源線31に寄生するインピーダンス寄生容量Rの影響位置依存を低減することができる。なお、本実施の形態で説明した、半導体記憶装置10やM-Cell、Sub-Arrayの構成等は一例であり、本発明の主旨を逸脱しない範囲内において状況に応じて変更されることは言うまでもない。なお、本実施の形態では、電圧トランスファ20のトランジスタTRのゲートには、18のデコード信号A0~AXがそれぞれ入力されるようになっているがこれに限らず、トランジスタTRをオン、オフさせるための制御信号を出力する制御回路を別途設け、当該制御回路から出力された制御信号が各ゲートに入力されるように構成してもよい。また、本実施の形態では、電圧トランスファ20は、Sub-Array毎にトランジスタTRを備えるように構成しているがこれに限らない。例えば、図4に等価回路図を示したように、1つおきSub-Array2個に対して1つに設けるようにしてもよいし、電源線31の配線容量寄生容量CLに応じて定める等、特にその数は限定されるものではない。なお、図4に示した場合では、例えば、Sub-Array1が選択された場合は、トランジスタTR0またはTR2のいずれかがオン状態になればよい。このように、Sub-Array毎にトランジスタTRが設けられていない場合は、上述のように制御回路を別途設け、予め定められたトランジスタTRがオンするようにゲートに制御信号を入力させるようにすればよい。また、本実施の形態では、Cellを選択するための素子として、カラムデコーダからの出力がゲートに入力されるNMOSトランジスタM0~MY1を用いているがこれに限らず、例えばPMOSトランジスタとしてもよい。また、電圧トランスファ20のトランジスタTRも同様に、PMOSトランジスタとしてもよい。また、内部電源12は、図2に示した構成に限らず、少なくとも、外部電源Vccから電源線31へ電流を供給するためのドライブ素子例えば、本実施の形態のようにPMOSトランジスタと、入力された二つの電圧の差分に応じて出力信号が変化する比較器40と、を備えており、内部電源電圧VCIをフィードバック制御する構成であればよい。例えば、トランジスタ等の製造バラツキを調整するための可変抵抗をドライブ素子の出力側に備えるようにしてもよい。このような可変抵抗は、ウエハプロセスの終了後に例えば、ヒューズ等で調整が可能なエレメントであるため、出力電圧内部電源電圧VCIの製造バラツキを強制することができる。また、このような内部電源12の場合には、入力端入力ノードと出力端出力ノードとを様々な方法で分離することができる。例えば、相似形の内部電源回路を複数用意して、一方を入力用、他方を出力用としてもよい。また例えば、内部電源回路の入出力ノードを能動素子であるPMOSトランジスタと受動素子である可変抵抗との接続部分で分離するようにしてもよい。また例えば、1つの内部電源回路を入力用に備え、その出力をドライブ素子のゲートに入力させるようにしてもよい。この場合、ドライブ素子をPMOSトランジスタとすると、ソースは外部電源電圧Vccに接続され、ドレインが出力ノードとなる。また、本実施の形態では負荷回路13として複数のSub-Arrayを備えたM-Cellである場合について説明したがこれに限らず、その他の負荷回路であってもよい。