"制御回路によりスイッチング素子のスイッチング動作を制御し、入力電圧を所望する出力電圧に変換するスイッチング電源装置であって、前記入力電圧を検出し、該入力電圧の大きさを示す入力電圧デジタル信号を生成する入力電圧検出部と、前記入力電圧デジタル信号を第1および第2の電圧検出レベルデータとデジタル比較してその比較結果を出力する電圧レベル比較部と、を有する低電圧誤動作防止回路を備え、前記入力電圧デジタル信号の示す入力電圧の大きさが前記第1および第2の電圧検出レベルデータの示す電圧の大きさより小さい場合は前記スイッチング動作を禁止し、前記入力電圧デジタル信号の示す入力電圧の大きさが前記第1および第2の電圧レベルデータの示す電圧の大きさより大きい場合は前記スイッチング動作を許可することを特徴とするスイッチング電源装置。前記入力電圧検出部は、前記入力電圧と接地電圧との間に設けられた可変抵抗回路と抵抗素子を有し前記入力電圧の分圧電圧を出力する抵抗アレイ部と、第1および第2の基準電圧を出力する基準電圧源と前記入力電圧の分圧電圧を前記第1の基準電圧と比較して第1の比較信号を出力する第1の比較回路と、前記入力電圧の分圧電圧を前記第2の基準電圧と比較して第2の比較信号を出力する第2の比較回路と、前記第1および第2の比較信号に基づいて前記入力電圧の分圧電圧の分圧比を制御して前記入力電圧の分圧電圧が前記第1および第2の基準電圧の間にあるようになし、そのときの分圧比に基づいて前記入力電圧デジタル信号を生成する入力電圧制御回路と、を備えたことを特徴とする請求項1記載のスイッチング電源装置。前記電圧レベル比較部は、前記第1の電圧検出レベルデータを格納しておく第1のレジスタ回路と、前記第2の電圧検出レベルデータを格納しておく第2のレジスタ回路と、前記入力電圧デジタル信号を前記第1の電圧検出レベルデータとデジタル比較する第1の比較器と、前記入力電圧デジタル信号を前記第2の電圧検出レベルデータとデジタル比較する第2の比較器と、該第1および第2の比較器の出力レベルにより前記入力電圧の電圧レベルを判定して前記スイッチング動作の禁止および許可信号の一方を生成する判定回路と、を有するデジタル比較回路と、を備えたことを特徴とする請求項1記載のスイッチング電源装置。前記入力電圧検出部は、さらにタイマー回路を備え、該タイマー回路で設定される検出周期により、入力電圧の検出動作を行うことを特徴とする請求項2記載のスイッチング電源装置。前記抵抗アレイ部は、それぞれが重み付けされた抵抗値を有する抵抗素子とスイッチ回路とが並列に接続された並列回路が複数直列接続されて構成される第1および第2の可変抵抗回路と抵抗素子との直列回路を有し、前記入力電圧制御回路は、前記第1および第2の比較信号に基づき前記スイッチ回路のオンオフを制御して前記入力電圧の分圧電圧のための分圧比を調整し、前記入力電圧の分圧電圧が前記第1および第2の基準電圧の間になったときの各スイッチ回路のオンオフ状態に基づいて前記入力電圧デジタル信号を決定することを特徴とする請求項2記載のスイッチング電源装置。前記第1の可変抵抗回路のスイッチ回路とこのスイッチ回路に対応する前記第2の可変抵抗回路のスイッチ回路は、前記入力電圧デジタル信号によりオンオフが相補的に制御されることを特徴とする請求項5に記載のスイッチング電源装置。前記抵抗アレイ部にさらにスイッチ素子が直列に接続され、該スイッチ素子は、前記入力電圧制御回路の出力信号によりオンオフが制御され、入力電圧の検出動作が終了すると前記スイッチ素子は前記出力信号によりオフとなり、前記抵抗アレイ部の電流が遮断されることを特徴とする請求項2記載のスイッチング電源装置。上述した従来のUVLO回路を備えたスイッチング電源装置には、以下のような問題点があった。スイッチング電源装置のスイッチング動作は、UVLO回路の基準電圧Vrefと、直列に接続された抵抗からなる電圧分割回路の分圧電圧Vfbとの比較結果により制御されている。このため、スイッチング電源装置のさまざまな用途に合わせてUVLO回路のしきい値電圧やヒステリシス特性を設定する場合は、予め複数の基準電圧源や抵抗分割回路をUVLO回路に内蔵しておき、所望するしきい値電圧やヒステリシス特性に合わせた基準電圧源と抵抗分割回路の組合せを与えるために選択して使用するか、あるいは、所望するしきい値電圧やヒステリシス特性のUVLO回路を内蔵したスイッチング電源装置を用途毎に準備する必要があり、使用上の自由度が非常に悪いという問題点がある。また、スイッチング素子や抵抗素子の製造バラツキにより、UVLO回路のしきい値電圧やヒステリシス特性が左右されるという問題点がある。更に、入力電源端子VinとGND間には電圧分割回路を介して常時電流が流れるため、消費電力が増加するという問題点もある。本発明は、上述した問題に鑑みてなされたものであり、その達成しようとする目的は、上記問題を解決し入力電圧をデジタル信号として検出し、基準電圧およびヒステリシス特性をデジタルデータで設定してデジタル比較することを実現したUVLO回路を内蔵することにより、所望するUVLO回路のしきい値電圧やヒステリシス特性に変更調整が容易で低消費電力のスイッチング電源装置を提供することである。上記目的を達成するために、本発明のスイッチング電源装置は、制御回路によりスイッチング素子のスイッチング動作を制御し、入力電圧を所望する出力電圧に変換するスイッチング電源装置であって、前記入力電圧を検出し、該入力電圧の大きさを示す入力電圧デジタル信号を生成する入力電圧検出部と、前記入力電圧デジタル信号を第1および第2の電圧検出レベルデータとデジタル比較してその比較結果を出力する電圧レベル比較部と、を有する低電圧誤動作防止回路を備え、前記入力電圧デジタル信号の示す入力電圧の大きさが前記第1および第2の電圧検出レベルデータの示す電圧の大きさより小さい場合は前記スイッチング動作を禁止し、前記入力電圧デジタル信号の示す入力電圧の大きさが前記第1および第2の電圧レベルデータの示す電圧の大きさより大きい場合は前記スイッチング動作を許可することを特徴とする。また、本発明のスイッチング電源装置は、前記入力電圧検出部は、前記入力電圧と接地電圧との間に設けられた可変抵抗回路と抵抗素子を有し前記入力電圧の分圧電圧を出力する抵抗アレイ部と、第1および第2の基準電圧を出力する基準電圧源と前記入力電圧の分圧電圧を前記第1の基準電圧と比較して第1の比較信号を出力する第1の比較回路と、前記入力電圧の分圧電圧を前記第2の基準電圧と比較して第2の比較信号を出力する第2の比較回路と、前記第1および第2の比較信号に基づいて前記入力電圧の分圧電圧の分圧比を制御して前記入力電圧の分圧電圧が前記第1および第2の基準電圧の間にあるようになし、そのときの分圧比に基づいて前記入力電圧デジタル信号を生成する入力電圧制御回路と、を備えたことを特徴とする。また、本発明のスイッチング電源装置は、前記電圧レベル比較部は、前記第1の電圧検出レベルデータを格納しておく第1のレジスタ回路と、前記第2の電圧検出レベルデータを格納しておく第2のレジスタ回路と、前記入力電圧デジタル信号を前記第1の電圧検出レベルデータとデジタル比較する第1の比較器と、前記入力電圧デジタル信号を前記第2の電圧検出レベルデータとデジタル比較する第2の比較器と、該第1および第2の比較器の出力レベルにより前記入力電圧の電圧レベルを判定して前記スイッチング動作の禁止および許可信号の一方を生成する判定回路と、を有するデジタル比較回路と、を備えたことを特徴とする。また、本発明のスイッチング電源装置は、前記入力電圧検出部は、さらにタイマー回路を備え、該タイマー回路で設定される検出周期により、入力電圧の検出動作を行うことを特徴とする。また、本発明のスイッチング電源装置は、前記抵抗アレイ部は、それぞれが重み付けされた抵抗値を有する抵抗素子とスイッチ回路とが並列に接続された並列回路が複数直列接続されて構成される第1および第2の可変抵抗回路と抵抗素子との直列回路を有し、前記入力電圧制御回路は、前記第1および第2の比較信号に基づき前記スイッチ回路のオンオフを制御して前記入力電圧の分圧電圧のための分圧比を調整し、前記入力電圧の分圧電圧が前記第1および第2の基準電圧の間になったときの各スイッチ回路のオンオフ状態に基づいて前記入力電圧デジタル信号を決定することを特徴とする。また、本発明のスイッチング電源装置は、前記第1の可変抵抗回路のスイッチ回路とこのスイッチ回路に対応する前記第2の可変抵抗回路のスイッチ回路は、前記入力電圧デジタル信号によりオンオフが相補的に制御されることを特徴とする。また、本発明のスイッチング電源装置は、前記抵抗アレイ部にさらにスイッチ素子が直列に接続され、該スイッチ素子は、前記入力電圧制御回路の出力信号によりオンオフが制御され、入力電圧の検出動作が終了すると前記スイッチ素子は前記出力信号によりオフとなり、前記抵抗アレイ部の電流が遮断されることを特徴とする。本発明に係るUVLO回路を備えたスイッチング電源装置は、UVLO回路を入力電圧をデジタル信号として検出し、2つのレジスタにそれぞれ格納された2つの電圧検出レベルデータとデジタル比較回路で比較する回路として実現する。これにより、UVLO回路のしきい値電圧やヒステリシス特性を容易に変更したりや調整したりすることが可能となる。また、UVLO回路の入力電圧検出動作時以外は、抵抗アレイ部の電流経路を遮断することにより、このスイッチング電源装置は、低消費電力化を実現するという効果も奏する。以下、本発明の実施形態に係るUVLO回路を備えたスイッチング電源装置の実施例について、図面を参照しながら説明する。図1は、本発明に係るUVLO回路を備えたスイッチング電源装置の構成例を示すブロック図である。図10に示す従来のUVLO回路を内蔵したスイッチング電源装置の構成例と同じ部位には同じ符号を付して、詳細な説明は省略する。図1に示すスイッチング電源装置は、UVLO回路1と、AND回路2と、制御回路3と、出力回路4と、平滑回路5と、負荷回路6と、から構成されている。図1に示す構成において、UVLO回路1は、入力電圧検出部10と、電圧レベル比較部20と、を備えている。UVLO回路1は、入力電圧検出部10で、入力電圧Vinを検出し検出した入力電圧Vinを電圧レベル比較部20で基準電圧と比較してスイッチング動作の許可あるいは禁止を指示する信号UVLOoutを出力する。この信号UVLOoutは、外部制御信号EnableとともにAND回路2に入力され、その出力信号で制御回路3のスイッチング動作を制御する。制御回路3は、一対のPMOSスイッチング素子QPとNMOSスイッチング素子QNからなる出力回路4のオンオフ動作を制御し、インダクタLとコンデンサCからなる平滑回路5を介して、入力電圧Vinを所望する出力電圧Voutへ変換し負荷回路6を駆動する。図2は、本発明に係るUVLO回路1の回路構成例を示すブロック図である。図2において、入力電圧検出部10は、入力電源端子VinとGND間に直列接続される抵抗アレイ部17とNMOSスイッチング素子QSと、2つの基準電源Vref1,Vref2と、2つの比較器11,12と、入力電圧制御回路13と、タイマー回路14と、を備えている。また、電圧レベル比較部20は、Hiレジスタ21と、Loレジスタ22と、デジタル比較回路23と、を備えている。ここで、図2に示す入力電圧検出部10の動作について説明する。入力電圧Vinは、抵抗アレイ部17で抵抗分割され、抵抗アレイ部17より分圧電圧Vxが出力される。比較器11は、分圧電圧Vxを基準電圧Vref1と比較して比較信号aを出力し、比較器12は、分圧電圧Vxを基準電圧Vref2と比較して比較信号bを出力する。入力電圧制御回路13は、比較信号a,bに基づき、2進の入力電圧デジタル信号Vin<m:0>ここで、m:0は、2m~20を示す。を出力して抵抗アレイ部17の抵抗値の分割を制御し、入力電圧Vinの分圧電圧Vxが基準電圧Vref1と基準電圧Vref2の間の電圧となるようにする。このときの2進のデジタル信号を、入力電圧デジタル信号Vin<m:0>として出力する。また、タイマー回路14は、入力電圧Vinの検出動作と検出動作の停止を制御する周期信号Timeupを出力し、入力電圧制御回路13は、周期信号Timeupに基づき、NMOSスイッチング素子QSのオンオフを制御するゲート信号Ngを出力する。入力電圧Vinの検出動作時は、ゲート信号NgをHiハイレベルにしてNMOSスイッチング素子QSをオンさせ抵抗アレイ部17を通電して分圧電圧Vxを生成する。一方、入力電圧Vinの検出動作の停止時は、ゲート信号NgをLoローレベルにしてNMOSスイッチング素子QSをオフさせ抵抗アレイ部17の電流を遮断し低消費電力を実現する。図3は、本発明に係る入力電圧検出部10を構成する抵抗アレイ部17の回路構成の例を示す回路図である。図3Aに示す抵抗アレイ部17は、接続端子VpとVnとの間に可変抵抗回路R2と可変抵抗回路R1と抵抗素子R0とが直列接続され、可変抵抗回路R2と可変抵抗回路R1との接続点から分圧電圧Vxが出力される。図3Aにおいて、抵抗アレイ部17から出力される分圧電圧Vxは、1式で表されるスイッチング素子NMOSQSのオン抵抗値は無視できるものとする。また、抵抗とその抵抗値に同じ符号を付した。1式より、入力電圧Vinは、2式のように表される。2式より、分圧電圧Vxと抵抗値R0を固定値とすると、可変抵抗値R1とR2を制御することで、入力電圧Vinを求めることが可能となる。図3Bに、抵抗アレイ部17の詳細な回路構成例を示す。図3Bに示す抵抗アレイ部17は、接続端子VpとVnとの間に可変抵抗回路R2と可変抵抗回路R1と抵抗素子R0とが直列接続されて構成される。抵抗素子R0の抵抗値をrとすると、可変抵抗回路R2および可変抵抗回路R1は、それぞれ抵抗値rが2の累乗で重み付けされた抵抗値r,2r~2mrを有する複数の抵抗素子r,2r~2mrが直列接続され、その各々にスイッチ回路、例えば、PMOSのような半導体スイッチング素子が並列に接続されて構成される。可変抵抗回路R2のスイッチ回路s20~s2mのオンオフは、入力電圧制御回路13から出力される2進の入力電圧デジタル信号Vin<m:0>で制御される。一方、可変抵抗回路R1の各スイッチ回路s10~s1mのオンオフは、入力電圧制御回路13から出力される2進の入力電圧デジタル信号Vin<m:0>をインバータINV0~INVmでそれぞれ反転した信号で制御される。すなわち、可変抵抗回路R2においてある抵抗値に重み付けされた抵抗素子に並列に接続されたスイッチ回路のオンオフと、可変抵抗回路R1において同じ抵抗値に重み付けされた抵抗素子に並列に接続されたスイッチ回路のオンオフとは、相補的に制御される一方がオンの場合は、他方はオフとなる。スイッチ回路がオンすると抵抗素子は短絡状態となり半導体スイッチング素子のオン抵抗値は無視できるものとする。、スイッチ回路がオフすると重み付けされた抵抗値となる。すなわち、可変抵抗回路R2および可変抵抗回路R1の各スイッチ回路のオン状態とオフ状態とを組み合わせることにより、抵抗アレイ部17の抵抗値を変化させることを制御することが可能となる。次に、図4を用いて抵抗アレイ部17の動作原理を説明する。図4は、入力電圧デジタル信号Vin<m:0>が4bitの入力電圧デジタル信号Vin<3:0>m=3であって、4本のデジタル信号線で与えられる場合の抵抗アレイ部17の構成例を示す回路図である。入力電圧デジタル信号Vin<m:0>が4bitの信号である場合、可変抵抗回路R2を構成する重み付けされた抵抗素子の各抵抗値はそれぞれ8r=23r,4r=22r,2r=21r,r=20rである。可変抵抗回路R1を構成する重み付けされた抵抗素子の各抵抗値も可変抵抗回路R2のものと同様に8r=23r,4r=22r,2r=21r,r=20rとなる。4bitの入力電圧デジタル信号Vin<3:0>の4本のデジタル信号線は、可変抵抗回路R2の各スイッチ回路s23~s20に接続され、またインバータINV3~INV0を介して可変抵抗回路R1の各スイッチ回路s13~s10に接続される。すなわち、可変抵抗回路R2の各スイッチ回路s23s22s21s20は、入力電圧デジタル信号Vin<3>,Vin<2>,Vin<1>,Vin<0>で制御され、可変抵抗回路R1の各スイッチ回路s13s12s11s10は、入力電圧デジタル信号Vin<3>,Vin<2>,Vin<1>,Vin<0>をインバータINV3,INV2,INV1,INV0で反転された信号により制御される。ここで、入力電圧デジタル信号Vin<m:0>がVin<m:0>=0Loレベルの状態でスイッチ回路はオン状態、入力電圧デジタル信号Vin<m:0>がVin<m:0>=1Hiレベル状態でスイッチ回路はオフ状態とする。例えば、入力電圧デジタル信号Vin<m:0>がVin<3:0>=1000の場合、可変抵抗回路R2の重み付けされた抵抗素子8r,4r,2r,rの各スイッチ回路の状態は、s23:オフ、s22:オン、s21:オン、s20:オンとなり、可変抵抗回路R2の抵抗値は8rとなる。一方、可変抵抗回路R1の重み付けされた抵抗素子8r,4r,2r,rの各スイッチ回路の状態は、s13:オン、s12:オフ、s11:オフ、s10:オフとなり、可変抵抗回路R1の抵抗値は7rとなる。従って、分圧電圧Vxおよび入力電圧Vinは、3式および4式のようになる。同様に、入力電圧デジタル信号Vin<m:0>がVin<3:0>=1001の場合、可変抵抗回路R2の重み付けされた抵抗素子8r,4r,2r,rの各スイッチ回路の状態は、s23:オフ、s22:オン、s21:オン、s20:オフとなり、可変抵抗回路R2の抵抗値は9rとなる。一方、可変抵抗回路R1の重み付けされた抵抗素子8r,4r,2r,rの各スイッチ回路の状態は、s13:オン、s12:オフ、s11:オフ、s10:オンとなり、可変抵抗回路R1の抵抗値は6rとなる。従って、分圧電圧Vxおよび入力電圧Vinは、5式および6式のようになる。以上説明したように、分圧電圧Vxの値と抵抗素子R0の抵抗値を固定値とすると、可変抵抗回路R1とR2の抵抗値を制御することで、入力電圧Vinを求めることが可能となる。すなわち、分圧電圧Vxと抵抗素子R0の抵抗値を固定して、分圧電圧Vxを基準電圧Vref2<分圧電圧Vx<基準電圧Vref1となるように可変抵抗回路R1および可変抵抗回路R2の抵抗値を2進のデジタル信号で制御し、その2進のデジタル信号のデジタル値を入力電圧デジタル信号Vin<m:0>とすることにより、入力電圧Vinを入力電圧デジタル信号Vin<m:0>に変換することが可能となる。次に、図5に、本発明に係る入力電圧検出部10における入力電圧制御回路13の動作を説明する状態遷移図を示す。まず、外部制御信号EnableのレベルがLoレベルの場合は、入力電圧制御回路13の状態はStandby状態となり、入力電圧デジタル信号Vin<m:0>の値は初期値0に、ゲート信号NgのレベルはLoレベルに設定される。入力電圧制御回路13がStandbyの状態において、外部制御信号EnableのレベルがHiレベルになると、入力電圧制御回路13の状態はState1の状態に移行し、ゲート信号NgのレベルはHiレベルとなり、入力電圧Vinの検出動作が開始され、分圧電圧Vxは1式で決まる電圧で出力される。入力電圧制御回路13がState1の状態の時、入力電圧制御回路13は比較信号aのレベルおよび比較信号bのレベルを検出し、検出したレベルに応じてDecrementまたはHoldまたはIncrementのいずれかの状態に移行する。なお、入力電圧デジタル信号Vin<m:0>の初期値は0に設定されているため、初めてState1に移行した場合は、比較信号aのレベルおよび比較信号bのレベルは共にHiレベルになっており分圧電圧Vx>基準電圧Vref1、分圧電圧Vx>基準電圧Vref2、Increment状態に移行する。次に、例としてState1の状態において、比較信号aのレベルでLoレベル、比較信号bのレベルでLoレベルの場合分圧電圧Vx<基準電圧Vref1、分圧電圧Vx<基準電圧Vref2、入力電圧制御回路13の状態はDecrement状態に移行し、入力電圧デジタル信号Vin<m:0>をデクリメントVin<m:0>-1する動作を繰り返す。そして、比較信号aのレベルがLoレベル、比較信号bのレベルがHiレベル基準電圧Vref2<分圧電圧Vx<基準電圧Vref1となった時点で状態はHold状態に移行し、入力電圧デジタル信号Vin<m:0>を保持する。Hold状態では、ゲート信号NgのレベルはLoレベルとなり、入力電圧Vinの検出動作は停止し、入力電源端子VinとGND端子間に流れる電流は遮断され低電力消費状態となる。また、State1の状態において、比較信号aのレベルがHiレベル、比較信号bのレベルがHiレベルの場合基準電圧Vref1<分圧電圧Vx、基準電圧Vref2<分圧電圧Vx、入力電圧制御回路13の状態はIncrement状態に移行し、入力電圧デジタル信号Vin<m:0>をインクリメントVin<m:0>1する動作を繰り返す。そして、Decrement状態と同様に、比較信号aのレベルがLoレベル、比較信号bのレベルがHiレベル基準電圧Vref2<分圧電圧Vx<基準電圧Vref1となった時点で状態はHold状態に移行し、入力電圧デジタル信号Vin<m:0>が保持される。また、State1の状態において、比較信号aのレベルがLoレベル、比較信号bのレベルがHiレベルの場合基準電圧Vref2<分圧電圧Vx<基準電圧Vref1、入力電圧制御回路13の状態は直接Hold状態に移行し、その時の入力電圧デジタル信号Vin<m:0>を保持する。タイマー回路14からの周期信号TimeupのレベルがHiレベルとなると、入力電圧制御回路13の状態はHold状態から再度State1の状態に強制的に移行され、入力電圧Vinの検出動作が再開される。これにより、スイッチング電源装置が動作している間、入力電圧Vinを周期的に検出することが可能となる。たとえば、周期信号Timeupの周期をスイッチング周期Tと一致させる場合は、パルスバイパルス方式で入力電圧Vinを検出することが可能となる。また、外部制御信号Enableをスイッチング電源装置のイネーブル信号もしくはリセット信号と共通の信号として用い、スイッチング電源装置の起動時に最初の入力電圧Vinの検出動作を行い、定常動作中は周期信号Timeupで決まる周期毎に検出動作を行うことが可能となる。次に、入力電圧検出部10の動作を具体例で説明する。例えば、入力電圧Vin=6V、基準電圧Vref1=1.01V、基準電圧Vref2=0.99V、抵抗アレイ部17の抵抗素子R0の抵抗rΩとし、スイッチング電源の外部制御信号Loレベルがアクティブと入力電圧検出部10の外部制御信号Enableを共通にした場合、外部制御信号EnableのレベルがLoレベルの間、入力電圧制御回路13はStandby状態となり、入力電圧デジタル信号Vin<m:0>は初期値0にセットされる。可変抵抗回路R2の各スイッチ回路は、デジタル信号が0Loレベルでオン、デジタル信号が1Hiレベルでオフになるとすると、0にセットされた入力電圧デジタル信号Vin<m:0>によりすべてのスイッチ回路がオンとなるため、可変抵抗回路R2の抵抗は0Ωとなる。次に、外部制御信号EnableのレベルがHiレベルになると、入力電圧制御回路13の状態はState1の状態に移行する。この時、可変抵抗回路R2の抵抗は0Ωなので、分圧電圧VxはVx=入力電圧Vin=6Vとなる。すなわち、分圧電圧Vxと基準電圧Vref1,Vref2との関係は、基準電圧Vref1<分圧電圧Vx、基準電圧Vref2<分圧電圧Vxであるため、比較信号a,bのレベルは共にHiレベルとなり、入力電圧制御回路13の状態はIncrement状態へ移行し、入力電圧デジタル信号Vin<m:0>をインクリメントする。入力電圧デジタル信号Vin<m:0>がインクリメントされると、可変抵抗回路R2の抵抗値は増加し可変抵抗回路R1の抵抗値は低下するため、分圧電圧Vxは低下する。入力電圧制御回路13は、インクリメント動作を繰り返し、分圧電圧Vxと基準電圧Vref1,Vref2との関係が、基準電圧Vref2=0.99V<分圧電圧Vx<基準電圧Vref1=1.01Vとなった時点でHold状態へ移行する。この時の可変抵抗回路R2の各スイッチ回路をオンオフ制御するデジタル信号が、入力電圧Vinに対応する入力電圧デジタル信号Vin<m:0>となる。なお、入力電圧検出部10の状態は、周期的に変化する周期信号TimeupのレベルがHiレベルとなると、入力電圧デジタル信号Vin<m:0>を保持した状態で、入力電圧制御回路13の状態はState1に移行し、上述と同じ動作を行い入力電圧Vinの検出動作を繰り返す。ここで、本発明に係る入力電圧検出部10の分解能Vrsは、入力電圧Vinの最大値および入力電圧デジタル信号Vin<m:0>のbit数で決まる。例えば、入力電圧Vinの最大値Vinmaxを12V、ビット数を8bitとすると、分解能Vrsは7式のようになる。すなわち、入力電圧デジタル信号Vin<m:0>が1LSBLeastSignificantBit変化した場合、分圧電圧Vxの変化幅は46.9mVとなる。また、基準電圧Vref1と基準電圧Vref2は、次の8式を満足するように設定しなければならない。すなわち、入力電圧検出部10の検出動作においては、分圧電圧Vxと基準電圧Vref1,Vref2との間の関係が、基準電圧Vref2<分圧電圧Vx<基準電圧Vref1となるように抵抗アレイ部17の抵抗値をインクリメントあるいはデクリメント動作を行う。本発明に係る入力電圧検出部の基準電圧と分解能との関係を示す図である図6に示すように、基準電圧Vref1と基準電圧Vref2の間に段階的に変化する分圧電圧Vxが取り得る電圧値の最低1つが存在する必要がある。例えば、入力電圧の最大値Vinmaxを12V、分圧電圧Vxを1V、ビット数を8bitとすると、7式より分解能Vrsは46.9mVとなる。そして、基準電圧Vref1と基準電圧Vref2は、8式を満たすために、例えばVref1=1.03V、Vref2=0.97Vのように設定することができる。次に、図2に示した本発明に係るUVLO回路1の電圧レベル比較部20の回路構成例のブロック図を図7に示す。図7に示す電圧レベル比較部20は、入力電圧Vinの上昇時の電圧検出レベルを設定するための2進のHiレジスタデータUVLO_Hi<m:0>を格納するHiレジスタ21と、入力電圧Vinの下降時の電圧検出レベルを設定するための2進のLoレジスタデータUVLO_Lo<m:0>を格納するLoレジスタ22と、デジタル比較回路23と、を備えている。デジタル比較回路23は、入力電圧検出部10の出力信号となる入力電圧デジタル信号Vin<m:0>とHiレジスタデータUVLO_Hi<m:0>とをデジタル比較して比較結果を出力信号Comp1_outとして出力する比較回路24と、入力電圧デジタル信号Vin<m:0>とLoレジスタデータUVLO_Lo<m:0>とをデジタル比較し比較結果を出力信号Comp2_outとして出力する比較回路25と、比較結果である出力信号Comp1_outおよびComp2_outに基づき入力電圧Vinの電圧レベルを判定し、判定結果を出力信号UVLOoutとして出力する判定回路26を備える。ここで、比較回路24は、UVLO_Hi<m:0>≦Vin<m:0>の状態にある場合は出力信号Comp1_outとしてHiレベル信号を出力し以降Comp1_out=Hiと表す、UVLO_Hi<m:0>>Vin<m:0>の状態にある場合は出力信号Comp1_outとしてLoレベル信号を出力する以降Comp1_out=Loと表す。同様に、比較回路25は、UVLO_Lo<m:0>≦Vin<m:0>の状態にある場合は出力信号Comp2_outとしてHiレベル信号を出力し以降、Comp2_out=Hiと表す、UVLO_Lo<m:0>>Vin<m:0>の状態にある場合は出力信号Comp2_outとしてLoレベル信号を出力する以降、Comp2_out=Loと表す。また、判定回路26は、Comp1_out=Comp2_out=Hiの状態にある場合はHiレベルの出力信号UVLOoutを出力し以降、UVLOout=Hiと表す、Comp1_out=Comp2_out=Loの状態にある場合はLoレベルの出力信号UVLOoutを出力する以降、UVLOout=Loと表す。図8に、図7に示した本発明に係る電圧レベル比較部20の動作を説明するためのタイミングチャートを示す。なお、電圧レベル比較部20は、実際には2進のデジタルデータであるVin<m:0>,UVLO_Hi<m:0>,UVLO_Lo<m:0>を用いてデジタル比較動作を行うが、図8についておよび以下においては、上記のデジタルデータVin<m;0>,UVLO_Hi,m;0>,UVLO_Lo<m;0>をそれぞれ換算した電圧値Vin,UVLO_Hi,UVLO_Loの表記を用いて説明する。入力電圧VinがHiレジスタ21の出力電圧UVLO_Hi以上である領域領域1では、比較回路24,25それぞれの出力信号Comp1_outとComp2_outは、Comp1_out=Comp2_out=Hiとなるため判定回路26の出力信号UVLOoutはUVLOout=Hiとなる。入力電圧Vinが低下し、入力電圧VinとHiレジスタ21の出力電圧UVLO_HiとLoレジスタ22の出力電圧UVLO_Loとの関係がUVLO_Lo≦Vin<UVLO_Hiとなる領域2では、出力信号Comp1_outとComp2_outは、それぞれComp1_out=Lo,Comp2_out=Hiとなる。このため判定回路26は前の出力を維持し、出力信号UVLOoutはUVLOout=Hiとなる。さらに入力電圧Vinが低下し、Loレジスタ22の出力電圧UVLO_Lo未満となり、出力信号Comp1_outとComp2_outがComp1_out=Comp2_out=Loとなる領域3では、出力信号UVLOoutはUVLOout=Loになる。ここで入力電圧Vinが上昇し、出力電圧UVLO_HiとUVLO_Loとの関係がUVLO_Lo≦Vin<UVLO_Hiとなる領域4では、出力信号Comp1_outとComp2_outは、それぞれComp1_out=Lo,Comp2_out=Hiとなる。このため判定回路26は前の出力を維持しUVLOout=Loとなる。さらに入力電圧Vinが上昇し、Hiレジスタ21の出力電圧UVLO_Hi以上となり、出力信号Comp1_outとComp2_outがComp1_out=Comp2_out=Hiとなる領域5では、出力信号UVLOoutはUVLOout=Hiとなる。なお、出力電圧UVLO_Hiと出力電圧UVLO_Loとの電圧差がデジタル比較回路23のヒステリシス幅となる。すなわち、Hiレジスタ21とLoレジスタ22に格納するmbitのデータを任意に設定することにより、所望するヒステリシス特性を実現することが出来る。以上説明したように、図2に示すUVLO回路1の電圧レベル比較部20は、入力電圧デジタル信号Vin<m:0>をHiレジスタ21に格納されたHiレジスタデータUVLO_Hi<m;0>とLoレジスタ22に格納されたLoレジスタデータUVLO_Lo<m;0>で比較することにより、入力電圧Vinの電圧レベルを判定して出力信号UVLOoutを生成し出力する。次に、図9は、図1に示した本発明に係るUVLO回路1を備えたスイッチング電源装置のタイミングチャートである。なお、図8と同様に、デジタルデータを電圧値に換算した表記で説明する。先ず、入力電圧Vinが上昇し始めた後、外部制御信号EnableのレベルをLoレベルからHiレベルに変化させるがT1。しかし、入力電圧VinはVin<UVLO_Hiの状態であるため、UVLO回路1の出力信号UVLOoutのレベルはまだLoレベルとなっている。したがって、AND回路2の出力レベルもLoレベルとなり制御回路3は動作禁止状態でスイッチング動作を停止している。入力電圧Vinが上昇しVin>UVLO_Hiの状態となるとT2、出力信号UVLOoutはUVLOout=HiレベルとなりAND回路2の出力もHiレベルとなる。このため、制御回路3は動作許可状態でスイッチング動作を開始する。次に、入力電圧Vinが低下しはじめVin<UVLO_LOの状態となるとT3、出力信号UVLOoutはUVLOout=LoレベルとなりAND回路2の出力もLoレベルとなる。このため、制御回路3は動作禁止状態でスイッチング動作を停止する。再び入力電圧Vinが上昇しVin>UVLO_Hiの状態になるとT4、出力信号UVLOoutはUVLOout=Hiの状態となりAND回路2の出力もHiレベルとなる。このため、制御回路3は再び動作許可状態でスイッチング動作を開始する。タイミングT5で外部制御信号EnableのレベルがLoレベルに変化するとAND回路2の出力のレベルはLoレベルとなる。このため、制御回路3は動作禁止状態でスイッチング動作も停止する。タイミングT6で外部信号Enableのレベルが再びHiレベルに変化するとAND回路2の出力はHiレベルとなるため、制御回路3は再び動作許可状態でスイッチング動作を開始する。以上説明したように、本発明に係るUVLO回路を備えたスイッチング電源装置においては、入力電圧検出部10により入力電圧Vinを入力電圧デジタル信号Vin<m:0>に変換し、変換した入力電圧デジタル信号Vin<m:0>を電圧レベル比較部20によりHiレジスタ21のHiレジスタデータとLoレジスタ22のLoレジスタデータとでデジタル比較し、比較結果に基づいて入力電圧Vinの電圧レベルを判定し、判定結果をUVLOout信号として出力するUVLO回路を実現する。これにより、UVLO回路のしきい値電圧やヒステリシス特性を所望するデータに精度良く容易に設定可能で、低電圧動作時の誤動作を防止するスイッチング電源装置を実現できる。また、入力電圧Vinの検出動作時以外は、抵抗アレイ部17の電流経路を遮断する構成にすることにより、低消費電力化も実現できる。以上、本発明の実施形態を説明したが、本発明は、上述した実施形態に限定されることなく、本発明の要旨を逸脱しない範囲内で種々の改良や変更が可能である。"