"基準信号と帰還信号との位相差を検出する位相比較器と、前記位相比較器の検出結果に応じた電流を出力する第1及び第2チャージポンプと、前記第1チャージポンプの出力電流の高周波成分を除去した第1電流を出力するフィルタと、前記第2チャージポンプの出力電流を積分する積分器と、前記積分器の積分結果に応じた第2電流を出力する電圧電流変換回路と、前記第1及び前記第2電流を加算して生成される第3電流に応じた周波数の発振信号を生成し、前記位相比較回路に帰還する発振器と、を備えたPLL回路。前記第1及び前記第2電流を加算して前記第3電流を出力する加算器をさらに備えた、請求項1に記載のPLL回路。前記加算器は、ソースが第1電源に接続され、ドレイン及びゲートが前記第1及び前記第2電流の供給される第1ノードに共通接続された第1トランジスタと、ソースが前記第1電源に接続され、ゲートが前記第1ノードに接続され、ドレインが前記発振器に接続された第2トランジスタと、を有する、請求項2に記載のPLL回路。前記加算器は、前記第1トランジスタのドレインと前記第1ノードとの間に設けられ、ゲートにバイアス電圧が供給される第3トランジスタと、前記第2トランジスタのドレインと前記発振器との間に設けられ、ゲートに前記バイアス電圧が供給される第4トランジスタと、をさらに有する、請求項3に記載のPLL回路。前記加算器は、一定の電流を流す定電流源と、ソースが第1電源に接続され、ドレインが前記第1及び前記第2電流の供給される第1ノードに接続され、ゲートが前記定電流源に接続された第1トランジスタと、ソースが前記第1電源に接続され、ドレインが前記発振器に接続され、ゲートが前記定電流源に接続された第2トランジスタと、前記第1ノードと前記定電流源との間に設けられ、ゲートにバイアス電圧が供給される第3トランジスタと、前記第2トランジスタのドレインと前記発振器との間に設けられ、ゲートに前記バイアス電圧が供給される第4トランジスタと、を有する、請求項2に記載のPLL回路。前記加算器は、前記第1及び前記第2の電流の供給される第1ノードの電流をそのまま前記第3電流として出力することを特徴とする、請求項2に記載のPLL回路。前記電圧電流変換回路は、ゲートに前記積分器の積分結果が供給され、ソース-ドレイン間に流れる電流を前記第2電流として出力する第5トランジスタを有する、請求項1~6のいずれか一項に記載のPLL回路。前記電圧電流変換回路は、前記第5トランジスタに直列接続された第1抵抗素子をさらに有する、請求項7に記載のPLL回路。前記発振器の発振信号を分周して前記帰還信号として出力する分周器をさらに備えた、請求項1~8のいずれか一項に記載のPLL回路。前記フィルタは、前記第1チャージポンプの出力電流が流れる第1信号線上に直列に設けられた第2抵抗素子と、前記第1信号線と第1電源との間に設けられた第1容量素子と、を有する、請求項1~9のいずれか一項に記載のPLL回路。前記積分器は、前記第2チャージポンプの出力電流が流れる第2信号線と、第2電源と、の間に設けられた第2容量素子を有する、請求項1~10のいずれか一項に記載のPLL回路。特許文献1に開示されたPLL回路600では、チャージポンプ602の出力電流CPPIが抵抗素子610を介して容量素子609に流れ込まないように、抵抗素子610と容量素子609との間にアンプ611が設けられている。そのため、このPLL回路600では、アンプ611の出力雑音が発生してしまう。それにより、このPLL回路600では、抵抗素子610の抵抗値を小さくして当該抵抗素子610に起因する出力雑音を抑制したとしても、PLL回路全体として出力雑音を抑制することができないという問題があった。本発明にかかるPLL回路は、基準信号と帰還信号との位相差を検出する位相比較器と、前記位相比較器の検出結果に応じた電流を出力する第1及び第2チャージポンプと、前記第1チャージポンプの出力電流の高周波成分を除去した第1電流を出力するフィルタと、前記第2チャージポンプの出力電流を積分する積分器と、前記積分器の積分結果に応じた第2電流を出力する電圧電流変換回路と、前記第1及び前記第2電流を加算して生成される第3電流に応じた周波数の発振信号を生成し、前記位相比較回路に帰還する発振器と、を備える。上述のような回路構成により、回路規模を増大させることなく、出力雑音を抑制することができる。それにより、例えば、ロングタームジッタを仕様の範囲内に抑えることが可能になる。本発明により、回路規模を増大させることなく、出力雑音を抑制することが可能なPLL回路を提供することができる。それにより、例えば、ロングタームジッタを仕様の範囲内に抑えることが可能になる。以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素動作ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等個数、数値、量、範囲等を含むについても同様である。実施の形態1図1は、本発明の実施の形態1にかかるPLL回路1の構成例を示す図である。本実施の形態にかかるPLL回路1では、積分用の容量素子Cintと、フィルタを構成する抵抗素子Rprと、が異なるパス上に設けられている。そのため、容量素子Cintの容量値及び抵抗素子Rprの抵抗値は、互いに影響されることなく、それぞれ個別に調整可能である。したがって、本実施の形態にかかるPLL回路1では、容量素子Cintの容量値を大きくすることなく、抵抗素子Rprの抵抗値を小さくすることができる。それにより、本実施の形態にかかるPLL回路1は、回路規模を増大させることなく、抵抗素子Rprに起因する出力雑音を抑制することができる。その結果、本実施の形態にかかるPLL回路1は、回路規模を増大させることなく、ロングタームジッタを仕様の範囲内に抑えることができる。以下、具体的に説明する。図1に示すPLL回路1は、位相比較器11と、比例パス12と、積分パス13と、加算器14と、発振器15と、分周器16と、を備える。比例パス12には、チャージポンプ第1チャージポンプ121と、フィルタ122と、が設けられている。積分パス13には、チャージポンプ第2チャージポンプ131と、積分器132と、電圧電流変換回路以下、単にVIC回路と称す133と、が設けられている。位相比較器11位相比較器11は、PLL回路1の外部から与えられる基準信号Refと、発振器15から帰還された信号より具体的には、分周器16の出力信号FBと、の位相差を検出する。そして、位相比較器11は、検出した位相差検出結果を信号inc,decとして後述の2つのチャージポンプに出力する。比例パス12比例パス12は、位相比較器11の検出結果に比例した電流第1電流Ipropを出力するパスである。比例パス12において、チャージポンプ121は、電流出力型のチャージポンプであって、位相比較器11の検出結果に応じた電流Iprを出力する。フィルタ122は、チャージポンプ121の出力電流Iprの高周波成分を除去した電流Ipropを出力する。つまり、フィルタ122は、チャージポンプ121の出力電流Iprの高周波成分を除去した電流Ipropを出力するローパスフィルタである。具体的には、フィルタ122は、容量素子第1容量素子Cprと、抵抗素子第2抵抗素子Rprと、を有する。抵抗素子Rprの一端は、チャージポンプ121の出力端子ノードに接続され、抵抗素子Rprの他端は、加算器14の一方の入力端子ノードに接続される。容量素子Cprの一端は、抵抗素子Rprの一端に接続され、容量素子Cprの他端は、電源電圧端子ノード基準電圧端子ノードVDDに接続される。なお、電源電圧端子ノードVDDには、第1電源から電源電圧基準電圧VDDが供給されている。チャージポンプ121の出力端子ノードと、加算器14の一方の入力端子ノードと、の間の信号線を、第1信号線と称す場合がある。ここで、比例パス12には、積分用の容量素子Cintは設けられていない。したがって、チャージポンプ121の出力電流Iprは、フィルタ122を介して電流Ipropに変換された後、電圧に変換されることなく加算器14に供給される。そのため、抵抗素子Rprの抵抗値は、積分用の容量素子Cintの容量値を考慮することなく、個別に調整可能である。積分パス13積分パス13は、位相比較器11の検出結果に応じた電流を積分し、その積分結果に応じた電流第2電流Iviを出力するパスである。積分パス13において、チャージポンプ131は、電流出力型のチャージポンプであって、位相比較器11の検出結果に応じた電流Iintを出力する。積分器132は、チャージポンプ131の出力電流Iintを積分して積分結果vintを出力する。積分器132は、容量素子第2容量素子Cintを有する。容量素子Cintの一端は、チャージポンプ131の出力端子ノードとVIC回路133の入力端子ノードとを接続する信号線第2信号線上のノードに接続され、容量素子Cintの他端は、接地電圧端子ノードGNDに接続される。なお、接地電圧端子ノードGNDには、第2電源から接地電圧GNDが供給されている。積分器132では、容量素子Cintに電流Iintの電荷が蓄積され、又は、電流Iintの電荷が容量素子Cintから放電される。そして、容量素子Cintに蓄積されている電荷に応じた電圧積分結果vintが出力される。VIC回路133は、積分器132の積分結果電圧vintを電流Iviに変換して出力する。VIC回路133の出力端子ノードは、加算器14の他方の入力端子ノードに接続される。積分パス13では、例えば、チャージポンプ131の出力電流Iintを変更することにより、容量素子Cintの容量値を大きくすることなく、電流Iviの応答速度を調整することが可能である。加算器14加算器14は、比例パス12の出力電流Ipropと、積分パス13の出力電流Iviと、を加算し、電流第3電流Iroを出力する。発振器15及び分周器16発振器15は、加算器14の出力電流Iroに応じた周波数の発振信号を出力する。例えば、発振器15は、電流Iroが小さくなるほど、発振信号の周波数を小さくし、電流Iroが大きくなるほど、発振信号の周波数を大きくする。分周器16は、発振器15から出力された発振信号をNNは自然数分周して帰還信号FBとして出力する。このように、本実施の形態にかかるPLL回路1では、積分用の容量素子Cintと、フィルタを構成する抵抗素子Rprと、が異なるパス上に設けられている。そのため、容量素子Cintの容量値及び抵抗素子Rprの抵抗値は、互いに影響されることなく、それぞれ個別に調整可能である。したがって、本実施の形態にかかるPLL回路1では、容量素子Cintの容量値を大きくすることなく、抵抗素子Rprの抵抗値を小さくすることができる。それにより、本実施の形態にかかるPLL回路1は、回路規模を増大させることなく、抵抗素子Rprに起因する出力雑音を抑制することができる。その結果、本実施の形態にかかるPLL回路1は、回路規模を増大させることなく、ロングタームジッタを仕様の範囲内に抑えることができる。発振器15の具体的構成例なお、発振器15は、例えば、リングオシレータやマルチバイブレータ等である。図2及び図3は、発振器15がリングオシレータである場合の具体的構成例を示す図である。以下、それぞれの構成について簡単に説明する。図2に示すリングオシレータ15Xは、インバータINV1A~INV3Aを有する。これらインバータINV1A~INV3Aは、リング状に直列接続されている。リングオシレータ15Xは、加算器14からの電流Iroを駆動電流として各インバータINV1A~INV3Aに供給することにより、電流Iroに応じた周波数の発振信号を生成している。図3に示すリングオシレータ15Yは、インバータINV1~INV12を有する。インバータINV1~INV3は、リング状に直列接続されている。インバータINV4~INV6は、インバータINV1~INV3とは別にリング状に直列接続されている。インバータINV1の出力端子ノードとインバータINV4の出力端子ノードとの間には、インバータINV7,INV8が互いに異なる向きに接続されている。なお、インバータINV7,INV8は、インバータINV1,INV4のそれぞれの出力状態が変化する時間を揃える為の素子として機能する。インバータINV2の出力端子ノードとインバータINV5の出力端子ノードとの間には、インバータINV9,INV10が互いに異なる向きに接続されている。なお、インバータINV9,INV10は、インバータINV2,INV5のそれぞれの出力状態が変化する時間を揃える為の素子として機能する。インバータINV3の出力端子ノードとインバータINV6の出力端子ノードとの間には、インバータINV11,INV12が互いに異なる向きに接続されている。なお、インバータINV11,INV12は、インバータINV3,INV6のそれぞれの出力状態が変化する時間を揃える為の素子として機能する。リングオシレータ15Yは、加算器14からの電流Iroを駆動電流として各インバータINV1~INV12に供給することにより、電流Iroに応じた周波数の発振信号差動信号を生成している。なお、図3に示すリングオシレータ15Yでは、出力がHレベルのインバータの数と、出力がLレベルのインバータの数が、同じになるため、駆動電流Iroが変動することを防止することができる。なお、図2及び図3の例では、3個のインバータがリング状に直列接続される場合を例に説明したが、これに限られず、奇数個のインバータがリング状に直列接続されていればよい。ここで改めて、従来技術と本実施例に示すPLL回路1について考察する。図23に記載する古典的回路では、電圧電流変換回路505の前段に抵抗素子Rprが設けられている。抵抗素子Rprのデバイス雑音電圧は、で表される。なお、kは、ボルツマン定数を示す。Tは、絶対温度を示す。したがって、抵抗素子Rprに起因する出力雑音は、以下の式5のように表される。なお、HPFは、抵抗素子RprからPLL回路500の出力への伝達関数を示す。帯域が決まると、それに応じてHPFが決まる。また、上記したように、仕様によりVCO504の発振周波数が決まると、それに応じて、電圧電流変換回路505のトランスコンダクタンスgm、及び、発振器506のゲインKccoも決まる。近年では、PLL回路の高速化に伴い、図23でVCO504に要求される発振周波数が大きくなっているため、発振器506のゲインKccoは上昇している。また、PLL回路の低電圧化に伴い、アナログ回路の動作電圧範囲が狭くなっているため、電圧電流変換回路505のトランスコンダクタンスgmは増加する傾向にある。したがって、抵抗素子Rprに起因する出力雑音は増加する一方である。特許文献1の構成図26の場合も、抵抗素子610が設けられ、さらには、アンプ611も設けられている。抵抗素子610が雑音発生源となり、さらには、アンプ611も雑音発生源となるため、図23に示す古典的なPLL回路と同様に、出力雑音は増加してしまう。一方、図1に示すPLL回路1では、電圧電流変換回路133に抵抗Rprが設けられておらず、雑音発生源が無いため、ロングタームジッタの改善が可能となる。つまり、本実施例に示すPLL回路1は、特許文献1のPLL回路600よりもロングタームジッタを削減することが可能となり、仕様の範囲内に抑えることができる。出力雑音の詳細な説明続いて、本実施の形態にかかるPLL回路1の抵抗素子Rprに起因する出力雑音について、さらに詳細に説明する。まず、積分パス13の出力電流Iviは、以下の式6のように表される。Ivi=gm×Iint/sCint6なお、Iviは、積分パス13の出力電流Iviの電流値を示す。gmは、VIC回路133のトランスコンダクタンス[A/V]を示す。Iintは、チャージポンプ131の出力電流値を示す。Cintは、容量素子Cintの容量値を示す。sは、ラプラス演算子を示す。したがって、加算器14の出力電流Iroは、以下の式7のように表される。なお、Iprは、チャージポンプ121の出力電流値を示す。Cprは、容量素子Cprの容量値を示す。Rprは、抵抗素子Rprの抵抗値を示す。式7より、図1に示すPLL回路1のオープンループの伝達関数Kop1は、以下の式8のように表される。なお、A=Ipr/Iintである。また、Kccoは、発振器15のゲイン[rad/A]を示す。Nは、分周器16の分周比を示す。図4は、図1に示すPLL回路1のオープンループ利得を示す図である。式8より、帯域、零点、高次の周波数は、それぞれ以下の式9、式10、式11のように表される。帯域の周波数=IprKcco/2πN9零点の周波数=Iintgm/IprCint10高次の周波数=1/RprCpr11式9及び式10からも明らかなように、帯域の周波数及び零点の周波数は、何れも抵抗素子Rprの抵抗値に依存しないことが分かる。したがって、チャージポンプ121の出力電流Iprを調整することにより、抵抗素子Rprの抵抗値に関わらず、帯域の調整が可能である。一方で、VIC回路133のトランスコンダクタンスgm、及び、チャージポンプ121の出力電流Iprが決まった後に、チャージポンプ131の出力電流Iint、及び、容量素子Cintの容量値を調整することにより、零点の調整が可能である。換言すると、チャージポンプ131の出力電流Iintを調整することにより、容量素子Cintの容量値を増大させることなく、零点の周波数の調整が可能である。このとき、抵抗素子Rprの抵抗値は考慮しなくて良い。ここで、図1に示すPLL回路1の抵抗素子Rprに起因する出力雑音は、以下の式12のように示される。なお、kは、ボルツマン定数を示す。Tは、絶対温度を示す。HPF1は、抵抗素子RprからPLL回路1の出力への伝達関数を示す。式5及び式12より、図1に示すPLL回路1の抵抗素子Rprに起因する出力雑音と、図23に示すPLL回路500の抵抗素子Rprに起因する出力雑音と、を比較すると、以下の式13のように表される。ここで、抵抗雑音の出力への伝達関数は、PLLの帯域周波数をもったバンドパスフィルターであり、同等の帯域設計を行った場合には同等の伝達関数となるので、式13が導ける。通常、抵抗素子Rprの抵抗値は数kΩであり、VIC回路133のトランスコンダクタンスgmは数mSである。したがって、Rprgm≧10となる。そのため、図1に示すPLL回路1の抵抗素子Rprに起因する出力雑音は、従来技術と比較して、10倍以上抑制される。また、図25に示すPLL回路600と異なり、アンプを備える必要が無いため、当該アンプの出力雑音が発生することもない。なお、本明細書記載のPLL回路は、比例パスが、主に帰還信号FBと基準信号Refとの位相差の調整を行い、積分パスが、PLL回路の出力クロックの周波数の調整を行うようにしている。実施の形態2図5は、本発明の実施の形態2にかかるPLL回路1Aの構成例を示す図である。PLL回路1Aは、図1に示すPLL回路1の具体的構成例を示す図である。PLL回路1Aは、位相比較器11Aと、比例パス12Aと、積分パス13Aと、加算器14Aと、発振器15Aと、分周器16Aと、を備える。比例パス12Aには、チャージポンプ第1チャージポンプ121Aと、フィルタ122Aと、が設けられている。積分パス13Aには、チャージポンプ第2チャージポンプ131Aと、積分器132Aと、VIC回路133Aと、が設けられている。位相比較器11Aは、図1における位相比較器11に対応する。比例パス12Aは、図1における比例パス12に対応する。積分パス13Aは、図1における積分パス13に対応する。加算器14Aは、図1における加算器14に対応する。発振器15Aは、図1における発振器15に対応する。分周器16Aは、図1における分周器16に対応する。チャージポンプ121Aは、図1におけるチャージポンプ121に対応する。フィルタ122Aは、図1におけるフィルタ122に対応する。チャージポンプ131Aは、図1におけるチャージポンプ131に対応する。積分器132Aは、図1における積分器132に対応する。VIC回路133Aは、図1におけるVIC回路133に対応する。位相比較器11A位相比較器11Aは、基準信号Ref及び帰還信号FBの位相差を検出し、位相差に応じたパルス幅の信号dec,incを出力する。この信号dec、incのパルス幅に応じて、後述するスイッチ素子SW11、SW12,SW21、SW22のオンオフ制御を行う。なお、スイッチ素子SW11とスイッチ素子SW12とが共にオンするような、あるいは、スイッチ素子SW21とスイッチ素子SW22とが共にオンするような、信号dec,incのそれぞれのパルスの一部または全部が重なり合うオーバーラップ時間を持たせるような設計も可能である。しかしながら、本実施例にあっては、説明の簡単化のため、このオーバーラップ時間を持たない制御を行う場合について最初に説明する。位相比較器11Aは、帰還信号FBの位相が基準信号Refの位相より遅れている場合、後述するスイッチSW11とスイッチSW22とをオフする信号decを出力し、後述するスイッチSW12とSW21とが位相差に応じた期間オンするパルス幅の信号incを出力する。一方、帰還信号FBの位相が基準信号Refの位相より進んでいる場合、スイッチSW12とスイッチSW21とをオフする信号incを出力し、スイッチSW11とSW21とが位相差に応じた期間オンするパルス幅の信号decを出力する。比例パス12A比例パス12Aにおいて、チャージポンプ121Aは、一定の電流を流す定電流源I11,I12と、スイッチ素子SW11,SW12と、を有する。ここで、スイッチ素子SW11,SW12は、PまたはNチャネルMOSトランジスタで構成されるのが一般的である。また、定電流源I11,I12は、例えば、それぞれのゲートに参照電位が印加されたPまたはNチャネルMOSトランジスタで構成されるのが一般的である。また、スイッチ素子SW11が上記した位相比較器11Aからの信号decにより所望の電流を流せる場合すなわち定電流源I11が所望の電流を流せる場合には、スイッチ素子SW11と定電流源I11は、1つのMOSトランジスタで構成されても良い。同様に、スイッチ素子SW12が上記した位相比較器11Aからの信号incにより所望の電流を流せる場合すなわち定電流源I12が所望の電流を流せる場合には、スイッチ素子SW12と定電流源I12は、1つのMOSトランジスタで構成されても良い。定電流源I11、スイッチ素子SW11、スイッチ素子SW12及び定電流源I12を4つの素子で構成する場合、定電流源I11、スイッチ素子SW11、スイッチ素子SW12及び定電流源I12は、電源電圧端子ノード基準電圧端子ノードVDDと接地電圧端子ノードGNDとの間に直列に接続される。なお、スイッチ素子SW11と定電流源I11とが一つのMOSトランジスタで構成され、スイッチ素子SW12と定電流源I12とが一つのMOSトランジスタで構成される場合には、これら2つのMOSトランジスタが電源電圧端子ノードVDDと接地電圧端子ノードGNDとの間に直列接続される。なお、本実施の形態では、図5に示すように、チャージポンプ121Aにおいて、信号decの入力ノードをN11、信号incの入力ノードをN12、出力ノードをN13とする。以下、定電流源I11、スイッチ素子SW11、スイッチ素子SW12及び定電流源I12を4つの素子で構成する場合、その具体的な構成について説明する。定電流源I11は、電源電圧端子ノードVDDとスイッチ素子SW11の第1の端子ノードとの間に配備される。スイッチ素子SW11は、制御端子ノードに位相比較器11Aからの信号decを受ける。そして、信号decによりスイッチ素子SW11の第1の端子ノードと第2の端子ノードの導通非導通が制御される。定電流源I12は、接地電圧端子ノードGNDとスイッチ素子SW12の第1の端子ノードとの間に配備される。スイッチ素子SW12は、制御端子ノードに位相比較器11Aからの信号incを受ける。そして、信号incによりスイッチ素子SW12の第1の端子ノードと第2の端子ノードの導通非導通が制御される。スイッチ素子SW11の第2の端子ノードとスイッチ素子SW12の第2の端子ノードとが接続され、この接続ノードが、チャージポンプ121Aの出力ノードN13となる。ここで、定電流源I12がスイッチ素子SW12のオン時に流す電流をIup2、定電流源I11がスイッチ素子SW11のオン時に流す電流をIdown2、チャージポンプ121Aの出力から後述のフィルタ122Aに流れ出す電流をIprとする。Iprは、Iup2とIdown2との差分電流である。チャージポンプ121Aは上述の電流Ipr=Idown2-Iup2をフィルタ122Aに出力する。例えば、スイッチ素子SW11がオンし、スイッチ素子SW12がオフすると、定電流源I11からスイッチ素子SW11を介してフィルタ122Aに向けて電流Idown2に相当する電流Iprが流れる。一方、スイッチ素子SW11がオフし、スイッチ素子SW12がオンすると、フィルタ122A側からスイッチ素子SW12を介して定電流源I12に向けて電流Iup2に相当する電流Iprが流れる。フィルタ122Aは、図1に示すフィルタ122と同じ構成である。つまり、フィルタ122Aは、チャージポンプ121Aの出力電流Iprの高周波成分を除去した電流Ipropを出力する。積分パス13A比例パスのチャージポンプ121A同様、積分パス13Aにおいて、チャージポンプ131Aは、一定の電流を流す定電流源I21,I22と、スイッチ素子SW21、SW22と、を有する。ここで、スイッチ素子SW21、SW22は、PまたはNチャネルMOSトランジスタで構成されるのが一般的である。また、定電流源I21,I22は、例えば、それぞれのゲートに参照電位が印加されたPまたはNチャネルMOSトランジスタで構成されるのが一般的である。また、スイッチ素子SW21が上記した位相比較器11Aからの信号incにより所望の電流を流せる場合すなわち定電流源I21が所望の電流を流せる場合には、スイッチ素子SW21と定電流源I21は、1つのMOSトランジスタで構成されても良い。同様に、スイッチ素子SW22が上記した位相比較器11Aからの信号decにより所望の電流を流せる場合すなわち定電流源I22が所望の電流を流せる場合には、スイッチ素子SW22と定電流源I22は、1つのMOSトランジスタで構成されても良い。定電流源I21、スイッチ素子SW21、スイッチ素子SW22及び定電流源I22を4つの素子で構成する場合、定電流源I21、スイッチ素子SW21、スイッチ素子SW22及び定電流源I22は、電源電圧端子ノード基準電圧端子ノードVDDと接地電圧端子ノードGNDとの間に直列に接続される。なお、スイッチ素子SW21と定電流源I21とが一つのMOSトランジスタで構成され、スイッチ素子SW22と定電流源I22とが一つのMOSトランジスタで構成される場合には、これら2つのMOSトランジスタが電源電圧端子ノードVDDと接地電圧端子ノードGNDとの間に直列接続される。なお、本実施の形態では、図5に示すように、チャージポンプ131Aにおいて、信号decの入力ノードをN22、信号incの入力ノードをN21、出力ノードをN23とする。以下、定電流源I21、スイッチ素子SW21、スイッチ素子SW22及び定電流源I22を4つの素子で構成する場合、その具体的な構成について説明する。定電流源I21は、電源電圧端子ノードVDDとスイッチ素子SW21の第1の端子ノードとの間に配備される。スイッチ素子SW21は、制御端子ノードに位相比較器11Aからの信号incを受ける。そして、信号incによりスイッチ素子SW21の第1の端子ノードと第2の端子ノードの導通非導通が制御される。定電流源I22は、接地電圧端子ノードGNDとスイッチ素子SW22の第1の端子ノードとの間に配備される。スイッチ素子SW22は、制御端子ノードに位相比較器11Aから信号decを受ける。そして、信号decによりスイッチ素子SW22の第1の端子ノードと第2の端子ノードの導通非導通が制御される。スイッチ素子SW21の第2の端子ノードとスイッチ素子SW22の第2の端子ノードとが接続され、この接続ノードが、チャージポンプ131Aの出力ノードN23となる。ここで、定電流源I21がスイッチ素子SW21のオン時に流す電流をIup1、定電流源I22がスイッチ素子SW22のオン時に流す電流をIdown1、チャージポンプ131Aの出力から後述の積分器132Aに流れ出す電流をIintとする。Iintは、Iup1とIdown1との差分電流である。チャージポンプ131Aは上述の電流Iint=Iup1-Idown1を積分器132Aに出力する。例えば、スイッチ素子SW21がオンし、スイッチ素子SW22がオフすると、定電流源I21からスイッチ素子SW21を介して積分器132Aに向けて電流Iup1に相当する電流Iintが流れる。一方、スイッチ素子SW21がオフし、スイッチ素子SW22がオンすると、積分器132A側からスイッチ素子SW22を介して定電流源I22に向けて電流Idown1に相当する電流Iintが流れる。積分器132Aは、図1に示す積分器132と同じ構成である。つまり、積分器132Aは、チャージポンプ131Aの出力電流Iintを積分して積分結果vintを出力する。VIC回路133Aは、NチャネルMOSトランジスタ以下、単にトランジスタと称すN1と、抵抗素子第1抵抗素子Rviと、を有する。トランジスタN1及び抵抗素子Rviは、ノード第1ノードXと接地電圧端子ノードGNDとの間に直列に接続されている。トランジスタN1は、第5トランジスタとも称する。具体的には、トランジスタN1では、ドレインがノードXに接続され、ソースが抵抗素子Rviの一端に接続され、ゲートに積分器132Aの積分結果vintが供給される。抵抗素子Rviの他端は、接地電圧端子ノードGNDに接続される。トランジスタN1のソース-ドレイン間には、積分器132Aの積分結果vintに応じた電流Iviが流れる。例えば、積分結果vintの電圧レベルが大きいほど、トランジスタN1のソース-ドレイン間に流れる電流は大きくなり、積分結果vintの電圧レベルが小さいほど、トランジスタN1のソース-ドレイン間に流れる電流は小さくなる。なお、本実施の形態では、VIC回路133Aの入力ノードをN31とし、VIC回路133Aの出力ノードをN32とする。本実施例では、比例パス12Aのチャージポンプ121Aと積分パス13Aのチャージポンプ131Aとは、位相比較器11Aからの信号decにより、スイッチ素子SW11とSW22のオンオフ動作が同じとなるように構成される。また同様に比例パス12Aのチャージポンプ121Aと積分パス13Aのチャージポンプ131Aとは、位相比較器11Aからの信号incにより、スイッチ素子SW12とSW21のオンオフ動作が同じとなるように構成される。結果的に、本実施例は、信号decがチャージポンプ121Aの出力ノードN13に電流を流し出す方向に設定しているときに、チャージポンプ131Aの出力ノードN23から電流を引き出す方向に設定するように構成される。同様に、本実施例は、信号incがチャージポンプ121Aの出力ノードN13から電流を引き出す方向に設定しているとき、チャージポンプ131Aの出力ノードN23に電流を流し出す方向に設定するように構成される。そして最終的には、信号decと信号incによって設定された各スイッチ素子の動作により決まる電流がそれぞれの出力ノードN13,N23に流れる。加算器14A電流出力の加算器14Aを構成するトランジスタP1A,P2Aは、カレントミラー接続されている。具体的には、トランジスタP1Aでは、ソースが電源電圧端子ノードVDDに接続され、ゲート及びドレインがノードXに接続されている。トランジスタP2Aでは、ソースが電源電圧端子ノードVDDに接続され、ゲートがノードXに接続され、ドレインが発振器25の入力端子ノードに接続される。なお、ノードXは、抵抗素子Rprの他端と、トランジスタN1のドレインと、にも接続されている。なお、トランジスタP1Aは、第1トランジスタとも称する。トランジスタP2Aは、第2トランジスタとも称する。トランジスタP1Aのソース-ドレイン間には、比例パス12Aの出力電流Ipropと、積分パス13Aの出力電流Iviと、が足しあわされた電流が流れる。トランジスタP2Aのソース-ドレイン間には、トランジスタP1Aのソース-ドレイン間に流れる電流に比例した電流Iroが流れる。そして、トランジスタP2Aのドレイン電流Iroが発振器15Aに供給される。なお、本実施の形態では、加算器14Aの入力ノードを上記したようにノードXとし、加算器14Aの出力ノードをN41とする。発振器15A及び分周器16A発振器15Aは、図1に示す発振器15の場合と同様に、電流Iroに応じた周波数の発振信号を出力する。例えば、発振器15Aは、電流Iroが小さくなるほど、発振信号の周波数を小さくし、電流Iroが大きくなるほど、発振信号の周波数を大きくする。分周器16Aは、図1に示す分周器16Aの場合と同様に、発振器15Aから出力された発振信号をNNは自然数分周して帰還信号FBとして出力する。PLL回路1Aの詳細な動作の説明続いて、図5に示すPLL回路1Aの動作についてさらに詳細に説明する。まず、帰還信号FBの位相が基準信号Refの位相より遅れている場合の動作について説明する。この場合、位相比較器11Aは、Lレベルに固定された信号decを出力し、かつ、位相差に応じたパルス幅の信号incを出力するものとする。比例パス12Aにおいて、スイッチ素子SW11は、信号decがLレベルに固定されるため、オフする。一方、スイッチ素子SW12は、信号incが位相差に応じたパルス幅でHレベルとなっている期間、オンする。したがって、ローパスフィルタ122A側からスイッチ素子SW12を介して定電流源I12に向けて電流Iprが流れる。繰り返しになるが、ここでは説明を簡単化するため、位相比較器11Aは、Lレベルに固定された信号decを出力し、かつ、位相差に応じたパルス幅の信号incを出力するとしている。そのため、電流Ipr=Idown2-Iup2=0-Iup2=-Iup2が流れる。つまり、フィルタ122Aからスイッチ素子SW12の方向にIup2の電流が流れることになる。フィルタ122Aは、電流Iprの高周波成分を除去した電流Ipropを流す。ここでは、ノードX側からフィルタ122A側に向けて電流Ipropが流れる。図6は、電流Ipr破線と電流Iprop実線とを示す。電流Iprは電流Iprorと比較して、その電流波形は十分に早い応答成分を有する。そのため、破線で示される電流Iprは矩形波の形状で表される。一方、実線で示される電流Iprorは高周波成分が除去された電流波形で表される。なお、図6において、縦軸は電流値矢印方向が負値、横軸は時間を示す。積分パス13Aにおいて、スイッチ素子SW21は、信号incが位相差に応じたパルス幅でHレベルとなっている期間、オンする。一方、スイッチ素子SW22は、信号decがLレベルに固定されるため、オフする。したがって、定電流源I21からスイッチ素子SW21を介して積分器132A側に向けて電流Iintが流れる。繰り返しになるが、ここでは説明を簡単化するため、位相比較器11Aは、Lレベルに固定された信号decを出力し、かつ、位相差に応じたパルス幅の信号incを出力するとしている。そのため、電流lint=Iup1-Idown1=Iup1-0=Iup1が流れる。つまり、スイッチ素子SW21から積分器132Aの方向にIup1の電流が流れることになる。積分器132Aでは、容量素子Cintに電流Iintの電荷が蓄積され、当該電荷に応じた電圧積分結果vintが出力される。電圧vintが大きくなるため、VIC回路133Aでは、ノードXから接地電圧端子ノードGNDに向けて比較的大きな電流Iviが流れる。このように、ノードXから比例パス12A側に向けて電流Ipropが流れ、かつ、ノードXから積分パス13A側に向けて比較的大きな電流Iviが流れるため、加算器14AのトランジスタP1Aのソース-ドレイン間に流れる電流は比較的大きくなる。それに伴って、トランジスタP2Aのドレイン電流Iroも比較的大きくなる。それにより、発振器15Aから出力される発振信号の周波数は大きくなる。それに伴って、分周器16Aの出力信号帰還信号FBの周波数も大きくなる。その結果、遅れていた帰還信号FBの位相が進められ、基準信号Refの位相と略一致するように調整される。次に、帰還信号FBの位相が基準信号Refの位相より進んでいる場合の動作について説明する。この場合、位相比較器11Aは、位相差に応じたパルス幅の信号decを出力し、かつ、Lレベルに固定された信号incを出力する。比例パス12Aにおいて、スイッチ素子SW11は、信号decが位相差に応じたパルス幅でHレベルとなっている期間、オンする。一方、スイッチ素子SW12は、信号incがLレベルに固定されるため、オフする。したがって、定電流源I11からスイッチ素子SW11を介してフィルタ122A側に向けて電流Iprが流れる。繰り返しになるが、ここでは説明を簡単化するため、位相比較器11Aは、位相差に応じたパルス幅の信号decを出力し、かつ、Lレベルに固定された信号incを出力するとしている。そのため、電流Ipr=Idown2-Iup2=Idown2-0=Idown2が流れる。つまり、スイッチ素子SW11からフィルタ122Aの方向にIdown2の電流が流れることになる。フィルタ122Aは、電流Iprの高周波成分を除去した電流Ipropを流す。ここでは、フィルタ122A側からノードX側に向けて電流Ipropが流れる。積分パス13Aにおいて、スイッチ素子SW21は、信号incがLレベルに固定されるため、オフする。一方、スイッチ素子SW22は、信号decが位相差に応じたパルス幅でHレベルとなっている期間、オンする。したがって、積分器132A側からスイッチ素子SW22を介して定電流源I22に向けて電流Iintが流れる。繰り返しになるが、ここでは説明を簡単化するため、位相比較器11Aは、位相差に応じたパルス幅の信号decを出力し、かつ、Lレベルに固定された信号incを出力するとしている。そのため、電流lint=Iup1-Idown1=0-Idown1=-Idown1が流れる。つまり、積分器132Aからスイッチ素子SW22の方向にIdown1の電流が流れることになる。積分器132Aでは、電流Iintの電荷が容量素子Cintから放電される。そして、容量素子Cintに蓄積されている電荷に応じた電圧積分結果vintが出力される。電圧vintが小さくなるため、VIC回路133Aでは、ノードXから接地電圧端子ノードGNDに向けて比較的小さな電流Iviが流れる。このように、比例パス12A側からノードXに向けて電流Ipropが流れ、かつ、ノードXから積分パス13A側に向けて比較的小さな電流Iviが流れるため、加算器14AのトランジスタP1Aのソース-ドレイン間に流れる電流は比較的小さくなる。それに伴って、トランジスタP2Aのドレイン電流Iroも比較的小さくなる。それにより、発振器15Aから出力される発振信号の周波数は小さくなる。それに伴って、分周器16Aの出力信号帰還信号FBの周波数も小さくなる。その結果、進んでいた帰還信号FBの位相が遅らされ、基準信号Refの位相と略一致するように調整される。以上説明したように、上記では、簡単のため、位相比較器11Aから、チャージポンプの121Aの2つのスイッチ素子SW11,SW12がともにオンするようなオーバーラップ時間を持たないものとして説明したチャージポンプ131Aも同様。しかしながら、たとえオーバーラップ時間を持たせるように、位相比較器11Aが信号dec、incを出力したとしても、位相差情報は、信号dec、incの各スイッチ素子をオンさせるパルスの幅として情報が与えられている。つまり比例パス12Aのフィルタ122Aや積分器132Aには、それぞれ差分電流Ipr、Iintが与えられている。この差分電流Ipr、Iintが位相差情報をまさしく示すため、オーバーラップ時間を有していても、本回路は上述と同様の動作をさせることが可能である。チャージポンプ121A,131Aの具体的な構成例図7A~図7Fは、チャージポンプ121Aの具体的な構成例を示す図である。図8A~図8Fは、チャージポンプ131Aの具体的な構成例を示す図である。図7A~図7C、図8A~図8Cは、各スイッチ素子SW11,SW12,SW21,SW22をオンするときに位相比較器11Aが出力する信号dec、incの信号レベルをH、オフするときの信号レベルをL、と規定した場合の具体例を示している。図7Aは、スイッチ素子SW11をPチャネルMOSトランジスタ、スイッチ素子SW12をNチャネルMOSトランジスタとした例である。この場合、スイッチ素子SW11はPチャネルトランジスタのため、このPチャネルMOSトランジスタをオンするためには、ノードN11に印加される信号decを反転させる必要がある。このため、反転器IV11が設けられる。なお、この反転器IV11は、便宜上チャージポンプの内部回路として記載しているが、位相比較器11Aの出力に設けられても良い。同様に、図8Aは、スイッチ素子SW21とPチャネルMOSトランジスタ、スイッチ素子SW22をNチャネルMOSトランジスタとした例である。ノードN21に印加される信号incを反転させる必要があるため、反転器IV21が設けられている。なお、この反転器IV21は、便宜上チャージポンプの内部回路として記載しているが、位相比較器11Aの出力に設けられても良い。図7Bは、スイッチ素子SW11、SW12をともにNチャネルMOSトランジスタとした例である。この場合、スイッチ素子SW11,SW12は何れもNチャネルMOSトランジスタであるため、ノードN11,N12にそれぞれ印加される信号dec,incを反転させる必要はない。このため、反転器等の追加回路は不要である。同様に、図8Bは、スイッチ素子SW21、SW22をともにNチャネルMOSトランジスタとした例である。ノードN21,N22にそれぞれ印加される信号dec,incを反転させる必要が無いため、反転器等の追加回路は不要である。図7Cは、スイッチ素子SW11、SW12をともにPチャネルMOSトランジスタとした例である。この場合、ノードN11,N12にそれぞれ印加される信号dec,incを反転させる必要がある。このため、反転器IV11,IV12が設けられる。なお、これら反転器IV11,IV12は、便宜上チャージポンプの内部回路として記載しているが、位相比較器11Aの出力に設けられても良い。同様にして、図8Cは、スイッチ素子SW21,SW22をともにPチャネルMOSトランジスタとした例である。ノードN21,N22にそれぞれ印加される信号dec,incを反転させる必要があるため、反転器IV21,IV22が設けられている。なお、これら反転器IV21,IV22は、便宜上チャージポンプの内部回路として記載しているが、位相比較器11Aの出力に設けられても良い。図7D~図7F、図8D~図8Fは、各スイッチ素子SW11,SW12,SW21,SW22をオンするときに位相比較器11Aが出力する信号dec,incの信号レベルをL、オフするときの信号レベルをHと規定した場合の具体例を示している。図7D~図7F、図8D~図8Fの構成は、それぞれ、図7A~図7C、図8A~図8Cの構成のうち、スイッチ素子に用いられるトランジスタの極性を逆に置き換え、かつ、PチャネルMOSトランジスタのゲート側に反転器を設けたものである。具体的な説明は省略する。なお、後述する実施の形態にあっては、原則チャージポンプ121A及びチャージポンプ131Aには、同じ構成のものが用いられるものとする。そのため、後述する実施の形態にあっては、チャージポンプ121Aに図7Aの構成が採用される場合、チャージポンプ131Aには図8Aの構成が採用される。同様にして、チャージポンプ121Aに図7B~図7Fの構成が採用される場合、それぞれ、チャージポンプ131Aには図8B~図8Fの構成が採用される。しかしながら、上述したチャージポンプ121A,131Aの具体的な構成例はすべて、信号decがチャージポンプ121Aの出力ノードN13に電流を流し出す方向に設定しているときに、チャージポンプ131Aの出力ノードN23から電流を引き出す方向に設定するように構成される。同様に、信号incがチャージポンプ121Aの出力ノードN13から電流を引き出す方向に設定しているとき、チャージポンプ131Aの出力ノードN23に電流を流し出す方向に設定するように構成される。このように構成されていれば、必ずしも、チャージポンプ121A及びチャージポンプ131Aには、同じ構成のものを用いなくてもかまわない。また、VIC回路133Aの構成図9Aに示す構成を、図9Bに示す構成に置き換えることも可能である。図9Bに示す構成は、NチャネルMOSトランジスタ以下、単にトランジスタと称すN2を有する。トランジスタN2は、ドレインが出力ノードN32ノードX側に接続され、ソースが接地電圧端子ノードGNDに接続され、ゲートが入力ノードN31に接続される。なお、入力ノードN31には、積分器132Aの積分結果vintが供給される。トランジスタN2のソース-ドレイン間には、積分器132Aの積分結果vintに応じた電流Iviが流れる。積分結果vintの電圧レベルが大きいほど、トランジスタN2のソース-ドレイン間に流れる電流は大きくなり、積分結果vintの電圧レベルが小さいほど、トランジスタN2のソース-ドレイン間に流れる電流は小さくなる。また、加算器14Aの構成図10Aに示す構成を、図10B、図10Cに示す構成に置き換えることも可能である。あるいは、加算器14Aは、単に図5のノードXとノードN41とを短絡する構成であっても良い。以下、図10B、図10Cに示す構成について具体的に説明する。図10Bに示す構成は、PチャネルMOSトランジスタ以下、単にトランジスタと称すP1B~P4Bを有する。トランジスタP1Bは、ソースが電源電圧端子ノードVDDに接続され、ドレインがトランジスタP3Bのソースに接続され、ゲートがノードXに接続される。トランジスタP2Bは、ソースが電源電圧端子ノードVDDに接続され、ドレインがトランジスタP4Bのソースに接続され、ゲートがノードXに接続される。トランジスタP3Bは、ドレインがノードXに接続され、ゲートがトランジスタP4Bのゲートに接続される。トランジスタP4Bは、ドレインが出力ノードN41に接続される。つまり、トランジスタP3Bは、トランジスタP1Bにカスコード接続されている。トランジスタP4Bは、トランジスタP2Bにカスコード接続されている。なお、トランジスタP1B~P4Bは、それぞれ、第1~第4トランジスタとも称する。また、トランジスタP3B,P4Bのそれぞれのゲートにはバイアス電圧VB1が印加される。図10Cに示す構成は、PチャネルMOSトランジスタ以下、単にトランジスタと称すP1C~P4Cと定電流源I1とを有する。トランジスタP1Cは、ソースが電源電圧端子ノードVDDに接続され、ドレインがノードXに接続され、ゲートがトランジスタP3Cのドレインに接続される。トランジスタP2Cは、ソースが電源電圧端子ノードVDDに接続され、ドレインがトランジスタP4Cのソースに接続され、ゲートがトランジスタP3Cのドレインに接続される。トランジスタP3Cは、ソースがノードXに接続され、ゲートがトランジスタP4Cのゲートに接続される。トランジスタP4Cは、ドレインが出力ノードN41に接続される。定電流源I1は、トランジスタP3Cのドレインと、接地電圧端子ノードGNDと、の間に設けられる。なお、トランジスタP1C~P4Cは、それぞれ、第1~第4トランジスタとも称する。また、トランジスタP3C,P4Cのそれぞれのゲートにはバイアス電圧VB2が印加される。また、図10Dは、図10Bに示す構成に対しバイアス電圧VB1図10Cに示す構成に対してはバイアス電圧VB2を供給するバイアス電圧生成回路の構成例を示す図である。図10Dに示すバイアス電圧生成回路は、1つのPチャネルトランジスタ以下、単にトランジスタと称すP10Dと電流源Ivbとを有する。トランジスタP10Dは、ソースが電源電圧端子ノードVDDに接続され、ゲート及びドレインが電流源Ivbに接続される。電流源Ivbは、トランジスタP10Dのゲート及びドレインと、接地電圧端子ノードGNDと、の間に設けられる。そして、図10Dに示すバイアス電圧生成部は、トランジスタP10Dのドレインの電圧をバイアス電圧VB1VB2として出力する。以下、実施の形態3から実施の形態6において、図5に示すPLL回路1Aのさらに詳細な構成例を示す。これらの詳細な構成例は、図7A~図7F、図8A~図8F、図9A、図9B、図10A~図10C等に示される具体例のうちのいくつかを採用して、PLL回路を構成したものである。実施の形態3図11は、本発明の実施の形態3にかかるPLL回路2の構成例を示す図である。図11では、図5に示すPLL回路1Aのさらに詳細な構成例をPLL回路2として示している。図11に示すPLL回路2は、位相比較器21と、比例パス22と、積分パス23と、加算器24と、発振器25と、分周器26と、を備える。比例パス22には、チャージポンプ第1チャージポンプ221と、フィルタ222と、が設けられている。積分パス23には、チャージポンプ第2チャージポンプ231と、積分器232と、VIC回路233と、が設けられている。加算器24は、PチャネルMOSトランジスタ以下、単にトランジスタと称すP1A,P2Aを有する。位相比較器21は、図1における位相比較器11に対応する。比例パス22は、図1における比例パス12に対応する。積分パス23は、図1における積分パス13に対応する。加算器24は、図1における加算器14に対応する。発振器25は、図1における発振器15に対応する。分周器26は、図1における分周器16に対応する。チャージポンプ221は、図1におけるチャージポンプ121に対応する。フィルタ222は、図1におけるフィルタ122に対応する。チャージポンプ231は、図1におけるチャージポンプ131に対応する。積分器232は、図1における積分器132に対応する。VIC回路233は、図1におけるVIC回路133に対応する。図11に示すPLL回路2は、チャージポンプ回路221として図7Aに示す回路、チャージポンプ回路231として図8Aに示す回路、VIC回路233として図9Aに示す回路、加算器24として図10Aに示す回路、を採用したものである。したがって、後述するトランジスタTr11,Tr12,Tr21,Tr22は、それぞれ、図7A,図8Aに示されるスイッチ素子SW11,SW12,SW21,SW22に対応する。位相比較器21位相比較器21は、基準信号Ref及び帰還信号FBの位相差を検出し、位相差に応じたパルス幅の信号dec,incを出力する。この信号dec、incのパルス幅に応じて、後述するトランジスタTr11,Tr12,Tr21,Tr22のオンオフ制御を行う。なお、トランジスタTr11とトランジスタTr12とが共にオンするような、あるいは、トランジスタTr21とトランジスタTr22とが共にオンするような、信号dec,incのそれぞれのパルスの一部または全部が重なり合うオーバーラップ時間を持たせるような設計も可能である。しかしながら、本実施例にあっては、説明の簡単化のため、このオーバーラップ時間を持たない制御を行う場合について最初に説明する。位相比較器21は、帰還信号FBの位相が基準信号Refの位相より遅れている場合、後述するトランジスタTr11とトランジスタTr22とをオフする信号decを出力し、後述するトランジスタTr12とトランジスタTr21とが位相差に応じた期間オンするパルス幅の信号incを出力する。一方、帰還信号FBの位相が基準信号Refの位相より進んでいる場合、トランジスタTr12とトランジスタTr21とをオフする信号incを出力し、トランジスタTr11とトランジスタTr21とが位相差に応じた期間オンするパルス幅の信号decを出力する。本実施の形態では、例えば、帰還信号FBの位相が基準信号Refの位相より遅れている場合、位相比較器21は、Lレベルに固定された信号decを出力し、かつ、位相差に応じたパルス幅の信号incを出力する。一方、帰還信号FBの位相が基準信号Refの位相より進んでいる場合、位相比較器21は、位相差に応じたパルス幅の信号decを出力し、かつ、Lレベルに固定された信号decを出力する。比例パス22比例パス22において、チャージポンプ221は、一定の電流を流す定電流源I11,I12と、スイッチ素子としてのPチャネルMOSトランジスタ以下、単にトランジスタと称すTr11と、スイッチ素子としてのNチャネルMOSトランジスタ以下、単にトランジスタと称すTr12と、反転器IV11と、を有する。定電流源I11、トランジスタTr11、トランジスタTr12及び定電流源I12は、電源電圧端子ノード基準電圧端子ノードVDDと接地電圧端子ノードGNDとの間に直列に接続されている。具体的には、定電流源I11では、入力端子ノードが電源電圧端子ノードVDDに接続され、出力端子ノードがトランジスタTr11のソースに接続される。トランジスタTr11では、ドレインがトランジスタTr12のドレインに接続され、ゲートに信号decの反転信号が供給される。トランジスタTr12では、ソースが定電流源I12の入力端子ノードに接続され、ゲートに信号incが供給される。定電流源I12では、出力端子ノードが接地電圧端子ノードGNDに接続される。そして、チャージポンプ221は、トランジスタTr11のドレインとトランジスタTr12のドレインとの間のノードノードN13に流れる電流Iprを出力する。例えば、トランジスタTr11がオンし、トランジスタTr12がオフすると、定電流源I11からトランジスタTr11を介してフィルタ222に向けて電流Idown2に相当する電流Iprが流れる。一方、トランジスタTr11がオフし、トランジスタTr12がオンすると、フィルタ222側からトランジスタTr12を介して定電流源I12に向けて電流Iup2に相当する電流Iprが流れる。フィルタ222は、図1に示すフィルタ122と同じ構成である。つまり、フィルタ222は、チャージポンプ221の出力電流Iprの高周波成分を除去した電流Ipropを出力する。積分パス23比例パス22のチャージポンプ221同様、積分パス23において、チャージポンプ231は、一定の電流を流す定電流源I21,I22と、スイッチ素子としてのPチャネルMOSトランジスタ以下、単にトランジスタと称すTr21と、スイッチ素子としてのNチャネルMOSトランジスタ以下、単にトランジスタと称すTr22と、反転器IV21と、を有する。定電流源I21、トランジスタTr21、トランジスタTr22及び定電流源I22は、電源電圧端子ノード基準電圧端子ノードVDDと接地電圧端子ノードGNDとの間に直列に接続されている。具体的には、定電流源I21では、入力端子ノードが電源電圧端子ノードVDDに接続され、出力端子ノードがトランジスタTr21のソースに接続される。トランジスタTr21では、ドレインがトランジスタTr22のドレインに接続され、ゲートに信号incの反転信号が供給される。トランジスタTr22では、ソースが定電流源I22の入力端子ノードに接続され、ゲートに信号decが供給される。定電流源I22では、出力端子ノードが接地電圧端子ノードGNDに接続される。そして、チャージポンプ231は、トランジスタTr21のドレインとトランジスタTr22のドレインとの間のノードノードN23に流れる電流Iintを出力する。例えば、トランジスタTr21がオンし、トランジスタTr22がオフすると、定電流源I21からトランジスタTr21を介して積分器232に向けて電流Iup1に相当する電流Iintが流れる。一方、トランジスタTr21がオフし、トランジスタTr22がオンすると、積分器232側からトランジスタTr22を介して定電流源I22に向けて電流Idown1に相当する電流Iintが流れる。積分器232は、図1に示す積分器132と同じ構成である。つまり、積分器232は、チャージポンプ231の出力電流Iintを積分して積分結果vintを出力する。VIC回路233は、NチャネルMOSトランジスタ以下、単にトランジスタと称すN1と、抵抗素子第1抵抗素子Rviと、を有する。トランジスタN1及び抵抗素子Rviは、ノード第1ノードXと接地電圧端子ノードGNDとの間に直列に接続されている。トランジスタN1は、第5トランジスタとも称する。具体的には、トランジスタN1では、ドレインがノードXに接続され、ソースが抵抗素子Rviの一端に接続され、ゲートに積分器232の積分結果vintが供給される。抵抗素子Rviの他端は、接地電圧端子ノードGNDに接続される。トランジスタN1のソース-ドレイン間には、積分器232の積分結果vintに応じた電流Iviが流れる。例えば、積分結果vintの電圧レベルが大きいほど、トランジスタN1のソース-ドレイン間に流れる電流は大きくなり、積分結果vintの電圧レベルが小さいほど、トランジスタN1のソース-ドレイン間に流れる電流は小さくなる。加算器24電流出力の加算器24を構成するトランジスタP1A,P2Aは、カレントミラー接続されている。具体的には、トランジスタP1Aでは、ソースが電源電圧端子ノードVDDに接続され、ゲート及びドレインがノードXに接続されている。トランジスタP2Aでは、ソースが電源電圧端子ノードVDDに接続され、ゲートがノードXに接続され、ドレインが発振器25の入力端子ノードに接続される。なお、ノードXは、抵抗素子Rprの他端と、トランジスタN1のドレインと、にも接続されている。トランジスタP1Aのソース-ドレイン間には、比例パス22の出力電流Ipropと、積分パス23の出力電流Iviと、が足しあわされた電流が流れる。トランジスタP2Aのソース-ドレイン間には、トランジスタP1Aのソース-ドレイン間に流れる電流に比例した電流Iroが流れる。そして、トランジスタP2Aのドレイン電流Iroが発振器25に供給される。発振器25及び分周器26発振器25は、図1に示す発振器15の場合と同様に、電流Iroに応じた周波数の発振信号を出力する。例えば、発振器25は、電流Iroが小さくなるほど、発振信号の周波数を小さくし、電流Iroが大きくなるほど、発振信号の周波数を大きくする。分周器26は、図1に示す分周器16の場合と同様に、発振器25から出力された発振信号をNNは自然数分周して帰還信号FBとして出力する。PLL回路2の詳細な動作の説明続いて、図11に示すPLL回路2の動作についてさらに詳細に説明する。まず、帰還信号FBの位相が基準信号Refの位相より遅れている場合の動作について説明する。この場合、位相比較器21は、Lレベルに固定された信号decを出力し、かつ、位相差に応じたパルス幅の信号incを出力する。比例パス22において、トランジスタTr11は、信号decがLレベルに固定されるため、オフする。一方、トランジスタTr12は、信号incが位相差に応じたパルス幅でHレベルとなっている期間、オンする。したがって、フィルタ222側からトランジスタTr12を介して定電流源I12に向けて電流Iprが流れる。なお、位相比較器21は、上記したように、Lレベルに固定された信号decを出力し、かつ、位相差に応じたパルス幅の信号incを出力している。そのため、電流Ipr=Idown2-Iup2=0-Iup2=-Iup2が流れる。つまり、フィルタ222からトランジスタTr12の方向にIup2の電流が流れることになる。フィルタ222は、電流Iprの高周波成分を除去した電流Ipropを流す。ここでは、ノードX側からフィルタ222側に向けて電流Ipropが流れる。積分パス23において、トランジスタTr21は、信号incが位相差に応じたパルス幅でHレベルとなっている期間、オンする。一方、トランジスタTr22は、信号decがLレベルに固定されるため、オフする。したがって、定電流源I21からトランジスタTr21を介して積分器232側に向けて電流Iintが流れる。なお、位相比較器21は、上記したように、Lレベルに固定された信号decを出力し、かつ、位相差に応じたパルス幅の信号incを出力している。そのため、電流lint=Iup1-Idown1=Iup1-0=Iup1が流れる。つまり、トランジスタTr21から積分器232の方向にIup1の電流が流れることになる。積分器232では、容量素子Cintに電流Iintの電荷が蓄積され、当該電荷に応じた電圧積分結果vintが出力される。電圧vintが大きくなるため、VIC回路233では、ノードXから接地電圧端子ノードGNDに向けて比較的大きな電流Iviが流れる。このように、ノードXから比例パス22側に向けて電流Ipropが流れ、かつ、ノードXから積分パス23側に向けて比較的大きな電流Iviが流れるため、加算器24のトランジスタP1Aのソース-ドレイン間に流れる電流は比較的大きくなる。それに伴って、トランジスタP2Aのドレイン電流Iroも比較的大きくなる。それにより、発振器25から出力される発振信号の周波数は大きくなる。それに伴って、分周器26の出力信号帰還信号FBの周波数も大きくなる。その結果、遅れていた帰還信号FBの位相が進められ、基準信号Refの位相と略一致するように調整される。次に、帰還信号FBの位相が基準信号Refの位相より進んでいる場合の動作について説明する。この場合、位相比較器21は、位相差に応じたパルス幅の信号decを出力し、かつ、Lレベルに固定された信号incを出力する。比例パス22において、トランジスタTr11は、信号decが位相差に応じたパルス幅でHレベルとなっている期間、オンする。一方、トランジスタTr12は、信号incがLレベルに固定されるため、オフする。したがって、定電流源I11からトランジスタTr11を介してフィルタ222側に向けて電流Iprが流れる。なお、位相比較器21は、上記したように、位相差に応じたパルス幅の信号decを出力し、かつ、Lレベルに固定された信号incを出力している。そのため、電流Ipr=Idown2-Iup2=Idown2-0=Idown2が流れる。つまり、トランジスタTr11からフィルタ222の方向にIdown2の電流が流れることになる。フィルタ222は、電流Iprの高周波成分を除去した電流Ipropを流す。ここでは、フィルタ222側からノードX側に向けて電流Ipropが流れる。積分パス23において、トランジスタTr21は、信号incがLレベルに固定されるため、オフする。一方、トランジスタTr22は、信号decが位相差に応じたパルス幅でHレベルとなっている期間、オンする。したがって、積分器232側からトランジスタTr22を介して定電流源I22に向けて電流Iintが流れる。なお、位相比較器21は、上記したように、位相差に応じたパルス幅の信号decを出力し、かつ、Lレベルに固定された信号incを出力している。そのため、電流lint=Iup1-Idown1=0-Idown1=-Idown1が流れる。つまり、積分器232からトランジスタTr22の方向にIdown1の電流が流れることになる。積分器232では、電流Iintの電荷が容量素子Cintから放電される。そして、容量素子Cintに蓄積されている電荷に応じた電圧積分結果vintが出力される。電圧vintが小さくなるため、VIC回路233では、ノードXから接地電圧端子ノードGNDに向けて比較的小さな電流Iviが流れる。このように、比例パス22側からノードXに向けて電流Ipropが流れ、かつ、ノードXから積分パス23側に向けて比較的小さな電流Iviが流れるため、加算器24のトランジスタP1Aのソース-ドレイン間に流れる電流は比較的小さくなる。それに伴って、トランジスタP2Aのドレイン電流Iroも比較的小さくなる。それにより、発振器25から出力される発振信号の周波数は小さくなる。それに伴って、分周器26の出力信号帰還信号FBの周波数も小さくなる。その結果、進んでいた帰還信号FBの位相が遅らされ、基準信号Refの位相と略一致するように調整される。以上説明したように、上記では、簡単のため、位相比較器21から、チャージポンプの221の2つのトランジスタTr11,Tr12がともにオンするようなオーバーラップ時間を持たないものとして説明したチャージポンプ231も同様。しかしながら、たとえオーバーラップ時間を持たせるように、位相比較器21が信号dec、incを出力したとしても、位相差情報は、信号dec、incの各スイッチ素子をオンさせるパルスの幅として情報が与えられている。つまり比例パス22のフィルタ222や積分器232には、それぞれ差分電流Ipr、Iintが与えられている。この差分電流Ipr、Iintが位相差情報をまさしく示すため、オーバーラップ時間を有していても、本回路は上述と同様の動作をさせることが可能である。PLL回路1の変形例図12は、図11に示すPLL回路2の変形例をPLL回路3として示す図である。図12に示すPLL回路3は、図11に示すPLL回路2と比較して、積分パス上に設けられたVIC回路の構成が異なる。図11では図9Aに示す回路をVIC回路233としたが、ここでは図9Bに示す回路をVIC回路333としている。つまり、図12に示すPLL回路3は、チャージポンプ回路221として図7Aに示す回路、チャージポンプ回路231として図8Aに示す回路、VIC回路333として図9Bに示す回路、加算器24として図10Aに示す回路、を採用している。図12に示すPLL回路3の積分パス33は、積分パス23と比較して、VIC回路233に代えてVIC回路333を有する。VIC回路333は、トランジスタN2のみを有し、抵抗素子Rviを有しない。図12に示すPLL回路3のその他の回路構成については、図11に示すPLL回路2の場合と同様であるため、その説明を省略する。図12に示すPLL回路3では、VIC回路333が抵抗素子Rviを有しないため、回路規模が抑制される。一方、図11に示すPLL回路2では、VIC回路233が抵抗素子Rviを有するため、その分回路規模が増大してしまう。しかしながら、図11に示すPLL回路2では、VIC回路233のトランスコンダクタンスgmがトランジスタN1及び抵抗素子Rviによって決定されるため、温度やデバイスにより変動しやすいトランジスタN1のトランスコンダクタンスの影響を緩和することができる。実施の形態4図13は、本発明の実施の形態4にかかるPLL回路4の構成例を示す図である。図13に示すPLL回路4では、図11に示すPLL回路2と比較して、加算器の構成が異なる。図11では図10Aに示す回路を加算器24としたが、ここでは図10Bに示す回路を加算器44としている。つまり、図13に示すPLL回路4は、チャージポンプ回路221として図7Aに示す回路、チャージポンプ回路231として図8Aに示す回路、VIC回路233として図9Aに示す回路、加算器44として図10Bに示す回路、を採用している。以下、具体的に説明する。図13に示すPLL回路4は、加算器24に代えて加算器44を有する。加算器44は、電流出力の加算器であって、PチャネルMOSトランジスタ以下、単にトランジスタと称すP1B~P4Bを有する。トランジスタP1Bは、ソースが電源電圧端子ノードVDDに接続され、ドレインがトランジスタP3Bのソースに接続され、ゲートがノードXに接続される。トランジスタP2Bは、ソースが電源電圧端子ノードVDDに接続され、ドレインがトランジスタP4Bのソースに接続され、ゲートがノードXに接続される。トランジスタP3Bは、ドレインがノードXに接続され、ゲートがトランジスタP4Bのゲートに接続される。トランジスタP4Bは、ドレインが出力ノードN41発振器25の入力端子ノードに接続される。つまり、トランジスタP3Bは、トランジスタP1Bにカスコード接続されている。トランジスタP4Bは、トランジスタP2Bにカスコード接続されている。また、トランジスタP3B,P4Bのそれぞれのゲートにはバイアス電圧VB1が印加される。バイアス電圧VB1は、例えば、図10Dに示すようなバイアス電圧生成回路によって生成される。図10Dに示すバイアス電圧生成回路は、1つのPチャネルトランジスタP10Dと電流源Ivbとを有する。トランジスタP10Dは、ソースが電源電圧端子ノードVDDに接続され、ゲート及びドレインが電流源Ivbに接続される。電流源Ivbは、トランジスタP10Dのゲート及びドレインと、接地電圧端子ノードGNDと、の間に設けられる。そして、図10Dに示すバイアス電圧生成部は、トランジスタP10Dのドレインの電圧をバイアス電圧VB1として出力する。なお、所望の電位のバイアス電圧VB1を生成できるのであれば、バイアス電圧生成部の構成は図10Dに示す構成に限られずどのような構成でも良い。図13に示すPLL回路4のその他の回路構成及び動作については、図11に示すPLL回路2の場合と同様であるため、その説明を省略する。図11に示すPLL回路2では、電源電圧VDDの変動に対してトランジスタP2Aのソース-ドレイン間に流れる電流の変化量が大きい。一方、図13に示すPLL回路4では、トランジスタP3B,P4Bがさらに設けられているため、電源電圧VDDの変動に対してトランジスタP2Bのソース-ドレイン間に流れる電流の変化量が比較的小さい。つまり、図13に示すPLL回路4は、電源電圧VDDの変動に対する電流Iroの変化量を小さくすることができる。実施の形態5図14は、本発明の実施の形態5にかかるPLL回路5の構成例を示す図である。図14に示すPLL回路5では、図11に示すPLL回路2と比較して、加算器の構成が異なる。図11では図10Aに示す回路を加算器24としたが、ここでは図10Cに示す回路を加算器54としている。つまり、図14に示すPLL回路5は、チャージポンプ回路221として図7Aに示す回路、チャージポンプ回路231として図8Aに示す回路、VIC回路233として図9Aに示す回路、加算器54として図10Cに示す回路、を採用している。以下、具体的に説明する。図14に示すPLL回路5は、加算器24に代えて加算器54を有する。加算器54は、電流出力の加算器であって、PチャネルMOSトランジスタP1C~P4Cと、一定の電流を流す定電流源I1と、を有する。トランジスタP1Cは、ソースが電源電圧端子ノードVDDに接続され、ドレインがノードXに接続され、ゲートがトランジスタP3Cのドレインに接続される。トランジスタP2Cは、ソースが電源電圧端子ノードVDDに接続され、ドレインがトランジスタP4Cのソースに接続され、ゲートがトランジスタP3Cのドレインに接続される。トランジスタP3Cは、ソースがノードXに接続され、ゲートがトランジスタP4Cのゲートに接続される。トランジスタP4Cは、ドレインが出力ノードN41発振器25の入力端子ノードに接続される。定電流源I1は、トランジスタP3Cのドレインと、接地電圧端子ノードGNDと、の間に設けられる。また、トランジスタP3C,P4Cのそれぞれのゲートにはバイアス電圧VB2が印加される。バイアス電圧VB2は、例えば、図10Dに示すようなバイアス電圧生成回路によって生成される。図10Dに示すバイアス電圧生成回路は、1つのPチャネルトランジスタP10Dと電流源Ivbとを有する。トランジスタP10Dは、ソースが電源電圧端子ノードVDDに接続され、ゲート及びドレインが電流源Ivbに接続される。電流源Ivbは、トランジスタP10Dのゲート及びドレインと、接地電圧端子ノードGNDと、の間に設けられる。そして、図10Dに示すバイアス電圧生成部は、トランジスタP10Dのドレインの電圧をバイアス電圧VB2として出力する。なお、所望の電位のバイアス電圧VB2を生成できるのであれば、バイアス電圧生成部の構成は図10Dに示す構成に限られずどのような構成でも良い。図14に示すPLL回路5のその他の回路構成及び動作については、図11に示すPLL回路2の場合と同様であるため、その説明を省略する。本発明にかかるPLL回路では、発振信号の周波数範囲が広い場合、それに応じて、VIC回路の電流範囲も広くなる。ここで、例えば、図11に示すPLL回路2では、VIC回路233とトランジスタP1Aのゲートとが直接接続されている。そのため、トランジスタP1Aのゲート電圧V2は、VIC回路233の飽和範囲を確保できるように広範囲に設定可能である必要がある。したがって、トランジスタP1Aのサイズはある程度大きなものが要求される。通常、トランジスタP1Aのゲート幅Wが小さいほど熱雑音は抑制されるため、図11に示すPLL回路2では、熱雑音を十分に抑制できない可能性がある。一方、図14に示すPLL回路5では、VIC回路233とトランジスタP1Cのゲートとは直接接続されていない。具体的には、VIC回路233は、トランジスタP1CのドレインノードXに接続され、トランジスタP1Cのゲートは、定電流源I1に接続されている。図14に示すPLL回路5では、トランジスタP1Cのゲート電圧をVIC回路233の電流範囲とは無関係に設定可能であるため、トランジスタP1Cのゲート幅を小さくして熱雑音を十分に抑制することができる。実施の形態6図15は、本発明の実施の形態6にかかるPLL回路6の構成例を示す図である。図15に示すPLL回路6では、図11に示すPLL回路2と比較して、加算器の構成が異なる。具体的には、図15に示すPLL回路6において、加算器は、トランジスタ等によって構成されておらず、ノードXにて加算された電流Iroをそのまま発振器25に供給している。図15に示すPLL回路6のその他の回路構成及び動作については、図11に示すPLL回路2の場合と同様であるため、その説明を省略する。このような回路構成でも、上記した他の実施の形態にかかるPLL回路と同様の効果を奏することができる。本発明にかかるPLL回路のその他の構成例図16~図20は、本発明にかかるPLL回路のその他の構成例をそれぞれPLL回路2A~6Aとして示す図である。図16~図20に示すPLL回路2A~6Aの構成は、それぞれ、図11~図15に示すPLL回路2~6の構成のうち、チャージポンプに設けられたPチャネルMOSトランジスタTr11、Tr21を極性の異なるNチャネルMOSトランジスタTr11,Tr21に置き換え、かつ、反転器IV11,IV21を削除したものである。図16~図20に示すPLL回路2A~6Aのその他の回路構成及び動作については、それぞれ、図11~図15に示すPLL回路2~6と同様であるため、その説明を省略する。なお、位相比較器21Aは、位相比較器21に対応する。比例パス22Aは、比例パス22に対応する。積分パス23A,33Aは、それぞれ積分パス23に対応する。加算器24A,44A,54Aは、それぞれ加算器24に対応する。発振器25Aは、発振器25に対応する。分周器26Aは、分周器26に対応する。チャージポンプ221Aは、チャージポンプ221に対応する。フィルタ222Aは、フィルタ222に対応する。チャージポンプ231Aは、チャージポンプ231に対応する。積分器232Aは、積分器232に対応する。VIC回路233A,333Aは、それぞれVIC回路233に対応する。図16~図20に示すPLL回路2A~6Aの場合でも、上記した実施の形態にかかるPLL回路と同様の効果を奏することができる。本発明にかかるPLL回路のレイアウト構成例次に、本発明にかかるPLL回路のレイアウト構成について、従来技術のPLL回路と比較しながら説明する。図21は、図1に示す本発明にかかるPLL回路1のレイアウト構成例を示す図である。また、図22は、図23に示す従来技術のPLL回路500のレイアウト構成を示す図である。図21に示すように、本発明にかかるPLL回路1のチップ上には、紙面の下部に容量素子Cintが配置され、紙面の中央に容量素子Cprが配置され、紙面の上部にPLL回路1を構成するその他の回路が配置される。ここで、図1に示すように、容量素子Cprは電源電圧端子ノードVDDに接続され、容量素子Cintは接地電圧端子ノードGNDに接続される。つまり、容量素子Cpr,Cintは、それぞれ異なる電圧源に接続される。換言すると、容量素子Cpr,Cintは、それぞれ異なる極性のWELLウェル上に配置される。したがって、容量素子Cprと容量素子Cintとは、図21からも明らかなように、WELLウェル分離等の結果、所定のスペース間隔を空けて配置される。一方、図22に示すように、従来技術のPLL回路500のチップ上には、紙面の下部に容量素子Cintが配置され、紙面の中央に容量素子Cprが配置され、紙面の上部にPLL回路500を構成するその他の回路が配置される。ここで、図23に示すように、容量素子Cpr,Cintは、何れも接地電圧端子ノードGNDに接続される。つまり、容量素子Cpr,Cintは、共通の電圧源に接続される。したがって、容量素子Cprと容量素子Cintとは、図22からも明らかなように、WELLウェル分離等の必要が無いため、図21の場合と比較してほとんどスペースを空けずに配置される。このように、本発明にかかるPLL回路1では、容量素子Cprと容量素子Cintとが従来よりも広いスペース間隔を空けて配置される。これは上記した他の実施の形態にかかるPLL回路においても同様のことが言える。さらに、本発明にかかるPLL回路1では、容量素子Cpr及び容量素子Cintの極性が異なるため、それぞれ異なるデバイス上に配置されることも多い。これは上記した他の実施の形態にかかるPLL回路においても同様のことが言える。なお、比例パスに設けられた容量素子Cprは、積分パスに設けられた容量素子Cintよりも、PLL回路1のその他の内部回路の近傍に配置されるのが好ましい。これは、比例パス側は、積分パス側よりも、速く応答することが求められているからである。本願発明と従来技術との比較次に、本発明にかかるPLL回路と、特許文献2及び特許文献3に開示された従来技術のPLL回路と、の違いについて説明する。図27は、特許文献2に開示されたPLL回路の構成を示す図である。図28は、特許文献3に開示されたPLL回路の構成を示す図である。まず、図27に示す従来技術のPLL回路の場合、加算器ADD演算増幅器OPA3が、ローパスフィルタLPF演算増幅器OPA1の出力電圧と、積分器INT演算増幅器OPA2の出力電圧と、を加算した電圧を生成している。一方、本発明にかかるPLL回路では、加算器が、フィルタの出力電流Ipropと、積分器の出力電圧に応じた電流Iviと、を加算している。つまり、従来技術の加算器が電圧加算であるのに対し、本発明の加算器は電流加算である。さらに、図27に示す従来技術のPLL回路の場合、ローパスフィルタLPF及び積分器INTは、電圧を生成するために多くの抵抗素子及び容量素子を有している。一方、本発明にかかるPLL回路の場合、従来技術と異なり、フィルタ及び積分器は、合計1個の抵抗素子Rprと2個の容量素子Cpr,Cintを少なくとも有していれば良い。さらに、図27に示す従来技術のPLL回路では、加算器ADD,ローパスフィルタLPF及び積分器INTがそれぞれ演算増幅器を備えているため、PLL回路全体として出力雑音が大きくなってしまう可能性がある。一方、本発明にかかるPLL回路では、加算器、フィルタ及び積分器のいずれも演算増幅器を備えていないため、従来技術と異なり、PLL回路全体として出力雑音が大きくなることはない。さらに、図27に示す従来技術のPLL回路の場合、ローパスフィルタLPF及び積分器INTには、それぞれ位相比較器PC1,PC2フリップフロップFF1,FF2からのHレベル又はLレベルの信号が供給される。一方、本発明にかかるPLL回路の場合、フィルタ及び積分器には、それぞれ電流出力型のチャージポンプからの出力電流Ipr,Iintが供給される。つまり、従来技術のローパスフィルタ及び積分器は電圧制御であるのに対し、本発明のフィルタ及び加算器は電流制御である。さらに、図27に示す従来技術のPLL回路は、2個の位相比較器PC1,PC2を備える。一方、本発明にかかるPLL回路は、1個の位相比較器を備える。次に、図28に示す従来技術のPLL回路の場合、電圧制御発振器が、比例回路の出力電圧と、積分回路の出力電圧と、に応じた周波数の発振信号を出力している。一方、本発明にかかるPLL回路の場合、電流制御型の発振器が、フィルタの出力電流Ipropと、積分器の出力電圧に応じた電流Iviと、を加算した電流Iroに応じた周波数の発振信号を出力している。つまり、従来技術のPLL回路が電圧制御であるのに対し、本発明にかかるPLL回路は電流制御である。さらに、図28に示す従来技術のPLL回路の場合、ローパスフィルタ及び積分器は、電圧を生成するために多くの抵抗素子及び容量素子を有している。一方、本発明にかかるPLL回路の場合、従来技術と異なり、フィルタ及び積分器は、合計1個の抵抗素子Rprと2個の容量素子Cpr,Cintを少なくとも有していれば良い。さらに、図28に示す従来技術のPLL回路では、比例回路及び積分回路がそれぞれ演算増幅器を備えているため、PLL回路全体として出力雑音が大きくなってしまう可能性がある。一方、本発明にかかるPLL回路では、フィルタ及び積分器のいずれも演算増幅器を備えていないため、従来技術と異なり、PLL回路全体として出力雑音が大きくなることはない。以上のように、上記実施の形態1~5にかかるPLL回路では、積分用の容量素子Cintと、フィルタを構成する抵抗素子Rprと、が異なるパス上に設けられている。そのため、容量素子Cintの容量値及び抵抗素子Rprの抵抗値は、互いに影響されることなく、それぞれ個別に調整可能である。したがって、上記実施の形態にかかるPLL回路では、容量素子Cintの容量値を大きくすることなく、抵抗素子Rprの抵抗値を小さくすることができる。それにより、上記実施の形態にかかるPLL回路は、回路規模を増大させることなく、抵抗素子Rprに起因する出力雑音を抑制することができる。その結果、上記実施の形態にかかるPLL回路は、回路規模を増大させることなく、ロングタームジッタを仕様の範囲内に抑えることができる。なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、PLL回路に設けられた全てのトランジスタの導電型を逆に入れ替え、かつ、電源電圧端子ノード及び接地電圧端子ノードに供給される電圧を逆に入れ替えた構成にも適宜変更可能である。また、上記実施の形態では、電流出力型のチャージポンプがNチャネルMOSトランジスタにより構成された場合を例に説明したが、これに限られず、同様の動作を実現可能な他の回路構成に適宜変更可能である。また、上記実施の形態では、PLL回路が分周器を備えた場合を例に説明したが、これに限られず、分周する必要が無い場合には、特に備える必要はない。例えば、上記の実施形態の一部又は全部は、以下の付記のようにも記載され得るが、以下には限られない。付記1基準信号と帰還信号との位相差を検出する位相比較器と、前記位相比較器の検出結果に応じた電流を出力する第1及び第2チャージポンプと、前記第1チャージポンプの出力電流の高周波成分を除去した第1電流を出力するフィルタと、前記第2チャージポンプの出力電流を積分する積分器と、前記積分器の積分結果に応じた第2電流を出力する電圧電流変換回路と、前記第1及び前記第2電流を加算して生成される第3電流に応じた周波数の発振信号を生成し、前記位相比較回路に帰還する発振器と、を備えたPLL回路。付記2前記第1及び前記第2電流を加算して前記第3電流を出力する加算器をさらに備えた、付記1に記載のPLL回路。付記3前記加算器は、ソースが第1電源に接続され、ドレイン及びゲートが前記第1及び前記第2電流の供給される第1ノードに共通接続された第1トランジスタと、ソースが前記第1電源に接続され、ゲートが前記第1ノードに接続され、ドレインが前記発振器に接続された第2トランジスタと、を有する、付記2に記載のPLL回路。付記4前記加算器は、前記第1トランジスタのドレインと前記第1ノードとの間に設けられ、ゲートにバイアス電圧が供給される第3トランジスタと、前記第2トランジスタのドレインと前記発振器との間に設けられ、ゲートに前記バイアス電圧が供給される第4トランジスタと、をさらに有する、付記3に記載のPLL回路。付記5前記加算器は、一定の電流を流す定電流源と、ソースが第1電源に接続され、ドレインが前記第1及び前記第2電流の供給される第1ノードに接続され、ゲートが前記定電流源に接続された第1トランジスタと、ソースが前記第1電源に接続され、ドレインが前記発振器に接続され、ゲートが前記定電流源に接続された第2トランジスタと、前記第1ノードと前記定電流源との間に設けられ、ゲートにバイアス電圧が供給される第3トランジスタと、前記第2トランジスタのドレインと前記発振器との間に設けられ、ゲートに前記バイアス電圧が供給される第4トランジスタと、を有する、請求項2に記載のPLL回路。付記6前記加算器は、前記第1及び前記第2の電流の供給される第1ノードの電流をそのまま前記第3電流として出力することを特徴とする、付記2に記載のPLL回路。付記7前記電圧電流変換回路は、ゲートに前記積分器の積分結果が供給され、ソース-ドレイン間に流れる電流を前記第2電流として出力する第5トランジスタを有する、付記1~6のいずれか一項に記載のPLL回路。付記8前記電圧電流変換回路は、前記第5トランジスタに直列接続された第1抵抗素子をさらに有する、付記7に記載のPLL回路。付記9前記発振器の発振信号を分周して前記帰還信号として出力する分周器をさらに備えた、付記1~8のいずれか一項に記載のPLL回路。付記10前記フィルタは、前記第1チャージポンプの出力電流が流れる第1信号線上に直列に設けられた第2抵抗素子と、前記第1信号線と第1電源との間に設けられた第1容量素子と、を有する、付記1~9のいずれか一項に記載のPLL回路。付記11前記積分器は、前記第2チャージポンプの出力電流が流れる第2信号線と、第2電源と、の間に設けられた第2容量素子を有する、付記1~10のいずれか一項に記載のPLL回路。付記12前記フィルタは、前記第1チャージポンプの出力電流が流れる第1信号線上に直列に設けられた第2抵抗素子と、前記第1信号線と第1電源との間に設けられた第1容量素子と、を有し、前記積分器は、前記第2チャージポンプの出力電流が流れる第2信号線と、第2電源と、の間に設けられた第2容量素子を有する、付記1~9のいずれか一項に記載のPLL回路。付記13前記第1容量素子と前記第2容量素子とは、それぞれ異なる極性のウェル上に配置されることを特徴とする付記12に記載のPLL回路。付記14前記第1容量素子と前記第2容量素子とは、所定の間隔をあけて配置されることを特徴とする付記12又は13に記載のPLL回路。付記15前記所定の間隔は、異なる極性のウェルが分離していることにより形成されたものであることを特徴とする付記14に記載のPLL回路。付記16前記第1容量素子は、前記第2容量素子よりも、他の内部回路の近傍に配置されることを特徴とする付記12~15のいずれか一項に記載のPLL回路。付記17前記第1容量素子は、前記第2容量素子と他の内部回路との間に配置されることを特徴とする付記12~16のいずれか一項に記載のPLL回路。"