"オープンビットラインメモリ構造を有する半導体メモリ装置において、メモリセル配列を含むメモリセルブロックと、一つ以上の第1センスアンプを具備し、それぞれの第1センスアンプは、第1ビットライン、第1相補ビットライン及び第1サイズの第1トランジスタを有する第1増幅回路を具備するエッジセンスアンプブロックと、一つ以上の第2センスアンプを具備し、それぞれの第2センスアンプは、第2ビットライン、第2相補ビットライン、及び前記第1サイズと互いに異なる第2サイズの第2トランジスタを有する第2増幅回路を具備するセントラルセンスアンプブロックと、前記エッジセンスアンプブロックと電気的に連結され、少なくとも1つのキャパシタを含むキャパシタブロックと、を具備することを特徴とする半導体メモリ装置。前記第1増幅回路及び第2増幅回路それぞれは、MOS感知増幅器、均等化回路及びカラム選択回路を具備することを特徴とする請求項1に記載の半導体メモリ装置。前記第1トランジスタは、前記第1増幅回路のMOS感知増幅器に含まれ、前記第2トランジスタは、前記第2増幅回路のMOS感知増幅器に含まれ、前記第1サイズは、前記第2サイズより大きいことを特徴とする請求項2に記載の半導体メモリ装置。前記第1トランジスタは、前記第1増幅回路の均等化回路に含まれ、前記第2トランジスタは、前記第2増幅回路の均等化回路に含まれ、前記第1サイズは、前記第2サイズより大きいことを特徴とする請求項2に記載の半導体メモリ装置。前記第1トランジスタは、前記第1増幅回路のカラム選択回路に含まれ、前記第2トランジスタは、前記第2増幅回路のカラム選択回路に含まれ、前記第1サイズは、前記第2サイズより大きいことを特徴とする請求項2に記載の半導体メモリ装置。前記第1ビットラインは、前記エッジセンスアンプブロックに隣接する第1メモリセルブロック内のメモリセル配列に連結され、前記第1相補ビットラインは、前記キャパシタブロックに備わる第1キャパシタに連結され、前記第2ビットラインは、前記第1メモリセルブロック内の第2メモリ配列に連結され、前記第2相補ビットラインは、前記セントラルセンスアンプブロックに隣接する第2メモリセルブロックに備わる第3メモリ配列に連結されることを特徴とする請求項1に記載の半導体メモリ装置。オープンビットラインメモリ構造を有する半導体メモリ装置において、エッジメモリセルブロックの第1メモリセル配列と連結される第1センスアンプを具備し、前記第1センスアンプは、第1電源信号と連結された第1均等化回路を含むエッジセンスアンプブロックと、前記エッジメモリセルブロックの第2メモリセル配列と連結される第2センスアンプを具備し、前記第2センスアンプは、第2電源信号と連結された第2均等化回路を含むセントラルセンスアンプブロックと、前記第1電源信号及び第2電源信号を発し、前記第1電源信号と前記第2電源信号とをそれぞれ互いに異なる経路を介して、前記第1均等化回路及び前記第2均等化回路に提供する電源発生装置と、を具備することを特徴とする半導体メモリ装置。前記エッジセンスアンプブロックと電気的に連結され、第1キャパシタを含む第1キャパシタブロックをさらに具備し、前記第1センスアンプは、前記第1メモリセル配列と連結される第1ビットライン、及び前記第1キャパシタと連結される第1相補ビットラインを含むことを特徴とする請求項7に記載の半導体メモリ装置。前記第1均等化回路に連結される第2キャパシタを含む第2キャパシタブロックをさらに具備することを特徴とする請求項8に記載の半導体メモリ装置。前記第2キャパシタは、半導体配置設計上、前記第1キャパシタが配されるレベルの下位置のレベルに配されることを特徴とする請求項9に記載の半導体メモリ装置。前記第2キャパシタは、前記第1電源信号と連結されることを特徴とする請求項9に記載の半導体メモリ装置。前記電源発生装置は、前記第1電源信号を駆動するためのドライバ部を含み、前記ドライバ部は、前記第1センスアンプに対応して配されることを特徴とする請求項11に記載の半導体メモリ装置。前記電源発生装置は、前記第1電源信号を発生させるための第1電源発生装置と、前記第2電源信号を発生させるための第2電源発生装置と、を具備することを特徴とする請求項7に記載の半導体メモリ装置。前記第1電源発生装置と前記第2電源発生装置との間に連結されるスイッチ部をさらに具備することを特徴とする請求項13に記載の半導体メモリ装置。前記スイッチ部は、プリチャージ命令に応答して制御されることを特徴とする請求項14に記載の半導体メモリ装置。前記第1電源発生装置及び第2電源発生装置それぞれは、レファレンス部、比較器及びドライバ部を具備することを特徴とする請求項13に記載の半導体メモリ装置。前記第1電源発生装置は、プリチャージ命令によって動作するスイッチング部さらに具備することを特徴とする請求項16に記載の半導体メモリ装置。アレイブロックを具備する半導体メモリ装置において、前記アレイブロックは、多数個のメモリセルブロック、多数個のセンスアンプブロック及び一つ以上のキャパシタブロックを含み、前記多数個のメモリセルブロックは、前記アレイブロックのエッジに位置するエッジメモリセルブロックと、前記アレイブロックの内部に位置する一つ以上のセントラルメモリセルブロックと、を含み、前記多数個のセンスアンプブロックは、前記キャパシタブロックと前記エッジメモリセルブロックとの間に位置するエッジセンスアンプブロックと、前記エッジメモリセルブロックとセントラルメモリセルブロックとの間に位置するセントラルセンスアンプブロックと、を含むことを特徴とする半導体メモリ装置。前記セントラルメモリセルブロックと第2キャパシタブロックとの間に位置する他のエッジセンスアンプブロックをさらに具備することを特徴とする請求項18に記載の半導体メモリ装置。前記エッジセンスアンプブロックは、第1センスアンプを具備し、前記第1キャパシタブロックは、第1キャパシタを具備し、前記第1センスアンプは、前記エッジメモリセルブロックに備わる第1メモリセル配列に連結される第1ビットラインと、前記第1キャパシタに連結される第1相補ビットラインと、を具備することを特徴とする請求項18に記載の半導体メモリ装置。前記セントラルセンスアンプブロックは、第2センスアンプを具備し、前記第1センスアンプは、第1サイズを有する第1トランジスタを含む第1増幅回路をさらに具備し、前記第2センスアンプは、前記第1サイズと互いに異なる第2サイズを有する第2トランジスタを含む第2増幅回路を具備することを特徴とする請求項20に記載の半導体メモリ装置。前記セントラルセンスアンプブロックは、第2センスアンプを具備し、前記第1センスアンプは、第1サイズを有する第1トランジスタを含む第1均等化回路をさらに具備し、前記第2センスアンプは、前記第1サイズと互いに異なる第2サイズを有する第2トランジスタを含む第2均等化回路を具備することを特徴とする請求項20に記載の半導体メモリ装置。前記セントラルセンスアンプブロックは、第2センスアンプを具備し、前記第1センスアンプは、第1サイズを有する第1トランジスタを含む第1カラム選択回路をさらに具備し、前記第2センスアンプは、前記第1サイズと互いに異なる第2サイズを有する第2トランジスタを含む第2カラム選択回路を具備することを特徴とする請求項20に記載の半導体メモリ装置。第1均等化電圧を発生させ、第1電圧経路を介して、前記第1均等化電圧を前記エッジセンスアンプブロックに提供する第1電圧発生部と、第2均等化電圧を発生させ、第1電圧経路と独立した第2電圧経路を介して、前記第2均等化電圧を前記セントラルセンスアンプブロックに提供する第2電圧発生部と、をさらに具備することを特徴とする請求項20に記載の半導体メモリ装置。前記第1電圧経路と前記第2電圧経路との間に連結されるスイッチ部をさらに具備し、前記スイッチ部は、前記半導体メモリ装置に提供されるプリチャージ命令に同期し、一定時間オンになることを特徴とする請求項24に記載の半導体メモリ装置。前記第1センスアンプは、第1サイズを有する第1トランジスタを含む第1均等化回路をさらに具備し、前記第1均等化回路に連結され、前記第1均等化回路に印加されるキャパシタンス成分の量を調節するためのキャパシタブロックをさらに具備することを特徴とする請求項24に記載の半導体メモリ装置。オープンビットラインメモリ構造を有する半導体メモリ装置において、アレイブロックのエッジに配され、第1ビットラインと第2ビットラインとの間に連結される第1センスアンプを含む第1センスアンプブロックと、前記アレイブロックの内側に配され、第3ビットラインと第4ビットラインとの間に連結される第2センスアンプを含む第2センスアンプブロックと、前記第1ビットライン及び第2ビットラインのうち少なくとも1本のビットラインに連結されるキャパシタを含むキャパシタブロックと、前記第1センスアンプブロックと前記第2センスアンプブロックとの間に配され、前記第1ビットライン及び第2ビットラインのうち少なくとも1本のビットラインと、前記第3ビットライン及び第4ビットラインのうち少なくとも1本のビットラインとを電気的に連結させるバランススイッチブロックと、を具備することを特徴とする半導体メモリ装置。前記バランススイッチブロックは、第1制御信号に応答し、前記第2ビットラインと前記第3ビットラインとを電気的に連結させるバランススイッチを具備することを特徴とする請求項27に記載の半導体メモリ装置。前記第1センスアンプは、前記第1ビットラインと第2ビットラインとの間に連結される増幅回路と、前記第1ビットラインと第2ビットラインとの間に連結され、第2制御信号に応答して前記第1ビットライン及び第2ビットラインをプリチャージさせるプリチャージ部と、をさらに具備することを特徴とする請求項28に記載の半導体メモリ装置。前記第1制御信号は、前記第2制御信号に比べて一定時間遅延された位相を有することを特徴とする請求項29に記載の半導体メモリ装置。前記バランススイッチブロックは、MOSトランジスタによって具現される一つ以上のバランススイッチを具備することを特徴とする請求項27に記載の半導体メモリ装置。基板上に半導体メモリ装置を製造する方法において、キャパシタブロック、エッジセンスアンプブロック、エッジメモリセルブロック、セントラルセンスアンプブロック及びセントラルメモリセルブロックを含む回路ブロックを提供する段階と、前記基板のエッジに、前記キャパシタブロックを配する段階と、前記基板の内側に、前記セントラルセンスアンプブロック及びセントラルメモリセルブロックを配する段階と、前記エッジセンスアンプブロック及びエッジメモリセルブロックを、前記キャパシタブロックと前記セントラルセンスアンプブロックとの間に配する段階と、を含み、前記エッジセンスアンプブロックは、第1サイズを有する第1トランジスタを含む第1増幅回路を具備し、前記セントラルセンスアンプブロックは、前記エッジセンスアンプブロックと実質的に同じレイアウト構造を有し、前記第1サイズと互いに異なる第2サイズを有する第2トランジスタを含む第2増幅回路を具備し、前記第2増幅回路内の前記第2トランジスタの位置は、前記第1増幅回路内の前記第1トランジスタの位置に対応することを特徴とする半導体メモリ装置の製造方法。本発明の技術的課題は、ダミーセルブロックによる集積度低下の問題を改善できる半導体メモリ装置を提供することにある。本発明の一実施形態によるオープンビットラインopenbitlineメモリ構造を有する半導体メモリ装置は、メモリセル配列を含むメモリセルブロック;一つ以上の第1センスアンプを具備し、それぞれの第1センスアンプは、第1ビットライン、第1相補ビットライン、及び第1サイズの第1トランジスタを有する第1増幅回路を具備するエッジセンスアンプブロック;一つ以上の第2センスアンプを具備し、それぞれの第2センスアンプは、第2ビットライン、第2相補ビットライン、及び前記第1サイズと互いに異なる第2サイズの第2トランジスタを有する第2増幅回路を具備するセントラルセンスアンプブロック;前記エッジセンスアンプブロックと電気的に連結され、少なくとも1つのキャパシタを含むキャパシタブロック;を具備することを特徴とする。一方、本発明の他の実施形態によるオープンビットラインメモリ構造を有する半導体メモリ装置は、エッジメモリセルブロックの第1メモリセル配列と連結される第1センスアンプを具備し、前記第1センスアンプは、第1電源信号と連結された第1均等化回路を含むエッジセンスアンプブロック;前記エッジメモリセルブロックの第2メモリセル配列と連結される第2センスアンプを具備し、前記第2センスアンプは、第2電源信号と連結された第2均等化回路を含むセントラルセンスアンプブロック;前記第1電源信号及び第2電源信号を発し、前記第1電源信号と前記第2電源信号とをそれぞれ互いに異なる経路を介して、前記第1均等化回路及び前記第2均等化回路に提供する電源発生装置;を具備することを特徴とする。一方、本発明のさらに他の実施形態による半導体メモリ装置は、アレイブロックを具備し、前記アレイブロックは、多数個のメモリセルブロック、多数個のセンスアンプブロック及び一つ以上のキャパシタブロックを含み、前記多数個のメモリセルブロックは、前記アレイブロックのエッジに位置するエッジメモリセルブロックと、前記アレイブロックの内部に位置する一つ以上のセントラルメモリセルブロックと、を含み、前記多数個のセンスアンプブロックは、前記キャパシタブロックと前記エッジメモリセルブロックとの間に位置するエッジセンスアンプブロックと、前記エッジメモリセルブロックとセントラルメモリブロックとの間に位置するセントラルセンスアンプブロックと、を含むことを特徴とする。一方、本発明のさらに他の実施形態によるオープンビットラインメモリ構造を有する半導体メモリ装置は、アレイブロックのエッジに配され、第1ビットラインと第2ビットラインとの間に連結される第1センスアンプを含む第1センスアンプブロック;前記アレイブロックの内側に配され、第3ビットラインと第4ビットラインとの間に連結される第2センスアンプを含む第2センスアンプブロック;前記第1ビットライン及び第2ビットラインのうち少なくとも1本のビットラインに連結されるキャパシタを含むキャパシタブロック;前記第1センスアンプブロックと前記第2センスアンプブロックとの間に配され、前記第1ビットライン及び第2ビットラインのうち少なくとも1本のビットラインと、前記第3ビットライン及び第4ビットラインのうち少なくとも1本のビットラインとを電気的に連結させるバランススイッチブロック;を具備することを特徴とする。一方、本発明の実施形態による半導体メモリ装置を製造する方法は、キャパシタブロック、エッジセンスアンプブロック、エッジメモリセルブロック、セントラルセンスアンプブロック及びセントラルメモリセルブロックを含む回路ブロックを提供する段階と、前記基板のエッジに、前記キャパシタブロックを配する段階と、前記基板の内側に、前記セントラルセンスアンプブロック及びセントラルメモリセルブロックを配する段階と、前記エッジセンスアンプブロック及びエッジメモリセルブロックを、前記キャパシタブロックと前記セントラルセンスアンプブロックとの間に配する段階と、を含み、前記エッジセンスアンプブロックは、第1サイズを有する第1トランジスタを含む第1増幅回路を具備し、前記セントラルセンスアンプブロックは、前記エッジセンスアンプブロックと実質的に同じレイアウト構造を有し、前記第1サイズと互いに異なる第2サイズを有する第2トランジスタを含む第2増幅回路を具備し、前記第2増幅回路内の前記第2トランジスタの位置は、前記第1増幅回路内の前記第1トランジスタの位置に対応することを特徴とする。本発明、本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照しなければならない。以下、添付した図面を参照しつつ、本発明の望ましい実施形態について説明することによって、本発明について詳細に説明する。各図面に提示された同一参照符号は、同一部材を示す。図1は、本発明の実施形態による半導体メモリ装置のブロック図である。図1を参照すれば、本発明の実施形態による半導体メモリ装置10は、複数個のメモリセルブロック110,120,130と、複数個のセンスアンプブロック210,220,230とを具備する。複数個のメモリセルブロック110,120,130と複数個のセンスアンプブロック210,220,230とは、互いに交互に配される。エッジに配されるセンスアンプブロックエッジセンスアンプブロック210,230と、内部に配されるセンスアンプブロックセントラルセンスアンプブロック220とは、互いに異なる構造を有することができる。セントラルセンスアンプブロック220は、エッジ以外の領域に配されると定義される。また、エッジセンスアンプブロック210,230に隣接してキャパシタブロック310,320が配される。図1には、半導体メモリ装置10に備わる1つのアレイブロックだけ例示されているが、図1に図示されているように、1つのアレイブロックは、複数個のメモリセルブロック110,120,130、複数個のセンスアンプブロック210,220,230、及びキャパシタブロック310,320を具備できる。図1には図示されていないが、半導体メモリ装置10は、多数個のアレイブロックを具備できる。また、半導体メモリ装置10で、ダミーセルブロック図示せずが除去される場合、ビットラインBLと相補ビットラインBLBとの間に、キャパシタンスの不均衡が発生しうるが、キャパシタブロック310,320は、かようなキャパシタンス不均衡を補償するために、半導体メモリ装置10内に配される。図2は、図1の半導体メモリ装置の一具現例を示した回路図である。図2を参照すれば、それぞれのセンスアンプブロック210,220,230は、多数のセンスアンプSAを含むことができ、それぞれのキャパシタブロック310,320は、多数のキャパシタを含むことができる。キャパシタは、ビットラインBLと相補ビットラインBLBとの間のキャパシタンス不均衡を防止するために配され、バランスキャパシタbalancecapacitorということができる。また、それぞれのメモリセルブロック110,120,130は、多数のメモリセル配列を含む。多数のセンスアンプそれぞれは、キャパシタ及び/またはメモリセル配列に連結される。例えば、一部のセンスアンプは、両方向でメモリセルmemorycellと連結されうる。または、一部のセンスアンプは、一方向でメモリセルと連結され、他の一方向でキャパシタと連結される。アレイブロック内に多数個のセンスアンプブロックが配され、センスアンプブロックのうちエッジセンスアンプブロック例えば、左側エッジ及び右側エッジにそれぞれ配される2つのセンスアンプブロック、210,230に備わるセンスアンプは、キャパシタと連結される。キャパシタブロック310,320と連結されたセンスアンプブロック210,230のセンスアンプは、キャパシタブロック310,320と連結されていないセンスアンプブロック220のセンスアンプと半導体配置設計layout上、サイズが異なりうる。例えば、キャパシタブロック310,320と連結されたセンスアンプブロック210,230に備わるセンスアンプのサイズが、キャパシタブロック310,320と連結されていないセンスアンプブロック220に備わるセンスアンプのサイズよりさらに大きくなる。図1及び図2では、いずれか1つのアレイブロックで、キャパシタブロック310,320と連結されていないセンスアンプブロックが一つだけが図示されているが、実際、キャパシタブロック310,320と連結されていない2つ以上のセンスアンプブロックが、1つのアレイブロックに備えてもよい。図3A及び図3Bは、図2のキャパシタブロックを具現する一例を示す半導体配置設計の平面図及び断面図である。図3A及び図3Bでは、説明の便宜上、図2に図示されたいずれか1つのキャパシタブロックだけ図示されている。図3Aを参照すれば、キャパシタブロック310は、多数個のランディングパッドLP:landingpad311を配し、その上に、多数のダミーdummyストレージポリSP:storagepolysilicon312a,312b及びストレージポリSP313を配することによって具現されうる。また、ビットラインBL0,BL1314A,314bがダミーSP右側に位置しうる。例えば、キャパシタブロック310に備わるキャパシタ315は、ダミーSP間に位置しうる。図3Bを参照すれば、ダミーSP312a,312b及びSP313の下に、ランディングパッドLP316a,316b,316cが位置する。ダミーSP312a,312b間に位置したSP313は、ランディングパッド316b上に位置し、ベリードコンタクトBC:buriedcontact317は、ランディングパッド316bの下に位置する。ベリードコンタクトBC317は、セルフアラインドコンタクトSAC:selfalignedcontact318上に位置し、そのセルフアラインドコンタクトの他方には、ダイレクトコンタクトDC:directcontact319が、セルフアラインドコンタクト318上に位置する。ビットラインBL0314Aは、ダイレクトコンタクトDC319と連結されてダイレクトコンタクト319上に位置する。本発明の一実施形態によれば、アレイブロックのエッジに位置するダミーセルが除去され、ビットライン314Aと連結されたSP313は、ダミーセルの構造によって形成されるキャパシタ容量を代替する均等balanceの役割を行う。図4A及び図4Bは、図1の半導体メモリ装置の一具現例をさらに詳細に示した回路及びレイアウトを示す図である。図4Aを参照すれば、キャパシタブロック310の脇に位置したエッジセンスアンプブロック第1センスアンプブロック210は、多数のセンスアンプ210_1,210_mを具備する。いずれか1つのメモリセルブロック、例えば、第1メモリセルブロックMB1110は、多数のメモリセル配列110_1,110_1,...,110_n-1,110_nを具備する。セントラルセンスアンプブロック第2センスアンプブロック220は、多数のセンスアンプ220_1,...,220_mを具備する。第1センスアンプブロック210それぞれのセンスアンプ、例えば、m番目のセンスアンプSAm210_mは、ビットライン214aと、相補ビットライン214bとを含み、また、m番目のセンスアンプ210_mは、ビットライン214aと相補ビットライン214bとの間に連結されるPMOS増幅回路PMOSSA211a、カラムcolumn選択回路212、NMOS増幅回路NMOSSA211b及び均等化equalizing回路213を具備する。一方、相補ビットライン214bは、均等化のためのキャパシタ310_mと連結される。ビットライン214aは、第1メモリセルブロック110のいずれか1つのメモリ配列、例えば、n-1番目のメモリ配列110_n-1と連結される。メモリ配列110_n-1は、多数のメモリセルを含む。一方、第2センスアンプブロック220それぞれのセンスアンプ、例えば、m番目のセンスアンプSBm220_mは、ビットライン224aと相補ビットライン224bとを含み、また、m番目のセンスアンプ220_mは、ビットライン224aと相補ビットライン224bとの間に連結されるPMOS増幅回路PMOSSA221a、カラム選択回路222、NMOS増幅回路NMOSSA221b及び均等化回路223を具備する。一方、相補ビットライン224bは、第1メモリセルブロックのいずれか1つのメモリセル配列、例えば、n番目のメモリセル配列110_nと連結される。ビットライン224a、他のメモリセルブロック例えば、第1メモリセルブロックの右側に位置するメモリセルブロック;図示せずのメモリセル配列と連結される。第1センスアンプブロック210と第2センスアンプブロック220とは、第1メモリセルブロック110を基準に対称構造である。図4Aのように、ビットライン214aと相補ビットライン214bとが、センスアンプブロック210_mのPMOS増幅回路及びNMOS増幅回路を基準に両方向に位置する場合、通常、オープンビットラインセンスアンプメモリ構造という。ビットライン214aと相補ビットライン214bとの均等化時、並びにプリチャージprecharge時に、ビットライン214aと相補ビットライン214bとの電圧がVBL電圧例えば、メモリセル配列電圧の1/2になるのに必要な時間tRPは、キャパシタンスが不均衡である場合と均衡である場合とで差が発生しうる。例えば、エッジのダミーセルブロックが除去された場合不均衡である場合には、エッジのダミーセルブロックが存在する場合均衡である場合より、tRPがさらに遅延され、モリ動作の特性上の損失lossが発生しうる。エッジダミーセルブロックの除去に係わる、ビットライン214aと相補ビットライン214bとの不均衡imbalanceを防止するために、第1センスアンプブロック210に備わるセンスアンプ210_mの相補ビットライン214bを、キャパシタブロック310のキャパシタ310_mと連結する。一方、ほとんどの半導体工程では、工程上の偏差が生じる。すなわち、キャパシタを具現するにあたり、キャパシタのキャパシタンスが、ビットラインに形成されるキャパシタンスと均等ではない場合が発生しうる。均等ではない場合、均等な場合に比べて、プリチャージ時に、tRP特性の損失が発生しうる。これに対する改善として、第1センスアンプブロック210に備わるセンスアンプ210_mに備わる多数のトランジスタのうち少なくとも1つのトランジスタのサイズを、第2センスアンプブロック220に備わるセンスアンプ220_mのトランジスタサイズと異なるように具現できる。図4Aには、その一例として、第1センスアンプブロック210のセンスアンプ210_mに備わる均等化回路equalizingcircuit213のトランジスタサイズを、第2センスアンプブロック220に備わるセンスアンプ220_nの均等化回路equalizingcircuit223のトランジスタサイズと異なるように具現した例が図示されている。望ましくは、第1センスアンプブロック210の均等化回路213に備わるトランジスタのサイズを、第2センスアンプブロック220の均等化回路223に備わるトランジスタのサイズよりさらに大きく具現できる。トランジスタサイズをさらに大きくすることにより、第1センスアンプブロック210の均等化回路213の駆動能力を向上させる。または、第1センスアンプブロック210の均等化回路213に備わるトランジスタのスレショルド電圧のレベルが、第2センスアンプブロック220の均等化回路223に備わるトランジスタのスレショルド電圧のレベルより小さい値を有するようにする。図4Bは、第1センスアンプブロック210の均等化回路213に備わるトランジスタaを具現する一例と、第2センスアンプブロック220の均等化回路223に備わるトランジスタbを具現するレイアウトの一例を示している。前述のように、均等化回路213のトランジスタaのサイズが、均等化回路223のトランジスタbのサイズより大きく具現でき、図4Bには、その一例として、均等化回路213のトランジスタaが、均等化回路223のトランジスタbの2倍のサイズを有する一例が図示されている。第1センスアンプブロック210と、第2センスアンプブロック220とに備わる各種トランジスタのサイズを異なるように具現する場合、図4Bに図示されたレイアウトと同一、または類似した方式を利用してサイズを設定できる。図5A及び図5Bは、第1センスアンプ内の増幅回路と第2センスアンプ内の増幅回路とのトランジスタのサイズを異ならせた回路図、及びこれによる特性を示すグラフの一例である。図5Aでは、説明の便宜上、第1センスアンプブロック210に備わる第mセンスアンプ210_m、及び第2センスアンプブロック220に備わる第mセンスアンプ220_mのみ図示されている。図5Aの回路図で、ビットライン214aと相補ビットライン214bは、チャージシェアリングchargesharing動作によって、その電圧レベルが互いに同一になる。しかし、ビットライン214aと相補ビットライン214bとのキャパシタンスに不均衡があり、所定のtRPによって、プリチャージがなされる場合、ビットライン214aと相補ビットライン214bとのチャージシェアリングによる電圧レベルと、VBLレベルとの偏差deviationは、均衡化された場合の偏差よりさらに大きくなる。この場合、次のアクティブ命令activecommandによるビットラインとセルノードとのチャージシェアリング時、ビットラインと相補ビットラインとの電圧差delVBLは、偏差が小さいか、あるいは発生しない均衡化された場合より小さくなる。すなわち、第1センスアンプブロック210と第2センスアンプブロック220のdelVBLとに差が発生しうる。第1センスアンプブロック210のdelVBLが小さくなれば、第1センスアンプブロック210のセンスアンプ210_mのPMOS増幅回路211aとNMOS増幅回路211bとの感知増幅能が低下しうる。これを補償するために、第1センスアンプブロック210に備わるセンスアンプ210_mのPMOS増幅回路211aと、NMOS増幅回路211bとのサイズを、第2センスアンプブロック220に備わるセンスアンプ220_mのPMOS増幅回路221aと、NMOS増幅回路221bとのサイズより大きくする。例えば、第1センスアンプブロック210のPMOS増幅回路211aに備わるトランジスタのサイズを、第2センスアンプブロック220のPMOS増幅回路221aに備わるトランジスタのサイズより大きくする。また、第1センスアンプブロック210のNMOS増幅回路211bに備わるトランジスタのサイズを、第2センスアンプブロック220のNMOS増幅回路221bに備わるトランジスタのサイズより大きくする。一方、PMOS増幅回路211a及びNMOS増幅回路211bそれぞれは、半導体工程時、トランジスタのスレショルド電圧Vthの差variationが発生しうる。このようなスレショルド電圧Vthの差は、増幅回路の感知能力の低下をもたらすことがある。すなわち、スレショルド電圧Vth差が減れば、感知増幅能は上昇する。従って、スレショルド電圧Vthの差を減らすための方法が必要である。例えば、感知増幅器のトランジスタサイズを拡大させる方法を介して、スレショルド電圧Vth偏差を減らすことによって、感知増幅能を増大させ、不均衡による偏差及びそれによるdelVBL損失lossによる感知増幅能低下を補償できる。図5Bのaは、増幅回路のサイズによって、不一致M/M:missmatch減少、及びそれによるdelVBLゲインの変化を示すグラフである。感知増幅器内のトランジスタのゲート幅が、グラフ上の横軸上にRef、W2X、W3X、W4Xのように、基準サイズ対比で1倍、2倍、3倍、4倍と増加することによって、delVBLゲインが縦軸の0、16、23、27のように増加するところを示している。図5Bのbは、図5A上の第1センスアンプブロック210のセンスアンプ210_mで、第1保存容量装置balancecapacitor310_mと連結された相補ビットライン214bの総キャパシタ容量Cbalと、メモリセルブロック110のメモリセル配列110_n-1に連結されたビットライン214aの総キャパシタ容量Cblとの比率によって、delVBL損失を示すグラフである。図5Aのセンスアンプ210_mの増幅回路211a,211bのトランジスタのゲートサイズを2倍W2Xとする場合のゲインが、16mVでるとき、アルファαだけの、ビットライン214aと相補ビットライン214bとの不一致missmatchに係わるdelVBLのマージンmarginを確保することができることを示している。図6は、センスアンプブロック内のカラム選択回路のトランジスタのサイズを異ならせた詳細回路図の一例である。図6でも、説明の便宜上、第1センスアンプブロック210に備わる第mセンスアンプ210_m、及び第2センスアンプブロック220に備わる第mセンスアンプ220_mのみ図示されている。第1センスアンプブロック210のセンスアンプ210_mは、均等化回路213及びPMOS増幅回路211a,NMOS増幅回路211bだけではなく、カラム選択回路212をさらに含むことができる。第1センスアンプブロック210に備わるセンスアンプ210_mの駆動能力を向上させるために、センスアンプ210_mに備わるカラム選択回路212内のトランジスタのサイズを、第2センスアンプブロック220に備わるセンスアンプ220_mのカラム選択回路222内のトランジスタのサイズより拡大させることができる。これにより、第1センスアンプブロック210の感知増幅能が向上する。図7は、本発明の他の実施形態による半導体メモリ装置を示す回路図である。もしビットライン214aと相補ビットライン214bとのキャパシタンスの不均衡があれば、不均衡が発生した第1センスアンプブロック210を、所定回数にかけてアクセスする場合、プリチャージ電圧のレベルに影響を及ぼしうる。これにより、その後第2センスアンプブロック220をアクセスするとき、第2センスアンプブロック220に対して、tRP特性の損失が発生しうる。従って、これを防止するために、図7のように、第1センスアンプブロック210に提供されるプリチャージ電圧例えば、第1プリチャージ電圧VBL1と、第2センスアンプブロック220に提供されるプリチャージ電圧例えば、第2プリチャージ電圧VBL2とが互いに分離される。このために、前記第1プリチャージ電圧VBL1を発生させるプリチャージ電圧発生部第1プリチャージ電圧発生部410と、第2プリチャージ電圧VBL2を発生させるプリチャージ電圧発生部第2プリチャージ電圧発生部420とが半導体メモリ装置10内にそれぞれ備わるようにする。半導体メモリ装置10内に備わる多数のアレイブロックそれぞれは、各アレイブロックごとに、2つの第1センスアンプブロック210,230が存在する。これにより、2アレイブロックの個数に該当する第1プリチャージ電圧VBL1が発生する。もし同じプリチャージ電圧発生部で発生した第1プリチャージ電圧VBL1が、あらゆるアレイブロックに共通に提供される場合、半導体メモリ装置10内に、1つの第1プリチャージ電圧発生部410のみ備わりうる。一方、少なくとも2つのアレイブロックが、互いに異なる経路を介して、第1プリチャージ電圧VBL1を提供されたり、またはいずれか1つのアレイブロックに備わる2つの第1センスアンプブロック210,230が、互いに異なる経路を介して、第1プリチャージ電圧VBL1を提供される場合には、半導体メモリ装置10内に、多数個の第1プリチャージ電圧発生部410が備わりうる。図7に図示されているように、第1プリチャージ電圧発生部410は、第1プリチャージ電圧VBL1を発生させ、これを半導体メモリ装置10内に備わるセンスアンプブロックのうち、第1センスアンプブロック210,230に提供する。また、第2プリチャージ電圧発生部420は、第2プリチャージ電圧VBL2を発生させ、これを半導体装置10内に備わるセンスアンプブロックのうち、第2センスアンプブロック220,240に提供する。図7に図示されたキャパシタブロック第1キャパシタブロック310,320は、アレイブロック内のエッジに位置する第1センスアンプブロック210,230にそれぞれ連結される。すなわち、第1センスアンプブロック210,230と第2センスアンプブロック220,240は、互いに異なる経路を介して、それぞれ第1プリチャージ電圧VBL1及び第2プリチャージ電圧VBL2を受信し、第1プリチャージ電圧VBL1と第2プリチャージ電圧VBL2とは、互いに異なる電圧レベルを有するか、あるいは互いに同じレベルを有することができる。図8は、図7の半導体メモリ装置にスイッチ手段が備わる一例を示すブロック図である。図8に図示されているように、第1プリチャージ電圧発生部410と、第2プリチャージ電圧発生部420とを電気的に連結するためのスイッチ手段430が、半導体メモリ装置10にさらに備わりうる。例えば、第1プリチャージ電圧発生部410で発生する第1プリチャージ電圧VBL1の伝達経路と、第2プリチャージ電圧発生部420で発生する第2プリチャージ電圧VBL2の伝達経路とは、スイッチ手段430によって電気的に連結されうる。スイッチ手段430は、所定のスイッチ制御信号によって、オン/オフが制御され、スイッチ制御信号は、プリチャージ命令prechargeCMDに同期された信号でありうる。これにより、プリチャージ命令に応答して、所定の時間の間、スイッチ手段430をオフにしたり、プリチャージ区間に該当する時間の間、スイッチ手段430をオフにできる。これは、プリチャージ遂行時、第1プリチャージ電圧VBL1と第2プリチャージ電圧VBL2とが互いに影響を及ぼすことを防止し、プリチャージ動作が終了した後には、スイッチ手段430をオンにすることによって、第1プリチャージ電圧VBL1と第2プリチャージ電圧VBL2とを互いに連結させ、第1プリチャージ電圧発生部410をディセーブルさせることによって、不要な電流の消費を防止する。図9A及び図9Bは、図8の第1プリチャージ電圧発生器及び第2プリチャージ電圧発生器の一例を示す回路図である。図9A及び図9Bに図示されているように、第1プリチャージ電圧発生部410及び第2プリチャージ電圧発生部420は、それぞれレファレンス部、比較部及びドライバ部を具備できる。図9Aでは、第1プリチャージ電圧発生部410がレファレンス部411、比較部412及びドライバ部413を具備する一例が図示されており、また図9Bでは、第2プリチャージ電圧発生部420がレファレンス部421、比較部422及びドライバ部423を具備する一例が図示されている。また、第1プリチャージ電圧発生部410のイネーブルを制御するための一つ以上のスイッチ415,416が、第1プリチャージ電圧発生部410にさらに備わりうる。また、第2プリチャージ電圧発生部420のイネーブルを制御するための一つ以上のスイッチ425が第2プリチャージ電圧発生部420にさらに備わりうる。第1プリチャージ電圧発生部410の比較部412の応答時間responsetimeを向上させようとする場合、第1プリチャージ電圧発生部410のサイズを、第2プリチャージ電圧発生部420のサイズより大きくできる。例えば、第1プリチャージ電圧発生部410に備わる比較器412のサイズを、第2プリチャージ電圧発生部420に備わる比較器422のサイズより大きくする。または、第1プリチャージ電圧発生部410に備わる比較器412のタイプを、第2プリチャージ電圧発生部420に備わる比較器422のタイプと互いに異なるようにすることができる。図9A及び図9Bでは、比較器412,422がいずれも差動ソース増幅器differentialsourceamplifier形態に具現されたところを例示している。比較器のタイプとして、ラッチ状の比較器図示せずは、差動ソース増幅器タイプに比べて、応答時間を短縮させることができ、これにより、第1プリチャージ電圧発生部410に備わる比較器412をラッチ状の比較器で具現できる。一方、第1プリチャージ電圧発生部410の駆動能力を向上させるために、前述のように、一つ以上のスイッチ415,416が、第1プリチャージ電圧発生部410にさらに備わりうる。例えば、電源電圧によってスイッチングされるスイッチ416以外に、他のスイッチ415が、第1プリチャージ電圧発生部410にさらに備わりうる。スイッチ415は、第1センスアンプブロック210,230が活性化されるときにオンになるようにし、第1センスアンプブロック210,230が非活性化のときは、電流消費を防止するために、オフになることが望ましい。このために、スイッチ415は、プリチャージ情報prechargeinfoまたはブロック情報blockinfoに応答して、スイッチングされる。すなわち、プリチャージ情報によって、所定のプリチャージ区間の間、スイッチ415がオンになるようにし、またはブロック情報によって、第1センスアンプブロック210,230がプリチャージされる場合にオンになる。図9Cは、図8の半導体メモリ装置10で、第1プリチャージ電圧発生部の他の具現例を示す図である。図9A及び図9Bに図示されているように、第1プリチャージ電圧発生部410は、ドライバ部413を具備でき、またドライバ部413は、図9Cに示さているように、第1センスアンプブロック210,230それぞれに対応して分離配置されうる。または、ドライバ部413は、第1センスアンプブロック210,230それぞれに備わるセンスアンプそれぞれに対応して分離配置されうる。図9Cでは、ドライバ部413がセンスアンプそれぞれに対応して分離配置される例が図示されている。一方、前述のように、第1プリチャージ電圧発生部410は、第1センスアンプブロック210,230それぞれに対応して分離配置されうる。この場合、図9Aに図示された比較器412及びドライバ部413が、第1センスアンプブロック210,230それぞれに対応して分離配置されうる。または、比較器412が、第1センスアンプブロック210,230それぞれに対応して分離配置され、ドライバ部413は、センスアンプそれぞれに対応して分離配置されうる。また、図9A及び図9Bに図示されたレファレンス部411,421は、同じレファレンス部であって、第1プリチャージ電圧発生部410及び第2プリチャージ電圧発生部420によって共有されうる。図示されていないが、前記のように、第1プリチャージ電圧発生部410に備わるレファレンス部411、比較部412及びドライバ部413は、半導体メモリ装置10内で多様な形態に配置が可能である。図10Aは、均等化回路に連結される第2キャパシタブロックを具備する半導体メモリ装置の一具現例を示す回路図である。アレイブロックのエッジに位置する第1センスアンプブロック210に、第1プリチャージ電圧VBL1が提供され、アレイブロックの内側に位置する第2センスアンプブロック220に、第2プリチャージ電圧VBL2が提供される場合、第1プリチャージ電圧VBL1に電気的に連結されるキャパシタンス成分は、第2プリチャージ電圧VBL2に比べて相対的に小さい。例えば、図10Aには、1つだけの第2センスアンプブロック220だけ図示されているが、実際、アレイブロック内には、多数個の第2センスアンプブロック図示せずが備わり、第2プリチャージ電圧VBL2は、多数個の第2センスアンプブロックに提供される。これにより、第1プリチャージ電圧VBL1及び第2プリチャージ電圧VBL2をそれぞれ受信する第1均等化回路213と第2均等化回路223との間にキャパシタンス不均衡が生じ、これに対する補償が必要である。この補償のための一具現例として、第1センスアンプブロック210に連結される第2キャパシタブロック330が半導体メモリ装置10にさらに備わりうる。第2キャパシタブロック330は、一つ以上のキャパシタ330_1,...,330_mを含み、キャパシタ330_1,...,330_mは、第1センスアンプブロック210に備わる第1センスアンプ310_1,...,310_mと同じ個数が備わり、それぞれのキャパシタ例えば、第m保存容量装置330_mは。それぞれの第1センスアンプ例えば、第mセンスアンプ310_mの均等化回路213に連結されうる。図10Bは、図10Aの第2キャパシタブロックによる効果を示すグラフである。横軸は、delVBLの損失を示し、縦軸は、第2キャパシタと連結された相補ビットラインの総キャパシタ容量Cbalと、第2キャパシタと連結されていないビットラインの総キャパシタ容量Cblとの比率を示す。本グラフで、第2キャパシタを使用したとき、V字形の角度が緩慢になることにより、相補ビットラインの総キャパシタ容量Cbalとビットラインの総キャパシタ容量Cblとが不均衡になる場合のプリチャージ時に発生するdelVBLの損失を低減させることができる。図11Aは、第2キャパシタブロックを具現するための半導体配置設計の一例を示す図である。図11AのC地点側からD地点側に、第1プリチャージ電圧VBL1を伝達するライン327と第2キャパシタ330_aとが位置する。第2キャパシタ330_aは、多数のSP321A,321b,321cを含む。また、多数の第1キャパシタと多数の第2キャパシタとがC-D方向の垂直方向に互いに交互に配されうる。例えば、a-1番目の第2キャパシタ330_a-1と、a番目の第2キャパシタ330_aとの間に、a番目の第1キャパシタ310_aが配されうる。またa番目の第1キャパシタ310_aと、a1番目の第1キャパシタ310_a1との間に、a番目の第2キャパシタ330_aが配されうる。すなわち、第1キャパシタ310_a,310_a1,...の間に、第2キャパシタ330_a-1,330_a、...を交互に配することによって、半導体配置設計上、第2キャパシタ330_a-1,330_a、...を配しても、面積拡大が発生しないようにできる。図11Bは、図11Aの第2キャパシタブロックを具現するレイアウトの断面図である。第1プリチャージ電圧VBL1を伝達するライン327下に、ダイレクトコンタクトDC324が位置し、ダイレクトコンタクト324の下に、セルフアラインドコンタクトSAC325が位置する。セルフアラインドコンタクトSAC325上に、ベリードコンタクトBC324が位置し、ベリードコンタクト324上に、ランディングパッドLD323が配される。また、ランディングパッド323上に、多数のストレージポリSP321a,321b,321cが配される。多数のSP321a,321b,321cによって、第2キャパシタ330_aが具現される。図12は、第1プリチャージ電圧発生部及び第2プリチャージ電圧発生部、並びに第2キャパシタブロックを含む半導体メモリ装置を示す回路図である。図12に図示されているように、半導体メモリ装置10は、アレイブロックのエッジに位置する第1メモリセルブロック110,130と、アレイブロックの内側に位置する第2メモリセルブロック120_1,120_2とを具備し、またアレイブロックのエッジに位置する第1センスアンプブロック210,230と、アレイブロックの内側に位置する第2センスアンプブロック220_1,220_2とを具備する。また、第1センスアンプブロック210,230それぞれには、ビットラインと相補ビットラインとのキャパシタンス均衡のために、第1キャパシタブロック310,320がそれぞれ連結され、また、第1センスアンプブロック210,230に備わる均等化回路図示せずと、第2センスアンプブロック220_1,220_2に備わる均等化回路図示せずとのキャパシタンス均衡のために、第2キャパシタブロック330,340が、第1センスアンプブロック210,230それぞれに連結されうる。一方、第1センスアンプブロック210,230に、第1プリチャージ電圧VBL1を提供するための第1プリチャージ電圧発生部410と、第2センスアンプブロック220_1,220_2に、第2プリチャージ電圧VBL2を提供するための第2プリチャージ電圧発生部420と、第1プリチャージ電圧VBL1と第2プリチャージ電圧VBL2とを電気的に連結するためのスイッチ部430とが、半導体メモリ装置10内にさらに備わりうる。第2キャパシタブロック330,340に備わるデカップリングキャパシタD-cap:decouplingcapacitorということができる多数のキャパシタは、第1センスアンプブロック210,230に備わるセンスアンプにそれぞれ連結される。具体的には、第2キャパシタブロック330,340の多数のキャパシタは、第1センスアンプブロック210,230に備わる均等化回路図示せずに連結される。また、第1プリチャージ電圧発生部410で発生する第1プリチャージ電圧VBL1は、第1センスアンプブロック210,230及び第2キャパシタブロック330,340に提供される。スイッチ部430は、プリチャージコマンド情報PrechargeCMDinfoに応答してスイッチングが制御され、例えば、プリチャージコマンドに同期して所定時間ターンオフされ、プリチャージ動作が終了した後、ターンオンされる。これにより、第2キャパシタブロック330,340は、プリチャージコマンド情報PrechargeCMDinfoに応答して第1プリチャージ電圧発生部410と連結され、プリチャージ動作後、スイッチ部430がターンオンされることによって、第2プリチャージ電圧発生部420に連結される。図13は、本発明の他の実施形態による半導体メモリ装置のブロック図である。図13に図示されているように、本発明の他の実施形態による半導体メモリ装置20は、多数のアレイブロックを具備する。また、それぞれのアレイブロックは、一つ以上のメモリセルブロック及び一つ以上のセンスアンプブロックを具備する。メモリセルブロックは、多数個のメモリセルを具備し、また、センスアンプブロックは、多数個のセンスアンプを具備できる。アレイブロック内でエッジに配されるメモリセルブロックを第1メモリセルブロックエッジメモリセルブロックといい、また、内側に配されるメモリセルブロックを第2メモリセルブロックセントラルメモリセルブロックという。また、アレイブロック内でエッジに配されるセンスアンプブロックを第1センスアンプブロックエッジセンスアンプブロックといい、また、内側に配されるセンスアンプブロックを第2センスアンプブロックセントラルセンスアンプブロックという。また、半導体メモリ装置20は、オープンBLSA構造を有し、これにより、アレイブロック内に備わるセンスアンプブロックのうち、エッジに配される第1センスアンプブロックの一方側のダミーセルdummycellは除去される。ダミーセルが除去される場合、ビットラインBLと相補ビットラインBLBとの間に、キャパシタンスの不均衡が発生しうるが、かようなキャパシタンス不均衡を補償するために、半導体メモリ装置20内にキャパシタブロックが配される。例えば、第1センスアンプブロックに備わる第1センスアンプは、ビットラインと相補ビットラインとの間に連結され、ビットラインは、第1メモリセルブロックのメモリセルに連結され、相補ビットラインは、キャパシタブロック内のキャパシタに連結されうる。このとき、相補ビットラインに連結されるキャパシタのキャパシタンス値は、メモリセルに起因してビットラインに印加されるキャパシタンスの量と同じであることが望ましい。しかし、半導体工程上、このキャパシタのキャパシタンス値を、ビットラインに印加されるキャパシタンスの量と正確に一致させることは容易ではない。これにより、ビットラインと相補ビットラインとの間に、キャパシタンス不均衡が発生すれば、プリチャージ動作の性能低下を引き起こすことがある。本実施形態によれば、かようなプリチャージ動作の性能低下を改善するために、バランススイッチブロックがアレイブロック内に備わる。バランススイッチブロックは、第1ビットライン及び第1相補ビットラインのうちいずれか一本と、第2ビットライン及び第2相補ビットラインのうちいずれか一本とを電気的に連結させる。望ましくは、ビットラインに対するプリチャージ動作の開始後の一定時間後に、第1ビットライン及び第1相補ビットラインのうちいずれか一本と、第2ビットライン及び第2相補ビットラインのうちいずれか一本とを電気的に連結させる。第1ビットライン及び第1相補ビットラインがエッジに位置する第1センスアンプに連結される場合、プリチャージ動作時、第1ビットライン及び第1相補ビットラインは、キャパシタンス不均衡によって、正確にプリチャージ電圧に達しないことがある。一方、第2ビットライン及び第2相補ビットラインが内側に位置する第2センスアンプに連結される場合、プリチャージ動作時、第2ビットライン及び第2相補ビットラインは、プリチャージ電圧と同一であるか、あるいはほぼ類似するように達しうる。バランススイッチブロックを具備することによって、第2ビットライン及び第2相補ビットラインの電圧レベルが、第1ビットライン及び第1相補ビットラインの電圧に影響を与えることによって、第1ビットライン及び第1相補ビットラインの電圧が、プリチャージ電圧に近接するようにする。一方、図13に図示されているように、アレイブロック内には、両側エッジに位置する2つの第1センスアンプブロックが備わりうる。また、メモリアレイ内には、両側エッジに位置する2つの第1メモリセルブロックが備わりうる。この場合、バランススイッチブロックは、2つの第1センスアンプブロックそれぞれに対応して配されうる。図13に図示された半導体メモリ装置20のさらに具体的な構成について、図14を参照しつつ説明すれば、次の通りである。図14は、図13の半導体メモリ装置20に備わる1つのアレイブロックを示すブロック図である。図14に図示されているように、半導体メモリ装置20のアレイブロックのエッジには、第1センスアンプブロック600が配され、第1センスアンプブロック600は、一つ以上の第1センスアンプ図示せずを具備する。いずれか1つの第1センスアンプは、ビットラインBL2と相補ビットラインBLB2との電圧差をセンシングし、他の第1センスアンプは、ビットラインBL4と相補ビットラインBLB4との電圧差をセンシングする。前記ビットラインBL2,BL4は、第1メモリセルブロック500に備わるメモリセルに連結され、相補ビットラインBLB2,BLB4は、キャパシタブロック800に備わるキャパシタに連結される。また、アレイブロックの内側には、第2センスアンプブロック700が配され、第2センスアンプブロック700は、一つ以上の第2センスアンプ図示せずを具備する。第2センスアンプは、所定のビットラインと相補ビットラインとの間に連結されうる。例えば、第2センスアンプに連結されるビットラインBL1は、第1メモリセルブロック500に備わるメモリセルに連結され、相補ビットラインBLB1は、アレイブロック内側に位置する第2メモリセルブロック図示せずに備わるメモリセルに連結されうる。第1メモリセルブロック500に備わるメモリセルに起因してビットラインBL2に印加されるキャパシタンス値は、キャパシタブロック800に備わるキャパシタのキャパシタンス値と同一でなければならないが、半導体工程上で発生しうる誤差によって、ビットラインBL2に印加されるキャパシタンス値と、相補ビットラインBLB2に印加されるキャパシタンス値とに差が発生しうる。一方、ビットラインBL1と相補ビットラインBLB1は、それぞれ同じ工程によって形成される第1メモリセルブロックのセルと、第2メモリセルブロックのセルとにそれぞれ連結されるので、ビットラインBL1と相補ビットラインBLB1とに印加されるキャパシタンス値は、互いに同一であるか、あるいは類似している。バランススイッチブロック900は、多数のバランススイッチ図示せずを具備できる。それぞれのバランススイッチは、第1センスアンプに連結されるビットライン及び相補ビットラインのうちいずれか一本と、第2センスアンプに連結されるビットライン及び相補ビットラインのうちいずれか一本とを、互いに電気的に連結させる。例えば、バランススイッチは、所定の制御信号例えば、バランス制御信号に応答してターンオンされることによって、第1センスアンプに連結される第2ビットラインBL2を、第2センスアンプに連結される第1ビットラインBL1と電気的に連結させる。半導体メモリ装置20のプリチャージ動作時、アレイブロック内のビットラインは、同時にプリチャージ電圧でプリチャージされる。第1センスアンプに連結される第2ビットラインBL2及び第2相補ビットラインBLB2それぞれに印加されるキャパシタンス値に誤差が生じうるので、かようなキャパシタンス不均衡は、プレチャージタイムに影響を与え、またプリチャージ動作による第1センスアンプに連結されるビットラインと相補ビットラインとの電圧レベルと、プリチャージ電圧との間に誤差が生じることになる。これにより、プリチャージ動作が行われて一定時間後には、第2ビットラインBL2と第2相補ビットラインBLB2との電圧レベルと、プリチャージ電圧との誤差は、相対的に大きく、一方、第1ビットラインBL1と第1相補ビットラインBLB1との電圧レベルと、プリチャージ電圧との誤差は相対的に小さい。一定時間後に、バランススイッチブロック900のスイッチをターンオンさせることによって、第2ビットラインBL2と第1ビットラインBL1とが電気的に連結され、第1ビットラインBL1に印加された電圧が、第2ビットラインBL2の電圧レベルに影響を与える。これにより、第2ビットラインBL2の電圧レベルが、プリチャージ電圧に近接し、第2ビットラインBL2に電気的に連結される第2相補ビットラインBLB2の電圧レベルもまた、プリチャージ電圧に近接される。図15は、図14の半導体メモリ装置を具現する一例を示す回路図である。図14及び図15を参照しつつ、本発明の一実施形態による半導体メモリ装置20の動作について説明すれば、次の通りである。第1メモリセルブロック500は、多数のメモリセル510,520,...を具備し、この多数のメモリセル510,520,...に対するデータ書き込み/読み取り動作のために、多数個の第1センスアンプ610,620,...が、第1センスアンプブロック600に備わる。第1センスアンプ610,620,...それぞれは、ビットラインと相補ビットラインとの電圧差をセンシングする増幅回路611,621,...と、ビットラインと相補ビットラインとをプリチャージさせるためのプリチャージ回路612,622,...とを含むことができる。図15に図示されているように、いずれか1つのセンスアンプ610は、第2ビットラインBL2と第2相補ビットラインBLB2との間に連結され、増幅回路611とプリチャージ回路612とを含む。プリチャージ回路612は、一つ以上のトランジスタを具備し、プリチャージ制御信号PEQIJB1に応答して、プリチャージ電圧VBLを、第2ビットラインBL2と第2相補ビットラインBLB2とに提供し、これにより、第2ビットラインBL2と第2相補ビットラインBLB2とを、プリチャージ電圧VBLでプリチャージさせる。また、多数個の第1センスアンプ610,620,...それぞれは、キャパシタブロック800に備わる多数個のキャパシタ810,820,...にそれぞれ連結される。具体的には、それぞれの第1センスアンプに連結されるビットラインと相補ビットラインとのうちいずれか1本のビットラインがキャパシタブロック800のキャパシタに連結される。例えば、第1センスアンプ610に連結される第2相補ビットラインBLB2の一端には、キャパシタ810が連結される。第1センスアンプ610は、第2ビットラインBL2と第2相補ビットラインBLB2との電圧差をセンシングし、メモリセル510に保存されたデータを読み取る。一方、前述のように、バランススイッチブロック900は、多数個のバランススイッチ910,920,...を具備し、多数個のバランススイッチ910,920,...それぞれは、多数個の第1センスアンプ610,620,...それぞれに対応して配される。例えば、いずれか1つのバランススイッチ910が第1センスアンプ610に対応して配される。多数個のバランススイッチ910,920,...それぞれは、MOSトランジスタとして具現され、また、バランス制御信号PEQIJB2に応答してスイッチングされる。例えば、バランススイッチ910は、バランス制御信号PEQIJB2に応答してスイッチングされ、第1ビットラインBL1と第2ビットラインBL2とを電気的に連結させる。すなわち、第1センスアンプ610は、第2ビットラインBL2と第2相補ビットラインBLB2との電圧差をセンシングし、第1センスアンプ610に隣接する第2センスアンプ図示せずは、第1ビットラインBL1と第1相補ビットラインBLB1との電圧差をセンシングし、バランススイッチ910は、第1センスアンプ610に連結されるいずれか1本のビットラインと、第2センスアンプ図示せずに連結されるいずれか1本のビットラインとを連結させる。これにより、ビットラインに対するプリチャージ動作時、第1ビットラインBL1及び第1相補ビットラインBLB1に印加された電圧によって、第2ビットラインBL2及び第2相補ビットラインBLB2のビットラインの電圧が変動される。アレイブロック内のビットラインは、プリチャージ制御信号PEQIJB1に応答してプリチャージされる。これにより、プリチャージ動作による第1センスアンプ610,620,...に連結されるビットラインの電圧レベルを、プリチャージ電圧VBLに近づけるために、バランススイッチブロック900を制御するためのバランス制御信号PEQIJB2は、プリチャージ制御信号PEQIJB1に同期することが望ましい。例えば、プリチャージ動作が行われた後で一定時間が経過すれば、第1センスアンプ610,620,...に連結されるビットラインの電圧レベルと、プリチャージ電圧VBLとに誤差が存在する一方、第2センスアンプ図示せずに連結されるビットラインの電圧レベルとプリチャージ電圧VBLとは、同一であるか、あるいは相対的に小さい誤差だけ生じる。前記の通り、一定時間が経過した後、第2センスアンプ図示せずに連結されるビットラインの電圧レベルが安定化された後、第1センスアンプ610,620,...それぞれに連結されるビットラインと、第2センスアンプ図示せずそれぞれに連結されるビットラインとを互いに連結させる。このために、バランススイッチ510を制御するためのバランス制御信号PEQIJB2は、プリチャージ制御信号PEQIJB1に比べて、一定時間遅延された位相を有することが望ましい。一方、前記の図14及び図15では、バランススイッチブロック900が第1センスアンプブロック600と互いに区分される構成であると説明されている。しかし、本発明はこれに限定されるものではなく、第1センスアンプブロック600が、バランススイッチを具備しても差し支えない。すなわち、アレイブロックのエッジに位置する第1センスアンプブロック600に備わる第1センスアンプ610は、増幅回路611及びプリチャージ部612以外に、バランススイッチ910を具備できる。第1センスアンプ610に備わるバランススイッチ910は、第1センスアンプ610に隣接した第2センスアンプ図示せずに連結されるいずれか1本のビットラインに電気的に連結されうる。図16A、図16B及び図16Cは、バランススイッチブロック900の具体的な具現例を示す回路図である。図16Aに図示されているように、第1センスアンプブロックは、多数個の第1センスアンプ610,620,630、...を具備し、第2センスアンプブロックは、多数個の第2センスアンプ710,720,730,...を具備する。また、第1センスアンプ610,620,630、...及び第2センスアンプ710,720,730,...それぞれに対応して、多数個のバランススイッチ910,920,930,...が、バランススイッチブロック900内に備わる。第1センスアンプ610は、第2ビットラインBL2と第2相補ビットラインBLB2との間に連結され、他の第1センスアンプ620は、第4ビットラインBL4と第4相補ビットラインBLB4との間に連結され、さらに他の第1センスアンプ620は、第6ビットラインBL6と第6相補ビットラインBLB6との間に連結される。また、第2センスアンプ710は、第1ビットラインBL1と第1相補ビットラインBLB1との間に連結され、他の第2センスアンプ720は、第3ビットラインBL3と第3相補ビットラインBLB3との間に連結され、さらに他の第2センスアンプ720は、第5ビットラインBL5と第5相補ビットラインBLB5との間に連結される。第1センスアンプ610,620,630、...に連結されるビットライン対BL2-BLB2,BL4-BLB4,BL6-BLB6のプリチャージ後の一定時間後の電圧レベルは、プリチャージ電圧VBLと誤差が生じうる。バランス制御信号PEQIJB2が活性化されれば、第1ビットラインBL1と第2ビットラインBL2とが電気的に連結される。また、第3ビットラインBL3と第4ビットラインBL4とが電気的に連結され、第5ビットラインBL5と第6ビットラインBL6とが電気的に連結される。第1ビットラインBL1、第3ビットラインBL3及び第5ビットラインBL5の電圧レベルは、第1センスアンプ610,620,630、...に連結されるビットライン対BL2-BLB2,BL4-BLB4,BL6-BLB6に影響を与え、これにより、ビットライン対BL2-BLB2,BL4-BLB4,BL6-BLB6の電圧レベルは、プリチャージ電圧VBLのレベルに近接する。これにより、エッジに位置する第1センスアンプブロック600に連結されるビットラインのプリチャージ動作の時間を短縮でき、また、プリチャージ動作によるビットラインの電圧レベルを、プリチャージ電圧VBLに近接されることにより、メモリ動作性能を向上させることができる。図16Bは、アレイブロックの両側に第1センスアンプブロックが配される場合を示している。アレイブロック内には、左側のエッジに位置する第1センスアンプ610Aと、右側のエッジに位置する第1センスアンプ610Bとが備わりうる。図示されているように、一方側の第1センスアンプ610Aは、第2ビットラインBL2と第2相補ビットラインBLB2との間に連結され、他方側の第1センスアンプ610Bは、第nビットラインBLnと第n相補ビットラインBLBnとの間に連結される。第2ビットラインBL2は、メモリセルMCに連結され、第2相補ビットラインBLB2は、キャパシタ810Aに連結される。また、第nビットラインBLnは、メモリセルMCに連結され、第n相補ビットラインBLBnは、キャパシタ810Bに連結される。エッジに位置する第1センスアンプ610A,610Bに連結されるビットラインのプリチャージ動作性能向上のために、バランススイッチのまた、アレイブロックの両側のエッジに位置する第1センスアンプ610A,610Bに対応して配されうる。例えば、一方側の第1センスアンプ610Aに対応して、バランススイッチ910Aが配され、また、他方側の第1センスアンプ610Bに対応して、バランススイッチ910Bが配されうる。バランススイッチ910A,910Bは、バランス制御信号PEQIJB2によって共通に制御されうる。バランススイッチ910Aがターンオンされる場合、第1ビットラインBL1及び第1相補ビットラインBLB1の電圧レベルが、第2ビットラインBL2及び第2相補ビットラインBLB2の電圧レベルに影響を与え、また、バランススイッチ910Bがターンオンされる場合、第n-1ビットラインBLn-1及び第n-1相補ビットラインBLBn-1の電圧レベルが、第nビットラインBLn及び第n相補ビットラインBLBnの電圧レベルに影響を与える。図16Cは、バランススイッチとビットラインとに係わる各種連結例を示す回路図である。図16Cのaに図示されているように、エッジに位置する第1センスアンプ610に連結される第2ビットラインBL2と、第2相補ビットラインBLB2とのうちいずれか1本のビットラインは、これに隣接した他のビットライン対例えば、第1ビットライン対BL1,BLB1とのうちいずれか一本に連結されうる。また、連結のために、2つ以上のバランススイッチ911,912が配され、バランススイッチ911,912は、ビットライン間に並列するように連結されうる。また、例えば、図16Cには、第2ビットラインBL2と第1ビットラインBL1との間に、2つのバランススイッチ911,912が配されるところが例示されているが、スイッチの個数は、それ以上でもよい。一方、図16Cのbに図示されているように、第2相補ビットラインBLB2が、第1ビットライン対BL1,BLB1のうちいずれか一本に連結されてもよい。例えば、図16Cのbには、第2相補ビットラインBLB2が第1ビットラインBL1に連結される例が図示されている。図16Cのbには、一つだけのバランススイッチ910が図示されているが、aに図示されているように、2つ以上のスイッチが配されてもよい。また、バランススイッチ910は、第2相補ビットラインBLB2と第1相補ビットラインBLB1との間に連結されてもよい。また、具体的には図示されていないが、図16Cのaとbとに図示された実施形態を結合してバランススイッチを配してもよい。例えば、第1ビットラインBL1と第2ビットラインBL2との間にバランススイッチを配すると同時に、第1相補ビットラインBLB1と第2相補ビットラインBLB2との間にバランススイッチをさらに配することができる。図17A及び図17Bは、制御信号の波形及びビットラインの電圧レベルを示す波形図である。図17A及び図17Bに図示されているように、アレイブロック内のビットラインをプリチャージさせるためのプリチャージ制御信号PEQIJB1と、バランススイッチをターンオンさせるためのバランス制御信号PEQIJB2は、一定の位相差を有することができる。第2センスアンプに連結されるビットラインが、安定してプリチャージ電圧レベルに達した後、バランス制御信号PEQIJB2が活性化されることが望ましいので、プリチャージ制御信号PEQIJB1が活性化された後の一定時間後に、バランス制御信号PEQIJB2が活性化されうる。プリチャージ動作区間は、一般的に、数十ns時間に該当し、図17Aでは、プリチャージ制御信号PEQIJB1が活性化された後の1.3ns後に、バランス制御信号PEQIJB2が活性化される例が図示されている。図17Bは、第1センスアンプに連結される第2ビットラインBL2及び第2相補ビットラインBLB2の電圧レベル変化を示している。バランススイッチが備わっていない場合、プリチャージ動作後の一定時間後には、第2ビットラインBL2及び第2相補ビットラインBLB2の電圧レベルと、プリチャージ電圧VBLとの間に誤差が生じることになり、これにより、プリチャージ動作にかかる時間が延長してしまう。一方、バランススイッチが備わる場合、バランス制御信号PEQIJB2が活性化されることによって、第1ビットラインBL1及び第1相補ビットラインBLB1の電圧が、第2ビットラインBL2及び第2相補ビットラインBLB2に影響を与えることになり、さらに短時間に、第2ビットラインBL2及び第2相補ビットラインBLB2の電圧レベルがプリチャージ電圧VBLに近接する。以上、図面と明細書とで最適の実施形態が開示された。ここで特定の用語が使われたが、それらは、単に本発明について説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。従って、本技術分野の当業者であるならば、それらから多様な変形及び均等な他実施形態が可能であるという点を理解することが可能であろう。従って、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決まるものである。"