基板の上面上を覆う絶縁層を含み、前記絶縁層の上に配置された第一の導電型のドレイン領域を含み、前記絶縁層の上に配置された第一の導電型とは反対の第二の導電型のボディ領域を含み、前記絶縁層の上に配置された平行に配列された複数の第一の導電型のドリフト領域を含み、各ドリフト領域はドレイン領域からボディ領域へ向かう第一の方向に延在し、隣接するドリフト領域は第一の方向と直交する第二の方向において誘電体層によって分離されており、各誘電体層の中に配置されたフィールドプレート部材を含み、該フィールドプレート部材はドリフト領域から完全に絶縁されており、ボディ領域に隣接しかつドリフト領域からは離間した第一の導電型のソース領域を含み、そして、ボディ領域の近くに配置された絶縁ゲート部材を含み、チャネル領域が絶縁ゲート部材の近くのソース領域と少なくとも一つのドリフト領域の間のボディ領域内に規定される、ことを特徴とする基板上に形成されたラテラル高電圧トランジスタ。前記第二の方向が、基板の底面に直交する方向である請求項1に記載のラテラル高電圧トランジスタ。前記第二の方向が、基板の底面に平行な方向である請求項1に記載のラテラル高電圧トランジスタ。各ドリフト領域もまた、絶縁層に垂直な方向に延在しているものである請求項3に記載のラテラル高電圧トランジスタ。基板は底部フィールドプレート部材からなる請求項2に記載のラテラル高電圧トランジスタ。さらに、ドレイン領域と電気的に接続されたドレイン電極と、ソース領域と電気的に接続されたソース電極と、を含んでいる請求項1に記載のラテラル高電圧トランジスタ。第一の導電型はn型であり、第二の導電型はp型である、請求項1に記載のラテラル高電圧トランジスタ。ドレイン領域が絶縁層からドレイン電極へと向かう縦方向に延在している請求項6に記載のラテラル高電圧トランジスタ。ソース領域がボディ領域の上に配置された、請求項1に記載のラテラル高電圧トランジスタ。さらに、絶縁ゲート部材と電気的に接続されたゲート電極を有する請求項9に記載のラテラル高電圧トランジスタ。ソース領域がボディ領域内に配置されている、請求項1に記載のラテラル高電圧トランジスタ。チャネル領域が基板の上面と平行に延在している、請求項11に記載のラテラル高電圧トランジスタ。第一の導電型のドレイン領域を含み、第一の導電型の少なくとも一つのソース領域を含み、前記ドレイン領域から前記少なくとも一つのソース領域へ向かう第一の方向に平行に延在する第一の導電型の複数のドリフト領域を含んでおり、隣り合うドレイン領域は第一の方向と直交する第二の方向において誘電体層によって分離され、誘電体層内に配置された少なくとも一つのフィールドプレート部材を含んでおり、当該少なくとも一つのフィールドプレート部材はドリフト領域から完全に絶縁されている、ことを特徴とするラテラル高電圧トランジスタ。さらに、ソース領域と電気的に接続されたソース電極と、ドレイン領域と電気的に接続されたドレイン電極と、を含んでいる請求項13に記載のラテラル高電圧トランジスタ。前記ラテラル高電圧トランジスタは平坦な底面を有する半導体基板上に形成されており、第一の方向は前記平坦な底面と平行で、第二の方向は平坦な底面に垂直な方向である、請求項13に記載のラテラル高電圧トランジスタ。高電圧トランジスタは平坦な底面を有する半導体基板上に形成されており、第一及び第二の方向は平坦な底面と平行である請求項13に記載のラテラル高電圧トランジスタ。第一の導電型はn型であり、第二の導電型はp型である、請求項13に記載のラテラル高電圧トランジスタ。上述のデバイス構造は、オン状態の抵抗を相対的に低くして高いVbdを達成するが、いまだに、より低いオン状態の抵抗を達成しつつ更に高い電圧に耐えることができる高電圧トランジスタ構造に対する満たされない要求が存在する。上記の課題を解決するために、請求項1に記載のラテラル高電圧トランジスタは、基板の上面上を覆う絶縁層を含み、前記絶縁層の上に配置された第一の導電型のドレイン領域を含み、前記絶縁層の上に配置された第一の導電型とは反対の第二の導電型のボディ領域を含み、前記絶縁層の上に配置された平行に配列された複数の第一の導電型のドリフト領域を含み、各ドリフト領域はドレイン領域からボディ領域へ向かう第一の方向に延在し、隣接するドリフト領域は第一の方向と直交する第二の方向において誘電体層によって分離されており、各誘電体層の中に配置されたフィールドプレート部材を含み、該フィールドプレート部材はドリフト領域から完全に絶縁されており、ボディ領域に隣接しかつドリフト領域からは離間した第一の導電型のソース領域を含み、そして、ボディ領域の近くに配置された絶縁ゲート部材を含み、チャネル領域が絶縁ゲート部材の近くのソース領域と少なくとも一つのドリフト領域の間のボディ領域内に規定される、ことを特徴とする。請求項2に記載の発明は、請求項1に記載の発明において、前記第二の方向を基板の底面に直交する方向とする。請求項3に記載の発明は、請求項1に記載の発明において、前記第二の方向を、基板の底面に平行な方向とする。請求項4に記載の発明は、請求項3に記載の発明において、各ドリフト領域もまた、絶縁層に垂直な方向に延在するものとする。請求項5に記載の発明は、請求項2に記載の発明において、基板は底部フィールドプレート部材を含むものとする。請求項6に記載の発明は、請求項1に記載の発明において、さらに、ドレイン領域と電気的に接続されたドレイン電極と、ソース領域と電気的に接続されたソース電極と、を含むものである。請求項7に記載の発明は、請求項1に記載の発明において、第一の導電型はn型、第二の導電型はp型とする。請求項8に記載の発明は、請求項6に記載の発明において、ドレイン領域が絶縁層からドレイン電極へと向かう縦方向に延在しているものである。請求項9に記載の発明は、請求項1に記載の発明において、ソース領域がボディ領域の上に配置されたものである。請求項10に記載の発明は、請求項9に記載の発明において、さらに、絶縁ゲート部材と電気的に接続されたゲート電極を有するものである。請求項11に記載の発明は、請求項1に記載の発明において、ソース領域がボディ領域内に配置されているものである。請求項12に記載の発明は、請求項11に記載の発明において、チャネル領域が基板の上面と平行に延在しているものである。上記の課題を解決たるめに、請求項13に記載の発明であるラテラル高電圧トランジスタは、第一の導電型のドレイン領域を含み、第一の導電型の少なくとも一つのソース領域を含み、前記ドレイン領域から前記少なくとも一つのソース領域へ向かう第一の方向に平行に延在する第一の導電型の複数のドリフト領域を含んでおり、隣り合うドレイン領域は第一の方向と直交する第二の方向において誘電体層によって分離され、誘電体層内に配置された少なくとも一つのフィールドプレート部材を含んでおり、当該少なくとも一つのフィールドプレート部材はドリフト領域から完全に絶縁されている、ことを特徴とする。請求項14に記載の発明は、請求項13に記載の発明において、さらに、ソース領域と電気的に接続されたソース電極と、ドレイン領域と電気的に接続されたドレイン電極と、を含むものである。請求項15に記載の発明は、請求項13に記載の発明において、前記ラテラル高電圧トランジスタは平坦な底面を有する半導体基板上に形成され、第一の方向は前記平坦な底面と平行とし、第二の方向は平坦な底面に垂直な方向としたものである。請求項16に記載の発明は、請求項13に記載の発明において、高電圧トランジスタは平坦な底面を有する半導体基板上に形成され、第一及び第二の方向は平坦な底面と平行としたものである。請求項17に記載の発明は、請求項13に記載の発明において、第一の導電型はn型、第二の導電型はp型としたものである。拡張ドレイン領域もしくはドリフト領域を有する高電圧電界効果トランジスタ及びこれを製造する方法について説明する。HVFETは固有のオン状態の低い抵抗を有し、オフ状態における高い電圧に耐える。以下の説明では、本発明の完全な理解が得られるよう、材料の種類、ドーピングのレベル、構造的特徴、プロセスの各ステップなどの多数の具体例について詳細に述べる。半導体技術における通常の知識を有する実務者であれば、これらの詳細な説明の多くの部分がなくても本発明が実施できること理解されるだろう。他の例では、発明の焦点をぼかすのを避けるために、周知の要素、技術、プロセスのステップについては詳しく説明していない。図1は、本発明の一つの実施例に基づいた縦型nチャネル例えばNMOSHVFET20の断面を横から見た図である。なお、図中の各要素は描写的に描いてあり、分かり易さを期すため正確な縮尺では描かれていない点を理解されたい。例示した全ての拡散領域/ドープ領域について反対の導電型を用いれば、pチャネルトランジスタが実現されることが分かるだろう。さらに、この図は二つの別々のデバイスを示しているが、このようなトランジスタ構造を、環状、インターディジット形、あるいは繰り返し形式で一般に製造できることは、当業者であれば理解できるだろう。図1のデバイス構造には絶縁ゲート型電界効果トランジスタIGFETが含まれており、これはゲート30例えばポリシリコンからなると、このゲート30を下の半導体領域から絶縁するゲート絶縁層29を有している。ゲート絶縁層29は、通常の二酸化ケイ素又はその他の適切な誘電体絶縁材料とすることができる。縦型HVFET20の拡張ドレイン領域は、P型ボディ領域26の間に配置され、N基板21に向かって下に延びる二つ又は三つ以上の平行なN型ドリフト領域22を含んでいる。例として、図1には、P型ボディ領域26aと26bの間にあってゲート酸化物29aの下からN基板21へ下向きに延びるドリフト領域22aが示してある。同様に、ドリフト領域22bは、ゲート酸化物29bからP型ボディ領域26cと26dの間を下へ向かってN基板21へ延びている。ソース電極32は、Nソース領域27と電気的に接続されており、Nソース領域27は、それぞれP型ボディ領域26内に配置されている。例えば、Nソース領域27aはP型ボディ領域26a内に配置され、N領域27bはP型ボディ領域27b内に配置され、といったようにである。これ以外の種々のソース電極の接続形態も可能であることは理解されるだろう。ゲート30直下のP型ボディ領域の部分Nソース領域27とドリフト領域22の間は、トランジスタのIGFETチャネル領域となる。この特定の実施例では、ゲート領域は金属-酸化物半導体MOSであり、IGFETはNMOSトランジスタである。したがって、HVFET20のチャネル領域は、一方の端部がNソース領域27によって、他方の端部がN型ドリフト領域22によって規定され、そしてゲート酸化物29からN基板21へ向かって下方へ垂直に延在する。絶縁層33は、ゲート30をソース電極32から隔てている。複数のn型拡張ドレイン領域、別名ドリフト領域22は、横方向において、絶縁領域すなわち誘電体層28によって隔てられている。図1の実施例において、誘電体層28はP型ボディ領域26の下からN基板21に向かって垂直下方へ、ドリフト領域22の全長にわたって延びている。誘電体層28には一例として二酸化ケイ素を用いるが、窒化シリコン等、他の誘電体材料を用いることも勿論可能である。各誘電体層28の中には、半導体基板21及びドリフト領域22から完全に絶縁された状態で、フィールドプレート部材24が配置されている。フィールドプレート部材24は、高濃度にドープされたポリシリコン、金属、金属合金などの材料から構成されている。図1の実施例に示したように、各フィールドプレート部材24はソース電極32と電気的に接続されている。これとは別に、フィールドプレート部材を別個の電極に接続することも可能である。ゲート30もまた、別個の電極不図示に接続されている。ドレイン電極31は、N基板21の底部との電気的な接続を与えている。図1の縦型NMOS高電圧トランジスタ20の拡張ドレイン領域は、複数のドープされた半導体材料例えばn型、絶縁材料例えば二酸化ケイ素、および導電材料例えば高濃度にドープしたポリシリコンを横方向に交互に並べたものから構成されている。オン状態において、ゲートには、電子のチャネルがPボディ領域26の表面に沿って形成されるだけの十分な電圧が印加される。これによって、ソース電極32、Nソース領域27から、Pボディ領域26内に形成されたチャネル領域を通り、下のN型のドリフト領域22、N基板21を通ってドレイン電極31に達する、電子電流のための経路が与えられる。半導体技術の実務者であれば、従来からの縦型HVNMOSトランジスタにおいて、N型ドリフト領域が通常は非常に厚くすなわち長く低濃度にドープされており、これらのことがオン状態の高い抵抗に寄与することを理解するだろう。一方、図1のデバイス構造において、N型のドリフト領域におけるドーピングはかなり高く、オン状態の抵抗は劇的に低下する。HVFET20におけるオン状態の抵抗の低下は、多数の並列接続された拡張ドレイン領域もしくはドリフト領域を用いることによってなされる。オフ状態では、ドレイン電極31及びソース電極32の間に高い電圧例えば200V~1200Vが印加される。電圧が高くなると、フィールドプレート領域24がドリフト領域22の両側に存在することによって、N型ドリフト領域は自由キャリアが空乏の状態となる。理想的には、ドリフト領域22におけるドーピングのプロファイルを、得られる電界がドレインからソースまでの経路に沿って近似的に一定となるよう調整する。例えばドーピング濃度を、N基板21近傍において最も高くし、Pボディ領域26近傍において最も低くし、その間を線形的に変化させることができる。N型ドリフト領域22及び酸化物層28の厚さは、早すぎる電子なだれ降伏が起こるのを防ぐよう設計すべきである。電子なだれ降伏は、ドリフト領域を相対的に細くすることによってイオン化経路を短くし、これにより電子なだれが起こる臨界電界を高くすることによって避けることができる。同様の観点で、酸化物層28の幅を相対的に広くすると、デバイス構造は同じ電界に対してより高い電圧に耐えることができるようになる。例として、図1に基づいて製造される、高さ約50μm、幅約0.4~0.8μmのドリフト領域、幅が大体3.0~4.0μmの範囲である酸化物層を有するデバイスは、約800Vに耐えることができる。このようなデバイスでは、ドリフト領域におけるドーピングは、Pボディ領域近くの約5×1015cm3程度からN基板近傍における約1×1017cm3程度まで線形的に変化する。またこのデバイスのオン状態の抵抗は、約1.0Ωcm2である。この分野の実務者であれば、合計のセルピッチすなわち、フィールドプレート、酸化物層、ドリフト領域を併せた幅が小さくなるように製造した場合には、各ドリフト領域の寄与がほぼ一定になることから、HVFET20の性能を改善できることが理解されるだろう。ここで図2を参照する。図2は、本発明の他の実施例であるラテラルNMOS高電圧トランジスタ40を示している。図2のHVFET40は、図1のトランジスタ構造との関連で議論したのと同じ原理に基づいて動作するが、電流が、縦方向ではなく、ドリフト領域を通って横方向に流れるという点が、図1のトランジスタ構造とは異なる。図2の実施例では、フィールドプレート部材44が、酸化物層49によって半導体材料からは完全に絶縁されている点に注意すべきである。この例では、フィールドプレート部材44aが、ちょうどソース電極46及びドレイン電極45の下において酸化物層49aの中に配置されている。フィールドプレート部材44bは、N型ドリフト領域42aの下で、かつN型ドリフト領域42bの上に配置されている。これらのフィールドプレート部材は、図の面以外のある部分でフィールドプレート電極と接続することができる。トランジスタの拡張ドレインを構成するN型ドリフト領域は、Pボディ領域48の下からNドレイン領域43に向かって横方向に延在している。Nドレイン領域43は、ドリフト領域42a及び42bをドレイン電極45に接続している。ソース電極46と電気的に接続されているNソース領域47は、Pボディ領域48に隣接して配置されている。HVFET40は、縦型MOSゲート構造12を利用しており、これはゲート55に接続するゲート電極56よりなる。この実施例においてゲート55は、ゲート電極56から縦方向に延びるポリシリコンの層よりなる。ゲート55は、Pボディ領域の下まで延在し、図示のように、酸化物層50に向かって下方へ延びている。ゲート55は、ゲート酸化物53によって、Nソース領域47、Pボディ領域48、N型ドリフト領域42から絶縁されている。酸化物領域58は、ソース電極46からゲート電極56を分離している。酸化物層50はN基板41をゲート55、N型ドリフト領域42、そしてNドレイン領域43から絶縁している。図から分かるように、酸化物層50は、N基板41上かつ領域42、43、55の下で、横方向に延在している。基板電極57は、N基板41の底部との電気的な接続を与える。この基板は、ドリフト領域42bに対する底部フィールドプレートとして作用する。HVFET40のオン状態、オフ状態における動作は、図1の実施例について述べたものと類似している。しかながらこの場合は、ソース電極及びドレイン電極は最上部に位置している。これは、電子が、Nソース領域47を通って下へ流れ、ゲート酸化物53に隣接するPボディ領域48内に形成されるチャネル領域を通過して、N型ドリフト領域42を横方向に流れ、そしてドレイン電極へ達する前にNドレイン領域43を通って上方へ流れることを意味する。図2は溝状のゲート構造を示しているが、平面状のゲート構造を用いることも可能である点に注意すべきである。加えて他の実施の形態においては、溝状のドレイン構造を用いることも可能である。さらに、図2の実施例は、横方向に延在する二つの平行なN型ドリフト領域42a及び42bからなる拡張ドレイン領域を示しているが、他の実施例ではこれより多くの平行なドリフト領域を用いることもできる。言い換えると、図2の実施例はただ二つのドリフト領域に限定されるのではなく、製造上制限される範囲内で任意の数のドリフト領域、酸化物領域、フィールドプレート領域を含めることができる。図3A及び図3Bは、本発明に基づくラテラルHVFETの他の実施例を例示している。図3AはラテラルHVNMOSトランジスタ60の平面図であり、図3Bは、同じデバイスを、ドリフト領域62aを通る線A-A’で切り取った断面図である。混乱を避けるため、図3Aには、ソース電極66、ドレイン電極65、ゲート75、ゲート酸化物73及び酸化物層79を示していない。これらのエレメントは図3Bの横から見た断面図に示してある。図3のラテラルデバイス構造は、図2に示したものと類似している。しかし、ドリフト、酸化物、フィールドプレート層の各領域を互い同士の上に向きを合わせて配置する縦方向にのではなく、図3の実施例では、これらの領域が横に並ぶように配置されている。図2の実施例とは異なり、N型ドリフト領域62、酸化物層69、およびフィールドプレート部材64のそれぞれは、その下の絶縁層70から、上にある基板表面へ向かって延びている。N型ドリフト領域62及びフィールドプレート部材64は、絶縁層70によってN基板61から絶縁されている。一つの実施例として、層70を二酸化ケイ素から形成することができる。追加の電極77は、N基板61への電気的な接続を与えている。HVNMOSトランジスタ60の平らなゲート及びドレインの構成を、図3Bの側面図に例示する。これとは異なり、溝状のドレイン構造及び/又は溝状のゲート構造を用いることもできる。この実施例でゲート部材75は、Pボディ領域68の上に配置されており、ゲート酸化物73によって半導体基板から絶縁されている。ソース電極66は、Pボディ領域68の中に配置されたNソース領域67に接触している。Pボディ領域68それ自身は、N型ドリフト領域62の中に配置された状態で示されている。Nドレイン領域63は、N型ドリフト領域62の反対側に配置されており、ドレイン電極65と電気的に接続されている。図2及び図3の実施例では、チップの最も低い電位すなわちグランドに接続されたフィールドプレート部材が示してある。ソースは、フィールドプレート部材最低のチップ電位につなぐか、あるいはソース領域をフローティング状態にしておくことができる。言い換えれば、図1~図3の実施例は、ソースフォロアの構成には限定されない。本発明に係る各トランジスタ構造は、ドレイン、ソース、フィールドプレート部材、そして絶縁ゲート部材が、別々の回路端子に接続された4端子デバイスとして実施することができる。他の実施例として、フィールドプレート部材と絶縁ゲート部材を接続することもできる。図4を参照する。同図には、本発明に基づいて構成された他の実施例である縦型HVNMOSトランジスタ80の横から見た断面を示している。図4に示したデバイス構造は、図1に示したものと類似しているが、平坦なゲートが溝状のゲート構造に置き換えられている点が異なる。図1の縦型デバイス構造におけるように、トランジスタ80は、複数の平行に配置されたN型ドリフト領域82を有しており、これはPボディ領域86からN基板81に向かって下に延びている。各ドリフト領域82の両側は酸化物層88と接している。例えばN型ドリフト領域82aは、一方の側を酸化物層88aと、他方の側を酸化物層88bと境界を接している。各酸化物層88の中には、ドリフト領域及び基板の半導体材料から完全に絶縁された状態で、フィールドプレート部材84が配置され、ソース電極92と電気的に接続されている。N型ドリフト領域82、酸化物層88、フィールドプレート部材84は、全体として横方向に延びる平行な層構造からなる。これはオン状態において電流が流れる方向に対して垂直な方向である。トランジスタ80がオン状態のとき、電流は、ドレイン電極91から平行なN型ドリフト領域82及びPボディ領域の側壁に形成されたMOSチャネルを通り、ソース電極92に向かって縦方向に流れる。HVNMOSトランジスタ80の溝状のゲート構造は、フィールドプレート部材84とPボディ領域86の間に配置されたゲート部材90からなる。図4の実施例において、各Pボディ領域86の両側には、一対のNソース領域87が配置されている。各Pボディ領域86は、対応するN型ドリフト領域82の一方の端部に位置している。薄いゲート絶縁層89例えば酸化物は、各ゲート部材90例えばポリシリコンをPボディの半導体材料から絶縁している。図4は、一例として、Pボディ領域86aの両側に沿って配置されたゲート部材90a及び90bを示している。Nソース領域87a及び87bは、Pボディ領域86の中のゲート部材に近い両側に配置されており、87a及び87bの両領域はソース電極92と電気的に接続されている。Pボディ領域86aは、その一端がソース電極と、他端がドリフト領域82aと隣接している。トランジスタ80がオン状態のときは、電流がソース電極92からN領域87を通り、Pボディ領域86を通り、下に向かってN型ドリフト領域82及びN基板81を通ってドレイン電極91に流れるように、Pボディ領域86aの側面に沿って導通状態のチャネル領域が形成される。この分野の実務者であれば、図4に示した各Pボディ領域86の中に配置された一対のNソース領域87を、ソース電極92に隣接する領域86の全幅にわたって延在する単一のN領域と置き換えることができることは容易に分かるだろう。この場合、Pボディ領域を、種々の場所においてソース電極に接続することができる図の書面に垂直な方向で。一つの実施例として、ソース電極92を、Nソース87を通ってその下のPボディ領域86に接続するよう突き出すようにしてもよい。図5K参照。図4の実施例における溝状のゲート構造は、図1に示したようなT字形の半導体領域がないため、潜在的に製造工程が簡単になるという利点がある。また、トランジスタ80の縦型HVNMOS構造は、Pボディ領域の間に形成されるJFET構造がないことからオン抵抗が低い。図5A~図5Kは、本発明の縦型高電圧トランジスタを製造するのに用いることができる種々の処理ステップを例示している。ここで説明する製造方法は、図5Kに示すデバイスの形成だけでなく、図4に示した縦型デバイス構造にも用いることができる。図5Aは、N基板100上にN型半導体材料のエピタキシャル層101を形成する最初の処理ステップ後の縦型高電圧トランジスタを示している。200Vから1000Vの範囲の印加電圧に耐えるためには、デバイス構造に、15μmから120μmの厚さのエピタキシャル層を設けるべきである。一例として、図5に示したデバイスのエピタキシャル層の厚さは40μmである。N基板100は、完成後のデバイスの基板底部に配置されることになるドレイン電極へ流れる電流に対する抵抗を最小限に抑えるために高濃度にドープしてある。基板100は、例えばグラインディングやエッチングによって薄くすることができ、その底部表面上に金属を堆積させてトランジスタのオン抵抗を下げることができる。このような処理ステップが実行されるのは、上側の処理が完了してからである場合が多い。エピタキシャル層101の厚さとドーピングは、主としてデバイスのVbdを決定する。ドーピングは、エピタキシャル層が形成されるときに行われる。最適なドーピングのプロファイルは、ドレインN基板100に隣接する底部からソース上部へ線形的に変化するものである。基板100の近くがより高い濃度となるようにすと、より一様な電界分布となる。線形的な変化は、エピタキシャル層101の上面より下のある点で停止するようにすることもできる。一例として、図5に示した実施例のドーピング濃度は、Pボディ領域近傍の2×1015cm3から、N基板100近傍の6×1016cm3まである。エピタキシャル層101が形成された後、層101の上面を適切にマスクして、エッチングにより深い溝を形成するかエピタキシャル層を貫通させる。図5Bは、エピタキシャル層101及び基板100の一部をエッチングした後のデバイス構造の断面を示している。エッチングされた溝部の横方向の幅は、後述のように、誘電層と導電性のリフィルrefill層を併せた厚さで決まることが分かるだろう。隣り合う溝部の間隔は、エピタキシャル層の材料の残っているメサ部分の必要とされる厚さによって決まるが、これはデバイスのブレークダウン電圧の必要条件によって調整される。このエピタキシャル材料のメサ部分が、最終的にこのデバイス構造のN型ドリフト領域を形成する。材料のこのメサ部分は、紙面に垂直な横方向にかなりの距離にわたって延在しうることを理解すべきである。図5の実施例では、単一のN型ドリフト領域からなる拡張ドレイン領域を有するデバイスを例示しているが、図5の縦型高電圧トランジスタは、平行に配置された複数のN型ドリフト領域から構成することもできることが分かるだろ。理想的には、N型ドリフト領域の横の厚さすなわち幅は、Rspが低くVbdが高いくなるようにするために、確実に製造できる範囲でできるだけ狭くすることが望ましい。もちろん、横方向の厚さを非常に厚くする方が製造は容易であるが、電流が大きなシリコン領域を通らなければならないので、横方向の厚さを非常に厚くするとデバイスの固有のオン抵抗が損なわれる。一つの実施例では、この厚さは大体0.4~1.2μmの範囲である。この例では、メサの厚さは約1μmである。図5Cは、図5Bの状態から、エッチングされた溝部を部分的に誘電体材料、例えば二酸化ケイ素で埋めた後のデバイス構造を示している。図示のように、図5の例では、酸化物領域102aがエッチングされたエピタキシャル領域101の一方の側をカバーし、酸化物領域102bがエピタキシャル領域101の他方の側をカバーしている。酸化物領域102はまた各溝部においてN基板100の上面もカバーしている。溝部への誘電材料の導入は、種々の周知の方法を用いて行うことができる。例えば、領域102を熱的に成長させたり、化学気相成長によって堆積させたり、あるいは液体の状態でスピンナを用いることもできる。誘電体層の厚さは、厚くなるほどVbdが高くなるので、エピタキシャル層材料101の与えられた厚さに対して、必要とされるブレークダウン電圧を与えるように設定することができる。しかしながら、誘電体層の厚さが厚くなると、トランジスタ構造のセルピッチが増し、高い固有のオン抵抗を示す。一つの実施例として、図5のデバイス構造では、酸化物層の横方向の厚さは4μmである。別のVbd性能を有するデバイスに対して、この厚さは2μm~5μmの範囲とすることができる。図5Dは、図5Cに続いて、溝部の残りの部分に導電性材料を充填し、その表面を平坦化してフィールドプレート領域103を形成したデバイス構造を示している。導電性材料としては、例えば高濃度にドープしたポリシリコン、金属又は合金あるいはシリサイドなどを単独で又は混合したものとすることができる。導電性領域103a及び103bは、このデバイスのフィールドプレート部材となる。最も多くの場合、フィールドプレート部材はデバイスの導電性やブレークダウン電圧の特性に直接寄与せずにシリコン領域を占めることになるので、フィールドプレート部材103a及び103bは、確実に製造できる範囲でできるだけ狭くすべきである。フィールドプレート部材103の横方向の厚さは、一つの実施例として大体0.5μm~1.0μmである。表面の平坦化は、化学的機械的研磨などの従来からの技術によって実行することができる。プロセスのこの時点で、デバイスの拡張ドレイン領域の形成は本質的に完了する。これ以降の処理ステップは、スタンドアロン高電圧デプレションモードMOSFETデバイス構造図5G及び図6に示す又は低電圧MOSFET構造例えば図5K高電圧FET、もしくは他の高電圧デバイスを製造するように適合させることができる。図5Eは、図5Dに続いて、エピタキシャル層101の上面にNソース領域105の導入を行った後のデバイス構造の断面を横から見た図である。ソース領域105は、通常の堆積、拡散、インプランテーションの何れかの技術又はこれらを組み合わせて形成することができる。Nソース領域105の形成の後、このデバイスの上に層間絶縁層106が形成される。図5の実施例では、層間絶縁層106は、従来からの方法で堆積され、パターニングされた通常の二酸化ケイ素からなる。誘電体層106に開口部が形成され、そして導電層の材料例えば金属、シリサイドetcが堆積され、パターニングされて図5Fに示す構造が作られる。この断面図において、ソース電極109はNソース領域105との電気的接続を与え、電極110a及び110bはそれぞれフィールドプレート部材103a、103bとの電気的接続を与える。図5Gは、図5Fに続いて、N基板100の底部にドレイン電極111の形成を行ったデバイス構造を示している。ドレイン電極111は、例えは金属スパッタリングなど従来からの技術を用いて形成することができる。前述のうように、ドレインのコンタクト抵抗を下げるために、まず基板の底部に、グラインディングやインプランテーションetcなどを行うこともできる。図5Gのデバイスは、スタンドアロンのドリフト領域を有する完成後の高電圧トランジスタを示している。すなわち、図5Gのデバイスはエピタキシャル層の上に低電圧の直列MOSFET構造を含んでいない。代わりに、エピタキシャル層によって形成された拡張ドリフト領域それ自身が、Pボディ領域を含まずにMOSFETの機能を果たす。この分野の実務者であれば、ソース電極109からドレイン電極111まで電子が流れる連続したN型の経路が存在するために、このデバイス構造では電流が完全にはオフにならないことが分かるだろう。しかしながら、図5Gのデバイス構造における電流は、メサ状のエピタキシャル層101が高いドレイン電圧でピンチオフされたときに飽和する。図6のデバイス構造は、図5Gのデバイスよりも低い電圧で拡張ドレイン領域のピンチオフに達する。これは、N型ドリフト領域の上部近くでフィールドプレート部材103とエピタキシャル層101の間隔を小さくすることによって達成され、これによって相対的に低い電圧で縦型ドリフト領域をピンチオフするための容量が高くなる。図6は、ピンチオフ電圧すなわち飽和電流を制御するために、酸化物領域102a及び102b内へ縦方向に延びる多段のフィールドプレート構造を示している。あるいはまた同様の結果となるように、フィールドプレート部材を単一のステップ、線形的に変化する縦方向の延長部分、あるいはその他のいくつかの断面形状からなるようにすることができる。ある種の回路への応用に対しては、図5Gのスタンドアロン型のトランジスタ構造を普通の外部の低電圧スイッチングMOSFETと直列にして利用することが有利であることが、当業者であれば理解されるだろう。このような応用として、低電圧例えば40VMOSFETを、高電圧例えば700Vのトランジスタデバイスにおける電流を完全にオフにするためのスイッチングの目的で用いることができるだろ。ここで、絶縁ゲートMOS構造を含む縦型HVNMOSトランジスタの製造に用いることができる別の処理シーケンスを示した図5H~図5Kを参照する。絶縁ゲート構造の形成を行うための溝部112a及び112bが、エピタキシャル層101の両側の誘電体層それぞれに形成される。溝部112a及び112bの深さは、MOSFETのチャネルの意図する長さ及びフィールドプレートの形成を考慮して決められる深さで、Nソース領域105の表面から延びている。この例では、溝部の深さは約1~5μmである。この溝部112は、一例として、パターニングされたマスク層を半導体基板上に適切に塗布し、続いて酸化物層102に対して従来からのドライエッチング又はウェットエッチング技術を適用して形成される。図5Jは、溝部112内にゲートの誘電体層116及びゲート部材113の形成を行った後のデバイスを示している。ゲートの誘電体層116a及び116bは、積層したNソース、Pボディ、及びエピタキシャル領域の側壁に、酸化物を成長させるか又は堆積させて形成することができる。デバイスのしきい値電圧によって、層116の厚さを決定する。一実施例として層116は、250~1000オングストロームの厚さを有する二酸化ケイ素からなる。この実施例において、誘電体層112の部分は、フィールドプレート部材103をゲート部材113から分離している。あるいは、溝部112によりフィールドプレート103の上部を露出させ、層116を形成したのと同じ処理ステップを用いてフィールドプレートの側壁に誘電体層を形成して、フィールドプレートをゲート部材から分離することもできる。誘電体層116が溝部112の側壁に形成されたら、溝部の残りの部分を充填すべくドープしたポリシリコンなどの導電性材料を堆積させることができる。この実施例ではドープしたポリシリコンで、MOSトランジスタ構造のゲート部材113a及び113bを形成している。図5Jは、エピタキシャル領域101の上面上にPボディ領域107及びNソース領域105を導入したあとのデバイスを示している。領域107、105は、標準的なインプランテーション、堆積、熱拡散といった処理ステップのうちの一つ又はこれらを組み合わせて形成することができる。完成したデバイスにおいて、ゲート部材113に十分な電圧を印加すると、Nソース領域105とエピタキシャル領域101の間のPボディ領域107の側壁部分に沿って導電性のチャネルが形成される。したがって、チャネルの長さはPボディ領域107の厚さによって決定され、図示した実施例では約0.5μm~3.0μmであり、Nソース領域105は大体0.1~0.5μmの範囲である。チャネルの長さが短いとそれだけチャネル抵抗は低く、したがってデバイスのオン抵抗も低くなる。しかしながら、チャネルが短くなりすぎるとパンチスルーの問題が生じるということを理解すべきである。図5Kは、続いて層間誘電体層106例えば二酸化ケイ素、窒化シリコンetcが形成された完成後のHVFETを示している。この層を堆積させ、パターニングして、コンタクト開口を形成することができる。図示の実施例では、層106のエッチングに続いて、フィールドプレート、ゲート部材、N及びPボディ領域のエッチングがなされる。これに続いて導電層例えば金属、シリサイドetcの堆積が行われて、ソース電極109、ゲート電極115、そしてフィールドプレート電極110が形成され、これによってデバイスの各領域との電気的接続が与えられる。上で述べた選択的なエッチングステップによって、Nソース領域をパターニングせずにソース電極をPボディ領域と接続させることができるので、処理が簡単化される。そして、導電層を基板100の底部に塗布してグラインディング、エッチング、インプランティングetcによる選択的処理の後でドレイン電極111を形成することができる。図5Kの断面図ではソース電極109はPボディ107まで延びているが、他の実施例では、この電極をソース領域105の上部表面まで延ばすだけとすることもできる。電極109は領域105を二つの分離したソース領域に分離していない。むしろ電極109は、領域105の部分のN材料に囲まれるプラグ状に形成されている。