第1の方向に配列されたn個nは2以上の整数のセルと、前記セルに設けられた入力端子のそれぞれと電気的に接続するn本の入力信号線と、前記セルに設けられた出力端子のそれぞれと電気的に接続するn本の出力信号線と、を含む駆動回路を有し、前記n本の入力信号線及び前記n本の出力信号線は、前記第1の方向に延在し、前記セルの一上に設けられる前記入力信号線及び前記出力信号線の合計の本数がn-1本である、半導体装置。第1の方向に配列されたn個nは2以上の整数のセルと、前記セルに設けられた入力端子のそれぞれと電気的に接続するn本の入力信号線と、前記セルに設けられた出力端子のそれぞれと電気的に接続するn本の出力信号線と、を含む駆動回路を有し、前記n本の入力信号線及び前記n本の出力信号線は、前記第1の方向に延在し、少なくともn-1本の前記入力信号線と、少なくともn-1本の前記出力信号線と、は、屈曲した領域を有し、前記セルの一上に設けられる前記入力信号線及び前記出力信号線の合計の本数がn-1本である、半導体装置。前記セルの一において、前記入力端子と前記出力端子とを結ぶ直線と、前記セル上に設けられる前記入力信号線または前記出力信号線との交点の合計数がn-1個である、請求項1または2に記載の半導体装置。メモリセルアレイを有し、前記メモリセルアレイの有する入力端子と、前記n本の出力信号線と、が電気的に接続する、請求項1乃至3のいずれか一に記載の半導体装置。前記第1の方向は、前記メモリセルアレイの行方向である請求項4に記載の半導体装置。前記第1の方向は、前記メモリセルアレイの列方向である請求項4に記載の半導体装置。上述の問題に鑑み、開示する発明の一態様では、半導体装置を小型化することを課題の一とする。また、開示する発明の一態様は、記憶素子を有する半導体装置の駆動回路の面積を縮小することを課題の一とする。開示する発明では、入力端子と出力端子の位置が固定された複数の基本セル以下、セルと標記するを第1の方向に配置し、各セルの入力端子および出力端子とそれぞれ電気的に接続される配線を複数のセル上に積層させ、且つ、その配線の延在方向をセルが並べられた第1の方向と同方向とすることで、駆動回路の小型化を図るものである。より具体的には、例えば、以下の構成とすることができる。本発明の一態様は、第1の方向に配列されたn個nは2以上の整数のセルと、セルに設けられた入力端子のそれぞれと電気的に接続するn本の入力信号線と、セルに設けられた出力端子のそれぞれと電気的に接続するn本の出力信号線と、を含む駆動回路を有し、n本の入力信号線及びn本の出力信号線は、第1の方向に延在し、セルの一上に設けられる入力信号線及び出力信号線の合計の本数がn-1本である、半導体装置である。また、本発明の一態様は、第1の方向に配列されたn個nは2以上の整数のセルと、セルに設けられた入力端子のそれぞれと電気的に接続するn本の入力信号線と、セルに設けられた出力端子のそれぞれと電気的に接続するn本の出力信号線と、を含む駆動回路を有し、n本の入力信号線及びn本の出力信号線は、第1の方向に延在し、少なくともn-1本の入力信号線と、少なくともn-1本の出力信号線と、は、屈曲した領域を有し、セルの一上に設けられる入力信号線及び出力信号線の合計の本数がn-1本である、半導体装置である。また、上記の半導体装置において、セルの一において、入力端子と出力端子とを結ぶ直線と、セル上に設けられる入力信号線または出力信号線との交点の合計数がn-1個であってもよい。また、上記の半導体装置において、メモリセルアレイを有し、メモリセルアレイの有する入力端子と、n本の出力信号線と、が電気的に接続してもよい。また、上記の半導体装置において、第1の方向は、メモリセルアレイの行方向であってもよい。また、上記の半導体装置において、第1の方向は、メモリセルアレイの列方向であってもよい。なお、本明細書等において、上や下の用語は、構成要素の位置関係が直上または直下であることを限定するものではない。例えば、ゲート絶縁層上のゲート電極の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。また、本明細書等において電極や配線という用語は、これらの構成要素を機能的に限定するものではない。例えば、電極は配線の一部として用いられることがあり、その逆もまた同様である。さらに、電極や配線という用語は、複数の電極や配線が一体となって形成されている場合なども含む。また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、ソースやドレインという用語は、入れ替えて用いることができるものとする。なお、本明細書等において、電気的に接続には、何らかの電気的作用を有するものを介して接続されている場合が含まれる。ここで、何らかの電気的作用を有するものは、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、何らかの電気的作用を有するものには、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。本発明の一態様を用いることによって、小型化された半導体装置を提供することができる。また、本発明の一態様を用いることによって、記憶素子を有し、該記憶素子を駆動する回路の面積が縮小された半導体装置を提供することができる。本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。なお、本明細書等における第1、第2、第3などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではなく、特に限定されない限り配置及び段階の順序を限定するものではない。実施の形態1本実施の形態では、開示する発明の一態様に係る半導体装置の構成について、図面を参照して説明する。図1は、本発明の一態様の半導体装置の構成を示す。本実施の形態に示す半導体装置250は、複数のメモリセルを有するメモリセルアレイ200と、当該メモリセルアレイ200を駆動するための第1の駆動回路部1111、第2の駆動回路部1112、第3の駆動回路部1113及び第4の駆動回路部1114を有する。なお、駆動回路部の数は、図1の構成に限られるものではない。メモリセルアレイ200には、不揮発性メモリまたは揮発性メモリの双方を適用することが可能である。例えば、メモリセルアレイ200を、フローティングゲートを備えたトランジスタで構成することで、不揮発性メモリとすることができる。なお、不揮発性メモリとしては、NOR型またはNAND型のいずれも適用することが可能である。また、メモリセルアレイ200をDRAM、SRAMまたは強誘電体メモリの回路構成としてもよい。なお、メモリセルアレイ200は、シリコン半導体を使ったトランジスタで構成する他に、シリコン半導体よりも禁制帯幅の広い半導体を使ったトランジスタを用いて構成することができる。禁制帯幅の広い半導体を用いることでトランジスタのオフ電流を下げることができ、新しい構成のメモリを実現することができる。シリコン半導体よりも禁制帯幅の広い半導体としては、炭化珪素SiCや窒化ガリウムGaNなどが知られているが、これらの半導体を使ったデバイスはプロセス温度がシリコン半導体に比べて高いので生産性に難がある。これに対して、酸化物半導体好適には金属酸化物の半導体としては、禁制帯幅が2.5eV以上、好ましくは3eV以上の半導体をスパッタリング法や印刷法などの方法で容易に作製することができ、しかもプロセス温度が低いという利点がある。また、図1に示す第1の駆動回路部1111乃至第4の駆動回路部1114の少なくとも一は、図2に示す駆動回路100を有している。本実施の形態において、駆動回路100は、第1の方向図2中の矢印の方向に配列されたn個nは2以上の整数のセル102と、セル102に設けられた入力端子INのそれぞれと電気的に接続するn本の入力信号線Iと、セル102に設けられた出力端子OUTのそれぞれと電気的に接続するn本の出力信号線Oと、を、少なくとも含む。セル102は、論理合成時及び配置配線時において用いられる電気回路素子であり、あらかじめ決められた基本的な電気回路の機能を有する。具体的には、例えば、入力信号に対して、否定NOT、論理和OR、論理積AND、否定論理和NOR、否定論理積NAND、排他的論理和XOR、または排他的否定論理和XNORのような演算を行い、入力信号が確定すると出力信号が確定する機能を有するセル等を適用することができる。また、フリップフロップFF、ラッチLATのように、入力信号の履歴に応じた出力を得る機能を有するセルを用いてもよい。または、レベルシフタやマルチプレクサを用いることも可能である。図2に示すn個のセル102において、入力端子IN及び出力端子OUTの位置は固定されている。なお、第1の方向は、図1のメモリセルアレイ200における列方向または行方向とするのが好ましい。なお、図2では、セル102の入力端子INと接続する入力信号線Iを実線で示し、セル102の出力端子OUTと接続する出力信号線Oを一点鎖線で示している。また、同様の機能を有する配線が複数ある場合には、配線の名称の末尾に、_1、_2、_n等を付すことで区別している。入力信号線I及び出力信号線Oは、セル102が配列された第1の方向と同じ方向に延在し、且つ、絶縁層を介してセル102これを構成するトランジスタ等の半導体素子を含むと重畳して設けられている。入力信号線及び出力信号線をセル102上に積層して設けることで、駆動回路の面積を縮小することができるため、半導体装置を小型化することが可能となる。n本の入力信号線Iのうち、1本目の入力信号線I_1は、1番目のセル102_1の入力端子と接続され、2本目の入力信号線I_2は、2番目のセル102_2の入力端子と接続されている。以下、同様に、n-1本目の入力信号線I_n-1は、n-1番目のセル102_n-1の入力端子と接続され、n本目の入力信号線I_nは、n番目のセル102_nの入力端子と接続されている。また、出力信号線Oも同様に、n本の出力信号線のうち、1本目の出力信号線O_1は、1番目のセル102_1の出力端子と接続され、2本目の出力信号線O_2は、2番目のセル102_2の出力端子と接続されている。また、n-1本目の出力信号線O_n-1は、n-1番目のセル102_n-1の出力端子と接続され、n本目の出力信号線O_nは、n番目のセル102_nの出力端子と接続されている。また、セル102の各々において、入力端子と、出力端子と、は、セル102に含まれるトランジスタ等の半導体素子と同じ配線層を用いて接続されている。例えば、セル102に含まれるトランジスタのゲート配線と、セル102の入力端子及び出力端子を接続する配線と、は、同じ工程で作製することができる。または、セル102に含まれるトランジスタのソース配線またはドレイン配線と、セル102の入力端子及び出力端子を接続する配線と、を同じ工程で作製してもよい。セル102_1上には、セル102_2乃至セル102_nにそれぞれ接続するn-1本の入力信号線が配置される。また、セル102_n上には、セル102_1乃至セル102_n-1にそれぞれ接続するn-1本の出力信号線が配置される。また、セル102_kkは2以上n-1以下の整数上には、セル102_k1乃至セル102_nにそれぞれ接続する入力信号線Iと、セル102_1乃至セル102_k-1にそれぞれ接続する出力信号線Oと、が配置される。したがって、セル102_k上には、{n-k11}k-1より、合計n-1本の入力信号線I及び出力信号線Oが配置されることとなる。セル102における入力端子と出力端子の位置は固定されているため、1本目の入力信号線を除くn-1本の入力信号線と、n本目の出力信号線を除くn-1本の出力信号線と、は、屈曲した領域を有している。n-1本の入力信号線またはn-1本の出力信号線がそれぞれ屈曲した領域を有することで、各信号線を交差させることなく、セル102上に配置させることが可能となる。なお、1本の入力信号線または出力信号線において屈曲した領域は必ずしも1箇所でなくともよい。また、図2において、入力信号線または出力信号線は、第1の方向と垂直な方向に屈曲しているが、本発明の実施の形態はこれに限られるものではない。ただし、n-1本の入力信号線またはn-1本の出力信号線のそれぞれが屈曲する方向は、同じ方向であるのが望ましい。また、1本目の入力信号線またはn本目の出力信号線においても屈曲した領域を設けることも可能である。また、セル102の入力端子と出力端子とを結ぶ直線当該直線と紙面垂直方向に重なる直線を含むと、セル102上に設けられる入力信号線または出力信号線との交点の合計数はn-1個である。各々のセル102上に配置されるn-1本の入力信号線及び出力信号線は、入力端子と出力端子の間の領域に配置されていると言い換えることもできる。前述したように、セル102における入力端子と出力端子の位置は固定されており、入出力信号線の配線レイアウトの自由度を向上させるためには、当該間の領域が広いことが好ましい。例えば、セルの対角線上に入力端子及び出力端子を設けるのが好ましい。以上示したように、入力端子と出力端子の位置が固定された複数のセルを第1の方向に配置し、各セルの入力端子および出力端子とそれぞれ電気的に接続される配線を複数のセル上に積層させ、且つ、その配線の延在方向をセルが並べられた第1の方向と同方向とすることで、駆動回路を小型化することができる。また、当該駆動回路を有する半導体装置を小型化することが可能となる。なお、開示する発明の半導体装置に関する回路配置などについては、上述の構成に限定されず、半導体装置の動作が実現される態様において適宜変更することが可能である。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態2本実施の形態では、上記実施の形態1で示した半導体装置に適用可能なメモリセルの一例について、図面を参照して説明する。図3は、半導体装置の構成の一例である。図3Aには、半導体装置の断面を、図3Bには、半導体装置の平面を、それぞれ示す。ここで、図3Aは、図3BのA1-A2およびB1-B2における断面に相当する。また、図3Cには、上記半導体装置をメモリ素子として用いる場合の回路図の一例を示す。図3Aおよび図3Bに示される半導体装置は、下部に第1の半導体材料を用いたトランジスタ160を有し、上部に第2の半導体材料を用いたトランジスタ162を有する。本実施の形態では、第1の半導体材料を酸化物半導体以外の半導体材料とし、第2の半導体材料を酸化物半導体とする。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いるのが好ましい。このような半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。なお、トランジスタ162おいて、酸化物半導体層144は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層144の水素濃度は5×1019atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下とする。なお、上述の酸化物半導体層144中の水素濃度は、二次イオン質量分析法SIMS:SecondaryIonMassSpectroscopyで測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層144では、キャリア濃度が1×1012/cm3未満、望ましくは、1×1011/cm3未満、より望ましくは1.45×1010/cm3未満となる。例えば、室温25°Cでのオフ電流ここでは、単位チャネル幅1μmあたりの値は100zA1zAゼプトアンペアは1×10-21A以下、望ましくは10zA以下となる。このように、i型化真性化または実質的にi型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ162を得ることができる。また、酸化物半導体層144は、アルカリ金属及びアルカリ土類金属等の不純物が十分に除去されたものであるのが好ましい。例えば、酸化物半導体層144のナトリウム濃度は、5×1016cm-3以下、好ましくは1×1016cm-3以下、さらに好ましくは1×1015cm-3以下であり、リチウム濃度は、5×1015cm-3以下、好ましくは1×1015cm-3以下であり、カリウム濃度は、5×1015cm-3以下、好ましくは1×1015cm-3以下とする。なお、上述の酸化物半導体層144中のナトリウム濃度、リチウム濃度、及びカリウム濃度は、それぞれ二次イオン質量分析法SIMSで測定されるものである。酸化物半導体は不純物に対して鈍感であり、膜中にはかなりの金属不純物が含まれていても問題がなく、ナトリウムのようなアルカリ金属が多量に含まれる廉価なソーダ石灰ガラスも使えると指摘されている神谷、野村、細野、アモルファス酸化物半導体の物性とデバイス開発の現状、固体物理、2009年9月号、Vol.44、pp.621-633しかし、このような指摘は適切でない。アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちNaは、酸化物半導体膜に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してNaとなる。また、Naは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、しきい値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの特性の劣化が起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジスタの特性の劣化と、特性のばらつきは、酸化物半導体膜中の水素の濃度が十分に低い場合において顕著に現れる。したがって、酸化物半導体膜中の水素の濃度が5×1019cm-3以下、特に5×1018cm-3以下である場合には、アルカリ金属の濃度を低減することが望ましい。また、酸化物半導体はフェルミ準位Efと真性フェルミ準位Eiとが等しいEf=Ei、又はフェルミ準位Efより真性フェルミ準位Eiが大きいEf<Ei、所謂p--型であることが好ましい。例えば、酸化物半導体に、ドーパントとして錫を添加することによってp--型の酸化物半導体とすることができる。なお、酸化物半導体がi型真性または実質的にi型であると、不純物の添加によるフェルミ準位Efの制御がより容易となるため、好ましい。さらにゲート電極として仕事関数φMが大きい材料を用いることが好ましい。上記構成とすると、トランジスタのノーマリーオフが可能となり、さらにトランジスタに逆バイアスを加えると効果的である。よって、85°Cにおいてはオフ電流値が1yA以下、室温においてはオフ電流値が0.1yA以下というオフ電流の低いトランジスタを得ることができるため、該トランジスタをメモリ素子に用いることによって、データの保持特性メモリリテンションが向上された半導体装置とすることができる。図3におけるトランジスタ160は、半導体材料例えば、シリコンなどを含む基板300に設けられたチャネル形成領域116と、チャネル形成領域116を挟むように設けられた不純物領域120と、不純物領域120に接する金属化合物領域124と、チャネル形成領域116上に設けられたゲート絶縁層108と、ゲート絶縁層108上に設けられたゲート電極110と、を有する。半導体材料を含む基板300は、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用することができる。なお、一般にSOI基板は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含む。つまり、SOI基板が有する半導体層は、シリコン半導体層に限定されない。また、SOI基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。トランジスタ160の金属化合物領域124の一部には、電極126が接続されている。ここで、電極126は、トランジスタ160のソース電極やドレイン電極として機能する。また、基板300上にはトランジスタ160を囲むように素子分離絶縁層106が設けられており、トランジスタ160を覆うように絶縁層128が設けられている。なお、高集積化を実現するためには、図3に示すようにトランジスタ160がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ160の特性を重視する場合には、ゲート電極110の側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域120を設けても良い。トランジスタ160は公知の技術を用いて作製することができる。酸化物半導体以外の半導体材料として、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることで、トランジスタ160は、高速動作が可能であるという特徴を有する。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。また、トランジスタ160の作製工程と同じ工程で、駆動回路のセルに設けられるトランジスタを作製することが可能である。トランジスタ160を形成した後、トランジスタ162および容量素子164の形成前の処理として、絶縁層128にCMP処理を施して、ゲート電極110の上面を露出させる。ゲート電極110の上面を露出させる処理としては、CMP処理の他にエッチング処理などを適用することも可能であるが、トランジスタ162の特性を向上させるために、絶縁層128の表面は可能な限り平坦にしておくことが望ましい。次に、絶縁層128上に酸化物半導体層を形成した後、当該酸化物半導体層を選択的にエッチングして酸化物半導体層144を形成する。酸化物半導体層に用いる材料としては、四元系金属酸化物であるIn-Sn-Ga-Zn-O系の材料や、三元系金属酸化物であるIn-Ga-Zn-O系の材料、In-Sn-Zn-O系の材料、In-Al-Zn-O系の材料、Sn-Ga-Zn-O系の材料、Al-Ga-Zn-O系の材料、Sn-Al-Zn-O系の材料や、二元系金属酸化物であるIn-Zn-O系の材料、Sn-Zn-O系の材料、Al-Zn-O系の材料、Zn-Mg-O系の材料、Sn-Mg-O系の材料、In-Mg-O系の材料、In-Ga-O系の材料や、In-O系の材料、Sn-O系の材料、Zn-O系の材料などを用いることができる。また、上記の材料にSiO2を含ませてもよい。ここで、例えば、In-Ga-Zn-O系の材料とは、インジウムIn、ガリウムGa、亜鉛Znを有する酸化物膜、という意味であり、その組成比は特に問わない。また、InとGaとZn以外の元素を含んでいてもよい。また、酸化物半導体層は、化学式InMO3ZnOmm>0で表記される材料を用いた薄膜とすることができる。ここで、Mは、Ga、Al、MnおよびCoから選ばれた一または複数の金属元素を示す。例えば、Mとして、Ga、GaおよびAl、GaおよびMn、またはGaおよびCoなどを用いることができる。また、酸化物半導体としてIn-Zn-O系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、In:Zn=50:1~1:2モル数比に換算するとIn2O3:ZnO=25:1~1:4、好ましくはIn:Zn=20:1~1:1モル数比に換算するとIn2O3:ZnO=10:1~1:2、さらに好ましくはIn:Zn=15:1~1.5:1モル数比に換算するとIn2O3:ZnO=15:2~3:4とする。例えば、In-Zn-O系酸化物半導体の形成に用いるターゲットは、原子数比がIn:Zn:O=X:Y:Zのとき、Z>1.5XYとする。また、酸化物半導体層の厚さは、3nm以上30nm以下とするのが望ましい。酸化物半導体層を厚くしすぎると例えば、膜厚を50nm以上、トランジスタがノーマリーオンとなってしまう恐れがあるためである。酸化物半導体層は、水素、水、水酸基又は水素化物などの不純物が混入しにくい方法で作製するのが望ましい。例えば、スパッタリング法などを用いて作製することができる。その後、酸化物半導体層に対して、熱処理第1の熱処理を行うことが望ましい。この第1の熱処理によって酸化物半導体層中の、過剰な水素水や水酸基を含むを除去することができる。第1の熱処理の温度は、例えば、300°C以上550°C未満、または400°C以上500°C以下とする。第1の熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、450°C、1時間の条件で行うことができる。この間、酸化物半導体層は大気に触れさせず、水や水素の混入が生じないようにする。次に、露出したゲート電極110、絶縁層128、酸化物半導体層144などの上に導電層を形成し、該導電層を選択的にエッチングして、ソース電極142a、ドレイン電極142bを形成する。導電層は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて形成することができる。また、導電層の材料としては、Al、Cr、Cu、Ta、Ti、Mo、Wから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。Mn、Mg、Zr、Be、Nd、Scのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。導電層は、単層構造であっても良いし、2層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された2層構造、窒化チタン膜上にチタン膜が積層された2層構造、チタン膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極142a、およびドレイン電極142bへの加工が容易であるというメリットがある。上部のトランジスタ162のチャネル長Lは、ソース電極142a、およびドレイン電極142bの下端部の間隔によって決定される。なお、チャネル長Lが25nm未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数nm~数10nmと波長の短い超紫外線を用いるのが望ましい。次に、ソース電極142a及びドレイン電極142bを覆い、酸化物半導体層144に接するゲート絶縁層146を形成する。次に、ゲート絶縁層146上において酸化物半導体層144と重畳する領域にゲート電極148aを形成し、ソース電極142aと重畳する領域に電極148bを形成する。ゲート絶縁層146の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第2の熱処理を行うのが望ましい。熱処理の温度は、200°C以上450°C以下、望ましくは250°C以上350°C以下である。例えば、窒素雰囲気下で250°C、1時間の熱処理を行えばよい。第2の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層146が酸素を含む膜として、酸化物半導体層144と接する状態で加熱することで、上述の脱水化または脱水素化処理によって同時に減少してしまう可能性のある、酸化物半導体を構成する主成分材料の一つである酸素を酸化物半導体層144へ供給し、該酸化物半導体層144の酸素欠損を補償して、i型真性またはi型に限りなく近い酸化物半導体層を形成することもできる。なお、第2の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第2の熱処理を行っても良い。上述のように、第1の熱処理及び第2の熱処理を適用することで、酸化物半導体層144を、その主成分以外の不純物が極力含まれないように高純度化することができる。ゲート電極148aおよび電極148bは、ゲート絶縁層146上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。次に、ゲート絶縁層146、ゲート電極148a、および電極148b上に、絶縁層151および絶縁層152を形成する。絶縁層151および絶縁層152は、スパッタ法やCVD法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。次に、ゲート絶縁層146、絶縁層151、及び絶縁層152に、ドレイン電極142bにまで達する開口を形成する。当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。その後、上記開口に電極154を形成し、絶縁層152上に電極154に接する配線156を形成する。電極154は、例えば、開口を含む領域にPVD法やCVD法などを用いて導電層を形成した後、エッチング処理やCMPといった方法を用いて、上記導電層の一部を除去することにより形成することができる。配線156は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。また、導電層の材料としては、Al、Cr、Cu、Ta、Ti、Mo、Wから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。Mn、Mg、Zr、Be、Nd、Scのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は、ソース電極またはドレイン電極などと同様である。以上により、高純度化された酸化物半導体層144を用いたトランジスタ162、および容量素子164が完成する。容量素子164は、ソース電極142a、酸化物半導体層144、ゲート絶縁層146、および電極148b、で構成される。図3Cには、上記半導体装置をメモリ素子として用いる場合の回路図の一例を示す。図3Cにおいて、トランジスタ162のソース電極またはドレイン電極の一方と、容量素子164の電極の一方と、トランジスタ160のゲート電極と、は電気的に接続されている。また、第1の配線1stLine:ソース線とも呼ぶとトランジスタ160のソース電極とは、電気的に接続され、第2の配線2ndLine:ビット線とも呼ぶとトランジスタ160のドレイン電極とは、電気的に接続されている。また、第3の配線3rdLine:第1の信号線とも呼ぶとトランジスタ162のソース電極またはドレイン電極の他方とは、電気的に接続され、第4の配線4thLine:第2の信号線とも呼ぶと、トランジスタ162のゲート電極とは、電気的に接続されている。そして、第5の配線5thLine:ワード線とも呼ぶと、容量素子164の電極の他方は電気的に接続されている。酸化物半導体を用いたトランジスタ162は、オフ電流が極めて小さいという特徴を有しているため、トランジスタ162をオフ状態とすることで、トランジスタ162のソース電極またはドレイン電極の一方と、容量素子164の電極の一方と、トランジスタ160のゲート電極とが電気的に接続されたノード以下、ノードFGの電位を極めて長時間にわたって保持することが可能である。そして、容量素子164を有することにより、ノードFGに与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。半導体装置に情報を記憶させる場合書き込みは、まず、第4の配線の電位を、トランジスタ162がオン状態となる電位にして、トランジスタ162をオン状態とする。これにより、第3の配線の電位が、ノードFGに供給され、ノードFGに所定量の電荷が蓄積される。ここでは、異なる二つの電位レベルを与える電荷以下、ローLowレベル電荷、ハイHighレベル電荷というのいずれかが与えられるものとする。その後、第4の配線の電位を、トランジスタ162がオフ状態となる電位にして、トランジスタ162をオフ状態とすることにより、ノードFGが浮遊状態となるため、ノードFGには所定の電荷が保持されたままの状態となる。以上のように、ノードFGに所定量の電荷を蓄積及び保持させることで、メモリセルに情報を記憶させることができる。トランジスタ162のオフ電流は極めて小さいため、ノードFGに蓄積された電荷は長時間にわたって保持される。したがって、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となり、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。記憶された情報を読み出す場合読み出しは、第1の配線に所定の電位定電位を与えた状態で、第5の配線に適切な電位読み出し電位を与えると、ノードFGに保持された電荷量に応じて、トランジスタ160は異なる状態をとる。一般に、トランジスタ160をnチャネル型とすると、ノードFGにHighレベル電荷が保持されている場合のトランジスタ160の見かけのしきい値Vth_Hは、ノードFGにLowレベル電荷が保持されている場合のトランジスタ160の見かけのしきい値Vth_Lより低くなるためである。ここで、見かけのしきい値とは、トランジスタ160をオン状態とするために必要な第5の配線の電位をいうものとする。したがって、第5の配線の電位をVth_HとVth_Lの中間の電位V0とすることにより、ノードFGに保持された電荷を判別できる。例えば、書き込みにおいて、Highレベル電荷が与えられていた場合には、第5の配線の電位がV0>Vth_Hとなれば、トランジスタ160はオン状態となる。Lowレベル電荷が与えられていた場合には、第5の配線の電位がV0<Vth_Lとなっても、トランジスタ160はオフ状態のままである。このため、第5の配線の電位を制御して、トランジスタ160のオン状態またはオフ状態を読み出す第2の配線の電位を読み出すことで、記憶された情報を読み出すことができる。また、記憶させた情報を書き換える場合においては、上記の書き込みによって所定量の電荷を保持したノードFGに、新たな電位を供給することで、ノードFGに新たな情報に係る電荷を保持させる。具体的には、第4の配線の電位を、トランジスタ162がオン状態となる電位にして、トランジスタ162をオン状態とする。これにより、第3の配線の電位新たな情報に係る電位が、ノードFGに供給され、ノードFGに所定量の電荷が蓄積される。その後、第4の配線の電位をトランジスタ162がオフ状態となる電位にして、トランジスタ162をオフ状態とすることにより、ノードFGには、新たな情報に係る電荷が保持された状態となる。すなわち、ノードFGに第1の書き込みによって所定量の電荷が保持された状態で、第1の書き込みと同様の動作第2の書き込みを行うことで、記憶させた情報を上書きすることが可能である。本実施の形態で示すトランジスタ162は、高純度化され、真性化された酸化物半導体層144を用いることで、トランジスタ162のオフ電流を十分に低減することができる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。また、本実施の形態において示す半導体装置では、トランジスタ160とトランジスタ162を重畳させることで、集積度が十分に高められた半導体装置が実現される。また、実施の形態1で示した駆動回路の構成と組み合わせることにより、半導体装置をさらに小型化することが可能となる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態3本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図4を用いて説明する。本実施の形態では、コンピュータ、携帯電話機携帯電話、携帯電話装置ともいう、携帯情報端末携帯型ゲーム機、音響再生装置なども含む、デジタルカメラ、デジタルビデオカメラなどのカメラ、電子ペーパー、テレビジョン装置テレビ、またはテレビジョン受信機ともいうなどの電子機器に、上述の半導体装置を適用する場合について説明する。図4Aは、ノート型のパーソナルコンピュータであり、筐体701、筐体702、表示部703、キーボード704などによって構成されている。筐体701と筐体702の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。図4Bは、携帯情報端末PDAであり、本体711には、表示部713と、外部インターフェイス715と、操作ボタン714等が設けられている。また、携帯情報端末を操作するスタイラス712などを備えている。本体711内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。図4Cは、電子ペーパーを実装した電子書籍720であり、筐体721と筐体723の2つの筐体で構成されている。筐体721および筐体723には、それぞれ表示部725および表示部727が設けられている。筐体721と筐体723は、軸部737により接続されており、該軸部737を軸として開閉動作を行うことができる。また、筐体721は、電源731、操作キー733、スピーカー735などを備えている。筐体721、筐体723の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。図4Dは、携帯電話機であり、筐体740と筐体741の2つの筐体で構成されている。さらに、筐体740と筐体741は、スライドし、図4Dのように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体741は、表示パネル742、スピーカー743、マイクロフォン744、操作キー745、ポインティングデバイス746、カメラ用レンズ747、外部接続端子748などを備えている。また、筐体740は、携帯電話機の充電を行う太陽電池セル749、外部メモリスロット750などを備えている。また、アンテナは、筐体741に内蔵されている。筐体740と筐体741の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。図4Eは、デジタルカメラであり、本体761、表示部767、接眼部763、操作スイッチ764、表示部765、バッテリー766などによって構成されている。本体761内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。図4Fは、テレビジョン装置770であり、筐体771、表示部773、スタンド775などで構成されている。テレビジョン装置770の操作は、筐体771が備えるスイッチや、リモコン操作機780により行うことができる。筐体771およびリモコン操作機780には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。