"第1の電位に接続される複数の第1のスルーホールおよび第2の電位に接続される複数の第2のスルーホールを有するコア基板と、該コア基板の上下面に複数層ずつ積層されたビルドアップ絶縁層と、上面側の最表層の前記ビルドアップ絶縁層の表面に格子状の配列で1個ずつまたは複数個ずつが交互に列をなすように多数配設されており、前記第1のスルーホールに電気的に接続された第1の半導体素子接続パッドおよび前記第2のスルーホールに電気的に接続された第2の半導体素子接続パッドと、上面側の前記ビルドアップ絶縁層間に配設されており、前記第1の半導体素子接続パッドの各列に対応する位置に接続された第1のビアを介して前記第1の半導体素子接続パッドに電気的に接続された第1の電源プレーンおよび前記第2の半導体素子接続パッドの各列に対応する位置に接続された第2のビアを介して前記第2の半導体素子接続パッドに電気的に接続されているとともにクリアランスを介して前記第1の電源プレーンにより取り囲まれた第1のビアランドと、下面側の最表層の前記ビルドアップ絶縁層の表面に前記第1のスルーホールに対応して配置されるとともに該第1のスルーホールに電気的に接続された第1の外部接続パッドおよび前記第2のスルーホールに対応して配置されるとともに該第2のスルーホールに電気的に接続された第2の外部接続パッドと、下面側の前記ビルドアップ絶縁層間に配設されており、前記第1または第2の外部接続パッドの一方に対応する位置に接続された複数一組の第3のビアを介して前記第1または第2の外部接続パッドの一方に電気的に接続された第2の電源プレーンおよび前記第1または第2の外部接続パッドの他方に対応する位置に接続された複数一組の第4のビアを介して前記第1または第2の外部接続パッドの他方に接続されているとともにクリアランスを介して前記第2の電源プレーンにより取り囲まれた第2のビアランドとを有する配線基板であって、前記第1のビアランドおよびこれに接続された前記第2のビアは、前記第2の半導体素子接続パッドの各列における一部のパッドにのみ対応するにように間引かれて形成されているとともに、前記第1の半導体素子接続パッドの各列から前記第1のスルーホールへの導電路が前記第1の電源プレーンにおける前記間引かれた部分を通るようにして形成されており、かつ前記第2のビアランドは、前記一組の前記第4のビアに対応する分が一つに繋がっていることを特徴とする配線基板。本発明が解決しようとする課題は、作動電圧が低い半導体集積回路素子に対しても十分な電源供給を行なって半導体集積回路素子を良好に作動させることが可能な配線基板を提供することにある。本発明の配線基板は、第1の電位に接続される複数の第1のスルーホールおよび第2の電位に接続される複数の第2のスルーホールを有するコア基板と、該コア基板の上下面に複数層ずつ積層されたビルドアップ絶縁層と、上面側の最表層の前記ビルドアップ絶縁層の表面に格子状の配列で1個ずつまたは複数個ずつが交互に列をなすように多数配設されており、前記第1のスルーホールに電気的に接続された第1の半導体素子接続パッドおよび前記第2のスルーホールに電気的に接続された第2の半導体素子接続パッドと、上面側の前記ビルドアップ絶縁層間に配設されており、前記第1の半導体素子接続パッドの各列に対応する位置に接続された第1のビアを介して前記第1の半導体素子接続パッドに電気的に接続された第1の電源プレーンおよび前記第2の半導体素子接続パッドの各列に対応する位置に接続された第2のビアを介して前記第2の半導体素子接続パッドに電気的に接続されているとともにクリアランスを介して前記第1の電源プレーンにより取り囲まれた第1のビアランドと、下面側の最表層の前記ビルドアップ絶縁層の表面に前記第1のスルーホールに対応して配置されるとともに該第1のスルーホールに電気的に接続された第1の外部接続パッドおよび前記第2のスルーホールに対応して配置されるとともに該第2のスルーホールに電気的に接続された第2の外部接続パッドと、下面側の前記ビルドアップ絶縁層間に配設されており、前記第1または第2の外部接続パッドの一方に対応する位置に接続された複数一組の第3のビアを介して前記第1または第2の外部接続パッドの一方に電気的に接続された第2の電源プレーンおよび前記第1または第2の外部接続パッドの他方に対応する位置に接続された複数一組の第4のビアを介して前記第1または第2の外部接続パッドの他方に接続されているとともにクリアランスを介して前記第2の電源プレーンにより取り囲まれた第2のビアランドとを有する配線基板であって、前記第1のビアランドおよびこれに接続された前記第2のビアは、前記第2の半導体素子接続パッドの各列における一部のパッドにのみ対応するにように間引かれて形成されているとともに、前記第1の半導体素子接続パッドの各列から前記第1のスルーホールへの導電路が前記第1の電源プレーンにおける前記間引かれた部分を通るようにして形成されており、かつ前記第2のビアランドは、前記一組の前記第4のビアに対応する分が一つに繋がっていることを特徴とするものである。本発明の配線基板によれば、上記構成において、第1のビアランドおよびこれに接続された第2のビアは、第2の半導体素子接続パッドの各列における一部のパッドにのみ対応するにように間引かれて形成されているとともに、第1の半導体素子接続パッドの各列から第1のスルーホールへの導電路が第1の電源プレーンにおける第2のビアが間引かれた部分を通るようにして形成されていることから、第1のスルーホールからの第1の半導体素子接続パッドへの電源供給路を多数確保することができる。さらに第2のビアランドは、一組の第4のビアに対応する分が一つに繋がっていることから、この第2のビアランドを介した第1および第2のスルーホールから第1および第2の外部接続パッドまでの電源供給を良好に行なうことができる。したがって、低電圧で作動する半導体集積回路素子に対して十分な電源供給を行なって半導体集積回路素子を良好に作動させることができる。次に本発明の配線基板における実施形態の一例を添付の図1~図5を基にして説明する。図1はビルドアップ法により形成された本例の配線基板の一例を示す概略断面図であり、図2は図1示した配線基板における要部概略上面図である。また図3は、図2における要部拡大図であり、図4および図5は、それそれ図1および図2に示す配線基板における要部分解斜視図である。図1に示すように、本例の配線基板10は、コア基板1の上下面にビルドアップ絶縁層2およびビルドアップ配線層3が交互に積層されており、その上面中央部に半導体集積回路素子Sを搭載するための搭載部10aを有している。コア基板1は、厚みが50~800μm程度であり、例えばガラス繊維束を縦横に織ったガラスクロスにビスマレイミドトリアジン樹脂やエポキシ樹脂等の熱硬化性樹脂を含浸させた電気絶縁材料から成る絶縁基板の上下面に銅箔や銅めっき層から成るコア導体層4が被着されているとともに絶縁基板の上面から下面にかけてコア導体層4の一部として機能する銅めっき層が被着された多数のスルーホール5が形成されている。なお、スルーホール5の直径は100~300μm程度であり、その内部は樹脂により充填されている。ビルドアップ絶縁層2は、エポキシ樹脂等の熱硬化性樹脂を含む絶縁材料から成り、それぞれに複数のビアホール6が形成されており、ビアホール6を含む各ビルドアップ絶縁層2の表面には銅めっき層から成るビルドアップ配線層3が被着形成されている。そしてビルドアップ配線層3は、ビアホール6を介して上下のものが互い接続されているとともにスルーホール5に電気的に接続している。さらに、このビルドアップ配線層3のうち、上面側における最外層のビルドアップ絶縁層2上に被着された一部は、搭載部10aにおいて半導体集積回路素子Sの電極端子Tに電気的に接続される円形の半導体素子接続パッド7を形成しており、これらの半導体素子接続パッド7は図2に示すように、半導体集積回路素子Sの電極端子Tに対応した格子状の並びに形成されている。なお、半導体素子接続パッド7は搭載部10aの中央部に接地用および電源用の半導体素子接続パッド7が多数配置され、搭載部10aの外周部に信号用の半導体素子接続パッド7が多数配置されている。また、下面側における最外層のビルドアップ絶縁層2上に被着された一部は、外部電気回路基板の配線導体に電気的に接続される円形の外部接続パッド8であり、この外部接続パッド8は格子状の並びに複数並んで形成されている。さらに、最外層のビルドアップ絶縁層2およびその上のビルドアップ配線層3上には、半導体素子接続パッド7および外部接続パッド8を露出させるソルダーレジスト層9が被着されている。そして、半導体素子接続パッド9の露出部に半導体集積回路素子Sの電極端子Tが電気的に接続されるとともに外部接続パッド8の露出部に図示しない外部電気回路基板の配線導体が半田ボールを介して電気的に接続される。図3に、搭載部10aの中央部における接地用と電源用の半導体素子接続パッド7のみを抜き出して示す。なお図3においては、ソルダーレジスト層9の下の最上層のビルドアップ配線層3を破線で示している。図3においてGと記した半導体素子接続パッド7は接地用の半導体素子接続パッド7Gであり、Pと記した半導体素子接続パッド7は電源用の半導体素子接続パッド7Pである。図3に示すように、接地用の半導体素子接続パッド7Gと電源用の半導体素子接続パッド7Pとは1個ずつが格子状の配列で斜めに列をなすようにして交互に配設されているとともに、各列の半導体素子接続パッド7同士が1列ずつ帯状の一体のパターンとして統合されている。そして、これらの接地用の半導体素子接続パッド7Gおよび電源用の半導体素子接続パッド7Pは、図4に示すように、下層のビルドアップ配線層3を介してスルーホール5に電気的に接続されている。なお、図4は、図3における一部の半導体素子接続パッド7およびそれに対応する下層のビルドアップ配線層3およびコア導体層4を抜き出して示した斜視図であり、各層における小さな○印が下層へ接続するビア6の位置を示し、×印が上層からのビア6が接続される位置を示している。半導体素子接続パッド7が接続される次層のビルドアップ配線層3は、主として接地プレーン3Gであり、その中に電源用の半導体素子接続パッド7Pに接続されるビアランド3Lがクリアランス3Cを介して配設されている。ビアランド3Lは各列の電源用の半導体素子接続パッド7Pに対してひとつおきに対応した位置に列をなすように間引かれて並んでおり、各列のクリアランス3Cはビアランド3L毎にそれぞれの間に接地プレーン3Gが介在するように独立している。そのため接地プレーン3Gは、ビアランド3Lを取り囲むクリアランス3Cの間を通るようにしてひとつに繋がった状態となっている。そして、接地用の半導体素子接続パッド7Gは接地プレーン3Gに接地用の各半導体素子接続パッド7Gからのビア6を介して接続され、電源用の半導体素子接続パッド7Pはビアランド3Lにビア6を介してひとつおきに接続されている。その下層のビルドアップ配線層3は、主として電源プレーン3Pであり、その中に上層の接地プレーン3Gに接続されるビアランド3Lがクリアランス3Cを介して配設されている。ビアランド3Lは各列の接地用の半導体素子接続パッド7Gに対してひとつおきに対応した位置に列をなすように間引かれて並んでおり、各列のクリアランス3Cはビアランド3L毎にそれぞれの間に電源プレーン3Pが介在するように独立している。そのため電源プレーン3Pは、ビアランド3Lを取り囲むクリアランス3Cの間を通るようにしてひとつに繋がった状態となっている。そして、上層の接地プレーン3Gは接地用の半導体素子接続パッド7Gに対してひとつおきに対応するビアランド3Lにビア6を介して接続され、電源用の半導体素子接続パッド7に接続された上層のビアランド3Lは電源プレーン3Pに上層のビアランド3Lからのビア6を介して接続されている。その下層のコア導体層4は、主として接地プレーン4Gであり、接地プレーン4Gは接地用のスルーホール5Gに接続されているとともに、その中に電源用のスルーホール5Pに接続されたスルーホールランド4Lがクリアランス4Cを介して配設されている。そして、そして接地プレーン3Gに接続された上層のビアランド3Lがビア6を介して接地プレーン4Gに接続され、上層の電源プレーン3Pがビア6を介してスルーホールランド4Lに接続されている。その結果、接地用の半導体素子接続パッド7Gが接地用のスルーホール5Gに電気的に接続されるとともに電源用の半導体素子接続パッド7Pが電源用のスルーホール5Pに電気的に接続されることとなる。さらに、図5に示すように、接地用のスルーホール5Gと電源用のスルーホール5Pとは、下面側のコア導体層4およびビルドアップ配線層3を介してそれぞれ対応する接地用の外部接続パッド8Gおよび電源用の外部接続パッド8Pに電気的に接続されている。なお、図5は、図4に対応する下面側のコア導体層4およびビルドアップ配線層3を抜き出して示した斜視図であり、各層における小さな○印が下層へ接続するビア6の位置を示し、×印が上層からのビア6が接続される位置を示している。下面側のコア導体層4は、主として電源プレーン4Pであり、電源プレーン4Pは電源用のスルーホール5Pに接続されているとともに、その中に接地用のスルーホール5Gに接続されたスルーホールランド4Lがクリアランス4Cを介して配設されている。その下層のビルドアップ配線層3は、主として接地プレーン3Gであり、その中に上層の電源プレーン4Pに接続されるビアランド3Lがクリアランス3Cを介して配設されている。そして、下面側のコア導体層4における電源プレーン4Pがビアランド3Lにビア6を介して接続されており、スルーホールランド4Lが接地プレーン3Gにビア6を介して接続されている。その下層のビルドアップ配線層3は、主として電源プレーン3Pであり、その中に上層の接地プレーン3Gにビア6を介して接続されるビアランド3Lがクリアランス3Cを介して配設されている。そして、上層のビルドアップ配線層3におけるビアランド3Lが電源プレーン3Pにビア6を介して接続されている。下面側の最外層のビルドアップ配線層3は、主として接地プレーン3Gであり、その中に接地用の外部接続パッド8Gとなる領域を備えているとともに、電源用の外部接続パッド8Pがクリアランス3Cを介して配設されている。そして接地用の外部接続パッド8Gを形成する接地プレーン3Gが上層のビアランド3Lにビア6を介して接続されており、電源用の外部接続パッド8Pが上層の電源プレーン3Pにビア6を介して接続されている。上記のような接続により、接地用のスルーホール5Gとこれに対応する接地用の外部接続パッド8Gおよび電源用のスルーホール5Pとこれに対応する電源用の外部接続パッド8Pとが電気的に接続される。なお、接地用のスルーホール5Gとこれに対応する接地用の外部接続パッド8Gおよび電源用のスルーホール5Pとこれに対応する電源用の外部接続パッド8Pとを接続するビア6は、それぞれ4個ずつが一組で各スルーホール5G,5Pとこれに対応する外部接続パッド8G,8Pとを接続している。そして、本発明においては、4個ずつの各組のビアと接続されるビアランド3Lは4個のビアに対応する分が一つに繋がったパターンで形成されている。これによりビアランド3Lに接続する4個のビア6同士の間でビアランド3Lを介して電流経路が良好に分散される。本例の配線基板においては、上述したように、上面側のビルドアップ配線層3における電源プレーン3Pの中に設けられた接地用のビアランド3Lおよびビア6が各列の接地用の半導体素子接続パッド7Gのうちの一部のパッドにのみ対応するにように間引かれて形成されていることから、電源用の半導体素子接続パッド7Pの各列から電源用のスルーホール5Pへの導電路が電源プレーン3Pにおけるビアランド3Lが間引かれた部分を通るようにして多数形成される。さらに下面側のビルドアップ配線層3における接地プレーン3Gまたは電源プレーン3Pの中に設けられたビアランド3Lは、4個一組のビア6に対応する分が一つに繋がっていることから、このビアランド3Lを介したスルーホール5G,5Pから外部接続パッド8G,8Pまでの電源供給を良好に行なうことができる。したがって、低電圧で作動する半導体集積回路素子Sに対して十分な電源供給を行なって半導体集積回路素子Sを良好に作動させることができる。なお、本発明者が直流電流密度シミュレータを用いて行なったシミュレーションの結果によると、本願における配線基板10による解析モデルでは、先に出願した特願2010-19828における配線基板10による解析モデルよりも半導体集積回路素子Sに対する電源供給において過渡電流が流れた際の電圧降下が約15改善される結果が確認できた。なお本発明は、接地用の電位と電源用の電位とを入れ替えた場合にも適用されることはいうまでもない。また先に出願した特願2010-19828における配線基板20の下面側のビルドアップ配線層13に本願の下面側のビルドアップ配線層3と同様の構造を適用してもよい。この場合も導体集積回路素子Sに対する電源供給において過渡電流が流れた際の電圧降下を同様に約15の改善ができる。ちなみに、本願の従来技術である配線基板30による解析モデルと、配線基板30の下面側のビルドアップ配線層23に本願の配線基板10における下面側のビルドアップ配線層3と同様の構造を適用した解析モデルとでは、半導体集積回路素子Sに対する電源供給において過渡電流が流れた際の電圧降下は僅かに0.3しか改善されなかった。このことから、上面側のビルドアップ配線層における電流経路が十分に確保されていない場合、本願における本願の配線基板10における下面側のビルドアップ配線層3と同様の構造を適用しても半導体集積回路素子Sに対する電源供給において過渡電流が流れた際の電圧降下の改善は殆どできないことが分かる。"