"半導体基板の第1の領域に形成された第1導電型の第1の不純物層と、前記第1の不純物層上に形成された第1のエピタキシャル半導体層と、前記第1のエピタキシャル半導体層上に形成された第1のゲート絶縁膜と、前記第1のゲート絶縁膜上に形成された第1のゲート電極と、前記第1のエピタキシャル半導体層及び前記第1の領域の前記半導体基板内に形成された第2導電型の第1のソース/ドレイン領域とを有する第1のトランジスタと、前記半導体基板の第2の領域に形成された前記第2導電型の第2の不純物層と、前記第2の不純物層上に形成され、前記第1のエピタキシャル半導体層とは膜厚の異なる第2のエピタキシャル半導体層と、前記第2のエピタキシャル半導体層上に形成され、前記第1のゲート絶縁膜と膜厚の等しい第2のゲート絶縁膜と、前記第2のゲート絶縁膜上に形成された第2のゲート電極と、前記第2のエピタキシャル半導体層及び前記第2の領域の前記半導体基板内に形成された前記第1導電型の第2のソース/ドレイン領域とを有する第2のトランジスタとを有することを特徴とする半導体装置。請求項1記載の半導体装置において、前記半導体基板の第3の領域に形成された前記第1導電型の第3の不純物層と、前記第3の不純物層上に形成され、前記第1のエピタキシャル半導体層とは膜厚の異なる第3のエピタキシャル半導体層と、前記第1のエピタキシャル半導体層上に形成され、前記第1のゲート絶縁膜及び前記第2のゲート絶縁膜と膜厚の異なる第3のゲート絶縁膜と、前記第3のゲート絶縁膜上に形成された第3のゲート電極と、前記第3のエピタキシャル半導体層及び前記第3の領域の前記半導体基板内に形成された前記第2導電型の第3のソース/ドレイン領域とを有する第3のトランジスタと、前記半導体基板の第4の領域に形成された前記第2導電型の第4の不純物層と、前記第4の不純物層上に形成され、前記第1のエピタキシャル半導体層とは膜厚の異なる第4のエピタキシャル半導体層と、前記第4のエピタキシャル半導体層上に形成され、前記第1のゲート絶縁膜及び前記第2のゲート絶縁膜と膜厚の異なる第4のゲート絶縁膜と、前記第4のゲート絶縁膜上に形成された第4のゲート電極と、前記第4のエピタキシャル半導体層及び前記第4の領域の前記半導体基板内に形成された前記第1導電型の第4のソース/ドレイン領域とを有する第4のトランジスタとを有することを特徴とする半導体装置。請求項1又は2記載の半導体装置において、前記第1のエピタキシャル半導体層の膜厚は、前記第2のエピタキシャル半導体層の膜厚よりも厚く、前記第1の不純物層を形成する不純物の拡散速度は、前記第2の不純物層を形成する不純物の拡散速度よりも大きいことを特徴とする半導体装置。請求項1乃至3のいずれか1項に記載の半導体装置において、前記第2の不純物層は、ボロン及び炭素を含むことを特徴とする半導体装置。請求項1乃至4のいずれか1項に記載の半導体装置において、前記第1の不純物層は、砒素を含むことを特徴とする半導体装置。請求項1乃至3のいずれか1項に記載の半導体装置において、前記第1の不純物層は、ボロン及び炭素を含むことを特徴とする半導体装置。請求項1乃至3及び6のいずれか1項に記載の半導体装置において、前記第2の不純物層は、アンチモンを含むことを特徴とする半導体装置。半導体基板の第1の領域に、第1導電型の第1の不純物層を形成する工程と、前記半導体基板の第2の領域に、第2導電型の第2の不純物層を形成する工程と、前記第1の不純物層及び前記第2の不純物層が形成された前記半導体基板上に、半導体層をエピタキシャル成長する工程と、前記半導体層上に、前記第1の領域を覆い、前記第2の領域を露出するマスクを形成する工程と、前記マスクを用いて、前記第2の領域の前記半導体層の一部を除去する工程と、前記マスクを除去した後、前記第1の領域の前記半導体層上に第1のゲート絶縁膜を形成し、前記第2の領域の前記半導体層上に第1のゲート絶縁膜と膜厚の等しい第2のゲート絶縁膜を形成する工程と、前記第1のゲート絶縁膜上に第1のゲート電極を、前記第2のゲート絶縁膜上に第2のゲート電極を、それぞれ形成する工程とを有することを特徴とする半導体装置の製造方法。請求項8記載の半導体装置の製造方法において、前記半導体層をエピタキシャル成長する工程よりも前に、前記半導体基板の第3の領域に前記第1導電型の第3の不純物層を形成する工程と、前記半導体基板の第4の領域に前記第2導電型の第4の不純物層を形成する工程とを更に有し、前記マスクを形成する工程では、前記半導体層上に、前記第1の領域及び前記第3の領域を露出し、前記第2の領域及び前記第4の領域を覆う前記マスクを形成し、前記半導体層の一部を除去する工程では、前記マスクを用いて、前記第3の領域及び前記第4の領域の前記半導体層の一部を更に除去し、前記第1のゲート絶縁膜及び前記第2のゲート絶縁膜を形成する工程では、前記第3の領域の前記半導体層上に、前記第1のゲート絶縁膜及び前記第2のゲート絶縁膜よりも厚い第3のゲート絶縁膜を、前記第4の領域の前記半導体層上に、前記第1のゲート絶縁膜及び前記第2のゲート絶縁膜よりも厚い第4のゲート絶縁膜を、更に形成し、前記第1のゲート電極及び前記第2のゲート電極を形成する工程では、前記第3のゲート絶縁膜上に第3のゲート電極を、前記第4のゲート絶縁膜上に第4のゲート電極を、更に形成することを特徴とする半導体装置の製造方法。半導体基板の第1の領域に、第1導電型の第1の不純物層を形成する工程と、前記第1の不純物層が形成された前記半導体基板上に、第1の半導体層をエピタキシャル成長する工程と、前記第1の半導体層が形成された前記半導体基板の第2の領域に、第2導電型の第2の不純物層を形成する工程と、前記第1の不純物層、前記第2の不純物層及び前記第1の半導体層が形成された前記半導体基板上に、第2の半導体層をエピタキシャル成長する工程と、前記第1の領域の前記第2の半導体層上に第1のゲート絶縁膜を形成し、前記第2の領域の前記第2の半導体層上に第1のゲート絶縁膜と膜厚の等しい第2のゲート絶縁膜を形成する工程と、前記第1のゲート絶縁膜上に第1のゲート電極を、前記第2のゲート絶縁膜上に第2のゲート電極を、それぞれ形成する工程とを有することを特徴とする半導体装置の製造方法。請求項10記載の半導体装置の製造方法において、前記第1の半導体層をエピタキシャル成長する工程の後、前記第2の半導体層をエピタキシャル成長する工程の前に、前記半導体基板の第3の領域に前記第1導電型の第3の不純物層を形成する工程と、前記半導体基板の第4の領域に前記第2導電型の第4の不純物層を形成する工程とを更に有し、前記第1のゲート絶縁膜及び前記第2のゲート絶縁膜を形成する工程では、前記第3の領域の前記第2の半導体層上に、前記第1のゲート絶縁膜及び前記第2のゲート絶縁膜よりも厚い第3のゲート絶縁膜を、前記第4の領域の前記第2の半導体層上に、前記第1のゲート絶縁膜及び前記第2のゲート絶縁膜よりも厚い第4のゲート絶縁膜を、更に形成し、前記第1のゲート電極及び前記第2のゲート電極を形成する工程では、前記第3のゲート絶縁膜上に第3のゲート電極を、前記第4のゲート絶縁膜上に第4のゲート電極を、更に形成することを特徴とする半導体装置の製造方法。しかしながら、提案されている上記技術を半導体装置の製造プロセスに組み込むための方法については、具体的な提案はなされていなかった。特に、上記技術を半導体装置の製造プロセスに採用することにより生じる新たな課題や、その解決手段について、具体的な検討はなされていなかった。本発明の目的は、低廉なプロセスにて高性能高信頼性を実現しうる半導体装置及びその製造方法を提供することにある。実施形態の一観点によれば、半導体基板の第1の領域に形成された第1導電型の第1の不純物層と、前記第1の不純物層上に形成された第1のエピタキシャル半導体層と、前記第1のエピタキシャル半導体層上に形成された第1のゲート絶縁膜と、前記第1のゲート絶縁膜上に形成された第1のゲート電極と、前記第1のエピタキシャル半導体層及び前記第1の領域の前記半導体基板内に形成された第2導電型の第1のソース/ドレイン領域とを有する第1のトランジスタと、前記半導体基板の第2の領域に形成された前記第2導電型の第2の不純物層と、前記第2の不純物層上に形成され、前記第1のエピタキシャル半導体層とは膜厚の異なる第2のエピタキシャル半導体層と、前記第2のエピタキシャル半導体層上に形成され、前記第1のゲート絶縁膜と膜厚の等しい第2のゲート絶縁膜と、前記第2のゲート絶縁膜上に形成された第2のゲート電極と、前記第2のエピタキシャル半導体層及び前記第2の領域の前記半導体基板内に形成された前記第1導電型の第2のソース/ドレイン領域とを有する第2のトランジスタとを有する半導体装置が提供される。また、実施形態の他の観点によれば、半導体基板の第1の領域に、第1導電型の第1の不純物層を形成する工程と、前記半導体基板の第2の領域に、第2導電型の第2の不純物層を形成する工程と、前記第1の不純物層及び前記第2の不純物層が形成された前記半導体基板上に、半導体層をエピタキシャル成長する工程と、前記半導体層上に、前記第1の領域を覆い、前記第2の領域を露出するマスクを形成する工程と、前記マスクを用いて、前記第2の領域の前記半導体層の一部を除去する工程と、前記マスクを除去した後、前記第1の領域の前記半導体層上に第1のゲート絶縁膜を形成し、前記第2の領域の前記半導体層上に第1のゲート絶縁膜と膜厚の等しい第2のゲート絶縁膜を形成する工程と、前記第1のゲート絶縁膜上に第1のゲート電極を、前記第2のゲート絶縁膜上に第2のゲート電極を、それぞれ形成する工程とを有する半導体装置の製造方法が提供される。また、実施形態の更に他の観点によれば、半導体基板の第1の領域に、第1導電型の第1の不純物層を形成する工程と、前記第1の不純物層が形成された前記半導体基板上に、第1の半導体層をエピタキシャル成長する工程と、前記第1の半導体層が形成された前記半導体基板の第2の領域に、第2導電型の第2の不純物層を形成する工程と、前記第1の不純物層、前記第2の不純物層及び前記第1の半導体層が形成された前記半導体基板上に、第2の半導体層をエピタキシャル成長する工程と、前記第1の領域の前記第2の半導体層上に第1のゲート絶縁膜を形成し、前記第2の領域の前記第2の半導体層上に第1のゲート絶縁膜と膜厚の等しい第2のゲート絶縁膜を形成する工程と、前記第1のゲート絶縁膜上に第1のゲート電極を、前記第2のゲート絶縁膜上に第2のゲート電極を、それぞれ形成する工程とを有する半導体装置の製造方法が提供される。開示の半導体装置及びその製造方法によれば、NMOSトランジスタ及びPMOSトランジスタの双方において、エピタキシャル半導体層の膜厚を、狙い閾値電圧を得るための最適な膜厚に設定することができる。これにより、閾値電圧の制御性が向上し、半導体装置の製造を容易にするとともに、半導体装置の信頼性を高めることができる。[第1実施形態]第1実施形態による半導体装置及びその製造方法について図1乃至図22を用いて説明する。図1及び図2は、本実施形態による半導体装置の構造を示す概略断面図である。図3乃至図21は、本実施形態による半導体装置の製造方法を示す工程断面図である。図22は、低電圧トランジスタの閾値電圧とエピタキシャルシリコン層の堆積膜厚との関係を示すグラフである。はじめに、本実施形態による半導体装置の構造について図1及び図2を用いて説明する。シリコン基板10上には、低電圧NMOSトランジスタ形成領域24、低電圧PMOSトランジスタ形成領域16、高電圧NMOSトランジスタ形成領域32、高電圧PMOSトランジスタ形成領域40が設けられている。各トランジスタ形成領域には、素子分離絶縁膜72によって活性領域が画定されている。低電圧PMOSトランジスタ形成領域16のシリコン基板10内には、Nウェル20と、N型高濃度不純物層22とが形成されている。N型高濃度不純物層22上には、シリコン基板10上にエピタキシャル成長されたシリコン層48が形成されている。シリコン層48上には、ゲート絶縁膜78aが形成されている。ゲート絶縁膜78a上には、ゲート電極80が形成されている。ゲート電極80の両側のシリコン層48及びシリコン基板10内には、ソース/ドレイン領域94が形成されている。これらにより、低電圧PMOSトランジスタLVPMOSが形成されている。低電圧NMOSトランジスタ形成領域24のシリコン基板10内には、Pウェル28と、P型高濃度不純物層30とが形成されている。P型高濃度不純物層30上には、シリコン基板10上にエピタキシャル成長され、シリコン層48よりも薄いシリコン層52が形成されている。シリコン層52上には、ゲート絶縁膜78aが形成されている。ゲート絶縁膜78a上には、ゲート電極80が形成されている。ゲート電極80の両側のシリコン層52及びシリコン基板10内には、ソース/ドレイン領域92が形成されている。これらにより、低電圧NMOSトランジスタLVNMOSが形成されている。低電圧PMOSトランジスタ及び低電圧NMOSトランジスタは、主に、高速動作が必要とされる回路部分に用いられるものである。高電圧NMOSトランジスタ形成領域32のシリコン基板10内には、Pウェル36と、P型不純物層38とが形成されている。P型不純物層38は、接合耐圧やホットキャリア耐性を向上するために、低電圧NMOSトランジスタのP型高濃度不純物層30よりも低濃度且つなだらかな不純物分布になっている。P型不純物層38上には、シリコン基板10上にエピタキシャル成長されたシリコン層52が形成されている。シリコン層52上には、低電圧トランジスタのゲート絶縁膜78aよりも厚いゲート絶縁膜74aが形成されている。ゲート絶縁膜74a上には、ゲート電極80が形成されている。ゲート電極80の両側のシリコン層52及びシリコン基板10内には、ソース/ドレイン領域92が形成されている。これらにより、高電圧NMOSトランジスタHVNMOSが形成されている。高電圧PMOSトランジスタ形成領域40のシリコン基板10内には、Nウェル44と、N型不純物層46とが形成されている。N型不純物層46は、接合耐圧やホットキャリア耐性を向上するために、低電圧PMOSトランジスタのN型高濃度不純物層22よりも低濃度且つなだらかな不純物分布になっている。N型不純物層46上には、シリコン基板10上にエピタキシャル成長されたシリコン層52が形成されている。シリコン層52上には、低電圧トランジスタのゲート絶縁膜78aよりも厚いゲート絶縁膜74aが形成されている。ゲート絶縁膜74a上には、ゲート電極80が形成されている。ゲート電極80の両側のシリコン層52及びシリコン基板10内には、ソース/ドレイン領域94が形成されている。これらにより、高電圧PMOSトランジスタHVPMOSが形成されている。高電圧NMOSトランジスタ及び高電圧PMOSトランジスタは、3.3VI/O等、高電圧の印加される回路部分に用いられるものである。各トランジスタのゲート電極80上及びソース/ドレイン領域92,94上には、金属シリサイド膜96が形成されている。4種類のトランジスタが形成されたシリコン基板10上には、層間絶縁膜98が形成されている。層間絶縁膜98には、トランジスタに接続されたコンタクトプラグ100が埋め込まれている。コンタクトプラグ100には、配線102が接続されている。このように、本実施形態による半導体装置は、低電圧PMOSトランジスタ及び低電圧NMOSトランジスタの2種類の低電圧トランジスタと、高電圧NMOSトランジスタ及び高電圧PMOSトランジスタの2種類の高電圧トランジスタとを有している。低電圧トランジスタは、例えば図2に示すように、チャネル領域206に、急峻な不純物濃度分布を有する高濃度不純物層208と、高濃度不純物層208上にエピタキシャル成長されたノンドープのシリコン層210とを有するものである。図2の高濃度不純物層208及びシリコン層210は、低電圧PMOSトランジスタのN型高濃度不純物層22及びシリコン層48に、低電圧NMOSトランジスタのP型高濃度不純物層30及びシリコン層52に、それぞれ相当する。高濃度不純物層上にノンドープのエピタキシャル層を有するトランジスタ構造は、不純物の統計的揺らぎによるトランジスタの閾値電圧ばらつきを抑制するために有効である。ただし、NMOSトランジスタとPMOSトランジスタとでは、高濃度不純物層208を形成する不純物が異なっており、これら不純物の拡散速度も異なっている。例えば、後述する参考例の場合では、PMOSトランジスタの高濃度不純物層を形成する砒素のシリコン層210中への拡散が、NMOSトランジスタの高濃度不純物層208を形成するボロンのシリコン層210中への拡散よりも速くなる。すなわち、PMOSトランジスタでは、NMOSトランジスタと比較して、高濃度不純物層208がよりシリコン層210側に分布する図46参照。高濃度不純物層208上にノンドープのシリコン層210を有するトランジスタの閾値電圧は、高濃度不純物層208の不純物濃度と、シリコン層210のノンドープ領域の膜厚ゲート絶縁膜212と高濃度不純物層208との距離とに依存する。このため、NMOSトランジスタとPMOSトランジスタとで不純物の拡散速度が異なることにより、狙い閾値電圧を得るための最適なシリコン層210の膜厚が異なることがある。その結果、後述する参考例のようにNMOSトランジスタとPMOSトランジスタとでエピタキシャルシリコン層の膜厚を同じにした場合、NMOSトランジスタ及びPMOSトランジスタの双方に最適な不純物プロファイルを実現することが困難である。これに対し、本実施形態による半導体装置では、N型不純物とP型不純物との拡散速度の違いを考慮して、PMOSトランジスタ形成領域に形成するシリコン層48の膜厚と、NMOSトランジスタ形成領域に形成するシリコン層52の膜厚とを変えている。具体的には、N型高濃度不純物層22を形成する不純物のエピタキシャル層方向への拡散よりも速い場合、例えば、N型高濃度不純物層22を形成する不純物をAsとし、P型高濃度不純物層30を形成する不純物をB/Cとした場合を考慮して、シリコン層52の膜厚よりもシリコン層48の膜厚を厚くしている。これにより、NMOSトランジスタ及びPMOSトランジスタの双方において、エピタキシャルシリコン層の膜厚を、狙い閾値電圧を得るための最適な膜厚にすることができる。なお、P型高濃度不純物層30を形成する不純物のエピタキシャル層方向への拡散がN型高濃度不純物層22を形成する不純物のエピタキシャル層方向への拡散よりも速い場合、例えば、P型高濃度不純物層30を形成する不純物をB/Cとし、N型高濃度不純物層22を形成する不純物をSbとした場合には、NMOSとPMOSとでシリコン層の膜厚の関係を逆にしてもよい。また、本実施形態では、高電圧トランジスタ形成領域のシリコン層52の膜厚を、低電圧NMOSトランジスタのシリコン層52の膜厚と同じにしているが、低電圧PMOSトランジスタのシリコン層48の膜厚と同じにしてもよい。高電圧トランジスタ形成領域のシリコン層52の膜厚は、低電圧NMOSトランジスタのシリコン層52の膜厚及び低電圧PMOSトランジスタのシリコン層48の膜厚と異なってもよい。各トランジスタ領域に形成するエピタキシャルシリコン層の膜厚は、各トランジスタに求められる特性に応じて、適宜変更することができる。次に、本実施形態による半導体装置の製造方法について図3乃至図21を用いて説明する。まず、フォトリソグラフィ及びエッチングにより、シリコン基板10の製品形成領域外例えば、スクライブ領域に、マスクアライメント用のマークとして用いる溝12を形成する。本実施形態による半導体装置の製造方法では、素子分離絶縁膜72の形成前に、ウェルやチャネル不純物層を形成する。溝12は、素子分離絶縁膜72の形成前に行われるリソグラフィー工程ウェルやチャネル不純物層の形成等において、マスクアライメント用のマークとして用いられるものである。次いで、シリコン基板10の全面に、例えば熱酸化法により、シリコン基板10の表面の保護膜としてのシリコン酸化膜14を形成する図3。次いで、フォトリソグラフィにより、低電圧PMOSトランジスタ形成領域16を露出し、他の領域を覆うフォトレジスト膜18を形成する。フォトリソグラフィの位置合わせには、溝12のマークを用いる。次いで、フォトレジスト膜18をマスクとしてイオン注入を行い、シリコン基板10の低電圧PMOSトランジスタ形成領域16に、Nウェル20と、N型高濃度不純物層22とを形成する図4。Nウェル20は、例えば、リンイオンPを、加速エネルギー360keV、ドーズ量7.5×1012cm-2の条件で、基板法線方向に対して傾斜した4方向からそれぞれイオン注入することにより形成する。N型高濃度不純物層22は、例えば、砒素イオンAsを、加速エネルギー6keV、ドーズ量2×1013cm-2の条件でイオン注入することにより形成する。砒素イオンに代えて、アンチモンイオンSbを、加速エネルギー20keV、ドーズ量1×1013cm-2の条件でイオン注入することにより形成してもよい。次いで、例えばアッシングにより、フォトレジスト膜18を除去する。次いで、フォトリソグラフィにより、低電圧NMOSトランジスタ形成領域24を露出し、他の領域を覆うフォトレジスト膜26を形成する。フォトリソグラフィの位置合わせには、溝12のマークを用いる。次いで、フォトレジスト膜26をマスクとしてイオン注入を行い、シリコン基板10の低電圧NMOSトランジスタ形成領域24に、Pウェル28と、P型高濃度不純物層30とを形成する図5。Pウェル28は、例えば、ボロンイオンBを、加速エネルギー150keV、ドーズ量7.5×1012cm-2の条件で、基板法線方向に対して傾斜した4方向から、それぞれイオン注入することにより形成する。P型高濃度不純物層30は、例えば、ゲルマニウムイオンGeを、加速エネルギー50keV、ドーズ量5×1014cm-2の条件で、炭素イオンCを、加速エネルギー3keV、ドーズ量3×1014cm-2の条件で、ボロンイオンを、加速エネルギー2keV、ドーズ量3×1013cm-2の条件で、それぞれイオン注入することにより形成する。ゲルマニウムは、シリコン基板10を非晶質化してボロンイオンのチャネリングを防止するとともに、シリコン基板10を非晶質化して炭素が格子点に配される確率を高めるように作用する。格子点に配された炭素は、ボロンの拡散を抑制するように作用する。かかる観点から、ゲルマニウムは、炭素及びボロンよりも先にイオン注入する。Pウェル20は、P型高濃度不純物層30よりも先に形成することが望ましい。次いで、例えばアッシングにより、フォトレジスト膜26を除去する。次いで、フォトリソグラフィにより、高電圧NMOSトランジスタ形成領域32を露出し、他の領域を覆うフォトレジスト膜34を形成する。フォトリソグラフィの位置合わせには、溝12のマークを用いる。次いで、フォトレジスト膜34をマスクとしてイオン注入を行い、シリコン基板10の高電圧NMOSトランジスタ形成領域32に、Pウェル36と、P型不純物層38とを形成する図6。Pウェル36は、例えば、ボロンイオンを、加速エネルギー150keV、ドーズ量7.5×1012cm-2の条件で、基板法線方向に対して傾斜した4方向から、それぞれイオン注入することにより形成する。P型不純物層38は、例えば、ボロンイオンを、加速エネルギー2keV、ドーズ量5×1012cm-2の条件でイオン注入することにより形成する。なお、高電圧動作のNMOSトランジスタでは、チャネル領域の不純物濃度分布をなだらかにして接合耐圧、ホットキャリア耐性を改善する観点から、炭素及びゲルマニウムのイオン注入を行っていない。次いで、例えばアッシングにより、フォトレジスト膜34を除去する。次いで、フォトリソグラフィにより、高電圧PMOSトランジスタ形成領域40を露出し、他の領域を覆うフォトレジスト膜42を形成する。フォトリソグラフィの位置合わせには、溝12のマークを用いる。次いで、フォトレジスト膜42をマスクとしてイオン注入を行い、シリコン基板10の高電圧PMOSトランジスタ形成領域40に、Nウェル44と、N型不純物層46とを形成する図7。Nウェル44は、例えば、リンイオンを、加速エネルギー360keV、ドーズ量7.5×1012cm-2の条件で、基板法線方向に対して傾斜した4方向から、それぞれイオン注入することにより形成する。N型不純物層46は、例えば、リンイオンを、加速エネルギー2keV、ドーズ量5×1012cm-2の条件でイオン注入することにより形成する。なお、高電圧動作のNMOSトランジスタでは、チャネル領域の不純物濃度分布をなだらかにして接合耐圧、ホットキャリア耐性を改善する観点から、砒素又はアンチモンに代えてリンのイオン注入を行っている。次いで、例えばアッシングにより、フォトレジスト膜42を除去する。なお、各トランジスタ形成領域に行うイオン注入は、どの領域から行ってもよい。次いで、不活性雰囲気中で熱処理を行い、シリコン基板10に導入されたイオン注入ダメージを回復するとともに、注入した不純物を活性化する。例えば、窒素雰囲気中で、600°C150秒の熱処理を行い、次いで、1000°C0秒の熱処理を行う。この際、P型高濃度不純物層30にはボロンとともにゲルマニウム及び炭素を導入しているため、ボロンのみを導入しているP型不純物層38と比較して、ボロンの拡散を抑制することができる。これにより、P型高濃度不純物層30の急峻な分布を維持しつつ、P型不純物層38の不純物をブロードに分布させることができる。また、N型高濃度不純物層22は、N型不純物層46を形成する燐よりも拡散定数の小さい砒素を用いて形成されているため、N型高濃度不純物層22の急峻な分布を維持しつつ、N型不純物層46の不純物をブロードに分布させることができる。次いで、例えば弗酸水溶液を用いたウェットエッチングにより、シリコン酸化膜14を除去する。次いで、例えばCVD法により、シリコン基板10の表面に、例えば膜厚34nmのノンドープのシリコン層48をエピタキシャル成長する図8。次いで、フォトリソグラフィにより、低電圧NMOSトランジスタ形成領域24及び高電圧トランジスタ形成領域32,40を露出し、他の領域を覆うフォトレジスト膜50を形成する。フォトリソグラフィの位置合わせには、溝12のマークを用いる。なお、砒素に代えてアンチモンを用いた場合は、低電圧PMOSトランジスタ形成領域16及び高電圧トランジスタ形成領域32,40を露出し、他の領域を覆うフォトレジスト膜50を形成する。以下の工程では、砒素を用いた場合を想定して説明する。次いで、フォトレジスト膜50をマスクとして、例えばTMAHやフッ硝酸水溶液HF/HNO3/H2Oを用いたウェットエッチングを行い、フォトレジスト膜50で覆われていない領域のシリコン層48を、8nm程度エッチングする図9。次いで、例えばアッシングにより、フォトレジスト膜50を除去する。こうして、低電圧PMOSトランジスタ形成領域16に膜厚34nmのシリコン層48を形成し、低電圧NMOSトランジスタ形成領域24及び高電圧トランジスタ形成領域32,40に膜厚26nmのシリコン層52を形成する図10。前述のように、N型高濃度不純物層22を形成する砒素のシリコン層48方向への拡散は、P型高濃度不純物層30を形成するボロンのシリコン層52方向への拡散よりも10nm程度大きい。このため、狙い閾値電圧を得るための最適なシリコン層の堆積膜厚も、低電圧PMOSトランジスタと低電圧NMOSトランジスタとで異なってくる。図22は、低電圧トランジスタの閾値電圧とエピタキシャルシリコン層の堆積膜厚との関係の一例を示すグラフである。縦軸は、閾値電圧の絶対値を表し、横軸はシリコン層の堆積膜厚を表している。図中、■印のプロットがPMOSであり、◆印のプロットがNMOSである。図22に示すように、閾値電圧の絶対値は、シリコン層の堆積膜厚が増加するほどに低くなる傾向にある。ここで、例えば、低電圧NMOSトランジスタの狙い閾値電圧を0.30Vと仮定すると、低電圧NMOSトランジスタに最適なシリコン層の堆積膜厚は、26nm程度となる。一方、低電圧PMOSトランジスタの狙い閾値電圧を-0.33Vと仮定すると図中、一点鎖線、低電圧PMOSトランジスタに最適なシリコン層の堆積膜厚は、34nm程度となる。したがって、図22に示す例の場合、シリコン層48の膜厚を34nm程度に設定し、シリコン層52の膜厚を26nm程度に設定することにより、低電圧NMOSトランジスタ及び低電圧PMOSトランジスタの双方において、狙い閾値電圧を得ることができる。シリコン層48,52の膜厚の作り分けは、1つのリソグラフィー工程と1つのエッチング工程を追加するだけの簡単なプロセスにより行うことができ、製造コストの大幅な増加をもたらすこともない。シリコン層48及びシリコン層52の膜厚は、N型高濃度不純物層22を形成する不純物の拡散速度、P型高濃度不純物層30を形成する不純物の拡散速度、狙い閾値電圧を得るための最適なノンドープ領域の膜厚等に応じて、適宜設定することが望ましい。次いで、例えばISSGinsitusteamgeneration法により、減圧下でシリコン層48の表面をウェット酸化し、例えば膜厚3nmのシリコン酸化膜66を形成する。処理条件は、例えば、温度を810°C、時間を20秒間とする。次いで、シリコン酸化膜66上に、例えばLPCVD法により、例えば膜厚90nmのシリコン窒化膜68を堆積する。処理条件は、例えば、温度を700°C、時間を150分間とする。次いで、フォトリソグラフィ及びドライエッチングにより、シリコン窒化膜68、シリコン酸化膜66、シリコン層48,52、及びシリコン基板10を異方性エッチングし、各トランジスタ形成領域の間の領域を含む素子分離領域に、素子分離溝70を形成する図11。なお、フォトリソグラフィの位置合わせには、溝12のマークを用いる。次いで、例えばISSG法により、減圧下でシリコン層48,52及びシリコン基板10の表面をウェット酸化し、素子分離溝70の内壁に、ライナー膜として、例えば膜厚2nmのシリコン酸化膜を形成する。処理条件は、例えば、温度を810°C、時間を12秒間とする。次いで、例えば高密度プラズマCVD法により、例えば膜厚500nmのシリコン酸化膜を堆積し、素子分離溝70をシリコン酸化膜によって埋め込む。次いで、例えばCMP法により、シリコン窒化膜68上のシリコン酸化膜を除去する。こうして、いわゆるSTIShallowTrenchIsolation法により、素子分離溝70に埋め込まれたシリコン酸化膜により、素子分離絶縁膜72を形成する図12。次いで、シリコン窒化膜68をマスクとして、例えば弗酸水溶液を用いたウェットエッチングにより、素子分離絶縁膜72を、例えば30nm程度エッチングする。このエッチングは、完成したトランジスタにおいて、シリコン層48,52の表面の高さと素子分離絶縁膜72の表面の高さとが同程度になるように調整するためのものである。次いで、例えばホットリン酸を用いたウェットエッチングにより、シリコン窒化膜68を除去する図13。次いで、例えば弗酸水溶液を用いたウェットエッチングにより、シリコン酸化膜66を除去する。次いで、熱酸化法により、例えば膜厚7nmのシリコン酸化膜74を形成する図14。処理条件は、例えば、温度を750°C、時間を52分間とする。次いで、フォトリソグラフィにより、高電圧トランジスタ形成領域32,40を覆い、低電圧トランジスタ形成領域16,24を露出するフォトレジスト膜76を形成する。次いで、例えば弗酸水溶液を用いたウェットエッチングにより、フォトレジスト膜76をマスクとしてシリコン酸化膜74をエッチングする。これにより、低電圧PMOSトランジスタ形成領域16及び低電圧NMOSトランジスタ形成領域24のシリコン酸化膜74を除去する図15。次いで、例えばアッシングにより、フォトレジスト膜76を除去する。次いで、熱酸化法により、例えば膜厚2nmのシリコン酸化膜78を形成する。処理条件は、例えば、温度を810°C、時間を8秒間とする。次いで、NO雰囲気中で、例えば870°C、13秒間の熱処理を行い、シリコン酸化膜74,78内に窒素を導入する。こうして、高電圧NMOSトランジスタ形成領域32及び高電圧PMOSトランジスタ形成領域40に、シリコン酸化膜74のゲート絶縁膜74aを形成する。また、低電圧PMOSトランジスタ形成領域16及び低電圧NMOSトランジスタ形成領域24に、シリコン酸化膜74よりも薄いシリコン酸化膜78のゲート絶縁膜78aを形成する図16。次いで、全面に、例えばLPCVD法により、例えば膜厚100nmのノンドープのポリシリコン膜を堆積する。処理条件は、例えば、温度を605°Cとする。次いで、フォトリソグラフィ及びドライエッチングにより、ポリシリコン膜をパターニングし、各トランジスタ形成領域にゲート電極80を形成する図17。次いで、フォトリソグラフィ及びイオン注入により、高電圧NMOSトランジスタ形成領域32に、ゲート電極80をマスクとしてN型不純物を選択的にイオン注入し、LDD領域となるN型不純物層82を形成する。例えば、リンイオンを、加速エネルギー35keV、ドーズ量2×1013cm-2の条件でイオン注入し、N型不純物層82を形成する。次いで、フォトリソグラフィ及びイオン注入により、高電圧PMOSトランジスタ形成領域40に、ゲート電極80をマスクとしてP型不純物を選択的にイオン注入し、LDD領域となるP型不純物層84を形成する。例えば、ボロンイオンを、加速エネルギー10keV、ドーズ量2×1013cm-2の条件でイオン注入し、P型不純物層84を形成する。次いで、フォトリソグラフィ及びイオン注入により、低電圧NMOSトランジスタ形成領域24に、ゲート電極80をマスクとしてN型不純物を選択的にイオン注入し、エクステンション領域となるN型不純物層86を形成する。例えば、砒素イオンを、加速エネルギー6keV、ドーズ量2×1014cm-2の条件でイオン注入し、N型不純物層86を形成する。次いで、フォトリソグラフィ及びイオン注入により、低電圧PMOSトランジスタ形成領域16に、ゲート電極66をマスクとして選択的にイオン注入し、エクステンション領域となるP型不純物層88を形成する図18。例えば、ボロンイオンを、加速エネルギー0.6keV、ドーズ量7×1014cm-2の条件でイオン注入し、P型不純物層88を形成する。次いで、全面に、例えばCVD法により、例えば膜厚80nmのシリコン酸化膜を堆積する。処理条件は、例えば、温度を520°Cとする。次いで、全面に堆積したシリコン酸化膜を異方性エッチングし、ゲート電極80の側壁部分に選択的に残存させる。これにより、シリコン酸化膜のサイドウォールスペーサ90を形成する図19。次いで、フォトリソグラフィ及びイオン注入により、低電圧NMOSトランジスタ形成領域24及び高電圧NMOSトランジスタ形成領域32に、ゲート電極80及びサイドウォールスペーサ90をマスクとして選択的にイオン注入する。これにより、ソース/ドレイン領域となるN型不純物層92を形成するとともに、NMOSトランジスタのゲート電極80にN型不純物を添加する。イオン注入条件は、例えば、リンイオンを、加速エネルギー8keV、ドーズ量1.2×1016cm-2とする。次いで、フォトリソグラフィ及びイオン注入により、低電圧PMOSトランジスタ形成領域16及び高電圧PMOSトランジスタ形成領域40に、ゲート電極80及びサイドウォールスペーサ90をマスクとして選択的にイオン注入する。これにより、ソース/ドレイン領域となるP型不純物層94を形成するとともに、PMOSトランジスタのゲート電極80にP型不純物を添加する。イオン注入条件は、例えば、ボロンイオンを、加速エネルギー4keV、ドーズ量6×1015cm-2とする。次いで、不活性ガス雰囲気中で、例えば1025°C、0秒間の短時間熱処理を行い、注入した不純物の活性化及びゲート電極80中の拡散を行う。1025°C、0秒間の短時間熱処理は、ゲート電極80とゲート絶縁膜との界面まで不純物を拡散させるのに十分である。こうして、シリコン基板10上に、4種類のトランジスタを完成する。すなわち、低電圧NMOSトランジスタ形成領域24に、低電圧NMOSトランジスタLVNMOSを形成する。また、低電圧PMOSトランジスタ形成領域16に、低電圧PMOSトランジスタLVPMOSを形成する。また、高電圧NMOSトランジスタ形成領域32に、高電圧NMOSトランジスタHVNMOSを形成する。また、高電圧PMOSトランジスタ形成領域に、高電圧PMOSトランジスタHVPMOSを形成する図20。次いで、サリサイドプロセスにより、ゲート電極80上、N型不純物層92上、及びP型不純物層94上に、金属シリサイド膜96、例えばコバルトシリサイド膜を形成する。次いで、全面に、例えばCVD法により、例えば膜厚50nmのシリコン窒化膜を堆積し、エッチングストッパ膜としてのシリコン窒化膜を形成する。次いで、シリコン窒化膜上に、例えば高密度プラズマCVD法により、例えば膜厚500nmのシリコン酸化膜を堆積する。これにより、シリコン窒化膜とシリコン酸化膜との積層膜の層間絶縁膜98を形成する。次いで、例えばCMP法により、層間絶縁膜98の表面を研磨し、平坦化する。この後、層間絶縁膜98に埋め込まれたコンタクトプラグ100、コンタクトプラグ100に接続された配線102等を形成し、半導体装置を完成する図21。このように、本実施形態によれば、N型不純物とP型不純物との拡散速度の違いを考慮して、低電圧PMOSトランジスタ形成領域と低電圧NMOSトランジスタ形成領域とで、エピタキシャルシリコン層の膜厚を変化している。これにより、NMOSトランジスタ及びPMOSトランジスタの双方において、エピタキシャルシリコン層を狙い閾値電圧を得るための最適な膜厚にすることができ、閾値電圧の制御性を向上することができる。これにより、半導体装置の信頼性を高めることができる。[第2実施形態]第2実施形態による半導体装置の製造方法について図23乃至図28を用いて説明する。図1乃至図22に示す第1実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付し説明を省略し又は簡潔にする。図23乃至図28は、本実施形態による半導体装置の製造方法を示す工程断面図である。本実施形態では、図1に示す第1実施形態による半導体装置の他の製造方法を説明する。まず、図3乃至図7に示す第1実施形態による半導体装置の製造方法と同様にして、シリコン基板10内に、Nウェル20,44、Pウェル28,36、N型高濃度不純物層22、P型高濃度不純物層30、P型不純物層38、N型不純物層46等を形成する図7参照。次いで、例えばアッシングにより、フォトレジスト膜42を除去する。次いで、不活性雰囲気中で熱処理を行い、シリコン基板10に導入されたイオン注入ダメージを回復するとともに、注入した不純物を活性化する。次いで、例えば弗酸水溶液を用いたウェットエッチングにより、シリコン酸化膜14を除去する。次いで、例えばCVD法により、シリコン基板10の表面に、例えば膜厚26nmのノンドープのシリコン層54をエピタキシャル成長する図23。次いで、例えばCVD法により、シリコン層54上に、例えば膜厚3nmのシリコン酸化膜56を形成する。次いで、シリコン酸化膜56上に、フォトリソグラフィにより、低電圧PMOSトランジスタ形成領域16を露出し、他の領域を覆うフォトレジスト膜58を形成する図24。フォトリソグラフィの位置合わせには、溝12のマークを用いる。次いで、フォトレジスト膜58をマスクとして、例えば弗酸水溶液を用いたウェットエッチング又はドライエッチングにより、低電圧PMOSトランジスタ形成領域16のシリコン酸化膜58を除去する図25。次いで、例えばアッシングにより、フォトレジスト膜58を除去する図26。次いで、パターニングしたシリコン酸化膜56をマスクとして、シリコン酸化膜56により覆われていない領域のシリコン層54上に、例えば膜厚8nmのノンドープのシリコン層60を選択的にエピタキシャル成長する図27。次いで、例えば弗酸水溶液を用いたウェットエッチング又はドライエッチングにより、シリコン酸化膜58を除去する。こうして、低電圧PMOSトランジスタ形成領域16に、膜厚26nmのシリコン層54と膜厚10nmのシリコン層60との積層膜により、膜厚34nmのシリコン層48を形成する。また、低電圧NMOSトランジスタ形成領域24及び高電圧トランジスタ形成領域32,40に、膜厚20nmのシリコン層54により、シリコン層52を形成する。この後、図11乃至図21に示す第1実施形態による半導体装置の製造方法と同様にして、図1に示す第1実施形態による半導体装置を完成する。このように、本実施形態によれば、N型不純物とP型不純物との拡散速度の違いを考慮して、低電圧PMOSトランジスタ形成領域と低電圧NMOSトランジスタ形成領域とで、エピタキシャルシリコン層の膜厚を変化している。これにより、NMOSトランジスタ及びPMOSトランジスタの双方において、エピタキシャルシリコン層を狙い閾値電圧を得るための最適な膜厚にすることができ、閾値電圧の制御性を向上することができる。これにより、半導体装置の信頼性を高めることができる。[第3実施形態]第3実施形態による半導体装置の製造方法について図29乃至図39を用いて説明する。図1乃至図28に示す第1及び第2実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付し説明を省略し又は簡潔にする。図29は、本実施形態による半導体装置の構造を示す概略断面図である。図30乃至図39は、本実施形態による半導体装置の製造方法を示す工程断面図である。はじめに、本実施形態による半導体装置の構造について図29を用いて説明する。本実施形態による半導体装置は、各トランジスタの基本的な構造は、図1に示す第1実施形態による半導体装置と同様である。本実施形態による半導体装置は、低電圧PMOSトランジスタのシリコン層48の表面高さと低電圧NMOSトランジスタの表面高さとが同じである点で、第1実施形態による半導体装置とは異なっている。第1実施形態では、低電圧NMOSトランジスタ形成領域24のシリコン層48をエッチングしてシリコン層52を形成しているため、シリコン層48の表面高さとシリコン層52の表面高さとが異なっている。また、第2実施形態では、低電圧PMOSトランジスタ形成領域16のシリコン層54上にシリコン層60を選択成長しているため、シリコン層48の表面高さとシリコン層52の表面高さとが異なっている。シリコン層48の表面高さとシリコン層52の表面高さとを等しくすることにより、基板表面の平坦性を向上することができ、後工程の製造プロセスを容易にすることができる。また、マスクが不要であり、工程数の削減、ひいては製造コストを削減することができる。次に、本実施形態による半導体装置の製造方法について図30乃至図39を用いて説明する。まず、フォトリソグラフィ及びエッチングにより、シリコン基板10の製品形成領域外例えば、スクライブ領域に、マスクアライメント用のマークとして用いる溝12を形成する。次いで、シリコン基板10の全面に、例えば熱酸化法により、シリコン基板10の表面の保護膜としてのシリコン酸化膜14を形成する図30。次いで、フォトリソグラフィにより、低電圧PMOSトランジスタ形成領域16を露出し、他の領域を覆うフォトレジスト膜18を形成する。フォトリソグラフィの位置合わせには、溝12のマークを用いる。次いで、フォトレジスト膜18をマスクとしてイオン注入を行い、シリコン基板10の低電圧PMOSトランジスタ形成領域16に、Nウェル20と、N型高濃度不純物層22とを形成する図31。イオン注入には、例えば第1実施形態と同じ条件を用いることができる。次いで、例えばアッシングにより、フォトレジスト膜18を除去する。次いで、不活性雰囲気中で熱処理を行い、シリコン基板10に導入されたイオン注入ダメージを回復するとともに、注入した不純物を活性化する。例えば、窒素雰囲気中で、600°C150秒の熱処理を行う。次いで、例えば弗酸水溶液を用いたウェットエッチングにより、シリコン酸化膜14を除去する。次いで、例えばCVD法により、シリコン基板10の表面に、例えば膜厚8nmのノンドープのシリコン層60をエピタキシャル成長する図32。次いで、シリコン層60上に、例えば熱酸化法により、表面の保護膜としてのシリコン酸化膜62を形成する。次いで、フォトリソグラフィにより、高電圧NMOSトランジスタ形成領域32を露出し、他の領域を覆うフォトレジスト膜34を形成する。フォトリソグラフィの位置合わせには、溝12のマークを用いる。次いで、フォトレジスト膜34をマスクとしてイオン注入を行い、シリコン基板10及びシリコン層60の高電圧NMOSトランジスタ形成領域32に、Pウェル36と、P型不純物層38とを形成する図33。イオン注入には、例えば第1実施形態と同じ条件を用いることができる。次いで、例えばアッシングにより、フォトレジスト膜34を除去する。次いで、フォトリソグラフィにより、高電圧PMOSトランジスタ形成領域40を露出し、他の領域を覆うフォトレジスト膜42を形成する。フォトリソグラフィの位置合わせには、溝12のマークを用いる。次いで、フォトレジスト膜42をマスクとしてイオン注入を行い、シリコン基板10及びシリコン層60の高電圧PMOSトランジスタ形成領域40に、Nウェル44と、N型不純物層46とを形成する図34。イオン注入には、例えば第1実施形態と同じ条件を用いることができる。次いで、例えばアッシングにより、フォトレジスト膜42を除去する。次いで、フォトリソグラフィにより、低電圧NMOSトランジスタ形成領域24を露出し、他の領域を覆うフォトレジスト膜26を形成する。フォトリソグラフィの位置合わせには、溝12のマークを用いる。次いで、フォトレジスト膜26をマスクとしてイオン注入を行い、シリコン基板10及びシリコン層60の低電圧NMOSトランジスタ形成領域24に、Pウェル28と、P型高濃度不純物層30とを形成する図35。イオン注入には、例えば第1実施形態と同じ条件を用いることができる。次いで、例えばアッシングにより、フォトレジスト膜26を除去する。なお、低電圧NMOSトランジスタ形成領域24、高電圧NMOSトランジスタ形成領域32及び高電圧PMOSトランジスタ形成領域に行うイオン注入は、何れの領域を先に行ってもよい。次いで、不活性雰囲気中で熱処理を行い、シリコン基板10及びシリコン層60に導入されたイオン注入ダメージを回復するとともに、注入した不純物を活性化する。例えば、窒素雰囲気中で、600°C150秒の熱処理を行う。次いで、例えば弗酸水溶液を用いたウェットエッチングにより、シリコン酸化膜62を除去する。次いで、例えばCVD法により、シリコン基板10の表面に、例えば膜厚26nmのノンドープのシリコン層54をエピタキシャル成長する。こうして、低電圧PMOSトランジスタ形成領域16のN型高濃度不純物層22上に、膜厚8nmのシリコン層60と膜厚26nmのシリコン層54との積層膜により、膜厚34nmのシリコン層48を形成する。また、低電圧NMOSトランジスタ形成領域24のP型高濃度不純物層30上、高電圧NMOSトランジスタ形成領域のP型不純物層38上、及び高電圧PMOSトランジスタ形成領域のN型不純物層44上に、膜厚26nmのシリコン層54により、シリコン層52を形成する図36。次いで、図11乃至図13に示す第1実施形態による半導体装置の製造方法と同様にして、活性領域を画定する素子分離絶縁膜72を形成する図37。なお、本実施形態では、シリコン層48の表面高さとシリコン層52の表面高さが同じであるため、素子分離絶縁膜72を形成する際の研磨を容易に行うことができる。また、マスクが不要であり、工程数の削減、ひいては製造コストを削減することができる。次いで、図14乃至図20に示す第1実施形態による半導体装置の製造方法と同様にして、各トランジスタを形成する図38。次いで、図21に示す第1実施形態による半導体装置の製造方法と同様にして、金属シリサイド膜96、層間絶縁膜98、コンタクトプラグ100、配線102等を形成し、本実施形態による半導体装置を完成する図39。このように、本実施形態によれば、N型不純物とP型不純物との拡散速度の違いを考慮して、低電圧PMOSトランジスタ形成領域と低電圧NMOSトランジスタ形成領域とで、エピタキシャルシリコン層の膜厚を変化している。これにより、NMOSトランジスタ及びPMOSトランジスタの双方において、エピタキシャルシリコン層を狙い閾値電圧を得るための最適な膜厚にすることができ、閾値電圧の制御性を向上することができる。これにより、半導体装置の信頼性を高めることができる。[参考例]参考例による半導体装置の製造方法について図40乃至図46を用いて説明する。図1乃至図39に示す第1乃至第3実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。図40乃至図45は、本参考例による半導体装置の製造方法を示す工程断面図である。図46は、本参考例による半導体装置の製造方法により製造した低電圧トランジスタのチャネル部の不純物濃度分布を示す図である。まず、フォトリソグラフィ及びエッチングにより、シリコン基板10の製品形成領域外に、マスクアライメント用のマークとして用いる溝12を形成する。次いで、シリコン基板10の全面に、シリコン基板10の表面の保護膜としてのシリコン酸化膜14を形成する図40a。次いで、フォトリソグラフィ及びイオン注入により、低電圧PMOSトランジスタ形成領域16に、Nウェル20及びN型高濃度不純物層22を形成する。イオン注入には、例えば第1実施形態と同じ条件を用いることができる。次いで、フォトリソグラフィ及びイオン注入により、低電圧NMOSトランジスタ形成領域24に、Pウェル28及びN型高濃度不純物層30を形成する。イオン注入には、例えば第1実施形態と同じ条件を用いることができる。次いで、フォトリソグラフィ及びイオン注入により、高電圧NMOSトランジスタ形成領域32に、Pウェル36及びP型不純物層38を形成する。イオン注入には、例えば第1実施形態と同じ条件を用いることができる。次いで、フォトリソグラフィ及びイオン注入により、高電圧PMOSトランジスタ形成領域40に、Nウェル44及びN型不純物層46を形成する。イオン注入には、例えば第1実施形態と同じ条件を用いることができる図40b。次いで、熱処理を行い、イオン注入ダメージを回復するとともに、注入した不純物を活性化する。次いで、弗酸水溶液を用いたウェットエッチングにより、シリコン酸化膜14を除去する。次いで、シリコン基板10上に、例えば膜厚30nmのノンドープのシリコン層48をエピタキシャル成長する図41a。次いで、STI法により、シリコン基板10及びシリコン層48に、素子分離絶縁膜72を形成する図41b。次いで、弗酸水溶液を用いたウェットエッチングにより、シリコン酸化膜66を除去する。次いで、活性領域上に、高電圧NMOSトランジスタ及び高電圧PMOSトランジスタ用のゲート絶縁膜74aとなるシリコン酸化膜74を形成する図42a。次いで、フォトリソグラフィ及びウェットエッチングにより、低電圧PMOSトランジスタ形成領域16及び低電圧NMOSトランジスタ形成領域24のシリコン酸化膜74を選択的に除去する図42b。次いで、低電圧PMOSトランジスタ領域16及び低電圧NMOSトランジスタ領域24の活性領域上に、ゲート絶縁膜78aとなるシリコン酸化膜78を形成する図43a。こうして、高電圧NMOSトランジスタ形成領域32及び高電圧PMOSトランジスタ形成領域40に、シリコン酸化膜74のゲート絶縁膜74aを形成する。また、低電圧PMOSトランジスタ形成領域16及び低電圧NMOSトランジスタ形成領域24に、シリコン酸化膜74よりも薄いシリコン酸化膜78のゲート絶縁膜78aを形成する。次いで、全面に、例えばLPCVD法により、例えば膜厚100nmのポリシリコン膜を堆積する。次いで、フォトリソグラフィ及びドライエッチングにより、ポリシリコン膜をパターニングし、各トランジスタ形成領域にゲート電極80を形成する図43b。次いで、フォトリソグラフィ及びイオン注入により、低電圧NMOSトランジスタ領域24に、エクステンション領域となるN型不純物層86を形成する。また、低電圧PMOSトランジスタ領域16に、エクステンション領域となるP型不純物層88を形成する。また、高電圧NMOSトランジスタ形成領域32に、LDD領域となるN型不純物層82を形成する。また、高電圧PMOSトランジスタ形成領域40に、LDD領域となるP型不純物層84を形成する図44a。次いで、シリコン酸化膜を堆積して異方性エッチングし、ゲート電極80の側壁部分に、サイドウォールスペーサ90を形成する図44b。次いで、フォトリソグラフィ及びイオン注入により、低電圧NMOSトランジスタ領域24及び高電圧NMOSトランジスタ形成領域32に、ソース/ドレイン領域となるN型不純物層92を形成する。また、低電圧PMOSトランジスタ領域16及び高電圧PMOSトランジスタ形成領域40に、ソース/ドレイン領域となるP型不純物層92を形成する図45。次いで、熱処理を行い、注入した不純物を活性化する。こうして、シリコン基板10上に、低電圧NMOSトランジスタと、低電圧PMOSトランジスタと、高電圧NMOSトランジスタと、高電圧PMOSトランジスタを形成する。図46は、上述の製造方法により形成した低電圧トランジスタのチャネル部の不純物濃度分布を示す図である。図46に示すように、低電圧NMOSトランジスタのP型高濃度不純物層30を形成するボロンBは、エピタキシャルシリコン層図中、Epiよりも深くに不純物濃度のピークを有しており、エピタキシャルシリコン層方向への拡散は小さい。これに対し、低電圧PMOSトランジスタのN型高濃度不純物層を形成する砒素Asは、エピタキシャルシリコン層とシリコン基板との界面近傍に不純物濃度のピークを有しており、エピタキシャルシリコン層方向へ拡散していることが判る。ボロンの不純物濃度分布と比較すると、エピタキシャルシリコン層側へ、およそ10nm程度拡散している。高濃度不純物層上にエピタキシャルシリコン層を有するトランジスタの閾値電圧は、高濃度不純物層の不純物濃度とノンドープのシリコン層の膜厚ゲート絶縁膜と高濃度不純物層との距離に依存する。このため、NMOSトランジスタとPMOSトランジスタとで不純物の拡散速度が異なると、狙い閾値電圧を得るための最適なシリコン層の膜厚が異なってくる。このため、このため、本参考例による半導体装置の製造方法では、NMOSトランジスタ及びPMOSトランジスタの双方に最適な不純物プロファイルを実現することが困難である。[変形実施形態]上記実施形態に限らず種々の変形が可能である。例えば、上記実施形態では、下地の半導体基板としてシリコン基板を用いたが、下地の半導体基板は、必ずしもバルクのシリコン基板である必要はない。SOI基板など、他の半導体基板を適用してもよい。また、上記実施形態では、エピタキシャル半導体層としてシリコン層を用いたが、必ずしもシリコン層である必要はない。シリコン層の代わりに、SiGe層やSiC層等の他の半導体層を適用してもよい。また、上記実施形態では、低電圧NMOSトランジスタ、低電圧PMOSトランジスタ、高電圧NMOSトランジスタ、高電圧PMOSトランジスタの4種類のトランジスタを有する半導体装置を示したが、必ずしも4種類のトランジスタを有する必要はない。例えば、低電圧NMOSトランジスタ及び低電圧PMOSトランジスタの2種類のトランジスタだけを含むようにしてもよいし、閾値電圧の異なる複数種類の低電圧トランジスタや高電圧トランジスタを設けるようにしてもよい。また、上記実施形態では、低電圧NMOSトランジスタと高電圧NMOSトランジスタのウェル、及び低電圧PMOSトランジスタと高電圧PMOSトランジスタのウェルを、それぞれ別々に形成したが、低電圧トランジスタのウェルと高電圧トランジスタのウェルを同時に形成してもよい。また、上記実施形態では、各トランジスタのウェルを形成した後に素子分離絶縁膜を形成しているが、これは、エッチング工程における素子分離絶縁膜の膜減り抑制するためである。素子分離絶縁膜は必ずしもウェルの形成後に形成する必要はなく、素子分離絶縁膜の形成後にウェルを形成するようにしてもよい。また、上記実施形態に記載した半導体装置の構造、構成材料、製造条件等は、一例を示したものにすぎず、当業者の技術常識等に応じて適宜修正や変更が可能である。以上の実施形態に関し、更に以下の付記を開示する。付記1半導体基板の第1の領域に形成された第1導電型の第1の不純物層と、前記第1の不純物層上に形成された第1のエピタキシャル半導体層と、前記第1のエピタキシャル半導体層上に形成された第1のゲート絶縁膜と、前記第1のゲート絶縁膜上に形成された第1のゲート電極と、前記第1のエピタキシャル半導体層及び前記第1の領域の前記半導体基板内に形成された第2導電型の第1のソース/ドレイン領域とを有する第1のトランジスタと、前記半導体基板の第2の領域に形成された前記第2導電型の第2の不純物層と、前記第2の不純物層上に形成され、前記第1のエピタキシャル半導体層とは膜厚の異なる第2のエピタキシャル半導体層と、前記第2のエピタキシャル半導体層上に形成され、前記第1のゲート絶縁膜と膜厚の等しい第2のゲート絶縁膜と、前記第2のゲート絶縁膜上に形成された第2のゲート電極と、前記第2のエピタキシャル半導体層及び前記第2の領域の前記半導体基板内に形成された前記第1導電型の第2のソース/ドレイン領域とを有する第2のトランジスタとを有することを特徴とする半導体装置。付記2付記1記載の半導体装置において、前記半導体基板の第3の領域に形成された前記第1導電型の第3の不純物層と、前記第3の不純物層上に形成され、前記第1のエピタキシャル半導体層とは膜厚の異なる第3のエピタキシャル半導体層と、前記第1のエピタキシャル半導体層上に形成され、前記第1のゲート絶縁膜及び前記第2のゲート絶縁膜と膜厚の異なる第3のゲート絶縁膜と、前記第3のゲート絶縁膜上に形成された第3のゲート電極と、前記第3のエピタキシャル半導体層及び前記第3の領域の前記半導体基板内に形成された前記第2導電型の第3のソース/ドレイン領域とを有する第3のトランジスタと、前記半導体基板の第4の領域に形成された前記第2導電型の第4の不純物層と、前記第4の不純物層上に形成され、前記第1のエピタキシャル半導体層とは膜厚の異なる第4のエピタキシャル半導体層と、前記第4のエピタキシャル半導体層上に形成され、前記第1のゲート絶縁膜及び前記第2のゲート絶縁膜と膜厚の異なる第4のゲート絶縁膜と、前記第4のゲート絶縁膜上に形成された第4のゲート電極と、前記第4のエピタキシャル半導体層及び前記第4の領域の前記半導体基板内に形成された前記第1導電型の第4のソース/ドレイン領域とを有する第4のトランジスタとを有することを特徴とする半導体装置。付記3付記1又は2記載の半導体装置において、前記第1のエピタキシャル半導体層の膜厚は、前記第2のエピタキシャル半導体層の膜厚よりも厚く、前記第1の不純物層を形成する不純物の拡散速度は、前記第2の不純物層を形成する不純物の拡散速度よりも大きいことを特徴とする半導体装置。付記4付記1乃至3のいずれか1項に記載の半導体装置において、前記第2の不純物層は、ボロン及び炭素を含むことを特徴とする半導体装置。付記5付記1乃至4のいずれか1項に記載の半導体装置において、前記第1の不純物層は、砒素を含むことを特徴とする半導体装置。付記6付記1乃至3のいずれか1項に記載の半導体装置において、前記第1の不純物層は、ボロン及び炭素を含むことを特徴とする半導体装置。付記7付記1乃至3及び6のいずれか1項に記載の半導体装置において、前記第2の不純物層は、アンチモンを含むことを特徴とする半導体装置。付記8付記1乃至7のいずれか1項に記載の半導体装置において、前記第1のエピタキシャル半導体層の表面高さと、前記第2のエピタキシャル半導体層の表面高さとが等しいことを特徴とする半導体装置。付記9半導体基板の第1の領域に、第1導電型の第1の不純物層を形成する工程と、前記半導体基板の第2の領域に、第2導電型の第2の不純物層を形成する工程と、前記第1の不純物層及び前記第2の不純物層が形成された前記半導体基板上に、半導体層をエピタキシャル成長する工程と、前記半導体層上に、前記第1の領域を覆い、前記第2の領域を露出するマスクを形成する工程と、前記マスクを用いて、前記第2の領域の前記半導体層の一部を除去する工程と、前記マスクを除去した後、前記第1の領域の前記半導体層上に第1のゲート絶縁膜を形成し、前記第2の領域の前記半導体層上に第1のゲート絶縁膜と膜厚の等しい第2のゲート絶縁膜を形成する工程と、前記第1のゲート絶縁膜上に第1のゲート電極を、前記第2のゲート絶縁膜上に第2のゲート電極を、それぞれ形成する工程とを有することを特徴とする半導体装置の製造方法。付記10付記9記載の半導体装置の製造方法において、前記半導体層をエピタキシャル成長する工程よりも前に、前記半導体基板の第3の領域に前記第1導電型の第3の不純物層を形成する工程と、前記半導体基板の第4の領域に前記第2導電型の第4の不純物層を形成する工程とを更に有し、前記マスクを形成する工程では、前記半導体層上に、前記第1の領域及び前記第3の領域を露出し、前記第2の領域及び前記第4の領域を覆う前記マスクを形成し、前記半導体層の一部を除去する工程では、前記マスクを用いて、前記第3の領域及び前記第4の領域の前記半導体層の一部を更に除去し、前記第1のゲート絶縁膜及び前記第2のゲート絶縁膜を形成する工程では、前記第3の領域の前記半導体層上に、前記第1のゲート絶縁膜及び前記第2のゲート絶縁膜よりも厚い第3のゲート絶縁膜を、前記第4の領域の前記半導体層上に、前記第1のゲート絶縁膜及び前記第2のゲート絶縁膜よりも厚い第4のゲート絶縁膜を、更に形成し、前記第1のゲート電極及び前記第2のゲート電極を形成する工程では、前記第3のゲート絶縁膜上に第3のゲート電極を、前記第4のゲート絶縁膜上に第4のゲート電極を、更に形成することを特徴とする半導体装置の製造方法。付記11半導体基板の第1の領域に、第1導電型の第1の不純物層を形成する工程と、前記第1の不純物層が形成された前記半導体基板上に、第1の半導体層をエピタキシャル成長する工程と、前記第1の半導体層が形成された前記半導体基板の第2の領域に、第2導電型の第2の不純物層を形成する工程と、前記第1の不純物層、前記第2の不純物層及び前記第1の半導体層が形成された前記半導体基板上に、第2の半導体層をエピタキシャル成長する工程と、前記第1の領域の前記第2の半導体層上に第1のゲート絶縁膜を形成し、前記第2の領域の前記第2の半導体層上に第1のゲート絶縁膜と膜厚の等しい第2のゲート絶縁膜を形成する工程と、前記第1のゲート絶縁膜上に第1のゲート電極を、前記第2のゲート絶縁膜上に第2のゲート電極を、それぞれ形成する工程とを有することを特徴とする半導体装置の製造方法。付記12付記11記載の半導体装置の製造方法において、前記第1の半導体層をエピタキシャル成長する工程の後、前記第2の半導体層をエピタキシャル成長する工程の前に、前記半導体基板の第3の領域に前記第1導電型の第3の不純物層を形成する工程と、前記半導体基板の第4の領域に前記第2導電型の第4の不純物層を形成する工程とを更に有し、前記第1のゲート絶縁膜及び前記第2のゲート絶縁膜を形成する工程では、前記第3の領域の前記第2の半導体層上に、前記第1のゲート絶縁膜及び前記第2のゲート絶縁膜よりも厚い第3のゲート絶縁膜を、前記第4の領域の前記第2の半導体層上に、前記第1のゲート絶縁膜及び前記第2のゲート絶縁膜よりも厚い第4のゲート絶縁膜を、更に形成し、前記第1のゲート電極及び前記第2のゲート電極を形成する工程では、前記第3のゲート絶縁膜上に第3のゲート電極を、前記第4のゲート絶縁膜上に第4のゲート電極を、更に形成することを特徴とする半導体装置の製造方法。付記13付記9乃至12のいずれか1項に記載の半導体装置の製造方法において、前記第2の不純物層を形成する工程では、ボロン及び炭素を含む前記第2の不純物層を形成することを特徴とする半導体装置。付記14付記9乃至13のいずれか1項に記載の半導体装置の製造方法において、前記第1の不純物層を形成する工程では、砒素を含む前記第1の不純物層を形成することを特徴とする半導体装置の製造方法。付記15付記9乃至12のいずれか1項に記載の半導体装置の製造方法において、前記第2の不純物層を形成する工程では、アンチモンを含む前記第2の不純物層を形成することを特徴とする半導体装置。付記16付記9乃至12及び15のいずれか1項に記載の半導体装置の製造方法において、前記第1の不純物層を形成する工程では、ボロン及び炭素を含む前記第1の不純物層を形成することを特徴とする半導体装置の製造方法。"