"半導体基板に行列状に配置され、入射光量に応じた信号である画素信号を出力する複数の画素部と、前記複数の画素部の列毎に設けられた列信号線と、前記列信号線毎に設けられ、前記列信号線から転送される画素信号を記憶する複数の記憶部と、電圧を印加する電圧印加部とを備え、前記半導体基板内には、第一導電型のウエルが形成され、前記複数の記憶部の各々は、前記ウエルに形成され、前記複数の画素部の各々から前記列信号線を介して前記画素信号を読み出すための第一トランジスタと、前記画素信号を記憶するための記憶容量とを有し、前記第一トランジスタのソース又はドレインである、前記第一導電型とは異なる第二導電型の拡散領域は前記記憶容量に接続され、前記ウエルと前記拡散領域とは接合され、前記電圧印加部は、前記記憶部に画素信号を記憶させるための記憶期間中に、前記ウエルと前記拡散領域との接合部の電界強度を低減させる所定電圧を、前記ウエルに印加する固体撮像装置。前記電圧印加部は、前記記憶期間中に、前記ウエルと前記拡散領域との接合部に逆バイアスを印加するための前記所定電圧を、前記ウエルに印加する請求項1に記載の固体撮像装置。前記電圧印加部は、前記記憶部から画素信号を読み出すための読み出し期間中に、接地電圧又は電源電圧を前記ウエルに印加する請求項1または2に記載の固体撮像装置。前記複数の記憶部は複数のブロックに分割され、前記ウエルは、前記ブロック毎に電気的に分離され、前記電圧印加部は、各前記ブロックに対応する分離されたウエルに、該ブロックの動作期間に応じて、前記所定電圧、接地電圧および電源電圧のいずれかを印加する請求項1~3のいずれか1項に記載の固体撮像装置。前記複数の記憶部は行列状に配置され、分割された各前記ブロックは、前記複数の記憶部の行単位で設定され、前記固体撮像装置は、前記複数の記憶部の行単位で、画素信号を読み出す処理を行う請求項4に記載の固体撮像装置。前記半導体基板内には、第一絶縁分離部および第二絶縁分離部が形成され、前記複数の記憶部の各々は、前記第一トランジスタを含む少なくとも二つのトランジスタを有し、前記少なくとも二つのトランジスタの各々は前記第一絶縁分離部によって電気的に分離され、前記複数のブロックには、前記第二絶縁分離部によって前記ウエルが電気的に分離された複数のウエルがそれぞれ対応づけられ、前記半導体基板において、前記第二絶縁分離部の下端は、前記第一絶縁分離部の下端よりも深い位置にあり、前記半導体基板において、前記第二絶縁分離部の下端は、分離された前記ウエルの下端よりも深い位置にある請求項1~5のいずれか1項に記載の固体撮像装置。しかしながら、上記特許文献1に記載の固体撮像装置では、記憶部で信号電荷を蓄積する時間が最大で数百msecと長くなるため、記憶部で発生する僅かなリーク電流でも無視することができず、出力にノイズが混入してしまう。本発明は、このような問題を解決するためになされたものであり、固体撮像装置における記憶部で発生するリーク電流の量を抑制した固体撮像装置を提供することを目的とする。上記目的を達成するために、本発明の一態様に係る固体撮像装置は、半導体基板に行列状に配置され、入射光量に応じた信号である画素信号を出力する複数の画素部と、前記複数の画素部の列毎に設けられた列信号線と、前記列信号線毎に設けられ、前記列信号線から転送される画素信号を記憶する複数の記憶部と、電圧を印加する電圧印加部とを備え、前記半導体基板内には、第一導電型のウエルが形成され、前記複数の記憶部の各々は、前記ウエルに形成され、前記複数の画素部の各々から前記列信号線を介して前記画素信号を読み出すための第一トランジスタと、前記画素信号を記憶するための記憶容量とを有し、前記第一トランジスタのソース又はドレインである、前記第一導電型とは異なる第二導電型の拡散領域は前記記憶容量に接続され、前記ウエルと前記拡散領域とは接合され、前記電圧印加部は、前記記憶部に画素信号を記憶させるための記憶期間中に、前記ウエルと前記拡散領域との接合部の電界強度を低減させる所定電圧を、前記ウエルに印加する。すなわち、前記固体撮像装置は、半導体基板に配置される複数の画素部と、複数の記憶部と、電圧印加部とを備える。前記半導体基板内には、第一導電型のウエルが形成される。前記複数の記憶部の各々は、前記ウエルに形成される第一トランジスタを有する。前記ウエルと、前記第一トランジスタのソース又はドレインである第二導電型の前記拡散領域とは接合される。前記電圧印加部は、前記記憶部に画素信号を記憶させるための記憶期間中に、前記ウエルと前記拡散領域との接合部の電界強度を低減させる所定電圧を、前記ウエルに印加する。これにより、前記ウエルと、第一トランジスタの前記拡散領域との接合部の電界強度が低減する。その結果、第一トランジスタを含む記憶部で発生するリーク電流の量を抑制することができる。また、好ましくは、前記電圧印加部は、前記記憶期間中に、前記ウエルと前記拡散領域との接合部に逆バイアスを印加するための前記所定電圧を、前記ウエルに印加する。また、好ましくは、前記電圧印加部は、前記記憶部から画素信号を読み出すための読み出し期間中に、接地電圧又は電源電圧を前記ウエルに印加する。また、好ましくは、前記複数の記憶部は複数のブロックに分割され、前記ウエルは、前記ブロック毎に電気的に分離され、前記電圧印加部は、各前記ブロックに対応する分離されたウエルに、該ブロックの動作期間に応じて、前記所定電圧、接地電圧および電源電圧のいずれかを印加する。また、好ましくは、前記複数の記憶部は行列状に配置され、分割された各前記ブロックは、前記複数の記憶部の行単位で設定され、前記固体撮像装置は、前記複数の記憶部の行単位で、画素信号を読み出す処理を行う。また、好ましくは、前記半導体基板内には、第一絶縁分離部および第二絶縁分離部が形成され、前記複数の記憶部の各々は、前記第一トランジスタを含む少なくとも二つのトランジスタを有し、前記少なくとも二つのトランジスタの各々は前記第一絶縁分離部によって電気的に分離され、前記複数のブロックには、前記第二絶縁分離部によって前記ウエルが電気的に分離された複数のウエルがそれぞれ対応づけられ、前記半導体基板において、前記第二絶縁分離部の下端は、前記第一絶縁分離部の下端よりも深い位置にあり、前記半導体基板において、前記第二絶縁分離部の下端は、分離された前記ウエルの下端よりも深い位置にある。本発明に係る固体撮像装置によれば、記憶部で発生するリーク電流の量を抑制することができる。以下、本発明の実施の形態について図面を参照しながら説明する。以下の説明では、同一の構成要素には同一の符号を付してある。それらの名称および機能も同じである。したがって、それらについての詳細な説明を省略する場合がある。なお、実施の形態において例示される各構成要素の寸法、材質、形状、それらの相対配置などは、本発明が適用される装置の構成や各種条件により適宜変更されるものであり、本発明はそれらの例示に限定されるものではない。また、各図における各構成要素の寸法は、実際の寸法と異なる場合がある。本実施の形態に係る固体撮像装置は、半導体基板に行列状に配置され、入射光量に応じた信号である画素信号を出力する複数の画素部と、前記複数の画素部の列毎に設けられた列信号線と、前記列信号線毎に設けられ、前記列信号線から転送される画素信号を記憶する複数の記憶部と、電圧を印加する電圧印加部とを備え、前記半導体基板内には、第一導電型のウエルが形成され、前記複数の記憶部の各々は、前記ウエルに形成され、前記複数の画素部の各々から前記列信号線を介して前記画素信号を読み出すための第一トランジスタと、前記画素信号を記憶するための記憶容量とを有し、前記第一トランジスタのソース又はドレインである、前記第一導電型とは異なる第二導電型の拡散領域は前記記憶容量に接続され、前記ウエルと前記拡散領域とは接合され、前記電圧印加部は、前記記憶部に画素信号を記憶させるための記憶期間中に、前記ウエルと前記拡散領域との接合部の電界強度を低減させる所定電圧を、前記ウエルに印加する。このような構成により、固体撮像装置におけるメモリ部で発生するリーク電流の量を抑制した固体撮像装置を提供することができる。本発明の実施の形態について述べる。図1は、本発明の実施の形態に係る撮像装置カメラおよび固体撮像装置の概略構成を示す図である。なお、図1における、矢印は、各種信号の送信方向を示す。図1のカメラ1000は、固体撮像装置400と、レンズ410と、メカニカルシャッター411と、DSPデジタル信号処理回路420と、画像表示デバイス430と、画像メモリ440とを備える。なお、メカニカルシャッター411には、レンズシャッターあるいはフォーカルプレーンシャッターを用いる。メカニカルシャッター411がフォーカルプレーンシャッターである場合、メカニカルシャッター411は、2つの幕である先幕と後幕から構成される。また、この図における、直線矢印は、各種信号の送信方向を示す。このカメラ1000には、レンズ410を介して外部から光が入射される。入射した光は固体撮像装置400により出力信号に変換され、当該出力信号は、出力線4を介して、出力インタフェース428から出力される。そして、出力された出力信号はDSP420により処理されて映像信号として画像メモリ440へ出力され、当該映像信号は、画像メモリ440に記録される。また、当該映像信号は、画像表示デバイス430へ出力され、当該画像表示デバイス430において画像が表示される。DSP420は、画像処理回路421と、カメラシステム制御部422とを含む。画像処理回路421は、固体撮像装置400の出力信号に対してノイズ除去等の処理を行って映像信号を生成する。カメラシステム制御部422は、固体撮像装置400における画素の走査タイミング及びゲインの制御を行う。DSP420は、例えば固体撮像装置400の画素内で共有される画素間での特性差に関する補正を行う。通信タイミング制御部タイミングジェネレータ450は、外部端子を介して入力されたマスタークロックCLK0およびデータDATAを受け取り、種々の内部クロックを生成する。そして、通信タイミング制御部450は、生成した内部クロックを利用して、後述の水平走査回路5、垂直走査回路6、ノイズ除去回路3、及び出力インタフェース428などを制御する。なお、本実施の形態において、後述の記憶回路2と出力インタフェース428との間に、アナログ/デジタル信号処理部AD変換部が備えられても良い。さらに、図1に示すように、固体撮像装置400は、画素回路1と、記憶回路2と、ノイズ除去回路3と、出力線4と、水平走査回路5と、垂直走査回路6とを備える。ここでは、信号を蓄積する記憶回路2を画素回路1の外部に設置する構成としているが、構成はこれに限らない。例えば、記憶回路2が画素回路1内に設けられていても良い。画素回路1からは、基準信号と出力信号が出力される。記憶回路2は基準信号と出力信号を保持する。ノイズ除去回路3は記憶回路2に保持されている基準信号と出力信号との差分を出力する。この差分は水平走査回路5の出力に同期して出力線4に出力される。垂直走査回路6は画素回路1、記憶回路2にパルス電圧を印加する。すなわち、垂直走査回路6は、電圧を印加する電圧印加部である。図2は、本発明の実施の形態に係る固体撮像装置400における画素構成の一例を示す回路図である。図2中の破線で囲まれる部分は画素単位である画素部2aである。後述の半導体基板70には、複数の画素部2aが行列状に配置される。各画素部2aは、入射光量に応じた信号である画素信号を出力する。画素部2aは、フォトダイオード10と、転送MOSトランジスタ11と、リセットMOSトランジスタ12と、出力MOSトランジスタ13とで構成される。画素部2aにおいて、フォトダイオード10のアノードは接地され、カソードは転送MOSトランジスタ11のドレインに接続される。転送MOSトランジスタ11のソースはリセットMOSトランジスタ12のソースと出力MOSトランジスタ13のゲートに接続され、ゲートは端子23に接続される。この領域はフローティングディフュージョン以後FDと呼ぶと呼ばれる拡散容量を形成する。リセットMOSトランジスタ12のドレインは電源に接続され、ゲートは端子22に接続される。出力MOSトランジスタ13のドレインは電源に接続され、ソースは行選択MOSトランジスタ14のドレインに接続される。電流源20は列信号線21図1および図2参照に接続される。列信号線21は、複数の画素部2aの列毎に設けられる。行選択MOSトランジスタ14は、ゲートは端子24に接続され、導通しているときは出力MOSトランジスタ13と電流源20とでソースフォロアが形成される。次に、図3Aおよび図3Bを用いて、記憶回路2の内部構成について説明する。記憶回路2は、行列状に配置された複数の記憶部を含む。当該複数の記憶部は、記憶部3a、3bを含む。すなわち、記憶部3a、3bを含む複数の記憶部は、行列状に配置される。記憶部3a、3bは、前記列信号線21毎に設けられる。記憶部3a、3bは、前記列信号線21から転送される画素信号を記憶する。図3Aは、本発明の実施の形態に係る固体撮像装置400における記憶回路2の内部の一部に対応する回路図である。具体的には、図3Aは、記憶部3a、3bの回路図である。図3Bは、記憶回路2に含まれる複数のトランジスタの概略断面図である。図3Aにおいて、列信号線21は図2の列信号線21である。記憶回路2は、記憶部3a、3bと、電流源35と、読み出し列信号線34とを含む。記憶部3aは、書き込みトランジスタ31と、読み出しトランジスタ33と、記憶トランジスタ32とを含む。また、記憶部3bは、書き込みトランジスタ36と、読み出しトランジスタ38と、記憶トランジスタ37とを含む。書き込みトランジスタ31、36、読み出しトランジスタ33、38および記憶トランジスタ32、37は、n型の電界効果トランジスタである。書き込みトランジスタ31、36の各々は、前記複数の画素部2aの各々から前記列信号線21を介して前記画素信号を読み出すための第一トランジスタである。なお、書き込みトランジスタ31、36、読み出しトランジスタ33、38および記憶トランジスタ32、37は、p型の電界効果トランジスタであってもよい。図3Bに示すように、半導体基板70内には、p型のウエル61、62が形成されている。なお、ウエル61、62の導電型は、n型であってもよい。ウエル61、62には、それぞれ、記憶部3a、3bが形成されている。すなわち、各記憶部はウエルに形成されている。半導体基板70には、さらに、ウエルコンタクト63、64が形成されている。ウエルコンタクト63、64には、それぞれ、コンタクトプラグ63a、64aが電気的に接続される。ウエルコンタクト63は、コンタクトプラグ63aを介して、ウエル61に電圧を印加するために使用される。ウエルコンタクト64は、コンタクトプラグ64aを介して、ウエル62に電圧を印加するために使用される。ウエル61には、書き込みトランジスタ31、記憶トランジスタ32および図示しない読み出しトランジスタ33が形成される。ウエル62には、書き込みトランジスタ36、記憶トランジスタ37および図示しない読み出しトランジスタ38が形成される。書き込みトランジスタ31は、n型の拡散領域71、72と、ゲート電極73とを含む。拡散領域71、72の各々は、書き込みトランジスタ31のソースまたはドレインである。なお、ウエル61、62の導電型がn型である場合、拡散領域71、72の導電型は、p型であってもよい。拡散領域71、72の各々と、ウエル61とは接合される。なお、書き込みトランジスタ36および記憶トランジスタ32、37の構成は、書き込みトランジスタ31と同様な構成である。以下においては書き込みトランジスタ31のゲート電極73を、単に、書き込みトランジスタ31のゲートともいう。詳細は後述するが、記憶トランジスタ32、37の各々は、前記画素信号を記憶する。記憶トランジスタ32、37は本発明における記憶容量に相当する。書き込みトランジスタ31のソースまたはドレインは、前記記憶容量としての記憶トランジスタ32のゲートに接続される。すなわち、書き込みトランジスタ31のソース又はドレインである、第一導電型とは異なる第二導電型n型の拡散領域は前記記憶容量に接続される。記憶トランジスタ32は、読み出しトランジスタ33と電流源35とでソースフォロアを形成する。また、記憶トランジスタ37は、読み出しトランジスタ38と電流源35とでソースフォロアを形成する。書き込みトランジスタ31、36のゲートは、それぞれ、端子40、42に接続される。また、読み出しトランジスタ33、38のゲートは、それぞれ、端子41、43に接続される。また、書き込みトランジスタ31に対応するウエル61は、ウエルコンタクト63およびコンタクトプラグ63aを介して、端子50に電気的に接続される。また、書き込みトランジスタ36に対応するウエル62は、ウエルコンタクト64およびコンタクトプラグ64aを介して、端子51に電気的に接続される。すなわち、記憶部3aにおいて、読み出しトランジスタ33及び記憶トランジスタ32に対応するウエル61は、端子50に電気的に接続される。また、記憶部3bにおいて、読み出しトランジスタ38及び記憶トランジスタ37に対応するウエル62は、端子51に電気的に接続される。なお、図3Bに示すように、前記半導体基板70内には、第一絶縁分離部60および第二絶縁分離部65が形成される。第一絶縁分離部60および第二絶縁分離部65の詳細については後述する。また、詳細は後述するが、記憶トランジスタ32、37の各々は、前記画素信号を記憶する。次に、画素回路1から記憶回路2までの信号出力動作について説明する。画素部2aに入射する光は、フォトダイオード10で光電変換され、変換により生成された電荷は、所定の期間、フォトダイオード10に蓄積される。初めに基準信号を読み出すために、リセットMOSトランジスタをON状態とし、FDをリセットする。行選択MOSトランジスタ14をON状態とすることで、基準信号を列信号線21に伝達する。列信号線21を伝達する基準信号は、図1の記憶回路2に入力される。列信号線21から記憶回路2に基準信号が入力された状態で、書き込みトランジスタ31をON状態とする。書き込みトランジスタ31が導通することで列信号線21の基準信号は記憶トランジスタ32のゲートに導かれ、記憶トランジスタ32のゲート容量に保持される。この基準信号を読み出す場合は、読み出しトランジスタ33をON状態とすることで、記憶トランジスタ32のゲート容量に蓄積された基準信号に応じた信号を読み出し列信号線34から出力する。続いて、上記リセット動作の後に、転送MOSトランジスタ11をON状態とすることにより、フォトダイオード10に蓄積されている電荷をFDに転送する。FDにおいて、転送された電荷は電圧信号に変換され、当該電圧信号は、出力MOSトランジスタ13のゲートに印加される。このとき、行選択MOSトランジスタ14をON状態とすることで、出力信号を列信号線21に伝達する。出力信号は、列信号線21を介して、図1の記憶回路2に入力される。列信号線21から記憶回路2に出力信号が入力された状態で、書き込みトランジスタ36をON状態とする。書き込みトランジスタ36が導通することで、列信号線21の出力信号は記憶トランジスタ37のゲートに導かれ、記憶トランジスタ37のゲート容量に保持される。この出力信号を読み出す場合は、読み出しトランジスタ38をON状態とすることで、記憶トランジスタ37のゲート容量に蓄積された出力信号に応じた信号を読み出し列信号線34から出力する。読み出し列信号線34から出力される基準信号及び出力信号は、水平走査回路5によって任意の列が選択され、ノイズ除去回路3で差分演算を行った後、出力線4から出力される。この水平走査回路5の駆動周波数は限られており、瞬時に全画素分の出力信号を出力線4に送ることはできないため、記憶トランジスタ37のゲート容量には最大で数百msecもの期間、信号を蓄積する必要がある。以下においては、記憶トランジスタのゲート容量に信号を蓄積する期間を、蓄積期間または記憶期間ともいう。このゲート容量に接続するノードソース又はドレイン、例えば、記憶トランジスタ37のゲート電極に接続されるノードで蓄積期間内にリーク電流が発生した場合、記憶トランジスタ37のゲート容量に蓄積されている信号にノイズが混入してしまうために、このノードでのリーク電流を抑制する必要がある。図4は、本発明の実施の形態に係る固体撮像装置400における主要な信号の時間変化を示すタイミングチャートである。図4には、垂直走査回路6から図2及び図3A中の端子22、23、24、40、41、42、43、50、51に印加される制御信号が示されている。制御信号は、印加される端子の符号にSを付した名称で表わされている。例えば、端子22に印加される信号は、信号S22と表される。また、信号S40は、端子40に印加される書き込みトランジスタ31のゲートに入力される信号である。信号S42は、端子42に印加される書き込みトランジスタ36のゲートに入力される信号である。信号S41は、端子41に印加される読み出しトランジスタ33のゲートに入力される信号である。信号S43は、端子43に印加される読み出しトランジスタ38のゲートに入力される信号である。信号S50は、端子50に印加される書き込みトランジスタ31に対応するウエル61に入力される信号である。信号S51は、端子51に印加される書き込みトランジスタ36に対応するウエル62に入力される信号である。次に、本実施の形態に係る固体撮像装置400の記憶回路2の動作について、図3Aおよび図4を参照しながら説明する。以下の説明において、信号または信号線の2値的な高電圧状態および低電圧状態を、それぞれ、HレベルおよびLレベルとも称する。図4中の時点t3~t4において、画素部2aから列信号線21に基準信号Vrefが出力される。このとき、信号S40、信号S41がHレベルになることで、垂直走査回路6は、書き込みトランジスタ31、読み出しトランジスタ33の各ゲートにHレベルのパルス信号を与えて、書き込みトランジスタ31、読み出しトランジスタ33を導通させる。書き込みトランジスタ31が導通されることで、列信号線21の基準信号Vrefは記憶トランジスタ32のゲートに導かれ、記憶トランジスタ32のゲート容量に保持される。このとき、読み出しトランジスタ33も導通されているため、記憶トランジスタ32、読み出しトランジスタ33、電流源35で構成されるソースフォロアも動作する。このため、後述する時点t9では、記憶トランジスタ32のゲート容量に蓄積された基準信号Vrefに応じた出力信号が、読み出し列信号線34に出力される。このように、書き込みトランジスタ31が導通するとき、読み出しトランジスタ33も導通しているため、記憶トランジスタ32及び読み出しトランジスタ33は電流源35とともにソースフォロア、つまりアンプとして動作する。したがって、記憶トランジスタ32のゲート容量に蓄積された電気信号に応じた出力信号を増幅して効率よく読み出し列信号線34に出力することができる。また、記憶部3aに電気信号画素信号を保持するとき、記憶トランジスタ32及び読み出しトランジスタ33は、記憶部3aに保持されている電気信号を読み出すときと同様に導通状態にされる。つまり、記憶部3aに電気信号画素信号を保持するとき、記憶部3aに保持されている電気信号を読み出すときの状態と同じ状態になるので、保持している信号値を正確に保持し読み出すことができる。時点t7~t8において、画素部2aから列信号線21に出力信号V1が出力される。このとき、信号S42、信号S43がHレベルになることで、垂直走査回路6は、書き込みトランジスタ36、読み出しトランジスタ38の各ゲートにHレベルのパルス信号を与えて、書き込みトランジスタ36、読み出しトランジスタ38を導通させる。書き込みトランジスタ36が導通されることで、列信号線21の出力信号V1は記憶トランジスタ37のゲートに導かれ、記憶トランジスタ37のゲート容量に保持される。このとき、読み出しトランジスタ38も導通されているため、記憶トランジスタ37、読み出しトランジスタ38、電流源35で構成されるソースフォロアも動作する。このため、後述する時点t10では、記憶トランジスタ37のゲート容量に蓄積された出力信号V1に応じた信号が、読み出し列信号線34に出力される。このように、書き込みトランジスタ36が導通するとき、読み出しトランジスタ38も導通しているため、記憶トランジスタ37及び読み出しトランジスタ38は電流源35とともにソースフォロア、つまりアンプとして動作する。したがって、記憶トランジスタ37のゲート容量に蓄積された電気信号に応じた出力信号を増幅して効率よく読み出し列信号線34に出力することができる。また、記憶部3bに電気信号画素信号を保持するとき、記憶トランジスタ37及び読み出しトランジスタ38は、記憶部3bに保持されている電気信号を読み出すときと同様に導通状態にされる。つまり、記憶部3bに電気信号を保持するとき、記憶部3bに保持されている電気信号を読み出すときの状態と同じ状態になるので、保持している信号値を正確に保持し読み出すことができる。時点t9では、信号S41はHレベルとなり、読み出しトランジスタ33が導通されて基準信号Vrefに応じた出力信号が、読み出し列信号線34に出力される。時点t10では信号S43はHレベルとなり、読み出しトランジスタ38が導通されて出力信号V1に応じた出力信号が、読み出し列信号線34に出力される。ここで、時点t3から時点t9の期間には、前述のゲート容量に、基準信号Vrefが蓄積されており、時点t7から時点t10の期間には出力信号V1が蓄積されている。先に述べたように、この蓄積期間は、水平走査回路5の駆動周波数が限られるため、最大で数百msecに及ぶ。この長時間の蓄積期間中に、ゲート容量に接続するノードソース又はドレイン、例えば、記憶トランジスタ37のゲート電極に接続されるノードにおいて、蓄積期間内にリーク電流が発生した場合、記憶トランジスタ37のゲート容量に蓄積されている信号にノイズが混入してしまう。そのため、記憶トランジスタ37のゲート電極に接続されるノードでのリーク電流を抑制する必要がある。リーク電流としては、接合リーク電流、GIDLGateInducedDrainLeakage、界面リークなどが挙げられる。特に、メモリに微細トランジスタを使用する場合には、パンチスルーを防ぐためにウエルの不純物濃度を高くする必要がある。この場合、書き込みトランジスタのソース又はドレインとウエルとのpn接合部での電界強度が増加してしまい、pn接合部の電界強度に起因して発生する接合リーク電流が増加してしまう。この書き込みトランジスタのソース又はドレインとウエルとのpn接合部での電界強度を緩和するために、以下の処理を行う。具体的には、垂直走査回路6が、蓄積期間中に、端子50、51等を用いて、書き込みトランジスタ例えば、書き込みトランジスタ31が形成されているウエル例えば、ウエル61に所定電圧を印加する。言い換えれば、前記電圧印加部としての垂直走査回路6は、前記記憶部に画素信号を記憶させるための記憶期間蓄積期間中に、前記ウエルと前記拡散領域との接合部の電界強度を低減させる所定電圧を、前記ウエルに印加する。ここで、例えば、当該ウエルの導電型がn型であり、拡散領域の導電型がp型であるとする。この場合、前記ウエルと前記拡散領域との接合部に逆バイアスを印加するために、前記所定電圧は、Hレベルの電圧である。これにより、電圧が印加された書き込みトランジスタにおけるpn接合部での電界強度を低減することができる。これにより、pn接合部で発生するリーク電流の量を抑制することができる。すなわち、書き込みトランジスタを含む記憶部で発生するリーク電流の量を抑制することができる。例えば、垂直走査回路6は、時点t3から時点t9の期間には信号S50をHレベルとし、時点t7から時点t10の期間には信号S51をHレベルとする。なお、ウエルへの電圧印加による読み出し動作への影響を避けるために、図4に示すように、信号S50、S51の印加開始時点は書き込みパルスの印加終了時点からタイムラグを設けても良い。当該書き込みパルスは、信号S40、S42のHレベルの部分である。ウエルへの電圧印加の終了時点において、蓄積信号にカップリングなどによるノイズが混入してしまうが、書き込みトランジスタのソース又はドレインとウエルとのpn接合部の接合容量を小さくすることでノイズを低減することができる。また、同様にウエル電圧駆動がなされたリファレンス信号との差分演算を行うことによっても、ノイズを低減することができる。ここで、端子50、51にそれぞれ印加する信号S50、S51の電圧は、ソース又はドレインとウエルとのpn接合部に逆バイアスが印加される電圧であることが好ましい。当該pn接合部に順バイアスを印加した場合には電流が流れてしまうため、蓄積している信号が破壊されてしまう。そこで、本実施の形態では、垂直走査回路6は、蓄積期間中に、書き込みトランジスタ31のソース又はドレインと、ウエル61との接合部pn接合部に逆バイアスを印加する。また、垂直走査回路6は、蓄積期間中に、書き込みトランジスタ36のソース又はドレインと、ウエル62との接合部pn接合部に逆バイアスを印加する。具体的には、垂直走査回路6は、蓄積期間中に、書き込みトランジスタ31のソース又はドレインと、ウエル61との接合部に逆バイアスを印加するための電圧を有する信号S50を、端子50へ供給する。また、垂直走査回路6は、蓄積期間中に、書き込みトランジスタ36のソース又はドレインと、ウエル62との接合部に逆バイアスを印加するための電圧を有する信号S51を、端子51へ供給する。すなわち、前記電圧印加部としての垂直走査回路6は、前記記憶期間蓄積期間中に、前記ウエル61と前記拡散領域との接合部に逆バイアスを印加するための前記所定電圧を、前記ウエル61に印加する。拡散領域は、例えば、拡散領域71または拡散領域72である。当該接合部に逆バイアスを印加するための当該所定電圧は、前述した、前記ウエルと前記拡散領域との接合部の電界強度を低減させる所定電圧である。これにより、ウエル61と前記拡散領域との接合部において発生するリーク電流の量を抑制することができる。すなわち、拡散領域としてのソースまたはドレインを有する書き込みトランジスタを含む記憶部で発生するリーク電流の量を抑制することができる。また、仮に、信号の読み出し期間中において、記憶部が形成されているウエルに所定電圧が印加されたとする。読み出し期間とは、記憶部から画素信号を読み出す処理が行われる期間である。この場合、記憶部に含まれる読み出しトランジスタおよび記憶トランジスタのオン電流が変動してしまう等の不具合が生じてしまう。そのため、読み出し期間中において、記憶部が形成されているウエルに接地電圧が印加されることが好ましい。なお、当該ウエルの導電型がn型である場合は、読み出し期間中において、当該ウエルに電源電圧が印加されることが好ましい。具体的には、前記電圧印加部としての垂直走査回路6は、端子50、51等を用いて、前記記憶部から画素信号を読み出すための読み出し期間中に、接地電圧又は電源電圧を前記ウエルに印加する。すなわち、記憶部が形成されているウエルには、読み出し期間中に接地電圧又は電源電圧が印加される。なお、p型のウエルに対しては上述のように読出し期間中において、接地電圧が印加される。一方、n型のウエルに対しては、読出し期間中において、電源電圧が印加されることになる。ここで、記憶部が、記憶部3aであるとする。この場合、垂直走査回路6は、前記記憶部3aから画素信号を読み出すための読み出し期間中に、当該記憶部3aが形成されているウエル61に接地電圧を印加する。すなわち、ウエル61には、読み出し期間中に接地電圧が印加される。これにより、記憶部に含まれる読み出しトランジスタおよび記憶トランジスタのオン電流の変動を防止することができる。図5は、本発明の実施の形態に係る固体撮像装置400における記憶回路2の概略構成を示す図である。図5に示すように、記憶回路2に含まれる複数の記憶部は複数のブロックBKに分割されている。これにより、記憶回路2は、記憶部に含まれるトランジスタに対応するウエルに印加する電圧をブロックBK毎に調整することができる。ここで、ウエルの構成について詳細に説明する。半導体基板70内にはp型のウエルが形成される。すなわち、前記半導体基板70内には、第一導電型p型のウエルが形成される。なお、半導体基板70内に形成されるウエルはn型であってもよい。半導体基板70内に形成されるウエルは、前記ブロックBK毎に電気的に分離される。すなわち、半導体基板70内に形成されるウエルは、複数のウエルに分離される。分離された複数のウエルのうちの2つは、例えば、図3Bのウエル61,62である。半導体基板70内に形成されるウエルは、例えば、図3Bの第二絶縁分離部65によって電気的および物理的に分離される。分離されたウエル61、62は、それぞれ、隣り合う2つのブロックBKに対応する。このため、ブロックBKの動作期間に応じてウエルに印加する電圧を容易に調整することができる。具体的には、垂直走査回路6は、ブロックBKに対応する複数の記憶部が蓄積期間中である、当該ブロックBKに対応するウエル例えば、ウエル61に前述の所定電圧を印加する。また、垂直走査回路6は、ブロックBKに対応する複数の記憶部が読み出し期間中である、当該ブロックBKに対応するウエル例えば、ウエル62に接地電圧を印加する。なお、当該ウエルの導電型がn型である場合、垂直走査回路6は、ブロックBKに対応する複数の記憶部が読み出し期間中である、当該ブロックBKに対応するウエルに電源電圧を印加する。すなわち、電圧印加部としての垂直走査回路6は、各前記ブロックBKに対応する分離されたウエルに、該ブロックBKの動作期間に応じて、前記所定電圧、接地電圧および電源電圧のいずれかを印加する。これにより、各前記ブロックBKに対応する分離されたウエルには、該ブロックの動作期間に応じて、前記所定電圧、接地電圧および電源電圧のいずれかが印加される。このように、垂直走査回路6は、ウエルに印加する電圧を切り替える。すなわち、異なる各ブロックBKに対応するウエルに、異なる電圧を印加できる。なお、半導体基板70内に形成されるウエル全体に電圧を印加する場合、当該ウエルの容量及び抵抗が高いために高速にウエルを駆動することは難しい。このため、前述のように、半導体基板70内に形成されるウエルをブロックBK毎に電気的に分離することにより、ウエルの容量及び抵抗を極力小さくすることができる。その結果、分離された各ウエルを高速に駆動することができる。さらに、図5に示すように、分割された各前記ブロックBKは、前記複数の記憶部の行単位で設定される。これにより、ブロックBKを、行単位以外の単位で設定する構成よりも、さらなる効果を得ることができる。具体的には、上述のように、固体撮像装置400の垂直走査回路6は、記憶部からの画素信号の読み出し動作は、複数の記憶部の行毎に行っている。すなわち、前記固体撮像装置400は、前記複数の記憶部の行単位で、画素信号を読み出す処理を行う。そのため、ブロックBKを、前記複数の記憶部の行単位で設定する、すなわち、ブロックBKを行毎に分割することにより、信号を蓄積している記憶部に対応するウエルの電圧と、信号を読み出している記憶部のウエルの電圧とを容易に切り分けることができる。前述したように、蓄積期間中のブロックBKに対応するウエルには所定電圧が印加され、読み出し期間中のブロックBKに対応するウエルには接地電圧が印加される。この場合、図3Aに示す記憶部3aと記憶部3bは異なるブロックBKに属する対応する。そのため、独立してウエルに印加する電圧を調整することができる。なお、ブロックBKの設定単位は、行単位に限定されず、例えば、隣接する複数の記憶部単位であってもよい。ここで、蓄積期間中にウエルに所定電圧が印加されていても、当該ウエルに対応する記憶部のトランジスタは動作していない。そのため、ブロックBK毎の記憶部に含まれる、書き込みトランジスタ、読み出しトランジスタおよび記憶トランジスタの各々に対応するウエルに印加する電圧は全て同じに設定されてもよい。次に、ウエルおよびトランジスタの電気的な分離構造について図3Bを用いて詳細に説明する。記憶部3aに含まれる書き込みトランジスタ31、読み出しトランジスタ33および記憶トランジスタ32の各々は、第一絶縁分離部60によって電気的に分離されている。また、記憶部3bに含まれる書き込みトランジスタ36、読み出しトランジスタ38および記憶トランジスタ37の各々は、第一絶縁分離部60によって電気的に分離されている。これらのトランジスタは、ウエル61、または、ウエル62に形成されている。すなわち、記憶回路2に含まれる前記複数の記憶部の各々は、少なくとも二つのトランジスタを有し、前記少なくとも二つのトランジスタの各々は第一絶縁分離部60によって電気的に分離される。第一絶縁分離部60は、例えば、STIShallowTrenchIsolationという素子分離技術を用いて形成される。なお、図3Bには、便宜上、読み出しトランジスタ33、38は図示していない。また、前述したように、半導体基板70には、半導体基板70内に形成されるウエルが、第二絶縁分離部65によって電気的および物理的に分離されたウエル61、62が形成される。ウエル61、62は、それぞれ、隣り合う2つのブロックBKに対応する。すなわち、図5の複数のブロックBKには、第二絶縁分離部65によって半導体基板70内に形成されるウエルが電気的に分離された複数のウエルがそれぞれ対応づけられる。ここで、半導体基板70において、第二絶縁分離部65は第一絶縁分離部60よりも深い位置まで形成されている。すなわち、前記半導体基板70において、前記第二絶縁分離部65の下端は、前記第一絶縁分離部60の下端よりも深い位置にある。また、半導体基板70において、第二絶縁分離部65は、ウエル61、62よりも深い位置まで形成されている。すなわち、前記半導体基板70において、前記第二絶縁分離部65の下端は、分離された前記ウエル61、62の下端よりも深い位置にある。第二絶縁分離部65は、例えば、DTIDeepTrenchIsolationという素子分離技術を用いて形成される。このように、半導体基板70において、深い位置まで形成された第二絶縁分離部65によって各ブロックBKに対応するウエルを電気的に分離することができる。そのため、ブロック毎に独立してウエルに印加する電圧を調整することができる。図3Bでは、一例として、ウエル61とウエル62とが電気的に分離されている。この場合、拡散層を用いた分離構造よりも分離部の占有面積を小さくすることができる。そのため、チップコストの増加を抑えることもできる。このように、本実施の形態に係る固体撮像装置400の記憶回路2において、記憶トランジスタ32、37は、保持容量記憶容量としての役割と、アンプ増幅用のトランジスタとしての役割の双方を担う。そのため、保持容量とアンプとを独立に備えていた従来技術における固体撮像装置と比較して、回路面積を縮小することを可能にし、且つ、接合リーク電流を抑制することを可能にする。なお、本発明は、上記した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々の改良、変形を行ってもよい。例えば、本発明において使用される各トランジスタは、p型、n型のいずれであってもよい。また、記憶容量はトランジスタに限らず、その他の素子により構成されたものであってもよい。また、本発明に係る固体撮像装置には、上記実施の形態における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る固体撮像装置を備えた各種デバイスなども本発明に含まれる。例えば、本発明に係る固体撮像装置を備えたムービーカメラも本発明に含まれる。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"