"入力電流を増幅して出力する電流電圧変換回路であって、入力段に設けられた第1トランジスタと、前記入力段に設けられ、前記第1トランジスタとは極性が異なる第2トランジスタと、バイアス回路と、を含み、前記第1トランジスタの第1端子と、前記第2トランジスタの第1端子とが、前記入力電流が入力される入力端子に接続され、前記第1トランジスタの第2端子が第1所定電位に接続され、前記第2トランジスタの第2端子が第2所定電位に接続され、前記バイアス回路が、前記第1トランジスタの制御端子と、前記第2トランジスタの制御端子との間に接続されている、電流電圧変換回路。第1抵抗、第2抵抗、第3抵抗および第4抵抗を含み、前記第1トランジスタの第1端子と前記入力端子との間には、第1抵抗が接続されており、前記第2トランジスタの第1端子と前記入力端子との間には、第2抵抗が接続されており、前記第1トランジスタの第2端子には、第3抵抗が接続されており、前記第2トランジスタの第2端子には、第4抵抗が接続されている、請求項1に記載の電流電圧変換回路。制御端子が前記第1トランジスタの第2端子に接続され、第2端子が前記電流電圧変換回路の出力端子に接続された第3トランジスタと、制御端子が前記第2トランジスタの第2端子に接続され、第2端子が前記電流電圧変換回路の出力端子に接続された第4トランジスタと、前記第3トランジスタの第2端子に接続される一端と、接地される他端とを有する第5抵抗と、前記第4トランジスタの第2端子に接続される一端と、接地される他端とを有する第6抵抗とをさらに含む、請求項1または2に記載の電流電圧変換回路。なお、一般的な電流帰還型アンプにおいては、入力段にPNPトランジスタと、NPNトランジスタとが設けられ、PNPトランジスタのベースとNPNトランジスタのベースとには入力信号が供給される。PNPトランジスタのコレクタは負電源に接続され、NPNトランジスタのコレクタは正電源に接続される。また、PNPトランジスタのエミッタは第1バイアス回路第1定電流回路を介して正電源に接続され、NPNトランジスタのエミッタは第2バイアス回路第2定電流回路を介して負電源に接続されている。このように、一般的な電流帰還型アンプにおいては、定電流回路から構成されたバイアス回路を複数設ける必要があるので、部品数が増加し、回路構成も複雑化するという問題がある。本発明の目的は、回路構成を簡素化した電流電圧変換回路を提供することである。1一の局面に従う電流電圧変換回路は、入力電流を増幅して出力する電流電圧変換回路であって、入力段に設けられた第1トランジスタと、入力段に設けられ、第1トランジスタとは極性が異なる第2トランジスタと、バイアス回路と、を含み、第1トランジスタの第1端子と、第2トランジスタの第1端子とが、入力電流が入力される入力端子に接続され、第1トランジスタの第2端子が第1所定電位に接続され、第2トランジスタの第2端子が第2所定電位に接続され、バイアス回路が、第1トランジスタの制御端子と、第2トランジスタの制御端子との間に接続されているものである。この場合、バイアス回路が第1トランジスタの制御端子と第2トランジスタの制御端子との間に接続されているので、バイアス回路がプルアップされた状態フローティング状態とも呼ばれるとなり、バイアス回路を複数設ける必要がなく、回路構成を簡素化することができる。また、第1トランジスタおよび第2トランジスタの間にバイアス回路を設けることができるので、第1トランジスタ、第2トランジスタの温度変化に対して、バイアス回路で温度補償を行うことができ、本発明にかかる電流電圧変換回路における温度安定度を向上させることができる。2他の局面に従う電流電圧変換回路は、一の局面に従う電流電圧変換回路において、第1抵抗、第2抵抗、第3抵抗および第4抵抗を含み、第1トランジスタの第1端子と入力端子との間には、第1抵抗が接続されており、第2トランジスタの第1端子と入力端子との間には、第2抵抗が接続されており、第1トランジスタの第2端子には、第3抵抗が接続されており、第2トランジスタの第2端子には、第4抵抗が接続されているものである。この場合、入力段において良好に増幅を行うことができる。すなわち、第1抵抗および第3抵抗と、第2抵抗および第4抵抗との、個々の比により増幅量が決定される。その結果、増幅の線形性を向上することができる。3他の局面に従う電流電圧変換回路は、一の局面に従う電流電圧変換回路において、制御端子が前記第1トランジスタの第2端子に接続され、第2端子が前記電流電圧変換回路の出力端子に接続された第3トランジスタと、制御端子が前記第2トランジスタの第2端子に接続され、第2端子が前記電流電圧変換回路の出力端子に接続された第4トランジスタと、前記第3トランジスタの第2端子に接続される一端と、接地される他端とを有する第5抵抗と、前記第4トランジスタの第2端子に接続される一端と、接地される他端とを有する第6抵抗とをさらに含む。この場合、第3トランジスタ及び第4トランジスタの各第2端子抵抗において、第2端子内部抵抗及び帰還回路のインピーダンスの寄与を低下させることができる。したがって、ゲインが帰還回路の構成に応じて変動することをさらに抑制できる。以下、本発明に係る実施の形態について図面を用いて説明する。第1実施形態図1は、第1実施形態に係る電流電圧変換回路100の一例を示す模式的回路図である。図1に示すように、電流電圧変換回路100は、入力端子IN、入力段10、バイアス回路20、出力抵抗部30および出力段40,50を含む。入力段10入力段10は、NPNトランジスタQ1、PNPトランジスタQ2、およびエミッタ抵抗R2,R3を含む。図1に示すように、NPNトランジスタQ1のエミッタは抵抗R2を介して入力端子INに接続される。PNPトランジスタQ2のエミッタは、抵抗R3を介して入力端子INに接続される。NPNトランジスタQ1のベースと、PNPトランジスタQ2のベースとの間にバイアス回路20が介挿される。NPNトランジスタQ1のコレクタは、抵抗R4を介して定電源V1ラインに接続され、PNPトランジスタQ2のコレクタは、抵抗R5を介して定電源V2ラインに接続される。バイアス回路20バイアス回路20は、コンデンサC21、C22、NPNトランジスタQ21、PNPトランジスタQ22、および抵抗R24,R25,R26,R27を含む。NPNトランジスタQ21のエミッタは、接地GNDされる。NPNトランジスタQ21のエミッタ-コレクタ間にコンデンサC21が設けられ、ベースーコレクタ間に抵抗R24が設けられる。また、PNPトランジスタQ22のエミッタは、接地GNDされる。PNPトランジスタQ22のエミッタ-コレクタ間にコンデンサC22が設けられ、コレクタ-ベース間に抵抗R25が設けられる。また、NPNトランジスタQ21およびPNPトランジスタQ22のベース間には、抵抗R26,R27が直列に接続されている。また、バイアス回路20は、抵抗R22を介して定電源V1ラインに接続され、抵抗R23を介して定電源V2ラインに接続される。出力抵抗部30図1に示すように、出力抵抗部30は、出力抵抗R31を有する。出力抵抗R31は、入力段10のNPNトランジスタQ1のエミッタおよびPNPトランジスタQ2のエミッタと、出力端子OUTとの間に介挿される。当該出力抵抗R31の大きさは、入力される電流の上限と、出力すべき電圧の上限とにより決定することができる。また、図1に示す出力抵抗R31は、負帰還抵抗の働きも有する。出力段40出力段40は、PNPトランジスタQ41および抵抗R41を含む。PNPトランジスタQ41のベースが入力段のNPNトランジスタQ1のコレクタに接続される。PNPトランジスタQ41のエミッタは、抵抗R41を介して、定電源V1ラインに接続される。PNPトランジスタQ41のコレクタは、出力端子OUTに接続される。出力段50出力段50は、NPNトランジスタQ51および抵抗R51を含む。NPNトランジスタQ51のベースが入力段のPNPトランジスタQ2のコレクタに接続される。NPNトランジスタQ51のエミッタは、抵抗R51を介して、定電源V2ラインに接続される。NPNトランジスタQ51のコレクタは、出力端子OUTに接続される。仮に、図1に示す電流電圧変換回路100の入力端子INに入力される電流が減少した場合、エミッタ抵抗R2の電圧幅が広がり、エミッタ抵抗R2に流れる電流は、入力された電流に応じて増加する。そして、抵抗R4にエミッタ抵抗R2に流れた電流が加算され、抵抗R4の電圧幅が増加される。ここで、エミッタ抵抗R41にかかる電圧は、抵抗R4に掛かる電圧からPNPトランジスタQ41のベース-エミッタ間Vbe分を引いた値となる。仮に、抵抗R4に1mAの電流が流れており、エミッタ抵抗R41に10mA流れていると仮定する。この条件で、抵抗R4の電圧幅が1.5Vである場合、エミッタ抵抗R41の電圧幅は、1.5V-VbeQ41から、0.9Vとなる。また、該条件下では、抵抗R4は1.5KΩであり、抵抗R41は90Ωとなる。上記状態から、入力電流が10mAに増加した場合、抵抗R4の電圧幅は、15Vになり、エミッタ抵抗R41の電圧幅は、14.4Vまで変化する。また、入力電流が増加した場合には、対称回路が同様に動作する。以上のように、電流電圧変換回路100においては、出力抵抗部30および出力段40,50により、後段の増幅幅が決定される。また、本実施の形態に係る電流電圧変換回路100では、上述したように、入力端子INから供給される電流が、入力段10のNPNトランジスタQ1およびPNPトランジスタQ2に供給され、NPNトランジスタQ1の印加電圧の上昇、下降に応じて、NPNトランジスタQ1に流れる電流が増加、減少PNPトランジスタQ2では、逆動作するので、定電源V1ラインおよび定電源V2ラインから加わる電圧が、バイアス回路20における電圧と反比例の関係を保ちつつ、出力端子から安定して電圧を出力することができる。また、電流電圧変換回路100においては、バイアス回路20を定電源V1,V2ラインからフローティング状態にすることで、NPNトランジスタQ1およびPNPトランジスタQ2のベース間電圧を、バイアス回路20により固定することができる。また、バイアス回路20により定電流回路を多数設ける必要がなくなり、回路の簡素化を実現することができる。また、定電源V1,V2ラインからのリップルの影響を軽減させることができる。また、トランジスタQ1、Q2の駆動電流を定電源V1、V2に依存することなく、バイアス回路20特に、コンデンサC21、C22から供給することによって、トランジスタQ1、Q2に瞬時に駆動電流を供給することができる。仮に、定電源V1、V2からトランジスタQ1、Q2に駆動電流を供給するのであれば、抵抗R22、R23に常に大きな電流を流しておく必要があるので、消費電力が増大してしまうが、本例ではそのような問題を解決できる。さらに、本実施の形態に係る電流電圧変換回路100においては、定常時の電流を抑制することができるので、発熱を抑制することができ、電流電圧変換回路100の温度安定度を向上させることができる。また、NPNトランジスタQ21およびPNPトランジスタQ22をトランジスタQ1、Q2に熱結合させることで、各トランジスタの熱による特性の変化の影響を相殺でき、その結果、出力電圧を安定化させることができる。なお、出力段40、50の各トランジスタをNPNトランジスタQ21およびPNPトランジスタQ22に熱結合させることによって、出力電圧をさらに安定化させることができる。また、出力抵抗負帰還抵抗R31は、ノイズおよび歪を低減することができるとともに、アンプゲインおよび出力抵抗の両機能を持たせることができる。その結果、回路構成の簡素化を実現できる。また、入力段10において、NPNトランジスタQ1のゲインをエミッタ抵抗R2および抵抗R4で調整することができる。さらに、PNPトランジスタQ2のゲインをエミッタ抵抗R3および抵抗R5で調整することができる。また、本実施の形態に係る電流電圧変換回路100においては、NPNトランジスタQ1、PNPトランジスタQ2は、ベース接地とみなすことができる。その結果、電流電圧変換回路100の広帯域化を実現することができる。他の例図2は、電流電圧変換回路100の他の例を示す模式的回路図である。以下、他の例の電流電圧変換回路100aが、第1の実施の形態に係る電流電圧変換回路100と異なる点について主に説明を行う。図2に示すように、電流電圧変換回路100aは、電流電圧変換回路100の出力段40,50の代わりに、出力段40a,50aを含む。すなわち、出力段40a,50aは、出力段40,50のそれぞれにカスコード回路を追加したものである。出力段40a出力段40aは、PNPトランジスタQ41、Q42、Q43、抵抗R41,R42,R43,R44,コンデンサC41を含む。PNPトランジスタQ41のコレクタがPNPトランジスタQ42のエミッタに接続される。PNPトランジスタQ42のコレクタが出力端子OUTに接続される。PNPトランジスタQ41のベースは、入力段のNPNトランジスタQ1のコレクタに接続され、PNPトランジスタQ41のエミッタは、抵抗R41を介して定電源V1ラインに接続される。PNPトランジスタQ42のベースは、PNPトランジスタQ43のコレクタに接続される。また、PNPトランジスタQ43のコレクタと後述するNPNトランジスタQ53のコレクタとの間に抵抗R42が、後述する抵抗R52と直列に介挿される。PNPトランジスタQ43のエミッタは、定電源V1ラインに接続される。PNPトランジスタQ43のベースは、抵抗R43を介して定電源V1ラインに接続される。また、PNPトランジスタQ43のベース-コレクタ間には、抵抗R44が介挿される。コンデンサC41は、PNPトランジスタQ43のコレクタおよび定電源V1ラインの間に介挿される。出力段50a出力段50aは、NPNトランジスタQ51、Q52、Q53、抵抗R51,R52,R53,R54,コンデンサC51を含む。NPNトランジスタQ51のコレクタがNPNトランジスタQ52のエミッタに接続される。NPNトランジスタQ52のコレクタが出力端子OUTに接続される。NPNトランジスタQ51のベースは、入力段のPNPトランジスタQ2のコレクタに接続され、NPNトランジスタQ51のエミッタは、抵抗51を介して定電源V2ラインに接続される。NPNトランジスタQ53のエミッタは、定電源V2ラインに接続される。NPNトランジスタQ53のベースは、抵抗R53を介して定電源V2ラインに接続される。また、NPNトランジスタQ53のベース-コレクタ間には、抵抗R54が介挿される。NPNトランジスタQ52のベースは、NPNトランジスタQ53のコレクタに接続される。コンデンサC51は、NPNトランジスタQ53のコレクタおよび定電源V2ラインの間に介挿される。カスコード回路が追加されることにより、トランジスタQ41,Q42の電力損失を低減することができる。また、ミラー効果が発生しないため、出力段40a、50aの周波数特性を改善することができる。さらに他の例図3は、電流電圧変換回路100のさらに他の例を示す模式的回路図である。図3に示す電流電圧変換回路100bは、図1に示した電流電圧変換回路100の入力段10の代わりに入力段10bを備え、さらに、出力段60bを含む。入力段10b入力段10bは、PNPトランジスタQ1b、NPNトランジスタQ2b、NPNトランジスタQ1、PNPトランジスタQ2およびエミッタ抵抗R2,R3を含む。図1に示すように、PNPトランジスタQ1bのベースとNPNトランジスタQ2bのベースとが入力端子INに接続される。PNPトランジスタQ1bのコレクタとNPNトランジスタQ2bのコレクタとが接続され接地GNDされる。NPNトランジスタQ1のエミッタはエミッタ抵抗R2を介してPNPトランジスタQ1bのエミッタに接続される。PNPトランジスタQ2のエミッタはエミッタ抵抗R3を介してNPNトランジスタQ2bのエミッタに接続される。また、NPNトランジスタQ1のコレクタは、抵抗R4を介して定電源V1ラインに接続され、PNPトランジスタQ2のコレクタは、抵抗R5を介して定電源V2ラインに接続される。出力段60b出力段60bは、出力インピーダンスを下げるための回路である。出力段60bは、NPNトランジスタQ61、Q62、PNPトランジスタQ63、抵抗R61,R62,R63,R64,R65,R66およびコンデンサC61を含む。NPNトランジスタQ62のコレクタは、定電源V1ラインに接続される。NPNトランジスタQ62のベースは、PNPトランジスタQ41のコレクタに接続される。NPNトランジスタQ62のエミッタは、抵抗R65を介して出力端子OUTに接続される。PNPトランジスタQ63のコレクタは、定電源V2ラインに接続される。PNPトランジスタQ63のベースは、NPNトランジスタQ51のコレクタに接続される。PNPトランジスタQ63のエミッタは、抵抗66を介して出力端子OUTに接続される。NPNトランジスタQ61のエミッタは、PNPトランジスタQ63のベースとNPNトランジスタQ51のコレクタとの間に接続される。NPNトランジスタQ61のベース-コレクタ間に抵抗R63が接続され、NPNトランジスタQ61のベース-エミッタ間に抵抗R64が接続される。NPNトランジスタQ62のベースおよびPNPトランジスタQ63のベース間には、コンデンサC61が設けられる。また、PNPトランジスタQ41のコレクタおよびNPNトランジスタQ51のコレクタの間には、抵抗R61、抵抗R62が設けられ、抵抗R61、抵抗R62の間は、接地GNDされる。以上のように、出力インピーダンスが低い出力段60b、すなわち、電圧増幅度は低く、電流増幅度が高い出力段を設けることで、電流電圧変換を効率よく行うことができる。さらに他の例図4に示すように、図1と比較し、電流電圧変換回路100cは、抵抗R101、R102をさらに備える。抵抗R101は一端がトランジスタQ41のコレクタに接続され、他端が接地されている。抵抗R102は一端がトランジスタQ51のコレクタに接続され、他端が接地されている。トランジスタQ41,Q51のコレクタが抵抗R101,R102を介してそれぞれ接地されることにより、出力段40,50のゲインが、出力抵抗部30の抵抗R31により変動することを防止できる。以下、R101を例に説明するがR102も同様である。抵抗R41は、トランジスタQ41のエミッタ抵抗である。トランジスタQ41のコレクタ抵抗は、抵抗R101と、トランジスタQ41のコレクタ内部抵抗と、抵抗R31との合成抵抗により表わされる。トランジスタQ41の出力アドミッタンスをhoeとした場合、コレクタ内部抵抗は、1/hoeで表わされる。抵抗R101の抵抗値がトランジスタQ41のコレクタ内部抵抗および抵抗R31より非常に小さい場合、コレクタ抵抗において、抵抗R101の寄与が支配的なり、抵抗R31の寄与が低下する。抵抗R101が接続されていない場合、抵抗R31がコレクタ内部抵抗よりも小さく、抵抗R31が、トランジスタQ41のコレクタ抵抗において支配的となる。つまり、抵抗R31の抵抗値によって、ゲインが変動する。しかし、抵抗R101が設けられることにより、抵抗R31のゲインに与える影響を抑制することができる。また、電流電圧変換回路100,100a,100cにおいては、バイアス回路20がNPNトランジスタQ1のベースとPNPトランジスタQ2のベースとの間に接続されているので、バイアス回路20がプルアップされた状態フローティング状態とも呼ばれるとなり、バイアス回路20を複数設ける必要がなく、電流電圧変換回路100,100a,100bの回路構成を簡素化することができる。また、本発明にかかる電流電圧変換回路100,100aは、バイアス回路20において温度補償をすることができるので、トランジスタの熱暴走を防止し、電流電圧変換回路100,100aの温度安定度を高めることができる。また、NPNトランジスタQ1とPNPトランジスタQ2とを熱結合させることにより、より電流電圧変換回路100,100aの温度安定度を高めることができる。また、抵抗R2および抵抗R4の比、抵抗R3および抵抗R5の比により電流電圧変換回路100,100a,100bにおける増幅量が決定される。その結果、抵抗R2、R3、R4、R5は、固定抵抗であるので、電流電圧変換回路100,100a,100bの増幅の線形性を向上させることができる。さらに、本実施の形態に係る電流電圧変換回路100,100aにおいては、抵抗R2および抵抗R3よりも出力抵抗R31/アンプゲインが小さくなるように設計することで、入力段10にさらなるトランジスタを追加し、エミッタフォロアを構成する必要がない。その結果、部品点数を削減することができ、回路構成の簡素化を実現することができる。なお、上記の実施の形態においては、補償回路を設けていないが、これに限定されず、例えば、出力抵抗R31に位相補償回路を設けてもよい。さらに、上記の実施の形態においては、電流電圧変換回路100,100aにおいては、バイポーラトランジスタを用いた場合について説明したが、これに限定されず、MOSFETまたはJFETで実現してもよい。本実施の形態においては、NPNトランジスタQ1が第1トランジスタに相当し、PNPトランジスタQ2が第2トランジスタに相当し、PNPトランジスタQ41およびNPNトランジスタQ51が出力段トランジスタに相当し、NPNトランジスタQ1のエミッタが第1トランジスタの第1端子に相当し、PNPトランジスタQ2がエミッタ第2トランジスタの第1端子に相当し、NPNトランジスタQ1のコレクタが第1トランジスタの第2端子に相当し、NPNトランジスタQ1のベースが第1トランジスタの制御端子に相当し、PNPトランジスタQ2のベースが第2トランジスタの制御端子に相当し、抵抗R2が第1抵抗に相当し、抵抗R3が第2抵抗に相当し、抵抗R4が第3抵抗に相当し、抵抗R5が第4抵抗に相当する。本発明の好ましい一実施の形態は上記の通りであるが、本発明はそれだけに制限されない。本発明の精神と範囲から逸脱することのない様々な実施形態が他になされることは理解されよう。さらに、本実施形態において、本発明の構成による作用および効果を述べているが、これら作用および効果は、一例であり、本発明を限定するものではない。"