第1面に半導体素子とバイパスコンデンサが実装され、第2面に第1電源配線とGNDパターンが形成されたプリント配線基板であって、前記半導体素子は、電源ピンとGNDピンを有し、前記プリント配線基板は、さらに、第1面に第1GND配線及び第2GND配線、並びに、第1スルーホール、第2スルーホール及び第3スルーホールを有しており、前記バイパスコンデンサの第1端子は、前記電源ピンと、前記第1スルーホールを介して前記第1電源配線とに接続され、前記バイパスコンデンサの第2端子は、前記第2スルーホールに接続され、前記半導体素子の前記GNDピンは、第1面上の前記第1GND配線から前記第3スルーホールを介して前記GNDパターンに接続されており、前記第2スルーホールを前記第1電源配線と前記半導体素子の間に形成することにより、前記GNDピンと前記第2スルーホールとの間に流れる電流が前記第1電源配線と交差しないように形成したことを特徴とするプリント配線基板。前記半導体素子と前記バイパスコンデンサとの間に形成される電流ループに重ならないように前記第1電源配線が配置されていることを特徴とする請求項1に記載のプリント配線基板。前記半導体素子と前記バイパスコンデンサとの間に形成される電流ループが最小となる位置に、前記バイパスコンデンサ、前記第2スルーホール、および前記第3スルーホールが配置されることを特徴とする請求項1に記載のプリント配線基板。前記第2スルーホールおよび前記第3スルーホールは、前記バイパスコンデンサの第1端子と前記電源ピンとを接続する第2電源配線と略平行になるように配置されていることを特徴とする請求項1に記載のプリント配線基板。しかしながら、特許文献1や特許文献2に開示されている従来のプリント配線基板は下記のような問題があった。特許文献1は電源系の高周波電流のループを小さくするため、ICの裏側にバイパスコンデンサを実装する構造となっており、基板の表面と裏面にICとバイパスコンデンサを分けて実装する作業の複雑化と、プリント配線基板の厚さが増加する問題があった。特許文献2は、プリント配線基板201として、電源層とグランド層を異なる層構造として多層配線基板を用いることにより、上記の構成を達成するものであり、したがって基板の構造が複雑になるという問題があった。したがって、本発明は上記の問題に鑑みてなされたものであり、構造が複雑な多層配線基板を用いずに、ICとバイパスコンデンサを配線基板の同一面上に実装できるとともに、電磁雑音を低減できるプリント配線基板を実現することである。第1面に半導体素子とバイパスコンデンサが実装され、第2面に第1電源配線とGNDパターンが形成されたプリント配線基板であって、半導体素子は、電源ピンとGNDピンを有し、プリント配線基板は、さらに、第1面に第1GND配線及び第2GND配線、並びに、第1スルーホール、第2スルーホール及び第3スルーホールを有しており、バイパスコンデンサの第1端子は、電源ピンと、第1スルーホールを介して第1電源配線とに接続され、バイパスコンデンサの第2端子は、第2スルーホールに接続され、半導体素子のGNDピンは、第1面上の第1GND配線から第3スルーホールを介してGNDパターンに接続されており、第2スルーホールを第1電源配線と半導体素子の間に形成することにより、GNDピンと第2スルーホールとの間に流れる電流が第1電源配線と交差しないように形成したことを特徴とする。本発明によれば、構造が複雑な多層配線基板を用いずに、ICとバイパスコンデンサを配線基板の同一面上に実装できるとともに、電磁雑音を低減できるプリント配線基板を実現することができる。以下、図1から図3を参照して本発明の実施例を詳細に説明する。図1は、本発明の一実施形態のプリント配線基板であり、aは表面側を示す平面図であり、bは裏面側を示す透視平面図であり、cは表面側と裏面側を重ねて示した透視平面図である。すなわち、本発明のプリント配線基板は、絶縁基部の表面と裏面にそれぞれパターンが形成され、多層プリント配線基板よりも構造が簡単な2層プリント配線基板を用いている。プリント配線基板の第1面とする表面側は、図1aのように、半導体素子1とバイパスコンデンサ2が実装される実装領域3が設けられており、第2面とする裏面側は、図1bのように、第2面の多くの面積を占めるGNDパターン4と、GNDパターン4と絶縁分離されて第1電源配線5が形成されている。また、実装領域3の周囲は外部からの放射ノイズの混入を防止するため導電性のGNDパターン6で覆われている。半導体素子1は、周囲に給電用の電源ピン11とGNDピン12を含む複数の接続ピンを有しており、電源ピン11が第2電源配線13に接続され、GNDピン12が第1GND配線14に接続されている。バイパスコンデンサ2は、半導体素子1の電源ピン11の近傍に配置され、バイパスコンデンサ2の第1端子21が電源ピン11と第2電源配線13で接続され、バイパスコンデンサ2の第2端子22が第2GND配線15に接続されている。さらに、プリント配線基板の第1面と第2面は、図1cのように、第1面の第2電源配線13と第2面の第1電源配線5が、バイパスコンデンサ2の第1端子21の近傍に配置された第1スルーホール31を介して接続されている。また、第1面の第2GND配線15と第2面のGNDパターン4が、基板面内の第1電源配線5と半導体素子1の間に配置された第2スルーホール32を介して接続され、第1面の第1GND配線14と第2面のGNDパターン4が、第2スルーホール32とGNDピン12の間に配置された第3スルーホール33を介して接続されている。上記の構成において、第2スルーホール32が基板面内の第1電源配線5と半導体素子1の間に配置されることにより、GNDピン12と第2スルーホール32の間に流れるGND電流41の経路が第1電源配線5と交差することなく略直線上に形成されるため、半導体素子1とバイパスコンデンサ2間の電流ループが小さくなり、半導体素子1の給電系から発生する電磁雑音を低減することができる。また、第1スルーホール31、第2スルーホール32、第3スルーホール33は、上記の範囲内で配置を調整することが可能である。例えば、半導体素子1のGNDピン12とバイパスコンデンサ2の第2端子22との間に流れるGND電流41の経路と、半導体素子1の電源ピン11とバイパスコンデンサ2の第1端子21との間に流れる電源電流42の経路とが略平行となるように、第1スルーホール31、第2スルーホール32、第3スルーホール33を配置することにより、GND電流41と電源電流42との未結合電流が減少し、給電系インピーダンスを低減させることができる。図2は、本発明のプリント配線基板を近傍磁界解析した結果であり、図1と同じ部分を示す個所には同じ符号を付記しており、図中で白く見える部分が磁界成分の強い部分を示している。図2aは基板の表面側を示し、図2bは基板の裏面側を示している。本発明のプリント配線基板は、図2aに示すように、電源ピン11とバイパスコンデンサ2との間に流れる電源電流42と、図2bに示すように、グランドパターン4に設けられた第2スルーホール32と第3スルーホール33との間に流れるGND電流41が、第1電源配線5を迂回せずに最短経路で流れることが判る。図3aから図3cは、実施例2のプリント配線基板の表面側と裏面側を重ねて示した透視平面図である。実施例2のプリント配線基板は、第1スルーホール31、第2スルーホール32、第3スルーホール33、バイパスコンデンサ2の配置を変更したものであり、他の構成については実施例1と同じであるため詳細な説明は省略する。図3aは、第1スルーホール31を第1電源配線5の外側に配置した構成である。図3aの構成は、第1電源配線5が半導体素子1とバイパスコンデンサ2の間の電流ループに重なるためノイズ抑制の効果は下がるが、第1スルーホール31と第2スルーホール32の間に第1電源配線5を収めることができるので、裏面側の回路面積を小さくまとめることができる。図3bは、バイパスコンデンサ2の短手方向の両側に第1スルーホール31と第2スルーホール32を配置した構成である。図3bの構成は、バイパスコンデンサ2と第2スルーホール32を半導体素子1に近づけて配置できるため、半導体素子1とバイパスコンデンサ2の間の電流ループを小さくすることができる。また、表面側の実装領域3を小さくすることができるので、プリント配線基板を小型化することができる。図3cは、バイパスコンデンサ2の長手方向の両側に第1スルーホール31と第2スルーホール32を配置した構成である。図3cの構成は、第1電源配線5を半導体素子1に近づけて配置できるため、裏面側の回路面積や表面側の実装領域3を小さくすることができ、プリント配線基板をさらに小型化することができる。なお、実施例1や実施例2の他の構成として、半導体素子1のGNDピン12の位置が電源ピン11と同じ辺部や、別の上辺部、下辺部に設けられている場合であっても、第3スルーホール33が第2スルーホール32とGNDピン12との間の面内位置に配置されることにより、半導体素子1のGNDピン12とバイパスコンデンサ2の第2端子22との間に流れるGND電流41の経路が、第1電源配線5を迂回することなく最短経路となり、半導体素子1とバイパスコンデンサ2の間の電流ループを最小とすることができ、放射ノイズを抑えることができる。また、本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、実施形態に開示された技術的手段を組合わせて得られる実施形態についても本発明の技術的範囲に含まれる。例えば、各実施例において、半導体素子1に対してバイパスコンデンサ2を1個実装する例を示したが、半導体素子1が複数の電源ピン11を有するときは、各電源ピン11のそれぞれにバイパスコンデンサ2を配置して本発明を適用することが可能である。