それぞれ複数の絶縁膜及び電極膜が交互に積層された積層体と、前記積層体を貫く半導体ピラーと、前記電極膜と前記半導体ピラーとの間に設けられた電荷蓄積層と、前記電荷蓄積層と前記半導体ピラーとの間に設けられたトンネル層と、前記積層体の積層方向に対して直交する一の方向において、前記半導体ピラー同士の間に設けられた前記電極膜を分離する分離溝と、前記分離溝の内部に設けられた加熱部と、を備えたことを特徴とする半導体記憶装置。前記加熱部は、前記トンネル層を加熱することでトラップされていた電子をデトラップ可能であること、を特徴とする請求項1記載の半導体記憶装置。前記加熱部は、ジュール熱を発生することを特徴とする請求項1または2に記載の半導体記憶装置。前記半導体ピラーの前記積層方向に沿って形成されたメモリストリングを複数有したブロックを複数備え、前記加熱部は、少なくとも1つのメモリストリングを含む領域毎に加熱を行うことを特徴とする請求項1~3のいずれか1つに記載の半導体記憶装置。前記ブロック同士の間に熱の伝導を抑制する層が設けられたことを特徴とする請求項4記載の半導体記憶装置。前記電子をデトラップさせる対象となる領域に書き込まれていたデータを、前記領域以外の領域に移し換え、前記データの移し換えの後に、前記加熱部は、前記加熱を行うことを特徴とする請求項1~5のいずれか1つに記載の半導体記憶装置。本発明が解決しようとする課題は、データ保持特性に対する信頼性を回復させることができる半導体記憶装置を提供することである。実施形態に係る半導体記憶装置は、それぞれ複数の絶縁膜及び電極膜が交互に積層された積層体と、前記積層体を貫く半導体ピラーと、前記電極膜と前記半導体ピラーとの間に設けられた電荷蓄積層と、前記電荷蓄積層と前記半導体ピラーとの間に設けられたトンネル層と、前記積層体の積層方向に対して直交する一の方向において、前記半導体ピラー同士の間に設けられた前記電極膜を分離する分離溝と、前記分離溝の内部に設けられた加熱部と、を備えている。以下、図面を参照しつつ、実施の形態について例示をする。なお、各図面中、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。また、各図中におけるX方向、Y方向、Z方向は互いに直交する方向を表し、X方向及びY方向は基板11の主面に平行な方向、Z方向は基板11の主面に直交する方向積層方向としている。第1の実施形態半導体記憶装置1には、データを記憶するメモリセルが形成されたメモリ領域と、メモリ領域のメモリセルを駆動する周辺回路が形成された周辺回路領域とが設けられる。この場合、周辺回路領域については既知の技術を適用することができるので周辺回路領域についての例示は省略し、ここではメモリ領域についての例示をする。図1は、第1の実施形態に係る半導体記憶装置を例示する模式断面図である。図2は、半導体記憶装置を例示する模式斜視図である。なお、図2においては、煩雑となるのを避けるために、導電部分のみを図示し、絶縁部分は図示を省略している。図1、図2に示すように、半導体記憶装置1のメモリ領域には基板11が設けられている。基板11は、例えば、単結晶のシリコンを用いて形成されたものとすることができる。基板11上には絶縁膜10が形成されている。また、絶縁膜10の上には導電膜、例えば、ポリシリコン膜12が形成されており、これがバックゲート電極BGとなっている。バックゲート電極BG上には、それぞれ複数の電極膜14と絶縁膜15とが交互に積層されている。そして、それぞれ複数の電極膜14及び絶縁膜15により、積層体MLが構成されている。電極膜14は、例えば、ポリシリコンを用いて形成されたものとすることができる。電極膜14は、Y方向に沿って分離され、X方向に延びる複数本の制御ゲート電極CGとなっている。Z方向から見て、各層の電極膜14は同じパターンでパターニングされている。そのため、制御ゲート電極CGは、X方向から見てマトリクス状に配列されている。なお、図1においては、下からn番目nは自然数の制御ゲート電極CGを、制御ゲート電極CGnと表記している。一方、絶縁膜15は、例えば、シリコン酸化物を用いて形成され、電極膜14同士を絶縁する層間絶縁膜として機能する。積層体ML上には、導電膜17が設けられている。導電膜17は、例えば、ポリシリコンを用いて形成されたものとすることができる。導電膜17は、Y方向に沿って分離され、X方向に延びる複数本の選択ゲート電極SGとなっている。選択ゲート電極SGは、各制御ゲート電極CG5の直上域に設けられている。また、導電膜17の上方には絶縁膜19が設けられている。絶縁膜19は、例えば、シリコン酸化物を用いて形成されたものとすることができる。そして、積層体MLを貫くように、積層方向Z方向に延びる複数本の貫通ホール21が形成されている。貫通ホール21は、各層の制御ゲート電極CGを貫き、下端はバックゲート電極BGに到達している。また、貫通ホール21はX方向及びY方向に沿ってマトリクス状に配列されている。そして、制御ゲート電極CGがX方向に延びているため、X方向に配列された貫通ホール21は、同一の制御ゲート電極CGを貫いている。また、バックゲート電極BGの上層には、連通孔22が形成されている。Y方向において隣り合う2本の貫通ホール21と、それらを相互に連通させる連通孔22とにより、1つの連続したU字孔23が形成されている。積層体ML内には、複数本のU字孔23が形成されている。貫通ホール21、連通孔22の内面上には、ブロック層25が設けられている。ブロック層25は、半導体記憶装置1の駆動電圧の範囲内で電圧が印加されても実質的に電流を流さない層であり、例えば、シリコン酸化物を用いて形成されたものとすることができる。ブロック層25の内側には電荷蓄積層26が設けられている。電荷蓄積層26は、電荷を蓄積する能力がある層であり、例えば、電子のトラップサイトを含む層とすることができる。電荷蓄積層26は、例えば、シリコン窒化物を用いて形成されたものとすることができる。電荷蓄積層26の内側にはトンネル層27が設けられている。トンネル層27は、通常は絶縁性であるが、半導体記憶装置1の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す。トンネル層27は、例えば、シリコン酸化物を用いて形成されたものとすることができる。また、トンネル層27の内側には半導体ピラー31、接続部材32が設けられている。すなわち、積層体MLを貫く半導体ピラー31が設けられている。半導体ピラー31は、貫通ホール21内をZ方向に延びる中空の柱状筒状を呈しており、例えば、半導体ピラー31の形状を円筒状とすることができる。接続部材32は、連通孔22内をY方向に延びる中空の柱状を呈しており、例えば、接続部材32の形状を筒状とすることができる。そして、Y方向において隣り合う2本の半導体ピラー31は、接続部材32によって相互に接続されている。2本の半導体ピラー31と接続部材32とは切れ目無く連続的に形成されている。半導体ピラー31、接続部材32は、例えば、ポリシリコンを用いて形成されたものとすることができる。半導体ピラー31の上端部には、砒素がイオン注入されたソース/ドレイン領域部34が設けられている。接続部材32によって相互に接続された2本の半導体ピラー31のうちの一方はソース/ドレイン領域部34を介してソース線に接続され、他方はソース/ドレイン領域部34を介してビット線BLに接続されている。このような構成により、制御ゲート電極CGと半導体ピラー31との間に電荷蓄積層26が配置され、制御ゲート電極CGと半導体ピラー31との交差部分毎にメモリセル24が構成される。すなわち、半導体ピラー31と接続部材32とにより形成されたU字状のピラーに沿って、ビット線BLとソース線SLとの間に接続されたメモリストリング61が構成される。そして、半導体ピラー31の積層方向に沿って形成されたメモリストリング61を複数有したブロックが複数設けられている図2などを参照。そして、データの消去をブロック単位で行うことができるようにすることができる。Y方向積層体MLの積層方向に対して直交する一の方向の一例に相当するにおいて、半導体ピラー31同士の間には、制御ゲート電極CGを分離する分離溝33が設けられている。分離溝33の内部は、シリコン酸化物などの絶縁物が埋め込まれている。分離溝33の上端の開口は、絶縁膜19により塞がれている。なお、絶縁膜19の上方にはソース線SL、ビット線BLや、図示しないビア、コンタクト、引出配線、上層配線などが設けられるが、これらには既知の技術を適用することができるので詳細な説明は省略する。ここで、半導体記憶装置1においては、データを書き込む際に半導体ピラー31からトンネル層27を介して電荷蓄積層26に電子を注入するようにしている。そして、データを消去する際には、半導体ピラー31と制御ゲート電極CGとの間に電位差を生じさせホールを電荷蓄積層26に注入することで、電荷蓄積層26内の電子を対消滅させるようにしている。この様な書き込み消去動作を繰返し行なうと、トンネル層27中に電子がトラップされ、トラップされた電子がデトラップされることでデータ保持特性に対する信頼性が損なわれる場合がある。本発明者らの得た知見によれば、電子がトラップされる部分を所定の温度にまで加熱するようにすれば、トンネル層27中にトラップされていた電子をデトラップさせることができる。また、トンネル層27中にトラップされていた電子を加熱によりデトラップさせることで、データ保持特性に対する信頼性を回復させることができることも確認できた。そこで、半導体記憶装置1においては、電子がトラップされる部分を加熱する加熱部35を備えるようにしている。次に、加熱部35についてさらに例示する。加熱部35は、例えば、トンネル層27を加熱することでトラップされていた電子をデトラップさせるものとすることができる。図1に示すように、加熱部35は、分離溝33の内部に設けられ、周囲が絶縁物により覆われている。加熱部35は、例えば、板状を呈し、ジュール熱を発生可能なものとすることができる。ジュール熱を発生可能な加熱部35とする場合には、導電体を用いて形成された加熱部35とすることができる。例えば、加熱部35は、TiNや金属などを用いて形成されたものとすることができる。加熱部35をTiNや金属などを用いて形成した場合には、熱伝導率が高いため熱散逸速度を速くすることができる。そのため、半導体記憶装置1内に熱がこもることを抑制することができる。また、加熱部35を分離溝33の内部に設けるようにすれば、半導体記憶装置1全体のみならず、対象となるメモリストリング毎、複数のメモリストリング毎、ブロック毎、複数のブロック毎に加熱を行うことができる。すなわち、加熱部35は、少なくとも1つのメモリストリングを含む領域毎に加熱を行うことができる。そのため、少なくとも1つのメモリストリングを含む領域毎に電子をデトラップさせることができる。この場合、ブロック同士の間に熱の伝導を抑制する層例えば、熱伝導率の低い材料を用いて形成された層を設けるようにすれば、隣接するブロック間における熱の伝導を抑制することができるので、所望のブロックに限定した電子のデトラップを行なうことができる。また、加熱部35を分離溝33の内部に設けるようにすれば、電子がトラップされる部分の近傍に加熱部35が設けられることになるので、電子のデトラップを効率よく行うことができる。この場合、電子はメモリセル24の近傍に多くトラップされている。そのため、制御ゲート電極CGの熱伝導率が比較的高い場合には、制御ゲート電極CGを介して電子が多くトラップされている部分を局所的に加熱することができるようになる。ここで、電子をデトラップさせる手順を例示する。電子のデトラップは、書き込み消去動作が所定の回数行われた場合に行うようにすることができる。加熱により電子をデトラップさせる場合には、デトラップの対象となる領域に書き込まれていたデータも消去されることになる。そのため、まず、電子のデトラップを行う前に書き込まれていたデータを移し換える。例えば、電子をデトラップさせる対象となる領域例えば、メモリストリングやブロックに書き込まれていたデータを、電子をデトラップさせる対象外の領域に移し換えるようにすることができる。なお、外部に設けられた記憶装置に書き込まれていたデータを移し換えるようにすることもできる。次に、加熱部35を作用させて対象となる領域を加熱する。例えば、加熱部35に電流を流すことでジュール熱を発生させ、対象となる領域を加熱するようにすることができる。加熱によるデトラップが終了した後に、移し換えたデータを元の領域に戻す。この様なデータの移し換えを行うことでデータの消失を防止することができる。半導体記憶装置1全体においてデトラップを行う場合には、外部に設けられた記憶装置に書き込まれていたデータを移し換え、デトラップ後に移し換えたデータを半導体記憶装置1に戻すようにすればよい。なお、電子をデトラップさせる手順は、例えば、周辺回路領域に設けられた図示しない制御部などにより実行されるようにすることができる。図3は、加熱部の配線を例示するための模式図である。図3aは加熱部の配線をブロック毎に行う場合を例示する模式図、図3bは模式部分拡大図である。なお、図3aにおいては、煩雑となるのを避けるため加熱部35の配線の引き出し部のみを例示することにする。図3aに示すように、半導体記憶装置1には、複数のメモリストリングを備えたブロック100が複数設けられている。図3bに示すように、加熱部35は、制御ゲート電極CG同士の間に設けられた分離溝33の内部に設けられる。ここで、分離溝33の内部に設けられた加熱部35を周辺回路領域などに設けられた電源や制御部などと接続するための配線の引き出し部が必要となる。本実施の形態においては、ブロック100毎に配線の引き出し部103a、103bを設けるようにしている。例えば、図3aに示すように、配線の引き出し部103a、103bとしてブロック100同士の間にコンタクト101a、101bを設け、コンタクト101a、101bを介してブロック100内に設けられた加熱部35と、外部配線102a、102bとを接続するようにすることができる。この場合、隣接するブロック100間において引き出し部103a、103bの共用化を図ることもできる。図4は、他の実施形態に係る加熱部の配線を例示するための模式図である。図4に示すように、複数のメモリストリングを備えたブロック100がマトリクス状に設けられる場合がある。この様な場合、ブロック100の内部に設けられた分離溝33のみならずブロック100の周辺にも分離溝33aが設けられ、ブロック100の周辺に設けられた分離溝33aの内部にも加熱部が設けられる。この場合、ブロック100の内部の配線長よりもブロック100の外部の配線長の方が長さが短くなるので抵抗が低くなる。そのため、ブロック100の内部と外部との間の温度差が大きくなるおそれがある。この様な場合には、シミュレーションなどを行いブロック100の内部と外部との間の温度差が小さくなる様な位置にコンタクト101a、101bを設けるようにすればよい。図5も、他の実施形態に係る加熱部の配線を例示するための模式図である。後述するように加熱部は既知の成膜法を用いて形成することができるが、前述したようにブロック100の周辺にも加熱部が形成されることにもなる。そのため、本実施の形態においては、ブロック100の周辺に設けられた分離溝33aの内部に加熱部が設けられないようにしている。この場合、例えば、ブロック100の周辺に設けられた分離溝33aの幅寸法を小さくすることで、分離溝33aの内部に加熱部が設けられないようにすることができる。分離溝33aの幅寸法を小さくすれば、分離溝33aの内部にはシリコン酸化物などの絶縁物のみが埋め込まれることになる。そのため、コンタクト101a、101bを介して加熱部に電流を流す際にブロック100の周辺側に流れる回り込み電流をなくすことができる。第2の実施形態図6は、第2の実施形態に係る半導体記憶装置を例示する模式断面図である。図6に示すように、半導体記憶装置1aのメモリ領域には基板11が設けられている。基板11上には絶縁膜10a、バックゲート電極BGが積層されている。バックゲート電極BG上には、それぞれ複数の電極膜14と絶縁膜15とが交互に積層されている。電極膜14は、Y方向に沿って分離され、X方向に延びる複数本の制御ゲート電極CGとなっている。最上層の絶縁膜15上には、導電膜17が設けられている。導電膜17は、Y方向に沿って分離され、X方向に延びる複数本の選択ゲート電極SGとなっている。導電膜17の上方には絶縁膜19が設けられている。また、Y方向において隣り合う2本の貫通ホール21と、それらを相互に連通させる連通孔22とにより、1つの連続したU字孔23が形成されている。貫通ホール21、U字孔23の内面上には、ブロック層25、電荷蓄積層26、トンネル層27が設けられている。トンネル層27の内側には半導体ピラー31、接続部材32が設けられている。半導体ピラー31の上端部には、ソース/ドレイン領域部34が設けられている。2本の半導体ピラー31のうちの一方はソース/ドレイン領域部34を介して図示しないソース線に接続され、他方はソース/ドレイン領域部34を介して図示しないビット線に接続されている。Y方向において、半導体ピラー31同士の間には、制御ゲート電極CGを分離する分離溝33が設けられている。分離溝33の内部は、シリコン酸化物などの絶縁物が埋め込まれている。分離溝33の上端の開口は、絶縁膜19により塞がれている。なお、絶縁膜19の上方には図示しないソース線、ビット線、ビア、コンタクト、引出配線、上層配線などが設けられるが、これらには既知の技術を適用することができるので詳細な説明は省略する。本実施の形態においては、絶縁膜10aの内部に加熱部35aを設けるようにしている。絶縁膜10aは、例えば、シリコン酸化物を用いて形成されるものとすることができる。加熱部35aは、例えば、板状を呈し、ジュール熱を発生可能なものとすることができる。ジュール熱を発生可能な加熱部35aとする場合には、導電体を用いて形成された加熱部35aとすることができる。例えば、加熱部35aは、TiNや金属などを用いて形成されたものとすることができる。加熱部35aをTiNや金属などを用いて形成した場合には、熱伝導率が高いため熱散逸速度を速くすることができる。そのため、半導体記憶装置1a内に熱がこもることを抑制することができる。また、加熱部35aを絶縁膜10aの内部に設けるようにすれば、半導体記憶装置1a全体のみならず、対象となるブロック毎に電子をデトラップさせることができる。また、加熱部35aの形状や大きさを比較的自由に設定することができるので、加熱を行う領域の設定に関する自由度を増大させることができる。また、加熱部35aの配線も容易となる。なお、第1の実施形態、第2の実施形態において例示をした加熱部35、35aは電流を流すことでジュール熱を発生させるものであるが、これに限定されるわけではない。例えば、ジュール熱を発生させる発熱部を設け、発生させた熱を伝熱部を介してメモリセル24の近傍に設けられた加熱部35、35aに伝えるようにすることもできる。第3の実施形態次に、第3の実施形態に係る半導体記憶装置の製造方法について例示する。以下に例示をする半導体記憶装置の製造方法は、前述した半導体記憶装置1を製造する場合を例示するものである。図7は、第3の実施形態に係る半導体記憶装置の製造方法を例示する模式工程断面図である。図7aは模式工程断面図、図7bは図7aに続く模式工程断面図である。図8は、図7に続く模式工程断面図である。図8aは図7bに続く模式工程断面図、図8bは図8aに続く模式工程断面図である。図9は、図8に続く模式工程断面図である。図9aは図8bに続く模式工程断面図、図9bは図9aに続く模式工程断面図である。まず、基板11上の図示しない周辺回路領域に周辺回路を形成する。次に、図7aに示すように、基板11上のメモリ領域に絶縁層10、バックゲート電極BGとなるポリシリコン膜12を形成する。絶縁層10は、例えば、シリコン酸化膜を用いて形成するものとすることができる。この場合、絶縁層10、バックゲート電極BGは既知の成膜法、リソグラフィ法、反応性イオンエッチング法を用いて形成するものとすることができる。そして、既知のリソグラフィ法及び反応性イオンエッチング法を用いて、隣接する半導体ピラー31を接続するための連通孔22をバックゲート電極BG中に形成する。続いて、連通孔22内に犠牲膜となるシリコン窒化膜51を成膜し、表面を平坦化することで埋め込みを行う。その後、スパッタ法などを用いて、ポリシリコン膜12上に絶縁膜15となるシリコン酸化膜55、電極膜14となるポリシリコン膜54を交互に形成する。次に、図7bに示すように、CVDChemicalVaporDeposition法を用いて全面に図示しないカーボン膜を形成し、既知のリソグラフィ法及び反応性イオンエッチング法を用いて積層体の積層方向に延びる分離溝33を形成する。分離溝33は、Y方向において電極膜14を分離する。電極膜14は、Y方向に沿って分離され、X方向に延びる複数本の制御ゲート電極CGとなる。次に、図8aに示すように、既知の成膜法を用いて分離溝33の側壁にシリコン酸化膜などの絶縁膜56を形成する。その後、加熱部35となる窒化チタン膜57を成膜する。そして、積層体の上面に形成された窒化チタン膜57をドライエッチング法、CMPChemicalMechanicalPolishing法などを用いて除去することで、分離溝33の内部に加熱部35が形成される。また、ドライエッチング法を用いたエッチバックにより窒化チタン膜57が窪んだ領域には再度絶縁膜56を成膜して平坦化させる。次に、図8bに示すように、導電膜17となるポリシリコン膜58を形成する。そして、既知のリソグラフィ法及び反応性イオンエッチング法を用いてポリシリコン膜58を成形し、選択ゲート電極SGである導電膜17を形成する。その後、導電膜17上にシリコン酸化物などを用いた絶縁膜19を形成し、表面を平坦化する。次に、図9aに示すように、CVD法を用いて全面に図示しないカーボン膜を形成し、既知のリソグラフィ法及び反応性イオンエッチング法を用いて積層体の積層方向に延びる複数の貫通ホール21を形成する。貫通ホール21は、連通孔22に連通するように形成される。その後、貫通ホール21を介して、連通孔22に埋め込まれたシリコン窒化膜51を選択的に除去する。シリコン窒化膜51の除去は、例えば、熱リン酸法などを用いて行うようにすることができる。そして、カーボン膜を除去してメモリセル24の鋳型となるU字型貫通孔を形成する。次に、図9bに示すように、貫通ホール21、連通孔22の内面側から順にブロック層25、電荷蓄積層26、トンネル層27を形成する。これらの膜は、例えば、ALD法及びLPCVD法を用いて形成するようにすることができる。その後さらにアモルファスシリコンを埋め込み、半導体ピラー31、接続部材32を形成する。その後、ソース/ドレイン領域部34を形成する。まず、反応性イオンエッチング法を用いて、貫通ホール21の上端部に形成された膜を後退させる。その後、後退させた部分に多結晶シリコンを埋め込む。続いて、既知のリソグラフィ法及びイオン注入法を用いて埋め込まれた多結晶シリコンに砒素をイオン注入してソース/ドレイン領域部34を形成する。次に、絶縁膜19の上方に図示しないソース線、ビット線、ビア、コンタクト、引出配線、上層配線などを適宜形成する。また、前述した加熱部35の配線の引き出し部103a、103bなどを形成するようにすることができる。以上のようにすれば、半導体記憶装置1を製造することができる。なお、半導体記憶装置1aの製造方法においては、基板11上に設けられた絶縁膜10aの内部に加熱部35aを形成するようにすればよい。加熱部35aは、既知の成膜法、リソグラフィ法、反応性イオンエッチング法などを用いて形成することができるので、半導体記憶装置1aの製造方法に関する詳細な説明は省略する。以上に例示をした実施形態によれば、データ保持特性に対する信頼性を回復させることができる半導体記憶装置、半導体記憶装置の製造方法を実現することができる。以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。