"不揮発性メモリと、前記不揮発性メモリに対するデータ書き込み時、書き込み電圧が印加される書き込み制御線と、前記書き込み制御線に接続された第1ノードと、第1スイッチ回路を介して前記第1ノードに接続された外部端子と、スイッチ回路を介さずに前記外部端子に接続された第1ESD保護回路と、動作モードに応じて前記第1スイッチ回路をON/OFF制御する制御回路とを備え、前記動作モードは、前記外部端子を用いて前記不揮発性メモリの特性テストを行うテストモードと、前記外部端子を使用しないユーザモードとを含み、前記テストモードにおいて、前記制御回路は、前記第1スイッチ回路をONし、前記ユーザモードにおいて、前記制御回路は、前記第1スイッチ回路をOFFする半導体集積回路。請求項1に記載の半導体集積回路であって、前記第1ESD保護回路のリミット電圧は、前記書き込み電圧以上である半導体集積回路。請求項1又は2に記載の半導体集積回路であって、第2スイッチ回路を介して前記第1ノードに接続された第2ESD保護回路を更に備え、前記第1スイッチ回路及び前記第2スイッチ回路の各々は、電源投入前に前記外部端子にサージ電圧が印加された場合にONするように構成されている半導体集積回路。請求項3に記載の半導体集積回路であって、前記第2ESD保護回路のリミット電圧は、前記書き込み電圧よりも低い半導体集積回路。請求項3又は4に記載の半導体集積回路であって、前記テストモード及び前記ユーザモードにおいて、前記制御回路は、前記第2スイッチ回路をOFFする半導体集積回路。請求項1乃至5のいずれか一項に記載の半導体集積回路であって、前記書き込み電圧を生成する内部昇圧回路を更に備え、前記内部昇圧回路の出力端子は、前記第1ノードに接続されており、前記書き込み制御線は、第3スイッチ回路を介して前記第1ノードに接続されており、前記ユーザモードにおいて、前記内部昇圧回路は動作し、前記制御回路は、前記第3スイッチ回路をONする半導体集積回路。請求項6に記載の半導体集積回路であって、前記テストモードは、前記外部端子を通して前記内部昇圧回路の出力電圧をモニタする第1テストモードを含み、前記第1テストモードにおいて、前記内部昇圧回路は動作し、前記制御回路は、前記第3スイッチ回路をOFFする半導体集積回路。請求項6又は7に記載の半導体集積回路であって、前記テストモードは、前記外部端子から前記書き込み制御線を通して前記不揮発性メモリに前記書き込み電圧を供給する第2テストモードを含み、前記第2テストモードにおいて、前記制御回路は、前記第3スイッチ回路をONする半導体集積回路。請求項6乃至8のいずれか一項に記載の半導体集積回路であって、前記第3スイッチ回路は、電源投入前に前記外部端子にサージ電圧が印加された場合にONするように構成されている半導体集積回路。不揮発性メモリと、前記不揮発性メモリに対するデータ書き込み時、書き込み電圧が印加される書き込み制御線と、前記書き込み制御線に接続された第1ノードと、第1スイッチ回路を介して前記第1ノードに接続された外部端子と、スイッチ回路を介さずに前記外部端子に接続された第1ESD保護回路と、第2スイッチ回路を介して前記第1ノードに接続された第2ESD保護回路と、動作モードに応じて前記第1スイッチ回路及び前記第2スイッチ回路をON/OFF制御する制御回路とを備え、前記第1ESD保護回路のリミット電圧は、前記書き込み電圧以上であり、前記第2ESD保護回路のリミット電圧は、前記書き込み電圧よりも低い半導体集積回路。図1で示された回路構成の場合、書き込み電圧が書き込み電圧印加端子101に印加されているときに、Pチャネルトランジスタ109がOFFする。従って、書き込み電圧印加の最中には、電圧印加端子101からダイオード107及びPチャネルトランジスタ109を通って電源電圧線105に抜ける電流パスが形成されない、すなわち、ESD保護素子としての第1ダイオード107を活用することができない。よって、書き込み電圧印加の最中に、その書き込み電圧以上の意図しないサージ電圧が書き込み電圧印加端子101に印加された場合、そのサージ電圧が不揮発性メモリ103に伝わってしまう。このことは、不揮発性メモリ103中の素子破壊、特性変動、メモリセルの保持データの破壊といった不具合の原因となる。本発明の1つの観点において、半導体集積回路は、不揮発性メモリと、不揮発性メモリに対するデータ書き込み時、書き込み電圧が印加される書き込み制御線と、書き込み制御線に接続された第1ノードと、第1スイッチ回路を介して第1ノードに接続された外部端子と、スイッチ回路を介さずに外部端子に接続された第1ESD保護回路と、動作モードに応じて第1スイッチ回路をON/OFF制御する制御回路と、を備える。動作モードは、外部端子を用いて不揮発性メモリの特性テストを行うテストモードと、外部端子を使用しないユーザモードと、を含む。テストモードにおいて、制御回路は、第1スイッチ回路をONする。ユーザモードにおいて、制御回路は、第1スイッチ回路をOFFする。本発明の他の観点において、半導体集積回路は、不揮発性メモリと、不揮発性メモリに対するデータ書き込み時、書き込み電圧が印加される書き込み制御線と、書き込み制御線に接続された第1ノードと、第1スイッチ回路を介して第1ノードに接続された外部端子と、スイッチ回路を介さずに外部端子に接続された第1ESD保護回路と、第2スイッチ回路を介して第1ノードに接続された第2ESD保護回路と、を備える。第1スイッチ回路及び第2スイッチ回路の各々は、電源投入前に外部端子にサージが印加された場合にONするように構成されている。本発明によれば、不揮発性メモリを搭載した半導体集積回路において、外部端子を通して不揮発性メモリの特性テストを行うことが可能である。更に、その外部端子にサージ電圧が印加された場合であっても、そのサージ電圧が不揮発性メモリに伝わることを防止することが可能となる。添付図面を参照して、本発明の実施の形態を説明する。1.構成図2は、本実施の形態に係る半導体集積回路の構成を概略的に示すブロック図である。本実施の形態に係る半導体集積回路は、外部パッドA01、不揮発性メモリA03、制御回路A05及び第1ESD保護回路A07を備えるICチップA02である。外部パッドA01は、ICチップA02の外部端子である。この外部パッドA01は、不揮発性メモリA03の特性テスト等に用いられる。例えば、この外部パッドA01を通して、不揮発性メモリA03に対して外部から書き込み電圧が供給される。第1ESD回路A07は、外部パッドA01に印加されるサージ電圧から内部回路を保護するために設けられている。第1ESD回路A07のリミット電圧は、書き込み電圧以上である。この第1ESD回路A07は、スイッチ回路を介さずに、外部パッドA01に接続されていることに留意されたい。不揮発性メモリA03は、内部昇圧回路A04、メモリセルアレイA06、第2ESD保護回路A08、及び複数のスイッチ回路SW1、SW2、SW3を備えている。内部昇圧回路A04は、不揮発性メモリA03に対するデータ書き込み消去/プログラムの両方を含むのために用いられる書き込み電圧を生成する。内部昇圧回路A04の出力端子は、ノードX第1ノードに接続されており、内部昇圧回路A04の出力電圧はノードXに出力される。メモリセルアレイA06は、アレイ状に配置された複数のメモリセルMEMを備えている。図2では、例として、2つのメモリセルMEM0、MEM1が示されている。各メモリセルMEMは、フローティングゲートC04及びコントロールゲートC05を備える不揮発性メモリセルトランジスタである。メモリセルMEM0のコントロールゲートC05、ソース及びドレインは、それぞれ、ワード線WL0、ソース線SL0及びビット線BL0に接続されている。メモリセルMEM1のコントロールゲートC05、ソース及びドレインは、それぞれ、ワード線WL1、ソース線SL0及びビット線BL0に接続されている。尚、データ書き込み時の書き込み電圧は、ソース線SL0を通してメモリセルMEMに供給される。つまり、ソース線SL0は、データ書き込み時に書き込み電圧が印加される書き込み制御線である。ノードX第1ノードは、スイッチ回路SW2を介してノードY第2ノードに接続されている。スイッチ回路SW2は、ノードXとノードYとの間の電気的接続をON/OFFする。スイッチ回路SW2のON/OFF制御は、制御回路A05から出力されるスイッチ制御信号SWC2により行われる。ノードYは、上述の外部パッドA01及び第1ESD保護回路A07に接続されている。また、ノードX第1ノードは、スイッチ回路SW1を介してノードZ第3ノードに接続されている。スイッチ回路SW1は、ノードXとノードZとの間の電気的接続をON/OFFする。スイッチ回路SW1のON/OFF制御は、制御回路A05から出力されるスイッチ制御信号SWC1により行われる。ノードZは、第2ESD保護回路A08に接続されている。尚、第2ESD保護回路A08は、上述の第1ESD保護回路A07とは別に設けられている。第2ESD保護回路A8のリミット電圧は、第1ESD保護回路A07のリミット電圧よりも低い。例えば、第1ESD保護回路A07のリミット電圧は、書き込み電圧例:12Vより少し高いレベル例:13Vに設定され、第2ESD保護回路A08のリミット電圧は、書き込み電圧例:12Vより低く電源電圧例:3Vよりも少し高いレベル例:4Vに設定される。この第2ESD保護回路A08のリミット電圧程度の電圧がソース線SL0に印加されても、メモリセルMEMに関して素子破壊、特性変動、保持データの破壊は発生しない。更に、ノードX第1ノードは、スイッチ回路SW3を介してソース線SL0書き込み制御線に接続されている。スイッチ回路SW3は、ノードXと書き込み制御線との間の電気的接続をON/OFFする。スイッチ回路SW3のON/OFF制御は、制御回路A05から出力されるスイッチ制御信号SWC3により行われる。制御回路A05は、スイッチ回路SW1、SW2、SW3にスイッチ制御信号SWC1、SWC2、SWC3を出力することによって、スイッチ回路SW1、SW2、SW3のそれぞれをON/OFF制御する。どのスイッチ回路SWをONするかは、半導体集積回路の動作モードに依存して異なる。つまり、制御回路A05は、半導体集積回路の動作モードに応じて、スイッチ回路SW1、SW2、SW3のそれぞれをON/OFF制御する。各動作モードに関しては、後述する。図3は、各スイッチ回路SWnn=1,2,3の構成例を示す回路図である。スイッチ回路SWnは、入力端子IN、出力端子OUT、レベルシフタLSn、PチャネルMOSトランジスタTSn、インバータB05、B06を備えている。レベルシフタLSnは、PチャネルMOSトランジスタB01、B02、NチャネルMOSトランジスタB03、B04を備えている。PチャネルMOSトランジスタB01のゲート、ソース及びドレインは、それぞれ、ノードGn、入力端子IN及びPチャネルMOSトランジスタB02のゲートに接続されている。PチャネルMOSトランジスタB02のゲート、ソース及びドレインは、それぞれ、PチャネルMOSトランジスタB01のドレイン、入力端子IN及びノードGnに接続されている。NチャネルMOSトランジスタB03のソース及びドレインは、それぞれ、グランド線及びPチャネルMOSトランジスタB01のドレインに接続されている。NチャネルMOSトランジスタB04のソース及びドレインは、それぞれ、グランド線及びノードGnに接続されている。ノードGnは、レベルシフタLSnの出力であり、PチャネルMOSトランジスタTSnのゲートに接続されている。PチャネルMOSトランジスタTSnのソースドレインは入力端子INに接続され、そのドレインソースは出力端子OUTに接続されている。インバータB05の入力端子には、スイッチ制御信号SWCnが入力される。インバータB05の出力端子は、NチャネルMOSトランジスタB03のゲート及びインバータB06の入力端子に接続されている。インバータB06の出力端子は、NチャネルMOSトランジスタB04のゲートに接続されている。尚、スイッチ回路SW1の入力端子INはノードXに接続され、その出力端子OUTは第2ESD保護回路A08に接続されている。スイッチ回路SW2の入力端子INはノードYに接続され、その出力端子OUTはノードXに接続されている。スイッチ回路SW3の入力端子INはノードXに接続され、その出力端子OUTはソース線SL0に接続されている。図4は、不揮発性メモリA03のメモリセルMEMの構造を概略的に示している。メモリセルMEMは、ソース/ドレインとしてのN型拡散層C01、C02、基板C03、フローティングゲートC04及びコントロールゲートC05を備えている。N型拡散層C01はビット線BLmに接続されており、N型拡散層C02はソース線SLmに接続されており、コントロールゲートC05はワード線WLmに接続されているmは自然数。メモリセルMEMに対するデータプログラムは、例えばCHE方式により行われる。具体的には、N型拡散層C01ソースにグランド電圧が印加され、N型拡散層C02ドレインに高電圧書き込み電圧が印加され、コントロールゲートC05に高電圧が印加される。これにより、メモリセルMEMはON状態となる。ドレイン近傍の高電界によりチャネルホットエレクトロンが生成され、一部のチャネルホットエレクトロンがゲート絶縁膜を通してフローティングゲートC04に注入される。その結果、メモリセルMEMの閾値電圧が下がる。これが、プログラム状態である。一方、メモリセルMEMに対するデータ消去は、例えばFNトンネリング方式により行われる。具体的には、N型拡散層C01はオープン状態に設定され、N型拡散層C02に高電圧書き込み電圧が印加され、コントロールゲートC05にグランド電圧が印加される。これにより、コントロールゲートC05とN型拡散層C02との間に強電界が発生する。そして、その強電界によるFNトンネリングによって、フローティングゲートC04中の電子がN型拡散層C02に引き抜かれる。その結果、メモリセルMEMの閾値電圧が上がる。これが、消去状態である。2.動作図5は、本実施の形態におけるスイッチ回路SW1、SW2、SW3の制御方法を要約的に示している。以下、例として、電源電圧が3V、書き込み電圧が12V、第1ESD保護回路A07のリミット電圧が書き込み電圧12Vより少し高い13V、第2ESD保護回路A08のリミット電圧が書き込み電圧12Vより低く電源電圧3Vより少し高い4Vである場合を考える。2-1.ユーザモードユーザモードでは、外部パッドA01は使用されず、内部昇圧回路A04が生成する書き込み電圧を用いることによりデータ書き込みプログラム/消去が実施される。ICチップA02には電源供給がある。内部昇圧回路A04は動作し、書き込み電圧をノードX第1ノードに出力する。制御回路A05は、スイッチ制御信号SWC1、SWC2、SWC3をそれぞれLow、Low、Highに設定する。これにより、スイッチ回路SW1はOFFし、スイッチ回路SW2はOFFし、スイッチ回路SW3はONする。スイッチ回路SW3がONするため、ノードXがソース線SL0書き込み制御線に電気的に接続される。また、スイッチ回路SW1、SW2がOFFするため、ノードXが第1ESD保護回路A07及び第2ESD保護回路A08から電気的に切り離される。従って、内部昇圧回路A04によって生成された書き込み電圧は、ESD保護回路から影響を受けることなく、書き込み制御線を通して正常に選択メモリセルMEMに供給される。また、ユーザモードにおいて、サージ電圧が外部パッドA01に印加された場合を考える。外部パッドA01の電圧が第1ESD保護回路A07のリミット電圧13V以上になると、第1ESD保護回路A07が動作し、電流を流す。その結果、サージ電圧が不揮発性メモリA03に伝わることが防止され、不揮発性メモリA03中の素子破壊、特性変動が防止される。2-2.テストモードテストモードでは、外部パッドA01を用いることにより、不揮発性メモリA03の特性テストが実施される。具体的には、テストモードは、次の第1テストモード及び第2テストモードを含む。第1テストモード第1テストモードでは、外部パッドA01を通して、内部昇圧回路A04の出力電圧がモニタされる。ICチップA02には電源供給がある。内部昇圧回路A04は動作し、生成した電圧をノードX第1ノードに出力する。制御回路A05は、スイッチ制御信号SWC1、SWC2、SWC3をそれぞれLow、High、Lowに設定する。これにより、スイッチ回路SW1はOFFし、スイッチ回路SW2はONし、スイッチ回路SW3はOFFする。スイッチ回路SW3がOFFするため、ノードXが書き込み制御線から電気的に切り離される。従って、内部昇圧回路A04によって生成された電圧は書き込み制御線に供給されず、メモリセルMEMに対する誤書き込みが防止される。また、スイッチ回路SW1がOFFするため、ノードXが第2ESD保護回路A08から電気的に切り離される。従って、内部昇圧回路A04によって生成された電圧は、第2ESD保護回路A08から影響を受けることなく、外部パッドA01から出力される。第2テストモード第2テストモードでは、外部パッドA01から書き込み制御線を通してメモリセルMEMに書き込み電圧ICチップA02の外部で生成された高電圧が供給される。ICチップA02には電源供給がある。制御回路A05は、スイッチ制御信号SWC1、SWC2、SWC3をそれぞれLow、High、Highに設定する。これにより、スイッチ回路SW1はOFFし、スイッチ回路SW2はONし、スイッチ回路SW3はONする。スイッチ回路SW2、SW3がONするため、書き込み制御線と外部パッドA01とが電気的に接続される。また、スイッチ回路SW1がOFFするため、ノードXが第2ESD保護回路A08から電気的に切り離される。従って、外部パッドA01に印加された書き込み電圧は、第2ESD保護回路A08から影響を受けることなく、書き込み制御線を通して正常に選択メモリセルMEMに供給される。また、第1及び第2テストモードにおいて、サージ電圧が外部パッドA01に印加された場合を考える。外部パッドA01の電圧が第1ESD保護回路A07のリミット電圧13V以上になると、第1ESD保護回路A07が動作し、電流を流す。その結果、サージ電圧が不揮発性メモリA03に伝わることが防止され、不揮発性メモリA03中の素子破壊、特性変動が防止される。2-3.電源投入前次に、ICチップA02の電源が入っていない状態を説明する。電源投入前の状態では、制御回路A05の出力信号であるスイッチ制御信号SWC1、SW2、SWC3は全てHi-z状態にある。この状態において外部パッドA01にサージ電圧が印加されると、スイッチ回路SW1、SW2、SW3がONする。図6に示されるタイミングチャートを参照して、各スイッチ回路がONするメカニズム、及びESD保護回路の動作を説明する。時刻t0は、サージ電圧が印加される直前である。外部パッドA01、ノードX、Y、Z、ソース線SL0、スイッチ回路SW1~SW3のノードG1~G3はHi-z状態にあり、それらの電圧レベルは0V近傍である。サージが外部パッドA01に印加されると、外部パッドA01の電圧レベルが上昇し始める。それに追随して、ノードYの電圧レベルも時間の経過と共に上昇していく。その一方で、スイッチ制御信号SCW2はHi-z状態にあるため、スイッチ回路SW2のノードG2の電圧レベルは0V近傍に保たれる。すなわち、スイッチ回路SW2のPチャネルMOSトランジスタTS2のゲート電圧は、入力端子INの電圧よりも低くなる。よって、PチャネルMOSトランジスタTS2は、時間の経過と共にON状態となる。従って、ノードYの電圧レベルの上昇に追随して、ノードXの電圧レベルも時間の経過と共に上昇していく。スイッチ回路SW1、SW3に関しても同様である。スイッチ制御信号SCW1、SCW3はHi-z状態にあるため、スイッチ回路SW1、SW3のノードG1、G3の電圧レベルは0V近傍に保たれる。よって、ノードXの電圧レベルの上昇に伴い、PチャネルMOSトランジスタTS1、TS3は時間の経過と共にON状態となる。その結果、ノードXの電圧レベルの上昇に追随して、ノードZやソース線SL0の電圧レベルも時間の経過と共に上昇していく。ノードZの電圧レベルは、一旦、第2ESD保護回路A08のリミット電圧4Vを超える。すると、第2ESD保護回路A08が動作する。時刻t1になると、ノードZの電圧レベルは下がり始める。その後、ノードZの電圧レベルは、第2ESD保護回路A08によってリミット電圧4V近傍に保たれる。ノードZの電圧レベルは、スイッチ回路SW1を通して、ノードXに伝わる。更に、ノードXの電圧レベルは、スイッチ回路SW2、SW3を通して、それぞれノードY、ソース線SL0に伝わる。その結果、ノードZの電圧レベルに追随して、ノードX、Y、ソース線SL0の電圧レベルもリミット電圧4V近傍に保たれることになる。時刻t2において、外部パッドA01の電圧は、第1ESD保護回路A07のリミット電圧13Vに達する。そして、第1ESD保護回路A07が動作する。この場合であっても、不揮発性メモリA03のノードX、Y、Z、ソース線SL0の電圧レベルは、第2ESD保護回路A08のリミット電圧4V近傍に保たれる。従って、不揮発性メモリA03のメモリセルMEMに保持されているデータの誤書き換え、すなわち、保持データの破壊が防止される。このように、電源投入前に外部パッドA01にサージ電圧が印加された場合、スイッチ回路SW2がONし、更にスイッチ回路SW1がONする。その結果、第1ESD保護回路A07だけでなく、第2ESD保護回路A08も動作することになる。これにより、不揮発性メモリA03中の各ノードの電圧レベルは、書き込み電圧よりも低い第2ESD保護回路A08のリミット電圧4V近傍に保たれる。従って、不揮発性メモリA03のメモリセルMEMに保持されているデータの誤書き換え、すなわち、保持データの破壊が防止される。上述のユーザモードやテストモードでは、書き込み電圧をメモリセルMEMに供給する必要があるため、スイッチ回路SW1はOFFされ、第2ESD保護回路A08は使用されなかった。一方、電源投入前では、メモリセルMEMの保持データの破壊を防ぐために、スイッチ回路SW1はONされ、第2ESD保護回路A08が使用される。3.効果以上に説明されたように、本実施の形態によれば、外部パッドA01を通して不揮発性メモリA03の特性テストを実施することが可能である。その特性テストの際に、サージ電圧が外部パッドA01に印加されたとしても、第1ESD保護回路A07が動作するため、サージ電圧が不揮発性メモリA03に伝わることが防止される。その結果、不揮発性メモリA03中の素子破壊、特性変動が防止される。また、電源投入前に外部パッドA01にサージ電圧が印加された場合、スイッチ回路SW2がONし、更にスイッチ回路SW1がONする。その結果、第1ESD保護回路A07だけでなく、第2ESD保護回路A08も動作することになる。これにより、不揮発性メモリA03中の各ノードの電圧レベルは、書き込み電圧よりも低い第2ESD保護回路A08のリミット電圧4V近傍に保たれる。従って、不揮発性メモリA03のメモリセルMEMに保持されているデータの誤書き換え、すなわち、保持データの破壊が防止される。以上に説明されたように、本実施の形態によれば、外部パッドA01を通した不揮発性メモリA03の特性テストを実現しながら、素子破壊、特性変動、保持データの破壊を防止することが可能となる。以上、本発明の実施の形態が添付の図面を参照することにより説明された。但し、本発明は、上述の実施の形態に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。"