"参照電圧と非安定電圧から生成されたバイアス電圧に応じた信号を比較し、前記バイアス電圧を生成する少なくとも1つのバイアス電圧生成回路と、機能回路の近傍に配置され、配線により前記機能回路に接続され、前記バイアス電圧生成回路から供給される前記バイアス電圧に基づき、前記非安定電圧を安定化して前記機能回路に供給する少なくとも1つの電圧供給回路と、を具備することを特徴とする電源安定化回路。前記少なくとも1つのバイアス電圧生成回路は、前記機能回路において消費される電流と前記電圧供給回路を構成する第1のトランジスタのサイズの比が同等となるような電流源と、第2のトランジスタにより構成されることを特徴とする請求項1記載の電源安定化回路。前記機能回路は、固体撮像装置の画素部であり、前記電圧供給回路は、前記画素部の周囲に前記配線により接続されることを特徴とする請求項2記載の電源安定化回路。前記画素部は、全面に対応して配置された電源配線を有し、前記少なくとも1つの電圧供給回路は、画素部の周囲に配置され、周囲から前記電源配線に安定化された電圧を供給することを特徴とする請求項3記載の電源安定化回路。前記機能回路は、固体撮像装置の画素部と、画素部の出力信号をデジタル信号に変換するアナログ/デジタル変換回路と、前記アナログ/デジタル変換回路の基準電圧を発生する基準電圧発生回路と、を具備し、前記少なくとも1つの電圧供給回路は、前記画素部、前記アナログ/デジタル変換回路、前記基準電圧発生回路の近傍に配置され、前記配線により前記画素部、前記アナログ/デジタル変換回路、前記基準電圧発生回路にそれぞれ接続されることを特徴とする請求項4記載の電源安定化回路。前記少なくとも1つのバイアス電圧生成回路は、第1のバイアス電圧と、前記第1のバイアス電圧と異なる第2のバイアス電圧を生成する第1、第2のバイアス電圧生成回路を含み、第1のバイアス電圧生成回路は、前記第1のバイアス電圧を前記画素部の近傍に配置された前記電圧供給回路に供給し、第2のバイアス電圧生成回路は、前記第2のバイアス電圧を前記アナログ/デジタル変換回路、前記基準電圧発生回路の近傍に配置された前記電圧供給回路に供給することを特徴とする請求項5記載の電源安定化回路。本実施形態は、ノイズを低減し安定した電圧を発生することが可能な電源安定化回路を提供しようとするものである。本実施形態の電源安定化回路によれば、基準電圧に基づき生成された参照電圧と非安定電圧から生成されたバイアス電圧に応じた信号を比較し、前記バイアス電圧を生成する少なくとも1つのバイアス電圧生成回路と、機能回路の近傍に配置され、配線により前記機能回路に接続され、前記バイアス電圧生成回路から供給される前記バイアス電圧に基づき、前記非安定電圧を安定化して前記機能回路に供給する少なくとも1つの電圧供給回路と、を具備する。固体撮像装置に印加される電源電圧のノイズを抑制するため、一般的に電源安定化回路が用いられる。その際、固体撮像装置とは別に電源安定化機能を持つデバイスを用いる場合と、固体撮像装置自体に電源安定化回路を組込む場合が考えられる。前者の場合、別デバイスが必要なこと、及びそれを実装するための基板領域を確保しなければならずコストが上昇する。後者の場合、固体撮像装置の外部から供給される非安定電源を固体撮像装置に実装された電源安定化回路に供給して安定化し、この電源安定化回路から出力される電源を固体撮像装置の外部に接続されたコンデンサに供給して、さらに安定化した後、固体撮像装置の電源として供給する構成が一般的である。このため、コンデンサ、及びコンデンサを接続するための端子が必要となり、固体撮像装置やそれを搭載する撮像モジュールが大きくなり、コストが上昇する。また、この場合、電源安定化回路から固体撮像装置までの配線長が長くなるため、安定化された電源が外乱ノイズの影響を受けやすいという問題もある。このように、固体撮像装置に対して安定化された電源を供給することが困難であった。以下、実施の形態について、図面を参照して説明する。第1の実施形態図1は、第1の実施形態に係る電源安定化回路11を示している。電源安定化回路11は、例えば昇圧回路12、バイアス電圧生成回路13、電圧供給回路以下、レギュレータと称す14により構成されている。昇圧回路12は、例えばチャージポンプ回路により構成され、半導体デバイス外から供給される非安定な電源電圧VDDを昇圧し、電圧VDDより高い電圧VDDHを生成する。昇圧回路12の出力端は、例えば平滑回路を構成するコンデンサ15を介して接地されるともに、バイアス電圧生成回路13に接続される。バイアス電圧生成回路13は、例えば演算増幅器16、可変抵抗17、NチャネルMOSトランジスタ以下、NMOSトランジスタと称す18、抵抗19、電流源20により構成されている。昇圧回路12により生成された電圧VDDHは、演算増幅器16の電源として演算増幅器16に供給される。演算増幅器16の非反転入力端には、参照電圧Vrefが供給される。この参照電圧Vrefは、図示せぬバンドギャップリファレンスBandgapreference:BGR回路により生成された安定な固定電圧基準電圧が、可変抵抗17により調整されて生成される。演算増幅器16の非反転入力端には、抵抗19と電流源20との接続ノード電圧が負帰還電圧として供給される。すなわち、演算増幅器16の出力端から出力されるバイアス電圧Vbは、NMOSトランジスタ18のゲートに供給される。このNMOSトランジスタのドレインには、外部から供給される非安定の電源電圧VDDが供給される。このNMOSトランジスタのソースには、抵抗19を介して電流源20が接続されている。この電流源20は、カレントミラー回路を構成する2つのNMOSトランジスタ20a、20bにより構成されている。NMOSトランジスタ20bのドレイン及びゲートと、NMOSトランジスタ20aのゲートには、BGR回路により生成された電圧が供給され、NMOSトランジスタ20bに流れる電流がNMOSトランジスタ20aにミラーされる。この電流源20と抵抗19の接続ノードから出力されるバイアス電圧に応じた電圧が負帰還電圧として演算増幅器16の反転入力端に供給される。演算増幅器16は、参照電圧Vrefと負帰還電圧との電位差が最小となるように動作し、バイアス電圧Vbを出力する。すなわち、バイアス電圧生成回路13は、昇圧回路12から供給される電圧に基づき、非安定な電源電圧VDDの揺らぎの影響を受けないバイアス電圧Vbを生成する。このバイアス電圧生成回路13により生成されたバイアス電圧Vbは、電圧供給回路14を構成するNMOSトランジスタ21のゲートに供給される。このNMOSトランジスタ21のドレインには、非安定な電源電圧VDDが供給され、ソースは配線23を介して機能回路22に接続されている。NMOSトランジスタ21のゲートには、バイアス電圧生成回路13から非安定な電源電圧VDDの揺らぎの影響を受けないバイアス電圧Vbが供給されている。このため、NMOSトランジスタ21のソースから安定化された電圧PXVDDが出力され、この電圧PXVDDが配線23を介して機能回路22、例えば固体撮像装置の画素部に供給される。レギュレータ14を構成するNMOSトランジスタ21は、機能回路22の近傍に配置される。このため、配線23の配線長を短くすることができる。このため、配線23に外部からノイズが混入することを回避することができ、機能回路22に電源ノイズが混入することを防止でき、ノイズの影響を除去することが可能である。尚、参照電圧Vrefは、可変抵抗17を調整することにより変更可能である。前述したように、負帰還電圧を生成する部分は、電流源20と、抵抗19と、NMOSトランジスタ18とにより構成されている。電流源20とNMOSトランジスタ18は、トランジスタの製造ばらつきによる影響を抑えるため、機能回路22において消費される電流とレギュレータ14を構成するNMOSトランジスタ21のサイズの比が同等となるようなレプリカ回路を構成している。また、抵抗19は、負帰還電圧を低下させるための抵抗であり、負帰還電圧を低下させることで参照電圧Vrefを低めにできる効果を有している。すなわち、抵抗19が無い場合、参照電圧Vrefは、機能回路22に供給される安定化された電圧PXVDDと同等としなければならない。電圧PXVDDを非安定の電源電圧VDDより僅かに低く設定しようとする場合、例えばVDD=2.8V、PXVDD=2.6Vに設定する場合、参照電圧Vrefは2.6Vとなり、特に可変抵抗17に電流を供給するBGR回路側の電源電圧に対する余裕がなくなり、定電流が供給されなくなるおそれがある。また、同様に演算増幅器16の電源電圧に対する余裕もなくなり、その演算増幅器16が機能しなくなる。それを避けるため、抵抗19を挿入して負帰還電圧を低下させ、参照電圧Vrefが非安定の電源電圧VDDより十分低くなるようにしている。以上の構成により、演算増幅器16の出力端からバイアス電圧Vbが出力される。バイアス電圧Vbは、可変抵抗17を調整することにより、変更することができる。また、レギュレータ14から出力される電圧PXVDDは、バイアス電圧Vbを可変することにより、変更可能である。このため、電圧PXVDDを機能回路22が必要とする電圧に応じて変更することが可能である。なお、レギュレータ14のNMOSトランジスタ21は、負荷としての機能回路22の消費電流に対して許容できる電圧降下の範囲内で、電流負荷に応じた適切なサイズで設計することができる。但し、前述の通り、機能回路22の消費電流とレギュレータ14内のNMOSトランジスタ21のサイズの比が同じになるように、電流源20の電流とNMOSトランジスタ18のサイズの比が同じになるように設計する必要がある。上記第1の実施形態によれば、レギュレータ14を構成するNMOSトランジスタ21のゲートにバイアス電圧生成回路13から非安定な電源電圧VDDの揺らぎを相殺するバイアス電圧Vbが供給されている。このため、NMOSトランジスタ21のソースから安定化された電圧PXVDDが配線23を介して機能回路22としての例えば固体撮像装置の画素部に供給される。しかも、レギュレータ14を構成するNMOSトランジスタ21は、機能回路22としての例えば固体撮像装置の画素部近傍に配置している。このため、配線23の配線長を短縮してノイズの混入を防止でき、画素部に対するノイズの影響を低減することが可能である。第2の実施形態図2は、第2の実施形態に係る電源安定化回路11を示している。第2の実施形態において、第1の実施形態と同一部分には、同一符号を付し、異なる部分についてのみ説明する。第2の実施形態は、複数の機能回路22-1~22-nに対して、レギュレータ14-1~14-nが配置され、レギュレータ14-1~14-nを構成するNMOSトランジスタ21-1~21-nのソースと機能回路22-1~22-nが配線23-1~23-nによりそれぞれ接続されている。NMOSトランジスタ21-1~21-nの各ゲートには、バイアス電圧生成回路11からバイアス電圧Vbが供給されている。このような構成によれば、半導体デバイス内に複数の機能回路22-1~22-nが離れた位置に配置されている場合においても、レギュレータ14-1~14-nを各機能回路22-1~22-nの近傍に配置することが可能である。このため、配線23-1~23-nの配線長を短くすることが可能であり、ノイズの混入を防止することができる。また、各機能回路22-1~22-nにおいて、消費電流が異なっていても、それぞれの電流と対応するレギュレータ14-1~14-n内のNMOSトランジスタ21-1~21-nのサイズの比を、バイアス電圧生成回路13の電流源20の電流とNMOSトランジスタ18のサイズの比と一致させることにより、安定化された電源電圧PXVDD-1~PXVDD-nを同一電圧とすることができる。図3は、上記第1、第2の実施形態が適用される固体撮像装置30、例えばデジタルカメラやデジタルビデオカメラに適用される例えばCMOSComplementaryMetalOxideSemiconductor型の固体撮像装置の一例を概略的に示している。センサコア部31は、画素部32、例えばカラム並列型アナログ/デジタル変換回路ADC33、ラインメモリ34などを有している。画素部32は、レンズ35を介して入射された光を光電変換し、入射光量に応じた電荷を生成する。この画素部32には、複数のセル画素が図示せぬ半導体基板上にマトリクス状に配置されている。1つのセルPCは、4つのトランジスタTa,Tb,Tc,TdとフォトダイオードPDにより構成されている。各セルにはパルス信号ADRESn,RESETn,READnがそれぞれ供給されている。各セルPCのトランジスタTbは、垂直信号線VLINに接続されている。ソースフォロワ回路用の負荷トランジスタTLMの電流通路の一端は垂直信号線VLINに接続され、他端は接地されている。上記画素部32で発生した信号電荷に対応するアナログ信号は、ADC33に供給され、デジタル信号に変換される。ADC33から出力されたデジタル信号は、ラインメモリ34を介して順次転送される。ラインメモリ34から読み出された例えば10ビットのデジタル信号は、信号処理回路36で処理される。また、画素部32に隣接して、パルスセレクタ回路セレクタ37、信号読み出し用などの垂直レジスタ38が配置されている。タイミングジェネレータTG39は、制御部40から供給される制御信号CONTやコマンドCMDに応じてRESET/ADRES/READ、Snなどのパルス信号を生成する。パルス信号RESET/ADRES/READはセレクタ37に供給され、パルス信号Snは垂直レジスタ38に供給される。垂直レジスタ38により画素部32の垂直ラインが選択され、セレクタ37を介してパルス信号RESET/ADRES/READ図1ではRESETn,ADRESn,READnで代表的に示すが画素部32へ供給される。セルPCにおいて、行選択トランジスタTa、増幅トランジスタTbの電流通路は、電源PXVDDと垂直信号線VLIN間に直列接続される。トランジスタTaのゲートにはパルス信号アドレスパルスADRESnが供給される。リセットトランジスタTcの電流通路は、電源PXVDDとトランジスタTbのゲート検出部FDとの間に接続され、そのゲートにパルス信号リセットパルスRESETnが供給される。また、読み出しトランジスタTdの電流通路の一端は、検出部FDに接続され、そのゲートにパルス信号読み出しパルスREADnが供給される。トランジスタTdの電流通路の他端にフォトダイオードPDのカソードが接続され、このフォトダイオードPDのアノードは接地されている。さらに、画素部32には、バイアス回路41からバイアス電圧VVLが印加される。このバイアス電圧VVLは、負荷トランジスタTLMのゲートに供給される。基準電圧VREF発生回路42は、メインクロック信号MCKに応答して、ADC33用の基準波形を生成する。VREF発生回路42は、例えば1水平走査期間にAD変換を実行するため、ランプ波VREFを発生してADC33に供給する。図4は、図3に示す画素部32に、第2の実施形態を適用した例を示しており、第2の実施形態と同一部分には同一符号を付している。各レギュレータ14-1~14-4は、機能回路としての画素部32に接続されている。各レギュレータ14-1~14-4から出力される電圧PXVDDは、図3に示す各セルPCの電源として供給される。各レギュレータ14-1~14-4は、画素部32の近傍に配置されており、レギュレータ14-1~14-4と画素部32とを接続する配線23-1~23-4の配線長が短縮されている。図4において、バイアス電圧生成回路13、及びレギュレータ14-1~14-4は、固体撮像装置30と同一の半導体チップ51内に形成され、昇圧回路12とコンデンサ15は、例えば半導体チップ51の外部に接続されている。昇圧回路12とコンデンサ15は、半導体チップ51に設けられた端子52に接続され、端子52にバイアス電圧生成回路13が接続されている。上記構成によれば、レギュレータ14-1~14-4を画素部32の近傍に配置し、レギュレータ14-1~14-4と画素部32とを接続する配線23-1~23-4の配線長が短縮している。このため、レギュレータ14-1~14-4により安定化された電圧PXVDDを短い配線23-1~23-4を介して画素部32に供給することができるため、ノイズの影響を除去することができ、良好な画像信号を得ることが可能である。しかも、バイアス電圧生成回路を構成するレギュレータ14-1~14-4やバイアス電圧生成回路13を半導体チップ51内に組み込むことにより、電源安定化のためのコンデンサや、そのための端子の数を削減することが可能である。このため、例えば固体撮像装置としての半導体チップ51やそれを搭載する撮像モジュールのサイズを小型化でき、コストを抑えることができる。図5は、図4の画素部32とレギュレータ14-1~14-4を構成するNMOSトランジスタ21-1~21-4の関係を具体的に示している。画素部32には、電圧PXVDDを供給するための電源配線61が例えばメッシュ状に配置されている。このメッシュ状の電源配線61は、画素部32の全面に対応して配置されている。電源配線61の構成は、表面照射型の固体撮像装置であれば光路への妨げを最小にしなければならないが、裏面照射型のそれであれば光路を気にしなくて良いので配置の自由度は高い。いずれにせよ、メッシュ状に限定されるものではなく、画素部32の全面に対応して配置され、各セルPCに電源を供給できる形状であれば良い。NMOSトランジスタ21-1~21-4のソースは、電源配線61の例えば四隅に接続されている。しかし、四隅に限定されるものではなく、電源配線61の周囲から電源電圧PXVDDを供給できる構成であればよい。このように、電源配線61の少なくとも四隅から電圧PXVDDを供給することにより、例えば電源配線61の一方側からのみ、電源を供給した場合に比べて、電圧PXVDDを画素部32の全域に均等に供給することが可能である。すなわち、電源配線61の一方側からのみ、電源を供給した場合、供給部から離れた部分は、電源電圧が低下し、画素部32から出力される信号が低下するため、出力画像の明るさが低下し、出力画像の明るさに不均一が生じるなどの影響が発生する。これに対して、画素部32の少なくとも四隅から電源を供給した場合、画素部32に対して均一なレベルの電圧を供給することが可能である。このため、出力画像の明るさを均一化することが可能である。図6は、第2の実施形態の変形例を示すものであり、図3に示す画素部32、ADC33、VREF発生回路42に第2の実施形態を適用した例を示している。図6において、画素部32に供給する電圧と、ADC33、VREF発生回路42に供給する電圧は相違している。このため、2つのバイアス電圧生成回路13-1、13-2を設け、バイアス電圧生成回路13-1により、画素部32の近傍に配置されたレギュレータ21-1~21-nにバイアス電圧を供給し、バイアス電圧生成回路13-2によりADC33、VREF発生回路42の近傍に配置されたレギュレータ21-5~21-7にバイアス電圧を供給している。レギュレータ21-1~21-4は、配線23-1~23-4によって画素部32に接続され、レギュレータ21-5、21-6は、配線23-5~23-6によってADC33を構成する比較器CMPアレイ33aやCMPバイアス33b、CMPドライバ33cに接続されている。レギュレータ21-5は、配線23-7によってVREF発生回路42に接続されている。上記構成によれば、バイアス電圧生成回路13-1は、画素部32用のバイアス電圧Vbを生成し、バイアス電圧生成回路13-2は、ADC33やVREF発生回路42用のバイアス電圧Vbcを生成する。このため、レギュレータ21-1~21-4は、画素部32に適正な電源電圧PXVDDを供給でき、レギュレータ21-5、21-6は、ADC33やVREF発生回路42に適正な電源電圧RCVDDをそれぞれ供給できる。しかも、これらレギュレータ21-1~21-4、21-5、21-6は、画素部32、ADC33やVREF発生回路42の近傍に配置されるため、これらレギュレータ21-1~21-4、21-5、21-6と、画素部32、ADC33やVREF発生回路42とを接続する配線23-1~23-7の配線長を短縮することができる。このため、これら配線23-1~23-7にノイズが混入することを防止できる。したがって、出力画像に水平方向に強い相関を有するノイズが生じることを防止でき、画質を向上することができる。尚、上記第1、第2の実施形態は、機能回路として、固体撮像装置を構成する画素部や、ADCを例に挙げたが、これに限定されるものではなく、第1、第2の実施形態を固体撮像装置以外の機能回路に適用することも可能である。その他、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。"