"操作器によって操作される機器に適用されるフェイルセーフな電子制御装置であって、前記機器を駆動制御するために前記操作器から同一の入力信号が入力され、前記入力信号に基づいて生成される出力信号を相互に入出力する複数の制御部を有し、前記複数の制御部は、それぞれ演算処理部を有し、前記演算処理部は、一定周期のパルス信号のパルス周期ごとに、前記演算処理部の異常の有無を検出するために前記出力信号の照合を行う第1の演算処理を実行し、前記第1の演算処理は、前記照合において照合異常を検出しない場合、前記出力信号に対応する前記機器を駆動制御する動作指令信号を前記複数の制御部の少なくとも一つの制御部から出力し、前記照合において照合異常を検出した場合、前記演算処理部が前記機器の動作を禁止する演算処理を含み、前記複数の制御部のうちの少なくとも一つの制御部の演算処理部は、前記第1の演算処理以外の第2の演算処理を実行し、前記第2の演算処理を実行している間に前記パルス信号のパルスを検出する度に前記第2の演算処理を中断して前記第1の演算処理を実行し、前記第1の演算処理を終了した後に前記第2の演算処理を再開することを特徴とするフェイルセーフな電子制御装置。前記パルス信号を、前記演算処理部が前記第2の演算処理に割り込んで前記第1の演算処理を実行するための割込み要求信号とする請求項1に記載のフェイルセーフな電子制御装置。前記パルス信号は、商用交流電源からの交流電圧信号に基づいて生成される請求項1に記載のフェイルセーフな電子制御装置。前記演算処理部は、前記照合を複数回行い、当該演算処理部を含む制御部の前記出力信号と、他の制御部の演算処理部の出力信号との一致を2回以上連続して検知した場合、前記フェイルセーフな電子制御装置に異常がないと判断する請求項1に記載のフェイルセーフな電子制御装置。操作者がホイスト等の機器の各動作に対応した押しボタンスイッチを押すことによって機器の動作を制御する産業用機器においても、操作者を支援するために、駆動装置にマイコンを採用し、各種メンテナンスに必要な運転履歴等のデータの管理、機器の運転状態の表示及び警告等を行うようにしている。ここで、駆動装置もマイコン化するとともに多機能でフェイルセーフな電子制御装置を廉価に提供するために、駆動装置例えば、ホイストの巻上げモータ駆動制御部に対する周辺機器例えば、各種表示装置の制御に関する演算処理のような比較的安全性を必要としない演算処理については、効率を優先し、複数の演算処理部で異なる演算処理例えば、ホイストの運転状態及びメンテナンスデータの表示又は押しボタンスイッチユニットへの表示に関する演算処理を実行し、駆動装置の制御に関する演算処理のような厳格な安全性を必要とする演算処理については、複数の演算処理部で同一の演算処理例えば、巻上げモータの巻上げ動作、巻下げ動作及び停止動作に関する演算処理を実行し、その結果を相互に照合することによって電子制御装置の異常を検出するのが好ましい。しかしながら、従来のフェイルセーフな電子制御装置では、フェイルセーフな電子制御装置の異常を検出するために照合回路を必要とするので、フェイルセーフな電子制御装置の構成が複雑になるとともに制御装置が高価になるという課題を有する。本発明の目的は、多機能でフェイルセーフなホイスト等の機器を低コストで実現することにあり、特に、ホイスト等の機器に適用される演算処理部を多重化したフェイルセーフな電子制御装置において、各演算処理部の独立制御性を保ち、簡単かつ廉価な構成を有するフェイルセーフな電子制御装置を実現することである。かかる課題を解決するために、本発明は、操作器によって操作される機器に適用されるフェイルセーフな電子制御装置であって、機器を駆動制御するために操作器から同一の入力信号が入力され、入力信号に基づいて生成される出力信号を相互に入出力する複数の制御部を有し、複数の制御部は、それぞれ演算処理部を有し、演算処理部は、一定周期のパルス信号のパルス周期ごとに、演算処理部の異常の有無を検出するために出力信号の照合を行う第1の演算処理を実行し、第1の演算処理は、照合において照合異常を検出しない場合、出力信号に対応する機器を駆動制御する動作指令信号を複数の制御部の少なくとも一つの制御部から出力し、照合において照合異常を検出した場合、演算処理部が機器の動作を禁止する演算処理を含み、複数の制御部のうちの少なくとも一つの制御部の演算処理部は、第1の演算処理以外の第2の演算処理を実行し、第2の演算処理を実行している間にパルス信号のパルスを検出する度に第2の演算処理を中断して第1の演算処理を実行し、第1の演算処理を終了した後に第2の演算処理を再開することを特徴とするフェイルセーフな電子制御装置を提供する。本発明によれば、多機能でフェイルセーフなホイスト等の機器を低コストで実現することができ、特に、ホイスト等の機器に適用される、演算処理部を多重化したフェイルセーフな電子制御装置において、各演算処理部の独立制御性を保ち、簡単かつ廉価な構成を有するフェイルセーフな電子制御装置を実現することである。本発明において、パルス信号を、演算処理部が第2の演算処理に割り込んで第1の演算処理を実行するための割込み要求信号とすることが好ましい。本発明において、パルス信号は、商用交流電源からの交流電圧信号に基づいて生成されることが好ましい。本発明において、演算処理部は、照合を複数回行い、当該演算処理部を含む制御部の出力信号と、他の制御部の演算処理部の出力信号との一致を2回以上連続して検知した場合、フェイルセーフな電子制御装置に異常がないと判断することが好ましい。本発明によるフェイルセーフな電子制御装置の実施の形態を、図面を参照しながら詳細に説明する。図1は、本発明の実施の形態によるフェイルセーフな電子制御装置を有するシステムのブロック図である。図1に示すシステムは、機器としてのホイスト1と、一定周期のパルス信号を生成するパルス信号発生器2と、操作器としての押しボタンユニット3と、独立制御性を有するフェイルセーフな電子制御装置4と、周辺機器としての表示部5と、他の周辺機器としての通信部6と、を有する。本実施の形態では、フェイルセーフな電子制御装置4は、マイコンによって構成され、複数の制御部としての二つの制御部4a,4bと、IICバス4c,4dと、を有する。ホイスト1は、吊り荷を吊り下げるフック11を巻き上げ下げする巻上機構を有する巻上げ部12と、巻上げ部12を駆動する巻上げ駆動部13と、を有する。巻上げ駆動部13は、50Hz又は60Hzの商用交流電源等に接続された交流電源回路14と、モータ15と、モータ駆動制御部16と、電磁リレー17と、遮断機18と、ソリッドステートリレー回路19と、を有する。交流電源回路14は、モータ駆動制御部16に電力を供給する。モータ15は、巻上げ部12の巻上げ機構に接続され、モータ15の回転によってフック11を巻上げ下げする三相誘導電動機である。モータ駆動制御部16は、コンバータ、平滑用コンデンサ、インバータ等を有するインバータ制御ユニット又は動力用電磁開閉器からなる正逆転切替回路を有する動力回路からなり、フェイルセーフな電子制御回路4からの動作指令信号によってモータ15の回転を制御する。電磁リレー17は、異常を検出したことを示す異常検出信号がフェイルセーフな電子制御装置4から入力されると電源遮断信号を遮断機18に出力する。遮断機18は、電源遮断信号が電磁リレー17から入力されると交流電源回路14からモータ駆動制御回路16に供給される電力を強制的に遮断し、モータ15の回転すなわちホイスト1の巻上げ下げ動作を禁止する。ホイスト1は図示しない無励磁作動ブレーキを有するので、モータ駆動制御部16に供給される電力が遮断されると、自動的に無励磁作動ブレーキが作動し、ホイスト1が停止する。ソリッドステートリレー回路19は、動作指令信号としての巻上げ指令信号又は巻下げ指令信号がフェイルセーフな電子制御装置4から入力され、ホイスト1が巻上げ指令信号又は巻下げ指令信号に応じた動作を行うようモータ駆動制御部16に信号を出力にする。図1のフェイルセーフな電子制御装置を有するシステムのブロック図においては、制御部4a及び制御部4bからの巻上げ指令信号又は巻下げ指令信号が一致したときには、ソリッドステートリレー回路19は、当該指令信号に対応する動作指令信号をモータ駆動制御部16に出力する。なお、制御部4a及び制御部4bのいずれか一方の動作指令信号だけを直接モータ駆動制御部16に出力するように回路全体を簡略化することもできる。パルス信号発生器2は、交流電源回路14と同様に50Hz又は60Hzの商用交流電源等に接続された交流電源回路21と、抵抗22を介して電源21に接続された双方向ホトカプラ23と、を有し、電源周波数が50Hzの場合には、1/100秒10ミリ秒周期の一定周期のパルス信号を出力し、電源周波数が60Hzの場合には、1/120秒約8.3ミリ秒周期の一定周期のパルス信号を出力する。双方向ホトカプラ23は、入力側に設けられた発光ダイオード24a,24bと、出力側に設けられたホトトランジスタ25と、を有し、ホトトランジスタ25のエミッタは接地され、ホトトランジスタ25のコレクタは抵抗26を介して図示しない直流電源に接続される。このような構成によって、一定周期のパルス信号は、交流電源21の交流電圧信号に基づいて安定的に生成され、ホトトランジスタ25のコレクタと抵抗26のとの間のノードS1を通じてフェイルセーフな電子制御装置4の制御部4a,4bにそれぞれ入力される。押しボタンユニット3は、操作者がフェイルセーフな電子制御装置4にホイスト1の巻上げ動作及び巻下げ動作を指示するための操作器である。このために、押しボタンユニット3は、巻上げボタン31aと、巻下げボタン32bと、を有する。巻上げボタン31aは、交流電源周波数に基づく一定周期のパルス信号である巻上げ操作パルス信号を生成する。このために、巻上げボタン31aは、交流電源回路14と同様に50Hz又は60Hzの商用交流電源等に接続された交流電源回路32aと、抵抗33aを介して交流電源回路32aに接続された双方向ホトカプラ34aと、交流電源回路32aと双方向ホトカプラ34aとの間の接続を維持し又は切り離すためのスイッチ35aと、を有する。双方向ホトカプラ34aは、入力側に設けられた発光ダイオード36a-1,36a-2と、出力側に設けられたホトトランジスタ37aと、を有し、ホトトランジスタ37aのエミッタは接地され、ホトトランジスタ37aのコレクタは、抵抗38aを介して図示しない直流電源に接続される。このような構成によって、スイッチ35aがオン状態である、すなわち、巻上げボタン31aを押し続けている間、巻上げ操作パルス信号が、ホトトランジスタ37aのコレクタと抵抗38aの一端との間のノードS2を通じてフェイルセーフな電子制御装置4の制御部4a,4bにそれぞれ入力され、ホイスト1の巻上げ動作が行われる。巻下げボタン31bは、交流電源周波数に基づく一定周期のパルス信号である巻下げ操作パルス信号を生成する。このために、巻下げボタン31bは、巻上げボタン31aと同様に、50Hz又は60Hzの商用交流電源等に接続された交流電源回路32bと、抵抗33bを介して交流電源回路32bに接続された双方向ホトカプラ34bと、交流電源回路32bと双方向ホトカプラ34bとの間の接続を維持し又は切り離すためのスイッチ35bと、を有する。双方向ホトカプラ34bは、入力側に設けられた発光ダイオード36b-1,36b-2と、出力側に設けられたホトトランジスタ37bと、を有し、ホトトランジスタ37bのエミッタは接地され、ホトトランジスタ37bのコレクタは抵抗38bを介して図示しない直流電源に接続される。このような構成によって、スイッチ35bがオン状態である、すなわち、巻下げボタン31bを押し続けている間、巻下げ操作パルス信号が、ホトトランジスタ37bのコレクタと抵抗38bの一端との間のノードS3を通じてフェイルセーフな電子制御装置4の制御部4a,4bに入力され、ホイスト1の巻下げ動作が行われる。制御部4aは、基板41aと、入力部42aと、メモリ43aと、クロック発振器44aと、演算処理部としてのCPU45aと、入出力部46aと、出力部47aと、通信部48aと、バス49aと、を有する。同様に、制御部4bは、基板41bと、入力部42bと、メモリ43bと、クロック発振器44bと、演算処理部としてのCPU45bと、入出力部46bと、出力部47bと、通信部48bと、バス49bと、を有する。基板41a上には、入力部42a、メモリ43a、クロック発振器44a、CPU45a、入出力部46a、出力部47a、通信部48a及びバス49aが形成される。同様に、基板41b上には、入力部42b、メモリ43b、クロック発振器44b、CPU45b、入出力部46b、出力部47b、通信部48b及びバス49bが形成される。基板41a,41bはそれぞれ、小型化及び低コスト化の観点からワンチップマイコンとすることが好ましい。入力部42a,42bはそれぞれ、押しボタンユニット3からの巻上げ操作パルス信号及び巻下げ操作パルス信号が入力信号として入力される複数の入力ポートを有する。入力部42a,42bの巻上げ操作パルス信号及び巻下げ操作パルス信号入力用ポートにおける一定周期のパルス信号の入力の有無がCPU45a,45bによってそれぞれ検知され、交流電源の周波数に基づく正規の一定周期のパルス信号が入力される場合には、Hレベルの巻上げ操作信号又は巻下げ操作信号をそれぞれ生成し、巻上げ操作パルス信号と巻下げ操作パルス信号を同時に検出した場合、一定周期のパルス信号の入力がない場合又は不正なパルス信号を検出した場合には、Lレベルの巻上げ操作信号又は巻下げ操作信号をそれぞれ生成する。なお、ノイズ以外の不正パルス信号をCPU45a又はCPU45bによって検知した場合に押しボタンユニット3又は信号伝送経路に異常があるとして表示部5に異常を表示することが好ましい。メモリ43a,43bには、CPU45a,45bのプログラムがそれぞれ格納されるとともに、CPU45a,45bでそれぞれ生成した巻上げ操作信号又は巻下げ操作信号のデータ、巻上げ操作信号又は巻下げ操作信号に基づいて生成される出力信号のデータ、巻き上げ操作パルス信号又は巻下げ操作パルス信号、巻上げ操作信号又は巻下げ操作信号、出力信号等に基づいて行われる各種演算処理に係わるデータ等が、CPU45a,45bによってそれぞれ書き込まれる。なお、巻上げ操作信号又は巻下げ操作信号に基づいて生成される出力信号は、入出力部46a,46bのポートを介して制御部4aと制御部4bとの間で相互に入出力される。また、制御部4aで生成される各種データを、IICバス4cを介して入手してメモリ43bに格納し、制御部4bで生成される各種データを、IICバス4cを介して入手してメモリ43aに格納するのが好ましい。クロック発生器44a,44bは、所定のクロック周波数例えば、16MHzのクロック信号をCPU45a,45bにそれぞれ出力する。CPU45a,45bはそれぞれ、クロック発生器44a,44bから入力されたクロック信号を基準として、CPU45a,45bに格納されているホイスト制御プログラムを実行する。パルス信号発生器2からのパルス信号がCPU45a,CPU45bのそれぞれの割込み要求信号入力ポートに入力されると、CPU45a,45bはそれぞれ、割込み要求信号であるパルス信号のパルスの周期に呼応して、ホイスト1の駆動制御に関する演算処理を巻上げ操作信号又は巻下げ操作信号に基づいて実行し、演算結果において照合異常のないときには巻上げ指令信号又は巻下げ指令信号をそれぞれ生成して出力する。なお、巻上げ指令信号と巻下げ指令信号が同時にHレベルを生成しないようにプログラムされている。また、CPU45a,45bはそれぞれ、フェイルセーフな電子制御装置4の異常を検出するために、パルス信号発生器2からのパルス信号のパルス周期に呼応して、メモリ43a,43bに格納された制御部4a,4bの出力信号のデータと入出力部46a,46bに入力された他方の制御部4b,4aの出力信号のデータとの照合を少なくとも2回行う。メモリ43a,43bに格納された制御部4a,4bの出力信号のデータと制御部4bの出力信号との一致が、予め設定された所定回数例えば、10回の照合を繰り返しても規定回数例えば、2回連続して検知しない場合には、CPU45a,45bは、フェイルセーフな電子制御装置4に異常があると判断する。なお、上述したようなCPU45a、45bによる出力信号のデータの照合はそれぞれ、メモリ43a,43bに格納された照合プログラムに従って行われ、CPU45a,45bは、照合結果すなわちフェイルセーフな電子制御装置4に異常があるか否かについての照合データを、上記各種演算処理のデータの一つとして生成する。生成された照合データは、CPU45a、45bによってメモリ43a、43bにそれぞれ格納されるだけでなく、CPU45a,45bにより他方の制御部4b,4aに送信され、他方のCPU45b,45aによってそれぞれのメモリ43b,43aに格納され、制御部4a,4bは、相互に照合結果を共有する。また、CPU45aは、CPU45aに格納されている表示部制御プログラムに従って、表示部5を制御する。このために、CPU45aは、表示部5の制御に関する演算処理を第2の演算処理として実行し、ホイストの運転又はメンテナンスデータを表す映像信号を、上記各種演算処理のデータに基づいて生成する。さらに、CPU45aは、表示部5の制御に関する演算処理を実行している間に、CPU45aの割り込み要求信号入力ポートにパルス信号のライジングエッジを検出した場合、表示部5の制御に関する演算処理を中断して割込み処理であるホイスト1の駆動制御に関する演算処理を第1の演算処理として実行し、ホイスト1の駆動制御に関する演算処理を終了した後に表示部5の制御に関する演算処理を再開する。すなわち、このような割込み処理及び割込み処理終了後の表示部5の制御に関する演算処理の再開がパルス信号のライジングエッジを検出する度に実行される。また、CPU45bは、CPU45bに格納されている通信部制御プログラムに従って、通信部6を制御する。このために、CPU45bは、通信部6の制御に関する演算処理を第2の演算処理として実行し、押しボタンユニット3における表示動作を制御するための押しボタンユニット表示制御信号を、上記各種演算処理のデータに基づいて生成する。さらに、CPU45bは、通信部6の制御に関する演算処理を実行している間に、CPU45bの割り込み要求信号入力ポートにパルス信号のライジングエッジを検出した場合、通信部6の制御に関する演算処理を中断して割込み処理であるホイスト1の駆動制御に関する演算処理を第1の演算処理として実行し、ホイスト1の駆動制御に関する演算処理を終了した後に通信部6の制御に関する演算処理を再開する。すなわち、このような割込み処理及び割込み処理終了後の通信部6の制御に関する演算処理の再開がパルス信号のライジングエッジを検出する度に実行される。なお、CPU45aの処理能力は、CPU45bの処理能力と同一であっても異なってもよい。例えば、CPU45aとCPU45bのうちの少なくとも一方を、安全性が必要なホイスト1の駆動制御に関する演算処理を行うのに必要な最小限の機能を有する廉価なCPUによって構成することができる。また、CPU45bを、CPU45aとは異なる製造プロセスで製造されたCPUによって構成することもでき、この場合、CPU45bにCPU45aと同様な障害が発生する確率を、CPU45bをCPU45aと同一の製造プロセスで製造した場合に比べて低くすることができる。IICバス4cは、制御部4aの入力信号のデータ及び照合データを制御部4bに転送するとともに制御部4bの入力信号のデータ及び照合データを制御部4aに転送するためのシリアルデータ線SDAと、これらの入力信号のデータ及び照合データの転送を行う際に同期をとるためのシリアルクロック線SCLと、を有する。表示部5は、例えば、液晶表示ディスプレイLCDによって構成され、入出力部46aから入力される運転又はメンテナンス信号に対応する文字情報等を表示する。通信部6は、押しボタンユニット表示制御信号を送受信する通信ポート等を有し、入出力部46bから入力された押しボタンユニット表示制御信号を押しボタンユニット3に出力し、押しボタンユニット表示制御信号に応じた押しボタンユニット3の表示制御を行う。図2は、図1のフェイルセーフな電子制御装置の制御部4aが実行するホイスト及び表示部の制御のフローチャートである。図2に示すフローチャートでは、先ず、ステップS1において、CPU45aは、制御部4aの電源図示せずをリセットすることによって制御部4aの初期設定を行う。ステップS2において、割込みが許可され、その後は、CPU45aが、パルス信号発生器2のパルス信号一定周期のHレベル信号がCPU45aの割込み要求信号入力ポートに入力される度に、CPU45aは、後に説明する割込み処理を実行する。ステップS3の入力信号処理において、CPU45aは、押しボタンユニット3からの巻上げ操作パルス信号及び巻下げ操作パルス信号から巻上げ操作信号及び巻下げ操作信号を生成し、メモリ43aに書き込みする。このとき、入力部42aに入力された巻上げ操作パルス信号及び巻下げ操作パルス信号が商用交流電源に基づく正規のパルス信号か否かを判断するようにするのが好ましく、不正なパルスを検出した場合には、所定の異常処理を実行することが好ましい。図2のフローチャートにおける入力信号処理ステップS3は、後に説明する図4のフローチャートにおける入力信号処理ステップS14に含めることができる。また、図2のフローチャートにおける入力信号処理ステップS3は、省略することができる。ステップS4において、CPU45aは、運転又はメンテナンスデータを表示するための表示処理を実行し、表示信号を表示部5に出力する。図3は、図1のフェイルセーフな電子制御装置の制御部4bが実行するホイスト及び通信部の制御のフローチャートである。図4に示すフローチャートでは、先ず、ステップS1’において、CPU45bは、制御部4bの電源図示せずをリセットすることによって制御部4bの初期設定を行う。ステップS2’において、割込みが許可され、その後は、CPU45bがパルス信号発生器2のパルス信号一定周期のHレベル信号がCPU45bの割込み要求信号入力ポートに入力される度に、CPU45bは、後に説明する割込み処理を実行する。ステップS3’の入力信号処理において、CPU45bは、押しボタンユニット3からの巻上げ操作パルス信号及び巻下げ操作パルス信号から巻上げ操作信号及び巻下げ操作信号を生成し、メモリ43bに書き込みする。このとき、入力部42bに入力された巻上げ操作パルス信号及び巻下げ操作パルス信号が商用交流電源に基づく正規のパルス信号か否かを判断するようにするのが好ましく、不正なパルスを検出した場合には、所定の異常処理を実行することが好ましい。図3のフローチャートにおける入力信号処理ステップS3’は、後に説明する図4のフローチャートにおける入力信号処理ステップS14に含めることができる。また、図3のフローチャートにおける入力信号処理ステップS3’は、省略することができる。ステップS4’において、CPU45bは、外部通信処理を実行し、押しボタンユニット表示制御信号を通信部6に出力する。図4は、CPU45a,45bに共通の演算処理のフローチャートであり、図2及び図3のフローチャートで説明した割込み処理のフローチャートであり、CPU45a,45bの割込み要求信号入力ポートに割込み要求信号が入力される度に実行される。図4に示すフローチャートでは、先ず、ステップS11において、CPU45a,45bは、各メモリ43a,43bに格納している第1の計数値Nをそれぞれゼロにリセットする。その後、ステップS12において、CPU45a,45bは、各メモリ43a,43bに格納している第2の計数値Mをそれぞれゼロにリセットする。ステップS13において、CPU45a,45bは、第1の計数値Nを1だけ加算する。その後、ステップS14において、CPU45a,45bは、それぞれの入力部42a,42bに入力された入力信号のデータをそれぞれのメモリ43a,43bに書き込む。その後、ステップS15において、CPU45a,45bは、ホイスト1の駆動制御に関する演算処理を上記入力信号に基づいて実行する。その後、ステップS16において、CPU45a,45bは、入力信号及びメモリ43a,43bのデータ巻上げ操作信号又は巻下げ操作信号並びに図示しない上限信号及び下限信号に基づいて生成された出力信号のデータをメモリ43a,43bにそれぞれ書き込む。その後、ステップS17において、CPU45a,45bは、制御部4a,4bの出力信号が一致しているか否かの照合を行う。その後、ステップS18において、ステップS17の照合結果が照合異常であるか否か判断する。照合異常がないと判断した場合、ステップS19において、CPU45a,45bは、第2の計数値Mを1だけ加算する。その後、ステップS20において、CPU45a,45bは、計数値Mが規定回数例えば、2を超えているか否か判断する。計数値Mが規定回数を超えていない場合、ステップS13に戻る。それに対し、計数値Mが規定回数を超えている場合、ステップS21において、CPU45a,45bは、巻上げ指令信号又は巻下げ指令信号のソリッドステートリレー回路19への出力等のホイスト駆動制御処理を実行する。なお、安全の観点からMを2以上とするのが好ましい。ステップS18において照合異常と判断した場合、ステップS22において、CPU45a,45bは、計数値Nが規定回数例えば、10を超えているか否か判断する。計数値Nが規定回数を超えていない場合、ステップS12に戻る。それに対し、計数値Nが規定回数を超えている場合、ステップS23において、CPU45a,45bは、フェイルセーフな電子制御装置4に異常があると判断し、異常検出信号の電磁リレー17への出力等の異常処理をそれぞれ独立して実行する。ホイスト等の低速度で動作する機器においては、ノイズ等が多く、動作が安定しない場合には、連続する複数回の割込み処理において、ステップS23の異常処理が実行されたときにだけ電磁リレー17に出力される異常信号を有効にするように変更することもできる。ステップS20及びステップS22でそれぞれ用いる規定回数は、CPU45a,45bの処理能力、ノイズの有無等を考慮して予め設定される。CPU45aの処理能力がCPU45bの処理能力と異なる場合、CPU45aにおいてステップS20及びステップS22で用いる規定回数がCPU45bにおいてステップS20及びステップS22で用いる規定回数と異なるのが好ましい。図5は、フェイルセーフな電子制御装置に異常がない場合の50Hz交流電流、パルス信号発生器2からのパルス信号、CPU45a,45bが押しボタンユニット3からの巻上げ操作パルス信号から生成した巻上げ操作信号及びCPU45a,45bが演算結果として出力する巻上げ指令信号の波形図である。フェイルセーフな電子制御装置4が表示部5又は通信部6の制御に関する演算処理を実行している時刻t1において、CPU45a,45bがパルス信号のライジングエッジを検出すると、CPU45a,45bは、表示部5又は通信部6の制御に関する演算処理を中断してホイスト1の駆動制御に関する演算処理を実行する。すなわち、時刻t1において、CPU45a,45bは、割込み要求信号を受信し、割込み処理を実行する。時刻t1から所定時間例えば、1ミリ秒経過した時刻t2において、CPU45a,45bは、ホイスト1の駆動制御に関する演算処理すなわち割込み処理を終了し、表示部5又は通信部6の制御に関する演算処理を再開する。フェイルセーフな電子制御装置4が正常である場合、時刻t1から時刻t2の間において、図4のフローチャートのステップS13からステップS20までの手順を最低2回繰り返してからステップS21に進み、出力部47a,47bは、Lレベルの巻上げ指令信号を出力する。再開された表示部5又は通信部6の制御に関する演算処理は、パルス信号の次のライジングエッジを検出するまで、すなわち、時刻t2から所定時間例えば、9ミリ秒経過した時刻t3まで、CPU45a,45bによって実行される。この間、出力部47a,47bは、Lレベルの巻上げ指令信号の出力を継続する。その後、CPU45a,45bは、ホイスト1の駆動制御に関する演算処理割り込み処理を、パルス信号の次のライジングエッジを検出する時刻t3から開始し、時刻t3から所定時間例えば、1.5ミリ秒経過した時刻t4まで実行し、表示部5又は通信部6の制御に関する演算処理を、時刻t4から所定時間例えば、8.5ミリ秒経過した時刻t5まで実行する。図5の波形図では、時刻t2と時刻t3の間の時刻t3’において、巻上げ操作信号がLレベルからHレベルに変化した場合を例示している。この場合、CPU45a,45bはクロック信号レベルでは非同期で動作しているので、時刻t3’直後の図4のフローチャートにおける照合処理ステップS17において、照合対象データは一致しないことが発生し、ステップS18において照合異常となる。そのために、図4のフローチャートでは、照合異常が解消するまで、ステップS12からステップS18を予め定めた所定回数例えば、10回の範囲で繰り返すようになっている。その後、照合異常が解消し、照合異常なしが所定回数M回例えば、2回連続すると、ホイスト制御処理ステップS21を実行し、時刻t4において、CPU45a,45bは、巻上げ指令信号をLレベルからHレベルに変更して出力し、ホイスト1の駆動制御に関する演算処理割込み処理を終了する。その後、再開された表示部5又は通信部6の制御に関する演算処理は、パルス信号の次のライジングエッジを検出するまで実行する。この間、出力部47a,47bは、Hレベルの巻上げ指令信号の出力を継続する。その後、CPU45a,45bは、ホイスト1の駆動制御に関する演算処理割り込み処理を、パルス信号の次のライジングエッジを検出する時刻t5から開始し、時刻t5から所定時間例えば、1ミリ秒経過した時刻t6まで実行し、表示部5又は通信部6を制御するための演算処理を、時刻t6から所定時間例えば、9ミリ秒経過した時刻t7まで実行する。この場合、時刻t5から巻上げ操作信号がHレベルで変化なく継続しているので、Hレベルの巻上げ指令信号の出力を継続する。時刻t7から所定時間例えば、5秒経過した時刻t8において、CPU45a,45bは、同様に、ホイスト1の駆動制御に関する演算処理割り込み処理を開始し、時刻t8から所定時間例えば、1ミリ秒経過した時刻t9において、表示部5又は通信部6の制御に関する演算処理を再開し、再開された表示部5又は通信部6を制御するための演算処理を、時刻t9から所定時間例えば、9ミリ秒経過した時刻t10まで実行する。この場合、時刻t8と時刻t10の間、更に詳しくは、時刻t9と時刻t10の間の時刻t9’において、巻上げ操作信号がHレベルからLレベルに変化するが、時刻t8から時刻t9まで巻上げ操作信号がHレベルであるので、時刻t8から時刻t10までの間の巻上げ指令信号はHレベルのままである。その後、CPU45a,45bは、ホイスト1の駆動制御に関する演算処理割り込み処理を、パルス信号の次のライジングエッジを検出する時刻t10から開始し、時刻t10から所定時間例えば、1.2ミリ秒経過した時刻t11まで実行し、表示部5又は通信部6を制御するための演算処理を、時刻t11から所定時間例えば、8.8ミリ秒経過した時刻t12まで実行する。この場合、時刻t10から巻上げ操作信号がLレベルであるので、ホイスト1の駆動制御に関する演算処理割り込み処理である図4のフローチャートのステップS21のホイスト制御処理において、巻上げ指令信号はHレベルからLレベルに変更して出力されるので、ホイスト1の駆動制御に関する演算処理割り込み処理を終了する時刻t11からパルス信号の次のライジングエッジを検出する時刻t12までの間の巻上げ指令信号はLレベルとなる。その後も、CPU45a,45bは、ホイスト1の駆動制御に関する演算処理割込み処理と、表示部5又は通信部6に関する演算処理とを、パルス信号発生器2からのパルス信号一定周期のHレベル信号の周期を基準に繰り返し実行する。本実施の形態によれば、ホイスト1の駆動制御に関する厳格に安全を重視する第1の演算処理及び表示部5又は通信部6の制御に関する厳格な安全性まで必要としない第2の演算処理をそれぞれ組み合わせて行う二つの演算処理部45a,45bを有するフェイルセーフな電子制御装置4を、ホイスト1に用いる際に、フェイルセーフな電子制御装置4に異常があるか否かを検出するために特段の照合回路を必要としない。したがって、フェイルセーフな電子制御装置4は、ハードウェアの自由度が高く、したがって、簡単かつ廉価な構成を有することができる。また、本実施の形態によれば、割込み要求信号を信頼性の高い商用交流電源に接続された交流電源回路21の交流電圧信号に基づいて双方向ホトカプラ24a,24bを用いて生成しているので、ホイスト1の駆動制御に関する第1の演算処理を一定周期50Hz交流電源の場合は10ミリ秒、60Hz交流電源の場合は約8.3秒で確実に実行することができる。また、本実施の形態によれば、一定周期の割込み要求信号ごとに第2の演算処理である表示部5又は通信部6の制御に関する演算処理を中断してホイスト1の駆動制御に関する第1の演算処理を実行し、第1の演算処理を終了した後に第2の演算処理を再開することによって、CPU45aがCPU45bと非同期で動作する場合でも、それぞれの演算処理結果を照合する第1の演算処理を制御対象の性能に影響することなく同じタイミングで実行することができる。また、CPU45a,45bは、第1の演算処理を実行していないときに別々の第2の演算処理を実行することができるので、制御装置全体として、処理能力を効率的に向上させることができる。換言すれば、ホイスト、クレーン等に用いられるフェイルセーフな電子制御装置を、廉価なマイコン、ワンチップマイコン等を用いて実現することができる。割込み要求信号としてのパルス発生器2のパルス信号のライジングエッジ検出直後におけるCPU45aがCPU45bと非同期で動作することに起因する、制御部4aの出力信号と制御部4bの出力信号の短時間の不一致を、回避することができない。CPU45a,45bは、このような短時間の不一致をフェイルセーフな電子制御装置4の異常と誤判断する。本実施の形態によれば、制御部4aの出力信号と制御部4bの出力信号との照合を複数回行い、制御部4aの出力信号と制御部4bの出力信号との一致を規定回数以上好ましくは2回以上連続して検出した場合にフェイルセーフな電子制御装置4に異常がないと判断しているので、電磁ノイズ又はCPU45aがCPU45bと非同期で動作することに起因する出力照合の誤判断を、簡単な回路構成で確実に回避することができる。本発明は、上記実施の形態に限定されるものではなく、幾多の変更及び変形が可能である。例えば、上記実施の形態において、本発明によるフェイルセーフな電子制御装置をホイストに適用する場合について説明したが、クレーン等の他の産業用機器にも本発明を適用することができる。また、周辺機器として、表示部、通信部及びパラメータ設定部以外の周辺機器を用いることもできる。また、上記実施の形態において、本発明によるフェイルセーフな電子制御装置がパルス信号発生器を含まない場合について説明したが、本発明によるフェイルセーフな電子制御装置は、パルス信号発生器を含むこともできる。また、上記実施の形態において、本発明によるフェイルセーフな電子制御装置が二つの制御部を有する場合について説明したが、本発明によるフェイルセーフな電子制御装置は、三つ以上の制御部を有することもできる。また、上記実施の形態において、信頼性の高いパルス信号を、信頼性の高い50Hzの商用交流電源の交流電圧信号に基づいて生成する場合について説明したが、信頼性の高いパルス信号を、信頼性の高い他の信号例えば、50Hz又は60Hz以外の周波数を有する商用交流電源の交流電圧信号に基づいて生成することもできる。また、上記実施の形態において、パルス信号のライジングエッジを検出する場合について説明したが、パルス信号のライジングエッジ以外の部分例えば、フォーリングエッジを検出する場合も本発明に適用することができる。また、上記実施の形態において、押しボタンユニットが巻上げボタン及び巻下げボタンを有する場合について説明したが、押しボタンユニットは、巻上げボタン及び巻下げボタン以外のボタン例えば、停止ボタンを有することができ、押しボタンユニット以外の操作部を用いることもできる。また、上記実施の形態において、第2の演算処理が表示部及び通信部の制御に関する演算処理である場合について説明したが、第2の演算処理を、本体を駆動する駆動装置に対する表示部及び通信部以外の周辺機器の制御の際の演算処理とすることもでき、第2の演算処理は、複数の制御部のうちの少なくとも一つの制御部の演算処理部によって行われる。また、上記実施の形態において、入力信号として巻上げ操作信号又は巻下げ操作信号を用いる場合について説明したが、巻上げ操作信号又は巻下げ操作信号以外の信号例えば、ホイストからの停止信号を入力信号として用いることもできる。また、上記実施の形態において、割込み要求信号によって第1の演算処理を実行しているが、割込み処理の他に、ポーリング等のソフトウェア手法によって、第2の演算処理中にパルス信号発生器2の出力する一定周期のパルス信号に呼応して第1の演算処理を起動することもできる。また、上記実施の形態において、巻上げボタン及び巻下げボタンがそれぞれパルス信号を生成する構成を有するが、Hレベル又はLレベルの信号を生成する構成を有してもよい。さらに、上記実施の形態では、1速仕様のホイストを用いる場合について説明したが、押しボタンユニットに多段押しボタンスイッチを採用した多段速のホイストを用いることもできる。"