下部電極層と、前記下部電極層上に設けられ、複数の微小導電体が隙間を介して集合したナノマテリアル集合層と、前記ナノマテリアル集合層上に設けられ、導電性であり、前記微小導電体に接し、開口部が形成された保護層と、前記保護層上に設けられ、前記保護層に接した上部電極層と、を備えたことを特徴とする記憶装置。前記隙間内に埋め込まれた絶縁性の充填材をさらに備え、前記上部電極層は前記開口部を介して前記充填材に接していることを特徴とする請求項1記載の記憶装置。前記保護層は各前記微小導電体の上部を覆っていることを特徴とする請求項1または2に記載の記憶装置。前記上部電極層は前記開口部内に進入していることを特徴とする請求項1~3のいずれか1つに記載の記憶装置。前記微小導電体はカーボンナノチューブであることを特徴とする請求項1~4のいずれか1つに記載の記憶装置。第1の方向に延びる複数本のワード線を含むワード線配線層と、前記第1の方向に対して交差する第2の方向に延びる複数本のビット線を含むビット線配線層と、をさらに備え、前記ワード線配線層及び前記ビット線配線層は交互に積層されており、前記下部電極層、前記ナノマテリアル集合層、前記保護層及び前記上部電極層は、各前記ワード線と各前記ビット線との間に積層されてピラーを形成していることを特徴とする請求項1~5のいずれか1つに記載の記憶装置。下部電極層上に、複数の微小導電体が隙間を介して集合したナノマテリアル集合層を形成する工程と、前記ナノマテリアル集合層の上方から保護材料を堆積させることにより、前記微小導電体に接し、開口部が形成された保護層を形成する工程と、充填材を堆積させることにより、前記開口部を介して前記隙間内に前記充填材を埋め込むと共に、前記保護層を前記充填材により埋め込む工程と、前記充填材の一部を上方から除去することにより、前記保護層を露出させる工程と、前記保護層上に上部電極層を形成する工程と、を備えたことを特徴とする記憶装置の製造方法。前記保護層を露出させる工程は、排出ガス中における前記保護材料の有無を検出しながら、前記充填材をドライエッチングする工程を有し、前記検出結果に基づいて、前記ドライエッチングを停止させることを特徴とする請求項7記載の記憶装置の製造方法。前記充填材の堆積は、前記保護材料の堆積よりも被覆率が高い方法によって行うことを特徴とする請求項7または8に記載の記憶装置の製造方法。前記充填材の堆積は塗布法によって行い、前記保護材料の堆積は気相成長法によって行うことを特徴とする請求項9記載の記憶装置の製造方法。前記保護材料を導電材料とすることを特徴とする請求項7~10のいずれか1つに記載の記憶装置の製造方法。前記保護層を露出させる工程の後、前記上部電極層を形成する工程の前に、前記保護層を除去する工程をさらに備えたことを特徴とする請求項7~10のいずれか1つに記載の記憶装置の製造方法。前記充填材を絶縁材料とすることを特徴とする請求項7~12のいずれか1つに記載の記憶装置の製造方法。前記上部電極層を形成する工程の後、前記充填材を除去する工程をさらに備えたことを特徴とする請求項7~12のいずれか1つに記載の記憶装置の製造方法。前記微小導電体をカーボンナノチューブとすることを特徴とする請求項7~14のいずれか1つに記載の記憶装置の製造方法。第1の方向に延びる複数本のワード線を含むワード線配線層を形成する工程と、前記第1の方向に対して交差する第2の方向に延びる複数本のビット線を含むビット線配線層を形成する工程と、をさらに備え、前記ワード線配線層を形成する工程及び前記ビット線配線層を形成する工程を交互に実施し、前記ナノマテリアル集合層を形成する工程、前記保護層を形成する工程、前記充填材を堆積させる工程、前記保護層を露出させる工程及び前記上部電極層を形成する工程は、前記ワード線配線層を形成する工程と前記ビット線配線層を形成する工程との間に実施することを特徴とする請求項7~15のいずれか1つに記載の記憶装置の製造方法。本発明の実施形態の目的は、高集積化が可能な記憶装置及びその製造方法を提供することである。実施形態に係る記憶装置は、下部電極層と、前記下部電極層上に設けられ、複数の微小導電体が隙間を介して集合したナノマテリアル集合層と、前記ナノマテリアル集合層上に設けられ、導電性であり、前記微小導電体に接し、開口部が形成された保護層と、前記保護層上に設けられ、前記保護層に接した上部電極層と、を備える。実施形態に係る記憶装置の製造方法は、下部電極層上に、複数の微小導電体が隙間を介して集合したナノマテリアル集合層を形成する工程と、前記ナノマテリアル集合層の上方から保護材料を堆積させることにより、前記微小導電体に接し、開口部が形成された保護層を形成する工程と、充填材を堆積させることにより、前記開口部を介して前記隙間内に前記充填材を埋め込むと共に、前記保護層を前記充填材により埋め込む工程と、前記充填材の一部を上方から除去することにより、前記保護層を露出させる工程と、前記保護層上に上部電極層を形成する工程と、を備える。以下、図面を参照しつつ、本発明の実施形態について説明する。先ず、第1の実施形態について説明する。図1は、本実施形態に係る不揮発性記憶装置を例示する斜視図であり、図2は、本実施形態に係る不揮発性記憶装置のピラーを例示する断面図である。本実施形態に係る不揮発性記憶装置はReRAMである。図1に示すように、本実施形態に係る不揮発性記憶装置1においては、シリコン基板11が設けられており、シリコン基板11の上層部分及び上面上には、不揮発性記憶装置1の駆動回路図示せずが形成されている。シリコン基板11上には、駆動回路を埋め込むように、例えばシリコン酸化物からなる層間絶縁膜12が設けられており、層間絶縁膜12上にはメモリセル部13が設けられている。メモリセル部13においては、シリコン基板11の上面に平行な一方向以下、ワード線方向というに延びる複数本のワード線WLを含むワード線配線層14と、シリコン基板11の上面に平行な方向であって、ワード線方向に対して交差、例えば直交する方向以下、ビット線方向というに延びる複数本のビット線BLを含むビット線配線層15とが、絶縁層を介して交互に積層されている。また、ワード線WL同士、ビット線BL同士、ワード線WLとビット線BLとは、相互に接していない。そして、各ワード線WLと各ビット線BLとの最近接点には、シリコン基板11の上面に対して垂直な方向以下、上下方向というに延びるピラー16が設けられている。ピラー16は、ワード線WLとビット線BLとの間に形成されている。1本のピラー16により、1つのメモリセルが構成されている。すなわち、不揮発性記憶装置1は、ワード線WLとビット線BLとの最近接点毎にメモリセルが配置されたクロスポイント型の装置である。ワード線WL、ビット線BL及びピラー16の相互間には、層間絶縁膜図示せずが埋め込まれている。以下、図2を参照して、ピラー16の構成を説明する。図2に示すように、各ピラー16においては、下方から上方に向かって、バリアメタル層21、シリコンダイオード層22、下部電極層23、ナノマテリアル集合層24、保護層25及び上部電極層26がこの順に積層されている。また、後述するように、ナノマテリアル集合層24の内部には、充填材27が侵入している。バリアメタル層21は例えばワード線WL図1参照に接しており、上部電極層26は例えばビット線BL図1参照に接している。また、ピラー16の側面上には例えばシリコン窒化物からなる側壁図示せずが設けられている。バリアメタル層21は例えば窒化チタンTiN又は窒化タンタルTaNからなる。シリコンダイオード層22は例えばポリシリコンからなり、下層側から順に、導電形がn形のn形層、真性半導体からなるi形層、及び導電形がp形のp形層が積層されている。これにより、シリコンダイオード層22は、例えば、ビット線BLにワード線WLよりも高い電位が供給された場合にのみ電流を流し、逆方向の電流は流さない選択素子として機能する。下部電極層23は、例えば、タングステンW、窒化チタンTiN、窒化タングステンWN、窒化タンタルTaN又はチタンシリサイドTiSi等の導電材料によって形成されている。ナノマテリアル集合層24は、微小導電体としてのCNTカーボンナノチューブ31が隙間32を介して集合した層である。なお、図2においては、CNT31は直線又は曲線によって模式的に表している。後述する図3以降の図についても同様である。ナノマテリアル集合層24の厚さ方向におけるCNT31の積層数は、例えば、数層~数十層程度である。また、隙間32内には、絶縁性の充填材27が埋め込まれている。充填材27は、例えば、シリコン酸化物である。そして、CNT31の上部は、充填材27からなる堆積層の上面から突出しており、充填材27によって覆われていない。CNT31の上部とは、例えば、CNT31が上下方向又はそれに近い方向に略直線状に延びている場合には、CNT31の上端部であり、CNT31がうねりながら全体として略水平方向に延びている場合には、ナノマテリアル集合層24の上部に位置するCNT31のうち、上に凸となるように湾曲した部分である。保護層25は、ナノマテリアル集合層24上に設けられており、上述のCNT31の上部を個別に覆っている。保護層25は、例えばタングステンW、窒化チタンTiN、窒化タングステンWN、窒化タンタルTaN又はチタンシリサイドTiSi等の導電材料からなり、CNT31の上部に接触し、CNT31の上部を個別に包み込むように形成されている。各CNT31を覆う保護層25は、CNT31の上部ほど厚く付着しており、CNT31の下部にいくほど付着している保護層25は薄くなり、CNT31のさらに下部ではCNT31の表面に金属微粒子が付着しただけの状態となり、さらに下部では保護層25は全く付着していない。このような保護層25の分布は、EDSエネルギー分散形X線分光器又はEELS電子エネルギー損失分光器等によって保護材料を検出することにより、確認することができる。また、保護層25は不連続層であり、複数の開口部25aが層全体に分布している。保護層25の平均厚さは、例えば、5~20nmである。上部電極層26は下部電極層23と同様な導電材料、例えば、タングステンW、窒化チタンTiN、窒化タングステンWN、窒化タンタルTaN又はチタンシリサイドTiSi等の導電材料によって形成されており、保護層25上に設けられ、保護層25に接している。従って、上部電極層26は保護層25を介してCNT31に接続されている。また、上部電極層26は、保護層25の開口部25a内に進入している。これにより、上部電極層26は、保護層25における各CNT31を覆う部分を個別に覆っている。また、上部電極層26は開口部25a内において充填材27に接している。この上部電極層26と充填材27との界面は平坦である。なお、保護層25と上部電極層26とが同種の材料からなり、両層の界面が不明瞭である場合には、保護層25及び上部電極層26からなる導電層と充填材27との界面において、所々平坦な領域が存在することになる。この平坦な領域が、開口部25aの内部に位置する領域である。但し、この領域の形状はCNT31の影響を受ける。次に、本実施形態に係る不揮発性記憶装置の製造方法について説明する。図3~図6は、本実施形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。先ず、図1に示すように、シリコン基板11の上面に、メモリセル部13を駆動するための駆動回路を形成する。次に、シリコン基板11上に層間絶縁膜12を形成する。次に、層間絶縁膜12内に、駆動回路まで到達するコンタクト図示せずを形成する。次に、例えばダマシン法によって層間絶縁膜12の上層部分内にタングステンを埋め込み、複数本のワード線WLをワード線方向に延びるように相互に平行に形成する。これらのワード線WLにより、ワード線配線層14が形成される。次に、図3に示すように、ワード線配線層14図1参照上に、例えば窒化チタンTiNを堆積させて、バリアメタル層21を形成する。次に、バリアメタル層21上にアモルファスシリコンを堆積させる。このとき、アモルファスシリコンを堆積させながら各不純物を導入して、n形層、i形層及びp形層を連続的に形成する。バリアメタル層21は、ワード線WLを形成するタングステンとシリコンダイオード層22を形成するシリコンとの反応を抑制するバリア層である。次に、シリコンダイオード層22上に、例えばタングステンW、窒化チタンTiN、窒化タングステンWN、窒化タンタルTaN又はチタンシリサイドTiSi等の導電材料を堆積させて、下部電極層23を形成する。次に、下部電極層23上に、水にCNT31が分散された分散液を塗布し、乾燥させる。分散液が乾燥して厚さが減少する過程で、CNT31が延びる方向は、水平方向、すなわち、ワード線方向とビット線方向がなす平面に平行な方向に近づく。これにより、ナノマテリアル集合層24が形成される。なお、上述の塗布及び乾燥を複数回繰り返してもよい。ナノマテリアル集合層24においては、複数本のCNT31が緩く結合しており、CNT31間には隙間32が形成されている。次に、図4に示すように、ナノマテリアル集合層24の上方から、保護材料として、例えばタングステンW、窒化タングステンWN、窒化チタンTiN、窒化タンタルTaN等の導電材料を堆積させる。これにより、ナノマテリアル集合層24上に、保護層25が形成される。この保護材料の堆積は、被覆率が低くなるような方法、例えば、気相成長法によって行い、保護層25を不連続層とする。例えば、堆積量を例えば5~20nmに制限して、PVDPhysicalVaporDeposition:物理気相成長法又はCVDchemicalvapordeposition:化学気相成長法を実施することにより、保護材料からなる不連続層を形成することができる。一般に、金属をCNT上に十分に薄く堆積させると、この金属がCNTの表面を個別に包み込む形で成膜されるため、保護層25はCNT31の上部に接し、CNT31の上部を個別に包み込むように形成される。また、保護材料の堆積量を制限することにより、保護層25は不連続層となり、層全体に複数の開口部25aが形成される。開口部25aのサイズは、後述する充填材27の堆積工程図5参照において、充填材27が開口部25aを介してナノマテリアル集合層24内の全体に行き渡るようなサイズとする。このとき、保護材料は被覆率が低い方法によって堆積させるため、保護材料がナノマテリアル集合層24の隙間32内に深く侵入することはなく、隙間32の大部分は中空のまま残される。次に、図5に示すように、液状の絶縁性の充填材27を塗布する。このとき、充填材27の塗布量は、ナノマテリアル集合層24及び保護層25の合計の膜厚よりも十分に厚くする。これにより、充填材27は、保護層25の開口部25aを介してナノマテリアル集合層24の隙間32内全体に埋め込まれると共に、ナノマテリアル集合層24上にも配置され、保護層25を埋め込む。充填材27には、例えば、SODSpinonDielectric:塗布絶縁膜を有機溶媒に溶かした溶液を使用し、例えば、ダウケミカル社製のSiLKザダウケミカルカンパニー商標を用いることができる。このように、充填材27の埋め込みは、上述の保護材料の堆積よりも被覆率が高い方法によって行い、例えば、塗布法によって行う。次に、充填材27を固化させる。例えば、充填材27としてSiLKを用いる場合には、450°Cの温度に加熱することにより、充填材27を固化させる。固化された充填材27は、ナノマテリアル集合層24の隙間32内に埋め込まれ、保護層25を覆い、保護層25上にも厚く形成される。次に、図6に示すように、上方から例えばRIEreactiveionetching:反応性イオンエッチング等のドライエッチングを施す。このドライエッチングは、保護層25のエッチング速度よりも充填材27のエッチング速度の方が高くなるような条件で行う。また、ドライエッチングの排出ガス中における保護材料の有無を検出し、排出ガス中に保護材料が検出されたら、ドライエッチングを停止させる。これにより、充填材27の上部が除去され、保護層25が露出する。このとき、充填材27は保護層25に対して選択的にエッチングされるため、保護層25の開口部25a内に配置された充填材27の上面は、保護層25の上面よりも低くなり、充填材27の堆積層の上面から、保護層25が突出する。また、CNT31の上部は、保護層25によって覆われているため、エッチングガスに接触することがなく、エッチングから保護される。更に、CNT31の上部以外の部分は、充填材27によって覆われているため、やはりエッチングから保護される。次に、図2に示すように、保護層25の上方から、例えばタングステンW、窒化チタンTiN、窒化タングステンWN、窒化タンタルTaN又はチタンシリサイドTiSi等の導電材料を堆積させる。この堆積は、充填材27を破壊しないような温度で行う。例えば、充填材27として上述のSiLKザダウケミカルカンパニー商標を用いる場合には、この材料の気化温度は約600°Cであるため、上述の導電材料の堆積は600°Cよりも低い温度で行う。これにより、保護層25上に上部電極層26が形成される。上部電極層26は保護層25を覆い、保護層25に接する。また、上部電極層26は保護層25の開口部25a内にも進入し、充填材27と接触する。一方、ナノマテリアル集合層24における隙間32内には既に充填材27が埋め込まれているため、上部電極層26が隙間32内に侵入することはない。これにより、開口部25a内における上部電極層26の下面の表面ラフネスは、充填材27の上面の表面ラフネスと同等になる。次に、上部電極層26上にハードマスク図示せずを形成し、レジスト膜図示せずを形成する。次に、露光及び現像を行ってレジスト膜をパターニングし、レジストパターンを形成する。次に、このレジストパターンをマスクとしてハードマスクをパターニングする。次に、パターニングされたハードマスクをマスクとしてRIE等の異方性エッチングを施し、上部電極層26、保護層25、ナノマテリアル集合層24、下部電極層23、シリコンダイオード層22及びバリアメタル層21を選択的に除去して、ワード線方向及びビット線方向の双方に沿って分断する。これにより、ピラー16図1参照が形成される。次に、例えばCVD法によりシリコン窒化物を堆積させることにより、ピラー16の上面上及び側面上等にライナー膜図示せずを形成する。次に、絶縁材料を堆積させて層間絶縁膜図示せずを形成し、ピラー16を埋め込む。次に、上部電極層26をストッパとしてCMPchemicalmechanicalpolishing:化学的機械研磨処理を施し、層間絶縁膜の上面を平坦化すると共に、層間絶縁膜の上面に上部電極層26を露出させる。これにより、ライナー膜におけるピラー16の側面上に残留した部分が側壁となる。次に、図1に示すように、層間絶縁膜上に更に層間絶縁膜図示せずを形成し、例えばダマシン法によりビット線BLを形成する。ビット線BLは、例えば、タングステンにより形成する。これらの複数本のビット線BLにより、ビット線配線層15が形成される。各ビット線BLは、ビット線方向に配列された複数本のピラー16の上面に接続される。これにより、各ピラー16は、ワード線WLとビット線BLとの間に形成され、且つ、ワード線WL及びビット線BLに接続される。次に、ビット線BL上にピラー16を形成する。このピラー16を形成する際には、上述のワード線WL上に形成したピラー16に対して、シリコンダイオード層22におけるn形層、i形層及びp形層の積層順序を逆にする。以後、同様な方法により、ワード線配線層14、複数本のピラー16、ビット線配線層15及び複数本のピラー16を繰り返して形成する。これにより、本実施形態に係る不揮発性記憶装置1が製造される。次に、本実施形態の動作について説明する。本実施形態に係る不揮発性記憶装置1においては、ナノマテリアル集合層24が高抵抗状態と低抵抗状態の2つの状態を持つことができる。このメカニズムは必ずしも明らかではないが、下部電極層23とCNT31との間の接続状態が変化するためと考えられる。また、下部電極層23と上部電極層26との間に所定の電圧を印加することにより、これらの2つの状態を切り替えることができる。これにより、各状態に対応させて、2値のデータを記憶させることができる。次に、本実施形態の効果について説明する。本実施形態によれば、ナノマテリアル集合層24の隙間32内に充填材27が埋め込まれている。これにより、充填材27を設けない場合と比較して、ナノマテリアル集合層24の機械的強度が向上し、ナノマテリアル集合層24等をパターニングしてピラー16を形成するときに、ピラー16が倒壊したり、ナノマテリアル集合層24を破断面として破断することを防止できる。これにより、ピラー16を細くし、メモリセルの高集積化を図ることができる。また、本実施形態によれば、ナノマテリアル集合層24の隙間32内を充填材27によって埋め込んだ後、導電材料を堆積させて上部電極層26を形成している。これにより、導電材料がナノマテリアル集合層24の隙間32内に侵入することを防止しつつ、上部電極層26を形成することができる。なお、保護層25は充填材27が埋め込まれていない状態で形成するが、被覆率が低い条件で堆積させるため、保護材料がナノマテリアル集合層24内に奥深く侵入することはない。この結果、上部電極層26の下面を平坦にし、ナノマテリアル集合層24の膜厚を均一にし、メモリセルの電気的特性を安定させることができる。これにより、ピラー16を微細に加工しても、メモリセルの特性のばらつきを抑えることができる。換言すれば、メモリセルの特性のばらつきを所定の範囲内に収めつつ、メモリセルの高集積化を図ることができる。更に、本実施形態においては、CNT31の上部に導電性の保護層25が接触し、保護層25に上部電極層26が接触している。そして、CNT31の上部は保護層25によって覆われているため、CNT31と保護層25との間の接触面積が広い。また、図6に示す充填材27のエッチング工程において、保護層25のエッチング速度よりも充填材27のエッチング速度の方が十分に高くなる条件でエッチングしているため、保護層25が充填材27の堆積層の上面から上方に突出するような形態で残留する。そして、その後、導電材料を堆積させて上部電極層26を形成することにより、保護層25の各部分は上部電極層26によって包み込まれる。このため、保護層25と上部電極層26との間の接触面積も広くなる。これにより、保護層25を設けない場合と比較して、CNT31と上部電極層26との間の電流経路が太くなり、且つ、強固になる。また、仮に保護層25を形成しない場合には、上部電極層26に接触しなかったCNT31についても、保護層25を形成することにより、保護層25を介して上部電極層26に接続するようになる。これにより、保護層25を形成しなかった場合と比較して、上部電極層26に接続されるCNT31の本数を増加させることができる。この結果、ピラー16を細くしてメモリセルの高集積化を図っても、CNT31を上部電極層26に確実に接続させることができる。更にまた、本実施形態においては、保護層25がCNT31の上部を覆っているため、図6に示す工程において充填材27をエッチングする際に、CNT31がエッチングガスに接触することを防止できる。これにより、CNT31を保護し、CNT31がエッチングによって損傷を受けることを防止できる。この結果、この損傷に起因してメモリセルの特性が劣化することを防止できる。更にまた、本実施形態においては、図6に示す工程において、充填材27をエッチングするときに、排出ガス中における保護材料の有無を検出し、保護材料が検出されたら、エッチングを停止している。これにより、保護層25が露出した時点で、エッチングを精度よく停止させることができる。この結果、このエッチングによって除去されるCNT31の量を抑制し、材料コストを低減することができる。次に、比較例について説明する。図7~図10は、本比較例に係る不揮発性記憶装置の製造方法を例示する工程断面図である。本比較例は、前述の第1の実施形態と比較して、保護層25を形成しない点が異なっている。先ず、図1に示すように、前述の第1の実施形態と同様な方法により、シリコン基板11の上面に駆動回路を形成し、層間絶縁膜12を形成し、ワード線配線層14を形成する。次に、図7に示すように、バリアメタル層21図3参照、シリコンダイオード層22、下部電極層23及びナノマテリアル集合層24を形成する。次に、図8に示すように、保護層25図4参照を形成することなく、充填材27を塗布し、固化させる。充填材27は、ナノマテリアル集合層24の隙間32内に埋め込まれると共に、ナノマテリアル集合層24上にも配置される。次に、図9に示すように、上方からRIE等のドライエッチングを施すことにより、充填材27の上部を除去し、CNT31を露出させる。このドライエッチングにおいて、エッチング面がナノマテリアル集合層24に到達した後は、充填材27と共にCNT31もエッチングされる。従って、ナノマテリアル集合層24の上面は平坦になる。但し、いつエッチング面がナノマテリアル集合層24に到達したかは検出できないため、CNT31を確実に露出させるために、エッチングはオーバー気味に行う。次に、図10に示すように、露出したナノマテリアル集合層24上に導電材料を堆積させて、上部電極層26を形成する。このとき、ナノマテリアル集合層24と上部電極層26との界面は平坦になる。そして、CNT31はこの界面において上部電極層26の下面と接触する。以後の工程は、前述の第1の実施形態と同様である。本比較例においては、図9に示す工程において、CNT31を確実に露出させるために、エッチングはオーバー気味に行う必要があるが、これにより、CNT31の一部が失われてしまう。このため、この損失分を考慮して、予めナノマテリアル集合層24を厚く形成しておく必要があり、材料コストが増加する。これに対して、前述の第1の実施形態によれば、保護材料を検出しながらエッチングを行うことにより、保護層25が露出した時点でエッチングを停止させることができるため、CNT31の損失を抑え、材料コストを抑制することができる。また、本比較例においては、図9に示す工程において、充填材27と共にCNT31もエッチングされるため、CNT31が損傷を受けてしまう。これに対して、前述の第1の実施形態によれば、CNT31の上部を保護層25により覆った状態でエッチングを行うため、CNT31が損傷を受けることを防止できる。更に、本比較例においては、ナノマテリアル集合層24のCNT31が上部電極層26の下面とほぼ点状に接触する。このため、CNT31と上部電極層26との間のコンタクト抵抗が高く、且つ、不安定である。この結果、メモリセルの特性が不安定となる。この問題は、メモリセルを高集積化するためにピラー16を細くすると、より顕著になる。これに対して、前述の第1の実施形態によれば、CNT31の上部を導電性の保護層25で覆い、保護層25を上部電極層26で覆っているため、CNT31と上部電極層26との間の電流経路が太く強固である。このため、CNT31と上部電極層26との間のコンタクト抵抗が低く、且つ安定する。なお、仮に、保護層25を形成せず、充填材27を塗布しない場合には、上部電極層26を形成する際に、導電材料はナノマテリアル集合層24の隙間32内に深く侵入する。このため、CNT31と上部電極層26の混在層が厚くなる。例えば、厚さが20~50nmの混在層が形成される。これに対して、前述の第1の実施形態においては、混在層の厚さは5~20nm程度である。これは、例えば、試料の断面をTEMtransmissionelectronmicroscopy:透過型電子顕微鏡によって観察することにより、確認できる。次に、第2の実施形態について説明する。図11は、本実施形態に係る不揮発性記憶装置のピラーを例示する断面図である。図11に示すように、本実施形態に係る不揮発性記憶装置2は、前述の第1の実施形態に係る不揮発性記憶装置1図2参照と比較して、ナノマテリアル集合層24内に充填材27図2参照が埋め込まれていない点が異なっている。次に、本実施形態に係る不揮発性記憶装置の製造方法について説明する。先ず、前述の第1の実施形態において説明した方法のうち、図3から図6に示す工程を実施する。次に、図2に示すように、上部電極層26を形成し、上部電極層26、保護層25、充填材27を埋め込んだナノマテリアル集合層24、下部電極層23、シリコンダイオード層22及びバリアメタル層21をエッチングして、ピラー16に加工する。ここまでは、前述の第1の実施形態と同様である。そして、本実施形態においては、ピラー16を形成した後、充填材27を除去する。充填材27は、例えば、加熱処理により気化させて、除去することができる。例えば、充填材27を上述のSiLKによって形成する場合には、600°C以上の温度に加熱することにより、SiLKを気化させることができる。その後、側壁を形成する。以後の工程は、前述の第1の実施形態と同様である。これにより、図11に示す不揮発性記憶装置1が製造される。なお、本実施形態に係る不揮発性記憶装置2においては、上部電極層26の下面のうち、保護層25の開口部25a内に位置していた領域が、充填材27を除去した後は、充填材27によって支持されなくなる。このため、その後の熱処理等により、上部電極層26が変形した場合には、この領域は平坦ではなくなる可能性がある。本実施形態によれば、前述の第1の実施形態と比較して、各CNT31の可動性を高め、スイッチング速度を向上させることができる。本実施形態における上記以外の構成、製造方法、動作及び効果は、前述の第1の実施形態と同様である。次に、第3の実施形態について説明する。図12は、本実施形態に係る不揮発性記憶装置のピラーを例示する断面図であり、図13は、本実施形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。図12に示すように、本実施形態に係る不揮発性記憶装置3は、前述の第1の実施形態に係る不揮発性記憶装置1図2参照と比較して、保護層25が設けられていない点が異なっている。但し、以下に説明するように、不揮発性記憶装置2の製造途中においては、保護層25を形成する。次に、本実施形態に係る不揮発性記憶装置の製造方法について説明する。先ず、図3から図6に示す工程を実施する。このとき、保護層25の材料保護材料は窒化シリコンSiNとする。次に、図13に示すように、保護層25のエッチング速度が充填材27のエッチング速度よりも高くなるような条件で、エッチングを行う。例えば、エッチング液として燐酸を用いたウェットエッチングを施す。これにより、保護層25を除去する。このとき、充填材27の堆積層の上面における保護層25が除去されたあとの領域には凹部が形成され、主としてこの凹部内において、保護層25によって覆われていたCNT31の上部が露出する。その後、図12に示すように、ナノマテリアル集合層24上に、上部電極層26を形成する。このとき、上部電極層26は凹部内にも埋め込まれ、CNT31の露出部分を覆う。以後の工程は、前述の第1の実施形態と同様である。これにより、図12に示す不揮発性記憶装置3が製造される。本実施形態によれば、前述の第1の実施形態と比較して、保護層25の材料保護材料を導電材料に限定する必要がなくなり、窒化シリコン等の絶縁材料も使用することができる。これにより、保護材料の選択の自由度が向上し、製造が容易になる。例えば、本実施形態においては、保護層25を窒化シリコンSiNにより形成し、エッチング液として燐酸を用いる例を示したが、これには限定されない。例えば、保護層25をタングステンWにより形成し、エッチング液をNC2、すなわち、過酸化水素水とTMYの混合溶液としてもよい。又は、保護層25を窒化タングステンWNにより形成し、エッチング液をNC2としてもよい。但し、エッチング液には、CNT31及び周辺材料に損傷を与えない液を選択する必要がある。また、本実施形態によっても、図6に示す工程において、充填材27をエッチングする際に、CNT31が保護層25によって覆われているため、CNT31の損傷を防止することができる。更に、充填材27のエッチングの際に、保護層25の材料保護材料を検出することにより、エッチングを精度よく停止させ、ナノマテリアル集合層24を過剰にエッチングすることを防止できる。更にまた、上部電極層26が各CNT31の上部を覆うように形成されるため、CNT31と上部電極層26との間の接触面積が広くなり、コンタクト抵抗を低減することができる。本実施形態における上記以外の構成、製造方法、動作及び効果は、前述の第1の実施形態と同様である。次に、第4の実施形態について説明する。図14は、本実施形態に係る不揮発性記憶装置のピラーを例示する断面図である。図14に示すように、本実施形態は、前述の第2の実施形態と第3の実施形態とを組み合わせた例である。すなわち、本実施形態に係る不揮発性記憶装置4は、前述の第1の実施形態に係る不揮発性記憶装置1図2参照と比較して、保護層25及び充填材27が設けられていない点が異なっている。次に、本実施形態に係る不揮発性記憶装置の製造方法について説明する。先ず、図3から図6に示す工程を実施する。すなわち、バリアメタル層21、シリコンダイオード層22、下部電極層23、ナノマテリアル集合層24及び保護層25をこの順に形成し、充填材27を堆積させた後、充填材27の上部を除去して保護層25を露出させる。次に、図13に示すように、保護層25をエッチングして除去する。次に、図14に示すように、上部電極層26を形成する。次に、バリアメタル層21から上部電極層26までの積層膜をエッチングして、ピラー16に加工する。次に、例えば、加熱処理により充填材27を気化させることにより、充填材27を除去する。次に、ピラー16の側面上に側壁を形成する。以後の工程は、前述の第1の実施形態と同様である。これにより、図14に示す不揮発性記憶装置4が製造される。本実施形態の効果は、前述の第2及び第3の実施形態と同様である。また、本実施形態における上記以外の構成、製造方法及び動作は、前述の第1の実施形態と同様である。以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。例えば、前述の各実施形態においては、ナノマテリアル集合層を構成する微小導電体としてCNTカーボンナノチューブを用いる例を示したが、これには限定されない。微小導電体としては、例えば、グラフェン、フラーレン、カーボンナノリボン、カーボンナノコイル、シリコンナノチューブ、ポーラス多孔質材料、又はそれらの混合体を使用してもよい。また、下部電極層23及び上部電極層26の材料は、前述の例には限定されず、電導特性等の物性及びプロセス上の都合等によって選定してもよい。以上説明した実施形態によれば、高集積化が可能な記憶装置及びその製造方法を実現することができる。