"バースト信号からバーストデータ再生を行うPONシステムのCDR回路において、システムクロックのシステム基準周波数に同期したN位相クロックで入力データをN位相サンプリングし、前記N位相サンプリングの結果から入力データのエッジ位相を検出し、前記エッジ位相に基づく入力データの識別位相として最適な位相にてサンプリングされた結果をCDRの最適再生データとして出力するCDR機能手段と、前記エッジ位相の検出結果を積算、スムージングし、入力データエッジ位相検出結果に対するヒストグラムを作成するデータエッジ位相ヒストグラム作成手段と、N位相クロック生成結果をシステムクロック速度レベルまで分周し、分周したクロックをシステムクロックから生成したm位相クロックにてサンプリングし、サンプリング結果から分周クロックのエッジ位相を検出してヒストグラムを作成するサンプリングクロックヒストグラム作成手段と、前記サンプリングクロックヒストグラムからN位相クロックのジッタ量を検出すると共に、前記データエッジ位相ヒストグラムから前記サンプリングクロックヒストグラムを減算し、入力データに重畳するジッタ成分のみ抽出し、入力データに重畳するジッタ成分から入力データの理想的な1ビットパルス幅とことなるピークをパルス幅歪量として判断して検出する検出手段と、を備えたことを特徴とするPONシステムのCDR回路。N位相クロックのジッタ量の検出結果が最適となるようにN位相クロックのループフィルタ定数を変更する制御と、入力データに重畳するパルス幅歪量が最適となるように、CDR回路への入力データを出力するイコライザを制御する制御の少なくとも一方を行う制御手段をさらに備えたことを特徴とする請求項1に記載のPONシステムのCDR回路。制御手段が、イコライザの制御量の設定は、検出したパルス幅歪量に対応した予め内蔵されているテーブルにより制御量を決定し、また制御情報のやり取りのための通信インタフェースを有することを特徴とする請求項2に記載のPONシステムのCDR回路。システムクロック出力に挿入されたジッタ抑圧用の外部PLL回路をさらに備えたことを特徴とする請求項1から3までのいずれか1項に記載のPONシステムのCDR回路。バースト信号からバーストデータ再生を行うPONシステムのCDR回路におけるパルス幅歪自己検出方法であって、システムクロックのシステム基準周波数に同期したN位相クロックで入力データをN位相サンプリングし、前記N位相サンプリングの結果から入力データのエッジ位相を検出し、前記エッジ位相に基づく入力データの識別位相として最適な位相にてサンプリングされた結果をCDRの最適再生データとして出力するCDR機能手段における、前記エッジ位相の検出結果を積算、スムージングし、入力データエッジ位相検出結果に対するヒストグラムを作成するデータエッジ位相ヒストグラム作成工程と、N位相クロック生成結果をシステムクロック速度レベルまで分周し、分周したクロックをシステムクロックから生成したm位相クロックにてサンプリングし、サンプリング結果から分周クロックのエッジ位相を検出してヒストグラムを作成するサンプリングクロックヒストグラム作成工程と、前記サンプリングクロックヒストグラムからN位相クロックのジッタ量を検出すると共に、前記データエッジ位相ヒストグラムから前記サンプリングクロックヒストグラムを減算し、入力データに重畳するジッタ成分のみ抽出し、入力データに重畳するジッタ成分から入力データの理想的な1ビットパルス幅とことなるピークをパルス幅歪量として判断して検出する検出工程と、を備えたことを特徴とするPONシステムのCDR回路におけるパルス幅歪自己検出方法。請求項5のパルス幅歪自己検出方法に、N位相クロックのジッタ量の検出結果が最適となるようにN位相クロックのループフィルタ定数を変更する制御と、入力データに重畳するパルス幅歪量が最適となるように、CDR回路への入力データを出力するイコライザを制御する制御の少なくとも一方を行う制御工程をさらに備えたことを特徴とするPONシステムのCDR回路におけるパルス幅歪自己補償方法。従来のバーストCDRは、このような高速な応答速度を持つバーストCDR動作を実現するために、そのサンプリングクロック位相として8位相程度の位相分解能にて実現していた。このため、入力データに重畳された特異の周波数成分を持つパタンジッタが非常に大きい場合、サンプリング分解能以下のパルス幅歪みとなり、正常なCDR動作が妨げられるといった課題があった。このようなパルス幅歪みは、103125Gbpsといった高速な伝送速度となると特に顕著となり、基板伝送路や、CDRの入力部に接続される光受信器との接合部にて発生する可能性が大きい。特に上記非特許文献1に示される10G-EPONシステムにおいては、実際には、光送受信器のプラガバブル構造がコスト、運用面で要求されており、脱着可能とするための多ピンコネクタにおける周波数特性の劣化とそれに起因したパルス幅歪みが顕著となる場合が多い。このため、CDR入力部には、その周波数特性を補償するために周波数イコライザが通常適用されている。一方、このようなイコライザの設定は、試験調整のような大規模な設備を用いて実施する必要があるため、試験調整の複雑化とそれに伴う生産性の劣化、コストの増加や、運用中システムにおける光送受信器の交換が困難となるといった課題が発生する。また、10G-EPONシステムにおいて8位相程度の位相分解能を確保するためには、8位相クロック生成回路にて発生し、サンプリングクロックに重畳するジッタ成分量を抑圧する必要がある。一方、10G-EPONシステムの8位相分解能に相当する96.97ps/8=12.12psのクロック精度を得るためには、8位相クロック生成回路にて発生するジッタ量を数ps程度のオーダとする必要があるが、設計により最適化を行った場合でも、プロセスばらつき、周囲環境温度、電源変動、といった実装外部要因によってクロックジッタ量として本数ps程度のオーダでのばらつきが発生してしまうため、実回路への実装後、またCDRIC個別でのN位相サンプリングクロックにて自己生成するジッタ量の簡易な検出手法、およびその最適化手法が必須である。この発明は上記のような課題を解決するためになされたものであり、N位相サンプリングバーストCDRを用いた、簡易な入力データパルス幅歪の自己検出、自己補償機能を備えたPONシステムのCDR回路およびそのパルス幅歪自己検出方法とパルス幅歪自己補償方法を提供することを目的とする。この発明は、バースト信号からバーストデータ再生を行うPONシステムのCDR回路において、システムクロックのシステム基準周波数に同期したN位相クロックで入力データをN位相サンプリングし、前記N位相サンプリングの結果から入力データのエッジ位相を検出し、前記エッジ位相に基づく入力データの識別位相として最適な位相にてサンプリングされた結果をCDRの最適再生データとして出力するCDR機能手段と、前記エッジ位相の検出結果を積算、スムージングし、入力データエッジ位相検出結果に対するヒストグラムを作成するデータエッジ位相ヒストグラム作成手段と、N位相クロック生成結果をシステムクロック速度レベルまで分周し、分周したクロックをシステムクロックから生成したm位相クロックにてサンプリングし、サンプリング結果から分周クロックのエッジ位相を検出してヒストグラムを作成するサンプリングクロックヒストグラム作成手段と、前記サンプリングクロックヒストグラムからN位相クロックのジッタ量を検出すると共に、前記データエッジ位相ヒストグラムから前記サンプリングクロックヒストグラムを減算し、入力データに重畳するジッタ成分のみ抽出し、入力データに重畳するジッタ成分から入力データの理想的な1ビットパルス幅とことなるピークをパルス幅歪量として判断して検出する検出手段と、を備えたことを特徴とするPONシステムのCDR回路等にある。この発明では、N位相サンプリングバーストCDRを用いた、簡易な入力データパルス幅歪の自己検出、自己補償機能を備えたPONシステムのCDR回路、およびそのパルス幅歪自己検出方法とパルス幅歪自己補償方法を提供できる。以下、この発明によるPONシステムのCDR回路等を各実施の形態に従って図面を用いて説明する。なお、各実施の形態において、同一もしくは相当部分は同一符号で示し、重複する説明は省略する。実施の形態1.図1はこの発明の実施の形態1におけるPONシステムのCDR回路のブロック図である。CDR回路はパルス幅歪み自己検出、補償機能を備える。CDR回路は、N位相クロックサンプリング回路1、N位相クロック生成回路2、システムクロック発生回路3、データエッジ位相検出回路4、最適位相データ選択出力回路5、エッジ位相テーブル回路6、最適位相選択回路7、データエッジ位相ヒストグラム作成回路8、Dj検出回路9、制御回路10、m位相クロック生成回路11、m位相サンプリングエッジ検出回路12、サンプリングクロックヒストグラム作成回路13、分周器14を備えている。イコライザ15はCDR回路の前段でCDR回路への入力データを出力するプラガブル光受信器におけるイコライザ、外部ループフィルタ16はN位相クロック生成回路2のクロックを制御するためのものである。以下、この発明の実施の形態1におけるバーストクロック抽出回路およびバーストデータ再生回路の詳細動作を説明する。なお動作説明において、回路動作を理解しやすくするために回路遅延等が理想的に無い場合として説明している。光受信器などから出力されたCDR入力データは、N位相クロックサンプリング回路1に入力される。N位相クロックサンプリング回路1では、N位相クロック生成回路2にて生成されたN位相クロックをサンプリングクロックとして入力データをサンプリングし、出力する。ここで、N位相クロック生成回路2では、システムと周波数同期した基準クロックであるシステムクロック発生回路3より出力されたクロックを基準周波数クロックとして、入力データの1ビット幅に対し1/N位相ずつずれた位相0~位相Nのクロックを生成し、出力している。従って、N位相クロックサンプリング回路1からは、システムクロックに周波数同期し、かつ位相が0~Nまで1/N位相ずつずれた入力データのサンプリング結果が出力される。出力されたN位相クロックサンプリングデータは、データエッジ位相検出回路4および最適位相データ選択出力回路5に出力される。次に、CDRとしてのデータ再生動作を説明する。データエッジ位相検出回路4で検出したデータエッジ位相結果に基づき、エッジ位相テーブル回路6にて、エッジ位相から最も位相余裕のある位相を入力データ位相として最適な再生位相として選択する。選択手段としては、例えば非特許文献2に示すような方法等に従えば良い。本非特許文献2では、検出されたエッジ位相番号の組み合わせに応じて、そのエッジ位相の組み合わせから判断される最もデータビットの中心として相応しい位相を予め中心位相番号としてテーブルに保持し、選択する方法が示されている。本中心位相に対応した選択すべき最適位相番号を最適位相選択回路7にて決定した最適位相結果を最適位相データ選択出力回路5に入力し、最適位相にてサンプリングされた結果をCDR出力結果として出力する。次に、入力データパルス幅歪自己検出動作の詳細を図を用いて説明する。データエッジ位相ヒストグラム生成回路8は、データエッジ位相検出回路4から出力されたデータエッジ検出結果を任意のbit時間積算し、図2のに示すようなヒストグラムを作成する。図2は図1の回路の動作を説明するための図である。はN位相クロック生成回路2の出力である、例えばN=4の場合のN位相サンプリングクロック、はN位相クロックサンプリング回路1の出力である入力データサンプリング結果、はデータエッジ位相ヒストグラム作成回路8の出力であるデータエッジ位相ヒストグラムを示す。ヒストグラムは、エッジ位相に対する検出カウント数として作成される。エッジ位相ヒストグラムは、サンプリングされた入力データのエッジ位相位置の検出ばらつきを表しており、入力データ自身に含まれるジッタ成分と、サンプリングクロック自身に含むジッタ成分を含んだ結果となっている。このヒストグラムは任意のbit積算数を増加させるにつれジッタ成分を正確に反映することが可能であるが、通常、カウントされる累積エッジ位相数が1000程度となる累積カウントbit数pでよい。なお、図2では説明を簡易とするためにN=4位相の場合について説明しているが、この発明を限定するものではない。また、ヒストグラムの作成結果として、エッジ位相間隔を近似式等で補完しても良い。次に、作成されたデータエッジ位相ヒストグラムはDj検出回路9に入力され、N位相サンプリングクロックに重畳したサンプリングクロック自身に含まれるジッタ成分が減算される。ここで、サンプリングクロック自身に含まれるジッタ成分の抽出は後述する方法により抽出される。また減算およびDj検出方法の詳細を次に説明する。サンプリングクロック自身に含まれるジッタ成分の減算方法とDj検出方法の詳細を図3に従って説明する。Dj検出回路9で、まず、データエッジ位相ヒストグラム作成回路8から出力されたデータのヒストグラムから中心位相を検出する。ここで中心位相はヒストグラムのピーク位相として検出される。次に、この中心位相を平均として、ヒストグラムをガウス型関数による近似式1にてフィティングする。ここでランダムジッタは通常ガウス型関数にて表記できるため、近似式1の分散σ1は入力データ信号のサンプリング結果がもつジッタの分散量となる。次に、同様に後述するN位相サンプリングクロックヒストグラム作成回路13から出力されるサンプリングクロックのヒストグラムに基づき、N位相サンプリングクロックの持つ分散量を近似式2よりσ2として求める。N位相サンプリングクロックのヒストグラム作成方法は後述する。次に、分散σ1から分散σ2をσ3=√と減算し、入力データエッジ位相のサンプリング結果から、N位相サンプリングクロックの持つジッタ成分を差し引いた近似式3を作成し、入力データが持つジッタ成分をほぼ抽出したヒストグラムを生成する。次に、入力データパルスのヒストグラムを近似式3と、それ以下のピークを平均値とした近似式4にてフィティングする。ここでフィッティングは、近似式4のピーク値を抽出することを主眼とし、ヒストグラムの分布幅は多少ずれていてもよい。次に、近似式3と近似式4のピークの差分を非ランダム性ジッタであるDjとして抽出する。すなわち、入力データに重畳するジッタ成分から入力データの理想的な1ビットパルス幅とことなるピークをパルス幅歪み量として判断し、検出する。次に、N位相サンプリングクロック自身に含まれるジッタ成分の抽出方法の詳細を説明する。システムの基準となるシステムクロック発生回路3から出力されたシステムクロックは、N位相クロック生成回路2およびm位相クロック生成回路11に入力される。ここでシステムクロックは通常低速なため、m位相クロックはFPGA等で容易に実現可能である。次に、m位相サンプリングエッジ検出回路12では、前述のN位相クロックサンプリング回路1、データエッジ位相検出回路4と同様な動作により、N位相クロック生成回路2の出力クロックを分周器14にてシステムクロック相当の速度に低速化したN位相サンプリングクロックをm位相のシステムクロックにてサンプリングすることで、N位相サンプリングクロックの持つシステムクロックに対するエッジ位相ばらつきを検出する。次にデータエッジ位相ヒストグラム生成回路8と同様にして、N位相サンプリングクロックヒストグラム作成回路13により、m位相サンプリングエッジ検出回路12から出力されるサンプリングエッジ検出結果に基づきヒストグラムを作成してN位相クロックサンプリング回路1の持つばらつきを検出する。そしてDj検出回路9で、前述の近似式2を作成することで、N位相サンプリングクロック自身が出力するジッタ成分を検出する。次に、検出した入力データの持つパルス幅歪量Dj、N位相サンプリングクロックの持つジッタ量σ2を制御回路10に入力する。制御回路10では、入力された入力データの持つパルス幅歪量Djに従いイコライザ15を制御することで、入力データの持つ歪量が最も小さくなるように最適化を行う。すなわちパルス幅歪み量Djが最適となるように、CDR回路への入力データを出力するイコライザ15を制御する。イコライザの制御量の設定は、検出したパルス幅歪量Djに対応した制御回路10に予め内蔵されたテーブルにより制御量を決定する。また、制御情報のやり取りは、I2C等の標準的な通信インタフェースを介して行う。また、N位相サンプリングクロックの持つジッタ量σ2に従い外部ループフィルタ16を制御することで、N位相サンプリングクロックの持つジッタ量σ2が最小となるように最適化する。以上の構成により、入力データのパルス幅歪を自己検出し、制御することが可能となる。これにより、光送受信器のプラガバブル化を実現するために通常必要とされるイコライザの簡易な調整が可能となり、生産性や試験調整性が改善できる。また、N位相サンプリングクロックのジッタを自己検出し制御することが可能となる。これにより、N位相サンプリング方式CDRの性能を改善し生産性や試験調整性を改善することができる。また、通常高速な測定器が必要となるジッタ特性を回路内部にて自己検出することが可能なため、運用時における性能改善や、試験調整の簡素化による生産性の向上、消費電力の低減等も実現できる。実施の形態2.図4はこの発明の実施の形態2におけるPONシステムのCDR回路のブロック図である。図1に対して図4では外部PLL17が追加されている。追加された外部PLL回路17は、システムクロック発生回路3のシステムクロックに重畳するジッタを抑圧することにより、N位相サンプリングクロックヒストグラム生成回路13にて生成されるヒストグラムから抽出されるN位相サンプリングクロックの出力ジッタ成分が、N位相クロック生成回路2にて発生するジッタ成分のみとする。すなわち、N位相クロックのエッジ位相検出結果でサンプリングするシステムクロック自体の持つジッタを無視できる程度に小さくすることができる。以上の構成により、上記実施の形態に加えて、N位相サンプリングクロックの出力ジッタ成分をN位相クロック生成回路2にて発生するジッタ成分のみを高精度に検出することで、例えばループフィルタ16の制御性を改善することも可能となる。以上この発明では、N位相サンプリングバーストCDRを用いて入力データパルス幅歪を自己検出することで、例えばCDR回路の入力側でCDR回路へ入力データを出力するプラガブル光受信器におけるイコライザ調整を簡易に実現する。これによりテスト調整工程の簡素化や,運用中の簡便なプラガブル光送受信器の変更を可能とする。また同時にN位相サンプリングバーストCDR自身のN位相サンプリングクロックにて自己生成するジッタ量の簡易な検出手法、およびその最適化手法を提供することで、CDRにおける生産性を改善する。なお、上述の各回路部分、特にデータエッジ位相ヒストグラム作成回路8、Dj検出回路9、制御回路10、m位相クロック生成回路11、m位相サンプリングエッジ検出回路12、サンプリングクロックヒストグラム作成回路13、分周器14はコンピュータにより機能ブロックとして構成することもできる。また、N位相クロックサンプリング回路1、N位相クロック生成回路2、システムクロック発生回路3、データエッジ位相検出回路4、最適位相データ選択出力回路5、エッジ位相テーブル回路6、最適位相選択回路7がCDR機能手段を構成し、データエッジ位相ヒストグラム作成回路8がデータエッジ位相ヒストグラム作成手段を構成し、m位相クロック生成回路11、m位相サンプリングエッジ検出回路12、サンプリングクロックヒストグラム作成回路13がサンプリングクロックヒストグラム作成手段を構成し、Dj検出回路9が検出手段を構成し、制御回路10が制御手段を構成する。"