"第1信号を入力として第2信号を出力する、第1のMOSトランジスタおよび第2のMOSトランジスタから構成されるCMOSインバータと、前記第2信号の出力を制御する制御信号がゲート端子に入力されるととともに、前記制御信号が前記第2信号の出力を抑止することを示している場合にオフ状態となる第3のMOSトランジスタと、を第1の電源と前記第1の電源よりも低い電圧を供給する第2の電源との間に縦続接続して構成される出力部と、前記制御信号に基づいて前記第1信号の値を固定する固定部と、をそなえ前記制御信号が、前記第2信号の出力を抑止することを示している場合に、前記固定部は、前記第3のMOSトランジスタを介さずに前記第1の電源又は前記第2の電源に接続された前記第1又は第2のMOSトランジスタがオフ状態となる値に前記第1信号を固定することを特徴とする集積回路。前記第1のMOSトランジスタおよび前記第3のMOSトランジスタはPMOSトランジスタ、前記第2のMOSトランジスタはNMOSトランジスタであり、前記第3のMOSトランジスタのソース端子が前記第1の電源に接続され、前記第2のトランジスタのソース端子が前記第2の電源に接続されることを特徴とする請求項1に記載の集積回路。前記第1のMOSトランジスタはPMOSトランジスタ、前記第2のMOSトランジスタおよび前記第3のMOSトランジスタはNMOSトランジスタであり、前記第1のMOSトランジスタのソース端子が前記第1の電源に接続され、前記第3のトランジスタのソース端子が前記第2の電源に接続されることを特徴とする請求項1に記載の集積回路。前記出力部は、入力された複数のデータ信号のうち一のデータ信号を出力する選択部の出力と接続され、前記固定部は、前記選択部の出力を固定することで、前記第1信号の値を固定することを特徴とする請求項1~3のいずれか1項に記載の集積回路。前記出力部は、入力された複数のデータ信号のうち一のデータ信号を出力する選択部の出力と接続され、前記固定部は、前記入力された複数のデータ信号のうち出力するデータ信号を選択する第1の選択信号と、前記入力された複数のデータ信号のうち使用するデータ信号を選択する第2の選択信号と、前記制御信号との論理積を出力する論理積回路をそなえ、前記選択部は、前記論理積回路の出力に応じて、出力を決定することを特徴とする請求項2に記載の集積回路。前記出力部は、入力された複数のデータ信号のうち一のデータ信号を出力する選択部の出力と接続され、前記固定部は、前記入力された複数のデータ信号のうち出力するデータ信号を選択する第1の選択信号の反転した値と、前記入力された複数のデータ信号のうち使用するデータ信号を選択する第2の選択信号の反転した値と、前記制御信号の反転した値との否定論理和を出力する否定論理和回路をそなえ、前記選択部は、前記否定論理和回路の出力に応じて、出力を決定することを特徴とする請求項3に記載の集積回路。前記固定部は、入力された複数のデータ信号のうち一のデータ信号を選択信号に応じて出力する選択部の出力と前記制御信号の反転した値との否定論理和を前記第1信号として出力することを特徴とする請求項2に記載の集積回路。前記固定部は、入力された複数のデータ信号のうち一のデータ信号を選択信号に応じて出力する選択部の出力と前記制御信号との否定論理積を前記第1信号として出力することを特徴とする請求項3に記載の集積回路。図9は、上記スリーステートインバータ回路100を用いたダイナミックセレクタ回路である。図9に示すダイナミックセレクタ回路200は、m×n対1のダイナミックセレクタ回路であり、ダイナミックブロック40-1~40-をそなえる。このダイナミックブロック40-1~40-ごとにスリーステートインバータ100がそなえられる。なお、ダイナミックブロック40-3~40-2はそれぞれ、ダイナミックブロック40-1と同様の構成を有するため、図9中においては、便宜上、ダイナミックブロック40-3~40-2の図示は省略している。さらに、ダイナミックブロック40-2,40-は、ダイナミックブロック40-1と同様の構成を有するため、図9中においては、便宜上、ダイナミックブロック40-2,40-の詳細な構成は省略している。このダイナミックセレクタ回路200は、信号φがローレベルの期間にPMOSトランジスタPがオン状態、NMOSトランジスタFがオフ状態となり、信号線Dyn1,2の電圧がハイレベルとなる。その後、信号φがハイレベルの期間にPMOSトランジスタPがオフ状態,NMOSトランジスタFがオン状態となる。このevaluation期間において、ダイナミックセレクタ回路200は、選択信号に応じて、Data信号11~mn図中、Data11~Datamnと記載のいずれかを出力する。ここで、例えば、選択信号とは、select信号11~mn図中、select11~selectmnと記載,sel信号図中、selと記載およびblockselect信号1~図中、blockselect1~blockselectと記載である。また、blockselect信号1~,select信号11~2n,select信号31~4nおよびselect信号1~mnはそれぞれ1hotとなることを条件とする1hot信号である。ここで、1hotとは、複数の信号のうち1つの信号だけがハイレベルで、その他の信号がローレベルであることを意味する。ここで、blockselect信号1~のそれぞれは、ダイナミックブロック40-1~40-に対応して設けられた信号である。blockselect信号1~blockselect信号のそれぞれは、ダイナミックブロック40-1~40-から出力された信号を対応するスリーステートインバータ100から出力するか否かを示す信号である。例えば、blockselect信号がローレベルの場合、スリーステートインバータ100の出力を抑止することを示す。図9に示すダイナミックセレクタ回路200についてのタイムチャートを図10に示す。図10に示すタイムチャートは、ダイナミックブロック40-1,40-2に対応するblockselect信号1,2がローレベルのときにおいても、これらのダイナミックブロック40-1,40-2の出力信号は、それぞれローレベル,ハイレベルとなることを示している。すなわち、ダイナミックブロック40-1~40-に対応するblockselect信号1~がローレベルの場合でも、ダイナミックブロック40-1~40-の出力はローレベルまたはハイレベルとなり、一方の値に固定されない。従って、ダイナミックブロック40-1~40-の出力信号の衝突を避けるため、ダイナミックブロック40-1~40-の後段にはそれぞれスリーステートインバータ回路100を設ける。また、図11は、上記スリーステートインバータ回路100を用いたスタティックセレクタ回路である。図11に示すスタティックセレクタ回路300は、m×n対1のスタティックセレクタ回路であり、セレクタ50-1~50-mをそなえる。select信号<1:n>図中、select<1>~select<n>と記載及びblockselect信号1~m図中、blockselect1~blockselectmと記載はそれぞれ1hot信号である。なお、セレクタ50-3~50-はそれぞれ、セレクタ50-1と同様の構成を有するため、図11中においては、便宜上、セレクタ50-3~50-の図示は省略している。さらに、セレクタ50-2,50-mは、セレクタ50-1と同様の構成を有するため、図11中においては、便宜上、セレクタ50-2,50-mの詳細な構成は省略している。スタティックセレクタ回路300においては、select信号<1:n>により、セレクタ50-1~50-mのそれぞれが出力するData信号が選択される。そして、最終的にblockselect信号1~mによりスリーステートインバータ100を制御することで、セレクタ50-1~50-mのうち1のセレクタの出力を、スリーステートインバータ100から出力する。このスタティックセレクタ回路300ついても、blockselect信号1~mがローレベルのときにおいて、対応するセレクタ50-1~50-mの出力がローレベルまたはハイレベルとなり、一方の値に固定されない。従って、信号の衝突を避けるため、セレクタ50の後段にスリーステートインバータ回路100を設ける。以上から、セレクタ回路等の回路全体の動作を高速化するためには、スリーステートインバータ回路の動作の高速化が求められる。また、従来のスリーステートインバータ回路はトランジスタが多いため、消費電力が大きくなってしまう。本件の目的は、スリーステートインバータ回路の動作速度を高速化すること、および、スリーステートインバータ回路の消費電力を削減することである。なお、前記目的に限らず、後述する発明を実施するための形態に示す各構成により導かれる作用効果であって、従来の技術によっては得られない作用効果を奏することも本件の他の目的の1つとして位置付けることができる。本集積回路は、第1信号を入力として第2信号を出力する、第1のMOSトランジスタおよび第2のMOSトランジスタから構成されるCMOSインバータと、前記第2信号の出力を制御する制御信号がゲート端子に入力されるととともに、前記制御信号が前記第2信号の出力を抑止することを示している場合にオフ状態となる第3のMOSトランジスタと、を第1の電源と前記第1の電源よりも低い電圧を供給する第2の電源との間に縦続接続して構成される出力部と、前記制御信号基づいて前記第1信号の値を固定する固定部と、をそなえ、前記制御信号が、前記第2信号の出力を抑止することを示している場合に、前記固定部は、前記第3のMOSトランジスタを介さずに前記第1の電源又は前記第2の電源に接続された前記第1又は第2のMOSトランジスタがオフ状態となる値に前記第1信号を固定する。開示の集積回路によれば集積回路の動作速度を高速化すること、および、集積回路の消費電力を削減することができる。以下、図面を参照して本集積回路に係る実施形態の一例を説明する。A第1実施形態図1は、実施形態の一例としてのダイナミックセレクタ回路集積回路の構成を示す図である。図1に示すダイナミックセレクタ回路1は、m×n対1のダイナミックセレクタ回路である。なお、nは、後述するブロック31におけるNMOSトランジスタN1の数あるいは後述するブロック32におけるNMOSトランジスタN4の数であり、mは、ダイナミックセレクタ回路1に含まれるブロック31,32の総数である。第1実施形態にかかるダイナミックセレクタ回路1は、図1に示すように、AND回路2,AND回路3,ダイナミックブロック4-1~4-,スリーステートインバータ5-1~5-,NOT回路6,NOT回路7およびNOT回路8をそなえている。スリーステートインバータ5-1~5-は、それぞれダイナミックブロック4-1~4-に対応してそなえられる。また、NOT回路7は、ダイナミックブロック4-1~4-ごとにそなえられる。AND回路2,3は、それぞれダイナミックブロック4-1~4-ごとにそなえられる。以下、ダイナミックブロックを示す符号としては、複数のダイナミックブロックのうち1つを特定する必要があるときには符号4-1~4-を用いるが、任意のダイナミックブロックを指すときには符号4を用いる。また、スリーステートインバータを示す符号としては、複数のスリーステートインバータのうち1つを特定する必要があるときには符号5-1~5-を用いるが、任意のスリーステートインバータを指すときには符号5を用いる。なお、ダイナミックブロック4-3~4-2はそれぞれ、ダイナミックブロック4-1と同様の構成を有するため、図1中においては、便宜上、ダイナミックブロック4-3~4-2の図示は省略している。また、スリーステートインバータ5-3~5-2はそれぞれ、スリーステートインバータ5-1と同様の構成を有するため、図1中においては、便宜上、スリーステートインバータ5-3~5-2の図示は省略している。さらに、図1中においては、スリーステートインバータ5-3~5-2のそれぞれに接続されるNOT回路7およびダイナミックブロック4-3~4-2のそれぞれに接続されるNAND回路2,3の図示は省略している。また、ダイナミックブロック4-2,4-は、ダイナミックブロック4-1と同様の構成を有するため、図1中においては、便宜上、ダイナミックブロック4-2,4-の詳細な構成は省略している。以下に、各構成要素の接続関係を説明する。ダイナミックセレクタ回路1には、Data信号11~mn,信号φ,sel信号,select信号<1:n>およびblockselect信号1~図中、それぞれData11~Datamn,φ,sel,select<1:n>およびblockselect1~blockselectと記載が入力される。以下、Data信号を示す符号としては、複数のData信号のうち1つを特定する必要があるときには符号11~mnを用いるが、任意のData信号を指すときには単にData信号という。また、以下、blockselect信号を示す符号としては、複数のblockselect信号のうち1つを特定する必要があるときには符号1~を用いるが、任意のblockselect信号を指すときには単にblockselect信号という。さらに、以下、select信号<1:n>を単にselect信号という場合がある。なお、sel信号は、ブロック31,32後述に入力されたData信号のうち、どちらのブロックに入力されたData信号をダイナミックセレクタ回路1から出力するかを示す信号である。例えば、sel信号が、ハイレベルの場合には、ブロック32に入力されたData信号のうち一のData信号をダイナミックセレクタ回路1から出力することを示す。一方、例えば、sel信号が、ローレベルの場合には、ブロック31に入力されたData信号のうち一のData信号をダイナミックセレクタ回路1から出力することを示す。すなわち、sel信号は、入力された複数のデータ信号のうち出力するデータ信号を選択する第1の選択信号として機能する。また、select信号は、ブロック31,32のそれぞれにおいて、入力されるData信号のうち、どのData信号に基づく信号を、後述するNAND回路33へ出力するかを示す信号である。すなわち、select信号は、入力された複数のデータ信号のうち使用するデータ信号を選択する第2の選択信号として機能する。なお、select信号は、例えば、1hot信号である。さらに、blockselect信号は、ダイナミックブロック4ごとに対応して設けられた信号であり、ダイナミックブロック4から出力された信号をそのダイナミックブロック4に接続されたスリーステートインバータ5から出力するか否かを示す信号である。blockselect信号1~は、それぞれダイナミックブロック4-1~4-に対応している。また、blockselect信号1~は、それぞれスリーステートインバータ5-1~5-に対応している。なお、blockselect信号は、例えば、1hot信号である。例えば、blockselect信号が、ハイレベルの場合、ダイナミックブロック4から出力された信号を入力として、対応するスリーステートインバータ5がローレベルまたはハイレベルの信号を出力することを示す。一方、例えば、blockselect信号が、ローレベルの場合、ダイナミックブロック4から出力された信号を入力として、対応するスリーステートインバータ5がローレベルまたはハイレベルの信号を出力することを抑止することを示す。信号φは、一定周期内でハイレベルおよびローレベルを繰り返す信号である。NOT回路6には、sel信号が入力され、NOT回路6の出力は、AND回路2の入力に接続される。AND回路2の入力には、NOT回路6の出力が接続されるとともに、AND回路2の出力は、ダイナミックブロック4に接続されている。また、AND回路2には、select信号およびAND回路2が接続されたダイナミックブロック4に対応するblockselect信号が入力される。AND回路3の出力は、ダイナミックブロック4に接続されている。AND回路3の入力には、sel信号,select信号およびAND回路3が接続されたダイナミックブロック4に対応するblockselect信号が入力される。ダイナミックブロック4には、AND回路2およびAND回路3の出力が接続されるとともに、precharge期間とevaluation期間とを切替制御する信号φが入力される。さらに、ダイナミックブロック4には複数のData信号が入力される。また、ダイナミックブロック4の出力は、対応するスリーステートインバータ5に接続される。ダイナミックブロック4は、ブロック31,32およびNAND回路33をそなえている。ブロック31には、AND回路2の出力が接続されるとともに、信号φおよび複数のData信号が入力される。また、ブロック31の出力は、NAND回路33に接続されている。ブロック31は、PMOSトランジスタP1,P2,サブブロックb11~b1nをそなえている。以下、サブブロックを示す符号としては、複数のサブブロックのうち1つを特定する必要があるときには符号b11~b1nを用いるが、サブブロックb11~b1nのうち任意のサブブロックを指すときには符号b1を用いる。PMOSトランジスタP1のソースは、電源に接続されている。さらに、PMOSトランジスタP1のドレインは、信号線d1を介して、PMOSトランジスタP2のドレインおよびサブブロックb11~b1nに接続されている。より具体的には、PMOSトランジスタP1のドレインは、PMOSトランジスタP2のドレインおよびサブブロックb11~b1nのそれぞれにそなえられた後述するNMOSトランジスタN1のドレインに接続されている。さらに、PMOSトランジスタP1のドレインは、信号線d1を介して、NAND回路33に接続されている。また、PMOSトランジスタP1のゲートには、信号φが入力されている。PMOSトランジスタP2のソースは、電源に接続されている。さらに、PMOSトランジスタP2のドレインは、信号線d1を介して、PMOSトランジスタP1のドレインおよびサブブロックb11~b1nに接続されている。より具体的には、PMOSトランジスタP2のドレインは、PMOSトランジスタP1のドレインおよびサブブロックb11~b1nのそれぞれにそなえられた後述するNMOSトランジスタN1のドレインに接続されている。さらに、PMOSトランジスタP1のドレインは、信号線d1を介して、NAND回路33に接続されている。また、PMOSトランジスタP2のゲートは、NAND回路33の出力に接続されている。サブブロックb1は、信号線d1を介して、PMOSトランジスタP1,P2のドレインおよびNAND回路33に接続されている。また、サブブロックb1には、AND回路2の出力が接続されている。なお、サブブロックb1は、グラウンドに接続されている。すなわち、サブブロックb11~b1nは、並列接続されている。さらに、サブブロックb1には、AND回路2の出力が接続されている。さらに、サブブロックb1には、信号φおよび複数のData信号が入力される。サブブロックb1は、NMOSトランジスタN1~N3をそなえている。NMOSトランジスタN1のドレインは、信号線d1を介して、PMOSトランジスタP1,P2のドレインおよびNAND回路33の入力に接続されている。さらに、NMOSトランジスタN1のソースは、NMOSトランジスタN2のドレインに接続されている。サブブロックb11~b1nのそれぞれにそなえられたNMOSトランジスタN1のゲートは、AND回路2の出力に接続されている。また、サブブロックb11~b1nのそれぞれにそなえられたNMOSトランジスタN1のゲートには、それぞれ、select信号<1>~<n>のそれぞれと反転したsel信号とblockselect信号との論理積が入力される。例えば、サブブロックb11にそなえられたNMOSトランジスタN1のゲートには、select信号<1>と反転したsel信号とblockselect信号との論理積が入力される。NMOSトランジスタN2のドレインおよびソースは、NMOSトランジスタN1のソースおよびNMOSトランジスタN3のドレインとそれぞれ接続されている。サブブロックb11~b1nのそれぞれにそなえられたNMOSトランジスタN2のゲートには、それぞれData信号が入力される。NMOSトランジスタN3のドレインおよびソースは、NMOSトランジスタN2のソースおよびグラウンドとそれぞれ接続されている。サブブロックb11~b1nのそれぞれにそなえられたNMOSトランジスタN3のゲートは、共通であり、信号φが入力される。信号線d1には、PMOSトランジスタP1,P2のドレイン,サブブロックb11~b1nのそれぞれにそなえられたNMOSトランジスタN1のドレインおよびNAND回路33の入力が接続される。ブロック32には、AND回路3の出力が接続されるとともに、信号φおよび複数のData信号が入力される。また、ブロック32の出力は、NAND回路33に接続されている。ブロック32は、PMOSトランジスタP3,P4,サブブロックb21~b2nをそなえている。以下、サブブロックを示す符号としては、複数のサブブロックのうち1つを特定する必要があるときには符号b21~b2nを用いるが、サブブロックb21~b2nのうち任意のサブブロックを指すときには符号b2を用いる。PMOSトランジスタP3のソースは、電源に接続されている。さらに、PMOSトランジスタP3のドレインは、信号線d2を介して、PMOSトランジスタP4のドレインおよびサブブロックb21~b2nと接続されている。より具体的には、PMOSトランジスタP3のドレインは、PMOSトランジスタP4のドレインおよびサブブロックb21~b2nのそれぞれにそなえられた後述するNMOSトランジスタN4のドレインに接続されている。さらに、PMOSトランジスタP3のドレインは、信号線d2を介して、NAND回路33に接続されている。また、PMOSトランジスタP3のゲートには、信号φが入力されている。PMOSトランジスタP4のソースは、電源に接続されている。さらに、PMOSトランジスタP4のドレインは、信号線d2を介して、PMOSトランジスタP3のドレインおよびサブブロックb21~b2nと接続されている。より具体的には、MOSトランジスタP4のドレインは、PMOSトランジスタP3のドレインおよびサブブロックb21~b2nのそれぞれにそなえられたNMOSトランジスタN4のドレインに接続されている。さらに、PMOSトランジスタP4のドレインは、信号線d2を介して、NAND回路33に接続されている。また、PMOSトランジスタP4のゲートは、NAND回路33の出力に接続されている。サブブロックb2は、信号線d2を介して、PMOSトランジスタP3,P4のドレインおよびNAND回路33に接続されている。また、サブブロックb2には、AND回路3の出力が接続されている。なお、サブブロックb2は、グラウンドに接続されている。すなわち、サブブロックb21~b2nは、並列接続されている。さらに、サブブロックb2には、信号φおよび複数のData信号が入力される。サブブロックb2は、NMOSトランジスタN4~N6をそなえている。NMOSトランジスタN4のドレインは、信号線d2を介して、NAND回路33の入力およびPMOSトランジスタP3,P4のドレインに接続される。さらに、NMOSトランジスタN4のソースは、NMOSトランジスタN5のドレインに接続されている。サブブロックb21~b2nのそれぞれにそなえられたNMOSトランジスタN4のゲートは、AND回路3の出力に接続されている。また、サブブロックb21~b2nのそれぞれにそなえられたNMOSトランジスタN4のゲートには、それぞれ、select信号<1>~<n>のそれぞれとsel信号およびblockselect信号との論理積が入力される。例えば、サブブロックb21にそなえられたNMOSトランジスタN1のゲートには、select信号<1>とsel信号およびblockselect信号との論理積が入力される。NMOSトランジスタN5のドレインおよびソースは、NMOSトランジスタN4のソースおよびNMOSトランジスタN6のドレインとそれぞれ接続されている。サブブロックb21~b2nのそれぞれにそなえられたNMOSトランジスタN5のゲートには、それぞれData信号が入力される。NMOSトランジスタN6のドレインおよびソースは、NMOSトランジスタN5のソースおよびグラウンドとそれぞれ接続されている。サブブロックb21~b2nのそれぞれにそなえられたNMOSトランジスタN6のゲートは、共通であり、信号φが入力される。信号線d2には、PMOSトランジスタP3,P4のドレイン,サブブロックb21~b2nのそれぞれにそなえられたNMOSトランジスタN4のドレインおよびNAND回路33の入力が接続される。NAND回路33の入力には、信号線d1を介して、PMOSトランジスタP1,P2のドレインおよびNMOSトランジスタN1のドレインが接続される。さらに、NAND回路33の入力には、信号線d2を介して、PMOSトランジスタP3,P4のドレインおよびNMOSトランジスタN4のドレインが接続される。また、NAND回路33の出力は、スリーステートインバータ5に接続される。なお、ダイナミックブロック4の構成は、上記の構成に限定されるものではない。スリーステートインバータ5には、NAND回路33の出力およびNOT回路7の出力が接続されている。また、スリーステートインバータ5の出力には、NOT回路8の入力が接続されている。スリーステートインバータ5は、NMOSトランジスタ51,PMOSトランジスタ52およびPMOSトランジスタ53をそなえている。NMOSトランジスタ51のドレインは、PMOSトランジスタ52のドレインと接続されている。また、NMOSトランジスタ51のソースは接地されている。言い換えれば、NMOSトランジスタ51のソースは0Vの電源に接続されている。さらに、NMOSトランジスタ51のゲートは、PMOSトランジスタ52のゲートと接続されている。また、NMOSトランジスタ51のゲートは、NAND回路33の出力と接続されている。PMOSトランジスタ52のドレインおよびソースは、NMOSトランジスタ51のドレインおよびPMOSトランジスタ53のドレインとそれぞれ接続されている。さらに、PMOSトランジスタ52のゲートは、NMOSトランジスタ51のゲートと接続されている。また、PMOSトランジスタ52のゲートは、NAND回路33の出力と接続されている。ここで、NMOSトランジスタ51のドレインおよびPMOSトランジスタ52のドレインが、スリーステートインバータ5の出力である。また、NMOSトランジスタ51およびPMOSトランジスタ52のゲートが、スリーステートインバータ5の入力である。PMOSトランジスタ53のドレインおよびソースは、PMOSトランジスタ52のソースおよび電源にそれぞれ接続されている。また、PMOSトランジスタ53のゲートは、NOT回路7の出力と接続されている。すなわち、NMOSトランジスタ51第2のMOSトランジスタの一例とPMOSトランジスタ52第1のMOSトランジスタの一例とは、CMOSインバータを構成している。そして、電源第1の電源-グラウンド第2の電源間において、このCMOSインバータが、PMOSトランジスタ53第3のMOSトランジスタの一例と縦続接続されている。すなわち、スリーステートインバータ5は、CMOSインバータと、第3のMOSトランジスタと、を第1の電源と第1の電源よりも低い電圧を供給する第2の電源との間に縦続接続して構成される出力部の一例である。NOT回路7の入力には、対応するblockselect信号が入力される。さらに、NOT回路7の出力は、PMOSトランジスタ53のゲートに接続されている。NOT回路8の入力には、NMOSトランジスタ51のドレインおよびPMOSトランジスタ52のソースが接続されている。次に、各構成要素の機能について説明する。AND回路2は、入力された信号の論理積を出力する回路である。例えば、AND回路2は、select信号と,NOT回路6によって反転されたsel信号とblockselect信号との論理積を出力する。AND回路3は、入力された信号の論理積を出力する回路である。例えば、select信号,sel信号および対応するblockselect信号の論理積を出力する。NOT回路6は、入力された信号の反転した値を出力する回路である。例えば、NOT回路6は、入力されたsel信号の反転した値を出力する。ダイナミックブロック4は、入力された複数のData信号のうち、一のData信号を選択的に出力する。例えば、ダイナミックブロック4は、信号φ,select信号,sel信号およびblockselect信号に応じて、ダイナミックブロック4に入力された複数のData信号のうち一のData信号を出力する。具体的には、ダイナミックブロック4は、信号φ,AND回路2,3の出力に応じて、複数のData信号のうち一のData信号を、対応するスリーステートインバータ5へ出力する。すなわち、ダイナミックブロック4は、入力された複数のData信号のうち一のData信号を出力する選択部の一例である。ブロック31は、自身に入力された信号に応じた信号を出力する。例えば、ブロック31は、自身に入力された信号φおよびAND回路2の出力に応じて、自身に入力された複数のData信号のうち、一のData信号に応じた信号をNAND回路33に出力する。PMOSトランジスタP1は、ゲートに入力される信号φに応じて電源と信号線d1との間を導通遮断する。PMOSトランジスタP2は、ゲートに入力されるNAND回路33の出力に応じて電源と信号線d1との間を導通遮断する。サブブロックb1は、信号φ,AND回路2の出力およびData信号に応じて、信号線d1の電圧を変化させる。すなわち、サブブロックb1は、信号φ,blockselect信号,select信号,sel信号およびData信号に応じて、信号線d1の電圧を変化させる。NMOSトランジスタN1は、ゲートに入力されるAND回路2の出力に応じて信号線d1とNMOSトランジスタN2との間を導通遮断する。従って、blockselect信号がローレベルの場合、AND回路2の出力はローレベルとなり、NMOSトランジスタN1がオフ状態となるため、信号線d1はprecharge後の電圧ハイレベルに固定される。NMOSトランジスタN2は、ゲートに入力されるData信号に応じてNMOSトランジスタN1とNMOSトランジスタN3との間を導通遮断する。NMOSトランジスタN3は、ゲートに入力される信号φに応じてNMOSトランジスタN2とグラウンドとの間を導通遮断する。ブロック32は、自身に入力された信号に応じた信号を出力する。例えば、ブロック32は、自身に入力された信号φおよびAND回路3の出力に応じて、自身に入力された複数のData信号のうち、一のData信号に応じた信号をNAND回路33に出力する。PMOSトランジスタP3は、ゲートに入力される信号φに応じて電源と信号線d2との間を導通遮断する。PMOSトランジスタP4は、ゲートに入力されるNAND回路33の出力に応じて電源と信号線d2との間を導通遮断する。サブブロックb2は、信号φ,AND回路3の出力およびData信号に応じて、信号線d2の電圧を変化させる。すなわち、サブブロックb2は、信号φ,blockselect信号,select信号,sel信号およびData信号に応じて、信号線d2の電圧を変化させる。NMOSトランジスタN4は、ゲートに入力されるAND回路3の出力に応じて信号線d2とNMOSトランジスタN5との間を導通遮断する。従って、blockselect信号がローレベルの場合、AND回路3の出力はローレベルとなり、NMOSトランジスタN4がオフ状態となるため、信号線d2はprecharge後の電圧ハイレベルに固定される。NMOSトランジスタN5は、ゲートに入力されるData信号に応じてNMOSトランジスタN4とNMOSトランジスタN6との間を導通遮断する。NMOSトランジスタN6は、ゲートに入力される信号φに応じてNMOSトランジスタN5とグラウンドとの間を導通遮断する。NAND回路33は、入力された信号の否定論理積を出力する回路である。例えば、NAND回路33は、信号線d1の電圧と信号線d2の電圧との否定論理積を出力する。従って、blockselect信号がローレベルの場合、信号線d1,d2はprecharge後の電圧ハイレベルに固定されているため、NAND回路33の出力はローレベルに固定される。NOT回路7は、入力された信号の反転した値を出力する回路である。例えば、NOT回路7は、入力されたblockselect信号の反転した値を出力する。スリーステートインバータ5は、自身に入力される信号に応じて、出力端子がハイレベル,ローレベルおよびハイインピーダンスのいずれかの状態となる回路である。具体的には、スリーステートインバータ5は、NOT回路7およびNAND回路33の出力に応じて、出力端子がハイレベル,ローレベルおよびハイインピーダンスのいずれかの状態となる回路である。NMOSトランジスタ51は、ゲートに入力されるNAND回路33の出力に応じてPMOSトランジスタ52とグラウンドとの間を導通遮断する。PMOSトランジスタ52は、ゲートに入力されるNAND回路33の出力に応じてPMOSトランジスタ53とNMOSトランジスタ51との間を導通遮断する。PMOSトランジスタ53は、ゲートに入力されるNOT回路7の出力に応じて、電源とPMOSトランジスタ52との間を導通遮断する。PMOSトランジスタ53のゲートに入力される信号がローレベルの場合、すなわち、blockselect信号がハイレベルの場合、PMOSトランジスタ53はオン状態となり、NMOSトランジスタ51とPMOSトランジスタ52とは、通常のCMOSインバータとして機能する。すなわち、PMOSトランジスタ53のゲートに入力される信号がローレベルの場合において、スリーステートインバータ5はNAND回路33の出力の反転した値を出力する。ここで、NMOSトランジスタ51は第2のMOSトランジスタの一例であり、PMOSトランジスタ52は、第1のMOSトランジスタの一例である。従って、NMOSトランジスタ51とPMOSトランジスタ52とからなるCMOSインバータは、第1信号例えば、NAND回路33の出力信号を入力として第2信号を出力する、第1のMOSトランジスタおよび第2のMOSトランジスタから構成されるCMOSインバータの一例である。具体的には、NMOSトランジスタ51およびPMOSトランジスタ52のゲートにハイレベルの信号が入力された場合には、NMOSトランジスタ51がオン状態となる。したがって、NMOSトランジスタ51によってスリーステートインバータ5の出力容量が放電されることで、スリーステートインバータ5はローレベルの信号を出力する。また、NMOSトランジスタ51およびPMOSトランジスタ52のゲートにローレベルの信号が入力された場合には、PMOSトランジスタ52がオン状態となる。従って、PMOSトランジスタ52,53によってスリーステートインバータ5の出力容量が充電されることで、スリーステートインバータ5はハイレベルの信号を出力する。一方、PMOSトランジスタ53のゲートに入力される信号がハイレベルの場合、すなわち、blockselect信号がローレベルの場合、PMOSトランジスタ53はオフ状態となる。すなわち、PMOSトランジスタ53は第2信号の出力を制御する制御信号例えば、blockselect信号がゲート端子に入力されるとともに、制御信号が第2信号の出力を抑止することを示している場合にオフ状態となる第3のMOSトランジスタの一例である。そして、NMOSトランジスタ51のゲートおよびPMOSトランジスタ52のゲートにローレベルの信号が入力されると、NMOSトランジスタ51はオフ状態となるため、スリーステートインバータ5の出力端子はハイインピーダンス状態となる。つまり、NMOSトランジスタ51およびPMOSトランジスタ53がオフ状態となることで、スリーステートインバータ5の出力端子はハイインピーダンスとなる。NOT回路8は、入力された信号の反転した値を出力する回路である。例えば、NOT回路8は、入力されたスリーステートインバータ5の出力の反転した値を出力する。次に、第1実施形態にかかるダイナミックセレクト回路全体の動作について説明する。一例として、ダイナミックブロック4-1がそなえるブロック11のNMOSトランジスタN2に入力されているData信号11を選択出力する場合について説明する。まず、信号φがローレベルのとき、すなわちprecharge期間のとき、PMOSトランジスタP1,P3がオン状態、NMOSトランジスタN3,N6がオフ状態とるため、信号線d1,d2の電圧がハイレベルとなる。信号線d1,d2の電圧がハイレベルとなることで、NAND回路33の出力はローレベルとなり、PMOSトランジスタP2,P4がオン状態となる。なお、信号φがハイレベルの期間に信号線d1,d2の電圧がローレベルになると、信号φがハイレベルの期間は、信号線d1,d2をハイレベルに戻すことができない。このため、例えば、信号φがハイレベルの期間にselect11~selectmn及びData11~Datamnを変化させない。従って、precharge期間のとき、AND回路2およびAND回路3の出力信号select11~mnおよびData11~mnが確定されている。その後、信号φがハイレベルとなり、evaluation期間になると、PMOSトランジスタP1,P3はオフ状態、NMOSトランジスタN3,N6はオン状態となる。従って、信号線d1の電圧は、AND回路2の出力信号およびNMOSトランジスタN2に入力されたData信号に応じた値となる。また、信号線d2の電圧は、AND回路3の出力信号およびNMOSトランジスタN5に入力されたData信号に応じた値となる。例えば、Data信号11,blockselect信号1,select信号<1>がハイレベルであり、sel信号がローレベルの場合を考える。すると、ダイナミックブロック4-1のサブブロックb11にそなえられたNMOSトランジスタN1のゲートに対する、ダイナミックブロック4-1に接続されたAND回路2の出力はハイレベルとなる。従って、ダイナミックブロック4-1のサブブロックb11にそなえられたNMOSトランジスタN1~N3はオン状態となり、ダイナミックブロック4-1の信号線d1の電圧は、ローレベルとなる。また、ダイナミックブロック4-1のサブブロックb12~サブブロックb1nのそれぞれにそなえられたNMOSトランジスタN1のゲートに対する、ダイナミックブロック4-1に接続されたAND回路2の出力はローレベルとなる。これは、select信号が1hot信号であるからである。従って、ダイナミックブロック4-1のサブブロックb12~b1nのそれぞれにそなえられたNMOSトランジスタN1はオフ状態となる。一方、sel信号がローレベルのため、ダイナミックブロック4-1に接続されたAND回路3の出力はローレベルとなる。従って、ダイナミックブロック4-1のサブブロックb2にそなえられたNMOSトランジスタN4は、オフ状態となるため、信号線d2の電圧は、ハイレベルを維持する。以上の動作により、ダイナミックブロック4-1にそなえられたNAND回路33には、ローレベルの信号とハイレベルの信号とが入力される。そして、ダイナミックブロック4-1にそなえられたNAND回路33は、スリーステートインバータ5-1にそなえられるNMOSトランジスタ51およびPMOSトランジスタ52のゲートにハイレベルの信号を出力する。従って、NMOSトランジスタ51はオン状態となり、NMOSトランジスタ51がスリーステートインバータ5-1の出力容量を放電することで、スリーステートインバータ5-1はローレベルの信号を出力する。なお、blockselect信号1は、ハイレベルであるため、スリーステートインバータ5-1に接続されたNOT回路7の出力はローレベルとなり、スリーステートインバータ5-1を構成するPMOSトランジスタ53はオン状態となっている。従って、例えば、Data信号11がローレベルの場合には、PMOSトランジスタ52およびPMOSトランジスタ53がオン状態となることでスリーステートインバータ5-1はハイレベルの信号を出力する。また、blockselect信号2~blockselect信号はローレベルのため、ダイナミックブロック4-2~ダイナミックブロック4-のそれぞれに接続されたAND回路2およびAND回路3の出力はローレベルとなる。従って、ダイナミックブロック4-2~4-のそれぞれにそなえられたNMOSトランジスタN1,N4はオフ状態となる。よって、ダイナミックブロック4-2~4-のそれぞれにそなえられた信号線d1,d2の電圧は、ハイレベルを維持する。従って、ダイナミックブロック4-2~4-のそれぞれにそなえられたNAND回路33には、ハイレベルの信号のみが入力される。そして、ダイナミックブロック4-2~4-のそれぞれにそなえられたNAND回路33は、それぞれスリーステートインバータ5-2~5-にローレベルの信号を出力する。すなわち、選択部は、論理積回路の出力に応じて、出力を決定する。つまり、blockselect信号によって、スリーステートインバータ5へのNAND回路33の出力がローレベルに固定される。言い換えれば、blockselect信号によって、スリーステートインバータ5の入力がローレベルに固定される。すなわち、AND回路2,3は、制御信号に基づいて第1信号の値を固定する固定部の一例である。より具体的には、AND回路2,3は、選択部の出力を固定することで、第1信号の値を固定する固定部の一例である。従って、スリーステートインバータ5-2~5-のそれぞれにそなえられるNMOSトランジスタ51は、オフ状態となる。すなわち、AND回路2,3は、制御信号が、第2信号の出力を抑止することを示している場合に、第2のMOSトランジスタのソース端子が第2の電源に接続されている場合には、第2トランジスタがオフ状態となる値に第1信号を固定する固定部の一例である。なお、blockselect信号22~は、ローレベルであるため、スリーステートインバータ5-2~5-mのそれぞれに含まれるPMOSトランジスタ53のゲートには、それぞれハイレベルの信号が入力される。従って、スリーステートインバータ5-2~5-のそれぞれに含まれるPMOSトランジスタ53はオフ状態となる。すなわち、blockselect信号2~信号がローレベルの場合、スリーステートインバータ5-2~5-のそれぞれに含まれるNMOSトランジスタ51およびPMOSトランジスタ53がオフ状態となる。従って、スリーステートインバータ5-2~5-それぞれの出力はハイインピーダンスとなる。すなわち、blockselect信号を用いて、スリーステートインバータへの入力をローレベルに固定しているため、3個のMOSトランジスタでハイインピーダンス状態を実現している。従って、NOT回路8にはスリーステートインバータ5-1からローレベルの信号が入力され、NOT回路8はハイレベルの信号を出力する。すなわち、NOT回路8は、Data11を出力する。第1実施形態の例では、上述の如く、blockselect信号を対応するAND回路2,3に入力している。そして、blockselect信号が入力されたAND回路2,3の出力によってNMOSトランジスタN1,N4を制御することで、ダイナミックブロックの出力を制御している。すなわち、blockselect信号がハイレベルの場合には、ダイナミックブロック4は、Data信号に応じた値を出力するが、blockselect信号がローレベルの場合には、NMOSトランジスタN1,N4がオフ状態となるため、ダイナミックブロック4の出力は、Data信号によらずローレベルに固定される。言い換えれば、blockselect信号がローレベルの場合には、スリーステートインバータ5への入力はローレベルに固定される図2に示すタイムチャートにおける、最初のevaluation期間のbout2参照。スリーステートインバータ5への入力がローレベルに固定されることで、スリーステートインバータ5の出力はハイインピーダンスとなる。このように第1実施形態の一例によれば、blockselect信号がローレベルの場合に、当該blockselect信号が入力されるスリーステートインバータ5への入力を固定しているため、スリーステートインバータをMOSトランジスタ3個により構成することができる。さらに、スリーステートインバータ5の出力端子と接地との間にはNMOSトランジスタは1個となるため、スリーステートインバータ5の出力容量を放電する速度を高速化することができる。すなわち、第1実施形態にかかるスリーステートインバータ5によれば、ローレベルの信号の出力する場合の動作を高速化することができる。なお、ダイナミックセレクタ回路1では、precharge後の値をそのまま出力する動作速度、すなわち、ハイレベルを出力する動作はそもそも高速である。また、第1実施形態によれば、スリーステートインバータ5は、MOSトランジスタ3個により構成されるため、4個のMOSトランジスタにより構成されていた従来のスリーステートインバータに比べ低消費電力化が可能となる。B第2実施形態図3は、実施形態の一例としてのダイナミックセレクタ回路の構成を示す図である。第2実施形態にかかるダイナミックセレクタ回路1aは、図3に示すように、NOR回路2a,NOR回路3a,ダイナミックブロック4-1~4-,スリーステートインバータ5a-1~5a-,NOT回路6,NOT回路9およびNOT回路10をそなえている。NOT回路9,10は、ダイナミックブロック4-1~4-ごとにそなえられる。NOR回路2a,3aは、ダイナミックブロック4-1~4-ごとにそなえられる。以下、スリーステートインバータを示す符号としては、複数のスリーステートインバータのうち1つを特定する必要があるときには符号5a-3~5a-mを用いるが、任意のスリーステートインバータを指すときには符号5aを用いる。なお、ダイナミックブロック4-3~4-2はそれぞれ、ダイナミックブロック4-1と同様の構成を有するため、図3中においては、便宜上、ダイナミックブロック4-3~4-2の図示は省略している。また、スリーステートインバータ5a-3~5a-2はそれぞれ、スリーステートインバータ5a-1と同様の構成を有するため、図3中においては、便宜上、スリーステートインバータ5a-3~5a-2の図示は省略している。さらに、図3中においては、スリーステートインバータ5a-3~5a-2のそれぞれに接続されるNOT回路9,10およびダイナミックブロック4-3~4-2のそれぞれに接続されるNOR回路2a,3aの図示は省略している。また、ダイナミックブロック4-2,4-は、ダイナミックブロック4-1と同様の構成を有するため、図3中においては、便宜上、ダイナミックブロック4-2,4-の詳細な構成は省略している。第2実施形態にかかるダイナミックセレクタ回路1aでは、第1実施形態にかかるダイナミックセレクタ回路1におけるAND回路2,3のそれぞれに代えてNOR回路2a,3aをそなえている。また、その他の部分は、第1実施形態にかかるダイナミックセレクタ回路1と同様に構成されている。なお、既述の符号と同一の符号は同一もしくは略同一の部分を示しているので、その詳細な説明は省略する。また、第1実施形態にかかるダイナミックセレクタ回路1とは異なり、ダイナミックセレクタ回路1aには、select信号,sel信号およびblockselect信号の各反転した値が入力される。さらに、第2実施形態にかかるダイナミックセレクタ回路1aでは、第1実施形態にかかるダイナミックセレクタ回路1と比較し、スリーステートインバータの構成が異なる。また、第2実施形態にかかるダイナミックセレクタ回路1aでは、第1実施形態にかかるダイナミックセレクタ回路1と比較し、NAND回路33の出力にNOT回路9が接続されている点で異なる。さらに、第2実施形態にかかるダイナミックセレクタ回路1aでは、第1実施形態にかかるダイナミックセレクタ回路1と比較し、反転したblockselect信号が入力されるNOT回路10がそなえられている点で異なる。以下に、各構成要素の接続関係を説明する。ダイナミックセレクタ回路1aには、sel信号,select信号<1:n>およびblockselect信号1~の各反転した値が入力されるとともに、Data信号11~mn,信号φが入力される。NOT回路6には、反転したsel信号が入力され、NOT回路6の出力は、NOR回路2aの入力に接続される。NOR回路2aの入力には、NOT回路6の出力が接続されるとともに、NOR回路2aの出力は、ダイナミックブロック4に接続されている。また、NOR回路2aには、反転したselect信号とNOR回路2aが接続されたダイナミックブロック4に対応するblockselect信号の反転した信号とが入力される。NOR回路3aの出力は、ダイナミックブロック4に接続されている。NOR回路3aの入力には、反転したsel信号と反転したselect信号とNOR回路3aが接続されたダイナミックブロック4に対応するblockselect信号の反転した信号とが入力される。ダイナミックブロック4には、NOR回路2aおよびNOR回路3aの出力が接続されるとともに、precharge期間とevaluation期間とを切替制御する信号φが入力される。さらに、ダイナミックブロック4には複数のData信号が入力される。また、ダイナミックブロック4の出力は、対応するスリーステートインバータ5aに接続される。NOT回路9の入力は、NAND回路33の出力と接続されており、NOT回路9の出力は、スリーステートインバータ5aと接続されている。より具体的には、NOT回路9の出力は、スリーステートインバータ5aを構成する後述するNMOSトランジスタ55およびPMOSトランジスタ56のゲートに接続されている。NOT回路10の入力には、反転したblockselect信号が入力される。さらに、NOT回路10の出力は、スリーステートインバータ5aを構成するNMOSトランジスタ54のゲートに接続されている。スリーステートインバータ5aには、NOT回路9の出力およびNOT回路10の出力が接続されている。また、スリーステートインバータ5a-1~5a-のそれぞれの出力は互いに接続されている。スリーステートインバータ5aは、NMOSトランジスタ54,NMOSトランジスタ55およびPMOSトランジスタ56をそなえている。NMOSトランジスタ54のドレインは、NMOSトランジスタ55のソースと接続されている。また、NMOSトランジスタ54のソースは接地されている。さらに、NMOSトランジスタ54のゲートは、NOT回路10の出力と接続されている。NMOSトランジスタ55のドレインおよびソースは、PMOSトランジスタ56のドレインおよびNMOSトランジスタ54のドレインとそれぞれ接続されている。NMOSトランジスタ55のゲートは、PMOSトランジスタ56のゲートと接続されるとともに、NOT回路9の出力と接続されている。PMOSトランジスタ56のドレインおよびソースは、NMOSトランジスタ55のドレインおよび電源にそれぞれ接続されている。また、PMOSトランジスタ56のゲートは、NMOSトランジスタ55のゲートと接続されるとともに、NOT回路9の出力と接続されている。すなわち、NMOSトランジスタ55とPMOSトランジスタ56とは、CMOSインバータを構成しており、このCMOSインバータが、NMOSトランジスタ54と縦続接続されている。すなわち、NMOSトランジスタ55第2のMOSトランジスタの一例とPMOSトランジスタ56第1のMOSトランジスタの一例とは、CMOSインバータを構成している。そして、電源第1の電源-グラウンド第2の電源間において、このCMOSインバータが、NMOSトランジスタ54第3のMOSトランジスタの一例と縦続接続されている。すなわち、スリーステートインバータ5aは、CMOSインバータと、第3のMOSトランジスタと、を第1の電源と第1の電源よりも低い電圧を供給する第2の電源との間に縦続接続して構成される出力部の一例である。なお、NMOSトランジスタ55のドレインおよびPMOSトランジスタ56のドレインが、スリーステートインバータ5aの出力である。また、NMOSトランジスタ55およびPMOSトランジスタ56のゲートは、スリーステートインバータ5aの入力である。次に、各構成要素の機能について説明する。NOR回路2aは、入力された信号の否定論理和を出力する回路である。例えば、NOR回路2aは、反転したselect信号とNOT回路6から出力されたsel信号と反転したblockselect信号との否定論理和を出力する。NOR回路3aは、入力された信号の否定論理和を出力する回路である。例えば、反転したselect信号と反転したsel信号と反転したblockselect信号との否定論理和を出力する。NOT回路6は、入力された信号の反転した値を出力する回路である。例えば、NOT回路6は、入力された反転したsel信号の反転した値を出力する。NOT回路9は、入力された信号の反転した値を出力する回路である。例えば、NOT回路9は、入力された反転したblockselect信号の反転した値を出力する。NOT回路10は、入力された信号の反転した値を出力する回路である。例えば、NOT回路7は、NAND回路33の出力の反転した値を出力する。スリーステートインバータ5aは、自身に入力される信号に応じて、出力端子がハイレベル,ローレベルおよびハイインピーダンスのいずれかの状態となる回路である。NMOSトランジスタ54は、ゲートに入力されるNOT回路10の出力に応じてNMOSトランジスタ55とグラウンドとの間を導通遮断する。NMOSトランジスタ55は、ゲートに入力されるNOT回路9の出力に応じてPMOSトランジスタ56とNMOSトランジスタ54との間を導通遮断する。PMOSトランジスタ56は、ゲートに入力されるNOT回路9の出力に応じて、電源とNMOSトランジスタ55との間を導通遮断する。NMOSトランジスタ54のゲートに入力される信号がハイレベルの場合、すなわち、blockselect信号がハイレベルの場合、NMOSトランジスタ54はオン状態となり、NMOSトランジスタ55とPMOSトランジスタ56とは、通常のCMOSインバータとして機能する。すなわち、NMOSトランジスタ54のゲートに入力される信号がハイレベルの場合において、スリーステートインバータ5aはNOT回路9の出力の反転した値を出力する。ここで、NMOSトランジスタ55は第2のMOSトランジスタの一例であり、PMOSトランジスタ56は第1のMOSトランジスタの一例である。従って、NMOSトランジスタ55とPMOSトランジスタ56とからなるCMOSインバータは、第1信号例えば、NOT回路9の出力信号を入力として第2信号を出力する、第1のMOSトランジスタおよび第2のMOSトランジスタから構成されるCMOSインバータの一例である。具体的には、NMOSトランジスタ55およびPMOSトランジスタ56のゲートにローレベルの信号が入力された場合には、PMOSトランジスタ56がオン状態となる。したがって、PMOSトランジスタ56によってスリーステートインバータ5aの出力容量が充電されることで、スリーステートインバータ5aはハイレベルの信号を出力する。また、NMOSトランジスタ55およびPMOSトランジスタ56のゲートにハイレベルの信号が入力された場合には、NMOSトランジスタ55がオン状態となる。従って、NMOSトランジスタ54,55によってスリーステートインバータ5aの出力容量が放電されることで、スリーステートインバータ5aはローレベルの信号を出力する。一方、NMOSトランジスタ54のゲートに入力される信号がローレベルの場合、すなわち、blockselect信号がローレベルの場合、NMOSトランジスタ54はオフ状態となる。すなわち、NMOSトランジスタ54は第2信号の出力を制御する制御信号例えば、blockselect信号がゲート端子に入力されるとともに、制御信号が第2信号の出力を抑止することを示している場合にオフ状態となる第3のMOSトランジスタの一例である。そして、NMOSトランジスタ55のゲートおよびPMOSトランジスタ56のゲートにハイレベルの信号が入力されると、PMOSトランジスタ56はオフ状態となるため、スリーステートインバータ5aの出力端子はハイインピーダンス状態となる。つまり、NMOSトランジスタ54およびPMOSトランジスタ56がオフ状態となることで、スリーステートインバータ5aの出力端子はハイインピーダンスとなる。次に、第2実施形態にかかるダイナミックセレクト回路全体の動作について説明する。一例として、ダイナミックブロック4-1がそなえるブロック11のNMOSトランジスタN2に入力されているData11を選択出力する場合について説明する。まず、信号φがローレベルのとき、すなわちprecharge期間のとき、PMOSトランジスタP1,P3がオン状態、NMOSトランジスタN3,N6がオフ状態とるため、信号線d1,d2の電圧がハイレベルとなる。信号線d1,d2の電圧がハイレベルとなることで、NAND回路33の出力はローレベルとなり、PMOSトランジスタP2,P4がオン状態となる。その後、信号φがハイレベルとなり、evaluation期間になると、PMOSトランジスタP1,P3はオフ状態、NMOSトランジスタN3,N6はオン状態となる。従って、信号線d1の電圧は、NOR回路2aの出力信号およびNMOSトランジスタN2に入力されたData信号に応じた値となる。また、信号線d2の電圧は、NOR回路3aの出力信号およびNMOSトランジスタN5に入力されたData信号に応じた値となる。例えば、Data信号11,blockselect信号1,select信号<1>がハイレベルであり、sel信号がローレベルの場合を考える。すると、ダイナミックブロック4-1のサブブロックb11にそなえられたNMOSトランジスタN1のゲートに対する、ダイナミックブロック4-1に接続されたNOR回路2aの出力はハイレベルとなる。従って、ダイナミックブロック4-1のサブブロックb11にそなえられたNMOSトランジスタN1~N3はオン状態となり、ダイナミックブロック4-1の信号線d1の電圧は、ローレベルとなる。また、ダイナミックブロック4-1のサブブロックb12~サブブロックb1nのそれぞれにそなえられたNMOSトランジスタN1のゲートに対する、ダイナミックブロック4-1に接続されたNOR回路2aの出力はローレベルとなる。これは、select信号が1hot信号であるからである。従って、ダイナミックブロック4-1のサブブロックb12~サブブロックb1nのそれぞれにそなえられたNMOSトランジスタN1はオフ状態となる。一方、sel信号がローレベルのため、ダイナミックブロック4-1に接続されたNOR回路3aの出力はローレベルとなる。従って、ダイナミックブロック4-1のサブブロックb2にそなえられたNMOSトランジスタN4は、オフ状態となるため、信号線d2の電圧は、ハイレベルを維持する。従って、ダイナミックブロック4-1にそなえられたNAND回路33には、ローレベルの信号とハイレベルの信号とが入力される。そして、ダイナミックブロック4-1にそなえられたNAND回路33は、NOT回路9に対して、ハイレベルの信号を出力する。NOT回路9は、ローレベルの信号をスリーステートインバータ5a-1を構成するNMOSトランジスタ55およびPMOSトランジスタ56のゲートに出力する。従って、PMOSトランジスタ56はオン状態となり、PMOSトランジスタ56がスリーステートインバータ5a-1の出力容量を充電することで、スリーステートインバータ5a-1はハイレベルの信号を出力する。なお、blockselect信号1は、ハイレベルであるため、スリーステートインバータ5a-1に接続されたNOT回路10の出力はハイレベルとなり、スリーステートインバータ5a-1を構成するNMOSトランジスタ54はオン状態となっている。従って、例えば、Data信号11がローレベルの場合には、NMOSトランジスタ54およびNMOSトランジスタ54がオン状態となることでスリーステートインバータ5-1はハイレベルの信号を出力する。また、blockselect信号2~はローレベルのため、ダイナミックブロック4-2~4-のそれぞれに接続されたNOR回路2aおよびNOR回路3aの出力はローレベルとなる。従って、ダイナミックブロック4-2~4-のそれぞれにそなえられたNMOSトランジスタN1,N4はオフ状態となる。よって、ダイナミックブロック4-2~4-のそれぞれにそなえられた信号線d1,d2の電圧は、ハイレベルを維持する。従って、ダイナミックブロック4-2~4-のそれぞれにそなえられたNAND回路33には、ハイレベルの信号のみが入力される。そして、ダイナミックブロック4-2~4-のそれぞれにそなえられたNAND回路33は、対応するNOT回路9に対してローレベルの信号を出力する。そして、ダイナミックブロック4-2~4-のそれぞれに接続されたNOT回路9は、それぞれスリーステートインバータ5a-2~5a-にハイレベルの信号を出力する。すなわち、選択部は、否定論理和回路の出力に応じて、出力を決定する。異なる観点から見れば、blockselect信号によって、スリーステートインバータ5aへのNOT回路9の出力がハイレベルに固定される。言い換えれば、blockselect信号によって、スリーステートインバータ5aの入力がハイレベルに固定される。すなわち、NOR回路2a,3aは、制御信号基づいて第1信号の値を固定する固定部の一例である。より具体的には、NOR回路2a,3aは、選択部の出力を固定することで、第1信号の値を固定する固定部の一例である。従って、スリーステートインバータ5a-2~5a-のそれぞれにそなえられるPMOSトランジスタ56は、オフ状態となる。すなわち、NOR回路2a,3aは、制御信号が、第2信号の出力を抑止することを示している場合に、第1のMOSトランジスタのソース端子が第1の電源に接続されている場合には、第1のトランジスタがオフ状態となる値に第1信号を固定する固定部の一例である。なお、blockselect信号2~は、ローレベルであるため、スリーステートインバータ5a-2~5a-mのそれぞれに含まれるNMOSトランジスタ54のゲートには、それぞれローレベルの信号が入力される。従って、スリーステートインバータ5a-2~5a-のそれぞれに含まれるNMOSトランジスタ54はオフ状態となる。すなわち、blockselect信号2~がローレベルの場合、スリーステートインバータ5a-2~スリーステートインバータ5a-のそれぞれに含まれるNMOSトランジスタ54およびPMOSトランジスタ56がオフ状態となる。従って、スリーステートインバータ5a-2~5a-それぞれの出力はハイインピーダンスとなる。すなわち、blockselect信号を用いて、スリーステートインバータへの入力をハイレベルに固定しているため、3個のMOSトランジスタでハイインピーダンス状態を実現している。従って、ダイナミックセレクタ回路1aの出力からはハイレベルの信号が出力される。すなわち、ダイナミックセレクタ回路1aは、Data11を出力する。第2実施形態の一例では、上述の如く、反転したblockselect信号をNOR回路2a,3aに入力している。そして、反転したblockselect信号が入力されたNOR回路2a,3aの出力によってNMOSトランジスタN1,N4を制御することで、ダイナミックブロックの出力を制御している。すなわち、blockselect信号がハイレベルの場合には、ダイナミックブロック4は、Data信号に応じた値を出力するが、blockselect信号がローレベルの場合には、NMOSトランジスタN1,N4がオフ状態となるため、ダイナミックブロック4の出力は、Data信号によらずローレベルに固定される。言い換えれば、blockselect信号がローレベルの場合には、スリーステートインバータ5aへの入力はハイレベルに固定される。スリーステートインバータ5aへの入力がハイレベルに固定されることで、スリーステートインバータ5aの出力はハイインピーダンスとなる。このように第2実施形態によれば、blockselect信号がローレベルの場合に、当該blockselect信号が入力されるスリーステートインバータ5aへの入力を固定しているため、スリーステートインバータをMOSトランジスタ3個により構成することができる。さらに、スリーステートインバータ5aの出力端子と電源との間にはPMOSトランジスタは1個となるため、スリーステートインバータ5aの出力容量を充電する速度を高速化することができる。すなわち、第2実施形態にかかるスリーステートインバータ5aによれば、ハイレベルの信号の出力する場合の動作を高速化することができる。なお、ダイナミックセレクタ回路1aでは、precharge後の値をそのまま出力する動作速度、すなわち、ローレベルを出力する動作はそもそも高速である。また、第2実施形態によれば、スリーステートインバータ5aは、MOSトランジスタ3個により構成されるため、4個のMOSトランジスタにより構成されていた従来のスリーステートインバータに比べ低消費電力化が可能となる。C第3実施形態図4は、実施形態の一例としてのスタティックセレクタ回路の構成を示す図である。図4に示すスタティックセレクタ回路20は、m×n対1のスタティックセレクタ回路である。なお、nは、後述するブロック42の数であり、mは、ダイナミックセレクタ回路1に含まれる後述するセレクタ41の数である。第3実施形態にかかるスタティックセレクタ回路20は、図4に示すように、セレクタ41-1~41-m,NOR回路46およびスリーステートインバータ5-1~5-mをそなえている。スリーステートインバータ5-1~5-mは、それぞれセレクタ41-1~41-mに対応してそなえられる。また、NOR回路46は、セレクタ41-1~41-mごとにそなえられる。以下、セレクタを示す符号としては、複数のセレクタのうち1つを特定する必要があるときには符号41-1~41-mを用いるが、任意のセレクタを指すときには符号41を用いる。また、スリーステートインバータを示す符号としては、複数のスリーステートインバータのうち1つを特定する必要があるときには符号5-3~5-mを用いるが、任意のセレクタを指すときには符号5を用いる。なお、セレクタ41-3~41-はそれぞれ、セレクタ41-1と同様の構成を有するため、図4中においては、便宜上、セレクタ41-3~41-の図示は省略している。また、スリーステートインバータ5-3~5-はそれぞれ、スリーステートインバータ5-1と同様の構成を有するため、図4中においては、便宜上、スリーステートインバータ5-3~5-の図示は省略している。さらに、図4中においては、スリーステートインバータ5-3~5-のそれぞれに接続されるNOR回路46の図示は省略している。また、セレクタ41-2,41-mは、セレクタ4-1と同様の構成を有するため、図4中においては、便宜上、セレクタ41-1,41-mの詳細な構成は省略している。なお、既述の符号と同一の符号は同一もしくは略同一の部分を示す。以下に、各構成要素の接続関係を説明する。スタティックセレクタ回路20には、Data信号11~mn,select信号<1:n>およびblockselect信号1~m図中、それぞれData11~Datamn,select<1>~select<n>およびblockselect1~blockselectmと記載が入力される。また、以下、blockselect信号を示す符号としては、複数のblockselect信号のうち1つを特定する必要があるときには符号1~mを用いるが、任意のblockselect信号を指すときには単にblockselect信号という。また、select信号は、セレクタ41に入力されるData信号のうち、どのData信号をNOR回路46に出力するかを示す信号である。なお、select信号は、例えば、1hot信号である。さらに、blockselect信号は、セレクタ41ごとに対応して設けられた信号であり、セレクタ41から出力された信号を、当該セレクタ41に対応するスリーステートインバータ5から出力するか否かを示す信号である。blockselect信号1~blockselect信号mは、それぞれセレクタ41-1~41-mに対応している。また、blockselect信号1~blockselect信号mは、それぞれスリーステートインバータ5-1~5-mに対応している。なお、blockselect信号は、例えば、1hot信号である。例えば、blockselect信号が、ハイレベルの場合、セレクタ41から出力された信号を、対応するスリーステートインバータ5から出力することを示す。一方、例えば、blockselect信号が、ローレベルの場合、セレクタ41から出力された信号の、対応するスリーステートインバータ5からの出力を抑止することを示す。セレクタ41の出力は、NOR回路46に接続されている。また、セレクタ41には、select信号およびData信号が入力される。セレクタ41は、ブロック42-1~42-nをそなえている。ブロック42-1~42-nは、それぞれselect信号1~nに対応してそなえられる。以下、ブロックを示す符号としては、複数のブロックのうち1つを特定する必要があるときには符号42-1~42-mを用いるが、任意のブロックを指すときには符号42を用いる。ブロック42は、NOR回路46の入力と接続されている。また、ブロック42には、select信号およびData信号が入力される。ブロック42は、NOT回路43,PMOSトランジスタ44およびNMOSトランジスタ45をそなえる。NOT回路43の出力は、PMOSトランジスタ44のゲートに接続されている。また、NOT回路43の入力にはselect信号が入力される。PMOSトランジスタ44のゲートには、NOT回路43の出力が接続されている。また、PMOSトランジスタ44のドレインまたはソースは、NOR回路46の入力およびNMOSトランジスタ45のソースまたはドレインに接続されている。さらに、PMOSトランジスタ44のソースまたはドレインには、NMOSトランジスタ45のドレインまたはソースが接続されるとともに、Data信号が入力される。NMOSトランジスタ45のソースまたはドレインは、NOR回路46の入力およびPMOSトランジスタ44のドレインまたはソースと接続されている。さらに、NMOSトランジスタ45のドレインまたはソースは、PMOSトランジスタ44のソースまたはドレインと接続さるとともに、Data信号が入力される。また、NMOSトランジスタ45のゲートには、select信号が入力される。すなわち、PMOSトランジスタ44およびNMOSトランジスタ45は、Data信号をNOR回路46に入力するか否かを制御するCMOSスイッチを構成している。NOR回路46の入力および出力は、セレクタ41の出力およびスリーステートインバータ5の入力とそれぞれ接続されている。具体的には、NOR回路46の出力はスリーステートインバータ5を構成するNMOSトランジスタ51およびPMOSトランジスタ52のゲートと接続されている。また、NOR回路46には反転したblockselect信号が入力される。なお、スリーステートインバータ5を構成するPMOSトランジスタ53のゲートにも、反転したblockselect信号が入力される。次に、各構成要素の機能について説明する。セレクタ41は、select信号に応じて、入力された複数のData信号うち一のData信号をNOR回路46に出力する。すなわち、セレクタ41は、入力された複数のData信号のうち一のData信号を、選択信号例えば、select信号に応じて出力する選択部の一例である。ブロック42は、select信号に応じて、入力されたData信号を出力する。例えば、select信号がハイレベルの場合、ブロック42は、入力されたData信号を出力する。一方、select信号がローレベルの場合、ブロック42は、Data信号の出力を抑止する。NOT回路43は、入力信号の反転した値を出力する回路である。例えば、NOT回路43は、反転したselect信号をPMOSトランジスタ45のゲートに出力する。PMOSトランジスタ44は、ゲートに入力されるNOT回路43の出力に応じてドレイン-ソース間を導通遮断する。NMOSトランジスタ45は、ゲートに入力されるselect信号に応じてドレイン-ソース間を導通遮断する。例えば、select信号がハイレベルの場合、PMOSトランジスタ44およびNMOSトランジスタ45はオン状態となることで、Data信号がNOR回路46に出力される。一方、select信号がローレベルの場合、MOSトランジスタ44およびNMOSトランジスタ45はオフ状態となる。NOR回路46は、入力された信号の否定論理和を出力する回路である。例えば、NOR回路46は、セレクタ41の出力と反転したblockselect信号との否定論理和を出力する。すなわち、blockselect信号がローレベルの場合、NOR回路46の出力はローレベルに固定される。NOR回路46は、入力された複数のData信号のうち一のData信号を出力する選択部の出力と制御信号の反転した値との否定論理和を第1信号として出力することで、第1信号の値を固定する固定部の一例である。次に、第3実施形態にかかるスタティックセレクト回路全体の動作について説明する。一例として、セレクタ41-1に入力されているData11を選択出力する場合について説明する。例えば、Data信号11,blockselect信号1,select信号<1>がハイレベルであるとする。上記の条件より、セレクタ41-1のブロック42-1のPMOSトランジスタ44およびNMOSトランジスタ45がオン状態となり、セレクタ41-1にそなえられた他のPMOSトランジスタ44およびNMOSトランジスタ45はオフ状態となる。従って、セレクタ41-1の出力は、ハイレベルとなり、セレクタ41-1に接続されたNOR回路46に入力される。セレクタ41-1に接続されたNOR回路46は、blockselect信号1がハイレベルであるため、ローレベルの信号を、スリーステートインバータ5-1を構成するNMOSトランジスタ51およびPMOSトランジスタ52のゲートに出力する。従って、NMOSトランジスタ51はオン状態となり、NMOSトランジスタ51がスリーステートインバータ5-1の出力容量を放電することで、スリーステートインバータ5-1はローレベルの信号を出力する。なお、blockselect信号1は、ハイレベルであるため、スリーステートインバータ5-1を構成するPMOSトランジスタ53はオン状態となっている。従って、例えば、Data信号11がローレベルの場合には、PMOSトランジスタ52およびPMOSトランジスタ53がオン状態となることでスリーステートインバータ5-1はハイレベルの信号を出力する。一方、セレクタ41-2~41-mの出力は、それぞれ対応するNOR回路46に入力される。ここで、blockselect信号2~mはローレベルであるため、セレクタ41-2~41-mのそれぞれに接続されたNOR回路46には、それぞれハイレベルの信号が入力される。従って、セレクタ41-2~41-mからの出力に関わらず、セレクタ41-2~41-mのそれぞれに接続されたNOR回路46は、それぞれローレベルの信号をスリーステートインバータ5-2~5-mに出力する。すなわち、blockselect信号により、スリーステートインバータへの入力信号がローレベルに固定される。言い換えれば、blockselect信号により、NOR回路46の出力をローレベルに固定する。従って、スリーステートインバータ5-2~5-mのそれぞれにそなえられたNMOSトランジスタ51はオフ状態となる。なお、blockselect信号2~mはローレベルであるため、スリーステートインバータ5-2~5-mのそれぞれにそなえられたPMOSトランジスタ53のゲートにはハイレベルの信号が入力されオフ状態となる。すなわち、blockselect信号2~blockselect信号mがローレベルの場合、スリーステートインバータ5-2~5-mのそれぞれに含まれるNMOSトランジスタ51およびPMOSトランジスタ53がオフ状態となる。従って、スリーステートインバータ5-2~5-mそれぞれの出力はハイインピーダンスとなる。すなわち、blockselect信号を用いて、スリーステートインバータへの入力をローレベルに固定しているため、3個のMOSトランジスタでハイインピーダンス状態を実現している。従って、スタティックセレクタ回路20の出力からはハイレベルの信号が出力される。すなわち、スタティックセレクタ回路20は、Data信号11を出力する。第3実施形態の一例では、上述の如く、blockselect信号をNOR回路46に入力することで、スリーステートインバータ5への出力を制御している。すなわち、blockselect信号がハイレベルの場合には、NOR回路46は、Data信号に応じた値を出力するが、blockselect信号がローレベルの場合には、NOR回路46の出力は、入力されたData信号によらずローレベルに固定される。スリーステートインバータ5への入力がローレベルに固定されることで、スリーステートインバータ5の出力はハイインピーダンスとなる。このように第3実施形態によれば、blockselect信号がローレベルの場合に、当該blockselect信号が入力されるスリーステートインバータ5への入力を固定しているため、スリーステートインバータをMOSトランジスタ3個により構成することができる。さらに、スリーステートインバータ5の出力端子とグラウンドとの間にはNMOSトランジスタは1個となるため、スリーステートインバータ5の出力容量を放電する速度を高速化することができる。すなわち、第3実施形態にかかるスリーステートインバータ5によれば、ローレベルの信号の出力する場合の動作を高速化することができる。また、第3実施形態によれば、スリーステートインバータ5は、MOSトランジスタ3個により構成されるため、4個のMOSトランジスタにより構成されていた従来のスリーステートインバータに比べ低消費電力化が可能となる。D第4実施形態図5は、実施形態の一例としてのスタティックセレクタ回路の構成を示す図である。図5に示すスタティックセレクタ回路20aは、m×n対1のスタティックセレクタ回路である。なお、nは、後述するブロック42の数であり、mは、ダイナミックセレクタ回路1に含まれる後述するセレクタ41の数である。第4実施形態にかかるスタティックセレクタ回路20aは、図5に示すように、セレクタ41-1~41-m,NAND回路47およびスリーステートインバータ5a-1~5a-mをそなえている。スリーステートインバータ5a-1~5a-mは、それぞれセレクタ41-1~41-mに対応してそなえられる。また、NAND回路47は、セレクタ41-1~41-mごとにそなえられる。第4実施形態にかかるスタティックセレクタ回路20aでは、第3実施形態にかかるスタティックセレクタ回路20におけるNOR回路46に代えて、NAND回路47をそなえる。また、その他の部分は第3実施形態にかかるスタティックセレクタ回路20と同様に構成されている。なお、既述の符号と同一の符号は同一もしくは略同一の部分を示しているので、その詳細な説明は省略する。さらに、第4実施形態にかかるスタティックセレクタ回路20aでは、反転したblockselect信号ではなく、通常のblockselect信号が入力されている。以下、セレクタを示す符号としては、複数のセレクタのうち1つを特定する必要があるときには符号41-1~41-mを用いるが、任意のセレクタを指すときには符号41を用いる。また、スリーステートインバータを示す符号としては、複数のスリーステートインバータのうち1つを特定する必要があるときには符号5a-3~5a-mを用いるが、任意のセレクタを指すときには符号5aを用いる。なお、セレクタ41-3~41-はそれぞれ、セレクタ41-1と同様の構成を有するため、図5中においては、便宜上、セレクタ41-3~41-の図示は省略している。また、スリーステートインバータ5a-3~5a-はそれぞれ、スリーステートインバータ5a-1と同様の構成を有するため、図5中においては、便宜上、スリーステートインバータ5a-3~5a-の図示は省略している。さらに、図5中においては、スリーステートインバータ5a-3~5a-のそれぞれに接続されるNAND回路47の図示は省略している。また、セレクタ41-2,41-mは、セレクタ4-1と同様の構成を有するため、図4中においては、便宜上、セレクタ41-1,41-mの詳細な構成は省略している。以下に、各構成要素の接続関係を説明する。スタティックセレクタ回路20aには、Data信号11~mn,select信号<1:n>およびblockselect信号1~m図中、それぞれData11~Datamn,select<1>~select<n>およびblockselect1~blockselectmと記載が入力される。セレクタ41の出力は、NAND回路47に接続されている。また、セレクタ41には、select信号およびData信号が入力される。セレクタ41は、ブロック42-1~42-nをそなえている。ブロック42-1~42-nは、それぞれselect信号1~nに対応してそなえられる。以下、ブロックを示す符号としては、複数のブロックのうち1つを特定する必要があるときには符号41-1~4-mを用いるが、任意のブロックを指すときには符号42を用いる。NAND回路47の入力および出力は、セレクタ41の出力およびスリーステートインバータ5aの入力とそれぞれ接続されている。具体的には、NAND回路47の出力はスリーステートインバータ5aを構成するNMOSトランジスタ55およびPMOSトランジスタ56のゲートと接続されている。また、NAND回路47にはblockselect信号が入力される。なお、スリーステートインバータ5aを構成するNMOSトランジスタ54のゲートにも、blockselect信号が入力される。次に、各構成要素の機能について説明する。セレクタ41は、select信号に応じて、入力された複数のData信号うち一のData信号をNAND回路47に出力する。ブロック42は、select信号に応じて、入力されたData信号を出力する。例えば、select信号がハイレベルの場合、ブロック42は、入力されたData信号を出力する。一方、select信号がローレベルの場合、ブロック42は、Data信号の出力を抑止する。NOT回路43は、入力信号の反転した値を出力する回路である。例えば、NOT回路43は、反転したselect信号をPMOSトランジスタ45のゲートに出力する。PMOSトランジスタ44は、ゲートに入力されるNOT回路43の出力に応じてドレイン-ソース間を導通遮断する。NMOSトランジスタ45は、ゲートに入力されるselect信号に応じてドレイン-ソース間を導通遮断する。例えば、select信号がハイレベルの場合、PMOSトランジスタ44およびNMOSトランジスタ45はオン状態となることで、Data信号がNAND回路47に出力される。一方、select信号がローレベルの場合、MOSトランジスタ44およびNMOSトランジスタ45はオフ状態となる。NAND回路47は、入力された信号の否定論理積を出力する回路である。例えば、NAND回路47は、セレクタ41の出力とblockselect信号との否定論理積を出力する。すなわち、blockselect信号がローレベルの場合、NAND回路47の出力はハイレベルに固定される。NAND回路47は、入力された複数のData信号のうち一のData信号を出力する選択部の出力と前記制御信号のとの否定論理積を前記第1信号として出力することで、第1信号の値を固定する固定部の一例である。次に、第4実施形態にかかるスタティックセレクト回路全体の動作について説明する。一例として、セレクタ41-1に入力されているData11を選択出力する場合について説明する。例えば、Data信号11,blockselect信号1,select信号<1>がハイレベルであるとする。上記の条件より、セレクタ41-1のブロック42-1のPMOSトランジスタ44およびNMOSトランジスタ45がオン状態となり、セレクタ41-1にそなえられた他のPMOSトランジスタ44およびNMOSトランジスタ45はオフ状態となる。従って、セレクタ41-1の出力は、ハイレベルとなり、セレクタ41-1に接続されたNAND回路47に入力される。セレクタ41-1に接続されたNAND回路47は、blockselect信号1がハイレベルであるため、ローレベルの信号を、スリーステートインバータ5a-1を構成するNMOSトランジスタ55およびPMOSトランジスタ56のゲートに出力する。従って、PMOSトランジスタ56はオン状態となり、PMOSトランジスタ56がスリーステートインバータ5a-1の出力容量を充電することで、スリーステートインバータ5a-1はハイレベルの信号を出力する。なお、blockselect信号1は、ハイレベルであるため、スリーステートインバータ5a-1を構成するNMOSトランジスタ54はオン状態となっている。従って、例えば、Data信号11がローレベルの場合には、NMOSトランジスタ54およびNMOSトランジスタ55がオン状態となることでスリーステートインバータ5a-1はローレベルの信号を出力する。一方、セレクタ41-2~41-mの出力は、それぞれ対応するNAND回路47に入力される。ここで、blockselect信号2~mはローレベルであるため、セレクタ41-2~41-mのそれぞれに接続されたNAND回路47には、それぞれローレベルの信号が入力される。従って、セレクタ41-2~41-mからの出力に関わらず、セレクタ41-2~41-mのそれぞれに接続されたNAND回路47は、それぞれハイレベルの信号をスリーステートインバータ5a-2~5a-mに出力する。すなわち、blockselect信号により、スリーステートインバータへの入力信号がハイレベルに固定される。言い換えれば、blockselect信号により、NAND回路47の出力をハイレベルに固定する。従って、スリーステートインバータ5a-2~5a-mのそれぞれにそなえられたPMOSトランジスタ56はオフ状態となる。なお、blockselect信号2~mはローレベルであるため、スリーステートインバータ5a-2~5a-mのそれぞれにそなえられたNMOSトランジスタ54のゲートにはローレベルの信号が入力されオフ状態となる。すなわち、blockselect信号2~がローレベルの場合、スリーステートインバータ5a-2~5a-mのそれぞれに含まれるNMOSトランジスタ54およびPMOSトランジスタ56がオフ状態となる。従って、スリーステートインバータ5a-2~5a-mそれぞれの出力はハイインピーダンスとなる。すなわち、blockselect信号を用いて、スリーステートインバータへの入力をハイレベルに固定しているため、3個のMOSトランジスタでハイインピーダンス状態を実現している。従って、スタティックセレクタ回路20の出力からはハイレベルの信号が出力される。すなわち、スタティックセレクタ回路20は、Data11を出力する。第4実施形態の一例では、上述の如く、blockselect信号をNAND回路47に入力することで、スリーステートインバータ5aへの出力を制御している。すなわち、blockselect信号がハイレベルの場合には、NAND回路47は、Data信号に応じた値を出力するが、blockselect信号がローレベルの場合には、NAND回路47の出力は、入力されたData信号によらずハイレベルに固定される。スリーステートインバータ5aへの入力がハイレベルに固定されることで、スリーステートインバータ5aの出力はハイインピーダンスとなる。このように第4実施形態によれば、blockselect信号がローレベルの場合に、当該blockselect信号が入力されるスリーステートインバータ5aへの入力を固定しているため、スリーステートインバータをMOSトランジスタ3個により構成することができる。さらに、スリーステートインバータ5aの出力端子と電源との間にはPMOSトランジスタは1個となるため、スリーステートインバータ5aの出力容量を充電する速度を高速化することができる。すなわち、第4実施形態にかかるスリーステートインバータ5aによれば、ハイレベルの信号の出力する場合の動作を高速化することができる。また、第4実施形態によれば、スリーステートインバータ5aは、MOSトランジスタ3個により構成されるため、4個のMOSトランジスタにより構成されていた従来のスリーステートインバータに比べ低消費電力化が可能となる。以上、詳述したように、blockselect信号がハイレベルかつスリーステートインバータ5に入力される信号がローレベルの場合、ハイレベルの出力を高速化することができる図6A参照。また、blockselect信号がハイレベルかつスリーステートインバータ5aに入力される信号がハイレベルの場合、ローレベルの出力を高速化することができる図6B参照。さらに、blockselect信号がローレベルの場合には、スリーステートインバータ5に入力される信号をハイレベルに固定する。これにより、PMOSトランジスタを1個削減したMOSトランジスタ3個からなるスリーステートインバータ5の出力をハイインピーダンスとしている図7A参照また、blockselect信号がローレベルの場合には、スリーステートインバータ5aに入力される信号をローレベルに固定する。これにより、NMOSトランジスタを1個削減したMOSトランジスタ3個からなるスリーステートインバータ5aの出力をハイインピーダンスとしている図7B参照。従って、低消費電力化が可能となる。Eその他なお、開示の技術は上述した実施形態に限定されるものではなく、本実施形態の趣旨を逸脱しない範囲で種々変形して実施することができる。例えば、本実施形態の一例では、NMOSトランジスタN3,N6,51,54それぞれのソースは、接地されているが、これに限定されるものではなく、負電源第2の電源の一例に接続されることとしてもよい。また、本実施形態の一例では、スリーステートインバータ5,5aをセレクト回路に用いた場合を例に挙げたが、これに限定されるものではなく、本実施形態にかかるスリーステートインバータ5,5aを他の回路に適用してもよい。"