"半導体基板と、前記半導体基板に設けられた第1導電型のソース領域と、前記半導体基板に設けられ、平面視で前記ソース領域から離間して設けられた第1導電型の第1ドリフト領域と、前記半導体基板のうち、平面視で前記ソース領域および前記第1ドリフト領域に挟まれた領域であるチャネル領域と、前記半導体基板に設けられ、平面視で前記第1ドリフト領域のうち前記ソース領域と反対側の領域に接している第1導電型の第2ドリフト領域と、前記半導体基板に設けられ、平面視で前記第1ドリフト領域から離間するとともに、平面視で前記第2ドリフト領域のうち前記第1ドリフト領域と反対側の領域に接しており、前記第1ドリフト領域および前記第2ドリフト領域よりも不純物濃度が高い第1導電型のドレイン領域と、前記チャネル領域上に設けられたゲート絶縁層と、前記ゲート絶縁層上に接し、平面視で前記チャネル領域と重なるように設けられたゲート電極と、前記半導体基板上に設けられ、少なくとも平面視で前記第1ドリフト領域と前記第2ドリフト領域の一部と重なるように設けられ、前記ゲート絶縁層よりも厚い第1フィールドプレート絶縁層と、前記第1フィールド絶縁層上に接し、平面視で前記第1ドリフト領域と前記第2ドリフト領域の一部と重なるように設けられた第1フィールドプレート電極と、を備え、前記第1ドリフト領域の深さをσ1、前記第1ドリフト領域の不純物濃度をN1、前記第2ドリフト領域の深さをσ2、前記第2ドリフト領域の不純物濃度をN2としたとき、下記式1を満たす半導体装置。ただし、tOXは前記ゲート絶縁層の電気的膜厚、tFPは前記第1ドリフト領域と前記第2ドリフト領域との境界における前記第1フィールドプレート絶縁層の電気的膜厚である。なお、電気的膜厚は、誘電率と物理的膜厚との積である。請求項1に記載の半導体装置において、前記半導体基板は、主面側にIII族窒化物半導体層を備え、前記ソース領域、前記チャネル領域、前記第1ドリフト領域、前記第2ドリフト領域および前記ドレイン領域は、当該III族窒化物半導体層に形成されている半導体装置。請求項2に記載の半導体装置において、前記チャネル領域の不純物濃度は、1×10-16atoms/cm3以下である半導体装置。請求項2または3に記載の半導体装置において、前記III族窒化物半導体層は、真性半導体である半導体装置。請求項2~4のいずれか一項に記載の半導体装置において、前記ソース領域、前記第1ドリフト領域、前記第2ドリフト領域および前記ドレイン領域は、n型であり、当該n型の不純物は、Siである半導体装置。請求項5に記載の半導体装置において、前記III族窒化物半導体層のうち、前記ソース領域および前記ドレイン領域の間に位置する部分には、p型の不純物領域が形成されていない半導体装置。請求項2~6のいずれか一項に記載の半導体装置において、前記半導体基板のうち、前記III族窒化物半導体層は、下地基板上に設けられ、当該下地基板は、Si基板、サファイア基板、SiC基板またはGaN基板である半導体装置。請求項1に記載の半導体装置において、前記半導体基板は、Si基板である半導体装置。請求項1~8のいずれか一項に記載の半導体装置において、N1<N2である半導体装置。請求項1~8のいずれか一項に記載の半導体装置において、N1>N2である半導体装置。請求項1~10のいずれか一項に記載の半導体装置において、前記第1フィールドプレート電極は、前記ゲート電極に接続し、前記ゲート電極と一体として形成されている半導体装置。請求項1~10のいずれか一項に記載の半導体装置において、少なくとも前記ゲート電極を覆うように設けられた第1層間絶縁層と、前記ソース領域に接続するソース電極をさらに備え、前記第1フィールドプレート絶縁層は、前記第1層間絶縁層の一部を含み、前記第1フィールドプレート電極は前記ソース電極に接続している半導体装置。請求項12に記載の半導体装置において、前記ゲート電極に接続するとともに、平面視で前記第1ドリフト領域の一部と重なるように設けられた第2フィールドプレート電極をさらに備え、前記第1層間絶縁層は、少なくとも前記ゲート電極および前記第2フィールドプレート電極を覆うように設けられている半導体装置。請求項1~10のいずれか一項に記載の半導体装置において、前記ゲート電極に接続するとともに、平面視で前記第1ドリフト領域の一部と重なるように設けられた第2フィールドプレート電極と、前記半導体基板上に設けられ、前記ゲート電極および前記第2フィールドプレート電極の上面と同一面を形成するように設けられた第1層間絶縁層と、をさらに備え、前記第1フィールドプレート絶縁層は、前記第1層間絶縁層の一部を含み、前記第1フィールドプレート電極は、前記第1フィールドプレート絶縁層のうち、前記第1層間絶縁層上および前記第2フィールドプレート電極上に接している半導体装置。請求項1~14に記載の半導体装置において、前記半導体基板上に接し、平面視で前記チャネル領域と重なる領域に開口部を有する下地絶縁層をさらに備え、前記ゲート絶縁層は、前記開口部に露出した前記半導体基板上、および前記下地絶縁層上に接して設けられ、前記第1フィールドプレート絶縁層は、前記下地絶縁層の一部および前記ゲート絶縁層の一部を含む半導体装置。半導体基板に第1導電型の不純物を導入することにより、第1ドリフト領域を形成する第1ドリフト領域工程と前記半導体基板に第1導電型の不純物を注入することにより、平面視で前記第1ドリフト領域に接するように、第2ドリフト領域を形成する第2ドリフト領域形成工程と、前記半導体基板に第1導電型の不純物を注入することにより、平面視で前記第1ドリフト領域のうち前記第2ドリフト領域と反対側の領域から離間した位置に、ソース領域を形成する工程と、前記半導体基板に前記第1ドリフト領域および前記第2ドリフト領域よりも高い不純物濃度で第1導電型の不純物を注入することにより、平面視で前記第1ドリフト領域から離間するとともに、平面視で前記第2ドリフト領域のうち前記第1ドリフト領域と反対側の領域に接するように、ドレイン領域を形成する工程と、前記半導体基板上に、平面視で前記ソース領域および前記第1ドリフト領域に挟まれたチャネル領域に重なるようにゲート絶縁層を形成するゲート絶縁層形成工程と、少なくとも平面視で前記第1ドリフト領域と前記第2ドリフト領域の一部と重なるように、前記ゲート絶縁層よりも厚く第1フィールドプレート絶縁層を形成する第1フィールドプレート絶縁層形成工程と、前記ゲート絶縁層上に接するとともに、平面視で前記チャネル領域と重なるようにゲート電極を形成する工程と、前記第1フィールドプレート絶縁層上に接し、平面視で前記第1ドリフト領域と前記第2ドリフト領域の一部と重なるように、第1フィールドプレート電極を形成する工程と、を備え、前記第1ドリフト領域形成工程、前記第2ドリフト領域形成工程、前記ゲート絶縁層形成工程および前記第1フィールドプレート絶縁層形成工程において、前記第1ドリフト領域の深さをσ1、前記第1ドリフト領域の不純物濃度をN1、前記第2ドリフト領域の深さをσ2、前記第2ドリフト領域の不純物濃度をN2としたとき、下記式1を満たすように、前記第1ドリフト領域、前記第2ドリフト領域、前記ゲート絶縁層および前記第1フィールドプレート絶縁層を形成する半導体装置の製造方法。ただし、tOXは前記ゲート絶縁層の電気的膜厚、tFPは前記第1ドリフト領域と前記第2ドリフト領域との境界における前記第1フィールドプレート絶縁層の電気的膜厚である。なお、電気的膜厚は、誘電率と物理的膜厚との積である。請求項16に記載の半導体装置の製造方法において、前記半導体基板は、主面にIII族窒化物半導体層を備える半導体装置の製造方法。請求項16または17に記載の半導体装置の製造方法において、前記ゲート絶縁層形成工程は、前記半導体基板上に、下地絶縁層を形成する工程と、前記下地絶縁層のうち、少なくとも平面視で前記チャネル領域に重なる位置にチャネル開口部を形成する工程と、前記チャネル開口部に露出した前記半導体基板上、および前記下地絶縁層上に、ゲート絶縁層を形成する工程と、を備え、前記第1フィールドプレート絶縁層形成工程は前記ゲート絶縁層形成工程を含み、前記第1フィールドプレート絶縁層は、前記下地絶縁層および前記ゲート絶縁層を含む半導体装置の製造方法。請求項16~18のいずれか一項に記載の半導体装置の製造方法において、前記ゲート電極に接続するとともに、平面視で前記第1ドリフト領域の一部と重なるように、第2フィールドプレート電極を形成する工程と、少なくとも前記ゲート電極および前記第2フィールドプレート電極を覆うように第1層間絶縁層を形成する第1層間絶縁層形成工程と、前記第1層間絶縁層のうち平面視で前記ソース領域と重なる部分にソース開口部を形成する工程と、前記ソース開口部に金属を埋め込むことにより、ソース電極を形成する工程と、をさらに備え、前記第1フィールドプレート絶縁層形成工程は、前記第1層間絶縁層形成工程を含み、前記第1フィールドプレート絶縁層は前記第1層間絶縁層の一部を含み、前記第1フィールドプレート電極形成工程において、前記第1フィールドプレート絶縁層のうち前記第1層間絶縁層上に、前記ソース電極に接続するように前記第1フィールドプレート電極を形成する半導体装置の製造方法。請求項16~18のいずれか一項に記載の半導体装置の製造方法において、前記ゲート電極に接続するとともに、平面視で前記第1ドリフト領域の一部と重なるように、第2フィールドプレート電極を形成する工程と、少なくとも前記ゲート電極および前記第2フィールドプレート電極を覆うように第1層間絶縁層を形成する第1層間絶縁層形成工程と、前記ゲート電極および前記第2フィールドプレート電極の上面と同一面を形成するように、前記第1層間絶縁層を平坦化する平坦化工程と、をさらに備え、前記第1フィールドプレート絶縁層形成工程は、前記第1層間絶縁層形成工程および前記平坦化工程を含み、前記第1フィールドプレート絶縁層は前記第1層間絶縁層の一部を含み、前記第1フィールドプレート電極形成工程において、前記第1フィールドプレート絶縁層のうち、前記第1層間絶縁層上および前記第2フィールドプレート電極上に接するように、前記第1フィールドプレート電極を形成する半導体装置の製造方法。上記のように、ソース領域およびドレイン領域の間に設けられたドリフト領域や、ドリフト領域上に絶縁層を介して設けられたフィールドプレート電極を備える横型MOSFETMetalOxideSemiconductorFieldEffectTransistorが開示されている。しかし、発明者は、半導体装置の構成によっては、ドリフト領域中の電界強度が偏ってしまう可能性があることを見出した。本発明によれば、半導体基板と、前記半導体基板に設けられた第1導電型のソース領域と、前記半導体基板に設けられ、平面視で前記ソース領域から離間して設けられた第1導電型の第1ドリフト領域と、前記半導体基板のうち、平面視で前記ソース領域および前記第1ドリフト領域に挟まれた領域であるチャネル領域と、前記半導体基板に設けられ、平面視で前記第1ドリフト領域のうち前記ソース領域と反対側の領域に接している第1導電型の第2ドリフト領域と、前記半導体基板に設けられ、平面視で前記第1ドリフト領域から離間するとともに、平面視で前記第2ドリフト領域のうち前記第1ドリフト領域と反対側の領域に接しており、前記第1ドリフト領域および前記第2ドリフト領域よりも不純物濃度が高い第1導電型のドレイン領域と、前記チャネル領域上に設けられたゲート絶縁層と、前記ゲート絶縁層上に接し、平面視で前記チャネル領域と重なるように設けられたゲート電極と、前記半導体基板上に設けられ、少なくとも平面視で前記第1ドリフト領域と前記第2ドリフト領域の一部と重なるように設けられ、前記ゲート絶縁層よりも厚い第1フィールドプレート絶縁層と、前記第1フィールド絶縁層上に接し、平面視で前記第1ドリフト領域と前記第2ドリフト領域の一部と重なるように設けられた第1フィールドプレート電極と、を備え、前記第1ドリフト領域の深さをσ1、前記第1ドリフト領域の不純物濃度をN1、前記第2ドリフト領域の深さをσ2、前記第2ドリフト領域の不純物濃度をN2としたとき、下記式1を満たす半導体装置が提供される。ただし、tOXは前記ゲート絶縁層の電気的膜厚、tFPは前記第1ドリフト領域と前記第2ドリフト領域との境界における前記第1フィールドプレート絶縁層の電気的膜厚である。なお、電気的膜厚は、誘電率と物理的膜厚との積である。本発明によれば、半導体基板に第1導電型の不純物を導入することにより、第1ドリフト領域を形成する第1ドリフト領域工程と前記半導体基板に第1導電型の不純物を注入することにより、平面視で前記第1ドリフト領域に接するように、第2ドリフト領域を形成する第2ドリフト領域形成工程と、前記半導体基板に第1導電型の不純物を注入することにより、平面視で前記第1ドリフト領域のうち前記第2ドリフト領域と反対側の領域から離間した位置に、ソース領域を形成する工程と、前記半導体基板に前記第1ドリフト領域および前記第2ドリフト領域よりも高い不純物濃度で第1導電型の不純物を注入することにより、平面視で前記第1ドリフト領域から離間するとともに、平面視で前記第2ドリフト領域のうち前記第1ドリフト領域と反対側の領域に接するように、ドレイン領域を形成する工程と、前記半導体基板上に、平面視で前記ソース領域および前記第1ドリフト領域に挟まれたチャネル領域に重なるようにゲート絶縁層を形成するゲート絶縁層形成工程と、少なくとも平面視で前記第1ドリフト領域と前記第2ドリフト領域の一部と重なるように、前記ゲート絶縁層よりも厚く第1フィールドプレート絶縁層を形成する第1フィールドプレート絶縁層形成工程と、前記ゲート絶縁層上に接するとともに、平面視で前記チャネル領域と重なるようにゲート電極を形成する工程と、前記第1フィールドプレート絶縁層上に接し、平面視で前記第1ドリフト領域と前記第2ドリフト領域の一部と重なるように、第1フィールドプレート電極を形成する工程と、を備え、前記第1ドリフト領域形成工程、前記第2ドリフト領域形成工程、前記ゲート絶縁層形成工程および前記第1フィールドプレート絶縁層形成工程において、前記第1ドリフト領域の深さをσ1、前記第1ドリフト領域の不純物濃度をN1、前記第2ドリフト領域の深さをσ2、前記第2ドリフト領域の不純物濃度をN2としたとき、上記式1を満たすように、前記第1ドリフト領域、前記第2ドリフト領域、前記ゲート絶縁層および前記第1フィールドプレート絶縁層を形成する半導体装置の製造方法が提供される。本発明によれば、ソース領域およびドレイン領域の間には、第1ドリフト領域および第2ドリフト領域が設けられている。第1フィールドプレート電極は、第1フィールドプレート絶縁層上に接し、平面視で第1ドリフト領域と第2ドリフト領域の一部と重なるように設けられている。このとき、これらを構成する物性値は、上記式1を満たしている。これにより、半導体装置内の電界強度を偏りなく分布させることができる。また、ゲート電極および第1ドリフト領域の間、または第1ドリフト領域および第2ドリフト領域の間等における電界強度が大きくなることを抑制することができる。したがって、電界が局所的に集中することを抑制して、高耐圧化した半導体装置を提供することができる。本発明によれば、電界が局所的に集中することを抑制して、高耐圧化した半導体装置を提供することができる。以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。第1の実施形態図1~図4を用い、第1の実施形態に係る半導体装置10について説明する。この半導体装置10は、以下の構成を備えている。第1導電型のソース領域110は、半導体基板100に設けられている。第1導電型の第1ドリフト領域140は、半導体基板100に設けられ、平面視でソース領域110から離間して設けられている。半導体基板100のうち、平面視でソース領域110および第1ドリフト領域140に挟まれた領域には、チャネル領域130が形成されている。第1導電型の第2ドリフト領域150は、半導体基板100に設けられ、平面視で第1ドリフト領域140のうちソース領域110と反対側の領域に接している。第1導電型のドレイン領域120は、半導体基板100に設けられ、平面視で第1ドリフト領域140から離間しているとともに、平面視で第2ドリフト領域150のうち第1ドリフト領域140と反対側の領域に接している。また、第1導電型のドレイン領域120は、第1ドリフト領域140および第2ドリフト領域150よりも不純物濃度が高い。チャネル領域130上には、ゲート絶縁層200が設けられている。ゲート電極400は、ゲート絶縁層200上に接し、平面視でチャネル領域130重なるように設けられている。第1フィールドプレート絶縁層300は、半導体基板100上に設けられ、少なくとも平面視で第1ドリフト領域140と第2ドリフト領域150の一部と重なるように設けられている。また、第1フィールドプレート絶縁層300は、ゲート絶縁層200よりも厚い。第1フィールドプレート電極420は、第1フィールドプレート絶縁層300上に接し、平面視で第1ドリフト領域140と第2ドリフト領域150の一部と重なるように設けられている。さらに、第1ドリフト領域140の深さをσ1、第1ドリフト領域140の不純物濃度をN1、第2ドリフト領域150の深さをσ2、第2ドリフト領域150の不純物濃度をN2としたとき、下記式1を満たす。ただし、tOXはゲート絶縁層200の電気的膜厚、tFPは第1ドリフト領域140と第2ドリフト領域150との境界における第1フィールドプレート絶縁層300の電気的膜厚である。なお、電気的膜厚は、誘電率と膜厚との積である。以下、詳細を説明する。まず、図1を用い、半導体装置10の全体構造について、説明する。図1は、第1の実施形態に係る半導体装置10の構成を示す断面図である。図1のように、半導体装置10は、横型MOSFETである。この半導体装置10は、たとえば、10V以上1000V未満の電圧が印加される電源用ICとして用いられる。具体的には、半導体装置10は、たとえば、コンピュータ、車載用電子機器、民生用電子機器または通信機器などの電源ICに用いられる。また、第1ドリフト領域140および第2ドリフト領域150の横方向の長さ、不純物濃度の構成によっては、1000V以上の高電圧が印加される、電力、輸送機器向け等の電力変換機にも用いることができる。第1の実施形態では、たとえば、半導体基板100の少なくとも主面側は、III族窒化物半導体からなるIII族窒化物半導体層104である。半導体基板100は、たとえば、下地基板102と、III族窒化物半導体からなるIII族窒化物半導体層104を備えている。III族窒化物半導体層104は、下地基板102の主面上に設けられている。下地基板102は、たとえば、Si基板、サファイア基板、SiC基板またはGaN基板バルクGaN基板である。好ましくは、下地基板102は、たとえば、Si基板である。これにより、Si系の半導体製造装置を流用することができる。下地基板102とIII族窒化物半導体層104との間には、バッファ層不図示が設けられていてもよい。バッファ層は、下地基板102とIII族窒化物半導体層104との格子定数の差に基づいて、適切な材料が用いられる。具体的には、バッファ層は、たとえば、AlGaN層、またはその積層構造である。III族窒化物半導体層104には、ソース領域110、チャネル領域130、第1ドリフト領域140、第2ドリフト領域150およびドレイン領域120が形成されている。これにより、横型MOSFETが形成されている。ここで、III族窒化物半導体は、Si系の半導体装置と比較して、高い耐圧性と、飽和ドリフト速度を有している。これにより、高耐圧で低損失なスイッチング素子を形成することができる。具体的には、III族窒化物半導体層104は、たとえば、GaN層である。また、III族窒化物半導体層104の面方位のうち、半導体基板100の法線方向の面方位は、たとえば0001c-面である。ここで、III族窒化物半導体層104にFETが形成されている場合、当該FETは、nチャネル型である。ただし、pチャネル型であってもよい。III族窒化物半導体層104は、たとえば、真性半導体である。言い換えれば、III族窒化物半導体層104のうち、ソース領域110およびドレイン領域130の間に位置する部分には、p型の不純物領域が形成されていない。また、少なくともチャネル領域130の不純物濃度は、たとえば、1×10-16atoms/cm3以下である。このような場合に、後述する半導体装置10の構成を備えていることにより、顕著に高耐圧化させることができる。また、ソース領域110、第1ドリフト領域140、第2ドリフト領域150およびドレイン領域120は、たとえば、n型である。すなわち、上記した第1導電型とは、たとえばn型である。当該n型の不純物は、たとえば、Siである。これにより、III族窒化物半導体層104において、容易にnチャネル型FETを形成することができる。なお、以下において、半導体基板100にとした場合には、特に断りのない限り、半導体基板100のうちのIII族窒化物半導体層104にであることを含んでいる。また、第1導電型は、n型であるとする。n型のソース領域110は、半導体基板100に設けられている。ここで、ソース領域110等の不純物が導入された領域は、たとえば、n型不純物をイオン注入することにより形成されている。また、ここでいうソース領域110等の不純物が導入された範囲は、半導体基板100のうち不純物濃度が1×1016atoms/cm3以上である領域をいう。言い換えれば、不純物が導入された範囲は、半導体基板100の不純物濃度に対して、10倍以上高い濃度である領域をいう。なお、当該領域の不純物濃度が半導体基板100の不純物濃度に対して差が無い場合は、不純物が導入された範囲は最も不純物濃度が高い場所を頂点としたガウス分布であると仮定したときに頂点からσまでここでのσは標準偏差の意の領域であってもよい。なお、上記した不純物が導入された範囲の定義は、ソース領域110、第1ドリフト領域140、第2ドリフト領域150およびドレイン領域120について適用される。また、当該定義は、不純物が導入された領域のうち、平面視での幅、半導体基板100の主面と垂直の方向における深さに対して適用される。n型の第1ドリフト領域140は、半導体基板100に設けられており、平面視でソース領域110から離間して設けられている。半導体基板100のうち平面視でソース領域110および第1ドリフト領域140に挟まれた領域には、チャネル領域130が形成されている。チャネル領域130の長さは、所望のオン抵抗、オフ抵抗またはドレインソース間電流の大きさなどによって決定される。チャネル領域130の典型的な長さは、たとえば100nm以上10μm未満である。n型の第2ドリフト領域150は、半導体基板100に設けられ、平面視で第1ドリフト領域140のうちソース領域110と反対側の領域に接している。第2ドリフト領域150は、たとえば、第1ドリフト領域140よりも深く形成されている。なお、第1ドリフト領域140および第2ドリフト領域150における不純物濃度は、ソース領域110よりも低い。なお、第1ドリフト領域140および第2ドリフト領域150のうち、ソース領域110からドレイン領域120に向かう方向の長さについても、所望のオン抵抗、オフ抵抗またはドレインソース間電流の大きさなどによって決定される。第1ドリフト領域140および第2ドリフト領域150のうち、ソース領域110からドレイン領域120に向かう方向の長さは、たとえば、100nm以上10μm未満である。n型のドレイン領域120は、半導体基板100に設けられ、平面視で第1ドリフト領域140から離間しているとともに、平面視で第2ドリフト領域150のうち第1ドリフト領域140と反対側の領域に接している。ここでいうドレイン領域120が平面視で第1ドリフト領域140から離間しているとは、ドレイン領域120が第1ドリフト領域140と接していないことを意味する。これにより、ゲート電極400と第1ドリフト領域140との間での電界集中を緩和することができる。また、ドレイン領域120は、第1ドリフト領域140および第2ドリフト領域150よりも不純物濃度が高い。ドレイン領域120と同様にして、ソース領域110も第1ドリフト領域140および第2ドリフト領域150よりも不純物濃度が高いことが好ましい。ソース領域110およびドレイン領域120の不純物濃度は、第1ドリフト領域140および第2ドリフト領域150よりも10倍以上高いことが好ましい。具体的には、ソース領域110およびドレイン領域120の不純物濃度が1×1020atoms/cm3以上であるとき、第1ドリフト領域140および第2ドリフト領域150の不純物濃度は1×1019atoms/cm3未満であることが好ましい。これにより、ソースドレイン間電圧によって電界が集中することを抑制することができる。なお、図1では、ドレイン領域120の深さが第2ドリフト領域150等よりも深い場合を示しているが、ドレイン領域120の深さは第2ドリフト領域150よりも浅くていもよい。ゲート絶縁層200は、チャネル領域130上に接して設けられている。ゲート絶縁層200は、たとえば、スパッタにより形成されたSiO2、SiN、Al2O3である。そのほか、ゲート絶縁層200は、Ta2O5などの高誘電率材料により形成されていてもよい。ゲート電極400は、ゲート絶縁層200上に接し、平面視でチャネル領域130に重なるように設けられている。第1フィールドプレート絶縁層300は、半導体基板100上に設けられ、少なくとも平面視で第1ドリフト領域140と第2ドリフト領域150の一部と重なるように設けられている。ここでいう第1フィールドプレート絶縁層300とは、後述する第1フィールドプレート電極420と半導体基板100の主面との間に設けられた絶縁層のことである。また、ここでいう第1フィールドプレート絶縁層300は、ゲート絶縁層200と独立に形成されている必要は無く、ゲート絶縁層200の一部を含んでいてもよい。第1の実施形態では、第1フィールドプレート絶縁層300は、下地絶縁層320の一部と、ゲート絶縁層200一部とを含んでいる。下地絶縁層320は、半導体基板100上に接して設けられており、平面視でチャネル領域130と重なる領域に開口部を有している。また、上述したゲート絶縁層200は、下地絶縁層320の開口部に露出したチャネル領域130上、および下地絶縁層320上に設けられている。これにより、第1フィールドプレート絶縁層300をゲート絶縁層200よりも厚くすることができる。なお、下地絶縁層320は、たとえば、CVDChemicalVaporDepositionにより形成された、SiO2、SiNなどである。第1フィールドプレート電極420は、第1フィールドプレート絶縁層300上に接し、平面視で第1ドリフト領域140と第2ドリフト領域150の一部と重なるように設けられている。言い換えれば、第1フィールドプレート電極420の一端は、平面視で第1ドリフト領域140および第2ドリフト領域150の境界よりもドレイン領域120側に位置している。また、第1フィールドプレート電極420は第1フィールドプレート絶縁層300上に設けられていることにより、第1フィールドプレート電極420の下面は、ゲート電極400の下面よりも半導体基板100の上面から離間している。第1の実施形態では、第1フィールドプレート電極420は、ゲート電極400に接続している。また、第1フィールドプレート電極420は、ゲート電極400と一体として形成されている。第1フィールドプレート電極420は、ゲート電極400と同じ材料により形成されている。なお、この場合では、ゲート電極400と第1フィールドプレート電極420との間に、界面は形成されていない。また、ゲート電極400、第1フィールドプレート電極420の材料は、たとえば、Alおよび/またはTiNなどである。このように、第1フィールドプレート電極420をゲート電極400と一体として形成することにより、製造工程を簡略化することができる。さらに、第1フィールドプレート電極420を覆うように、第1層間絶縁層520が設けられていてもよい。第1層間絶縁層520は、たとえば、SiO2、SiN、SiON、SiOC、SiOCH、SiCOHまたはSiOFなどである。ソース電極440は、平面視でソース領域110と重なるように設けられ、第1層間絶縁層520、ゲート絶縁層200および下地絶縁層320を貫通してソース領域110に接続している。また、ドレイン電極460は、平面視でドレイン領域120と重なるように設けられ、第1層間絶縁層520、ゲート絶縁層200および下地絶縁層320を貫通してドレイン領域120に接続している。また、ソース電極440、ドレイン電極460の材料は、たとえば、AlまたはTiNなどである。次に、図2を用い、第1の実施形態に係る半導体装置10の回路について説明する。図2は、第1の実施形態に係る半導体装置10の構成を示す回路図である。図2のように、第1の実施形態の半導体装置10は、たとえば、DC―DCコンバータである。この回路は、たとえば、降圧型のコンバータである。この半導体装置10は、たとえば、DC-DCコントローラIC800、2つのnチャネルFET11、インダクタ820およびコンデンサ840を備えている。2つのnチャネルFET11は、VINとGNDとの間に直列に接続されている。また、このnチャネルFET11は、たとえば、図1で示されたFETである。nチャネルFET11のゲート電圧は、DC-DCコントローラIC800によって制御されている。2つのnチャネルFET11の間からは、インダクタ820を介してVOUTが取り出される。なお、インダクタ820とVOUTとの間は、コンデンサ840を介してGNDに接続されている。また、DC-DCコントローラIC800は、たとえば、VINから入力されたDC信号をパルスに変換する。変換したパルスにより、nチャネルFET11は、インダクタ820にエネルギーを蓄え、次いでそのエネルギーをVOUTに放出するという動作を交互に繰り返す。第1の実施形態によれば、nチャネルFET11は、安定的にスイッチング機能を発揮することができる。次に、図3および図4を用い、第1の実施形態に係る半導体装置10の構成について、さらに詳細に説明する。図3は、第1の実施形態に係る第1ドリフト領域140の深さに対する電界強度の関係を示した図である。図4は、第1の実施形態に係る半導体装置10の構成を説明するための図である。図3は、ゲート電圧を0V、ドレインソース間電圧を100Vとしたときの電界強度の第1ドリフト領域140の深さσ1の依存性についてシミュレーションした結果を示している。ゲート絶縁層200の厚さtOXは50nm、第1ドリフト領域140と第2ドリフト領域150との境界における第1フィールドプレート絶縁層300の厚さtFPは300nm、第2ドリフト領域150の不純物濃度N2は5×1018cm-2、第2ドリフト領域150の深さσ2は15nm、第1ドリフト領域140の不純物濃度N1は2×1018cm-2であると仮定した。横軸は、第1ドリフト領域140の深さσ1単位nmである。また、縦軸は、電界強度単位MV/cmである。実線は、ゲート電極400および第1ドリフト領域140間の電界強度を示している。また、点線は、第1ドリフト領域140および第2ドリフト領域150間の電界強度を示している。図3のように、ゲート電極400および第1ドリフト領域140間の電界強度は、第1ドリフト領域140の深さσ1が大きくなるにつれて、大きくなる傾向にある。一方、第1ドリフト領域140および第2ドリフト領域150間の電界強度は、第1ドリフト領域140の深さσ1に対して下に凸の傾向を示す。第1ドリフト領域140の深さσ1が30nm以下の領域では、第1ドリフト領域140および第2ドリフト領域150間の電界強度は、第1ドリフト領域140の深さσ1が大きくなるにつれて、小さくなる傾向にある。ここで、ゲート電極400および第1ドリフト領域140間の電界強度と、第1ドリフト領域140および第2ドリフト領域150間の電界強度とが等しくなるときの第1ドリフト領域140の深さσ1をσ1cとする。第1ドリフト領域140の深さσ1がσ1cのとき、半導体装置10内の電界強度が最も均等一様に分布する。言い換えれば、このとき、半導体装置10内の電界強度の最大値を、最も小さくすることができる。また、第1ドリフト領域140および第2ドリフト領域150間の電界強度は、第1ドリフト領域140の深さσ1に対して、あまり大きく変わらない。反対に、ゲート電極400および第1ドリフト領域140間の電界強度は、第1ドリフト領域140の深さσ1に対して大きく依存している。したがって、第1ドリフト領域140の深さσ1をσ1cより小さくすることにより、半導体装置10内の電界強度を全体的に小さくすることができる。特に、第1ドリフト領域140の深さσ1をσ1cより小さくすることにより、ゲート電極400および第1ドリフト領域140間の電界強度を小さくすることができる。図4aは、様々な条件において、σ1cを算出した結果を示している。図4のように、発明者は、第1ドリフト領域140の深さをσ1、第1ドリフト領域140の不純物濃度をN1、第2ドリフト領域150の深さをσ2、第2ドリフト領域150の不純物濃度をN2としたとき、σ1cがσ2N2/N1に比例することを見出した。この比例定数をCσとしたとき、σ1cを下記式2で表すことができる。また、図4bは、ゲート絶縁層200の厚さをtOXとしたときの上記比例定数Cσのゲート絶縁層200の厚さtOX依存性を示している。図4のように、発明者は、比例定数Cσがゲート絶縁層200の厚さtOXの平方根に比例することを見出した。図中の実線は、比例定数Cσがゲート絶縁層200の厚さtOXの平方根に比例する関数をフィッティングしたものである。発明者は、半導体装置10における具体的なパラメータから、上記した関数を下記式3により表せることを見出した。ここで、ゲート絶縁層200の電気的膜厚をtOX、第1ドリフト領域140と第2ドリフト領域150との境界における第1フィールドプレート絶縁層300の電気的膜厚をtFPとしたとき、比例定数Cσを以下の式3のように表すことができる。上記式3のうち、tOXおよびtFPは、上述のように、それぞれゲート絶縁層200および第1フィールドプレート絶縁層300の電気的膜厚を示している。ここでいう電気的膜厚とは、絶縁膜の物理的膜厚と誘電率との積のことをいう。なお、物理的膜厚とは、対象となる層のうち断面視で下面から上面までの厚さのことをいう。したがって、ゲート絶縁層200の誘電率をεOX、ゲート絶縁層200の物理的膜厚をtOXとしたとき、ゲート絶縁層200の電気的膜厚tOXを以下の式4のように表すことができる。また、第1フィールドプレート絶縁層300の誘電率をεFP、ゲート絶縁層200の物理的膜厚をtFPとしたとき、第1フィールドプレート絶縁層300の電気的膜厚tFPを以下の式5のように表すことができる。なお、第1フィールドプレート絶縁層300が複数のたとえばN層の絶縁層によって形成されている場合、それぞれの絶縁層の誘電率をεj、物理的膜厚をtj1≦j≦Nとしたとき、第1フィールドプレート絶縁層300の誘電率εFP、ゲート絶縁層200の物理的膜厚tFPをそれぞれ以下の式6、式7のように表すことができる。第1の実施形態のように、第1フィールドプレート絶縁層300は、ゲート絶縁層200および下地絶縁層320が積層されることにより形成されている。この場合、ゲート絶縁層200の誘電率並びに厚さ、および下地絶縁層320の誘電率並びに厚さを、式6および式7に代入し、さらに式5を計算することにより、第1フィールドプレート絶縁層300の電気的膜厚tFPを求めることができる。以上により、第1ドリフト領域140の深さσ1がσ1cより小さいとき、下記式1を満たす。上記式1を満たすことにより、ゲート電極400および第1ドリフト領域140の間、または第1ドリフト領域140および第2ドリフト領域150の間における電界強度が大きくなることを抑制することができる。ここで、第1ドリフト領域140の不純物濃度N1は、たとえば、第2ドリフト領域150の不純物濃度N2よりも小さい。このとき、第1ドリフト領域140、第2ドリフト領域150およびドレイン領域120の順で不純物濃度が高くなっている。このような構成とすることにより、イオン注入後の活性化工程によって、容易に不純物濃度が段階的に異なる不純物領域を形成することができる。また、N1<N2である場合、式1を満たすように不純物注入エネルギーなどの他のパラメータを調整することにより、第1ドリフト領域140の深さσ1が第2ドリフト領域150の深さσ2よりも大きい構成とすることができる。ただし、第1ドリフト領域140は、ドレイン領域120から離間している。これにより、半導体装置10中の電界強度を安定的に最小化して耐圧を維持するとともに、オン抵抗を可能な限り下げることができる。一方で、第1ドリフト領域140の不純物濃度N1は、たとえば、第2ドリフト領域150の不純物濃度N2よりも大きくてもよい。このとき、第1ドリフト領域140は、半導体基板100の表面付近に形成されていれば、式1を満たす範囲が広くなる。イオン注入などにより不純物領域の深さを制御することが困難な場合、N1>N2で且つ第1ドリフト領域140の深さσ1を浅くすることにより、容易に式1を満たす構成を形成することができる。この場合でも、半導体装置10中の電界強度を安定的に最小化して耐圧を維持するとともに、オン抵抗を可能な限り下げることができる。次に、図5~図9を用い、第1の実施形態に係る半導体装置10の製造方法について説明する。図5~図9は、第1の実施形態に係る半導体装置10の製造方法を説明するための断面図である。第1の実施形態に係る半導体装置10の製造方法は、以下の工程を備えている。まず、半導体基板100に、第1導電型の不純物を注入することにより、第1ドリフト領域140を形成する第1ドリフト領域形成工程。次いで、半導体基板100に、第1導電型の不純物を注入することにより、平面視で第1ドリフト領域140に接するように、第2ドリフト領域150を形成する第2ドリフト領域形成工程。次いで、半導体基板100に、第1導電型の不純物を注入することにより、平面視で第1ドリフト領域140のうち第2ドリフト領域150と反対側の領域から離間した位置に、ソース領域110を形成する。次いで、半導体基板100に、第1ドリフト領域140および第2ドリフト領域150よりも高い不純物濃度で第1導電型の不純物を注入することにより、平面視で第1ドリフト領域140から離間するとともに、平面視で第2ドリフト領域150のうち第1ドリフト領域140と反対側の領域に接するように、ドレイン領域120を形成する。次いで、半導体基板100上に、平面視でソース領域110および第1ドリフト領域140に挟まれたチャネル領域130に重なるようにゲート絶縁層200を形成するゲート絶縁層形成工程。次いで、少なくとも平面視で第1ドリフト領域140と第2ドリフト領域150の一部と重なるように、ゲート絶縁層200よりも厚く、第1フィールドプレート絶縁層300を形成する第1フィールドプレート絶縁層形成工程。次いで、ゲート絶縁層200上に接するとともに、平面視でチャネル領域130と重なるように、ゲート電極400を形成する。次いで、第1フィールドプレート絶縁層300上に接し、平面視で第1ドリフト領域140と第2ドリフト領域150の一部と重なるように、第1フィールドプレート電極420を形成する。上記工程のうち、第1ドリフト領域形成工程、第2ドリフト領域形成工程、ゲート絶縁層形成工程および第1フィールドプレート絶縁層形成工程において、上述した式1を満たすように、第1ドリフト領域140、第2ドリフト領域150、ゲート絶縁層200および第1フィールドプレート絶縁層300を形成する。以下、詳細を説明する。図5aのように、まず、半導体基板100を準備する。図1で示したように、半導体基板100は、下地基板102の主面上にIII族窒化物半導体層104を備えている。ここでは、III族窒化物半導体層104は、たとえば、GaNである。次いで、半導体基板100上に、保護層240を形成する。ここでは、たとえば、半導体基板100の表面を酸化することにより保護層240を形成する。具体的には、保護層240は、たとえばGa2O3である。なお、保護層240をスパッタなどにより形成してもよい。次いで、図5bのように、保護層240上に、フォトレジスト層600を形成する。次いで、露光および現像により、平面視で第1ドリフト領域140の形成領域に、フォトレジスト層600に開口部符号不図示を形成する。次いで、イオン注入装置により、当該開口部に、第1導電型の不純物を注入する。このとき、第1ドリフト領域140の深さをσ1、第1ドリフト領域140の不純物濃度をN1が上記した式1を満たすように、不純物注入量、加速電圧等を調整する。これにより、第1ドリフト領域140を形成する第1ドリフト領域形成工程。ここでは、上述のように、n型の不純物として、Siを注入する。以下では、第1導電型がn型であり、第1導電型の不純物がn型の不純物であるSiであるとして説明する。次いで、たとえば、アッシングなどにより、フォトレジスト層600を除去する。次いで、図6aのように、保護層240上に、再度、フォトレジスト層600を形成する。次いで、露光および現像により、平面視で第1ドリフト領域140に接するように、フォトレジスト層600に開口部符号不図示を形成する。次いで、当該開口部に、n型の不純物としてSiを注入する。このとき、第2ドリフト領域150の深さをσ2、第2ドリフト領域150の不純物濃度をN2が上記した式1を満たすように、不純物注入量、加速電圧等を調整する。これにより、平面視で第1ドリフト領域140に接するように、第2ドリフト領域150を形成する第2ドリフト領域形成工程。次いで、たとえば、アッシングなどにより、フォトレジスト層600を除去する。次いで、図6bのように、保護層240上に、再度、フォトレジスト層600を形成する。次いで、露光および現像により、平面視で第1ドリフト領域140のうち第2ドリフト領域150と反対側の領域から離間した位置、および平面視で第1ドリフト領域140から離間するとともに平面視で第2ドリフト領域150のうち第1ドリフト領域140と反対側の領域に接するように、フォトレジスト層600に開口部符号不図示を形成する。すなわち、ソース領域110およびドレイン領域120の形成領域に、フォトレジスト層600に開口部を形成する。次いで、当該開口部に、n型の不純物としてSiを注入する。これにより、平面視で第1ドリフト領域140のうち第2ドリフト領域150と反対側の領域から離間するように、ソース領域110を形成する。また、平面視で第1ドリフト領域140から離間するとともに平面視で第2ドリフト領域150のうち第1ドリフト領域140と反対側の領域に接するように、ドレイン領域を形成する。このとき、第1ドリフト領域140および第2ドリフト領域150よりも高い不純物濃度で、ドレイン領域120を形成する。また、ドレイン領域120と同様にしてソース領域110も、第1ドリフト領域140および第2ドリフト領域150よりも高い濃度で形成することが好ましい。上述のように、ソース領域110およびドレイン領域120の不純物濃度を、第1ドリフト領域140および第2ドリフト領域150よりも10倍以上高くなるように形成することが好ましい。これにより、ソースドレイン間電圧によって電界が集中することを抑制することができる。以上の工程により、たとえば、チャネル領域130の長さが100nm以上10μm未満となるように、チャネル領域130を形成する。また、第1ドリフト領域140および第2ドリフト領域150のうち、ソース領域110からドレイン領域120に向かう方向の長さが100nm以上10μm未満となるように、第1ドリフト領域140および第2ドリフト領域150を形成する。次いで、たとえば、アッシングなどにより、フォトレジスト層600を除去する。さらに、プラズマエッチングまたはウエットエッチングにより、保護層240を除去する。ここで、たとえば、700°C以上1300°C未満でアニール処理を行うことにより、ソース領域110、第1ドリフト領域140、第2ドリフト領域150およびドレイン領域120に注入された不純物を活性化させる。これにより、注入されたイオンと結晶構成原子とを置換させることができる。また、イオン注入でダメージを受けた半導体基板100の結晶性を回復させることができる。なお、半導体基板100の主面が保護層240で覆われた状態でアニール処理を行ってもよい。これにより、半導体基板100の窒素が抜けることを抑制することができる。次いで、図7aのように、たとえば、CVDにより、半導体基板100上に、下地絶縁層320を形成する。下地絶縁層320として、たとえば、SiO2、SiNを成膜する。次いで、たとえば、RIEReactiveIonEtchingにより、下地絶縁層320のうち、少なくとも平面視でチャネル領域130と重なる位置に、チャネル開口部210を形成する。次いで、図7bのように、たとえば、スパッタにより、チャネル開口部210に露出した半導体基板100上、および下地絶縁層320上に、ゲート絶縁層200を形成する。ゲート絶縁層200をスパッタにより形成することにより、膜質の良いゲート絶縁層200を形成することができる。ゲート絶縁層200として、たとえば、SiO2、SiN、Al2O3を成膜する。このようにして、平面視でチャネル領域130に重なるように、ゲート絶縁層200を形成するゲート絶縁層形成工程。また、下地絶縁層320およびゲート絶縁層200を積層することにより、第1フィールドプレート絶縁層300を形成する。このようにして、少なくとも平面視で第1ドリフト領域140と第2ドリフト領域150の一部と重なるように、第1フィールドプレート絶縁層300を形成する第1フィールドプレート絶縁層形成工程。この場合、第1フィールドプレート絶縁層形成工程はゲート絶縁層形成工程を含んでいる。また、第1フィールドプレート絶縁層300は、下地絶縁層320の一部およびゲート絶縁層200の一部を含んでいる。ここで、以上のゲート絶縁層形成工程および第1フィールドプレート絶縁層形成工程において、ゲート絶縁層200の厚さtOX、ゲート絶縁層200の誘電率εOX、第1フィールドプレート絶縁層300の誘電率εFP、第1ドリフト領域140と第2ドリフト領域150との境界における第1フィールドプレート絶縁層300の厚さtFPが上述した式1を満たすように、成膜材料、成膜条件等を調整する。なお、第1フィールドプレート絶縁層300はゲート絶縁層200および下地絶縁層320が積層されることにより形成されているため、εFPおよびtFPは、ゲート絶縁層200の厚さtOX、ゲート絶縁層200の誘電率εOX、下地絶縁層320の誘電率εUL、および下地絶縁層320の厚さtULから上述した式4により算出する。また、ゲート絶縁層200として用いられる材料が高温に強くない材料たとえばAl2O3である場合、ゲート絶縁層形成工程を、下地絶縁層320を形成する工程よりも後に行う方が好ましい。この場合、下地絶縁層320を形成する前にゲート絶縁層形成工程を行った場合、ゲート絶縁層200の膜質が劣化する可能性がある。したがって、ゲート絶縁層形成工程を、下地絶縁層320を形成する工程よりも後に行うことにより、ゲート絶縁層200の膜質が劣化することを抑制することができる。次いで、図8aのように、スパッタにより、ゲート絶縁層200上に金属膜を形成する。たとえば、金属膜として、Alおよび/またはTiNを成膜する。次いで、当該金属膜上にフォトレジスト層不図示を形成する。露光および現像により、平面視でチャネル領域130と重なる位置、および平面視で第1ドリフト領域140並びに第2ドリフト領域の一部と重なる位置に残存するように、フォトレジスト層をパターニングする。このフォトレジスト層600をマスクとして、プラズマエッチングまたはウエットエッチングにより、金属膜をエッチングする。次いで、たとえば、アッシングによりフォトレジスト層を除去する。以上により、ゲート絶縁層200上に接するとともに、平面視でチャネル領域130と重なるように、ゲート電極400を形成する。また、第1フィールドプレート絶縁層300上に接し、平面視で第1ドリフト領域140と第2ドリフト領域150の一部と重なるように、第1フィールドプレート電極420を形成する。また、第1フィールドプレート電極420をゲート電極400と接続するように形成する。この場合では、第1フィールドプレート電極420を、たとえば、ゲート電極400と一体として形成する。これにより、製造工程を簡略化することができる。次いで、図8bのように、たとえば、CVDにより、ゲート絶縁層200、ゲート電極400および第1フィールドプレート電極420上に、第1層間絶縁層520を形成する。第1層間絶縁層520として、たとえば、SiO2、SiN、SiON、SiOC、SiOCH、SiCOHまたはSiOFを成膜する。次いで、図9aのように、RIEにより、平面視でソース領域110に重なる位置に、第1層間絶縁層520、ゲート絶縁層200および下地絶縁層320を貫通して半導体基板100の上面に接するソース開口部430を形成する。同時に、RIEにより、平面視でドレイン領域120に重なる位置に、第1層間絶縁層520、ゲート絶縁層200および下地絶縁層320を貫通して半導体基板100の上面に接するドレイン開口部450を形成する。次いで、図9bのように、たとえば、スパッタにより、ソース開口部430並びにドレイン開口部450の側面並びに底面、および第1層間絶縁層520上に、金属を形成する。これにより、ソース開口部430およびドレイン開口部450の内部に、金属を埋め込む。具体的には、スパッタにより、Alおよび/またはTiNなどを成膜する。次いで、CMPChemicalMechanicalPolishingにより、第1層間絶縁層520上を平坦化する。これにより、ソース電極440のビアおよびドレイン電極460のビアを形成する。その後、ダマシン法により、第1層間絶縁層520上に、多層配線構造不図示を形成してもよい。また、多層配線構造の最上層に、電極パッド不図示を形成してもよい。以上により、第1の実施形態に係る半導体装置10を得ることができる。次に、図10および図11を用い、第1の実施形態の効果について説明する。図10は、比較例の半導体装置の構成を示す断面図である。また、図11は、第1の実施形態の効果を説明するための図である。図10aのように、比較例の半導体装置Aは、第1の実施形態に係る半導体装置10と異なり、第2ドリフト領域150および第1フィールドプレート電極420が設けられていない。他の構成は、第1の実施形態と同様である。図10bのように、比較例の半導体装置Bは、第1の実施形態に係る半導体装置10と異なり、第2ドリフト領域150が設けられていない。なお、第1フィールドプレート電極420は設けられている。他の構成は、第1の実施形態と同様である。図10cのように、比較例の半導体装置Cは、第1の実施形態に係る半導体装置10と異なり、第1ドリフト領域140が第2ドリフト領域150よりも深く形成されている。さらに、第1ドリフト領域140は、ドレイン領域120と接している。他の構成は、第1の実施形態と同様である。図11aは、ゲート電圧を0V、ドレインソース間電圧を100Vとしたときの電界強度の分布を示している。横軸は、それぞれの半導体装置における平面視での位置である。また、縦軸は、電界強度単位MV/cmである。点線は、比較例の半導体装置Aを示している。破線は、比較例の半導体装置Bを示している。また、実線は、第1の実施形態に係る半導体装置10を示している。図11aのように、比較例の半導体装置Aは第1フィールドプレート電極420が設けられていないため、ゲート電極400および第1ドリフト領域140間の電界強度が局所的に大きくなっている。このような場合、ゲート電極400および第1ドリフト領域140間に電界が集中し、ゲート絶縁層200が絶縁破壊を起こす可能性がある。また、比較例の半導体装置Bは第1フィールドプレート電極420が設けられているため、ゲート電極400および第1ドリフト領域140間の電界強度は緩和されている。しかし、反対に、第1ドリフト領域140およびドレイン領域120間の電界強度が局所的に大きくなってしまっている。この原因は、第1フィールドプレート電極420が不純物濃度の高いドレイン領域120と近くなったことにより、電界が集中したと考えられる。一方、第1の実施形態に係る半導体装置10は、ゲート電極400および第1ドリフト領域140間の電界と、ゲート電極400および第1ドリフト領域140間の電界強度は、ともに緩和されている。当該半導体装置10内では、電界強度が一様に分布している。このように、第1の実施形態では、電界が局所的に集中することを抑制することができる。図11bは、ゲート電圧を0V、ドレインソース間電圧を100Vとしたときの表面ポテンシャルの分布を示している。横軸は、それぞれの半導体装置における平面視での位置である。また、縦軸は、ポテンシャルエネルギー単位eVである。図中のそれぞれの半導体装置は、たとえば、以下のような構成である場合を示している。比較例の半導体装置Cのうち、第1ドリフト領域140の深さσ1は50nm、第2ドリフト領域150の深さσ2は15nmである。なお、上述のように、比較例の半導体装置Cにおいて、第1ドリフト領域140はドレイン領域120に接している。一方、第1の実施形態の半導体装置10のうち、第1ドリフト領域140の深さσ1は5nm、第2ドリフト領域150の深さσ2は15nmである。なお、上述のように、第1の実施形態に係る半導体装置10において、第1ドリフト領域140はドレイン領域120から離間している。図11bのように、比較例の半導体装置Cでは、第2ドリフト領域150から第1ドリフト領域140までの領域の電位がドレイン領域120の電位に近い値となっている。第1ドリフト領域140または第2ドリフト領域150がドレイン領域120と独立して形成されているにもかかわらず、ドレイン領域120が平面視で第1ドリフト領域140および第2ドリフト領域150を含むように一体として形成されていると同等となってしまっている。このような場合、ゲート電極400および第1ドリフト領域140間の電界強度が大きくなってしまう。一方、第1の実施形態に係る半導体装置10のうち、第1ドリフト領域140は、ドレイン領域120から離間して形成されている。これにより、第1ドリフト領域140からドレイン領域120までの領域において、緩やかな傾斜で電位が分布している。このような理由においても、第1の実施形態では、電界強度が偏ることがない。第1の実施形態によれば、ソース領域110およびドレイン領域120の間には、第1ドリフト領域140および第2ドリフト領域150が設けられている。第1フィールドプレート電極420は、第1フィールドプレート絶縁層300上に接し、平面視で第1ドリフト領域140と第2ドリフト領域150の一部と重なるように設けられている。このとき、これらを構成する物性値は、上記式1を満たしている。これにより、半導体装置10内の電界強度を偏りなく分布させることができる。また、ゲート電極400および第1ドリフト領域140の間、または第1ドリフト領域140および第2ドリフト領域150の間等における電界強度が大きくなることを抑制することができる。さらに、第1の実施形態によれば、第1導電型の不純物領域のみを形成することにより、半導体装置10を高耐圧化させることができる。ここで、たとえば、不純物領域を形成する半導体層がn型およびp型の両方の導電性を制御できる場合、たとえば、ソース領域110またはドレイン領域120の下方に、これらと逆の導電型のハロー領域またはポケット領域とも呼ばれるなどを形成する場合がある。この場合、ハロー領域が設けられていることにより、ドレインソース間のパンチスルーを抑制することができる。したがって、ソース領域110またはドレイン領域120の近傍に、これらと逆導電型の不純物領域を形成することによって、半導体装置10内の電界を緩和することが可能となる。しかし、導電制御が困難な半導体材料である場合、ソース領域110またはドレイン領域120と逆導電型の不純物領域を設けることは困難である可能性がある。そこで、第1導電型の不純物領域のみにより第1の実施形態のような構成を形成することにより、導電制御が困難な半導体材料であっても半導体装置10を安定的に高耐圧化させることができる。たとえば、上述のように、半導体基板100が、導電制御が困難なIII族窒化物半導体層104等を含む場合に特に有効である。以上により、第1の実施形態によれば、電界が局所的に集中することを抑制して、高耐圧化した半導体装置10を提供することができる。第2の実施形態図12は、第2の実施形態に係る半導体装置10の構成を示す断面図である。第2の実施形態は、第1ドリフト領域140および第2ドリフト領域150に加え、ドリフト領域がさらに設けられている点を除いて、第1の実施形態と同様である。以下、詳細を説明する図12のように、n型の第3ドリフト領域160は、平面視で第2ドリフト領域150とドレイン領域120との間に設けられている。第3ドリフト領域160は、第2ドリフト領域150と接するとともに、ドレイン領域120とも接している。ここで、第3ドリフト領域160の不純物濃度は、たとえば、第1ドリフト領域140および第2ドリフト領域150よりも高い。一方で、第3ドリフト領域160の不純物濃度は、たとえば、ドレイン領域120よりも低い。また、第3ドリフト領域160の深さは、たとえば、第2ドリフト領域150よりも深い。これにより、第2ドリフト領域150は、ドレイン領域120から離間している。また、第2ドリフト領域150は、ドレイン領域120と接していない。第1フィールドプレート電極420は、たとえば、第1の実施形態と同様に、第1フィールドプレート絶縁層300上に接している。また、第1フィールドプレート電極420は、平面視で第1ドリフト領域140と第2ドリフト領域150の一部と重なるように設けられている。第2の実施形態に係る半導体装置10の製造方法は、以下の点を除いて、第1の実施形態と同様である。第2ドリフト領域150を形成する工程の後、ドレイン領域120を形成する工程の前に、第2ドリフト領域150のうち第1ドリフト領域140と反対側の領域に接するように、第3ドリフト領域160を形成する。このとき、第1ドリフト領域140および第2ドリフト領域150よりも高い不純物濃度で、且つ、ドレイン領域120よりも低い不純物濃度で、第3ドリフト領域160を形成する。次いで、平面視で第3ドリフト領域160のうち第2ドリフト領域と反対側の領域に接するように、ドレイン領域120を形成する。以降の工程は、第1の実施形態と同様である。第2の実施形態によれば、第1の実施形態と同様の効果を得ることができる。さらに、第2の実施形態によれば、平面視で第2ドリフト領域150とドレイン領域120との間には、さらにドリフト領域が設けられている。これにより、ゲート電極400およびドレイン領域120との間の電界を段階的に緩和することができる。したがって、さらに半導体装置10の耐圧を向上させることができる。以上、第2の実施形態では、第1フィールドプレート電極420は、平面視で第1ドリフト領域140、第2ドリフト領域150の一部と重なるように設けられている場合について説明した。または、第1フィールドプレート電極420は、平面視で第1ドリフト領域140、第2ドリフト領域150、および第3ドリフト領域160の一部と重なるように設けられていてもよい。この場合、第1フィールドプレート絶縁層300の厚さtFPは、第2ドリフト領域150と第3ドリフト領域160との境界における厚さであると置き換えて、半導体装置10は式1を満たす構成であればよい。第3の実施形態図13は、第3の実施形態に係る半導体装置10の構成を示す断面図である。第3の実施形態は、以下の点を除いて、第1の実施形態と同様である。第1層間絶縁層520は、少なくともゲート電極400を覆うように設けられている。ソース電極440は、ソース領域110に接続している。また、第1フィールドプレート絶縁層300は、第1層間絶縁層520の一部を含んでいる。第1の実施形態における第1フィールドプレート電極420がゲート電極400に接続しているのに対して、第2の実施形態では第1フィールドプレート電極420がソース電極440に接続している。以下、詳細を説明する図13のように、第1の実施形態と同様にして、III族窒化物半導体層104には、ソース領域110、チャネル領域130、第1ドリフト領域140、第2ドリフト領域150およびドレイン領域120が形成されている。下地絶縁層320は、半導体基板100上に接して設けられており、平面視でチャネル領域130と重なる領域に開口部を有している。また、ゲート絶縁層200は、下地絶縁層320の開口部に露出したチャネル領域130上、および下地絶縁層320上に設けられている。ゲート電極400は、ゲート絶縁層200上に接し、平面視でチャネル領域130に重なるように設けられている。第3の実施形態では、第2フィールドプレート電極480は、ゲート電極400に接続している。第2フィールドプレート電極480は、平面視で第1ドリフト領域140の一部と重なるように設けられている。反対に、第2フィールドプレート電極480は、平面視で第2ドリフト領域150と重なっていない。言い換えれば、第2フィールドプレート電極480の一端は、平面視で第1ドリフト領域140および第2ドリフト領域150の境界よりもソース領域110側に位置している。また、第2フィールドプレート電極480は、ゲート電極400と一体として形成されていてもよい。第1層間絶縁層520は、たとえば、ゲート電極400および第2フィールドプレート電極480を覆うように設けられている。第1層間絶縁層520上に、さらに第2層間絶縁層540が設けられていてもよい。第2層間絶縁層540は、たとえば、第1層間絶縁層520よりも高密度の材料に形成されていてもよい。これにより、第2層間絶縁層540は、第1層間絶縁層520に対してエッチング選択性を有するエッチングストッパ層として機能させることができる。第2層間絶縁層540の材料は、たとえば、SiCN、SiC、SiON,SiCO、SiCONまたはSiNなどである。ここで第1フィールドプレート絶縁層300は、上述のように、第1フィールドプレート電極420と半導体基板100の主面との間に設けられた絶縁層である。第2の実施形態では、第1フィールドプレート絶縁層300は、第1層間絶縁層520の一部を含んでいる。ここでは、さらに、第1フィールドプレート絶縁層300は、第2層間絶縁層540の一部を含んでいる。したがって、第1フィールドプレート絶縁層300は、下地絶縁層320の一部、ゲート絶縁層200の一部、第1層間絶縁層520の一部および第2層間絶縁層540の一部を含んでいる。ソース電極440は、平面視でソース領域110と重なるように設けられている。また、ソース電極440は、下地絶縁層320、ゲート絶縁層200、第1層間絶縁層520および第2層間絶縁層540を貫通して、ソース領域110に接続している。第1フィールドプレート電極420は、第1フィールドプレート絶縁層300のうち、第2層間絶縁層540上に接している。また、第1フィールドプレート電極420は、平面視で第1ドリフト領域140と第2ドリフト領域150の一部と重なるように設けられている。また、第1フィールドプレート電極420はソース電極440に接続している。また、第1フィールドプレート電極420は、ソース電極440と一体として形成されている。第1フィールドプレート電極420は、ソース電極440と同じ材料により形成されている。また、ソース電極440、第1フィールドプレート電極420の材料は、たとえば、Alおよび/またはTiNなどである。このように、第1フィールドプレート電極420をソース電極440と一体として形成することにより、製造工程を簡略化することができる。さらに、当該半導体装置10のうち、それぞれの構成は、上述の式1を満たすように形成されている。なお、上述のように、第1フィールドプレート絶縁層300は、下地絶縁層320、ゲート絶縁層200、第1層間絶縁層520および第2層間絶縁層540が積層されることにより形成されている。したがって、第1フィールドプレート絶縁層300の電気的膜厚tFPは、式5、式6および式7から下地絶縁層320、ゲート絶縁層200、第1層間絶縁層520および第2層間絶縁層540の誘電率と物理的膜厚との積の総和により求めることができる。次に、図14および図15を用い、第3の実施形態に係る半導体装置10の製造方法について説明する。図14および図15は、第1の実施形態に係る半導体装置10の製造方法を説明するための断面図である。第3の実施形態に係る半導体装置10の製造方法は、第1フィールドプレート電極420をソース電極440に接続する点を除いて、第1の実施形態と同様である。以下、詳細を説明する。第1の実施形態と同様にして、図7bまでの工程を行う。半導体基板100には、ソース領域110、チャネル領域130、第1ドリフト領域140、第2ドリフト領域150およびドレイン領域120が形成されている。さらに、半導体基板100上には、下地絶縁層320が形成されている。また、チャネル130上および下地絶縁層320上には、ゲート絶縁層200が形成されている。図14aのように、スパッタにより、ゲート絶縁層200上に金属膜を形成する。たとえば、金属膜として、Alおよび/またはTiNを成膜する。次いで、当該金属膜上にフォトレジスト層不図示を形成する。露光および現像により、平面視でチャネル領域130と重なる位置、および平面視で第1ドリフト領域140の一部と重なる位置に残存するように、フォトレジスト層をパターニングする。このフォトレジスト層をマスクとして、プラズマエッチングまたはウエットエッチングにより、金属膜をエッチングする。次いで、たとえば、アッシングによりフォトレジスト層を除去する。以上により、ゲート絶縁層200上に接するとともに、平面視でチャネル領域130と重なるように、ゲート電極400を形成する。また、ゲート電極400に接続するとともに、平面視で第1ドリフト領域140の一部と重なるように、第2フィールドプレート電極480を形成する。この場合のように、第2フィールドプレート電極480を、たとえばゲート電極400と一体として形成する。これにより、製造工程を簡略化することができる。次いで、図14bのように、たとえば、CVDにより、ゲート絶縁層200、ゲート電極400および第2フィールドプレート電極480上に、第1層間絶縁層520を形成する。さらに、ここでは、第1層間絶縁層520上に、たとえば、第1層間絶縁層520よりも高密度の材料からなる第2層間絶縁層540を形成する。第2層間絶縁層540として、たとえば、SiCN、SiC、SiON,SiCO、SiCONまたはSiNを成膜する。次いで、図15aのように、RIEにより、平面視でソース領域110に重なる位置に、第2層間絶縁層540、第1層間絶縁層520、ゲート絶縁層200および下地絶縁層320を貫通して半導体基板100の上面に接するソース開口部430を形成する。同時に、RIEにより、平面視でドレイン領域120に重なる位置に、第2層間絶縁層540、第1層間絶縁層520、ゲート絶縁層200および下地絶縁層320を貫通して半導体基板100の上面に接するドレイン開口部450を形成する。次いで、図15bのように、ソース開口部430並びにドレイン開口部450の側面並びに底面、および第2層間絶縁層540上に、たとえば、スパッタにより、金属を形成する。これにより、ソース開口部430およびドレイン開口部450の内部に、金属を埋め込む。具体的には、スパッタにより、Alおよび/またはTiNなどを成膜する。次いで、CMPにより、第2層間絶縁層540上の金属を平坦化する。次いで、当該金属上にフォトレジスト層不図示を形成する。露光および現像により、平面視でソース領域110と重なる位置、および平面視で第1ドリフト領域140および第2ドリフト領域150の一部と重なる位置に残存するように、フォトレジスト層をパターニングする。このフォトレジスト層をマスクとして、プラズマエッチングまたはウエットエッチングにより、金属をエッチングする。次いで、たとえば、アッシングによりフォトレジスト層を除去する。以上により、ソース開口部430に金属を埋め込むことにより、ソース領域110に接続するように、ソース電極440を形成する。また、第1フィールドプレート絶縁層300上に接し、平面視で第1ドリフト領域140と第2ドリフト領域150の一部と重なるように、第1フィールドプレート電極420を形成する。また、第1フィールドプレート電極420をソース電極440と接続するように形成する。この場合では、第1フィールドプレート電極420を、たとえば、ソース電極440と一体として形成する。これにより、製造工程を簡略化することができる。以降の工程は、第1の実施形態と同様である。第3の実施形態によれば、第1フィールドプレート電極420がソース電極440に接続している。この場合でも第1の実施形態と同様の効果を得ることができる。さらに第3の実施形態によれば、フィールドプレート電極が複数設けられている。ここでは、たとえば、ゲート電極400に接続する第2フィールドプレート電極480、ソース電極440に接続する第1フィールドプレート電極420が設けられている。これにより、さらに効率的に、半導体装置10内の電界集中を緩和することができる。以上、第3の実施形態では、フィールドプレート電極が二つ設けられている場合について説明したが、フィールドプレート電極はさらに多段に設けられていてもよい。また、さらに、第2の実施形態のように、第3ドリフト領域160等の複数のドリフト領域が設けられていてもよい。また、第3の実施形態では、第2フィールドプレート電極480が設けられている場合について説明したが、第2フィールドプレート電極480は無くてもよい。その場合、下地絶縁層320は無くてもよい。この場合でも、第4の実施形態と同様の効果を得ることができる。第4の実施形態図16は、第4の実施形態に係る半導体装置10の構成を示す断面図である。第4の実施形態は、第1フィールドプレート電極420が第2フィールドプレート電極480上に接している点を除いて、第1の実施形態、または第3の実施形態の一部と同様である。図16のように、第1の実施形態と同様にして、III族窒化物半導体層104には、ソース領域110、チャネル領域130、第1ドリフト領域140、第2ドリフト領域150およびドレイン領域120が形成されている。下地絶縁層320は、半導体基板100上に接して設けられており、平面視でチャネル領域130と重なる領域に開口部を有している。また、ゲート絶縁層200は、下地絶縁層320の開口部に露出したチャネル領域130上、および下地絶縁層320上に設けられている。ゲート電極400は、ゲート絶縁層200上に接し、平面視でチャネル領域130に重なるように設けられている。また、第2フィールドプレート電極480は、第2の実施形態と同様に、ゲート電極400に接続している。第2フィールドプレート電極480は、平面視で第1ドリフト領域140の一部と重なるように設けられている。第1層間絶縁層520は、半導体基板100上に設けられ、ゲート電極400および第2フィールドプレート電極480の上面と同一面を形成するように設けられている。第1フィールドプレート絶縁層300は、第1層間絶縁層520の一部を含んでいる。第4の実施形態では、第1フィールドプレート絶縁層300は、下地絶縁層320、ゲート絶縁層200および第1層間絶縁層520が積層されることにより形成されている。第1フィールドプレート電極420は、第1フィールドプレート絶縁層300のうち、第1層間絶縁層520上および第2フィールドプレート電極480上に接している。なお、第1フィールドプレート電極420は、平面視で第1ドリフト領域140と第2ドリフト領域150の一部と重なるように設けられている。この場合では、第1フィールドプレート電極420は、ゲート電極400と異なる材料で形成されていてもよい。さらに、当該半導体装置10のうち、それぞれの構成は、上述の式1を満たすように形成されている。第1フィールドプレート絶縁層300の電気的膜厚tFPは、式5、式6および式7から下地絶縁層320、ゲート絶縁層200および第1層間絶縁層520の誘電率と物理的膜厚との積の総和により求めることができる。次に、図17~図19を用い、第4の実施形態に係る半導体装置10の製造方法について説明する。図17~図19は、第4の実施形態に係る半導体装置10の製造方法を説明するための断面図である。第4の実施形態に係る半導体装置10の製造方法は、第1フィールドプレート電極420を第2フィールドプレート電極480上に接するように形成する点を除いて、第1の実施形態または第2の実施形態の一部と同様である。以下、詳細を説明する。第2の実施形態と同様にして、図14aまでの工程を行う。ゲート絶縁層200上には、平面視でチャネル領域130と重なるように、ゲート電極400が形成されている。また、ゲート電極400に接続するとともに、平面視で第1ドリフト領域140の一部と重なるように、第2フィールドプレート電極480が形成されている。次いで、図17aのように、たとえば、CVDにより、ゲート絶縁層200、ゲート電極400および第2フィールドプレート電極480上に、第1層間絶縁層520を形成する。次いで、図17bのように、CMPにより、ゲート電極400および第2フィールドプレート電極480の上面と同一面を形成するように、第1層間絶縁層520を平坦化する平坦化工程。次いで、図18aのように、たとえば、スパッタにより、ゲート電極400および第2フィールドプレート電極480上に、金属膜を形成する。当該金属膜として、たとえば、Alおよび/またはTiNなどを成膜する。次いで、金属膜上にフォトレジスト層不図示を形成する。露光および現像により、平面視で少なくとも第1ドリフト領域140と第2ドリフト領域150の一部と重なる領域に残存するように、フォトレジスト層をパターニングする。次いで、たとえば、アッシングによりフォトレジスト層を除去する。以上により、第1フィールドプレート絶縁層300のうち、第1層間絶縁層520上および第2フィールドプレート電極480上に接するように、第1フィールドプレート電極420を形成する。また、少なくとも平面視で第1ドリフト領域140と第2ドリフト領域150の一部と重なるように、第1フィールドプレート電極420を形成する。次いで、図18bのように、たとえば、CVDにより、第1層間絶縁層520上、および第1フィールドプレート電極420上を覆うように、第2層間絶縁層540を形成する。次いで、図19aのように、RIEにより、平面視でソース領域110に重なる位置に、第2層間絶縁層540、第1層間絶縁層520、ゲート絶縁層200および下地絶縁層320を貫通して、半導体基板100の上面に接するソース開口部430を形成する。同時に、RIEにより、平面視でドレイン領域120に重なる位置に、第2層間絶縁層540、第1層間絶縁層520、ゲート絶縁層200および下地絶縁層320を貫通して、半導体基板100の上面に接するドレイン開口部450を形成する。次いで、図19bのように、たとえば、スパッタにより、ソース開口部430並びにドレイン開口部450の側面並びに底面および第2層間絶縁層540上に、金属を形成する。これにより、ソース開口部430およびドレイン開口部450の内部に、金属を埋め込む。具体的には、具体的には、スパッタにより、Alおよび/またはTiNなどを成膜する。以降の工程は第1の実施形態と同様である。第4の実施形態によれば、第1の実施形態と同様の効果を得ることができる。さらに、第4の実施形態によれば、第1フィールドプレート電極420がゲート電極400および第2フィールドプレート電極480上に接している。これにより、さらに効率的に、半導体装置10内の電界集中を緩和することができる。以上、第4の実施形態では、フィールドプレート電極が二つ設けられている場合について説明したが、フィールドプレート電極はさらに多段に積層して設けられていてもよい。また、さらに、第2の実施形態のように、第3ドリフト領域160等の複数のが設けられていてもよい。以上、第1から4の実施形態において、ソース電極440およびドレイン電極460をスパッタにより形成したが、これに限定されるものではない。ソース電極440およびドレイン電極460をダマシン法によってCuを埋め込むことにより形成してもよい。その他、ソース電極440およびドレイン電極460をCVDによってWを埋め込むことにより形成してもよい。第5の実施形態図20は、第5の実施形態に係る半導体装置10の構成を示す断面図である。第5の実施形態は、半導体基板100がSi基板である点を除いて、第1の実施形態と同様である。図20のように、第5の実施形態のうち、断面視での構造は、第1の実施形態と同様である。第5の実施形態では、半導体基板100は、たとえば、Si基板である。第1の実施形態と異なり、半導体基板100に、材質の異なる半導体層は形成されていない。すなわち、半導体基板100の表面近傍に、直接、横型MOSFETが形成されている。また、第1導電型がn型であり、半導体装置10がnチャネルFETを含む場合は、半導体基板100は、たとえば、p型Si基板である。一方、第1導電型がp型であり、半導体装置10がpチャネルFETを含む場合は、半導体基板100はn型Si基板であってもよい。また、ソース領域110およびドレイン領域120の下方に、これらと逆の導電型のハロー領域不図示がさらに形成されていてもよい。ゲート電極400、ソース電極440およびドレイン電極460は、第1の実施形態と同様に、たとえば、スパッタにより、Alおよび/またはTiNなどによって形成されていてもよい。または、これらの電極は、ダマシン法によってCuを埋め込むことにより形成されていてもよい。また、これらの電極は、CVDによってWを埋め込むことにより形成してもよい。第5の実施形態によれば、第1の実施形態と同様の効果を得ることができる。さらに第5の実施形態によれば、半導体基板100はSi基板である。これにより、半導体基板100のコストを低減し、安価に半導体装置10を提供することができる。また、制御用ICを同一チップ上に作り込むことができる。これにより、より広い範囲の製品形態に半導体装置10を適用することができる。また、半導体基板100に含まれる欠陥を低減して、基板耐圧を向上させた半導体装置10を提供することができる。第6の実施形態図21は、第6の実施形態に係る半導体装置10の構成を示す断面図である。第6の実施形態は、ゲート絶縁層200上に下地絶縁層320が設けられている点を除いて、第1の実施形態、または第5の実施形態と同様である。第6の実施形態では、半導体基板100は、たとえば、Si基板である。半導体基板100には、ソース領域110、チャネル領域130、第1ドリフト領域140、第2ドリフト領域150およびドレイン領域120が形成されている。ゲート絶縁層200は、半導体基板100に接して設けられている。下地絶縁層320は、ゲート絶縁層200上に設けられている。したがって、第1フィールドプレート絶縁層300は、ゲート絶縁層200および下地絶縁層320の順で積層されることにより形成されている。また、第1フィールドプレート電極420は、第1フィールドプレート絶縁層300のうち下地絶縁層320の上面に接して設けられている。また、ゲート絶縁層200は、下地絶縁層320に対してエッチング選択性を有する材料により形成されている。具体的には、下地絶縁層320がたとえばSiO2により形成されている場合に、ゲート絶縁層200はたとえばSiNにより形成されている。次に、第6の実施形態に係る半導体装置10の製造方法について概略を説明する。第6の実施形態に係る半導体装置10の製造方法は、以下の点を除いて、第1の実施形態と同様である。第1の実施形態と同様にして、図5aから図6bまでを行う。このとき、保護層240は無くてもよい。次いで、保護層240を形成した場合はこれを除去する。または、保護層240がゲート絶縁層200であってもよい。次いで、半導体基板100上の全面にゲート絶縁層200を形成する。次いで、ゲート絶縁層200上に、下地絶縁層320を形成する。次いで、RIEにより、下地絶縁層320にチャネル開口部210を形成する。以降の工程は、第1の実施形態と同様である。第6の実施形態によれば、第1の実施形態または第5の実施形態と同様の効果を得ることができる。さらに第6の実施形態のように、半導体基板100の材質に応じて、ゲート絶縁層200を下地絶縁層320よりも先に形成することもできる。以上、第5および第6の実施形態において、半導体基板100がSi基板である場合を説明したが、この場合において第1~第4の実施形態の構成を適用してもよい。以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。"