"2つ以上の論理構造を持つ複合論理マクロセルの論理情報を、基本マクロセルの回路接続情報に置き換えて基本マクロセルの面積の総和を抽出し、前記基本マクロセルの面積の総和と前記複合論理マクロセルの面積とを比較して面積縮小化に有効となる複合論理マクロセルを選択する任意セル選択ステップと、前記任意セル選択ステップで選択された前記複合論理マクロセルに、第1フラグを設定する任意セル選択フラグ設定出力ステップと、前記任意セル選択フラグ設定出力ステップで、前記第1フラグを設定した前記複合論理マクロセルと同等の論理を、前記論理情報から検索する論理構造検索ステップと、前記論理情報の中から前記検索によって得られた置換対象となる前記基本マクロセルに、第2フラグを設定する置換対象セルフラグ設定出力ステップと、前記置換対象セルフラグ設定出力ステップで前記第2フラグを設定した前記基本マクロセルを、前記任意セル選択フラグ設定出力ステップで前記第1フラグを設定した前記複合論理マクロセルに置き換える等価論理置換ステップとを有する半導体装置の設計方法。請求項1に記載の半導体装置の設計方法において、前記任意セル選択ステップは、a1マクロセルライブラリに定義されている前記基本マクロセルの論理定義情報を、第1論理情報を生成するステップと、a2前記マクロセルライブラリに定義されている前記複合論理マクロセルの論理定義情報を、前記第1論理情報に追加して第2論理情報を生成するステップと、a3前記第2論理情報に定義されている前記基本マクロセルと前記複合論理マクロセルの面積値情報を含む面積情報を生成するステップと、a4前記第2論理情報で定義された前記複合論理マクロセルの論理情報に、前記基本マクロセルの論理情報を当てはめて、論理構造情報を生成するステップと、a5前記複合論理マクロセルの面積値と前記基本マクロセルの面積値とを前記面積情報から取得し、前記複合論理マクロセルの論理に対応する論理の前記基本マクロセルの面積値の総和を求め、前記総和と前記複合論理マクロセルの面積値とを比較するステップと、a6前記比較の結果に基づいて、前記面積値が最小値となる論理構造の複合論理マクロセル示す判定結果情報を生成するステップとを備える半導体装置の設計方法。請求項2に記載の半導体装置の設計方法において、前記任意セル選択フラグ設定出力ステップは、b1前記判定結果情報に含まれる前記複合論理マクロセル名称を特定し、前記マクロセルライブラリに含まれる特定した前記名称に対応する複合論理マクロセルに、任意セルを表すフラグを設定するステップと、b2前記任意セルを表すフラグを有するマクロセルライブラリを、フラグ付マクロセルライブラリとして出力するステップを備える半導体装置の設計方法。請求項3に記載の半導体装置の設計方法において、前記論理構造検索ステップは、c1作成済みの論理接続情報を読み出すステップと、c2前記判定結果情報を読み出すステップと、c3前記判定結果情報に記述される論理構造に該当する論理接続部を、前記論理接続情報から検索するステップとを備え、前記置換対象セルフラグ設定出力ステップは、d1検索によって得られた前記論理接続部に対して、置換対象のセルを表すフラグを設定するステップと、d2前記置換対象のセルを表すフラグを有するフラグ付論理接続情報を生成するステップとを備える半導体装置の設計方法。請求項4に記載の半導体装置の設計方法において、前記等価論理置換ステップは、e1前記フラグ付論理接続情報と前記フラグ付マクロセルライブラリとを読み出すステップと、e2前記フラグ付論理接続情報に含まれる複合論理マクロセルの名称と、前記フラグ付マクロセルライブラリで示されるフラグが付加された複合論理マクロセル名称とが一致するか否かの判断を実行するステップと、e3その判断の結果に基づいて、前記フラグ付マクロセルライブラリに存在する置換対象セルを特定するステップと、e4論理合成ツールに利用する遅延タイミングの条件が示されたファイルである制約条件を読み出すステップと、e5前記制約条件に基づいて、前記置換対象セルのフラグが付属しているフラグ付論理接続情報の該当セルを、フラグ付マクロセルライブラリの前記任意セルのフラグが付属している複合論理マクロセルに置換するステップを備える半導体装置の設計方法。請求項1から5の何れか一項に記載の半導体装置の設計方法において、前記基本マクロセルは、NOT回路と、AND回路と、OR回路と、NAND回路と、NOR回路と、XOR回路と、前記NOT回路の入力端子の反転論理をもつ回路と、前記AND回路の入力端子の反転論理をもつ回路と、前記OR回路の入力端子の反転論理をもつ回路と、前記NAND回路の入力端子の反転論理をもつ回路と前記NOR回路の入力端子の反転論理をもつ回路と、前記XOR回路の入力端子の反転論理をもつ回路のマクロセルのうちの少なくとも一つを含む半導体装置の設計方法。請求項1から6の何れか一項に記載の半導体装置の設計方法において、前記複合論理マクロセルは、前記基本マクロセルを複数有するマクロセルの機能を備える半導体装置の設計方法。2つ以上の論理構造を持つ複合論理マクロセルの論理情報を、基本マクロセルの回路接続情報に置き換えて基本マクロセルの面積の総和を抽出し、前記基本マクロセルの面積の総和と前記複合論理マクロセルの面積とを比較して面積縮小化に有効となる複合論理マクロセルを選択する任意セル選択部と、前記任意セル選択部で選択された前記複合論理マクロセルに、第1フラグを設定する任意セル選択フラグ設定出力部と、前記任意セル選択フラグ設定出力部で、前記第1フラグを設定した前記複合論理マクロセルと同等の論理を、前記論理情報から検索する論理構造検索部と、前記論理情報の中から前記検索によって得られた置換対象となる前記基本マクロセルに、第2フラグを設定する置換対象セルフラグ設定出力部と、前記置換対象セルフラグ設定出力部で前記第2フラグを設定した前記基本マクロセルを、前記任意セル選択フラグ設定出力部で前記第1フラグを設定した前記複合論理マクロセルに置き換える等価論理置換部とを有する半導体装置の設計支援装置。請求項8に記載の半導体装置の設計支援装置において、前記任意セル選択部は、さらに、マクロセルライブラリに定義されている前記基本マクロセルの論理定義情報を、第1論理情報を生成する基本マクロセル論理式抽出部と、前記マクロセルライブラリに定義されている前記複合論理マクロセルの論理定義情報を、前記第1論理情報に追加して第2論理情報を生成する複合論理マクロセル論理式抽出部と、前記第2論理情報に定義されている前記基本マクロセルと前記複合論理マクロセルの面積値情報を含む面積情報を生成する面積値抽出部と、前記第2論理情報で定義された前記複合論理マクロセルの論理情報に、前記基本マクロセルの論理情報を当てはめて、論理構造情報を生成する論理構造情報抽出部と、前記複合論理マクロセルの面積値と前記基本マクロセルの面積値とを前記面積情報から取得し、前記複合論理マクロセルの論理に対応する論理の前記基本マクロセルの面積値の総和を求め、前記総和と前記複合論理マクロセルの面積値とを比較する論理構造/面積値判定部と、前記比較の結果に基づいて、前記面積値が最小値となる論理構造の複合論理マクロセル示す判定結果情報を生成する判定結果情報抽出部とを備える半導体装置の設計支援装置。請求項9に記載の半導体装置の設計支援装置において、前記任意セル選択フラグ設定出力部は、前記判定結果情報に含まれる前記複合論理マクロセル名称を特定し、前記マクロセルライブラリに含まれる特定した前記名称に対応する複合論理マクロセルに、任意セルを表すフラグを設定し、前記任意セルを表すフラグを有するマクロセルライブラリを、フラグ付マクロセルライブラリとして出力するを備える半導体装置の設計支援装置。請求項10に記載の半導体装置の設計支援装置において、前記論理構造検索部は、作成済みの論理接続情報と前記判定結果情報とを読み出し、前記判定結果情報に記述される論理構造に該当する論理接続部を、前記論理接続情報から検索し、前記置換対象セルフラグ設定出力部は、検索によって得られた前記論理接続部に対して、置換対象のセルを表すフラグを設定して記置換対象のセルを表すフラグを有するフラグ付論理接続情報を生成する半導体装置の設計支援装置。請求項11に記載の半導体装置の設計支援装置において、前記等価論理置換部は、前記フラグ付論理接続情報に含まれる複合論理マクロセルの名称と、前記フラグ付マクロセルライブラリで示されるフラグが付加された複合論理マクロセル名称とが一致するか否かの判断を実行し、その判断の結果に基づいて、前記任意セルフラグ付マクロセルライブラリに存在する置換対象セルを特定し、論理合成ツールに利用する遅延タイミングの条件が示されたファイルである制約条件に基づいて、前記置換対象セルのフラグが付属しているフラグ付論理接続情報の該当セルを、前記フラグ付マクロセルライブラリの前記任意セルのフラグが付属している複合論理マクロセルに置換する半導体装置の設計支援装置。請求項8から12の何れか一項に記載の半導体装置の設計支援装置において、前記基本マクロセルは、NOT回路と、AND回路と、OR回路と、NAND回路と、NOR回路と、XOR回路と、前記NOT回路の入力端子の反転論理をもつ回路と、前記AND回路の入力端子の反転論理をもつ回路と、前記OR回路の入力端子の反転論理をもつ回路と、前記NAND回路の入力端子の反転論理をもつ回路と前記NOR回路の入力端子の反転論理をもつ回路と、前記XOR回路の入力端子の反転論理をもつ回路のマクロセルのうちの少なくとも一つを含む半導体装置の設計支援装置。請求項8から13の何れか一項に記載の半導体装置の設計支援装置において、前記複合論理マクロセルは、前記基本マクロセルを複数有するマクロセルの機能を備える半導体装置の設計支援装置。例えば、特許文献1に記載されているような技術では、論理接続情報のマクロセルにおいて、2つのマクロセルの組み合わせを網羅的に抽出し、全ての組み合わせおよび使用されている数を抽出している。そのため、2つのマクロセルの組み合わせを1つのマクロセルに置き換える事で論理回路の面積を縮小化することが可能である。しかしながら、特許文献1に記載の技術では、3つ以上のマクロセルの組み合わせ部分の面積縮小化を行う際は、2つのマクロセルの組み合わせを網羅的に抽出する処理を複数回実施する必要がある。そのため、設計TATが増大してしまう。近年のLSIの設計においては、回路の大規模化により設計TATが長くなっており、設計TAT短縮の要求必要性が高まってきている。本発明が解決しようとする課題は、論理回路の面積縮小化を実現しつつ、設計TATの短縮を可能とする技術を提供することにある。上記の課題を解決するために、2つ以上の論理構造を持つ複合論理マクロセルの論理情報論理式を、基本マクロセルの回路接続情報に置き換えて基本マクロセルの面積の総和を抽出し、基本マクロセルの面積の総和と複合論理マクロセルの面積とを比較して面積縮小化に有効となる複合論理マクロセルを選択する任意セル選択等価論理抽出処理を行う。そして、任意セル選択処理で選択された複合論理マクロセルにフラグを設定する任意セル選択フラグ設定出力処理を行う。任意セル選択フラグ設定出力処理にてフラグを設定したマクロセルと同等の論理を論理情報から検索する論理構造検索処理を行う。論理情報の中から置換対象となる基本マクロセルにフラグを設定する置換対象セルフラグ設定出力処理を行う。置換対象セルフラグ設定出力処理にてフラグ設定した基本マクロセルを、任意セル選択フラグ設定出力処理でフラグ設定した複合論理マクロセルに置き換える等価論理置換処理を行う。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、論理回路の面積縮小化を実現しつつ、設計TATの短縮を可能とする技術を提供することが可能となるという効果がある。具体的には、3つ以上のマクロセルの組み合わせ部分の等価論理置換が可能になった事で、一度の処理で論理回路の面積縮小化が可能となり設計TATが短縮できるという効果がある。[第1実施形態]以下、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。図2は、本実施形態の半導体装置設計支援システム85の構成を例示するシステム構成図である。半導体装置設計支援システム85は、サーバ80と記録媒体81とネットワーク82とコンピュータ装置83を備えている。また、コンピュータ装置83は記憶装置を備えている。記録媒体81は、任意セル選択置換プログラムを格納する。その記録媒体81は、サーバ80に保持されている。サーバ80は、インターネットなどのネットワーク82を介して、エンジニアリングワークステーション等のコンピュータ装置83に接続される。記録媒体81に格納されている任意セル選択置換プログラムは、ネットワーク82を介してコンピュータ装置83にダウンロードされる。ダウンロードされた任意セル選択置換プログラムは、コンピュータ装置83のローカルなハードディスク、あるいは、メモリなどの記憶装置にストアされる。コンピュータ装置83は、任意セル選択置換プログラムに示される手順にしたがって情報処理を行う。具体的には、コンピュータ装置83は、記憶装置に格納されているマクロセルライブラリ、論理接続情報を元に、コンピュータ装置83に供給された選択情報及び制約条件にしたがって、実行処理を行う。コンピュータ装置83は、任意セル選択置換プログラムに示される手順にしたがって、中間データとなる論理構造/面積値判定結果情報と、置換情報付マクロセルライブラリと、置換情報付論理接続情報とを生成する。生成された置換情報付論理接続情報は、コンピュータ装置83の記憶装置に保持される。なお、本実施形態の半導体装置設計支援システム85において、コンピュータ装置83に外部記憶装置を接続し、その外部記憶装置に各ファイルを格納する構成であってもよい。図3は、コンピュータ装置83の構成を例示するブロック図である。図3に示されているように、コンピュータ装置83は、コンピュータ装置本体86と、入力装置87と、出力装置88とを備えている。コンピュータ装置本体86は、コンピュータプログラムに示される手順に従って情報処理を高速に行う。本実施形態のコンピュータ装置本体86は、任意セル選択ツール34任意セル選択置換プログラムに示される手順に従って動作することで、任意セルを選択し置換するためのツールとしての機能を提供する。コンピュータ装置本体86は、入力、記憶、演算、制御および出力の機能を備えている。入力装置87は、マウスやキーボードなどに代表されるマンマシンインターフェースである。入力装置87は、ユーザの操作に応答して、コンピュータ装置本体86へデータを入力する。出力装置88は、液晶ディスプレイやプリンターなどに代表されるマンマシンインターフェースである。出力装置88は、コンピュータ装置本体86の処理結果を、ユーザに認識できる形式で出力する。上述のコンピュータ装置本体86は、演算処理部31と、情報記憶部32とを備え、それらは、バス33を介して接続されている。演算処理部31は、コンピュータ装置本体86に備えられた各種装置の制御やデータ処理を実行する。演算処理部31は、コンピュータ装置本体86が入力装置87を介して受け取ったデータを解釈して演算し、その演算結果を出力装置88などで出力する。情報記憶部32は、RAMやハードディスクなどに代表されるデータを記憶するための装置である。コンピュータ装置本体86は、外部ネットワークを介して他の機器とデータ通信するための通信処理装置を備えていてもよい。情報記憶部32は、任意セル選択ツール34任意セル選択置換プログラムと、ファイル格納部35とを備えている。その任意セル選択ツール34は、半導体集積回路の設計を、コンピュータシステムを用いて自動的に行うためのソフトウェアである。その任意セル選択ツール34に示される手順に従ってコンピュータ装置本体86が動作する。ファイル格納部35は、半導体集積回路を設計するために必要な情報を保持している。図3に示されているように、その任意セル選択ツール34は、半導体集積回路の設計の第1段階を実行するための手順を示す第1段階実行部36と、第2段階を実行するための手順を示す第2段階実行部37とを含んでいる。図4は、任意セル選択ツール34の構成を例示するブロック図である。任意セル選択ツール34の第1段階実行部36は、選択仕様入力部11と任意セル選択部12と任意セル選択フラグ設定部13とを含んでいる。また、任意セル選択ツール34の第2段階実行部37は、論理接続情報入力部14と、判定結果情報入力部15と、論理構造検索部16と、置換対象セルフラグ設定部17と、置換情報入力部18と、等価論理置換部19と、論理接続情報生成部20とを含んでいる。図5は、ファイル格納部35の構成を例示するブロック図である。ファイル格納部35は、選択情報2と、マクロセルライブラリ3と、判定結果情報4と、フラグ付マクロセルライブラリ5と、論理接続情報6と、フラグ付論理接続情報7と、制約条件8と、置換後論理接続情報9とを保持している。本実施形態で述べるマクロセルとは、インバータ、AND、ORといった単純な論理のセルである。本実施形態の任意セル選択ツール34において、選択仕様入力部11は、選択仕様の入力処理を実行する。選択仕様入力部11は、論理回路の面積縮小化に有効となるマクロセル以降、任意セルと称すの選択情報2を、任意セル選択ツール34の入力として受け取る。また、任意セル選択部12は、等価論理の抽出に対応する処理を実行する。具体的には、任意セル選択部12は、マクロセルライブラリ3を受け取り、論理情報の抽出と、面積情報の抽出と、論理構造/面積値の判定と、最小論理構造の検索と、判定結果情報の抽出を行う。その任意セル選択部12は、上記の複数の処理を行うことで、判定結果情報4を生成する。任意セル選択フラグ設定部13は、フラグ付マクロセルライブラリ5を生成する。以上のように、選択仕様入力部11、任意セル選択部12および任意セル選択フラグ設定部13によって、任意セル選択ツール34の第1段階実行部36による第1段階の処理が行われる。論理接続情報入力部14は、論理回路の論理接続情報6を任意セル選択ツール34の入力として受け取る。判定結果情報入力部15は、第1段階の処理で生成された、判定結果情報4を任意セル選択ツール34の入力として受け取る。論理構造検索部16は、判定結果情報4の論理構造により、論理接続情報から該当する論理接続部の検索を行う。置換対象セルフラグ設定部17は、論理構造の検索処理により、該当した論理接続部をフラグ付論理接続情報7として出力する。置換情報入力部18は、フラグ付マクロセルライブラリ5とフラグ付論理接続情報7とを任意セル選択ツール34の入力として受け取る。等価論理置換部19は、遅延、タイミング、パワーなどの制約条件論理合成に利用する最適化条件を示す制約条件8を受け取り、任意セルフラグ情報と置換対象セルフラグ情報が一致する任意セルに置換する処理を実行する。論理接続情報生成部20は、最終的に面積縮小化が行われた論理回路の置換後論理接続情報9を生成する。以上のように、論理接続情報入力部14~論理接続情報生成部20によって、任意セル選択ツール34の第2段階実行部37による第2段階の処理が行われる。図6は、本実施形態の任意セル選択部12の構成を例示するブロック図である。本実施形態の任意セル選択部12は、マクロセルライブラリ入力部38と、基本マクロセル論理式抽出部39と、複合論理マクロセル論理式抽出部40と、論理情報入力部41と、面積値抽出部42と、論理構造情報抽出部43と、面積情報入力部44と、論理構造情報入力部45と、論理構造/面積値判定部46と、最小論理構造検索部47と、判定結果情報抽出部48と、任意選択マクロセル論理式抽出部49とを備えている。マクロセルライブラリ入力部38は、論理合成ツールに利用されるテクノロジ情報が定義されたマクロセルライブラリ3を任意セル選択部12の入力として受け取る。基本マクロセル論理式抽出部39は、マクロセルライブラリ3に定義されている基本マクロセルINVERTER、AND、NAND、OR、NOR、XOR、及びこれらの入力端子の反転論理をもつマクロセル、但しBUFFERセルは除くの論理定義情報論理式を、第1論理情報51として抽出する。抽出された第1論理情報51は、ファイル格納部35に格納される。複合論理マクロセル論理式抽出部40は、基本マクロセルを除くマクロセル複合論理マクロセルの論理定義情報論理式を、先の第1論理情報51に追加した、第2論理情報52として抽出する。抽出された第2論理情報52は、ファイル格納部35に格納される。論理情報入力部41は、抽出された第2論理情報52を任意セル選択部12の入力として受け取る。面積値抽出部42は、第2論理情報52に定義されている基本マクロセル、及び、複合論理マクロセルの面積値情報を面積情報53として抽出する。抽出された面積情報53は、ファイル格納部35に格納される。論理構造情報抽出部43は、第2論理情報52で定義された複合論理マクロセルの論理式に基本マクロセルの論理式を当てはめて、論理構造情報54として抽出する。抽出された論理構造情報54は、ファイル格納部35に格納される。論理構造情報54には、第2論理情報52の複合論理マクロセルの論理式に対し、基本マクロセルの論理式で構成可能な論理の組み合わせ分が全て抽出されている面積情報入力部44は、面積情報53を任意セル選択部12の入力として受けとる。論理構造情報入力部45は、論理構造情報54を任意セル選択部12の入力として受けとる。論理構造/面積値判定部46は、複合論理マクロセルの面積値を面積情報53から取得する。また、基本マクロセルの面積値を面積情報53から取得し、複合論理マクロセルの論理を構成する論理を持つ基本マクロセルの面積値の総和を求める。その基本マクロセルの面積値の総和と、複合論理マクロセルの面積値との比較を行い、どちらが大きいかの判定を実行する。複合論理マクロセルの面積値の方が小さい場合は、このマクロセル名称を維持する。最小論理構造検索部47は、面積最小値と判定された複合論理マクロセルに対し、更に複合論理マクロセル同士で論理構造が最小となる複合論理マクロセルが含まれていないか検索を行う。判定結果情報抽出部48は、最終的に最小面積となる論理構造の複合論理マクロセルを、判定結果情報4として抽出する。抽出された判定結果情報4は、ファイル格納部35に格納される。任意選択マクロセル論理式抽出部49は、任意セル名称に該当する複合論理マクロセルのみ抽出し、第2論理情報52に保存する。図7A、図7Bは、本実施形態の半導体装置設計支援システム85における、任意セル選択ツール34の全体的な動作を例示するフローチャートである。任意セル選択ツール34の動作の第1段階では、ステップS101において、選択仕様の入力処理を実行する。選択仕様入力部11は、論理回路の面積縮小化に有効となるマクロセル以降、任意セルと称すの選択情報2を、任意セル選択ツール34の入力として受け取る。図8は、選択情報2の構成を例示するリストである。本実施形態の任意セル選択ツール34において、任意セルの選択を実行する場合、選択情報2に基づいて、1任意セルの自動選択2任意セルの任意選択を切り替えることが可能である。ステップS101では、選択仕様入力部11において、任意セルの選択方法が、1任意セルの自動選択2任意セルの任意選択の何れかであるかを認識する。図8に示されているように、選択情報2は、AUTO:true|falseの選択を行うスイッチ設定を有している。trueに設定された場合は、後述する図9A、図9Bに例示される動作フローにしたがって面積縮小化に有効となる任意セルの判定結果情報4が出力される。また、falseに設定された場合で、かつ、CellName:に任意セルの任意選択対象のマクロセル名称が指定された場合は、図10に例示される動作フローにしたがって、任意選択されたマクロセルに関する判定結果情報4が出力される。尚、falseに設定された場合でかつ、CellName:に任意セルの任意選択対象のマクロセル名称が指定されない場合は、任意セルの設定が無い事を表示し、処理を終了させる。図7Aに戻り、ステップS102において、任意セル選択部12は、任意セル選択等価論理抽出処理を実行する。任意セル選択部12は、マクロセルライブラリ3を任意セル選択ツール34の入力として受け取る。任意セル選択部12は、マクロセルライブラリ3基づいて、論理情報の抽出と、面積情報の抽出と、論理構造/面積値の判定と、最小論理構造の検索と、判定結果情報の抽出とを行う。任意セル選択部12は、上記の処理を行うことで、判定結果情報4を生成する。ステップS103において、任意セル選択フラグ設定部13は、フラグ付マクロセルライブラリ5を生成する。フラグ付マクロセルライブラリ5を生成した後、処理は第2段階に移行する。図7Bに示されるように、任意セル選択ツール34の動作の第2段階では、ステップS104において、論理接続情報の入力処理を実行する。このとき、論理接続情報入力部14は、論理回路の論理接続情報6を、任意セル選択ツール34の入力として受け取る。ステップS105において、判定結果情報入力部15は、第1段階の処理によって生成された判定結果情報4を、任意セル選択ツール34の入力として受け取る。ステップS106において、論理構造検索部16は、判定結果情報4の論理構造により論理接続情報から該当する論理接続部の検索を行う。ステップS107において、置換対象セルフラグ設定部17は、論理構造の検索により該当した論理接続部を、フラグ付論理接続情報7として出力する。ステップS108において、置換情報入力部18は、フラグ付マクロセルライブラリ5とフラグ付論理接続情報7とを任意セル選択ツール34の入力として受け取る。ステップS109において、等価論理置換部19は、遅延、タイミング、パワーなど制約条件論理合成に利用する最適化条件である制約条件8に基づいて、フラグ付マクロセルライブラリ5の任意セルフラグ情報と、フラグ付論理接続情報7の置換対象セルフラグ情報が一致する任意セルに、置換処理を実行する。ステップS110において、論理接続情報生成部20により、最終的に面積縮小化が行われた論理回路の判定結果情報4が出力される。ここで、上述のステップS102における任意セル選択部12の動作の詳細について説明する。図9A、図9Bは、ステップS101で、AUTO:trueが選択された場合の任意セル選択部12の動作を例示するフローチャートである。ステップS201において、マクロセルライブラリ入力部38は、論理合成ツールに利用されるテクノロジ情報が定義されたマクロセルライブラリ3を、任意セル選択部12の入力として受け取る。ステップS202において、基本マクロセル論理式抽出部39は、マクロセルライブラリ3に定義されている基本マクロセルの論理定義情報論理式を、第1論理情報51として抽出する。ここで、その基本マクロセルとは、BUFFERセルを除く、INVERTER、AND、NAND、OR、NOR、XOR、及びこれらの入力端子の反転論理をもつマクロセルであるものとする。ステップS203において、複合論理マクロセル論理式抽出部40は、基本マクロセルを除くマクロセル複合論理マクロセルの論理定義情報論理式を、先の第1論理情報51に追加して第2論理情報52とし、その第2論理情報52を抽出する。図10は、その第2論理情報52の構成を例示するリストである。基本マクロセルの論理式は、Basecell...{}で示されたグループ内の、functionという文字列で定義されている。また、複合論理マクロセルの論理式は、Macrocell...{}で示されたグループ内の、functionという文字列で定義されている。図9Aに戻り、ステップS204において、論理情報入力部41は、抽出された第2論理情報52を任意セル選択部12の入力として受けとる。ステップS205において、面積値抽出部42は、第2論理情報52の、Basecell...{}で示された基本マクロセル、及び、Macrocell...{}で示された複合論理マクロセルを特定する。そして、マクロセルライブラリ3に定義されている基本マクロセルに対応する面積値情報と、マクロセルライブラリ3に定義されている複合論理マクロセルに対応する面積値情報とを、面積情報53として抽出する。図11は、面積情報53の構成を例示するリストである。図11を参照すると、基本マクロセルの面積値は、Basecell...{}で示されたグループの、areaという文字列で定義されている。同様に、複合論理マクロセルの面積値は、Macrocell...{}で示されたグループの、areaという文字列で定義されている。図9Aに戻り、ステップS206において、論理構造情報抽出部43は、第2論理情報52のMacrocell...{}で示されたグループの、functionという文字列で定義された複合論理マクロセルの論理式に、Basecell...{}で示されたグループの、functionという文字列で定義された基本マクロセルの論理式を当てはめる。これによって、基本マクロセルを用いて論理構造化を行った論理構造情報54を抽出する。このとき、第2論理情報52に定義された複合論理マクロセルの論理式に対し、基本マクロセルの論理式で構成可能な論理組み合わせ分を全て抽出する。ここで、上述の図10、図11に示されているMUX2Lの論理式を例に説明する。この場合、AND演算子からAND2Lが論理組み合わせ分として抽出される。また、OR演算子からOR2Lが論理組み合わせ分として抽出される。また、反転演算子からINVLが論理組み合わせ分として抽出される。図12は、論理構造情報54の構成を例示するリストである。図12の論理構造情報54は、MUX2L、及び、MUX2Hの複合論理マクロセルを構成する論理の組み合わせ分を抽出した論理構造情報を例示している。図12を参照すると、その論理構造情報54の1行目、MUX2L=及び、6行目、MUX2H=は、第2論理情報52のMacrocellMUX2L及びMacrocellMUX2Hに定義されている複合論理マクロセル名称を指している。また、2行目及び7行目、INVL.AS,.XNET1は、第2論理情報52のBasecellINVL{}グループ内で定義されている、論理式pinX{function:A}を論理接続情報で表現したものである。また、3行目及び8行目の、AND2L.AD0,.BNET1,.XNET24行目及び9行目の、AND2L.AS,.BD1,.XNET3は、第2論理情報52のBasecellAND2L{}グループ内で定義されている、論理式pinX{function:AB}を論理接続情報で表現したものである。また、5行目及び10行目、OR2L.ANET2,.BNET3,.XXは、第2論理情報52のBasecellOR2L{}グループ内で定義されている、論理式pinX{function:AB}を論理接続情報で表現したものである。図9Bを参照すると、ステップS207において、面積情報入力部44は、抽出された面積情報53を任意セル選択部12の入力として受け取る。ステップS208において、論理構造情報入力部45は、論理構造情報54を任意セル選択部12の入力として受け取る。ステップS209において、論理構造/面積値判定部46は、複合論理マクロセルの面積値を、入力された面積情報53から取得する。また、基本マクロセルの面積値を、その面積情報53から取得する。そして、複合論理マクロセルの論理を構成する基本マクロセルの面積値の総和を求める。このとき、論理構造/面積値判定部46は、求めた基本マクロセルの面積値の総和と、複合論理マクロセルの面積値とを比較する。その比較の結果に基づいて、どちらの面積が大きいかを判定する。論理構造/面積値判定部46は、複合論理マクロセルの面積値の方が、求めた基本マクロセルの面積値の総和よりも小さい場合は、このマクロセル名称を保持する。ステップS210において、最小論理構造検索部47は、面積最小値と判定された複合論理マクロセルに対し、更に複合論理マクロセル同士で論理構造が最小となる複合論理マクロセルが含まれているか否かの検索を実行する。ステップS211において、判定結果情報抽出部48は、最終的に最小面積となる論理構造の複合論理マクロセルを、判定結果情報4として抽出する。図13は、本実施形態の判定結果情報4の構成を例示するリストである。図13を参照すると、面積値の判定結果により、複合論理マクロセルの面積値が小さい複合論理マクロセル名称は、MacrocellMUX2Lで定義されている。また、その面積値は、area:4として定義されている。複合論理マクロセルの論理を構成する基本マクロセルの情報は、Basecell1で論理接続情報として定義されている。また、基本マクロセルの面積値の和は、area:7として定義されている。このように、基本マクロセルを使用した論理構造10が定義される。また、MUX2Lの複合論理マクロセルの論理を構成する他の組み合わせが存在する場合は、Basecell1...N1から昇順でNまでとして、論理接続情報で定義される。また、Basecell1...Nのそれぞれの面積値の和は、Basecell1...Nのそれぞれのareaに定義される。以上が、ステップS101において、AUTO:trueが選択された場合の任意セル選択部12の動作フローの説明である。以下に、ステップS101において、AUTO:falseが選択された場合の任意セル選択部12の動作について説明を行う。図14A、図14Bは、AUTO:falseが選択された場合の任意セル選択部12の動作を例示するフローチャートである。ステップS201、ステップS202の動作は、AUTO:trueが選択された時の動作と同様である。図14AのステップS212において、任意選択マクロセル論理式抽出部49は、任意セルを選択するための選択情報2を参照する。このとき任意選択マクロセル論理式抽出部49は、CellName:に指定された任意セル名称であるMUX2L、MUX2Hに該当する複合論理マクロセルのみを抽出する。任意選択マクロセル論理式抽出部49は、抽出した複合論理マクロセルを示す情報を、第2論理情報52に保持する。以降、ステップS204~ステップS211までは、AUTO:trueが選択された時と同様に動作する。以下に、本実施形態の任意セル選択フラグ設定部13の動作について詳細に説明する。任意セル選択フラグ設定部13は、上述のステップS103において、任意セル選択フラグの設定を出力する処理を行う。任意セル選択フラグ設定部13は、判定結果情報4のMacrocellで示されたグループに定義された複合論理マクロセル名称に対して、マクロセルライブラリ3のcellで示されたグループに該当する複合論理マクロセルを特定する。そして、特定した複合論理マクロセルに、use_it:trueで示されるフラグを設定する。任意セル選択フラグ設定部13は、use_it:trueで示されるフラグを有するマクロセルライブラリ3を、フラグ付マクロセルライブラリ5として出力する。図15は、フラグ付マクロセルライブラリ5の構成を例示するリストである。図15に示されているように、フラグ付マクロセルライブラリ5は、一般的に論理合成ツールで利用されるマクロセルライブラリ3に対して、cellのグループ内のセル情報定義に、任意セルのフラグ定義を備えている。本実施形態の任意セル選択ツール34は、第1段階において、上述のような動作を行う。次に、任意セル選択ツール34の動作の第2段階について説明を行う。上述の図7AにおけるステップS104において、論理接続情報入力部14は、論理合成結果または作成済みの論理接続情報6を、任意セル選択ツール34の入力として受け取る。また、ステップS105において、判定結果情報入力部15は、第1段階で生成された判定結果情報4を任意セル選択ツール34の入力として受け取る。その判定結果情報4には、面積縮小化に有効となる任意セルに関する情報を、論理構造/面積値判定結果情報として保持している。ステップS106において、論理構造検索部16は、判定結果情報4に記述される論理構造10に該当する論理接続部を、論理接続情報6から検索する。ステップS107において、置換対象セルフラグ設定部17は、検索によって得られた論理接続部に対して、//touch_itto任意セル名称で示されるフラグを設定する。置換対象セルフラグ設定部17はそのフラグを有するフラグ付論理接続情報7を生成する。生成されたフラグ付論理接続情報7は、ファイル格納部35に保存される。図16は、フラグ付論理接続情報7の構成を例示するリストである。図16を参照すると、フラグ付論理接続情報7には、置換対象となる論理接続行に、//touch_ittoMUX2L,,,で示されるフラグが設定されている。そのtoMUX2Lとは、図13に例示されている判定結果情報4のMacrocellMUX2Lの複合論理マクロセル名称である。なお、置換対象セルとなる複合論理マクロセルが複数存在することもある。そのため、置換対象セルが複数存在した場合は、,カンマで区切って複数の複合論理マクロセルを指定することも可能である。上述の図7BにおけるステップS108において、置換情報入力部18は、フラグ付論理接続情報7と、上述の第1段階で生成されたフラグ付マクロセルライブラリ5とを任意セル選択ツール34の入力として受け取る。置換情報入力部18は、フラグ付論理接続情報7の//touch_itto任意セル名称の複合論理マクロセル名称と、フラグ付マクロセルライブラリ5のuse_it:trueで示されるフラグが付加された複合論理マクロセル名称とが一致するか否かの判断を実行する。その判断の結果、両者が一致することが認識された場合、置換対象セルが、任意セルフラグ付マクロセルライブラリ5に存在することが確認されたことになる。ステップS109において、等価論理置換部19は、制約条件8を任意セル選択ツール34の入力として受け取る。ここで、制約条件とは、論理合成ツールに利用する遅延タイミングの制約条件が示されたファイルである。本実施形態において、置換対象セルのフラグが付属しているフラグ付論理接続情報7の該当セルの名称が、任意セルのフラグが付属しているフラグ付マクロセルライブラリ5から、この制約条件8を考慮した上で選択置換される。それによって、遅延タイミングを満たした面積最小化マクロセルへの一括置換が可能となる。その後、ステップS110において、論理接続情報生成部20により、置換後論理接続情報9が出力される。出力された置換後論理接続情報9は、ファイル格納部35に保存される。図17は、置換後の論理接続情報の構成を例示するリストである。上述の図16に例示したフラグ付論理接続情報7には、置換対象フラグが設定されていた。図17を参照すると、置換後論理接続情報9では、図16のフラグ付論理接続情報7の置換対象フラグ//touch_itto任意セル名称が、面積最小化となるマクロセルMUX2Lに置き換えられている。図18は、置換前の論理回路の回路構成を例示する回路図である。図18に例示されている置換前論理回路55は、モジュールC1を備えている。置換前論理回路55のモジュールC1は、U1というインスタンス名のインバータセルINVLと、U2、U3というインスタンス名の2入力ANDセルAND2Lと、U4というインスタンス名の2入力ORセルOR2Lを備えている。図19は、置換後の論理回路の構成を例示する回路図である。図19に例示されている置換後論理回路56は、モジュールC1を備えている。置換後論理回路56のモジュールC1は、U5というインスタンス名の2入力MUXセルMUX2Lを備えている。本実施形態における任意セル選択ツール34では、複数回の処理を実施することなく、置換前論理回路55を置換後論理回路56へ置換することが可能である。本実施形態の任意セル選択ツール34のような機能を備えていない装置では、2つのマクロセルの組み合わせを網羅的に抽出する処理を複数回実施する必要がある。例えば、U4を起点とした場合は、U4→U3、U4→U2の2系統の論理構造において面積縮小化を行う。また、U2を起点にした場合は、U2→U1の1系統の論理構造において面積縮小化を行う。そして、U4→U3,U4→U2、U2→U1のそれぞれの面積縮小化の処理を実施する。その後、U4→U2→U1の論理構造において、面積縮小化の処理を実施する。このように、任意セル選択ツール34のような機能を備えていない装置では、複数の工程を実行する事で、置換後論理回路56のモジュールC1のような面積最小化が可能である。しかしながら、2つのマクロセルの組み合わせを網羅的に抽出する処理を複数回実施する必要があるため、設計TATが増大してしまっていた。本実施形態では、マクロセルライブラリから面積縮小化が可能となる等価論理の複合論理マクロセルを任意に選択し、最小面積化が可能な複合論理マクロセルに対して、マクロセルライブラリにフラグ設定を行っている。また、置換対象となる論理接続情報の論理回路構成から論理構造/面積値判定結果情報4を元に置換対象論理接続部を検索しフラグ設定を行っている。そして、マクロセルライブラリのフラグと論理接続情報のフラグの一致部分に対して、等価論理置換により一括置換を行う事で、一度の処理で論理回路の面積縮小化が可能となり、設計TATの短縮を実現することができる。[第2実施形態]以下に、本願発明の第2実施形態について説明を行う。第2実施形態の半導体装置設計支援システム85は、任意セルを選択するときに、順序セルを含める場合に対応している。図20は、第2実施形態の任意セル選択部12の構成を例示するブロック図である。第2実施形態の任意セル選択部12は、第1実施形態の選択情報2に対し、さらに、順序セル検出部61と、順序セル論理式抽出部62と、順序セル論理情報入力部63と、順序セル面積値抽出部64と、順序セル論理構造情報抽出部65とを備えている。順序セル検出部61は、順序セルがあるか否かの判定を行う。順序セル論理式抽出部62は、全ての順序セルの論理情報を抽出し、順序セル論理情報66を生成する。順序セル論理情報入力部63は、第2論理情報52と順序セル論理情報66とを、任意セル選択部12の入力として受け取る。順序セル面積値抽出部64は、第1実施形態の面積情報53に、さらに、順序セルの面積値を追加した面積情報67を生成する。その面積情報67は、ファイル格納部35に保持される。順序セル論理構造情報抽出部65は、基本マクロセルと順序セルとの組み合わせに対して論理構造化を行った論理構造情報68を生成する。図21A、図21B、図21Cは、第2実施形態の任意セル選択部12の動作を例示するフローチャートである。第2実施形態では、ステップS301において、任意セル選択部12の順序セル検出部61が、順序セルが存在するか否かの判断を行う。その判断の結果、順序セルが存在しない場合、処理は、図21Cに示されるような、第1実施形態と同様の処理を行う。順序セルが存在すると判断された場合、第1実施形態のステップS202、ステップS203と同様の処理を行った後、ステップS302の処理を実行する。そのステップS302において、順序セル論理式抽出部62は、順序セル論理情報66として全ての順序セルの論理情報を抽出する。図22は、抽出した順序セル論理情報の構成を例示するリストである。SequentialcellMUX-N-DFFLは、順序回路における複合論理マクロセル名称を表している。function:IQは、出力端子pinQにおける論理である。この論理を形成する情報は、ffIQ、IQN{}で囲まれるグループ内で定義されている。clocked_on:CKは、クロック端子CKの反転論理のエッジであることを示しているnext_state:DSESISEは、クロックが動いた場合に、出力Qに出力される論理である。上述のfunction:IQは、このnext_stateに定義された論理式が正転出力される事を意味している。仮に、function:IQNと定義された場合は、next_stateに定義された論理式が反転出力される事を意味する。図21Aに戻り、ステップS303において、順序セル論理情報入力部63は、抽出済みの第2論理情報52と順序セル論理情報66とを、任意セル選択部12の入力として受け取る。図21Bを参照すると、ステップS304において、順序セル面積値抽出部64は、第1実施形態で抽出したような面積情報53に対して、さらに、順序セルの面積値を追加した面積情報67を生成する。その面積情報67は、ファイル格納部35に保持される。ステップS305において、順序セル論理構造情報抽出部65は、順序回路D-FFと組み合わせ論理構造とをばらした構造情報として、clocked_onで定義されているCKの論理記述で示される論理構造を、インバータセルと順序回路DFFLの組み合わせとして処理を行う。次に、順序セル論理構造情報抽出部65は、next_stateで定義されているDSESISEの論理記述で示される論理構造を、第2論理情報52に基づいて、MUX2Lと順序回路DFFLの組み合わせの場合と、INVL、AND2L、AND2L、OR2Lと順序回路DFFLの組み合わせとして処理を行う。順序セル論理構造情報抽出部65は、これらを論理接続情報形式で表した論理構造情報68を生成する。論理構造情報68は、ファイル格納部35に保持される。図23は、論理構造情報68の構成を例示するリストである。論理構造情報68は、第1実施形態の抽出したような論理構造情報54のような情報に、さらに、順序セルにおける論理構造情報を備えている。以降、ステップS306からステップS310までは、第1実施形態と同様に動作する。上述のように、第2実施形態では、マクロセルライブラリに組み合わせ論理と順序回路論理構造を有する複合論理マクロセルが存在する場合においても、面積最小化に有効となる任意セルの選択と置換が可能である。[第3実施形態]以下に、本願発明の第2実施形態について説明を行う。第3実施形態の半導体装置設計支援システム85は、任意セルを選択するときに、順序セルを含める場合に対応している。図24は、第3実施形態の任意セル選択部12の構成を例示するブロック図である。第3実施形態の任意セル選択部12は、第1、第2実施形態の選択情報2に対し、さらに、多ビットセル検出部71と、多ビットセル論理式抽出部72と、多ビットセル論理情報入力部73と、多ビットセル面積値抽出部74と、多ビットセル論理構造情報抽出部75とを備えている。多ビットセル検出部71は、多ビットセルがあるか否かの判定を行う。多ビットセル論理式抽出部72は、全ての多ビットセルの論理情報を抽出し、多ビットセル論理情報76を生成する。多ビットセル論理情報入力部73は、第2論理情報52と順序セル論理情報66と多ビットセル論理情報76とを、任意セル選択部12の入力として受け取る。多ビットセル面積値抽出部74は、第2実施形態の面積情報67に、さらに、多ビットセルの面積値を追加した面積情報77を生成する。その面積情報77は、ファイル格納部35に保持される。多ビットセル論理構造情報抽出部75は、基本マクロセルと順序セルと多ビットセルの組み合わせに対して論理構造化を行った論理構造情報78を生成する。図25A、図25B、図25C、図25Dは、第3実施形態の任意セル選択部12の動作を例示するフローチャートである。第3実施形態では、ステップS301において、第2実施形態と同様に、順序セルが存在するか否かの判断を行う。その判断の結果、順序セルが存在しない場合、図25Dに示されるように、第1実施形態と同様の処理を行う。その判断の結果、順序セルが存在する場合、処理はステップS401に進む。ステップS401において、任意セル選択部12の多ビットセル検出部71は、多ビットセルが存在するか否かの判断を行う。その判断の結果、多ビットセルが存在しない場合、図25Cに示されるように、第2実施形態と同様の処理を行う。多ビットセルが存在する場合、第1実施形態のステップS202、ステップS203と同様の処理を行った後、第2実施形態のステップS302と同様の処理を行って、順序セルの論理情報を抽出する。図25Aを参照すると、ステップS402において、多ビットセル論理式抽出部72は、多ビットセル論理情報76として全ての多ビット論理端子bundleを持つセルの論理情報と端子情報を抽出する。図26は、抽出した多ビットセル論理情報の構成を例示するリストである。MultibitcellDFFL-2Bは、多ビットセルにおける複合論理マクロセル名称を表している。bundleQ及び、bundleDは、出力Q端子及び入力D端子が束ねられている事を表している。membersQ0、Q1及び、membersD0、D1は、それぞれ束ねられた端子をばらした際の端子名情報となる。function:IQは、束ねられた出力端子bundleQにおける論理である。更に、この論理を形成する情報は、ff_bankIQ、IQN、2{}で囲まれるグループ内で定義される。なお、ff_bankで囲まれるグループ内の数字2は、2ビットの幅を持つマクロセルであることを意味する。clocked_on及び、next_stateの意味は、第2実施形態で説明した意味と同様である。図25Aに戻り、ステップS403において、多ビットセル論理情報入力部73は、既に抽出済みの第2論理情報52と、順序セル論理情報66と、多ビットセル論理情報76とを入力として受け取る。図25Bを参照すると、ステップS404において、多ビットセル面積値抽出部74は、第2実施形態で抽出したような面積情報67に対して、多ビットセルの面積値を追加した面積情報77を生成する。その面積情報77は、ファイル格納部35に保持される。ステップS405において、多ビットセル論理構造情報抽出部75は、多ビットセル論理情報76のff_bankIQ、IQN、2{}で囲まれるグループ内の、clocked_on及び、next_stateに定義されている論理定義と同様な論理定義を持つ複合論理マクロセルが、順序セル論理情報66に含まれるか否かを検索する。該当する複合論理マクロセルがあった場合は、多ビットセル論理構造情報抽出部75は、該当する複合論理マクロセルが、ff_bankで囲まれるグループ内に定義されたビット幅ここでは2であるため2ビット構成であると判断する。そして、多ビットセルの端子情報であるmemberQ0、Q1及び、memberD0、D1から、論理構造情報78を生成する。図27は、論理接続情報形式として出力される論理構造情報78の構成を例示するリストである。図27に例示されている多ビットセルにおける論理構造情報78には、これらを論理接続情報形式で表した論理構造情報が含まれている。また同様に、複合論理マクロセルが多ビット化されたマクロセルにおいても対応は可能である。その場合は、順序セル論理情報66から該当セルを検索するのではなく、第2論理情報52から該当する複合論理マクロセルを検索し、ビット幅の確認には、多ビットセルの端子情報であるmemberA0、A1、A2、A3で示される定義から、4ビット幅を持つセルと認識することができる。このように、順序セル同様に論理構造情報を導くことが可能であり、複合論理マクロセルの多ビット化にも対応可能である。これらを論理接続情報形式で表した論理構造情報は、面積情報77として追加出力され、ファイル格納部35に保持される。図25Bに戻り、以降のステップS406からステップS410の処理を実行する。これらの処理は、第1実施形態または第2実施形態での動作と同様である。第3実施形態では、マクロセルライブラリに多ビット論理構造を有する複合論理マクロセルが存在する場合においても、面積最小化に有効となる任意セルの選択と置換が可能である。以上、本願発明の実施の形態を具体的に説明した。本願発明は上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。"