"その中に第1および第2の開口104,106を有する層100を設けるステップと、前記第1および第2の開口104,106内にそれぞれ第1および第2体108,110を設けるステップと、前記第1体108を覆うようにメモリ構造126を設けるステップと、前記メモリ構造126を覆うように保護要素134を設けるステップと、前記保護要素134が前記メモリ構造126を覆う状態で前記第2体110上で処理を施すステップとを備えた、電子構造の製造方法。前記メモリ構造126が、第1メモリ構造層128と第2メモリ構造層130とを備えた、請求項1に記載の電子構造の製造方法。前記第1メモリ構造層128が前記第1体108上にあり、前記第2メモリ構造層130が前記第1メモリ構造層128上にある、請求項2に記載の電子構造の製造方法。前記第1メモリ構造層128が非活性層であり、前記第2メモリ構造層130が活性層である、請求項2または3に記載の電子構造の製造方法。前記保護要素134が導電性材料を備えた、請求項1~4のいずれかに記載の電子構造の製造方法。前記第1および第2体108,110のそれぞれが導電性材料を備えた、請求項1~5のいずれかに記載の電子構造の製造方法。図示され説明されたようなクリーニングステップは導電層84と導電体72との間の適切なオーミック接触を形成するために必要と見られてきた。しかしながら、酸化物82の相対的に激しい物理的な衝撃を含めて、導電体72から酸化物を除去するプロセスは、露出したメモリ構造72の活性層78に対して施される。この攻撃的なクリーニング処理は、酸化物を除去するという点においては効果的であるけれども、露出した活性層78をも損傷させてしまい、完成したメモリセルの特性を劣化させたり、その動作を不能にしてしまったりする。そのため、必要とされることは、メモリ構造に対して損傷を与えることを防止しながら選択された導電体から表面酸化物を適切に除去するためのアプローチである。発明の開示広く述べられたように、本発明は、電子装置を製造する方法であり、その方法は、導電層を設けるステップと、その導電層を覆うように誘電体層を設けるステップと、その誘電体層を貫通する第1および第2の開口を設けるステップと、その第1および第2の開口にそれぞれ第1および第2の導電体を設けるステップと、第1の導電体を覆うようにメモリ構造を設けるステップと、そのメモリ構造を覆うように保護要素を設けるステップと、第2の導電体上で処理を施すステップとを備えている。本発明の他の局面においては、電子構造は、その中で第1および第2の開口を有する誘電体層と、第1および第2の開口内のそれぞれの第1および第2の導電層と、第1の誘電体を覆うようにメモリ構造とを備え、そして、a第1の非活性層と、b非活性層上の活性層と、メモリ構造を覆うが第2の導電体を覆わないチタンおよび/またはチタンナイトライドを備える保護要素とを備えている。本発明は、添付された図面とともに以下の詳細な説明を考慮することによって最もよく理解される。次の説明から当業者にとても明らかなように、発明を実施するためのベストモードの単純な図解によって発明の実施の形態が詳細に述べられている。さまざまな自明の局面をも可能であり、図面の範囲から逸脱することがなければであるけれども、理解されるように、本発明は、他の実施の形態が可能であり、その詳細は変更され得る。したがって、図面および詳細な説明は、本来的にイラストであるとみなされ、そのようなものに限定されない。発明の特質であると思われる新規な特徴は、添付された特許請求の範囲に記載されている。しかしながら、より好ましい使用態様と同様に発明それ自身およびそのさらなる目的および利点は、添付される図面に関連して読まれるときに描写された実施の形態の次の詳細な説明の参照によって最もよく理解されであろう。発明を実施するための最良の形態発明を実施するために発明者によって現在意図されているベストモードを説明している本発明の特定の実施の形態がここで詳細に説明される。図15~図29は、電子構造の導電体または導電性プラグを伴ったメモリセルを形成するための本プロセスを示している。図15~図24は、図2~図11を参照して上に示されかつ説明されたものと同様のステップを示している。すなわち、誘電体層100は、たとえば銅のような導電性金属層102を覆うようにかつ導電性金属層102に接して形成されている。金属層102は、示されるように、金属線102Aおよび102Bにパターニングされている図15。標準的なリソグラフィ技術を用いて、ビア開口104および106がそれぞれの金属線102Aおよび102Bを覆うように誘電体層100内に誘電体層100を貫通するように形成され、金属線102Aおよび102Bにそれぞれ連通している図16。次に図17、開口104および106が導電性材料たとえば銅でそれぞれの開口104および106内に銅体108および110を形成するように充填され、銅体108および110が層102のそれぞれの金属線102Aおよび102Bに接触する。たとえば、シリコンナイトライドのようなハードマスク112が、結果として生じる構造の上表面を覆うようにかつその上表面に接触するように、すなわち何らかの適切な方法によって、銅体108および110ならびに誘電体100の上表面を覆うように形成される図18。標準的なリソグラフィ技術を用いて、ハードマスク112の一部が銅体108を覆うように残存するハードマスク部114を形成するが、銅体118を露出させるように除去される図19。次に、図20を参照して、エッチングステップが開口106内に凹部116を形成するように銅体110の上表面上に施される。銅体108は、エッチングステップの間中、ハードマスク114によってエッチングから保護されている。タンタルを含む層118が結果として生じる構造を覆うようにかつ結果として生じる構造に接するように堆積され図21、すなわち、露出した誘電体100の一部、ハードマスク部114、および銅体110を覆うように堆積され、以前のステップで形成された凹部116内に充填される。その後、凹部116内のその部分120を除く層118のすべてを除去するようにかつハードマスク114を除去するように施される。それにより、銅体110を含む導電体122を形成するように銅体110を覆うキャップ120が残存する。そのキャップ120は、銅体110に接しかつ銅体110を覆い、すべての構造が平坦化されている図22。銅体108それ自身は、導電体を構成する。誘電体100および導電体108および122は、基礎構造124を作り上げる。図23および図24を参照して、メモリ構造126は、銅体108を覆うように形成される。その促進において、非活性層128図23、たとえばCu2Sが、硫化技術、気相反応、注入、堆積または他の適切な技術を用いて形成されてもよい。これによれば、銅体108の上にかつ銅体108を覆うように非活性層128が形成される。図24に示されるように、有機材料または無機材料である非活性層130が、たとえばスピンオン技術、化学気相成長などを含む適切な何らかの技術によって非活性層128に接触しかつ非活性層128を覆うように形成される。次に、図25を参照して、この時点で前述されたような酸化物除去またはクリーニングステップを施す代わりに、チタンおよび/またはチタンナイトライドのようなチタンを含む金属層132が、結果として生じる構造を覆うように設けられる。バリアチタン/チタンナイトライド金属膜の形成は、次のように施される。物理蒸着PVDがUHVまたはN2雰囲気中でチタンターゲットからスパッタリングによって施される。この技術のために半導体産業で典型的に使用される処理ツールは、自己イオンプラズマSIPまたは中空陰極マグネトロンHCM源のいずれかを用いる。クラスタツール構成は、真空を破壊しなければ、ウェハ焼成脱気、事前堆積ARスパッタエッチング、および金属スパッタデポジションのために可能である。好ましい処理シーケンスは、低下した温度下~150C、45secで基板を脱気し、デポジットチャンバに移送し、予熱し~150C、10sec、Ar65sccm、チタンを堆積し~150C、38sec、Ar65sccm、DCパワー500W、チタンナイトライドを堆積し~150C、29sec、Ar85sccm/N2、90sccm、DCパワー7600W、排出し~150C、5secおよび冷却する。このプロセスは、典型的には、Ti150オングストローム/TiN600オングストロームからなる2層膜を作り出す。シーケンスの中で意図的にAR事前堆積スパッタエッチングを実行せずにかつウェハを低い温度に維持することによって、ウェハ表面に露出した活性層が保持される。フォトレジストパターニング技術を用いて、チタンを含む金属層の一部が除去され、チタンを含む素子134が活性層130を覆いかつ活性層130に接触するように残存する図26。その後、保護層134が活性層130を覆っている状態で酸化物除去すなわち上述したようなクリーニングステップが施される図27。すなわち、たとえばアルゴンスパッタエッチング136が施される。それにより、物理的かつ強制的に、導電体122の露出したキャップ120および露出した保護層134から酸化物138を除去する。層134は、この衝撃から活性層130を保護する。その結果、導電体122および層134の適切なクリーニングが実行されている間に、活性層130を損傷させずに、後に塗布される導電層への適切なオーミック接触を確保することができる。その後、予め示されかつ述べられたように、導電性金属層140、たとえばアルミニウムを含む層たとえばTi/TiN/Al0.5Cu/TiN積層構造が、結果として生じる構造に接触してかつ結果として生じる構造を覆うように設けられる図28、標準的なリソグラフィ技術を用いて金属線140Aおよび140Bにパターニングされる。金属線140Aは、保護層134に接触しておりかつ保護層134を覆っており、さらにメモリ構造126を覆っている。金属線140Bは、導電体122に接触しておりかつ導電体122を覆っている図29。そのため、上に示されかつ述べられたようなステップは、全体の電子構造142を形成する。導電体108、非活性層128、活性層130、および層134は、予め示されかつ述べられたようなメモリセルを構成する。導電体122は、金属線102Bと金属線140Bとの間の接続部を構成する。本発明は、基礎構造124を設けるステップと、前記基礎構造124の一部を覆うようにメモリ構造126を設けるステップと、前記メモリ構造126を覆うように保護要素134を設けるステップと、前記保護要素の下ではない領域内の前記基礎構造124上に処理を施すステップとを備えている。また、本発明は、前記保護要素134が導電性材料を備えていてもよい。また、本発明は、前記基礎構造124上の処理がクリーニングプロセスを備えている、請求項2に記載の電子構造の製造方法。また、本発明は、前記メモリ構造126が、第1メモリ構造層128と、前記第1メモリ構造層128上の第2活性メモリ構造層130とを備えていてもよい。酸化物を導電体から除去するステップがメモリセルのいずれの部分をも損傷させることなしに達成されるアプローチがここに与えられていることが分かる。このアプローチは、その目的を達成するためにシンプルかつ非常に効果的である。本発明の実施の形態の前述の記載は、発明のイラスト化および詳述のためになされてきた。本発明は、開示された厳密な形態に徹底されるものであったり限定されるものであったりすることは意図されていない。他の変更または変形が上述の教示に鑑みて可能である。実施の形態は、本発明およびその実際の用途の原理を最もよく描くために選ばれ述べられているが、それによって、意図される特定の仕様に適合するようにさまざまな実施の形態または変更を伴って発明を当業者が利用することができる。そのようなすべての変更または変形は、公平で、法的で、かつ公正に資格づけられた幅に従って解釈されるときに添付の特許請求の範囲によって決定されるような発明の範囲内にある。"