初期化信号に応じてトグルする信号を選択信号として出力する選択信号出力回路と、前記初期化信号に応じてカウント値が初期化され、該カウント値がオーバーフローした場合には第1のオーバーフロー信号を出力する第1のカウンタと、前記初期化信号に応じてカウント値が初期化され、該カウント値がオーバーフローした場合には第2のオーバーフロー信号を出力する第2のカウンタと、前記選択信号に応じて、前記第2のオーバーフロー信号および所定のクロック信号のうちのいずれかの信号を選択し、カウント用のクロック信号として前記第1のカウンタに出力する第1のセレクタと、前記選択信号に応じて、前記第1のオーバーフロー信号および前記所定のクロック信号のうちのいずれかの信号を選択し、カウント用のクロック信号として前記第2のカウンタに出力する第2のセレクタと、前記選択信号に応じて、前記第1のオーバーフロー信号および前記第2のオーバーフロー信号のうちのいずれかの信号を選択して、エラー信号として出力する第3のセレクタと、を備えることを特徴とするウォッチドッグタイマ回路。前記選択信号がトグルする度に、前記第1のカウンタと前記第2のカウンタとの間で、上位側カウンタと下位側カウンタとを入れ替えることを特徴とする、請求項1に記載のウォッチドッグタイマ回路。前記第1のカウンタが上位側カウンタである場合には、前記第1のセレクタは前記第2のオーバーフロー信号を選択し、前記第2のセレクタは前記所定のクロック信号を選択し、前記第3のセレクタは前記第1のオーバーフロー信号を選択し、前記第2のカウンタが上位側カウンタである場合には、前記第1のセレクタは前記所定のクロック信号を選択し、前記第2のセレクタは前記第1のオーバーフロー信号を選択し、前記第3のセレクタは前記第2のオーバーフロー信号を選択することを特徴とする、請求項2に記載のウォッチドッグタイマ回路。前記選択信号に応じて前記エラー信号のアクティブレベルを変更して、エラー出力信号として出力するアクティブレベル設定回路と、前記選択信号および前記エラー出力信号に基づいて、前記エラー信号の出力経路における故障の有無を判定するエラー信号経路故障判定回路と、をさらに備えることを特徴とする、請求項1ないし3のいずれか1項に記載のウォッチドッグタイマ回路。前記第1のオーバーフロー信号の論理レベルを反転して前記第3のセレクタに出力する論理反転回路と、前記第1の論理反転回路から出力された信号および前記第2のオーバーフロー信号のうちのいずれかの信号を、前記第3のセレクタが前記選択信号に応じて選択した信号と、前記選択信号とに基づいて、前記エラー信号の出力経路における故障の有無を判定するエラー信号経路故障判定回路と、をさらに備えることを特徴とする、請求項1ないし3のいずれか1項に記載のウォッチドッグタイマ回路。以下の分析は、本発明者によってなされたものである。特許文献1に記載されたウォッチドッグタイマ回路の故障として、タイマ52のカウント動作および初期化動作の故障と、エラー信号7の出力動作の故障が考えられる。したがって、これらの故障を検出できるようにする必要がある。特許文献1に記載された故障検出装置によると、上述のように、タイマ52のカウント動作の故障、および、カウント値の初期化動作の故障を検出することができる。しかし、特許文献1に記載された故障検出装置によると、エラー信号7の出力動作の故障、すなわち、タイマ52がオーバーフローしてもエラー信号7が発生しないという故障を検出することができない。その理由について、図4を参照して説明する。ウォッチドッグタイマ53のエラー信号7は、プログラムの異常動作により、CPU1からの初期化信号3が発生しなくなった場合に、タイマ52がオーバーフローすることで発生する。しかし、プログラムが正常動作している場合には、エラー信号7が発生する前、すなわち、タイマ52がオーバーフローする前に、CPU1から初期化信号3が発生し、タイマ52はオーバーフローを起こすことがない。したがって、プログラムが正常に動作する限り、タイマ52にオーバーフローを起こさせることができず、オーバーフローが生じた場合にエラー信号7が発生するかどうかを検査することができないからである。そこで、ウォッチドッグタイマ回路におけるエラー信号の出力動作の故障を検出できるようにし、ウォッチドッグタイマ回路の信頼性を向上させることが課題となる。本発明の一視点に係るウォッチドッグタイマ回路は、初期化信号に応じてトグルする信号を選択信号として出力する選択信号出力回路と、前記初期化信号に応じてカウント値が初期化され、該カウント値がオーバーフローした場合には第1のオーバーフロー信号を出力する第1のカウンタと、前記初期化信号に応じてカウント値が初期化され、該カウント値がオーバーフローした場合には第2のオーバーフロー信号を出力する第2のカウンタと、前記選択信号に応じて、前記第2のオーバーフロー信号および前記所定のクロック信号のうちのいずれかの信号を選択し、カウント用のクロック信号として前記第1のカウンタに出力する第1のセレクタと、前記選択信号に応じて、前記第1のオーバーフロー信号および所定のクロック信号のうちのいずれかの信号を選択し、カウント用のクロック信号として前記第2のカウンタに出力する第2のセレクタと、前記選択信号に応じて、前記第1のオーバーフロー信号および前記第2のオーバーフロー信号のうちのいずれかの信号を選択して、エラー信号として出力する第3のセレクタと、を備える。本発明に係るウォッチドッグタイマ回路によると、エラー信号の出力動作の故障を検出することが可能となり、ウォッチドッグタイマ回路の信頼性を向上させることができる。はじめに、本発明の概要について説明する。なお、この概要に付記する図面参照符号は、専ら理解を助けるための例示であり、本発明を図示の態様に限定することを意図するものではない。図1を参照すると、本発明のウォッチドッグ回路は、初期化信号3に応じてトグルする信号を選択信号5として出力する選択信号出力回路4と、初期化信号3に応じてカウント値が初期化され、カウント値がオーバーフローした場合には第1のオーバーフロー信号10を出力する第1のカウンタ8と、初期化信号3に応じてカウント値が初期化され、カウント値がオーバーフローした場合には第2のオーバーフロー信号11を出力する第2のカウンタ9と、選択信号5に応じて、第2のオーバーフロー信号11および所定のクロック信号カウントクロック信号25のうちのいずれかの信号を選択し、カウント用のクロック信号として第1のカウンタ8に出力する第1のセレクタカウントクロックセレクタ12と、選択信号5に応じて、第1のオーバーフロー信号10および所定のクロック信号25のうちのいずれかの信号を選択し、カウント用のクロック信号として第2のカウンタ9に出力する第2のセレクタカウントクロックセレクタ13と、選択信号5に応じて、第1のオーバーフロー信号10および第2のオーバーフロー信号11のうちのいずれかの信号を選択して、エラー信号7として出力する第3のセレクタエラー信号セレクタ18と、を備えている。また、ウォッチドッグタイマ回路において、選択信号5がトグルする度に、第1のカウンタ8と第2のカウンタ9との間で、上位側カウンタと下位側カウンタとを入れ替えることが好ましい。さらに、第1のカウンタ8が上位側カウンタである場合には、第1のセレクタ12は第2のオーバーフロー信号11を選択し、第2のセレクタ13は所定のクロック信号25を選択し、第3のセレクタ18は第1のオーバーフロー信号10を選択し、第2のカウンタ9が上位側カウンタである場合には、第1のセレクタ12は所定のクロック信号25を選択し、第2のセレクタ13は第1のオーバーフロー信号10を選択し、第3のセレクタ18は第2のオーバーフロー信号11を選択することが好ましい。図1を参照すると、ウォッチドッグタイマ回路は、第1のカウンタ8が上位側カウンタである場合には、第2のオーバーフロー信号11を監視し、第2のカウンタ9が上位側である場合には、第1のオーバーフロー信号10を監視する異常検出回路14、15をさらに備えることが好ましい。図2を参照すると、ウォッチドッグタイマ回路は、選択信号5に応じてエラー信号のアクティブレベルを変更して、エラー出力信号20として出力するアクティブレベル設定回路20と、選択信号5およびエラー出力信号20に基づいて、エラー信号7の出力経路における故障の有無を判定するエラー信号経路故障判定回路21と、をさらに備えていてもよい。図3を参照すると、ウォッチドッグタイマ回路は、第1のオーバーフロー信号10の論理レベルを反転して第3のセレクタ5に出力する第1の論理反転回路例えばインバータ29と、第1の論理反転回路29から出力された信号および第2のオーバーフロー信号11のうちのいずれかの信号を、第3のセレクタ18が選択信号5に応じて選択した信号と、選択信号5とに基づいて、エラー信号7の出力経路における故障の有無を判定するエラー信号経路故障判定回路21と、をさらに備えていてもよい。また、ウォッチドッグタイマ回路は、第1の論理反転回路29から出力された信号の論理レベルを反転して第2のセレクタ13に出力する第2の論理反転回路例えばインバータ30をさらに備えていてもよい。本発明に係るウォッチドッグタイマ回路によると、エラー信号7の出力動作の故障を検出することが可能となり、ウォッチドッグタイマ回路の信頼性を向上させることができる。実施形態1第1の実施形態に係るウォッチドッグタイマ回路について、図面を参照して説明する。図1は、本実施形態のウォッチドッグタイマ回路を備えたCPU暴走検出装置100の構成を一例として示すブロック図である。図1を参照すると、CPU暴走検出装置100は、CPU1およびウォッチドッグタイマ回路6を備えている。CPU1は、デジタル出力部DO2を備えている。ウォッチドッグタイマ回路6は、CPU1からの初期化信号3とカウントクロック信号25を入力とし、エラー信号7と異常検出信号16、17を出力する。ウォッチドッグタイマ回路6は、選択信号出力回路4、タイマ26、エラー信号セレクタ18、および、異常検出回路14、15を備えている。選択信号出力回路4は、CPU1からの初期化信号3を入力とし、選択信号5を出力する。タイマ26は、CPU1からの初期化信号3と、カウントクロック信号25と、選択信号出力回路4からの選択信号5を入力とし、オーバーフロー信号10、11を出力する。エラー信号セレクタ18は、選択信号出力回路4からの選択信号5とタイマ26からのオーバーフロー信号10、11を入力とし、ウオッチドックタイマ回路6の出力としてエラー信号7を出力する。異常検出回路14は、CPU1からの初期化信号3と、選択信号出力回路4からの選択信号5と、タイマ26からのオーバーフロー信号10を入力とし、カウンタ8の異常検出信号として異常検出信号16を出力する。同様に、異常検出回路15は、CPU1からの初期化信号3と、選択信号出力回路4からの選択信号5と、タイマ26からのオーバーフロー信号11を入力とし、カウンタ9の異常検出信号として異常検出信号17を出力する。タイマ26は、カスケード接続された2つのカウンタ8、9と、カウントクロックセレクタ12、13を備える。CPU1からの初期化信号3は、選択信号出力回路4と、異常検出回路14、15と、タイマ26のカウンタ8、9に入力される。カウンタ8のオーバーフロー信号10は、カウントクロックセレクタ13と、異常検出回路14と、エラー信号セレクタ18に入力される。一方、カウンタ9のオーバーフロー信号11は、カウントクロックセレクタ12と、異常検出回路15と、エラー信号セレクタ18に入力される。選択信号5は、異常検出回路14、15と、エラー信号セレクタ18と、タイマ26のカウントクロックセレクタ12、13に入力される。カウンタ8、9のビット長は、必ずしも同一である必要はなく、下位側カウンタとなったときに少なくとも1回以上オーバーフローするビット長であればよい。カウントクロック信号25は発振器によって生成してもよいし、PLLPhaseLockedLoopによって生成してもよい。ただし、システム動作中には停止しないようなクロック信号を用いることが好ましい。プログラムは、カウントクロック信号25の周波数と、タイマ26を構成しているカウンタ8、9のビット数を考慮し、タイマ26を初期化するタイミングを任意に決定する。次に、本実施形態のCPU暴走検出装置100の動作について、図1を参照して説明する。ここでは、一例として、選択信号出力回路4の出力である選択信号5がロウレベルの場合に、カウンタ8が上位側カウンタであり、カウンタ9が下位側カウンタであるとする。また、CPU1からn回目nは自然数の初期化信号3が発生した時点からの動作について説明する。CPU1からn回目の初期化信号3が発生し、選択信号出力回路4の出力である選択信号5の立下りでカウンタ8が上位側カウンタ、カウンタ9が下位側カウンタとなるウォッチドッグタイマのカウンタとして動作するように切り替えられる。また、選択信号5がロウレベルの期間中、この構成が保持される。このとき、タイマ26のカウントクロックセレクタ12は、カウンタ9のオーバーフロー信号11をカウンタ8のカウントアップ信号として出力する。一方、タイマ26のカウントクロックセレクタ13は、カウントクロック信号25をカウンタ9のカウントアップ信号として出力する。また、エラー信号セレクタ18は、カウンタ8のオーバーフロー信号10をエラー信号7として出力する。CPU1から初期化信号3が出力されないとき、すなわち、プログラムが異常動作した場合には、上位側カウンタであるカウンタ8はオーバーフローし、オーバーフロー信号10にパルスが出力される。これにより、エラー信号7においてエラーパルスが出力される。このエラーパルスは、タイマ26のオーバーフロー信号である。したがって、エラーパルスのパルス幅は、カウンタ8、9の各ビットが全て1となっている期間、すなわち、カウントクロック信号25の1周期分に相当する。このとき、選択信号5がロウレベルであるため、異常検出回路15はカウンタ9のオーバーフロー信号11を検査し、異常検出回路14は動作を停止する。下位側カウンタとなったカウンタ9は、ウォッチドッグタイマ動作中にオーバーフローし、オーバーフロー信号11を出力する。異常検出回路15は、オーバーフロー信号11の発生の有無を検査し、オーバーフロー信号の発生結果を保持する。次に、CPU1からn1回目の初期化信号3が発生したときに、カウンタ9のオーバーフローが発生していない場合には、異常検出回路15は、カウンタ9のオーバーフロー信号が発生しないという故障として検出し、異常検出信号17をアクティブレベルとする。また、CPU1から初期化信号3が出力されると、カウンタ8、9のカウント値が初期化される。さらに、選択信号出力回路4の出力である選択信号5は、トグルし、ロウレベルからハイレベルになる。選択信号5の立上りで、カウンタ9が上位側カウンタ、カウンタ8が下位側カウンタとなるウォッチドッグタイマのカウンタとして動作するように切り替えられる。また、選択信号5がハイレベルの期間中、この構成が保持される。このとき、タイマ26のカウントクロックセレクタ12は、カウントクロック信号25をカウンタ8のカウントアップ信号として出力する。一方、タイマ26のカウントクロックセレクタ13は、カウンタ8のオーバーフロー信号10をカウンタ9のカウントアップ信号として出力する。また、エラー信号セレクタ18は、カウンタ9のオーバーフロー信号11をエラー信号7として出力する。CPU1から初期化信号3が出力されないとき、すなわち、プログラムが異常動作した場合には、上位側カウンタであるカウンタ9はオーバーフローし、オーバーフロー信号11にパルスが出力される。これにより、エラー信号7においてエラーパルスが出力される。このとき、選択信号5がハイレベルであるため、異常検出回路14はカウンタ8のオーバーフロー信号10を検査し、異常検出回路15は動作を停止する。下位側カウンタとなったカウンタ8は、ウォッチドッグタイマ動作中にオーバーフローし、オーバーフロー信号10を出力する。異常検出回路14は、オーバーフロー信号10の発生の有無を検査し、オーバーフロー信号の発生結果を保持する。次に、CPU1からn2回目の初期化信号3が発生したときに、カウンタ8のオーバーフローが発生していない場合には、異常検出回路14は、カウンタ8のオーバーフロー信号が発生しないという故障として検出し、異常検出信号16をアクティブレベルとする。また、CPU1から初期化信号3が出力されると、カウンタ8、9はカウント値が初期化される。さらに、選択信号出力回路4の出力である選択信号5はトグルし、ハイレベルからロウレベルになり、選択信号5がロウレベルのときの動作を繰り返す。以降、CPU1から初期化信号3が出力される度に、選択信号5がハイ/ロウとトグルし、上述のように、選択信号5がハイレベルのときの動作と、ロウレベルのときの動作が繰り返される。以上の動作により、下位側カウンタのオーバーフローの発生の有無をつねに検査することで、タイマ26のオーバーフロー信号の故障を検出することが可能となる。本実施形態のウォッチドッグタイマ回路は、マイクロコンピュータマイコンの暴走を検知するウォッチドッグタイマ回路である。図1を参照すると、ウォッチドッグタイマ回路は、カスケード接続された2つのカウンタ8、9を含み、CPUからの初期化信号で初期化されるタイマ回路26と、CPUからの初期化信号で出力がトグルする選択信号出力回路4と、2つのカウンタ8、9のそれぞれのカウントクロックとして、選択信号出力回路4の出力に応じて、所定のクロック信号25とカスケード接続されたお互いのカウンタのオーバーフロー信号のうちのいずれかを選択するカウントクロックセレクタ12、13と、選択信号出力回路4の出力に応じて、2つのカウンタ8、9のオーバーフロー信号を選択して出力するエラー信号セレクタ18と、2つのカウンタ8、9のそれぞれのオーバーフロー信号を監視する異常検出回路14、15とを備えている。選択信号出力回路4からの出力がトグルする度に、カスケード接続された2つのカウンタ8、9は、上位側カウンタと下位側カウンタの構成順序を入れ替え、カウントクロックセレクタ12、13は、2つのカウンタ8、9のうちの上位側カウンタが下位側カウンタのオーバーフロー信号をカウントクロックとし、下位側カウンタが所定のクロック25を選択するように切り替え、エラー信号セレクタ18は、上位側カウンタのオーバーフロー信号を選択するように切り替え、異常検出回路14、15は、下位側カウンタのオーバーフロー信号が発生するか否かを監視する。ウォッチドッグタイマ回路は、以上の動作に基づいて、異常を検出する。本発明に係るウォッチドッグタイマ回路によると、2つのカウンタ8、9のいずれにおいても、オーバーフロー信号が発生するかどうかの故障検出が可能となり、ウォッチドッグタイマ回路の信頼性を向上させることができる。本実施形態のウォッチドッグタイマ回路6によると、ユーザー動作中にウォッチドッグタイマ回路6のエラー信号7の故障を検出することができる。その理由は、タイマ26を2つのカウンタ8、9のカスケード接続で構成し、CPU1からの初期化信号3の発生毎に下位側カウンタと上位側カウンタのカスケード接続順序を切り替え、下位側カウンタとなったカウンタのオーバーフロー信号をつねに検査することで、ユーザー動作中にタイマ26が持つ2つのカウンタの両方のオーバーフロー信号10、11が発生するかどうかを検査し、エラー信号7の検査が可能となるからである。実施形態2第2の実施形態に係るウォッチドッグタイマ回路について、図面を参照して説明する。図2は、本実施形態のウォッチドッグタイマ回路を備えたCPU暴走検出装置200の構成を一例として示すブロック図である。一般に、CPU暴走検出装置の出力であるエラー信号は、リセット制御回路や割り込み制御回路に入力されることで、リセットやウォッチドッグタイマ割り込みを発生し、プログラムを異常動作から正常動作へ復帰させる。以下では、上述のようにエラー信号が入力されるリセット制御回路および割り込み制御回路を、エラー信号受信側という。図2を参照すると、本実施形態のCPU暴走検出装置200は、第1の実施形態のCPU暴走検出装置100図1の構成に対して、アクティブレベル設定回路19と、エラー信号受信側24のエラー信号経路故障判定回路21とを、さらに備えている。図2において、ウォッチドッグタイマ回路6の構成を簡略化し、選択信号出力回路4と、タイマ26と、エラー信号セレクタ18のみを示したが、ウォッチドッグタイマ回路6は、第1の実施形態と同様の回路構成図1参照を備えるものとする。アクティブレベル設定回路19は、選択信号出力回路4から出力された選択信号5と、ウォッチドッグタイマ回路6から出力されたエラー信号7を入力とし、エラー出力信号20を出力する。エラー信号経路故障判定回路21は、選択信号出力回路4から出力された選択信号5と、アクティブレベル設定回路19から出力されたエラー出力信号20を入力とし、経路異常検出信号22およびウォッチドッグエラー信号23を出力する。次に、本実施形態のCPU暴走検出装置200の動作について、図2を参照して説明する。ここでは、一例として、エラー信号7のアクティブレベルがハイレベルであるとする。また、第1の実施形態と同様に、CPU1からn回目の初期化信号3が発生した時点からの動作について説明する。CPU1からn回目の初期化信号3が発生し、選択信号出力回路4の出力である選択信号5がロウレベルのとき、アクティブレベル設定回路19は、入力されたエラー信号7をエラー出力信号20として出力する。このとき、エラー信号受信側24のエラー信号経路故障判定回路21は、入力されたエラー出力信号20を検査し、ハイパルスであればウォッチドッグタイマ回路6のエラーとして検出し、ウォッチドッグエラー信号23をアクティブレベルとする。一方、エラー出力信号20が電源配線やハイレベルの信号とのショート故障を起こした場合には、エラー出力信号20はハイレベルに固定されるため、エラー信号経路の故障として検出し、経路異常検出信号22をアクティブレベルとする。次に、CPU1からn1回目の初期化信号3が出力されると、選択信号出力回路4から出力される選択信号5はトグルし、ロウレベルからハイレベルになる。選択信号5がハイレベルのとき、アクティブレベル設定回路19は、入力されたエラー信号7のレベルを反転して、エラー出力信号20として出力する。エラー信号受信側24のエラー信号経路故障判定回路21は、入力されたエラー出力信号20を検査し、ロウパルスであればウォッチドッグタイマのエラーとして検出し、ウォッチドッグエラー信号23をアクティブレベルとする。一方、エラー出力信号20がGND配線やロウレベルの信号とのショート故障を起こした場合には、エラー出力信号20はロウレベルに固定されるため、エラー信号経路の故障として検出し、経路異常検出信号22をアクティブレベルとする。次に、CPU1からn2回目の初期化信号3が出力されると、選択信号出力回路4の出力である選択信号5はトグルし、ハイレベルからロウレベルになり、選択信号5がロウレベルのときの動作が繰り返される。以降は、CPU1から初期化信号3が出力される度に、選択信号5がハイ/ロウとトグルし、上述のように、選択信号5がハイレベルのときの動作と、ロウレベルのときの動作が繰り返される。本実施形態では、CPU1から初期化信号3が出力される度に、アクティブレベル設定回路19を介して、エラー信号7のレベルを反転させて、エラー出力信号20として故障検出を行う。これにより、エラー信号7の経路の故障を検出することが可能となる。なお、エラー信号7のアクティブレベルがロウレベルである場合についても、上記動作と同じである。本実施形態によると、第1の実施形態のユーザー動作中にエラー信号7の故障を検出するとともに、エラー信号7の経路の故障を検出することもできる。その理由は、CPU1からの初期化信号3の発生毎にアクティブレベル設定回路19でエラー信号20のアクティブレベルを切り替えることにより、ウォッチドッグタイマ回路6のエラーが発生しない場合でも、エラー信号経路がハイレベル/ロウレベルに変化するため、エラー信号7の故障の検査に加えて、エラー信号7の経路の故障も検査できるからである。実施形態3第3の実施形態に係るウォッチドッグタイマ回路について、図面を参照して説明する。図3は、本実施形態のウォッチドッグタイマ回路を備えたCPU暴走検出装置300の構成を一例として示すブロック図である。図3を参照すると、CPU暴走検出装置300は、第1の実施形態のCPU暴走検出装置100の構成図1に対して、カウンタ8のオーバーフロー信号10のアクティブレベルを反転させるインバータ29と、エラー信号受信側24のエラー信号経路故障判定回路21と、反転したオーバーフロー信号10のアクティブレベルを戻すインバータ30とを、さらに備えている。図3において、ウォッチドッグタイマ回路27の構成を簡略し、異常検出回路14、15を省略して示しているが、ウォッチドッグタイマ回路27は第1の実施形態におけるウォッチドッグタイマ回路6図1の構成と同様に、異常検出回路14、15を備えるものとする。カウンタ8のオーバーフロー信号10は、インバータ29を介してエラー信号セレクタ18に入力されるとともに、インバータ30を介してカウントクロックセレクタ13に入力される。エラー信号経路故障判定回路21は、選択信号出力回路4から出力された選択信号5と、ウォッチドッグタイマ回路27から出力されたエラー信号7を入力とし、経路異常検出信号22およびウォッチドッグエラー信号23を出力する。本実施形態では、オーバーフロー信号10のアクティブレベルを反転するために、インバータ29が挿入されている。また、インバータ29によって反転されたアクティブレベルを元に戻すためにインバータ30が挿入されている。ここで、アクティブレベルを反転させる手段は、インバータ以外の手段であってもよい。また、オーバーフロー信号10に対してインバータ29、30を挿入する代わりに、オーバーフロー信号11に対して、同様にインバータを挿入するようにしてもよい。すなわち、エラー信号セレクタ18に入力される、オーバーフロー信号10とオーバーフロー信号11のうちのいずれか一方のアクティブレベルを反転する構成を備えていればよい。次に、本実施形態のCPU暴走検出装置300の動作について、図3を参照して説明する。ここでは、一例として、カウンタ8のオーバーフロー信号10とカウンタ9のオーバーフロー信号11のアクティブレベルがハイレベルであるとする。また、第1の実施形態と同様に、CPU1からn回目の初期化信号3が発生した時点からの動作について説明する。CPU1からn回目の初期化信号3が発生し、選択信号出力回路4から出力された選択信号5がロウレベルのとき、上位側カウンタであるカウンタ8のオーバーフロー信号10が、インバータ29を介してエラー信号7としてエラー信号受信側24のエラー信号経路故障判定回路21に入力される。カウンタ8のオーバーフロー信号10のインアクティブレベルはロウレベルであるため、インバータ29を経由することで、正常動作時のエラー信号7の信号レベルはハイレベルとなる。エラー信号受信側24のエラー信号経路故障判定回路21は、入力されたエラー信号7を検査し、ロウパルスであればウォッチドッグタイマのエラーとして検出し、ウォッチドッグエラー信号23をアクティブレベルとする。一方、エラー信号7がロウレベルに固定されている場合には、エラー信号経路故障判定回路21はエラー信号経路の故障として検出し、経路異常検出信号22をアクティブレベルとする。次に、CPU1からn1回目の初期化信号3が出力されると、選択信号出力回路4から出力される選択信号5はトグルし、ロウレベルからハイレベルになる。選択信号5がハイレベルのとき、上位側カウンタであるカウンタ9のオーバーフロー信号11がエラー信号7としてエラー信号受信側24のエラー信号経路故障判定回路21に入力される。カウンタ9のオーバーフロー信号11のインアクティブレベルはロウレベルであるため、正常動作時のエラー信号7の信号レベルはロウレベルとなる。エラー信号受信側24のエラー信号経路故障判定回路21は、入力されたエラー信号7を検査し、ハイパルスである場合には、ウォッチドッグタイマのエラーとして検出し、ウォッチドッグエラー信号23をアクティブレベルとする。一方、エラー信号7がハイレベルに固定されている場合には、エラー信号経路故障判定回路21は、エラー信号経路の故障として検出し、経路異常検出信号22をアクティブレベルとする。次に、CPU1からn2回目の初期化信号3が出力されると、選択信号出力回路4から出力される選択信号5はトグルし、ハイレベルからロウレベルになり、選択信号5がロウレベルのときの動作が繰り返される。以降、CPU1から初期化信号3が出力される度に、選択信号5がハイ/ロウとトグルし、上述のように、選択信号5がハイレベルのときの動作と、ロウレベルのときの動作が繰り返される。このように、CPU1から初期化信号3が出力される度に、エラー信号7のレベルが変わるため、エラー信号7の経路の故障を検出することが可能となる。なお、カウンタ8のオーバーフロー信号10とカウンタ9のオーバーフロー信号11のアクティブレベルがロウレベルである場合についても、上記と同様の動作となる。本実施形態によると、第2の実施形態と同様に、第1の実施形態のユーザー動作中にエラー信号7の故障を検出することができるとともに、エラー信号7の経路の故障を検出することもできる。さらに、本実施形態によると、第2の実施形態のようにアクティブレベル設定回路19を設けて信号を反転する必要がなくなり、ウォッチドッグタイマ回路27の出力に基づいてエラー信号7の経路故障を判定することができる。その理由は、カスケード接続された2つのカウンタ8、9のオーバーフロー信号10、11の一方のアクティブレベルを変更することで、アクティブレベル設定回路19を追加することなく、CPU1からの初期化信号の発生毎にエラー信号7の経路がハイレベル/ロウレベルに変化するため、ウォッチドッグタイマ回路27から出力されたエラー信号7に基づいて、エラー信号7の経路の故障を検査できるからである。なお、上記の特許文献等の先行技術文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示請求の範囲を含むの枠内において、さらにその基本的技術思想に基づいて、実施形態の変更調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。