"第1導電型の半導体層と、前記半導体層とフォトダイオードを構成するように、前記半導体層の上部の一部に埋め込まれた第2導電型の表面埋込領域と、前記表面埋込領域の上部の一部に埋め込まれ、前記フォトダイオードが生成した電荷の一部を蓄積する第2導電型の電荷蓄積領域と、前記表面埋込領域の上部の一部に前記電荷蓄積領域に隣接して埋め込まれ、前記半導体層と共に前記表面埋込領域を挟むことにより、前記電荷蓄積領域に蓄積された電荷の流出に対する電位障壁を形成する第1導電型の障壁形成領域と、前記半導体層の上部の他の一部に前記表面埋込領域に隣接して埋め込まれ、前記電位障壁を越えて前記電荷蓄積領域から流出した過剰の電荷を収納し吐き出す第2導電型の電荷吐出領域とを備え、光通信信号のオンオフに伴い、前記電位障壁の高さに依拠して前記電荷蓄積領域に蓄積される電荷で決まる前記電荷蓄積領域の電位の変化を信号として取り出すことを特徴とする光情報取得素子。第1導電型の半導体層と、前記半導体層とフォトダイオードを構成するように、前記半導体層の上部の一部に埋め込まれた第2導電型の表面埋込領域と、前記表面埋込領域の上部の一部に埋め込まれ、前記フォトダイオードが生成した電荷の一部を蓄積する第2導電型の電荷蓄積領域と、前記表面埋込領域の上部の一部に前記電荷蓄積領域に隣接して埋め込まれ、前記半導体層と共に前記表面埋込領域を挟むことにより、前記電荷蓄積領域に蓄積された電荷の流出に対する電位障壁を形成する第1導電型の障壁形成領域と、前記半導体層の上部の他の一部に前記表面埋込領域に隣接して埋め込まれ、前記電位障壁を越えて前記電荷蓄積領域から流出した過剰の電荷を収納し吐き出す第2導電型の電荷吐出領域とを備える光情報取得素子を複数個、同一の半導体チップ上に配列し、光通信信号のオンオフに伴い、前記電位障壁の高さに依拠して前記電荷蓄積領域に蓄積される電荷で決まる前記電荷蓄積領域の電位の変化を、複数個の前記光情報取得素子のそれぞれから信号として取り出すことを特徴とする光情報取得素子アレイ。第1導電型の半導体層と、前記半導体層とフォトダイオードを構成するように、前記半導体層の上部の一部に埋め込まれた第2導電型の表面埋込領域と、前記表面埋込領域の上部の一部に埋め込まれ、前記フォトダイオードが生成した電荷の一部を蓄積する第2導電型の電荷蓄積領域と、前記表面埋込領域の上部の一部に前記電荷蓄積領域に隣接して埋め込まれ、前記半導体層と共に前記表面埋込領域を挟むことにより、前記電荷蓄積領域に蓄積された電荷の流出に対する電位障壁を形成する第1導電型の障壁形成領域と、前記半導体層の上部の他の一部に前記表面埋込領域に隣接して埋め込まれ、前記電位障壁を越えて前記電荷蓄積領域から流出した過剰の電荷を収納し吐き出す第2導電型の電荷吐出領域とを備える光情報取得素子を、複数個の画像信号用の画素とともに複数個、同一の半導体チップ上に混載して配列し、光通信信号のオンオフに伴い、前記電位障壁の高さに依拠して前記電荷蓄積領域に蓄積される電荷で決まる前記電荷蓄積領域の電位の変化を、複数個の前記光情報取得素子のそれぞれから信号として取り出し、複数個の前記画像信号用の画素からそれぞれ画像信号を取り出すことを特徴とするハイブリッド型固体撮像装置。しかしながら、路車間及び車車間でやり取りすることのできる光通信システムの本格的な検討は、殆ど進んでいない。例えば、非特許文献1に記載された構造において、光情報取得素子を高速応答をさせるためには、時定数τを小さくする必要があり、検出部の容量を小さくする必要があるが、リセットトランジスタが存在するため、そのゲート容量等の寄生容量を小さくすることができないので、高速応答には難がある。本発明は、CMOSイメージセンサの機能性に着目した路車間車車間通信機能を備えたイメージセンサに関するものである。特に1つのイメージセンサにおいて、画像取得と光通信による情報取得を同時に行うことができる機能を持たせ、光信号の送信位置を画像によってトラッキングしながら、通信を行う知的な機能を持たせる。本発明は、路車間車車間通信を光通信で行う場合等において、光通信信号として受信した光が生成した電子を高速に転送、蓄積する機能を持った光情報取得素子、更には、この光情報取得素子を1次元又は2次元に周期的に配列した応答速度の速い光情報取得素子アレイ、及び、CMOSイメージセンサの機能性に着目して、光情報取得素子と画像信号用の画素とを同一半導体チップ上に配列し、1つの固体撮像装置において、高速に画像取得と光通信による情報取得を同時に行い、光信号の送信位置を画像によってトラッキングしながら、通信を行う知的な機能を有するハイブリッド型固体撮像装置を提供することを目的とする。上記目的を達成するために、本発明の第1の態様は、第1導電型の半導体層と、半導体層とフォトダイオードを構成するように、半導体層の上部の一部に埋め込まれた第2導電型の表面埋込領域と、表面埋込領域の上部の一部に埋め込まれ、フォトダイオードが生成した電荷の一部を蓄積する第2導電型の電荷蓄積領域と、表面埋込領域の上部の一部に電荷蓄積領域に隣接して埋め込まれ、半導体層と共に表面埋込領域を挟むことにより、電荷蓄積領域に蓄積された電荷の流出に対する電位障壁を形成する第1導電型の障壁形成領域と、半導体層の上部の他の一部に表面埋込領域に隣接して埋め込まれ、電位障壁を越えて電荷蓄積領域から流出した過剰の電荷を収納し吐き出す第2導電型の電荷吐出領域とを備える光情報取得素子であることを要旨とする。この第1の態様に係る光情報取得素子においては、光通信信号のオンオフに伴い、電位障壁の高さに依拠して電荷蓄積領域に蓄積される電荷で決まる電荷蓄積領域の電位の変化を信号として取り出すことを特徴とする。本発明の第2の態様は、第1の態様に係る光情報取得素子を複数個、同一の半導体チップ上に配列した光情報取得素子アレイであることを要旨とする。この第2の態様に係る光情報取得素子アレイにおいては、光通信信号のオンオフに伴い、電位障壁の高さに依拠して電荷蓄積領域に蓄積される電荷で決まる電荷蓄積領域の電位の変化を、複数個の光情報取得素子のそれぞれから信号として取り出すことを特徴とする。本発明の第3の態様は、第1の態様に係る光情報取得素子を複数個の画像信号用の画素とともに複数個、同一の半導体チップ上に混載して配列したハイブリッド型固体撮像装置であることを要旨とする。この第3の態様に係るハイブリッド型固体撮像装置においては、光通信信号のオンオフに伴い、電位障壁の高さに依拠して電荷蓄積領域に蓄積される電荷で決まる電荷蓄積領域の電位の変化を、複数個の光情報取得素子のそれぞれから信号として取り出し、複数個の画像信号用の画素からそれぞれ画像信号を取り出すことを特徴とする。本発明によれば、光通信において、光通信信号として受信した光が生成した電子を高速に転送、蓄積することの可能な光情報取得素子、この光情報取得素子を1次元又は2次元に周期的に配列した応答速度の速い光情報取得素子アレイ、及び、光情報取得素子と画像信号用の画素とを同一半導体チップ上に配列して、高速に画像取得と光通信による情報取得を同時に行い、光信号の送信位置を画像によってトラッキングしながら、通信を行うことが可能なハイブリッド型固体撮像装置を提供することができる。次に、図面を参照して、本発明の前提となった図12に示された非特許文献1に記載された構造について検討し、その後、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。先行技術の検討図12に示す先行技術に係る光情報取得素子は、サブスレショルド領域で動作するMOSトランジスタに、フォトダイオードで発生した光パルスによる電流を流すことで、不完全蓄積モードで動作させることにより、十分な応答速度と感度の両立を図るものである。図12に示す先行技術に係る光情報取得素子のバリアトランジスタのゲート電極にはパルス波の読み出し信号が印加される。バリアトランジスタのゲートに入力する電圧は、フォトダイオードで発生した全ての電子が電荷蓄積領域36に流れ込むことができる電位に設定されている。電荷蓄積領域36には、図12aに示すように、増幅回路Aijを構成する読み出しトランジスタ図示省略のゲート電極が接続されている。読み出しトランジスタのドレイン電極は高位電源VDDに接続され、ソース電極は、選択トランジスタ図示省略を介して垂直信号線Bjに接続されている。バリアトランジスタのゲート電極にパルス波の読み出し信号が印加されると、電荷蓄積領域36に転送された電荷量に対応した電位として入力電圧VFDが増幅回路Aijの読み出しトランジスタのゲート電極に印加され、電荷蓄積領域36の電位に対応する電流が増幅回路Aijの読み出しトランジスタで増幅されて垂直信号線Bjに読み出される。図12に示す先行技術に係る光情報取得素子は、電流アンプ回路を利用していないので、素子面積の小型化、消費電力の低減化、ノイズの抑制が可能である。特に、小型化された構造で、画像情報と光通信信号情報の双方を取得し、処理することが可能な光情報取得素子が期待できる。特に、先行技術に係る光情報取得素子において、光通信信号を受信時にリセットトランジスタをサブスレショルド領域より一般的には弱反転状態で動作させるようにすれば、不完全蓄積モードで動作し、微弱な光通信信号を受信した場合であっても、リセットトランジスタに流れるドレイン電流Idが大きな値に増幅され、増幅回路Aijへの入力電圧VFDが大きくなるように設計できるので、より高感度な光通信信号の検出が可能となる。更に、フォトダイオードと増幅回路Aijの間に、バリアトランジスタを接続した構成を採用すれば、表面埋込領域33の不純物密度を電荷蓄積領域36の不純物密度よりも低く設定する構造設計が容易になる。このため、先行技術に係る光情報取得素子によれば、フォトダイオードを完全空乏化電位で動作させ、そのキャパシタンスの大きさが電荷蓄積領域36での応答とは無関係にすることが可能になるので、寄生容量CFDを小さくすることができる。よって、先行技術に係る光情報取得素子によれば、フォトダイオードの面積を十分に確保して高感度を維持しながら、光通信信号に対して高速で応答することが可能な光情報取得素子が期待できる。フォトダイオード33,31が無負荷状態では、光通信信号に応じて光電流Iphもハイとローを繰返す。所定のタイミングで光通信信号がローからハイに変化すると、フォトダイオード33,31で電荷が生成され、光電流Iphもローからハイに変化する。光通信信号情報を取得する光情報取得素子では、フォトダイオード33,31に接続されたリセットトランジスタのゲートにVgs<Vthのゲート電圧Vgsが印加され、弱反転状態で拡散電流が流れるように設定されているので、光電流Iphに呼応してドレイン電流Idも流れる。Vgs<Vthのサブスレッショルド領域では、リセットトランジスタのドレイン電流は微少であるので、フォトダイオード33,31で生成した電荷は、フォトダイオード33,31の接合容量電荷蓄積用コンデンサに蓄積されるフォトダイオードの接合容量は、フォトダイオードに並列に接続され、光電変換によって生成された電荷を蓄積する電荷蓄積用コンデンサとして機能している。。これにより、リセットトランジスタのソース電極の電位が低下する。サブスレッショルド領域におけるリセットトランジスタのドレイン電流Idは:Id=Isoexp1-exp...1のようになる。ここでIsoは構造に依存した常数、qは素電荷、kはボルツマン定数、Tは絶対温度、nは理想化定数である。リセットトランジスタのソースドレイン間電圧VdsはkTq=VTを熱抵抗として、VdsVTであるので、式は、Id=Isoexp...2となる。実際には、フォトダイオード33,31を電源に接続する直列回路図示省略には、抵抗成分Rと容量成分Cとによる時定数τ=RCが存在する。リセットトランジスタの弱反転状態における動作抵抗ROPは、式2をゲートソース間電圧Vdsで微分して:ROP=nVTIp...3となる。リセットトランジスタのバルクの抵抗等、他の内部抵抗成分を無視すれば、フォトダイオード33,31を電源に接続する直列回路の時定数τは、増幅回路Aijの入力側の配線の寄生容量をCFDとすると:τ=nCFDVTIp...4となる。よって、光電流Iphがハイレベルの時のドレイン電流Idの大きさは:Id=Ip1exp...5で表す立ち上がり特性で示すことができる。Ipはドレイン電流Id及び光電流Iphの最大値であり、IdMはドレイン電流Idの最小値である。リセットトランジスタのソース電極の電位の低下に応じてドレイン電流Idが流れると、リセットトランジスタのサブスレッショルド領域における内部抵抗分の電圧降下により、増幅回路Aijの入力電圧VFDも変動する。一定時間経過後の一定時間経過後のタイミングで光通信信号がハイからローに変化すると、フォトダイオード33,31で電荷の生成が停止する。しかし、リセットトランジスタが弱反転状態に設定されているので、ドレイン電流Idは時定数τで減衰しながら、電荷蓄積用コンデンサフォトダイオードの接合容量に向けて流れ続ける。即ち、光電流Iphがローレベルの時のドレイン電流Idの大きさは:Id=Ip-IdMexpIdM...6で表すことができる。Ip≫IdM,且つt≫τの条件では、式6は:Id=Ip...7で近似できる。即ち、電荷蓄積用コンデンサフォトダイオードの接合容量に蓄積されていた電荷がリセットトランジスタを介し、時定数τで放電され、図12に示す増幅回路Aijの入力電圧VFDが増加する。これにより、増幅回路Aijの入力電圧VFDは、光電流Iphがローとハイの間で変化するのに応じて脈動する。この脈動する増幅回路Aijの入力電圧VFDは、増幅回路Aijを介して出力信号線Bjに読み出される。図示を省略した直流成分除去回路によって、脈動する入力電圧VFDに応じたディジタル信号を生成すれば、このディジタル信号は、光通信信号に応じた変動を示す。この様にして、光情報取得素子は、光通信信号情報を取得することができる。式4~7に示すように、寄生容量CFDを十分に小さくすれば、微小な光電流振幅IPに対して高速に応答させることが可能になることが分かる。光情報取得素子を高速応答をさせるためには、時定数τを小さくする必要があり、検出部の容量を小さくする必要がある。これは、フォトダイオード33,31あるいは検出ノードとなる電荷蓄積領域36の接合容量、増幅回路Aijを構成する読み出しトランジスタのゲート容量等に加えて、リセットトランジスタのゲートの容量が加わる。電荷蓄積領域36の接合容量は十分小さくすることは可能であり、読み出しトランジスタのゲート容量についてもソースフォロワ回路の特性上、ゲート容量に対して、1-GSFGSFはソースフォロワ回路のゲイン倍に見える効果により、十分小さくすることができる。したがって読み出しトランジスタやリセットトランジスタのゲート容量等の寄生容量を小さくすることができれば、高速応答に適した光情報取得素子が実現できる。以下に示す本発明の実施の形態は、上記の先行技術をふまえて、寄生容量を小さくするための素子構造やその固体撮像装置への応用例を例示する技術的思想を提供するものである。又、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでなく、本発明の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。本発明の実施の形態本発明の実施の形態に係るハイブリッド型固体撮像装置2次元イメージセンサは、図1に示すように、画素アレイ部11と周辺回路部12,13,14,...,18,19とを集積化した半導体チップ1と、半導体チップ1と通信し、主に光通信信号を処理する外部システム2とを備え、画像取得と光通信による情報取得を同時に行うことができる機能を有する。画像取得と光通信による情報取得を同時に行い、光信号の送信位置を画像によってトラッキングしながら、通信を行う知的な機能を持たせるために、半導体チップ1の上に集積化された画素アレイ部11には、図2の拡大図に示すように、2次元マトリクスの奇数列に画像信号用の画素Xiを、偶数列に光通信信号用の画素Xii=1~m;j=1~n:m,nはそれぞれ整数である。を混載して配列している。画像信号用の画素Xiと光通信信号用の画素Xiとを交互に周期的に配列した平面パターンは、例示に過ぎないので、図2に示すトポロジーに限定されるものではない。例えば、画像信号用の画素列を2列連続的に配列した後、3列目に光通信信号用の画素列を混載して配列するような周期的配列でもよく、画像信号用の画素列を3列連続的に配列した後、4列目に光通信信号用の画素列を配列するような周期的配列でもよい。又、画像信号用の画素と光通信信号用の画素とを、市松模様チェック状に交互に周期的に混載して配列しても構わない。画像信号用の画素Xiと光通信信号用の画素Xiは、それぞれ、例えば、方形状の撮像領域を構成している。画素アレイ部11の下辺部には、画素行X11~X1m;......;Xi1~Xim;......;X1~Xm;X1~Xm;Xn1~Xnm方向に沿って、画像信号生成用の比較器/ラッチ回路14,相関二重サンプリングCDS回路15,水平読み出し回路16が設けられ、画素アレイ部11の上辺部には、光通信信号処理用のXアドレス生成回路17とバンドパス増幅器18が設けられている。画素アレイ部の左辺部には画素列X11,......,Xi1,......,X1,X1,Xn1;X12,......,Xi2,......,X2,X2,Xn2;X13,......,Xi3,......,X3,X3,Xn3;......;X1,......,Xi,......,X,X,Xn;......;X1,......,Xi,......,X,X,Xn;......;X1m,......,Xim,......,Xm,Xm,Xnm方向に沿って、画像信号生成用の行ドライバ12が設けられ、画素アレイ部の右辺部には光通信信号処理用のYアドレス生成回路13が設けられている。行ドライバ12及び水平読み出し回路16には、図示を省略したタイミング発生回路が接続されている。Yアドレス生成回路13とXアドレス生成回路17とはアドレス信号分配回路19により、互いに接続されている。バンドパス増幅器18、アドレス信号分配回路19、比較器/ラッチ回路14は、それぞれ外部システム2に接続され、外部システム2によって光通信信号が処理される。水平読み出し回路16及び行ドライバ12によって画素アレイ部11内の単位画素Xi,Xiが順次走査され、画素信号の読み出しや画像信号の処理が実行され、奇数列の垂直信号線B1,B3,...,B,...を介して、比較器/ラッチ回路14と相関二重サンプリング回路15から外部システム2を経由して灰色画像出力が取り出され、偶数列の垂直信号線B2,B4,...,B,...によって光通信信号が読み出される。即ち、本発明の実施の形態に係るハイブリッド型固体撮像装置では、画素アレイ部11を各画素行X11~X1m;......;Xi1~Xim;......;X1~Xm;X1~Xm;Xn1~Xnm単位で垂直方向に走査することにより、各画素行X11~X1m;......;Xi1~Xim;......;X1~Xm;X1~Xm;Xn1~Xnmの画素信号を各奇数列の画素X11,......,Xi1,......,X1,X1,Xn1;X13,......,Xi3,......,X3,X3,Xn3;......;X1,......,Xi,......,X,X,Xn;......;X1m,......,Xim,......,Xm,Xm,Xnm毎に設けられた奇数列の垂直信号線B1,B3,...,B,...によって画像用の画素信号を読み出し、各偶数列の画素X12,......,Xi2,......,X2,X2,Xn2;X14,......,Xi4,......,X4,X4,Xn4;......;X1,......,Xi,......,X,X,Xn;......毎に設けられた偶数列の垂直信号線B2,B4,...,B,...によって光通信信号を読み出す構成となっている。各奇数列の垂直信号線B1,B3,...,B,...から読み出された画素信号は、相関二重サンプリング回路15において信号処理された後、相関二重サンプリング回路15中のアンプを介して、灰色画像信号として、外部システム2を経由して出力される。偶数列の垂直信号線B2,B4,...,B,...からは3X3ブロック毎の光通信信号が9X2チャネルのバンドパス増幅器18に読み出され、外部システム2によって光通信信号が処理される。外部システム2は、例えばアナログディジタルコンバータADCやフィールドプログラマブルゲートアレイFPGA等で構成すればよい。例えば、図3に示すように、第1の入出力ノードI/O1を介して、バンドパス増幅器18から第1の3X3ブロックの光通信信号SCM1を入力する第1のADコンバータ23と、第2の入出力ノードI/O2を介して、バンドパス増幅器18から第2の3X3ブロックの光通信信号SCM2を入力する第2のADコンバータ22と、第1のADコンバータ23がAD変換した9チャネルのディジタル信号を合成する第1の加算器25と、第2のADコンバータ22がAD変換した9チャネルのディジタル信号を合成する第2の加算器24と、第1の加算器25の出力パルスと第2の加算器24の出力パルスを等化するパルス等化器26と、パルス等化器26の出力パルスを復調して2値のデータとして光通信信号を出力ノードO3及びO4から出力する復調器27を備える。図8は、10Mbpsで測定した半導体チップ1の偶数列の光通信信号用の画素Xiから出力されたパルスの質を評価するアイダイアグラムである。半導体チップ1のバンドパス増幅器18から出力されたアナログ出力SCM1,SCM2は、外部システム2のA/Dコンバータ22,23で10ビット80MHzを伴うディジタル化される、そして、ディジタル領域において、第1の加算器25及び第2の加算器24により合成され、モニタされる。光通信信号用の画素Xiが光信号のオンオフに対して、非対称の応答するため、パルス等化器26を通過する前の、第1の加算器25及び第2の加算器24からの生の出力パルスの波形を連続的に重ね合わせて表示すると、図8aに示すように波形トレースの開口部アイパターンのアイ高さ及びアイ幅が小さく、方形波からずれた劣った特性を有する。図8bに示すように、パルス等化器26を使用することにより、波形トレースの開口部が広くなり、理想の方形波に近くなり、特性が非常に改善されることが分かる。そして、結果として生じるビット誤り率は、パルス等化器26を使用することにより、8.2x102から6.5x106まで減少する。外部システム2は、更に、比較器/ラッチ回路14から第4の入出力ノードI/O4を介して、1ビットのフラグ像信号SF1を得て、光信号の信号源を追尾するためのX-Yアドレスを決定し、アドレス帰還信号SAFとして、第3の入出力ノードI/O3を介してアドレス信号分配回路19に出力する座標生成回路21を備える。アドレス信号分配回路19は、座標生成回路21が決定したXアドレスをXアドレス生成回路17に、YアドレスをYアドレス生成回路13に分配し、各偶数列の画素X12,......,Xi2,......,X2,X2,Xn2;X14,......,Xi4,......,X4,X4,Xn4;......;X1,......,Xi,......,X,X,Xn;......の内から所望の3X3ブロックを決定して、光信号の信号源を追尾する。比較器/ラッチ回路14から第4の入出力ノードI/O4を介して入力された1ビットのフラグ像信号SF1と、相関二重サンプリング回路15から第5の入出力ノードI/O5を介してそれぞれ入力された画像信号は、外部システム2をそのまま伝搬し、それぞれ出力ノードO2及び出力ノードO1から、灰色画像として出力する。図9は、本発明の実施の形態に係る半導体チップ1の画像信号用の画素Xiによって撮像された灰色画像を示し、図10は320×240ピクセルのQVGA解像度のカメラによって撮像された像を光信号としてLED光源側から送信し、本発明の実施の形態に係る半導体チップ1の光通信信号用の画素Xiによって、信号処理され再生された画像を示す。図10aは、QVGA解像度のCMOSカメラによって撮影された画像であり、図10bは、図10aの画像を10X10の赤外線LEDアレイ波長870nmによって、5MHzの搬送周波数で送信された光信号を、光通信信号用の画素Xiによって再生した画像である。光信号のLED光源の場所は、比較器/ラッチ回路14から出力される1ビットのフラグ像信号SF1を使用して座標生成回路21がX-Yアドレスを決定する。座標生成回路21が決定したX-Yアドレスは、Xアドレス生成回路17及びYアドレス生成回路13によって、半導体チップ1上の所定の光通信信号用の画素Xiを駆動し、光通信信号用の画素Xiからの出力信号が復調器27を用いて復調され、図10bのように再生される。図10bの画像が再生された光通信の距離は、70mである。図9及び図10は、本発明の実施の形態に係る固体撮影装置及びLED光源を使用して、50メートル以上の長距離の光通信が可能であり、映像信号を送るための十分なデータ信号速度において本発明の実施の形態に係る固体撮影装置が動作可能であることを示している。図11は、本発明の実施の形態に係るハイブリッド型固体撮像装置の、LED光源に対する追尾性能を示す応答特性である。LED光源の像が照射されている、候補となる光通信信号用の画素Xiを、座標生成回路21が見つけた後、その5μ秒以内に安定した信号が得られることが分かる。これは、自動車への応用において、路車間車車間における光通信用光源の切れ目のないリアルタイム追跡に十分な性能である。-光情報取得素子-本発明の実施の形態に係るハイブリッド型固体撮像装置の画素アレイ部11の奇数列の画像信号用の画素X11,......,Xi1,......,X1,X1,Xn1;X13,......,Xi3,......,X3,X3,Xn3;......;X1,......,Xi,......,X,X,Xn;......;X1m,......,Xim,......,Xm,Xm,Xnmのそれぞれは、通常のCMOSイメージセンサに用いられている画素構造で構わないので、本明細書では説明しない。一方、偶数列の光通信信号用の画素X12,......,Xi2,......,X2,X2,Xn2;X14,......,Xi4,......,X4,X4,Xn4;......;X1,......,Xi,......,X,X,Xn;......として機能する光情報取得素子の断面構造の一例を図4aに示す。図4aに示すように、本発明の実施の形態に係る光情報取得素子Xiは、第1導電型p型の半導体層31と、半導体層31の上に配置された第2導電型n型の表面埋込領域33を備える。表面埋込領域33は受光カソード領域電荷生成領域として機能し、表面埋込領域受光カソード領域33の直下の半導体層31が受光アノード領域として機能することにより、表面埋込領域33と半導体層31でフォトダイオード33,31を構成している。表面埋込領域受光カソード領域33は、半導体層31の上に配置された第1導電型のウェルpウェル32により、その周囲を囲まれている。図4aの断面図上ではpウェル32は、あたかも左右に分配されているかのように示されているが、紙面の手前と奥でそれぞれ一体となるように接続され、実際の平面パターンでは環状のパターンである。表面埋込領域33の上部には、接地電位低位電源GNDに接続された第1導電型p型のピニング層37、ピニング層37よりも底部が深く、浮遊拡散領域となる第2導電型n型の電荷蓄積領域36、電荷蓄積領域36よりも底部が浅く、電荷蓄積領域36に蓄積された電荷の流出に対する電位障壁を形成する第1導電型p型の障壁形成領域35、障壁形成領域35よりも底部が深く、電位障壁を越えて電荷蓄積領域36から流出した電荷を収納し吐き出す第2導電型n型の電荷吐出領域34が、順に配置されている。ピニング層37は、ダーク時の表面でのキャリアの生成を抑制する層であり、電荷吐出領域34は正電源電位高位電源VDDに接続され、電荷吐出領域34に収納された電荷電子が正電源電位高位電源VDDに向かって吐き出される。即ち、図示を省略した平面図上面図では、半導体層31の上に環状に配置されたpウェル32のパターンの内部に、ピニング層37、電荷蓄積領域36、障壁形成領域35、電荷吐出領域34が互いに隣接して配置されている。図4aの断面図上では、ピニング層37、電荷蓄積領域36、障壁形成領域35、電荷吐出領域34が右側から左側に向かって順に配置されているが、これに限定されるわけではなく、ピニング層37、電荷蓄積領域36、障壁形成領域35、電荷吐出領域34が左側から右側に向かって順に配置されるトポロジーでもよく、ピニング層37、電荷蓄積領域36、障壁形成領域35、電荷吐出領域34の配列は必ずしも、一直線上になくてもよい。図4aでは第1導電型の基体領域として、第1導電型p型の半導体層31を用いる場合を例示しているが、半導体層31の代わりに、不純物密度4×1017cm3程度以上、1×1021cm3程度以下の第1導電型p型の半導体基板と、半導体基板の上に配置され、半導体基板より不純物密度の方が低い第1導電型p型のエピタキシャル成長層の2層構造を形成し、第1導電型のエピタキシャル成長層を第1導電型の半導体領域として採用してもよく、第2導電型n型の半導体基板上に、第1導電型p型のシリコンエピタキシャル成長層を形成して、エピタキシャル成長層を第1導電型の半導体からなる半導体層31として採用してもよい。第2導電型n型の半導体基板上に、pn接合を形成するように、第1導電型p型のエピタキシャル成長層を形成すれば、長い波長の場合光が、第2導電型の半導体基板深くまで浸入するが、第2導電型の半導体基板で発生した光によるキャリアは、pn接合のビルトインポテンシャルによる電位障壁のため第1導電型のエピタキシャル成長層まで入って来られないので、第2導電型の半導体基板深くで発生したキャリアを積極的に捨てることができる。これによって、深い位置で発生したキャリアが拡散で戻ってきて、隣の画素に漏れ込むのを防ぐことが可能になる。これは特に、RGBのカラーフィルタが搭載された単板カラーのイメージセンサの場合に、色の混合を起こさないようにできる効果を奏する。半導体層31の上には、ピニング層37及び障壁形成領域35の表面を覆うように絶縁膜41が形成されている。電荷蓄積領域36及び電荷吐出領域34の上には、絶縁膜41に設けられたコンタクト窓が設けられ、電荷蓄積領域36及び電荷吐出領域34に対して表面配線が可能なようになっている。絶縁膜41としては、シリコン酸化膜SiO2膜が好適であるが、シリコン酸化膜SiO2膜以外の種々の絶縁膜、例えば、シリコン酸化膜SiO2膜/シリコン窒化膜Si3N4膜/シリコン酸化膜SiO2膜の3層積層膜からなるONO膜でもよい。更には、ストロンチウムSr、アルミニウムAl、マグネシウムMg、イットリウムY、ハフニウムHf、ジルコニウムZr、タンタルTa、ビスマスBiのいずれか1つの元素を少なくとも含む酸化物、又はこれらの元素を含むシリコン窒化物等が絶縁膜41として使用可能である。電荷蓄積領域36には、図4aの右側上方に等価回路を示す増幅回路15を構成する読み出しトランジスタQAのゲート電極が、絶縁膜41中に設けられたコンタクト窓を介して接続されている。読み出しトランジスタQAのドレイン電極は高位電源VDDに接続され、ソース電極は選択トランジスタQSのドレイン電極に接続されている。図4aに示した断面構造において、半導体層31を不純物密度6×1011cm3程度以上、2×1015cm3程度以下のシリコン基板とすれば、通常のCMOSプロセスが採用できる。本発明の実施の形態に係る光情報取得素子は、フォトダイオード33,31として、図4aに示すように、n型の表面埋込領域33をp型の半導体層31と障壁形成領域35とで上下方向に両側から挟む構造にし、表面埋込領域33の大部分が空乏化するようにしている。埋め込み構造のフォトダイオード33,31の一部に、表面から電荷蓄積領域36を形成し、電荷蓄積領域36を通して、フォトダイオード33,31の電位を、ソースフォロワ用読み出しトランジスタQAのゲートに与えて、その電位を垂直信号線B2jを介して外部に読み出す。電荷蓄積領域36の左側には、フォトダイオード33,31の空乏化電位を丘とする電位障壁が形成され、その先には、正電源電位高位電源VDDに接続された電荷吐出領域34がある。電荷蓄積領域36と電荷吐出領域34との間に設けられる電位障壁は、丁度、n型の表面埋込領域33をチャネル領域、p型の半導体層31と障壁形成領域35をゲート領域、n型の電荷蓄積領域36をソース領域、n型の電荷吐出領域34をドレイン領域としたときのノーマリオフ特性の接合型静電誘導トランジスタSITのチャネル中に設けられる電位障壁と同様な原理で考えることが可能である。図4bは、半導体層31の表面部における伝導帯の電位レベルを示す。即ち、図4bは、図4aの断面図において、ピニング層37、障壁形成領域35の直下の表面埋込領域33を、電荷蓄積領域36及び電荷吐出領域34の底部が含まれる水平レベルの水平面で切った断面におけるポテンシャル図であり、電荷電子を黒丸で示している。本発明の実施の形態に係る光情報取得素子の説明では、第1導電型をp型、第2導電型をn型として、転送、蓄積等の処理をされる電荷が電子である場合を例示的に説明している。このため、図4bに示すポテンシャル図において、図の下方向深さ方向が、電位ポテンシャルの正方向として表現しており、下方向がフォトダイオード33,31が生成した電荷を移動させる場の方向である。したがって、第1導電型をn型、第2導電型をp型として、電気的な極性を反対とする場合においては、処理される電荷が正孔となるが、正孔に対しては、光情報取得素子内の電位障壁、ポテンシャル谷、ポテンシャル井戸等を示すポテンシャル形状等は、図の下方向深さ方向を、電位の負方向として表現される。しかし、電荷が正孔の場合も、ポテンシャル電位的には逆となるが、図4bの下方向がフォトダイオードが生成した電荷正孔を移動させる場の方向である。電荷蓄積領域36及び電荷吐出領域34の位置に生成されたポテンシャル井戸において、右上がりのハッチングをした部分が電子が充満したポテンシャルレベルで、この右上がりのハッチングをした部分の上端がフェルミレベルの位置である。よって、右上がりのハッチングをした部分の上端の位置が、電荷蓄積領域36及び電荷吐出領域34のそれぞれがなすポテンシャル井戸の底の位置電位レベルに相当する。図4bに示すように、表面埋込領域33の完全空乏化したときの電位障壁の高さが、電荷蓄積領域36がなすポテンシャル井戸の底の位置電位レベルよりも浅くなるようにするためには、例えば、表面埋込領域33、障壁形成領域35、電荷蓄積領域36の不純物密度を選べばよい。本発明の実施の形態に係る光情報取得素子の表面埋込領域33の大部分が空乏化するように構成しているので、図4bに示すように、電荷吐出領域34と電荷蓄積領域36との間に設けられる電位障壁の高さを制御すれば、その電位障壁を越えて、電荷吐出領域34に所望の過剰電流が流出するように設計できる。電荷蓄積領域36と電荷吐出領域34との間に設けられる電位障壁の高さは、完全空乏化電位Vdから決めることができる。例えば、図5aに示すように、表面が酸化膜で覆われたn型の表面埋込領域33の、表面埋込領域33の下面に設けられたp型の半導体層31による表面埋込領域33中に形成される完全空乏化電位Vdは、空乏層近似を用い、n型、p型の空乏層領域に対しポアソンの方程式と、図5aに示す半導体全体での中性条件:xnNd=xdpNa...8を用いれば、以下の様に求められる:Vd==xn2Nd...9ここで、xnは図5aに示すn型領域の幅、xdpはn型領域が完全に空乏化したときのp型領域の空乏層の幅、Naはアクセプタ濃度、Ndはドナー濃度である。図5bに示すように、完全空乏化電位Vdの大きさは、熱平衡状態におけるpn接合のビルトインポテンシャルVbiの大きさよりも大きくなる。図4aに示す本発明の実施の形態に係る光情報取得素子は、図5aとは異なり、n型の表面埋込領域33をp型の半導体層31と障壁形成領域35とで上下方向に両側から挟むp-n-p構造であるので、ノーマリオフ型SITのチャネル中に設けられる鞍部点としての電位障壁と同様な設計で決めることができる。即ち、電荷蓄積領域36と電荷吐出領域34との間に設けられる電位障壁の高さは、表面埋込領域33、半導体層31、障壁形成領域35、電荷蓄積領域36、電荷吐出領域34のそれぞれの不純物密度、半導体層31と障壁形成領域35との間の距離、電荷蓄積領域36と電荷吐出領域34との間の距離、電荷吐出領域34に印加される電圧の大きさによって設計可能であることは、ノーマリオフ型SITと同様である。図6aに示すように、フォトダイオード33,31に光パルスが与えられると光パルスがオンになると、発生した電子が表面埋込領域33の中央の電荷蓄積領域36に集まり、電荷蓄積領域36に蓄積する。これによって電荷蓄積領域36の電位が下降する。電荷蓄積領域36と電荷吐出領域34との間の電位障壁を越えて電荷吐出領域34に流れる電流Idは:Id=Idoexp...10と表すことができるので、表面埋込領域33の左側において高い電圧が与えられた電荷吐出領域34に過剰な電子が流れ込みながら、電子が電荷蓄積領域36に蓄積し、電子は不完全蓄積となる。電荷蓄積領域36に流入する光電流と、電荷蓄積領域36から流出する電流がバランスしたところで、フォトダイオード33,31の電位の変化は止まる。電荷蓄積領域36の電位をVFDとすれば:Id=IdoexpkT=Idoexp...11となる。光パルスがオフになると、光電流の供給が絶たれ、電荷吐出領域34に電子が流出して、図6bに示すように、フォトダイオード33,31の電位は上昇する。その流出電流は電荷吐出領域34への電位障壁の高さに対する指数関数であり、電荷吐出領域34への電荷の流出が進むにしたがって電位障壁が高くなり、流出電流は次第に減少する。これは、図6bに示すように、次の光パルスが与えるまで続く。図6aに示すように、光パルスが再び与えられると、図6bに示すように、電荷蓄積領域36の電位は再び下降する。電荷蓄積領域36の寄生容量をCFDとし、フォトダイオード33,31から電荷蓄積領域36に流入する光電流をIpすると、光パルスが照射されているときは:IdoexpCFDdVFDdt=Ip...12で表すことができるので、図6bに示す光応答が理解できる。この様にして、電荷蓄積領域36の電位は、光パルスのオン、オフに応答し、光パルス受信回路として機能する。本発明の実施の形態に係る光情報取得素子の応答を高速化するためには、寄生容量をCFD等の光情報取得素子の等価的な容量を小さくする必要がある。このため、フォトダイオード33,31部は、図4bに示すように、その完全空乏化電位Vdに傾斜が生じて、電荷蓄積領域36に対して、電子が電界で加速されるような形状とすることが望ましい。又、電荷蓄積領域36から電荷吐出領域34への流路も、その完全空乏化電位Vdの傾斜によって電界ができるような形状とすることが望ましい。これらによって光情報取得素子のフォトダイオード33,31部の寄生容量は、完全空乏化電位Vdによって電位傾斜が形成される領域には発生せず、電荷蓄積領域36近傍において電子が蓄積する、限られた領域のキャパシタンスだけとなるため、光情報取得素子の高速応答が期待できる。図7は、図4に示した本発明の実施の形態に係る光情報取得素子に入射するLED光源の強度を変化させ、フォトダイオード33,31に生成される光電流の強度を10nA,5nA,2nA,1nA,0.5nA,0.2nA,0.1nAと変化させて,測定した結果であり、パルスの周波数に対する電荷蓄積領域36の電位の振幅を示している。10nAの光電流のパルスに対して、10MHzで約9mVの振幅が電荷蓄積領域36から得られることが分かる。図4aに示す本発明の実施の形態に係る光情報取得素子の構造によって、図12に示した先行技術に用いられていたリセットトランジスタ36,39を排除し、素子数の削減、回路構成の簡単化を図るとともに、光情報取得素子の寄生容量を低減し、光情報取得素子を高速応答をさせることができる。その他の実施の形態上記のように、本発明は本発明の実施の形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。既に述べた本発明の実施の形態の説明では、第1導電型をp型、第2導電型をn型として説明したが、第1導電型をn型、第2導電型をp型としても、電気的な極性を反対にすれば同様な効果が得られることは容易に理解できるであろう。本発明の実施の形態の説明では、転送、蓄積等の処理がされる電荷を電子とし、ポテンシャル図において、図の下方向深さ方向が、電位ポテンシャルの正方向としたが、電気的な極性を反対とする場合においては、処理をされる電荷は正孔となるため、光情報取得素子内の電位障壁、ポテンシャル谷、ポテンシャル井戸等を示すポテンシャル形状は、図の下方向深さ方向が、電位の負方向として表現される。又、既に述べた本発明の実施の形態の説明においては、光情報取得素子と画像信号用の画素とを混載して2次元に配列したハイブリッド型固体撮像装置エリアセンサを例示的に説明したが、本発明の光情報取得素子は2次元配列のハイブリッド型固体撮像装置の画素のみに適用されるように限定して解釈するべきではない。例えば、図1に示した2次元マトリクスにおいて、i=n=1とした1次元配列のハイブリッド型固体撮像装置ラインセンサの画素として複数の光情報取得素子と画像信号用の画素とを混載して1次元に配列してもよいことは、上記開示の内容から、容易に理解できるはずである。更に、既に述べた本発明の実施の形態の説明においては、光情報取得素子と画像信号用の画素とを同一半導体チップ上に配列したハイブリッド型固体撮像装置について例示したが、画像信号用の画素を省略して、光通信用の光情報取得素子を2次元又は1次元に配列して、光源を追尾するように構成してもよいことは、上記開示の内容から、容易に理解できるはずである。更に、図4aにおいては、n型の表面埋込領域33をp型の半導体層31と障壁形成領域35とで上下方向に両側から挟むp-n-p構造によって、電荷蓄積領域36と電荷吐出領域34との間に電位障壁を形成する場合を示したが、例示に過ぎない。例えば、電荷蓄積領域36と電荷吐出領域34との間の電位障壁を、n型の表面埋込領域33に周期的にp型の障壁形成領域35をストライプ状に一定の深さまで埋め込んで、ストライプ状の障壁形成領域35と障壁形成領域35との間に電位障壁を形成することも可能である。又、切り込みゲート型SITのように、n型の表面埋込領域33に周期的に設けられたストライプ状の溝部の底部、又は側壁にp型の障壁形成領域35を形成して、ストライプ状の障壁形成領域35と障壁形成領域35との間に電位障壁を形成してもよい。即ち、ノーマリオフ型SITに種々の構造があるように、電荷蓄積領域36と電荷吐出領域34との間に電位障壁を形成する構造は、種々のものがある。この様に、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。"