"基板上に、第1の柱状半導体と第2の柱状半導体とを互いに同じ高さになるように、かつ同時に形成する柱状半導体形成工程と、前記第1の柱状半導体の底部領域及び前記底部領域に下方で接する領域の内の少なくとも一つの領域にドナー又はアクセプタ不純物をドープして第1の半導体層を形成するとともに、前記第1の半導体層と前記第2の柱状半導体とを互いに接続する柱状半導体底部接続工程と、前記第1の柱状半導体の上部領域にドナー又はアクセプタ不純物をドープして上部半導体領域を形成し、当該上部半導体領域を有する回路素子を形成する回路素子形成工程と、前記第2の柱状半導体内に第1の導体層を形成する導体層形成工程と、前記第1及び第2の柱状半導体にそれぞれ接続される第1のコンタクトホール、第2のコンタクトホールを形成するコンタクトホール形成工程と、前記第1及び第2のコンタクトホールを介して前記上部半導体領域及び前記第1の導体層と接続される配線金属層を形成する配線金属層形成工程と、を有する、ことを特徴とする半導体装置の製造方法。前記上部半導体領域と接続されるように前記上部半導体領域と同一の面上に第2の導体層を形成する工程をさらに有し、前記コンタクトホール形成工程では、前記第2の導体層上と、前記第2の柱状半導体上とに、当該第2の導体層、当該第2の柱状半導体に接続されるように、それぞれ第1及び第2のコンタクトホールを形成し、前記配線金属層形成工程では、前記第1及び第2のコンタクトホールを介して前記第2の導体層及び前記第1の導体層と接続される配線金属層を形成する、ことを特徴とする請求項1に記載の半導体装置の製造方法。前記導体層形成工程は、前記第2の柱状半導体内にドナー又はアクセプタ不純物をドープして前記第1の半導体層を形成する工程、又は、前記第2の柱状半導体内に、ドナー又はアクセプタがドープされた多結晶半導体層、シリサイド層、及び金属層の内のいずれか1つを埋めこむことで前記第1の半導体層を形成する工程、からなる、ことを特徴とする請求項1に記載の半導体装置の製造方法。前記第1及び第2の柱状半導体をそれぞれ囲むように、第1の絶縁層、第2の絶縁層を形成する工程と、前記第1及び第2の絶縁層を囲むように、かつ、前記第1及び第2の柱状半導体を接続するようにゲート導体層を形成する工程と、を有する、ことを特徴とする請求項1に記載の半導体装置の製造方法。前記ゲート導体層の上方に、前記第1及び第2の絶縁層を囲むように、かつ、前記第1及び第2の柱状半導体を接続するように、導体層を形成する工程、をさらに有する、ことを特徴とする請求項4に記載の半導体装置の製造方法。前記柱状半導体底部接続工程は、前記第1の柱状半導体の底部領域及び前記底部領域に下方で接する領域の内の少なくとも一つの領域にドナー又はアクセプタ不純物をドープして第1の半導体層を形成するとともに、前記第1の半導体層と前記第2の柱状半導体とを、前記基板上に第4の導体層を形成することで互いに接続する工程である、ことを特徴とする請求項1に記載の半導体装置の製造方法。前記第2絶縁層が前記第1絶縁層よりも低容量な絶縁材料を用いて形成される、ことを特徴とする請求項4に記載の半導体装置の製造方法。前記第1及び第3の柱状半導体を、互いに同じ高さになるように、かつ同時に形成する工程と、前記第3の柱状半導体内に、ドナーまたはアクセプタ不純物を含む不純物拡散層、シリサイド層、または金属層を形成する工程と、前記第1の柱状半導体の外周に、ゲート絶縁層を介してゲート導体層を、前記第3の柱状半導体まで延在させるとともに、前記第3の柱状半導体を囲むように、かつ、前記第3の柱状半導体内に形成され、ドナーまたはアクセプタ不純物を含む不純物拡散層、シリサイド層、または金属層と、前記第3の柱状半導体の下方領域において接続するように形成する工程と、を備える、ことを特徴とする請求項1に記載の半導体装置の製造方法。基板と、前記基板上に形成され、互いに同じ高さの第1及び第2の柱状半導体と、を備え、前記第1の柱状半導体の底部領域及び前記底部領域に下方で接する領域の内の少なくとも一つの領域には、ドナー又はアクセプタ不純物がドープされて第1の半導体層が形成されるとともに、前記第1の半導体層と前記第2の柱状半導体とが互いに接続されており、前記第1の柱状半導体の上部領域には、ドナー又はアクセプタ不純物がドープされてなる上部半導体領域を有する回路素子が形成され、前記第2の柱状半導体内には、第1の導体層が形成され、前記第1及び第2の柱状半導体にそれぞれ接続された第1のコンタクトホール、第2のコンタクトホールと、前記第1及び第2のコンタクトホールを介して前記上部半導体領域及び前記第1の導体層と接続された配線金属層と、を有する、ことを特徴とする半導体装置。前記第1及び第2の柱状半導体をそれぞれ囲むように、第1の絶縁層、第2の絶縁層が形成され、前記第1及び第2の絶縁層の内、少なくとも前記第1の絶縁層を囲むように、第3の導体層が前記第2の絶縁層に延在しており、前記第2の柱状半導体の外周における前記第3の導体層の高さが、前記第1の柱状半導体の外周における前記第3の導体層の高さより低く、当該第3の導体層の厚さよりも高い、ことを特徴とする請求項9に記載の半導体装置。固体撮像装置であって、当該固体撮像装置の画素は、前記第1及び第2の柱状半導体を備えるとともに、前記回路素子を含み、前記画素は、前記基板に形成された前記第1の半導体層としての底部半導体層と、前記第1の柱状半導体内において前記底部半導体層の上方に形成され、前記底部半導体層と反対の導電型である半導体又は真性半導体からなる第2の半導体層と、前記底部半導体層の上方に位置するように、前記第2の半導体層の外周に前記第1の絶縁層を介して形成されたゲート導体層と、前記ゲート導体層の上方に位置するように、前記第2の半導体層の外周部に形成され、前記第1の半導体層と同じ導電型である第3の半導体層と、前記第2の半導体層に接続されるとともに、前記第3の半導体層の上方に形成され、前記底部半導体層と反対の導電型である前記上部半導体領域としての第4の半導体層と、を有し、前記底部半導体層によって、前記第1の柱状半導体の底部領域と、前記第2の柱状半導体内の前記第1の導体層とが互いに接続されている、ことを特徴とする請求項9に記載の半導体装置。SGTSurroundGateTransistorを有する半導体装置であって、前記第1の柱状半導体には、前記回路素子として前記SGTが形成され、前記SGTは、前記基板に形成された前記第1の半導体層としての底部半導体領域と、前記底部半導体領域の上方部位に接続されるとともに、当該底部半導体領域と反対の導電型である半導体又は固有半導体からなるチャネル半導体層と、前記チャネル半導体層の外周に形成されたゲート絶縁層と、前記チャネル半導体層の外周に前記ゲート絶縁層を介して形成されたゲート導体層と、を備え、前記上部半導体層は、前記チャネル半導体層の上方部位に接続されるとともに、前記底部半導体領域と同じ導電型であり、かつ、当該底部半導体領域が前記SGTのソースとして機能する場合はドレインとして機能する一方で、当該底部半導体領域が前記SGTのドレインとして機能する場合はソースとして機能し、前記底部半導体領域と、前記第2の柱状半導体内の前記第1の導体層とが互いに接続されている、ことを特徴とする請求項9に記載の半導体装置。固体撮像装置であって、前記画素が複数配置される画素領域において、当該各画素を構成する前記第1及び第2の柱状半導体が、それぞれ、縦列方向及び横行方向に2次元状に配列されている、ことを特徴とする請求項11に記載の半導体装置。固体撮像装置であって、前記第1の半導体層としての底部半導体層は、前記第1の柱状半導体が縦方向に配列されてなる列ごとに、当該列における複数の第1の柱状半導体の底部領域に接続されるとともに、縦列方向に延在することで、第1の半導体層接続導体層を形成し、前記第1の半導体層接続導体層は、当該第1の半導体層接続導体層上の前記各第1の柱状半導体に隣接する前記第2の柱状半導体の底部領域に接続され、前記第1の柱状半導体の前記ゲート導体層は、行方向に隣接する当該第1の柱状半導体の間に入射する光を遮るように互いに接続されることで、横行方向に延在する第2の半導体層接続導体層を形成し、列方向に隣接する前記第1の柱状半導体の間に入射する光を遮るように、横行方向に延在するとともに、当該各第1の柱状半導体の前記第4の半導体層に接続された第3の半導体層接続導体層を備え、前記第2及び第3の半導体層接続導体層の内の少なくとも一つが形成された領域内に、複数の前記第2の柱状半導体が形成されるとともに、当該各第2の柱状半導体上にコンタクトホールが形成され、当該各コンタクトホールと、前記各第2の柱状半導体内の前記第1の導体層とを介して、前記第1の半導体層接続導体層と、前記配線金属層と、が互いに接続されている、ことを特徴とする請求項13に記載の半導体装置。固体撮像装置であって、前記画素が配列される画素領域において、前記第1の半導体層としての底部半導体層は、前記第1の柱状半導体が縦方向に配列されてなる列ごとに、縦列方向に延在することで、第1の半導体層接続導体層を形成し、前記第1の柱状半導体の前記ゲート導体層は、互いに接続されることで、横行方向に延在する第2の半導体層接続導体層を形成し、前記第1の柱状半導体の前記第4の半導体層に接続され、横行方向に延在する第3の半導体層接続導体層を備え、前記第2及び第3の半導体層接続導体層が、電磁エネルギー波の入射方向から見て、互いに重なる部分を有するように形成され、前記第2の柱状半導体が、前記第1の半導体層接続導体層上、かつ、横行方向に隣接する前記第1の柱状半導体の間に形成されている、ことを特徴とする請求項13に記載の半導体装置。SGTSurroundGateTransistorを有する半導体装置であって、前記第1の柱状半導体が複数配列され、前記第1の柱状半導体の前記ゲート導体層は、複数の前記第1の柱状半導体を互いに接続するように延在しており、前記ゲート導体層が形成されている領域に前記第2の柱状半導体が形成され、前記第2の柱状半導体を囲むように、第2の絶縁層が形成され、前記ゲート導体層は、前記第2の絶縁層を介して第2の柱状半導体の外周に形成されている、ことを特徴とする請求項12に記載の半導体装置。前記基板上に、前記第1及び第2の柱状半導体と、全体が第3の絶縁層で覆われた第3の柱状半導体とが形成され、前記第1の柱状半導体上に第6の半導体層が形成されるとともに、前記第1の柱状半導体の下方領域に第7の半導体層が形成され、前記第1の柱状半導体、前記第2の柱状半導体をそれぞれ囲むように、第1の絶縁層、第2の絶縁層が形成され、前記第1の柱状半導体の外周に、前記第1の絶縁層を囲むように、かつ、前記第2の柱状半導体の外周に、前記第2の絶縁層を囲むように、少なくとも1つの層からなる第5の導体層が形成され、当該第5の導体層は、前記第3の柱状半導体の上面に接続されており、前記第3の柱状半導体、前記第1の柱状半導体の前記第6の導体層、及び、前記第2の柱状半導体に接続されるように、それぞれにコンタクトホールが形成され、前記コンタクトホールを介して、前記第6の半導体層、前記第7の半導体層、及び、前記第5の導体層のいずれにも接続されている配線金属層を有する、ことを特徴とする請求項9に記載の半導体装置。前記第1の柱状半導体、前記第2の柱状半導体をそれぞれ囲むように、第1の絶縁層、第2の絶縁層が形成されるとともに、前記第1の絶縁層を囲むように第7の導体層が形成され、当該第7の導体層が前記第2の柱状半導体まで延在しており、前記第7の導体層が、前記第2の柱状半導体の外周に、前記第2の絶縁層を介して形成されるとともに、前記第2の柱状半導体の上部において、前記第1の導体層に接続されている、ことを特徴とする請求項9に記載の半導体装置。前記第1及び第3の柱状半導体が、互いに同じ高さになるように、かつ同時に形成されたものであり、前記第3の柱状半導体内に、ドナーまたはアクセプタ不純物を含む不純物拡散層、シリサイド層、または金属層が形成され、前記第1の柱状半導体の外周に、ゲート絶縁層を介してゲート導体層が形成され、前記ゲート導体層が、前記第3の柱状半導体まで延在するとともに、前記第3の柱状半導体を囲んでおり、かつ、前記第3の柱状半導体内に形成された、ドナーまたはアクセプタ不純物を含む不純物拡散層、シリサイド層、または金属層と、前記第3の柱状半導体の下方領域において接続されている、ことを特徴とする請求項9に記載の半導体装置。図17A~図17Dに示す固体撮像装置の画素、図18A~図18Cに示すSGTを用いた半導体装置においても、シリコン柱に画素又はSGTが形成されている。このようにシリコン柱に画素又はSGTを形成すると、このシリコン柱の上部及び下方領域に位置するドナー又はアクセプタ不純物がドープされた拡散層は、それぞれがコンタクトホールを介して、上部配線金属層に接続される。このため、シリコン柱の上部及び下方領域に接続されるコンタクトホールの深さに、少なくともシリコン柱の高さ分の異なりが生じる。それにより、異なる深さのコンタクトホールの形成を個別に行う必要が生じると、工程数の増加、各コンタクトホール形成時での個別のマスク合わせマージンを確保するために回路集積度が低下する。また、同時に2つのコンタクトホールを形成する場合には、RIEReactiveIonEtchingなどによるコンタクトホールの形成にあたり、各半導体層、導体層で制御性よく停止するための製造上の困難性が生じる。さらに、同時に2つのコンタクトホールを形成する場合においては、RIEなどのエッチング用マスク層を深いコンタクトホール形成に合わせて厚くすることと、このRIEエッチング後のエッチング用マスク層の除去、さらには、エッチング残留物の除去が困難になる。これに対して、工程数の増加を抑制し、回路集積度の低下がなく、コンタクトホールの形成が容易な半導体装置の製造方法及び半導体装置が要求されている。さらに、シリコン柱の下方部位に位置するドナー又はアクセプタ不純物がドープされた拡散層を上部配線金属層に接続するコンタクトホール形成領域を回避しながら、シリコン柱の外周に導体層配線を形成することによる回路集積度の低下が生じるため、この回路集積度の低下を防ぐことが求められている。本発明は、上記事情に鑑みてなされたものであり、回路集積度の低下を防ぐことができる半導体装置の製造方法、及び半導体装置を提供することを目的とする。上記目的を達成するため、本発明の第1の観点に係る半導体装置の製造方法は、基板上に、第1の柱状半導体と第2の柱状半導体とを互いに同じ高さになるように、かつ同時に形成する柱状半導体形成工程と、前記第1の柱状半導体の底部領域及び前記底部領域に下方で接する領域の内の少なくとも一つの領域にドナー又はアクセプタ不純物をドープして第1の半導体層を形成するとともに、前記第1の半導体層と前記第2の柱状半導体とを互いに接続する柱状半導体底部接続工程と、前記第1の柱状半導体の上部領域にドナー又はアクセプタ不純物をドープして上部半導体領域を形成し、当該上部半導体領域を有する回路素子を形成する回路素子形成工程と、前記第2の柱状半導体内に第1の導体層を形成する導体層形成工程と、前記第1及び第2の柱状半導体にそれぞれ接続される第1のコンタクトホール、第2のコンタクトホールを形成するコンタクトホール形成工程と、前記第1及び第2のコンタクトホールを介して前記上部半導体領域及び前記第1の導体層と接続される配線金属層を形成する配線金属層形成工程と、を有する、ことを特徴とする。前記上部半導体領域と接続されるように前記上部半導体領域と同一の面上に第2の導体層を形成する工程をさらに有し、前記コンタクトホール形成工程では、前記第2の導体層上と、前記第2の柱状半導体上とに、当該第2の導体層、当該第2の柱状半導体に接続されるように、それぞれ第1及び第2のコンタクトホールを形成し、前記配線金属層形成工程では、前記第1及び第2のコンタクトホールを介して前記第2の導体層及び前記第1の導体層と接続される配線金属層を形成する、ようにすることができる。前記導体層形成工程は、前記第2の柱状半導体内にドナー又はアクセプタ不純物をドープして前記第1の半導体層を形成する工程、又は、前記第2の柱状半導体内に、ドナー又はアクセプタがドープされた多結晶半導体層、シリサイド層、及び金属層の内のいずれか1つを埋めこむことで前記第1の半導体層を形成する工程、からなる、ようにすることができる。前記第1及び第2の柱状半導体をそれぞれ囲むように、第1の絶縁層、第2の絶縁層を形成する工程と、前記第1及び第2の絶縁層を囲むように、かつ、前記第1及び第2の柱状半導体を接続するようにゲート導体層を形成する工程と、を有する、ようにすることができる。前記ゲート導体層の上方に、前記第1及び第2の絶縁層を囲むように、かつ、前記第1及び第2の柱状半導体を接続するように、導体層を形成する工程、をさらに有する、ようにすることができる。前記柱状半導体底部接続工程は、前記第1の柱状半導体の底部領域及び前記底部領域に下方で接する領域の内の少なくとも一つの領域にドナー又はアクセプタ不純物をドープして第1の半導体層を形成するとともに、前記第1の半導体層と前記第2の柱状半導体とを、前記基板上に第4の導体層を形成することで互いに接続する工程である、ようにすることができる。前記第2絶縁層が前記第1絶縁層よりも低容量な絶縁材料を用いて形成される、ようにすることができる。前記第1及び第3の柱状半導体を、互いに同じ高さになるように、かつ同時に形成する工程と、前記第3の柱状半導体内に、ドナーまたはアクセプタ不純物を含む不純物拡散層、シリサイド層、または金属層を形成する工程と、前記第1の柱状半導体の外周に、ゲート絶縁層を介してゲート導体層を、前記第3の柱状半導体まで延在させるとともに、前記第3の柱状半導体を囲むように、かつ、前記第3の柱状半導体内に形成され、ドナーまたはアクセプタ不純物を含む不純物拡散層、シリサイド層、または金属層と、前記第3の柱状半導体の下方領域において接続するように形成する工程と、を備える、ようにすることができる。また、本発明の第2の観点に係る半導体装置は、基板と、前記基板上に形成され、互いに同じ高さの第1及び第2の柱状半導体と、を備え、前記第1の柱状半導体の底部領域及び前記底部領域に下方で接する領域の内の少なくとも一つの領域には、ドナー又はアクセプタ不純物がドープされて第1の半導体層が形成されるとともに、前記第1の半導体層と前記第2の柱状半導体とが互いに接続されており、前記第1の柱状半導体の上部領域には、ドナー又はアクセプタ不純物がドープされてなる上部半導体領域を有する回路素子が形成され、前記第2の柱状半導体内には、第1の導体層が形成され、前記第1及び第2の柱状半導体にそれぞれ接続された第1のコンタクトホール、第2のコンタクトホールと、前記第1及び第2のコンタクトホールを介して前記上部半導体領域及び前記第1の導体層と接続された配線金属層と、を有する、ことを特徴とする。前記第1及び第2の柱状半導体をそれぞれ囲むように、第1の絶縁層、第2の絶縁層が形成され、前記第1及び第2の絶縁層の内、少なくとも前記第1の絶縁層を囲むように、第3の導体層が前記第2の絶縁層に延在しており、前記第2の柱状半導体の外周における前記第3の導体層の高さが、前記第1の柱状半導体の外周における前記第3の導体層の高さより低く、当該第3の導体層の厚さよりも高い、ようにすることができる。固体撮像装置であって、当該固体撮像装置の画素は、前記第1及び第2の柱状半導体を備えるとともに、前記回路素子を含み、前記画素は、前記基板に形成された前記第1の半導体層としての底部半導体層と、前記第1の柱状半導体内において前記底部半導体層の上方に形成され、前記底部半導体層と反対の導電型である半導体又は真性半導体からなる第2の半導体層と、前記底部半導体層の上方に位置するように、前記第2の半導体層の外周に前記第1の絶縁層を介して形成されたゲート導体層と、前記ゲート導体層の上方に位置するように、前記第2の半導体層の外周部に形成され、前記第1の半導体層と同じ導電型である第3の半導体層と、前記第2の半導体層に接続されるとともに、前記第3の半導体層の上方に形成され、前記底部半導体層と反対の導電型である前記上部半導体領域としての第4の半導体層と、を有し、前記底部半導体層によって、前記第1の柱状半導体の底部領域と、前記第2の柱状半導体内の前記第1の導体層とが互いに接続されている、ようにすることができる。SGTSurroundGateTransistorを有する半導体装置であって、前記第1の柱状半導体には、前記回路素子として前記SGTが形成され、前記SGTは、前記基板に形成された前記第1の半導体層としての底部半導体領域と、前記底部半導体領域の上方部位に接続されるとともに、当該底部半導体領域と反対の導電型である半導体又は固有半導体からなるチャネル半導体層と、前記チャネル半導体層の外周に形成されたゲート絶縁層と、前記チャネル半導体層の外周に前記ゲート絶縁層を介して形成されたゲート導体層と、を備え、前記上部半導体層は、前記チャネル半導体層の上方部位に接続されるとともに、前記底部半導体領域と同じ導電型であり、かつ、当該底部半導体領域が前記SGTのソースとして機能する場合はドレインとして機能する一方で、当該底部半導体領域が前記SGTのドレインとして機能する場合はソースとして機能し、前記底部半導体領域と、前記第2の柱状半導体内の前記第1の導体層とが互いに接続されている、ようにすることができる。固体撮像装置であって、前記画素が複数配置される画素領域において、当該各画素を構成する前記第1及び第2の柱状半導体が、それぞれ、縦列方向及び横行方向に2次元状に配列されている、ようにすることができる。固体撮像装置であって、前記第1の半導体層としての底部半導体層は、前記第1の柱状半導体が縦方向に配列されてなる列ごとに、当該列における複数の第1の柱状半導体の底部領域に接続されるとともに、縦列方向に延在することで、第1の半導体層接続導体層を形成し、前記第1の半導体層接続導体層は、当該第1の半導体層接続導体層上の前記各第1の柱状半導体に隣接する前記第2の柱状半導体の底部領域に接続され、前記第1の柱状半導体の前記ゲート導体層は、行方向に隣接する当該第1の柱状半導体の間に入射する光を遮るように互いに接続されることで、横行方向に延在する第2の半導体層接続導体層を形成し、列方向に隣接する前記第1の柱状半導体の間に入射する光を遮るように、横行方向に延在するとともに、当該各第1の柱状半導体の前記第4の半導体層に接続された第3の半導体層接続導体層を備え、前記第2及び第3の半導体層接続導体層の内の少なくとも一つが形成された領域内に、複数の前記第2の柱状半導体が形成されるとともに、当該各第2の柱状半導体上にコンタクトホールが形成され、当該各コンタクトホールと、前記各第2の柱状半導体内の前記第1の導体層とを介して、前記第1の半導体層接続導体層と、前記配線金属層と、が互いに接続されている、ようにすることができる。固体撮像装置であって、前記画素が配列される画素領域において、前記第1の半導体層としての底部半導体層は、前記第1の柱状半導体が縦方向に配列されてなる列ごとに、縦列方向に延在することで、第1の半導体層接続導体層を形成し、前記第1の柱状半導体の前記ゲート導体層は、互いに接続されることで、横行方向に延在する第2の半導体層接続導体層を形成し、前記第1の柱状半導体の前記第4の半導体層に接続され、横行方向に延在する第3の半導体層接続導体層を備え、前記第2及び第3の半導体層接続導体層が、電磁エネルギー波の入射方向から見て、互いに重なる部分を有するように形成され、前記第2の柱状半導体が、前記第1の半導体層接続導体層上、かつ、横行方向に隣接する前記第1の柱状半導体の間に形成されている、ようにすることができる。SGTSurroundGateTransistorを有する半導体装置であって、前記第1の柱状半導体が複数配列され、前記第1の柱状半導体の前記ゲート導体層は、複数の前記第1の柱状半導体を互いに接続するように延在しており、前記ゲート導体層が形成されている領域に前記第2の柱状半導体が形成され、前記第2の柱状半導体を囲むように、第2の絶縁層が形成され、前記ゲート導体層は、前記第2の絶縁層を介して第2の柱状半導体の外周に形成されている、ようにすることができる。前記基板上に、前記第1及び第2の柱状半導体と、全体が第3の絶縁層で覆われた第3の柱状半導体とが形成され、前記第1の柱状半導体上に第6の半導体層が形成されるとともに、前記第1の柱状半導体の下方領域に第7の半導体層が形成され、前記第1の柱状半導体、前記第2の柱状半導体をそれぞれ囲むように、第1の絶縁層、第2の絶縁層が形成され、前記第1の柱状半導体の外周に、前記第1の絶縁層を囲むように、かつ、前記第2の柱状半導体の外周に、前記第2の絶縁層を囲むように、少なくとも1つの層からなる第5の導体層が形成され、当該第5の導体層は、前記第3の柱状半導体の上面に接続されており、前記第3の柱状半導体、前記第1の柱状半導体の前記第6の導体層、及び、前記第2の柱状半導体に接続されるように、それぞれにコンタクトホールが形成され、前記コンタクトホールを介して、前記第6の半導体層、前記第7の半導体層、及び、前記第5の導体層のいずれにも接続されている配線金属層を有する、ようにすることができる。前記第1の柱状半導体、前記第2の柱状半導体をそれぞれ囲むように、第1の絶縁層、第2の絶縁層が形成されるとともに、前記第1の絶縁層を囲むように第7の導体層が形成され、当該第7の導体層が前記第2の柱状半導体まで延在しており、前記第7の導体層が、前記第2の柱状半導体の外周に、前記第2の絶縁層を介して形成されるとともに、前記第2の柱状半導体の上部において、前記第1の導体層に接続されている、ようにすることができる。前記第1及び第3の柱状半導体が、互いに同じ高さになるように、かつ同時に形成されたものであり、前記第3の柱状半導体内に、ドナーまたはアクセプタ不純物を含む不純物拡散層、シリサイド層、または金属層が形成され、前記第1の柱状半導体の外周に、ゲート絶縁層を介してゲート導体層が形成され、前記ゲート導体層が、前記第3の柱状半導体まで延在するとともに、前記第3の柱状半導体を囲んでおり、かつ、前記第3の柱状半導体内に形成された、ドナーまたはアクセプタ不純物を含む不純物拡散層、シリサイド層、または金属層と、前記第3の柱状半導体の下方領域において接続されている、ようにすることができる。本発明に係る半導体装置の製造方法及び半導体装置によれば、回路素子を構成する柱状半導体の上部領域及び下部領域と、当該柱状半導体の上方に配置された配線層との接続が容易になるとともに、回路素子を有する半導体装置の高集積化、高速駆動化、安定動作化が可能となる。以下、本発明の実施形態に係る半導体装置の製造方法、及び、当該製造方法によって製造される半導体装置について図面を参照しながら説明する。第1の実施形態以下、図1A、図1B、図2A~図2Fを参照しながら、本発明の第1の実施形態に係る固体撮像装置、及び、その製造方法について説明する。図1Aに、本実施形態に係る固体撮像装置の平面図を示す。固体撮像装置の画素領域において、画素を構成するシリコン柱P11~P33が、縦列方向及び横行方向に2次元マトリクス状に配列されている。これらシリコン柱P11~P33は、酸化シリコン基板1上に形成され、同図の縦列方向に周辺駆動出力回路領域まで延在した信号線N層5a,5b,5c上に形成されている。信号線N層5a,5b,5cは、同図の上方部、左方部に設けられた周辺駆動出力回路領域において、第2のシリコン柱Ca,Cb,Cc上に形成されたコンタクトホールSCa,SCb,SCcを介して信号線金属層26a,26b,26cに接続されている。シリコン柱P11~P33は、横行方向に延びるリセットMOSゲート導体層7a,7b,7cに囲まれている。画素選択線導体層14a,14b,14cは、同図の横行方向に周辺駆動出力回路領域まで延在しており、周辺駆動出力回路領域において、コンタクトホール16aa,16ab,16acを介して画素選択線金属層17aa,17ab,17acに接続されている。図1Bは、図1Aに示すA-A線に沿った断面構造図である。酸化シリコン基板1上に平板状の信号線N層55aが形成されている。この信号線N層55a上に画素を構成する第1のシリコン柱2P11と、コンタクトを構成する第2のシリコン柱3Caが形成されている。信号線N層55aは、ドナー不純物の熱拡散により、第1第2のシリコン柱2P11,3Caの下方領域に形成されたものである。第1第2のシリコン柱2P11,3Caと信号線N層55aとを覆うように、酸化シリコンSiO2からなる絶縁層4b,4cが形成されている。ここでの絶縁層4bは、ゲート絶縁層である。また、酸化シリコン基板1上には、SiO2層6が形成されており、このSiO2層6上及び第1のシリコン柱2P11のゲート絶縁層4bの外周に、リセットMOSゲート導体層77aが形成されている。リセットMOSゲート導体層77aに隣接するように、第1のシリコン柱2P11の上方部位におけるP層8aの外周部には、フォトダイオードN層9が形成されている。また、SiO2層6上には、SiO2層10が形成されている。第1のシリコン柱2P11の上部領域には、画素選択P層11が形成されている。また、第2のシリコン柱3Ca中には、ドナー不純物が導入されることで導体N層13が形成されている。また、画素選択P層11に接続された画素選択線導体層1414aが形成されている。さらに、これらの構造物の全体を覆うようにSiO2層15が堆積している。そして、SiO2層15には、コンタクトホール16a16aa,16bSCaが形成されている。コンタクトホール16a16aaを介して、画素選択線導体層1414aと画素選択線金属層17a17aaとが接続されるとともに、コンタクトホール16bSCaを介して導体N層13と信号線金属層17b26aとが接続されている。ここでは、第1及び第2のシリコン柱2P11,3Ca上には、同じ深さのコンタクトホール16a16aa,16bSCaが形成されている。以下、図2A~図2Fを参照しながら、本実施形態に係る固体撮像装置の製造方法を説明する。この製造方法は、図1Bに示す断面構造図の固体撮像装置を製造する方法である。本実施形態の固体撮像装置の製造方法は、酸化シリコン基板1上に平板状シリコン層5Sを形成し、この平板状シリコン層5S上に、固体撮像装置の画素を構成する第1のシリコン柱2と、コンタクトを構成する第2のシリコン柱3とを互いに同じ高さになるように、かつ同時に形成する柱状半導体形成工程と、第1のシリコン柱2の底部領域及びこの底部領域に下方で接する領域の内の少なくとも一つの領域にドナー又はアクセプタ不純物をドープして信号線N層5を形成するとともに、信号線N層5と第2のシリコン柱3とを互いに接続する柱状半導体底部接続工程と、第1のシリコン柱2の上部領域にドナー又はアクセプタ不純物をドープしてP層11を形成し、当該P層11を有する回路素子を形成する回路素子形成工程と、第2のシリコン柱3内に導体N層13を形成する導体層形成工程と、第1のシリコン柱2の上部領域に形成されたP層11と接続され、このP層11と同じ面上にある画素選択線導体層14を形成する画素選択線導体層形成工程と、第1のシリコン柱2又は画素選択線導体層14、及び、第2のシリコン柱3にそれぞれ接続されるコンタクトホール16a,16bを形成するコンタクトホール形成工程と、コンタクトホール16aを介して、第1のシリコン柱2の上部領域のP層11又は該P層11に接続された画素選択線導体層14に接続される画素選択線金属層17aと、コンタクトホール16bを介して、第2のシリコン柱3の導体N層13と接続される信号線金属層17bを形成する配線金属層形成工程と、第1のシリコン柱2、第2のシリコン柱3をそれぞれ囲むように、SiO2層4b,4cを形成する工程と、SiO2層4b,4cの内、少なくともSiO2層4bを囲むように、少なくとも1つの層からなるゲート導体層7をSiO2層4cに接続されるように形成する工程と、を有する。ここで、P層8aの外周にSiO2層4bを介して形成されたゲート導体層7と、信号線N層5上に形成されたP層8a及びゲート導体層7に隣接するようにP層8aの外周部に形成されたN層9からなるフォトダイオードと、から回路素子としての画素が形成されている。以下、図2A~図2Fを参照しながら、本実施形態に係る固体撮像装置の製造方法をさらに詳細に説明する。図2Aに示すように、本実施形態の固体撮像装置の画素領域において、酸化シリコン基板1上に平板状シリコン層5Sを形成し、この平板状シリコン層5S上に、画素を構成する第1のシリコン柱2を形成する。また、周辺駆動出力回路領域において、コンタクトを構成する第2のシリコン柱3を形成する。これにより、第1のシリコン柱2と第2のシリコン柱3とは、平板状シリコン層5Sを介して接続される。続いて、図2Aに示すように、酸化シリコン基板1上の第1、第2のシリコン柱2,3の高さにあるシリコン層を、Si酸化膜SiO2膜とSi窒化膜Si3N4膜をマスクにしたRIEによるSiエッチングにより平板状シリコン層5Sの高さまでエッチングし、第1のシリコン柱2及び第2のシリコン柱3を互いに同じ高さになるように、かつ、同時に形成する。続いて、図2Bに示すように、第1、第2のシリコン柱2,3と、第1、第2のシリコン柱2、3間のシリコン層の表面にSiO2層4aを形成する。続いて、図2Bに示すように、第1のシリコン柱2と第2のシリコン柱3との間のシリコン層に、例えばAs、Pなどのドナー不純物をイオン注入するともに、熱拡散を行い、平板状シリコン層5Sと、第1、第2のシリコン柱2、3の下方領域に信号線となるN層5を形成する。続いて、図2Bに示すように、CVDChemicalVaporDepositionによってSiO2層4aを堆積するとともに、エッチバックを行うことにより、第1のシリコン柱2と第2のシリコン柱3の間のSi基板1上にSiO2層6を形成する。続いて、SiO2層4aを除去し、図2Cに示すように、第1のシリコン柱2、第2のシリコン柱3の表面に酸化して第1のシリコン柱2においてMOSトランジスタのゲートSiO2層4bと、第2のシリコン柱3の表面に、SiO2層4cを形成し、MOSトランジスタのゲート導体層7を、タングステンW、ニッケルNi、コバルトCo、チタンTi又はこれらの窒化物材料を用いて形成する。続いて、図2Dに示すように、ヒ素Asなどのドナー不純物のイオン注入又はドープしたCVDSiO2膜を拡散源とし、ゲート導体層7に隣接するように、第1のシリコン柱2のP層8の外周部に、フォトダイオードを構成するN層9を形成する。続いて、図2Dに示すように、CVDによってSiO2膜10を堆積するとともに、エッチバックを行うことによってSiO2層10の表面を平坦化した後、P層8a及びN層9の上方において、第1のシリコン柱2の上部領域に、アクセプタ不純物のイオン注入により画素選択P層11を形成する。続いて、図2Eに示すように、フォトリソグラフィ法によって、第2のシリコン柱3の上方領域において貫通孔を有するフォトレジスト層12を形成し、リンPなどのドナー不純物を第2のシリコン柱3にイオン注入して導体N層13を形成する。ここでは、このように、第2のシリコン柱3全体に導体N層13を形成するため、ここでのイオン注入には、同じ加速電圧でもSi中に深く不純物を導入できるチャネリングChanneling現象を利用したイオン注入法を用いることが望ましい。続いて、フォトレジスト層12を除去し、イオン注入されたドナー不純物の活性化熱処理を行う。続いて、図2Fに示すように、第1のシリコン柱2の画素選択P層11に接続する画素選択線導体層14を形成する。続いて、図2Fに示すように、SiO2膜10上に、CVDによってSiO2層15を形成するとともに、SiO2層15にコンタクトホール16a,16bを形成する。続いて、図2Fに示すように、コンタクトホール16aを介して画素選択線導体層14と画素選択線金属層17aとを接続するとともに、コンタクトホール16bを介して導体N層13と、信号線金属層17bとを接続する。ここでは、第1のシリコン柱2の下方領域にある信号線N層5は、第2のシリコン柱3内に形成された導体N層13を介して信号線金属層17bに接続される。これによって、画素を構成する第1のシリコン柱2の上部領域に位置する画素選択P層11と、当該第1のシリコン柱2の下方領域に位置する信号線N層7とが、互いに同じ深さのコンタクトホール16a,16bを介して、画素選択線金属層17a及び信号線金属層17bに接続される。第1のシリコン柱2のP層11に接続する画素選択線導体層14は、第1のシリコン柱2の上部領域に形成されたP層11の側面において、このP層11に接続されている。画素選択線導体層14上のコンタクトホール16aと,第2のシリコン柱3上のコンタクトホール16bとは、互いにほぼ同じ深さで形成される。本実施形態によれば、固体撮像装置の画素回路素子を構成する第1のシリコン柱2、P11~P33と、コンタクトを構成する第2のシリコン柱3,Ca3,Cb,Ccとが、互いに同じ高さになるように、かつ、同時に形成される。これにより、第1のシリコン柱2、P11~P33の下方領域に位置する信号線N層5,5a,5b,5cと、上部領域に位置する画素選択P層11図1Aでは第1のシリコン柱2、P11~P33の上面にあるを、信号線金属層17b,26a,26b,26c及び画素選択線金属層17a,17aa,17ab,17acに接続するためのコンタクトホール16a,16b,SCa,SCb,SCc,16aa,16ab,16acを互いに同じ深さとすることができる。さらに、コンタクトホール16b,SCa16b,SCb,SCcは、図17Bに示す従来例のコンタクトホール123aのように深いコンタクトホールとする必要がない。これによって、コンタクトホール16a,16bを介した第1のシリコン柱2の上下領域に位置する信号線N層5,5a5,5b,5cと、画素選択P層11図1Aでは第1のシリコン柱P11~P33の上面にあると、上部信号線金属層17b,26a,26b,26c及び画素選択線金属層17a,17aa,17ab,17acとの接続が容易に実現される。一般に、固体撮像装置の赤波長感度を向上させるためには、画素を構成する第1のシリコン柱2、P11~P33の高さを大きくして、光電変換領域であるフォトダイオード長を長くすることが必要となる。これは、赤波長光は、青、緑波長光と比べて、光入射面より深いSi内でも光吸収されて、信号電荷を発生するため、入射した赤波長光をフォトダイオードで多く吸収させようとすると、第1のシリコン柱2、P11~P33を高くする必要があるためである。しかしながら、従来技術では信号線N層116と信号線金属層124aとを接続するコンタクトホール123aの深さがさらに大きくなってしまう。これに対して、本実施形態で得られる固体撮像装置によれば、常に、信号線金属層17b,26a,26b,26cと、画素選択線金属層17a,17aa,17ab,17acと、に接続されるコンタクトホール16a,16b,SCa,SCb,SCc,16aa,16ab,16acは、高さが小さく、かつ、互いに同じ高さになるように形成される。このため、本実施形態の固体撮像装置は、高い赤波長感度を有する固体撮像装置を得るにあたり、特に有効となる。第2の実施形態図3A~図3Cに、本実施形態に係る固体撮像装置の製造方法を示す。本実施形態では、図1Bにおけるコンタクトを構成する第2のシリコン柱3の導体N層13の代わりに、シリサイド層23を形成することで、信号線N層5と信号線金属層17bとの間の電気抵抗値を小さくしている。本実施形態では、まず、第1の実施形態における図2A~図2Dに示す工程を経る。続いて、図3Aに示すように、第1のシリコン柱2のP層11に接続する画素選択線導体層14を形成し、CVDによりSiO2層18とフォトレジスト層19を形成し、フォトリソグラフィ法とエッチングにより第2のシリコン柱3上に貫通孔20を形成する。続いて、図3Aに示すように、シリコンSi、水素Hなどのドナー又はアクセプタにならない不純物を第2のシリコン柱3にイオン注入することで、第2のシリコン柱3にアモルファス又は多孔質シリコン層21を形成した後、フォトレジスト層19を除去する。続いて、図3Bに示すように、ニッケルNi、コバルトCo、タンタルTa、タングステンW、チタンTiなどの金属層22を蒸着法により被覆し、熱処理を行い、アモルファス又は多孔質シリコン層21のシリサイド化によるシリサイド層23を形成した後、金属層22を除去する。このシリサイド層23は、NiSi2、CoSi2、TaSi2、WSi2、TiS2などの材料から形成されている。続いて、図3Cに示すように、SiO2層18に、コンタクトホール16a,16bを形成するとともに、画素選択線導体層14がコンタクトホール16aを介して接続する画素選択線金属層17aを形成する。さらに、第2のシリコン柱3のコンタクトホール16bを介してシリサイド層23に接続する信号線金属層17bを形成する。本実施形態によれば、第1の実施形態における第2のシリコン柱3に形成された導体N層13が、抵抗値の低いシリサイド層23となるため、信号線N層5と信号線金属層17bとの間の抵抗値を低くすることができる。画素駆動速度は、信号線N層5と信号線金属層17bとの間の抵抗値Rと、信号線N層5から信号線金属層17bの各配線間容量CとのRC積が小さいほど大きくなることから、このシリサイド層23によって固体撮像装置の高速駆動化が可能となる。第3の実施形態以下、図4A~図4D、図5を参照しながら、本実施形態に係る固体撮像装置の製造方法を説明する。本実施形態では、図1Bにおけるコンタクトを構成する第2のシリコン柱3の導体N層13の代わりにタングステンW、銅Cuなどの金属層70a、70bを形成することにより、信号線N層5と信号線金属層73bとの間の抵抗値を小さくする。本実施形態では、まず、第1の実施形態における図2A~図2Cに示す工程を経る。続いて、図4Aに示すように、第1のシリコン柱2の外周部に、フォトダイオードを構成するN層9を形成し、CVDによって、第1のシリコン柱2、第2のシリコン柱3、SiO2層6上に窒化SiSiN層64を形成する。続いて、図4Aに示すように、構造物全体をSiO2層65によって被覆するとともに、このSiO2層65の表面を、第1のシリコン柱2と、第2のシリコン柱3上のSiN層64表面までCMPChemicalMechanicalPolishingを用いて研磨する。続いて、図4Bに示すように、RIEによって、SiO2層65を第1のシリコン柱2と第2のシリコン柱の上部を露出させるまでエッチバックするとともに、露出した第1のシリコン柱2を覆うSiO2層4bとSiN層64とをエッチングにより除去することで、画素選択P層11を形成する。続いて、図4Bに示すように、画素選択P層11に接続されるように画素選択線導体層14を形成するとともに、CVDによって、構造物全体を覆うように、SiO2層66を形成する。続いて、図4Bに示すように、CMPによってSiO2層66を第2のシリコン柱3上のSiN層64表面まで研磨する。続いて、図4Bに示すように、フォトリソグラフィ法によって、フォトレジスト層67を用いて第2のシリコン柱3上に貫通孔68を形成するとともに、フォトレジスト層67をエッチングマスクにして、第2のシリコン柱3上のSiN層64、SiO2層4c、第2のシリコン柱3のシリコン層をエッチングして貫通孔68aを形成する。続いて、図4Cに示すように、フォトレジスト層67を除去し、貫通孔68aの底部及び側壁のSiO2層4b表面に窒化チタンTiN層69を形成し、TiN層69上面にCVDによりタングステンW層70を堆積する。続いて、図4Dに示すように、CMPによって、W層70をSiO2層66表面まで研磨し、全体にSiO2層71をCVDにより堆積するとともに、コンタクトホール72a、72bを形成する。続いて、図4Dに示すように、コンタクトホール72a,72bを介して画素選択線導体層14と画素選択線金属層73aとを接続し、コンタクトホール72bを介してW層70aと信号線金属層73bとを接続する。これによって、第2のシリコン柱3に形成される導体層が、図1Fに示す構造では導体N層13、図3Cに示す構造ではシリサイド層23であることに対して、本実施形態では、より電気抵抗の低いW層70aとなる。図5に、第2のシリコン柱3内に形成される導体層として、前述したW層70aに代えて、銅Cu層70bを形成したものを示す。前述したW層70aはCVD法により形成したが、Cu層70bは、電界めっき法ElectrochemicalDepositionを用いて形成する。また、W層70aの形成にあたり、前述したW層70では、プライマーとして、SiO2層66、4bとW層70との密着を良くするためにTiN層69を用いたのに対して、Cu層70bの形成にあたっては、Cu層70bのプライマーとして、SiO2層4b,65,66にCuが拡散するのを防止するためのTiN、TaN等からなるバリヤ層と、Cu電界めっき用電極となるスパッタ法で形成したCuからなるシード層とからなるバリヤシード層69aを用いている。さらに、SiO2層71をCVDにより堆積するとともに、SiO2層71にコンタクトホール72a,72bを形成している。そして、コンタクトホール72aを介して画素選択線導体層14と画素選択線金属層73aとを接続するとともに、コンタクトホール72bを介してCu層70bと信号線金属層73bとが接続される。第4の実施形態以下、図6を参照しながら、本実施形態に係る固体撮像装置の製造方法を説明する。第1の実施形態における図1Bの断面構造では、第1のシリコン柱2と第2のシリコン柱3は、信号線N層55a上に形成されていたのに対して、本実施形態では、この信号線N層55aが、酸化シリコン基板1上に形成したW、Co,Tiなどの金属材料、又はこれら金属材料を含む導体層となる。図6は、図1Bに対応する固体撮像装置の断面構造図である。図6を参照して、まず、酸化シリコン基板1上に、CVDによって、W,Co,Tiなどの金属材料、又はこれら金属を含む材料によって信号線導体層28を形成する。続いて、この信号線導体層28上に画素を構成する第1のシリコン柱2aとコンタクトを構成する第2のシリコン柱3aとを形成し、第1のシリコン柱2a、第2のシリコン柱3aを囲んでSiO2層29a,29bを形成する。続いて、第1のシリコン柱2aを囲むように、第1のシリコン柱2aの下方領域に、SiO2層29aを介してゲート導体層30aを形成し、第1のシリコン柱2a、第2のシリコン柱3aの下方領域に、信号線導体層28に接続したN層31a,31bを形成する。続いて、ゲート導体層30aの上方において第1のシリコン柱2aの外周部に、フォトダイオードを構成するN層32を形成する。続いて、第1のシリコン柱2aと第2のシリコン柱3aとの間に、CVDによってSiO2層10aを形成するとともに、N層32の上方であって、第1のシリコン柱2aの上部領域に画素選択P層33を形成する。続いて、この画素選択P層33に接続されるように画素選択線導体層14を形成する。続いて、第2のシリコン柱3aの上面に至る内部にドナー又はアクセプタ不純物をドープするか、又はシリサイド化した導体層35を形成する。続いて、SiO2層10a、第1のシリコン柱2a、第2のシリコン柱3aの上部領域にSiO2層15を形成するとともに、画素選択線導体層14上にコンタクトホール16a、第2のシリコン柱3a上にコンタクトホール16bをそれぞれ形成する。続いて、コンタクトホール16aを介して画素選択線導体層14に接続されるように画素選択金属層17aと、コンタクトホール16bを介して導体層35と接続されるように信号線金属層17bと、を形成する。図1Bに示す工程においては、画素領域の第1のシリコン柱2と、周辺駆動出力回路領域に存在するコンタクトを構成する第2のシリコン柱3とは、信号線N層5を介して互いに接続されている。これに対して、本実施形態では、第1のシリコン柱2aの下方領域に位置する信号線N層31aは、N層5よりも電気抵抗の低いW、Ni、Coなどの金属又はシリサイドの信号線導体層28によって接続されているため、画素領域の周辺に設けられた駆動出力回路と画素領域にある画素間とを結ぶ信号線の電気抵抗を低くすることができる。この結果、固体撮像装置の高速駆動が可能になる。第5の実施形態以下、図7A~図7Dを参照しながら、本実施形態に係る固体撮像装置について説明する。本実施形態によれば、図17Cに示す従来例の固体撮像装置における高速駆動化についての課題、及び、図17Dに示す従来例の固体撮像装置における画素高集積度化についての課題が改善される。図7Aは、図2A~図2Cに示す製造工程と同様な工程を経て形成された断面構造を示す図である。本実施形態では、画素領域に、画素を構成する第1のシリコン柱2に隣接して、コンタクトを構成する第2のシリコン柱3aが形成され、周辺駆動出力回路領域にコンタクトを構成する第3のシリコン柱3bが形成される。この第3のシリコン柱3bは、信号線N層と分離して形成される。第1~第3のシリコン柱2,3a,3bを覆うように形成されたSiO2層4b,4c,4dを囲むように、ゲート導体層7aが形成される。このゲート導体層7aは、第1~第3のシリコン柱2,3a,3bを互いに接続するように形成され、かつ、当該第3のシリコン柱3bを覆うように形成される。図7Bは、図7Aに続いて、図2D、図2E、図2Fと同様の工程を経て形成された断面構造を示す図である。図2Fでは、画素選択線導体層14がコンタクトを構成する第2のシリコン柱3と分離されているが、本実施形態では、図7Bに示すように、画素選択線導体層14dが、第2のシリコン柱3を囲むSiO2層4cの外周に、第1のシリコン柱2上の画素選択P層11から延びるように形成されている。画素選択線導体層14dは、コンタクトホール16aを介して画素選択線金属層17aと接続されている。信号線N層5は、コンタクトを構成する第2のシリコン柱3aの導体層2321と、コンタクトホール16bと、を介して信号線金属層17bに接続されている。さらに、ゲート導体層7aは、第2のシリコン柱3aの外周を囲むとともに、第3のシリコン柱3bまで延長され、さらに当該第3のシリコン柱3bの上面まで延在している。さらに、ゲート導体層7aは、第3のシリコン柱3b上からコンタクトホール16cを介して、ゲート導体層17cに接続されている。図7Cに、図7Bに示すコンタクトを構成する第2のシリコン柱3aの外周にゲート導体層7aを形成した場合の平面図を示す。同図中のB-B’線に沿った断面構造図が図7Bに対応する。図7Bに示す画素領域では、図7Cの横行方向に繰り返し配列されたB-B’線上の最初の画素を構成する第1のシリコン柱P11図7Bの第1のシリコン柱2、コンタクトを構成する第2のシリコン柱C11図7Bの第2のシリコン柱3aのみを図示している。実際の固体撮像装置では、画素を構成する第1のシリコン柱P11、コンタクトを構成する第2のシリコン柱C11を一対とし、これらが縦列方向及び横行方向に2次元状に配列されている。本実施形態の固体撮像装置では、信号線N層5a5,5b,5cが縦列方向に延びるように形成されている。これら信号線N層5a5,5b,5c上に、第1のシリコン柱P11~P33と、第1のシリコン柱P11~P33に隣接して横行方向に配列されるように、コンタクトを構成する第2のシリコン柱C11~C33を形成する。これと同時に、周辺駆動出力回路領域にゲート導体層7aa7a,7ab,7acに接続されるように第3のシリコン柱36a3b,36b,36cを形成する。第1、第2のシリコン柱P11~P33、C11~C33の下方領域は、信号線N層5a5,5b,5cに接続されている。ゲート導体層7aa7a,7ab,7acが、横行方向に延びるように、かつ、第1~第3のシリコン柱P11~P33,C11~C33の外周に形成されている。さらに、ゲート導体層7aa7a,7ab,7acは、周辺駆動出力回路領域において、第3のシリコン柱36a3c,36b,36cまで延在している。これと同様に、画素選択線導体層14a14d,14b,14cが、図7Cにおける横行方向に延びるように、かつ、第1~第3のシリコン柱P11~P33、C11~C33の外周に形成されている。画素選択線導体層14a14d,14b,14cは、横行方向に延びるように、かつ、第1、第2のシリコン柱P11~P33,C11~C33の外周に形成されている。さらに、周辺駆動回路領域にて、コンタクトホール16aa16a,16ab,16acを介して画素選択線金属層17aa17a,17ab,17ccに接続されている。ゲート導体層7aa7a,7ab,7acは、第3のシリコン柱36a3c,36b,36c上に形成されたコンタクトホール37a16c,37b,37cを介して、ゲート導体層38a17c,38b,38cに接続されている。信号線N層5a5,5b,5cは、コンタクトを構成する第2のシリコン柱C11~C33上に形成したコンタクトホールSC11~SC23を介して、信号線金属層26a17b,26bに接続されている。これによって、図17Cに示す従来例の固体撮像装置では、画素領域において、画素を構成する第1のシリコン柱P11~P33の最も下方に形成される抵抗の高い信号線N層116a,116b,116bを介して、信号線が周辺駆動出力回路領域に取り出されていたのに対して、本実施形態では、電気抵抗の低い信号線金属層26a17b,26bによって、信号線が取り出されるようになる。この結果、本実施形態の固体撮像装置によれば、従来例の固体撮像装置と比較して高速駆動化が実現される。さらに、本実施形態によれば、画素領域の画素集積度を向上することができる。即ち、図17Dに示す従来技術では、画素を構成する第1のシリコン柱P11~P33の最も下方に形成される信号線N層130a,130b,130cを、最も上方に形成される信号線金属層135a,135b,135cに接続するコンタクトホールCH11~CH33は、信号線N層130a,130b,130cよりも上方に形成するMOSトランジスタのリセットMOSゲート導体層131a,131b,131c、及び、画素選択線導体N層132a,132b,132cと、平面視において重なるように形成することができない。このため、リセットMOSゲート導体層131a,131b,131c、及び、画素選択線導体N層132a,132b,132cは、コンタクトホールCH11~CH33を回避するように配線することが必要となる。これに対し、本実施形態では、ゲート導体層7aa7a,7ab,7ac、及び、画素選択線導体層14a14d,14b,14cは、コンタクトを構成する第2のシリコン柱C11~C33の外周に沿って、平面視において重なるように形成することができる。この結果、本実施形態の固体撮像装置によれば、従来例の固体撮像装置と比較して画素領域の画素集積度を向上することができる。図7Bで示す断面構造では、コンタクトを構成する第2のシリコン柱3aの外周に形成された絶縁層4cは、第1のシリコン柱2の外周に形成されたゲート絶縁層4bと同じ材料層を用いて形成されている。通常、このゲート絶縁層4bには、高誘電率HighK材料層が用いられる。このため、コンタクトを構成する第2のシリコン柱3aの外周に形成されたゲート導体層7a及び画素選択線導体層14bと、コンタクトを構成する第2のシリコン柱3a内の導体層2321との結合容量が大きくなる。このようなゲート線信号線間、画素選択線信号線間における結合容量の増大によって、固体撮像装置の高速駆動化の効果が損なわれる。また、これにより、ゲート線信号線間、画素選択線信号線間に対する相互パルス電圧ノイズ混入による固体撮像装置の安定駆動化が損なわれる。このため、固体撮像装置の高速駆動化安定駆動化のために、リセットゲート線信号線間容量、及び、画素選択線信号線間の容量の低減が要求される。図7Dに、リセットゲート線信号線間の容量、及び、画素選択線信号線間の容量がさらに低減される固体撮像装置の断面構造図を示す。図7Dに示す構造は、コンタクトを構成する第2のシリコン柱3aの導体層2321を取り囲んで低容量絶縁層4eが形成されていることを除いて、図7Bに示す構造と同様である。低容量絶縁層4eは、フッ素F又は炭素Cを含んだ酸化膜SiOF,SiOC、ポーラスSiO2膜などの低誘電率lowk絶縁層、厚いSiO2膜、又は、SiO2膜などの絶縁膜と低誘電率絶縁膜との組み合わせから形成されている。この低容量絶縁層4eによって、ゲート導体層7a及び画素選択線導体層14dと、信号線N層5に接続される導体層2321との間に形成される結合容量が低減される。これにより、固体撮像装置の高速駆動化、安定駆動化が実現される。第6の実施形態以下、図8A、図8Bを参照しながら、本実施形態に係る固体撮像装置について説明する。本実施形態は、第5の実施形態と比較して、固体撮像装置における解像度低下、カラー撮像装置における混色特性が更に向上するとともに、コンタクトホールの作成工程が容易化される。図8Aは、本実施形態に係る固体撮像装置の平面図である。信号線N層80a,80b,80cが縦列方向に延びるように形成されている。画素領域において、これら信号線N層80a,80b,80c上に、画素を構成する第1のシリコン柱P11~P33とコンタクトを構成する第2のシリコン柱C11~C33とが形成されている。これらシリコン柱と同時に、周辺駆動出力回路領域に形成された平板状シリコン層39a,39b,39c上に、コンタクトを構成する第3のシリコン柱40a,40b,40cが形成されている。第1のシリコン柱P11~P33とコンタクトを構成する第2のシリコン柱C11~C33は、画素領域において、縦列方向に交互に配置されている。ゲート導体層81a,81b,81cは、画素を構成する第1のシリコン柱P11~P33の外周に形成され、行方向に延びる第1のシリコン柱P11~P33の間に形成された第2のシリコン柱C11~C33を囲みながら、横行方向に延びるように形成されている。これらゲート導体層81a,81b,81cは、周辺駆動出力回路領域に設けられたコンタクトを構成する第3のシリコン柱40a,40b,40cに形成したコンタクトホール41a,41b,41cを介してゲート導体層42a,42b,42cに接続されている。これと同様に、画素選択線導体層82a,82b,82cが、行方向に延びる第1のシリコン柱P11~P33ごとに、図8Aの横行方向に延びるように形成されている。これら画素選択線導体層82a,82b,82cは、画素領域の外側まで延長され、周辺駆動出力回路領域において、コンタクトホール16aa,16ab,16acを介して画素選択線金属層17aa,17ab,17ccに接続されている。ゲート導体層81a,81b,81cが、画素を構成する第1のシリコン柱P11~P33と、コンタクトを構成する第2のシリコン柱C11~C33の外周とに沿って形成され、かつ、画素選択線導体層82a,82b,82cと交互に、それぞれ横行方向に延びるように形成されている。コンタクトを構成する第2のシリコン柱C11~C33上に形成されたコンタクトホールH11~H33を介して、信号線N層80aと信号線金属層83a、信号線N層80bと信号線金属層83b、信号線N層80cと信号線金属層83c、がそれぞれ接続されている。光入射面側から見て画素を構成する第1のシリコン柱P11~P33を除き、画素領域は、光を遮蔽するゲート導体層81a,81b,81cと画素選択線導体層82a,82b,82cとによって覆われている。図8Bは、図8Aに示すC-C’線での断面構造図である図8Aでは、画素領域において、画素を構成する第1のシリコン柱P11と、この第1のシリコン柱P11との下方に形成されたコンタクトを構成する第2のシリコン柱C11とのみを示し、コンタクト柱C12,C13は図示を省略している。。画素を構成する第1のシリコン柱2P11と、コンタクトを構成する第2のシリコン柱3aC11の底部とは、信号線N層580aを介して接続されている。第1のシリコン柱2P11のP層8aの外周にゲート絶縁層4bを介して形成されたゲート導体層81aは、第1、第2のシリコン柱2P11、3aC11の外周と、第1、第2のシリコン柱2P11、3aC11とを接続するように形成される。このゲート導体層81aは、第2のシリコン柱3aC11では、絶縁層4cの外周に形成される。第1のシリコン柱2P11のゲート導体層81aに隣接し、フォトダイオードのN層9がP層8aの外周部に形成されている。N層9の上部領域に形成されたP層11に画素選択線導体層14e82aが接続されている。この画素選択線導体層14e82a及び第2のシリコン柱3aC11上に、互いに同じ深さのコンタクトホール16a16aa,16bH11が形成されている。さらに、コンタクトホール16a16aaを介して、画素選択線導体層14e82aと画素選択線金属層17a17aa、さらにコンタクトホール16bH11を介して、第2のシリコン柱3aC11の導体層2321と信号線N層80aとがそれぞれ接続されている。以上説明したように、本実施形態は以下に示す5つの特徴を有する。1.画素の信号電流、又はリセット電流が、低抵抗の信号線金属層83a、83b、83cを通じて画素領域から周辺駆動信号処理回路に取り出されることによって、固体撮像装置の高速駆動化が実現される。2.第1のシリコン柱P11~P33の間の画素領域に入射した光が、光を遮蔽するゲート導体層81a,81b,81cと画素選択線導体層82a、82b,82cにより遮蔽されることにより、信号線N層80a,80b,80cへ到達することが防止され、解像度の向上と、カラー撮像における混色特性の改善が実現する。この解像度及び混色特性の向上は、本来1つの画素に入射した光が、信号線N層80a,80b,80cへ到達し、信号線N層80a,80b,80cを囲んだ材料層との多重反射などにより隣接する画素の光電変換領域に入射することによって発生する。3.コンタクトを構成する第2のシリコン柱C11~C33が、ゲート導体層81a,81b,81cの領域の中に形成されることにより、解像度と混色特性の向上のための、ゲート導体層81a,81b,81cと画素選択線導体層82a,82b,82cの配線の配置が、画素集積度を低下させることなく実現される。4.画素選択線導体層82a,82b,82cが、コンタクトを構成する第2のシリコン柱C11~C33の外周に形成されないことにより、コンタクトを構成する第2のシリコン柱C11~C33上に設けるコンタクトホールH11~H33の形成が容易となる。5.コンタクトホール16aa,16ab,16ac,H11~H33,41a,41b,41cが、第1~第3のシリコン柱P11~P33,C11~C33,40a,40b,40c上に、高さが小さく、かつ、同じ深さで形成されるため、容易に製造できるようになる。第7の実施形態以下、図9A、図9Bを参照しながら、本実施形態に係るカラー撮像用固体撮像装置について説明する。図9Aに、本実施形態に係る固体撮像装置の平面図を示す。信号線N層84a,84b,84c,84dが縦列方向に延びるように形成され、これらに接続され、赤色信号用画素を構成する第1のシリコン柱R1,R2,R3,R4以下、R1~R4と略記する、緑色信号用画素を構成する第1のシリコン柱G1,G2,G3,G4以後、G1~G4と略記する、青色信号用画素を構成する第1のシリコン柱B1,B2,B3,B4以後、B1~B4と記載するが形成されている。これら第1のシリコン柱と同時に形成されたコンタクトを構成する第2のシリコン柱CC1,CC2,CC3,CC4以下、CC1~CC4と略記するが、信号線N層84a,84b,84c,84dに接続され、コンタクトを構成する第3のシリコン柱43a,43b,43c,43dが、周辺駆動出力回路領域に設けられた平板状シリコン層84da,84db,84dc,84dd上に形成されている。コンタクトを構成する第2のシリコン柱CC1、CC2は、横行方向に並んだ赤色信号用画素を構成する第1のシリコン柱R1,R2の列方向の間であって、本来、画素が形成されるべき領域に形成されている。これと同様に、コンタクトを構成する第2のシリコン柱CC3、CC4は、横行方向に並んだ赤色信号用画素を構成する第1のシリコン柱R3、R4の列方向の間であって、本来、画素が形成されるべき領域に形成されている。ゲート導体層85a,85b,85c,85dが、画素を構成する第1のシリコン柱R1~R4,G1~G4,B1~B4と、コンタクトを構成する第2のシリコン柱CC1~CC4の外周に形成され、かつ、横行方向に延びるように形成されている。これと同様に、画素選択線導体層86a,86b,86c,86dが、画素を構成する第1のシリコン柱R1~R4,G1~G4,B1~B4と、コンタクトを構成する第2のシリコン柱CC1~CC4の外周とに形成され、かつ、横行方向に延びるように形成されている。コンタクトを構成する第2のシリコン柱CC1~CC4の上に形成したコンタクトホールCH1~CH4を介して、信号線N層84aと信号線金属層87a、信号線N層84bと信号線金属層87b、信号線N層84cと信号線金属層87c、信号線N層84dと信号線金属層87d、がそれぞれ互いに接続されている。ゲート導体層85a,85b,85c,85dは、コンタクトを構成する第3のシリコン柱43a,43b,43c,43d上に設けられたコンタクトホール44a,44b,44c,44dを介してゲート導体層85a,85b,85c,85dに接続されている。信号線N層84a,84b,84c,84dと信号線金属層87a,87b,87c,87dとの接続は、画素領域における赤色信号用画素を構成する第1のS柱R1~R4が横方向に配列されて形成する列ごとに行われるので、固体撮像装置の高速駆動化が可能になる。図9Bは、図9Aに示すD-D’線での断面構造図である。実際の固体撮像装置では、画素を構成する第1のシリコン柱R1~R4、G1~G4,B1~B4とコンタクトを構成する第2のシリコン柱CC1,CC2,CC3に、さらに、第1、第2のシリコン柱が2次元状に配列されている。ここでは、D-D’線に沿った第1のシリコン柱R1,R3とコンタクトを構成する第2のシリコン柱CC1,CC2のみが形成されている場合について説明する。図9Aにおいて、酸化シリコン基板1上に、縦列方向に形成された平板状の信号線N層84a,84b,84c,84dと、平板状シリコン層84eとが形成されている。信号線N層84a,84b,84c,84d上に、画素を構成する第1のシリコン柱R1、R3と、コンタクトを構成する第2のシリコン柱CC1,CC2とが形成されるとともに、平板状シリコン層84e上にコンタクトを構成する第3のシリコン柱43aが形成されている。画素を構成する第1のシリコン柱R1、R3の底部の信号線N層84a,84c上に、P層8a,8cが形成されるとともに、P層8a,8cの外周にゲート絶縁層4b,4dを介してゲート導体層85aが形成されている。このゲート導体層85aは、コンタクトを構成する第2のシリコン柱CC1,CC2の外周にも延在しており、第1、第2のシリコン柱R1,CC1,R3,CC2の順番に接続されている。第1のシリコン柱R1,R3のゲート導体層85aに隣接するように、P層8a,8cの外周にフォトダイオードのN層9,9aが形成されている。フォトダイオード上に形成されたP層11,11aに接続された画素選択線導体層86aは、第1、第2のシリコン柱R1,CC1,R3,CC2の外周を含んで延在している。この画素選択線導体層86aは、第2のシリコン柱CC1,CC2では、絶縁層4c,4eを囲んでいる。画素選択線導体層86aは、画素領域の外側にある駆動出力回路領域まで延長され、コンタクトホール16aaを介して画素選択線金属層17aaに接続されている。第2のシリコン柱CC1,CC2の導体層23a、23b上と、第3のシリコン柱43a上とに、コンタクトホール16aaと同じ深さになるように、かつ同時にコンタクトホールSH1,SH2,44aが形成されている。導体層23a,23bは、コンタクトホールSH1,SH2を介して信号線金属層87b、87dに接続されている。図9Aにおいて、信号線金属層87a,87b,87c,87dは、縦列方向に延びるように形成されている。本実施形態に係るカラー撮像用固体撮像装置においては、画素信号処理により、コンタクトを構成する第2のシリコン柱CC1,CC2,CC3,CC4を疑似的な画素として取り扱うことができる。例えば、第2のシリコン柱CC1は、同じ行に配列された画素R1の信号と同じ信号とし、第2のシリコン柱CC2、は、同じ行に配列された画素R2の信号と同じ信号とする。このことは、赤色信号用信号帯域が緑色信号用信号帯域より低いため、赤色信号用の解像度が緑色信号用の改造度よりも低くても良いことを利用している。本実施形態の固体撮像装置では、コンタクトを構成する第2のシリコン柱CC1~CC4を、画素領域に設けていることにより、画素集積度を低下させることなく、高速駆動化を実現できる。第8の実施形態以下、図10A~図10Cを参照しながら、本実施形態に係るPチャネルSGTを用いた半導体装置について説明する。図10Aは、1個のPチャネルSGTの回路図である。このPチャネルSGTは、ゲート56、ソース53、ドレイン57によって構成されている。さらに、ゲート56はゲート端子G、ソース53はソース端子S、ドレイン57はドレイン端子Dにそれぞれ接続されている。図10Bは、図10Aに示すPチャネルSGTの平面図である。平板状シリコン層50に、ソース53を構成するソースP層53aが形成されている。このソースP層53a上に、SGTを構成する第1のシリコン柱51bと、コンタクトを構成する第2のシリコン柱51cとが形成されている。SGTを構成する第1のシリコン柱51bに隣接するように、ゲート56のゲート導体層56aに接続され、コンタクトを構成する第3のシリコン柱51aが形成されている。ゲート導体層56aは、SGTを構成する第1のシリコン柱56bの外周を囲み、かつ、コンタクトを構成する第3のシリコン柱51aを覆うように形成されている。さらに、SGTを構成する第1のシリコン柱51b上に形成されたドレインP層57aは、コンタクトホール62bを介してドレイン配線金属層63bDに接続され、ソースP層53aは、コンタクトを構成するシリコン柱51cの導体層59と、コンタクトホール62cを介してソース配線金属層63cSとに接続され、ゲート導体層56aはコンタクトを構成する第3のシリコン柱51a上からコンタクトホール62aを介してゲート金属層63aGに接続されている。図10Cは、図10Bに示す平面図のE-E’線に沿った断面構造図である。酸化シリコン基板1上に平板状シリコン層50を形成する。この平板状シリコン層50上にSGTを構成する第1のシリコン柱51bと、コンタクトを構成する第2のシリコン柱51c、第3のシリコン柱51aを形成する。平板状シリコン層50と第1のシリコン柱51bのシリコン層58は、N型又は真性型の半導体である。そして、平板状シリコン層50と第1~第3のシリコン柱51a,51b,51cの露出部を覆うように絶縁層54a,54b、54cを形成する。そして、ゲート導体層56aを第1のシリコン柱51bの外周に絶縁層54bを介して形成し、構造物の全体が絶縁層54aで覆われた第3のシリコン柱51a上まで延在する。第1のシリコン柱51bと第2のシリコン柱51cの下方領域における平板状シリコン層50に、ソースP層53aを形成する。そして、第1のシリコン柱51bの上部領域に、ゲート導体層56aに隣接してドレインP層57aを形成する。そして、構造物の全体に絶縁層60を被覆し、第2のシリコン柱のソースP層53aから第2のシリコン柱51c上面に接続される導体層59を形成する。そして、絶縁層61を被覆し、この絶縁層61にコンタクトホール62aを第3のシリコン柱51a上に形成し、コンタクトホール62bを第1のシリコン柱51b上に、コンタクトホール62cを第2のシリコン柱51c上に形成する。そして、コンタクトホール62aを介してゲート導体層56aとゲート金属層63aGとを接続し、コンタクトホール62bを介してドレインP層57aとドレイン配線金属層63bDとを接続し、コンタクトホール62cと第2のシリコン柱51cに形成した導体層59を介してソースP層53aとソース配線金属層63cSとを接続する。これによって、第1のシリコン柱51b、第2のシリコン柱51c、第3のシリコン柱51a上に形成されるコンタクトホール62b,62c、62aは、互いに同じ深さ同じ高さで形成される。上記PチャネルSGTの製造方法は、酸化シリコン基板1上の平板状シリコン層50に接続され、SGTを構成する第1のシリコン柱51bと、コンタクトを構成する第2のシリコン柱51c、及び第3のシリコン柱51aとを、互いに同じ高さになるように、かつ同時に形成する第1~第3のシリコン柱形成工程と、第1のシリコン柱51bの底部を囲んでSGTのドレインP層53aが平板状シリコン層50に形成され、このドレインP層53aと第2のシリコン柱51cの底部とを接続する第1第2のシリコン柱底部接続形成工程と、第1のシリコン柱51bの外周に絶縁層54b、第2のシリコン柱51cの外周に絶縁層54cをそれぞれ形成し、ゲート絶縁層54bを囲んでゲート導体層56aを形成し、ゲート導体層56aを絶縁層54aで覆われたコンタクトを構成する第3のシリコン柱51a上まで延長して形成し、第1のシリコン柱51bの上部に、ゲート導体層56aに隣接してドレインP層57aを形成し、ドレインP層57aとソースP層53aに挟まれた第1のシリコン柱51bのシリコン層58をSGTのチャネルとする第1のシリコン柱SGT形成工程と、コンタクトを構成する第2のシリコン柱51cにアクセプタ不純物をイオン注入したSi、又は、シリサイドの導体層59を形成する第2のシリコン柱導体層形成工程と、第1のシリコン柱51b、第2のシリコン柱51c、及び第3のシリコン柱51aを覆うように、絶縁層60、61を形成し、コンタクトを構成する第3のシリコン柱51a上にコンタクトホール62a、SGTを構成する第1のシリコン柱51b上にコンタクトホール62b、コンタクトを構成する第2のシリコン柱51c上にコンタクトホール62cをそれぞれ形成するコンタクトホール形成工程と、コンタクトホール62a,62b,62cを介して、ゲート導体層56aとゲート金属層63aG、ドレインP層57aとドレイン配線金属層63bD、導体層59とソース配線金属層63cSとをそれぞれ接続する配線金属層形成工程と、からなる。なお、このSGTでは、ドレインP層57aがソースとして機能する場合は、ソースP層53aはドレインとして機能する。また、NチャネルSGTでは、ドレインソースはN層から構成され、チャネルはP型、又は真性型Intrinsictypeの半導体から構成される。第9の実施形態以下、図11A~図11Gを参照しながら、本実施形態に係るSGTを用いた半導体装置について説明する。図11Aは、SGTを用いた3段CMOSインバータ回路図である。初段のインバータ回路は、2個のPチャネルSGT88aa,88abと1個のNチャネルSGT89aとから構成されている。SGT88aa,88ab,89aのゲートが入力端子Viに接続され、PチャネルSGT88aa,88abのドレインが電源端子Vccに接続され、PチャネルSGT88aa,88abのソースとNチャネルSGT89aのソースとが接続され、初段出力端子を構成するとともに、2段目インバータ回路の入力端子に接続されている。さらに、NチャネルSGT89aのドレインがグランド端子Vssに接続されている。1段目インバータ回路と同様にして、PチャネルSGT88ba,88bbとNチャネルSGT89bとからなる2段目インバータ回路と、PチャネルSGT88ca,88cbとNチャネルSGT89cとからなる3段目インバータ回路とが接続されている。2段目3段目インバータ回路のPチャネルSGT88ba,88bb,88ca,88cb,88ca,88cbのドレインは、電源端子Vccに接続されるとともに、NチャネルSGT89b,89cのドレインは、グランド端子Vssに接続されている。この3段CMOSインバータ回路では、入力端子Viに入力された信号電圧が、3クロック時間遅延しながら、反転した信号として、出力端子Voから出力される。図11Bは、図11Aの3段CMOSインバータ回路を、公知の技術を用いて、基板上に形成した場合の平面図である。図11Bの下方から、初段、2段目、3段目インバータ回路が形成されている。初段インバータ回路は、PチャネルSGT88aa,88abのソースP層90caとNチャネルSGT89aのソースN層90cbとが互いに接続されて形成されている。ソースP層90ca上にPチャネルSGT88aa,88abを形成するシリコン柱91ac,91bcが形成され、N層90cb上にNチャネルSGT89aを構成するシリコン柱91ccが形成されている。SGT88aa,88ab,89aのゲート導体層93cが、SGTを形成するシリコン柱91ac,91bc,91ccを囲むように、かつ連続して形成されている。ゲート導体層93cは、コンタクトホール94acを介して第1の入力配線金属層95caに接続されている。PチャネルSGT88aa,88abのドレインは、シリコン柱91ac,91bcの上に形成されたコンタクトホール94bc,94ccを介して第1の電源配線金属層95aに接続されている。P層90caとN層90cbとは、両者の境界部上に形成されたコンタクトホール94ebを介して第1の出力配線金属層95cbにそれぞれ接続されている。NチャネルSGT89aのソースは、シリコン柱91cc上に形成されたコンタクトホール94ecを介して第1のグランド配線金属層95cに接続されている。第1の入力配線金属層95ca上に、この第1の入力配線金属層95caに接続され、第2の入力配線金属層101acViが形成されている。第1の出力配線金属層95cb上に、この第1の出力配線金属層95cbに接続されて、2段目インバータ回路の入力端子に接続される第2の出力配線金属層101abが形成されている。この初段インバータ回路において、ゲート導体層93cは、コンタクトホール94daを回避するように配線されている。初段インバータ回路の第2の出力配線金属層101abは、2段目インバータ回路の第1の入力配線金属層95baに接続されている。2段目インバータ回路は、初段インバータ回路と同じ配置で形成され、PチャネルSGT88ba,88bbのソースP層90baと、NチャネルSGT89bbのソースN層90bbと、シリコン柱91ab,91bb、91cbと、ゲート導体層93bと、コンタクトホール94ab、94bb,94cb,94db,94ebと、第1の入力配線金属層95ba、第1の電源配線金属層95a、第1のグランド配線金属層95c、及び第1の出力配線金属層95bbと、から構成されている。第1の出力配線金属層95bbは、第2の出力配線金属層101aaに接続され、3段目インバータ回路の第1の入力配線金属層95aaに接続されている。3段目インバータ回路は、初段2段目インバータ回路と同じ配置になるように、PチャネルSGT88ca,88cbのソースP層90aaと、NチャネルSGT89cbのソースN層90baと、シリコン柱91aa,91ba、91caと、ゲート導体層93aと、コンタクトホール94aa、94ba,94ca,94da,94eaと、第1の入力配線金属層95aa、第1の電源配線金属層95a、第1のグランド配線金属層95c、及び第1の出力配線金属層95abと、から構成されている。第1の出力配線金属層95abは、第2の出力配線金属層101cVoに接続されている。さらに、第1の電源配線金属層95aは、コンタクトホール94faを介して第2の電源配線金属層101bVccに接続され、第1のグランド配線金属層95cは、コンタクトホール94fbを介して第2のグランド配線金属層101dVssに接続されている。図11Cに、図11BのX1-X1’線に沿った断面構造図を示す。X1-X1’線はコンタクトホール94aa、PチャネルSGT88ca、88cbのシリコン柱91aa,91baまで横行方向につながり、そこから折れ曲がり、コンタクトホール94daに接続され、さらにNチャネルSGTを構成するシリコン柱91caに接続されている。図11Cは3段目インバータ回路の断面構造に対応している。酸化シリコン基板1上に平板状シリコン層108が形成され、この平板状シリコン層108上にPチャネルSGT88ca、88cbのシリコン柱91aa,91baと、NチャネルSGT89cのシリコン柱91caとが形成されている。シリコン柱91aa,91baの下方の平板状シリコン層108に、ソースP層90aaが形成され、シリコン柱91caの下方の平板状シリコン層108に、ソースN層90baが形成されている。シリコン柱91aa,91baの外周にゲート絶縁層110bが形成され、シリコン柱91caの外周にゲート絶縁層110dが形成されている。これらゲート絶縁層110b、110dを囲むように、互いに接続されたゲート導体層93bが形成されている。このゲート導体層93bを覆うようにストッパSiN層112が形成されている。ソースP層90aaとソースN層90baの境界部に、シリサイド層133aが形成されている。このシリサイド層133a上にコンタクトホール94da、ゲート導体層93b上にコンタクトホール94aa、シリコン柱91aa,91ba、91ca上にコンタクトホール94ba,94ca,94eaがそれぞれ形成されている。これらコンタクトホール94aa,91aa,91ba,94da,91caを介して、ゲート導体層93aと第1の入力配線金属層95aa、ドレインP層111aと第1の電源配線金属層95a、シリサイド層133aと第1の出力配線金属層95ab、ドレインN層111bと第1のグランド配線金属層95cがそれぞれ接続されている。さらに、第1の入力配線金属層95aaは2段目インバータ回路の第2の出力配線金属層101aaに接続され、第1の出力配線金属層95abは第2の出力配線金属層101cVoに接続されている。2段目インバータ回路の第2の出力配線金属層101aa、3段目インバータ回路の第2の出力配線層101cVoは、デュアルダマシン技術によって形成された銅Cu配線層である。図11Dに、図11Bに示すY1-Y1線に沿った断面構造図を示す。各段のインバータ回路のソースP層90aa,90ba,90caと、ソースN層90ba、90bb、90cbとの境界部に、シリサイド層133a,133b,133cが形成されているY1-Y1線は、ソースP層90aa,90ba,90ca側にある。ソースP層90aa,90ba,90caとソースN層90ba、90bb、90cbとを覆うように絶縁層110bが形成されている。絶縁層110b上にゲート導体層93a,93b,93cが形成されている。また、構造物の全体に絶縁層113aが堆積している。さらに、シリサイド層133a,133b,133c上にコンタクトホール94da,94db、94dcが形成されている。コンタクトホール94da,94db、94dcは、ゲート導体層93a,93b,93cと離間して形成されている。コンタクトホール94da,94db,94dcを介して、シリサイド層133a,133b,133cと第1の出力配線金属層95ca,95cb,95ccとが接続されている。さらに、構造物の全体に絶縁膜113bが堆積されるとともに、第1の出力配線金属層95ca,95cb,95ccと接続される第2の出力配線金属層101cVo、101aa,101abが、例えばCuダブルダマシン技術によって形成されている。図11Bで示すように、従来技術で形成されたCMOSインバータ回路においては、第1の出力配線金属層95ab,95bb,95cbに接続されるコンタクトホール94ab,94db,94ebは、ゲート導体層93a,93b,93cと平面視において重ならないように形成されるが、これは回路集積度低下の要因になる。さらに、従来技術では、図11Cで示すように、シリコン柱91aa,91ba,91ca上のコンタクトホール94ba,94ca,94eaと、シリコン柱91aa,01ba,91ca底部に繋がるシリサイド層133a上のコンタクトホール94daとの深さの差は、シリコン柱91aa,91ba,91caの高さだけ必然的に生じている。さらに、シリサイド層133a上のコンタクトホール94daは、ゲート導体層93a上のコンタクトホール94aaとも、深さが異なっている図13Cが、これはコンタクトホールの形成を困難としている。図11Eは、本実施形態に係る、図11Aに示す3段CMOSインバータ回路を、基板上に形成した場合の平面図である。図11Eの下方から、初段、2段目、3段目インバータ回路が形成されている。初段インバータ回路は、PチャネルSGT88aa,88abのソースP層96acとNチャネルSGT89aのソースN層96bcとが互いに接続されて形成され、ソースP層96ac上にPチャネルSGT88aa,88abを構成するシリコン柱97cb,97ccが形成され、N層96bc上にNチャネルSGT89aを形成するシリコン柱97ceが形成されていることで構成されている。これらシリコン柱と同時に、ソースP層96acとソースN層96bcとの境界部上に、コンタクトを構成するシリコン柱97cdと、ソースP層96acに接した真性シリコン層108c上にコンタクトを構成するシリコン柱97caとがそれぞれ形成されている。SGT88aa,88ab,89aのゲート導体層93bcが、シリコン柱97ca,97cb,97cd,97ceを囲み、かつ連続して形成されている。このゲート導体層93bcは、コンタクトを構成するシリコン柱97ca上に形成されたコンタクトホール100caを介して第1の入力配線金属層47caに接続されている。PチャネルSGT88aa,88abのドレインは、シリコン柱97cb上に形成されたコンタクトホール100cb,100ccを介して第1の電源配線金属層107bに接続されている。P層96acとN層96bcとは、両者の境界部上に形成されたコンタクト柱97cd上のコンタクトホール100cdを介して第1の出力配線金属層47cdに接続されている。NチャネルSGT89aのソースは、シリコン柱97ce上に形成されたコンタクトホール100ceを介して第1のグランド配線金属層107dに接続されている。第1の入力配線金属層47ca上に、この第1の入力配線金属層47caに接続され、第2の入力配線金属層107aaViが形成されている。第1の出力配線金属層47cd上に、この第1の出力配線金属層47cdに接続され、2段目インバータ回路の入力端子に接続される第2の出力配線金属層107ccが形成されている。初段インバータ回路の第2の出力配線金属層107ccは、2段目インバータ回路の第1の入力配線金属層47baに接続されている。2段目インバータ回路は、初段インバータ回路と同じ配置になるように、真性シリコン層108bと、PチャネルSGT88ba,88bbのソースP層96abと、NチャネルSGT89bbのソースN層96bbと、シリコン柱97ba,97bb,97cb,97bd,97beと、ゲート導体層93bbと、コンタクトホール100ba,100bb,100bc,100bd,100beと、第1の入力配線金属層47ba、第1の電源配線金属層107b、第1のグランド配線金属層107d、及び第1の出力配線金属層47bbとから形成されている。第1の出力配線金属層47bbは、第2の出力配線金属層107cbに接続されるとともに、3段目インバータ回路の第1の入力配線金属層47aaに接続されている。3段目インバータ回路は、初段及び2段目インバータ回路と同じ配置になるように、PチャネルSGT88ca,88cbの真性シリコン層108aと、ソースP層96aaと、NチャネルSGT89cbのソースN層96baと、シリコン柱97aa,97ab,97ac,97ad,97aeと、ゲート導体層93baと、コンタクトホール100aa,100ab,100ac,100ad,100aeと、第1の入力配線金属層47aa、第1の電源配線金属層107b、第1のグランド配線金属層107d、及び第1の出力配線金属層47abとから構成されている。第1の出力配線金属層47abは、第2の出力配線金属層107caVoに接続されている。図11Fに、図11Eに示すX2-X2’線に沿った断面構造図を示す。この断面構造図は、3段目インバータ回路の断面構造を示す。酸化シリコン基板1上に平板状シリコン層108aが形成されるとともに、この平板状シリコン層108a上に、PチャネルSGT88ca,88cbのシリコン柱97ab,97acと、NチャネルSGT89cのシリコン柱97aeと、コンタクトを構成するシリコン柱97aa,97adが形成されている。シリコン柱97ab,97acの下方の平板状シリコン層108aにソースP層96aaが形成されるとともに、シリコン柱97aeの下方の平板状シリコン層108aにソースN層96baが形成されている。ソースP層96aaとソースN層96baの境界部上にコンタクトを構成するシリコン柱97adが形成されている。シリコン柱97ab,97ac,97aeの外周に、ゲート絶縁層110b,110dが形成されるとともに、コンタクトを構成するシリコン柱97aa,97adの外周に、絶縁層110a,110cが形成されている。これらゲート絶縁層110b,110dと、絶縁層110a,110cの外周とに、互いに接続されたゲート導体層93bが形成されている。コンタクトを構成するシリコン柱97aaでは、構造物の全体が絶縁層110aで覆われている。ゲート導体層93bは、コンタクトを構成するシリコン柱97aaの絶縁層110aを覆うように形成される。さらに、構造物の全体を覆うように、ストッパSiN層112aが形成されている。続いて、コンタクトホール100aa,100ab,100ac,100aeが、シリコン柱97aa,97ab,97ac,97ad,97ae上に形成されている。さらに、これらコンタクトホール100aa,100ab,100ac,100aeを介して、ゲート導体層93bと第1の入力配線金属層47aa、ドレインP層111aと第1の電源配線金属層107b、コンタクトを構成するシリコン柱97adに形成された導体層109aと第1の出力配線金属層47ab、ドレインN層111bと第1のグランド配線金属層107dとがそれぞれ接続されている。さらに、第1の入力配線金属層47aaは、2段目インバータ回路の第2の出力配線金属層107aaに接続されるとともに、第1の出力配線金属層47abは第2の出力配線金属層107acに接続されている。2段目インバータ回路の第2の出力配線金属層107aa、3段目インバータ回路の第2の出力配線金属層107acは、いずれもデュアルダマシン技術によって形成される銅Cu配線層である。図11Gは、図11Eに示すY2-Y2線に沿った断面構造図である。各段のインバータ回路のソースP層96aa,96ab,96acとソースN層96ba,96bb,96bcの境界部上にコンタクトを構成するシリコン柱97ad,97bd,97cdが形成されているY2-Y2線はソースP層96aa,96ab,96ac側にある。シリコン柱97ad,97bd,97cd、ソースP層96aa,96ab,96acとソースN層96ba,96bb,96bcを覆うように絶縁層110cc,110cb,110caが形成されている。シリコン柱97ad,97bd,97cdの絶縁層110ac,110cb,110ccの外周にゲート導体層93ba,93bb,93bcが形成されている。また、全体にストッパSiN層112a,112b,112cと絶縁層113aが堆積される。さらに、シリコン柱97ad,97bd,97cdにコンタクトホール100ad,100bd,100cdが形成されている。コンタクトホール100ad,100bd,100cdを介して、導体層109a,109b,109cと第1の出力配線金属層47ab,47bb,47cbが接続されている。さらに、全体に絶縁膜113bを堆積し、第1の出力配線金属層47ab,47bb,47cbと接続される第2の出力配線金属層107ca,107cb,107ccが、例えばCuデュアルダマシン技術によって形成されている。図11Bに示すように、従来例のCMOSインバータ回路においては、第1の出力配線金属層95ab,95bb,95cbに接続されるコンタクトホール94ab,94db,94ebは、ゲート導体層93a,93b,93cと平面視において重ならないように形成することが必要になるが、これは回路集積度低下の要因となる。これに対して、本実施形態では、図11Eに示すように、ゲート導体層93ba,96bb,96bcがコンタクトを構成するシリコン柱97ad,97bd,97cd上に形成されている。平面視では、ゲート導体層93ba,93bb,93bcの領域にコンタクトホール100ad,100bd,100cdが形成されているので、各段のコンタクトホール100aa、100ab,100ac,100ad,100ae、100ba,100bb、100bd,100be、100ca、100cb,100cd,100eは、横行方向に直線的に配列することができる。これにより、本実施形態のCMOSインバータ回路の回路集積度が向上する。さらに、本実施形態では、図11Fに示すように、第1の入力配線金属層47aa、第1の電源配線金属層107b、第1の出力配線金属層47ab、第1のグランド配線金属層107dに接続されるコンタクトホール100aa、100ab,100ac,100ad,100aeは、シリコン柱97aa,97ab,97ad,97ae上において、同じ深さで形成されている。これにより、当該CMOSインバータ回路が容易に製造できるようになる。第10の実施形態以下、図12を参照しながら、第10の実施形態に係る半導体装置について説明する。図12は、本実施形態を図11Aに示す3段CMOSインバータ回路に適用した場合の、図11Fに対応する断面構造図である。この断面構造は、図11Fにおけるゲート導体層93bを除いて同じである。本実施形態では、コンタクトを構成するシリコン柱97adの外周に形成されたゲート導体層93bbの高さが、SGTが形成されているシリコン柱97ab,97ac,97aeのものよりも低く、かつ、少なくともゲート導体層93bbの厚さになるように形成されている。これにより、ゲート導体層93bbとコンタクトを構成するシリコン柱97adの導体層109aとの結合容量を小さくすることができる。導体層109aは、第1及び第2の出力配線金属層47ab,107acに接続されているので、ゲート導体層93bbと出力配線間との結合容量を小さくすることができる。これにより、本実施形態によれば、図11Fに示回路と比較してSGT回路の高速駆動化が実現される。なお、コンタクトを構成するシリコン柱97adの外周に形成されたゲート導体層93bbの高さは、回路の要求性能に応じて、ゲート導体層93bbの厚さまで低くすることが可能である。第11の実施形態以下、図13A、図13Bを参照しながら、本実施形態に係る固体撮像装置について説明する。本実施形態は、画素領域に設けたコンタクトを構成する第2のシリコン柱3の外周の全体に、ゲート導体層7aと、画素選択線導体層104aを形成し、これらゲート導体層7a、画素選択線導体層104aを、横行方向両側の周辺駆動出力回路領域に設けたコンタクトを構成する第3のシリコン柱102a,102b,102c,102d上のコンタクトホール105a,105b,105c,105dを介してゲート導体層106a、106d、画素選択線金属層106b、106cに接続する点を特徴とする。これにより、特に画素選択線導体層104aとゲート導体層7aの両側駆動を、画素集積度の低下を生じることなく実現できる。図13Aは、本実施形態に係る固体撮像装置の断面構造図である。この断面構造は、画素領域における、画素を構成する第1のシリコン柱2とコンタクトを構成する第2のシリコン柱3に形成された構造は、画素選択線導体層104aを除いて、図9Bに示されたものと同じである。画素領域に、画素を構成する第1のシリコン柱2と、コンタクトを構成する第2のシリコン柱3とが形成されている。周辺駆動出力領域に設けられた平板状シリコン層5c、5d上に、コンタクトを構成する第3のシリコン柱102a,102b,102c,102dが形成されている。第1~第3のシリコン柱2,3,102a,102b,102c,102dの外周に、絶縁層4b,4c,103a,103bが形成されている。ゲート導体層7aが、絶縁層4b,4c、第3のシリコン柱102b,102cの絶縁層103a,103bの外周に沿って連続して形成され、第3のシリコン柱102a,102dでは、第3のシリコン柱102a,102dの上部全体を覆うように形成されている。第1のシリコン柱2の上部に形成されたP層11に接続された画素選択線導体層104aが、第1のシリコン柱2のフォトダイオードN層9の外周を囲んで形成されている。画素選択線導体層104aは、第2のシリコン柱3の側面の絶縁層4cに沿って形成され、第3のシリコン柱102b,102cでは、第3のシリコン柱102b,102cの上部の全体を覆うように形成されている。シリコン柱2,3,102a,102b,102c,102d間に形成された平坦部では、ゲート導体層7aは、SiO2層6上に形成され、画素選択線導体層104aはSiO2層10a上に形成されている。信号線N層5は、第2のシリコン柱3の導体層2321に接続され、コンタクトホール16bを介して信号線金属層17bに接続されている。ゲート導体層7aは、第3のシリコン柱102a,102d上に形成されたコンタクトホール105a,105dを介して、ゲート金属層106a,106dに形成されている。画素選択線導体層104aは、第3のシリコン柱102b,102c上に形成されたコンタクトホール105b,105cを介して画素選択線金属層106b,106cに接続されている。これにより、信号線N層5、ゲート導体層7a、画素選択線導体層104aを信号線金属層17b、ゲート導体層106a、106d、画素選択線金属層106b,106cにそれぞれ接続するためのコンタクトホール16b,105a,105b,105c,105dを、第1~第3のシリコン柱2,3,102a,102b,102c,102dの上方で、同じ深さで形成できる。さらに、ゲート導体層7aと画素選択線導体層104aとを、他の配線のコンタクトを構成するシリコン柱の側面に沿って配線することができるので、固体撮像装置の画素集積度の向上が実現できる。本実施形態によれば、図13Bに示す固体撮像装置を形成することができる。図13B中のF-F’線に沿った断面構造図は、図13Aに対応している図13Aの画素領域には、横行方向に繰り返し配列されているF-F’線上の最初の画素を構成する第1のシリコン柱P11と、コンタクトを構成する第2のシリコン柱C11とのみが記載されている。画素領域において、第1のシリコン柱P112~P33と、コンタクトを構成する第2のシリコン柱C113~C23とが横行方向に交互に形成されている。これら第1、第2のシリコン柱P11~P33、C11~C23は、縦列方向に連続した信号線N層5a5,5b,5c上に形成されている。画素選択線導体層104a,104b,104c,104dは、第1、第2のシリコン柱P11~P33、C11~C23の外周に接続され、両端の周辺駆動出力回路領域に設けられた第3のシリコン柱102b,102c,102bb,102cb,102bc,102ccまで延長して形成される。ゲート導体層104aa,104ab,104acは、第1、第2のシリコン柱P11~P33、C11~C23の外周に形成され、両端の周辺駆動出力回路領域に設けられた第3のシリコン柱102b,102c,102bb,102cb,102bc,102ccまで延長して形成される。ゲート導体層104aa,104ab,104acは、両端の第3のシリコン柱102a,102ab,102ac,102d,102db,102dc上に設けられたコンタクトホール105a,105ab,105ac,105d,105ab,105dcを介して、ゲート導体層106a,106ab,106ac,106c,106cb,106ccに接続される。画素選択線導体層104a,104b,104cは、両端の第3のシリコン柱105b,102bb,102bc,102c,102cb,102cc上に設けられたコンタクトホール102a,102ab,102ac,105c,105cb,105ccを介して、ゲート導体層106b,106bb,106bc,106d,106db,106dcに接続される。これによって、ゲート導体層104aa,104ab,104acと画素選択線導体層104a,104b,104cの両端から駆動することができるため、ゲート導体層104aa,104ab,104acと画素選択線導体層104a,104b,104cに駆動パルス電圧を印加するリセット動作と信号読出し動作とを高速化することができる。本実施形態では、図13Aに示すように、画素選択線導体層104aとゲート導体層7aは上下に互いに重なっていない。しかしこれに限られず、ゲート導体層7aの表面に絶縁層を形成し、画素選択線導体層104aと接するところの一部で、縦方向での重なりを設けてもよい。これによって、複数の画素を構成する第1のシリコン柱2の間に入射した光が、隣接する画素を構成する第1のシリコン柱2内に漏洩して信号電荷を発生することによる解像度の低下、カラー撮像における混色をさらに効果的に防止することができる。第12の実施形態以下、図14A、図14B、図14Cを参照しながら、本実施形態に係るSGTを用いた半導体装置について説明する。図14Aに、ディプリーション形NチャネルSGT114aを負荷にし、エンハンス形NチャネルSGTを駆動トランジスタとしたE/Dエンハンスメント形駆動/ディプリーション形負荷インバータ回路を示す。NチャネルSGT114bのゲートが入力端子Viに接続され、NチャネルSGT114aのドレインとゲートが出力端子Voに接続されている。また、NチャネルSGT114aのドレインとNチャネルSGT114bのソースが出力端子Voに接続され、NチャネルSGT114bのドレインがグランド端子Vssに接続されている。このE/Dインバータ回路では、入力端子Viに入力された信号電圧が反転して出力端子より出力される。図14Bに、図14Aにおいて点線で囲まれたNチャネルSGT114aの領域の断面構造を示す。NチャネルSGTを構成するシリコン柱51aの外周にゲート絶縁層54aが形成され、このゲート絶縁層54aの外周に形成されたゲート導体層56bは、コンタクトを構成するシリコン柱51bまで延長され、このコンタクトを構成するシリコン柱51bの外周に形成された絶縁層54bに沿ってコンタクトを構成するシリコン柱51bの上部まで引き上げられて導体層59に接続されている。絶縁層61に形成されたコンタクトホール62a,62bを介して、NチャネルSGT114aのドレインN層57は、電源配線金属層63aVccと接続され、NチャネルSGT114aのドレインN層53に繋がったコンタクトを構成するシリコン柱51bの導体層59とゲート導体層56bはコンタクトホール62bを介して、コンタクトを構成するシリコン柱51b上で、出力配線金属層63bVoに接続されている。このようにして、NチャネルSGT114aのドレインN層53とゲート導体層56bとの接続が、コンタクトを構成するシリコン柱51bの上面で、新たなコンタクトホールを追加することなく実現される。さらに、互いに同じ深さのコンタクトホール62a,62bを形成することができる。図14Cに、ゲート導体層56bと、コンタクトを構成するシリコン柱51bの導体層59との接続が、導体層59の側面で行われる実施形態を示す。導体層59の外周に形成された絶縁層54cが、SGTを構成するシリコン柱51aの外周に形成されたゲート導体層56bの高さより低くなる部分まで除去される。さらに、ゲート導体層56bが形成され、ゲート導体層56bと導体層59との接続が、導体層59の上方で行われる。NチャネルSGTのドレインN層57と、絶縁層61上の出力配線金属層63aVoとの接続が、コンタクトホール62aを介して行われる。ゲート導体層56bと、NチャネルSGT114aのソースN層53の出力配線金属層63bVoとの接続が、コンタクトホール62bを介して行われる。このようにして、図14Bに示す構造と同様に、NチャネルSGT114aのソースN層53とゲート導体層56bとの接続が、コンタクトを構成するシリコン柱51bの上面で、新たなコンタクトホールを追加することなく実現される。この結果、互いに同じ深さのコンタクトホール62a,62bを形成することができる。第13の実施形態以下、図15A、図15Bを参照しながら、本実施形態に係る固体撮像装置について説明する。図15Aは、図2A~図2Cで示す製造工程と同様な工程を経て形成された断面構造を示す図である。本実施形態では、固体撮像装置の画素領域に、画素を構成する第1のシリコン柱2に隣接するように、コンタクトを構成する第2のシリコン柱3aが形成され、周辺駆動出力回路領域にコンタクトを構成する第3のシリコン柱3bが形成されている。この第3のシリコン柱3bは、信号線N層と分離して形成される。SiO2層4b,4c,4dが、第1~第3のシリコン柱2,3a,3bを覆うように形成されている。その後、第3のシリコン柱3bの外周部のSiO2層4dは除去される。ゲート導体層7aがSiO2層4b,4cと、第3のシリコン柱3bと、を囲んで形成される。このゲート導体層7aは、第1~第3のシリコン柱2,3a,3bを互いに接続するように、SiO2層6上に形成される。ここでは、ゲート導体層7aは、第3のシリコン柱3bのP層8cと直接に接続されている。図15Bは、図15Aに続いて、図3A~図3Cと同じ工程を経て固体撮像装置を形成した場合の断面構造を示す図である。第3のシリコン柱3bには、第2のシリコン柱3aにシリサイド層23を形成した場合と同様にして、シリサイド層23aが形成される。その後、図7Bに示す工程と同様にして固体撮像装置が形成される。図15Bに示すように、ゲート導体層7aが、第3のシリコン柱3bの下方部位で、シリサイド層23aと接続されている。これによって、本実施形態は、図7Bで示すように、ゲート導体層7aを第3のシリコン柱3b上まで接続して形成する必要がない。これは、第1~第3のシリコン柱2,3a,3bを囲む各ゲート導体層7aの高さを互いに同じ高さとすることができるため、図7Bで示すように、第3のシリコン柱3bのゲート導体層7aを、第3のシリコン柱3bの上部まで残存させる必要がない。図15Aでは、ゲート導体層7aが第3のシリコン柱のシリサイド層23aと反応することなく形成された場合について説明した。これに対し、ゲート導体層7aが、Siとシリサイドを形成するような金属層、例えばW,Pt,Co,Tiなどの金属材料を含んだ金属層で形成された場合、第3のシリコン柱3bにおいては、熱処理によって、ゲート導体層7aがシリサイド層と反応することで、両者が接続される。また、本実施形態は、図14A~図14Cに示すNチャネルSGT114aのドレインN層53とゲート導体層56bの接続にも適用することができる。この場合、この接続は、コンタクトホールのためのシリコン柱51bの下方部位で、ゲート導体層56bを導体層59と直接に接続することによって行うことができる。第14の実施形態以下、図16A、図16Bを参照しながら、本実施形態に係る固体撮像装置について説明する。第13の実施形態においては、ゲート導体層7aと第3のシリコン柱3bのシリサイド層23aとを、第3のシリコン柱3bの下方部位にて直接に接続した。これに対し、本実施形態では、シリサイド層23aの代わりに、第3のシリコン柱3bにおける、銅Cu、タングステンWなどの金属導体層と、ゲート導体層7aとが接続されている点に特徴がある。本実施形態では、図16Aに示すように、図15Aに示す場合と異なり、第3のシリコン柱3bの外周のSiO2層4dは除去されずに残存する。本実施形態では、ゲート導体層7aが第1~第3のシリコン柱2,3a,3bの外周部のSiO2層4b,4c,4dを囲み、第1の層間絶縁層6上に連続して形成される。その後、図4Bに示すように、第3のシリコン柱3bのP層8cを、第3のシリコン柱3bの下方部位までエッチングし、そして、エッチングにより形成された孔の内部に露出したSiO2層4cを除去し、ゲート導体層7aを露出させる。続いて、図16Bに示すように、エッチングした第3のシリコン柱3bのP層8c上面と、エッチングにより形成された孔の側面に、例えば、TiN,TaN、Cuなどからなるバリヤシード層141を形成し、その後、ダマシン技術を用いて、当該孔内にCuを充填する。その後、図4Dに示した工程と同様な工程を経て、図16Bに示す断面構造が得られる。本実施形態では、第13の実施形態のように、第1のシリコン柱2のゲート絶縁層であるSiO2層4bと同時に形成した、第3のシリコン柱3bの外周部のSiO2層4dは、ゲート導体層7aを形成する前に除去してもよい。第3のシリコン柱3bのSiO2層4dの除去は、それ以外の領域をフォトレジスト層で覆い、さらに、SiO2層4dを除いて、フォトレジスト層除去処理をして行う。この工程では、ゲートである第1のシリコン柱2のSiO2層4bが汚染される可能性が大きいが、本実施形態では、ゲート導体層7aを形成する前に、SiO2層4dを除去することがないので、このようなゲートSiO2層4bが汚染される不都合を回避することができる。さらに、第13の実施形態と同様に、ゲート導体層7aを第3のシリコン柱3bの上部まで形成することを必要としない。上記第1~第14の実施形態では、Si半導体を使用したが、ゲルマニウムSiGeSi、インジウムアンチモンInSbなどの他の半導体を使用した場合においても、同様な効果が得られる。また、本実施形態では、画素を構成するシリコン柱2,2aと、SGTを構成するシリコン柱51a,97a,97b,97cは、P型、又はN型のSiで形成された例で説明したが、真性型intrinsictypeのSiで形成してもよい。本実施形態では、第1のシリコン柱2,2a,51a,97a,97b,97c,51aの外周部に形成されたゲート導体層7,30a,43a,43b,56b,7a~7c,7aa~7ac,104a~c,93,93a,93bは単層の材料層から形成したが、絶縁層で分離された複数層から形成してもよい。さらに、その複数層の内、いずれかが電気的に浮遊させた導体層を含んでいてもよい。また、画素選択線導体層14,14a,14b,14c,34は、電気抵抗率の小さい金属層など、又は透明導電膜であるITOインジウムスズオキサイド層であっても良い。ITO膜を使用する場合、図8Aに示す固体撮像装置では、画素選択線金属層82a,82b,82cが、コンタクトを構成するシリコン柱C11~C33と上下に重ならないので、第1のシリコン柱P11~P33の上面を覆うように配線しても良い。これと同様に、ITO膜は、図1Aに示すように、コンタクトを構成する第2のシリコン柱Ca,Cb,Ccが画素領域に存在せず、周辺駆動出力回路領域に形成される場合にも適用することができる。図6においては、コンタクトホールに代用される第2のシリコン柱3aの下方部位にN層31bが残存していたが、シリサイド層35が信号線導体層28に直接に接していても、本発明の技術思想によって奏される効果は失われない。また、本実施形態では、本発明を固体撮像装置に適用したが、SGTを用いた半導体装置に適用しても、配線の低抵抗化に寄与するため、回路の駆動速度の高速化に寄与する。また、図4D、図5において、W層70a、Cu層70bは、金属材料をコンタクト柱の孔68に埋め込むダマシンDamascene技術により形成した。しかしこれに限られず、ドナー不純物を含むN多結晶Siを埋め込むことで形成してもよい。また、図4Bにおいては、第2のシリコン柱3のシリコン層をSiO2層4cが露出するまでエッチングして孔68aを形成した。しかしこれに限られず、そのように孔を介して露出させずに、シリコン層を残存させることで、埋め込んだW層又はCu層などの金属層による応力を緩和させてもよい。図7C、図8A、図9A、図13Bにおいては、画素領域にコンタクトを構成する第2のシリコン柱C11~C33を、画素を構成する第1のシリコン柱P11~P33に対して1個ずつ設けたものとした。しかしこれに限られず、信号線N層5a,5b,5c,80a,80b,80cに接続されて、複数の第1のシリコン柱P11~P33のシリコン柱ごとに、1個のコンタクトを構成するシリコン柱を設けても、信号線の抵抗値を下げることができる。例えば、図7C、図8A、図9A、図13Bにおいては、画素領域に存在するコンタクトを構成する第2のシリコン柱C11~C33を、画素を構成する第1のシリコン柱P11~P33とで分けている。即ち、それらの図では、画素とコンタクトホールをそれぞれ構成するシリコン柱に分けて図示している。ここでの画素を構成する第1のシリコン柱とは、フォトダイオードを持つ光電変換部、接合トランジスタを持つ信号読出し部、リセットトランジスタを持つリセット部を有するシリコン柱を示す。なお、図8Aにおいて、MOSトランジスタのゲート導体層81a,81b,81cと画素選択線導体層82a,82b,82cの配線配置が、入れ替わって形成しても良い。いずれも同様な効果が得られるためである。図12では、本発明の技術思想をSGTを用いたCMOSインバータ回路に適用した。しかしこれに限られず、結合容量の低減は、回路の高速駆動化、安定動作化に寄与することから、本発明の技術思想は、第1のシリコン柱2に1つ又は複数の導体層を有する固体撮像装置に対しても適用することができる。上記実施形態では、本発明の技術思想を、Siの柱状半導体に固体撮像装置の画素、又は半導体装置のSGTを形成した場合に適用した。しかしながら、本発明の技術思想は、固体撮像装置、SGTに限らず柱状半導体に回路素子を形成した半導体装置に広く適用することができる。即ち、本発明の技術思想は、回路素子を形成した柱状半導体の底部に形成した半導体領域と、回路素子を構成する柱状半導体と同時に形成したコンタクトを構成する柱状半導体の内部に形成した導体層を電気的に接続し、回路素子を構成する柱状半導体上、又は、回路素子を構成する柱状半導体の上部に形成した半導体領域と、それと同じ面上に形成した回路素子を構成する柱状半導体の上部半導体領域と接続された導体層と、コンタクトを構成する柱状半導体上とに、ほぼ同じ深さで形成したコンタクトホールを介して上部配線金属層を接続されることを特徴とする。なお、回路素子を構成する柱状半導体と、コンタクトを構成する柱状半導体とは、必ずしも同時に形成されなくともよい。上記実施形態では、固体撮像装置における信号線N層の形状が、SGTを構成するシリコン柱の下方にあるP層又はN層と異なっているが、これは従来技術を示す図17Aの固体撮像装置、図18Cに示すSGTを用いた半導体装置における形状と整合させたことによるものであり、これらのN層又はP層の形状は、互いに同じであってもよく、製造方法の相違により異なっていてもよい。図1Aに示すように、固体撮像装置における画素のゲート導体層7a,7b,7cの平面視による形状は矩形であるのに対して、図13Eに示すSGTゲート導体層93ba,93bb,93bcは、シリコン柱97aa,97ab,97ac,97ad,97aeなどを囲んで円形状に形成された形状としたが、いずれの形状であってもよい。また、ゲート導体層7a,7b,7cの平面視による形状は、その他の形状、例えば、楕円形、五角形であっても、半導体装置の設計に従って適宜異なっていても良い。第10の実施形態は、図11A~図11Gに示すように、本発明の技術思想をSGTを用いた半導体装置に適用したが、第10の実施形態は、固体撮像装置の駆動出力入力回路、又は他の半導体装置にも適用することができる。例えば、図10C、図11Fにおいて、コンタクトを構成するシリコン柱51a,97aaは、ソースP層53aa,96aa、ソースN層96baに接続された平板状シリコン層50,108a上に形成したが、図7Bに示す固体撮像装置と同様に、ソースP層53a96aa、ソースN層96baが形成された平板状のSiと、分離された平板状シリコン層上に形成されてもよい。例えば、図11E、図11F、図11Gでは、PチャネルSGTを形成するシリコン柱97ab,97acとNチャネルSGTを形成するシリコン柱97acの外周に形成するゲート導体層93ba,93bb,93bcが同じ材料層である場合について説明したが、ゲート導体層93ba,93bb,93bcは、閾値電圧を設定するため、互いに異なる材料層、又は、互いに異なる材料層を含む導体層で形成してもよい。また、図13Aにおいて、画素選択線導体層104aは、第1のシリコン柱2の上部領域にあるP層11と接続したが、P層11と電気的に分離して形成するとともに、図7Bに示す画素選択線導体層14dのように、P層11と同じ層に、画素選択線導体層を構成するように形成してもよい。また、第1のシリコン柱2にあるゲート導体層7a,104aは、2つ以上の層から構成されている場合であっても、それぞれの導体層に対応したコンタクトを構成する第3のシリコン柱102a,102b,102c,102dの数を増やすことで、固体撮像装置の回路集積度の向上を図ることができる。図10Cでは、第1のシリコン柱51bには、ゲート導体層56を1つのみ形成した。これに限られず、図13Aの固体撮像装置の場合と同様に、この第1のシリコン柱51bの高さ方向に複数のゲート導体層を有するSGTにおいても、本発明の技術思想を適用することができる。この場合、第1のシリコン柱51bの高さが大きくなるため、本発明による効果がさらに高められる。なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。"