"同時にただ1つの参照フレームから参照フレーム部分の位置を見つけることが可能な動き補償コーデックを用いて2方向画像をデコードするための方法、該方法は下記を具備する:1巡目において第1の参照フレームから第1の参照フレーム部分の位置を見つけること;メモリ中に該第1の参照フレーム部分を記憶すること;2巡目において第2の参照フレームから第2の参照フレーム部分の位置を見つけること;及び2方向に予測された部分を形成するために該第1の参照フレーム部分及び該第2の参照フレーム部分を統合すること。請求項1の方法、該方法は下記をさらに具備する:ワイアレスネットワークを介して、該第1の参照フレーム及び該第2の参照フレームを表しているエンコードされたデータを受信すること;及び該ワイアレスネットワークを介して該第1の参照フレーム部分及び該第2の参照フレーム部分の該位置を識別するエンコードされたデータを受信すること。請求項1の方法、該方法は下記をさらに具備する:該1巡目において該第1の参照フレームのピクセルを補間すること;及び該2巡目において該第2の参照フレームのピクセルを補間すること。請求項3の方法、該方法は下記をさらに具備する:該1巡目において該第1の参照フレームの境界端をパッドすること;及び該2巡目において該第2の参照フレームの境界端をパッドすること。請求項1の方法、該方法は下記をさらに具備する:運動ベクトルを用いて該参照フレーム部分の位置を見つけること。請求項1の方法、該方法は下記をさらに具備する:該2方向に予測された部分に残留エラーを加えること。請求項1の方法、該方法は下記をさらに具備する:該2方向に予測された部分を表示すること。請求項1の方法、該方法は下記をさらに具備する:該1巡目及び該2巡目を連続して実行すること。請求項1の方法、該方法は下記をさらに具備する:時間的なスケーリングを実行するために2つの参照フレームから予測された2方向画像のデコーディングを省略することを決定すること。請求項2の方法、該方法は下記をさらに具備する:スケーラブルビデオのコード化されたビットストリームのベースレイヤ中のマルチメディアデータの第1の相互コード化された部分をエンコードすること;該スケーラブルビデオのコード化されたビットストリームのエンハンスメントレイヤ中のマルチメディアデータの第2の2方向部分をエンコードすること、ここにおいて、該マルチメディアデータは該第1の参照フレームを表しているデータ、該第2の参照フレームを表しているデータ、及び該第1の参照フレーム部分及び該第2の参照フレーム部分の該位置を識別するデータを具備する;及び該ワイアレスネットワークを介して該マルチメディアデータを送信すること。同時にただ1つの参照フレームから参照フレーム部分の位置を見つけることが可能な動き補償コーデックを用いて2方向画像をデコードするための装置、該装置は下記を具備する:1巡目において第1の参照フレームから第1の参照フレーム部分の位置を見つけるための手段;メモリ中に該第1の参照フレーム部分を記憶するための手段;2巡目において第2の参照フレームから第2の参照フレーム部分の位置を見つけるための手段;及び2方向に予測された部分を形成するために該第1の参照フレーム部分及び該第2の参照フレーム部分を統合するための手段。請求項11の装置、該装置は下記をさらに具備する:ワイアレスネットワークを介して、該第1の参照フレーム及び該第2の参照フレームを表しているエンコードされたデータを受信するための手段;及び該ワイアレスネットワークを介して該第1の参照フレーム部分及び該第2の参照フレーム部分の該位置を識別するエンコードされたデータを受信するための手段。請求項11の装置、該装置は下記をさらに具備する:該1巡目において該第1の参照フレームのピクセルを補間するための手段;及び該2巡目において該第2の参照フレームのピクセルを補間するための手段。請求項13の装置、該装置は下記をさらに具備する:該1巡目において該第1の参照フレームの境界端をパッドするための手段;及び該2巡目において該第2の参照フレームの境界端をパッドするための手段。請求項11の装置、該装置は下記をさらに具備する:運動ベクトルを用いて該参照フレーム部分の位置を見つけるための手段。請求項11の装置、該装置は下記をさらに具備する:該2方向に予測された部分に残留エラーを加えるための手段。請求項11の装置、該装置は下記をさらに具備する:該2方向に予測された部分を表示するための手段。請求項11の装置、該装置は下記をさらに具備する:該1巡目及び該2巡目を連続して実行するための手段。請求項11の装置、該装置は下記をさらに具備する:時間的なスケーリングを実行するために2つの参照フレームから予測された2方向画像の該デコーディングを省略することを決定するための手段。同時にただ1つの参照フレームから参照フレーム部分の位置を見つけることが可能な動き補償コーデックを用いて2方向画像をデコードするための電子デバイス、該電子デバイスは、1巡目において第1の参照フレームから第1の参照フレーム部分の位置を見つけるため、メモリ中に該第1の参照フレーム部分を記憶するため、2巡目において第2の参照フレームから第2の参照フレーム部分の位置を見つけるため、そして2方向に予測された部分を形成するために該第1の参照フレーム部分及び該第2の参照フレーム部分を統合するために、構成される。請求項20の電子デバイス、該電子デバイスは、ワイアレスネットワークを介して、該第1の参照フレーム及び該第2の参照フレームを表しているエンコードされたデータを受信するため、そして該ワイアレスネットワークを介して該第1の参照フレーム部分及び該第2の参照フレーム部分の該位置を識別するエンコードされたデータを受信するために、さらに構成される。請求項20の電子デバイス、該電子デバイスは、該1巡目において該第1の参照フレームのピクセルを補間するため、そして該2巡目において該第2の参照フレームのピクセルを補間するために、さらに構成される。請求項22の電子デバイス、該電子デバイスは、該1巡目において該第1の参照フレームの境界端をパッドするため、そして該2巡目において該第2の参照フレームの境界端をパッドするために、さらに構成される。請求項20の電子デバイス、該電子デバイスは、運動ベクトルを用いて該参照フレーム部分の位置を見つけるために、さらに構成される。請求項20の電子デバイス、該電子デバイスは、該2方向に予測された部分に残留エラーを加えるために、さらに構成される。請求項20の電子デバイス、該電子デバイスは、該2方向に予測された部分を表示するために、さらに構成される。請求項20の電子デバイス、該電子デバイスは、該1巡目及び該2巡目を連続して実行するために、さらに構成される。請求項20の電子デバイス、該電子デバイスは、時間的なスケーリングを実行するために2つの参照フレームから予測された2方向画像の該デコーディングを省略することを決定するために、さらに構成される。同時にただ1つの参照フレームから参照フレーム部分の位置を見つけることが可能な動き補償コーデックを用いて2方向画像をデコードするための方法をコンピュータに実行させるための命令を有するコンピュータ読み取り可能な媒体、該方法は下記を具備する:1巡目において第1の参照フレームから第1の参照フレーム部分の位置を見つけること;メモリ中に該第1の参照フレーム部分を記憶すること;2巡目において第2の参照フレームから第2の参照フレーム部分の位置を見つけること;及び2方向に予測された部分を形成するために該第1の参照フレーム部分及び該第2の参照フレーム部分を統合すること。同時にただ1つの参照フレームから参照フレーム部分の位置を見つけることが可能でありそして各マクロブロックに対して限られた数の区分をデコードすることが可能な動き補償コーデックによってデコードされるように2つの参照フレームから予測された2方向画像をエンコードするための方法、該方法は下記を具備する:該2方向画像のマクロブロックを複数の部分マクロブロックに区分すること;該部分マクロブロックの各々に対して該2つの参照フレームの各々の中の予測された領域の位置を見つけること;及び該動き補償コーデックがデコードすることが可能な区分の該限られた数の半分よりも多くない数に該部分マクロブロックの数を制限すること。同時にただ1つの参照フレームから参照フレーム部分の位置を見つけることが可能でありそして各マクロブロックに対して限られた数の区分をデコードすることが可能な動き補償コーデックによってデコードされるように2つの参照フレームから予測された2方向画像をエンコードするための装置、該装置は下記を具備する:該2方向画像のマクロブロックを複数の部分マクロブロックに区分するための手段;該部分マクロブロックの各々に対して該2つの参照フレームの各々の中の予測された領域の位置を見つけるための手段;及び該動き補償コーデックがデコードすることが可能な区分の該限られた数の半分よりも多くない数に該部分マクロブロックの数を制限するための手段。同時にただ1つの参照フレームから参照フレーム部分の位置を見つけることが可能でありそして各マクロブロックに対して限られた数の区分をデコードすることが可能な動き補償コーデックによってデコードされるように2つの参照フレームから予測された2方向画像をエンコードするための電子デバイス、該電子デバイスは、該2方向画像のマクロブロックを複数の部分マクロブロックに区分するために、該部分マクロブロックの各々に対して該2つの参照フレームの各々の中の予測された領域の位置を見つけるために、及び該動き補償コーデックがデコードすることが可能な区分の該限られた数の半分よりも多くない数に該部分マクロブロックの数を制限するために、構成される。同時にただ1つの参照フレームから参照フレーム部分の位置を見つけることが可能でありそして各マクロブロックに対して限られた数の区分をデコードすることが可能な動き補償コーデックによってデコードされるように2つの参照フレームから予測された2方向画像をエンコードするための方法をコンピュータに実行させるための命令を有するコンピュータ読み取り可能な媒体、該方法は下記を具備する:該2方向画像のマクロブロックを複数の部分マクロブロックに区分すること;該部分マクロブロックの各々に対して該2つの参照フレームの各々の中の予測された領域の位置を見つけること;及び該動き補償コーデックがデコードすることが可能な区分の該限られた数の半分よりも多くない数に該部分マクロブロックの数を制限すること。ベースレイヤのソフトウェア、ファームウェア及びハードウェアへの最小の変更で、ベースレイヤの非スケーラブルコーディング設計に基づいて、2方向予測を介して、スケーラブルビデオのコード化されたデータを提供するための方法、装置及びシステムが、記載される。ベースレイヤ動き補償コーデックは、前方予測されたforwardpredictedPフレーム又は後方予測されたbackwardpredictedPフレームを組み立てることができる。同様に、ベースレイヤ動き補償コーデックは、ソフトウェア、ファームウェア及びハードウェアへの最小の変更で修正されることが可能であり、前方予測された/後方予測されたすなわち、2方向Bフレームを組み立てる。Pフレームをデコードするために使用した同じ構成要素は、複数の参照物を用いてBフレームをデコードするために連続して利用されることが可能である。Pフレームは、ベースレイヤ中に含まれることが可能であり、他方でBフレームは、スケーラブルビデオのコード化されたビットストリームのエンハンスメントレイヤ中に含まれることが可能である。下記の記載において、具体的な詳細が、複数の例の完全な理解を提供するために与えられる。しかしながら、複数の例が、これらの具体的な詳細なしで実行されることができることは、当業者によって理解される。例えば、電気的な構成要素は、不必要な詳細で複数の例を不明確にしないためにブロック図で示されることがある。別の事例において、そのような構成要素、他の構造及び技術が、複数の例をさらに説明するために詳細に示されることがある。複数の例が、フローチャート、フロー図、構造図、又はブロック図として図示されるプロセスとして記載されることができることに同様に注意する。フローチャートが連続したプロセスとして動作を記載することができるけれども、多くの動作は、並行して又は同時に実行されることが可能であり、そしてプロセスは、繰り返されることが可能である。その上、動作の順序は、並べ替えられることができる。プロセスは、その動作が完了した時に終了される。プロセスは、方法、機能、手順、サブルーチン、サブプログラム、等に対応することができる。プロセスが機能に対応する場合、その終了は、呼び出し機能又は主機能に機能が戻ることに対応する。MPEG-x及びH.26xとして知られる2つのビデオコーディング規格は、データ処理技術及び操作技術本明細書中ではハイブリッドコーディングとして呼ばれるを記載する。これは、固定長ソースコーディング技術又は可変長ソースコーディング技術を使用してビデオ情報、オーディオ情報、及びその他の情報の圧縮及び配信に好適である。特に、上に引用された規格類、及びその他のハイブリッドコーディング規格類及び技術は、例示的に、例えば、ラン長コーディング、ハフマンコーディング及びその他のようなフレーム内コーディングintraframecoding技術及び例えば、前方予測コーディング及び後方予測コーディング、動き補償及びその他のようなフレーム間コーディングinterframecoding技術を使用してビデオ情報を圧縮する。具体的に、ビデオ処理システムのケースでは、ハイブリッドビデオコーディングシステムは、フレーム内動き補償エンコーディング及び/又はフレーム間動き補償エンコーディングを用いてビデオフレームの予測ベースの圧縮エンコーディングによって特徴付けられるフレーム内コーディングは、いかなる他の画像を参照することなく画像フィールド又はフレームをエンコードすることを呼ぶ、しかし、内部コード化されたintracoded画像は、別の画像に対する参照として使用されることが可能である。用語フレーム内、内部コード化されたフレーム及びIフレームは、本出願全体を通して使用される内部コーディングを用いて形成されるビデオ-オブジェクトの全ての例である。フレーム間コーディング、又は予測コーディングは、別の1つの画像を参照して画像フィールド又はフレームをエンコードすることを呼ぶ。内部コード化された画像と比較して、相互コード化されたintercoded画像又は予測された画像は、非常に効率的にコード化されることができる。本出願全体を通して使用される相互コード化された画像の例は、予測されたフレーム前方予測又は後方予測のいずれかであり、しかもPフレームとも呼ばれる、及び2方向予測されたフレーム同様にBフレームと呼ばれるである。相互コーディングに関する他の用語は、ハイ-パスコーディング、残余コーディング、動き補償補間、及び当業者に周知であるその他のものを含む。スケーラブルコーディングとして知られる技術は、Pフレーム又はBフレームのような内部コード化された画像及び異なる相互コード化された画像を、例えば、ベースレイヤ及びエンハンスメントレイヤのようなビットストリーム中の異なるレイヤに分割することが可能である。スケーラブルコーディングは、ダイナミックチャネルにおいて有用である、そこではスケーラブルビットストリームが、ネットワーク帯域幅内の変動に見合うように適合されることが可能である。エラーの起き易いチャネルにおいて、スケーラブルコーディングは、ベースレイヤ及びエンハンスメントレイヤの同等でないエラー防護を通して強さを付加することが可能である。より良いエラー防護は、より重要なレイヤに適用されることが可能である。図1は、ストリーミング画像をエンコードするためそしてデコードするための一般的な通信システムのブロック図である。システム100は、エンコーダデバイス105及びデコーダデバイス110を含む。エンコーダデバイス105は、内部エンコーディング素子115、予測エンコーディング素子120、時間的なスケーラビリティ素子125、メモリ素子130、及び通信素子175を含む。これらのエレメントは、単体素子であり得る、若しくは1又はそれより多くのマイクロプロセッサ又はディジタルシグナルプロセッサDSP:digitalsignalprocessorにより含まれることができる。エンコーダデバイス105は、通信素子175内に含まれる通信論理回路を使用して外部ソース135からデータを受信することが可能である。外部ソース135は、例えば、外部メモリ、インターネット、ライブの又はディレービデオ及び/又はオーディオフィードであることができ、そしてデータを受信することは、有線通信及び/又はワイアレス通信を含むことが可能である。外部ソース135内に含まれるデータは、エンコードされていない状態又はエンコードされた状態であることが可能である。内部エンコーディング素子115は、フレームスライス、マクロブロック及び部分マクロブロックの内部コード化された部分をエンコードするために使用される。予測エンコーディング素子120は、前方予測、後方予測及び2方向予測を含む、フレームの予測された部分をエンコードするために使用される。エンコーダデバイス105は、エンコーディングのために生データ又はエンコードされたデータをアクセスできる。エンコードされたデータは、時間的なスケーラビリティを与えるために2方向予測されたフレームのようなエンハンスメントレイヤ部分で既にエンコードされた部分を置き換えるためにアクセスされることが可能である。エンコードされたデータ内部コード化されたデータ又は相互コード化されたデータのいずれかをアクセスする場合、内部エンコーディング素子115及び予測エンコーディング素子120内に含まれる論理回路は、エンコードされたデータをデコードし、結果として再組み立てされた生データを生じる。この再組み立てされた生データ、すなわちアクセスされた生データは、その後、時間的なスケーラビリティのためにBフレームを含んでいるエンハンスメントレイヤ及び/又は低優先度データを与えるような方法でエンコードされることが可能である。時間的なスケーラビリティ素子125は、論理回路を含み、これはどのビデオデータの部分が内部エンコーディング素子115によって内部コード化されるべきであるかを決定するため、そしてどの部分が予測エンコーディング素子120によって相互コード化されるべきであるかを決定するために使用される。時間的なスケーラビリティ素子125は、しかもどのビデオの部分が低優先度でありそしてエンハンスメントレイヤ内に置かれるべきであるかを決定するため、そしてどの部分が高優先度でありそしてベースレイヤ内に置かれるべきであるかを決定するための論理回路を含む。時間的なスケーラビリティ素子125は、オーバーヘッド情報をエンコードし、オーバーヘッド情報は、例えば、マクロブロックマップのような内部コード化された部分のマップ及び相互コード化された部分のマップを含むことが可能であり、ここでマクロブロック又は部分マクロブロックは内部コード化される又は相互コード化されるように識別され同様に、どのタイプの相互コーディングが、例えば、前方、後方又は2方向を含んでいるかを識別し、そしてフレームの相互コード化された部分がどれに対して参照にされるかを識別する。エンコーディングの後で、エンコードされたフレームは、メモリ素子130又は外部メモリ内に記憶される。外部メモリは、外部ソース135内部に含まれることが可能である、又は別のメモリ素子図示されずであることが可能である。通信素子175は、ネットワーク140とともにデータ送信Tx:transmissionのために使用される論理回路を含む。ネットワーク140は、電話システム、ケーブルシステム、及び光ファイバシステムのような有線システム、又はワイアレスシステムの一部であることが可能である。ワイアレスのケースでは、通信システム、ネットワーク140は、下記のシステムの一部を備えることが可能である。例えば、コード分割多元アクセスCDMA:codedivisionmultipleaccess又はCDMA2000、又はこれらの変形、同様なCDMA20001x、CDMA20001x-EVDO通信システム、又は代わりに、システムは、周波数分割多元アクセスFDMA:frequencydivisionmultipleaccessシステム、時分割多元アクセスTDMA:timedivisionmultipleaccessシステム、例えば、GSM登録商標/GPRSGeneralPacketRadioService:汎用パケット無線サービス/EDGEenhanceddataGSMenvironment:拡張データGSM環境、又はサービス産業のためのTETRATerrestrialTrunkedRadio:地上中継無線移動体電話技術、ワイドバンドコード分割多元アクセスWCDMA:widebandcodedivisionmultipleaccessOFDMOrthogonalFrequencyDivisionMultiplexing:直交周波数分割多重化又はOFDMAOrthogonalFrequencyDivisionMultipleAccess:直交周波数分割多元アクセスシステム、802.xxシステム、又は一般に複数の技術の組み合わせを採用するいずれかのワイアレス通信システムである。エンコードされたフレームは、ネットワーク140を介して送信Txされる。エンコーダデバイス105によって実行されるエンコーディングプロセスは、以下にさらに十分に説明される。デコーダデバイス110は、エンコーダデバイス105に対して相補的な構成要素を含み、内部デコーディング素子145、予測デコーディング素子150、時間的なスケーラビリティ素子155、メモリ素子160及び通信素子180を含む。デコーダデバイス110は、ネットワーク140を介して送信されたエンコードされたデータ又は外部記憶装置165からのエンコードされたデータを受信する。通信素子180は、ネットワーク140とともにエンコードされたデータを受信Rx:receiveするために使用される論理回路を含み、同様に、外部記憶装置165からエンコードされたデータを受信するための論理回路を含む。外部記憶装置165は、例えば、外付けRAM又はROM、若しくは遠隔サーバであり得る。内部デコーディング素子145は、内部コード化されたデータをデコードするために使用される。予測デコーディング素子150は、相互コード化されたデータをデコードするために使用される。予測デコーディング素子は、前方予測された又は後方予測された両方のPフレーム同様にBフレームをデコードする。Pフレームをデコードするために使用される同じ下位構成要素は、複数の参照物を用いてBフレームをデコードするために連続して利用されることが可能である。Bフレームに関する複数の参照物は、前方参照フレーム及び後方参照フレーム中にあることがある、両方とも同じ参照フレーム中にあることがある、両方とも別々の前方参照フレームの中にあることがある又は両方とも後方参照フレームの中にあることがある。時間的なスケーラビリティ素子155は、オーバーヘッド情報をデコードするために使用する論理回路を含み、上で検討されたマクロブロックマップを含み、そして内部デコーディング素子145及び予測デコーディング素子150が適切な方法で適切なマクロブロックをデコードすることが可能であるようにこの情報を変換する。情報の変換は、Bフレーム又はスライス又は複数の参照物から予測されるフレームの別の部分のデコーディングのために2回連続して予測デコーディング素子の下位構成要素の使用を可能にすることを含むことができる。時間的なスケーラビリティ素子155は、同様に2方向予測されたフレーム及び/又は低優先度ビデオデータを含んでいるエンハンスメントレイヤデータのデコーディングを省略するために使用する論理回路を含む。例えば、もしエンハンスメントレイヤデータが受信されない若しくは悪いSNRで又は不十分なSNRで受信されるのであれば、そして/又はもしデコーダデバイスにおいて処理能力が不十分であるならば、エンハンスメントレイヤデータのデコーディングは、省略されることが可能である。デコーディングの後で、デコードされたフレームは、ディスプレイ素子170を用いて表示されることが可能である、若しくは内部メモリ160又は外部記憶装置165に記憶されることが可能である。ディスプレイ素子170は、デコーディングデバイスの統合された一部であることがあり、それはディスプレイスクリーンを含んでいるビデオディスプレイハードウェア及び論理回路のような部品を含む、又は外部周辺デバイスであり得る。デコーダデバイス110によって実行されたデコーディングプロセスは、下記にさらに十分に説明される。典型的なMPEGデコーダにおいて、予測コード化されたピクセルブロックすなわち、1又はそれより多くの運動ベクトル及び残余エラー成分を備えるブロックは、参照フレームに関してデコードされるここで、内部フレーム又は別の1つの予測されたフレームが、参照フレームとして機能することが可能である。図2Aは、従来のMPEG-4単純プロフィールデータストリームを説明する図であり、これは、GOPに対するフレーム依存性を図示する。GOP10は、最初のIフレーム12、引き続く複数の前方予測されたPフレーム14からなる。前のIフレーム又はPフレームへのPフレームの依存性は、システムMPEG-4単純プロフィール及びH.264ベースラインプロフィールに適合するもののようなシステムに与えられた時間的なスケーラビリティを制限することが可能であり、それは前方予測されたフレームだけをサポートできる。Pフレーム14のいずれかを削除することは、他のPフレームをデコードする際に致命的になることがある情報の損失を結果として生じることがある。Pフレームの削除は、結果として、例えば、ビデオジター又は次のIフレーム16、これは次のGOPの開始をマークする、までデコーダがデコーディングを続けることを不可能にすることになる。スケーラブルビデオコーディングシステムのエンハンスメントレイヤ内の2方向予測されたデータの使用は、上に説明されたようにダイナミックチャネルにおいて有用であり得る。図2Bは、時間的なスケーラビリティを可能にする従来のエンコードされたデータストリームを説明する図であり、これは、GOPのフレーム依存性を図示する。GOP20は、Iフレーム22A、前方予測されたPフレーム24、及び2方向予測されたBフレーム26からなる。各Bフレームは、前方運動ベクトルと後方運動ベクトル及びIフレーム22A又は前方予測されたPフレーム24後方予測されたPフレームが、同様に使用されることができるが、この例では示されないを参照した残余エラーを統合することが可能である。Iフレーム22Bは、次のGOPの開始をマークする。図2Bに示されたように、1つのBフレーム26だけが、Iフレーム22AとPフレーム24との間に、又は2つのPフレーム24の間に含まれる。複数のBフレームが、複数の参照フレームの間に挿入されることが可能であり、時間的なスケーラビリティにおけるより大きな柔軟性を許容する。どの別のフレームも参照フレームとしてBフレームをあてにしないので、別のフレームのデコーディングに関する情報の損失なしにBフレーム26を削除できる。Bフレーム26のこの特性は、Bフレーム26がビットストリームの中に挿入されることを許容でき、そこではBフレーム26は、チャネル状態、帯域幅制限、電池電力、同様に別の考慮すべき事柄を適応させるためにエンコーダ、トランスコーダ、又はデコーダの選択で削除されることが可能である。例えば、もし、複数の参照フレームの間に3個のBフレームがあるならば、3個のBフレームの全てを削除でき、そして4分の3だけフレームレートを削減できる、又は中央のBフレームをそのままにすることができ、そして他の2個を削除できて半分にフレームレートを削減する。データレートは、それにしたがって減少し得る。Pフレーム又はいずれかの相互コード化されたセクションは、現在の画像内の1つの領域と参照画像内の最適合予測領域との間の時間的な冗長性を活用することが可能である。現在の領域と最適合参照予測領域との間の差は、残余エラー又は予測エラーとして知られている。参照フレーム内の最適合予測領域の位置は、運動ベクトルにエンコードされることが可能である。図3は、例えば、MPEG-4におけるPフレーム組み立てプロセスの一例の説明図である。プロセス300は、5×5のマクロブロックからなる現在の画像305を含む、ここでこの例におけるマクロブロックの数は任意である。1つのマクロブロックは、16×16のピクセルからなる。ピクセルは、1個の8ビットのルミナンス値Yと2個の8ビットのクロミナンス値CrとCbによって定義されることが可能である。MPEGにおいて、Y,Cr及びCb成分は、4:2:0フォーマットで記憶されることが可能である、ここでCr及びCb成分は、X方向及びY方向に2だけダウンサンプルdownsampleされる、又は削減される。それゆえ、各マクロブロックは、256のY成分、64のCr成分及び64のCb成分からなるはずである。現在の画像305のマクロブロック315は、現在の画像305とは異なる時点において参照画像310から予測される。検索は、最適合マクロブロック320の位置を探すために参照画像310内で行われ、最適合マクロブロック320は、エンコードされる現在のマクロブロック315にY,Cr及びCb値に関して最も近い。最適合マクロブロック320を検索する方法は、当業者に公知であり、a現在のマクロブロック315と参照画像310マクロブロックとの間のSADsumofabsolutepixeldifference:ピクセル差異の絶対値の和を最小にする、bSSDsumofsquaredpixeldifference:ピクセル差異の二乗和を最小にする、及びcレート歪の点で最小コスト、及びその他を含む。参照画像310内の最適合マクロブロック320の位置は、運動ベクトル325内でエンコードされる。参照画像310は、デコーダが現在の画像305の組み立ての前に再組み立てされるPフレーム又はIフレームであり得る。最適合マクロブロック320は、現在のマクロブロック315から差し引かれY,Cr及びCg成分の各々に関する差が計算され結果として残留エラー330を生ずる。残留エラー330は、2D離散型余弦変換DCT:DiscreteCosineTransformを用いてエンコードされ、そしてそれから量子化される340。量子化340は、例えば、高頻度の係数により少ないビットを割り当て、一方で低頻度の係数により多くのビットを割り当てることによって、空間的な圧縮を与えることにより実行されることが可能である。情報を識別する参照画像310及び運動ベクトル325とともに、残留エラー330の量子化された係数は、現在のマクロブロック315を表しているエンコードされた情報である。エンコードされた情報は、今後の使用のためにメモリ中に記憶されることが可能である、又は、例えば、エラー訂正又は画像強調の目的のために手を加えられることが可能である、又はネットワーク345を介して送信されることが可能である。エンコードされた運動ベクトル325とともに、残留エラー330のエンコードされ量子化された係数は、引き続く動き推定及び圧縮のための参照フレームの一部として使用するためにエンコーダにおいて現在のマクロブロック315を再組み立てするために使用されることが可能である。エンコーダは、このPフレーム再組み立てのためにデコーダの手順をエミュレートすることが可能である。デコーダのエミュレーションは、同じ参照画像にエンコーダ及びデコーダの両方が働くことに結果としてなる。さらなる相互コーディングのためにエンコーダにおいて実行されるか、又はデコーダにおいて実行されるかに拘らず、再組み立てプロセスが、ここに提示される。Pフレームの再組み立ては、参照フレーム又は参照されようとしている画像の一部又はフレームの一部が再組み立てされた後で、開始されることが可能である。エンコードされ量子化された係数は、逆量子化され350、そしてそれから逆DCT,すなわちIDCT355が実行され、デコードされた又は再組み立てされた残留エラー360に結果としてなる。エンコードされた運動ベクトル325は、既に再組み立てされた参照画像310中で既に再組み立てされた最適合マクロブロック365の位置を見つけるために使用される。再組み立てされた残留エラー360は、それから再組み立てされた最適合マクロブロック365に加えられ、再組み立てされたマクロブロック370を形成する。再組み立てされたマクロブロック370は、メモリ中に記憶されることが可能であり、独立して又は別の再組み立てされたマクロブロックを用いて画像中に表示されることが可能であり、又は、画像強調のためにさらに処理されることが可能である。Bフレーム又は2方向予測を用いてコード化されたいずれかの部分は、現在の画像内のある領域と前の画像内の最適合予測領域及び次の画像内の最適合予測領域との間の時間的な重なりを活用できる。次の最適合予測領域及び後方最適合予測領域は、統合されて、統合された2方向予測領域を形成する。現在の画像領域と最適合統合2方向予測領域との間の差異は、残留エラー又は予測エラーである。次の参照画像内の最適合予測領域の位置及び前の参照画像内の最適合予測領域の位置は、2つの運動ベクトルにエンコードされることが可能である。図4は、例えば、MPEG-4におけるBフレーム組み立てプロセスの一例の説明図である。プロセス400は、5×5のマクロブロックからなる現在の画像405を含む、ここでこの例におけるマクロブロックの数は任意である。現在の画像405のマクロブロック415をエンコードすることは、現在の画像405よりも前の時点における前の参照画像410を参照して、そして次の時点における次の参照画像475を参照して行われる。検索は、エンコードされる現在のマクロブロック415に最も近い最適合マクロブロック420の位置を探すために前の参照画像410内で行われる。最適合マクロブロック420の位置は、運動ベクトル425にエンコードされる。前の参照画像410は、デコーダが現在の画像405の組み立ての前に再組み立てするIフレーム又はPフレームであり得る。検索は、現在のマクロブロック415に最も近い最適合マクロブロック480の位置を探すために次の参照画像475内で行われる。最適合マクロブロック480の位置は、運動ベクトル485にエンコードされる。次の参照画像475は、デコーダが現在の画像405の組み立ての前に再組み立てするIフレーム又はPフレームであり得る。最適合マクロブロック420及び最適合マクロブロック480は、平均されて、統合された2方向のマクロブロックを形成する、これは現在のマクロブロック415から差し引かれて結果として残留エラー430を生じる。最適合マクロブロックを統合する別の方法が、以下に説明される。残留エラー430は、例えば、DCT435他の2D変換は、アダマール変換又はH.264にあるような整数変換を含むを用いてエンコードされ、そしてそれから量子化される440。情報を識別する参照画像及び運動ベクトル425と485とともに、残留エラー430の量子化された係数は、現在のマクロブロック415を表しているエンコードされた情報である。エンコードされた情報は、今後の使用のためにメモリ中に記憶されることが可能である、又は、例えば、エラー訂正又は画像強調の目的のために手を加えられることが可能である、又はネットワーク445を介して送信されることが可能である。Bフレームが参照フレームとして使用されないので、その時間的なスケーリング特性を保持させるために、Bフレームに関するマクロブロック再組み立ては、エンコーダにおいて必要とされないことがあり得る。デコーダにおいて、Bフレームセクションの再組み立ては、前の参照フレーム又は参照されようとしている画像の一部又はフレームの一部及び次の参照フレーム又は参照されようとしている画像の一部又はフレームの一部の両方が再組み立てされた後で、開始されることが可能である。エンコードされ量子化された係数は、逆量子化され450、そしてそれから2DDCT455が実行され、デコードされた又は再組み立てされた残留エラー460を結果として生ずる。エンコードされた運動ベクトル425及び485は、既に再組み立てされた参照画像410中で既に再組み立てされた最適合マクロブロック465の位置を見つけるために使用され、そして次の参照フレーム475中で既に再組み立てされた最適合前方マクロブロック490の位置を見つけるために使用される。再組み立てされた最適合マクロブロック465及び490は、平均されて、統合された2方向マクロブロックを形成する。再組み立てされた残留エラー460は、それから統合された2方向マクロブロックに加えられて、再組み立てされたマクロブロック470を形成する。再組み立てされたマクロブロック470は、メモリ中に記憶されることが可能であり、独立して又は別の再組み立てされたマクロブロックを用いて1つの画像に表示されることが可能であり、又は、画像強調のためにさらに処理されることが可能である。H.264は、上に説明されたPフレーム組み立て及びBフレーム組み立てのMPEG-4の例に複数のオプションを提供する。図5は、H.264におけるPフレーム組み立てプロセスの一例の説明図である。プロセス500は、5×5のマクロブロックからなる現在の画像505を含む、ここでこの例におけるマクロブロックの数は任意である。現在の画像505のマクロブロック515は、現在の画像505とは異なる時点における参照画像510から予測される。マクロブロックは、より小さな部分マクロブロックセクションに分割されることが可能であり例えば、4個の部分マクロブロックがこの例では描かれているが、H.264は、4×4のピクセルまでの小さな部分マクロブロック分割を許容する。それ故、1つのマクロブロックに対して16個の運動ベクトルが存在することがある、そして各部分マクロブロックセクションは、時間的な冗長性のために別々に活用されることが可能である。検索は、各部分マクロブロックに対する最適合部分マクロブロックの位置を探すために参照画像510内で行われ、エンコードされる現在のマクロブロック515に最も近い複合最適合マクロブロック520を結果として生ずる。参照画像内の最適合マクロブロックの位置は、4個の運動ベクトル525a-525dにエンコードされる。参照画像510は、デコーダが現在の画像505の組み立ての前に再組み立てをするIフレーム又はPフレームであり得る。複合最適合マクロブロック505は、現在のマクロブロック515から差し引かれて、結果として残留エラー530を生じる。残留エラー530は、MPEG-4において使用されるDCTとはわずかに異なる前方2D変換535を用いてエンコードされることが可能であり、そしてその後、量子化される540ことが可能である。残留エラー530の量子化された係数、運動ベクトル525a-525d、及び情報を識別する参照フレームは、現在のマクロブロック515を表しているエンコードされた情報である。エンコードされた情報は、今後の使用のためにメモリ中に記憶されることが可能であり、又は、例えば、エラー訂正又は画像強調の目的のために手を加えられることが可能であり、又はネットワーク545を介して送信されることが可能である。エンコードされ量子化された係数、運動ベクトル、重み及び残留エラーは、しかも、引き続く動き推定及び動き補償に対して参照フレームの一部として使用するためにエンコーダにおいて現在のマクロブロックを再組み立てするために使用されることが可能である。エンコーダは、このPフレーム再組み立てのためにデコーダの手順をエミュレートすることが可能である。デコーダのエミュレーションは、エンコーダとデコーダの両方が同じ参照画像に作用することに結果としてなる。さらなる相互コーディングのためにエンコーダにおいて行われるか又はデコーダにおいて行われるか拘らず再組み立てプロセスが、ここに示される。Pフレームの再組み立ては、参照フレーム又は参照されようとしている画像の一部又はフレームの一部が再組み立てされた後で、開始されることが可能である。エンコードされ量子化された係数は、逆量子化され550、そしてそれから2D逆変換555が実行され、デコードされた又は再組み立てされた残留エラー560を結果として生じる。エンコードされた運動ベクトル525a-525dは、デコードされ、そして再組み立てされた最適合複合マクロブロック565を構成する既に再組み立てされた最適合部分マクロブロックの位置を見つけるために使用される。再組み立てされた残留エラー460は、それから再組み立てされた最適合複合マクロブロック560に加えられ、再組み立てされたマクロブロック570を形成する。デブロッキングフィルタ575は、同様に、例えば、マクロブロック又は部分マクロブロックの端に沿ったピクセル強調のためのエンコーディングプロセス又はデコーディングプロセスの一部として使用されることが可能である。再組み立てされたマクロブロックは、メモリ中に記憶されることが可能であり、独立して又は別の再組み立てされたマクロブロックを用いて画像中に表示されることが可能であり、又は、画像強調のためにさらに処理されることが可能である。H.264におけるBフレーム組み立てが、同様に類似の方法を使用して複数の部分マクロブロックを利用することが可能であることを、当業者は、理解する。H.264のケースでは、Bフレーム組み立ては、スライスレベルスライスは、通常マクロブロックの連続的なグループである又は画像レベルで行われることが可能であり、ここでは、Bフレーム内の異なるスライス又は画像は、4×4のピクセルブロックまでに内部コード化される又は相互コード化されるかのいずれかであり得る。H.264は、しかも、直接モード2方向予測を提供する。直接モードでは、前方運動ベクトル及び後方運動ベクトルは、2個の参照フレームのうちの1つの同時に置かれたマクロブロック内で使用される運動ベクトルから導き出される。直接モードでは、前方運動ベクトルと後方運動ベクトルの導出は、後方及び前方参照フレームと現在のBフレーム又は画像との間の時間的な距離に基づいている。直接モードは、同様に、図3の例において示されたように平均することの代わりに、参照マクロブロックのY,Cr及びCb成分の重み付けを可能にする。重み付けは、同様に、後方及び前方参照フレームと現在のBフレーム又は画像との間の時間的な距離に基づいている。その上、Bフレーム組み立ては、図3に図示されたように平均マクロブロックの代わりに、前方最適合マクロブロック又は後方最適合マクロブロックのいずれか一方だけに基づいて残留エラーを算出できる。図6は、時間的なスケーラビリティを含んでいるデコーディングプロセスの一例を説明するフローチャートである。プロセス600は、図1のデコーダデバイス110のようなデバイスによって実行される。エンコードされたビデオデータは、図1のネットワーク140のようなネットワークを介してデコーダデバイスによって受信される、又は図1の外部記憶構成素子165のような外部記憶装置から受信される、ステップ605。エンコードされたデータは、上に説明されたようにベースレイヤデータ及びエンハンスメントレイヤデータを含む。図1の通信素子180のような、受信する手段は、ステップ605を実行することが可能である。デコーダデバイスは、Iフレーム及びPフレームの両方を含むことが可能なベースレイヤデータをデコードする。図1の内部デコーディング素子145及び予測デコーディング素子150のような、デコードする手段は、ステップ610を実行することが可能である。デコーダデバイスは、エンハンスメントレイヤデータをデコードするか否かを決定する、ステップ615。エンハンスメントレイヤをデコードしない理由は、例えば、エンハンスメントレイヤデータが受信されない若しくは悪いSNRで又は不十分なSNRで受信されること、及び/又はデコーダデバイスにおける処理能力が不十分である場合、を含む。判断ブロック615は、任意のレベルに行われることが可能であり、フレーム全体、スライス、マクロブロック及びより小さな部分を含む任意のサイズの部分のデコーディングを省略する。ステップ615の判断がエンハンスメントレイヤをデコードする場合には、デコーダデバイスは、Iフレーム、Pフレーム及びBフレームを含んでいるエンハンスメントレイヤデータをデコードする、ステップ620。図1の時間的なスケーラビリティ素子155のような、決定する手段は、ステップ615を実行することが可能である。図1の内部デコーディング素子145及び予測デコーディング素子150のような、デコードする手段は、ステップ620を実行することが可能である。デコーダがデコードすると選択したベースレイヤデータ及びエンハンスメントレイヤデータの全てがデコードされた後で、デコーダは、デコードされたビデオをメモリ中に記憶することが可能である又はビデオを表示することが可能である、ステップ625。図1の外部記憶素子165又はメモリ素子160のような、記憶する手段は、ステップ625の記憶部分を実行することが可能である。図1のディスプレイ素子170のような、表示する手段は、ステップ625の表示部分を実行することが可能である。図7は、図6のステップ610において実行されるような、ベースレイヤIフレーム組み立て及びPフレーム組み立てのための動き補償コーデックプロセスの一例を説明するフローチャートである。スケーラブルビデオのコード化されたビットストリームのベースレイヤは、高優先度のデータを含むことが可能である。ある低ビットレートの遠隔デバイスは、ベースレイヤ処理能力だけを有することがある。デコーダプロセス700は、ネットワークを介して又はメモリからエンコードされ量子化され内部コード化されたビデオデータを受信することによってIフレームをデコードすることを開始する、ステップ725。図1の通信素子180のような、受信する手段は、ステップ725を実行することが可能である。量子化され内部コード化されたビデオデータは、逆量子化される、ステップ730。データは、その後、逆変換され、ステップ735、結果としてデコードされたIフレームを生ずる。デコードされたIフレーム、すなわち、I-VOPI-VOPは内部コード化されたビデオオブジェクト面VideoObjectPlaneを表すは、そのようにして表示されるように及び/又はメモリ中に記憶されるように準備される、ステップ750。デコーダは、同様に、Iフレームを参照する次のPフレームをデコードするためにメモリの中にデコードされ出力されたI-VOPを記憶することが可能である。Pフレームデコーディングは、Pフレームがそのフレームから予測される参照フレームがデコードされた後でだけ開始されることが可能である。デコードされた参照VOPは、メモリからアクセスされる、ステップ705。VOPの境界端は、ピクセル補間の準備のためにゼロでパッドされる、ステップ710。ゼロでパッドすることは、複数のタップフィルタが十分な数のピクセルの存在しない複数の境界領域ピクセル間で正しく補間することを可能にする。パッドされたVOPピクセルは、補間される、ステップ715。ピクセル補間は、動き補償のためにより良く適合する参照領域を実現するために使用される。ピクセル補間は、以下により詳細に説明される。ピクセルが補間された後で、コーデックは、エンコードされた運動ベクトルを用いて補間されたピクセル内部で最適合参照マクロブロック又は任意の大きさのセクションの位置を見つける、ステップ720。全ての相互コード化されたマクロブロックが運動ベクトルを用いて位置を見つけられ、そして参照フレームから部分的に再組み立てされた後で、部分的に再組み立てされたPフレームは、メモリ中に記憶される、ステップ755。Iフレームについての上記の説明と同様に、Pフレームの残留エラー部分の量子化されたDCT係数は、ネットワークを介して又はメモリから受信される、ステップ725。残留エラーは逆量子化され、ステップ730、そして逆変換される、ステップ735。デコードされた残留エラーは、部分的に再組み立てされ記憶されたPフレームに加えられ、ステップ740、結果としてデコードされ出力されたP-VOPを生じる。デコードされたP-VOPは、メモリ内に記憶されることが可能である及び/又は表示されることが可能である、ステップ750。プロセス700は、図6のステップ620におけるようにエンハンスメントレイヤのIフレーム及びPフレームをデコードするために上に説明されたように同様な方法で使用される。しかしながら、ステップ620においてエンハンスメントレイヤのBフレームをデコードすることは、2つの参照フレームを利用する、例えば、1つの前のIフレーム又はPフレーム及び1つの次のIフレーム又はPフレームである。図8は、図7において示されたベースレイヤプロセスを実行するために使用されたベースレイヤ動き補償コーデックの構成要素を利用するエンハンスメントレイヤのBフレーム組み立てプロセスの一例のフローチャートである。この具体例の実施形態は、ベースレイヤ構成要素へのほんのわずかな変更で又は変更なしに、そして少量の追加のソフトウェア、ファームウェア又はハードウェアの変更で、2方向画像すなわちBフレームの組み立ての目的のために、ベースレイヤ構成要素を再使用する。Bフレーム組み立ては、第1のデコードされたVOP1をアクセスすることによって開始する、ステップ805。VOP1の境界端は、ゼロでパッドされる、ステップ810。パッドされたVOP1のピクセルは、補間される、ステップ815。エンコードされた運動ベクトルは、VOP1内で最適合領域の位置を見つけるために使用される、ステップ820。VOP1は、普遍性を失うことなく後方に置かれた参照フレームであると仮定されることが可能である。VOP1からの最適合マクロブロックは、第2のVOP最適合マクロブロックと統合するためにメモリ中に記憶される、ステップ855。ステップ855は、未修正のベースレイヤコーデックが必要としないVOP1の最適合領域を記憶するための第2のメモリバッファを必要とすることがある。ステップ805,810,815及び820は、VOP2に対して繰り返される。メモリ中に記憶された第2のフレームをアクセスすることを可能にすることは、ベースレイヤコーデックが必要としなかったメモリの第2の領域を必要とすることがある。パディング及びピクセルを補間するために使用した同じベースレイヤモジュールは、VOP2に対して再使用される。モジュールを再使用することは、任意のある時刻において1つのモジュールだけが利用可能であるので、エンコーディング/デコーディングプロセスにおける遅延を付加することがあるが、遅延が許容可能である場合に、コスト節約は、より大きな利益であり得る。VOP2からの最適合マクロブロックは、その後追加され、ステップ860、他方で、しかも、VOP1の記憶された最適合マクロブロックに丸め制御のために1を追加して、結果として統合された最適合マクロブロックを生じる。統合された最適合マクロブロックは、ピクセル値を平均するために2で割り算される1の右ビットシフトとして示される、ステップ865。平均され統合された最適合マクロブロックは、その後、メモリ中に記憶される、ステップ845。ステップ805,810,815,820,855,860,865及び845は、部分的に再組み立てされたB-VOP全体が完了するまで続けられることが可能である。上に説明されたベースレイヤのP-VOP再組み立てを用いると、B-VOPに対する残留エラーは、ネットワークを介して又はメモリから受信され、ステップ830において逆量子化され、そしてステップ835において逆変換される。残留エラーは、その後記憶された部分的に再組み立てされたB-VOPに加算されて、ステップ840、結果としてデコードされたB-VOPを生じる。デコードされたB-VOPは、その後メモリ中に記憶される又は表示される、ステップ850。図8は、1巡目において次から次へと実行されるステップ805,810,815及び820を示し、そしてそれからステップの全体のセットが、2巡目に連続して繰り返される。当業者が理解するように、複数の処理のスレッドが、プロセッサにおいて同時に生じることが可能である。多重処理スレッドを用いて、動き補償モジュールのような1つのモジュールは、第1の参照フレーム又はそれからのブロックに作用していることが可能であり、他方で、逆量子化モジュール及び逆変換モジュールのような別の1つのモジュールは、第2の参照フレーム又はそれからのブロックを処理している。一旦、モジュールが自身の動作を完了すると、モジュールはフレーム又はブロックを切り替える、その結果、動き補償モジュールは、第2の参照フレーム上で動作し、そして逆量子化モジュール及び逆変換モジュールは、次の参照フレームを処理している。このタイプの多重スレッド処理は、モジュールを再使用することによって引き起こされる演算上の遅延を削減することが可能である。2方向に予測された部分をデコードするためにベースレイヤのデコーディング素子の再使用は、ある種の制限を要求することがある。Pフレームに関して、H.264の4×4のピクセル区分に対してマクロブロック当り最大16までの運動ベクトルの1セット及び1つの参照画像インデックスは、これらの複数の素子間で伝達される。Bフレームに関して、同じインターフェースを使用するために、エンコーディングは、マクロブロック当り各々が2個の運動ベクトルを有する8区分に制限される。シミュレーションは、Bフレームの16個の4×4のピクセル区分が無視できる発生確率で生じ、そして、ビットレート及び品質への影響は、そのような制限のために感知されない。しかも、8区分にエンコーディングを制限することは、4×4のブロック区分を取り扱うことが不可能であることを意味しない。制限は、マクロブロック当りの運動ベクトルの数にだけである。例えば、4個の4×4のブロックと3個の8×8のピクセルブロックに区分されたマクロブロックは、正当な組み合わせである。あるいは、エンコーディングを制限するために、デコーダは、H.264によって提供されるモードを利用することが可能であり、そこでは4個の4×4のブロックのグループは、統合されて、1個の8×8のブロックを形成し、そして4×4のブロックの4個の運動ベクトルの内の1つが、統合された8×8のピクセルブロックに対する運動ベクトルとして使用される。動き補償コーデックは、複数のプロセッサの演算上の能力が十分である場合に、パディング、部分的なピクセル補間および最適合領域の位置検索を連続して実行することが可能である。特に、Bフレームをデコードすることの演算上の負荷特に、全体のフレームに対する動き補償に費やされるサイクル数がPフレームに対するものよりも少ないことを、シミュレーションは示している。それゆえ、パディング、補間及び最適合領域の位置検索が連続して生じる場合であっても、フレームは、1秒当り30フレーム以上まで1フレームは[1/fpsでのフレームレート]秒のうちにデコードされなければならない再生フレームレートを満足させように今まで通りデコードされることが可能である。ピクセル補間は、動き補償された予測コーディングの出来栄えを向上させるために使用されることが可能である。図9は、動き補償における使用のためのハーフ-ピクセル補間の一例の説明図である。示された例は、ハーフ-ピクセル補間であり、そこでは1つの補間されたピクセルが複数の元々の整数ピクセルの間に配置される。整数ピクセル910は、大文字のAからIまで名前を付けられた円として図示され、補間されたピクセル又はハーフピクセル920は、小文字のaからoまで名前を付けられた四角として図示される。ハーフピクセル補間は、例えば、重み[0.5,0.5]を用いる2-タップFIRフィルタのような、双一次フィルタを用いて実行されることが可能である。例えば、補間されたピクセル922は、整数ピクセル912と整数ピクセル914との平均として計算されることが可能であり、補間されたピクセル924は、整数ピクセル912と整数ピクセル916との平均であることが可能であり、そして補間されたピクセル926は、2個の補間されたピクセル例えば、922と928又は924と930の平均であることが可能である。ルミナンスY成分及びクロミナンスCr及びCb成分の両者は、この方式で補間されることが可能である。ピクセル補間の別の様式が、種々の規格によってサポートされている。H.264は、1/4ピクセル補間、同様に、1/8ピクセル補間をサポートする。当業者は、これらの別のピクセル補間方法を理解するはずであり、これらは本明細書中ではさらに詳細には論じられない。上に記載された方法及び装置の複数の例は、下記を含む。同時にただ1つの参照フレームから参照フレーム部分の位置を見つけることが可能な動き補償コーデックを用いて2方向画像をデコードするための方法であって:1巡目において第1の参照フレームから第1の参照フレーム部分の位置を見つけること、メモリ中に該第1の参照フレーム部分を記憶すること、2巡目において第2の参照フレームから第2の参照フレーム部分の位置を見つけること、及び2方向に予測された部分を形成するために該第1の参照フレーム部分及び該第2の参照フレーム部分を統合すること、を具備する。同時にただ1つの参照フレームから参照フレーム部分の位置を見つけることが可能な動き補償コーデックを用いて2方向画像をデコードするための装置であって:1巡目において第1の参照フレームから第1の参照フレーム部分の位置を見つけるための手段、メモリ中に該第1の参照フレーム部分を記憶するための手段、2巡目において第2の参照フレームから第2の参照フレーム部分の位置を見つけるための手段、及び2方向に予測された部分を形成するために該第1の参照フレーム部分及び該第2の参照フレーム部分を統合するための手段、を具備する。同時にただ1つの参照フレームから参照フレーム部分の位置を見つけることが可能な動き補償コーデックを用いて2方向画像をデコードするための電子デバイスであって、該電子デバイスは、1巡目において第1の参照フレームから第1の参照フレーム部分の位置を見つけるため、メモリ中に該第1の参照フレーム部分を記憶するため、2巡目において第2の参照フレームから第2の参照フレーム部分の位置を見つけるため、そして2方向に予測された部分を形成するために該第1の参照フレーム部分及び該第2の参照フレーム部分を統合するために、構成される。同時にただ1つの参照フレームから参照フレーム部分の位置を見つけることが可能な動き補償コーデックを用いて2方向画像をデコードするための方法をコンピュータに実行させるための命令を有するコンピュータ読み取り可能な媒体であって:1巡目において第1の参照フレームから第1の参照フレーム部分の位置を見つけること、メモリ中に該第1の参照フレーム部分を記憶すること、2巡目において第2の参照フレームから第2の参照フレーム部分の位置を見つけること、及び2方向に予測された部分を形成するために該第1の参照フレーム部分及び該第2の参照フレーム部分を統合すること、を具備する。同時にただ1つの参照フレームから参照フレーム部分の位置を見つけることが可能でありそして各マクロブロックに対して限られた数の区分をデコードすることが可能な動き補償コーデックによってデコードされるように2つの参照フレームから予測された2方向画像をエンコードするための方法であって:該2方向画像のマクロブロックを複数の部分マクロブロックに区分すること、該部分マクロブロックの各々に対して該2つの参照フレームの各々の中の予測された領域の位置を見つけること、及び該動き補償コーデックがデコードすることが可能な区分の該限られた数の半分よりも多くない数に該部分マクロブロックの数を制限すること、を具備する。同時にただ1つの参照フレームから参照フレーム部分の位置を見つけることが可能でありそして各マクロブロックに対して限られた数の区分をデコードすることが可能な動き補償コーデックによってデコードされるように2つの参照フレームから予測された2方向画像をエンコードするための装置であって:該2方向画像のマクロブロックを複数の部分マクロブロックに区分するための手段、該部分マクロブロックの各々に対して該2つの参照フレームの各々の中の予測された領域の位置を見つけるための手段、及び該動き補償コーデックがデコードすることが可能な区分の該限られた数の半分よりも多くない数に該部分マクロブロックの数を制限するための手段、を具備する。同時にただ1つの参照フレームから参照フレーム部分の位置を見つけることが可能でありそして各マクロブロックに対して限られた数の区分をデコードすることが可能な動き補償コーデックによってデコードされるように2つの参照フレームから予測された2方向画像をエンコードするための電子デバイスであって、該電子デバイスは、該2方向画像のマクロブロックを複数の部分マクロブロックに区分するために、該部分マクロブロックの各々に対して該2つの参照フレームの各々の中の予測された領域の位置を見つけるために、及び該動き補償コーデックがデコードすることが可能な区分の該限られた数の半分よりも多くない数に該部分マクロブロックの数を制限するために、構成される。同時にただ1つの参照フレームから参照フレーム部分の位置を見つけることが可能でありそして各マクロブロックに対して限られた数の区分をデコードすることが可能な動き補償コーデックによってデコードされるように2つの参照フレームから予測された2方向画像をエンコードするための方法をコンピュータに実行させるための命令を有するコンピュータ読み取り可能な媒体であって:該2方向画像のマクロブロックを複数の部分マクロブロックに区分すること、該部分マクロブロックの各々に対して該2つの参照フレームの各々の中の予測された領域の位置を見つけること、及び該動き補償コーデックがデコードすることが可能な区分の該限られた数の半分よりも多くない数に該部分マクロブロックの数を制限すること、を具備する。情報及び信号が、多様な異なる技術及び技法のいずれかを使用して表わされることができることを、当業者は、理解する。例えば、上記の説明の全体を通して参照されることができる、データ、指示、命令、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁場又は磁力粒子、光場又は光粒子、若しくはこれらの任意の組み合わせによって表わされることができる。本明細書中に開示された例に関連して説明された各種の例示的な論理ブロック、モジュール、回路、及びアルゴリズムのステップが、電子ハードウェア、コンピュータソフトウェア、若しくは両者の組み合わせとして与えられることができることを、当業者は、さらに価値を認めるはずである。ハードウェア及びソフトウェアのこの互換性を明確に説明するために、各種の例示的な複数の構成要素、ブロック、モジュール、回路、及びステップが、それらの機能性の面から一般的に上記に説明されてきている。そのような機能性が、ハードウェア又はソフトウェアとして与えられるかどうかは、固有のアプリケーション及びシステム全体に課せられた設計の制約に依存する。知識のある者は、述べられた機能性を各々の固有のアプリケーションに対して違ったやり方で実行することができる。しかし、そのような実行の判断は、開示された方法の範囲からの逸脱を生じさせるとして説明されるべきではない。本明細書中に開示された例に関連して述べられた、各種の例示的な論理ブロック、モジュール、及び回路は、汎用プロセッサ、ディジタル信号プロセッサDSP:digitalsignalprocessor、用途特定集積回路ASIC:applicationspecificintegratedcircuit、フィールドプログラマブルゲートアレイFPGA:fieldprogrammablegatearray若しくはその他のプログラマブル論理デバイス、ディスクリートゲート論理素子又はトランジスタ論理素子、ディスクリートハードウェア素子、若しくは本明細書中に説明された機能を実行するために設計されたこれらのいずれかの組み合わせで、与えられる又は実行されることができる。汎用プロセッサは、マイクロプロセッサであり得るが、しかし代わりに、プロセッサは、いずれかの従来型のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシンであり得る。プロセッサは、演算デバイスの組み合わせとして与えられることができる。例えば、DSPとマイクロプロセッサの組み合わせ、複数のマイクロプロセッサの組み合わせ、DSPコアとともに1又はそれより多くのマイクロプロセッサの組み合わせ、若しくはいずれかの他のそのような構成の組み合わせであることができる。本明細書中に開示された例に関連して説明された方法のステップ又はアルゴリズムのステップは、ハードウェアにおいて、プロセッサにより実行されるソフトウェアモジュールにおいて、又は両者の組み合わせにおいて直接実現されることができる。ソフトウェアモジュールは、RAMメモリ、フラッシュメモリ、ROMメモリ、EPROMメモリ、EEPROMメモリ、レジスタ、ハードディスク、脱着可能なディスク、CD-ROM、若しくは、この技術において公知の他のいずれかの記憶媒体の中に常駐できる。ある具体例の記憶媒体は、プロセッサが記憶媒体から情報を読み出し、そこに情報を書き込めるようにプロセッサと接続される。あるいは、記憶媒体は、プロセッサに集積されることができる。プロセッサ及び記憶媒体は、用途特定集積回路ASIC中に常駐できる。ASICは、ワイアレスモデム中に常駐できる。あるいは、プロセッサ及び記憶媒体は、ワイアレスモデム内に単体素子として常駐できる。開示された例のこれまでの説明は、本技術に知識のあるいかなる者でも、開示された方法及び装置を作成し、使用することを可能にするために提供される。これらの例への各種の変形は、当業者に容易に明白にされるであろう。そして、本明細書中に規定された原理は、開示された方法及び装置の精神又は範囲から逸脱することなく、その他の例に適用されることができる。このようにして、ベースレイヤのソフトウェア、ファームウェア及びハードウェアに対して最小の変更でベースレイヤの非スケーラブルコーディング設計に基づいて、2方向予測を介して、スケーラブルビデオのコード化されたデータを提供する方法,装置及びシステムが、記載されてきている。本明細書中に開示された実施形態に関連して述べられた、各種の例示的な、論理素子、論理ブロック、モジュール、及び回路は、汎用プロセッサ、ディジタル信号プロセッサDSP、用途特定集積回路ASIC、フィールドプログラマブルゲートアレイFPGA若しくはその他のプログラマブルロジックデバイス、ディスクリートゲート論理素子又はトランジスタ論理素子、ディスクリートハードウェア素子、若しくは本明細書中に説明された機能を実行するために設計されたこれらのいずれかの組み合わせで、与えられる又は実行されることができる。汎用プロセッサは、マイクロプロセッサであり得るが、しかし代わりに、プロセッサは、いずれかの従来型のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシンであり得る。プロセッサは、演算デバイスの組み合わせとして与えられることができる。例えば、DSPとマイクロプロセッサの組み合わせ、複数のマイクロプロセッサの組み合わせ、DSPコアとともに1又はそれ以上のマイクロプロセッサの組み合わせ、若しくはいずれかの他のそのような構成の組み合わせであることができる。本明細書中に開示された実施形態に関連して説明された方法のステップ又はアルゴリズムのステップは、ハードウェアにおいて、プロセッサにより実行されるソフトウェアモジュールにおいて、又は2つの組み合わせにおいて直接実現されることができる。ソフトウェアモジュールは、RAMメモリ、フラッシュメモリ、ROMメモリ、EPROMメモリ、EEPROMメモリ、レジスタ、ハードディスク、脱着可能なディスク、CD-ROM、若しくは、この技術において公知の他のいずれかの記憶媒体の中に常駐できる。ある具体例の記憶媒体は、プロセッサが記憶媒体から情報を読み出し、そこに情報を書き込めるようにプロセッサに接続される。あるいは、記憶媒体は、プロセッサに集積されることができる。プロセッサ及び記憶媒体は、ASIC中に常駐できる。ASICは、ユーザ端末中に常駐できる。あるいは、プロセッサ及び記憶媒体は、ユーザ端末中に単体素子として常駐できる。開示された実施形態のこれまでの説明は、本技術に知識のあるいかなる者でも、本発明を作成し、使用することを可能にするために提供される。これらの実施形態への各種の変形は、当業者に容易に明白にされるであろう。そして、本明細書中に規定された一般的な原理は、本発明の精神又は範囲から逸脱することなく、その他の実施形態、例えば、即時メッセージ通信サービス、又はいずれかの一般的なワイアレスデータ通信アプリケーション、に適用されることができる。それゆえ、本発明は、本明細書中に示された実施形態に制限することを意図したものではなく、本明細書中に開示した原理及び新規な機能と整合する最も広い範囲に適用されるものである。用語具体例のは、例、事例、又は実例として働くことを意味するように本明細書中ではもっぱら使用される。具体例のとして本明細書中に記載されたいずれかの実施形態が、その他の実施形態に対して好ましい又は優位であるとして解釈される必要はない。"