"基板上に積層された複数のLSIチップからなる半導体装置であって、シリコン貫通ビアが形成されたLSIチップと、前記シリコン貫通ビアが形成されたLSIチップ上に搭載され、前記シリコン貫通ビアを介して電源経路と電気的に接続する1以上の受動部品と、を有することを特徴とする半導体装置。前記シリコン貫通ビアは、前記積層された複数のLSIチップの各LSIチップに形成され、前記受動部品は、最上層のLSIチップ上に搭載され、前記シリコン貫通ビアを介して電源経路と電気的に接続させたことを特徴とする請求項1に記載の半導体装置。前記シリコン貫通ビアが形成されたLSIチップの面積が、その上に積層されるLSIチップの面積より大きい場合に、前記受動部品は、下層に配置されたLSIチップにおいて、上層のLSIチップよって占有された領域以外の部分に搭載され、前記シリコン貫通ビアを介して電源経路と電気的に接続することを特徴とする請求項1に記載の半導体装置。前記シリコン貫通ビアは、前記受動部品との接続端子として、前記シリコン貫通ビアが形成されたLSIチップ裏面に突出させ、突出させた複数の前記シリコン貫通ビアの間に前記受動部品を挟みこむ形状で電源経路と電気的に接続することを特徴とする請求項3に記載の半導体装置。前記受動部品の接続端子は、前記LSIチップ表面の接続端子と同一の材料もしくは低融点の材料で形成されたことを特徴とする請求項3または4に記載の半導体装置。前記シリコン貫通ビアが形成されたLSIチップにおいて、前記受動部品が搭載される領域の前記シリコン貫通ビアの穴径を、他のLSIチップと接続する領域のシリコン貫通ビアの穴径よりも大きくしたことを特徴とする請求項3乃至5に記載の半導体装置。基板上に、シリコン貫通ビアと受動部品を有する下層のLSIチップとその上に積層された上層のLSIチップと放熱部材を有する半導体装置の製造方法であって、前記受動部品と前記上層のLSIチップの厚さの差を吸収する凹みを前記放熱部材に形成する工程と、前記放熱部材に前記受動部品と前記上層のLSIチップを搭載して一体化させ、その後に下層のLSIチップと接合する工程と、を有することを特徴とする半導体装置の製造方法。しかしながら、複数のLSIチップが、シリコン貫通ビアTSVを介して積層されているパッケージ形状では、LSIチップが増えた分だけチップコンデンサの必要数も増えるため、上記の問題はさらに顕著になる。そこで、本発明では、TSVが形成されたLSIチップが搭載されたパッケージ内において、LSIチップから受動部品までの配線距離を短くする構造およびその製造方法を提供する。発明の一つの態様は、基板上に積層された複数のLSIチップからなる半導体装置であって、シリコン貫通ビアが形成されたLSIチップと、前記シリコン貫通ビアが形成されたLSIチップ上に搭載され、前記シリコン貫通ビアを介して電源経路と電気的に接続する1以上の受動部品と、を有することを特徴とする半導体装置に関する。上記本発明の一態様によれば、シリコン貫通ビアが形成されたLSIチップに搭載された受動部品チップコンデンサ等は、LSIチップとの距離が近くなるため、電源供給の効率化を図ることが可能となる。以下、本発明の実施形態につき、図面に基づいて説明する。<実施例1>図1は、本発明の実施の形態になるTSVを有するLSIチップ上に受動部品を搭載した半導体装置の構成実施例1を示す。本発明の半導体装置は、パッケージ基板3と、チップコンデンサ4を搭載し、シリコン貫通ビアTSV12が形成された第一のLSIチップ1と、第一のLSIチップ1の上に積層され、第一のLSIチップ1より小さいサイズの第二のLSIチップ2とが順次積層された構造を有する。また、第一のLSIチップ1、第二のLSIチップ2の表面図の下面側において、それぞれ半導体集積回路11、半導体集積回路21を有する。さらに、第一のLSIチップ1/第二のLSIチップ2間及び第二のLSIチップ2/パッケージ基板3間には、それぞれ、電気的に接続するためのはんだバンプ101、102が設けられ、パッケージ基板3の表面側には、外部接続端子としてのはんだバンプ103が設けられている。第一のLSIチップ1のシリコン貫通ビアTSV12は、シリコンウェハにドライエッチングを施すことによって形成される。TSV12は、積層する第二のLSIチップ2の搭載位置及びチップコンデンサ4の搭載位置に対応して形成させている。TSV12の製造では、ビアの側面、底面にSiO2の絶縁層を形成し、Cuメッキでビアを充填する。CMPChemicalMechanicalPolishing処理でビア表面を研磨した後、半導体集積回路11を一般的な製造工程で形成する。シリコンウェハの回路面の他面側から研磨によって薄層化させる。ビアの底面近傍まで研磨させた後、ウェットエッチング工程でシリコンを選択的に取り除くことによって、TSV12部分が突起状に形成される。その後、SiO2層をエッチングすれば、Cuが凸状に形成されたことになり、第二のLSIチップ2およびチップコンデンサ4の接続端子として機能する。TSV12の表面は接続端子としてCuのままでもよく、Ni/AuやNi/SnAgからなるはんだによって被覆してもよい。以上述べてきたように、TSVが形成されたLSIチップに電源用のチップコンデンサを搭載する構成によって、パッケージ基板上に搭載した従来構成に比べ、チップコンデンサとLSIチップとの距離が短くなり、電源の供給効率を向上させることできる。図2は、本発明の実施の形態になるTSVを有するLSIへの受動部品の取り付け構成例を示す。図2aは、第一のLSIチップ1の裏面に突出させてチップコンデンサ4を搭載しやすくするためのTSV12の構造と取り付け構造を示したものである。また、図2bは、チップコンデンサ受動部品4搭載領域のTSV12の幅を太くした構造を示したものである。図2aに示すように、TSV12は、チップコンデンサ4との接続端子として、TSV12が形成された第一のLSIチップ1の裏面図の上面側に突出させ、突出させた複数のTSV12の間にチップコンデンサ4を挟みこむことによって電源経路と電気的に接続させている。これによってチップコンデンサ4の取り付けが容易となる。また、チップコンデンサ4の接続部5の材料は、複数のLSIチップ1、2間を接続するはんだバンプ101と同一の材料もしくは低融点の材料を用いて形成させるのが好ましい。また、図2bに示すように、TSV12が形成された第一のLSIチップ1において、チップコンデンサ4が搭載される領域のTSV12の穴径t2は、それより上層に積層される第二のLSIチップ2と接続する領域のTSV12の穴径t1よりも大きく構成している。これによって、チップコンデンサ4からの電源経路の抵抗をより低く抑えられ、効率的な電源供給が可能となる。図3は、本発明の実施の形態になる冷却部材を搭載した半導体装置の構成を示す。図3は、先に述べた図1の構成になる半導体装置に、さらに冷却部材6が追加された半導体装置を示すものである。図3に示すように、必要に応じてコンデンサ用の窪みを形成させたアルミニュウム、Cuなどのブロックからなる冷却部材6を、第二のLSIチップ2の裏面上面と接触させ、チップコンデンサ4が覆われるように接合させている。こうした冷却構造を含む本発明の半導体装置の寸法は、以下の通りである。1パッケージ基板寸法:20~40mm□2パッケージ基板厚:1mm程度3第一のLSIチップ厚TSV長:50~200μm4第一のLSIチップ寸法:10~25mm□5TSV径:φ5~20μm6TSVピッチ第二のLSIチップ搭載部:50~200μm7TSVピッチコンデンサ搭載部:400~1000μm8第二のLSIチップ厚:50~500μm9第二のLSIチップ寸法:5~20mm□10チップコンデンサ寸法:~2.0mmL,W、~0.5mmT11冷却部材寸法:パッケージ基板と同寸但し、上記した各寸法は一例に過ぎず、本発明はこれに限定されるものではない。図4は、本発明の実施の形態になる冷却部材を搭載した半導体装置の製造工程その1を示す。図4は、図3の半導体装置の構造を実現するための製造工程を示している。工程1パッケージ基板3に第一のLSIチップ1を実装第一のLSIチップ1の半導体回路集積以下、回路面という11にはんだによる接続端子はんだバンプ101を形成し、パッケージ基板3の表面パッドに実装する。工程2第一のLSIチップ1の裏面に第二のLSIチップ2とコンデンサ4を実装TSV12の端子面側に、回路面11にはんだバンプ101を回路面11に形成した第二のLSIチップ1とチップコンデンサ4を搭載し、加熱により固定させる。なお、第二のLSIチップ2とチップコンデンサ4は同時に搭載してもよく、第二のLSIチップ1を加熱固定後に、チップコンデンサ4を搭載して加熱固定させてもよい。後者の場合、チップコンデンサ4の接合部剤の融点は、第二のLSIチップ2の融点よりも同等以下であることが望ましい。また、チップコンデンサ4の接合部剤は、予め受動部品の端子に形成しておいてもよく、チップコンデンサ4搭載後にディスペンサによって塗布してもよい。チップコンデンサ4は、はんだよりも低融点の導電性接着剤で接合でもよい。また、チップコンデンサ4は、第一のLSIチップ1のTSV12端子の上に搭載するのではなく、第一のLSIチップ1の表面より突出させたTSV12の先端部の端子の間に、挟み込むように搭載させる。工程3冷却部材6を実装第二のLSIチップ2の裏面と接触し、チップコンデンサ4も覆うように接合し、また、必要に応じてチップコンデンサ4用に窪みを形成しておく。図5は、本発明の実施の形態になる冷却部材を搭載した半導体装置の製造工程その2を示す。図5は、図4で述べた製造方法とは別の手法として、第二のLSIチップ2およびチップコンデンサ4の積層工程を示すものである。パッケージ化したCPUモジュールには、マザーボード上で冷却部材が搭載されるのが一般的である。これを想定し、図5では、冷却部材6と、第二のLSIチップ2及びチップコンデンサ4とを一体化させる工程を導入した。工程1冷却部材6に凹み形成Cuからなる冷却部材6に、第二のLSIチップ2とチップコンデンサ4のそれぞれの高さに応じた溝をウエットなエッチングによって形成させる。工程2第2のLSIチップ2及びチップコンデンサ4を搭載搭載する部品の高さを吸収する溝が形成された冷却部材6に、半導体集積回路21側にはんだバンプ101が形成された第2のLSIチップ2とチップコンデンサ4とをはめ込み搭載する。工程3第一のLSIチップ1を積層こうして冷却部材6,第2のLSIチップ2、およびチップコンデンサ4が一体化された積層体の上に、さらに、TSV12の半導体集積回路11側にはんだバンプ102が形成された第一のLSIチップ1を積層する。工程4工程4:パッケージ基板実装冷却部材6,第2のLSIチップ2、チップコンデンサ4、および第一のLSIチップ1からなる積層体を反転させて、第一のLSIチップ1とパッケージ基板3とを接合させる。以上、第一のLSIチップ、第二のLSIチップ、チップコンデンサ、冷却部材の順に下から積層させていくのではなく、第二のLSIチップ、チップコンデンサ、冷却部材の一体化を先に形成する製造方法により、LSIチップの反りや接合応力の影響を低減させる高精度な実装が可能となる。<実施例2>実施例2では、TSVが形成された複数のLSIチップが積層され、その最上層のLSIチップ上にチップコンデンサを搭載する場合の半導体装置について述べる。図6は、本発明の実施の形態になるLSIチップ上に受動部品を搭載した半導体装置の構成実施例2を示す。本発明の半導体装置は、パッケージ基板3と、シリコン貫通ビアTSV12が形成された第一のLSIチップ1と、TSV22が形成された第二のLSIチップ2と、チップコンデンサ4とが順次積層された構造を有する。また、第一のLSIチップ1及び第二のLSIチップ2の表面図の下面側において、それぞれ半導体集積回路11、半導体集積回路21を有する。さらに、第一のLSIチップ1/第二のLSIチップ2間及び第二のLSIチップ2/パッケージ基板3間には、それぞれ、電気的に接続するためのはんだバンプ101、102が設けられ、パッケージ基板3の表面側には、外部接続端子としてのはんだバンプ103が設けられている。本発明の構成によって、チップコンデンサをパッケージ基板上に搭載する従来構成に比べ、チップコンデンサとLSIチップとの距離が短くなり、電源の供給効率を向上させることが期待できる。また、実施例1、2は、共に、チップコンデンサをパッケージ基板上に搭載する従来構成に比べ、パッケージ基板サイズを小さくできる。図7は、LSIパッケージにおける配線部及びビア部のモデル化を示す図である。図7は、TSVを有するLSIチップ上に電源用の受動部品を搭載させた本発明の効果を抵抗値DC値で評価するために、配線部とビア部の形状のモデル化を示したものである。DC抵抗値は、1式の通り表される。R=ρ×L/S1但し、ρ:抵抗率ΩmL:配線長さmS:配線断面積m2ここで、配線部とビア部の材料はともにCuを適用のため、ρ=1.68×10-8したがって、各部の抵抗は以下のように示される。配線部の抵抗R=1.68×10-8L/w×t2ビア部の抵抗R=1.68×10-8L/πr×223図8は、受動部品/LSIチップ間の電源供給経路を模式的に表した図である。図8に示すように、抵抗値の評価に供する試料は以下の通り。実施例1チップコンデンサ4は、TSV12を有する第一のLSIチップ1の裏面図の上面における第二のLSIチップ2近傍の空きスペースに搭載されている。本例では、チップコンデンサ4からLSIチップへの電源供給経路は、第一のLSIチップ1のTSV12と回路面を経由する。実施例2チップコンデンサ4は、TSV12を有する第一のLSIチップ1上に積層されたTSV22を有する第二のLSIチップ2の裏面図の上面に搭載されている。本例では、チップコンデンサ4からLSIチップへの電源供給経路は、直下のTSV22及びTSV12を経由する。比較例1チップコンデンサ4は、パッケージ基板3の裏面側図の下面に搭載されている。本例では、チップコンデンサ4からLSIチップ2への電源供給経路は、パッケージ基板3のコアビアと第一のLSIチップ1のTSV12を経由する。比較例2チップコンデンサ4は、パッケージ基板3の表面側図の上面に搭載されている。本例では、チップコンデンサ4からLSIチップ2への電源供給経路は、パッケージ基板3のコアビアは経由せず、第一のLSIチップ1のTSV12を経由する。以上、図8に示した各試料について、2式及び3式に基づき、DC抵抗を計算した。実施例1:実施例1における電源経路の抵抗値は、LSIチップ1におけるTSV12のビア部抵抗とLSIチップ内の配線部抵抗をそれぞれ計算し、その合計値となる。第一のLSIチップ裏面のキャパシタパッドから第一のLSIチップ内の回路までの配線抵抗として、ビア部の抵抗が0.27mΩ、配線部の抵抗が0.04mΩとなり、両者を合わせて0.31mΩが得られた。実施例2:実施例2における電源経路の抵抗値は、TSV21とTSV12の抵抗値の合計となる。第二のLSIチップ2裏面のキャパシタパッドから第一のLSIチップ内の回路までの配線抵抗として、実施例1で求めたビア部抵抗の倍の値0.54mΩが得られた。比較例1:パッケージ基板3裏面のキャパシタパッドから第一のLSIチップ1内の半導体集積回路11までの配線抵抗は、2.3mΩとなった。比較例2:パッケージ基板表面、LSIチップ横のキャパシタパッドから第一のLSIチップ内の半導体集積回路までの配線抵抗は、10.5mΩとなった。以上の結果が示すように、本発明のコンデンサチップの搭載構造は、比較例に対し、LSIチップへの電源供給経路のDC抵抗が、1/10~1/30低減されることが分かった。"