"表示回路制御部、光検出回路制御部、及び画素部を含み、前記画素部は、前記表示回路制御部から表示選択信号が入力され、前記表示選択信号に従って前記表示回路制御部から表示データ信号が入力され、入力される表示データ信号のデータに応じた表示状態になる表示回路と、それぞれ入射する光の照度に応じた光データを生成する複数の光検出回路と、を含み、前記光検出回路は、それぞれ第1の電流端子及び第2の電流端子を有し、前記第1の電流端子にX個の光検出リセット信号のうち一つの光検出リセット信号が入力されるX個Xは2以上の自然数の光電変換素子と、それぞれソース、ドレイン、及びゲートを有し、前記ソース及び前記ドレインの一方が前記X個の光電変換素子のうち、一つの光電変換素子の第2の電流端子に電気的に接続され、前記ゲートに前記光検出回路制御部からX個の電荷蓄積制御信号のうち一つの電荷蓄積制御信号が入力されるX個の電荷蓄積制御トランジスタと、ソース、ドレイン、及びゲートを有し、前記ソース及び前記ドレインの一方に単位電圧が入力され、前記ゲートが前記X個の電荷蓄積制御トランジスタのソース及びドレインの一方のそれぞれに電気的に接続される増幅トランジスタと、ソース、ドレイン、及びゲートを有し、前記ソース及び前記ドレインの一方が前記増幅トランジスタの前記ソース及び前記ドレインの他方に電気的に接続され、前記ソース及び前記ドレインを介して前記光データが光データ信号として出力される出力選択トランジスタと、を備える入出力装置。表示回路制御部、光検出回路制御部、及び画素部を含み、前記画素部は、前記表示回路制御部から表示選択信号が入力され、前記表示選択信号に従って前記表示回路制御部から表示データ信号が入力され、入力される表示データ信号のデータに応じた表示状態になる表示回路と、それぞれ入射する光の照度に応じた光データを生成する複数の光検出回路と、を含み、前記光検出回路は、それぞれ第1の電流端子及び第2の電流端子を有し、前記第1の電流端子に第1の電圧が入力されるX個Xは2以上の自然数の光電変換素子と、それぞれソース、ドレイン、及びゲートを有し、前記ソース及び前記ドレインの一方が前記X個の光電変換素子のうち一つの光電変換素子の第2の電流端子に電気的に接続され、前記ゲートに前記光検出回路制御部からX個の電荷蓄積制御信号のうち一つの電荷蓄積制御信号が入力されるX個の電荷蓄積制御トランジスタと、ソース、ドレイン、及びゲートを有し、前記ソース及び前記ドレインの一方に第2の電圧が入力され、前記ゲートが前記X個の電荷蓄積制御トランジスタのソース及びドレインの一方のそれぞれに電気的に接続される増幅トランジスタと、ソース、ドレイン、及びゲートを有し、前記ソース及び前記ドレインの一方が前記増幅トランジスタの前記ソース及び前記ドレインの他方に電気的に接続され、前記ソース及び前記ドレインを介して前記光データが光データ信号として出力される出力選択トランジスタと、ソース、ドレイン、及びゲートを有し、前記ソース及び前記ドレインの一方に第3の電圧が入力され、前記ソース及び前記ドレインの他方が前記増幅トランジスタの前記ゲートに電気的に接続され、前記ゲートに光検出リセット信号が入力される光検出リセットトランジスタと、を備える入出力装置。表示回路制御部、光検出回路制御部、及び画素部を含み、前記画素部は、前記表示回路制御部から表示選択信号が入力され、前記表示選択信号に従って前記表示回路制御部から表示データ信号が入力され、入力される表示データ信号のデータに応じた表示状態になる表示回路と、それぞれ入射する光の照度に応じた光データを生成する複数の光検出回路と、を含み、前記光検出回路は、それぞれ第1の電流端子及び第2の電流端子を有し、前記第1の電流端子に第1の電圧が入力されるX個Xは2以上の自然数の光電変換素子と、それぞれソース、ドレイン、及びゲートを有し、前記ソース及び前記ドレインの一方が前記X個の光電変換素子のうち一つの光電変換素子の第2の電流端子に電気的に接続され、前記ゲートに前記光検出回路制御部からX個の電荷蓄積制御信号のうち一つの電荷蓄積制御信号が入力されるX個の電荷蓄積制御トランジスタと、ソース、ドレイン、及びゲートを有し、前記ソース及び前記ドレインの一方に第2の電圧が入力され、前記ゲートが前記X個の電荷蓄積制御トランジスタのソース及びドレインの一方のそれぞれに電気的に接続される増幅トランジスタと、ソース、ドレイン、及びゲートを有し、前記ソース及び前記ドレインの一方にリセット電圧信号が入力され、前記ソース及び前記ドレインの他方が前記増幅トランジスタの前記ゲートに電気的に接続され、前記ゲートに光検出リセット信号が入力される光検出リセットトランジスタと、を備える入出力装置。請求項1乃至請求項3のいずれか一項において、前記X個の電荷蓄積制御トランジスタのそれぞれは、チャネルが形成され、キャリア濃度が1×1014/cm3未満である酸化物半導体層を含む入出力装置。請求項1乃至請求項4のいずれか一項において、前記増幅トランジスタは、チャネルが形成され、元素周期表における第14族の半導体を含有する半導体層を含む入出力装置。従来の入出力装置では、光電変換素子であるフォトダイオード毎に増幅トランジスタ、初期化光検出リセットトランジスタ、及び選択トランジスタを設けるため、1つの光電変換素子に対するトランジスタの数が多いといった問題があった。トランジスタの数が多いと、例えば画素のサイズの縮小が難しく、また、トランジスタのリーク電流における影響も大きくなる。本発明の一態様は、1つの光電変換素子に対するトランジスタの数を少なくすること及びトランジスタのリーク電流における影響を小さくすることの一つ又は複数を課題の一つとする。本発明の一態様は、光電変換素子、電荷蓄積制御トランジスタ、及び増幅トランジスタを備える光検出回路を含み、少なくとも増幅トランジスタを複数の光電変換素子により共有させて光検出回路を構成するものである。これにより、画素部におけるトランジスタの数の低減を図る。また、本発明の一態様は、光電変換素子、電荷蓄積制御トランジスタ、増幅トランジスタ、及び出力選択トランジスタを備える光検出回路を含み、少なくとも増幅トランジスタ及び出力選択トランジスタを複数の光電変換素子により共有させて光検出回路を構成するものである。これにより、画素部におけるトランジスタの数の低減を図る。また、本発明の一態様は、光電変換素子、電荷蓄積制御トランジスタ、増幅トランジスタ、出力選択トランジスタ、及び光検出リセットトランジスタを備える光検出回路を含み、少なくとも増幅トランジスタ、出力選択トランジスタ、及び光検出リセットトランジスタを複数の光電変換素子により共有させて光検出回路を構成するものである。これにより、画素部におけるトランジスタの数の低減を図る。また、本発明の一態様は、光電変換素子毎に、オフ電流の少ない電荷蓄積制御トランジスタを設け、光電変換素子に入射する光の照度に応じた量の電荷を一定期間保持するものである。これにより、トランジスタのリーク電流における影響の低減を図る。本発明の一態様により、光電変換素子の数に対するトランジスタの数を少なくすることができるため、画素部におけるトランジスタの数を少なくすることができる。本発明を説明するための実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではないとする。なお、各実施の形態の内容を互いに適宜組み合わせることができる。また、各実施の形態の内容を互いに置き換えることができる。また、第1、第2などの序数を用いた用語は、構成要素の混同を避けるために付したものであり、各構成要素は、序数の数に限定されない。実施の形態1本実施の形態では、画像を表示することにより情報の出力が可能であり、且つ入射する光により情報の入力が可能な入出力装置の例について説明する。本実施の形態における入出力装置の例について、図1を用いて説明する。図1は、本実施の形態における入出力装置の例を説明するための図である。まず、本実施の形態における入出力装置の構成例について、図1Aを用いて説明する。図1Aは、本実施の形態における入出力装置の構成例を示す模式図である。図1Aに示す入出力装置は、表示回路制御部101aと、光検出回路制御部101bと、光源部101cと、画素部101dと、を含む。表示回路制御部101aは、表示駆動回路DISPDRVともいう111と、表示データ信号出力回路DDOUTともいう112と、を含む。光検出回路制御部101bは、光検出駆動回路PSDRVともいう113と、読み出し回路116と、を含む。光源部101cは、ライトユニットLIGHTともいう114を含む。画素部101dは、複数の表示回路DISPともいう115dと、複数の光検出回路PSともいう115pと、を含む。なお、1個以上の表示回路115dにより1つの画素が構成される。また、画素に1個以上の光検出回路115pが含まれてもよい。また、複数の表示回路115dは、画素部101dにおいて、行列方向に配置される。また、複数の光検出回路115pは、画素部101dにおいて、行列方向に配置される。表示駆動回路111は、パルス信号である複数の表示選択信号信号DSELともいうを出力する機能を有する。表示駆動回路111は、例えばシフトレジスタを備える。表示駆動回路111は、シフトレジスタからパルス信号を出力させることにより、表示選択信号を出力することができる。表示データ信号出力回路112には、画像信号が入力される。表示データ信号出力回路112は、入力された画像信号を元に電圧信号である表示データ信号信号DDともいうを生成し、生成した表示データ信号を出力する機能を有する。表示データ信号出力回路112は、例えばスイッチングトランジスタを備える。なお、入出力装置において、トランジスタは、2つの端子と、印加される電圧により該2つの端子の間に流れる電流を制御する電流制御端子と、を有する。なお、トランジスタに限らず、素子において、互いの間に流れる電流が制御される端子を電流端子ともいい、2つの電流端子のそれぞれを第1の電流端子及び第2の電流端子ともいう。また、入出力装置において、トランジスタとしては、例えば電界効果トランジスタを用いることができる。電界効果トランジスタの場合、第1の電流端子は、ソース及びドレインの一方であり、第2の電流端子は、ソース及びドレインの他方であり、電流制御端子は、ゲートである。また、一般的に電圧とは、ある二点間における電位の差電位差ともいうのことをいう。しかし、電圧及び電位の値は、回路図などにおいていずれもボルトVで表されることがあるため、区別が困難である。そこで、本明細書では、特に指定する場合を除き、ある一点の電位と基準となる電位基準電位ともいうとの電位差を、該一点の電圧として用いる場合がある。表示データ信号出力回路112は、スイッチングトランジスタがオン状態のときに画像信号のデータを表示データ信号として出力することができる。スイッチングトランジスタは、電流制御端子にパルス信号である制御信号を入力することにより制御することができる。なお、表示回路115dの数が複数である場合には、複数のスイッチングトランジスタを選択的にオン状態又はオフ状態にすることにより、画像信号のデータを複数の表示データ信号として出力してもよい。光検出駆動回路113は、パルス信号である光検出リセット信号信号PRSTともいう、パルス信号である蓄積制御信号信号TXともいうを出力する機能を有する。なお、必要に応じて光検出駆動回路113がパルス信号である出力選択信号信号OSELともいうを出力する機能を有する構成にしてもよい。光検出駆動回路113は、例えばシフトレジスタを備える。このとき、光検出駆動回路113は、シフトレジスタからパルス信号を出力させることにより、光検出リセット信号及び蓄積制御信号、又は光検出リセット信号、蓄積制御信号、及び出力選択信号を出力することができる。ライトユニット114は、光源を備える発光ユニットである。光源としては、例えば冷陰極管又は発光ダイオードを用いることができる。発光ダイオードは、可視光領域例えば光の波長が360nm乃至830nmである領域の波長を有する光を発する発光ダイオードである。発光ダイオードとしては、例えば白色発光ダイオードを用いることができる。なお、それぞれの色の発光ダイオードの数は、複数でもよい。また、発光ダイオードとして、例えば赤色発光ダイオード、緑色発光ダイオード、及び青色発光ダイオードを用いてもよい。赤色発光ダイオード、緑色発光ダイオード、及び青色発光ダイオードを用いることにより、例えば1つのフレーム期間中に表示選択信号に従って、赤色発光ダイオード、緑色発光ダイオード、及び青色発光ダイオードの一つ又は複数を順次切り替えて発光させることにより、フルカラーの画像を表示する駆動方式フィールドシーケンシャル駆動方式を用いることができ、且つフルカラーでの被読み取り物の読み取りを行うことができる。なお、例えば発光ダイオードの点灯を制御する制御回路を設け、パルス信号であり、該制御回路に入力される制御信号に従って、発光ダイオードの点灯を制御することもできる。表示回路115dは、ライトユニット114に重畳する。表示回路115dには、ライトユニット114から光が入射する。また、表示回路115dには、パルス信号である表示選択信号が入力され、且つ入力された表示選択信号に従って表示データ信号が入力される。表示回路115dは、入力された表示データ信号のデータに応じた表示状態になる機能を有する。表示回路115dは、例えば表示選択トランジスタ及び表示素子を備える。表示選択トランジスタは、表示素子に表示データ信号のデータを入力させるか否かを選択する機能を有する。表示素子は、表示選択トランジスタに従って表示データ信号のデータが入力されることにより、表示データ信号のデータに応じた表示状態になる機能を有する。表示素子としては、例えば液晶素子などを用いることができる。また、液晶素子を備える入出力装置の表示方式としては、TNTwistedNematicモード、IPSInPlaneSwitchingモード、STNSuperTwistedNematicモード、VAVerticalAlignmentモード、ASMAxiallySymmetricalignedMicro-cellモード、OCBOpticallyCompensatedBirefringenceモード、FLCFerroelectricLiquidCrystalモード、AFLCAntiFerroelectricLiquidCrystalモード、MVAMulti-DomainVerticalAlignmentモード、PVAPatternedVerticalAlignmentモード、ASVAdvancedSuperViewモード、又はFFSFringeFieldSwitchingモードなどを用いてもよい。光検出回路115pは、ライトユニット114に重畳する。例えば画素部101dに被読み取り物がある場合、ライトユニット114から照射された光が被読み取り物により反射し、該反射した光が光検出回路115pに入射する。光検出回路115pには、光検出リセット信号及び電荷蓄積制御信号が入力される。また、赤色用、緑色用、及び青色用の光検出回路115pを設けることもできる。例えば、赤色、緑色、及び青色のカラーフィルタを設け、赤色、緑色、及び青色のカラーフィルタを介してそれぞれの色用の光検出回路115pにより光データを生成し、生成した複数の光データを合成して画像データを生成することにより、フルカラーの画像データを生成することもできる。光検出回路115pは、X個Xは2以上の自然数の光電変換素子PCEともいうと、X個の電荷蓄積制御トランジスタ、及び増幅トランジスタを少なくとも備える。X個の光電変換素子のそれぞれは、第1の電流端子及び第2の電流端子を有し、X個の光電変換素子の第1の電流端子のそれぞれには、単位電圧又はX個の光検出リセット信号のうち、互いに異なる光検出リセット信号が入力される。光電変換素子は、第1の光が入射することにより、入射した光の照度に応じて電流光電流ともいうが流れる機能を有する。なお、光電変換素子の第1の電流端子に単位電圧が入力される場合、光電変換素子の第1の電流端子に入力される単位電圧の値は適宜設定される。X個の電荷蓄積制御トランジスタの第1の電流端子のそれぞれは、X個の光電変換素子のうち、互いに異なる光電変換素子の第2の電流端子に電気的に接続され、X個の電荷蓄積制御トランジスタの電流制御端子のそれぞれには、X個の電荷蓄積制御信号のうち、互いに異なる電荷蓄積制御信号が入力される。増幅トランジスタの第1の電流端子及び第2の電流端子の一方には、単位電圧が入力され、増幅トランジスタの第1の電流端子及び第2の電流端子の他方を介して光データが光データ信号として出力され、増幅トランジスタの電流制御端子は、X個の電荷蓄積制御トランジスタの第2の電流端子のそれぞれに電気的に接続される。つまり、X個の電荷蓄積制御トランジスタにより1つの増幅トランジスタが共有して用いられる。なお、単位電圧の値は適宜設定される。なお、光検出回路115pは、増幅トランジスタの第1の電流端子又は第2の電流端子を介して光データを光データ信号として出力する。読み出し回路116は、光データを読み出す光検出回路115pを選択し、選択した光検出回路115pから光データを読み出す機能を有する。読み出し回路116は、例えば選択回路を用いて構成される。例えば、選択回路は、スイッチングトランジスタを備え、該スイッチングトランジスタに従って光検出回路115pから光データ信号が入力されることにより光データを読み出すことができる。さらに、光検出回路115pの構成例について、図1Bを用いて説明する。図1Bは、図1Aに示す入出力装置における光検出回路の構成例を示す回路図である。図1Bに示す光検出回路は、光電変換素子131_1乃至光電変換素子131_ZZは3以上の自然数のZ個の光電変換素子と、トランジスタ132と、トランジスタ133と、トランジスタ134_1乃至トランジスタ134_ZのZ個のトランジスタ134と、を備える。光電変換素子131_KKは1乃至Zの自然数の第1の電流端子には、光検出リセット信号PRST_Kが入力される。光電変換素子131_1乃至光電変換素子131_Zのそれぞれとしては、例えばフォトダイオード又はフォトトランジスタなどを用いることができる。フォトダイオードの場合、フォトダイオードのアノード及びカソードの一方が光電変換素子の第1の電流端子に相当し、フォトダイオードのアノード及びカソードの他方が光電変換素子の第2の電流端子に相当する。また、フォトトランジスタの場合、フォトトランジスタのソース及びドレインの一方が光電変換素子の第1の電流端子に相当し、フォトトランジスタのソース及びドレインの他方が光電変換素子の第2の電流端子に相当する。トランジスタ134_Kのソース及びドレインの一方は、光電変換素子131_Kの第2の電流端子に接続され、トランジスタ134_Kのゲートには、電荷蓄積制御信号TX_Kが入力される。なお、トランジスタ134_Kのソース及びドレインの一方と光電変換素子131_Kとの接続箇所をノードN11_Kともいう。トランジスタ134_1乃至トランジスタ134_Zのそれぞれは、電荷蓄積制御トランジスタとしての機能を有する。トランジスタ134_1乃至トランジスタ134_Zのそれぞれとしては、例えばチャネルが形成される酸化物半導体層を含むトランジスタを用いることができる。上記酸化物半導体層は、真性I型ともいう、又は実質的に真性である半導体層であり、キャリアの数が極めて少なく、キャリア濃度は、1×1014/cm3未満、好ましくは1×1012/cm3未満、さらに好ましくは1×1011/cm3未満である。また、上記酸化物半導体層を含むトランジスタのオフ電流は、チャネル幅1μmあたり10aA1×10-17A以下、好ましくは1aA1×10-18A以下、さらには好ましくは10zA1×10-20A以下、さらに好ましくは1zA1×10-21A以下、さらに好ましくは100yA1×10-22A以下である。また、上記酸化物半導体層は、キャリア濃度が低いため、該酸化物半導体層を含むトランジスタは、温度が変化した場合であっても、オフ電流が低い。例えばトランジスタの温度が150°Cであっても、オフ電流は、100zA/μm以下である。トランジスタ132のソース及びドレインの一方には、電圧V0が入力され、トランジスタ132のゲートは、トランジスタ134_1乃至トランジスタ134_Zのソース及びドレインの他方のそれぞれに接続される。なお、トランジスタ132のゲートと、トランジスタ134_1乃至トランジスタ134_Zのソース及びドレインの他方のそれぞれとの接続箇所をノードN12ともいう。また、電圧V0の値は、適宜設定される。トランジスタ132は、増幅トランジスタとしての機能を有する。トランジスタ133のソース及びドレインの一方は、トランジスタ132のソース及びドレインの他方に接続され、トランジスタ133のゲートには、信号OSELが入力される。なお、トランジスタ132及びトランジスタ133としては、例えばチャネルが形成され、元素周期表における第14族の半導体シリコンなどを含有する半導体層又はチャネルが形成される酸化物半導体層を含むトランジスタを用いることができる。酸化物半導体層を含むトランジスタとしては、トランジスタ134_1乃至トランジスタ134_Zに適用可能な酸化物半導体層を用いたトランジスタを用いることができる。また、トランジスタ134_1乃至トランジスタ134_Z及びトランジスタ133としてチャネルが形成される酸化物半導体層を用い、トランジスタ132として、例えばチャネルが形成され、元素周期表における第14族の半導体シリコンなどを含有する半導体層を用いることもできる。次に、図1Bに示す光検出回路の駆動方法例について、図1Cを用いて説明する。図1Cは、図1Bに示す光検出回路の駆動方法例を説明するためのタイミングチャートであり、信号PRST_1乃至信号PRST_Z、信号TX_1乃至信号TX_Z、及び信号OSELのそれぞれの状態を示す。なお、ここでは、一例として光電変換素子131_1乃至光電変換素子131_Zのそれぞれがフォトダイオードであり、電圧V0の値が基準電位と同じ値である場合について説明する。図1Bに示す光検出回路の駆動方法例では、期間T11において、信号PRST_1のパルスplsともいう及び信号TX_1のパルスが入力され、さらに、期間T12において、信号PRST_2のパルス及び信号TX_2のパルスが入力される。その後、期間毎に、異なる信号PRST及び信号TXのパルスが順次入力され、期間T13において、信号PRST_Zのパルス及び信号TX_Zのパルスが入力される。信号PRST_K及び信号TX_Kのパルスが入力されている間、光電変換素子131_Kは、順方向に電流が流れる状態になり、且つトランジスタ134_Kがオン状態になる。これにより、ノードN11_K及びノードN12の電圧は、一定の値にリセットされる。よって、ノードN11_1乃至ノードN11_Zの電圧は、順次リセットされ、またノードN12の電圧もリセットされる。なお、期間T11乃至期間T13において、信号PRST_Kのパルス幅は、信号TX_Kのパルス幅より長いことが好ましく、信号TX_Kのパルスの入力が終わったときに信号PRST_Kのパルスがまだ入力されていることが好ましい。さらに、期間T11乃至期間T13において、信号PRST_Kのパルスが入力された後、再度信号TX_Kのパルスが入力されるまで、光電変換素子131_Kは、第1の電流端子及び第2の電流端子の間に、順方向とは逆方向に電圧が印加された状態になる。このとき、光電変換素子131_Kには、入射する光の照度に応じて電流が流れ、光電変換素子131_Kに流れる電流に応じてノードN11_Kの電圧値が変化する。なお、期間T11乃至期間T13において、信号PRST_Kのパルスが入力された後、再度信号TX_Kのパルスが入力されるまでの期間を蓄積期間ともいう。さらに、期間T14において、信号TX_1のパルスが入力され、期間T15において、信号OSELのパルスが入力される。さらに、期間T16において、信号TX_2のパルスが入力され、期間T17において、信号OSELのパルスが入力される。その後、異なる信号PRSTのパルスが順次入力され、信号PRSTのパルスが入力された後の期間において、信号OSELのパルスが入力され、期間T18において、信号TX_Zのパルスが入力され、期間T19において、信号OSELのパルスが入力される。期間T14乃至期間T19において、信号TX_Kのパルスが入力されている間、トランジスタ134_Kがオン状態になり、ノードN11_Kの電圧及びノードN12の電圧が変化する。このとき、ノードN11_Kの電圧及びノードN12の電圧は、それぞれに付加する容量比に応じた値に変化する。ノードN12の電圧が変化するとトランジスタ132のソース及びドレインの間のチャネル抵抗の値が変化する。また、信号OSELのパルスが入力されている間、トランジスタ133がオン状態になり、トランジスタ132のソース及びドレイン、並びにトランジスタ133のソース及びドレインを介して電流が流れる。トランジスタ132のソース及びドレイン、並びにトランジスタ133のソース及びドレインを介して流れる電流は、ノードN12の電圧、すなわちトランジスタ132のゲートの電圧の値に依存する。よって、トランジスタ132のソース及びドレイン、並びにトランジスタ133のソース及びドレインを介して流れる電流は、蓄積期間に光電変換素子131_Kに入射する光の照度に応じた値となる。例えば、光電変換素子131_Kに入射する光の照度が高いほど、光データの電圧を低くすることもできる。なお、これに限定されず、光の照度が高いほど、光データの電圧を高くすることもできる。図1Bに示す光検出回路は、トランジスタ133のソース及びドレインの他方から光データを光データ信号として出力する。なお、期間T14乃至期間T19において、信号OSELのパルスが入力された後、次の信号TX_MMは2乃至Zの自然数のパルスが入力される前に、信号TX_M-1及び信号PRST_M-1のパルスを入力してノードN12を再びリセット状態にしてもよい。このように、期間T14乃至期間T19において、信号OSELのパルスが入力された後、次の信号TX_MMは2乃至Zの自然数のパルスが入力される前に、信号TX_M-1及び信号PRST_M-1のパルスを入力することにより、改めてリセット動作を行う必要がないため、読み取り撮像ともいうの周期を短くすることができる。以上が図1Bに示す光検出回路の駆動方法例である。次に、本実施の形態における入出力装置の駆動方法例として、図1Aに示す入出力装置の駆動方法例について説明する。図1Aに示す入出力装置の駆動方法例では、表示選択信号のパルスに従って表示回路115dに表示データ信号が入力され、表示回路115dは、入力された表示データ信号のデータに応じた表示状態になり、画素部101dは、画像を表示する。また、図1Aに示す入出力装置の駆動方法例では、図1Cを用いて説明した光検出回路の駆動方法を用いて複数の光検出回路115pのそれぞれに入射する光の照度に応じた複数の光データを生成し、光データ信号として順次出力する。さらに、読み出し回路116により複数の光検出回路115pから出力された光データを順次読み出す。読み出された光データは、例えば被読み取り物の座標検出又は画像データ生成など、所定の処理に用いられる。なお、上記生成した光データから画像信号を生成し、該画像信号を用いて表示データ信号を生成してもよい。これにより、光データに応じて表示画像を変化させることもできる。図1を用いて説明したように、本実施の形態における入出力装置の一例は、光検出回路において、1つの増幅トランジスタ及び1つの出力選択トランジスタを複数の電荷蓄積制御トランジスタ及び複数の光電変換素子により共有して用いる構成である。上記構成にすることにより、画素部におけるトランジスタの数を少なくすることができる。画素部におけるトランジスタの数を少なくすることにより、1つの画素のサイズの縮小又は光電変換素子のサイズの拡大を行うことができる。例えば光電変換素子のサイズが大きくなるほど入射する光の感度が向上する。また、本実施の形態における入出力装置の一例は、少なくとも電荷蓄積制御トランジスタとして、オフ電流が少なく、チャネルが形成される酸化物半導体層を含むトランジスタを用いる構成である。上記構成にすることにより、電荷蓄積制御トランジスタのリーク電流による光データの変動を抑制することができるため、SN比を向上させることができる。また、従来では1つの増幅トランジスタのゲートに複数の電荷蓄積制御トランジスタのソース及びドレインの他方を接続させた場合、電荷蓄積制御トランジスタのリーク電流により増幅トランジスタのゲートの電圧の変動が大きかった。しかしながら、上記構成にすることにより、電荷蓄積制御トランジスタのリーク電流による光データの変動を抑制することができるため、1つの増幅トランジスタのゲートに複数の電荷蓄積制御トランジスタのソース及びドレインの他方を接続させた構成であっても増幅トランジスタのゲートの電圧の変動を抑制することができる。よって、1つの増幅トランジスタを複数の電荷蓄積制御トランジスタ及び光電変換素子により共有して用いる構成である場合、電荷蓄積制御トランジスタとして、オフ電流が少なく、チャネルが形成される酸化物半導体層を含むトランジスタを用いることが好適である。実施の形態2本実施の形態では、上記実施の形態の入出力装置における光検出回路の他の例について説明する。なお、本実施の形態における光検出回路の例において、上記実施の形態の入出力装置における光検出回路と同じ部分については、上記実施の形態の入出力装置における光検出回路の説明を適宜援用する。本実施の形態における光検出回路の例について、図2を用いて説明する。図2は、本実施の形態における光検出回路を説明するための図である。まず、本実施の形態における光検出回路の構成例について、図2Aを用いて説明する。図2Aは、本実施の形態における光検出回路の構成例を示す回路図である。図2Aに示す光検出回路は、図1Bに示す光検出回路と同様に光電変換素子131_1乃至光電変換素子131_ZのZ個の光電変換素子と、トランジスタ132と、トランジスタ133と、トランジスタ134_1乃至トランジスタ134_ZのZ個のトランジスタと、を備える。さらに、図2Aに示す光検出回路は、トランジスタ135を備える。図2Aに示す光検出回路において、光電変換素子131_Kの第1の電流端子には、電圧Vbが入力される。トランジスタ134_Kのソース及びドレインの一方は、光電変換素子131_Kの第2の電流端子に接続され、トランジスタ134_Kのゲートには、電荷蓄積制御信号TX_Kが入力される。トランジスタ132のソース及びドレインの一方には、電圧V0が入力され、トランジスタ132のゲートは、トランジスタ134_1乃至トランジスタ134_Zのソース及びドレインの他方のそれぞれに接続される。トランジスタ133のソース及びドレインの一方は、トランジスタ132のソース及びドレインの他方に接続され、トランジスタ133のゲートには、信号OSELが入力される。トランジスタ135のソース及びドレインの一方には、電圧Vaが入力され、トランジスタ135のソース及びドレインの他方は、トランジスタ132のゲートに接続され、トランジスタ135のゲートには、光検出リセット信号PRSTが入力される。トランジスタ135は、トランジスタ132のゲートノードN12の電圧をリセットする光検出リセットトランジスタとしての機能を有する。なお、電圧Va及び電圧Vbの一方は、高電源電圧Vddであり、電圧Va及び電圧Vbの他方は、低電源電圧Vssである。電圧Va及び電圧Vbの値は、例えばトランジスタの極性などにより互いに入れ替わる場合がある。次に、図2Aに示す光検出回路の駆動方法例について、図2Bを用いて説明する。図2Bは、図2Aに示す光検出回路の駆動方法例を説明するためのタイミングチャートであり、信号PRST、信号TX_1乃至信号TX_Z、及び信号OSELのそれぞれの状態を示す。なお、ここでは、一例として光電変換素子131_1乃至光電変換素子131_Zのそれぞれがフォトダイオードであり、電圧Vaが高電源電圧であり、電圧Vbが低電源電圧であり、電圧V0の値が基準電位と同じ値である場合について説明する。図2Aに示す光検出回路の駆動方法例では、期間T21において、信号TX_1のパルスが入力され、さらに、期間T22において、信号TX_2のパルスが入力される。その後、期間毎に、異なる信号TXのパルスが順次入力され、期間T23において、信号TX_Zのパルスが入力される。また、信号PRSTの1つのパルスが期間T21乃至期間T23にかけて入力される。信号PRST及び信号TX_Kのパルスが入力されている間、トランジスタ135がオン状態になり、光電変換素子131_Kは、順方向に電流が流れる状態になり、且つトランジスタ134_Kがオン状態になる。これにより、ノードN11_K及びノードN12の電圧は、一定の値にリセットされる。よって、ノードN11_1乃至ノードN11_Zの電圧は、順次リセットされる。さらに、期間T21乃至期間T23において、信号TX_Kのパルスが入力された後、再度信号TX_Kのパルスが入力されるまで、光電変換素子131_Kは、第1の電流端子及び第2の電流端子の間に、順方向とは逆方向に電圧が印加された状態になる。このとき、光電変換素子131_Kには、入射する光の照度に応じて電流が流れ、光電変換素子131_Kに流れる電流に応じてノードN11_Kの電圧値が変化する。なお、期間T21乃至期間T23において、信号TX_Kのパルスが入力された後、再度信号TX_Kのパルスが入力されるまでの期間を蓄積期間ともいう。さらに、期間T24において、信号PRSTのパルスが入力され、期間T25において、信号TX_1のパルスが入力され、期間T26において、信号OSELのパルスが入力される。さらに、期間T27において、信号PRSTのパルスが入力され、期間T28において、信号TX_2のパルスが入力され、期間T29において、信号OSELのパルスが入力される。その後、信号PRSTのパルスが複数回入力され、信号PRSTのパルスが入力される毎にその後の期間において、異なる信号TXのパルスが入力され、信号TXのパルスが入力された後の期間において、信号OSELのパルスが入力され、期間T30において、信号PRSTのパルスが入力され、期間T31において信号TX_Zのパルスが入力され、期間T32において、信号OSELのパルスが入力される。期間T24乃至期間T32において、信号PRSTのパルスが入力されている間、ノードN12の電圧がリセットされる。また、期間T24乃至期間T32において、信号TX_Kのパルスが入力されている間、トランジスタ134_Kがオン状態になり、ノードN11_Kの電圧及びノードN12の電圧が変化する。このとき、ノードN11_Kの電圧及びノードN12の電圧は、それぞれに付加する容量比に応じた値に変化する。ノードN12の電圧が変化するとトランジスタ132のソース及びドレインの間のチャネル抵抗の値が変化する。また、期間T24乃至期間T32において、信号OSELのパルスが入力されている間、トランジスタ133がオン状態になり、トランジスタ132のソース及びドレイン、並びにトランジスタ133のソース及びドレインを介して電流が流れる。トランジスタ132のソース及びドレイン、並びにトランジスタ133のソース及びドレインを介して流れる電流は、ノードN12の電圧、すなわちトランジスタ132のゲートの電圧の値に依存する。よって、トランジスタ132のソース及びドレイン、並びにトランジスタ133のソース及びドレインを介して流れる電流は、蓄積期間に光電変換素子131_Kに入射する光の照度に応じた値となる。例えば、光電変換素子131_Kの入射する光の照度が高いほど、光データの電圧を低くすることもできる。なお、これに限定されず、光電変換素子131_Kの入射する光の照度が高いほど、光データの電圧を高くすることもできる。図2Aに示す光検出回路は、トランジスタ133のソース及びドレインの他方から光データを光データ信号として出力する。なお、期間T24乃至期間T32において、信号OSELのパルスが入力された後、次の信号TX_MMは2乃至Zの自然数のパルスが入力される前に、信号TX_M-1及び信号PRST_M-1のパルスを入力してノードN12を再びリセット状態にしてもよい。このように、期間T24乃至期間T32において、信号OSELのパルスが入力された後、次の信号TX_MMは2乃至Zの自然数のパルスが入力される前に、信号TX_M-1及び信号PRST_M-1のパルスを入力することにより、改めてリセット動作を行う必要がないため、読み取り撮像ともいうの周期を短くすることができる。以上が図2Aに示す光検出回路の駆動方法例である。図2を用いて説明したように、本実施の形態における光検出回路の一例は、1つの増幅トランジスタ及び1つの出力選択トランジスタを複数の電荷蓄積制御トランジスタ及び複数の光電変換素子により共有して用いる構成である。上記構成にすることにより、画素部におけるトランジスタの数を少なくすることができる。画素部におけるトランジスタの数を少なくすることにより、1つの画素のサイズの縮小又は光電変換素子のサイズの拡大を行うことができる。例えば光電変換素子のサイズが大きくなるほど入射する光の感度が向上する。さらに、本実施の形態における光検出回路の一例は、増幅トランジスタのゲートの電圧をリセットさせるか否かを選択する光検出リセットトランジスタを備える構成である。上記構成にすることにより、光検出回路に入射する光の照度に応じた光データの精度を向上させることができる。実施の形態3上記実施の形態の入出力装置における光検出回路の他の例について説明する。なお、本実施の形態における光検出回路の例において、上記実施の形態の入出力装置における光検出回路と同じ部分については、上記実施の形態の入出力装置における光検出回路の説明を適宜援用する。本実施の形態における光検出回路の例について、図3を用いて説明する。図3は、本実施の形態における光検出回路を説明するための図である。まず、本実施の形態における光検出回路の構成例について、図3Aを用いて説明する。図3Aは、本実施の形態における光検出回路の構成例を示す回路図である。図3Aに示す光検出回路は、図2Aに示す光検出回路と同様に光電変換素子131_1乃至光電変換素子131_ZのZ個の光電変換素子と、トランジスタ132と、トランジスタ134_1乃至トランジスタ134_ZのZ個のトランジスタと、トランジスタ135を備える。また、図3Aに示す光検出回路と図2Aに示す光検出回路を比較すると、図3Aに示す光検出回路には、トランジスタ133が設けられていない。図3Aに示す光検出回路において、光電変換素子131_Kの第1の電流端子には、電圧Vbが入力される。トランジスタ134_Kのソース及びドレインの一方は、光電変換素子131_Kの第2の電流端子に接続され、トランジスタ134_Kのゲートには、電荷蓄積制御信号TX_Kが入力される。トランジスタ132のソース及びドレインの一方には、電圧V0が入力され、トランジスタ132のゲートは、トランジスタ134_1乃至トランジスタ134_Zのソース及びドレインの他方のそれぞれに接続される。トランジスタ135のソース及びドレインの一方には、リセット電圧信号信号VRSともいうが入力され、トランジスタ135のソース及びドレインの他方は、トランジスタ132のゲートに接続され、トランジスタ135のゲートには、光検出リセット信号PRSTが入力される。次に、図3Aに示す光検出回路の駆動方法例について、図3Bを用いて説明する。図3Bは、図3Aに示す光検出回路の駆動方法例を説明するためのタイミングチャートであり、信号PRST、信号TX_1乃至信号TX_Z、及び信号OSELのそれぞれの状態を示す。なお、ここでは、一例として光電変換素子131_1乃至光電変換素子131_Zのそれぞれがフォトダイオードであり、電圧Vaが高電源電圧であり、電圧Vbが低電源電圧であり、電圧V0の値が基準電位と同じ場合について説明する。図3Aに示す光検出回路の駆動方法例では、期間T41において、信号PRSTのパルスが入力される。また、信号VRSの1つのパルスが期間T41乃至期間T45にかけて入力される。信号PRST及び信号VRSのパルスが入力されている間、トランジスタ135がオン状態になり、ノードN12の電圧は、一定の値にリセットされる。さらに、期間T42において信号TX_1のパルスが入力され、期間T42において信号TX_1のパルスが入力されている間に信号PRSTのパルスが入力される。さらに、期間T43において、信号TX_2のパルスが入力され、期間T43において信号TX_2のパルスが入力されている間に信号PRSTのパルスが入力される。その後、異なる信号TXのパルスが順次入力され、信号TXのパルスが入力されている間に信号PRSTのパルスが入力され、期間T44において、信号TX_Zのパルスが入力され、期間T44において信号TX_Zのパルスが入力されている間に信号PRSTのパルスが入力される。期間T42乃至期間T44において、信号PRST_Kのパルスが入力される前に信号TX_Kのパルスが入力されている間、トランジスタ134_Kがオン状態になり、ノードN11_Kの電圧及びノードN12の電圧が変化する。このとき、ノードN11_Kの電圧及びノードN12の電圧は、それぞれに付加する容量比に応じて変化する。ノードN12の電圧が変化するとトランジスタ132のソース及びドレインの間のチャネル抵抗の値が変化する。さらに、トランジスタ132のソース及びドレインを介して電流が流れる。トランジスタ132のソース及びドレインを介して流れる電流は、ノードN12の電圧、すなわちトランジスタ132のゲートの電圧の値に依存する。また、期間T42乃至期間T44において、信号TX_K及び信号VRSのパルスが入力されている間、ノードN12の電圧がリセットされ、電圧Vaと同等の値になる。さらに、期間T42乃至期間T44において、信号PRST_Kのパルスが入力された後、再度信号TX_Kのパルスが入力されるまで例えば次の読み取り期間における信号TX_Kのパルスが入力されるまで、光電変換素子131_Kは、第1の電流端子及び第2の電流端子の間に、順方向とは逆方向に電圧が印加された状態になる。このとき、光電変換素子131_Kには、入射する光の照度に応じて電流が流れ、光電変換素子131_Kに流れる電流に応じてノードN11_Kの値が変化する。なお、期間T42乃至期間T44において、信号PRST_Kのパルスが入力された後、再度信号TX_Kのパルスが入力されるまでの期間を蓄積期間ともいう。なお、トランジスタ132のソース及びドレインを介して流れる電流は、蓄積期間に光電変換素子131_Kに入射する光の照度に応じた値となる。例えば、光電変換素子131_Kの入射する光の照度が高いほど、光データの電圧を低くすることもできる。図3Aに示す光検出回路は、トランジスタ132のソース及びドレインの他方から光データを表す光データ信号を出力する。さらに、期間T45において、信号VRSのパルスが入力された後に信号PRSTのパルスが入力される。期間T45において、信号PRSTのパルスが入力されている間、トランジスタ135がオン状態になる。このとき、ノードN12の電圧がリセットされ、ノードN12の電圧は信号VRSの電圧と同等の値になり、トランジスタ132がオフ状態になる。以上が図3Aに示す光検出回路の駆動方法例である。図3を用いて説明したように、本実施の形態における光検出回路の一例は、1つの増幅トランジスタを複数の電荷蓄積制御トランジスタ及び複数の光電変換素子により共有して用いる構成である。上記構成にすることにより、画素部におけるトランジスタの数を少なくすることができる。画素部におけるトランジスタの数を少なくすることにより、1つの画素のサイズの縮小又は光電変換素子のサイズの拡大を行うことができる。例えば光電変換素子のサイズが大きくなるほど入射する光の感度が向上する。さらに、本実施の形態における光検出回路の一例は、増幅トランジスタのゲートの電圧をリセットさせるか否かを選択する光検出リセットトランジスタを備える構成である。上記構成にすることにより、光検出回路に入射する光の照度に応じた光データの精度を向上させることができる。図3を用いて説明したように、本実施の形態における光検出回路の一例は、光電変換素子、電荷蓄積制御トランジスタ、増幅トランジスタ、及び該増幅トランジスタのゲートの電圧をリセットさせるか否かを選択する光検出リセットトランジスタを備える構成である。上記構成にすることにより、光検出回路に入射する光の照度に応じた光データの生成精度を向上させつつ、出力選択トランジスタが無い分、トランジスタの数を低減することができる。実施の形態4本実施の形態では、上記実施の形態の入出力装置における表示回路の例について説明する。本実施の形態における表示回路の例について、図4を用いて説明する。図4は、本実施の形態における表示回路の例を説明するための図である。まず、本実施の形態における表示回路の構成例について、図4A及び図4Bを用いて説明する。図4A及び図4Bは、本実施の形態における表示回路の構成例を示す図である。図4Aに示す表示回路は、トランジスタ161aと、液晶素子162aと、容量素子163aと、を備える。なお、図4Aに示す表示回路において、トランジスタ161aは、電界効果トランジスタである。また、入出力装置において、液晶素子は、第1の表示電極、第2の表示電極、及び液晶層により構成される。液晶層は、第1の表示電極及び第2の表示電極の間に印加される電圧に応じて光の透過率が変化する。また、入出力装置において、容量素子は、第1の容量電極、第2の容量電極、並びに第1の容量電極及び第2の容量電極に重畳する誘電体層を含む。容量素子は、第1の容量電極及び第2の容量電極の間に印加される電圧に応じて電荷が蓄積される。トランジスタ161aのソース及びドレインの一方には、信号DDが入力され、トランジスタ161aのゲートには、信号DSELが入力される。液晶素子162aの第1の表示電極は、トランジスタ161aのソース及びドレインの他方に電気的に接続され、液晶素子162aの第2の表示電極には、電圧Vcが入力される。電圧Vcの値は、適宜設定することができる。容量素子163aの第1の容量電極は、トランジスタ161aのソース及びドレインの他方に電気的に接続され、容量素子163aの第2の容量電極には、電圧Vcが入力される。図4Bに示す表示回路は、トランジスタ161bと、液晶素子162bと、容量素子163bと、容量素子164と、トランジスタ165と、トランジスタ166と、を備える。なお、図4Bに示す表示回路において、トランジスタ161b、トランジスタ165、及びトランジスタ166は、電界効果トランジスタである。トランジスタ165のソース及びドレインの一方には、信号DDが入力され、トランジスタ165のゲートには、パルス信号である書き込み選択信号信号WSELともいうが入力される。容量素子164の第1の容量電極は、トランジスタ165のソース及びドレインの他方に電気的に接続され、容量素子164の第2の容量電極には、電圧Vcが入力される。トランジスタ161bのソース及びドレインの一方は、トランジスタ165のソース及びドレインの他方に電気的に接続され、トランジスタ161bのゲートには、信号DSELが入力される。液晶素子162bの第1の表示電極は、トランジスタ161bのソース及びドレインの他方に電気的に接続され、液晶素子162bの第2の表示電極には、電圧Vcが入力される。容量素子163bの第1の容量電極は、トランジスタ161bのソース及びドレインの他方に電気的に接続され、容量素子163bの第2の容量電極には、電圧Vcが入力される。電圧Vcの値は、表示回路の仕様に応じて適宜設定される。トランジスタ166のソース及びドレインの一方には、基準となる電圧が入力され、トランジスタ166のソース及びドレインの他方は、トランジスタ161bのソース及びドレインの他方に電気的に接続され、トランジスタ166のゲートには、パルス信号である表示リセット信号信号DRSTともいうが入力される。さらに、図4A及び図4Bに示す表示回路の各構成要素について説明する。トランジスタ161a及びトランジスタ161bは、表示選択トランジスタとしての機能を有する。液晶素子162a及び液晶素子162bにおける液晶層としては、第1の表示電極及び第2の表示電極に印加される電圧が0Vのときに光を透過する液晶層を用いることができ、例えば電気制御複屈折型液晶ECB型液晶ともいう、二色性色素を添加した液晶GH液晶ともいう、高分子分散型液晶、又はディスコチック液晶を含む液晶層などを用いることができる。また、液晶層としては、ブルー相を示す液晶層を用いてもよい。ブルー相を示す液晶層は、例えばブルー相を示す液晶とカイラル剤とを含む液晶組成物により構成される。ブルー相を示す液晶は、応答速度が1msec以下と短く、光学的等方性であるため、配向処理が不要であり、視野角依存性が小さい。よって、ブルー相を示す液晶を用いることにより、動作速度を向上させることができる。容量素子163a及び容量素子163bは、トランジスタ161a又はトランジスタ161bに従って第1の容量電極及び第2の容量電極の間に信号DDに応じた値の電圧が印加される保持容量としての機能を有する。容量素子163a及び容量素子163bを必ずしも設けなくてもよいが、容量素子163a及び容量素子163bを設けることにより、表示選択トランジスタのリーク電流に起因する液晶素子に印加された電圧の変動を抑制することができる。容量素子164は、トランジスタ165に従って第1の容量電極及び第2の容量電極の間に信号DDに応じた値の電圧が印加される保持容量としての機能を有する。トランジスタ165は、容量素子164に信号DDを入力させるか否かを選択する書き込み選択トランジスタとしての機能を有する。トランジスタ166は、液晶素子162bに印加される電圧をリセットさせるか否かを選択する表示リセット選択トランジスタとしての機能を有する。なお、トランジスタ161a、トランジスタ161b、トランジスタ165、及びトランジスタ166としては、例えばチャネルが形成され、元素周期表における第14族の半導体シリコンなどを含有する半導体層又は酸化物半導体層を含むトランジスタを用いることができる。次に、図4A及び図4Bに示す表示回路の駆動方法例について説明する。まず、図4Aに示す表示回路の駆動方法例について、図4Cを用いて説明する。図4Cは、図4Aに示す表示回路の駆動方法例を説明するためのタイミングチャートであり、信号DD及び信号DSELのそれぞれの状態を示す。図4Aに示す表示回路の駆動方法例では、信号DSELのパルスが入力されると、トランジスタ161aがオン状態になる。トランジスタ161aがオン状態になると、表示回路に信号DDが入力され、液晶素子162aの第1の表示電極及び容量素子163aの第1の容量電極の電圧が信号DDの電圧と同等の値になる。このとき、液晶素子162aは、書き込み状態状態wtともいうになり、信号DDに応じた光の透過率になる。これにより、表示回路は、信号DDのデータデータD1乃至データDQQは2以上の自然数のそれぞれに応じた表示状態になる。その後、トランジスタ161aがオフ状態になり、液晶素子162aは、保持状態状態hldともいうになり、第1の表示電極及び第2の表示電極の間に印加される電圧を、次に信号DSELのパルスが入力されるまで、初期値からの変動量が基準値より大きくならないように保持する。また、液晶素子162aが保持状態のとき、上記実施の形態の入出力装置におけるライトユニットは、点灯状態になる。次に、図4Bに示す表示回路の駆動方法例について、図4Dを用いて説明する。図4Dは、図4Bに示す表示回路の駆動方法例を説明するためのタイミングチャートである。図4Bに示す表示回路の駆動方法例では、信号DRSTのパルスが入力されると、トランジスタ166がオン状態になり、液晶素子162bの第1の表示電極及び容量素子163bの第1の容量電極の電圧が基準となる電圧にリセットされる。また、信号WSELのパルスが入力されると、トランジスタ165がオン状態になり、信号DDが表示回路に入力され、容量素子164の第1の容量電極が信号DDの電圧と同等の値になる。その後、信号DSELのパルスが入力されると、トランジスタ161bがオン状態になり、液晶素子162bの第1の表示電極及び容量素子163bの第1の容量電極の電圧が容量素子164の第1の容量電極の電圧と同等の値になる。このとき、液晶素子162bは、書き込み状態になり、信号DDに応じた光の透過率になる。これにより、表示回路は、信号DDのデータデータD1乃至データDQのそれぞれに応じた表示状態になる。その後、トランジスタ161bがオフ状態になり、液晶素子162bは、保持状態になり、第1の表示電極及び第2の表示電極の間に印加される電圧を、次に信号DSELのパルスが入力されるまで、初期値からの変動量が基準値より大きくならないように保持する。また、液晶素子162bが保持状態のとき、上記実施の形態の入出力装置におけるライトユニットは、点灯状態になる。図4A及び図4Bを用いて説明したように、本実施の形態における表示回路の一例は、表示選択トランジスタ及び液晶素子を備える構成である。上記構成にすることにより、表示回路を表示データ信号に応じた表示状態にすることができる。また、図4Bを用いて説明したように、本実施の形態における表示回路の一例は、表示選択トランジスタ及び液晶素子に加え、書き込み選択トランジスタ及び容量素子を備える構成である。上記構成にすることにより、液晶素子をある表示データ信号のデータに応じた表示状態に設定している間に、容量素子に次の表示データ信号のデータを書き込むことができる。よって、表示回路の動作速度を向上させることができる。実施の形態5本実施の形態では、上記実施の形態を用いて説明した入出力装置におけるトランジスタに適用可能なトランジスタについて説明する。上記実施の形態を用いて説明した入出力装置において、トランジスタとしては、例えばチャネルが形成され、元素周期表における第14族の半導体シリコンなどを含有する半導体層又は酸化物半導体層を含むトランジスタを用いることができる。なお、チャネルが形成される層をチャネル形成層ともいう。なお、上記半導体層は、単結晶半導体層、多結晶半導体層、微結晶半導体層、又は非晶質半導体層でもよい。さらに、上記実施の形態を用いて説明した入出力装置において、トランジスタとして適用可能な酸化物半導体層を含むトランジスタとしては、例えば高純度化することにより、真性I型ともいう、又は実質的に真性にさせた酸化物半導体層を有するトランジスタを用いることができる。上記酸化物半導体層を含むトランジスタの構造例について、図5を用いて説明する。図5は、本実施の形態におけるトランジスタの構造例を示す断面模式図である。図5Aに示すトランジスタは、ボトムゲート構造のトランジスタの一つであり、逆スタガ型トランジスタともいう。図5Aに示すトランジスタは、導電層401aと、絶縁層402aと、酸化物半導体層403aと、導電層405aと、導電層406aと、を含む。導電層401aは、基板400aの上に設けられる。絶縁層402aは、導電層401aの上に設けられる。酸化物半導体層403aは、絶縁層402aを介して導電層401aに重畳する。導電層405a及び導電層406aのそれぞれは、酸化物半導体層403aの一部の上に設けられる。さらに、図5Aにおいて、トランジスタの酸化物半導体層403aの上面の一部上面に導電層405a及び導電層406aが設けられていない部分は、絶縁層407aに接する。また、絶縁層407aは、導電層405a、導電層406a、及び酸化物半導体層403aが設けられていない箇所において絶縁層402aに接する。図5Bに示すトランジスタは、図5Aに示す構造に加え、導電層408aを含む。導電層408aは、絶縁層407aを介して酸化物半導体層403aに重畳する。図5Cに示すトランジスタは、ボトムゲート構造のトランジスタの一つである。図5Cに示すトランジスタは、導電層401bと、絶縁層402bと、酸化物半導体層403bと、導電層405bと、導電層406bと、を含む。導電層401bは、基板400bの上に設けられる。絶縁層402bは、導電層401bの上に設けられる。導電層405b及び導電層406bは、絶縁層402bの一部の上に設けられる。酸化物半導体層403bは、絶縁層402bを介して導電層401bに重畳する。さらに、図5Cにおいて、トランジスタにおける酸化物半導体層403bの上面及び側面は、絶縁層407bに接する。また、絶縁層407bは、導電層405b、導電層406b、及び酸化物半導体層403bが設けられていない箇所において絶縁層402bに接する。なお、図5A及び図5Cにおいて、絶縁層の上に保護絶縁層を設けてもよい。図5Dに示すトランジスタは、図5Cに示す構造に加え、導電層408bを含む。導電層408bは、絶縁層407bを介して酸化物半導体層403bに重畳する。図5Eに示すトランジスタは、トップゲート構造のトランジスタの一つである。図5Eに示すトランジスタは、導電層401cと、絶縁層402cと、酸化物半導体層403cと、導電層405c及び導電層406cと、を含む。酸化物半導体層403cは、絶縁層447を介して基板400cの上に設けられる。導電層405c及び導電層406cは、それぞれ酸化物半導体層403cの上に設けられる。絶縁層402cは、酸化物半導体層403c、導電層405c、及び導電層406cの上に設けられる。導電層401cは、絶縁層402cを介して酸化物半導体層403cに重畳する。さらに、図5A乃至図5Eに示す各構成要素について説明する。基板400a乃至基板400cとしては、例えば透光性を有する基板を用いることができ、透光性を有する基板としては、例えばガラス基板又はプラスチック基板を用いることができる。導電層401a乃至導電層401cのそれぞれは、トランジスタのゲートとしての機能を有する。なお、トランジスタのゲートとしての機能を有する導電層をゲート電極又はゲート配線ともいう。導電層401a乃至導電層401cとしては、例えばモリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、若しくはスカンジウムなどの金属材料、又はこれらを主成分とする合金材料の層を用いることができる。また、導電層401a乃至導電層401cの形成に適用可能な材料の層の積層により、導電層401a乃至導電層401cを構成することもできる。絶縁層402a乃至絶縁層402cのそれぞれは、トランジスタのゲート絶縁層としての機能を有する。絶縁層402a乃至絶縁層402cとしては、例えば酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸化ハフニウム層を用いることができる。また、絶縁層402a乃至絶縁層402cに適用可能な材料の層の積層により絶縁層402a乃至絶縁層402cを構成することもできる。また、絶縁層402a乃至絶縁層402cとしては、例えば元素周期表における第13族元素及び酸素元素を含む材料の絶縁層を用いることもできる。酸化物半導体層403a乃至酸化物半導体層403cが第13族元素を含む場合に、酸化物半導体層403a乃至酸化物半導体層403cに接する絶縁層として第13族元素を含む絶縁層を用いることにより、該絶縁層と酸化物半導体層との界面の状態を良好にすることができる。第13族元素を含む材料としては、例えば酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどが挙げられる。なお、酸化アルミニウムガリウムとは、ガリウムの含有量原子よりアルミニウムの含有量原子が多い物質のことをいい、酸化ガリウムアルミニウムとは、ガリウムの含有量原子がアルミニウムの含有量原子以上の物質のことをいう。例えば、絶縁層402a乃至絶縁層402cとして、酸化ガリウムを含む絶縁層を用いることにより、絶縁層402a乃至絶縁層402cと、酸化物半導体層403a乃至酸化物半導体層403cとの界面における水素又は水素イオンの蓄積を低減することができる。また、例えば、絶縁層402a乃至絶縁層402cとして、酸化アルミニウムを含む絶縁層を用いることにより、絶縁層402a乃至絶縁層402cと、酸化物半導体層403a乃至酸化物半導体層403cとの界面における水素又は水素イオンの蓄積を低減することができる。また、酸化アルミニウムを含む絶縁層は、水が通りにくいため、酸化アルミニウムを含む絶縁層を用いることにより、該絶縁層を介して酸化物半導体層への水の侵入を抑制することができる。また、絶縁層402a乃至絶縁層402cとして、例えば、Al2Oxx=3α、αは0より大きく1より小さい値、Ga2Oxx=3α、αは0より大きく1より小さい値、又はGaxAl2-xO3αxは0より大きく2より小さい値、αは0より大きく1より小さい値で表記される材料を用いることもできる。また、絶縁層402a乃至絶縁層402cに適用可能な材料の層の積層により絶縁層402a乃至絶縁層402cを構成することもできる。例えば、複数のGa2Oxで表記される酸化ガリウムを含む層の積層により絶縁層402a乃至絶縁層402cを構成してもよい。また、Ga2Oxで表記される酸化ガリウムを含む絶縁層及びAl2Oxで表記される酸化アルミニウムを含む絶縁層の積層により絶縁層402a乃至絶縁層402cを構成してもよい。絶縁層447は、基板400cからの不純物元素の拡散を防止する下地層としての機能を有する。なお、絶縁層447を図5A乃至図5Dに示す構造のトランジスタに設けてもよい。絶縁層447としては、例えば絶縁層402a乃至絶縁層402cに適用可能な材料の層を用いることができる。また、絶縁層402a乃至絶縁層402cに適用可能な材料の層の積層により絶縁層447を構成してもよい。酸化物半導体層403a乃至酸化物半導体層403cのそれぞれは、トランジスタのチャネルが形成される層としての機能を有する。なお、トランジスタのチャネルが形成される層としての機能を有する層をチャネル形成層ともいう。酸化物半導体層403a乃至酸化物半導体層403cに適用可能な酸化物半導体としては、少なくともインジウムIn又は亜鉛Znを含む酸化物半導体を用いることが好ましい。また、InとZnを含む酸化物半導体を用いることが好ましい。また、酸化物半導体としては、例えばSn系金属酸化物などを用いることもできる。また、上記酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、上記酸化物半導体にガリウムGaを有することが好ましい。また、スタビライザーとして上記酸化物半導体にスズSnを有することが好ましい。また、スタビライザーとして上記酸化物半導体にハフニウムHfを有することが好ましい。また、スタビライザーとして上記酸化物半導体にアルミニウムAlを有することが好ましい。また、他のスタビライザーとして、ランタノイドである、ランタンLa、セリウムCe、プラセオジムPr、ネオジムNd、サマリウムSm、ユウロピウムEu、ガドリニウムGd、テルビウムTb、ジスプロシウムDy、ホルミウムHo、エルビウムEr、ツリウムTm、イッテルビウムYb、ルテチウムLuのいずれか一種或いは複数種を上記酸化物半導体に有してもよい。例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるIn-Zn系酸化物、Sn-Zn系酸化物、Al-Zn系酸化物、Zn-Mg系酸化物、Sn-Mg系酸化物、In-Mg系酸化物、In-Ga系酸化物、三元系金属の酸化物であるIn-Ga-Zn系酸化物IGZOとも表記する、In-Al-Zn系酸化物、In-Sn-Zn系酸化物、Sn-Ga-Zn系酸化物、Al-Ga-Zn系酸化物、Sn-Al-Zn系酸化物、In-Hf-Zn系酸化物、In-La-Zn系酸化物、In-Ce-Zn系酸化物、In-Pr-Zn系酸化物、In-Nd-Zn系酸化物、In-Sm-Zn系酸化物、In-Eu-Zn系酸化物、In-Gd-Zn系酸化物、In-Tb-Zn系酸化物、In-Dy-Zn系酸化物、In-Ho-Zn系酸化物、In-Er-Zn系酸化物、In-Tm-Zn系酸化物、In-Yb-Zn系酸化物、In-Lu-Zn系酸化物、四元系金属の酸化物であるIn-Sn-Ga-Zn系酸化物、In-Hf-Ga-Zn系酸化物、In-Al-Ga-Zn系酸化物、In-Sn-Al-Zn系酸化物、In-Sn-Hf-Zn系酸化物、In-Hf-Al-Zn系酸化物を用いることができる。また、上記酸化物半導体として適用可能な金属酸化物は、酸化シリコンを含んでいてもよい。なお、ここで、例えば、In-Ga-Zn系酸化物とは、InとGaとZnを主成分として有する酸化物という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素が入っていてもよい。In-Zn系金属酸化物を用いる場合、例えば、In:Zn=50:1乃至In:Zn=1:2モル数比に換算するとIn2O3:ZnO=25:1乃至In2O3:ZnO=1:4、好ましくはIn:Zn=20:1乃至In:Zn=1:1モル数比に換算するとIn2O3:ZnO=10:1乃至In2O3:ZnO=1:2、さらに好ましくはIn:Zn=15:1乃至In:Zn=1.5:1モル数比に換算するとIn2O3:ZnO=15:2乃至In2O3:ZnO=3:4の組成比である酸化物ターゲットを用いてIn-Zn系金属酸化物の半導体層を形成することができる。例えば、In-Zn系酸化物半導体の形成に用いるターゲットは、原子数比がIn:Zn:O=P:U:Rのとき、R>1.5PUとする。Inの量を多くすることにより、トランジスタの移動度電界効果移動度ともいうを向上させることができる。また、酸化物半導体としては、InMO3ZnOmmは0より大きい数で表記される材料を用いることもできる。InMO3ZnOmのMは、Ga、Al、Mn、及びCoから選ばれた一つ又は複数の金属元素を示す。例えば、In:Ga:Zn=1:1:1=1/3:1/3:1/3或いはIn:Ga:Zn=2:2:1=2/5:2/5:1/5の原子数比のIn-Ga-Zn系酸化物やその組成の近傍の酸化物を用いることができる。或いは、In:Sn:Zn=1:1:1=1/3:1/3:1/3、In:Sn:Zn=2:1:3=1/3:1/6:1/2或いはIn:Sn:Zn=2:1:5=1/4:1/8:5/8の原子数比のIn-Sn-Zn系酸化物やその組成の近傍の酸化物を用いるとよい。しかし、これらに限られず、必要とする半導体特性移動度、閾値電圧、その他の電気特性のばらつきなどに応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度などを適切なものとすることが好ましい。例えば、In-Sn-Zn系酸化物では比較的容易に高い移動度が得られる。しかしながら、In-Ga-Zn系酸化物でも、バルク内欠陥密度を低減することにより移動度を挙げることができる。なお、例えば、In、Ga、Znの原子数比がIn:Ga:Zn=a:b:cabc=1である酸化物の組成が、原子数比がIn:Ga:Zn=A:B:CABC=1の酸化物の組成だけ近傍であるとは、a、b、cがa―A2b―B2c―C2≦r2を満たすことをいう。rとしては、例えば、0.05とすればよい。他の酸化物でも同様である。酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さRaが1nm以下、好ましくは0.3nm以下、より好ましくは0.1nm以下の表面上に形成するとよい。なお、Raは、JISB0601で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張した値であり、基準面から指定面までの偏差の絶対値を平均した値と表現でき、以下の式にて定義される。なお、上記において、S0は、測定面座標x1,y1x1,y2x2,y1x2,y2で表される4点によって囲まれる長方形の領域の面積を指し、Z0は測定面の平均高さを指す。Raは原子間力顕微鏡AFM:AtomicForceMicroscopeにて評価可能である。なお、測定面とは、全測定データの示す面であり、三つのパラメータX,Y,Zから成り立っており、Z=FX,Yで表される。なお、Xの及びYの範囲は0乃至XMAX及びYMAXであり、Zの範囲はZMIN乃至ZMAXである。また、酸化物半導体としては、c軸配向し、かつab面、表面又は界面の方向から見て三角形状又は六角形状の原子配列を有し、c軸においては金属原子が層状又は金属原子と酸素原子とが層状に配列しており、ab面においてはa軸又はb軸の向きが異なるc軸を中心に回転した結晶CAAC:CAxisAlignedCrystalともいう。を含む酸化物を用いてもよい。次にCAACについて説明する。CAACを含む酸化物とは、広義に、非単結晶であって、そのab面に垂直な方向から見て、三角形、六角形、正三角形又は正六角形の原子配列を有し、かつc軸方向に垂直な方向から見て、金属原子が層状、又は金属原子と酸素原子が層状に配列した相を含む酸化物をいう。CAACは、単結晶ではなく、全てが非晶質でもない。また、CAACは、結晶化した部分結晶部分を含むが、1つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。CAACに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、CAACを構成する個々の結晶部分のc軸は一定の方向例えば、CAACが形成される基板面、CAACの表面などに垂直な方向に揃っていてもよい。又は、CAACを構成する個々の結晶部分のab面の法線は一定の方向例えば、CAACを支持する基板面、CAACの表面などに垂直な方向を向いていてもよい。CAACは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。このようなCAACの例として、膜状に形成され、膜表面又は支持する基板面に垂直な方向から観察すると三角形又は六角形の原子配列が認められ、かつその膜断面を観察すると金属原子又は金属原子及び酸素原子又は窒素原子の層状配列が認められる結晶を挙げることもできる。次に、CAACに含まれる結晶構造の一例について図18乃至図20を用いて詳細に説明する。なお、特に断りがない限り、図18乃至図20は上方向をc軸方向とし、c軸方向と直交する面をab面とする。なお、単に上半分、下半分という場合、ab面を境にした場合の上半分、下半分をいう。図18Aに、1個の6配位のInと、Inに近接の6個の4配位の酸素原子以下4配位のOと、を有する構造を示す。ここでは、金属原子が1個に対して、金属原子に近接の酸素原子のみ示した構造を小グループという。図18Aの構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図18Aの上半分及び下半分にはそれぞれ3個ずつ4配位のOがある。図18Aに示す小グループは電荷が0である。図18Bに、1個の5配位のGaと、Gaに近接の3個の3配位の酸素原子以下3配位のOと、Gaに近接の2個の4配位のOと、を有する構造を示す。3配位のOは、いずれもab面に存在する。図18Bの上半分及び下半分にはそれぞれ1個ずつ4配位のOがある。また、Inも5配位をとるため、図18Bに示す構造をとりうる。図18Bに示す小グループは電荷が0である。図18Cに、1個の4配位のZnと、Znに近接の4個の4配位のOと、を有する構造を示す。図18Cの上半分には1個の4配位のOがあり、下半分には3個の4配位のOがある。または、図18Cの上半分に3個の4配位のOがあり、下半分に1個の4配位のOがあってもよい。図18Cに示す小グループは電荷が0である。図18Dに、1個の6配位のSnと、Snに近接の6個の4配位のOと、を有する構造を示す。図18Dの上半分には3個の4配位のOがあり、下半分には3個の4配位のOがある。図18Dに示す小グループは電荷が1となる。図18Eに、2個のZnを含む小グループを示す。図18Eの上半分には1個の4配位のOがあり、下半分には1個の4配位のOがある。図18Eに示す小グループは電荷が-1となる。ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループユニットセルともいう。という。ここで、これらの小グループ同士が結合する規則について説明する。図18Aに示す6配位のInの上半分の3個のOは下方向にそれぞれ3個の近接Inを有し、下半分の3個のOは上方向にそれぞれ3個の近接Inを有する。5配位のGaの上半分の1個のOは下方向に1個の近接Gaを有し、下半分の1個のOは上方向に1個の近接Gaを有する。4配位のZnの上半分の1個のOは下方向に1個の近接Znを有し、下半分の3個のOは上方向にそれぞれ3個の近接Znを有する。このように、金属原子の上方向の4配位のOの数と、そのOの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の4配位のOの数と、そのOの上方向にある近接金属原子の数は等しい。Oは4配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は4になる。従って、金属原子の上方向にある4配位のOの数と、別の金属原子の下方向にある4配位のOの数との和が4個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、6配位の金属原子In又はSnが下半分の4配位のOを介して結合する場合、4配位のOが3個であるため、5配位の金属原子Ga又はIn又は4配位の金属原子Znのいずれかと結合することになる。これらの配位数を有する金属原子は、c軸方向において、4配位のOを介して結合する。また、この他にも、層構造の合計の電荷が0となるように複数の小グループが結合して中グループを構成する。図19Aに、In-Sn-Zn-O系の層構造を構成する中グループのモデル図を示す。図19Bに、3つの中グループで構成される大グループを示す。なお、図19Cは、図19Bの層構造をc軸方向から観察した場合の原子配列を示す。図19Aにおいては、簡単のため、3配位のOは省略し、4配位のOは個数のみ示し、例えば、Snの上半分及び下半分にはそれぞれ3個ずつ4配位のOがあることを丸枠の3として示している。同様に、図19Aにおいて、Inの上半分及び下半分にはそれぞれ1個ずつ4配位のOがあり、丸枠の1として示している。また、同様に、図19Aにおいて、下半分には1個の4配位のOがあり、上半分には3個の4配位のOがあるZnと、上半分には1個の4配位のOがあり、下半分には3個の4配位のOがあるZnとを示している。図19Aにおいて、In-Sn-Zn-O系の層構造を構成する中グループは、上から順に4配位のOが3個ずつ上半分及び下半分にあるSnが、4配位のOが1個ずつ上半分及び下半分にあるInと結合し、そのInが、上半分に3個の4配位のOがあるZnと結合し、そのZnの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分及び下半分にあるInと結合し、そのInが、上半分に1個の4配位のOがあるZn2個からなる小グループと結合し、この小グループの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分及び下半分にあるSnと結合している構成である。この中グループが複数結合して大グループを構成する。ここで、3配位のO及び4配位のOの場合、結合1本当たりの電荷はそれぞれ-0.667、-0.5と考えることができる。例えば、In6配位又は5配位、Zn4配位、Sn5配位又は6配位の電荷は、それぞれ3、2、4である。従って、Snを含む小グループは電荷が1となる。そのため、Snを含む層構造を形成するためには、電荷1を打ち消す電荷-1が必要となる。電荷-1をとる構造として、図18Eに示すように、2個のZnを含む小グループが挙げられる。例えば、Snを含む小グループが1個に対し、2個のZnを含む小グループが1個あれば、電荷が打ち消されるため、層構造の合計の電荷を0とすることができる。具体的には、図19Bに示した大グループが繰り返されることにより、In-Sn-Zn-O系の結晶In2SnZn3O8を得ることができる。なお、得られるIn-Sn-Zn-O系の層構造は、In2SnZn2O7ZnOmmは0又は自然数とする組成式で表すことができる。また、この他にも、四元系金属の酸化物であるIn-Sn-Ga-Zn系酸化物や、三元系金属の酸化物であるIn-Ga-Zn系酸化物IGZOとも表記する。、In-Al-Zn系酸化物、Sn-Ga-Zn系酸化物、Al-Ga-Zn系酸化物、Sn-Al-Zn系酸化物や、In-Hf-Zn系酸化物、In-La-Zn系酸化物、In-Ce-Zn系酸化物、In-Pr-Zn系酸化物、In-Nd-Zn系酸化物、In-Sm-Zn系酸化物、In-Eu-Zn系酸化物、In-Gd-Zn系酸化物、In-Tb-Zn系酸化物、In-Dy-Zn系酸化物、In-Ho-Zn系酸化物、In-Er-Zn系酸化物、In-Tm-Zn系酸化物、In-Yb-Zn系酸化物、In-Lu-Zn系酸化物や、二元系金属の酸化物であるIn-Zn系酸化物、Sn-Zn系酸化物、Al-Zn系酸化物、Zn-Mg系酸化物、Sn-Mg系酸化物、In-Mg系酸化物や、In-Ga系酸化物などを用いた場合も同様である。例えば、図20Aに、In-Ga-Zn-O系の層構造を構成する中グループのモデル図を示す。図20Aにおいて、In-Ga-Zn-O系の層構造を構成する中グループは、上から順に4配位のOが3個ずつ上半分及び下半分にあるInが、4配位のOが1個上半分にあるZnと結合し、そのZnの下半分の3個の4配位のOを介して、4配位のOが1個ずつ上半分及び下半分にあるGaと結合し、そのGaの下半分の1個の4配位のOを介して、4配位のOが3個ずつ上半分及び下半分にあるInと結合している構成である。この中グループが複数結合して大グループを構成する。図20Bに3つの中グループで構成される大グループを示す。なお、図20Cは、図20Bの層構造をc軸方向から観察した場合の原子配列を示している。ここで、In6配位又は5配位、Zn4配位、Ga5配位の電荷は、それぞれ3、2、3であるため、In、Zn及びGaのいずれかを含む小グループは、電荷が0となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に0となる。また、In-Ga-Zn-O系の層構造を構成する中グループは、図20Aに示した中グループに限定されず、In、Ga、Znの配列が異なる中グループを組み合わせた大グループもとりうる。以上がCAACに含まれる結晶構造の一例の説明である。さらに、図5に示す導電層405a乃至導電層405c及び導電層406a乃至導電層406cのそれぞれは、トランジスタのソース又はドレインとしての機能を有する。なお、トランジスタのソースとしての機能を有する導電層をソース電極又はソース配線ともいい、トランジスタのドレインとしての機能を有する導電層をドレイン電極又はドレイン配線ともいう。導電層405a乃至導電層405c及び導電層406a乃至導電層406cとしては、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、若しくはタングステンなどの金属材料、又はこれらの金属材料を主成分とする合金材料の層を用いることができる。また、導電層405a乃至導電層405c、及び導電層406a乃至導電層406cに適用可能な材料の層の積層により、導電層405a乃至導電層405c、及び導電層406a乃至導電層406cを構成することもできる。また、導電層405a乃至導電層405c及び導電層406a乃至導電層406cとしては、導電性の金属酸化物を含む層を用いることもできる。導電性の金属酸化物としては、例えば酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウム酸化スズ合金、又は酸化インジウム酸化亜鉛合金を用いることができる。なお、導電層405a乃至導電層405c及び導電層406a乃至導電層406cに適用可能な導電性の金属酸化物は、酸化シリコンを含んでいてもよい。絶縁層407a及び絶縁層407bとしては、絶縁層402a乃至絶縁層402cと同様に、例えば元素周期表における第13族元素及び酸素元素を含む材料の絶縁層を用いることができる。また、絶縁層407a及び絶縁層407bとしては、例えば、Al2Ox、Ga2Ox、又はGaxAl2-xO3αで表記される材料を用いることもできる。例えば、絶縁層402a乃至絶縁層402c並びに絶縁層407a及び絶縁層407bを、Ga2Oxで表記される酸化ガリウムを含む絶縁層により構成してもよい。また、絶縁層402a乃至絶縁層402c、並びに絶縁層407a及び絶縁層407bの一方を、Ga2Oxで表記される酸化ガリウムを含む絶縁層により構成し、絶縁層402a乃至絶縁層402c、並びに絶縁層407a及び絶縁層407bの他方を、Al2Oxで表記される酸化アルミニウムを含む絶縁層により構成してもよい。導電層408a及び導電層408bのそれぞれは、トランジスタのゲートとしての機能を有する。なお、トランジスタが導電層408a及び導電層408bを有する構造である場合、導電層401a及び導電層408aの一方、又は導電層401b及び導電層408bの一方を、バックゲート、バックゲート電極、又はバックゲート配線ともいう。ゲートとしての機能を有する層を、チャネル形成層を介して複数設けることにより、トランジスタの閾値電圧を制御することができる。導電層408a及び導電層408bとしては、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、若しくはタングステンなどの金属材料、又はこれらの金属材料を主成分とする合金材料の層を用いることができる。また、導電層408a及び導電層408bに適用可能な材料の層の積層により導電層408a及び導電層408bのそれぞれを構成することもできる。また、導電層408a及び導電層408bとしては、導電性の金属酸化物を含む層を用いることもできる。導電性の金属酸化物としては、例えば酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウム酸化スズ合金、又は酸化インジウム酸化亜鉛合金を用いることができる。なお、導電層408a及び導電層408bに適用可能な導電性の金属酸化物は、酸化シリコンを含んでいてもよい。なお、本実施の形態のトランジスタを、チャネル形成層としての機能を有する酸化物半導体層の一部の上に絶縁層を含み、該絶縁層を介して酸化物半導体層に重畳するように、ソース又はドレインとしての機能を有する導電層を含む構造としてもよい。上記構造である場合、絶縁層は、トランジスタのチャネル形成層を保護する層チャネル保護層ともいうとしての機能を有する。チャネル保護層としての機能を有する絶縁層としては、例えば絶縁層402a乃至絶縁層402cに適用可能な材料の層を用いることができる。また、絶縁層402a乃至絶縁層402cに適用可能な材料の層の積層によりチャネル保護層としての機能を有する絶縁層を構成してもよい。なお、図5A乃至図5Eに示すように、本実施の形態のトランジスタを、必ずしも酸化物半導体層の全てがゲート電極としての機能を有する導電層に重畳する構造にしなくてもよいが、酸化物半導体層の全てがゲート電極としての機能を有する導電層に重畳する構造にすることにより、酸化物半導体層への光の入射を抑制することができる。なお、酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、様々な理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Levinsonモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。半導体本来の移動度をμ0、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁粒界などが存在すると仮定すると以下の式で表現できる。ここで、Eはポテンシャル障壁の高さであり、kがボルツマン定数、Tは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Levinsonモデルにおいて、Eは以下の式で表される。ここで、eは電気素量、Nはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、nは単位面積当たりのチャネルに含まれるキャリア数、Coxは単位面積当たりの容量、Vgはゲート電圧、tはチャネルの厚さである。なお、厚さ30nm以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。また、線形領域におけるドレイン電流Idは、以下の式で表される。ここで、Lはチャネル長、Wはチャネル幅であり、ここでは、L=W=10μmである。また、Vdはドレイン電圧である。上式の両辺をVgで割り、さらに両辺の対数をとると、以下の式のようになる。数5の右辺一番右の部分はVgの関数である。この式からわかるように、縦軸をlnId/Vg、横軸を1/Vgとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Nが求められる。すなわち、トランジスタのId―Vg特性から、欠陥密度を評価できる。酸化物半導体としては、インジウムIn、スズSn、亜鉛Znの比率が、In:Sn:Zn=1:1:1のものでは欠陥密度Nは1×1012/cm2程度である。このようにして求めた欠陥密度などをもとに数2及び数3よりμ0=120cm2/Vsが導出される。欠陥のあるIn-Sn-Zn酸化物で測定される移動度は40cm2/Vs程度である。しかし、半導体内部及び半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ0は120cm2/Vsとなると予想できる。ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁層との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、チャネルとゲート絶縁層との界面からxだけ離れた場所における移動度μ1は、次の式で表される。ここで、Dはゲート方向の電界、B、lは定数である。B及びlは、実際の測定結果より求めることができ、上記の測定結果からは、B=4.75×107cm/s、l=10nm界面散乱が及ぶ深さである。Dが増加するすなわち、ゲート電圧が高くなると数6の第2項が増加するため、移動度μ1は低下することがわかる。半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ2を計算した結果を図21に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、SentaurusDeviceを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、2.8電子ボルト、4.7電子ボルト、15、15nmとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、5.5電子ボルト、4.6電子ボルト、4.6電子ボルトとした。また、ゲート絶縁層の厚さは100nm、比誘電率は4.1とした。チャネル長及びチャネル幅はともに10μm、ドレイン電圧Vdは0.1Vである。図21に示すように、ゲート電圧1Vで移動度100cm2/Vs以上であるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすることAtomicLayerFlatnessが望ましい。このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図22乃至図24に示す。なお、計算に用いたトランジスタの断面構造を図25に示す。図25に示すトランジスタは、酸化物半導体層にnの導電型を呈する半導体領域703a及び半導体領域703cを有する。半導体領域703a及び半導体領域703cの抵抗率は2×10-3Ωcmとする。図25Aに示すトランジスタは、下地絶縁層701と、下地絶縁層701に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物702の上に形成される。トランジスタは半導体領域703a、半導体領域703cと、それらに挟まれ、チャネル形成領域となる真性の半導体領域703bと、ゲート電極705を有する。ゲート電極705の幅を33nmとする。ゲート電極705と半導体領域703bの間には、ゲート絶縁層704を有し、また、ゲート電極705の両側面には側壁絶縁物706a及び側壁絶縁物706b、ゲート電極705の上部には、ゲート電極705と他の配線との短絡を防止するための絶縁物707を有する。側壁絶縁物の幅は5nmとする。また、半導体領域703a及び半導体領域703cに接して、ソース電極708a及びドレイン電極708bを有する。なお、図25Aに示すトランジスタのチャネル幅を40nmとする。図25Bに示すトランジスタは、下地絶縁層701と、酸化アルミニウムよりなる埋め込み絶縁物702の上に形成され、半導体領域703a、半導体領域703cと、それらに挟まれた真性の半導体領域703bと、幅33nmのゲート電極705と、ゲート絶縁層704と、側壁絶縁物706a及び側壁絶縁物706bと、絶縁物707と、ソース電極708a及びドレイン電極708bと、を含む点で図25Aに示すトランジスタと同じである。図25Aに示すトランジスタと図25Bに示すトランジスタの相違点は、側壁絶縁物706a及び側壁絶縁物706bの下の半導体領域の導電型である。図25Aに示すトランジスタでは、側壁絶縁物706a及び側壁絶縁物706bの下の半導体領域はnの導電型を呈する半導体領域703a及び半導体領域703cであるが、図25Bに示すトランジスタでは、真性の半導体領域703bである。すなわち、図25Bに示す半導体層において、半導体領域703a半導体領域703cとゲート電極705がLoffだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Loffをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物706a側壁絶縁物706bの幅と同じである。その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、SentaurusDeviceを使用した。図22は、図25Aに示す構造のトランジスタのドレイン電流Id、実線及び移動度μ、点線のゲート電圧Vg依存性を示す。ドレイン電流Idは、ドレイン電圧を1Vとし、移動度μはドレイン電圧を0.1Vとして計算したものである。図22Aはゲート絶縁層の厚さを15nmとしたときの図であり、図22Bはゲート絶縁層の厚さを10nmとしたときの図であり、図22Cはゲート絶縁層の厚さを5nmとしたときの図である。ゲート絶縁層が薄くなるほど、特にオフ状態でのドレイン電流Idオフ電流が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Idオン電流には目立った変化が無い。ゲート電圧1V前後で、ドレイン電流は10μAを超えることが示された。図23は、図25Bに示される構造のトランジスタで、オフセット長Loffを5nmとしたときのドレイン電流Id実線及び移動度μ点線のゲート電圧Vg依存性を示す図である。なお、ドレイン電圧を1Vとしてドレイン電流Idを計算し、ドレイン電圧を0.1Vとして移動度μを計算した。図23Aは、ゲート絶縁層の厚さを15nmとしたときの図であり、図23Bは、ゲート絶縁層の厚さを10nmとしたときの図であり、図23Cは、ゲート絶縁層の厚さを5nmとしたときの図である。また、図24は、図25Bに示す構造のトランジスタで、オフセット長Loffを15nmとしたときのドレイン電流Id実線及び移動度μ点線のゲート電圧依存性を示す図である。なお、ドレイン電圧を1Vとしてドレイン電流Idを計算し、ドレイン電圧を0.1Vとして移動度μを計算した。図24Aは、ゲート絶縁層の厚さを15nmとしたときの図であり、図24Bは、ゲート絶縁層の厚さを10nmとしたときの図であり、図24Cは、ゲート絶縁層の厚さを5nmとしたときの図である。いずれもゲート絶縁層が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。なお、移動度μのピークは、図22では80cm2/Vs程度であるが、図23では60cm2/Vs程度、図24では40cm2/Vs程度と、オフセット長Loffが増加するほど移動度μは低下する。また、オフ電流も同様に低下する傾向がある。一方、オン電流はオフセット長Loffの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧1V前後で、ドレイン電流は10μAを超えることが示された。また、In、Sn、Znを主成分とする酸化物半導体をチャネル形成領域とするトランジスタでは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体層を形成した後に熱処理を行うことにより良好な特性を得ることができる。なお、主成分とは組成比で5atomic以上含まれる元素をいう。In、Sn、Znを主成分とする酸化物半導体層の成膜後に基板を意図的に加熱することにより、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタの閾値電圧をプラスシフトさせ、ノーマリオフ化させることが可能となる。例えば、図28は、In、Sn、Znを主成分とし、チャネル長Lが3μm、チャネル幅Wが10μmである酸化物半導体層と、厚さ100nmのゲート絶縁層を用いたトランジスタの特性を示す図である。なお、ここではVdを10Vとした。図28Aは、基板を意図的に加熱せずにスパッタリング法でIn、Sn、Znを主成分とする酸化物半導体層を形成したときのトランジスタ特性を示す図である。このとき、電界効果移動度は、18.8cm2/Vsecである。一方、基板を意図的に加熱してIn、Sn、Znを主成分とする酸化物半導体層を形成すると電界効果移動度を向上させることが可能となる。図28Bは、基板を200°Cに加熱してIn、Sn、Znを主成分とする酸化物半導体層を形成したときのトランジスタ特性を示す図である。このとき、電界効果移動度は、32.2cm2/Vsecである。電界効果移動度は、In、Sn、Znを主成分とする酸化物半導体層を形成した後に熱処理をすることによって、さらに高めることができる。図28Cは、In、Sn、Znを主成分とする酸化物半導体層を200°Cでスパッタリング成膜した後、650°Cで熱処理をしたときのトランジスタ特性を示す図である。このとき、電界効果移動度は、34.5cm2/Vsecである。基板を意図的に加熱することによりスパッタリング成膜中の水分が酸化物半導体層中に取り込まれるのを低減することができる。また、成膜後に熱処理をすることによっても、酸化物半導体層から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することにより結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には100cm2/Vsecを超える電界効果移動度を実現することも可能になると推定される。In、Sn、Znを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させてもよい。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。基板を意図的に加熱して成膜すること及び/又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリオフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたIn、Sn、Znを主成分とする酸化物半導体層をチャネル形成領域としたトランジスタは、閾値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体層を用いた場合、この閾値電圧のマイナスシフト化は解消される。つまり、閾値電圧はトランジスタがノーマリオフとなる方向に動き。このような傾向は図28Aと図28Bの対比からも確認することができる。なお、In、Sn及びZnの比率を変えることによっても閾値電圧を制御することが可能であり、組成比としてIn:Sn:Zn=2:1:3とすることにより、トランジスタをノーマリオフ化しやすくすることができる。また、ターゲットの組成比をIn:Sn:Zn=2:1:3とすることにより結晶性の高い酸化物半導体層を得ることができる。意図的な基板加熱温度若しくは熱処理温度は、150°C以上、好ましくは200°C以上、より好ましくは400°C以上であり、より高温で成膜し或いは熱処理することによりトランジスタのノーマリオフ化を図ることが可能となる。また、意図的に基板を加熱した成膜及び/又は成膜後に熱処理をすることにより、ゲートバイアスストレスに対する安定性を高めることができる。例えば、2MV/cm、150°C、1時間印加の条件において、しきい値電圧のドリフトがそれぞれ±1.5V未満、好ましくは1.0V未満を得ることができる。実際に、酸化物半導体層成膜後に加熱処理を行っていない試料1と、650°Cの加熱処理を行った試料2のトランジスタに対してBT試験を行った。まず基板温度を25°Cとし、Vdを10Vとし、トランジスタのVg-Id特性の測定を行った。次に、基板温度を150°Cとし、Vdドレインとソースの間の電圧を0.1Vとした。次に、ゲート絶縁層608に印加される電界強度が2MV/cmとなるようにVgゲートとソースの間の電圧に20Vを印加し、そのまま1時間保持した。次に、Vgを0Vとした。次に、基板温度25°Cとし、Vdを10Vとし、トランジスタのVg-Id測定を行った。これをプラスBT試験という。同様に、まず基板温度を25°Cとし、Vdを10Vとし、トランジスタのVg-Id特性の測定を行った。次に、基板温度を150°Cとし、Vdを0.1Vとした。次に、ゲート絶縁層608に印加される電界強度が-2MV/cmとなるようにVgに-20Vを印加し、そのまま1時間保持した。次に、Vgを0Vとした。次に、基板温度25°Cとし、Vdを10Vとし、トランジスタのVg-Id測定を行った。これをマイナスBT試験という。試料1のプラスBT試験の結果を図29Aに、マイナスBT試験の結果を図29Bに示す。また、試料2のプラスBT試験の結果を図30Aに、マイナスBT試験の結果を図30Bに示す。試料1のプラスBT試験及びマイナスBT試験による閾値電圧の変動は、それぞれ1.80V及び-0.42Vであった。また、試料2のプラスBT試験及びマイナスBT試験による閾値電圧の変動は、それぞれ0.79V及び0.76Vであった。試料1及び試料2のいずれも、BT試験前後における閾値電圧の変動が小さく、信頼性が高いことがわかる。熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、又は減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行ってもよい。最初に脱水化脱水素化を行ってから酸素を酸化物半導体に加えることにより、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体層に注入する方法を適用してもよい。酸化物半導体中及び該酸化物半導体に積層される膜との界面には、酸素欠損による欠陥が生成されやすいが、係る熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は1×1016/cm3以上2×1020/cm3以下とすれば、結晶に歪みなどを与えることなく酸化物半導体中に含ませることができる。また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることにより、安定な酸化物半導体層を得ることができる。例えば、組成比In:Sn:Zn=1:1:1のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体層は、X線回折XRD:X-RayDiffractionでハローパタンが観測される。この成膜された酸化物半導体層を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば650°Cの熱処理を行うことにより、X線回折により明確な回折ピークを観測することができる。実際に、In-Sn-Zn-O膜のXRD分析を行った。XRD分析には、BrukerAXS社製X線回折装置D8ADVANCEを用い、Out-of-Plane法で測定した。XRD分析を行った試料として、試料A及び試料Bを用意した。以下に試料A及び試料Bの作製方法を説明する。まず、脱水素化処理済みの石英基板上にIn-Sn-Zn-O膜を100nmの厚さで成膜した。In-Sn-Zn-O膜は、スパッタリング装置を用い、酸素雰囲気で電力を100WDCとして成膜した。ターゲットは、In:Sn:Zn=1:1:1[原子数比]のIn-Sn-Zn-Oターゲットを用いた。なお、成膜時の基板加熱温度は200°Cとした。このようにして作製した試料を試料Aとした。次に、試料Aと同様の方法で作製した試料に対し加熱処理を650°Cの温度で行った。加熱処理は、はじめに窒素雰囲気で1時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに1時間の加熱処理を行っている。このようにして作製した試料を試料Bとした。図33に試料A及び試料BのXRDスペクトルを示す。試料Aでは、結晶由来のピークが観測されなかったが、試料Bでは、2θが35deg近傍及び37deg~38degに結晶由来のピークが観測された。このように、In、Sn、Znを主成分とする酸化物半導体は成膜時に基板を意図的に加熱すること及び/又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することにより高純度化を図ることができ、それによってトランジスタのノーマリオフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を1aA/μm以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅1μmあたりの電流値を示す。具体的には、図34に示すように、基板温度が125°Cの場合には1aA/μm1×10-18A/μm以下、85°Cの場合には100zA/μm1×10-19A/μm以下、室温27°Cの場合には1zA/μm1×10-21A/μm以下にすることができる。好ましくは、125°Cにおいて100zA/μm1×10-19A/μm以下に、85°Cにおいて10zA/μm1×10-20A/μm以下に、室温において0.1zA/μm1×10-22A/μm以下にすることができる。もっとも、酸化物半導体層の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点-70°C以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。In、Sn、Znを主成分とする酸化物半導体は熱処理によって膜中の水分を除去することができるが、In、Ga、Znを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。また、酸化物半導体層成膜後に650°Cの加熱処理を行った試料を用いたトランジスタにおいて、基板温度と電気的特性の関係について評価した。測定に用いたトランジスタは、チャネル長Lが3μm、チャネル幅Wが10μm、Lovが片側3μm合計6μm、dWが0μmである。なお、Vdは10Vとした。なお、基板温度は-40°C、-25°C、25°C、75°C、125°C及び150°Cで行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をLovと呼び、酸化物半導体層に対する一対の電極のはみ出しをdWという。図31に、Id実線及び電界効果移動度点線のVg依存性を示す。また、図32Aに基板温度と閾値電圧の関係を、図32Bに基板温度と電界効果移動度の関係を示す。図32Aより、基板温度が高いほど閾値電圧は低くなることがわかる。なお、その範囲は-40°C~150°Cで0.38V~-1.08Vであった。また、図32Bより、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は-40°C~150°Cで37.4cm2/Vs~33.4cm2/Vsであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。上記のようなIn、Sn、Znを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を1aA/μm以下に保ちつつ、電界効果移動度を30cm2/Vsec以上、好ましくは40cm2/Vsec以上、より好ましくは60cm2/Vsec以上とし、LSIで要求されるオン電流の値を満たすことができる。例えば、L/W=33nm/40nmのFETで、ゲート電圧2.7V、ドレイン電圧1.0Vのとき12μA以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、Si半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。次に、In-Sn-Zn-O膜を酸化物半導体層に用いたトランジスタの一例について、図26などを用いて説明する。図26は、コプラナー型であるトップゲートトップコンタクト構造のトランジスタの上面図及び断面図である。図26Aにトランジスタの上面図を示す。また、図26Bに図26Aの一点鎖線A-Bに対応する断面A-Bを示す。図26Bに示すトランジスタは、基板750と、基板750上に設けられた下地絶縁層752と、下地絶縁層752の周辺に設けられた保護絶縁層754と、下地絶縁層752及び保護絶縁層754上に設けられた高抵抗領域756a及び低抵抗領域756bを有する酸化物半導体層756と、酸化物半導体層756上に設けられたゲート絶縁層758と、ゲート絶縁層758を介して酸化物半導体層756と重畳して設けられたゲート電極760と、ゲート電極760の側面と接して設けられた側壁絶縁物762と、少なくとも低抵抗領域756bと接して設けられた一対の電極764と、少なくとも酸化物半導体層756、ゲート電極760及び一対の電極764を覆って設けられた層間絶縁層766と、層間絶縁層766に設けられた開口部を介して少なくとも一対の電極764の一方と接続して設けられた配線768と、を有する。なお、図示しないが、層間絶縁層766及び配線768を覆って設けられた保護膜を有していても構わない。該保護膜を設けることにより、層間絶縁層766の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。次に、上記とは異なるIn-Sn-Zn-O膜を酸化物半導体層に用いたトランジスタの他の一例について示す。図27は、本実施の形態で作製したトランジスタの構造を示す上面図及び断面図である。図27Aはトランジスタの上面図である。また、図27Bは図27Aの一点鎖線A-Bに対応する断面図である。図27Bに示すトランジスタは、基板600と、基板600上に設けられた下地絶縁層602と、下地絶縁層602上に設けられた酸化物半導体層606と、酸化物半導体層606と接する一対の電極614と、酸化物半導体層606及び一対の電極614上に設けられたゲート絶縁層608と、ゲート絶縁層608を介して酸化物半導体層606と重畳して設けられたゲート電極610と、ゲート絶縁層608及びゲート電極610を覆って設けられた層間絶縁層616と、層間絶縁層616に設けられた開口部を介して一対の電極614と接続する配線618と、層間絶縁層616及び配線618を覆って設けられた保護膜620と、を有する。基板600としてはガラス基板を、下地絶縁層602としては酸化シリコン膜を、酸化物半導体層606としてはIn-Sn-Zn-O膜を、一対の電極614としてはタングステン膜を、ゲート絶縁層608としては酸化シリコン膜を、ゲート電極610としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁層616としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線618としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜620としてはポリイミド膜を、それぞれ用いた。なお、図27Aに示す構造のトランジスタにおいて、ゲート電極610と一対の電極614との重畳する幅をLovという。同様に、酸化物半導体層606に対する一対の電極614のはみ出しをdWという。さらに、本実施の形態におけるトランジスタの作製方法例として、図5Aに示すトランジスタの作製方法例について、図6A乃至図6Eを用いて説明する。図6A乃至図6Eは、図5Aに示すトランジスタの作製方法例を説明するための断面模式図である。まず、図6Aに示すように、基板400aを準備し、基板400aの上に第1の導電膜を形成し、第1の導電膜の一部をエッチングすることにより導電層401aを形成する。例えば、スパッタリング法を用いて導電層401aに適用可能な材料の膜を形成することにより第1の導電膜を形成することができる。また、導電層401aに適用可能な材料の膜を積層させ、第1の導電膜を形成することもできる。なお、スパッタリングガスとして、例えば水素、水、水酸基、又は水素化物などの不純物が除去された高純度ガスを用いることにより、形成される膜の上記不純物濃度を低減することができる。なお、スパッタリング法を用いて膜を形成する前に、スパッタリング装置の予備加熱室にて予備加熱処理を行ってもよい。上記予備加熱処理を行うことにより、水素、水分などの不純物を脱離することができる。また、スパッタリング法を用いて膜を形成する前に、例えばアルゴン、窒素、ヘリウム、又は酸素雰囲気下で、ターゲット側に電圧を印加せずに、基板側にRF電源を用いて電圧を印加し、プラズマを形成して被形成面を改質する処理逆スパッタともいうを行ってもよい。逆スパッタを行うことにより、被形成面に付着している粉状物質パーティクル、ごみともいうを除去することができる。また、スパッタリング法を用いて膜を形成する場合、吸着型の真空ポンプなどを用いて、膜を形成する成膜室内の残留水分を除去することができる。吸着型の真空ポンプとしては、例えばクライオポンプ、イオンポンプ、又はチタンサブリメーションポンプなどを用いることができる。また、コールドトラップを設けたターボ分子ポンプを用いて成膜室内の残留水分を除去することもできる。また、上記導電層401aの形成方法のように、本実施の形態におけるトランジスタの作製方法例において、膜の一部をエッチングして層を形成する場合、例えば、フォトリソグラフィ工程により膜の一部の上にレジストマスクを形成し、レジストマスクを用いて膜をエッチングすることにより、層を形成することができる。なお、この場合、層の形成後にレジストマスクを除去する。また、インクジェット法を用いてレジストマスクを形成してもよい。インクジェット法を用いることにより、フォトマスクが不要になるため、製造コストを低減することができる。また、透過率の異なる複数の領域を有する露光マスク多階調マスクともいうを用いてレジストマスクを形成してもよい。多階調マスクを用いることにより、異なる厚さの領域を有するレジストマスクを形成することができ、トランジスタの作製に使用するレジストマスクの数を低減することができる。次に、図6Bに示すように、導電層401aの上に第1の絶縁膜を形成することにより絶縁層402aを形成する。例えば、スパッタリング法やプラズマCVD法などを用いて絶縁層402aに適用可能な材料の膜を形成することにより第1の絶縁膜を形成することができる。また、絶縁層402aに適用可能な材料の膜を積層させることにより第1の絶縁膜を形成することもできる。また、高密度プラズマCVD法例えばμ波例えば、周波数2.45GHzのμ波を用いた高密度プラズマCVD法を用いて絶縁層402aに適用可能な材料の膜を形成することにより、絶縁層402aを緻密にすることができ、絶縁層402aの絶縁耐圧を向上させることができる。次に、図6Cに示すように、絶縁層402aの上に酸化物半導体層を形成し、その後酸化物半導体層の一部をエッチングすることにより酸化物半導体層403aを形成する。例えば、スパッタリング法を用いて酸化物半導体層403aに適用可能な酸化物半導体材料の膜を形成することにより酸化物半導体層を形成することができる。なお、希ガス雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下で酸化物半導体層を形成してもよい。また、スパッタリングターゲットとして、In2O3:Ga2O3:ZnO=1:1:1[mol数比]の組成比である酸化物ターゲットを用いて酸化物半導体層を形成することができる。また、例えば、In2O3:Ga2O3:ZnO=1:1:2[mol数比]の組成比である酸化物ターゲットを用いて酸化物半導体層を形成してもよい。また、酸化物半導体としてIn-Sn-Zn-O系の材料を用いる場合、用いるターゲットの組成比は、In:Sn:Znが原子数比で、1:2:2、2:1:3、1:1:1、又は20:45:35などとなる酸化物ターゲットを用いる。なお、In-Sn-Zn系酸化物は、ITZOということができる。また、スパッタリング法を用いて酸化物半導体層を形成する際に、基板400aを減圧状態にし、基板400aを100°C以上600°C以下、好ましくは200°C以上400°C以下に加熱してもよい。基板400aを加熱することにより、酸化物半導体層の上記不純物濃度を低減することができ、また、スパッタリング法による酸化物半導体層の損傷を軽減することができる。次に、図6Dに示すように、絶縁層402a及び酸化物半導体層403aの上に第2の導電膜を形成し、第2の導電膜の一部をエッチングすることにより導電層405a及び導電層406aを形成する。例えば、スパッタリング法などを用いて導電層405a及び導電層406aに適用可能な材料の膜を形成することにより第2の導電膜を形成することができる。また、導電層405a及び導電層406aに適用可能な材料の膜を積層させることにより第2の導電膜を形成することもできる。次に、図6Eに示すように、酸化物半導体層403aに接するように絶縁層407aを形成する。例えば、希ガス代表的にはアルゴン雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下で、スパッタリング法を用いて絶縁層407aに適用可能な膜を形成することにより、絶縁層407aを形成することができる。スパッタリング法を用いて絶縁層407aを形成することにより、トランジスタのバックチャネルとしての機能を有する酸化物半導体層403aの部分の抵抗の低下を抑制することができる。また、絶縁層407aを形成する際の基板温度は、室温以上300°C以下であることが好ましい。また、絶縁層407aを形成する前にN2O、N2、又はArなどのガスを用いたプラズマ処理を行い、露出している酸化物半導体層403aの表面に付着した吸着水などを除去してもよい。プラズマ処理を行った場合、その後、大気に触れることなく、絶縁層407aを形成することが好ましい。さらに、図5Aに示すトランジスタの作製方法の一例では、例えば400°C以上750°C以下、又は400°C以上基板の歪み点未満の温度で加熱処理を行う。例えば、酸化物半導体層を形成した後、酸化物半導体層の一部をエッチングした後、第2の導電膜を形成した後、第2の導電膜の一部をエッチングした後、又は絶縁層407aを形成した後に上記加熱処理を行う。なお、上記加熱処理を行う加熱処理装置としては、電気炉、又は抵抗発熱体などの発熱体からの熱伝導又は熱輻射により被処理物を加熱する装置を用いることができ、例えばGRTAGasRapidThermalAnnealing装置又はLRTALampRapidThermalAnnealing装置などのRTARapidThermalAnnealing装置を用いることができる。LRTA装置は、例えばハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、又は高圧水銀ランプなどのランプから発する光電磁波の輻射により、被処理物を加熱する装置である。また、GRTA装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスとしては、例えば希ガス、又は加熱処理によって被処理物と反応しない不活性気体例えば窒素を用いることができる。また、上記加熱処理を行った後、その加熱温度を維持しながら又はその加熱温度から降温する過程で上記加熱処理を行った炉と同じ炉に高純度の酸素ガス、高純度のN2Oガス、又は超乾燥エア露点が-40°C以下、好ましくは-60°C以下の雰囲気を導入してもよい。このとき、酸素ガス又はN2Oガスは、水、水素などを含まないことが好ましい。また、加熱処理装置に導入する酸素ガス又はN2Oガスの純度を、6N以上、好ましくは7N以上、すなわち、酸素ガス又はN2Oガス中の不純物濃度を1ppm以下、好ましくは0.1ppm以下とすることが好ましい。酸素ガス又はN2Oガスの作用により、酸化物半導体層403aに酸素が供給され、酸化物半導体層403a中の酸素欠乏に起因する欠陥を低減することができる。さらに、上記加熱処理とは別に、絶縁層407aを形成した後に、不活性ガス雰囲気下、又は酸素ガス雰囲気下で加熱処理好ましくは200°C以上400°C以下、例えば250°C以上350°C以下を行ってもよい。また、絶縁層402a形成後、酸化物半導体層形成後、ソース電極又はドレイン電極となる導電層形成後、絶縁層形成後、又は加熱処理後に酸素プラズマによる酸素ドーピング処理を行ってもよい。例えば2.45GHzの高密度プラズマにより酸素ドーピング処理を行ってもよい。また、イオン注入法又はイオンドーピングを用いて酸素ドーピング処理を行ってもよい。酸素ドーピング処理を行うことにより、作製されるトランジスタの電気特性のばらつきを低減することができる。例えば、酸素ドーピング処理を行い、絶縁層402a及び絶縁層407aの一方又は両方を、化学量論的組成比より酸素が多い状態にする。これにより、絶縁層中の過剰な酸素が酸化物半導体層403aに供給されやすくなる。よって、酸化物半導体層403a中、又は絶縁層402a及び絶縁層407aの一方又は両方と、酸化物半導体層403aとの界面における酸素欠陥を低減することができるため、酸化物半導体層403aのキャリア濃度をより低減することができる。例えば、絶縁層402a及び絶縁層407aの一方又は両方として、酸化ガリウムを含む絶縁層を形成する場合、該絶縁層に酸素を供給し、酸化ガリウムの組成をGa2Oxにすることができる。また、絶縁層402a及び絶縁層407aの一方又は両方として、酸化アルミニウムを含む絶縁層を形成する場合、該絶縁層に酸素を供給し、酸化アルミニウムの組成をAl2Oxにすることができる。また、絶縁層402a及び絶縁層407aの一方又は両方として、酸化ガリウムアルミニウム又は酸化アルミニウムガリウムを含む絶縁層を形成する場合、該絶縁層に酸素を供給し、酸化ガリウムアルミニウム又は酸化アルミニウムガリウムの組成をGaxAl2-xO3αとすることができる。以上の工程により、酸化物半導体層403aから、水素、水、水酸基、又は水素化物水素化合物ともいうなどの不純物を排除し、且つ酸化物半導体層403aに酸素を供給することにより、酸化物半導体層を高純度化させることができる。なお、図5Aに示すトランジスタの作製方法例を示したが、これに限定されず、例えば図5B乃至図5Eに示す各構成要素において、名称が図5Aに示す各構成要素と同じであり且つ機能の少なくとも一部が図5Aに示す各構成要素と同じであれば、図5Aに示すトランジスタの作製方法例の説明を適宜援用することができる。図5及び図6を用いて説明したように、本実施の形態におけるトランジスタの一例は、ゲートとしての機能を有する導電層と、ゲート絶縁層としての機能を有する絶縁層と、ゲート絶縁層としての機能を有する絶縁層を介してゲートとしての機能を有する導電層に重畳し、チャネルが形成される酸化物半導体層と、酸化物半導体層に電気的に接続され、ソース及びドレインの一方としての機能を有する導電層と、酸化物半導体層に電気的に接続され、ソース及びドレインの他方としての機能を有する導電層と、を含む構造である。また、本実施の形態におけるトランジスタの一例は、酸化物半導体層、ソース及びドレインの一方としての機能を有する導電層、並びにソース及びドレインの他方としての機能を有する導電層が設けられていない箇所において酸化物半導体層に接する絶縁層がゲート絶縁層としての機能を有する絶縁層に接する構造である。上記構造にすることにより、酸化物半導体層、ソース及びドレインの一方としての機能を有する導電層、並びにソース及びドレインの他方としての機能を有する導電層が酸化物半導体層に接する絶縁層及びゲート絶縁層としての機能を有する絶縁層に囲まれるため、酸化物半導体層、ソース及びドレインの一方としての機能を有する導電層、並びにソース及びドレインの他方としての機能を有する導電層への不純物の侵入を抑制することができる。また、チャネルが形成される酸化物半導体層に含まれるアルカリ金属の濃度は低いことが好ましい。例えばチャネルが形成される酸化物半導体層にナトリウムが含まれる場合、チャネルが形成される酸化物半導体層に含まれるナトリウムの濃度は、5×1016/cm3以下、さらには、1×1016/cm3以下、さらには1×1015/cm3以下であることが好ましい。また、例えばチャネルが形成される酸化物半導体層にリチウムが含まれる場合、チャネルが形成される酸化物半導体層に含まれるリチウムの濃度は、5×1015/cm3以下、さらには、1×1015/cm3以下であることが好ましい。また、例えばチャネルが形成される酸化物半導体層にカリウムが含まれる場合、チャネルが形成される酸化物半導体層に含まれるカリウムの濃度は、5×1015/cm3以下、さらには、1×1015/cm3以下であることが好ましい。例えば、ナトリウムは、酸化物半導体層に接する絶縁層が酸化物である場合、酸化物絶縁層内に入り、トランジスタの特性の劣化例えば閾値電圧のシフト、移動度の低下などが起こる。さらに、複数のトランジスタ間における特性のばらつきの原因にもなる。よって、チャネルが形成される酸化物半導体層に含まれるアルカリ金属の濃度の少なくすることにより、アルカリ金属に起因するトランジスタの特性の劣化を抑制することができる。以上のように、チャネルが形成される酸化物半導体層は、高純度化させることによりI型又は実質的にI型となった酸化物半導体層である。酸化物半導体層を高純度化させることにより、酸化物半導体層のキャリア濃度を1×1014/cm3未満、好ましくは1×1012/cm3未満、さらに好ましくは1×1011/cm3未満にすることができ、温度変化による特性変化を抑制することができる。また、上記構造にすることにより、チャネル幅1μmあたりのオフ電流を10aA1×10-17A以下にすること、さらにはチャネル幅1μmあたりのオフ電流を1aA1×10-18A以下、さらにはチャネル幅1μmあたりのオフ電流を10zA1×10-20A以下、さらにはチャネル幅1μmあたりのオフ電流を1zA1×10-21A以下、さらにはチャネル幅1μmあたりのオフ電流を100yA1×10-22A以下にすることができる。トランジスタのオフ電流は、低ければ低いほどよいが、本実施の形態におけるトランジスタのオフ電流の下限値は、約10-30A/μmであると見積もられる。本実施の形態の酸化物半導体層を含むトランジスタを、例えば上記実施の形態における入出力装置の表示回路、表示選択信号出力回路、表示データ信号出力回路、光検出回路、光検出リセット信号出力回路、及び出力選択信号出力回路の一つ又は複数におけるトランジスタに用いることにより、入出力装置の信頼性を向上させることができる。さらに、特性評価用回路によるリーク電流測定を用いた、本実施の形態における酸化物半導体層を含むトランジスタの一例におけるオフ電流の値の算出例について以下に説明する。特性評価用回路によるリーク電流測定について、図7を用いて説明する。図7は、特性評価用回路を説明するための図である。まず、特性評価用回路の回路構成について図7Aを用いて説明する。図7Aは、特性評価用回路の回路構成を示す回路図である。図7Aに示す特性評価用回路は、複数の測定系801を備える。複数の測定系801は、互いに並列に接続される。ここでは、一例として8個の測定系801が並列に接続される構成とする。複数の測定系801を用いることにより、同時に複数の測定を行うことができる。測定系801は、トランジスタ811と、トランジスタ812と、容量素子813と、トランジスタ814と、トランジスタ815と、を含む。トランジスタ811、トランジスタ812、トランジスタ814、及びトランジスタ815は、N型の電界効果トランジスタである。トランジスタ811のソース及びドレインの一方には、電圧V1が入力され、トランジスタ811のゲートには、電圧Vext_aが入力される。トランジスタ811は、電荷注入用のトランジスタである。トランジスタ812のソース及びドレインの一方は、トランジスタ811のソース及びドレインの他方に接続され、トランジスタ812のソース及びドレインの他方には、電圧V2が入力され、トランジスタ812のゲートには、電圧Vext_bが入力される。トランジスタ812は、リーク電流評価用のトランジスタである。なお、ここでのリーク電流とは、トランジスタのオフ電流を含むリーク電流である。容量素子813の第1の容量電極は、トランジスタ811のソース及びドレインの他方に接続され、容量素子813の第2の容量電極には、電圧V2が入力される。なお、ここでは、電圧V2は、0Vである。トランジスタ814のソース及びドレインの一方には、電圧V3が入力され、トランジスタ814のゲートは、トランジスタ811のソース及びドレインの他方に接続される。なお、トランジスタ814のゲートと、トランジスタ811のソース及びドレインの他方、トランジスタ812のソース及びドレインの一方、並びに容量素子813の第1の電極との接続箇所をノードAともいう。なお、ここでは、電圧V3は、5Vである。トランジスタ815のソース及びドレインの一方は、トランジスタ814のソース及びドレインの他方に接続され、トランジスタ815のソース及びドレインの他方には、電圧V4が入力され、トランジスタ815のゲートには、電圧Vext_cが入力される。なお、ここでは、電圧Vext_cは、0.5Vである。さらに、測定系801は、トランジスタ814のソース及びドレインの他方と、トランジスタ815のソース及びドレインの一方との接続箇所の電圧を出力電圧Voutとして出力する。ここでは、トランジスタ811の一例として、酸化物半導体層を含み、チャネル長L=10μm、チャネル幅W=10μmのトランジスタを用いる。また、トランジスタ814及びトランジスタ815の一例として、酸化物半導体層を含み、チャネル長L=3μm、チャネル幅W=100μmのトランジスタを用いる。また、トランジスタ812の構造について、図7Bに示す。図7Bは、トランジスタの構造を示す断面模式図である。図7Bに示すように、トランジスタ812は、ゲートとしての機能を有する導電層901と、ゲート絶縁層としての機能を有する絶縁層902と、絶縁層902を介して導電層901の上に設けられ、チャネル形成層としての機能を有する酸化物半導体層903と、酸化物半導体層903に接し、ソース及びドレインの一方としての機能を有する導電層905及びソース及びドレインの他方としての機能を有する導電層906と、を含む。さらに、トランジスタ812は、酸化物半導体層903、導電層905、及び導電層906の上に絶縁層907及び平坦化層908が積層され、平坦化層908の上に、開口部を介して導電層905に接する導電層909及び開口部を介して導電層906に接する導電層910が設けられ、導電層905及び導電層906と、導電層901とが重畳せず、幅1μmのオフセット領域を有する。オフセット領域を設けることにより、寄生容量を低減することができる。さらに、トランジスタ812としては、チャネル長L及びチャネル幅Wの異なる6つのトランジスタのサンプルSMPともいうを用いる表1参照。次に、トランジスタ812の作製方法について以下に説明する。まず、基板900となるガラス基板を準備し、基板900の上に絶縁層927を形成する。ここでは、基板900の上に厚さが100nmの窒化シリコン膜を形成し、該窒化シリコン膜の上に厚さが150nmの酸化窒化シリコン膜を形成することにより絶縁層927を形成する。次に、絶縁層927を介して基板900の上に導電層901を形成する。ここでは、絶縁層927を介して基板900の上に、スパッタリング法により、厚さが100nmのタングステン膜を形成し、該タングステン膜の一部をエッチングすることにより導電層901を形成する。次に、導電層901及び絶縁層927の上に絶縁層902を形成する。ここでは、導電層901及び絶縁層927の上に、CVD法により、厚さが100nmの酸化窒化シリコン膜を形成することにより絶縁層902を形成する。次に、絶縁層902を介して導電層901の上に酸化物半導体層903を形成する。ここでは、絶縁層902を介して導電層901の上に、スパッタリング法により酸化物半導体層を形成し、該酸化物半導体層の一部をエッチングすることにより酸化物半導体層903を形成する。なお、酸化物半導体層の作製工程では、In2O3:Ga2O3:ZnO=1:1:2[mol]の金属酸化物ターゲットを用い、基板温度を200°Cとし、スパッタリング装置におけるチャンバー内の圧力を0.6Paとし、スパッタリング装置における直流電源を5kVとし、成膜雰囲気を酸素及びアルゴンの混合雰囲気酸素流量50sccm、アルゴン流量50sccmとして上記酸化物半導体層を形成する。次に、窒素及び酸素の混合雰囲気窒素80、酸素20下で450°C、1時間の熱処理を行う。次に、絶縁層902の一部をエッチングし、導電層901に貫通する開口部を形成する。次に、酸化物半導体層903の上に導電層905及び導電層906を形成する。ここでは、スパッタリング法により、酸化物半導体層903の上に厚さが100nmのチタン膜を形成し、該チタン膜の上に、厚さが200nmのアルミニウム膜を形成し、該アルミニウム膜の上に厚さが100nmのチタン膜を形成し、該チタン膜、アルミニウム膜、及びチタン膜の積層の一部をエッチングすることにより導電層905及び導電層906を形成する。次に、窒素雰囲気下で300°C、1時間の熱処理を行う。次に、絶縁層902、酸化物半導体層903、導電層905、及び導電層906の上に、絶縁層907を形成する。ここでは、絶縁層902、酸化物半導体層903、導電層905、及び導電層906の上に、厚さが300nmの酸化シリコン膜を形成することにより絶縁層907を形成する。次に、絶縁層907の一部をエッチングすることにより、導電層905に貫通する開口部及び導電層906に貫通する開口部を形成する。次に、絶縁層907の上に平坦化層908を形成する。ここでは、厚さが1.5μmのアクリル層を塗布し、該アクリル層の一部を露光することにより平坦化層908を形成する。さらに、窒素雰囲気下で250°C、1時間の熱処理を行う。次に、平坦化層908の上に、導電層905に接する導電層909及び導電層906に接する導電層910を形成する。ここでは、スパッタリング法により、平坦化層908の上に厚さが200nmのチタン膜を形成し、該チタン膜の一部をエッチングすることにより導電層909及び導電層910を形成する。次に、窒素雰囲気下で250°C、1時間の熱処理を行う。以上がトランジスタ812の作製方法である。図7Aに示すように、電荷注入用のトランジスタと、リーク電流評価用のトランジスタとを別々に設けることにより、電荷注入の際に、リーク電流評価用のトランジスタを常にオフ状態に保つことができる。また、電荷注入用のトランジスタと、リーク電流評価用のトランジスタとを別々に設けることにより、それぞれのトランジスタを適切なサイズとすることができる。また、リーク電流評価用トランジスタのチャネル幅Wを、電荷注入用のトランジスタのチャネル幅Wよりも大きくすることにより、リーク電流評価用トランジスタのリーク電流以外の特性評価回路のリーク電流成分を相対的に小さくすることができる。その結果、リーク電流評価用トランジスタのリーク電流を高い精度で測定することができる。同時に、電荷注入の際に、リーク電流評価用トランジスタを一度オン状態とする必要がないため、リーク電流評価用トランジスタのチャネル形成領域の電荷の一部がノードAに流れ込むことによるノードAの電圧変動の影響もない。次に、図7Aに示す特性評価回路のリーク電流測定方法について、図7Cを用いて説明する。図7Cは、図7Aに示す特性評価回路を用いたリーク電流測定方法を説明するためのタイミングチャートである。図7Aに示す特性評価回路を用いたリーク電流測定方法は、書き込み期間及び保持期間に分けられる。それぞれの期間における動作について、以下に説明する。書き込み期間では、電圧Vext_bとして、トランジスタ812がオフ状態となるような電圧VL-3Vを入力する。また、電圧V1として、書き込み電圧Vwを入力した後、電圧Vext_aとして、一定期間トランジスタ811がオン状態となるような電圧VH5Vを入力する。これによって、ノードAに電荷が蓄積され、ノードAの電圧は、書き込み電圧Vwと同等の値になる。その後、電圧Vext_aとして、トランジスタ811がオフ状態となるような電圧VLを入力する。その後、電圧V1として、電圧VSS0Vを入力する。また、保持期間では、ノードAが保持する電荷量の変化に起因して生じるノードAの電圧の変化量の測定を行う。電圧の変化量から、トランジスタ812のソース電極とドレイン電極との間を流れる電流値を算出することができる。以上により、ノードAの電荷の蓄積とノードAの電圧の変化量の測定とを行うことができる。このとき、ノードAの電荷の蓄積及びノードAの電圧の変化量の測定蓄積及び測定動作ともいうを繰り返し行う。まず、第1の蓄積及び測定動作を15回繰り返し行う。第1の蓄積及び測定動作では、書き込み期間に書き込み電圧Vwとして5Vの電圧を入力し、保持期間に1時間の保持を行う。次に、第2の蓄積及び測定動作を2回繰り返し行う。第2の蓄積及び測定動作では、書き込み期間に書き込み電圧Vwとして3.5Vの電圧を入力し、保持期間に50時間の保持を行う。次に、第3の蓄積及び測定動作を1回行う。第3の蓄積及び測定動作では、書き込み期間に書き込み電圧Vwとして4.5Vの電圧を入力し、保持期間に10時間の保持を行う。蓄積及び測定動作を繰り返し行うことにより、測定した電流値が、定常状態における値であることを確認することができる。言い換えると、ノードAを流れる電流IAのうち、過渡電流測定開始後から時間経過とともに減少していく電流成分を除くことができる。その結果、より高い精度でリーク電流を測定することができる。一般に、ノードAの電圧VAは、出力電圧Voutの関数として次の式のように表される。また、ノードAの電荷QAは、ノードAの電圧VA、ノードAに接続される容量CA、定数constを用いて、次の式のように表される。ここで、ノードAに接続される容量CAは、容量素子813の容量と容量素子813以外の容量成分の和である。ノードAの電流IAは、ノードAに流れ込む電荷又はノードAから流れ出る電荷の時間微分であるから、ノードAの電流IAは、次の式のように表される。なお、ここでは、一例として、Δtを約54000secとする。このように、ノードAに接続される容量CAと、出力電圧Voutから、リーク電流であるノードAの電流IAを求めることができるため、特性評価回路のリーク電流を求めることができる。次に、上記特性評価回路を用いた測定方法による出力電圧の測定結果及び該測定結果より算出した特性評価回路のリーク電流の値について、図8を用いて説明する。図8Aに、一例として、SMP4、SMP5、及びSMP6におけるトランジスタの上記測定第1の蓄積及び測定動作に係る経過時間Timeと、出力電圧Voutとの関係を示し、図8Bに、上記測定に係る経過時間Timeと、該測定によって算出された電流IAとの関係を示す。測定開始後から出力電圧Voutが変動しており、定常状態に到るためには10時間以上必要であることがわかる。また、図9に、上記測定により得られた値から見積もられたSMP1乃至SMP6におけるノードAの電圧とリーク電流の関係を示す。図9では、例えばSMP4において、ノードAの電圧が3.0Vの場合、リーク電流は28yA/μmである。リーク電流にはトランジスタ812のオフ電流も含まれるため、トランジスタ812のオフ電流も28yA/μm以下とみなすことができる。また、図10、図11、及び図12に、85°C、125°C、及び150°Cにおける上記測定により見積もられたSMP1乃至SMP6におけるノードAの電圧とリーク電流の関係を示す。図10乃至図12に示すように、150°Cの場合であっても、リーク電流は、100zA/μm以下であることがわかる。以上のように、チャネル形成層としての機能を有し、高純度化された酸化物半導体層を含むトランジスタを用いた特性評価用回路において、リーク電流が十分に低いため、該トランジスタのオフ電流が十分に小さいことがわかる。また、上記トランジスタのオフ電流は、温度が上昇した場合であっても十分に低いことがわかる。実施の形態6本実施の形態では、上記実施の形態における入出力装置の構造例について説明する。本実施の形態における入出力装置は、トランジスタなどの半導体素子が設けられた第1の基板アクティブマトリクス基板と、第2の基板と、第1の基板及び第2の基板の間に設けられた液晶層と、を含む。まず、本実施の形態の入出力装置におけるアクティブマトリクス基板の構造例について、図13及び図14を用いて説明する。図13及び図14は、本実施の形態の入出力装置におけるアクティブマトリクス基板の構造例を示す図であり、図13Aは、平面模式図であり、図13Bは、図13Aにおける線分A-Bの断面模式図であり、図14Aは、平面模式図であり、図14Bは、図14Aにおける線分C-Dの断面模式図である。なお、図14では、光検出回路の一例として、図1Bに示す構成の光検出回路を用いる場合を示し、一例として2つの光電変換素子、2つの電荷蓄積制御トランジスタ、増幅トランジスタ、及び出力選択トランジスタを示す。また、図13及び図14では、トランジスタの一例として図5Aを用いて説明した構造のトランジスタを用いる場合を示す。図13及び図14に示すアクティブマトリクス基板は、基板500と、導電層501a乃至導電層501kと、絶縁層502と、半導体層503a乃至半導体層503eと、導電層504a乃至導電層504nと、絶縁層505と、半導体層506aと、半導体層506bと、半導体層507aと、半導体層507bと、半導体層508aと、半導体層508bと、絶縁層509と、導電層510a乃至導電層510cと、を含む。導電層501a乃至導電層501kのそれぞれは、基板500の一平面に設けられる。導電層501aは、表示回路における表示選択トランジスタのゲートとしての機能を有する。導電層501bは、表示回路における保持容量の第1の容量電極としての機能を有する。なお、容量素子保持容量の第1の容量電極としての機能を有する層を第1の容量電極ともいう。導電層501cは、第1の光検出リセット信号が入力される配線としての機能を有する。なお、配線としての機能を有する層を配線ともいう。導電層501dは、第2の光検出リセット信号が入力される配線としての機能を有する。導電層501eは、光検出回路における第1の電荷蓄積制御トランジスタのゲートとしての機能を有する。導電層501fは、光検出回路における第2の電荷蓄積制御トランジスタのゲートとしての機能を有する。導電層501gは、第1の電荷蓄積制御信号が入力される信号線としての機能を有する。なお、信号線としての機能を有する層を信号線ともいう。導電層501hは、第2の電荷蓄積制御信号が入力される信号線としての機能を有する。導電層501iは、光検出回路における出力選択トランジスタのゲートとしての機能を有する。導電層501jは、光検出回路における増幅トランジスタのゲートとしての機能を有する。導電層501kは、電圧V0が入力される配線としての機能を有する。絶縁層502は、導電層501a乃至導電層501kを介して基板500の一平面に設けられる。絶縁層502は、表示回路における表示選択トランジスタのゲート絶縁層、表示回路における保持容量の誘電体層、光検出回路におけるX個の電荷蓄積制御トランジスタのそれぞれのゲート絶縁層、光検出回路における増幅トランジスタのゲート絶縁層、及び光検出回路における出力選択トランジスタのゲート絶縁層としての機能を有する。半導体層503aは、絶縁層502を介して導電層501aに重畳する。半導体層503aは、表示回路における表示選択トランジスタのチャネル形成層としての機能を有する。半導体層503bは、絶縁層502を介して導電層501dに重畳する。半導体層503bは、光検出回路における第1の電荷蓄積制御トランジスタのチャネル形成層としての機能を有する。半導体層503cは、絶縁層502を介して導電層501fに重畳する。半導体層503cは、光検出回路における第2の電荷蓄積制御トランジスタのチャネル形成層としての機能を有する。半導体層503dは、絶縁層502を介して導電層501iに重畳する。半導体層503dは、光検出回路における出力選択トランジスタのチャネル形成層としての機能を有する。半導体層503eは、絶縁層502を介して導電層501jに重畳する。半導体層503jは、光検出回路における増幅トランジスタのチャネル形成層としての機能を有する。導電層504aは、半導体層503aに電気的に接続される。導電層504aは、表示回路における表示選択トランジスタのソース及びドレインの一方としての機能を有する。導電層504bは、導電層501b及び半導体層503aに電気的に接続される。導電層504bは、表示回路における表示選択トランジスタのソース及びドレインの他方としての機能を有する。導電層504cは、絶縁層502を介して導電層501bに重畳する。導電層504cは、表示回路における保持容量の第2の容量電極としての機能を有する。導電層504dは、絶縁層502を貫通する開口部において導電層501cに電気的に接続される。導電層504dは、光検出回路における第1の光電変換素子の第1の電流端子及び第2の電流端子の一方としての機能を有する。導電層504eは、絶縁層502を貫通する開口部において導電層501dに電気的に接続される。導電層504eは、光検出回路における第2の光電変換素子の第1の電流端子及び第2の電流端子の一方としての機能を有する。導電層504fは、半導体層503bに電気的に接続される。導電層504fは、光検出回路における第1の電荷蓄積制御トランジスタのソース及びドレインの一方としての機能を有する。導電層504gは、半導体層503cに電気的に接続される。導電層504gは、光検出回路における第2の電荷蓄積制御トランジスタのソース及びドレインの一方としての機能を有する。導電層504hは、絶縁層502を貫通する開口部において導電層501e及び導電層501gに電気的に接続される。導電層504hは、第1の電荷蓄積制御信号が入力される信号線としての機能を有する。導電層504iは、絶縁層502を貫通する開口部において導電層501f及び導電層501hに電気的に接続される。導電層504iは、第2の電荷蓄積制御信号が入力される信号線としての機能を有する。導電層504jは、半導体層503b及び半導体層503cに電気的に接続され、且つ絶縁層502を貫通する開口部において導電層501jに電気的に接続される。導電層504jは、光検出回路における第1の電荷蓄積制御トランジスタ及び第2の電荷蓄積制御トランジスタのソース及びドレインの他方としての機能を有する。導電層504kは、半導体層503dに電気的に接続される。導電層504kは、光検出回路における出力選択トランジスタのソース及びドレインの一方としての機能を有する。導電層504lは、半導体層503d及び半導体層503eに電気的に接続される。導電層504lは、光検出回路における出力選択トランジスタのソース及びドレインの他方、並びに光検出回路における増幅トランジスタのソース及びドレインの一方としての機能を有する。導電層504mは、半導体層503eに電気的に接続され、絶縁層502を貫通する開口部において導電層501kに電気的に接続される。導電層504mは、光検出回路における増幅トランジスタのソース及びドレインの他方としての機能を有する。導電層504nは、絶縁層502を貫通する開口部において導電層501kに電気的に接続される。導電層504nは、電圧V0が入力される配線としての機能を有する。絶縁層505は、導電層504a乃至導電層504kを介して半導体層503a乃至半導体層503dに接する。半導体層506aは、絶縁層505を貫通して設けられた開口部において導電層504dに電気的に接続される。半導体層506bは、絶縁層505を貫通して設けられた開口部において導電層504eに電気的に接続される。半導体層507aは、半導体層506aに接する。半導体層507bは、半導体層506bに接する。半導体層508aは、半導体層507aに接する。半導体層508bは、半導体層507bに接する。絶縁層509は、絶縁層505、半導体層506a、半導体層506b、半導体層507a、半導体層507b、半導体層508a、及び半導体層508bに重畳する。絶縁層509は、表示回路及び光検出回路における平坦化絶縁層としての機能を有する。なお、必ずしも絶縁層509を設けなくてもよい。導電層510aは、絶縁層505及び絶縁層509を貫通する開口部において導電層504bに電気的に接続される。また、導電層510aを、導電層501aに重畳させることにより、光漏れを防止することができる。導電層510aは、表示回路における表示素子の画素電極としての機能を有する。なお、画素電極としての機能を有する層を画素電極ともいう。導電層510bは、絶縁層505及び絶縁層509を貫通する開口部において導電層504fに電気的に接続され、絶縁層505及び絶縁層509を貫通する開口部において半導体層508aに電気的に接続される。導電層510cは、絶縁層505及び絶縁層509を貫通する開口部において導電層504gに電気的に接続され、絶縁層505及び絶縁層509を貫通する開口部において半導体層508bに電気的に接続される。さらに、本実施の形態における入出力装置の構造例について、図15及び図16を用いて説明する。図15及び図16は、図13及び図14に示すアクティブマトリクス基板を用いた入出力装置の構造例を示す図であり、図15Aは、平面模式図であり、図15Bは、図15Aにおける線分A-Bの断面模式図であり、図16Aは、平面模式図であり、図16Bは、図16Aにおける線分C-Dの断面模式図である。なお、一例として光電変換素子をフォトダイオードとし、表示素子を液晶素子とする。図15及び図16に示す入出力装置は、図13及び図14に示すアクティブマトリクス基板に加え、基板512と、遮光層513と、絶縁層516と、導電層517と、液晶層518と、を含む。なお、図15A及び図16Aでは、便宜のため、導電層517を省略する。遮光層513は、基板512の一平面の一部に設けられる。例えば遮光層513は、光電変換素子が形成された部分を除く基板512の一平面に設けられる。絶縁層516は、遮光層513を介して基板512の一平面に設けられる。導電層517は、基板512の一平面に設けられる。導電層517は、表示回路における共通電極としての機能を有する。なお、光検出回路において、必ずしも導電層517が設けられなくてもよい。液晶層518は、導電層510a及び導電層517の間に設けられ、絶縁層509を介して半導体層508に重畳する。なお、導電層510a、液晶層518、及び導電層517は、表示回路における表示素子としての機能を有する。さらに、図15及び図16に示す入出力装置の各構成要素について説明する。基板500及び基板512としては、図5Aにおける基板400aに適用可能な基板を用いることができる。導電層501a乃至導電層501kとしては、図5Aにおける導電層401aに適用可能な材料の層を用いることができる。また、導電層401aに適用可能な材料の層を積層して導電層501a乃至導電層501kを構成してもよい。絶縁層502としては、図5Aにおける絶縁層402aに適用可能な材料の層を用いることができる。また、絶縁層402aに適用可能な材料の層を積層して絶縁層502を構成してもよい。半導体層503a乃至半導体層503eとしては、図5Aに示す酸化物半導体層403aに適用可能な材料の層を用いることができる。導電層504a乃至導電層504nとしては、図5Aにおける導電層405a又は導電層406aに適用可能な材料の層を用いることができる。また、導電層405a又は導電層406aに適用可能な材料の層を積層して導電層504a乃至導電層504nを構成してもよい。絶縁層505としては、図5Aにおける絶縁層407aに適用可能な材料の層を用いることができる。また、絶縁層407aに適用可能な層を積層して絶縁層505を構成してもよい。半導体層506a及び半導体層506bは、一導電型P型及びN型の一方の半導体層である。半導体層506a及び半導体層506bとしては、例えばシリコンを含有する半導体層を用いることができる。半導体層507a及び半導体層507bは、半導体層506より抵抗の高い半導体層である。半導体層507a及び半導体層507bとしては、例えばシリコンを含有する半導体層を用いることができる。半導体層508a及び半導体層508bは、半導体層506とは異なる導電型P型及びN型の他方の半導体層である。半導体層508a及び半導体層508bとしては、例えばシリコンを含有する半導体層を用いることができる。絶縁層509及び絶縁層516としては、例えばポリイミド、アクリル、ベンゾシクロブテン、などの有機材料の層を用いることができる。また絶縁層509としては、低誘電率材料low-k材料ともいうの層を用いることもできる。導電層510乃至導電層510c、及び導電層517としては、例えば透光性を有する導電材料の層を用いることができ、透光性を有する導電材料としては、例えばインジウム錫酸化物、酸化インジウムに酸化亜鉛を混合した金属酸化物IZO:indiumzincoxideともいう、酸化インジウムに酸化珪素SiO2を混合した導電材料、有機インジウム、有機スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、又は酸化チタンを含むインジウム錫酸化物などを用いることができる。また、導電性高分子導電性ポリマーともいうを含む導電性組成物を用いて導電層510a乃至導電層510c、及び導電層517を形成することもできる。導電性組成物を用いて形成した導電層は、シート抵抗が10000Ω/□以下、波長550nmにおける透光率が70以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率は、0.1Ωcm以下であることが好ましい。導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。π電子共役系導電性高分子としては、例えばポリアニリン若しくはその誘導体、ポリピロール若しくはその誘導体、ポリチオフェン若しくはその誘導体、又はアニリン、ピロール及びチオフェンの2種以上の共重合体若しくはその誘導体などが挙げられる。また、グラフェンを用いて導電層510a乃至導電層510c、及び導電層517を形成することもできる。遮光層513としては、例えば金属材料の層を用いることができる。液晶層518としては、例えばTN液晶、OCB液晶、STN液晶、VA液晶、ECB型液晶、GH液晶、高分子分散型液晶、又はディスコチック液晶などを含む層を用いることができる。なお、液晶層518として、導電層510c及び導電層517に印加される電圧が0Vのときに光を透過する液晶を用いることが好ましい。図13乃至図16を用いて説明したように、本実施の形態における入出力装置の構造例は、トランジスタ、画素電極、及び光電変換素子を含むアクティブマトリクス基板と、対向基板と、アクティブマトリクス基板及び対向基板の間に液晶を有する液晶層と、を含む構造である。上記構造にすることにより、同一工程により同一基板上に表示回路及び光検出回路を作製することができるため、製造コストを低減することができる。また、図13乃至図16を用いて説明したように、本実施の形態における入出力装置の構造例は、光を透過させる部分を除き、遮光層が設けられた構造である。上記構造にすることにより、例えばアクティブマトリクス基板に設けられたトランジスタへの光の入射を抑制することができるため、光によるトランジスタの電気的特性例えば閾値電圧などの変動を抑制することができる。また、本実施の形態における入出力装置において、表示回路及び光検出回路と同一基板上に表示駆動回路及び光検出駆動回路などの回路を設けてもよい。このとき、表示駆動回路及び光検出駆動回路などの回路のトランジスタの構造を、表示回路及び光検出回路におけるトランジスタの構造と同じにしてもよい。実施の形態7本実施の形態では、上記実施の形態における入出力装置を備えた電子機器の例について説明する。本実施の形態における電子機器の構成例について、図17A乃至図17Dを用いて説明する。図17A乃至図17Dは、本実施の形態における電子機器の構成例を説明するための模式図である。図17Aに示す電子機器は、携帯型情報端末の例である。図17Aに示す情報端末は、筐体1001aと、筐体1001aに設けられた表示部1002aと、を具備する。なお、筐体1001aの側面1003aに外部機器に接続させるための接続端子、及び図17Aに示す携帯型情報端末を操作するためのボタンの一つ又は複数を設けてもよい。図17Aに示す携帯型情報端末は、筐体1001aの中に、CPUと、メインメモリと、外部機器とCPU及びメインメモリとの信号の送受信を行うインターフェースと、外部機器との信号の送受信を行うアンテナと、を備える。なお、筐体1001aの中に、特定の機能を有する集積回路を一つ又は複数設けてもよい。図17Aに示す携帯型情報端末は、例えば電話機、電子書籍、パーソナルコンピュータ、及び遊技機の一つ又は複数としての機能を有する。図17Bに示す電子機器は、折り畳み式の携帯型情報端末の例である。図17Bに示す携帯型情報端末は、筐体1001bと、筐体1001bに設けられた表示部1002bと、筐体1004と、筐体1004に設けられた表示部1005と、筐体1001b及び筐体1004を接続する軸部1006と、を具備する。また、図17Bに示す携帯型情報端末では、軸部1006により筐体1001b又は筐体1004を動かすことにより、筐体1001bを筐体1004に重畳させることができる。なお、筐体1001bの側面1003b又は筐体1004の側面1007に外部機器に接続させるための接続端子、及び図17Bに示す携帯型情報端末を操作するためのボタンの一つ又は複数を設けてもよい。また、表示部1002b及び表示部1005に、互いに異なる画像又は一続きの画像を表示させてもよい。なお、表示部1005を必ずしも設けなくてもよく、表示部1005の代わりに、入力装置であるキーボードを設けてもよい。図17Bに示す携帯型情報端末は、筐体1001b又は筐体1004の中に、CPUと、メインメモリと、外部機器とCPU及びメインメモリとの信号の送受信を行うインターフェースと、を備える。また、筐体1001b又は筐体1004の中に、特定の機能を有する集積回路を1つ又は複数設けてもよい。また、図17Bに示す携帯型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。図17Bに示す携帯型情報端末は、例えば電話機、電子書籍、パーソナルコンピュータ、及び遊技機の一つ又は複数としての機能を有する。図17Cに示す電子機器は、設置型情報端末の例である。図17Cに示す設置型情報端末は、筐体1001cと、筐体1001cに設けられた表示部1002cと、を具備する。なお、表示部1002cを、筐体1001cにおける甲板部1008に設けることもできる。また、図17Cに示す設置型情報端末は、筐体1001cの中に、CPUと、メインメモリと、外部機器とCPU及びメインメモリとの信号の送受信を行うインターフェースと、を備える。なお、筐体1001cの中に、特定の機能を有する集積回路を一つ又は複数設けてもよい。また、図17Cに示す設置型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。さらに、図17Cに示す設置型情報端末における筐体1001cの側面1003cに券などを出力する券出力部、硬貨投入部、及び紙幣挿入部の一つ又は複数を設けてもよい。図17Cに示す設置型情報端末は、例えば現金自動預け払い機、券などの注文をするための情報通信端末マルチメディアステーションともいう、又は遊技機としての機能を有する。図17Dは、設置型情報端末の例である。図17Dに示す設置型情報端末は、筐体1001dと、筐体1001dに設けられた表示部1002dと、を具備する。なお、筐体1001dを支持する支持台を設けてもよい。なお、筐体1001dの側面1003dに外部機器に接続させるための接続端子、及び図17Dに示す設置型情報端末を操作するためのボタンの一つ又は複数を設けてもよい。また、図17Dに示す設置型情報端末は、筐体1001dの中に、CPUと、メインメモリと、外部機器とCPU及びメインメモリとの信号の送受信を行うインターフェースと、を備えてもよい。また、筐体1001dの中に、特定の機能を有する集積回路を一つ又は複数設けてもよい。また、図17Dに示す設置型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。図17Dに示す設置型情報端末は、例えばデジタルフォトフレーム、入出力モニタ、又はテレビジョン装置としての機能を有する。上記実施の形態の入出力装置は、例えば電子機器の表示部として用いられ、例えば図17A乃至図17Dに示す表示部1002a乃至表示部1002dとして用いられる。また、図17Bに示す表示部1005として上記実施の形態の入出力装置を用いてもよい。図17を用いて説明したように、本実施の形態における電子機器の一例は、上記実施の形態における入出力装置が用いられた入出力部を具備する構成である。上記構成にすることにより、例えば指又はペンを用いて電子機器の操作又は電子機器への情報の入力を行うことができる。また、本実施の形態における電子機器の一例では、筐体に、入射する照度に応じて電源電圧を生成する光電変換部、及び入出力装置を操作する操作部のいずれか一つ又は複数を設けてもよい。例えば光電変換部を設けることにより、外部電源が不要となるため、外部電源が無い場所であっても、上記電子機器を長時間使用することができる。"