"行方向と列方向とに配置されたSMT-MRAMセルからなるアレイと、それぞれがSMT-MRAMセルの列のうちの1つと信号をやりとりし、それによって読出データ電流を感知し、選択されたSMT-MRAMセルのデータ状態を判断する複数のセンスアンプと、前記アレイのうちの前記選択されたSMT-MRAMセルから前記データ状態を読み出すために、前記複数のセンスアンプに読出リファレンス電流を供給することによって、前記選択されたSMT-MRAMセルから前記データ状態を読み出す際、ディスターブされないようになっている読出リファレンス回路とを備えたSMT-MRAMデバイス。前記読出リファレンス回路に接続された補償素子をさらに備え、前記補償素子は、補償電流を生成し、前記SMT-MRAMセルのゲートトランジスタのボディ効果の二次非マッチング効果に起因して、前記読出リファレンス電流における電流ミスマッチによって生じる電流変化を相殺する請求項1に記載のSMT-MRAMデバイス。前記読出リファレンス回路は、第1の列の前記SMT-MRAMセルは第1のデータ状態である最大抵抗を有するようにプログラムされるとともに、第2の列の前記SMT-MRAMセルは第2のデータ状態である最小抵抗を有するようにプログラムされるようにリファレンスSMT-MRAMセルとして機能する、接続された少なくとも2列のSMT-MRAMセルと、最小リファレンス電流が補のビット線を流れるとともに、最大リファレンス電流が真のビット線を流れるように、互いに接続された前記真のビット線および前記補のビット線に接続された電圧バイアス回路とを備え、前記選択されたSMT-MRAMセルから前記データ状態を読み出す際、前記リファレンスSMT-MRAMセルがディスターブされないように、前記SMT-MRAMセルの前記第1の列における前記真のビット線は、前記SMT-MRAMセルの前記第2の列における前記補のビット線に接続され、前記電圧バイアス回路は、リファレンス入力として生じる電圧が前記最大リファレンス電流と前記最小リファレンス電流との和の関数となるように、前記センスアンプの前記リファレンス入力に接続されている請求項1に記載のSMT-MRAMデバイス。互いに接続された前記真のビット線および前記補のビットに接続され、補償電流を生成して、ボディ効果の二次非マッチング効果に起因して、前記読出リファレンス電流における電流ミスマッチによって生じる電流変化を相殺する補償素子をさらに備えた請求項3に記載のSMT-MRAMデバイス。前記補償素子は、ゲートが補償電圧によってバイアスをかけられていることによって、前記補償電流に対して導電性を有するようになっているMOSトランジスタを有する請求項4に記載のSMT-MRAMデバイス。第1の列の前記リファレンスSMT-MRAMセルは第1のデータ状態である最大抵抗を有するようにプログラムされるとともに、第2の列の前記リファレンスSMT-MRAMセルは第2のデータ状態である最小抵抗を有するようにプログラムされるように、SMT-MRAMセルアレイに追加された少なくとも2列のリファレンスSMT-MRAMセルと、最小リファレンス電流が補のビット線を流れるとともに、最大リファレンス電流が真のビット線を流れるように、互いに接続された前記真のビット線および前記補のビット線に接続された電圧バイアス回路とを備え、読出動作の際、前記リファレンスSMT-MRAMセルがディスターブされないように、前記リファレンスSMT-MRAMセルの前記第1の列に接続された前記真のビット線は、前記リファレンスSMT-MRAMセルの前記第2の列における前記補のビット線に接続され、前記電圧バイアス回路は、リファレンス入力として生じる電圧が前記最大リファレンス電流と前記最小リファレンス電流との和の関数となるように、センスアンプの前記リファレンス入力に接続されているSMT-MRAMセルアレイ用の読出リファレンス回路。互いに接続された前記真のビット線および前記補のビットに接続され、補償電流を生成して、ボディ効果の二次非マッチング効果に起因して、前記リファレンス電流における電流ミスマッチによって生じる電流変化を相殺する補償素子をさらに備えた請求項6に記載の読出リファレンス回路。前記補償素子は、ゲートが補償電圧によってバイアスをかけられることによって、前記補償電流に対して導電性を有するようになっているMOSトランジスタを有する請求項7に記載の読出リファレンス回路。SMT-MRAMセルの各行が、リファレンスSMT-MRAMセルの列の対の1行に対応するように、前記SMT-MRAMセルからなるアレイに、前記リファレンスSMT-MRAMセルの列の対を追加する工程と、第1の列の前記リファレンスSMT-MRAMセルが、前記リファレンスSMT-MRAMセルにおける最大抵抗を有するようにプログラムする工程と、第2の列の前記リファレンスSMT-MRAMセルが、最小抵抗を有するようにプログラムする工程と、読出動作の際、前記リファレンスSMT-MRAMセルがディスターブされないように、前記リファレンスSMT-MRAMリファレンスセルの前記列の対を、前記リファレンスSMT-MRAMリファレンスセルの前記列の対のそれぞれにおける列選択トランジスタのソースにおいて、共通に接続する工程と、前記SMT-MRAMセルの各列に接続されたセンスアンプのリファレンス端子に印加されるリファレンス電圧を生成するために、前記リファレンスSMT-MRAMセルの前記列の対をバイアス回路に接続する工程とを含む選択されたSMT-MRAMセルのデータ状態を判断するためのリファレンス電流の生成方法。読出動作の際、前記リファレンスSMT-MRAMセルがディスターブされないまま、要求が読出動作要求および書込動作要求のいずれであるかを判断し、読出動作要求を受けた場合、前記リファレンスSMT-MRAMセルの前記列の対をアクティブにして、前記リファレンス電流を生成し、前記センスアンプの前記リファレンス端子において前記リファレンス電圧を生成する工程をさらに含む請求項9に記載の生成方法。ボディ効果の二次非マッチング効果に起因して、前記リファレンス電流における電流ミスマッチによって生じる電流変化を相殺するための補償電流を生成する工程をさらに含む請求項10に記載の生成方法。前記補償電流を生成する工程は、ゲートが補償電圧によってバイアスをかけられることによって、前記補償電流に対して導電性を有するようになっているMOSトランジスタを備えた補償回路によって行う請求項11に記載の生成方法。本発明の1つの目的は、SMT-MRAMセルアレイのうち、選択されたSMT-MRAMセルからデータ状態を読み出すために、センスアンプにリファレンス電流を供給する読出リファレンス回路を備えたSMT-MRAMセルアレイを提供することにある。本発明の他の目的は、読出動作の際、ディスターブされない読出リファレンス回路を提供することにある。本発明のさらに他の目的は、二次非マッチング効果secondordernonmatchingeffectに起因するリファレンス電流における電流ミスマッチを補償することにある。上記の目的のうち少なくとも1つを達成するために、SMT-MRAMセルアレイは以下のように構成されている。SMT-MRAMセルアレイは、行方向と列方向とに配置されている。SMT-MRAMセルの各列は、真のビット線truebitlineおよび補のビット線complementbitlineに接続されている。SMT-MRAMセルの列のうち少なくとも2つが互いに接続され、リファレンスSMT-MRAMセルを構成している。この2つの列のうち、第1の列に属するリファレンスSMT-MRAMセルは、第1のデータ状態である最大抵抗を有するようにプログラムされ、第2の列に属するリファレンスSMT-MRAMセルは、第2のデータ状態である最小抵抗を有するようにプログラムされている。SMT-MRAMセルの第1の列における補のビット線は、SMT-MRAMセルの第2の列の真のビット線に接続されている。互いに接続された補のビット線と真のビット線とは、電圧バイアス回路に接続されている。これによって、最小リファレンス電流が補のビット線に流れるとともに、最大リファレンス電流が真のビット線に流れるようになっている。電圧バイアス回路は、センスアンプのリファレンス入力に接続され、リファレンス入力として生じた電圧が最大リファレンス電流と最小リファレンス電流との和の関数となるようになっている。これにより、リファレンスSMT-MRAMセルは、読出動作の際にディスターブされない。互いに接続された真のビット線および補のビット線に補償素子compensationdeviceが接続されている。これによって、補償電流compensationcurrentが生成され、二次非マッチング効果に起因するリファレンス電流における電流ミスマッチによる電流変化が相殺される。この二次非マッチング効果は、真のビット線に接続された補のビット線に接続されたゲートトランジスタのボディ効果bodyeffectである。補償素子は、MOSトランジスタであり、そのゲートは、補償電圧によってバイアスがかけられている。これによって、MOSトランジスタは補償電流を流すようになっている。他の実施の形態において、SMT-MRAMセルアレイ用の読出リファレンス回路では、SMT-MRAMセルアレイに、少なくとも2列のSMT-MRAMセルが追加されている。この2列のうち、第1の列に属するリファレンスSMT-MRAMセルは、第1のデータ状態である最大抵抗を有するようにプログラムされ、第2の列に属するリファレンスSMT-MRAMセルは、第2のデータ状態である最小抵抗を有するようにプログラムされている。SMT-MRAMセルの第1の列における補のビット線は、SMT-MRAMセルの第2の列における真のビット線に接続されている。互いに接続された補のビット線と真のビット線とは、電圧バイアス回路に接続されている。これによって、最小リファレンス電流が補のビット線に流れるとともに、最大リファレンス電流が真のビット線に流れるようになっている。電圧バイアス回路は、センスアンプのリファレンス入力に接続され、リファレンス入力として生じた電圧が最大リファレンス電流と最小リファレンス電流との和の関数となるようになっている。これにより、リファレンスSMT-MRAMセルは、読出動作の際にディスターブされない。補償素子が、互いに接続された真のビット線および補のビット線に接続されている。これによって、補償電流が生成され、二次非マッチング効果に起因するリファレンス電流における電流ミスマッチによる電流変化が相殺される。この二次非マッチング効果は、補のビット線に接続されたゲートトランジスタのボディ効果である。補償素子は、MOSトランジスタであり、そのゲートは、補償電圧によってバイアスがかけられている。これによって、MOSトランジスタは、補償電流を流すようになる。さらに他の実施の形態において、選択されたSMT-MRAMセルのデータ状態を判断するためのリファレンス電流の生成方法は以下のものである。まず、SMT-MRAMセルアレイに、リファレンスSMT-MRAMセルの列の対を追加し、SMT-MRAMセルの各行が、リファレンスSMT-MRAMセルの列の対のうちの1行に対応するようにする。第1の列に属するリファレンスSMT-MRAMセルは、リファレンスSMT-MRAMセルにおける最大抵抗を有するようにプログラムする。第2の列に属するリファレンスSMT-MRAMセルは、リファレンスSMT-MRAMセルにおける最小抵抗を有するようにプログラムする。リファレンスSMT-MRAMセルの列の対を、列選択トランジスタのソースにおいて共通に接続するとともに、バイアス回路に接続し、リファレンス電圧を生成する。リファレンス電圧を、SMT-MRAMセルの各列に接続したセンスアンプのリファレンス端子に印加する。これにより、リファレンスSMT-MRAMセルは、読出動作の際にディスターブされない。リファレンスSMT-MRAMセルの列の対は、補償回路に接続する。補償回路によって、補償電流を生成し、二次非マッチング効果に起因するリファレンス電流における電流ミスマッチによる電流変化を相殺する。この二次非マッチング効果は、真のビット線に接続された補のビット線に接続されたゲートトランジスタのボディ効果である。補償回路は、MOSトランジスタであり、そのゲートには補償電圧によってバイアスをかけている。これによって、MOSトランジスタが、補償電流を流すようにしている。動作の際、要求が読出動作要求および書込動作要求のいずれであるかを判断する。要求が書込動作要求であった場合、プロセスを終了する。読出動作要求を受けた場合、読み出すべき列を選択し、アクティブにする。リファレンス列をアクティブにして、リファレンス電流を生成し、センスアンプのリファレンス端子においてリファレンス電圧を生成する。SMT-MRAMセルから供給されたデータ電流によって生成されたデータ電圧を、リファレンス電流と比較する。これにより、データを判断し、読出プロセスを終了する。読出動作の際、リファレンスSMT-MRAMセルはディスターブされない。本発明の一実施の形態に係るSMT-MRAMセルアレイは、ビット線の対を備えたSMT-MRAMセルの列を有する。慣習に従い、ビット線の対のうち、一方を真のビット線とし、他方を補のビット線とする。従来は、Huaiによって開示されているように、セルの各列がビット線を一対有している。図2に示す本実施の形態に係るSMT-MRAMセルの構造は、図1に示した構造と基本的に同一であるが、SMT-MRAMセル100におけるゲートトランジスタ110のソースが補のビット線155に接続されている点が異なっている。本実施の形態では、補のビット線155は真のビット線150に対して並行となるように構成されている。真のビット線150は、MTJ素子105の強磁性フリー層104に接続されている。真のビット線150および補のビット線155はバイポーラ書込パルス/読出バイアスジェネレータ125に接続されている。図3に、一実施の形態に係る、読出リファレンス電流生成回路を備えたSMT-MRAMセル100からなるアレイ200を示す。SMT-MRAMセル100は、行方向と列方向とに配置され、アレイ200を形成する。各SMT-MRAMセル100のMTJ素子は、真のビット線220a,...,220nのうちの1つに接続されている。各SMT-MRAMセル100のゲートトランジスタのソースは、補のビット線222a,...,222nのうちの1つに接続されている。ワード線230a,230b,...,230m-1,230mはそれぞれ、アレイ200の1つの列に属するSMT-MRAMセル100のゲートトランジスタのゲートに接続されている。読出リファレンス電流生成回路は、リファレンスSMT-MRAMセル206および207の列の対205を有する。この列の対205は、SMT-MRAMセルアレイ200に隣接して追加されている。リファレンスSMT-MRAMセル206および207はそれぞれ、SMT-MRAMセル100と同一の構造を有する。列の対205のうち第1の列に属するリファレンスSMT-MRAMセル206は、MTJ素子が最大抵抗RMAXを有するようにプログラムされている。列の対205のうち第2の列に属するリファレンスSMT-MRAMセル207は、MTJ素子が最小抵抗RMINを有するようにプログラムされている。各リファレンスSMT-MRAMセル206および207におけるMTJ素子は、真のリファレンスビット線225aまたは225bに接続されている。各リファレンスSMT-MRAMセル206および207におけるゲートトランジスタのソースは、補のリファレンスビット線227aまたは227bに接続されている。ワード線230a,230b,...,230m-1,230mはそれぞれ、リファレンスSMT-MRAMセル206および207の列の対205のそれぞれに属するリファレンスSMT-MRAMセル206および207におけるゲートトランジスタのゲートに接続されている。SMT-MRAMセルアレイ200における真のビット線220a,...,220nおよび補のビット線222a,...,222nはそれぞれビット線デコーダセレクタ210に接続されている。ビット線デコーダセレクタ210は、データビット線選択トランジスタ235a,...,235nの対を有する。これにより、データビット線選択トランジスタ236a,...,236nのドレインは、アレイ200における真のビット線220a,...,220nに接続され、データビット線選択トランジスタ237a,...,237nのドレインは補のビット線222a,...,222nに接続されるようになっている。データビット線選択トランジスタ235a,...,235nのゲートはそれぞれ、ビット線デコーダ図示せずに接続されており、ビット線選択信号yab,...,yn1n,245ab,...,245ninが入力される。ビット線選択信号yab,...,yn1n,245ab,...,245ninは、行を選択し、データを選択された行からセンスアンプ215に送るためのものである。読出動作の際、データビット線選択トランジスタ236a,...,236nのソースはセンスアンプ215に接続され、データビット線選択トランジスタ237a,...,237nのソースは、グラウンドリファレンス電圧源に接続される。リファレンスSMT-MRAMセル206および207の列の対205における、真のビット線225aおよび225bと補のビット線227aおよび227bとは、それぞれ、ビット線デコーダセレクタ210に接続されている。ビット線デコーダセレクタ210は、リファレンスビット線選択トランジスタ240の対を有する。リファレンスビット線選択トランジスタ240において、リファレンスビット線選択トランジスタ241aおよび241bのドレインは、列の対205における真のリファレンスビット線225aおよび225bに接続されており、リファレンスビット線選択トランジスタ242a,242bのドレインは、補のリファレンスビット線227aおよび227bに接続されている。リファレンスビット線選択トランジスタ241a,241b,242a,および242bのゲートは、ビット線デコーダ図示せずに接続され、ビット線選択信号yREF247が入力される。ビット線選択信号yREF247は、リファレンス列205を選択し、リファレンスを、選択した行からセンスアンプ215に送るためのものである。ビット線選択トランジスタ241bおよび242aのソースは、ポイント253において互いに接続され、それからセンスアンプ215に接続されている。リファレンスビット線選択トランジスタ241aおよび242bのソースは、グラウンドリファレンス電圧源に接続されている。選択が行われる際、最大抵抗RMAXを有する選択されたリファレンスSMT-MRAMセル206を流れる電流が、最小電流IMIN250となる。同様に、最小抵抗RMINを有する選択されたリファレンスSMT-MRAMセル207を流れる電流が、最大電流IMAX252となる。リファレンスビット線選択トランジスタ241bのソースとリファレンスビット線選択トランジスタ242aのソースとを接続することによって、電流IMIN250およびIMAX252は加算され、合計リファレンス電流ISUM256となる。これにより、リファレンスSMT-MRAMセルは、読出動作の際、ディスターブされないようになっている。合計リファレンス電流ISUM256によって、センスアンプ260aのリファレンス入力端子272aおよびセンスアンプ260bのリファレンス入力端子272bにおいて、リファレンス電圧が生成される。アレイ200の選択された行のうちの1行に属するSMT-MRAMセル100を流れる電流によって、センスアンプ260aの入力電圧端子270aおよびセンスアンプ260bの入力電圧端子270bにおいて電圧が発生する。この電圧は、リファレンス電圧と比較され、出力265aおよび265bのデータ状態が判断される。バイアストランジスタ275a,275b,277a,および277bのゲートはバイアス電圧源VBIASに接続されている。バイアス電圧源VBIASによって、バイアストランジスタ275a,275b,277a,および277bは、飽和状態となる。これにより、ノード253,254a,および254bにおける電圧レベルは、100mV程度のバイアス電圧バイアスレベルに設定されるようになっている。バイアス電圧バイアスレベルは、NMOSトランジスタの閾値電圧レベル程度であり、これはバイアス電圧源VBIASの電圧レベルよりも低い。ダイオード接続されたMOSトランジスタ282aおよび282bは、リファレンス端子270aおよび270bと電力供給電圧源VDDとの間にそれぞれ接続されている。ダイオード接続されたMOSトランジスタ280aおよび280bは、リファレンス端子272aおよび272bと電力供給電圧源VDDとの間にそれぞれ接続されている。センスアンプ260aおよび260bのセンス入力電圧端子270aおよび270bとリファレンス電圧端子272aおよび272bとにおける電圧レベルは、負荷であるダイオード接続されたMOSトランジスタ280a,280b,282a,および282bからの電圧降下によって決定する。これらの電圧降下は、センス入力電圧端子270aおよび270bとリファレンス電圧端子272aおよび272bとへの電流のシンクによって決定する。リファレンスSMT-MRAMセル206におけるゲートトランジスタのボディ効果によって、対応する読み出し中のデータビットとの二次非マッチングが生じる。二次非マッチング効果は、補償電流compensationcurrentICOMP257によって補償される。補償電流ICOMP257は、補償トランジスタcompensationtransistorMCOMP255によって生成される。補償トランジスタMCOMP255のドレインは、共通接続ポイント253に接続されている。補償トランジスタMCOMP255のソースはグラウンドリファレンス電圧源に接続され、ゲートは補償バイアス電圧源compensationbiasingvoltagesourceVCOMPに接続されている。補償電流ICOMP257は、シミュレーションまたは実証的データからの値のトリミングのいずれかによって決定される。図4は、本発明の一実施の形態に係るSMT-MRAMデバイスからなるメモリアレイ300を表すブロック図である。メモリアレイ300は、複数のサブアレイ305a,305b,...,305nを有する。複数のサブアレイ305a,305b,...,305nはそれぞれ、図3に示したメモリアレイと同様に構成され、動作する。図4と図3とにおいて対応する符号は同一のものを示している。SMT-MRAMデバイスに入力される信号は、クロック315および読出/書込信号325を含む制御信号、データ入力信号320、およびアドレス信号330である。読出/書込ジェネレータにクロック315、読出/書込信号325、およびデータ入力信号320が入力され、書込データ350をビット線デコード選択回路210に送るための電圧レベルおよびタイミング信号が生成される。ビット線デコード選択回路210は、SMT-MRAMセルに書き込むべきデータDWでプログラムするための書込回路図3には図示せずを含む。アドレス信号330は、ワード線デコーダ340およびビット線デコーダ345に送られる。ワード線デコーダ340は、アドレス信号330の部分をデコードし、メモリアレイ300における所望の行を選択する。これにより、選択された行上にあるSMT-MRAMセルが読み出される。ワード線デコーダ340は、選択されたワード線230a,230b,...,または230m-1をアクティブにし、SMT-MRAMセル100のゲートトランジスタをオンにする。これにより、選択されたSMT-MRAMセル100に対する読み出しおよび書き込みが行われる。ビット線デコーダ345は、1以上の列アクティブ信号columnactivationsignalAy355を生成する。列アクティブ信号Ay355は、ビット線選択トランジスタ235a,...,235nの対、およびリファレンスビット線選択トランジスタ240の対に供給されるものであり、読み出しおよび書き込みのために選択された列を適切にアクティブにするためのものである。読出/書込信号325はワード線デコーダ340およびビット線デコーダ345に供給される。これによって、行われる動作が読出動作および書込動作のいずれであるかが判断される。行われる動作が読出動作である場合、リファレンスビット線選択信号yREF247がアクティブにされ、リファレンスSMT-MRAMセル206および207の選択された列に対してリファレンス電流IMINおよびIMAXを送る。これにより、図3で説明したように、平均リファレンス電流IAVG256が生成される。内部クロック352は、読出/書込ジェネレータ310において外部クロック315から生成される。読出/書込ジェネレータ310は、ワード線デコーダ340、ビット線デコーダ345、ビット線デコーダセレクタ210、およびセンスアンプ205によって要求される信号条件や位相に基づいて内部クロック352を生成する。センスアンプ205は、読出データをデータドライバ360に送る。データドライバ360は、データ信号365を調整し、外部回路図示せずを駆動する。ここで、図5を参照して、本発明の一実施の形態に係る、読出動作の際に選択されたSMT-MRAMセルのデータ状態を判断するためのリファレンス電流の生成方法について説明する。読出動作の際に選択されたSMT-MRAMセルのデータ状態を判断するためのリファレンス電流の生成方法においては、まず、SMT-MRAMセルアレイに、リファレンスSMT-MRAMセルの列の対を追加するボックス400。これによりSMT-MRAMセルにおける各行がリファレンスSMT-MRAMセルにおける列の対の1行に対応するようにする。第1の列に属するリファレンスSMT-MRAMセルが、リファレンスSMT-MRAMセルにおける最大抵抗を有するようにプログラムするボックス405。第2の列に属するリファレンスSMT-MRAMセルが、リファレンスSMT-MRAMセルにおける最小抵抗を有するようにプログラムするボックス410。リファレンスSMT-MRAMセルの列の対を、列選択トランジスタのソースにおいて共通に接続するボックス420。リファレンスSMT-MRAMセルの列の対をバイアス回路に接続しボックス425、リファレンス電圧を生成する。リファレンス電圧を、センスアンプのリファレンス端子に供給する。センスアンプは、SMT-MRAMセルの各列に接続されている。これにより、読出動作の際、リファレンスSMT-MRAMセルの列の対はディスターブされないようになっている。リファレンスSMT-MRAMセルの列の対は、補償回路に接続する。補償回路によって、補償電流を生成し、二次非マッチング効果に起因して、リファレンス電流における電流ミスマッチによって生じる電流変化を相殺する。この二次非マッチング効果は、補のビット線に接続されたゲートトランジスタのボディ効果である。補償回路は、MOSトランジスタを有し、そのMOSトランジスタのゲートは補償電圧によってバイアスがかけられている。これによって、MOSトランジスタは補償電流を流すになっている。動作の際、要求が読出動作要求および書込動作要求のいずれであるか判断するボックス430。要求が書込動作要求である場合、プロセスを終了する。読出動作要求を受けた場合、読み出す列を選択しボックス435、アクティブにする。リファレンス列をアクティブにし、リファレンス電流を生成する。それにより、センスアンプのリファレンス端子においてリファレンス電圧を生成する。この際、リファレンスSMT-MRAMセルの列の対をディスターブしない。SMT-MRAMセルからのデータ電流によって生成されたデータ電圧を、リファレンス電流と比較しボックス440、データを判断し、読出プロセスを終了する。本発明を、その好適な実施の形態を参照して、具体的に示し、説明したが、当業者であれば理解できるように、発明の精神および範囲を離れない限りにおいて形式および詳細については種々の変更が可能である。"