チャネル領域を有する基板と、前記チャネル領域の上にあるゲート電極であって、ゲート絶縁レイヤが前記ゲート電極と前記チャネル領域との間に設けられた前記ゲート電力と、前記基板中の、前記チャネル領域に隣接したソース領域及びドレイン領域と、前記ソース領域及びドレイン領域の少なくとも一部の上の、ゲルマニウム濃度が90atomicより高く、ホウ素濃度が1E20cm-3より高いホウ素ドープしたゲルマニウムレイヤと、前記ホウ素ドープしたゲルマニウムレイヤの上の金属ゲルマナイドソースコンタクトとドレインコンタクトを有する、トランジスタデバイス。前記デバイスはプレーナ又はFinFETトランジスタの一方である、請求項1に記載のデバイス。前記デバイスはPMOSトランジスタを含む、請求項1または2に記載のデバイス。レイヤ間絶縁体をさらに含む、請求項1ないし3いずれか一項に記載のデバイス。前記基板と、前記ソース及びドレイン領域との間の勾配バッファと、前記ソース及びドレイン領域と、前記ホウ素ドープしたゲルマニウムレイヤとの間の勾配バッファとのうち少なくとも一方を含む、請求項1ないし4いずれか一項に記載のデバイス。前記ソース及びドレイン領域と前記ホウ素ドープしたゲルマニウムレイヤとの間の勾配バッファは、前記ソース及びドレイン領域とコンパチブルなベース濃度から95atomicを越える高い濃度までの勾配を有するゲルマニウム濃度を有する、請求項5に記載のデバイス。前記高い濃度は純粋なゲルマニウムを反映する、請求項6に記載のデバイス。前記ソース及びドレイン領域と前記ホウ素ドープしたゲルマニウムレイヤとの間の勾配バッファは、前記ソース及びドレイン領域とコンパチブルなベース濃度から1E20cm-3を越える高い濃度までの勾配を有するホウ素濃度を有する、請求項5乃至7いずれか一項に記載のデバイス。前記ホウ素ドープしたゲルマニウムレイヤは、勾配濃度を有するゲルマニウムとホウ素の少なくとも一方を有する、請求項1ないし8いずれか一項に記載のデバイス。前記ソース及びドレイン領域は、ゲルマニウム濃度が前記基板とコンパチブルなベースレベル濃度から50atomicを越える高い濃度まで傾斜したシリコンゲルマニウムを有し、前記ホウ素ドープしたゲルマニウムレイヤは95atomicを越えるゲルマニウム濃度を有する、請求項1ないし9いずれか一項に記載のデバイス。前記ソース及びドレイン領域は、ホウ素濃度が前記基板とコンパチブルなベースレベル濃度から1E20cm-3を越える高い濃度まで傾斜した、ホウ素ドープしたシリコンゲルマニウムを有する、請求項1ないし10いずれか一項に記載のデバイス。前記ソース及びドレイン領域はシリコン又はシリコンゲルマニウムを有し、前記デバイスは、さらに、前記ソース及びドレイン領域と、前記ホウ素ドープしたゲルマニウムレイヤとの間にバッファを有し、前記バッファは、前記ソース及びドレイン領域とコンパチブルなベースレベル濃度から50atomicを越える高い濃度までの勾配を有するゲルマニウム濃度と、前記ソース及びドレイン領域とコンパチブルなベースレベル濃度から1E20cm-3を越える高い濃度まで勾配を有するホウ素濃度とを有する、請求項1ないし4いずれか一項に記載のデバイス。前記ホウ素ドープしたゲルマニウムレイヤは、98atomicを越えるゲルマニウム濃度と、2E20cm-3を越えるホウ素濃度とを有する、請求項1ないし12いずれか一項に記載のデバイス。一又は複数の集積回路を有するプリント回路板を有し、前記一又は複数の集積回路は、請求項1乃至13いずれか一項に記載の一又は複数のトランジスタデバイスを有する、電子デバイスであって、前記一又は複数の集積回路は、少なくとも一の通信チップ及び/又はプロセッサを含み、前記少なくとも一の通信チップ及び/又はプロセッサは一又は複数のトランジスタデバイスを有する、請求項14に記載のデバイス。前記デバイスは計算デバイスである、請求項14または15に記載の電子デバイス。チャネル領域を有する基板と、前記チャネル領域の上にあるゲート電極であって、ゲート絶縁レイヤが前記ゲート電極と前記チャネル領域との間に設けられ、スペーサが前記ゲート電極の横に設けられた前記ゲート電力と、前記基板中の、前記チャネル領域に隣接したソース及びドレイン領域であって、前記ソース及びドレイン領域はそれぞれ前記ゲート電極レイヤ及び/又は前記スペーサのうち対応するスペーサの下に延在するチップ領域を含む、前記ソース及びドレイン領域と、前記ソース領域及びドレイン領域の少なくとも一部の上の、ゲルマニウム濃度が95atomicより高く、ホウ素濃度が2E20cm-3より高いホウ素ドープしたゲルマニウムレイヤと、前記ホウ素ドープしたゲルマニウムレイヤの上の金属ゲルマナイドソースコンタクトとドレインコンタクトとを有し、前記デバイスはプレーナ又はFinFETトランジスタの一方である、トランジスタデバイス。前記デバイスはさらに、前記ソース及びドレイン領域と、前記ホウ素ドープしたゲルマニウムレイヤとの間のバッファを有し、前記バッファは、前記ソース及びドレイン領域とコンパチブルなベースレベル濃度から95atomicを越える高い濃度までの勾配を有するゲルマニウム濃度と、前記ソース及びドレイン領域とコンパチブルなベースレベル濃度から2E20cm-3を越える高い濃度まで勾配を有するホウ素濃度とを有する、請求項17に記載のデバイス。前記ホウ素ドープしたゲルマニウムレイヤは、勾配濃度を有するゲルマニウムとホウ素の少なくとも一方を有する、請求項17に記載のデバイス。前記ソース及びドレイン領域は、ゲルマニウム濃度が前記基板とコンパチブルなベースレベル濃度から50atomicを越える高い濃度まで傾斜したシリコンゲルマニウムを有し、前記ホウ素ドープしたゲルマニウムレイヤは98atomicを越えるゲルマニウム濃度を有する、請求項17に記載のデバイス。前記ソース及びドレイン領域は、前記基板とコンパチブルなベースレベル濃度から2E20cm-3を越える高い濃度まで傾斜したホウ素濃度を有する、請求項20に記載のデバイス。前記ソース及びドレイン領域は、一定のゲルマニウム濃度を有するシリコンゲルマニウムを有し、前記デバイスは、さらに、前記ソース及びドレイン領域と、前記ホウ素ドープしたゲルマニウムレイヤとの間のバッファを有し、前記バッファは、前記ソース及びドレイン領域とコンパチブルなベースレベル濃度から50atomicを越える高い濃度までの勾配を有するゲルマニウム濃度と、前記ソース及びドレイン領域とコンパチブルなベースレベル濃度から2E20cm-3を越える高い濃度まで勾配を有するホウ素濃度とを有し、前記バッファの厚さは100オングストロームより小さい、請求項17に記載のデバイス。トランジスタデバイスの形成方法であって、チャネル領域を有する基板を設けるステップと、前記チャネル領域の上にあるゲート電極であって、ゲート絶縁レイヤが前記ゲート電極と前記チャネル領域との間に設けられた前記ゲート電力を設けるステップと、前記基板中の、前記チャネル領域に隣接したソース領域及びドレイン領域を設けるステップと、前記ソース及びドレイン領域の少なくとも一部の上の、ゲルマニウム濃度が90atomicより高く、ホウ素濃度が1E20cm-3より高いホウ素ドープしたゲルマニウムレイヤを設けるステップと、前記ホウ素ドープしたゲルマニウムレイヤの上の金属ゲルマナイドソースコンタクトとドレインコンタクトを設けるステップとを有する、方法。従来のデバイスに対して寄生コンタクト抵抗が低いトランジスタデバイスを形成する方法を開示する。この方法は、例えば、シリコン又はシリコンゲルマニウムSiGeのソース/ドレイン領域上の、一連の金属などの標準的コンタクトスタックを用いてインプリメントできる。かかる実施形態では、ホウ素ドープしたゲルマニウム中間レイヤを、ソースドレインとコンタクトとの間に設け、コンタクト抵抗を大幅に低減する。本開示を考慮すれば、プレーナ型及び非プレーナ型のトランジスタ構造例えば、FinFETを両方とも含み、歪み及び非歪みチャネル構造を含む、多数のトランジスタ構成と適切な製造プロセスが明らかになるだろう。本方法はp型デバイスのインプリメンテーションに特に適しているが、必要ならn型デバイスにも用いることができる。概要前述の通り、トランジスタの駆動電流の増加は、デバイス抵抗を低減することにより実現できる。コンタクト抵抗はデバイスの全抵抗の一成分である。標準的なトランジスタコンタクトスタックは、一般的には、例えば、シリコン又はSiGeソース/ドレインレイヤ、シリサイドニッケルnickelsilicideレイヤ、窒化チタンtitaniumnitride接着adhesionレイヤ、及びタングステンコンタクト/パッドを含む。かかる構成では、コンタクト抵抗は、シリコン又はSiGeバレンスバンドの、金属のピン止めレベルpinninglevelへのアライメントalignmentにより、効果的に制限される。一般的に、ニッケルなどの産業標準的シリサイドまたはチタン、コバルト、白金などのその他の好適なシリサイドを用いると、約0.5電子ボルトのバンドアライメントずれが生じる。よって、本発明の一実施形態では、ホウ素ドープしたゲルマニウム中間レイヤを、ソースドレインとコンタクトとの間に設け、バンドアライメントずれbandmisalignmentとコンタクト抵抗を大幅に低減する。一実施形態では、ホウ素ドープしたゲルマニウム中間レイヤを有するコンタクトにより、バンドアライメントずれ値を0.2電子ボルトより下がり、これに対応してコンタクト抵抗が同様に構成されているが、ソース/ドレインレイヤとコンタクト金属との間にホウ素ドープゲルマニウム中間レイヤを有しない従来のコンタクトスタックに対して約3X下がる。透過型電子顕微鏡TEM断面又は2次イオン質量分析計SIMSのプロファイルを用いて、フィルム構造の垂直スタックに沿ったゲルマニウム濃度を示すことができる。シリコン及びSiGeのエピタキシャル合金のプロファイルを、ゲルマニウム濃度プロファイルと容易に区別できるからである。このように、本発明の実施形態により構成されたトランジスタ構造により、コンタクト抵抗を低減する点で、従来の構造を改善できる。かかる実施形態により、ゲルマニウムの優れた接触特性を、Si及びSiGeの優れた半導体トランジスタ特性と効果的に組み合わせて、次世代の低抵抗コンタクトを提供することができる。本開示を考慮すれば、プレーナ型及び非プレーナ型のトランジスタ構造例えば、ダブルゲートトランジスタ構造やトライゲートトランジスタ構造を両方とも含み、歪み及び非歪みチャネル構造を含む、多数のトランジスタ構成と適切な製造プロセスが明らかになるだろう。ここに説明するように、このような構造上の特徴や材料系を、ゲルマニウムオーバレイヤと共に用いることができる。トランジスタ構造には、p型ソース/ドレイン領域、n型ソース/ドレイン領域、又はn型とp型両方のソース/ドレイン領域の両方を含み得る。ある実施形態では、トランジスタ構造は、MOS構造中のシリコン、SiGe合金、又は名目的に純粋なゲルマニウムフィルム例えば、シリコンが10より少ないもののドーパント埋め込みソース/ドレイン領域又はエピタキシャル又はポリ置換ソース/ドレイン領域を含む。本発明の一実施形態によると、かかるインプリメンテーションにおいて、ホウ素ドープしたゲルマニウムのオーバレイヤ又はキャップcapをソース/ドレイン領域上に直接形成できる。コンタクト金属一連の金属をデポジションして、その後に反応アニーリングを行い、金属ゲルマナイドmetalgermanideソース及びドレインコンタクトを形成する。言うまでもなく、コンタクトはシリサイドレイヤ、接着レイヤ、及び/又は金属パッドレイヤのうち一又は複数を含むスタックとしてインプリメントできる。ホウ素ドープしたゲルマニウムオーバレイヤは、必要に応じて、ポリゲート及び/又はグラウンディングタップ領域など、トランジスタ構造のその他のパーツの上にも直接形成できる。知られているように、MOSトランジスタは、ショートチャネル効果SCEを改善しつつトランジスタの全体的な抵抗を下げるように設計されたソース及びドレインチップ領域を含んでもよい。従来、これらのチップ領域は、インプラント及び拡散方法を用いてホウ素や炭素などのドーパントをインプラントする基盤の部分である。ソースチップ領域は、ソース領域とチャネル領域の間のエリアに形成される。同様に、ドレインチップ領域は、ドレイン領域とチャネル領域の間のエリアに形成される。本発明の実施形態は、かかる従来の形成されたチップ領域と構成され、他の実施形態では、自己整合エピタキシャルチップSETトランジスタを延長する製造方法を利用して、一軸歪みの理論限界に非常に近づいている。これは、例えば、ソース/ドレイン領域及びそれぞれのチップ領域にホウ素ドープしたゲルマニウムのレイヤのオーバレイヤでキャップされたソース/ドレイン領域に対してホウ素ドープシリコン又はSiGeのバイレイヤ構成を形成する、対応するチップ領域のみでなくソース領域及びドレイン領域における選択的エピタキシャルデポジションにより実現できる。ゲルマニウムとホウ素の濃度は可変であるが、ある実施形態では、ゲルマニウムの濃度は20atomic乃至100atomicであり、ホウ素の濃度は1E20cm-3乃至2E21cm-3の範囲にある例えば、ゲルマニウム濃度は50atomicより大きく、ホウ素濃度は2E20cm-3より大きい。留意点として、ホウ素ドープしたゲルマニウムレイヤは、チップ領域に設けてもよいが、他の実施形態では、ソース/ドレイン領域だけに設けられるチップ領域に設けられない。さらに別の実施形態では、ゲルマニウム濃度及び/又はホウ素濃度を薄い任意的勾配gradedバッファを、ソース/ドレインレイヤを有する基板例えば、シリコン又はSiGeのの間に、インタフェースレイヤとして用いることもできる。同様に、ゲルマニウム濃度及び/又はホウ素濃度の薄い勾配バッファを、ソース/ドレインレイヤとホウ素ドープしたゲルマニウムキャップとの間のインタフェースレイヤとして用いることができる。さらに別の実施形態では、ホウ素ドープしたゲルマニウムオーバレイヤ又はソース/ドレインレイヤ自体のゲルマニウム及び/又はホウ素の濃度が、任意的バッファと同様に、勾配を有するgradedものであってもよい。いかなる場合であっても、ゲルマニウム中のホウ素の拡散は抑制される濃度が高いほど、相対的抑制は大きくなるので、高濃度のホウ素をゲルマニウムにドープでき、チップabruptnessを勾配させることなくwithoutdegradingtipabruptness寄生抵抗が低くなる。また、ショットキーバリアの高さが低くなるので、コンタクト抵抗が小さくなる。アーキテクチャと方法図1Aは、本発明の一実施形態による、基板102上に形成され、ソース/ドレインレイヤとコンタクトメタルとの間にホウ素ドープしたゲルマニウムレイヤを有するMOSデバイス100Aを示す。具体的に、ソースレイヤ110とコンタクト金属125との間にホウ素ドープしたゲルマニウムレイヤ117が設けられ、ドレインレイヤ112とコンタクト金属127との間にホウ素ドープしたゲルマニウムレイヤ119が設けられている。ソース領域110とドレイン領域112は、従来の方法を用いて形成できる。この実施例では、例えば、ソース領域110とドレイン領域112は、基板をエッチングして、シリコン又はシリコンゲルマニウム材料例えば、10乃至70atomicの範囲のゲルマニウム濃度でをエピタキシャルデポジションすることにより形成される。ゲートスタック122が、トランジスタ100Aのチャネル領域120上に形成される。さらに図から分かるように、ゲートスタック122は、ゲート絶縁レイヤ106とゲート電極104を含み、ゲートスタック122に隣接してスペーサ108が形成される。ある場合には、技術ノードに応じて、スペーサ108により、ゲート絶縁レイヤ106のエッジとソース及びドレイン領域110/112のそれぞれのエッジとの間に、約10乃至20ナノメートルnmの距離ができる。ソースチップ領域110Aとドレインチップ領域112Aを形成できるのは、このスペース内である。この実施形態では、チップ領域110A/112Aは、一般的なインプリメンテーション拡散ベースプロセスにより形成され、スペーサ108に重なり、例えば10nmより短い距離だけゲート絶縁レイヤ106に重なる又は過小拡散underdiffuseする。インプリメンテーション拡散ベースのチップ領域110A/112Aの形成では、ホウ素や炭素などのドーパントがソース領域110とドレイン領域112にインプラントされる。トランジスタ100Aはアニーリングされ、ドーパントをチャネル領域120に拡散させる。角度付きイオンインプランテーション法を用いて、ゲート絶縁レイヤ106とソース/ドレイン領域110/112との間のエリアにさらにドーパントをインプラントしてもよい。このようなインプランテーション拡散ベースのチップ形成プロセスでは、一般的に、チャネル領域には歪みは生じない。どんな場合であっても、また本開示を考慮すれば分かるように、トランジスタ構造が歪みチャネル又は非歪みチャネルを有するかどうか、ソースドレインチップ領域を有するか否かは、本発明の様々な実施形態には特に関係なく、かかる実施形態は、かかる構造的特徴のどれにも限定されない。むしろ、ここに説明するようにホウ素ドープしたゲルマニウムオーバレイヤを利用することにより、多くのトランジスタ構造とタイプに役立つ。ここに提供する技術は、例えば、従来のドーパントをインプラントしたシリコン、高いソース/ドレインraisedsourcedrain、歪んだSiGe又はその他の好適な材料、及びゲート電極絶縁材料の下に延在し、又はゲート電極絶縁材料により画定される垂直線から離れた、デポジションされたエピタキシャルチップソースドレインエクステンションとも呼ばれると両立できる。ゲルマニウムオーバレイヤ117/119は、一般的に、ソース/ドレイン領域110/112の形成後かつコンタクト125/127の形成前に設けられる。このオーバレイヤ117/119の厚さは、実施形態ごとに異なってもよいが、ある実施形態では、50乃至250オングストロームÅの範囲である。オーバレイヤ117/119のホウ素濃度も可変であるが、ある実施形態では1E20cm-3乃至2E21cm-3の範囲内にある例えば、2E20cm-3より大きい。オーバレイヤ117/119は、ソース/ドレイン領域110/112上に及び/又は必要に応じて、ポリゲート領域やグラウンディングタップ領域などその他の領域に選択的にデポジションできる。好適なデポジション法例えば、chemicalvapordeposition、molecularbeamepitaxyなどを用いてオーバレイヤ117/119を設けることができる。一実施形態では、コンタクト金属125と127は、それぞれ、ニッケルシリサイドレイヤ、窒化チタンレイヤ、及びタングステンコンタクト/パッドを有するが、本開示を考慮して明らかになるように、どれだけのコンタクト金属構成を用いても良い。コンタクト金属125/127を設ける際には、標準的デポジション法を用いることができる。図1Bは、本発明の他の一実施形態による、基板102上に形成され、ソース/ドレインレイヤ110/112とコンタクトメタル125/127との間にホウ素ドープしたゲルマニウムレイヤ117/119を有するように構成されたMOSデバイス100Bを示す。この構成例は、ソース/ドレインエピタキシャルチップここではエピチップと呼ぶを含む。より詳しくは、MOSトランジスタ100Bは、アンダーカットエッチを用い、ソース領域110とドレイン領域112をスペーサ108の下に延在させ、場合によっては、ゲート絶縁レイヤ106の下に延在させる。スペーサ108の下に延在するソース/ドレイン領域110/112の部分は、それぞれソースエピチップsourceepitip110Bとドレインエピチップ112Bと呼ばれる。ソースエピチップ110Bとドレインエピチップ112Bは、図1Aを参照して説明したインプランテーション/拡散ベースのチップ領域110A/112Bを置き換えるものである。一実施形態では、ソース/ドレイン領域110/112とソース/ドレインエピチップ110B/112Bの形成は、例えば、図1Bに示したように、基板102をエッチングして、これにはスペーサ108及び場合によってゲート絶縁レイヤ106のアンダーカットが含まれ、次に選択的エピタキシャルデポジションを用いて、例えばinsituドープしたシリコン、ゲルマニウム、又はSiGeを設け、ソース/ドレイン領域110/112とソース/ドレインエピチップ110B/112Bを満たす。留意点として、図1Bに示したように、エピタキシャルフィルepitaxialfillは、基板102の表面に対して高くraisedなっていても良いが、高くなっていない構成nonraisedconfigurationsを用いることもできる。ゲルマニウムオーバレイヤ117/119とコンタクト金属125/127は、例えば、図1Aを参照して前述したように、インプリメントできる。図1Cは、本発明の他の一実施形態による、基板102上に形成され、ソース/ドレインレイヤ110/112とコンタクトメタル125/127との間にホウ素ドープしたゲルマニウムレイヤ117/119を有するように構成されたMOSデバイス100Cを示す。この実施形態のソース領域110とドレイン領域112は、ホウ素などのドーパントを基板にインプラントすることにより形成される。ゲートスタック122は、トランジスタ100Cのチャネル領域120上に形成され、この場合には側壁108を含まない。また、このトランジスタ構造は、図1A及び図1Bに示した実施形態のようなアンダーカットやチップ領域は含まない。ゲルマニウムオーバレイヤ117/119とコンタクト金属125/127は、例えば、図1Aを参照して前述したように、インプリメントできる。本発明の一実施形態により構成されたトランジスタ構造について、この他多数の変形や特徴をインプリメントできる。例えば、上記構造の一又は複数のロケーションにおいて、勾配バッファを用いることができる。例えば、基板102は、シリコン基板、又はSOIsilicononinsulator基板のシリコンフィルム、又はシリコン、シリコンゲルマニウム、ゲルマニウム、及び/又はIII-V混合半導体を含むマルチレイヤ基板であり得る。よって、一例として、シリコン又はシリコンゲルマニウム基板102と、ソース/ドレイン領域110/112とソース/ドレインエピチップ110B/112Bにホウ素ドープしたinsituSiGeフィルとを有する実施形態では、基板102とソース/ドレイン材料との間にバッファを設けることができる。かかる実施形態では、バッファは、ゲルマニウム濃度が基板と同じベースレベルから100atomic又は100atomic近くまで、例えば90atomic又は95atomic又は98atomicなどまで勾配を有するgradedホウ素ドープした又はintrinsicなシリコンゲルマニウムレイヤであってもよい。このバッファ内のホウ素濃度は、例えば、高いレベルで一定でも、基板とコンパチブルcompatibleなベース濃度から所望の高濃度例えば、2E20cm-3まで勾配を有してもよい。留意点として、ここでコンパチブルとは、濃度レベルが重なることを要しない例えば、基板のゲルマニウム濃度が0乃至20atomicであり、バッファの最初のゲルマニウム濃度が30乃至40atomicであってもよい。また、ここで濃度レベルについて一定とは、比較的一定の濃度レベルを意味するものとする例えば、レイヤ中の最低濃度が、そのレイヤ中の最高濃度の10以内である。より一般的な意味で、一定濃度レベルとは、濃度レベルgradedconcentrationlevelを意図的に勾配を有さないことを意味する。バッファの厚みは、バッファされる濃度の範囲などのファクタに応じて変化するが、ある実施形態では、30乃至120Åの範囲にあり、例えば50乃至100Å例えば、60Åや65Åなどである。この開示を考慮すれば分かるように、かかる勾配バッファgradedbufferによりそっとキーバリアの高さが低くなる利益がある。あるいは、基板102とソース/ドレイン領域110/112とソース/ドレインエピチップ110B/112Bとの間に薄いバッファを用いるのではなく、ソース/ドレイン材料自体を同様に勾配させてもよい。例えば、一実施形態によると、ホウ素ドープしたSiGeソース/ドレイン領域110/112と、ソース/ドレインエピチップ110B/112Bは、基板とコンパチブルな例えば、30乃至70atomicの範囲にあるベースレベル濃度から、100atomicまで勾配を有するゲルマニウム濃度で構成できる。かかる実施形態では、このホウ素ドープしたゲルマニウムレイヤ内のホウ素濃度は、例えば、基板とコンパチブルなベース濃度から、例えば、2E20cm-3を越える所望の高濃度までの範囲にある。他の実施形態では、ソース/ドレイン材料とホウ素ドープしたゲルマニウムオーバレイヤ117/119との間にバッファを設けることができる。かかる一実施形態では、ソース/ドレイン材料は、一定濃度例えば、30乃至70atomicのゲルマニウムを有するホウ素ドープしたSiGeレイヤであり、バッファは、ホウ素ドープしたSiGeレイヤとコンパチブルなベース例ベル濃度から100atomic又は100atomic近く、例えば90atomic又は95atomic又は98atomicを越えるまで勾配のあるゲルマニウム濃度を有する薄い例えば、20乃至120Åであり、例えば50乃至100ÅSiGeレイヤであってもよい。かかる場合には、このバッファ中のホウ素濃度は、所望の高いレベルで一定であっても、又は基礎となるSiGeレイヤとコンパチブルなベース濃度から所望の高い濃度例えば、1E20cm-3、2E20cm-3、又は3E20cm-3を越えるまでの範囲にあってもよい。あるいは、ソース/ドレイン材料とホウ素ドープしたゲルマニウムオーバレイヤ117/119との間にバッファを使わずに、オーバレイヤ117/119自体に同様に勾配をつけるgradedこともできる。例えば、一実施形態によると、ホウ素ドープしたオーバレイヤ117/119は、基板とコンパチブルな例えば、30乃至70atomicの範囲にあるベースレベル濃度から、100atomic又は100atomic近くまで勾配を有するゲルマニウム濃度で構成できる。このオーバレイヤ117/119中のホウ素濃度は、所望の高いレベルで一定であっても、又は基板及び/又はソース/ドレイン領域と同じ又はコンパチブルなベース濃度から、所望の高い濃度例えば、2E20cm-3を越えるまでの範囲にあってもよい。よって、多くのトランジスタデバイスに対して低コンタクト抵抗アーキテクチャを提供できる。デバイスは、例えば、ゲート酸化物、ポリゲート電極、薄いスペーサ、及びソース/ドレイン領域における等方性アンダーカットエッチ又は単結晶基板にfacetedfinrecessを形成するアンモニアエッチや、finrecessを形成するその他の好適なエッチなどの任意数の従来プロセスを用いて形成できる。ある実施形態では、選択的エピタキシャルデポジションを用いて、insituドープしたシリコン、あるいは完全に歪んだシリコンゲルマニウムレイヤを提供し、チップtipsを有する又は有さないソース/ドレイン領域を形成する。前述の通り任意的バッファを用いてもよい。任意の好適なハイkhighk代替金属ゲートRMGプロセスフローを用いることもできる。この場合、ハイk絶縁体で従来のゲート酸化物を置き換える。ゲルマニウムpreamorphizationインプラントをした又はしないニッケル、ニッケル白金、又はチタンなどを含むケイ素化物を用いて、低抵抗ゲルマナイドを形成できる。ここに提供する方法は、任意の技術ノード例えば、90nm、65nm、45nm、32nm、22nm、14nm及び10nmトランジスタ又はそれ以下に利用でき、請求項に係る発明はかかるノードやデバイスジオメトリの範囲に限定されない。その他の利点は本開示を考慮すれば分かるであろう。図2は、本発明の一実施形態による、接触抵抗が低いトランジスタ構造を形成する方法を示す。図3A乃至3Iは、本方法の実行により形成される、実施形態による構造を示す図である。図から分かるように、本方法は、半導体基板上にゲートスタックを形成することから始まるステップ202。この基板上にPMOSトランジスタなどのMOSデバイスが形成される。半導体基板は、例えばバルクシリコン又はシリコンオンインシュレータSOI構成などでインプリメントすることもできる。他のインプリメンテーションでは、半導体基板は、ゲルマニウム、シリコンゲルマニウムsilicongermanium、インジウムアンチモン化物indiumantimonide、鉛テルル化物leadtelluride、インジウム砒素化物indiumarsenide、インジウム燐化物indiumphosphide、ガリウム砒素化物galliumarsenide、又はガリウムアンチモン化物galliumantimonideなど、シリコンを組み合わせた又は組み合わせない、別の材料を用いて形成される。より一般的な意味で、本発明の実施形態では、半導体デバイスを構成する基礎として機能する任意の材料を用いることができる。従来のように、又は任意の好適なカスタム方法を用いて、ゲートスタックを形成できる。本発明のある実施形態では、ゲート絶縁体レイヤとゲート電極レイヤをデポジションし、次にパターニングすることにより、ゲートスタックを形成してもよい。例えば、ある場合には、CVDchemicalvapordeposition、ALDatomiclayerdeposition、SODspinondeposition、又はPVDphysicalvapordepositionなどの従来のデポジションプロセスを用いて、半導体基板上に、ゲート絶縁体レイヤをブランケットデポジションできる。別のデポジション法を用いても良く、例えば、ゲート絶縁レイヤを熱的成長させてもよい。ゲート絶縁材料は、例えば、二酸化シリコン又はハイk絶縁材料などの材料から形成できる。ハイkゲート絶縁材料の例としては、例えば、酸化ハフニウムhafniumoxide、酸化ハフニウムシリコンhafniumsiliconoxide、酸化ランタニウムlanthanumoxide、酸化ランタニウムアルミニウムlanthanumaluminumoxide、酸化ジルコニウムzirconiumoxide、酸化ジルコニウムシリコンzirconiumsiliconoxide、酸化タンタルtantalumoxide、酸化チタンtitaniumoxide、酸化バリウムストロンチウムチタンbariumstrontiumtitaniumoxide、酸化バリウムチタンbariumtitaniumoxide、酸化ストロンチウムチタンstrontiumtitaniumoxide、酸化イットリウムyttriumoxide、酸化アルミニウムaluminumoxide、酸化鉛スカンジウムタンタルleadscandiumtantalumoxide及び鉛亜鉛ニオブ化物leadzincniobateなどがある。ある実施形態では、ハイkゲート絶縁レイヤの厚さは、約5Åから200Åの間である例えば、20Å乃至50Åである。一般的に、ゲート絶縁レイヤの厚さは、ゲート電極を隣接するソース及びドレインコンタクトから電気的に絶縁するのに十分な厚さでなければならない。別の実施形態では、ハイkゲート絶縁レイヤに対して、そのハイk材料の質を改善するためのアニーリングプロセスなどの追加的処理を行う。次に、ALD、CVD、又はPVDなどの同様のデポジション法を用いて、ゲート電極材料をゲート絶縁レイヤ上にデポジションする。かかる具体的な実施形態では、ゲート電極材料はポリシリコンや金属レイヤであるが、他の好適なゲート電極材料を用いることもできる。ゲート電極材料は、代替金属ゲートRMGと置き換えるために後で除去される犠牲材料sacrificialmaterialであってもよいが、ある実施形態では、その厚さは5Åから500Åの間にある例えば、100Åである。図3Aに示したように、従来のパターニングプロセスを実行して、ゲート電極レイヤとゲート絶縁レイヤの一部をエッチング除去し、ゲートスタックを形成する。図から分かるように、図3Aは基板300を示し、その基板の上にはゲートスタックが形成されている。この実施形態では、ゲートスタックは、ゲート絶縁レイヤ302これはハイkゲート絶縁材料でもよいと、犠牲ゲート電極304とを含む。ある場合には、ゲートスタックは、二酸化シリコンゲート絶縁レイヤ302とポリシリコンゲート電極304とを含む。ゲートスタックは、例えばゲート電極304をその後のイオンインプランテーションプロセスから保護するなど、処理中に一定の便益又は使用を提供するゲートハードマスクレイヤ306も含む。ハードマスクレイヤ306は、二酸化シリコン、窒化シリコン、及び/又はその他の従来の絶縁材料など、一般的なハードマスク材料を用いて形成できる。図3Aは、さらに、スタックの横に形成されたスペーサ310を示している。スペーサ310は、例えば、酸化シリコン、窒化シリコン、その他の好適なスペーサ材料など従来の材料を用いて形成できる。スペーサ310の幅は、形成するトランジスタの設計上の要請に基づき決められる。しかし、ある実施形態では、ここに説明するように、ソース/ドレインチップ領域が十分高いホウ素ドープしたゲルマニウムであるとき、スペーサ310の幅は、ソース及びドレインエピチップの形成により課される設計上の制約をうけない。さらに図2を参照して、ゲートスタック形成後、続いて、トランジスタ構造のソース/ドレイン領域を画定するステップ204。前述の通り、ソース/ドレイン領域は好適なプロセスと構成でインプリメントできる。例えば、ソース/ドレイン領域は、インプラントしても、エッチング及びepifillしても、高くしても、シリコン又はSiGe合金であっても、pタイプ及び/又はnタイプであっても、プレーナ又はフィン形状の拡散領域を有していてもよい。図3Aに示した実施形態では、基板300をエッチングして、キャビティ312/314及び、ゲート絶縁体302をアンダーカットするチップエリア312A/314Aを設ける。図3Bは、キャビティ312/314とチップエリア312A/314Aが満たされてfilled、ソース/ドレイン領域318/320とチップ領域318A320Aを設けた基板300を示す。ある実施形態では、それぞれのチップエリア312A/314Aに沿ったソース及びドレイン領域キャビティ312/314は、insituドープされたシリコン又はSiGeで満たされ、エピチップ318Aに沿ったソース領域318とドレインエピチップ320Aに沿ったドレイン領域320とを形成する。ここでは、材料例えば、シリコン、SiGe、III-V材料、ドーパント例えば、2E21cm-3を越えるホウ素、又はその他の好適なドーパント/濃度、及び寸法例えば、ソース/ドレインレイヤの厚さは、例えば50乃至500nmの範囲にあり、flush又はraisedソース/ドレイン領域を提供する任意のソース/ドレインレイヤ構成を用いることができる。前述の通り、かかる実施形態は、ソース/ドレインレイヤと基板又はソース/ドレインとホウ素ドープしたゲルマニウムオーバレイヤとの間に薄いバッファを含んでもよい。例えば、図3Bに示した実施形態で分かるように、ソース/ドレイン材料をデポジションする前に、ソースバッファ313とドレインバッファ315をデポジションする。ある実施形態では、バッファ313と315は、勾配のあるホウ素ドープしたシリコンゲルマニウムレイヤであってもよく、ゲルマニウム組成は、基板300の材料とコンパチブルなベースレベル濃度から100atomicまで又は、前記の通り100atomicに近いところまでの勾配がある。ホウ素濃度も適宜勾配を持たせることができる。多くのバッファ方式を、本開示を考慮すれば分かるであろう。さらに図2を参照して、ソース/ドレイン領域を画定した後、トランジスタ構造のソース/ドレイン領域に、ホウ素ドープしたゲルマニウムをデポジションするステップ206。図3Cは、ホウ素ドープしたゲルマニウムレイヤ317/319を示す。ある実施形態では、ホウ素ドープしたゲルマニウムレイヤ317/319は、一又は複数のレイヤでエピタキシャルデポジションしたものであってもよいが、90atomicより大きいゲルマニウム濃度を有するが、本開示をこうりょすれば分かるように、他の好適な濃度レベル例えば、91atomic、又は92atomic、又は98atomic、又は99atomicより高いもの、又は純粋なゲルマニウムを用いてもよい。前述の通り、このゲルマニウム濃度は、一定であっても、ベースレベル基板300のレベルの近くから高いレベル例えば、90atomicより高くまで増加するように勾配をつけてもよい。かかる実施形態におけるホウ素濃度は、1E20cm-3より高くても良く、2E20cm-3や2E21cm-3でもよく、基板300に近いベースレベルから高いレベル例えば、1E20cm-3又は2E20cm-3又は3E20cm-3より高いレベルまで増大するように勾配をつけてもよい。前述のように、基礎となるソース/ドレイン領域318/320のゲルマニウム濃度が一定、又は比較的低い実施形態では、勾配バッファgradedbufferを用いて、ソース/ドレイン領域318/320を、ホウ素ドープしたゲルマニウムレイヤ317/319とよりよくインタフェースしてもよい。ある実施形態では、ホウ素ドープしたゲルマニウムキャップ317/319の厚さは、例えば、50乃至250Åの範囲であるが、本開示を考慮すれば分かるように、他の実施形態では他のレイヤの厚さを有していても良い。ある実施形態では、デポジションステップ206又はホウ素ドープしたゲルマニウムレイヤ317/319の形成のために、CVDプロセス又はその他の好適なデポジション法を用いても良い。例えば、デポジションステップ206を、CVD、高速熱CVDRT-CVD、定圧CVDLP-CVD、又は超高真空CVDUHV-CVD、またはgermaneGeH4やdigermane及びジボランB2H6又は2フッ化ホウ素BF2などのprecursorsを含むゲルマニウムとホウ素を用いたガス源分子ビームエピタキシーGS-MBEツール中で、実行してもよい。かかる実施形態では、例えば、水素、窒素、又は希ガスなどのキャリアガスがあるprecursorはキャリアガスの1乃至5濃度に希釈される。また、例えば塩化水素HCl、塩素Cl、又は臭化水素HBrなどのハロゲンベースのガスなどのエッチングガスもある。ゲルマニウム及びホウ素ドープしたゲルマニウムの基本的デポジションは、例えば、300°C乃至800°C例えば、300-500°Cのデポジション温度と、例えば1Torr乃至760Torrの反応容器圧力を用いて、広い範囲の条件にわたり可能である。ゲルマニウムは、シリコン又はシリコンゲルマニウム合金上にデポジションするという点で生来的に選択的であり、その他の材料、例えば二酸化シリコンや窒化シリコンなどの上にはデポジションしない。この生来的な選択性は完全ではないので、エッチャントetchantを少し流して、デポジションの選択制を改善することができることは、前述の通りである。キャリアとエッチャントのそれぞれのフローは、10乃至300SCCMの範囲にある一般的には、100SCCMより小さいフローが必要であるが、実施形態によってはより高いフローレートを要する。ある実施形態では、デポジションステップ206は、水素中に1濃度で希釈されたGeH4を用いて、100乃至1000SCCMの間のフローレートで行う。ホウ素のinsituドーピングの場合、希釈したB2H6を用いても良い例えば、B2H6をH2に3濃度で希釈し、100乃至600SCCMの範囲のフローレートである。かかる場合には、例えば10乃至100SCCMの範囲のフローレートでエッチングエージェントHCl又はCl2を加えて、デポジションの選択制を向上させる。この開示を考慮して分かるように、ホウ素ドープしたゲルマニウムレイヤ317/319をデポジションする選択性は、必要に応じて可変できる。ある場合には、例えば、ホウ素ドープしたゲルマニウムレイヤ317/319は、ソース/ドレイン領域318/320又は構造全体にわたってではなくその一部のみにデポジションされる。レイヤ317/319を選択的にデポジションするため、任意のマスキングパターニング法を用いることができる。さらに、他の実施形態では、例えばポリゲート領域又はグラウンディングタップ領域をカバーするレイヤ317/319から利益がある。さらに、本開示を考慮すれば分かるように、実施形態によれば、高いゲルマニウム濃度例えば、90atomicより高く純粋なゲルマニウムまでと、高ホウ素濃度例えば、2E20cm-3より高いとを組み合わせて用いて、ソース及びドレイン領域及びグラウンドタップ領域など、その他の低コンテクト抵抗が望ましいエリアにおけるコンタクト抵抗の大幅な低減を実現できる。さらに、前述したように、ホウ素の拡散は純粋なゲルマニウムにより大幅に抑制されるので、当てはまればチャネルの近くでホウ素濃度が高いにもかかわらず、後で熱的アニーリングをしても、悪いSCE劣化は起こらない。コンタクト面におけるゲルマニウムの濃度がより高いので、バリアの高さを下げられる。ある実施形態では、かかる利益を実現するため、ゲルマニウム濃度を95atomicより高く、純粋なゲルマニウム100atomicまでにする。さらに図2を参照して、ホウ素ドープしたゲルマニウムレイヤ317/319を設けた後、絶縁オーバレイヤ317/319をデポジションするステップ208に続く。図3Dは、絶縁対322が、ゲートスタックのハードマスク306とともにフラッシュされたように示しているが、必ずしもそうではない。この絶縁体は様々な方法で構成できる。ある実施形態では、絶縁体322は、二酸化シリコンSiO2又はその他のロウklowk絶縁材料でインプリメントできる。他の実施形態では、絶縁材322は窒化シリコンSiNライナーとそれに続く一又は複数のSiO、又は窒化物、酸化物、窒化酸化物、炭化物、酸化炭化物、その他の好適な絶縁材料の組合せのレイヤでインプリメントされる。絶縁体322は、レイヤ間絶縁体ILDと呼ばれるが、一般に行われているように、平坦化してもよい。絶縁材料のその他の例には、例えば、炭素ドープした酸化物CDO、perfluorocyclobutaneやpolytetrafluoroethyleneなどの有子高分子、fluorosilicateglassFSG、及びsilsesquioxane、siloxane、organosilicateglassなどの有機知りケートorganosilicatesを含み、ある構成例では、ILDレイヤはその絶縁定数をさらに下げるために細孔その他のボイドを含んでも良い。次に、代替金属ゲートRMGプロセスが用いられる本発明のある実施形態では、図3Eによく示されているように、本方法は、従来行われているように、エッチングプロセスを用いてゲートスタックハイkゲート絶縁レイヤ302、犠牲ゲート電極304、及びハードマスクレイヤ306を含むを除去するステップをさらに含む。別のインプリメンテーションでは、犠牲ゲート304とハードマスクレイヤ306のみを除去する。図3Eは、かかる実施形態により、ゲートスタックがエッチング除去される時に形成されるトレンチオープニングを示す。ゲート絶縁レイヤを除去する場合、本方法は、次に、新しいゲート絶縁レイヤをトレンチオープニングにデポジションする図3Fにおいて324で示す。ここでは、酸化ハフニウムなどの、前述したような好適なハイk絶縁材料を用いることができる。同じデポジションプロセスを用いることもできる。ゲート絶縁レイヤの置き換えを用いて、例えば、ドライ及びウェットエッチングプロセスを使う間に元のゲート絶縁レイヤに生じたダメージを解消し、及び/又はハイk又は所望のゲート絶縁材料で、ロウk又は犠牲絶縁材料を置き換えることができる。図3Fにさらに示されているように、本方法は、さらに、金属ゲート電極レイヤ326を、トレンチ内に、及びゲート絶縁レイヤ324上にデポジションする。CVD、ALD、PVD、無電解メッキ又は電解メッキなどの従来の金属デポジションプロセスを用いて、金属ゲート電極レイヤを形成できる。金属ゲート電極レイヤは、例えば、ルテニウムruthenium、パラジウムpalladium、白金platinum、コバルトcobalt、ニッケルnickel、及び酸化ルテニウムrutheniumoxideなどの導電性酸化金属などのPタイプ仕事関数金属を含む。ある構成では、2以上の金属ゲート電極レイヤをデポジションしてもよい。例えば、仕事関数金属がゲートトレンチにデポジションされ、次にアルミニウムや銀などの好適な金属ゲート電極フィルfill金属がデポジションされる。図2を参照して、絶縁レイヤ322がレイヤ317/319上に設けられた及び任意の所望のRMGプロセスの後に、本方法は、エッチングをして、ソース/ドレインコンタクトトレンチを形成する。任意の好適なドライ及び/又はウェットエッチプロセスを使うことができる。図3Gは、一実施形態による、エッチングが完了した後のソース/ドレインコンタクトトレンチを示す。本方法は、コンタクト抵抗低減金属をデポジションし、アニーリングしてシリサイドsilicide/ゲルマナイドgermanideを形成するステップ212と、ソース/ドレインコンタクトプラグをデポジションするステップ214とを行う。図3Hは、コンタクト金属325/327を示す。ある実施形態では、コンタクト金属はシリサイド/ゲルマナイドを含むが、他の実施形態では、追加的レイヤ例えば、接着レイヤを含んでもよい。図3Iは、コンタクトプラグ金属329/331を示す。このコンタクトプラグ金属は、ある実施形態では、アルミニウムを含むが、コンタクトプラグ329/331には、従来のデポジションプロセスを用いて、銀silver、ニッケル白金nickelplatinum又はニッケルアルミニウムnickelaluminum又はその他のニッケルとアルミニウムの合金、又はチタンなど、任意の好適な導電性コンタクト金属及び/又は合金を用いることができる。ニッケル、アルミニウム、ニッケル白金、又はニッケルアルミニウム又はその他のニッケルとアルミニウムを含む合金、又はゲルマニウムpreamorphizationインプラントをして又はしていないチタンとsilicidationすることにより、ソース及びドレインコンタクトのゲルマナイド/メタライゼーション212を実行できる。ホウ素ドープしたゲルマニウムレイヤ317/319により、金属ゲルマニウム形成例えばニッケルゲルマニウムができる。germanideによりショットキーバリアの高さが大幅に下がり、従来の金属シリサイド系におけるコンタクト抵抗Rextを含むが改善される。例えば、従来のトランジスタは、一般的には、ゲルマニウム濃度が30乃至40atomicの範囲にある、ソース/ドレインSiGeエピプロセスを用いる。かかる従来系は、epi/シリサイドインタフェース抵抗により制限された、約140ΩμmのRext値を示す。これは高く、将来のゲートピッチスケーリングの妨げになる。本発明のある実施形態では、PMOSデバイスにおけるRextの大幅な改善ができる例えば、約2倍の改善であり、Rextが約70Ωμm。これによりPMOSデバイススケーリングがよくサポートされる。よって、本発明の一実施形態によるホウ素ドープされたゲルマニウムキャップ317/319を有するように構成されたソース/ドレインを有するトランジスタであって、ソース/ドレイン領域318/320とコンタクト金属325/327との間のインタフェースにおいて、ホウ素濃度が1E20cm-3より高く、ゲルマニウム濃度が90atomicより高く、純粋なゲルマニウム100atomicに近いまでのものは、100Ωμmより低いRext値を示し、ある場合には90Ωμmより低く、ある場合には80Ωμmより低く、ある場合には75Ωμmより低く、又はそれより低くてもよい。図4は、本発明の他の一実施形態による、接触抵抗が低いトランジスタ構造を形成する方法を示す。図5A乃至5Fは、本方法の実行により形成される、実施形態による構造を示す図である。一般的に、この方法は、図2と図3A乃至図3Hを参照して説明した方法に似ているが、ソース/ドレイン領域上のホウ素ドープされたゲルマニウムレイヤ317/319のデポジションが、絶縁体322がデポジションされ、エッチングされたコンタクトトレンチが形成された後に、行われる点で異なる。このように、本方法は、図5C乃至図5Eに示したように、ソース/ドレイン領域318/320上に直接絶縁体322をデポジションするステップ406と、次にエッチングをして、ソース/ドレインコンタクトとレンジを形成するステップ408と、次にトレンチに及びソース/ドレイン領域318/320に直接にホウ素ドープしたゲルマニウムレイヤ317/319を選択的にデポジションするステップ410とを含む。デポジションするステップ410は、選択的エピタキシーなどの任意の好適なデポジションプロセスを用いて実行できる。レイヤ317/319を設けると、図5Fに示すように、コンタクト金属325/327をレイヤ317/319上に設けることができる。この代替的方法により、コンタクト抵抗を改善できるという同じ利益が得られるが、ホウ素ドープしたゲルマニウムのデポジションがより選択的である。この開示を考慮すれば、マスキング/パターニング及び選択的デポジション法の任意の好適な組合せを用いて、他の選択的デポジションプロセスも分かるだろう。さらに言うまでもなく、本方法の同様の部分に関する前出の説明は、ここにも等しく適用可能である。具体的に、ゲートスタックを形成するステップ402と、トランジスタ構造のソース/ドレイン領域を画定するステップ404は、図2を参照して説明した、形成するステップ202と画定するステップ204を参照して説明したように、実行できる。同様に、コンタクト抵抗低減金属をデポジションするステップ412と、アニーリングしてシリサイド/ゲルマナイドを形成するステップと、ソース/ドレインコンタクトプラグをデポジションするステップ414とは、図2を参照して説明した、形成するステップ212と画定するステップ214を参照して説明したように実行できる。FinFET構成知られているように、FinFETは、細長い半導体材料一般的にフィンと呼ぶの周りに構成したトランジスタである。トランジスタは、標準的な電界効果トランジスタFETノードを含み、ゲート、ゲート電極、ソース領域、及びドレイン領域を含む。デバイスの導電チャネルは、ゲート絶縁体の下のフィンの外側にある。具体的には、電流は、フィンの上基板面に平行な側だけではなく、フィンの両側壁基板面に垂直な側に沿って流れる。かかる構成の導電チャネルは基本的にフィンの3つの異なる外側のプレーナ領域に沿っているので、かかるFinFETデザインはトライゲートFinFETと呼ばれることがある。他のタイプのFinFET構成も利用可能である。いわゆるダブルゲートFinFETなど、導電チャネルが原理的にフィンの2つの側壁に沿ってのみあるが、利用可能である。図6は、本発明の一実施形態により構成された、トライゲートアーキテクチャを示す斜視図である。図から分かるように、トライゲートデバイスは基板600を含み、絶縁領域610、620を通って基板600から延在する破線で表した半導体ボディすなわちフィン660を有するゲート電極640は、フィン660の3表面上に形成され、3ゲートを形成する。ハードマスク690がゲート電極640の上に形成される。ゲートスペーサ670、680が、ゲート電極640の対向する側壁に形成される。ソース領域は、くぼんだソースインタフェース650上とフィン660の一側壁上に形成されたエピタキシャル領域631を有し、ドレイン領域は、くぼんだソースインタフェース650上と対向するフィン660側壁図示せず上とに形成されたエピタキシャル領域631とを有する。キャップレイヤ641はエピタキシャル領域631上にデポジションされる。留意点として、ホウ素キャップレイヤ641は、くぼんだチップ領域に設けてもよいが、他の実施形態では、ソース/ドレイン領域だけに設けられるくぼんだ領域に設けられない。一実施形態では、絶縁領域610、620は、基板600をエッチングしてトレンチを形成し、次にトレンチ上に酸化材料をデポジションしてSTI領域を形成するような従来の方法を用いて形成された浅いトレンチ孤立領域STIである。孤立領域610、620は、SiO2などの任意の好適な誘電/絶縁材料からできている。基板102に関する前出の説明はここにも等しく適用可能である例えば、基板600はシリコン基板であっても、SOI基板であっても、マルチレイヤ基板であってもよい。この開示を考慮すれば言うまでもなく、従来のプロセスと形成方法を用いて、FinFETトランジスタ構造を製造できる。しかし、本発明の一実施形態では、例えば、ホウ素ドープしたゲルマニウム641の場合でキャップしたinsituドープしたシリコン又はSiGe631の場合を用いて、2つのバイレイヤ間に任意的なゲルマニウム及び/又はホウ素の勾配バッファを有する、エピタキシャル領域631とキャップレイヤ641のバイレイヤ構造をインプリメントできる。上記の通り、かかるバッファは、エピタキシャル領域631とコンパチブルなベースレベルゲルマニウム/ホウ素濃度から、ホウ素ドープしたゲルマニウムキャップ641への移行に用いることができる。あるいは、ゲルマニウム及び/又はホウ素濃度勾配は、介在勾配バッファ構成にではなく、エピタキシャル領域631及び/又はキャップ641に直接インプリメントできる。さらに言うまでもなく、トライゲート構成の変わりは、ダブルゲートアーキテクチャであることに留意せよ。これはフィン660の上に誘電/絶縁レイヤを含む。図7は、本発明の実施形態によるキャップを有するトランジスタ構造の接触抵抗と、キャップを有さない標準的トランジスタ構造の接触抵抗を示すスプリットロットを示すグラフである。0.18より大きい抵抗数を伴うトランジスタ構造はすべて、コンタクト金属を直接デポジションした、標準的なSiGe合金により高くなったPMOSソース/ドレイン領域でインプリメントされる。抵抗数が0.107以下のトランジスタ構造はすれべ、同様にインプリメントされるが、本発明の様々な実施形態による、ソース/ドレイン領域とコンタクト金属との間のホウ素ドープしたゲルマニウムキャップを有する。表1は、ここに説明するホウ素ドープしたゲルマニウムキャップを有する及び有さない構造のテストから得られた生データを示す。表から分かるように、このサンプルロットは、実際に、従来のトランジスタ構造の約3乃至6倍の、コンタクト抵抗における改善低減を示している。単位は任意面積あたりのΩ数である。本発明の一実施形態によるホウ素ドープしたゲルマニウムキャップを用いることにより可能になるその他の改善は、この開示を考慮すれば明らかであろう。具体的に、本発明の実施形態により、結果として得られるゲルマニウム材料とショットキーバリア高さの改善により、従来のSiGeソース/ドレインPMOSデバイスのそれより2×より大きいRextの改善が可能である。知られているように、ショットキーバリアの高さは、半導体金属接合にわたる電気伝導のバリアである。ショットキーバリアの高さは、半導体金属のインタフェースにわたる、金属のフェルミレベルと半導体の主キャリアバンドエッジとのエネルギー一のミスマッチを反映する。pタイプ半導体金属インタフェースの場合、ショットキーバリアの高さは、金属のフェルミレベルと半導体のバレンスバンドの最大値との間の差である。システム例図8は、本発明の一実施形態による計算システム1000を示す図である。図から分かるように、計算デバイス1000はマザーボード1002を収納する。マザーボード1002は、複数のコンポーネントを含み、プロセッサ1004と少なくとも1つの通信チップ1006とを含むが、これに限定されない。それぞれのコンポーネントは、マザーボード1002に物理的及び電気的に結合しており、又はそれに集積されている。言うまでもなく、マザーボード1002は、例えば、プリント回路板であり、メインボードか、メインボードにマウントされたドーターボードか、又はデバイス1000の唯一のボードである。そのアプリケーションに応じて、計算デバイス1000は、マザーボード1002に物理的及び電気的に結合した、又は結合していない一又は複数のその他のコンポーネントを含む。その他のコンポーネントには、揮発性メモリ例えば、DRAM、不揮発性メモリ例えば、ROM、グラフィクスプロセッサ、デジタル信号プロセッサ、暗号プロセッサ、チップセット、アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、オーディオコーデック、ビデオコーデック、パワーアンプ、GPSglobalpositioningsystemデバイス、コンパス、加速度計、ジャイロスコープ、スピーカ、カメラ、及び大規模記憶デバイスハードディスクドライブ、コンパクトディスクCD、デジタルバーサタイルディスクDVDなどが含まれるが、これらに限定されない。計算デバイス1000に含まれるコンポーネントには、ここに説明する一又は複数のトランジスタ構造を含む。ある実施形態では、複数の機能が一又は複数のチップに集積できる例えば、通信チップ1006はプロセッサ1004の一部であっても、又はプロセッサ1004に集積されていてもよい。計算チップ1006により、計算デバイス1000との間でデータの転送をする無線通信が可能になる。無線との用語及びその派生語を用いて、非固体媒体を介して、変調した電磁放射を用いてデータを通信できる、回路、デバイス、システム、方法、技術techniques、通信チャンネルなどを記述する。この用語は、関連するデバイスがワイヤwiresを含まないことを示唆するものではないが、実施形態によってはそういう場合もある。通信チップ1006は、複数の無線標準やプロトコルをインプリメントするものであり、WiFiIEEE802.11ファミリ、WiMAXIEEE802.16ファミリ、IEEE802.20、LTElongtermevolution、Ev-DO、HSPA、HSDPA、HSUPA、EDGE、GSM登録商標、GPRS、CDMA、TDMA、DECT、ブルートゥース、これらの派生物、及び3G、4G、5G及びそれ以降として指示されているその他の任意の無線プロトコルを含むが、これらに限定されない。計算デバイス1000は、複数の通信チップ1006を含んでも良い。例えば、第1の通信チップ1006は、Wi-Fiとブルートゥースなどの短距離無線通信専用であり、第2の通信チップ1006はGPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DOその他の長距離無線通信専用である。計算デバイス1000のプロセッサ1004は、プロセッサ1004内にパッケージされた集積回路ダイを含む。本発明のある実施形態では、プロセッサの集積回路ダイは、オンボード不揮発性メモリ又はキャッシュを含み、及び/又はここに説明した一又は複数のトランジスタ構造でインプリメントされたオフチップメモリに通信可能に結合される。プロセッサとは、例えば、レジスタ及び/またはメモリからの電子データを処理して、その電子データを他の電子データに変換して、レジスタ及び/またはメモリに記憶するデバイスまたはその一部を指す。また、通信チップ1006は、通信チップ1006内にパッケージされた集積回路ダイも含み得る。かかる実施形態によると、通信チップの集積回路ダイは、ここに説明した一又は複数のトランジスタ構造でインプリメントされた一又は複数のデバイスを含む。この開示を考慮すれば言うまでもなく、マルチスタンダード無線機能がプロセッサ1004に直接集積できる例えば、別途通信チップを有するのではなく、チップ1006の機能がプロセッサ1004に集積される。さらに、プロセッサ1004はかかる無線機能を有するチップセットであってもよい。つまり、任意数のプロセッサ1004及び/又は通信チップ1006を用いることができる。同様に、チップやチップセットに複数の機能を集積することもできる。様々なインプリメンテーションにおいて、計算デバイス1000は、ラップトップ、ネットブック、ノートブック、スマートフォン、タブレット、パーソナルデジタルアシスタントPDA、ウルトラモバイルPC、携帯電話、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、エンターテイメント制御ユニット、デジタルカメラ、携帯音楽プレーヤ、又はデジタルビデオレコーダであってもよい。さらに別のインプリメンテーションにおいて、デバイス1000は、データを処理したりトランジスタを利用するその他の電子デバイスであり得る。この開示を考慮すれば多数の実施形態が明らかになり、ここに説明した特徴はいろいろな構成で組合せられる。本発明の一実施形態はトランジスタデバイスを提供する。デバイスは、チャネル領域を有する基板と、チャネル領域の上のゲート電極とを含む。ゲート電極とチャネル領域との間にゲート絶縁レイヤが設けられ、基板中、チャネル領域に隣接してソース及びドレイン領域が設けられる。本デバイスは、さらに、ソース及びドレイン領域の少なくとも一部の上にホウ素ドープしたゲルマニウムレイヤを含む。このホウ素ドープゲルマニウムレイヤは、ゲルマニウム濃度が90atomicより高く、ホウ素濃度が1E20cm-3より高い。本デバイスはさらに、ホウ素ドープゲルマニウムレイヤ上に金属ゲルマナイドmetalgermanideのソース及びドレインコンタクトを含む。かかる例において、デバイスはプレーナ又はFinFETトランジスタの一方である。他の一例では、デバイスはPMOSトランジスタを含む。他の一例では、デバイスはさらにレイヤ間絶縁体を含む。他の一例では、デバイスはさらに、基板とソース及びドレイン領域との間に勾配バッファを含み、及び/又はソース及びドレイン領域とホウ素ドープゲルマニウムレイヤとの間に勾配バッファを含む。かかる場合には、ソース及びドレイン領域とホウ素ドープしたゲルマニウムレイヤとの間の勾配バッファは、ソース及びドレイン領域とコンパチブルなベース濃度から95atomicを越える高い濃度までの勾配を有するゲルマニウム濃度を有する。かかる具体的な場合には、高濃度とは純粋なゲルマニウムを含む。他の場合には、ソース及びドレイン領域とホウ素ドープゲルマニウムレイヤとの間の勾配バッファは、ソース及びドレイン領域とコンパチブルなベースレベル濃度から、1E20cm-3を越える高い濃度までの勾配を有するホウ素濃度を有する。他の場合には、ホウ素ドープゲルマニウムレイヤは、勾配のある濃度を有するゲルマニウムとホウ素の少なくとも一方を有する。他の場合には、ソース及びドレイン領域は、ゲルマニウム濃度が基板とコンパチブルなベースレベル濃度から50atomicを越える高い濃度まで傾斜したシリコンゲルマニウムを有し、ホウ素ドープしたゲルマニウムレイヤは95atomicを越えるゲルマニウム濃度を有する。他の場合において、ソース及びドレイン領域は、ホウ素濃度が基板とコンパチブルなベースレベル濃度から1E20cm-3を越える高い濃度まで傾斜した、ホウ素ドープしたシリコンゲルマニウムを有する。他の一例では、ソース及びドレイン領域はシリコン又はシリコンゲルマニウムを有し、デバイスは、さらに、ソース及びドレイン領域と、ホウ素ドープゲルマニウムレイヤとの間にバッファを有し、バッファは、ソース及びドレイン領域とコンパチブルなベースレベル濃度から50atomicを越える高い濃度までの勾配を有するゲルマニウム濃度と、ソース及びドレイン領域とコンパチブルなベースレベル濃度から1E20cm-3を越える高い濃度まで勾配を有するホウ素濃度とを有する。他の一例において、ホウ素ドープゲルマニウムレイヤは、98atomicを越えるゲルマニウム濃度と、2E20cm-3を越えるホウ素濃度とを有する。他の一実施形態による電子デバイスは、一又は複数の集積回路を有するプリント回路板を有し、一又は複数の集積回路は、上記段落で画定した様々な一又は複数のトランジスタデバイスを有する。かかる場合において、一又は複数の集積回路は、少なくとも一の通信チップ及び/又はプロセッサを含み、少なくとも一の通信チップ及び/又はプロセッサは一又は複数のトランジスタデバイスを有する。他の場合には、デバイスは計算デバイス例えば、携帯電話、スマートフォン、ラップトップ、タブレットコンピュータなどである。本発明の他の一実施形態はトランジスタデバイスを提供する。この一例では、デバイスは、チャネル領域を有する基板と、前記チャネル領域の上にあるゲート電極であって、ゲート絶縁レイヤが前記ゲート電極と前記チャネル領域との間に設けられ、スペーサが前記ゲート電極の横に設けられた前記ゲート電力とを含む。このデバイスは、さらに、前記基板中の、前記チャネル領域に隣接したソース及びドレイン領域であって、前記ソース及びドレイン領域はそれぞれ前記ゲート電極レイヤ及び/又は前記スペーサのうち対応するスペーサの下に延在するチップ領域を含む、前記ソース及びドレイン領域を含む。このデバイスは、さらに、前記ソース領域及びドレイン領域の少なくとも一部の上の、ゲルマニウム濃度が95atomicより高く、ホウ素濃度が2E20cm-3より高いホウ素ドープしたゲルマニウムレイヤを含む。このデバイスは、さらに、前記ホウ素ドープしたゲルマニウムレイヤの上の金属ゲルマナイドソースコンタクトとドレインコンタクトを含む。前記デバイスはプレーナ又はFinFETトランジスタの一方である。一例では、このデバイスは、さらに、前記ソース及びドレイン領域と、前記ホウ素ドープしたゲルマニウムレイヤとの間のバッファを有し、前記バッファは、前記ソース及びドレイン領域とコンパチブルなベースレベル濃度から95atomicを越える高い濃度までの勾配を有するゲルマニウム濃度と、前記ソース及びドレイン領域とコンパチブルなベースレベル濃度から2E20cm-3を越える高い濃度まで勾配を有するホウ素濃度とを有する。他の一例では、前記ホウ素ドープしたゲルマニウムレイヤは、勾配濃度を有するゲルマニウムとホウ素の少なくとも一方を有する。他の一例では、前記ソース及びドレイン領域は、ゲルマニウム濃度が前記基板とコンパチブルなベースレベル濃度から50atomicを越える高い濃度まで傾斜したシリコンゲルマニウムを有し、前記ホウ素ドープしたゲルマニウムレイヤは98atomicを越えるゲルマニウム濃度を有する。他の一例では、前記ソース及びドレイン領域は、前記基板とコンパチブルなベースレベル濃度から2E20cm-3を越える高い濃度まで傾斜したホウ素濃度を有する。他の一例では、前記ソース及びドレイン領域は、一定のゲルマニウム濃度を有するシリコンゲルマニウムを有し、デバイスは、さらに、ソース及びドレイン領域と、ホウ素ドープゲルマニウムレイヤとの間にバッファを有し、前記バッファは、前記ソース及びドレイン領域とコンパチブルなベースレベル濃度から50atomicを越える高い濃度までの勾配を有するゲルマニウム濃度と、前記ソース及びドレイン領域とコンパチブルなベースレベル濃度から2E20cm-3を越える高い濃度まで勾配を有するホウ素濃度とを有し、前記バッファの厚さは100オングストロームより小さい。他の実施形態による計算デバイス例えば、デスクトップ又はポータブルコンピュータなどは、通信チップ及び/又はプロセッサを有するプリント回路板を有し、前記通信チップ及び/又はプロセッサのうち少なくとも一方は、この段落において画定した様々な一又は複数のトランジスタデバイスを有する。本発明の他の一実施形態は、トランジスタデバイスの形成方法を提供する。該方法は、チャネル領域を有する基板を設けるステップと、前記チャネル領域の上にあるゲート電極であって、ゲート絶縁レイヤが前記ゲート電極と前記チャネル領域との間に設けられた前記ゲート電力を設けるステップとを含む。また、この方法は、前記基板中の、前記チャネル領域に隣接したソース領域及びドレイン領域を設けるステップと、ソース及びドレイン領域の少なくとも一部の上にホウ素ドープしたゲルマニウムレイヤを設けるステップを含む。前記ホウ素ドープしたゲルマニウムレイヤは、90atomicを越えるゲルマニウム濃度と、1E20cm-3を越えるホウ素濃度とを有する。また、この方法は、前記ホウ素ドープしたゲルマニウムレイヤの上の金属ゲルマナイドソースコンタクトとドレインコンタクトを設けるステップを有する。ある例では、本方法はさらに、基板とソース及びドレイン領域との間に勾配バッファを設けるステップ、及び/又はソース及びドレイン領域とホウ素ドープゲルマニウムレイヤとの間に勾配バッファを設けるステップを含む。他の一例では、前記ホウ素ドープしたゲルマニウムレイヤは、勾配濃度を有するゲルマニウムとホウ素の少なくとも一方を有するこれは勾配バッファとともに用いても、勾配バッファ無しに用いてもよい。この方法は、例えば、計算デバイスなどの電子デバイスの製造において利用できるだろう。本発明の実施形態の上記の説明は、例示と説明を目的にしたものである。包括的であること、開示した詳細な内容に本発明を限定することを意図したものではない。本開示を考慮して、多くの修正と変形が可能である。本発明の範囲はこの詳細な説明により限定されるのではなく、添付した特許請求の範囲により限定される。