基板の被エッチング層上に、下側から順に、コア層と、反射防止膜と、所定間隔を隔てて整列されたラインパターンにパターニングされたフォトレジスト層とを形成する工程と、前記フォトレジスト層の前記ラインパターンをトリミングする工程と、トリミングされた前記フォトレジスト層の前記ラインパターンの上に第1の膜を成膜する工程と、前記フォトレジスト層の前記ラインパターンの側壁部の前記第1の膜を残して他の部位の前記第1の膜を除去する工程と、前記フォトレジスト層を除去する工程と、前記第1の膜をマスクとして、前記反射防止膜と前記コア層をエッチングし、前記コア層をラインパターンとする工程と、前記ラインパターンとされた前記コア層の上に第2の膜を成膜する工程と、前記コア層の前記ラインパターンの側壁部の前記第2の膜を残して他の部位の前記第2の膜を除去する工程と、前記第2の膜をマスクとして、前記被エッチング層をエッチングし、被エッチング層をラインパターンとする工程と、を備えたことを特徴とする半導体装置の製造方法。請求項1記載の半導体装置の製造方法であって、前記コア層がカーボン膜によって形成されていることを特徴とする半導体装置の製造方法。請求項2記載の半導体装置の製造方法であって、前記カーボン膜がアモルファスカーボンからなることを特徴とする半導体装置の製造方法。請求項2記載の半導体装置の製造方法であって、前記カーボン膜が塗布膜からなることを特徴とする半導体装置の製造方法。請求項1~4いずれか1項記載の半導体装置の製造方法であって、前記第1の膜及び前記第2の膜は、140°C以下の温度で形成されることを特徴とする半導体装置の製造方法。請求項1~5いずれか1項記載の半導体装置の製造方法であって、前記被エッチング層のラインパターンの上に、さらにパターニングされたフォトレジストマスクを形成し、当該フォトレジストマスクを介して前記被エッチング層をエッチングし、前記被エッチング層のラインパターンをパターニングすることを特徴とする半導体装置の製造方法。上記のようにして1/4ピッチのパターンを形成する技術では、フォトレジストパターン上に成膜し、フォトレジストパターンの側壁部に残った二酸化シリコン膜をコアとして、この二酸化シリコン膜の上に第2スペーサー層として窒化シリコン膜を形成している。しかしながら、フォトレジストパターンの側壁部に残った二酸化シリコン膜のパターンは、所謂カニヅメ状上端部分の一方が湾曲した形状となっており、上面が平坦で無い形状となっている。このため、このパターンをコアとして用いると線幅制御性が悪くなるという問題がある。また、このような問題を避けるため、マスクを介してエッチングすることを予定したコア層を予め被エッチング層の上に多層に積層しておくと、工数が多くなるとともに、製造コストが増大するという問題が発生する。上記のように、フォトリソグラフィーにおける微細化技術では、効率良く所望の微細化パターンを精度良く形成できるようにする技術の開発が求められている。本発明は、上記従来の事情に対処してなされたもので、従来に比べて効率良く所望の微細化パターンを精度良く形成することができ、半導体装置の生産効率を向上させることのできる半導体装置の製造方法を提供しようとするものである。本発明の半導体装置の製造方法の一態様は、基板の被エッチング層上に、下側から順に、コア層と、反射防止膜と、所定間隔を隔てて整列されたラインパターンにパターニングされたフォトレジスト層とを形成する工程と、前記フォトレジスト層の前記ラインパターンをトリミングする工程と、トリミングされた前記フォトレジスト層の前記ラインパターンの上に第1の膜を成膜する工程と、前記フォトレジスト層の前記ラインパターンの側壁部の前記第1の膜を残して他の部位の前記第1の膜を除去する工程と、前記フォトレジスト層を除去する工程と、前記第1の膜をマスクとして、前記反射防止膜と前記コア層をエッチングし、前記コア層をラインパターンとする工程と、前記ラインパターンとされた前記コア層の上に第2の膜を成膜する工程と、前記コア層の前記ラインパターンの側壁部の前記第2の膜を残して他の部位の前記第2の膜を除去する工程と、前記第2の膜をマスクとして、前記被エッチング層をエッチングし、被エッチング層をラインパターンとする工程と、を備えたことを特徴とする。本発明によれば、従来に比べて効率良く所望の微細化パターンを精度良く形成することができ、半導体装置の生産効率を向上させることのできる半導体装置の製造方法を提供することができる。以下、本発明の詳細を、図面を参照して実施形態について説明する。図1は、本発明の一実施形態に係る基板としての半導体ウエハの一部を拡大して模式的に示し、一実施形態にかかる半導体装置の製造方法の工程を示すものである。また、図2は、一実施形態にかかる半導体装置の製造方法の工程を示すフローチャートである。図1aに示すように、半導体ウエハWの上には、被エッチング膜としてのポリシリコン膜101が形成されている。まず、このポリシリコン膜101の上に、コア層となるカーボン層として本実施形態ではアモルファスカーボン層102を形成し、アモルファスカーボン層102の上に、SiARC層反射防止膜103を形成し、SiARC層103の上に、所定のラインアンドスペースパターンに形成されたフォトレジスト層104を形成する図2の工程200。このフォトレジスト層104は、フォトレジストの塗布、露光、現像等の工程によって形成する。露光工程は、例えばArF液浸露光等によって行うことができる。なお、アモルファスカーボン層102の替わりに、スピンコートによって形成することのできる塗布膜スピンオンカーボン膜を用いてもよい。塗布膜スピンオンカーボン膜は、アモルファスカーボン層102に比べて強度的には劣るが、塗布膜スピンオンカーボン膜を用いれば、フォトレジスト層104を塗布する塗布装置において、フォトレジスト層104を塗布する前に塗布膜を塗布して形成することができる。したがって、上記の塗布膜の形成から、フォトレジスト層の形成までは、同一の装置内で連続的に行うことができ、プロセスの簡素化が図れる。図1aに示す状態から、まず、フォトレジスト層104のトリミングを行ってフォトレジスト層104の線幅を減少させ図2の工程201、次に、フォトレジスト層104の上に第1の膜として二酸化シリコンSiO2膜105を形成し、図1bに示す状態とする図2の工程202。この第1の膜としての二酸化シリコンSiO2膜105の膜厚は、例えば20nm程度とする。フォトレジスト層104のトリミング工程は、例えば、二酸化シリコン膜105を形成するためのプラズマCVD装置内において、酸素プラズマを作用させることによって行うことができる。また、二酸化シリコンSiO2膜105の成膜は、低温140°C以下で二酸化シリコン膜105を形成することのできるMLDMolecularLayerDeposition法を用いることが好ましい。また、二酸化シリコン膜105に限らず、成膜時にフォトレジストにダメージを与えないようなレジストのガラス転移温度以下の温度で形成可能な膜であれば他の材質の膜を用いてもよい。例えば、酸化アルミニウムAlxOy、窒化アルミニウムAlN、酸化チタンTiOx、窒化シリコンSiN、アモルファスシリコン、ポリシリコンなどの材質の膜を用いてもよい。次に、二酸化シリコン膜105をエッチングし、フォトレジスト層104の側壁部にのみ二酸化シリコン膜105が残った状態とし図2の工程203、この後、フォトレジスト層104をアッシングにより除去し、図1cに示す状態所謂カニヅメ形状の状態とする図2の工程204。上記の二酸化シリコン膜105のエッチングは、例えば、平行平板型のプラズマエッチング装置を用い、CF4/Ar等のエッチングガスを使用したプラズマエッチング等によって行うことができる。また、フォトレジスト層104のアッシングも、同様なエッチング装置を用い、酸素ガスのプラズマを用いたアッシング等によって行うことができる。次に、二酸化シリコン膜105をマスクとして、SiARC層103をエッチングし、引き続いてアモルファスカーボン層102をアッシングして、図1dに示す状態とする図2の工程205。上記のSiARC層103のエッチングは、例えば、平行平板型のプラズマエッチング装置を用い、CF4/Ar等のエッチングガスを使用したプラズマエッチング等によって行うことができる。また、アモルファスカーボン層102のアッシングも、同様なエッチング装置を用い、酸素ガスのプラズマを用いたアッシング等によって行うことができる。したがって、上記の二酸化シリコン膜105のエッチングからアモルファスカーボン層102のアッシングまでは、同一のエッチング装置を用い、処理チャンバーの中から搬出することなく連続的に行うことができる。次に、アモルファスカーボン層102の上に残ったSiARC層103及び二酸化シリコン膜105を除去して図1eに示す状態とする図2の工程206。上記のSiARC層103の除去及び二酸化シリコン膜105の除去は、例えば、HF/NH3/Ar等の処理ガスを用いたガスケミカルエッチング装置等を用いて行うことができる。次に、アモルファスカーボン層102の上に、第2の膜として二酸化シリコンSiO2膜106を形成し、図1fに示す状態とする図2の工程207。この第2の膜としての二酸化シリコンSiO2膜106の膜厚は、例えば12nm程度とする。二酸化シリコンSiO2膜106の成膜は、低温140°C以下で二酸化シリコン膜106を形成することのできるMLDMolecularLayerDeposition法を用いることが好ましい。次に、二酸化シリコン膜106をエッチングし、アモルファスカーボン層102の側壁部にのみ二酸化シリコン膜106が残った状態とし図2の工程208、この後、アモルファスカーボン層102をアッシングにより除去し、図1gに示す状態所謂カニヅメ形状の状態とする図2の工程209。上記の二酸化シリコン膜106のエッチングは、例えば、平行平板型のプラズマエッチング装置を用い、CF4/Ar等のエッチングガスを使用したプラズマエッチング等によって行うことができる。また、アモルファスカーボン層102のアッシングも、同様なエッチング装置を用い、酸素ガスのプラズマを用いたアッシング等によって行うことができる。次に、二酸化シリコン膜106をマスクとして、ポリシリコン層101をエッチングしてポリシリコン層101をラインアンドスペースのパターンとし、この後、二酸化シリコン膜106を除去し図1hに示す状態とする図2の工程210。このポリシリコン層101のラインアンドスペースのパターンは、図1aに示されるフォトレジスト104のラインアンドスペースのパターンの1/4のピッチとなっている。したがって、フォトレジスト104のラインアンドスペースのパターンが例えば40nmハーフピッチの場合、ポリシリコン層101のラインアンドスペースのパターンは、10nmハーフピッチとなる。上記の二酸化シリコン膜106のエッチングは、例えば、平行平板型のプラズマエッチング装置を用い、Cl2/Ar/N2等のエッチングガスを使用したプラズマエッチング等によって行うことができる。また、二酸化シリコン膜106のエッチングは、例えば、平行平板型のプラズマエッチング装置を用い、CF4/Ar等のエッチングガスを使用したプラズマエッチング等によって行うことができる。上記のとおり、本実施形態では、ラインアンドスペースのパターンの側壁に形成された二酸化シリコン等の所謂カニヅメ状のパターンをコアとしてその上に成膜することがないので、良好な線幅制御性を確保することができる。また、被エッチング層としてのポリシリコン層101の上に、アモルファスカーボン層102と、SiARC層103と、フォトレジスト層104の3層のみを堆積させた積層構造からスタートして、2回のダブルパターニングを行って1/4ピッチのパターンを得ることができるので、工数の増加を抑制することができるとともに、製造コストを抑制することができる。実施例として、以下の処理条件によって、2回のダブルパターニングを行い、最初のフォトレジストのパターンの1/4ピッチのポリシリコンのラインアンドスペースのパターンを形成した。フォトレジストのトリミングフォトレジストのトリミングは、バッチ処理式の成膜装置において酸素プラズマを作用させて実施した。処理条件は、以下のとおりである。圧力:20Pa150mTorr高周波電力:50W処理ガス:O2=1000sccm回転速度:2.0rpm時間:15.0分二酸化シリコン膜第1の膜の成膜二酸化シリコン膜第1の膜の成膜は、上記のフォトレジストのトリミングを実施したバッチ処理式の成膜装置によって、140°C以下でMLDMolecularLayerDeposition法を用いて行った。二酸化シリコン膜の膜厚は20nmとした。二酸化シリコン膜第1の膜のエッチング二酸化シリコン膜第1の膜のエッチングは、上部電極と下部電極との間に高周波電力を印加してプラズマを発生させる枚葉式のCCPエッチング装置を用いて実施した。処理条件は、以下のとおりである。圧力:2.66Pa20mTorr高周波電力上部/下部:600W/100W処理ガス:CF4/Ar=100/200sccm時間:30.0秒フォトレジストのアッシングフォトレジストのアッシングは、二酸化シリコン膜第1の膜のエッチングを実施した枚葉式のCCPエッチング装置を用いて引き続き実施した。処理条件は、以下のとおりである。圧力:2.66Pa20mTorr高周波電力上部/下部:600W/100W処理ガス:O2=350sccm時間:15.0秒SiARCのエッチングSiARCのエッチングは、二酸化シリコン膜第1の膜のエッチング、フォトレジストのアッシングを実施した枚葉式のCCPエッチング装置を用いて引き続き実施した。処理条件は、以下のとおりである。圧力:1.33Pa10mTorr高周波電力上部/下部:600W/100W処理ガス:CF4/Ar=100/200sccm時間:45.0秒アモルファスカーボンのアッシングアモルファスカーボンのアッシングは、二酸化シリコン膜第1の膜のエッチング、フォトレジストのアッシング、SiARCのエッチングを実施した枚葉式のCCPエッチング装置を用いて引き続き実施した。処理条件は、以下のとおりである。圧力:3.99Pa30mTorr高周波電力上部/下部:600W/300W処理ガス:O2=300sccm時間:60.0秒二酸化シリコン膜第1の膜とSiARCの除去二酸化シリコン膜第1の膜とSiARCの除去は、ガスケミカルエッチング装置を用いて実施した。処理条件は、以下のとおりであり、CORChemicalOxideRemoval処理PHTPostHeatTreatment処理を5回行った。CORChemicalOxideRemoval処理圧力:2.66Pa20mTorr処理ガス:HF/NF3/Ar=40/40/34sccm温度上部/側壁部/下部:60/60/35°C時間:60.0秒PHTPostHeatTreatment処理圧力:89.8Pa675mTorr処理ガス:N2=500sccm温度:150°C時間:60.0秒二酸化シリコン膜第2の膜の成膜二酸化シリコン膜第2の膜の成膜は、上記のバッチ処理式の成膜装置によって、140°C以下でMLDMolecularLayerDeposition法を用いて行った。二酸化シリコン膜の膜厚は12nmとした。二酸化シリコン膜第2の膜のエッチング二酸化シリコン膜第2の膜のエッチングは、上部電極と下部電極との間に高周波電力を印加してプラズマを発生させる枚葉式のCCPエッチング装置を用いて実施した。処理条件は、以下のとおりである。圧力:2.66Pa20mTorr高周波電力上部/下部:600W/100W処理ガス:CF4/Ar=100/200sccm時間:20.0秒アモルファスカーボン膜のアッシングアモルファスカーボン膜のアッシングは、二酸化シリコン膜第2の膜のエッチングを実施した枚葉式のCCPエッチング装置を用いて引き続き実施した。処理条件は、以下のとおりである。圧力:2.66Pa20mTorr高周波電力上部/下部:600W/30W処理ガス:O2=350sccm時間:90.0秒ブレイクスルー処理アモルファスカーボン膜のアッシング処理に引き続き枚葉式のCCPエッチング装置によってブレイクスルー処理を行い、アッシング処理により半導体ウエハ表面に付着した酸化膜及び自然酸化膜の除去を行った。処理条件は、以下のとおりである。圧力:2.66Pa20mTorr高周波電力上部/下部:600W/100W処理ガス:CF4/Ar=100/200sccm時間:5.0秒ポリシリコン膜のエッチングポリシリコン膜のエッチングは、二酸化シリコン膜第2の膜のエッチング、アモルファスカーボン膜のアッシング、ブレイクスルー処理を実施した枚葉式のCCPエッチング装置を用いて引き続き実施した。処理条件は、以下のとおりである。メインエッチング圧力:1.33Pa10mTorr高周波電力上部/下部:300W/200W処理ガス:Cl2/Ar/N2=100/200/200sccm時間:30.0秒オーバーエッチング圧力:3.99Pa30mTorr高周波電力上部/下部:600W/30W処理ガス:Cl2/O2/N2=160/5/80sccm時間:60.0秒上記の処理条件によって形成した実施例のポリシリコン膜のパターンを、電子顕微鏡で観察したところ、最初のフォトレジストパターンの1/4ピッチのラインアンドスペースのパターンが形成されていることを確認することができた。このようなラインアンドスペースのパターンの上に、パターンを切断するためのマスクカットマスクをフォトレジストにより形成し、必要に応じて絶縁膜によるシュリンクを行い、このマスクを用いてラインアンドスペースのパターンを所望のパターンにパターニングすることができる。以上のように、本実施形態によれば、従来に比べて効率良く所望の微細化パターンを精度良く形成することができ、半導体装置の生産効率を向上させることのできる半導体装置の製造方法を提供することができる。なお、本発明は、上記実施形態及び実施例に限定されるものではなく、各種の変形が可能であることは勿論である。