第1の入出力端子と第2の入出力端子との間に接続され、前記第1の入出力端子と前記第2の入出力端子との間で信号を伝達する信号伝達回路と、前記第1の入出力端子と第1の電源電圧が印加される第1の電圧線との間に接続され、第1の制御信号により制御される第1のスイッチ素子と、前記第2の入出力端子と第2の電源電圧が印加される第2の電圧線との間に接続され、第2の制御信号により制御される第2のスイッチ素子と、前記第1の入出力端子に印加される第1の電圧に従って変化する第1の信号と、前記第2の入出力端子に印加される第2の電圧に従って変化する第2の信号とに基づいて、遅延信号を出力する遅延信号生成回路と、前記第1の信号、前記第2の信号、および、前記遅延信号に基づいて、前記第1の制御信号および前記第2の制御信号を出力する制御信号生成回路と、を備えることを特徴とするバススイッチ回路。前記信号伝達回路は、バススイッチ素子であることを特徴とする請求項1に記載のバススイッチ回路。前記遅延信号生成回路は、前記第2の信号の変化に追随して前記第1の信号が変化してから、予め設定された遅延時間だけ遅延して前記遅延信号の論理を変化させ、前記制御信号生成回路は、前記第2の電圧が前記第2の電源電圧に向けて変化する場合、前記第2の信号の変化の後、前記遅延信号の前記論理の変化までの間、前記第1のスイッチ素子をオンするように前記第1の制御信号を出力し、一方、前記第2の電圧が前記接地電圧に向けて変化する場合、前記第2の信号の変化の後、前記遅延信号の前記論理の変化までの間、前記第1のスイッチ素子をオフするように前記第1の制御信号を出力することを特徴とする請求項1または2に記載のバススイッチ回路。前記遅延信号生成回路は、前記第1の信号の変化に追随して前記第2の信号が変化してから、予め設定された遅延時間だけ遅延して前記遅延信号の論理を変化させ、前記制御信号生成回路は、前記第1の電圧が前記第1の電源電圧に向けて変化する場合、前記第1の信号の変化の後、前記遅延信号の前記論理の変化までの間、前記第2のスイッチ素子をオンするように前記第2の制御信号を出力し、一方、前記第1の電圧が前記接地電圧に向けて変化する場合、前記第1の信号の変化の後、前記遅延信号の前記論理の変化までの間、前記第2のスイッチ素子をオフするように前記第2の制御信号を出力することを特徴とする請求項1ないし3のいずれか一項に記載のバススイッチ回路。前記遅延信号生成回路は、前記第1の信号と前記第2の信号とが入力され、演算信号を出力するNOR回路と、前記演算信号が入力され、入力された前記演算信号を予め設定した遅延時間だけ遅延させて得られた前記遅延信号を出力する遅延回路と、を有するか、若しくは、前記第1の信号と前記第2の信号とが入力され、入力された前記第1の信号と前記第2の信号とを予め設定した遅延時間だけ遅延させて出力する遅延回路と、遅延した前記第1の信号と前記第2の信号が入力され、前記遅延信号を出力するNOR回路と、を有し、前記アシスト信号生成回路は、前記第1の信号、前記遅延信号、および前記第1の制御信号が入力され、前記第2の制御信号を出力する第1のNAND回路と、前記第2の信号、前記遅延信号、および前記第2の制御信号が入力され、前記第1の制御信号を出力する第2のNAND回路と、を有することを特徴とする請求項1ないし4のいずれか一項に記載のバススイッチ回路。前記遅延信号生成回路は、前記第1の信号と前記第2の信号とが入力され、演算信号を出力するNAND回路と、前記演算信号が入力され、入力された前記演算信号を予め設定した遅延時間だけ遅延させた遅延信号を出力する遅延回路と、を有するか、若しくは、前記第1の信号と前記第2の信号とが入力され、入力された前記第1の信号と前記第2の信号とを予め設定した遅延時間だけ遅延させて出力する遅延回路と、遅延した前記第1の信号と前記第2の信号が入力され、前記遅延信号を出力するNAND回路と、を有し、前記アシスト信号生成回路は、前記第1の信号、前記遅延信号、および前記第1の制御信号が入力され、前記第2の制御信号を出力する第1のNOR回路と、前記第2の信号、前記遅延信号、および前記第2の制御信号が入力され、前記第1の制御信号を出力する第2のNOR回路と、を有することを特徴とする請求項1ないし4のいずれか一項に記載のバススイッチ回路。前記第1の入出力端子に接続される負荷容量は、前記第2の入出力端子に接続される負荷容量とは、大きさが異なることを特徴とする請求項1ないし6のいずれか一項に記載のバススイッチ回路。前記第1の入出力端子に接続される負荷容量は、前記第2の入出力端子に接続される負荷容量よりも、大きいことを特徴とする請求項1ないし7のいずれか一項に記載のバススイッチ回路。前記第2の電源電圧は、前記第1の電源電圧よりも高いことを特徴とする請求項1ないし8のいずれか一項に記載のバススイッチ回路。前記第1の入出力端子の電圧が入力され、前記第1の電源電圧で動作する第1のバッファと、前記第2の入出力端子の電圧が入力され、前記第1の電源電圧で動作する第2のバッファと、前記第1のバッファが出力した信号のレベルを変換して得られた前記第1の信号を出力する第1のレベルシフタと、前記第2のバッファが出力した信号のレベルを変換して得られた前記第2の信号を出力する第2のレベルシフタと、をさらに備えることを特徴とする請求項9に記載のバススイッチ回路。前記第2の電源電圧は、前記第1の電源電圧と等しいことを特徴とする請求項1ないし8のいずれか一項に記載のバススイッチ回路。前記第1の入出力端子の電圧が入力され、前記第1の信号を出力する第1のバッファと、前記第2の入出力端子の電圧が入力され、前記第2の信号を出力する第2のバッファと、をさらに備えることを特徴とする請求項11に記載のバススイッチ回路。前記第1の入出力端子と前記第1の電圧線との間に接続された第1の抵抗素子を、さらに備えることを特徴とする請求項1ないし12のいずれか一項に記載のバススイッチ回路。前記第2の入出力端子と前記第2の電圧線との間に接続された第2の抵抗素子を、さらに備えることを特徴とする請求項13に記載のバススイッチ回路。前記第1のスイッチ素子および第2のスイッチ素子は、MOSトランジスタであることを特徴とする請求項1ないし14のいずれか一項に記載のバススイッチ回路。より確実に信号を伝送することが可能なバススイッチ回路を提供する。実施例に従ったバススイッチ回路は、第1の入出力端子と第2の入出力端子との間に接続されたバススイッチ素子を備える。バススイッチ回路は、前記第1の入出力端子と第1の電源電圧が印加される第1の電圧線との間に接続され、第1の制御信号により制御される第1のスイッチ素子を備える。バススイッチ回路は、前記第2の入出力端子と第2の電源電圧が印加される第2の電圧線との間に接続され、第2の制御信号により制御される第2のスイッチ素子を備える。バススイッチ回路は、前記第1の入出力端子に印加される第1の電圧に従って変化する第1の信号と、前記第2の入出力端子に印加される第2の電圧に従って変化する第2の信号とに基づいて、遅延信号を出力する遅延信号生成回路を備える。バススイッチ回路は、前記第1の信号、前記第2の信号、および、前記遅延信号に基づいて、前記第1の制御信号および前記第2の制御信号を出力する制御信号生成回路と、を備える。比較例以下、実施例の比較対象となる比較例について説明する。図1は、比較例に係るバススイッチ回路100Xの回路構成を示す回路図である。図1に示すように、バススイッチ回路100Xは、第1の入出力端子TAと、第2の入出力端子TBと、信号レベル変換回路101Xと、パルス生成回路102Xと、を備える。信号レベル変換回路101Xは、第1の抵抗素子RAと、第2の抵抗素子RBと、バススイッチ素子BSと、第1のアシスト用スイッチ素子第1のスイッチ素子PAと、第2のアシスト用スイッチ素子第2のスイッチ素子PBと、を有する。また、パルス生成回路102Xは、インバータINVと、遅延回路を構成する抵抗素子Rおよび容量Cと、NAND回路Nと、バッファBと、を有する。なお、第2の電源電圧VccBは、第1の電源電圧VccAよりも高く設定されている。また、バススイッチ素子BSのゲートには、第2の電源電圧VccBが印加されている。ここで、図2は、図1に示す比較例に係るバススイッチ回路100Xの第1、第2の入出力端子に印加される電圧VA、VBと時間との関係を示す図である。図2に示すように、比較例に係るバススイッチ回路100Xにおいて、例えば、第1の入出力端子TAがLowレベル接地電圧からHighレベル第1の電源電圧VccAに変化する期間T1~T2。なお、期間T1においては、バススイッチ素子BSは、ゲートに第2の電源電圧VccBが印加されてオン状態であるが、期間T2においては、第1の入出力端子TAの電圧が第2の電源電圧VccB-しきい値電圧Vth以上になるため、バススイッチ素子BSはオフ状態になる。このバススイッチ素子BSがオフ状態のとき、電圧VAがHighレベルになることによりバッファBの出力がHighレベルになる。これにより、NAND回路Nの出力に接続された接続点βの電圧がHighレベルからLowレベルに変化する。そして、該遅延回路による遅延時間の経過後、接続点αの電圧がLowレベルになることにより、接続点βの電圧がLowレベルからHighレベルに変化する。すなわち、比較例に係るバススイッチ回路100Xは、第1の入出力端子TAがLowレベルからHighレベルに変化すると、パルス生成回路102Xにより1ショットの或る幅のパルス信号を生成する。このパルス信号により、第1、第2の入出力端子TA、TBに接続された第1、第2のアシスト用スイッチ素子PA、PBがオンする。これにより、第2の入出力端子TBの電圧VBが第2の電源電圧VccBまで持ち上げられ、第2の入出力端子TBから所定のレベルの出力信号が出力されることになる図2の期間T3。すなわち、信号の伝送が高速化されることになる。その後、第1の入出力端子TAがHighレベルからLowレベルに変化する図2の期間T4~T5。このとき、バススイッチ素子BSがオン状態になるため、第2の入出力端子TBの電圧出力電圧VBは、第1の入出力端子TAの第1の電圧入力電圧VAの低下に追随して、低下する。この間、接続点βの電圧は変化しないため、該パルス信号は発生しない。すなわち、第1、第2のアシスト用スイッチ素子PA、PBは、オフしたままである。次に、図1に示す比較例に係るバススイッチ回路100Xが、第2の入出力端子TBから第1の入出力端子TAに信号を伝送する場合の問題点について説明する。ここでは、特に、第1の入出力端子TAに接続された負荷容量が、第2の入出力端子TBに接続された負荷容量よりも、大きいものとする。図3は、第1の入出力端子TAに接続された負荷容量が第2の入出力端子TBに接続された負荷容量よりも大きい場合における、図1に示す比較例に係るバススイッチ回路100Xの第1、第2の入出力端子TA、TB、及び、接続点α、βの信号波形を示す波形図である。図3に示すように、例えば、第2の入出力端子TBの電圧VBがHighレベルからLowレベルに変化すると、第1の入出力端子TAの電圧VAもHighレベルからLowレベルに変化する。ここで、第1の入出力端子TAに接続された負荷容量が大きいため、電圧VBの変化の傾きよりも、電圧VAの変化の傾きが小さくなる。したがって、電圧VAがバッファBの回路しきい値以下になるタイミングが、接点αの電圧がNAND回路Nの回路しきい値以上になるタイミングよりも、遅くなる。これにより、接点αの電圧がNAND回路Nの回路しきい値以上になることにより、接続点βの電圧がHighレベルからLowレベルに変化する。その後、電圧VAがバッファBの回路しきい値以下になることにより、接続点βの電圧がLowレベルからHighレベルに変化する。したがって、上記場合にも、パルス生成回路102Xは、1ショットのパルス信号を生成してしまう。このパルス信号により、第1、第2のアシスト用スイッチ素子PA、PBがオンされる。すなわち、本来、Lowレベルの信号を伝送すべきところ、該パルス信号の発生により、第1、第2の入出力端子TA、TBがHighレベルに持ち上げられ、第1の入出力端子TAからHighレベルの信号が出力され得る。以上のように、比較例に係るバススイッチ回路100Xでは、第2の入出力端子TBから第1の入出力端子TAに信号を伝送する場合、第1の入出力端子TAに接続された負荷容量が大きくなると、所定の信号を伝送することができない問題がある。そこで、以下の各実施例では、入出力端子に接続された負荷容量の大きさに拘わらず、より確実に所定の信号を伝送することが可能なバススイッチ回路について提案する。以下、各実施例について図面に基づいて説明する。図4は、実施例1に係るバススイッチ回路100の回路構成の一例を示す回路図である。図4に示すように、バススイッチ回路100は、第1の入出力端子TAと、第2の入出力端子TBと、信号レベル変換回路101と、パルス生成回路102と、を備える。第1の入出力端子TAは、例えば、第1の論理回路図示せずが接続される。この第1の論理回路から第1の入出力端子TAに信号が入力され、または、この第1の入出力端子TAから該第1の論理回路に信号が出力される。第2の入出力端子TBは、例えば、第2の論理回路図示せずが接続される。この第2の論理回路から第2の入出力端子TBに信号が入力され、または、この第2の入出力端子TBから該第2の論理回路に信号が出力される。なお、第1の入出力端子TAに接続される負荷容量は、例えば、第2の入出力端子TBに接続される負荷容量よりも、大きい場合がある。しかし、第1の入出力端子TAに接続される負荷容量は、第2の入出力端子TBに接続される負荷容量よりも、小さくてもよくすなわち、大きさが異なってもよく、また、等しくてもよい。また、信号レベル変換回路101は、図4に示すように、例えば、バススイッチ素子BSと、第1のアシスト用スイッチ素子PAと、第2のアシスト用スイッチ素子PBと、第1の抵抗素子RAと、第2の抵抗素子RBと、を有する。バススイッチ素子BSは、第1の入出力端子TAと第2の入出力端子TBとの間に接続されている。このバススイッチ素子BSは、第1の入出力端子TAと第2の入出力端子TBとの間で信号を伝達するための信号伝達回路であり、例えば、MOSトランジスタである。この場合、バススイッチ素子BSは、第1の入出力端子TAに一端ソースが接続され、第2の入出力端子TBに他端ドレインが接続され、第2の電源電圧VccBがゲートに印加されている。したがって、第1の入出力端子TAの電圧が所定レベル以下であれば、このバススイッチ素子BSはオンした状態である。なお、このバススイッチ素子BSは、MOSトランジスタ以外の他のスイッチ素子や、第1の入出力端子TAと第2の入出力端子TBとの間で信号を伝達するための信号伝達回路であればよい。また、第1のアシスト用スイッチ素子PAは、第1の入出力端子TAと第1の電源電圧VccAが印加される第1の電圧線第1の電源101aとの間に接続されている。この第1のアシスト用スイッチ素子PAは、第1のアシスト制御信号第1の制御信号AssistAによりオン/オフが制御される。例えば、第1のアシスト用スイッチ素子PAは、第1のアシスト制御信号AssistAによりオンすることにより、第1の入出力端子TAの第1の電圧VAを第1の電源電圧VccAにプルアップする。この第1のアシスト用スイッチ素子PAは、例えば、MOSトランジスタであり、第1のアシスト用スイッチ素子PAのゲートに第1のアシスト制御信号AssistAが印加される。なお、第1のアシスト用スイッチ素子PAは、MOSトランジスタ以外の他のスイッチ素子であってもよい。また、第2のアシスト用スイッチ素子PBは、第2の入出力端子TBと第2の電源電圧VccBが印加される第2の電圧線第2の電源101bとの間に接続されている。この第2のアシスト用スイッチ素子PBは、第2のアシスト制御信号第2の制御信号AssistBによりオン/オフが制御される。例えば、第2のアシスト用スイッチ素子PBは、第2のアシスト制御信号AssistBによりオンすることにより、第2の入出力端子TBの第2の電圧VBを第2の電源電圧VccBにプルアップする。この第2のアシスト用スイッチ素子PBは、例えば、MOSトランジスタであり、第2のアシスト用スイッチ素子PBのゲートに第2のアシスト制御信号AssistBが印加される。なお、第2のアシスト用スイッチ素子PBは、MOSトランジスタ以外の他のスイッチ素子であってもよい。また、第1の抵抗素子RAは、第1の入出力端子TAと第1の電圧線101aとの間に接続されている。第2の抵抗素子RBは、第2の入出力端子TBと第2の電圧線101bとの間に接続されている。また、図4に示すように、パルス生成回路102は、第1のバッファB1と、第2のバッファB2と、第1のレベルシフタLS1と、第2のレベルシフタLS2と、遅延信号生成回路102aと、アシスト制御信号生成回路制御信号生成回路102bと、を有する。第1のバッファB1は、第1の入出力端子TAに端子T1を介して入力が接続され、第1のレベルシフタLS1に出力が接続されている。この第1のバッファB1は、第1の入出力端子TAの第1の電圧VAが入力され、波形成形して第1のレベルシフタLS1に出力するようになっている。この第1のバッファB1は、第1の電源電圧VccAで動作するようになっている。第2のバッファB2は、第2の入出力端子TBに端子T2を介して入力が接続され、第2のレベルシフタLS2に出力が接続されている。この第2のバッファB2は、第2の入出力端子TBの電圧が入力され、波形成形して第2のレベルシフタLS2に出力するようになっている。この第2のバッファB2は、第1の電源電圧VccAで動作するようになっている。なお、これらの第1、第2のバッファB1、B2は、必要に応じて、省略してもよい。また、第1のレベルシフタLS1は、第1のバッファB1が出力した信号のレベルを変換第1の電源電圧VccA系から第2の電源電圧VccB系に変換して得られた第1の信号wを出力するようになっている。第2のレベルシフタLS2は、第2のバッファB2が出力した信号のレベルを変換第1の電源電圧VccA系から第2の電源電圧VccB系に変換して得られた第2の信号xを出力するようになっている。なお、第2の電源電圧VccBは、本実施例1では、第1の電源電圧VccAよりも高く設定されているが、後述のように、第2の電源電圧VccBは、第1の電源電圧VccAと等しく設定されていてもよい。この場合、後述のように、第1、第2のレベルシフタLS1、LS2を省略可能である。また、遅延信号生成回路102aは、第1の入出力端子TAに印加される第1の電圧VAに従って変化する第1の信号wと、第2の入出力端子TBに印加される第2の電圧VBに従って変化する第2の信号xとに基づいて、遅延信号zを出力するようになっている。この遅延信号生成回路102aは、例えば、NOR回路102a1と、遅延回路102a2と、を有する。NOR回路102a1は、第1の信号wと第2の信号xとが入力され、入力された第1、第2の信号w、xを否定論理和演算することにより得られた演算信号yを出力する。遅延回路102a2は、演算信号yが入力され、入力された演算信号yを予め設定した遅延時間だけ遅延させて得られた遅延信号zを出力する。アシスト制御信号生成回路102bは、第1の信号w、第2の信号x、および、遅延信号zに基づいて、第1のアシスト制御信号AssistAおよび第2のアシスト制御信号AssistBを出力するようになっている。このアシスト制御信号生成回路102bは、例えば、第1のNAND回路102b1と、第2のNAND回路102b2と、を有する。第1のNAND回路102b1は、第1の信号w、遅延信号z、および第1のアシスト制御信号AssistAが入力され、これらの入力された信号を否定論理積演算することにより得られた第2のアシスト制御信号AssistBを、端子T4を介して、出力する。第2のNAND回路102b2は、第2の信号x、遅延信号z、および第2のアシスト制御信号AssistBが入力され、これらの入力された信号を否定論理積演算することにより得られた第1のアシスト制御信号AssistAを、端子T3を介して、出力する。ここで、以上のような構成を有するバススイッチ回路100の動作について説明する。図5は、図4に示すバススイッチ回路100の各信号の波形の一例を示す波形図である。なお、この図5では、第1の入出力端子TAから第2の入出力端子TBに信号を伝送する場合について示している。図5に示すように、時間t1において、第1の入出力端子TAにHighレベルの信号が入力されることにより、第1の入出力端子TAの第1の電圧VAがLowレベル例えば、接地電圧からHighレベル第1の電源電圧VccAに遷移する。この第1の電圧VAの変化により、第2の入出力端子TBの第2の電圧VBがLowレベルからHighレベル第2の電源電圧VccBに遷移し始める。そして、上記第1の電圧VAの変化により、第1の信号wがLowレベルからHighレベルに遷移する。アシスト制御信号生成回路102bの第1のNAND回路102b1は、この第1の信号wの変化を受けて、第2のアシスト制御信号AssistBをHighレベルからLowレベルに変化させる。また、上記第2の電圧VBの変化により、第2の信号xがLowレベルからHighレベルに遷移する。アシスト制御信号生成回路102bの第2のNAND回路102b2は、この第2の信号xの変化を受けても、上述のように、第2のアシスト制御信号AssistBがLowレベルになっているため、第1のアシスト制御信号AssistAをHighレベルに維持する。一方、遅延信号生成回路102aのNOR回路102a1は、第1の信号wがHighレベルになるのに追随して第2の信号xがHighレベルになるのを受けて、演算信号yの論理をHighレベルからLowレベルに変化させる。そして、遅延信号生成回路102aの遅延回路102a2は、演算信号yの論理が変化してから、該遅延時間の経過後、遅延信号zの論理をHighレベルからLowレベルに変化させる。すなわち、遅延信号生成回路102aは、第1の信号wの変化に追随して第2の信号xが変化してから、予め設定された遅延時間だけ遅延して遅延信号zの論理をHighレベルからLowレベルへ変化させる。そして、第1のNAND回路102b1は、この遅延信号zの論理の変化を受けて、第2のアシスト制御信号AssistBをLowレベルからHighレベルに変化させる。また、第2のNAND回路102b2は、この遅延信号zの論理の変化を受けて、第1のアシスト制御信号AssistAをHighレベルに維持する。このように、アシスト制御信号生成回路102は、第1の電圧VAが立ち上がる第1の電源電圧VccAに向けて変化する場合、第1の信号wの変化の後、遅延信号zの論理の変化までの間、第2のアシスト用スイッチ素子PBをオンするように第2のアシスト制御信号AssistBを出力する。すなわち、第1の電圧VAが立ち上がる場合、パルス信号生成回路102は、第2のアシスト用スイッチ素子PBをオンする1ショットのパルス信号を生成する。これにより、第2の入出力端子TBの電圧VBが第2の電源電圧VccBまで持ち上げられ、第2の入出力端子TBからHighレベルの出力信号が出力されることになる。すなわち、信号の伝送が高速化されることになる。次に、時間t2において、第1の入出力端子TAの第1の電圧VAがHighレベルからLowレベルに遷移する。この第1の電圧VAの変化により、第2の入出力端子TBの第2の電圧VBがHighレベルからLowレベルに遷移し始める。そして、上記第1の電圧VAの変化により、第1の信号wがHighレベルからLowレベルに遷移する。第1のNAND回路102b1は、この第1の信号wの変化に拘わらず、遅延信号zの論理がLowレベルであるため、第2のアシスト制御信号AssistBをHighレベルに維持する。また、上記第2の電圧VBの変化により、第2の信号xがHighレベルからLowレベルに遷移する。第2のNAND回路102b2は、この第2の信号xの変化に拘わらず、遅延信号zの論理がLowレベルであるため、第1のアシスト制御信号AssistAをHighレベルに維持する。一方、NOR回路102a1は、第1の信号wがLowレベルになるのに追随して第2の信号xがLowレベルになるのを受けて、演算信号yの論理をLowレベルからHighレベルに変化させる。そして、遅延回路102a2は、演算信号yの論理が変化してから、該遅延時間の経過後、遅延信号zの論理をLowレベルからHighレベルに変化させる。すなわち、遅延信号生成回路102aは、第1の信号wの変化に追随して第2の信号xが変化してから、予め設定された遅延時間だけ遅延して遅延信号zの論理をLowレベルからHighレベルへ変化させる。そして、第1のNAND回路102b1は、この遅延信号zの論理の変化を受けても、第1の信号wがLowレベルであるため、第2のアシスト制御信号AssistBをHighレベルに維持する。また、第2のNAND回路102b2は、この遅延信号zの論理の変化を受けても、第2の信号xがLowレベルであるため、第1のアシスト制御信号AssistAをHighレベルに維持する。このように、アシスト制御信号生成回路102bは、第1の電圧VAが立ち下がる接地電圧に向けて変化する場合、第1の信号wの変化の後、遅延信号zの論理の変化までの間、第2のアシスト用スイッチ素子PBをオフするように第2のアシスト制御信号AssistBを出力する。すなわち、第1の電圧VAが立ち下がる場合、パルス信号生成回路102は、第2のアシスト用スイッチ素子PBをオンする1ショットのパルス信号を生成しない。これにより、第1の入出力端子TAからLowレベルの出力信号が出力されることになる。なお、第2の入出力端子TBから第1の入出力端子TAに信号を伝送する場合も同様に説明される。この場合、信号の入力の方向が入れ替わるのに応じて動作する順番が入れ変わるだけである。この場合、遅延信号生成回路102aは、第2の信号xの変化に追随して第1の信号wが変化してから、予め設定された遅延時間だけ遅延して遅延信号zの論理を変化させる。そして、アシスト制御信号生成回路102bは、第2の電圧VBが立ち上がる第2の電源電圧VccBに向けて変化する場合、第2の信号xの変化の後、遅延信号zの論理の変化までの間、第1のアシスト用スイッチ素子PAをオンするように第1のアシスト制御信号AssistAを出力する。これにより、第1のアシスト制御信号AssistAが或る幅でLowレベルとなり、第2のアシスト制御信号AssistBはHighレベルに維持される。したがって、第2の電圧VBが立ち上がる場合、パルス信号生成回路102は、第1のアシスト用スイッチ素子PAをオンする1ショットのパルス信号を生成する。これにより、第1の入出力端子TAの電圧VAが第1の電源電圧VccAまで持ち上げられ、第1の入出力端子TAからHighレベルの出力信号が出力されることになる。すなわち、信号の伝送が高速化されることになる。一方、アシスト制御信号生成回路102bは、第2の電圧VBが立ち下がる接地電圧に向けて変化する場合、第2の信号xの変化の後、遅延信号zの論理の変化までの間、第1のアシスト用スイッチ素子PAをオフするように第1のアシスト制御信号AssistAを出力する。これにより、第1のアシスト制御信号AssistAおよび第2のアシスト制御信号AssistBは、Highレベルに維持される。すなわち、第2の電圧VBが立ち下がる場合、パルス信号生成回路102は、第2のアシスト用スイッチ素子PBをオンする1ショットのパルス信号を生成しない。これにより、第1の入出力端子TAからLowレベルの出力信号が出力されることになる。次に、既述の比較例において問題となった、第1の入出力端子TAに接続された負荷容量が、第2の入出力端子TBに接続された負荷容量よりも、大きい場合に、第2の入出力端子TBから第1の入出力端子TAに信号を伝送する動作について説明する。図6は、第1の入出力端子TAに接続された負荷容量が第2の入出力端子TBに接続された負荷容量よりも大きい場合における、図4に示す実施例1に係るバススイッチ回路100の各信号の波形を示す波形図である。図6に示すように、先ず、時間t3において、第2の入出力端子TBの第2の電圧VBがHighレベルからLowレベルに遷移する。この第2の電圧VBの変化により、第1の入出力端子TBの第1の電圧VAがHighレベルからLowレベルに遷移し始める。そして、上記第2の電圧VBの変化により、第2の信号xがHighレベルからLowレベルに遷移する。第2のNAND回路102b2は、この第2の信号xの変化に拘わらず、遅延信号zの論理がLowレベルであるため、第1のアシスト制御信号AssistAをHighレベルに維持する。ここで、既述のように、第1の入出力端子TAに接続された負荷容量が、第2の入出力端子TBに接続された負荷容量よりも、大きい。このため、第2の電圧VBの変化の傾きよりも、第1の電圧VAの変化の傾きが小さくなる。これにより、第1の電圧VAが第1のバッファB1の回路しきい値を下回るまでに、第1の入出力端子TAに接続された負荷容量が小さい場合よりも、時間を要する。そして、第1の電圧VAが、第1のバッファB1の回路しきい値を下回ると、第1の信号wがHighレベルからLowレベルに遷移する。第1のNAND回路102b1は、この第1の信号wの変化に拘わらず、遅延信号zの論理がLowレベルであるため、第1のアシスト制御信号AssistAをHighレベルに維持する。一方、NOR回路102a1は、第2の信号xがLowレベルになるのに追随して第1の信号wがLowレベルになるのを受けて、演算信号yの論理をLowレベルからHighレベルに変化させる。そして、遅延回路102a2は、演算信号yの論理が変化してから、該遅延時間の経過後、遅延信号zの論理をLowレベルからHighレベルに変化させる。すなわち、遅延信号生成回路102aは、第2の信号xの変化に追随して第1の信号wが変化してから、予め設定された遅延時間だけ遅延して遅延信号zの論理をLowレベルからHighレベルへ変化させる。そして、第1のNAND回路102b1は、この遅延信号zの論理の変化を受けても、第1の信号wがLowレベルであるため、第2のアシスト制御信号AssistBをHighレベルに維持する。また、第2のNAND回路102b2は、この遅延信号zの論理の変化を受けても、第2の信号xがLowレベルであるため、第1のアシスト制御信号AssistAをHighレベルに維持する。このように、アシスト制御信号生成回路102bは、第2の電圧VBが立ち下がる場合、第2の信号xの変化の後、遅延信号zの論理の変化までの間、第1のアシスト用スイッチ素子PAをオフするように第1のアシスト制御信号AssistAを出力する。すなわち、パルス信号生成回路102は、第1の入出力端子TAに接続された負荷容量が、第2の入出力端子TBに接続された負荷容量よりも、大きくても、第2の電圧VBが立ち下がる場合、第1のアシスト用スイッチ素子PAをオンする1ショットのパルス信号を生成しない。これにより、第1の入出力端子TAからLowレベルの出力信号が出力されることになる。このように、実施例1に係るバススイッチ回路100は、第2の入出力端子TBから第1の入出力端子TAに信号を伝送する場合、第1の入出力端子TAに接続された負荷容量が大きくなっても、所定の信号を伝送することができる。以上のように、本実施例1に係るバススイッチ回路によれば、より確実に信号を伝送することができる。既述の実施例1では、第2の電源電圧Vccbが第1の電源電圧VccAよりも高いすなわち、電源が2つである場合について説明した。本実施例2では、第2の電源電圧Vccbが第1の電源電圧VccAと等しいすなわち、電源が1つである場合について説明する。この場合、パルス生成回路102のレベルシフタを省略することができる。図7は、実施例2に係るパルス生成回路102の回路構成の一例を示す回路図である。なお、図7において、図4の符号と同じ符号は、特に説明がない限り実施例1と同様の構成を示す。また、図7に示すパルス生成回路102は、実施例1と同様に、図4に示すバススイッチ回路100に適用される。図7に示すように、パルス生成回路102は、第1のバッファB1と、第2のバッファB2と、遅延信号生成回路102aと、アシスト制御信号生成回路102bと、を有する。第1のバッファB1は、第1の入出力端子TAの電圧が入力され、第1の信号wを出力する。また、第2のバッファB2は、第2の入出力端子TBの電圧が入力され、第2の信号xを出力する。すなわち、既述のように、第2の電源電圧VccBは、前記第1の電源電圧VccAと等しいため、実施例2に係るパルス生成回路102は、実施例1と比較して第1、第2のレベルシフタLS1、LS2が省略されている。この実施例2に係るパルス生成回路102のその他の構成は、実施例1と同様である。また、以上のような構成を有するパルス生成回路102を備えたバススイッチ回路100の動作は、実施例1と同様である。すなわち、バススイッチ回路100は、第2の入出力端子TBから第1の入出力端子TAに信号を伝送する場合にも、実施例1と同様に、第1の入出力端子TAに接続された負荷容量が大きくなっても、所定の信号を伝送することができる。以上のように、本実施例2に係るバススイッチ回路によれば、実施例1と同様に、より確実に信号を伝送することができる。既述の実施例1、2では、第1、第2の信号w、xをNOR回路で否定論理和演算し、得られた演算信号を遅延回路で遅延させて遅延信号を出力する場合について説明した。本実施例3では、第1、第2の信号w、xを遅延回路で遅延させ、得られた信号をNOR回路で否定論理和演算し、得られた信号を遅延信号として出力する場合について説明する。図8は、実施例3に係るパルス生成回路102の回路構成の一例を示す回路図である。なお、図8において、図4の符号と同じ符号は、特に説明がない限り実施例1と同様の構成を示す。また、図8に示すパルス生成回路102は、実施例1と同様に、図4に示すバススイッチ回路100に適用される。図8に示すように、パルス生成回路102は、実施例1と同様に、第1のバッファB1と、第2のバッファB2と、第1のレベルシフタLS1と、第2のレベルシフタLS2と、遅延信号生成回路102aと、アシスト制御信号生成回路102bと、を有する。遅延信号生成回路102aは、実施例1と同様に、第1の入出力端子TAに印加される第1の電圧VAに従って変化する第1の信号wと、第2の入出力端子TBに印加される第2の電圧VBに従って変化する第2の信号xとに基づいて、遅延信号zを出力するようになっている。この遅延信号生成回路102aは、実施例1と同様に、例えば、NOR回路102a1と、遅延回路102a21、102a22と、を有する。遅延回路102a21は、第1の信号wが入力され、入力された第1の信号wを予め設定した遅延時間だけ遅延させて出力する。遅延回路102a22は、第2の信号xが入力され、第2の信号xを予め設定した遅延時間だけ遅延させて出力する。なお、遅延回路102a21の遅延時間と遅延回路102a22の遅延時間とは、本実施例では同じであるが、必要に応じて、異なるように設定してもよい。NOR回路102a1は、遅延した第1の信号wと第2の信号xが入力され、これらの信号を否定論理和演算して得られた信号を遅延信号zとして出力する。この実施例3に係るパルス生成回路102のその他の構成は、実施例1と同様である。また、以上のような構成を有するパルス生成回路102を備えたバススイッチ回路100の動作は、実施例1と同様である。すなわち、第1の電圧VAが立ち上がる場合、パルス信号生成回路102は、第2のアシスト用スイッチ素子PBをオンする1ショットのパルス信号を生成する。これにより、第2の入出力端子TBの電圧VBが第2の電源電圧VccB第1の電源電圧VccBまで持ち上げられ、第2の入出力端子TBから所定のレベルの出力信号が出力されることになる。すなわち、信号の伝送が高速化されることになる。また、第2の電圧VBが立ち上がる場合、パルス信号生成回路102は、第1のアシスト用スイッチ素子PAをオンする1ショットのパルス信号を生成する。これにより、第1の入出力端子TAの電圧VAが第1の電源電圧VccAまで持ち上げられ、第1の入出力端子TAから所定のレベルの出力信号が出力されることになる。すなわち、信号の伝送が高速化されることになる。すなわち、第1の入出力端子TAから第2の入出力端子TBに信号を伝送する場合、第1の電圧VAが立ち上がるときには、パルス信号生成回路102は、第2のアシスト用スイッチ素子PBをオンする1ショットのパルス信号を生成する。これにより、第2の入出力端子TBの電圧VBが第2の電源電圧VccBまで持ち上げられ、第2の入出力端子TBからHighレベルの出力信号が出力されることになる。すなわち、信号の伝送が高速化されることになる。また、第2の入出力端子TBから第1の入出力端子TAに信号を伝送する場合、第2の電圧VBが立ち上がるときには、パルス信号生成回路102は、第1のアシスト用スイッチ素子PAをオンする1ショットのパルス信号を生成する。これにより、第1の入出力端子TAの電圧VAが第1の電源電圧VccAまで持ち上げられ、第1の入出力端子TAからHighのレベルの出力信号が出力されることになる。すなわち、信号の伝送が高速化されることになる。また、実施例3に係るパルス信号生成回路102は、実施例1と同様に、第1の入出力端子TAに接続された負荷容量が、第2の入出力端子TBに接続された負荷容量よりも、大きくても、第2の電圧VBが立ち下がる場合、第1のアシスト用スイッチ素子PAをオンする1ショットのパルス信号を生成しない。これにより、バススイッチ回路100は、第2の入出力端子TBから第1の入出力端子TAに信号を伝送する場合にも、実施例1と同様に、第1の入出力端子TAに接続された負荷容量が大きくなっても、所定の信号を伝送することができる。以上のように、本実施例3に係るバススイッチ回路によれば、実施例1、2と同様に、より確実に信号を伝送することができる。既述の実施例1ないし3では、パルス生成回路が、入力信号の立ち上がり時に、Lowレベルの1ショットのパルス信号を出力する場合について説明した。この場合、該パルス信号によりアシスト用スイッチ素子がオンして、出力信号が接地電圧から正の電源電圧にプルアップされる。一方、本実施例4では、パルス生成回路102が、入力信号の立ち下がり時に、Highレベルの1ショットのパルス信号を出力する場合について説明する。このパルス生成回路102は、実施例1に示す信号レベル変換回路101の回路の極性を逆にしたバススイッチ回路に適用される。この場合、該パルス信号によりアシスト用スイッチ素子がオンすることになり、出力信号が接地電圧から負の電源電圧にプルダウンされる。図9は、実施例4に係るパルス生成回路102の回路構成の一例を示す回路図である。なお、図9において、図4の符号と同じ符号は、特に説明がない限り実施例1と同様の構成を示す。既述のように、図9に示すパルス生成回路102は、図4に示す信号レベル変換回路101の回路の極性を逆にしたバススイッチ回路に適用される。図9に示すように、パルス生成回路102は、実施例1と同様に、第1のバッファB1と、第2のバッファB2と、第1のレベルシフタLS1と、第2のレベルシフタLS2と、遅延信号生成回路102aと、アシスト制御信号生成回路102bと、を有する。遅延信号生成回路102aは、実施例1と同様に、第1の入出力端子TAに印加される第1の電圧VAに従って変化する第1の信号wと、第2の入出力端子TBに印加される第2の電圧VBに従って変化する第2の信号xとに基づいて、遅延信号zを出力するようになっている。この遅延信号生成回路102aは、例えば、NAND回路102a3と、遅延回路102a4と、を有する。NAND回路102a3は、第1の信号wと第2の信号xとが入力され、これらの信号を否定論理積演算することにより得られた演算信号yを出力する。遅延回路102a4は、演算信号yが入力され、入力された演算信号yを予め設定した遅延時間だけ遅延させた遅延信号zを出力する。また、アシスト制御信号生成回路102bは、実施例1と同様に、第1の信号w、第2の信号x、および、遅延信号zに基づいて、第1のアシスト制御信号AssistAおよび第2のアシスト制御信号AssistBを出力するようになっている。このアシスト制御信号生成回路102bは、例えば、第1のNOR回路102b3と、第2のNOR回路102b4と、を有する。第1のNOR回路102b3は、第1の信号w、遅延信号z、および第1のアシスト制御信号AssistAが入力され、これらの信号を否定論理和演算し、得られた信号を第2のアシスト制御信号AssistBとして端子T4を介して出力する。第2のNOR回路102b4は、第2の信号x、遅延信号z、および第2のアシスト制御信号AssistBが入力され、これらの信号を否定論理和演算し、得られた信号を第1のアシスト制御信号AssistAとして端子T3を介して出力する。この実施例4に係るパルス生成回路102のその他の構成は、実施例1と同様である。なお、実施例1と同様に、第1、第2のバッファB1、B2は、必要に応じて、省略してもよい。また、第1の電源電圧VccAが第2の電源電圧VccBと等しい場合は、第1、第2のレベルシフタLS1、LS2を省略してもよい。次に、以上のような構成を有するパルス生成回路102を備えたバススイッチ回路100の動作について説明する。図10は、図9に示すパルス生成回路102を有するバススイッチ回路100の各信号の波形の一例を示す波形図である。なお、この図10では、第1の入出力端子TAから第2の入出力端子TBに信号を伝送する場合について示している。図10に示すように、時間t4において、第1の入出力端子TAに信号が入力されることにより、第1の入出力端子TAの第1の電圧VAがLowレベル例えば、負の第1の電源電圧VccAからHighレベル接地電圧に遷移する。この第1の電圧VAの変化により、第2の入出力端子TBの第2の電圧VBがLowレベル負の第2の電源電圧VccBからHighレベル接地電圧に遷移し始める。そして、上記第1の電圧VAの変化により、第1の信号wがLowレベルからHighレベルに遷移する。アシスト制御信号生成回路102bの第1のNOR回路102b3は、この第1の信号wの変化を受けても、遅延信号zがHighレベルになっているため、第2のアシスト制御信号AssistBをLowレベルに維持する。また、上記第2の電圧VBの変化により、第2の信号xがLowレベルからHighレベルに遷移する。アシスト制御信号生成回路102bの第2のNOR回路102b4は、この第2の信号xの変化を受けても、遅延信号zがHighレベルになっているため、第1のアシスト制御信号AssistAをLowレベルに維持する。一方、遅延信号生成回路102aのNAND回路102a3は、第1の信号wがHighレベルになるのに追随して第2の信号xがHighレベルになるのを受けて、演算信号yの論理をHighレベルからLowレベルに変化させる。そして、遅延信号生成回路102aの遅延回路102a4は、演算信号yの論理が変化してから、該遅延時間の経過後、遅延信号zの論理をHighレベルからLowレベルに変化させる。すなわち、遅延信号生成回路102aは、第1の信号wの変化に追随して第2の信号xが変化してから、予め設定された遅延時間だけ遅延して遅延信号zの論理をHighレベルからLowレベルへ変化させる。そして、第1のNOR回路102b3は、遅延信号zの論理の変化を受けても、第1の信号wがHighレベルであるため、第2のアシスト制御信号AssistBをLowレベルに維持する。また、第2のNOR回路102b4は、遅延信号zの論理の変化を受けても、第2の信号xがHighレベルであるため、第1のアシスト制御信号AssistAをLowレベルに維持する。このように、アシスト制御信号生成回路102は、第1の電圧VAが立ち上がる接地電圧に向けて変化する場合、第1の信号wの変化の後、遅延信号zの論理の変化までの間、第2のアシスト用スイッチ素子ここではnMOSトランジスタPBをオフするように第2のアシスト制御信号AssistBを出力している。したがって、第1の電圧VAが立ち上がる場合、パルス信号生成回路102は、第2のアシスト用スイッチ素子PBをオンする1ショットのパルス信号を生成しない。これにより、第1の入出力端子TAからHighレベルの出力信号が出力されることになる。次に、時間t5において、第1の入出力端子TAの第1の電圧VAがHighレベルからLowレベルに遷移する。この第1の電圧VAの変化により、第2の入出力端子TBの第2の電圧VBがHighレベルからLowレベルに遷移し始める。そして、上記第1の電圧VAの変化により、第1の信号wがHighレベルからLowレベルに遷移する。第1のNOR回路102b3は、この第1の信号wの変化を受けて、遅延信号zの論理がLowレベルであるため、第2のアシスト制御信号AssistBをLowレベルからHighレベルにする。また、上記第2の電圧VBの変化により、第2の信号xがHighレベルからLowレベルに遷移する。第2のNOR回路102b4は、この第2の信号xの変化を受けても、第2のアシスト制御信号AssistBがHighレベルであるため、第1のアシスト制御信号AssistAをLowレベルに維持する。一方、NAND回路102a3は、第1の信号wがLowレベルになるのに追随して第2の信号xがLowレベルになるのを受けて、演算信号yの論理をLowレベルからHighレベルに変化させる。そして、遅延回路102a2は、演算信号yの論理が変化してから、該遅延時間の経過後、遅延信号zの論理をLowレベルからHighレベルに変化させる。すなわち、遅延信号生成回路102aは、第1の信号wの変化に追随して第2の信号xが変化してから、予め設定された遅延時間だけ遅延して遅延信号zの論理をLowレベルからHighレベルへ変化させる。そして、第1のNOR回路102b3は、この遅延信号zの論理の変化を受けて、第2のアシスト制御信号AssistBをHighレベルからLowレベルにする。また、第2のNOR路102b4は、この遅延信号zの論理の変化を受けて、第1のアシスト制御信号AssistAをHighレベルに維持する。このように、アシスト制御信号生成回路102bは、第1の電圧VAが立ち下がる第1の電源電圧VccAに向けて変化する場合、第1の信号wの変化の後、遅延信号zの論理の変化までの間、第2のアシスト用スイッチ素子PBをオンするように第2のアシスト制御信号AssistBを出力する。すなわち、第1の電圧VAが下がる場合、パルス信号生成回路102は、第2のアシスト用スイッチ素子PBをオンする1ショットのパルス信号を生成する。これにより、第2の入出力端子TBの電圧VBがプルダウンされ、第2の入出力端子TBからLowレベルの出力信号が出力されることになる。すなわち、信号の伝送が高速化されることになる。なお、第2の入出力端子TBから第1の入出力端子TAに信号を伝送する場合も同様に説明される。この場合、信号の入力の方向が入れ替わるのに応じて動作する順番が入れ変わるだけである。このように、実施例4に係るパルス生成回路102を備えたバススイッチ回路100は、第2の入出力端子TBから第1の入出力端子TAに信号を伝送する場合、第1の入出力端子TAに接続された負荷容量が大きくなっても、所定の信号を伝送することができる。以上のように、本実施例4に係るバススイッチ回路によれば、より確実に信号を伝送することができる。既述の実施例4では、第1、第2の信号w、xをNAND回路で否定論理積演算し、得られた演算信号を遅延回路で遅延させて遅延信号を出力する場合について説明した。本実施例5では、第1、第2の信号w、xを遅延回路で遅延させ、得られた信号をNAND回路で否定論理積演算し、得られた信号を遅延信号として出力する場合について説明する。図11は、実施例5に係るパルス生成回路102の回路構成の一例を示す回路図である。なお、図11において、図9の符号と同じ符号は、特に説明がない限り実施例4と同様の構成を示す。また、図11に示すパルス生成回路102は、実施例1と同様に、図4に示すバススイッチ回路100に適用される。図11に示すように、パルス生成回路102は、実施例4と同様に、第1のバッファB1と、第2のバッファB2と、第1のレベルシフタLS1と、第2のレベルシフタLS2と、遅延信号生成回路102aと、アシスト制御信号生成回路102bと、を有する。遅延信号生成回路102aは、実施例4と同様に、第1の入出力端子TAに印加される第1の電圧VAに従って変化する第1の信号wと、第2の入出力端子TBに印加される第2の電圧VBに従って変化する第2の信号xとに基づいて、遅延信号zを出力するようになっている。この遅延信号生成回路102aは、実施例4と同様に、例えば、NAND回路102a3と、遅延回路102a4と、を有する。遅延回路102a4は、第1の信号wと第2の信号xとが入力され、入力された第1の信号wと第2の信号xとを予め設定した遅延時間だけ遅延させて出力する。NAND回路102a3は、遅延した第1の信号wと第2の信号xが入力され、これらの信号の否定論理積を演算しえられた信号を遅延信号zとして出力する。この実施例5に係るパルス生成回路102のその他の構成は、実施例4と同様である。また、以上のような構成を有するパルス生成回路102を備えたバススイッチ回路100の動作は、実施例4と同様である。すなわち、バススイッチ回路100は、第2の入出力端子TBから第1の入出力端子TAに信号を伝送する場合にも、実施例4と同様に、第1の入出力端子TAに接続された負荷容量が大きくなっても、所定の信号を伝送することができる。以上のように、本実施例5に係るバススイッチ回路によれば、実施例4と同様に、より確実に信号を伝送することができる。なお、実施形態は例示であり、発明の範囲はそれらに限定されない。