入力データが入力されると、前記入力データに応じて起動要求信号を出力するデータ入力部と、前記起動要求信号に応じて起動し、クロック信号を生成する発振器と、前記データ入力部からの前記起動要求信号を前記発振器に出力し、起動後に生成される前記発振器からのクロック信号を、前記データ入力部の動作クロック信号である第1のクロック信号と、第2のクロック信号として供給するクロック信号供給制御部と、前記第2のクロック信号を動作クロックとして動作し、その動作時に前記入力データに応じた処理を行うCPUと、を有するマイクロコントローラ。前記クロック信号供給制御部は、前記起動要求信号を入力後、前記発振器からのクロック信号を入力すると、前記第1のクロック信号として前記データ入力部へ供給し、その後、第1の割込み信号を入力すると前記発振器からのクロック信号を前記第2のクロック信号として前記CPUへ供給し、前記データ入力部は、前記第1のクロック信号が供給されると前記入力データに対して所定の処理を開始し、その処理動作が正常に終了した場合、前記第1の割込み信号を前記クロック信号供給制御部及び前記CPUへ出力し、前記CPUは、前記第1の割込み信号を入力すると、供給される前記第2のクロック信号に応じて処理動作を開始する請求項1に記載のマイクロコントローラ。前記発振器は、前記データ入力部が前記起動要求信号の出力を停止し、且つ、前記CPUが処理動作を終了した場合、前記クロック信号の生成を停止する請求項2に記載のマイクロコントローラ。前記クロック信号供給制御部は、前記起動要求信号を入力後、前記発振器からのクロック信号を入力すると、前記第1のクロック信号として前記データ入力部へ供給し、その後、第2の割込み信号を入力すると前記発振器への前記起動要求信号の出力を停止し、前記発振器は、前記クロック信号供給制御部が前記起動要求信号の出力を停止した場合、前記クロック信号の生成を停止し、前記データ入力部は、前記第1のクロック信号が供給されると前記入力データに対して所定の処理を開始し、その処理動作が正常に終了しなかった場合、前記第2の割込み信号を前記クロック信号供給制御部へ出力する請求項1に記載のマイクロコントローラ。前記入力データは、UARTデータであり、前記データ入力部は、UARTデータを受信するデータ受信部であり、第1のUARTデータを受信すると、前記第1のUARTデータのスタートビットを検知し、その検知結果に応じて前記起動要求信号を出力し、前記第1のクロック信号が供給されると、前記第1のクロック信号に応じて、受信した前記第1のUARTデータを内部のバッファに記憶し、前記第1のUARTデータのストップビットを受信すると、前記第1の割込み信号を出力し、前記CPUは、前記第1の割込み信号を入力すると、前記第2のクロック信号に応じて、前記バッファ内に記憶されている前記第1のUARTデータを読み出し、その読み出したデータに応じた処理動作を行う請求項2または請求項3に記載のマイクロコントローラ。前記入力データは、UARTデータであり、前記データ入力部は、UARTデータを受信するデータ受信部であり、第1のUARTデータを受信すると、前記第1のUARTデータのスタートビットを検知し、その検知結果に応じて前記起動要求信号を出力し、前記第1のクロック信号が供給されると、前記第1のクロック信号に応じて、受信した前記第1のUARTデータを内部のバッファに記憶し、前記第1のUARTデータに対して受信エラーが発生した場合、前記第2の割込み信号を出力する請求項4に記載のマイクロコントローラ。前記データ入力部は、カウンタを有し、そのカウンタで規定される所定のタイミングで前記第1のUARTデータのサンプリングを行い、そのサンプリングのデータを前記バッファに記憶し、前記第1のUARTデータがロウレベルからハイレベルに立ち上がる立ち上がりエッジに同期して、前記カウンタをリスタートさせる請求項5または請求項6に記載のマイクロコントローラ。前記第1のUARTデータは、前記発振器が停止した状態のときに、最初に前記データ入力部が受信するUARTデータである請求項5~請求項7のいずれか1項に記載のマイクロコントローラ。前記入力データは、アナログ信号であり、前記データ入力部は、アナログ信号をデジタルデータに変換するAD変換部であり、前記アナログ信号が所定の閾値に達すると、前記起動要求信号を出力し、前記第1のクロック信号が供給されると、前記第1のクロック信号に応じて前記アナログ信号をデジタルデータに変換し、そのデジタルデータを内部のバッファに記憶し、前記アナログ信号のデジタルデータへの変換が終了すると、前記第1の割込み信号を出力し、前記CPUは、前記第1の割込み信号を入力されると、前記第2のクロック信号に応じて前記バッファ内に記憶されているデジタルデータを読み出し、その読み出したデータに応じた処理動作を行う請求項2または請求項3に記載のマイクロコントローラ。前記データ入力部は、比較器を有し、前記比較器は、前記アナログ信号と、前記閾値を規定する基準電圧とを比較し、その比較結果に応じて前記起動要求信号を出力する請求項9に記載のマイクロコントローラ。前記比較器は、前記アナログ信号が、前記閾値以上もしくは前記閾値以下になったとき、前記起動要求信号を出力する請求項10に記載のマイクロコントローラ。前記発振器は、当該マイクロコントローラの内蔵発振器であり、周波数精度が±2以下である請求項1~請求項11のいずれか1項に記載のマイクロコントローラ。発振器と、入力データを入力するデータ入力部と、前記入力データに応じた処理を行うCPUと、を備えるマイクロコントローラの制御方法であって、前記入力データが入力されると、前記入力データに応じて前記データ入力部が起動要求信号を出力し、前記起動要求信号に応じて前記発振器が起動し、クロック信号を生成し、前記発振器が生成したクロック信号に応じた第1のクロック信号により前記データ入力部が動作し、前記データ入力部が正常に動作を終了した場合、前記発振器が生成したクロック信号に応じた第2のクロック信号を動作クロックとして前記CPUに供給し、前記CPUの動作時に前記入力データに応じた処理を行うマイクロコントローラの制御方法。前記データ入力部が前記起動要求信号の出力を停止し、且つ、前記CPUが処理動作を終了した場合、前記発振器が前記クロック信号の生成を停止する請求項13に記載のマイクロコントローラの制御方法。前記データ入力部が正常に動作を終了しなかった場合、前記発振器が前記クロック信号の生成を停止する請求項13に記載のマイクロコントローラの制御方法。前記入力データは、UARTデータであり、UARTデータを受信する受信部である前記データ入力部は、第1のUARTデータを受信すると、前記第1のUARTデータのスタートビットを検知し、その検知結果に応じて前記起動要求信号を出力し、前記第1のクロック信号が供給されると、前記第1のクロック信号に応じて、受信した前記第1のUARTデータを内部のバッファに記憶し、前記第1のUARTデータのストップビットを受信すると、第1の割込み信号を出力し、前記CPUは、前記第1の割込み信号を入力すると、供給される前記第2のクロック信号に応じて、前記バッファ内に記憶されている前記第1のUARTデータを読み出し、その読み出したデータに応じた処理動作を行う請求項13もしくは請求項14に記載のマイクロコントローラの制御方法。前記入力データは、UARTデータであり、UARTデータを受信する受信部である前記データ入力部は、第1のUARTデータを受信すると、前記第1のUARTデータのスタートビットを検知し、その検知結果に応じて前記起動要求信号を出力し、前記第1のクロック信号が供給されると、前記第1のクロック信号に応じて、受信した前記第1のUARTデータを内部のバッファに記憶し、前記第1のUARTデータに対して受信エラーが発生した場合、前記起動要求信号の前記発振器への入力を停止し、前記発振器が前記クロック信号の生成を停止する請求項15に記載のマイクロコントローラの制御方法。前記データ入力部は、カウンタを有し、そのカウンタで規定される所定のタイミングで前記第1のUARTデータのサンプリングを行い、そのサンプリングのデータを前記バッファに記憶し、前記第1のUARTデータがロウレベルからハイレベルに立ち上がる立ち上がりエッジに同期して、前記カウンタをリスタートさせる請求項16または請求項17に記載のマイクロコントローラの制御方法。前記第1のUARTデータは、前記発振器が停止した状態のときに、最初に前記データ入力部が受信するUARTデータである請求項16~請求項18のいずれか1項に記載のマイクロコントローラの制御方法。前記入力データは、アナログ信号であり、アナログ信号をデジタルデータに変換するAD変換部である前記データ入力部は、前記アナログ信号が所定の閾値に達すると、前記起動要求信号を出力し、前記第1のクロック信号が供給されると、前記第1のクロック信号に応じて前記アナログ信号をデジタルデータに変換し、そのデジタルデータを内部のバッファに記憶し、前記アナログ信号のデジタルデータへの変換が終了すると、第1の割込み信号を出力し、前記CPUは、前記第1の割込み信号を入力すると、供給される前記第2のクロック信号に応じて前記バッファ内に記憶されているデジタルデータを読み出し、その読み出したデータに応じた処理動作を行う請求項13または請求項14に記載のマイクロコントローラの制御方法。前記データ入力部は、比較器を有し、前記比較器は、前記アナログ信号と、前記閾値を規定する基準電圧とを比較し、その比較結果に応じて前記起動要求信号を出力する請求項20に記載のマイクロコントローラの制御方法。前記比較器は、前記アナログ信号が、前記閾値以上もしくは前記閾値以下になったとき、前記起動要求信号を出力する請求項21に記載のマイクロコントローラの制御方法。前記発振器は、当該マイクロコントローラの内蔵発振器であり、周波数精度が±2以下である請求項13~請求項22のいずれか1項に記載のマイクロコントローラの制御方法。前記データ受信部は、ノイズ検出回路を更に有し、前記ノイズ検出回路が、前記第1のUARTデータがノイズであると判定した場合、その判定結果に応じて、前記第1のクロック信号が供給されるタイミングで、前記データ受信部が出力する前記起動要求信号を停止する請求項6に記載のマイクロコントローラ。前記データ入力部が、前記第1のUARTデータがノイズであると判定した場合、その判定結果に応じて、前記第1のクロック信号が供給されるタイミングで、前記起動要求信号の出力を停止する請求項17に記載のマイクロコントローラの制御方法。このように、従来の受信システム1では図25に示すように、時刻t1以前、時刻t2以降において、消費電流の低減化が可能である。しかし、受信システム1では、チップステートがHALTの状態でも、発振器4は常に動作を継続している。近年、機器の低消費電力化の要求がますます厳しくなっている。このように更なる消費電流の削減が要求されおり、マイクロコントローラチップの消費電力を可能な限り低減する機構が求められている。本発明の一態様は、入力データが入力されると、前記入力データに応じて起動要求信号を出力するデータ入力部と、前記起動要求信号に応じて起動し、クロック信号を生成する発振器と、前記データ入力部からの前記起動要求信号を前記発振器に出力し、起動後に生成される前記発振器からのクロック信号を、前記データ入力部の動作クロック信号である第1のクロック信号と、第2のクロック信号として供給するクロック信号供給制御部と、前記第2のクロック信号を動作クロックとして動作し、その動作時に前記入力データに応じた処理を行うCPUと、を有するマイクロコントローラである。本発明の他の態様は、発振器と、入力データを入力するデータ入力部と、前記入力データに応じた処理を行うCPUと、を備えるマイクロコントローラの制御方法であって、前記入力データが入力されると、前記入力データに応じて前記データ入力部が起動要求信号を出力し、前記起動要求信号に応じて前記発振器が起動し、クロック信号を生成し、前記発振器が生成したクロック信号に応じた第1のクロック信号により前記データ入力部が動作し、前記データ入力部が正常に動作を終了した場合、前記発振器が生成したクロック信号に応じた第2のクロック信号を動作クロックとして前記CPUに供給し、前記CPUの動作時に前記入力データに応じた処理を行うマイクロコントローラの制御方法である。本発明にかかるマイクロコントローラでは、クロック信号を生成する発振器が、データ入力部の出力する起動要求信号を受け取るまで動作を停止している。このため、入力データがない状態では、発振器がクロック信号を生成せず、CPUも動作を停止している。よって、入力データがない状態の消費電流を、動作維持のための最小限度まで削減することが可能である。本発明では、マイクロコントローラの消費電流の低減化が可能である。発明の実施の形態1以下、本発明を適用した具体的な実施の形態1について、図面を参照しながら詳細に説明する。この実施の形態1は、本発明をUARTの受信システムを有するマイクロコントローラに適用したものである。図1に本実施の形態にかかるマイクロコントローラ100のブロック構成を示す。図1に示すように、マイクロコントローラ100は、データ受信部101と、クロック信号供給制御部102と、発振器103と、割込み制御部104と、CPU105とを有する。データ受信部101は、カウンタ111と、制御回路112と、受信バッファ113とを有する。データ受信部101は、UARTデータの受信を開始し、スタートビットを検出すると、起動要求信号をクロック信号供給制御部102へ出力する。また、正常にUARTデータの受信が完了すると受信完了割り込み信号を割込み制御部104へ出力する。但し、UARTデータの受信エラーが発生した場合は、クロック信号供給制御部102への起動要求信号の出力を停止する。また、データ受信部101は、カウンタ111を用いて、発振器103の発振安定時間によって発生するサンプリングタイミングの誤差を補正する。発振器103は、クロック信号供給制御部102からの起動要求信号を受信すると動作を開始し、クロック信号をクロック信号供給制御部102へ供給する。また、クロック信号供給制御部102からの起動要求信号が停止した場合、チップステートがSTOPならば動作を停止する。このため、クロック信号供給制御部102へのクロック信号の供給も停止する。なお、チップステートには、RUN、STOP、SNOOZEがあるものとする。チップステートがRUNの場合は、CPU105、データ受信部101、割込み制御部104にクロック信号が供給され、そのクロック信号に応じて、各々が動作している状態とする。また、チップステートがSTOPの場合は、発振器103が停止しており、データ受信部101、割込み制御部104、CPU105にクロック信号が供給されない状態とする。チップステートがSNOOZEの場合は、CPU105にクロック信号が供給されないが、クロック信号がデータ受信部101及び割り込み制御部104にはクロック信号が供給される状態とする。クロック信号供給制御部102は、制御回路121を有する。データ受信部101から起動要求信号を受信すると、クロック信号供給制御部102は、その起動要求信号を発振器103へ出力する。上述したように、起動要求信号に応じて発振器103が起動し、起動後に発振器103はクロック信号の供給を開始する。そして、クロック信号供給制御部102は、発振器103から供給されたクロック信号をデータ受信部101及び割込み制御部104へ、それぞれクロック信号CLK1、CLK2として供給する。更にその後、受信完了割込み信号を受信すると、CPU105へクロック信号CLK3の供給を開始する。これら起動要求信号、受信完了割込み信号、クロック信号の各信号の入出力制御は制御回路121により制御される。割込み制御部104は、データ受信部101から受信した受信完了割込み信号をクロック信号供給制御部102とCPU105へ出力する。なお、この割込み制御部104の機能は、データ受信部101の制御回路112が有するようにしてもよい。CPU105は、クロック信号供給制御部102からクロック信号が供給されると、データ受信部101の受信バッファ113の保持するデータを読み出し、UART受信データの処理を開始する。図2、図3を用いて、マイクロコントローラ100の基本動作を説明する。まず、図2に示すように、データ受信部101は、UARTデータを受信しデータのスタートビットを検出すると、例えばハイレベルの起動要求信号を出力する。クロック信号供給制御部102の制御回路121は、その起動要求信号を発振器103に出力し、発振器103がクロック信号の供給を開始する。なお、図中の実線の矢印は信号が入力されたことを、点線の矢印は信号が入力されていないことをそれぞれ意味する。クロック信号供給制御部102は、発振器103からのクロック信号を、クロック信号CLK1としてデータ受信部101に、クロック信号CLK2として割り込み制御部104に供給する。そして、データ受信部101がクロック信号CLK1を動作クロックとして、割り込み制御部104がクロック信号CLK2を動作クロックとして動作を開始する。なお、図2に示すように、発振器103が動作を開始し、データ受信部101及び割り込み制御部104にクロック信号が供給されるが、CPU105にはクロック信号が供給されないためチップステートがSNOOZEとなる。次に、図3に示すように、UARTデータの受信を完了すると、データ受信部101が受信完了割込み信号を割込み制御部104へ出力する。また、データ受信部101は、起動要求信号の出力を停止する。割込み制御部104は、データ受信部101からの受信完了割込み信号をCPU105及びクロック信号供給制御部102の制御回路121へ出力する。クロック信号供給制御部102は、クロック信号供給制御部102の制御回路121が受信完了割込み信号を受信すると発振器103からのクロック信号をクロック信号CLK3としてCPU105へ供給する。CPU105は割込み制御部104からの受信完了割込み信号で動作を開始し、クロック信号CLK3に応じてデータ受信部101の受信バッファ113から読み出したUARTデータを処理する。なお、データ受信部101が起動要求信号の出力を停止することから、発振器103が入力する起動要求信号も停止する。しかし、発振器103は、CPU105が動作しておりチップステートがRUNとなっていることからクロック信号の供給を停止しない。なお、CPU105が全ての処理を終了した場合、CPU105がチップステートをSTOPとする。この場合、発振器103が起動要求信号を入力していないため、発振器103は動作を停止する。このため、データ受信部101、割込み制御部104、CPU105も動作を停止し、データ受信部101がUARTデータを受信する前の状態に戻る。次に、このようなマイクロコントローラ100の動作を説明するフローチャートを図4に示す。図4に示すように、節電期間チップステートがSTOPである場合S101YESでは、発振器103が停止しており、データ受信部101、CPU105、割込み制御部104へのクロック信号の供給が停止するS102。データ受信部101がUARTデータを受信し、起動要求信号が出力されるとS103YES、データ受信部101、割込み制御部104へのクロック信号の供給が開始されるS104。なお、この状態では、CPU105へクロック信号の供給がされていないため、チップステートはSNOOZEである。データ受信部101がUARTデータを正常に受信完了した場合S105YES、CPU105へクロック信号の供給を開始するS106。つまり、チップステートがRUNとなる。なお、ステップS105で、データ受信部101がUARTデータを正常に受信完了しなかった場合S105NO、CPU105へクロック信号の供給を開始せず、ステップS102へ戻る。次に、このようなマイクロコントローラ100の動作を説明するタイミングチャートを図5、図6に示す。図5はマイクロコントローラ100が、UARTデータを正常に受信した場合のタイミングチャートである。図6はマイクロコントローラ100が、UARTデータを正常に受信できず、受信エラーが発生した場合のタイミングチャートである。まず、図5のタイミングチャートの動作を説明する。図5示すように、時刻t1以前は、データ受信部101がUARTデータを受信していない状態で、UARTデータの受信を待機している。このためチップステートはSTOPの状態であり、発振器103がクロック信号を供給していない。時刻t1で、データ受信部101がUARTデータを受信する。UARTデータのスタートビットロウレベルを検出すると、データ受信部101が起動要求信号をロウレベルからハイレベルに立ち上げる。このハイレベルの起動要求信号が、発振器103に入力され、時刻t2に発振器103がクロック信号の供給を開始する。そして、クロック信号供給制御部102からクロック信号CLK1がデータ受信部101に供給される。また、クロック信号CLK2が割込み制御部104に供給される。時刻t2~t3の間、データ受信部101がクロック信号CLK1の供給を受けて、UARTデータの受信動作を開始する。データ受信部101は、クロック信号CLK1のタイミングに応じて、UARTデータをサンプリングする。このサンプリングしたデータは、受信バッファ113に保持される。この時刻t2~t3の間、チップステートはSNOOZEとなる。時刻t3で、データ受信部101が、UARTデータのストップビットハイレベルを検出すると、受信完了割込み信号を出力する。この受信割込み信号に応じて、クロック信号供給制御部102がクロック信号CLK3をCPU105に供給する。CPU105は、このクロック信号CLK3に応じて動作を開始し、受信バッファ113のUARTデータに対する処理を行う。次に、図6のタイミングチャートの動作を説明する。時刻t2以前の動作は、図5で説明したのと同様であり、ここでの説明は省略する。時刻t2~t3でUARTデータの受信エラーが発生した場合、時刻t3にデータ受信部101は起動要求信号の出力を停止するハイレベルからロウレベルに立ち下げる。発振器103は、チップステートがRUNでないときに、起動要求信号が停止されるためクロック信号の供給を停止する。このため、クロック信号CLK1、CLK2のデータ受信部101及び割込み制御部104への供給が停止される。よって、時刻t3以降は、チップステートがSTOPとなる。なお、通常のマイクロコントローラではUARTデータの受信エラーが発生した場合、受信エラー割込み信号を出力し、その受信エラー割込み信号に応じてエラー処理を行う。しかし、本実施の形態1のマイクロコントローラ100では、受信エラー割込み信号を出力せず、起動要求信号を停止することでその後のエラー処理を行っている。また、本実施の形態1の発振器103は、マイクロコントローラ100に接続するCR発振器や水晶発振器、もしくは、マイクロコントローラ100が備える内蔵発振器が考えられる。これらの発振器の特徴をまとめた表を図7に示す。図7に示すように、CR発振器は発振安定時間が短いが、周波数精度が低い。周波数精度が低いと、データ受信部101が受信する受信データのサンプリングに影響し、ボーレート誤差が大きくなる欠点がある。また、図7に示すように、水晶発振器では、周波数精度は高いが、発振安定時間が長い欠点がある。発振安定時間が長いと、データ受信部101が行う最初のデータサンプリングに間に合わない場合があり、データ受信エラーが発生する可能性がある。最後にマイクロコントローラ100が内蔵する内蔵発振器では、周波数精度も高く±2程度以下でありボーレート誤差の悪化を低減できる。更に発振安定時間も短いため、データ受信部101の動作開始が、UARTデータのサンプリング開始限度期間内で収めることが可能となる。このため、本実施の形態1の発振器103は、内蔵発振器が最も好適であることがわかる。但し、UARTデータの送受信の規格によっては、CR発振器や水晶発振器を用いてもかまわない。更に、内蔵発振器により発振器103が実現される場合であっても、発振安定時間によるUARTデータのサンプリング誤差が発生する場合がある。正確なUARTデータのサンプリングには、この誤差が補正される必要がある。このため、図8、図9を用いてデータ受信部101が行う上記誤差の補正について説明する。但し、以下では、マイクロコントローラ100が送受信するUARTデータが8ビットである場合を想定する。まず、図8にUARTデータのプロトコルを示す。図8に示すように、データ受信部101が入力するUARTデータは、時間軸に対して、スタートビットST、bit7~bit0、パリティビットP、ストップビットSPの順で送信される。スタートビットSTは必ずロウレベルであり、ストップビットSPは必ずハイレベルである。例えば、図8では、bit7~bit0、パリティビットPが全てロウレベルである場合を示している。このように、UARTデータでは、スタートビットSTのロウレベルからハイレベルのストップビットSPまでに、必ずロウレベルからハイレベルへの立ち上がる箇所があることになる。図9に、本実施の形態1のデータ受信部101の動作タイミングチャートを示す。この図9では、データ受信部101に入力されるUARTデータ、データ受信部101内部で処理されるUARTデータ、カウンタ111がカウントするカウントデータ、受信バッファ113が有するシフトレジスタの記憶する値を示す。なお、データ受信部101に入力されるUARTデータのbit7~bit1がロウレベル、bit0、パリティビットPがハイレベルであるとする。また、本例ではカウンタ111は、サンプリングカウンタと、ビットカウンタを有するものとする。ここで、サンプリングカウンタはUARTデータのサンプリングするタイミングを規定し、ビットカウンタはUARTデータの何ビット目のデータをサンプリングしたかを識別する。時刻t1にデータ受信部101にUARTデータが入力される。但し、上述したように、この時点でデータ受信部101にはクロック信号CLK1が入力されていない。このため、UARTデータのサンプリング動作を開始できない。時刻t2に、クロック信号CLK1が入力され、サンプリング動作が開始される。このため、時刻t2からサンプリングカウンタ及びビットカウンタが動作を開始する。この時刻t1~t2の遅延期間Tdlyは、上述した発振器103の発振安定期間に影響される。そして、時刻t2からサンプリングカウンタが規定する所定の期間後の時刻t3にデータ受信部101がスタートビットSTをサンプリングする。なお、サンプリング時点からビットカウンタが規定する所定の期間後に何ビット目のデータをサンプリングしたかの識別が毎回行われる。時刻t4に、bit7のUARTデータがサンプリングされる。この場合、ロウレベルをサンプリングすることになるため、シフトレジスタがxxxxxxx0を記憶する。なお、上記xは不定の状態を示す。その後、時刻t5~t10まで同様の動作を行い、ロウレベルのbit7~bit1をサンプリングする。時刻t11にUARTデータがロウレベルからハイレベルに立ち上がる。このとき、データ受信部101は、立ち上がりエッジに応じてカウンタをリセットし、リセット後に再びサンプリングカウンタとビットカウンタを動作リスタートさせる。このリスタート後のサンプリングタイミングは、上述した発振安定時間によるサンプリング誤差を含んでいない。このため、時刻t11後にデータ受信部101が行うbit0、パリティビットP、ストップビットSPのサンプリングは、遅延期間Tdlyに影響されない正常なサンプリングタイミング時刻t12、t13、で行うことができる。このように、1つのUARTデータ中に必ず発生するロウからハイへの立ち上がりエッジを利用して発振器103の発振安定期間によるサンプリング誤差を補正する。なお、この補正は、発振器103が動作してから最初のUARTデータのみ実行される。これは、UARTデータを連続して入力する場合、CPU105が動作処理を続けチップステートがRUNのままとなり、発振器103が停止しないためである。ここで、従来のマイクロコントローラでは任意のタイミングで入力されるUARTデータに対応するため、常時RUN状態を維持しなければならなかった。このため、図22に示すように、UARTデータの非受信の期間であっても常時消費電流が発生し低消費電力化が難しかった。また、図23の受信システム1においても、発振器4は常時動作しなければならず、その分の消費電流が発生する。このため、図25に示すように、図22と比較して低消費電流化が可能であるが、よりいっそうの消費電力の低減化は困難であった。ここで本実施の形態1のマイクロコントローラ100は、チップステートがSTOPの場合、発振器103を停止させ、UARTデータを受信すると起動要求信号により発振器103を動作させ、チップステートをSNOOZEに移行させる。チップステートがSNOOZEの間は、動作クロック信号を供給せずCPU105の動作は停止しており、データ受信部101及び割込み制御部104に動作クロック信号を供給し動作させる。その後、UARTデータの受信が完了するとデータ受信部101が受信完了割込み信号を出力し、チップステートをRUNにする。チップステートがRUNの場合、動作クロック信号が供給されCPU105が動作を開始する。このことにより、本実施の形態1のマイクロコントローラ100は、図10に示すように、チップステートがSTOPの場合時刻t1以前、動作クロック信号を供給する発振器103も停止しており、消費電流が極めて少ない状態とすることが可能である。そして、UARTデータを受信し、チップステートがSNOOZEとなった場合時刻t1~t2の期間、データ受信部101及び割込み制御部104は動作するが、CPU105の動作は停止する。このため、時刻t1~t2の期間、消費電流は最大にならず、CPU105の消費電流分を削減している。このように、従来の受信システム1と比較しても、本実施の形態1は更なる消費電流の低減化が可能となっている。発明の実施の形態2以下、本発明を適用した具体的な実施の形態2について、図面を参照しながら詳細に説明する。この実施の形態2は、本発明を、AD変換機能を有するマイクロコントローラに適用したものである。図11に本実施の形態2にかかるマイクロコントローラ200のブロック構成を示す。図11に示すように、マイクロコントローラ200は、AD変換部201と、クロック信号供給制御部102と、発振器103と、割込み制御部104と、CPU105とを有する。なお、図11に示された符号のうち、図1と同じ符号を付した構成は、図1と同じか又は類似の構成を示している。実施の形態2が実施の形態1と異なるのは、入力データがUARTデータから特に制限のないアナログ信号となり、データ受信部101がAD変換部201に置き換わった点である。よって、本実施の形態2では、その実施の形態1との相違部分を重点的に説明し、その他の実施の形態1と同様の部分は必要でない限り説明を省略する。AD変換部201は、比較器211と、制御回路212と、バッファ213とを有する。AD変換部201は、クロック信号CLK1に応じて、アナログ入力信号をデジタルデータ信号に変換する。変換したデジタルデータは、バッファ213に記憶される。比較器211は、アナログ入力信号の電圧と、基準電圧等で決定される閾値を入力し比較する。その比較結果は、起動トリガ信号として制御回路212へ送信される。例えば、アナログ入力信号の電圧が上記閾値を規定する基準電圧を超えるもしくは下回った場合、起動トリガ信号が比較器から出力される。制御回路212は、実施の形態1の制御回路112とほぼ同様の動作を行うが、実施の形態1と異なり、起動要求信号の出力を、上記起動トリガ信号を基にして行う。また、アナログ入力信号からデジタルデータ信号へ変換を完了すると、実施の形態1の受信完了割込み信号の代わりに、変換完了割込み信号を出力する。但し、実施の形態1の受信完了割込み信号と、変換完了割込み信号は、動作完了に対する割込み信号であり、基本的に同様の信号とみなしてかまわない。また、実施の形態1と同様、発振器103がクロック信号を供給していない状態をチップステートがSTOPであるとし、CPU105にクロック信号が供給され動作している状態をチップステートがRUNであるとする。更に、AD変換部201、割込み制御部104にクロック信号が供給され動作しているが、CPU105にはクロック信号が供給されておらず動作を停止している状態をチップステートがSNOOZEとする。図12、図13を用いて、マイクロコントローラ200の基本動作を説明する。なお、起動トリガ信号は、アナログ入力信号が閾値を超えた場合に出力されるものとする。まず、図12に示すように、AD変換部201は、アナログ入力信号の電圧が上昇し閾値を超えると、例えばハイレベルの起動要求信号を出力する。クロック信号供給制御部102の制御回路121は、その起動要求信号を発振器103に出力し、発振器103がクロック信号の供給を開始する。クロック信号供給制御部102は、発振器103からのクロック信号を、クロック信号CLK1としてAD変換部201に、クロック信号CLK2として割り込み制御部104に供給する。そして、AD変換部201がクロック信号CLK1を動作クロックとして、割り込み制御部104がクロック信号CLK2を動作クロックとして動作を開始する。なお、図12に示すように、発振器103が動作を開始し、AD変換部201及び割り込み制御部104にクロック信号が供給されるが、CPU105にはクロック信号が供給されないためチップステートがSNOOZEとなる。次に、図13に示すように、AD変換部201がアナログ入力信号をデジタルデータに変換完了すると、AD変換部201が変換完了割込み信号を割込み制御部104へ出力する。また、AD変換部201は、起動要求信号の出力を停止する。割込み制御部104は、AD変換部201からの変換完了割込み信号をCPU105及びクロック信号供給制御部102の制御回路121へ出力する。クロック信号供給制御部102は、クロック信号供給制御部102の制御回路121が変換完了割込み信号を受信すると発振器103からのクロック信号をクロック信号CLK3としてCPU105へ供給する。CPU105は割込み制御部104からの変換完了割込み信号で動作を開始し、クロック信号CLK3に応じてAD変換部201のバッファ213から読み出したデジタルデータを処理する。なお、AD変換部201が起動要求信号の出力を停止することから、発振器103が入力する起動要求信号も停止する。しかし、発振器103は、CPU105が動作しておりチップステートがRUNとなっていることからクロック信号の供給を停止しない。なお、CPU105が全ての処理を終了した場合、CPU105がチップステートをSTOPとする。この場合、発振器103が起動要求信号を入力していないため、発振器103は動作を停止する。よって、AD変換部201、割込み制御部104、CPU105も動作を停止する。次に、このようなマイクロコントローラ200の動作を説明するフローチャートを図14に示す。図14に示すように、節電期間チップステートがSTOPである場合S201YESでは、発振器103が停止しており、AD変換部201、CPU105、割込み制御部104へのクロック信号の供給が停止するS202。AD変換部201が入力するアナログ入力信号が閾値を超え、起動要求信号が出力されるとS203YES、AD変換部201、割込み制御部104へのクロック信号の供給が開始されるS204。なお、この状態では、CPU105へクロック信号の供給がされていないため、チップステートはSNOOZEである。AD変換部201がアナログ入力信号をデジタルデータに変換完了した場合S205YES、CPU105へクロック信号の供給を開始するS206。つまり、チップステートがRUNとなる。次に、このようなマイクロコントローラ200の動作を説明するタイミングチャートを図15に示す。図15に示すように、時刻t1以前は、AD変換部201に入力するアナログ入力信号が閾値を超えていない状態で、AD変換部201はAD変換動作を行わず、変換待機状態である。このためチップステートはSTOPの状態であり、発振器103がクロック信号を供給していない。時刻t1で、AD変換部201に入力するアナログ入力信号が閾値を超えると、比較器211が起動トリガを出力し、制御回路212が起動要求信号をロウレベルからハイレベルに立ち上げる。このハイレベルの起動要求信号が、発振器103に入力され、時刻t2に発振器103がクロック信号の供給を開始する。そして、クロック信号供給制御部102からクロック信号CLK1がAD変換部201に供給される。また、クロック信号CLK2が割込み制御部104に供給される。時刻t2~t3の間、AD変換部201がクロック信号CLK1の供給を受けて、アナログ入力信号をデジタルデータにAD変換する。このデジタルデータは、バッファ213に保持される。この時刻t2~t3の間、チップステートはSNOOZEとなる。時刻t3で、AD変換部201が、AD変換動作を完了すると、変換完了割込み信号を出力する。この、変換完了割込み信号に応じて、クロック信号供給制御部102がクロック信号CLK3をCPU105に供給する。CPU105は、このクロック信号CLK3に応じて動作を開始し、バッファ213のデジタルデータに対する処理を行う。また、実施の形態1と同様、発振器103の発振安定時間をAD変換部201の動作開始時間よりも短くすることで、時刻t1に入力したアナログ入力信号のAD変換も可能となる。このように本実施の形態2のマイクロコントローラ200は、アナログ信号変換待機時、つまりチップステートがSTOPの期間において発振器103を停止させることで、消費電流の低減化を可能としている。更に、AD変換完了後、つまりチップステートがRUNの期間にCPU105を起動させている。これはSTOPからRUNまでのSNOOZEの期間、CPU105を動作させておらず、消費電流を低減させることが可能である。以上のように、本実施の形態2のマイクロコントローラ200のように、本発明を実施の形態1で記載したUARTシステム以外にも適用することができ、従来と比較して消費電流の低減が可能である。発明の実施の形態3以下、本発明を適用した具体的な実施の形態3について、図面を参照しながら詳細に説明する。この実施の形態3は、実施の形態1と同様、本発明をUARTの受信システムを有するマイクロコントローラに適用したものである。図16に本実施の形態3にかかるマイクロコントローラ300のブロック構成を示す。図16に示すように、マイクロコントローラ300は、データ受信部301と、クロック信号供給制御部102と、発振器103と、割込み制御部104と、CPU105とを有する。データ受信部301は、カウンタ111と、制御回路112と、受信バッファ113と、ノイズ検出回路314とを有する。なお、図16に示された符号のうち、図1と同じ符号を付した構成は、図1と同じか又は類似の構成を示している。本実施の形態3が実施の形態1と異なるのは、データ受信部301の構成であり、データ受信部301がノイズ検出回路314を有する点である。よって、本実施の形態3では、その実施の形態1との相違部分を重点的に説明し、その他の実施の形態1と同様の部分は必要でない限り説明を省略する。ノイズ検出回路314は、データ受信部301がUARTデータではなく、ノイズを受信した場合に、それを検出してクロック信号供給制御部102へ検出信号を送信し、制御回路112からの起動要求信号の出力を停止する。データ受信部301への入力がUARTデータかノイズかの判断は、例えば、データ受信部301が入力する最初のクロック信号CLK1の立ち上がりエッジのときに、UARTデータの値がハイレベルであるかロウレベルであるかにより行う。例えば、最初のクロック信号CLK1の立ち上がりエッジ時に、UARTデータの値がロウレベルであれば通常のUARTデータをUART受信端子が受信したと判断する。逆に、最初のクロック信号CLK1の立ち上がりエッジ時に、UARTデータの値がハイレベルである場合、UARTデータのスタートビットとしては短すぎるため、ノイズであると判断する。図17に、ノイズ検出回路314の構成と、そのノイズ検出回路314と制御回路112を含む周辺回路との関係の一例を示す。なお、本例は一例であり、同様の機能を備える場合では他の構成であってもかまわない。図17に示すように、ノイズ検出回路314は、フリップフロップFF31と、インバータ回路IV32とAND回路AND33とを有する。フリップフロップFF31は、データ入力端子Dがデータ受信部301のUART受信端子と接続され、クロック入力端子がAND回路AND33の出力端子と接続される。また、データ出力端子Qが、インバータ回路IV32の入力端子と接続される。このため、フリップフロップFF31は、AND回路AND33からの出力信号の立ち上がりエッジに応じて、データ入力端子Dに印加されているデータの値をラッチし、データ出力端子Qから出力する。インバータ回路IV32は、フリップフロップFF31のデータ出力端子Qからの信号を入力し、その反転信号を検知信号として出力する。AND回路AND33は、一方の入力端子にクロック信号CLK1を入力し、他方の入力端子に制御回路112からのステータス信号を入力する。そして、その演算結果をフリップフロップFF31のクロック入力端子に出力する。このため、AND回路AND33は、フリップフロップFF31のクロック入力端子に対して、ステータス信号がハイレベルの場合、クロック信号CLK1を出力し、ロウレベルの場合、ロウレベルの固定値を出力する。本例において制御回路112は起動要求信号を、AND回路AND34を経由してクロック信号供給制御部102へ出力する。AND回路AND34は、一方の入力端子にインバータ回路IV32が出力する検出信号を入力し、他方の入力端子に制御回路112からの起動要求信号を入力する。このため、AND回路AND34は、検出信号がハイレベルの場合、制御回路112からの起動要求信号をそのまま出力し、検出信号がロウレベルの場合、ロウレベルの値に固定した起動要求信号を出力する。制御回路112は、本例においてクロック信号CLK1が所定の回数例えば、1クロックより多く入力された場合、ステータス信号をハイレベルからロウレベルに立ち下げる機能を有するものとする。図18、図19を用いて、マイクロコントローラ300がUARTデータではなく、ノイズを受信した場合の動作を説明する。まず、図18に示すように、データ受信部301は、ノイズを受信すると、UARTデータの受信時と同様、ハイレベルの起動要求信号を出力する。クロック信号供給制御部102の制御回路121は、その起動要求信号を発振器103に出力し、発振器103がクロック信号の供給を開始する。そして、実施の形態1と同様、クロック信号供給制御部102は、発振器103からのクロック信号を、クロック信号CLK1としてデータ受信部301に、クロック信号CLK2として割り込み制御部104に供給する。なお、この時点では、データ受信部101及び割り込み制御部104にクロック信号が供給されるが、CPU105にはクロック信号が供給されないためチップステートがSNOOZEとなる。次に、図19に示すように、データ受信部301が受信したのがノイズのため、制御回路112からの起動要求信号が停止ロウレベル出力される。この時点で、チップステートがRUNではなくSNOOZEのため、発振器103がクロック信号の供給を停止する。このため、クロック信号CLK1、CLK2のデータ受信部101及び割込み制御部104への供給も停止され、チップステートがSTOPとなる。次に、このようなマイクロコントローラ300の動作を説明するフローチャートを図20に示す。図20に示すように、節電期間チップステートがSTOPである場合S301YESでは、発振器103が停止しており、データ受信部301、CPU105、割込み制御部104へのクロック信号の供給が停止するS302。データ受信部301がUARTデータもしくはノイズを受信し、起動要求信号が出力されるとS303YES、データ受信部301、割込み制御部104へのクロック信号の供給が開始されるS304。なお、この状態では、CPU105へクロック信号の供給がされていないため、チップステートはSNOOZEである。データ受信部301がUARTデータではなく、ノイズを受信したと判断された場合S305YES、CPU105へクロック信号の供給を開始せず、ステップS302へ戻る。一方、データ受信部301がノイズではなくUARTデータを受信したと判断された場合S305NO、実施の形態1と同様、データ受信部301がUARTデータを開始する。データ受信部301がUARTデータを正常に受信完了した場合S306YES、CPU105へクロック信号の供給を開始するS307。つまり、チップステートがRUNとなる。なお、ステップS306で、データ受信部301がUARTデータを正常に受信完了しなかった場合S306NO、CPU105へクロック信号の供給を開始せず、ステップS302へ戻る。次に、このようなマイクロコントローラ300がUARTデータではなく、ノイズを受信した場合の動作を説明するタイミングチャートを図21に示す。図21に示すように、時刻t1以前は、実施の形態1と同様、データ受信部301がUARTデータを受信していない状態で、UARTデータの受信を待機している。このためチップステートはSTOPの状態であり、発振器103がクロック信号を供給していない。時刻t1で、データ受信部301がUARTデータではなくノイズを受信する。ノイズにより引き起こされたロウレベルの信号を検出すると、データ受信部301が起動要求信号をロウレベルからハイレベルに立ち上げる。このハイレベルの起動要求信号が、発振器103に入力され、時刻t2に発振器103がクロック信号の供給を開始する。そして、クロック信号供給制御部102からクロック信号CLK1がデータ受信部101に供給される。また、クロック信号CLK2が割込み制御部104に供給される。但し、通常のUARTデータのスタートビットSTが規定されたT1の期間ロウレベルとなるのに、ノイズにより引き起こされた信号では、T1よりも短いT2でハイレベルとなる。このため、例えば、図17の構成を例に説明すると、時刻t2にフリップフロップFF31がハイレベルのデータを、クロック信号CLK1の立ち上がりエッジでラッチし、インバータ回路IV32に出力する。そして、インバータ回路IV32により、反転されたロウレベルの検出信号がAND回路AND34に入力される。このため、制御回路112からAND回路AND34を経由して出力されるハイレベルの起動要求信号が、ロウレベルに立ち下げられ、データ受信部301が起動要求信号の出力を停止する。このことにより、発振器103がクロック信号の供給を停止し、クロック信号CLK1、CLK2のデータ受信部101及び割込み制御部104への供給も停止される。よって、時刻t3以降は、チップステートがSTOPとなる。このように、本実施の形態3のマイクロコントローラ300でも、実施の形態1と同様、受信エラー割込み信号を出力せず、起動要求信号を停止することでその後のエラー処理を行う。以上のような実施の形態3のマイクロコントローラ300は、データ受信部301に入力されるUARTデータが、ノイズであると判定した場合、クロック信号CLK1の最初の供給タイミングで、起動要求信号の出力を停止する。このことにより、ノイズをUARTデータのスタートビットSTであると誤判定して、発振器103がクロック信号の供給を続ける状態を防止することが可能となる。このため、実施の形態1と比較して、より確実に消費電流の低減化が可能となる。なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。