行列状に配置された複数の画素セルと、列毎に設けられた複数の垂直信号線とを備える固体撮像装置であって、前記複数の画素セルの各々は、光を光電変換することにより信号電荷を生成し、当該信号電荷を蓄積する光電変換部と、前記光電変換部で蓄積された電荷を電圧に変換する電荷電圧変換部と、前記電荷電圧変換部により変換された電圧を、対応する列に配置されている前記垂直信号線に出力するための第1増幅トランジスタと、前記電荷電圧変換部の電圧をリセットするリセットトランジスタとを備え、前記固体撮像装置は、さらに、列毎に設けられており、対応する列の前記第1増幅トランジスタと、ソースフォロア回路を構成する複数の負荷回路と、列毎に設けられており、対応する列の前記垂直信号線の電圧をクリップ電圧に抑制する複数のクリップ回路とを備え、前記複数のクリップ回路の各々は、前記対応する列の垂直信号線の電圧と、第1設定電圧との電圧差を増幅するソース接地型の増幅回路と、前記増幅回路により増幅された信号がゲート端子に印加され、ソース端子及びドレイン端子の一方が前記対応する列の垂直信号線に接続されているMOSトランジスタとを含む固体撮像装置。前記増幅回路は、前記対応する垂直信号線がゲート端子に接続され、前記第1設定電圧がソース端子に供給され、ドレイン端子が前記MOSトランジスタのゲート端子に接続されたソース接地型トランジスタと、前記ソース接地型トランジスタのドレイン端子に接続されており、前記ソース接地型トランジスタに定電流を流す定電流源とを備える請求項1に記載の固体撮像装置。前記複数の負荷回路の各々は、ドレイン端子が、対応する列の前記垂直信号線に接続されている第1負荷トランジスタを含み、前記クリップ電圧は、前記第1負荷トランジスタのゲート端子に印加される電圧と前記第1負荷トランジスタの閾値電圧との差分電圧より大きい請求項2に記載の固体撮像装置。前記画素セルは、前記リセットトランジスタにより前記電荷電圧変換部の電圧がリセットされたリセット状態におけるリセット電圧と、前記光電変換部で蓄積された電荷が電荷電圧変換された信号電圧とを、前記垂直信号線に出力し、前記固体撮像装置は、さらに、前記第1設定電圧を生成するバイアス発生回路を備え、前記バイアス発生回路は、前記リセット電圧が前記垂直信号線に読み出される場合に、第1電圧値の前記第1設定電圧を生成し、前記信号電圧が前記垂直信号線に読み出される場合に、前記第1電圧値より低い第2電圧値の前記第1設定電圧を生成し、前記信号電圧が前記垂直信号線に読み出される場合の前記クリップ電圧は、前記第1負荷トランジスタのゲート端子に印加される電圧と前記第1負荷トランジスタの閾値電圧との差分電圧より大きい請求項3に記載の固体撮像装置。前記複数の負荷回路の各々は、ドレイン端子が、対応する列の前記垂直信号線に接続されている第1負荷トランジスタを含み、前記固体撮像装置は、さらに、第2設定電圧から第3設定電圧を生成する第1ソースフォロア回路を含むバイアス発生回路を備え、前記増幅回路は、さらに、前記第3設定電圧から前記第1設定電圧を生成する第2ソースフォロア回路を備え、前記第1ソースフォロア回路は、前記第2設定電圧がゲート端子に供給される第2増幅トランジスタと、前記第2増幅トランジスタに電流を流す第2負荷トランジスタとを含み、前記第2ソースフォロア回路は、前記第3設定電圧がゲート端子に供給される第3増幅トランジスタと、前記第3増幅トランジスタに電流を流す第3負荷トランジスタとを含む請求項2に記載の固体撮像装置。前記MOSトランジスタと、前記第2増幅トランジスタとは同じ閾値及びサイズである請求項5に記載の固体撮像装置。前記第2負荷トランジスタと、前記第1負荷トランジスタとは、同じ閾値及びサイズであり、ゲート端子に同じ電圧が印加される請求項5又は6に記載の固体撮像装置。前記ソース接地型トランジスタと、前記第3増幅トランジスタとは同じ閾値及びサイズである請求項5~7のいずれか1項に記載の固体撮像装置。前記バイアス発生回路は、前記複数のクリップ回路で共通に用いられる請求項4~8のいずれか1項に記載の固体撮像装置。請求項1~請求項9のいずれか1項に記載の固体撮像装置と、前記固体撮像装置の撮像面へ像を形成する光学系と、前記固体撮像装置から出力された信号を処理して画像情報を生成する信号処理部とを備える撮像システム。しかしながら、図19に示すクリップ回路では、垂直信号線垂直出力線の電位が画素及び電流源負荷の製造ばらつきなどにより変動する。これにより、設定飽和電圧が減少する。また、各列の当該クリップ回路は、6個のトランジスタで構成する必要があるので、チップの回路規模が大幅に増大する。一方、図20に示すクリップ回路は、3個のトランジスタで構成できるので、回路規模の大幅な増大を防ぐことができる。しかしながら、当該クリップ回路が動作するためには、垂直信号線の電圧がゲート接地型増幅器に含まれるゲート接地のトランジスタのゲート端子の電圧に対して、当該トランジスタの閾値電圧分以上低下する必要がある。特に黒沈み現象を抑制する時は、リセット電圧が高い電圧になるので、黒沈み現象が発生してから、トランジスタ一つ分の閾値電圧が低下するまで当該クリップ回路は、黒沈み現象を検出できない。本発明は上記の課題を鑑みてなされたものであり、回路規模の大幅な増大を防ぎつつ、黒沈み現象及び横スジ現象などの画質の悪化を効果的に抑制できる固体撮像装置を提供することを目的とする。上記目的を達成するため、本発明の一形態に係る固体撮像装置は、行列状に配置された複数の画素セルと、列毎に設けられた複数の垂直信号線とを備える固体撮像装置であって、前記複数の画素セルの各々は、光を光電変換することにより信号電荷を生成し、当該信号電荷を蓄積する光電変換部と、前記光電変換部で蓄積された電荷を電圧に変換する電荷電圧変換部と、前記電荷電圧変換部により変換された電圧を、対応する列に配置されている前記垂直信号線に出力するための第1増幅トランジスタと、前記電荷電圧変換部の電圧をリセットするリセットトランジスタとを備え、前記固体撮像装置は、さらに、列毎に設けられており、対応する列の前記第1増幅トランジスタと、ソースフォロア回路を構成する複数の負荷回路と、列毎に設けられており、対応する列の前記垂直信号線の電圧をクリップ電圧に抑制する複数のクリップ回路とを備え、前記複数のクリップ回路の各々は、前記対応する列の垂直信号線の電圧と、第1設定電圧との電圧差を増幅するソース接地型の増幅回路と、前記増幅回路により増幅された信号がゲート端子に印加され、ソース端子及びドレイン端子の一方が前記対応する列の垂直信号線に接続されているMOSトランジスタとを含む。この構成によれば、本発明の一形態に係る固体撮像装置では、クリップ回路に用いられる増幅回路はソース接地型の増幅回路である。これにより、例えば、差動増幅器を用いる場合に比べて、回路規模の増加を抑制できる。さらに、ソース接地型の増幅回路を用いることにより、本発明の一形態に係る固体撮像装置は、クリップ電圧を高く設定することができるので、黒沈み現象及び横スジ現象などの画質の悪化を効果的に抑制できる。また、前記増幅回路は、前記対応する垂直信号線がゲート端子に接続され、前記第1設定電圧がソース端子に供給され、ドレイン端子が前記MOSトランジスタのゲート端子に接続されたソース接地型トランジスタと、前記ソース接地型トランジスタのドレイン端子に接続されており、前記ソース接地型トランジスタに定電流を流す定電流源とを備えてもよい。また、前記複数の負荷回路の各々は、ドレイン端子が、対応する列の前記垂直信号線に接続されている第1負荷トランジスタを含み、前記クリップ電圧は、前記第1負荷トランジスタのゲート端子に印加される電圧と前記第1負荷トランジスタの閾値電圧との差分電圧より大きくてもよい。この構成によれば、本発明の一形態に係るクリップ回路は、垂直信号線の電圧を、負荷トランジスタが飽和領域で動作する範囲に抑制する。これにより、横スジ現象の発生の原因である負荷トランジスタに流れる電流値の変動を低減できる。よって、本発明の一形態に係る固体撮像装置は、横スジ現象の発生を抑制できる。また、前記画素セルは、前記リセットトランジスタにより前記電荷電圧変換部の電圧がリセットされたリセット状態におけるリセット電圧と、前記光電変換部で蓄積された電荷が電荷電圧変換された信号電圧とを、前記垂直信号線に出力し、前記固体撮像装置は、さらに、前記第1設定電圧を生成するバイアス発生回路を備え、前記バイアス発生回路は、前記リセット電圧が前記垂直信号線に読み出される場合に、第1電圧値の前記第1設定電圧を生成し、前記信号電圧が前記垂直信号線に読み出される場合に、前記第1電圧値より低い第2電圧値の前記第1設定電圧を生成し、前記信号電圧が前記垂直信号線に読み出される場合の前記クリップ電圧は、前記第1負荷トランジスタのゲート端子に印加される電圧と前記第1負荷トランジスタの閾値電圧との差分電圧より大きくてもよい。この構成によれば、本発明の一形態に係る固体撮像装置は、横スジ現象及び黒沈み現象を共に抑制できる。また、前記複数の負荷回路の各々は、ドレイン端子が、対応する列の前記垂直信号線に接続されている第1負荷トランジスタを含み、前記固体撮像装置は、さらに、第2設定電圧から第3設定電圧を生成する第1ソースフォロア回路を含むバイアス発生回路を備え、前記増幅回路は、さらに、前記第3設定電圧から前記第1設定電圧を生成する第2ソースフォロア回路を備え、前記第1ソースフォロア回路は、前記第2設定電圧がゲート端子に供給される第2増幅トランジスタと、前記第2増幅トランジスタに電流を流す第2負荷トランジスタとを含み、前記第2ソースフォロア回路は、前記第3設定電圧がゲート端子に供給される第3増幅トランジスタと、前記第3増幅トランジスタに電流を流す第3負荷トランジスタとを含んでもよい。また、前記MOSトランジスタと、前記第2増幅トランジスタとは同じ閾値及びサイズであってもよい。この構成によれば、本発明の一形態に係る固体撮像装置は、閾値電圧のばらつきに起因する回路特性のばらつきを抑制できる。また、前記第2負荷トランジスタと、前記第1負荷トランジスタとは、同じ閾値及びサイズであり、ゲート端子に同じ電圧が印加されてもよい。この構成によれば、本発明の一形態に係る固体撮像装置は、閾値電圧のばらつきに起因する回路特性のばらつきを抑制できる。また、前記ソース接地型トランジスタと、前記第3増幅トランジスタとは同じ閾値及びサイズであってもよい。この構成によれば、本発明の一形態に係る固体撮像装置は、閾値電圧のばらつきに起因する回路特性のばらつきを抑制できる。また、前記バイアス発生回路は、前記複数のクリップ回路で共通に用いられてもよい。この構成によれば、本発明の一形態に係る固体撮像装置は、回路規模の増加を抑制できる。また、本発明に係る撮像システムは、前記固体撮像装置と、前記固体撮像装置の撮像面へ像を形成する光学系と、前記固体撮像装置から出力された信号を処理して画像情報を生成する信号処理部とを備える。この構成によれば、本発明の一形態に係る撮像システムは、回路規模の大幅な増大を防ぎつつ、横スジ現象及び黒沈み現象等の画質の悪化を効果的に抑制できる。なお、本発明は、このような固体撮像装置又は撮像システムの機能の一部又は全てを実現する半導体集積回路LSIとして実現できる。本発明によれば、回路規模の大幅な増大を防ぎつつ、横スジ現象及び黒沈み現象等の画質の悪化を効果的に抑制できる固体撮像装置を提供できる。以下、本発明を実施するための形態を、図面を参照しながら詳細に説明する。第1の実施形態まず、本発明の第1の実施形態に係る固体撮像装置の全体構成を説明し、その後、本発明の主な特徴を有するクリップ回路について説明する。図1は、本発明の第1の実施形態に係るCMOS型の固体撮像装置100のブロック図である。図1に示す固体撮像装置100は、垂直走査回路102と、電流源回路部103と、水平走査回路107と、列回路部105と、出力回路108と、TG制御部109と、画素部110と、複数のクリップ回路112と、水平信号線114とを備える。画素部110は、行列状に配置された複数の画素セル101と、列毎に一つ設けられた複数の垂直信号線111とを含む。各垂直信号線111は、対応する列に配置されている複数の画素セル101で生成された信号を伝送する。垂直走査回路102は、複数の画素セル101の行を順次選択する。電流源回路部103は、列毎に一つ設けられた複数の負荷回路104を含む。水平走査回路107は、複数の画素セル101の列を順次選択する。列回路部105は、列毎に一つ設けられた複数の列回路106を含む。各列回路106は、対応する列の垂直信号線111の信号を処理し、処理した信号を水平信号線114へ伝達する。出力回路108は、水平信号線114の信号を外部へ出力する。TG制御部109は、各処理部を制御する。クリップ回路112は、列毎に一つ設けられており、対応する列の垂直信号線111の電圧を制御する。以下、図1に示す固体撮像装置100の動作を説明する。まず、画素部110に光が入射されると、各々の画素セル101は、入射された光を信号電荷に光電変換し、当該信号電荷を蓄積する。画素信号を読み出す時は、垂直走査回路102は、垂直走査しながら行を選択する。選択された行の画素セル101は、蓄積している信号電荷に応じた画素信号を垂直信号線111へ供給する。次に、当該画素信号は、垂直信号線111を介して列回路106に保持される。次に、水平走査回路107は、水平走査しながら列を順次選択することにより、列回路106に保持された画素信号を水平信号線114に読み出す。最後に、出力回路108は、水平信号線114の画素信号を、固体撮像装置100の出力信号として外部へ出力する。次に、画素セル101の構成を説明する。図2は、画素セル101を示す回路図である。図2に示すように、画素セル101は、フォトダイオード以下、PD129と、リセットトランジスタ123と、フローティングディフュージョン以下、FD125と、増幅トランジスタ126と、転送トランジスタ127と、選択トランジスタ121とを備える。この画素セル101は、リセットトランジスタ123によりFD125の電圧がリセットされたリセット状態におけるリセット電圧と、PD129で蓄積された電荷が電荷電圧変換された信号電圧とを、垂直信号線111に出力する。PD129は、入射された光を光電変換することにより信号電荷を生成し、生成した信号電荷を蓄積する光電変換部である。リセットトランジスタ123は、PD129が蓄積している信号電荷及びFD125の電圧をリセットするために用いられる。このリセットトランジスタ123のオン及びオフは、RESETパルス124により制御される。FD125は、PD129に蓄積されている信号電荷を電圧に変換する電荷電圧変換部である。増幅トランジスタ126は、FD125で変換された電圧を増幅し、対応する列に配置されている垂直信号線111に出力するために用いられる。なお、以下では、この増幅トランジスタ126を、SFDriverとも呼ぶ。転送トランジスタ127は、PD129に蓄積されている信号電荷をFD125に転送するために用いられる。この転送トランジスタ127のオン及びオフは、TRANSパルス128により制御される。選択トランジスタ121は、行を選択するために用いられる。この選択トランジスタ121のオン及びオフは、SELECTパルス122により制御される。次に、図2に示す画素セル101の動作について説明する。まず、PD129は、光が入射されると、入射された光を光電変換することにより、信号電荷を生成し、当該信号電荷を蓄積する。信号を読み出す時は、垂直走査回路102によって、選択トランジスタ121が選択されるとともに、同時にリセットトランジスタ123がオンされる。これにより、増幅トランジスタ126を介して垂直信号線111にリセット電圧が出力される。次に転送トランジスタ127がオンすることにより、PD129に蓄積された信号電荷がFD125に転送される。そして、FD125で信号電荷が電荷電圧変換され、電荷電圧変換された信号電圧が増幅トランジスタ126を介して垂直信号線111に出力される。図3は、一列の画素部110と負荷回路104とを示す回路図である。図3に示すように、縦方向に配置された複数の画素セル101は、一つの垂直信号線111に接続されている。また、負荷回路104は、負荷トランジスタ131を含む。この負荷トランジスタ131のドレイン端子は垂直信号線111に接続されており、ゲート端子には、定電圧であるLDBIAS電圧132が印加され、ソース端子にはGND電位が印加される。また、選択された行の画素セル101の増幅トランジスタ126と、負荷トランジスタ131とでソースフォロア回路が構成される。次に、図3に示す回路の動作を説明する。まず、信号を読み出す時は、垂直走査回路102によって、選択された画素セル101が負荷トランジスタ131とソースフォロア回路を構成する。当該ソースフォロア回路は、画素セル101のリセット電圧と、信号電荷を電荷電圧変換した信号電圧とを順次垂直信号線111に出力する。次に、列回路106の構成を説明する。図4は、一つの列回路106の回路図である。図4に示すように、列回路106は、クランプ容量136と、サンプルホールド容量137と、クランプトランジスタ133と、サンプルホールドトランジスタ135と、水平読み出しトランジスタ138とを備える。クランプ容量136は、リセット電圧を電源電圧以下、VDDにクランプするために用いられる。サンプルホールド容量137は、リセット電圧と信号電圧との差分をVDDに対する差分電圧として保持するために用いられる。クランプトランジスタ133は、サンプルホールド容量137をVDDにリセットするために用いられる。このクランプトランジスタ133のオン及びオフは、CLAMPパルス134により制御される。サンプルホールドトランジスタ135は、VDDに対する差分電圧をサンプルホールド容量137に保持させるために用いられる。このサンプルホールドトランジスタ135のオン及びオフは、SELECTパルス122により制御される。水平読み出しトランジスタ138は、サンプルホールド容量137に保持されている信号を水平走査しながら列毎に順次水平信号線114に出力させるために用いられる。この水平読み出しトランジスタ138のオン及びオフは、HSELパルス139により制御される。次に、図4に示す列回路106の動作を説明する。まず、垂直信号線111にリセット電圧が読み出されている時に、クランプトランジスタ133がオンすることにより、サンプルホールド容量137がVDDにリセットされる。次に、画素セル101へ蓄積した信号電荷に応じた信号電圧が垂直信号線111に読み出される。そして、この信号電圧が、クランプ容量136とサンプルホールド容量137との容量分配に応じた信号電圧としてサンプルホールド容量137に保持される。最後に水平走査回路107が水平走査しながら列毎に水平読み出しトランジスタ138をオンすることにより、サンプルホールド容量137へ保持された信号電圧が、順次水平信号線114に読み出される。このように列回路106は、リセット電圧と信号電圧との差分に対応する信号を生成する、所謂相関二重サンプリングCDS動作を行う。次に、本発明が解決しようとする課題について説明する。図5A~図5Dは本発明が解決しようとする課題の画像を示す図である。CMOS型固体撮像装置が特に太陽のような強い光をスポット光として受光すると、受光した行と受光していない行との間の出力電位差によって、スポット光の左右に横スジ現象が生じたり、スポット光のうち特に強く光が当たった部位が黒くなる黒沈み現象が生じたりすることがある。図5Aは、高照度の被写体を画面中央に受光した時の正常画像を示す図である。図5Aに示す正常画像は、低照度の背景領域160と、高輝度の被写体領域161とを含む。図5Bは、大きくなった高照度の被写体が画面中央に受光したことにより、横スジ現象が発生した画像を示す図である。図5Bに示す画像は、被写体領域161の左右に本来の輝度より輝度が高い横スジ領域162を含む。図5Cは、太陽のようにより明るい高輝度の被写体が画面中央に受光したことにより、黒沈み現象が発生した画像を示す図である。図5Cに示す画像では、本来高輝度である被写体領域161が黒くなっている。図5Dは、太陽のようにより明るい高輝度かつ、大きい被写体が画面中央に受光したことにより、黒沈み現象と横スジ現象とが共に発生した画像を示す図である。図6は、本発明が解決しようとする課題を示す駆動タイミング及び信号波形の電圧を示す図である。駆動タイミングは、固体撮像装置に用いられる各駆動パルスの動作タイミングを示し、信号波形は、固体撮像装置から出力される各信号波形の電圧を示す。図6において、横軸は時間を表し、縦軸は各パルスのHハイ/Lローと各信号波形の電圧とを表す。詳細は以下に説明するが、他の画素セル101についても同様に動作させることができる。時刻t1では、画素セル101において、SELECTパルス122はHハイに設定されている。これにより、選択トランジスタ121がオンすることによって、増幅トランジスタ126が垂直信号線111へ接続される。また、RESETパルス124もHハイに設定されている。これにより、リセットトランジスタ123がオンすることによって、FD125の信号電荷がVDDに排出リセットされる。また、列回路106において、CLAMPパルス134がHハイに設定されている。これにより、クランプトランジスタ133がオンすることによってサンプルホールド容量137の電圧がVDDにクランプされる。時刻t2では、画素セル101において、RESETパルス124はLローに設定されている。これにより、リセットトランジスタ123がオフすることによって、FD125がVDDに保持される。この時、太陽のような高輝度光が画素セル101に入射すると、FD125の電圧は、光電変換された信号電荷電子及びPD129からあふれ出てきた信号電荷電子によって、VDDよりも低い電圧に低下してしまう。これにより、垂直信号線111のリセット電圧は低下してしまう。時刻t3では、列回路106において、CLAMPパルス134はLローに設定されている。これにより、クランプトランジスタ133がオフすることによって、サンプルホールド容量137がVDDにクランプされる。時刻t4~時刻t5では、画素セル101において、TRANSパルス128はHハイに設定されている。これにより、転送トランジスタ127がオンすることによって、PD129に蓄積された信号電荷電子がFD125に転送され、垂直信号線111にリセット電圧より低い信号電圧が出力される。この時、太陽のような高輝度光が入射した画素セル101の出力信号は、すでにリセット電圧が低下しているので、リセット電圧と信号電圧との差分電圧が減少する。これにより、黒沈み現象がサンプルホールド容量137に現れる。一方、明るい高照度光高輝度光を含むが画素セル101に入射すると、垂直信号線111の信号電圧が低下することにより、ソースフォロア回路を構成する負荷トランジスタ131に流れる電流が減少する。当該電流が減少するまえにおいては、負荷トランジスタ131が複数列接続された共通のGND配線のGND電位は、配線抵抗によりわずかに上昇している。一方で、流れる電流が減少した後では、当該電流が減少したことにより、このGND配線のGND電位が低下する。このGND電位の低下により、隣接列の負荷トランジスタ131の、LDBIAS電圧132が供給されているゲート端子と、GND電位が供給されているソース端子との電圧差が広がる。結果として、隣接列の負荷トランジスタ131の電流が増加するため、画素セル101の信号電圧が低下する。そして、この信号電圧の低下により、垂直信号線111及びサンプルホールド容量137に横スジ現象が現れる。このように、GND配線を共有する負荷トランジスタ131を介して、行選択された画素セル101の信号電圧に影響することにより、横スジ現象が高照度光高輝度光を含むの左右に生じる。以下、本発明の第1の実施形態に係るクリップ回路112について説明する。図7は、本発明の第1の実施形態に係るクリップ回路112及びその周辺回路の回路図である。図7に示すクリップ回路112は、垂直信号線111をクリップ電圧に抑制する。具体的には、クリップ回路112は、垂直信号線111の電圧がクリップ電圧以上になるように制御する。このクリップ回路112は、増幅回路140と、増幅回路140の出力端子142がゲート端子に接続されるMOSトランジスタ141とを備える。増幅回路140は、ソース接地型の反転増幅回路であり、垂直信号線111の電圧と設定電圧144との電圧差を増幅する。この増幅回路140は、ソース接地型トランジスタ143と、負荷トランジスタ145とを備える。ソース接地型トランジスタ143は、ゲート端子が垂直信号線111に接続されており、ソース端子に設定電圧144が供給されており、ドレイン端子が負荷トランジスタ145のドレイン端子、及びMOSトランジスタ141のゲート端子に接続されている。例えば、設定電圧144は、予め定められた定電圧である。負荷トランジスタ145はソース接地型トランジスタ143のドレイン端子に定電流を供給する。負荷トランジスタ145のゲート端子には定電圧であるPBIAS電圧146が供給されている。MOSトランジスタ141は、増幅回路140から出力された電圧に応じて、垂直信号線111をクリップ電圧に抑制する。このMOSトランジスタ141は、ゲート端子が増幅回路140の出力端子142に接続されており、ソース端子が垂直信号線111に接続されており、ドレイン端子にVDDが供給されている。以下、図7に示すクリップ回路112の動作を説明する。垂直信号線111の電圧が、設定電圧144よりソース接地型トランジスタ143の閾値電圧分高い電圧であるクリップ電圧より高い場合、ソース接地型トランジスタ143はオンする。これにより、出力端子142の電圧が低くなることにより、MOSトランジスタ141がオフされる。一方、垂直信号線111の電圧がクリップ電圧より低い場合、ソース接地型トランジスタ143はオフする。これにより、増幅回路140の出力端子142の電圧が高くなることにより、MOSトランジスタ141がオンされる。よって、MOSトランジスタ141に流れる電流が増加することで、垂直信号線111の電圧が上昇する。また、この上昇により垂直信号線111の電圧がクリップ電圧と等しくなると、MOSトランジスタ141はオフする。このように、垂直信号線111の電圧はクリップ電圧で安定する。ここで、画素読み出し期間においては、クリップ回路112が動作しているか否かに関係なく、負荷トランジスタ131及び負荷トランジスタ145が飽和領域で動作しているため、1列の画素ソースフォロア回路及びクリップ回路112には一定電流が流れる。横スジ現象の課題は、この一定電流により防止できる。つまり、本発明の第1の実施形態に係る固体撮像装置100は、信号電圧の読み出し時において、垂直信号線111の電圧を、負荷トランジスタ131が飽和領域で動作する範囲に制御する。具体的には、クリップ電圧を、負荷トランジスタ131のゲート端子に印加されるLDBIAS電圧と、負荷トランジスタ131の閾値電圧との差分電圧より大きくする。これにより、負荷トランジスタ131は信号電圧の読み出し時において、飽和領域で動作する。飽和領域では、負荷トランジスタ131にはほぼ一定の電流が流れる。よって、明るい高照度光が画素セル101に入射した際の、隣接列の負荷トランジスタ131の電流の増加を抑制できる。このように、本発明の第1の実施形態に係る固体撮像装置100は、横スジ現象を抑制できる。図8A及び図8Bは、本発明の第1の実施形態に係る効果を示す信号波形であり、クリップ回路112のクリップ動作により、垂直信号線111の電圧が制御される信号波形を表したグラフである。図8Aに示すグラフは、画素部110のSFソースフォロア回路の入出力特性を示す。また、図8Bに示すグラフは、当該SF回路の過渡特性を示す。なお、図8A及び図8Bに示すグラフの縦軸は垂直信号線111の電圧である。また、図8Aに示すグラフの横軸は、FD125の入力電圧であり、図8Bに示すグラフの横軸は経過時間を示している。また、図8A及び図8Bでは、本発明の第1の実施形態に係るクリップ回路112を用いる場合の特性170及び172と、クリップ回路を設けない場合の特性170A及び172Aと、クリップ回路として図9に示す回路を用いる場合の特性170B及び172Bとを示している。図9に示すクリップ回路412は、本発明の第1の実施形態に係るクリップ回路112から増幅回路140を取り除いた構成である。具体的には、クリップ回路412は、MOSトランジスタ441で構成されている。このMOSトランジスタ441のゲート端子には設定電圧442が供給されており、ソース端子は垂直信号線111に接続されており、ドレイン端子にはVDDが供給されている。図8A及び図8Bに示すように、クリップ回路112は、垂直信号線111がクリップ電圧に達すると、動作し始める。この時、第1の実施形態に係る回路の特性170及び172と、クリップ回路112が無い場合の特性170A及び172Aと比較すると、第1の実施形態に係る回路では、垂直信号線111がクリップ電圧に制御されていることがわかる。また、第1の実施形態に係る回路の入出力特性のリニア領域171は、増幅回路がない場合の入出力特性のリニア領域171Bより広い。これにより、第1の実施形態に係る回路は、制御の収束性が良いので、最適なクリップ動作が可能であることがわかる。また、第1の実施形態に係る固体撮像装置100では、クリップ回路112に用いられる増幅回路140は、ソース接地型の増幅回路である。これにより、例えば、図19に示すような差動増幅器を用いる場合に比べて、回路規模の増加を抑制できる。さらに、ソース接地型の増幅回路140を用いることにより、図20に示す回路に比べ、クリップ電圧を高く設定することができるので、黒沈み現象及び横スジ現象などの画質の悪化を効果的に抑制できる。以上のように、本発明の第1の実施形態に係るクリップ回路112は、増幅回路140とMOSトランジスタ141とで構成することにより、少ないトランジスタ数で高い能力を持つことができる。なお、第1の実施形態では、図7に示すようなクリップ回路112の構成要素として増幅回路140とMOSトランジスタ141とを用いたが、本発明はこれに限定されず、回路規模、安定性、及び消費電力などを考慮して、適宜変更が可能である。また、第1の実施形態では、図7に示すクリップ回路112が常に動作すること仮定しているが、例えば、画素読み出し期間のみクリップ回路112が動作してもよい。このように、クリップ回路112の電源又は消費電力を動的に制御することによって低消費電力化が実現される。第2の実施形態本発明の第2の実施形態では、上述した第1の実施形態に係る固体撮像装置100の変形例について説明する。なお、以下では、第1の実施形態との相違点を主に説明し、重複する説明は省略する。図10は、本発明の第2の実施形態に係る固体撮像装置100Aのブロック図である。図10に示す固体撮像装置100Aは、図1に示す固体撮像装置100の構成に加え、さらに、バイアス発生回路113を備える。また、図10において、図1と同様の要素には同一の符号を付しており、重複する説明は省略する。バイアス発生回路113は、設定電圧144を生成し、生成した設定電圧144を複数のクリップ回路112へ供給する。このバイアス発生回路113は、複数のクリップ回路112で共通に用いられる。図11は、本発明の第2の実施形態に係るクリップ回路112及びバイアス発生回路113の回路図である。なお、図7と同じ構成要素については同じ番号を付している。バイアス発生回路113は、設定電圧144を制御する設定電圧源147を備える。設定電圧源147は、垂直信号線111にリセット電圧が読み出された場合には、黒沈み現象を防止するために設定電圧144として電圧VCLIPHを増幅回路140のソース端子に印加する。また、設定電圧源147は、垂直信号線111に信号電圧が読み出された場合には、横スジ現象を防止するために電圧VCLIPHよりも低い電圧VCLIPLを増幅回路140のソース端子に印加する。また、電圧VCLIPHがクリップ回路112に供給された場合、クリップ回路112は、垂直信号線111の電圧を第1クリップ電圧に抑制する。また、電圧VCLIPLがクリップ回路112に供給された場合、クリップ回路112は、垂直信号線111の電圧を第1クリップ電圧より低い第2クリップ電圧に抑制する。ここで、第2クリップ電圧は、負荷トランジスタ131のゲート端子に印加される電圧と負荷トランジスタ131の閾値電圧との差分電圧より大きい。図12A及び図12Bは、本発明の第2の実施形態に係る効果を示す信号波形を示す図であり、クリップ回路112の設定電圧144を制御することにより、垂直信号線111の電圧が制御される信号波形を表したグラフである。図12Aに示すグラフは、本発明の第2の実施形態に係る画素部110のSF回路の入出力特性を示す。また、図12Bに示すグラフは、増幅回路140が無い場合のSF回路の入出力特性を示す。なお、グラフの縦軸は垂直信号線111の出力電圧である。また、グラフの横軸は画素セル101のFD125の入力電圧を示している。また、図12A及び図12Bに示す、特性173及び173Aは、設定電圧144が電圧VCLIPHの場合の特性であり、特性174及び174Aは、設定電圧144が電圧VCLIPLの場合の特性である。図12A及び図12Bに示すように、本発明の第2の実施形態に係るSF回路の入出力特性におけるリニア領域175は、増幅回路140がない場合のリニア領域175Aより広い。このように、本発明の第2の実施形態に係る固体撮像装置100Aは、クリップ回路112の能力を高くできるので、設定電圧144を制御しても最適なクリップ動作が可能であることがわかる。以上のように、本発明の第2の実施形態に係る固体撮像装置100Aは、設定電圧144を制御することにより、回路規模の大幅な増大を防ぎつつ、黒沈み現象及び横スジ現象を共に防止できる。第3の実施形態本発明の第3の実施形態では、上述した第1の実施形態に係る固体撮像装置100の変形例について説明する。なお、以下では、第1の実施形態との相違点を主に説明し、重複する説明は省略する。本発明の第3の実施形態に係る固体撮像装置では、クリップ回路112A及びバイアス発生回路113Aの構成が、上述した第1及び第2の実施形態と異なる。図13は、本発明の第3の実施形態に係るクリップ回路112A、バイアス発生回路113A及びその周辺回路の回路図である。なお、図7及び図11と同じ構成要素については同じ番号を付している。クリップ回路112Aは、MOSトランジスタ141と、増幅回路140Aとを備える。増幅回路140Aは、図7に示す増幅回路140の構成に加え、増幅トランジスタ148と、負荷トランジスタ150とを備える。バイアス発生回路113Aは、増幅トランジスタ152と、負荷トランジスタ154とを備える。増幅トランジスタ148のゲート端子には、バイアス発生回路113Aの出力端子149が接続されており、ソース端子はノード144Aに接続されており、ドレイン端子にはVDDが供給されている。負荷トランジスタ150のゲート端子には定電圧であるNBIAS電圧151が供給されており、ドレイン端子はノード144Aに接続されており、ソース端子にはGND電位が供給されている。増幅トランジスタ152のゲート端子には、設定電圧153が供給されており、ドレイン端子にはVDDが供給されており、ソース端子は出力端子149に接続されている。負荷トランジスタ154のゲート端子には、LDBIAS電圧132が供給されており、ソース端子にはGND電位が供給されており、ドレイン端子は出力端子149に接続されている。クリップ回路112A及びバイアス発生回路113Aでは、画素セル101の増幅トランジスタSFDriver126及び負荷回路104の負荷トランジスタ131と、同じサイズのトランジスタを用いることによって、製造ばらつきによる閾値変動を吸収する。この製造ばらつきによる閾値変動を吸収できる回路は、2段分のソースフォロア回路により、ソース接地型トランジスタ143のソース端子ノード144Aの電圧を設定電圧153から生成する。1段目のソースフォロア回路であるバイアス発生回路113Aは、増幅トランジスタ152と負荷トランジスタ154とを含む。このバイアス発生回路113Aは、設定電圧153第2設定電圧から出力信号第3設定電圧を生成し、生成した出力信号を、出力端子149を介して2段目のソースフォロア回路に供給する。2段目のソースフォロア回路は、増幅トランジスタ148と負荷トランジスタ150とを含む。増幅トランジスタ148のゲート端子には、1段目のソースフォロア回路の出力信号が印加される。この2段目のソースフォロア回路は、1段目のソースフォロア回路の出力信号から第1設定電圧を生成し、生成した第1設定電圧をソース接地型トランジスタ143のソース端子ノード144Aに供給する。ここで、画素セル101の増幅トランジスタSFDriver126と、MOSトランジスタ141と、バイアス発生回路113Aの増幅トランジスタ152とは、同じ閾値及びサイズのトランジスタである。また、クリップ回路112Aのソース接地型トランジスタ143と、増幅トランジスタ148とは、同じ閾値及びサイズのトランジスタである。また、負荷回路104の負荷トランジスタ131と、バイアス発生回路113Aの負荷トランジスタ154とは、同じ閾値及びサイズのトランジスタであり、ゲート端子には同じ電圧LDBIAS電圧132が印加される。クリップ回路112Aの負荷トランジスタ150のドレイン端子ノード144Aの電圧は、設定電圧153から増幅トランジスタ152と増幅トランジスタ148との2段分の閾値電圧分低下した電圧になる。よって、負荷トランジスタ150の飽和領域での動作を確保するため、当該負荷トランジスタ150のオーバードライブ電圧が小さいほうが好ましい。また、負荷トランジスタ150に流れる電流は、クリップ電圧のばらつきを低減するために負荷トランジスタ131及び負荷トランジスタ154に流れる電流より低電流に絞るほうが好ましい。また、クリップ回路112Aにおいて、負荷トランジスタ150に流れる定電流は、ソース接地型トランジスタ143と増幅トランジスタ148とが同じ閾値及び電流になるように、負荷トランジスタ145の2倍であることが好ましい。図14は、本発明の第3の実施形態に係る効果を示す回路図である。クリップ回路112Aの動作により垂直信号線111の電圧がクリップ電圧に制御されるので、画素セル101がカットオフされて等価的に省略できる。この時、クリップ回路112A及びバイアス発生回路113Aの各端子の電圧は、以下の状態で安定する。また、増幅回路140Aの出力端子142は設定電圧153になる。また、垂直信号線111と、バイアス発生回路113Aの出力端子149は、設定電圧153より画素セル101の増幅トランジスタSFDriver126の閾値電圧分下がった所定電圧クリップ電圧となる。ノード144Aは、上記所定電圧よりソース接地型トランジスタ143及び増幅トランジスタ148の閾値電圧分下がった共通電圧となる。このように、共通電位のノード144Aの左側と右側との回路で対称なレプリカ構成にすることで、製造ばらつきによる閾値変動に起因する、設定電圧153に対する垂直信号線111のクリップ電圧の変動を吸収し、打ち消すことができる。以上のように、クリップ回路112A及びバイアス発生回路113Aをレプリカ構成にすることより、製造ばらつきによる閾値変動を吸収し、設定飽和電圧が減少ロスしないようにできる。なお、クリップ回路112A及びバイアス発生回路113Aは、回路規模縮小を考慮して、クリップ回路112Aを各列に設け、バイアス発生回路113Aを全列で共通に設けるほうが好ましい。なお、画素セル101、クリップ回路112A及びバイアス発生回路113Aに流れる全電流は、画素読み出し期間においてクリップ回路112Aが動作しているか否かに関係なく、負荷トランジスタ131、負荷トランジスタ154及び負荷トランジスタ150が飽和領域で動作しているため、1列の画素ソースフォロア回路及びクリップ回路112Aには一定電流が流れる。横スジ現象の課題は、この一定電流により防止できる。第4の実施形態第4の実施形態では、上述した第3の実施形態に、第2の実施形態と同様の変形を適用した例を説明する。図15は、本発明の第4の実施形態に係るクリップ回路112A、バイアス発生回路113B及びその周辺回路の回路図である。なお、図7、図11及び図13と同じ構成要素については同じ番号を付している。バイアス発生回路113Bは、図13に示すバイアス発生回路113Aの構成に加え、設定電圧源147を備える。なお、設定電圧源147の機能は、上述した第2の実施形態で説明した設定電圧源147と同様である。ただし、設定電圧153の供給先が増幅トランジスタ152のゲート端子である点が、第2の実施形態と異なる。以上の構成により、第4の実施形態に係るクリップ回路112A及びバイアス発生回路113Bは、第2の実施形態に係る回路に比べて、製造ばらつきによる閾値電圧変動を吸収できるので、より黒沈み現象及び横スジ現象を防止できる。また、第4の実施形態に係る回路は、設定電圧源147を制御することにより、第3の実施形態に係る回路に比べて、設定飽和電圧のロスを低減できる。第5の実施形態図16A及び図16Bは、本発明の第5の実施形態に係る回路図である。以上の実施形態では、画素セル101の増幅トランジスタ126がNMOSの場合のクリップ回路112の構成を説明したが、本発明の第5の実施形態では、NMOSと相補関係にあるPMOSの増幅トランジスタ126Pを用いる場合について説明する。なお、図16A及び図16Bにおいて、図7及び図11及び図13及び図15と同じ構成要素については同じ番号を付している。図16Aは、NMOSの増幅トランジスタ126を用いた場合の回路図である。また、図16Bは、PMOSの増幅トランジスタ126Pを用いた場合の回路図である。また、各素子の役割はNMOSとPMOSとで同じなので、図16Bでは、図16Aで用いた符号に対して番号の後ろにPを追加した。このようにPMOSの増幅トランジスタ126Pを用いる場合も、上述した実施形態と同様に最適なクリップ動作が可能であることがわかる。なお、ここでは、第1の実施形態に係る回路に対して、PMOSを用いる場合の変形例を説明したが、他の実施形態に係る回路に対しても、同様にPMOSを用いる場合に変形可能である。第6の実施形態第6の実施形態では、上述した本発明の実施形態に係る固体撮像装置を用いた撮像システムカメラについて説明する。図17は、本発明の第6の実施形態に係るカメラを示すブロック図である。図17を参照しながら、上記実施形態で述べた固体撮像装置を搭載するカメラについて説明する。カメラ200Aは、デジタルスチルカメラ又はデジタルビデオカメラに代表される撮像システムである。カメラ200Aは、レンズ191と、光学系192と、固体撮像装置100と、信号処理部194と、タイミング制御部193とを備える。レンズ191及び光学系192は、外光を集光し、固体撮像装置100の撮像面へ像を形成する。固体撮像装置100は、第1~第5の実施形態に係る固体撮像装置のいずれかである。固体撮像装置100は、図1に示したTG制御部109、画素部110、列回路部105及び出力回路108から構成される。固体撮像装置100は、入射した光を画像信号に変換して信号処理部194に出力する。また、図6の駆動タイミングで示した駆動パルスがTG制御部109によって生成される。信号処理部194は、出力回路108から出力される画像信号を受ける相関二重サンプリング回路CDS181と、OBCOpticlBlackClamp185と、AGCAutoGainControl182と、ADCAnalogDigitalConverter83と、DSPDigitalSignalProcessor184とを備えている。信号処理部194は、固体撮像装置100から出力された画像信号を処理して画像情報を生成し、生成した画像情報を表示装置などの外部機器に出力する。タイミング制御部193は固体撮像装置100内の回路動作のタイミングを制御するとともに、固体撮像装置100及び信号処理部194との間で信号の受け渡しを行う。このようにすることで、第1から第5の実施形態で述べた効果と同様の効果が得られる撮像システムを構成することができる。なお、固体撮像装置100、タイミング制御部193及び信号処理部194は、個別に1チップ化されてもよいし、2つ以上を含むように1チップ化されてもよい。例えば、固体撮像装置100と信号処理部194とは、同一半導体チップ上に形成され、タイミング制御部193は1つの半導体チップ上に形成されることとしてもよい。また、図17では、信号処理部194が固体撮像装置100と別個に設けられている例を示しているが、固体撮像装置100内に信号処理部194が設けられていてもよい。例えば、図18に示すカメラ200Bでは、CDS181からADC183までの処理部が固体撮像装置100の内部に1チップ化されている例を示している。なお、固体撮像装置100と信号処理部194との境界は、何処に設定してもよい。以上、本発明の実施形態に係る固体撮像装置及び撮像システムについて説明したが、本発明は、この実施の形態に限定されるものではない。例えば、上記実施形態における、トランジスタ及び電源が逆極性の場合も同様の原理で説明できる。また、上記実施形態では、画素セルは、選択トランジスタ、増幅トランジスタ、リセットトランジスタ及び転送トランジスタの4つのトランジスタで構成される場合を説明したが、画素セルの構成はこれに限定されない。リセット電圧と信号電圧の差分をとることができる構造の画素セルであれば、如何なる画素セルの構成も本発明に適用されうる。また、横スジ現象は、上記のようなCDS処理を行わない回路でも生じる現象である。よって、本発明は、CDS処理を行わず、信号電圧をそのまま画素信号として用いる固体撮像装置に対しても適用可能である。また、上記実施形態において用いた数字は、すべて本発明を具体的に説明するために例示するものであり、本発明は例示された数字に制限されない。また、Hハイ/Lローにより表される論理レベルは、本発明を具体的に説明するために例示するものであり、例示された論理レベルの異なる組み合わせにより、同等な結果を得ることも可能である。さらに、構成要素間の接続関係は、本発明を具体的に説明するために例示するものであり、本発明の機能を実現する接続関係はこれに限定されない。また、上記実施形態に係る固体撮像装置及び撮像システムに含まれる各処理部は典型的には集積回路であるLSIとして実現される。これらは個別に1チップ化されてもよいし、一部又は全てを含むように1チップ化されてもよい。また、集積回路化はLSIに限るものではなく、専用回路又は汎用プロセッサで実現してもよい。LSI製造後にプログラムすることが可能なFPGAFieldProgrammableGateArray、又はLSI内部の回路セルの接続や設定を再構成可能なリコンフィギュラブルプロセッサを利用してもよい。また、上記実施形態に係る、撮像システムの機能の一部を、CPU等のプロセッサがプログラムを実行することにより実現してもよい。さらに、本発明は上記プログラムであってもよいし、上記プログラムが記録された非一時的なコンピュータ読み取り可能な記録媒体であってもよい。また、上記プログラムは、インターネット等の伝送媒体を介して流通させることができるのは言うまでもない。また、上記実施の形態1~6に係る、固体撮像装置、撮像システム及びそれら変形例の機能のうち少なくとも一部を組み合わせてもよい。また、上記説明では、MOSトランジスタを用いた例を示したが、MOSトランジスタ以外のトランジスタを用いてもよい。また、本発明は上述の実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で本実施形態に対して当業者が思いつく範囲内の変更を施した様々な構成が取り得る。