"ソース端及びドレイン端を有するチャネル層と、前記チャネル層の導通状態を制御するゲート電極層と、前記ゲート電極層と前記チャネル層との間に形成されたゲート絶縁層とを備える電界効果トランジスターであって、前記ゲート絶縁層は、強誘電体層からなり所定の第1抗電圧Vc1を有する情報記憶用の第1領域と、前記第1領域とは異なる層厚又は組成を有する層からなる情報読み出し/書き込み用の第2領域との2つの領域とに、これら2つの領域が前記ソース端と前記ドレイン端との間で並列に配置されるように分割されてなり、情報の読み出し/書き込みを制御するためのオン電圧Von及びオフ電圧Voff並びに前記第1抗電圧Vc1が-Vc1<Voff<Von<Vc1の関係を満たし、1つの電界効果トランジスターの中に情報記憶機能及び情報読み出し/書き込み機能を有することを特徴とする電界効果トランジスター。請求項1に記載の電界効果トランジスターにおいて、前記ゲート絶縁層のうち前記第2領域に位置する第2ゲート絶縁層は、前記ゲート絶縁層のうち前記第1領域に位置する第1ゲート絶縁層よりも薄いことを特徴とする電界効果トランジスター。請求項2に記載の電界効果トランジスターにおいて、前記ゲート絶縁層は、型押し成形技術を用いて形成されたものであることを特徴とする電界効果トランジスター。請求項2又は3に記載の電界効果トランジスターにおいて、前記第2ゲート絶縁層は、前記1ゲート絶縁層と同一の組成を有することを特徴とする電界効果トランジスター。請求項2又は3に記載の電界効果トランジスターにおいて、前記第2ゲート絶縁層は、前記1ゲート絶縁層とは異なる組成を有することを特徴とする電界効果トランジスター。請求項1に記載の電界効果トランジスターにおいて、前記ゲート絶縁層のうち前記第2領域に位置する第2ゲート絶縁層は、前記ゲート絶縁層のうち前記第1領域に位置する第1ゲート絶縁層とは異なる組成を有することを特徴とする電界効果トランジスター。請求項6に記載の電界効果トランジスターにおいて、前記第2ゲート絶縁層は、強誘電体層からなり前記第1の抗電圧Vc1よりも低い第2の抗電圧Vc2を有することを特徴とする電界効果トランジスター。請求項6に記載の電界効果トランジスターにおいて、前記第2ゲート絶縁層は、常誘電体材料からなることを特徴とする電界効果トランジスター。請求項1~8のいずれかに記載の電界効果トランジスターにおいて、固体基板における一方の表面上に、前記ゲート電極層、前記ゲート絶縁層及び前記チャネル層がこの順序で形成された構造を有することを特徴とする電界効果トランジスター。請求項1~8のいずれかに記載の電界効果トランジスターにおいて、固体基板における一方の表面上に、前記チャネル層、前記ゲート絶縁層及び前記ゲート電極層がこの順序で形成された構造を有することを特徴とする電界効果トランジスター。請求項9又は10に記載の電界効果トランジスターにおいて、前記ゲート電極層、前記ゲート絶縁層及び前記チャネル層は、すべて液体材料を用いて形成されたものであることを特徴とする電界効果トランジスター。請求項11に記載の電界効果トランジスターにおいて、前記ゲート電極層、前記ゲート絶縁層及び前記チャネル層は、すべて酸化物材料からなることを特徴とする電界効果トランジスター。請求項12に記載の電界効果トランジスターにおいて、前記ゲート電極層、前記ゲート絶縁層及び前記チャネル層は、すべてペロブスカイト構造を有することを特徴とする電界効果トランジスター。請求項9~13のいずれかに記載の電界効果トランジスターにおいて、前記ゲート電極層、前記ゲート絶縁層及び前記チャネル層は、すべて真空プロセスを用いることなく形成されたものであることを特徴とする電界効果トランジスター。請求項1~14のいずれかに記載の電界効果トランジスターにおいて、前記第1領域に位置する前記チャネル層及び前記第2領域に位置する前記チャネル層は、同一工程で形成される導電体層又は半導体層からなることを特徴とする電界効果トランジスター。請求項1~15のいずれかに記載の電界効果トランジスターにおいて、前記チャネル層は酸化物導電体層からなり、前記第1領域に位置する前記チャネル層におけるキャリア濃度及び層厚は、前記第1領域に位置する前記電界効果トランジスターに0の値が書き込まれているとき、前記第1領域に位置する前記チャネル層全体が空乏化するような値に設定されており、前記第2領域に位置する前記チャネル層におけるキャリア濃度及び層厚は、前記第2領域に位置する前記電界効果トランジスターがオフ状態となるとき、前記第2領域に位置する前記チャネル層全体が空乏化するような値に設定されていることを特徴とする電界効果トランジスター。請求項1~8のいずれかに記載の電界効果トランジスターにおいて、前記チャネル層は、半導体基板の表面に形成された所定のソース領域及び所定のドレイン領域の間に位置し、前記ゲート絶縁層は、前記チャネル層を覆うように形成され、前記ゲート電極は、前記ゲート絶縁層を介して前記チャネル層に対向するように形成されていることを特徴とする電界効果トランジスター。請求項17に記載の電界効果トランジスターにおいて、前記チャネル層と、前記ゲート絶縁層との間には、常誘電体バッファ層が形成されていることを特徴とする電界効果トランジスター。請求項17又は18に記載の電界効果トランジスターにおいて、前記常誘電体バッファ層と、前記ゲート絶縁層との間には、浮遊電極が形成されていることを特徴とする電界効果トランジスター。請求項1~19のいずれかに記載の電界効果トランジスターにおいて、前記第1領域及び前記第2領域は、チャネル幅方向に並列して配置されていることを特徴とする電界効果トランジスター。ビット線と、プレート線と、ワード線と、メモリーセルと、前記ビット線と前記プレート線との間に前記メモリーセルが複数個直列接続されたメモリーセルブロックと、前記メモリーセルブロックが複数個配設されたメモリーセルアレイとを備える強誘電体メモリー装置であって、前記メモリーセルは、請求項1に記載の電界効果トランジスターからなることを特徴とするメモリー装置。請求項21に記載のメモリー装置において、前記チャネル層は、酸化物導電体層からなり、同一の前記メモリーセルブロックに属する前記複数のメモリーセルのうち隣接する2つのメモリーセルは、当該2つのメモリーセルにおける前記チャネル層に連続しかつ当該チャネル層と同一工程で形成される酸化物導電体からなる接続層によって接続されていることを特徴とするメモリー装置。請求項22に記載のメモリー装置において、前記第1領域に位置する前記チャネル層におけるキャリア濃度及び層厚は、前記第1領域に位置する前記電界効果トランジスターに0の値が書き込まれているとき、前記第1領域に位置する前記チャネル層全体が空乏化するような値に設定されており、前記第2領域に位置する前記チャネル層におけるキャリア濃度及び層厚は、前記第2領域に位置する前記電界効果トランジスターがオフ状態となるとき、前記第2領域に位置する前記チャネル層全体が空乏化するような値に設定されていることを特徴とするメモリー装置。請求項22に記載のメモリー装置において、前記メモリーセルブロックは、少なくとも1つのブロック選択トランジスターを介して前記ビット線又は前記プレート線に接続されており、前記ブロック選択トランジスターは、酸化物導電体からなる別のチャネル層と、当該別のチャネル層の導通状態を制御する別のゲート電極層と、当該別のゲート電極層と前記別のチャネル層との間に形成された別のゲート絶縁層とを有する電界効果トランジスターからなり、前記メモリーセルにおける前記チャネル層及び前記ブロック選択トランジスターにおける前記別のチャネル層は、同一工程で形成される酸化物導電体層からなり、同一の前記メモリーセルブロックに属する前記複数のメモリーセルのうち隣接する2つのメモリーセルは、当該2つのメモリーセルにおける前記チャネル層に連続しかつこれらのチャネル層と同一工程で形成される酸化物導電体からなる接続層によって接続され、かつ、同一の前記メモリーセルブロックに属する前記ブロック選択トランジスター及び当該ブロック選択トランジスターに隣接するメモリーセルは、当該メモリーセルにおける前記チャネル層及び前記ブロック選択トランジスターにおける前記別のチャネル層に連続しかつこれらのチャネル層と同一工程で形成される酸化物導電体からなる接続層によって接続されていることを特徴とするメモリー装置。請求項24に記載のメモリー装置において、前記第1領域に位置する前記チャネル層におけるキャリア濃度及び層厚は、前記第1領域に位置する前記電界効果トランジスターに0の値が書き込まれているとき、前記第1領域に位置する前記チャネル層全体が空乏化するような値に設定されており、前記第2領域に位置する前記チャネル層におけるキャリア濃度及び層厚は、前記第2領域に位置する前記電界効果トランジスターがオフ状態となるとき、前記第2領域に位置する前記チャネル層全体が空乏化するような値に設定されており、前記別のチャネル層におけるキャリア濃度及び層厚は、前記ブロック選択トランジスターがオフ状態となるとき、前記別のチャネル層全体が空乏化するような値に設定されていることを特徴とするメモリー装置。ところで、従来の電界効果トランジスター900においては、図61からも分かるように、ゲート電極920に、正の抗電圧Vcよりも低く負の高電圧-Vcよりも高い電圧を印加してもゲート絶縁層930に書き込まれた情報は保持されるため、従来の電界効果トランジスター900をメモリー素子として使用することができる。従って、従来の電界効果トランジスター900を、大容量化に向いたNAND型メモリー装置のメモリーセルに使用することが考えられる。しかしながら、従来の電界効果トランジスター900をNAND型メモリー装置のメモリーセルに用いる場合には以下のような問題がある。図64及び図65は、従来の電界効果トランジスター900をNAND型メモリー装置のメモリーセルに用いる場合の問題点を示す図である。このうち、図64は電界効果トランジスター900に書き込まれている情報を読み出そうとした場合の問題点を説明するために示す図であり、図65は電界効果トランジスター900に新しい情報を書き込もうとした場合の問題点を説明するために示す図である。なお、図64及び図65において、符号SWは、ブロック選択トランジスターを示す。従来の電界効果トランジスター900をNAND型メモリー装置のメモリーセルに用いる場合において、例えば、選択されたメモリーセル以下、選択セルという。M6に保持されている情報を読み出そうとした場合、図64に示すように、選択されていないメモリーセル以下、非選択セルという。M0~M5,M7をすべてオンにした状態でビット線BLとプレート線PLとの間に所定の電圧を印加し、そのときに電流が流れるかどうかで、選択セルM6に書き込まれている情報が1なのか0なのかを判断する。しかしながら、この場合、非選択セルM0~M5,M7をすべてオンにすることが必要となるため、その過程で非選択セルM0~M5,M7のすべてに1の情報が書き込まれてしまい、非選択セルM0~M5,M7が保持する情報を破壊してしまうという問題がある。本明細書においては、このような問題を読み出しディスターブ問題ということにする。また、従来の電界効果トランジスター900をNAND型メモリー装置のメモリーセルに用いる場合において、例えば、選択セルM6に新しい情報を書き込もうとした場合、図65に示すように、ビット線BL及びプレート線PLの電位を接地電位に落とすことにより選択セルM6のソース端及びドレイン端の電位を接地電位に落とした後、選択セルM6のゲート電極にVw又は-Vwの書き込み電位を与えて選択セルM6に情報を書き込む。しかしながら、この場合、非選択セルM0~M5,M7のうち1個でもオフの非選択セルが存在する場合、選択セルM6のソース端及びドレイン端の電位を接地電位に落とすことができないことから、非選択セルM0~M5,M7が保持する情報を破壊することなく選択セルM6に新しい情報を書き込むことができないという問題がある。本明細書においては、このような問題を書き込みディスターブ問題ということにする。このように、従来の電界効果トランジスター900をNAND型メモリー装置のメモリーセルに用いる場合には、選択セルに保持されている情報を読み出そうとした場合及び選択セルに新しい情報を書き込もうとした場合のいずれにおいても以上のような重大な問題読み出しディスターブ問題及び書き込みディスターブ問題がある。そこで、本発明は、上記した問題を解決するためになされたもので、NAND型メモリー装置のメモリーセルに用いる場合に読み出しディスターブ問題及び書き込みディスターブ問題を発生させることのない電界効果トランジスターを提供することを目的とする。また、このような電界効果トランジスターを用いるメモリー装置を提供することを目的とする。[1]本発明の電界効果トランジスターは、ソース端及びドレイン端を有するチャネル層と、前記チャネル層の導通状態を制御するゲート電極層と、前記ゲート電極層と前記チャネル層との間に形成されたゲート絶縁層とを備える電界効果トランジスターであって、前記ゲート絶縁層は、強誘電体層からなり所定の第1抗電圧Vc1を有する情報記憶用の第1領域と、前記第1領域とは異なる層厚又は組成を有する層からなる情報読み出し/書き込み用の第2領域との2つの領域とに、これら2つの領域が前記ソース端と前記ドレイン端との間で並列に配置されるように分割されてなり、情報の読み出し/書き込みを制御するためのオン電圧Von及びオフ電圧Voff並びに前記第1抗電圧Vc1が-Vc1<Voff<Von<Vc1の関係を満たし、1つの電界効果トランジスターの中に情報記憶機能及び情報読み出し/書き込み機能を有する。すなわち、本発明の電界効果トランジスターは、後述する図1bに示すように、1つの電界効果トランジスターの中に、第1領域R1に形成される、情報記憶用の第1トランジスター部分TR1と、第2領域R2に形成される、情報読み出し/書き込み用の第2トランジスター部分TR2とを備える電界効果トランジスターである。本発明の電界効果トランジスターは、1つの電界効果トランジスターの中に情報記憶機能及び情報読み出し/書き込み機能を有する。すなわち、上記したように、1つの電界効果トランジスターの中に、情報記憶用の第1トランジスター部分TR1と情報読み出し/書き込み用の第2トランジスター部分TR2とを備える電界効果トランジスターであるため、これをNAND型メモリー装置のメモリーセルに用いることにより、読み出しディスターブ問題及び書き込みディスターブ問題を発生させることのないメモリー装置を構成することが可能となる。すなわち、本発明の電界効果トランジスターをNAND型メモリー装置のメモリーセルに用いる場合において、例えば、選択セルM6に保持されている情報を読み出そうとした場合、後述する図4及び図6などに示すように、非選択セルM0~M5,M7に接続されたワード線WL0~WL5,WL7にオン電圧Vonを印加するとともに、選択セルM6に接続されたワード線WL6にオフ電圧Voffを印加する。これにより、非選択セルM0~M5,M7における第2トランジスター部分TR2はすべてオンになり、選択セルM6における第2トランジスター部分TR2はオフになるため、選択セルM6に保持されている情報を読み出すことができる。このとき、第2トランジスター部分TR2のオン電圧Von及びオフ電圧Voffは、-Vc1<Voff<Von<Vc1の関係を満たす値に設定されているため、非選択セルM0~M5,M7及び選択セルM6におけるいずれの第1トランジスター部分TR1に対しても、保持する情報を破壊することがない。その結果、本発明の電界効果トランジスターは、読み出しディスターブ問題を発生させることがない電界効果トランジスターとなる。一方、本発明の電界効果トランジスターをNAND型メモリー装置のメモリーセルに用いる場合において、例えば、選択セルM6に新しい情報を書き込もうとした場合、後述する図5及び図7などに示すように、非選択セルM0~M5,M7に接続されたワード線WL0~WL5,WL7にオン電圧Vonを印加するとともに、選択セルM6に接続されたワード線WL6に第1の抗電圧Vc1よりも高い第1書き込み電圧Vw:Vw>Vc1及び第1の抗電圧Vc1に負号を付した電圧-Vc1よりも低い第2書き込み電圧-Vw:-Vw<-Vc1のいずれかを印加する。これにより、非選択セルM0~M5,M7における第2トランジスター部分TR2はすべてオンになるため、第1トランジスター部分TR1を用いなくても、第2トランジスター部分TR2を通じて、選択セルM6の第2ドレイン端及び第2ソース端のそれぞれをビット線BL及びプレート線PLの電位と同じ接地電位にすることができるようになる。このため、非選択セルM0~M5,M7における第1トランジスター部分TR1が保持している情報を破壊することなく、選択セルM6に新たな情報を書き込むことができるようになる。その結果、本発明の電界効果トランジスターは、書き込みディスターブ問題を発生させることがない電界効果トランジスターとなる。また、本発明の電界効果トランジスターは、1つの電界効果トランジスターの中に情報記憶機能及び情報読み出し/書き込み機能を有することから、これをNAND型メモリー装置のメモリーセルに用いた場合に、情報記憶のための素子とは別に情報読み出し/書き込みのための制御素子を別途設ける必要がなくなるため、高集積化を図るうえで有利な電界効果トランジスターとなる。さらにまた、本発明の電界効果トランジスターによれば、ゲート電極層に印加する電圧VがVon<V<Vc1の範囲内の電圧である場合には、第1トランジスター部分TR1及び第2トランジスター部分TR2のうち第2トランジスター部分TR2のみをオンさせることが可能となり、上述したNAND型メモリー装置や論理回路をはじめ様々な用途に用いることができる。本発明の電界効果トランジスターは、ソース端及びドレイン端を有するチャネル層と、前記チャネル層の導通状態を制御するゲート電極層と、前記ゲート電極層と前記チャネル層との間に形成されたゲート絶縁層とを備える電界効果トランジスターであって、前記電界効果トランジスターは、情報記憶用の第1トランジスター部分が形成された第1領域と、情報読み出し/書き込み制御用の第2トランジスター部分が形成された第2領域とを、前記ソース端と前記ドレイン端との間で並列に有し、前記ゲート絶縁層のうち前記第1領域に位置する第1ゲート絶縁層は、所定の第1抗電圧Vc1を有する強誘電体層からなり、前記ゲート絶縁層のうち前記第2領域に位置する第2ゲート絶縁層は、前記第1ゲート絶縁層とは異なる層厚又は組成を有する層からなり、前記第1トランジスター部分に情報を書き込むための正の書き込み電圧Vw及び負の書き込み電圧-Vw、前記第2トランジスター部分をオンオフさせるためのオン電圧Von及びオフ電圧Voff並びに前記第1抗電圧Vc1が-Vw≦-Vc1<Voff<Von<Vc1≦Vwの関係を満たし、1つの電界効果トランジスターの中に情報記憶機能及び情報読み出し/書き込み機能を有する電界効果トランジスターと言い表すこともできる。[2]本発明の電界効果トランジスターにおいては、前記ゲート絶縁層のうち前記第2領域に位置する第2ゲート絶縁層は、前記ゲート絶縁層のうち前記第1領域に位置する第1ゲート絶縁層よりも薄いことが好ましい。このような構成とすることにより、情報読み出し/書き込み用の第2領域における第2抗電圧Vc2を情報記憶用の第1領域における第1抗電圧Vc1よりも低い値にすることが可能となるため、情報の読み出し/書き込みを制御するためのオン電圧Von及びオフ電圧Voffを-Vc1<Voff<Von<Vc1の関係を満足させるものにすることができる。[3]本発明の電界効果トランジスターにおいては、前記ゲート絶縁層は、型押し成形技術を用いて形成されたものであることが好ましい。このような構成とすることにより、型押し成形加工実施後、フォトリソグラフィープロセスを施さないか、または、少ない回数のフォトリソグラフィープロセスを施すだけで電界効果トランジスターを製造することが可能となるため、従来よりも大幅に少ない原材料及び製造エネルギーを用いて本発明の電界効果トランジスターを製造することが可能となる。この場合において、第2領域に位置する第2ゲート絶縁層が、第1領域に位置する第1ゲート絶縁層よりも薄い構造は、電界効果トランジスターを形成する固体基板、ゲート電極層、ゲート絶縁層及びチャネル層のうち1又は2以上に型押し成形技術を用いて段差を設けることにより形成することができる。なお、型押し成形技術は、ナノインプリント技術と呼ばれることもある。[4]本発明の電界効果トランジスターにおいては、前記第2ゲート絶縁層は、前記1ゲート絶縁層と同一の組成を有することが好ましい。このような構成とすることにより、1種類の強誘電体材料を用いるだけで、情報の読み出し/書き込みを制御するためのオン電圧Von及びオフ電圧Voff並びに第1抗電圧Vc1が-Vc1<Voff<Von<Vc1の関係を満足するものになる。[5]本発明の電界効果トランジスターにおいては、前記第2ゲート絶縁層は、前記1ゲート絶縁層とは異なる組成を有することが好ましい。このような構成とすることによっても、情報の読み出し/書き込みを制御するためのオン電圧Von及びオフ電圧Voff並びに前記第1抗電圧Vc1を-Vc1<Voff<Von<Vc1の関係を満足させるものにすることができる。[6]本発明の電界効果トランジスターにおいては、前記ゲート絶縁層のうち前記第2領域に位置する第2ゲート絶縁層は、前記ゲート絶縁層のうち前記第1領域に位置する第1ゲート絶縁層とは異なる組成を有することが好ましい。このような構成とすることにより、第2領域に位置する第2ゲート絶縁層の層厚と、第1領域に位置する第1ゲート絶縁層の層厚とを異なる層厚にしなくても、情報の読み出し/書き込みを制御するためのオン電圧Von及びオフ電圧Voff並びに第1抗電圧Vc1を-Vc1<Voff<Von<Vc1の関係を満足させるものにすることができる。[7]本発明の電界効果トランジスターにおいては、前記第2ゲート絶縁層は、強誘電体層からなり前記第1の抗電圧Vc1よりも低い第2の抗電圧Vc2を有することが好ましい。このように、第2ゲート絶縁層は、第1の抗電圧Vc1よりも低い第2の抗電圧Vc2を有するものであれば、強誘電体層からなるものであってもよい。[8]本発明の電界効果トランジスターにおいては、前記第2ゲート絶縁層は、常誘電体材料からなることが好ましい。このように、第2ゲート絶縁層は、情報の読み出し/書き込みを制御するためのオン電圧Von及びオフ電圧Voff並びに第1抗電圧Vc1が-Vc1<Voff<Von<Vc1の関係を満たすものであれば、常誘電体層からなるものであってもよい。[9]本発明の電界効果トランジスターにおいては、固体基板における一方の表面上に、前記ゲート電極層、前記ゲート絶縁層及び前記チャネル層がこの順序で形成された構造を有することが好ましい。このような構成とすることにより、ボトムゲートタイプの電界効果トランジスターを構成することができる。[10]本発明の電界効果トランジスターにおいては、固体基板における一方の表面上に、前記チャネル層、前記ゲート絶縁層及び前記ゲート電極層がこの順序で形成された構造を有することが好ましい。このような構成とすることにより、トップゲートタイプの電界効果トランジスターを構成することができる。上記した[9]又は[10]に記載の電界効果トランジスターによれば、チャネル層、ゲート絶縁層及びゲート電極層からなる積層構造又はゲート電極層、ゲート絶縁層及びチャネル層からなる積層構造を2層以上固体基板上に形成することにより、より一層高集積化を図ることも可能となる。[11]本発明の電界効果トランジスターにおいては、前記ゲート電極層、前記ゲート絶縁層及び前記チャネル層は、すべて液体材料を用いて形成されたものであることが好ましい。このような構成とすることにより、型押し成形加工技術を用いて電界効果トランジスターを製造することが可能となるため、上記のように優れた電界効果トランジスターを、従来よりも大幅に少ない原材料及び製造エネルギーを用いて製造することが可能となる。液体材料としては、ゾルゲル溶液、MODMetalOrganicDecomposition溶液、酸塩化物溶液、ナノ粒子分散液体材料など又はこれらの2以上を含有するハイブリッド溶液を用いることができる。[12]本発明の電界効果トランジスターにおいては、前記ゲート電極層、前記ゲート絶縁層及び前記チャネル層は、すべて酸化物材料からなることが好ましい。このような構成とすることにより、ゲート電極層、ゲート絶縁層及びチャネル層を、すべて液体材料を用いて形成することができるようになる。また、信頼性の高い電界効果トランジスターとすることができる。[13]本発明の電界効果トランジスターにおいては、前記ゲート電極層、前記ゲート絶縁層及び前記チャネル層は、すべてペロブスカイト構造を有することが好ましい。このような構成とすることにより、ゲート電極層、ゲート絶縁層及びチャネル層がすべて同一の結晶構造となり、格子欠陥の少ない高品質な電界効果トランジスターを製造することが可能となる。[14]本発明の電界効果トランジスターにおいては、前記ゲート電極層、前記ゲート絶縁層及び前記チャネル層は、すべて真空プロセスを用いることなく形成されたものであることが好ましい。このような構成とすることにより、真空プロセスを用いることなしに電界効果トランジスターを製造することが可能となるため、上記のように優れた電界効果トランジスターを従来よりも大幅に少ない製造エネルギーを用いて製造することが可能となる。[15]本発明の電界効果トランジスターにおいては、前記第1領域に位置する前記チャネル層及び前記第2領域に位置する前記チャネル層は、同一工程で形成される導電体層又は半導体層からなることが好ましい。このような構成とすることにより、本発明の電界効果トランジスターを単純なプロセスで製造することが可能となる。[16]本発明の電界効果トランジスターにおいては、前記チャネル層は酸化物導電体層からなり、前記第1領域に位置する前記チャネル層におけるキャリア濃度及び層厚は、前記第1領域に位置する前記電界効果トランジスターに0の値が書き込まれているとき、前記第1領域に位置する前記チャネル層全体が空乏化するような値に設定されており、前記第2領域に位置する前記チャネル層におけるキャリア濃度及び層厚は、前記第2領域に位置する前記電界効果トランジスターがオフ状態となるとき、前記第2領域に位置する前記チャネル層全体が空乏化するような値に設定されていることが好ましい。このような構成とすることにより、チャネル層におけるキャリア濃度を高くしたとしても、第1トランジスタ部分TR1に対して確実に0又は1の情報を書き込んだり、第2トランジスター部分TR2を確実にオンオフ制御したりすることが可能となる。[17]本発明の電界効果トランジスターにおいては、前記チャネル層は、半導体基板の表面に形成された所定のソース領域及び所定のドレイン領域の間に位置し、前記ゲート絶縁層は、前記チャネル層を覆うように形成され、前記ゲート電極は、前記ゲート絶縁層を介して前記チャネル層に対向するように形成されていることが好ましい。このような構成とすることにより、半導体基板の表面にMFSMetalFerroelectricSemiconductor型の電界効果トランジスターを構成することができる。その結果、一般的な半導体プロセスを用いて安価な製造コストで電界効果トランジスターを製造することができる。[18]本発明の電界効果トランジスターにおいては、前記チャネル層と、前記ゲート絶縁層との間には、常誘電体バッファ層が形成されていることが好ましい。このような構成とすることにより、半導体基板の表面にMFISMetalFerroelectricInsulatorSemiconductor型の電界効果トランジスターを構成することができる。これにより、半導体基板例えばSiと、ゲート絶縁層を構成する強誘電体層例えばPZTとの間で生じることがある望ましくない相互拡散現象を抑制することができる。[19]本発明の電界効果トランジスターにおいては、前記常誘電体バッファ層と、前記ゲート絶縁層との間には、浮遊電極が形成されていることが好ましい。このような構成とすることにより、半導体基板の表面にMFMISMetalFerroelectricMetalInsulatorSemiconductor型の電界効果トランジスターを構成することができる。これにより、ゲート絶縁層によるキャパシタと、常誘電体バッファ層によるキャパシタの面積を任意に調整することで、分極量が大きいゲート絶縁層と、分極量が小さい常誘電体バッファ層との間の電荷ミスマッチを緩和することができる。[20]本発明の電界効果トランジスターにおいては、前記第1領域及び前記第2領域は、チャネル幅方向に並列して配置されていることが好ましい。このような構成とすることにより、第1領域及び第2領域、ひいては、第1トランジスター部分及び第2トランジスター部分をスペース効率よく配置することが可能となる。この場合において、第1領域及び第2領域は互いに接して配置されていてもよいし、互いに離隔して配置されていてもよい。[21]本発明のメモリー装置は、ビット線と、プレート線と、ワード線と、メモリーセルと、前記ビット線と前記プレート線との間に前記メモリーセルが複数個直列接続されたメモリーセルブロックと、前記メモリーセルブロックが複数個配設されたメモリーセルアレイとを備える強誘電体メモリー装置であって、前記メモリーセルは、本発明の電界効果トランジスターからなることを特徴とする。このため、本発明のメモリー装置は、本発明の電界効果トランジスターをNAND型メモリー装置のメモリーセルに用いた、大容量で、かつ、読み出しディスターブ問題及び書き込みディスターブ問題を発生させることのないメモリー装置となる。また、本発明のメモリー装置は、高集積化を図るうえで有利なメモリー装置となる。[22]本発明のメモリー装置においては、前記チャネル層は、酸化物導電体層からなり、同一の前記メモリーセルブロックに属する前記複数のメモリーセルのうち隣接する2つのメモリーセルは、当該2つのメモリーセルにおける前記チャネル層に連続しかつ当該チャネル層と同一工程で形成される酸化物導電体からなる接続層によって接続されていることが好ましい。このような構成とすることにより、各メモリーセルを接続するための特別な配線が必要なくなり、メモリー装置を単純なプロセスで製造することが可能となる。また、このような構成とすることにより、チャネル層及び接続層におけるキャリア濃度を高くすることができるため、低駆動電圧で高速駆動可能なメモリー装置となる。[23]本発明のメモリー装置においては、前記第1領域に位置する前記チャネル層におけるキャリア濃度及び層厚は、前記第1領域に位置する前記電界効果トランジスターに0の値が書き込まれているとき、前記第1領域に位置する前記チャネル層全体が空乏化するような値に設定されており、前記第2領域に位置する前記チャネル層におけるキャリア濃度及び層厚は、前記第2領域に位置する前記電界効果トランジスターがオフ状態となるとき、前記第2領域に位置する前記チャネル層全体が空乏化するような値に設定されていることが好ましい。このような構成とすることにより、チャネル層及び接続層におけるキャリア濃度を高くしたとしても、第1トランジスタ部分TR1に対して確実に0又は1の情報を書き込んだり、第2トランジスター部分TR2を確実にオンオフ制御したりすることが可能となる。[24]本発明のメモリー装置においては、前記メモリーセルブロックは、少なくとも1つのブロック選択トランジスターを介して前記ビット線又は前記プレート線に接続されており、前記ブロック選択トランジスターは、酸化物導電体からなる別のチャネル層と、当該別のチャネル層の導通状態を制御する別のゲート電極層と、当該別のゲート電極層と前記別のチャネル層との間に形成された別のゲート絶縁層とを有する電界効果トランジスターからなり、前記メモリーセルにおける前記チャネル層及び前記ブロック選択トランジスターにおける前記別のチャネル層は、同一工程で形成される酸化物導電体層からなり、同一の前記メモリーセルブロックに属する前記複数のメモリーセルのうち隣接する2つのメモリーセルは、当該2つのメモリーセルにおける前記チャネル層に連続しかつこれらのチャネル層と同一工程で形成される酸化物導電体からなる接続層によって接続され、かつ、同一の前記メモリーセルブロックに属する前記ブロック選択トランジスター及び当該ブロック選択トランジスターに隣接するメモリーセルは、当該メモリーセルにおける前記チャネル層及び前記ブロック選択トランジスターにおける前記別のチャネル層に連続しかつこれらのチャネル層と同一工程で形成される酸化物導電体からなる接続層によって接続されていることが好ましい。このような構成とすることにより、ブロック選択トランジスターに与えるブロック選択信号により所望のメモリーセルブロックを選択可能なメモリー装置とすることができる。また、このような構成とすることにより、ブロック選択トランジスターを、メモリセルを構成する電界効果トランジスターと同様の方法で製造することが可能となる。また、メモリーセル同士を接続するための又はメモリーセルとブロック選択トランジスターとを接続するための特別な配線が必要なくなり、メモリー装置の構造を単純なものにするとともに、メモリー装置を単純なプロセスで製造することが可能となる。また、このような構成とすることにより、チャネル層及び別のチャネル層並びに接続層におけるキャリア濃度を高くすることができるため、低駆動電圧で高速駆動可能なメモリー装置とすることが可能となる。[25]本発明のメモリー装置においては、前記第1領域に位置する前記チャネル層におけるキャリア濃度及び層厚は、前記第1領域に位置する前記電界効果トランジスターに0の値が書き込まれているとき、前記第1領域に位置する前記チャネル層全体が空乏化するような値に設定されており、前記第2領域に位置する前記チャネル層におけるキャリア濃度及び層厚は、前記第2領域に位置する前記電界効果トランジスターがオフ状態となるとき、前記第2領域に位置する前記チャネル層全体が空乏化するような値に設定されており、前記別のチャネル層におけるキャリア濃度及び層厚は、前記ブロック選択トランジスターがオフ状態となるとき、前記別のチャネル層全体が空乏化するような値に設定されていることが好ましい。このような構成とすることにより、チャネル層、別のチャネル層及び接続層におけるキャリア濃度を高くしたとしても、第1トランジスタ部分TR1に対して確実に0又は1の情報を書き込んだり、第2トランジスター部分TR2及びブロック選択トランジスター部分を確実にオンオフ制御したりすることが可能となる。本発明のメモリー装置においては、第2トランジスター部分TR2は、ディプレッションタイプのトランジスターであってもよいし、エンハンスメントタイプのトランジスターであってもよい。いずれのタイプのトランジスターであっても、後述する図6及び図7、図39及び図40並びに図42及び図43からも明らかなように、選択セルに対して情報の読み出しや書き込みを正しく行うことができるメモリー装置となる。但し、本発明のメモリー装置においては、第2トランジスター部分TR2は、ディプレッションタイプのトランジスターであることがより好ましい。このような構成とすることにより、チャネル層ど同一の工程で形成される接続層は常に導通状態となるため、接続層の導通を確保するための裏打ち金属層などを別途形成する必要がなくなる。また、また、図39及び図40からも明らかなように、選択セルに対して情報の読み出しや書き込みを行う際に、信号波形を単純なものにすることができ、また、消費電力を小さなものにすることができる。なお、本発明のメモリー装置において、チャネル層及び別のチャネル層並びに接続層が酸化物導電体層である場合には、チャネル層又は別のチャネル層を構成する酸化物導電体層のキャリア濃度及び層厚は、対応するトランジスターがオフ状態ときに、当該チャネル層全体が空乏化するような値に設定されていることが好ましい。一方、本発明のメモリー装置において、チャネル層及び別のチャネル層並びに接続層が半導体層である場合には、接続層のキャリア濃度及び層厚は、当該接続層が低抵抗となるような値に設定されていることが好ましい。本発明のメモリー装置においては、接続層をチャネル層よりも厚くしてもよい。このような構成とすることにより、接続層を低抵抗化することが可能となる。この場合、型押し成形技術等を用いることにより容易に、接続層をチャネル層よりも厚くすることができる。以下、本発明の電界効果トランジスター、メモリー装置及びメモリー装置の駆動方法について、図に示す実施の形態に基づいて説明する。実施形態1図1は、実施形態1に係るメモリー装置200を説明するために示す図である。図1aはメモリー装置200の回路図であり、図1bは電界効果トランジスター100の構成を示す図であり、図1cは電界効果トランジスター100の等価回路図である。図2は、実施形態1に係るメモリー装置200を説明するために示す図である。図2aはメモリー装置200の平面図であり、図2bは図2aのA1-A1断面図であり、図2cは図2aのA2-A2断面図であり、図2dは図2aのA3-A3断面図であり、図2eは図2aのA4-A4断面図である。図3は、実施形態1に係るメモリー装置200を説明するために示す図である。図3aは、図2dの符号B1で囲まれた部分実施形態1に係る電界効果トランジスター100の拡大断面図であり、図3bは、図2eの符号B2で囲まれた部分ブロック選択トランジスターSWの拡大断面図であり、図3cは、電界効果トランジスター100における第1トランジスター部分TR1及び第2トランジスター部分TR2並びにブロック選択トランジスターSWにおけるブロック選択トランジスターSWのヒステリシス特性を示す図である。実施形態1に係るメモリー装置200は、図1に示すように、ビット線BLと、プレート線PLと、ワード線WL5~WL7と、メモリーセルM5~M7と、ビット線BLとプレート線PLとの間にメモリーセルM5~M7が複数個直列接続されたメモリーセルブロックMB1~MB3と、メモリーセルブロックMB1~MB3が複数個配設されたメモリーセルアレイ図示せず。とを備える。また、メモリーセルブロックMB1~MB3の各ブロック選択トランジスターSWには、ブロック選択線BS0~BS2がそれぞれ接続されている。なお、図1には示していないが、ワード線は8本あり、従って、各メモリブロック中、メモリーセルは8個ある。ワード線WL0~WL4及びメモリーセルM0~M4はそれぞれ図示を省略してある。各メモリーセルM0~M7は、図1、図2a、図2d及び図3aに示すように、第1トランジスター部分TR1と第2トランジスター部分TR2とを備える電界効果トランジスター100からなる。第1トランジスター部分TR1は、情報記憶用のトランジスターであり、図2a、図2c、図2d及び図3aに示すように、第1ソース端S1及び第1ドレイン端D1を有する第1チャネル層142と、第1チャネル層142の導通状態を制御する第1ゲート電極層122と、第1ゲート電極層122と第1チャネル層142との間に形成され第1の抗電圧Vc1図3c参照。を有する第1ゲート絶縁層132とを有する。第2トランジスター部分TR2は、情報読み出し/書き込み用のトランジスターであり、図2a、図2b、図2d及び図3aに示すように第2ソース端S2及び第2ドレイン端D2を有する第2チャネル層144と、第2チャネル層144の導通状態を制御する第2ゲート電極層124と、第2ゲート電極層124と第2チャネル層144との間に形成され、第1の抗電圧Vc1よりも低い第2の抗電圧Vc2図3c参照。を有する第2ゲート絶縁層134とを有する。そして、第1トランジスター部分TR1及び第2トランジスター部分TR2においては、第2ゲート絶縁層134の層厚d2は、第1ゲート絶縁層132の層厚d1よりも薄く構成されている。第1トランジスター部分TR1及び第2トランジスター部分TR2は、図1並びに図2a~図2cに示すように、第1ソース端S1と第2ソース端S2とが接続され、第1ドレイン端D1と第2ドレイン端D2とが接続され、さらには第1ゲート電極層122と第2ゲート電極層124とが共通のワード線WL図2aではゲート電極層120に対応に接続された状態で並列に接続されている。第1トランジスター部分TR1及び第2トランジスター部分TR2は、図2d及び図3aに示すように、チャネル幅方向に並列して配置されている。メモリーセルブロック例えばMB1は、図1に示すように、少なくとも1つのブロック選択トランジスターSWを介してビット線BLに接続されている。ブロック選択トランジスターSWは、図2a~図2c、図2e及び図3bに示すように、第3チャネル層別のチャネル層146と、第3チャネル層146の導通状態を制御する第3ゲート電極層別の電極層126と、第3ゲート電極層126と第3チャネル層146との間に形成され第1の抗電圧Vc1よりも低い第3の抗電圧Vc3を有する第3ゲート絶縁層136とを有するブロック選択トランジスターSWからなる。第1チャネル層142、第2チャネル層144及び第3チャネル層146は、同一工程で形成される導電体層140からなり、同一のメモリーセルブロック例えばMB1に属する複数のメモリーセルM0~M7のうち隣接する2つのメモリーセル例えばM6及びM7は、図2a~図2cに示すように、当該2つのメモリーセルにおける第1チャネル層142及び第2チャネル層144に連続しかつこれらのチャネル層142,144と同一工程で形成される導電体層からなる接続層によって接続され、かつ、同一のメモリーセルブロック例えばMB1に属するブロック選択トランジスターSW及び当該ブロック選択トランジスターSWに隣接するメモリーセルメモリーセルM0は、当該メモリーセルM0における第1チャネル層142及び第2チャネル層144並びにブロック選択トランジスターSWにおける第3チャネル層146に連続しかつこれらのチャネル層142,144,146と同一工程で形成される導電体層からなる接続層によって接続されている。実施形態1に係るメモリー装置200においては、第2トランジスター部分TR2は、例えば、ディプレッションタイプのトランジスターであり、第2ゲート電極層124にオフ電圧が印加されたときに非導通状態となるように、不純物濃度及び層厚が設定されている。実施形態1に係る電界効果トランジスター100は、第1トランジスター部分TR1及び第2トランジスター部分TR2が、図2d及び図3aに示すように、固体基板110における一方の表面上に、第1ゲート電極層122及び第2ゲート電極層124を構成するゲート電極層120と、第1ゲート絶縁層132及び第2ゲート絶縁層134を構成するゲート絶縁層130と、第1チャネル層142及び第2チャネル層144を構成する導電体層140とがこの順序で形成された、いわゆるダブルチャネルボトムゲート構造を有する。実施形態1に係る電界効果トランジスター100においては、導電体層140として、インジウム錫酸化物ITOからなる酸化物導電体を用いる。また、ゲート電極層120として、Pt電極層を用いる。また、固体基板110として、Si基板の表面にSiO2層及びTi層を介してSTOSrTiO層を形成した絶縁性基板を用いる。さらにまた、第1ゲート絶縁層132及び第2ゲート絶縁層134に用いる強誘電体材料としてPZTPbZrx,Ti1-xO3を用いる。実施形態1に係るメモリー装置200において、情報の読み出し及び書き込みは、以下のようにして行う。図4は、実施形態1に係るメモリー装置200における情報読み出し動作を説明するために示す図である。図5は、実施形態1に係るメモリー装置200における情報書き込み動作を説明するために示す図である。すなわち、情報読み出し時には、図4に示すように、非選択セルM0~M5,M7に接続されたワード線WL0~WL5,WL7にオン電圧Vonを印加するとともに、選択セルM6に接続されたワード線WL6にオフ電圧Voffを印加する。これにより、非選択セルM0~M5,M7における第2トランジスター部分TR2はすべてオンとなり、選択セルM6における第2トランジスター部分TR2はオフになるため、選択セルM6に保持されている情報を読み出すことができる。すなわち、ビット線BLとプレート線PLとの間に所定の電圧を印加しておけば、そのときに電流が流れるかどうかで、選択セルM6に書き込まれている情報が1なのか0なのかを判断することができ、それゆえ、選択セルM6に保持されている情報を読み出すことができるのである。そして、このとき、図3cに示すように、第2トランジスター部分TR2のオン電圧Von及びオフ電圧Voffが-Vc1<Voff<Von<Vc1の関係を満たすこととなり、上記したオン電圧Von又はオフ電圧Voffによっては第1トランジスター部分TR1をオンにすることがないため、非選択セルM0~M5,M7及び選択セルM6におけるいずれの第1トランジスター部分TR1に対しても、保持する情報を破壊することがない。その結果、実施形態1に係る電界効果トランジスター100及び実施形態1に係るメモリー装置200は、読み出しディスターブ問題を発生させることがない電界効果トランジスター及びメモリー装置となる。また、情報書き込み時には、図5に示すように、非選択セルM0~M5,M7に接続されたワード線WL0~WL5,WL7にオン電圧Vonを印加するとともに、選択セルM6に接続されたワード線WL6に第1の抗電圧Vc1よりも高い第1書き込み電圧Vw:Vw>Vc1及び第1の抗電圧Vc1に負号を付した電圧-Vc1よりも低い第2書き込み電圧-Vw:-Vw<-Vc1のいずれかを印加する。これにより、非選択セルM0~M5,M7における第2トランジスター部分TR2はすべてオンになるため、第1トランジスター部分TR1を用いなくても、第2トランジスター部分TR2を通じて、選択セルM6の第2ドレイン端及び第2ソース端のそれぞれをビット線BL及びプレート線PLの電位と同じ接地電位にすることができるようになる。このため、非選択セルM0~M5,M7における第1トランジスター部分TR1が保持している情報を破壊することなく、選択セルM6に新たな情報を書き込むことができるようになる。その結果、実施形態1に係るの電界効果トランジスター100及び実施形態1に係るメモリー装置200は、書き込みディスターブ問題を発生させることがない電界効果トランジスター及びメモリー装置となる。図6は、実施形態1に係るメモリー装置200における情報読み出し時の駆動波形を説明するために示す図である。図6aは駆動波形を示し、図6bはドレイン電流を示す。図7は、実施形態1に係るメモリー装置200における情報書き込み時の駆動波形を示す図である。なお、以下の説明においては、メモリーセルM6に着目して情報の読み出し及び書き込み方法を説明することとする。従って、図6及び図7においては、メモリーセルM6を選択している期間期間7について、網掛けを除去してハイライト表示することとする。実施形態1に係るメモリー装置200においては、図6aに示す駆動波形を用いて情報の読み出しを行うことができる。すなわち、メモリーセルM6に着目すると、まず、期間1においてワード線WL6にオン電圧Vonが与えられ、期間1中第2トランジスター部分TR2がオンになる。次に、期間2~6においてワード線WL6には0Vの電圧しか与えられないが、第2トランジスター部分TR2のメモリー効果により、第2トランジスター部分TR2は期間2~6中も引き続いてオンのままとなる。次に、期間7においてワード線WL6にオフ電圧Voffが与えられ、期間7中第2トランジスター部分TR2がオフになる。次に、期間8においてワード線WL6にはオン電圧Vonが与えられ、期間8中第2トランジスター部分TR2は再びオンになる。他のメモリーセルM0~M5,M7の場合も基本的にはほぼ同様の駆動波形を用いる。但し、メモリーセルM0の場合には、期間1が選択期間であるため、ワード線WL0には最初からオフ電圧Voffが与えられる。また、メモリーセルM7の場合には、期間8が期間1~8における最後の期間であるため、期間8においてワード線WL7にオフ電圧Voffが与えられた後、ワード線WL7にはオン電圧Vonが与えられない。実施形態1に係るメモリー装置200においては、上記のような駆動波形を各ワード線に与えることにより、ビット線とプレート線との間に図6bに示すようなドレイン電流が流れるようになるため、このドレイン電流の大きさを測定することにより各メモリーセルが保持している情報が1であるのか0であるのかを判断することができ、その結果、各メモリーセルに保持されている情報の読み出しを行うことができる。一方、実施形態1に係るメモリー装置200においては、図7に示す駆動波形を用いて情報の書き込みを行うことができる。すなわち、メモリーセルM6に着目すると、まず、期間1においてワード線WL6にオン電圧Vonが与えられ、期間1中第2トランジスター部分TR2がオンになる。次に、期間2~6においてワード線WL6には0Vの電圧しか与えられないが、第2トランジスター部分TR2のメモリー効果により、第2トランジスター部分TR2は期間2~6中も引き続いてオンのままとなる。次に、期間7においてワード線WL6に第1書き込み電圧Vw及び第2書き込み電圧-Vwのいずれかが与えられ、第1トランジスター部分TR1に情報が書き込まれる。次に、期間8においてワード線WL6にはオン電圧Vonが与えられ、期間8中第2トランジスター部分TR2は再びオンになる。他のメモリーセルM0~M5,M7の場合も基本的にはほぼ同様の駆動波形を用いる。但し、メモリーセルM0の場合には、期間1が選択期間であるため、ワード線WL0には最初から第1書き込み電圧Vw及び第2書き込み電圧-Vwのいずれかが与えられる。また、メモリーセルM7の場合には、期間8が最後の期間であるため、期間8においてワード線WL7に第1書き込み電圧Vw及び第2書き込み電圧-Vwのいずれかが与えられた後、ワード線WL7にはオン電圧Vonが与えられない。実施形態1に係るメモリー装置200においては、上記のような駆動波形を各ワード線に与えることにより、非選択セルM0~M5,M7における第2トランジスター部分TR2は、非選択期間中常にオンの状態となるため、第1トランジスター部分TR1を用いなくても、第2トランジスター部分TR2を通じて、選択セルM6の第2ドレイン端及び第2ソース端のそれぞれをビット線BL及びプレート線PLの電位と同じ接地電位にすることができる。このため、非選択セルM0~M5,M7における第1トランジスター部分TR1が保持している情報を破壊することがなくなる。なお、実施形態1に係る電界効果トランジスター100は、以下のような効果も有する。すなわち、実施形態1に係る電界効果トランジスター100は、1つの電界効果トランジスターの中に情報記憶機能及び情報読み出し/書き込み機能を有することから、これをNAND型メモリー装置のメモリーセルに用いた場合に、情報記憶のための素子とは別に情報読み出し/書き込みのための制御素子を別途設ける必要がなくなるため、高集積化を図るうえで有利な電界効果トランジスターとなる。また、実施形態1に係る電界効果トランジスター100によれば、ゲート電極層に印加する電圧VがVon<V<Vc1の範囲内の電圧である場合には、第1トランジスター部分TR1及び第2トランジスター部分TR2のうち第2トランジスター部分TR2のみをオンさせることが可能となり、上述したNAND型メモリー装置や論理回路をはじめ様々な用途に用いることができる。なお、実施形態1に係るメモリー装置200において、第1トランジスター部分TR1、第2トランジスター部分TR2及びブロック選択トランジスターSWをエンハンスメントタイプのトランジスターで構成することも可能である。<実施形態1に係るメモリー装置200の製造方法>実施形態1に係るメモリー装置200は、第1工程~第3工程をこの順序で実施することにより製造することができる。以下、工程順に説明する。図8は、実施形態1に係るメモリー装置200を製造する方法を説明するために示す図である。図8a~図8fは各工程図である。なお、図8a~図8fは図2dに対応する断面図である。1第1工程第1工程は、固体基板110Si基板の表面にSiO2層及びTi層を介してSTOSrTiO層を形成した絶縁性基板の表面にゲート電極層120を形成する工程である図8a~図8c参照。。まず、図8a及び図8bに示すように、スパッタリング法及びフォトリソグラフィを用いて、固体基板110の表面におけるゲート電極層120を形成する領域全面に例えば白金Ptからなる第1白金層121を形成する。次に、スパッタリング法及びフォトリソグラフィを用いて、第1白金層121の表面における第2トランジスター部分TR2及びブロック選択トランジスターSWを形成する領域にのみ例えば白金Ptからなる第2白金層121aをさらに形成することにより、第1トランジスター部分TR1と第2トランジスター部分TR2との境界などで段差を有するゲート電極層120を形成する。なお、第1工程においては、スパッタリング法及びフォトリソグラフィを用いて、固体基板110の表面に白金Ptからなるゲ-ト電極層120を形成したが、真空蒸着法例えばEB蒸着法又はCVD法及びフォトリソグラフィを用いて、固体基板110の表面に白金Ptからなるゲ-ト電極層120を形成してもよいし、白金材料を含有するゾルゲル溶液及び凹凸型による型押し成形技術を用いて、固体基板110の表面に白金Ptからなるゲ-ト電極層120を形成してもよい。2第2工程第2工程は、固体基板110の表面にゲート絶縁層130を形成する工程である図8d~図8e参照。。まず、図8dに示すように、スパッタリング法を用いて、固体基板110の表面上にゲート電極層120を覆うようにPZTからなる強誘電体層131を形成する。次に、図8eに示すように、CMP法を用いて、強誘電体層131を研磨して、第1ゲート絶縁層132、第2ゲート絶縁層134及び第2ゲート絶縁層136を含むゲート絶縁層130を形成する。なお、第2工程においては、スパッタリング法及びCMP法を用いて、固体基板110の表面上にゲート絶縁層130を形成したが、CVD法及びCMP法を用いて、固体基板110の表面上にゲート絶縁層130を形成してもよいし、PZT材料を含有するゾルゲル溶液及び平坦型による型押し成形技術を用いて、固体基板110の表面上にゲート絶縁層130を形成してもよい。3第3工程第3工程は、ゲート絶縁層130の表面に、第1チャネル層142、第2チャネル層144及び第3チャネル層146並びにこれらチャネル層に連続する接続層を含む導電体層140を形成する工程である図8f参照。。図8fに示すように、スパッタリング法及びフォトリソグラフィを用いて、ゲート絶縁層130の表面に、第1チャネル層142、第2チャネル層144及び第3チャネル層146並びにこれらチャネル層に連続する接続層を含む導電体層140を形成する。導電体層140は、キャリア濃度が1×1018cm-3~1×1021cm-3の範囲内になるように構成されたインジウム錫酸化物ITOからなる酸化物導電体材料を用いる。以上のようにして、実施形態1に係るメモリー装置200を製造することができる。<実施形態1に係るメモリー装置200の別の製造方法>実施形態1に係るメモリー装置200は、第1工程~第3工程をこの順序で実施することにより製造することもできる。以下、工程順に説明する。図9及び図10は、実施形態1に係るメモリー装置200を製造する別の方法を説明するために示す図である。図9a~図9f及び図10a~図10fは各工程図である。なお、図9a~図9cは、図2bに対応する断面図であり、図9d~図9f及び図10a~図10fは、図2dに対応する断面図である。1第1工程第1工程は、固体基板110の表面にゲート電極層120を形成する工程である図9a~図9f参照。。まず、図9aに示すように、固体基板110の表面に、少なくとも凸部分にめっき触媒微粒子Pを付着させておいた凹凸型凹凸モールドということもある。M1を押し付けることにより、図9bに示すように、固体基板110の表面におけるゲート電極層120を形成する領域全面にめっき触媒微粒子Pを付着させる。次に、固体基板110の表面に無電解めっきを施すことにより、図9cに示すように、めっき触媒微粒子Pが付着した領域に白金Ptからなる第1白金層121を形成する。次に、図9dに示すように、第1白金層121の表面に、少なくとも凸部分にめっき触媒微粒子Pを付着させておいた凹凸型M2を押し付けることにより、図9eに示すように、第1白金層121の表面における第2トランジスター部分TR2及びブロック選択トランジスターSWを形成する領域にのみめっき触媒微粒子Pを付着させる。次に、固体基板110の表面に無電解めっきを施すことにより、図9fに示すように、めっき触媒微粒子Pが付着した領域に白金Ptからなる第2白金層を形成することにより、第1トランジスター部分TR1と第2トランジスター部分TR2との境界などで段差を有するゲート電極層120を形成する。なお、第1工程においては、めっき触媒微粒子Pを付着した部分に無電解めっきにより白金層を形成する工程を2回実施することにより、固体基板110の表面に白金Ptからなるゲ-ト電極層120を形成したが、白金材料を含有するゾルゲル溶液を塗布するとともに、その後ゲート電極層120の段差に対応する段差を有する凹凸型による型押し成形加工を1回実施することにより、固定基板110の表面に白金Ptからなるゲ-ト電極層120を形成してもよい。この場合、型押し成形加工実施後に、ゲート電極層120を形成すべき領域以外の領域に白金材料を含有するゾルゲル溶液を塗布して得られる膜がごく薄く残ることがあるが、当該膜を除去するために、弱い条件でウェットエッチングを実施して当該膜を除去することとしてもよい。2第2工程第2工程は、固体基板110の表面にゲート絶縁層130を形成する工程である図10a~図10c参照。。まず、図10aに示すように、固体基板110の表面に、強誘電体材料の原料を含む溶液例えば、PZTゾルゲル溶液を塗布して強誘電体材料の原料を含む膜131を形成する。次に、図10bに示すように、当該強誘電体材料の原料を含む膜131に平坦型フラットモールドということもある。M3を押し付けることにより、強誘電体材料の原料を含む膜131を平坦化する。次に、強誘電体材料の原料を含む膜131に熱処理を施すことにより、図10cに示すように、固定基板110の表面に第1ゲート絶縁層132、第2ゲート絶縁層134を含むゲート絶縁層130を形成する。3第3工程第3工程は、ゲート絶縁層130の表面に、第1チャネル層142、第2チャネル層144及び第3チャネル層146並びにこれらチャネル層142,144,146に連続する接続層を含む導電体層140を形成する工程である図10d~図10f参照。。まず、図10dに示すように、酸化物導電体材料の原料を含む溶液例えば、ITOゾルゲル溶液をゲート絶縁層130の表面に塗布することにより酸化物導電体材料の原料を含む膜141を形成する。なお、酸化物導電体材料の原料を含む溶液には、完成時に導電体層140のキャリア濃度が1×1018cm-3~1×1021cm-3の範囲内になるような濃度の不純物が添加されている。次に、図10eに示すように、第1チャネル層142、第2チャネル層144及び第3チャネル層146並びにこれらチャネル層に連続する接続層に対応する領域が凹となるように形成された凹凸型M4を用いて、酸化物導電体材料の原料を含む膜141に対して型押し成形加工を行う。このとき、第1チャネル層142、第2チャネル層144及び第3チャネル層146の層厚が完成時に5nm~100nmの範囲内にある所定の層厚になるように酸化物導電体材料の原料を含む膜141に対する型押し成形加工を行う。なお、型押し成形加工実施後に、導電体層140を形成すべき領域以外の領域に酸化物導電体材料の原料を含む膜141がごく薄く残ることがあるが、当該膜141を除去するために、弱い条件でウェットエッチングを実施して当該膜141を除去することとしてもよい。次に、酸化物導電体材料の原料を含む膜141に熱処理を施すことにより、第1チャネル層142、第2チャネル層144及び第3チャネル層146並びにこれらチャネル層142,144,146に連続する接続層を含む導電体層140を形成する図10e参照。。以上のようにして、実施形態1に係るメモリー装置200を製造することができる。<実施形態1に係るメモリー装置200のさらに別の製造方法>実施形態1に係るメモリー装置200のさらに別の製造方法は、基本的には実施形態1に係るメモリー装置200の別の製造方法と同様の工程を有するが、型押し成形技術を用いて第1工程を実施する点で実施形態1に係るメモリー装置200の別の製造方法とは異なる。以下、第1工程のみ説明する。図11は、実施形態1に係るメモリー装置200を製造するさらに別の方法を説明するために示す図である。図11a~図11fは各工程図である。なお、図11a~図11fは、図2dに対応する断面図である。まず、熱処理することにより酸化ニッケルランタンLaNiO3となる機能性液体材料を準備する。具体的には、金属無機塩硝酸ランタン六水和物及び酢酸ニッケル四水和物を含有する溶液溶媒:2ーメトキシエタノールを準備する。次に、図11a及び図11bに示すように、固体基板110における一方の表面に、スピンコート法を用いて機能性液体材料を塗布し例えば、500rpm25秒、その後、固体基板110をホットプレート上に置き60°Cで1分間乾燥させることにより、酸化ニッケルランタンの前駆体組成物層120’層厚300nmを形成する。次に、図11c~図11eに示すように、ゲート電極層120の段差に対応する段差を有する凹凸型M1aを用いて、150°Cで前駆体組成物層120’に対して型押し加工を施すことにより、前駆体組成物層120’に型押し構造を形成する。型押し加工を施すときの圧力は、5MPaとする。次に、前駆体組成物層120’を弱い条件で全面エッチングすることにより、ゲート電極層120に対応する領域以外の領域から前駆体組成物層を完全に除去する全面エッチング工程。全面エッチング工程は、ウェットエッチング技術HF:HCl溶液を用いて真空プロセスを用いることなく行う。最後に、前駆体組成物層120’をRTA装置を用いて高温で650°C、10分間熱処理することにより、図11fに示すように、前駆体組成物層120’から、酸化ニッケルランタンからなるゲート電極層120を形成する。このような方法によっても、実施形態1に係る電界効果トランジスターの別の製造方法の場合と同様に、ゲート電極層120を形成することができる。その後、実施形態1に係る電界効果トランジスターの別の製造方法の場合と同様にゲート絶縁層130及び導電体層140を形成することにより、実施形態1に係るメモリー装置200を製造することができる。[変形例1及び2]図12は、変形例1及び2に係る電界効果トランジスター100a,100bを説明するために示す図である。図12aは変形例1に係る電界効果トランジスター100aの断面図であり、図12bは変形例2に係る電界効果トランジスター100bの断面図である。なお、図12a及び図12bは図3aに対応する断面図である。変形例1及び2に係る電界効果トランジスター100a,100bは、基本的には、実施形態1に係る電界効果トランジスター100図3a参照。と同様の構成を有するが、第1ゲート絶縁層132と第2ゲート絶縁層134とに層厚差を設ける方法が実施形態1に係る電界効果トランジスター100の場合と異なる。すなわち、変形例1に係る電界効果トランジスター100aにおいては、図12aに示すように、固体基板110に段差を設けることによって、第1ゲート絶縁層132と第2ゲート絶縁層134とに層厚差を設けており、変形例2に係る電界効果トランジスター100bにおいては、図12bに示すように、ゲート絶縁層130に段差を設けることによって、第1ゲート絶縁層132と第2ゲート絶縁層134とに層厚差を設けている。なお、固体基板110に段差を設ける方法やゲート絶縁層130に段差を設ける方法としては、スパッタリング法、真空蒸着法、CVD法などを用いて成膜した膜に対してフォトリソグラフィを用いて段差を設ける方法、MOD材料、ゾルゲル材料、ナノ粒子分散液体材料などの液体材料を用いて成膜した膜に対して凹凸型を用いた型押し形成技術により段差を設ける方法などを用いることができる。このように、変形例1及び2に係る電界効果トランジスター100a,100bは、第1ゲート絶縁層132と第2ゲート絶縁層134とに層厚差を設ける方法が実施形態1に係る電界効果トランジスター100の場合と異なるが、第1の抗電圧Vc1を有する第1ゲート絶縁層を有する情報記憶用の第1トランジスター部分と、第1の抗電圧Vc1よりも低い第2の抗電圧Vc2を有する第2ゲート絶縁層を有する情報読み出し/書き込み用の第2トランジスター部分TR2とが並列に接続された構造を有するため、実施形態1に係る電界効果トランジスター100の場合と同様に、NAND型メモリー装置のメモリーセルに用いる場合に読み出しディスターブ問題及び書き込みディスターブ問題を発生させることのない電界効果トランジスターとなる。なお、変形例1及び2に係る電界効果トランジスター100a,100bは、第1ゲート絶縁層132と第2ゲート絶縁層134とに層厚差を設ける方法以外の点においては実施形態1に係る電界効果トランジスター100の場合と同様の構成を有するため、実施形態1に係る電界効果トランジスター100が有する効果のうち該当する効果を有する。[変形例3~5]図13は、変形例3~5に係る電界効果トランジスター100c~100eを説明するために示す図である。図13aは変形例3に係る電界効果トランジスター100cの部分平面図であり、図13bは変形例3に係る電界効果トランジスター100cの断面図であり、図13cは変形例4に係る電界効果トランジスター100dの断面図であり、図13dは変形例5に係る電界効果トランジスター100eの断面図である。なお、図13bは図13aのA5-A5断面図であり、図13c及び図13dは図13bに対応する断面図である。変形例3~5に係る電界効果トランジスター100c~100eは、基本的には、実施形態1に係る電界効果トランジスター100図3a参照。並びに変形例1及び2に係る電界効果トランジスター100a,100b図12参照。と同様の構成を有するが、図13a~図13dに示すように、第1トランジスター部分TR1及び第2トランジスター部分TR2が互いにチャネル幅方向に分離されている点で、実施形態1に係る電界効果トランジスター100並びに変形例1及び2に係る電界効果トランジスター100a,100bの場合と異なる。このように、変形例3~5に係る電界効果トランジスター100c~100eは、第1トランジスター部分TR1及び第2トランジスター部分TR2が互いにチャネル幅方向に分離されている点で、実施形態1に係る電界効果トランジスター100並びに変形例1及び2に係る電界効果トランジスター100a,100bの場合と異なるが、第1の抗電圧Vc1を有する第1ゲート絶縁層を有する情報記憶用の第1トランジスター部分と、第1の抗電圧Vc1よりも低い第2の抗電圧Vc2を有する第2ゲート絶縁層を有する情報読み出し/書き込み用の第2トランジスター部分TR2とが並列に接続された構造を有するため、実施形態1に係る電界効果トランジスター100並びに変形例1及び2に係る電界効果トランジスター100a,100bの場合と同様に、NAND型メモリー装置のメモリーセルに用いた場合に読み出しディスターブ問題及び書き込みディスターブ問題を発生させることのない電界効果トランジスターとなる。また、変形例3~5に係る電界効果トランジスター100c~100eによれば、第1トランジスター部分TR1及び第2トランジスター部分TR2が互いにチャネル幅方向に分離されているため、より信頼性の高い電界効果トランジスターを構成できるようになる。なお、変形例3~5に係る電界効果トランジスター100c~100eは、第1トランジスター部分TR1及び第2トランジスター部分TR2が互いにチャネル幅方向に分離されている点以外の点においては、実施形態1に係る電界効果トランジスター100並びに変形例1及び2に係る電界効果トランジスター100a,100bの場合と同様の構成を有するため、実施形態1に係る電界効果トランジスター100並びに変形例1及び2に係る電界効果トランジスター100a,100bが有する効果のうち該当する効果を有する。[変形例6~8]図14は、変形例6~8に係る電界効果トランジスター100f~100hを説明するために示す図である。図14aは変形例6に係る電界効果トランジスター100fの部分平面図であり、図14bは変形例6に係る電界効果トランジスター100fの断面図であり、図14cは変形例7に係る電界効果トランジスター100gの断面図であり、図14dは変形例8に係る電界効果トランジスター100hの断面図である。なお、図14bは図14aのA5-A5断面図であり、図14c及び図14dは図14bに対応する断面図である。変形例6~8に係る電界効果トランジスター100f~100hは、基本的には、実施形態1に係る電界効果トランジスター100図3a参照。並びに変形例1及び2に係る電界効果トランジスター100a,100b図12参照。と同様の構成を有するが、図14a~図14dに示すように、第1トランジスター部分TR1がチャネル幅方向に分離された2以上のチャネル層を有する点で、実施形態1に係る電界効果トランジスター100並びに変形例1及び2に係る電界効果トランジスター100a,100bの場合と異なる。このように、変形例6~8に係る電界効果トランジスター100f~100hは、第1トランジスター部分TR1がチャネル幅方向に分離された2以上のチャネル層を有する点で、実施形態1に係る電界効果トランジスター100並びに変形例1及び2に係る電界効果トランジスター100a,100bの場合と異なるが、第1の抗電圧Vc1を有する第1ゲート絶縁層を有する情報記憶用の第1トランジスター部分と、第1の抗電圧Vc1よりも低い第2の抗電圧Vc2を有する第2ゲート絶縁層を有する情報読み出し/書き込み用の第2トランジスター部分TR2とが並列に接続された構造を有するため、実施形態1に係る電界効果トランジスター100並びに変形例1及び2に係る電界効果トランジスター100a,100bの場合と同様に、NAND型メモリー装置のメモリーセルに用いた場合に読み出しディスターブ問題及び書き込みディスターブ問題を発生させることのない電界効果トランジスターとなる。なお、変形例6~8に係る電界効果トランジスター100f~100hは、第1トランジスター部分TR1がチャネル幅方向に分離された2以上のチャネル層を有する点以外の点においては、実施形態1に係る電界効果トランジスター100並びに変形例1及び2に係る電界効果トランジスター100a,100bの場合と同様の構成を有するため、実施形態1に係る電界効果トランジスター100並びに変形例1及び2に係る電界効果トランジスター100a,100bが有する効果のうち該当する効果を有する。[変形例9~12]図15は、変形例9~12に係る電界効果トランジスター100i~100lを説明するために示す図である。図15aは変形例9に係る電界効果トランジスター100iの部分平面図であり、図15bは変形例9に係る電界効果トランジスター100iの断面図であり、図15cは変形例10に係る電界効果トランジスター100jの断面図であり、図15dは変形例11に係る電界効果トランジスター100kの断面図であり、図15eは変形例12に係る電界効果トランジスター100lの断面図である。なお、図15bは図15aのA5-A5断面図であり、図15c、図15d及び図15eは図15bに対応する断面図である。変形例9~10に係る電界効果トランジスター100i~100jは、基本的には、変形例6~7に係る電界効果トランジスター100f,100g図14b及び図14c参照。と同様の構成を有するが、図15b及び図15cに示すように、第1トランジスター部分TR1におけるゲート絶縁層がゲート電極層の側面に形成されている点で、変形例6~7に係る電界効果トランジスター100f,100gの場合と異なる。また、変形例11~12に係る電界効果トランジスター100k,100lは、図15d及び図15eに示すように、第2トランジスター部分TR2におけるゲート絶縁層がゲート電極層の側面に形成されている点で、変形例6~7に係る電界効果トランジスター100f,100gの場合と異なる。このように、変形例9~12に係る電界効果トランジスター100i~100lは、第1トランジスター部分TR1又は第2トランジスター部分TR2におけるゲート絶縁層がゲート電極層の側面に形成されている点で、変形例6~7に係る電界効果トランジスター100f,100gの場合と異なるが、第1の抗電圧Vc1を有する第1ゲート絶縁層を有する情報記憶用の第1トランジスター部分と、第1の抗電圧Vc1よりも低い第2の抗電圧Vc2を有する第2ゲート絶縁層を有する情報読み出し/書き込み用の第2トランジスター部分TR2とが並列に接続された構造を有するため、変形例6~7に係る電界効果トランジスター100f,100gの場合と同様に、NAND型メモリー装置のメモリーセルに用いた場合に読み出しディスターブ問題及び書き込みディスターブ問題を発生させることのない電界効果トランジスターとなる。また、変形例9~12に係る電界効果トランジスター100i~100lによれば、第1トランジスター部分TR1又は第2トランジスター部分TR2がチャネル幅方向に分離された2以上のチャネル層を有するため、より信頼性の高い電界効果トランジスターを構成できるようになる。なお、変形例9~12に係る電界効果トランジスター100i~100lは、第1トランジスター部分TR1又は第2トランジスター部分TR2におけるゲート絶縁層がゲート電極層の側面に形成されている点以外の点においては、変形例6~7に係る電界効果トランジスター100f,100gの場合と同様の構成を有するため、変形例6~7に係る電界効果トランジスター100f,100gが有する効果のうち該当する効果を有する。[実施形態2]図16は、実施形態2に係るメモリー装置202を説明するために示す図である。図16aはメモリー装置202の平面図であり、図16bは図16aのA1-A1断面図であり、図16cは図16aのA2-A2断面図であり、図16dは図16aのA3-A3断面図であり、図16eは図16aのA4-A4断面図である。実施形態2に係るメモリー装置202は、基本的には、実施形態1に係るメモリー装置200と同様の構成を有するが、第1トランジスター部分TR1、第2トランジスター部分TR2及びブロック選択トランジスターSWがトップゲート構造を有する点で、実施形態1に係るメモリー装置200の場合と異なる。すなわち、実施形態2に係るメモリー装置202においては、図16に示すように、第1トランジスター部分TR1、第2トランジスター部分TR2及びブロック選択トランジスターSWは、固体基板110の表面に、第1チャネル層142、第2チャネル層144及び第3チャネル層別のチャネル層146を構成する導電体層140、第1ゲート絶縁層132、第2ゲート絶縁層134及び第3ゲート絶縁層別のゲート絶縁層136を構成するゲート絶縁層130並びに第1ゲート電極層122、第2ゲート電極層124及び第3ゲート電極層別のゲート電極層126を構成するゲート電極層120がこの順序で形成されたトップゲート構造を有する。このように、実施形態2に係るメモリー装置202は、第1トランジスター部分TR1、第2トランジスター部分TR2及びブロック選択トランジスターSWがトップゲート構造を有する点で、実施形態1に係るメモリー装置200の場合と異なるが、第1の抗電圧Vc1を有する第1ゲート絶縁層を有する情報記憶用の第1トランジスター部分と、第1の抗電圧Vc1よりも低い第2の抗電圧Vc2を有する第2ゲート絶縁層を有する情報読み出し/書き込み用の第2トランジスター部分TR2とが並列に接続された構造を有するため、実施形態1に係るメモリー装置202の場合と同様に、読み出しディスターブ問題及び書き込みディスターブ問題を発生させることのないメモリー装置となる。なお、実施形態2に係るメモリー装置202は、第1トランジスター部分TR1、第2トランジスター部分TR2及びブロック選択トランジスターSWがトップゲート構造を有する点以外の点においては、実施形態1に係るメモリー装置200の場合と同様の構成を有するため、実施形態1に係るメモリー装置200が有する効果のうち該当する効果を有する。実施形態2に係るメモリー装置202は、第1工程~第3工程をこの順序で実施することにより製造することができる。以下、工程順に説明する。図17は、実施形態2に係るメモリー装置202を製造する方法を説明するために示す図である。図17a~図17fは各工程図である。なお、図17a~図17fは図16dに対応する断面図である。1第1工程第1工程は、固体基板110の表面に、第1チャネル層142、第2チャネル層144及び第3チャネル層146並びにこれらチャネル層に連続する接続層を含む導電体層140を形成する工程である図17a及び図17b参照。。図17a及び図17bに示すように、スパッタリング法及びフォトリソグラフィを用いて、固体基板110の表面に、第1チャネル層142、第2チャネル層144及び第3チャネル層146並びにこれらチャネル層に連続する接続層を含む導電体層140を形成する。導電体層140は、キャリア濃度が1×1018cm-3~1×1021cm-3の範囲内になるように構成されたインジウム錫酸化物ITOからなる酸化物導電体材料を用いる。2第2工程第2工程は、固体基板110の表面にゲート絶縁層130を形成する工程である図17c~図17e参照。。まず、図17cに示すように、固体基板110の表面に、強誘電体材料の原料を含む溶液例えば、PZTゾルゲル溶液を塗布して強誘電体材料の原料を含む膜131を形成する。次に、図17dに示すように、当該強誘電体材料の原料を含む膜131に凹凸型M5を押し付けることにより、強誘電体材料の原料を含む膜131に所定の段差を形成する。次に、強誘電体材料の原料を含む膜131に熱処理を施すことにより、図11eに示すように、固定基板110の表面に第1ゲート絶縁層132、第2ゲート絶縁層134を含むゲート絶縁層130を形成する。3第3工程第3工程は、ゲート絶縁層130の表面にゲート電極層120を形成する工程である図17f参照。。図17fに示すように、スパッタリング法及びフォトリソグラフィを用いて、ゲート絶縁層130の表面に白金Ptからなるゲート電極層120を形成する。以上のようにして、実施形態2に係るメモリー装置202を製造することができる。なお、実施形態2に係るメモリー装置202を製造する場合にも、実施形態1に係るメモリー装置200の別の製造方法又は実施形態1に係るメモリー装置200のさらに別の製造方法の場合と同様に、ゲート電極層、ゲート絶縁層及び導電体層を液体材料を用いて形成することができる。[変形例13及び14]図18は、変形例13及び14に係る電界効果トランジスター102a,102bを説明するために示す図である。図18aは変形例13に係る電界効果トランジスター102aの断面図であり、図18bは変形例14に係る電界効果トランジスター100bの断面図である。なお、図18a及び図18bは図3aに対応する断面図である。変形例13及び14に係る電界効果トランジスター102a,102bは、基本的には、実施形態2に係る電界効果トランジスター102と同様の構成を有するが、第1ゲート絶縁層132と第2ゲート絶縁層134とに層厚差を設ける方法が実施形態2に係る電界効果トランジスター102の場合と異なる。すなわち、変形例13に係る電界効果トランジスター102aにおいては、図18aに示すように、導電体層140に段差を設けることによって、第1ゲート絶縁層132と第2ゲート絶縁層134とに層厚差を設けており、変形例14に係る電界効果トランジスター102bは、図18bに示すように、固体基板110に段差を設けることによって、第1ゲート絶縁層132と第2ゲート絶縁層134とに層厚差を設けている。このように、変形例13及び14に係る電界効果トランジスター102a,102bは、第1ゲート絶縁層132と第2ゲート絶縁層134とに層厚差を設ける方法が実施形態2に係る電界効果トランジスター102の場合と異なるが、第1の抗電圧Vc1を有する第1ゲート絶縁層を有する情報記憶用の第1トランジスター部分と、第1の抗電圧Vc1よりも低い第2の抗電圧Vc2を有する第2ゲート絶縁層を有する情報読み出し/書き込み用の第2トランジスター部分TR2とが並列に接続された構造を有するため、実施形態2に係る電界効果トランジスター102の場合と同様に、NAND型メモリー装置のメモリーセルに用いる場合に読み出しディスターブ問題及び書き込みディスターブ問題を発生させることのない電界効果トランジスターとなる。なお、変形例13及び14に係る電界効果トランジスター102a,102bは、第1ゲート絶縁層132と第2ゲート絶縁層134とに層厚差を設ける方法以外の点においては実施形態2に係る電界効果トランジスター102の場合と同様の構成を有するため、実施形態2に係る電界効果トランジスター102が有する効果のうち該当する効果を有する。[変形例15~17]図19は、変形例15~17に係る電界効果トランジスター102c~102eを説明するために示す図である。図19aは変形例15に係る電界効果トランジスター102cの平面図であり、図19bは変形例15に係る電界効果トランジスター102cの断面図であり、図19cは変形例16に係る電界効果トランジスター102dの断面図であり、図19dは変形例15に係る電界効果トランジスター102eの断面図である。なお、図19bは図19aのA5-A5断面図であり、図19c及び図19dは図19bに対応する断面図である。変形例15~17に係る電界効果トランジスター102c~102eは、基本的には、実施形態2に係る電界効果トランジスター102並びに変形例13及び14に係る電界効果トランジスター102a,102bと同様の構成を有するが、図19a~図19dに示すように、第1トランジスター部分TR1がチャネル幅方向に分離された2以上のチャネル層を有する点で、実施形態2に係る電界効果トランジスター102並びに変形例13及び14に係る電界効果トランジスター102a,102bの場合と異なる。このように、変形例15~17に係る電界効果トランジスター102c~102eは、第1トランジスター部分TR1がチャネル幅方向に分離された2以上のチャネル層を有する点で、実施形態2に係る電界効果トランジスター102並びに変形例13及び14に係る電界効果トランジスター102a,102bの場合と異なるが、第1の抗電圧Vc1を有する第1ゲート絶縁層を有する情報記憶用の第1トランジスター部分と、第1の抗電圧Vc1よりも低い第2の抗電圧Vc2を有する第2ゲート絶縁層を有する情報読み出し/書き込み用の第2トランジスター部分TR2とが並列に接続された構造を有するため、実施形態2に係る電界効果トランジスター102並びに変形例13及び14に係る電界効果トランジスター102a,102bの場合と同様に、NAND型メモリー装置のメモリーセルに用いた場合に読み出しディスターブ問題及び書き込みディスターブ問題を発生させることのない電界効果トランジスターとなる。なお、変形例15~17に係る電界効果トランジスター102c~102eは、第1トランジスター部分TR1がチャネル幅方向に分離された2以上のチャネル層を有する点以外の点においては、実施形態2に係る電界効果トランジスター102並びに変形例13及び14に係る電界効果トランジスター102a,102bの場合と同様の構成を有するため、実施形態2に係る電界効果トランジスター102並びに変形例13及び14に係る電界効果トランジスター102a,102bが有する効果のうち該当する効果を有する。[実施形態3]図20は、実施形態3に係るメモリー装置204を説明するために示す図である。図20aはメモリー装置204の平面図であり、図20bは図20aのA1-A1断面図であり、図20cは図20aのA2-A2断面図であり、図20dは図20aのA3-A3断面図であり、図20eは図20aのA4-A4断面図である。実施形態3に係るメモリー装置204は、基本的には、実施形態1に係るメモリー装置200と同様の構成を有するが、図20に示すように、導電体層140における接続層に対応する領域にアルミニウムからなる低抵抗層150が形成されている点で、実施形態1に係るメモリー装置200の場合と異なる。このように、実施形態3に係るメモリー装置204は、導電体層140における接続層に対応する領域に低抵抗層150が形成されている点で、実施形態1に係るメモリー装置200の場合と異なるが、第1の抗電圧Vc1を有する第1ゲート絶縁層を有する情報記憶用の第1トランジスター部分と、第1の抗電圧Vc1よりも低い第2の抗電圧Vc2を有する第2ゲート絶縁層を有する情報読み出し/書き込み用の第2トランジスター部分TR2とが並列に接続された構造を有するため、実施形態1に係るメモリー装置200の場合と同様に、NAND型メモリー装置のメモリーセルに用いる場合に読み出しディスターブ問題及び書き込みディスターブ問題を発生させることのないメモリー装置となる。また、実施形態3に係るメモリー装置204は、導電体層140における接続層に対応する領域に低抵抗層150が形成されているため、接続層の抵抗を低減することが可能となることから、実施形態1に係るメモリー装置200よりも高速化が可能なメモリー装置となる。また、実施形態3に係るメモリー装置204は、導電体層140における接続層に対応する領域に低抵抗層150が形成されているため、第1トランジスター部分TR1、第2トランジスター部分TR2及びブロック選択トランジスターSWとしてエンハンスメントタイプのトランジスターを用いた場合に、これに起因して導電体層140が高抵抗なものになったとしても、十分に使用可能なメモリー装置となる。なお、実施形態3に係るメモリー装置204は、導電体層140における接続層に対応する領域に低抵抗層150が形成されている点以外の点においては、実施形態1に係るメモリー装置200の場合と同様の構成を有するため、実施形態1に係るメモリー装置200が有する効果のうち該当する効果を有する。実施形態4図21は、実施形態4に係るメモリー装置206を説明するために示す図である。図21aはメモリー装置206の平面図であり、図21bは図21aのA1-A1断面図であり、図21cは図21aのA2-A2断面図であり、図21dは図21aのA3-A3断面図であり、図21eは図21aのA4-A4断面図である。図21fは図21aのA6-A6断面図である。実施形態4に係るメモリー装置206は、基本的には、実施形態3に係るメモリー装置204と同様の構成を有するが、図21に示すように、導電体層140における接続層に対応する領域に、アルミニウムからなる低抵抗層150を形成する代わりに導電体層を厚く形成している点で、実施形態3に係るメモリー装置204の場合と異なる。このように、実施形態4に係るメモリー装置206は、導電体層140における接続層に対応する領域に、アルミニウムからなる低抵抗層150を形成する代わりに導電体層を厚く形成している点で、実施形態3に係るメモリー装置204の場合と異なるが、第1の抗電圧Vc1を有する第1ゲート絶縁層を有する情報記憶用の第1トランジスター部分TR1と、オン電圧Von及びオフ電圧Voffが-Vc1<Voff<Von<Vc1の関係を満たす値に設定された情報読み出し/書き込み用の第2トランジスター部分TR2とが並列に接続された構造を有するため、実施形態3に係るメモリー装置204の場合と同様に、NAND型メモリー装置のメモリーセルに用いる場合に読み出しディスターブ問題及び書き込みディスターブ問題を発生させることのないメモリー装置となる。また、実施形態4に係るメモリー装置206は、導電体層140における接続層に対応する領域に導電体層を厚く形成しているため、実施形態3に係るメモリー装置204の場合と同様に、接続層の抵抗を低減することが可能となる。また、実施形態4に係るメモリー装置206は、導電体層を形成する際に型押しするだけで導電体層140における接続層に対応する領域に導電体層を厚く形成することができるため、実施形態3に係るメモリー装置204よりも簡単にメモリー装置を製造することが可能となる。なお、実施形態4に係るメモリー装置204は、導電体層140における接続層に対応する領域に導電体層を厚く形成している点以外の点においては、実施形態3に係るメモリー装置204の場合と同様の構成を有するため、実施形態3に係るメモリー装置204が有する効果のうち該当する効果を有する。実施形態5図22は、実施形態5に係るメモリー装置400を説明するために示す図である。図22aはメモリー装置400の回路図であり、図22bは電界効果トランジスター300の構成を示す図であり、図22cは電界効果トランジスター300の等価回路図である。図23は、実施形態5に係るメモリー装置400を説明するために示す図である。図23aはメモリー装置400の平面図であり、図23bは図23aのA1-A1断面図であり、図23cは図23aのA2-A2断面図であり、図23dは図23aのA3-A3断面図であり、図23eは図23aのA4-A4断面図である。図24は、実施形態5に係るメモリー装置400を説明するために示す図である。図24aは、図24dの符号B1で囲まれた部分実施形態5に係る電界効果トランジスター300の拡大断面図であり、図24bは、図24eの符号B2で囲まれた部分ブロック選択トランジスターSWの拡大断面図であり、図24cは、第1トランジスター部分TR1の抗電圧Vc1と、第2トランジスター部分TR2及びブロック選択トランジスターSWのオン電圧Von及びオフ電圧Voffとの関係を示す図である。実施形態5に係るメモリー装置400は、図22に示すように、ビット線BLと、プレート線PLと、ワード線WL5~WL7と、メモリーセルM5~M7と、ビット線BLとプレート線PLとの間にメモリーセルM5~M7が複数個直列接続されたメモリーセルブロックMB1~MB3と、メモリーセルブロックMB1~MB3が複数個配設されたメモリーセルアレイ図示せず。とを備える。また、メモリーセルブロックMB1~MB3の各ブロック選択トランジスターSWには、ブロック選択線BS0~BS2がそれぞれ接続されている。なお、図22には示していないが、ワード線は8本あり、従って、各メモリブロック中、メモリーセルは8個ある。ワード線WL0~WL4及びメモリーセルM0~M4はそれぞれ図示を省略してある。各メモリーセルM0~M7は、図22、図23a、図23d及び図24aに示すように、第1トランジスター部分TR1と第2トランジスター部分TR2とを備える電界効果トランジスター300からなる。第1トランジスター部分TR1は、情報記憶用のトランジスターであり、図23a、図23c、図23d及び図24aに示すように、第1ソース端S1及び第1ドレイン端D1を有する第1チャネル層342と、第1チャネル層342の導通状態を制御する第1ゲート電極層322と、第1ゲート電極層322と第1チャネル層342との間に形成され第1の抗電圧Vc1図24c参照。を有する第1ゲート絶縁層332とを有する。第2トランジスター部分TR2は、情報読み出し/書き込み用のトランジスターであり、図23a、図23b、図23d及び図24aに示すように第2ソース端S2及び第2ドレイン端D2を有する第2チャネル層344と、第2チャネル層344の導通状態を制御する第2ゲート電極層324と、第2ゲート電極層324と第2チャネル層344との間に形成され、第1の抗電圧Vc1よりも低い第2の抗電圧Vc2図24c参照。を有する第2ゲート絶縁層334とを有する。第2トランジスター部分TR2のオン電圧Von及びオフ電圧Voffは、図24cに示すように、-Vc1<Voff<Von<Vc1の関係を満たす値に設定されている。そして、実施形態5に係る電界効果トランジスター300においては、第1ゲート絶縁層332と第2ゲート絶縁層334との組成差によって、第1トランジスター部分の特性と第2トランジスター部分の特性とを異ならせており、これによって、第2トランジスター部分のオン電圧Von及びオフ電圧Voffが-Vc1<Voff<Von<Vc1の関係を満たす値になるようにしている。第1トランジスター部分TR1及び第2トランジスター部分TR2は、図22並びに図23a~図23cに示すように、第1ソース端S1と第2ソース端S2とが接続され、第1ドレイン端D1と第2ドレイン端D2とが接続され、さらには第1ゲート電極層322と第2ゲート電極層124とが共通のワード線WL図23cではゲート電極層320に対応に接続された状態で並列に接続されている。第1トランジスター部分TR1及び第2トランジスター部分TR2は、図23d及び図24aに示すように、チャネル幅方向に並列して配置されている。メモリーセルブロック例えばMB1は、図22に示すように、少なくとも1つのブロック選択トランジスターSWを介してビット線BLに接続されている。ブロック選択トランジスターSWは、図23a~図23c、図23e及び図24bに示すように、第3チャネル層別のチャネル層346と、第3チャネル層346の導通状態を制御する第3ゲート電極層別のゲート電極層326と、第3ゲート電極層326と第3チャネル層346との間に形成され第1の抗電圧Vc1よりも低い第3の抗電圧Vc3を有する第3ゲート絶縁層別のゲート電極層336とを有するブロック選択トランジスターSWからなる。なお、本実施形態においては、第3の抗電圧Vc3の値を第2の抗電圧Vc2の値と同一としているため、図24cにおいては、符号Vc3の値の図示を省略している。第1チャネル層342、第2チャネル層344及び第3チャネル層346は、同一工程で形成される導電体層340からなり、同一のメモリーセルブロック例えばMB1に属する複数のメモリーセルM0~M7のうち隣接する2つのメモリーセル例えばM6及びM7は、図23a~図23cに示すように、当該2つのメモリーセルにおける第1チャネル層342及び第2チャネル層344に連続しかつこれらのチャネル層342,344と同一工程で形成される導電体層340からなる接続層によって接続され、かつ、同一のメモリーセルブロック例えばMB1に属するブロック選択トランジスターSW及び当該ブロック選択トランジスターSWに隣接するメモリーセルメモリーセルM0は、当該メモリーセルM0における第1チャネル層342及び第2チャネル層344並びにブロック選択トランジスターSWにおける第3チャネル層346に連続しかつこれらのチャネル層342,344,346と同一工程で形成される導電体層340からなる接続層によって接続されている。実施形態5に係る電界効果トランジスター300は、第1トランジスター部分TR1及び第2トランジスター部分TR2が、図23d及び図24aに示すように、固体基板310における一方の表面上に、第1ゲート電極層322及び第2ゲート電極層324を構成するゲート電極層320と、第1ゲート絶縁層332及び第2ゲート絶縁層334を構成するゲート絶縁層330と、第1チャネル層342及び第2チャネル層344を構成する導電体層340とがこの順序で形成された、いわゆるダブルチャネルボトムゲート構造を有する。実施形態5に係る電界効果トランジスター300においては、導電体層340として、インジウム錫酸化物ITOからなる酸化物導電体を用いる。また、ゲート電極層320として、Ptを用いる。また、固体基板310として、Si基板の表面にSiO2層及びTi層を介してSTOSrTiO層を形成した絶縁性基板を用いる。さらにまた、第1ゲート絶縁層332に用いる強誘電体材料としてTiリッチの正方晶系のPZTを用い、第2ゲート絶縁層334に用いる強誘電体材料としてZrリッチの菱面体結晶系のPZTを用いる。従って、第1ゲート絶縁層332及び第2ゲート絶縁層334は、異なる組成の強誘電体材料からなる。実施形態5に係るメモリー装置300において、情報の読み出し及び書き込みは、以下のようにして行う。図25は、実施形態5に係るメモリー装置400における情報読み出し動作を説明するために示す図である。図26は、実施形態5に係るメモリー装置400における情報書き込み動作を説明するために示す図である。すなわち、情報読み出し時には、図25に示すように、非選択セルM0~M5,M7に接続されたワード線WL0~WL5,WL7にオン電圧Vonを印加するとともに、選択セルM6に接続されたワード線WL6にオフ電圧Voffを印加する。これにより、非選択セルM0~M5,M7における第2トランジスター部分TR2はすべてオンとなり、選択セルM6における第2トランジスター部分TR2はオフになるため、選択セルM6に保持されている情報を読み出すことができる。すなわち、ビット線BLとプレート線PLとの間に所定の電圧を印加しておけば、そのときに電流が流れるかどうかで、選択セルM6に書き込まれている情報が1なのか0なのかを判断することができ、それゆえ、選択セルM6に保持されている情報を読み出すことができるのである。そして、このとき、第2トランジスター部分TR2のオン電圧Von及びオフ電圧Voffが-Vc1<Voff<Von<Vc1の関係を満たす値に設定されているため、上記したオン電圧Von又はオフ電圧Voffによっては第1トランジスター部分TR1をオンにすることがないため、非選択セルM0~M5,M7及び選択セルM6におけるいずれの第1トランジスター部分TR1に対しても、保持する情報を破壊することがない。その結果、実施形態5に係る電界効果トランジスター300及び実施形態5に係るメモリー装置400は、読み出しディスターブ問題を発生させることがない電界効果トランジスター及びメモリー装置となる。また、情報書き込み時には、図26に示すように、非選択セルM0~M5,M7に接続されたワード線WL0~WL5,WL7にオン電圧Vonを印加するとともに、選択セルM6に接続されたワード線WL6に第1の抗電圧Vc1よりも高い第1書き込み電圧Vw:Vw>Vc1及び第1の抗電圧Vc1に負号を付した電圧-Vc1よりも低い第2書き込み電圧-Vw:-Vw<-Vc1のいずれかを印加する。これにより、非選択セルM0~M5,M7における第2トランジスター部分TR2はすべてオンになるため、第1トランジスター部分TR1を用いなくても、第2トランジスター部分TR2を通じて、選択セルM6の第2ドレイン端及び第2ソース端のそれぞれをビット線BL及びプレート線PLの電位と同じ接地電位にすることができるようになる。このため、非選択セルM0~M5,M7における第1トランジスター部分TR1が保持している情報を破壊することなく、選択セルM6に新たな情報を書き込むことができるようになる。その結果、実施形態5に係るの電界効果トランジスター300及び実施形態5に係るメモリー装置400は、書き込みディスターブ問題を発生させることがない電界効果トランジスター及びメモリー装置となる。実施形態5におけるメモリー装置の駆動波形は、情報読み出し時の駆動波形も、情報書き込み時の駆動波形も、実施形態1におけるメモリー装置の駆動方法の場合と同じである図6及び図7参照。。<実施形態5に係るメモリー装置400の製造方法>実施形態5に係るメモリー装置400は、第1工程~第3工程をこの順序で実施することにより製造することができる。以下、工程順に説明する。図27は、実施形態5に係るメモリー装置400を製造する方法を説明するために示す図である。図27a~図27gは各工程図である。1第1工程第1工程は、固体基板310の表面にゲート電極層320を形成する工程である図27a~図27b参照。。図27a及び図27bに示すように、スパッタリング法及びフォトリソグラフィを用いて、固体基板310の表面に白金Ptからなるゲート電極層320を形成する。なお、第1工程においては、スパッタリング法及びフォトリソグラフィを用いて、固体基板310の表面に白金Ptからなるゲ-ト電極層320を形成したが、真空蒸着法例えばEB蒸着法又はCVD法及びフォトリソグラフィを用いて、固体基板310の表面に白金Ptからなるゲ-ト電極層320を形成してもよいし、白金材料を含有するゾルゲル溶液及び凹凸型による型押し成形技術を用いて、固体基板310の表面に白金Ptからなるゲ-ト電極層320を形成してもよい。2第2工程第2工程は、固体基板310の表面にゲート絶縁層330を形成する工程である図27c~図27f参照。。まず、図27cに示すように、スパッタリング法を用いて、固体基板310の表面上にゲート電極層320を覆うようにZrリッチの正方晶系のPZTからなる層331を形成する。次に、図27dに示すように、フォトリソグラフィを用いて第1ゲート絶縁層332を形成する領域においてZrリッチの正方晶系のPZTからなる層331を除去する。次に、図27eに示すように、スパッタリング法を用いて、固体基板310の表面上にZrリッチの正方晶系のPZTからなる層331を覆うようにTiリッチの菱面体結晶系のPZTからなる層333を形成する。次に、図27fに示すように、CMP法を用いて、Zrリッチの正方晶系のPZTからなる層331が露出するまでTiリッチの菱面体結晶系のPZTからなる層333を研磨して、第1ゲート絶縁層332、第2ゲート絶縁層334及び第3ゲート絶縁層336を含むゲート絶縁層330を形成する。3第3工程第3工程は、ゲート絶縁層330の表面に、第1チャネル層342、第2チャネル層344及び第3チャネル層346並びにこれらチャネル層に連続する接続層を含む導電体層340を形成する工程である図27g参照。。図27gに示すように、スパッタリング法及びフォトリソグラフィを用いて、ゲート絶縁層330の表面に、第1チャネル層342、第2チャネル層344及び第3チャネル層346並びにこれらチャネル層に連続する接続層を含む導電体層340を形成する。導電体層340は、キャリア濃度が1×1018cm-3~1×1021cm-3の範囲内になるように構成されたインジウム錫酸化物ITOからなる酸化物導電体材料を用いる。以上のようにして、実施形態5に係るメモリー装置400を製造することができる。<実施形態5に係るメモリー装置400の別の製造方法>実施形態5に係るメモリー装置400は、第1工程~第3工程をこの順序で実施することにより製造することもできる。以下、工程順に説明する。図28~図30は、実施形態5に係るメモリー装置400を製造する別の方法を説明するために示す図である。図28a~図28c、図29a~図29f及び図30a~図30eは各工程図である。1第1工程第1工程は、固体基板310の表面にゲート電極層320を形成する工程である図28参照。。まず、図28aに示すように、固体基板310の表面に、少なくとも凸部分にめっき触媒微粒子321を付着させておいた凹凸型凹凸モールドということもある。M1を押し付けることにより、図28bに示すように、固体基板310におけるゲート電極層320を形成する部分にめっき触媒微粒子を付着させる。次に、固体基板310の表面に無電解めっきを施すことにより、図28cに示すように、無電解めっき触媒微粒子321が付着した領域に、例えば白金Ptからなるゲート電極層320を形成する。2第2工程第2工程は、固体基板310の表面にゲート絶縁層330を形成する工程である図29参照。。まず、図29aに示すように、固体基板310の表面に、強誘電体材料の原料を含む溶液例えば、ZrリッチなPZTゾルゲル溶液を塗布して強誘電体材料の原料を含む膜331を形成する。次に、図29b及び図29cに示すように、当該強誘電体材料の原料を含む膜331に、第1ゲート絶縁膜332を形成する領域が凸となる凹凸型M5を押し付けることにより、強誘電体材料の原料を含む膜331に所定の凹部を形成する。次に、強誘電体材料の原料を含む膜331に熱処理を施して、第2ゲート絶縁層334を含むゲート絶縁膜を形成する。次に、図29dに示すように、第2ゲート絶縁層334を含むゲート絶縁膜の表面を覆うように、強誘電体材料の原料を含む溶液例えば、TiリッチなPZTゾルゲル溶液を塗布して強誘電体材料の原料を含む膜333を形成する。次に、図29eに示すように当該強誘電体材料の原料を含む膜333に平坦型フラットモールドということもある。M6を押し付けることにより、第1ゲート絶縁膜332を形成する領域以外の領域から強誘電体材料の原料を含む膜333を除去し、上記した所定の凹部に強誘電体材料の原料を含む膜333が埋め込まれた構造を形成する。次に、強誘電体材料の原料を含む膜333に熱処理を施して、図29fに示すように、第1ゲート絶縁膜332を形成する。3第3工程第3工程は、ゲート絶縁層330の表面に、第1チャネル層342、第2チャネル層344及び第3チャネル層346並びにこれらチャネル層342,344,346に連続する接続層を含む導電体層340を形成する工程である図30参照。。まず、図30a及び図30bに示すように、酸化物導電性材料の原料を含む溶液例えば、ITOゾルゲル溶液をゲート絶縁層330の表面に塗布することにより酸化物導電性材料の原料を含む膜341を形成する。なお、酸化物導電性材料の原料を含む溶液には、完成時に導電体層340のキャリア濃度が1×1018cm-3~1×1021cm-3の範囲内になるような濃度の不純物が添加されている。次に、図30c~図30dに示すように、第1チャネル層342、第2チャネル層344及び第3チャネル層346並びにこれらチャネル層に連続する接続層に対応する領域が凹となるように形成された凹凸型M4を用いて、酸化物導電性材料の原料を含む膜341に対して型押し成形加工を行う。このとき、第1チャネル層342、第2チャネル層344及び第3チャネル層346の層厚が完成時に5nm~100nmの範囲内にある所定の層厚になるように酸化物導電体材料の原料を含む膜341に対する型押し成形加工を行う。次に、酸化物導電性材料の原料を含む膜341に熱処理を施すことにより、第1チャネル層342、第2チャネル層344及び第3チャネル層346並びにこれらチャネル層342,344,346に連続する接続層を含む導電体層340を形成する。以上のようにして、実施形態5に係る電界効果トランジスター300を製造することができる。また、実施形態5に係るメモリー装置400を製造することができる。この場合、液体材料を用いて真空プロセスを用いることなく、実施形態5に係る電界効果トランジスター300及び実施形態5に係るメモリー装置400を製造することができる。<実施形態5に係るメモリー装置400のさらに別の製造方法>実施形態5に係るメモリー装置400のさらに別の製造方法は、基本的には実施形態5に係るメモリー装置400の別の製造方法と同様の工程を有するが、型押し成形技術を用いて第1工程を実施する点で実施形態5に係るメモリー装置400の別の製造方法とは異なる。以下、第1工程のみ説明する。図31は、実施形態5に係るメモリー装置400を製造するさらに別の方法を説明するために示す図である。図31a~図31fは各工程図である。なお、図31a~図31fは、図23bに対応する断面図である。まず、熱処理することにより酸化ニッケルランタンLaNiO3となる機能性液体材料を準備する。具体的には、金属無機塩硝酸ランタン六水和物及び酢酸ニッケル四水和物を含有する溶液溶媒:2ーメトキシエタノールを準備する。次に、図31a及び図31bに示すように、固体基板310における一方の表面に、スピンコート法を用いて機能性液体材料を塗布し例えば、500rpm25秒、その後、固体基板310をホットプレート上に置き60°Cで1分間乾燥させることにより、酸化ニッケルランタンの前駆体組成物層320’層厚300nmを形成する。次に、図31c~図31eに示すように、ゲート電極層320の段差に対応する段差を有する凹凸型M1aを用いて、150°Cで前駆体組成物層320’に対して型押し加工を施すことにより、前駆体組成物層320’に型押し構造を形成する。型押し加工を施すときの圧力は、5MPaとする。次に、前駆体組成物層320’を弱い条件で全面エッチングすることにより、ゲート電極層320に対応する領域以外の領域から前駆体組成物層を完全に除去する全面エッチング工程。全面エッチング工程は、ウェットエッチング技術HF:HCl溶液を用いて真空プロセスを用いることなく行う。最後に、前駆体組成物層320’をRTA装置を用いて高温で650°C、10分間熱処理することにより、図31fに示すように、前駆体組成物層320’から、酸化ニッケルランタンからなるゲート電極層320を形成する。このような方法によっても、実施形態5に係る電界効果トランジスターの別の製造方法の場合と同様に、ゲート電極層120を形成することができる。その後、実施形態1に係るメモリー装置400の別の製造方法の場合と同様にゲート絶縁層330及び導電体層340を形成することにより、実施形態5に係るメモリー装置400を製造することができる。[変形例18]図32は、変形例18に係る電界効果トランジスター300aの断面構造を示す図である。変形例18に係る電界効果トランジスター300aは、基本的には、実施形態5に係る電界効果トランジスター300と同様の構成を有するが、図32に示すように、第1トランジスター部分TR1及び第2トランジスター部分TR2が互いにチャネル幅方向に分離されている点で、実施形態5に係る電界効果トランジスター300の場合と異なる比較のため、図24a参照。。このように、変形例18に係る電界効果トランジスター300aは、第1トランジスター部分TR1及び第2トランジスター部分TR2が互いにチャネル幅方向に分離されている点で、実施形態5に係る電界効果トランジスター300の場合と異なるが、第1の抗電圧Vc1を有する第1ゲート絶縁層を有する情報記憶用の第1トランジスター部分TR1と、オン電圧Von及びオフ電圧Voffが-Vc1<Voff<Von<Vc1の関係を満たす値に設定された情報読み出し/書き込み用の第2トランジスター部分TR2とが並列に接続された構造を有するため、実施形態5に係る電界効果トランジスター300の場合と同様に、NAND型メモリー装置のメモリーセルに用いる場合に読み出しディスターブ問題及び書き込みディスターブ問題を発生させることのない電界効果トランジスターとなる。また、変形例18に係る電界効果トランジスター300aによれば、第1トランジスター部分TR1及び第2トランジスター部分TR2が互いにチャネル幅方向に分離されているため、より信頼性の高い電界効果トランジスターを構成できるようになる。なお、変形例18に係る電界効果トランジスター300aは、第1トランジスター部分TR1及び第2トランジスター部分TR2が互いにチャネル幅方向に分離されている点以外の点においては、実施形態1に係る電界効果トランジスター300の場合と同様の構成を有するため、実施形態5に係る電界効果トランジスター300が有する効果のうち該当する効果を有する。[変形例19]図33は、変形例19に係る電界効果トランジスター300bの断面構造を示す図である。変形例19に係る電界効果トランジスター300bは、基本的には、実施形態5に係る電界効果トランジスター300と同様の構成を有するが、図33に示すように、第1トランジスター部分TR1がチャネル幅方向に分離された2つのチャネル層を有する点で、実施形態5に係る電界効果トランジスター300の場合と異なる比較のため、図24a参照。。このように、変形例19に係る電界効果トランジスター300bは、第1トランジスター部分TR1がチャネル幅方向に分離された2つのチャネル層を有する点で、実施形態5に係る電界効果トランジスター300の場合と異なるが、第1の抗電圧Vc1を有する第1ゲート絶縁層を有する情報記憶用の第1トランジスター部分TR1と、オン電圧Von及びオフ電圧Voffが-Vc1<Voff<Von<Vc1の関係を満たす値に設定された情報読み出し/書き込み用の第2トランジスター部分TR2とが並列に接続された構造を有するため、実施形態5に係る電界効果トランジスター300の場合と同様に、NAND型メモリー装置のメモリーセルに用いる場合に読み出しディスターブ問題及び書き込みディスターブ問題を発生させることのない電界効果トランジスターとなる。また、変形例19に係る電界効果トランジスター300bによれば、第1トランジスター部分TR1がチャネル幅方向に分離された2つのチャネル層を有するため、より信頼性の高い電界効果トランジスターを構成できるようになる。なお、変形例19に係る電界効果トランジスター300bは、第1トランジスター部分TR1がチャネル幅方向に分離された2以上のチャネル層を有する点以外の点においては、実施形態5に係る電界効果トランジスター300の場合と同様の構成を有するため、実施形態5に係る電界効果トランジスター300が有する効果のうち該当する効果を有する。[実施形態6]図34は、実施形態6に係るメモリー装置402を説明するために示す図である。図34aはメモリー装置402の平面図であり、図34bは図34aのA1-A1断面図であり、図34cは図34aのA2-A2断面図であり、図34dは図34aのA3-A3断面図であり、図34eは図34aのA4-A4断面図である。図35は、実施形態6に係るメモリー装置402を説明するために示す図である。図35aは、図34dの符号B1で囲まれた部分実施形態6に係る電界効果トランジスター302の拡大断面図であり、図35bは、図34eの符号B2で囲まれた部分ブロック選択トランジスターSWの拡大断面図であり、図35cは、第1トランジスター部分TR1の抗電圧Vc1と、第2トランジスター部分TR2及びブロック選択トランジスターSWのオン電圧Von及びオフ電圧Voffとの関係を示す図である。実施形態6に係るメモリー装置402は、基本的には、実施形態5に係るメモリー装置400と同様の構成を有するが、第1トランジスター部分TR1、第2トランジスター部分TR2及びブロック選択トランジスターSWがトップゲート構造を有する点で、実施形態5に係るメモリー装置400の場合と異なる。すなわち、実施形態6に係るメモリー装置402においては、図34及び図35に示すように、第1トランジスター部分TR1、第2トランジスター部分TR2及びブロック選択トランジスターSWは、固体基板310の表面に、第1チャネル層342、第2チャネル層344及び第3チャネル層346を構成する導電体層340、第1ゲート絶縁層332、第2ゲート絶縁層334及び第3ゲート絶縁層336を構成するゲート絶縁層330並びに第1ゲート電極層322、第2ゲート電極層324及び第3ゲート電極層326を構成するゲート電極層320がこの順序で形成されたトップゲート構造を有する。このように、実施形態6に係るメモリー装置402は、第1トランジスター部分TR1、第2トランジスター部分TR2及びブロック選択トランジスターSWがトップゲート構造を有する点で、実施形態5に係るメモリー装置400の場合と異なるが、第1の抗電圧Vc1を有する第1ゲート絶縁層を有する第1トランジスター部分TR1と、オン電圧Von及びオフ電圧Voffが-Vc1<Voff<Von<Vc1の関係を満たす値に設定された第2トランジスター部分TR2とが並列に接続された構造を有するため、実施形態5に係るメモリー装置400の場合と同様に、読み出しディスターブ問題及び書き込みディスターブ問題を発生させることのないメモリー装置となる。なお、実施形態6に係るメモリー装置402は、第1トランジスター部分TR1、第2トランジスター部分TR2及びブロック選択トランジスターSWがトップゲート構造を有する点以外の点においては、実施形態5に係るメモリー装置400の場合と同様の構成を有するため、実施形態5に係るメモリー装置400が有する効果のうち該当する効果を有する。実施形態6に係るメモリー装置402は、第1工程~第3工程をこの順序で実施することにより製造することができる。以下、工程順に説明する。図36は、実施形態6に係るメモリー装置402を製造する方法を説明するために示す図である。図36a~図36gは各工程図である。1第1工程第1工程は、固体基板310の表面に、第1チャネル層342、第2チャネル層344及び第3チャネル層346並びにこれらチャネル層に連続する接続層を含む導電体層340を形成する工程である図36a及び図36b参照。。図36a及び図36bに示すように、スパッタリング法及びフォトリソグラフィを用いて、固体基板310の表面に、第1チャネル層342、第2チャネル層344及び第3チャネル層346並びにこれらチャネル層に連続する接続層を含む導電体層340を形成する。導電体層340は、キャリア濃度が1×1018cm-3~1×1021cm-3の範囲内になるように構成されたインジウム錫酸化物ITOからなる酸化物導電体材料を用いる。2第2工程第2工程は、固体基板310の表面にゲート絶縁層330を形成する工程である図36c~図36f参照。。まず、図36cに示すように、スパッタリング法を用いて、固体基板310の表面上に導電体層340を覆うようにZrリッチの菱面体結晶系のPZTからなる層331を形成する。次に、図36dに示すように、フォトリソグラフィを用いて第1ゲート絶縁層332を形成する領域においてZrリッチの菱面体結晶系のPZTからなる層331を除去する。次に、図36eに示すように、スパッタリング法を用いて、固体基板310の表面上にZrリッチの菱面体結晶系のPZTからなる層331を覆うようにTiリッチの正方晶系のPZTからなる層333を形成する。次に、図36fに示すように、CMP法を用いて、Zrリッチの菱面体結晶系のPZTからなる層331が露出するまでTiリッチの正方晶系のPZTからなる層333を研磨して、第1ゲート絶縁層332、第2ゲート絶縁層334及び第3ゲート絶縁層336を含むゲート絶縁層330を形成する。3第3工程第3工程は、ゲート絶縁層330の表面にゲート電極層320を形成する工程である図36g参照。。図36gに示すように、スパッタリング法及びフォトリソグラフィを用いて、ゲート絶縁層330の表面に白金Ptからなるゲート電極層320を形成する。以上のようにして、実施形態6に係るメモリー装置402を製造することができる。なお、実施形態5の場合と同様に、液体材料を用いて真空プロセスを用いることなく、実施形態6に係る電界効果トランジスター302及び実施形態6に係るメモリー装置402を製造することもできる。実施形態7図37は、実施形態7に係るメモリー装置404を説明するために示す図である。図37aはメモリー装置404の回路図であり、図37bは電界効果トランジスター304の構成を示す図であり、図37cは電界効果トランジスター304の等価回路図である。図38は、実施形態7に係るメモリー装置404を説明するために示す図である。図38aは電界効果トランジスター304の断面図であり、図38bはブロック選択トランジスターSWの断面図であり、図38cは、第1トランジスター部分TR1のヒステリシス特性と、第2トランジスター部分TR2及びブロック選択トランジスターSWのオン電圧Von及びオフ電圧Voffとの関係を示す図である。図39は、実施形態7に係るメモリー装置404における情報読み出し時の駆動波形を説明するために示す図である。図39aは駆動波形を示し、図39bはドレイン電流を示す。図40は、実施形態7に係るメモリー装置404における情報書き込み時の駆動波形を示す図である。実施形態7に係るメモリー装置404は、基本的には、実施形態5に係るメモリー装置400と同様の構成を有するが、図37及び図38に示すように、第2トランジスター部分TR2の構成が実施形態5に係るメモリー装置400の場合と異なる。すなわち、実施形態7に係るメモリー装置404においては、第2トランジスター部分TR2は、常誘電体材料例えばBZNBi1.5Zn1.0Nb1.5O7からなる第2ゲート絶縁層335を備える。第2トランジスター部分TR2は、ディプレッションタイプのトランジスターである。このように、実施形態7に係るメモリー装置404は、第2トランジスター部分TR2の構成が実施形態5に係るメモリー装置400の場合と異なるが、第1の抗電圧Vc1を有する第1ゲート絶縁層を有する情報記憶用の第1トランジスター部分TR1と、オン電圧Von及びオフ電圧Voffが-Vc1<Voff<Von<Vc1の関係を満たす値に設定された情報読み出し/書き込み用の第2トランジスター部分TR2とが並列に接続された構造を有するため、実施形態5に係るメモリー装置400の場合と同様に、NAND型メモリー装置のメモリーセルに用いる場合に読み出しディスターブ問題及び書き込みディスターブ問題を発生させることのないメモリー装置となる。なお、第2トランジスター部分TR2は、ディプレッションタイプのトランジスターであるため、図39に示すように、選択セルに接続されたワード線にオフ電圧Voffを与えるだけで選択セルに対する情報の読み出しを行うことができる。また、図40に示すように、選択セルに接続されたワード線に第1書き込み電圧Vw又は第2書き込み電圧-Vwを与えるだけで選択セルに対する情報の書き込みを行うことができる。このため、実施形態7に係るメモリー装置404によれば、駆動波形を単純なものにすることができ、また、消費電力を小さなものにすることができる。実施形態8図41は、実施形態8に係るメモリー装置406図示せず。を説明するために示す図である。図41aは電界効果トランジスター406の断面図であり、図41bはブロック選択トランジスターSWの断面図であり、図41cは、第1トランジスター部分TR1のヒステリシス特性と、第2トランジスター部分TR2及び第3トランジスターのオン電圧Von及びオフ電圧Voffとの関係を示す図である。図42は、実施形態8に係るメモリー装置406における情報読み出し時の駆動波形を説明するために示す図である。図42aは駆動波形を示し、図42bはドレイン電流を示す。図43は、実施形態8に係るメモリー装置406における情報書き込み時の駆動波形を示す図である。実施形態8に係るメモリー装置406は、基本的には、実施形態7に係るメモリー装置404と同様の構成を有するが、図41cに示すように、第2トランジスター部分TR2がエンハンスメントタイプのトランジスターである点で、実施形態7に係るメモリー装置404の場合と異なる。このように、実施形態8に係るメモリー装置406は、第2トランジスター部分TR2がエンハンスメントタイプのトランジスターである点で実施形態7に係るメモリー装置404の場合と異なるが、第1の抗電圧Vc1を有する第1ゲート絶縁層を有する情報記憶用の第1トランジスター部分TR1と、オン電圧Von及びオフ電圧Voffが-Vc1<Voff<Von<Vc1の関係を満たす値に設定された情報読み出し/書き込み用の第2トランジスター部分TR2とが並列に接続された構造を有するため、実施形態7に係るメモリー装置404の場合と同様に、NAND型メモリー装置のメモリーセルに用いる場合に読み出しディスターブ問題及び書き込みディスターブ問題を発生させることのないメモリー装置となる。なお、実施形態8に係るメモリー装置406においては、第2トランジスター部分TR2がエンハンスメントタイプのトランジスターであるため、図42及び図43に示すように、非選択セルに接続されたワード線に常時オン電圧Vonを与える必要があるため、実施形態7に係るメモリー装置404の場合よりも消費電力が若干高いという特徴を有する。[実施形態9]図44は、実施形態9に係るメモリー装置407を説明するために示す図である。図44aはメモリー装置408の平面図であり、図44bは図44aのA1-A1断面図であり、図44cは図44aのA2-A2断面図であり、図44dは図44aのA3-A3断面図であり、図44eは図44aのA4-A4断面図である。実施形態9に係るメモリー装置408は、基本的には、実施形態5に係るメモリー装置400と同様の構成を有するが、図44に示すように、導電体層340における接続層に対応する領域にアルミニウムからなる低抵抗層350が形成されている点で、実施形態5に係るメモリー装置400の場合と異なる。このように、実施形態9に係るメモリー装置407は、導電体層340における接続層に対応する領域に低抵抗層350が形成されている点で、実施形態5に係るメモリー装置400の場合と異なるが、第1の抗電圧Vc1を有する第1ゲート絶縁層を有する情報記憶用の第1トランジスター部分TR1と、オン電圧Von及びオフ電圧Voffが-Vc1<Voff<Von<Vc1の関係を満たす値に設定された情報読み出し/書き込み用の第2トランジスター部分TR2とが並列に接続された構造を有するため、実施形態5に係るメモリー装置400の場合と同様に、NAND型メモリー装置のメモリーセルに用いる場合に読み出しディスターブ問題及び書き込みディスターブ問題を発生させることのないメモリー装置となる。また、実施形態9に係るメモリー装置407は、導電体層340における接続層に対応する領域に低抵抗層350が形成されているため、接続層の抵抗を低減することが可能となることから、実施形態5に係るメモリー装置400よりも高速化が可能なメモリー装置となる。なお、実施形態9に係るメモリー装置407は、導電体層340における接続層に対応する領域に低抵抗層350が形成されている点以外の点においては、実施形態5に係るメモリー装置400の場合と同様の構成を有するため、実施形態5に係るメモリー装置400が有する効果のうち該当する効果を有する。[実施形態10]図45は、実施形態10に係るメモリー装置408を説明するために示す図である。図45aはメモリー装置409の平面図であり、図45bは図45aのA1-A1断面図であり、図45cは図45aのA2-A2断面図であり、図45dは図45aのA3-A3断面図であり、図45eは図45aのA4-A4断面図であり、図45fは図45aのA6-A6断面図である。実施形態10に係るメモリー装置409は、基本的には、実施形態9に係るメモリー装置407と同様の構成を有するが、図45に示すように、導電体層340における接続層に対応する領域にアルミニウムからなる低抵抗層350を形成する代わりに導電体層を厚く形成している点で、実施形態9に係るメモリー装置407の場合と異なる。このように、実施形態10に係るメモリー装置408は、導電体層340における接続層に対応する領域にアルミニウムからなる低抵抗層350を形成する代わりに導電体層を厚く形成している点で、実施形態9に係るメモリー装置407の場合と異なるが、第1の抗電圧Vc1を有する第1ゲート絶縁層を有する情報記憶用の第1トランジスター部分TR1と、オン電圧Von及びオフ電圧Voffが-Vc1<Voff<Von<Vc1の関係を満たす値に設定された情報読み出し/書き込み用の第2トランジスター部分TR2とが並列に接続された構造を有するため、実施形態9に係るメモリー装置407の場合と同様に、NAND型メモリー装置のメモリーセルに用いる場合に読み出しディスターブ問題及び書き込みディスターブ問題を発生させることのないメモリー装置となる。また、実施形態10に係るメモリー装置408は、導電体層340における接続層に対応する領域において導電体層を厚く形成しているため、実施形態9に係るメモリー装置407の場合と同様に、接続層の抵抗を低減することが可能となる。また、実施形態10に係るメモリー装置408は、導電体層を形成する際に型押しするだけで導電体層340における接続層に対応する領域に導電体層を厚く形成することができるため、実施形態9に係るメモリー装置407よりも簡単にメモリー装置を製造することが可能となる。なお、実施形態10に係るメモリー装置408は、導電体層340における接続層に対応する領域に導電体層を厚く形成している点以外の点においては、実施形態9に係るメモリー装置407の場合と同様の構成を有するため、実施形態9に係るメモリー装置407が有する効果のうち該当する効果を有する。[実施形態11]図46は、実施形態11に係るメモリー装置409を説明するために示す図である。図46aはメモリー装置409の平面図であり、図46bは図46aのA1-A1断面図であり、図46cは図46aのA2-A2断面図であり、図46dは図46aのA3-A3断面図であり、図46eは図46aのA4-A4断面図である。図47及び図48は、実施形態11に係るメモリー装置409を製造する方法を説明するために示す図である。図47a~図47e及び図48a~図48eは各工程図である。実施形態11に係るメモリー装置409は、基本的には、実施形態5に係るメモリー装置400と同様の構成を有するが、第1ゲート絶縁層332の組成と第2ゲート絶縁層334の組成とを異ならせる手段が実施形態5に係るメモリー装置400の場合と異なる。すなわち、実施形態11に係るメモリー装置409においては、図46~図48に示すように、第1ゲート絶縁層332の組成と第2ゲート絶縁層334の組成とを異ならせる手段として、第1ゲート絶縁層332と第2ゲート絶縁層334との層厚差を利用している。このように、実施形態11に係るメモリー装置409は、第1ゲート絶縁層332の組成と第2ゲート絶縁層334の組成とを異ならせる手段が実施形態5に係るメモリー装置400の場合と異なるが、第1の抗電圧Vc1を有する第1ゲート絶縁層を有する情報記憶用の第1トランジスター部分TR1と、オン電圧Von及びオフ電圧Voffが-Vc1<Voff<Von<Vc1の関係を満たす値に設定された情報読み出し/書き込み用の第2トランジスター部分TR2とが並列に接続された構造を有するため、実施形態1に係るメモリー装置202の場合と同様に、読み出しディスターブ問題及び書き込みディスターブ問題を発生させることのないメモリー装置となる。なお、実施形態11に係るメモリー装置409は、第1ゲート絶縁層332の組成と第2ゲート絶縁層334の組成とを異ならせる手段以外の点においては、実施形態5に係るメモリー装置400の場合と同様の構成を有するため、実施形態5に係るメモリー装置400が有する効果のうち該当する効果を有する。実施形態11に係るメモリー装置409は、第1工程~第3工程をこの順序で実施することにより製造することができる。以下、工程順に説明する。1第1工程第1工程は、固体基板310の表面にゲート電極層320を形成する工程である。実施形態5に係る電界効果トランジスター300の別の製造方法の場合と同様の方法により第1工程を行い、固体基板310の表面にゲート電極層320を形成する図28参照。。なお、ゲート電極層320を形成した後、ゲート電極層320を覆うように固体基板310の表面にZrからなるシード層360を形成しておく。2第2工程第2工程は、固体基板310の表面にゲート絶縁層330を形成する工程である図47参照。。まず、図47bに示すように、固体基板310の表面に、強誘電体材料の原料を含む溶液例えば、TiリッチなPZTゾルゲル溶液を塗布して強誘電体材料の原料を含む膜331を形成する。次に、図47cに示すように、当該強誘電体材料の原料を含む膜331に、第2ゲート絶縁層334を形成する領域が凸となる凹凸型M5を押し付けることにより、強誘電体材料の原料を含む膜331に所定の凹部を形成する。次に、図47dに示すように、強誘電体材料の原料を含む膜331にプラズマ処理を施して、強誘電体材料の原料を含む膜331にシード層の成分のZrを拡散させる。このとき、第2ゲート絶縁層334を形成する領域においては、強誘電体材料の原料を含む膜331が薄くなっているため、他の領域においてよりもZrが高濃度に拡散される。次に、強誘電体材料の原料を含む膜331に熱処理を施して、図47eに示すように、第1ゲート絶縁膜332及び第2ゲート絶縁層334を含むゲート絶縁層330を形成する。3第3工程第3工程は、ゲート絶縁層330の表面に、第1チャネル層342、第2チャネル層344及び第3チャネル層346並びにこれらチャネル層342,344,346に連続する接続層を含む導電体層340を形成する工程である図48参照。。まず、図48a及び図48bに示すように、酸化物導電性材料の原料を含む溶液例えば、ITOゾルゲル溶液をゲート絶縁層330の表面に塗布することにより酸化物導電性材料の原料を含む膜341を形成する。なお、酸化物導電性材料の原料を含む溶液には、完成時に導電体層340のキャリア濃度が1×1018cm-3~1×1021cm-3の範囲内になるような濃度の不純物が添加されている。次に、図48c~図48dに示すように、第1チャネル層342、第2チャネル層344及び第3チャネル層346並びにこれらチャネル層に連続する接続層に対応する領域が凹となるように形成された凹凸型M9を用いて、酸化物導電性材料の原料を含む膜341に対して型押し成形加工を行う。このとき、第1チャネル層342、第2チャネル層344及び第3チャネル層346の層厚が完成時に5nm~100nmの範囲内にある所定の層厚になるように酸化物導電体材料の原料を含む膜341に対する型押し成形加工を行う。次に、酸化物導電性材料の原料を含む膜341に熱処理を施すことにより、図48eに示すように、第1チャネル層342、第2チャネル層344及び第3チャネル層346並びにこれらチャネル層342,344,346に連続する接続層を含む導電体層340を形成する。以上のようにして、実施形態11に係るメモリー装置409を製造することができる。この場合、液体材料を用いて真空プロセスを用いることなく、実施形態11に係るメモリー装置409を製造することができる。[実施形態12]図49は、実施形態12に係るメモリー装置600を説明するために示す図である。図49aはメモリー装置600の平面図であり、図49bは図49aのA1-A1断面図であり、図49cは図49aのA2-A2断面図であり、図49dは図49aのA3-A3断面図であり、図49eは図49aのA4-A4断面図である。なお、符号552はドレイン領域を示し、符号554はソース領域/ドレイン領域を示し、符号556はソース領域を示す。図50は、実施形態12に係るメモリー装置600を説明するために示す図である。図50aは、図49dの符号B1で囲まれた部分実施形態12に係る固体電子素子500の拡大断面図であり、図50bは、図49eの符号B2で囲まれた部分ブロック選択トランジスターSWの拡大断面図であり、図50cは、第1トランジスター部分TR1の抗電圧Vc1と、第2トランジスター部分TR2及び第3トランジスターTR3のオン電圧Von及びオフ電圧Voffとの関係を示す図である。実施形態12に係るメモリー装置600は、基本的には、実施形態2に係るメモリー装置202と同様にトップゲート構成を有するが、図49及び図50に示すように、第1トランジスター部分TR1、第2トランジスター部分TR2及びブロック選択トランジスターSWが、半導体基板550の表面に形成されたMFSMetalFerroelectricSemiconductor型のトランジスターからなる点で、実施形態2に係るメモリー装置202の場合と異なる。すなわち、実施形態12に係るメモリー装置600においては、チャネル層チャネル領域ともいう。第1チャネル層542及び第2チャネル層544は、半導体基板550の表面に形成された所定のソース領域556、所定のソース/ドレイン領域554及び所定のドレイン領域552のうちいずれか2つの領域の間に位置し、ゲート絶縁層第1ゲート絶縁層532及び第2ゲート絶縁層534は、チャネル層を覆うように形成され、ゲート電極層第1ゲート電極522及び第2ゲート電極524は、ゲート絶縁層を介してチャネル層に対向するように形成されている。このように、実施形態12に係るメモリー装置600は、第1トランジスター部分TR1、第2トランジスター部分TR2及びブロック選択トランジスターSWが、半導体基板550の表面に形成されたMFS型のトランジスターからなる点で、実施形態2に係るメモリー装置202の場合と異なるが、第1の抗電圧Vc1を有する第1ゲート絶縁層を有する情報記憶用の第1トランジスター部分TR1と、オン電圧Von及びオフ電圧Voffが-Vc1<Voff<Von<Vc1の関係を満たす値に設定された情報読み出し/書き込み用の第2トランジスター部分TR2とが並列に接続された構造を有するため、実施形態2に係るメモリー装置202の場合と同様に、NAND型メモリー装置のメモリーセルに用いる場合に読み出しディスターブ問題及び書き込みディスターブ問題を発生させることのないメモリー装置となる。また、実施形態12に係るメモリー装置202によれば、一般的な半導体プロセスを用いて安価な製造コストでメモリー装置を製造することができるという効果もある。実施形態12に係る電界効果トランジスター500は、1つの電界効果トランジスターの中に情報記憶機能及び情報読み出し/書き込み機能を有することから、これをNAND型メモリー装置のメモリーセルに用いた場合に、情報記憶のための素子とは別に情報読み出し/書き込みのための制御素子を別途設ける必要がなくなるため、高集積化を図るうえで有利な電界効果トランジスターとなる。なお、実施形態12に係るメモリー装置600は、第1トランジスター部分TR1、第2トランジスター部分TR2及びブロック選択トランジスターSWが、半導体基板550の表面に形成されたMFS型のトランジスターからなる点以外の点においては、実施形態2に係るメモリー装置202の場合と同様の構成を有するため、実施形態2に係るメモリー装置202が有する効果のうち該当する効果を有する。[実施形態13]図51は、実施形態13に係るメモリー装置602図示せずを説明するために示す図である。図51aは固体電子素子502の部分の拡大断面図であり、図51bはブロック選択トランジスターSWの部分の拡大断面図であり、図51cは、第1トランジスター部分TR1の抗電圧Vc1と、第2トランジスター部分TR2及びブロック選択トランジスターSWのオン電圧Von及びオフ電圧Voffとの関係を示す図である。実施形態13に係るメモリー装置602は、基本的には、実施形態12に係るメモリー装置600と同様の構成を有するが、図51に示すように、第1トランジスター部分TR1、第2トランジスター部分TR2及びブロック選択トランジスターSWが、半導体基板550の表面に形成されたMFISMetalFerroelectricInsulatorSemiconductor型のトランジスターからなる点で、実施形態12に係るメモリー装置600の場合と異なる。すなわち、実施形態13に係るメモリー装置602においては、チャネル層第1チャネル層542及び第2チャネル層544と、ゲート絶縁層530との間には、常誘電体バッファ層560が形成されている。このように、実施形態13に係るメモリー装置602は、第1トランジスター部分TR1、第2トランジスター部分TR2及びブロック選択トランジスターSWが、半導体基板550の表面に形成されたMFIS型のトランジスターからなる点で、実施形態12に係るメモリー装置600の場合と異なるが、第1の抗電圧Vc1を有する第1ゲート絶縁層を有する情報記憶用の第1トランジスター部分TR1と、オン電圧Von及びオフ電圧Voffが-Vc1<Voff<Von<Vc1の関係を満たす値に設定された情報読み出し/書き込み用の第2トランジスター部分TR2とが並列に接続された構造を有するため、実施形態12に係るメモリー装置600の場合と同様に、NAND型メモリー装置のメモリーセルに用いる場合に読み出しディスターブ問題及び書き込みディスターブ問題を発生させることのないメモリー装置となる。また、実施形態13に係るメモリー装置602によれば、半導体基板550例えばSiと、第1ゲート絶縁層532及び第2ゲート絶縁層534を構成する強誘電体層例えばPZTとの間で生じることがある望ましくない相互拡散現象を抑制することができる。実施形態13に係る電界効果トランジスター502は、1つの電界効果トランジスターの中に情報記憶機能及び情報読み出し/書き込み機能を有することから、これをNAND型メモリー装置のメモリーセルに用いた場合に、情報記憶のための素子とは別に情報読み出し/書き込みのための制御素子を別途設ける必要がなくなるため、高集積化を図るうえで有利な電界効果トランジスターとなる。なお、実施形態13に係るメモリー装置602は、第1トランジスター部分TR1、第2トランジスター部分TR2及びブロック選択トランジスターSWが、半導体基板550の表面に形成されたMFIS型の固体電子素子からなる点以外の点においては、実施形態13に係るメモリー装置600の場合と同様の構成を有するため、実施形態13に係るメモリー装置600が有する効果のうち該当する効果を有する。[実施形態14]図52は、実施形態14に係るメモリー装置604図示せずを説明するために示す図である。図52aは固体電子素子504の部分の拡大断面図であり、図52bはブロック選択トランジスターSWの部分の拡大断面図であり、図52cは、第1トランジスター部分TR1の抗電圧Vc1と、第2トランジスター部分TR2及びブロック選択トランジスターSWのオン電圧Von及びオフ電圧Voffとの関係を示す図である。実施形態14に係るメモリー装置604は、基本的には、実施形態13に係るメモリー装置602と同様の構成を有するが、図52に示すように、第1トランジスター部分TR1、第2トランジスター部分TR2及びブロック選択トランジスターSWが、半導体基板550の表面に形成されたMFMISMetalFerroelectricMetalInsulatorSemiconductor型の固体電子素子からなる点で、実施形態13に係るメモリー装置602の場合と異なる。すなわち、実施形態14に係るメモリー装置604においては、常誘電体バッファ層560と、第1ゲート絶縁層532及び第2ゲート絶縁層534との間には、浮遊電極570が形成されている。このように、実施形態14に係るメモリー装置604は、第1トランジスター部分TR1、第2トランジスター部分TR2及びブロック選択トランジスターSWが、半導体基板550の表面に形成されたMFMIS型の固体電子素子からなる点で、実施形態13に係るメモリー装置602の場合と異なるが、第1の抗電圧Vc1を有する第1ゲート絶縁層を有する情報記憶用の第1トランジスター部分TR1と、オン電圧Von及びオフ電圧Voffが-Vc1<Voff<Von<Vc1の関係を満たす値に設定された情報読み出し/書き込み用の第2トランジスター部分TR2とが並列に接続された構造を有するため、実施形態13に係るメモリー装置602の場合と同様に、NAND型メモリー装置のメモリーセルに用いる場合に読み出しディスターブ問題及び書き込みディスターブ問題を発生させることのないメモリー装置となる。また、実施形態14に係るメモリー装置604によれば、ゲート絶縁層530によるキャパシタと、常誘電体バッファ層560によるキャパシタの面積を任意に調整することで、分極量が大きいゲート絶縁層530と、分極量が小さい常誘電体バッファ層560との間の電荷ミスマッチを緩和することができる。実施形態14に係る電界効果トランジスター504は、1つの電界効果トランジスターの中に情報記憶機能及び情報読み出し/書き込み機能を有することから、これをNAND型メモリー装置のメモリーセルに用いた場合に、情報記憶のための素子とは別に情報読み出し/書き込みのための制御素子を別途設ける必要がなくなるため、高集積化を図るうえで有利な電界効果トランジスターとなる。なお、実施形態14に係るメモリー装置604は、第1トランジスター部分TR1、第2トランジスター部分TR2及びブロック選択トランジスターSWが、半導体基板550の表面に形成されたMFMIS型の固体電子素子からなる点以外の点においては、実施形態13に係るメモリー装置602の場合と同様の構成を有するため、実施形態13に係るメモリー装置602が有する効果のうち該当する効果を有する。本実施例は、型押し成形技術を用いて本発明の電界効果トランジスターを製造可能であることを示す実施例である。1.電界効果トランジスター700の作製図53は、実施例に係る電界効果トランジスターの製造方法を説明するために示す図である。図53a~図53eは各工程図である。図54は、実施例に用いる凹凸型M11を説明するために示す図である。図55は、実施例に用いる型押し成形加工装置800を説明するために示す図である。なお、図55中、符号810は下型、符号812は断熱板、符号814はヒーター、符号816は載置部、符号818は吸引部、符号820は上型、符号822はヒーター、符号824は固定部、符号826は石英ガラス基材を示す。以下の下地Pt基板準備工程、PZT層形成工程、ITO層形成工程、型押し成形加工工程及びITO層焼成工程をこの順序で実施することにより実施例に係る電界効果トランジスター700を製造した。以下、工程順に説明する。1下地Pt基板準備工程まず、図53aに示すように、下地Pt基板Si基板512上にSiO2層714を形成した絶縁性基板710の全面にゲート電極層としてのPt層720を形成したもの/田中貴金属製を準備した。2ゲート絶縁層形成工程次に、図53bに示すように、下地Pt基板上に、ゲート絶縁層としてのPZT層730を形成した。PZT層730の形成は、下地Pt基板上に強誘電体材料の原料を含む溶液としてのPZTゾルゲル溶液三菱マテリアル製を2500rpm25秒のスピンコート条件で塗布し、ホットプレート上で220°C5分で乾燥させる操作を4回繰り返した後、ホットプレート上で350°C10分で仮焼成し、さらには、RTA装置を用いて650°C20分の条件でPZT層を結晶化させることにより行った。3ITO前駆体組成物層形成工程次に、5分のUV洗浄λ=254nmによりPZT基板から有機残渣を除去した後、図53cに示すように、酸化物導電性材料の原料を含む膜としてのITO前駆体組成物層740’を形成した。ITO前駆体組成物層740’の形成は、PZT層730上に、酸化物導電性材料の原料を含む溶液としてのITOゾルゲル溶液高純度化学製/原液:希釈剤=1:1.5を2500rpm25秒のスピンコート条件で塗布し、ホットプレート上で150°C5分の条件で乾燥させることにより行った。なお、ITOゾルゲル溶液には、完成時にチャネル層のキャリア濃度が1×1018cm-3~1×1021cm-3の範囲内になるような濃度の不純物が添加されている。4型押し成形加工工程次に、ITO層740’の離型性を向上させる目的でITO層740’上に離型剤HD-1101ダイキン化成製をスピンコートにより塗布した後、ホットプレート上で60°C5分の条件で乾燥させた。なお、型側の離型処理は、ディップコートタイプ離型剤ZH-1101ダイキン化成製により行った。次に、図53dに示すように、ソース/ドレイン領域744図53e参照。に対応する領域よりもチャネル層742図53e参照。に対応する領域が凸となるように形成された凹凸型M11図54参照。を用いて、ITO前駆体組成物層740’に対して型押し成形加工を行った。型押し成形加工は、型押し成形加工装置800東芝機械製の型押し成形加工装置ST50/図55参照。を用いて行った。なお、凹凸型M11は、図54に示すように、10mm×10mmの正方形状の中央部に2mm×2mmのパターン領域を有し、当該パターン領域の中には幅1μm、高さ150nmの格子状パターンが形成されたものである。凹凸型M11は両面テープを用いて石英ガラス基材826に固定する。型押し成形加工におけるプレス力は、0.3kN3MPa、1cm□として、プレス力が加わった時点で70°Cから昇温していき、プレス力を保持した状態で180°Cまで加熱した。保持時間は15分とした。その後、水で冷却して、温度が70°Cになった時点で離型を行った。5ITO前駆体組成物層焼成工程次に、ホットプレート上で400°C10分の条件でITO前駆体組成物層740’の焼成を行い、その後、RTA装置を用いて650°C30分前半15分酸素雰囲気、後半の15分窒素雰囲気の条件でITO前駆体組成物層740’を加熱してITO前駆体組成物層を結晶化させ、結晶化されたITO層740を形成した。以上の工程を経て、実施例に係る電界効果トランジスター700が得られた。2.電界効果トランジスター700の評価1電界効果トランジスター700の構造図56は、実施例に係る電界効果トランジスター700を説明するために示す図である。図56aは電界効果トランジスター700の断面図であり、図56bは電気的測定を行っているときの電界効果トランジスター700の平面図であり、図56cは電気的測定を行っているときの電界効果トランジスター700の断面図である。実施例に係る電界効果トランジスター700においては、図56に示すように、凹凸型M11の凸部によって型押しされた部分がチャネル層742となり、凹凸型M11の凹部によって型押しされた部分がソース/ドレイン領域744となる。2電界効果トランジスター700の表面状態得られた電界効果トランジスター700におけるITO層焼成工程前のITO前駆体組成物層740’及びITO前駆体組成物層焼成工程後のITO層740の状態をレーザー顕微鏡OLS-3000オリンパス製及びSPMSIIナノテクノロジー製を用いて観察した。図57は、ITO層の表面状態を説明するために示す図である。図57aにおける左側の写真はITO層焼成工程前におけるITO前駆体組成物層740’のレーザー顕微鏡写真であり、図57aにおける右側の写真は左側の写真で破線で囲った領域を拡大したものである。また、図57bはITO前駆体組成物層焼成工程後におけるITO層740のSPM写真である。なお、図57bにおいて中央部で窪んでいる部分がチャネル層742に対応する領域である。実施例に係る電界効果トランジスター700においては、図57aからも分かるように、パターン領域全体にわたってレーザー顕微鏡の濃淡差の少ないすなわち高低差の小さい均一な構造が得られている。また、図57bからも分かるように、長さが約1μmのチャネル層742と、ソース/ドレイン領域744との間に50nm~60nmの高低差が形成されている。3電界効果トランジスター700の電気特性まず、ITO層740の端部を1フッ酸によりウェットエッチングし、下部のPt電極層720を露出させ、ゲート電極層用のプローブを押し当てた。その後、図56b及び図56cに示すように、チャネル層742を挟む位置にある2つのソース/ドレイン領域744のそれぞれにソース用プローブ及びドレイン用プローブを押し当てた図56中、符号IVを参照。。その後、電界効果トランジスター700における電気特性ドレイン電流IDとゲート電圧VGとの間のID-VG特性、ドレイン電流IDとドレイン電圧VDとの間のID-VD特性を半導体パラメータアナライザーアジレント製を用いて測定した。図58は、実施例に係る電界効果トランジスター700の電気特性を説明するために示す図である。図58aはID-VG特性を示す図であり、図58bはID-VD特性を示す図である。なお、ID-VG特性を測定するに当たっては、ドレイン電圧VDを2.5Vに固定した状態で-3V~3Vの範囲でゲート電圧VGを走査した。実施例に係る電界効果トランジスター700は、図58aからも分かるように、ヒステリシス特性メモリウインドウ0.5Vを有し、第1トランジスター部分TR1として使用可能であることが確認できた図中、符号IV1で示す特性曲線参照。。また、図58a及び図58bからも分かるように、4桁程度のON/OFF比が得られ、第2トランジスター部分TR2として使用可能であることが確認できた。このことにより、製造条件を適宜設定して、情報記憶用の第1領域と情報読み出し/書き込み用の第2領域とで、ゲート絶縁層の層厚又は組成を異ならせれば、型押し成形技術を用いて第1トランジスター部分TR1及び第2トランジスター部分TR2を1つの電界効果トランジスターの中に作り込むことが可能である、すなわち、型押し成形技術を用いて本発明の電界効果トランジスターを製造可能であることが示された。以上、本発明の電界効果トランジスター及びメモリー装置を上記の実施形態に基づいて説明したが、本発明はこれに限定されるものではなく、その要旨を逸脱しない範囲において実施することが可能であり、例えば、次のような変形も可能である。1上記各実施形態においては、電界効果トランジスターをNAND型メモリーに適用したが、本発明はこれに限定されるものではない。例えば、電界効果トランジスターをスイッチ回路その他の電子回路に適用することもできる。2上記各実施形態においては、酸化物導電体材料として、インジウム錫酸化物ITOを用いたが、本発明はこれに限定されるものではない。例えば、酸化インジウムIn2O3、アンチモンドープ酸化錫Sb-SnO2、酸化亜鉛ZnO、アルミニウムドープ酸化亜鉛Al-ZnO、ガリウムドープ酸化亜鉛Ga-ZnO、酸化ルテニウムRuO2、酸化イリジウムIrO2、酸化錫SnO2、一酸化錫SnO、ニオブドープ二酸化チタンNb-TiO2などの酸化物導電体材料を用いることができる。また、インジウムガリウム亜鉛複合酸化物IGZO、ガリウムドープ酸化インジウムIn-Ga-OIGO、インジウムドープ酸化亜鉛In-Zn-OIZOなどのアモルファス導電性酸化物を用いることができる。また、チタン酸ストロンチウムSrTiO3、ニオブドープチタン酸ストロンチウムNb-SrTiO3、ストロンチウムバリウム複合酸化物SrBaO3、ストロンチウムカルシウム複合酸化物SrCaO3、ルテニウム酸ストロンチウムSrRuO2、酸化ニッケルランタンLaNiO3、酸化チタンランタンLaTiO3、酸化銅ランタンLaCuO3、酸化ニッケルネオジムNdNiO3、酸化ニッケルイットリウムYNiO3、酸化ランタンカルシウムマンガン複合酸化物LCMO、鉛酸バリウムBaPbO3、LSCOLaxSr1-xCuO3、LSMOLa1-xSrxMnO3、YBCOYBa2Cu3O7-x、LNTOLaNI1-xTixO3、LSTOLa1-x,SrxTiO3、STROSrTi1-xRuxO3その他のペロブスカイト型導電性酸化物又はパイロクロア型導電性酸化物を用いることができる。3上記各実施形態においては、チャネル層として、酸化物導電体からなる導電体層を用いたが、本発明はこれに限定されるものではない。例えば、Si、Ge、SiC、SiGe、GaAs、GaP、GaN、ZnS、ZeSe、ZnO、CdS、CuInSe2などからなる半導体層を用いることができる。4上記各実施形態においては、強誘電体材料として、PZTPbZrx,Ti1-xO3を用いたが、本発明はこれに限定されるものではない。例えば、NbドープPZT、LaドープPZT、チタン酸バリウムBaTiO3、チタン酸鉛PbTiO3、BTOBi4Ti3O12、BLTBi4-xLaxTi3O12、SBTSrBi2Ta2O9、BZNBi1.5Zn1.0Nb1.5O7、ビスマスフェライトBiFeO3などを用いることができる。5上記各実施形態においては、ゲート電極層に用いる材料として、Pt及び酸化ニッケルランタンLaNiO3を用いたが、本発明はこれに限定されるものではない。例えば、Au、Ag、Al、Ti、ITO、In2O3、、Sb-In2O3、Nb-TiO2、ZnO、Al-ZnO、Ga-ZnO、IGZO、RuO2及びIrO2並びにNb-STO、SrRuO2、LaNiO3、BaPbO3、LSCO、LSMO、YBCOその他のペロブスカイト型導電性酸化物を用いることができる。また、パイロクロア型導電性酸化物及びアモルファス導電性酸化物を用いることもできる。6上記各実施形態においては、固体基板として、Si基板の表面にSiO2層及びTi層を介してSTOSrTiO層を形成した絶縁性基板を用いたが、本発明はこれに限定されるものではない。例えば、石英ガラス基板、SiO2/Si基板、アルミナAl2O3基板、SROSrRuO3基板又はSTOSrTiO基板からなる絶縁性基板、Si基板、SiC基板等の半導体基板を用いることもできる。"