下地領域上に、第1のピッチで配置された複数のダミーラインパターンを形成する工程と、前記ダミーラインパターンの両長側面に形成された所定マスク部分を有し、前記ダミーラインパターンを囲む閉ループ形状のマスクパターンを形成する工程と、前記ダミーラインパターンを除去する工程と、前記マスクパターンの両端部分を除去して前記所定マスク部分を残す工程と、前記所定マスク部分をマスクとして用いて前記下地領域をエッチングする工程と、を備えたことを特徴とする半導体装置の製造方法。前記マスクパターンを形成する工程は、前記ダミーラインパターンを覆う被覆膜を形成する工程と、前記被覆膜を異方性エッチングして前記マスクパターンを形成する工程と、を含むことを特徴とする請求項1に記載の半導体装置の製造方法。本発明は、的確かつ効果的にパターンを形成することが可能な半導体装置の製造方法を提供することを目的としている。本発明第1の視点に係る半導体装置の製造方法は、下地領域上に第1のマスクパターンを形成する工程と、前記下地領域上に、第1のピッチで配置された複数のダミーラインパターンを形成する工程と、前記ダミーラインパターンの両長側面に形成された所定マスク部分を有する第2のマスクパターンを形成する工程と、前記ダミーラインパターンを除去する工程と、前記第1のマスクパターン及び前記所定マスク部分をマスクとして用いて前記下地領域をエッチングする工程と、を備える。本発明第1の視点に係る半導体装置の製造方法は、下地領域上に、第1のピッチで配置された複数のダミーラインパターンを形成する工程と、前記ダミーラインパターンの両長側面に形成された所定マスク部分を有し、前記ダミーラインパターンを囲む閉ループ形状のマスクパターンを形成する工程と、前記ダミーラインパターンを除去する工程と、前記マスクパターンの両端部分を除去して前記所定マスク部分を残す工程と、前記所定マスク部分をマスクとして用いて前記下地領域をエッチングする工程と、を備える。本発明によれば、的確かつ効果的にパターンを形成することが可能であり、特性や信頼性に優れた半導体装置を得ることが可能となる。以下、本発明の実施形態を図面を参照して説明する。以下では、本実施形態に係る半導体装置の製造方法を、NAND型フラッシュメモリ不揮発性半導体メモリに適用した例を説明する。図1は、NAND型フラッシュメモリの等価回路を示した図である。各NANDセルユニットは、選択トランジスタST間に、直列接続された複数のメモリセルMCを設けた構成となっている。選択トランジスタSTには選択ゲート線SGが接続されており、メモリセルMCにはコントロールゲート線ワード線CGが接続されている。また、一方の選択トランジスタSTにはビット線BL1、BL2、が接続されており、他方の選択トランジスタSTにはソース線SLが接続されている。なお、ここでは、各NANDセルユニットのメモリセル数が8個の場合を示したが、メモリセルの数は限定されるものではない。以下、本実施形態の製造方法を説明する。まず、図2及び図3に示したような構造を形成する。図2はビット線の延伸方向以下、ビット線方向というの断面図であり、図3はワード線の延伸方向以下、ワード線方向というの断面図である。以下、概略を説明する。まず、半導体基板例えば、シリコン基板11上に、トンネル絶縁膜12及びフローティングゲート電極膜13を順次形成する。続いて、半導体基板11、トンネル絶縁膜12及びフローティングゲート電極膜13をパターニングして、ビット線方向に延伸した複数の素子領域11a及び素子分離溝を形成する。続いて、素子分離溝内に絶縁物を形成して素子分離領域14を形成する。さらに、電極間絶縁膜15及びコントロールゲート電極膜16を順次形成する。このようにして、図2及び図3に示すような下地領域が形成される。次に、図4ビット線方向の断面図に示すように、下地領域上に、BSG等の材料で形成されたマスク膜21を形成する。さらに、マスク膜21上に、アモルファスシリコン等の材料で形成されたハードマスク膜22を形成する。次に、図5に示すように、ワード線形成領域以外の非ワード線形成領域のパターンを形成するために、通常のフォトリソグラフィを用いて、ハードマスク膜22上にフォトレジストパターン23a及び23bを形成する。フォトレジストパターン23aは選択ゲート線パターンを形成するために用いられ、フォトレジストパターン23bは周辺回路パターン例えば、周辺回路トランジスタのゲートパターンを形成するために用いられる。次に、図6に示すように、フォトレジストパターン23a及び23bをマスクとして用いて、ハードマスク膜22をRIEreactiveionetchingによってパターニングし、ハードマスクパターン保護マスクパターン22a及び22bを形成する。さらに、フォトレジストパターン23a及び23bを除去する。次に、図7に示すように、ワード線形成領域にラインアンドスペースパターンを形成するために、通常のフォトリソグラフィを用いて、マスク膜21上に複数のフォトレジストパターン予備パターン24を形成する。これらのフォトレジストパターン24は、ビット線方向に同一ピッチP1第1のピッチで配置される。次に、図8に示すように、通常のスリミング技術を用いて、フォトレジストパターン24をスリミングする。これにより、フォトレジストパターン24の幅が減少したフォトレジストパターン24cが得られる。このように、スリミング技術を用いることで、フォトレジストパターン24の幅がフォトリソグラフィの解像限界幅以上であっても、フォトリソグラフィの解像限界幅よりも幅の狭いフォトレジストパターン24cを得ることが可能である。次に、図9に示すように、ハードマスクパターン22a、22b及びフォトレジストパターン24cをマスクとして用いて、RIEによってマスク膜21をパターニングする。これにより、非ワード線形成領域には、マスクパターン第1のマスクパターン21a及び21bが形成される。また、ワード線形成領域には、ダミーラインパターン21cが形成される。なお、上述した工程では、フォトレジストパターン24をスリミングしているが、マスク膜21を直接スリミングしてもよい。例えば、マスク膜21がBSGで形成されている場合、フォトレジストパターン24をマスクとして、低パワーのRIEでマスク膜21を加工することにより、マスク膜21を直接スリミングすることが可能である。次に、図10に示すように、CVDにより全面にシリコン窒化膜を形成し、このシリコン窒化膜によって、マスクパターン21a及び21bと、ダミーラインパターン21cと、ハードマスクパターン22a及び22bとを覆う。続いて、RIE等の異方性エッチングによってシリコン窒化膜をエッチングする。その結果、ダミーラインパターン21cの側壁側面には、側壁マスクパターン第2のマスクパターン25cが形成される。また、マスクパターン21a及び21bの側壁には、側壁マスクパターン第3のマスクパターン25a及び25bが形成される。次に、図11に示すように、フッ酸HF系のウェットエッチング液を用いて、ダミーラインパターン21cを除去する。このとき、マスクパターン21a及び21bの上面はハードマスクパターン22a及び22bによって覆われているため、マスクパターン21a及び21bは除去されない。このようにして得られた側壁マスクパターン25cは、ビット線方向に同一ピッチP2第2のピッチで配置される。ピッチP2は、フォトレジストパターン24のピッチP1の半分、すなわちダミーラインパターン21cのピッチP1の半分である。ダミーラインパターン21cの幅及び側壁マスクパターン25cの幅膜厚を制御することで、側壁マスクパターン25c間のスペース幅を互いに等しくすることができ、側壁マスクパターン25c間のピッチP2を互いに等しくすることができる。側壁マスクパターン25cは、フォトリソグラフィを用いずに形成されるため、フォトリソグラフィの解像限界で決まるピッチよりも小さいピッチで、側壁マスクパターン25cを形成することが可能である。ここで注意すべきことは、図10の工程において、側壁マスクパターン25cがダミーラインパターン21cの全側面に形成されてしまうことである。すなわち、ダミーラインパターン21cを囲む閉ループ形状の側壁マスクパターン25cが形成されることになる。このような閉ループ形状の側壁マスクパターン25cをマスクとして用いて下地領域をエッチングすると、閉ループ形状の下地パターンが形成されることになる。特に、下地パターンとしてワード線等の配線を形成する場合には、隣接する配線がつながってしまうため、正常な動作が妨げられてしまう。そこで、図12平面図に示すように、通常のフォトリソグラフィを用いてフォトレジストパターン26を形成する。このフォトレジストパターン26は、側壁マスクパターン25cのうち、ダミーラインパターン21cの両長側面ダミーラインパターン21cの長手方向に沿った両側面に形成された所定マスク部分25cpを覆うものである。非ワード線形成領域の側壁マスクパターン25a及び25bについても、側壁マスクパターン25cと同様に、所定マスク部分25ap及び25bpをフォトレジストパターン26で覆う。次に、図13に示すように、フォトレジストパターン26をマスクとして用いて、側壁マスクパターン25a、25b及び25cをエッチングする。これにより、側壁マスクパターン25cの両端部分が除去され、所定マスク部分25cpが残る。非ワード線形成領域の側壁マスクパターン25a及び25bについても同様に、所定マスク部分25ap及び25bpが残る。さらに、フォトレジストパターン26を除去する。次に、図14断面図に示すように、ハードマスクパターン22a及び22bを除去した後、下地領域のエッチングを同一工程で行う。すなわち、ワード線形成領域では、所定マスク部分25cpをマスクとして、コントロールゲート電極膜16、電極間絶縁膜15及びフローティングゲート電極膜13がエッチングされる。非ワード線形成領域では、所定マスク部分25ap及び25bpとマスクパターン21a及び21bをマスクとして、コントロールゲート電極膜16、電極間絶縁膜15及びフローティングゲート電極膜13がエッチングされる。このように、ワード線形成領域及び非ワード線形成領域で同時にエッチングを行うため、効率的にパターンを形成することができる。次に、図15に示すように、所定マスク部分25ap、25bp及び25cpとマスクパターン21a及び21bを除去する。これにより、ワード線形成領域では、メモリセル及びワード線のパターンが形成される。非ワード線形成領域では、選択トランジスタ及び選択ゲート線のパターン、さらに周辺回路パターン例えば、周辺回路トランジスタのゲートパターンが形成される。図16は、このようにして得られたワード線形成領域のパターン配置を示した図である。図に示すように、各ワード線コントロールゲート線の線幅Wは同一であり、ワード線間のスペース幅Sも同一である。線幅Wとスペース幅Sとは、同一であってもよいし、異なっていてもよい。ワード線のピッチP2はダミーラインパターン21cのピッチP1の半分となっている。以上のように、本実施形態では、ダミーラインパターンの側壁に形成されたパターンをマスクとして下地領域をエッチングすることにより、フォトリソグラフィの解像限界で決まるピッチよりも小さいピッチでラインアンドスペースパターンを形成することができる。また、このようなラインアンドスペースパターンを形成する際に、解像限界幅以上の幅を有するパターン選択ゲートパターンや周辺回路パターン等も同一工程でエッチングするため、効率的にパターンを形成することができる。したがって、本実施形態によれば、的確かつ効果的に所望のパターンを形成することが可能である。また、本実施形態では、ダミーラインパターンの側壁に形成された閉ループ形状のマスクパターンの両端部分を除去する。したがって、閉ループ形状の下地パターンが形成されることが防止でき、的確かつ効果的に所望のパターンを形成することが可能である。特に、下地パターンとして配線を形成する場合、隣接する配線を確実に分離することができ、正常な動作を確実に確保することができる。なお、上述した実施形態では、ラインアンドスペースパターンとして不揮発性半導体メモリのワード線を例に説明したが、ワード線以外のラインアンドスペースパターンに対しても、上述した実施形態の方法は適用可能である。例えば、図2及び図3で説明したような素子領域及び素子分離溝のパターンを形成する場合にも、上述した実施形態の方法と同様の方法を適用可能である。また、上述した実施形態では、図14の工程で下地パターンを形成する際に、非ワード線形成領域においても側壁パターン所定マスク部分25ap及び25bpに対応をマスクの一部として用いたが、非ワード線形成領域では必ずしもこのような側壁パターンを用いる必要はない。例えば、図14の工程よりも前の適当な段階で、非ワード線形成領域の側壁パターンを除去しておけばよい。また、上述した実施形態で示した工程の順序は適宜変更してもよい。例えば、上述した実施形態では、ダミーラインパターン21cを除去した後に側壁マスクパターン25cの両端部分を除去するようにしたが、逆に、側壁マスクパターン25cの両端部分を除去した後にダミーラインパターン21cを除去するようにしてもよい。以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。