基板と、前記基板の主面上に配置され、ワイドバンドギャップ半導体によって構成される半導体層と、前記半導体層内に配置され、第1導電型ピラー領域と第2導電型ピラー領域とが2次元に配置された構成を有するスーパージャンクション部と、前記半導体層の表面領域の一部に配置された第1導電型のソース領域と、前記ソース領域に接して配置され、少なくとも一部が前記ソース領域の下方に位置している第2導電型のボディ領域と、前記半導体層のうち前記第1導電型ピラー領域の上に位置する部分に配置され、前記ソース領域および前記ボディ領域を貫通するトレンチと、前記トレンチの内部に配置されたゲート絶縁膜と、前記トレンチの内部において、前記ゲート絶縁膜上に配置されたゲート電極と、前記ソース領域および前記ボディ領域に電気的に接続された第1オーミック電極と、前記基板の前記主面と反対側の面に配置された第2オーミック電極と、前記ボディ領域と前記第2導電型ピラー領域との間に前記第2導電型ピラー領域と接して配置され、前記ボディ領域および前記第2導電型ピラー領域よりも高い濃度で第2導電型の不純物を含む高濃度第2導電型領域と、前記トレンチの側壁と前記高濃度第2導電型領域との間に配置された第1導電型領域とを備え、前記トレンチの底面の深さは、前記高濃度第2導電型領域と前記第2導電型ピラー領域との接触面の深さと同じか、それよりも小さい半導体装置。前記第1導電型領域は、前記第1導電型ピラー領域よりも高い濃度で第1導電型の不純物を含む請求項1に記載の半導体装置。前記スーパージャンクション部と前記基板との間に、第1導電型のドリフト領域をさらに備える請求項1または2に記載の半導体装置。前記高濃度第2導電型領域の底面は前記トレンチの底面よりも深く、前記基板の主面に垂直な断面において、前記高濃度第2導電型領域の幅は、前記トレンチの底面よりも深い部分で前記トレンチ側に拡大している請求項1から3のいずれかに記載の半導体装置。前記トレンチの内部において、前記ゲート絶縁膜と前記半導体層との間に配置されたチャネル層をさらに備える請求項1から4のいずれかに記載の半導体装置。前記ゲート絶縁膜は、前記トレンチの側壁において前記ボディ領域と接している請求項1から4のいずれかに記載の半導体装置。前記ワイドギャップ半導体は4H-SiCであり、前記ゲート絶縁膜はSiO2膜であり、前記半導体装置のオフ状態において、前記第2オーミック電極に最大定格電圧を印加した際に、前記スーパージャンクション部に生じる電界強度がεsio2/εsic×4MV/cm以下となるように設計される請求項1から6のいずれかに記載の半導体装置。前記ボディ領域内に配置され、前記ボディ領域よりも高い濃度で第2導電型の不純物を含むボディコンタクト領域をさらに備える請求項1から7のいずれかに記載の半導体装置。前記ワイドバンドギャップ半導体は炭化珪素である請求項1から8のいずれかに記載の半導体装置。前記基板の主面は000-1C面、または、0001Si面である請求項9に記載の半導体装置。前記炭化珪素が4H-SiCである請求項9または10に記載の半導体装置。請求項1から11のいずれかに記載の半導体装置の製造方法であって、前記基板の主面に、前記スーパージャンクション部を有する第1半導体層を形成する工程と、前記スーパージャンクション部の上に、前記第2導電型ピラー領域上に配置された前記高濃度第2導電型領域と、前記第1導電型ピラー領域上に配置された第1導電型領域とを有する第2半導体層を形成する工程と、前記第2半導体層の上に、前記ボディ領域および前記ソース領域を有する第3半導体層を形成する工程と、前記第2および第3半導体層のうち前記第1導電型ピラー領域の上に位置する部分に、少なくとも前記ソース領域、前記ボディ領域、および前記第1導電型領域を露出し、かつ、前記高濃度第2導電型領域を露出しないように前記トレンチを形成する工程とを包含する半導体装置の製造方法。特許文献1、2に開示された構造によると、トレンチ側面のうちトレンチ底部近傍に位置する部分において、トレンチの側面でゲート絶縁膜に生じる電界集中は緩和されると考えられる。しかしながら、本発明者が検討したところ、従来の構造では、トレンチの底面のゲート絶縁膜にかかる電界強度を十分に低減することは困難であることがわかった。以下にその理由を説明する。トレンチゲート型MISFETでは、ドリフト領域104の濃度および厚さは、MISFETがオフ状態のときに所定の耐圧を確保でき、かつ、MISFETがオン状態のときにドリフト領域104の抵抗が最小となるように設計される。所定の耐圧とは、MISFETがオフ状態であって、第2オーミック電極101に最大定格電圧が印加された場合に、半導体層120内のPN接合に印加される電界強度が絶縁臨界電界強度Ecを超えないことをいう。ディープ層106の深さがトレンチ111の底面の深さと略同じ場合図示せずには、以下の問題が生じる。オフ状態で第2オーミック電極101に最大定格電圧が印加されると、ゲート絶縁膜113のうちトレンチ111の底面に位置する部分には、Ec×εsic/εsio2絶縁臨界電界強度の2.5倍以上の電界強度が印加されることになる。具体例を示すと、炭化珪素基板102として4H-SiC基板を用い、ドリフト領域104の濃度が1×1016cm3のとき、絶縁臨界電界強度Ecは2.5MV/cmである。この場合、オフ状態で第2オーミック電極101に最大定格電圧が印加されると、トレンチ111の底面において、ゲート絶縁膜113に6.3MV/cmもの電界が印加されてしまう。すなわち、ディープ層106の深さがトレンチ111の底面の深さと略同じ場合には、所定耐圧が確保できない。一方、図17に示すように、ディープ層106がトレンチ111の底面よりも深い場合には、以下の問題が生じる。図18は、図17に示した半導体装置2000における半導体層の等電位線を示す図である。図18に示されるように、ディープ層106および領域104aの不純物濃度が高い場合、トレンチ111のコーナー部では、ディープ層106とトレンチ111とに挟まれた領域104bに電界が染み出し、コーナー部での電界集中は大きくなる。また、隣接するディープ層106の間隔が大きくなれば、電界の染み出しがより大きくなりトレンチコーナーにおける電界集中が増大する。トレンチコーナーにおける電界集中を緩和するためには、MISFETがオフ状態のときに、ディープ層106から伸びる空乏層がドリフト領域104のうちトレンチ111の底面の下方に位置する領域104aを全てピンチオフするような設計にすればよい。これにより、ディープ層106とドリフト領域104に絶縁臨界電界強度Ecが印加されるときにゲート絶縁膜113にかかる電界強度を低減できる。このような設計は、隣接する2つのディープ層106の間の領域104aの不純物濃度を低くn設定し、隣接するディープ層106の間隔を可能な限り小さく制限することにより実現できる。しかしながら、領域104aの不純物濃度を、ドリフト領域104よりも低くすると、この領域104aにおけるJFETJunctionFieldEffectTransistor抵抗が増加するという問題がある。すなわち、オフ時にデバイスが高電圧に印加されている際のトレンチ111の底面における電界強度の大きさと、領域104aにおけるJFET抵抗の大きさとの間にはトレードオフの関係が存在する。このため、所定の耐圧と低オン抵抗を両立することは困難である。以上より、従来の半導体装置2000は、全体のオン抵抗のうちJFET抵抗の占める割合を抑制しつつ、トレンチ111の底面においてゲート絶縁膜113に印加される電界強度を所定の値例えば4MV/cm以下に抑制することは困難である。本発明は、上記事情に鑑みてなされたものであり、その目的は、トレンチゲート構造を有するMISFETにおいて、耐圧およびオン特性を確保しつつ、トレンチコーナー部においてゲート絶縁膜にかかる電界強度を緩和し、長期信頼性を向上させることにある。本発明の半導体装置は、基板と、前記基板の主面上に配置され、ワイドバンドギャップ半導体によって構成される半導体層と、前記半導体層内に配置され、第1導電型ピラー領域と第2導電型ピラー領域とが2次元に配置された構成を有するスーパージャンクション部と、前記半導体層の表面領域の一部に配置された第1導電型のソース領域と、前記ソース領域に接して配置され、少なくとも一部が前記ソース領域の下方に位置している第2導電型のボディ領域と、前記半導体層のうち前記第1導電型ピラー領域の上に位置する部分に配置され、前記ソース領域および前記ボディ領域を貫通するトレンチと、前記トレンチの内部に配置されたゲート絶縁膜と、前記トレンチの内部において、前記ゲート絶縁膜上に配置されたゲート電極と、前記ソース領域および前記ボディ領域に電気的に接続された第1オーミック電極と、前記基板の前記主面と反対側の面に配置された第2オーミック電極と、前記ボディ領域と前記第2導電型ピラー領域との間に前記第2導電型ピラー領域と接して配置され、前記ボディ領域および前記第2導電型ピラー領域よりも高い濃度で第2導電型の不純物を含む高濃度第2導電型領域と、前記トレンチの側壁と前記高濃度第2導電型領域との間に配置された第1導電型領域とを備え、前記トレンチの底面の深さは、前記高濃度第2導電型領域と前記第2導電型ピラー領域との接触面の深さと同じか、それよりも小さい。本発明の半導体装置の製造方法は、上記半導体装置の製造方法であって、前記基板の主面に、前記スーパージャンクション部を有する第1半導体層を形成する工程と、前記スーパージャンクション部の上に、前記第2導電型ピラー領域上に配置された前記高濃度第2導電型領域と、前記第1導電型ピラー領域上に配置された第1導電型領域とを有する第2半導体層を形成する工程と、前記第2半導体層の上に、前記ボディ領域および前記ソース領域を有する第3半導体層を形成する工程と、前記第2および第3半導体層のうち前記第1導電型ピラー領域の上に位置する部分に、少なくとも前記ソース領域、前記ボディ領域、および前記第1導電型領域を露出し、かつ、前記高濃度第2導電型領域を露出しないように前記トレンチを形成する工程とを包含する。本発明によれば、所定の耐圧を確保し、JFET抵抗の増大を抑制しつつ、ゲート絶縁膜に印加される電界強度を低減できる。以下、本発明による半導体装置の実施形態を説明する。本願明細書において、ワイドバンドギャップ半導体とは、本明細書では、ワイドバンドギャップ半導体とは、伝導帯の下端と価電子帯の上端とのエネルギー差バンドギャップが2.0eV以上である半導体を意味する。そのようなワイドバンドギャップ半導体としては、SiC、GaN、AlN等のIII族窒化物、ダイヤモンド等が挙げられる。以下の実施形態では、ワイドギャップ半導体がSiCである例について説明する。しかし、本発明は、他のワイドギャップ半導体においても好適に用いることができる。また、以下の実施形態では、第1の導電型としてn型、第2の導電型としてp型の導電型を有するトレンチ型MOSFETを例に挙げて本発明を説明する。しかし、本発明は、第1の導電型としてp型、第2の導電型としてn型の導電型を有する半導体装置にも好適に用いることができ、例えば、絶縁ゲート型バイポーラトランジスタInsulatedGateBipolarTransistor;IGBTなどにも好適に本発明を用いることができる。第1の実施形態以下に、本発明による半導体装置の第1の実施形態を説明する。本実施形態は、トレンチゲート構造を有するSiC-MISFETである。本実施形態のMISFETは、2次元に配列された複数のユニットセルを備えている。なお、ここでは、ストライプ状のユニットセルが一方向に配列された構造を例に説明するが、例えば四角形などの多角形の平面形状を有するユニットセルがx方向およびx方向に直交するy方向に配列された構造であってもよい。図1は、本実施形態のMISFET101の一部を示す断面図である。図2には1個のユニットセルUと、その両側に位置するユニットセルの一部とを示している。MISFET101のユニットセルUは、ワイドギャップ半導体を含む基板2と、基板2の表面主面に形成されたワイドギャップ半導体を含む半導体層20を有している。基板2は、例えば、1×1018cm3以上の濃度で第1導電型不純物窒素、リン、砒素などを含む、第1導電型ここではn型の低抵抗のSiC基板である。基板2の厚さは例えば300μm程度である。基板2の主面は、0001Si面もしくは000-1C面、または、これらの面からθ度0<θ≦10度傾いたオフ角を有する面で構成されている。基板2のポリタイプは例えば4Hである。半導体層20は、スーパージャンクション部22と、スーパージャンクション部22の上に位置する表層部24とから構成されている。本明細書では、半導体層20のうちスーパージャンクション構造を有する部分をスーパージャンクション部22とし、スーパージャンクション構造の上面Sと半導体層20の上面との間に位置する部分を表層部24と称する。スーパージャンクション部22は、第1導電型の第1導電型ピラー領域4と第2導電型の第2導電型ピラー領域5とが基板2の主面上に2次元に交互に配置された互層構造スーパージャンクション構造を有している。第1導電型ピラー領域4はドリフト領域として機能する。本実施形態では、第1導電型ピラー領域4は、1×1014cm3以上5×1018cm3以下の濃度で第1導電型不純物例えば窒素がドープされたSiC半導体層である。第2導電型ピラー領域5の第2導電型不純物の濃度は、同一のユニットセル内の第1導電型ピラー領域4と同じチャージ量になるように設定されている。ここで、同じチャージ量とは、例えば、第1導電型ピラー領域4の実効的な不純物総量第1導電型の不純物濃度と第2導電型の不純物濃度の差と、第2導電型ピラー領域5の実効的な不純物総量第2導電型の不純物濃度と第1導電型の不純物濃度の差との比が0.8以上1.2以下であることをいう。表層部24は、第2導電型のボディ領域8と、ボディ領域8内に配置され、ボディ領域8よりも高濃度で第2導電型不純物を含むボディコンタクト領域9と、ボディ領域8に隣接して配置された第1導電型のソース領域10とを含んでいる。この例では、半導体層20の上面において、ソース領域10がボディコンタクト領域9を包囲するように配置され、ソース領域10およびボディコンタクト領域9の下方にボディ領域8が配置されている。ボディ領域8は、ボロンまたはアルミニウムp型不純物を例えば1×1017cm3以上1×1019cm3以下の濃度で含む。ボディ領域8の厚さは例えば0.5μm以上2μm以下である。ソース領域10は、半導体層20の上面において、1.0×1019cm3以上1.0×1020cm3以下の濃度で窒素を含む。ボディコンタクト領域9は、例えば5×1019cm3程度以上の濃度で第2導電型不純物を含む。なお、ボディ領域8の不純物濃度等によっては、ボディコンタクト領域9が形成されていなくてもよい。その場合には、ボディ領域8は、直接第1オーミック電極15と接することによって、第1オーミック電極15と電気的に接続される。このときでも、ボディ領域8の少なくとも一部はソース領域10よりも下方に配置される。ボディ領域8と、その下に配置されたスーパージャンクション部22の第2導電型ピラー領域5との間には、高濃度第2導電型領域6が設けられている。これにより、ボディ領域8と第2導電型ピラー領域5とが接続されている。高濃度第2導電型領域6は、第2導電型ピラー領域5およびボディ領域8よりも高濃度で第2導電型不純物p型不純物を含む。高濃度第2導電型領域6の底面は、第2導電型ピラー領域5と接しており、この接触面によってスーパージャンクション部22の上面Sが規定される。ボディ領域8とスーパージャンクション部22の第1導電型ピラー領域4との間には、第1導電型領域7が配置されている。本実施形態では、第1導電型領域7はボディ領域8と接しており、ボディ領域8と第1導電型ピラー領域4とを繋ぐ電流経路キャリア通路の一部を構成する。第1導電型領域7は、第1導電型ピラー領域4よりも高濃度で第1導電型不純物n型不純物を含むことが好ましい。また、半導体層20の表層部24には、ソース領域10およびボディ領域8を貫通し、第1導電型ピラー領域4に達するトレンチ11が形成されている。トレンチ11は、各ユニットセルに1個ずつ設けられる。ここでは、各ユニットセルのトレンチ11は、半導体層20のうち第1導電型ピラー領域4の上に位置する部分に配置されている。トレンチ11の底面の深さは、スーパージャンクション構造の上面S、すなわち高濃度第2導電型領域6の底面すなわち高濃度第2導電型領域6と第2導電型ピラー領域5との接触面の深さと同じか、それよりも小さい。図示する例では、トレンチ11の底面は、第1導電型領域7の底面と略同じ深さを有している。ここでいう深さは、半導体層20の上面からの深さを指す。また、トレンチ11の側壁において、ソース領域10、ボディ領域8および第1導電型領域7が露出している。なお、第1導電型領域7がトレンチ11の側壁と高濃度第2導電型領域6との間に設けられているので、トレンチ11の側壁において高濃度第2導電型領域6は露出していない。トレンチ11内には、ゲート電極14と、ボディ領域8の側面を覆うように配置されたチャネル層12と、ゲート電極14とチャネル層12とを絶縁するためのゲート絶縁膜13とが設けられている。図示する例では、スーパージャンクション構造のピラー領域4、5の配列ピッチは、第1導電型ピラー領域4が、それぞれ、各ユニットセルのトレンチ11の下方に位置するように設定されている。従って、ピラー領域4、5の配列ピッチは、ユニットセルUの配列ピッチと同じである。半導体装置1001では、チャネル層12はトレンチ11の側面および底面全体を覆うように形成されているが、チャネル層12は、ボディ領域8を跨ぐように、ソース領域10、ボディ領域8および第1導電型領域7と接するように形成されていればよい。本実施形態におけるチャネル層12は、例えばトレンチ11内にSiCをエピタキシャル成長させることによって形成されたチャネルエピ層である。エピタキシャル結晶中の不純物ドーズ量を変えることにより、半導体装置1001の閾値Vthを制御することが可能である。例えば、ボディ領域8の第2導電型の不純物濃度が1.5×1017cm3程度である場合、チャネル層12が1.0×1011cm2程度のドーズ量を有するように第1導電型の不純物をドーピングすれば、半導体装置1001の閾値電圧を4V程度に制御することができる。なお、一般にボディ領域8の濃度を高くすると閾値電圧は上昇するが、ボディ領域8の濃度を高くするとともにチャネル層12の不純物ドーズ量も高くすると、閾値電圧の上昇を抑えることができる。このため、適正な閾値電圧例えば4V程度を得ることが可能となる。なお、チャネル層12を設けずに、ゲート電極14に印加される電圧により、ボディ領域8のうちゲート絶縁膜13を介してゲート電極14と対向する部分の表面に生じる反転層をチャネルとして用いてもよい。この場合、トレンチ11内において、ゲート絶縁膜13を、少なくともボディ領域8と接するように配置すればよい。MISFET101は、また、半導体層20の上に設けられた第1オーミック電極ソース電極15と、基板2の裏面に形成された第2オーミック電極ドレイン電極1とを備えている。第1オーミック電極15は、ボディコンタクト領域9およびソース領域10とオーミック接合を形成する金属シリサイドを含むことが好ましい。同様に、第2オーミック電極1は、基板2とオーミック接合を形成する金属シリサイドを含むことが好ましい。第1オーミック電極15は、ソース領域10およびボディコンタクト領域9と電気的に接続されている。第1オーミック電極15およびゲート電極14の上には、層間絶縁膜16が形成されている。層間絶縁膜16の上にはソース配線図示せずが設けられている。ソース配線は、層間絶縁膜16に形成されたコンタクトホール内で、第1オーミック電極15と電気的に接続されている。本実施形態の半導体装置1001は、以下のような利点を有する。本実施形態の半導体装置1001は、図2aに示すように、オフ時において、半導体装置1001の表層部24の電位は略一定となる。すなわち、半導体層20の上面からスーパージャンクション構造の上面Sすなわち高濃度第2導電型領域6の底面までの電位は略一定略0Vとなり、スーパージャンクション部22に略全ての電界がかかる。そのため、半導体装置1001は、半導体層20中の電界強度をεsio2/εsic×4MV/cm以下の一定の電界に抑えることができ、耐圧が確保できる。従って、オフ時のドレイン電極に最大定格電圧を印加した場合であっても、トレンチのコーナー部近傍においてゲート絶縁膜13にかかる電界強度を大幅に低減できる。また、スーパージャンクション構造の採用によって耐圧を確保する場合、従来の半導体装置例えば、図17においてドリフト領域の厚さや濃度を調整して耐圧を確保する場合に比べて、オン抵抗の上昇を抑制できる。また、スーパージャンクション構造の採用により、耐圧を確保しつつ、半導体層20の表層部24に配置される各領域の不純物濃度を高く設定することが可能になる。具体的には、トレンチ11と高濃度第2導電型領域6との間に位置し、キャリア通路の一部となる第1導電型領域7の不純物濃度を、第1導電型ピラー領域4よりも高く設定できる。従って、JFET抵抗を低減でき、オン抵抗をさらに低減できる。このように、本実施形態によると、スーパージャンクション部22によって耐圧を確保しつつ、JFET抵抗の増大を抑えるとともに、ゲート絶縁膜13の信頼性を向上できる。トレンチ11の底面は、高濃度第2導電型領域6の底面と同じであってもよいが、高濃度第2導電型領域6の底面よりも浅いことが好ましい。これにより、トレンチ11のコーナー部においてゲート絶縁膜13にかかる電界をより確実に小さくできる。なお、トレンチ11の底面が高濃度第2導電型領域6の底面よりも深く、スーパージャンクションを構成するn型ピラー層第1導電型ピラー領域4内に配置されていると、トレンチ11のコーナー部でゲート絶縁膜13にかかる電界強度を低く抑えることは困難である。参考例として、トレンチ11の底面が第1導電型ピラー領域4内に位置する構造を図2bに示す。図2bでは、簡単のため、図1と同様の構成要素には同じ参照符号を付している。また、半導体層20の等電位線を点線で示している。図2bからわかるように、参考例の構造によると、トレンチ11のコーナー部においてゲート絶縁膜13に電界集中が生じるおそれがある。これに対し、本実施形態では、図2aを参照しながら説明したように、トレンチ11の底面は、ボディ領域8の底面より深く、かつ、スーパージャンクション部22の上面S高濃度第2導電型領域6の底面と同じか、それよりも浅い位置にある。このため、トレンチ11のコーナー部近傍の電界を略均一にできるので、ゲート絶縁膜13に電界集中が生じることを抑制できる。また、本実施形態では、スーパージャンクション部22の各第2導電型ピラー領域5は、高濃度第2導電型領域6を介してボディ領域8と接続されている。これにより、オン状態からオフ状態に遷移し、第2導電型ピラー領域5が空乏化する際に、ボディ領域8およびボディコンタクト領域9を通して第2導電型ピラー領域5から電荷を引き抜くことが可能となる。従って、スーパージャンクション構造が有する耐圧効果を効果的に発揮させることができる。ここで、図3を参照しながら、スーパージャンクション構造を採用することによる効果を詳しく説明する。図3は、半導体装置1001図1のオフ時に第2オーミック電極1に最大定格電圧を印加した場合の、半導体層20に生じる電界強度分布を例示するグラフである。比較のため、スーパージャンクション構造を有していない従来の半導体装置2000図17の半導体層120に生じる電界強度分布も例示している。図3に示すグラフの横軸は電界強度、グラフの縦軸は、高濃度第2導電型領域6半導体装置2000の場合にはディープ層106の底面の深さをゼロとする半導体層20、120の深さを表している。スーパージャンクション構造を有しない従来の半導体装置2000では、半導体層120中の電界強度は、線500で示すように、ディープ層106の底面であるPN接合面で最も高く、半導体層120の深さが大きくなるにつれて徐々に低くなる。一方、半導体装置1001の半導体層20中の電界強度は、線501で示すように、スーパージャンクション部22内で平坦な分布となる。ここで、電界強度を深さ方向に積分した値は各半導体装置の耐圧を示している。図3に例示するグラフでは、従来の半導体装置2000の電界強度を積分した値面積と、半導体装置1001の電界強度を積分した値面積とは一定であり、同一の耐圧を実現できる。スーパージャンクション構造を有しない従来の半導体装置2000を製造する際には、通常、電界強度のピークの値を絶縁破壊電界強度Ecに設定する。このため、半導体装置2000のゲート絶縁膜中にはεsic/εsio2×Ecの電界が印加される。半導体装置2000の構造によってこの電界を緩和するためには、ドリフト領域104の不純物濃度を低く抑える必要があり、JFET抵抗を低減できない。また、隣接する2つのディープ層106間の距離が大きくなるにつれてトレンチ111底面における電界抑制効果が弱くなるといった課題があった。これに対し、半導体装置1001では、半導体装置2000と同程度の耐圧オン抵抗を確保しつつ、半導体層20中の電界強度のピーク値を低減できる。すなわち、高濃度第2導電型領域6の底面スーパージャンクション構造の上面Sにおける電界強度Eを、上記の電界強度Ecよりも小さくできる。具体的には、トレンチ11のコーナー部近傍においてゲート絶縁膜13にかかる電界強度を4MV/cmに抑制するためには、半導体層20の電界強度Eがεsio2/εsic×4MV/cm以下になるように設計すればよい。これにより、最大定格電圧を変えることなく、ゲート絶縁膜13中の電界強度を低減できる。また、スーパージャンクション構造を用いることにより、第1導電型ピラー領域4の不純物濃度を高めることができるので、オン抵抗を低減できる。一例を挙げると、図3に示すグラフにおいて、電界強度Ecは例えば2.2MV/cm、電界強度Eは例えば1.3MV/cm程度であり、線501は、半導体層20の深さが例えば10μm程度で線500と交わっている。なお、電界強度および半導体層20の深さの数値は、例えば半導体層の材料、結晶品質、不純物濃度等によって変わり得るため、上記で例示した数値に限定されない。さらに、本実施形態では、高濃度第2導電型領域6の濃度は、スーパージャンクション部22の第2導電型ピラー領域5の濃度よりも高い。このため、スーパージャンクション部22がすべて空乏化した後、さらにドレイン電圧が上昇した場合であっても、高濃度第2導電型領域6中の空乏層が伸びてゲート絶縁膜13にかかる電界強度の増大を引き起こすことを防止できる。また、高濃度第2導電型領域6とトレンチ11の深さが略同じである場合、半導体層20のうちトレンチ11の形成により削られた領域の空間電荷を、高濃度第2導電型領域6の空間電荷で補償することにより、半導体装置1001の横方向の耐圧低下を抑制することができる。オン時に高濃度第2導電型領域6から伸びる空乏層によって第1導電型領域7が完全に空乏化されることを防止するためには、第1導電型領域7の不純物濃度は、第1導電型ピラー領域4の不純物濃度よりも高く設定されることが好ましい。ただし、第1導電型領域7の不純物濃度が高すぎると、第1導電型ピラー領域4から電界が染み出し、トレンチ11のコーナー部近傍における電界強度が高くなってしまう。このような場合には、半導体層20中の電界強度図3に示す電界強度Eを低く抑えたとしても、ゲート絶縁膜13にかかる電界強度を十分に低減することは困難である。従って、第1導電型領域7の不純物濃度は、例えば第1導電型ピラー領域4の不純物濃度よりも高く、ソース領域10の不純物濃度よりも低い範囲内で、半導体装置1001のオン抵抗を上昇させず、かつ、トレンチ11のコーナー部への電界集中を低減できるように適宜選択される。なお、本実施形態では、ストライプ形状のユニットセルが一方向に配列されている。また、スーパージャンクション構造では、第1導電型ピラー領域4および第2導電型ピラー領域5が、ユニットセルの配列方向と同じ方向に交互に配列されている。なお、ユニットセルおよび各ピラー領域の配列構造は上記の配列構造に限定されない。例えば、本実施形態の半導体装置は、四角形のユニットセルがx方向およびy方向に配列された構成を有していてもよい。その場合、各ユニットセルにおいて、トレンチ11の下方に位置する第1導電型ピラー領域4と、それを包囲するように配置された筒状の第2導電型ピラー領域5とを有していてもよい。<半導体装置1001の製造方法>次に、図面を参照しながら、半導体装置1001の製造方法の一例を説明する。図4a~f、図5a~eおよび図6a~eは、それぞれ、半導体装置1001の製造方法を説明するための工程断面図である。まず、図4aに示すように、基板2の主面上に、熱CVDChemicalVaporDeposition等により半導体層20Aを形成する。基板2は、例えば4H-SiCの0001面から8°のオフ角を持つ、半導体層20Aは、基板2よりも低い濃度で半導体層20Aは、例えば、原料ガスとしてシランSiH4とプロパンC3H8とを用い、キャリアガスとして水素H2を、ドーパントガスとして窒素N2をそれぞれ用いて形成される。例えば1000V耐圧のMISFETを製造する場合は、半導体層20Aの不純物濃度ここでは窒素濃度は1×1016cm―3以上1×1018cm3以下であることが好ましい。この不純物濃度がドリフト領域第1導電型ピラー領域の不純物濃度となる。また、半導体層20Aの厚さは例えば0.1μm以上2μm以下である。次いで、図4bに示すように、半導体層20Aの選択された領域に第2導電型の不純物をイオン注入することにより、半導体層20Aの上面から基板2に達する複数の第2導電型ピラー領域5Aを形成する。半導体層20Aのうち第2導電型ピラー領域5Aが形成されなかった領域は、第1導電型の第1導電型ピラー領域4Aとなる。この後、図4cに示すように、半導体層20Aの上に、半導体層20Bとして第1導電型の高抵抗のSiCエピタキシャル層を形成する。半導体層20Bは、半導体層20Aと同様の方法で形成されてもよい。半導体層20Bの不純物濃度および厚さは、半導体層20Aの不純物濃度および厚さと同じであってもよい。次いで、図4dに示すように、半導体層20Bの選択された領域に第2導電型の不純物をイオン注入することにより、半導体層20Bの上面から、半導体層20Aの各第2導電型ピラー領域5Aに達する第2導電型ピラー領域5Bを形成する。第2導電型ピラー領域5Bの不純物濃度は、第2導電型ピラー領域5Aの不純物濃度と同じであってもよい。半導体層20Bのうち第2導電型ピラー領域5Bが形成されなかった領域は、第1導電型の第1導電型ピラー領域4Bとなる。次いで、図4cおよびdを参照しながら前述した方法と同様の方法で、図4eに示すように、半導体層20B上にさらに半導体層20Cを形成し、半導体層20Cに複数の第2導電型ピラー領域5Cおよび第1導電型ピラー領域4Cを形成する。第1導電型ピラー領域4Cおよび第2導電型ピラー領域5Cの不純物濃度は、それぞれ、第1導電型ピラー領域4A、4Bおよび第2導電型ピラー領域5A、5Bの不純物濃度と同じであってもよい。半導体層20Cの厚さは適宜調整されればよい。これにより、第2導電型ピラー領域5A、5B、5Cによって構成される第2導電型ピラー層第2導電型領域5と、第1導電型ピラー領域4A、4B、4Cによって構成される第1導電型ピラー層ドリフト領域4とを含むスーパージャンクション構造を得る。なお、スーパージャンクション構造を得るための製造方法はこれに限定されない。例えば、半導体層20Aを第2導電型として、これに対して第1導電型の不純物を選択的にイオン注入することによっても形成できる。また、第2導電型の半導体層20Aを形成した後に、選択的にエッチングすることによって第2導電型ピラー領域5Aを作成し、当該エッチングで削られた溝に第1導電型の半導体層を堆積することによって第1導電型ピラー領域4Aを形成することもできる。なお、上記では、半導体層20A、20B、20Cを複数回に分けて形成したが、その繰り返しの回数は、スーパージャンクション部の所望の膜厚に応じて調節される。続いて、図4fに示すように、スーパージャンクション構造の上に、さらに半導体層20Dを形成する。半導体層20Dは、例えば図4aを参照しながら前述した方法と同様の方法で形成された第1導電型のSiCエピタキシャル層であってもよい。なお、半導体層20Dの導電型は第1導電型でも第2導電型のどちらでもよいが、その不純物濃度は1016cm3以下であることが好ましい。半導体層20Dの厚さは、高濃度第2導電体領域の厚さを規定し、例えば0.1μm以上0.5μm以下である。続いて、図5aに示すように、半導体層20Dのうち第2導電体領域5の上に位置する領域に第2導電型の不純物を注入する。これにより、各第2導電型ピラー領域5と接するように高濃度第2導電型領域6を形成する。高濃度第2導電型領域6の不純物濃度は、例えば1×1017cm3以上1×1019cm3以下である。この後、図5bに示すように、半導体層20Dのうち高濃度第2導電型領域6が形成されなかった領域に第1導電型の不純物を注入する。これにより、各第1導電型ピラー領域4と接するように第1導電型領域7を形成する。第1導電型領域7の不純物濃度は、第1導電型ピラー領域4の不純物濃度よりも高く設定されることが好ましく、例えば1×1017cm3以上1×1019cm3以下である。次に、図5cに示すように、半導体層20Dの上に、熱CVD等により、ボディ領域となる半導体層20Eを形成する。半導体層20Eは、例えば、原料ガスとしてシランSiH4とプロパンC3H8とを用い、キャリアガスとして水素H2を、ドーパントガスとしてトリメチルアルミニウムをそれぞれ用いて形成された第2導電型のSiCエピタキシャル層である。半導体層20Eの不純物濃度は例えば1×1015cm3以上1×1018cm3以下である。また、半導体層20Eの厚さは例えば0.3μm以上1μm以下である。半導体層20Eの厚さおよび不純物濃度がボディ領域の厚さおよび不純物濃度となる。なお、ボディ領域の厚さは半導体装置1001のチャネル長となる。半導体装置1001の閾値電圧は、ボディ領域の不純物濃度に依存することから、ボディ領域の不純物濃度は所望の閾値電圧に応じて適宜設定される。この後、図5dに示すように、半導体層20Eの表面領域に第2導電型の不純物イオン例えばアルミニウムイオン、ボロンイオンなどを注入して、高濃度で第2導電型不純物を含むボディコンタクト領域9を形成する。ボディコンタクト領域9は、基板2の主面に垂直な方向から見て、高濃度第2導電型ピラー領域5と重なるように配置されることが好ましい。ボディコンタクト領域9の不純物濃度は例えば1×1019cm3以上1×1021cm3以下である。続いて、図5eに示すように、半導体層20Eの表面領域のうちボディコンタクト領域9が形成されなかった領域に、第1導電型の不純物イオン例えば窒素イオンなどを注入して、高濃度で第1導電型不純物を含むソース領域10を形成する。ソース領域10の不純物濃度は例えば1×1019cm3以上1×1021cm3以下である。半導体層20Eのうちボディコンタクト領域9もソース領域10も形成されなかった部分がボディ領域8となる。この後、半導体層20A~20E合わせて半導体層20と呼ぶに注入した不純物を活性化するため、例えばアルゴンなどの不活性ガスの雰囲気中、1700°Cの温度で30分間の活性化アニールを施す。続いて、図6aに示すように、ドライエッチングにより、半導体層20にトレンチ11を形成する。トレンチ11は、ユニットセル毎に形成される。ここでは、トレンチ11は、ソース領域10、ボディ領域8および第1導電型領域7を貫通し、第1導電型ピラー領域4と達するように形成される。なお、トレンチ11の底面が第1導電型領域7内に位置するように、トレンチ11が形成されてもよい。トレンチ11の深さは、図示する断面において、トレンチ11の底面が高濃度第2導電型領域6の上面と下面との間に位置するように設定されることが好ましい。トレンチ11を形成した後、例えば犠牲酸化などの、ゲート酸化工程前の基板の清浄度を高めるプロセスを行うことが好ましい。次に、図6bに示すように、トレンチ11が形成された半導体層20の上に、例えばSiCをエピタキシャル成長させ、これをパターニングすることによりチャネル層12を形成する。チャネル層12は、トレンチ11の側壁において、ボディ領域8を跨いでソース領域10および第1導電型領域7と接するように配置される。チャネル層12の厚さは例えば10nm以上1μm以下、不純物濃度は例えば1.5×1017cm3以上5×1018cm3以下に設定される。続いて、ゲート酸化工程前の洗浄通常のRCA洗浄を実施した後、図6cに示すように、チャネル層12の上に表面を熱酸化することによってゲート絶縁膜SiO2膜13を形成する。この後、ゲート絶縁膜13上にゲート電極14を形成する。ゲート絶縁膜13は、チャネル層12の表面を熱酸化することによって形成され得る。なお、チャネル層12を形成しない場合反転チャネル型のMISFETを製造する場合には、トレンチ11の表層半導体層20を酸化して、ゲート絶縁膜13を形成することができる。ゲート絶縁膜13は例えば特開2005-136386号公報に示される方法によって形成され得る。ゲート絶縁膜13の厚さはゲート駆動回路の動作電圧で決定される。ゲート絶縁膜13の信頼性を考えると、ゲート絶縁膜13としてSiO2膜を形成する場合、例えばゲート絶縁膜13にかかる電界が4MV/cm程度となるようにゲート絶縁膜13の厚さを設定する。従って、ゲート動作電圧が20Vのとき、ゲート絶縁膜13の厚さは70nm程度となる。ゲート電極14は、第1導電型の不純物リンやアンチモンが高濃度に堆積されたポリシリコン膜を堆積し、パターニングを行うことによって形成できる。ポリシリコン膜は、第2導電型の不純物を高濃度に含む膜であってもよい。ゲート電極14は、例えば7×1020cm3程度のリンの不純物を含む。ゲート電極14の厚さは500nm程度であればよい。ゲート電極14に対して、活性化のための酸化を行うことが好ましい。ゲート電極14の酸化は、例えば、ドライ酸素雰囲気中、900°Cの温度で、50nm以上100nm以下の酸化膜が成長する条件で行われ、これによってゲート電極14の信頼性を高めることができる。次いで、図6dに示すように、層間絶縁膜16として例えばPSGPhospho-Silicate-Glass膜を形成し、層間絶縁膜16に、ソース領域10の一部およびボディコンタクト領域9を露出する開口コンタクトホールを形成する。この後、層間絶縁膜16に形成されたコンタクトホール内に、ソース領域10およびボディコンタクト領域9と接する第1オーミック電極15を設ける。層間絶縁膜16として、高温酸化HighTemperatureOxide;HTO膜、プラズマCVD等で堆積される酸化膜などを用いてもよい。第1オーミック電極15は、例えば次のようにして形成される。まず、層間絶縁膜16に形成されたコンタクトホール内に、Ti膜、Ni膜などの金属膜を堆積する。次いで、例えば900°C以上1000°C以下の温度で熱処理を行う。これにより、半導体層20の表面部分が合金化され、金属膜と半導体層20との界面に金属シリサイドが形成される。この後、熱処理によって反応しなかった金属を除去する。このようにして第1オーミック電極15を得る。第1オーミック電極15は、ソース領域10およびボディコンタクト領域9とオーミック接合を形成する金属シリサイドを含む。また、図6eに示すように、基板2の主面半導体層20が形成されている面と反対側の面裏面に、第2オーミック電極1を形成する。第2オーミック電極1は、基板2の裏面に、Ti膜やNi膜などの金属膜を堆積し、例えば900°C以上1000°C以下の温度で熱処理を行うことによって形成されてもよい。この後、図示していないが、第1オーミック電極15および層間絶縁膜16の上に導電膜例えばAl膜を堆積し、パターニングを行うことにより、各ユニットセルの第1オーミック電極15に接する上部配線を設ける。このようにして半導体装置1001が得られる。第2の実施形態以下に、本発明による半導体装置の第2の実施形態を説明する。本実施形態の半導体装置は、トレンチゲート構造を有するMISFETである。図7は、本実施形態の半導体装置1002の一部の断面構造を示している。半導体装置1002は、複数のユニットセルが2次元に配列された構造を有しており、図7には1個のユニットセルUと、その両側に位置するユニットセルの一部とを示している。簡単のため、図1と同様の構成要素には同じ参照符号を付し、説明を省略する。半導体装置1002のユニットセルUは、スーパージャンクション部22と基板2との間に、さらなるドリフト領域以下、単にドリフト領域と称する3を有するドリフト部26を備えている点で、第1の実施形態の半導体装置1001と異なっている。本実施形態では、スーパージャンクション部22の第1導電型ピラー領域4の不純物濃度例えば窒素濃度は、例えば1×1014cm3以上5×1018cm3以下である。ドリフト領域3は第1導電型の高抵抗SiC層である。ドリフト領域3の不純物濃度は、スーパージャンクション部22の第1導電型ピラー領域4の不純物濃度よりも低いことが好ましく、例えば1×1014cm3以上1×1017cm3以下である。本実施形態でも、スーパージャンクション構造を有し、また、スーパージャンクション部22の第2導電型ピラー領域5とボディ領域8とが高濃度第2導電型領域6を介して接続されている。また、トレンチ11の底面は、スーパージャンクション構造の上面Sよりも浅い位置に配置されている。さらに、トレンチ11と高濃度第2導電型領域6との間に第1導電型領域7が設けられている。従って、第1の実施形態と同様の効果を有する。図8は、半導体装置1002のオフ時に第2オーミック電極1に最大定格電圧を印加した場合の、半導体層20に生じる電界強度分布を例示するグラフである。比較のため、スーパージャンクション構造を有していない従来の半導体装置2000図17の半導体層120に生じる電界強度分布、および、第1の実施形態の半導体装置1001の半導体層20に生じる電界強度分布も例示している。図8に示すグラフの横軸は電界強度、グラフの縦軸は、高濃度第2導電型領域6半導体装置2000の場合にはディープ層106の底面の深さをゼロとする半導体層20、120の深さを表している。なお、電界強度および半導体層の深さの数値は、例えば半導体層の材料、結晶品質、不純物濃度等によって変わり得る。スーパージャンクション構造を有しない従来の半導体装置2000では、半導体層120中の電界強度は、前述したように、PN接合面で最も高く、深くなるほど徐々に低くなるような分布となる。一方、半導体装置1002では、線502で示すように、スーパージャンクション部22内の電界強度は平坦な分布を有し、その下のドリフト部26内の電界強度は、深いほど小さくなる分布を有する。ドリフト部26における電界強度の傾きは、ドリフト領域3の不純物濃度に比例する。なお、図8に例示するグラフでは、従来の半導体装置2000の電界強度を積分した値面積と、半導体装置1002の電界強度を積分した値面積とは一定であり、同一の耐圧を実現できる。半導体装置1002では、半導体装置2000と同程度の耐圧を確保しつつ、半導体層20中の電界強度のピーク値Eを低減できるE<Ec。例えば、トレンチ11のコーナー部近傍においてゲート絶縁膜13にかかる電界強度を4MV/cmに抑制するためには、半導体層20の電界強度Eがεsio2/εsic×4MV/cm以下になるように設計すればよい。これにより、最大定格電圧を変えることなく、ゲート絶縁膜13中の電界強度を低減できる。また、スーパージャンクション構造を用いることにより、第1導電型ピラー領域4の不純物濃度を高めることができるので、第1導電型ピラー領域4の抵抗を大幅に低減できる。なお、本実施形態では、第1導電型ピラー領域4よりも高抵抗のドリフト領域3が設けられているので、第1の実施形態の半導体装置1001よりもオン抵抗が高くなる。しかしながら、ドリフト領域3の厚さが小さいことから例えば半導体層20の厚さの1/2以下、オン抵抗の上昇分はわずかである。本実施形態によると、第1実施形態と同様の効果が得られる上に、後述するように、第1実施形態と比べて、スーパージャンクション構造を形成するための工程およびコストを削減できるので有利である。<半導体装置1002の製造方法>図9a~cは、それぞれ、半導体装置1002の製造方法の一例を説明するための工程断面図である。まず、図9aに示すように、熱CVD法等により、ドリフト領域3となる半導体層20Fを形成する。半導体層20Fは、第1導電型の高抵抗のSiCエピタキシャル層である。半導体層20Fの第1導電型不純物の濃度例えば窒素濃度は、例えば1×1014cm3以上1×1017cm3以下である。次いで、図9bに示すように、半導体層20Fの上に、半導体層20Gを形成する。半導体層20Gの形成方法は、図4cを参照しながら前述した方法と同様の方法であってもよい。続いて、半導体層20Gの選択された領域に第2導電型不純物を注入することにより、複数の第2導電型ピラー領域5を形成する。第2導電型ピラー領域5が形成されなかった領域は第1導電型ピラー領域4となる。第2導電型ピラー領域5および第1導電型ピラー領域4の不純物濃度は、図4dを参照しながら前述した方法と同様であってもよい。このようにして、半導体層20Gにスーパージャンクション構造が形成される。次に、図示しないが、図4fを参照しながら前述した方法と同様の方法で、スーパージャンクション構造の上にさらに、高濃度第1および第2導電型領域6、7を形成するための半導体層を設ける。この後の工程も、図4g~図6eを参照しながら前述した工程と同様である。このように、本実施形態によると、第1実施形態の半導体装置1001よりもスーパージャンクション構造を薄くできるので、半導体層の形成エピタキシャル成長工程および第2導電型ピラー層を形成するためのイオン注入工程の回数を減少させることができる。なお、何れの実施形態においても、スーパージャンクション構造を形成するための半導体層の形成およびイオン注入工程の回数は、特に限定されず、スーパージャンクション構造の厚さに応じて適宜選択される。第3の実施形態以下に、本発明による半導体装置の第3の実施形態を説明する。本実施形態の半導体装置は、トレンチゲート構造を有するMISFETである。図10は、本実施形態の半導体装置1003の一部の断面構造を示している。半導体装置1003は、複数のユニットセルが2次元に配列された構造を有しており、図10には1個のユニットセルUと、その両側に位置するユニットセルの一部とを示している。簡単のため、図1と同様の構成要素には同じ参照符号を付し、説明を省略する。半導体装置1003は、トレンチ11の底面が、高濃度第2導電型領域6の底面すなわちスーパージャンクション構造の上面Sよりも浅い位置にある点で、第1の実施形態の半導体装置1001と異なっている。第1導電型領域7は、トレンチ11の側壁と高濃度第2導電型領域6との間に、ボディ領域8と接するように配置されている。第1導電型領域7の底面は、高濃度第2導電型領域6の底面よりも浅い位置にある。図示する例では、第1導電型領域7の底面の深さは、トレンチ11の底面の深さと略等しい。本実施形態でも、第1の実施形態と同様の効果が得られる。また、本実施形態では、トレンチ11の底面がスーパージャンクション構造の上面Sよりも浅いので、トレンチ11の底面に印加される電界強度を、より確実に、スーパージャンクション部22内の電界強度よりも低減できる。従って、ゲート絶縁膜13に印加される電界強度を増大させることなく、スーパージャンクション部22にかかる電界強度を、例えばεsio2/εsic×4MV/cmよりも大きく設定することが可能になる。この結果、スーパージャンクション構造を薄くすることが可能になるので、オン抵抗をより効果的に低減できる。図11は、半導体装置1003のオフ時に第2オーミック電極1に最大定格電圧を印加した場合の、半導体層20に生じる電界強度分布を例示するグラフである。比較のため、スーパージャンクション構造を有していない従来の半導体装置2000図17の半導体層120に生じる電界強度分布、および、第1の実施形態の半導体装置1001の半導体層20に生じる電界強度分布も例示している。図11に示すグラフの横軸は電界強度、グラフの縦軸は、高濃度第2導電型領域6半導体装置2000の場合にはディープ層106の底面の深さをゼロとする半導体層20、120の深さを表している。なお、電界強度および半導体層の深さの数値は、例えば半導体層の材料、結晶品質、不純物濃度等によって変わり得る。また、半導体装置1001、1003、2000の電界強度を積分した値面積は一定であり、同一の耐圧を有するように設計されている。図11からわかるように、半導体装置1003では、線503で示すように、スーパージャンクション部22内の電界強度Eを、半導体装置1001装置1001におけるスーパージャンクション部22内の電界強度Eよりも大きく設定できる。このため、所定の耐圧を確保しつつ、半導体装置1001よりもスーパージャンクション部22の厚さを小さくすることが可能になる。従って、オン抵抗をより効果的に低減できる。また、上述したように、電界強度Eを大きくしても、ゲート絶縁膜13にかかる電界強度を所定の値以下に抑えることができるので、ゲート絶縁膜13の破壊を抑制できる。<半導体装置1003の製造方法>半導体装置1003は、例えば第1の実施形態で説明した方法図4~図6と同様の方法を用いて製造され得る。ただし、図5aおよびbに示す工程において、高濃度第2導電体領域6の底面が、第1導電型領域7の底面よりも深くなるように、第1および第2導電型不純物の注入を行う。この後、図6aに示すトレンチ11の形成工程において、トレンチ11の底面が高濃度第2導電体領域6の底面よりも浅くなるようにトレンチ11の深さを設定すればよい。この後の工程は、第1の実施形態と同様である。あるいは、図4eに示す工程の後に、第2導電体領域5Cの表面部分にさらに第2導電体不純物を注入し、高濃度第2導電体領域を形成する。この後、図4fおよび図5aに示す方法と同様の方法で、半導体層20Cに形成された高濃度第2導電体領域と接するように、半導体層20Dに高濃度第2導電体領域を形成する。これにより、半導体層20C、20Dにそれぞれ形成された高濃度第2導電体領域によって構成された高濃度第1導電型領域6を得ることができる。この後の工程は、第1の実施形態と同様である。本実施形態の半導体装置は、基板2とスーパージャンクション部22との間に、さらなるドリフト領域を備えていてもよい。図12は、本実施形態の他の半導体装置1004の一部の断面構造を示す図である。半導体装置1004の半導体層20は、スーパージャンクション部22と基板2との間に、ドリフト領域3を有するドリフト部26を備えている。その他の構造は、図11に示す半導体装置1003の構造と同様である。従って、図10に示す半導体装置1003と同様の効果が得られる。また、スーパージャンクション構造を薄くして、ドリフト領域3を設けることにより、本実施形態の効果を有しつつ、スーパージャンクション構造を形成するための工程数を削減できる。図13は、半導体装置1004のオフ時に第2オーミック電極1に最大定格電圧を印加した場合の、半導体層20に生じる電界強度分布を例示するグラフである。比較のため、スーパージャンクション構造を有していない従来の半導体装置2000図17の半導体層120に生じる電界強度分布、および、第2の実施形態の半導体装置1002の半導体層20に生じる電界強度分布も例示している。図13に示すグラフの横軸および横軸は、図11に示すグラフの縦軸および横軸と同じである。また、半導体装置1002、1004、2000の電界強度を積分した値面積は一定であり、同一の耐圧を有するように設計されている。図13からわかるように、半導体装置1004では、線504で示すように、スーパージャンクション部22内の電界強度Eは、半導体装置1002におけるスーパージャンクション部22内の電界強度Eよりも大きい。このため、所定の耐圧を確保しつつ、半導体装置1002よりもスーパージャンクション部22の厚さを小さくすることが可能になる。従って、オン抵抗をより効果的に低減できる。半導体装置1004は、例えば第2の実施形態の製造工程に、上述した半導体装置1003の製造方法における高濃度第2導電型領域6の形成方法を適用することによって製造され得る。第4の実施形態以下に、本発明による半導体装置の第4の実施形態を説明する。本実施形態の半導体装置は、トレンチゲート構造を有するMISFETである。図14は、本実施形態の半導体装置1005の一部の断面構造を示している。半導体装置1005は、複数のユニットセルが2次元に配列された構造を有しており、図14には1個のユニットセルUと、その両側に位置するユニットセルの一部とを示している。簡単のため、図1と同様の構成要素には同じ参照符号を付し、説明を省略する。半導体装置1005では、トレンチ11の底面が、高濃度第2導電型領域6の底面すなわちスーパージャンクション構造の上面Sよりも浅い位置にある。また、高濃度第2導電型領域6の幅は、トレンチ11の底面よりも深い位置で、トレンチ11側に横方向に拡大している。ここでいう横方向とは、基板2に平行な方向をいう。高濃度第2導電型領域6の横方向に拡大した部分を、高濃度第2導電型領域6の拡大底部6bと称する。隣接した2つの高濃度第2導電型領域6の拡大底部6bの間には、第1導電型領域21が配置されている。トレンチ11の底面と、高濃度第2導電型領域6の拡大底部6bおよび第1導電型領域21の間には、第1導電型領域19が配置されている。従って、トレンチ11の底部は、低濃度第1導電型領域19を介して、高濃度第2導電型領域6および第1導電型領域21で覆われている。第1導電型領域7、19、21の不純物濃度は、半導体装置1005がオン状態のときに、これらの領域が完全に空乏化されないように適宜設定されればよく、特に限定されない。半導体装置1005では、第1導電型領域7と第1導電型ピラー領域4とは、第1導電型領域19、20を介して接続されている。従って、オン状態において、ドリフト電流を、第1導電型ピラー領域4から第1導電型領域21、第1導電型領域19および第1導電型領域7を経て、チャネル層12に流すことができる。第1導電型領域7、19、21の不純物濃度は、それぞれ独立して制御されていることが好ましい。第1導電型領域7、19、21の不純物濃度は互いに異なっていてもよいし、同じであってもよい。本実施形態では、第1導電型領域7、21の不純物濃度は、第1導電型領域19および第1導電型ピラー領域4の不純物濃度よりも高く設定されている。これにより、オン時に高濃度第2導電型領域6から空乏層が伸びてこれらの領域7、21が完全に空乏化されることを防止できる。第1導電型領域19の不純物濃度は、例えば第1導電型ピラー領域4の不純物濃度と同程度でもよいし、それよりも高くてもよい。本実施形態によると、第3の実施形態と同様の効果が得られる。図示しないが、半導体装置1005の半導体層20に生じる電界強度分布は、半導体装置1003の電界強度分布と同様である。さらに、本実施形態では、トレンチ11の底面近傍の第1導電型領域19が、高濃度第2導電型領域6の拡大底部6bによって、下方から部分的に被われる構造となる。このため、トレンチ11の底面近傍に生じる電界の強度を、スーパージャンクション構造内に一様に生じる電界の強度よりもさらに小さく抑えることができる。従って、ゲート絶縁膜13に印加される電界強度を増大させずに、スーパージャンクション構造内の電界強度をεsio2/εsic×4MV/cmよりもさらに大きく設定することが可能になる。この結果、オン抵抗をより効果的に低減できる。本実施形態の半導体装置は、基板2とスーパージャンクション部22との間に、さらなるドリフト領域を備えていてもよい。図15は、本実施形態の他の半導体装置1006の一部の断面構造を示す図である。半導体装置1006は、スーパージャンクション部22が薄く、かつ、スーパージャンクション部22と基板2との間にドリフト領域3を有するドリフト部26を備えている点で、上記の半導体装置1005と異なっている。半導体装置1006は、図14に示す半導体装置1005と同様の構造を有する表層部24を備えているので、半導体装置1005と同様の効果が得られる。また、ドリフト部26を備えているので、第2の実施形態と同様の効果を有する。図示しないが、半導体装置1006の半導体層20に生じる電界強度分布は、半導体装置1004の電界強度分布と同様である。なお、半導体装置1006では、第1導電型ピラー領域4よりの高抵抗のドリフト領域3が設けられているので、半導体装置1005図14よりもオン抵抗が高くなる。しかしながら、オン抵抗の上昇分はわずかであり、むしろ、スーパージャンクション構造を形成するための工程およびコストを半導体装置1005よりも削減できるので有利である。<半導体装置1006の製造方法>半導体装置1006の製造方法の一例を説明する。ドリフト部26およびスーパージャンクション部22を形成する工程までは、第2の実施の形態の半導体装置1002の製造方法で説明した方法図9a~cと同様であるので省略し、これ以降の工程について、図16a~eを参照しながら説明する。ドリフト部26およびスーパージャンクション部22を形成した後に、図16aに示すように、高濃度第2導電型領域6の拡大底部6bおよび第1導電型領域21を形成する。本工程は、第1の実施の形態の半導体装置1001の図4f、図5aおよび図5bと同様の方法で行なうことができる。すなわち、スーパージャンクション部22の上に熱CVD等により半導体層を形成後、第2導電型の不純物を注入して拡大底部6bを形成し、第1導電型の不純物を注入して第1導電型領域21を形成する。このとき、図16aの断面図に示すように、拡大底部6bの横方向の幅が、第2導電型ピラー領域5の幅よりも大きくなるように形成する。高濃度第2導電型領域6の拡大底部6bの不純物濃度は、例えば1×1017cm3以上1×1019cm3以下であり、第1導電型領域21の不純物濃度は、例えば1×1017cm3以上1×1019cm3以下である。続いて、図16bに示すように、高濃度第2導電型領域6の上部領域拡大底部6b以外の領域、および第1導電型領域19を形成する。本工程も、先の工程と同様の方法で行なうことができる。このとき、図16bの断面図に示すように、高濃度第2導電型領域6の上部領域の横方向の幅が、拡大底部6bよりも小さくなるように形成する。高濃度第2導電型領域6の上部領域の不純物濃度は、前工程で形成した拡大底部6bの不純物濃度と同程度である。第1導電型領域19の不純物濃度は、前工程で形成した第1導電型領域21の不純物濃度に比べて低くすることができ、例えば1×1016cm3以上1×1018cm3以下である。続いて、図16cに示すように、第1導電型領域19のうち上側の一部領域に、第1導電型の不純物を注入することにより、第1導電型領域19に比べて高濃度の第1導電型領域7を形成する。第1導電型領域7の不純物濃度は、例えば1×1017cm3以上1×1019cm3以下である。続いて、図16dに示すように、ボディ領域8、ボディコンタクト領域9、およびソース領域10を作成する。本工程は、第1の実施の形態の半導体装置1001の図5c~図5eと同様の方法で行なうことができるため、説明を省略する。その後、図16eに示すように、ドライエッチングにより、トレンチ11を形成する。トレンチ11は、ソース領域10、ボディ領域8および第1導電型領域7を貫通し、第1導電型領域19と達するように形成される。なお、トレンチ11の底面が第1導電型領域7内に位置するように、トレンチ11が形成されてもよい。トレンチ11の深さは、図示する断面において、トレンチ11の底面が高濃度第2導電型領域6の拡大底部6bよりも上方に位置するように設定されることが好ましい。その後の工程は、第1の実施の形態の半導体装置1001の図6b~図6eと同様の方法で行なうことができるため、説明を省略する。このようにして、半導体装置1006が得られる。なお、以上の説明は、半導体装置1005の製造方法についても好適に応用できる。具体的には、ドリフト部26を形成せず、基板上にスーパージャンクション部22を形成することにより、半導体装置1005が得られる。第1~第4の実施形態の半導体装置は何れもMISFETであるが、本発明の半導体装置はMISFETに限定されず、炭化珪素層と電気的に接続された電極とを有する種々の半導体装置であってもよい。例えば上記実施形態では、半導体層20と同じ導電型のSiC基板2を用いているが、代わりに、半導体層20と異なる導電型のSiC基板を用いてIGBTを製造することもできる。IGBTのその他の構成は、半導体装置1001~1005と同様であってもよい。