ビット線およびソース線間に直列に介挿された第1の抵抗変化型素子および第1の選択トランジスタと、反転ビット線および前記ソース線間に直列に介挿された第2の抵抗変化型素子および第2の選択トランジスタとを有し、前記第1および第2の選択トランジスタはワード線を介して供給される選択電圧によりON/OFFが切り換えられるものであり、前記第1および第2の抵抗変化型素子は、前記ビット線および前記反転ビット線から前記ソース線に各々向かう電流を各々に流したときに各々の抵抗値が第1の方向およびその逆方向の第2の方向に各々変化し、前記ソース線から前記ビット線および前記反転ビット線に各々向かう電流を各々に流したときに各々の抵抗値が前記第2の方向および前記第1の方向に各々変化する抵抗変化型素子であることを特徴とする不揮発性メモリセル。前記第1および第2の抵抗変化型素子が前記ビット線側および前記反転ビット線側に各々設けられていることを特徴とする請求項1に記載の不揮発性メモリセル。前記第1および第2の抵抗変化型素子が前記ソース線側に各々設けられていることを特徴とする請求項1に記載の不揮発性メモリセル。請求項1~3のいずれか1の請求項に記載の不揮発性メモリセルを複数備えた不揮発性メモリセルアレイを有する不揮発性メモリにおいて、データ書き込み時に、アクセス対象である不揮発性メモリセルに前記第1および第2の選択トランジスタをONにする選択電圧を供給し、前記ビット線および前記反転ビット線の組と前記ソース線との間に書き込みデータに応じた極性の電圧を印加し、データ読み出し時に、前記ソース線に基準電圧を与え、アクセス対象である不揮発性メモリセルに前記第1および前記第2の選択トランジスタをONにする選択電圧を供給し、アクセス対象である不揮発性メモリが接続されたビット線および反転ビット線に生じる信号に基づいて当該不揮発性メモリからの読み出しデータを判定することを特徴とする不揮発性メモリ。ビット線および共通ノード間に介挿された第1の抵抗変化型素子と、反転ビット線および前記共通ノード間に介挿された第2の抵抗変化型素子と、前記共通ノードおよびソース線間に直列に介挿され、ワード線を介して供給される選択電圧によりON/OFFが切り換えられる選択トランジスタとを具備し、前記第1および第2の抵抗変化型素子は、前記ビット線および前記反転ビット線から前記ソース線に各々向かう電流を各々に流したときに各々の抵抗値が第1の方向およびその逆方向の第2の方向に各々変化し、前記ソース線から前記ビット線および前記反転ビット線に各々向かう電流を各々に流したときに各々の抵抗値が前記第2の方向および前記第1の方向に各々変化する抵抗変化型素子であることを特徴とする不揮発性メモリセル。請求項5に記載の不揮発性メモリセルを複数備えた不揮発性メモリセルアレイを有する不揮発性メモリにおいて、データ書き込み時に、アクセス対象である不揮発性メモリセルに前記選択トランジスタをONにする選択電圧を供給し、前記ビット線および前記反転ビット線の組と前記ソース線との間に書き込みデータに応じた極性の電圧を印加し、データ読み出し時に、前記ソース線に基準電圧を与え、アクセス対象である不揮発性メモリセルに前記選択トランジスタをONにする選択電圧を供給し、アクセス対象である不揮発性メモリが接続されたビット線および反転ビット線に生じる信号に基づいて当該不揮発性メモリからの読み出しデータを判定することを特徴とする不揮発性メモリ。複数の不揮発性メモリセルを行列状に配列してなる不揮発性メモリセルアレイを有する不揮発性メモリであって、前記不揮発性メモリセルアレイは、前記複数の不揮発性メモリセルの行列の各行毎に各々配線された複数のワード線と、前記複数の不揮発性メモリセルの行列の各列毎に各々配線された複数のビット線と、前記複数の不揮発性メモリセルの行列の各列毎に各々配線された複数の反転ビット線と、前記複数の不揮発性メモリセルの行列の各列毎に各々配線された複数のソース線とを有し、前記複数の不揮発性メモリセルの各々は、第1および第2の抵抗変化型素子と、各々が属する行のワード線を介して供給される行選択電圧によりON/OFFが切り換えられ、ON状態において、各々が属する列のビット線およびソース線間に前記第1の抵抗変化型素子を接続し、各々が属する列の反転ビット線およびソース線間に前記第2の抵抗変化型素子を接続するスイッチ手段を有し、前記第1および第2の抵抗変化型素子は、前記ビット線および前記反転ビット線から前記ソース線に各々向かう電流を各々に流したときに各々の抵抗値が第1の方向およびその逆方向の第2の方向に各々変化し、前記ソース線から前記ビット線および前記反転ビット線に各々向かう電流を各々に流したときに各々の抵抗値が前記第2の方向および前記第1の方向に各々変化するものであり、前記不揮発性メモリは、アクセス対象である不揮発性メモリセルのスイッチ手段をONにする行選択電圧を発生し、ライトアクセス時には、当該不揮発性メモリセルが属する列のビット線および反転ビット線の組とソース線との間に書き込みデータに応じた極性の書き込み電圧を印加し、読み出し時には当該不揮発性メモリセルが属する列のビット線および反転ビット線に発生する信号に基づいて当該不揮発性メモリセルからの読み出しデータを判定することを特徴とする不揮発性メモリ。前記複数のワード線のうち行アドレスが示す行に対応したワード線に前記スイッチ手段をONさせる行選択電圧を出力する行デコーダと、データ線と前記複数の不揮発性メモリセルの行列の各列に対応した複数のビット線との間に各々介挿された複数のビット線カラム選択スイッチと、反転データ線と前記複数の不揮発性メモリセルの行列の各列に対応した複数の反転ビット線との間に各々介挿された複数の反転ビット線用カラム選択スイッチと、グローバルソース線と前記複数の不揮発性メモリセルの行列の各列に対応した複数のソース線との間に各々介挿された複数のソース線用カラム選択スイッチとを有するカラムゲート部と、前記複数のビット線カラム選択スイッチ、前記複数の反転ビット線用カラム選択スイッチおよび前記複数のソース線用カラム選択スイッチのうち列アドレスが示す列に対応したビット線カラム選択スイッチ、反転ビット線用カラム選択スイッチおよびソース線用カラム選択スイッチをONさせる列選択電圧を出力する列デコーダと、ライトアクセス時に、書き込みデータに対応した極性の書き込み電圧を前記データ線および前記反転データ線の組と前記グローバルソース線との間に印加する書き込みドライバと、リードアクセス時に前記データ線および前記反転データ線に発生する信号に基づいてアクセス先である不揮発性メモリセルからの読み出しデータを判定するセンスアンプとを具備することを特徴とする請求項7に記載の不揮発性メモリ。複数の不揮発性メモリセルを行列状に配列してなる不揮発性メモリセルアレイであって、前記複数の不揮発性メモリセルの行列の各行毎に各々配線された複数のワード線と、前記複数の不揮発性メモリセルの行列の各列毎に各々配線された複数のビット線と、前記複数の不揮発性メモリセルの行列の各列毎に各々配線された複数の反転ビット線と、前記複数の不揮発性メモリセルの行列の各列毎に各々配線された複数のソース線とを有し、各不揮発性メモリセルは、行方向に沿って各々並んだ第1および第2の選択トランジスタであって、各々、前記ワード線をゲート電極とし、前記ワード線を挟んで列方向に沿って並んだ各拡散領域をソースおよびドレインとし、各々のソースが当該不揮発性メモリの属する列のソース線に各々接続された第1および第2の選択トランジスタと、各々第1および第2の電極を有し、第1および第2の電極間に通電される電流の向きにより異なった方向に抵抗値が変化する第1および第2の抵抗変化型素子とを有し、前記第1の抵抗変化型素子の第1の電極は、当該不揮発性メモリの属する列のビット線に接続され、前記第1の抵抗変化型素子の第2の電極は、前記第1の選択トランジスタのドレインに接続され、前記第2の抵抗変化型素子の第2の電極は、当該不揮発性メモリの属する列の反転ビット線に接続され、前記第2の抵抗変化型素子の第1の電極は、前記第2の選択トランジスタのドレインに接続されていることを特徴とする不揮発性メモリセルアレイ。前記不揮発性メモリセルの各列において、前記ビット線および前記反転ビット線は、行方向に沿って不揮発性メモリセルの左右両端の各位置を占め、前記ソース線は、前記ビット線および前記反転ビット線の間の位置を占めることを特徴とする請求項9に記載の不揮発性メモリセルアレイ。前記不揮発性メモリセルアレイは、配線層として、ポリシリコン配線層と、第1メタル層と、その上層の第2メタル層と、さらにその上層の第3メタル層とを有し、前記複数のワード線は、ポリシリコン配線層により構成され、前記複数のビット線および複数の反転ビット線は、第1メタル層により構成され、前記複数のソース線は、第3メタル層により構成され、前記第1の抵抗変化型素子の第1の電極は、第2メタル層を介して第1メタル層である前記ビット線に接続され、前記第1の抵抗変化型素子の第2の電極は、第1メタル層を介して前記第1の選択トランジスタのドレインに接続され、前記第2の抵抗変化型素子の第2の電極は、第1メタル層である前記反転ビット線に直接接続され、前記第2の抵抗変化型素子の第1の電極は、第2メタル層および第1メタル層を介して前記第2の選択トランジスタのドレインに接続され、前記第1および第2の選択トランジスタの各ソースは、各々第1メタル層および第2メタル層を介して前記ソース線に接続されていることを特徴とする請求項9または10に記載の不揮発性メモリセルアレイ。隣接する2行の不揮発性メモリの第1の選択トランジスタの各ソースが同じ拡散領域を共有し、隣接する2行の不揮発性メモリの第2の選択トランジスタの各ソースが同じ拡散領域を共有していることを特徴とする請求項9~11のいずれか1の請求項に記載の揮発性メモリセルアレイ。上述したMRAMは、非常に高速であり、例えば10nsで書き込みおよび読み出しを行うことができる。しかし、このMRAMは、1状態高抵抗と0状態低抵抗との差が2倍~数倍程度とあまり大きくないため、配線抵抗あるいは寄生容量等により微妙に不揮発性メモリセルを流れる電流値や放電時間に場所依存性が生じる。このため、抵抗変化型素子に流れる電流を判定するためのセンスアンプの比較用基準電圧をバランス良く正確に設定することが困難であり、抵抗変化型素子に流れる電流の判定、すなわち、抵抗変化型素子の記憶内容の1/0判定を高速に行うのが困難であるという問題があった。ここで、MRAMやReRAMにおいて、抵抗変化型素子として電流の向きにより抵抗の変化方向が逆になるバイポーラ型素子を使用し、0書き込みと1書き込みとで抵抗変化型素子に流す電流の向きを逆にする構成を採ることも考えられる。しかし、その場合、メモリセルに対するアクセスを制御する回路の回路構成が複雑になる問題がある。この発明は、以上説明した事情に鑑みてなされたものであり、高速読み出しが可能な不揮発性メモリセル、不揮発性メモリセルアレイおよび不揮発性メモリを提供することを目的とする。さらにこの発明は、面積を縮小することができ、書き込みが容易な不揮発性メモリセル、不揮発性メモリセルアレイおよび不揮発性メモリを提供することを目的とする。この発明は、複数の不揮発性メモリセルを行列状に配列してなる不揮発性メモリセルアレイを有する不揮発性メモリであって、前記不揮発性メモリセルアレイは、前記複数の不揮発性メモリセルの行列の各行毎に各々配線された複数のワード線と、前記複数の不揮発性メモリセルの行列の各列毎に各々配線された複数のビット線と、前記複数の不揮発性メモリセルの行列の各列毎に各々配線された複数の反転ビット線と、前記複数の不揮発性メモリセルの行列の各列毎に各々配線された複数のソース線とを有し、前記複数の不揮発性メモリセルの各々は、第1および第2の抵抗変化型素子と、各々が属する行のワード線を介して供給される行選択電圧によりON/OFFが切り換えられ、ON状態において、各々が属する列のビット線およびソース線間に前記第1の抵抗変化型素子を接続し、各々が属する列の反転ビット線およびソース線間に前記第2の抵抗変化型素子を接続するスイッチ手段を有し、前記第1および第2の抵抗変化型素子は、前記ビット線および前記反転ビット線から前記ソース線に各々向かう電流を各々に流したときに各々の抵抗値が第1の方向およびその逆方向の第2の方向に各々変化し、前記ソース線から前記ビット線および前記反転ビット線に各々向かう電流を各々に流したときに各々の抵抗値が前記第2の方向および前記第1の方向に各々変化するものであり、前記不揮発性メモリは、アクセス対象である不揮発性メモリセルのスイッチ手段をONにする行選択電圧を発生し、ライトアクセス時には、当該不揮発性メモリセルが属する列のビット線および反転ビット線の組とソース線との間に書き込みデータに応じた極性の書き込み電圧を印加し、読み出し時には当該不揮発性メモリセルが属する列のビット線および反転ビット線に発生する信号に基づいて当該不揮発性メモリセルからの読み出しデータを判定することを特徴とする不揮発性メモリを提供する。この不揮発性メモリによれば、アクセス対象の不揮発性メモリセルのビット線および反転ビット線の組とソース線との間に書き込みデータに応じた極性の書き込み電圧を印加するという簡単な動作により、第1の抵抗変化型素子と第2の抵抗変化型素子の各抵抗値を互いに逆方向に変化させ、データ書き込みを行うことができる。従って、読み出し時には、当該不揮発性メモリセルが属する列のビット線および反転ビット線に発生する信号間に大きな差が生じることとなり、当該不揮発性メモリセルから高速にデータ読み出しを行うことができる。また、この不揮発性メモリによれば、不揮発性メモリセルを2個の抵抗変化型素子と1個または2個のトランジスタにより構成することができ、1メモリセル当たりの面積を小さくすることができるので、不揮発性メモリの面積を小さくすることができる。以下、図面を参照し、この発明の実施形態について説明する。なお、以下の実施形態において、トランジスタはMOSFETMetalOxideSemiconductorFieldEffectTransistor;金属-酸化膜-半導体構造の電界効果トランジスタを指す。<第1実施形態>図1は、この発明の第1実施形態である2T2R構成の不揮発性メモリセルの構成を示す回路図である。この不揮発性メモリセルは、第1および第2の抵抗変化型素子R1およびR2と、各々Nチャネルトランジスタである第1および第2の選択トランジスタT1およびT2とを有する。ここで、第1の抵抗変化型素子R1および第1の選択トランジスタT1は、ビット線BLとソース線SLとの間に直列に介挿され、第2の抵抗変化型素子R2および第2の選択トランジスタT2は、反転ビット線BLBとソース線SLとの間に直列に介挿されている。また、第1および第2の抵抗変化型素子R1およびR2はビット線BLおよび反転ビット線BLB側に各々設けられ、第1および第2の選択トランジスタT1およびT2はソース線SL側に各々設けられている。抵抗変化型素子R1およびR2としては、MRAM、PRAM、ReRAM等に用いられるものと同様な抵抗変化型素子を使用することができる。図示の例において、抵抗変化型素子R1およびR2はMRAMに使用されるMTJ素子である。そして、抵抗変化型素子R1は、フリー層がビット線BLに、ピン層が選択トランジスタT1のドレインに接続されており、抵抗変化型素子R2は、ピン層が反転ビット線BLBに、フリー層が選択トランジスタT2のドレインに接続されている。図2は本実施形態による不揮発性メモリセルの動作条件を示す図である。0書き込みの場合は、ワード線WLに1.2Vを、ビット線BLおよび反転ビット線BLBに1.2Vを、ソース線SLに0Vを与える。これにより、ビット線BLから抵抗変化型素子R1および選択トランジスタT1を介してソース線SLへ向けて電流が流れ、反転ビット線BLBから抵抗変化型素子R2および選択トランジスタT2を介してソース線SLへ向けて電流が流れる。ここで、抵抗変化型素子R1にはフリー層からピン層に向かう電流が流れるので、抵抗変化型素子R1は低抵抗状態となる。一方、抵抗変化型素子R2にはピン層からフリー層に向かう電流が流れるので、抵抗変化型素子R2は高抵抗状態となる。このようにして不揮発性メモリセルは、抵抗変化型素子R1が低抵抗状態、抵抗変化型素子R2が高抵抗状態となり、データ0を記憶した状態となる。1書き込みの場合は、ワード線WLに1.2Vを、ビット線BLおよび反転ビット線BLBに0Vを、ソース線SLに1.2Vを与える。これにより、ソース線SLから選択トランジスタT1および抵抗変化型素子R1を介してビット線BLへ向けて電流が流れ、ソース線SLから選択トランジスタT2および抵抗変化型素子R2を介して反転ビット線BLBへ向けて電流が流れる。ここで、抵抗変化型素子R1にはピン層からフリー層に向かう電流が流れるので、抵抗変化型素子R1は高抵抗状態となる。一方、抵抗変化型素子R2にはフリー層からピン層に向かう電流が流れるので、抵抗変化型素子R2は低抵抗状態となる。このようにして不揮発性メモリセルは、抵抗変化型素子R1が高抵抗状態、抵抗変化型素子R2が低抵抗状態となり、データ1を記憶した状態となる。読み出しの場合は、ソース線SLに0Vを、ワード線WLに0.5Vを与える。この状態において、図示しないセンスアンプは、ビット線BLおよび反転ビット線BLBに0.2V程度のバイアスを掛けて抵抗変化型素子R1およびR2に電流を流し、ビット線BLおよび反転ビット線BLBに発生する各信号の差動増幅を行う。ここで、不揮発性メモリセルがデータ0を記憶しており、抵抗変化型素子R1が低抵抗、抵抗変化型素子R2が高抵抗である場合、ビット線BLからソース線SLに向けて流れる電流の方が反転ビット線BLBからソース線SLに向けて流れる電流よりも大きくなる。このため、ビット線BLの電圧がビット線BLBの電圧よりも低くなる。この結果、センスアンプは読み出しデータが0であることを示す信号を出力する。一方、揮発性メモリセルがデータ1を記憶しており、抵抗変化型素子R1が高抵抗、抵抗変化型素子R2が低抵抗である場合、ビット線BLからソース線SLに向けて流れる電流の方が反転ビット線BLBからソース線SLに向けて流れる電流よりも小さくなる。このため、ビット線BLの電圧がビット線BLBの電圧よりも高くなる。この結果、センスアンプは読み出しデータが1であることを示す信号を出力する。以上の読み出し時の動作において、ワード線WLに対する選択電圧を0.5V、ビット線BLおよび反転ビット線BLBに対する電圧を0.2Vとするのは、抵抗変化型素子R1およびR2に流れる電流を少なくして、誤書き込みを防ぐためである。なお、この例では、ビット線BLおよび反転ビット線BLBに対する電圧を0.2V程度に下げているので、この電圧で抵抗変化型素子R1およびR2に流れる電流を十分に抑えることができれば、ワード線WLに対する選択電圧を1.2Vとしても正常動作が可能である。以上説明したように、本実施形態によれば、ビット線BLおよび反転ビット線BLBに同じ電圧を印加するという簡単な動作により、抵抗変化型素子R1およびR2の各抵抗値を互いに逆方向に変化させてデータ書き込みを行うことができる。従って、動作マージンの広い不揮発性メモリを実現することができる。<第2実施形態>図3は、この発明の第2実施形態である不揮発性メモリセルの構成を示す回路図である。本実施形態による不揮発性メモリセルでは、抵抗変化型素子R1およびR2と、選択トランジスタT1およびT2の位置関係が上記第1実施形態図1と入れ替わっており、抵抗変化型素子R1およびR2がソース線SL側に設けられている。また、本実施形態では、抵抗変化型素子R1およびR2の各々の極性が上記第1実施形態と逆になっており、抵抗変化型素子R1は、ピン層が選択トランジスタT1のソースに、フリー層がソース線SLに接続されており、抵抗変化型素子R2は、フリー層が選択トランジスタT2のソースに、ピン層がソース線SLに接続されている。図4は本実施形態による不揮発性メモリセルの動作条件を示す図である。データ書き込み、データ読み出しのために、ワード線WL、ビット線BLおよび反転ビット線BLB、ソース線SLに与える電圧は上記第1実施形態と同様である。本実施形態では、抵抗変化型素子R1およびR2の極性が上記第1実施形態と逆になっているため、データ0の記憶状態とデータ1の記憶状態が上記第1実施形態と逆になる。0書き込みにおいて、ワード線WLに1.2Vを、ビット線BLおよび反転ビット線BLBに1.2Vを、ソース線SLに0Vを与えると、抵抗変化型素子R1にはピン層からフリー層に向かう電流が流れ、抵抗変化型素子R2にはフリー層からピン層に向かう電流が流れる。この結果、抵抗変化型素子R1が高抵抗に、抵抗変化型素子R2が低抵抗になる。これがデータ0を記憶した状態である。1書き込みにおいて、ワード線WLに1.2Vを、ビット線BLおよび反転ビット線BLBに0Vを、ソース線SLに1.2Vを与えると、抵抗変化型素子R1にはフリー層からピン層に向かう電流が流れ、抵抗変化型素子R2にはピン層からフリー層に向かう電流が流れる。この結果、抵抗変化型素子R1が低抵抗に、抵抗変化型素子R2が高抵抗になる。これがデータ1を記憶した状態である。データ0を記憶した状態とデータ1を記憶した状態が逆になる点を除けば、本実施形態の構成および動作は上記第1実施形態と同様である。本実施形態においても上記第1実施形態と同様な効果が得られる。<第3実施形態>図5はこの発明の第3実施形態である不揮発性メモリセルの構成を示す回路図である。上記第1実施形態では、抵抗変化型素子R1およびR2をビット線BLおよび反転ビット線BLBとソース線SLとの間に接続するか否かを切り換えるためのスイッチ手段が第1および第2の選択トランジスタT1およびT2により構成された。これに対し、本実施形態による不揮発性メモリセルでは、かかるスイッチ手段が1個の選択トランジスタTにより構成されている。さらに詳述すると、本実施形態ではビット線BLと共通ノードCNとの間に第1の抵抗変化型素子R1が介挿され、反転ビット線BLBと共通ノードCNとの間に第2の抵抗変化型素子R2が介挿されており、この共通ノードCNとソース線SLとの間にスイッチ手段たる選択トランジスタTが介挿されている。そして、本実施形態では、ワード線WLを介して供給される選択電圧により選択トランジスタTのON/OFF切り換えが行われる。本実施形態においても上記第1実施形態と同様な効果が得られる。<第4実施形態>図6はこの発明の第4実施形態である不揮発性メモリの構成を示す回路図である。本実施形態による不揮発性メモリにおいて、不揮発性メモリセルアレイ100は、行列状に配列された不揮発性メモリセルMkjk=0~m、j=0~nによって構成されている。これらの不揮発性メモリセルMkjk=0~m、j=0~nは、各々前掲図1の不揮発性メモリセルである。本実施形態では、この不揮発性メモリセルMkjk=0~m、j=0~nを上記第1実施形態図2の動作条件に従って動作させる。不揮発性メモリセルアレイ100では、不揮発性メモリセルMkjk=0~m、j=0~nの各行kに沿って、ワード線WLkk=0~mが各々配線されている。ここで、行kに対応したワード線WLkは、行kに属する不揮発性メモリセルMkjj=0~nの選択トランジスタT1およびT2の各ゲートに接続されている。また、不揮発性メモリセルアレイ100では、不揮発性メモリセルMkjk=0~m、j=0~nの各列jに沿って、ビット線BLjj=0~n、反転ビット線BLBjj=0~nおよびソース線SLjj=0~nが各々配線されている。ここで、列jに対応したビット線BLjおよび反転ビット線BLBjには、不揮発性メモリセルMkjk=0~mの抵抗変化型素子R1およびR2の各一端図1に示す例では、抵抗変化型素子R1のフリー層および抵抗変化型素子R2のピン層が各々接続されている。また、列jに対応したソースSLjには、不揮発性メモリセルMkjk=0~mの選択トランジスタT1およびT2の各ソースが各々接続されている。行デコーダ200は、不揮発性メモリセルアレイ100へのライトアクセスまたはリードアクセス時に、アクセス対象である不揮発性メモリセルの行アドレスをデコードし、ワード線WLkk=0~mのうち行アドレスが示す行kのワード線WLkに選択トランジスタT1およびT2をONさせる行選択電圧を出力する。カラムゲート部400は、ビット線用カラム選択トランジスタCGjj=0~n、反転ビット線用カラム選択トランジスタCGBjj=0~nおよびソース線用カラム選択トランジスタCGSjj=0~nを有する。ここで、ビット線用カラム選択トランジスタCGjj=0~nは、データ線DLと、ビット線BLjj=0~nとの間に各々介挿されている。また、反転ビット線用カラム選択トランジスタCGBjj=0~nは、反転データ線DLBと、反転ビット線BLBjj=0~nとの間に各々介挿されている。また、ソース線用カラム選択トランジスタCGSjj=0~nは、グローバルソース線GSLと、ソース線SLjj=0~nとの間に各々介挿されている。そして、ビット線用カラム選択トランジスタCGjj=0~n、反転ビット線用カラム選択トランジスタCGBjj=0~nおよびソース線用カラム選択トランジスタCGSjj=0~nの各ゲートには、列選択線COLjj=0~nが各々接続されている。列デコーダ300は、不揮発性メモリセルアレイ100へのライトアクセス時またはリードアクセス時に、アクセス対象である不揮発性メモリセルの列アドレスをデコードし、ビット線用カラム選択トランジスタCGjj=0~n、反転ビット線用カラム選択トランジスタCGBjj=0~nおよびソース線用カラム選択トランジスタCGSjj=0~nのうち列アドレスが示す列jのカラム選択トランジスタCGj、CGBjおよびCGSjをONさせる選択電圧を列選択線COLjに出力する。書き込みドライバ500は、Highレベル出力、Lowレベル出力および出力ハイインピーダンス状態の3状態をとりうる3ステートバッファを含む。書き込みドライバ500は、ライトアクセス時、書き込みデータに応じた極性の電圧をデータ線DLおよび反転データ線DLBの組とグローバルソース線GSLとの間に印加する。また、書き込みドライバ500は、リードアクセス時には、ソース線SLに基準電圧である0Vを印加し、データ線DLおよび反転データ線DLBを切り離してフローティング状態にする。センスアンプ600は、リードアクセス時に、前掲図2の条件に従って、データ線DLおよび反転データ線DLBを介して接続されたビット線BLjおよび反転ビット線BLBjに0.2Vの電圧を与え、このときデータ線DLおよび反転データ線DLBに発生する信号に基づき、アクセス先である不揮発性メモリセルからの読み出しデータを判定する回路である。出力回路700は、センスアンプ600の出力信号を増幅して図示しないポートから出力する回路である。書き込み制御回路800には、書き込み信号WEと入力データDinが与えられる。書き込み制御回路800は、書き込み信号WEがアクティブレベルであるとき、入力データDinを書き込みデータとして書き込みドライバ500に供給する。以上の構成において、ライトアクセス時には、書き込み信号WEがアクティブレベルとされる。これにより書き込み制御回路800は、入力データDinを書き込みデータとして書き込みドライバ500に供給する。書き込みドライバ500は、書き込みデータが0であればデータ線DLおよび反転データ線DLBに1.2Vを出力し、グローバルソース線GSLに0Vを出力する。また、書き込みドライバ500は、書き込みデータが1であればデータ線DLおよび反転データ線DLBに0Vを出力し、グローバルソース線GSLに1.2Vを出力する。行デコーダ200は、行アドレスが示す行kに対応したワード線WLkに行選択電圧=1.2Vを出力し、行kの不揮発性メモリセルMkjj=0~nの選択トランジスタT1およびT2をONさせる。また、列デコーダ300は、列アドレスをデコードし、カラム選択トランジスタCGjj=0~n、CGBjj=0~nおよびCGSjj=0~nのうち列アドレスが示す列jのカラム選択トランジスタCGj、CGBjおよびCGSjをONさせ、列jのビット線BLjをデータ線DLに、反転ビット線BLBjを反転データ線DLBに、ソース線SLjをグローバルソース線GSLに接続する。これにより行アドレスが示す行kおよび列アドレスが示す列kに対応した不揮発性メモリセルMkjの抵抗変化型素子R1およびR2にデータ線DLおよび反転データ線DLBの組とグローバルソース線GSLとの間の電圧が印加され、抵抗変化型素子R1およびR2に対するデータ書き込みが行われる。一方、リードアクセス時には、書き込み信号WEが非アクティブレベルとなり、書き込みドライバ500は、グローバルソース線GSLを0Vとし、データ線DLおよび反転データ線DLBをフローティング状態とする。この状態において、行アドレスが示す行kおよび列アドレスが示す列jに対応した不揮発性メモリセルMkjが選択され、この不揮発性メモリセルMkjの抵抗変化型素子R1がデータ線DLおよびグローバルソース線GSL間に介挿され、抵抗変化型素子R2が反転データ線DLBおよびグローバルソース線GSL間に介挿された状態となる。このときセンスアンプ600は、データ線DLおよび反転データ線DLBに0.2V程度のバイアスを与え、データ線DLおよび反転データ線DLBの各電圧の差動増幅を行うことにより、不揮発性メモリセルからの読み出しデータを示す信号を出力する。出力回路700は、このセンスアンプ600の出力信号を増幅して、アクセス先の不揮発性メモリセルからの読み出しデータとして出力する。以上説明したように、本実施形態によれば、データ線DLおよび反転データ線DLBの組とグローバスソース線GSLとの間に書き込みデータに応じた極性の電圧を印加するという簡単な動作により、アクセス対象である不揮発性メモリセルの抵抗変化型素子R1およびR2の各抵抗値を互いに逆方向に変化させてデータ書き込みを行うことができる。従って、動作マージンの広い不揮発性メモリを実現することができる。また、本実施形態によれば、2個のトランジスタと2個の抵抗変化型素子により1ビット分の不揮発性メモリセルを構成することができる。そして、図6に示すように、この不揮発性メモリセルを行列状に配列し、ワード線WLkを行方向に沿って配線し、ビット線BLj、反転ビット線BLBj、ソース線SLjを列方向に沿って配線することにより、面積の小さな不揮発性メモリセルアレイを構成することができる。従って、面積の小さな不揮発性メモリセルを実現することができる。なお、第3実施形態図5の不揮発性メモリセルを第4実施形態図6の不揮発性メモリに適用した場合、列方向に配置した不揮発性メモリセルのビット線BL、反転ビット線BLBが抵抗変化型素子R1およびR2を介してショートされた状態になるので、読出し時の動作マージンが影響を受ける。しかし、抵抗変化型素子R1およびR2間の抵抗差が例えば2倍以上あれば、k=1023すなわち1024個のメモリセル程度であれば、選択されたビット線BLおよび反転ビット線BLBの間が、選択された1個の不揮発性メモリセルを除いた1023個の不揮発性メモリセルの抵抗変化型素子R1およびR2を並列化した抵抗R1R2/1023により接続されていても、選択された不揮発性メモリセルの抵抗変化型素子R1およびR2の各抵抗値の比で決まる電流差が取れるので、図示しない電流センス型アンプを用いて、十分に読み出しデータを判定可能である。そして、図5の不揮発性メモリセルを用いれば、さらに面積の小さな不揮発性メモリを実現することができる。<第5実施形態>本実施形態は、上記各実施形態における不揮発性メモリセルアレイのレイアウトに関する実施形態である。図7は本実施形態による不揮発性メモリセルアレイのレイアウト図である。図8は図7のA-A’線断面図、図9は図7のB-B’線断面図、図10は図7のC-C’線断面図、図11は図7のD-D’線断面図である。図8~図11に示すように、本実施形態では、p型の半導体基板1に不揮発性メモリセルの各列間を分離するためのトレンチ分離層2が形成されている。そして、半導体基板1において、各トレンチ分離層2に挟まれた領域に、不揮発性メモリセルの選択トランジスタT1および選択トランジスタT2の各々のソースまたはドレインとなるn型の拡散領域3、4が形成されている。また、本実施形態では、配線層として、ポリシリコン配線層と、第1メタル層M1と、その上層である第2メタル層M2と、さらにその上層である第3メタル層M3が用いられている。そして、図7に示すレイアウト例では、各々行方向に沿ってポリシリコン層によるワード線WLkが複数本配線されるとともに、列方向に沿って第1メタル層M1によるビット線BLjおよび反転ビット線BLBjと、第3メタル層M3によるソース線SLjの組が複数組配線されている。また、図7に示す例では、ビット線BLj、反転ビット線BLBjおよびソース線SLjの組において、ソース線SLjはビット線BLjおよび反転ビット線BLBjの間に位置している。図7において破線で囲まれた領域には1ビット分の不揮発性メモリセルが形成されている。1ビット分の不揮発性メモリセルは、行方向に沿って各々並んだ第1および第2の選択トランジスタT1およびT2を有している。破線で囲まれた不揮発性メモリセルの場合、選択トランジスタT1およびT2は、ワード線WL0をゲート電極としており、ワード線WL0を挟んで列方向に沿って並んだ各拡散領域をソースおよびドレインとしている。そして、選択トランジスタT1のソースおよび選択トランジスタT2のソースは、第1メタル層、第2メタル層および層間のコンタクトを介して第3メタル層M3によるソース線SL0に接続されている。抵抗変化型素子R1およびR2は、図8に示すように、第2コンタクト9を介して第2メタル層M2に接続される第1の電極と、第2第1メタル層M1の上に載せられる第2の電極とを有する。抵抗変化型素子R1およびR2がMTJ素子である場合、第1の電極は例えばフリー層であり、第2の電極は例えばピン層である。この場合、不揮発性メモリセルの等価回路は前掲図1に示すものとなる。上述したように、MTJ素子である抵抗変化型素子R1およびR2は、第1および第2の電極フリー層およびピン層間に通電される電流の向きにより異なった方向に抵抗値が変化する素子である。図7の破線により囲まれた不揮発性メモリセルでは、図8に示すように、第1の抵抗変化型素子R1の第1の電極が、第2コンタクト9、第2メタル層M2および第2コンタクト9を介して第1メタル層M1によるビット線BL0に接続されている。また、図8に示すように、第1の抵抗変化型素子R1の第2の電極は、第1メタル層M1および第1コンタクト6を介して拡散層3に接続されている。この第1の抵抗変化型素子R1の第2の電極が接続された拡散層3は、図11に示すようにワード線WL0を挟んで列方向に沿って並んだ拡散層3および4の一方の拡散層3であり、第1の選択トランジスタT1のドレインとなっている。そして、図11においてワード線WL0を挟んで列方向に沿って並んだ拡散層3および4のうち拡散層4は、第1の選択トランジスタT1のソースであり、図11に示すように、第1コンタクト6、第1メタル層M1、第2コンタクト9、第2メタル層M2および第3コンタクト11を介して第3メタル層M3によるソース線SL0に接続されている。一方、図7の破線により囲まれた不揮発性メモリセルの第2の抵抗変化型素子R2は、図8に示すように、第2の電極が第1メタル層M1による反転ビット線BLB0の上に載っており、この反転ビット線BLB0に直接接続されている。そして、同抵抗変化型素子R2の第1の電極は、図8~図10に示すように、第2コンタクト9、第2メタル層M2、第2コンタクト9、第1メタル層M1、第1コンタクト6を介して、ワード線WL0を挟んで列方向に沿って並んだ拡散層3および4のうちの拡散層3図10に接続される。この拡散層3は、第2の選択トランジスタT2のドレインである。そして、図10においてワード線WL0を挟んで列方向に沿って並んだ拡散層3および4のうち拡散層4は、第2の選択トランジスタT2のソースであり、第1コンタクト6、第1メタル層M1、第2コンタクト9、第2メタル層M2および第3コンタクト11を介して第3メタル層M3によるソース線SL0に接続されている。以上が1ビット分の不揮発性メモリセルの構成である。本実施形態では、この不揮発性メモリセルが図7に示すように行列状に配列されている。そして、本実施形態では、隣接する2行の不揮発性メモリの第1の選択トランジスタT1の各ソースが同じ拡散領域4を共有し図11参照、隣接する2行の不揮発性メモリの第2の選択トランジスタT2の各ソースが同じ拡散領域4を共有している図10参照。従って、本実施形態によれば、不揮発性メモリセルアレイの列方向のサイズを小さくすることができる。以上のように本実施形態によれば、図7~図11に示すような各素子の配置を行なうことで、小さなサイズの不揮発性メモリセルアレイを実現することができる。<他の実施形態>以上、この発明の第1~第5実施形態について説明したが、この発明には他にも実施形態が考えられる。例えば上記第4実施形態では、不揮発性メモリセルMkjとして、第1実施形態図1の構成のものを使用したが、第2実施形態図3の構成、あるいは第3実施形態図5の構成のものを使用してもよい。