第1のゲート電極、第1のソース電極、および第1のドレイン電極を有する第1のトランジスタと、第2のゲート電極、第2のソース電極、および第2のドレイン電極を有する第2のトランジスタと、第1の容量素子と、第2の容量素子と、を有し、前記第1のゲート電極と、前記第1のソース電極またはドレイン電極の一方と、前記第2のソース電極またはドレイン電極の一方とは、電気的に接続され、前記第1のソース電極またはドレイン電極の他方と、前記第2のゲート電極と、前記第1の容量素子の電極の一方と、前記第2の容量素子の電極の一方とは、電気的に接続され、前記第2のソース電極またはドレイン電極の他方と、前記第1の容量素子の電極の他方とは、電気的に接続され、前記第1のソース電極またはドレイン電極の一方には、入力信号が入力され、前記第2の容量素子の電極の他方には、クロック信号が入力され、前記第1のソース電極またはドレイン電極の他方から、前記入力信号を昇圧した信号が出力される昇圧回路。直列接続で電気的に接続された、n段nは自然数かつ偶数の単位昇圧回路を有し、前記単位昇圧回路は、第1のゲート電極、第1のソース電極、および第1のドレイン電極を有する第1のトランジスタと、第2のゲート電極、第2のソース電極、および第2のドレイン電極を有する第2のトランジスタと、第1の容量素子と、第2の容量素子と、を有し、前記第1のゲート電極と、前記第1のソース電極またはドレイン電極の一方と、前記第2のソース電極またはドレイン電極の一方とは、電気的に接続され、前記第1のソース電極またはドレイン電極の他方と、前記第2のゲート電極と、前記第1の容量素子の電極の一方と、前記第2の容量素子の電極の一方とは、電気的に接続され、前記第2のソース電極またはドレイン電極の他方と、前記第1の容量素子の電極の他方とは、電気的に接続され、第1段目の前記第1のソース電極またはドレイン電極の一方には、入力信号が入力され、2M-1段目Mは1乃至n/2の自然数の前記第2の容量素子の電極の他方には、クロック信号が入力され、2M段目の前記第2の容量素子の電極の他方には、反転クロック信号が入力され、第n段目の前記第1のソース電極またはドレイン電極の他方から、前記入力信号を昇圧した信号が出力される昇圧回路。直列接続で電気的に接続された、n段nは自然数の単位昇圧回路を有し、前記単位昇圧回路は、第1のゲート電極、第1のソース電極、および第1のドレイン電極を有する第1のトランジスタと、第2のゲート電極、第2のソース電極、および第2のドレイン電極を有する第2のトランジスタと、第1の容量素子と、第2の容量素子と、を有し、前記第1のゲート電極と、前記第1のソース電極またはドレイン電極の一方と、前記第2のソース電極またはドレイン電極の一方とは、電気的に接続され、前記第1のソース電極またはドレイン電極の他方と、前記第2のゲート電極と、前記第1の容量素子の電極の一方と、前記第2の容量素子の電極の一方とは、電気的に接続され、前記第2のソース電極またはドレイン電極の他方と、前記第1の容量素子の電極の他方とは、電気的に接続され、第1段目の前記第1のソース電極またはドレイン電極の一方には、入力信号が入力され、第n段目の前記第1のソース電極またはドレイン電極の他方から、前記入力信号を昇圧した信号が出力され、第n段目の前記第2の容量素子の電極の他方には反転クロック信号が入力され、全てのMの値に対しMは1≦M≦n-1を満たす自然数、nが偶数でMが奇数、またはnが奇数でMが偶数のとき、第M段目の前記第2の容量素子の電極の他方には、クロック信号が入力され、全てのMの値に対し、n、M共に偶数または奇数のとき、第M段目の前記第2の容量素子の電極の他方には、反転クロック信号が入力される昇圧回路。前記単位昇圧回路は、第3のゲート電極、第3のソース電極、および第3のドレイン電極を有する第3のトランジスタと、を有し、前記第3のソース電極またはドレイン電極の一方と、前記第2のソース電極またはドレイン電極の他方と、前記第1の容量素子の電極の他方とは、電気的に接続され、前記第3のソース電極またはドレイン電極の他方と、低電位電源とは、電気的に接続され、前記第3のゲート電極には、リセット信号が入力され、前記低電位電源は、前記入力信号より低電位である請求項2または請求項3に記載の昇圧回路。直列接続で電気的に接続された、n段nは自然数かつ偶数の単位昇圧回路を有し、前記単位昇圧回路は、第1のゲート電極、第1のソース電極、および第1のドレイン電極を有する第1のトランジスタと、第2のゲート電極、第2のソース電極、および第2のドレイン電極を有する第2のトランジスタと、第3のゲート電極、第3のソース電極、および第3のドレイン電極を有する第3のトランジスタと、第4のゲート電極、第4のソース電極、および第4のドレイン電極を有する第4のトランジスタと、第1の容量素子と、第2の容量素子と、第1の端子乃至第4の端子を有するアナログスイッチと、を有し、前記第1のゲート電極と、前記第1のソース電極またはドレイン電極の一方と、前記第2のソース電極またはドレイン電極の一方と、前記第4のソース電極またはドレイン電極の一方とは、電気的に接続され、前記第1のソース電極またはドレイン電極の他方と、前記第2のゲート電極と、前記第1の容量素子の電極の一方と、前記第4のゲート電極とは、電気的に接続され、前記第2のソース電極またはドレイン電極の他方と、前記第1の容量素子の電極の他方と、前記第3のソース電極またはドレイン電極の一方とは、電気的に接続され、前記第3のソース電極またはドレイン電極の他方と、低電位電源とは、電気的に接続され、前記第4のソース電極またはドレイン電極の他方と、前記第2の容量素子の電極の一方と、前記アナログスイッチの第1の端子とは、電気的に接続され、第1段目の前記第1のソース電極またはドレイン電極の一方には、入力信号が入力され、2M-1段目Mは1乃至n/2の自然数の前記第3のゲート電極および前記第2の容量素子の電極の他方には、クロック信号が入力され、2M段目の前記第3のゲート電極および前記第2の容量素子の電極の他方には、反転クロック信号が入力され、2M-1段目において、前記アナログスイッチの第2の端子には、前記クロック信号が、前記アナログスイッチの第3の端子には、前記反転クロック信号が入力され、2M段目において、前記アナログスイッチの第2の端子には、前記反転クロック信号が、前記アナログスイッチの第3の端子には、前記クロック信号が入力され、第n段目の前記第4のソース電極またはドレイン電極の他方から、前記入力信号を昇圧した信号が出力され、前記低電位電源は、前記入力信号より低電位であり、第K-1段目Kは2乃至nの自然数の前記アナログスイッチの第4の端子は、第K段目の前記第1のソース電極またはドレイン電極の一方と電気的に接続される昇圧回路。直列接続で電気的に接続された、n段nは自然数の単位昇圧回路を有し、前記単位昇圧回路は、第1のゲート電極、第1のソース電極、および第1のドレイン電極を有する第1のトランジスタと、第2のゲート電極、第2のソース電極、および第2のドレイン電極を有する第2のトランジスタと、第3のゲート電極、第3のソース電極、および第3のドレイン電極を有する第3のトランジスタと、第4のゲート電極、第4のソース電極、および第4のドレイン電極を有する第4のトランジスタと、第1の容量素子と、第2の容量素子と、第1の端子乃至第4の端子を有するアナログスイッチと、を有し、前記第1のゲート電極と、前記第1のソース電極またはドレイン電極の一方と、前記第2のソース電極またはドレイン電極の一方と、前記第4のソース電極またはドレイン電極の一方とは、電気的に接続され、前記第1のソース電極またはドレイン電極の他方と、前記第2のゲート電極と、前記第1の容量素子の電極の一方と、前記第4のゲート電極とは、電気的に接続され、前記第2のソース電極またはドレイン電極の他方と、前記第1の容量素子の電極の他方と、前記第3のソース電極またはドレイン電極の一方とは、電気的に接続され、前記第3のソース電極またはドレイン電極の他方と、低電位電源とは、電気的に接続され、前記第4のソース電極またはドレイン電極の他方と、前記第2の容量素子の電極の一方と、前記アナログスイッチの第1の端子とは、電気的に接続され、第1段目の前記第1のソース電極またはドレイン電極の一方には、入力信号が入力され、第n段目の前記第4のソース電極またはドレイン電極の他方から、前記入力信号を昇圧した信号が出力され、前記低電位電源は、前記入力信号より低電位であり、第K-1段目Kは2乃至nの自然数の前記アナログスイッチの第4の端子は、第K段目の前記第1のソース電極またはドレイン電極の一方と電気的に接続され、第n段目の第2の容量素子の電極の他方には反転クロック信号が入力され、全てのMの値に対しMは1≦M≦n-1を満たす自然数、nが偶数でMが奇数、またはnが奇数でMが偶数のとき、第M段目において、前記第3ゲート電極および前記第2の容量素子の電極の他方にはクロック信号が入力され、前記アナログスイッチの第2の端子には前記クロック信号が入力され、前記アナログスイッチの第3の端子には、前記反転クロック信号が入力され、全てのMの値に対し、n、M共に偶数または奇数のとき、第M段目において、前記第3ゲート電極および前記第2の容量素子の電極の他方には前記反転クロック信号が入力され、前記アナログスイッチの第2の端子には前記反転クロック信号が入力され、前記アナログスイッチの第3の端子には、前記クロック信号が入力される昇圧回路。前記アナログスイッチは、第5のゲート電極、第5のソース電極、および第5のドレイン電極を有する、N型の第5のトランジスタと、第6のゲート電極、第6のソース電極、および第6のドレイン電極を有する、P型の第6のトランジスタと、を有し、前記第5のソース電極またはドレイン電極の一方と、前記第6のソース電極またはドレイン電極の一方とは、電気的に接続され、前記アナログスイッチの第1の端子として機能し、前記第5のゲート電極または前記第6のゲート電極は、前記アナログスイッチの第2の端子または前記アナログスイッチの第3の端子として機能し、前記第5のソース電極またはドレイン電極の他方と、前記第6のソース電極またはドレイン電極の他方とは、電気的に接続され、前記アナログスイッチの第4の端子として機能する請求項5または請求項6に記載の昇圧回路。前記第5のトランジスタは、酸化物半導体材料を含んで構成される請求項7に記載の昇圧回路。前記第4のトランジスタは、酸化物半導体材料を含んで構成される請求項5乃至請求項8のいずれか一に記載の昇圧回路。前記第1のトランジスタおよび前記第2のトランジスタは、酸化物半導体材料を含んで構成される請求項1乃至請求項9のいずれか一に記載の昇圧回路。請求項1乃至請求項10のいずれか一に記載の昇圧回路を有するRFIDタグ。従来用いられてきた昇圧回路チャージポンプ回路は、ゲート電極とソース電極とが接続されたトランジスタと、該トランジスタのドレイン電極と一方の電極が接続され、且つ他方の電極にクロック信号または反転クロック信号が印加される容量素子と、を有する複数の単位昇圧回路が、直列に複数個接続された構造を取っている。当該昇圧回路は、第1段目の単位昇圧回路のトランジスタのソース電極に入力信号を入力すると、各段の単位昇圧回路において、クロック信号または反転クロック信号が入力された容量素子の容量結合により昇圧され、最終段の単位昇圧回路のトランジスタのドレイン電極から入力信号を昇圧した信号が出力される仕組みとなっている。しかし、単位昇圧回路において、ゲート電極とソース電極を接続したトランジスタを用いると、各段の単位昇圧回路において昇圧された電位は、次の段においてその段のトランジスタのしきい値電位分低下するという問題がある。つまり、各段の単位昇圧回路のトランジスタのしきい値電位がほぼ同等であるとすると、昇圧回路から出力される信号の電位は、各段の単位昇圧回路のトランジスタのしきい値電位と単位昇圧回路の数との積の分低下し、昇圧回路の昇圧効率向上の妨げとなっていた。また、単位昇圧回路の容量素子の一方の電極に印加された電位を、当該容量素子の容量結合により昇圧する際、トランジスタは非導通状態とする。このとき、トランジスタのオフ電流が十分に小さくなければ、トランジスタのソース-ドレイン間においてリーク電流が発生し、容量結合による昇圧が十分に行われないという問題もあった。上述の問題に鑑み、開示する発明の一態様では、昇圧効率を向上させた昇圧回路を提供することを課題の一とする。または、昇圧効率を向上させた昇圧回路を用いたRFIDタグを提供することを課題の一とする。開示する発明の一態様では、単位昇圧回路の出力端子に当たるノードをブートストラップ動作により昇圧することで、当該単位昇圧回路の出力電位の低下を防ぐことができる。また、開示する発明の他の一態様では、単位昇圧回路の出力端子に当たるノードに接続されたトランジスタのゲート電極をブートストラップ動作により昇圧することで、当該トランジスタにおけるしきい値電位と同等の電位の低下を防ぎ、当該単位昇圧回路の出力電位の低下を防ぐことができる。また、開示する発明の他の一態様では、昇圧回路を構成するトランジスタとして、オフ電流を十分に小さくすることができる材料、例えば酸化物半導体を用いることにより、トランジスタの非導通状態におけるリーク電流を低減することができる。より具体的には、例えば次のような構成とすることができる。開示する発明の一態様は、第1のゲート電極、第1のソース電極、および第1のドレイン電極を有する第1のトランジスタと、第2のゲート電極、第2のソース電極、および第2のドレイン電極を有する第2のトランジスタと、第1の容量素子と、第2の容量素子と、を有し、第1のゲート電極と、第1のソース電極またはドレイン電極の一方と、第2のソース電極またはドレイン電極の一方とは、電気的に接続され、第1のソース電極またはドレイン電極の他方と、第2のゲート電極と、第1の容量素子の電極の一方と、第2の容量素子の電極の一方とは、電気的に接続され、第2のソース電極またはドレイン電極の他方と、第1の容量素子の電極の他方とは、電気的に接続され、第1のソース電極またはドレイン電極の一方には、入力信号が入力され、第2の容量素子の電極の他方には、クロック信号が入力され、第1のソース電極またはドレイン電極の他方から、入力信号を昇圧した信号が出力される昇圧回路である。また、開示する発明の他の一態様は、直列接続で電気的に接続された、n段nは自然数かつ偶数の単位昇圧回路を有し、単位昇圧回路は、第1のゲート電極、第1のソース電極、および第1のドレイン電極を有する第1のトランジスタと、第2のゲート電極、第2のソース電極、および第2のドレイン電極を有する第2のトランジスタと、第1の容量素子と、第2の容量素子と、を有し、第1のゲート電極と、第1のソース電極またはドレイン電極の一方と、第2のソース電極またはドレイン電極の一方とは、電気的に接続され、第1のソース電極またはドレイン電極の他方と、第2のゲート電極と、第1の容量素子の電極の一方と、第2の容量素子の電極の一方とは、電気的に接続され、第2のソース電極またはドレイン電極の他方と、第1の容量素子の電極の他方とは、電気的に接続され、第1段目の第1のソース電極またはドレイン電極の一方には、入力信号が入力され、2M-1段目Mは1乃至n/2の自然数の第2の容量素子の電極の他方には、クロック信号が入力され、2M段目の第2の容量素子の電極の他方には、反転クロック信号が入力され、第n段目の第1のソース電極またはドレイン電極の他方から、入力信号を昇圧した信号が出力される昇圧回路である。また、開示する発明の他の一態様は、直列接続で電気的に接続された、n段nは自然数の単位昇圧回路を有し、単位昇圧回路は、第1のゲート電極、第1のソース電極、および第1のドレイン電極を有する第1のトランジスタと、第2のゲート電極、第2のソース電極、および第2のドレイン電極を有する第2のトランジスタと、第1の容量素子と、第2の容量素子と、を有し、第1のゲート電極と、第1のソース電極またはドレイン電極の一方と、第2のソース電極またはドレイン電極の一方とは、電気的に接続され、第1のソース電極またはドレイン電極の他方と、第2のゲート電極と、第1の容量素子の電極の一方と、第2の容量素子の電極の一方とは、電気的に接続され、第2のソース電極またはドレイン電極の他方と、第1の容量素子の電極の他方とは、電気的に接続され、第1段目の第1のソース電極またはドレイン電極の一方には、入力信号が入力され、第n段目の第1のソース電極またはドレイン電極の他方から、入力信号を昇圧した信号が出力され、第n段目の単位昇圧回路の第2の容量素子の電極の他方には反転クロック信号が入力され、全てのMの値に対しMは1≦M≦n-1を満たす自然数、nが偶数でMが奇数、またはnが奇数でMが偶数のとき、第M段目の単位昇圧回路の第2の容量素子の電極の他方には、クロック信号が入力され、n、M共に偶数または奇数のとき、第M段目の単位昇圧回路の第2の容量素子の電極の他方には反転クロック信号が入力される昇圧回路である。さらに、単位昇圧回路は、第3のゲート電極、第3のソース電極、および第3のドレイン電極を有する第3のトランジスタと、を有し、第3のソース電極またはドレイン電極の一方と、第2のソース電極またはドレイン電極の他方と、第1の容量素子の電極の他方とは、電気的に接続され、第3のソース電極またはドレイン電極の他方と、低電位電源とは、電気的に接続され、第3のゲート電極には、リセット信号が入力され、低電位電源は、入力信号より低電位、とすることができる。また、開示する発明の他の一態様は、直列接続で電気的に接続された、n段nは自然数かつ偶数の単位昇圧回路を有し、単位昇圧回路は、第1のゲート電極、第1のソース電極、および第1のドレイン電極を有する第1のトランジスタと、第2のゲート電極、第2のソース電極、および第2のドレイン電極を有する第2のトランジスタと、第3のゲート電極、第3のソース電極、および第3のドレイン電極を有する第3のトランジスタと、第4のゲート電極、第4のソース電極、および第4のドレイン電極を有する第4のトランジスタと、第1の容量素子と、第2の容量素子と、第1の端子乃至第4の端子を有するアナログスイッチと、を有し、第1のゲート電極と、第1のソース電極またはドレイン電極の一方と、第2のソース電極またはドレイン電極の一方と、第4のソース電極またはドレイン電極の一方とは、電気的に接続され、第1のソース電極またはドレイン電極の他方と、第2のゲート電極と、第1の容量素子の電極の一方と、第4のゲート電極とは、電気的に接続され、第2のソース電極またはドレイン電極の他方と、第1の容量素子の電極の他方と、第3のソース電極またはドレイン電極の一方とは、電気的に接続され、第3のソース電極またはドレイン電極の他方と、低電位電源とは、電気的に接続され、第4のソース電極またはドレイン電極の他方と、第2の容量素子の電極の一方と、アナログスイッチの第1の端子とは、電気的に接続され、第1段目の第1のソース電極またはドレイン電極の一方には、入力信号が入力され、2M-1段目Mは1乃至n/2の自然数の第3のゲート電極および第2の容量素子の電極の他方には、クロック信号が入力され、2M段目の第3のゲート電極および第2の容量素子の電極の他方には、反転クロック信号が入力され、2M-1段目において、アナログスイッチの第2の端子には、クロック信号が、アナログスイッチの第3の端子には、反転クロック信号が入力され、2M段目において、アナログスイッチの第2の端子には、反転クロック信号が、アナログスイッチの第3の端子には、クロック信号が入力され、第n段目の第4のソース電極またはドレイン電極の他方から、入力信号を昇圧した信号が出力され、低電位電源は、入力信号より低電位であり、第K-1段目Kは2乃至nの自然数のアナログスイッチの第4の端子は、第K段目の第1のソース電極またはドレイン電極の一方と電気的に接続される昇圧回路である。また、開示する発明の他の一態様は、直列接続で電気的に接続された、n段nは自然数の単位昇圧回路を有し、単位昇圧回路は、第1のゲート電極、第1のソース電極、および第1のドレイン電極を有する第1のトランジスタと、第2のゲート電極、第2のソース電極、および第2のドレイン電極を有する第2のトランジスタと、第3のゲート電極、第3のソース電極、および第3のドレイン電極を有する第3のトランジスタと、第4のゲート電極、第4のソース電極、および第4のドレイン電極を有する第4のトランジスタと、第1の容量素子と、第2の容量素子と、第1の端子乃至第4の端子を有するアナログスイッチと、を有し、第1のゲート電極と、第1のソース電極またはドレイン電極の一方と、第2のソース電極またはドレイン電極の一方と、第4のソース電極またはドレイン電極の一方とは、電気的に接続され、第1のソース電極またはドレイン電極の他方と、第2のゲート電極と、第1の容量素子の電極の一方と、第4のゲート電極とは、電気的に接続され、第2のソース電極またはドレイン電極の他方と、第1の容量素子の電極の他方と、第3のソース電極またはドレイン電極の一方とは、電気的に接続され、第3のソース電極またはドレイン電極の他方と、低電位電源とは、電気的に接続され、第4のソース電極またはドレイン電極の他方と、第2の容量素子の電極の一方と、アナログスイッチの第1の端子とは、電気的に接続され、第1段目の第1のソース電極またはドレイン電極の一方には、入力信号が入力され、第n段目の第4のソース電極またはドレイン電極の他方から、入力信号を昇圧した信号が出力され、低電位電源は、入力信号より低電位であり、第K-1段目Kは2乃至nの自然数のアナログスイッチの第4の端子は、第K段目の第1のソース電極またはドレイン電極の一方と電気的に接続され、第n段目の単位昇圧回路の第2の容量素子の電極の他方には反転クロック信号が入力され、全てのMの値に対しMは1≦M≦n-1を満たす自然数、nが偶数でMが奇数、またはnが奇数でMが偶数のとき、第M段目の単位昇圧回路において、第3ゲート電極および第2の容量素子の電極の他方にはクロック信号が入力され、アナログスイッチの第2の端子にはクロック信号が入力され、アナログスイッチの第3の端子には、反転クロック信号が入力され、n、M共に偶数または奇数のとき、第M段目の単位昇圧回路の第3ゲート電極および第2の容量素子の電極の他方には反転クロック信号が入力され、アナログスイッチの第2の端子には反転クロック信号が入力され、アナログスイッチの第3の端子には、クロック信号が入力される昇圧回路である。ここで、アナログスイッチは、第5のゲート電極、第5のソース電極、および第5のドレイン電極を有する、N型の第5のトランジスタと、第6のゲート電極、第6のソース電極、および第6のドレイン電極を有する、P型の第6のトランジスタと、を有し、第5のソース電極またはドレイン電極の一方と、第6のソース電極またはドレイン電極の一方とは、電気的に接続され、アナログスイッチの第1の端子として機能し、第5のゲート電極または第6のゲート電極は、アナログスイッチの第2の端子またはアナログスイッチの第3の端子として機能し、第5のソース電極またはドレイン電極の他方と、第6のソース電極またはドレイン電極の他方とは、電気的に接続され、アナログスイッチの第4の端子として機能することが好ましい。また、第5のトランジスタは、酸化物半導体材料を含んで構成されることが好ましい。第1のトランジスタ、第2のトランジスタ、および第4のトランジスタは、酸化物半導体材料を含んで構成されることが好ましい。また、開示する発明の他の一態様は、上記の昇圧回路を有するRFIDタグである。なお、本明細書等において上や下の用語は、構成要素の位置関係が直上または直下であることを限定するものではない。例えば、ゲート絶縁層上のゲート電極の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。また、本明細書等において電極や配線の用語は、これらの構成要素を機能的に限定するものではない。例えば、電極は配線の一部として用いられることがあり、その逆もまた同様である。さらに、電極や配線の用語は、複数の電極や配線が一体となって形成されている場合なども含む。また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。なお、本明細書等において、電気的に接続には、何らかの電気的作用を有するものを介して接続されている場合が含まれる。ここで、何らかの電気的作用を有するものは、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、何らかの電気的作用を有するものには、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。開示する発明の一態様では、単位昇圧回路の出力端子に当たるノードをブートストラップ動作により昇圧することで、当該単位昇圧回路の出力電位の低下を防ぐことができるので、昇圧効率を向上させた昇圧回路を提供することができる。また、開示する発明の他の一態様では、単位昇圧回路の出力端子に当たるノードに接続されたトランジスタのゲート電極をブートストラップ動作により昇圧することで、当該トランジスタにおけるしきい値電位と同等の電位の低下を防ぎ、当該単位昇圧回路の出力電位の低下を防ぐことができるので、昇圧効率を向上させた昇圧回路を提供することができる。また、開示する発明の他の一態様では、昇圧回路を構成するトランジスタとして、オフ電流を十分に小さくすることができる材料、例えば酸化物半導体を用いることにより、トランジスタの非導通状態におけるリーク電流による出力電位の低下を抑制することができるので、昇圧効率を向上させた昇圧回路を提供することができる。また、開示する発明の他の一態様では、上述の昇圧効率を向上させた昇圧回路を用いたRFIDタグを提供することができる。本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。なお、本明細書等における第1、第2、第3などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。実施の形態1本実施の形態では、開示する発明の一態様に係る昇圧回路について、図1乃至図3を用いて説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、OSの符号を併せて付す場合がある。回路構成開示する発明の一態様に係る昇圧回路の回路構成の一例について、図1に示す回路図を用いて説明する。図1に示す昇圧回路は、単位昇圧回路111_1乃至単位昇圧回路111_nnは自然数を有し、単位昇圧回路111_1乃至単位昇圧回路111_nのそれぞれが直列接続で電気的に接続されたn段の単位昇圧回路を用いて構成される。ここで、単位昇圧回路とは、昇圧回路の各段を形成する回路を指す。単位昇圧回路111_1乃至単位昇圧回路111_nのそれぞれは、トランジスタ101と、容量素子102と、トランジスタ103と、容量素子106とを有する。ただし、トランジスタ103のゲート絶縁層の静電容量が大きい場合、容量素子102の機能をトランジスタ103が兼ねることができるので、容量素子102を省略した構成としてもよい。ここで、単位昇圧回路111_1乃至単位昇圧回路111_nのそれぞれにおいて、トランジスタ101のゲート電極と、トランジスタ101のソース電極またはドレイン電極の一方と、トランジスタ103のソース電極またはドレイン電極の一方とは、電気的に接続されている。また、トランジスタ101のソース電極またはドレイン電極の他方と、トランジスタ103のゲート電極と、容量素子102の電極の一方と、容量素子106の電極の一方とは、電気的に接続されている。また、トランジスタ103のソース電極またはドレイン電極の他方と、容量素子102の電極の他方とは、電気的に接続されている。なお、m段目mは1乃至nの自然数の単位昇圧回路の、トランジスタ101のソース電極またはドレイン電極の他方と、トランジスタ103のゲート電極と、容量素子102の電極の一方と、容量素子106の電極の一方との接続箇所を、ノードN1_mとよぶ。また、m段目の単位昇圧回路の、トランジスタ103のソース電極またはドレイン電極の他方と、容量素子102の電極の他方との接続箇所を、ノードN2_mとよぶ。さらに、K段目Kは2乃至nの自然数の単位昇圧回路のトランジスタ101のソース電極またはドレイン電極の一方と、K-1段目の単位昇圧回路におけるトランジスタ101のソース電極またはドレイン電極の他方とは、電気的に接続される。つまり、K段目の単位昇圧回路のトランジスタ101のソース電極またはドレイン電極の一方は、K-1段目の単位昇圧回路のノードN1_K-1に接続されている。さらに、2M-1段目Mは1乃至n/2の自然数、ここで、nは自然数かつ偶数の単位昇圧回路は、容量素子106の電極の他方がクロック信号線121に電気的に接続され、2M段目の単位昇圧回路は、容量素子106の電極の他方がクロック信号線122に電気的に接続される。ここで、クロック信号線121にはクロック信号CLKが入力され、クロック信号線122にはクロック信号CLKBが入力される。もちろん、クロック信号線121にクロック信号CLKBが入力され、クロック信号線122にクロック信号CLKが入力されるようにしてもよい。クロック信号CLK及びクロック信号CLKBは、位相が相反の関係であり、例えばクロック信号CLKがハイレベルのとき、クロック信号CLKBはローレベルである。クロック信号CLKBとしては、例えばクロック信号CLKの反転信号を用いることができ、クロック信号CLKBは、例えばインバータなどのNOT回路を用いてクロック信号CLKの電位状態を反転させることにより生成することができる。クロック信号CLK及びクロック信号CLKBにおけるハイレベル及びローレベルの電位の値は、適宜設定することができる。また、クロック信号CLKは、例えばリングオシレータなどの発振回路とバッファ回路を用いて生成することもできる。また、クロック信号CLK及びクロック信号CLKBのみに限定されず、3種類以上のクロック信号を用いることもできる。なお、図1に示す昇圧回路は段数nが偶数の場合を示しており、昇圧回路の段数nが奇数の場合は、図1に示すクロック信号線121と第n-1段目の単位昇圧回路との接続およびクロック信号線122と第n段目の単位昇圧回路との接続が、クロック信号線121と第n段目の単位昇圧回路との接続およびクロック信号線122と第n-1段目の単位昇圧回路との接続に入れ替わる。また、第1段目の単位昇圧回路、すなわち単位昇圧回路111_1におけるトランジスタ101のソース電極またはドレイン電極の一方は、入力端子INとして機能し、信号INが入力される。ここで信号INの電位の値は、適宜設定することができる。また、第n段目の単位昇圧回路、すなわち単位昇圧回路111_nにおけるトランジスタ101のソース電極またはドレイン電極の他方は、出力端子OUTとして機能し、信号INを昇圧した信号OUTが出力される。また、単位昇圧回路111_nにおけるトランジスタ101のソース電極またはドレイン電極の他方には、容量素子120の電極の一方が電気的に接続される。この容量素子120の電極の他方には、電位Vc1が与えられる。電位Vc1は任意の値でよく、例えばハイレベルの電位VH又はローレベルの電位VLと同じ値の電位を用いることができる。また、容量素子120の容量は、単位昇圧回路における容量素子102の容量より大きくすることが好ましい。これにより出力端子OUTから出力される出力信号、すなわち昇圧回路の出力信号である信号OUTの電位状態をより安定させることができる。なお、開示する発明の一態様に係る昇圧回路の回路構成は、図1の回路図に示す構成に限られるものではない。例えば、図2に示す昇圧回路のような回路構成としても良い。図2に示す昇圧回路と図1に示す昇圧回路の相違点の一は、単位昇圧回路111_1乃至単位昇圧回路111_nのそれぞれが、トランジスタ107を有するか否かである。ここで、トランジスタ107のソース電極またはドレイン電極の一方は、トランジスタ103のソース電極またはドレイン電極の他方と、容量素子102の電極の他方と、電気的に接続されている。また、トランジスタ107のソース電極またはドレイン電極の他方は、低電位電源VSSと電気的に接続される。また、トランジスタ107のゲート電極は、リセット信号線123に電気的に接続される。ここで、リセット信号線123には、リセット信号RESが入力される。リセット信号RESの電位の値は、リセット信号RESの入力により、トランジスタ107が導通状態になる範囲で適宜設定することができる。また、低電位電源VSSの電位は信号INの電位より低ければよい。以上のように、開示する発明の一態様に係る昇圧回路は、トランジスタ101と容量素子102で単位昇圧回路を形成する、従来の昇圧回路と比較して、トランジスタ103および容量素子106が追加された構成となっている。このような構成とすることにより、従来のクロック信号の反転によるノードN1_mの昇圧に加えて、トランジスタ103と容量素子102のブートストラップ動作によるノードN1_mの昇圧を行うことができるので、昇圧回路の昇圧効率の向上を図ることができる。また、トランジスタ101およびトランジスタ103は、オフ電流を十分に小さくすることができる材料、例えば酸化物半導体を用いて形成されるのが望ましい。これにより、トランジスタ101およびトランジスタ103の非導通状態におけるリーク電流によるノードN1_mの電位の低下を抑制することができる。よって、上記ブートストラップ動作において、ノードN1_mの電位を長く保つことができるので、昇圧回路の昇圧効率の向上を図ることができる。回路動作次に図1および図2に示す昇圧回路の動作の一例について図3に示すタイミングチャートを用いて説明する。図1および図2に示す昇圧回路の動作は、クロック信号CLKおよびクロック信号CLKBに応じて、複数の期間に分けて説明することができる。本実施の形態では、昇圧回路の動作の一例として、クロック信号CLKの変化に応じて設定した第1の期間乃至第3の期間における、ノードN1_1、ノードN2_1、ノードN1_2、ノードN2_2、の電位の変化について、図3に示すタイミングチャートを用いて説明する。なお、本実施の形態で説明する図1および図2に示す昇圧回路の動作の一例では、信号INとしてハイレベルの信号電位VHが入力され、クロック信号CLKをハイレベル電位VH及びローレベル電位VL≒0Vに周期的に変化するクロック信号とし、クロック信号CLKBをクロック信号CLKの反転クロック信号とし、低電位電源VSSの電位は電位VLであり、各単位昇圧回路におけるトランジスタ101、トランジスタ103をN型トランジスタとし、各単位昇圧回路におけるトランジスタ101およびトランジスタ103のしきい値電位電位Vthが同じ値であり、ノードN1_mおよびノードN2_mの初期電位がVLである場合を例として説明する。なお、図3に示すタイミングチャートは、図1および図2に示す昇圧回路の理想的な動作の一例について示したものであり、図1および図2に示す昇圧回路は、必ずしも図3に示すタイミングチャート通りに動作するとは限らない。例えば、回路中の負荷、容量およびそれらによるノイズによって、図3に示すタイミングチャートの動作とは差異が生じる場合がある。なお、図2に示す昇圧回路を用いる場合には、信号INを入力する前に、リセット信号RESを入力して、単位昇圧回路111_mのトランジスタ107を導通状態にすることにより、ノードN2_mの電位を低電位電源VSSと同じ電位電位VLに低下することができる。これにより、トランジスタ103と容量素子102を用いてブートストラップ動作を行う際に、ノードN1_mの電位を確実に上昇させることができる。まず、単位昇圧回路111_1の入力端子INに信号IN電位VHが入力され、第1の期間が開始される。第1の期間では、クロック信号CLKがローレベルになり、クロック信号CLKBがハイレベルになる図3参照。単位昇圧回路111_1に信号INが入力されると、トランジスタ101のゲート電極に電位VHが印加され、トランジスタ101が導通状態になり、ノードN1_1の電位が上昇する。それから、単位昇圧回路111_1のトランジスタ103では、ノードN1_1、つまりトランジスタ103のゲート電極と、ノードN2_1の電位差が、トランジスタ103のしきい値電位Vthより大きくなると、トランジスタ103は導通状態になり、ノードN2_1の電位が上昇する。ここで、ノードN2_1、つまり容量素子102の電極の他方の電位が上昇するにつれて、容量素子102の電極の一方、つまりノードN1_1の電位が容量結合により上昇する。これにより、トランジスタ103のゲート電極の電位が十分に上昇するので、ノードN2_1の電位はVHになる。ノードN1_1の電位は電位Vthを基準としてノードN2_1の電位と同様に上昇するので、ノードN1_1の電位はVHVthになる。このように、ノードN1_1とノードN2_1の電位を、トランジスタ103と容量素子102の容量結合により上昇させる動作をブートストラップ動作とよぶ。なお、ノードN2_1の電位がVHになると、トランジスタ103は非導通状態となり、ノードN2_1は浮遊状態となる。また、ノードN1_1の電位がVH-Vthになると、トランジスタ101が非導通状態になる。一方、第1の期間における、単位昇圧回路111_2は、クロック信号線122に電気的に接続された容量素子106の電極の他方の電位は、VLからVHに変化するので、ノードN1_2の電位も、電位差VH程度だけ容量素子106の容量結合により引き上げられる。このようにして、ノードN1_2の電位は、VH程度まで上昇する。これにより、ノードN1_2、つまりトランジスタ103のゲート電極と、ノードN2_2の電位差が、トランジスタ103のしきい値電位Vthより大きくなるので、トランジスタ103は導通状態になる。これにより、ノードN1_1の電位が上昇するにつれて、ノードN2_2の電位が上昇する。ここで、ノードN2_2、つまり容量素子102の電極の他方の電位が上昇するにつれて、容量素子102の電極の一方、つまりノードN1_2の電位が容量結合により上昇する。これにより、トランジスタ103のゲート電極の電位が十分に上昇するので、ノードN2_2はノードN1_1と同電位となり、ノードN2_2の電位はVHVthになる。ノードN1_2の電位は電位VHを基準としてノードN2_2の電位と同様に上昇するので、ノードN1_2の電位は2VHVthになる。なお、ノードN2_2の電位がVHVthになると、トランジスタ103は非導通状態となり、ノードN2_2は浮遊状態となる。また、ノードN1_2の電位がVHになると、トランジスタ101が非導通状態になる。なお、第1の期間において、ノードN1_2の電位はVHより大きいので、トランジスタ101は非導通状態である。単位昇圧回路111_1におけるトランジスタ103と容量素子102のブートストラップ動作により、後で行うクロック信号の反転によるノードN1_1の電位の昇圧の前に、ノードN1_1の電位を上昇させることができる。これにより、昇圧回路の昇圧効率の向上を図ることができる。また、トランジスタ101およびトランジスタ103は、オフ電流を十分に小さくすることができる材料、例えば酸化物半導体を用いて形成することにより、トランジスタ101およびトランジスタ103の非導通状態におけるリーク電流によるノードN1_mの電位の低下を抑制することができる。よって、上記ブートストラップ動作において、さらに昇圧回路の昇圧効率の向上を図ることができる。次に、クロック信号CLKおよびクロック信号CLKBが反転し、第2の期間になる。つまり、第2の期間では、クロック信号CLKがハイレベルになり、クロック信号CLKBがローレベルになる図3参照。第2の期間になると、単位昇圧回路111_1の容量素子106の電極の他方の電位は、VLからVHに変化するので、ノードN1_1の電位も、電位差VH程度だけ容量素子106の容量結合により引き上げられる。このようにして、ノードN1_1の電位は、2VHVth程度まで上昇する。なお、ノードN2_1の電位も容量素子102の容量結合により引き上げられるが、これにより、トランジスタ103が導通状態となるので、すぐに電位VHに戻る。ここで、トランジスタ101を、オフ電流を十分に小さくすることができる材料、例えば酸化物半導体を用いて形成することにより、トランジスタ101の非導通状態におけるリーク電流によるノードN1_1の電位の低下を抑制することができる。よって、ノードN1_1の電位を長く保つことができるので、昇圧回路の昇圧効率の向上を図ることができる。また、単位昇圧回路111_2では、容量素子106の電極の他方の電位は、VHからVLに変化するので、ノードN1_2の電位も、電位差VH程度だけ容量素子106の容量結合により引き下げられる。このようにして、ノードN1_2の電位は、VHVth程度まで降下する。このとき、ノードN2_2の電位も、容量素子102の容量結合により引き下げられ、ノードN2_2の電位はVth程度まで降下する。ここで、単位昇圧回路111_2のトランジスタ101およびトランジスタ103が導通状態になるので、ノードN1_1の電位2VHVthがノードN1_2およびノードN2_2に供給され、ノードN1_2およびノードN2_2の電位が上昇する。また、ノードN2_2、つまり容量素子102の電極の他方の電位が上昇するにつれて、容量素子102の電極の一方、つまりノードN1_2の電位が容量結合により上昇する。これにより、トランジスタ103のゲート電極の電位が十分に上昇するので、ノードN2_2の電位は2VHVthになる。ノードN1_2の電位は、電位VHVthを基準としてノードN2_2の電位と同様に上昇するので、ノードN1_2の電位は最大で、3VHVthになる。なお、ノードN2_2の電位が2VHVthになると、トランジスタ103は非導通状態となり、ノードN2_2は浮遊状態となる。また、ノードN1_2の電位が2VHになると、トランジスタ101が非導通状態になる。単位昇圧回路111_2におけるトランジスタ103と容量素子102のブートストラップ動作により、後で行うクロック信号の反転によるノードN1_2の電位の昇圧の前に、ノードN1_2の電位を上昇させることができる。これにより、昇圧回路の昇圧効率の向上を図ることができる。また、トランジスタ101およびトランジスタ103は、オフ電流を十分に小さくすることができる材料、例えば酸化物半導体を用いて形成することにより、トランジスタ101およびトランジスタ103の非導通状態におけるリーク電流によるノードN1_mの電位の低下を抑制することができる。よって、上記ブートストラップ動作において、さらに昇圧回路の昇圧効率の向上を図ることができる。次に、再びクロック信号CLKおよびクロック信号CLKBが反転し、第3の期間になる。つまり、第3の期間では、クロック信号CLKがローレベルになり、クロック信号CLKBがハイレベルになる図3参照。第3の期間になると、単位昇圧回路111_2の容量素子106の電極の他方の電位は、VLからVHに変化するので、ノードN1_2の電位も、電位差VH程度だけ容量素子106の容量結合により引き上げられる。このようにして、ノードN1_2の電位は、4VHVth程度まで上昇する。なお、ノードN2_2の電位も容量素子102の容量結合により引き上げられるが、これにより、トランジスタ103が導通状態となるので、すぐに電位2VHVthに戻る。これにより、単位昇圧回路111_3においても単位昇圧回路111_1、111_2と同様に、ノードN1_3の電位が上昇し、トランジスタ103と容量素子102のブートストラップ動作により、さらにノードN1_3の電位が上昇する。このようにして、3段目以降の各単位昇圧回路においてもクロック信号CLK又はクロック信号CLKBがハイレベル又はローレベルに周期的に変化するに従って前段の単位昇圧回路と同様の動作が順次行われ、ノードN1_mの電位は、段数mが大きいほど高い電位となる。そして、出力端子OUTから出力される信号OUTは、クロック信号CLK又はクロック信号CLKBのハイレベル又はローレベル間での周期的変化によって電位が昇圧される単位昇圧回路毎に昇圧され、信号INを段数に応じて昇圧した電位となる。このように図1および図2に示す昇圧回路は、信号INの電位を昇圧し、昇圧した電位の信号OUTを出力信号として出力する。なお、第3の期間において、単位昇圧回路111_1のノードN1_1の電位は、容量素子106の電極の他方の電位がVHからVLに変化するのに応じて、容量素子106および容量素子102の容量結合により、引き下げられるが、次にクロック信号CLKが反転したときに元の電位まで引き上げられる。以降、ノードN1_1の電位はクロック信号CLKの反転に合わせて上下するようになる。これは、第2段目以降の各単位昇圧回路についても同様である。以上のように、開示する発明の一態様に係る昇圧回路を用いることにより、従来のクロック信号の反転によるノードN1_mの昇圧に加えて、トランジスタ103と容量素子102のブートストラップ動作によるノードN1_mの昇圧を行うことができるので、昇圧回路の昇圧効率の向上を図ることができる。また、トランジスタ101およびトランジスタ103は、オフ電流を十分に小さくすることができる材料、例えば酸化物半導体を用いて形成することにより、トランジスタ101およびトランジスタ103の非導通状態におけるリーク電流によるノードN1_mの電位の低下を抑制することができる。よって、上記ブートストラップ動作において、さらに昇圧回路の昇圧効率の向上を図ることができる。また、上記のように、各段における昇圧効率を向上させることにより、従来の昇圧回路と同程度の昇圧効果を得ながら昇圧回路の段数を削減することができる。これにより、昇圧回路のレイアウト面積を低減し、高集積化を図ることができる。以上のように、本実施の形態に係る昇圧回路の一例では、各単位昇圧回路において昇圧動作を行うことにより、入力された信号の電位より大きい電位の信号を出力信号として出力することができる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態2本実施の形態では、先の実施の形態で示した昇圧回路とは異なる昇圧回路について、図4および図5を用いて説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、OSの符号を併せて付す場合がある。回路構成開示する発明の一態様に係る昇圧回路の回路構成の一例について、図4に示す回路図を用いて説明する。図4に示す昇圧回路は、単位昇圧回路211_1乃至単位昇圧回路211_nnは自然数を有し、単位昇圧回路211_1乃至単位昇圧回路211_nのそれぞれが直列接続で電気的に接続されたn段の単位昇圧回路を用いて構成される。ここで、単位昇圧回路とは、昇圧回路の各段を形成する回路を指す。単位昇圧回路211_1乃至単位昇圧回路211_nのそれぞれは、トランジスタ201と、容量素子202と、トランジスタ203と、トランジスタ204と、トランジスタ205と、容量素子206と、第1の端子乃至第4の端子を有するアナログスイッチ215と、を有する。ただし、トランジスタ203のゲート絶縁層の静電容量が大きい場合、容量素子202の機能をトランジスタ203が兼ねることができるので、容量素子202を省略した構成としてもよい。ここで、単位昇圧回路211_1乃至単位昇圧回路211_nのそれぞれにおいて、トランジスタ201のゲート電極と、トランジスタ201のソース電極またはドレイン電極の一方と、トランジスタ203のソース電極またはドレイン電極の一方と、トランジスタ205のソース電極またはドレイン電極の一方とは、電気的に接続されている。また、トランジスタ201のソース電極またはドレイン電極の他方と、トランジスタ203のゲート電極と、容量素子202の電極の一方と、トランジスタ205のゲート電極とは、電気的に接続されている。また、トランジスタ203のソース電極またはドレイン電極の他方と、容量素子202の電極の他方と、トランジスタ204のソース電極またはドレイン電極の一方とは、電気的に接続されている。また、トランジスタ205のソース電極またはドレイン電極の他方と、容量素子206の電極の一方と、アナログスイッチ215の第1の端子とは、電気的に接続されている。また、トランジスタ204のソース電極またはドレイン電極の他方と、低電位電源VSSとは電気的に接続されている。なお、容量素子206の電極の一方が、トランジスタ205のソース電極またはドレイン電極の他方と、アナログスイッチ215の第1の端子と、電気的に接続される構成とする必要はなく、アナログスイッチ215の第4の端子と電気的に接続される構成としても良い。なお、m段目mは1乃至nの自然数の単位昇圧回路の、トランジスタ205のソース電極またはドレイン電極の他方と、容量素子206の電極の一方と、アナログスイッチ215の第1の端子との接続箇所を、ノードN3_mとよぶ。また、m段目の単位昇圧回路の、トランジスタ201のソース電極またはドレイン電極の他方と、トランジスタ203のゲート電極と、容量素子202の電極の一方と、トランジスタ205のゲート電極との接続箇所を、ノードN4_mとよぶ。また、m段目の単位昇圧回路の、トランジスタ203のソース電極またはドレイン電極の他方と、容量素子202の電極の他方と、トランジスタ204のソース電極またはドレイン電極の一方との接続箇所を、ノードN5_mとよぶ。さらに、K段目Kは2乃至nの自然数の単位昇圧回路のトランジスタ201のソース電極またはドレイン電極の一方と、K-1段目の単位昇圧回路におけるアナログスイッチ215の第4の端子とは、電気的に接続される。つまり、K段目の単位昇圧回路のトランジスタ201のソース電極またはドレイン電極の一方は、アナログスイッチ215を介してK-1段目の単位昇圧回路のノードN3_K-1に接続されている。さらに、2M-1段目Mは1乃至n/2の自然数、ここで、nは自然数かつ偶数の単位昇圧回路は、トランジスタ204のゲート電極および容量素子206の電極の他方がクロック信号線221に電気的に接続され、2M段目の単位昇圧回路は、トランジスタ204のゲート電極および容量素子206の電極の他方がクロック信号線222に電気的に接続される。また、2M-1段目の単位昇圧回路において、アナログスイッチ215の第2の端子が、クロック信号線221に電気的に接続され、アナログスイッチ215の第3の端子が、クロック信号線222に電気的に接続される。また、2M段目の単位昇圧回路において、アナログスイッチ215の第2の端子が、クロック信号線222に電気的に接続され、アナログスイッチ215の第3の端子が、クロック信号線221に電気的に接続される。ここで、クロック信号線221にはクロック信号CLKが入力され、クロック信号線222にはクロック信号CLKBが入力される。もちろん、クロック信号線221にクロック信号CLKBが入力され、クロック信号線222にクロック信号CLKが入力されるようにしてもよい。クロック信号CLK及びクロック信号CLKBは、位相が相反の関係であり、例えばクロック信号CLKがハイレベルのとき、クロック信号CLKBはローレベルである。クロック信号CLKBとしては、例えばクロック信号CLKの反転信号を用いることができ、クロック信号CLKBは、例えばインバータなどのNOT回路を用いてクロック信号CLKの電位状態を反転させることにより生成することができる。クロック信号CLK及びクロック信号CLKBにおけるハイレベル及びローレベルの電位の値は、クロック信号CLK及びクロック信号CLKBの反転によりトランジスタ204の導通状態が切り替わる範囲で、適宜設定することができる。また、クロック信号CLKは、例えばリングオシレータなどの発振回路とバッファ回路を用いて生成することもできる。また、クロック信号CLK及びクロック信号CLKBのみに限定されず、3種類以上のクロック信号を用いることもできる。なお、図4に示す昇圧回路は段数nが偶数の場合を示しており、昇圧回路の段数nが奇数の場合は、図4に示すクロック信号線221と第n-1段目の単位昇圧回路との接続およびクロック信号線222と第n段目の単位昇圧回路との接続が、クロック信号線221とと第n段目の単位昇圧回路との接続およびクロック信号線222と第n-1段目の単位昇圧回路との接続に入れ替わる。また、アナログスイッチ215は、第2の端子にハイレベルの信号が入力され、第3の端子にローレベルの信号が入力されたときに導通状態となり、第2の端子にローレベルの信号が入力され、第3の端子にハイレベルの信号が入力されたときに非導通状態となる。このようなアナログスイッチ215は、N型のトランジスタとP型のトランジスタを組み合わせて作ることができる。N型のトランジスタのソース電極またはドレイン電極の一方と、P型のトランジスタのソース電極またはドレイン電極の一方とは、電気的に接続されてアナログスイッチ215の第1の端子として機能する。また、N型のトランジスタのゲート電極は、アナログスイッチ215の第2の端子として機能する。また、P型のトランジスタのゲート電極は、アナログスイッチ215の第3の端子として機能する。また、N型のトランジスタのソース電極またはドレイン電極の他方と、P型のトランジスタのソース電極またはドレイン電極の他方とは、電気的に接続されてアナログスイッチ215の第4の端子として機能する。このようなアナログスイッチ215を用いることにより、各段の単位昇圧回路において昇圧したノードN3_mの電位を、降下させることなく次の段の単位昇圧回路に提供することができる。また、トランジスタ201、トランジスタ203またはトランジスタ205を、酸化物半導体を用いて形成する場合、アナログスイッチ215を構成するN型のトランジスタも、N型のトランジスタを形成しやすい酸化物半導体を用いて形成することにより、作製工程の簡略化を図ることができる。また、第1段目の単位昇圧回路、すなわち単位昇圧回路211_1におけるトランジスタ201のソース電極またはドレイン電極の一方は、入力端子INとして機能し、信号INが入力される。ここで信号INの電位の値は、適宜設定することができる。なお、低電位電源VSSの電位は信号INの電位より低ければよい。さらに、第n段目の単位昇圧回路、すなわち単位昇圧回路211_nにおける、アナログスイッチ215の第4の端子は、出力端子OUTとして機能し、信号INを昇圧した信号OUTが出力される。また、単位昇圧回路211_nにおけるトランジスタ205のソース電極またはドレイン電極の他方には、アナログスイッチ215を介して容量素子220の電極の一方が電気的に接続される。この容量素子220の電極の他方には、電位Vc1が与えられる。電位Vc1は任意の値でよく、例えばハイレベルの電位VH又はローレベルの電位VLと同じ値の電位を用いることができる。また、容量素子220の容量は、単位昇圧回路における容量素子206の容量より大きくすることが好ましい。これにより出力端子OUTから出力される出力信号、すなわち昇圧回路の出力信号である信号OUTの電位状態をより安定させることができる。以上のように、開示する発明の一態様に係る昇圧回路は、トランジスタ205と容量素子206で単位昇圧回路を形成する従来の昇圧回路と比較して、トランジスタ201、トランジスタ203および容量素子202が追加された構成となっている。従来の昇圧回路の構成では、各単位昇圧回路において、ノードN3_mに出力される電位はトランジスタ205のしきい値電位の分だけ低下され、昇圧回路の段数が増えるごとに、各段におけるトランジスタ205のしきい値電位分の出力電位のロスは上乗せされていた。しかし、上記のような構成とすることで、トランジスタ203と容量素子202のブートストラップ動作により、ノードN4_mの電位、つまりトランジスタ205のゲート電極の電位をトランジスタ205のソース電極またはドレイン電極の一方より大きくすることができるので、各単位昇圧回路において、トランジスタ205のしきい値電位分のロスなく、ノードN3_mに電位を出力することができる。このようにして、昇圧回路の昇圧効率の向上を図ることができる。また、トランジスタ201およびトランジスタ203を、オフ電流を十分に小さくすることができる材料、例えば酸化物半導体を用いて形成することにより、トランジスタ201およびトランジスタ203の非導通状態におけるリーク電流によるノードN4_mの電位の低下を抑制することができる。よって、昇圧回路の昇圧効率の向上を図ることができる。ここで、トランジスタ205は、オフ電流を十分に小さくすることができる材料、例えば酸化物半導体を用いて形成されるのが望ましい。トランジスタ205として、酸化物半導体を用いて形成されたトランジスタを用いることにより、クロック信号の反転と容量素子206の容量結合を利用したノードN3_mの昇圧において、トランジスタ205の非導通状態におけるリーク電流によるノードN3_mの電位の低下を抑制することができる。これにより、ノードN3_mの電位を長く保つことができるので、昇圧回路の昇圧効率の向上を図ることができる。回路動作次に図4に示す昇圧回路の動作の一例について図5に示すタイミングチャートを用いて説明する。図4に示す昇圧回路の動作は、クロック信号CLKおよびクロック信号CLKBに応じて、複数の期間に分けて説明することができる。本実施の形態では、昇圧回路の動作の一例として、クロック信号CLKの変化に応じて設定した第1の期間乃至第3の期間における、ノードN3_1、ノードN3_2、ノードN4_1およびノードN4_2の電位の変化について、図5に示すタイミングチャートを用いて説明する。なお、本実施の形態で説明する図4に示す昇圧回路の動作の一例では、信号INとしてハイレベルの信号電位VHが入力され、クロック信号CLKをハイレベル電位VH及びローレベル電位VL≒0Vに周期的に変化するクロック信号とし、クロック信号CLKBをクロック信号CLKの反転クロック信号とし、低電位電源VSSを電位VLとし、各単位昇圧回路におけるトランジスタ201、トランジスタ203およびトランジスタ205をN型トランジスタとし、各単位昇圧回路におけるトランジスタ201、トランジスタ203およびトランジスタ205のしきい値電位電位Vthが同じ値であり、ノードN3_m、ノードN4_mおよびノードN5_mの初期電位がVLであるとして説明する。なお、図5に示すタイミングチャートは、図4に示す昇圧回路の理想的な動作の一例について示したものであり、図4に示す昇圧回路は、必ずしも図5に示すタイミングチャート通りに動作するとは限らない。例えば、回路中の負荷、容量およびそれらによるノイズによって、図5に示すタイミングチャートの動作とは差異が生じる場合がある。まず、単位昇圧回路211_1の入力端子INに信号INが入力され、第1の期間が開始される。第1の期間では、クロック信号CLKがローレベルになり、クロック信号CLKBがハイレベルになる図5参照。また、これにより、単位昇圧回路211_1のアナログスイッチ215は非導通状態となる。単位昇圧回路211_1に信号INが入力されると、トランジスタ201のゲート電極に電位VHが印加され、トランジスタ201が導通状態になり、ノードN4_1の電位が上昇する。それから、単位昇圧回路211_1のトランジスタ205では、ノードN4_1、つまりトランジスタ205のゲート電極とノードN3_1との電位差が、トランジスタ205のしきい値電位Vthより大きくなると、トランジスタ205は導通状態になり、ノードN3_1の電位が上昇する。さらに、単位昇圧回路211_1のトランジスタ203では、ノードN4_1、つまりトランジスタ203のゲート電極と、ノードN5_1の電位差が、トランジスタ203のしきい値電位Vthより大きくなると、トランジスタ203は導通状態になり、ノードN5_1の電位が上昇する。ここで、ノードN5_1、つまり容量素子202の電極の他方の電位が上昇するにつれて、容量素子202の電極の一方、つまりノードN4_1の電位が容量結合により上昇する。これにより、トランジスタ203のゲート電極の電位が十分に上昇するので、ノードN5_1の電位はVHになる。ノードN4_1の電位は、電位Vthを基準としてノードN5_1の電位と同様に上昇するので、ノードN4_1の電位はVHVthになる。このように、ノードN4_1とノードN5_1の電位を、トランジスタ203と容量素子202の容量結合により上昇させる動作をブートストラップ動作とよぶ。なお、ノードN5_1の電位がVHになると、トランジスタ203は非導通状態となり、ノードN5_1は浮遊状態となる。また、ノードN4_1の電位がVH-Vthになると、トランジスタ201が非導通状態になり、ノードN4_1は浮遊状態になる。ここで、トランジスタ203と容量素子202のブートストラップ動作により、ノードN4_1の電位、つまりトランジスタ205のゲート電極の電位をトランジスタ205のソース電極またはドレイン電極の一方より大きくすることができる。よって、単位昇圧回路211_1のトランジスタ205では、ノードN4_1、つまりトランジスタ205のゲート電極の電位がVHVthになるように上昇し始めると、ノードN3_1の電位がVHになるまで上昇する。このようにして単位昇圧回路211_1の出力電位をトランジスタ205のしきい値電位分のロスなくノードN3_1に出力することができるので、昇圧回路の昇圧効率の向上を図ることができる。なお、ノードN3_1の電位がVHになると、トランジスタ205が非導通状態になる。ここで、単位昇圧回路211_1のアナログスイッチ215は非導通状態なので、ノードN3_1は浮遊状態になる。一方、第1の期間になると、単位昇圧回路211_2では、容量素子206の電極の他方の電位は、VLからVHに変化するので、ノードN3_2の電位も、電位差VH程度だけ容量素子206の容量結合により引き上げられる。このようにして、ノードN3_2の電位は、VH程度まで上昇する。また、単位昇圧回路211_2のトランジスタ204のゲート電極に電位VHが印加され、トランジスタ204が導通状態になり、容量素子202の電極の他方の電位は、VLとなるので、ノードN4_2の電位はVLのままである。次に、クロック信号CLKおよびクロック信号CLKBが反転し、第2の期間になる。つまり、第2の期間では、クロック信号CLKがハイレベルになり、クロック信号CLKBがローレベルになる図5参照。また、これにより、単位昇圧回路211_1のアナログスイッチ215は導通状態となり、単位昇圧回路211_2のアナログスイッチ215は非導通状態となる。第2の期間になると、単位昇圧回路211_1の容量素子206の電極の他方の電位は、VLからVHに変化するので、ノードN3_1の電位も、電位差VH程度だけ容量素子206の容量結合により引き上げられる。このようにして、ノードN3_1の電位は、2VH程度まで上昇する。ここで、トランジスタ205を、オフ電流を十分に小さくすることができる材料、例えば酸化物半導体を用いて形成することにより、トランジスタ205の非導通状態におけるリーク電流によるノードN3_1の電位の低下を抑制することができる。よって、ノードN3_1の電位を長く保つことができるので、昇圧回路の昇圧効率の向上を図ることができる。また、第2の期間になると、単位昇圧回路211_1のトランジスタ204のゲート電極に電位VHが印加され、トランジスタ204が導通状態になる。これにより、容量素子202の電極の他方の電位、つまりノードN5_1の電位は、VHからVLに変化するので、浮遊状態であるノードN4_1の電位も、電位差VH程度だけ容量素子202の容量結合により引き下げられる。このようにして、ノードN4_1の電位は、Vth程度まで下げられる。これにより、単位昇圧回路211_1において、トランジスタ205のゲート電極と、トランジスタ205のソース電極またはドレイン電極の一方との電位差をトランジスタ205のしきい値電位程度にすることができるので、容量素子206の容量結合によりノードN3_1の電位が上昇しても、トランジスタ205が導通状態になってノードN3_1の電位が低下することを、防ぐことができる。また、単位昇圧回路211_2では、容量素子206の電極の他方の電位は、VHからVLに変化するので、ノードN3_2の電位も、電位差VH程度だけ容量素子206の容量結合により引き下げられる。このようにして、ノードN3_2の電位は、VL程度まで降下する。また、単位昇圧回路211_2のトランジスタ204のゲート電極に電位VLが印加され、トランジスタ204が非導通状態になり、電源電位VSSとノードN5_2は電気的に接続されなくなる。また、第2の期間になると、単位昇圧回路211_1のアナログスイッチ215は導通状態になるので、単位昇圧回路211_2においても、トランジスタ201のゲート電極に2VH程度の電位が印加され、トランジスタ201が導通状態になり、単位昇圧回路211_1と同様にノードN4_2の電位が上昇する。それから、単位昇圧回路211_2のトランジスタ205では、ノードN4_2、つまりトランジスタ205のゲート電極とノードN3_2との電位差が、トランジスタ205のしきい値電位Vthより大きくなると、トランジスタ205は導通状態になり、ノードN3_2の電位が上昇する。また、単位昇圧回路211_1と同様に、単位昇圧回路211_2のトランジスタ203でも、ノードN4_2、つまりトランジスタ203のゲート電極と、ノードN5_2の電位差が、トランジスタ203のしきい値電位Vthより大きくなると、トランジスタ203は導通状態になり、ノードN5_2の電位が上昇する。ここで、ノードN5_2、つまり容量素子202の電極の他方の電位が上昇するにつれて、容量素子202の電極の一方、つまりノードN4_2の電位が容量結合により上昇する。これにより、トランジスタ203のゲート電極の電位が十分に上昇するので、ノードN5_2の電位は2VHになる。ノードN4_2の電位は、電位Vthを基準としてノードN5_2の電位と同様に上昇するので、ノードN4_2の電位は2VHVthになる。なお、ノードN5_2の電位が2VHになると、トランジスタ203は非導通状態となり、ノードN5_2は浮遊状態となる。また、ノードN4_2の電位が2VH-Vthになると、トランジスタ201が非導通状態になり、ノードN4_2は浮遊状態になる。ここで、トランジスタ203と容量素子202の、このようなブートストラップ動作により、ノードN4_2の電位、つまりトランジスタ205のゲート電極の電位をトランジスタ205のソース電極またはドレイン電極の一方より大きくすることができる。よって、単位昇圧回路211_2のトランジスタ205では、ノードN4_2、つまりトランジスタ205のゲート電極の電位が2VHVthになるように上昇し始めると、ノードN3_2の電位が2VHになるまで上昇する。このようにして単位昇圧回路211_2の出力電位をトランジスタ205のしきい値電位分のロスなくノードN3_2に出力することができるので、昇圧回路の昇圧効率の向上を図ることができる。なお、ノードN3_2の電位が2VHになると、トランジスタ205が非導通状態になる。ここで、単位昇圧回路211_2のアナログスイッチ215は非導通状態なので、ノードN3_2は浮遊状態になる。次に、再びクロック信号CLKおよびクロック信号CLKBが反転し、第3の期間になる。つまり、第3の期間では、クロック信号CLKがローレベルになり、クロック信号CLKBがハイレベルになる図5参照。また、これにより、単位昇圧回路211_1のアナログスイッチ215は非導通状態となり、単位昇圧回路211_2のアナログスイッチ215は導通状態となる。第3の期間になると、単位昇圧回路211_2の容量素子206の電極の他方の電位は、VLからVHに変化するので、ノードN3_2の電位も、電位差VH程度だけ容量素子206の容量結合により引き上げられる。このようにして、ノードN3_2の電位は、3VH程度まで上昇する。また、第3の期間になると、単位昇圧回路211_2のトランジスタ204のゲート電極に電位VHが印加され、トランジスタ204が導通状態になる。これにより、容量素子202の電極の他方の電位、つまりノード5_2の電位は、2VHからVLに変化するので、浮遊状態であるノードN4_2の電位も、電位差2VH程度だけ容量素子202の容量結合により引き下げられる。このようにして、ノードN4_2の電位は、Vth程度まで下げられる。これにより、単位昇圧回路211_2において、トランジスタ205のゲート電極と、トランジスタ205のソース電極またはドレイン電極の一方との電位差をトランジスタ205のしきい値電位程度にすることができるので、容量素子206の容量結合によりノードN3_2の電位が上昇しても、トランジスタ205が導通状態になって、ノードN3_2の電位が低下することを防ぐことができる。また、単位昇圧回路211_3においても単位昇圧回路211_1、211_2と同様に、ノードN4_3の電位が上昇する。それからトランジスタ203と容量素子202のブートストラップ動作により、トランジスタ205のゲート電極の電位をトランジスタ205のソース電極またはドレイン電極の一方より大きくし、単位昇圧回路211_3の出力電位をトランジスタ205のしきい値電位分のロスなくノードN3_3に出力することができる。このようにして、3段目以降の各単位昇圧回路においてもクロック信号CLK又はクロック信号CLKBがハイレベル又はローレベルに周期的に変化するに従って上記単位昇圧回路と同様の動作が順次行われ、ノードN3_mの電位は、段数mに比例する電位mVHとなる。そして、出力端子OUTから出力される信号OUTは、クロック信号CLK又はクロック信号CLKBのハイレベル又はローレベル間での周期的変化によって電位が昇圧される単位昇圧回路毎に昇圧され、信号INを段数nに応じて昇圧した電位nVHとなる。このように図4に示す昇圧回路は、信号INの電位を昇圧し、昇圧した電位の信号OUTを出力信号として出力する。なお、第3の期間において、単位昇圧回路211_1のノードN3_1の電位は、容量素子206の電極の他方の電位がVHからVLに変化するのに応じて、容量素子206の容量結合により引き下げられるが、次にクロック信号CLKが反転したときに元の電位まで引き上げられる。以降、ノードN3_1の電位はクロック信号CLKの反転に合わせて上下するようになる。これは、第2段目以降の単位昇圧回路のノードN3_mについても同様である。また、第3の期間において、単位昇圧回路211_1のノードN4_1の電位は、第1の期間と同様の動作で、電位VHVth程度になる。以降、ノードN4_1の電位はクロック信号CLKの反転に合わせて上下するようになる。これは、第2段目以降の単位昇圧回路のノードN4_mについても同様である。以上のように、本実施の形態に係る昇圧回路の一例では、各単位昇圧回路において昇圧動作を行うことにより、入力された信号の電位より大きい電位の信号を出力信号として出力することができる。以上のように、開示する発明の一態様に係る昇圧回路を用いることにより、トランジスタ203と容量素子202のブートストラップ動作により、ノードN4_mの電位、つまりトランジスタ205のゲート電極の電位をトランジスタ205のソース電極またはドレイン電極の一方より大きくすることができるので、各単位昇圧回路において、トランジスタ205のしきい値電位分のロスなく、ノードN3_mに電位を出力することができる。このようにして、昇圧回路の昇圧効率の向上を図ることができる。また、トランジスタ201およびトランジスタ203を、オフ電流を十分に小さくすることができる材料、例えば酸化物半導体を用いて形成することにより、トランジスタ201およびトランジスタ203の非導通状態におけるリーク電流によるノードN4_mの電位の低下を抑制することができる。これにより、上記ブートストラップ動作において、ノードN4_mの電位を長く保つことができるので、昇圧回路の昇圧効率の向上を図ることができる。また、トランジスタ205において、オフ電流を十分に小さくすることができる材料、例えば酸化物半導体を用いることにより、トランジスタ205の非導通状態におけるリーク電流によるノードN3_mの電位の低下を抑制することができる。これにより、ノードN3_mの電位を長く保つことができるので、昇圧回路の昇圧効率の向上を図ることができる。また、上記のように、各段における昇圧効率を向上させることにより、従来の昇圧回路と同程度の昇圧効果を得ながら昇圧回路の段数を削減することができる。これにより、昇圧回路のレイアウト面積を低減し、高集積化を図ることができる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態3本実施の形態では、上記実施の形態で述べた昇圧回路の適用例であるRFIDタグについて、図6を参照して説明する。本実施の形態におけるRFIDタグは、内部に記憶回路を有し、記憶回路に必要な情報を記憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このような特徴から、RFIDタグは、物品などの個体情報を読み取ることにより物品の識別を行う個体認証システムなどに用いることが可能である。なお、これらの用途に用いるためには極めて高い信頼性が要求される。RFIDタグの構成について図6を用いて説明する。図6は、RFIDタグの構成を示すブロック図である。図6に示すようにRFIDタグ300は、通信器301質問器、リーダ/ライタなどともいうに接続されたアンテナ302から送信される無線信号303を受信するアンテナ304を有する。またRFIDタグ300は、整流回路305、定電圧回路306、復調回路307、変調回路308、論理回路309、記憶回路310、ROM311、昇圧回路320により構成されている。なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式の3つに大別される。本実施の形態に示すRFIDタグ300は、そのいずれの方式に用いることも可能である。次に各回路の構成について説明する。アンテナ304は、通信器301に接続されたアンテナ302との間で無線信号303の送受信を行うためのものである。また、整流回路305は、アンテナ304で無線信号を受信することにより生成される入力交流信号を整流、例えば、半波2倍圧整流し、後段に設けられた容量素子により、整流された信号を平滑化することで入力電位を生成するための回路である。なお、整流回路305の入力側または出力側には、リミッタ回路を設けてもよい。リミッタ回路は、入力交流信号の振幅が大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しないように制御するための回路である。定電圧回路306は、入力電位から安定した電源電圧を生成し、各回路に供給するための回路である。なお、定電圧回路306は、内部にリセット信号生成回路を有していてもよい。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路309のリセット信号を生成するための回路である。復調回路307は、入力交流信号を包絡線検出することにより復調し、復調信号を生成するための回路である。また、変調回路308は、アンテナ304より出力するデータに応じて変調をおこなうための回路である。論理回路309は復調信号を解析し、処理を行うための回路である。記憶回路310は、入力された情報を保持する回路であり、ロウデコーダ、カラムデコーダ、記憶領域などを有する。また、ROM311は、固有番号IDなどを格納し、処理に応じて出力を行うための回路である。昇圧回路320は、定電圧回路306が生成した電源電圧を、昇圧するための回路である。メモリ素子を有する記憶回路310は論理回路309と比較して、高い電圧が要求されるので、定電圧回路306が生成した電源電圧を昇圧回路320で昇圧して供給するのが好ましい。なお、昇圧回路320は、上記実施の形態と同様に、昇圧効率を向上させた昇圧回路が用いられた構成となる。また、ROM311に、昇圧回路320で昇圧した電圧を供給してもよい。なお、上述の各回路は、必要に応じて、適宜、取捨することができる。本実施の形態では、上記実施の形態で説明した、昇圧効率を向上させた昇圧回路をRFIDタグ300に搭載している。そのため、動作に高電圧が要求されるメモリ素子を有する記憶回路などを、RFIDタグに容易に搭載することができる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態4本実施の形態では、上記実施の形態で述べた昇圧回路に適用できるトランジスタの例につき、図7を参照して説明する。なお、トランジスタの構造は特に限定されず、例えば、トップゲート構造またはボトムゲート構造の、スタガ型またはプレーナ型など、適当な構造を採用することができる。また、トランジスタはチャネル形成領域を一つ有するシングルゲート構造でも、二つ有するダブルゲート構造であっても、三つ有するトリプルゲート構造であっても良い。また、チャネル領域の上下にゲート絶縁層を介して配置された2つのゲート電極を有する、デュアルゲート型でもよい。図7A乃至図7Dには、トランジスタの断面構造の例を示す。図7A乃至図7Dに示すトランジスタは、半導体として酸化物半導体を用いるものである。酸化物半導体を用いることのメリットは、簡単なプロセス、低温のプロセスで、高い移動度と低いオフ電流が実現できることといえる。図7Aに示すトランジスタ410は、ボトムゲート構造のトランジスタの一例であり、逆スタガ型トランジスタともいう。トランジスタ410は、絶縁表面を有する基板400上の、ゲート電極401、ゲート絶縁層402、酸化物半導体層403、ソース電極またはドレイン電極405a、及びソース電極またはドレイン電極405bを含む。また、トランジスタ410を覆い、酸化物半導体層403に接する絶縁層407が設けられている。絶縁層407上にはさらに保護絶縁層409が形成されている。図7Bに示すトランジスタ420は、チャネル保護型チャネルストップ型ともいうと呼ばれるボトムゲート構造のトランジスタの一例であり、逆スタガ型トランジスタともいう。トランジスタ420は、絶縁表面を有する基板400上の、ゲート電極401、ゲート絶縁層402、酸化物半導体層403、チャネル保護層として機能する絶縁層427、ソース電極またはドレイン電極405a、及びソース電極またはドレイン電極405bを含む。また、トランジスタ420を覆う保護絶縁層409が設けられている。図7Cに示すトランジスタ430は、ボトムゲート型のトランジスタの一例である。トランジスタ430は、絶縁表面を有する基板400上の、ゲート電極401、ゲート絶縁層402、ソース電極またはドレイン電極405a、ソース電極またはドレイン電極405b、及び酸化物半導体層403を含む。また、トランジスタ430を覆い、酸化物半導体層403に接する絶縁層407が設けられている。絶縁層407上にはさらに保護絶縁層409が形成されている。トランジスタ430においては、ゲート絶縁層402は基板400及びゲート電極401上に接して設けられ、また、ゲート絶縁層402上には、ソース電極またはドレイン電極405a、ソース電極またはドレイン電極405bが接して設けられている。そして、ゲート絶縁層402、及びソース電極またはドレイン電極405a、ソース電極またはドレイン電極405b上に酸化物半導体層403が設けられている。図7Dに示すトランジスタ440は、トップゲート構造のトランジスタの一例である。トランジスタ440は、絶縁表面を有する基板400上の、絶縁層437、酸化物半導体層403、ソース電極またはドレイン電極405a、及びソース電極またはドレイン電極405b、ゲート絶縁層402、ゲート電極401を含む。そして、ソース電極またはドレイン電極405a、ソース電極またはドレイン電極405bにそれぞれ配線436a、配線436bが接して設けられている。本実施の形態では、上述のとおり、半導体層として酸化物半導体層403を用いる。酸化物半導体層403に用いる酸化物半導体としては、四元系金属酸化物であるIn-Sn-Ga-Zn-O系酸化物半導体や、三元系金属酸化物であるIn-Ga-Zn-O系、In-Sn-Zn-O系、In-Al-Zn-O系、Sn-Ga-Zn-O系、Al-Ga-Zn-O系、Sn-Al-Zn-O系酸化物半導体や、二元系金属酸化物であるIn-Zn-O系、Sn-Zn-O系、Al-Zn-O系、Zn-Mg-O系、Sn-Mg-O系、In-Mg-O、In-Ga-O系酸化物半導体や、単元系金属酸化物であるIn-O系、Sn-O系、Zn-O系酸化物半導体などがある。また、上記酸化物半導体にSiO2を添加してもよい。ここで、例えば、In-Ga-Zn-O系酸化物半導体とは、少なくともInとGaとZnを含む酸化物であり、その組成比に特に制限はない。また、InとGaとZn以外の元素を含んでもよい。また、酸化物半導体層403は、化学式InMO3ZnOmm>0で表記される酸化物半導体を用いることができる。ここで、Mは、Ga、Al、MnおよびCoから選ばれた一または複数の金属元素を示す。例えば、Mとしては、Ga、Ga及びAl、Ga及びMn、またはGa及びCoなどがある。また、酸化物半導体としてIn-Zn-O系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、In:Zn=50:1~1:2モル数比に換算するとIn2O3:ZnO=25:1~1:4、好ましくはIn:Zn=20:1~1:1モル数比に換算するとIn2O3:ZnO=10:1~1:2、さらに好ましくはIn:Zn=15:1~1.5:1モル数比に換算するとIn2O3:ZnO=15:2~3:4とする。例えば、In-Zn-O系酸化物半導体の形成に用いるターゲットは、原子数比がIn:Zn:O=X:Y:Zのとき、Z>1.5XYとする。酸化物半導体層403を用いたトランジスタ410、トランジスタ420、トランジスタ430、トランジスタ440は、リーク電流を十分に低減することが可能である。よって、これを昇圧回路に用いることにより、電位の保持時間を長くし、昇圧回路の昇圧効率の向上を図ることができる。絶縁表面を有する基板400に使用することができる基板に大きな制限はない。例えば、液晶表示装置などに用いられるガラス基板や、石英基板などを用いることができる。また、シリコンウェハ上に絶縁層を形成した基板などを用いても良い。ボトムゲート構造のトランジスタ410、トランジスタ420、トランジスタ430において、下地となる絶縁層を基板とゲート電極の間に設けてもよい。当該絶縁層は、基板からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜、又は酸化窒化シリコン膜から選ばれた一又は複数の膜により形成することができる。ゲート電極401は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、その構造は、単層構造としても良いし、積層構造としても良い。ゲート絶縁層402は、プラズマCVD法やスパッタリング法などを用いて、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜、酸化ハフニウム膜などから選ばれた一又は複数の膜により形成することができる。例えば、第1のゲート絶縁層としてプラズマCVD法により膜厚50nm以上200nm以下の窒化シリコン膜SiNyy>0を形成し、第1のゲート絶縁層上に第2のゲート絶縁層としてスパッタリング法により膜厚5nm以上300nm以下の酸化シリコン膜SiOxx>0を形成して、合計膜厚55nm以上500nm以下のゲート絶縁層とすることができる。本実施の形態では、膜厚200nmのゲート絶縁層を用いるものとする。ソース電極またはドレイン電極405a、ソース電極またはドレイン電極405bは、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。例えば、アルミニウムや銅などの金属層と、チタン、モリブデン、タングステンなどの高融点金属層との積層構造とすることができる。ヒロックやウィスカーの発生を防止する元素シリコン、ネオジム、スカンジウムなどが添加されたアルミニウム材料を用いることで耐熱性を向上させても良い。また、ソース電極またはドレイン電極405a、ソース電極またはドレイン電極405bこれらと同じ層で形成される配線を含むとなる導電膜として、導電性の金属酸化物膜を用いても良い。導電性の金属酸化物としては酸化インジウムIn2O3、酸化スズSnO2、酸化亜鉛ZnO、酸化インジウム酸化スズ合金In2O3―SnO2、ITOと略記する場合がある、酸化インジウム酸化亜鉛合金In2O3―ZnOまたはこれらの金属酸化物材料に酸化シリコンを含ませたもの、などを用いることができる。ソース電極またはドレイン電極405a、ソース電極またはドレイン電極405bに接する配線436a、配線436bについては、ソース電極またはドレイン電極405a、ソース電極またはドレイン電極405bと同様の材料を用いて形成することができる。絶縁層407、絶縁層427、絶縁層437としては、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、または酸化窒化アルミニウム膜などの無機絶縁膜を用いることができる。保護絶縁層409としては、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができる。また、保護絶縁層409上には、トランジスタ起因の表面凹凸を低減するための平坦化絶縁膜を形成してもよい。平坦化絶縁膜としては、ポリイミド、アクリル、ベンゾシクロブテン、等の有機材料を用いることができる。また、上記有機材料の他に、低誘電率材料low-k材料等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁膜を形成してもよい。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態5本実施の形態では、酸化物半導体層を含むトランジスタ、およびその作製方法の一例を、図8を用いて詳細に説明する。図8A乃至Eは、トランジスタの作製工程にかかる断面図である。なお、ここで示すトランジスタ510は、図7Aに示すトランジスタ410と同様の逆スタガ型トランジスタである。本実施の形態の半導体層に用いる酸化物半導体は、n型不純物である水素を酸化物半導体から除去し、酸化物半導体の主成分以外の不純物が極力含まれないように高純度化することによりI型真性の酸化物半導体、又はI型真性に限りなく近い酸化物半導体としたものである。なお、高純度化された酸化物半導体中ではキャリアが極めて少なく、キャリア濃度は1×1014/cm3未満、好ましくは1×1012/cm3未満、さらに好ましくは1×1011/cm3未満となる。また、このようにキャリアが少ないことで、オフ状態における電流オフ電流は十分に小さくなる。具体的には、上述の酸化物半導体層を具備するトランジスタでは、室温25°Cにおけるチャネル幅1μmあたりのオフ電流密度を、100zA/μm1×10-19A/μm以下、さらには10zA/μm1×10-20A/μm以下にすることが可能である。また、高純度化された酸化物半導体層を具備するトランジスタ510は、オン電流の温度依存性がほとんど見られず、高温状態においてもオフ電流は非常に小さいままである。以下、図8A乃至Eを用い、基板505上にトランジスタ510を作製する工程を説明する。まず、絶縁表面を有する基板505上に導電膜を形成した後、第1のフォトリソグラフィ工程によりゲート電極511を形成する。なお、当該フォトリソグラフィ工程に用いるレジストマスクは、インクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。絶縁表面を有する基板505には、上記実施の形態における基板400と同様の基板を用いることができる。本実施の形態では基板505としてガラス基板を用いる。なお、下地となる絶縁層を基板505とゲート電極511との間に設けてもよい。当該絶縁層には、基板505からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜、酸化窒化シリコン膜などから選ばれた一または複数の膜により形成することができる。また、ゲート電極511は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、その構造は、単層構造としても良いし、積層構造としても良い。次いで、ゲート電極511上にゲート絶縁層507を形成する。ゲート絶縁層507は、プラズマCVD法やスパッタリング法などを用いて形成することができる。また、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜、酸化ハフニウム膜などから選ばれた一又は複数の膜により形成することができる。なお、ゲート絶縁層507、酸化物半導体膜530に水素、水酸基及び水分がなるべく含まれないようにするために、酸化物半導体膜530の成膜の前処理として、スパッタリング装置の予備加熱室でゲート電極511が形成された基板505、またはゲート絶縁層507までが形成された基板505を予備加熱し、基板505に吸着している水素、水分などの不純物を脱離させることが好ましい。また、予備加熱室に設ける排気手段は、クライオポンプとすることが好ましい。また、当該予備加熱は、ソース電極またはドレイン電極515a及びソース電極またはドレイン電極515bまで形成した基板505に対して行っても良い。なお、この予備加熱の処理は省略することもできる。次いで、ゲート絶縁層507上に、膜厚2nm以上200nm以下、好ましくは5nm以上30nm以下の酸化物半導体膜530を形成する図8A参照。酸化物半導体膜530には、上記実施の形態に示した四元系金属酸化物、三元系金属酸化物、二元系金属酸化物、In-O系、Sn-O系、Zn-O系などを用いることができる。酸化物半導体膜530をスパッタ法で作製するためのターゲットとしては、特に、In:Ga:Zn=1:x:yxは0以上、yは0.5以上5以下の組成式で表されるものを用いるのが好適である。例えば、In:Ga:Zn=1:1:1[atom比]x=1、y=1、すなわち、In2O3:Ga2O3:ZnO=1:1:2[mol数比]の組成比を有するターゲットなどを用いることができる。また、In:Ga:Zn=1:1:0.5[atom比]x=1、y=0.5、すなわち、In2O3:Ga2O3:ZnO=1:1:1[mol数比]の組成比を有するターゲットや、In:Ga:Zn=1:1:2[atom比]x=1、y=2、すなわち、In2O3:Ga2O3:ZnO=1:1:4[mol数比]の組成比を有するターゲットや、In:Ga:Zn=1:0:1[atom比]x=0、y=1、すなわち、In2O3:Ga2O3:ZnO=1:0:2[mol数比]の組成比を有するターゲットを用いることもできる。本実施の形態では、非晶質構造の酸化物半導体層を、In-Ga-Zn-O系の金属酸化物ターゲットを用いるスパッタ法により形成することとする。金属酸化物ターゲット中の金属酸化物の相対密度は80以上、好ましくは95以上、さらに好ましくは99.9以上とする。相対密度の高い金属酸化物ターゲットを用いることにより、緻密な構造の酸化物半導体層を形成することが可能である。酸化物半導体膜530の形成雰囲気は、希ガス代表的にはアルゴン雰囲気、酸素雰囲気、または、希ガス代表的にはアルゴンと酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度1ppm以下望ましくは濃度10ppb以下にまで除去された高純度ガス雰囲気を用いるのが好適である。酸化物半導体膜530の形成の際には、例えば、減圧状態に保持された処理室内に被処理物を保持し、被処理物の温度が100°C以上550°C未満、好ましくは200°C以上400°C以下となるように被処理物を熱する。または、酸化物半導体膜530の形成の際の被処理物の温度は、室温25°C±10°Cとしてもよい。そして、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体膜530を形成する。被処理物を熱しながら酸化物半導体膜530を形成することにより、酸化物半導体層に含まれる不純物を低減することができる。また、スパッタによる損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水などを除去することができるため、酸化物半導体膜530中の不純物濃度を低減できる。酸化物半導体膜530の形成条件としては、例えば、被処理物とターゲットの間との距離が170mm、圧力が0.4Pa、直流DC電力が0.5kW、雰囲気が酸素酸素100雰囲気、またはアルゴンアルゴン100雰囲気、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流DC電源を用いると、ごみ成膜時に形成される粉状の物質などを低減でき、膜厚分布も均一となるため好ましい。酸化物半導体膜530の厚さは、1nm以上50nm以下、好ましくは1nm以上30nm以下、より好ましくは1nm以上10nm以下とする。このような厚さの酸化物半導体膜530を用いることで、微細化に伴う短チャネル効果を抑制することが可能である。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる。なお、酸化物半導体膜530をスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、形成表面例えばゲート絶縁層507の表面の付着物を除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。次いで、酸化物半導体膜530を第2のフォトリソグラフィ工程により島状の酸化物半導体層に加工する。なお、当該フォトリソグラフィ工程に用いるレジストマスクは、インクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。なお、ゲート絶縁層507にコンタクトホールを形成する場合、その工程は酸化物半導体膜530の加工と同時に行うことができる。酸化物半導体膜530のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。例えば、酸化物半導体膜530のウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸とを混合させた溶液などを用いることができる。また、ITO07N関東化学社製を用いてもよい。その後、酸化物半導体層に対して、熱処理第1の熱処理を行い、酸化物半導体層531を得る図8B参照。この第1の熱処理によって酸化物半導体層中の過剰な水素水や水酸基を含むを除去し、酸化物半導体層の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。第1の熱処理の温度は、例えば、300°C以上550°C未満、または400°C以上500°C以下とする。熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、450°C、1時間の条件で行うことができる。この間、酸化物半導体層は大気に触れさせず、水や水素の混入が生じないようにする。熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、GRTAGasRapidThermalAnneal装置、LRTALampRapidThermalAnneal装置等のRTARapidThermalAnneal装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光電磁波の輻射により、被処理物を加熱する装置である。GRTA装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。例えば、第1の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すGRTA処理を行ってもよい。GRTA処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第1の熱処理を行うことで、酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである。なお、不活性ガス雰囲気としては、窒素、または希ガスヘリウム、ネオン、アルゴン等を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、6N99.9999以上、好ましくは7N99.99999以上すなわち、不純物濃度が1ppm以下、好ましくは0.1ppm以下とする。いずれにしても、第1の熱処理によって不純物を低減し、i型真性半導体またはi型に限りなく近い酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実現することができる。ところで、上述の熱処理第1の熱処理には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や、脱水素化処理は、酸化物半導体膜530の形成後、島状の酸化物半導体層に加工する前において行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。なお、第1の加熱処理は、上記以外に、ソース電極およびドレイン電極を形成した後、ソース電極およびドレイン電極上に絶縁層を形成した後、などのタイミングにおいて行うことができる。次いで、ゲート絶縁層507、及び酸化物半導体層531上に、ソース電極またはドレイン電極これと同じ層で形成される配線を含むとなる導電膜を形成する。ソース電極またはドレイン電極に用いる導電膜としては、上記実施の形態において示した材料を用いることができる。第3のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチングを行ってソース電極またはドレイン電極515a、ソース電極またはドレイン電極515bを形成した後、レジストマスクを除去する図8C参照。第3のフォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線やKrFレーザ光やArFレーザ光を用いるとよい。なお、トランジスタのチャネル長Lは、ソース電極とドレイン電極との間隔によって決定される。このため、チャネル長Lが25nm未満のトランジスタの作製に用いるマスク形成時の露光には、数nm~数10nmと波長の短い超紫外線ExtremeUltravioletを用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長Lを、10nm以上1000nm1μm以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。また、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成されたレジストマスクは異なる厚さの領域を有し、エッチングを行うことでさらに形状を変形することができるため、異なるパターンに加工するための複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。これにより、露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。なお、導電膜のエッチングの際には、酸化物半導体層531がエッチングにより分断されることのないように、エッチング条件を最適化することが望まれる。しかしながら、導電膜のみをエッチングし、酸化物半導体層531を全くエッチングしないという条件を得ることは難しく、導電膜のエッチングの際に、酸化物半導体層531の一部がエッチングされ溝部凹部が形成されることもある。導電膜のエッチングには、ウェットエッチング、ドライエッチングのいずれを用いても良い。なお、素子の微細化という観点からはドライエッチングを用いるのが好適である。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。本実施の形態では、導電膜としてチタン膜を用い、酸化物半導体層531にはIn-Ga-Zn-O系の材料を用いているため、例えばウェットエッチングを適用する場合には、チタン膜のエッチャントとしてアンモニア過水例えば、31重量過酸化水素水:28重量アンモニア水:水=5:2:2を用いることができる。次いで、N2O、N2、またはArなどのガスを用いたプラズマ処理を行い、露出している酸化物半導体層の表面に付着した水素や水などを除去するのが望ましい。当該プラズマ処理を行う場合、大気に触れない条件で、保護絶縁膜となる絶縁層516を形成する。絶縁層516は、少なくとも1nm以上の膜厚とし、スパッタ法など、絶縁層516に水や水素等の不純物を混入させない方法を用いて形成することが望ましい。絶縁層516に水素が含まれると、その水素の酸化物半導体層への侵入や、水素による酸化物半導体層中の酸素の引き抜きなどが生じ、酸化物半導体層のバックチャネルが低抵抗化n型化して寄生チャネルが形成されるおそれがあるからである。また、絶縁層516には、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、または酸化窒化アルミニウム膜などを用いるのが望ましい。本実施の形態では、絶縁層516として膜厚200nmの酸化シリコン膜を、スパッタリング法を用いて成膜する。成膜時の基板温度は、室温25°C以上300°C以下とすればよく、本実施の形態では100°Cとする。酸化シリコン膜のスパッタ法による成膜は、希ガス代表的にはアルゴン雰囲気下、酸素雰囲気下、または希ガスと酸素の混合雰囲気下において行うことができる。また、ターゲットとして酸化シリコンターゲットまたはシリコンターゲットを用いることができる。酸化物半導体膜530の成膜時と同様に、絶縁層516の成膜室内の残留水分を除去するためには、吸着型の真空ポンプクライオポンプなどを用いることが好ましい。クライオポンプを用いて排気した成膜室で成膜することにより、絶縁層516に含まれる不純物の濃度を低減できる。また、絶縁層516の成膜室内の残留水分を除去するための排気手段として、ターボポンプにコールドトラップを加えたものを用いても良い。絶縁層516の成膜に用いるスパッタガスは、水素や水などの不純物が除去された高純度ガスであることが望ましい。次いで、不活性ガス雰囲気下、または酸素雰囲気下で第2の熱処理を行う。熱処理の温度は、200°C以上450°C以下、望ましくは250°C以上350°C以下とする。例えば、窒素雰囲気下で250°C、1時間の熱処理を行えばよい。第2の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、絶縁層516から酸化物半導体層531への酸素の供給により、該酸化物半導体層531の酸素欠損を補填して、i型真性半導体またはi型に限りなく近い酸化物半導体層を形成することもできる。なお、本実施の形態では、絶縁層516の形成後に第2の熱処理を行っているが、第2の熱処理のタイミングはこれに限定されない。例えば、第1の熱処理に続けて第2の熱処理を行っても良いし、第1の熱処理に第2の熱処理を兼ねさせても良い。上述のように、第1の熱処理および第2の熱処理によって、酸化物半導体層531を、その主成分以外の不純物が極力含まれないように高純度化し、I型真性化することができる。以上の工程でトランジスタ510が形成される図8D参照。なお、絶縁層516上には、さらに保護絶縁層506を形成するのが望ましい図8E参照。保護絶縁層506は、水素や水などが外部からの侵入を防止する。保護絶縁層506としては、例えば、窒化シリコン膜、窒化アルミニウム膜などを用いることができる。成膜方法は特に限定されないが、RFスパッタ法は量産性がよいため、保護絶縁層506の成膜方法として適している。また、保護絶縁層506として、ポリイミド、アクリル、ベンゾシクロブテン、等の有機材料を用いることができる。これらの有機材料を用いることにより、さらなる絶縁性の向上を図ることができる。また、保護絶縁層506は、上記の材料を積層した構造としても良く、例えば、窒化シリコン膜上にポリイミド膜を積層した構造とすることができる。このような構造にすることで、保護絶縁層506は、水素や水などの侵入を防ぎ、且つ絶縁性を向上させることができる。なお、保護絶縁層506の形成後には、さらに、大気中、100°C以上200°C以下、1時間以上30時間以下の条件で、熱処理を行ってもよい。このように、本実施の形態を用いて作製した、高純度化された酸化物半導体層を含むトランジスタを用いることにより、トランジスタのリーク電流を十分に低減することが可能である。よって、これを昇圧回路に用いることにより、電位の保持時間を長くし、昇圧回路の昇圧効率の向上を図ることができる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態6本実施の形態では、上記実施の形態で述べた昇圧回路およびRFIDタグに適用できる半導体装置の構成およびその作製方法について、図9乃至図13を参照して説明する。半導体装置の断面構成および平面構成図9は、半導体装置の構成の一例であり、半導体装置の断面を示す。図9に示される半導体装置は、下部に第1の半導体材料を用いたトランジスタ660を有し、上部に第2の半導体材料を用いたトランジスタ662を有するものである。ここで、第1の半導体材料と第2の半導体材料とは異なる材料とすることが望ましい。例えば、第1の半導体材料を酸化物半導体以外の半導体材料とし、第2の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いるのが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、オフ電流を十分に低減することを可能とする。例えば、上記実施の形態3に示すような、RFIDタグの作製において、酸化物半導体以外の半導体材料を用いた、下部のトランジスタ660で、高速な動作が要求される論理回路や駆動回路を形成することができる。また、酸化物半導体を用いた、上部のトランジスタ662で、十分な電荷保持期間が要求される記憶回路や、リーク電流によるロスがない方が望ましい整流回路、復調回路および変調回路や、上記実施の形態で説明した、昇圧効率を向上させた昇圧回路などを形成することができる。そして、それらを一体に備える構成とすることで、それぞれの特性の利点を活かしたRFIDタグを実現することができる。また、実施の形態2で示したアナログスイッチ215や、論理回路などで用いられるCMOS回路は、N型のトランジスタとP型のトランジスタを組み合わせた構成となる。ここで、図9に示す半導体装置を用いて、酸化物半導体以外の半導体材料を用いたトランジスタ660でP型のトランジスタを形成し、酸化物半導体材料を用いたトランジスタ662でN型のトランジスタを形成することにより、アナログスイッチやCMOS回路などを、容易にRFIDタグに設けることができる。図9におけるトランジスタ660は、半導体材料例えば、シリコンなどを含む基板600に設けられたチャネル形成領域616と、チャネル形成領域616を挟むように設けられた不純物領域620と、不純物領域620に接する金属化合物領域624と、チャネル形成領域616上に設けられたゲート絶縁層608と、ゲート絶縁層608上に設けられたゲート電極610と、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極の記載には、ソース領域が含まれ、ドレイン電極の記載には、ドレイン領域が含まれうる。また、基板600上にはトランジスタ660を囲むように素子分離絶縁層606が設けられており、トランジスタ660上に絶縁層628および絶縁層630が設けられている。また、図示してはいないが、トランジスタ660の金属化合物領域624の一部は、ソース電極やドレイン電極として機能する電極を介して配線に接続されている。なお、高集積化を実現するためには、図9に示すようにトランジスタ660がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ660の特性を重視する場合には、ゲート電極610の側面にサイドウォール絶縁層を設け、そのサイドウォール絶縁層と重畳する領域に形成された不純物濃度が異なる領域を含めて不純物領域620を設けても良い。図9におけるトランジスタ662は、絶縁層630上に設けられたソース電極またはドレイン電極642a、およびソース電極またはドレイン電極642bと、ソース電極またはドレイン電極642a、およびソース電極またはドレイン電極642bと電気的に接続されている酸化物半導体層644と、ソース電極またはドレイン電極642a、ソース電極またはドレイン電極642b、酸化物半導体層644を覆うゲート絶縁層646と、ゲート絶縁層646上に酸化物半導体層644と重畳するように設けられたゲート電極648aと、を有する。ここで、酸化物半導体層644は、先の実施の形態で示した酸化物半導体層403と同様の酸化物半導体を用いるのが好ましく、水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。酸化物半導体層644を用いたトランジスタ662は、リーク電流を十分に低減することが可能である。よって、これを昇圧回路に用いることにより、昇圧回路の昇圧効率の向上を図ることができる。なお、図9においては、上部のトランジスタとしてトップゲート構造のトランジスタ662を示したが、トランジスタの構造は特に限定されない。例えば、トップゲート構造またはボトムゲート構造の、スタガ型またはプレーナ型など、適当な構造を採用することができる。また、トランジスタはチャネル形成領域を一つ有するシングルゲート構造でも、二つ有するダブルゲート構造であっても、三つ有するトリプルゲート構造であっても良い。また、チャネル領域の上下にゲート絶縁層を介して配置された2つのゲート電極層を有する、デュアルゲート型でもよい。例えば、トランジスタ662の代わりに、図7に示す、トランジスタ410、トランジスタ420、トランジスタ430、トランジスタ440などを用いることもできる。ここで、酸化物半導体層644は、平坦性の良好な表面を有する絶縁層上に設けられるのが好ましく、酸化物半導体層644の平坦性および均一性を良好なものとすることができる。さらに、平坦性および均一性が良好な酸化物半導体層644を用いることにより、トランジスタ662のトランジスタ特性を向上させることができる。トランジスタ662の上には、絶縁層650が設けられており、絶縁層650上には絶縁層652が設けられている。そして、絶縁層652上にはトランジスタ660またはトランジスタ662と接続する配線656が形成される。半導体装置の作製方法次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のトランジスタ660の作製方法について図10および図11を参照して説明し、その後、上部のトランジスタ662の作製方法について図12および図13を参照して説明する。下部のトランジスタの作製方法まず、半導体材料を含む基板600を用意する図10A参照。半導体材料を含む基板600としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用することができる。ここでは、半導体材料を含む基板600として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般にSOI基板は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含むものとする。つまり、SOI基板が有する半導体層は、シリコン半導体層に限定されない。また、SOI基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。基板600上には、素子分離絶縁層を形成するためのマスクとなる保護層602を形成する図10A参照。保護層602としては、例えば、酸化シリコンや窒化シリコン、酸窒化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後において、トランジスタのしきい値電位を制御するために、n型の導電性を付与する不純物元素やp型の導電性を付与する不純物元素を基板600に添加してもよい。半導体がシリコンの場合、n型の導電性を付与する不純物としては、例えば、リンや砒素などを用いることができる。また、p型の導電性を付与する不純物としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。次に、上記の保護層602をマスクとしてエッチングを行い、保護層602に覆われていない領域露出している領域の、基板600の一部を除去する。これにより他の半導体領域と分離された半導体領域604が形成される図10B参照。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。次に、半導体領域604を覆うように絶縁層を形成し、半導体領域604に重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層606を形成する図10C参照。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成される。絶縁層の除去方法としては、CMP化学的機械的研磨などの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。なお、半導体領域604の形成後、または、素子分離絶縁層606の形成後には、上記保護層602を除去する。なお、素子分離絶縁層606の形成方法として、絶縁層を選択的に除去する方法の他、酸素を打ち込むことにより絶縁性の領域を形成する方法などを用いることもできる。次に、半導体領域604の表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。絶縁層は後のゲート絶縁層となるものであり、例えば、半導体領域604表面の熱処理熱酸化処理や熱窒化処理などによって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、He、Ar、Kr、Xeなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などのうちいずれかの混合ガスを用いて行うことができる。もちろん、CVD法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムアルミネートHfAlxOyx>0、y>0等を含む単層構造または積層構造とすることが望ましい。また、絶縁層の厚さは、例えば、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、CVD法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層608、ゲート電極610を形成する図10C参照。次に、半導体領域604にリンPやヒ素Asなどを添加して、チャネル形成領域616および不純物領域620を形成する図10D参照。なお、ここではn型トランジスタを形成するためにリンやヒ素を添加しているが、p型トランジスタを形成する場合には、硼素BやアルミニウムAlなどの不純物元素を添加すればよい。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。なお、ゲート電極610の周囲にサイドウォール絶縁層を形成して、不純物元素が異なる濃度で添加された不純物領域を形成しても良い。次に、ゲート電極610、不純物領域620等を覆うように金属層622を形成する図11A参照。当該金属層622は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層622は、半導体領域604を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。次に、熱処理を施して、上記金属層622と半導体材料とを反応させる。これにより、不純物領域620に接する金属化合物領域624が形成される図11A参照。なお、ゲート電極610として多結晶シリコンなどを用いる場合には、ゲート電極610の金属層622と接触する部分にも、金属化合物領域が形成されることになる。上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物領域624を形成した後には、金属層622は除去する。次に、上述の工程により形成された各構成を覆うように、絶縁層628、絶縁層630を形成する図11B参照。絶縁層628や絶縁層630は、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、窒化酸化シリコン、窒化シリコン等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層628や絶縁層630に誘電率の低いlow-k材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層628や絶縁層630には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。なお、ここでは、絶縁層628と絶縁層630の積層構造としているが、開示する発明の一態様はこれに限定されない。1層としても良いし、3層以上の積層構造としても良い。なお、本明細書中において、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものを指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものを指す。以上により、半導体材料を含む基板600を用いたトランジスタ660が形成される図11B参照。その後、トランジスタ662の形成前の処理として、絶縁層628や絶縁層630に化学的機械的研磨ChemicalMechanicalPolishing:CMP処理を施して、絶縁層628および絶縁層630の表面を平坦化するのが好ましい。図11C参照。また、絶縁層628および絶縁層630を平坦化させる処理としては、CMP処理の他にエッチング処理などを適用することも可能である。酸化物半導体層644の平坦性および均一性を向上させ、トランジスタ662の特性を向上させるために、絶縁層628や絶縁層630の表面が良好な平坦性を有するように、平坦化しておくことが望ましい。なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。上部のトランジスタの作製方法次に、ゲート電極610、絶縁層628、絶縁層630などの上に導電層を形成し、該導電層を選択的にエッチングして、ソース電極またはドレイン電極642a、ソース電極またはドレイン電極642bを形成する図12A参照。導電層は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて形成することができる。また、導電層の材料としては、先の実施の形態で示した、ソース電極またはドレイン電極405a、ソース電極またはドレイン電極405bの材料と同様の材料を用いることができる。よって詳細については、先の実施の形態の記載を参酌することができる。導電層のエッチングは、形成されるソース電極またはドレイン電極642a、およびソース電極またはドレイン電極642bの端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、30°以上60°以下であることが好ましい。ソース電極またはドレイン電極642a、ソース電極またはドレイン電極642bの端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層646の被覆性を向上し、段切れを防止することができる。上部のトランジスタのチャネル長Lは、ソース電極またはドレイン電極642a、およびソース電極またはドレイン電極642bの下端部の間隔によって決定される。なお、チャネル長Lが25nm未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数nm~数10nmと波長の短い超紫外線ExtremeUltravioletを用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長Lを、10nm以上1000nm1μm以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。なお、絶縁層628や絶縁層630の上には、下地として機能する絶縁層を設けても良い。当該絶縁層は、PVD法やCVD法などを用いて形成することができる。次に、ソース電極またはドレイン電極642a、およびソース電極またはドレイン電極642bを覆うように酸化物半導体層を形成した後、当該酸化物半導体層を選択的にエッチングして酸化物半導体層644を形成する図12B参照。酸化物半導体層644は、先の実施の形態で示した酸化物半導体層531と同様の材料、同様の方法で形成することができる。よって、詳細については、先の実施の形態の記載を参酌することができる。なお、酸化物半導体層をスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、形成表面例えば絶縁層630の表面の付着物を除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところを、逆に、基板の処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。その後、酸化物半導体層に対して、熱処理第1の熱処理を行うことが望ましい。この第1の熱処理によって酸化物半導体層中の、過剰な水素水や水酸基を含むを除去し、酸化物半導体層の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。よって、第1の熱処理により、i型真性半導体またはi型に限りなく近い酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実現することができる。なお、第1の熱処理は、実施の形態5で示した方法と同様の方法で行うことができるので、詳細については実施の形態5の形態の記載を参酌することができる。ところで、上述の熱処理第1の熱処理には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や、脱水素化処理は、酸化物半導体層の形成後やゲート絶縁層の形成後、ゲート電極の形成後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。酸化物半導体層のエッチングは、上記熱処理の前、または上記熱処理の後のいずれにおいて行っても良い。また、素子の微細化という観点からはドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。なお、素子におけるリークなどが問題とならない場合には、酸化物半導体層を島状に加工しないで用いても良い。次に、酸化物半導体層644に接するゲート絶縁層646を形成し、その後、ゲート絶縁層646上において酸化物半導体層644と重畳する領域にゲート電極648aを形成する図12C参照。ゲート絶縁層646は、CVD法やスパッタ法等を用いて形成することができる。また、ゲート絶縁層646は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムアルミネートHfAlxOyx>0、y>0、などを含むように形成するのが好適である。ゲート絶縁層646は、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。ゲート絶縁層646の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第2の熱処理を行うのが望ましい。熱処理の温度は、200°C以上450°C以下、望ましくは250°C以上350°C以下である。例えば、窒素雰囲気下で250°C、1時間の熱処理を行えばよい。第2の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層646が酸素を含む場合、酸化物半導体層644に酸素を供給し、該酸化物半導体層644の酸素欠損を補填して、i型真性半導体またはi型に限りなく近い酸化物半導体層を形成することもできる。なお、本実施の形態では、ゲート絶縁層646の形成後に第2の熱処理を行っているが、第2の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第2の熱処理を行っても良い。また、第1の熱処理に続けて第2の熱処理を行っても良いし、第1の熱処理に第2の熱処理を兼ねさせても良いし、第2の熱処理に第1の熱処理を兼ねさせても良い。上述のように、第1の熱処理と第2の熱処理の少なくとも一方を適用することで、酸化物半導体層644を、その主成分以外の不純物が極力含まれないように高純度化することができる。ゲート電極648aは、ゲート絶縁層646上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電極648aとなる導電層は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて形成することができる。詳細は、ソース電極またはドレイン電極642aなどの場合と同様であり、これらの記載を参酌できる。次に、ゲート絶縁層646、ゲート電極648a上に、絶縁層650および絶縁層652を形成する図13A参照。絶縁層650および絶縁層652は、PVD法やCVD法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁層650や絶縁層652には、誘電率の低い材料や、誘電率の低い構造多孔性の構造などを用いることが望ましい。絶縁層650や絶縁層652の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。なお、本実施の形態では、絶縁層650と絶縁層652の積層構造としているが、開示する発明の一態様はこれに限定されない。1層としても良いし、3層以上の積層構造としても良い。また、絶縁層を設けない構成とすることも可能である。なお、上記絶縁層652は、その表面が平坦になるように形成することが望ましい。表面が平坦になるように絶縁層652を形成することで、半導体装置を微細化した場合などにおいても、絶縁層652上に、電極や配線などを好適に形成することができるためである。なお、絶縁層652の平坦化は、CMPなどの方法を用いて行うことができる。それから、トランジスタ660またはトランジスタ662と配線656とを電気的に接続するための電極図示しないを形成した後、絶縁層652上に配線656を形成する図13B参照。もちろん、これらの要素が全て電気的に接続される必要はない。他の要素から独立した要素を有していても良い。配線656は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は、ソース電極またはドレイン電極642aなどと同様である。以上により、高純度化された酸化物半導体層644を用いたトランジスタ662が完成する図13B参照。このように高純度化され、真性化された酸化物半導体層644を用いることで、トランジスタ662のオフ電流を十分に低減することができる。以上により、下部に酸化物半導体以外の半導体材料を用いたトランジスタを有し、上部に酸化物半導体を用いたトランジスタを有する半導体装置を提供することができる。このように、酸化物半導体以外の半導体材料を用いたトランジスタと、酸化物半導体を用いたトランジスタとを一体に備える構成とすることで、それぞれの特性の利点を活かしたRFIDタグを実現することができる。特に、本実施の形態を用いて作製した、高純度化された酸化物半導体層を含むトランジスタを用いることにより、トランジスタのリーク電流を十分に低減することが可能である。よって、これを昇圧回路に用いることにより、電位の保持時間を長くし、昇圧回路の昇圧効率の向上を図ることができる。また、平坦性の良好な表面上に酸化物半導体層を形成することにより、トランジスタ特性を向上させたトランジスタを、酸化物半導体以外の半導体材料を用いたトランジスタに積層した半導体装置を提供することができる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。