"高電位電源線と低電位電源線との間に設けられ、各々が電源遮断スイッチと直列に接続された複数段の被電源遮断回路を含む集積回路装置であって、奇数段の前記被電源遮断回路と直列に接続された前記電源遮断スイッチは、第1導電型の第1MOSトランジスタであり、偶数段の前記被電源遮断回路と直列に接続された前記電源遮断スイッチは、前記第1導電型とは異なる第2導電型の第2MOSトランジスタであり、前記偶数段の前記第2MOSトランジスタのゲートが、当該偶数段の前段の奇数段における前記第1MOSトランジスタと前記被電源遮断回路の第1電源端子との接続ノードに接続されることを特徴とする集積回路装置。初段を除く前記奇数段の前記第1MOSトランジスタのゲートが、当該奇数段の前段の偶数段における前記第2MOSトランジスタと前記被電源遮断回路の第1電源端子との接続ノードに接続されることを特徴とする請求項1に記載の集積回路装置。各々の前記被電源遮断回路は、第2電源端子を含み、前記集積回路装置は、各々の前記被電源遮断回路における前記第1および第2電源端子間に設けられた安定化容量を有する、ことを特徴とする請求項1または2に記載の集積回路装置。前記第1MOSトランジスタは、pチャネル型MOSトランジスタであり、前記第2MOSトランジスタは、nチャネル型MOSトランジスタであり、前記第1MOSトランジスタのソースは、前記高電位電源線に接続され、該第1MOSトランジスタのドレインは、対応する前記被電源遮断回路の第1電源端子に接続され、当該被電源遮断回路の第2電源端子は、前記低電位電源線に接続されることを特徴とする請求項1乃至請求項3のいずれか1項に記載の集積回路装置。前記第1MOSトランジスタは、nチャネル型MOSトランジスタであり、前記第2MOSトランジスタは、pチャネル型MOSトランジスタであり、前記第1MOSトランジスタのソースは、前記低電位電源線に接続され、該第1MOSトランジスタのドレインは、対応する前記被電源遮断回路の第1電源端子に接続され、当該被電源遮断回路の第2電源端子は、前記高電位電源線に接続されることを特徴とする請求項1乃至請求項3のいずれか1項に記載の集積回路装置。上述したように、近年、集積回路装置LSIに対する低消費電力化の要求に伴って、内部に電源遮断機能電源遮断スイッチを搭載するLSIが採用されるケースが増加している。すなわち、これは、LSIの回路ブロック毎の使用の有無に応じて、使用していない回路は積極的に電源を遮断することによって、さらなる低消費電力化を達成せんとする技術である。特に、待機時の電力削減の要求が厳しい通信用の携帯機器においては、必須の技術となってきている。ところで、LSIに電源遮断スイッチを搭載すると、総回路面積が増大するといった課題が挙げられる。これは、必要な電源遮断スイッチのゲート容量は、被電源遮断回路の動作時の消費電流を供給している状態において、その被電源遮断回路が動作するに当たっての要求動作速度を満足できる値で決まるからである。すなわち、電源遮断スイッチのゲート容量は、例えば、回路の内部容量に対して10分の1程度の大きさになるため、大規模な回路に対してその回路規模に適した電源遮断スイッチを搭載すると、そのサイズが無視できない大きさとなってしまう。一実施形態によれば、高電位電源線と低電位電源線との間に設けられ、各々が電源遮断スイッチと直列に接続された複数段の被電源遮断回路を含む集積回路装置が提供される。奇数段の前記被電源遮断回路と直列に接続された前記電源遮断スイッチは、第1導電型の第1MOSトランジスタである。また、偶数段の前記被電源遮断回路と直列に接続された前記電源遮断スイッチは、前記第1導電型とは異なる第2導電型の第2MOSトランジスタである。前記偶数段の前記第2MOSトランジスタのゲートが、当該偶数段の前段の奇数段における前記第1MOSトランジスタと前記被電源遮断回路の第1電源端子との接続ノードに接続される。開示の集積回路装置は、被電源遮断回路の十分な安定化容量を確保しつつ、総回路面積を低減することができるという効果を奏する。まず、集積回路装置の実施例を詳述する前に、図1および図2を参照して、電源遮断機能パワーゲーティングを搭載した集積回路装置の一例を説明する。図1は、電源遮断機能を搭載した集積回路装置の一例の全体構成を示すブロック図である。ここで、図1aは、全ての回路ブロックが動作しているフル稼働状態を示し、また、図1bは、電源遮断機能が働いて一部の回路ブロックのみが動作している状態を示す。さらに、図1cは、電源遮断機能を搭載した集積回路装置と、搭載しない集積回路装置における消費電流リーク電流の変化を比較して示す。なお、図1aおよび図1bにおいて、参照符号100は集積回路装置LSI、101~106は回路ブロックA~F、そして、107は電源管理部PMU:PowerManagementUnit:スイッチ制御回路を示す。図1aのように、電源遮断機能を停止して全ての回路ブロックがオンするフル稼働状態から、図1bのように、例えば、LSI100の使用状況により、必要に応じて各機能ブロック回路ブロックの電源を遮断するパワーゲーティング状態に制御する。具体的に、図1bは、回路ブロック104回路Dのみがオンしている状態を示す。なお、PMU107は、電源遮断機能の動作状態に関わらず、常にオンして各回路ブロック101~106の電源管理を行う。図1cの参照符号LC1のように、電源遮断機能を搭載しないLSIでは、例えば、全ての回路ブロックがオンするフル稼働状態から、全ての回路ブロックが動作を停止する期間に変化しても、所定のリーク電流I1が流れる。これに対して、図1cの参照符号LC2のように、電源遮断機能を搭載したLSIでは、例えば、全ての回路ブロックが動作を停止する期間パワーゲーティング期間において、リーク電流I1をI2に低減することができる。すなわち、パワーゲーティング技術は、例えば、LSI上の休止状態の各回路ブロックのリーク電力を遮断し、LSI全体としての消費電力の削減を可能とするものである。具体的に、例えば、電源遮断機能を搭載しないLSIにおける100mAのリーク電流は、電源遮断機能を搭載したLSIでは約1万分の1の10μA程度に低減することが可能になる。そのため、例えば、待ち受け時間等の仕様が厳しい携帯機器において、パワーゲーティング技術は、必須なものとなりつつある。図2は、電源遮断機能を搭載した集積回路装置の一例を説明するための図であり、図2aは、電源遮断機能を搭載した集積回路装置の一例を示す回路図であり、また、図2bは、図2aにおけるトランジスタPSWのサイズを説明するための図である。図2aにおいて、参照符号CCは被電源遮断回路、PSWは電源遮断スイッチ、DFは電源遮断スイッチPSWを駆動するためのバッファスイッチ制御回路、そして、Cpは安定化容量を示す。図2aに示されるように、電源遮断機能を搭載した集積回路装置LSIは、例えば、バッファDF、電源遮断スイッチPSW、被電源遮断回路CC、および、安定化容量Cpを有する。ここで、図2aにおいて、電源遮断スイッチPSWは、pチャネル型MOSトランジスタpMOSトランジスタとして描かれているが、nチャネル型MOSトランジスタnMOSトランジスタであってもよい。図2aに示されるように、電源遮断スイッチPSWおよび被電源遮断回路CCは、高電位電源線VDDと低電位電源線VSSとの間に、直列に接続されている。すなわち、電源遮断スイッチPSWはpMOSトランジスタとされ、そのソースは高電位電源線VDDに接続され、そのドレインは被電源遮断回路CCの高電位電源端子に接続され、そのゲートにはバッファDFの出力信号が供給されている。また、被電源遮断回路CCの低電位電源端子は低電位電源線VSSに接続され、被電源遮断回路CCの高電位電源端子および低電位電源端子間には、安定化容量Cpが接続されている。ここで、安定化容量Cpは、被電源遮断回路CCが動作する際に発生する電源ノイズ量を許容範囲に収めることで動作を安定化するためのものである。バッファDFは、スイッチ制御回路からのスイッチ制御信号Vinを受け取って増幅し、電源遮断スイッチpMOSトランジスタPSWを駆動してオン/オフ制御する。なお、スイッチ制御回路は、例えば、図1におけるPMU107に相当する。ここで、電源遮断スイッチPSWと被電源遮断回路CCの高電位電源端子の接続ノードの電圧、すなわち、pMOSトランジスタPSWのドレイン電圧VDDVが被電源遮断回路CCの供給電圧になる。ところで、電源遮断スイッチPSWに必要とされる容量ゲート容量は、例えば、被電源遮断回路CCの動作時である消費電流を供給している状態において、その被電源遮断回路CCが動作するにあたって要求される動作速度を満足できる値により決まる。従って、被電源遮断回路CCの回路規模が大きくなって消費電流消費電力が大きくなると、それに伴って、電源遮断スイッチPSWのサイズ例えば、pMOSトランジスタのサイズ、すなわち、ゲート容量も大きくしなければならない。例えば、電源遮断スイッチPSWのゲート容量は、被電源遮断回路CCの内部容量回路規模に対して、10分の1程度の大きさにしなければならない。具体的に、図2bに示されるように、供給電圧VDDVが高電位電源線VDDの電圧高電位電源電圧のときに必要とされる電源遮断スイッチPSWのサイズゲート幅W0は、例えば、50000μm程度になる。そのため、大規模な被電源遮断回路CCに対して電源遮断スイッチPSWを搭載するには、その電源遮断スイッチPSWのサイズが無視できない大きさとなり、LSIの総回路面積の増大を招き、チップコストが高くなってしまう。以下、添付図面を参照して、集積回路装置の実施例を詳述する。図3は、第1実施例の集積回路装置LSIの要部を示す回路図である。図3において、参照符号CC1,CC2は被電源遮断回路、PSW1,PSW2は電源遮断スイッチ、DFは電源遮断スイッチPSW1を駆動するためのバッファスイッチ制御回路、そして、Cp1,Cp2は安定化容量を示す。図3に示されるように、本第1実施例の電源遮断機能を搭載したLSIは、バッファDF,電源遮断スイッチPSW1,PSW2、被電源遮断回路CC1,CC2、および、安定化容量Cp1,Cp2を有する。ここで、図3において、電源遮断スイッチPSW1はpMOSトランジスタで、電源遮断スイッチPSW2はnMOSトランジスタとして描かれているが、後述するように、それぞれ逆の導電型のトランジスタとしてもよい。図3に示す第1実施例のLSIは、被電源遮断回路を2つに分割して第1初段の被電源遮断回路CC1および第22段目の被電源遮断回路CC2とし、それぞれ対応する第1および第2電源遮断スイッチPSW1およびPSW2でオン/オフ制御している。図3に示されるように、第1電源遮断スイッチPSW1および第1被電源遮断回路CC1、並びに、第2被電源遮断回路CC2および第2電源遮断スイッチPSW2は、高電位電源線VDDと低電位電源線VSSとの間に、直列に接続されている。ここで、第1電源遮断スイッチPSW1と第2電源遮断スイッチPSW2は、異なる導電型のMOSトランジスタとされている。すなわち、第1電源遮断スイッチPSW1はpMOSトランジスタとされ、そのソースは高電位電源線VDDに接続され、そのドレインは第1被電源遮断回路CC1の高電位電源端子に接続され、そのゲートにはバッファDFの出力信号が供給されている。なお、第1被電源遮断回路CC1の低電位電源端子は、低電位電源線VSSに接続されている。また、第2電源遮断スイッチPSW2はnMOSトランジスタとされ、そのソースは低電位電源線VSSに接続され、そのドレインは第2被電源遮断回路CC2の低電位電源端子に接続され、そのゲートはノードN1に接続されている。なお、第2被電源遮断回路CC2の高電位電源端子は、高電位電源線VDDに接続されている。ここで、ノードN1は、第1電源遮断スイッチPSW1と第1被電源遮断回路CC1の接続ノード、すなわち、pMOSトランジスタPSW1のドレインと第1被電源遮断回路CC1の高電位電源端子の接続ノードである。そして、ノードN1の電圧、すなわち、pMOSトランジスタPSW1のドレイン電圧VDDV1が第1被電源遮断回路CC1の供給電圧になる。同様に、ノードN2は、第2電源遮断スイッチPSW2と第2被電源遮断回路CC2の接続ノード、すなわち、nMOSトランジスタPSW2のドレインと第2被電源遮断回路CC1の低電位電源端子の接続ノードである。そして、ノードN2の電圧、すなわち、nMOSトランジスタPSW2のドレイン電圧VSSV2が第2被電源遮断回路CC2の供給電圧になる。さらに、第1被電源遮断回路CC1の高電位電源端子および低電位電源端子間には、安定化容量Cp1が接続され、また、第2被電源遮断回路CC2の高電位電源端子および低電位電源端子間には、安定化容量Cp2が接続されている。バッファDFは、スイッチ制御回路からのスイッチ制御信号Vinを受け取って増幅し、第1電源遮断スイッチpMOSトランジスタPSW1を駆動してオン/オフ制御する。なお、スイッチ制御回路は、例えば、図1におけるPMU107に相当する。ところで、上述した本第1実施例において、安定化容量Cp1およびCp2は、それぞれ第1および第2被電源遮断回路CC1およびCC2が動作する際に発生する電源ノイズ量を許容範囲に収めるのに必要な容量に設定する必要がある。ここで、第2電源遮断スイッチnMOSトランジスタPSW2のゲートおよびソースは、第1被電源遮断回路CC1の電源端子間に設けられた安定化容量Cp1と並列に接続されることになる。すなわち、第2電源遮断スイッチPSW2のゲート容量は、第1被電源遮断回路CC1の安定化容量Cp1に加算されることになる。なお、初段の第1電源遮断スイッチPSW1のゲート容量は、例えば、他の被電源遮断回路の安定化容量として利用することはできない。従って、第1被電源遮断回路CC1の安定化容量Cp1は、次の式により決めることができる。Cp1=[第1被電源遮断回路CC1に本来必要とされる安定化容量]-[第2電源遮断スイッチPSW2のゲート容量]なお、電源遮断スイッチに必要とされるゲート容量は、被電源遮断回路の回路規模内部容量に従って決まるため、例えば、第2被電源遮断回路CC2の回路規模を第1被電源遮断回路CC1の回路規模よりも大きくなるように回路分割を行うのが好ましい。これは、前述したように、第1電源遮断スイッチPSW1のゲート容量は、他に利用することができないが、第2電源遮断スイッチPSW2のゲート容量は、第1被電源遮断回路CC1の安定化容量Cp1として利用することができるからである。すなわち、大きな回路規模として分割された第2被電源遮断回路CC2の第2電源遮断スイッチPSW2は、大きなゲート容量を持つことになり、その第2電源遮断スイッチPSW2大きなゲート容量を、第1被電源遮断回路CC1の安定化容量Cp1に利用する。このように、第2電源遮断スイッチPSW2の大きなゲート容量を、第1被電源遮断回路CC1の安定化容量Cp1として利用することで、実際に設ける安定化容量Cp1のサイズを大幅に低減することが可能となる。図4は、図3に示す集積回路装置の動作を説明するための波形図である。図4に示されるように、まず、スイッチ制御信号Vinが高レベルHVDDの電圧レベルから低レベルLVSSの電圧レベルに変化すると、バッファDFを介して駆動されるpMOSトランジスタの第1電源遮断スイッチPSW1がオンする。これにより、ノードN1の電圧VDDV1は、第1電源遮断スイッチPSW1の所定のスイッチング時間間隔ΔT1を経て高電位電源線VDDの電圧に変化し、第1被電源遮断回路CC1に対して電源電圧が印加された状態となる。このように、ノードN1の電圧VDDV1が高電位電源線VDDの電圧に変化すると、ノードN1にゲートが接続されたnMOSトランジスタである第2電源遮断スイッチPSW2もオンする。これにより、ノードN2の電圧VSSV2は、第2電源遮断スイッチPSW2の所定のスイッチング時間間隔ΔT2を経て低電位電源線VSSの電圧に変化して、第2被電源遮断回路CC2に対して電源電圧が印加された状態となる。ここで、バッファDFは、初段の電源遮断スイッチ第1電源遮断スイッチPSW1を駆動するだけでよいので、大きな駆動能力を持たせる必要はない。また、電源遮断スイッチの極性導電型は、後述するように、第1電源遮断スイッチPSW1nチャネル型とし、第2電源遮断スイッチPSW2をpチャネル型としてもよい。なお、第1および第2電源遮断スイッチPSW1,PSW2のスイッチング時間間隔ΔT1,ΔT2は、例えば、被電源遮断回路CC1,CC2と安定化容量Cp1,Cp2の電荷充放電時間と、電源遮断スイッチPSW1,PSW2の閾値電圧により決まる。図5および図6は、第1実施例が適用される集積回路装置の例を示す回路図であり、図5に示す第1例は、被電源遮断回路が論理回路の場合を示し、また、図6に示す第2例は、被電源遮断回路がメモリSRAM:StaticRandomAccessMemoryの場合を示す。すなわち、図5に示されるように、集積回路装置の第1例において、第1被電源遮断回路CC1および第2被電源遮断回路CC2は、例えば、ANDゲート,NANDゲート,バッファおよびフリップフロップ等を有する論理回路とされている。なお、第1被電源遮断回路CC1および第2被電源遮断回路CC2を構成する論理回路は、図5のような回路に限定されず、様々な論理回路とすることができる。また、図6に示されるように、集積回路装置の第2例において、第1被電源遮断回路CC1および第2被電源遮断回路CC2は、例えば、SRAMとされている。ここで、図6では、1つのSRAMセル6つのトランジスタで構成され、それぞれワード線WL1~WLn1により選択されたセルに対して相補のデータ線ビット線D1,D1~Dnm,Dnmを介してデータの読み出し/書き込みが行われる。また、図6は、必要とされる容量nm個のSRAMセルを有するSRAMを、n個のSRAMセルを有する第1被電源遮断回路CC1と、m個のSRAMセルを有する第2被電源遮断回路CC2に分割した場合を示す。なお、図6において、第1被電源遮断回路CC1および第2被電源遮断回路CC2は、SRAMとされているが、DRAMやフラッシュメモリ等の他のメモリであってもよい。さらに、第1被電源遮断回路CC1および第2被電源遮断回路CC2は、上述した論理回路またはメモリに限定されるものではなく、論理回路およびメモリを両方とも含むもの、或いは、他の様々な回路であってもよいのはもちろんである。図7および図8は、第1実施例が適用される集積回路装置の第3例および第4例のレイアウトを示す図である。ここで、図7および図8において、メタル層1~5Metal1~Metal5は、基板側から順に設けられた金属層を示し、メタル層1,3,5の配線とメタル層2,4の配線は、直交するようになっている。すなわち、Metal1~Metal5の数値が大きくなるほど、上層の金属配線を示す。さらに、図7では、メタル層3は図示されておらず、また、図8では、メタル層5は図示されていない。図7に示す第1実施例が適用される集積回路装置の第3例のレイアウトでは、Metal4およびMetal5はチップ集積回路装置全体へ電源電圧VDD,VSSを供給のための電源幹線に使用され、また、Metal1は基本回路セルの給電線に使用されている。さらに、第1電源遮断スイッチPSW1は、例えば、VDD,VSSの電源幹線Metal4,Metal5の直下に配置され、そして、第2電源遮断スイッチPSW2は、第1被電源遮断回路CC1の安定化容量Cp1としても使用されるようになっている。図8に示す第1実施例が適用される集積回路装置の第4例のレイアウトでは、第1および第2被電源遮断回路CC1,CC2、第1および第2電源遮断スイッチPSW1,PSW2、並びに、安定化容量Cp1,Cp2が、それぞれ並列に複数設けられている。なお、図7および図8に示すレイアウトにおいて、レイアウトを確認し易くするために第2被電源遮断回路CC2が、第1被電源遮断回路CC1よりも回路規模が小さく描かれている。しかしながら、前述したように、第2被電源遮断回路CC2の回路規模を第1被電源遮断回路CC1の回路規模よりも大きくなるように回路分割を行って、第2電源遮断スイッチPSW2のゲート容量を大きくすることができる。すなわち、第2被電源遮断回路CC2の回路規模に対応した第2電源遮断スイッチPSW2の大きなゲート容量を、第1被電源遮断回路CC1の安定化容量Cp1として利用することで、Cp1の占有面積を低減することが可能になる。図9は、図8に示す集積回路装置を図2の例と比較して示す図であり、図9aは、図2の例を適用した集積回路装置を示し、また、図9bは、図8に示す集積回路装置を示す。なお、図9bにおいて、図8におけるメタル層3Metal3は、簡略化のために省略されている。図9bと図9aの比較から明らかなように、第1実施例が適用される集積回路装置では、第2電源遮断スイッチPSW2のゲート容量を、第1被電源遮断回路CC1の安定化容量Cp1として利用するようになっている。これにより、図9aにおける第1被電源遮断回路CC1’の安定化容量Cp1’の占有面積を低減し、すなわち、MOS容量の数を低減することができる。なお、図9bでは、図9aの安定化容量Cp1’のスペースに対して、第1電源遮断スイッチPSW1および安定化容量Cp1を設けるようになっている。なお、図9bは、図9aにおける電源遮断スイッチPSW1’のスペースに対して、新たな回路NANDゲートの領域ISを設けることができる様子を示す。ここで、図9aの集積回路装置では、第1被電源遮断回路CC1’および第2被電源遮断回路CC2’は、分割されずに1つの被電源遮断回路とされている。そして、バッファDF’により駆動される電源遮断スイッチは、PSW1’およびPSW2’の両方であるため、バッファDF’は、図9bの集積回路装置のバッファDFよりも大きな駆動能力が要求される。なお、図9aに示す本実施例の集積回路装置では、第2電源遮断スイッチPSW2は、第1被電源遮断回路CC1と第1電源遮断スイッチPSW1の接続ノードN1の電圧VDDV1により制御される。すなわち、バッファDFは、第1電源遮断スイッチPSW1だけを駆動すればよいため、図9aのバッファDF’よりも小さいサイズのものでよい。このように、本実施例の集積回路装置によれば、第2電源遮断スイッチPSW2のゲート容量を、第1被電源遮断回路CC1の安定化容量Cp1として利用することができるため、Cp1の占有面積を低減することが可能になる。また、バッファDFは、第1電源遮断スイッチPSW1だけを駆動すればよいため、大きな駆動能力が必要とされず、これも回路の占有面積を低減させることに繋がる。具体的に、例えば、集積回路装置の内部容量を10とし、電源遮断スイッチPSW2のゲート容量を1程度とすると、本実施例により、そのゲート容量の半分以上を安定化容量Cp1に代用した場合、総回路内部容量を5~10程度の削減が可能となる。さらに、本実施例によれば、例えば、第1電源遮断スイッチPSW1をVDD,VSSの電源幹線Metal4の直下に配置すれば、設計が自由に行えるチップ上のスペースを増加することが可能となる。図10は、第2実施例の集積回路装置の要部を示す回路図であり、被電源遮断回路CCおよび電源遮断スイッチPSWをN個に分割した場合を示すものである。なお、上述した第1実施例の集積回路装置は、被電源遮断回路CCおよび電源遮断スイッチPSWを2個に分割した場合に対応する。また、図10は、Nが偶数として描かれているが、奇数であってもよい。図10に示されるように、本第2実施例の集積回路装置は、バッファDF、第1被電源遮断回路CC1~第N被電源遮断回路CCN、第1電源遮断スイッチPSW1~第N電源遮断スイッチPSWN、並びに、安定化容量Cp1~CpNを有する。ここで、奇数段の電源遮断スイッチPSW1,PSW3,PSW5,...は、pMOSトランジスタとされ、また、偶数段の電源遮断スイッチPSW2,PSW4,PSW6,...は、nMOSトランジスタとされている。すなわち、電源遮断スイッチを構成するMOSトランジスタの導電型は、交互に変化するようになっている。各被電源遮断回路CC1~CCNおよび各電源遮断スイッチPSW1~PSWNは、それぞれ高電位電源線VDDと低電位電源線VSSとの間に直列に接続されている。すなわち、奇数段において、pMOSトランジスタPSW1,PSW3,...のソースは高電位電源線にVDDに接続され、ドレインは対応する被電源遮断回路CC1,CC3,...の高電位電源端子に接続される。なお、被電源遮断回路CC1,CC3,...の低電位電源端子は、低電位電源線にVSSに接続される。また、偶数段において、nMOSトランジスタPSW2,PSW4,...のソースは低電位電源線にVSSに接続され、ドレインは対応する被電源遮断回路CC2,CC4,...の低電位電源端子に接続される。なお、被電源遮断回路CC2,CC4,...の高電位電源端子は、高電位電源線にVDDに接続される。ここで、初段の電源遮断スイッチPSW1のゲートには、バッファDFの出力が与えられ、また、2段目以降の電源遮断スイッチPSW2,PSW3,...,PSWNのゲートには、前段の被電源遮断回路の供給電圧が与えられる。すなわち、2段目の電源遮断スイッチPSW2のゲートには、第1被電源遮断回路CC1と第1電源遮断スイッチPSW1の接続ノードN1における第1被電源遮断回路CC1の供給電圧VDDV1が印加される。また、3段目の電源遮断スイッチPSW3のゲートには、第2被電源遮断回路CC2と第1電源遮断スイッチPSW2の接続ノードN2における第2被電源遮断回路CC2の供給電圧VSSV2が印加される。同様に、例えば、偶数であるN段目の電源遮断スイッチPSWNのゲートには、第N1被電源遮断回路CCN1と第N1電源遮断スイッチPSWN1の接続ノードNN1における第N1被電源遮断回路CCN1の供給電圧VDDVN1が印加される。すなわち、被電源遮断回路ii=1,2,3,...,Nの供給電圧VDDViVSSVii=1,2,3,...,Nが、電源遮断スイッチPSWii=1,2,3,...,NのドレインとPSWi1のゲートに繋がっている。ここで、電源遮断スイッチPSWiのサイズは、対応する被電源遮断回路CCiへ供給電圧VDDViをVDD付近まで上昇、或いは、供給電圧VSSViをVSS付近まで下降させるのに必要なサイズである。なお、後述するように、奇数段の電源遮断スイッチPSW1,PSW3,PSW5,...をnMOSトランジスタとし、また、偶数段の電源遮断スイッチPSW2,PSW4,PSW6,...をpMOSトランジスタとしてもよい。本第2実施例の集積回路装置では、2段目以降の電源遮断スイッチPSW2~PSWNのゲート容量を、その前段の被電源遮断回路CC1~CCN1の安定化容量Cp1~CpN1として利用するようになっている。従って、例えば、第1初段の被電源遮断回路CC1の回路規模を2段目以降の被電源遮断回路CC2~CCNよりも小さくして、第1電源遮断スイッチPSW1のゲート容量を小さく設定すると、利用できないゲート容量を小さくすることができる。これは、2段目以降の電源遮断スイッチPSW2~PSWNのゲート容量は、その前段の被電源遮断回路CC1~CCN1の安定化容量Cp1~CpN1に利用できるが、第1電源遮断スイッチPSW1のゲート容量は、他に利用できないからである。このように、2段目以降の電源遮断スイッチPSW2~PSWNのゲート容量を、その前段の被電源遮断回路CC1~CCN1の安定化容量Cp1~CpN1に利用することで、実際に設ける安定化容量のサイズを大幅に低減することが可能となる。図11は、図10に示す集積回路装置の動作を説明するための波形図である。図11に示されるように、まず、スイッチ制御信号Vinが高レベルHVDDの電圧レベルから低レベルLVSSの電圧レベルに変化すると、バッファDFを介して駆動されるpMOSトランジスタの第1電源遮断スイッチPSW1がオンする。これにより、ノードN1の電圧VDDV1は、第1電源遮断スイッチPSW1の所定のスイッチング時間間隔ΔT1を経て高電位電源線VDDの電圧に変化し、第1被電源遮断回路CC1に対して電源電圧が印加された状態となる。このように、ノードN1の電圧VDDV1が高電位電源線VDDの電圧に変化すると、ノードN1にゲートが接続されたnMOSトランジスタである第2電源遮断スイッチPSW2もオンする。これにより、ノードN2の電圧VSSV2は、第2電源遮断スイッチPSW2の所定のスイッチング時間間隔ΔT2を経て低電位電源線VSSの電圧に変化して、第2被電源遮断回路CC2に対して電源電圧が印加された状態となる。さらに、ノードN2の電圧VSSV2が低電位電源線VSSの電圧に変化すると、ノードN2にゲートが接続されたpMOSトランジスタである第3電源遮断スイッチPSW3もオンする。これにより、ノードN3の電圧VDDV3は、第3電源遮断スイッチPSW3の所定のスイッチング時間間隔ΔT3を経て高電位電源線VDDの電圧に変化して、第3被電源遮断回路CC3に対して電源電圧が印加された状態となる。さらに、同様の処理を交互に繰り返すことで、最終段の第N被電源遮断回路CCNに対して電源電圧が段階的に印加された状態となる。すなわち、ノードNNの電圧VSSVNは、第N電源遮断スイッチPSWNの所定のスイッチング時間間隔ΔTNを経て低電位電源線VSSの電圧に変化して、第N被電源遮断回路CCNに対して電源電圧が印加された状態となる。ここで、バッファDFは、初段の電源遮断スイッチ第1電源遮断スイッチPSW1を駆動するだけでよいので、大きな駆動能力を持たせる必要はない。なお、第1~第N電源遮断スイッチPSW1~PSWNのスイッチング時間間隔ΔT1~ΔTNは、例えば、被電源遮断回路CC1~CCNと安定化容量Cp1~CpNの電荷充放電時間と、電源遮断スイッチPSW1~PSWNの閾値電圧により決まる。以上、詳述したように、第1および第2実施例によれば、例えば、近年の多機能化に伴って回路被電源遮断回路が大規模化される集積回路装置において、その被電源遮断回路を分割してサイズの小さい電源遮断スイッチで制御する。そして、2段目以降の電源遮断スイッチのゲート容量を、その前段の被電源遮断回路の安定化容量に利用することで、集積回路装置の総回路面積を低減して低コスト化を可能とする。これは、将来的に製造テクノロジの微細化が進歩すると、回路の集積度が向上してますます電源を遮断制御する回路規模も大きくなるため、上述した効果の有用性は将来的にも大きくなるものと考えられる。なお、これらは、以下に説明する第3および第4実施例でも同様である。図12は、第3実施例の集積回路装置の要部を示す回路図であり、また、図13は、図12に示す集積回路装置の動作を説明するための波形図である。ここで、図12および図13に示す第3実施例は、前述した図3および図4の第1実施例において、初段の第1電源遮断スイッチPSW1をnMOSトランジスタとしたものに対応する。この場合、第2電源遮断スイッチPSW2は、pMOSトランジスタとなる。図12および図13に示されるように、まず、スイッチ制御信号Vinが低レベルLから高レベルHに変化すると、バッファDFを介して駆動されるnMOSトランジスタの第1電源遮断スイッチPSW1がオンする。これにより、ノードN1の電圧VSSV1は、第1電源遮断スイッチPSW1の所定のスイッチング時間間隔ΔT1’を経て低電位電源線VSSの電圧に変化し、第1被電源遮断回路CC1に対して電源電圧が印加された状態となる。このように、ノードN1の電圧VSSV1が低電位電源線VSSの電圧に変化すると、ノードN1にゲートが接続されたpMOSトランジスタである第2電源遮断スイッチPSW2もオンする。これにより、ノードN2の電圧VDDV2は、第2電源遮断スイッチPSW2の所定のスイッチング時間間隔ΔT2’を経て高電位電源線VDDの電圧に変化して、第2被電源遮断回路CC2に対して電源電圧が印加された状態となる。ここで、バッファDFは、第1電源遮断スイッチPSW1を駆動するだけでよいので、大きな駆動能力を持たせる必要はない。なお、第1および第2電源遮断スイッチPSW1,PSW2のスイッチング時間間隔ΔT1’,ΔT2’は、例えば、被電源遮断回路CC1,CC2と安定化容量Cp1,Cp2の電荷充放電時間と、電源遮断スイッチPSW1,PSW2の閾値電圧により決まる。このように、本第3実施例の集積回路装置は、前述した第1実施例において、第1および第2電源遮断スイッチPSW1,PSW2の導電型、並びに、各信号レベルを反転したものに対応する。なお、第2電源遮断スイッチPSW2のゲート容量を、第1被電源遮断回路CC1の安定化容量Cp1に利用するのは、第1実施例と同様なのはいうまでもない。図14は、第4実施例の集積回路装置の要部を示す回路図であり、また、図15は、図14に示す集積回路装置の動作を説明するための波形図である。ここで、図14および図15に示す第4実施例は、前述した図10および図11の第3実施例において、初段の第1電源遮断スイッチPSW1をnMOSトランジスタとしたものに対応する。すなわち、奇数段の電源遮断スイッチPSW1,PSW3,...をnMOSトランジスタとし、偶数段の電源遮断スイッチPSW2,PSW3,...をpMOSトランジスタとしたものに対応する。図14および図15に示されるように、まず、スイッチ制御信号Vinが低レベルLから高レベルHに変化すると、バッファDFを介して駆動されるnMOSトランジスタの第1電源遮断スイッチPSW1がオンする。これにより、ノードN1の電圧VSSV1は、第1電源遮断スイッチPSW1の所定のスイッチング時間間隔ΔT1’を経て低電位電源線VSSの電圧に変化し、第1被電源遮断回路CC1に対して電源電圧が印加された状態となる。このように、ノードN1の電圧VSSV1が低電位電源線VSSの電圧に変化すると、ノードN1にゲートが接続されたpMOSトランジスタである第2電源遮断スイッチPSW2もオンする。これにより、ノードN2の電圧VDDV2は、第2電源遮断スイッチPSW2の所定のスイッチング時間間隔ΔT2’を経て高電位電源線VDDの電圧に変化して、第2被電源遮断回路CC2に対して電源電圧が印加された状態となる。さらに、ノードN2の電圧VDDV2が高電位電源線VDDの電圧に変化すると、ノードN2にゲートが接続されたnMOSトランジスタである第3電源遮断スイッチPSW3もオンする。これにより、ノードN3の電圧VSSV3は、第3電源遮断スイッチPSW3の所定のスイッチング時間間隔ΔT3’を経て低電位電源線VSSの電圧に変化して、第3被電源遮断回路CC3に対して電源電圧が印加された状態となる。さらに、同様の処理を交互に繰り返すことで、最終段の第N被電源遮断回路CCNに対して電源電圧が段階的に印加された状態となる。すなわち、ノードNNの電圧VSSVNは、第N電源遮断スイッチPSWNの所定のスイッチング時間間隔ΔTN’を経て低電位電源線VSSの電圧に変化して、第N被電源遮断回路CCNに対して電源電圧が印加された状態となる。なお、前述した第2実施例を示す図10では、Nを偶数と仮定して、pMOSトランジスタの第1電源遮断スイッチPSW1に対して、第N電源遮断スイッチPSWNをnMOSトランジスタとして描いたが、図14では、Nを奇数としている。すなわち、第4実施例を示す図14では、Nを奇数と仮定して、nMOSトランジスタの第1電源遮断スイッチPSW1に対して、第N電源遮断スイッチPSWNもnMOSトランジスタとして描いている。このように、Nは、2以上の整数であれば、偶数でも奇数でもよい。ここで、バッファDFは、第1電源遮断スイッチPSW1を駆動するだけでよいので、大きな駆動能力を持たせる必要はない。なお、第1~第N電源遮断スイッチPSW1~PSWNのスイッチング時間間隔ΔT1’~ΔTN’は、例えば、被電源遮断回路CC1~CCNと安定化容量Cp1~CpNの電荷充放電時間と、電源遮断スイッチPSW1~PSWNの閾値電圧により決まる。このように、本第4実施例の集積回路装置は、前述した第2実施例において、電源遮断スイッチPSW1,PSW2,PSW3,...の導電型、並びに、各信号レベルを反転したものに対応する。なお、2段目以降の電源遮断スイッチPSW2,PSW3,PSW4,...のゲート容量を、その前段の被電源遮断回路CC1,CC2,CC3,...の安定化容量Cp1,Cp2,Cp3,...に利用するのは、第2実施例と同様なのはいうまでもない。以下、電源遮断スイッチを構成するMOSトランジスタの導電型、並びに、各電源遮断スイッチの要件について考察する。まず、電源遮断スイッチPSW1,PSW2,PSW3,...のサイズについて考察する。初段の第1電源遮断スイッチPSW1は、前述したように、被電源遮断回路の安定化容量Cpとして利用することができない。そこで、集積回路装置の回路面積増大によるコストの増加の問題を考えると、第1電源遮断スイッチPSW1のサイズは、小さい方が好ましい。一方、2段目以降、例えば、第2電源遮断スイッチPSW2は、第1被電源遮断回路CC1の安定化容量Cp1として利用できるため、第2電源遮断スイッチのサイズが大きいのは問題ない。すなわち、2段目以降の電源遮断スイッチは、回路ドメインのVDD-VSSV間、或いは、VDDV-VSS間に接続することで安定化容量として使うことができるが、初段の第1電源遮断スイッチPSW1のゲートは、バッファDFに繋がなければならない。このように、第1電源遮断スイッチPSW1は、安定化容量Cpとしては使用することができない。これに対して、例えば、第2電源遮断スイッチPSW2のサイズを大きくしてゲート容量を増大すると、その分だけ、第1被電源遮断回路CC1の安定化容量Cp1のサイズを低減することができる。次に、電源遮断スイッチPSWの導電型について考察する。電源遮断スイッチPSW1,PSW2,PSW3,...のサイズは、例えば、被電源遮断回路CC1,CC2,CC3,...に対して電源電圧VDD,VSSを供給できるようなオン抵抗になるサイズとして決まる。ところで、オン抵抗を一定とした条件で比較すると、nMOSトランジスタよりもpMOSトランジスタの方が2~3倍サイズが大きい。そのため、第1電源遮断スイッチPSW1をnMOSトランジスタとした方が、そのサイズPSW1を小さくすることができ、そして、第2電源遮断スイッチPSW2をpMOSトランジスタとした方が、そのサイズPSW2を大きくすることができる。従って、上述した第1電源遮断スイッチPSW1は他の安定化容量Cpとして利用することができず、そのサイズは小さい方がよいという点を考慮すると、第1電源遮断スイッチPSW1は、nMOSトランジスタとした方が好ましい。すなわち、同じオン抵抗でもサイズの小さいnMOSトランジスタを、他の安定化容量Cpとして利用することができない第1電源遮断スイッチPSW1に適用する。そして、第1被電源遮断回路CC1の安定化容量Cp1として利用することができる第2電源遮断スイッチPSW2に対しては、nMOSトランジスタよりも同じオン抵抗でサイズが大きいゲート容量が大きいpMOSトランジスタを適用する。これにより、pMOSトランジスタの第2電源遮断スイッチPSW2による大きなゲート容量を、第1電源遮断スイッチPSW1の安定化容量Cp1として利用することで、トランジスタのサイズによる特性を有効に生かすことが可能になる。これにより、集積回路装置の回路面積を有効に利用することが可能になり、コスト的にも有利となる。以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。付記1高電位電源線と低電位電源線との間に設けられ、各々が電源遮断スイッチと直列に接続された複数段の被電源遮断回路を含む集積回路装置であって、奇数段の前記被電源遮断回路と直列に接続された前記電源遮断スイッチは、第1導電型の第1MOSトランジスタであり、偶数段の前記被電源遮断回路と直列に接続された前記電源遮断スイッチは、前記第1導電型とは異なる第2導電型の第2MOSトランジスタであり、前記偶数段の前記第2MOSトランジスタのゲートが、当該偶数段の前段の奇数段における前記第1MOSトランジスタと前記被電源遮断回路の第1電源端子との接続ノードに接続されることを特徴とする集積回路装置。付記2初段を除く前記奇数段の前記第1MOSトランジスタのゲートが、当該奇数段の前段の偶数段における前記第2MOSトランジスタと前記被電源遮断回路の第1電源端子との接続ノードに接続されることを特徴とする付記1に記載の集積回路装置。付記3各々の前記被電源遮断回路は、第2電源端子を含み、前記集積回路装置は、各々の前記被電源遮断回路における前記第1および第2電源端子間に設けられた安定化容量を有する、ことを特徴とする付記1または2に記載の集積回路装置。付記4前記第1MOSトランジスタは、pチャネル型MOSトランジスタであり、前記第2MOSトランジスタは、nチャネル型MOSトランジスタであり、前記第1MOSトランジスタのソースは、前記高電位電源線に接続され、該第1MOSトランジスタのドレインは、対応する前記被電源遮断回路の第1電源端子に接続され、当該被電源遮断回路の第2電源端子は、前記低電位電源線に接続されることを特徴とする付記1乃至付記3のいずれか1項に記載の集積回路装置。付記5前記第1MOSトランジスタは、nチャネル型MOSトランジスタであり、前記第2MOSトランジスタは、pチャネル型MOSトランジスタであり、前記第1MOSトランジスタのソースは、前記低電位電源線に接続され、該第1MOSトランジスタのドレインは、対応する前記被電源遮断回路の第1電源端子に接続され、当該被電源遮断回路の第2電源端子は、前記高電位電源線に接続されることを特徴とする付記1乃至付記3のいずれか1項に記載の集積回路装置。付記6前記集積回路装置は、さらに、初段の前記被電源遮断回路と直列に接続された前記電源遮断スイッチのスイッチングを制御するスイッチ制御回路を含む、ことを特徴とする付記1乃至付記5のいずれか1項に記載の集積回路装置。付記7初段を除く各段の前記被電源遮断回路と直列に接続された前記電源遮断スイッチのスイッチングは、当該各段の前記被電源遮断回路の前段における前記電源遮断スイッチのスイッチングに従って制御される、ことを特徴とする付記6に記載の集積回路装置。付記8前記スイッチ制御回路により、前記初段の前記被電源遮断回路と直列に接続された前記電源遮断スイッチがオン制御されるとき、前記初段を除く各段の前記被電源遮断回路と直列に接続された前記電源遮断スイッチもオン制御される、ことを特徴とする付記7に記載の集積回路装置。付記9前記被電源遮断回路は、少なくとも1つ以上の論理ゲートまたはメモリを含む、ことを特徴とする付記1乃至付記8のいずれか1項に記載の集積回路装置。付記10初段の前記電源遮断スイッチのトランジスタサイズは、2段目の前記電源遮断スイッチのトランジスタサイズよりも小さい、ことを特徴とする付記1乃至付記9のいずれか1項に記載の集積回路装置。"