"半導体チップ上に形成された増幅器であって、前記増幅器の入力段と入力端子間の入力ラインとグランドの間、又は、前記増幅器の出力段と出力端子間の出力ラインとグランドとの間のいずれかにおいて、整合用容量素子が設けられてなる増幅器において、前記整合用容量素子を、第1ボンディングワイヤを介してグランドに接続すると共に、前記整合用容量素子と前記第1ボンディングワイヤとの接続点を、前記整合用容量素子と前記第1ボンディングワイヤによる直列回路のQ低減のための安定性改善用抵抗器、及び、第2ボンディングワイヤを介してグランドに接続してなることを特徴とする増幅器。前記増幅器は、カスコード接続された2つの第1及び第2の電界効果トランジスタからなり、前記第1の電界効果トランジスタはソース接地アンプとして、前記第2の電界効果トランジスタはゲート接地アンプとして、それぞれ動作するよう設けられ、前記第1の電界効果トランジスタのゲートは、第1のDCカットキャパシタの一端に接続され、前記第1のDCカットキャパシタの他端は、第3ボンディングワイヤの一端に接続され、前記第3ボンディングワイヤの他端は、入力インピーダンス整合回路を介して高周波信号入力端子に接続され、前記第1のDCカットキャパシタと前記第3ボンディングワイヤの接続点には、整合用容量素子としての整合用キャパシタの一端が接続され、前記整合用キャパシタの他端は第4ボンディングワイヤを介してグランドに接続され、前記第1の電界効果トランジスタのソースは、ソースインダクタの一端に接続され、前記ソースインダクタの他端は、第5ボンディングワイヤを介してグランドに接続され、前記ソースインダクタと第5ボンディングワイヤの接続点は、前記安定性改善用抵抗器を介して前記整合用キャパシタと第4ボンディングワイヤの接続点に接続され、前記第2の電界効果トランジスタのドレインは第6ボンディングワイヤの一端に接続され、前記第6ボンディングワイヤの他端は出力インピーダンス整合回路を介して高周波信号出力端子に接続されてなることを特徴とする請求項1記載の増幅器。前記増幅器は、カスコード接続された2つの第1及び第2の電界効果トランジスタからなり、前記第1の電界効果トランジスタはソース接地アンプとして、前記第2の電界効果トランジスタはゲート接地アンプとして、それぞれ動作するよう設けられ、前記第1の電界効果トランジスタのゲートは、第1のDCカットキャパシタの一端に接続され、前記第1のDCカットキャパシタの他端は、第7ボンディングワイヤの一端に接続され、前記第7ボンディングワイヤの他端は、入力インピーダンス整合回路を介して高周波信号入力端子に接続され、前記第1の電界効果トランジスタのソースは、ソースインダクタの一端に接続され、前記ソースインダクタの他端は、第8ボンディングワイヤを介してグランドに接続され、前記第2の電界効果トランジスタのドレインは第9ボンディングワイヤの一端に接続され、前記第9ボンディングワイヤの他端は出力インピーダンス整合回路を介して高周波信号出力端子に接続され、前記第2の電界効果トランジスタのドレインと前記第9ボンディングワイヤの接続点には、整合用容量素子としての整合用キャパシタの一端が接続され、前記整合用キャパシタの他端は第10ボンディングワイヤを介してグランドに接続され、前記整合用キャパシタと第10ボンディングワイヤの接続点は、前記安定性改善用抵抗器を介して前記ソースインダクタと第8ボンディングワイヤの接続点に接続されてなることを特徴とする請求項1記載の増幅器。前記整合用キャパシタに代えて、ESD保護ダイオードを用いてなることを特徴とする請求項2、又は、請求項3いずれか記載の増幅器。しかしながら、上述の従来回路にあっては、並列キャパシタ25Aとボンディングワイヤ27Aのインダクタンス成分との直列共振により、特定の周波数において入力リターンロスが悪化し、バイアス条件や環境条件が変化することで、特定の周波数において、負性抵抗を有する不要発振を生ずる場合がある。本発明は、上記実状に鑑みてなされたもので、特定の周波数における入力リターンロスの悪化を抑圧し、安定性の高い増幅器を提供するものである。上記本発明の目的を達成するため、本発明に係る増幅器は、半導体チップ上に形成された増幅器であって、前記増幅器の入力段と入力端子間の入力ラインとグランドの間、又は、前記増幅器の出力段と出力端子間の出力ラインとグランドとの間のいずれかにおいて、整合用容量素子が設けられてなる増幅器において、前記整合用容量素子を、第1ボンディングワイヤを介してグランドに接続すると共に、前記整合用容量素子と前記第1ボンディングワイヤとの接続点を、前記整合用容量素子と前記第1ボンディングワイヤによる直列回路のQ低減のための安定性改善用抵抗器、及び、第2ボンディングワイヤを介してグランドに接続してなるものである。かかる構成において、前記増幅器は、カスコード接続された2つの第1及び第2の電界効果トランジスタからなり、前記第1の電界効果トランジスタはソース接地アンプとして、前記第2の電界効果トランジスタはゲート接地アンプとして、それぞれ動作するよう設けられ、前記第1の電界効果トランジスタのゲートは、第1のDCカットキャパシタの一端に接続され、前記第1のDCカットキャパシタの他端は、第3ボンディングワイヤの一端に接続され、前記第3ボンディングワイヤの他端は、入力インピーダンス整合回路を介して高周波信号入力端子に接続され、前記第1のDCカットキャパシタと前記第3ボンディングワイヤの接続点には、整合用容量素子としての整合用キャパシタの一端が接続され、前記整合用キャパシタの他端は第4ボンディングワイヤを介してグランドに接続され、前記第1の電界効果トランジスタのソースは、ソースインダクタの一端に接続され、前記ソースインダクタの他端は、第5ボンディングワイヤを介してグランドに接続され、前記ソースインダクタと第5ボンディングワイヤの接続点は、前記安定性改善用抵抗器を介して前記整合用キャパシタと第4ボンディングワイヤの接続点に接続され、前記第2の電界効果トランジスタのドレインは第6ボンディングワイヤの一端に接続され、前記第6ボンディングワイヤの他端は出力インピーダンス整合回路を介して高周波信号出力端子に接続されてなるものが好適である。また、前記増幅器は、カスコード接続された2つの第1及び第2の電界効果トランジスタからなり、前記第1の電界効果トランジスタはソース接地アンプとして、前記第2の電界効果トランジスタはゲート接地アンプとして、それぞれ動作するよう設けられ、前記第1の電界効果トランジスタのゲートは、第1のDCカットキャパシタの一端に接続され、前記第1のDCカットキャパシタの他端は、第7ボンディングワイヤの一端に接続され、前記第7ボンディングワイヤの他端は、入力インピーダンス整合回路を介して高周波信号入力端子に接続され、前記第1の電界効果トランジスタのソースは、ソースインダクタの一端に接続され、前記ソースインダクタの他端は、第8ボンディングワイヤを介してグランドに接続され、前記第2の電界効果トランジスタのドレインは第9ボンディングワイヤの一端に接続され、前記第9ボンディングワイヤの他端は出力インピーダンス整合回路を介して高周波信号出力端子に接続され、前記第2の電界効果トランジスタのドレインと前記第9ボンディングワイヤの接続点には、整合用容量素子としての整合用キャパシタの一端が接続され、前記整合用キャパシタの他端は第10ボンディングワイヤを介してグランドに接続され、前記整合用キャパシタと第10ボンディングワイヤの接続点は、前記安定性改善用抵抗器を介して前記ソースインダクタと第8ボンディングワイヤの接続点に接続されてなるものも好適である。本発明によれば、従来と異なり、特定の周波数における入力リターンロスの悪化を招くことなく、安定性の高い増幅器を提供することができるという効果を奏するものである。以下、本発明の実施の形態について、図1乃至図8を参照しつつ説明する。なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。最初に、本発明の実施の形態における増幅器の第1の基本回路構成例について、図1を参照しつつ説明する。この第1の基本回路例における増幅器は、高周波信号入力端子101と高周波信号出力端子103の間に増幅回路部102が設けられると共に、増幅回路部102の入力段と高周波信号入力端子101間の入力ラインとグランドとの間に、容量素子104と第1のボンディングワイヤ105が、増幅回路部102の入力段側から順に直列接続されて設けられている。さらに、第1のボンディングワイヤ105と整合用容量素子104の接続点と、グランドとの間には、抵抗106と第2のボンディングワイヤ107が、先の接続点側から順に直列接続されて設けられたものとなっている。かかる構成における回路動作については、図3及び図4に示された具体回路例において説明することとする。図2には、本発明の実施の形態における増幅器の第2の基本回路例が示されており、以下、同図を参照しつつ、この第2の基本回路例について説明する。なお、図1に示された基本回路例と同一の構成要素については、その詳細な説明を省略し、以下、異なる点を中心に説明する。この第2の基本回路例における増幅器においては、増幅回路部102の出力段と高周波信号出力端子103間の出力ラインとグランドとの間に、整合用容量素子104と第1のボンディングワイヤ105が、増幅回路部102の出力段側から順に直列接続されて設けられている。さらに、第1のボンディングワイヤ105と整合用容量素子104の接続点と、グランドとの間には、抵抗106と第2のボンディングワイヤ107が、先の接続点側から順に直列接続されて設けられたものとなっている。なお、かかる構成における回路動作については、図5及び図6に示された具体回路例において説明することとする。図3には、図1に示された第1の基本回路例の具体的な回路構成例が示されており、以下、同図を参照しつつ、この具体回路例について説明する。この増幅器は、第1、第2及び第4の電界効果トランジスタ以下、FETという8,9,23を主たる構成要素としてなる増幅回路部102と、第3のFET18を主たる構成要素としてなるバイパス経路108とを有して、例えば、半導体チップ上に形成されてなるものである。なお、本発明の実施の形態において、第1乃至第4のFET8,9,18,23は、エンハンスメント型シングルゲート電界効果トランジスタが用いられたものとなっている。まず、増幅回路部102において、第1のFET8のゲートG1は、電力供給用抵抗器4を介して第1のゲート電圧供給端子5に接続されると共に、第1のDCカットキャパシタ3、第1のボンディングワイヤ26、及び、入力インピーダンス整合回路2を介して高周波信号入力端子1に接続されるようになっている。また、第1のDCカットキャパシタ3と第1のボンディングワイヤ26の接続点とグランドとの間には、その接続点側から順に、整合用キャパシタ25及び第2のボンディングワイヤ27が直列接続されて設けられている。一方、第1のFET8のソースS1は、スパイラルソースインダクタンス10及び第3のボンディングワイヤ28を介してグランドに接続されており、スパイラルソースインダクタンス10と第3のボンディングワイヤ28の接続点は、安定性改善用抵抗器34を介して、先の整合用キャパシタ25と第2のボンディングワイヤ27の接続点と接続されている。さらに、第1のFET8のドレインD1は、第2のFET9のソースS2に接続されて、第1及び第2のFET1,2によりカスコードアンプが形成されるようになっており、第2のFET9のドレインD2は、第6のボンディングワイヤ31、出力インピーダンス整合回路11及び第2のDCカットキャパシタ14を介して高周波信号出力端子15に接続されている。そして、出力インピーダンス整合回路11と第2のDCカットキャパシタ14との間には、チョークインダクタンス12を介して電源供給端子13が接続されて、外部からの電源電圧の供給が行われるようになっている。また、第2のFET9のゲートG2には、第2のゲート電圧供給端子6を介して外部からゲート電圧が供給されるようになっていると共に、ゲートG2はバイパスキャパシタ7及び第5のボンディングワイヤ30を介してグランドに接続されたものとなっている。また、先の第1のFET8のドレインD1と第2のFET9のソースS2の接続点には、第4のFET23のドレインD4が接続されている。そして、第4のFET23のソースS4は第4のボンディングワイヤ29を介してグランドに接続される一方、ゲートG4には第2の制御電圧供給端子24を介してこの第4のFET23の動作、非動作を制御するための制御電圧が外部から印加されるようになっている。次に、バイパス経路108の構成について説明すれば、まず、バイパス経路108の主たる構成要素である第3のFET18のソースS3は、第3のDCカットキャパシタ16を介して、第1のボンディングワイヤ26と第1のDCカットキャパシタ3の接続点に接続されると共に、第1の接地用抵抗器17及び第7のボンディングワイヤ32を介してグランドに接地されたものとなっている。一方、第3のFET18のドレインD3は、第4のDCカットキャパシタ20を介して、第2のFET9のドレインD2と第6のボンディングワイヤ31との接続点に接続されると共に、第2の接地用抵抗器19及び第8のボンディングワイヤ33を介してグランドに接地されたものとなっている。また、第3のFET18のゲートG3は、ゲートバイアス供給用抵抗器21を介して第一の制御電圧供給端子22に接続されて、外部から第3のFET18の動作状態を制御するための制御電圧が印加されるようになっている。次に、上記構成における動作について説明する。増幅回路部102とバイパス経路108の基本的な動作は、従来回路例えば、図10参照と基本的に同一であるので、以下、異なる点を中心に説明することとする。まず、上述の構成において、第1及び第2のゲート電圧供給端子5,6には、同相のゲート電圧を、第1及び第2の制御電圧供給端子22,24には、第1及び第2のゲート電圧供給端子5,6に印加される電圧に対し逆相の制御電圧を、それぞれ適宜印加することで、増幅動作と非増幅動作バイパス動作を選択的になし得るものとなっている。特に、本発明の実施の形態においては、整合用キャパシタ25と第2のボンディングワイヤ27のインダクタンス成分により直列共振が生じ、その共振周波数においてS11が悪化する要因となる。この際、安定性改善用抵抗器34は、整合用キャパシタ25と第2のボンディングワイヤ27の直列共振回路のQを下げるため、直列共振回路の共振周波数でのS11の悪化が抑制され、増幅動作の安定性が向上されるものとなっている。図7には、図3に示された回路構成におけるS11のシミュレーション結果を示す特性線図が示されており、従来回路図10参照の同様のシミュレーション結果である図11の特性線図と比較しつつ説明する。図7は、高周波信号入力端子1より観測したS11の周波数特性のシミュレーション結果を示しており、図11も同様である。シミュレーションの条件としては、整合用キャパシタ25と第2のボンディングワイヤ27は、従来回路の対応するそれぞれの素子と同じ値とした。また、安定性改善用抵抗器34は40Ωとした。従来回路の場合、4.7GHzにおいてS11の悪化が確認できるが図11参照、これは、整合用キャパシタ25Aとボンディングワイヤ27Aのインダクタンス成分により生じる共振周波数と同一の値である。図3に示された本発明の実施の形態における回路においても、整合用キャパシタ25と第2のボンディングワイヤ27のインダクタンス成分は、従来回路と等価であるが、4.7GHzにおけるS11の悪化は生じていないことが確認できる図7参照。次に、図8には、図3に示された回路構成におけるkファクタ安定係数のシミュレーション結果を示す特性線図が示されており、従来回路図10参照の同様のシミュレーション結果である図12の特性線図と比較しつつ説明する。従来回路の場合、4.7GHzにおいてkファクターは急激に低下している図12参照のに対して、本発明の実施の形態における回路にあっては、そのようなkファクターの急激な低下が生じないものとなっていることが確認できる図8参照。次に、図4には、先に図1に示された第2の基本回路についての第2の具体的回路構成例が示されており、以下、同図を参照しつつ、この具体回路例について説明する。なお、図3に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。この第2の回路構成例は、互いに逆方向に接続されて一組をなしESD保護ダイオードとして機能する第1及び第2のダイオード25a,25bを、図3における整合用キャパシタ25に代えて用いる構成としたものである。すなわち、第1のダイオード25aと第2のダイオード25bは、カソードが相互に接続され、第1のダイオード25aのアノードは、第1のDCカットキャパシタ3と第1のボンディングワイヤ26の接続点に接続される一方、第2のダイオード25bのアノードは、第2のボンディングワイヤ27を介してグランドに接続されるようになっている。かかる構成においては、第1及び第2のダイオード25a,25bが有する容量成分が、図3における整合用キャパシタ25と等価な作用を果たすものとなっている。したがって、回路動作は、図3で説明した回路動作と基本的に同一であるので、ここでの再度の詳細な説明は省略することとする。次に、図5には、先に図2に示された第2の基本回路についての第1の具体的回路構成例が示されており、以下、同図を参照しつつ、この具体回路例について説明する。なお、図3に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。この具体回路例においては、第2のFET9のドレインD2と第6のボンディングワイヤ31の接続点とグランドとの間に、整合用キャパシタ25及び第2のボンディングワイヤ27が順に直列接続されて設けられたものとなっている。そして、整合用キャパシタ25と第2のボンディングワイヤ27の相互の接続点は、安定性改善用抵抗器34を介して、スパイラルソースインダクタンス10と第3のボンディングワイヤ28の接続点に接続されたものとなっている。かかる構成においては、整合用キャパシタ25と第2のボンディングワイヤ27の直列回路が、高周波信号出力端子15側に設けられている点が、図3、図4に示された具体回路例と異なるものであるが、その回路動作は、図3で説明した回路動作と基本的に同一であるので、ここでの再度の詳細な説明は省略することとする。次に、図6には、先に図2に示された第2の基本回路についての第2の具体的回路構成例が示されており、以下、同図を参照しつつ、この具体回路例について説明する。なお、図3に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。この第2の具体回路構成例は、図5における整合用キャパシタ25に代えて、互いに逆方向に接続されて一組をなしESD保護ダイオードとして機能する第1及び第2のダイオード25a,25bを用いた構成となっているものである。すなわち、第1のダイオード25aと第2のダイオード25bは、カソードが相互に接続され、第1のダイオード25aのアノードは、第2のFET9のドレインと第6のボンディングワイヤ31の接続点に接続される一方、第2のダイオード25bのアノードは、第2のボンディングワイヤ27を介してグランドに接続されるようになっている。かかる構成における回路動作は、図3で説明した回路動作と基本的に同一であるので、ここでの再度の詳細な説明は省略することとする。"