"還流ダイオード付きスイッチング素子により構成されるフルブリッジインバータと、当該フルブリッジインバータの出力電圧を変圧する変圧器と、ダイオードにより構成され変圧器の出力に接続される整流回路と、当該整流回路の出力に接続される回生スナバ回路と、出力リアクトルと、前記フルブリッジインバータに含まれるスイッチング素子のゲートに送る電圧パルスを制御する制御手段とを備えた電力変換回路であって、前記フルブリッジインバータは第1スイッチング素子の主電流流出端子に第2スイッチング素子の主電流流入端子を直列接続した第1アーム及び第3スイッチング素子の主電流流出端子に第4スイッチング素子の主電流流入端子を直列接続した第2アームを第1スイッチング素子の主電流流入端子側と第3スイッチング素子の主電流流入端子側が入力電圧に対して同じ側となるように並列接続し、前記第1スイッチング素子と前記第2スイッチング素子との中点における電位と前記第3スイッチング素子と前記第4スイッチング素子との中点における電位との差を出力電圧とするように構成され、前記回生スナバ回路は第1整流素子の主電流流出端子に第1コンデンサを接続した直列回路及び第2整流素子の主電流流入端子に第2コンデンサを接続した直列回路を第1コンデンサ側と第2整流素子の主電流流出端子側とが整流回路の出力に対して同じ側となるように並列接続し、前記第1整流素子と前記第1コンデンサとの中点と前記第第2整流素子と前記第2コンデンサの中点とを第3整流素子及びリアクトルの直列回路が接続するように構成され、前記制御手段は前記第1アームを構成する第1、第2スイッチング素子、前記第2アームを構成する第3、第4スイッチング素子のうち、第1、第4スイッチング素子をオンすることにより変圧器に電圧を印加する第1フェーズと、第1、第4スイッチング素子をオフする第2フェーズと、第2、第3スイッチング素子をオンすることにより変圧器に電圧を印加する第3フェーズと、第2、第3スイッチング素子をオフする第4フェーズとから成る制御ループを繰り返すことにより入力直流電圧を交流電圧に変換し、第1フェーズにおいて回生スナバ回路の帰還電流により第1、第4スイッチング素子の電流値が低減された時または期間内に第1、第4スイッチング素子をオフし、第3フェーズにおいて回生スナバ回路の帰還電流により第2、第3スイッチング素子の電流値が低減された時または期間内に第2、第3スイッチング素子をオフすることを特徴とする電力変換回路。請求項1に記載の電力変換回路であって、前記整流回路を構成するそれぞれのダイオードと並列にコンデンサを接続し、前記変圧器のフルブリッジインバータ側巻線または整流回路側巻線あるいはその両方に当該巻線と直列にリアクトルを接続したことを特徴とする電力変換回路。請求項2に記載の電力変換回路であって、前記整流回路を構成するそれぞれのダイオードと並列に接続された前記コンデンサに対しさらに直列に抵抗器を挿入したことを特徴とする電力変換回路。前記回生スナバ回路の全部または一部は帰還電流の発生に伴って共振ループの一部となるものであり、前記制御手段は、帰還電流により第1、第4スイッチング素子の電流値または第2、第3スイッチング素子の電流値が低減された時または期間内として、前記共振ループの共振が始まった時点を基準とし、そこから共振周期のうちの1/4周期が経過した時点を設定していることを特徴とする請求項1~3のいずれかに記載の電力変換回路。前記回生スナバ回路の全部または一部は帰還電流の発生に伴って共振ループの一部となるものであり、前記制御手段は、帰還電流により第1、第4スイッチング素子の電流値または第2、第3スイッチング素子の電流値が低減された時または期間内として、前記共振ループの共振が始まった時点を基準位相とし、そこから位相差90deg±所定位相区間内を設定していることを特徴とする請求項1~3のいずれかに記載の電力変換回路。前記回生スナバ回路の全部または一部は帰還電流の発生に伴って共振ループの一部となるものであり、前記制御手段は、帰還電流により第1、第4スイッチング素子の電流値または第2、第3スイッチング素子の電流値が低減された時または期間内として、前記共振ループの共振が始まった時点における電流値を基準とし、そこから所定割合だけ電流値が低下した時点を設定していることを特徴とする請求項1~3のいずれかに記載の電力変換回路。しかしながら、当該文献の回路では位相差PWM制御を採用するため制御がより複雑になり、また従来のPWM制御を用いた場合には同様の効果を得ることができない。以上のような課題に対し、本発明は充電システム内のDC-DC変換部を構成する充電回路に特に好適に適用可能であって、従来のPWM制御を用いてスイッチング損失の低減、サージ電圧の抑制及びダイオードの逆回復損失の低減を実現する電力変換回路を提供することを目的としている。本発明は、かかる目的を達成するために、次のような手段を講じたものである。すなわち、本発明の電力変換回路は、還流ダイオード付きスイッチング素子により構成されるフルブリッジインバータと、当該フルブリッジインバータの出力電圧を変圧する変圧器と、ダイオードにより構成され変圧器の出力に接続される整流回路と、当該整流回路の出力に接続される回生スナバ回路と、出力リアクトルと、前記フルブリッジインバータに含まれるスイッチング素子のゲートに送る電圧パルスを制御する制御手段とを備えた電力変換回路であって、前記フルブリッジインバータは第1スイッチング素子の主電流流出端子に第2スイッチング素子の主電流流入端子を直列接続した第1アーム及び第3スイッチング素子の主電流流出端子に第4スイッチング素子の主電流流入端子を直列接続した第2アームを第1スイッチング素子の主電流流入端子側と第3スイッチング素子の主電流流入端子側が入力電圧に対して同じ側となるように並列接続し、前記第1スイッチング素子と前記第2スイッチング素子との中点における電位と前記第3スイッチング素子と前記第4スイッチング素子との中点における電位との差を出力電圧とするように構成され、前記回生スナバ回路は第1整流素子の主電流流出端子に第1コンデンサを接続した直列回路及び第2整流素子の主電流流入端子に第2コンデンサを接続した直列回路を第1コンデンサ側と第2整流素子の主電流流出端子側とが整流回路の出力に対して同じ側となるように並列接続し、前記第1整流素子と前記第1コンデンサとの中点と前記第第2整流素子と前記第2コンデンサの中点とを第3整流素子及びリアクトルの直列回路が接続するように構成され、前記制御手段は前記第1アームを構成する第1、第2スイッチング素子、前記第2アームを構成する第3、第4スイッチング素子のうち、第1、第4スイッチング素子をオンすることにより変圧器に電圧を印加する第1フェーズと、第1、第4スイッチング素子をオフする第2フェーズと、第2、第3スイッチング素子をオンすることにより変圧器に電圧を印加する第3フェーズと、第2、第3スイッチング素子をオフする第4フェーズとから成る制御ループを繰り返すことにより入力直流電圧を交流電圧に変換し、第1フェーズにおいて回生スナバ回路の帰還電流により第1、第4スイッチング素子の電流値が低減された時または期間内に第1、第4スイッチング素子をオフし、第3フェーズにおいて回生スナバ回路の帰還電流により第2、第3スイッチング素子の電流値が低減された時または期間内に第2、第3スイッチング素子をオフすることを特徴とする。このように、回生スナバ回路の帰還電流によってスイッチング素子を流れる電流値が低減された際にソフトスイッチングを行う構成となっているため、スイッチング損失を低減し、電力変換回路の効率を上げることができる。さらに、前記整流ダイオードの逆回復時に当該整流ダイオードの電圧を約0Vに保つことができるため、前述のような逆回復損失を発生せず、さらに電力変換回路の効率を上げることが可能である。また、本発明の回路構成においては前記回生スナバ回路に含まれる第1コンデンサ及び第2コンデンサを含む回路が整流ダイオードに対し並列に接続される構成となっているため、共振の鋭さを表わすパラメータであるQ値が低下し、サージ電圧が抑制される。前記回生スナバ回路はスナバ回路に充電したエネルギーを放電する為の抵抗器を含まないため電力の損失がなく、またサージ電圧の抑制により整流回路には順電圧降下及び逆回復特性がより優れたダイオードを用いることができるため、電力変換回路の効率をさらに上げることができる。また、本発明では第1コンデンサの充電完了後に発生する共振を利用してソフトスイッチングを行うため共振条件を正確に把握できることが望ましいが、共振回路を構成する前記変圧器の漏れインダクタンス及び整流ダイオードの寄生容量は一般に素子ごとの個体差がある。このような個体差による共振条件の変動を抑制し、常に好適な制御を行うためには、前記整流回路を構成するそれぞれのダイオードと並列にコンデンサを接続し、前記変圧器のフルブリッジインバータ側巻線または整流回路側巻線あるいはその両方に当該巻線と直列にリアクトルを接続することが望ましい。さらに、整流ダイオード寄生容量の個体差による共振条件の変動を抑制するために並列に接続された前記コンデンサを流れる電流を抑制するためには、前記整流回路を構成するそれぞれのダイオードと並列に接続された前記コンデンサに対しさらに直列に抵抗器を挿入することが好ましい。前記制御手段が電流値を低減する具体的な設定としては、以下のようなものが好適である。1前記回生スナバ回路の全部または一部が帰還電流の発生に伴って共振ループの一部となる場合において、帰還電流により第1、第4スイッチング素子の電流値または第2、第3スイッチング素子の電流値が低減された時または期間内として、前記共振ループの共振が始まった時点を基準とし、そこから共振周期のうちの1/4周期が経過した時点とするもの。2前記回生スナバ回路の全部または一部が帰還電流の発生に伴って共振ループの一部となる場合において、帰還電流により第1、第4スイッチング素子の電流値または第2、第3スイッチング素子の電流値が低減された時または期間内として、前記共振ループの共振が始まった時点を基準位相とし、そこから位相差90deg±所定位相区間内とするもの。3前記回生スナバ回路の全部または一部が帰還電流の発生に伴って共振ループの一部となる場合において、帰還電流により第1、第4スイッチング素子の電流値または第2、第3スイッチング素子の電流値が低減された時または期間内として、前記共振ループの共振が始まった時点における電流値を基準とし、そこから所定割合だけ電流値が低下した時点とするもの。本発明の電力変換回路は、以上説明した構成であるから、スイッチング素子におけるスイッチング損失及びダイオードの逆回復損失を低減し、さらに整流ダイオードに印加されるサージ電圧を抑制することが可能であり、これらを通じて、充電システムのDC-DC変換部を構成する充電回路等に適用した場合の電力変換効率を有効に改善することができる。以下、本発明の一実施形態を、図面を参照して説明する。本実施形態に係る電力変換回路7は、図14に示した充電システムのうちDC-DC変換部a22を構成する充電回路に適用されるもので、図1に示されるように、フルブリッジインバータ1と、変圧器2と、整流回路3と、回生スナバ回路4と、出力リアクトル5と、制御手段6とにより構成される。フルブリッジインバータ1は、図2に示すように、還流ダイオード付き第1スイッチング素子SW1の主電流流出端子であるエミッタと第2スイッチング素子SW2の主電流流入端子であるコレクタとを直列に接続した第1アーム14、および、還流ダイオード付き第3スイッチング素子SW3の主電流流出端子であるエミッタと第4スイッチング素子SW4の主電流流入端子であるコレクタとを直列に接続した第2アーム15を、第1スイッチング素子SW1のコレクタ側と第3スイッチング素子SW3のコレクタ側とが入力電圧に対して同じ側高電位側となり第2スイッチング素子SW2のエミッタ側と第4スイッチング素子SW4のエミッタ側とが入力電圧に対して同じ側低電位側となるように並列に接続することにより構成されている。ここでスイッチング素子SW1~SW4としては、典型的にはIGBT絶縁ゲートバイポーラトランジスタなどの半導体素子が用いられているが、FET等で構成することもできる。変圧器2は、フルブリッジインバータ1の出力電圧である前記第1スイッチング素子SW1と前記第2スイッチング素子SW2との中点における電位と前記第3スイッチング素子SW3と前記第4スイッチング素子SW4との中点における電位との差を入力電圧とするように接続される。本実施形態では整流回路3側の巻線と直列に、変圧器2の漏れインダクタンスの個体差を抑制するためのリアクトル11を備える構成となっている以下で参照する図7~図12においてはリアクトル11は図示省略している。整流回路3は、図2に示すように、ダイオードD1からD4をフルブリッジ型に構成し、各ダイオードD1~D4にコンデンサ12と抵抗器13との直列回路を並列に接続することにより全波整流回路を形成している。回生スナバ回路4は、図2に示すように、第1整流素子である第1ダイオード18の電流流出端子であるカソード側に第1コンデンサ16を接続した直列回路及び第2整流素子である第2ダイオード20の電流流入端子であるアノード側に第2コンデンサ17を接続した直列回路を第1コンデンサ16側と第2ダイオード20のカソード側とが整流回路3の出力に対して同じ側高電位側となり第2コンデンサ側と第1整流素子の主電流流入端子側とが整流回路3の出力に対して同じ側低電位側となるように並列接続し、前記第1ダイオード18と前記第1コンデンサ16との中点と前記第2ダイオード20と前記第2コンデンサ17の中点との間を第3整流素子である第3ダイオード19の電流流出端子であるカソード側にリアクトル21を接続した直列回路が当該リアクトル21側を第2ダイオード20と第2コンデンサ17の中点側に位置づけて橋絡するように構成される。この実施形態の回生スナバ回路4においては、第1コンデンサ16の静電容量C1と第2コンデンサ17の静電容量C2との間に2×C1<C2もしくは2×C2<C1が成り立つように構成している。出力リアクトル5は、出力電流を平滑化するために設置されるリアクトルである。制御手段6は、スイッチング素子SW1~SW4のゲートに送る電圧パルスを制御することによってフルブリッジインバータ1を駆動する。制御手段6は、典型的にはCPUCentralProcessingUnit等により実現することができる。次に、本実施形態に係る電力変換回路7の動作を図2及び図3を参照して説明する。図3は、PWM制御によってフルブリッジインバータ1のスイッチング素子を駆動する際の電圧パルスの波形を模式的に表わした概念図である。波形31から34に示されるように、PWM制御ではSW1とSW4とをオンする第1フェーズ35、SW1とSW4とをオフする第2フェーズ36、SW2とSW3とをオンする第3フェーズ37、及びSW2とSW3とをオフする第4フェーズ38から成る制御ループを繰り返すことにより入力直流電圧を交流電圧に変換する。第1フェーズ35において、従来の充電回路構成のように回生スナバ回路4を備えない場合には、図5及び図6に基づいて前述したようにダイオードD1→ダイオードD3の寄生容量C→変圧器102→スイッチング素子SW4→電源E→スイッチング素子SW1→変圧器102→リアクトル11→ダイオードD1の経路、及びダイオードD2の寄生容量C→ダイオードD4→変圧器102→スイッチング素子SW4→電源E→スイッチング素子SW1→変圧器102→リアクトル11→ダイオードD2の寄生容量の経路の2つのLC直列共振ループ第1共振ループが形成される。そのため共振により共振ループを構成するダイオードD1~D4に過大なサージ電圧が印加されることとなる。一方、本実施形態に係る電力変換回路7では、図7に示すように、第1コンデンサ16、第3ダイオード19、リアクトル21、及び第2コンデンサ17から構成される直列回路が、第1共振ループを構成するキャパシタ成分であるダイオードD3の寄生容量CおよびダイオードD2の寄生容量Cと並列に接続されて第2共振ループを構成している。すなわち、第2共振ループは、図6に示す2つの経路からなる第1共振ループと、図7に示す直列回路からなる経路とから構成される。そして、第1コンデンサ16、リアクトル21、及び第2コンデンサ17を合成した直列リアクタンスを誘導性ではなく容量性となるように設定しておくことにより、第1共振ループのみの場合に比べて、第2共振ループの静電容量を大きくすることを実現している。一般に共振の鋭さを表わすパラメータであるQ値は、直列共振ループを構成するリアクトルのインダクタンスをL、共振ループを構成するコンデンサの静電容量をCとするとQ=1/2π√と表わされる。そして、上記のようにCが大きくなることで、共振のQ値が低下し、サージ電圧すなわち第1共振ループのコンデンサ12したがってダイオードD2およびダイオードD3に掛かる電圧を抑制することができる。このとき、サージ電圧を発生させるエネルギーは第1コンデンサ16、リアクトル21及び第2コンデンサ17に充電される。第1コンデンサ16の静電容量C1が第2コンデンサ17の静電容量C2より小さい場合において、第1コンデンサ16の充電が完了し、第1コンデンサ16の電圧がダイオードD1のカソード電圧と等しくなると、図8、図9の電流経路が形成される。図8は付加回路である回生スナバ回路4のリアクトル電流が還流する電流ループであり、図9は上述の通り充電されたC1が、トランス2の漏れインダクタンスLとダイオードD2およびダイオードD3の寄生容量Cと共に構成される第3共振ループである。すなわち、第3共振ループは、図6に示す2つの経路からなる第1共振ループと、図9のうちコンデンサ16と第1ダイオード18との直列回路からなる経路とから構成される。この第3共振ループは、前記第1共振ループを構成するダイオードD1,D2、D3、D4から成る整流回路出力端と並列に第1コンデンサ16と第1ダイオード18との直列回路を接続したものであり、当該第3共振ループを通じて第1コンデンサ16に蓄積された電荷が放電される。このとき、第1コンデンサ16が放電する帰還電流は図5に示すスイッチング素子SW1及びSW4を流れる主電流を低減する方向に流れる。図4に示す一般的な電力変換回路の制御手段が図13bに示すように主電流が流れたまま第1フェーズから第2フェーズに移行するためのスイッチング素子SW1、SW4のターンオフを行っていたのに対し、本実施形態の制御手段6は前記帰還電流によって主電流の電流値が低減された同図aに示すタイミングでスイッチング素子SW1及びSW4をターンオフするように構成されている。なお、第1コンデンサ16の静電容量C1が第2コンデンサ17の静電容量より大きい場合は、前記第3共振ループは図9に示したように前記第1共振ループを構成するダイオードD1,D2、D3、D4から成る整流回路出力端と並列に第1コンデンサ16と第1ダイオード18との直列回路が接続されることにより形成されるのではなく、前記第1共振ループを構成するダイオードD1,D2、D3、D4から成る整流回路出力端と並列に第2コンデンサ17と第2ダイオード20との直列回路が接続されることにより形成される。この場合第2コンデンサ17の充電が完了し、第2コンデンサ17の電圧がダイオードD1のカソード電圧と等しくなると、前記第3共振ループを通じて第2コンデンサ17に蓄積された電荷が放電される。このとき、第2コンデンサ17が放電する帰還電流は前述の場合と同様にスイッチング素子SW1及びSW4の電流を低減する方向に流れ、制御手段6が前記帰還電流によって電流値が低減されたタイミングでスイッチング素子SW1及びSW4をオフするように構成される。図13に基づいて前述したように、従来の充電回路ではスイッチング素子電流が最大値となるタイミングでオフするのに対して同図b、本実施形態の電力変換回路では回生スナバの帰還電流により電流値が低減されたタイミングでスイッチング素子をオフするようにしているため同図a、スイッチング損失を低減することが可能となる。以上はスイッチング素子SW2、SW3をオンにする第3フェーズからこれをオフにする第4フェーズに移行する際も同様である。なお、制御手段6の構成を簡素化するためには、スイッチング素子SW1~SW4がオンする期間をあらかじめ算出し、第2フェーズ36及び第4フェーズ38への移行時にスイッチング素子がオフするタイミングで最も電流が低減されるように第1コンデンサ16および第2コンデンサ17の静電容量ならびにリアクトル21のインダクタンスを設定することが望ましい。つまり、回生スナバ回路4による図9に示す第3共振ループの共振が始まって帰還電流が発生して図5に示す主電流が低減し始め、図13aに示すように共振周期のうち1/4周期が経過した時点で最もスイッチング素子電流が最小となりそこでスイッチング素子SW1、SW3あるいはSW2,SW4をターンオフすることが望ましく、この場合に最小のスイッチング損失となる。ただし、使用条件や個体差等によって必ずしも想定したタイミングで最もスイッチング素子電流が最小となることが期待できない場合を考えると、上記の基本原理に基づき、以下の通り回生スナバのパラメータコンデンサ16、17の静電容量、リアクトル21のインダクタンス等を設定することも望ましい。1回生スナバ回路4により帰還電流の発生とともに第3共振ループが共振を始めるタイミングを基準位相、例えば位相0degと定義すると、図13aに示すように所定位相、例えば位相45~135degの期間内にスイッチング素子SW1、SW3あるいはSW2,SW4のターンオフが発生するように回生スナバ回路4のパラメータを設定する。2或いは、図13aのピーク電流の振幅を100とした場合、第3共振ループの共振に伴う帰還電流の発生により電流振幅が所定割合、例えば50以下となったときにスイッチング素子のターンオフが発生するように回生スナバ回路4のパラメータを設定する。以上の回生スナバ回路4のパラメータ設定は以下の条件下で実現することとする。a入力条件:本実施形態を適用する製品の特性を保証する製品仕様書内で規定された入力電圧の範囲内。ただし、製品仕様書が存在しない場合は、その製品が使用される環境の中で最も劣悪な環境の中で製品の特性を保証する動作が常時持続可能な電圧範囲内とすることができる。b出力条件:本発明を適用する製品の特性を保証する製品仕様書内で規定された出力電力の30~100ただし、最大電力と定格電力の両者の規定が存在する場合は定格電力を採用する。また、製品仕様書が存在しない場合は、その製品が使用される環境のうち最も劣悪な環境の中で製品の特性を保証する出力が常時持続可能な出力範囲内とする。また本実施形態では第1コンデンサ16の静電容量C1と第2コンデンサ17の静電容量C2との間に2×C1<C2もしくは2×C2<C1が成り立つように構成している。このようなパラメータ設定により回生スナバ回路4の効果を十分に発揮しつつ、第1コンデンサ16および第2コンデンサ17の充放電を好適に完了させることができる。次に、第2フェーズ36において、従来の充電回路構成のように回生スナバ回路4を備えない図4の構成の場合には、充電された出力リアクトル5が放電する電流は図10に示すようにダイオードD5~D8に流れ、またダイオードD5~D8各素子の印加電圧は各ダイオードの順電圧となる。図11に示す第3フェーズ移行時にダイオードD5、D8は逆バイアスされ逆回復状態に移行する為、ダイオードD5、D8にはステップ状にトランス出力電圧と同等の電圧Vが印加されるとともに、逆回復するに伴って逆回復電流が発生し、その電流と前記電圧Vの積により逆回復損失が発生する。一方、本実施形態に係る電力変換回路7では、スイッチング素子SW1とSW4がターンオフする第2フェーズ移行後に図12に示す電流ループが構成される。ここでは、付加回路である回生スナバ回路4のコンデンサ16、17とリアクトル21の蓄積エネルギーを出力に放電する区間となる。このように、出力リアクトル5が放電する電流は回生スナバ回路4を流れるため、第2フェーズにおいて出力リアクトル5の還流電流は全波整流ダイオードD1~D4には流れない。このためダイオードD1及びD4の逆回復は第2フェーズへの移行後の図12に示す状態に発生するが、図12に示す第2フェーズにおいてダイオードD1及びD4の電圧は第1フェーズで導通していた電圧である約0Vを保持しているため、逆回復損失を生じないでダイオードD1及びD4の逆回復を実現することが可能である。第3フェーズ37及び第4フェーズ38における動作は、上記第1フェーズ35及び第2フェーズ36の場合と同様である。また本実施形態においては、図2に基づいて前述した通り変圧器2と直列にリアクトル11を設置し、ダイオードD1からD4と並列にコンデンサ12を設置している。リアクトル11及びコンデンサ12は図7に示した第2共振ループの構成要素である変圧器2の漏れインダクタンスL及びダイオードD1からD4の寄生容量Cの素子ごとの個体差による共振条件の変化を抑制するために挿入されている。さらに本実施形態ではコンデンサ12は全て等しい静電容量Cのものを用い、当該静電容量が第2共振ループの共振条件に大きく影響しないように第1コンデンサ16の静電容量C1及び第2コンデンサ17の静電容量に対して2×C<C1かつ2×C<C2となるように構成している。このため各整流ダイオードは均一な寄生容量を持つものと見なすことができ、また当該寄生容量が共振条件に大きく影響しないため、さらに好適な動作を行うことができる。また、前記コンデンサ12に流れる電流を抑制するためさらにコンデンサ12と直列に抵抗器13を設置している。以上のように、本実施形態に係る電力変換回路7は、還流ダイオード付きスイッチング素子により構成されるフルブリッジインバータ1と、当該フルブリッジインバータ1の出力電圧を変圧する変圧器2と、ダイオードにより構成され変圧器2の出力に接続される整流回路3と、当該整流回路3の出力に接続される回生スナバ回路4と、出力リアクトル5と、前記フルブリッジインバータ1に含まれるスイッチング素子のゲートに送る電圧パルスを制御する制御手段6とを備えた電力変換回路7であって、前記フルブリッジインバータ1は第1スイッチング素子SW1の主電流流出端子であるエミッタに第2スイッチング素子SW2の主電流流入端子であるコレクタを直列接続した第1アーム14及び第3スイッチング素子SW3の主電流流出端子であるエミッタに第4スイッチング素子SW4の主電流流入端子であるコレクタを直列接続した第2アーム15を第1スイッチング素子SW1の主電流流入端子であるコレクタ側と第3スイッチング素子SW3の主電流流入端子であるコレクタ側が入力電圧に対して同じ側となるように並列接続し、前記第1スイッチング素子SW1と前記第2スイッチング素子SW2との中点における電位と前記第3スイッチング素子SW3と前記第4スイッチング素子SW4との中点における電位との差を出力電圧とするように構成され、前記回生スナバ回路4は第1ダイオード18の主電流流出端子であるカソードに第1コンデンサ16を接続した直列回路及び第2ダイオード20の主電流流入端子であるアノードに第2コンデンサ17を接続した直列回路を第1コンデンサ16側と第2ダイオード20のカソード側とが整流回路3の出力に対して同じ側高電位側となり第2コンデンサ17側と第1ダイオード18のアノード側とが整流回路3の出力に対して同じ側低電位側となるように並列接続し、前記第1ダイオード18と前記第1コンデンサ16との中点と前記第2ダイオード20と前記第2コンデンサ17の中点との間を第3ダイオード19の主電流流出端子であるカソード側にリアクトル21を接続した直列回路が当該リアクトル21側を第2ダイオード20と第2コンデンサ17の中点側に位置づけて橋絡するように構成され、前記制御手段6は前記第1アーム14を構成する第1スイッチング素子SW1及び第2スイッチング素子SW2、前記第2アーム15を構成する第3スイッチング素子SW3及び第4スイッチング素子SW4のうち、第1スイッチング素子SW1と第4スイッチング素子SW4とをオンすることにより変圧器2に電圧を印加する第1フェーズ35と、第1スイッチング素子SW1と第4スイッチング素子SW4とをオフする第2フェーズ36と、第2スイッチング素子SW2と第3スイッチング素子SW3とをオンすることにより変圧器2に電圧を印加する第3フェーズ37と、第2スイッチング素子SW2と第3スイッチング素子SW3とをオフする第4フェーズ38とから成る制御ループを繰り返すことにより入力直流電圧を交流電圧に変換し、第1フェーズ35において回生スナバ回路4の帰還電流により第1スイッチング素子SW1及び第4スイッチング素子SW4の電流値が低減された期間に第1スイッチング素子SW1と第4スイッチング素子SW4とをオフし、第3フェーズ37において回生スナバ回路4の帰還電流により第2スイッチング素子SW2及び第3スイッチング素子SW3の電流値が低減された期間に第2スイッチング素子SW2と第3スイッチング素子SW3とをオフすることを特徴とする電力変換回路である。このように、第2共振ループで生じる共振に伴い第1コンデンサ16もしくは第2コンデンサ17が放電する帰還電流によってスイッチング素子SW1~SW4を流れる電流値が低減された際に制御手段6がスイッチング素子をオフする構成となっているため、スイッチング損失を低減し、電力変換回路7の効率を改善することができる。さらに、前記整流ダイオードD1~D4の逆回復時に当該整流ダイオードD1~D4の電圧を約0Vに保つことができるため、逆回復損失を発生せず、さらに電力変換回路7の効率の改善に寄与している。また、本実施形態の回路構成においては前記回生スナバ回路4に含まれる第1コンデンサ16、ダイオード19、リアクトル21、及び第2コンデンサ17から構成される直列回路が整流ダイオードに対し並列に接続される構成となっているため、共振の鋭さを表わすパラメータであるQ値が低下し、サージ電圧が抑制される。前記回生スナバ回路4はスナバ回路に充電したエネルギーを放電する為の抵抗器を含まないため電力の損失がなく、またサージ電圧の抑制により整流回路3には順電圧降下及び逆回復特性がより優れたダイオードを用いることができるため、電力変換回路7の効率をさらに上げることができる。また、前記整流回路3を構成するそれぞれのダイオードと並列にコンデンサ12を接続し、前記変圧器2のフルブリッジインバータ側巻線または整流回路側巻線あるいはその両方に当該巻線と直列にリアクトル11を接続しているため、第2共振ループを構成する前記変圧器2の漏れインダクタンスL及び整流ダイオードD1~D4の寄生容量Cの個体差による共振条件の変動を抑制し、常に好適な制御を行うことが可能である。さらに、前記整流回路3を構成するそれぞれのダイオードD1~D4と並列に接続された前記コンデンサ12に対しさらに直列に抵抗器13を挿入することにより、前記コンデンサ12に流れる電流を抑制することを可能にしている。なお、各部の具体的な構成は、上述した実施形態のみに限定されるものではなく、その他の構成も本発明の趣旨を逸脱しない範囲で種々変形が可能である。"