第1の抵抗負荷に直列に接続された第1のトランジスタと、第2の抵抗負荷に直列に接続された第2のトランジスタとにより構成された差動増幅回路と、前記差動増幅回路の正相出力点に一端が接続された第1の可変容量素子と、前記差動増幅回路の逆相出力点に一端が接続された第2の可変容量素子と、前記第1の可変容量素子の他端、および前記第2の可変容量素子の他端に接続された容量制御端子とを備え、前記容量制御端子に印加される制御電圧値に応じて、前記第1の可変容量素子および前記第2の可変容量素子の容量値を変更させることで、前記差動増幅回路から出力される利得を変化させることなく、帯域を所望の値に制御する構成を有する帯域可変増幅器。請求項1に記載の帯域可変増幅器において、前記第1のトランジスタと前記第1の抵抗負荷との間に直列に挿入された第3のトランジスタと、前記第2のトランジスタと前記第2の抵抗負荷との間に直列に挿入された第4のトランジスタとをさらに備え、カスコード接続型の差動増幅器を構成する帯域可変増幅器。請求項2に記載の帯域可変増幅器において、前記第1のトランジスタのコレクタと前記第3のトランジスタのエミッタとの間に直列に挿入された第3の抵抗負荷と、前記第2のトランジスタのコレクタと前記第4のトランジスタのエミッタとの間に直列に挿入された第4の抵抗負荷と、前記第3の抵抗負荷と前記第3のトランジスタとの接続点に一端が接続され、前記容量制御端子に他端が接続された第3の可変容量素子と、前記第4の抵抗負荷と前記第4のトランジスタとの接続点に一端が接続され、前記容量制御端子に他端が接続された第4の可変容量素子とをさらに備え、前記容量制御端子に印加される制御電圧値に応じて、前記第1の可変容量素子、前記第2の可変容量素子、前記第3の可変容量素子、および前記第4の可変容量素子の容量値を変更させ、前記第1の可変容量素子、前記第2の可変容量素子、前記第1の抵抗負荷、前記第2の抵抗負荷からなる第1のローパスフィルタと、前記第3の可変容量素子、前記第4の可変容量素子、前記第3の抵抗負荷、前記第4の抵抗負荷からなる第2のローパスフィルタとによる多段フィルタを構成する帯域可変増幅器。請求項3に記載の帯域可変増幅器において、前記第1の可変容量素子および前記第2の可変容量素子を除いた構成を有する帯域可変増幅器。請求項1ないし4のいずれか1項に記載の帯域可変増幅器において、前記可変容量素子のそれぞれは、バラクタダイオードである帯域可変増幅器。請求項1ないし5のいずれか1項に記載の帯域可変増幅器において前記トランジスタのそれぞれは、バイポーラトランジスタまたはCMOSトランジスタである帯域可変増幅器。しかしながら、従来技術には、以下のような課題がある。非特許文献1に示された技術は、10G信号用、1G信号用に個別の増幅回路が必要であり、回路規模、消費電力が大きくなる問題があった。また、特許文献1に示された技術は、Gm制御により帯域を可変するため、回路利得が変動するとともに、能動負荷のため、広帯域化が難しい問題があった。従来技術におけるこれらの問題を、図面を用いて詳しく説明する。まず始めに、図8は、非特許文献1による従来の増幅回路の構成を示す図である。図8に示す増幅回路は、入力端子101、出力端子102、103、および増幅器111、112で構成されている。次に、動作について説明する。入力端子101には、10G信号と1G信号の両方について、各ONU701~70nのデータが衝突しないように入力される。増幅器101は、等化帯域fc=7.7GHzに設計された増幅器であり、10G信号を等化増幅して、出力端子102に出力する。一方、増幅器102は、等化帯域fc=0.9GHzに設計された増幅器であり、1G信号を等化増幅して、出力端子103に出力する。非特許文献1における増幅回路は、このような2つの増幅器を必要とする構成であるため、1つの帯域可変型増幅器を用いる場合と比較して、回路規模、消費電力が2倍必要となる。次に、図9は、特許文献1による従来の増幅回路の構成を示す図である。図9に示す増幅回路は、5つのCMOSトランジスタ211~215、4つの電流源241~244、およびコンデンサ251を備えている。また、入出力端子および電源として、CMOSトランジスタ211、212からなる差動増幅回路の正相、逆相入力端子201a、201b、出力端子202a、202b、カスコードトランジスタであるCMOSトランジスタ213、214のバイアス端子203、差動増幅回路のGm制御端子204、正電源205、負電源206を備えている。次に、動作について説明する。本回路構成における帯域fcは、下式1で表わされる。fc=1/2πC1/gm1上式1において、Cはコンデンサ251の容量、gmはGm制御端子204により決まる値である。また、利得Aは、下式2で表わされる。A=-gmRL2上式2において、RLは負荷抵抗、gmはGm制御端子204により決まる値である。したがって、gmを変更することにより、上式1の関係により帯域fcを変化させることはできるが、上式2の関係により回路利得Aも同時に変化してしまう問題がある。このため、特許文献1による従来の増幅回路は、受信回路に適用できない課題がある。本発明は、前記のような課題を解決するためになされたものであり、回路規模、消費電力の削減を図るとともに、回路利得を一定に保ちながら10Gと1Gの受信信号に対して最適な等化帯域で増幅することのできる帯域可変増幅器を得ることを目的とする。本発明に係る帯域可変増幅器は、第1の抵抗負荷に直列に接続された第1のトランジスタと、第2の抵抗負荷に直列に接続された第2のトランジスタとにより構成された差動増幅回路と、差動増幅回路の正相出力点に一端が接続された第1の可変容量素子と、差動増幅回路の逆相出力点に一端が接続された第2の可変容量素子と、第1の可変容量素子の他端、および第2の可変容量素子の他端に接続された容量制御端子とを備え、容量制御端子に印加される制御電圧値に応じて、第1の可変容量素子および第2の可変容量素子の容量値を変更させることで、差動増幅回路から出力される利得を変化させることなく、帯域を所望の値に制御する構成を有するものである。本発明に係る帯域可変増幅器によれば、印加電圧の大きさに応じて容量値を変更できる可変容量素子を差動増幅回路の出力点に接続した構成を有することにより、回路規模、消費電力の削減を図るとともに、回路利得を一定に保ちながら10Gと1Gの受信信号に対して最適な等化帯域で増幅することのできる帯域可変増幅器を得ることができる。以下に、添付図面を参照して、本発明にかかる帯域可変増幅器の実施の形態を詳細に説明する。なお、この実施の形態により本発明が限定されるものではない。実施の形態1.図1は、本発明の実施の形態1にかかる帯域可変増幅器の構成を示す図である。図1における帯域可変増幅器は、CMOSトランジスタ11、12、抵抗21、22、バラクタダイオード31、32、電流源41を備えている。また、入出力端子および電源として、CMOSトランジスタ11、12からなる差動増幅回路の正相、逆相入力端子1a、1b、正相、逆相出力端子2a、2b、バラクタダイオード31、32の容量制御端子3、正電源5、負電源6を備えている。次に、本実施の形態1にかかる帯域可変増幅器の動作、および特徴について説明する。図2は、本発明の実施の形態1にかかる帯域可変増幅器のバラクタダイオード31、32の静電容量対逆方向電圧の特性を示す図である。図2に示すように、可変容量素子であるバラクタダイオード31、32は、逆方向電圧が小さい場合には静電容量が大きく、逆方向電圧が大きい場合には静電容量が小さくなる特性を有している。そこで、本実施の形態1における帯域可変増幅器は、この図2の特性を生かし、図1に示した容量制御端子3の端子電圧を制御することにより、上式1に示すCの容量値を変化させることで、帯域fcを制御することが可能となる。図3は、本発明の実施の形態1にかかる帯域可変増幅器の利得対周波数特性の動作イメージを示す図である。容量制御端子3に与える電圧によりバラクタダイオード31、32の容量値を変化させることで、制御電圧High時はfc=7.7GHz、制御電圧Low時は0.9GHzに制御することが可能である。さらに、このような制御を行う場合には、上式2に示す利得Aに関わるgmやRLは変化しない。このため、利得変化なしに、帯域だけを所望の値に変更することが可能となる。以上のように、実施の形態1によれば、印加電圧の大きさに応じて容量値を所望の値に変更できる可変容量素子を差動増幅回路の出力点に接続した構成を有することで、1つの差動増幅器による回路構成を用いて、利得を変化させることなく、帯域を所望の値に制御することができる。この結果、回路規模、消費電力を削減できるとともに、回路利得を一定に保ちながら10Gと1Gの受信信号に対して最適な等化帯域が得られる優れた帯域可変増幅器を実現できる。実施の形態2.図4は、本発明の実施の形態2にかかる帯域可変増幅器の構成を示す図である。図4における帯域可変増幅器は、CMOSトランジスタ11~14、抵抗21、22、バラクタダイオード31、32、電流源41を備えている。また、入出力端子および電源として、CMOSトランジスタ11、12からなる差動増幅回路の正相、逆相入力端子1a、1b、正相、逆相出力端子2a、2b、バラクタダイオード31、32の容量制御端子3、CMOSトランジスタ13、14のバイアス設定端子4、正電源5、負電源6を備えている。先の実施の形態1における図1の構成と比較すると、本実施の形態2における図4の構成は、CMOSトランジスタ13、14、およびバイアス設定端子4をさらに備えている点が異なっている。そこで、これらの相違点を中心に、以下に説明する。図4に示すように、バイアス設定端子4を備えたCMOSトランジスタ13、14は、差動増幅回路を構成するCMOSトランジスタ11、12のそれぞれにカスケード接続されている。このような多段構成の増幅回路とすることで、CMOSトランジスタ11、12からなる差動増幅回路のミラー容量の増幅利得を小さくすることができ、帯域可変増幅器全体の広帯域化を図ることが可能となる。以上のように、実施の形態2によれば、カスケード接続された差動増幅回路を用いることで、先の実施の形態1の効果に加え、差動増幅回路のミラー容量の増幅利得を小さくすることができ、帯域可変増幅器全体の広帯域化を実現することができる。実施の形態3.図5は、本発明の実施の形態3にかかる帯域可変増幅器の構成を示す図である。図5における帯域可変増幅器は、CMOSトランジスタ11~14、抵抗21~24、バラクタダイオード31~34、電流源41を備えている。また、入出力端子および電源として、CMOSトランジスタ11、12からなる差動増幅回路の正相、逆相入力端子1a、1b、正相、逆相出力端子2a、2b、バラクタダイオード31~34の容量制御端子3、CMOSトランジスタ13、14のバイアス設定端子4、正電源5、負電源6を備えている。先の実施の形態2における図4の構成と比較すると、本実施の形態3における図5の構成は、抵抗23、24、およびバラクタダイオード33、34をさらに備えている点が異なっている。そこで、これらの相違点を中心に、以下に説明する。なお、基本的な動作については、先の実施の形態2と同様であり、説明を省略する。図5に示すように、バラクタダイオード31、32と、抵抗21、22による第1のローパスフィルタに対して、新たに追加したバラクタダイオード33、34と、抵抗23、24による第2のローパスフィルタを形成している。このような構成とすることで、フィルタの次数を増加させることが可能となる。以上のように、実施の形態3によれば、フィルタの次数を増加させる構成を備えることで、先の実施の形態2の効果に加え、フィルタ設計の自由度を増加させることができる。実施の形態4.図6は、本発明の実施の形態4にかかる帯域可変増幅器の構成を示す図である。図6における帯域可変増幅器は、CMOSトランジスタ11~14、抵抗21~24、バラクタダイオード33、34、電流源41を備えている。また、入出力端子および電源として、CMOSトランジスタ11、12からなる差動増幅回路の正相、逆相入力端子1a、1b、正相、逆相出力端子2a、2b、バラクタダイオード33、34の容量制御端子3、CMOSトランジスタ13、14のバイアス設定端子4、正電源5、負電源6を備えている。先の実施の形態3における図5の構成と比較すると、本実施の形態4における図6の構成は、バラクタダイオード31、32を備えていない点が異なっている。そこで、この相違点を中心に、以下に説明する。なお、基本的な動作については、先の実施の形態2と同様であり、説明を省略する。本実施の形態4におけるバラクタダイオード33、34は、先の実施の形態1におけるバラクタダイオード31、32と同様の働きをする。この結果、本実施の形態4における帯域可変増幅器も、利得を変化させることなく、帯域を所望の値に制御することができる。また、本実施の形態4における帯域可変増幅器は、バラクタダイオード31、32がない。このため、抵抗21、22に接続される容量成分が小さくなることから、先の実施の形態3に比べ、さらなる広帯域化が可能となる。以上のように、実施の形態4によれば、フィルタの次数を増加させる構成はないものの、抵抗負荷に接続される容量成分を小さくできる構成を備えることで、先の実施の形態2の効果に加え、帯域可変増幅器全体の広帯域化を図ることができる。