"アナログ入力電圧とサンプリングクロックCKを入力して、前記アナログ入力電圧を対応する遅延時間に変換し時間領域データを出力するVT変換回路部と、前記時間領域データを入力するN段Nは複数のリング発振回路部と、前段のリング発振回路部と次段のリング発振回路部の間に挿入され、前段のリング発振回路部の位相情報から量子化誤差を含んだ遅延情報を取り出し、後段のリング発振回路部へ伝搬する誤差伝搬回路部と、各段のリング発振回路部の出力発振波形の波数を計測するカウンタ回路部と、各カウンタ回路部の出力カウント値から出力信号を生成する出力信号生成部と、各誤差伝搬回路部および各カウンタ回路部を前記サンプリングクロックCKでリセットするリセット部と、を備えたことを特徴とするAD変換器。前記誤差伝搬回路部は、前段のリング発振回路部からの出力発振波形の立ち上がりを検知し、量子化誤差を含んだ時間領域データを取得した後、前段のリング発振回路部の出力発振波形の波数のカウント値の分だけ減算することにより量子化誤差を伝達することを特徴とする請求項1に記載のAD変換器。前記誤差伝搬回路部が、Dフリップフロップ回路により構成されることを特徴とする請求項1又は2に記載のAD変換器。前記リング発振回路部が、GROGatedRingOscillator回路であることを特徴とする請求項1に記載のAD変換器。前記出力信号生成部が、デシメーションフィルタ回路を備え、出力信号に対してデシメーションフィルタ処理を施し平滑化を行うことを特徴とする請求項1に記載のAD変換器。前記VT変換回路部は、インバータと、前記インバータの入力ノードと基準電位ノードとの間に並列に挿入される、ゲートとドレインが結合された第1のMOSトランジスタ、および入力電圧信号がゲートに供給される第2のMOSトランジスタと、前記インバータの入力ノードと電源電位ノードとの間に挿入され、前記サンプリングクロックCKがゲートに供給される第3のMOSトランジスタと、から成り、前記インバータの出力ノードから時間領域データを出力することを特徴とする請求項1に記載のAD変換器。前記出力信号生成部がデシメーションフィルタ回路と、前記VT変換回路部のキャリブレーション回路と、を更に備え、前記出力信号生成部によるデシメーションフィルタ処理後の出力データに対して、前記キャリブレーション回路を用いて非線形性補正を行うことを特徴とする請求項6に記載のAD変換器。時間領域データを入力するN段Nは複数のリング発振回路部と、前段のリング発振回路部と次段のリング発振回路部の間に挿入され、前段のリング発振回路部の位相情報から量子化誤差を含んだ遅延情報を取り出し、後段のリング発振回路部へ伝搬する誤差伝搬回路部と各段のリング発振回路部の出力発振波形の波数を計測するカウンタ回路部と、各カウンタ回路部の出力カウント値から出力信号を生成する出力信号生成部と、各誤差伝搬回路部および各カウンタ回路部をリング発振回路部の入力信号タイミングでリセットするリセット部と、を備え、遅延時間値をデジタル変換することを特徴とするTD変換器。前記誤差伝搬回路部は、前段のリング発振回路部からの出力発振波形の立ち上がりを検知し、量子化誤差を含んだ時間領域データを取得した後、前段のリング発振回路部の出力発振波形の波数のカウント値の分だけ減算することにより量子化誤差を伝達することを特徴とする請求項8に記載のTD変換器。前記誤差伝搬回路部が、Dフリップフロップ回路により構成されることを特徴とする請求項8又は9に記載のTD変換器。前記リング発振回路部が、GROGatedRingOscillator回路であることを特徴とする請求項8に記載のTD変換器。上述した従来のリング発振器を利用したGROTDCでは、1次のノイズシェイピングしか得られないため高性能化を図ることが困難である。また、従来のようにオペアンプを組み合わせて、電圧領域で高次のノイズシェイピングを得る構成では、オペアンプの性能確保等の問題により広面積、高消費電力、微細プロセスに不適であるといった問題がある。上記状況に鑑みて、本発明は、Δ-Σ変調のノイズシェイプ特性を生かしながら時間領域の量子化誤差を伝播し、高次ノイズシェイプが可能となるオペアンプレスキャパシタレスAD変換器およびTD変換器を提供することを目的とする。上記目的を達成すべく、本発明のAD変換器は、以下の1~6の構成要素を備える。1アナログ入力電圧とサンプリングクロックCKを入力して、アナログ入力電圧を対応する遅延時間に変換し時間領域データを出力するVT変換回路部2時間領域データを入力するN段Nは複数のリング発振回路部3前段のリング発振回路部と次段のリング発振回路部の間に挿入され、前段のリング発振回路部の位相情報から量子化誤差を含んだ遅延情報を取り出し、後段のリング発振回路部へ伝搬する誤差伝搬回路部4各段のリング発振回路部の出力発振波形の波数を計測するカウンタ回路部5各カウンタ回路部の出力カウント値から出力信号を生成する出力信号生成部6各誤差伝搬回路部および各カウンタ回路部をサンプリングクロックCKでリセットするリセット部かかる構成によれば、量子化誤差を伝播し、高次ノイズシェイプが可能となるオペアンプレスキャパシタレスAD変換器を実現できる。ここで、上記1のVT変換回路部とは、消費電力の大きなオペアンプを用いない、すなわち、オペアンプレスな演算を実現するために、アナログ電圧値を用いて演算するのではなく、電圧値を遅延時間値に変換して演算すべく、電圧Voltage領域から時間Time領域にデータをVTVoltagetoTime変換するものである。また、上記2のリング発振回路部は、具体的には、GROGatedRingOscillator回路で構成される。GROGatedRingOscillator回路とは、Gatedinverterで構成したリング発振器である。Gatedinverterで構成したリング発振器は、奇数個のインバータを用い、各インバータの出力が鎖状に別のインバータに入力され、最終段のインバータの出力は初段のインバータに入力される構成になっており、全体としてリング構造になっている。奇数個のインバータ鎖は、全体として入力の論理否定となる。各インバータは遅延時間をもつため、初段インバータへの入力から遅延時間後に最終段のインバータが初段入力の論理否定を出力する。そして、これが再び初段インバータに入力される。これらのプロセスが繰り返されることで発振する。GRO回路を用いることにより、Δ-Σ変調のノイズシェイプ特性を利用できる。また、上記3の誤差伝搬回路部とは、前段のリング発振回路部の位相情報から量子化雑音これを量子化誤差というを含んだ遅延情報を取り出し、後段のリング発振回路部へ伝達するものである。具体的には、前段のリング発振回路部の出力発振波形をフリップフロップのクロック入力に供給する。また、上記4のカウンタ回路部とは、時間的に変化するアナログ入力電圧としてパルスの幅がリング発振回路部へ入力され、そのパルス幅の間にリング発振回路部の出力発振波形をカウントしていくことにより、入力されたアナログ入力電圧値を量子化し、離散化デジタルデータを得るものである。また、上記5の出力信号生成部とは、各カウンタ回路部の出力カウント値を減算処理して出力信号を生成するもので、DSPDigitalSignalProcessorなどで処理される。この出力信号生成部に、後述するVT変換回路の非線形性補正も含まれる。また、上記6のリセット部とは、各誤差伝搬回路部および各カウンタ回路部をサンプリングクロックCKでリセットするものである。なお、サンプリングクロックCKの代わりに、VT変換回路部の出力信号を用いてもよい。ここで、誤差伝搬回路部が、Dフリップフロップ回路であることがより好ましい。量子化誤差はGROの出力発振波形に含まれており、Dフリップフロップ回路を用いることにより、前段のGROの出力発振波形の立ち上がりを検知して量子化誤差を含んだデータを得ることができる。また、出力信号生成部が、デシメーションフィルタ回路を備え、出力信号に対してデシメーションフィルタ処理を施し平滑化を行うことが好ましい。また、VT変換回路部は、具体的には、下記a~cから成り、インバータの出力ノードから時間領域データを出力できるものである。aインバータbインバータの入力ノードと基準電位ノードとの間に並列に挿入される、ゲートとドレインが結合された第1のMOSトランジスタ、および入力電圧信号がゲートに供給される第2のMOSトランジスタcインバータの入力ノードと電源電位ノードとの間に挿入され、サンプリングクロックCKがゲートに供給される第3のMOSトランジスタかかる構成のVT変換回路部によれば、アナログ入力電圧に応じてパルス幅がアナログ的に変化するパルス波データを得ることができる。上記bのゲートとドレインが結合された第1のMOSトランジスタおよび入力電圧信号がゲートに供給される第2のMOSトランジスタ側が、電流源になり、ドレインに蓄積された電荷を引き抜くことが動作原理である。上記cの第3のMOSトランジスタのゲートに供給されるサンプリングクロックCKがLowで電荷が供給され、上記aのインバータがLowを出力する。一方、サンプリングクロックCKがHighになり電荷供給がストップするとあるスピードで、第1のMOSトランジスタ側へ電荷が引き抜かれる。第2のMOSトランジスタ側へ電荷が引き抜かれるスピードは第2のMOSトランジスタのゲートに供給される入力電圧信号によって変化し、インバータの閾値を下回るとインバータがHighを出力する。つまり入力電圧信号によって、この電荷の引き抜きスピード変化し、VT変換を行っている。詳細については、後述の実施例で回路図を参照しながら説明する。また、出力信号生成部がデシメーションフィルタ回路と上記のVT変換回路部のキャリブレーション回路とを更に備え、出力信号生成部によるデシメーションフィルタ処理後の出力データに対して、キャリブレーション回路を用いて非線形性補正を行うことがより好ましい。上述のVT変換回路部のVT特性は完全な線形性を有しないが、入力電圧に対して単調増加であることを利用して、デシメーションフィルタ処理後に非線形性補正を行う。また、非線形性補正に必要な係数については、キャリブレーションにより事前に取得する。次に、本発明のTD変換器は、時間領域データを入力するN段Nは複数のリング発振回路部と、前段のリング発振回路部と次段のリング発振回路部の間に挿入され、前段のリング発振回路部の位相情報から量子化誤差を含んだ遅延情報を取り出し、後段のリング発振回路部へ伝搬する誤差伝搬回路部と、各段のリング発振回路部の出力発振波形の波数を計測するカウンタ回路部と、各カウンタ回路部の出力カウント値から出力信号を生成する出力信号生成部と、各誤差伝搬回路部および各カウンタ回路部をリング発振回路部の入力信号タイミングでリセットするリセット部と、を備え、遅延時間値をデジタル変換することを特徴とする。かかる構成によれば、量子化誤差を伝播し、高次ノイズシェイプが可能となるオペアンプレスキャパシタレスTD変換器を実現できる。ここで、上記の誤差伝搬回路部は、前段のリング発振回路部からの出力発振波形の立ち上がりを検知し、量子化誤差を含んだ時間領域データを取得した後、前段のリング発振回路部の出力発振波形の波数のカウント値の分だけ減算することにより量子化誤差を伝達するもので、具体的には、Dフリップフロップ回路であることが好ましい。量子化誤差はGROの出力発振波形に含まれており、Dフリップフロップ回路を用いることにより、前段のGROの出力発振波形の立ち上がりを検知して量子化誤差を含んだデータを得ることができる。また、リング発振回路部は、具体的には、Gatedinverterで構成したリング発振器であるGROGatedRingOscillator回路である。GRO回路を用いることにより、Δ-Σ変調のノイズシェイプ特性を利用できる。本発明によれば、量子化誤差を伝播し、時間領域で高次ノイズシェイプが可能となるオペアンプレスキャパシタレスのAD変換器ならびにTD変換器を構築できるといった効果がある。本発明のAD変換器ならびにTD変換器によれば、リング発振器およびロジック回路で構成されることから、小面積、低消費電力で、かつ、微細プロセスに適した構成をとることが可能となる。以下、本発明の実施形態について、図面を参照しながら詳細に説明していく。なお、本発明の範囲は、以下の実施例や図示例に限定されるものではなく、幾多の変更及び変形が可能である。図3に、本発明のAD変換器の機能ブロック図を示す。また、図4には、具体的に、本発明のAD変換器の一実施形態の回路構成図を示す。図3の機能ブロック図に示すAD変換器は、アナログ入力電圧とサンプリングクロックCKを入力して、アナログ入力電圧を対応する遅延時間に変換し時間領域データを出力するVT変換回路部4を有し、時間領域データを入力するN段Nは複数のリング発振回路部を備える。ここでは、3段のリング発振回路部8が設けられている。また、1段目のリング発振回路部と2段目のリング発振回路部の間に誤差伝搬回路部1が挿入され、2段目のリング発振回路部と3段目のリング発振回路部の間に誤差伝搬回路部2が挿入されている。誤差伝搬回路部1は、1段目のリング発振回路部の位相情報から量子化誤差を含んだ遅延情報を取り出し、2段目のリング発振回路部へ伝搬する。また、誤差伝搬回路部2は、2段目のリング発振回路部の位相情報から量子化誤差を含んだ遅延情報を取り出し、3段目のリング発振回路部へ伝搬する。ここで、リング発振回路部には、GROGatedRingOscillatorを利用することが好適である。また、各段のリング発振回路部の出力発振波形の波数を計測するカウンタ回路部3が設けられている。そして、各カウンタ回路部3の出力カウント値から出力信号を生成する出力信号生成部がある。また、各誤差伝搬回路部および各カウンタ回路部をサンプリングクロックCKでリセットするリセット部がある。次に、2段のGRO回路部で構成されるAD変換器の具体的な回路構成図を図4に示す。図4の回路構成図に示すAD変換器は、VT変換回路部4と、時間領域データを入力する2段のGRO回路部1と、前段のGRO回路部1と後段のGRO回路部1の間に挿入され、量子化誤差を含んだ前段のGRO回路部1の出力発振波形を伝搬する誤差伝搬回路部として動作するDフリップフロップ2と、GRO回路部1の出力発振波形GROout1,GROout2の波数を計測するカウンタ回路部3と、各カウンタ回路部3の出力カウント値Dout1,Dout2から出力信号を生成する出力信号生成部として動作するDSPDigitalSignalProcessor5と、Dフリップフロップ2および2つのカウンタ回路部3をサンプリングクロックCKでリセットするリセット部7と、DSP5によるデシメーションフィルタ処理後に非線形性補正を行うキャリブレーション回路6から構成される。量子化誤差はGROの出力発振波形に含まれており、Dフリップフロップで最初のGROからの出力発振波形GROoutの立ち上がりを検知して、量子化誤差QNを含んだデータTQNを得る。その後、発振をカウントした値Doutの分だけ減算することで量子化誤差を伝達することが可能となる。取り出された量子化誤差QNを含む遅延情報は、次段に配置されたGROへと入力されることになる。TQNにはGROoutの発振回数Doutが含まれているため、量子化誤差QNだけを取り出すためにはDoutを引く必要がある。Doutはデジタル値であるため、出力信号生成部において減算処理をすればよい。上述した如く、GROは1次のΔ-Σ変調特性を有しており、誤差伝搬回路部として動作するDフリップフロップにより量子化誤差がGRO間で伝達されることで、高次ノイズシェイピング効果を得ることが可能となる。誤差伝搬回路部として動作するDフリップフロップについて、図5と図6を参照して更に説明する。図5に示すように、このDフリップフロップにおいては、入力Dの信号状態が1に固定されていることから、クロック入力の立ち上がりタイミングの時には、1の信号状態が出力Qに出力され保持されることになる。Dフリップフロップでは、次のクロックの立ち上がりが入力されるまで、入力Dの状態に関係なく出力Qは保持される。図5に示すように、このDフリップフロップのクロック入力には、GROの出力発振波形GROoutが供給される。したがって、GROの出力発振波形GROoutの立ち上がりタイミングの時には、1の信号状態が出力Qに出力され保持され、その後は、サンプリングクロックCKによるリセット信号RBが入るまで出力Qは、1を保持することになる。図6に誤差伝搬回路部として動作するDフリップフロップの動作タイミングを示す。VT変換回路部から時間的に変化するパルスの幅がGROへ入力Tinされると、GROから出力発振波形GROoutが出される。この出力発振波形GROoutは、カウンタ回路部の入力と、Dフリップフロップのクロック入力として供給される。カウンタ回路部では、出力発振波形GROoutの波数がカウントされ、カウント値Doutが出力される。また、Dフリップフロップの出力Qからは入力Dの信号状態1が出力される。これらのカウント値DoutとDフリップフロップの出力の1のパルス幅TQNには量子化誤差QNが含まれており、下記数式1となる。ここで、TQNには、GROoutの発振回数DoutとQNが含まれている。また、最初のDoutの立ち上がりは差し引かれるので、1を減算処理する必要があるが、これは、後段の出力信号生成部において減算処理をすればよい。数1TQN=Dout-1QN数式1図14に本発明のTD変換器の機能ブロック図を示す。上述の本発明のAD変換器の機能ブロック図図3と比べると、VT変換回路部の有無が異なる。また、図15に本発明のTD変換器の一例として、2段のGRO回路部で構成されるTD変換器の具体的な回路構成を示す。上述の本発明のAD変換器の回路構成図図4と比べると、VT変換回路部およびVT変換特性のキャリブレーション回路部の有無が異なる。次に、実施例1では、本発明のAD変換器におけるVT変換回路部の一実施形態について説明する。図7は、実施例1のVT変換回路部の回路構成図および動作説明図を示している。また、図9は実施例1のVT変換回路部のVT変換特性グラフを示している。図7に示すように、VT変換回路部は、aインバータIN1と、bインバータIN1の入力ノードと基準電位ノードとの間に並列に挿入される、ゲートとドレインが結合された第1のMOSトランジスタM1、および入力電圧信号Vinがゲートに供給される第2のMOSトランジスタM2と、cインバータIN1の入力ノードと電源電位ノードとの間に挿入され、サンプリングクロックCKがゲートに供給される第3のMOSトランジスタM3とから構成され、インバータIN1の出力ノードから時間領域データTinを出力できるものである。第1のMOSトランジスタM1と第2のMOSトランジスタM2はNMOSで構成され、第3のMOSトランジスタM3はPMOSで構成される。ドレインに蓄積された電荷をNMOS側が電流源になり引き抜く。CKがLowで電荷が供給され、インバータIN1がLowを出力する。CKがHighになり電荷供給がストップするとNMOS側があるスピードで電荷を引き抜き、ゲート電圧が閾値を下回るNMOS側へとインバータがHighを出力する。この引き抜きスピードがVinによって変化することによりVT変換を行う。この構成により、Vinの入力にかかわらずPMOS側から必ず各サンプリングクロックCKのタイミングでリセットがかかる構造となっている。図8に実施例1のVT変換回路部を用いたAD変換器図4の回路構成図を参照の動作タイミングチャートを示す。図8では、1~3の3回のサンプリングクロックCKが入った様子を示している。サンプリングクロックCKが立ち上がると、VT変換回路部の出力TinがVT変換によりCKが遅延する形で立ち上がる。出力Tinが立ち上がっている間、前段のGRO回路部1から出力発振波形GROout1が得られる。出力発振波形GROout1はカウンタ回路部の入力とDフリップフロップのクロック入力として供給され、Tin入力時間がGRO回路部1とカウンタ回路部3で量子化される。カウント値Dout1とDフリップフロップ2の出力値TQN1には量子化誤差QNが含まれる。Dフリップフロップ2により、前回の量子化誤差QNが次のサンプリングクロックCKのタイミング時まで保持される。Dフリップフロップ2の出力値TQN1が立ち上がっている間、後段のGRO回路部の出力発振波形GROout2が得られる。図9に示すVT変換特性は、SPICEによるシミュレーションで得たものである。VT特性は完全な線形性を有しないが、Vに対して単調増加であることを利用して、DSPによるデシメーションフィルタ処理後に非線形性補正を行う。非線形性補正に必要な係数は、DCsweep信号によるキャリブレーションにより事前に取得する。このAD変換器のアーキテクチャを、CMOS40nmプロセスを用いて、実際にレイアウトを行った。回路面積は640μm2、動作時における消費電力はVT変換回路部と2つのGRO回路部、Dフリップフロップとカウンタを含むロジック回路部が、それぞれ1344μW、1008μW、3480μWとなり、AD変換器全体としては5832μWとなった。数値計算ソフトウェアを用いて時間遅延データを生成し、1次及び2次のΔ-Σ変調性能評価をSPICEにてシミュレーションした。なお、数値計算ソフトウェアには、MATLABを使用した。図10に、実施例1のVT変換回路部を用いたAD変換データのSPICEシミュレーションにより得られた出力スペクトラムを示す。1次の出力結果と2次の出力結果を比べると、2次のΔ-Σ変調のノイズシェイプ特性が1次のΔ-Σ変調のノイズシェイプ特性を上回っていることが確認できた。なお、2次高調波が目立っているが、このノイズはMATLABの時間精度の限界により発生したものである。図11に、AD変換後デシメーションされたシミュレーション結果の出力スペクトラムを示す。aではVT変換回路部の非線形性の補正を行っておらず、bではVT変換回路部の非線形性の補正を行った結果である。補正前であるaでは、SFDRSpuriousFreeDynamicRangeが3494dBであるのに対して、補正後であるbではSFDRが523dBである。非線形性の補正を行うことにより、SFDRが1736dB改善されることが確認できた。補正後のSNDRは45dBを達成できた。図12に実施例1のVT変換回路部の入力をDCスイープした際の実測の特性を示す。電源電圧08~11Vまでのそれぞれの場合において、VT変換特性が単調増加している箇所から判断して、04~11Vまでがダイナミックレンジであることがわかる。VT変換回路部の電源電圧を変化させたときのAD変換器のデジタル出力値が、VT変換回路部の電源電圧を下げるとVT変換のゲインが上昇し、反対にVT変換回路部の電源電圧を上げるとVT変換のゲインが下がるという結果が確認できる。一方、GRO回路部の電源電圧を上げると、GRO回路部の発振周波数が増大することから、VT変換のゲインが上昇する。図12において、eVT変換回路部へ09V,GRO回路部へ1Vの電源電圧を加えた際の特性がもっとも変換ゲインが高いことがわかる。実測において電源電圧を08Vから11Vまで変化させたときの各部消費電力をまとめたものを下記表1に示す。電圧が高いほど、GRO回路部の発振周波数が上がるためカウンタ回路部に負荷がかかり、加えて処理ビット数が増加するためロジック回路部の消費電力が大きく上昇している。実施例1のAD変換器におけるアナログブロックであるVT変換回路部の消費電力は全体からの比率として小さなものであることがわかる。ほとんどの消費電力がロジック回路部で占められているためスケーリングによる影響は大きく、小面積、低消費電力で、かつ、微細プロセスに適した構成を実現できるのである。実施例1のVT変換回路部の特性に合わせた補正後の実測の出力スペクトラムを図13に示す。この時の測定条件は、サンプリング周波数が5MHz,入力周波数が10kHz,VT変換回路部の電源電圧は09V,GROの電源電圧は10Vとして、VT変換特性のゲインが最も高い状態で行った。補正前に比べて、2次高調波及び3次高調波が下がり改善が見られた。しかしながら、若干の2次成分が残存している結果となった。この時のSFDR値は4248dBである。また、SNRは3869dBである。VT変換回路部のVT変換特性を取得した結果において、多少のヒステリシス成分が見られたため、補正処理の際にはVT変換特性におけるヒステリシス成分除去のためフィルタリング及び平滑化処理を出力信号生成部で行った。"