"磁化方向が可変である記録層と、磁化方向が不変である参照層と、前記記録層及び前記参照層に挟まれたトンネルバリア層とを有する磁気抵抗素子と、前記磁気抵抗素子に第1及び第2のデータをそれぞれ書き込むための第1及び第2の書き込み電圧を用いて、前記磁気抵抗素子にデータを書き込む書き込み回路と、を具備し、前記書き込み回路は、前記磁気抵抗素子に前記第1の書き込み電圧を印加する前に、前記第1の書き込み電圧と逆極性のダミー電圧を印加することを特徴とする磁気メモリ。前記ダミー電圧は、前記第2の書き込み電圧以下であることを特徴とする請求項1に記載の磁気メモリ。磁化方向が可変である記録層と、磁化方向が不変である参照層と、前記記録層及び前記参照層に挟まれたトンネルバリア層とを有する磁気抵抗素子と、前記磁気抵抗素子に第1及び第2のデータをそれぞれ書き込むための第1及び第2の書き込み電圧を用いて、前記磁気抵抗素子にデータを書き込む書き込み回路と、を具備し、前記書き込み回路は、前記磁気抵抗素子に前記第1の書き込み電圧を印加した後に、前記第1の書き込み電圧と逆極性のダミー電圧を印加することを特徴とする磁気メモリ。前記ダミー電圧は、前記第2の書き込み電圧より小さいことを特徴とする請求項3に記載の磁気メモリ。前記第1の書き込み電圧を用いた第1の書き込み動作は、前記第2の書き込み電圧を用いた第2の書き込み動作に比べて、前記磁気抵抗素子の絶縁破壊寿命又は抵抗変動寿命が短いことを特徴とする請求項1乃至4のいずれかに記載の磁気メモリ。実施形態は、磁気抵抗素子の寿命を改善することが可能な磁気メモリを提供する。実施形態に係る磁気メモリは、磁化方向が可変である記録層と、磁化方向が不変である参照層と、前記記録層及び前記参照層に挟まれたトンネルバリア層とを有する磁気抵抗素子と、前記磁気抵抗素子に第1及び第2のデータをそれぞれ書き込むための第1及び第2の書き込み電圧を用いて、前記磁気抵抗素子にデータを書き込む書き込み回路とを具備する。前記書き込み回路は、前記磁気抵抗素子に前記第1の書き込み電圧を印加する前に、前記第1の書き込み電圧と逆極性のダミー電圧を印加する。以下、実施形態について図面を参照して説明する。ただし、図面は模式的または概念的なものであり、各図面の寸法および比率などは必ずしも現実のものと同一とは限らないことに留意すべきである。以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。[第1の実施形態][1.磁気メモリの構成]図1は、第1の実施形態に係るMRAM磁気メモリ10の構成を示すブロック図である。メモリセルアレイ11は、MTJ素子磁気抵抗素子を含むメモリセルがマトリクス状に配列されて構成されている。メモリセルアレイ11には、それぞれが第1の方向に延在するm本のワード線WL1~WLm、及びそれぞれが第1の方向と交差する第2の方向に延在するn本のビット線対BL1,/BL1~BLn,/BLnが配設されている。m及びnはそれぞれ、1以上の整数である。ワード線WL1~WLmには、ロウデコーダ12が接続されている。ロウデコーダ12は、ロウアドレスに基づいて、m本のワード線WLのいずれか1本を選択する。ビット線対BL1,/BL1~BLn,/BLnには、カラム選択回路13を介して、読み出し回路センスアンプ15及び書き込み回路ライトドライバ16が接続されている。カラム選択回路13は、例えば、全ビット線に対応する数のNチャネルMOSFETMetalOxideSemiconductorFieldEffectTransistorを備えており、カラムデコーダ14の指示に応じて、動作に必要なビット線対BL,/BLを選択する。カラムデコーダ14は、カラムアドレスをデコードし、このデコード信号をカラム選択回路13に送る。読み出し回路15は、読み出し対象である選択メモリセルに読み出し電圧を印加する。そして、選択メモリセルに流れる読み出し電流に基づいて、選択メモリセルに記憶されたデータを検知する。読み出し回路15によって読み出されたデータは、入出力バッファI/Oバッファ19を介して外部に出力される。書き込み回路16は、I/Oバッファ19を介して、外部から書き込みデータを受ける。書き込み回路16は、書き込み対象である選択メモリセルに接続されたビット線対BL,/BLに書き込み電圧を印加する。そして、選択メモリセルに書き込み電流を流すことで、選択メモリセルにデータを書き込む。アドレスバッファ17は、外部からアドレスを受ける。そして、アドレスバッファ17は、ロウアドレスをロウデコーダ12に送り、カラムアドレスをカラムデコーダ14に送る。制御信号バッファ18は、外部から制御信号を受け、この制御信号を読み出し回路15及び書き込み回路16に送る。図2は、メモリセルアレイ11の回路図である。図2では、2×2個のメモリセルMCを一例として示している。メモリセルMCは、1個のMTJ素子21と、1個の選択トランジスタ22とを備えている。選択トランジスタ22としては、例えば、NチャネルMOSFETが用いられる。MTJ素子21の一端は、ビット線BLに接続され、MTJ素子21の他端は、選択トランジスタ22の電流経路の一端に接続されている。選択トランジスタ22の電流経路の他端は、ビット線/BLに接続されている。選択トランジスタ22のゲートは、ワード線WLに接続されている。図3は、MTJ素子21の断面図である。MTJ素子21は、記録層記憶層、自由層ともいう21A、非磁性層トンネルバリア層21B、参照層固定層ともいう21Cが順に積層されて構成されている。なお、積層順序は逆転していても構わない。記録層21A及び参照層21Cはそれぞれ、強磁性材料からなる。トンネルバリア層21Bとしては、MgOなどの絶縁層が用いられる。記録層21A及び参照層21Cはそれぞれ、膜面に垂直な方向の磁気異方性を有し、それらの容易磁化方向は膜面に対して垂直である。なお、記録層21A及び参照層21Cの磁化方向は、膜面に平行であってもよい。記録層21Aは、磁化或いはスピン方向が可変である反転する。参照層21Cは、磁化方向が不変である固定されている。参照層21Cは、記録層21Aよりも十分大きな垂直磁気異方性エネルギーを持つように設定する。磁気異方性の設定は、材料構成や膜厚を調整することで可能である。このようにして、記録層21Aの磁化反転電流を小さくし、参照層21Cの磁化反転電流を記録層21Aのそれよりも大きくする。これにより、所定の書き込み電流に対して、磁化方向が可変の記録層21Aと磁化方向が不変の参照層21Cとを備えたMTJ素子21を実現できる。図4は、MTJ素子21の磁化状態を説明する模式図である。本実施形態では、MTJ素子21に直接に書き込み電流を流し、この書き込み電流によってMTJ素子21の磁化状態を制御するスピン注入書き込み方式を採用する。MTJ素子21は、記録層21Aと参照層21Cとの磁化の相対関係が平行か反平行かによって、低抵抗状態と高抵抗状態とのいずれかをとることができる。図4aに示すように、MTJ素子21に対して、記録層21Aから参照層21Cへ向かう書き込み電流を流すと、記録層21Aと参照層21Cとの磁化の相対関係が平行になる。この平行状態の場合、MTJ素子21の抵抗値は最も低くなり、MTJ素子21は低抵抗状態に設定される。MTJ素子21の低抵抗状態を、例えばデータ0と規定する。このような動作を0書き込みと呼ぶ。一方、図4bに示すように、MTJ素子21に対して、参照層21Cから記録層21Aへ向かう書き込み電流を流すと、記録層21Aと参照層21Cとの磁化の相対関係が反平行になる。この反平行状態の場合、MTJ素子21の抵抗値は最も高くなり、MTJ素子21は高抵抗状態に設定される。MTJ素子21の高抵抗状態を、例えばデータ1と規定する。このような動作を1書き込みと呼ぶ。これにより、MTJ素子21を1ビットデータ2値データを記憶可能な記憶素子として使用することができる。MTJ素子21の抵抗状態とデータとの割り当ては任意に設定可能である。MTJ素子21からデータを読み出す場合、読み出し回路15は、MTJ素子21に読み出し電圧を印加し、この時にMTJ素子21に流れる読み出し電流に基づいてMTJ素子21の抵抗値を検知する。この読み出し電圧は、スピン注入によって磁化反転する閾値よりも十分小さい値に設定される。[2.書き込み方式]図5は、MTJ素子に電圧パルスを印加した場合におけるMTJ素子具体的には、トンネルバリア層の絶縁破壊寿命を示すワイブル分布である。図5の横軸は、絶縁破壊寿命s、図5の縦軸は、lnを表している。Fは累積故障確率を表しており、lnは自然対数を表している。図5には、1片側の電圧パルス、例えば1書き込み用の電圧パルスを印加した場合の絶縁破壊寿命と、2両側の電圧パルス、すなわち1書き込み用の電圧パルスと0書き込み用の電圧パルスとを交互に印加した場合の絶縁破壊寿命とを比較して示している。図5の実験に使用したMTJ素子は、記録層にFe系のL10構造を有する垂直磁化膜、参照層にフェリ磁性体を含む垂直磁化膜、トンネルバリア層にMgOを用いている。電圧パルスのパルス幅は30ns程度、パルス周期は100ns程度で実験を行った。印加電圧は0.92V程度に設定した。なお、この実験で用いた電圧パルスは、加速試験用であり、実際の書き込み動作時に使用する電圧パルスよりも条件を厳しくしている。図5において、1書き込み用の電圧パルスを連続して印加した場合の累積故障確率F=63に相当する時間T63は約10sであり、1書き込み用の電圧パルスと0書き込み用の電圧パルスとを交互に印加した場合のそれは約1000sである。この数値から、極性の異なる電圧パルスを交互にMTJ素子に印加する場合は、同じ極性の電圧パルスを連続して印加する場合に比べて、約100倍の寿命の改善が見込まれる。この結果から、同じ極性の電圧パルスを連続して印加させない書き込みアルゴリズムを構築することによって、MTJ素子の絶縁破壊寿命を改善することができる。図6は、MTJ素子に印加される通常の書き込み電圧を説明する図である。図6aは0書き込み用の電圧パルスを説明する図、図6bは1書き込み用の電圧パルスを説明する図である。図6では、0書き込み用の電圧パルスV0を負の極性で表し、1書き込み用の電圧パルスV1を正の極性で表している。図6に示すように、通常の書き込み動作では、所定の大きさの電圧パルスを1パルスだけMTJ素子に印加する。なお、0書き込み用の電圧パルスV0及び1書き込み用の電圧パルスV1の絶対値及びパルス幅は同じである必要はなく、MTJ素子の特性に応じて0書き込み動作及び1書き込み動作がそれぞれ最適に行えるように適宜設定される。図7は、MTJ素子に印加される本実施形態の書き込み電圧を説明する図である。図7aは0書き込み動作時の書き込み電圧を説明する図、図7bは1書き込み動作時の書き込み電圧を説明する図である。図7aに示すように、0書き込み動作では、書き込み回路16は、0書き込み用の電圧パルスV0をMTJ素子に印加する前に、0書き込み用の電圧パルスV0とは逆極性のダミー電圧パルスDV1をMTJ素子に印加する。ダミー電圧パルスDV1は、MTJ素子に同じ極性の電圧パルスが連続して印加されるのを防ぐためのものであり、その大きさは、1書き込み用の電圧パルスV1の大きさと同じかそれよりも小さな電圧に設定する。具体的には、ダミー電圧パルスDV1の大きさは、1書き込み用の電圧パルスV1と同程度から半分程度の範囲で設定可能である。なお、ダミー電圧パルスDV1によってMTJ素子の磁化状態が変化する可能性があるが、最終的には0書き込み用の電圧パルスV0によってMTJ素子が低抵抗状態に設定されるので問題ない。図7bに示すように、1書き込み動作では、書き込み回路16は、1書き込み用の電圧パルスV1をMTJ素子に印加する前に、1書き込み用の電圧パルスV1とは逆極性のダミー電圧パルスDV0をMTJ素子に印加する。ダミー電圧パルスDV0は、MTJ素子に同じ極性の電圧パルスが連続して印加されるのを防ぐためのものであり、その大きさは、0書き込み用の電圧パルスV0の大きさと同じかそれよりも小さな電圧に設定する。具体的には、ダミー電圧パルスDV0の大きさは、0書き込み用の電圧パルスV0と同程度から半分程度の範囲で設定可能である。なお、ダミー電圧パルスDV0によってMTJ素子の磁化状態が変化する可能性があるが、最終的には1書き込み用の電圧パルスV1によってMTJ素子が高抵抗状態に設定されるので問題ない。本実施形態による書き込みシーケンスは、以下のA~Cの3通りが考えられる。A0書き込み動作は図7aで行い、1書き込み動作は図7bで行うB0書き込み動作は図7aで行い、1書き込み動作は図6bで行うC0書き込み動作は図6aで行い、1書き込み動作は図7bで行うMTJ素子は、上側が参照層か記録層かの違いや、材料や成膜プロセス条件の違いによって、1書き込みによるトンネルバリア層の絶縁破壊寿命が短い場合と、0書き込みによるトンネルバリア層の絶縁破壊寿命が短い場合とがある。1書き込みによるトンネルバリア層の絶縁破壊寿命が0書き込みに比べて短い場合には、少なくとも1書き込み用の電圧パルスV1と同じ極性の電圧パルスが連続して印加されることを避ける書き込みシーケンスであることが好ましいので、A或いはCの書き込み条件を採用することが好ましい。一方、0書き込みによるトンネルバリア層の絶縁破壊寿命が1書き込みに比べて短い場合には、少なくとも0書き込み用の電圧パルスV0と同じ極性の電圧パルスが連続して印加されることを避ける書き込みシーケンスであることが好ましいので、A或いはBの書き込み条件を採用することが好ましい。スピン注入書き込みは一般的には1書き込みの方が0書き込みよりも大きな電流が必要になるため、1書き込みの方が0書き込みよりも大きな電流値が設定される。そのため、同じ電流値に対してトンネルバリア層の絶縁破壊寿命が1書き込みと0書き込みとの両方で同等であるならば、実際に使用した場合にトンネルバリア層の絶縁破壊寿命は1書き込みが0書き込みよりも短くなると考えられる。この場合、Cの書き込み条件を採用することで、弱い側の1書き込みの絶縁破壊寿命を改善することができる。次に、データを連続してMTJ素子に書き込む動作について説明する。図8は、データ000をMTJ素子に書き込む動作における書き込み電圧を説明する図である。データ000、すなわちデータ0を3回連続してMTJ素子に書き込む場合、通常では図8aに示すように、0書き込み用の電圧パルスV0が連続して印加される。一方、本実施形態の0書き込み動作を採用した場合、図8bに示すように、ダミー電圧パルスDV1と0書き込み用の電圧パルスV0という極性の異なる電圧パルスが交互にMTJ素子に印加されることになり、0書き込み用の電圧パルスV0が連続してMTJ素子に印加されるのを防ぐことができる。図9は、データ111をMTJ素子に書き込む動作における書き込み電圧を説明する図である。データ111、すなわちデータ1を3回連続してMTJ素子に書き込む場合、通常では図9aに示すように、1書き込み用の電圧パルスV1が連続して印加される。一方、本実施形態の1書き込み動作を採用した場合、図9bに示すように、ダミー電圧パルスDV0と1書き込み用の電圧パルスV1という極性の異なる電圧パルスが交互にMTJ素子に印加されることになり、1書き込み用の電圧パルスV1が連続してMTJ素子に印加されるのを防ぐことができる。図10は、データ010をMTJ素子に書き込む動作における書き込み電圧を説明する図である。データ010、すなわちデータ0とデータ1とを交互にMTJ素子に書き込む場合、通常では図10aに示すように、0書き込み用の電圧パルスV0と1書き込み用の電圧パルスV1とが交互にMTJ素子に印加される。一方、本実施形態の0書き込み動作及び1書き込み動作を採用した場合、図10bに示すように、同じ極性の電圧パルスがMTJ素子に2回ずつ印加される。図8~図10から理解できるように、図7に示した本実施形態の書き込み動作を採用した場合、同じ極性の電圧パルスが連続してMTJ素子に印加される回数は最大2回であり、それ以上連続して同じ極性の電圧パルスがMTJ素子に印加されるのを防ぐことができる。なお、本実施形態の書き込み動作は、図1に示した書き込み回路16によって制御される。0書き込み用の電圧パルスV0をMTJ素子に印加する場合は、ビット線BLに接地電圧VSSを印加した状態で、ビット線/BLに電圧パルスV0を印加する。また、1書き込み用の電圧パルスV1をMTJ素子に印加する場合は、ビット線/BLに接地電圧VSSを印加した状態で、ビット線BLに電圧パルスV1を印加する。ダミー電圧パルスDV0及びDV1についても同様である。[3.効果]以上詳述したように第1の実施形態では、MRAM10は、MTJ素子にデータ0を書き込む0書き込み動作と、MTJ素子にデータ1を書き込む1書き込み動作とを実行する書き込み回路16を備えている。そして、0書き込み動作において、書き込み回路16は、0書き込み用の電圧パルスV0をMTJ素子に印加する前に、0書き込み用の電圧パルスV0とは逆極性のダミー電圧パルスDV1をMTJ素子に印加する。また、1書き込み動作において、書き込み回路16は、1書き込み用の電圧パルスV1をMTJ素子に印加する前に、1書き込み用の電圧パルスV1とは逆極性のダミー電圧パルスDV0をMTJ素子に印加する。従って第1の実施形態によれば、MTJ素子に同じ極性の書き込み電圧が何回も連続して印加されるのを防ぐことができる。これにより、トンネルバリア層が劣化するのを抑制できるので、MTJ素子の絶縁破壊寿命を改善することが可能となる。この結果、メモリとしての信頼性が高いMRAM10を実現することができる。なお、MTJ素子は、書き込み回数が増えるに伴い、その抵抗値例えばデータ0を記憶している時の抵抗値が変動する場合がある。具体的には、MTJ素子は、書き込み回数が増えるに伴い、その抵抗値が低下していく。MTJ素子に記憶されたデータは、読み出し回路15によってMTJ素子に書き込み電流よりも十分小さい読み出し電流を流し、この時のMTJ素子の抵抗値を検知することで読み出される。従って、MTJ素子の抵抗値が規定値よりも低下してしまうと、回路設計上、MTJ素子に記憶されたデータを正確に読み出すことができなくなる。このような読み出し動作の不具合を回避するため、MTJ素子の抵抗値が変動した際の下限値を規定し、MTJ素子の抵抗値が下限値を下回った時点をMTJ素子の抵抗変動寿命とする。MTJ素子の絶縁破壊寿命をMTJ素子の抵抗変動寿命に置き換えてもよい。すなわち、絶縁破壊寿命を抵抗変動寿命と読み替えても、本実施形態は、同様に成り立つ。[第2の実施形態]第2の実施形態では、0書き込み動作において、0書き込み用の電圧パルスV0をMTJ素子に印加した後に、0書き込み用の電圧パルスV0とは逆極性のダミー電圧パルスDV1をMTJ素子に印加する。また、1書き込み動作において、1書き込み用の電圧パルスV1をMTJ素子に印加した後に、1書き込み用の電圧パルスV1とは逆極性のダミー電圧パルスDV0をMTJ素子に印加する。これによって、MTJ素子に同じ極性の書き込み電圧が何回も連続して印加されるのを防ぐようにしている。図11は、第2の実施形態に係るMTJ素子に印加される書き込み電圧を説明する図である。図11aは0書き込み用の書き込み電圧を説明する図、図11bは1書き込み用の書き込み電圧を説明する図である。図11aに示すように、0書き込み動作では、書き込み回路16は、0書き込み用の電圧パルスV0をMTJ素子に印加した後に、0書き込み用の電圧パルスV0とは逆極性のダミー電圧パルスDV1をMTJ素子に印加する。ダミー電圧パルスDV1の大きさは、1書き込み用の電圧パルスV1の大きさより小さく設定される。具体的には、ダミー電圧パルスDV1で記録層の磁化が反転してしまうことがないように、ダミー電圧パルスDV1の大きさは、MTJ素子の磁化配列が平行状態から反平行状態へ反転する確率が十分に小さくなるように設定される。例えば、1書き込み方向の読み出し電圧をMTJ素子に印加して読み出しを行う場合には、ダミー電圧パルスは、読み出し電圧程度に設定する。図11bに示すように、1書き込み動作では、書き込み回路16は、1書き込み用の電圧パルスV1をMTJ素子に印加した後に、1書き込み用の電圧パルスV1とは逆極性のダミー電圧パルスDV0をMTJ素子に印加する。ダミー電圧パルスDV0の大きさは、0書き込み用の電圧パルスV0の大きさより小さく設定される。具体的には、ダミー電圧パルスDV0で記録層の磁化が反転してしまうことがないように、ダミー電圧パルスDV0の大きさは、MTJ素子の磁化配列が反平行状態から平行状態へ反転する確率が十分に小さくなるように設定される。例えば、0書き込み方向の読み出し電圧をMTJ素子に印加して読み出しを行う場合には、ダミー電圧パルスは、読み出し電圧程度に設定する。なお、本実施形態では、ダミー電圧パルスDV1の大きさは、1書き込み用の電圧パルスV1の大きさより小さく設定されるので、ダミー電圧パルスDV1によってMTJ素子に流れる電流は、1書き込み用の電圧パルスV1によってMTJ素子に流れる電流よりも小さくなる。よって、ダミー電圧パルスDV1のパルス幅は、1書き込み用の電圧パルスV1のパルス幅より大きいことが好ましい。これにより、ダミー電圧パルスDV1によってMTJ素子に流れる積算電流を1書き込み用の電圧パルスV1によってMTJ素子に流れる積算電流と同程度に設定することが可能となる。この結果、ダミー電圧パルスDV1をMTJ素子に印加した場合と、1書き込み用の電圧パルスV1をMTJ素子に印加した場合とで、MTJ素子にかかる負荷が同程度となるため、MTJ素子の絶縁破壊寿命又は抵抗変動寿命がより改善することが期待される。同様に、ダミー電圧パルスDV0のパルス幅は、0書き込み用の電圧パルスV0のパルス幅より大きいことが好ましい。このようなダミー電圧パルスのパルス幅の設定手法は、第1の実施形態に適用することも可能である。以上詳述したように第2の実施形態によれば、MTJ素子に同じ極性の書き込み電圧が何回も連続して印加されるのを防ぐことができる。これにより、トンネルバリア層が劣化するのを抑制できるので、MTJ素子の絶縁破壊寿命を改善することが可能となる。この結果、メモリとしての信頼性が高いMRAM10を実現することができる。なお、第1の実施形態と同様に、0書き込み動作及び1書き込み動作のうちMTJ素子の絶縁破壊寿命或いは抵抗変動寿命が短い書き込み動作にのみダミー電圧パルスを印加するようにしてもよい。以下に、交互書き込みによってMTJ素子の絶縁破壊寿命又は抵抗変動寿命が改善する理由について考察する。図12は、MTJ素子21に書き込み電圧を印加した場合のトンネルバリア層21Bの状態を説明する模式図である。図12aは、MTJ素子21の初期状態、すなわち書き込み動作が行われていない状態を示している。トンネルバリア層21Bのうち参照層21Cに近い側には、複数の格子欠陥酸素欠損を含むが形成されている。図12bは、例えば参照層21Cを接地しかつ記録層21Aに正の書き込み電圧を印加する書き込み動作、すなわちMTJ素子21に片側書き込み動作を連続して行う場合の格子欠陥の様子を示している。トンネルバリア層21Bの格子欠陥は、それに印加される電界によって移動する。このため、片側書き込みでは、トンネルバリア層21Bに連続して一方向の電界が印加されるので、格子欠陥が記録層21A側に移動する。この時、トンネルバリア層21B内には、格子欠陥を通るリークパスが発生する確率が上がる。このリークパスが原因となって、MTJ素子21の絶縁破壊が進行したり、MTJ素子の抵抗変動が大きくなったりするものと考えられる。図12cは、MTJ素子21に極性の異なる電圧パルスを交互に印加する書き込み動作、すなわちMTJ素子21に交互書き込み動作を連続して行う場合の格子欠陥の様子を示している。交互書き込みでは、格子欠陥の移動方向がパルス毎に変わるので、格子欠陥の状態が図12aの初期状態とあまり変化せず、リークパスが発生する確率が低下する。このため、MTJ素子21の絶縁破壊寿命又は抵抗変動寿命が改善するものと考えられる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"