"以下の工程を含む半導体装置の製造方法:a第1の主面および第2の主面を有する半導体ウエハの前記第1の主面上のほぼ全面に金属膜を形成する工程;b前記金属膜上に、パターンを有するレジスト膜を形成する工程;c前記レジスト膜がある状態で、実質的に異方性ドライエッチングを用いることなく、エッチングすることによって、前記金属膜をパターニングする工程;d前記工程cの後、前記レジスト膜を除去する工程;e前記工程dの後、前記半導体ウエハの前記第1の主面側のほぼ全体を負に帯電させる工程、ここで、前記工程cは、以下の下位工程を含む:c1前記金属膜を構成する第1のメタル層を、等方性ドライエッチングにより、パターニングする工程。前記1項の半導体装置の製造方法において、前記金属膜は、以下を有する:x1下層の前記第1のメタル層;x2上層の第2のメタル層、ここで、前記第1のメタル層は、バリアメタル層であり、前記第2のメタル層は、アルミニウム系メタル層である。前記2項の半導体装置の製造方法において、前記工程cは、以下の下位工程を含む:c2前記下位工程c1の前に、前記レジスト膜をマスクとして、前記第2のメタル層に対して、ウエットエッチングを実行することにより、前記第2のメタル層をパターニングする工程。前記3項の半導体装置の製造方法において、前記工程eは、導電性処理液を用いたウエット処理により実行される。前記4項の半導体装置の製造方法において、前記金属膜は、主に、前記半導体ウエハの前記第1の主面上の絶縁膜上に形成されている。前記5項の半導体装置の製造方法において、更に、以下の工程を含む:f前記工程eの後、前記金属膜上のほぼ全面に、ファイナルパッシベーション膜を形成する工程。前記6項の半導体装置の製造方法において、前記工程dは、アッシング処理により実行される。前記7項の半導体装置の製造方法において、前記導電性処理液は、ポリマー剥離液である。前記8項の半導体装置の製造方法において、前記導電性処理液は、前記ウエハをスピンさせた状態で、前記第1の主面側に供給される。前記9項の半導体装置の製造方法において、前記導電性処理液は、酢酸およびアンモニアを主要な成分として含む水溶液である。以下の工程を含む半導体装置の製造方法:a第1の主面および第2の主面を有する半導体ウエハの前記第1の主面上のほぼ全面に金属膜を形成する工程;b前記金属膜上に、パターンを有するレジスト膜を形成する工程;c前記レジスト膜がある状態で、実質的に側壁ポリマーの形成を伴うドライエッチングを用いることなく、エッチングすることによって、前記金属膜をパターニングする工程;d前記工程cの後、前記レジスト膜を除去する工程;e前記工程dの後、前記半導体ウエハの前記第1の主面側のほぼ全体を負に帯電させる工程、ここで、前記工程cは、以下の下位工程を含む:c1前記金属膜を構成する第1のメタル層を、実質的に側壁ポリマーの形成を伴うことなく、ドライエッチングすることにより、パターニングする工程。前記11項の半導体装置の製造方法において、前記金属膜は、以下を有する:x1下層の前記第1のメタル層;x2上層の第2のメタル層、ここで、前記第1のメタル層は、バリアメタル層であり、前記第2のメタル層は、アルミニウム系メタル層である。前記12項の半導体装置の製造方法において、前記工程cは、以下の下位工程を含む:c2前記下位工程c1の前に、前記レジスト膜をマスクとして、前記第2のメタル層に対して、ウエットエッチングを実行することにより、前記第2のメタル層をパターニングする工程。前記13項の半導体装置の製造方法において、前記工程eは、導電性処理液を用いたウエット処理により実行される。前記14項の半導体装置の製造方法において、前記金属膜は、主に、前記半導体ウエハの前記第1の主面上の絶縁膜上に形成されている。前記15項の半導体装置の製造方法において、更に、以下の工程を含む:f前記工程eの後、前記金属膜上のほぼ全面に、ファイナルパッシベーション膜を形成する工程。前記16項の半導体装置の製造方法において、前記工程dは、アッシング処理により実行される。前記17項の半導体装置の製造方法において、前記導電性処理液は、ポリマー剥離液である。前記18項の半導体装置の製造方法において、前記導電性処理液は、前記ウエハをスピンさせた状態で、前記第1の主面側に供給される。前記19項の半導体装置の製造方法において、前記導電性処理液は、酢酸およびアンモニアを主要な成分として含む水溶液である。本願発明者らが、プラズマ処理等による半導体ウエハのチャージアップの影響を検討したところによると、半導体ウエハ等にドライエッチング等を施すと、通常、その結果として、半導体ウエハは、主に電気的に正側に偏った不均一な帯電状態となることが明らかとなった。これは、ドライエッチング等によって、正の可動イオン等がウエハの表面やその近傍に残存し、不均一に分布していることを示すものであり、個々の半導体チップとされた後も残存して、動作に悪影響を及ぼす恐れがある。本願発明は、これらの課題を解決するためになされたものである。本発明の目的は、信頼性の高い半導体装置の製造プロセスを提供することにある。本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。すなわち、本願の一つの発明は、通常、ポリマー除去液等を使用する必要のないメタル膜加工工程に於いて、加工用レジスト膜の除去後、ポリマー除去液類似の導電性処理液との摩擦により、ウエハ全体を負に帯電させるものである。本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。すなわち、通常、ポリマー除去液等を使用する必要のないメタル膜加工工程に於いて、加工用レジスト膜の除去後、ポリマー除去液類似の導電性処理液との摩擦により、ウエハ全体を負に帯電させることにより、プラズマ処理等による不所望な帯電を防止することができる。実施の形態の概要先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。1.以下の工程を含む半導体装置の製造方法:a第1の主面および第2の主面を有する半導体ウエハの前記第1の主面上のほぼ全面に金属膜を形成する工程;b前記金属膜上に、パターンを有するレジスト膜を形成する工程;c前記レジスト膜がある状態で、実質的に異方性ドライエッチングを用いることなく、エッチングすることによって、前記金属膜をパターニングする工程;d前記工程cの後、前記レジスト膜を除去する工程;e前記工程dの後、前記半導体ウエハの前記第1の主面側のほぼ全体を負に帯電させる工程、ここで、前記工程cは、以下の下位工程を含む:c1前記金属膜を構成する第1のメタル層を、等方性ドライエッチングにより、パターニングする工程。2.前記1項の半導体装置の製造方法において、前記金属膜は、以下を有する:x1下層の前記第1のメタル層;x2上層の第2のメタル層、ここで、前記第1のメタル層は、バリアメタル層であり、前記第2のメタル層は、アルミニウム系メタル層である。3.前記2項の半導体装置の製造方法において、前記工程cは、以下の下位工程を含む:c2前記下位工程c1の前に、前記レジスト膜をマスクとして、前記第2のメタル層に対して、ウエットエッチングを実行することにより、前記第2のメタル層をパターニングする工程。4.前記1から3項のいずれか一つの半導体装置の製造方法において、前記工程eは、導電性処理液を用いたウエット処理により実行される。5.前記1から4項のいずれか一つの半導体装置の製造方法において、前記金属膜は、主に、前記半導体ウエハの前記第1の主面上の絶縁膜上に形成されている。6.前記1から5項のいずれか一つの半導体装置の製造方法において、更に、以下の工程を含む:f前記工程eの後、前記金属膜上のほぼ全面に、ファイナルパッシベーション膜を形成する工程。7.前記1から6項のいずれか一つの半導体装置の製造方法において、前記工程dは、アッシング処理により実行される。8.前記4から7項のいずれか一つの半導体装置の製造方法において、前記導電性処理液は、ポリマー剥離液である。9.前記4から8項のいずれか一つの半導体装置の製造方法において、前記導電性処理液は、前記ウエハをスピンさせた状態で、前記第1の主面側に供給される。10.前記4から9項のいずれか一つの半導体装置の製造方法において、前記導電性処理液は、酢酸およびアンモニアを主要な成分として含む水溶液である。11.以下の工程を含む半導体装置の製造方法:a第1の主面および第2の主面を有する半導体ウエハの前記第1の主面上のほぼ全面に金属膜を形成する工程;b前記金属膜上に、パターンを有するレジスト膜を形成する工程;c前記レジスト膜がある状態で、実質的に側壁ポリマーの形成を伴うドライエッチングを用いることなく、エッチングすることによって、前記金属膜をパターニングする工程;d前記工程cの後、前記レジスト膜を除去する工程;e前記工程dの後、前記半導体ウエハの前記第1の主面側のほぼ全体を負に帯電させる工程、ここで、前記工程cは、以下の下位工程を含む:c1前記金属膜を構成する第1のメタル層を、実質的に側壁ポリマーの形成を伴うことなく、ドライエッチングすることにより、パターニングする工程。12.前記11項の半導体装置の製造方法において、前記金属膜は、以下を有する:x1下層の前記第1のメタル層;x2上層の第2のメタル層、ここで、前記第1のメタル層は、バリアメタル層であり、前記第2のメタル層は、アルミニウム系メタル層である。13.前記12項の半導体装置の製造方法において、前記工程cは、以下の下位工程を含む:c2前記下位工程c1の前に、前記レジスト膜をマスクとして、前記第2のメタル層に対して、ウエットエッチングを実行することにより、前記第2のメタル層をパターニングする工程。14.前記11から13項のいずれか一つの半導体装置の製造方法において、前記工程eは、導電性処理液を用いたウエット処理により実行される。15.前記11から14項のいずれか一つの半導体装置の製造方法において、前記金属膜は、主に、前記半導体ウエハの前記第1の主面上の絶縁膜上に形成されている。16.前記11から15項のいずれか一つの半導体装置の製造方法において、更に、以下の工程を含む:f前記工程eの後、前記金属膜上のほぼ全面に、ファイナルパッシベーション膜を形成する工程。17.前記11から16項のいずれか一つの半導体装置の製造方法において、前記工程dは、アッシング処理により実行される。18.前記14から17項のいずれか一つの半導体装置の製造方法において、前記導電性処理液は、ポリマー剥離液である。19.前記14から18項のいずれか一つの半導体装置の製造方法において、前記導電性処理液は、前記ウエハをスピンさせた状態で、前記第1の主面側に供給される。20.前記14から19項のいずれか一つの半導体装置の製造方法において、前記導電性処理液は、酢酸およびアンモニアを主要な成分として含む水溶液である。本願における記載形式、基本的用語、用法の説明1.本願において、実施の態様の記載は、必要に応じて、便宜上複数のパートおよびセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。更に、本願において、半導体装置というときは、主に、各種トランジスタ能動素子単体、またはそれらを中心に、抵抗、コンデンサ等を半導体チップ等たとえば単結晶シリコン基板上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、MOSFETMetalOxideSemiconductorFieldEffectTransistorに代表されるMISFETMetalInsulatorSemiconductorFieldEffectTransistorを例示することができる。このとき、各種単体トランジスタの代表的なものとしては、パワーMOSFETやIGBTInsulatedGateBipolarTransistorを例示することができる。なお、本願において、半導体能動素子とは、トランジスタ、ダイオード等を指す。2.同様に実施の態様等の記載において、材料、組成等について、AからなるX等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、A以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、Aを主要な成分として含むX等の意味である。たとえば、シリコン部材等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、酸化シリコン膜、酸化シリコン系絶縁膜等と言っても、比較的純粋な非ドープ酸化シリコンだけでなく、FSGFluorosilicateGlass、TEOSベース酸化シリコン、SiOCまたはカーボンドープ酸化シリコンまたはOSG、PSG、BPSG等の熱酸化膜、CVD酸化膜、SOG、ナノクラスタリングシリカNanoClusteringSilicaNCS等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Lowk絶縁膜ポーラス系絶縁膜、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、SiN,SiCN,SiNH,SiCNH等がある。ここで、窒化シリコンというときは、特にそうでない旨明示したときを除き、SiNおよびSiNHの両方を含む。同様に、SiCNというときは、特にそうでない旨明示したときを除き、SiCNおよびSiCNHの両方を含む。なお、SiCは、SiNと類似の性質を有するが、SiONは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。3.同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。4.さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。5.ウエハというときは、通常は半導体装置半導体集積回路装置、電子装置も同じをその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、SOI基板、LCDガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。実施の形態の詳細実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。1.本願の実施の形態の半導体装置の製造方法における対象デバイスの一例であるIGBTInsulatedGateBipolarTransistorのチップ構造等の説明主に図1から図3ここでは、IGBTを例に取り具体的に説明するが、本願発明は、IGBTに限らず、パワーMOSFET、パワーダイオード、その他のパワー系半導体能動素子、半導体集積回路装置等に適用できることは言うまでもない。図1は本願の実施の形態の半導体装置の製造方法における対象デバイスの一例であるIGBTInsulatedGateBipolarTransistorのチップ上面レイアウト図である。図2は図1のアクティブセル部抜き出し領域R2におけるA-A’断面に対応するセル部のチップ断面図である。図3は図1のチップ端部切り出し領域R1におけるX-X’断面に対応するチップ周辺領域のチップ断面図である。これらに基づいて、本願の実施の形態の半導体装置の製造方法における対象デバイスの一例であるIGBTのチップ構造等を説明する。まず、図1により、代表的なシリコン系IGBTのチップ上面レイアウト第1の主面1a上のレイアウトを説明する。図1に示すように、半導体チップ2の周辺部には、リング状のメタルガードリング3が設けられており、このメタルガードリング3の内側には、たとえば、これと同層のメタル層で構成されたメタルゲート配線8が設けられている。メタルゲート配線8の一部は、幅が広くなってメタルゲート電極となっており、その部分にゲートパッド開口7が設けられている。メタルゲート配線8の内側のほとんどの領域は、たとえばメタルゲート配線8と同層のメタル層で構成されたメタルエミッタ電極5で覆われており、メタルエミッタ電極5の中央部には、エミッタバッド開口42が設けられている。エミッタバッド開口42の外側は、ゲートパッド開口7を除き、メタルガードリング3の若干外側まで、ポリイミド膜等のファイナルパッシベーション膜33により被覆されている。メタルエミッタ電極5下のほとんどの部分は、アクティブセル領域4となっており、その周辺部チップ周辺領域26には、内側からそれぞれリング状のセル周辺P型主接合領域6pおよびP型ウエル領域9が設けられている。次に、図2により、図1のアクティブセル部抜き出し領域R2のA-A’断面を説明する。図2に示すように、アクティブセル領域4は、単位セル領域10の繰り返し構造となっている。半導体チップ2の裏面1b第2の主面には、メタルコレクタ電極24が設けられており、その内側の半導体領域表面には、P型コレクタ領域23が、更にその内側には、N型フィールドストップ領域22が設けられている。半導体基板2の主要部は、下側のN型ドリフト領域16および上側のP型ボディ領域6P型チャネル領域から構成されている。半導体チップ2の表面1a第1の主面には、P型ボディ領域6を貫通して、N型ドリフト領域16の内部に達するように複数のトレンチ15が形成されており、その内部には、ゲート絶縁膜17を介して、ポリシリコンゲート電極18が埋め込まれている。半導体基板2の表面1a上には、層間絶縁膜11が設けられており、隣接するトレンチ15間の半導体基板2の表面1a内には、N型エミッタ領域12が設けられている。また、半導体基板2の表面1a側に於いては、層間絶縁膜11およびN型エミッタ領域12を貫通して、P型ボディ領域6に至るコンタクト部21コンタクト溝が設けられており、このコンタクト溝21の下端に接するP型ボディ領域6には、P型ボディコンタクト領域14が設けられている。コンタクト溝21の内壁を含む層間絶縁膜11上には、バリアメタル膜19第1のメタル層が設けられており、コンタクト溝21の内には、タングステンプラグ20が設けられている。これらのバリアメタル膜19およびタングステンプラグ20上には、メタルエミッタ電極5が設けられている。次に、図3により、図1のチップ端部切り出し領域R1アクティブセル領域4の端部およびチップ周辺領域26のX-X’断面を説明する。図3に示すように、半導体チップ2の裏面1b第2の主面には、メタルコレクタ電極24が設けられており、その内側の半導体領域表面には、P型コレクタ領域23が、更にその内側には、N型フィールドストップ領域22が設けられている。半導体基板2の主要部は、下側のN型ドリフト領域16から構成されている。N型ドリフト領域16の半導体基板表面1a側の表面領域には、アクティブセル領域4を取り巻くセル周辺P型主接合領域6pがあり、更に、この外側には、これと連結して、アクティブセル領域4を取り巻くP型ウエル領域9等が設けられている。図中に、ブロッキングモードにおける空乏層25が破線で描かれている。チップ端部におけるN型ドリフト領域16の半導体基板表面1a側の表面領域には、N型チャンネルストップ領域30およびP型チップ周辺コンタクト領域31が設けられている。N型ドリフト領域16の半導体基板表面1a上には、酸化シリコン系絶縁膜等の表面絶縁膜32が設けられており、この上には、ゲート引き出しのためのポリシリコンゲート配線28、メタルガードリング3のコンタクトを取るためのポリシリコンガードリング29等が設けられている。N型ドリフト領域16の半導体基板表面1a上および表面絶縁膜32上には、酸化シリコン系絶縁膜等の層間絶縁膜11が設けられており、この層間絶縁膜11の上には、メタルエミッタ電極5、ポリシリコンゲート配線28に電気的に接続されたメタルゲート配線8、ポリシリコンガードリング29に電気的に接続されたメタルガードリング3等の表面メタル電極が設けられている。これらの表面メタル電極は、たとえば、アルミニウム系電極層等から構成されている。層間絶縁膜11上、および表面メタル電極5,8,3上には、必要に応じて、たとえば、ポリイミド膜等から構成されたファイナルパッシベーション膜33が形成されている。ここで、層間絶縁膜11とファイナルパッシベーション膜33の界面等に不所望な正電荷正可動イオン27p等があると、ブロッキングモードに於いて、耐圧の劣化を生じたり、エミッタおよびゲート間でリークを生じたりする信頼性不良等の原因となる。このような不良は、通常、高温ストレス試験等により確認することができる。高温ストレス試験の代表的なものとしては、HTRBHighTemperatureReverseBias試験があり、たとえば、チップ状態で、摂氏150度、エミッタおよびゲートは、0ボルト、コレクタに400ボルトを印加した状態で、比較的長時間たとえば、1000時間行われる。2.本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスのアウトラインの説明主に図4および図7から図26ここでは、CZCzochralski法によるP型シリコン単結晶ウエハ上に2層のエピタキシャル層を形成する方式を例に取り具体的に説明するが、本願発明はこれに限定されるものではなく、CZ法によるウエハ、またはFZFloatingZone法によるN型ウエハにイオン注入等により、N型フィールドストップ領域22およびP型コレクタ領域23を形成するものにも適用できることは言うまでもない。図4は本願の一実施の形態の半導体装置の製造方法におけるバリアメタル形成プロセス以降のプロセスブロックフロー図である。図7は本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスのアウトラインを説明するための製造プロセス中P型ウエル領域導入工程における図2に対応する断面に関するデバイス断面図アクティブセル領域である。図8は本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスのアウトラインを説明するための製造プロセス中P型ウエル領域導入工程における図3のチップ周辺部断面切り出し領域R3に対応する断面に関するデバイス断面図チップ周辺領域である。図9は本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスのアウトラインを説明するための製造プロセス中P型ボディ領域導入工程における図2に対応する断面に関するデバイス断面図アクティブセル領域である。図10は本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスのアウトラインを説明するための製造プロセス中P型ボディ領域導入工程における図3のチップ周辺部断面切り出し領域R3に対応する断面に関するデバイス断面図チップ周辺領域である。図11は本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスのアウトラインを説明するための製造プロセス中トレンチ形成工程における図2に対応する断面に関するデバイス断面図アクティブセル領域である。図12は本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスのアウトラインを説明するための製造プロセス中トレンチ形成工程における図3のチップ周辺部断面切り出し領域R3に対応する断面に関するデバイス断面図チップ周辺領域である。図13は本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスのアウトラインを説明するための製造プロセス中ポリシリコン膜加工工程における図2に対応する断面に関するデバイス断面図アクティブセル領域である。図14は本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスのアウトラインを説明するための製造プロセス中ポリシリコン膜加工工程における図3のチップ周辺部断面切り出し領域R3に対応する断面に関するデバイス断面図チップ周辺領域である。図15は本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスのアウトラインを説明するための製造プロセス中エミッタ導入工程における図2に対応する断面に関するデバイス断面図アクティブセル領域である。図16は本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスのアウトラインを説明するための製造プロセス中エミッタ導入工程における図3のチップ周辺部断面切り出し領域R3に対応する断面に関するデバイス断面図チップ周辺領域である。図17は本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスのアウトラインを説明するための製造プロセス中コンタクト溝形成工程における図2に対応する断面に関するデバイス断面図アクティブセル領域である。図18は本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスのアウトラインを説明するための製造プロセス中コンタクト溝形成工程における図3のチップ周辺部断面切り出し領域R3に対応する断面に関するデバイス断面図チップ周辺領域である。図19は本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスのアウトラインを説明するための製造プロセス中バリアメタル層等形成工程における図2に対応する断面に関するデバイス断面図アクティブセル領域である。図20は本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスのアウトラインを説明するための製造プロセス中バリアメタル層等形成工程における図3のチップ周辺部断面切り出し領域R3に対応する断面に関するデバイス断面図チップ周辺領域である。図21は本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスのアウトラインを説明するための製造プロセス中金属膜加工工程における図2に対応する断面に関するデバイス断面図アクティブセル領域である。図22は本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスのアウトラインを説明するための製造プロセス中金属膜加工工程における図3のチップ周辺部断面切り出し領域R3に対応する断面に関するデバイス断面図チップ周辺領域である。図23は本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスのアウトラインを説明するための製造プロセス中ファイナルパッシベーション膜形成工程における図2に対応する断面に関するデバイス断面図アクティブセル領域である。図24は本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスのアウトラインを説明するための製造プロセス中ファイナルパッシベーション膜形成工程における図3のチップ周辺部断面切り出し領域R3に対応する断面に関するデバイス断面図チップ周辺領域である。図25は本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスのアウトラインを説明するための製造プロセス中メタルコレクタ電極形成工程における図2に対応する断面に関するデバイス断面図アクティブセル領域である。図26は本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスのアウトラインを説明するための製造プロセス中メタルコレクタ電極形成工程における図3のチップ周辺部断面切り出し領域R3に対応する断面に関するデバイス断面図チップ周辺領域である。これらに基づいて、本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスのアウトラインを説明する。まず、P-型シリコン単結晶たとえば、ボロン高濃度ドープの200φウエハ150φ、100φ、300φ、450φ等の各種径のウエハでもよいを準備する。ここでは、たとえば、CZCzochralski法によるウエハが最も好適であるが、FZFloatingZone法によるウエハでもよい。次に、図7および図8に示すように、P-型シリコン単結晶ウエハ1、すなわち、半導体基板部1sP型シリコン単結晶半導体基板部の表面1a第1の主面側に、順次、たとえばエピタキシャル成長により、N型エピタキシ層1nおよびN型エピタキシ層1eを形成する。続いて、ウエハ1の表面1a上に、たとえば、熱酸化により、酸化シリコン系絶縁膜等のP型ウエル領域導入用絶縁膜34aを成膜する。次に、たとえば、通常のリソグラフィにより、P型ウエル領域導入用絶縁膜34aを一部分で全面除去し、半導体基板表面を熱酸化等により再酸化し、イオン注入用の薄い酸化シリコン膜35犠牲酸化膜を成膜する。次に、この状態で、薄い酸化シリコン膜35下に選択的にボロンイオンをイオン注入することにより、P型ウエル領域9を導入する。次に、図9および図10に示すように、一旦、ウエハ1の表面1a上の絶縁膜を全面除去し、たとえば、CVDChemicalVaporDeposition等により、酸化シリコン系絶縁膜等のP型ボディ領域導入用絶縁膜34bを成膜する。続いて、たとえば、通常のリソグラフィにより、P型ボディ領域導入用絶縁膜34bを一部領域で全面除去する。続いて、この全面除去された部分を再酸化することにより、再度、イオン注入用の薄い酸化シリコン膜35犠牲酸化膜を成膜する。次に、この状態で、薄い酸化シリコン膜35下に選択的にボロンイオンをイオン注入することにより、P型ボディ領域6P型チャネル領域を導入する。その後、不要になったP型ボディ領域導入用絶縁膜34bを全面除去する。次に、図11および図12に示すように、ウエハ1の表面1a上に、たとえば、CVD等により、酸化シリコン系絶縁膜等のトレンチ形成用ハードマスク膜36を成膜する。次に、たとえば、通常のリソグラフィにより、トレンチ形成用ハードマスク膜36をパターニングする。続いて、パターニングされたトレンチ形成用ハードマスク膜36をマスクとして、異方性ドライエッチングにより、トレンチ15を形成する。次に、図13および図14に示すように、トレンチ形成用ハードマスク膜36を、たとえば、通常のリソグラフィにより、再度、パターニングする。次に、たとえば、熱酸化等により、ゲート絶縁膜17およびゲート絶縁膜と同時に形成された絶縁膜37を成膜する。次に、ウエハ1の表面1a上に、たとえば、CVD等により、ゲート電極用ポリシリコン膜を成膜する。続いて、このゲート電極用ポリシリコン膜を、たとえば、通常のリソグラフィにより、パターニングすることで、ポリシリコンゲート電極18、ポリシリコンゲート配線28、ポリシリコンガードリング29等を形成する。次に、図15および図16に示すように、熱酸化等により、ポリシリコンゲート電極18、ポリシリコンゲート配線28、ポリシリコンガードリング29等の表面に、薄い酸化シリコン膜39を成膜する。この状態で、レジスト膜をマスクとして、砒素等をイオン注入することにより、N型エミッタ領域12およびN型チャンネルストップ領域30を導入する。その後、不要になったレジスト膜を全面除去する。次に、図17および図18に示すように、ウエハ1の表面1a上、表面絶縁膜32上、薄い酸化シリコン膜39上等に、たとえば、CVD等により、酸化シリコン系絶縁膜等の層間絶縁膜11を成膜する。次に、たとえば、通常のリソグラフィにより、層間絶縁膜11および半導体基板1をエッチングすることにより、コンタクト部21コンタクト溝を形成する。次に、図19および図20に示すように、コンタクト溝21を通して、半導体基板に、ボロンをイオン注入することにより、P型ボディコンタクト領域14およびP型チップ周辺コンタクト領域31を導入する。次に、ウエハ1の表面1a側のほぼ全面に、たとえば、スパッタリング成膜により、窒化チタン膜等のバリアメタル膜19第1のメタル層を成膜する図4のTiNスパッタ工程101。続いて、バリアメタル膜19上のほぼ全面に、たとえば、CVD等により、タングステン膜を成膜する図4のW成膜工程102ことにより、コンタクト溝21を充填する。続いて、コンタクト溝21外のタングステン膜をエッチバック等により除去することにより、タングステンプラグ20を形成する図4のWエッチバック工程103。このエッチバックは、たとえば、SF6系ガスを用いた等方性ドライエッチングによって実行する。次に、図21および図22に示すように、ウエハ1の表面1a側のほぼ全面に、たとえば、スパッタリング成膜により、アルミニウムを主要な成分とするアルミニウム系メタル層40第2のメタル層を堆積する図4のAlスパッタ工程104。ここで、先のバリアメタル膜19第1のメタル層およびアルミニウム系メタル層40第2のメタル層等により、金属膜41を構成することになる。これにより、図4のTiNスパッタ工程101からAlスパッタ工程104で構成される金属膜形成工程121を完了したことになる。次に、ウエハ1の表面1a側のほぼ全面に、たとえば、塗布により、フォトレジスト膜を形成する。続いて、このフォトレジスト膜を例えば通常のリソグラフィにより、パターニングする図4のレジストパターン形成工程105。このパターニングされたフォトレジスト膜をマスクとして、たとえば、ウエットエッチングにより、アルミニウム系メタル層40をパターニングする図4のAlウエットエッチ工程106。Alウエットエッチ工程106に用いる薬液としては、たとえば、酢酸、硝酸、燐酸等からなる水溶液を好適なものとして例示することができる。なお、アルミニウム系メタル層40のパターニングは、等方性ドライエッチングにより、実行しても良い塩素系のガスを用いた場合は、H2Oアッシャー処理、O2プラズマ処理等の防食処理が必要である。続いて、等方性ドライエッチング図5参照により、バリアメタル膜19をパターニングする図4のバリアドライエッチ工程107。ここで、バリアドライエッチ工程107のエッチングガス系としては、たとえば、CF4O2等を好適なものとして例示することができる。これにより、図4のAlウエットエッチ工程106およびバリアドライエッチ工程107で構成される金属膜パターニング工程122を完了したことになる。続いて、プラズマアッシング酸素雰囲気等により、フォトレジスト膜を除去する図4のレジスト除去工程108。これによって、メタルエミッタ電極5、メタルゲート配線8、メタルガードリング3等が形成されたことになる。ここで、図4に示すように、ウエハ1の表面1aの電荷分布を安定させるためのウエット処理109負電荷付与処理を実行するが、詳細は、次のセクションで説明する。ウエット処理109の後、図23および図24に示すように、ウエハ1の表面1a側のほぼ全面に、たとえば、塗布により、ポリイミド系有機絶縁膜等を形成する。続いて、ポリイミド系有機絶縁膜等をパターニングすることにより、これをファイナルパッシベーション膜33とする図4の保護膜形成工程110。次に、図25および図26に示すように、ウエハ1の裏面1bに対して、バックグラインディング処理を施し、元のウエハ厚さたとえば750マイクロメートル程度をたとえば80から280マイクロメートル程度すなわち、300マイクロメートル未満まで薄くする図4のBG処理工程111。更に、ウエハ1の裏面1bにメタル裏面ドレイン電極24をスパッタリング成膜により、成膜する図4の裏面電極形成工程112。裏面メタル電極膜24は、ウエハ1に近い側から、たとえば、裏面チタン膜金およびニッケルの拡散防止層、裏面ニッケル膜チップボンディング材との接着層、裏面金膜ニッケルの酸化防止層等からなる。その後、個々のチップに分割し図4のダイシング工程113、封止樹脂でトランスファーモールド等を施すと、パッケージされたデバイスとなる図4の組み立て工程114。3.本願の一実施の形態の半導体装置の製造方法における要部プロセスの説明主に図5および図6、図4を参照このセクションでは、セクション2で説明したウエット処理工程109負電荷付与処理の詳細並びに、バリアドライエッチ工程107等における帯電のメカニズム等を説明する。ここでは、負電荷付与の具体的方法として、スピン洗浄スピンテーブルによるウエット処理を例に取り具体的に説明するが、本願発明は、これに限定されるものではなく、スプレー処理、浸漬による攪拌処理、その他ウエハと薬液の間に摩擦が生じる処理方法であれば、いずれの方法であっても良い。図5は本願の前記一実施の形態の半導体装置の製造方法におけるバリアメタル加工工程に使用するドライエッチング装置の模式断面図である。図6は本願の前記一実施の形態の半導体装置の製造方法における要部プロセスである負電荷付与工程ウエット表面処理工程を説明するためのスピンウエット処理装置の模式断面図である。これらに基づいて、本願の一実施の形態の半導体装置の製造方法における要部プロセス等を説明する。まず、バリアドライエッチ工程107等において、ウエハに不所望な可動イオンが付加されるメカニズムを説明する。図5に、バリアドライエッチ工程107に使用するドライエッチング装置等方性ドライエッチング装置の一例の模式断面図を示す。図5に示すように、チャンバ51内の下部には、下部電極52ウエハステージが設けられ、この下部電極52上に、ウエハ1が、その表面1aを上に向けて、設置されている。ここで、下部電極52は、接地されている。チャンバ51内の上部には、上部電極53が設けられており、この上部電極53は、高周波電源59を介して、接地されている。高周波電源59により、高周波電力が印加されると、下部電極52と上部電極53の間に、プラズマ54が生成される。このプラズマ54は、中性原子27a、負電荷27n電子、負イオン、正電荷27p正イオン、ラジカル27r等から構成されており、等方性ドライエッチングの場合は、主にラジカル27rによって、エッチングが進行するが、一部の正電荷27p正イオンは、ウエハ1上に残り、ウエハを帯電させる。なお、反応に係る処理用ガス56等は、ガス導入口55から供給され、チャンバ51の排出ガス58は、ガス排出口57から排出される。次に、図6により、ウエット処理工程109図4において、ウエハ1に均一な負電荷分布が形成されるメカニズムを説明する。図6に示すように、回転軸62上にウエハ吸着ステージ61スピンテーブルが固定されており、その上に、ウエハ1がその表面1aを上に向けて、吸着保持されている。薬液ノズル63から薬液64を供給すると、ウエハ1との摩擦により、摩擦電気が相互に付与され、ウエハ1は、負に帯電し、薬液64は、正に帯電することとなる。図6のスピン洗浄装置によるウエット処理の具体的条件としては、一例として、以下を提示することができる。すなわち、液温:たとえば、摂氏60度から80度程度、液流量:たとえば、180cc分程度、スピン速度:たとえば、1000rpm程度、処理時間:たとえば60秒から120秒程度である。また、薬液64としては、アルミニウム系電極膜アルミニウム系配線膜の異方性ドライエッチング後のポリマー除去に於いて使用されるポリマー除去液等の溶剤が好適であるが、一例として、以下を提示することができる。すなわち、CH3COOHNH4OHH2O組成3:2:30程度の混合溶液等である。このほかに、燐酸アンモニウム系ポリマー除去液、ジメチルスルホイシドDimethylsulfoxideH2ONHF4HF等の混合液を主要な成分とするポリマー除去液を上げることができる。これらのポリマー除去液は、比較的微弱であるが導電性を有し、シリコンウエハ等対象物その他の材料である場合は、当該材料に負の静電気を付与するものである必要がある。4.本願の前記実施の形態に対する補足的説明並びに全般についての考察主に図27から図29図27は本願の前記一実施の形態の半導体装置の製造方法におけるバリアメタル膜ドライエッチング工程完了時および負電荷付与処理完了時点のウエハ状の電位分布を示す比較図表である。図28は図27の結果と比較するための帯電していないウエハの電位分布図である。図29は図27の結果と比較するために、図28のウエハに、純水を用いて、負電荷付与処理と同様の処理をしたウエハの電位分布図である。これらに基づいて、本願の前記実施の形態に対する補足的説明並びに全般についての考察を行う。図27に示すように、各種のエッチング装置同一機種を含むでバリアエッチを施した後バリアエッチング完了時点のウエハ1上の電荷分布静電気による電位分布は、個別の装置で相違があり、機種が異なると分布形状が大きく異なっている。しかし、いずれにしても、その分布は凹凸が大きく、変化に富んでいる。一方、負電荷付与処理を施すと、分布が比較的平坦になり、ウエハ全体として、負側に大きくシフトしているのがわかる。これと比較するために、帯電していないウエハの電荷分布と、そのウエハに対して、負電荷付与処理と同様な構成で、純水スピン洗浄を施した後のウエハ上の電荷分布を、それぞれ図28および図29に示す。図28および図29からわかるように、非常に平坦であった帯電していないウエハ上の電荷分布が、純水洗浄後では、極めて、変動の大きな分布に変わっていることがわかる。このように、先に説明した負電荷付与処理においては、処理前のウエハの電荷分布の状態に係りなく、ほぼ均一にウエハを負帯電状態に変換できるので、不所望な正電荷分布に起因する信頼性不良を有効に低減することができるものと考えられる。以上のように、前記実施の形態では、金属膜部材膜のパターニングにおいて、通常、側壁ポリマー除去液等による後処理を必要としない等方性ドライエッチングを含むエッチング工程の後に、後処理として、側壁ポリマー除去液類似の薬液による負電荷付与処理を実施している。これによって、等方性ドライエッチング中にウエハ1上に蓄積した正電荷を中和し、更に、比較的深く、均一な負電位分布を付与して、ウエハ1の静電的安定化を図っている。言い換えると、実質的に側壁ポリマーの形成を伴う異方性ドライエッチングを含まず、実質的に側壁ポリマーの形成を伴わないドライエッチングを含むエッチング工程の後に、後処理として、側壁ポリマー除去液類似の薬液による負電荷付与処理を実施している。すなわち、通常、このような場合には、側壁ポリマー除去処理は必要ないのであるが、前記実施の形態に於いては、ウエハ1の静電的安定化のために、あえて、側壁ポリマー除去という点では必要のない側壁ポリマー除去液類似の薬液による処理を実施するのである。5.サマリ以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、前記実施の形態では、トレンチ型ゲート構造のIGBTを例にとり具体的に説明したが、本発明はそれに限定されるものではなく、プレーナ構造にも全く同様に適用できることは言うまでもない。なお、前記実施の形態では、Pシリコン単結晶基板上のNエピタキシャル層上面に主にNチャネルデバイスを形成するものを具体的に説明したが、本発明はそれに限定されるものではなく、Nシリコン単結晶基板上のPエピタキシャル層上面にPチャネルデバイスを形成するものでもよい。また、前記実施の形態では、主にシリコン系半導体基板に作られるデバイスについて具体的に説明したが、本発明はそれに限定されるものではなく、GaAs系半導体基板、シリコンカーバイド系半導体基板及びシリコンナイトライド系半導体基板に作られるデバイスについてもほぼそのまま適用できることは言うまでもない。"