"抵抗変化型メモリセルの読み出しノードを介して並列に接続される負性抵抗回路と、前記負性抵抗回路を構成する一対のpMOSトランジスタの基板バイアス電圧を制御できる基板端子と、前記負性抵抗回路と並列に接続され、電源電圧を共通とする昇圧負荷回路と、前記抵抗変化型メモリセルを構成する可変抵抗素子と、前記負荷抵抗回路に流れる電流により変化する前記読み出しノードの電圧に基づいて、前記抵抗変化型メモリセルに保持されているデータ論理を判定する判定回路と、を備えたことを特徴とする抵抗変化型メモリ読み出し回路。前記負性抵抗回路と並列に接続される非動作時バイアス電流抑制スイッチを、更に備えたことを特徴とする請求項1に記載の抵抗変化型メモリ読み出し回路。前記抵抗変化型メモリセルと前記負性抵抗回路を接続するビットライン若しくはソースライン上にクランプ用スイッチ回路を、更に備えたことを特徴とする請求項1又は2に記載の抵抗変化型メモリ読み出し回路。前記判定回路がセンスアンプで構成され、参照電圧が電源電圧の略1/2であることを特徴とする請求項1又は2に記載の抵抗変化型メモリ読み出し回路。前記負性抵抗回路を構成する一対のpMOSトランジスタの基板端子のバイアスを、それぞれ、少なくとも0V,電源電圧、WL昇圧電位の多段階に制御する、ことを特徴とする請求項1又は2に記載の抵抗変化型メモリ読み出し回路。前記負性抵抗回路を構成する一対のpMOSトランジスタの基板端子のバイアスについて、ゲートおよびドレインを互いに接続するpMOSトランジスタの基板バイアスは、0V,電源電圧、WL昇圧電位の3段階に制御され、他方のpMOSトランジスタの基板バイアスは、0V,電源電圧の2段階に制御される、ことを特徴とする請求項1又は2に記載の抵抗変化型メモリ読み出し回路。請求項5又は6の抵抗変化型メモリ読み出し回路と、複数の抵抗変化型メモリセルと、複数の抵抗変化型メモリセルの各々に設けられるセル選択スイッチと、複数の抵抗変化型メモリセルの共通のソースラインおよびビットラインと、BISTbuiltinselftest回路と、を備え、前記読出し回路は、前記ソースライン若しくはビットラインを介して複数の抵抗変化型メモリセルと共通に並列接続され、前記BIST回路は、前記読出し回路内の前記基板端子におけるバイアスの複数のパターンごとに、抵抗変化型メモリセルの読み出しエラーをテストする、ことを特徴とする抵抗変化型メモリ。一般的に、抵抗変化型メモリの電気的特性は、製造条件の変動等によりばらつきやすい。例えば、抵抗変化型メモリがMTJ素子で構成される場合、電気的特性のばらつきにより磁化反転が起こる閾値電流値が小さくなり、読み出し電流の値程度になったとする。その場合、メモリセルに保持されているデータは読み出し動作中に書き換わり、抵抗変化型メモリが誤動作するといった問題がある。磁化反転閾値電流値のばらつきを考慮し、抵抗変化型メモリの誤書き込み動作を防止するために、読み出し電流の値は十分に小さい値に設定される必要がある。しかし読み出し電流の値が小さく設定されると、抵抗変化型メモリセルからデータを読み出すときに得られる電荷量が少なくなることから、速度の低下や読み出しマージンの減少といった問題が生じる。図13に示すようなpMOS負荷回路を用いた従来の読み出し回路では、抵抗変化型メモリセルの抵抗値の変化に伴う電位の変化電位差が数10mVと小さいことから、低電圧動作例えば、0.4V動作のセンスアンプでの読み出しは困難であった。また、電位差を大きくしようとすると速度が遅くなる一方、速度を速くしようとすると電位差が小さくなるといった問題があった。また、図14に示すようなリファレンスセルReferenceCells回路を用いた従来の読み出し回路では、リファレンスセルReferenceCells回路にオペアンプを用いることから、低電圧動作例えば、0.4V動作に向かないといった問題があった。低消費電力化を目的として、抵抗変化型メモリの低電圧動作のニーズは、今後益々増大することが予測される。上記状況に鑑みて、本発明は、抵抗値に応じてデータを保持するメモリセルを有する抵抗変化型メモリの低電圧下での誤動作を防止し、読み出しマージンを向上する抵抗変化型メモリ読み出し回路を提供することを目的とする。上記目的を達成すべく、本発明の抵抗変化型メモリ読み出し回路は、下記1~4の回路を備える。1抵抗変化型メモリセルの読み出しノードを介して並列に接続される負性抵抗回路2負性抵抗回路を構成する一対のpMOSトランジスタの基板バイアス電圧を制御するための基板端子3負性抵抗回路と並列に接続され、電源電圧を共通とする昇圧負荷回路4抵抗変化型メモリセルを構成する可変抵抗素子と、負荷抵抗回路に流れる電流により変化する読み出しノードの電圧に基づいて、抵抗変化型メモリセルに保持されているデータ論理を判定する判定回路かかる構成によれば、負性抵抗回路による負荷線と昇圧負荷回路による負荷線を足し合わせることにより、抵抗変化型メモリの可変抵抗素子が低抵抗状態にある場合の読み出し安定電位と、可変抵抗素子が高抵抗状態にある場合の読み出し安定電位との電位差を大きくすることができる。これにより、抵抗変化型メモリの低電圧下での誤動作を防止し、読み出しマージンを向上できる。すなわち、負性抵抗回路と昇圧負荷回路を組み合わせることで、判定回路に用いられるセンスアンプの読み出しに十分な電位差を得ることができる。また、可変抵抗素子が低抵抗状態にある場合の読み出し電流が小さく、誤書き込みを排除できる一方で、可変抵抗素子が高抵抗状態にある場合の読み出し電流が大きく、読み出し速度を向上できる。また、基板端子により、負性抵抗回路のpMOS基板バイアスを制御し、負荷線を任意に変更調整でき、プロセスばらつきに対応することができる。また、可変抵抗素子が低抵抗状態にある場合の読み出し安定電位と、可変抵抗素子が高抵抗状態にある場合の読み出し安定電位との電位差を大きくすることができることにより、抵抗変化型メモリセルに保持されているデータ論理を判定する電圧閾値とのマージンが向上し、その結果、読み出しエラーを低減することができる。ここで、本発明の抵抗変化型メモリ読み出し回路において、上記の負性抵抗回路と並列に接続される非動作時バイアス電流抑制スイッチを更に備えることがより好ましい。非動作時バイアス電流抑制スイッチを設けることにより、読み出し動作をしない場合の電力の消費を無くすことができる。非動作時バイアス電流抑制スイッチは、例えば、インバータNOT回路とnMOSトランジスタで構成でき、nMOSトランジスタのゲート回路にインバータが接続されることにより実現できる。また、本発明の抵抗変化型メモリ読み出し回路において、抵抗変化型メモリセルと負性抵抗回路を接続するビットライン若しくはソースライン上にクランプ用スイッチ回路を更に備えることがより好ましい。クランプ用スイッチ回路を設けることにより、抵抗変化型メモリセルに大きな電流が流れないようにすることができ、誤書き込み発生を防止できる。クランプ用スイッチ回路は、例えば、nMOSトランジスタを抵抗変化型メモリセルと負性抵抗回路を接続するビットライン若しくはソースライン上に設けることにより実現できる。また、本発明の抵抗変化型メモリ読み出し回路において、判定回路がセンスアンプで構成され、参照電圧が電源電圧の略1/2であることがより好ましい。可変抵抗素子が低抵抗状態にある場合の読み出し安定電位が低く、可変抵抗素子が高抵抗状態にある場合の読み出し安定電位が高いことから、判定回路がセンスアンプで構成された場合の比較参照電圧は、電源電圧の約1/2にすることができる。これにより参照電圧の調整が不要となる。また、本発明の抵抗変化型メモリ読み出し回路において、負性抵抗回路を構成する一対のpMOSトランジスタの基板端子のバイアスを、それぞれ、少なくとも0V,電源電圧、WL昇圧電位の多段階に制御することが好ましい。上述の如く、負性抵抗回路のpMOS基板端子のバイアスを制御し、負荷線を任意に変更調整して、プロセスばらつきに対応するものである。負性抵抗回路を構成する一対のpMOSトランジスタにおいて、それぞれの基板バイアスを多段階に電圧供給することで、負荷線を任意に変更調整できることになる。ここで、WL昇圧電位とは、ワードラインWLに印加される昇圧された電位である。例えば、チャージポンプ回路等を用いて、電源電位からWL昇圧電位を生成する。なお、メモリセル内のnMOSトランジスタアクセストランジスタの低電源電圧動作において、ゲート電位とソース電位の差が大きいほどトランジスタの閾値電圧変動の影響が小さくなりプロセスばらつきに対する耐性が向上できる。また、アクセストランジスタのゲート電位を昇圧することでトランジスタサイズを小さくでき、ひいてはメモリセル面積を小さくできるので、ワードラインWLの昇圧は必須である。また、本発明の抵抗変化型メモリ読み出し回路において、負性抵抗回路を構成する一対のpMOSトランジスタの基板端子のバイアスについて、ゲートおよびドレインを互いに接続するpMOSトランジスタの基板バイアスは、0V,電源電圧、WL昇圧電位の3段階に制御され、他方のpMOSトランジスタの基板バイアスは、0V,電源電圧の2段階に制御されることが好ましい。これは、負性抵抗回路を構成する一対のpMOSトランジスタの内、ドレインがゲートと接続されず、直接に抵抗変化型メモリセルと接続されるpMOSトランジスタの基板バイアスは、WL昇圧電位にした場合、このpMOSトランジスタ電流が取れなくなり、負性抵抗の効果がなくなるからである。従って、0V,電源電圧の2段階に制御する。本発明の抵抗変化型メモリは、上記の抵抗変化型メモリ読み出し回路と、複数の抵抗変化型メモリセルと、複数の抵抗変化型メモリセルの各々に設けられるセル選択スイッチと、複数の抵抗変化型メモリセルの共通のソースラインおよびビットラインと、BISTbuiltinselftest回路と、を備え、上記の読出し回路は、ソースライン若しくはビットラインを介して複数の抵抗変化型メモリセルと共通に並列接続され、上記のBIST回路は、読出し回路内の基板端子のバイアスの複数パターンごとに、抵抗変化型メモリセルの読み出しエラーをテストすることを特徴とする。BIST回路を用いることにより、基板端子のバイアスの最適なパターンをフィールドで設定することができる。また予め、出荷時に基板バイアスの最適なパターンを条件出しすることもできる。例えば、負性抵抗回路を構成する一対のpMOSトランジスタの基板バイアスについて、ゲートおよびドレインを互いに接続するpMOSトランジスタの基板バイアスは、0V,電源電圧、WL昇圧電位の3段階に制御し、他方のpMOSトランジスタの基板バイアスは、0V,電源電圧の2段階に制御する場合、2×3=6段階のパターンの条件を設けることができる。最適なパターンとは、可変抵抗素子が低抵抗状態にある場合の読み出し安定電位と、可変抵抗素子が高抵抗状態にある場合の読み出し安定電位との電位差を最も大きくとれるパターンである。またはテストにおいてビットエラーレートが最小となるパターンである。本発明の抵抗変化型メモリ読み出し回路によれば、抵抗値に応じてデータを保持するメモリセルを有する抵抗変化型メモリの低電圧下での誤動作を防止し、読み出しマージンを向上できるといった効果を有する。また、低電圧下でも、判定回路に用いられるセンスアンプの読み出しに十分な電位差を得ることができ、読み出し動作が可能である。さらに、可変抵抗素子が低抵抗状態にある場合の読み出し電流が小さく、誤書き込みを排除でき、可変抵抗素子が高抵抗状態にある場合の読み出し電流が大きく、読み出し速度を向上できる。以下、本発明の実施形態について、図面を参照しながら詳細に説明していく。なお、本発明の範囲は、以下の実施例や図示例に限定されるものではなく、幾多の変更及び変形が可能である。図1は実施例1の抵抗変化型メモリの読み出し回路の回路構成図である。図1に示すように、抵抗変化型メモリセル読み出し回路11は、負性抵抗回路1と、負荷抵抗回路1を構成する基板端子6と、昇圧負荷回路2と、判定回路3と、非動作時バイアス電流抑制スイッチ4と、クランプ用スイッチ回路5から構成される。負性抵抗回路1は、抵抗変化型メモリセル10の読み出しノードSを介して昇圧負荷回路2と並列に接続される。この負性抵抗回路1を構成する一対のpMOSトランジスタは、基板バイアス電圧の制御が可能な基板端子6を有する。また、昇圧負荷回路2は、負性抵抗回路1と並列に接続され、電源電位VDDを共通とする。昇圧負荷回路2は、具体的にはnMOSトランジスタで構成される。nMOSトランジスタのゲート端子は、ReadEnable信号ラインと接続される。読み出し開始時にReadEnable信号ラインがONになる。昇圧負荷回路2を設けることにより、後述するように、負性抵抗回路による負荷線に昇圧負荷回路による負荷線を足し合わせることができるため、抵抗変化型メモリセル読み出し回路11の読み出し動作を行う際に、電圧が0から上昇することになる。なお、このReadEnable信号ラインには、電源電位VDDよりも昇圧された電圧を印加する。これは、nMOSトランジスタのゲート電位とソース電位の差が大きいほど、nMOSトランジスタの閾値電圧変動の影響が小さくなり、プロセスばらつきに強くなるからである。また、判定回路3は、抵抗変化型メモリセル10を構成する可変抵抗素子と、負性抵抗回路1と昇圧負荷回路2に流れる電流により変化する読み出しノードSの電圧に基づいて、抵抗変化型メモリセル10に保持されているデータ論理を判定する。判定回路3は、具体的にはセンスアンプで構成され、参照電圧が電源電位VDDの1/2に設定する。また、非動作時バイアス電流抑制スイッチ4は、負性抵抗回路1と並列に接続され、読み出し動作をしない場合の電力の消費を無くす機能を果たす。具体的には、インバータNOT回路とnMOSトランジスタで構成され、nMOSトランジスタのゲート回路にインバータが接続されている。ReadEnable信号ラインがON/OFFは、インバータNOT回路で論理が反転される。ReadEnable信号ラインがOFFになった場合、ノードSは接地電位になる。また、クランプ用スイッチ回路5は、抵抗変化型メモリセル10に大きな電流が流れないようにするために設けられ、具体的には、ノードSに接続されるビットラインBLにnMOSトランジスタを設ける。図1の回路構成によれば、負性抵抗回路1による負荷線と昇圧負荷回路2による負荷線を足し合わせることになり、抵抗変化型メモリの可変抵抗素子が低抵抗状態にある場合の読み出し安定電位と、可変抵抗素子が高抵抗状態にある場合の読み出し安定電位との電位差を大きくすることができる。従って、判定回路3としてのセンスアンプの読み出しに十分な電位差を得ることができ、抵抗変化型メモリの低電圧下での誤動作を防止し、読み出しマージンを向上できる。可変抵抗素子が低抵抗状態にある場合の読み出し電流が小さく、誤書き込みを排除できる一方で、可変抵抗素子が高抵抗状態にある場合の読み出し電流が大きく、読み出し速度を向上できる。また、基板端子6により、負性抵抗回路1を構成する一対のpMOSトランジスタの基板バイアスを制御できる。これにより、抵抗変化型メモリセル読み出し回路11の負荷線を任意に変更調整でき、プロセスばらつきに対応することができる。負荷線を任意に変更調整できることで、可変抵抗素子が低抵抗状態にある場合の読み出し安定電位と、可変抵抗素子が高抵抗状態にある場合の読み出し安定電位との電位差を大きくすることができる。これにより、抵抗変化型メモリセルに保持されているデータ論理を判定する電圧閾値VDD/2とのマージンが向上し、その結果、読み出しエラーを低減する。図2を用いて、実施例1の抵抗変化型メモリの読み出し回路について詳細に説明する。負性抵抗回路は、一対のpMOSトランジスタP1,P2とそれらの基板端子、nMOSトランジスタN1から成る。pMOSトランジスタP1は、ソースが電源電位VDDに接続され、ゲートおよびドレインが互いに接続されている。また、pMOSトランジスタP2は、ソースが電源電位VDDに接続され、ゲートがpMOSトランジスタP1のゲートに接続され、ドレインがノードSに接続されている。そして、ノードSには、抵抗変化型メモリセルのビットラインBLが接続されている。また、nMOSトランジスタN1は、ソースが接地され、ゲートがノードSに接続され、ドレインがpMOSトランジスタP1のドレインに接続されている。次に、実施例1の抵抗変化型メモリの読み出し回路の負荷線について、図3を参照して説明する。図3は、抵抗変化型メモリの読み出し回路の負荷線TTコーナーのシミュレーション結果である基板バイアス:A=0.4V、B=1.6V。図3は負性抵抗回路の電流-電圧特性を示しており、横軸はノードSの電圧、縦軸はノードSに流れ込む電流及びノードSから流れ出す電流を表している。なお、TTコーナーは、トランジスタの閾値電圧が典型的な値でのシミュレーションである。図3において、実線が本発明の読み出し回路、点線が昇圧nMOS回路、2点鎖線が負性抵抗回路の負荷線であり、それぞれノードSに流れ込む電流を表している。また、低抵抗状態および高抵抗状態のプロットは、抵抗変化型メモリセルが引き抜く電流を表している。本発明の読み出し回路のプロット実線は、昇圧nMOS回路のプロット点線で描かれた右下がりの直線と負性抵抗回路によるプロット2点鎖線の曲線を足し合わせたものになっている。抵抗変化型メモリの読み出し動作を開始すると、ノードSの電圧が0から上昇する。実施例1の抵抗変化型メモリの読み出し回路の場合、メモリセルが低抵抗状態である場合、低抵抗状態のプロットと実線のプロットの交点のところ、すなわち図3中でLと記載されている箇所0.08V付近で電圧の上昇は止まることになる。一方、メモリセルが高抵抗状態の場合、同様に読み出し動作を開始すると、ノードSの電圧が0から上昇するが、0.08V付近では高抵抗状態のプロットと実線のプロットの交点は無く、そのまま電圧は上昇していき、高抵抗状態のプロットと実線のプロットの交点のところ、図3中でHと記載されている箇所0.38V付近で電圧の上昇は止まることになる。図3の負性抵抗回路のプロット2点鎖線からわかるように、負性抵抗回路のみで読み出し動作を行うと、ノードSの電圧は0Vで交点になっているため、電圧は0のまま上昇しない。また、図3における本発明の読み出し回路のプロット実線から、ノードSの電位が0.28Vまでのときに負性抵抗として動作することがわかる。低抵抗状態では、複数の交点を持っていてもよく、最も低電圧側の交点が安定点となる。図4は、実施例1の抵抗変化型メモリの読み出し回路のタイミングチャートを示している。図4中の符号1~4は、図3の回路説明図中の符号1~4と対応している。まず、図4においてVReadEnableは、ReadEnable信号ラインの電位を表している。符号aは低抵抗状態のメモリセルの読み出し時間を示しており、符号bは高抵抗状態のメモリセルの読み出し時間を示している。HIGHになると読み出し動作を開始する。次に、VSはノードSの電位を表している。低抵抗状態のメモリセルの読み出し動作では、矢印Aに示すように、図3中のL0.08V付近のところまでで電圧の上昇が止まっている。一方、高抵抗状態のメモリセルの読み出し動作では、図3中のH0.38V付近のところまで電圧が上昇している。また、IpmosBはpMOSトランジスタP2のドレインへ流れる電流1を表し、IpmosAはpMOSトランジスタP1のドレインへ流れる電流4を表している。また、Inmos昇圧は、昇圧負荷回路のnMOSトランジスタのソースへ流れる電流3を表している。また、Inmos昇圧pmosAは、電流3と4の合成電流を表している。図5基板バイアス:A=0.4V、B=1.6Vを用いて、実施例1の抵抗変化型メモリの読み出し回路の負荷線と、従来回路の負荷線TTコーナーの説明を行う。実施例1の抵抗変化型メモリの読み出し回路の負荷線の場合、上述の通り、メモリセルが低抵抗状態ならLと記載されている箇所0.08V付近で電圧の上昇は止まり、高抵抗状態ならHと記載されている箇所0.38V付近で電圧の上昇は止まる。従って、抵抗変化型メモリの可変抵抗素子が低抵抗状態にある場合の読み出し安定電位と、可変抵抗素子が高抵抗状態にある場合の読み出し安定電位との電位差を約0.3V=0.38-0.08と大きくすることができる図5のΔVpropを参照。これは、従来回路pMOS回路の負荷線の場合の電位差ΔVconv=0.28-0.1と比べて、約1.7倍大きくできることがわかる。図6~8は、それぞれ実施例1の抵抗変化型メモリの読み出し回路の負荷線FFコーナー,負荷線TTコーナー,負荷線SSコーナーを示している。TTコーナーは、トランジスタの閾値電圧が典型的な値であり、FFコーナーはトランジスタの閾値電圧が典型的な値よりも低く、SSコーナーはトランジスタの閾値電圧が典型的な値よりも高くなっている。プロセスコーナーが変動すると、図6~8に示すように電流量が変化しているのがわかる。図6~8には、基板バイアス電圧制御により、例として3パターンの負荷線を描いている。それぞれのプロセスコーナーにおいて、ある1つのパターンでは読み出しが可能になっていることがわかる。図9を参照して、実施例1の抵抗変化型メモリに搭載するBIST回路について説明する。BIST回路は、テストパターンを発生する回路と、テスト結果と期待値を照合する回路をメモリチップ内に組み込むものである。例えば、図9に示すように、抵抗変化型メモリ20に、幾つかのメモリブロック21~23が存在する場合、それぞれのメモリブロック毎に一対のpMOSトランジスタの基板バイアス電圧の供給パターンを発生できるように回路を組み込む。具体的には、パターン選択回路30に、一対のpMOSトランジスタの各基板バイアス電圧の供給パターンとして、それぞれ0V/0.4Vと、0V/0.4V/1.6Vの供給ラインを用意する。pMOSスイッチとnMOSスイッチが並列接続されたトランスミッションゲートで構成されるパターン選択スイッチ31を用いて、各メモリブロックに供給する基板バイアス電圧の供給パターンを切り替える。BIST回路32では、基板バイアス電圧の供給パターンの切り替えを指示し、その結果を比べて、当該メモリブロックに最適な基板バイアス電圧の供給パターンを選定する。図9に示すようにBIST回路32と抵抗変化型メモリ20とのI/F信号は、アドレス信号A:Address、メモリブロック選択信号BS:BlockSelect、センスアンプイネーブル信号SE:SenseEnable、入力データDI:DataIn,出力データDO:DataOutを設ける。図10は実施例2の抵抗変化型メモリの読み出し回路の回路構成図である。図10に示すように、実施例2の抵抗変化型メモリの読み出し回路12は、実施例1の抵抗変化型メモリの読み出し回路11において、ノードSに接続されるビットラインBLにクランプ用スイッチ回路5としてのnMOSトランジスタを無くしたものである。クランプ用スイッチ回路5は、抵抗変化型メモリセル10に大きな電流が流れないようにするために設けるが、読み出し回路の動作に必須のものではなく、特に低電圧動作時にはクランプ用スイッチ回路を設けなくとも構わない。図11に実施例2の抵抗変化型メモリの読み出し回路の負荷線TTコーナーを示す。図11の負荷線から、実施例2の抵抗変化型メモリは、実施例1と同様、可変抵抗素子が低抵抗状態にある場合の読み出し安定電位と、可変抵抗素子が高抵抗状態にある場合の読み出し安定電位との電位差を大きくでき、抵抗変化型メモリセルに保持されているデータ論理を判定する電圧閾値とのマージンを向上し、読み出しエラーを低減できることがわかる。図12は実施例3の抵抗変化型メモリの読み出し回路の回路構成図である。図12に示すように、実施例3の抵抗変化型メモリの読み出し回路13は、実施例2の抵抗変化型メモリの読み出し回路12において、負性抵抗回路と並列に接続される非動作時バイアス電流抑制スイッチ図1における符号4の点線枠で囲まれた部分を無くしたものである。非動作時バイアス電流抑制スイッチを設けることにより、読み出し動作をしない場合の電力の消費を無くすことができるが、特に低電圧動作時の読み出し回路の動作に必須のものではなく、非動作時バイアス電流抑制スイッチを設けなくとも構わない。その他の実施例上記の実施例1~3では、ビットラインBLを介して読み出し回路のノードSを接続したが、ソースラインSLを介して読み出し回路のノードSを接続する場合も存在する。すなわち、実施例1~3では、抵抗変化型メモリセルにビットラインBL側が固定層でソースラインSL側がフリー層のMTJ素子を採用しており、ビットラインBLを介して抵抗変化型メモリセルとノードSとを接続しているが、ビットラインBL側がフリー層でソースラインSL側が固定層のMTJ素子を採用し、ソースラインSLを介して抵抗変化型メモリセルとノードSとを接続しても構わない。"