"第1乃至第4の配線と、第1乃至第3の薄膜トランジスタと、容量素子と、画素電極と、を有する半導体装置であって、前記第1乃至第3の薄膜トランジスタは、絶縁基板上に設けられ、前記第1の薄膜トランジスタのソースまたはドレインの一方は、前記第1の配線と電気的に接続され、前記第1の薄膜トランジスタのソースまたはドレインの他方は、前記第2の薄膜トランジスタのゲートと電気的に接続され、前記第1の薄膜トランジスタのゲートは、前記第2の配線と電気的に接続され、前記第2の薄膜トランジスタのソースまたはドレインの一方は、前記第3の配線と電気的に接続され、前記第2の薄膜トランジスタのソースまたはドレインの他方は、前記画素電極と電気的に接続され、前記第2の薄膜トランジスタのゲートは、前記容量素子と電気的に接続され、前記第3の薄膜トランジスタのソースまたはドレインの一方は、前記第2の薄膜トランジスタのゲートと電気的に接続され、前記第3の薄膜トランジスタのソースまたはドレインの他方は、前記第2の配線と電気的に接続され、前記第3の薄膜トランジスタのゲートは、前記第4の配線と電気的に接続されていることを特徴とする半導体装置。第1乃至第5の配線と、第1乃至第3の薄膜トランジスタと、容量素子と、画素電極と、を有する半導体装置であって、前記第1乃至第3の薄膜トランジスタは、絶縁基板上に設けられ、前記第1の薄膜トランジスタのソースまたはドレインの一方は、前記第1の配線と電気的に接続され、前記第1の薄膜トランジスタのソースまたはドレインの他方は、前記第2の薄膜トランジスタのゲートと電気的に接続され、前記第1の薄膜トランジスタのゲートは、前記第2の配線と電気的に接続され、前記第2の薄膜トランジスタのソースまたはドレインの一方は、前記第3の配線と電気的に接続され、前記第2の薄膜トランジスタのソースまたはドレインの他方は、前記画素電極と電気的に接続され、前記第2の薄膜トランジスタのゲートは、前記容量素子と電気的に接続され、前記第3の薄膜トランジスタのソースまたはドレインの一方は、前記第2の薄膜トランジスタのゲートと電気的に接続され、前記第3の薄膜トランジスタのソースまたはドレインの他方は、前記第5の配線と電気的に接続され、前記第3の薄膜トランジスタのゲートは、前記第4の配線と電気的に接続されていることを特徴とする半導体装置。第1乃至第4の配線と、第1乃至第3の薄膜トランジスタと、容量素子と、表示素子と、を有する表示装置であって、前記第1乃至第3の薄膜トランジスタは、絶縁基板上に設けられ、前記第1の薄膜トランジスタのソースまたはドレインの一方は、前記第1の配線と電気的に接続され、前記第1の薄膜トランジスタのソースまたはドレインの他方は、前記第2の薄膜トランジスタのゲートと電気的に接続され、前記第1の薄膜トランジスタのゲートは、前記第2の配線と電気的に接続され、前記第2の薄膜トランジスタのソースまたはドレインの一方は、前記第3の配線と電気的に接続され、前記第2の薄膜トランジスタのソースまたはドレインの他方は、前記前記画素電極と電気的に接続され、前記第2の薄膜トランジスタのゲートは、前記容量素子と電気的に接続され、前記第3の薄膜トランジスタのソースまたはドレインの一方は、前記第2の薄膜トランジスタのゲートと電気的に接続され、前記第3の薄膜トランジスタのソースまたはドレインの他方は、前記第2の配線と電気的に接続され、前記第3の薄膜トランジスタのゲートは、前記第4の配線と電気的に接続されていることを特徴とする表示装置。第1乃至第5の配線と、第1乃至第3の薄膜トランジスタと、容量素子と、表示素子と、を有する表示装置であって、前記第1乃至第3の薄膜トランジスタは、絶縁基板上に設けられ、前記第1の薄膜トランジスタのソースまたはドレインの一方は、前記第1の配線と電気的に接続され、前記第1の薄膜トランジスタのソースまたはドレインの他方は、前記第2の薄膜トランジスタのゲートと電気的に接続され、前記第1の薄膜トランジスタのゲートは、前記第2の配線と電気的に接続され、前記第2の薄膜トランジスタのソースまたはドレインの一方は、前記第3の配線と電気的に接続され、前記第2の薄膜トランジスタのソースまたはドレインの他方は、前記前記画素電極と電気的に接続され、前記第2の薄膜トランジスタのゲートは、前記容量素子と電気的に接続され、前記第3の薄膜トランジスタのソースまたはドレインの一方は、前記第2の薄膜トランジスタのゲートと電気的に接続され、前記第3の薄膜トランジスタのソースまたはドレインの他方は、前記第5の配線と電気的に接続され、前記第3の薄膜トランジスタのゲートは、前記第4の配線と電気的に接続されていることを特徴とする表示装置。請求項1または請求項2において、前記表示素子は、発光素子を有することを特徴とする表示装置。請求項1もしくは請求項2に記載の半導体装置、または請求項3乃至請求項5のいずれか一項に記載の表示装置を具備する電子機器。操作スイッチまたはアンテナと、請求項1もしくは請求項2に記載の半導体装置、または請求項3乃至請求項5のいずれか一項に記載の表示装置とを具備する電子機器。図15は、デジタル階調と時間階調とをくみあわせた駆動方法におけるタイミングチャートである。図15Aはアドレス書き込み期間とサステイン点灯期間とが、サブフレーム期間内で完全に分離しているのに対し、図15Bでは分離していない。通常,時間階調を利用した駆動方法では,ビット数に応じて各々アドレス書き込み期間とサステイン点灯期間とを設ける必要がある。アドレス書き込み期間とサステイン点灯期間とが完全に分離した駆動方法各サブフレーム期間において、1画面分のアドレス書き込み期間が完全に終了してからサステイン点灯期間に入る方法では,1フレーム期間内でアドレス書き込み期間の占める割合が大きくなり,またアドレス書き込み期間内でも、ある行のゲート信号線が選択されている期間は、図15Aに示すように、他の行は書き込みも点灯も行われない状態にある期間1501が生ずるため、デューティー比1フレーム期間におけるサステイン点灯期間の長さの割合が大きく低下する。アドレス書き込み期間を短くするには動作クロック周波数を上げる以外になく、回路の動作マージン等を考えると、多階調化には限界がある。対して、アドレス書き込み期間とサステイン点灯期間とを分離しない駆動方法では、たとえばk行目のゲート信号線選択期間の終了後、直ちにk行目のEL素子はサステイン点灯期間に入るため、他の行でゲート信号線が選択されている間にも、いずれかの画素は点灯していることになる。よって、よりデューティー比を高くするのには有利な駆動方法といえる。しかし、アドレス書き込み期間とサステイン点灯期間とが分離していない場合、以下のような問題が生ずる。1つのアドレス書き込み期間の長さは、1行目のゲート信号線選択期間の開始から、最終行のゲート信号線選択期間の終了までである。ある時点では、異なる2つのゲート信号線の選択は行うことが出来ないため、アドレス書き込み期間とサステイン点灯期間とが分離していない駆動方法においては、サステイン点灯期間は、少なくともアドレス書き込み期間と同じかそれ以上の長さを必要とする。よって、多階調化を図る際には、サステイン点灯期間の最小単位が限られてしまう。図15Bにおいて、最下位ビット分のサブフレーム期間SF4でのアドレス書き込み期間Ta4が終了するまでの期間と、次のフレーム期間での最初のアドレス書き込み期間が開始してからの期間が重複しないだけの、1502で示される部分の長さが、この最小単位となり、これよりも短いサステイン点灯期間を有する場合は、正常に表示を行うことが出来ない。このサステイン点灯期間の最小単位の長さTsminは、アドレス書き込み期間の長さをTan、1ゲート信号線選択期間の長さをTgnとすると、Tsmin=Tan-Tgnで表される。よって、デジタル階調方式と時間階調方式を組み合わせた場合、サステイン点灯期間は2のべき乗の比をもって長さが決まることから、1フレーム期間の長さを考えると、多階調化が困難になる。[本発明以前の技術]前述のタイミングチャートにおいて、アドレス書き込み期間とサステイン点灯期間とが分離していない場合には、サステイン点灯期間の最小単位が制限されてしまうという問題点を述べた。この問題を解決するために、以下のような表示方法が提案された。図16Aでは、最小単位Tsminよりも短いサステイン点灯期間Ts3が1フレーム期間内に含まれているため、Ta3の一部と、Ts3の終了直後から開始している次のフレーム期間のTa1の一部が、1601で示される範囲で重複している状態を示している。このような重複部分では、同時に異なる行のゲート信号線が選択されることになるため、正常に走査が行われない。そこで、図16Bに示すように、最小単位Tsminよりも短いサステイン点灯期間の終了後、アドレス書き込み期間が重複する期間で、EL素子を非表示状態とする期間1602を設け、次のアドレス書き込み期間の開始タイミングを先送りにする。このようにすることで、最小単位Tsminよりも短いサステイン点灯期間を含む場合にも、アドレス書き込み期間の重複がなくなるため、表示を正常に行うことが出来る。図17は、特願平11-338786平成11年11月29日出願に記載されている画素の構成を示している。図17Aにおいて、点線枠1700で囲まれた範囲が1画素分の回路である。図17Bに拡大図を示す。図13に示した画素の構成に加えて、リセット用TFT1705、リセット信号線1712が追加された構成を有する。図17にて示した回路の動作について簡潔に述べる。画像の表示に関する動作は、図13に示したような従来の画素と同様である。前述の非表示期間を設ける際に、リセット用TFT1705およびリセット信号線1712が用いられる。サステイン点灯期間では、EL駆動用TFT1702に印加されるゲートソース間電圧は、保持容量1704が保持している電荷によってまかなわれる。すなわち、EL駆動用TFT1702に印加されるゲートソース間電圧は、保持容量1704の両端子間の電位差に等しい。サステイン点灯期間が終了し、非表示期間を設けるには、リセット信号線1712にリセット信号を入力して、リセット用TFT1705を導通状態にする。この動作により、リセット用TFT1705のソース領域とドレイン領域との間の電位差、すなわち保持容量1704の両端子間の電位差が0Vとなる。よってEL駆動用TFT1702のゲートソース間電圧が0Vとなって非導通状態となり、EL素子1703への電流供給が遮断される。直ちにリセット用TFT1705は非導通状態に戻るが、保持容量1704の両端子間の電位差は0Vのまま保持されるので、EL駆動用TFT1702のゲートソース間電圧も引き続き0Vであり、その後新たに画像信号が書き込まれるまでは、EL素子1703は点灯しない。この非表示期間は、アドレス書き込み期間の長さをta、サステイン点灯期間の長さをts、1ゲート信号線選択期間の長さをtgta、ts、tg>0として、非表示期間の長さをtrtr>0とすると、tr=ta-tstgで求められる長さを少なくとも有する。こうして、短いサステイン点灯期間を挟んだアドレス書き込み期間の重複を回避することが出来る。しかしながら、図17に示したような画素を用いる場合、以下のような問題点がある。EL駆動用TFT1702にはPチャネル型を用いるのが望ましいことは前述のとおりである。通常、Pチャネル型TFTの場合、しきい値電圧は負の値をとる。故に、EL駆動用TFT1702のゲートソース間電圧が0V以上であれば、ドレイン電流はほとんど流れない。しかし、EL駆動用TFT1702は、サステイン点灯期間中を通じてドレイン電流が流れるため、他のTFTと比較して劣化しやすい条件にある。これらの経時的劣化や、製造不良等が原因となって、このしきい値電圧が正の値にシフトする場合がある。その場合、たとえゲートソース間電圧が0Vであっても、ドレイン電流が流れてしまうことになる。ここで、引き続き図17を参照して、実際にEL駆動用TFT1702のしきい値電圧が正の値にシフトした場合について考える。まず、通常の信号の書き込みを行っている期間において説明する。ソース信号線1707から信号が入力され、黒表示EL素子1703が点灯しないを行うときは、電流供給線1708の電位よりも、ソース信号線1707から入力される信号の電位を十分に高くとっておけば、確実にEL駆動用TFT1702のゲートソース間電圧は正の値となるので、ドレイン電流は流れない。すなわち、外部から入力する信号の制御によって、上記のような不良を有するTFTが含まれる場合にも正常動作が可能となる。一方、非表示期間で、リセット用TFT1705を導通させてEL素子1703への電流供給を遮断する動作においては、リセット用TFT1705によってソース信号線1707の電位と電流供給線1708の電位が等しくなる。よってEL駆動用TFT1702のゲートソース間電圧は、このときは0Vとなり、しきい値電圧が正の値にシフトしている場合には、ドレイン電流が流れ、EL素子1703が発光してしまう。この場合、各信号線の電位を変えたとしても、対処することは出来ない。そこで、本発明においては、前述のような駆動方法を行う電子装置において、高いデューティー比を確保し、かつ前述した最小単位よりも短いサステイン点灯期間を有する場合にも正常に画像の表示を可能とし、かつ前述のようなしきい値のシフト等が生じた場合にも対処の可能な新規の駆動方法を提供することを課題とする。また、本明細書中、TFTのしきい値のシフトが生じたもの、あるいは、特性に不良のあるものと記載している場合は、TFTの特性がノーマリーオンTFTのゲート電極とソース領域との間の電位差が0Vの時に、TFTが導通状態をとることであることを意味するものとする。上述した課題を解決するために、本発明においては以下の手段を講じた。図1に示すように、リセット用TFT105のソース領域とドレイン領域は、一方は電流供給線108に、もう一方はゲート信号線106に電気的に接続されている。また、スイッチング用TFT101は、EL駆動用TFTと同極性のものを用いるのが望ましい。本発明の特徴は、リセット用TFT105を導通状態にしたときのEL駆動用TFT102のゲートソース間電圧を、ゲート信号線106の電位を変えることにより制御することが出来る点にある。このような方法をとることにより、たとえEL駆動用TFT102のしきい値電圧がシフトし、ノーマリーオンとなっている場合においても、ゲート信号線106の電位を変えることにより、EL駆動用TFT102を確実に非導通状態とすることが出来るので、EL素子103の電流が流れにくいようにすることが可能となる。以下に、本発明の電子装置の構成について記載する。請求項1に記載の本発明の電子装置は、ソース信号線側駆動回路と、ゲート信号線側駆動回路と、リセット信号線側駆動回路と、画素部とを有し、前記画素部は、複数のソース信号線と、複数のゲート信号線と、複数の電流供給線と、複数のリセット信号線と、複数の画素とを有し、前記複数の画素はそれぞれ、スイッチング用トランジスタと、エレクトロルミネッセンス駆動用トランジスタと、リセット用トランジスタと、保持容量と、エレクトロルミネッセンス素子とを有し、前記スイッチング用トランジスタのゲート電極は、前記複数のゲート信号線のうちいずれか1本と電気的に接続され、前記スイッチング用トランジスタのソース領域とドレイン領域とは、一方はソース信号線と電気的に接続され、残る一方は前記エレクトロルミネッセンス駆動用トランジスタのゲート電極と電気的に接続され、前記リセット用トランジスタのゲート電極は、リセット信号線と電気的に接続され、前記リセット用トランジスタのソース領域とドレイン領域とは、一方は前記複数のゲート信号線のうちいずれか1本と電気的に接続され、残る一方は前記エレクトロルミネッセンス駆動用トランジスタのゲート電極と電気的に接続され、前記保持容量は、一方の電極は電流供給線と電気的に接続され、残る一方の電極は、前記エレクトロルミネッセンス駆動用トランジスタのゲート電極と電気的に接続され、前記エレクトロルミネッセンス駆動用トランジスタのソース領域とドレイン領域とは、一方は電流供給線と電気的に接続され、残る一方はエレクトロルミネッセンス素子の一方の電極と電気的に接続されていることを特徴としている。請求項2に記載の本発明の電子装置は、請求項1に記載の電子装置において、前記エレクトロルミネッセンス駆動用トランジスタのソース領域もしくはドレイン領域と、エレクトロルミネッセンス素子の陽極とが電気的に接続されているときは、前記スイッチング用トランジスタの極性にはPチャネル型を用い、前記エレクトロルミネッセンス駆動用トランジスタのソース領域もしくはドレイン領域と、エレクトロルミネッセンス素子の陰極とが電気的に接続されているときは、前記スイッチング用トランジスタの極性にはNチャネル型を用いることを特徴としている。請求項3に記載の本発明の電子装置の駆動方法は、1フレーム期間はn個のサブフレーム期間SF1、SF2、、SFnを有し、前記n個のサブフレーム期間はそれぞれアドレス書き込み期間Ta1、Ta2、、Tanと、サステイン点灯期間Ts1、Ts2、Tsnとを有し、前記n個のサブフレーム期間のうち少なくとも1個のサブフレーム期間において、前記アドレス書き込み期間と前記サステイン点灯期間が重複している期間を有し、サブフレーム期間SFm1≦m≦nでのアドレス書き込み期間Tamと、サブフレーム期間SFm1でのアドレス書き込み期間Tam1とが重複する場合に、前記サブフレーム期間SFmでのサステイン点灯期間SFmの終了後、前記アドレス書き込み期間Tam1の開始までの期間に非表示期間を有することを特徴としている。請求項4に記載の本発明の電子装置の駆動方法は、1フレーム期間はn個のサブフレーム期間SF1、SF2、、SFnを有し、前記n個のサブフレーム期間はそれぞれアドレス書き込み期間Ta1、Ta2、、Tanと、サステイン点灯期間Ts1、Ts2、Tsnとを有し、前記n個のサブフレーム期間のうち少なくとも1個のサブフレーム期間において、前記アドレス書き込み期間と前記サステイン点灯期間が重複している期間を有し、j0<jフレーム目のサブフレーム期間SFnでのアドレス書き込み期間Tanと、j1フレーム目のサブフレーム期間SF1でのアドレス書き込み期間Ta1とが重複する場合に、jフレーム目のサブフレーム期間SFnでのサステイン点灯期間SFnの終了後、前記j1フレーム目のサブフレーム期間SF1でのアドレス書き込み期間Ta1の開始までの期間に非表示期間を有することを特徴としている。請求項5に記載の本発明の電子装置の駆動方法は、1フレーム期間はn個のサブフレーム期間SF1、SF2、、SFnを有し、前記n個のサブフレーム期間はそれぞれアドレス書き込み期間Ta1、Ta2、、Tanと、サステイン点灯期間Ts1、Ts2、Tsnとを有し、あるサブフレーム期間SFk1≦k≦nにおいて、アドレス書き込み期間の長さをtak、サステイン点灯期間の長さをtsk、1ゲート信号線選択期間の長さをtgtak、tsk、tg>0として、tak>tsktgが成立するとき、SFkの有する非表示期間の長さをtrktrk>0とすると、常に、trk≧tak-tsktgが成立することを特徴としている。請求項6に記載の本発明の電子装置の駆動方法は、請求項3乃至請求項5のいずれか1項に記載の電子装置の駆動方法において、前記非表示期間においては、リセット信号線駆動回路からの信号が入力され、リセット用トランジスタが導通することによって、前記エレクトロルミネッセンス駆動用トランジスタが非導通状態となり、前記リセット用トランジスタが非導通状態に戻った後も、次にソース信号線からの信号の書き込みが行われるまでの間、前記エレクトロルミネッセンス駆動用トランジスタのゲート電圧が、前記保持容量によって保持されることを特徴としている。請求項7に記載の本発明の電子装置の駆動方法は、請求項3乃至請求項6のいずれか1項に記載の電子装置の駆動方法において、前記非表示期間中は、画像信号に関わらずエレクトロルミネッセンス素子が消灯することを特徴としている。請求項8に記載の本発明の電子装置の駆動方法は、請求項3乃至請求項7のいずれか1項に記載の電子装置の駆動方法において、前記非表示期間における、前記エレクトロルミネッセンス駆動用トランジスタのゲート電圧は、電流供給線の電位と、非選択状態にあるゲート信号線の電位との差によって決定されることを特徴としている。請求項9に記載の本発明の電子装置の駆動方法は、請求項3乃至請求項8のいずれか1項に記載の電子装置の駆動方法において、前記エレクトロルミネッセンス駆動用トランジスタの極性がNチャネル型である場合には、前記非選択状態にあるゲート信号線には、前記電流供給線の電位に対し、前記エレクトロルミネッセンス駆動用トランジスタのしきい値電圧よりも低い電位が入力されることを特徴としている。請求項10に記載の本発明の電子装置の駆動方法は、請求項3乃至請求項8のいずれか1項に記載の電子装置の駆動方法において、前記エレクトロルミネッセンス駆動用トランジスタの極性がPチャネル型である場合には、前記非選択状態にあるゲート信号線には、前記電流供給線の電位に対し、前記エレクトロルミネッセンス駆動用トランジスタのしきい値電圧よりも高い電位が入力されることを特徴としている。本発明の効果について述べる。本発明では、通常の時間階調方式では設定することの出来ないような短いサステイン点灯期間を有する場合においても、非表示期間を設けることにより、異なるアドレス書き込み期間の重複を回避することが出来る。よってさらなる多階調化が可能となる。さらに、リセット用TFTを導通状態として非表示期間を設けるとき、ゲート信号線の電位を調整しておくことにより、EL駆動用TFTのゲート電圧EL駆動用TFTのソース領域に対するゲート電極の電位を正の値とすることが出来る。それにより、仮にEL駆動用TFTのしきい値電圧が正の値にシフトしている場合においても、リセット信号の入力により、EL素子に電流が供給されないようにすることが出来る。以下に本発明の実施形態について述べる。特願平11-338786に記載されている画素は、図17に示すように、リセット用TFT1705のソース領域とドレイン領域は、一方は電流供給線1708に、もう一方はEL駆動用TFT1702のゲート電極に電気的に接続されており、リセット用TFT1705のゲート電極は、リセット信号線1712に電気的に接続されていた。本発明の画素は、図1に示すように、リセット用TFT105のソース領域とドレイン領域は、一方は電流供給線108に、もう一方はゲート信号線106に電気的に接続されている。続いて、各配線における電位のパターンについて述べる。図2を参照する。図2Aはリセット信号線の電位を示している。図2Bは、図17に示した、特願平11-338786に記載されている画素を用いて、非表示期間を伴う駆動を行う場合の各配線の電位を示している。図2Cは、本発明の構成を有する画素を用いて前述の、非表示期間を伴う駆動を行う場合の各配線の電位を示している。まず図2Bの場合について、順を追って説明する。なお、各部の電位を明確に示すため、スイッチング用TFTにはNチャネル型を、EL駆動用TFTとリセット用TFTにはPチャネル型を用いたものとして説明する。図2Aに示す信号波形201は、リセット用TFT1705にPチャネル型を用いた場合であり、電位が下がったとき、リセット用TFT1705が導通状態となる。リセット用TFT1705にNチャネル型を用いた場合には、図2Aの波形201は逆となる。次に、ゲート信号線1706の電位202について述べる。図2Bの場合、スイッチング用TFT1701はNチャネル型を用いているものとしている。したがって、ゲート信号線1706が選択されるときは電位が上がり、スイッチング用TFT1701が導通状態となる。ソース信号線1707の電位204は、スイッチング用TFT1701を経由して、EL駆動用TFT1702や保持容量1704に入力される。スイッチング用TFT1701が導通状態になると、EL駆動用TFT1702のゲート電極の電位203は、ソース信号線1707の電位204に等しくなる。図2においては、スイッチング用TFT1701が導通状態となった点では、ソース信号線1707の電位204はLO信号であるから、EL駆動用TFT1702のゲート電極の電位203は下がる。このとき、EL駆動用TFT1702のゲートソース間電圧の絶対値が大きくなり、EL駆動用TFT1702は導通状態となる。よってEL素子1703に電流が流れて点灯する。ソース信号線1707の電位204がHi信号の場合は、EL素子1703は点灯しない。続いて、図2中、破線X-Xで示されるタイミングで、リセット信号線1712にLO信号が入力され、リセット用TFT1705が導通状態となる。この動作により、EL駆動用TFT1702のゲート電極の電位203は電流供給線1708の電位205に等しくなり、EL駆動用TFT1702のゲート電圧EL駆動用TFT1702のソース領域に対するゲート電極の電位は0Vとなる。すなわち、EL駆動用TFT1702のしきい値電圧が正の値にシフトしている場合には、EL駆動用TFT1702のゲート電圧EL駆動用TFT1702のソース領域に対するゲート電極の電位が0Vとなる点では導通していることになり、非表示期間もEL素子1703には電流が流れてしまう。これでは、正常に非表示期間を設けることはできない。続いて、図2Cの場合について説明する。こちらの場合は、スイッチング用TFT、EL駆動用TFT、リセット用TFTには、ともにPチャネル型を用いているものとして各部の電位を説明する。まず、ゲート信号線106の電位206について述べる。前述の通り、スイッチング用TFT101はPチャネル型を用いているので、ゲート信号線106が選択されるときは電位が下がり、スイッチング用TFT101が導通状態となる。ソース信号線107の電位208は、スイッチング用TFT101を経由して、EL駆動用TFT102や保持容量104に入力される。スイッチング用TFT101が導通状態になると、EL駆動用TFT103のゲート電極の電位207は、ソース信号線107の電位208に等しくなる。図2においては、スイッチング用TFT101が導通状態となった点では、ソース信号線107の電位208はLO信号であるから、EL駆動用TFT102のゲート電極の電位207は下がる。このとき、EL駆動用TFT102のゲートソース間電圧の絶対値が大きくなり、EL駆動用TFT102は導通状態となる。よってEL素子103に電流が流れて点灯する。ソース信号線107の電位208がHi信号の場合は、EL素子103は点灯しない。続いて、図2中、破線X-Xで示されるタイミングで、リセット信号線112にLO信号が入力され、リセット用TFT105が導通状態となる。このとき、EL駆動用TFT102のゲート電極の電位207は、ゲート信号線106の電位206に等しくなる。ここで、EL駆動用TFTがノーマリーオンとなっている場合には、ゲートソース間電圧を正の値Pチャネル型の場合とし、確実にOFFするようにしてやればよい。よって、ゲート信号線106の電位206を、EL駆動用TFT102のしきい値のシフト量に合わせて高めにしておくことにより、EL駆動用TFT102のゲートソース間電圧は正の値をとることができる。よって、図2Bの場合と異なり、仮にEL駆動用TFT102のしきい値電圧が正の値にシフトしていたとしても、電流を流れないようにすることが出来る。リセット用TFT105が非導通状態に戻った後も、このときのEL駆動用TFT102のゲートソース間電圧は、保持容量104によって保持されているため、EL素子103は、次のサブフレーム期間で、画素への信号の書き込みが行われるまでの間は、消灯状態が続く。次に、画素を構成するTFTの極性と各部の電位との関係について説明する。1EL駆動用TFTにNチャネル型を用いる場合非表示期間において、EL駆動用TFT102が確実に非導通状態となるようにするには、EL駆動用TFT102のゲートソース間電圧VGSを確実にしきい値電圧より低くしておく必要がある。このとき、EL駆動用TFT102のゲート電位は、リセット用TFT105が導通することにより、ゲート信号線106の電位VGとなり、ソース電位は電流供給線108の電位VCULとなる。よって、今、EL駆動用TFT102がノーマリーオンである場合には、少なくともVG<VCULとしなければならない。ゲート信号線106の電位VGは、EL駆動用TFT102の劣化に伴って、任意に変更するものであるが、この場合、劣化が進行すれば、VGは低くする方向に向かうことになる。よってこの場合にスイッチング用TFT101がいかなる場合にも非導通状態となるためには、スイッチング用TFT101のゲート電位、すなわちゲート信号線106の電位VGが低い値をとっても常に非導通状態でなければならない。このことから、スイッチング用TFT101にはNチャネル型を用いるのが望ましい。2EL駆動用TFTにPチャネル型を用いる場合非表示期間において、EL駆動用TFT102が確実に非導通状態となるようにするには、EL駆動用TFT102のゲートソース間電圧VGSを確実にしきい値電圧より高くしておく必要がある。このとき、EL駆動用TFT102のゲート電位は、リセット用TFT105が導通することにより、ゲート信号線106の電位VGとなり、ソース電位は電流供給線108の電位VCULとなる。よって、今、EL駆動用TFT102がノーマリーオンである場合には、少なくともVG>VCULとしなければならない。ゲート信号線106の電位VGは、EL駆動用TFT102の劣化に伴って、任意に変更するものであるが、この場合、劣化が進行すれば、VGは高くする方向に向かうことになる。よってこの場合にスイッチング用TFT101がいかなる場合にも非導通状態となるためには、スイッチング用TFT101のゲート電位、すなわちゲート信号線106の電位VGが高い値をとっても常に非導通状態でなければならない。このことから、スイッチング用TFT101にはPチャネル型を用いるのが望ましい。なお、リセット用TFT105の極性は特に問わないが、リセット用TFT105のソースドレイン間の電圧を考えると、上記1の場合にはNチャネル型を、2の場合にはPチャネル型を用いるのが望ましい。なお、図1においては、リセット用TFT105のソース領域とドレイン領域とのうちの一方と、スイッチング用TFT101のゲート電極は、いずれも同じゲート信号線106と電気的に接続されているが、このリセット用TFT105のソース領域とドレイン領域とのうちの一方は、図1中のゲート信号線106に限らず、いずれのゲート信号線と接続されていても良い。また、本実施形態においては、時間階調方式とデジタル階調方式を組み合わせた駆動方法の場合についてのみ述べてきたが、本発明の本質である、リセット用TFTの配置に関しては、他の駆動方法による場合にも適用できる。むろん、前述の面積階調方式とデジタル階調方式を組み合わせた駆動方法や、面積階調方式とデジタル階調方式と時間階調方式を組み合わせた駆動方法にも適用できる。以下に本発明の実施例について記述する。図3Aは、本実施例にて示す電子装置の全体の回路構成例である。基板350の中央に画素部351が配置されている。画素部351の上側には、ソース信号線を制御するためのソース信号線駆動回路352が配置されている。画素部351の左側には、ゲート信号線を制御するためのゲート信号線駆動回路353が配置されている。画素部351の右側には、リセット信号線を制御するためのリセット信号線駆動回路354が配置されている。画素部351において、点線枠300で囲まれた部分が、1画素分の回路である。拡大図を図3Bに示す。各部の名称は図1Bと同様であるのでここでは省略する。続いて、実際の駆動について述べる。本実施例では、デジタル階調と時間階調を組み合わせた方法で、kビット2kの階調を表現することとする。説明では、簡単のため、k=3として、3ビットの階調表現を行う場合を例にとって説明する。回路は図3に示した回路を参照する。図4に、本実施例で説明する3ビットの階調表現におけるタイミングチャートを示す。1フレーム期間は3つのサブフレーム期間SF1~SF3に分割され、それぞれのサブフレーム期間はアドレス書き込み期間Ta1~Ta3とサステイン点灯期間Ts1~Ts3とを有する。サステイン点灯期間の長さは、2のべき乗で長さが設定されており、図4においては、Ts1:Ts2:Ts3=22:21:20となっている。また、アドレス書き込み期間は、1行目のゲート信号線が選択されてから、最終行のゲート信号線の選択が終了するまでの期間であるので,Ta1~Ta3は全て等長である。ここで、最下位ビット分のサステイン点灯期間Ts3は、アドレス書き込み期間Ta3よりも短い。よって、図4Aに示すように、サステイン点灯期間Ts3の終了後、直ちに次のフレーム期間のアドレス書き込み期間Ta1に移行すると、異なるサブフレーム期間のアドレス書き込み期間が重複する期間が生ずる。この期間では、同時に複数のゲート信号線の選択が行われることになるので、正常な画像の表示は出来ない。そこで、図4Bに示すように、サステイン点灯期間Ts3の終了後、リセット信号線312に信号を入力して、EL素子303を消灯させ、次のアドレス書き込み期間の開始までの間、非表示期間を設ける。図5に、ある1フレーム期間におけるゲート信号線306およびリセット信号線312の電位を示す。本実施例においては、リセット用TFT305にはPチャネル型を用いているので、リセット信号線312の電位が低いとき、リセット用TFT305は導通状態となる。このリセット用TFT305には、Nチャネル型を用いても良い。まず、サブフレーム期間SF1において、ゲート信号線306が選択され、ソース信号線307から、画素への信号の書き込みが行われる。各行では、画素への信号の書き込みが終了すると、直ちにサステイン点灯期間SF1に移る。この動作が1行目から最終行まで行われる。続いて、サブフレーム期間SF2においても同様に、ゲート信号線306が選択され、ソース信号線307から、画素への信号の書き込みが行われる。各行では、画素への信号の書き込みが終了すると、直ちにサステイン点灯期間SF2に移る。この動作が1行目から最終行まで行われる。サブフレーム期間SF3では、まずSF1、SF2と同様、ゲート信号線306が選択され、ソース信号線307から、画素への信号の書き込みが行われる。各行では、画素への信号の書き込みが終了すると、直ちにサステイン点灯期間SF3に移る。この動作が1行目から最終行まで行われる。このとき、サステイン点灯期間Ts3は、アドレス書き込み期間Ta3よりも短いため、アドレス書き込み期間Ta3の終了前、すなわち最終行のゲート信号線の選択期間が終了する前に、1行目でのサステイン点灯期間Ts3が終了する。ここで、1行目でのサステイン点灯期間Ts3が終了したら直ちに、1行目のリセット信号線には、リセット信号が入力され、リセット用TFT305が導通状態となり、保持容量304における両電極間の電位差、すなわち、EL駆動用TFT302のゲートソース間電圧は、ゲート信号線306と電流供給線308間の電位差に等しくなる。よってEL駆動用TFT302が非導通状態となり、EL素子303への電流供給が遮断される。その後、リセット用TFT305が非導通状態に戻った後も、このときのEL駆動用TFT302のゲートソース間電圧は、保持容量304によって保持されているため、EL素子303は、次のサブフレーム期間で、画素への信号の書き込みが行われるまでの間は、消灯状態が続く。EL駆動用TFT302のしきい値が、正の値にシフトしている場合は、ゲート信号線306の非選択状態における電位を上げておけばよい。それにより、保持容量304における両電極間の電位差、すなわち、EL駆動用TFT302のゲート電圧EL駆動用TFT302のソース領域に対するゲート電極の電位を任意に制御することができる。本実施例において示した駆動方法によれば、リセット信号を入力するタイミングを変えることにより、サステイン点灯期間の長さを自由に設定することが可能であり、前述した、通常のデジタル階調と時間階調とを組み合わせた表示方法における最小単位よりも短いサステイン点灯期間を有するサブフレーム期間においても、正常に画像の表示を行うことが出来る。また、EL駆動用TFT302の特性がノーマリーオンである場合にも、非選択状態にあるゲート信号線306の電位を変えることによって対処が可能である。本実施例においては、同一基板上に、画素部および画素部の周辺に設ける駆動回路のTFTNチャネル型TFTおよびPチャネル型TFTを同時に作製する方法について詳細に説明する。まず、図6Aに示すように、コーニング社の7059ガラスや1737ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスから成る基板5001上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜5002を形成する。例えば、プラズマCVD法でSiH4、NH3、N2Oから作製される酸化窒化シリコン膜5002aを10~200nm好ましくは50~100nm形成し、同様にSiH4、N2Oから作製される酸化窒化水素化シリコン膜5002bを50~200nm好ましくは100~150nmの厚さに積層形成する。本実施例では下地膜5002を2層構造として示したが、前記絶縁膜の単層膜または2層以上積層させた構造として形成しても良い。島状半導体層5003~5006は、非晶質構造を有する半導体膜をレーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体層5003~5006の厚さは25~80nm好ましくは30~60nmの厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウムSiGe合金などで形成すると良い。レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーやYAGレーザー、YVO4レーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数30Hzとし、レーザーエネルギー密度を100~400mJcm2とする。また、YAGレーザーを用いる場合にはその第2高調波を用いパルス発振周波数1~10kHzとし、レーザーエネルギー密度を300~600mJcm2とすると良い。そして幅100~1000μm、例えば400μmで線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率オーバーラップ率を80~98として行う。次いで、島状半導体層5003~5006を覆うゲート絶縁膜5007を形成する。ゲート絶縁膜5007はプラズマCVD法またはスパッタ法を用い、厚さを40~150nmとしてシリコンを含む絶縁膜で形成する。本実施例では、120nmの厚さで酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマCVD法でTEOSTetraethylOrthosilicateとO2とを混合し、反応圧力40Pa、基板温度300~400°Cとし、高周波13.56MHz、電力密度0.5~0.8Wcm2で放電させて形成することができる。このようにして作製される酸化シリコン膜は、その後400~500°Cの熱アニールによりゲート絶縁膜として良好な特性を得ることができる。そして、ゲート絶縁膜5007上にゲート電極を形成するための第1の導電膜5008と第2の導電膜5009とを形成する。本実施例では、第1の導電膜5008をTaで50~100nmの厚さに形成し、第2の導電膜5009をWで100~300nmの厚さに形成する。Ta膜はスパッタ法で、TaのターゲットをArでスパッタすることにより形成する。この場合、Arに適量のXeやKrを加えると、Ta膜の内部応力を緩和して膜の剥離を防止することができる。また、α相のTa膜の抵抗率は20μΩcm程度でありゲート電極に使用することができるが、β相のTa膜の抵抗率は180μΩcm程度でありゲート電極とするには不向きである。α相のTa膜を形成するために、Taのα相に近い結晶構造をもつ窒化タンタルを10~50nm程度の厚さでTaの下地に形成しておくとα相のTa膜を容易に得ることができる。W膜を形成する場合には、Wをターゲットとしたスパッタ法で形成する。その他に6フッ化タングステンWF6を用いる熱CVD法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、W膜の抵抗率は20μΩcm以下にすることが望ましい。W膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、W中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度99.9999のWターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してW膜を形成することにより、抵抗率9~20μΩcmを実現することができる。なお、本実施例では、第1の導電膜5008をTa、第2の導電膜5009をWとしたが、特に限定されず、いずれもTa、W、Ti、Mo、Al、Cuから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。本実施例以外の他の組み合わせの一例は、第1の導電膜を窒化タンタルTaNで形成し、第2の導電膜をWとする組み合わせ、第1の導電膜を窒化タンタルTaNで形成し、第2の導電膜をAlとする組み合わせ、第1の導電膜を窒化タンタルTaNで形成し、第2の導電膜をCuとする組み合わせで形成することが好ましい。次に、レジストによるマスク5010を形成し、電極及び配線を形成するための第1のエッチング処理を行う。本実施例ではICPInductivelyCoupledPlasma:誘導結合型プラズマエッチング法を用い、エッチング用ガスにCF4とCl2を混合し、1Paの圧力でコイル型の電極に500WのRF13.56MHz電力を投入してプラズマを生成して行う。基板側試料ステージにも100WのRF13.56MHz電力を投入し、実質的に負の自己バイアス電圧を印加する。CF4とCl2を混合した場合にはW膜及びTa膜とも同程度にエッチングされる。上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第1の導電層及び第2の導電層の端部がテーパー形状となる。テーパー部の角度は15~45°となる。ゲート絶縁膜上に残渣を残すことなくエッチングするためには、10~20程度の割合でエッチング時間を増加させると良い。W膜に対する酸化窒化シリコン膜の選択比は2~4代表的には3であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は20~50nm程度エッチングされることになる。こうして、第1のエッチング処理により第1の導電層と第2の導電層から成る第1の形状の導電層5011~5016第1の導電層5011a~5016aと第2の導電層5011b~5016bを形成する。このとき、ゲート絶縁膜5007においては、第1の形状の導電層5011~5016で覆われない領域は20~50nm程度エッチングされ薄くなった領域が形成される図6A。そして、第1のドーピング処理を行いN型を付与する不純物元素を添加する図6B。ドーピングの方法はイオンドープ法もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を1×1013~5×1014atomscm2とし、加速電圧を60~100keVとして行う。N型を付与する不純物元素として15族に属する元素、典型的にはリンPまたは砒素Asを用いるが、ここではリンPを用いる。この場合、導電層5011~5015がN型を付与する不純物元素に対するマスクとなり、自己整合的に第1の不純物領域5017~5025が形成される。第1の不純物領域5017~5025には1×1020~1×1021atomscm3の濃度範囲でN型を付与する不純物元素を添加する。次に、図6Cに示すように第2のエッチング処理を行う。同様にICPエッチング法を用い、エッチングガスにCF4とCl2とO2を混合して、1Paの圧力でコイル型の電極に500WのRF電力を供給し、プラズマを生成して行う。基板側試料ステージには50WのRF電力を投入し、第1のエッチング処理に比べ低い自己バイアス電圧を印加する。このような条件によりW膜を異方性エッチングし、かつ、それより遅いエッチング速度で第1の導電層であるTaを異方性エッチングして第2の形状の導電層5026~5031第1の導電層5026a~5031aと第2の導電層5026b~5031bを形成する。このとき、ゲート絶縁膜5007においては、第2の形状の導電層5026~5031で覆われない領域はさらに20~50nm程度エッチングされ薄くなった領域が形成される。W膜やTa膜のCF4とCl2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することができる。WとTaのフッ化物と塩化物の蒸気圧を比較すると、Wのフッ化物であるWF6が極端に高く、その他のWCl5、TaF5、TaCl5は同程度である。従って、CF4とCl2の混合ガスではW膜及びTa膜共にエッチングされる。しかし、この混合ガスに適量のO2を添加するとCF4とO2が反応してCOとFになり、FラジカルまたはFイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いW膜のエッチング速度が増大する。一方、TaはFが増大しても相対的にエッチング速度の増加は少ない。また、TaはWに比較して酸化されやすいので、O2を添加することでTaの表面が酸化される。Taの酸化物はフッ素や塩素と反応しないためさらにTa膜のエッチング速度は低下する。従って、W膜とTa膜とのエッチング速度に差を作ることが可能となりW膜のエッチング速度をTa膜よりも大きくすることが可能となる。そして、図7Aに示すように第2のドーピング処理を行う。この場合、第1のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてN型を付与する不純物元素をドーピングする。例えば、加速電圧を70~120keVとし、1×1013atomscm2のドーズ量で行い、図6Bで島状半導体層に形成された第1の不純物領域の内側に新たな不純物領域を形成する。ドーピングは、第2の形状の導電層5026~5030を不純物元素に対するマスクとして用い、第2の導電層5026a~5030aの下側の領域にも不純物元素が添加されるようにドーピングする。こうして、第2の導電層5026a~5030aと重なる第3の不純物領域5032~5041と、第1の不純物領域と第3の不純物領域との間の第2の不純物領域5042~5051とを形成する。N型を付与する不純物元素は、第2の不純物領域で1×1017~1×1019atomscm3の濃度となるようにし、第3の不純物領域で1×1016~1×1018atomscm3の濃度となるようにする。そして、図7Bに示すように、Pチャネル型TFTを形成する島状半導体層5004~5006に第1の導電型とは逆の導電型の第4の不純物領域5052~5074を形成する。第2の導電層5027b~5030bを不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。このとき、Nチャネル型TFTを形成する島状半導体層5003および配線部5031はレジストマスク5200で全面を被覆しておく。不純物領域5052~5074にはそれぞれ異なる濃度でリンが添加されているが、ジボランB2H6を用いたイオンドープ法で形成し、そのいずれの領域においても不純物濃度を2×1020~2×1021atomscm3となるようにする。以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。島状半導体層と重なる第2の導電層5026~5030がゲート電極として機能する。また、5031は島状のソース信号線として機能する。こうして導電型の制御を目的として図7Cに示すように、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法RTA法を適用することができる。熱アニール法では酸素濃度が1ppm以下、好ましくは0.1ppm以下の窒素雰囲気中で400~700°C、代表的には500~600°Cで行うものであり、本実施例では500°Cで4時間の熱処理を行う。ただし、5026~5031に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜シリコンを主成分とするを形成した後で活性化を行うことが好ましい。さらに、3~100の水素を含む雰囲気中で、300~450°Cで1~12時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化プラズマにより励起された水素を用いるを行っても良い。次いで、図8Aに示すように、第1の層間絶縁膜5075を酸化窒化シリコン膜から100~200nmの厚さで形成する。その上に有機絶縁物材料から成る第2の層間絶縁膜5076を形成した後、第1の層間絶縁膜5075、第2の層間絶縁膜5076、およびゲート絶縁膜5007に対してコンタクトホールを形成し、各配線接続配線、信号線を含む5077~5082、5084をパターニング形成した後、接続配線5082に接する画素電極5083をパターニング形成する。第2の層間絶縁膜5076としては、有機樹脂を材料とする膜を用い、その有機樹脂としてはポリイミド、ポリアミド、アクリル、BCBベンゾシクロブテン等を使用することが出来る。特に、第2の層間絶縁膜5076は平坦化の意味合いが強いので、平坦性に優れたアクリルが好ましい。本実施例ではTFTによって形成される段差を十分に平坦化しうる膜厚でアクリル膜を形成する。好ましくは1~5μmさらに好ましくは2~4μmとすれば良い。コンタクトホールの形成は、ドライエッチングまたはウエットエッチングを用い、N型の不純物領域5017、5018またはP型の不純物領域5052~5074に達するコンタクトホール、配線5031に達するコンタクトホール、電流供給線に達するコンタクトホール図示せず、およびゲート電極に達するコンタクトホール図示せずをそれぞれ形成する。また、配線接続配線、信号線を含む5077~5082、5084として、Ti膜を100nm、Tiを含むアルミニウム膜を300nm、Ti膜150nmをスパッタ法で連続形成した3層構造の積層膜を所望の形状にパターニングしたものを用いる。勿論、他の導電膜を用いても良い。また、本実施例では、画素電極5083としてITO膜を110nmの厚さに形成し、パターニングを行った。画素電極5083を接続配線5082と接して重なるように配置することでコンタクトを取っている。また、酸化インジウムに2~20の酸化亜鉛ZnOを混合した透明導電膜を用いても良い。この画素電極5083がEL素子の陽極となる図8A。次に、図8Bに示すように、珪素を含む絶縁膜本実施例では酸化珪素膜を500nmの厚さに形成し、画素電極5083に対応する位置に開口部を形成して第3の層間絶縁膜5085を形成する。開口部を形成する際、ウエットエッチング法を用いることで容易にテーパー形状の側壁とすることが出来る。開口部の側壁が十分になだらかでないと段差に起因するEL層の劣化が顕著な問題となってしまう。次に、EL層5086および陰極MgAg電極5087を、真空蒸着法を用いて大気解放しないで連続形成する。なお、EL層5086の膜厚は80~200nm典型的には100~120nm、陰極5087の厚さは180~300nm典型的には200~250nmとすれば良い。この工程では、赤色に対応する画素、緑色に対応する画素および青色に対応する画素に対して順次、EL層および陰極を形成する。但し、EL層は溶液に対する耐性に乏しいためフォトリソグラフィ技術を用いずに各色個別に形成しなくてはならない。そこでメタルマスクを用いて所望の画素以外を隠し、必要箇所だけ選択的にEL層および陰極を形成するのが好ましい。即ち、まず赤色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて赤色発光のEL層および陰極を選択的に形成する。次いで、緑色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて緑色発光のEL層および陰極を選択的に形成する。次いで、同様に青色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて青色発光のEL層および陰極を選択的に形成する。なお、ここでは全て異なるマスクを用いるように記載しているが、同じマスクを使いまわしても構わない。また、全画素にEL層および陰極を形成するまで真空を破らずに処理することが好ましい。ここではRGBに対応した3種類のEL素子を形成する方式を用いたが、白色発光のEL素子とカラーフィルタを組み合わせた方式、青色または青緑発光のEL素子と蛍光体蛍光性の色変換層:CCMとを組み合わせた方式、陰極対向電極に透明電極を利用してRGBに対応したEL素子を重ねる方式などを用いても良い。なお、EL層5086としては公知の材料を用いることが出来る。公知の材料としては、駆動電圧を考慮すると有機材料を用いるのが好ましい。例えば正孔注入層、正孔輸送層、発光層および電子注入層でなる4層構造をEL層とすれば良い。また、本実施例ではEL素子の陰極としてMgAg電極を用いた例を示すが、公知の他の材料であっても良い。次いで、EL層および陰極を覆って保護電極5088を形成する。この保護電極5088としてはアルミニウムを主成分とする導電膜を用いれば良い。保護電極5088はEL層および陰極を形成した時とは異なるマスクを用いて真空蒸着法で形成すれば良い。また、EL層および陰極を形成した後で大気解放しないで連続的に形成することが好ましい。最後に、窒化珪素膜でなるパッシベーション膜5089を300nmの厚さに形成する。実際には保護電極5088がEL層を水分等から保護する役割を果たすが、さらにパッシベーション膜5089を形成しておくことで、EL素子の信頼性をさらに高めることが出来る。こうして図8Bに示すような構造のアクティブマトリクス型電子装置が完成する。なお、本実施例におけるアクティブマトリクス型電子装置の作成工程においては、回路の構成および工程の関係上、ゲート電極を形成している材料であるTa、Wによってソース信号線を形成し、ソース、ドレイン電極を形成している配線材料であるAlによってゲート信号線を形成しているが、異なる材料を用いても良い。ところで、本実施例のアクティブマトリクス基板は、画素部だけでなく駆動回路部にも最適な構造のTFTを配置することにより、非常に高い信頼性を示し、動作特性も向上しうる。また結晶化工程においてNi等の金属触媒を添加し、結晶性を高めることも可能である。それによって、ソース信号線駆動回路の駆動周波数を10MHz以上にすることが可能である。まず、極力動作速度を落とさないようにホットキャリア注入を低減させる構造を有するTFTを、駆動回路部を形成するCMOS回路のNチャネル型TFTとして用いる。なお、ここでいう駆動回路としては、シフトレジスタ、バッファ、レベルシフタ、線順次駆動におけるラッチ、点順次駆動におけるトランスミッションゲートなどが含まれる。本実施例の場合、Nチャネル型TFTの活性層は、ソース領域、ドレイン領域、GOLD領域、LDD領域およびチャネル形成領域を含み、GOLD領域はゲート絶縁膜を介してゲート電極と重なっている。また、CMOS回路のPチャネル型TFTは、ホットキャリア注入による劣化が殆ど気にならないので、特にLDD領域を設けなくても良い。勿論、Nチャネル型TFTと同様にLDD領域を設け、ホットキャリア対策を講じることも可能である。その他、駆動回路において、チャネル形成領域を双方向に電流が流れるようなCMOS回路、即ち、ソース領域とドレイン領域の役割が入れ替わるようなCMOS回路が用いられる場合、CMOS回路を形成するNチャネル型TFTは、チャネル形成領域の両サイドにチャネル形成領域を挟む形でLDD領域を形成することが好ましい。このような例としては、点順次駆動に用いられるトランスミッションゲートなどが挙げられる。また駆動回路において、オフ電流値を極力低く抑える必要のあるCMOS回路が用いられる場合、CMOS回路を形成するNチャネル型TFTは、LDD領域の一部がゲート絶縁膜を介してゲート電極と重なる構成を有していることが好ましい。このような例としては、やはり、点順次駆動に用いられるトランスミッションゲートなどが挙げられる。なお、実際には図8Bの状態まで完成したら、さらに外気に曝されないように、気密性が高く、脱ガスの少ない保護フィルムラミネートフィルム、紫外線硬化樹脂フィルム等や透光性のシーリング材でパッケージング封入することが好ましい。その際、シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料例えば酸化バリウムを配置したりするとEL素子の信頼性が向上する。また、パッケージング等の処理により気密性を高めたら、基板上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタフレキシブルプリントサーキット:FPCを取り付けて製品として完成する。このような出荷出来る状態にまでした状態を本明細書中では電子装置という。また、本実施例で示す工程に従えば、アクティブマトリクス基板の作製に必要なフォトマスクの数を5枚島状半導体層パターン、第1配線パターンゲート配線、島状のソース配線、容量配線、nチャネル領域のマスクパターン、コンタクトホールパターン、第2配線パターン画素電極、接続電極含むとすることができる。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することができる。本実施例においては、本発明の電子装置を作製した例について説明する。図9Aは本発明を用いた電子装置の上面図であり、図9AをX-X面で切断した断面図を図9Bに示す。図9Aにおいて、4001は基板、4002は画素部、4003はソース信号線側駆動回路、4004はゲート信号線側駆動回路であり、それぞれの駆動回路は配線4005、4006、4007を経てFPC4008に至り、外部機器へと接続される。このとき、画素部においては、好ましくは駆動回路および画素部を囲むようにしてカバー材4009、密封材4010、シーリング材ハウジング材ともいう4011図9Bに図示が設けられている。また、図9Bは本実施例の電子装置の断面構造であり、基板4001、下地膜4012の上に駆動回路用TFT但し、ここではNチャネル型TFTとPチャネル型TFTを組み合わせたCMOS回路を図示している4013および画素部用TFT4014但し、ここではEL素子への電流を制御するEL駆動用TFTだけ図示しているが形成されている。これらのTFTは公知の構造トップゲート構造あるいはボトムゲート構造を用いれば良い。公知の作製方法を用いて駆動回路用TFT4013、画素部用TFT4014が完成したら、樹脂材料でなる層間絶縁膜平坦化膜4015の上に画素部用TFT4014のドレインと電気的に接続する透明導電膜でなる画素電極4016を形成する。透明導電膜としては、酸化インジウムと酸化スズとの化合物ITOと呼ばれるまたは酸化インジウムと酸化亜鉛との化合物を用いることができる。そして、画素電極4016を形成したら、絶縁膜4017を形成し、画素電極4016上に開口部を形成する。次に、EL層4018を形成する。EL層4018は公知のEL材料正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層を自由に組み合わせて積層構造または単層構造とすれば良い。どのような構造とするかは公知の技術を用いれば良い。また、EL材料には低分子系材料と高分子系ポリマー系材料がある。低分子系材料を用いる場合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法またはインクジェット法等の簡易な方法を用いることが可能である。本実施例では、シャドウマスクを用いて蒸着法によりEL層を形成する。シャドウマスクを用いて画素毎に波長の異なる発光が可能な発光層赤色発光層、緑色発光層および青色発光層を形成することで、カラー表示が可能となる。その他にも、色変換層CCMとカラーフィルタを組み合わせた方式、白色発光層とカラーフィルタを組み合わせた方式があるがいずれの方法を用いても良い。勿論、単色発光の電子装置とすることもできる。EL層4018を形成したら、その上に陰極4019を形成する。陰極4019とEL層4018の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中でEL層4018と陰極4019を連続成膜するか、EL層4018を不活性雰囲気で形成し、大気解放しないで陰極4019を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式クラスターツール方式の成膜装置を用いることで上述のような成膜を可能とする。なお、本実施例では陰極4019として、LiFフッ化リチウム膜とAlアルミニウム膜の積層構造を用いる。具体的にはEL層4018上に蒸着法で1[μm]厚のLiFフッ化リチウム膜を形成し、その上に300[nm]厚のアルミニウム膜を形成する。勿論、公知の陰極材料であるMgAg電極を用いても良い。そして陰極4019は4020で示される領域において配線4007に接続される。配線4007は陰極4019に所定の電圧を与えるための電源線であり、導電性ペースト材料4021を介してFPC4008に接続される。4020に示された領域において陰極4019と配線4007とを電気的に接続するために、層間絶縁膜4015および絶縁膜4017にコンタクトホールを形成する必要がある。これらは層間絶縁膜4015のエッチング時画素電極用コンタクトホールの形成時や絶縁膜4017のエッチング時EL層形成前の開口部の形成時に形成しておけば良い。また、絶縁膜4017をエッチングする際に、層間絶縁膜4015まで一括でエッチングしても良い。この場合、層間絶縁膜4015と絶縁膜4017が同じ樹脂材料であれば、コンタクトホールの形状を良好なものとすることができる。このようにして形成されたEL素子の表面を覆って、パッシベーション膜4022、充填材4023、カバー材4009が形成される。さらに、EL素子部を囲むようにして、カバー材4009と基板4001の内側にシーリング材4011が設けられ、さらにシーリング材4011の外側には密封材第2のシーリング材4010が形成される。このとき、この充填材4023は、カバー材4009を接着するための接着剤としても機能する。充填材4023としては、PVCポリビニルクロライド、エポキシ樹脂、シリコン樹脂、PVBポリビニルブチラルまたはEVAエチレンビニルアセテートを用いることができる。この充填材4023の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。また充填材4023の内部に、酸素を捕捉する効果を有する酸化防止剤等を配置することで、EL層の劣化を抑えても良い。また、充填材4023の中にスペーサーを含有させてもよい。このとき、スペーサーをBaOなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。スペーサーを設けた場合、パッシベーション膜4022はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。また、カバー材4009としては、ガラス板、アルミニウム板、ステンレス板、FRPFiberglassReinforcedPlastics板、PVFポリビニルフルオライドフィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材4023としてPVBやEVAを用いる場合、数十[μm]のアルミニウムホイルをPVFフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。但し、EL素子からの発光方向光の放射方向によっては、カバー材4009が透光性を有する必要がある。また、配線4007はシーリング材4011および密封材4010と基板4001との隙間を通ってFPC4008に電気的に接続される。なお、ここでは配線4007について説明したが、他の配線4005、4006も同様にしてシーリング材4011および密封材4010の下を通ってFPC4008に電気的に接続される。なお本実施例では、充填材4023を設けてからカバー材4009を接着し、充填材4023の側面露呈面を覆うようにシーリング材4011を取り付けているが、カバー材4009およびシーリング材4011を取り付けてから、充填材4023を設けても良い。この場合、基板4001、カバー材4009およびシーリング材4011で形成されている空隙に通じる充填材の注入口を設ける。そして前記空隙を真空状態102[Torr]以下にし、充填材の入っている水槽に注入口を浸してから、空隙の外の気圧を空隙の中の気圧よりも高くして、充填材を空隙の中に充填する。ここで本発明の電子装置における画素部のさらに詳細な断面構造を図10に示す。図10において、基板4501上に設けられたスイッチング用TFT4502は本実施例では公知の方法で形成されたPチャネル型TFTを用いる。本実施例ではダブルゲート構造としているが、構造および作製プロセスに大きな違いはないので説明は省略する。但し、ダブルゲート構造とすることで実質的に2つのTFTが直列された構造となり、オフ電流値を低減することができるという利点がある。なお、本実施例ではダブルゲート構造としているが、シングルゲート構造でも構わないし、トリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造でも構わない。また、EL駆動用TFT4503は公知の方法で形成されたNチャネル型TFTを用いる。スイッチング用TFT4502のドレイン配線4504は配線図示せずによってEL駆動用TFT4503のゲート電極4506に電気的に接続されている。また、本実施例ではEL駆動用TFT4503をシングルゲート構造で図示しているが、複数のTFTを直列に接続したマルチゲート構造としても良い。さらに、複数のTFTを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行えるようにした構造としても良い。このような構造は熱による劣化対策として有効である。また、EL駆動用TFT4503のゲート電極4506を含む配線図示せずは、EL駆動用TFT4503のドレイン配線4512と絶縁膜を介して一部で重なり、その領域では保持容量が形成される。この保持容量はEL駆動用TFT4503のゲート電極4506にかかる電圧を保持する機能を有する。スイッチング用TFT4502およびEL駆動用TFT4503の上には第1の層間絶縁膜4514が設けられ、その上に樹脂絶縁膜でなる第2の層間絶縁膜4515が形成される。4517は反射性の高い導電膜でなる画素電極EL素子の陰極であり、EL駆動用TFT4503のドレイン領域に一部が覆い被さるように形成され、電気的に接続される。画素電極4517としてはアルミニウム合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層膜を用いることが好ましい。勿論、他の導電膜との積層構造としても良い。次に有機樹脂膜4516を画素電極4517上に形成し、画素電極4517に面する部分をパターニングした後、EL層4519が形成される。なおここでは図示していないが、R赤、G緑、B青の各色に対応した発光層を作り分けても良い。発光層とする有機EL材料としてはπ共役ポリマー系材料を用いる。代表的なポリマー系材料としては、ポリパラフェニレンビニレンPPV系、ポリビニルカルバゾールPVK系、ポリフルオレン系などが挙げられる。なお、PPV系有機EL材料としては様々な型のものがあるが、例えばHShenkHBeckerOGelsenEKlugeWKreuderandHSpreitzerPolymersforLightEmittingDiodesEuroDisplayProceedings1999p3337や特開平10-92576号公報に記載されたような材料を用いれば良い。具体的な発光層としては、赤色に発光する発光層にはシアノポリフェニレンビニレン、緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。膜厚は30~150[nm]好ましくは40~100[nm]とすれば良い。但し、以上の例は発光層として用いることのできる有機EL材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせてEL層発光およびそのためのキャリアの移動を行わせるための層を形成すれば良い。例えば、本実施例ではポリマー系材料を発光層として用いる例を示したが、低分子系有機EL材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機EL材料や無機材料は公知の材料を用いることができる。陽極4523まで形成された時点でEL素子4510が完成する。なお、ここでいうEL素子4510とは、画素電極陰極4517と、発光層4519と、正孔注入層4522および陽極4523で形成された保持容量とを指す。ところで、本実施例では、陽極4523の上にさらにパッシベーション膜4524を設けている。パッシベーション膜4524としては窒化珪素膜または窒化酸化珪素膜が好ましい。この目的は、外部とEL素子とを遮断することであり、有機EL材料の酸化による劣化を防ぐ意味と、有機EL材料からの脱ガスを抑える意味との両方を併せ持つ。これにより電子装置の信頼性が高められる。以上のように本実施例において説明してきた電子装置は図10のような構造の画素からなる画素部を有し、オフ電流値の十分に低いスイッチング用TFTと、ホットキャリア注入に強いEL駆動用TFTとを有する。従って、高い信頼性を有し、且つ、良好な画像表示が可能な電子装置が得られる。本実施例において説明した構造を有するEL素子の場合、発光層4519で発生した光は、矢印で示されるようにTFTが形成された基板の逆方向に向かって放射される。本実施例においては、実施例4の図10に示した画素部において、EL素子4510の構造を反転させた構造について説明する。説明には図11を用いる。なお、図10の構造と異なる点はEL素子の部分とTFT部分だけであるので、その他の説明は省略することとする。図11において、スイッチング用TFT4502は公知の方法で形成されたPチャネル型TFTを用いる。EL駆動用TFT4503は公知の方法で形成されたPチャネル型TFTを用いる。本実施例では、画素電極陽極4525として透明導電膜を用いる。具体的には酸化インジウムと酸化亜鉛との化合物でなる導電膜を用いる。勿論、酸化インジウムと酸化スズとの化合物でなる導電膜を用いても良い。そして、樹脂膜でなる第3の層間絶縁膜4526が形成された後、発光層4528が形成される。その上にはカリウムアセチルアセトネートacacKと表記されるでなる電子注入層4529、アルミニウム合金でなる陰極4530が形成される。その後、実施例5と同様に、有機EL材料の酸化を防止するためのパッシベーション膜4532が形成され、こうしてEL素子4531が形成される。本実施例において説明した構造を有するEL素子の場合、発光層4528で発生した光は、矢印で示されるようにTFTが形成された基板の方に向かって放射される。実施例4、実施例5において示した電子装置は、駆動回路を構成するTFTに逆スタガ型TFTを用いても、容易に作成することが出来る。図12を参照して説明する。なお、実施例4、実施例5と共通する部位に関しては、図10、図11と同様の番号を付す。図12において、基板4501上に設けられたスイッチング用TFT4502は本実施例では公知の方法で形成されたPチャネル型TFTを用いる。本実施例ではシングルゲート構造としているが、ダブルゲート構造でも構わないし、トリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造でも構わない。また、EL駆動用TFT4503は公知の方法で形成されたPチャネル型TFTを用いる。スイッチング用TFT4502のドレイン配線4533は配線図示せずによってEL駆動用TFT4503のゲート電極4534に電気的に接続されている。また、本実施例ではEL駆動用TFT4503をシングルゲート構造で図示しているが、複数のTFTを直列に接続したマルチゲート構造としても良い。さらに、複数のTFTを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行えるようにした構造としても良い。このような構造は熱による劣化対策として有効である。また、EL駆動用TFT4503のゲート電極4534を含む配線図示せずは、EL駆動用TFT4503のソース配線4535と絶縁膜を介して一部で重なり、その領域では保持容量が形成される。この保持容量はEL駆動用TFT4503のゲート電極4534にかかる電圧を保持する機能を有する。スイッチング用TFT4502およびEL駆動用TFT4503の上には第1の層間絶縁膜4536が設けられ、その上に樹脂絶縁膜でなる第2の層間絶縁膜4537が形成される。その後、実施例5と同様に、画素電極陽極4538、発光層4539、電子注入層4540、陰極4541、パッシベーション膜4542が形成され、EL素子4531が形成される。本実施例において説明した構造を有するEL素子の場合、発光層4539で発生した光は、矢印で示されるようにTFTが形成された基板の方に向かって放射される。実施例4に示した構造の電子装置においては、図10で矢印が示すように、発光層4519の光は、TFTを形成するアクティブマトリクス基板とは逆の方向に出射する。よって、出射光がTFT等に遮られることがないため、発光部の面積をより広く取ることが可能となる。画素部の構造を図10のようにしたい場合には、図18に示すような構成とすれば良い。本実施例にて説明する。図18Aは、本実施例にて示す電子装置の全体の回路構成例である。中央に画素部が配置されている。画素部の上側には、ソース信号線を制御するためのソース信号線側駆動回路が配置されている。画素部の左側には、ゲート信号線を制御するためのゲート信号線側駆動回路が配置されている。画素部の右側には、リセット信号線を制御するためのリセット信号線側駆動回路が配置されている。画素部において、点線枠1800で囲まれた部分が、1画素分の回路である。拡大図を図18Bに示す。実施例1にて示した回路とは、スイッチング用TFT1801、EL駆動用TFT1802にNチャネル型を用いている点とEL素子1803の構造である。EL素子1803は、実施例4の図10に示した構造によって形成されるため、1810が陰極,1811が陽極、1809は陽極配線となる。図18においては、スイッチング用TFT1801にはNチャネル型を用いている。以下に、その理由について説明する。ある行の画素において、リセット用TFT1805が導通状態となっているときには、画素への書き込み動作は既に終了しているから、スイッチング用TFT1801は非導通状態にある。また、そのとき、他の行ではスイッチング用TFT1801が導通して、信号の書き込みを行っている場合もある。仮にEL駆動用TFT1802のしきい値電圧が負の値にシフトしている場合、非表示期間で確実にEL駆動用TFT1802を非導通状態とするには、リセット用TFT1805が導通している間は、ゲート信号線1806の電位は、電流供給線1808の電位よりも、EL駆動用TFT1802のしきい値分だけ低くしておかなければならない。このとき、スイッチング用TFT1801にPチャネル型を用いていると、ゲート信号線1806の電位を下げることにより、ゲート信号線1806と電流供給線1808間の電圧の絶対値が、スイッチング用TFT1801のしきい値電圧の絶対値を上回った場合、スイッチング用TFT1801が導通状態となってしまうことになる。このことから、図18に示した画素においては、スイッチング用TFT1801にはNチャネル型を用いている。本発明において、リセット用TFTの動作を制御するリセット信号線側駆動回路は、実施例1の例では独立した回路を配置する構成をとっているが、図19Aに示すように、1つの回路として構成しても良い。ところで、ゲート信号線側駆動回路は、画素部の両側に配置するのが駆動する上では望ましい。よって、図19Bに示すように、ゲート信号線側駆動回路とリセット信号線側駆動回路とを1つの回路として構成し、さらに両側配置としても良い。R赤、G緑、B青3色のカラー表示を行うための電子装置に関しても、本発明は容易に適用が可能である。以下に実施する例について説明する。実施例7に示したように、EL駆動用TFTにNチャネル型を用いた構造をとっても良いが、本実施例においては、例として、実施例1にて示したように、EL駆動用TFTにPチャネル型を用いるものとして述べる。EL素子においては、R赤、G緑、B青の各色で、その輝度特性が異なる。つまり、発光色の異なるEL素子には、同じ電圧を印加した場合に、輝度が異なってくる。よって、RGB3色の輝度を同一にするためには、EL素子に印加する電圧を各色ごとに変える場合がある。これは、各列の電流供給線の電位を、各色に合わせた電圧にそれぞれ合わせておく必要がある。そこで、本発明の電子装置およびその駆動方法を、RGBの3色分離型のカラーELディスプレイ等に適用する場合には、3色の中で最も高い電圧の印加される電流供給線の電位を基準として、ゲート信号線の電位を高くしておけば良い。ただし、この場合、3色の中で最も低い電圧の印加される電流供給線と、ゲート信号線との電位差はより大きくなることになる。つまり、3色の中で最も低い電圧の印加される電流供給線に接続されているEL駆動用TFTのゲート電圧がより高くなるため、その部分では、ややEL駆動用TFTのオフ電流のリークが増加する場合もあるが、電流供給線の電位差はそれほど大きくないため、問題とはならない。本発明において、三重項励起子からの燐光を発光に利用できるEL材料を用いることで、外部発光量子効率を飛躍的に向上させることができる。これにより、EL素子の低消費電力化、長寿命化、および軽量化が可能になる。ここで、三重項励起子を利用し、外部発光量子効率を向上させた報告を示す。TTsutsuiCAdachiSSaitoPhotochemicalProcessesinOrganizedMolecularSystemsedKHondaElsevierSciPubTokyo1991p437上記の論文により報告されたEL材料クマリン色素の分子式を以下に示す。MABaldoDFOBrienYYouAShoustikovSSibleyMEThompsonSRForrestNature3951998p151上記の論文により報告されたEL材料Pt錯体の分子式を以下に示す。MABaldoSLamanskyPEBurrrowsMEThompsonSRForrestApplPhysLett751999p4TTsutsuiMJYangMYahiroKNakamuraTWatanabeTtsujiYFukudaTWakimotoSMayaguchiJpnApplPhys3812B1999L1502上記の論文により報告されたEL材料Ir錯体の分子式を以下に示す。以上のように三重項励起子からの燐光発光を利用できれば原理的には一重項励起子からの蛍光発光を用いる場合より3~4倍の高い外部発光量子効率の実現が可能となる。なお、本実施例の構成は、実施例1~実施例9のいずれの構成とも自由に組みあせて実施することが可能である。本発明の電子装置およびその駆動方法を応用したELディスプレイは、自発光型であるため液晶ディスプレイに比べて明るい場所での視認性に優れ、しかも視野角が広い。従って、様々な電子機器の表示部として用いることが出来る。例えば、TV放送等を大画面で鑑賞するには対角30インチ以上典型的には40インチ以上のELディスプレイの表示部において本発明の電子装置およびその駆動方法を用いると良い。なお、ELディスプレイには、パソコン用表示装置、TV放送受信用表示装置、広告表示用表示装置等の全ての情報表示用表示装置が含まれる。また、その他にも様々な電子機器の表示部に本発明の電子装置およびその駆動方法を用いることが出来る。その様な本発明の電子機器としては、ビデオカメラ、デジタルカメラ、ゴーグル型表示装置ヘッドマウントディスプレイ、ナビゲーションシステム、音響再生装置カーオーディオ、オーディオコンポ等、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等、記録媒体を備えた画像再生装置具体的にはデジタルビデオディスクDVD等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置などが挙げられる。特に、斜め方向から見ることの多い携帯情報端末は視野角の広さが重要視されるため、ELディスプレイを用いることが望ましい。それら電子機器の具体例を図20および図21に示す。図20AはELディスプレイであり、筐体3301、支持台3302、表示部3303等を含む。本発明の電子装置およびその駆動方法は表示部3303にて用いることが出来る。ELディスプレイは自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることが出来る。図20Bはビデオカメラであり、本体3311、表示部3312、音声入力部3313、操作スイッチ3314、バッテリー3315、受像部3316等を含む。本発明の電子装置およびその駆動方法は表示部3312にて用いることが出来る。図20CはヘッドマウントELディスプレイの一部右片側であり、本体3321、信号ケーブル3322、頭部固定バンド3323、表示部3324、光学系3325、表示装置3326等を含む。本発明の電子装置およびその駆動方法は表示装置3326にて用いることが出来る。図20Dは記録媒体を備えた画像再生装置具体的にはDVD再生装置であり、本体3331、記録媒体DVD等3332、操作スイッチ3333、表示部a3334、表示部b3335等を含む。表示部a3334は主として画像情報を表示し、表示部b3335は主として文字情報を表示するが、本発明の電子装置およびその駆動方法はこれら表示部a3334、表示部b3335にて用いることが出来る。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。図20Eはゴーグル型表示装置ヘッドマウントディスプレイであり、本体3341、表示部3342、アーム部3343を含む。本発明の電子装置およびその駆動方法は表示部3342にて用いることが出来る。図20Fはパーソナルコンピュータであり、本体3351、筐体3352、表示部3353、キーボード3354等を含む。本発明の電子装置およびその駆動方法は表示部3353にて用いることが出来る。なお、将来的にEL材料の発光輝度が高くなれば、出力した画像情報を含む光をレンズ等で拡大投影してフロント型あるいはリア型のプロジェクターに用いることも可能となる。また、上記電子機器はインターネットやCATVケーブルテレビなどの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増してきている。EL材料の応答速度は非常に高いため、ELディスプレイは動画表示に好ましい。また、ELディスプレイは発光している部分が電力を消費するため、省消費電力化のためには発光部分が極力少なくなるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部にELディスプレイを用いる場合には、非発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。図21Aは携帯電話であり、本体3401、音声出力部3402、音声入力部3403、表示部3404、操作スイッチ3405、アンテナ3406を含む。本発明の電子装置およびその駆動方法は表示部3404にて用いることが出来る。なお、表示部3404は黒色の背景に白色の文字を表示することで携帯電話の消費電力を抑えることが出来る。図21Bは音響再生装置、具体的にはカーオーディオであり、本体3411、表示部3412、操作スイッチ3413、3414を含む。本発明の電子装置およびその駆動方法は表示部3412にて用いることが出来る。また、本実施例では車載用オーディオを示すが、携帯型や家庭用の音響再生装置に用いても良い。なお、表示部3414は黒色の背景に白色の文字を表示することで消費電力を抑えられる。これは携帯型の音響再生装置において特に有効である。また、本実施例にて示した携帯型電子機器においては、消費電力を低減するための方法としては、外部の明るさを感知するセンサ部を設け、暗い場所で使用する際には、表示部の輝度を落とすなどの機能を付加するなどといった方法が挙げられる。以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例の電子機器は実施例1~実施例10に示したいずれの構成を適用しても良い。"