複数のメモリダイと、内部制御バスに接続されたコントローラダイであり、外部リードコマンドに応答して、前記メモリダイのうちの選択された1つに内部リードコマンドを提供するように構成されたコントローラダイと、を含み、前記選択されたメモリダイは、前記内部リードコマンドに応答して、前記コントローラダイに読み出しデータを提供するように構成され、前記選択されたメモリダイとして選択されたときの、前記コントローラダイによる前記外部リードコマンドの受信と前記コントローラダイによる前記選択されたメモリダイからの前記読み出しデータの受信との間のレイテンシが、前記メモリダイのうちの少なくとも2つに関して相異なる、半導体記憶装置。前記コントローラダイは更に、受信した前記読み出しデータを外部データバス上に出力するように構成され、前記コントローラダイによる前記外部リードコマンドの受信と前記外部データバス上への前記読み出しデータの出力との間のレイテンシが、前記メモリダイのうちの前記少なくとも2つに関して一定である、請求項1に記載の装置。前記コントローラダイは更に、前記選択されたメモリダイからの受信後に、受信した前記読み出しデータに等化のための遅延を付加するように構成される、請求項2に記載の装置。前記メモリダイのうちの前記少なくとも2つに関して一定な、前記コントローラダイによる前記外部リードコマンドの受信と前記外部データバス上への前記読み出しデータの出力との間の前記レイテンシは総遅延であり、前記等化のための遅延は、前記総遅延が決定論的なクロックサイクル数であることを保証するように選定される、請求項3に記載の装置。前記コントローラダイは、前記選択されたメモリダイとして、前記メモリダイのうちの第1のメモリダイを選択し、前記第1のメモリダイから第1の読み出しデータを受信し、前記選択されたメモリダイとして、前記メモリダイのうちの第2のメモリダイを選択し、前記第2のメモリダイから第2の読み出しデータを受信し、且つ前記第1の読み出しデータ及び前記第2の読み出しデータを外部データバス上に出力するように構成される、請求項1に記載の装置。前記第1の読み出しデータの末端部分の受信が、前記第2の読み出しデータの先頭部分の受信と同時に発生し、前記コントローラダイは更に、前記第2の読み出しデータの前記先頭部分が前記第1の読み出しデータの前記末端部分に続いて前記外部データバス上に出力されることを可能にするよう、前記第2の読み出しデータの少なくとも前記先頭部分をバッファリングするように構成される、請求項5に記載の装置。前記第1の読み出しデータの末端部分の受信と、前記第2の読み出しデータの先頭部分の受信との間に隙間が存在し、前記コントローラダイは更に、前記外部データバス上で前記第2の読み出しデータの前記先頭部分が前記第1の読み出しデータの前記末端部分に隙間なく続くことを可能にするよう、前記第1の読み出しデータの出力を遅延させるように構成される、請求項5に記載の装置。前記選択されたメモリダイを含む前記メモリダイは各々、前記コントローラダイにそれぞれのメモリダイを独立に接続するそれぞれの内部データバスを含む、請求項1に記載の装置。前記選択されたメモリダイは、前記読み出しデータを前記それぞれの内部データバス上に出力することによって、前記コントローラダイに前記読み出しデータを提供するように構成される、請求項8に記載の装置。前記コントローラダイは更に、前記選択されたメモリダイによって出力される前記読み出しデータを受信するとき、前記選択されたメモリダイ以外の前記メモリダイの各々の前記内部データバスの動作を停止させるように構成される、請求項9に記載の装置。前記選択されたメモリダイは、内部データバス及び前記内部制御バスのオンダイターミネーションを実現するように構成された回路を有しない、請求項1に記載の装置。前記選択されたメモリダイは、前記内部データバス及び前記内部制御バスのオンダイターミネーションODTを実現するように構成された回路を含むが、該回路は無効にされる、請求項8に記載の装置。前記選択されたメモリダイはODTオフモードに設定される、請求項12に記載の装置。前記コントローラダイは更に、外部制御バス上でグローバルクロック信号を受信するように構成される、請求項1に記載の装置。前記コントローラダイは、前記選択されたメモリダイから受信した前記読み出しデータを、前記グローバルクロック信号と再同期化する、請求項14に記載の装置。前記コントローラダイは更に、受信した前記読み出しデータを外部データバス上に出力するように構成され、前記外部データバス及び前記内部データバスは同一の幅を有する、請求項1に記載の装置。前記コントローラダイは更に、受信した前記読み出しデータを外部データバス上に出力するように構成され、前記外部データバス及び前記内部データバスは相異なる幅を有する、請求項1に記載の装置。前記コントローラダイは更に、受信した前記読み出しデータを外部データバス上に出力するように構成され、前記内部データバスは前記選択されたメモリダイからの前記読み出しデータを、導電体当たりN1ビット/秒のレートで担持し、前記外部データバスは、前記コントローラダイから捕捉して再同期化された前記読み出しデータを、導電体当たりN2ビット/秒のレートで担持し、N1及びN2は同一である、請求項1に記載の装置。前記コントローラダイは更に、受信した前記読み出しデータを外部データバス上に出力するように構成され、前記内部データバスは前記選択されたメモリダイからの前記読み出しデータを、導電体当たりN1ビット/秒のレートで担持し、前記外部データバスは、前記コントローラダイから捕捉して再同期化された前記読み出しデータを、導電体当たりN2ビット/秒のレートで担持し、N1及びN2は相異なる、請求項1に記載の装置。前記コントローラダイは更に、受信した前記読み出しデータを外部データバス上に出力するように構成され、前記コントローラダイは前記外部データバス及び外部制御バスのオンダイターミネーションを実現するように構成された終端回路を含む、請求項1に記載の装置。前記終端回路は分割終端抵抗を含む、請求項20に記載の装置。前記終端回路は、Vtt電圧源に結合された単一の終端抵抗を含む、請求項20に記載の装置。前記内部リードコマンドは、前記選択されたメモリダイ内の内部アドレスを特定し、前記コントローラダイは更に、前記リードコマンドに基づいて、少なくとも、前記選択されたメモリダイ内の前記内部アドレスを決定するように構成される、請求項1に記載の装置。前記外部リードコマンドは、前記選択されたメモリダイ内の前記内部アドレスに対応する複数の外部アドレスビットを指定する、請求項23に記載の装置。前記外部リードコマンドは更に、前記選択されたメモリダイを特定する第2の複数の外部アドレスビットを指定する、請求項24に記載の装置。前記外部リードコマンドに、前記選択されたメモリダイを特定する信号が付随する、請求項24に記載の装置。前記選択されたメモリダイを特定する前記信号はチップイネーブル信号を含む、請求項26に記載の装置。前記複数のメモリダイは積層されている、請求項1に記載の装置。前記複数のメモリダイの各々はダイナミックランダムアクセスメモリDRAMダイである、請求項1に記載の装置。請求項1に記載の半導体記憶装置を複数含んだマルチチップパッケージ。請求項2に記載の半導体記憶装置を複数有するマルチチップパッケージであり、該複数の装置はインタフェースを用いて回路基板上に搭載され、当該マルチチップパッケージは更に、前記回路基板に搭載されたレジスタチップを有し、前記レジスタチップは、前記外部制御バスを前記複数の装置の各々に分配し、前記複数の装置の各々の前記外部データバスは、前記レジスタチップを迂回して直接的に前記インタフェースに結合されている、マルチチップパッケージ。前記コントローラダイは更に、前記それぞれの内部制御バスに沿って前記選択されたメモリダイに内部クロック信号を供給するように構成され、前記内部リードコマンドは前記内部クロック信号と同期化される、請求項8に記載の装置。前記選択されたメモリダイは更に、前記コントローラダイからの前記内部リードコマンドの受信に応答して、前記それぞれの内部データバス上に前記読み出しデータをソース同期的に出力するように構成される、請求項32に記載の装置。ダブルデータレートDDRモードで動作される請求項1に記載の装置。前記内部制御バス、及び前記それぞれの内部データバスの各々は、非終端モードで動作される、請求項8に記載の装置。前記選択されたメモリダイは更に、前記内部リードコマンドに応答して、前記コントローラダイに前記読み出しデータを非同期で提供するように構成される、請求項1に記載の装置。広範な一態様によれば、本発明は、複数のメモリダイとコントローラダイとを含む半導体記憶装置を提供する。半導体記憶装置は、複数のメモリダイと、内部制御バスに接続されたコントローラダイとを含む。コントローラダイは、外部リードコマンドに応答して、前記メモリダイのうちの選択された1つに内部リードコマンドを提供するように構成される。前記選択されたメモリダイは、前記内部リードコマンドに応答して、前記コントローラダイに読み出しデータを返すように構成される。前記選択されたメモリダイとして選択されたときの、前記コントローラダイによる前記外部リードコマンドの受信と前記コントローラダイによる前記選択されたメモリダイからの前記読み出しデータの受信との間のレイテンシが、前記メモリダイのうちの少なくとも2つに関して相異なる、本発明の具体的な実施形態に関する以下の記載を添付の図面とともに検討することにより、当業者には、本発明のその他の態様及び特徴が明らかになる。図1は、複数のメモリダイ110A、110B、110C及び110Dと、コントローラダイ120とを含んだ半導体記憶装置100のブロック図を示している。半導体記憶装置100はマルチチップパッケージMCPと称し得る。メモリダイ110A、110B、110C及び110Dの各々、並びにコントローラダイ120は、MCP100へのパッケージング前にウェハ形態で完全にテストされたものであることを指し示す良品判明ダイknowngooddie;KGDと称し得る。メモリダイKGD110A、110B、110C及び110Dは、ダイナミックランダムアクセスメモリDRAMデバイス同期型DRAM;SDRAMを含む、又は、特には読み出し及び書き込みに関して低レイテンシを有することが期待されるデバイスであるその他の種類のメモリデバイスとし得る。この特定の例において、メモリダイの個数は4つであるが、これは限定的なものと見なされるべきでない。非限定的な特定の一実施形態例において、メモリダイ110A、110B、110C及び110Dのうちの1つ以上は、JEDECDDR3規格JESD79-3C参照することにより、ここに援用するに準拠するDRAMデバイスとし得る。一部の実施形態において、メモリダイ110A、110B、110C及び110Dのうちの異なるサブセット部分集合が、上述のJEDECDDR3規格JESD79-3Cを含んでいても含んでいなくてもよい異なる規格に準拠していてもよい。コントローラダイ120は、外界へのインタフェースをメモリダイ110A、110B、110C及び110Dに提供するので、ブリッジチップと称し得る。具体的には、外部制御バス130及び外部データバス140が、コントローラダイ120に接続することによって、メモリコントローラ150をMCP100に接続する。メモリコントローラ150及びMCP100はともに、マザーボード160を介して接続され得る。メモリコントローラ150とMCP100との間の接続は、直接的であってもよいし、あるいは、レジスタ及び/又は1つ以上のその他のMCPを介してであってもよい。コントローラダイ120は、メモリコントローラ150の視点からMCP100が規格準拠デバイスとして認識されるよう、所与の規格例えば、JEDECDDR3などに従って外部制御バス130及び外部データバス140と相互作用するように構成されることができる。外部制御バス130は、メモリコントローラ150からのコマンド/アドレス信号及びグローバルクロック信号を担持する。外部データバス140は、アクティブであるときに有効データを担持する複数の外部データラインと、データストローブ信号を担持する複数のデータストローブラインとを含む。データストローブ信号は、外部データラインがアクティブであり、それ故に有効データを担持している時、を指し示すクロック信号である。データはメモリコントローラ150又はMCP100を起源とし得るので、データストローブラインは、書き込みデータがメモリコントローラ150からMCP100に伝送されているのか、それとも読み出しデータがMCP100からメモリコントローラ150に伝送されているのかに応じて、メモリコントローラ150によって、あるいはMCP100によって掌握され得る。コマンド/アドレス信号及びグローバルクロック信号を供給する外部制御バス130は、バッファリングされ、内部制御バスに沿って各メモリダイに与えられる。コマンド/アドレス信号及びグローバルクロック信号は、1クロックサイクルのレイテンシと同等の短さで内部制御バスに伝送されることができる。図示した実施形態においては、メモリダイ110A、110B、110C及び110Dの各々に対して1つ、それぞれ、別々の専用内部制御バス190A、190B、190C及び190Dが設けられている。故に、メモリコントローラ150からのコマンドがメモリダイ110A、110B、110C及び110Dの特定の1つにアドレシングされ、それ以外にはアドレシングされないとき、コントローラダイ120は、そのコマンドの宛先メモリダイを決定して、該宛先メモリダイへの内部制御バスのみを活性化し、それにより電力が節減される。他の例では、全てのメモリダイ110A、110B、110C及び110Dによって並列に共有される単一の内部制御バスを設けることが可能である。こうすることは、電力消費の増大という代償の下で、コントローラダイ120上のパッドの数及びMCP100内の相互接続の数を削減する。コントローラダイ120はまた、メモリダイ110A、110B、110C及び110Dに、それぞれ内部データバス170A、170B、170C及び170Dによって接続されている。コントローラダイ120をメモリダイ110A、110B、110C及び110Dのうちの特定の1つに接続する内部データバスは、アクティブであるときに有効データを担持する複数の内部データラインと、データストローブ信号を担持する複数のデータストローブラインとを含む。該データストローブ信号は、内部データラインがアクティブであり、それ故に有効データを担持している時、を指し示すクロック信号である。データはコントローラダイ120、又はメモリダイ110A、110B、110C及び110Dのうちの特定の1つを起源とし得るので、データストローブラインは、書き込みデータがこの特定のメモリダイからコントローラダイ120に伝送されているのか、それとも読み出しデータがコントローラダイ120から該特定のメモリダイに伝送されているのかに応じて、コントローラダイ120によって、あるいは該特定のメモリダイによって掌握され得る。特に高周波数において、性能を向上させるため、コントローラダイ120は、外部インタフェースにすなわち、外部データバス140及び外部制御バス130にオンダイターミネーションondietermination;ODTを提供するように構成され得る。この目的のため、コントローラダイ120は、例えばJEDECDDR3規格によって記述されるような、多様なODTオプションを実装することができる。1つのこのようなオプションは、電源電圧VDDQ及びVSSQに分割抵抗終端スプリットレジスティブターミネーションを実装するものである。他の例では、電力を節減するため、例えばVTT=VDDQ-VSSQ/2など、VDDQとVSSQとの間の中間電圧に調整された終端電圧に単一の抵抗終端を用いることができる。後者の技術の一例が、本出願の譲受人に譲渡されたTerminationCircuitforOnDieTerminationなるタイトルの米国特許出願公開第2010/0201397号明細書に記載されている。なお、この文献をここに援用する。この目的のため、コントローラダイ120への集積の容易さ及び低コスト性のために線形VTTレギュレータが使用され得る。あるいは、より高い電力効率を実現するために、誘導インダクティブレギュレータが使用され得る。このような場合、VTTレギュレータはMCP100内に統合され得る。他の例では、マザーボード160と、MCP上の専用のVTTピン又は複数のVTTピンとを介して、MCP100にVTTを供給してもよい。認識されるように、内部データバス170A、170B、170C及び170D、並びに内部制御バス又は、バス190A、190B、190C及び190Dは、コントローラダイ120から各メモリダイ110A、110B、110C及び110Dまでの短い相互接続距離のため、オンダイターミネーションを必要としない。該距離は、同一のMCP100内でコントローラダイ120から最も遠いメモリダイであっても比較的短いままである。この目的のため、オンダイターミネーションを全く用いずにこれはチップ面積を節減する、あるいは、例えば、拡張モードレジスタプログラミングによって、且つ/或いはJEDECDDR3規格により提供されるようにODTパッドを電源電圧に接続することによって、オフに切り替え可能なオンダイターミネーションを提供することができるように、の何れかでメモリダイ110A、110B、110C及び110Dを実装することが想定される。何れの場合も、ODTの不存在又は無効化により、ODTがアクティブにされる場合より少ない電力消費がもたらされる。読み出し操作又は書き込み操作のために内部データバス170A、170B、170C及び170Dのうちの何れがアクティブになるべきかを知ることは、コントローラダイ120が、外部制御バス130を介して受信したコマンド/アドレス信号に基づいて、選択されたメモリダイを特定することを必要とする。様々な考え得る実現法が、選択メモリダイがコントローラダイ120によって特定されることを可能にする。それらの実現法のうちの一部を説明するため、単純化のために、4つのメモリダイ110A、110B、110C及び110Dの各々のサイズが相等しく、且つ2Nアドレス可能ワードに等しい、すなわち、Nアドレスビットによる表現に従う、と仮定する。故に、MCP100のキャパシティ最大容量は実質的に、N2ビットによる表現に従う2N2ワードである。図1に示す1つの可能な実現法において、メモリコントローラ150は、MCP100とのインタラクションを、あたかもそれが4ランクDRAMデバイスであるかのように行う。これは、選択されたメモリダイ内の所望のアドレスの特定に加えて、ランクの選択実際には、メモリダイの選択を必要とする。この目的のため、選択されるメモリダイは、コントローラダイ120に直接的に提供される4つのチップイネーブルCEライン180を用いて、メモリコントローラ150によって特定される。外部制御バス130に沿ってコントローラダイ120によって受信されるコマンド/アドレス信号は、選択されたメモリダイのアドレス空間内のアドレスを特定するために必要なNビットをエンコードする。他の1つの可能な実現法において、メモリコントローラは、MCPとのインタラクションを、あたかもそれが2ランクDRAMデバイスであるかのように行う。これは、ランクの選択を、そのランクのアドレス空間内の所望アドレスの特定に加えて必要とする。この目的のため、選択されるランクは、コントローラダイに直接的に提供される2つのチップイネーブルCEラインを用いて、メモリコントローラによって特定され、外部制御バスに沿ってコントローラダイによって受信されるコマンド/アドレス信号が、選択メモリダイを特定するための追加の1ビットを含む。残りのNアドレスビットが、選択メモリダイのアドレス空間内のアドレスを特定する。更なる他の1つの可能な実現法において、メモリコントローラは、MCPとのインタラクションを、あたかもそれが4倍のバンク数、ロウ数又はコラム数を有するDRAMデバイスであるかのように行う。この目的のため、選択されるメモリダイは、外部制御バス上のコマンド/アドレス信号によってエンコードされたアドレスの一部を形成する2ビットの追加アドレスビットを用いて、メモリコントローラによって黙示的に特定される。残りのNアドレスビットが、黙示的に選択されたメモリダイのアドレス空間内のアドレスを特定する。当業者に認識されるように、内部及び外部のデータバスは、同じ幅ピン数、全体スピード、又はピン当たりのスピードである必要はない。具体的には、外部データバスの帯域幅ニーズは、多様な異なる構成を用いて満足され得ると想定される。そのような構成のうちの一部を以下にて説明する。例えば、外部データバス140がP個の導電体の幅であり且つピン当たりRピン当たりビット/秒bitsspinのキャパシティを有すると見なす。これは、外部データバス140上にP×Rビット/秒の総キャパシティをもたらす。内部データバス170A、170B、170C及び170Dの各々が相等しいと仮定され、且つこれら内部データバスの各々が同じ幅Pを有するがR/2ピン当たりビット/秒のピン当たりキャパシティを有する場合、図2Aの状況が当てはまる。具体的には、アクティブにされたメモリダイに対応する内部データバスの集合的な全帯域幅がP×R、すなわち、外部データバスの総キャパシティになるように、メモリダイ110A、110B、110C及び110Dのうちの2つが同時にアクティブにされるべきである。一方、内部データバス170A、170B、170C及び170Dの各々がR/2ピン当たりビット/秒のピン当たりキャパシティを有するが、幅が2倍すなわち、2P個の導電体にされる場合、図2Bの状況が当てはまる。具体的には、内部データバス170A、170B、170C及び170Dの各々の帯域幅はP×Rであり、これは外部データバス140のキャパシティに一致する。故に、外部データバス140の需要量を満足するように単一のメモリダイのみがアクティブにされるべきである。明らかなように、システム要求を達成するための広範囲のメモリダイ及び内部データバスの設計オプションを提供可能なことに関する柔軟性が、コントローラダイ120の使用によってもたらされることは認識されるべきである。以上の例から留意すべきことには、メモリコントローラ150がメモリダイ110A、110B、110C及び110Dのうちの特定の1つに対して、それぞれの内部データバス170A、170B、170C及び170Dに沿ってデータの書き込み/読み出しを行う時間の間、その他の内部データバス170A、170B、170C及び170Dのうちの1つ以上はアイドル状態に保たれることができる。これは、コントローラダイ120に接続された内部データバス170A、170B、170C及び170D並びにメモリダイ110A、110B、110C及び110Dの全体によって消費される電力量を低減させることを可能にする。続いて図3の信号フロー図を参照して、読み出し操作の状況でコントローラダイ120並びにメモリダイ110A、110B、110C及び110Dによって使用され得る基本的なシグナリングの一例を概説する。最初に、コントローラダイ10が、外部制御バス130上で、グローバルクロック信号と、それに同期化された外部コマンド/アドレス信号とを受信する。外部コマンド/アドレス信号は、リード読み出しコマンドをエンコードする第1部分を含む。リードコマンドは、読み出し操作を行うことを指定するとともに、アドレスの受信に備えてコントローラダイ120を準備するものである。外部コマンド/アドレス信号の第2部分は、そこからデータを読み出すアドレスをエンコードする。アドレスは、コントローラダイ120が選択メモリダイを特定することを可能にするように十分に完全なものにされ、あるいは、この情報は、例えばチップイネーブルライン180のうちの1つなどの更なる信号から得られる。何れにしても、コントローラダイ120によって選択メモリダイが特定される。アドレスの残りの部分は、選択メモリダイのアドレス空間内の読み出しアドレスを指定する。選択メモリダイが特定されると、コントローラダイ120は、内部制御バスこれは、構成に応じて、共有バス又は専用バスとし得るに沿って選択メモリダイに内部コマンド/アドレス信号を送信する。より具体的には、コントローラダイ120は内部コマンド/アドレス信号を内部クロック信号と同期化し、これら双方が内部制御バスに沿って選択メモリダイに送られる。内部クロック信号の基準をグローバルクロック信号とするために、コントローラダイ120内にマスターDLL図示せずが設けられてもよい。内部コマンド/アドレス信号は、読み出し操作を行うことを指定するとともにアドレスの受信に備えて選択メモリダイを準備する読み出しコマンドをエンコードする第1部分を含む。内部コマンド/アドレス信号の第2部分が、上述の、選択メモリダイのアドレス空間内の読み出しアドレスをエンコードする。選択メモリダイが、内部制御バスに沿って、内部コマンド/アドレス信号及び内部クロック信号を受信する。思い出すべきことには、内部コマンド/アドレス信号は内部クロック信号と同期化されている。選択メモリダイは、その内部回路をあてにして、読み出しアドレスのメモリ位置からデータを取り出し、この読み出しデータをその内部データバス上に置く。選択メモリダイはまた、データストローブ信号の生成を制御する。データストローブ信号は、内部データラインが有効データを担持している時にイネーブルにされるものである。故に、内部データラインはソース同期データ信号を担持する。選択メモリダイがその内部データバスの制御を掌握するとき、データライン上に置かれたデータは、内部制御バスを介して選択メモリダイによって受信される内部制御信号と同期化される必要はない。専用の内部データバス170A、170B、170C及び170Dは、1つのメモリダイからの読み出しデータバーストが別のメモリダイからの読み出しデータバーストと干渉する可能性これは、共通の内部データバスを共有する複数のメモリダイが順次にアクティブにされる場合に起こり得るを排除する。選択メモリダイから、それぞれの内部データバス上で受信された読み出しデータは、コントローラダイ120によって捕捉され、外部データバス140上での伝送のために再同期化される。読み出しデータの適切な捕捉は、内部データバス上で読み出しデータとともに受信されるデータストローブ信号に対して90°だけ位相シフトされたクロックを用いることによって可能にされる。この目的のため、コントローラダイ120はスレーブDLLを含み、スレーブDLLの周波数は、グローバルクロック信号を基準にするマスターDLLの周波数に結び付けられる。スレーブDLLは、データストローブ信号の上昇エッジによってトリガーされ、その後、データストローブ信号に対して位相を正確に90°ずらされ且つ受信データストローブ信号と同じ周波数にあるクロック信号を生成する。コントローラダイ120は、上述のようにして、幾つかの選択メモリダイからデータを読み出し得る。故に、メモリダイ110A、110B、110C及び110Dの各々に対してスレーブDLLが設けられる。コントローラダイ120内のバッファ例えばFIFO;図示せずにより、外部データバス140上にデータを与える時までデータを保持することができる。再同期化は、上述のマスターDLLを用いて達成される。これは、読み出し操作の場合に正確なレイテンシ制御を提供する。何故なら、外部データバス140上への如何なる読み出しデータ出力も、決定論的なクロックサイクル数の後に、読み出しコマンドの受信に追随することを、コントローラダイ120が保証することを可能にするからである。これについては更に詳細に後述する。コントローラダイ120はまた、外部データストローブ信号の生成を制御する。外部データストローブ信号は、外部データラインが有効データを担持している時にアクティブにされる。なお、選択メモリダイがその読み出しデータを受信クロック信号と揃えることが必要ないので、選択メモリダイは、内部クロック信号又は何らかのその他のクロック信号を基準とする同期化回路例えば、DLLを必要としない。これは、そのような回路を無効にするかこれは電力節減につながる、あるいは完全に省略するかこれは更にチップ面積の節減につながるの何れかとし得ることを意味する。既存の同期化回路を無効にする能力は、JEDEC使用を満足する標準DDR2又はDDR3DRAMデバイスにて規定されるDLL-Offモードで動作するようにメモリダイ110A、110B、110C及び110Dをプログラムすることによって実現され得る。当業者によって認識されるように、標準DRAMデバイスで見られるDLL及びODTの回路ブロックをメモリダイから省くことにより、MCPのコストを低く維持することができる。これらの回路ブロックは、専用内部バス上での二点間ポイントツーポイント伝送には不要である。さらに、MCP環境内では軽い負荷に遭遇するのみであるので、出力ドライバのサイズが縮小され得る。コントローラダイ120の使用は、読み出し操作に幾らかのレイテンシを導入する。読み出しアドレスの特定を知るまで、選択メモリアドレスに少なくとも1つの追加クロックサイクルを課すからである。しかしながら、そのような追加の遅延から生じる不利益は、容量性負荷の低減、電力消費の低減1つ又は複数の非アクティブバスの動作を停止させ、且つODT回路及びDLL回路の動作を停止させることができることによる、並びにDRAMデバイスのコスト/ダイサイズの低減という利益によって埋め合わされる。続いて図4の、2度の成功裏の読み出し操作を例示するタイミング図を参照する。この図は、コントローラダイ120における信号群を示している。CLKは、外部制御バス130上でメモリコントローラ150から受信されるグローバルクロック信号を表す。CLKはまた、マスターDLLを用いて内部クロックをグローバルクロックに揃える場合に、共有内部制御バス上でメモリダイ110A、110B、110C及び110Dに分配される内部クロック信号をも表し得る。この目的のためにマスターDLLが使用されない場合には、内部クロック信号とグローバルクロック信号との間に位相シフトが存在し得る。EXT-CMDは、CLKと同期してこの例では、CLKの下降エッジに揃えられている外部制御バス130上で提供される外部コマンド/アドレス信号を表す。EXT-CMDは、コントローラダイ120による処理のための第1の外部リード読み出し;Readコマンド410と第2の外部リードコマンド420とを含んでいる。外部コマンド/アドレス信号に基づいて、特定のリードコマンドによって標的とされるメモリダイが決定される。この例を説明する目的で、第1の外部リードコマンドによって標的とされるメモリダイをメモリダイ110Bと仮定し、第2の外部リードコマンドによって標的とされるメモリダイをメモリダイ110Aと仮定する。従って、各外部リードコマンドは、選択されたメモリダイ宛ての対応する内部リードコマンドを生じさせる。具体的には、INT_CMDは、内部クロックと同期して共有内部制御バス上で提供される内部コマンド/アドレス信号を表すこの例では、INT_CMD及び内部クロックの双方が、マスターDLLを用いてCLKと同期化されており、故に、無制御の位相シフトは存在せず、1クロックサイクル遅延のレイテンシのみが存在している。INT_CMDは、第1の内部リードコマンド430これは1フルfullクロックサイクルを置いて第1の外部リードコマンド410に追随していると、第2の内部リードコマンド440これもやはり1フルクロックサイクルを置いて第2の外部リードコマンド420に追随しているとを含んでいる。単一のINT_CMD信号のみが示されている。これは、全てのメモリダイが共有内部制御バスに接続されている場合を表す。別々の内部制御バスの場合には、複数の内部制御バス例えば、INT_CMD1、INT_CMD2等々が存在することになり、個々の内部リードコマンド430、440は、アドレス指定されたメモリデバイスに結合されたそれぞれの内部制御バス上に現れることになる。第1の内部リードコマンド430はメモリダイ110Bによって処理され、メモリダイ110Bが、要求アドレスのメモリ位置から第1の読み出しデータ450を取り出す。メモリダイ110Bは、ソースに同期して、第1の読み出しデータ450を内部データバス170Bの内部データライン上に出力する。すなわち、読み出しデータが内部データライン上に与えられるとき、メモリダイ110Bはまた、データストローブ信号をアクティブにする。これは、プリアンブルによって先行されてもよく例えば1フルクロックサイクルだけ続く、その間、データストローブ信号が低いlow論理レベルに維持される。DQ2[0..N]は、第1の読み出しデータ450を与える内部データバス170B上のデータを表し、DQS2はデータストローブ信号を表す。なお、DQS2はlow論理レベルにある1フルクロックサイクルのプリアンブル455を示している。同様にして、第2の内部リードコマンド440はメモリダイ110Aによって処理され、メモリダイ110Aが、要求アドレスのメモリ位置から第2の読み出しデータ460を取り出す。メモリダイ110Aは、ソース同期的に、第2の読み出しデータ460を内部データバス170Aの内部データライン上に出力する。すなわち、読み出しデータが内部データライン上に与えられるとき、メモリダイ110Aはまた、データストローブ信号をアクティブにする。これは、プリアンブルによって先行されてもよく例えば1フルクロックサイクルだけ続く、その間、データストローブ信号がlow論理レベルに維持される。DQ1[0..N]は、第2の読み出しデータ460を与える内部データバス170A上のデータを表し、DQS1はデータストローブ信号を表す。なお、DQS1はlow論理レベルにある1フルクロックサイクルのプリアンブル465を示している。思い出すべきことには、メモリダイ110A及びメモリダイ110BはCLKを復元する回路を備えていなくてもよく、あるいは、そのような回路が無効にされていてもよい。結果として、メモリダイ110A及びメモリダイ110Bは、CLKに対して任意の位相でそれらのデータを出力する。例えば、これは、メモリダイ110A及びメモリダイ110Bがそれらのデータを非同期に出力する場合である。これは、異なるメモリダイ間でCASレイテンシすなわちCLのバラつきを生じさせる。具体的には、コントローラダイ120による第1の内部リードコマンド430の発信と内部データバス170Bの内部データライン上での第1の読み出しデータ450の出現との間のレイテンシは、コントローラダイ120による第2の内部リードコマンド440の発信と内部データバス170Aの内部データライン上での第2の読み出しデータ460の出現との間のレイテンシと異なるものとなり得る。実際、メモリダイ110nのCASレイテンシCLnは、CLminからCLmaxまでのレイテンシ範囲内で様々となることができ、これは1クロック周期より広い範囲に及び得る。内部リードコマンドの或る特定のインスタンスにおいてCASレイテンシに影響を及ぼし得る要因は、可能性あるものを数個挙げると、製造バラつき、選択されるメモリダイとコントローラダイ120との間の距離、及び局所的な温度勾配を含む。図4これは、DDRダブルデータレート動作モードを仮定しているに示すように、メモリダイ110Bによって提供される第1の読み出しデータ450は、3フルクロックサイクルと等価な最大CASレイテンシCLmaxで4データワードのバーストを含んでおり、メモリダイ110Aによって提供される第2の読み出しデータ460は、この例において2フルクロックサイクルより僅かに大きい最小CASレイテンシCLminで4データワードのバーストを含んでいる。コントローラダイ120は、2つの内部データバス170B、170A上で読み出しデータ450、460を受信する。具体的には、DDRモードにおいて、コントローラダイ120は、それぞれのスレーブDLLによって90°遅延された受信データストローブ信号DQS2DQS1の上昇エッジ及び下降エッジの双方で第1の読み出しデータ450第2の読み出しデータ460をサンプリングする。プリアンブル中にスレーブDLLの各々を有効にするのに適した内部タイミングを決定するために、幾らかの初期トレーニングが必要とされ得る。なお、コントローラダイ120は、選択メモリダイに内部リードコマンドを発してからCLmin以降且つCLmax以内に、選択メモリダイから読み出しデータが到着することを期待する。コントローラダイ120内のバッファは、第1及び第2の読み出しデータ450、460を、それを外部データバス140の外部データライン上に提供する時まで、すなわち、メモリコントローラ150からの第1又は第2の外部リードコマンド410、420の受信に対して決定論的なレイテンシを表す時点まで、保持することができる。DQ[0..N]は外部データバス140上のデータを表し、これは、第1の読み出しデータ450と、その直後に続く第2の読み出しデータ460とを含んでいる。コントローラダイ120は、ソース同期的に、第1及び第2の読み出しデータ450、460を外部データバス140上に出力する。すなわち、コントローラダイ120は、外部データバス140の外部データライン上の有効データの存在を信号伝達するために、データストローブ信号図4にてDQSにて表すをイネーブルにする。これは、プリアンブルによって先行されてもよく例えば1フルクロックサイクルだけ続く、その間、DQSはlow論理レベルに維持される。なお、DQSはlow論理レベルにある1フルクロックサイクルのプリアンブル475を示しているが、それは、いったんすなわち、第1の読み出しデータ450を出力する前に低下させられるだけでよい。故に、メモリダイ110nの内部データバス170n上で受信された、CASレイテンシCLnを有するデータは、外部データバス140上に出現する前に、あとCLmax-CLn1クロックサイクルだけ遅延される。故に、外部制御バス130を介した、コントローラダイによる外部リードコマンド例えば、410、420の受信と、外部データバス140上へのデータ例えば、450、460の出力との間のトータルでの総レイテンシCLextは:外部リードコマンドから内部リードコマンドまで:1内部リードコマンドから読み出しデータの受信まで:CLnコントローラによって付加される遅延の等化:CLmax-CLn1トータルでの総レイテンシCLext=5クロックサイクルとして表すことができる。故に、理解されるように、トータルでの総レイテンシCLextは一定であり、CLnに依存しない。従って、個々のメモリダイ110A、110B、110C及び110Dが相異なるCASレイテンシを有し得る様々な要因に起因し、とりわけ、同期化回路の無効化又は不存在に起因するとしても、メモリコントローラ150の視点からの総レイテンシは同一に維持されることができる。故に、認識されるように、MCP100は、メモリダイ110A、110B、110C及び110Dの各々にDLLを必要とすることなく、外部リードコマンドに対して決定論的なレイテンシを提供する。具体的には、メモリコントローラ150による第1の外部リードコマンド410の発信と、外部データバス140上への第1の読み出しデータ450の出現との間のトータルでの総レイテンシは、メモリコントローラ150による第2の外部リードコマンド420の発信と、外部データバス140上への第2の読み出しデータ460の出現との間のトータルでの総レイテンシと等しい。従って、トータルでの総レイテンシを一定に維持することができる。上述の例においては、CLmaxが正確に3クロックサイクルに等しいと仮定した。当然ながら、CLmaxは具体的な実施形態では異なることがあり、整数個のクロックサイクルでない場合もある。そのような場合、上述の計算は、CLmaxとその次に大きい整数との間の差を考慮に入れるように変形され得る。他の例では、3.5又は4.5のCLmaxを実現するように、CLmaxをその次に高いハーフhalfクロックサイクル調整してもよい。しかしながら、何れの場合も、得られるCLextの値はやはり、CLnに依存しないものとなる。なお、別々の内部データバス170A、170B、170C及び170Dの使用により、様々な問題が解消される。先ず、メモリダイ110A及びメモリダイ110Bの双方が共通の内部データバスを共有し、且つ2つの内部リードコマンドが上述のように連続して発せられる、としたメモリダイ110Aからのバーストの末端部が、メモリダイ110Bからのバースト先頭部と衝突することになる。また、所与のバーストに付随するデータストローブ信号は、low論理レベルを有する1フルクロック周期のプリアンブルのためにそのバースト自体より長い時間を有するため、共通内部データバスを用いてバースト同士を背中合わせ的に隙間なく並べることは不可能である。これは、共通内部データバスの使用可能なキャパシティを低減させてしまうという影響を有する。しかしながら、これらの問題は、ここで説明したMCP100の実施形態では発生しない。何故なら、各メモリダイがそれ自身の内部データバスを有するからである。また、ここで説明したMCP100の実施形態においては、個々のメモリダイからのデータのバーストこれらは重なっていてもよいし、連続してしてもよいし、あるいは時間的な隙間によって分離されていてもよいは、改善されたバス利用のため、より長い、隙間のないバーストを作り出すように連結される。物理的な観点から、コントローラダイ120並びにメモリダイ110A、110B、110C及び110Dは、図5に示すように、MCP100内で互いに積層されることができる。コントローラダイ120は、メモリダイ110A、110B、110C及び110Dの何れよりも小さくすることができ、故に、パッケージ基板上に積層されることが可能なメモリダイ110A、110B、110C及び110Dの頂部に配置されることができる。メモリダイ110A、110B、110C及び110D並びにコントローラダイ120の双方からのワイヤボンドによってパッケージ基板までの接続を作り出すことで、外部接続及びダイ間接続の双方が形成される。一実施形態において、図5に示すように、ダイ積層を容易にし得るメモリダイのエッジに沿ったボンディングパッド550を用いて、カスタムメモリダイを構築することができる。チップの両側にボンディングパッドを有するメモリダイも可能であるが、より有利なメモリダイは、チップの一方側のみにボンディングパッドを有するものである。これは、ダイを積層し、且つずらして配置して、スタック内の全てのダイのボンディングパッドを露出させることを可能にし、それにより、インターポーザを必要としないパッケージ基板へのダイレクトワイヤノンディングが容易にされる。一部の構成において、印刷回路基板の正面側及び、場合により背面側に複数行のMCP群が配置され得る。これは、デュアルインラインメモリモジュールDualInlineMemoryModule;DIMMと称し得る。DIMMモジュールは、マザーボードソケットにプラグインされるモジュールを追加あるいは置換することによってユーザがメモリをアップグレードすることが可能なPCで広く使用されている。JEDECDDR3規格JESD-793Cに準拠したDIMMモジュールは、トータルで250ピンを有し、64ビット又は72ビットのデータインタフェースを提供する。他の構成において、複数のMCPが登録されてもよい。具体的には、図6は、回路基板上に複数のMCP600A、600B、600C、600D、600E、600F、600G及び600Hが搭載されたMCPレジスタードRegisteredRDIMM601を採用した、マルチランクMCPRDIMMシステムを示している。図示した例において、MCPの数は8であるが、これは本発明を限定するものではない。MCPRDIMM601は、マザーボード660を介してメモリコントローラ650に接続されることが可能なインタフェース640を有している。典型的なPCにおいては、マザーボード上に取り付けられた幾つかのDIMMソケットがシステムアップグレードを容易にする。また、MCPRDIMM601は、回路基板上に搭載された別個のレジスタチップ610を含んでいる。レジスタチップ610は、インタフェース640を介して受信された外部コマンド/アドレス信号及びグローバルクロック信号を、MCP600A、600B、、600Hへの分配のためにバッファリングするように構成される。具体的には、2つの別個の中間制御バスが存在し、一方620Lは、コマンド/アドレス信号及びクロック信号を、左側の4つのMCPMCP600A、600B、600C、600Dに提供し、もう一方620Rは、コマンド/アドレス信号及びクロック信号を、右側の4つのMCPMCP600E、600F、600G、600Hに提供する。終端抵抗網630L、630Rが、各中間制御バス620L、620Rの端部に配置され、反射を除去し且つ信号のインテグリティを維持する。動作速度及びモジュール基板の設計検討に応じて、図示した数より少ない中間制御バス、又はそれより多くの中間制御バスが存在し得る。レジスタチップ610は、チップイネーブルCEライン又はアドレスに基づいて、何れの組すなわち、左又は右のMCPがアクセスされているかを検出し、必要な中間制御バスすなわち、620L又は620Rのみを駆動する。標準的なPCDIMMにおいては、全ての外部データバスがアクティブにされ、故に、左側及び右側の双方の制御バスがアクティブにされなければならない。各MCPの外部データバスは、インタフェース640を介してメモリコントローラ650に、レジスタチップ610を通ることなく直接的に接続される。具体的には、x8MCPすなわち、8ビット幅の外部データバスを有するを用いる場合、外部データバスは、バイトグルーピングにて接続されて、x64モジュールデータ幅を達成し得る。x4DRAMデバイスを用いて、例えばニブルグルーピングなどのその他のグルーピングも可能である。例えば、トータルで9バイト幅のMCPを用いて、x72モジュールデータ幅を有するパリティをサポートするDIMMモジュールも可能である。MCP600A、600B、、600Hの各々は、上述のようなメモリダイとコントローラダイとのスタックを含む。所与のMCP内で、コントローラダイは更に、レジスタチップ610を介して受信した外部コマンド/アドレス信号及びグローバルクロック信号をバッファリングする。所与のMCPの外部データバスは、メモリコントローラ650と該所与のMCPのコントローラダイとの間に、レジスタチップ610を迂回して直接的に接続される。レジスタチップ610は、コマンド/アドレス信号及び内部クロック信号を捕捉再生成するための内部クロックを生成するために、遅延ロックループDLLを含む。入力サンプリングクロックを用いて入力がラッチすなわち登録され、出力駆動クロックを用いて、ラッチされた信号がクロック出力される。典型的に、出力駆動クロックは、レジスタチップ610内で入力から出力まで1クロックサイクルの遅延を提供するように自動的に調整される。レイテンシに対するレジスタチップ610及び各MCPのコントローラダイ120の効果は以下の通りである。先ず、レジスタチップ610は1クロックサイクルのレイテンシをコマンドストリームに付加し、コントローラダイ120は更なる1クロックサイクルのレイテンシをコマンドストリームに付加する。データ経路に関し、コントローラダイ120は、選択メモリダイによって外部データバスに提供される読み出しデータへの1クロックのレイテンシと、外部データバスから選択メモリダイに到来する書き込みデータへの1クロックサイクルのレイテンシとを付加する。故に、MCPRDIMMの読み出しデータレイテンシは、非バッファリング型のDRAMデバイスMCPでない非バッファリングDIMMより3クロックサイクル大きく、従来のMCPでないRDIMMより2クロックサイクル大きい。MCPRDIMM601の書き込みデータレイテンシに関しては、非バッファリング型のDRAMデバイスMCPでない非バッファリングDIMMより1クロックサイクル大きく、従来のMCPでないRDIMMのそれに等しい。上述のMCPRDIMMシステムにおいて、レジスタチップ610の付加は、外部制御バスに関する限り、メモリコントローラ650の負荷を低減する。また、各MCP600A、600B、、600Hは、外部制御バス及び外部データバスに関する限り、単一の負荷を与えるのみである。結果として、動作周波数を最大化可能でありながら、より多数のMCPを収容することができる故に、より高いメモリ密度を達成することができる。さらに、電力消費が低下するとともに、モジュール当たりの負荷の低減によって、より高い終端抵抗値を用いることができる。また、認識されるように、上述のMCPRDIMMは、キャパシティが半分の従来のRDIMMより小さいモジュール基板面積を使用するのみである。これは、より低いモジュール高さと、より小型のシステムとを可能にするが、これは、フォームファクタが小さいことが主要な要求である可搬式装置及びブレードサーバにおいて特に有利である。故に、認識されるように、複数のメモリダイへの制御信号及びデータ信号の双方をバッファリングするコントローラダイを有するMCPが提供される。メモリダイ及びコントローラダイが、1つのスタックに組み立てられ得る。コントローラダイは、外部メモリコントローラに単一の負荷を与え、高性能でありながら電力消費を低減する。具体的には、電力削減は、個々のメモリダイに別々の内部データバス及び、場合により内部制御バスを設け、アクティブなメモリデバイスに接続されたバスのみをアクティブにすることによって達成される。電力消費はまた、内部データバス及び内部制御バスを非終端モードで動作させることによって低減される。追加の電力削減が、メモリダイをDLL無効モードで動作させることによって実現される。更なる電力削減が、外部データバス及び外部制御バス上でスプリットターミネーションではなくVTTターミネーションを使用することによって達成される。認識されるように、一部の実施形態において、半導体記憶装置の全て又は一部は、コンピューティング装置上で起動される論理合成ツールを用いて取得される低水準ハードウェア記述に基づいて製造されることができる。論理合成ツールは、半導体記憶装置の例えば、HDL、VHDL、Verilogなどの言語での機能記述を含むソースコードを読み出し、対応する機能を実現するのに適した回路の物理実装の定義を出力するように構成される。また、以上の説明はDRAM記憶装置の状況に関してなされたものであるが、当業者が気付き得るように、本発明態様は、SRAM、MRAM、FeRAM、PCRAM、ReRAM、EEPROM、NANDフラッシュ及びNORフラッシュのメモリを含むその他のメモリ種類にも適用される。上述の実施形態においては、単純化のため、デバイス素子及び回路は、互いに接続されるものとして示している。本発明の実際の適用においては、素子や回路などは、互いに直接的に接続されてもよいし、デバイス及び装置の動作に必要なその他の素子や回路などを介して互いに間接的に接続されてもよい。故に、現実の構成においては、ここに記載された回路要素及び回路は、直接的あるいは間接的に、互いに結合あるいは接続され得る。本発明の上述の実施形態は単なる例である。これらの特定の実施形態には、添付の請求項によって定められる本発明の範囲を逸脱することなく、当業者によって、改変、変更、及び変形が為され得る。