サリサイド構造の半導体装置であって、半導体基板と、前記半導体基板上にゲート酸化膜を介して設けられた、側壁にサイドウォールを有するゲート電極と、前記ゲート電極の両側に配置された高濃度ソースドレイン領域と、前記高濃度ソースドレイン領域と前記ゲート電極の表面に形成された金属シリサイドと、を有しており、前記金属シリサイドは、複数のアイランド状金属シリサイドからなる半導体装置。前記アイランド状金属シリサイドは、隣接するアイランド状金属シリサイドとの間に金属シリサイドの無いスペースを有する請求項1記載の半導体装置。前記アイランド状金属シリサイドは、平面視的に円形または多角形である請求項2記載の半導体装置。前記アイランド状金属シリサイドは、チタンTi、モリブデンMo、タングステンW、ニッケルNi、モリブデンMo、コバルトCo、クロムCr、白金Pt、パラジウムPd、およびタンタルTaからなるグループから選ばれた元素のいずれかとシリコンSiとからなることを特徴とする請求項1乃至3のいずれか1項記載の半導体装置。サリサイド構造の半導体装置の製造方法であって、側壁にサイドウォールを有するゲート電極を、半導体基板上に形成する工程と、前記ゲート電極の両側に高濃度ソースドレイン領域を形成する工程と、前記高濃度ソースドレイン領域表面および前記ゲート電極の表面に部分的に開口した酸化シリコン膜を形成する工程と、前記酸化シリコン膜をマスクとして前記高濃度ソースドレイン領域表面およびゲート電極表面に複数のアイランド状金属シリサイドを形成する工程と、からなる半導体装置の製造方法。前記複数のアイランド状金属シリサイドを形成する工程のあとに、さらに、金属シリサイドとならなかった未反応の金属膜をウェットエッチングによって除去する工程と、前記マスクとして用いた前記酸化シリコン膜を除去する工程と、を有する請求項5に記載の半導体装置の製造方法。しかしながら、上記特許文献1記載の製造方法では、上記bに記載された原因による応力は緩和されるが、上記aに記載されたシリコンと金属シリサイドの整合性不良による応力の緩和はされず、やはり、応力等のストレスによる信頼性劣化が問題となる。そこで、本発明の目的は、金属シリサイド形成面での応力等のストレスによる、素子の特性変動や、PN接合破壊などの信頼性劣化を防ぐ半導体装置、および半導体装置の製造方法を提供することである。上記課題を解決するために、本発明では以下の手段を用いた。まず、サリサイド構造の半導体装置であって、高濃度ソースドレイン領域とゲート電極表面に形成される金属シリサイドは複数のアイランド状金属シリサイドからなることを特徴とする半導体装置とした。また、アイランド状金属シリサイドは隣接するアイランド状金属シリサイドとの間に金属シリサイドの無いスペースを有する半導体装置とした。また、アイランド状金属シリサイドは平面視的に円形または多角形である半導体装置とした。また、アイランド状金属シリサイドは、チタンTi、モリブデンMo、タングステンW、ニッケルNi、モリブデンMo、コバルトCo、クロムCr、白金Pt、パラジウムPd、タンタルTaのいずれかとシリコンSiとからなる半導体装置とした。そして、上記半導体装置の製造にあっては、半導体基板上に高濃度ソースドレイン領域と側壁にサイドウォールのあるゲート電極を形成する工程と、前記高濃度ソースドレイン領域表面およびゲート電極表面に部分的に開口した酸化シリコンを形成する工程と、前記酸化シリコンをマスクとして前記高濃度ソースドレイン領域表面およびゲート電極表面に複数のアイランド状金属シリサイドを形成する工程とからなる半導体装置の製造方法とした。本発明によれば、アイランド状金属シリサイド層をコンタクト領域のみに形成することで、金属シリサイド形成面の応力が緩和され、応力等のストレスによる、素子の特性変動や、PN接合破壊などの信頼性劣化を防ぐことが可能となる。以下、本発明の実施の形態について詳細に説明する。図1a~図4bは、本実施の形態の半導体装置の製造方法を説明するための工程断面図である。本実施の形態では、説明の簡単のために、P型基板を使用したNチャネル型LDDMOSFETを例に説明するが、本発明の本質は、基板の導電型、不純物の種類、および導電型に関係しないので、基板の導電型、不純物の種類、および導電型が異なっても同様に説明することができる。また、本実施の形態では、LDDLightlyDopedDrainMOSFETを例に、説明を行うが、他の種類のMOSFET、および容量素子、および、抵抗素子における拡散層、および各電極に適用しても、同様の効果が得られる。以下に、図1a~図4bに示す工程断面図を用いて、本実施の形態の半導体装置の構造、および製造方法を説明する。まず、図1aに示すように、P型半導体基板11上を、既存の素子分離技術を用いて、LOCOS法により素子分離領域12を形成する。次に、図1bに示すように、上記P型半導体基板11上の一主面に沿って、P型ウェル領域13を、500Å程度の犠牲酸化膜図示していないを介してドーズ量5×1012~1×1013atomscm2のP型不純物の導入、および熱処理により形成する。次に、図1cに示すように、P型ウェル領域13の表面に400Å程度のゲート酸化膜14を熱酸化によって形成した後、ゲート酸化膜上に、2800Å程度のポリシリコン膜図示していないを、基板表面全面にCVDで堆積させ、1×1015~1×1016atomscm2のN型不純物のイオン注入、および熱処理をし、更に、エッチングすることによって、ゲート電極15を形成する。次に、図2aに示すように、ゲート電極15をマスクとして、Pウェル領域13内に、低濃度ソースドレイン領域16を500Å程度の犠牲酸化膜図示していないを介してドーズ量2×1012~6×1012atomscm2のN型不純物の導入、および熱処理によって形成する。次に、図2bに示すように、ゲート電極15の側面に、2200Å程度の酸化シリコン膜を図示していないをCVDで堆積させ、エッチングすることによって、絶縁膜17をサイドウォールとして形成する。次に、図2cに示すように、ゲート電極15、および絶縁膜17をマスクとして、低濃度ソースドレイン領域16内に、高濃度ソースドレイン領域18を500Å程度の犠牲酸化膜図示していないを介してドーズ量3×1015~5×1015atomscm2のN型不純物の導入、および熱処理によって形成する。次に、金属シリサイドを形成する工程について説明する。図3aに示すように、半導体基板11上に、500Å程度の酸化シリコン膜19を形成する。次に、図3bに示すように、酸化シリコン膜19をパターニング、およびエッチングによって、金属シリサイドを形成する領域のシリコンを部分的に露出させる。高濃度ソースドレイン領域18とゲート電極15の表面に位置する酸化シリコンを部分的に開口除去して高濃度ソースドレイン領域18の表面とゲート電極の表面が部分的に露出するようにする。このときの露出する領域の平面形状については後述する。次に、図4aに示すように、酸化シリコン膜19が部分的にエッチングされた半導体基板11上に、350Å程度の、例えば、チタンTi、モリブデンMo、タングステンW、ニッケルNi、モリブデンMo、コバルトCo、クロムCr、白金Pt、パラジウムPd、タンタルTa等の金属膜20をスパッタ法により形成し、熱処理することによって、合金化反応させ金属シリサイド層21を形成する。このとき、先のエッチングによって酸化シリコン膜19が除去された領域の表面に、上記金属と半導体基板のシリコンとからなる金属シリサイド層21が形成される。次に、合金化反応で金属シリサイドとならなかった未反応の金属膜20をウェットエッチングによって除去する。図4bは未反応金属膜除去後、シリサイド化のマスクとして用いた酸化シリコン膜19を除去したときの断面を示す。金属シリサイド層21を形成した後の、電極配線以降金属配線や保護膜の形成過程の構造、および、製造方法は一般的な半導体装置と同様であるので、詳細な説明は割愛する。以上が、本実施の形態の半導体装置と半導体装置の製造方法である。本実施の形態では、具体的な例を挙げて説明を行ったが、その要旨を逸脱しない範囲での各条件等は変更可能である。本実施の形態の最大の特徴は、サリサイドプロセスの金属シリサイド形成において、酸化シリコン膜をマスクとして選択的に金属シリサイドを形成した点にある。次に、図5および図6を用いて、金属シリサイドの形状について説明する。図6は、従来の半導体装置における高濃度拡散層表面に形成された金属シリサイド層25の形状を示す模式的断面図、および、平面図である。この図は従来の半導体装置である図7のソース領域もしくはドレイン領域を抜き出した図であり、下が断面図で上が平面図である。高濃度拡散層24図7のソース領域5もしくはドレイン領域6に相当の全面には金属シリサイド25が形成されている。ゲート電極の場合も同様で、ゲート電極の上表面は全て金属シリサイドに覆われている。ただし、ゲート電極の側面はサイドウォールに阻害されて金属シリサイドが形成されていない。これに対し、本発明では、図5に示すように、高濃度拡散層22図4bの高濃度ソースドレイン領域18に相当表面に形成された金属シリサイド層23は9個の円形のアイランドから形成されている。すなわち、高濃度拡散層22の表面には複数のアイランド状金属シリサイドが形成されている。ゲート電極上も同様で複数のアイランド状金属シリサイドが形成されている。アイランド状金属シリサイドの形状は円形に限ることなく、多角形であっても良い。また、ソース領域ドレイン領域ゲート電極表面それぞれにおけるアイランド状金属シリサイドの個数は適宜変更可能である。また、アイランド間のスペース幅を制御することが可能で、これにより良好なコンタクト抵抗とすることができる。本発明に係る半導体装置では、アイランド状金属シリサイド間は分断されているため、ソース領域ドレイン領域ゲート電極表面それぞれが応力によって反ることは無い。これは、アイランド間に金属シリサイドの無いスペースを有しているためである。このような構造を採ることにより、本発明の半導体装置では、応力等のストレスによる素子の特性変動やPN接合破壊などの信頼性劣化を防ぐことが可能となる。