"基板上に、第1のTFTを有するDRAMと、第2のTFTを有する画素部と、を有し、前記第1のTFTは、前記基板上の第1のゲート電極と、前記第1のゲート電極上の第1の絶縁膜と、前記第1の絶縁膜上の島状の第1の半導体膜と、前記第1の半導体膜上の第2の絶縁膜と、前記第2の絶縁膜上の第2のゲート電極と、前記第2のゲート電極上の第3の絶縁膜と、前記第1の半導体膜と電気的に接続する、前記第3の絶縁膜上のビットラインと、前記第1の半導体膜と電気的に接続する、前記第3の絶縁膜上のソースラインと、有し、前記第2のTFTは、前記第1の絶縁膜上の島状の第2の半導体膜と、前記第2の半導体膜上の前記第2の絶縁膜と、前記第2の絶縁膜上の第3のゲート電極と、前記第3のゲート電極上の前記第3の絶縁膜と、前記第2の半導体膜と電気的に接続する、前記第3の絶縁膜上の配線と、前記配線と電気的に接続する画素電極と、を有し、前記第1の電極と前記第2の電極は、前記第1の半導体膜を間に挟んで互いに重なり、前記基板は、石英基板、セラミック基板、金属基板又は樹脂基板であることを特徴とする半導体表示装置。基板上に、第1のTFTを有するDRAMと、第2のTFTを有する画素部と、を有し、前記第1のTFTは、前記基板上の第1のゲート電極と、前記第1のゲート電極上の第1の絶縁膜と、前記第1の絶縁膜上の島状の第1の半導体膜と、前記第1の半導体膜上の第2の絶縁膜と、前記第2の絶縁膜上の第2のゲート電極と、前記第2のゲート電極上の第3の絶縁膜と、前記第1の半導体膜と電気的に接続する、前記第3の絶縁膜上のビットラインと、前記第1の半導体膜と電気的に接続する、前記第3の絶縁膜上のソースラインと、有し、前記第2のTFTは、前記第1の絶縁膜上の島状の第2の半導体膜と、前記第2の半導体膜上の前記第2の絶縁膜と、前記第2の絶縁膜上の第3のゲート電極と、前記第3のゲート電極上の前記第3の絶縁膜と、前記第2の半導体膜と電気的に接続する、前記第3の絶縁膜上の配線と、前記配線と電気的に接続する第1の電極と、前記第1の電極上の発光層と、前記発光層上の第2の電極と、を有し前記第1の電極と前記第2の電極は、前記第1の半導体膜を間に挟んで互いに重なり、前記基板は、石英基板、セラミック基板、金属基板又は樹脂基板であることを特徴とする半導体表示装置。請求項1又は2において、前記画素部に、データを記憶するためのキャパシタが設けられていないことを特徴とする半導体表示装置。請求項1乃至3のいずれか一項において、前記第1の半導体膜及び前記第2の半導体膜には、結晶粒界において結晶格子が連続的に連なる結晶性半導体膜が用いられていることを特徴とする半導体表示装置。このようにDRAMは大容量化に適しているが、チップサイズの増大を抑えつつ、LSIの集積度をより高めるためには、他の半導体メモリと同様にもっとメモリの占める面積を抑えなくてはならない。そのためには、当然、各メモリセルの面積をさらに小さくする必要性がある。DRAMの場合、メモリセルの微細化にあたって、リフレッシュ動作の頻度低減、センス動作時の動作余裕確保、およびα線によるソフトエラー率低減のために、蓄積容量を常に一定の値以上確保しなくてはならない。そこで、誘電体膜の材料の最適化、キャパシタの三次元化等、メモリセルの占有面積を抑えつつ蓄積容量を確保するための様々な試みがなされている。しかし、誘電体膜の材料の最適化には限界があり、飛躍的に誘電率の低い材料を得ることは難しい。また、例えばスタック型メモリセルやトレンチ型メモリセルのような、三次元構造のキャパシタを用いたDRAMは、チップサイズの縮小化には有効であるが、プレーナ型メモリセルを用いたDRAMに比べて、作製工程が複雑化するため、1ビット当たりのコストが高くなるという難点がある。よって、大容量化と低コスト化に優れるという長所を生かしつつ、DRAMの高集積化を図るのは困難であった。本発明は上述した問題に鑑み、作製工程を複雑化させることなく、高集積化を実現することが可能な、DRAM混載の集積回路の提供及びその駆動方法の提供を課題とする。また更には、該集積回路を用いた半導体表示装置に関する。上記課題を解決するために、本発明の集積回路に積載するDRAMは、第1のゲート電極と、第2のゲート電極と、活性層と、第1の絶縁膜と、第2の絶縁膜とを有するデュアルゲート型の薄膜トランジスタを、各メモリセルに備える。活性層は、第1のゲート電極と第2のゲート電極の間に存在し、さらに活性層と第1のゲート電極との間には第1の絶縁膜が、また活性層と第2のゲート電極との間には第2の絶縁膜が存在する。そして本発明では、上記構成を有する薄膜トランジスタにおいて、インパクトイオン化によるチャネル形成領域への電荷の蓄積を利用して、データの書き込み、読み出しを行なう。インパクトイオン化の発生は、ドレイン電圧により制御することができる。ドレイン電圧を高め、約100kV/cm以上の高電界状態を形成すると、イオン化の閾値エネルギーに達したキャリアがインパクトイオン化を引き起こし、電子-正孔対が発生する。発生した電子はドレイン領域に流れ、正孔はソース領域に流れるが、第1のゲート電極の電位を制御することによって、発生した正孔をチャネル形成領域に蓄積させることが可能である。具体的には、第1のゲート電極の電位をソース領域の電位以上とすると正孔はソース領域に流れ込み、第1のゲート電極の電位をソース領域の電位より低くすると正孔はチャネル形成領域に蓄積する。正孔の蓄積は、チャネル形成領域の第1のゲート電極側の電位が、ソース領域の電位と等しくなるまで行なわれるため、その蓄積量は第1のゲート電極の電位によって制御することができる。正孔がチャネル形成領域に蓄積すると、チャネル形成領域の第1のゲート電極側の電位が上昇することによって閾値がシフトし、ドレイン電流が増大するので、得られるドレイン電流の大きさから正孔電荷の蓄積の状態を把握することができる。よって、チャネル形成領域への電荷の蓄積によりデータを書き込み、ドレイン電流または閾値によりデータを読み出すことができる。なお正孔の蓄積は、チャネル形成領域の第1のゲート電極側の電位が、ソース領域の電位と等しくなるまで行なわれるため、その蓄積量は、第1のゲート電極の電位によって制御することができる。そこで本発明では、書き込み時において、第1のゲート電極に与える電位の高さを複数選択できるようにし、書き込み後の正孔の蓄積量に差を持たせることで、3値以上のデータの書き込みを行なっても良い。そして、正孔の蓄積量が増加するに従い閾値電圧またはドレイン電流が高くなる特性を利用し、3値以上のデータの読み出しを行なう。上記構成によって、面積を抑えつつ、DRAMの記憶容量を増やすことができる。本発明では、ドレイン電流によりデータを読み出した後でも、キャパシタを用いた一般的な構成のDRAMとは異なり、電荷が蓄積された状態をある程度維持できるので、再び書き込みを行なわずにデータを読み出すことが可能である。よって同じデータを必要とする際、再び書き込む回数を削減し、DRAMの低消費電力化を図ることができる。その代わり、一旦データを書き込んだ後に別のデータを上書きする場合は、第1のゲート電極の電位を高くすることで蓄積した電荷を放出パージさせ、前のデータを完全に消去してから、データの書き込みを行なうことが必要である。なお、本発明においても、一般的なDRAMと同様に、リフレッシュ動作が必要である。これは、チャネル形成領域に電荷が蓄積された状態と蓄積されていない状態の電荷量の差が、主に熱的な電子正孔対生成によって、徐々に減少するためである。リフレッシュは、別のデータを上書きする場合と同様に、第1のゲート電極の電位を高くして蓄積されている電荷をパージしてから、再びデータを書き込むようにする。また一般的に薄膜トランジスタは、単結晶の半導体膜で形成されたトランジスタと比較すると、活性層中に存在する粒界によって電荷がリークしやすく、電荷の保持時間が短くなる傾向にあると考えられる。特に3値以上の多値のデータの場合、値が4値、5値と増えていくにつれて各値どうしの電荷量の差が小さくなるため、この傾向が顕著であり、データの正確さを維持するのが困難となる。しかし単結晶の半導体膜で形成されたトランジスタでは、活性層を間に挟んで存在する2つのゲート電極を形成する際に、従来のプロセスを大幅に変更する必要があり、工程が複雑化してコストが高くなる。そこで本発明では、金属触媒を用いて結晶化した半導体膜を、薄膜トランジスタの活性層として用いる。金属触媒を用いて結晶化された半導体膜は、例えば特開2001-5426号公報に記載されているように、結晶粒界において異なる二つの結晶粒が極めて整合性よく接合することが実証されている。即ち、結晶粒界において結晶格子が連続的に連なり、結晶欠陥等に起因するトラップ準位を非常に作りにくい構成となっている。その結果、電子正孔対の生成の核となる場所が少なく、電荷保持特性の高い薄膜トランジスタを実現することができ、特に多値化に伴う保持時間の短縮化を抑えることができる。る。そして、単結晶のトランジスタに比べて、然程工程を複雑化させずに、2つ目のゲート電極の作製工程を容易に追加することができる。従って、単結晶の場合と異なり、工程の複雑化によるコストの上昇を抑えることができる。なお本発明において薄膜トランジスタは、完全空乏型のSOIトランジスタである。完全空乏型のSOIトランジスタは、活性層の膜厚が薄く、空乏層が活性層全体に広がる場合に実現される。単結晶SOI基板では、非常に薄い単結晶のシリコン膜を得ることが難しいという問題があるが、薄膜トランジスタでは、半導体膜を堆積することによって形成するため、薄い活性層を作製することは容易である。また金属触媒を用いた方法の他に、薄膜の半導体膜の結晶化方法には、電熱炉を使用した熱結晶化方法、レーザ光を用いたレーザ結晶化法、赤外光を用いたランプアニール結晶化法等がある。しかし、他の結晶化方法において結晶化された半導体膜は、金属触媒を用いた場合と比べて、結晶粒界における異なる二つの結晶粒の整合性が劣り、その結果、結晶粒界での結晶欠陥等に起因するトラップ準位が多数存在する傾向がある。このようなトラップ準位が多数あると、これを核として電子正孔対が生成されるため、電荷保持特性が劣ることになる。電荷保持特性が低いと、リフレッシュ動作の頻度を高くする必要があり、書き込みや読み出し動作との衝突を避ける必要から、動作速度が遅くなると言った不具合が生じてしまう。また、金属触媒を用いて結晶化された半導体膜は、他の結晶化方法に比べて、結晶粒の大きさや結晶方位が比較的揃っているため、電荷保持を行なう薄膜トランジスタの特性のばらつきを小さくすることができる。メモリの動作条件は、多数のメモリセルの特性の分布ばらつきを考慮して決定されるため、ばらつきの小さい薄膜トランジスタを得ることは、リフレッシュ動作の頻度、ビット線やワード線に供給する電位といったあらゆる動作条件において有利であり、消費電力や動作速度といったメモリの性能を向上することが可能である。上述した通り本発明では、1つの薄膜トランジスタでデータを記憶することができるので、キャパシタを別途設ける必要がなく、メモリセルの面積を抑えることができる。よって、コストを抑えつつ、DRAM混載の集積回路の高集積化、大容量化を実現することができる。そして集積回路の高集積化、大容量化の実現により、フラットパネルディスプレイの画素部と同じ基板上に一体形成することが可能な、集積回路の範囲を広げることができ、システムオンパネルの高機能化を実現することができる。なお本発明では、各メモリセルに最低限1つの薄膜トランジスタを設けることで、DRAMを機能させることが可能であるが、これに限定されず、薄膜トランジスタの数は複数であっても良い。例えばデータを記憶するための薄膜トランジスタに加えて、スイッチング用の薄膜トランジスタを設け、薄膜トランジスタに記憶されたデータをより確実に保持できるようにしても良い。ただしこの場合、スイッチング用の薄膜トランジスタはデュアルゲート型である必要はなく、活性層の一方の側にのみ存在するシングルゲート型の薄膜トランジスタであっても良い。なお本発明の範疇に含まれる集積回路には、マイクロプロセッサ、画像処理回路等、DRAMを用いることができる、ありとあらゆる集積回路が含まれる。また本発明の半導体表示装置には、液晶表示装置、有機発光素子OLEDに代表される発光素子を各画素に備えた発光装置、DMDDigitalMicromirrorDevice、PDPPlasmaDisplayPanel、FEDFieldEmissionDisplay等や、半導体膜を用いた回路素子を駆動回路に有しているその他の表示装置がその範疇に含まれる。本発明では、薄膜トランジスタにデータを記憶することができるので、キャパシタを別途設ける必要がなく、メモリセルの面積を抑えることができる。よって、コストを抑えつつ、DRAM混載の集積回路の高集積化、大容量化を実現することができる。そして集積回路の高集積化、大容量化の実現により、フラットパネルディスプレイの画素部と同じ基板上に一体形成することが可能な、集積回路の範囲を広げることができ、システムオンパネルの高機能化を実現することができる。また本発明では、書き込み時において、第1のゲート電極に与える電位の高さを複数選択できるようにし、3値以上のデータの書き込みを行なうことで、面積を抑えつつ、DRAMの記憶容量を増やすことができる。以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。図1を用いて、本発明の集積回路に用いられるDRAMの構成について説明する。図1Aに、各メモリセルに設けられるデュアルゲート型の薄膜トランジスタTFT100の、断面図を示す。本発明において記憶素子として用いるTFT100は、2つの電極以下、第1のゲート電極101、第2のゲート電極102と呼ぶ、活性層103、第1の絶縁膜104、第2の絶縁膜105を有している。活性層103は、ソース領域106と、ドレイン領域107と、ソース領域106とドレイン領域107の間に存在するチャネル形成領域108とを有している。図1Aに示すように、第1のゲート電極101と第2のゲート電極102の間に活性層103が存在しており、さらに第1のゲート電極101と活性層103の間には第1の絶縁膜104が、第2のゲート電極102と活性層103の間には第2の絶縁膜105存在している。なお活性層103は図1Aに示した構成に限定されず、例えばLDDLightDopedDrain領域や、第1または第2のゲート電極101、102と重なる不純物領域を、単数または複数を有していても良い。またチャネル形成領域108の一部が、第1または第2のゲート電極101と重ならないような構成を有していても良い。そして、第1のゲート電極101、第2のゲート電極102、ソース領域106、ドレイン領域107に与える電位によって、DRAMの各種動作を制御することができる。特に、データの書き込みProgramの際のインパクトイオン化は、ソース領域106、ドレイン領域107に与える電位によって制御可能である。図1Bに、インパクトイオン化の際に正孔が蓄積する様子を、模式的に示す。図1Bは、図1Aに示したTFTの拡大図であり、第1のゲート電極101の電位をVbg、第2のゲート電極102の電位をVfg、ソース領域106の電位をVs、ドレイン領域107の電位をVdとして示す。インパクトイオン化は、ドレイン領域107の電位Vdからソース領域の電位Vsを差し引いた電圧に相当するドレイン電圧Vdsとするを高めることで、生じさせることができる。キャリアがイオン化の閾値エネルギーに達する程度の高電界の状態を形成するように、ドレイン電圧Vdsを調整する。インパクトイオン化を引き起こすドレイン電圧Vdsの値は、TFTの構造や特性、具体的には活性層の結晶性や不純物濃度などによって異なる。本発明は、インパクトイオン化に起因する閾値またはドレイン電流の変動で、データを書き込んだり読み出したりすることができるように、ドレイン電圧Vdsの値を定めれば良い。インパクトイオン化が生じると電子-正孔対が生じ、発生した電子はドレイン領域に、正孔はソース領域に流れる。その正孔の一部は、図1Bにで示すように、チャネル形成領域108に蓄積される。そして第1のゲート電極101の電位をソース領域の電位Vsより低くすることで、蓄積される正孔の量を制御することができ、また保持することができる。さらに本発明では、第1のゲート電極に与える電位の高さを、電位Vsより低い値において複数選択できるようにすることで、正孔の蓄積量のレベルを制御しても良い。正孔が蓄積されると、チャネル形成領域の第1のゲート電極側の電位がその蓄積量に見合った分だけ高まり、それによってTFTの閾値電圧及びドレイン電流が変動する。具体的には、正孔の蓄積量が多いほど閾値電圧が高くなり、ドレイン電流も大きくなる。データは、インパクトイオン化により変動する閾値またはドレイン電流の値を利用して、読み出すことができる。データは1ビットにつき2値の値を有していても良いし、3値以上の値を有していても良い。次に図2を用いて、データを記憶するためのTFTの、各動作時における電位の制御の仕方について説明する。まず、データの書き込みProgram時の動作について説明する。図2Aに、書き込み時におけるTFTの回路図と、各部位に与えられる電位の一例を示す。なお図2では、DRAMに2値のデータを記憶する場合を例示している。データの書き込み時には、第2のゲート電極の電位Vfgからソース領域の電位Vsを差し引いた電圧に相当するゲート電圧Vgsと示すを、TFTの閾値電圧Vthより高くし、TFTをオンにする。ドレイン電圧Vdsは、インパクトイオン化により正孔を蓄積する場合と、蓄積させない場合とで異なる。インパクトイオン化により正孔を蓄積させる場合は、図2Aの左に示すように、ドレイン電圧Vdsを、インパクトイオン化が生じる電圧ここではVipとする以上に保つ。逆に、正孔を意図的に蓄積させない場合は、図2Aの右に示すように、ドレイン電圧Vdsを電圧Vipよりも低くする。そして、いずれの場合も、第1のゲート電極の電位Vbgをソース領域の電位Vsより低く保ち、チャネル形成領域の電荷の状態を保持させる。図2Aでは、例えば左側をVs=0V、Vd=5V、Vbg=-5V、Vfg=3Vとし、右側をVs=0V、Vd=2V、Vbg=-5V、Vfg=3Vとする。次に、図2Aにおいて書き込まれたデータの保持Hold時における、TFTの回路図と、各部位に与えられる電位の一例を、図2Bに示す。保持時においては、書き込まれたデータを保持するためにゲート電圧Vgs≦閾値電圧Vthとし、TFTをオフにする。そして、インパクトイオン化を生じさせず、電荷の状態を維持するために、Vds≒0とし、第1のゲート電極の電位Vbgをソース領域の電位Vsより低く保ったままにする。図2Bでは、例えばVs=2V、Vd=2V、Vbg=-5V、Vfg=0Vとする。次に、図2Bにおいて保持されているデータの読み出しRead時における、TFTの回路図と、各部位に与えられる電位の一例を、図2Cに示す。読み出し時においては、保持されているデータを読み出すために、ゲート電圧Vgs>閾値電圧Vthとし、TFTをオンにする。そして、インパクトイオン化を生じさせずに、電荷の状態を維持しつつ、その読み出しを行なうために、0<Vds<Vipとし、第1のゲート電極の電位Vbgもソース領域の電位Vsより低く保ったままにする。図2Cでは、例えばVs=0V、Vd=2V、Vbg=-5V、Vfg=3Vとする。次に、データを再び書き込むかまたはリフレッシュRefreshする際に行なう、パージPurgeの動作について説明する。図2Dに、パージ時におけるTFTの回路図と、各部位に与えられる電位の一例を示す。パージする時には、保持されている電荷を放出するために、ゲート電圧Vgs>閾値電圧Vthとし、TFTをオンにする。そしてインパクトイオン化を生じさせずに電荷を放出するために、0<Vds<Vipとする。なお第1のゲート電極の電位Vbgは、他の書き込み、保持、読み出しの動作時よりも、高めに設定することが望ましい。第1のゲート電極の電位Vbgをソース領域の電位Vsより低く保ったままでもVfgに高電位を与えることで電荷の放出は行なわれるので必須ではないが、より望ましくはVbg≧Vsとすることで、高速に電荷の放出を行なうことができ、パージの動作にかかる時間を短くすることができる。図2Dでは、例えばVs=0V、Vd=2V、Vbg=0V、Vfg=3Vとする。このように、書き込み、読み出し、保持、パージの一連の動作を、TFTを用いて行なうことができる。なお、図2において示した、Vs、Vd、Vbg、Vfgの具体的な値は一例に過ぎず、本発明はこれに限定されない。次に図3を用いて、4値のデータを記憶するTFTの、各動作時における電位の制御の仕方について説明する。まず、データの書き込みProgram時の動作について説明する。図3A~図3Dに、4値の各データの書き込み時におけるTFTの回路図と、各部位に与えられる電位の一例を示す。なお図3では、DRAMに4値のデータを記憶する場合を示しているが、記憶するデータが取り得る値は4つに限定されず、3または5以上の値も取り得る。書き込み時にはデータの内容に関わらず、図3A~図3Dの全ての場合において、第2のゲート電極の電位Vfgからソース領域の電位Vsを差し引いた電圧に相当するゲート電圧Vgsと示すを、TFTの閾値電圧Vthより高くし、TFTをオンにする。そしてドレイン電圧Vdsは、インパクトイオン化により正孔を蓄積する場合と、蓄積させない場合とで異なる。インパクトイオン化により正孔を蓄積させる場合は、図3A~図3Cに示すように、ドレイン電圧Vdsを、インパクトイオン化が生じる電圧ここではVipとする以上に保つ。逆に、正孔を意図的に蓄積させない場合は、図3Dに示すように、ドレイン電圧Vdsを電圧Vipよりも低くする。そして図3A~図3Dの全ての場合において、第1のゲート電極の電位Vbgをソース領域の電位Vsより低く保つことで、チャネル形成領域の電荷の状態を保持する。さらに本発明では、図3A~図3Cにおいて、第1のゲート電極の電位Vbgの高さを変えることで、正孔の蓄積量に差を持たせる。具体的には、図3Aにおいて第1のゲート電極の電位Vbgが最も低い状態、その次に図3Bにおいて第1のゲート電極の電位Vbgが低い状態、図3Cにおいて他の2つの場合に比べ第1のゲート電極の電位Vbgが最も高い状態とする。よって電荷の蓄積量は、図3C、図3B、図3Aの順に多くなる。図3Aでは、例えばVs=0V、Vd=5V、Vbg=-8V、Vfg=3Vとする。図3Bでは、例えばVs=0V、Vd=5V、Vbg=-6V、Vfg=3Vとする。図3Cでは、例えばVs=0V、Vd=5V、Vbg=-4V、Vfg=3Vとする。図3Dでは、例えばVs=0V、Vd=5V、Vbg=-4V、Vfg=3Vとする。なお、同一行のメモリセルには共通のワード線が接続されている、通常のメモリセルアレイでは、書き込みは異なるデータ毎に複数回に分けて行なう。つまり、例えば、図3A、図3B、図3C、図3Dの状態をそれぞれ、3,2,1,0の状態と呼ぶことにすると、まず、1を書き込むメモリセルの電位を図3Cの状態とし、他のメモリセルは、図3DVbg4Vとして何もしないでおく。同様に、2を書き込むメモリセルの電位を図3Bの状態とし、他のメモリセルは図3DVbg6Vとする書き込みと、3を書き込むメモリセルの電位を図3Aの状態とし、他のメモリセルは、図3DVbg8Vとする書き込みを行なうことで、全てのメモリセルに所望の状態の書き込みを行なうことができる。なお、書き込みの順番は、1,2,3の順に限られるわけではない。次に、図3A~図3Dにおいて書き込まれたデータの保持Hold時における、TFTの回路図と、各部位に与えられる電位の一例を、図3Eに示す。保持時においては、書き込まれたデータを保持するためにゲート電圧Vgs≦閾値電圧Vthとし、TFTをオフにする。そして、インパクトイオン化を生じさせず、電荷の状態を維持するために、Vds≒0とし、第1のゲート電極の電位Vbgを書き込み時の状態以下に保つ。書き込み後の正孔の蓄積量に関わらず、保持が可能であるように、図3Eでは、例えばVs=2V、Vd=2V、Vbg=-8V、Vfg=0Vとする。次に、図3Eにおいて保持されているデータの読み出しRead時における、TFTの回路図と、各部位に与えられる電位の一例を、図3Fに示す。読み出し時においては、保持されているデータを読み出すために、ゲート電圧Vgs>閾値電圧Vthとし、TFTをオンにする。そして、インパクトイオン化を生じさせずに、電荷の状態を維持しつつ、その読み出しを行なうために、0<Vds<Vipとし、第1のゲート電極の電位Vbgを書き込み時の状態以下に保つ。このような電圧を印加することによって、保持されている正孔の量に従って決まる、TFTのしきい値電圧や、ドレイン電流もしくはオン抵抗の違いから、保持されているデータを読み出すことができる。なお、多値データの読み出しを、複数回に分ける方法も可能である。図3Fでは、例えばVs=0V、Vd=2V、Vbg=-8V、Vfg=3Vとする。次に、データを再び書き込むかまたはリフレッシュRefreshする際に行なう、パージPurgeの動作について説明する。図3Gに、パージ時におけるTFTの回路図と、各部位に与えられる電位の一例を示す。パージする時には、保持されている電荷を放出するために、ゲート電圧Vgs>閾値電圧Vthとし、TFTをオンにする。そしてインパクトイオン化を生じさせずに電荷を放出するために、0<Vds<Vipとする。なお第1のゲート電極の電位Vbgは、他の書き込み、保持、読み出しの動作時よりも、高めに設定することが望ましい。第1のゲート電極の電位Vbgをソース領域の電位Vsより低く保ったままでもVfgに高電位を与えることで電荷の放出は行なわれるので必須ではないが、より望ましくはVbg≧Vsとすることで、高速に電荷の放出を行なうことができ、パージの動作にかかる時間を短くすることができる。図3Gでは、例えばVs=0V、Vd=2V、Vbg=0V、Vfg=3Vとする。このように、書き込み、読み出し、保持、パージの一連の動作を、TFTを用いて行なうことができる。また上述したように、第1のゲート電極の電位Vbgを複数選択させることで多値のデータを記憶することができるので、例えば11、10、01、00のような2ビットのデータを1つのメモリセルに記憶することができる。なお、図3において示した、Vs、Vd、Vbg、Vfgの具体的な値は一例に過ぎず、本発明はこれに限定されない。実際にDRAMには、上述したTFTを有する複数のメモリセルが、セルアレイに設けられている。図4を用いて、複数のメモリセルを有するセルアレイにおける、上記各動作について説明する。まず図4Aに、各メモリセルどうしの配線の接続を、一例として示す。図4Aは、4つのメモリセルCell1、Cell2、Cell3、Cell4を有するセルアレイの回路図であり、各メモリセルにはデータを記憶するためのTFT200が設けられている。なお図4Aではメモリセルが4つ設けられたセルアレイを示しているが、無論メモリセルの数はこれに限定されない。各メモリセルのTFT200は、2つのワード線WLb、WLfによって電位Vbg、Vfgが、ビット線BLによって電位Vdが、ソース線SLによって電位Vsが与えられている。なお各配線のレイアウトは、図4Aに示した構成に限定されない。具体的に図4Aでは、メモリセルCell1には、ワード線WLb1、WLf1、ビット線BL1、ソース線SL1が対応しており、メモリセルCell2には、ワード線WLb1、WLf1、ビット線BL2、ソース線SL1が対応している。また、メモリセルCell3には、ワード線WLb2、WLf2、ビット線BL1、ソース線SL2が対応しており、メモリセルCell4には、ワード線WLb2、WLf2、ビット線BL2、ソース線SL2が対応している。図4Bに、タイミングチャートの一例として、一行目のメモリセル及びに対してリフレッシュ動作を行なう場合を示す。なお図4Bでは、図2を参考にして、各期間において各メモリセルに与えられる電位Vs、Vd、Vbg、Vfgの関係を示しているが、図3を参考にしていても良い。リフレッシュ動作は、メモリセルに格納された情報が時間と共に失われるのを防ぐために行なう。具体的には、メモリセルに格納された情報を一旦読み出して、その情報を再び同じメモリセルへ書き込む動作である。リフレッシュは、所定の期間ごとに行なう必要があり、本発明では、トランジスタのチャネル形成領域に蓄積された正孔がどれぐらい保持されるかによってその期間が決まってくる。また、本発明のリフレッシュ動作は、読み出し、パージ、書き込みという一連の動作によって行われる。パージは、トランジスタのチャネル形成領域に蓄積された正孔をすべて掃き出して、一旦メモリセルの状態をリセットする動作である。なお、本発明において、パージパージを含むリフレッシュは、ワード線WLbを共有するメモリセル、つまり、メモリセル一行に対して同時に行われる。一方、書き込み、読み出しは、個々のメモリセルに対して行なうこともできるし、パージと同様に、メモリセル一行に対して同時に行なうこともできる。従って、読み出しや書き込みは、バス幅に合わせたビット数単位で行なう形態や、メモリセル一行単位で行なう形態が考えられるが、リフレッシュはメモリセル一行単位で行われる。また、多値データの格納はストレスに対して繊細であるため、書き込みや読み出しも一行ごとに行なうことが好ましい。最初に読み出されたデータは一旦ラッチ図示せずに格納され、パージ後にそのデータを再び書き込む。本実施の形態では、メモリセルには正孔が蓄積されない状態前述した0の状態、メモリセルには正孔が蓄積された状態前述した1の状態への書き込みが行われる。なお、書き込み時にはBL2によってメモリセルへの電位も変化するが書き込み時のストレス、この電位変動によってメモリセルに蓄積された正孔に影響がないように電位を設定することが重要である。なお電源投入直後最初にデータを書き込む場合には、熱や静電気などによって既に電荷が蓄積されている場合も想定されるので、パージを行なってからデータの書き込みを行なうのが望ましい。次に、DRAM混載の集積回路と画素部とを同一基板上に有する、発光装置の作製方法について説明する。ここでは、集積回路に積載されたDRAMに加え、OLEDに供給する電流を制御するTFTを例示して説明する。まず図5Aに示すように、基板301の絶縁表面上に、本発明のDRAMの第1の電極302を形成する。第1の電極302は、Al、W、Mo、Ti、Taから選ばれた一種又は複数種からなる導電性の材料で形成することができる。本実施の形態ではWを用いたが、TaNの上にWを積層したものを第1の電極302として用いても良い。また、単層ではなく複数の層で構成されていても良い。基板301には、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、セラミック基板等を用いることができる。また、SUS基板を含む金属基板またはシリコン基板の表面に絶縁膜を形成したものを用いても良い。プラスチック等の可撓性を有する合成樹脂からなる基板は、一般的に上記基板と比較して耐熱温度が低い傾向にあるが、作製工程における処理温度に耐え得るのであれば用いることが可能である。次に、第1の電極302を覆うように第1の絶縁膜303を成膜する。本実施の形態では、第1の絶縁膜303は、2つの絶縁膜第1の絶縁膜A303a、第1の絶縁膜B303bを積層することで形成されている。第1の絶縁膜A303aは酸窒化珪素膜を用い、10~50nmの厚さで形成する。第1の絶縁膜B303bは酸化珪素膜又は酸窒化珪素膜を用い、0.5~1μmの厚さで形成する。なお第1の絶縁膜303はこの構成に限定されず、単層の絶縁膜で形成されていても良いし、3層以上の絶縁膜で形成されていても良い。また材料もこれに限定されない。第1の絶縁膜303の表面ここでは第1の絶縁膜B303bの表面は、先に形成した第1の電極302に起因する凹凸を有している場合がある。この場合、凹凸を平坦化する工程を設けることが望ましい。本実施の形態ではCMPを用いて平坦化を行なう。第1の絶縁膜303に対するCMPの研磨剤スラリーには、例えば、塩化シリコンガスを熱分解して得られるフュームドシリカ粒子をKOH添加水溶液に分散したものを用いると良い。CMPにより第1の絶縁膜を0.1~0.5μm程度除去して、表面を平坦化する。次に、第1の絶縁膜303の上に50nmの厚さの、非晶質半導体膜304をプラズマCVD法で形成する。非晶質半導体膜304は含有水素量にもよるが、好ましくは400~550°Cで数時間加熱して脱水素処理を行い、含有水素量を5atom以下として、結晶化の工程を行なうことが望ましい。また、非晶質半導体膜をスパッタ法や蒸着法などの他の作製方法で形成しても良いが、膜中に含まれる酸素、窒素などの不純物元素を十分低減させておくことが望ましい。用いる半導体は珪素のみに限定されず、例えばシリコンゲルマニウムを用いることができる。シリコンゲルマニウムを用いる場合、ゲルマニウムの濃度は0.01~4.5atomic程度であることが好ましい。なお、第1の絶縁膜303と非晶質半導体膜304をいずれもプラズマCVD法で作製する場合、これらの2つの膜を大気に曝すことなく連続して形成しても良い。連続成膜することによって、大気による表面の汚染を極力抑え、よって作製されるTFTの特性バラツキを低減させることができる。次に、非晶質半導体膜304への触媒の添加を行なう。本実施の形態では、重量換算で1~100ppmのニッケルを含む酢酸ニッケル塩溶液をスピナーで塗布した。なお、酢酸ニッケル塩溶液の馴染みをよくするために、非晶質半導体膜304の表面をオゾン含有水溶液で処理することで極薄い酸化膜を形成し、その酸化膜をフッ酸と過酸化水素水の混合液でエッチングして清浄な表面を形成した後、再度オゾン含有水溶液で処理して極薄い酸化膜を形成しておいても良い。半導体膜の表面は本来疎水性なので、このように酸化膜を形成しておくことにより酢酸ニッケル塩溶液を均一に塗布することができる図5A。勿論、非晶質半導体膜への触媒の添加は上記方法に限定されず、スパッタ法、蒸着法、プラズマ処理などを用いて添加するようにしても良い。次に、500~650°Cで4~24時間、例えば570°C、14時間の加熱処理を行った。加熱処理を施すことで、ニッケル含有層305により結晶化が進行し、結晶性の高められた結晶性半導体膜が形成される。加熱処理の方法としては、電熱炉を用いるファーネスアニール法や、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどを用いたRTA法を用いることができる。または、加熱した不活性気体を用いるガス加熱方式のRTAを用いることも可能である。RTA法で行なう場合には、加熱用のランプ光源を1~60秒、好ましくは30~60秒点灯させ、それを1~10回、好ましくは2~6回繰り返す。ランプ光源の発光強度は任意なものとするが、非晶質半導体膜304が瞬間的には600~1000°C、好ましくは650~750°C程度にまで加熱されるようにする。このような高温になったとしても、半導体膜が瞬間的に加熱されるのみであり、基板301はそれ自身が歪んで変形することはない。その他の方法としてファーネスアニール法を用いる場合には、加熱処理に先立ち、500°Cにて1時間程度の加熱処理を行い、非晶質半導体膜304が含有する水素を放出させておく。そして、電熱炉を用いて窒素雰囲気中にて550~600°C、好ましくは580°Cで4時間の加熱処理を行い、非晶質半導体膜304を結晶化させる。なお、本実施の形態では触媒元素としてニッケルNiを用いているが、その以外にも、ゲルマニウムGe、鉄Fe、パラジウムPd、スズSn、鉛Pb、コバルトCo、白金Pt、銅Cu、金Auといった元素を用いても良い。次に、結晶性半導体膜306内に存在する触媒元素のゲッタリングについて説明する。触媒元素を用いる結晶化により、結晶性半導体膜306内には、触媒元素ここではニッケルが平均的な濃度として1×1019cm3を越える程度に残存しているものと考えられる。触媒元素が残留しているとTFTの特性に悪影響を及ぼす可能性があるため、触媒元素濃度を低減させる工程を設ける必要がある。ゲッタリングの方法は様々であるが、本実施の形態では結晶性半導体膜306をパターニングする前に行なうゲッタリングの一例について説明する。まず、図5Bに示すように結晶性半導体膜306の表面にバリア層307を形成する。バリア層307は、後にゲッタリングサイトを除去する際に、結晶性半導体膜306がエッチングされるのを防ぐために設ける。バリア層307の厚さは1~10nm程度とする。オゾン水で処理することにより形成されるケミカルオキサイドをバリア層として用いても良い。また、硫酸、塩酸、硝酸などと過酸化水素水を混合させた水溶液で処理しても同様にケミカルオキサイドを形成することができる。他には、酸化雰囲気中でのプラズマ処理する方法や、酸素含有雰囲気中での紫外線照射によりオゾンを発生させて酸化処理を行なう方法等を用いても良い。また、クリーンオーブンを用い、200~350°C程度に加熱して薄い酸化膜を形成しバリア層としても良い。或いは、プラズマCVD法やスパッタ法、蒸着法などで1~5nm程度の酸化膜を堆積してバリア層としても良い。いずれにしても、ゲッタリング工程時に、触媒元素がゲッタリングサイト側に移動できて、ゲッタリングサイトの除去工程時には、エッチング液がしみこまない結晶性半導体膜306をエッチング液から保護する膜、例えば、オゾン水で処理することにより形成されるケミカルオキサイド膜、酸化シリコン膜SiOx、または多孔質膜を用いればよい。次いで、バリア層307上にスパッタ法でゲッタリングサイト308として、膜中に希ガス元素を1×1020cm3以上の濃度で含むゲッタリング用の半導体膜代表的には、非晶質シリコン膜を25~250nmの厚さで形成する。後に除去されるゲッタリングサイト308は結晶性半導体膜306とエッチングの選択比を大きくするため、密度の低い膜を形成することが好ましい。なお、希ガス元素は半導体膜中でそれ自体は不活性であるため、結晶性半導体膜306に悪影響を及ぼすことはない。また、希ガス元素としてはヘリウムHe、ネオンNe、アルゴンAr、クリプトンKr、キセノンXeから選ばれた一種または複数種を用いる。次に、加熱処理を施すことでゲッタリングを行なう図5B。加熱処理はファーネスアニール法やRTA法で行なう。ファーネスアニール法で行なう場合には、窒素雰囲気中にて450~600°Cで0.5~12時間の加熱処理を行なう。また、RTA法を用いる場合には、加熱用のランプ光源を1~60秒、好ましくは30~60秒点灯させ、それを1~10回、好ましくは2~6回繰り返す。ランプ光源の発光強度は任意なものとするが、半導体膜が瞬間的には600~1000°C、好ましくは700~750°C程度にまで加熱されるようにする。加熱処理により、結晶性半導体膜306にある触媒元素が熱エネルギーにより放出され、拡散により矢印に示すようにゲッタリングサイト308に移動する。従って、ゲッタリングは処理温度に依存し、より高温であるほど短時間でゲッタリングが進むことになる。ゲッタリング工程終了後、ゲッタリングサイト308を選択的にエッチングして除去する。エッチングの方法としては、ClF3によるプラズマを用いないドライエッチング、或いはヒドラジンや、テトラエチルアンモニウムハイドロオキサイド化学式CH34NOHを含む水溶液などアルカリ溶液によるウエットエッチングで行なうことができる。この時バリア層307はエッチングストッパーとして機能する。また、バリア層307はその後フッ酸により除去する図5C。次に、バリア層307除去後の結晶性半導体膜306をパターニングし、島状の半導体膜309、310を形成する図5D。半導体膜309、310の膜厚は25~100nm好ましくは30~60nmとする。次に、半導体膜309、310を覆うように第2の絶縁膜311を成膜する。第2の絶縁膜311は、後の第2の電極を形成するために行なうドライエッチングにおいて、その膜厚が10~40nm程度減少するので、その減少分を考慮に入れて膜厚を設定するのが望ましい。具体的には40~150nmより好ましくは60~120nm程度の厚さに第2の絶縁膜311を成膜する。第2の絶縁膜311には、例えば酸化珪素、窒化珪素または窒化酸化珪素等を用いることができる。本実施の形態では、第2の絶縁膜311を単層の絶縁膜で構成しているが、2層以上の複数の絶縁膜で構成されていても良い。また成膜方法は、プラズマCVD法、スパッタ法などを用いることができる。例えば、プラズマCVD法を用い、酸化珪素で第2の絶縁膜311を成膜する場合、TEOSTetraethylOrthosilicateとO2を混合したガスを用い、反応圧力40Pa、基板温度300~400°C、高周波13.56MHz電力密度0.5~0.8Wcm2とし、成膜する。また窒化アルミニウムを第2の絶縁膜311として用いることができる。窒化アルミニウムは熱伝導率が比較的高く、TFTで発生した熱を効率的に発散させることができる。またアルミニウムの含まれない酸化珪素や酸化窒化珪素等を形成した後、窒化アルミニウムを積層したものを第2の絶縁膜311として用いても良い。次に、第2の絶縁膜311上に導電膜を成膜する図5E。本実施の形態ではTaNからなる第1の導電膜312aを20~100nmの厚さで、Wからなる第2の導電膜312bを100~400nmの厚さで成膜する。具体的に、第1の導電膜312aに用いるTaNは、ターゲットに純度99.99のTaを用い、チャンバー内の温度を室温、Arの流量を50ml/min、N2の流量を10ml/min、チャンバー内の圧力0.6Pa、成膜電力1kWとし、成膜速度約40nm/minで成膜した。また第2の導電膜312bに用いるWは、ターゲットに純度99.99のWを用い、チャンバー内の温度を230°C、Arの流量を100ml/min、チャンバー内の圧力1.5Pa、成膜電力6kWとし、成膜速度約390nm/minで成膜した。なお本実施の形態では、2層の導電膜を用いて第2の電極を形成する例について説明するが、導電膜は単層であっても良いし、また3層以上の複数の層で形成されていても良い。また各導電層の材料は本実施の形態に示したものに限定されない。具体的に各導電膜には、Ta、W、Ti、Mo、Al、Cuから選ばれた元素、または前記元素を主成分とする合金もしくは化合物で形成することができる。例えば1層目がTaで2層目がW、または1層目がTaNで2層目がAl、1層目がTaNで2層目がCuといった組み合わせも考えられる。また1層目と2層目のいずれか一方にAgPdCu合金を用いても良い。W、AlとSiの合金Al-Si、TiNを順次積層した3層構造としてもよい。Wの代わりに窒化タングステンを用いてもよいし、AlとSiの合金Al-Siに代えてAlとTiの合金膜Al-Tiを用いてもよいし、TiNに代えてTiを用いてもよい。ただし、複数の導電膜を成膜する場合、エッチング後に各層の導電膜の、チャネル長方向における幅に差を持たせたいならば、互いにエッチングの選択比のとれる材料を用いる。なお、導電膜の材料によって、適宜最適なエッチングガスを選択することが重要である。次にマスク314を形成し、図6Aに示すように第1の導電膜312a及び第2の導電膜312bをエッチングする第1のエッチング処理。本実施の形態ではICPInductivelyCoupledPlasma:誘導結合型プラズマエッチング法を用いて行なった。エッチングガスとしてCl2とCF4とO2を混合したガスを用い、チャンバー内のエッチングガスの圧力を1.0Paとする。そして、コイル型の電極に500W、13.56MHzの高周波RF電力を投入し、プラズマを生成する。また基板が載置されたステージ下部電極に150W、13.56MHzの高周波RF電力を投入し、これにより基板に自己バイアス電圧が印加される。その後、エッチングガスをCl2とCF4に変更し、トータルの圧力を1.0Paとした。またコイル型の電極に500Wの高周波電力を投入し、基板側試料ステージには20Wの高周波電力を投入した。CF4とCl2をエッチングガスとして用いると、第1の導電膜312aであるTaNと、第2の導電膜312bであるWのエッチングレートがほぼ等しくなり、共に同じ程度エッチングされる。この第1のエッチング処理により、下層315aと上層315bとで構成された第1の形状の導電膜315と、下層316aと上層316bとで構成された第1の形状の導電膜316とが形成される。なおこの第1のエッチング処理において、下層315a、316aと上層315b、316bの側面がややテーパー状になる。また導電膜の残渣を残さないようにエッチングすると、第1の形状の導電膜315、316で覆われていない第2の絶縁膜311の表面が、5~10nm程度またはそれ以上エッチングされることがある。次に図6Bに示すように、第1のエッチング処理で表面がエッチングされて幅が小さくなったマスク314を用い、第1の形状の導電膜315、316をエッチング第2のエッチング処理する。第2のエッチング処理でも第1のエッチング処理と同じくICPエッチング法を用いる。エッチングガスはSF6、Cl2、O2を混合したガスを用い、チャンバー内のエッチングガスの圧力を1.3Paとする。そして、コイル型の電極に700W、13.56MHzの高周波電力を投入し、プラズマを生成する。また基板が載置されたステージ下部電極に10W、13.56MHzの高周波電力を投入し、これにより基板に自己バイアス電圧が印加される。SF6とCl2を混合したガスにO2を加えることで、Wのエッチングレートが増加し、また第1の形状の導電膜315、316の下層315b、316bを形成しているTaNのエッチングレートが極端に低下するため、選択比をとることができる。第2のエッチング処理によって、第2の形状の導電膜317下層を317a、上層を317bとすると、第2の形状の導電膜318下層を318a、上層を318bとするが形成される。上層317b、318bのチャネル長方向における幅は、下層317a、317bの幅よりも短くなっている。第2の形状の導電膜317は、DRAMの第2の電極として機能し、第2の形状の導電膜318は、OLEDに供給する電流を制御するTFTのゲート電極として機能する。なお第2のエッチング処理によって、第2の形状の導電膜317、318で覆われていない第2の絶縁膜311の表面が、5~10nm程度またはそれ以上エッチングされる。次に図6Bに示すように、第2の形状の導電膜317、318をマスクとして用い、半導体膜309、310にn型の導電性を付与する不純物を添加する第1のドーピング処理。ドーピングはイオン注入法で行なう。ドーピングは、ドーズ量を1×1013~5×1014atoms/cm2、加速電圧を40~80kVとして行なう。n型を付与する不純物元素は、ドナーとして機能するP、As、Sb等の5族原子やS、Te、Se等の6族原子を用いるが、本実施の形態ではPを用いる。第1のドーピング処理により、自己整合的に第1の不純物領域320、321が形成される。第1の不純物領域320、321には1×1018~1×1020atoms/cm3の濃度範囲でn型を付与する不純物元素が添加されている。次に図6Cに示すように、第2の形状の導電膜317、318の上層317b、318bをマスクとして、第2のドーピング処理を行なう。第2のドーピング処理では、第2の形状の導電膜317、318の下層317a、317aを不純物が通過するように、第1のドーピング処理よりも加速電圧を高くする。そして第2のドーピング処理によりLDD領域を形成するので、第1のドーピング処理よりもn型の不純物のドーズ量を下げる。具体的には、加速電圧を60~120kVとし、ドーズ量を1×1013~1×1015atoms/cm2とする。続いて、第2のドーピング処理より加速電圧を下げて第3のドーピング処理を行って、図6Cの状態を得る。第3のドーピング処理は、加速電圧を50~100kVとし、ドーズ量を1×1015~1×1017atoms/cm2とする。第2のドーピング処理および第3のドーピング処理により、第2の形状の導電膜317、318の下層317a、317aと重なる第2の不純物領域322、323と、第1の不純物領域320、321に不純物がさらに添加されることで形成される第3の不純物領域324、325とが形成される。第2の不純物領域322、323には1×1018~5×1019atoms/cm3の濃度範囲でn型を付与する不純物元素を添加され、第3の不純物領域324、325には1×1019~5×1021atoms/cm3の濃度範囲でn型を付与する不純物元素が添加される。第2の不純物領域322、323は第3の不純物領域324、325の内側に形成されており、第2の不純物領域322、323はLDD領域、第3の不純物領域324、325はソース/ドレイン領域として機能する。もちろん、適当な加速電圧にすることで、第2のドーピング処理および第3のドーピング処理を1回のドーピング処理で済まし、低濃度不純物領域および高濃度不純物領域を形成することも可能である。なお、pチャネル型のTFTが形成される島状の半導体膜310には、図6B、図6Cに示した第2、第3のドーピング処理によりn型の不純物をドーピングする必要はないため、n型の不純物のドーピングの際に、マスクで覆っておいても良い。また、マスク数削減のために敢えてマスクを設けず、p型の導電型を付与する不純物の濃度を高くして、島状の半導体膜の極性をp型に反転させても良い。本実施の形態では、島状の半導体膜の極性をp型に反転させる場合について説明する。図6Dに示すように、レジストからなるマスク326でnチャネル型の島状の半導体膜309を覆い、島状の半導体膜310にp型の導電型を付与する不純物をドーピングする第4のドーピング処理。この第4のドーピング処理において、第2の形状の導電膜317、318の上層317b、318bがマスクとして機能し、pチャネル型TFTに用いる島状の半導体膜310にp型を付与する不純物元素が添加された第4の不純物領域327が形成される。本実施の形態ではジボランB2H6を用いたイオンドープ法で形成する。第4の不純物領域は、実際には第2の形状の導電膜317、318の下層317a、318aと重なる領域と、それ以外の領域とで、p型を付与する不純物元素及びn型を付与する不純物領域の濃度が異なっている。しかしいずれの領域においても、p型を付与する不純物元素の濃度が2×1020~2×1021atomscm3となるようにドーピング処理することで、p型が優勢となるため、pチャネル型TFTのソース領域およびドレイン領域として機能するのに何ら問題は生じない。以上までの工程でそれぞれの島状の半導体膜に不純物領域が形成される。次に、島状の半導体膜309、310と、第2の絶縁膜311と、第2の形状の導電膜317、318と覆って、第1の層間絶縁膜330を成膜する図7A。第1の層間絶縁膜330は、珪素を含む酸化珪素、窒化珪素、酸化窒化珪素などの絶縁膜を用いることができ、その厚さは100~200nm程度とする。次に、島状の半導体膜309、310に添加された不純物元素を活性化するために、熱処理を行なう。この工程はファーネスアニール炉を用いる熱アニール法、レーザーアニール法、またはラピッドサーマルアニール法RTA法を用いることができる。例えば熱アニール法で活性化を行なう場合、酸素濃度が1ppm以下、好ましくは0.1ppm以下の窒素雰囲気中で、400~700°C好ましくは500~600°Cで行なう。さらに、3~100の水素を含む雰囲気中で、300~450°Cで1~12時間の熱処理を行い、島状の半導体膜を水素化する工程を行なう。この工程は、熱的に励起こされた水素によりダングリングボンドを終端する目的で行なわれる。水素化の他の手段として、プラズマ水素化プラズマにより励起こされた水素を用いるを行っても良い。また活性化処理は第1の層間絶縁膜330を成膜する前に行っても良い。上記一連の工程によって、DRAMとして用いるnチャネル型TFT331と、OLEDに供給する電流を制御するpチャネル型TFT332を形成することができる。また本実施の形態では、LDD領域として機能する第2の不純物領域322全体が、第2の形状の導電膜317、318の下層317a、318aと重なっているが、本発明はこれに限定されない。例えば、第1のエッチング処理と第2のエッチング処理の間にドーピング処理を行なってソース/ドレイン領域を形成し、なおかつ第2のエッチング処理で下層をチャネル長方向において短くなるようにエッチングすることで、第2の形状の導電膜317、318の下層317a、318aと重なる領域と、それ以外の領域を、両方形成することができる。なお上記プラズマエッチングはICPエッチング法に限定されない。例えば、ECRElectronCyclotronResonance:電子サイクロトロン共鳴エッチング法、RIEエッチング法、ヘリコン波エッチング法、ヘリカル共鳴エッチング法、パルス変調エッチング法やその他のプラズマエッチング法を用いていても良い。本実施の形態では、触媒元素による結晶化方法のみを用いた例を示したが、本発明はこれに限定されない。触媒元素を用いて結晶化を行なった後に、より結晶性を高めるために、パルス発振のレーザ光照射を行なうようにしても良い。また本発明において用いるゲッタリング工程は、本実施の形態に示した方法に限定されない。その他の方法を用いて半導体膜中の触媒元素を低減するようにしても良い。例えば、特開平10-135468号公報または特開平10-135469号公報に記載されているように、触媒元素をリンのゲッタリング作用を用いて除去するようにしても良い。次に、第1の層間絶縁膜330を覆うように、第2の層間絶縁膜333と第3の層間絶縁膜を成膜する。本実施の形態では、第2の層間絶縁膜333を有機樹脂、例えば非感光性のアクリルを用いて形成する。第3の層間絶縁膜334は、水分や酸素などのOLEDの劣化を促進させる原因となる物質を、他の絶縁膜と比較して透過させにくい膜を用いる。代表的には、例えばDLC膜、窒化炭素膜、RFスパッタ法で形成された窒化珪素膜等を用いるのが望ましい。次いで、第2の絶縁膜311、第1の層間絶縁膜330、第2の層間絶縁膜333及び第3の層間絶縁膜334をエッチングし、コンタクトホールを形成する。そして、島状の半導体膜309、310とコンタクトを形成する配線335~338を形成する。次に、第3の層間絶縁膜334及び配線335~338を覆って透明導電膜を成膜し、パターニングすることで、pチャネル型TFT332の島状の半導体膜310とコンタクトを形成している配線338に接続した、画素電極陽極340を形成する図7B。画素電極340に用いる透明導電膜は、ITOのみならず、酸化インジウムに2~20の酸化亜鉛ZnOを混合した透明導電膜を用いても良い。画素電極340は、その表面が平坦化されるように、CMP法、ポリビニルアルコール系の多孔質体を用いた拭浄で研磨しても良い。またCMP法を用いた研磨後に、画素電極340の表面に紫外線照射、酸素プラズマ処理などを行ってもよい。そして、隔壁として用いる有機樹脂膜341を、第3の層間絶縁膜334上に形成する。有機樹脂膜341は、画素電極340と重なる領域において開口部を有するようにする。有機樹脂膜341は、次に電界発光層を成膜する前に、吸着した水分や酸素等を除去するために真空雰囲気下で加熱しておく。具体的には、100°C~200°C、0.5~1時間程度、真空雰囲気下で加熱処理を行なう。望ましくは3×107Torr以下とし、可能であるならば3×108Torr以下とするのが最も望ましい。そして、有機樹脂膜341に真空雰囲気下で加熱処理を施した後に電界発光層を成膜する場合、成膜直前まで真空雰囲気下に保つことで、信頼性をより高めることができる。有機樹脂膜341の開口部における端部は、該端部において後に成膜される電界発光層に穴があかないように、丸みを帯びさせることが望ましい。具体的には、開口部における有機樹脂膜341の断面が描いている曲線の曲率半径が、0.2~2μm程度であることが望ましい。図7Cでは、有機樹脂膜341として、ポジ型の感光性のアクリル樹脂を用いた例を示している。感光性の有機樹脂には、光、電子、イオンなどのエネルギー線が露光された箇所が除去されるポジ型と、露光された箇所が残るネガ型とがある。本発明ではネガ型の有機樹脂膜を用いても良い。また感光性のポリイミドを用いて有機樹脂膜341を形成しても良い。ネガ型のアクリルを用いて有機樹脂膜341を形成した場合、開口部における端部が、S字状の断面形状となる。このとき開口部の上端部及び下端部における曲率半径は、0.2~2μmとすることが望ましい。上記構成により、後に形成される電界発光層や陰極のカバレッジを良好とすることができ、画素電極340と陰極が電界発光層に形成された穴においてショートするのを防ぐことができる。また電界発光層の応力を緩和させることで、発光領域が減少するシュリンクとよばれる不良を低減させることができ、信頼性を高めることができる。次に、画素電極340上に電界発光層342を成膜する。電界発光層342は、単数または複数の層からなり、有機物のみならず無機物の層が含まれていても良い。次に、電界発光層342を覆って、陰極343を成膜する。陰極343は、仕事関数の小さい導電膜であれば公知の他の材料を用いることができる。例えば、Ca、Al、CaF、MgAg、AlLi等が望ましい。画素電極340、電界発光層342、陰極343は、有機樹脂膜341の開口部において重なり合っており、該重なり合っている部分がOLED344に相当する。次に、有機樹脂膜341及び陰極343上に、保護膜345が成膜されている。保護膜345は第3の層間絶縁膜334と同様に、水分や酸素などのOLEDの劣化を促進させる原因となる物質を、他の絶縁膜と比較して透過させにくい膜を用いる。代表的には、例えばDLC膜、窒化炭素膜、RFスパッタ法で形成された窒化珪素膜等を用いるのが望ましい。また上述した水分や酸素などの物質を透過させにくい膜と、該膜に比べて水分や酸素などの物質を透過させやすい膜とを積層させて、保護膜として用いることも可能である。なお図7Cでは、OLEDから発せられる光が基板301側に照射される構成を示しているが、光が基板とは反対側に向かうような構造のOLEDとしても良い。なお、実際には図7Cまで完成したら、さらに外気に曝されないように気密性が高く、脱ガスの少ない保護フィルムラミネートフィルム、紫外線硬化樹脂フィルム等や透光性のカバー材でパッケージング封入することが好ましい。その際、カバー材の内部を不活性雰囲気にしたり、内部に吸湿性材料例えば酸化バリウムを配置したりするとOLEDの信頼性が向上する。上述した作製方法を用いることで、DRAMの記憶素子として用いられるnチャネル型TFT331と、画素部に形成されるpチャネル型TFTとを同一基板上に形成することができる。なお、DRAMを含む集積回路と、画素部とを基板上に形成した後、該集積回路と画素部を基板から剥離し、別の基板に転写するようにしても良い。転写は、基板と集積回路及び画素部の間に金属酸化膜を設け、該金属酸化膜を結晶化により脆弱化して集積回路及び画素部を剥離し、転写する方法、基板と集積回路及び画素部の間に水素を含む非晶質珪素膜を設け、レーザ光の照射またはエッチングにより該非晶質珪素膜を除去することで基板と集積回路及び画素部とを剥離し、転写する方法、集積回路及び画素部が形成された基板を機械的に削除または溶液やガスによるエッチングで除去することで集積回路及び画素部を基板から切り離し、転写する方法等、様々な方法を用いることができる。いずれの方法を用いる場合でも、転写は、画素部において表示素子の形成が完了する前に行なうのが良い。例えば液晶表示装置の場合は対向電極を貼り合わせて液晶を注入する前、発光装置の場合は電界発光層を成膜する前に行なうのが望ましい。なお本発明の半導体表示装置は、必ずしも本実施の形態に示す発光装置に限定されない。上述した発光装置は本発明の一実施形態について具体的に説明しただけであり、本発明は、上述した実施の形態に限定されるものではなく、発明の技術的思想に基づく各種の変形が可能である。上述した通り本発明では、薄膜トランジスタにデータを記憶することができるので、キャパシタを別途設ける必要がなく、メモリセルの面積を抑えることができる。よって、コストを抑えつつ、DRAM混載の集積回路の高集積化、大容量化を実現することができる。そして集積回路の高集積化、大容量化の実現により、フラットパネルディスプレイの画素部と同じ基板上に一体形成することが可能な、集積回路の範囲を広げることができ、システムオンパネルの高機能化を実現することができる。次に、各メモリセルに記憶素子として用いるTFTに加えて、スイッチング素子として用いるTFTを設ける、DRAMの一例について説明する。本実施例のDRAMが有するセルアレイの回路図を、図8Aに一例として示す。図8Aは、4つのメモリセルCell1Cell2Cell3Cell4を有するセルアレイの回路図であり、各メモリセルには記憶素子として機能するTFT800と、スイッチング素子として機能するTFT801が設けられている。なお図8Aではメモリセルが4つ設けられたセルアレイを示しているが、無論メモリセルの数はこれに限定されない。各メモリセルのTFT800には、2つのワード線WLb、WLfによって電位Vbg、Vfgが、ソース線SLによって電位Vsが与えられている。またビット線BLからの電位Vdの供給が、TFT801によって制御されている。TFT801のスイッチングは、選択線SeLからそのゲート電極に供給される電位によって制御される。なお各配線のレイアウトは、図8Aに示した構成に限定されない。そしてこれらの配線に加えて、さらに別の配線が各メモリセルに設けられていても良い。TFT801はスイッチング素子として機能するので、導電型に特に限定はなく、n型であってもp型であってもどちらでも良い。そして、TFT801は、書き込み、読み出し、パージの際にオンに、保持の際にはオフになるように動作させる。本実施例のように、スイッチング素子として用いるTFTを設けることで、メモリセルの選択性が向上する。具体的には、メモリセルCell1に書き込みを行なうためにBL1に5V印加される場合の同列のメモリセルを考える。この場合、スイッチング素子がないと、メモリセルを構成するTFTのソースドレイン間には電位差が生じ、メモリセルの状態に影響を与えるおそれがある書き込み時のストレス。一方、スイッチング素子がオフの状態では、そのような電位差が生じないため、メモリセルへはストレスがかからない。その結果、ストレスによる誤動作の低減や、リフレッシュ間隔の向上が可能となる。また、スイッチング素子を有さない場合には、ソース線を一行ごとに独立に制御していたのに対し、スイッチング素子を有することで非選択メモリセルのソースドレイン間の余計な電位差を除去することが可能となるため、全てのソース線電位を共通にすることが可能となる。その結果、駆動回路を単純にしたり、ソース線の面積を削減したりすることが可能となる。なお、TFT800において効率よくインパクトイオン化を起こすためには、或いは読み出し時においてTFT800の電流値の差をより効率よく読み出すためには、選択時のTFT801のゲート電極の電位VgsをTFT800のゲート電極の電位Vgsより大きめにすることが好ましい。また、TFT800とTFT801が共にnチャネル型であるならば、敢えて選択線SeLとワード線WLfとを共通の配線にし、電源数を抑えるようにしても良い。さらにこの場合、TFT800とTFT801の活性層を連続させることで、1つのTFTとすることができる。図8Bに、TFT800とTFT801の活性層を互いに連続させることで得られる、TFT500の断面図を示す。図8Bにおいて、501は活性層であり、チャネル形成領域502、ソース領域503、ドレイン領域504を有する。また505は第1の電極、506は第2の電極、507は第1の絶縁膜、508は第2の絶縁膜に相当する。第1の電極505は活性層501を間に挟んで第2の電極506と重なっている。そして、第1の電極505は第1の絶縁膜507を間に挟んでチャネル形成領域502と重なっている。また第2の電極506は、第2の絶縁膜508を間に挟んでチャネル形成領域502と重なっている。そして図8Bでは、第1の電極505はチャネル形成領域502の一部とのみ重なっており、チャネル形成領域502のドレイン領域504には、第1の電極505とは重ならず、第2の電極506と重なる領域が存在する。このようにワード線WLfと選択線SeLを共通化し、また活性層を連続させる事で、TFTを2つ設ける場合よりも、メモリセルの面積を抑えることができ、なおかつTFTを2つ設けた場合と同様に、電荷の保持を確実に行なうことができる。本実施例では、本発明の集積回路に積載されたDRAMのメモリセルの構成について説明する。図9Aに、本実施例のメモリセルの上面図を示す。図9Aに示すメモリセルには、記憶素子として機能するTFT901が設けられている。そして、902はビット線BL、903はソース線SL、904はワード線WLfに相当する。図9Aに示すように、本実施例では、ソース線SL903がワード線WLb906と同一の導電膜をパターニングすることで得られる。図9Bは、図9Aに示した上面図のうち、最も最上層に設けられたビット線BL902が形成される前の、メモリセルの上面図に相当する。905はTFT901が有する活性層に相当する。ワード線WLf904の一部は第2の絶縁膜図示せずを間に挟んで活性層905と重なっており、第2の電極として機能している。本実施例でワード線WLf904は、活性層905と、ビット線BL902との間の層に設けられている。図9Cは、図9Bに示した上面図のうち、ワード線WLf904が形成される前の、メモリセルの上面図に相当する。ワード線WLb906の一部は第1の絶縁膜図示せずを間に挟んで活性層905と重なっており、第1の電極として機能している。本実施例でソース線SL903及びワード線WLb906は、活性層905よりも下の層基板側に設けられている。図9Dに、図9AのA-A’における断面図を示す。図9Dに示すようにワード線WLf904とワード線WLb906は、活性層905を間に挟んで重なっている。なお本実施例ではソース線SL903をワード線WLb906と同じ導電膜から形成しているが、ソース線SL903をビット線BL902より上部の導電膜で形成しても良い。なお、ソース線の電位を固定にする場合、異なるワード線を有する隣り合ったメモリセルどうしで、共通のソース線を有していても良い。図11に、図9とは異なる本発明のメモリセルの上面図を示す。図11にはメモリセル1000a、1000bがレイアウトされており、1001はビット線BL、1002はソース線SL、1003はワード線WLfに相当する。図11ではメモリセル1000a、1000bで活性層1004とビット線BL1001を共有している。なお図11に示す上面図では図示されないが、活性層1004の下層においてワード線WLf1003と重なる領域に、ワード線WLbが設けられている。図11に示すように活性層またはソース線を隣り合うメモリセルで共有することによって、レイアウトの面積をより縮小することができる。本実施例では、本発明の集積回路の一つであるマイクロプロセッサの構成について説明する。図10に、本実施例のマイクロプロセッサの斜視図を示す。図10に示すマイクロプロセッサは、基板400上に、CPU401、メインメモリ403、クロックコントローラ404、キャッシュコントローラ405、シリアルインターフェース406、I/Oポート407、端子408、インターフェース409、キャッシュメモリ410等が形成されている。勿論、図10に示すマイクロプロセッサは、その構成を簡略化して示した一例にすぎず、実際のマイクロプロセッサはその用途によって多種多様な構成を有している。CPU401をより高速に動作させるには、それに見合う程度の高速なメモリを必要とする。しかし、CPU401の動作スピードにあったアクセスタイムをもつ高速の大容量メモリを使用した場合、一般的にコストが高くなってしまう。そこで大容量のメインメモリ403の他に、メインメモリ403よりも小容量であるが高速のメモリであるキャッシュメモリ410を、CPU401とメインメモリ403の間に介在させる。CPU401がキャッシュメモリ410にアクセスすることにより、メインメモリ403のスピードによらず、高速で動作することが可能となる。本発明の集積回路では、メインメモリ403に低コスト化、大容量化に優れるDRAMを用い、キャッシュメモリ410には高速な動作が可能なSRAMを用いる。なおメインメモリ403には、CPU401で実行されるプログラムが格納されている。そして例えば実行初期において、メインメモリ403に格納されているプログラムは、キャッシュメモリ410にダウンロードされる。ダウンロードされるプログラムは、メインメモリ403に格納されているものに限定されず、他の外付のメモリからダウンロードすることもできる。キャッシュメモリ410は、CPU401で実行されるプログラムを格納するだけでなく、ワーク領域としても機能し、CPU401の計算結果等を一時的に格納する。なおCPUは単数に限られず、複数設けていても良い。CPUを複数設け、並列処理を行なうことで、動作速度の向上を図ることができる。その場合、CPU間の処理速度がまちまちだと処理全体で見たときに不都合が起きる場合があるので、スレーブとなる各CPUの処理速度のバランスを、マスターとなるCPUでとるようにしても良い。なお本実施例では集積回路としてマイクロプロセッサを例示したが、本発明の集積回路に用いられるDRAMは、マイクロプロセッサのメインメモリにその用途が限られるわけではない。例えば表示装置の駆動回路に用いられるビデオラムや、画像処理回路に必要となる大容量メモリとしての用途も好ましい。その他、様々なシステムLSIにおいても、大容量もしくは小型用途のメモリとして用いることができる。本実施例では、共通の配線から複数のメモリセルに電位Vbgが与えられる場合の、具体的な書き込みの手順について、説明する。図12に、本実施例のセルアレイの一部を、回路図で示す。図12に示す全てのメモリセル1101~1105には、共通の配線1106から第1のゲート電極の電位Vbgが与えられる。またメモリセル1101~1105には、共通の配線1107から第2のゲート電極の電位Vfgが与えられる。そして図12では、メモリセル1101~1105を用いて3値のデータを書き込むものとする。具体的にメモリセル1101~1105に書き込むデータは、順に0、1、0、2、1とする。そして0のデータは、ドレイン電圧をインパクトイオン化の閾値電圧よりも低い場合に、1と2のデータは、インパクトイオン化により正孔を蓄積する場合に対応し、2のデータの電荷の蓄積量は、1のデータの電荷の蓄積量よりも高いものとする。まず1回目の書き込み時には、データ0に対応するメモリセル1101、1103において、ドレイン電圧をインパクトイオン化の閾値電圧よりも低くする。またデータ1に対応するメモリセル1102、1104、1105において、ドレイン電圧をインパクトイオン化の閾値電圧よりも高くする。上記動作により、メモリセル1101、1103、1104では電荷の蓄積が行なわれず、メモリセル1102、1105ではデータ1に見合った量の正孔が蓄積される。具体的にTFTに与えられる電位Vdは、各メモリセル1101~1105においてそれぞれ2V、5V、2V、2V、5Vとする。そして全てのメモリセル1101~1105において、TFTに与えられる電位Vsを0V、電位Vfgを3V、電位Vbgを-4Vとする。次に2回目の書き込み時には、データ0と1に対応するメモリセル1101、1102、1103、1105において、ドレイン電圧をインパクトイオン化の閾値電圧よりも低くする。そして、データ2に対応するメモリセル1105において、ドレイン電圧をインパクトイオン化の閾値電圧よりも高くする。このとき、配線1107に与えられる電位Vbgは、1回目の書き込み時よりも低くし、メモリセル1105に蓄積される電荷の量が1回目の書き込み時よりも増えるようにする。上記動作により、メモリセル1101、1103にはデータ0が、またメモリセル1102、1105にはデータ1が保持されたまま、メモリセル1104にはデータ2に見合った量の正孔が蓄積される。具体的にTFTに与えられる電位Vdは、各メモリセル1101~1105においてそれぞれ2V、2V、2V、5V、2Vとする。そして全てのメモリセル1101~1105において、TFTに与えられる電位Vsを0V、電位Vfgを3V、電位Vbgを-6Vとする。なお本発明は、必ずしも正孔の蓄積量の少ないメモリセルから順に書き込みを行なう必要はない。また、本実施例では3値のデータを記憶するためのDRAMの場合について説明したが、データの値をnnは3以上の自然数と一般化すると、書き込みの回数はn-1回と表される。本実施例では、メモリセルからデータを読み出すための手段について説明する。本実施例では3値のデータを読み出す場合について説明するが、本実施例ではこれに限定されず、4値以上のデータの読み出しにも対応させることができる。図13Aに、メモリセルに設けられたTFT1201と、該TFT1201からデータを読み出すための、トランジスタ1202及び2つのオペアンプ1203、1204とを示す。トランジスタ1202はゲート電極とソース領域が電気的に接続所謂ダイオード接続されており、抵抗として機能する。なお本実施例ではダイオード接続されたトランジスタを抵抗として用いたが、本実施例はこれに限定されず、抵抗として機能する素子であれば代替が可能である。また本実施例では、データの読み出しに用いるオペアンプは2つであるが、オペアンプの数はこれに限定されず、n値nは3以上の自然数のデータの場合はn-1のオペアンプを用いる。TFT1201のドレイン電流の大きさは、そのチャネル形成領域に蓄積される正孔の量に左右される。具体的には正孔の蓄積量が多いほど大きいドレイン電流が得られ、逆に正孔の蓄積量が少ないほど小さいドレイン電流が得られる。すなわち、TFT1201のソース領域とドレイン領域間の抵抗は、正孔の蓄積量が多いほど低くなり、逆に少ないほど高くなると考えられる。そこで本実施例では、TFT1201のドレイン領域と、抵抗として機能するトランジスタ1202とを直列に接続し、該接続のノードにおける電位VBLの高さで、間接的にドレイン電流の高さを測定する。具体的には、TFT1201のドレイン領域と、抵抗として機能するトランジスタ1202のドレイン領域とを接続し、そのノードを2つの各オペアンプ1203、1204の反転入力端子に接続する。またトランジスタ1202のソース領域には一定の電位Vreadを、またオペアンプ1203の非反転入力端子には電位Vref1、オペアンプ1204の非反転入力端子には電位Vref2を与えておく。各電位の関係は、Vread>Vref2>Vref1とする。従って、ノードの電位VBLの高さが電位Vref1に対して高いか低いか、また電位Vref2に対して高いか低いかによって、各オペアンプ1203、1204の出力端子の電位が異なる。各オペアンプ1203、1204の出力端子の電位は、ラッチ1205、1206において記憶される。図13Bに、正孔の蓄積量に対するメモリセルの分布と、各データ0、1、2とノードの電位VBLの相関関係を示す。各データが記憶されているメモリセルの正孔蓄積量は、ある程度幅を有している。そのため、同じデータが記憶されているメモリセルであっても、対応するノードの電位VBLの高さにも幅が生じる。基準となる電位Vref1、Vref2の高さは、各データの値を正確に読み取るために、ノードの電位VBLが分布している幅を考慮して定める。なお本実施例では、抵抗分割を利用して正孔の蓄積量を相対的に把握することで、データを読み出しているが、データの読み出し方は本実施例に示した方法に限定されない。本発明の集積回路または半導体表示装置を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイヘッドマウントディスプレイ、ナビゲーションシステム、音響再生装置カーオーディオ、オーディオコンポ等、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等、記録媒体を備えた画像再生装置具体的にはDigitalVersatileDiscDVD等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置などが挙げられる。本発明の半導体表示装置を用いることで、画素部周辺の額縁領域の面積を抑えることができ、電子機器の小型化が図れる。また、本発明の集積回路を用いることで、集積回路の有するDRAMの大容量化により、電子機器の高機能化を実現することができる。これら電子機器の具体例を図14に示す。図14Aは表示装置であり、筐体2001、表示部2002、スピーカー部2003等を含む。本発明の半導体表示装置は、表示部2002に用いることができる。また本発明の集積回路は、その他の信号処理用の回路として用いることができる。なお、表示装置には、パソコン用、TV放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。図14Bはノート型パーソナルコンピュータであり、本体2201、筐体2202、表示部2203、キーボード2204、マウス2205等を含む。本発明の半導体表示装置は、表示部2203に用いることができる。また本発明の集積回路は、その他の信号処理用の回路として用いることができる。図14Cは記録媒体を備えた携帯型の画像再生装置具体的にはDVD再生装置であり、本体2401、筐体2402、表示部2403、記録媒体DVD等読み込み部2404、操作キー2405、スピーカー部2406等を含む。記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。本発明の半導体表示装置は、表示部2403に用いることができる。また本発明の集積回路は、その他の信号処理用の回路として用いることができる。以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例の電子機器は、実施例1~5に示したいずれの構成を用いても良い。"