"基板と、前記基板の一辺に沿って1列に設けられ、各々が、前記基板の外部との間で信号の入力および出力の少なくとも一方を行なう複数の第1バッファセルと、前記複数の第1バッファセルよりも前記基板の中央寄りの位置に、前記複数の第1バッファセルの配列方向に沿って1列に設けられ、各々が、前記基板の外部との間で信号の入力および出力の少なくとも一方を行なう複数の第2バッファセルと、前記複数の第1バッファセルの上部に前記配列方向に沿って1列に設けられ、前記基板との外部との接続に用いられる複数の第1パッドと、前記複数の第1パッドよりも前記基板の中央寄りの位置に、前記配列方向に沿って1列に設けられ、前記基板の外部との接続に用いられる複数の第2パッドとを備え、前記複数の第2パッドは、各々が、前記複数の第1バッファセルのいずれか1つと個別に接続される複数の第3パッドと、各々が、前記複数の第2バッファセルのいずれか1つと個別に接続される複数の第4パッドとを含む、半導体装置。前記複数の第1パッドは、前記複数の第1バッファセルおよび前記複数の第2バッファセルに供給する電源電圧を前記基板の外部から受けるための複数の第5パッドと、前記複数の第1バッファセルおよび前記複数の第2バッファセルに供給する接地電圧を前記基板の外部から受けるための複数の第6パッドとを含む、請求項1に記載の半導体装置。前記半導体装置は、前記第2バッファセルよりも前記基板の中央寄りの位置に設けられた制御論理回路をさらに備え、前記制御論理回路は、前記複数の第1および第2バッファセルのうちのいずれか複数のバッファセルを介して前記基板の外部に設けられたメモリに対してアドレスおよび制御信号を出力し、前記制御論理回路は、前記複数の第1および第2バッファセルのうちのいずれか複数のバッファセルを介して前記アドレスで指定された前記メモリの記憶領域との間でデータの入出力を行ない、前記データの入出力が行なわれる各バッファセルは、前記複数の第2パッドのいずれか1つと個別に接続される、請求項1に記載の半導体装置。前記複数の第1パッドのピッチは、前記複数の第2パッドのピッチと略同一であり、前記複数の第1および第2バッファセルの各々の前記配列方向に沿った長さは、前記複数の第1パッドのピッチの略2倍である、請求項1または2に記載の半導体装置。前記複数の第1パッドのピッチは、前記複数の第2パッドのピッチと略同一であり、前記複数の第1バッファセルのピッチは、前記第2バッファセルのピッチと略同一であり、前記第1パッドのピッチの略2倍である、請求項1または2に記載の半導体装置。前記複数の第1パッドと前記複数の第2パッドとは千鳥状に配置され、前記複数の第1バッファセルと前記複数の第2バッファセルとは千鳥状に配置される、請求項4に記載の半導体装置。前記複数の第1パッドと前記複数の第2パッドとは千鳥状に配置され、前記複数の第1バッファセルと前記複数の第2バッファセルとは、前記基板の前記一辺側から見て揃うように配置される、請求項4に記載の半導体装置。前記複数の第2パッドは、前記複数の第1バッファセルの列と前記複数の第2バッファセルの列との中央に位置する対称線上に配置される、請求項4に記載の半導体装置。前記複数の第2バッドは、前記複数の第1バッファセルの上部に設けられる、請求項4に記載の半導体装置。前記複数の第3パッドの各々または前記複数の第3パッドの各々から引き出された配線は、対応の第1バッファセルのうちの前記基板の前記一辺と反対側の端部と接続され、前記複数の第4パッドの各々または前記複数の第4パッドの各々から引き出された配線は、対応の第2バッファセルのうちの前記基板の前記一辺側の端部と接続される、請求項8または9に記載の半導体装置。前記複数の第3パッドの各々または前記複数の第3パッドの各々から引き出された配線は、対応の第1バッファセルの中央部と接続され、前記複数の第4パッドの各々または前記複数の第4パッドの各々から引き出された配線は、対応の第2バッファセルの中央部と接続される、請求項8または9に記載の半導体装置。前記半導体装置は、前記複数の第1バッファセル上にそれぞれ設けられた複数の第1接続部と、前記複数の第2バッファセル上にそれぞれ設けられた複数の第2接続部とをさらに備え、前記複数の第1バッファセルの各々は、対応の第3パッドまたは対応の第3パッドから引き出された配線と対応の第1接続部を介して接続され、前記複数の第2バッファセルの各々は、対応の第4パッドまたは対応の第4パッドから引き出された配線と対応の第2接続部を介して接続され、前記複数の第1バッファセルの列と前記複数の第2バッファセルの列との中央に位置する対称線と前記複数の第1接続部の各々との距離は、前記対称線と前記複数の第2接続部の各々との距離に等しい、請求項8または9に記載の半導体装置。前記半導体装置は、前記第2バッファセルよりも前記基板の中央寄りの位置に設けられ、前記複数の第1および第2バッファセルを介して前記基板の外部との間で信号の入力および出力の少なくとも一方を行なう制御論理回路と、前記制御論理回路から引き出され、前記第1バッファセルの各々と個別に接続される複数の第1信号配線と、前記制御論理回路から引き出され、前記第2バッファセルの各々と個別に接続される複数の第2信号配線とをさらに備え、前記複数の第1信号配線の各々は、対応の第1バッファセルのうちの前記基板の前記一辺と反対側の端部と接続され、前記複数の第2信号配線の各々は、対応の第2バッファセルのうちの前記基板の前記一辺側の端部と接続される、請求項10に記載の半導体装置。前記半導体装置は、前記第2バッファセルよりも前記基板の中央寄りの位置に設けられ、前記複数の第1および第2バッファセルを介して前記基板の外部との間で信号の入力および出力の少なくとも一方を行なう制御論理回路と、前記制御論理回路から引き出され、前記第1バッファセルの各々と個別に接続される複数の第1信号配線と、前記制御論理回路から引き出され、前記第2バッファセルの各々と個別に接続される複数の第2信号配線とをさらに備え、前記複数の第1信号配線の各々は、対応の第1バッファセルのうちの前記基板の前記一辺側の端部と接続され、前記複数の第2信号配線の各々は、対応の第2バッファセルのうちの前記基板の前記一辺と反対側の端部と接続される、請求項10に記載の半導体装置。前記半導体装置は、前記第2バッファセルよりも前記基板の中央寄りの位置に設けられ、前記複数の第1および第2バッファセルを介して前記基板の外部との間で信号の入力および出力の少なくとも一方を行なう制御論理回路と、前記制御論理回路から引き出され、前記第1バッファセルの各々と個別に接続される複数の第1信号配線と、前記制御論理回路から引き出され、前記第2バッファセルの各々と個別に接続される複数の第2信号配線とをさらに備え、前記複数の第1信号配線の各々は、対応の第1バッファセルのうちの前記基板の前記一辺と反対側の端部と接続され、前記複数の第2信号配線の各々は、対応の第2バッファセルのうちの前記基板の前記一辺と反対側の端部と接続される、請求項11に記載の半導体装置。前記半導体装置は、前記複数の第1パッドよりも前記基板の前記一辺寄りの位置に前記配列方向に沿って1列に設けられ、前記基板の外部との接続に設けられる複数の第7パッドをさらに備え、前記複数の第7パッドは、前記複数の第5パッドとそれぞれ接続され、前記複数の第1バッファセルおよび前記複数の第2バッファセルに供給する前記電源電圧を前記基板の外部から受けるための複数の第8パッドと、前記複数の第8パッドとそれぞれ接続され、前記複数の第1バッファセルおよび前記複数の第2バッファセルに供給する前記接地電圧を前記基板の外部から受けるための複数の第9パッドとを含む、請求項2に記載の半導体装置。ところで、近年、DDR2DoubleDataRate2、DDR3DoubleDataRate3など規格に従った従来よりも高速のデータ転送速度を有するSDRAMSynchronousDynamicRandomAccessMemoryが電子機器に搭載されることが多い。この場合、半導体チップには、こられの高速のSDRAMと通信するために、専用のインターフェース部が必要となる。専用インターフェース部に設けられたI/Oセルは、高速通信を行なうために標準のI/Oセルに比べて回路が複雑になるともに面積が大きくなる。各I/Oセルと接続されるパッドのピッチは実装技術の制約上ほぼ固定されているので、パッドのピッチに合わせて専用I/Oセルを配置するために、専用I/Oセルの縦方向セルの配列方向と垂直な方向の長さは標準I/Oセルに比べて長くならざるを得ない。しかしながら、このような細長い形状のI/Oセルは、配線遅延が生じやすく設計が困難である。しかも、専用I/Oセルと標準I/Oセルと縦方向の長さが異なるために、周回電源線の位置が異なってしまう。周回電源線の位置を合わせるために、標準I/Oセルについても設計し直す必要がしばしば生じ、開発工数の増加を招いている。したがって、この発明の目的は、従来の入出力セルよりも回路面積の大きな入出力セルを面積効率良く配置することを可能にすることである。この発明の実施の一形態による半導体装置は、基板と、複数の第1バッファセルと、複数の第2のバッファセルと、複数の第1パッドと、複数の第2のパッドとを備える。複数の第1バッファセルは、基板の一辺に沿って1列に設けられ、各々が、基板の外部との間で信号の入力および出力の少なくとも一方を行なう。複数の第2バッファセルは、複数の第1バッファセルよりも基板の中央寄りの位置に、複数の第1バッファセルの配列方向に沿って1列に設けられ、各々が、基板の外部との間で信号の入力および出力の少なくとも一方を行なう。複数の第1パッドは、複数の第1バッファセルの上部に上記配列方向に沿って1列に設けられ、基板の外部との接続に用いられる。複数の第2パッドは、複数の第1パッドよりも基板の中央寄りの位置に、上記配列方向に沿って1列に設けられ、基板の外部との接続に用いられる。複数の第2パッドは、複数の第3パッドと複数の第4パッドとを含む。複数の第3パッドの各々は、複数の第1バッファセルのいずれか1つと個別に接続される。複数の第4パッドの各々は、複数の第2バッファセルのいずれか1つと個別に接続される。上記の実施の形態によれば、従来の入出力セルよりも回路面積の大きな入出力セルを面積効率良く配置することができる。以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。<実施の形態1>[半導体装置の全体構成]図1は、この発明の実施の形態1による半導体装置500の構成を模式的に示す断面図である。半導体装置500は、半導体チップ1たとえば、マイクロコンピュータチップがBGABallGridArray方式のパッケージに収納されたものである。図1を参照して、半導体装置500は、基材501と、基材501配線基板とも称するの主面上に搭載された半導体チップ1と、基材501の主面側を被覆する封止部材たとえばエポキシ樹脂510とを含む。基材501の内部には、パターン配線502、電源/接地配線503およびランド504などが形成される。これらの配線502,503およびランド504は、基材501の裏面に形成された多数のバンプ509と電気的に接続される。半導体装置500は、これらのバンプ509外部端子を介して実装ボードと電気的に接続される。半導体チップ1は、主面の周辺部に2重に設けられたボンディング用のパッド505,506を含む。パッド505,506は、ボンディングワイヤ507,508によって基材501に形成されたランド504および電源/接地配線503などと接続される。図2は、図1の半導体チップ1の構成を模式的に示す平面図である。図2を参照して、半導体チップ1は、基板SUBの主面上に形成され、内部回路11と、内部回路11の周辺に配置されたインターフェース部9,10とを含む。内部回路11は、CPUCentralProcessingUnit2、RAMRandomAccessMemory3、ROMReadOnlyMemory4、A/DAnalogtoDigital変換器5、D/ADigitaltoAnalog変換器6、PLLPhaseLockedLoop回路7などの機能モジュールを含む。内部回路11は、電源電圧VDDたとえば、1.1Vを半導体チップ1の外部から受けて動作する。インターフェース部9,10は、基板SUBの各辺に沿って設けられ、標準インターフェース部9と、半導体チップ1の外部のSDRAM装置と通信を行なうための専用インターフェース部10とを含む。SDRAM装置は、DDR2、DDR3などの規格に従ったメモリ装置であり、従来よりも高速のデータ転送速度を有する。内部回路11に設けられた制御論理回路8は、専用インターフェース部10を介してSDRAM装置と通信する。専用インターフェース部10は、電源電圧VCCQたとえば、1.5Vを半導体チップの外部から受けて動作する。標準インターフェース部9は、電源電圧VCCQaたとえば、3.3Vを半導体チップ1の外部から受けて動作する。インターフェース部9,10の上部には、基板SUBの各辺に沿って2列の千鳥状に配列されたパッド図示省略、図1の505,506に対応するが設けられる。BGABallGridArrayなどのパッケージに半導体チップ1が収納される場合には、これらのパッドはパッケージ内部のパターン配線やランドなどとボンディングワイヤによって接続される。パッドを千鳥状に配置することによっていずれの列のパッドに対してもボンディングがしやすくなる。なお、半導体装置半導体チップ1を収納したパッケージは、プリント基板に実装されることによって、同一のプリント基板に実装されたSDRAM装置とプリント配線を介して接続される。BGA以外にも本実施の形態は、QFPQuadFlatPackageタイプのパッケージ、すなわち、封止樹脂内で各パッドが、外部端子と一体形成されたインナーリードとボンディングワイヤを介して接続されるもの、さらにはフリップチップBGAタイプのパッケージ、すなわち、バンプ半田、金、銅などを介して半導体チップ1のパッドと樹脂基板とが接続されるものに適用されてもよい。[バッファセルおよび信号用のパッドの配置]図3は、図2の制御論理回路8および専用インターフェース部10の部分を拡大して示した平面図である。図3には、標準インターフェース部9のうちで専用インターフェース部10と隣接する部分も併せて示される。なお、基板SUBの主面13を平面視したとき、辺14に沿う方向をX方向とし、辺14に垂直な方向をY方向とする。X方向を横方向とも称し、Y方向を縦方向とも称する。図3を参照して、専用インターフェース部10は、基板SUBの辺14に沿って1列に設けられた第1のバッファセルI/Oセル31~36と、第1のバッファセル31~36の配列方向X方向に沿って、第1のバッファセル31~36よりも基板SUBの中央寄りの位置基板内側に1列に設けられた第2のバッファセル21~25とを含む。基板外側の第1列目のバッファセル31~36と、基板内側の第2列目のバッファセル21~25とは千鳥状に、すなわち、基板SUBの辺14側から見たときにずれた位置に配置される。専用インターフェース部10は、さらに基板内側の第2列目に設けられたフィラーセル41,42と、第1列目から第2列目にわたって設けられたブリッジセル43,44とを含む。バッファセル21,22,24,25,31~36の各々には、制御論理回路8とSDRAM装置との間で通信を行なうときに、入出力信号を増幅整形する出力バッファおよび入力バッファが設けられている。フィラーセル41,42は、電源配線および接地配線間のデカップリング容量が設けられる。ブリッジセルには、第1列目のバッファセルに電源電圧および接地電圧を供給する複数の配線と、第2列目のバッファセルに電源電圧および接地電圧を供給する複数の配線とを相互に接続するための配線および回路が設けられる。なお、専用インターフェース部10に隣接する部分には、標準インターフェース部9の一部として、バッファセル46~49が基板SUBの辺14に沿って1列に設けられる。バッファセル46~49は、制御論理回路8とは別の論理回路15に対応して設けられる。論理回路15は、バッファセル46~49を介して、半導体チップの外部との間で信号の入出力を行なう。バッファセル46~49には、標準の出力バッファおよび入力バッファが設けられている。バッファセル31~36,46~49の上部には、ボンディング用のパッド79~87,121~123,59~71が層間絶縁層を介在して形成される。図3では、図解を容易にするためにこれらのパッドは破線で示されている。具体的に、第1列目のパッド79~87,121~123図1の参照符号505に対応するが基板SUBの辺14に沿って設けられ、第2列目のバッド59~71図1の参照符号506に対応するは、第1のパッドの配列方向X方向に沿って、第1のパッドよりも基板SUBの中央寄りの位置基板内側に設けられる。これらの2列のパッドは千鳥状に配置される。なお、実施の形態1の場合には、第1列目パッド79~87,121~123および第2列目のバッド59~71のいずれも、基板外側のバッファセル31~36の上部に配置されるPADonIOセル構造である。上記のパッドは、信号の入出力に用いられるパッドと、電源電圧および接地電圧の供給を外部から受けるためのパッドとに大別することができる。専用インターフェース部10の場合には、基板内側の第2列目のパッド61~71は、主として信号の入出力入力および出力の少なくとも一方のために用いられる。基板外側の第1列目のパッド81~87,121~123は、主として電源電圧および接地電圧の供給を受けるために用いられるが、一部は信号の入出力のために用いられる。たとえば、DDR2またはDDR3規格のSDRAM装置の場合、半導体チップ1とSDRAM装置との間で通信される信号には、データに関係する信号DQx,DQS,/DQS,DM、アドレスに関係する信号Ax,BA、および制御信号/CS,/RAS,/CAS,/WE,CK,/CK、ODTがある。具体的に、DQx信号は入出力データを表わし、SDRAM装置と半導体チップとの間で双方向に転送される。16ビットのデータの場合、x=0~15となる。DQSデータストローブ信号および/DQS信号DQSを反転させた信号は、DQx信号をラッチするタイミングを指示するための信号である。SDRAM装置はDQS信号および/DQS信号の立上がりエッジでデータをラッチする。DMデータマスク信号はSDRAM装置のデータ書込データ読出をマスクするために用いられる。Axアドレス信号は、アクセスするメモリ領域を表わす信号であり、BAバンクアドレス信号は、アクセスするバンクを表わす信号である。/CSチップセレクト信号は半導体チップを選択するために用いられ、/CS信号がHレベルのとき全ての信号がマスクされる。/RASロウアドレスストローブ信号は、アドレス信号を行アドレスとして取込むタイミングを指示するための信号であり、/CASカラムアドレスストローブ信号は、アドレス信号を列アドレスとして取込むタイミングを指示するための信号である。/WEライトイネーブル信号は、データ書込およびデータ読出のいずれであるかを指定するための信号である。ODTオンダイターミネーション信号は、終端抵抗が有効か否かを制御するための信号である。上記の信号のうち、データに関係するDQx信号、DQS信号、/DQS信号、DM信号は、CKクロック信号および/CK反転クロック信号の両方を基準にすることによってダブルデータレートで転送される高速の信号である。その他の信号は、CK信号のみを基準にすることにより通常のデータレートで転送される。高速転送されるDQx信号、DQS信号、/DQS信号、DM信号は、基板内側の第2列目のパッドを介して入出力される。図3の場合には、データ信号DQ0~DQ6をそれぞれ入出力するためのパッド61~67が示される。パッド61~67は、バッファセル31,21,32,22,33,34,24とそれぞれ接続される。制御論理回路8は、これらのバッファセル31,21,32,22,33,34,24をそれぞれ介してデータ信号DQ0~DQ6を入出力する。基板内側の第2列目のパッド61~67のみを信号伝送用に用いることによって、基板外側の第1列目のパッドを用いる場合よりも、パッドと基板内側のバッファセル21,22,24との距離を短くすることができる。これにより、パッドと基板外側第1列目のバッファセルとの間の信号伝搬遅延と、パッドと基板外側第2列目のバッファセルとの間の信号伝搬遅延の差をより小さくすることができる。データ信号のように高速信号の場合には、経路の違いによる伝搬遅延をできるだけ小さくすることが必要である。同様の理由から、第1列目のパッドと第2列目のパッドの両方をデータ信号の伝送に用いることは、両者でボンディングワイヤの長さの違いが生じることになるので望ましくない。その他の信号についても基板内側の第2列目のパッドを用いるほうが望ましいが、全ての信号を第2列目のパッドを用いて入力または出力するのは、パッドの数が不足するために困難である。したがって、一部の信号について基板外側の第1列目のパッドに割当てられる。図3の場合には、パッド71,70,69にアドレス信号A0,A1,A2が割当てられる。パッド71,70,69は、バッファセル36,25,35とそれぞれ接続される。制御論理回路8は、これらのバッファセル36,25,35をそれぞれ介してアドレス信号A0,A1,A2を出力する。[電源用パッドと電源配線の配置]次に、電源電圧および接地電圧の供給を受けるためのパッドの配置と、電源配線および接地配線の配置について説明する。図4は、電源電圧VDD,VCCQおよび接地電圧VSS,VSSQを供給するための配線91~94のレイアウトを模式的に示す平面図である。図4では図解を容易にするために、電源配線93,96および接地配線94,95にはハッチングを付し、電源配線91は黒く着色し、各パッドを破線で示している。図4を参照して、基板外側の第1列目には、電源電圧VCCQたとえば、1.5Vを受けるパッド82,84,88,122と、電源電圧VDDたとえば、1.1Vを受けるパッド86と、接地電圧VSSQを受けるパッド83,85,121,123と、接地電圧VSSを受けるパッド87とが設けられる。高速で動作する専用インターフェース部10で用いられる電源電圧VCCQおよび接地電圧VSSQについては、このように数多くのパッドから供給することによって、IRドロップによる電圧変動を抑制する必要がある。パッド82,84,88,122は、電源配線93と接続される。電源配線93は、専用インターフェース部10に設けられた各バッファセルに電源電圧VCCQを供給するために、専用インターフェース部10内を周回するように設けられる。パッド83,85,121,123は、接地配線94と接続される。接地配線94は、専用インターフェース部10に設けられた各バッファセルに接地電圧VSSQを供給するために、専用インターフェース部10内を周回するように設けられる。パッド86は、電源配線91と接続される。電源配線91は、インターフェース部9,10、制御論理回路8、および論理回路15を含めた半導体チップ全体に電源電圧VDDを供給するために設けられる。電源配線91は、専用インターフェース部10内および基板SUBの外周部を周回するとともに、制御論理回路8などの内部回路と接続される。パッド87は、接地配線92と接続される。接地配線92は、インターフェース部9,10、制御論理回路8、および論理回路15を含めた半導体チップ全体に接地電圧VSSを供給するために設けられる。接地配線92は、専用インターフェース部10内および基板SUBの外周部を周回するとともに、制御論理回路8などの内部回路と接続される。上記のように、基板外側の第1列目のパッドに電源配線および接地配線を設けることによって、半導体チップ上に形成されたパッドと、図1の基材501上に形成された電源/グランド配線503とを接続するボンディングワイヤの長さを短くすることができる。これにより、IRドロップによる電源電圧および接地電圧の変動を抑制することができる。DDR2およびDDR3などに用いられる専用インターフェース部のように高速で動作する回路の場合には、電源電圧および接地電圧の変動によって回路特性が変化しやすいので、IRドロップを抑制することは重要である。なお、図4には、標準バッファセル46~49に電源電圧VCCQaたとえば、3.3Vを供給するための電源配線96、および標準バッファセル46~49に接地電圧VSSQaを供給するための接地配線95も示されている。ブリッジセル43,44には、この接地配線95と、専用インターフェース部10用の接地配線94とを接続する接続回路97,98が設けられる。図5は、図4の接続回路97,98の構成を示す回路図である。図5Aを参照して、接続回路97は、接地配線94と接地配線95との間に逆並列に接続されたダイオードD1,D2を含む。図5Bを参照して、接続回路98は、接地配線94と接地配線95との間に逆並列に接続されたダイオードD3,D4を含む。[バッファセルの形状、配置などの詳細]図6は、図3、図4のバッファセル21~23,31~34およびそれに関連する部分を拡大して模式的に示した平面図である。図6を参照して、基板外側の第1列目のパッド81~88のピッチは、基板内側の第2列目のパッド61~66のピッチと同じである。基板外側の第1列目のバッファセル31~34のピッチは、基板内側の第2列目のバッファセル21~23のピッチと同じであり、パッドのピッチの2倍である。各バッファセルのX方向の長さ横幅は、パッドのピッチの約2倍に等しい。2列のバッファセルを千鳥状に配置することによって、パッド61~66と、バッファセル31,21,32,22,33,34とは、それぞれY方向に対向する位置に配置される。バッファセル21は、対応のパッド62から引き出された配線L10と、バッファセル21の中央に設けられた接続部層間絶縁層を貫通するビア導体C1を介して接続される。バッファセル22は、対応のパッド64から引き出された配線L11と、バッファセル22の中央の設けられた接続部C2を介して接続される。同様に、バッファセル31~34の中央にも接続部C4,C7,C10,C13が設けられる。バッファセル31~34は、それぞれ対応するパッド61,63,65,66から引き出された配線と接続部C4,C7,C10,C13をそれぞれ介して接続される。さらに、バッファセル21,22,31~34は、制御論理回路8から引き出された信号線L1,L2,L4~L7と、基板SUBの辺14と反対側の端部でそれぞれ接続される。なお、図10では、信号線L1~L9は簡略化して示されているが、これらの信号線は、バッファセルが形成される基板面と、パッドが形成される最上層の金属配線層との間に設けられた金属配線層を利用して形成される。上記のように、配線および信号線とバッファセルとの接続箇所をバッファセルごとに同一箇所にすることによって、全てのバッファセルを同一の設計にすることができるので、設計工数を短縮することができる。さらに、図6には、図4の電源配線93,91および接地配線94,92とパッドとの接続位置が示される。具体的に、電源電圧VCCQ用のパッド82,84,88から引き出された配線は、接続部層間絶縁層を貫通するビア導体C5,C8,C14をそれぞれ介して下層に設けられたVCCQ用の電源配線図示省略と接続される。接地電圧VSSQ用のパッド81,83,85から引き出された配線は、接続部C3,C6,C9を介して下層に設けられたVSSQ用の電源配線図示省略と接続される。電源電圧VDD用のパッド86は、接続部C11を介して下層に設けられたVDD用の電源配線図示省略と接続される。接地電圧VSS用のパッド87は、接続部C12を介して下層に設けられたVSS用の接地配線図示省略と接続される。電源電圧VDD用のパッド86は、さらに、制御論理回路8などの内部回路に電源電圧VDDを供給するための電源配線L12と接続される。同様に、接地電圧VSS用のパッド87は、さらに、制御論理回路8などの内部回路に接地電圧VSSを供給するための接地配線L13と接続される。電源配線L12および接地配線L13は、パッドと同じ最上層の金属配線層を用いて、下層に設けられた電源配線よりも幅広に形成される。これによってIRドロップを抑制することができる。セル23は、通常のバッファセルとは異なり、バッファセル21,22,31~34に供給する制御信号の電圧レベルをVDDレベルからVSSQレベルに昇圧するレベルアップシフタが設けられる。セル23は、信号線L3を介して制御論理回路8から制御信号を受け、電圧レベルを昇圧した制御信号をバス信号線L8,L9を介して各バッファセルに供給する。バス信号線L8,L9は、第1列目のバッファセル31~34と第2列目のバッファセル21~23との間の隙間を利用して配置される。図7は、図6のパッド61~66,81~88と、図1の基材501上に設けられた配線パターンやランドなどとの接続関係を示す平面図である。図7を参照して、基材上には半導体チップ1が搭載された領域に近接する側から順に、グランド配線503A、電源配線503B,503C、および複数のランド504が設けられる。グランド配線503Aは、半導体チップ1が搭載された領域のまわりを周回するリング状の配線パターンである。半導体チップ1に近接する側に配置されたグランド配線503Aおよび電源配線503B,503Cと接続するために、基板の辺14に近接した第1列目に電源電圧および接地電圧用のパッド81~88が設けられる。これにより、電源電圧および接地電圧供給用のボンディングワイヤの長さをより短くできるので、IRドロップによる電源電圧および接地電圧の変化を抑制することができる。具体的に、グランド配線503Aは、半導体チップ1に形成された接地電圧VSSQ用のパッド81,83,85および接地電圧VSS用のパッド87と、ボンディングワイヤ507Aを介して接続される。電源配線503Bは、半導体チップ1に形成された電源電圧VDD用のパッド86とボンディングワイヤ507Bを介して接続される。電源配線503Cは、半導体チップ1に形成された電源電圧VCCQ用のパッド82,84,88とボンディングワイヤ507Cを介して接続される。複数のランド504は、DQx信号用のパッド61~66とボンディングワイヤ508を介して接続される。図8は、図6のセル21,23の構成を模式的に示す回路図である。図8を参照して、バッファセル21は、対応のパッド62に入力されたデータ信号を増幅する入力ドライバ211,212と、出力信号doutを増幅する出力ドライバ215,216と、VCCQレベルの入力信号をVDDレベルに降圧するレベルシフタL/S:LevelShifter213と、VDDレベルの出力信号doutをVCCQレベルに昇圧するレベルシフタ214とを含む。初段の入力ドライバ211は、カレントミラータイプのセンスアンプであり、パッド62から入力された信号の電圧と、バス信号線L14を介して受けた参照電圧Vrefとを比較して、比較結果を出力する。図8に示すように、専用インターフェース部10には、参照電圧Vrefを半導体チップの外部から受けるための入力バッファセル50が設けられている。入力バッファセル50は抵抗素子51とESD保護回路52とを含む。パッド58は、抵抗素子51およびESD保護回路52を介してバス信号線L14と接続される。最終段の出力ドライバ216は、駆動能力を調整するためのOCDOffChipDriver機能と、信号反射を低減するためのODTOnDieTermination機能とを有する。OCD/ODT機能を制御するための制御信号PCD15,NCD15がバス信号線L8,L9を介して出力ドライバ216に供給される。図8に示すように、制御信号PCD15,NCD15は、制御論理回路8から出力された制御信号PCD,NCDを、セル23に設けられたレベルアップシフタLUSFT:LevelUpShifter231,232によって、VDDレベルからVCCQレベルにそれぞれシフトアップすることによって生成される。このように、専用インターフェース部のバッファセル21には、高速のデータ転送を可能とするために通常のバッファセルよりも多くの回路が追加されている。このため、通常のバッファセルに比べてより多くの回路面積が必要となる。[比較例1]図9は、図6の第1の比較例としての半導体チップのレイアウトを模式的に示す平面図である。図9の例では、バッファセルが1列に配置される。図9のバッファセル21A~23A,31A~33Aが、図6のバッファセル21~23,31~33にそれぞれ対応する。図9では、さらに、ESD保護回路が設けられたセル901,902,907、標準の入出力バッファセル906、およびブリッジセル905が示される。セル901に設けられたESD保護回路は電源電圧VCCQ用のパッド84と接続され、セル902に設けられたESD保護回路は接地電圧VSSQ用のパッド85と接続される。セル907に設けられたESD保護回路は、接地電圧VSSQa用のパッド137と接続部C22を介して接続される。標準入出力バッファセル906は信号用のパッド136と接続部C21を介して接続される。図9のようにバッファセルを1列に配列した場合には、各バッファセルの横幅X方向の長さは、各列のパッドのピッチに等しくなる。このため、図8で説明したような多機能の回路を配置しようとすると、各バッファセルの寸法がY方向縦方向に長くならざるを得ない。図8で説明したプリドライバ215と、OCD/ODT機能を有する出力ドライバ216との間には多数通常30本程度の信号線が設けられているので、細長いレイアウトにすると隣接する信号線同士の間隔が十分にとれず線間容量が増大するという問題が生じる。さらに、各信号線の長さも長くなるので高速動作には不利である。さらに、図9の場合には、従来の設計に従ったセル901,902,906,907と、SDRAM専用のセル21A~23A,31A~33Aとでは、Y方向の長さが異なる。このため、セルの高さを調整するための無駄な領域903,904が生じてしまう。これに対して、図6に示したレイアウトの場合には、各バッファセルの横幅X方向の長さがパッドピッチの2倍になるので、信号線間の容量を抑制するともに信号線の長さを短くすることができ、設計も容易である。さらに、各バッファセルの縦方向の長さを従来の設計によるセルに合わせることができる。これにより、従来の設計に従ったセルを、周回電源線の接続位置などを変更することなくそのまま使用することができ、設計変更のための無駄な工数を必要としない。パッドピッチは図9の比較例1の場合と同じであるので、図9の場合に比べてチップサイズが増大することもない。[比較例2]第2の比較例として、特開2004-179184号公報特許文献1を挙げる。この文献の図2に示された半導体チップでは、2列の入出力セル3a,3bバッファセルとも称するに対して1列の信号入出力用のパッド4a,4bが設けられている。したがって、パッド4aから対応の入出力セル3aまでの配線長と、パッド4bから対応の入出力セル3bまでの配線長とには差が生じる。この配線長の差は、概ね入出力セルの長さ寸法Laに等しい。パッド4aから対応の入出力セル3aまでの配線長自体も、概ね入出力セルの長さ寸法Laであり、本実施の形態による半導体装置の場合に比べて長くなる。これに対して、本実施の形態による半導体装置の場合には、図3、図6で説明したように、2列の入出力セルに対して2列のパッドが設けられるただし、必ずしも2列には限定されず、3列以上であってもよい。基板内側の列に位置するパッド群は、信号の入出力に用いられ、その一部が基板外側の第1列目の入出力セルと接続され、残りが基板内側の第2列目の入出力セルと接続される。基板外側の列に位置するパッド群は、基板外側の第1列目の入出力セル上に配置され、主として電源電圧および接地電圧を受けるために用いられる。したがって、本実施の形態の場合には、基板内側に位置する信号用パッドから第1列目および第2列目の入出力セルの各々までの配線長の差は、概ね入出力セルの長さ寸法の半分になるので、上記の第2の比較例に比べてより短くできる。基板内側に位置するパッドから第2列目の入出力セルまでの配線長自体も第2の比較例に比べて短い。なお、後述するように、基板内側に位置する信号用パッドから第1列目および第2列目の入出力セルの各々までの配線長の差は、図10に示す実施の形態2の場合にはさらに小さくなり、図11に示す実施の形態3の場合にはほとんどなくなる。<実施の形態2>図10は、この発明の実施の形態2による半導体装置を構成する半導体チップにおけるバッファセルおよびパッドのレイアウトを模式的に示す平面図である。図10に示すレイアウトでは、パッドとバッファセルとの接続位置、ならびに制御論理回路8から引き出された信号線とバッファセルとの接続位置が、図6で説明した実施の形態1の場合と異なる。以下、具体的に説明する。図10を参照して、バッファセル21は、対応のパッド62から引き出された配線L10と、基板SUBの辺14寄りの端部に設けられた接続部層間絶縁層を貫通するビア導体C1を介して接続される。バッファセル22は、対応のパッド64から引き出された配線L11と、基板SUBの辺14寄りの端部に設けられた接続部C2を介して接続される。一方、バッファセル31~34の場合には、基板SUBの辺14と反対側の端部に、接続部C4,C7,C10,C13が設けられる。バッファセル31~34は、各々に対応するパッド61,63,65,66と接続部C4,C7,C10,C13をそれぞれ介して接続される。バッファセル21,22,31~34と制御論理回路8から引き出された信号線L1,L2,L4~L6との接続は次のとおりである。バッファセル21,22は、制御論理回路8から引き出された信号線L1,L2と、基板SUBの辺14と反対側の端部でそれぞれ接続される。バッファセル31~34は、制御論理回路8から引き出された信号線L4~L7と、基板SUBの辺14寄りの端部でそれぞれ接続される。上記のレイアウトによれば、図6の場合に比べて、パッドから基板外側の第1列目のバッファセルまでの距離と、パッドから基板内側の第2列目のバッファセルまでの距離の差を小さくすることができる。この結果、パッドごとの信号伝搬遅延の差をより小さくできる。なお、第1列目のバッファセル31~34を180°反転すれば、第2列目のバッファセル21,22と全く同じ構造になる。すなわち、パッドまたはパッドから引き出された配線とバッファセルとの接続位置、ならびに制御論理回路から引き出された信号線とバッファセルとの接続位置は、バッファセルごとに同一である。したがって、全てのバッファセルを同一の設計にすることができるので、設計工数を短縮することができる。図10のその他の点は図6の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。なお、図10のパッド61~66,81~88と、図1の基材501上に設けられた電源/グランド配線およびランドなどとの接続関係は、図7の場合と同様である。すなわち、図1の基材501上には、半導体チップが搭載された領域に近接する側から順に、グランド配線、電源配線、および複数のランドが設けられる。基材501上のグランド/電源配線により近接した基板外側の第1列目に、電源電圧および接地電圧用のパッド81~88が設けられる。一方、複数のランドと接続されるDQx信号用のパッド61~66は、基板内側の第2列目に設けられる。<実施の形態3>図11は、この発明の実施の形態3による半導体装置を構成する半導体チップにおけるバッファセルおよびパッドのレイアウトを模式的に示す平面図である。図11では、図解を容易にするために、パッド61~66、電源配線L12、および接地配線L13にハッチングを付している。実施の形態2のレイアウトでは、基板内側の第2列目のパッド61~66が第1列目のバッファセル31~34の上部に配置されていた。これに対して、図11のレイアウトでは、基板内側の第2列目のパッド61~66が、第1列目のバッファセル31~34と第2列目のバッファセル21,22との中央に位置する対称線SL上に配置される。バッファセル21,22は、対応のパッド62,64と、基板SUBの辺14寄りの端部にそれぞれ設けられた接続部C1,C2を介して接続される。バッファセル31~34は、対応のパッド61,63,65,66と、基板SUBの辺14と反対側の端部にそれぞれ設けられた接続部C4,C7,C10,C13を介して接続される。上記のレイアウトによれば、信号用のパッドから第1列目のバッファセル31~34までの信号経路と、信号用のパッドから第2列目のバッファセル21,22までの信号経路とを、等長にできる。この結果、実施の形態2の場合に比べて、バッファセルごとの信号伝搬遅延の差をさらに小さくすることができる。なお、接続部C1,C2,C4,C7,C10,C13は必ずしもバッファセルの端部に設けなくてもよい。対称線SLから第1列目のバッファセル用の接続部C4,C7,C10,C13までの距離と、対称線SLから第2列目のバッファセル用の接続部C1,C2までの距離とを等長にするように接続部を配置すれば上記と同じ効果が得られる。図11のその他の点は図10の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。なお、図11のパッド61~66,81~88と、図1の基材501上に設けられた電源/グランド配線およびランドなどとの接続関係は、図7の場合と同様である。すなわち、図1の基材501上には、半導体チップが搭載された領域に近接する側から順に、グランド配線、電源配線、および複数のランドが設けられる。基材501上のグランド/電源配線により近接した基板外側の第1列目に、電源電圧および接地電圧用のパッド81~88が設けられる。一方、複数のランドと接続されるDQx信号用のパッド61~66は、基板内側の第2列目に設けられる。<実施の形態4>図12は、この発明の実施の形態4による半導体装置を構成する半導体チップにおけるバッファセルおよびパッドのレイアウトを模式的に示す平面図である。図12では、図解を容易にするために、パッド61~66、電源配線L12、および接地配線L13にハッチングを付している。図12の半導体チップは、図11の第1列目に設けられたパッド82~87よりもさらに基板外側辺14寄りの位置に設けられたパッド82A~87Aを含む点で、図11の半導体チップと異なる。パッド82A~87Aは、パッド82~87にそれぞれ接続される。パッド82A,84Aは、パッド82,84とともに電源電圧VCCQを外部から受けるために用いられる。パッド83A,85Aは、パッド83,85とともに接地電圧VSSQを外部から受けるために用いられる。パッド86Aは、パッド86とともに電源電圧VDDを外部から受けるために用いられる。パッド87Aは、パッド87とともに接地電圧VSSを外部から受けるために用いられる。以上の構成によれば、電源電圧および接地電圧を外部から受けるためのボンディングワイヤの本数を倍増できるので、IRドロップを図11の場合よりも低減することができる。図12のその他の点は図11の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。なお、図12のパッド61~66,82~87,82A~87Aと、図1の基材501上に設けられた電源/グランド配線およびランドなどとの接続関係は、図7の場合と同様である。すなわち、図1の基材501上には、半導体チップが搭載された領域に近接する側から順に、グランド配線、電源配線、および複数のランドが設けられる。基材上のグランド/電源配線と接続するために、基板の辺14に近接した第1、第2列目に電源電圧および接地電圧用のパッド82~87,82A~87Aが設けられる。一方、複数のランドと接続されるDQx信号用のパッド61~66は、基板の辺14から離間した第3列目に設けられる。<実施の形態5>図13は、この発明の実施の形態5による半導体装置を構成する半導体チップにおけるバッファセルおよびパッドのレイアウトを模式的に示す平面図である。図13では、図解を容易にするために、パッド61~66、電源配線L12、および接地配線L13にハッチングを付している。図13に示すレイアウトでは、制御論理回路8から引き出された信号線L1,L2,L4~L7とバッファセル21,22,31~34との接続位置が、図11に示す実施の形態3の場合と異なる。すなわち、図13の場合には、バッファセル21,22は、それぞれ制御論理回路8から引き出された信号線L1,L2と、基板SUBの辺14寄りの端部で接続される。バッファセル31~34は、それぞれ制御論理回路8から引き出された信号線L4~L7と、基板SUBの辺14と反対側の端部で接続される。上記レイアウトによれば、図11の場合に比べて、第1列目のバッファセル31~34と制御論理回路8との間の信号伝搬遅延と、第2列目のバッファセル21,22と制御論理回路8との間の信号伝搬遅延との差をさらに小さくすることができる。図13のその他の点は図11の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。なお、図13のパッド61~66,81~88と、図1の基材501上に設けられた電源/グランド配線およびランドなどとの接続関係は、図7の場合と同様である。すなわち、図1の基材501上には、半導体チップが搭載された領域に近接する側から順に、グランド配線、電源配線、および複数のランドが設けられる。基材501上のグランド/電源配線により近接した基板外側の第1列目に、電源電圧および接地電圧用のパッド81~88が設けられる。一方、複数のランドと接続されるDQx信号用のパッド61~66は、基板内側の第2列目に設けられる。<実施の形態6>図14は、この発明の実施の形態6による半導体装置を構成する半導体チップにおけるバッファセルおよびパッドのレイアウトを模式的に示す平面図である。図14では、図解を容易にするために、パッド61~67、電源配線L12、および接地配線L13にハッチングを付している。図14の半導体チップのレイアウトは、基板外側の第1列目のバッファセル31~34と、基板内側の第2列目のバッファセル21~24とが、基板SUBの辺14側から見て揃うように配置されている点で、図13の半導体チップのレイアウトと異なる。第1列目のパッド82~89と第2列目のパッド61~67とが千鳥状に配置される点は、図13の場合と同じである。各バッファセルと対応のパッドとが接続される位置は、図13の場合と同様である。すなわち、バッファセル21,22,24は、対応のパッド62,64,67と、基板SUBの辺14寄りの端部にそれぞれ設けられた接続部C1,C2,C15を介して接続される。バッファセル31~34は、対応のパッド61,63,65,66と、基板SUBの辺14と反対側の端部にそれぞれ設けられた接続部C4,C7,C10,C13を介して接続される。ただし、バッファセルが千鳥状に配列されていないので、実施の形態1~5の場合に比べて接続部の位置がY方向にずれている。上記の構成によっても、実施の形態3,5で説明した効果と同様の効果を奏することができる。図14のその他の点は図13の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。なお、図14のパッド61~67,82~89と、図1の基材501上に設けられた電源/グランド配線およびランドなどとの接続関係は、図7の場合と同様である。すなわち、図1の基材501上には、半導体チップが搭載された領域に近接する側から順に、グランド配線、電源配線、および複数のランドが設けられる。基材501上のグランド/電源配線により近接した基板外側の第1列目に、電源電圧および接地電圧用のパッド81~88が設けられる。一方、複数のランドと接続されるDQx信号用のパッド61~66は、基板内側の第2列目に設けられる。図15は、図14のレイアウトにさらに標準の入出力バッファセルなどを追加した場合のレイアウトの一例を示す平面図である。図15のレイアウトでは、ESD保護回路が設けられたセル901,902,907、標準の入出力バッファセル906、およびブリッジセル905が追加される。セル907に設けられたESD保護回路は、接地電圧VSSQa用のパッド137と接続部C22を介して接続される。標準入出力バッファセル906は信号用のパッド136と接続部C21を介して接続される。図15の例では、従来の設計によるセル901,902,906,907のY方向の長さと、SDRAM専用のセル21~23,31~33のY方向の長さとが同じである。このため、従来の設計によるセルを、周回電源線との接続位置などを変更することなくそのまま使用することができ、設計変更のための無駄な工数を必要としない。今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"