"半導体基板と、前記半導体基板の表面から所定の深さに設けられ、第1導電型を有する第1の半導体層と、前記第1の半導体層の表面から環状に形成された、第2導電型を有するガードリングと、前記ガードリングの外側で、前記第1の半導体層の表面から所定の深さに配設されたジャンクションバリアとしての埋め込み半導体層と、前記第1の半導体層および前記ガードリングに接するように配置された金属層を具備したショットキーバリア型半導体装置。請求項1に記載のショットキーバリア型半導体装置であって、前記ジャンクションバリアは、前記ガードリングの外側に、所定の間隔で形成された複数の埋め込み半導体層で構成される半導体装置。請求項1に記載のショットキーバリア型半導体装置であって、前記ジャンクションバリアは、前記ガードリングの外側に、所定の間隔を隔てて形成されたリング状の埋め込み半導体層で構成される半導体装置。請求項1乃至3のいずれか1項に記載のショットキーバリア型半導体装置であって、前記ジャンクションバリアは前記ガードリングの内側および外側の両方に配置されているショットキーバリア型半導体装置。請求項4に記載のショットキーバリア型半導体装置であって、前記ガードリングと前記ジャンクションバリアとの距離及び、隣接する前記ジャンクションバリア間の距離は、ピンチオフ時の空乏層の伸びる範囲であるショットキーバリア型半導体装置。請求項4に記載のショットキーバリア型半導体装置であって、前記ガードリングの少なくとも一部は、前記ジャンクションバリアと同一工程で形成されるショットキーバリア型半導体装置。上記特許文献2のショットキーバリアダイオードにおいては、埋め込み領域がフローティング構造であるため、埋め込み領域と一導電型半導体層のエネルギーバンドはフラットとなり、順方向電圧印加時に埋め込み領域周囲に空乏層が広がることはなく、ショットキー接合面積を損なうことがない。しかしながら、埋め込まれた埋め込みバリア105BP層の空乏層は、チップ周縁のガードリング部のP型層からの空乏層と同一電位になって初めて空乏層は横方向に延びる。従って、逆耐圧の立ち上がり時のリーク電流はガードリングによって決まるが、空乏層がガードリングと埋め込み層ジャンクションバリアでつながった耐圧ピンチオフ電圧以上に至った電圧で、ガードリングのみの場合よりもリーク電流を低減することが可能となる。しかしながら、リーク電流を低減することは、高い駆動電圧稼動時における、低LOSS化にとって重要な課題である。本発明は、前記実情に鑑みてなされたもので、リーク電流IRの低減を維持しつつ耐圧の向上をはかることのできるショットキーバリア型半導体装置を提供することを目的とする。そこで本発明は、半導体基板と、前記半導体基板の表面から所定の深さに設けられ、第1導電型を有する第1の半導体層と、前記第1の半導体層の表面から環状に形成された、第2導電型を有するガードリングと、前記ガードリングの外側で、前記第1の半導体層の表面から所定の深さに配設されたジャンクションバリアとしての埋め込み半導体層と、前記第1の半導体層および前記ガードリングに接するように配置された金属層を具備したことを特徴とする。また本発明は、前記ショットキーバリア型半導体装置であって、前記ジャンクションバリアは、前記ガードリングの外側に、所定の間隔で形成された複数の埋め込み半導体層で構成される。また本発明は、前記ショットキーバリア型半導体装置であって、前記ジャンクションバリアは、前記ガードリングの外側に、所定の間隔を隔てて形成されたリング状の埋め込み半導体層で構成される。また本発明は、前記ショットキーバリア型半導体装置であって、前記ジャンクションバリアは前記ガードリングの内側および外側の両方に配置されている。また本発明は、前記ショットキーバリア型半導体装置であって、前記ガードリングと前記ジャンクションバリアとの距離及び、隣接する前記ジャンクションバリア間の距離は、ピンチオフ時の空乏層の伸びる範囲である。また本発明は、前記ショットキーバリア型半導体装置であって、前記ガードリングの少なくとも一部は、前記ジャンクションバリアと同一工程で形成される。本発明のショットキーバリア型半導体装置によれば、ガードリングの外側にジャンクションバリアを配することで、リーク電流を小さく維持しつつ、空乏層の伸びによるピンチオフを促進し、高耐圧化をはかることができる。またショットキー接合面積は従来構造と同一のため、順方向電圧VF特性は維持される。以下本発明の実施の形態について、図面を参照しながら詳細に説明する。実施の形態1図1は、本発明の実施の形態1におけるショットキーバリア型半導体装置の断面図である。本実施の形態のショットキーバリア型半導体装置は、ガードリング4の外側に所定の間隔で形成された複数の埋め込み構造のジャンクションバリア5oを配置し、空乏層の伸びを促進し高耐圧化を図るものである。半導体基板と、前記半導体基板の表面から所定の深さに設けられ、第1導電型を有する第1の半導体層と、前記第1の半導体層の表面から環状に形成された、第2導電型を有するガードリングと、前記ガードリングの外側で、前記第1の半導体層の表面から所定の深さに配設されたジャンクションバリア5oとしての埋め込み半導体層と、前記第1の半導体層および前記ガードリングに接するように配置された金属層を具備したことを特徴とする。すなわちこのショットキーバリア型半導体装置は、N型シリコン基板1上に第1導電型の第1の半導体層として、N型エピタキシャル層2を有し、この、N型エピタキシャル層2の表面から第2導電型の埋め込み構造のジャンクションバリア5としてのP型領域を所定の間隔で配置したものである。この時Nエピタキシャル層2の濃度はN型シリコン基板1より低濃度である。またN型エピタキシャル層2の表面には、第2導電型の半導体層からなるガードリング4が形成され、その深さはジャンクションバリア5,5oと同程度である。そしてN型エピタキシャル層2とガードリング4に接するようにショットキーメタル6が配置される。本実施の形態のショットキーバリア半導体装置は、前記ショットキーメタル6の上層には電極層7としての金属層を具備し、ガードリング4はジャンクションバリア5の不純物濃度以上の不純物濃度であることを特徴とする。N型シリコン基板1の最表面に形成されたN型エピタキシャル層2上に開口部を備えたシリコン酸化膜8が、その開口部からN型エピタキシャル層2の表面が露出するよう形成される。露出したN型エピタキシャル層2表面にはショットキーメタル6を蒸着し、ショットキー接合状態を形成している。またN型エピタキシャル層2には、イオン注入法等でボロンを注入することで形成された高濃度P型半導体層であるガードリング4が環状に形成され、アルミニウムからなるアノード電極7がショットキーメタル6を被覆している。さらにN型シリコン基板1のN型エピタキシャル層2と相対する側には、オーミック接触された金、銀などからなるカソード電極9が形成されている。ここで、ジャンクションバリア5の配置は、ガードリング4の濃度および位置、ジャンクションバリア5とNエピタキシャル層2の濃度との関係によって、前記ガードリングと前記ジャンクションバリアとの距離L1及び、隣接する前記ジャンクションバリア間の距離L2は、ピンチオフ時の空乏層の伸びる範囲である。またL1≧L2とするのが望ましい。逆耐圧が高くなるほど、ガードリング4からの空乏層の長さは長くなる。この時、ある一定の逆耐圧になると隣接するジャンクションバリア5との空乏層と一体化して空乏層は更に広がる。従って、ガードリング4から隣りのジャンクションバリアに最初に空乏層同志が一体化し、さらに、続けてその隣りのジャンクションバリアへと、空乏層同志が相互に雪だるま式に重なり合う。従って、ガードリングと隣りのショットキーバリア間との距離L2を短く、相互のジャンクションバリア間の距離L1を長くする事によって低い逆耐圧であっても隣接する空乏層との連結がしやすく一体化しやすい構成を得る事が出来るためである。次に、本発明の実施の形態1のショットキーバリア型半導体装置の製造工程について説明する。図2a~dは、実施の形態1におけるショットキーバリア型半導体装置の製造方法を示す図である。まずNシリコン基板1上にエピタキシャル法で所望の濃度を有するエピタキシャル層図4は、本発明の実施の形態2におけるショットキーバリア型半導体装置の断面図である。前記実施の形態1では、ガードリング4の内側及び外側にジャンクションバリア5を配置したが、本実施の形態では、ガードリング4の内側を埋め込みバリアではなく表面から形成したピラー型のジャンクションバリア5Pを形成したものである。この例においてもジャンクションバリア5Pおよび5oを、ガードリングの内側および外側の両方に配置している。他の構成については、前記実施の形態1のショットキーバリア型半導体装置と同様であるため、ここでは説明を省略し、同一部位には同一符号を示した。次に、本発明の実施の形態2のショットキーバリア型半導体装置の製造工程について説明する。図5a~dは、実施の形態1におけるショットキーバリア型半導体装置の製造方法を示す図である。この工程については、本発明の実施の形態2におけるショットキーバリア型半導体装置の製造工程と同様であり、フォトリソグラフィにおけるレジストRのマスクを変更するのみでよく、耐圧の向上を図ることができる。このようにして形成された本実施の形態のショットキーバリア型半導体装置の逆方向耐圧と逆方向リーク電流IRとの関係を測定した結果を、リーク電流は本来のピラー構造のジャンクションバリアをもつショットキーバリア型半導体装置と同程度であるが、耐圧は向上する。図6は、本発明の実施の形態3におけるショットキーバリア型半導体装置の断面図である。前記実施の形態1では、ジャンクションバリア5はガードリング4の内側及び外側に配置したが、本実施の形態では、ジャンクションバリア5oをガードリング4の外側にのみ配置したものである。他の構成については、前記実施の形態1のショットキーバリア型半導体装置と同様であるため、ここでは説明を省略し、同一部位には同一符号を示した。次に、本発明の実施の形態3のショットキーバリア型半導体装置の製造工程について説明する。図7a~dは、実施の形態1におけるショットキーバリア型半導体装置の製造方法を示す図である。この工程については、本発明の実施の形態1におけるショットキーバリア型半導体装置の製造工程と同様であり、フォトリソグラフィにおけるレジストRのマスクを変更するのみでよく、耐圧の向上を図ることができる。このようにして形成された本実施の形態のショットキーバリア型半導体装置の逆方向耐圧と逆方向リーク電流IRとの関係を測定した結果、リーク電流は図8のショットキーバリア型半導体装と同程度であるが、耐圧は向上することがわかる。なお、ショットキーメタルとしては、チタン、アルミニウム、ニッケル、モリブデン、バナジウム、クロム、タングステン、パラジウム、白金等の各種金属から選択可能であり、また成膜方法についても、真空蒸着やスパッタリングなどの方法が適用可能である。またカソード電極あるいはアノード電極としてはアルミニウムを含む金属などで形成するが、適宜変更可能であることは言うまでもない。また前記実施の形態では、ジャンクションバリアとガードリングは同一工程で形成したが、不純物濃度、注入深さなどを調整しつつ別工程で形成してもよい。また、ジャンクションバリアのN型半導体層中でのP型半導体層の幅はガードリングの幅の2分の1以下であるのが望ましい。これによりP型からなるジャンクションバリア層の幅を狭くして、順方向電流印加時の電流通路としてのN型エピ領域が広くなるので低VF化特性が得られるという効果を奏功する。また、前記実施の形態ではジャンクションバリアはリング状に形成したが、所定の間隔を隔して間欠的に形成してもよい。その他の製造方法N型シリコン基板表面にエピタキシャル成長によりN型半導体層を形成した、NepiNsub基板に、酸化パターニングを行って所定の位置にN型の高エネルギ注入および必要によりドライブイン拡散を行ってN型半導体層上に所望の不純物濃度比抵抗を有するN型層を形成してもよい。以上、本発明の実施例を示したが、本発明の実施の形態は上述した図面及びおよび記述に限定されるものではない。"