"n型エンハンスメントモード電界効果トランジスタを用いてなる信号増幅器と、前記信号増幅器を外部から入力されるコントロール電圧に応じてスタンバイ状態とするロジック回路とを具備してなるスタンバイ機能付き増幅器において、前記ロジック回路は、入力段用の第1の反転アンプと出力段用の第2の反転アンプとを具備し、前記第2の反転アンプの電源電圧を前記信号増幅器の電源電圧と同一とする一方、前記第1の反転アンプの電源電圧に前記コントロール電圧を用いるよう構成されてなることを特徴とするスタンバイ機能付き増幅器。前記信号増幅器は、第1及び第2の信号増幅用電界効果トランジスタを用いてなり、前記第1及び第2の信号増幅用電界効果トランジスタは、前記第1の信号増幅用電界効果トランジスタのドレインと前記第2の信号増幅用電界効果トランジスタのソースが相互に接続されると共に、前記第1の信号増幅用電界効果トランジスタのソースがソースインダクタを介してグランドに接続されて縦続接続とされ、前記第1の信号増幅用電界効果トランジスタのゲートに被増幅信号が印加可能とされる一方、前記第2の信号増幅用電界効果トランジスタのドレインに増幅信号が出力可能とされ、前記第2の信号増幅用電界効果トランジスタのドレインには、チョークインダクタを介して外部から電源電圧が印加可能とされ、前記ロジック回路は、前記入力段用の第1の反転アンプが第1及び第2のロジック回路用電界効果トランジスタを具備してなる一方、前記出力段用の第2の反転アンプが第3及び第4のロジック回路用電界効果トランジスタを具備してなり、前記第1のロジック回路用電界効果トランジスタのゲートは、ゲート接地用抵抗器を介してグランドに接続されると共に、ゲート入力用ダイオードのカソードに接続され、前記入力用ダイオードのアノードは、ゲート入力抵抗器を介して外部からコントロール電圧が印加可能とされる一方、前記第1のロジック回路用電界効果トランジスタのドレインは、前記第2及び第3のロジック回路用電界効果トランジスタのゲートと共に、第1の電源印加用抵抗器を介して前記外部からのコントロール電圧が印加可能とされ、前記第2のロジック回路用電界効果トランジスタのドレインは、前記第4のロジック回路用電界効果トランジスタのゲートと共に、第2の電源印加用抵抗器を介して前記外部からのコントロール電圧が印加可能とされ、前記第1乃至第3のロジック回路用電界効果トランジスタのソースは、共にグランドに接続され、前記第4のロジック回路用電界効果トランジスタのドレインは、第3の電源印加用抵抗器及び電源印加用共用抵抗器を介して前記第2の信号増幅用電界効果トランジスタのドレインに接続されて前記電源電圧の印加を可能とし、前記第3のロジック回路用電界効果トランジスタのドレインと前記第4のロジック回路用電界効果トランジスタのソースが相互に接続されると共に、ソースドレイン接地用抵抗器を介してグランドに接続され、前記第3のロジック回路用電界効果トランジスタのドレインと前記第4のロジック回路用電界効果トランジスタのソースの相互の接続点と前記第1の信号増幅用電界効果トランジスタのゲートとの間に、第1のゲートバイアス印加用バイアス回路が、前記第3のロジック回路用電界効果トランジスタのドレインと前記第4のロジック回路用電界効果トランジスタのソースの相互の接続点と前記第2の信号増幅用電界効果トランジスタのゲートとの間に、第2のゲートバイアス印加用バイアス回路が、それぞれ設けられると共に、前記第2の信号増幅用電界効果トランジスタのゲートが、バイパスキャパシタを介してグランドに接続されてなることを特徴とする請求項1記載のスタンバイ機能付き増幅器。前記第1のロジック回路用電界効果トランジスタのドレインが第1の電源印加用抵抗器を介して第1の電源ライン用ダイオードのカソードに接続され、前記第2のロジック回路用電界効果トランジスタのドレインが第2の電源印加用抵抗器を介して第2の電源ライン用ダイオードのカソードに接続され、前記第1及び第2の電源ライン用ダイオードのアノードは、共に前記電源印加用共用抵抗器を介して前記第2の信号増幅用電界効果トランジスタのドレインに接続されてなることを特徴とする請求項2記載のスタンバイ機能付き増幅器。前記第1のロジック回路用電界効果トランジスタのドレインに一端が接続された第1の電源印加用抵抗器の他端と、前記第2のロジック回路用電界効果トランジスタのドレインに一端が接続された第2の電源印加用抵抗器の他端とが相互に接続されると共に、ダイオードのカソードに接続され、前記ダイオードのアノードが、前記電源印加用共用抵抗器を介して前記第2の信号増幅用電界効果トランジスタのドレインに接続されてなることを特徴とする請求項2記載のスタンバイ機能付き増幅器。しかしながら、ロジック回路42を動作させるためにロジック回路電源電圧印加端子21には、ある一定のバイアスが印加されているため、ロジック回路電源電圧印加端子21には、抵抗27及びオン状態となっている第2のロジック回路用FET4のゲートを介してグランドに流れるゲート順方向電流と、抵抗28及びオン状態となっている第2のロジック回路用FET4のドレインソース間に流れる電流の和が流れてしまう。すなわち、移動体通信機器のバッテリー寿命を延長するために増幅器をスタンバイ状態としているにも関わらず、ロジック回路42の内部に流れる動作電流を零とすることができないため、低消費電流化の実現が困難になってしまう。本発明は、上記実状に鑑みてなされたもので、スタンバイ状態を制御するためのロジック回路を備えながらも増幅器をスタンバイ状態に設定した場合における消費電流を零にすることができるスタンバイ機能付き増幅器を提供するものである。上記本発明の目的を達成するため、本発明に係るスタンバイ機能付き増幅器は、n型エンハンスメントモード電界効果トランジスタを用いてなる信号増幅器と、前記信号増幅器を外部から入力されるコントロール電圧に応じてスタンバイ状態とするロジック回路とを具備してなるスタンバイ機能付き増幅器において、前記ロジック回路は、入力段用の第1の反転アンプと出力段用の第2の反転アンプとを具備し、前記第2の反転アンプの電源電圧を前記信号増幅器の電源電圧と同一とする一方、前記第1の反転アンプの電源電圧に前記コントロール電圧を用いるよう構成されてなるものである。かかる構成において、前記信号増幅器は、第1及び第2の信号増幅用電界効果トランジスタを用いてなり、前記第1及び第2の信号増幅用電界効果トランジスタは、前記第1の信号増幅用電界効果トランジスタのドレインと前記第2の信号増幅用電界効果トランジスタのソースが相互に接続されると共に、前記第1の信号増幅用電界効果トランジスタのソースがソースインダクタを介してグランドに接続されて縦続接続とされ、前記第1の信号増幅用電界効果トランジスタのゲートに被増幅信号が印加可能とされる一方、前記第2の信号増幅用電界効果トランジスタのドレインに増幅信号が出力可能とされ、前記第2の信号増幅用電界効果トランジスタのドレインには、チョークインダクタを介して外部から電源電圧が印加可能とされ、前記ロジック回路は、前記入力段用の第1の反転アンプが第1及び第2のロジック回路用電界効果トランジスタを具備してなる一方、前記出力段用の第2の反転アンプが第3及び第4のロジック回路用電界効果トランジスタを具備してなり、前記第1のロジック回路用電界効果トランジスタのゲートは、ゲート接地用抵抗器を介してグランドに接続されると共に、ゲート入力用ダイオードのカソードに接続され、前記入力用ダイオードのアノードは、ゲート入力抵抗器を介して外部からコントロール電圧が印加可能とされる一方、前記第1のロジック回路用電界効果トランジスタのドレインは、前記第2及び第3のロジック回路用電界効果トランジスタのゲートと共に、第1の電源印加用抵抗器を介して前記外部からのコントロール電圧が印加可能とされ、前記第2のロジック回路用電界効果トランジスタのドレインは、前記第4のロジック回路用電界効果トランジスタのゲートと共に、第2の電源印加用抵抗器を介して前記外部からのコントロール電圧が印加可能とされ、前記第1乃至第3のロジック回路用電界効果トランジスタのソースは、共にグランドに接続され、前記第4のロジック回路用電界効果トランジスタのドレインは、第3の電源印加用抵抗器及び電源印加用共用抵抗器を介して前記第2の信号増幅用電界効果トランジスタのドレインに接続されて前記電源電圧の印加を可能とし、前記第3のロジック回路用電界効果トランジスタのドレインと前記第4のロジック回路用電界効果トランジスタのソースが相互に接続されると共に、ソースドレイン接地用抵抗器を介してグランドに接続され、前記第3のロジック回路用電界効果トランジスタのドレインと前記第4のロジック回路用電界効果トランジスタのソースの相互の接続点と前記第1の信号増幅用電界効果トランジスタのゲートとの間に、第1のゲートバイアス印加用バイアス回路が、前記第3のロジック回路用電界効果トランジスタのドレインと前記第4のロジック回路用電界効果トランジスタのソースの相互の接続点と前記第2の信号増幅用電界効果トランジスタのゲートとの間に、第2のゲートバイアス印加用バイアス回路が、それぞれ設けられると共に、前記第2の信号増幅用電界効果トランジスタのゲートが、バイパスキャパシタを介してグランドに接続されてなるものが好適である。本発明によれば、スタンバイ状態の際に、ロジック回路での消費電流の発生を防止できるようにしたので、従来と異なり、スタンバイ状態での消費電流を確実に零とすることができるという効果を奏するものである。以下、本発明の実施の形態について、図1乃至図4を参照しつつ説明する。なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。また、本発明の実施の形態の一部の構成要素の符号については、便宜上、図5に示された構成要素の符号と同一とした。最初に、本発明の実施の形態におけるスタンバイ機能付き増幅器の基本構成例について、図1を参照しつつ説明する。本発明の実施の形態におけるスタンバイ機能付き増幅器の基本構成としては、信号増幅器101とロジック回路23とに大別されて構成されたものとなっている。信号増幅器101の入力段は、入力側DCカットキャパシタ7及び入力インピーダンス整合回路14を介して高周波信号入力端子17に接続される一方、出力段は、出力インピーダンス整合回路15及び出力側DCカットキャパシタ16を介して高周波信号出力端子18に接続されている。さらに、信号増幅器101の出力段には、電源電圧印加端子20に外部から印加された電源電圧が、チョークインダクタ12を介して印加されるようになっている。また、信号増幅器101の入力段には、ロジック回路23の出力に応じたバイアス電圧を出力するバイアス回路102が接続されたものとなっている。ロジック回路23は、第1及び第2の反転アンプ103,104を中心に構成されたものとなっている。第1の反転アンプ103の入力段は、第2のコントロール電圧印加端子19bに接続され、この第2のコントロール電圧印加端子19bは、第1のコントロール電圧印加端子19aに接続されている。一方、第1の反転アンプ103の出力段は、第2の反転アンプ104の入力段に接続されている。また、第1の反転アンプ103には、第1のコントロール電圧印加端子19aに外部から印加されたコントロール電圧が、第2のロジック回路電源電圧端子21bを介して印加されるようになっている。一方、第2の反転アンプ104の出力段は、ロジック回路出力端子22を介してバイアス回路102の入力段に接続されている。また、第2の反転アンプ104には、電圧印加用共用抵抗器13及び第1のロジック回路電源電圧印加端子21aを介して、第1の反転アンプ103の出力段に印加された電源電圧が印加されるようになっている。次に、より具体的な回路構成例について、図2を参照しつつ説明する。なお、図1に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。最初に、この第1の具体回路構成例において、信号増幅器101は、第1及び第2の信号増幅用FET1,2を主たる構成要素としてが構成されたものとなっている。以下、具体的に回路接続について説明すれば、まず、第1の信号増幅用FET1のゲートは、入力側DCカットキャパシタ7及び入力インピーダンス整合回路14を介して高周波信号入力端子17に接続されると共に、第1のゲートバイアス印加用バイアス回路10に接続されている。一方、第2の信号増幅用FET2のゲートは、第2のゲートバイアス印加用バイアス回路11に接続されると共に、バイパスキャパシタ8を介してグランドに接続されている。また、第1の信号増幅用FET1のソースは、ソースインダクタ9を介してグランドに接続される一方、ドレインは、第2の信号増幅用FET2のソースと相互に接続されたものとなっている。そして、第2の信号増幅用FET2のドレインは、出力インピーダンス整合回路15及び出力側DCカットキャパシタ16を介して高周波信号出力端子18に接続されている。さらに、第2の信号増幅用FET2のドレインは、チョークインダクタ12を介して電源電圧印加端子20に接続されると共に、電源印加用共用抵抗器13を介して第1のロジック回路電源電圧印加端子21aに接続されている。ロジック回路23は、第1のロジック回路用FET3を主たる構成要素として第1の反転アンプ103が、第2乃至第4のロジック回路用FET4~6を主たる構成要素として第2の反転アンプ104が、それぞれ構成されたものとなっている。まず、第1のロジック回路用FET3のゲートは、ゲート接地用抵抗器26を介してグランドに接続されると共に、ゲート入力用ダイオード25のカソードに接続されており、このゲート入力用ダイオード25のアノードは、ゲート入力抵抗器24を介して第2のコントロール電圧印加端子19bに接続されている。第2のコントロール電圧印加端子19bは、第2のロジック回路電源電圧印加端子21bと共に、第1のコントロール電圧印加端子19aに接続されており、この第1のコントロール電圧印加端子19aには、外部から後述するようにスタンバイ機能の制御のための電圧が印加されるようになっている。第2のロジック回路電源電圧印加端子21bは、第1の電源印加用抵抗器27を介して第1のロジック回路用FET3のドレイン、第2のロジック回路用FET4のゲート、及び、第3のロジック回路用FET5のゲートに接続されると共に、第2の電源印加用抵抗器28を介して第2のロジック回路用FET4のドレイン及び第4のロジック回路用FET6のゲートに接続されている。また、第1乃至第3のロジック回路用FET3~5のソースは、共にグランドに接続されている。第3のロジック回路用FET5のドレインと第4のロジック回路用FET6のソースは相互に接続され、その接続点はロジック回路出力端子22に接続されると共に、ソースドレイン接地用抵抗器30を介してグランドに接続されている。さらに、第4のロジック回路用FET6のドレインは、第3の電源印加用抵抗器29を介して第1のロジック回路電源電圧印加端子21aに接続されている。そして、ロジック回路出力端子22は、第1及び第2のゲートバイアス印加用バイアス回路10,11に接続されており、その出力電圧が第1及び第2のゲートバイアス印加用バイアス回路10,11に印加されるようになっている。なお、この具体回路構成例においては、第1及び第2の信号増幅用FET1,2、及び、第1乃至第4のロジック回路用FET3~6には、n型エンハンスメントモードFETが用いられている。次に、かかる構成における動作について説明する。最初に、上記構成におけるスタンバイ機能付き増幅器を、通常の増幅器として動作させる場合、電源電圧印加端子20に、第1及び第2の信号増幅用FET1,2、並びに、ロジック回路23が動作するような電源電圧を印加すると共に、第1のコントロール電圧印加端子19aには、論理値Highに相当するコントロール電圧を印加する。これにより、第1のロジック回路用FET3は、オフ状態となる一方、第4のロジック回路用FET6は、オン状態となるため、ロジック回路出力端子22には、論理値Highに相当する電圧が出力される。その結果、第1のゲートバイアス印加用バイアス回路10及び第2のゲートバイアス印加用バイアス回路11を介して、第1及び第2の信号増幅用FET1,2のゲートにバイアスが供給され、第1及び第2の信号増幅用FET1,2は動作状態となる。この場合、第1及び第2のゲートバイアス印加用バイアス回路10,11の回路定数は、増幅器として所望の動作電流が得られるように最適化されているため、所望のバイアス点で第1及び第2の信号増幅用FET1,2が動作することとなる。かかる状態において、高周波信号入力端子17から入力インピーダンス整合回路14及び入力側DCカットキャパシタ7を介して入力された高周波信号被増幅信号は、第1の信号増幅用FET1のゲートに入力され、第2の信号増幅用FET2のドレインから出力される。そして、第2の信号増幅用FET2のドレインに出力された高周波信号は、出力インピーダンス整合回路15及び出力側DCカットキャパシタ16を介して高周波出力信号端子18に出力されるため、通常の増幅器としての動作が確保されることとなる。一方、増幅器をスタンバイ状態とする場合には、まず、第1のコントロール電圧印加端子19aに論理値Lowのコントロール電圧を印加する。これにより、第2のコントロール電圧印加端子19b及び第2のロジック回路電源電圧印加端子21bにも論理値Lowの電圧が印加されることとなる。そして、第1のロジック回路用FET3は、オフ状態となり、第2のロジック回路用FET4のゲート及び第3のロジック回路用FET5のゲートは、第1の電源印加用抵抗器27を介して論理値Lowに相当する電圧が印加されている第2のロジック回路電源電圧印加端子21bに接続されているため、同じくオフ状態となる。また、第4のロジック回路用FET6のゲートは、第2の電源印加用抵抗器28を介して論理値Lowに相当する電圧が印加されている第2のロジック回路電源電圧印加端子21bに接続されているため、同じくオフ状態となり、ロジック回路出力端子22には、0Vの電圧が出力されることとなる。そのため、第1のゲートバイアス印加用バイアス回路10及び第2のゲートバイアス印加用バイアス回路11にバイアスが印加されず、同様に、1及び第2の信号増幅用FET1,2のゲートにもバイアスが印加されず、結果として、第1及び第2の信号増幅用FET1,2はオフ状態となり、増幅器に流れる動作電流は零となる。この際、第1のロジック回路電源電圧印加端子21aには、チョークインダクタ12及び電源印加用共用抵抗器13を介して電源電圧印加端子20からの電源電圧が印加されているものの、第1のロジック回路電源電圧印加端子21aに接続されている第4のロジック回路用FET6は、先に述べたようにオフ状態であるため、従来回路例えば、図5参照と異なり、ロジック回路23の各ロジック回路用FET3~6に電流が流れることはなく、第1のロジック回路電源電圧印加端子21a、第2のロジック回路電源電圧印加端子21ab、及び、電電電圧印加端子20に流れる動作電流は零となる。すなわち、本発明の実施の形態におけるスタンバイ機能付き増幅器においては、スタンバイ状態における増幅器の動作電流及びロジック回路の動作電流を共に零にすることが可能となっている。例えば、図5に示された従来回路においては、スタンバイ状態におけるロジック回路42の動作電流、すなわち、ロジック回路電源電圧印加端子21に流れる動作電流と、増幅器の動作電流、すなわち、電源電圧印加端子20に流れる動作電流を足し合わせた値が、78μAであるのに対して、図2に示された具体回路構成例においては、電源電圧印加端子20に流れるスタンバイ状態の動作電流は、僅か1nAと、従来回路と比較して格段の改善がなされたものとなっており、移動体通信機器などに本発明の実施の形態におけるスタンバイ機能付き増幅器を用いることで格段のバッテリー寿命延長効果が期待できるものとなっている。次に、第2の具体回路構成例について、図3を参照しつつ説明する。なお、図1、図2に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。この第2の具体回路構成例は、図2に示された構成のロジック回路23における電源電圧の供給の仕方を変えたものである。まず、第1の電源印加用抵抗器27の一端が第1乃至第3のロジック回路用FET3~6のゲートに接続されている点は、図2に示された第1の具体回路構成例の場合と同様である。一方、第1の電源印加用抵抗器27の他端は、第1の電源ライン用ダイオード31のカソードに接続され、この第1の電源ライン用ダイオード31のアノードは、ロジック回路電源電圧印加端子21に接続されている。また、第2の電源印加用抵抗器28の一端が第2のロジック回路用FET4のドレイン及び第4のロジック回路用FET6のゲートに接続されている点も、図2に示された第1の具体回路構成例の場合と同様であるが、第2の電源印加用抵抗器28の他端は、第2の電源ライン用ダイオード32のカソードに接続され、この第2の電源ライン用ダイオード32のアノードは、ロジック回路電源電圧印加端子21に接続されている点が異なっている。なお、外部からのコントロール電圧は、コントロール電圧印加端子19に印加されるようになっている。かかる構成においては、第1及び第2のロジック回路用FET3,4、並びに、第4のロジック回路用FET6のドレインがロジック回路電源電圧端子21に接続される構成となっているが、第1及び第2の電源ライン用ダイオード31,32により、第1及び第2のロジック回路用FET3,4に印加される実際の動作電圧が低下せしめられるようになっているため、スタンバイ状態におけるロジック回路23へ流れる電流が大幅に削減され、先に図2に示された第1の具体回路構成例同様の効果を得ることができるものとなっている。次に、第3の具体回路構成例について、図4を参照しつつ説明する。なお、図1乃至図3のいずれかに示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。この第3の具体回路構成例は、図2に示された構成のロジック回路23における電源電圧の供給の仕方を変えたものである点は、図3に示された第2の具体回路構成例と同様であるが、その回路構成が第2の具体回路構成例とは異なるものである。すなわち、まず、第1の電源印加用抵抗器27の一端が第1乃至第3のロジック回路用FET3~6のゲートに接続されている点、及び、第2の電源印加用抵抗器28の一端が第2のロジック回路用FET4のドレイン及び第4のロジック回路用FET6のゲートに接続されている点は、図2に示された第1の具体回路構成例の場合と同様であるが、第1の電源印加用抵抗器27の他端と第2の電源印加用抵抗器28の他端が共に、電源ライン用ダイオード33のカソードに接続されており、電源ライン用ダイオード33のアノードは、ロジック回路電源電圧印加端子21に接続されている点が異なっている。なお、外部からのコントロール電圧は、図3に示された第2の具体回路構成例同様、コントロール電圧印加端子19に印加されるようになっている。かかる構成においては、第2の具体回路構成例と同様に、電源ライン用ダイオード33において電圧降下を生じせしめることで、第1及び第2のロジック回路用FET3,4に印加される実際の動作電圧が低下せしめられるようになっているため、スタンバイ状態におけるロジック回路23へ流れる電流が大幅に削減され、先に図2に示された第1の具体回路構成例同様の効果を得ることができるものとなっている。なお、上述した第2及び第3の具体回路構成例においては、第1及び第2の電源ライン用ダイオード31,32、並びに、電源ライン用ダイオード33は、それぞれ電源ラインに単独で設けられるようにしたが、そのような構成に限定される必要はなく、多段縦続接続の構成を採るようにしても良く、それによって、各ロジック回路用FETに印加されるバイアス電圧及び流れる電流値を所望の値に調整可能となる。また、上述した全ての具体回路構成例においては、第1の信号増幅用FET1のドレインと第2の信号増幅用FET2のソースが縦続接続された構成となっているが、これら2つのFETの代わりにデュアルゲート構造のFETを用いても好適である。"