"半導体基板と、前記半導体基板の表面に垂直な第1の方向に積み重ねられる第1乃至第nの半導体層nは、2以上の自然数を有し、前記半導体基板の表面に平行な第2の方向に延びるフィン型積層構造と、前記第1乃至第nの半導体層のうちの1つを選択する第1乃至第nのレイヤーセレクトトランジスタとを具備し、前記第1乃至第nのレイヤーセレクトトランジスタのうちの第iのレイヤーセレクトトランジスタiは、1~nのうちの1つは、前記フィン型積層構造の前記第1及び第2の方向に垂直な第3の方向にある表面上において前記第1の方向に延びるゲート電極を有し、前記第1乃至第nの半導体層のうちの第iの半導体層においてノーマリオン状態、前記第iの半導体層以外の残りの半導体層においてオン/オフ制御可能であり、前記第iの半導体層のうちの前記第iのレイヤーセレクトトランジスタの前記ゲート電極により覆われたチャネル領域は、金属シリサイド化される半導体装置。半導体基板と、前記半導体基板の表面に垂直な第1の方向に配置され、前記半導体基板の表面に平行な第2の方向に延びるフィン型積層構造と、前記フィン型積層構造の前記第2の方向の一端に接続され、前記第1及び第2の方向に垂直な第3の方向に延びる梁と、前記梁の前記第2の方向にある表面上に配置される第1乃至第nのレイヤーセレクトトランジスタnは、2以上の自然数とを具備し、前記フィン型積層構造及び前記梁は、第1乃至第nの半導体層を有し、前記第1乃至第nのレイヤーセレクトトランジスタは、前記第1乃至第nの半導体層のうちの1つを選択し、前記第1乃至第nのレイヤーセレクトトランジスタのうちの第iのレイヤーセレクトトランジスタiは、1~nのうちの1つは、前記梁の前記第2の方向にある表面上において前記第1の方向に延びるゲート電極を有し、前記第1乃至第nの半導体層のうちの第iの半導体層においてノーマリオン状態、前記第iの半導体層以外の残りの半導体層においてオン/オフ制御可能であり、前記第iの半導体層のうちの前記第iのレイヤーセレクトトランジスタの前記ゲート電極により覆われたチャネル領域は、金属シリサイド化される半導体装置。前記フィン型積層構造は、第1乃至第nのメモリストリングを有し、前記第1乃至第nのメモリストリングのうちの第iのメモリストリングは、前記第iの半導体層をチャネルとし、前記第2の方向に直列接続される複数のメモリセルを備える請求項1又は2に記載の半導体装置。前記複数のメモリセルは、それぞれ、記録層及びコントロールゲート電極を有し、前記記録層の状態により閾値が変化するFETである請求項3に記載の半導体装置。前記第3の方向に延びる第1乃至第mの半導体層mは、2以上の自然数と、前記第1乃至第nの半導体層と前記第1乃至第mの半導体層との間に配置される複数の抵抗変化素子とをさらに具備する請求項1又は2に記載の半導体装置。前記第1乃至第nのレイヤーセレクトトランジスタの各々のチャネル幅は、15nm以下である請求項1乃至5のいずれか1項に記載の半導体装置。半導体基板と、前記半導体基板上に配置され、第1及び第2の凹部を有する絶縁層と、前記第1の凹部内に配置され、n型領域及びその上のp型領域を備える第1の半導体層と、前記第2の凹部内に配置される第2の半導体層とを具備し、前記第1の半導体層の上面のみ及び前記第2の半導体層の全体は、金属シリサイド化される半導体装置。前記第1の半導体層と共に積層構造を構成する抵抗変化素子をさらに具備する請求項7に記載の半導体装置。前記凹部の幅は、15nm以下である請求項7又は8に記載の半導体装置。半導体基板と、前記半導体基板上に配置される絶縁層と、前記絶縁層上に配置される第1及び第2の半導体層と、前記第1の半導体層上に配置される第1のゲート電極を有するオン/オフ制御可能な第1のFETと、前記第2の半導体層上に配置される第2のゲート電極を有するノーマリオン状態の第2のFETとを具備し、前記第2のFETのチャネルは、金属シリサイド化される半導体装置。前記半導体基板上に配置され、前記絶縁層により覆われる論理LSIをさらに具備し、前記第1及び第2のFETは、前記論理LSIの選択情報を保持するコンフィギュレーションメモリを構成する請求項10に記載の半導体装置。前記第1及び第2のFETのチャネル幅は、15nm以下である請求項10又は11に記載の半導体装置。前記金属シリサイド化された領域は、Ni、V、Cr、Mn、Y、Mo、Ru、Rh、Hf、Ta、W、Ir、Co、Ti、Er、Pt、Pd、Zr、Gd、Dy及びHoのうちの1つを含む請求項1乃至12のいずれか1項に記載の半導体装置。前記金属シリサイド化された領域は、As、P、Si、Ge、F、Cのうちの1つを不純物として含む請求項1乃至13のいずれか1項に記載の半導体装置。前記第1乃至第nの半導体層は、シリコン、ゲルマニウム及びシリコンゲルマニウムのうちの1つである請求項1乃至6のいずれか1項に記載の半導体装置。請求項1に記載の半導体装置の製造方法において、前記金属シリサイド化は、前記第iの半導体層のうちの前記第iのレイヤーセレクトトランジスタの前記ゲート電極により覆われた前記チャネル領域内にそれを非晶質化する不純物を注入し、前記第iの半導体層のうちの前記第iのレイヤーセレクトトランジスタの前記ゲート電極により覆われていない領域の前記第3の方向の表面上に金属層を形成し、熱処理により前記不純物が注入された領域を選択的にシリサイド化することにより実行する半導体装置の製造方法。請求項2に記載の半導体装置の製造方法において、前記金属シリサイド化は、前記第iの半導体層のうちの前記第iのレイヤーセレクトトランジスタの前記ゲート電極により覆われた前記チャネル領域内にそれを非晶質化する不純物を注入し、前記第iの半導体層のうちの前記第iのレイヤーセレクトトランジスタの前記ゲート電極により覆われていない領域の前記第2の方向の表面上に金属層を形成し、熱処理により前記不純物が注入された領域を選択的にシリサイド化することにより実行する半導体装置の製造方法。請求項7に記載の半導体装置の製造方法において、前記金属シリサイド化は、前記第2の半導体層の全体にそれを非晶質化する不純物を注入し、前記第1及び第2の半導体層上に金属層を形成し、熱処理により前記不純物が注入された領域を選択的にシリサイド化することにより実行する半導体装置の製造方法。請求項10に記載の半導体装置の製造方法において、前記金属シリサイド化は、前記第2の半導体層の全体にそれを非晶質化する不純物を注入し、前記第1及び第2のゲート電極により覆われていない前記第1及び第2の半導体層上に金属層を形成し、熱処理により前記不純物が注入された領域を選択的にシリサイド化することにより実行する半導体装置の製造方法。前記不純物は、As、P、Si、Ge、F、Cのうちの1つを含む請求項16乃至19のいずれか1項に記載の半導体装置の製造方法。実施形態は、微細配線を簡易に低抵抗化する技術を提案する。実施形態によれば、半導体装置は、半導体基板と、前記半導体基板の表面に垂直な第1の方向に積み重ねられる第1乃至第nの半導体層nは、2以上の自然数を有し、前記半導体基板の表面に平行な第2の方向に延びるフィン型積層構造と、前記第1乃至第nの半導体層のうちの1つを選択する第1乃至第nのレイヤーセレクトトランジスタとを備え、前記第1乃至第nのレイヤーセレクトトランジスタのうちの第iのレイヤーセレクトトランジスタiは、1~nのうちの1つは、前記フィン型積層構造の前記第1及び第2の方向に垂直な第3の方向にある表面上において前記第1の方向に延びるゲート電極を有し、前記第1乃至第nの半導体層のうちの第iの半導体層においてノーマリオン状態、前記第iの半導体層以外の残りの半導体層においてオン/オフ制御可能であり、前記第iの半導体層のうちの前記第iのレイヤーセレクトトランジスタの前記ゲート電極により覆われたチャネル領域は、金属シリサイド化される。以下、図面を参照しながら実施形態を説明する。1.原理実施形態は、細線ナノワイヤ半導体を選択的に金属シリサイド化することにより、微細配線を簡易に低抵抗化する技術を提案する。既に述べたように、細線半導体に対しては、高濃度不純物の導入によりその抵抗値を低くすることが難しい。そこで、実施形態では、細線半導体を金属シリサイド化することにより、微細配線の低抵抗化を実現する。但し、細線半導体の金属シリサイド化は、条件によっては、シリサイド化が進行し難かったり、逆に、シリサイド化が促進されたりする。従って、まずは、細線半導体の金属シリサイド化が促進される条件について検討する必要がある。図1は、ナノワイヤ半導体のシリサイド実験の概要を示している。この実験のサンプルは、ナノワイヤ半導体を活性層とするFETである。このサンプルは、以下の工程により形成される。まず、SOI基板半導体層の厚さ16nm上にナノワイヤトランジスタチャネル部が細線形状であるトランジスタを形成する。即ち、ゲート電極ポリシリコンゲート及び側壁絶縁層SiNを形成した後、これらをマスクにして、セルフアラインで、ドーズ量1×1015cm2の砒素又はボロンをイオン注入し、ソース/ドレイン領域を形成する。この後、ソース/ドレイン領域上に、厚さ4nmの金属層を形成する。そして、熱処理を行うことにより、半導体層と金属層とを反応させ、金属シリサイド層を形成する。以上のサンプルにおいて、金属シリサイド層がどの部分に形成されるか、を、ナノワイヤ半導体の幅FETのチャネル幅に相当と、ソース/ドレイン領域を構成する不純物の種類とを変更して検証する。第1のサンプルは、ナノワイヤ半導体の幅チャネル幅が100nmであり、ソース/ドレイン領域に砒素がドープされたFETである。このサンプルにおいて、熱処理により金属シリサイド化を行った後のTEM平面画像を、図2のに示す。図2のにおいて、破線白で挟まれる領域がゲート電極ポリSiゲートに対応する。シリサイド化のための金属層は、ゲート電極に覆われたチャネル部のナノワイヤ半導体には接触しない。金属層とナノワイヤ半導体との反応により形成された金属シリサイド層ニッケルシリサイド層は、図2のにおいて黒太線で囲まれた白く見える領域である。この結果から分かるように、このサンプルにおいては、金属シリサイド層は、ソース/ドレイン領域内のみに形成され、FETのチャネル部には形成されない。第2のサンプルは、ナノワイヤ半導体の幅チャネル幅が10nmであり、ソース/ドレイン領域に砒素がドープされたFETである。このサンプルにおいて、熱処理により金属シリサイド化を行った後のTEM平面画像を、図2のに示す。図2のにおいて、破線白で挟まれる領域がゲート電極ポリSiゲートに対応する。シリサイド化のための金属層は、ゲート電極に覆われたチャネル部のナノワイヤ半導体には接触しない。金属層とナノワイヤ半導体との反応により形成された金属シリサイド層ニッケルシリサイド層は、図2のにおいて黒太線で囲まれた白く見える領域である。この結果から分かるように、このサンプルにおいては、金属シリサイド層は、ソース/ドレイン領域内に形成される他、FETのチャネル部にも20nm程度進入する。第3のサンプルは、ナノワイヤ半導体の幅チャネル幅が10nmであり、ソース/ドレイン領域にボロンがドープされたFETである。このサンプルにおいて、熱処理により金属シリサイド化を行った後のTEM平面画像を、図2のに示す。図2のにおいて、破線白で挟まれる領域がゲート電極ポリSiゲートに対応する。シリサイド化のための金属層は、ゲート電極に覆われたチャネル部のナノワイヤ半導体には接触しない。金属層とナノワイヤ半導体との反応により形成された金属シリサイド層ニッケルシリサイド層は、図2のにおいて黒太線で囲まれた白く見える領域である。この結果から分かるように、このサンプルにおいては、金属シリサイド層は、ソース/ドレイン領域内のみに形成され、FETのチャネル部には形成されない。以上の実験結果から分かったことは、ナノワイヤ半導体の幅が狭くなると、金属層と半導体層とが接触する領域以外にも金属シリサイド層が形成され得るということである。また、半導体層内に予めボロンをドープしたときは、シリサイド化が抑制され、半導体層内に予め砒素をドープしたときは、シリサイド化が促進される、ということがこの実験結果から分かった。金属層と半導体層とのシリサイド反応が促進される原因としては、第一に、ナノワイヤ半導体の幅が狭くなることによる毛細管現象である。即ち、ナノワイヤ半導体の幅が狭くなると、ゲート電極により覆われた半導体層内にも金属シリサイド層が侵入する。しかし、図2の及びの結果から分かるように、同じ幅を持つナノワイヤ半導体でも、その半導体層内に注入される不純物の種類によっては、シリサイド反応の促進の程度が大きく異なる。これに関し、実験結果では、砒素のイオン注入により半導体層が非晶質化されているのが確認されたが、ボロンのイオン注入によっては半導体層の非晶質化は殆ど確認されなかった。従って、金属層と半導体層とのシリサイド反応が促進される原因としては、第二に、半導体層内に不純物を注入することによるナノワイヤ半導体の非晶質化が想定される。即ち、半導体層を非晶質化させる不純物であれば、砒素に限られず、それ以外の不純物でもシリサイド化を促進させる効果を発揮する。また、半導体層を非晶質化させなければ、シリサイド化を抑制させる効果を発揮する。即ち、予め、単結晶又は多結晶半導体層を形成しておき、その半導体層の結晶状態を維持したうえでシリサイド化を行えば、シリサイド反応が促進されることはない。従って、シリサイド化を抑制するに当たっては、半導体層を非晶質化させなければ、ボロンドープに限られず、それ以外の不純物をドープしてもよい。また、半導体層に不純物をドープしないことによりシリサイド化を抑制してもよい。以上の結果を基に図1のサンプルを変形した図3のサンプルを構成してみた。このサンプルの特徴は、ナノワイヤ半導体の全体ゲート電極により覆われたチャネル部を含むに砒素をイオン注入した点にあり、その他については、図1のサンプルと同じである。このサンプルは、ナノワイヤ半導体の幅チャネル幅が10nmであり、ナノワイヤ半導体の全体に砒素がドープされたFETである。このサンプルにおいて、熱処理により金属シリサイド化を行えば、金属シリサイド層は、ソース/ドレイン領域及びFETのチャネル部の全体に形成されると考えられる。以上の実験結果から分かることは、ナノワイヤ半導体の幅を狭くすることによる毛細管現象と、不純物を注入することによるナノワイヤ半導体の非晶質化とを組み合わせることにより、シリサイド反応を大幅に促進できるということである。図4及び図5は、上述の実験結果を裏付けるデータを示している。このI-V特性は、ドレイン電圧Vdを1Vとしたときに、ナノワイヤ半導体の幅チャネル幅をパラメータに、ゲート電圧とドレイン電流との関係を記載している。これらの図によれば、ナノワイヤ半導体の幅チャネル幅が15nm以下において、上述の実験結果が顕著に反映されている。即ち、砒素がドープされたnチャネルFET図4においては、ナノワイヤ半導体の幅が20nmから15nmに変化すると、プラスのゲート電圧においてドレイン電流が不連続に大きく減少し、マイナスのゲート電圧においてドレイン電流が大きく増加する。これは、ナノワイヤ半導体の幅が15nmのときに、ソース/ドレイン領域とFETのチャネル領域とがショットキー接触に変化したことを意味する。即ち、毛細管現象及び半導体層の非晶質化により、ソース/ドレイン領域の金属シリサイド層がゲート電極直下のチャネル領域に侵入したことを如実に表している。これに対し、ボロンがドープされたpチャネルFET図5においては、ナノワイヤ半導体の幅を小さくしても、プラスのゲート電圧においてドレイン電流に不連続な変化が見られない。このことから、ボロンがドープされたナノワイヤ半導体の場合、半導体層が非晶質化されることはなく、ゲート電極直下のチャネル領域への金属シリサイド層の侵入が抑えられていることが分かる。以上の実験結果を基に、微細配線FETのチャネル部を含むを簡易に低抵抗化する実施例の基本原理を説明する。ここでは、本原理を分かり易くするため、低抵抗化したい微細配線と、低抵抗化したくない微細配線とを、パラレルに形成する例を説明する。図6は、実施例の基本原理を示している。まず、低抵抗化したい微細配線のベースとなる単結晶半導体層例えば、シリコンナノワイヤ内に、その半導体層を非晶質化するための不純物例えば、砒素をイオン注入する同図の参照。また、低抵抗化したくない微細配線をマスク材により覆う。本例では、マスク材は、FETのゲート電極である同図の参照。そして、ゲート電極により覆われていない半導体層上に金属層を形成した後、熱処理により金属層と半導体層とをシリサイド反応させる同図の参照。この時、低抵抗化したい微細配線では、金属層と半導体層との界面に平行な方向へのシリサイド反応が促進されるため、結果として、微細配線が低抵抗化される。また、低抵抗化したくない微細配線では、金属層と半導体層との界面に平行な方向へのシリサイド反応が抑制されるため、結果として、微細配線が低抵抗化されない。図7は、図6の変形例を示している。この例の特徴は、ゲート電極が半導体層例えば、ポリシリコンから構成される点にあり、ゲート電極及びソース/ドレイン領域のシリサイドプロセスselfalignedsilicideprocessと同時に、微細配線の低抵抗化も行おうとするものである。まず、低抵抗化したい微細配線のベースとなる単結晶半導体層例えば、シリコンナノワイヤ内に、その半導体層を非晶質化するための不純物例えば、砒素をイオン注入する同図の参照。また、低抵抗化したくない微細配線をマスク材により覆う。本例では、マスク材は、ポリシリコンゲート電極である同図の参照。そして、ゲート電極上及び半導体層上に金属層を形成した後、熱処理により金属層と半導体層ゲート電極を含むとをシリサイド反応させる同図の参照。この時、低抵抗化したい微細配線では、金属層と半導体層との界面に平行な方向へのシリサイド反応が促進されるため、結果として、微細配線が低抵抗化される。また、低抵抗化したくない微細配線では、金属層と半導体層との界面に平行な方向へのシリサイド反応が抑制されるため、結果として、微細配線が低抵抗化されない。この基本原理によれば、以下の実施例に示すように、様々な半導体デバイスにおける微細配線を簡易に低抵抗化することが可能になる。また、この原理は、特に、3次元構造LSIのように、構造が微細化かつ複雑化するなかで、それを簡易低コストで製造することが要望される半導体デバイスに有効である。尚、本原理において、金属シリサイド化を促進させる不純物半導体層を非晶質化させる不純物としては、砒素の他、リン、シリコン、ゲルマニウム、フッ素、カーボンなどがある。また、金属シリサイド化を抑制させる不純物半導体層を非晶質化させない不純物として、ボロンを挙げたが、金属シリサイド化したくない領域については、不純物を注入しないことによっても、金属シリサイド化を抑える効果を得ることができる。2.実施例第1の実施例A構造図8は、第1の実施例の構造を示している。図9は、図8のIXIX線に沿う断面図、図10は、図8のXX線に沿う断面図である。半導体基板1は、例えば、シリコン基板である。フィン型積層構造9は、半導体基板1上に形成される。本例では、フィン型積層構造9は、半導体基板1の表面に対して垂直な第1の方向に、第1の絶縁層2、第1の半導体層3a、第2の絶縁層4a、第2の半導体層3b、第3の絶縁層4b、第3の半導体層3c、第4の絶縁層5の順に積み重ねられる積層体であり、半導体基板1の表面に平行な第2の方向に延びる。但し、これに限られず、フィン型積層構造9は、第1の絶縁層、第1の半導体層、...第nの絶縁層、第nの半導体層、第n1の絶縁層nは2以上の自然数の順に積み重ねられる積層体として一般化できる。第1の絶縁層2は、例えば、酸化シリコンSiO2により形成される。第1乃至第3の半導体層33a,3b,3cは、例えば、単結晶シリコンSiにより形成される。第1乃至第3の半導体層33a,3b,3cは、単結晶状態であるのが望ましいが、アモルファス状態や、多結晶状態などであってもよい。第2及び第3の絶縁層44a,4bは、例えば、酸化シリコンSiO2により形成される。第4の絶縁層5は、例えば、酸化シリコンSiO2、窒化シリコンSiNxや、それらが積み重ねられる構造などにより形成される。第1乃至第3のメモリストリングNaNbNcは、第1乃至第3の半導体層33a,3b,3cをチャネルとする。ここで、1つのメモリストリングは、1つの半導体層をチャネルとするため、フィン型積層構造9を構成する半導体層の数を増やし、メモリストリングの数を増やすことは、高集積化にとって望ましい。第1乃至第3のメモリストリングNaNbNcは、第1乃至第3の半導体層33a,3b,3cに跨って第1の方向に延びる電荷蓄積層6b及びコントロールゲート電極6dの積層構造を有する。第1のゲート絶縁層6aは、第1乃至第3の半導体層33a,3b,3cと電荷蓄積層6bとの間に形成される。第2のゲート絶縁層6cは、電荷蓄積層6bとコントロールゲート電極6dとの間に形成される。この例では、第1乃至第3のメモリストリングNaNbNcは、SONOS型を有する。即ち、電荷蓄積層6bは、シリコンリッチSiNなどの絶縁体から構成される。第2のゲート絶縁層6cは、電荷蓄積層6bとコントロールゲート電極6dとの間のリーク電流をブロックする役割を有することからブロック絶縁層と呼ばれる。本例では、第1乃至第3のメモリストリングNaNbNcは、第1乃至第3の半導体層33a,3b,3cの第3の方向に対向する2つの側面を覆っている。即ち、第1乃至第3のメモリストリングNaNbNcは、ダブルゲート構造を有する。金属シリサイド層23は、結合半導体層をシリサイド化したものであり、第1乃至第3のメモリストリングNaNbNcの第2の方向の一端ドレイン電極7側の一端において第1乃至第3の半導体層33a,3b,3cを互いに結合する。金属シリサイド層23は、例えば、結合半導体層Siをシリサイド化することにより形成され、第1乃至第3の半導体層33a,3b,3cと一体化する。また、シリサイド化する前の結合半導体層は、第1乃至第3の半導体層33a,3b,3cと同様に、単結晶状態であるのが望ましいが、多結晶状態であってもよい。本例において、半導体層がシリサイド化された領域をハッチングにより表す。即ち、シリサイド化された半導体層は、第1乃至第3のメモリストリングNaNbNcの第2の方向の両端にそれぞれ存在する。ドレイン電極7は、金属シリサイド層結合半導体層23に接続され、ソース電極8は、第1乃至第3のメモリストリングNaNbNcの第2の方向の他端において第1乃至第3の半導体層33a,3b,3cのシリサイド化された領域に接続される。ドレイン電極7及びソース電極8の底部は、第1の絶縁層2に達しているのが望ましい。ビット線BLは、ドレイン電極7に接続され、ソース線SLは、ソース電極8に接続される。第1乃至第3のレイヤーセレクトトランジスタTa,Tb,Tcは、第1乃至第3のメモリストリングNaNbNcとドレイン電極7との間においてドレイン電極7側から第1乃至第3のメモリストリングNaNbNcに向かって順に並ぶ。レイヤーセレクトトランジスタの数は、フィン型積層構造9を構成する半導体層の数に等しい。第1乃至第3のレイヤーセレクトトランジスタTa,Tb,Tcは、第1乃至第3の半導体層33a,3b,3cに跨って第1の方向に延びる第1乃至第3のセレクトゲート電極1010a,10b,10cを有する。本例では、第1乃至第3のセレクトゲート電極1010a,10b,10cは、第1乃至第3の半導体層33a,3b,3cの第3の方向に対向する2つの側面を覆っている。即ち、第1乃至第3のレイヤーセレクトトランジスタTa,Tb,Tcは、ダブルゲート構造を有する。ソース側セレクトトランジスタTsは、第1乃至第3のメモリストリングNaNbNcとソース電極8との間に配置される。ソース側セレクトトランジスタTsは、第1乃至第3の半導体層33a,3b,3cに跨って第1の方向に延びるセレクトゲート電極11を有する。本例では、ソース側セレクトゲート電極11は、第1乃至第3の半導体層33a,3b,3cの第3の方向に対向する2つの側面を覆っている。即ち、ソース側セレクトトランジスタTsは、ダブルゲート構造を有する。第1乃至第3のレイヤーセレクトトランジスタTa,Tb,Tc及びソース側セレクトトランジスタTsは、スイッチ素子として機能していれば、その構造に制限はない。例えば、第1乃至第3のレイヤーセレクトトランジスタTa,Tb,Tc及びソース側セレクトトランジスタTsは、それぞれ、第1乃至第3のメモリストリングNaNbNcを構成するメモリセルと同じ構造を有していてもよいし、それとは異なる構造を有していてもよい。第2及び第3の絶縁層44a,4bのドレイン電極7側のエッジの位置について説明する。第2の絶縁層4aのドレイン電極7側のエッジは、第1のセレクトゲート電極10aの第1乃至第3のメモリストリングNaNbNc側のエッジと同じ又はそれよりもドレイン電極7側に位置する。例えば、第2の絶縁層4aのドレイン電極7側のエッジは、a点又はそれよりもドレイン電極7側に位置する。第3の絶縁層4bのドレイン電極7側のエッジは、第2のセレクトゲート電極10bの第1乃至第3のメモリストリングNaNbNc側のエッジと同じ又はそれよりもドレイン電極7側に位置する。例えば、第3の絶縁層4bのドレイン電極7側のエッジは、b点又はそれよりもドレイン電極7側に位置する。以上を一般化すると、フィン型積層構造9が、第1の絶縁層、第1の半導体層、...第nの絶縁層、第nの半導体層、第n1の絶縁層nは2以上の自然数の順に積み重ねられる積層体であるとき、第1乃至第n1の絶縁層のうち第iの絶縁層iは、2~nのうちの1つのドレイン電極側のエッジは、第i-1のセレクトゲート電極の第1乃至第nのメモリストリング側のエッジと同じ又はそれよりもドレイン電極側に位置する、ということになる。尚、第iの絶縁層のドレイン電極側のエッジは、第i1の絶縁層のドレイン電極側のエッジよりもドレイン電極側に位置するのが望ましい。この場合、第1乃至第n1の絶縁層のドレイン電極側のエッジは、階段状になる。また、第1乃至第n1の絶縁層のうち第i1の絶縁層のドレイン電極側のエッジは、第i-1のセレクトゲート電極の第1乃至第nのメモリストリング側のエッジと同じ又はそれよりも第1乃至第nのメモリストリング側に位置するのが望ましい。これは、例えば、ノーマリオンチャネル金属シリサイドチャネル13a,13b,13cを形成するためのイオン注入を1回で済ますためである。さらに、最上層である第n1の絶縁層のドレイン電極側のエッジの位置については、特に制限されない。なぜなら、第n1の絶縁層、即ち、図8乃至図10における第4の絶縁層5上には、アクティブエリアとしての半導体層メモリストリングが形成されないからである。第1乃至第3のレイヤーセレクトトランジスタTa,Tb,Tcの閾値状態について説明する。第1乃至第3のメモリストリングNaNbNcから最も遠い第1のレイヤーセレクトトランジスタTaは、最下層である第1の半導体層3aにおいて、第1のセレクトゲート電極10aに印加される電圧範囲内で、オン/オフ制御が不可能な常にオンノーマリオン状態である。ここでの常にオン状態は、第1のレイヤーセレクトトランジスタTaのチャネルとしての第1の半導体層3a内にノーマリオンチャネル金属シリサイドチャネル13aを設けることにより実現する。その他の第2及び第3の半導体層3b、3cにおいては、第1のレイヤーセレクトトランジスタTaは、第1のセレクトゲート電極10aに印加される電圧範囲内でオン/オフ制御が可能である。第2のレイヤーセレクトトランジスタTbは、中間層である第2の半導体層3bにおいて、第2のセレクトゲート電極10bに印加される電圧範囲内で、オン/オフ制御が不可能な常にオンノーマリオン状態である。ここでの常にオン状態は、第2のレイヤーセレクトトランジスタTbのチャネルとしての第2の半導体層3b内にノーマリオンチャネル金属シリサイドチャネル13bを設けることにより実現する。その他の第1及び第3の半導体層3a、3cにおいては、第2のレイヤーセレクトトランジスタTbは、第2のセレクトゲート電極10bに印加される電圧範囲内でオン/オフ制御が可能である。第1乃至第3のメモリストリングNaNbNcに最も近い第3のレイヤーセレクトトランジスタTcは、最上層である第3の半導体層3cにおいて、第3のセレクトゲート電極10cに印加される電圧範囲内で、オン/オフ制御が不可能な常にオンノーマリオン状態である。ここでの常にオン状態は、第3のレイヤーセレクトトランジスタTcのチャネルとしての第3の半導体層3c内にノーマリオンチャネル金属シリサイドチャネル13cを設けることにより実現する。その他の第1及び第2の半導体層3a、3bにおいては、第3のレイヤーセレクトトランジスタTcは、第3のセレクトゲート電極10cに印加される電圧範囲内でオン/オフ制御が可能である。以上を一般化すると、フィン型積層構造9が、第1の絶縁層、第1の半導体層、...第nの絶縁層、第nの半導体層、第n1の絶縁層nは2以上の自然数の順に積み重ねられる積層体であるとき、第1乃至第nのレイヤーセレクトトランジスタのうち第jのレイヤーセレクトトランジスタjは、1~nのうちの1つは、第jの半導体層で常にオンノーマリオン状態である、ということになる。また、ノーマリオン状態を作り出すためのノーマリオンチャネルは、上述の原理ナノワイヤ半導体及びそれを非晶質化する不純物のドープにより実現する。このような構造によれば、例えば、第2及び第3のメモリストリングNbNcにおいて第1のレイヤーセレクトトランジスタTaをオフにし、第1のメモリストリングNaにおいて第1乃至第3のレイヤーセレクトトランジスタTa,Tb,Tcの全てをオンにすることにより、第1のメモリストリングNaのみに電流を流すことができる。この時、第1のメモリストリングNaから第2及び第3のメモリストリングNbNcへのリークパスは、第2の絶縁層4aにより遮断される。同様に、例えば、第1及び第3のメモリストリングNaNcにおいて第2のレイヤーセレクトトランジスタTbをオフにし、第2のメモリストリングNbにおいて第1乃至第3のレイヤーセレクトトランジスタTa,Tb,Tcの全てをオンにすることにより、第2のメモリストリングNbのみに電流を流すことができる。この時、第2のメモリストリングNbから第3のメモリストリングNcへのリークパスは、第3の絶縁層4bにより遮断される。尚、上述の構造では、フィン型積層構造9は、第1の方向に積み重ねられ、第2の方向に直列接続される複数のメモリセルメモリストリングを備えるが、メモリセルアレイ領域の構成は、これに限定されることはない。例えば、メモリセルアレイ領域内のメモリセルは、記録層及びコントロールゲート電極を有し、第1乃至第3の半導体層33a,3b,3cをチャネルとし、記録層の状態により閾値が変化するFETとすることが可能である。メモリセルを構成する記録層は、例えば、電荷蓄積層フローティングゲート電極、電荷トラップ絶縁層など、可変抵抗層電圧、電流、熱などにより抵抗値が変化する材料層などである。また、金属シリサイド層23は、Ni、V、Cr、Mn、Y、Mo、Ru、Rh、Hf、Ta、W、Ir、Co、Ti、Er、Pt、Pd、Zr、Gd、Dy、Hoのうちの少なくとも1つを含むのが望ましい。B材料例図8乃至図10のデバイス構造の各要素を構成する材料については、半導体メモリの各世代に応じた最適な材料を適宜選択することができる。例えば、第1のゲート絶縁層6aは、SiO2とし、電荷蓄積層6bは、Si3N4とし、第2のゲート絶縁層6cは、Al2O3とし、コントロールゲート電極6dは、NiSiとすることができる。第1のゲート絶縁層6aは、酸窒化シリコン、酸化シリコンと窒化シリコンとの積層構造などとしてもよい。また、第1のゲート絶縁層6aは、シリコンナノ粒子や、金属イオンなどを含んでいてもよい。電荷蓄積層6bは、シリコンと窒素の組成比x、yが任意であるSixNy、酸窒化シリコン、酸化アルミニウムAl2O3、酸窒化アルミニウムAlON、ハフニアHfO2、ハフニウムアルミネートHfAlO3、窒化ハフニアHfON、窒化ハフニウムアルミネートHfAlON、ハフニウムシリケートHfSiO、窒化ハフニウムシリケートHfSiON、酸化ランタンLa2O3、及び、ランタンアルミネートLaAlO3のうちの少なくとも1つから構成してもよい。電荷蓄積層6bは、不純物が添加されたポリシリコン、メタルなどの導電体から構成してもよい。第2のゲート絶縁層6cは、酸化シリコンSiO2、酸窒化シリコンSiON、酸化アルミニウムAl2O3、酸窒化アルミニウムAlON、ハフニアHfO2、ハフニウムアルミネートHfAlO3、窒化ハフニアHfON、窒化ハフニウムアルミネートHfAlON、ハフニウムシリケートHfSiO、窒化ハフニウムシリケートHfSiON、酸化ランタンLa2O3、ランタンアルミネートLaAlO3、及び、ランタンアルミシリケートのうちの少なくとも1つから構成してもよい。コントロールゲート電極6dは、タンタルナイトライドTaN、タンタルカーバイトTaC、チタンナイトライドTiNなどの金属化合物、又は、金属的な電気伝導特性を示す、V、Cr、Mn、Y、Mo、Ru、Rh、Hf、Ta、W,Ir、Co、Ti、Er、Pt、Pd、Zr、Gd、Dy、Ho、Er及びこれらのシリサイドから構成できる。コントロールゲート電極6dは、不純物が添加されたポリシリコンから構成してもよい。ノーマリオンチャネル金属シリサイドチャネル13a,13b,13cを形成するために、予めノーマリオンチャネルとなる領域にドープする不純物としては、砒素、リン、シリコン、ゲルマニウム、フッ素、カーボンなどがある。また、ドレイン電極7及びソース電極8は、W、Alなどの金属材料である。C動作第1の実施例図8乃至図10の半導体メモリの動作について説明する。書き込み動作は、以下の通りである。まず、第1の半導体層3aをチャネルとするメモリストリングNaに対して書き込みを実行するとき、ドレイン電極7及びソース電極8に接地電位を印加し、セレクトゲート電極10b,10c及びコントロールゲート電極6dに第1の正のバイアスを印加する。セレクトゲート電極10a,11にはバイアスを印加しない。この時、第1乃至第3のレイヤーセレクトトランジスタTa,Tb,Tc及び第1乃至第3のメモリストリングNaNbNcのチャネルとなる第1乃至第3の半導体層33a,3b,3cに、例えば、n型不純物の蓄積領域が形成される。また、セレクトゲート電極10aにバイアスが印加されないため、第1のレイヤーセレクトトランジスタTaは、第2及び第3の半導体層3b、3cにおいてオフ状態であり、ノーマリオンチャネル13aにより第1の半導体層3aにおいてオン状態である。また、セレクトゲート電極11にバイアスが印加されないため、ソース側セレクトトランジスタTsは、第1乃至第3の半導体層33a,3b,3cにおいてオフ状態である。この後、書き込み対象となる選択されたメモリセルのコントロールゲート電極に、例えば、第1の正のバイアスよりも大きい第2の正のバイアスを印加し、かつ、ビット線BLからドレイン電極7にプログラムデータ0/1を転送する。非選択のメモリストリングNbNcが形成される第2及び第3の半導体層3b,3cでは、第2の正のバイアスの印加による容量カップリングにより、チャネル電位が上昇するため、コントロールゲート電極又は電荷蓄積層とチャネルとの間に十分に大きな電圧が印加されず、書き込みが禁止される。選択されたメモリストリングNaが形成される第1の半導体層3aでは、第1のレイヤーセレクトトランジスタTaがオン状態であるため、プログラムデータ0/1がチャネルとしての第1の半導体層3aに転送される。プログラムデータが0のとき、例えば、チャネルとしての第1の半導体層3aは、正の電位になる。この状態で、選択されたメモリセルのコントロールゲート電極に第2の正のバイアスが印加され、容量カップリングによりチャネル電位が少し上昇すると、第1のレイヤーセレクトトランジスタTaがカットオフ状態になる。従って、第1の半導体層3aでは、第2の正のバイアスの印加による容量カップリングにより、チャネル電位が上昇する。即ち、コントロールゲート電極又は電荷蓄積層とチャネルとの間に十分に大きな電圧が印加されず、電荷蓄積層内に電子が注入されることはないため、書き込みが禁止される0-プログラミング。これに対し、プログラムデータが1のとき、例えば、チャネルとしての第1の半導体層3aは、接地電位になる。この状態では、選択されたメモリセルのコントロールゲート電極に第2の正のバイアスが印加されても、第1のレイヤーセレクトトランジスタTaがカットオフ状態になることはない。従って、チャネルとしての第1の半導体層3aには接地電位が印加され、コントロールゲート電極には第2の正のバイアスが印加される。即ち、コントロールゲート電極又は電荷蓄積層とチャネルとの間に十分に大きな電圧が発生し、電荷蓄積層内に電子が注入されるため、書き込みが実行される1-プログラミング。次に、第2の半導体層3bをチャネルとするメモリストリングNbに対して書き込みを実行するとき、ドレイン電極7及びソース電極8に接地電位を印加し、セレクトゲート電極10a,10c及びコントロールゲート電極6dに第1の正のバイアスを印加する。セレクトゲート電極10b,11にはバイアスを印加しない。この時、第1乃至第3のレイヤーセレクトトランジスタTa,Tb,Tc及び第1乃至第3のメモリストリングNaNbNcのチャネルとなる第1乃至第3の半導体層33a,3b,3cに、例えば、n型不純物の蓄積領域が形成される。また、セレクトゲート電極10bにバイアスが印加されないため、第2のレイヤーセレクトトランジスタTbは、第1及び第3の半導体層3a、3cにおいてオフ状態であり、ノーマリオンチャネル13bにより第2の半導体層3bにおいてオン状態である。また、セレクトゲート電極11にバイアスが印加されないため、ソース側セレクトトランジスタTsは、第1乃至第3の半導体層33a,3b,3cにおいてオフ状態である。この後、書き込み対象となる選択されたメモリセルのコントロールゲート電極に、例えば、第1の正のバイアスよりも大きい第2の正のバイアスを印加し、かつ、ビット線BLからドレイン電極7にプログラムデータ0/1を転送する。非選択のメモリストリングNaNcが形成される第1及び第3の半導体層3a,3cでは、第2の正のバイアスの印加による容量カップリングにより、チャネル電位が上昇するため、コントロールゲート電極又は電荷蓄積層とチャネルとの間に十分に大きな電圧が印加されず、書き込みが禁止される。選択されたメモリストリングNbが形成される第2の半導体層3bでは、第2のレイヤーセレクトトランジスタTbがオン状態であるため、プログラムデータ0/1がチャネルとしての第2の半導体層3bに転送される。プログラムデータが0のとき、例えば、チャネルとしての第2の半導体層3bは、正の電位になる。この状態で、選択されたメモリセルのコントロールゲート電極に第2の正のバイアスが印加され、容量カップリングによりチャネル電位が少し上昇すると、第2のレイヤーセレクトトランジスタTbがカットオフ状態になる。従って、第2の半導体層3bでは、第2の正のバイアスの印加による容量カップリングにより、チャネル電位が上昇する。即ち、コントロールゲート電極又は電荷蓄積層とチャネルとの間に十分に大きな電圧が印加されず、電荷蓄積層内に電子が注入されることはないため、書き込みが禁止される0-プログラミング。これに対し、プログラムデータが1のとき、例えば、チャネルとしての第2の半導体層3bは、接地電位になる。この状態では、選択されたメモリセルのコントロールゲート電極に第2の正のバイアスが印加されても、第2のレイヤーセレクトトランジスタTbは、オン状態のままである。従って、チャネルとしての第2の半導体層3bには接地電位が印加され、コントロールゲート電極には第2の正のバイアスが印加される。即ち、コントロールゲート電極又は電荷蓄積層とチャネルとの間に十分に大きな電圧が発生し、電荷蓄積層内に電子が注入されるため、書き込みが実行される1-プログラミング。最後に、第3の半導体層3cをチャネルとするメモリストリングNcに対して書き込みを実行するとき、ドレイン電極7及びソース電極8に接地電位を印加し、セレクトゲート電極10a,10b及びコントロールゲート電極6dに第1の正のバイアスを印加する。セレクトゲート電極10c,11にはバイアスを印加しない。この時、第1乃至第3のレイヤーセレクトトランジスタTa,Tb,Tc及び第1乃至第3のメモリストリングNaNbNcのチャネルとなる第1乃至第3の半導体層33a,3b,3cに、例えば、n型不純物の蓄積領域が形成される。また、セレクトゲート電極10cにバイアスが印加されないため、第3のレイヤーセレクトトランジスタTcは、第1及び第2の半導体層3a、3bにおいてオフ状態であり、不純物領域13cにより第3の半導体層3cにおいてオン状態である。また、セレクトゲート電極11にバイアスが印加されないため、ソース側セレクトトランジスタTsは、第1乃至第3の半導体層33a,3b,3cにおいてオフ状態である。この後、書き込み対象となる選択されたメモリセルのコントロールゲート電極に、例えば、第1の正のバイアスよりも大きい第2の正のバイアスを印加し、かつ、ビット線BLからドレイン電極7にプログラムデータ0/1を転送する。非選択のメモリストリングNaNbが形成される第1及び第2の半導体層3a,3bでは、第3のバイアスの印加による容量カップリングにより、チャネル電位が上昇するため、コントロールゲート電極又は電荷蓄積層とチャネルとの間に十分に大きな電圧が印加されず、書き込みが禁止される。選択されたメモリストリングNcが形成される第3の半導体層3cでは、第3のレイヤーセレクトトランジスタTcがオン状態であるため、プログラムデータ0/1がチャネルとしての第3の半導体層3cに転送される。プログラムデータが0のとき、例えば、チャネルとしての第3の半導体層3cは、正の電位になる。この状態で、選択されたメモリセルのコントロールゲート電極に第2の正のバイアスが印加され、容量カップリングによりチャネル電位が少し上昇すると、第3のレイヤーセレクトトランジスタTcがカットオフ状態になる。従って、第3の半導体層3cでは、第2の正のバイアスの印加による容量カップリングにより、チャネル電位が上昇する。即ち、コントロールゲート電極又は電荷蓄積層とチャネルとの間に十分に大きな電圧が印加されず、電荷蓄積層内に電子が注入されることはないため、書き込みが禁止される0-プログラミング。これに対し、プログラムデータが1のとき、例えば、チャネルとしての第3の半導体層3cは、接地電位になる。この状態では、選択されたメモリセルのコントロールゲート電極に第2の正のバイアスが印加されても、第3のレイヤーセレクトトランジスタTcは、オン状態のままである。従って、チャネルとしての第3の半導体層3cには接地電位が印加され、コントロールゲート電極には第2の正のバイアスが印加される。即ち、コントロールゲート電極又は電荷蓄積層とチャネルとの間に十分に大きな電圧が発生し、電荷蓄積層内に電子が注入されるため、書き込みが実行される1-プログラミング。消去動作は、以下の通りである。[第1の例]消去動作は、例えば、フィン型積層構造内の第1乃至第3のメモリストリングNaNbNcに対して一括して行うブロック消去1。まず、ドレイン電極7及びソース電極8に接地電位を印加し、セレクトゲート電極10a,10b,10c,11及びコントロールゲート電極6dに第1の負のバイアスを印加する。この時、第1乃至第3のレイヤーセレクトトランジスタTa,Tb,Tc及び第1乃至第3のメモリストリングNaNbNcのチャネルとなる第1乃至第3の半導体層33a,3b,3cに、例えば、p型不純物の蓄積領域が形成される。そして、コントロールゲート電極6dに第1の負のバイアスよりも大きい第2の負のバイアスを印加する。その結果、コントロールゲート電極又は電荷蓄積層とチャネルとの間に十分に大きな電圧が発生し、電荷蓄積層内の電子がチャネルに排出されるため、消去が実行されるブロック消去。[第2の例]消去動作は、例えば、フィン型積層構造内の第1乃至第3のメモリストリングNaNbNcのうちの1つに対して行うこともできるブロック消去2。例えば、第1のメモリストリングNaに対して消去を実行するときは、書き込みと同様に、セレクトゲート電極10a,11にはバイアスを印加しない。これにより、第1のレイヤーセレクトトランジスタTaは、第2及び第3の半導体層3b,3cにおいてオフ状態になるため、第1のメモリストリングNaに対して選択的に消去を行うことができる。また、第2のメモリストリングNbに対して消去を実行するときは、書き込みと同様に、セレクトゲート電極10b,11にはバイアスを印加しない。これにより、第2のレイヤーセレクトトランジスタTbは、第1及び第3の半導体層3a,3cにおいてオフ状態になるため、第2のメモリストリングNbに対して選択的に消去を行うことができる。さらに、第3のメモリストリングNcに対して消去を実行するときは、書き込みと同様に、セレクトゲート電極10c,11にはバイアスを印加しない。これにより、第3のレイヤーセレクトトランジスタTcは、第1及び第2の半導体層3a,3bにおいてオフ状態になるため、第3のメモリストリングNcに対して選択的に消去を行うことができる。[第3の例]消去動作は、例えば、フィン型積層構造内の第1乃至第3のメモリストリングNaNbNc内の1つのメモリセルに対して行うこともできるページ消去/1セル消去。この場合、上述の第1又は第2の例の条件にさらに以下の条件を付加する。消去対象となる選択されたメモリセルのコントロールゲート電極に第1の負のバイアスよりも大きい第2の負のバイアスを印加する。消去対象とならない非選択のメモリセルのコントロールゲート電極には第2の負のバイアスを印加しない。これにより、選択されたメモリセルのみに対して、コントロールゲート電極又は電荷蓄積層とチャネルとの間に十分に大きな電圧が発生し、電荷蓄積層内の電子がチャネルに排出されるため、消去が実行される。読み出し動作は、以下の通りである。まず、第1の半導体層3aをチャネルとするメモリストリングNaに対して読み出しを実行するとき、ドレイン電極7を読み出し回路に接続し、ソース電極8に接地電位を印加する。また、セレクトゲート電極10b,10c,11及びコントロールゲート電極6dに第1の正のバイアスを印加する。第1の正のバイアスは、例えば、0/1-データによらず、メモリセルをオン状態にする値とする。セレクトゲート電極10aにはバイアスを印加しない。この時、セレクトゲート電極10aにバイアスが印加されないため、第1のレイヤーセレクトトランジスタTaは、第2及び第3の半導体層3b、3cにおいてオフ状態であり、第1の半導体層3aにおいてオン状態である。この後、メモリストリングNaに対して、ソース側のメモリセルからドレイン側のメモリセルに向かって順次データの読み出しを行う。読み出し対象となる選択されたメモリセルでは、コントロールゲート電極に、例えば、第1の正のバイアスよりも小さい読み出しのための第2の正のバイアスが印加される。第2の正のバイアスは、例えば、0-データの閾値と1-データの閾値との間の値とする。従って、選択されたメモリセルに記憶されたデータの値に応じて、その選択されたメモリセルのオン/オフが決定されるため、読み出し回路を用いて、ビット線BLの電位変化や、ビット線に流れる電流変化などを検出することにより、読み出しを行うことができる。次に、第2の半導体層3bをチャネルとするメモリストリングNbに対して読み出しを実行するとき、ドレイン電極7を読み出し回路に接続し、ソース電極8に接地電位を印加する。また、セレクトゲート電極10a,10c,11及びコントロールゲート電極6dに第1の正のバイアスを印加する。第1の正のバイアスは、例えば、0/1-データによらず、メモリセルをオン状態にする値とする。セレクトゲート電極10bにはバイアスを印加しない。この時、セレクトゲート電極10bにバイアスが印加されないため、第2のレイヤーセレクトトランジスタTbは、第1及び第3の半導体層3a、3cにおいてオフ状態であり、第2の半導体層3bにおいてオン状態である。この後、メモリストリングNbに対して、ソース側のメモリセルからドレイン側のメモリセルに向かって順次データの読み出しを行う。読み出し対象となる選択されたメモリセルでは、コントロールゲート電極に、例えば、第1の正のバイアスよりも小さい読み出しのための第2の正のバイアスが印加される。第2の正のバイアスは、例えば、0-データの閾値と1-データの閾値との間の値とする。従って、選択されたメモリセルに記憶されたデータの値に応じて、その選択されたメモリセルのオン/オフが決定されるため、読み出し回路を用いて、ビット線BLの電位変化や、ビット線に流れる電流変化などを検出することにより、読み出しを行うことができる。最後に、第3の半導体層3cをチャネルとするメモリストリングNcに対して読み出しを実行するとき、ドレイン電極7を読み出し回路に接続し、ソース電極8に接地電位を印加する。また、セレクトゲート電極10a,10b,11及びコントロールゲート電極6dに第1の正のバイアスを印加する。第1の正のバイアスは、例えば、0/1-データによらず、メモリセルをオン状態にする値とする。セレクトゲート電極10cにはバイアスを印加しない。この時、セレクトゲート電極10cにバイアスが印加されないため、第3のレイヤーセレクトトランジスタTcは、第1及び第2の半導体層3a、3bにおいてオフ状態であり、第3の半導体層3cにおいてオン状態である。この後、メモリストリングNcに対して、ソース側のメモリセルからドレイン側のメモリセルに向かって順次データの読み出しを行う。読み出し対象となる選択されたメモリセルでは、コントロールゲート電極に、例えば、第1の正のバイアスよりも小さい読み出しのための第2の正のバイアスが印加される。第2の正のバイアスは、例えば、0-データの閾値と1-データの閾値との間の値とする。従って、選択されたメモリセルに記憶されたデータの値に応じて、その選択されたメモリセルのオン/オフが決定されるため、読み出し回路を用いて、ビット線BLの電位変化や、ビット線に流れる電流変化などを検出することにより、読み出しを行うことができる。D図8乃至図10の構造を製造する方法図11乃至図20は、図8乃至図10の構造を製造する方法を示している。まず、図11に示すように、例えば、面方位100及び比抵抗10~20Ωcmを有する第1の導電型例えば、p型半導体基板例えば、シリコン1を用意する。この半導体基板1上に第1の絶縁層例えば、酸化シリコン2を形成し、続けて、第1の絶縁層2上に第1の半導体層例えば、シリコン3a及び第2の絶縁層例えば、酸化シリコン4aを順次形成する。PEPにより、第2の絶縁層4a上にレジストパターンを形成し、このレジストパターンをマスクにしてRIEを行い、第2の絶縁層4a及び第1の半導体層3aをパターニングする。その結果、第2の絶縁層4aの第2の方向におけるエッジの位置が決定される。この後、レジストパターンは、除去される。また、第2の絶縁層4a上に第2の半導体層例えば、シリコン3b及び第3の絶縁層例えば、酸化シリコン4bを順次形成する。PEPにより、第3の絶縁層4b上にレジストパターンを形成し、このレジストパターンをマスクにしてRIEを行い、第3の絶縁層4b及び第2の半導体層3bをパターニングする。その結果、第3の絶縁層4bの第2の方向におけるエッジの位置が決定される。この後、レジストパターンは、除去される。また、第3の絶縁層4b上に第3の半導体層例えば、シリコン3c及び第4の絶縁層例えば、酸化シリコン5を順次形成する。PEPにより、第4の絶縁層5上にレジストパターンを形成し、このレジストパターンをマスクにしてRIEを行い、第4の絶縁層5及び第3の半導体層3cをパターニングする。その結果、第4の絶縁層5の第2の方向におけるエッジの位置が決定される。この後、レジストパターンは、除去される。ここで、本例では、第2乃至第4の絶縁層4a,4b,5の第1方向における厚さは、後述するイオン注入一括インプラを考慮すると、互いに等しいことが望ましい。次に、図12に示すように、PEPにより、第4の絶縁層5上にレジストパターン15を形成し、このレジストパターン15をマスクにして、ノーマリオンチャネル金属シリサイドチャネルを形成するための砒素のイオン注入を行う。このイオン注入では、加速エネルギー及びドーズ量を制御することにより、第1乃至第3の半導体層33a,3b,3c内に不純物領域13a’,13b’,13c’が同時に形成される一括インプラ。また、不純物領域13a’,13b’,13c’は、第2乃至第4の絶縁層4a,4b,5がマスクとして機能するため、自己整合的に、第1乃至第3の半導体層33a,3b,3cの一端のみに形成される。この後、レジストパターン15は、除去される。次に、図13に示すように、結合半導体層例えば、シリコン14を形成し、CMPにより、結合半導体層14の表面を平坦化する。この平坦化は、例えば、ドライエッチングにより行うこともできる。結合半導体層14は、第1乃至第3の半導体層33a,3b,3cを第2の方向における一端において互いに結合する。次に、図14に示すように、PEPにより、第4の絶縁層5上及び結合半導体層14上にレジストパターンを形成し、このレジストパターンをマスクにしてRIEを行い、第4の絶縁層5、第3の半導体層3c、第3の絶縁層4b、第2の半導体層3b、第2の絶縁層4a、第1の半導体層3a、第1の絶縁層2、及び、結合半導体層14を、順次、パターニングする。その結果、フィン型積層構造9が形成される。この後、レジストパターンは、除去される。次に、図15に示すように、CVDやスパッタなどの方法及びRIEなどの異方性エッチング方法を用いて、フィン型積層構造9に跨り、第3の方向に延びるゲート積層構造61,62,...6n及びセレクトゲート電極1010a,10b,10cを形成する。ここで、ゲート積層構造61,62,...6nは、例えば、第1乃至第3の半導体層33a,3b,3cの第3の方向に対向する2つの側面においては、第1の方向に延びる。同様に、セレクトゲート電極1010a,10b,10cも、例えば、第1乃至第3の半導体層33a,3b,3cの第3の方向に対向する2つの側面においては、第1の方向に延びる。次に、図16及び図17に示すように、フィン型積層構造9上に保護層例えば、窒化シリコン層21を形成し、この保護層21をマスクにして、砒素のイオン注入を行う。このイオン注入では、加速エネルギー及びドーズ量を制御することにより、第1乃至第3の半導体層33a,3b,3c内に、セルフアラインで、不純物領域ドットで示すが形成される。本例では、保護層21は、例えば、メモリセルアレイが形成される領域を覆う。このように、メモリセルアレイ上を保護層21で覆う理由は、メモリセルFETが微細化されると、それに拡散層ソース/ドレイン領域を形成しなくても、ゲート電極コントロールゲート電極に電圧を与えると、チャネルに電流パスが形成されるいわゆるフリンジ現象が発生するからである。また、逆に、メモリセルFETに拡散層を形成すると、不純物のチャネル部への拡散によりメモリセルの特性が劣化するからである。尚、フリンジ現象とは、ゲート電極の間隔電極ピッチが30nm以下となる場合に、直列接続された各トランジスタ間に拡散層を形成しなくても、ゲート電極から絶縁層を介したフリンジ電界により半導体層チャネルに電流パスが形成される現象のことである。これについては、例えば、ChangHyumLeeetalVLSITechnologyDigestofTechnicalPaperspp1181192008に記載される。このイオン注入により、第1乃至第3のレイヤーセレクトトランジスタTa,Tb,Tcが存在するドレイン電極側の第1乃至第3の半導体層33a,3b,3c内、及び、ソース電極側の第1乃至第3の半導体層33a,3b,3c内に、それぞれ、不純物領域ドットで示すが形成される。次に、図18に示すように、フィン型積層構造9を覆う金属層例えば、Ni層22をスパッタ法又はCVD法により形成する。この時、保護層21及びセレクトゲート電極1010a,10b,10cで覆われた領域においては、図19に示すように、金属層22が第1乃至第3の半導体層33a,3b,3cに接触することはない。また、保護層21及びセレクトゲート電極1010a,10b,10cで覆われていない剥き出し領域においては、図20に示すように、金属層22が第1乃至第3の半導体層33a,3b,3cに接触する。この後、熱処理を行い、第1乃至第3の半導体層33a,3b,3cと金属層22とをシリサイド反応させる。熱処理の温度は、例えば300~500°C、熱処理の時間は、例えば数秒~数十秒である。この熱処理により、図18の不純物領域ドットで示すは、金属シリサイド層に変化する。この後、ウェットエッチングにより未反応の金属層22を除去し、かつ、保護層21を除去する。その結果、図21に示すように、フィン型積層構造9の第2の方向の両端部に、それぞれ、金属シリサイド層23が形成される。また、フィン型積層構造9の第2の方向の一端に、ドレイン電極例えば、タングステン7を形成し、他端に、ソース電極例えば、タングステン8を形成すると、図8乃至図10の構造が完成する。尚、以上の製造方法において、第1乃至第3のレイヤーセレクトトランジスタTa,Tb,Tcのノーマリオンチャネルを確実に形成するために、第1乃至第3のレイヤーセレクトトランジスタTa,Tb,Tcのチャネル幅第1乃至第3の半導体層3a,3b,3cの厚さに相当は、15nm以下であるのが望ましい。また、シリサイド反応をチャネル部の全体に形成するために、第1乃至第3のレイヤーセレクトトランジスタTa,Tb,Tcのチャネル長セレクトゲート電極10a,10b,10cの幅に相当は、40nm以下であるのが望ましい。Eまとめ第1の実施例によれば、レイヤーセレクトトランジスタのノーマリオンチャネルが金属シリサイド層例えば、ニッケルシリサイド層であるため、ノーマリオンチャネルを不純物領域により形成する場合に比べてオン抵抗を下げることができ、メモリ動作の高速化に貢献できる。この効果は、フィン型積層構造内の活性層メモリストリングの数が増加し、これに伴い、直列接続されるレイヤーセレクトトランジスタが増加した場合に顕著である。また、ノーマリオントランジスタのチャネルへの不純物の添加は、シリサイド反応の促進のために行うため、そのドープ量によりトランジスタの特性オン抵抗が決まることはない。即ち、不純物のドープは、半導体層を非晶質化するために十分な量だけ行えばよく、結果として、不純物のドープ量を大きくしなければならない従来に比べて、不純物のドープ量を低減することができ、プロセス時間を短縮できる。また、メモリセルアレイ領域を保護層で覆い、メモリセルアレイ領域内でのシリサイド反応を禁止すれば、各メモリセルのチャネル電位を制御し易くなるため、書き込み/消去特性を向上できる。また、第1乃至第3の半導体層33a,3b,3cとしては、多結晶が一般的であるが、熱処理により、その多結晶の粒径を拡大し、多結晶半導体を単結晶半導体に近付けることも可能である。半導体が単結晶化すれば、メモリセルトランジスタ及びセレクトトランジスタに流れる電流を増加させることができるため、読み出し速度を向上させることができる。また、メモリセルのトンネル絶縁膜シリコン酸化膜として、熱酸化による良質な酸化膜を得ることができるため、メモリセルの保持特性を向上できる。また、第1乃至第3の半導体層33a,3b,3cとしては、シリコン、ゲルマニウム、シリコンゲルマニウムなどを用いることが可能である。シリコンゲルマニウム及びゲルマニウムは、シリコンに比べて結晶化温度が低く、熱処理により結晶粒径を大きくすることが容易である。このため、シリコンゲルマニウム及びゲルマニウムは、シリコンよりも単結晶に近い性質が得られ、読み出し速度及び保持特性を向上できる。また、フィン型積層構造9を形成するに当たり、絶縁層2,4a,4b,5と、半導体層3a,3b,3cとを交互に積層する代わりに、シリコンゲルマニウム層上にシリコン層をエピタキシャル成長し、そのシリコン層上にシリコンゲルマニウム層をエピタキシャル成長する、というプロセスを繰り返し、フィン型積層構造9を形成した後にシリコンゲルマニウム層をエッチングにより除去してもよい。このプロセスでは、フィン型積層構造9内のシリコン層が完全な単結晶となるため、上述の通り、読み出し特性及び保持特性を向上できる。第2の実施例図22は、第2の実施例の構造を示している。半導体基板例えば、Si基板31上には、その表面に対して垂直な第1の方向に積み重ねられ、半導体基板1の表面に対して平行な第2の方向に延びる複数のメモリストリングNa、Nb,Ncが配置される。本例では、第1の方向に積み重ねられるメモリストリングの数は、3つであるが、これに限られない。即ち、第1の方向に積み重ねられるメモリストリングの数は、2つ以上であればよい。尚、第1の方向に積み重ねられるメモリストリングの数が多ければ多いほど、不揮発性半導体記憶装置の大容量化にとっては望ましい。これらメモリストリングNa、Nb,Ncは、第1の方向に積み重ねられる3つの半導体層例えば、単結晶Si層32a,32b,32cと、第2の方向に直列接続される複数のメモリセルMCとから構成される。本例では、直列接続されるメモリセルMCの数は、6つであるが、これに限られない。即ち、第2の方向に直列接続されるメモリセルの数は、2つ以上であればよい。尚、第2の方向に直列接続されるメモリセルの数が多ければ多いほど、不揮発性半導体記憶装置の大容量化にとっては望ましい。各メモリセルMCは、半導体層3232a,32b,32cの第1及び第2の方向に対して垂直な第3の方向にある側面上に配置される記録層33aと、記録層33aの半導体層32側とは反対側に配置されるゲート電極例えば、ワード線WL34aとを備える。ゲート電極34aは、各半導体層32a,32b,32cの第3の方向にある側面側において第1の方向に延びる。また、ゲート電極34aをその上面から見たとき、ゲート電極34aは、複数のメモリストリングNa、Nb,Ncを跨いで、第3の方向に延びる。複数のメモリストリングNa、Nb,Ncの第2の方向の両端には、第3の方向に延びる梁35が接続される。複数の半導体層32a,32b,32cが絶縁層により分離され、1つの半導体層と1つの絶縁層とが交互に積層されることにより、フィン型積層構造Fin0~Fin3が形成されるとき、例えば、梁35は、フィン型積層構造Fin0~Fin3と同じ構造を有する。梁35は、複数のメモリストリングNa、Nb,Ncを固定し、例えば、フィン型積層構造Fin0~Fin3の倒壊を防止する機能を有する。梁35の第2の方向の幅は、フィン型積層構造Fin0~Fin3の第3の方向の幅、即ち、複数の半導体層32a,32b,32cの第3の方向の幅よりも広いのが望ましい。複数のメモリストリングNa、Nb,Ncと梁35との間には、例えば、1つのフィン型積層構造メモリストリングNa、Nb,Ncを備える1グループを選択するためのアシストゲートトランジスタAGTが配置される。アシストゲートトランジスタAGTは、スイッチとして機能すればよい。このため、アシストゲートトランジスタAGTは、メモリセルMCと同じ構造を有していてもよいし、異なる構造を有していてもよい。本例では、アシストゲートトランジスタAGTは、メモリセルMCと同様に、記録層33bと、ゲート電極アシストゲート電極34bとを有する。アシストゲートトランジスタAGTがメモリセルMCと異なる構造を有するとき、アシストゲートトランジスタAGTは、例えば、MOS構造を有するトランジスタから構成することができる。ゲート電極34bは、互いに電気的に独立している。また、ゲート電極34bは、コンタクトプラグ36を介して、アシストゲート線AGLに接続される。梁35の第3の方向の端部には、複数のメモリストリングNa、Nb,Ncのうちの1つを選択するための機能が付加されている。その機能は、レイヤーセレクトトランジスタLSTa、LSTb,LSTcにより実現する。この場合、梁35内の各半導体層に対して共通に1つのビット線コンタクト部プラグ37を設けることができる。レイヤーセレクトトランジスタLSTaは、梁35内の最下層としての半導体層、即ち、各フィン型積層構造Fin0~Fin3内の1つのメモリストリングNaが形成される半導体層において、常にオン状態ノーマリオンである。レイヤーセレクトトランジスタLSTaは、それ以外の半導体層では、スイッチとして機能する。また、レイヤーセレクトトランジスタLSTbは、梁35内の中間層としての半導体層、即ち、各フィン型積層構造Fin0~Fin3内の1つのメモリストリングNbが形成される半導体層において、常にオン状態ノーマリオンである。レイヤーセレクトトランジスタLSTbは、それ以外の半導体層では、スイッチとして機能する。さらに、レイヤーセレクトトランジスタLSTcは、梁35内の最上層としての半導体層、即ち、各フィン型積層構造Fin0~Fin3内の1つのメモリストリングNcが形成される半導体層において、常にオン状態ノーマリオンである。レイヤーセレクトトランジスタLSTcは、それ以外の半導体層では、スイッチとして機能する。レイヤーセレクトトランジスタLSTa,LSTb,LSTcのノーマリオン状態は、例えば、梁35内の各半導体層内に、ノーマリオンチャネル金属シリサイドチャネル41a,41b,41cを選択的に形成することにより実現する。この場合、例えば、メモリストリングNaを選択するときは、レイヤーセレクトトランジスタLSTaがオフ状態、レイヤーセレクトトランジスタLSTb,LSTcがオン状態になる電位をセレクトゲート電極SGに印加する。この時、最上層及び中間層では、レイヤーセレクトトランジスタLSTaがオフ状態であるため、メモリストリングNb,Ncは、選択されない。これに対し、最下層では、レイヤーセレクトトランジスタLSTaがノーマリオンであるため、メモリストリングNaが選択される。同様の原理により、メモリストリングNb,Ncについても、独立に選択することが可能である。尚、レイヤーセレクトトランジスタLSTa,LSTb,LSTcは、メモリセルMCと同様に、記録層33bと、ゲート電極34bとから構成されていてもよいし、これに代えて、メモリセルMCとは異なる構造を有していてもよい。レイヤーセレクトトランジスタLSTa,LSTb,LSTcがメモリセルMCと異なる構造を有するとき、レイヤーセレクトトランジスタLSTa,LSTb,LSTcは、例えば、MOS構造を有するトランジスタから構成することができる。これにより、複数のメモリストリングNa、Nb,Ncのうちの1つフィン型積層構造Fin0~Fin3内の1つの半導体層を選択することができる。即ち、フィン型積層構造Fin0~Fin3内の各半導体層を、メモリストリングのチャネルとして、独立に制御可能になる。本例では、フィン型積層構造Fin0~Fin3は、第3の方向に並んで複数存在する。本例では、第3の方向に並ぶフィン型積層構造Fin0~Fin3の数は、4つであるが、これに限られない。即ち、第3の方向に並ぶフィン型積層構造Fin0~Fin3の数は、2つ以上であればよい。尚、第3の方向に並ぶフィン型積層構造Fin0~Fin3の数が多ければ多いほど、不揮発性半導体記憶装置の大容量化にとっては望ましい。第3の実施例第1及び第2の実施例では、フィン型積層構造内に形成されるメモリセルは、記録層及びゲート電極を有し、半導体層をチャネルとするFET例えば、電荷蓄積層を有するフラッシュメモリセルであったが、これに限定されることはない。例えば、第1及び第2のフィン型積層構造を互いに交差させ、第1のフィン型積層構造内の半導体層と第2のフィン型積層構造内の半導体層との間に2端子型のメモリセルを配置すれば、クロスポイント型メモリセルアレイを実現できる。この場合、メモリセルは、ReRAMResistanceRandomAccessMemory、PCM、MRAMMagneticRandomAccessMemoryなどの抵抗変化型のメモリに使用されるメモリセルをそのまま採用することが可能である。図23は、第3の実施例の構造を示している。半導体基板例えば、Si基板上には、互いに交差する第1のフィン型積層構造と第2のフィン型積層構造が配置される。第1のフィン型積層構造は、半導体基板の表面に対して垂直な第1の方向に積み重ねられ、半導体基板の表面に対して平行な第2の方向に延びる複数の半導体層51a,51b,51cを備える。第2のフィン型積層構造は、半導体基板の表面に対して垂直な第1の方向に積み重ねられ、半導体基板の表面に対して平行な第3の方向に延びる複数の半導体層52a,52b,52cを備える。本例では、第1の方向に積み重ねられる半導体層の数は、第1及び第2のフィン型積層構造共に、3つであるが、これに限られない。即ち、第1の方向に積み重ねられる半導体層の数は、2つ以上であればよい。第1のフィン型積層構造内の複数の半導体層51a,51b,51cは、ワード線WL/ビット線BLとして機能する。同様に、第2のフィン型積層構造内の複数の半導体層52a,52b,52cも、ワード線WL/ビット線BLとして機能する。例えば、図23及び図24に示すように、第1のフィン型積層構造内の半導体層WL/BL51a,51b,51cと、第2のフィン型積層構造内の半導体層WL/BL52a,52b,52cとの間には、2端子型のメモリセルMCが配置される。メモリセルは、電圧、電流、熱などにより抵抗値が変化する抵抗変化素子、例えば、ReRAMResistanceRandomAccessMemory、PCM、MRAMMagneticRandomAccessMemoryなどの抵抗変化型のメモリに使用されるメモリセルをそのまま採用することが可能である。第1のフィン型積層構造内の半導体層WL/BL51a,51b,51cの第2の方向の両端には、第3の方向に延びる梁35が接続される。例えば、梁35は、第1のフィン型積層構造と同じ構造を有する。同様に、第2のフィン型積層構造内の半導体層WL/BL52a,52b,52cの第3の方向の両端には、第2の方向に延びる梁35が接続される。例えば、梁35は、第2のフィン型積層構造と同じ構造を有する。梁35は、第1及び第2のフィン型積層構造を固定し、その倒壊を防止するために付加される。第1のフィン型積層構造に接続される梁35の第2の方向の幅は、第1のフィン型積層構造の第3の方向の幅、即ち、複数の半導体層WL/BL51a,51b,51cの第3の方向の幅よりも広いのが望ましい。また、第2のフィン型積層構造に接続される梁35の第3の方向の幅は、第2のフィン型積層構造の第2の方向の幅、即ち、複数の半導体層WL/BL52a,52b,52cの第2の方向の幅よりも広いのが望ましい。第1のフィン型積層構造内の半導体層WL/BL51a,51b,51cと梁35との間には、アシストゲートトランジスタAGTが配置される。第2のフィン型積層構造内の半導体層WL/BL52a,52b,52cと梁35との間にも、アシストゲートトランジスタAGTが配置される。アシストゲートトランジスタAGTは、スイッチとして機能すればよい。アシストゲートトランジスタAGTは、例えば、MOS構造を有するトランジスタから構成することができる。第1のフィン型積層構造の梁35の第3の方向の端部には、複数の半導体層51a,51b,51cのうちの1つを選択するための機能が付加されている。また、第2のフィン型積層構造の梁35の第2の方向の端部には、複数の半導体層52a,52b,52cのうちの1つを選択するための機能が付加されている。その機能は、第2の実施例と同様に、レイヤーセレクトトランジスタLSTa,LSTb,LSTcにより実現する。これらトランジスタの構成については、第2の実施例と同じであるため、ここでの詳細な説明を省略する。重要な点は、レイヤーセレクトトランジスタLSTa,LSTb,LSTcのノーマリオンチャネル41a,41b,41cをそれぞれ金属シリサイドチャネルにより構成したということにある。本例では、第1及び第2のフィン型積層構造の数は、それぞれ4つであるが、これに限られない。即ち、第1及び第2のフィン型積層構造の数は、2つ以上であればよい。尚、第1及び第2のフィン型積層構造の数が多ければ多いほど、不揮発性半導体記憶装置の大容量化にとっては望ましい。第4の実施例図26は、第4の実施例の構造を示している。図27は、図26のXXVIIXXVII線に沿う断面図である。この実施例は、整流素子pnダイオードと低抵抗な微細配線とを備える半導体装置に関する。例えば、LSIの配線層60内の導電層61上には、底部が導電層61に達する第1及び第2の凹部を有する絶縁層65が配置される。pnダイオード領域内において、絶縁層65の第1の凹部内には、n型半導体層n型領域62及びp型半導体層p型領域63を備えるダイオードDが形成される。p型半導体層63上には、金属シリサイド層64が形成される。また、配線領域内において、絶縁層65の第2の凹部内には、低抵抗な微細配線としての金属シリサイド層64が形成される。この金属シリサイド層64は、第2の凹部内に設けられたアモルファス状態の半導体層をシリサイド化することにより得られる。この半導体層は、pnダイオードDを形成するときに堆積する半導体層を用いて形成することができる。例えば、pnダイオードDのカソードn型領域を形成するときに使用する砒素を、配線領域内の第2の凹部内の半導体層の全体に予め注入しておく。これにより、配線領域内の第2の凹部内の半導体層の全体を金属シリサイド化することが可能になり、簡易に、微細配線を形成することができる。本例では、微細配線は、コンタクトプラグを意図している。この場合、コンタクトプラグの幅平面形状が円形のときは直径は、15nm以下であるのが望ましい。また、本例は、配線幅Wφを持つ配線に適用することも可能である。この場合、配線領域内の第2の凹部の幅配線幅Wφは、15nm以下であるのが望ましい。尚、金属シリサイド層64は、Ni、V、Cr、Mn、Y、Mo、Ru、Rh、Hf、Ta、W、Ir、Co、Ti、Er、Pt、Pd、Zr、Gd、Dy、Hoを含んでいるのが望ましい。図28及び図29は、第4の実施例の変形例を示している。この変形例は、図26及び図27のダイオードDを、クロスポイント型メモリセルアレイ内のメモリセルMCの整流素子として用いた点に特徴を有する。即ち、ダイオードDと抵抗変化素子REとは、互いに積層される。それらの積層順は、特に制限されない。例えば、図28の例では、導電線L1上に抵抗変化素子REが配置され、抵抗変化素子RE上にpnダイオードn型領域62及びp型領域63Dが配置され、pnダイオードD上に金属シリサイド層64を介して導電線L2が配置される。また、図29の例では、導電線L1上にpnダイオードn型領域62及びp型領域63Dが配置され、pnダイオードD上に金属シリサイド層64を介して抵抗変化素子REが配置され、抵抗変化素子RE上に導電線L2が配置される。このような構造は、特に、クロスポイント型メモリセルアレイを3次元化したときに有効である。この場合、例えば、複数段に積み重ねられたメモリセルアレイを半導体基板上の周辺回路に接続するために、メモリセルダイオードD及び抵抗変化素子REMCが形成される層内にコンタクトプラグPGを形成する必要があるからである。このコンタクトプラグPGの形成に本実施例を適用することができる。従来は、メモリセルMCとは別にコンタクトプラグPGを形成しなければならなかったので、メモリセルアレイの積層数が増えるに従い、製造プロセスの増加により製造コストが増大する問題があった。これに対し、本実施例によれば、メモリセルMCの形成と並行してコンタクトプラグPGを形成することができるため、メモリセルアレイの積層数が増加しても、製造コストが増大することはない。次に、図26及び図27のデバイスを製造する方法を説明する。まず、図30に示すように、LSIの配線層60内の導電層61上に、CVD法により絶縁層65を形成する。また、フォトリソグラフィとドライエッチングにより、絶縁層65に複数の凹部66を形成する。各凹部66の幅直径は、3~15nmである。次に、図31に示すように、絶縁層65上に複数の凹部66を満たすシリコン層を堆積した後、CMPによりシリコン層の平坦化を行う。その結果、複数の凹部66内に柱状シリコン層67が形成される。次に、図32に示すように、イオン注入により、pnダイオード領域内及び配線領域内のシリコン層67内に、n型不純物として、砒素を注入する。このイオン注入は、加速電圧及びドーズ量を制御し、ダイオードのカソードn型領域を形成すること、及び、配線領域内のシリコン層67の下部を非晶質化することを目的とする。また、配線領域内のシリコン層67をレジストで覆った後、イオン注入により、pnダイオード領域内のシリコン層67内に、p型不純物として、ボロンを注入する。このイオン注入は、加速電圧及びドーズ量を制御し、ダイオードのアノードp型領域を形成することを目的とする。この後、レジストを除去する。さらに、pnダイオード領域内のシリコン層67をレジストで覆った後、イオン注入により、配線領域内のシリコン層67内に、n型不純物として、砒素を注入する。このイオン注入は、加速電圧及びドーズ量を制御し、配線領域内のシリコン層67の上部を非晶質化することを目的とする。この後、レジストを除去する。次に、図33に示すように、絶縁層65上に、pnダイオード領域内及び配線領域内のシリコン層67に接触する金属層例えば、ニッケル層69を形成する。この後、熱処理を行い、金属層69とシリコン層67とをシリサイド反応させ、金属シリサイド層を形成する。この時、配線領域内では、砒素の注入により非晶質化されたシリコン層67が金属層69に接触しているため、金属層69とシリコン層67とのシリサイド反応が促進され、結果として、凹部内のシリコン層67のほぼ全てが金属シリサイド層に変化する。これに対し、pnダイオード領域内では、ボロンが注入されたp型領域としてのシリコン層67が金属層69に接触しているため、金属層69とシリコン層67とのシリサイド反応が促進されることはなく、結果として、シリコン層67の上部のみが金属シリサイド層に変化する。即ち、pnダイオード領域内では、pnダイオードn型領域62及びp型領域63がそのまま残る。この後、未反応の金属層69を除去する。以上の工程により、図26及び図27の構造を得ることができる。尚、シリサイド反応を導電層61の上面まで到達させるために、絶縁層65の厚さ凹部の深さは、20nm以下であるのが望ましい。第4の実施例によれば、従来、別々に形成していたダイオードと配線コンタクトプラグを含むとを、同時に形成することが可能になる。従って、プロセスコストが大幅に削減できる。また、同一配線層内に形成されるダイオードと配線とを1回のリソグラフィプロセスにより同時にレイアウトできるため、位置合わせ精度の向上と共に、製造歩留まりの向上も図ることができる。尚、本例では、柱状シリコン層67は、単結晶シリコン又は多結晶シリコンである。多結晶シリコンのときは、熱処理により結晶粒径を大きくすることで単結晶シリコンに近付けることも可能である。柱状シリコン層67を単結晶化すれば、それに形成されるダイオードの特性整流性向上、リーク電流特性などを向上させることができる。第5の実施例図34は、第5の実施例の構造を示している。図35は、図34のXXXVXXXV線に沿う断面図である。この実施例は、SOI基板上に形成される、オン/オフ制御可能なFETと、常にオンノーマリオン状態のFETとを備える半導体装置に関する。例えば、半導体基板71上には、絶縁層72が配置され、絶縁層72上には、第1及び第2の半導体層例えば、単結晶シリコン層73,74が配置される。第1及び第2の半導体層73,74は、共に、チャネル部の幅FETのチャネル幅に相当Wchがソース/ドレイン領域の幅Wdsよりも狭くなるように加工される。例えば、チャネル部の幅Wchは、後述する金属シリサイド化に際して毛細管現象が顕著に発生する15nm以下に設定される。ここで、FETのチャネル幅が狭くなると、そのオン電流も小さくなる。もし、チャネル幅を狭くしたことにより十分なオン電流が得られなくなるときは、例えば、図36に示すように、第1及び第2の半導体層73,74の平面形状をはしご状にすることも可能である。この場合、ソース領域とドレイン領域とは、幅Wchを有する複数のチャネル部により互いに接続される。また、FETのチャネル幅は、Wch×チャネル部の数になり、十分に大きなオン電流を確保できる。第1及び第2の半導体層73,74上には、ゲート絶縁層例えば、酸化シリコン層78を介してゲート電極例えば、ポリシリコン層、金属層、これらの積層など79が配置される。ゲート電極79の側面上には、側壁絶縁層80が配置される。第1及び第2のFETT1,T2は、共に、ゲート電極79の両側にあるソース/ドレイン領域の一部又は全部が金属シリサイド化される。本例では、ソース/ドレイン領域の全部が金属シリサイド層例えば、ニッケルシリサイド層75から構成される。また、第1のFETT1のチャネル部は、半導体層76から構成される。即ち、第1のFETT1のチャネル部は、金属シリサイド化されない。従って、第1のFETT1は、オン/オフ制御可能なトランジスタである。また、第2のFETT2のチャネル部は、金属シリサイド層77から構成される。即ち、第2のFETT2のチャネル部は、金属シリサイド化される。従って、第2のFETT2は、オン/オフ制御不可能なノーマリオントランジスタである。尚、第1及び第2のFETT1,T2のゲート幅チャネル長Wgは、チャネル部の金属シリサイド化を完全に行うために40nm以下であるのが望ましい。また、金属シリサイド層75,77は、Ni、V、Cr、Mn、Y、Mo、Ru、Rh、Hf、Ta、W、Ir、Co、Ti、Er、Pt、Pd、Zr、Gd、Dy、Hoを含んでいるのが望ましい。このような構造によれば、後述するように、オン/オフ制御可能な通常のトランジスタと、オン/オフ制御不可能なノーマリオントランジスタとを、同一プロセスで並行に形成することが可能であるため、プロセスコストが大幅に削減できる。また、第1及び第2のFETT1,T2を、メモリ機能を有する素子として使用することも可能である。即ち、ノーマリオン化された状態と、ノーマリオン化されていない状態とを、2つの状態として記憶可能である。次に、図34及び図35のデバイスを製造する方法を説明する。まず、図37及び図38に示すように、半導体基板71上に絶縁層72を形成し、絶縁層72上に第1及び第2の半導体層73,74を形成する。第1及び第2の半導体層73,74は、例えば、絶縁層72上の全体に単結晶半導体層を形成した後に、この単結晶半導体層をパターニングすることにより形成できる。尚、第1及び第2の半導体層73,74のチャネル部の幅Wchは、3~15nmである。次に、図39に示すように、イオン注入により、ノーマリオントランジスタを形成する第2の半導体層74内に、n型不純物として、砒素を注入する。このイオン注入は、加速電圧及びドーズ量を制御し、第2の半導体層74を非晶質化することを目的とする。次に、図40に示すように、例えば、第1及び第2の半導体層73,74上に酸化シリコン層及び不純物を含む導電性ポリシリコン層を形成した後、PEP及びRIEにより、これらをパターニングする。その結果、第1及び第2の半導体層73,74上には、ゲート絶縁層78及びゲート電極79が形成される。続けて、ゲート電極79を覆う絶縁層を形成した後、この絶縁層を異方性エッチングすることにより、ゲート電極79の側面上に側壁絶縁層80を形成する。次に、図41に示すように、第1及び第2の半導体層73,74上及びゲート電極79上に、金属層例えば、ニッケル層81を形成する。この後、熱処理を行い、金属層81と第1及び第2の半導体層73,74とをシリサイド反応させ、金属シリサイド層を形成する。この時、第1の半導体層オン/オフ制御可能なトランジスタを形成する領域73は、砒素の注入により非晶質化されていないため、金属層81と第2の半導体層74とのシリサイド反応が促進されることはなく、結果として、ソース/ドレイン領域のみが金属シリサイド層に変化する。即ち、ゲート電極79直下のチャネル部が金属シリサイド層に変化することはない。これに対し、第2の半導体層ノーマリオントランジスタを形成する領域74は、砒素の注入により非晶質化されているため、金属層81と第2の半導体層74とのシリサイド反応が促進される。結果として、ソース/ドレイン領域に加えて、ゲート電極79直下のチャネル部狭窄部のほぼ全てが金属シリサイド層に変化する。尚、本例では、ゲート電極79がポリシリコン層から構成されるとき、上述のシリサイド反応時に、ゲート電極79上部もシリサイド化することが可能である。この後、未反応の金属層81を除去する。以上の工程により、図34及び図35の構造を得ることができる。尚、第2の半導体層74のチャネル部の全てをシリサイド化するために、FETのゲート幅チャネル長Wgは、40nm以下であるのが望ましい。第5の実施例によれば、オン/オフ制御可能な通常のトランジスタと、オン/オフ制御不可能なノーマリオントランジスタとを、例えば、1回のイオン注入を追加し、そのイオン注入での不純物注入領域を打ち分けることにより、同一プロセスで並行に形成することが可能である。従来、オン/オフ制御可能な通常トランジスタと、オン/オフ制御不可能なノーマリオントランジスタ金属配線と等価とは、別々に形成することが必要であったが、本例によれば、これらを同時に形成することが可能になる。従って、プロセスコストが大幅に削減できる。また、本例では、通常トランジスタと金属配線として機能するノーマリオントランジスタとが同一パターンを有するため、これらの面内均一性が高い上下方向のばらつきが少ない。従って、リソグラフィプロセスの精度及び歩留まりの向上が可能である。尚、本例では、第1及び第2の半導体層73,74は、単結晶シリコン又は多結晶シリコンである。多結晶シリコンのときは、熱処理により結晶粒径を大きくすることで単結晶シリコンに近付けることも可能である。第1及び第2の半導体層73,74を単結晶化すれば、それに形成されるトランジスタの特性オン/オフ特性などを向上させることができる。図42は、第5の実施例の適用例を示している。第5の実施例は、3次元FPGAに適用することが可能である。3次元FPGAは、トランジスタ層及び配線層から構成される論理LSI上に、TFT、例えば、多結晶シリコンチャネルトランジスタで構成されるコンフィギュレーションメモリ回路情報を記憶する、書き換え可能なメモリを形成したものである。尚、コンフィギュレーションメモリとは、論理LSIの選択情報を保持するメモリのことである。このコンフィギュレーションメモリに第5の実施例の半導体装置を適用できる。例えば、LSIの開発段階においては、LSIの仕様を実現すべく、まず、TFTで構成されるコンフィギュレーションメモリ例えば、SRAMを備える開発用プロトタイプFPGAを製造し、コンフィギュレーションメモリを書き換えながらテスト動作を繰り返す。そして、仕様を満たす回路設計が確定したら、コンフィギュレーションメモリを金属配線に置き換える作業を行う。即ち、TFTで構成されるコンフィギュレーションメモリと等価な金属配線を設計し、最上層にLSIの仕様を満たす高速動作が可能な回路を実現するための金属配線を備える大量生産用FPGAを製造する。ここで、コンフィギュレーションメモリを金属配線に置き換える作業は、コンフィギュレーションメモリを構成するトランジスタのうち、常時オンさせるべき金属配線として機能させるべきトランジスタと、常時オフさせるべきトランジスタとを区別し、常時オンさせるべきトランジスタを金属配線化する作業とみなすことができる。従って、コンフィギュレーションメモリに第5の実施例を適用し、不純物の打ち分けによって、常時オンさせるべきトランジスタノーマリオントランジスタと、常時オフさせるべきトランジスタ通常トランジスタとを作り分けすれば、従来の金属配線の設計作業を第5の実施例における金属シリサイド化に代替することができる。このように、第5の実施例を3次元FPGAにおけるコンフィギュレーションメモリの金属配線への置き換え作業に適用すれば、新たに金属配線を設計することなく、開発用FPGAに使用したコンフィギュレーションメモリを作るためのマスクをそのまま使用し、かつ、金属シリサイドを形成するための不純物を打ち分けるだけで、大量生産用FPGAを製造することができる。即ち、第5の実施例の適用により、開発用FPGAの製造プロセスと大量生産用FPGAの製造プロセスとの相違点がほとんどなくなるため、大量生産用FPGAにおいて金属配線の設計が必要になる従来に比べて、プロセスコストを低減することが可能である。以下、コンフィギュレーションSRAMを備えたFPGAの回路例について説明する。図43は、FPGAのレイアウトの例を示している。FPGA111は、I/O部112、ロジック部L、配線部113、及び、DSPブロックRAM部114を備える。FPGAチップ111の外周に沿ってI/O部112が配置され、チップの大部分は、ロジック部Lと配線部113とで占められている。配線部113は、ロジック部L内の複数のロジックブロックBKに対する配線を行なう。尚、DSPブロックRAM部114は、省略することも可能であるが、一般的には、それを備えている製品のほうが多く存在する。図44は、図43のロジック部Lと配線部113との関係を示している。配線部113からの入力信号I0,I1は、ロジック部L内のロジックブロックBKに入力され、ロジックブロックBKの出力信号Oは、配線部113内の信号線Y6,Y7に出力される。ロジックブロックBKは、コンフィギュレーションSRAMメモリセルMCからのデータ例えば、正信号のみにより制御される。配線部113内のマルチプレクサMUXは、例えば、信号線Y0~Y5からの入力信号を選択的に出力する。マルチプレクサMUXは、コンフィギュレーションSRAMMCからのデータ例えば、正信号とその反転信号により制御される。図45乃至図47は、開発用FPGAにおけるコンフィギュレーションSRAMとマルチプレクサの例を示している。マルチプレクサMUXは、2入力マルチプレクサであり、2個のパストランジスタNチャネルMOSトランジスタT0,T1を備える。2入力マルチプレクサMUXは、2つの入力信号A,Bのうちの1つを出力信号Yとして出力する。2つの入力信号A,Bのいずれを選択するかは、コンフィギュレーションSRAMMCからのデータ正信号S0とその反転信号S1により制御される。コンフィギュレーションSRAMMCは、PチャネルMOSトランジスタP1,P2及びNチャネルMOSトランジスタN1,N2により構成される。V11は、第1の電源電位例えば、正電位、V12は、第2の電源電位例えば、接地電位である。LSIの開発段階においては、例えば、図46に示すように、コンフィギュレーションSRAMMCのデータは、書き換え可能であり、これにより、LSIの仕様を満たす回路を実現する。これに対し、LSIの大量生産段階においては、例えば、図47に示すように、コンフィギュレーションSRAMMCのデータは、固定される。例えば、NチャネルMOSトランジスタN1のチャネル部を金属シリサイド化し、このトランジスタをノーマリオントランジスタNonにする。これにより、図47の場合、電源を投入すると例えば、第1の電源電位V11を正電位にし、第2の電源電位V12を接地電位にすると、ノードnが第2の電源電位V12に短絡されるため、S0=L、S1=Hになり、入力信号Bが選択される。尚、本例では、2入力マルチプレクサMUX内のパストランジスタT0,T1は、それぞれ、1個のNチャネルMOSトランジスタにより構成されるが、これに代えて、例えば、1個のPチャネルMOSトランジスタと、1個のNチャネルMOSトランジスタとからなるトランスファーゲートを用いてもよい。3.むすび実施形態によれば、微細配線を簡易に低抵抗化することができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"