"第1導電型のドリフト層と、前記ドリフト層上に位置し、該第1導電型とは反対型の第2導電型のボディ層と、前記ボディ層を開口し、前記ドリフト層に達して形成してなる溝と、前記ボディ層内に配置されるとともに、少なくとも一部を前記溝の内周面に露出させて形成してなる第1導電型のソース領域と、前記溝の内周面に形成してなるゲート絶縁膜と、前記ゲート絶縁膜の内周面に形成してなるゲート電極層と、前記ゲート電極層と絶縁されるとともに、前記ソース領域と接して形成してなるソース電極層とを備え、前記ボディ層における第2導電型不純物の濃度が最大値を示す深さ位置が、前記ソース領域の最下面よりも深い位置にあるトレンチゲートパワー半導体装置。請求項1に記載のトレンチゲート型パワー半導体装置において、前記ボディ層における第2導電型不純物の濃度が最大値を示す深さ位置が、前記ソース領域の最下面から2μm以上深い位置にあるトレンチゲートパワー半導体装置。請求項1又は2に記載のトレンチゲート型パワー半導体装置において、前記トレンチゲート型パワー半導体装置は、トレンチゲート型パワーMOSFETであり、前記第1導電型のドリフト層は、第1導電型のドレイン層上に配置されているトレンチゲートパワー半導体装置。請求項1に記載のトレンチゲート型パワー半導体装置において、前記トレンチゲート型パワー半導体装置は、トレンチゲート型IGBTであり、前記第1導電型のドリフト層は、第2導電型のコレクタ層上に配置されているトレンチゲートパワー半導体装置。請求項1に記載のトレンチゲート型パワー半導体装置を製造するためのトレンチゲート型パワー半導体装置の製造方法であって、前記ドリフト層となる第1導電型の第1半導体層及び前記ボディ層となる第2導電型の第2半導体層を備え、前記第1半導体層上に前記第2半導体層が積層された構造の半導体基体を準備する半導体基体準備工程と、前記第2半導体層の表面から前記第1半導体層に達するように溝を形成する溝形成工程と、前記溝の内周面にゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜の内周面にゲート電極層を形成するゲート電極層形成工程と、前記第2半導体層内に、少なくとも一部が前記溝の内周面に露出するように第1導電型のソース領域を形成するソース領域形成工程と、前記ゲート電極層を覆うように保護絶縁膜を形成する保護絶縁膜形成工程と、前記第2半導体層及び前記保護絶縁膜を覆うようにソース電極を形成するソース電極形成工程とをこの順序で含むトレンチゲート型パワー半導体装置の製造方法であって、前記半導体基体準備工程においては、前記第2半導体層における第2導電型不純物の濃度が最大値を示す深さ位置が、前記第2半導体層の表面と前記第2半導体層の底面との間に存在する半導体基体を準備するトレンチゲートパワー半導体装置の製造方法。請求項5に記載のトレンチゲート型パワー半導体装置の製造方法において、前記ボディ層における第2導電型不純物の濃度が最大値を示す深さ位置が、前記ボディ層の表面から4μm以上深い位置にあるトレンチゲートパワー半導体装置の製造方法。請求項5又は6に記載のトレンチゲート型パワー半導体装置の製造方法において、前記トレンチゲート型パワー半導体装置は、トレンチゲート型パワーMOSFETであり、前記半導体基体準備工程においては、前記ドレイン層となる第1導電型の第3半導体層、前記第1半導体層及び前記第2半導体層を備え、前記第3半導体層上に、第1半導体層及び前記第2半導体層がこの順序で積層された構造の半導体基体を準備するトレンチゲートパワー半導体装置の製造方法。請求項5又は6に記載のトレンチゲート型パワー半導体装置の製造方法において、前記トレンチゲート型パワー半導体装置は、トレンチゲート型IGBTであり、前記半導体基体準備工程においては、前記コレクタ層となる第2導電型の第4半導体層、前記第1半導体層及び前記第2半導体層を備え、前記第4半導体層上に、第1半導体層及び前記第2半導体層がこの順序で積層された構造の半導体基体を準備するトレンチゲートパワー半導体装置の製造方法。しかしながら、従来のトレンチゲート型パワーMOSFET900においては、以下に示すような問題がある。図15は、p型ボディ層920における不純物の濃度プロファイルを示す図である。すなわち、従来のトレンチゲート型パワーMOSFET900においては、図15に示すように、n型ソース領域を形成する際にn型不純物の拡散深さがばらつくことに起因して、p型ボディ層920におけるp型不純物の濃度が最大値を示す深さ位置がばらつく。その結果、p型ボディ層920におけるp型不純物の最大濃度がばらつくようになり、トレンチゲート型パワーMOSFETの閾値がばらつくという問題がある。なお、このような問題は、p型とn型とを逆にしたトレンチゲート型パワーMOSFETの場合にも同様に見られる問題である。また、このような問題はトレンチゲート型パワーMOSFETの場合だけに存在する問題ではなく、トレンチゲート型IGBTその他のトレンチゲート型パワー半導体装置全般に見られる問題でもある。そこで、本発明は、上記した問題を解決するためになされたもので、第1導電型のソース領域を形成する際に第1導電型不純物の拡散深さがばらついたとしてもトレンチゲート型パワー半導体装置の閾値がばらつくという問題を抑制することが可能なトレンチゲート型パワー半導体装置を提供することを目的とする。[1]本発明のトレンチゲート型パワー半導体装置は、第1導電型のドリフト層と、前記ドリフト層上に配置され、該第1導電型とは反対型の第2導電型のボディ層と、前記ボディ層を開口し、前記ドリフト層に達して形成してなる溝と、前記ボディ層内に配置されるとともに、少なくとも一部を前記溝の内周面に露出させて形成してなる第1導電型のソース領域と、前記溝の内周面に形成してなるゲート絶縁膜と、前記ゲート絶縁膜の内周面に形成してなるゲート電極層と、前記ゲート電極層と絶縁されるとともに、前記ソース領域と接して形成してなるソース電極層とを備え、前記ボディ層における第2導電型不純物の濃度が最大値を示す深さ位置が、前記ソース領域の最下面よりも深い位置にあることを特徴とする。本発明のトレンチゲート型パワー半導体装置によれば、後述する図2に示すように、ボディ層における第2導電型不純物の濃度が最大値を示す深さ位置は、ソース領域の最下面よりも深い位置にあるため、ソース領域を形成する際にn型不純物の拡散深さがばらついたとしても、ボディ層における第2導電型不純物の濃度が最大値を示す深さ位置のばらつき及びこれに起因したボディ層における第2導電型不純物の最大濃度のばらつきが抑制されるようになる。その結果、トレンチゲート型パワー半導体装置の閾値がばらつくという問題を抑制することが可能となる。また、本発明のトレンチゲート型パワー半導体装置によれば、ボディ層及びソース領域の深さを浅くできるため、入力容量Ciss及びチャネル抵抗を低減することが可能となるという効果も得られる。すなわち、本発明のトレンチゲート型パワーMOSFETによれば、後述する図3に示すように、ボディ層における表面不純物濃度を低くすることなく、ボディ層及びソース領域を浅くすることが可能となる。この理由は、ボディ層における表面不純物濃度を低くすることなくボディ層及びソース領域を浅くした場合であってもボディ層における第2導電型不純物の最大濃度が高くなることがないため、従来のトレンチゲート型パワーMOSFET900の場合のようにパンチスルーを抑制するためにボディ層における表面不純物濃度を低くする必要がなくなるためである。その結果、本発明のトレンチゲート型パワー半導体装置によれば、従来のトレンチゲート型パワーMOSFET900の場合よりもボディ層及びソース領域を浅くすることが可能となるため、ゲート面積を小さくして入力容量Cissを低減することが可能となり、チャネル長を短くしてチャネル抵抗を低減することが可能となる。[2]本発明のトレンチゲート型パワー半導体装置においては、前記ボディ層における第2導電型不純物の濃度が最大値を示す深さ位置が、前記ソース領域の最下面から2μm以上深い位置にあることが好ましい。このような構成とすることにより、ボディ層における第2導電型不純物の濃度が最大値を示す深さ位置のばらつき及びこれに起因したボディ層における第2導電型不純物の最大濃度のばらつきがより一層確実に抑制されるようになる。その結果、トレンチゲート型パワー半導体装置の閾値がばらつくという問題を確実に抑制することが可能となる。[3]本発明のトレンチゲート型パワー半導体装置においては、前記トレンチゲート型パワー半導体装置は、トレンチゲート型パワーMOSFETであり、前記第1導電型のドリフト層は、第1導電型のドレイン層上に配置されていることが好ましい。このような構成とすることにより、トレンチゲート型パワーMOSFETにおいて、本発明の効果を得ることができる。[4]本発明のトレンチゲート型パワー半導体装置においては、前記トレンチゲート型パワー半導体装置は、トレンチゲート型IGBTであり、前記第1導電型のドリフト層は、第2導電型のコレクタ層上に配置されていることが好ましい。このような構成とすることにより、トレンチゲート型IGBTにおいて、本発明の効果を得ることができる。[5]本発明のトレンチゲート型パワー半導体装置の製造方法は、本発明のトレンチゲート型パワー半導体装置を製造するためのトレンチゲート型パワー半導体装置の製造方法であって、前記ドリフト層となる第1導電型の第1半導体層及び前記ボディ層となる第2導電型の第2半導体層を備え、前記第1半導体層上に前記第2半導体層が積層された構造の半導体基体を準備する半導体基体準備工程と、前記第2半導体層の表面から前記第1半導体層に達するように溝を形成する溝形成工程と、前記溝の内周面にゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜の内周面にゲート電極層を形成するゲート電極層形成工程と、前記第2半導体層内に、少なくとも一部が前記溝の内周面に露出するように第1導電型のソース領域を形成するソース領域形成工程と、前記ゲート電極層を覆うように保護絶縁膜を形成する保護絶縁膜形成工程と、前記第2半導体層及び前記保護絶縁膜を覆うようにソース電極を形成するソース電極形成工程とをこの順序で含み、前記半導体基体準備工程においては、前記第2半導体層における第2導電型不純物の濃度が最大値を示す深さ位置が、前記第2半導体層の表面と前記第2半導体層の底面との間に存在する半導体基体を準備することを特徴とする。本発明のトレンチゲート型パワー半導体装置の製造方法によれば、上記したように優れた本発明のトレンチゲート型パワー半導体装置を製造することが可能となる。[6]本発明のトレンチゲート型パワー半導体装置の製造方法においては、前記ボディ層における第2導電型不純物の濃度が最大値を示す深さ位置が、前記ボディ層の表面から4μm以上深い位置にあることが好ましい。このような方法とすることにより、素子の閾値がばらつくという問題をより一層確実に抑制することが可能なトレンチゲート型パワー半導体装置を製造することが可能となる。[7]本発明のトレンチゲート型パワー半導体装置の製造方法においては、前記トレンチゲート型パワー半導体装置は、トレンチゲート型パワーMOSFETであり、前記半導体基体準備工程においては、前記ドレイン層となる第1導電型の第3半導体層、前記第1半導体層及び前記第2半導体層を備え、前記第3半導体層上に、第1半導体層及び前記第2半導体層がこの順序で積層された構造の半導体基体を準備することが好ましい。このような方法とすることにより、本発明の効果を有するトレンチゲート型パワーMOSFETを製造することができる。[8]本発明のトレンチゲート型パワー半導体装置の製造方法においては、前記トレンチゲート型パワー半導体装置は、トレンチゲート型IGBTであり、前記半導体基体準備工程においては、前記コレクタ層となる第2導電型の第4半導体層、前記第1半導体層及び前記第2半導体層を備え、前記第4半導体層上に、第1半導体層及び前記第2半導体層がこの順序で積層された構造の半導体基体を準備することが好ましい。このような方法とすることにより、本発明の効果を有するトレンチゲート型IGBTを製造することができる。以下、本発明のトレンチゲート型パワー半導体装置及びその製造方法について、図に示す実施の形態に基づいて説明する。[実施形態1]1.実施形態1に係るトレンチゲート型パワーMOSFET100図1は、実施形態1に係るトレンチゲート型パワーMOSFET100の断面図である。図2は、p型ボディ層120における不純物の濃度プロファイルを示す図である。実施形態1に係るトレンチゲート型パワーMOSFET100は、図1に示すように、n型ドレイン層112と、n型ドレイン層112上に位置するn-型ドリフト層第1導電型のドリフト層114と、n-型ドリフト層114上に位置するp型ボディ層第2導電型のボディ層120と、p型ボディ層120を開口し、n-型ドリフト層114に達して形成してなる溝130と、p型ボディ層120内に配置されるとともに、少なくとも一部を溝130の内周面に露出させて形成してなるn型ソース領域第1導電型のソース領域140と、溝130の内周面に形成してなるゲート絶縁膜132と、ゲート絶縁膜132の内周面に形成してなるゲート電極層134と、ゲート電極層134と絶縁されるとともに、n型ソース領域140と接して形成してなるソース電極層150と、n型ドレイン層112と接して形成してなるドレイン電極層160とを備える。そして、図2に示すように、p型ボディ120におけるp型不純物の濃度が最大値を示す深さ位置は、n型ソース領域140の最下面よりも深い位置にある。なお、図1中、符号110は半導体基体を示し、符号122はp型ボディ層120の表面側に位置するp-型半導体領域を示し、符号124はp型ボディ層120の中央部に位置するp型半導体領域を示し、符号126はp型ボディ層120の底面側に位置するp-型半導体領域を示し、符号142はp型コンタクト領域を示す。n型ドレイン層112の厚さは例えば300μmであり、n型ドレイン層112の不純物濃度は例えば2×1019cm-3である。また、n-型ドリフト層114の厚さは例えば50μmであり、n-型ドリフト層114の不純物濃度は例えば1×1014cm-3である。また、p型ボディ層120の厚さは例えば10μmであり、p型ボディ層120の不純物濃度は、表面p-型不純物領域122の部分において例えば1×1015cm-3であり、底面p-型不純物領域126の部分において例えば1×1014cm-3であり、表面と底面との間p型不純物領域124の部分において例えば1×1016cm-3である。溝の深さは例えば11μmであり、n型ソース領域140の深さは例えば2μmであり、n型ソース領域140の不純物濃度は例えば2×1019cm-3である。ゲート絶縁膜132の厚さは、溝の130の底面部分で例えば2μmであり、溝130の側面部で例えば0.1μmである。ゲート電極層134は例えばリンをドープしたポリシリコンからなる。ソース電極層150は、例えばアルミニウムからなり、厚さが例えば2μmである。ソース電極層150は、保護絶縁膜136によりゲート電極層134と絶縁されている。ドレイン電極層160は、例えばニッケルからなり、厚さが例えば2μmである。p型ボディ層120におけるp型不純物の濃度が最大値を示す深さ位置は、図2に示すように、n型ソース領域140の最下面から3μm深い位置にある。また、p型ボディ層120の表面から5μmの深さ位置にある。2.実施形態1に係るトレンチゲート型パワーMOSFET100の効果実施形態1に係るトレンチゲート型パワーMOSFET100によれば、上記したように、p型ボディ層120におけるp型不純物の濃度が最大値を示す深さ位置が、n型ソース領域140の最下面よりも深い位置にあるため、n型ソース領域140を形成する際にn型不純物の拡散深さがばらついたとしても、p型ボディ層120におけるp型不純物の濃度が最大値を示す深さ位置のばらつき及びこれに起因したp型ボディ層120におけるp型不純物の最大濃度のばらつきが抑制されるようになる。その結果、トレンチゲート型パワーMOSFETの閾値がばらつくという問題を抑制することが可能となる。また、実施形態1に係るトレンチゲート型パワーMOSFET100によれば、p型ボディ層120及びn型ソース領域140の深さを浅くできるため、入力容量Ciss及びチャネル抵抗を低減することが可能となるという効果も得られる。図3は、p型ボディ層120及びn型ソース領域140の深さを浅くできる理由を説明するために示す図である。図3aは実施形態1に係るトレンチゲート型パワーMOSFET100においてp型ボディ層120及びn型ソース領域140の深さを浅くした場合に問題が抑制されていることを示す図であり、図3bは従来のトレンチゲート型パワーMOSFET900においてp型ボディ層920及びn型ソース領域940の深さを浅くした場合の問題点を示す図である。すなわち、実施形態1に係るトレンチゲート型パワーMOSFET100によれば、図3aに示すように、p型ボディ層120における表面不純物濃度を低くすることなく、p型ボディ層120及びn型ソース領域140を浅くすることが可能となる。この理由は、p型ボディ層120における表面不純物濃度を低くすることなくp型ボディ層120及びn型ソース領域140を浅くした場合であってもp型ボディ領域におけるp型不純物の最大濃度が高くなることがないため、従来のトレンチゲート型パワーMOSFET900の場合のようにパンチスルーを抑制するためにp型ボディ層における表面不純物濃度を低くする必要がなくなるためである。その結果、実施形態1に係るトレンチゲート型パワーMOSFET100によれば、従来のトレンチゲート型パワーMOSFET900の場合よりもp型ボディ層及びn型ソース領域を浅くすることが可能となるため、ゲート面積を小さくして入力容量Cissを低減することが可能となり、チャネル長を短くしてチャネル抵抗を低減することが可能となる。3.実施形態1に係るトレンチゲート型パワーMOSFETの製造方法実施形態1に係るトレンチゲートパワーMOSFET100は、以下のような方法により製造することができる。図4~図9は、実施形態1に係るトレンチゲート型パワーMOSFETの製造方法を説明するために示す図である。図4a~図4c、図5a~図5c、図6a~図6c、図7a~図7c、図8a~図8c及び図9a~図9cは各工程図である。1半導体基体準備工程図4aに示すように、n型ドレイン層112となる第3半導体層、n-型ドリフト層114となる第1半導体層及びp型ボディ層120となる第2半導体層120’を備え、第3半導体層上に、第1半導体層及び第2半導体層120’がこの順序でエピタキシャル成長された構造の半導体基体を準備する。その後、図4bに示すように、第2半導体層120’の表面からp型不純物例えばボロンイオンを第2半導体層120’中に高加速電圧例えば130keV、1×1012cm-2のドーズ量でイオン注入し、その後半導体基体に熱処理例えば400°Cを施して、p型不純物を活性化させる。これにより、図4cに示すように、半導体基体が、p型ボディ層120におけるp型不純物の濃度が最大値を示す深さ位置p型半導体層124が、p型ボディ層120の表面p-型半導体層122とp型ボディ層120の底面p-型半導体層126との間に存在する半導体基体となる。2溝形成工程その後、図5a及び図5bに示すように、p型ボディ層120の表面からn-型ドリフト層114に達するように溝130を形成する。溝の深さは例えば11μmとする。3ゲート絶縁膜形成工程その後、図5cに示すように、気相法により、p型ボディ層120の表面側から溝130を埋めるようにシリコン酸化膜131を形成する。その後、図6aに示すように、シリコン酸化膜131のエッチバックを行い、溝130の底部にのみシリコン酸化膜131を残した状態でシリコン酸化膜131を除去する。その後、図6bに示すように、酸化性雰囲気の下で半導体基体に熱処理を施して、溝130の内面に熱酸化膜131’を形成する。これにより、に示すように、溝130の内周面にゲート絶縁膜132131,131’が形成される。4ゲート電極層形成工程その後、図6cに示すように、p型ボディ層120の表面側から、溝130を埋めるようにドープトポリシリコン膜133を形成する。その後、図7aに示すように、ポリシリコン膜133のエッチバックを行い、溝130の内部にのみポリシリコン膜133を残した状態でポリシリコン膜133を除去する。これにより、溝130の内周面にゲート電極層134が形成される。5n型ソース領域形成工程その後、図7bに示すように、p型ボディ層120の表面における所定領域にマスクM1を形成した後、当該マスクM1を介してn型不純物例えばリンイオンのイオン注入を行い、さらにその後、半導体基体に熱処理を施してn型不純物を活性化させる。これにより、p型ボディ層120内に、少なくとも一部が溝130の内周面に露出するようにn型ソース領域140が形成される。6p型コンタクト領域形成工程その後、図7cに示すように、p型ボディ層120の表面における所定領域にマスクM2を形成した後、当該マスクM2を介してp型不純物例えばボロンイオンのイオン注入を行い、さらにその後、半導体基体に熱処理を施してp型不純物を活性化させる。これにより、p型ボディ層120の表面にp型コンタクト領域142が形成される。7保護絶縁膜形成工程その後、図8aに示すように、p型ボディ層120の表面における熱酸化膜131を除去した後、図8bに示すように、半導体基体に熱処理を施してp型ボディ層120の表面及び溝130上部の内周面にシリコンの熱酸化膜135を形成し、その後、図8cに示すように、p型ボディ層120の表面側から気相法によりPSG膜135’を形成し、さらにその後、ゲート電極層134の上部を残してシリコンの熱酸化膜135及びPSG膜135’をエッチングにより除去する。これにより、図9aに示すように、ゲート電極層134の上部に保護絶縁膜136が形成される。8ソース電極層形成工程その後、図9bに示すように、p型ボディ層120及び保護絶縁膜136を覆うようにソース電極層150を形成する。9ドレイン電極層形成工程その後、図9cに示すように、n型ドレイン層の表面にドレイン電極層160を形成する。以上のようにして、実施形態1に係るトレンチゲート型パワーMOSFET100を製造することができる。図10は、n型ソース領域を形成する際にn型不純物の拡散深さがばらついたとしてもトレンチゲート型パワーMOSFETの閾値がばらつくという問題を抑制することが可能となる理由を説明するために示す図である。図10aは実施形態1に係るトレンチゲート型パワーMOSFET100を製造する過程におけるn型ソース領域形成工程を示す図であり、図10bは比較例としての従来のトレンチゲート型パワーMOSFET900を製造する過程におけるn型ソース領域形成工程を示す図である。図10からもわかるように、n型ソース領域形成工程中においては、n型不純物が、溝130中のゲート電極層134が埋まっていない部分プラグロスの部分においても溝130の内周面を介してp型ボディ層に注入されるため、そのプラグロスの程度により、n型不純物の拡散深さがばらつくことになる。このとき、実施形態1に係るトレンチゲート型パワーMOSFET100においては、p型ボディ層120におけるp型不純物の濃度が最大値を示す深さ位置が、nソース領域140の最下面よりも深い位置にあるため、図2に示すように、n型ソース領域を形成する際にn型不純物の拡散深さがばらついたとしてもトレンチゲート型パワーMOSFETの閾値がばらつくという問題を抑制することが可能となる。これに対して、比較例としての従来のトレンチゲート型パワーMOSFET900においては、p型ボディ層920におけるp型不純物の濃度が最大値を示す深さ位置が、p型ボディ層920の表面にあるため、図15に示すように、n型ソース領域を形成する際にn型不純物の拡散深さがばらつくことに起因してトレンチゲート型パワーMOSFETの閾値がばらついてしまう。[実施形態2]図11は、実施形態2に係るトレンチゲート型パワーMOSFETの製造方法を説明するために示す図である。図11a~図11cは各工程図である。実施形態2に係るトレンチゲート型パワーMOSFETの製造方法は、基本的には実施形態1に係るトレンチゲート型パワーMOSFETの製造方法と同様の工程を含むが、半導体基体準備工程の内容が実施形態1に係るトレンチゲート型パワーMOSFETの製造方法の場合とは異なる。すなわち、実施形態2に係るトレンチゲート型パワーMOSFETの製造方法においては、図11に示すように、n-型エピタキシャル層114’の表面から、p型不純物を第1加速電圧V1でかつ第1ドーズ量D1だけイオン注入する工程と、p型不純物を第1加速電圧V1よりも高い第2加速電圧V2でかつ第1ドーズ量D1よりも多い第2ドーズ量D2だけイオン注入する工程と、p型不純物を第2加速電圧よりも高い第3加速電圧V3でかつ第2ドーズ量よりも少ない第3ドーズ量D3だけイオン注入する工程とを実施するとともに、その後半導体基体に熱処理を施すことにより、当該半導体基体を、p型ボディ層120におけるp型不純物の濃度が最大値を示す深さ位置が、p型ボディ層120の表面とp型ボディ層の底面との間に存在する半導体基体としている。このように、実施形態2に係るトレンチゲート型パワーMOSFETの製造方法は、半導体基体準備工程の内容が実施形態1に係るトレンチゲート型パワーMOSFETの製造方法の場合とは異なるが、実施形態1に係るトレンチゲート型パワーMOSFETの場合と同様に、p型ボディ層120におけるp型不純物の濃度が最大値を示す深さ位置が、n型ソース領域140の最下面よりも深い位置にあるため、n型ソース領域140を形成する際にn型不純物の拡散深さがばらついたとしても、p型ボディ層120におけるp型不純物の濃度が最大値を示す深さ位置のばらつき及びこれに起因したボディ層におけるp型不純物の最大濃度のばらつきが抑制されるようになる。その結果、トレンチゲート型パワーMOSFETの閾値がばらつくという問題を抑制することが可能となる。また、p型ボディ層120及びn型ソース領域140の深さを浅くできるため、入力容量Ciss及びチャネル抵抗を低減することが可能となるという効果も得られる。なお、実施形態2に係るトレンチゲート型パワーMOSFETの製造方法は、半導体基体準備工程の内容以外の内容は実施形態1に係るトレンチゲート型パワーMOSFETの製造方法の場合と同様であるため、実施形態1に係るトレンチゲート型パワーMOSFETの製造方法が有する効果のうち該当する効果を有する。[実施形態3]図12は、実施形態3に係るパワーMOSFETの製造方法を説明するために示す図である。実施形態3に係るトレンチゲート型パワーMOSFETの製造方法も、基本的には実施形態1に係るトレンチゲート型パワーMOSFETの製造方法と同様の工程を含むが、半導体基体準備工程の内容が実施形態1に係るトレンチゲート型パワーMOSFETの製造方法の場合とは異なる。すなわち、実施形態3に係るトレンチゲート型パワーMOSFETの製造方法においては、図12に示すように、n-型エピタキシャル層114上にp-型エピタキシャル層126、p型エピタキシャル層124及びp-型エピタキシャル層122が順次積積層された構造を有する半導体基体を用いてトレンチゲート型パワーMOSFETを製造することとしている。このように、実施形態3に係るトレンチゲート型パワーMOSFETの製造方法は、半導体基体準備工程の内容が実施形態1に係るトレンチゲート型パワーMOSFETの製造方法の場合とは異なるが、実施形態1に係るトレンチゲート型パワーMOSFETの場合と同様に、p型ボディ層120におけるp型不純物の濃度が最大値を示す深さ位置が、n型ソース領域140の最下面よりも深い位置にあるため、n型ソース領域140を形成する際にn型不純物の拡散深さがばらついたとしても、p型ボディ層120におけるp型不純物の濃度が最大値を示す深さ位置のばらつき及びこれに起因したボディ層におけるp型不純物の最大濃度のばらつきが抑制されるようになる。その結果、トレンチゲート型パワーMOSFETの閾値がばらつくという問題を抑制することが可能となる。また、p型ボディ層120及びn型ソース領域140の深さを浅くできるため、入力容量Ciss及びチャネル抵抗を低減することが可能となるという効果も得られる。なお、実施形態3に係るトレンチゲート型パワーMOSFETの製造方法は、半導体基体準備工程の内容以外の内容は実施形態1に係るトレンチゲート型パワーMOSFETの製造方法の場合と同様であるため、実施形態1に係るトレンチゲート型パワーMOSFETの製造方法が有する効果のうち該当する効果を有する。[実施形態4]図13は、実施形態4に係るトレンチゲート型IGBT200を説明するために示す図である。上記した実施形態1~3においては、トレンチゲート型パワーMOSFETを例にとって本発明のトレンチゲート型パワー半導体装置を説明したが、本発明はこれに限定されるものではない。本発明は、例えばトレンチゲート型IGBTにも適用可能である。すなわち、実施形態4に係るトレンチゲート型IGBT200においても、図13に示すように、実施形態1に係るトレンチゲート型パワーMOSFETの場合と同様に、p型ボディ層220におけるp型不純物の濃度が最大値を示す深さ位置を、n型ソース領域240の最下面よりも深い位置にすることにより、n型ソース領域240を形成する際にn型不純物の拡散深さがばらついたとしても、p型ボディ層220におけるp型不純物の濃度が最大値を示す深さ位置のばらつき及びこれに起因したp型ボディ層におけるp型不純物の最大濃度のばらつきが抑制されるようになる。その結果、トレンチゲート型IGBTの閾値がばらつくという問題を抑制することが可能となる。また、p型ボディ層220及びn型ソース領域240の深さを浅くできるため、入力容量Ciss及びチャネル抵抗を低減することが可能となるという効果も得られる。以上、本発明のトレンチゲート型パワー半導体装置を上記の実施形態に基づいて説明したが、本発明はこれに限定されるものではなく、その要旨を逸脱しない範囲において実施することが可能であり、例えば、次のような変形も可能である。1上記した各実施形態においては、第1導電型をn型とし第2導電型をp型として、本発明の半導体装置を説明したが、本発明はこれに限定されるものではない。例えば、第1導電型をp型とし第2導電型をn型としてもよい。"