第一導電型の半導体基板と、前記半導体基板上に積層された第二導電型のエピタキシャル層と、前記エピタキシャル層表面から前記半導体基板に向かって深さ方向に延びるトレンチ溝と、前記トレンチ溝内に充填された誘電体層と、前記誘電体層に含まれる第一導電型の不純物が、前記エピタキシャル層へ拡散し、前記半導体基板に達するように形成された第一導電型の第一ピラー領域と、前記トレンチ溝と前記第一ピラー領域の間の前記エピタキシャル層からなる第二ピラー領域と、前記第二ピラー領域表面に、前記第一ピラー領域に接続するように形成された第二導電型のベース領域と、前記ベース領域表面に形成された第一導電型のソース領域と、前記第一ピラー領域と前記ソース領域との間の前記ベース領域表面に、ゲート酸化膜を介して配置されたゲート電極と、前記ソース領域に接続するソース電極と、前記半導体基板に接続するドレイン電極とを具備し、前記第一ピラー領域と前記第二ピラー領域が前記半導体基板上に、平行に交互に配置して形成されていることを特徴とする半導体装置。第一導電型の半導体基板上に、第二導電型のエピタキシャル層を形成する工程と、前記エピタキシャル層表面に、第二導電型の半導体領域を形成する工程と、前記第二導電型の半導体領域表面から前記エピタキシャル層内に、ストライプ状にトレンチ溝を形成する工程と、前記トレンチ溝内に第一導電型の不純物を含んだ誘電体層を充填させる工程と、加熱処理を行うことにより、前記誘電体層から前記第一導電型の不純物を、前記エピタキシャル層中に拡散させ、拡散領域からなる第一導電型の第一ピラー領域と、前記第一ピラー領域間に残る前記エピタキシャル層からなる第二導電型の第二ピラー領域とを形成する工程と、ゲート酸化膜を形成する工程と、前記ゲート酸化膜上にゲート電極を形成する工程と、前記半導体領域に、前記ゲート電極直下がベース領域となるように、第一導電型のソース領域を形成する工程と、前記ソース領域に接続するソース電極と、前記半導体基板に接続するドレイン電極とを形成する工程と、を含むことを特徴とする半導体装置の製造方法。上記のような製造方法により形成した半導体装置では、20μm程度の深いトレンチ溝を形成し、トレンチ溝内にP型の半導体層をエピタキシャル成長させる必要がある。そのため、高アスペクト比3~4以上のトレンチ溝内にボイドの無い充填性のよいエピタキシャル成長技術が要求されることになる。しかも、トレンチ溝内に形成するP型ピラー層103とN型ピラー層102により形成される大面積のPN接合は結晶欠陥ゼロである必要がある。このような条件を満たすエピタキシャル層を形成するために、一般には、SiH2Cl2ガスを用いた減圧下でのエピタキシャル成長とHClガスによるエッチングを繰り返し行うような成長シーケンス等が採用されている。しかしながら、20μm程度の深さでアスペクト比3以上のトレンチ溝を埋めるためには、10μm以上エピタキシャル成長させる必要があり、上述の成長シーケンスを採用した成長速度の遅い減圧エピタキシャル成長法では、生産効率が非常に悪いという問題があった。また、エピタキシャル成長後にCMPChemicalMechanicalPolish法によって、N型ピラー層102とP型ピラー層103を形成するため、研磨厚のバラツキにより、それぞれの厚さにバラツキが発生してしまう。その結果、半導体装置のソース-ドレイン間の耐圧BVDSSやオン抵抗Rdsonにバラツキが発生してしまうという問題があった。本発明は上記問題を解消し、簡便な方法で製造することが可能で、ソース-ドレイン間耐圧や、オン抵抗のバラツキのない高耐圧の半導体装置を提供することを目的とする。本発明は、上記課題を解決するため、本願請求項1に係る発明は、第一導電型の半導体基板と、前記半導体基板上に積層された第二導電型のエピタキシャル層と、前記エピタキシャル層表面から前記半導体基板に向かって深さ方向に延びるトレンチ溝と、前記トレンチ溝内に充填された誘電体層と、前記誘電体層に含まれる第一導電型の不純物が、前記エピタキシャル層へ拡散し、前記半導体基板に達するように形成された第一導電型の第一ピラー領域と、前記トレンチ溝と前記第一ピラー領域の間の前記エピタキシャル層からなる第二ピラー領域と、前記第二ピラー領域表面に、前記第一ピラー領域に接続するように形成された第二導電型のベース領域と、前記ベース領域表面に形成された第一導電型のソース領域と、前記第一ピラー領域と前記ソース領域との間の前記ベース領域表面に、ゲート酸化膜を介して配置されたゲート電極と、前記ソース領域に接続するソース電極と、前記半導体基板に接続するドレイン電極とを具備し、前記第一ピラー領域と前記第二ピラー領域が前記半導体基板上に、平行に交互に配置して形成されていることを特徴とする。本願請求項2に係る発明は、第一導電型の半導体基板上に、第二導電型のエピタキシャル層を形成する工程と、前記エピタキシャル層表面に、第二導電型の半導体領域を形成する工程と、前記第二導電型の半導体領域表面から前記エピタキシャル層内に、ストライプ状にトレンチ溝を形成する工程と、前記トレンチ溝内に第一導電型の不純物を含んだ誘電体層を充填させる工程と、加熱処理を行うことにより、前記誘電体層から前記第一導電型の不純物を、前記エピタキシャル層中に拡散させ、拡散領域からなる第一導電型の第一ピラー領域と、前記第一ピラー領域間に残る前記エピタキシャル層からなる第二導電型の第二ピラー領域とを形成する工程と、ゲート酸化膜を形成する工程と、前記ゲート酸化膜上にゲート電極を形成する工程と、前記半導体領域に、前記ゲート電極直下がベース領域となるように、第一導電型のソース領域を形成する工程と、前記ソース領域に接続するソース電極と、前記半導体基板に接続するドレイン電極とを形成する工程と、を含むことを特徴とする。本発明においては、P型のエピタキシャル層内に形成された深いトレンチ溝内に、N型の不純物を高濃度にドープした誘電体例えばPSG;リンドープトシリカガラス層を埋め込み形成し、その誘電体層から不純物をエピタキシャル層内へ直接、均一に拡散させてN型ピラー層を形成する。そのため、従来のような、深いトレンチ溝内に高品質のエピタキシャル成長を行う必要もなく、また、エピタキシャル層をCMP法により平坦化する必要もなく、非常に簡便な製造方法となる。P型ピラー層とN型ピラー層界面の結晶性を劣化することもないため、安定した耐圧BVDSS、オン抵抗Rdsonが得られるという利点もある。本発明の半導体装置は、深いトレンチ溝内にエピタキシャル層を成長させる代わりに、トレンチ溝内に不純物を含む誘電体層を充填し、この誘電体層から不純物を拡散させることで、N型ピラー層及びP型ピラー層を形成することを特徴とする。以下、本発明の実施例について詳細に説明する。図1は本発明に係る半導体装置の断面図である。図において、1はドレイン層となる高濃度のN型N型の半導体基板、2はN型ピラー層、3はP型のエピタキシャル層からなるP型ピラー層、4はP型のベース領域、5はN型のソース領域、6はゲート酸化膜、7はゲート電極、8は層間絶縁膜、9はソース電極、10はドレイン電極、11はトレンチ溝、12はトレンチ溝11内に充填された誘電体層である。このような構造の半導体装置は、次のように形成される。まず、高濃度のN型シリコン半導体基板からなりドレイン層となる半導体基板1上に、P型のエピタキシャル層13を形成し、エピタキシャル層13表面にはP型のベース領域4を形成する。全面にシリコン酸化膜14をCVDChemicalVaporDeposition法により形成し、トレンチ溝形成予定領域を開口するように、パターニングする。そして、シリコン酸化膜14をエッチングマスクとして使用して、トレンチ溝11を形成する。このトレンチ溝11は、表面に形成されているベース領域4を貫通し、エピタキシャル層13と半導体基板1の界面近傍に達する深さ20μm程度で、半導体基板1表面にほぼ垂直な内壁面を有しており、等間隔で互いに平行なストライプ状に形成されている図2a。次に、N型不純物であるリンPを所望の濃度含んだ誘電体層12PSG膜を、減圧条件下で成長させる。その結果、トレンチ溝11内は、誘電体層12によって均一に埋め込まれる図2b。ここで、誘電体層12をトレンチ溝11内に均一に埋め込むためには、誘電体層としてPSG膜を用いた場合、トレンチ開口幅の約1.2~2.0倍以上とすればよい。次に、表面を覆う誘電体層12をエッチバックし、あるいはCMP法により研磨して、トレンチ溝11にのこる誘電体層12の表面が、ベース領域4表面と同一、あるいはわずかに下の位置になるようにそのエッチバック時間、あるいはCMP研磨量を調整する図2c。その後、熱処理を行うことにより、誘電体層12に含まれる不純物リンを、エピタキシャル層13およびベース領域4中に拡散させ、N型ピラー層2を形成する。ここで、不純物リンのエピタキシャル層13への拡散は、均一に行われ、制御性良く行うことができるので、拡散深さとエピタキシャル厚およびトレンチ溝の深さを調節することで、N型ピラー層2の底部が半導体基板1に達するようにする。その結果、エピタキシャル層からなるP型ピラー層3が形成される図2d。以下、従来例同様、全面にゲート酸化膜6を形成し、その後、ゲート電極7となるポリシリコン膜を形成する図2e。ポリシリコン膜をパターニングしてゲート電極7を形成した後、ゲート電極7をマスクの一部として使用して、自己整合的にソース領域5を形成する図2f。層間絶縁膜8を成長後、ソース領域5およびベース領域4を開口するコンタクトホール15を形成する図2g。その後、ソース電極9およびドレイン電極10を形成して、図1に示す半導体装置を完成する。このように形成された本発明の半導体装置は、トレンチ溝内に埋め込まれた誘電体層12から、P型のエピタキシャル層13内へ不純物を熱拡散することで、N型ピラー層2と、不純物が拡散されずに残るP型エピタキシャル層からなるP型ピラー層3が、半導体基板上に、ストライプ状に平行に配置され、また、N型ピラー層2の最底部が半導体基板1と接続するように形成されている。このような構造とすることで、ゲート電極7に正の電圧が印加されると、ゲート電極7下のベース層4表面に、チャネルが形成され、MOSFETがオン状態になり、ドレイン電極11から、半導体基板1、N型ピラー層2、ベース領域4内に形成されるチャネル領域及びソース領域5を電流経路として、ソース電極10へ電流が流れることになる。一方、ゲート電極7にチャネルが形成されない電圧が印加された場合は、MOSFETはオフ状態となり、N型ピラー層2とP型ピラー層3には電源電圧が直接印加されるが、トレンチ溝内に埋め込まれる誘電体層の不純物濃度と拡散条件を適切にすることによるN型ピラー層、およびP型エピタキシャル層の各濃度を適正化することで、N型ピラー層とP型ピラー層を完全に空乏化させることが可能となり、電源電圧以上の耐圧を維持することが可能となる。なお、ソース領域5を形成する際、同時にエピタキシャル層表面に形成されるトレンチ溝側ソース領域は、図3に示すように形成しなくても良い。なお、本発明は上記実施例に限定されるものではない。たとえば、P型エピタキシャル層へN型不純物を拡散してN型ピラー層2を形成する代わりに、N型エピタキシャル層へP型不純物を拡散してP型ピラー層3を形成するように変更することも可能である。以上のように本発明により形成した半導体装置では、N型ピラー層2、P型ピラー層3の濃度と厚さが、トレンチ溝内に埋め込まれる誘電体層中の不純物濃度と、誘電体層より拡散される不純物の拡散長の制御で決まるため、非常に制御性がよく、ソース-ドレイン間の耐圧やオン抵抗のバラツキが少なくなる。一方、従来のエピタキシャル層の埋め込みにより形成した半導体装置では、エピタキシャル層の不純物濃度は、その制御性から上限が1.0×1017cm3程度であるため、耐圧維持のためには、エピタキシャル層で形成されるピラー層の幅を広くする必要があった。その結果、セルピッチが大きくなり、単位面積あたりのオン抵抗を下げるには限界があった。これに対し、本発明により形成した半導体装置では、各ピラー層の濃度を高め、逆に厚さを狭めることにより、同じ耐圧を維持しつつセルピッチを縮小することが可能であり、単位面積あたりのオン抵抗を低減することが可能となる。