"半導体基板を貫通する開口であって側壁が保護膜で覆われた開口を形成する工程と、前記開口を形成する際に用いたマスクを、前記保護膜の一部を残したまま、除去する工程と、を有することを特徴とする半導体装置の製造方法。前記開口を形成する工程の前に更に、前記半導体基板の主面上に順に、第1層間絶縁膜、中間配線、第2シード膜、表面バンプ、及び表面めっき層を形成する主面処理工程を有し、前記開口を形成する工程は、下記工程1~3からなり、前記開口として第1及び第2のバンプホールを形成する工程であり、1前記半導体基板の裏面側から、前記半導体基板の厚み方向の途中まで第1の開口部を形成する工程、22a~2cからなるサイクルを1サイクル以上、行うことにより、前記第1層間絶縁膜を露出させるように第1のバンプホールを形成する工程、2a開口部において露出した半導体基板からなる内壁上に第1保護膜を形成して第2の開口部を形成する工程、2b異方性エッチングにより、前記第2の開口部の内壁底面を構成する第1保護膜を除去して第3の開口部を形成する工程、2c等方性エッチングにより、前記第3の開口部の内壁側面を構成する少なくとも一部の第1保護膜を除去する工程、3前記第1のバンプホールの底面から、前記中間配線を露出させるように前記第1層間絶縁膜をエッチングして第1層間絶縁膜内に第2のバンプホールを形成すると共に、第1及び第2のバンプホールの内壁側面上に側壁保護膜を形成する工程、前記マスクを除去する工程の後に更に、前記側壁保護膜上に、第1シード膜を形成する工程と、前記第1及び第2のバンプホール内を埋め込むように、裏面バンプを設ける工程と、前記裏面バンプ上に裏面めっき層を形成する工程と、を有する、貫通電極を備えた請求項1に記載の半導体装置の製造方法。前記工程2aにおいて、プロセスガスとしてパーフルオロシクロブタンC4F8を使用することにより、前記第1保護膜としてポリテトラフルオロエチレンCF2CF2nを形成する、請求項2に記載の半導体装置の製造方法。前記工程3において、プロセスガスとしてトリフルオロメタンCHF3とアルゴンArを使用して、前記エッチング及び側壁保護膜の形成を行う、請求項2又は3に記載の半導体装置の製造方法。前記工程2において、前記サイクルを複数回、繰り返し、前記複数のサイクルのうち、少なくとも最後のサイクルの工程2cにおける等方性エッチングのエッチング選択比を、最初のサイクルの工程2cにおける等方性エッチングのエッチング選択比よりも大きくする、請求項2~4の何れか1項に記載の半導体装置の製造方法。前記主面処理工程の前に更に、前記半導体基板の主面側からその厚み方向の途中まで、前記半導体基板の所定の領域を囲むように絶縁リングを形成する工程を有し、前記主面処理工程と前記第1及び第2のバンプホールを形成する工程の間に更に、前記半導体基板を裏面側から研削して前記絶縁リングを露出させる工程を有し、前記主面処理工程において、前記中間配線の少なくとも一部が前記所定の領域上に位置するように、前記中間配線を形成し、前記工程2において、前記絶縁リングによって囲まれるように前記第1のバンプホールを形成する、請求項2~5の何れか1項に記載の半導体装置の製造方法。前記工程3と前記第1シード膜を形成する工程の間に更に、前記側壁保護膜上に第2絶縁膜を形成する工程を有し、前記第1シード膜を形成する工程において、前記第2絶縁膜上に前記第1シード膜を形成する、請求項2~6の何れか1項に記載の半導体装置の製造方法。前記マスクを除去する工程において、前記開口の側壁の凹形状の内部に前記保護膜が残留するように前記マスクを除去する、請求項1~7の何れか1項に記載の半導体装置の製造方法。前記マスクを除去する工程において、異方性アッシングにより前記マスクを除去する、請求項1~8の何れか1項に記載の半導体装置の製造方法。酸素O2、アルゴンAr、及び窒素N2をプロセスガスとし、ソースパワー、バイアスパワーを印加したプラズマアッシングにより、前記異方性アッシングを行う、請求項9に記載の半導体装置の製造方法。半導体基板の主面上に順に、第1層間絶縁膜、中間配線、及び前記中間配線に接続された表面バンプを形成する工程と、前記半導体基板の裏面側から、前記半導体基板の厚み方向の途中まで第1の開口部を形成する工程と、ボッシュプロセスにより、前記半導体基板内に、前記第1層間絶縁膜を露出させると共に凹形状の内壁側面を有する第1のバンプホールを形成する工程と、前記第1のバンプホールの底面から、前記中間配線を露出させるように前記第1層間絶縁膜をエッチングして第1層間絶縁膜内に第2のバンプホールを形成すると共に、第1及び第2のバンプホールの内壁側面上に側壁保護膜を形成する工程と、前記側壁保護膜を前記凹形状の内部に残留させるように、前記側壁保護膜の一部を除去する工程と、前記第1及び第2のバンプホール内の側壁保護膜上に第1シード膜を形成した後、前記第1及び第2のバンプホール内を埋め込むように裏面バンプを設ける工程と、を有する、貫通電極を備えた半導体装置の製造方法。貫通電極を形成した後に更に、前記半導体基板をダイシングして半導体チップを形成する工程と、前記半導体チップの表面バンプ及び裏面バンプをそれぞれ、他の半導体チップの裏面バンプ及び表面バンプと接続させることにより、複数の半導体チップを積層させる工程と、を有する、請求項1~10の何れか1項に記載の半導体装置の製造方法。前記半導体チップは、DRAMを有する、請求項12に記載の半導体装置の製造方法。半導体基板と、前記半導体基板の主面上に設けられた第1層間絶縁膜と、前記第1層間絶縁膜上に順に設けられた中間配線と、第2シード膜と、表面バンプと、前記半導体基板を貫通するように設けられると共に凹形状の内壁側面を有する第1のバンプホール及び前記第1層間絶縁膜を貫通して前記第1のバンプホールに連通する第2のバンプホール、の内壁上に設けられた側壁保護膜と、前記第1及び第2のバンプホールの側壁保護膜上に設けられた第1シード膜と、前記第1及び第2のバンプホール内に埋め込まれた裏面バンプと、を有する、貫通電極を備えた半導体装置。前記側壁保護膜は、前記内壁側面の凹形状の内部を埋め込むように設けられる、請求項14に記載の半導体装置。前記第1のバンプホールにおいて、前記半導体基板の裏面側の開口径は前記半導体基板の主面側の開口径よりも大きい、請求項14又は15に記載の半導体装置。更に、前記半導体基板をその厚み方向に貫通すると共に前記半導体基板内の裏面バンプを囲むように絶縁リングを有する、請求項14~16の何れか1項に記載の半導体装置。更に、前記第1及び第2のバンプホール内の、前記側壁保護膜と第1シード膜の間に第2絶縁膜を有する、請求項14~16の何れか1項に記載の半導体装置。更に、前記半導体基板に設けられたDRAMを有する、請求項14~18の何れか1項に記載の半導体装置。前記貫通電極を備えた半導体チップを有する複数の半導体チップが積層された、請求項14~19の何れか1項に記載の半導体装置。TSVを形成するにはまず、バリア層やシード層と呼ばれる膜を形成し,その上に銅メッキなどで配線を形成する必要がある。しかし.特許文献1のように、TSV用のホール内壁上のスキャロップ形状が残ったままであると、この内壁上にバリア層やシード層を均一に成膜することが困難であった。このため、貫通電極の配線抵抗が増加し,歩留まり低下を招く原因になっている。また、特許文献2及び3の方法では、スキャロップ形状を除去するために、新たにエッチング工程を設ける必要があり、工程数が増加してコスト増加につながるものとなっていた。上記特許文献1及び2のTSVで例示されるように、従来のボッシュプロセスを利用したホールを形成する方法では、ホールの内壁側面にスキャロップ形状が残ったままとなっていた。この結果、後の工程でこのホール内に材料を埋め込む際に、ホール内にボイドが発生することとなり、材料の埋設性に問題があった。一実施形態は、半導体基板を貫通する開口であって側壁が保護膜で覆われた開口を形成する工程と、前記開口を形成する際に用いたマスクを、前記保護膜の一部を残したまま、除去する工程と、を有することを特徴とする半導体装置の製造方法に関する。他の実施形態は、半導体基板の主面上に順に、第1層間絶縁膜、中間配線、及び前記中間配線に接続された表面バンプを形成する工程と、前記半導体基板の裏面側から、前記半導体基板の厚み方向の途中まで第1の開口部を形成する工程と、ボッシュプロセスにより、前記半導体基板内に、前記第1層間絶縁膜を露出させると共に凹形状の内壁側面を有する第1のバンプホールを形成する工程と、前記第1のバンプホールの底面から、前記中間配線を露出させるように前記第1層間絶縁膜をエッチングして第1層間絶縁膜内に第2のバンプホールを形成すると共に、第1及び第2のバンプホールの内壁側面上に側壁保護膜を形成する工程と、前記側壁保護膜を前記凹形状の内部に残留させるように、前記側壁保護膜の一部を除去する工程と、前記第1及び第2のバンプホール内の側壁保護膜上に第1シード膜を形成した後、前記第1及び第2のバンプホール内を埋め込むように裏面バンプを設ける工程と、を有する、貫通電極を備えた半導体装置の製造方法に関する。他の実施形態は、半導体基板と、前記半導体基板の主面上に設けられた第1層間絶縁膜と、前記第1層間絶縁膜上に順に設けられた中間配線と、第2シード膜と、表面バンプと、前記半導体基板を貫通するように設けられると共に凹形状の内壁側面を有する第1のバンプホール及び前記第1層間絶縁膜を貫通して前記第1のバンプホールに連通する第2のバンプホール、の内壁上に設けられた側壁保護膜と、前記第1及び第2のバンプホールの側壁保護膜上に設けられた第1シード膜と、前記第1及び第2のバンプホール内に埋め込まれた裏面バンプと、を有する、貫通電極を備えた半導体装置に関する。半導体装置の製造方法では、スキャロップ形状凹形状を有するホールの内壁側面上に側壁保護膜の一部を残留させることにより、ホールの内壁側面を平滑化することができる。この結果、後の工程でホール内に材料を埋設する際にも、ボイドを発生させることなく優れた埋設性でホール内に材料を埋設することができる。半導体装置では、バンプホールの内壁側面上に側壁保護膜を残留させることにより、バンプホールの内壁側面を均一な第1シード膜で覆い、ボイドの発生を防止することができる。この結果、裏面バンプの配線抵抗の増加を防ぐと共に、裏面バンプの断線から製品不良に至る原因となって歩留が低下することを防止できる。半導体装置の製造方法は、半導体基板の裏面上にマスクを設ける工程、半導体基板内にホールを形成する工程、側壁保護膜の一部を残留させるようにマスクを除去する工程を有する。ホールを形成する工程では、マスクを用いて、半導体基板を貫通すると共に内壁側面が凹形状からなるホールであって内壁側面が側壁保護膜で覆われたホールを形成する。マスクの除去後であっても、このホールの内壁側面上には側壁保護膜の一部が残留するため、ホールの内壁側面を平滑化することができる。この結果、後の工程でホール内に材料を埋設する際にも、ボイドを発生させることなく優れた埋設性でホール内に材料を埋設させることができる。そして、ホール内に埋設させた材料の抵抗を低減させたり、半導体装置の歩留まりを向上させたりすることができる。ホール内に埋設させる半導体デバイスとしては、TSVの裏面バンプやコンタクトプラグなどを挙げることができる。半導体装置は、貫通電極を備える。この貫通電極は、半導体基板の裏面側から主面側に向って順に設けられた、裏面バンプ、第1シード膜、中間配線、第2シード膜、及び表面バンプを有する。裏面バンプと第1シード膜は第1及び第2のバンプホール内に設けられており、第1シード膜と第1及び第2のバンプホールの間には更に側壁保護膜が設けられている。この半導体装置では、バンプホールの内壁側面上に側壁保護膜を残留させることにより、バンプホールの内壁側面を均一な第1シード膜で覆い、ボイドの発生を防止することができる。この結果、裏面バンプの配線抵抗の増加を防ぐと共に、裏面バンプの断線から製品不良に至る原因となって歩留が低下することを防止できる。本実施形態における半導体デバイスの構成と製法について、半導体デバイスがDRAMDynamicRandomAccessMemoryの場合を一例にして説明する。図1Aは、本実施形態による半導体デバイスを収納した半導体パッケージ100の構成を示す断面図であり、図1Bは、図1Aの破線部における半導体デバイスの構成を示す拡大断面図である。ここで、本実施形態の半導体デバイスでは、ベースとなる半導体基板にシリコン基板を用いるものとする。なお、図1Bは概略図であり、バンプホールの内壁側面のスキャロップ形状凹形状など詳細な構造は示していない。後述する図8及び9においても同様であり、詳細な構造は示していない。また、単体の半導体基板だけでなく、半導体基板上に半導体デバイスが製造される過程の状態、および半導体基板上に半導体デバイスが形成された状態を含めて、ウェハと総称する。また、ウェハから切り出された本実施形態による半導体デバイスの単体を、チップと総称する。図2は、本実施形態による半導体デバイスが設けられたチップ内の構成を示した平面図である。図1Aに示すように、半導体パッケージ100は、チップ1とフィルム基板2とリードフレーム3で構成されており、フィルム基板2とリードフレーム3で挟み込んだチップ1の側面部を樹脂などのモールド材4で成型している。なお、積層されたチップ1の隙間は、樹脂などの埋め込み材5で完全に充填されている。積層されたチップ1は、夫々が電気的に接続されており、さらにフィルム基板2の下面に設けられたはんだバンプ6を介して、半導体パッケージ100が実装される基板に接続されている。ここでは、チップ1を9枚積層しているが、必要数に応じたチップ1を積層することで、半導体パッケージ100の面積を変えることなく、多様な製品仕様に応じることができる。このような半導体パッケージは、CSPChipSizePackageと呼称されており、これ以降の半導体パッケージ100は、CSP100と称する。積層されたチップ1を電気的に接続するには、シリコンである半導体基板に設けた貫通孔に導電材料を埋め込んだシリコン貫通電極以降、TSV;ThroughSiliconVia、と称する。が用いられている。図2に示すように、ウェハ7のチップ8に形成されたTSV9は、半導体素子領域10とは別のTSV領域11において、XY方向に配置されている。ここでは一例として、半導体素子領域10を4ヶ所としており、夫々の半導体素子領域10の間に配置したTSV領域11において、TSV9をX方向に2列、Y方向に1列配置している。しかし、これに限ることなく、チップ1の設計仕様によって、TSV領域11とTSV9の配置は種々変更することができる。これ以降は、TSVも含めて半導体デバイスと称する。図1Bに示すように、チップ1における半導体デバイスは、半導体素子領域10とTSV領域11に設けられており、半導体素子領域10はセルアレイ部12と周辺回路部13で構成されている。ここで、半導体素子領域10には、半導体素子としてメモリ素子のDRAMを記載しているが、メモリ素子に限ることなく、ロジック素子としても良いし、メモリ素子とロジック素子の混在素子とすることもできる。なお、半導体素子領域10における半導体デバイスの構成は、公知のメモリ素子あるいはロジック素子である。TSV領域11におけるTSV9は、主として、銅Cuである裏面バンプ17と、中間配線26と、銅である表面バンプ28で構成されている。裏面バンプ17の上面には、チタンTiと銅Cuを順次積層した第1シード膜18が設けられており、下面はニッケルNiを主成分とした裏面めっき層16で覆われている。同様に表面バンプ28の下面には、バリア膜のチタンTiと銅Cuを順次、積層した第2シード膜27が設けられており、上面は錫Snを主成分とした合金である表面めっき層29で覆われている。中間配線層26は、タングステンWやアルミニウムAlで設けられた第1配線19、第2配線21、第3配線23、第4配線25と、それらを電気的に接続するようにタングステンで設けられた第1コンタクト20、第2コンタクト22、第3コンタクト24で構成されている。これらの配線及びコンタクトは、夫々単独で設けられるのではなく、半導体素子領域10の構成要素と同時に、同じ材料を用いて設けられている。さらに、第1配線19、第2配線21、第3配線23、第4配線25と、第1コンタクト20、第2コンタクト22、第3コンタクト24は、シリコン酸化膜やシリコン窒化膜である第1層間絶縁膜30、第2層間絶縁膜31、第3層間絶縁膜32、第4層間絶縁膜33、第5層間絶縁膜34、第6層間絶縁膜35によって、半導体素子領域10の構成要素と絶縁されている。また、第4配線25は、酸素含有シリコン窒化膜SiONである第1パッシベーション膜36と、ポリイミドに代表される耐熱性を有した熱可塑性樹脂である第2パッシベーション膜37で覆われている。なお本実施形態では、第2層間絶縁膜31をシリコン酸化膜とシリコン窒化膜の積層構造としている。また、これ以降、第1層間絶縁膜30乃至第6層間絶縁膜35と、第1パッシベーション膜36と、第2パッシベーション37を合わせて、TSV絶縁膜38と称することがある。これらのTSV絶縁膜38も、半導体素子領域10の構成要素と同時に、同じ材料を用いて設けられている。しかし、表面バンプ17の周辺を取り囲むようにシリコン酸化膜やシリコン窒化膜である絶縁膜で設けられた絶縁リング15は、単独に設けられている。このような構成要素が設けられているチップ1の表裏面には、夫々露出した表面バンプ28と裏面バンプ17が突出して備えられており、上層チップ1aにおける裏面バンプ17と下層チップ1bにおける表面バンプ28を裏面めっき層16及び表面めっき層29を介して接続することで、上層チップ1aと下層チップ1bが電気的にも接続されることになる。なお、上層チップ1aと下層チップ1bの間は、埋め込み材5が充填されており、モールド材5の侵入を阻止してチップ1を保護している。次に、本実施形態による半導体デバイスの製造工程について、図3から図9を参照しながら説明する。図3は、本実施形態による半導体デバイスの主要工程を示す製造フローである。図4乃至図9は、図3で示した主要工程における半導体デバイスの断面図であり、図1Bに示した上層チップ1aの断面構造に基づいて示している。図3の製造フローは、主として3つの工程に区分されており、第1の工程は半導体基板の主面を上にして行う加工工程であり、第2の工程は半導体基板の裏面を上にして行う加工工程で、第3の工程はチップの形成工程ウェハの切断工程である。ここで、半導体基板の主面とは半導体素子を設ける面であり、裏面とは主面の反対側の面である。第1の工程では、図4に示すように、まず半導体基板14の主面39に、平面視でリング状となった絶縁リング15を形成する工程A。工程Aでは、半導体基板14のTSV領域11において、フォトリソグラフィとドライエッチングによってリング状の溝を形成し、その溝を絶縁膜で埋めて、絶縁リング15を形成する。なお絶縁リング15の底面は、半導体基板14の裏面40から露出させずに、半導体基板14中に位置している。次に、図5に示すように、半導体基板14の主面39に、半導体素子41を形成する工程B。工程Bでは、半導体基板14のセルアレイ部12と周辺回路部13に半導体素子41を形成しているが、TSV領域11にも半導体素子41と同じ製法によって、中間配線26を形成している。次に、図6に示すように、中間配線26を構成している第4配線25上に、表面バンプ28と表面めっき層29を形成する工程C。工程Cでは、スパッタ法を用いて第4配線25の表面に第2シード膜27を形成してから、めっき法を用いて第2シード膜27上に表面バンプ28と表面めっき層29を形成する。なお、めっき終了時において、表面めっき層29の上面は平坦となっている。次に、図6に示すように、リフロー法によって半導体基板14を加熱して、表面めっき層29の上面をドーム状に成形する工程D。次に、図7に示すように、表面めっき層29と第2パッシベーション膜37を覆うように、接着層42によって、半導体基板14と同じ直径のガラスである支持基板43を半導体基板14ウェハの主面39側に貼り付ける工程E。さらに、半導体基板14の裏面40を研削して、絶縁リング15の底面を裏面40から露出させる工程F。支持基板43は、半導体基板14の裏面40を切削する際に、半導体基板14の主面39側に形成された表面バンプ28などへ汚染異物が付着するのを防止するとともに、切削して薄くなった半導体基板14の機械強度を補う役割を果たしている。この役割は、後続の第2の工程でも同様である。なお、切削されて薄くなった半導体基板14Aから支持基板43までの厚さは、切削前の半導体基板14と同じ厚さになるようにして、支持基板43を貼り付けても半導体基板14だけの場合と同じ取り扱いができるようにしている。第2の工程では、図8に示すように、絶縁リング15の内側に裏面バンプ17を形成する工程G。なお、実際は前述したように半導体基板14を反転し、裏面40を上にして裏面バンプ17を形成するが、図4乃至図7に対する新規加工領域を容易に認識できるように、図8も裏面40を下にして記載している。ここでは、フォトリソグラフィとドライエッチングによって、絶縁リング15の内側に、半導体基板14を貫通して第1配線19の一部を露出させるバンプホール44を形成する。次に、スパッタ法によって形成した第1シード膜18でバンプホール44の内壁を覆ってから、めっき法によって裏面バンプ17と裏面めっき層16を形成する工程G。第3の工程では、図示していないが、半導体基板14の裏面40にダイシングフィルムを貼り付ける工程H。次に、図9に示すように、支持基板43にレーザー光を照射し、支持基板43を透過したレーザー光が接着層42の接着力を低減させるのを利用して、支持基板43を半導体基板14から剥離し、半導体基板14の主面側における表面バンプ28と表面めっき層29を露出させる工程I。次に、図9に示すように、ダイサーによってウェハを切断し、切断されてウェハから分離したチップをピックアップすることで、半導体基板14からダイシングフィルムを剥離して、裏面バンプ17と裏面めっき層16を露出させる工程J。ここで、TSV9の形成は完了し、後続のチップの積層工程へ移行して、前述したCSP100を形成する。次に、本実施形態による半導体デバイスであるTSVの製法について、図10から図22を参照しながら説明する。図10乃至図22は、本実施形態による半導体デバイスの製法を示す断面図であり、図23乃至図25は、従来技術による半導体デバイスの製法を示す断面図であり、図26は、本実施形態による半導体デバイスの第2の構造を示す断面図である。なお、これらの断面図は、半導体デバイスのTSVを構成している裏面バンプの製法を説明するために、半導体基板14の裏面40を上にして記載している。図10は、図7におけるTSV領域11の断面図である。図10に示すように、半導体基板14には絶縁リング15が形成されており、半導体基板14の下方のTSV絶縁膜38中には、中間配線26が形成されている。ここで、TSV絶縁膜38及び中間配線26の構成は、図1Bで説明した通りである。中間配線26を構成している第4配線25の下方には、表面バンプ28が形成されており、表面バンプ28の下面はドーム状となった表面めっき層29で覆われている。さらに表面バンプ28と表面めっき層29は、接着層42で貼り付けられた支持基板43で覆われている。図11に示すように、CVD法によって、半導体基板14の上面にシリコン窒化膜である絶縁膜45を形成する。さらにフォトリソグラフィによって、絶縁膜45上にフォトレジスト46を塗布して、平面視で円形状としたマスク用開口部47を形成する。マスク用開口部47は、絶縁リング15の内側に位置しており、開口寸法X1は11μmとなっている。マスク用開口部47によって、絶縁膜45の一部が露出している。図12に示すように、ドライエッチングによって、マスク用開口部47の底部に露出していた絶縁膜45と、絶縁膜45の下地となっていた半導体基板14並びに第1層間絶縁膜30をエッチングして、深さZ1が35μmのバンプホール44を形成する。このときのドライエッチングは5ステップで行っており、夫々のステップにおけるドライエッチングの条件は、以下に示す通りである。すなわち、第1のステップでは、ソースパワーを2500W、バイアスパワーを300W、反応室の温度をマイナス10°C、圧力を30mTorrとして、六フッ化硫黄SF6をプロセスガスとし、流量を200sccmStandardCubicCentimeterperMinuteに設定して、30秒間処理した。なお、第1のステップの条件はこれに限定されるわけではなく、例えば、ソースパワーを1500W~3000W、バイアスパワーを100W~300W、反応室の温度を-10°C~0°C、圧力を20mT~90mT、プロセスガスのガス流量を50sccm~500sccm、時間を5~60秒間とすることができる。また、プロセスガスとしては、SF6以外にも、SF6とC4F8の混合ガス、又は、SF6とCHF3の混合ガスを使用することができる。第2のステップでは、ソースパワーを2500W、バイアスパワーを0W、反応室の温度をマイナス10°C、圧力を50mTorrとして、パーフルオロシクロブタンC4F8をプロセスガスとし、流量を100sccmに設定して、1秒間処理した。なお、第2のステップの条件はこれに限定されるわけではなく、例えば、ソースパワーを1500W~3000W、バイアスパワーを0W、反応室の温度を-10°C~0°C、圧力を20mT~90mT、プロセスガスのガス流量を50sccm~500sccm、時間を0.5~5秒間とすることができる。また、プロセスガスとしては、C4F8以外にもCHF3を使用することができる。第3のステップでは、ソースパワーを2500W、バイアスパワーを100W、反応室の温度をマイナス10°C、圧力を50mTorrとして、六フッ化硫黄SF6をプロセスガスとし、流量を100sccmに設定して、1秒間処理した。なお、第3のステップの条件はこれに限定されるわけではなく、例えば、ソースパワーを1500W~3000W、バイアスパワーを200W~1000W、反応室の温度を-10°C~0°C、圧力を20mT~90mT、プロセスガスのガス流量を50sccm~500sccm、時間を0.5~5秒間とすることができる。また、プロセスガスとしては、SF6以外にも、Clガスを使用することができる。第4のステップでは、ソースパワーを2500W、バイアスパワーを0W、反応室の温度をマイナス10°C、圧力を50mTorrとして、六フッ化硫黄SF6をプロセスガスとし、流量を100sccmに設定して、1秒間処理した。なお、第4のステップの条件はこれに限定されるわけではなく、例えば、ソースパワーを1500W~3000W、バイアスパワーを0W、反応室の温度を-10°C~0°C、圧力を20mT~90mT、プロセスガスのガス流量を50sccm~500sccm、時間を0.5~5秒間とすることができる。また、プロセスガスとしては、SF6以外にも、Clガスを使用することができる。第5のステップでは、ソースパワーを2500W、バイアスパワーを500W、反応室の温度をマイナス10°C、圧力を50mTorrとして、トリフルオロメタンCHF3とアルゴンArをプロセスガスとし、夫々の流量を450sccmCHF3と200sccmArに設定して、60秒間処理した。なお、第5のステップの条件はこれに限定されるわけではなく、例えば、ソースパワーを1500W~3000W、バイアスパワーを300W~1500W、反応室の温度を-10°C~0°C、圧力を20mT~90mT、プロセスガス全体のガス流量を50sccm~500sccm、時間を10~300秒間とすることができる。また、プロセスガスとしては、CHF3とArの混合ガス以外にも、C4F8とArの混合ガス、又は、CF4とArの混合ガスを使用することができる。このドライエッチングでは、図13に示すようにまず、第1のステップにおいて、フォトレジスト46をマスクにして、マスク用開口部47の底面に露出している絶縁膜45を除去して、第1の開口部48を形成する。第1の開口部48の底面には、半導体基板14の一部が露出している。ここでは、マスク用開口部47の底面における絶縁膜45を完全に除去するために、半導体基板14をオーバーエッチングするので、第1の開口部48の底面は半導体基板14の内部まで到達している。次に、図14に示すように、第2のステップにおいて、第1の開口部48の内壁を覆うように、第1保護膜49を形成する。第1保護膜49は、プラズマエネルギーによって、パーフルオロシクロブタンが重合したポリテトラフルオロエチレンCF2CF2nを主成分とするポリマーであるが、このような保護膜となるポリマーの主成分は、第2のステップで用いるプロセスガスに依存している。なお、第2のステップによって、第1の開口部48には、新たな第2の開口部50が形成されている。次に、図15に示すように、第3のステップにおいて、第2の開口部50の底面における第1保護膜49を除去して、半導体基板14の一部を露出させる。この第3のステップによって、第2の開口部50には、新たな第3の開口部51が形成されている。このときのエッチングは、フッ素ラジカルによる異方性のドライエッチングとして半導体基板14の深さ方向Z方向だけに進行させるので、第1保護膜49は、第3の開口部51の側壁だけに残留して、第1保護膜49A1となっている。なお、符号末尾の数字は、第3のステップにおけるドライエッチングの回数を示しており、49A1は1回目のドライエッチング後の保護膜であり、同様に49AXはX回目のドライエッチング後の保護膜である。次に、図16に示すように、第4のステップにおいて、シリコンSiである半導体基板14をドライエッチングして、バンプホール44を構成するバンプホール44A1を形成する。なお、符号末尾の数字は、第4のステップにおけるドライエッチングの回数を示しており、44A1は1回目のドライエッチングによって形成されたバンプホールであり、44AXはX回目のドライエッチングによって形成されたバンプホールである。このときのエッチングは、フッ素ラジカルによる等方性のドライエッチングとしており、エッチングを半導体基板14の深さ方向Z方向だけでなく、水平方向X方向にも進行させるので、バンプホール44A1の側壁は垂直ではなく、X方向に凹んだ状態となっている。なお、第4のステップは、第1保護膜49A1が消滅するのと同時に終了させるので、第1保護膜49A1で覆われていた第3の開口部51の側面部は、エッチングされずにそのまま残留する。この後、図17に示すように、第2のステップから第4のステップまでをX回繰り返して、半導体基板14にバンプホール44AXを形成する。さらに詳細に説明すると、バンプホール44A1に引き続いて形成するバンプホール44A2図示せずは、まず第2と第3のステップによって、バンプホール44A1の側壁に第1保護膜49A2を形成し、さらに第4のステップによって、バンプホール44A1の底面に露出させた半導体基板14をエッチングすることで、形成することができる。この第4のステップにおいても、第1保護膜49A2が消滅する前にエッチングを終了させるので、第1保護膜49A2で覆われていたバンプホール44A1の側壁は、エッチングされずにそのまま残留する。このように、第2のステップから第4のステップを順番にX回繰り返して、バンプホール44AXを形成すると、バンプホール44AXの側壁に連続した凹形状52以降、スキャロップ52と称するが生じて、バンプホール44AXの内壁に露出することになる。このようなドライエッチングは、高アスペクト比のホールを形成するボッシュプロセスとして知られており、スキャロップの発生は、ボッシュプロセスによって形成したホールでは避けることができない。バンプホール44AXにおいて、スキャロップ52の開口寸法Z2と深さX2は、Z2=0.1μm、X2=0.3μmである。しかし、バンプホール44AXの底部は、第1層間絶縁膜30上に半導体基板14が残留しないように、十分なオーバーエッチングを行うので、その分だけスキャロップ52Aの開口寸法Z3と深さX3は、他の場所よりも大きくなって、Z3=0.4μm、X3=0.8μmとなっている。ここでは、高選択比となるように条件を設定してオーバーエッチングを行っているので、バンプホール44AXの底面は、第1層間絶縁膜30の表面に位置している。次に、第5のステップにおいて、バンプホール44AXの底部に露出させた第1層間絶縁膜30をドライエッチングして、第1層間絶縁膜30内に第2のバンプホール44Fを形成する。これにより、図12に示したように、第1のバンプホール44B図示せず、及び第2のバンプホール44F図示せずからなるバンプホール44が完成する。このとき、第5のステップにおけるドライエッチングの反応生成物である側壁保護膜以下では、第2保護膜と記載する場合がある53が、バンプホール44の側壁を覆うように形成されて、スキャロップ52の露出を防いでいる。第2保護膜53は、カーボンCを主成分とし、炭素とフッ素を含有するポリマーCFポリマーであるが、このような保護膜となるポリマーの主成分は、第5のステップで用いるプロセスガスに依存している。なお、バンプホール44の底部には、第1配線19の上面の一部が露出している。図18に示すように、プラズマアッシングによって、フォトレジスト46を除去する。このときのプラズマアッシング条件は、ソースパワーを2000W、バイアスパワーを300W、反応室の温度をマイナス10°C、圧力を50mTorrとして、酸素O2とアルゴンArと窒素N2をプロセスガスとし、夫々の流量を1000sccmO2と400sccmArと100sccmN2に設定した。このプラズマアッシングによって、新たなバンプホール44Bが形成されている。このプラズマアッシングでは、フォトレジスト46と同じく、カーボンが主体のポリマーである第2保護膜53も除去されるが、バイアスパワーによって半導体基板14の法線方向への異方性アッシングとしているので、半導体基板14で囲まれたスキャロップ52の内部には、プロセスガスが到達することができない。したがって、スキャロップ52の内部を覆っている第2保護膜53の一部が第2保護膜53Aとして残留して、バンプホール44Bの側壁を滑らかな表面としている。なお、図23に示すように、従来手法におけるプラズマアッシングでは、ソースパワー並びにバイアスパワーを共に0Wとして、等方性のアッシングとしているので、新たなバンプホール44Cの側壁では、第2保護膜53が完全に除去されて、スキャロップ52が露出している。本実施形態では次に、図19に示すように、バンプホール44Bを覆うように、スパッタ法によって、第1シード膜18Aを形成する。このとき、バンプホール44Bの内壁は、残留した第2保護膜53Aで滑らかな表面となっているので、第1シード膜18Aのカバレッジ被覆性が悪化することなく、均一な膜厚の第1シード膜18Aを形成することができる。このスパッタによって、新たなバンプホール44Dが形成されている。なお、図24に示すように、従来手法における第1シード膜18Bの形成では、バンプホール44Cの内壁にスキャロップ52が露出しているので、第1シード膜18Bのカバレッジが悪化して、不均一な第1シード膜18Bが形成される。従って、新たに形成されるバンプホール44Eの内壁では、一部のスキャロップ52Bが第1シード膜18Bで覆われずに露出している。本実施形態では次に、図20に示すように、半導体基板14の主面にフォトレジスト54を塗布して、フォトリソグラフィによって、第4の開口部55を形成する。第4の開口部55は、バンプホール44Dを露出させるように位置しており、第4の開口部55の開口寸法X4は、第1の開口寸法X1よりも大きくして、12μmとしている。本実施形態では次に、図21に示すように、めっき法によって、バンプホール44Dと第4の開口部55の内部へ裏面バンプ17と裏面めっき層16を形成する。このとき、裏面バンプ17と接触する第1シード膜18Aは、バンプホール44Dの内部を完全に覆っており、裏面バンプ17のめっき液が第1シード膜18Aの表面上を均一に濡れ拡がるので、気泡ボイドを含まない裏面バンプ17を形成することができる。この結果、裏面バンプ17Aの設計値通りの直径として配線抵抗の増加を防ぐことができる。また、裏面バンプ17Aの断線から製品不良に至る原因となって、歩留が低下することを防止できる。なお、図25に示すように、従来手法における裏面バンプ17Aと裏面めっき層16Aの形成では、裏面バンプ17Aの下地となっている第1シード膜18Bが、バンプホール44Eの内部を完全に覆っておらず、一部のスキャロップ52Bが露出しているので、裏面バンプ17Aのめっき液が均一に濡れ拡がれずに、裏面バンプ17A中にボイド56が生じる。ボイド56によって、裏面バンプ17Aの直径の最小値X5は、設計値となるX1よりも狭くなるので、裏面バンプ17Aの配線抵抗が増加するとともに、裏面バンプ17Aの断線から製品不良に至る原因となって、歩留が30低下する。図22に示すように、ウェットエッチング法によって、フォトレジスト54を除去する。さらに、裏面バンプ17の下面だけに第1シード膜18を残留させるために、ウェットエッチング法によって、絶縁膜45上で不要となった第1シード膜18Aを除去すると、図9に示したTSV9が完成する。図26は、本実施形態における第2の構造を示している。図22では、裏面バンプ17の周囲を取り囲む半導体基板14に絶縁リング15を設けていたが、図26では、絶縁リングに代えて、バンプホール44の内部に第2絶縁膜57を設けた構造としている。このような構造は、本実施形態で説明した通り、残留させた第2保護膜53Aによってバンプホール44Bの側壁を滑らかな表面としているので、形成した第2絶縁膜57がスキャロップ52によって阻害されずに均一な膜厚となることで、実現することができる。第2の構造では、絶縁リング15の形成領域を無くしてTSV領域11のエリアを縮小できるので、第1の構造よりも半導体チップの高密度化を図ることができる。第2の構造の形成方法は、前述した絶縁リング15の形成工程をスキップし、図11から図18で示した加工処理を行って、バンプホール44Bを形成する。次に、バンプホール44Bを覆うように、CVD法によってシリコン酸化膜である絶縁膜57A図示せずを成膜する。次に、エッチバックによって、バンプホール44Bの側壁だけに絶縁膜57Aを残留させて、第2絶縁膜57を形成する。その後、図19以降で示した工程を経ると、TSV58を得ることができる。TSV58でも、第1シード膜18が第2絶縁膜57上で均一な膜厚で形成できるので、図25で示すボイドは発生しない。"