"LDMOSLaterallyDiffusedMOSトランジスタと、ESDElectrostaticDischarge保護素子と、前記LDMOSトランジスタにおいて、半導体基板上に絶縁膜を介して形成された第1のゲート電極と、前記半導体基板に第1導電型不純物を導入して形成され、前記第1のゲート電極の一方の縁部側に配置された第1のボディ領域と、前記第1のボディ領域の上部に配置された第2導電型の第1のソース領域と、前記半導体基板の上部に形成され、前記第1のゲート電極に重なるように配置された第1の素子分離膜と、前記半導体基板内に形成され、第2導電型不純物を含み、前記第1の素子分離膜の縁部に接し且つ前記第1のゲート電極から離れた位置に配置された第1のドレイン領域と、前記半導体基板内に形成され、第2導電型不純物を含み、前記第1のボディ領域及び前記第1のドレイン領域に接する第1のドリフト領域とを有し、前記ESD保護素子は、前記半導体基板上に絶縁膜を介して形成された第2のゲート電極と、前記半導体基板内に形成され、第1導電型不純物を含み、前記第2のゲート電極の一方の縁部側に配置された第2のボディ領域と、前記第2のボディ領域の上部に配置された第2導電型の第2のソース領域と、前記半導体基板の上部に形成され、前記第2のゲート電極に重なるように配置された第2の素子分離膜と、前記半導体基板内に形成され、第1導電型不純物を含み、前記第2の素子分離膜の縁部に接し且つ前記第2のゲート電極から離れた位置に配置されたアノード領域と、前記半導体基板の上部に形成され、前記アノード領域に隣接して配置された第3の素子分離膜と、前記半導体基板内に形成され、第2導電型不純物を含み、前記第3の素子分離膜に接触する第2のドレイン領域と、前記半導体基板内に形成され、第2導電型不純物を含み、前記第2のボディ領域、前記アノード領域及び前記第2のドレイン領域に接する第2のドリフト領域とを有し、前記第1のゲート電極と前記第1の素子分離膜との重なり幅をA1、前記第2のゲート電極と前記第2の素子分離膜との重なり幅をA2、前記第1のゲート電極と前記第1のドレイン領域との間隔をB1、前記第2のゲート電極と前記アノード領域との間隔をB2としたときに、A1≧A2、且つB1<B2の関係を有することを特徴とする半導体装置。前記第1の素子分離膜、前記第2の素子分離膜及び前記第3の素子分離膜は、STIShallowTrenchIsolation法により形成された酸化膜であることを特徴とする請求項1に記載の半導体装置。前記第1のボディ領域は前記第1のドリフト領域に囲まれ、前記第2のボディ領域は前記第2のドリフト領域に囲まれていることを特徴とする請求項1又は2に記載の半導体装置。前記第1のボディ領域及び前記第1のドリフト領域は上下方向に重ならず、前記第2のボディ領域及び前記第2のドリフト領域は上下方向に重ならないことを特徴とする請求項1又は2に記載の半導体装置。前記第1のドリフト領域は前記第1のボディ領域に囲まれ、前記第2のドリフト領域は前記第2のボディ領域に囲まれていることを特徴とする請求項1又は2に記載の半導体装置。前記第1のゲート電極及び前記第2のゲート電極が、リング状に形成されていることを特徴とする請求項1又は2に記載の半導体装置。第1導電型半導体基板にLDMOSLaterallyDiffusedMOSトランジスタ形成領域及びESDElectrostaticDischarge保護素子形成領域を確定し、前記LDMOSトランジスタ形成領域内に第1の素子分離膜を形成するとともに、前記ESD保護素子形成領域内に第2の素子分離膜及び第3の素子分離膜を相互に離隔して形成する工程と、前記LDMOSトランジスタ形成領域の前記半導体基板に第2導電型不純物を導入して第1のドリフト領域を形成するとともに、前記ESD保護素子形成領域の前記半導体基板に第2導電型不純物を導入して第2のドリフト領域を形成する工程と、前記LDMOSトランジスタ形成領域の前記半導体基板に第1導電型不純物を導入して前記第1の素子分離膜から離隔した位置に第1のボディ領域を形成するとともに、前記ESD保護素子形成領域の前記半導体基板に第1導電型不純物を導入して前記第2の素子分離膜及び前記第3の素子分離膜から離隔した位置に第2のボディ領域を形成する工程と、前記LDMOSトランジスタ形成領域の前記半導体基板の上に第1のゲート絶縁膜を形成するとともに、前記ESD保護素子形成領域の前記半導体基板上に第2のゲート絶縁膜を形成する工程と、前記第1のゲート絶縁膜の上であって前記第1のボディ領域及び前記第1の素子分離膜に重なる位置に第1のゲート電極を形成するとともに、前記第2のゲート絶縁膜の上であって前記第2のボディ領域及び前記第2の素子分離膜に重なる位置に第2のゲート電極を形成する工程と、前記LDMOSトランジスタ形成領域の前記第1のボディ領域の上部及び前記第1の素子分離膜と前記LDMOSトランジスタ形成領域の縁部との間にそれぞれ第2導電型不純物を導入して第1のソース領域及び第1のドレイン領域を形成するとともに、前記SED保護素子形成領域の前記第2のボディ領域の上部及び前記第3の素子分離膜と前記SED保護素子形成領域の縁部との間にそれぞれ第2導電型不純物を導入して第2のソース領域及び第2のドレイン領域を形成する工程と、前記ESD保護素子形成領域の前記第2の素子分離膜と前記第3の素子分離膜との間に第1導電型不純物を導入してアノード領域を形成する工程とを有し、前記第1のゲート電極と前記第1の素子分離膜との重なり幅をA1、前記第2のゲート電極と前記第2の素子分離膜との重なり幅をA2、前記第1のゲート電極と前記第1のドレイン領域との間隔をB1、前記第2のゲート電極と前記アノード領域との間隔をB2としたときに、A1≧A2、且つB1<B2の関係を満足するように、前記第1のゲート電極、前記第1の素子分離膜、前記第1のドレイン領域、前記第2のゲート電極、前記第2の素子分離膜及び前記アノード領域を形成することを特徴とする半導体装置の製造方法。前記第1のボディ領域は前記第1のドリフト領域の上部に不純物を導入して形成し、前記第2のボディ領域は前記第2のドリフト領域の上部に不純物を導入して形成することを特徴とする請求項7に記載の半導体装置の製造方法。前記第1のボディ領域は前記第1のドリフト領域の隣りに形成し、前記第2のボディ領域は前記第2のドリフト領域の隣りに形成することを特徴とする請求項7に記載の半導体装置の製造方法。前記第1のドリフト領域及び前記第2のドリフト領域は、前記第1のボディ領域及び前記第2のボディ領域を形成した後に前記第1のボディ領域及び前記第2のボディ領域の上部に不純物を導入して形成することを特徴とする請求項7に記載の半導体装置の製造方法。LDMOSトランジスタとESD保護素子とを有する半導体装置において、製造工程が簡単であるとともに、所望の特性を確保しつつ従来に比べてより一層の高密度化が可能な半導体装置及びその製造方法を提供することを目的とする。開示の技術の一観点によれば、LDMOSLaterallyDiffusedMOSトランジスタと、ESDElectrostaticDischarge保護素子と、前記LDMOSトランジスタにおいて、半導体基板上に絶縁膜を介して形成された第1のゲート電極と、前記半導体基板に第1導電型不純物を導入して形成され、前記第1のゲート電極の一方の縁部側に配置された第1のボディ領域と、前記第1のボディ領域の上部に配置された第2導電型の第1のソース領域と、前記半導体基板の上部に形成され、前記第1のゲート電極に重なるように配置された第1の素子分離膜と、前記半導体基板内に形成され、第2導電型不純物を含み、前記第1の素子分離膜の縁部に接し且つ前記第1のゲート電極から離れた位置に配置された第1のドレイン領域と、前記半導体基板内に形成され、第2導電型不純物を含み、前記第1のボディ領域及び前記第1のドレイン領域に接する第1のドリフト領域とを有し、前記ESD保護素子は、前記半導体基板上に絶縁膜を介して形成された第2のゲート電極と、前記半導体基板内に形成され、第1導電型不純物を含み、前記第2のゲート電極の一方の縁部側に配置された第2のボディ領域と、前記第2のボディ領域の上部に配置された第2導電型の第2のソース領域と、前記半導体基板の上部に形成され、前記第2のゲート電極に重なるように配置された第2の素子分離膜と、前記半導体基板内に形成され、第1導電型不純物を含み、前記第2の素子分離膜の縁部に接し且つ前記第2のゲート電極から離れた位置に配置されたアノード領域と、前記半導体基板の上部に形成され、前記アノード領域に隣接して配置された第3の素子分離膜と、前記半導体基板内に形成され、第2導電型不純物を含み、前記第3の素子分離膜に接触する第2のドレイン領域と、前記半導体基板内に形成され、第2導電型不純物を含み、前記第2のボディ領域、前記アノード領域及び前記第2のドレイン領域に接する第2のドリフト領域とを有し、前記第1のゲート電極と前記第1の素子分離膜との重なり幅をA1、前記第2のゲート電極と前記第2の素子分離膜との重なり幅をA2、前記第1のゲート電極と前記第1のドレイン領域との間隔をB1、前記第2のゲート電極と前記アノード領域との間隔をB2としたときに、A1≧A2、且つB1<B2の関係を有する半導体装置が提供される。上記観点の半導体装置によれば、LDMOSトランジスタとSED保護素子とを同時に形成することができて、製造工程数の増加が回避される。また、所望の特性を確保しつつ素子領域の増大が抑制され、半導体装置の高密度化が可能である。以下、実施形態について、添付の図面を参照して説明する。第1の実施形態図1は第1の実施形態に係る半導体装置の断面図、図2は同じくその平面図である。なお、以下の説明では第1導電型をp型とし第2導電型をn型としているが、第1導電型をn型とし第2導電型をp型としてもよい。図1,図2のように、p型第1導電型シリコン半導体基板10の所定領域には素子分離膜11aが形成されており、この素子分離膜11aによりLDMOSトランジスタ形成領域図中にはLDMOS形成領域と記載する:以下同じ及びESD保護素子形成領域が区画されている。LDMOSトランジスタ形成領域にはLDMOSトランジスタが形成されており、ESD保護素子形成領域にはサイリスタ型ESD保護素子が形成されている。最初に、LDMOSトランジスタの構造について説明する。LDMOSトランジスタ形成領域は素子分離膜11aに囲まれている。このLDMOSトランジスタ形成領域には、半導体基板10にn型第2導電型不純物を導入して形成されたドリフト領域14aが設けられている。また、半導体基板10の上部の所定の領域には、LDMOSトランジスタ形成領域を縦断する素子分離膜11bが形成されている。半導体基板10上には、LDMOSトランジスタ形成領域のほぼ中央を縦断するようにゲート絶縁膜17が形成されている。このゲート絶縁膜17の一部図1では右側部分は、素子分離膜11bの上に配置されている。ゲート絶縁膜17の上には、LDMOSトランジスタ形成領域を縦断するゲート電極18aと、ゲート電極18aの幅方向の両側に配置されたサイドウォール21とが形成されている。また、ゲート電極18aの上面にはシリサイド膜25bが形成されている。ゲート電極18aの幅方向の一方の側図1,図2では左側には、p型不純物を導入して形成されたボディ領域16aが配置されている。また、ボディ領域16aの上部には、n型不純物を導入して形成されたソース領域19aが配置されている。ソース領域19aの上部には、ソース領域19aよりもn型不純物が高濃度に導入されたn型高濃度不純物領域23aが設けられている。また、n型高濃度不純物領域23aと素子分離膜11aとの間のボディ領域16aの上部には、ボディ領域16aよりもp型不純物が高濃度に導入されたp型高濃度不純物領域22aが設けられている。n型高濃度不純物領域23a及びp型高濃度不純物領域22aの表面には、シリサイド膜25aが形成されている。n型高濃度不純物領域23a及びp型高濃度不純物領域22aは、このシリサイド膜25aを介して相互に電気的に接続されている。なお、本実施形態ではn型高濃度不純物領域23aとp型高濃度不純物領域22aとが接しているが、これらの不純物領域23a,22aの間に素子分離膜が形成されていてもよい。他の実施形態においても同様である。LDMOSトランジスタ形成領域の素子分離膜11bと他方の側図1では右側の素子分離膜11aとの間には、n型不純物を導入して形成されたドレイン領域20aが配置されている。このドレイン領域20aの上部には、ドレイン領域20aよりもn型不純物が高濃度に導入されたn型高濃度不純物領域23bが設けられており、n型高濃度不純物領域23bの表面にはシリサイド膜25cが形成されている。LDMOSトランジスタ形成領域の半導体基板10の上には層間絶縁膜27が形成されており、ゲート電極18aは層間絶縁膜27により覆われている。また、シリサイド膜25a,25b,25cは、それぞれ導電プラグ26a,26b,26cを介して層間絶縁膜27の上の配線28に電気的に接続されている。次に、ESD保護素子の構造を説明する。ESD保護素子形成領域も、素子分離膜11aに囲まれている。このESD保護素子形成領域にも、半導体基板10にn型不純物を導入して形成されたドリフト領域14bが設けられている。また、半導体基板10の上部の所定の領域には、ESD保護素子形成領域を縦断する素子分離膜11c,11dが相互に平行に配置されている。半導体基板10上には、ESD保護素子形成領域を縦断するようにゲート絶縁膜17が形成されている。このゲート絶縁膜17の一部図1では右側部分は、素子分離膜11cの上に配置されている。ゲート絶縁膜17の上には、ESD保護素子形成領域を縦断するゲート電極18bと、ゲート電極18bの幅方向の両側に配置されたサイドウォール21とが形成されている。また、ゲート電極18bの上面にはシリサイド膜25eが形成されている。ゲート電極18bの幅方向の一方の側図1,図2では左側には、p型不純物を導入して形成されたボディ領域16bが配置されている。また、ボディ領域16bの上部には、n型不純物を導入して形成されたソース領域19bが配置されている。ソース領域19bの上部には、ソース領域19bよりもn型不純物が高濃度に導入されたn型高濃度不純物領域23cが設けられている。また、n型高濃度不純物領域23cと素子分離膜11aとの間のボディ領域16bの上部には、ボディ領域16aよりもp型不純物が高濃度に導入されたp型高濃度不純物領域22bが設けられている。n型高濃度不純物領域23c及びp型高濃度不純物領域22bの表面には、シリサイド膜25dが形成されている。n型高濃度不純物領域23c及びp型高濃度不純物領域22bは、このシリサイド膜25dを介して相互に電気的に接続されている。なお、本実施形態ではn型高濃度不純物領域23cとp型高濃度不純物領域22bとが接しているが、これらの不純物領域23c,22bの間に素子分離膜が形成されていてもよい。他の実施形態においても同様である。ESD保護素子形成領域の素子分離膜11cと素子分離膜11dとの間には、p型不純物を導入して形成されたアノード領域22cが設けられている。このアノード領域22cの表面には、シリサイド膜25fが形成されている。また、ESD保護素子形成領域の素子分離膜11dと他方の側図1では右側の素子分離膜11aとの間には、n型不純物を導入して形成されたドレイン領域20bが設けられている。このドレイン領域20bの上部には、ドレイン領域20bよりもn型不純物が高濃度に導入されたn型高濃度不純物領域23dが設けられており、n型高濃度不純物領域23dの表面にはシリサイド膜25gが形成されている。ESD保護素子形成領域の半導体基板10の上にも層間絶縁膜27が形成されており、ゲート電極18bは層間絶縁膜27に覆われている。シリサイド膜25d,25e,25f,25gは、それぞれ導電プラグ26d,26e,26f,26gを介して層間絶縁膜27の上の配線28に電気的に接続されている。ここで、図2,図3のように、LDMOSトランジスタ形成領域の素子分離膜11bとその上のゲート電極18aとの重なり幅をA1とし、ゲート電極18aの縁部からドレイン領域20aまでの距離但し、基板面に平行な方向の距離をB1とする。また、ESD保護素子形成領域の素子分離膜11cとその上のゲート電極18bとの重なり幅をA2とし、ゲート電極18bの縁部からアノード領域22cまでの距離但し、基板面に平行な方向の距離をB2とする。この場合、本実施形態の半導体装置では、A1≧A2、且つB1<B2の関係を有する。以下、上述の構造のESD保護素子について更に詳細に説明する。例えば図3のように、ESD保護素子のソース領域19b、ボディ領域16b及びゲート電極18bは同一の端子T1に接続される。また、アノード領域22c及びドレイン領域20bは同一の端子T2に接続される。そして、例えば端子T1は内部回路LDMOSトランジスタを含む回路の低電位側端子に接続され、端子T2は内部回路の高電位側端子に接続される。図4は、横軸に電圧をとり、縦軸に電流をとって、ESD保護素子の動作を説明する図である。ここでは、半導体装置の内部回路の動作電圧正常動作時に端子T1,T2間に印加される最も高い電圧をVDDとし、ESD保護素子の動作開始電圧をVt1、内部回路が破壊される電圧以下、破壊電圧というをVDDMAXとする。ESD保護素子の動作開始電圧Vt1は、内部回路の動作電圧VDDよりも高く、破壊電圧VDDMAXよりも低いことが重要である。ESD保護素子は、内部回路に印加される電圧が動作開始電圧Vt1よりも低いときはオフ状態である。静電気等により端子T1,T2間に高電圧が印加されると、ESD保護素子はオン状態になり、ESD保護素子内に電流が流れる。このとき、ESD保護素子に流れる電流により端子T1,T2間の電圧は変化するが、最も電圧が高いときでも破壊電圧VDDMAXを超えないことが重要である。ところで、端子T1,T2間に電圧が印加されると、ボディ領域16bとドリフト領域14bとの間の空乏層、及びドリフト領域14bとアノード領域22cとの間の空乏層が広がる。これにより、ボディ領域16bとドリフト領域14bとの間の空乏層とドリフト領域14bとアノード領域22cとの間の空乏層とがつながって大きな電流が流れる現象、すなわちパンチスルーが発生しやすくなる。パンチスルーを抑制するために、ESD保護素子形成領域のドリフト領域14bの不純物濃度を、LDMOSトランジスタ形成領域のドリフト領域14aの不純物濃度よりも高くすることが考えられる。しかし、その場合は、ボディ領域16bとドリフト領域14bとの間の接合耐圧が低くなるため、パンチスルーは抑制されるものの、ESD保護素子の動作開始電圧Vt1がLDMOSトランジスタの動作電圧VDDよりも低くなるおそれがある。また、製造工程数が増加するという問題もある。パンチスルーを抑制する別の方法として、ボディ領域16bとアノード領域22cとの間の間隔を大きくすることが考えられる。しかし、単にボディ領域16bとアノード領域22cとの間の間隔を大きくしただけでは、ドリフト領域14bとボディ領域16bとの間の接合耐圧が高くなり、ESD保護素子の動作開始電圧Vt1が内部回路の破壊電圧VDDMAXよりも高くなるおそれがある。また、この方法では、半導体装置の高集積化が阻害される。LDMOSトランジスタでは、ボディ領域とドリフト領域との間の接合耐圧が、素子分離膜とゲート電極との重なり幅オーバーラップ長に大きく依存する。図5は、横軸にゲート電極と素子分離膜との重なり幅をとり、縦軸に耐圧をとって、それらの関係を例示した図である。図5からわかるように、ボディ領域16a,16bとドリフト領域14a,14bとの間の接合耐圧は、ゲート電極18a,18bと素子分離膜11b,11cとの重なり幅に依存する。これは、ゲート電極18a,18bに印加される電圧が、ドリフト領域14a,14b中の空乏層の広がりに強く影響しているためである。重なり幅A2を重なり幅A1よりも大きくするA1<A2と、ESD保護素子のドリフト領域14bとボディ領域16bとの間の接合耐圧が、LDMOSトランジスタのドリフト領域14aとボディ領域16bとの間の接合耐圧よりも高くなる。その結果、ESD保護素子の動作開始電圧Vt1が、内部回路の破壊電圧VDDMAXよりも高くなることがある。そこで、本実施形態では、ESD保護素子のゲート電極18bと素子分離膜11cとの重なり幅A2を、LDMOSトランジスタのゲート電極18aと素子分離膜11bとの重なり幅A1と同じか又はそれよりも若干短く設定しているA1≧A2。これにより、ESD保護素子のボディ領域16bとドリフト領域14bとの間の接合耐圧は、LDMOSトランジスタのボディ領域16aとドリフト領域14aとの間の接合耐圧と同じか又はそれよりも若干低くなる。一方、本実施形態では、パンチスルーの発生を抑制するために、ゲート電極18bの縁部とアノード領域22cとの間隔を大きくしている。製造条件によっては、ゲート電極18bの縁部とアノード領域22cとの間隔を大きくすることにより、ESD保護素子のドリフト領域14bとボディ領域16bとの間の接合耐圧が高くなる場合がある。しかし、その影響は、ゲート電極と素子分離膜との重なり幅を変化させる場合に比べると相対的に小さい。このように、ゲート電極18bの縁部からアノード領域22cまでの間隔のみを大きくすることにより、単にボディ領域とアノード領域との間隔を大きくする場合に比べてESD保護素子形成領域の拡大が抑制され、所望の特性を確保しつつ半導体装置が高集積化される。以下、実施形態に係る半導体装置のESD保護素子の特性を、比較例と比較して説明する。図6aは実施形態及び比較例に係る半導体装置のLDMOSトランジスタの断面図、図6bは実施形態の半導体装置のESD保護素子の断面図、図6cは比較例の半導体装置のESD保護素子の断面図である。これらの図6a~cにおいて、図1と同一物には同一符号を付している。また、これらの図6a~cでは、シリサイド膜及び層間絶縁膜等の図示を省略している。以下、実施形態の半導体装置のESD保護素子を単に実施形態のESD保護素子と呼び、比較例の半導体装置のESD保護素子を単に比較例のESD保護素子と呼ぶ。実施形態及び比較例の半導体装置のESD保護素子は同一形状且つ同一サイズである。また、実施形態のESD保護素子図6b参照ではアノード領域22cが素子分離膜11c,11dに接触しているのに対し、比較例のESD保護素子図6c参照では素子分離膜11cの幅が狭く、アノード領域22dが素子分離膜11cから離れている。その他の部分は、実施形態のESD保護素子と比較例のESD保護素子とで同じである。図7は、横軸にゲート電極とアノード領域との間の距離をとり、縦軸に耐圧をとって、実施形態のESD保護素子、及び比較例のESD保護素子の耐圧特性をシミュレーションした結果を表した図である。なお、ゲート電極18bと素子分離膜11cとの重なり幅はいずれも0.75μmとしている。また、図7では、LDMOSトランジスタの耐圧特性を併せて記載している。LDMOSトランジスタの場合、横軸はゲート電極とドレイン領域との間の距離となる。図7からわかるように、実施形態のESD保護素子では、ゲート電極18bとアノード領域22cとの距離を約1.0μm以上とすればパンチスルーを防止できる。これに対し、比較例のESD保護素子では、ゲート電極18bとアノード領域22dとの距離が約1.0μmではパンチスルーが発生し、パンチスルーを防止するためにはゲート電極18bとアノード領域22dとの距離を約1.5μm以上とする必要がある。これは、比較例のESD保護素子ではアノード領域22dが素子分離膜11cから離れているため、実施形態のESD保護素子に比べてドリフト領域14bとアノード領域22c,22dとの間の空乏層がボディ領域16b側に広がりやすいためと考えられる。また、図7から、実施形態のESD保護素子は、ゲート電極18bとアノード領域2222cとの距離が変化しても動作開始電圧Vt1=BVsdはほぼ一定であることがわかる。すなわち、実施形態のESD保護素子では、ゲート電極18bとアノード領域22cとの距離に拘わらず、ゲート電極18bと素子分離膜11cとの重なり幅により動作開始電圧Vt1が決定される。図8は、本実施形態の半導体装置を用いた電子回路の一例を表した回路図である。出力回路30は、p型LDMOSトランジスタ31aとn型LDMOトランジスタS31bとを有している。p型LDMOSトランジスタ31aのソース、ゲート及びボディは高電位側電源端子33に接続され、n型LDMOSトランジスタ31bのソース、ゲート及びボディは低電位側電源端子35に接続されている。また、p型LDMOSトランジスタ31aのドレイン及びn型LDMOSトランジスタ31bのドレインは、いずれも出力端子34に接続されている。この出力回路30の前段端子33,35側には、第1のESD保護素子32a及び第2のESD保護素子32bが配置されている。第1のESD保護素子32aは高電位側電源端子33と出力端子34との間に接続されており、第2のESD保護素子32bは出力端子34と低電位側電源端子35との間に接続されている。図8において、第1のESD保護素子32aのノードN1はアノード領域22c図1参照上のシリサイド膜25f、ノードN2はドレイン領域20b上のシリサイド膜25gに対応する。また、ノードN3はドリフト領域14bに対応し、ノードN4はボディ領域16bに対応する。更に、ノードN5,N6はそれぞれp型高濃度不純物領域22b及びn型高濃度領域23c上のシリサイド膜25dに対応する。また、トランジスタQ1はアノード領域22c、ドリフト領域14b及びボディ領域16bにより形成され、トランジスタQ2はドリフト領域14b、ボディ領域16a及びソース領域19bにより形成される。更に、抵抗R1はドリフト領域14bにより形成され、抵抗R2はボディ領域16bにより形成される。この図8の回路では、高電位側電源端子33と出力端子34との間、又は出力端子34と低電位側電源端子35との間に通常の電圧内部回路の動作電圧が印加されている間はトランジスタQ1,Q2はオフ状態である。このとき、内部回路出力回路30及びその後段の回路には通常の電圧が供給される。高電位側電源端子33と出力端子34との間、又は出力端子34と低電位側電源端子35との間に例えば静電気等により異常な高電圧が印加されると、トランジスタQ1,Q2がオンになってESD保護素子31a,31b内に電流が流れる。これにより、内部回路に印加される電圧が低下し、内部回路の破壊が回避される。図9~図13は、第1の実施形態に係る半導体装置の製造方法を工程順に表した断面図である。これらの図を参照して、第1の実施形態の半導体装置の製造方法を説明する。まず、図9aのように、p型シリコン半導体基板10を用意する。そして、公知のSTIShallowTrenchIsolation法により、半導体基板10にLDMOSトランジスタ形成領域及びESD保護素子形成領域を区画する素子分離膜11aを形成する。このとき同時に、LDMOSトランジスタ形成領域には素子分離膜11bを形成し、ESD保護素子形成領域には素子分離膜11c,11dを形成する。すなわち、フォトリソグラフィ法及びエッチング法を使用して、半導体基板10に所定のパターンで例えば深さが350nmの溝を形成する。そして、その溝内に、酸化シリコン又は窒化シリコン等の絶縁物を埋め込んで、素子分離膜11a及び素子分離膜11b,11c,11dとする。本実施形態では、LDMOSトランジスタ形成領域の素子分離膜11bと一方の側図9aでは左側の素子分離膜11aとの間隔を2.8μm、素子分離膜11bと他方の側図9aでは右側の素子分離膜11aとの間隔を1.62μmとする。更に、素子分離膜11bの幅を1.5μmとする。また、本実施形態では、ESD保護素子形成領域の素子分離膜11cと一方の側図9aでは左側の素子分離膜11aとの間隔を2.8μmとする。更に、素子分離膜11cと素子分離膜11dとの間隔を1.62μm、素子分離膜11dと他方の側図9aでは右側の素子分離膜11aとの間隔を1.62μmとする。更にまた、素子分離膜11cの幅を3μm、素子分離膜11dの幅を0.24μmとする。このようにして素子分離膜11a及び素子分離膜11b,11c,11dを形成した後、半導体基板10の表面を熱酸化させて、酸化膜13を例えば10nmの厚さに形成する。次に、図9bの構造を得るまでの工程を説明する。上述の工程で酸化膜13を形成した後、酸化膜13の上にフォトレジストを塗布してフォトレジスト膜図示せずを形成する。その後、このフォトレジスト膜に対し露光及び現像処理を実施して、LDMOSトランジスタ形成領域及びESD保護素子形成領域に対応する部分に開口部を設ける。そして、この開口部を介して半導体基板10にn型不純物をイオン注入する。ここでは、半導体基板10にn型不純物としてPリンを2回に分けてイオン注入するものとする。例えば、1回目のイオン注入条件は、注入エネルギーが2.0MeV、ドーズ量が2.5×1012cm2とし、2回目のイオン注入条件は、注入エネルギーが500keV、ドーズ量が1.5×1012cm2とする。なお、半導体基板10へのイオン注入は、上記のように複数回に分けて行ってもよく、1回で行ってもよい。このようにして、LDMOSトランジスタ形成領域にn型ドリフト領域14aが形成され、ESD保護素子形成領域にn型ドリフト領域14bが形成される。その後、フォトレジスト膜を除去する。次に、図10aの構造を得るまでの工程を説明する。上述の工程でドリフト領域14a,14bを形成した後、酸化膜13の上にフォトレジストを塗布してフォトレジスト膜15を形成する。そして、このフォトレジスト膜15に対し露光及び現像処理を実施して、所定の領域に開口部を設ける。その後、この開口部を介して半導体基板10ドリフト領域14にp型不純物をイオン注入する。これにより、LDMOSトランジスタ形成領域にp型ボディ領域16aが形成され、ESD保護素子形成領域にp型ボディ領域16bが形成される。ここでは、p型不純物としてBホウ素を3回に分けてイオン注入するものとする。例えば、1回目のイオン注入条件は、注入エネルギーが420keV、ドーズ量が1×1013cm2とし、2回目のイオン注入条件は、注入エネルギーが150keV、ドーズ量が5×1012cm2とし、3回目のイオン注入条件は、注入エネルギーが15keV、ドーズ量が1×1013cm2とする。このボディ領域16a,16bのドーズ量は、トランジスタのしきい値電圧に関係する。ボディ領域16a,16bを形成するときのイオン注入は、上述のように複数回に分けて行ってもよく、1回で行ってもよい。LDMOSトランジスタ形成領域のボディ領域16aは素子分離膜11aに接触し、且つ素子分離膜11bから離れている。ESD保護素子形成領域のボディ領域16bも、素子分離膜11aに接触し、且つ素子分離膜11cから離れている。次に、図10bの構造を得るまでの工程を説明する。上述の工程でボディ領域16a,16bを形成した後、ボディ領域16a,16bの形成に使用したフォトレジスト膜15を除去する。その後、例えば1000°Cの温度で熱処理を実施して不純物を活性化させる。そして、イオン注入等によりダメージを受けた絶縁膜13を除去する。その後、再度半導体基板10の表面を熱酸化させて、ゲート絶縁膜17を形成する。本実施形態では、ゲート絶縁膜17の厚さは16nmとする。次に、CVD法により、ゲート絶縁膜17の上にポリシリコン膜を例えば180nmの厚さに形成する。そして、フォトリソグラフィ法及びエッチング法を使用してポリシリコン膜をパターニングし、LDMOSトランジスタ形成領域にゲート電極18aを形成するとともに、ESD保護素子形成領域にゲート電極18bを形成する。このとき、ゲート電極18aは、上から見たときに幅方向の一方の端部がボディ領域16aに重なり、他方の端部が素子分離膜11bに重なるように形成する。また、ゲート電極18bも、上から見たときに一方の端部がボディ領域16bに重なり、他方の端部が素子分離膜11cに重なるように形成する。ここでは、ゲート電極18bと素子分離膜11cとの重なり幅は、ゲート電極18aと素子分離膜11bとの重なり幅と同じとする。ゲート電極18bと素子分離膜11cとの重なり幅は、ゲート電極18aと素子分離膜11bとの重なり幅よりも若干狭くしてもよい。次に、図11aの構造を得るまでの工程を説明する。上述の工程でゲート電極18a,18bを形成した後、半導体基板10の上に所定のパターンで開口部が設けられたフォトレジスト膜図示せずを形成する。そして、このフォトレジスト膜の開口部を介して半導体基板10にn型不純物をイオン注入して、ソース領域19a,19b及びドレイン領域20a,20b形成する。ここでは、n型不純物としてPリンを使用し、例えば注入エネルギーが35keV、ドーズ量が3.7×1013cm2の条件でイオン注入を行うものとする。ソース領域19aは、ボディ領域16aの上部であって、上から見たときにゲート電極18aに隣接し且つ素子分離膜11aから離れた位置に形成する。これと同様に、ソース領域19bは、ボディ領域16bの上部であって、上から見たときにゲート電極18bに隣接し且つ素子分離膜11aから離れた位置に形成する。また、ドレイン領域20aは素子分離膜11bと素子分離膜11aとの間に形成し、ドレイン領域20bは素子分離膜11dと素子分離膜11aとの間に形成する。次に、図11bの構造を得るまでの工程を説明する。上述の工程でソース領域19a,19b及びドレイン領域20a,20bを形成した後、ソース領域19a,19b及びドレイン領域20a,20bの形成に使用したフォトレジスト膜を除去する。次に、例えばCVD法により、半導体基板10の上側全面に酸化シリコン又は窒化シリコン等により絶縁膜を100nmの厚さに形成する。その後、この絶縁膜を異方性エッチングしてゲート電極18a,18bの両側部のみに絶縁膜を残し、サイドウォール21とする。次いで、ゲート電極18a,18b及びサイドウォール21に覆われていない部分のゲート絶縁膜17をエッチングにより除去する。次に、図12aの構造を得るまでの工程を説明する。上述の工程でゲート絶縁膜17をエッチングした後、半導体基板10の上に所定のパターンで開口部が設けられたフォトレジスト膜図示せずを形成する。そして、このフォトレジスト膜の開口部を介して半導体基板10にp型不純物を導入して、p型高濃度不純物領域22a,22b及びアノード領域22cを形成する。ここでは、p型不純物としてBホウ素を使用し、注入エネルギーが5keV、ドーズ量が2×1015cm2の条件でイオン注入を行うものとする。p型高濃度不純物領域22aは、LDMOSトランジスタ形成領域のソース領域19aと素子分離膜11aとの間のボディ領域16aの表層部に形成される。また、p型高濃度不純物領域22bはESD保護素子形成領域のソース領域19bと素子分離膜11aとの間のボディ領域16bの表層部に形成され、アノード領域22cは素子分離膜11cと素子分離膜11dとの間に形成される。次に、図12bの構造を得るまでの工程を説明する。上述の工程でp型高濃度不純物領域22a,22b及びアノード領域22cを形成した後、p型高濃度不純物領域22a,22b及びアノード領域22cの形成に使用したフォトレジスト膜を除去する。その後、半導体基板10の上側全面を覆うフォトレジスト膜を形成した後、このフォトレジスト膜に対し露光及び現像処理を実施して開口部を設ける。そして、この開口部を介して半導体基板10の表面にn型不純物を導入して、n型高濃度不純物領域23a,23b,23c,23dを形成する。ここでは、n型不純物としてPリンを使用し、注入エネルギーが15keV、ドーズ量が2×1015cm2の条件でイオン注入を行うものとする。n型高濃度不純物領域23aはp型高濃度不純物領域22aとサイドウォール21との間のソース領域19aの表層部に形成され、n型高濃度不純物領域23bはドレイン領域20aの表層部に形成される。また、n型高濃度不純物領域23cはp型高濃度不純物領域22bとサイドウォール21との間のソース領域19bの表層部に形成され、n型高濃度不純物領域23dはドレイン領域20bの表層部に形成される。次に、図13の構造を得るまでの工程を説明する。上述の工程でn型高濃度不純物領域23a,23b,23c,23dを形成した後、n型高濃度不純物領域23a,23b,23c,23dの形成に使用したフォトレジスト膜を除去する。そして、例えば1000°Cの温度で熱処理を実施して、不純物を活性化させる。その後、半導体基板10の上側全面にCoコバルト等の金属膜を形成し、熱処理を施す。この熱処理により、半導体基板10の表面及びゲート電極18a,18bの表面のシリコンと金属膜中の金属元素とが反応してシリサイドが形成される。その後、未反応の金属膜を除去する。このようにして、LDMOSトランジスタ形成領域のp型高濃度不純物領域22a及びn型高濃度不純物領域23aの表面にシリサイド膜25aが形成され、ゲート電極18aの上面にシリサイド膜25bが形成される。更に、n型高濃度不純物領域23bの表面にシリサイド膜25cが形成される。また、ESD保護素子形成領域のp型高濃度不純物領域22b及びn型高濃度不純物領域23cの表面にシリサイド膜25dが形成され、ゲート電極18bの上面にシリサイド膜25eが形成される。更に、アノード領域22cの表面にシリサイド膜25fが形成され、n型高濃度不純物領域23dの表面にシリサイド膜25gが形成される。次に、CVD法等により、半導体基板10の上側全面に例えば酸化シリコン又は窒化シリコン等の絶縁物を堆積させて層間絶縁膜27を形成する。この層間絶縁膜27は単層の絶縁膜により形成してもよく、複数の絶縁膜を積層して形成してもよい。その後、CMP法により層間絶縁膜27の表面を研磨して平坦化する。次に、フォトリソグラフィ法及びエッチング法を使用して、層間絶縁膜27の表面からシリサイド膜25a,25b,25c,25d,25e,25f,25gにそれぞれ到達するコンタクトホールを形成する。そして、それらのコンタクトホール内にWタングステン等の導電材料を埋め込んで、導電プラグ26a,26b,26c,26d,26e,26f,26gを形成する。次に、半導体基板10の上側全面にアルミニウム等により導電膜を形成した後、フォトリソグラフィ法及びエッチング法を使用して導電膜をパターニングし、第1層目の配線28を所定のパターンで形成する。次いで、層間絶縁膜の形成工程、導電プラグの形成工程及び配線層の形成工程を繰り返して多層配線構造を形成する。そして、多層配線構造の上に保護膜を形成する。その後、引出電極上の保護膜をフォトリソグラフィ法及びエッチング法を使用してエッチングする。このようにして、LDMOSトランジスタ及びESD保護素子を備えた本実施形態に係る半導体装置が完成する。本実施形態では、LDMOSトランジスタの形成と同時にESD保護素子を形成するので、製造工程数が少ない。これにより、製品コストを削減できるという効果を奏する。第2の実施形態図14,図15は、第2の実施形態に係る半導体装置の製造方法を工程順に表した断面図である。また、図16は、第2の実施形態に係る半導体装置の上面図である。まず、図14aのように、p型シリコン半導体基板10を用意する。そして、第1の実施形態と同様に、半導体基板10に素子分離膜11aを形成してLDMOSトランジスタ形成領域及びESD保護素子形成領域を画定する。また、このとき同時に、LDMOSトランジスタ形成領域内に素子分離膜11bを形成し、ESD保護素子形成領域内に素子分離膜11c,11dを形成する。その後、半導体基板10の表面を熱酸化させて、酸化膜13を形成する。次に、図14bの構造を得るまでの工程を説明する。上述の工程で酸化膜13を形成した後、酸化膜13の上にフォトレジスト膜図示せずを形成する。そして、このフォトレジスト膜に対し露光及び現像処理を実施して、所定の領域に開口部を設ける。その後、この開口部を介して半導体基板10にn型不純物をイオン注入する。ここでは、n型不純物としてPリンを使用し、注入エネルギーが300keV~2.0MeV、ドーズ量が1012cm2~3×1013cm2の条件でイオン注入を行うものとする。このイオン注入は1回で行ってもよく、複数回に分けて行ってもよい。次に、フォトレジスト膜を除去する。このようにして、LDMOSトランジスタ形成領域にドリフト領域34aが形成され、ESD保護素子形成領域にドリフト領域34bが形成される。LDMOSトランジスタ形成領域のドリフト領域34aは、図14bのように、素子分離膜11を囲み、一方の側図14bでは左側の素子分離膜11aから離れ、他方の側図14bでは右側の素子分離膜11aに接する。また、ESD保護素子形成領域のドリフト領域34bは、図14bのように、素子分離膜11c,11dを囲み、一方の側図14bでは左側の素子分離膜11aから離れ、他方の側図14bでは右側の素子分離膜11aに接する。次に、図15aの構造を得るまでの工程を説明する。上述の工程でドリフト領域34a,34bを形成した後、酸化膜13の上にフォトレジスト膜図示せずを形成し、露光及び現像処理を実施してフォトレジスト膜の所定の領域に開口部を設ける。その後、この開口部を介して半導体基板10にp型不純物をイオン注入して、LDMOSトランジスタ形成領域にp型ボディ領域16aを形成するとともに、ESD保護素子形成領域にp型ボディ領域16bを形成する。ここでは、p型不純物としてBホウ素を使用し、注入エネルギーが150keV~500keV、ドーズ量が1012cm2~3×1013cm2の条件で半導体基板10にイオン注入を行うものとする。このイオン注入は1回で行ってもよく、複数回に分けて行ってもよい。本実施形態では、ボディ領域16aはLDMOSトランジスタ形成領域のドリフト領域34aと一方の側図15aでは左側の素子分離膜11aとの間に形成する。また、ボディ領域16bはESD保護素子形成領域のドリフト領域34bと一方の側図15aでは左側の素子分離膜11aとの間に形成する。次に、図15bの構造を得るまでの工程を説明する。上述の工程でボディ領域16a,16bを形成した後、これらのボディ領域16a,16bの形成に使用したフォトレジスト膜を除去する。その後、第1の実施形態と同様に、例えば1000°Cの温度で熱処理を実施して、不純物を活性化させる。そして、絶縁膜13を除去した後、再度熱処理を実施し基板10の表面を熱酸化させて、ゲート絶縁膜17を形成する。次に、ゲート絶縁膜17の上に、例えばポリシリコンによりゲート電極18a,18bを形成する。この場合、ゲート電極18aは上から見たときに幅方向の一方の端部がボディ領域16aに重なり、他方の端部が素子分離膜11bに重なるように形成する。また、ゲート電極18bは上から見たときに幅方向の一方の端部がボディ領域16bに重なり、他方の端部が素子分離膜11cに重なるように形成する。本実施形態においても、ゲート電極18bと素子分離膜11cとの重なり幅図16中のA2が、ゲート電極18aと素子分離膜11bとの重なり幅図16中のA1と同じ、又はそれよりも若干狭いA1≧A2ことが重要である。また、ゲート電極18bの縁部と素子分離膜11cの他方の縁部までの距離図16中のB2は、ゲート電極18aの縁部と素子分離膜11bの他方の縁部までの距離図16中のB1よりも大きいB1<B2ことが重要である。次に、半導体基板10の上にフォトレジスト膜を形成し、露光及び現像処理を実施して所定の領域に開口部を設ける。そして、この開口部を介して半導体基板10にn型不純物をイオン注入して、ソース領域19a,19b及びドレイン領域20a,20bを形成する。ソース領域19aは、ボディ領域16aの上部であって、上から見たときにゲート電極18aに隣接し且つ素子分離膜11aから離れた位置に形成する。これと同様に、ソース領域19bは、ボディ領域16bの上部であって、上から見たときにゲート電極18bに隣接し且つ素子分離膜11aから離れた位置に形成する。また、ドレイン領域20aは素子分離膜11bと素子分離膜11aとの間に形成し、ドレイン領域20bは素子分離膜11dと素子分離膜11aとの間に形成する。次に、ソース領域19a,19b及びドレイン領域20a,20bの形成に使用したフォトレジスト膜を除去した後、半導体基板10の上側全面に絶縁膜を形成する。そして、この絶縁膜を異方性エッチングして、ゲート電極18a,18bの両側にそれぞれサイドウォール21を形成する。その後、ゲート電極18a,18b及びサイドウォール21に覆われていない部分のゲート絶縁膜17をエッチングにより除去する。次に、半導体基板10の上にフォトレジスト膜を形成し、露光及び現像処理を実施してフォトレジスト膜の所定の領域に開口部を設ける。そして、この開口部を介して半導体基板10にp型不純物を導入して、p型高濃度不純物領域22a,22b及びアノード領域22cを形成する。この場合、p型高濃度不純物領域22aはLDMOSトランジスタ形成領域のソース領域19aと素子分離膜11aとの間のボディ領域16aの表層部に形成する。また、p型高濃度不純物領域22bはESD保護素子形成領域のソース領域19bと素子分離膜11aとの間のボディ領域16bの表層部に形成し、アノード領域22cは素子分離膜11cと素子分離膜11dとの間に形成する。p型高濃度不純物領域22a,22b及びアノード領域22cを形成した後、p型高濃度不純物領域22a,22b及びアノード領域22cの形成に使用したフォトレジスト膜を除去する。次に、半導体基板10の上にフォトレジスト膜を形成し、露光及び現像処理を実施してフォトレジスト膜の所定の領域に開口部を設ける。そして、この開口部を介して半導体基板10にn型不純物を導入して、n型高濃度不純物領域23a,23b,23c,23dを形成する。この場合、n型高濃度不純物領域23aはp型高濃度不純物領域22aとサイドウォール21との間のソース領域19aの表層部に形成し、n型高濃度不純物領域23bはドレイン領域20aの表層部に形成する。また、n型高濃度不純物領域23cはp型高濃度不純物領域22bとサイドウォール21との間のソース領域19bの表層部に形成し、n型高濃度不純物領域23dはドレイン領域20bの表層部に形成する。n型高濃度不純物領域23a,23b,23c,23dを形成した後、これらのn型高濃度不純物領域23a,23b,23c,23dの形成に使用したフォトレジスト膜を除去し、例えば1000°Cの温度で熱処理を実施して、不純物を活性化させる。その後のシリサイド膜形成工程、層間絶縁膜形成工程、導電プラグ及び配線形成工程は第1の実施形態と同様であるので、ここではその説明を省略する。本実施形態においても、ESD保護素子のゲート電極18bと素子分離膜11cとの重なり幅A2を、LDMOSトランジスタのゲート電極18aと素子分離膜11bとの重なり幅A1と同じか又はそれよりも若干短く設定しているA1≧A2。また、ESD保護素子のゲート電極18bの縁部からアノード領域22cまでの距離B2を、LDMOSトランジスタのゲート電極18aの縁部からドレイン領域20aまでの距離B1よりも大きくしているB1<B2。これにより、第1の実施形態と同様に、ESD保護素子により内部回路の静電気等による破損を防止できるとともに、半導体装置の高集積化が可能になる。また、本実施形態の半導体装置は、LDMOSトランジスタの形成と同時にESD保護素子を形成するので、製造工程数の増加が回避され、製造コストが低減されるという効果を奏する。第3の実施形態図17,図18は、第3の実施形態に係る半導体装置の製造方法を工程順に表した断面図である。また、図19は、第3の実施形態に係る半導体装置の上面図である。まず、図17aのように、p型シリコン半導体基板10を用意する。そして、第1の実施形態と同様に、半導体基板10に素子分離膜11aを形成してLDMOSトランジスタ形成領域及びESD保護素子形成領域を画定する。また、このとき同時に、LDMOSトランジスタ形成領域内に素子分離膜11bを形成し、ESD保護素子形成領域内に素子分離膜11c,11dを形成する。その後、半導体基板10の表面を熱酸化させて、酸化膜13を形成する。次に、図17bの構造を得るまでの工程を説明する。上述の工程で酸化膜13を形成した後、酸化膜13の上にフォトレジスト膜図示せずを形成する。その後、このフォトレジスト膜に対し露光及び現像処理を実施して、所定の領域に開口部を設ける。そして、この開口部を介して半導体基板10にp型不純物をイオン注入する。ここでは、p型不純物としてBホウ素を使用し、注入エネルギーが150keV~1.0MeV、ドーズ量が1012cm2~3×1013cm2の条件でイオン注入を行うものとする。なお、イオン注入は1回で行ってもよく、複数回に分けて行ってもよい。次に、フォトレジスト膜を除去する。このようにして、LDMOSトランジスタ形成領域にp型ボディ領域46aが形成され、ESD保護素子形成領域にp型ボディ領域46bが形成される。次に、図18aの構造を得るまでの工程を説明する。上述の工程でボディ領域46a,46bを形成した後、酸化膜13の上にフォトレジスト膜を形成し、露光及び現像処理を施して所定の領域に開口部を設ける。その後、この開口部を介してボディ領域46a,46bにn型不純物をイオン注入して、LDMOSトランジスタ形成領域にn型ドリフト領域44aを形成し、ESD保護素子形成領域にn型ドリフト領域44bを形成する。LDMOSトランジスタ形成領域のドリフト領域44aは、図18aのように、素子分離膜11を囲み、一方の側図18aでは左側の素子分離膜11aから離れ、他方の側図18aでは右側の素子分離膜11aに接する。また、ESD保護素子形成領域のドリフト領域44bは、図18aのように、素子分離膜11c,11dを囲み、一方の側図18aでは左側の素子分離膜11aから離れ、他方の側図18aでは右側の素子分離膜11aに接する。次に、図18bの構造を得るまでの工程を説明する。上述の工程でドリフト領域44a,44bを形成した後、これらのドリフト領域44a,44bの形成に使用したフォトレジスト膜を除去する。その後、第1の実施形態と同様に、例えば1000°Cの温度で熱処理を実施して、不純物を活性させる。そして、絶縁膜13を除去し、再度熱処理を実施し基板10の表面を熱酸化させて、ゲート絶縁膜17を形成する。次に、ゲート絶縁膜17の上に、例えばポリシリコンによりゲート電極18a,18bを形成する。この場合、ゲート電極18aは上から見たときに幅方向の一方の端部がボディ領域16aに重なり、他方の端部が素子分離膜11bに重なるように形成する。また、ゲート電極18bは上から見たときに幅方向の一方の端部がボディ領域16bに重なり、他方の端部が素子分離膜11cに重なるように形成する。本実施形態においても、ゲート電極18bと素子分離膜11cとの重なり幅図19中のA2が、ゲート電極18aと素子分離膜11bとの重なり幅図19中のA1と同じ、又はそれよりも若干狭いA1≧A2ことが重要である。また、ゲート電極18bの縁部と素子分離膜11cの他方の縁部までの距離図19中のB2は、ゲート電極18aの縁部と素子分離膜11bの他方の縁部までの距離図19中のB1よりも大きいB1<B2ことが重要である。次に、半導体基板10の上にフォトレジスト膜を形成し、露光及び現像処理を実施してフォトレジスト膜の所定の領域に開口部を設ける。そして、この開口部を介して半導体基板10にn型不純物をイオン注入して、ソース領域19a,19b及びドレイン領域20a,20bを形成する。ソース領域19aは、ボディ領域46aの上部であって、上から見たときにゲート電極18aに隣接し且つ素子分離膜11aから離れた位置に形成する。これと同様に、ソース領域19bは、ボディ領域46bの上部であって、上から見たときにゲート電極18bに隣接し且つ素子分離膜11aから離れた位置に形成する。また、ドレイン領域20aは素子分離膜11bと素子分離膜11aとの間に形成し、ドレイン領域20bは素子分離膜11dと素子分離膜11aとの間に形成する。次に、ソース領域19a,19b及びドレイン領域20a,20bの形成に使用したフォトレジスト膜を除去した後、半導体基板10の上側全面に絶縁膜を形成する。そして、この絶縁膜を異方性エッチングして、ゲート電極18a,18bの両側にそれぞれサイドウォール21を形成する。また、ゲート電極18a,18b及びサイドウォール21に覆われていない部分のゲート絶縁膜17をエッチングにより除去する。次に、半導体基板10の上にフォトレジスト膜を形成し、露光及び現像処理を実施して所定の領域に開口部を設ける。そして、この開口部を介して半導体基板10にp型不純物を導入して、p型高濃度不純物領域22a,22b及びアノード領域22cを形成する。この場合、p型高濃度不純物領域22aはLDMOSトランジスタ形成領域のソース領域19aと素子分離膜11aとの間のボディ領域46aの表層部に形成する。また、p型高濃度不純物領域22bはESD保護素子形成領域のソース領域19bと素子分離膜11aとの間のボディ領域46bの表層部に形成し、アノード領域22cは素子分離膜11cと素子分離膜11dとの間に形成する。次に、半導体基板10の上にフォトレジスト膜を形成し、露光及び現像処理を実施して所定の領域に開口部を設ける。そして、この開口部を介して半導体基板10にn型不純物を導入して、n型高濃度不純物領域23a,23b,23c,23dを形成する。この場合、n型高濃度不純物領域23aはp型高濃度不純物領域22aとサイドウォール21との間のソース領域19aの表層部に形成し、n型高濃度不純物領域23bはドレイン領域20aの表層部に形成する。また、n型高濃度不純物領域23cはp型高濃度不純物領域22bとサイドウォール21との間のソース領域19bの表層部に形成し、n型高濃度不純物領域23dはドレイン領域20bの表層部に形成する。n型高濃度不純物領域23a,23b,23c,23dを形成した後、これらのn型高濃度不純物領域23a,23b,23c,23dの形成に使用したフォトレジスト膜を除去して、例えば1000°Cの温度で熱処理を実施し、不純物を活性化させる。その後のシリサイド膜形成工程、層間絶縁膜形成工程、導電プラグ及び配線形成工程は第1の実施形態と同様であるので、ここではその説明を省略する。本実施形態においても、ESD保護素子のゲート電極18bと素子分離膜11cとの重なり幅A2を、LDMOSトランジスタのゲート電極18aと素子分離膜11bとの重なり幅A1と同じか又はそれよりも若干短く設定しているA1≧A2。また、ESD保護素子のゲート電極18bの縁部からアノード領域22cまでの距離B2を、LDMOSトランジスタのゲート電極18aの縁部からドレイン領域20aまでの距離B1よりも大きくしているB1<B2。これにより、第1の実施形態と同様に、ESD保護素子により内部回路の静電気等による破損を防止できるとともに、半導体装置の高集積化が可能になる。また、本実施形態の半導体装置は、LDMOSトランジスタの形成と同時にESD保護素子を形成するので、製造工程数の増加が回避され、製造コストが低減されるという効果を奏する。第4の実施形態図20は第4の実施形態に係る半導体装置の断面図、図21は同じくその上面図である。これらの図20,図21において、図1,図2と同一物には同一符号を付して、その詳細な説明は省略する。なお、図20,図21では、シリサイド膜及び層間絶縁膜等の図示を省略している。半導体基板10には、第1の実施形態と同様に素子分離膜11aが形成されており、この素子分離膜11aによりLDMOSトランジスタ形成領域及びESD保護素子形成領域が区画されている。また、LDMOSトランジスタ形成領域には素子分離膜11bが形成されており、ESD保護素子形成領域には素子分離膜11c,11dが形成されている。更に、LDMOSトランジスタ形成領域にはn型ドリフト領域14a、p型ボディ領域16a、n型ソース領域19a、n型ドレイン領域20a、p型高濃度不純物領域22a、n型高濃度不純物領域23a,23bが形成されている。また、ESD保護素子形成領域には、n型ドリフト領域14b、p型ボディ領域16b、n型ソース領域19b、p型アノード領域22c、n型ドレイン領域20b、p型高濃度不純物領域22b、n型高濃度不純物領域23c,23dが形成されている。LDMOSトランジスタ形成領域の半導体基板10上には、ゲート絶縁膜17を介してゲート電極58aが矩形リング状に形成されている。図21のように、p型高濃度不純物領域22a及びn型高濃度不純物領域23aはリング状ゲート電極58aの内側に配置されている。これと同様に、ESD保護素子形成領域の半導体基板10上には、ゲート絶縁膜17を介してゲート電極58bが矩形リング状に形成されている。p型高濃度不純物領域22b及びn型高濃度不純物領域23cはリング状ゲート電極58bの内側に配置されている。本実施形態においても、ゲート電極58bと素子分離膜11cとの重なり幅図21中のA2が、ゲート電極58aと素子分離膜11bとの重なり幅図21中のA1と同じ、又はそれよりも若干狭く設定されている。また、ゲート電極58bの縁部と素子分離膜11cの他方の縁部までの距離図21中のB2は、ゲート電極58aの縁部と素子分離膜11bの他方の縁部までの距離図21中のB1よりも大きくB1<B2設定されている。これにより、第1の実施形態と同様に、ESD保護素子により内部回路の静電気等による破損を防止できるとともに、半導体装置の高集積化が可能になる。また、本実施形態の半導体装置は、LDMOSトランジスタの形成と同時にESD保護素子を形成するので、製造工程数の増加が回避され、製造コストが低減されるという効果を奏する。更に、本実施形態では、ゲート電極58a,58bをリング状に形成しているため、ゲート電極58a,58bによるバイアスによって比較的濃度が高いドリフト領域14a,14b中に空乏層が伸びる。これにより、所望の特性接合耐圧をより確実に確保できるという利点がある。"