"直流電源に接続された第1及び第2のスイッチング素子と、第1の1次巻線及び第1の2次巻線を有する第1の変圧器の前記第1の1次巻線と、が直列に接続された第1のスイッチング回路と、前記直流電源に接続された第3及び第4のスイッチング素子と、第2の1次巻線及び第2の2次巻線を有する第2の変圧器の前記第2の1次巻線と、が直列に接続された第2のスイッチング回路と、前記第1及び第2の2次巻線の出力電流をそれぞれ整流且つ平滑して、並列接続された出力端子から直流電力を出力する整流回路と、前記整流回路に対して並列且つ逆方向に接続された還流ダイオードと、巻き始める方向が逆になった第3の1次巻線及び第3の2次巻線を有し、前記第3の1次巻線が前記第1の1次巻線に直列に接続され、前記第3の2次巻線が前記第2の1次巻線に直列に接続された第3の変圧器と、前記還流ダイオードに並列に接続されたキャパシタンスと、を備えたことを特徴とするダブルフォワード型DC/DCコンバータ。前記キャパシタンスは、前記還流ダイオードの寄生キャパシタンスで構成されていることを特徴とする請求項1記載のダブルフォワード型DC/DCコンバータ。直流電源に接続された第1及び第2のスイッチング素子と、第1の1次巻線及び第1の2次巻線を有する第1の変圧器の前記第1の1次巻線と、が直列に接続された第1のスイッチング回路と、前記直流電源に接続された第3及び第4のスイッチング素子と、第2の1次巻線及び第2の2次巻線を有する第2の変圧器の前記第2の1次巻線と、が直列に接続された第2のスイッチング回路と、前記第1及び第2の2次巻線の出力電流をそれぞれ整流且つ平滑して、並列接続された出力端子から直流電力を出力する整流回路と、前記整流回路に対して並列且つ逆方向に接続された還流ダイオードと、巻き始める方向が逆になった第3の1次巻線及び第3の2次巻線を有し、前記第3の1次巻線が前記第1の1次巻線に直列に接続され、前記第3の2次巻線が前記第2の1次巻線に直列に接続された第3の変圧器と、前記第1の1次巻線に並列に接続された第1のキャパシタンスと、前記第2の1次巻線に並列に接続された第2のキャパシタンスと、を備えたことを特徴とするダブルフォワード型DC/DCコンバータ。前記第1のキャパシタンスは、前記第1の変圧器の寄生キャパシタンスで構成され、前記第2のキャパシタンスは、前記第2の変圧器の寄生キャパシタンスで構成されていることを特徴とする請求項3記載のダブルフォワード型DC/DCコンバータ。請求項1~4のいずれか1項に記載のダブルフォワード型DC/DCコンバータにおいて、更に、直列に接続された前記第1のスイッチング素子及び前記第3の1次巻線に対して、並列に接続された第1のクランプダイオードと、直列に接続された前記第1の1次巻線及び第2のスイッチング素子に対して、並列に接続された第2のクランプダイオードと、直列に接続された前記第2のスイッチング素子及び前記第3の2次巻線に対して、並列に接続された第3のクランプダイオードと、直列に接続された前記第3の1次巻線及び第4のスイッチング素子に対して、並列に接続された第4のクランプダイオードと、を備えたことを特徴とするダブルフォワード型DC/DCコンバータ。前記第1及び第2のスイッチング素子と前記第3及び第4のスイッチング素子とは、位相が180°ずれた状態でオン/オフ動作を繰り返す制御を行うことを特徴とする請求項1~5のいずれか1項に記載のダブルフォワード型DC/DCコンバータ。前記第2及び第4のスイッチング素子は、オン幅固定の最大デューティで動作させ、前記第1及び第3のスイッチング素子は、パルス幅変調によりオン/オフ制御を行うことを特徴とする請求項6記載のダブルフォワード型DC/DCコンバータ。しかしながら、従来の図7のようなダブルフォワード型DC/DCコンバータでは、以下のような課題があった。NMOS1,2又はNMOS3,4がターンオンする前は、インダクタンス24に蓄積された励磁エネルギーが、図7中の矢印方向に、還流ダイオード23を通して回生されている。そのため、NMOS1,2又はNMOS3,4がターンオンされると、還流ダイオード23には、Vin×N2/N1の電圧が印加され、リカバリーが発生する。ここで、還流ダイオード23のリカバリー特性について説明する。例えば、還流ダイオード23がpn接合型シリコンダイオードにて構成され、このダイオードを高い周波数で整流する場合には、順方向電流によって蓄積された電荷は、キャリア蓄積効果のために逆方向電圧の発生後も直ぐには消滅できず、短時間は逆方向電流iが流れる。この時間tを逆方向回復時間trrという。この逆方向電流回復時の傾斜di/dtが急峻である場合には即ち、di/dtが大きい場合には、トランス11,12の2次側に発生する漏れインダクタンスや寄生インダクタンスによってサージ電流が発生する。これがリカバリーノイズである。このように、還流ダイオード23にリカバリーが発生すると、この還流ダイオード23のリカバリー損失の他に、NMOS1,2,3,4のターンオン損失も発生する。出力端子26-1,26-2の出力電圧が高いと、還流ダイオード23は、それに見合った耐圧のものを選定する。しかし、一般的に耐圧が高くなると、リカバリーが大きくなるため、還流ダイオード23は勿論、NMOS1,2,3,4のターンオン損失が増えるため、高効率化が難しい。更に、リカバリー電流の振動により、電磁放射ElectroMagneticInterference、以下EMIという。等も多く発生することになる。そのため、対策としては、例えば、還流ダイオード23に直列にノイズ吸収用のフェライトビーズ等を挿入したり、抵抗及びキャパシタンスを用いたサージ電圧抑制用の大きなスナバSnubber回路等で対策を行うが、逆にスナバ回路等の熱の発生等、新たな課題が発生し、根本的な解決には至っていない。又、近年、還流ダイオード23に、低駆動電圧で高効率の特性を有するSiCショットキーバリアダイオードSiCSchottkyBarrierDiode、以下SiCSBDという。を用いたりしているが、高耐圧品例えば、1200Vは、非常に高価であるため、低価格化が困難であるという課題がある。このような課題を解決するために、特許文献1に記載された発明では、例えば、図7の回路において、NMOS1とトランス11の1次巻線11aにおける巻き始め側との間と、NMOS3とトランス12の1次巻線12aにおける巻き始め側との間とに、NMOS1,2又はNMOS3,4がターンオンした時の立ち上がり電流を制限するためのインダクタンスを、それぞれ接続している。これにより、NMOS1,2,3,4のターンオン損失を低減しているが、技術的に十分に満足できるものではなかった。本発明のうちの第1の発明のダブルフォワード型DC/DCコンバータは、第1、第2のスイッチング回路と、整流回路と、還流ダイオードと、第3のトランスと、キャパシタンスとを備えている。前記第1のスイッチング回路は、直流電源に接続された第1及び第2のスイッチング素子と、第1の1次巻線及び第1の2次巻線を有する第1のトランスの前記第1の1次巻線と、が直列に接続されている。前記第2のスイッチング回路は、前記直流電源に接続された第3及び第4のスイッチング素子と、第2の1次巻線及び第2の2次巻線を有する第2のトランスの前記第2の1次巻線と、が直列に接続されている。前記整流回路は、前記第1及び第2の2次巻線の出力電流をそれぞれ整流且つ平滑して、並列接続された出力端子から直流電力を出力する回路である。前記還流ダイオードは、前記整流回路に対して並列且つ逆方向に接続されている。前記第3のトランスは、巻き始める方向が逆になった第3の1次巻線及び第3の2次巻線を有し、前記第3の1次巻線が前記第1の1次巻線に直列に接続され、前記第3の2次巻線が前記第2の1次巻線に直列に接続されている。更に、前記キャパシタンスは、前記還流ダイオードに並列に接続されている。第2の発明のダブルフォワード型DC/DCコンバータは、第1、第2のスイッチング回路と、整流回路と、還流ダイオードと、第3のトランスと、第1、第2のキャパシタンスとを備えている。前記第1のスイッチング回路は、直流電源に接続された第1及び第2のスイッチング素子と、第1の1次巻線及び第1の2次巻線を有する第1のトランスの前記第1の1次巻線と、が直列に接続されている。前記第2のスイッチング回路は、前記直流電源に接続された第3及び第4のスイッチング素子と、第2の1次巻線及び第2の2次巻線を有する第2のトランスの前記第2の1次巻線と、が直列に接続されている。前記整流回路は、前記第1及び第2の2次巻線の出力電流をそれぞれ整流且つ平滑して、並列接続された出力端子から直流電力を出力する回路である。前記還流ダイオードは、前記整流回路に対して並列且つ逆方向に接続されている。前記第3のトランスは、巻き始める方向が逆になった第3の1次巻線及び第3の2次巻線を有し、前記第3の1次巻線が前記第1の1次巻線に直列に接続され、前記第3の2次巻線が前記第2の1次巻線に直列に接続されている。前記第1のキャパシタンスは、前記第1の1次巻線に並列に接続されている。更に、前記第2のキャパシタンスは、前記第2の1次巻線に並列に接続されている。第1、第2の発明によれば、次のA~Cのような効果がある。A第1、第2、第3、第4のスイッチング素子は、トランスの作用により、ゼロ電流スイッチング電流がゼロの状態でターンオンオフすること、ZerocurrentSwitching、以下ZCSという。動作の他に、ゼロ電圧スイッチング電圧がゼロの状態でターンオンオフすること、ZeroVoltageSwitching、以下ZVSという。動作も行うため、スイッチング損失が少なく、高効率になる。B第1、第2のトランスの1次側に第3のトランスが挿入されているので、還流ダイオードのリカバリーの影響を殆ど無くすことが可能になり、還流ダイオードのスイッチング損失が殆ど無い。従って、高電圧出力でも高価なSiCSBDを使う必要もなく、一般の低価格な高速ダイオードを使用できる。C第1、第2、第3、第4のスイッチング素子のオン状態からオフ状態へのターンオフ時において、ZVS動作が行える。本発明を実施するための形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。参考例の構成図2は、本発明の実施例1におけるダブルフォワード型DC/DCコンバータの基本回路を説明するための参考例の回路図である。この参考例のダブルフォワード型DC/DCコンバータは、入力電圧Vinを供給する直流電源Eに接続された第1のスイッチング素子例えば、NMOS31と、第2のスイッチング素子例えば、NMOS32と、第1のトランス41の第1の1次巻線41aと、第1のインダクタンス43と、が直列に接続された第1のスイッチング回路を有している。インダクタンス43は、NMOS31と1次巻線41aの巻き始め側との間に、直列に接続されている。更に、直流電源Eに接続された第3のスイッチング素子例えば、NMOS33と、第4のスイッチング素子例えば、NMOS34と、第2のトランス42の第2の1次巻線42aと、第2のインダクタンス44と、が直列に接続された第2のスイッチング回路を有している。インダクタンス44は、NMOS32と1次巻線42aの巻き始め側との間に、直列に接続されている。各トランス41,42において、各1次巻線41a,42aの巻数はN1、各2次巻線41b,42bの巻数はN2であり、各巻数比nはN1/N2となっている。NMOS31のドレイン及びソース間には、寄生ダイオード31aと寄生キャパシタンス31bとをそれぞれ有する。寄生ダイオード31aは、NMOS31のドレインソースに対して逆方向に設けられている。同様に、各NMOS32,33,34のドレイン及びソース間には、寄生ダイオード32a,33a,34aと、寄生キャパシタンス32b,33b,34bとを、それぞれ有する。直流電源Eの-側電極と、インダクタンス43との間には、リセットダイオード35が逆方向に接続されている。直流電源Eの側電極と、1次巻線41aの巻き終わり側との間には、リセットダイオード36が逆方向に接続されている。直流電源Eの-側電極と、インダクタンス44との間には、リセットダイオード37が逆方向に接続されている。更に、直流電源Eの側電極と、1次巻線42aの巻き終わり側との間には、リセットダイオード38が逆方向に接続されている。インダクタンス43と、直流電源Eの側電極との間には、第1のクランプダイオード45が順方向に接続されている。更に、インダクタンス44と、直流電源Eの側電極との間には、第3のクランプダイオード47が順方向に接続されている。トランス41の第1の2次巻線41bにおける巻き始め側には、整流ダイオード51のアノードが接続され、更に、トランス42の第2の2次巻線42bにおける巻き始め側にも、整流ダイオード52のアノードが接続されている。整流ダイオード51のアノード及びカソードには、キャパシタンス53a及び抵抗53bが直列に接続されたサージ吸収用のスナバ回路が、並列に接続されている。整流ダイオード52のアノード及びカソードにも、キャパシタンス54a及び抵抗54bが直列に接続されたサージ吸収用のスナバ回路が、並列に接続されている。整流ダイオード51,52のカソードには、平滑用のインダクタンス57及び平滑用のキャパシタンス58が接続されている。キャパシタンス58の2つの電極には、負荷RLに直流電力を供給するための出力端子59-1,59-2が接続されている。これらの整流ダイオード51,52、インダクタンス57、及びキャパシタンス58により、整流回路が構成されている。整流ダイオード51のカソードと、2次巻線41bの巻き終わり側との間には、逆方向の還流ダイオード55と、キャパシタンス56とが、それぞれ並列に接続されている。図2の回路において、I31はNMOS31のドレインソース間を流れるドレイン電流、I32はNMOS32のドレインソース間を流れるドレイン電流、V43はインダクタンス43の電圧、V41はトランス41の電圧、I55は還流ダイオード55を流れる回生電流、V55は還流ダイオード55の電圧、Ioは出力端子59-1,59-2から出力される出力電流である。この参考例のダブルフォワード型DC/DCコンバータでは、従来の図7のダブルフォワード型DC/DCコンバータに対し、トランス41,42の2次側における還流ダイオード55のリカバリー電流による損失等の影響を少なくするために、各トランス41,42の1次巻線41a,42a側に、各インダクタンス43,44がそれぞれ直列に挿入されると共に、各インダクタンス43,44と直流電源Eの側電極との間にクランプダイオード45,47が接続され、更に、還流ダイオード55に対してキャパシタンス56が並列に接続されている。キャパシタンス56は、等価的に、トランス41,42の1次巻線41a,42a側に存在するように見える。なお、各整流ダイオード51,52に対して並列に接続された各キャパシタンス53a54a及び各抵抗53b,54bからなる各スナバ回路は、動作上問題が無ければ、設けなくても良い。参考例の動作図3は、図2のダブルフォワード型DC/DCコンバータにおける駆動方法と主な動作波形を示す図である。図3の横軸は時刻t1~t8,、縦軸はそれぞれの電流値及び電圧値である。例えば、NMOS32とNMOS34とは、これらのゲートに印加される図示しないスイッチ切替信号により、オンON幅固定の最大デューティDutyで動作する。NMOS31とNMOS33とは、これらのゲートに印加されるパルス幅変調以下PWMという。された図示しないスイッチ切替信号により、PWM制御が行われる。図3の時刻t1において、NMOS31,32がターンオンすると、NMOS31を通してインダクタンス43に入力電圧Vinが印加され、NMOS31に流れるドレイン電流I31が徐々に大きくなる。ドレイン電流I31は、インダクタンス43を通して、トランス41の1次巻線41aに流れるので、トランス41の2次巻線41bに、巻き終わり側から巻き始め側の方向に誘導電流が流れる。この誘導電流は、整流ダイオード51を通して、インダクタンス57及びキャパシタンス58の方向へ流れる。そのため、トランス41の2次側の還流ダイオード55を流れる回生電流I55は、ドレイン電流I31とは逆に、徐々に減少する。時刻t2に達すると、回生電流I55が0Aになり、インダクタンス57に流れている電流は、ダイオード55から全てダイオード51に転流される。NMOS31を流れるドレイン電流I31は、インダクタンス57に流れている電流値を1次側に換算した値になる。時刻t2になると、トランス41の1次巻線41aには電圧が印加され、インダクタンス43とキャパシタンス56の共振作用により、NMOS31を流れるドレイン電流I31は更に上昇し、時刻t3で最大値に達する。ドレイン電流I31の最大値I31maxは、I31max=Io/nVin/√L43/C56/n2但し、n=各トランス41,42の巻数比N1/N2L43;インダクタンス43の値C56;キャパシタンス56の値となる。従って、高電圧出力時のようにトランス41,42の巻数比nが小さい時や、キャパシタンス56の値C56が大きい時に、無効電流が増えてDC/DC変換効率が低下するため、注意しなければならない。又、2次側の還流ダイオード55には、回生電流I55が緩やかに減少し、0Aになってから電圧V55も緩やかに印加されるため、リカバリー電流が発生し難くなる。時刻t3~t4において、NMOS31を流れるドレイン電流I31波形の斜線部は、クランプダイオード45に流れる無効電流である。時刻t3で、トランス41の1次巻線41a電圧がダイオード45によって入力電圧Vinにクランプされるため、ダイオード45には、ドレイン電流I31波形の斜線部で示した無効電流が流れる。図3では、時刻t4で、ダイオード45に流れる電流が0Aになっている。時刻t5において、先にNMOS31がターンオフし、インダクタンス43に蓄積された電流とトランス41の励磁電流は、NMOS32及びリセットダイオード35を通って回生される。時刻t6において、NMOS32がターンオフすると、トランス41の逆起電力が発生するので、NMOS31,32のZVS動作にとっては都合良く動作することになる。時刻t6~t8において、NMOS31,32が共にオフ状態になるので、NMOS31,32がオン状態の間にトランス41に蓄積された励磁エネルギーが、リセットダイオード35,36により、直流電源E側へ回生される。時刻t8において、反対側のNMOS33,34がターンオンし、それ以降は、前記と同様の動作を繰り返すことになる。参考例の効果本参考例のダブルフォワード型DC/DCコンバータによれば、還流ダイオード55のリカバリー電流による損失の影響を少なくすることができる。更に、NMOS31,32,33,34においてZVS動作が行われるので、NMOS31,32,33,34のスイッチング損失及びサージを低減できる。実施例1の構成図1は、本発明の実施例1におけるダブルフォワード型DC/DCコンバータを示す回路図であり、参考例を示す図2中の要素と共通の要素には共通の符号が付されている。本実施例1のダブルフォワード型DC/DCコンバータでは、参考例のダブルフォワード型DC/DCコンバータにおけるインダクタンス43,44に代えて、第3のトランス63が設けられ、更に、第2のクランプダイオード46及び第4のクランプダイオード48が追加されている。即ち、本実施例1では、参考例のインダクタンス43,44に代えて、第3のトランス63を用いたトランス結合として励磁インダクタンス63cを利用している。第3のトランス63は、巻数N1の第3の1次巻線63aと、巻数N2の第3の2次巻線63bとを有している。1次巻線63aには、これと並列に励磁インダクタンス63cが存在している。1次巻線63aは、NMOS31と、トランス41の1次巻線41aにおける巻き始め側と、の間に直列に接続され、その1次巻線63aの巻き始め側が、NMOS31に接続され、その1次巻線63bの巻き終わり側が、1次巻線41aの巻き始め側に接続されている。各トランス41,42の1次巻線41a,42a側には、これと並列に各励磁インダクタンス41c,42cがそれぞれ存在している。更に、第2、第4のクランプダイオード46,48が追加されている。クランプダイオード46は、直列接続されたトランス41の1次巻線41a及びNMOS32に対して,並列に接続されている。クランプダイオード48は、直列接続されたトランス42の1次巻線42a及びNMOS34に対して、並列に接続されている。このようなクランプダイオード46,48を追加することで、NMOS31,33のターンオン時には、ZVS動作を行っている。その他の構成は、参考例の回路と同様である。実施例1の動作図4は、図1のダブルフォワード型DC/DCコンバータにおける定格出力時の主な動作波形を示す図である。図4の横軸は時刻t0~t17,、縦軸は電流値及び電圧値である。図4において、Vds31はNMOS31のドレインソース間電圧、Id31はNMOS31を流れるドレイン電流、Vds32はNMOS32のドレインソース間電圧、Id32はNMOS32を流れるドレイン電流、Vds33はNMOS33のドレインソース間電圧、Id33はNMOS33のドレイン電流、V63cは励磁インダクタンス63cの電圧、I41cは励磁インダクタンス41を流れる電流、I46はクランプダイオード46を流れる電流、I35はリセットダイオード35を流れる電流、I36はリセットダイオード36を流れる電流、I51は整流ダイオード51を流れる電流、I55は還流ダイオード55を流れる回生電流、Vds34はNMOS34のドレインソース間電圧である。更に、Id34はNMOS34のドレイン電流、V41cは励磁インダクタンス41の電圧、I42cは励磁インダクタンス42を流れる電流、V42cは励磁インダクタンス42の電圧、I45はクランプダイオード45を流れる電流、I47はクランプダイオード47を流れる電流、I38はリセットダイオード38を流れる電流、I37はリセットダイオード37を流れる電流、V51は整流ダイオード51の電圧、V55は還流ダイオード55の電圧、I55は還流ダイオード55を流れる回生電流である。この図4の動作波形図から明らかなように、半周期で9個1周期18個の動作モード1~9が存在することが分かる。以下、各動作モード1~9の動作を説明する。1動作モード1時刻t0~t1の期間図5-1は、図4の動作モード1の動作を示す図1の回路図であり、電流経路が太い実線で示されている。図4の時刻t0において、NMOS31,32のゲートにオン信号=論理Hのスイッチ切替信号が入力されると、NMOS31,32がターンオンする。NMOS31は、前の状態でのトランス63入力電圧Vinが逆起電力となって発生しているの作用により、ZVS動作をしているため、トランス63の1次巻線63a→NMOS31の寄生ダイオード31a→直流電源E→クランプダイオード46→トランス63の1次巻線63a、という矢印方向の経路で、NMOS31の寄生ダイオード31aに電流が流れる。一方、トランス63の作用により、このトランス63の2次巻線63b→トランス42の励磁インダクタンス42c→リセットダイオード38→直流電源E→リセットダイオード37→トランス63の2次巻線63b、という矢印方向の経路で、電流が流れる。NMOS32は、寄生キャパシタンス32bの電荷が残っている状態からターンオンされるため、NMOS32には、寄生キャパシタンス32bの放電電流ドレイン電流Id32が矢印方向に流れる。トランス41,42の2次側は、インダクタンス57に蓄積された励磁エネルギーが矢印方向に放出され、出力端子59-1,59-2及び負荷RLと還流ダイオード55を通して回生電流I55が流れる。2動作モード2時刻t1~t2の期間図5-2は、図4の動作モード2の動作を示す図1の回路図であり、電流経路が太い実線で示されている。時刻t1において、直流電源E→NMOS31→トランス63の1次巻線63a及び励磁インダクタンス63c→トランス41の励磁インダクタンス41c→NMOS32→直流電源E、という矢印方向の経路で、トランス63の励磁インダクタンス63cに入力電圧Vinが印加される。そのため、NMOS31,32のドレイン電流Id31,Id32は、Vint2-t1/L63c但し、Vint2-t1;時刻t1~t2間の入力電圧L63c;励磁インダクタンス63cの値の関係で上昇し、時刻t2になると、2次側のインダクタンス57に流れている出力電流Ioの1次側換算値に達する。従って、トランス41の1次巻線41aには、トランス63の励磁インダクタンス63cと同等の電流が流れ励磁インダクタンス41cの励磁電流I41cは一定のまま、2次巻線41bに、巻数比n=N1/N2に対応した矢印方向の誘導電流が流れる。この誘導電流により、整流ダイオード51を流れる電流I51が上昇し、還流ダイオード55を流れる回生電流I55が減少する。インダクタンス57を流れる電流I57=出力電流Ioは、I51I55=I57=Ioとなり、時刻t2で、電流I51=Ioになる。一方、トランス42における励磁インダクタンス42cの励磁電流は、励磁インダクタンス42c→リセットダイオード38→直流電源E→リセットダイオード37→トランス63の2次巻線63b→励磁インダクタンス42c、という矢印方向の経路で、回生されているトランス42のリセット動作。3動作モード3時刻t2~t3の期間図5-3は、図4の動作モード3の動作を示す図1の回路図であり、電流経路が太い実線で示されている。時刻t2において、直流電源E→NMOS31→トランス63の1次巻線63a及び励磁インダクタンス63c→トランス41の励磁インダクタンス41c→NMOS32→直流電源E、という矢印方向の経路で流れるNMOS31のドレイン電流Id31が、2次側のインダクタンス57に流れている出力電流Ioの1次側に換算した値に達すると、励磁インダクタンス63cと2次側のキャパシタンス56との共振作用により、そのキャパシタンス56に共振電流が流れる。そのため、キャパシタンス56の電圧も上昇し、時刻t3で、最大値VinN2/N1に達する。この時、トランス41の1次巻線41aの両電極間電圧は入力電圧Vinに達する。従って、キャパシタンス56及び巻数比N2/N1によっては、NMOS31,32に、負荷電流以上の大きなドレイン電流Id31t3=Id32t3が流れる。この時のドレイン電流Id31t3は、Id31t3=Id31t2Vin/√{L63c/N2C56C54a}但し、Id31t3;時刻t3の時のNMOS31のドレイン電流Id31t2;時刻t2の時のNMOS31のドレイン電流L63c;励磁インダクタンス63cの値C56;キャパシタンス56の値C54a;キャパシタンス54aの値で求められる。そのため、高電圧出力巻数比N2/N1>1やキャパシタンス56が大きい時には、NMOS31,32の破壊のおそれがあるので、設計時に注意を要する。一方、トランス42の励磁電流は、2次巻線42b→還流ダイオード55→キャパシタンス54a及び抵抗54bからなるスナバ回路、という矢印方向の経路で流れる。3動作モード4時刻t3~t4の期間図5-4は、図4の動作モード4の動作を示す図1の回路図であり、電流経路が太い実線で示されている。時刻t3において、キャパシタンス56に流れる電流が最大値に達すると、キャパシタンス56の電圧も更に上昇しようとするが、直流電源E→NMOS31→トランス63の励磁インダクタンス63c→トランス41の励磁インダクタンス41c→NMOS32→直流電源E、といった矢印方向の経路で流れる電流により、トランス41の1次巻線電圧は、クランプダイオード45によって入力電圧Vinにクランプされる。そのため、クランプダイオード45→NMOS31→トランス63の励磁インダクタンス63c→クランプダイオード45、といった矢印方向の経路で、クランプダイオード45に電流が流れ、NMOS31のドレイン電流Id31が負荷電流よりも大きくなる。そのドレイン電流Id31の値は、キャパシタンス56、励磁インダクタンス63c、巻数比N1/N2、及び入力電圧Vinによって決まる。トランス41の2次巻線41bの誘導電流は、整流ダイオード51→インダクタンス57及びキャパシタンス58→出力端子59-1,59-2及び負荷RL→2次巻線41b、といった矢印方向の経路で流れるので、還流ダイオード55の電圧がトランス41の2次巻線電圧にクランプされる。すると、トランス42の励磁電流は、再び、トランス42の1次巻線42a→リセットダイオード38→直流電源E→クランプダイオード48→1次巻線42a、という矢印方向の経路で、直流電源Eへ回生される。4動作モード5時刻t4~t5の期間図5-5は、図4の動作モード5の動作を示す図1の回路図であり、電流経路が太い実線で示されている。時刻t4~t5の期間では、NMOS31,32の回路側において、直流電源E→NMOS31→トランス63の励磁インダクタンス63c→トランス41の励磁インダクタンス42c→NMOS32→直流電源E、といった矢印方向の経路で電流が流れる。そのため、トランス41の2次巻線41bの誘導電流が、整流ダイオード51→インダクタンス57及びキャパシタンス58→出力端子59-1,59-2、といった矢印方向の経路で流れるので、負荷RLに直流電力を供給し続ける。一方、NMOS33,34の寄生キャパシタンス33b,34bに蓄積された電荷が、寄生キャパシタンス34b→トランス42の励磁インダクタンス42c→トランス63の2次巻線63b→寄生キャパシタンス33b→直流電源E、といった矢印方向の経路で放電される。これも共振作用であり、共振周波数fr2は、fr2=1/2π√{L42cL63b2Coss}但し、L42c;トランス42の励磁インダクタンス42cの値L63b;トランス63の2次巻線63bのインダクタンス値Coss;各寄生キャパシタンス33b,34bの値で求められる。6動作モード6時刻t5~t6の期間図5-6は、図4の動作モード6の動作を示す図1の回路図であり、電流経路が太い実線で示されている。時刻t5において、NMOS31がターンオフすると、直流電源E→NMOS31の寄生キャパシタンス31b→トランス63の励磁インダクタンス63c→トランス41の励磁インダクタンス41c→NMOS32→直流電源E、という矢印方向の経路で電流I31が流れ、寄生キャパシタンス31bは、その電流I31によって定電流充電される。そのため、NMOS31のドレインソース間電圧Vds31は、直線的に上昇し、時刻t6で、入力電圧Vinに達する。NMOS31がオフした瞬間、トランス63の励磁インダクタンス63cに逆起電力が発生し、トランス41の励磁インダクタンス41cの電圧V41cが、時刻t6で、0Vになる。そのため、還流ダイオード55の印加電圧V55も0Vに達する。この期間も、2次側には、トランス41の2次巻線41b→整流ダイオード51→インダクタンス57及びキャパシタンス58→出力端子59-1,59-2、という矢印方向の経路で、負荷RLに直流電力を供給し続ける。一方、NMOS33,34の回路側は、動作モード5と同様に、寄生キャパシタンス34b,33bが放電し続けている。寄生キャパシタンス34bの放電電流は、トランス42の励磁インダクタンス42c→トランス63の2次巻線63b→NMOS33の寄生ダイオード33a→直流電源E→寄生キャパシタンス34b、という矢印方向の経路で流れる。更に、寄生キャパシタンス33bの放電電流は、直流電源E→NMOS34の寄生ダイオード34a→トランス42の励磁インダクタンス42c→トランス63の2次巻線63b→寄生キャパシタンス33b、という矢印方向の経路で流れる。7動作モード7時刻t6~t7の期間図5-7は、図4の動作モード7の動作を示す図1の回路図であり、電流経路が太い実線で示されている。時刻t6において、NMOS31のドレインソース間電圧Vds31が入力電圧Vinに達すると、トランス63の励磁インダクタンス63c及びトランス41の励磁インダクタンス41cに蓄積された電荷が、励磁インダクタンス63c→励磁インダクタンス41c→NMOS32→リセットダイオード35→励磁インダクタンス63c、という矢印方向の経路で放電する。2次側の還流ダイオード55にも、矢印方向に、インダクタンス57の回生電流Ioの一部が流れる。トランス41の励磁インダクタンス41cには電圧V41cが発生しておらず、この期間は、励磁インダクタンス63cの回生電流が負荷RL側に直流電力を供給していない。一方、NMOS33,34の回路側は、動作モード5,6と同様に、寄生キャパシタンス34b,33bが放電し続けている。寄生キャパシタンス34bの放電電流は、トランス42の励磁インダクタンス42c→トランス63の2次巻線63b→NMOS33の寄生ダイオード33a→直流電源E→寄生キャパシタンス34b、という矢印方向の経路で流れる。更に、寄生キャパシタンス33bの放電電流は、直流電源E→NMOS34の寄生ダイオード34a→トランス42の励磁インダクタンス42c→トランス63の2次巻線63b→寄生キャパシタンス33b、という矢印方向の経路で流れる。8動作モード8時刻t7~t8の期間図5-8は、図4の動作モード8の動作を示す図1の回路図であり、電流経路が太い実線で示されている。時刻t7において、NMOS32がターンオフすると、トランス63の励磁インダクタンス63cに逆起電力Vinが発生し、励磁インダクタンス63c→トランス41の励磁インダクタンス41c→NMOS32の寄生キャパシタンス32b→リセットダイオード35、という矢印方向の経路で電流I32が流れ、寄生キャパシタンス32bは、その電流I32によって充電される。そのため、NMOS32のドレインソース間電圧Vds32は、直線的に上昇し、時刻t8で、入力電圧Vinに達する。図4では、NMOS31がターンオフした時より、NNOS32がターンオフした時の時間ドレインソース間電圧Vds32の入力電圧Vinに達する時間が短い波形で示されているが、実際は、時刻t7の電流I32<時刻t5の電流I31のため、NMOS32のドレインソース間電圧Vds32の方が、単位時間当たりの電圧の立ち上がりdV/dtが緩やかになり、立ち上がり時間は長い。又、トランス63の励磁インダクタンス63cは、NMOS32がターンオフすると、逆起電力Vinを発生し、2次巻線63bにも入力電圧Vinに向かって電圧が発生するため、2次巻線63b→NMOS33の寄生キャパシタンス33b→直流電源E→NMOS34の寄生キャパシタンス34b→トランス42の励磁インダクタンス42b、という矢印方向の経路で電流が流れるため、NMOS32はZVS動作を行う。一方、トランス41の励磁インダクタンス41cに電流I32が流れると、2次巻線41bに誘導電流が流れ、整流ダイオード51→インダクタンス57及びキャパシタンス58→出力端子59-1,59-2、という矢印方向の経路で、直流電力が負荷RLに供給される。この際、トランス42の励磁インダクタンス42cを流れる励磁電流により、2次巻線42b→還流ダイオード55→キャパシタンス54a及び抵抗54bからなるスナバ回路、という経路で電流が流れる。9動作モード9時刻t8~t9の期間図5-9は、図4の動作モード9の動作を示す図1の回路図であり、電流経路が太い実線で示されている。時刻t8において、NMOS32のドレインソース間電圧Vds32が入力電圧Vinに達するため、トランス63の励磁インダクタンス63c、及びトランス41の励磁インダクタンス41cにおける励磁電流は、リセットダイオード36→直流電力E→リセットダイオード35→励磁インダクタンス63c、という矢印方向の経路で放電される。トランス63の励磁インダクタンス63cには、逆起電力Vinが発生しているが、トランス41は短絡状態である。又、励磁インダクタンス63cの逆起電力の作用により、2次巻線63bにおいて直流電源E方向に起電力が発生し、NMOS33の寄生キャパシタンス33b→直流電力E→NMOS34の寄生ダイオード34a→トランス42の励磁インダクタンス42c→2次巻線63b、という矢印方向の経路で、NMOS33の寄生キャパシタンス33bの電荷が放電される。その後時刻t8以降、2次巻線63bに発生した起電力は、NMOS33の寄生ダイオード33aを通して、直流電源Eに戻される。一方、励磁インダクタンス41cの励磁電流により、2次巻線41bに誘導電流が流れ、整流ダイオード51→インダクタンス57及びキャパシタンス58→出力端子59-1,59-2、という矢印方向の経路で、直流電力が負荷RLに供給される。この際、トランス42の励磁インダクタンス42cを流れる励磁電流により、2次巻線42b→還流ダイオード55→キャパシタンス54a及び抵抗54bからなるスナバ回路、という経路で電流が流れる。以上が半周期の動作モード1~9であり、残り半周期の時刻t9~t17の期間の動作モードが、同じように繰り返される。実施例1の効果本実施例1によれば、図2の参考例に比べて、次のa~gのような効果がある。aNMOS31,32,33,34は、ターンオン時にZCS動作を行うので、オン時のスイッチング損失が少ない。更に、クランプダイオード46,48を追加しているので、NMOS31,33のターンオン時にはZVS動作も行える。但し、NMOS32,34は、最大オン幅を固定して動作する。このように、NMOS31,32,33,34は、トランス63の作用により、ZCS動作の他に、ZVS動作も行うため、スイッチング損失は少なく、高効率になる。bトランス41,42の1次側にトランス63が挿入されているので、NMOS31,32,33,34がターンオンしても、瞬時的には入力電圧Vinは、トランス63に印加され、トランス41,42の1次巻線41a,42aには電圧が発生しない。そのため、還流ダイオード55にも電圧は印加されない。又、トランス63に流れる電流=トランス41,42の1次巻線電流は、0Aから徐々に増加して、最終的には、N2/N1×Io但し、N2/N1;トランス41,42の1/巻数比、Io;インダクタンス57に流れる出力電流に達する。つまり、還流ダイオード55に流れている回生電流I55は、出力電流Ioから0Aに向かって徐々に減少し、トランス41,42の両端に電圧が発生する。この電圧は、トランス63の励磁インダクタンス63cと、キャパシタンス56の値C56がトランス41,42の1次側に変換された値N2/N12C56を有するキャパシタンスと、で共振を起こすため、単位時間当たりの電圧の変化dV/dtが緩やかになり、還流ダイオード55のリカバリーが発生し難くなる。これにより、還流ダイオード55のリカバリーの影響を殆ど無くすことが可能になり、還流ダイオード55のスイッチング損失が殆ど無い。従って、高電圧出力でも高価なSiCSBDを使う必要もなく、一般の低価格な高速ダイオードを使用できる。c励磁インダクタンス63cの大きさとキャパシタンス56の大きさは、大きくすればするほど、還流ダイオード55の逆方向回復時間trrの影響が少なくなる。しかし、励磁インダクタンス63cが大きくなると実効Dutyが下がるため、トランス63の1次巻線63aと2次巻線63bの巻数比N1/N2を変える必要が生じる。又、キャパシタンス56を大きくすると、このキャパシタンス56に流れ込む共振電流が増え、結果的にはクランプダイオード45及びNMOS31に流れる無効電流が増え、効率が逆に低下するため、還流ダイオード55の逆方向回復時間trrや効率を見極めながら決める必要がある。dクランプダイオード46,48が追加されているので、部品点数は少し増えるが、その効果は大きい。eNMOS31,32,33,34のターンオフ時において、ZVS動作が行える。f図2の参考例の2個のインダクタンス43,44に代えて、1個のトランス63を設けているので、DC/DCコンバータ全体のサイズを小型化でき、しかも、NMOS31,32,33,34のオフ時においても、キャパシタンス56との共振が可能になり、効率が向上する。gNMOS32,34は、最大オン幅を固定して動作させているので、NMOS31,32,33,34に対するオン/オフ制御が容易になる。なお、NMOS32,34のオン幅を可変して動作させるようにしても良い。実施例2の構成図6は、本発明の実施例2におけるダブルフォワード型DC/DCコンバータを示す回路図であり、実施例1を示す図1中の要素と共通の要素には共通の符号が付されている。本実施例2のダブルフォワード型DC/DCコンバータでは、実施例1の2次側のキャパシタンス56に代えて、トランス41,42の1次側に、キャパシタンス56-1,56-2がそれぞれ設けられている。キャパシタンス56-1は、トランス41の1次巻線41aに並列に接続されている。キャパシタンス56-2は、トランス42の1次巻線42aに並列に接続されている。その他の構成は、実施例1と同様である。実施例2の動作本実施例2のダブルフォワード型DC/DCコンバータでは、実施例1とほぼ同様の動作を行う。実施例2の効果本実施例2によれば、実施例1と同様の効果があり、さらに、次のような効果がある。2個のキャパシタンス56-1,56-2が必要となるが、合計のキャパシタンス値を大きくできて、小さな耐圧の素子を使用できる。変形例本発明は、上記実施例に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次のi~iiiのようなものがある。i実施例1において、キャパシタンス56は、還流ダイオード55の寄生キャパシタンスで構成しても良い。ii実施例2において、トランス41,42の1次巻数N1と2次巻数N2の比nが大きくて、寄生キャパシタンス等が大きく、等価的にトランス41,42の1次巻線41a,42aの両電極間にある程度のキャパシタンスが寄生的に発生している場合は、キャパシタンス56-1,56-2を省略できる。iii各NMOS31,32,33,34に代えて、他の電界効果トランジスタFETや、バイポーラトランジスタ等のスイッチング素子を使用しても良く、これにより、実施例1、2とほぼ同様の作用効果を奏することができる。又、各NMOS31,32,33,34と並列に接続された各寄生ダイオード31a,32a,33a,34a及び各寄生キャパシタンス31b,32b,33b,34bに代えて、通常のダイオード及びキャパシタンスを設けても良い。"