第1の電極と、前記第1の電極の上方に形成された真性の第1の化合物半導体層と、前記第1の化合物半導体層上に形成され、前記第1の化合物半導体層よりもバンドギャップが小さい第2の化合物半導体層と、前記第2の化合物半導体層の上方に形成された第2の電極と、を有することを特徴とする化合物半導体装置。前記第1の化合物半導体層及び前記第2の化合物半導体層は、窒化物半導体を含有することを特徴とする請求項1に記載の化合物半導体装置。前記第1の化合物半導体層の窒化物半導体は、AlNであることを特徴とする請求項2に記載の化合物半導体装置。前記第1の化合物半導体層の窒化物半導体は、AlGaNであることを特徴とする請求項2に記載の化合物半導体装置。前記第1の電極と前記第1の化合物半導体層との間に、前記第1の化合物半導体層よりもバンドギャップが小さい第3の化合物半導体層を有することを特徴とする請求項1に記載の化合物半導体装置。前記第3の化合物半導体層が窒化物半導体を含有することを特徴とする請求項5に記載の化合物半導体装置。前記第2の化合物半導体層の少なくとも一部がp型にドープされていることを特徴とする請求項1に記載の化合物半導体装置。導電性基板と、前記導電性基板の上方に形成された真性の第1の化合物半導体層と、前記第1の化合物半導体層上に形成され、前記第1の化合物半導体層よりもバンドギャップが小さい電子走行層としての第2の化合物半導体層と、前記第2の化合物半導体層の上方に形成された電子供給層と、前記電子供給層の上方に形成されたソース電極、ゲート電極及びドレイン電極と、を有し、前記導電性基板と前記ドレイン電極とが互いに接続されていることを特徴とする化合物半導体装置。前記第1の化合物半導体層及び前記第2の化合物半導体層は、窒化物半導体を含有することを特徴とする請求項8に記載の化合物半導体装置。前記第1の化合物半導体層の窒化物半導体は、AlNであることを特徴とする請求項9に記載の化合物半導体装置。前記第1の化合物半導体層の窒化物半導体は、AlGaNであることを特徴とする請求項9に記載の化合物半導体装置。前記導電性基板と前記第1の化合物半導体層との間に、前記第1の化合物半導体層よりもバンドギャップが小さい第3の化合物半導体層を有することを特徴とする請求項8に記載の化合物半導体装置。前記第3の化合物半導体層が窒化物半導体を含有することを特徴とする請求項12に記載の化合物半導体装置。前記第2の化合物半導体層の少なくとも一部がp型にドープされていることを特徴とする請求項8に記載の化合物半導体装置。第1の電極の上方に真性の第1の化合物半導体層を形成する工程と、前記第1の化合物半導体層上に、前記第1の化合物半導体層よりもバンドギャップが小さい第2の化合物半導体層を形成する工程と、前記第2の化合物半導体層の上方に第2の電極を形成する工程と、を有することを特徴とする化合物半導体装置の製造方法。前記第2の化合物半導体層は、電子走行層であり、前記第2の電極は、ソース電極、ゲート電極、及びドレイン電極であり、前記第2の化合物半導体層を形成する工程と前記第2の電極を形成する工程との間に、前記第2の化合物半導体層の上方に電子供給層を形成する工程を有することを特徴とする請求項15に記載の化合物半導体装置の製造方法。前記第1の化合物半導体層及び前記第2の化合物半導体層は、窒化物半導体を含有することを特徴とする請求項15に記載の化合物半導体装置の製造方法。前記第1の化合物半導体層を形成する工程の前に、前記第1の電極の上方に、前記第1の化合物半導体層よりもバンドギャップが小さい第3の化合物半導体層を形成する工程を有することを特徴とする請求項15に記載の化合物半導体装置の製造方法。前記第3の化合物半導体層が窒化物半導体を含有することを特徴とする請求項18に記載の化合物半導体装置の製造方法。本発明は、寄生容量の増加を抑えながらサージの影響を抑制することができる化合物半導体装置及びその製造方法を提供することを目的とする。化合物半導体装置の一態様には、第1の電極と、前記第1の電極の上方に形成された真性の第1の化合物半導体層と、前記第1の化合物半導体層上に形成され、前記第1の化合物半導体層よりもバンドギャップが小さい第2の化合物半導体層と、前記第2の化合物半導体層の上方に形成された第2の電極と、が設けられている。化合物半導体装置の他の一態様には、導電性基板と、前記導電性基板の上方に形成された真性の第1の化合物半導体層と、前記第1の化合物半導体層上に形成され、前記第1の化合物半導体層よりもバンドギャップが小さい電子走行層としての第2の化合物半導体層と、前記第2の化合物半導体層の上方に形成された電子供給層と、前記電子供給層の上方に形成されたソース電極、ゲート電極及びドレイン電極と、が設けられている。前記導電性基板と前記ドレイン電極とが互いに接続されている。化合物半導体装置の製造方法の一態様では、第1の電極の上方に真性の第1の化合物半導体層を形成し、前記第1の化合物半導体層上に、前記第1の化合物半導体層よりもバンドギャップが小さい第2の化合物半導体層を形成する。また、前記第2の化合物半導体層の上方に第2の電極を形成する。上記の化合物半導体装置等によれば、真性の第1の化合物半導体層及び第2の化合物半導体層のバンドギャップの関係が適切なものとなっているため、寄生容量の増加を抑制しつつサージの影響を抑制することができる。以下、実施形態について、添付の図面を参照して具体的に説明する。第1の実施形態先ず、第1の実施形態について説明する。図1は、第1の実施形態に係る化合物半導体装置サージ対策素子の構造を示す断面図である。第1の実施形態に係るサージ対策素子10では、図1に示すように、電極3の上方に真性の化合物半導体層1が形成され、化合物半導体層1上に、化合物半導体層1よりもバンドギャップが小さい化合物半導体層2が形成され、化合物半導体層2の上方に電極4が形成されている。例えば、化合物半導体層1はAlN又はAlGaNを含み、化合物半導体層2はGaNを含む。例えば、化合物半導体層1は化合物半導体層2よりも薄く、化合物半導体層1の厚さは1nm~1000nm程度であり、化合物半導体層2の厚さは10nm~10000nm程度である。このサージ対策素子10では、電極3及び電極4の間に電圧が印加されていない場合には、図2Aに示すように、化合物半導体層1及び化合物半導体層2の伝導帯がフェルミレベルよりも高く、化合物半導体層1及び化合物半導体層2が容量絶縁膜として機能する。また、電極4よりも電極3に高い電位が印加されると、化合物半導体層2の伝導帯が下がる。そして、電極4よりも電極3にある値だけ高い電位が印加されると、図2Bに示すように、化合物半導体層1及び化合物半導体層2の境界の伝導帯がフェルミレベルまで下がり、化合物半導体層2のみが容量絶縁膜として機能する。つまり、電極3及び電極4の間の電位差がある値に達すると、電極3及び電極4の間の容量の実効距離が急激に減少し、サージ耐量が増大する。例えば、図3に示すように、電極3及び電極4の間の電位差電極間電圧がある閾値約550V未満であれば、電極3及び電極4の間の容量は極めて小さい。一方、電極3及び電極4の間の電位差が閾値以上となると、電極3及び電極4の間の容量が急激に増加し、サージ耐量が増大する。サージ対策素子10は、例えば、図4に示すように、スイッチング回路のスイッチング素子として用いられるHEMT11に接続して用いることができる。すなわち、電源電圧が供給される端子と接地端子との間に接続されたHEMT11のドレインにサージ対策素子10の電極3を接続し、ソースに電極4を接続すればよい。このように構成されたスイッチング回路では、図5に示すように、スイッチング素子であるHEMT11のオン及びオフが繰り返される。オンからオフへの切り替えの際に、スイッチング回路に寄生しているインダクタ12の影響でサージが発生するが、HEMT11の動作速度に劣ることなく、速やかにサージ対策素子10の容量が増加する。従って、サージの発生に伴う信号波形のなまりを抑制することができる。このように、第1の実施形態によれば、HEMT11の通常動作時では、サージ対策素子10に電流が流れにくく、発熱及び消費電力の増大を抑制することができる。従って、HEMT11を高効率で動作させることができる。また、HEMT11の高速動作を維持することも可能である。更に、過大なサージが流入した場合には、HEMT11を適切に保護することができる。なお、化合物半導体層2の少なくとも一部がp型にドープされていることが好ましい。p型の不純物がドープされていると、より高い耐圧を得ることができるためである。なお、図6に示すように、電極3と化合物半導体層1との間に、化合物半導体層1よりもバンドギャップが小さい化合物半導体層5が形成されていてもよい。例えば、化合物半導体層5はn型又は真性のGaNを含む。また、例えば、化合物半導体層5の厚さは1nm~5000nm程度である。化合物半導体層5の厚さと不純物濃度分布に応じて、サージ対策素子の容量が急激に変化する電極間電圧、動作速度等を調整することができる。また、図7に示すように、電極3として、導電性基板3a、導電性バッファ層3b、及びコンタクト層3cを含む積層体が用いられてもよく、電極4として、コンタクト層4a及び金属膜4bの積層体が用いられてもよい。導電性基板3aは、例えば導電性Si基板、導電性SiC基板、導電性GaN基板等である。導電性基板3aには、例えばn型の不純物がドープされている。例えば、導電性バッファ層3bはn型のAlN又はAlGaNを含み、コンタクト層3cはn型のGaNを含む。また、例えば、導電性バッファ層3bは1nm~1000nm程度であり、コンタクト層3cの厚さは1nm~5000nm程度である。例えば、コンタクト層4aはn型のGaNを含み、その厚さは1nm~5000nm程度である。また、金属膜4bは、例えば、厚さが20nm程度のTa膜、及びその上の厚さが200nm程度のAl膜の積層体を含む。なお、図7に示す例では、図6に示す例のように化合物半導体層5が設けられているが、図1に示す例のように化合物半導体層5が設けられていなくてもよい。次に、図7に示すサージ対策素子を製造する方法について説明する。図8A~図8Bは、サージ対策素子を製造する方法を工程順に示す断面図である。先ず、図8Aに示すように、導電性基板3a上に、導電性バッファ層3b、コンタクト層3c、化合物半導体層5、化合物半導体層1、化合物半導体層2、及びコンタクト層4aを、例えば有機化学気相堆積MOCVD:metalorganicchemicalvapordeposition法により形成する。これらを分子線エピタキシーMBE:molecularbeamepitaxy法により形成してもよい。ここで、MOCVD装置について説明する。図9は、MOCVD装置の構成を示す図である。石英製反応管140の周囲に高周波コイル141が配置され、反応管140の内側に基板120を載置するためのカーボンサセプタ142が配置されている。反応管140の上流端図9中の左側の端部に、2本のガス導入管144及び145が接続され、化合物のソースガスが供給される。例えば、ガス導入管144からNソースガスとしてNH3ガスが導入され、ガス導入管145からIII族元素のソースガスとしてトリメチルアルミニウムTMA、トリメチルガリウムTMG等の有機III族化合物原料が導入される。基板120上で結晶成長が行われ、余剰のガスはガス排出管146から除害塔へ排出される。なお、MOCVD法による結晶成長を減圧雰囲気で行う場合は、ガス排出管146は真空ポンプへ接続され、真空ポンプの排出口が除害塔に接続される。これらの形成の際には、形成しようとする層の種類に応じて、Al源であるTMAガス及びGa源であるTMGガスの供給の有無及び流量を適宜設定する。更に、n型不純物を含有させる場合には、例えばSiを含むガス、例えばSiH4ガスを所定の流量で原料ガスに添加し、上記の各濃度範囲内の所定値となるようにSiをドーピングする。AlN層を形成する場合の条件は、例えば、以下のように設定する。トリメチルアルミニウムTMAの流量:1~50sccm、アンモニアNH3の流量:10~5000sccm、圧力:100Torr、温度:1100°C。GaN層を形成する場合の条件は、例えば、以下のように設定する。トリメチルガリウムTMGの流量:1~50sccm、アンモニアNH3の流量:10~10000sccm、圧力:100Torr、温度:1100°C。AlGaN層としてAl0.25Ga0.75N層を形成する場合の条件は、例えば、以下のように設定する。トリメチルガリウムTMGの流量:0~50sccm、トリメチルアルミニウムTMAの流量:0~50sccm、アンモニアNH3の流量:20slm、圧力:100Torr、温度:1100°C。n型のGaN層を形成する場合の条件は、例えば、以下のように設定する。トリメチルガリウムTMGの流量:1~50sccm、アンモニアNH3の流量:10~10000sccm、n型不純物:シランSiH4、圧力:100Torr、温度:1100°C。コンタクト層4aを形成した後には、コンタクト層4a上に金属膜4bを形成する。金属膜4bは、例えばスパッタ法により形成することができる。このようにして図7に示すサージ対策素子を製造することができる。図1に示すサージ対策素子、及び図6に示すサージ対策素子も、同様の処理により製造することができる。第2の実施形態次に、第2の実施形態について説明する。図10は、第2の実施形態に係る化合物半導体装置の構造を示す断面図である。この化合物半導体装置には、GaN系HEMT及びサージ対策素子が含まれている。第2の実施形態に係る化合物半導体装置では、図10に示すように、導電性基板23a上に、導電性バッファ層23b、コンタクト層23c、GaN層25、真性のAlN層21、GaN層22、及びn型のAlGaN層26が形成されている。また、AlGaN層26上にゲート電極24gが形成されている。AlGaN層26上には、平面視でゲート電極24gを間に挟むようにしてソース電極24s及びドレイン電極24dも形成されている。導電性基板23aは、例えば導電性Si基板、導電性SiC基板、導電性GaN基板等である。導電性基板23aには、例えばn型の不純物がドープされている。例えば、導電性バッファ層23bはn型のAlN又はAlGaNを含み、その厚さは1nm~1000nm程度である。例えば、コンタクト層23cはn型のGaNを含み、その厚さは1nm~5000nm程度である。例えば、GaN層25の厚さは1nm~5000nm程度であり、AlN層21の厚さはnm~1000nm程度であり、GaN層22の厚さは10nm~10000nm程度であり、AlGaN層26の厚さは1nm~200nm程度である。ゲート電極24gは、例えば、厚さが30nm程度のNi膜、及びその上の厚さが400nm程度のAu膜の積層体を含む。ソース電極24s及びドレイン電極24dは、例えば、厚さが20nm程度のTa膜、及びその上の厚さが200nm程度のAl膜の積層体を含む。また、ドレイン電極24dは導電性基板23aに接続される。このように構成された化合物半導体装置では、GaN層22がHEMTの電子走行層として機能し、AlGaN層26が電子供給層として機能する。また、AlN層21が、第1の実施形態に係るサージ対策素子10の化合物半導体層1と同様に機能し、GaN層22が、第1の実施形態に係るサージ対策素子10の化合物半導体層2と同様に機能する。従って、第2の実施形態に係る化合物半導体装置に含まれるHEMTは、サージ対策素子の作用により、高速で適切な動作を行うことができる。図11に示すように、このような積層構造は、シリコン窒化膜等のパッシベーション膜27により覆われている。ゲート電極24gはゲートパッド28gに接続され、ソース電極24sはソースパッド28sに接続され、ドレイン電極24dはドレインパッド28dに接続されている。ゲートパッド28g、ソースパッド28s、及びドレインパッド28dはパッシベーション膜27から露出しており、これらにボンディングワイヤ又は端子等が接続される。また、トランジスタ領域29には、図10に示すHEMTが配置されている。なお、AlN層21の代わりにAlGaN層が形成されていてもよい。また、GaN層22とAlGaN層26との間に、スペーサ層として真性のAlGaN層が形成されていてもよい。また、GaN層22の少なくとも一部がp型にドープされていることが好ましい。p型の不純物がドープされていると、より高い耐圧を得ることができるためである。次に、第2の実施形態に係る化合物半導体装置を製造する方法について説明する。図12A~図12Cは、サージ対策素子を製造する方法を工程順に示す断面図である。先ず、図12Aに示すように、導電性基板23a上に、導電性バッファ層23b、コンタクト層23c、GaN層25、真性のAlN層21、GaN層22、及びn型のAlGaN層26を、例えばMOCVD法により形成する。これらをMBE法により形成してもよい。AlGaN層26を形成した後には、図12Bに示すように、AlGaN層26上にソース電極24s及びドレイン電極24dを形成する。ソース電極24s及びドレイン電極24dは、例えばリフトオフ法により形成することができる。つまり、ソース電極24sを形成する予定の領域を開口する開口部及びドレイン電極24dを形成する予定の領域を開口する開口部が形成されたレジストパターンを形成し、Ta膜及びAl膜を例えばスパッタ法により形成し、レジストパターンをその上のTa膜及びAl膜と共に除去すればよい。ソース電極24s及びドレイン電極24dを形成した後には、図12Cに示すように、AlGaN層26上に、平面視でソース電極24s及びドレイン電極24dに挟まれるようにしてゲート電極24gを形成する。ゲート電極24gは、例えばソース電極24s寄りに形成する。ゲート電極24gは、例えばリフトオフ法により形成することができる。つまり、ゲート電極24gを形成する予定の領域を開口する開口部が形成されたレジストパターンを形成し、Ni膜及びAu膜を例えば蒸着法により形成し、レジストパターンをその上のNi膜及びAu膜と共に除去すればよい。このようにして第2の実施形態に係る化合物半導体装置を製造することができる。なお、導電性基板23a、導電性バッファ層23b、及びコンタクト層23cの積層体を一つの電極とみなすことも可能である。第1の実施形態に係るサージ対策素子10と組み合わせたHEMT化合物半導体装置、及び第2の実施形態に係る化合物半導体装置は、例えば、スイッチング素子に用いることができる。また、このようなスイッチング素子は、スイッチング電源又は電子機器に用いることができる。更に、これらの化合物半導体装置を、サーバの電源回路等のフルブリッジ電源回路用の部品として用いることも可能である。