予め定められた複数の通信プロトコルごとに、該通信プロトコルにおける信号処理をリコンフィギャラブル論理回路において実行させる回路データを予め記憶している回路データ記憶部と、上位装置から受信した信号に基づいて、前記上位装置が用いている通信プロトコルを判定する判定部と、前記判定部が判定した通信プロトコルに応じた回路データを前記回路データ記憶部から前記リコンフィギャラブル論理回路に読み込ませる制御部とを備えることを特徴とする通信装置。前記判定部は、前記上位装置から受信した信号に含まれる複数のプリアンブルを検出し、検出したプリアンブル及び該プリアンブル間の時間間隔が、前記複数の通信プロトコルごとに予め定められたプリアンブル及び該プリアンブル間の時間間隔のうち、いずれの通信プロトコルと一致するかを順に判定し、プリアンブル及びプリアンブル間の時間間隔が一致した通信プロトコルを、前記上位装置が用いている通信プロトコルとして判定することを特徴とする請求項1に記載の通信装置。前記リコンフィギャラブル論理回路を更に備え、前記判定部は、前記リコンフィギャラブル論理回路内に設けられていることを特徴とする請求項1又は請求項2のいずれかに記載の通信装置。前記制御部は、他の通信装置が自装置を介して前記上位装置と接続されている場合、前記判定部が通信プロトコルを判定した後に、前記上位装置から受信した信号を前記他の通信装置に送信することを特徴とする請求項1から請求項3のいずれか一項に記載の通信装置。予め定められた複数の通信プロトコルごとに、該通信プロトコルにおける信号処理をリコンフィギャラブル論理回路において実行させる回路データを予め記憶している回路データ記憶部を備える通信装置における設定方法であって、上位装置から受信した信号に基づいて、前記上位装置が用いている通信プロトコルを判定する判定ステップと、前記判定ステップにおいて判定した通信プロトコルに応じた回路データを、前記リコンフィギャラブル論理回路に読み込ませる制御をする制御ステップとを有することを特徴とする設定方法。しかしながら、特許文献1に記載されている技術では、装置に備えられているFPGAの動作を定義する回路データを変更する際に外部からの操作を要し、人手を介して回路データの変更を行っている。そのため、外部からの操作が正しく行われずに、変更する回路データが誤って選択された場合、親局装置と子局装置とが正しく通信を行うことができなくなってしまうという問題がある。また、人手を介してFPGAの回路データの変更を行うために、基地局装置の設置コストや管理コストなどが増加してしまうという問題もある。本発明は、上記問題を解決すべくなされたもので、その目的は、外部からの操作を要することなく、上位装置親局装置において選択されている通信のプロトコルを用いて、上位装置と通信することができる通信装置、及びその設定方法を提供することにある。上記問題を解決するために、本発明は、予め定められた複数の通信プロトコルごとに、該通信プロトコルにおける信号処理をリコンフィギャラブル論理回路において実行させる回路データを予め記憶している回路データ記憶部と、上位装置から受信した信号に基づいて、前記上位装置が用いている通信プロトコルを判定する判定部と、前記判定部が判定した通信プロトコルに応じた回路データを前記回路データ記憶部から前記リコンフィギャラブル論理回路に読み込ませる制御部とを備えることを特徴とする通信装置である。また、本発明は、上記に記載の発明において、前記判定部は、前記上位装置から受信した信号に含まれる複数のプリアンブルを検出し、検出したプリアンブル及び該プリアンブル間の時間間隔が、前記複数の通信プロトコルごとに予め定められたプリアンブル及び該プリアンブル間の時間間隔のうち、いずれの通信プロトコルと一致するかを順に判定し、プリアンブル及びプリアンブル間の時間間隔が一致した通信プロトコルを、前記上位装置が用いている通信プロトコルとして判定することを特徴とする。また、本発明は、上記に記載の発明において、前記リコンフィギャラブル論理回路を更に備え、前記判定部は、前記リコンフィギャラブル論理回路内に設けられていることを特徴とする。また、本発明は、上記に記載の発明において、前記制御部は、他の通信装置が自装置を介して前記上位装置と接続されている場合、前記判定部が通信プロトコルを判定した後に、前記上位装置から受信した信号を前記他の通信装置に送信することを特徴とする。また、本発明は、予め定められた複数の通信プロトコルごとに、該通信プロトコルにおける信号処理をリコンフィギャラブル論理回路において実行させる回路データを予め記憶している回路データ記憶部を備える通信装置における設定方法であって、上位装置から受信した信号に基づいて、前記上位装置が用いている通信プロトコルを判定する判定ステップと、前記判定ステップにおいて判定した通信プロトコルに応じた回路データを、前記リコンフィギャラブル論理回路に読み込ませる制御をする制御ステップとを有することを特徴とする設定方法である。この発明によれば、制御部が、上位装置において選択されている通信のプロトコルを判定し、判定結果に基づいて、リコンフィギャラブル論理回路の動作が定義された回路データを選択し、選択した回路データをリコンフィギャラブル論理回路に読み込ませる。これにより、通信装置は、外部からの操作を要することなく、上位装置が用いている通信のプロトコルに対応した回路データを読み込んだリコンフィギャラブル論理回路を用いて、上位装置と通信をすることができる。以下、図面を参照して、本発明の実施形態における通信装置、及びその設定方法を説明する。図1は、本実施形態における移動体通信システム100の構成を示す概略ブロック図である。同図に示すように、移動体通信システム100は、親局装置上位装置1と、光ファイバを用いて親局装置1と接続される少なくとも1つの子局装置通信装置2と、子局装置2と無線通信をする端末装置3を具備している。親局装置1は、予め定められている複数の通信プロトコルのうちいずれかの通信プロトコルを用いて、端末装置3に対して送信する送信データを子局装置2に送信する。子局装置2は、親局装置1から受信する信号に基づいて、親局装置1が用いている通信プロトコルを判定し、判定した通信プロトコルを用いて親局装置1と通信する。また、子局装置2は、無線通信を用いて、親局装置1から受信した送信データを端末装置3に送信する。また、子局装置2には、光ファイバを介して、他の子局装置2を数珠つなぎにデイジーチェーン接続することができる。子局装置2は、自装置に他の子局装置2が接続されている場合、親局装置1から受信した送信データを、自装置に接続されている子局装置2に送信する。子局装置2は、図1に示すように、回路データ記憶部21と、制御部22と、O/EOpticalElectrical;光電気変換部23と、リコンフィギャラブル論理回路としてのFPGAFieldProgrammableGateArray;24と、RF部25と、E/OElectricalOptical;電気光変換部26とを備えている。ここで、リコンフィギャラブル論理回路とは、利用者が当該回路に行わせる信号処理を適宜変更することができるように、内部機能を再構成できる仕組みを予め備えたLSIなどの半導体装置のことである。回路データ記憶部21には、予め定められた複数の通信プロトコルごとに、当該通信プロトコルに対応した信号処理をFPGA24に行わせるための回路データコンフィギュレーションデータが予め記憶されている。この回路データは、入力された信号が複数の通信プロトコルのうちいずれの通信プロトコルに基づいた信号であるかを判定するインターフェース部判定部241、及び、入力された信号に対して通信プロトコルに応じた信号処理を行う信号演算部242として、FPGA24を動作させるための情報である。制御部22は、FPGA24において構成されるインターフェース部判定部241の判定結果に基づいて、回路データ記憶部21に記憶されている複数の回路データからいずれか1つを選択し、選択した回路データをFPGA24に読み込ませる制御を行う。また、制御部22は、RF部25と、E/O変換部26とに対して、それぞれに入力された信号の送信を開始させる制御をする。O/E変換部23は、親局装置1から受信した光信号を電気信号に変換してFPGA24に出力する。また、O/E変換部23は、親局装置1から光信号を受信しているか否かを判定し、判定結果を制御部22に出力する。FPGA24は、制御部22の制御に応じて、回路データ記憶部21から回路データを読み込む。FPGA24は、読み込んだ回路データが定義しているインターフェース部判定部241及び信号演算部242の信号処理を行う。インターフェース部判定部241は、O/E変換部23から入力された信号が、いずれの通信プロトコルに基づいた信号であるかを判定し、判定結果を制御部22に出力する。また、インターフェース部判定部241は、O/E変換部23から入力される信号を、信号演算部242及びE/O変換部26に出力する。信号演算部242は、通信プロトコルに応じて予め定められた信号処理を、インターフェース部判定部241から入力された信号に対して行い、信号処理を施した信号をRF部25に出力する。RF部25は、制御部22の制御に応じて、FPGA24内に構成された信号演算部242から入力された信号を搬送波周波数帯域にアップコンバートして端末装置3に送信する。E/O変換部26は、制御部22の制御に応じて、FPGA24内に構成されたインターフェース部判定部241から入力された電気信号を光信号に変換し、変換により得られた光信号を自装置に接続されている子局装置2に、光ファイバを介して送信する。図2は、本実施形態における親局装置1から子局装置2に送信される信号のフレーム構成の一例を示す概略図である。同図に示すように、親局装置1から子局装置2に送信される信号は、連続する複数のフレームから構成されている。各フレームには、プリアンブルと、ペイロードとが含まれ、プリアンブルがフレームの先頭に割り当てられている。プリアンブルにおける信号のパターンと、フレーム長とは、通信プロトコルごとに異なる。そこで、インターフェース部判定部241は、プリアンブルと、プリアンブル間の時間間隔とに基づいて、入力される信号に用いられている通信プロトコルを判定する。図3及び図4は、本実施形態における子局装置2における初期設定処理の手順を示すフローチャートである。ここでは、プロトコルA及びプロトコルBが複数の通信プロトコルとして予め定められており、親局装置1と子局装置2とが、プロトコルA又はプロトコルBのいずれか一方の通信プロトコルを用いて通信する場合について説明する。子局装置2において、例えば、電力の供給が開始された場合などに、初期設定処理が開始されると、制御部22は、親局装置1との直前の通信において用いられていた通信プロトコルに対応する回路データを回路データ記憶部21から読み込ませる制御をFPGA24に対して行うステップS101。このとき、直前の通信において用いられていた通信プロトコルが不明の場合、制御部22は、プロトコルA又はプロトコルBのうち、予め定められたいずれか一方をFPGA24に読み込ませる。また、直前の通信において用いられていた通信プロトコルを示す情報を、回路データ記憶部21に記憶させるようにしてもよいし、回路データ記憶部21と異なる記憶部を設けて当該記憶部に記憶させるようにしてもよい。FPGA24が回路データを読み込むと、O/E変換部23は、親局装置1から信号を受信しているか否かを判定しステップS102、親局装置1から信号を受信するまで待機するステップS102:NO。O/E変換部23が親局装置1から信号を受信していると判定するとステップS102:YES、制御部22は、変数Aに1を代入しステップS103、プロトコルAを用いた受信を行わせる制御をインターフェース部判定部241に対して行いステップS104、変数Bに1を代入するステップS105。制御部22は、インターフェース部判定部241がプロトコルAに基づいて信号を受信できたか否かを判定しステップS106、プロトコルAに基づいて信号を受信できた場合ステップS106:YES、処理をステップS121に進める。一方、プロトコルAに基づいて信号を受信できない場合ステップS106:NO、制御部22は、変数Bに1を加算しステップS107、変数Bが11になるまでステップS106及びステップS107の処理を繰り返して行う。すなわち、制御部22は、所定の期間において、インターフェース部判定部241がプロトコルAに基づいて信号を受信できたか否かを判定する。ステップS106において、インターフェース部判定部241は、入力された信号からプロトコルAに対応して予め定められたプリアンブルを検出でき、プリアンブルを検出する間隔がプロトコルAに対応して予め定められたフレーム長プリアンブル間隔と一致している場合に、プロトコルAに基づいて信号を受信できたと判定する。一方、インターフェース部判定部241は、プロトコルAに対応するプリアンブルが検出できなかったり、プロトコルAに対応するフレーム長と異なるフレーム長が検出されたりした場合、プロトコルAに基づいて信号を受信できなかったと判定する。制御部22は、ステップS106及びステップS107の処理を繰り返して行い、プロトコルAに基づいて信号を受信できないと、プロトコルBを用いた受信を行わせる制御をインターフェース部判定部241に対して行いステップS108、変数Bに1を代入するステップS109。制御部22は、インターフェース部判定部241がプロトコルBに基づいて信号を受信できたか否かを判定しステップS110、プロトコルBに基づいて信号を受信できた場合ステップS110:YES、処理をステップS123に進める。また、インターフェース部判定部241は、ステップS106における判定と同様に、ステップS110における判定を行う。一方、プロトコルBに基づいて信号を受信できない場合ステップS110:NO、制御部22は、変数Bに1を加算しステップS111、変数Bが11になるまでステップS110及びステップS111の処理を繰り返して行う。すなわち、制御部22は、所定の期間において、インターフェース部判定部241がプロトコルBに基づいて信号を受信できたか否かを判定する。制御部22は、ステップS110及びステップS111の処理を繰り返して行い、プロトコルBに基づいて信号を受信できないと、変数Aに1を加算しステップS112、変数Aが11になるまでステップS104からステップS112までを繰り返して行う。制御部22は、所定の回数ステップS104からステップS112を繰り返して行うと、予め定められた一定時間が経過するまで待機しステップS113、処理をステップS103に戻して、再度、ステップS103からステップS113までの処理を繰り返して行う。ステップS106において、プロトコルAに基づいて信号を受信できた場合ステップS106:YES、制御部22は、FPGA24に読み込まれている回路データがプロトコルAに対応した回路データであるか否かを判定しステップS121、プロトコルAに対応した回路データである場合ステップS121:YES、処理をステップS125に進める。一方、プロトコルAに対応した回路データでない場合ステップS121:NO、制御部22は、プロトコルAに対応する回路データを回路データ記憶部21から読み込ませる制御をFPGA24に対して行うステップS122。ステップS110において、プロトコルBに基づいて信号を受信できた場合ステップS110:YES、制御部22は、FPGA24に読み込まれている回路データがプロトコルBに対応した回路データであるか否かを判定しステップS123、プロトコルBに対応した回路データである場合ステップS123:YES、処理をステップS125に進める。一方、プロトコルBに対応した回路データでない場合ステップS123:NO、制御部22は、プロトコルBに対応する回路データを回路データ記憶部21から読み込ませる制御をFPGA24に対して行うステップS124。制御部22は、ステップS121からステップS124までの処理により、親局装置1から受信する信号のプロトコルに対応した回路データがFPGA24に読み込まれていると判定すると、E/O変換部26を介して、インターフェース部判定部241が出力している信号を自装置に接続されている他の子局装置2に送信する処理を開始させるステップS125。また、制御部22は、FPGA24内に構成された信号演算部242が出力する信号を端末装置3に送信させる処理をRF部25に開始させステップS126、初期設定処理を終了する。上述のように、子局装置2において、インターフェース部判定部241が親局装置1から受信した信号に基づいて、親局装置1が用いている通信プロトコルを判定し、制御部22がインターフェース部判定部241の判定結果に応じた回路データを回路データ記憶部21からFPGA24に読み込ませる。これにより、子局装置2は、外部からの操作を要することなく、親局装置1において選択されている通信プロトコルを用いて親局装置1と通信し、親局装置1から送信される送信データに対して所定の信号処理を施して端末装置3に送信することができる。また、インターフェース部判定部241が、複数の通信プロトコルのうち親局装置1が用いている通信プロトコルを判定するようにしているので、複数の通信プロトコルそれぞれに対応する回路データをFPGA24に順に読み込ませて正しく受信できたか否かを判定する処理を繰り返さずとも、親局装置1が用いている通信プロトコルを判定することができる。これにより、FPGA24に回路データを読み込ませる回数を削減することができるので、初期設定処理に要する時間を短縮することができる。また、親局装置1が用いている通信プロトコルに対応する回路をFPGA24で実現することにより、親局装置1が用いる可能性のある複数の通信プロトコルに対応する回路すべてをFPGA24で実現する場合に比べて、FPGA24に要求される回路規模を削減することができ、FPGA24のサイズを小さくすることができる。また、FPGA24は、その回路規模が大きくなると高価になるので、子局装置2の製造コストを削減することができる。また、インターフェース部判定部241をFPGA24内に設けているので、回路データ記憶部21に記憶させる回路データを更新することで、親局装置1が用いる通信プロトコルを追加した場合に、子局装置2の構成を変更することなく、追加した通信プロトコルに対応することができる。また、制御部22は、インターフェース部判定部241が親局装置1との通信に用いる通信プロトコルを判定したのちに、自装置に接続されている他の子局装置2に、親局装置1から受信した信号を送信するようにしている。これにより、子局装置2は、自装置が対応している通信プロトコル以外の通信プロトコルに従った信号を受信した場合に、自装置に接続されている子局装置2に不要な信号が送信されることを防ぎ、当該子局装置2に無駄な初期設定処理を行わせないようにすることができる。なお、本実施形態では、親局装置1から子局装置2へデータを送信する下りリンクの通信が行われる構成について説明したが、これに限ることなく、親局装置1と子局装置2とは、下りリンク及び上りリンクの通信を行う構成であってもよい。この場合、子局装置2は、FPGA24に回路データを読み込ませると、送信データの受信ができる状態になったことを示す情報を親局装置1に送信するようにしてもよい。また、本実施形態では、インターフェース部判定部241はFPGA24内に設けられる構成について説明したが、FPGA24とは別の機能部として設けるようにしてもよい。また、本実施形態では、親局装置1と子局装置2との接続、及び子局装置2間の接続を光ファイバで行う構成について説明したが、同軸等の金属配線を用いてもよい。その場合、子局装置2は、O/E変換部23及びE/O変換部26を備えずともよい。また、本実施形態では、親局装置1と子局装置2とは、2つの通信プロトコルのいずれか一方を用いて通信する構成について説明したが、3つ以上の通信プロトコルのいずれか1つを用いて通信する構成としてもよい。また、本実施形態では、プロトコルA及びプロトコルBに基づいて信号を受信できたか否かを10回ずつ繰り返して判定する構成について説明したが、予め定めた任意の回数を繰り返すようにしてもよい。