"第1のリセス及び第2のリセスが形成された化合物半導体積層構造と、前記第1のリセス内にゲート絶縁膜を介して形成されたゲート電極と、前記第2のリセス内に形成され、前記化合物半導体積層構造とショットキー接触するフィールドプレート電極とを含むことを特徴とする化合物半導体装置。前記第2のリセスは、前記第1のリセスよりも浅く形成されていることを特徴とする請求項1に記載の化合物半導体装置。前記化合物半導体積層構造は、最上層にキャップ層を有しており、前記第2のリセスは、前記キャップ層のみに形成されていることを特徴とする請求項1又は2に記載の化合物半導体装置。前記キャップ層は、第1層、第2層、及び第3層が順次積層されてなり、前記第1層及び前記第3層は、前記化合物半導体積層構造における前記キャップ層下の化合物半導体層よりもバンドギャップが狭く、前記第2層は、前記化合物半導体層よりもバンドギャップが広いことを特徴とする請求項3に記載の化合物半導体装置。前記第2のリセスは、その底面に前記第2層が露出するように形成されていることを特徴とする請求項4に記載の化合物半導体装置。化合物半導体積層構造の表層に第1のリセスを形成する工程と、前記第1のリセス内にゲート絶縁膜を形成する工程と、前記化合物半導体積層構造の表層に第2のリセスを形成する工程と、前記第1のリセス内に、前記ゲート絶縁膜を介してゲート電極を形成する工程と、前記第2のリセス内に、前記化合物半導体積層構造とショットキー接触するフィールドプレート電極を形成する工程とを含むことを特徴とする化合物半導体装置の製造方法。前記第2のリセスは、前記第1のリセスよりも浅く形成されることを特徴とする請求項6に記載の化合物半導体装置の製造方法。前記ゲート電極と前記フィールドプレート電極とを、同一工程で形成することを特徴とする請求項6又は7に記載の化合物半導体装置の製造方法。前記化合物半導体積層構造は、最上層にキャップ層を有しており、前記第2のリセスは、前記キャップ層のみに形成されることを特徴とする請求項6~8のいずれか1項に記載の化合物半導体装置の製造方法。前記キャップ層は、第1層、第2層、及び第3層が順次積層されてなり、前記第1層及び前記第3層は、前記化合物半導体積層構造における前記キャップ層下の化合物半導体層よりもバンドギャップが狭く、前記第2層は、前記化合物半導体層よりもバンドギャップが広いことを特徴とする請求項9に記載の化合物半導体装置の製造方法。しかしながら、GaN-HEMTは、一般的にアバランシェ耐量が無く、サージに対して極めて弱いという欠点がある。また、Si系の半導体デバイスと異なり、ボディダイオードを有しておらず、例えばインバータ回路フルブリッジインバータ回路等に適用するためには、いわゆるフリーウィールダイオードFWDとして外部にダイオードを接続する必要がある。また、Si系の半導体デバイスと比較すると、ゲート電極とドレイン電極との間の寄生容量Cgdと、ゲート電極とソース電極との間の寄生容量Cgsとの比Cgd/Cgsが大きく、動作が不安定となり易い懸念がある。本発明は、上記の課題に鑑みてなされたものであり、良好なノーマリオフ動作を可能とし、ゲート電極の電界集中を緩和して耐圧の更なる向上を実現することに加え、アバランシェ耐量が大きく、サージに対して強く、例えばインバータ回路等に適用する場合に外部のダイオードを接続することを要せず、確実な安定動作を得ることができる信頼性の高い高耐圧の化合物半導体装置及びその製造方法を提供することを目的とする。化合物半導体装置の一態様は、第1のリセス及び第2のリセスが形成された化合物半導体積層構造と、前記第1のリセス内にゲート絶縁膜を介して形成されたゲート電極と、前記第2のリセス内に形成され、前記化合物半導体積層構造とショットキー接触するフィールドプレート電極とを含む。化合物半導体装置の製造方法の一態様は、化合物半導体積層構造の表層に第1のリセスを形成する工程と、前記第1のリセス内にゲート絶縁膜を形成する工程と、前記化合物半導体積層構造の表層に第2のリセスを形成する工程と、前記第1のリセス内に、前記ゲート絶縁膜を介してゲート電極を形成する工程と、前記第2のリセス内に、前記化合物半導体積層構造とショットキー接触するフィールドプレート電極を形成する工程とを含む。上記の各態様によれば、良好なノーマリオフ動作を可能とし、ゲート電極の電界集中を緩和して耐圧の更なる向上を実現することに加え、アバランシェ耐量が大きく、例えばインバータ回路に適用する場合に外部のダイオードを接続することを要せず、確実に安定動作を得ることができる信頼性の高い高耐圧の化合物半導体装置が実現する。以下、諸実施形態について図面を参照して詳細に説明する。以下の諸実施形態では、化合物半導体装置の構成について、その製造方法と共に説明する。なお、以下の図面において、図示の便宜上、相対的に正確な大きさ及び厚みに示していない構成部材がある。第1の実施形態本実施形態では、化合物半導体装置としてMIS型のAlGaN/GaNHEMTを開示する。図1~図3は、第1の実施形態によるMIS型のAlGaN/GaNHEMTの製造方法を工程順に示す概略断面図である。先ず、図1aに示すように、成長用基板として例えばSi基板1上に、化合物半導体積層構造2を形成する。成長用基板としては、Si基板の代わりに、サファイア基板、GaAs基板、GaN基板等を用いても良い。また、基板の導電性としては、半絶縁性、導電性を問わない。化合物半導体積層構造2は、バッファ層2a、電子走行層2b、中間層2c、電子供給層2d、及びキャップ層2eを有して構成される。完成したAlGaN/GaNHEMTでは、その動作時において、電子走行層2bの電子供給層2d正確には中間層2cとの界面近傍に2次元電子ガス2DEGが発生する。この2DEGは、電子走行層2bの化合物半導体ここではGaNと電子供給層2dの化合物半導体ここではAlGaNとの格子定数の相違に基づいて生成される。詳細には、Si基板1上に、例えば有機金属気相成長MOVPE:MetalOrganicVaporPhaseEpitaxy法により、以下の各化合物半導体を成長する。MOVPE法の代わりに、分子線エピタキシーMBE:MolecularBeamEpitaxy法等を用いても良い。Si基板1上に、AlNを0.1μm程度の厚みに、iインテンショナリアンドープ-GaNを3μm程度の厚みに、i-AlGaNを5nm程度の厚みに、n-AlGaNを30nm程度の厚みに、n-GaNを10nm程度の厚みに順次成長する。これにより、バッファ層2a、電子走行層2b、中間層2c、電子供給層2d、及びキャップ層2eが形成される。AlN、GaN、AlGaN、及びGaNの成長条件としては、原料ガスとしてトリメチルアルミニウムガス、トリメチルガリウムガス、及びアンモニアガスの混合ガスを用いる。成長する化合物半導体層に応じて、Al源であるトリメチルアルミニウムガス、Ga源であるトリメチルガリウムガスの供給の有無及び流量を適宜設定する。共通原料であるアンモニアガスの流量は、100ccm~10LM程度とする。また、成長圧力は50Torr~300Torr程度、成長温度は1000°C~1200°C程度とする。GaN、AlGaNをn型として成長する際には、n型不純物として例えばSiを含む例えばSiH4ガスを所定の流量で原料ガスに添加し、GaN及びAlGaNにSiをドーピングする。Siのドーピング濃度は、1×1018/cm3程度~1×1020/cm3程度、例えば5×1018/cm3程度とする。続いて、図1bに示すように、素子分離構造3を形成する。図2a以降では、素子分離構造3の図示を省略する。詳細には、化合物半導体積層構造2の素子分離領域に、例えばアルゴンArを注入する。これにより、化合物半導体積層構造2及びSi基板1の表層部分に素子分離構造3が形成される。素子分離構造3により、化合物半導体積層構造2上で活性領域が画定される。なお、素子分離は、上記の注入法の代わりに、例えばSTIShallowTrenchIsolation法を用いて行っても良い。このとき、化合物半導体積層構造2のドライエッチングには、例えば塩素系のエッチングガスを用いる。続いて、図1cに示すように、ソース電極4及びドレイン電極5を形成する。詳細には、先ず、化合物半導体積層構造2の表面におけるソース電極及びドレイン電極の形成予定位置電極形成予定位置に電極用リセス2A,2Bを形成する。化合物半導体積層構造2の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、電極形成予定位置に相当する化合物半導体積層構造2の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。このレジストマスクを用いて、電子供給層2dの表面が露出するまで、キャップ層2eの電極形成予定位置をドライエッチングして除去する。これにより、電子供給層2dの表面の電極形成予定位置を露出する電極用リセス2A,2Bが形成される。エッチング条件としては、Ar等の不活性ガス及びCl2等の塩素系ガスをエッチングガスとして用い、例えばCl2を流量30sccm、圧力を2Pa、RF投入電力を20Wとする。なお、電極用リセス2A,2Bは、キャップ層2eの途中までエッチングして形成しても、また電子供給層2d以降までエッチングして形成しても良い。レジストマスクは、灰化処理等により除去される。ソース電極及びドレイン電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造2層レジストを用いる。このレジストを化合物半導体積層構造2上に塗布し、電極用リセス2A,2Bを露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。このレジストマスクを用いて、電極材料として、例えばTa/Alを、例えば蒸着法により、電極用リセス2A,2Bを露出させる開口内を含むレジストマスク上に堆積する。Taの厚みは20nm程度、Alの厚みは200nm程度とする。リフトオフ法により、レジストマスク及びその上に堆積したTa/Alを除去する。その後、Si基板1を、例えば窒素雰囲気中において400°C~1000°Cの温度、例えば600°C程度で熱処理し、残存したTa/Alを電子供給層2dとオーミックコンタクトさせる。Ta/Alの電子供給層2dとのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、電極用リセス2A,2Bを電極材料の一部で埋め込むソース電極4及びドレイン電極5が形成される。続いて、図2aに示すように、化合物半導体積層構造2にゲート電極の電極用リセス2Cを形成する。詳細には、先ず、化合物半導体積層構造2の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、ゲート電極の形成予定位置電極形成予定位置に相当する化合物半導体積層構造2の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。このレジストマスクを用いて、電極形成予定位置における、キャップ層2e及び電子供給層2dの一部をドライエッチングして除去する。これにより、キャップ層2e及び電子供給層2dの一部まで掘り込まれた電極用リセス2Cが形成される。エッチング条件としては、Ar等の不活性ガス及びCl2等の塩素系ガスをエッチングガスとして用い、例えばCl2を流量30sccm、圧力を2Pa、RF投入電力を20Wとする。なお、電極用リセス2Cは、キャップ層2eの途中までエッチングして形成しても、また電子供給層2dのより深い箇所までエッチングして形成しても良い。レジストマスクは、灰化処理等により除去される。続いて、図2bに示すように、ゲート絶縁膜6を形成する。詳細には、電極用リセス2Cの内壁面を覆うように、化合物半導体積層構造2上に絶縁材料として例えばAl2O3を堆積する。Al2O3は、例えば原子層堆積法AtomicLayerDeposition:ALD法により膜厚2nm~200nm程度、ここでは10nm程度に堆積する。これにより、ゲート絶縁膜6が形成される。なお、Al2O3の堆積は、ALD法の代わりに、例えばプラズマCVD法又はスパッタ法等で行うようにしても良い。また、Al2O3を堆積する代わりに、Alの窒化物又は酸窒化物を用いても良い。それ以外にも、Si,Hf,Zr,Ti,Ta,Wの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積して、ゲート絶縁膜を形成しても良い。続いて、図2cに示すように、化合物半導体積層構造2にフィールドプレート電極の電極用リセス2Dを形成する。詳細には、先ず、ゲート絶縁膜6上にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、フィールドプレート電極の形成予定位置電極形成予定位置に相当するゲート絶縁膜6の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。なお、この電極形成予定位置は、ゲート電極の電極用リセス2Cとドレイン電極5との間における所定箇所とされる。このレジストマスクを用いて、電極形成予定位置における、ゲート絶縁膜6及びキャップ層2eの一部をドライエッチングして除去する。これにより、キャップ層2eの一部まで掘り込まれた電極用リセス2Dが形成される。電極用リセス2Dは、その長手方向が電極用リセス2Cの長手方向に沿って並行するように形成される。エッチング条件としては、ゲート絶縁膜6のエッチングには、KOH水溶液、TMAH水溶液等のアルカリ水溶液をエッチャントとして用い、例えば濃度KOH水溶液を用いる。キャップ層2eのエッチングには、Ar等の不活性ガス及びCl2等の塩素系ガスをエッチングガスとして用い、例えばCl2を流量30sccm、圧力を2Pa、RF投入電力を20Wとする。レジストマスクは、灰化処理等により除去される。本実施形態では、化合物半導体積層構造2の表面キャップ層2eの表面を基準として見た場合に、フィールドプレート電極の電極用リセス2Dはゲート電極の電極用リセス2Cよりも浅く形成される。電極用リセス2Dは、電極用リセス2Cよりも浅いという制限の下で、電子供給層2dの表面が露出するまでキャップ層2eをエッチングして形成したり、また電子供給層2dのより深い箇所までエッチングして形成することも考えられる。続いて、図3aに示すように、ゲート電極7及びフィールドプレート電極8を形成する。詳細には、先ず、ゲート電極及びフィールドプレート電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造2層レジストを用いる。このレジストをゲート絶縁膜6上に塗布し、ゲート絶縁膜6の電極用リセス2Cの部分と電極用リセス2Dとをそれぞれ露出させる各開口を形成する。以上により、当該各開口を有するレジストマスクが形成される。このレジストマスクを用いて、電極材料として、例えばNi/Auを、例えば蒸着法により、ゲート絶縁膜6の電極用リセス2Cの部分を露出させる開口内、及び電極用リセス2Dを露出させる開口内を含むレジストマスク上に堆積する。Niの厚みは30nm程度、Auの厚みは400nm程度とする。リフトオフ法により、レジストマスク及びその上に堆積したNi/Auを除去する。以上により、電極用リセス2C内をゲート絶縁膜6を介して電極材料の一部で埋め込むゲート電極7が形成される。それと共に、電極用リセス2D内を電極材料の一部で埋め込むフィールドプレート電極8が形成される。フィールドプレート電極8は、電極用リセス2D内の側面の一部及び電極用リセス2Dの底面において、化合物半導体積層構造2のキャップ層2eと直接的に接触ショットキー接触する。本実施形態では、ゲート電極7及びフィールドプレート電極8を同時形成する場合について例示したが、個別に形成する例えば、ゲート電極7を形成した後にフィールドプレート電極8を形成するようにしても良い。この場合、ゲート電極7とフィールドプレート電極8を、Ni及びAuの厚みを両者で変えたり、両者で異なる電極材料を用いて形成することも可能である。続いて、図3bに示すように、層間絶縁膜9を形成する。詳細には、CVD法等により、ソース電極4及びドレイン電極5、並びにゲート電極7及びフィールドプレート電極8を覆うように、Si基板1の全面に絶縁物、例えばSiNを堆積する。これにより、層間絶縁膜9が形成される。続いて、図3cに示すように、配線層11を形成する。詳細には、先ず、リソグラフィー及びドライエッチングにより層間絶縁膜9及びゲート絶縁膜6を加工する。これにより、ソース電極4及びフィールドプレート電極8の各表面の一部を露出する開口9a,9bが形成される。開口9a,9b内を埋め込むように、層間絶縁膜9上に導電材料、例えばAuを蒸着法等により堆積する。堆積されたAuを、リソグラフィー及びドライエッチングにより加工する。以上により、層間絶縁膜9上に、開口9a,9b内を導電材料で埋め込んでソース電極4とフィールドプレート電極8とを電気的に接続する配線層11が形成される。本実施形態では、ソース電極4とフィールドプレート電極8とを電気的に接続する場合を例示したが、ゲート電極7とフィールドプレート電極8とを電気的に接続する場合も考えられる。この場合には、上記のように配線層を形成することなく、例えばゲート電極7及びフィールドプレート電極8の形成工程において、両者をゲート絶縁膜6上で分離せずに一体形成することが考えられる。しかる後、上層の保護膜の形成等の諸工程を経て、本実施形態によるMIS型のAlGaN/GaNHEMTが形成される。本実施形態によるMIS型のAlGaN/GaNHEMTでは、ゲート電極7が電極用リセス2Cをゲート絶縁膜6を介して埋め込むように形成される。このMIS型のリセスゲート構造を前提として採用することにより、HEMTに要求される高耐圧のノーマリオフ動作が可能となる。本実施形態では、ゲート電極7のドレイン電極5側で隣り合うように、電極用リセス2Dを埋め込むフィールドプレート電極8が設けられる。そのため、ゲート電極7の端部位に印加される電界が十分に緩和されて耐圧が大幅に向上する。フィールドプレート電極8は、化合物半導体積層構造2ここではキャップ層2eとショットキー接触する。この構造では、フィールドプレート電極8下にゲート絶縁膜6が存在しない。そのため、フィールドプレート電極8による2DEGへの十分な作用が確保されて寄生容量Cgdが低下し、Cgd/Cgsが小さくなってデバイス動作の高速化に寄与する。ここで、電極用リセス2Dを深くしてフィールドプレート電極8を2DEGに近づけすぎると、オン抵抗が増大する懸念がある。本実施形態では、電極用リセス2Dをゲート電極7の電極用リセス2Cよりも浅くし、フィールドプレート電極8と2DEGとの距離を適宜に保持する。これにより、当該懸念を払拭し、オン抵抗増大による影響を排除している。更に本実施形態では、化合物半導体積層構造2とショットキー接触するフィールドプレート電極8を採用することにより、フィールドプレート電極8がアノード、ドレイン電極5がカソードとなる保護ダイオードの機能が付与される。このAlGaN/GaNHEMTの等価回路記号を図4に示す。ゲート電極、ソース電極、ドレイン電極をG,S,Dとし、保護ダイオードをPDと記す。AlGaN/GaNHEMTにサージ電圧が生じても、PDの整流作用により、AlGaN/GaNHEMTの破壊が抑止される。このように、アバランシェ耐量が十分に確保され、デバイス動作の安定化に寄与する。以上説明したように、本実施形態によれば、MIS型のリセスゲート構造を維持するも、電極用リセス2D内でショットキー接触するフィールドプレート電極8を設ける。この構成により、良好なノーマリオフ動作を可能とし、ゲート電極7の電界集中を緩和して耐圧の更なる向上を実現することに加え、アバランシェ耐量が大きく、外部のダイオードを接続することを要せず、確実に安定動作を得ることができる信頼性の高い高耐圧のAlGaN/GaNHEMTが実現する。-変形例-以下、第1の実施形態よるMIS型のAlGaN/GaNHEMTの変形例について説明する。本例では、第1の実施形態と同様にMIS型のAlGaN/GaNHEMTを開示するが、化合物半導体積層構造のキャップ層が異なる点で相違する。なお、第1の実施形態と同様の構成部材等については、同符号を付して詳しい説明を省略する。図5は、第1の実施形態の変形例によるMIS型のAlGaN/GaNHEMTの製造方法の主要工程を示す概略断面図である。先ず、図5aに示すように、成長用基板として例えばSi基板1上に、化合物半導体積層構造21を形成する。化合物半導体積層構造2は、バッファ層2a、電子走行層2b、中間層2c、電子供給層2d、及びキャップ層22を有して構成される。キャップ層22は、その下層の化合物半導体ここでは電子供給層2dのn-AlGaNよりもバンドギャップが狭い化合物半導体からなる層と、バンドギャップが広い化合物半導体からなる層とを有する積層構造とされる。ここでは、前者の層としてn-GaNを、後者の層としてAlNを例示し、3層の化合物半導体層であるn-GaN22a,AlN22b,n-GaN22cが順次積層されてキャップ層22が形成される。なお、この積層構造のキャップ層としては、上記の場合以外にも、例えばn-GaNとAlNとが順次積層された2層構造としたり、或いは4層以上の積層構造とすることも考えられる、第1の実施形態と同様の成長条件により、MOVPE法により、バッファ層2a、電子走行層2b、中間層2c、電子供給層2d、及びキャップ層22を順次成長形成する。キャップ層22は、n-GaN22aが膜厚2nm~3nm程度、AlN22bが膜厚2nm~3nm程度、n-GaN22cが膜厚5nm程度にそれぞれ形成する。続いて、第1の実施形態の図1b~図2bと同様の諸工程を実行する。このとき、化合物半導体積層構造21の電極用リセス21A,21Bにはソース電極4及びドレイン電極5が形成され、化合物半導体積層構造21上には電極用リセス21Cの内壁面を覆うようにゲート絶縁膜6が形成される。続いて、図5bに示すように、化合物半導体積層構造21にフィールドプレート電極の電極用リセス21Dを形成する。詳細には、先ず、ゲート絶縁膜6上にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、フィールドプレート電極の形成予定位置電極形成予定位置に相当するゲート絶縁膜6の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。なお、この電極形成予定位置は、ゲート電極の電極用リセス21Cとドレイン電極5との間における所定箇所とされる。このレジストマスクを用いて、電極形成予定位置における、ゲート絶縁膜6及びキャップ層22の一部をドライエッチングして除去する。本例では、GaNとAlNとのエッチングレートの相違を利用し、後者の方が前者よりもエッチングレートが低い条件でエッチングする。即ち、キャップ層22のうち、AlN22bをエッチングストッパーとして用い、n-GaN22aをドライエッチングする。これにより、キャップ層2eのAlN22bを露出させる電極用リセス21Dが形成される。なお実際には、AlN22bの表層の一部もエッチングされると考えられるため、電極用リセス21Dは、AlN22bの一部まで掘り込まれたものとして図示する。エッチング条件としては、ゲート絶縁膜6のエッチングには、KOH水溶液、TMAH水溶液等のアルカリ水溶液をエッチャントとして用い、例えば濃度KOH水溶液を用いる。キャップ層2eのn-GaN22aのエッチングには、Ar等の不活性ガス及びCl2等の塩素系ガスをエッチングガスとして用い、例えばCl2を流量30sccm、圧力を2Pa、RF投入電力を20Wとする。レジストマスクは、灰化処理等により除去される。本例では、化合物半導体積層構造21の表面キャップ層22の表面を基準として見た場合に、フィールドプレート電極の電極用リセス21Dをゲート電極の電極用リセス21Cよりも浅く形成することが必要である。この深さの制限の下で、キャップ層2eのAlN22bをエッチングストッパーとしてエッチングすることにより、ゲート電極の電極用リセス21Cよりも浅い、AlN22bの膜厚でほぼ正確に規定された所期の深さに電極用リセス21Dを形成することができる。なお、電極用リセス21Dは、電極用リセス21Cよりも浅いという制限の下で、電子供給層2dの表面が露出するまでキャップ層22をエッチングして形成したり、また電子供給層2dのより深い箇所までエッチングして形成することも考えられる。続いて、第1の実施形態の図3aと同様の工程を実行し、電極用リセス21CをNi/Auの一部で埋め込むゲート電極7と、電極用リセス21DをNi/Auの一部で埋め込むフィールドプレート電極8とを同時に形成する。続いて、第1の実施形態の図3b~図3cと同様の諸工程を実行し、ソース電極4とフィールドプレート電極8とが、配線層11により電気的に接続される。このときの様子を図5cに示す。しかる後、上層の保護膜の形成等の諸工程を経て、本例によるMIS型のAlGaN/GaNHEMTが形成される。以上説明したように、本例によれば、MIS型のリセスゲート構造を維持するも、電極用リセス21D内でショットキー接触するフィールドプレート電極8を設ける。この構成により、良好なノーマリオフ動作を可能とし、ゲート電極7の電界集中を緩和して耐圧の更なる向上を実現することに加え、アバランシェ耐量が大きく、外部のダイオードを接続することを要せず、確実に安定動作を得ることができる信頼性の高い高耐圧のAlGaN/GaNHEMTが実現する。なお、第1の実施形態の他の適用例として、化合物半導体積層構造2において、キャップ層2eを形成しないことも考えられる。このAlGaN/GaNHEMTを図6に例示する。なお図6では、素子分離構造3の図示を省略する。ゲート電極7の電極用リセス2E、フィールドプレート電極8の電極用リセス2Fは共に電子供給層2dの途中までドライエッチングにより掘り込まれて形成される。この場合、化合物半導体積層構造2の表面電子供給層2dの表面を基準として見た場合に、電極用リセス2Fは電極用リセス2Eよりも浅く形成される。この適用例でも、良好なノーマリオフ動作を可能とし、ゲート電極7の電界集中を緩和して耐圧の更なる向上を実現することに加え、アバランシェ耐量が大きく、外部のダイオードを接続することを要せず、確実に安定動作を得ることができる信頼性の高い高耐圧のAlGaN/GaNHEMTが実現する。上述した第1の実施形態及び変形例によるAlGaN/GaNHEMTは、いわゆるディスクリートパッケージに適用される。このディスクリートパッケージでは、上述したAlGaN/GaNHEMTのチップが搭載される。以下、第1の実施形態及び変形例によるAlGaN/GaNHEMTのチップ以下、HEMTチップと言うのディスクリートパッケージについて例示する。HEMTチップの概略構成を図7に示す。HEMTチップ30では、その表面に、上述したAlGaN/GaNHEMTのドレイン電極が接続されたドレインパッド31と、ゲート電極が接続されたゲートパッド32と、ソース電極が接続されたソースパッド33とが設けられている。図8は、ディスクリートパッケージを示す概略平面図である。ディスクリートパッケージを作製するには、先ず、HEMTチップ30を、ハンダ等のダイアタッチ剤41を用いてリードフレーム42に固定する。リードフレーム42にはドレインリード42aが一体形成されており、ゲートリード42b及びソースリード42cがリードフレーム42と別体として離間して配置される。続いて、Alワイヤ43を用いたボンディングにより、ドレインパッド31とドレインリード42a、ゲートパッド32とゲートリード42b、ソースパッド33とソースリード42cをそれぞれ電気的に接続する。その後、モールド樹脂44を用いて、トランスファーモールド法によりHEMTチップ30を樹脂封止し、リードフレーム42を切り離す。以上により、ディスクリートパッケージが形成される。第2の実施形態本実施形態では、第1の実施形態及びその変形例から選ばれたAlGaN/GaNHEMTを備えたPFCPowerFactorCorrection回路を開示する。図9は、PFC回路を示す結線図である。PFC回路50は、スイッチ素子トランジスタ51と、ダイオード52と、チョークコイル53と、コンデンサ54,55と、ダイオードブリッジ56と、交流電源AC57とを備えて構成される。スイッチ素子51に、第1の実施形態及びその変形例から選ばれたAlGaN/GaNHEMTが適用される。PFC回路50では、スイッチ素子51のドレイン電極と、ダイオード52のアノード端子及びチョークコイル53の一端子とが接続される。スイッチ素子51のソース電極と、コンデンサ54の一端子及びコンデンサ55の一端子とが接続される。コンデンサ54の他端子とチョークコイル53の他端子とが接続される。コンデンサ55の他端子とダイオード52のカソード端子とが接続される。コンデンサ54の両端子間には、ダイオードブリッジ56を介してAC57が接続される。コンデンサ55の両端子間には、直流電源DCが接続される。本実施形態では、良好なノーマリオフ動作を可能とし、ゲート電極の電界集中を緩和して耐圧の更なる向上を実現することに加え、ゲート電極とドレイン電極との間の寄生容量Cgdが大幅に低減され、高いトランジスタ特性を得ることができるAlGaN/GaNHEMTをPFC回路50に適用する。これにより、信頼性の高いPFC回路50が実現する。第3の実施形態本実施形態では、第1の実施形態及びその変形例から選ばれたAlGaN/GaNHEMTを備えた電源装置を開示する。図10は、第3の実施形態による電源装置の概略構成を示す結線図である。本実施形態による電源装置は、高圧の一次側回路61及び低圧の二次側回路62と、一次側回路61と二次側回路62との間に配設されるトランス63とを備えて構成される。一次側回路61は、第2の実施形態によるPFC回路50と、PFC回路50のコンデンサ55の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路60とを有している。フルブリッジインバータ回路60は、複数ここでは4つのスイッチ素子64a,64b,64c,64dを備えて構成される。二次側回路62は、複数ここでは3つのスイッチ素子65a,65b,65cを備えて構成される。本実施形態では、一次側回路61を構成するPFC回路50のスイッチ素子51と同様に、フルブリッジインバータ回路60のスイッチ素子64a,64b,64c,64dが、第1の実施形態及びその変形例から選ばれたAlGaN/GaNHEMTとされている。一方、二次側回路62のスイッチ素子65a,65b,65cは、シリコンを用いた通常のMISFETとされている。第1の実施形態及びその変形例から選ばれたAlGaN/GaNHEMTでは、第1の実施形態で説明したように、化合物半導体積層構造とショットキー接触するフィールドプレート電極を採用する。これにより、フィールドプレート電極がアノード、ドレイン電極がカソードとなる保護ダイオードの機能が付与される。本実施形態では、このAlGaN/GaNHEMTをPFC回路50のスイッチ素子51及びフルブリッジインバータ回路60のスイッチ素子64a,64b,64c,64dに適用している。そのため、一次側回路61において、スイッチ素子51,64a,64b,64c,64dにサージ電圧が生じても、保護ダイオードの整流作用により、スイッチ素子51,64a,64b,64c,64dの破壊が抑止される。このように、大きなアバランシェ耐量が確保され、デバイス動作の安定化に寄与する。本実施形態では、良好なノーマリオフ動作を可能とし、ゲート電極の電界集中を緩和して耐圧の更なる向上を実現することに加え、アバランシェ耐量が大きく、外部のダイオードを接続することを要せず、確実に安定動作を得ることができる高耐圧のAlGaN/GaNHEMTを高圧回路である一次側回路61に適用する。これにより、信頼性の高い大電力の電源装置が実現する。第4の実施形態本実施形態では、第1の実施形態及びその変形例から選ばれたAlGaN/GaNHEMTを備えた高周波増幅器を開示する。図11は、第4の実施形態による高周波増幅器の概略構成を示す結線図である。本実施形態による高周波増幅器は、ディジタルプレディストーション回路71と、ミキサー72a,72bと、パワーアンプ73とを備えて構成される。ディジタルプレディストーション回路71は、入力信号の非線形歪みを補償するものである。ミキサー72aは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ73は、交流信号とミキシングされた入力信号を増幅するものであり、第1の実施形態及びその変形例から選ばれたAlGaN/GaNHEMTを有している。なお図11では、例えばスイッチの切り替えにより、出力側の信号をミキサー72bで交流信号とミキシングしてディジタルプレディストーション回路71に送出できる構成とされている。本実施形態では、良好なノーマリオフ動作を可能とし、ゲート電極の電界集中を緩和して耐圧の更なる向上を実現することに加え、ゲート電極とドレイン電極との間の寄生容量Cgdが大幅に低減され、高いトランジスタ特性を得ることができるAlGaN/GaNHEMTを高周波増幅器に適用する。これにより、信頼性の高い高耐圧の高周波増幅器が実現する。他の実施形態第1の実施形態及び変形例、並びに第2~第4の実施形態では、化合物半導体装置としてAlGaN/GaNHEMTを例示した。化合物半導体装置としては、AlGaN/GaNHEMT以外にも、以下のようなHEMTに適用できる。その他のHEMT例1本例では、化合物半導体装置として、InAlN/GaNHEMTを開示する。InAlNとGaNは、組成によって格子定数を近くすることが可能な化合物半導体である。この場合、上記した第1の実施形態及び変形例、並びに第2~第4の実施形態では、電子走行層がi-GaN、中間層がi-InAlN、電子供給層がn-InAlN、キャップ層がn-GaNで形成される。また、この場合のピエゾ分極がほとんど発生しないため、2次元電子ガスは主にInAlNの自発分極により発生する。本例によれば、上述したAlGaN/GaNHEMTと同様に、良好なノーマリオフ動作を可能とし、ゲート電極の電界集中を緩和して耐圧の更なる向上を実現することに加え、アバランシェ耐量が大きく、外部のダイオードを接続することを要せず、確実に安定動作を得ることができる信頼性の高い高耐圧のInAlN/GaNHEMTが実現する。その他のHEMT例2本例では、化合物半導体装置として、InAlGaN/GaNHEMTを開示する。GaNとInAlGaNは、後者の方が前者よりも組成によって格子定数を小さくすることができる化合物半導体である。この場合、上記した第1の実施形態及び変形例、並びに第2~第4の実施形態では、電子走行層がi-GaN、中間層がi-InAlGaN、電子供給層がn-InAlGaN、キャップ層がn-GaNで形成される。本例によれば、上述したAlGaN/GaNHEMTと同様に、良好なノーマリオフ動作を可能とし、ゲート電極の電界集中を緩和して耐圧の更なる向上を実現することに加え、アバランシェ耐量が大きく、外部のダイオードを接続することを要せず、確実に安定動作を得ることができる信頼性の高い高耐圧のInAlGaN/GaNHEMTが実現する。以下、化合物半導体装置及びその製造方法、並びに電源装置及び高周波増幅器の諸態様を付記としてまとめて記載する。付記1第1のリセス及び第2のリセスが形成された化合物半導体積層構造と、前記第1のリセス内にゲート絶縁膜を介して形成されたゲート電極と、前記第2のリセス内に形成され、前記化合物半導体積層構造とショットキー接触するフィールドプレート電極とを含むことを特徴とする化合物半導体装置。付記2前記第2のリセスは、前記第1のリセスよりも浅く形成されていることを特徴とする付記1に記載の化合物半導体装置。付記3前記化合物半導体積層構造は、最上層にキャップ層を有しており、前記第2のリセスは、前記キャップ層のみに形成されていることを特徴とする付記1又は2に記載の化合物半導体装置。付記4前記キャップ層は、第1層、第2層、及び第3層が順次積層されてなり、前記第1層及び前記第3層は、前記化合物半導体積層構造における前記キャップ層下の化合物半導体層よりもバンドギャップが狭く、前記第2層は、前記化合物半導体層よりもバンドギャップが広いことを特徴とする付記3に記載の化合物半導体装置。付記5前記第2のリセスは、その底面に前記第2層が露出するように形成されていることを特徴とする付記4に記載の化合物半導体装置。付記6前記化合物半導体積層構造上に前記ゲート電極と隣り合うように形成されたソース電極及びドレイン電極を更に含み、前記フィールドプレート電極は、前記ソース電極と電気的に接続されていることを特徴とする付記1~5のいずれか1項に記載の化合物半導体装置。付記7化合物半導体積層構造の表層に第1のリセスを形成する工程と、前記第1のリセス内にゲート絶縁膜を形成する工程と、前記化合物半導体積層構造の表層に第2のリセスを形成する工程と、前記第1のリセス内に、前記ゲート絶縁膜を介してゲート電極を形成する工程と、前記第2のリセス内に、前記化合物半導体積層構造とショットキー接触するフィールドプレート電極を形成する工程とを含むことを特徴とする化合物半導体装置の製造方法。付記8前記第2のリセスは、前記第1のリセスよりも浅く形成されることを特徴とする付記7に記載の化合物半導体装置の製造方法。付記9前記ゲート電極と前記フィールドプレート電極とを、同一工程で形成することを特徴とする付記7又は8に記載の化合物半導体装置の製造方法。付記10前記化合物半導体積層構造は、最上層にキャップ層を有しており、前記第2のリセスは、前記キャップ層のみに形成されることを特徴とする付記7~9のいずれか1項に記載の化合物半導体装置の製造方法。付記11前記キャップ層は、第1層、第2層、及び第3層が順次積層されてなり、前記第1層及び前記第3層は、前記化合物半導体積層構造における前記キャップ層下の化合物半導体層よりもバンドギャップが狭く、前記第2層は、前記化合物半導体層よりもバンドギャップが広いことを特徴とする付記10に記載の化合物半導体装置の製造方法。付記12前記第2のリセスは、その底面に前記第2層が露出するように形成されることを特徴とする付記11に記載の化合物半導体装置の製造方法。付記13前記化合物半導体積層構造上に前記ゲート電極と隣り合うようにソース電極及びドレイン電極を形成する工程と、前記フィールドプレート電極と前記ソース電極とを電気的に接続する工程とを更に含むことを特徴とする付記7~11のいずれか1項に記載の化合物半導体装置の製造方法。付記14変圧器と、前記変圧器を挟んで高圧回路及び低圧回路とを備えた電源装置であって、前記高圧回路はトランジスタを有しており、前記トランジスタは、第1のリセス及び第2のリセスが形成された化合物半導体積層構造と、前記第1のリセス内にゲート絶縁膜を介して形成されたゲート電極と、前記第2のリセス内に形成され、前記化合物半導体積層構造とショットキー接触するフィールドプレート電極とを含むことを特徴とする電源装置。付記15前記高圧回路は、PFC回路を備えており、前記PFC回路に設けられる第1のスイッチ素子が前記トランジスタとされていることを特徴とする付記14に記載の電源装置。付記16前記高圧回路は、前記PFC回路と接続されたインバータ回路を更に備えており、前記インバータ回路に設けられる第2のスイッチ素子が前記トランジスタとされていることを特徴とする付記15に記載の電源装置。付記17前記トランジスタは、前記第2のリセスが前記第1のリセスよりも浅く形成されていることを特徴とする付記14~16のいずれか1項に記載の電源装置。付記18入力した高周波電圧を増幅して出力する高周波増幅器であって、トランジスタを有しており、前記トランジスタは、第1のリセス及び第2のリセスが形成された化合物半導体積層構造と、前記第1のリセス内にゲート絶縁膜を介して形成されたゲート電極と、前記第2のリセス内に形成され、前記化合物半導体積層構造とショットキー接触するフィールドプレート電極とを含むことを特徴とする高周波増幅器。"