ドライバ回路および遅延量が伝送レートの逆数の1/2以下であることを特徴とする遅延器を複数有し、少なくとも2ビットの時間幅2ユニットインターバル:UI以上のエンファシスが調整可能な出力エンファシス回路を具備する送信回路と、受信回路に受信波形を量子化する手段を備えた量子化部と、送信回路の送信波形と前記量子化された受信波形の差分情報を取得する手段を具備し、前記量子化部を制御する制御回路とを備え、前記制御回路が前記量子化された波形を前記出力エンファシス回路へ送信する手段を備える電子装置。前記量子化された波形を受信側から送信側へフィードバックする場合に専用の制御線を利用しフィードバックすることを特徴とする請求項1に記載の電子装置。前記量子化された波形を受信側から送信側へフィードバックする場合に反対方向の通信チャネルを利用しフィードバックすることを特徴とする請求項1に記載の電子装置。送信装置と受信装置とを伝送線路を介して接続した電子装置において、前記受信装置は、前記伝送線路を介して前記送信装置から送信された1ビットのトレーニングパターンに対する応答波形を複数回受信する手段、前記複数回受信した応答波形のそれぞれに対し、閾値と1ビットの時間幅の1/n幅の位相間隔とをずらしながら前記応答波形を量子化する量子化手段と、前記1ビットのトレーニングパターンと前記量子化された複数の応答波形とに基づいて、前記1ビットのトレーニングパターンをエンファシスするための差分情報を取得する手段と、前記差分情報を、専用線を介して前記送信装置に送る手段を有し、前記送信装置は、前記受信装置から受信した前記差分情報を保持し、前記差分情報を用いて、前記受信装置に送信すべきデータに対して、データパターンに含まれる信号レベルが急激に変化する信号の値をエンファシスする手段と、前記エンファシスしたデータを、前記伝送線路を介して前記受信装置に送信する手段とを有することを特徴とする電子装置。送信装置と受信装置とを伝送線路を介して接続した電子装置において、前記受信装置は、前記伝送線路を介して前記送信装置から送信され、それぞれのビット配列が異なる所定の長さのビット列のトレーニングパターンに対する応答波形をそれぞれ複数回受信する手段、前記複数回受信した応答波形のそれぞれに対し、閾値と1ビットの時間幅の1/n幅の位相間隔とをずらしながら前記応答波形を量子化する量子化手段と、前記ビット配列のトレーニングパターンと前記量子化された複数の応答波形とに基づいて、前記ビット配列のトレーニングパターンをエンファシスするための差分情報を取得する手段と、前記差分情報を、専用線を介して前記送信装置に送る手段を有し、前記送信装置は、前記受信装置から受信した前記差分情報を保持し、前記差分情報を用いて、前記受信装置に送信すべきデータに対して、データパターンに含まれる信号レベルが急激に変化する信号の値をエンファシスする手段と、前記エンファシスしたデータを、前記伝送線路を介して前記受信装置に送信する手段とを有することを特徴とする電子装置。前記送信装置における前記エンファシスする手段は、実際の送信信号が与えられた時に、前記所定の長さのビット列を単位としてビット列のビット配列のパターンを判定する手段、前記判定結果に基づいてビット列のビット配列に対応する予め保持していたエンファシスの前記差分情報を取得する手段、前記パターン判定と前記差分情報の取得の間に遅延させていた送信信号のビット列に差分情報を重畳する手段、とを有することを特徴とする請求項5記載の電子装置。伝送線路の周波数特性によるデータ信号の歪みを回避するためにエンファシスを付与することが行われている。前記特許文献1では1ビット幅の1/nの幅でエンファシスを付与することが可能だが、より高速なクロックが必要となる。前記特許文献2では伝送レートの変化に応じてマルチレートに対応したエンファシスを付与可能な構成となっているが、遅延部の遅延量は最高伝送レートの逆数であるため、最高伝送レートの1ビット幅より細かい幅のエンファシスは付与できない。本発明の目的は、ビット幅よりも狭い時間遅れを生じさせる遅延器を用いてエンファシスを行なう電子装置を提供することである。上記課題を解決するために、従来から存在する1ビット幅の1/nの幅でエンファシスが付与できる信号出力回路と遅延器を用いたひずみ補償回路それぞれの特徴に着目し、例えば特許請求の範囲に記載の構成を採用する。本願は上記課題を解決する手段を複数含んでいるが、その一例を挙げるならば、ドライバ回路2および遅延量が伝送レートの逆数の1/2以下であることを特徴とする遅延器を複数有し、少なくとも2ビットの時間幅2ユニットインターバル:UI以上のエンファシスが調整可能な出力エンファシス回路7を具備する送信回路13と、受信回路14に受信波形を量子化する手段を備えた量子化部16と、送信回路の送信波形と前記量子化された受信波形の差分情報を取得する手段を具備し、前記量子化部を制御する制御回路8とを備え、前記制御回路8が前記量子化された波形を前記出力エンファシス回路7へ送信する手段を備えることで、伝送レートの1ビット幅より細かいエンファシスを付与することが可能となる。本発明によれば、伝送レートより高速なクロックを必要とせず、伝送レートの1ビット幅より細かい幅でエンファシスを付与することができ、例えば伝送線路の特性による波形歪みを改善できる。上記した以外の課題、構成および効果は、以下の実施形態の説明により明らかにされる。以下、図面を用いて本発明の実施形態を示す。図1は、出力エンファシス回路を含む電子装置のブロック図である。図1の電子装置は、送信装置13から受信装置14へ送信データ1を送信する。送信データ1は出力エンファシス回路7を経由し、ドライバ回路2により伝送線路3へ伝送されることによりレシーバ回路4および量子化部16の入力に到達する。量子化部16の出力は制御回路8に到達し保存される。制御回路8は制御線15を介し、量子化された受端波形の差分情報を出力エンファシス回路7へフィードバックする。図2は、図1の量子化部16の実装例を示した出力エンファシス回路を含む電子装置のブロック図である。図2の電子装置は、送信装置13から受信装置14へ送信データ1を送信する。送信データ1は出力エンファシス回路7を経由し、ドライバ回路2により伝送線路3へ伝送されることによりレシーバ回路4および閾値電圧可変な比較回路5の入力に到達する。閾値電圧可変な比較回路5は入力信号が閾値電圧より大きい場合は0、小さい場合は1を出力する。クロック10は位相可変回路9で位相を調整されラッチ回路6に入力される。ラッチ回路6は入力されたクロックを用いて比較回路5の出力をラッチする。ラッチ回路6の出力は制御回路8に到達し保存される。制御回路8は制御線15を介し、量子化した受信波形の情報を出力エンファシス回路7へフィードバックする。図3は、ドライバ回路2のトレーニングパターン20、レシーバ回路4および比較回路5の入力波形21を示した図である。トレーニングパターン20は、伝送路3を伝搬する信号の応答波形を調べるための信号であり、実際のデータを伝送する前に、1ビットの信号と伝送後の応答波形との対応を予め実測しておく。出力エンファシス回路を設定するためデータ通信を開始する前にトレーニングパターン20を送信する。トレーニングパターン20は1ビットの期間だけ1となり、その前後の期間は1ビットの期間に比べて十分長い間0となっている信号である。トレーニングパターン20は伝送線路3による高周波成分減衰を受けて、なまった入力波形21となる。ここでは、トレーニングパターン20は比較のため入力波形21と位相をそろえて示している。また、エンファシス調整可能範囲は、エンファシスの量を決めるための時間軸の範囲を示す。図4は入力波形21が閾値電圧331に設定された比較回路5に入力された場合の比較回路5の出力波形311と位相321のタイミングでラッチされた場合のラッチ回路6の出力結果35を示した図である。入力波形21が閾値電圧331より小さいので、比較回路5の出力311は0となっている。比較回路5の出力311を、1ビットの時間幅よりも狭い、位相321のタイミングでラッチ回路6がラッチし、出力35を制御回路8に保存する。図4は、1ビットの時間幅の1/10の位相間隔1ビット幅の1/nの幅、以下では1/n幅と略記でラッチする場合を示す。また、図2に示した比較回路5によって、閾値電圧331-入力波形21>0ならば1が出力され、閾値電圧331-入力波形21<0ならば0が出力される。図5は比較回路5の閾値電圧331を1段階1/n幅大きくし、閾値電圧332とし、再度トレーニングパターン20を送信した場合の比較回路5の出力波形312とラッチ回路6の出力36を示した図である。比較回路5が閾値電圧332と入力波形21を比較し、比較回路5の出力波形312を出力する。出力波形312を位相321のタイミングでラッチ回路6がラッチする。ラッチ回路6の出力36は1となり、制御回路8に保存される。本実施例では、ラッチ回路6の出力結果が0から1に変化したため閾値電圧332以上の場合のラッチ回路6の出力37を1と判断している。図6は閾値電圧331、図5の位相321よりも1/n幅だけ位相を進ませた位相322で再度トレーニングパターン20を送信した場合の比較回路5の出力313、ラッチ回路6の出力38を示した図である。ラッチの位相321のタイミングの0/1が確定したら、位相可変回路9の位相を1段階進めた位相322とし、比較回路5の閾値電圧は最小の値331に戻す。再度トレーニングパターン20を送信し比較回路5へ到達する。閾値電圧331より入力波形21が大きいので比較回路5の出力313となる。比較回路5の出力313を位相322でラッチ回路6がラッチすると、ラッチ回路6の出力38は0となり制御回路8に保存される。図7は比較回路5の閾値電圧および位相可変回路の位相を変えながら繰り返しトレーニングパターン20を送信した場合の制御回路8に保存されたデータ39、入力波形21を量子化した波形60、トレーニングパターン20にエンファシスを付与した出力波形61を示した図である。制御回路8が量子化した波形60を出力エンファシス回路7へフィードバックする。出力エンファシス回路7量子化された波形60と送信データをもとに出力波形にエンファシスを付与する。出力波形61はトレーニングパターン20に付与した例である。実際は、データパターンに応じて、出力波形61とトレーニングパターン20との差分情報を、エンファシスとして付与する。即ち、実際に送信されるデータには、この差分情報を用いてエンファシスが行なわれる。特に、データの信号レベルが急激に変化する信号の値が差分情報によってエンファシスされる。図8は遅延器70、極性反転器71、増幅器72、セレクタ73および差分情報を記憶するレジスタ74とエンファシス調整信号生成部75で構成される出力エンファシス回路7の回路構成を示した図である。図7におけるラッチの位相1目盛り1/n幅が遅延器1つの遅延量に対応している。トレーニングパターン20と、量子化された波形60が制御線15を介して出力エンファシス調整回路7のレジスタ74へ到達する。エンファシス調整信号生成部75がレジスタ74に保存された波形60を読み出し、波形60と送信データに基づいてエンファシス調整信号を生成し、極性反転器71、増幅器72、セレクタ73を設定する。図8の各構成要素はMOSFET等のトランジスタ素子を用いて従来の技術で実現可能である。図7に示した出力波形61を例にして出力エンファシス回路13の動作を説明する。位相321ではトレーニングパターン20と量子化した波形60の差分は0であるので、位相321に対応するセレクタ73-1にエンファシス信号生成部が0を送信し、セレクタ73-1は0を出力し、出力が総和部に到達する。位相327まで差分は0であるので、同様の動作を行う。位相327では量子化された波形が送信波形より閾値電圧の1目盛り大きいのでエンファシス調整信号生成部が極性反転器71-7を負極性に設定、増幅器72-7を閾値電圧1目盛り分の大きさで設定、セレクタ73-7に‘1’を設定する。セレクタ73に‘1’を設定することにより、トレーニングパターン20に対する出力波形61の量子化の際に遅延器の出力が有効ONになる。従って、各セレクタ73への‘1’の設定を変えることにより出力が有効となる遅延器70が選択されて、1/n幅を変更できる。これによりセレクタ73-7の出力は位相327の差分に応じた大きさとなる。セレクタ73-7の出力が総和部に到達する。位相328も位相327と同じ差分量であるので、エンファシス調整信号生成部75が極性反転器71-8、増幅器72-8、セレクタ73-8を同様の設定をする。このように、各位相に対応する極性反転器、増幅器、セレクタを設定し各セレクタの出力の総和を求め、ドライバ回路2の入力とする。エンファシス回路7が伝送レートの1ビット幅より細かいエンファシスを付与したドライバ回路2の出力波形61を生成する。図10は上記処理を示したフローチャートを示した図である。まず送信回路13はトレーニングパターンを送信するs900。トレーニングパターン20は伝送線路3を介して比較回路5に到達し受信波形は閾値電圧と比較されるs905。ラッチ回路6は比較回路5の出力を位相可変回路9で位相を調整されたクロック10でラッチするs910。ラッチ回路6の出力は制御回路8に保存されるs920。ラッチ回路6の出力が‘0’の場合または最大閾値電圧に達していない場合は閾値電圧を1段階大きくしs930、s900からの処理を繰り返す。ラッチ回路6の出力が‘1’の場合または最大閾値電圧に達した場合は設定された閾値電圧より上のデータを全て‘1’とし制御回路8に保存するs925、s935。次に閾値電圧を最小にして、可変位相回路9の位相を1段階進めるs940。設定した位相が最大可変位相エンファシス調整可能範囲であればs900からを繰り返し、そうでない場合は制御回路8に保存されたデータから受信波形を量子化するs945。制御回路8が量子化された受信波形を送信回路へフィードバックし出力エンファシス回路のレジスタに保存するs960。エンファシス調整信号生成部が送信データとレジスタに保存された波形を元に出力エンファシス回路を設定するs965。図11は伝送レート10Gbpsの送信データ1のビットパターン例101とビットパターン101に1ビット幅でエンファシスを付与した送信波形102と、本実施例を適用し伝送レート10Gbpsの1ビット幅100psecより細かい25psecを最小単位とし、エンファシスを付与した送信波形103である。送信波形102では、2ビット目以降への影響ビット間の干渉を少なくするために、予め2ビット目以降の送信波形の値を下げている。エンファシスの付与は図8に示した出力エンファシス回路で実現する。出力エンファシス回路の各構成要素で補正された波形の総和をとることで送信波形103を得る。図11の例で説明すると、b1~b5の範囲にはb1ビットに対してのエンファシスがかかり、b6の範囲にはb6ビットの遷移に対してのエンファシスがかかる。b5、b6、b7においてビットが反転しているので、b7の範囲にはb6用とb7用のエンファシスの和がかかる。以上のように、ビットパターン例101のような通常パターンでは前後のパターンに対するエンファシスが加算され、トータルのエンファシス量が決まる。図12は図11に示した1ビット幅でエンファシスを適用した場合のアイパターン同期をとった複数のビットパターンを重ねて表示したものを示した図である。図13は図11に示した本実施例を適用した場合のアイパターンを示した図である。本実施例を適用した場合にはジッタ時間軸のぶれが51psecから28psecへ減少し、時間軸方向のアイ幅は49psecから72psecと大きくなり、アイパターンが改善されていることがわかる。本実施例によれば、伝送レートより高速なクロックを必要とせず、伝送レートの1ビット幅より細かい幅のエンファシスを付与することができる。実施例1と同様の構成を用いて制御線15ではなく反対方向に通信を行うチャネルを利用してもよい。図9は双方向に伝送チャネルを有する出力エンファシス回路を含む電子装置のブロック図である。実施例1では制御回路8に保存された差分情報が制御線15を介してフィードバックされていた。本実施例では制御回路8に保存された量子化された波形はドライバ回路2bから、伝送線路3bを経由しレシーバ回路4bへ到達し、受信データ11bとなる。受信データ11bを出力エンファシス回路7へフィードバックする。伝送線路3及び3bのそれぞれには、送信データとフィードバックされる差分情報とが伝送される。本実施例によればフィードバックのための専用線を設けなくても、伝送レートの1ビット幅より細かい幅のエンファシスを付与することができる。上記の実施例では、トレーニングパターンとして、図3に示すような単一ビットのパターン20に対する入力波形応答波形21へのエンファシスを説明した。しかし、図11に関する説明で述べたように、実際の送信データ1は、1と0のビット列で構成されており、伝送線路3を伝送した後の応答波形には、1と0の並び方に応じた種々のビット間の干渉が発生するため、この並びに応じたエンファシスを行なう必要がある。本実施例では、実際のデータを送信する際に問題となるビット間の干渉を考慮して、1と0の配列がそれぞれ異なるビット列4ビットや8ビットなどの予め定めた長さのビット列からなるトレーニングパターンをいくつか用意し、それぞれのパターンビット配列のパターンに対する応答波形へのエンファシスの差分情報を予め保持し、ビット列のパターンに応じてエンファシスを行なう。ビット配列としては、例えば、01110110、01010101などがある。即ち、実際の送信信号が与えられた時に、所定の長さのビット列を単位としてビット列のビット配列のパターンを判定し、この判定結果に基づいてビット列ビット配列に対応する予め保持していたエンファシスの差分情報を取得し、このパターン判定と差分情報の取得の間に遅延させていた送信信号のビット列に差分情報を重畳してエンファシスを行なって、外部に送信する。なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加削除置換をすることが可能である。また、制御線や情報線は説明上必要と考えられるものを示しており、製品上必ずしも全ての制御線や情報線を示しているとは限らない。実際には殆ど全ての構成が相互に接続されていると考えてもよい。