"上部電極および下部電極の間に誘電層を有する薄膜キャパシタを備えた機能領域と、前記機能領域以外の周辺領域とを有し、前記周辺領域の少なくとも一部に、前記誘電層および導電層が積層された係留部が設けられ、前記導電層の前記誘電層に接する面のラフネスが、前記上部電極または前記下部電極の前記誘電層に接する面のラフネスよりも大きい多層配線基板。前記誘電層は、前記機能領域と前記周辺領域との共通層として設けられている請求項1記載の多層配線基板。前記係留部が、外形線に沿って設けられている請求項1記載の多層配線基板。前記周辺領域に貫通孔が設けられており、前記係留部は、前記貫通孔を囲んで設けられている請求項1記載の多層配線基板。前記係留部は、上部導電層および下部導電層の間に前記誘電層を有し、前記上部導電層と前記下部導電層とが、前記誘電層を貫通して物理的につながっている請求項1記載の多層配線基板。金属箔の表面の一部のラフネスを悪化させる工程と、前記金属箔の表面に誘電層および導電材料層をこの順に積層する工程と、前記金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、前記ラフネスを悪化させた領域に、前記誘電層および下部導電層が積層された係留部を形成する工程と、前記導電材料層を成形することにより、前記薄膜キャパシタの上部電極を形成する工程とを含む多層配線基板の製造方法。前記金属箔の表面の一部のラフネスを悪化させる工程の前に、前記金属箔の表面のうち少なくとも前記下部電極となる領域のラフネスを改善させる工程を含む請求項6記載の多層配線基板の製造方法。前記ラフネスを悪化させる手法として、レーザ加工を用いる請求項6記載の多層配線基板の製造方法。前記ラフネスを悪化させる手法として、薬液による粗化処理を用いる請求項6記載の多層配線基板の製造方法。金属箔の表面に誘電層および導電材料層をこの順に積層する工程と、レーザ加工により前記金属箔または前記導電材料層の前記誘電層に接する面の一部のラフネスを悪化させる工程と、前記金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、前記ラフネスを悪化させた領域に、前記誘電層および下部導電層が積層された係留部を形成する工程と、前記導電材料層を成形することにより、前記薄膜キャパシタの上部電極を形成すると共に、前記係留部に上部導電層を形成する工程とを含む多層配線基板の製造方法。金属箔の表面に誘電層および導電材料層をこの順に積層する工程と、前記金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、前記誘電層および下部導電層が積層された係留部を形成する工程と、レーザ加工により前記係留部における前記下部導電層または前記導電材料層の前記誘電層に接する面のラフネスを悪化させる工程と、前記導電材料層を成形することにより、前記薄膜キャパシタの上部電極を形成する工程とを含む多層配線基板の製造方法。金属箔の表面に誘電層および導電材料層をこの順に積層する工程と、前記金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、前記誘電層および下部導電層が積層された係留部を形成する工程と、前記導電材料層を成形することにより、前記薄膜キャパシタの上部電極を形成すると共に、前記係留部に上部導電層を形成する工程と、レーザ加工により前記係留部における前記上部導電層または前記下部導電層の前記誘電層に接する面のラフネスを悪化させる工程とを含む多層配線基板の製造方法。上部電極および下部電極の間に誘電層を有する薄膜キャパシタを備えた機能領域と、前記機能領域以外の周辺領域とを有し、前記周辺領域の少なくとも一部に、上部導電層および下部導電層の間に前記誘電層を有する係留部が設けられ、前記上部導電層と前記下部導電層とが、前記誘電層を貫通して物理的につながっている多層配線基板。金属箔の表面に誘電層および導電材料層をこの順に積層する工程と、レーザ加工により前記金属箔と前記導電材料層とを、前記誘電層を貫通して物理的につなげる工程と、前記金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、前記金属箔と前記導電材料層とを物理的につなげた領域に、前記誘電層および下部導電層が積層された係留部を形成する工程と、前記導電材料層を成形することにより、前記薄膜キャパシタの上部電極を形成すると共に、前記係留部に上部導電層を形成する工程とを含む多層配線基板の製造方法。金属箔の表面に誘電層および導電材料層をこの順に積層する工程と、前記金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、前記誘電層および下部導電層が積層された係留部を形成する工程と、レーザ加工により前記係留部における前記下部導電層と前記導電材料層とを、前記誘電層を貫通して物理的につなげる工程と、前記導電材料層を成形することにより、前記薄膜キャパシタの上部電極を形成すると共に、前記係留部に上部導電層を形成する工程とを含む多層配線基板の製造方法。金属箔の表面に誘電層および導電材料層をこの順に積層する工程と、前記金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、前記誘電層および下部導電層が積層された係留部を形成する工程と、前記導電材料層を成形することにより、前記薄膜キャパシタの上部電極を形成すると共に、前記係留部に上部導電層を形成する工程と、レーザ加工により前記係留部における前記上部導電層と前記下部導電層とを、前記誘電層を貫通して物理的につなげる工程とを含む多層配線基板の製造方法。チップおよび多層配線基板を備え、前記多層配線基板は、上部電極および下部電極の間に誘電層を有する薄膜キャパシタを備えた機能領域と、前記機能領域以外の周辺領域とを有し、前記周辺領域の少なくとも一部に、前記誘電層および導電層が積層された係留部が設けられ、前記導電層の前記誘電層に接する面のラフネスが、前記上部電極または前記下部電極の前記誘電層に接する面のラフネスよりも大きい半導体装置。チップおよび多層配線基板を備え、前記多層配線基板は、上部電極および下部電極の間に誘電層を有する薄膜キャパシタを備えた機能領域と、前記機能領域以外の周辺領域とを有し、前記周辺領域の少なくとも一部に、上部導電層および下部導電層の間に前記誘電層を有する係留部が設けられ、前記上部導電層と前記下部導電層とが、前記誘電層を貫通して物理的につながっている半導体装置。しかしながら、特許文献1のように基板に埋め込まれた薄膜キャパシタでは、製造工程におけるはんだリフロー等の加熱衝撃や製品使用途中の発生熱などに起因して、電極と誘電層との界面で剥離が誘発され、製品寿命を短命化させる現任となってしまうという問題があった。本開示の目的は、薄膜キャパシタの電極と誘電層との界面での剥離を抑えることが可能な多層配線基板およびその製造方法、並びにこの多層配線基板を備えた半導体装置を提供することにある。本開示による第1の多層配線基板は、上部電極および下部電極の間に誘電層を有する薄膜キャパシタを備えた機能領域と、機能領域以外の周辺領域とを有し、周辺領域の少なくとも一部に、誘電層および導電層が積層された係留部が設けられ、導電層の誘電層に接する面のラフネスが、上部電極または下部電極の誘電層に接する面のラフネスよりも大きいものである。本開示の第1の多層配線基板では、係留部における導電層のラフネスが、機能領域における上部電極または下部電極のラフネスよりも大きくなっている。よって、導電層の誘電層に接する面が荒れて表面積が増大することにより、導電層と誘電層との密着性が向上する。これにより、機能領域において薄膜キャパシタの上部電極または下部電極と誘電層との界面での剥離が抑えられる。本開示の第1の多層配線基板の製造方法は、以下のA~Dの工程を含むものである。A金属箔の表面の一部のラフネスを悪化させる工程B金属箔の表面に誘電層および導電材料層をこの順に積層する工程C金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、ラフネスを悪化させた領域に、誘電層および下部導電層が積層された係留部を形成する工程D導電材料層を成形することにより、薄膜キャパシタの上部電極を形成する工程本開示の第2の多層配線基板の製造方法は、以下のA~Dの工程を含むものである。A金属箔の表面に誘電層および導電材料層をこの順に積層する工程Bレーザ加工により金属箔または導電材料層の誘電層に接する面の一部のラフネスを悪化させる工程C金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、ラフネスを悪化させた領域に、誘電層および下部導電層が積層された係留部を形成する工程D導電材料層を成形することにより、薄膜キャパシタの上部電極を形成すると共に、係留部に上部導電層を形成する工程本開示の第3の多層配線基板の製造方法は、以下のA~Dの工程を含むものである。A金属箔の表面に誘電層および導電材料層をこの順に積層する工程B金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、誘電層および下部導電層が積層された係留部を形成する工程Cレーザ加工により係留部における下部導電層または導電材料層の誘電層に接する面のラフネスを悪化させる工程D導電材料層を成形することにより、薄膜キャパシタの上部電極を形成する工程本開示の第4の多層配線基板の製造方法は、以下のA~Dの工程を含むものである。A金属箔の表面に誘電層および導電材料層をこの順に積層する工程B金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、誘電層および下部導電層が積層された係留部を形成する工程C導電材料層を成形することにより、薄膜キャパシタの上部電極を形成すると共に、係留部に上部導電層を形成する工程Dレーザ加工により上部導電層または下部導電層の誘電層に接する面のラフネスを悪化させる工程本開示の第2の多層配線基板は、上部電極および下部電極の間に誘電層を有する薄膜キャパシタを備えた機能領域と、機能領域以外の周辺領域とを有し、周辺領域の少なくとも一部に、上部導電層および下部導電層の間に誘電層を有する係留部が設けられ、上部導電層と下部導電層とが、誘電層を貫通して物理的につながっているものである。本開示の第2の多層配線基板では、係留部における上部導電層と下部導電層とが、誘電層を貫通して物理的につながっているので、上部導電層および下部導電層の密着性が向上する。これにより、機能領域において薄膜キャパシタの上部電極および下部電極と誘電層との界面での剥離が抑えられる。本開示の第5の多層配線基板の製造方法は、以下のA~Dの工程を含むものである。A金属箔の表面に誘電層および導電材料層をこの順に積層する工程Bレーザ加工により金属箔と導電材料層とを、誘電層を貫通して物理的につなげる工程C金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、金属箔と導電材料層とを物理的につなげた領域に、誘電層および下部導電層が積層された係留部を形成する工程D導電材料層を成形することにより、薄膜キャパシタの上部電極を形成すると共に、係留部に上部導電層を形成する工程本開示の第6の多層配線基板の製造方法は、以下のA~Dの工程を含むものである。A金属箔の表面に誘電層および導電材料層をこの順に積層する工程B金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、誘電層および下部導電層が積層された係留部を形成する工程Cレーザ加工により係留部における下部導電層と導電材料層とを、誘電層を貫通して物理的につなげる工程D導電材料層を成形することにより、薄膜キャパシタの上部電極を形成すると共に、係留部に上部導電層を形成する工程本開示の第7の多層配線基板の製造方法は、以下のA~Dの工程を含むものである。A金属箔の表面に誘電層および導電材料層をこの順に積層する工程B金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、誘電層および下部導電層が積層された係留部を形成する工程C導電材料層を成形することにより、薄膜キャパシタの上部電極を形成すると共に、係留部に上部導電層を形成する工程Dレーザ加工により係留部における上部導電層と下部導電層とを、前記誘電層を貫通して物理的につなげる工程本開示の第1の半導体装置、または本開示の第2の半導体装置は、それぞれ、チップおよび上記本開示の第1または第2の多層配線基板を備えたものである。本開示の第1の半導体装置、または本開示の第2の半導体装置では、それぞれ、上記本開示の第1または第2の多層配線基板を備えているので、機能領域において薄膜キャパシタの上部電極または下部電極と誘電層との界面での剥離が抑えられており、製品寿命が長くなる。本開示の第1の多層配線基板によれば、係留部における導電層のラフネスを、機能領域における薄膜キャパシタの上部電極または下部電極のラフネスよりも大きくするようにしている。よって、係留部において導電層と誘電層との密着性を向上させ、機能領域において薄膜キャパシタの上部電極または下部電極と誘電層との界面での剥離を抑えることが可能となる。従って、この多層配線基板を用いて半導体装置を構成すれば、製品寿命を長くすることが可能となる。本開示の第1の多層配線基板の製造方法によれば、金属箔の表面の一部のラフネスを悪化させたのち、誘電層および導電材料層をこの順に積層し、金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、ラフネスを悪化させた領域に、誘電層および下部導電層を積層した係留部を形成するようにしている。よって、上記本開示の第1の多層配線基板を容易に製造することが可能となる。本開示の第2の多層配線基板の製造方法によれば、金属箔の表面に誘電層および導電材料層をこの順に積層し、レーザ加工により金属箔または導電材料層の一部のラフネスを悪化させる。そののち、金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、ラフネスを悪化させた領域に、誘電層および下部導電層を積層した係留部を形成するようにしている。よって、上記本開示の第1の多層配線基板を容易に製造することが可能となる。本開示の第3の多層配線基板の製造方法によれば、金属箔の表面に誘電層および導電材料層をこの順に積層し、金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、誘電層および下部導電層が積層された係留部を形成する。そののち、レーザ加工により係留部における下部導電層または導電材料層のラフネスを悪化させるようにしている。よって、上記本開示の第1の多層配線基板を容易に製造することが可能となる。本開示の第4の多層配線基板の製造方法によれば、薄膜キャパシタを形成したのちに、レーザ加工により係留部の上部導電層または下部導電層の誘電層に接する面のラフネスを悪化させるようにしている。よって、上記本開示の第1の多層配線基板を容易に製造することが可能となる。本開示の第2の多層配線基板によれば、係留部における上部導電層と下部導電層とを、誘電層を貫通して物理的につなげるようにしている。よって、係留部において上部導電層および下部導電層の密着性を向上させ、機能領域において薄膜キャパシタの上部電極または下部電極と誘電層との界面での剥離を抑えることが可能となる。従って、この多層配線基板を用いて半導体装置を構成すれば、製品寿命を長くすることが可能となる。本開示の第5の多層配線基板の製造方法によれば、金属箔の表面に誘電層および導電材料層をこの順に積層し、レーザ加工により金属箔と導電材料層とを、誘電層を貫通して物理的につなげたのち、薄膜キャパシタの下部電極を形成すると共に、金属箔と導電材料層とを物理的につなげた領域に、誘電層および下部導電層を積層した係留部を形成するようにしている。よって、上記本開示の第2の多層配線基板を容易に製造することが可能となる。本開示の第6の多層配線基板の製造方法によれば、金属箔の表面に誘電層および導電材料層をこの順に積層し、金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、誘電層および下部導電層が積層された係留部を形成する。そののち、レーザ加工により係留部における下部導電層と導電材料層とを、誘電層を貫通して物理的につなげるようにしている。よって、上記本開示の第2の多層配線基板を容易に製造することが可能となる。本開示の第7の多層配線基板の製造方法によれば、薄膜キャパシタを形成したのちに、レーザ加工により係留部の上部導電層と下部導電層とを、誘電層を貫通して物理的につなげるようにしている。よって、上記本開示の第2の多層配線基板を容易に製造することが可能となる。以下、本開示の実施の形態について図面を参照して詳細に説明する。なお、説明は以下の順序で行う。1.第1の実施の形態多層配線基板;ラフネス悪化による係留部を、外形線に沿って設ける例2.第2の実施の形態多層配線基板;ラフネス悪化による係留部を、貫通ビアを囲んで設ける例3.第3の実施の形態多層配線基板の製造方法;金属箔に誘電層および導電材料層を積層したのちに、金属箔または導電材料層のラフネスを悪化させる例4.変形例1多層配線基板;係留部の上部導電層のラフネスを、上部電極または下部電極のラフネスよりも大きくする例5.変形例2多層配線基板;係留部の上部導電層および下部導電層の両方について、それらのラフネスを、上部電極または下部電極のラフネスよりも大きくする例6.第4の実施の形態多層配線基板の製造方法;金属箔を成形して下部導電層を形成したのちに、下部導電層または導電材料層のラフネスを悪化させる例7.第5の実施の形態多層配線基板の製造方法;薄膜キャパシタを内蔵したのちに、上部導電層または下部導電層のラフネスを悪化させる例8.変形例3多層配線基板の製造方法;多層配線基板が出来上がったのちに、上部導電層または下部導電層のラフネスを悪化させる例9.第6の実施の形態多層配線基板;上部導電層と下部導電層とを、誘電層を貫通してつなげる例10.変形例4多層配線基板;上部導電層または下部導電層のラフネスを悪化させると同時に、上部導電層および下部導電層とを、誘電層を貫通してつなげる例11.第7の実施の形態多層配線基板;薄膜キャパシタを内蔵するインターポーザ基板の例12.第8の実施の形態多層配線基板;インターポーザ基板を多段に重ねた例13.第9の実施の形態半導体装置;多層配線基板をマザーボードとして用いた例第1の実施の形態図1は、本開示の第1の実施の形態に係る多層配線基板の断面構成を表したものである。この多層配線基板は、プリント配線板またはインターポーザ基板として用いられるものであり、例えば、銅Cu箔よりなる第1配線層L1,後述する薄膜キャパシタCsを含む第2配線層L2,銅箔よりなる第3配線層L3,および銅箔よりなる第4配線層L4を、樹脂層11,12,13を間にして積層した4層プリント基板である。また、この多層配線基板には、プリント配線板またはインターポーザ基板として用いられる基板領域10Aと、ダイシングやルーター加工などの物理的な切削切断を行うための加工領域10Bとが設けられている。基板領域10Aの一部には、薄膜キャパシタが内蔵された機能領域10Cが設けられており、この機能領域10C以外の領域は、キャパシタとして寄与しない周辺領域10Dとなっている。周辺領域10Dの一部には係留部10Eが設けられている。機能領域10Cは、多層配線基板に部品キャパシタを実装する代わりに、基板領域10Aに薄膜キャパシタを内蔵した領域である。プリント配線板やインターポーザ基板に薄膜キャパシタを内蔵することで、ICIntegratedCircuit;集積回路の直下にデカップリングキャパシタを配置することが可能となる。このような機能領域10Cは、例えば、上述した第2配線層L2の銅箔に代えて、上部電極21および下部電極22の間に誘電層31を有する薄膜キャパシタCsを備えている。薄膜キャパシタCsの上部電極21および下部電極22には、貫通ビア21A,22Aがそれぞれ接続されている。上部電極21は、例えば、銅Cuなどの金属箔により構成されている。また、上部電極21は、金属箔のほか、めっき,スパッタ,蒸着などによる導電層により構成されていてもよい。誘電層31の構成材料は特に限定されないが、例えば、チタン酸ストロンチウムバリウムBSTBaSrTiO,チタン酸バリウムBTOBaTiO3,チタン酸ストロンチウムSTOSrTiO3等が挙げられる。下部電極22は、例えば、ニッケルNi箔等の金属箔により構成されている。下部電極22の誘電層31に接する面は、ラッピングポリッシング等により平滑化されており、その表面ラフネスは例えばRz0.1μm以下であることが望ましい。誘電層31の厚さを薄くしても耐圧劣化やリーク電流を抑えることが可能となり、薄膜キャパシタCsの単位面積当たりの容量値を高めることが可能となるからである。上部電極21の厚さは数μm~数十μm、誘電層31の厚さは1μm前後、下部電極22の厚さは10μm~100μmである。従って、薄膜キャパシタCsの厚さは、部品キャパシタに比べて一桁近く薄くすることが可能である。また、薄膜キャパシタCsは、両面銅張積層板と類似の上部電極導電層21/誘電層31/下部電極導電層22という層構成を有しているので、標準の基板プロセスと相性が良く、部品実装のためのランドを必要としないという利点もある。係留部10Eは、上部電極21と同層の上部導電層41および下部電極22と同層の下部導電層42との間に誘電層31を有しており、その層構成は、機能領域10Cの薄膜キャパシタCsと同じである。しかしながら、下部導電層42の誘電層31に接する面のラフネスは、例えば少なくともRz4μm、好適にはRz8μmであり、下部電極22の誘電層31に接する面のラフネスよりも大きくなっている。換言すれば、下部導電層42の誘電層31に接する面は、下部電極22の誘電層31に接する面よりもラフネスが大きい粗面部43とされている。これにより、この多層配線基板では、薄膜キャパシタCsの上部電極21または下部電極22と誘電層31との界面での剥離を抑えることが可能となっている。すなわち、薄膜キャパシタは部品キャパシタに比べると単位面積当たりの容量値が小さいという問題があった。薄膜キャパシタで実現可能な単位面積当たりの容量値は数μF/cm2である。単位面積当たりの容量値を向上させるためには、誘電層の比誘電率を大きくするか、誘電層の厚さを薄くする必要がある。誘電層の比誘電率を大きくするためには、誘電層の材料を変えるのが効果的である。しかしながら、薄膜キャパシタでは、既に、部品キャパシタでも用いられている強誘電膜であるチタン酸ストロンチウムやチタン酸バリウム、チタン酸バリウムストロンチウム等を用いているため、大幅な比誘電率の向上は期待できない。一方、誘電層の厚さについては、理論的には誘電層の厚さに反比例して容量値は増えることになるため、誘電層を薄くすることは非常に有効である。ただし、実際には導電層に凹凸が存在するため、誘電層の膜厚を単純に薄くするだけでは局所的に誘電層の膜厚が薄くなる部分の影響が大きくなってしまい、そのため、大幅な耐圧劣化、及び大幅なリーク電流の増加を招くことになる。そこで、誘電層を形成する前に、導電層の表面を研磨等によりラフネスを改善させることで、局所的に誘電層の膜厚が薄くなる部分を無くすことが可能となり、誘電膜の膜厚を薄くすることが可能となる。しかし、その一方で、導電層の表面ラフネスが改善する悪影響として、導電層と誘電層の密着性が低減してしまうことがあげられる。導電層と誘電層の密着性の低減は、その界面での剥離現象を引き起こすリスクを高めることになる。界面の剥離現象は、キャパシタとしての設計電気容量とのズレを大きくしたり、設計品質を満たさないことに繋がる。また、プリント配線板やインターポーザ基板としてのデラミネーション発生の起点となり、はんだリフロー等の加熱衝撃を受けることで層間剥離が生じたり、製品使用途中の発生熱による剥離が誘発され、製品寿命を短命化させる原因となってしまうという問題があった。そこで、本実施の形態では、係留部10Eにおける下部導電層42の誘電層31に接する面のラフネスを、機能領域10Cにおける薄膜キャパシタCsの下部電極22の誘電層31に接する面のラフネスよりも大きくするようにしている。これにより、係留部10Eに、下部導電層42と誘電層31との密着性を向上させるアンカー係留機能をもたせて、機能領域10Cにおいて薄膜キャパシタCsの上部電極21または下部電極22と誘電層31との界面での剥離を抑えることが可能となる。係留部10Eは、図2に示したように、外形線10F、つまり基板領域10Aと加工領域10Bとの境界線に沿って設けられていることが好ましい。外形線10Fは、プリント配線板やインターポーザ基板のエッジ部分に相当し、ダイシングやルータ加工等の物理的な切削によるダメージにさらされる領域となる。この部分が、薄膜キャパシタCsの上部電極21または下部電極22と誘電層31との界面での剥離を引き起こすリスクが最も高い場所の一つである。従って、係留部10Eを外形線10Fに沿って設けることにより、薄膜キャパシタCsの上部電極21および下部電極22と誘電層31との界面での剥離を抑える効果を更に大きくすることが可能となる。上部導電層41および下部導電層42は、それぞれ、上部電極21および下部電極22と同様の材料により構成されている。上部導電層41および下部導電層42は、それぞれ、上部電極21および下部電極22と連続して共通層として設けられていてもよいし、上部電極21および下部電極22とは非連続に別の層として設けられていてもよい。誘電層31は、機能領域10Cと周辺領域10Dとの共通層として一つの連続した相として設けられていることが好ましい。一般的な多層配線板の製造ラインにある装置での加工が難しいからである。このような多層配線基板は、例えば、次のようにして製造することができる。図3は、この多層配線基板の製造方法の流れを表し、図4ないし図7は、図3に示した製造方法を工程順に表したものである。まず、図4Aに示したように、下部電極22および下部導電層42の構成材料として、ニッケル箔等の金属箔51を用意するステップS101。次いで、同じく図4Aに示したように、この金属箔51の表面に対して、ラッピングポリッシング等により平滑化処理を行い、表面ラフネスを改善させるステップS102。金属箔51の表面ラフネスは、例えばRz0.1μm以下になっているのが望ましい。これにより、機能領域10Cの下部電極22となる領域のラフネスが改善し、薄膜キャパシタCsの単位面積当たりの容量値を向上させることが可能となる。続いて、図4Bに示したように、金属箔51の一部、具体的には、薄膜キャパシタCsとして寄与させない周辺領域10Dの一部のラフネスを悪化させるステップS103。そのラフネスは例えば少なくともRz4μm、好適にはRz8μmとすることが望ましい。これにより、係留部10Eの下部導電層42となる領域のラフネスを、機能領域10Cの下部電極22となる領域のラフネスよりも大きく荒くさせて、粗面部43を形成する。金属箔51の一部のラフネスを悪化させる手法としては、例えば、レーザ照射レーザ加工を用いることが可能である。また、例えば、金属箔51をドライフィルムフォトレジストで覆い、パターニングにより一部に開口を設け、薬液を用いた粗化処理により、金属箔51の一部のラフネスを悪化させる方法でもよい。続いて、図4Cに示したように、金属箔51の表面の全面に誘電層31を設けるステップS104。誘電層41の形成方法としては、例えば、いわゆるゾル-ゲル法、誘電体フィラーとバインダー樹脂とを含む誘電体フィラー含有樹脂溶液を用いて塗工により誘電層を形成する塗工法、誘電体フィラーを含有したフィルムをラミネートする方法、スパッタ、蒸着等、種々の公知の方法を採用することが可能である。そののち、図4Dに示したように、誘電層31の上に、上部電極21および上部導電層41を形成するための導電材料層52を設けるステップS105。導電材料層52の形成方法としては、金属箔を用いて張り合わせる方法、めっき法で導電材料層52を形成する方法、スパッタ、蒸着等、公知の種々の方法を採用することが可能である。誘電層31の上に導電材料層52を設けたのち、例えばエッチング、より具体的にはウェットエッチングにより、金属箔51を所定の形状に成形し、加工領域10Bの金属箔51を選択的に除去し、基板領域10Aのみに金属箔51を残存させる。これにより、図5Aに示したように、機能領域10Cには薄膜キャパシタCsの下部電極22が形成され、ラフネスを悪化させた領域には、誘電層31および下部導電層42が積層された係留部10Eが形成されるステップS106。下部電極22および係留部10Eを形成したのち、図5Bないし図5Eに示したように、下部電極22および下部導電層42の裏面に、第3配線層L3を形成するための金属箔53を、樹脂層12を間にして貼り合わせる。金属箔53の貼り合わせを行ったのち、図6Aに示したように、例えばエッチングにより、導電材料層52を所定の形状に成形して、機能領域10Cに薄膜キャパシタCsの上部電極21を形成すると共に、係留部10Eに上部導電層41を形成するステップS107。これにより、機能領域10Cには、上部電極21および下部電極22の間に誘電層31を有する薄膜キャパシタCsが形成される一方、周辺領域10Dの一部に、上部導電層41および下部導電層42の間に誘電層31を有する係留部10Eが形成される。これと同時に、同じく図6Aに示したように、金属箔53を所定の形状に成形して第3配線層L3を形成するステップS108。金属箔51,53を成形したのち、図6Bないし図6Dに示したように、上部電極21および上部導電層41の上に、第1配線層L1を形成するための金属箔54を、樹脂層11を間にして貼り合わせる。また、図6Dないし図6F、および図7Aに示したように、第3配線層L3の裏面に、第4配線層L4を形成するための金属箔55を、樹脂層13を間にして貼り合わせる。金属箔54,55の貼り合わせを行ったのち、図7Bに示したように、例えばエッチングにより、金属箔54,55を所定の形状に成形して第1配線層L1および第4配線層L4を形成するステップS109。最後に、同じく図7Bに示したように、薄膜キャパシタCsの上部電極21および下部電極22に、例えばレーザ加工により、貫通ビア21A,22Aをそれぞれ接続する。以上により、図1に示した多層配線基板が完成する。この多層配線基板では、係留部10Eにおける下部導電層42の誘電層31に接する面のラフネスが、機能領域10Cにおける下部電極22の誘電層31に接する面のラフネスよりも大きくなっている。よって、下部導電層42の誘電層31に接する面が荒れて表面積が増大することにより、下部導電層42と誘電層31との密着性が向上する。これにより、機能領域10Cにおいて薄膜キャパシタCsの上部電極21および下部電極22と誘電層31との界面での剥離が抑えられる。また、下部電極22の誘電層31に接する面は、ラッピングポリッシング等により平滑化され、そのラフネスは例えばRz0.1μm以下とされているので、誘電層31の厚さを薄くしても耐圧劣化やリーク電流が抑えられている。よって、薄膜キャパシタCsの単位面積当たりの容量値が向上する。これに対して、例えば図8に示したように、係留部10Eを設けず、薄膜キャパシタの容量を高めるために上部電極121および下部電極122のラフネスを改善した場合には、ラフネス改善の悪影響として、上部電極121または下部電極122と誘電層131との密着性が低減してしまっていた。上部電極121または下部電極122と誘電層131との密着性の低減は、その界面での剥離現象を引き起こすリスクを高めることになっていた。界面の剥離現象は、キャパシタとしての設計電気容量とのズレを大きくしたり、設計品質を満たさないことに繋がっていた。また、プリント配線板やインターポーザ基板としてのデラミネーション発生の起点となり、はんだリフロー等の加熱衝撃を受けることで層間剥離が生じたり、製品使用途中の発生熱による剥離が誘発され、製品寿命を短命化させる原因となってしまっていた。なお、図8においては、図1に対応する構成要素には100番台の同一の符号を付している。このように本実施の形態では、係留部10Eにおける下部導電層42の誘電層31に接する面のラフネスを、機能領域10Cにおける薄膜キャパシタCsの下部電極22の誘電層31に接する面のラフネスよりも大きくするようにしている。よって、係留部10Eにおいて下部導電層42と誘電層31との密着性を向上させ、機能領域10Cにおいて薄膜キャパシタCsの上部電極21または下部電極22と誘電層31との界面での剥離を抑えることが可能となる。また、係留部10Eを、外形線10F、つまり基板領域10Aと加工領域10Bとの境界線に沿って設けるようにしたので、ダイシングやルータ加工等の物理的な切削によるダメージから基板領域10Aを保護し、薄膜キャパシタCsの上部電極21および下部電極22と誘電層31との界面での剥離を抑える効果を更に大きくすることが可能となる。なお、上記実施の形態では、係留部10Eを外形線10Fに沿って配置する場合について説明したが、係留部10Eは必ずしも外形線10Fにある必要は無い。例えば、係留部10Eは、薄膜キャパシタCsとして寄与する機能領域10Cの周辺のみに設けられていてもよいし、薄膜キャパシタCsとして寄与する機能領域10C以外の周辺領域10Dの全てに設けられていてもよい。また、上記実施の形態の製造方法では、最初に金属箔51の表面ラフネスを改善させる場合について説明した。しかしながら、本実施の形態の要点は、薄膜キャパシタCsとして寄与する機能領域10Cの下部電極22は、誘電層31を薄くすることによる高容量化を実現できるようにラフネスを改善しつつ、薄膜キャパシタCsとして寄与しない周辺領域10Cの少なくとも一部に、下部導電層42のラフネスを荒らした係留部10Eを設けることで必要とされる密着性を得ることにある。従って、イニシャルの金属箔51のラフネスが十分改善されている場合には、金属箔51の表面ラフネスの改善工程を行わず、金属箔51の表面の一部のラフネスを悪化させるだけでも、本実施の形態の効果は十分に得られる。更に、イニシャルの金属箔51のラフネスが、十分な密着性が得られるほど荒れている場合には、薄膜キャパシタCsとして寄与する機能領域10Cの下部電極22となる領域のみを選択的にラフネスを改善することによって、本実施の形態の効果は十分に得られることになる。下部電極22となる領域のラフネスを選択的に改善する方法としては、例えば、ドライフィルムパターニングにより、金属箔51のうち下部電極22となる領域のみ露出させておき、その部分を電界研磨等によりラフネス改善することによって可能となる。あるいは、選択的な電界研磨以外の他の方法を選択的な研磨を行うことも可能である。第2の実施の形態図9は、本開示の第2の実施の形態に係る多層配線基板の断面構成を表したものである。この多層配線基板は、係留部10Eが、外形線10Fに加えて、周辺領域10Dの貫通孔10Gを囲んで設けられたものである。このことを除いては、この多層配線基板は第1の実施の形態と同様の構成、作用および効果を有している。よって、対応する構成要素には同一の符号を付して説明する。貫通孔10Gは、多層配線基板の積層方向の全体を貫通して設けられたドリル貫通孔である。このような貫通孔10Gの周辺は、ドリル加工による物理的な切削にさらされる領域となり、この部分も、薄膜キャパシタの導電層と誘電層の界面での剥離現象を引き起こすリスクが最も高い場所の一つである。従って、係留部10Eを、貫通孔10Gを囲んで配置することにより、薄膜キャパシタCsの上部電極21および下部電極22と誘電層31との界面での剥離を抑える効果を更に大きくすることが可能となる。この多層配線基板は、例えば次のようにして製造することができる。図10ないし図12は、この多層配線基板の製造方法を工程順に表したものである。なお、製造方法の流れは第1の実施の形態と同様であるので、以下の説明においても図3のステップを参照して説明する。また、第1の実施の形態と重複する工程については図4を参照して説明する。まず、第1の実施の形態と同様にして、図4Aに示した工程により、下部電極22および下部導電層42の構成材料として、ニッケル箔等の金属箔51を用意するステップS101。次いで、第1の実施の形態と同様にして、同じく図4Aに示した工程により、この金属箔51の表面に対して、ラッピングポリッシング等により平滑化処理を行い、表面ラフネスを改善させるステップS102。続いて、第1の実施の形態と同様にして、図4Bに示した工程により、図10Aに示したように、金属箔51の一部、具体的には、薄膜キャパシタCsとして寄与させない周辺領域10Dの一部のラフネスを悪化させるステップS103。これにより、係留部10Eの下部導電層42となる領域のラフネスを、機能領域10Cの下部電極22となる領域のラフネスよりも大きく荒くさせて粗面部43を形成する。続いて、第1の実施の形態と同様にして、図4Cに示した工程により、同じく図10Aに示したように、金属箔51の表面の全面に誘電層31を設けるステップS104。そののち、第1の実施の形態と同様にして、図4Dに示した工程により、同じく図10Aに示したように、誘電層31の上に、上部電極21および上部導電層41を形成するための導電材料層52を設けるステップS105。誘電層31の上に導電材料層52を設けたのち、例えばエッチングにより、金属箔51を所定の形状に成形し、加工領域10Bおよび貫通孔10Gの形成予定領域の金属箔51を選択的に除去する。これにより、図10Bに示したように、機能領域10Cには薄膜キャパシタCsの下部電極22が形成され、ラフネスを悪化させた領域には、誘電層31および下部導電層42が積層された係留部10Eが形成されるステップS106。下部電極22および係留部10Eを形成したのち、図10Cないし図10Fに示したように、下部電極22および下部導電層42の裏面に、第3配線層L3を形成するための金属箔53を、樹脂層12を間にして貼り合わせる。金属箔53の貼り合わせを行ったのち、図11Aに示したように、例えばエッチングにより、導電材料層52を所定の形状に成形して、機能領域10Cに薄膜キャパシタCsの上部電極21を形成すると共に、係留部10Eに上部導電層41を形成するステップS107。これにより、機能領域10Cには、上部電極21および下部電極22の間に誘電層31を有する薄膜キャパシタCsが形成される一方、周辺領域10Dの一部に、上部導電層41および下部導電層42の間に誘電層31を有する係留部10Eが形成される。これと同時に、同じく図11Aに示したように、金属箔53を所定の形状に成形して第3配線層L3を形成するステップS108。金属箔51,53を成形したのち、図11Bないし図11Dに示したように、上部電極21および上部導電層41の上に、第1配線層L1を形成するための金属箔54を、樹脂層11を間にして貼り合わせる。また、図11Dないし図11F、および図12Aに示したように、第3配線層L3の裏面に、第4配線層L4を形成するための金属箔55を、樹脂層13を間にして貼り合わせる。金属箔54,55の貼り合わせを行ったのち、図12Bに示したように、例えばエッチングにより、金属箔54,55を所定の形状に成形して第1配線層L1および第4配線層L4を形成するステップS109。最後に、同じく図12Bに示したように、薄膜キャパシタCsの上部電極21に、例えばレーザ加工により、貫通ビア21Aを接続する。また、ドリル加工により貫通孔10Gを設ける。以上により、図9に示した多層配線基板が完成する。この多層配線基板では、係留部10Eが、外形線10Fに加えて、周辺領域10Dの貫通孔10Gを囲んで設けられている。よって、薄膜キャパシタCsの上部電極21および下部電極22と誘電層31との界面での剥離が更に確実に抑えられる。このように本実施の形態では、第1の実施の形態の効果に加えて、係留部10Eを、周辺領域10Dの貫通孔10Gを囲んで設けるようにしたので、薄膜キャパシタCsの上部電極21および下部電極22と誘電層31との界面での剥離を抑える効果を更に大きくすることが可能となる。なお、上記実施の形態では、係留部10Eを外形線10Fに沿って設けると共に、周辺領域10Dの貫通孔10Gを囲んで配置する場合について説明したが、係留部10Eは必ずしも外形線10Fおよび貫通孔10Gの周囲のみにある必要は無い。例えば、係留部10Eは、薄膜キャパシタCsとして寄与する機能領域10Cの周辺のみに設けられていてもよいし、薄膜キャパシタCsとして寄与する機能領域10C以外の周辺領域10Dの全てに設けられていてもよい。第3の実施の形態図13は、本開示の第3の実施の形態に係る多層配線基板の製造方法の流れを表し、図14は、図13に示した製造方法を工程順に表したものである。この製造方法は、金属箔51に誘電層31および導電材料層52を積層したのちにレーザ加工によるラフネス悪化工程を行うことにおいて第1の実施の形態とは異なるものである。なお、第1の実施の形態と重複する工程については図4ないし図7を参照して説明する。また、この製造方法は第1の実施の形態の多層配線基板を製造する場合に限られるものではないが、以下の説明では例えば第1の実施の形態のように係留部10Eを外形線10Fに沿って設ける場合を例として説明する。まず、第1の実施の形態と同様にして、図4Aに示した工程により、図14Aに示したように、下部電極22および下部導電層42の構成材料として、ニッケル箔等の金属箔51を用意するステップS101。次いで、第1の実施の形態と同様にして、同じく図4Aに示した工程により、同じく図14Aに示したように、この金属箔51の表面に対して、ラッピングポリッシング等により平滑化処理を行い、表面ラフネスを改善させるステップS102。続いて、図14Bに示したように、金属箔51の表面の全面に誘電層31を設けるステップS203。そののち、図14Cに示したように、誘電層31の上に、上部電極21および上部導電層41を形成するための導電材料層52を設けるステップS204。誘電層15の上に導電材料層52を設けたのち、図14Dに示したように、レーザ加工により、金属箔51の誘電層31に接する面の一部、具体的には、薄膜キャパシタCsとして寄与させない周辺領域10Dの一部のラフネスを悪化させるステップS205。具体的には、例えば金属箔51の誘電層31に接する面のラフネスを悪化させるためには、金属箔51と誘電層31との界面に焦点を合わせてレーザ光LBを照射する。これにより、係留部10Eの下部導電層42となる領域のラフネスを、機能領域10Cの下部電極22となる領域のラフネスよりも大きく荒くさせて粗面部43を形成する。レーザ加工を行ったのち、第1の実施の形態と同様にして、図5Aに示した工程により、例えばエッチングにより、金属箔51を所定の形状に成形し、加工領域10Bの金属箔51を選択的に除去し、基板領域10Aのみに金属箔51を残存させる。これにより、機能領域10Cには薄膜キャパシタCsの下部電極22が形成され、ラフネスを悪化させた領域には、誘電層31および下部導電層42が積層された係留部10Eが形成されるステップS206。下部電極22および係留部10Eを形成したのち、第1の実施の形態と同様にして、図5Bないし図5Eに示した工程により、下部電極22および下部導電層42の裏面に、第3配線層L3を形成するための金属箔53を、樹脂層12を間にして貼り合わせる。金属箔53の貼り合わせを行ったのち、第1の実施の形態と同様にして、図6Aに示した工程により、例えばエッチングにより、導電材料層52を所定の形状に成形して、機能領域10Cに薄膜キャパシタCsの上部電極21を形成すると共に、係留部10Eに上部導電層41を形成するステップS207。これにより、機能領域10Cには、上部電極21および下部電極22の間に誘電層31を有する薄膜キャパシタCsが形成される一方、周辺領域10Dの一部に、上部導電層41および下部導電層42の間に誘電層31を有する係留部10Eが形成される。これと同時に、第1の実施の形態と同様にして、同じく図6Aに示した工程により、金属箔53を所定の形状に成形して第3配線層L3を形成するステップS108。金属箔51,53を成形したのち、第1の実施の形態と同様にして、図6Bないし図7Bに示した工程により、金属箔54,55の貼り合わせを行い、この金属箔54,55を所定の形状に成形して第1配線層L1および第4配線層L4を形成するステップS109。最後に、第1の実施の形態と同様にして、同じく図7Bに示した工程により、薄膜キャパシタCsの上部電極21および下部電極22に、例えばレーザ加工により、貫通ビア21A,22Aをそれぞれ接続する。以上により、図1に示した多層配線基板が完成する。本実施の形態の多層配線基板の作用および効果は、第1の実施の形態と同様である。変形例1なお、上記実施の形態では、係留部10Eの下部導電層42の誘電層31に接する面のラフネスを、上部電極21または下部電極22の誘電層31に接する面のラフネスよりも大きくする場合について説明した。しかしながら、図15に示したように、係留部10Eの上部導電層41の誘電層31に接する面のラフネスを、上部電極21または下部電極22の誘電層31に接する面のラフネスよりも大きくすることも可能である。換言すれば、上部導電層41の誘電層31に接する面を粗面部43とすることも可能である。その場合には、例えば導電材料層52と誘電層31との界面に焦点を合わせてレーザ光LBを照射する。変形例2あるいは、図16に示したように、係留部10Eの上部導電層41および下部導電層42の両方について、それらの誘電層31に接する面のラフネスを、上部電極21または下部電極22の誘電層31に接する面のラフネスよりも大きくすることも可能である。換言すれば、上部導電層41および下部導電層42の両方の誘電層31に接する面を粗面部43とすることも可能である。このようにすれば、係留部10Eの、上部導電層41および下部導電層42と誘電層31との密着性を向上させるアンカー機能を更に強めて、機能領域10Cにおいて薄膜キャパシタCsの上部電極21または下部電極22と誘電層31との界面での剥離をより確実に抑えることが可能となる。第4の実施の形態図17は、本開示の第4の実施の形態に係る多層配線基板の製造方法の流れを表し、図18は、図17に示した製造方法を工程順に表したものである。この製造方法は、金属箔51を成形して下部導電層42を形成したのちにレーザ加工によるラフネス悪化工程を行うようにしたことにおいて第3の実施の形態とは異なるものである。なお、第1の実施の形態と重複する工程については図4ないし図7を参照し、第3の実施の形態と重複する工程については図14を参照して説明する。また、この製造方法は、第1の実施の形態の多層配線基板を製造する場合に限られるものではないが、本実施の形態では例えば第1の実施の形態のように係留部10Eを外形線10Fに沿って設ける場合を例として説明する。まず、第1の実施の形態と同様にして、図4Aに示した工程により、下部電極22および下部導電層42の構成材料として、ニッケル箔等の金属箔51を用意するステップS101。次いで、第1の実施の形態と同様にして、同じく図4Aに示した工程により、この金属箔51の表面に対して、ラッピングポリッシング等により平滑化処理を行い、表面ラフネスを改善させるステップS102。続いて、第3の実施の形態と同様にして、図14Bに示した工程により、金属箔51の表面の全面に誘電層31を設けるステップS203。そののち、第3の実施の形態と同様にして、図14Cに示した工程により、図18Aに示したように、誘電層31の上に、上部電極21および上部導電層41を形成するための導電材料層52を設けるステップS204。誘電層15の上に導電材料層52を設けたのち、第1の実施の形態と同様にして、図5Aに示した工程により、図18Bに示したように、例えばエッチングにより、金属箔51を所定の形状に成形し、加工領域10Bの金属箔51を選択的に除去し、基板領域10Aのみに金属箔51を残存させる。これにより、機能領域10Cには薄膜キャパシタCsの下部電極22が形成されると共に、周辺領域10Dの一部に、誘電層31および下部導電層42が積層された係留部10Eが形成されるステップS305。下部電極22および係留部10Eを形成したのち、図18Cに示したように、レーザ加工により、下部導電層42の誘電層31に接する面の一部、具体的には、薄膜キャパシタCsとして寄与させない周辺領域10Dの一部のラフネスを悪化させるステップS306。具体的には、例えば下部導電層42の誘電層31に接する面のラフネスを悪化させるためには、下部導電層42と誘電層31との界面に焦点を合わせてレーザ光LBを照射する。これにより、係留部10Eの下部導電層42の誘電層31に接する面のラフネスを、機能領域10Cの上部電極21または下部電極22の誘電層31に接する面のラフネスよりも大きく荒くさせて粗面部43を形成する。レーザ加工を行ったのち、第1の実施の形態と同様にして、図5Bないし図5Eに示した工程により、下部電極22および下部導電層42の裏面に、第3配線層L3を形成するための金属箔53を、樹脂層12を間にして貼り合わせる。金属箔53の貼り合わせを行ったのち、第1の実施の形態と同様にして、図6Aに示した工程により、例えばエッチングにより、導電材料層52を所定の形状に成形して、機能領域10Cに薄膜キャパシタCsの上部電極21を形成すると共に、係留部10Eに上部導電層41を形成するステップS307。これにより、機能領域10Cには、上部電極21および下部電極22の間に誘電層31を有する薄膜キャパシタCsが形成される一方、周辺領域10Dの一部に、上部導電層41および下部導電層42の間に誘電層31を有する係留部10Eが形成される。これと同時に、第1の実施の形態と同様にして、同じく図6Aに示した工程により、金属箔53を所定の形状に成形して第3配線層L3を形成するステップS108。金属箔51,53を成形したのち、第1の実施の形態と同様にして、図6Bないし図7Bに示した工程により、金属箔54,55の貼り合わせを行い、この金属箔54,55を所定の形状に成形して第1配線層L1および第4配線層L4を形成するステップS109。最後に、第1の実施の形態と同様にして、同じく図7Bに示した工程により、薄膜キャパシタCsの上部電極21および下部電極22に、例えばレーザ加工により、貫通ビア21A,22Aをそれぞれ接続する。以上により、図1に示した多層配線基板が完成する。この多層配線基板の作用および効果は、第1の実施の形態と同様である。なお、上記第3の実施の形態の変形例1図15および変形例2図16は本実施の形態にも適用可能である。第5の実施の形態図19は、本開示の第4の実施の形態に係る多層配線基板の製造方法の流れを表し、図20および図21は、図19に示した製造方法を工程順に表したものである。この製造方法は、薄膜キャパシタCsを形成したのちにレーザ加工によるラフネス悪化工程を行うようにしたことにおいて第3の実施の形態とは異なるものである。なお、第1の実施の形態と重複する工程については図4ないし図7を参照し、第3の実施の形態と重複する工程については図14を参照して説明する。また、この製造方法は、第1の実施の形態の多層配線基板を製造する場合に限られるものではないが、本実施の形態では例えば第1の実施の形態のように係留部10Eを外形線10Fに沿って設ける場合を例として説明する。まず、第1の実施の形態と同様にして、図4Aに示した工程により、下部電極22および下部導電層42の構成材料として、ニッケル箔等の金属箔51を用意するステップS101。次いで、第1の実施の形態と同様にして、同じく図4Aに示した工程により、この金属箔51の表面に対して、ラッピングポリッシング等により平滑化処理を行い、表面ラフネスを改善させるステップS102。続いて、第3の実施の形態と同様にして、図14Bに示した工程により、金属箔51の表面の全面に誘電層31を設けるステップS203。そののち、第3の実施の形態と同様にして、図14Cに示した工程により、図20Aに示したように、誘電層31の上に、上部電極21および上部導電層41を形成するための導電材料層52を設けるステップS204。誘電層15の上に導電材料層52を設けたのち、第1の実施の形態と同様にして、図5Aに示した工程により、図20Bに示したように、例えばエッチングにより、金属箔51を所定の形状に成形し、加工領域10Bの金属箔51を選択的に除去し、基板領域10Aのみに金属箔51を残存させる。これにより、機能領域10Cには薄膜キャパシタCsの下部電極22が形成されると共に、周辺領域10Dの一部に、誘電層31および下部導電層42が積層された係留部10Eが形成されるステップS405。下部電極22および係留部10Eを形成したのち、第1の実施の形態と同様にして、図5Bないし図5Eに示した工程により、図20Cないし図20Fに示したように、下部電極22および下部導電層42の裏面に、第3配線層L3を形成するための金属箔53を、樹脂層12を間にして貼り合わせる。金属箔53の貼り合わせを行ったのち、第1の実施の形態と同様にして、図6Aに示した工程により、図21Aに示したように、例えばエッチングにより、導電材料層52を所定の形状に成形して、機能領域10Cに薄膜キャパシタCsの上部電極21を形成すると共に、係留部10Eに上部導電層41を形成するステップS406。これにより、機能領域10Cには、上部電極21および下部電極22の間に誘電層31を有する薄膜キャパシタCsが形成される一方、周辺領域10Dの一部に、上部導電層41および下部導電層42の間に誘電層31を有する係留部10Eが形成される。これと同時に、第1の実施の形態と同様にして、同じく図6Aに示した工程により、同じく図21Aに示したように、金属箔53を所定の形状に成形して第3配線層L3を形成するステップS407。上部電極21および上部導電層41を形成したのち、図21Bに示したように、レーザ加工により、下部導電層42の誘電層31に接する面の一部、具体的には、薄膜キャパシタCsとして寄与させない周辺領域10Dの一部のラフネスを悪化させるステップS408。具体的には、例えば下部導電層42の誘電層31に接する面のラフネスを悪化させるためには、下部導電層42と誘電層31との界面に焦点を合わせてレーザ光LBを照射する。これにより、係留部10Eの下部導電層42の誘電層31に接する面のラフネスを、機能領域10Cの上部電極21または下部電極22の誘電層31に接する面のラフネスよりも大きく荒くさせて粗面部43を形成する。金属箔51,53を成形したのち、第1の実施の形態と同様にして、図6Bないし図7Bに示した工程により、金属箔54,55の貼り合わせを行い、この金属箔54,55を所定の形状に成形して第1配線層L1および第4配線層L4を形成するステップS109。最後に、第1の実施の形態と同様にして、同じく図7Bに示した工程により、薄膜キャパシタCsの上部電極21および下部電極22に、例えばレーザ加工により、貫通ビア21A,22Aをそれぞれ接続する。以上により、図1に示した多層配線基板が完成する。この多層配線基板の作用および効果は、第1の実施の形態と同様である。変形例3なお、上記実施の形態では、金属箔51および導電材料層52を成形して薄膜キャパシタCsおよび係留部10Eを形成したのちにレーザ加工を行うようにした場合について説明した。しかしながら、例えば図22に示したように、第1配線層L1および第4配線層L4を形成しステップS109、薄膜キャパシタCsが多層配線基板に内蔵されたのちにレーザ加工を行うステップS408ことも可能である。また、上記第3の実施の形態の変形例1図15および変形例2図16は、本実施の形態または変形例3にも適用可能である。第6の実施の形態図23は、本開示の第6の実施の形態に係る多層配線基板の断面構成を表したものである。この多層配線基板は、係留部10Eにおいて、上部導電層41と下部導電層42とが、連結部44を介して誘電層31を貫通して物理的につながっており、電気的にも短絡ショートしているものである。これにより、この多層配線基板では、第1の実施の形態と同様に、薄膜キャパシタCsの上部電極21または下部電極22と誘電層31との界面での剥離を抑えることが可能となっている。このことを除いては、本実施の形態は第1の実施の形態と同様の構成、作用および効果を有している。この多層配線基板は、例えば、次のようにして製造することができる。図24は、この多層配線基板の製造方法の流れを表したものである。なお、第1の実施の形態と重複する工程については図4ないし図7を参照し、第3の実施の形態と重複する工程については図14を参照して説明する。また、この製造方法は第1の実施の形態の多層配線基板を製造する場合に限られるものではないが、以下の説明では例えば第1の実施の形態のように係留部10Eを外形線10Fに沿って設ける場合を例として説明する。まず、第1の実施の形態と同様にして、図4Aに示した工程により、下部電極22および下部導電層42の構成材料として、ニッケル箔等の金属箔51を用意するステップS101。次いで、第1の実施の形態と同様にして、同じく図4Aに示した工程により、この金属箔51の表面に対して、ラッピングポリッシング等により平滑化処理を行い、表面ラフネスを改善させるステップS102。続いて、第3の実施の形態と同様にして、図14Bに示した工程により、金属箔51の表面の全面に誘電層31を設けるステップS203。そののち、第3の実施の形態と同様にして、図14Cに示した工程により、誘電層31の上に、上部電極21および上部導電層41を形成するための導電材料層52を設けるステップS204。誘電層15の上に導電材料層52を設けたのち、レーザ加工により金属箔51と導電材料層52とを、連結部44を介して誘電層31を貫通して物理的につなげるステップS505。レーザ加工を行ったのち、第1の実施の形態と同様にして、図5Aに示した工程により、例えばエッチングにより、金属箔51を所定の形状に成形し、加工領域10Bの金属箔51を選択的に除去し、基板領域10Aのみに金属箔51を残存させる。これにより、機能領域10Cには薄膜キャパシタCsの下部電極22が形成され、金属箔51と導電材料層52とを物理的につなげた領域には、誘電層31および下部導電層42が積層された係留部10Eが形成されるステップS506。その際、係留部10Eは薄膜キャパシタCsとして寄与しない周辺領域10Dの一部なので、誘電層31がレーザ加工により焼損などのダメージを受け、下部導電層42金属箔51と導電材料層52とが連結部44を介して電気的に短絡ショートしていても問題は生じない。下部電極22および係留部10Eを形成したのち、第1の実施の形態と同様にして、図5Bないし図5Eに示した工程により、下部電極22および下部導電層42の裏面に、第3配線層L3を形成するための金属箔53を、樹脂層12を間にして貼り合わせる。金属箔53の貼り合わせを行ったのち、第1の実施の形態と同様にして、図6Aに示した工程により、例えばエッチングにより、導電材料層52を所定の形状に成形して、機能領域10Cに薄膜キャパシタCsの上部電極21を形成すると共に、係留部10Eに上部導電層41を形成するステップS507。これにより、機能領域10Cには、上部電極21および下部電極22の間に誘電層31を有する薄膜キャパシタCsが形成される一方、周辺領域10Dの一部に、上部導電層41および下部導電層42の間に誘電層31を有する係留部10Eが形成される。これと同時に、第1の実施の形態と同様にして、同じく図6Aに示した工程により、金属箔53を所定の形状に成形して第3配線層L3を形成するステップS108。金属箔51,53を成形したのち、第1の実施の形態と同様にして、図6Bないし図7Bに示した工程により、金属箔54,55の貼り合わせを行い、この金属箔54,55を所定の形状に成形して第1配線層L1および第4配線層L4を形成するステップS109。最後に、第1の実施の形態と同様にして、同じく図7Bに示した工程により、薄膜キャパシタCsの上部電極21および下部電極22に、例えばレーザ加工により、貫通ビア21A,22Aをそれぞれ接続する。以上により、図23に示した多層配線基板が完成する。また、この多層配線基板は、例えば、次のようにして製造することも可能である。図25は、この多層配線基板の他の製造方法の流れを表したものである。なお、第1の実施の形態と重複する工程については図4ないし図7を参照し、第3の実施の形態と重複する工程については図14を参照して説明する。また、この製造方法は、第1の実施の形態の多層配線基板を製造する場合に限られるものではないが、本実施の形態では例えば第1の実施の形態のように係留部10Eを外形線10Fに沿って設ける場合を例として説明する。まず、第1の実施の形態と同様にして、図4Aに示した工程により、下部電極22および下部導電層42の構成材料として、ニッケル箔等の金属箔51を用意するステップS101。次いで、第1の実施の形態と同様にして、同じく図4Aに示した工程により、この金属箔51の表面に対して、ラッピングポリッシング等により平滑化処理を行い、表面ラフネスを改善させるステップS102。続いて、第3の実施の形態と同様にして、図14Bに示した工程により、金属箔51の表面の全面に誘電層31を設けるステップS203。そののち、第3の実施の形態と同様にして、図14Cに示した工程により、誘電層31の上に、上部電極21および上部導電層41を形成するための導電材料層52を設けるステップS204。誘電層15の上に導電材料層52を設けたのち、第1の実施の形態と同様にして、図5Aに示した工程により、例えばエッチングにより、金属箔51を所定の形状に成形し、加工領域10Bの金属箔51を選択的に除去し、基板領域10Aのみに金属箔51を残存させる。これにより、機能領域10Cには薄膜キャパシタCsの下部電極22が形成されると共に、周辺領域10Dの一部に、誘電層31および下部導電層42が積層された係留部10Eが形成されるステップS605。下部電極22および係留部10Eを形成したのち、レーザ加工により、係留部10Eにおける下部導電層42と導電材料層52とを、連結部44を介して誘電層31を貫通して物理的につなげるステップS606。レーザ加工を行ったのち、第1の実施の形態と同様にして、図5Bないし図5Eに示した工程により、下部電極22および下部導電層42の裏面に、第3配線層L3を形成するための金属箔53を、樹脂層12を間にして貼り合わせる。なお、金属箔53の貼り合わせは、レーザ加工の前に行うことも可能である。金属箔53の貼り合わせを行ったのち、第1の実施の形態と同様にして、図6Aに示した工程により、例えばエッチングにより、導電材料層52を所定の形状に成形して、機能領域10Cに薄膜キャパシタCsの上部電極21を形成すると共に、係留部10Eに上部導電層41を形成するステップS607。これにより、機能領域10Cには、上部電極21および下部電極22の間に誘電層31を有する薄膜キャパシタCsが形成される一方、周辺領域10Dの一部に、上部導電層41および下部導電層42の間に誘電層31を有する係留部10Eが形成される。また、第1の実施の形態と同様にして、同じく図6Aに示した工程により、金属箔53を所定の形状に成形して第3配線層L3を形成するステップS108。金属箔51,53を成形したのち、第1の実施の形態と同様にして、図6Bないし図7Bに示した工程により、金属箔54,55の貼り合わせを行い、この金属箔54,55を所定の形状に成形して第1配線層L1および第4配線層L4を形成するステップS109。最後に、第1の実施の形態と同様にして、同じく図7Bに示した工程により、薄膜キャパシタCsの上部電極21および下部電極22に、例えばレーザ加工により、貫通ビア21A,22Aをそれぞれ接続する。以上により、図23に示した多層配線基板が完成する。あるいは、この多層配線基板は、例えば、次のようにして製造することも可能である。図26は、この多層配線基板の更に他の製造方法の流れを表したものである。なお、第1の実施の形態と重複する工程については図4ないし図7を参照し、第3の実施の形態と重複する工程については図14を参照して説明する。また、この製造方法は、第1の実施の形態の多層配線基板を製造する場合に限られるものではないが、本実施の形態では例えば第1の実施の形態のように係留部10Eを外形線10Fに沿って設ける場合を例として説明する。まず、第1の実施の形態と同様にして、図4Aに示した工程により、下部電極22および下部導電層42の構成材料として、ニッケル箔等の金属箔51を用意するステップS101。次いで、第1の実施の形態と同様にして、同じく図4Aに示した工程により、この金属箔51の表面に対して、ラッピングポリッシング等により平滑化処理を行い、表面ラフネスを改善させるステップS102。続いて、第3の実施の形態と同様にして、図14Bに示した工程により、金属箔51の表面の全面に誘電層31を設けるステップS203。そののち、第3の実施の形態と同様にして、図14Cに示した工程により、誘電層31の上に、上部電極21および上部導電層41を形成するための導電材料層52を設けるステップS204。誘電層15の上に導電材料層52を設けたのち、第1の実施の形態と同様にして、図5Aに示した工程により、例えばエッチングにより、金属箔51を所定の形状に成形し、加工領域10Bの金属箔51を選択的に除去し、基板領域10Aのみに金属箔51を残存させる。これにより、機能領域10Cには薄膜キャパシタCsの下部電極22が形成されると共に、周辺領域10Dの一部に、誘電層31および下部導電層42が積層された係留部10Eが形成されるステップS705。下部電極22および係留部10Eを形成したのち、第1の実施の形態と同様にして、図5Bないし図5Eに示した工程により、下部電極22および下部導電層42の裏面に、第3配線層L3を形成するための金属箔53を、樹脂層12を間にして貼り合わせる。金属箔53の貼り合わせを行ったのち、第1の実施の形態と同様にして、図6Aに示した工程により、例えばエッチングにより、導電材料層52を所定の形状に成形して、機能領域10Cに薄膜キャパシタCsの上部電極21を形成すると共に、係留部10Eに上部導電層41を形成するステップS706。これにより、機能領域10Cには、上部電極21および下部電極22の間に誘電層31を有する薄膜キャパシタCsが形成される一方、周辺領域10Dの一部に、上部導電層41および下部導電層42の間に誘電層31を有する係留部10Eが形成される。これと同時に、第1の実施の形態と同様にして、同じく図6Aに示した工程により、金属箔53を所定の形状に成形して第3配線層L3を形成するステップS707。上部電極21,上部導電層41および第3配線層L3を形成したのち、レーザ加工により、上部導電層41と下部導電層42とを、連結部44を介して誘電層31を貫通して物理的につなげるステップS708。金属箔51,53を成形したのち、第1の実施の形態と同様にして、図6Bないし図7Bに示した工程により、金属箔54,55の貼り合わせを行い、この金属箔54,55を所定の形状に成形して第1配線層L1および第4配線層L4を形成するステップS109。最後に、第1の実施の形態と同様にして、同じく図7Bに示した工程により、薄膜キャパシタCsの上部電極21および下部電極22に、例えばレーザ加工により、貫通ビア21A,22Aをそれぞれ接続する。以上により、図23に示した多層配線基板が完成する。なお、図26に示した製造方法において、変形例3と同様にして、図27に示したように、第1配線層L1および第4配線層L4を形成しステップS109、薄膜キャパシタCsが多層配線基板に内蔵されたのちにレーザ加工を行うステップS708ことも可能である。この多層配線基板では、係留部10Eにおける上部導電層41と下部導電層42とが、連結部44を介して誘電層31を貫通して物理的につながっているので、上部導電層41および下部導電層42の密着性が向上する。これにより、機能領域10Cにおいて薄膜キャパシタCsの上部電極21および下部電極22と誘電層31との界面での剥離が抑えられる。このように本実施の形態では、係留部10Eにおける上部導電層41と下部導電層42とを、誘電層31を貫通して物理的につなげるようにしている。よって、係留部10Eにおいて上部導電層41および下部導電層42の密着性を向上させ、機能領域10Cにおいて薄膜キャパシタCsの上部電極21または下部電極22と誘電層31との界面での剥離を抑えることが可能となる。変形例4なお、上記実施の形態では、係留部10Eにおいて、上部導電層41と下部導電層42とが、誘電層31を貫通して物理的につながっている場合について説明したが、本実施の形態と第1の実施の形態とを組み合わせることも可能である。例えば図28に示したように、係留部10Eにおいて、上部導電層41または下部導電層42の誘電層31に接する面のラフネスが、上部電極21または下部電極22の誘電層31に接する面のラフネスよりも大きく換言すれば、上部導電層41または下部導電層42の誘電層31に接する面が粗面部43とされており、かつ、上部導電層41と下部導電層42とが、誘電層31を貫通して物理的につながっていてもよい。係留部10Eは薄膜キャパシタCsとして寄与しない周辺領域10Dの一部であることから、ラフネス悪化工程において誘電層31がダメージを受けて例えばレーザ加工により焼損してしまって、上部導電層41と下部導電層42とが物理的につながり、電気的に短絡ショートしてしまっても問題は生じない。第7の実施の形態図29は、本開示の第7の実施の形態に係る多層配線基板の断面構成を表したものである。この多層配線基板7は、例えばインターポーザ基板として用いられるものであり、第1の実施の形態の薄膜キャパシタCsが内蔵された基板本体部71を有している。基板本体部71には、例えば外形線10Fに沿って、第1または第6の実施の形態と同様の係留部10Eが設けられている。基板本体部71の上面には、薄膜キャパシタ1の上方に、半導体素子72が実装されている。半導体素子71が実装された基板本体部71の上面は、保護膜73で被覆されている。また、図30に示したように、半導体素子72に代えて、ICチップ74などを実装することも可能である。この多層配線基板7は、例えば、第1,第3ないし第5の実施の形態と同様にして製造することができ、その作用および効果も第1または第6の実施の形態と同様である。第8の実施の形態図31は、本開示の第8の実施の形態に係る多層配線基板の断面構成を表したものである。この多層配線基板8は、例えば、PoPと呼ばれる多段に重ねられた構造のインターポーザ基板であり、第7の実施の形態に係る多層配線基板7を複数層例えば図31では二層重ねた構成を有している。本実施の形態では、半導体素子72と、多層配線基板7の基板本体部71に埋め込まれた薄膜キャパシタCsとの間の配線距離を最短にすることが可能となり、半導体素子72から見たパッケージ全体のインダクタンスを低減することが可能となる。第9の実施の形態図32は、本開示の第9の実施の形態に係る半導体装置の構成を表したものである。この半導体装置9は、例えばマザーボード80上に、DC/DC電源回路91と、バルクチップ92と、インターポーザ基板として第8の実施の形態に係る多層配線基板8とを実装したものである。マザーボード80は、第1配線層GNDL1および第2配線層電源供給配線L2を、樹脂層81,82,83を間にして積層した構成を有するプリント配線基板である。マザーボード80内部には、第1配線層L1および第2配線層L2と、それらの間の樹脂層82とにより、上記第1または第6の実施の形態に係る薄膜キャパシタCsおよび係留部10Eが構成されている。この半導体装置では、マザーボード80が上記実施の形態の多層配線基板により構成されているので、機能領域10Cにおいて薄膜キャパシタCsの上部電極21または下部電極22と誘電層31との界面での剥離が抑えられており、製品寿命が長くなる。以上、実施の形態を挙げて本開示を説明したが、本開示は上記実施の形態に限定されるものではなく、種々の変形が可能である。例えば、上記実施の形態では、周辺領域10Dの一部に係留部10Eを設ける場合について説明したが、係留部10Eは、周辺領域10Dの少なくとも一部に設けられていればよい。例えば、係留部10Eは、周辺領域10Dの全部に設けられていてもよい。また、上記実施の形態では、係留部10Eが上部導電層41および下部導電層42の間に誘電層31を積層した構成を有している場合について説明したが、係留部10Eは、誘電層31と下部導電層42とを積層した構成を有し、下部導電層42の誘電層31に接する面が粗面部43とされていてもよい。または、係留部10Eは、誘電層31と上部導電層41とを積層した構成を有し、上部導電層41の誘電層31に接する面が粗面部43とされていてもよい。更に、例えば、上記実施の形態では、多層配線基板または半導体装置の構成を具体的に挙げて説明したが、全ての構成要素を備える必要はなく、また、他の構成要素を更に備えていてもよい。なお、本技術は以下のような構成を取ることも可能である。1上部電極および下部電極の間に誘電層を有する薄膜キャパシタを備えた機能領域と、前記機能領域以外の周辺領域とを有し、前記周辺領域の少なくとも一部に、前記誘電層および導電層が積層された係留部が設けられ、前記導電層の前記誘電層に接する面のラフネスが、前記上部電極または前記下部電極の前記誘電層に接する面のラフネスよりも大きい多層配線基板。2前記誘電層は、前記機能領域と前記周辺領域との共通層として設けられている前記1記載の多層配線基板。3前記係留部が、外形線に沿って設けられている前記1または2記載の多層配線基板。4前記周辺領域に貫通孔が設けられており、前記係留部は、前記貫通孔を囲んで設けられている前記1ないし3のいずれか1項に記載の多層配線基板。5前記係留部は、上部導電層および下部導電層の間に前記誘電層を有し、前記上部導電層と前記下部導電層とが、前記誘電層を貫通して物理的につながっている前記1ないし4のいずれか1項に記載の多層配線基板。6金属箔の表面の一部のラフネスを悪化させる工程と、前記金属箔の表面に誘電層および導電材料層をこの順に積層する工程と、前記金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、前記ラフネスを悪化させた領域に、前記誘電層および下部導電層が積層された係留部を形成する工程と、前記導電材料層を成形することにより、前記薄膜キャパシタの上部電極を形成する工程とを含む多層配線基板の製造方法。7前記金属箔の表面の一部のラフネスを悪化させる工程の前に、前記金属箔の表面のうち少なくとも前記下部電極となる領域のラフネスを改善させる工程を含む前記6記載の多層配線基板の製造方法。8前記ラフネスを悪化させる手法として、レーザ加工を用いる前記6または7記載の多層配線基板の製造方法。9前記ラフネスを悪化させる手法として、薬液による粗化処理を用いる前記6または7記載の多層配線基板の製造方法。10金属箔の表面に誘電層および導電材料層をこの順に積層する工程と、レーザ加工により前記金属箔または前記導電材料層の前記誘電層に接する面の一部のラフネスを悪化させる工程と、前記金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、前記ラフネスを悪化させた領域に、前記誘電層および下部導電層が積層された係留部を形成する工程と、前記導電材料層を成形することにより、前記薄膜キャパシタの上部電極を形成すると共に、前記係留部に上部導電層を形成する工程とを含む多層配線基板の製造方法。11金属箔の表面に誘電層および導電材料層をこの順に積層する工程と、前記金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、前記誘電層および下部導電層が積層された係留部を形成する工程と、レーザ加工により前記係留部における前記下部導電層または前記導電材料層の前記誘電層に接する面のラフネスを悪化させる工程と、前記導電材料層を成形することにより、前記薄膜キャパシタの上部電極を形成する工程とを含む多層配線基板の製造方法。12金属箔の表面に誘電層および導電材料層をこの順に積層する工程と、前記金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、前記誘電層および下部導電層が積層された係留部を形成する工程と、前記導電材料層を成形することにより、前記薄膜キャパシタの上部電極を形成すると共に、前記係留部に上部導電層を形成する工程と、レーザ加工により前記係留部における前記上部導電層または前記下部導電層の前記誘電層に接する面のラフネスを悪化させる工程とを含む多層配線基板の製造方法。13上部電極および下部電極の間に誘電層を有する薄膜キャパシタを備えた機能領域と、前記機能領域以外の周辺領域とを有し、前記周辺領域の少なくとも一部に、上部導電層および下部導電層の間に前記誘電層を有する係留部が設けられ、前記上部導電層と前記下部導電層とが、前記誘電層を貫通して物理的につながっている多層配線基板。14金属箔の表面に誘電層および導電材料層をこの順に積層する工程と、レーザ加工により前記金属箔と前記導電材料層とを、前記誘電層を貫通して物理的につなげる工程と、前記金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、前記金属箔と前記導電材料層とを物理的につなげた領域に、前記誘電層および下部導電層が積層された係留部を形成する工程と、前記導電材料層を成形することにより、前記薄膜キャパシタの上部電極を形成すると共に、前記係留部に上部導電層を形成する工程とを含む多層配線基板の製造方法。15金属箔の表面に誘電層および導電材料層をこの順に積層する工程と、前記金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、前記誘電層および下部導電層が積層された係留部を形成する工程と、レーザ加工により前記係留部における前記下部導電層と前記導電材料層とを、前記誘電層を貫通して物理的につなげる工程と、前記導電材料層を成形することにより、前記薄膜キャパシタの上部電極を形成すると共に、前記係留部に上部導電層を形成する工程とを含む多層配線基板の製造方法。16金属箔の表面に誘電層および導電材料層をこの順に積層する工程と、前記金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、前記誘電層および下部導電層が積層された係留部を形成する工程と、前記導電材料層を成形することにより、前記薄膜キャパシタの上部電極を形成すると共に、前記係留部に上部導電層を形成する工程と、レーザ加工により前記係留部における前記上部導電層と前記下部導電層とを、前記誘電層を貫通して物理的につなげる工程とを含む多層配線基板の製造方法。17チップおよび多層配線基板を備え、前記多層配線基板は、上部電極および下部電極の間に誘電層を有する薄膜キャパシタを備えた機能領域と、前記機能領域以外の周辺領域とを有し、前記周辺領域の少なくとも一部に、前記誘電層および導電層が積層された係留部が設けられ、前記導電層の前記誘電層に接する面のラフネスが、前記上部電極または前記下部電極の前記誘電層に接する面のラフネスよりも大きい半導体装置。18チップおよび多層配線基板を備え、前記多層配線基板は、上部電極および下部電極の間に誘電層を有する薄膜キャパシタを備えた機能領域と、前記機能領域以外の周辺領域とを有し、前記周辺領域の少なくとも一部に、上部導電層および下部導電層の間に前記誘電層を有する係留部が設けられ、前記上部導電層と前記下部導電層とが、前記誘電層を貫通して物理的につながっている半導体装置。"