a半導体基板に溝を形成する工程、b前記溝内に絶縁膜を埋め込むことで、前記半導体基板にアクティブデバイス領域、複数の第1アクティブダミーパターン及び複数の第2アクティブダミーパターンを規定する分離領域を形成する工程、c前記アクティブデバイス領域に半導体素子を形成する工程、を有し、前記複数の第1アクティブダミーパターンは、それぞれ、同じ平面形状および同じ平面積を有し、且つ、第1ピッチで配置されており、前記複数の第2アクティブダミーパターンは、それぞれ、同じ平面形状および同じ平面積を有し、且つ、前記第1ピッチよりも大きい第2ピッチで配置されており、前記複数の第2アクティブダミーパターンの平面形状および平面積は、前記複数の第1アクティブダミーパターンの平面形状および平面積よりも大きく、前記複数の第1アクティブダミーパターンは、前記アクティブデバイス領域と隣接するように、第1方向および前記第1方向と異なる第2方向に沿って配置されており、前記複数の第2アクティブダミーパターンは、前記複数の第1アクティブダミーパターンを介して前記アクティブデバイス領域と隣接するように、前記第1方向および前記第2方向に沿って配置されており、前記複数の第2アクティブダミーパターンのうち少なくとも一部は、前記複数の第1アクティブダミーパターンを介さずに前記アクティブデバイス領域と隣接していることを特徴とする半導体装置の製造方法。請求項1に記載の半導体装置の製造方法において、前記b工程は、b1前記溝内を含む前記半導体基板上に前記絶縁膜を堆積する工程、b2CMP法によって前記絶縁膜を研磨することで、前記溝外部の前記絶縁膜を除去しつつ、前記溝内に絶縁膜を残す工程、を有することを特徴とする半導体装置の製造方法。請求項1または2の何れか1項に記載の半導体装置の製造方法において、前記複数の第1アクティブダミーパターン及び前記複数の第2アクティブダミーパターンは、前記半導体素子と電気的に接続されないことを特徴とする半導体装置の製造方法。請求項1~3の何れか1項に記載の半導体装置の製造方法において、前記絶縁膜は、酸化シリコン膜を含むことを特徴とする半導体装置の製造方法。請求項1~4の何れか1項に記載の半導体装置の製造方法において、前記複数の第1アクティブダミーパターンと前記複数の第2アクティブダミーパターンは、相似型であることを特徴とする半導体装置の製造方法。請求項1~5の何れか1項に記載の半導体装置の製造方法において、前記アクティブデバイス領域に隣接する前記複数の第1アクティブダミーパターンの一部と、前記アクティブデバイス領域に隣接する前記複数の第2アクティブダミーパターンとによって、前記アクティブデバイス領域が挟まれていることを特徴とする半導体装置の製造方法。請求項1~6に記載の半導体装置の製造方法において、前記半導体素子はメモリセルを構成していることを特徴とする半導体装置の製造方法。請求項1~7に記載の半導体装置の製造方法において、前記複数の第1アクティブダミーパターンおよび前記複数の第2アクティブダミーパターンは、同一の導電型を有することを特徴とする半導体装置の製造方法。請求項8に記載の半導体装置の製造方法において、前記導電型はp型であることを特徴とする半導体装置の製造方法。従来の半導体装置では、CMP法を用いた研磨により窒化膜5上の分離酸化膜7を除去するが、窒化膜5の研磨速度は遅いため、窒化膜5の形成領域の周辺では、窒化膜5の影響で研磨速度が減少する。逆に、図10aに示すような広い分離領域2トレンチ型分離酸化膜7aでは、研磨速度が速くなり、特に中央部でディッシングdishingによる膜厚の落ち込みが発生する。このため表面の平坦性が悪くなり、後工程でリソグラフィ技術を用いたパターニングが良好に行えないという問題点があった。さらに、図10bに示すように、広い分離領域2トレンチ型分離酸化膜7aに微細本番パターン1aが挟まれている場合、図11に示すように、トレンチ型分離酸化膜7aで研磨速度が速いために、オーバーポリッシュにより微細本番パターン1aの窒化膜5の一部もしくは全部を研磨してしまうこともあった。これにより、トレンチ型分離酸化膜7aの膜厚の落ち込みがさらに大きくなり、例えば、トランジスタ特性における逆ナロー効果によるしきい値の低下や、リーク電流の増大など素子の電気的特性の劣化を招くという問題点があった。上記のような問題点を改善するために、従来から、ダミーのアクティブ領域となるダミーパターンを分離領域2内に設けて、CMP法による研磨速度の均一性の向上を図るものがあった。図12および図13は従来の半導体装置の改善例を示す平面図であり、図9で示した半導体装置の分離領域2にダミーパターン8ダミーのアクティブ領域を配置したものである。図12では比較的小さなダミーパターン8aを、図13では比較的大きなダミーパターン8bを分離領域2内に敷き詰めるように配置した。CMP法による分離酸化膜7研磨の際、図12で示した場合には、小さなダミーパターン8aが密集した領域で研磨速度が遅くなり、断面図である図14に示すように、アンダーポリッシュによりダミーパターン8aの窒化膜5上に分離酸化膜7が残存することがある。このような場合には、分離酸化膜7だけでなく下層の窒化膜5および下敷き酸化膜4もその後の除去工程で除去されずに残存し、著しく表面平坦性を損ない、後工程でのパターニングが困難になる。また、図13で示した場合には、ダミーパターン8bが大きいために、本番パターン1の周辺で、配置できない領域がある。特に、微細本番パターン1aの周辺にダミーパターン8bがない場合、B13-B13線における断面図は図10bと同様であり、トレンチ型分離酸化膜7aで研磨速度が速いために、オーバーポリッシュにより微細本番パターン1aの窒化膜5の一部もしくは全部を研磨してしまうことがあった図11参照。これにより、上述したようにトレンチ型分離酸化膜7aの膜厚の落ち込みがさらに大きくなり素子の電気的特性の劣化を招く。この発明は、上記のような問題点を解消するために成されたものであって、分離領域にトレンチ型分離酸化膜を形成して素子分離する半導体装置において、分離酸化膜をCMP法を用いて研磨する際、研磨速度の均一性を向上してオーバーポリッシュやアンダーポリッシュを抑制し、表面平坦性の良好な信頼性の高い半導体装置を得ることを目的とする。この発明の一の局面に従う半導体装置の製造方法は、以下の工程を有する。a半導体基板に溝を形成する工程、b溝内に絶縁膜を埋め込むことで、半導体基板にアクティブデバイス領域、複数の第1アクティブダミーパターン及び複数の第2アクティブダミーパターンを規定する分離領域を形成する工程、cアクティブデバイス領域に半導体素子を形成する工程。複数の第1アクティブダミーパターンは、それぞれ、同じ平面形状および同じ平面積を有し、且つ、第1ピッチで配置されている。複数の第2アクティブダミーパターンは、それぞれ、同じ平面形状および同じ平面積を有し、且つ、第1ピッチよりも大きい第2ピッチで配置されている。複数の第2アクティブダミーパターンの平面形状および平面積は、複数の第1アクティブダミーパターンの平面形状および平面積よりも大きい。複数の第1アクティブダミーパターンは、アクティブデバイス領域と隣接するように、第1方向および第1方向と異なる第2方向に沿って配置されている。複数の第2アクティブダミーパターンは、複数の第1アクティブダミーパターンを介してアクティブデバイス領域と隣接するように、第1方向および第2方向に沿って配置されている。複数の第2アクティブダミーパターンのうち少なくとも一部は、複数の第1アクティブダミーパターンを介さずにアクティブデバイス領域と隣接している。この発明の他の局面に従う半導体装置は、半導体基板に電気的アクティブデバイス領域と、CMP法を用いて表面研磨したトレンチ型分離酸化膜から成る分離領域とが形成された装置構成であって、上記トレンチ型分離酸化膜パターンが所定の幅を超えて大きくならないように、該トレンチ型分離酸化膜パターンに囲まれるダミーのアクティブ領域となる面積の異なる複数種のダミーパターンを上記分離領域内に備え、該ダミーパターンを上記電気的アクティブデバイス領域のパターンとの位置関係に応じて面積を設定して規則的に配列したものである。上記他の局面に従う半導体装置は、電気的アクティブデバイスのパターンの遠方位置から該パターンに向かって比較的大きいダミーパターンを配置し、該電気的アクティブデバイスのパターン周辺にできた間隙に比較的小さいダミーパターンを挿入して配置したものであってもよい。また上記他の局面に従う半導体装置は、電気的アクティブデバイスのパターン周囲には比較的小さい面積のダミーパターンを配置し、これらの周囲にさらに比較的大きい面積のダミーパターンを配置したものであってもよい。また上記他の局面に従う半導体装置は、電気的アクティブデバイスの微細幅パターンの両側にトレンチ型分離酸化膜パターンを介してダミーパターンが配置され、上記トレンチ型分離酸化膜パターンの幅が、上記微細幅パターンの約1~10倍であってもよい。またこの発明のさらに他の局面に従う半導体装置の製造方法は、半導体基板上に酸化膜を介して窒化膜を形成した後、分離領域内の所定の領域に所定の深さのトレンチを形成し、上記分離領域内に上記トレンチ領域とダミーパターンとなるダミーのアクティブ領域とを形成する第1の工程と、上記トレンチを埋め込んで全面に分離酸化膜を堆積する第2の工程と、所定のパターン寸法よりも大きい上記ダミーパターン領域上の上記分離酸化膜を、該パターン端部領域を所定の幅で残存させて選択的にエッチングする第3の工程と、CMP法により上記窒化膜上の上記分離酸化膜を研磨して除去する第4の工程とを有するものである。以上のように、この発明の一実施例における半導体装置は、トレンチ型分離酸化膜パターンが所定の幅を超えて大きくならないように、該トレンチ型分離酸化膜パターンに囲まれるダミーのアクティブ領域となる面積の異なる複数種のダミーパターンを分離領域内に備え、該ダミーパターンを電気的アクティブデバイス領域のパターンとの位置関係に応じて面積を設定して規則的に配列したため、CMP法による分離酸化膜研磨の際、研磨速度の均一性が向上でき、表面平坦性が良好で信頼性の高い半導体装置が得られる。また上記一実施例において、電気的アクティブデバイスのパターン周囲には比較的小さい面積のダミーパターンを配置し、これらの周囲にさらに比較的大きい面積のダミーパターンを配置した場合、トレンチ型分離酸化膜パターンの幅が必要以上に大きくなることが確実に抑えられ、CMP法による分離酸化膜研磨の際、研磨速度の均一性が向上でき、表面平坦性が良好で信頼性の高い半導体装置が得られる。また上記一実施例において、電気的アクティブデバイスのパターンの遠方位置から該パターンに向かって比較的大きいダミーパターンを配置し、該電気的アクティブデバイスのパターン周辺にできた間隙に比較的小さいダミーパターンを挿入して配置した場合、トレンチ型分離酸化膜パターンの幅が必要以上に大きくなることが確実に抑えられ、CMP法による分離酸化膜研磨の際、研磨速度の均一性が向上でき、表面平坦性が良好で信頼性の高い半導体装置が得られる。また上記一実施例において、電気的アクティブデバイスの微細幅パターンの両側にトレンチ型分離酸化膜パターンを介してダミーパターンが配置され、上記トレンチ型分離酸化膜パターンの幅が、上記微細幅パターンの約1~10倍である場合、素子の電気的特性を劣化させることなく、表面平坦性が良好で信頼性の高い半導体装置が得られる。また他の実施例における半導体装置の製造方法は、半導体基板上に酸化膜を介して窒化膜を形成した後、分離領域内の所定の領域に所定の深さのトレンチを形成し、上記分離領域内に上記トレンチ領域とダミーパターンとなるダミーのアクティブ領域とを形成する第1の工程と、上記トレンチを埋め込んで全面に分離酸化膜を堆積する第2の工程と、所定のパターン寸法よりも大きい上記ダミーパターン領域上の上記分離酸化膜を、該パターン端部領域を所定の幅で残存させて選択的にエッチングする第3の工程と、CMP法により上記窒化膜上の上記分離酸化膜を研磨して除去する第4の工程とを有するため、表面平坦性が良好で信頼性の高い半導体装置が容易で確実に得られる。実施の形態1.以下、この発明の実施の形態1を図によって説明する。図1はこの発明の実施の形態1による半導体装置の平面図、図2aは図1のA1-A1線における断面図、図2bは図1のB1-B1線における断面図である。図において、9は素子形成される電気的アクティブデバイス領域のパターン以下、本番パターン9と称すで分離領域10に囲まれて配置される。特に、9aは電気的アクティブデバイス領域の微細幅パターン以下、微細本番パターン9aと称すである。11は分離領域10内に配置されたダミーのアクティブ領域となるダミーパターンで、11aは比較的小さなダミーパターン、11bは比較的大きなダミーパターンである。また、12は半導体基板、13はトレンチ型分離酸化膜である。図に示すように、本番パターン9を囲む分離領域10内に面積の異なる2種のダミーパターン1111a、11bを配置する。このダミーパターン11の配置方法は、まず、本番パターン9から離れた領域から大きなダミーパターン11bを敷き詰めるように規則的に配列させて、本番パターン9の近くまで配置する。例えば、18μm角のダミーパターン11bを20μmピッチでアレイする。本番パターン9の周辺で、大きなダミーパターン11bが配置できない隙間領域に、小さなダミーパターン11aを挿入し、規則的に配列させて配置する。例えば、3μm角のダミーパターン11aを5μmピッチでアレイする。このような半導体装置の素子分離工程を図3、図4を用いて説明する。図3は図2aに対応する部分、図4は図2bに対応する部分の工程をそれぞれ示す断面図である。まず、例えば10Ωcmの比抵抗を有するp型の単結晶シリコン等からなる半導体基板12上に下敷き酸化膜14を、例えば約10nmの膜厚で形成し、さらに窒化膜15を約0.1μmの膜厚で形成する。その後、本番パターン9とダミーパターン11とのアクティブ領域9、11を除く領域の窒化膜15を選択的にエッチング除去した後、窒化膜15マスクを用いて半導体基板12を約0.3μmの深さまでエッチングすることによりトレンチ16を形成する。次いで、トレンチ16内を埋め込んで全面にHDPハイデンシティプラズマ酸化膜から成る分離酸化膜13aを、例えば約0.4μmの膜厚で堆積した後、所定のパターン寸法より大きいアクティブ領域9、11の分離酸化膜13aをエッチングするためのレジストパターン17を分離酸化膜13a上に形成する。このレジストパターン17は、対象となるアクティブ領域9、11より、例えば約1.5μmアンダーサイシングして形成する図3a、図4a。次に、レジストパターン17をマスクとして分離酸化膜13aを窒化膜15に到達するまでエッチングして開口する。これにより、比較的広いアクティブ領域9、11、即ち、大きなダミーパターン11bおよび比較的広い本番パターン9の領域上の分離酸化膜13aは中央部が開口され端部13bのみが残存する。このときのエッチングは、ドライでもウェットでも良い。なお、微細本番パターン9a上に形成されるHDP酸化膜13cは図に示すように小さな三角形状となり、例えば、DRAM部のメモリセルなどの微細本番パターン9aの密集領域においても、小さな三角形状の多数のHDP酸化膜13cが密集する状態となる図3b、図4b。次にCMP法により分離酸化膜13aを研磨して窒化膜15上の分離酸化膜13aを除去してトレンチ16内のみに残存させ、トレンチ型分離酸化膜13を形成する図3c、図4c。次に、窒化膜15、下敷き酸化膜14を順次ウェットエッチングにより除去して、所定の処理を施して図2a、図2bで示した素子分離が完成する。この実施の形態では、本番パターン9から離れた領域から大きなダミーパターン11bを敷き詰めるように規則的に配列させて配置し、本番パターン9の周辺で、大きなダミーパターン11bが配置できない隙間領域に、小さなダミーパターン11aを挿入し、規則的に配列させて配置したため、トレンチ型分離酸化膜13の幅が所定の幅を超えて大きくならない。このため、CMP法による分離酸化膜13aを研磨する際、研磨速度が速くなることが抑えられ、ディッシングdishingによる膜厚の落ち込みが防止できる。また、微細本番パターン9aの両側のトレンチ型分離酸化膜13の幅も、小さなダミーパターン11aを挿入することにより狭く抑えられるので、オーバーポリッシュにより微細本番パターン9aの窒化膜15が研磨されるのが防止でき、隣接するトレンチ型分離酸化膜13aの膜厚の落ち込みも防止できて、トランジスタ特性における逆ナロー効果によるしきい値の低下や、リーク電流の増大など素子の電気的特性の劣化を招くことがなくなる。このような微細本番パターン9aの両側のトレンチ型分離酸化膜13の幅は、微細本番パターン9aの1~10倍程度が望ましく、CMP法による研磨速度の均一性が向上して上記のような効果が確実に得られる。さらに、大きなダミーパターン11bと小さなダミーパターン11aとを配置することにより、小さなダミーパターン11aが密集した領域がなくなり、CMP法による研磨速度の均一性が向上するため、アンダーポリッシュにより窒化膜15上に分離酸化膜13aが残存することが防止できる。大きなダミーパターン11bおよび比較的広い本番パターン9の領域上の分離酸化膜13aは、CMP法による研磨工程の前に、予めエッチングプリエッチングして中央部を開口しているため、容易に研磨できてアンダーポリッシュによる問題は無い。また、ダミーパターン11の配置によりアクティブ領域9、11の分離酸化膜13aと合わせた全体に対する面積占有率は、5割~8割程度の範囲で、本番パターン9の密集した領域と同等程度にできる。これにより、CMP法による研磨速度は、半導体基板12の面内全体において均一性がさらに向上する。上述したように、この実施の形態では、素子分離の際の分離酸化膜13aのCMP法による研磨の際、研磨速度の均一性が向上するため、表面平坦性が良好で信頼性の高い半導体装置が得られる。なお、ダミーパターン11の寸法は、小さなダミーパターン11aが本番パターン9の最小寸法の1~100倍程度、大きなダミーパターン11bが本番パターン9の最小寸法の10~1000倍程度の範囲で適宜設定して用い、矩形パターンに限らず、短冊形、かぎ型、あるいはラインandスペース形状でも良いが、プロセス制御が容易な規則的に配列されたものとする。また、分離酸化膜13aのプリエッチングマスクとなるレジストパターン17はアクティブ領域より約1.5μmのアンダーサイシングとしたが、アンダーサイシング量はこれに限るものではなく、プリエッチング後にアクティブ領域の端部に分離酸化膜13aが残存すればよい。さらに、分離酸化膜13aのプリエッチングは、窒化膜15表面に到達するまでとしたが、到達する前でプリエッチングを終了し、その後のCMP法による研磨工程で調整しても良い。実施の形態2.次に、上記実施の形態1による図1および図2で示した半導体装置の素子分離構造を、分離酸化膜にTEOS酸化膜を用いて形成したものについて、図5、図6に基づいて以下に説明する。図5は図2aに対応する部分、図6は図2bに対応する部分の素子分離工程をそれぞれ示す断面図である。まず、上記実施の形態1と同様に、半導体基板12上に下敷き酸化膜14、さらに窒化膜15を形成した後、本番パターン9とダミーパターン11とのアクティブ領域9、11を除く領域の窒化膜15を選択的にエッチング除去し、窒化膜15マスクを用いて半導体基板12にトレンチ16を形成する。次いで、トレンチ16内を埋め込んで全面にTEOS酸化膜から成る分離酸化膜13dを堆積した後、レジストパターン17aを分離酸化膜13d上に形成する。このレジストパターン17aは、所定のパターン寸法より大きいアクティブ領域9、11、および例えばDRAM部のメモリセルなど、微細本番パターン9aが密集した領域の分離酸化膜13dをエッチングするためのマスクパターンとして形成され、対象となる領域より、例えば約1.5μmアンダーサイシングして形成する図5a、図6a。次に、レジストパターン17aをマスクとして分離酸化膜13dを、窒化膜15表面が露出しないところの所定の深さまでエッチングして開口する。これにより、比較的広いアクティブ領域9、11、即ち、大きなダミーパターン11b、比較的広い本番パターン9および微細本番パターン9aの密集領域の分離酸化膜13dは、中央部が下地窒化膜15を露出しない程度に開口され端部13eが残存する。このときのエッチングは、ドライでもウェットでも良い図5b、図6b。この後、上記実施の形態1と同様に、CMP法により分離酸化膜13dを研磨して窒化膜15上の分離酸化膜13dを除去してトレンチ16内のみに残存させ、トレンチ型分離酸化膜13を形成する図5c、図6c。次に、窒化膜15、下敷き酸化膜14を順次ウェットエッチングにより除去して、所定の処理を施して図2a、図2bで示した素子分離が完成する。この実施の形態においても、上記実施の形態1と同様に、素子分離の際の分離酸化膜13dのCMP法による研磨の際、研磨速度の均一性が向上するため、表面平坦性が良好で信頼性の高い半導体装置が得られる。また、TEOS酸化膜から成る分離酸化膜13dのプリエッチングを比較的広いアクティブ領域9、11のみでなく微細本番パターン9aの密集領域でも行うものとした。これは、TEOS酸化膜13dでは、微細本番パターン9a上でも膜厚が減少することなく、微細本番パターン9aの密集領域では、微細本番パターン9a上のTEOS酸化膜13dが、隣接するトレンチ16上層にも延在して大きな面積のものとなってしまい、CMP法による研磨の際、アンダーポリッシュを招き易いためである。実施の形態3.次に、この発明の実施の形態3を説明する。図7はこの発明の実施の形態3による半導体装置の平面図、図8aは図7のA7-A7線における断面図、図8bは図7のB7-B7線における断面図である。図に示すように、本番パターン9を囲む分離領域10内に面積の異なる2種のダミーパターン1111a、11bを配置する。このダミーパターン11の配置方法は、まず、本番パターン9周囲に小さなダミーパターン11aを規則的に配列させる。例えば、3μm角のダミーパターン11aを5μmピッチでアレイする。本番パターン9とその周囲の小さなダミーパターン11aのさらに周囲に、大きなダミーパターン11bを敷き詰めるように規則的に配列させて配置する。例えば、18μm角のダミーパターン11bを20μmピッチでアレイする。このような半導体装置の素子分離工程は、分離酸化膜にHDP酸化膜13aを用いた場合は上記実施の形態1と同様に図3、図4参照、また、分離酸化膜にTEOS酸化膜13dを用いた場合は上記実施の形態2と同様に図5、図6参照行う。この実施の形態では、本番パターン9周囲に小さなダミーパターン11aを配置し、さらにその周囲に大きなダミーパターン11bを規則的に配列させて配置したため、トレンチ型分離酸化膜13の幅が所定の幅を超えて大きくならない。このため、上記実施の形態1および2と同様に、CMP法による分離酸化膜13a13dを研磨する際、研磨速度が速くなることが抑えられ、ディッシングdishingによる膜厚の落ち込みが防止できる。また、微細本番パターン9aの両側のトレンチ型分離酸化膜13の幅も、周囲に小さなダミーパターン11aが配置されているため狭く抑えられるので、オーバーポリッシュにより微細本番パターン9aの窒化膜15が研磨されるのが防止でき、素子の電気的特性の劣化を招くことがなくなる。さらに、大きなダミーパターン11bと小さなダミーパターン11aとを配置することにより、小さなダミーパターン11aが密集した領域がなくなり、アンダーポリッシュも防止できる。大きなダミーパターン11bおよび比較的広い本番パターン9の領域上の分離酸化膜13a13dは、CMP法による研磨工程の前に、予めエッチングプリエッチングして中央部を開口しているため、容易に研磨できてアンダーポリッシュによる問題は無い。上述したように、この実施の形態においても、上記実施の形態1および2と同様に、素子分離の際の分離酸化膜13a13dのCMP法による研磨の際、研磨速度の均一性が向上するため、表面平坦性が良好で信頼性の高い半導体装置が得られる。なお、上記実施の形態1~3では、ダミーパターン11は大小2種類のものとしたが、3種類以上にしても良く、上記実施の形態1のように、本番パターン9から遠方位置に一番大きいダミーパターン11を配置し、本番パターン9に向かってダミーパターン11の面積を徐々に小さいものを配置するか、あるいは、上記実施の形態3のように、本番パターン9の周囲に一番小さいダミーパターン11を配置し、遠方位置に向かってダミーパターン11の面積を徐々に大きいものを配置する。このように、本番パターン9との位置関係によってダミーパターン11の面積を設定して配置し、トレンチ型分離酸化膜13の幅が必要以上に大きくなることを抑えることにより、CMP法による分離酸化膜13a13dの研磨の際、研磨速度の均一性が向上でき、表面平坦性が良好で信頼性の高い半導体装置が得られる。