"集積回路であって、第1のダイと、第2のダイとを備え、前記第1のダイは、前記第2のダイの上部に積層され、複数のダイ間接続部をさらに備え、各々のダイ間接続部は、前記第1のダイと前記第2のダイとの間に配置された、前記第1のダイを前記第2のダイに結合するマイクロバンプを含み、前記第2のダイの上部に配置された第1のプローブパッドをさらに備え、前記第1のプローブパッドは、第1のマイクロバンプに結合され、前記第2のダイの上部に配置された第2のプローブパッドをさらに備え、前記第2のプローブパッドは、第2のマイクロバンプに結合され、前記第1のダイは、前記第1のマイクロバンプを前記第2のマイクロバンプに結合する内部接続部を確立するように構成される、集積回路。前記内部接続部は、固定される、請求項1に記載の集積回路。前記内部接続部は、コンフィギュレーションデータを前記第1のダイにロードすることによって、前記第1のダイのプログラム可能回路を用いて形成される、請求項1に記載の集積回路。前記第2のダイは、インターポーザであり、前記インターポーザは、本質的に、前記第1のダイを前記第1のプローブパッドまたは前記第2のプローブパッドのうちの少なくとも1つに結合する、少なくとも1つの受動金属層からなる、請求項1から3のいずれか1項に記載の集積回路。前記第2のダイは、前記第1のダイを前記第1のプローブパッドまたは前記第2のプローブパッドのうちの少なくとも1つに選択的に結合する、1以上のスイッチを含む能動構造体である、請求項1から3のいずれか1項に記載の集積回路。前記複数のダイ間接続部のうちの少なくとも1つは、前記第2のダイ内にスルーシリコンビアTSVを備え、前記TSVの第1の端部は、前記第1のマイクロバンプに結合されて、前記TSVの第2の端部は、前記第2のダイを通って、前記第1および第2のプローブパッドがその上に配置されている面とは反対側にある前記第2のダイの表面へと延在し、前記第1のプローブパッドは、前記TSVを用いて前記第1のマイクロバンプへと結合される、請求項1から5のいずれか1項に記載の集積回路。請求項1から6のいずれか1項に記載の集積回路をテストする方法であって、前記複数のダイ間接続部のうちの1つをテストするステップと、前記ダイ間接続部の前記テストするステップの間に故障が生じるか否かを検出するステップと、故障が生じたことを検出したことに応答して、前記マルチダイ集積回路を、故障のあるダイ間接続部を含むとして指定するステップとを備える、方法。前記第1のダイは、最初に、半永久的結合技術を用いて前記第2のダイに結合されて、前記方法は、前記マルチダイ集積回路が、故障のあるダイ間接続部を含むとして指定された場合に、前記ダイ間接続部を再処理するステップをさらに備える、請求項7に記載の方法。請求項1から6のいずれか1項に記載の集積回路をテストする方法であって、前記複数のダイ間接続部の各々をテストするステップと、前記ダイ間接続部の前記テストするステップの間に故障が生じるか否かを検出するステップと、故障が生じていないことを検出したことに応答して、前記第1のダイを、前記第2のダイに永久的に結合させるステップとを備える、方法。故障が生じるか否かを検出するステップは、テスト信号が前記第1のプローブパッドから前記第2のプローブパッドへと伝搬するか否かを判断するステップを備える、請求項7から9のいずれか1項に記載の方法。前記第2のダイは、前記第2のダイを通って延在する第1のスルーシリコンビアTSVを備え、前記第1のTSVは、第1の端部において前記第1のマイクロバンプに結合されるとともに、第2の端部において第1のパッケージバンプに結合されて、前記第2のダイは、さらに、前記第2のダイを通って延在する第2のTSVを備え、前記第2のTSVは、第1の端部において前記第2のマイクロバンプに結合されるとともに、第2の端部において第2のパッケージバンプに結合される、請求項1から5のいずれか1項に記載の集積回路。請求項11に記載の集積回路をテストする方法であって、前記複数のダイ間接続部のうちの1つをテストするステップと、前記ダイ間接続部の前記テストするステップの間に故障が生じるか否かを検出するステップと、故障が生じたことを検出したことに応答して、前記マルチダイ集積回路を、故障のあるダイ間接続部を含むとして指定するステップとを備える、方法。前記第1のダイは、最初に、半永久的結合技術を用いて前記第2のダイに結合されて、前記方法は、前記複数ダイ集積回路が、故障のあるダイ間接続部を含むとして指定された場合に、前記ダイ間接続部を再処理するステップをさらに備える、請求項12に記載の方法。請求項11に記載の集積回路をテストする方法であって、前記複数のダイ間接続部の各々をテストするステップと、前記ダイ間接続部の前記テストするステップの間に故障が生じるか否かを検出するステップと、故障が生じていないことを検出したことに応答して、前記第1のダイを、前記第2のダイに永久的に結合させるステップとを備える、方法。故障が生じるか否かを検出するステップは、前記第1のパッケージバンプに与えられたテスト信号が、前記第2のパッケージバンプへと伝搬するか否かを判断するステップを備える、請求項12から14のいずれか1項に記載の方法。マルチダイICの使用は、最終製品についての歩留まりを高めることができるが、マルチダイICは、さらに完全なテストを実行する必要がある。たとえば、マルチダイIC構造を形成するために組合される異なるダイの間の接続は、強固で信頼性のあるものでなければならない。そうでなければ、マルチダイIC全体が、各々の構成要素のダイによって、使用不可能となる。概要この明細書の中で開示される1以上の実施の形態は、集積回路ICに関し、より特定的には、複数のダイを含むICをテストすることに関する。1つの実施の形態に従うと、集積回路は、第1のダイと、第2のダイとを備え、第1のダイは、第2のダイの上部に積層される。集積回路は、複数のダイ間接続部と、第2のダイの上部に配置された第1のプローブパッドと、第2のダイの上部に配置された第2のプローブパッドとをさらに備える。各々のダイ間接続部は、第1のダイと第2のダイとの間に配置された、第1のダイを第2のダイに結合するマイクロバンプを含む。第1のプローブパッドは、第1のマイクロバンプに結合され、第2のプローブパッドは、第2のマイクロバンプに結合され、第1のダイは、第1のマイクロバンプを第2のマイクロバンプに結合する内部接続を確立するように構成される。いくつかの実施の形態では、内部接続は、固定される。他の実施の形態では、内部接続は、コンフィギュレーションデータを第1のダイにロードすることによって、第1のダイのプログラム可能回路を用いて形成される。いくつかの実施の形態では、第2のダイは、インターポーザであり、インターポーザは、本質的に、第1のダイを第1のプローブパッドまたは第2のプローブパッドのうちの少なくとも1つに結合する、少なくとも1つの受動金属層からなる。第2のダイは、第1のダイを第1のプローブパッドまたは第2のプローブパッドのうちの少なくとも1つに選択的に結合する、1以上のスイッチを含む能動構造体である。いくつかの実施の形態では、複数のダイ間接続部のうちの少なくとも1つは、第2のダイ内にスルーシリコンビアTSVを備える。TSVの第1の端部は、第1のマイクロバンプに結合されて、TSVの第2の端部は、第2のダイを通って、第1および第2のプローブパッドがその上に配置されている面とは反対側にある第2のダイの表面へと延在する。第1のプローブパッドは、TSVを用いて前記第1のマイクロバンプへと結合される。これらの集積回路をテストする方法もまた開示される。方法は、複数のダイ間接続部のうちの1つをテストするステップと、ダイ間接続部のテストするステップの間に故障が生じるか否かを検出するステップと、故障が生じたことを検出したことに応答して、マルチダイ集積回路を、故障のあるダイ間接続部を含むとして指定するステップとを備える。第1のダイは、最初に、半永久的結合技術を用いて前記第2のダイに結合されてもよい。方法は、マルチダイ集積回路が、故障のあるダイ間接続部を含むとして指定された場合に、ダイ間接続部を再処理するステップをさらに備えてもよい。これらの集積回路をテストする別の方法は、複数のダイ間接続部の各々をテストするステップと、ダイ間接続部のテストするステップの間に故障が生じるか否かを検出するステップと、故障が生じていないことを検出したことに応答して、第1のダイを、第2のダイに永久的に結合させるステップとを備える。故障が生じるか否かを検出するステップは、テスト信号が第1のプローブパッドから第2のプローブパッドへと伝搬するか否かを判断するステップを備えることができる。いくつかの実施の形態において、第2のダイは、第2のダイを通って延在する第1のスルーシリコンビアTSVを備え、第1のTSVは、第1の端部において第1のマイクロバンプに結合されるとともに、第2の端部において第1のパッケージバンプに結合される。第2のダイは、さらに、第2のダイを通って延在する第2のTSVを備え、第2のTSVは、第1の端部において第2のマイクロバンプに結合されるとともに、第2の端部において第2のパッケージバンプに結合される。これらの集積回路は、複数のダイ間接続部のうちの1つをテストするステップと、ダイ間接続部のテストするステップの間に故障が生じるか否かを検出するステップと、故障が生じたことを検出したことに応答して、マルチダイ集積回路を、故障のあるダイ間接続部を含むとして指定するステップとによってテストされてもよい。いくつかの実施の形態において、第1のダイは、最初に、半永久的結合技術を用いて第2のダイに結合されて、方法は、複数ダイ集積回路が、故障のあるダイ間接続部を含むとして指定された場合に、ダイ間接続部を再処理するステップをさらに備える。別の方法は、複数のダイ間接続部の各々をテストするステップと、ダイ間接続部のテストするステップの間に故障が生じるか否かを検出するステップと、故障が生じていないことを検出したことに応答して、第1のダイを、第2のダイに永久的に結合させるステップとを備える。故障が生じるか否かを検出するステップは、第1のパッケージバンプに与えられたテスト信号が、第2のパッケージバンプへと伝搬するか否かを判断するステップを備える。1以上の他の実施の形態は、マルチダイICをテストする方法を含むことができる。方法は、マルチダイICのダイ間接続をテストするステップを含むことができ、ダイ間接続は、第1のダイを第2のダイに結合させるマイクロバンプを含む。方法はまた、ダイ間接続部のテストするステップの間に故障が生じるか否かを検出するステップを含むことができる。故障が生じたことを検出したことに応答して、マルチダイ集積回路は、故障のあるダイ間接続部を含むとして指定されることができる。方法は、第2のダイを選択して、本質的に少なくとも1つの受動金属層からなるインターポーザとするステップを含むことができる。ダイ間接続をテストするステップは、第2のダイの上部に配置された第1のプローブパッドを設けることができる。第1のプローブパッドは、第1のダイを第2のダイに結合させる第1のマイクロバンプに結合される。第2のプローブパッドを設けて、第2のダイの上部に配置することができる。第2のプローブパッドは、第1のダイを第2のダイに結合させる第2のマイクロバンプに結合されることができる。方法は、第1のダイの中で、第1のマイクロバンプを第2のマイクロバンプに結合させる内部接続を確立することができる。故障が生じるか否かを検出するステップは、テスト信号が第1のプローブパッドから第2のプローブパッドへと伝搬するか否かを判断するステップを含むことができる。ダイ間接続をテストするステップは、また、第2のダイの上部に第1のダイを配置するステップを含むことができる。第2のダイは、第1のマイクロバンプを介して第1のダイに結合される第1のスルーシリコンビアTSVと、第2のマイクロバンプを介して第1のダイに結合される第2のTSVとを含む。第1のダイの中で、第1のマイクロバンプを第2のマイクロバンプに結合させる内部接続を確立することができる。故障が生じるか否かを検出するステップは、第1のTSVに与えられたテスト信号が、第2のTSVへと伝搬するか否かを判断するステップを含むことができる。1以上の局面において、第1のTSVは、第1のTSVの第1の端部において第1のマイクロバンプに結合されることができるとともに、第1のTSVの第2の端部において第1のパッケージバンプに結合されることができる。第2のTSVは、第2のTSVの第1の端部において第2のマイクロバンプに結合されることができるとともに、第2のTSVの第2の端部において第2のパッケージバンプに結合されることができる。したがって、故障が生じるか否かを検出するステップは、第1のパッケージバンプに与えられたテスト信号が、第2のパッケージバンプへと伝搬するか否かを判断するステップを含むことができる。ダイ間接続をテストするステップは、さらに第1のプローブパッドと、第2のダイの上部に配置された第2のプローブパッドとを設けるステップを含むことができる。第1のプローブパッドは第1のTSVに結合されることができる。第2のプローブパッドは第2のTSVに結合されることができる。ダイ間接続をテストするステップは、さらに第2のダイの上部に配置された第1のプローブパッドを設けるステップを含むことができる。第1のプローブパッドは第1のマイクロバンプに結合されることができる。TSVを第2のダイの中に設けることができる。TSVの第1の端部は、第2のマイクロバンプに結合されることができる。第1のダイの中では、第1のマイクロバンプを第2のマイクロバンプに結合させる内部接続を確立することができる。故障が生じるか否かを検出するステップは、テスト信号が、第1のプローブパッドからTSVへと伝搬するか否かを判断するステップを含むことができる。前記第1のダイは、半永久的結合技術を用いて第2のダイに結合されることができる。その場合、マルチダイ集積回路が、故障のあるダイ間接続部を含むとして指定された場合に、ダイ間接続部を再処理することができる。1以上の他の実施の形態は、ICを含むことができる。ICは、第1のダイと、第2のダイと、第1のダイを第2のダイに結合させる複数のダイ間接続部を含むことができる。ICは、また、複数のプローブパッドを含むことができる。各々のプローブパッドは、ダイ間接続部に結合される。1以上の局面において、複数のプローブパッドは、第2のダイの少なくとも1つの端部に沿って分配することができる。1以上の他の局面において、複数のプローブパッドは、第2のダイの各々の端部に沿って分配されて第1のダイを包囲することができる。第1のダイは、第2のダイの上部に配置することができる。したがって、ICは、第2のダイの上部に第3のダイを配置することができる。第1のダイと第3のダイとは、実質的に同じ水平面にあることができる。プローブパッドの少なくとも1つが第1のダイと第3のダイとの間に位置することができる。1以上の他の実施の形態は、第1のダイと、第2のダイとを有するICを含むことができ、第1のダイは、第2のダイの上部に積層される。ICは、複数のダイ間接続部をさらに含むことができ、各々のダイ間接続部は、第1のダイと、第2のダイとの間に配置された、第1のダイを第2のダイに結合するマイクロバンプを含む。ICは、第2のダイの上部に配置された第1のプローブパッドを含むことができ、第1のプローブパッドは、第1のマイクロバンプに結合されることができる。ICは、第2のダイの上部に配置された第2のプローブパッドを含むことができ、第2のプローブパッドは、第2のマイクロバンプに結合されることができる。第1のダイは、第1のマイクロバンプを第2のマイクロバンプに結合する内部接続を確立するように構成されることができる。1以上の局面において、内部接続は、固定されることができる。内部接続は、コンフィギュレーションデータを第1のダイにロードすることによって、第1のダイのプログラム可能回路を用いて形成されることができる。第1のダイは、半永久的結合技術を用いて第2のダイに結合されることができる。たとえば、複数のダイ間接続部が故障がないfaultfreeことが判断される後にのみ、第1のダイを第2のダイに永久的に結合することができる。複数のダイ間接続部の1以上は、第2のダイの中にTSVを含むことができる。TSVの第1の端部は、第1のマイクロバンプに結合されることができる。TSVの第2の端部は、第2のダイを通って、第1および第2のプローブパッドがその上に配置されている面とは反対側にある第2のダイの表面へと延在する。第1のプローブパッドはTSVを用いて結合することができる。詳細な説明明細書は新規であるとみなされる1以上の実施の形態の特徴を定義する請求項で結論づけられるが、1以上の実施の形態は図面とともに明細書を考慮するためのより良い理解となるであろう。求められるように、1以上の実施の形態はこの明細書の中で開示される。しかしながら、1以上の実施の形態は、単に発明の構成の例であり、それはさまざまな形態で実施可能であるということが理解されるべきである。したがって、この明細書の中で開示される具体的な構造および機能の詳細は、制限されるものと解釈するべきではなく、単に当業者に仮想的にいずれかの適切な詳細な構造で1以上の実施の形態を実行するための教示の代表的な根拠として解釈されるべきである。さらに、本明細書の中で用いられる用語および文言は、制限することを意図するものではなく、この明細書の中で開示される1以上の実施形態の理解可能な説明を与えることを意図するものである。この明細書の中で開示される1以上の実施の形態は、集積回路ICに関し、より特定的には、複数のダイを含むICこの明細書においてマルチダイICと呼ばれるをテストすることに関する。この明細書の中で開示された1以上の実施の形態に従うと、マルチダイICのダイの間の通信を容易にする物理的接続がテスト可能である。ダイ間接続部のテストおよび故障のあるダイ間接続部の特定を容易にするさまざまなテスト技術が開示される。ダイ間接続部のテストを容易にする回路構造もまた開示される。従来のマルチダイICは、通常は小さいサイズのダイを用いて形成される。その結果、それらのダイがともに結合されるときに形成される多数のダイ間接続部が典型的には非常に小さいので、ダイ間接続がテストされない。たとえば、従来のマルチダイICは、制限された数のダイ間接続部のみを通じて接続された小さなダイサイズを用いて構築される。そのような場合、ダイ間接続部およびダイ間接続部を生成するために用いられる構造の独立したテストは実行されないが、その理由は、個々のダイのコストが非常に小さくてマルチダイIC全体のコストも、ダイ間接続部における故障によってマルチダイICを廃棄する必要がある場合に、ほとんど重要ではない。しかしながら、マルチダイICがより大きく、より高価なダイのサイズを用いて生成される場合、故障のあるダイ間接続部の結果により1つのダイを放棄するとしても、コストを要することになり得る。その理由は良好であるか、あるいは故障のないことが知られている、2以上の大きくてより高価なダイが事実上廃棄されるためである。さらに、マルチダイICを形成するために、2以上の大きなダイを結合するときに形成されるダイ間接続部の数は著しく大きくなる。ダイ間接続部の数が大きくなることは、テストのさらなる時間および費用を要することになる。たとえば、ダイサイズが大きくなると、より小さい従来のマルチダイICで典型的に見られるダイ間接続部の数に比べて、ダイ間接続部の数はほぼ100倍になり得る。図1は、この明細書の中で開示される1以上の実施の形態に従うマルチダイIC100を示す第1のブロック図である。示されるように、マルチダイIC100は、インターポーザ115の上表面に配置されたダイ105およびダイ110を含む。たとえば、ダイ105およびダイ110は、インターポーザ115に直接に物理的に接触可能であるか、あるいは1以上の回路構造を含み得る1以上の介在するIC製造プロセス層を介して結合可能である。ダイ105および110の各々は、任意のさまざまな異なる種類の回路またはチップを実現することができる。たとえば、ダイ105および110の各々は、メモリ、プロセッサまたはプログラマブルICとして実現可能である。別の例において、ダイ105はメモリを実現することができ、ダイ110はプロセッサまたはプログラマブルICを実現することができる。さらに別の例において、ダイ105および110の一方または両方は、特定用途ICまたは混合信号ICを実現することができる。提示された例は例示の目的であり、この明細書の中で開示された1以上の実施の形態を制限することを意図するものではない。プログラマブルICは、特定のロジック機能を実行するようにプログラム可能な周知の種類の集積回路である。プログラマブルICの一種であるフィールドプログラマブルゲートアレイFPGAは、典型的には、プログラマブルタイルのアレイを含む。これらのプログラマブルタイルは、たとえば、入力/出力ブロックinputoutputblockIOBと、コンフィギュラブルロジックブロックconfigurablelogicblockCLBと、専用ランダムアクセスメモリブロックdedicatedrandomaccessmemoryblockBRAMと、乗算器と、デジタル信号処理ブロックdigitalsignalprocessingblockDSPと、プロセッサと、クロックマネージャと、遅延ロックループdelaylockloopDLLとなどを含み得る。各プログラマブルタイルは典型的には、プログラマブルインターコネクトおよびプログラマブルロジックの双方を含む。プログラマブルインターコネクトは、典型的には、プログラマブルインターコネクトポイントprogrammableinterconnectpointsPIPによって相互接続されたさまざまな長さの多数のインターコネクト配線を含む。プログラマブルロジック回路は、たとえば、関数発生器、レジスタ、算術論理などを含み得るプログラマブル要素を用いてユーザが設計したロジックを実現する。プログラマブルインターコネクト回路およびプログラムロジック回路は、典型的には、プログラマブル要素の構成方法を規定する内部コンフィギュレーションメモリセルにコンフィギュレーションデータのストリームを、プログラム可能な要素を構成する方法を定義する内部コンフィグレーションメモリセルにロードすることによってプログラムされる。コンフィギュレーションデータは、外部デバイスによって、メモリからたとえば外部のPROMから読出されたり、FPGAに書込まれたりすることが可能である。その結果、個々のメモリセルの集団的な状態がFPGAの機能を決定する。他の種類のプログラマブルICは、コンプレックスプログラマブルロジックデバイスcomplexprogrammablelogicdeviceCPLDである。CPLDは2以上の機能ブロックを含む。機能ブロックは、互いに接続されるとともに、インターコネクトスイッチマトリックスによって入力/出力I/O資源に接続される。CPLDの各機能ブロックは、プログラマブルロジックアレイprogrammablelogicarrayPLAおよびプログラマブルアレイロジックprogrammablearraylogicPALデバイスで用いられる構造と同様の2レベルのAND/OR構造を含む。CPLDでは、コンフィギュレーションデータは、典型的に不揮発性メモリにオンチップで格納される。いくつかのCPLDでは、コンフィギュレーションデータは不揮発性メモリにオンチップで格納され、その次に初期コンフィギュレーションプログラミングシーケンスの一部として揮発性メモリにダウンロードされる。これらのプログラマブルICのすべてにおいて、デバイスの機能性は、その目的のためにデバイスに与えられるデータビットによって制御される。データビットは、揮発性メモリたとえばFPGAおよびいくつかのCPLDのように静的メモリセル、不揮発性メモリたとえばいくつかのCPLDにおけるフラッシュメモリ、あるいは如何なるその他の種類のメモリセルにも格納することができる。他のプログラマブルICは、デバイス上のさまざまな要素をプログラマブルに相互接続する金属層などのプロセシング層を利用してプログラムされる。これらのプログラマブルICは、マスクプログラマブルデバイスとして知られている。プログラマブルICは、たとえば、ヒューズ技術あるいはアンチヒューズ技術などを用いる他の方法で実現することもできる。プログラマブルICという用語は、これらのデバイスを含むがこれらに限定されるものではなく、部分的にしかプログラマブルでないデバイスを包括的に含む。たとえば、プログラマブルICの一種は、ハードコードされたトランジスタロジックと、それらハードコードされたトランジスタロジックをプログラムマブルに相互接続するプログラマブルスイッチファブリックとの組合せを含む。図1を参照して、たとえば、ダイ105,ダイ110または、ダイ105,110の両方は、プログラマブルICとして実現可能である。続いて図1では、ダイ105の選択されたパッドをダイ110の選択されたパッドと結合することによって、インターポーザ115は、ダイ105とダイ110とを通信可能に結合することができる。この場合には、ダイ105とダイ110との間の接続はインターポーザ115によって容易になるが、ダイ間接続部と呼ぶことができる。ダイ間接続部は、第1のダイにおいて始まり、第1のダイと第2のダイとの間の境界を横切る信号経路を参照する。ダイ間接続部は、さらにダイの間の境界を横切ることが可能であり、第3のダイへと続くかあるいは第2のダイから第1のダイへとループバックするかのいずれかである。2つのダイの間の境界を横切る場合、その境界はダイ105とダイ110との間、ダイ105とインターポーザ115との間、ダイ110とインターポーザ115との間、あるいはそれらの任意の他の組合せとの間に形成されるが、ダイ間接続部は、通信可能に2つのダイを結合するために用いられる特定の回路構造を含む。図示の目的のため、2つのダイのみがインターポーザ115の上部に示される。しかしながら、この明細書の中で説明される1以上の実施の形態は、インターポーザ115の上に配置されたダイの数によって制限されることを意図するものではない。たとえば、3以上のダイをインターポーザ115の上部に配置することができる。さらに、他のマルチダイ構成を用いることができ、この明細書の中でより詳細に説明されるであろう。マルチダイIC110は、さらに、複数のプローブパッド120を含むことができる。プローブパッド120の各々は、インターポーザ115に配置することができる。プローブパッド120の異なる1つの接続は、残りの図を参照してより詳細に説明されるであろう。プローブパッド120は、インターポーザ115の上部表面に分配することができる。示されるように、プローブパッド120はダイ105とダイ110とがその上に配置される、同じ表面に配置される。したがって、ダイ105と、ダイ110と、プローブパッド120とは、インターポーザ115の上部表面と平行な、同じ水平面内に実質的に実現することができる。プローブパッド120は、さまざまな異なる構成で配置することが可能であり、その構成は、たとえばインターポーザ115の外側の端部に配置される。たとえば、プローブパッド120は、ダイ105およびダイ110の各々を囲むとともに、ダイ105およびダイ110との間に配置することができる。プローブパッド120はインターポーザ115の上部表面にわたり分配されるように示されるが、プローブパッド120は、より制限された方式で分配されることができる。たとえばプローブパッド120は、インターポーザ115の1つの端部にのみに沿って、またはインターポーザ115の2つの端部のみに沿って、またはインターポーザ115の3つの端部のみに沿って、またはインターポーザ115の4つすべての端部に沿って分配されることができる。これらの例の各々において、プローブパッド120はダイ105とダイ110との間に配置可能であるか、または配置されていなくてもよい。インターポーザ115の上にプローブパッド120が存在することは、ダイ105および/またはダイ110の上のさらなるプローブパッド図示せず、またはインターポーザ115内のみの選択された特徴、たとえばダイ間接続部以外の特徴をテストするための専用のさらなるプローブパッド図示せずの使用を除外するものではない。しかしながら、そのようなプローブパッドは、別の分類のプローブパッド、したがって、プローブパッド120とは独立であると考えられるべきであり、ダイ間接続部の、より直接のテストを容易にする。1以上の実施の形態において、インターポーザ115にわたるプローブパッド120の分配は、マルチダイIC100における電力の分配を改善することができる。たとえば、より大きなダイの中では、ダイの周辺から電力が供給される場合、ダイの周辺からダイの中心にかけて電圧降下が現れ得る。プローブパッド120の分配は、各々のダイ、たとえばダイ105および/またはダイ110にわたり見られる電圧降下の大きさを低減することができる。インターポーザ115の周囲にプローブパッド120を追加することは、プローブパッド120と結合された電源および接地グリッドにより、マルチダイIC100においてパッドからトランジスタへの有効な抵抗を低減することができる。有効な抵抗の低減は、パッドからトランジスタへの電圧降下を、より少なくすることに置換えられる。図2は、この明細書の中で開示される1以上の他の実施形態に従うマルチダイICの第1の断面側面図である。図2は、図1の切断線2に沿った断面で図1のマルチダイIC100を示す。したがって、この明細書を通じて同じ要素を参照するために、同じ符号が用いられるであろう。インターポーザ115は、IC製造プロセスの1以上の層で形成されたダイとして実現される。インターポーザ115は、少なくとも1つの金属層を含むことができるが、適切な絶縁層または非導電層によって分離された複数の金属層を含むこともできる。金属層は、それらの場合には、ダイ105の選択されたパッドをダイ110の選択されたパッドに結合させるダイ間ワイヤ205を実現する。1以上の実施の形態において、インターポーザ115は、ダイ間ワイヤ205がその中で実現される、完全に受動的な構造として構成されることができる。1以上の他の実施の形態において、インターポーザ115は、1以上の能動素子を含むことができ、したがって能動的構造とみなすことができる。この明細書の中で説明される1以上の実施の形態は、受動的インターポーザまたは能動的インターポーザのいずれかであると制限することを意図するものではない。1以上の実施の形態において、インターポーザ115は、ダイ105とダイ110との間の必要な信号伝達を実現するために確保された第3のダイとみなすことができる。ダイ105とダイ110とは、複数のマイクロバンプ210を介してインターポーザ115と結合することができる。マイクロバンプ210は、一般的には、ダイ105およびダイ110の各々のパッド図示せずをインターポーザ115のパッド図示せずに電気的に結合させるはんだボールである。マイクロバンプ210に結合されるインターポーザ115のパッドは、ダイ間ワイヤ205またはスルーシリコンビアTSV215に結合することができる。ダイ間ワイヤ205は、異なるダイを結合させる、インターポーザ115の中の有効的に長い配線である。たとえば、ダイ間ワイヤ205は、ダイ110の1以上のパッドで、ダイ105の1以上のパッドを結合させることができる。示されるように、ダイ間ワイヤ205は上部表面の直下、たとえばインターポーザ115の内部に配置することができる。各々のダイ間ワイヤ205の垂直方向部分と比べて、各々のTSV215はインターポーザ115を完全に通って延びることができ、インターポーザ115の上部表面の直下に配置されたパッドからインターポーザ115の下部表面を通じて露出するパッドへと通じて延在することができる。各々のTSV215は、ダイ105またはダイ110のうちの1つのパッドを、たとえばマイクロバンプ210を通じて複数のパッケージバンプ220のうちの1つに結合させることができる。パッケージバンプ220は、C4バンプとも呼ばれるが、一般的にはインターポーザ115の下部のパッドを、マルチダイIC100のパッケージに結合させて、それによりパッケージの外部ピンに結合させるはんだボールである。ダイ105の1以上のパッドおよびダイ110の1以上のパッドは、マイクロバンプ210とのパッドの結合によって、マルチダイIC100のパッケージの外部ピンに結合することができ、TSV215、パッケージバンプ220、および外部パッケージピンに結合させることができる。ダイ105、ダイ110およびインターポーザ115は、たとえば各々が別々のウェハの一部として別々に製造することができる。ダイ105、ダイ110およびインターポーザ115は、まだウェハの形態である間、たとえばダイシングされる前およびダイ105とダイ110とをインターポーザ115の上部表面にボンディングする前にテストすることができる。まだウェハの形態でのテストは、既知の不良ダイがマルチダイIC100を実現するためには用いられないことを確実にする。したがって、ダイ105およびダイ110の各々は既知の良品ダイである。テストによって既知の良品ダイと決定されたダイのみがインターポーザによって結合することができる。図3は、この明細書の中で開示される1以上の他の実施の形態に従うマルチダイICの第2の断面側面図である。図3は、マルチダイIC100の1以上のプローブパッド120がダイ間ワイヤ205に結合されてダイ間接続部のテストを容易にするテスト例を示す。図3は、ダイ105、ダイ110およびインターポーザ115の各々が既知の良品ダイつまり故障がないというテストの場合を示す。ダイ105とダイ110とはダイシングされてインターポーザ115の上に実装することができる。インターポーザ115は、ウェハ形態で存在することができる。その代わりに、インターポーザ115をダイシングすることもできる。示されるように、プローブパッド120Aは、パッド結合回路305を通じてダイ間ワイヤ205Aに結合することができる。プローブパッド120Bは、パッド結合回路310を通じてダイ間ワイヤ205Bに結合することができる。インターポーザ115が受動的構造または能動的構造のいずれとして実現されるかに依存して、パッド結合回路305とパッド結合回路310とは、受動的構造、たとえばワイヤ、コンデンサなどとして実現可能であるか、または能動的構造と受動的構造との組合せ、たとえばプローブパッドを目的のダイ間ワイヤに選択的に結合する1以上のスイッチとして実現することができる。図3は、ダイ110をインターポーザ115に結合させるとともに通信可能に結合させるマイクロバンプ210がテストされるテスト例を示す。ダイ110は、ダイ間ワイヤ205Aとダイ間ワイヤ205Bとの間の内部接続315を形成するように構成することができる。たとえば、1以上の実施の形態において、ダイ110がプログラマブルICとして実現される場合には、コンフィギュレーションデータがダイ110へとロードされて、プログラマブルICの内部で利用可能なプログラマブル回路を用いて、接続部315をインスタンス化または形成する。プログラマブル回路を用いて接続部315を実現することは、重要な物理的配線、トランジスタ、回路網およびマイクロバンプの利用を必要とすることができる。異なるコンフィギュレーションメモリは、プログラム可能な接続の異なる組を可能にするであろう。1つの内部接続部が示されているが、ダイ105およびダイ110の一方または両方内のコンフィギュレーションデータのロードは、最小のプローブパッド120、たとえば2つを利用しながら、複数の内部接続部を実現して多くのダイ間接続部のテストを容易にすることができる、ということが理解されるべきである。この種のアプローチ、たとえばプローブパッド120の利用を最小としながら接続部を最大とするということは、より少ないテストパターンを必要とするが、それは所定の組のコンフィギュレーションデータのためにテストされるマイクロバンプおよび、生成される対応したプログラム可能な回路網の数が増加するためである。しかしながら、1以上の他の実施の形態において、コンフィギュレーションデータのロードを必要とするプログラム可能な回路を用いて実現されるのとは対照的に、内部接続部315を固定することができる。プローブ320は、テスト信号、たとえばテストベクトルをプローブパッド120Aに出力することができる。プローブ320は、プローブパッド120Bをモニタして、そのテスト信号が受信されたかどうかを判断することができる。テスト信号がプローブパッド120Bを通じて受信された場合、ダイ110とインターポーザ115との間のダイ間接続部、少なくともダイ間ワイヤ205Aに結合されるとともに、ダイ間ワイヤ205Bをダイ110に結合する特定のマイクロバンプに関しては、故障がないと判断することができる。その処理は繰返されて、ダイ105とインターポーザ115との間およびダイ110とインターポーザ115との間のさらなるダイ間接続部をテストすることができる。1以上の実施の形態において、ダイ105およびダイ110をインターポーザ115に結合させるすべての、または実質的にすべてのマイクロバンプがテストされるまで、マイクロバンプの異なる対を連続的にテストすることができる。この明細書の中では、テスト信号を与えて、テストされる特定の素子からの出力として与えられるテスト信号の受信をモニタすることができるプローブが参照される。プローブは、より大きなICテストシステムの一部であってもよいことが理解されるべきである。ICテストシステムは、プローブ320を制御して、この明細書の中で開示されるさまざまなテスト機能を実現することができる処理システムを含むことができる。1以上の実施の形態において、処理システムは、コンピュータシステム、またはプログラム命令を実行することが可能な、任意の他のデータ処理システムとして実現することができる。プローブ320を処理システムおよび他の要素、たとえばICテストシステムのICハンドリングサブシステムと組合せて用いることにより、故障のあるダイ間接続部を特定することができるとともに、故障のあるダイ間接続部を有するマルチダイICがタグ付けされ、そうでなければ特定されることができる。図4は、この明細書の中で開示される1以上の他の実施の形態に従うマルチダイICの第3の断面側面図である。図4は、マルチダイIC100の1以上のプローブパッド120がダイ間ワイヤ205に結合されてダイ間接続のテストを容易にする別のテスト例を示す。図4は、ダイ105、ダイ110およびインターポーザ115の各々が既知の良品ダイである場合のテストの場合を示す。ダイ105とダイ110とはダイシングされてインターポーザ115の上に実装されることができる。インターポーザ115は、ウェハ形態で存在してもよく、ダイシングされてもよい。示されるように、プローブパッド120Aは、パッド結合回路305を通じてダイ間ワイヤ205Aに結合することができる。プローブパッド120Bは、パッド結合回路310を介してダイ間ワイヤ205Bに結合されることができる。インターポーザが受動的構造または能動的構造のいずれとして実現されるかに依存して、結合回路305および結合回路310は、受動的構造または受動的構造と能動的構造との組合せとして実現することができる。プローブパッド120Cは、パッド結合回路405を介してダイ間ワイヤ205Cと結合することができる。プローブパッド120Dは、パッド結合回路410を介してダイ間ワイヤ205Dと結合することができる。ダイ105は、内部接続415,420を実現するように構成することができる。内部接続415はダイ105内でダイ間ワイヤ205Bをダイ間ワイヤ205Cに結合する。内部接続420は、ダイ105内でダイ間ワイヤ205Aをダイ間ワイヤ205Dに結合する。したがって、プローブ320は、テスト信号をプローブパッド120Aに出力することができる。テスト信号は、プローブ結合回路305を介してダイ間ワイヤ205Aへと伝搬可能であり、ダイ間ワイヤ205Aを結合するマイクロバンプを介してダイ105へと伝搬可能であり、内部接続部420はダイ110をダイ間ワイヤ205Dに結合するマイクロバンプ、プローブ結合回路410を介してプローブパッド120Dへと伝達可能である。プローブ320がプローブパッド120Dにおいてテスト信号を検出すると、説明された信号経路には故障がないと判断することができる。したがって、ダイ間ワイヤ205Aおよび205Dをダイ105に結合するマイクロバンプには故障がないと判断することができる。同様に、プローブ320はテスト信号をプローブパッド120Bに出力することができる。テスト信号は、プローブ結合回路310を介してダイ間ワイヤ205Bに伝達することができ、ダイ間ワイヤ205Bを結合するマイクロバンプを介してダイ105へ伝達することができ、内部接続415と、ダイ105を結合するマイクロバンプとを介してダイ間ワイヤ205Cへと伝達して、パッド結合回路405、プローブパッド120Cに結合させる。プローブ320がプローブパッド120Cにおいてテスト信号を検出すると、説明された信号経路には故障がないと判断することができる。したがって、ダイ間ワイヤ205Bと205Cとをダイ105に結合するマイクロバンプ210には故障がないと判断することができる。図5は、この明細書の中で開示された1以上の他の実施の形態に従うマルチダイICの断面側面図である。図5は、マルチダイIC100の1以上のプローブパッド120がTSV215に結合されてダイ間接続のテストを容易にする別のテスト例を示す。図5は、ダイ105、ダイ110およびインターポーザ115の各々が既知の良品ダイである場合のテストの場合を示す。ダイ105とダイ110とは、ダイシングされてインターポーザ115の上に実装されることができる。インターポーザ115は、ウェハの形態で存在してもよく、ダイシングされていてもよい。示されるように、プローブパッド120Aは、パッド結合回路505を介してTSV215Aに結合することができる。プローブパッド120Eは、パッド結合回路510を介してTSV215Bに結合されることができる。インターポーザ115が受動的構造または能動的構造のいずれとして実現されるかに依存して、パッド結合回路505および510は、受動的構造または受動的構造と能動的構造との組合せのいずれとして実現可能である。ダイ110は、内部接続515を実現するように構成することができる。内部接続515は、マイクロバンプ210を介してTSV215AをTSV215Bに結合させる。したがって、プローブ320は、テスト信号をプローブパッド120Aに出力することができる。テスト信号は、パッド結合回路505を介してTSV215Aに伝達することができ、TSV215Aを結合するマイクロバンプを介してダイ110に伝達することができ、ダイ110を結合する内部接続515およびマイクロバンプ210を介してTSV215Bに伝達することができ、パッド結合回路510を介してプローブパッド120Eに伝達することができる。プローブ320がプローブパッド120Eにおいてテスト信号を検出した場合、説明された信号経路は、フォールトがないと判断することができる。上記の信号経路のテストが成功するということはTSV215Aおよび215Bにダイ110を結合させるマイクロバンプがフォールトがないということが必要であることが理解されるべきである。図6は、この明細書の中で開示された1以上の他の実施の形態に従うマルチダイICの第5の断面側面図である。図6は、ダイ間接続がマルチダイIC100のプローブパッケージバンプ220によってテストされる場合の別のテスト例を示す。図6は、ダイ105、ダイ110およびインターポーザ115の各々が既知の良品ダイであるテスト例を示す。ダイ105およびダイ110は、ダイシングされてインターポーザ115の上に実装されることができる。インターポーザ115はウェハの形態で存在してもよく、ダイシングされていてもよい。図示を容易にするために、図6の中ではプローブは示されていない。いずれの場合においても、ダイ110は、内部接続部515を実現するように構成することができる。内部接続部515は、マイクロバンプ210を介してTSV215AをTSV215Bに結合することができる。したがって、テスト信号は、パッケージバンプ220Aへと出力されることができるか、あるいは、パッケージバンプがまだ形成されていない場合には、パッケージバンプ220Aの直下にあるインターポーザ115のパッドへと出力されることができる。テスト信号は、TSV215A、ダイ110をTSV215Aに結合させるマイクロバンプ210を通じて、内部接続515を通じて、ダイ110をTSV215Bに結合させるマイクロバンプ210を通じて、およびTSV215Bを通じて伝搬されることができる。プローブは、テスト信号が、パッケージバンプ220Bの直下のパッド、形成された場合のパッケージバンプ220Bのいずれかのプローブによって受信することができる。プローブが、TSV215Bを介してマルチダイIC100から出力されたテスト信号を検出した場合、説明された信号経路は、故障がないと判断することができる。図7は、この明細書の中で開示された1以上の他の実施の形態に従うマルチダイIC700の第6の断面側面図である。図7は、3つ以上のダイ、たとえばダイ705、ダイ710、ダイ715が垂直方向に積層可能な積層ダイ構成を示す。2以上のダイの間で信号を伝達するために、専用の伝達機構、たとえばインターポーザとしてダイを使用するのに比べて、ダイを示されるように垂直方向に積層することができ、それによって、マルチダイIC100の場合と同じようにどのダイのペアも同じ水平面には存在しない。逆に、ダイ705~715の各々は、固有の水平面上にある。マルチダイIC700の内部において、ダイ間信号は、複数のTSVを用いることで伝達可能である。上側のダイ、たとえばダイ705を除く各々のダイは、1以上のTSV720を含むことができる。ダイ710は、TSV720AおよびTSV720Bを含むことができる。ダイ715は、TSV720C,720D,720E,720Fを含むことができる。マルチダイIC700は、複数のパッケージバンプ725A~725Dを含むことができる。ダイ705,710,715は、この明細書の中で実質的に説明された複数のマイクロバンプ730を介して結合することができる。この構成により、ダイ705は、ダイ705とダイ710とを結合する1以上のマイクロバンプ730を介してダイ710と通信可能である。同様に、ダイ710は、ダイ710をダイ715に結合させる1以上のマイクロバンプ730を介してダイ715と通信可能である。ダイ705は、ダイ705をTSV720Aおよび/またはTSV720Bに結合させるマイクロバンプ730を通る信号を介して、およびTSV720Aおよび/またはTSV720Bを結合させるマイクロバンプを介してダイ715と直接的に通信可能である。1以上の実施の形態において、ダイ705は、ダイ705をTSV720Aおよび/またはTSV720Bに結合させるマイクロバンプ730を介して、TSV720AをTSV720Dに結合させるマイクロバンプ730を介して、および/またはTSV720BをTSV720Eに結合させるマイクロバンプを介してパッケージバンプ725Bおよび/または725Cに結合させることができる。同様に、ダイ710は、TSV720C~720Fのそれぞれに結合させるマイクロバンプ730を介してパッケージバンプ725A~725Dに結合させることができる。図1~7の中で示されたマイクロバンプ、TSVおよびパッケージバンプの数は、図示の目的のみで与えられるものであり、上記の回路構造の特定の数に制限したり、あるいは示唆することを意図するものではないということが理解されるべきである。たとえば、図7に関し、ダイ705は、説明された異なる接続の任意の組合せを用いてダイ715だけでなくパッケージバンプおよびダイ710に結合されてもよい。ダイ705-715の各々のサイズがより大きいことにより、たとえば数千のマイクロバンプを、ダイ間接続部を形成するために用いることができる。マルチダイIC700のダイ間接続部のテストにおいて、パッケージバンプ725またはパッケージバンプ725の直下のパッドは、図6を参照して説明されるようにプローブされることができる。ダイ715、ダイ710および/またはダイ705は、1以上の内部接続部を形成するように構成されて、任意の受信されたテスト信号を戻すように経路付けることが可能であり、したがって、プローブは、任意の介在するマイクロバンプ730および/またはTSV720の含まれる信号経路が故障がないかどうかを判断することができる。1以上の実施の形態において、プローブパッド735はダイ705の上部に配置することができる。各々のプローブパッド735は、たとえば、ダイ705の内部ノードに結合されることができ、内部ノードは、ダイ705の適切な構成を介して、ダイ705とダイ710との間に配置されたマイクロバンプ730の任意の1つに結合することができる。したがって、パッケージバンプ725またはまだ形成されていない場合にはパッケージバンプ725の直下に配置されたパッドとプローブパッド735とのプローブの組合せは、異なるダイ間接続をテストするために実現可能である。例として、パッケージバンプ725DからTSV720Fへの信号経路、ダイ710内の内部接続を通じて、TSV720E、パッケージバンプ725Cを通じた信号経路をテストすることができる。別の例において、プローブパッド735から、ダイ705を通じて、TSV720Aおよび720D、パッケージバンプ725Bへの信号経路をテストすることができる。上述のように、それぞれのパッケージバンプの直下のパッドは、パッケージバンプがまだ形成されていない場合にはプローブされることができる。図8は、この明細書の中で開示される1以上の他の実施の形態に従うマルチダイIC内のダイ間接続をテストする方法800を示すフローチャートである。方法800は、この明細書の中で説明されるさまざまな機能を実行することができるICテストシステムを用いて実現可能である。たとえば、ICテストシステムはテストされるマルチダイICのダイおよび/またはインターポーザに配置されるさまざまなプローブパッドをプローブすることができ、与えられて、テストされる素子に受取られたテストベクトルに従って、導電経路に故障がないかどうかを判断し、故障が特定されたそれらの特定のダイおよび/またはマルチダイICを追跡することができる。ステップ805において、システムは既知の良品ダイおよびインターポーザを特定することができる。ダイおよびインターポーザは、まだウェハ形態にあるが、テスト可能である。ダイおよびインターポーザは、たとえば、異なる動作条件でテストされて、開回路、閉回路などを検出することができる。たとえば、テスト回路設計は、ダイの中でインスタンス化されることができる。テスト信号は、ダイに与えられることができる。各々のダイからの出力は、期待される出力と比較されて、実際の出力が、故障のない状態を示す期待される出力と一致するかどうかが判断される。この種のテストにより、既知の良品ダイおよび既知の良品インターポーザを特定することができる。ステップ810において、ダイウェハおよびインターポーザウェハがマイクロバンプされることができる。ダイおよびインターポーザは、バンプ形成プロセスを受けることができ、バンプ形成プロセスでは、マイクロバンプはダイの露出したパッドおよびインターポーザの露出したパッドに形成される。ある場合には、ダイおよび/またはインターポーザのテストは、マイクロバンプ処理に続いて実行可能であることが理解されるべきである。ステップ815において、インターポーザウェハは、ダイボンディングのために処理可能である。たとえば、インターポーザウェハは、製造プロセスの一部として薄くされて、上部表面および下部表面にTSVを露出させてもよい。したがって、インターポーザウェハは、ダイのボンディングを容易にするキャリアに実装可能である。ステップ820において、ダイは、ダイシングされ、たとえば個々のダイに分離されることができる。インターポーザは、ウェハ形態のままに保たれることができる。ステップ825において、既知の良品ダイが既知の良品インターポーザにボンディング可能である。1以上の実施の形態において、半永久的ボンディングプロセスを用いることができ、そのプロセスでは、ダイはそのダイの下部のマイクロバンプをインターポーザの上部のマイクロバンプに位置合わせすることによってボンディングされる。各々のダイの下部は、正確な位置合わせを用いてインターポーザの上部表面の上部に配置されることができ、すなわち、ダイの各々のマイクロバンプはインターポーザの意図される、あるいは正確なマイクロバンプと位置合わせされる。半永久的ボンディングプロセスはマイクロバンプをリフローさせる。そのリフロープロセスは、マイクロバンプの各々のペアを効果的に単一のマイクロバンプに形成することができ、それによってダイをインターポーザに結合させることができる。ステップ830において、システムはダイ間接続部をテストすることができる。ダイ間接続部は、この明細書の中で説明されるさまざまなテスト技術のいずれかを用いてテスト可能である。ダイ間接続部は故障の場合についてテスト可能である。たとえば、マイクロバンプのみを含むダイ間接続部がテスト可能である。マイクロバンプおよびTSVの両方を含むダイ間接続部がテスト可能である。ダイ間接続部のさまざまな組合せがテスト可能である。ステップ835において、システムはダイ間接続部を故障と特定することができる。システムは、いずれのダイ間接続部がテスト中に故障とされたかを判断することができる。ステップ840において、ダイ間接続部において故障が検出されたことに応答して、故障のあるダイ間接続部を含むと判断された各々のマルチダイICは、故障のあるダイ間接続を含むものとして、特定可能である、あるいは指定可能である。ステップ845において、欠陥のあるダイ間接続部を有するマルチダイICを再処理することができる。再処理は、ステップ825を参照して説明されるような半永久的プロセス技術のような選択されたIC製造技術において利用可能である。たとえば、故障のあるダイ間接続部すなわちマイクロバンプをリフローすることができる。ステップ850において、再処理されたマルチダイICを再テストすることができる。ステップ855において、IC処理ステップは、ダイとインターポーザとの間の半永久的ボンディングを形成するように実行可能であり、そのボンディングは、再処理されたか否で、故障がないと判断されたマルチダイICに対して永久的なものとなる。たとえば、熱圧縮ボンディングのような処理を実行して、半永久的ダイ間接続部を永久的なものにすることができる。ステップ860において、再処理されたか否かのいずれかである、故障のあるダイ間接続部を有していないこれらのマルチダイICが、アンダーフィル処理を受けることができる。アンダーフィル処理は、故障のないマルチダイICのウェハ状ダイの界面をアンダーフィル処理する。アンダーフィル処理は、マイクロバンプを介して達成されるウェハ上のダイの結合に力を加えることができる。ステップ865において、インターポーザウェハがダイシングされて複数の別々のマルチダイICを形成することができる。たとえば、ステップ865に先立って、マルチダイICが形成されるが、インターポーザがなおもウェハ形態にあるために、マルチダイICは分離されて区別されていなくてもよい。ステップ870において、マルチダイICのパッケージングおよび組立てを実行することができる。ダイ間接続部の故障を有していないと特定された、既知の良品ダイおよび既知の良品インターポーザから形成されるこれらのマルチダイICのみがパッケージングされる。ステップ875において、パッケージ形態での各々のマルチダイICのさらなるテストを実行することができる。この明細書の中では、同じ参照符号が、端子、信号線、配線およびそれらの対応する信号を参照するために用いられる。この点で、信号、配線、接続、端子、およびピンとの用語は、この明細書の中で、ときどき相互に交換可能に用いられてもよい。信号、配線などの用語は、1以上、たとえば1本の配線を介して1ビットの伝達、または複数の並列配線を介した複数の並列ビットの伝達を表わすことがあり得るということが理解されるべきである。さらに、各々の配線または信号は、場合に応じて、信号または配線によって接続された2以上の構成要素の間の双方向の通信を表わしてもよい。図中のフローチャートは、この明細書の中で開示される1以上の実施の形態に従うシステム、方法およびコンピュータプログラム製品の可能な実現のアーキテクチャ、機能および動作を示す。この点で、フローチャート中の各々のブロックは、特定の論理機能を実現する実行可能なプログラムコードの1以上の部分を備える、モジュール、セグメントまたはコードの一部を表わしてもよい。いくつかの代替可能な実現例において、ブロック中に示された機能は、図に示された順番ではない順番で実行されてもよい。たとえば、連続して示される2つのブロックは、実際には、実質的に同時に実行されてもよく、ブロックは、しばしば含まれる機能に依存して逆の順で実行されてもよい。なお、フローチャート図の各々のブロック、フローチャート図のブロックの組合せは、特定の機能または動作を実行する特定目的のハードウェアベースのシステムによって、あるいは特定目的ハードウェアおよび実行可能な命令の組合せによって実行可能である。1以上の実施の形態は、ハードウェアまたはハードウェアとソフトウェアとの組合せによって実現可能である。1以上の実施の形態は、1つのシステムにおいて集中される方式で、あるいは異なる要素が複数の相互接続されたシステムにわたり広がる分配方式で実現可能である。この明細書の中で説明される方法の少なくとも一部を実行するために適合された任意の種類のデータ処理システムまたは他の装置が適合される。1以上の実施の形態は、さらに、コンピュータプログラム製品のような装置に組込むことができ、そのコンピュータプログラム製品は、この明細書の中で説明される方法の実現を可能にするすべての特徴を備える。装置は、データ記憶媒体、たとえばコンピュータ使用可能、またはコンピュータ読取可能な媒体を含むことができ、その媒体はメモリとプロセッサを有するシステムにおいてロードされて実行されたときに、システムにこの明細書の中で説明される機能の少なくとも一部を実行させるプログラムコードを記憶する。データ記憶媒体の例は、これに限定されないが、光媒体、磁気媒体、磁気光媒体、ランダムアクセスメモリ、またはハードディスクなどのコンピュータメモリを含むことができる。コンピュータプログラム、ソフトウェア、アプリケーション、コンピュータ使用可能なプログラムコード、プログラムコード、実行可能なコード、それらの変形および/または組合せといった用語および/または文言は、この文脈においては、情報処理能力を有するシステムに直接に、またはそのあとにまたは以下の両方をいずれかである特定の機能を実行させることを意図する命令の組の任意の言語、コードまたは記載における任意の表現を意味するものであり、その機能とは、a別の言語、コードまたは記載への変換、b異なる物質形態への再生である。たとえば、プログラムコードは、以下に限定されないが、サブルーチン、関数、プロシージャ、オブジェクト方法、オブジェクト実現例、実行可能アプリケーション、アプレット、サーブレット、ソースコード、オブジェクトコード、シェアードライブラリ/ダイナミックロードライブラリ、および/またはコンピュータシステムで実行されるために設計された他の命令のシーケンスを含むことができる。この明細書で用いられるように、1つのとの用語は、1以上であると定義される。この明細書で用いられるように、複数との用語は、2以上と定義される。この明細書で用いられるように、他のとの用語は、少なくとも第2あるいはそれより大きいと定義される。この明細書で用いられるように、含むまたは有するとの用語は、備える、すなわち開放的表現と定義される。この明細書で用いられるように、結合されるとの用語は、他に特定されていなければ、任意の介在要素なく直接に接続される、あるいは1以上の介在要素で間接的に接続されると定義される。2つの要素は、また、機械的に、電気的に、または、通信チャネル、通信経路、通信ネットワークもしくは通信システムを通じて通信可能に結合されることができる。この明細書の中で開示される1以上の実施の形態は、その精神または本質的な属性から逸脱することなく他の形態で実施可能である。したがって、1以上の実施の形態の範囲を示しているため、以上の明細書よりも、続く請求項を参照すべきである。"