"各々が複数の内容参照メモリセルを有する複数のエントリ、各前記エントリに対応して配置され、各々に対応のエントリの内容参照メモリセルが並列に結合される複数のマッチ線、各前記エントリに並列に結合され、各前記エントリに並行して検索データを転送する検索データバス、および各前記マッチ線に結合され、各々が、対応のマッチ線を接地電圧レベルにプリチャージするプリチャージ回路と、前記検索データバスの検索データと各エントリの記憶データとの比較動作時、電流値が制限された電流を対応のマッチ線に供給しかつ前記対応のマッチ線の電圧レベルの上限値を所定値以下にクランプするとともに前記対応のマッチ線の電圧レベルに応じた信号を内部ノードに生成するプルアップ電流供給/判定回路とを含む複数のマッチアンプを備える、内容参照メモリ。前記制限された電流値は、1エントリの1ビットの内容参照メモリセルが導通状態とされるときに流す電流値よりも小さく、前記1エントリの内容参照メモリセルが全て非導通状態とされる時に対応のマッチ線から前記1エントリを介して流れる電流よりも大きな電流値である、請求項1記載の内容参照メモリ。各前記マッチアンプは、さらに、前記比較動作時、対応のマッチ線に充電電荷を供給する容量素子を備える、請求項1記載の内容参照メモリ。前記プルアップ電流供給/判定回路は、前記プリチャージ回路を構成する第1のトランジスタ素子と相補的に導通して電流を供給する電流源トランジスタ素子と、バイアス電圧をゲートに受けて前記電流源トランジスタ素子からの電流を対応のマッチ線に供給するクランプトランジスタ素子とを備える、請求項1記載の内容参照メモリ。前記プルアップ電流供給/判定回路は、さらに、前記電流源トランジスタ素子と前記クランプトランジスタ素子との間に接続される第2のトランジスタ素子と、前記第2のトランジスタ素子と前記クランプトランジスタ素子との間の接続ノードの電圧とプルアップ指示とに従って前記第2のトランジスタ素子を選択的に導通状態とするゲート回路とを備える、請求項4記載の内容参照メモリ。各前記マッチアンプは、前記対応のマッチ線の電圧レベルを検出するセンス回路と前記センス回路の出力信号をラッチするラッチ回路とを備える、請求項1記載の内容参照メモリ。上述のように、内容参照メモリCAM、TCAMにおいては、各検索サイクルごとに、サーチ線およびマッチ線が充放電され、消費電流が大きい。前述の非特許文献1においては、マッチ線を階層構造とし、複数のローカルマッチ線ブロック毎にパイプライン的に検索動作を行なう。あるパイプラインステージローカルマッチ線ブロックにおいて不一致のエントリに対しては以後のサーチ線およびローカルマッチ線の放電を停止し、消費電流を低減することを図る。しかしながら、この非特許文献1においては、マッチ線について階層構造が用いられているものの、サーチ線は、全エントリに共通に設けられている。したがって、負荷容量の大きなサーチ線については、電源電圧レベルと接地電圧レベルの間で、検索データに応じて充放電が行なわれ、消費電流を低減するうえで、改善の余地がある。また、多数のサーチ線およびローカルマッチ線においてそれぞれ同時に検索動作が行なわれ、同時動作電流ピーク電流が大きく、スイッチングノイズの原因となる問題が生じる。また、グローバルマッチ線およびローカルマッチ線は、前述の非特許文献1においては、電源電圧レベルと接地電圧レベルの間で充放電されており、したがって、その一致検出結果を示すローカル/グローバルマッチ線の信号振幅が大きく、消費電流を低減するうえでまた一致結果が確定するまでの時間を低減するうえで限界が生じるという問題が生じる。電源電圧レベルを低下させ、信号振幅を小さくすることは可能であるものの、その場合、トランジスタ素子の動作速度から電源電圧レベルの下限があり、この方式では、高速化にの限界がある。また、特許文献1に示される構成においては、CAMセルと同様のトランジスタを用いて1ビットミス時の電流を生成してマッチ線に供給する。このマッチ線にゲートに基準電圧を受けるトランジスタを介してマッチ線に充電を行なっており、不一致のマッチ線の電圧上昇を基準電圧以下に抑制する。しかしながら、一致状態のマッチ線は電源電圧レベルにまで充電され、電圧振幅が大きくなるという問題が生じる。この特許文献1においては、マッチ線の電圧振幅を、一致状態および不一致状態にかかわらず中間電圧レベル以下に設定する構成については示されていない。また、エントリの一致状態のCAMセルにおいて流れるオフリーク電流が、マッチ線プリチャージ電流に対して及ぼす影響についても考慮されていない。特許文献2に示される構成においては、マッチ線が容量素子との容量分割による電荷再配分により、そのプリチャージ電圧レベルが設定される。したがって、マッチ線と容量素子との間の容量値の調整に精度が要求され、正確に所望の中間電圧レベルに一致状態のマッチ線をチャージアップするのが困難となる。また、特許文献2においては、サーチ線のプリチャージを相補サーチ線の短絡により行い、サーチ線の充放電電流を提言することが行なわれている。しかしながら、この場合においても、サーチ線の容量を低減することは行なわれていない。従って、検索データに応じて中間電圧レベルから電源電圧レベルまでサーチ線を充電するため、エントリ数が増大し、サーチ線の負荷容量が増大した場合、消費電流を低減することができなくなるという問題が生じる。特許文献3に示される構成においては、マッチ線それぞれに対応して、基準電圧発生回路および差動増幅回路が設けられている。しかしながら、この特許文献3においては、マッチ線が電源電圧レベルにプリチャージされており、マッチ線の電圧振幅が大きく、高速の検索動作および消費電流低減を実現することができなくなるという問題が生じる。特許文献4に示される構成においては、CAMエントリを分割しており、分割エントリにおいてプリチャージ電圧レベルが異なり、分割エントリ間での動作速度を一致させるのが困難であるという問題が生じる。また、各エントリにおいて、分割エントリの一致/不一致に応じて分割エントリのマッチ線の接続を制御する必要があり、この接続を行うための回路の占有面積が大きくなるという問題が生じる。さらに、各分割エントリのマッチ線の電圧振幅は電源電圧レベルであり、高速で検索動作を行うことができなくなるという問題が生じる。また、検索データのビット数が増大し、エントリのCAMセルのビット数が増大した場合、応じてマッチ線の負荷も増大し、中間電圧レベルから電源電圧レベルへのプリチャージの消費電流が増大するという問題が生じる。特許文献5に示される構成においては、ダミーマッチ線の電圧レベルを検出して、判定タイミングを設定してマッチ線のプリチャージ期間を調整している。しかしながら、このプリチャージ電流値を制限することは何ら考慮されておらず、また、一致状態のマッチ線の充電は停止されておらず、検索動作時の消費電流を低減する上で限度がある。特許文献6に示される構成においては、サーチ線とビット線との短絡により、サーチ線の電圧振幅を電源電圧よりも小さい中間電圧に設定している。従って、ビット線を電源電圧レベルにまでプリチャージする必要があり、消費電流を低減することができないという問題が生じる。また、マッチ線に対しては、デカップルトランジスタを介してマッチ線とバッファセンスアンプとを結合し、一致状態のマッチ線の中間電圧レベルへのチャージアップおよびセンスノードの電源電圧レベルへのプルアップを行なっている。従って、センスノードの放電速度が、検索データ1ビットが不一致のときには遅くなり、高速で検索動作を行うことができなくなるという問題が生じる。この特許文献6は、別の実施例においては、容量素子の充電電荷の再配分により一致状態のマッチ線の電圧レベルを設定している。従って、先の特許文献2の構成と同様、容量素子とマッチ線の負荷容量の調整が困難となるという問題が生じる。それゆえ、この発明の目的は、検索データのビット数が大きい場合においても、消費電流をより低減することができかつ高速に検索動作を行なうことのできる内容参照メモリを提供することである。この発明に係る内容参照メモリは、各々が複数の内容参照メモリセルを有する複数のエントリと、各エントリに対応して配置され、各々に対応のエントリの内容参照メモリセルが結合される複数のマッチ線と、各エントリに並列に結合され、各エントリに検索データを共通に転送する検索データバスと、各マッチ線にマッチ線に結合され、各々が、対応のマッチ線を接地電圧レベルにプリチャージするプリチャージ回路と、検索データバスの検索データと各エントリの記憶データとの比較動作時、電流値が制限された電流を対応のマッチ線に供給しかつ対応のマッチ線の電圧の上限値を所定値にクランプするとともに対応のマッチ線の電圧レベルに応じた信号を内部ノードに生成するプルアップ電流供給/判定回路とを含む複数のマッチアンプを備える。検索動作時にマッチ線を中間電圧レベル以下に設定することにより、マッチ線の充放電電流を低減することができる。また、マッチ線の信号振幅が小さくなり、高速の検索動作が可能となる。この検索動作時、マッチ線へ容量素子からの充電電荷を供給することにより、マッチ線電位をプルアップすることにより、検索動作時に電源ノードから接地ノードへの貫通電流が流れるのを防止することができ、消費電流を低減することができる。また、容量素子の充電電荷によるマッチ線の電位のプルアップであり、プルアップ電位を小さくすることができ、マッチ線の電圧振幅が増大するのを抑制することができる。また、マッチ線に対して電流値が制限された電流を供給するとともに、マッチ線の電位の上限値をクランプしており、マッチ線の電圧振幅を制限することができ、消費電流を低減することができる。また、マッチ線電位に応じた電圧レベルの信号を生成することにより、差動増幅回路が不用となり、マッチアンプの消費電流を低減することができる。このクランプ機能により、プルアップ電流供給/判定回路の内部ノードがマッチ線と分離され、内部ノードの負荷を低減して高速で電源電圧レベルにまで内部ノードの電圧レベルを上昇させることができ、消費電流を低減して高速で検索/判定動作を行なうことができる。[実施の形態1]図1は、この発明の実施の形態1に従う内容参照メモリの全体の構成を概略的に示す図である。図1において、内容参照メモリは、ユニットセルUCが行列状に配列されるメモリセルアレイ1を含む。このメモリセルアレイ1は、複数のエントリERYに分割され、各エントリERYに対しては、対応のエントリ内のユニットセルUCが並列に結合されるマッチ線MLが設けられる。また、メモリセルアレイ1の各エントリERYに共通に、検索データを伝達するサーチ線対SLPが設けられる。このサーチ線対SLPとマッチ線MLの交差部に対応してユニットセルUCが設けられる。このユニットセルUCは、その構成は後に説明するが、データの記憶および検索機能を有する。内容参照メモリは、さらに、エントリERYそれぞれに対応して設けられるマッチアンプ10を含み、検索データと各エントリの記憶データとの一致/不一致の判定を行なう一致判定回路2と、一致判定回路2のマッチアンプ10に対し中間電圧VMLおよび比較基準電圧VREFを供給する中間電圧発生回路6と、外部からの検索データSDを受けて、メモリセルアレイ1のサーチ線対SLPに伝達する検索データ入力回路4と、クロック信号CLKに応じて、外部からの動作モードを指定するコマンドCMDに従って、これらの一致判定回路2および検索データ入力回路4の動作を制御する制御回路8を含む。中間電圧発生回路6は、電源電圧VDDから、電圧VDD/2以下の電圧レベルの中間電圧を生成する。この中間電圧VMLおよび比較基準電圧VREFは、同じ電圧レベルであってもよく、また、中間電圧VMLが比較基準電圧VREFよりも高い電圧レベルであってもよい。中間電圧VMLが、マッチアンプ10を介して各マッチ線MLのプリチャージ電圧として用いられる。マッチ線MLの振幅を電源電圧VDDの1/2倍以下に設定することにより、消費電流を低減し、また、検索動作を高速化する。図2は、図1に示すユニットセルUCの構成の一例を示す図である。図2において、ユニットセルUCは、1ビットのデータを記憶するSRAMセルSMCと、マッチ線MLと接地ノードの間に直列に接続されるNチャネルMOSトランジスタ絶縁ゲート型電界効果型トランジスタTR1およびTR2と、マッチ線MLと接地ノードの間に直列に接続されるNチャネルMOSトランジスタTR3およびTR4を含む。MOSトランジスタTR1およびTR3は、それぞれのゲートが、サーチ線SLおよび/SLに結合され、MOSトランジスタTR2およびTR4のそれぞれのゲートは、SRAMセルSMCの内部記憶ノードを/DおよびDに結合される。これらの内部記憶ノードDおよび/Dには、互いに相補なデータビットが格納される。SRAMセルSMCが1を記憶しているとき、内部記憶ノードDがHレベル、内部記憶ノード/DがLレベルである。従って、この状態においては、MOSトランジスタTR2が導通状態、MOSトランジスタTR4が、非導通状態である。SRAMセルSMCがデータ0を記憶している場合には、逆の状態となる。サーチ線SLおよび/SLは、図1に示すサーチ線対SLPを構成し、検索動作時、相補データが伝達される。この図2に示すユニットセルUCにおいては、SRAMセルSMCに対するデータの書込および読出を行なうためのワード線およびビット線対が設けられるが、これらのワード線およびビット線対は示していない。検索動作時、SRAMセルSMCが1を記憶しているとき内部記憶ノードDがHレベル、検索データ1が与えられたとする。この場合、サーチ線SLがHレベル、補のサーチ線/SLがLレベルである。したがって、MOSトランジスタTR2およびTR3が非導通状態であり、マッチ線MLは、プリチャージ電圧レベルを維持する。一方、SRAMセルSMCの内部記憶ノードDがHレベルの電位のときに、サーチ線SLに0の検索データが転送されたときには、サーチ線SLはLレベル、補のサーチ線/SLがHレベルとなる。この場合には、MOSトランジスタTR3およびTR4が導通し、マッチ線MLはプリチャージ電圧レベルから接地電圧レベルに放電される。したがって、この図2に示すユニットセルUCを用いた場合、検索データとエントリの記憶データの一致/不一致の2値判定を行なうことができる。マッチ線MLには、対応のエントリのユニットセルUCが並列に結合されており、エントリERYのユニットセルUCがすべて一致状態の場合に、マッチ線MLは、プリチャージ電圧レベルを維持する。一方、エントリにおいて少なくとも1ビットのユニットセルが不一致状態のときには、この不一致状態のユニットセルを介してマッチ線MLが放電され、このマッチ線MLの電位がプリチャージ電圧レベルから低下する。したがって、このマッチ線MLの電位レベルを一致判定回路2のマッチアンプ10で増幅することにより、検索データと各エントリの記憶データとの一致/不一致を判定する2値判定を行なうことができる。図3は、図1に示すユニットセルUCの他の構成を示す図である。図3において、ユニットセルUCは、図2に示すユニットセルUCと以下の点でその構成が異なる。すなわち、データ記憶素子として、SRAMセルSMCに代えて、個々に記憶データの論理値を設定することのできる第1セルMC1および第2セルMC2が用いられる。第1セルMC1および第2セルMC2の記憶ノードND1およびND2が、それぞれ、MOSトランジスタTR2およびTR4のゲートに結合される。これらの第1セルMC1および第2セルMC2は、各々、たとえば前述の非特許文献1においては、DRAM型メモリセルで実現される。キャパシタの蓄積電荷により、データを記憶する。図3に示すユニットセルUCの他の構成は、図2に示すユニットセルUCの構成と同じであり、対応する部分には同一参照符号を附して、その詳細説明は省略する。図3においても、第1セルMC1および第2セルMC2に対し、それぞれ、データの書込/読出を行なうためのワード線およびビット線が設けられる。しかしながら、図3においても、これらのデータの書込/読出を行なうためのワード線およびビット線は図面を簡略化するために示していない。この図3に示すユニットセルUCにおいて、第1セルMC1および第2セルMC2に相補データが格納される場合には、図2に示すユニットセルUCと同じ論理での検索動作が行なわれる。すなわち、不一致ミス時にはマッチ線MLが放電され、一致時ヒット時にはマッチ線MLはプリチャージ電圧レベルに維持される。第1セルMC1および第2のセルMC2にともに、データ0Lレベルが格納される場合、MOSトランジスタTR2およびTR4がともに非導通状態となる。したがって、この状態においては、検索データの論理値に関わらず、マッチ線MLの放電は行なわれず、マッチ線MLはプリチャージ状態を維持する。これにより、ドントケア状態を実現することができる。第1セルMC1および第2セルMC2の両者に、データ1が格納される場合には、MOSトランジスタTR2およびTR4がともに導通状態となる。この場合には、検索データの値に関わらず、マッチ線MLは放電される。この状態では、エントリの記憶データは、検索データに関わらず無効状態とされる常に不一致状態となる。この図3に示すユニットセルUCの構成では、一致マッチ、不一致ミス、および任意ドントケアの3値判定を行うことができる。図2および図3に示すユニットセルUCのいずれを用いても、ミス時においては、MOSトランジスタTR1およびTR2の経路またはMOSトランジスタTR3およびTR4の経路を介してマッチ線MLの放電が行なわれる。図4は、この発明の実施の形態1に従う内容参照メモリのマッチアンプ10の具体的構成を示す図である。図4において、メモリセルアレイ1においては、n1個のエントリERY0-ERYnが設けられる。これらのエントリERY0-ERYnそれぞれに対応してマッチ線ML[0]-ML[m]が設けられる。エントリERY0-ERYnそれぞれにおいて、複数のユニットセルUCが設けられる。各ユニットセルUC内に設けられるデータ記憶用のメモリセルCAMセルCCは、図2に示すSRAMセルSMCであってもよく、また、図3に示すメモリセルMC1およびMC2であってもよい。以下においては、CAMセルCCは、これらの2値判定を行なうユニットセルおよび3値判定を行なうユニットセル両者のいずれをも参照するものとして用いる。エントリERY0-ERYnそれぞれに対応してマッチアンプ10が設けられる。図4においては、エントリERY0に対して設けられるマッチアンプ10の構成を代表的に示す。マッチアンプ10は、対応のマッチ線MLML[0]上の電圧と基準電圧VREFとを比較する差動増幅回路12と、ラッチ指示信号LATに従って差動増幅回路12の出力信号をラッチして検索結果指示信号ML_OUTML_OUT[0]を生成するラッチ16と、プリチャージ指示信号PRE_nの活性化に応答して対応のマッチ線MLML[0]にプリチャージ電圧VMLを伝達するプリチャージトランジスタ14を含む。差動増幅回路12は、正入力が対応のマッチ線MLに結合され負入力に基準電圧VREFを受ける差動増幅器12aと、マッチアンプ活性化信号MAEに応答して差動増幅器12aを活性化するアンプ活性化トランジスタ12bとを含む。プリチャージ電圧VMLは、電源電圧VDDの1/2倍以下の電圧レベルであり、基準電圧VREFは、このプリチャージ電圧VMLよりも低い電圧レベルである0<VREF<VML≦VDD/2。サーチ線SLおよび/SLは、スタンバイ時に接地電圧レベルにプリチャージされ、検索動作時、検索データに従って選択的に電源電圧レベルに駆動される。図5は、図4に示す内容参照メモリの動作を示すタイミング図である。図5においては、1つのエントリについての動作波形を示す。以下、図5を参照して、図4に示す内容参照メモリの検索動作について説明する。時刻T1以前のスタンバイ状態においては、サーチ線SL、/SLは接地電圧GNDレベルであり、また、マッチ線MLも接地電圧GNDレベルにある。時刻T1において検索動作が始まる。時刻T1の検索動作開始に従って、プリチャージ指示信号PRE_nがLレベルに設定され、プリチャージトランジスタ14が導通し、各マッチ線MLML[0]-ML[n]が中間電圧レベルのプリチャージ電圧VMLレベルにプリチャージされる。この時刻T1からT2のプリチャージ期間において、サーチ線SLおよび/SLはともに接地電圧レベルに維持される。時刻T2においてプリチャージ動作が完了し、ソース線SL、/SLの活性化および記憶データと検索データの比較が行われる。この活性/比較サイクルにおいては、プリチャージ指示信号PRE_nがHレベルとなり、プリチャージトランジスタ14が非導通状態となる。一方、サーチ線SLおよび/SLへは、検索データが伝達され、それぞれ、検索データのビット値に応じた電圧レベルに駆動される。これにより、各エントリERY0-ERYnにおいて並行して検索動作が行なわれ、CAMセルCCの記憶データと検索データのマッチ/ミスに応じて、各ユニットセルUCにおいて対応のマッチ線の放電が選択的に行なわれる。図5に示すように、少なくとも1ビットのユニットセルがミス状態であるエントリにおいては、ミス状態のユニットセルUCのMOSトランジスタTR1およびTR2またはTR3およびTR4の経路を介してマッチ線MLが放電され、マッチ線MLのプリチャージ電圧レベルが低下する。時刻T3において、マッチ線MLの電圧レベルが十分に拡大されると、マッチアンプ活性化信号MAEが活性化され、データ比較サイクルと重なるように、判定サイクルが始まり、差動増幅回路12が差動増幅動作を行なう。すなわち、基準電圧VREFと対応のマッチ線MLの電位差に応じた信号が、差動増幅回路12から生成される。この時刻T3において、また、ラッチ指示信号LATがHレベルとなり、マッチアンプMA出力サイクルが並行して始まる。このサイクルにおいては、ラッチ16がスルー状態となり、差動増幅回路12の出力信号をラッチしかつ出力ノードへ伝達する。図5においては、対応のエントリがミス状態であり、検索結果指示信号ML_OUTML_OUT[0]-ML_OUT[n]のいずれかの状態が接地電圧レベルに変化する。ラッチ16の出力信号が確定すると、時刻T4において、判定サイクルが完了し、検索結果が出力されるサイクルとなり、マッチアンプ活性化信号MAEが非活性化され、また、ラッチ指示信号LATがLレベルに駆動される。また、サーチ線SLおよび/SLが再び、接地電圧レベルにプリチャージされる。ラッチ指示信号LATがLレベルとなると、ラッチ16がラッチ状態となり、その出力信号ML_OUTは、ミス状態を示すLレベルに維持される。時刻T1からT5までが1つの検索サイクルである。クロック信号CLKに同期して、マッチ線プリチャージ、ソース線活性、データ比較、判定、および判定結果の出力を含む一連の検索動作が順次実行される。時刻T5において、再び次の検索サイクルが始まり、プリチャージ指示信号PRE_nがLレベルとなり、マッチ線MLが再び、中間電圧レベルのプリチャージ電圧VMLレベルにプリチャージされる。一致状態のマッチ線は、対応のエントリのユニットセルのオフリーク電流によりその電圧レベルは少し低下するものの、連続サイクルでの電圧低下量は小さく、ほぼプリチャージ電圧レベルを維持する。ここで、オフリーク電流は、非導通状態のトランジスタの経路TR1,TR2およびTR3,TR4の経路を介して流れる電流を示す。時刻T6において、再び、検索データに応じて、サーチ線SLおよび/SLの電圧レベルが設定され、各エントリにおいて記憶データと検索データとの比較が行なわれる。時刻T7において、再び、マッチアンプ活性化信号MAEが活性化されて、また、ラッチ指示信号LATがHレベルに駆動される。この検索データとエントリの記憶データとが一致している状態マッチ状態のときには、エントリのユニットセルUCはすべて非導通状態であり、対応のマッチ線MLの放電経路は存在せず、マッチ線MLは、ほぼプリチャージ電圧VMLレベルに維持される。応じて、このマッチ状態を示すHレベルの信号ML_OUTがラッチ16から生成されて、かつラッチされる。時刻T8において、マッチアンプ活性化信号MAEが非活性化され、また、ラッチ16がラッチ状態となる。以後、この検索サイクルが、検索データの数に応じて繰返し実行される。上述のように、図4に示す構成においては、マッチ線がMLが、接地電圧GNDとプリチャージ電圧VMLの間で変化し、このマッチ線MLの電位を基準電圧VREFと比較している。このマッチ線MLに現れた小振幅の信号が、マッチアンプ10によりフル振幅振幅が電源電圧レベルの信号に変換されて、検索結果指示信号ML_OUTが生成される。したがって、検索サイクル時において、マッチ線の電圧振幅を小さくすることができ、マッチ線MLの充放電電流を低減することができる。ミス状態のマッチ線MLの方が、マッチ状態のマッチ線MLよりもその数は、十分多く、マッチ線の振幅制限により、マッチ線の充放電電流を大幅に低減することができる。また、差動増幅器12を用いて基準電圧VREFとマッチ線MLの電圧とを比較しており、高速のセンス動作が可能となる。エントリERYにおいて、1ビットのユニットセルがミス状態となる1ビットミス状態において、対応のマッチ線の電流の引抜きが遅くなる。しかしながら、マッチ線MLのプリチャージ電圧VMLは、中間電圧VDD/2以下であり、1ビットミス状態においても、対応のマッチ線の電圧レベルが基準電圧VREFよりも低くなる時間が早く、速いタイミングでマッチ線の電位レベルを判定することができる。これにより、低消費電流で高速で検索を行なうことのできる内容参照メモリを実現することができる。図6は、図4に示す差動増幅回路12およびラッチ16の具体的構成の一例を示す図である。図6において、差動増幅回路12の差動増幅器12aは、マッチ線MLにゲートが結合されるNチャネルMOSトランジスタNQ1と、ゲートに基準電圧VREFを受けるNチャネルMOSトランジスタと、これらのMOSトランジスタNQ1およびNQ2に電流を供給するカレントミラー段を構成するPチャネルMOSトランジスタPQ1およびPQ2を含む。MOSトランジスタNQ1およびNQ2のソースが共通に、活性化トランジスタ12bのドレインに結合される。MOSトランジスタPQ1はゲートおよびドレインが相互接続され、カレントミラー段のマスターとして作用する。ラッチ16は、ラッチ指示信号LATを反転するインバータIV1と、ラッチ指示信号LATおよびインバータIV1の出力信号に従って、選択的に活性化されるトライステートインバータバッファBVと、トライステートインバータバッファBVの出力信号を反転して検索結果指示信号ML_OUTを生成するインバータバッファIV1と、インバータバッファIV1の出力信号をインバータバッファIV1の入力に伝達するインバータバッファIV2を含む。インバータIV1およびIV2により、いわゆるインバータラッチが構成される。差動増幅回路12において、MOSトランジスタPQ1およびNQ1には同じ大きさの電流が流れる。マッチ線MLの電圧レベルが基準電圧VREFよりも高い場合には、MOSトランジスタNQ1を流れる電流量が、MOSトランジスタNQ2を流れる電流量よりも大きくなる。MOSトランジスタPQ2は、MOSトランジスタPQ1を流れる電流のミラー電流をMOSトランジスタNQ2へ供給する。したがって、この場合には、MOSトランジスタNQ2は、MOSトランジスタPQ2から供給される電流を全て放電することができず、差動増幅器12aの出力信号は、Hレベルとなる。マッチ線MLの電圧レベルが基準電圧VREFよりも低い場合には、MOSトランジスタNQ2のコンダクタンスが、MOSトランジスタNQ1のコンダクタンスよりも大きくなる。この状態においては、MOSトランジスタPQ2から供給される電流は、すべてMOSトランジスタNQ2および活性化トランジスタ12bを介して放電され、差動増幅器12aの出力信号はLレベルとなる。ラッチ16においては、ラッチ指示信号LATがLレベルのときには、インバータバッファBVは、出力ハイインピーダンス状態にあり、その出力信号ML_OUTは変化しない。一方、ラッチ指示信号LATがHレベルとなると、インバータバッファBVがインバータとして動作し、差動増幅回路12の出力信号をさらに増幅し、インバータIV1およびIV2により、この増幅された信号をラッチしかつ出力する。したがって、マッチ線MLが、プリチャージトランジスタ14により中間電圧VMLレベルにプリチャージされ、このマッチ線MLの信号振幅が小さくても、マッチ線MLの電位と基準電圧VREFの差が差動増幅器12aの検知可能な値になれば、高速でセンス動作を行なうことができる。図7は、図1に示す制御回路8の構成の一例を示す図である。図7において、制御回路8は、クロック信号CLKに同期して与えられたコマンドCMDをデコードするコマンドデコーダ20と、コマンドデコーダ20からの検索動作指示ENに従って、クロック信号CLKがHレベルの期間プリチャージ指示信号PRE_nをLレベルに駆動するプリチャージ活性化回路22と、検索動作指示ENの活性化時、クロック信号CLKのLレベルをトリガとしてその出力論理レベルを変化させるサーチ線ドライブ活性化回路24と、検索動作指示ENを、クロック信号CLKの1クロックサイクル期間遅延する遅延回路26と、遅延回路26の出力信号とクロック信号CLKに従ってマッチアンプ活性化信号MAEおよびラッチ指示信号LATを生成するマッチアンプ活性化回路28を含む。コマンドデコーダ20は、クロック信号CLKの立上がりに同期して、与えられたコマンドCMDをデコードし、このコマンドCMDが検索動作を指示している場合には、検索動作指示ENを活性状態へ駆動する。プリチャージ活性化回路22は、たとえば、クロック信号CLKと検索動作指示ENとを受けるゲート回路で構成されて、クロック信号CLKがHレベルでありかつ検索動作指示ENがHレベルのときに、プリチャージ指示信号PRE_nをLレベルに設定する。サーチ線ドライブ活性化回路24は、たとえばT型フリップフロップで構成され、検索動作指示ENの活性化時、クロック信号CLKの立下がりをトリガとして、その出力信号サーチ線ドライブイネーブル信号SLENを活性化する。このサーチ線ドライブ活性化回路24からのサーチ線活性化指示信号SLENは、検索データ入力回路4に与えられる。検索データ入力回路4は、この検索動作指示ENの活性化時に与えられた検索データSDを取り込み、ソース線ドライブ活性化指示信号SLENの活性化時、取り込んだ検索データSDに従ってサーチ線を駆動する。検索データ入力回路4は、ソース線活性化指示信号SLENの非活性化時、ソース線SL、/SLをともにLレベルに維持する。マッチアンプ活性化回路28は、遅延回路26の出力信号とクロック信号CLKとを受けるゲート回路でたとえば構成され、クロック信号CLKおよび遅延回路26の出力信号がともにHレベルのときに、マッチアンプ活性化信号MAEおよびラッチ指示信号LATをHレベルに維持する。これにより、検索動作開始時に、マッチ線のプリチャージ動作を行い、続いてプリチャージ完了後、サーチ線をサーチデータに従ってドライブし、サーチ線ドライブ時において、クロック信号CLKの次のサイクルにおいて、マッチアンプ活性化信号MAEおよびラッチ指示信号LATを、半クロックサイクル期間Hレベルに駆動することができ、図5に示すタイミング制御信号のタイミング図を実現する制御回路を実現することができる。なお、マッチ線に伝達される中間電圧VMLを発生する回路としては、その電圧レベルが電源電圧VDDの1/2倍以下の電圧レベルでありかつ基準電圧VREFよりも高い電圧レベルである電圧を生成する回路であればよく、任意の構成の中間電圧発生回路を利用することができる。以上のように、この発明の実施の形態1に従えば、マッチ線のプリチャージ電圧レベルを、電源電圧の1/2倍以下の電圧レベル以下の電圧レベルに設定し、マッチ線電圧をプリチャージ電圧より低い基準電圧と比較して、検索結果を示す信号を生成している。従って、マッチ線の充放電電流を低減でき、またマッチ線の信号振幅が低減される。これにより、高速のマッチ線電圧検出を行なうことができ、高速かつ低消費電流で動作する内容参照メモリを実現することができる。[実施の形態2]図8は、この発明の実施の形態2に従う内容参照メモリの要部の構成を示す図である。この図8に示す内容参照メモリの構成は、先の図4に示す内容参照メモリと、ラッチアンプ10の内部構成が異なる。すなわち、差動増幅回路12の前段に、分離指示信号MLIに従って選択的に非導通状態となる分離ゲート電荷閉じ込みゲート30aおよび30bを含む分離ゲート回路30が設けられる。分離ゲート30aは、マッチ線MLと差動増幅器12aの正入力プラスを選択的に分離し、分離ゲート30bは、基準電圧VREFの差動増幅器12aの負入力マイナスへの伝達を遮断する。この図8に示す内容参照メモリの他の構成は、図4に示す内容参照メモリの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。図9は、図8に示す内容参照メモリの検索動作を示すタイミング図である。以下、図9を参照して、図8に示す内容参照メモリの検索動作について説明する。時刻T1から検索サイクルが始まる。この時刻T1において、クロック信号CLKの立上がりに同期して、プリチャージ指示信号PRE_nがLレベルとなり、各マッチ線MLが、中間電圧レベルのプリチャージ電圧VMLレベルにプリチャージされる。次いで、時刻T2において、クロック信号CLKの立下がりに従って、サーチ線SLおよび/SLが、それまでの接地電圧レベルから、検索データに応じた電圧レベルに駆動される。マッチ線MLの対応のエントリにおいて、検索データと記憶データが不一致のときミスのとき、マッチ線MLの電圧レベルが基準電圧VREFよりも低下する。時刻T3において、分離指示信号MLIがLレベルに駆動され、分離ゲート30aおよび30bが非導通状態となる。これと並行して、マッチアンプ活性化信号MAEおよびラッチ指示信号LATがそれぞれHレベルに駆動され、差動増幅回路12が活性化されて、差動増幅動作を行ない、また、ラッチ16がスルー状態となり、差動増幅回路12の出力信号に応じた信号を生成する。この時刻T3においては、差動増幅回路12の正入力および負入力には、それまでにマッチ線MLの電圧レベルの変化および基準電圧VREFが伝達されており、差動増幅回路12は、伝達されたマッチ線電圧と基準電圧との比較動作判定動作を実行する。マッチ線MLは、分離ゲート回路30により差動増幅回路12と分離されている。従って、この状態においては、サーチ線SLおよび/SLを検索データに応じて駆動する必要はなく、サーチ線SLおよび/SLは、再び接地電圧レベルに駆動される。差動増幅回路12は、分離ゲート回路30により閉じ込められた電荷に対応する電圧レベルに従って、その正および負入力の電圧の差動増幅を行なう。差動増幅回路12の増幅動作時、マッチ線MLが差動増幅回路12から分離され、またサーチ線SLおよび/SLは接地電圧レベルに設定されるため、マッチ線MLの充放電動作が停止し、接地電圧GNDレベルまで放電されない。時刻T4において、データ判定動作が完了し、ラッチ指示信号LATがLレベルとなり、ラッチ16がラッチ状態となり、その比較結果を示す信号ML_OUTが確定状態となる。図9において、不一致ミス状態であり、Lレベルの信号ML_OUTが生成される。時刻T5において、再び検索サイクルが始まり、マッチ線MLのプリチャージが実行される。この場合、マッチ線MLの電圧レベルは、接地電圧GNDよりも高い電圧レベルであり、高速でプリチャージ電圧VMLレベルまで駆動される。次いで、先の検索サイクルと同様にして、ソース線検索データに応じた駆動、分離ゲート30aおよび30bによる電荷閉じ込め、および差動増幅回路12による増幅動作が実行される。図9において、この時刻T5から始まる検索サイクルにより、検索データと記憶データが一致しており、マッチ状態を示すHレベルの信号ML_OUTが生成される。したがって、この分離ゲート回路30の分離ゲート30aおよび30bを用いて、センス動作時マッチアンプの動作時マッチ線MLと差動増幅回路12とを分離することにより、マッチ線MLの電圧振幅をより低減することができ、消費電流をより低減することができる。また、そのプリチャージ動作も、早いタイミングで完了させることができる。この分離ゲート回路30を用いて電荷閉じ込め方式に従ってセンス検出動作を行なう場合、差動増幅回路12として、図6に示すカレントミラー型差動増幅回路が用いられてもよい。しかしながら、この電荷閉じ込め方式に従って検出動作を行なう場合、いわゆる交差結合型ラッチセンスアンプを作動増幅回路として利用することにより、より効率的かつ高速で、検出動作を行なうことができる。図10は、図8に示す差動増幅回路12の他の構成を示す図である。図10において、マッチ線ML[i]およびML[i1]に対するマッチアンプの構成を示す。差動増幅回路12およびラッチ16の構成要素は、各マッチ線において同じであり、マッチ線ML[i]に対して設けたマッチアンプについて代表的に参照番号を付す。図12において、差動増幅器12aは、ゲートおよびドレインが交差結合されるPチャネルMOSトランジスタPQ3およびPQ4と、ゲートおよびドレインが交差結合されるNチャネルMOSトランジスタNQ3およびNQ4と、補のマッチアンプ活性化信号MAEZの活性化時、電源ノードをMOSトランジスタPQ3およびPQ4のソースノードに結合するPチャネルMOSトランジスタPQ5を含む。MOSトランジスタPQ3およびNQ3のそれぞれのドレインおよびMOSトランジスタPQ4およびNQ4のそれぞれのゲートが、分離ゲート30aを介してラッチ線ML[i]に結合される。MOSトランジスタPQ3およびNQ4のゲートとMOSトランジスタPQ4およびNQ4のドレインが、共通に分離ゲート30bを介して基準電圧VREFを受ける。差動増幅器12aに対して、マッチアンプ活性化信号MAEに応答してMOSトランジスタNQ3およびNQ4のソースを接地に結合するマッチアンプ活性化トランジスタ12bが設けられる。ラッチ16は、ラッチ指示信号LATを受けるインバータIV1と、差動増幅器12aのMOSトランジスタPQ3のドレインおよびMOSトランジスタPQ4のゲートに結合され、インバータIV1の出力信号とラッチ指示信号LATとに応答して選択的に活性化されるトライステートインバータバッファBV1と、MOSトランジスタNQ3のゲートおよびMOSトランジスタNQ4のドレインノードに結合され、ラッチ指示信号LATおよびインバータIV1の出力信号に従って選択的に活性化されるトライステートインバータバッファBV2と、トライステートインバータバッファBV1の出力信号をラッチして、検索結果指示信号ML_OUT[i]を生成するインバータIV2およびIV3を含む。インバータIV2およびIV3が、インバータラッチを構成する。この図10に示すラッチ16においては、差動増幅器12aのセンスノードND1およびND2のセンス時の負荷を同じとするために、基準電圧VREFを受けるノードに対して、トライステートインバータバッファBV2が設けられる。センスノードND1およびND2の負荷を同じとし、差動増幅器の交差結合型センスアンプにおいて、正確にセンス動作を行なうことを図る。この図10に示す差動増幅回路12において、プリチャージ期間およびサーチ線駆動期間においては、マッチアンプ活性化信号MAEおよびMAEZは非活性状態であり、MOSトランジスタPQ4およびマッチアンプ活性化トランジスタ12bは非導通状態である。分離ゲート回路30aにおいて分離ゲート30aおよび30bが導通状態であり、センスノードND1およびND2がそれぞれ中間電圧VMLおよび基準電圧VREFレベルにプリチャージされた状態においても、差動増幅器12aの内部ノードを介して基準電圧線と対応のマッチ線との間での電荷の移動は、防止される。すなわち、センスノードND1が基準電圧VREFよりも高い電圧レベルであり、MOSトランジスタPQ4はオフ状態である。この場合、MOSトランジスタNQ4がオン状態となっても、MOSトランジスタ12bがオフ状態であり、そのソースノード電位が基準電圧VREFレベルとなり、MOSトランジスタNQ4は非導通状態となる。MOSトランジスタPQ3については、基準電圧VREFをゲートに受けており、導通状態となっても、そのソースノードが、プリチャージ電圧VMLレベルにまで上昇すると、ソースおよびドレインの電圧が等しくなり、非導通状態となる。MOSトランジスタNQ3は、同様、基準電圧VREFに従って導通状態となっても、MOSトランジスタNQ3およびNQ4の共通ソースノードは、MOSトランジスタNQ4により、基準電圧VREFレベルに充電され、MOSトランジスタNQ3のゲートおよびソース電位が等しくなり、非導通状態を維持する。したがって、センスノードND1およびND2は、それぞれ、プリチャージ動作時、プリチャージ電圧VMLおよび基準電圧VREFレベルに維持される。次いで、検索データ比較動作が実行され、検索データに従ってマッチ線MLの電位がに従って変化し、センスノードND1の電位が変化しても、MOSトランジスタPQ3およびPQ4の共通ソースノードの電圧レベルはプリチャージ電圧VMLレベル、MOSトランジスタNQ3およびNQ4の共通ソースノード電圧は、基準電圧VREFレベルに維持され、MOSトランジスタPQ3、PQ4、NQ3およびNQ4は、非導通状態を維持する。したがって、センスノードND1が、このマッチ線MLML[i]の電位に応じて電圧レベルに設定される。次いで、分離指示信号MLIをLレベルに設定し、分離ゲート回路30を非導通状態に設定して、電荷を閉じ込める。また、マッチアンプ活性化信号MAEを活性化して、MOSトランジスタPQ5および活性化トランジスタ12bが導通し、センス動作’判定動作が行われる。センスノードND1およびND2のうち電位の高いセンスノードは、MOSトランジスタPQ3またはPQ4により電源電圧VDDレベルにまでプルアップされ、一方、電位の低い方のセンスノードは、MOSトランジスタNQ3またはNQ4により、接地電圧レベルにまで放電される。この差動増幅器12aは、ラッチ型増幅回路であり、マッチアンプ活性化信号MAEおよびMAEZの活性状態の間、増幅された電源電圧VDDレベルおよび接地電圧レベルの信号がセンスノードND1およびND2にラッチされる。図10に示すように、交差結合型センスアンプを、マッチアンプで用いて、電荷閉じ込め方式で電圧検出を行なうことにより、この差動増幅器12aのセンスノードND1およびND2の負荷は小さく、高速で、増幅動作を行なうことができる。またこの差動増幅器12aの増幅動作時、分離回路30が非導通状態であり、各マッチラインMLM[i]およびML[i1]は放電動作を停止させることができる。なお、この発明の実施の形態2において、制御回路の構成は、実施の形態1と同様の構成を利用することができる。すなわち、図7に示す制御回路8の構成において、サーチ線ドライブ活性化回路が、クロック信号CLKのLレベル期間、サーチ線活性化信号SLENを活性化し、分離指示信号MLIは、この図8に示す遅延回路26の出力信号に従ってクロック信号CLKの1クロックサイクル期間、分離指示信号MLIをLレベルに駆動する。以上のように、この発明の実施の形態2に従えば、マッチアンプにおいて、電荷閉じ込め方式に従って、マッチ線の電圧レベル検出を行なっており、マッチ線の電圧振幅をさらに低減することができ、また、高速でマッチ線の電圧検出を行なうことができる。[実施の形態3]図11は、この発明の実施の形態3に従う内容参照メモリの全体の構成を概略的に示す図である。この図11に示す内容参照メモリは、メモリセルアレイ1が、先の実施の形態1および2と同様、複数のエントリERYに分割される。エントリERYそれぞれに対してマッチ線MLが設けられ、各エントリERYに共通に、サーチ線対SLPサーチ線SL,/SLが設けられる。複数のサーチ線対によりサーチデータバスが構成される。また、一致判定回路2においては、エントリERYそれぞれに対応してマッチアンプ40が設けられる。このマッチアンプ40は、データ比較動作時において、対応のマッチ線へプルアップ電流を供給するプルアップ電流機能を有する。このマッチアンプ40におけるプルアップ電流供給を制御するために、バイアス電圧発生回路45が設けられ、このバイアス電圧発生回路45からのバイアス電圧BIAS_Pに従って、マッチアンプ40が、電流値が制限されたプルアップ電流を対応のマッチ線MLへ供給する。中間電圧発生回路42は、プリチャージ電圧VMLを生成し、一致判定回路2内のマッチアンプ40へ比較判定基準電圧として供給する。したがって、この場合、基準電圧VREFは用いられない。プリチャージ電圧VMLを、マッチ線のプリチャージ電圧として利用し、かつマッチ線の電圧レベル判定時においても利用し、中間電圧発生回路42のレイアウト面積および消費電流を低減する。この内容参照メモリにおいても、先の実施の形態1および2と同様、検索データ入力回路4および制御回路8が設けられ、制御回路8の制御の下に、検索サイクルの各内部動作サイクルが設定されるクロック信号CLKに基づいて。図12は、図11に示すマッチアンプ40の具体的構成を示す図である。図12においても、マッチ線ML[0]に対して設けられるマッチアンプの構成を代表的に示す。他のマッチ線に対しても同じ構成のマッチアンプが設けられる。図12に示すマッチアンプ40は、以下の点で、図8に示すマッチアンプとその構成が異なる。すなわち、電源ノードと対応のマッチ線MLML[0]の間に直列に、PチャネルMOSトランジスタPQ10およびPQ11が設けられる。MOSトランジスタPQ10のゲートにバイアス電圧BIAS_Pが与えられ、MOSトランジスタPQ11のゲートに、プルアップ指示信号MLPU_nが与えられる。この図12に示すマッチアンプ40の他の構成および各エントリERYERY0-ERYnの構成は、図8に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。MOSトランジスタPQ10は、このバイアス電圧BIAS_Pに従って、1エントリにおいて1ビットのユニットセルが導通状態となるときにユニットセルを介して流れる1ビット引抜き電流Inよりも小さく、かつ対応のエントリの全ユニットセルがすべて非導通状態となるときのリーク電流IOFFよりも大きな電流を供給する。ここで、1ビット引抜き電流Inは、ミス状態のユニットセルの導通トランジスタの直列体を介して流れる電流を示し、非導通状態のトランジスタの経路におけるリーク電流を含まない。オフリーク電流Ioffは、マッチ状態のユニットセルを介して流れるリーク電流を示す。ミス状態のユニットセルにおいては、1ビット引抜き電流Inとオフリーク電流とが流れる。しかしながら、この1ビット引抜き電流Inは、ともに非導通状態のMOSトランジスタTR1,TR2またはTR3,TR4の直列体を流れる電流よりも充分に大きい。また、ミス状態のユニットセルにおいて非導通状態のMOSトランジスタの直列体TR1,TR2は、その合成抵抗値は、マッチ状態のユニットセルのMOSトランジスタの直列体の抵抗値よりも大きく、そのリーク電流は、オフリーク電流Ioffよりも充分に小さい。以下の説明においては、特に断らない限り、オフリーク成分を含む1ビットミス電流Imissは、1ビット引抜き電流Inと同じ大きさであるものとして扱う。1ビットミス電流Imissは、ミス状態のユニットセルを介して流れる電流である。マッチ線上の電圧レベルの検出のために比較基準電圧として、プリチャージ電圧VMLが用いられる。差動増幅回路12としては、図6に示すカレントミラー型差動増幅回路回路および図10に示す交差結合型差動増幅回路交差結合型ラッチセンスアンプのいずれが用いられてもよい。図13は、図12に示す内容参照メモリの検索動作を示すタイミング図である。以下、図13を参照して、図12に示す内容参照メモリの検索動作について説明する。時刻T1において検索サイクルが始まる。この検索サイクルが開始すると、プリチャージ指示信号PRE_nがLレベルへ駆動されプリチャージトランジスタ14が導通し、マッチ線MLが、充電され、その電圧レベルが、中間電圧レベルのプリチャージ電圧VMLレベルに駆動される。次いで、プリチャージ動作が完了すると、時刻T2において、プリチャージ指示信号PRE_nが非活性状態となる。次いでまたはこれと並行して、サーチ線SLおよび/SLが、検索データに応じて電源電圧および接地電圧レベルに駆動される。このとき、また、プルアップ指示信号MLPU_nがLレベルとなり、MOSトランジスタPQ11が導通し、MOSトランジスタPQ10およびPQ11を介して電源ノードからプルアップ電流Ipが対応のマッチ線MLへ供給される。このプルアップ電流Ipは、1ビット引抜き電流Inよりも小さく、全ビットオフリーク電流IOFFよりも大きな電流である。したがって、エントリにおいて、検索データと記憶データが不一致ミスの場合には、この対応のマッチ線MLは放電され、その電圧レベルが、プリチャージ電圧VMLよりも低下する。一致状態のマッチ線は、オフリーク電流による電圧低下がプルアップ電流により補償され、その電圧レベルが上昇するこれについては、後に説明する。次いで、時刻T3において、サーチ線SLおよび/SLの活性化期間が完了する。また、プルアップ電流供給期間が完了し、プルアップ活性指示信号MLPU_nがHレベルとなり、マッチ線へのプルアップ電流供給が停止される。この時刻T3において、判定サイクルが始まり、分離指示信号MLIがLレベルとなり、またマッチアンプ活性化信号MAEが活性化され、またラッチ指示信号LATがHレベルとなる。したがって、差動増幅回路12のセンスノード,-においては、対応のマッチ線の電圧およびプリチャージ電圧VMLが閉じ込められ、差動増幅回路12によりセンスノードの電圧に対する差動増幅動作が行なわれる。ミス時においては、したがって差動増幅回路12の出力信号は接地電圧レベルのLレベルとなり、ラッチ16を介して、この出力信号ML_OUTがLレベルとなる。時刻T4において、データ比較およびラッチアンプ出力の期間が完了すると、マッチアンプ活性化信号MAEおよびラッチ指示信号LATがLレベルに駆動されて、ラッチ16がラッチ状態、差動増幅回路12が非活性状態となる。このとき、分離指示信号MLIは、Lレベルであり、分離ゲート回路30は非導通状態である。この状態において、サーチ線SLおよび/SLは、ともに接地電圧レベルであり、マッチ線MLの放電経路は存在せず、エントリのユニットセルUCのオフリーク電流が存在するだけであり、ほぼ、時刻T3における電圧レベルが、時刻T3からT5の期間において維持される。時刻T5において、次の検索サイクルが始まると、再びプリチャージ指示信号PRE_nがLレベルとなり、マッチ線MLが、プリチャージ電圧VMLレベルに駆動される。次いで、時刻T6において、サーチ線SLおよび/SLの検索データに応じた電圧レベルの設定およびプルアップ指示信号MLPU_nの活性化により、マッチ線MLに、プルアップ電流Ipが供給される。検索データと対応のエントリの記憶データが一致しているマッチ状態のときには、マッチ線MLには、対応のエントリ内のユニットセルUCの全ビットのオフリーク電流IOFFmIoff;mはエントリ内のユニットセルの数が流れるだけである。このオフリーク電流IOFFは、プルアップ電流Ipにより補償されIOFF<In、この一致状態マッチ状態のマッチ線MLの電圧レベルは、プルアップ電流Ipにより上昇する。時刻T7において、マッチアンプ活性化信号MAEが活性化され、また分離指示信号MLIがLレベルとなり、分離ゲート回路30が非導通状態となり、電荷閉じ込め状態で、差動増幅回路12による増幅動作が実行され、このときの出力ML_OUTが、マッチ状態を示す電源電圧レベルのHレベルとなる。このマッチ状態のマッチ線MLの電圧レベルは、プリチャージ電圧VMLよりも高い電圧レベルである。したがって次の検索サイクルにおいてプリチャージトランジスタ14によるプリチャージ動作により、この電圧レベルの上昇したマッチ線MLが、プリチャージ電圧VMLレベルに駆動される中間電圧VMLを発生する中間電圧発生回路42図11参照において、電位上昇時、その上昇電位を放電する構成が設けられていればよい。これにより、マッチ線MLの電圧レベルが、プリチャージ電圧VMLよりも上昇している場合においても、プリチャージ実行により、確実に、プリチャージ電圧VMLに設定することができる。また、このMOSトランジスタPQ10によるマッチ線MLのプルアップ動作は、分離ゲート回路30を遮断状態として、電荷を閉じ込めた後には停止させることができる。したがって、このマッチ線MLは、マッチ状態であっても、電源電圧VDDレベルまでフルスイングすることがなく、消費電流を低減することができる。図14は、図11に示すバイアス電圧発生回路45の構成の一例を示す図である。図14において、バイアス電圧発生回路45は、1つのエントリERYのマッチ線を放電する経路と同じ構成を有するレプリカエントリ50を含む。このレプリカエントリ50は、メモリセルアレイにおけるエントリERYに含まれるユニットセルUCと同じ数のレプリカユニットセルを含み、1つのレプリカユニットセルUCsが、ミス状態に設定され、残りのレプリカユニットセルUChがマッチ状態に設定される。レプリカユニットセルUCsおよびUChは、共通のレプリカマッチ線RMLに結合される。このレプリカマッチ線RMLには、ダイオード接続されるPチャネルMOSトランジスタP60を介して電流が供給される。このPチャネルMOSトランジスタP60は、このゲートにバイアス電圧BIAS_Pを生成する電流/電圧変換素子として機能する。レプリカユニットセルUCsおよびUChは、それぞれ、エントリERYのユニットセルUCにおけるマッチ線放電経路のトランジスタTR1、TR2、TR3およびTR4と同じサイズチャネル幅とチャネル長の比のトランジスタN61,N61,N63およびN64を有し、同じ電流の大きさを流す。ミス状態のレプリカユニットセルUCsは、MOSトランジスタN61およびN62が非導通状態に設定され、MOSトランジスタN63およびN64が導通状態に設定される。したがって、このミス状態のレプリカユニットセルUCsには、ユニットセルUCの1ビット引抜き電流Inに等しい大きさの電流が、レプリカマッチ線RMLから接地ノードへ放電される。レプリカユニットセルUChは、MOSトランジスタN61およびN62の一方がオフ状態、他方が導通状態、MOSトランジスタN63およびN64が一方が導通状態、かつ他方が非導通状態に設定される。この放電経路において1つのMOSトランジスタを非導通状態、1つを導通状態と設定することにより、エントリERYのユニットセルUCにおいて、MOSトランジスタTR1およびTR2の一方が非導通状態、およびMOSトランジスタTR3およびTR4の一方が非導通状態となるマッチ状態と同じ状態を実現する。これにより、ユニットセルUCにおけるオフリーク電流Ioffと同じ大きさの電流をこれらのレプリカユニットセルUChにおいて放電する。したがって、MOSトランジスタP60からは、電流Inm-1Ioffの電流が供給される。ここで、mは、レプリカエントリ内のレプリカユニットセルUChおよびUCsの数、すなわち、1エントリERY内のユニットセルの数を示す。MOSトランジスタP60のサイズは、MOSトランジスタPQ10のサイズチャネル幅とチャネル長の比よりも大きく設定される。したがって、このMOSトランジスタPQ10を介して流れる電流Ipは、1ビットミス状態のエントリに対応するマッチ線を流れる電流よりも小さな電流となる。レプリカエントリ50を用い、1ビットのレプリカユニットセルUCsを、ミス状態に設定し、残りのレプリカユニットセルUChを、マッチ状態に設定することにより、レプリカマッチ線RMLに、1ビットミス時にマッチ線を流れる電流と同じ大きさの電流を流すことができる。MOSトランジスタP60およびPQ10によりカレントミラー回路を構成し、それらのトランジスタサイズを調整することにより、確実に、マッチ線MLに、1ビット引抜き電流Inよりも小さくかつ全ビットオフ時のリーク電流IOFFよりも大きな電流を供給することができる。これにより、比較基準電圧として、プリチャージ電圧VMLを用いて、比較検索動作を行なうことができる。なお、上述の説明においては、マッチ線のプルアップ電流Ipとして、1ビット引抜き電流Inよりも小さな電流を流している。しかしながら、このプルアップ電流は、1ビットミス時にマッチ線を流れる電流Imissよりも小さな電流となるようにその電流値が制限されても良い図14に示すバイアス電圧発生回路は、この条件を満たす電流を供給するようにバイアス電圧BIAS_Pを生成している。[変更例]図15は、この発明の実施の形態3の変更例の構成を示す図である。この図15に示す内容参照メモリは、以下の点で、図14に示す内容参照メモリとその構成が異なる。すなわち、マッチアンプ40各々において、分離ゲート回路30の分離ゲート30bに隣接して、差動増幅回路12と反対側に容量素子CQCQ0、CQ1、...がそれぞれ設けられる。これらの容量素子CQへは、共通に、プリチャージ指示信号PRE_nに従って選択的に導通するPチャネルMOSトランジスタ55を介してプリチャージ電圧VMLが供給される。この図15に示す内容参照メモリの他の構成は、図12および図14に示す内容参照メモリの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。この図15に示す内容参照メモリの構成においては、プリチャージ指示信号PRE_nの活性化時、マッチ線MLML[0]-ML[n]に対する、プリチャージ電圧VMLによるプリチャージ動作と並行して、MOSトランジスタ55が導通し、容量素子CQCQ0、CQ1、...に対してプリチャージ電圧VMLが供給される。プリチャージ指示信号PRE_nの非活性化時、容量素子CQCQ0、CQ1、...の充電電圧VML_iは、プリチャージ完了時のマッチ線のプリチャージ電圧レベルと同じ電圧レベルである。したがって、検索動作時、この容量素子CQCQ0、CQ1、...のプリチャージ電圧VML_iを、分離ゲート回路30により閉じ込めて、比較基準電圧VML_refとして用いて、対応のマッチ線の電位比較を行なう。差動増幅回路12の動作時、この比較基準電圧VML_refを、ほぼマッチ線のプリチャージ電圧レベルと等しい電圧レベルに維持することができる。したがって、メモリ内部の中間電圧発生回路から生成されるプリチャージ電圧VMLの電圧レベルが変動しても、確実に、各検索サイクルにおいて、プリチャージ時のプリチャージ電圧レベルを比較基準電圧として利用することができ、差動増幅回路12の増幅動作時センス動作時のマージンを十分に確保することができる。すなわち、一般に、中間電圧発生回路から生成されるプリチャージ電圧レベルVMLの電圧レベルが、プリチャージ動作により低下しても、元の電圧レベルに復元される電圧レベルの復元方法は、中間電圧発生回路の構成に応じて種々考えられる。従って、プリチャージ完了時のプリチャージ電圧VMLを、センス動作差動増幅動作開始時のプリチャージ電圧VMLの電圧レベルが異なる可能性がある。しかしながら、容量素子CQCQ0、CQ1、...に、このプリチャージ完了時のプリチャージ電圧VMLを保持することにより、確実に、マッチ線のプリチャージ電圧レベルと同じ電圧レベルに、この比較基準電圧VML_refを用いることができる。また、この容量素子CQ0、CQ1...共通に信号線57を設け、プリチャージ電圧VMLトランジスタ55を各マッチアンプ40で共有することにより、マッチアンプ40における比較基準電圧レベルを同一とすることができ、判定サイクル時に、マッチアンプ40において正確に同一レベルの比較基準電圧を用いて差動増幅動作を行なうことができ、判定結果確定タイミングのずれを小さくすることができる。以上のように、この発明の実施の形態3に従えば、プリチャージ電圧と同じ電圧レベルを比較基準電圧として用いており、内部の電圧発生回路のレイアウト面積および消費電力を低減することができる。また、このマッチ線活性化時におけるプルアップ電流供給により、確実に、マッチ線の電圧レベルは、このプリチャージ電圧レベルよりも高い電圧レベルまたは低い電圧レベルに検索結果に応じて設定することができ、正確に検索判定動作を行なうことができる。また、分離ゲート回路30を用いることにより、マッチ線のプルアップ期間を短縮することができ、その電位振幅を小さくすることができ、消費電流を低減することができる。また、容量素子にマッチ線プリチャージ完了時のプリチャージ電圧を保持することにより、マッチ線のプリチャージ電圧レベルを正確比較基準電圧として用いて判定動作を行うことができ、ノイズマージンが大きくまた正確な判定動作を行うことができる。また、実施の形態1から3と同様の効果をも得ることができる。[実施の形態4]図16は、この発明の実施の形態4に従う内容参照メモリの要部の構成を示す図である。この図16に示す内容参照メモリは、以下の点で、図15に示す内容参照メモリとその構成が異なる。すなわち、マッチ線MLML[0]-ML[n]それぞれに対し、放電指示信号DISに応答して対応のマッチ線を接地電圧レベルに放電する放電用のNチャネルMOSトランジスタ60が設けられる。この図16に示す内容参照メモリの他の構成は、図15に示す内容参照メモリとその構成は同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。図17は、図16に示す内容参照メモリの検索動作を示すタイミング図である。以下、図17を参照して、図16に示す内容参照メモリの動作について説明する。時刻T1において検索サイクルが始まる。この時刻T1からの検索サイクル開始時において、まずプリチャージ指示信号PRE_nが活性化され、マッチ線MLML[0]-ML[n]は、対応のプリチャージトランジスタ14を介して中間電圧レベルのプリチャージ電圧VMLにプリチャージされる。時刻T2において、サーチ線活性およびプルアップ動作が行なわれ、プルアップ指示信号MLPU_nが活性化され、またサーチ線SLおよび/SLに検索データが伝達される。対応のエントリがミス状態の場合には、マッチ線MLは、ミス状態のユニットセルを介して放電され、先の実施の形態3および4と同様、その電圧レベルが、プリチャージ電圧VMLから低下する。時刻T3において、サーチ線活性およびプルアップ動作が完了し、データの検出および検出結果の出力が行なわれる。すなわち、時刻T3において、プルアップ指示信号MLPU_nがHレベルに駆動され、また、サーチ線SLおよび/SLはともに接地電圧レベルに駆動される。また、マッチアンプ活性化信号MAEが活性化され、またラッチ指示信号LATがHレベルとされる。マッチ線MLの放電が完了し、また分離ゲート回路30が分離指示信号MLIに応答して遮断状態となる。差動増幅回路12が、電荷閉じ込め方式に従って差動増幅動作を行ない、ラッチ16が出力ML_OUTを生成する。ミス時においては、この検索結果指示信号ML_OUTは接地電圧レベルである。この検索結果指示信号ML_OUTが確定状態となったとき、時刻T4において、放電指示信号DISが活性化され、また、マッチアンプ活性化信号MAEが非活性化され、またラッチ指示信号LATがLレベルとなり、ラッチ16がラッチ状態となる。このとき、分離ゲート回路30は遮断状態にある。マッチ線MLが、MOSトランジスタ60を介して接地電圧レベルに放電される。時刻T5において次の検索サイクルが開始され、プリチャージ指示信号PRE_nの活性化に従って、マッチ線MLが、接地電圧レベルからプリチャージ電圧VMLレベルにまで駆動される。この後、時刻T6において、サーチ線の活性化およびプルアップ電流の供給が行なわれる。マッチ状態のマッチ線MLの電圧レベルが、このプルアップ電流によりその電圧レベルがプリチャージ電圧VMLレベルよりも上昇する。時刻T7において、データ検索結果の判定および結果出力サイクルが行なわれる。このサイクルにおいて、分離ゲート回路30が、分離指示信号MLIのLレベルに応答して遮断状態となる。マッチアンプ活性化信号MAEが活性化され、また、ラッチ指示信号LATがHレベルとなる。検索結果指示信号ML_OUTが、マッチ状態を示すHレベルに駆動される。時刻T8において、この比較結果判定および検索結果出力が完了すると、マッチアンプ活性化信号MAEが非活性化され、またラッチ指示信号LATがLレベルとなり、検索結果指示信号ML_OUTはHレベルのラッチ状態に維持される。この時刻T8において、再び、放電指示信号DISがHレベルとなり、放電トランジスタ60が導通し、各マッチ線MLの放電が行なわれる。マッチ状態のマッチ線MLは、その電圧レベルは、プリチャージ電圧VMLよりも高い電圧レベルであり、放電によりプリチャージ電圧VMLよりも低い電圧レベル図17では、接地電圧レベルに駆動される。次の時刻T9からの検索サイクル時のプリチャージにより、このマッチ状態のマッチ線MLが、プリチャージ電圧VMLレベルに駆動される。なお、図17において一点鎖線で示すように、放電指示信号DISが、ワンショットパルスの形態で生成される場合、マッチ状態のマッチ線MLは、接地電圧GNDよりも高い電圧レベルでその放電が停止するように構成されても良い。次の検索サイクルにおいては、プリチャージ電圧VMLと接地電圧GNDの間の電圧レベルから、プリチャージ電圧レベルへプリチャージされる。この放電トランジスタ60を利用することにより、マッチ線MLのプリチャージ動作は、常に充電する方向、すなわちプルアップ動作である。したがって、プリチャージ電圧VMLを発生する中間電圧発生回路においては、プリチャージ電圧VMLの電圧レベルを放電して所定電圧レベルに維持する構成を設ける必要はなく、回路構成が簡略化される。たとえば、比較回路と電流ドライブトランジスタのフィードバック型の内部降圧回路VDCと同様の回路構成を用いて、このプリチャージ電圧VMLを生成する回路を実現することができる。またこれに代えて、NチャネルMOSトランジスタのソースフォロアモード動作を利用して、このソースフォロアトランジスタのゲート電位を所定電圧レベルに維持する回路構成を、プリチャージ電圧VMLを発生する回路として利用することができる。この場合、フィードバック制御型の回路において、中間電圧VMLの電圧レベル上昇時にその電圧レベルを低下させる回路を設ける必要がない。また、ソースフォロアトランジスタを利用する場合、ソースフォロアMOSトランジスタとして、プリチャージ電圧VMLを放電するソースフォロアトランジスタPチャネルMOSトランジスタは設ける必要がない。したがって、回路構成が簡略化され、また、プリチャージ電圧VMLを発生する回路の消費電流を低減することができる。図18は、この実施の形態4において用いられる制御回路の構成を概略的に示す図である。図18において、制御回路8は、クロック信号CLKに同期して外部からのコマンドCMDを外部にデコードするコマンドデコーダ20と、コマンドデコーダ20からの検索動作指示ENとクロック信号CLKとに従ってプリチャージ活性化信号PRE_nを生成するプリチャージ活性化回路22と、検索動作指示ENの活性化時、クロック信号CLKのLレベルの期間、サーチ線の活性化を行なうサーチ線活性化信号SLENを活性状態に維持するサーチ線ドライブ活性化回路64と、検索動作指示ENを1クロックサイクル期間遅延する遅延回路26と、遅延回路26の出力信号の活性化時、クロック信号CLKがHレベルのときに、マッチアンプ活性化信号MAEおよびラッチ指示信号LATをそれぞれHレベルへ駆動するマッチアンプ活性化回路66と、遅延回路26の出力信号に従って、クロック信号CLKの立下がりに同期して、放電指示信号DISを活性化する放電制御回路68を含む。この放電制御回路68は、クロック信号CLKがLレベルの期間、放電指示信号DISをLレベルに駆動してもよく、また、クロック信号CLKの立下がりに同期してワンショットのパルスの形態で、放電指示信号DISをHレベルに駆動してもよい図17における一点鎖線の波形に対応。以上のように、この発明の実施の形態4に従えば、マッチ線に、それぞれ、検索動作完了時、対応のマッチ線を接地電圧レベルへ駆動する放電トランジスタを設けており、このプリチャージ電圧発生回路を、充電型回路で構成することができ、回路構成が簡略化され、消費電流を低減することができる。また、実施の形態1から3と同様の効果をも得ることができる。[実施の形態5]図19は、この発明の実施の形態5に従う内容参照メモリの要部の構成を示す図である。この図19に示す内容参照メモリは、図15に示す内容参照メモリと、以下の点で、その構成が異なる。すなわち、マッチアンプ40において、マッチ線MLML[0]-ML[n]に対し、プルアップ電流供給源として、PチャネルMOSトランジスタPQ70およびPQ11と容量素子70が設けられる。容量素子70は、充電指示信号CHA_nに応答して導通するPチャネルMOSトランジスタPQ70を介して電源電圧VDDレベルに充電される。この容量素子70の充電電荷は、プルアップ指示信号MLPU_nに従って選択的に導通するPチャネルMOSトランジスタPQ11を介して対応のマッチ線MLへ供給される。図19に示す内容参照メモリの他の構成は、図15に示す内容参照メモリと同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。図20は、図19に示す内容参照メモリの検索動作を示すタイミング図である。以下、図20を参照して、図19に示す内容参照メモリの検索動作について説明する。時刻T1から、検索動作を行う検索サイクルが始まる。この検索サイクル開始時において、まずプリチャージ指示信号PRE_nが活性化され、プリチャージ用のMOSトランジスタ14が導通し、各マッチ線MLが、プリチャージ電圧VMLレベルにプリチャージされる。時刻T2において、サーチ線の活性化が行なわれる。このサーチ線の活性化と並行して、プルアップ指示信号MLPU_nがLレベルに設定される。応じて、MOSトランジスタPQ11が導通し、各マッチ線へは、容量素子70の充電電荷が供給され、その電圧レベルが上昇する。このマッチ線MLがミス状態の場合には、図19に示すように、エントリ内のミス状態のユニットセルUC各々を介して、1ビット引抜き電流Inが流れ、その電圧レベルが低下する。マッチ線MLのプルアップ動作時、単に容量素子70の充電電荷が、各マッチ線に供給されるだけである。マッチ線プルアップ時において、電源ノードとマッチ線とは分離されており、したがって、プルアップ電流が電源ノードから接地ノードへ流れるのが防止され、消費電流が低減される。時刻T3において、マッチ線プルアップ動作が完了し、またサーチ線の活性化も完了し、検索結果の判定および読出が行なわれる。すなわち、時刻T3において、プルアップ指示信号MLPU_nがHレベルに駆動され、また分離指示信号MLIがHレベルに設定され、分離ゲート回路30が非導通状態となる。これにより、マッチアンプ活性化信号MAEの活性化に従って、各差動増幅回路12が、電荷閉じ込め方式に従って差動増幅動作を行ない、その判定結果を示す信号ML_OUTが、ラッチ16を介して出力される。この差動増幅回路12の増幅動作と並行して、充電指示信号CHA_nが活性化され、容量素子70の充電動作が行なわれる。時刻T4に、このマッチアンプ活性化信号MAEが非活性化され、またラッチ指示信号LATがLレベルに駆動され、ラッチ16がラッチ状態となり、1つの検索サイクルが完了する。一方、時刻T5から始まる検索サイクルにおいて、マッチ線MLがマッチ状態のときには、プリチャージトランジスタ14によるプリチャージ動作完了後、時刻T6において、MOSトランジスタPQ11を介して容量素子70の充電電荷がマッチ線MLに供給されると、このマッチ線MLの電圧レベルが、充電電圧レベルに維持される。このマッチ線MLが、マッチ状態のとき、その上昇電圧レベルは、単に容量素子70の充電電荷再配分により設定される。容量素子70の容量値とマッチ線MLの負荷容量の容量比により、その電圧レベルが設定され、マッチ線の電圧振幅は十分小さくすることができる。サーチ線SLおよび/SLの活性化およびマッチ線のプルアップ動作が完了すると、時刻T7において、分離指示信号MLIがLレベルとなり、分離ゲート回路30が、遮断状態となる。マッチアンプ活性化信号MAEの活性化に従って差動増幅回路12が増幅動作を行ない、ラッチ16から、マッチ状態を示すHレベルの信号ML_OUTが生成される。このとき、また、容量素子70の充電動作が、MOSトランジスタPQ70を介して行なわれる。マッチ線MLの電圧レベルは、先の時刻T6からのサイクルにおいて容量素子70を介して充電された電圧レベルに維持される。マッチ線MLの電圧レベルは、時刻T9から始まる次の検索サイクルにおけるプリチャージ動作時において、プリチャージ電圧VMLを生成する回路により、中間電圧レベルのプリチャージ電圧VMLに設定される。したがって、この容量素子70を充電するタイミングは、このプルアップ指示信号MLPU_nがHレベルの期間であればよい。この容量素子70に充電するのに必要とされる電荷は、対応のマッチ線MLに、差動増幅回路12により検出可能な電圧レベルにプルアップするだけの電圧上昇を生じさせる電荷であればよい。したがって、容量素子70の充電期間は、十分に、1つの検索サイクル内において収めることができる。この充電指示信号CHA_nを生成する回路は、図18に示す制御回路8の構成において、マッチアンプ活性化回路66から、マッチアンプ活性化信号MAEと同じタイミングで充電指示信号CHA_nが活性化される構成が用いられればよい。また、これに代えて、先のマッチ線を接地電圧レベルに放電する放電指示信号と同じタイミングで、この充電指示信号CHA_nが活性化されてもよい。また、この図19に示す構成において、図16に示す構成と同様、マッチ線MLに、それぞれ、放電指示信号DISに従って対応のマッチ線MLを接地電圧レベルに放電する放電トランジスタ60が設けられてもよい。この場合、プリチャージ電圧VMLを生成する回路は、マッチ線を充電することを要求されるだけであり、このプリチャージ電圧VMLを発生する中間電圧発生回路の構成が簡略化され、先の実施の形態4と同様、中間電圧発生回路の構成が簡略化され、また消費電流が低減される。以上のように、この発明の実施の形態5に従えば、検索動作時、マッチ線のプルアップ時、容量素子の充電電荷を利用しており、このマッチ線プルアップ時、電源ノードから接地ノードへ電流が流れる経路が遮断され、消費電流を低減することができる。また、実施の形態1から4と同様の効果を奏する。[実施の形態6]図21は、この発明の実施の形態6に従う内容参照メモリの要部を構成を示す図である。この図21に示す内容参照メモリは、以下の点で、図14に示す内容参照メモリとその構成が異なる。すなわち、差動増幅回路12に対しては、分離ゲート回路は設けられず、その差動増幅器の負入力に対し、基準電圧VREFが常時与えられる。またマッチ線MLが、差動増幅器の正入力に常時結合される。マッチアンプ40において、マッチ線を充電するPチャネルMOSトランジスタPQ10およびPQ72が電源ノードとマッチ線MLの間に直列に接続される。また、マッチ線MLを接地電圧レベルに放電するために、マッチ線MLと接地ノードの間にNチャネルMOSトランジスタ60が設けられる。MOSトランジスタPQ72および60のゲートには、放電指示信号DISが与えられる。PチャネルMOSトランジスタPQ10のゲートには、バイアス電圧BIAS_Pが与えられる。このバイアス電圧BIAS_Pは、図14に示す構成と同じ構成の中間電圧発生回路45から与えられる。中間電圧発生回路45の構成は、図14に示す中間電圧発生回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。また、メモリセルアレイにおけるエントリERYのユニットセルUCの構成およびラッチアンプ40の他の構成も、図14に示す内容参照メモリの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。この図21に示す構成においては、中間電圧発生回路45において、レプリカエントリにおいて、1ビットのユニットセルUCsがミス状態であり、残りのユニットセルUChは、マッチ状態である。したがって、このレプリカマッチ線RMLに対し、MOSトランジスタP60から、1ビット引抜き電流Inとオフリーク電流m-1Ioffの和の電流が流れる。ここで、mは、レプリカユニットセルUChおよびUCsの合計数を示す。MOSトランジスタP60のサイズは、MOSトランジスタPQ10のサイズよりも大きくされている。したがって、MOSトランジスタPQ10を流れる電流Ipは、1ビット引抜き電流Inまたは1ビットミス電流Imissまたは1ビットミス時のときにマッチ線に流れる電流Inm-1Ioffよりも小さな電流レベルに設定する。基準電圧VREFは、VDD/4以下の電圧レベルに設定される。図22は、図21に示す内容参照メモリの検索動作を示すタイミング図である。以下、図22を参照して、図21に示す内容参照メモリの検索動作について説明する。時刻T1以前においては、放電指示信号DISがHレベルであり、MOSトランジスタ60により、マッチ線MLは、接地電圧GNDレベルに維持される。このとき、MOSトランジスタPQ72は、非導通状態であり、マッチ線MLのプルアップ動作は停止している。時刻T1において、検索動作サイクルが始まる。検索サイクル時において、マッチ線MLが、接地電圧レベルにプリチャージされるため、サーチ線SLおよび/SLが、検索サイクル開始と同時に、検索データに応じた電圧レベルに駆動される。この検索サイクル開始時、放電指示信号DISがLレベルとなり、MOSトランジスタ60が非導通状態、MOSトランジスタPQ72が導通状態となる。応じて、各マッチ線MLに、MOSトランジスタPQ10およびPQ72を介してプルアップ電流Ipが供給され、その電圧レベルが上昇する。このとき、またミス状態のマッチ線MLにおいては、その放電電流は、プルアップ電流Ipよりも大きいため、その電圧レベルが低下する。時刻T3において、マッチアンプ活性化信号MAEを活性化し、ラッチ指示信号LATも同様、Hレベル図22に示すに設定することにより、マッチ線MLの電圧レベルの判定および出力が行なわれる。ミス時においては、ラッチ16からの信号ML_OUTはLレベルに設定される。時刻T4において、この検索結果判定および出力が完了すると、マッチアンプ活性化信号MAEが非活性化され、差動増幅回路12の差動増幅動作が停止し、また、ラッチ16がラッチ状態となる。この時刻T4において、マッチアンプ活性化信号MAEの非活性化に従って、放電指示信号DISをHレベルに駆動し、プルアップ電流Ipの供給の停止およびマッチ線MLの接地電圧レベルへの放電が行なわれる。一方、時刻T5から始まる検索サイクルにおいて、再び、サーチ線SLおよび/SLが次の検索データに従ってその状態が設定され、またマッチ線MLのプリチャージ動作が終了し、応じて、MOSトランジスタPQ10およびPQ72からのプルアップ電流Ipの供給が行なわれる。マッチ線MLが、マッチ状態の場合には、マッチ線MLの放電経路は存在せず、その電圧レベルがプルアップ電流Ipにより上昇する。時刻T7において、マッチ線MLの電位が基準電圧VREFよりも十分高くなると、マッチアンプ活性化信号MAEが活性化され、検索結果の判定および結果出力が行なわれる。この検索結果判定および出力時においても、プルアップ電流Ipは供給されており、マッチ線MLの電圧レベルは上昇する。時刻T8において、この検索結果判定および出力動作が終了し、マッチアンプ活性化信号MAEが非活性化される。また、放電指示信号DISがHレベルへ駆動され、マッチ線MLへのプルアップ電流Ipの供給の停止およびマッチ線MLの接地電圧レベルへの放電が行なわれる。この図21に示す内容参照メモリにおいては、図14に示すプリチャージトランジスタ14は用いられていない。したがって、検索サイクル開始時において、複数のマッチ線に対するプリチャージ動作を行なう必要がなく電流値が制限されたプルアップ電流の供給のみ、複数マッチ線の同時プリチャージによる過渡的電流を低減することができる。また、基準電圧VREFは、電圧VDD/4以下の電圧レベルに設定される図22においてはVDD/4の電圧レベル。したがって、マッチ状態時のマッチ線MLのハイレベル方向への電圧のプルアップレベルは、VDD/2以下の電圧レベル図22においては、VDD/2の電圧レベルに設定することができる。差動増幅回路12において、基準電圧VREFに対するハイレベルおよびローレベルの入力信号振幅を等しくする。マッチ線MLの信号振幅は、VDD/2以下に設定することができ、消費電流を低減することができる。[変更例]図23は、この発明の実施の形態6のバイアス電圧発生回路45の変更例の構成を示す図である。図23において、バイアス電圧発生回路45は、メモリセルアレイのエントリERYと同じ構成のユニットセルを含み、各ユニットセルがマッチ状態に設定されるレプリカエントリ80を含む。このレプリカエントリ80は、全ビットがマッチ状態に設定されるレプリカユニットセルUChを含む。各レプリカユニットセルUChにおいてオフリーク電流Ioffが流れる。これらのレプリカユニットセルUChは、MOSトランジスタN61およびN62の直列体およびMOSトランジスタN63およびN64の直列体を含み、各直列体において、マッチ状態のユニットセルと同様に、一方のMOSトランジスタが非導通状態に設定される。各直列体においてオフリーク電流が流れ、各直列体のオフリーク電流の合計電流が、ミス状態の1つのユニットセルのオフリーク電流となる。これらのMOSトランジスタN61およびN62は、図21に示すユニットセルUCのトランジスタTR1およびTR2それぞれとサイズが同じであり、またMOSトランジスタN63およびN64は、図21に示すユニットセルUCのトランジスタTR3およびTR4とサイズが同じである。これらのレプリカエントリ80のレプリカユニットセルUChは共通に、レプリカマッチ線RMLaに結合される。バイアス電圧発生回路45は、さらに、1ビットのレプリカユニットセル82を含む。この1ビットレプリカユニットセル82は、ミス状態のユニットセルUCsと同じ状態であり、図23においては、MOSトランジスタNT61およびNT612の直列体およびNT63およびNT64の直列体を含み、これらのMOSトランジスタNT61およびNT62が非導通状態、MOSトランジスタNT63およびNT64が導通状態に設定される。これらのMOSトランジスタNT61およびNT62は、それぞれ、ユニットセルUCのトランジスタTR1およびTR2と同じサイズを有し、また、MOSトランジスタNT63およびNT64が、それぞれ、ユニットセルのトランジスタTR3およびTR4と同じサイズを有する。したがって、1ビットレプリカユニットセル82の1ビットレプリカマッチ線MLUには、1ビットミス電流Imissが流れる。バイアス電圧発生回路45は、さらに、ゲートとドレインが相互接続され、電源ノードからレプリカマッチ線RMLaに電流を供給するPチャネルMOSトランジスタP601と、MOSトランジスタp601とカレントミラー回路を構成し、信号線85に電流Iaを供給するPチャネルMOSトランジスタP602と、1ビットレプリカユニットセル82に電流を供給するゲートおよびドレインが相互接続されるPチャネルMOSトランジスタP604と、PチャネルMOSトランジスタP604とカレントミラー回路を構成し、信号線85に電流Ibを供給するPチャネルMOSトランジスタP603とを含む。MOSトランジスタP601およびP602は、そのサイズチャネル幅とチャネル長の比が等しくされており、同じ大きさの電流を供給するmIoff=Ia;mは、レプリカユニットセルUChの数であり、1エントリERY内のユニットセルの数に等しい。MOSトランジスタP603は、MOSトランジスタP604よりも、そのサイズが小さくされる。したがってPチャネルMOSトランジスタ603が生成するミラー電流は、1ビットミス電流Imiss≒Inより小さい電流となるIb<Imiss。信号線85には、これらのMOSトランジスタP602およびP603からの電流IaおよびIbの和の電流が流れる。したがって、信号線85に流れる電流は、次式で表わされる。IaIb=mIoffIbこの信号線85を流れる電流は、トランジスタP602およびP603のサイズの調整により、1ビットミス状態のエントリを介してマッチ線から流れる電流よりも小さくすることができる。Imissm-1Ioff>IbmIoff>mIoff上式から、次の関係式が導き出される。Imiss-Ioff>Ibしたがって、上述の関係を満たすように、MOSトランジスタp603が供給する電流Ibを設定することにより、信号線85を流れる電流値を、マッチ状態のエントリのオフリーク電流よりも大きく、かつ1ビットミス時のエントリの放電電流1ビットミス電流よりも小さい値に設定することができる。この電流Ibの上限値は、上式から、1ビットミスのエントリにおいてミス状態のユニットセルの導通トランジスタの経路を流れる電流Inと非導通状態のトランジスタ直列体の経路を流れるオフリーク電流Ioff/2との差となる。バイアス電圧発生回路45は、さらに、信号線85の電流を放電するゲートおよびドレインが相互接続されるNチャネルMOSトランジスタN601と、MOSトランジスタN601とカレントミラー回路を構成するNチャネルMOSトランジスタN602と、MOSトランジスタN602に電流を供給する、ゲートおよびドレインが相互接続されるPチャネルMOSトランジスタP605を含む。MOSトランジスタN601およびN602は、そのサイズチャネル幅とチャネル長の比が等しくされ、MOSトランジスタN602が流す電流Icは、信号線85上を流れる電流と同じ大きさの電流である。このMOSトランジスタP605は、したがって、MOSトランジスタN602を流れる電流と同じ大きさの電流が流れる。このMOSトランジスタP605は、ゲートおよびドレインが相互接続されており、電流/電圧変換機能を有し、バイアス電圧BIAS_Pが生成される。マッチアンプ40に含まれるMOSトランジスタPQ10のゲートへ、このバイアス電圧BIAS_Pが与えられる。MOSトランジスタP605およびPQ10は、サイズが同じであり、したがって、MOSトランジスタPQ10からMOSPQ70を介してマッチ線MLへ流れる電流Idは、信号線85を流れる電流と同じ大きさの電流となる。これにより、各マッチ線MLに対し、1ビットミス時のマッチ線の電流よりも小さく、かつ全ビットビットマッチ状態のエントリのオフリーク電流よりも大きな値の電流を供給することができる。また、レプリカエントリを用いており、データを記憶するエントリのユニットセルの製造時のトランジスタパラメータのバラツキを、このレプリカエントリのレプリカユニットセルに反映させることができ、正確に所望の大きさのプルアップ電流/プリチャージ電流を供給することができる。なお、図23に示す構成において、レプリカエントリ80に含まれるレプリカユニットセルUChの数は、エントリERYに含まれるユニットセルの数mより1小さくm-1とされても良い。より、正確に1ビットミス状態のエントリに対応するマッチ線を流れる電流に対応する電流を、レプリカエントリ80および1ビットレプリカユニットセル82により生成することができる。図24は、この発明の実施の形態6に従う内容参照メモリの制御回路8の構成を概略的に示す図である。図24において、制御回路8は、外部からのコマンドCMDをデコードするコマンドデコーダ20と、コマンドデコーダ20からの検索動作指示ENに従ってクロック信号CLKを分周する分周回路90と、コマンドデコーダ20からの検索動作ENと分周回路90からの分周クロック信号BCLKに従って、検索データ入力回路4に対するラッチイネーブル信号LTENを生成する検索データ入力制御回路92を含む。検索データ入力回路4は、フリップフロップ回路94で構成され、このラッチイネーブル信号LTENの活性化に従って、検索データSDを取込みラッチし、サーチ線群サーチデータバスSLGを、取込んだ検索データに従って駆動する。この制御回路8は、さらに、検索動作指示ENを1クロックサイクル遅延する遅延回路26と、遅延回路26の出力信号に従って、クロック信号CLKの立上がりに同期して、マッチアンプ活性化信号MAEおよびラッチ指示信号LATを生成するマッチアンプ活性化回路66と、遅延回路26の出力信号に従ってクロック信号CLKの立上がりに応答して、放電指示信号DISを生成する放電制御回路68を含む。これらの回路26,66および68の構成は、図18に示す制御回路の構成と同じである。したがって、この図24に示す制御回路8を利用することにより、検索データ入力回路4においては、各検索サイクルごとに、フリップフロップ回路94に検索データの取込およびラッチおよび出力を行なわせることができる。なお、この図24に示す制御回路8の構成において、検索データSDの遷移を検出して、検索データ遷移検出信号に従って、検索動作指示ENが生成されてもよい。また、分周回路90は、この図22に示すタイミング図において、クロック信号CLKを2分周して、分周クロック信号CLKを生成する。しかしながら、この分周回路90の分周比および遅延回路26の遅延クロックサイクル数は、1検索サイクルのクロックサイクル数に応じて適当な値に定められればよい。以上のように、この発明の実施の形態6に従えば、マッチ線を接地電圧レベルにプリチャージし、検索動作時、このマッチ線に、電流値が制限された、1ビット引抜き電流または1ビットミス電流よりも小さく、全ビットオフリーク電流よりも大きな電流を供給しており、マッチ線の電圧振幅を低減することができ、マッチ線の充電電流を低減することができる。また、サーチ線SLおよび/SLに対しては、図24に示すように、フリップフロップ回路90により、検索データが保持されており、ビットパターンが類似する検索データが連続する場合、このサーチデータバスにおいて充放電されるサーチ線の数を低減することができ、サーチ線の充放電電流を低減することができる。[実施の形態7]図25は、この発明の実施の形態7に従う内容参照メモリの要部の構成を示す図である。この図25に示す内容参照メモリにおいて、メモリセルアレイ内のエントリERYの構成は既に説明した実施の形態1から6に示すエントリERYの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。マッチアンプ40においては、放電指示信号DISに従ってマッチ線MLを接地電圧レベルに放電する放電トランジスタ60と、このマッチ線MLにプルアップ電流を供給し、かつ検索判定を行なって、内部ノードND70に、内部検索判定結果信号MA_MLを生成するプルアップ/検出回路100が設けられる。このプルアップ/検出回路100は、電源ノードと内部ノードND70の間に直列に接続されるPチャネルMOSトランジスタQP71およびQP72と、内部ノードND70と対応のマッチ線MLの間に接続されるNチャネルMOSトランジスタQN71と、内部ノードND70上の内部検索判定結果信号MA_MLとプリチャージ指示信号PREとを受け、MOSトランジスタQP72へその出力信号を与えるNORゲートNG1を含む。MOSトランジスタQP71のゲートに、放電指示信号GISが与えられ、MOSトランジスタQN71のゲートに、バイアス電圧BIAS_Nが与えられる。このマッチアンプ40においては、さらに、プルアップ/検出回路100の出力信号MA_MLをラッチ指示信号LATに従ってラッチするラッチ16が設けられる。したがって、マッチアンプ40においては、差動増幅回路が設けられず、その消費電流を低減することができる。バイアス電圧発生回路45は、電源ノードとノードND72の間に直列に接続されるPチャネルMOSトランジスタQP73およびQP74と、ノード72上の電圧とプリチャージ電圧VMLとを比較する比較器CMPと、ノードND72にその一方導通ノードが接続され、そのゲートに比較器CMPの出力信号を受けるNチャネルMOSトランジスタQN72と、MOSトランジスタQN72の他方導通ノードと接地ノードの間に直列に接続されるNチャネルMOSトランジスタQN75およびQN76を含む。MOSトランジスタQP73およびQP74は、そのゲートが接地ノードに結合され、常時、導通状態に維持される。こOSトランジスタQP73およびQP74は、それぞれ、マッチアンプ40に含まれるMOSトランジスタQP71およびQP72と、そのサイズチャネル幅とチャネル長の比が同じに設定される。MOSトランジスタQN75およびQN76は、ともに、それぞれのゲートが電源ノードに結合され、常時、導通状態とされる。MOSトランジスタQN75およびQN76は、ユニットセルUCに含まれるMOSトランジスタTR3およびTR4と、それぞれそのサイズが等しくされる。したがって、MOSトランジスタQN75およびQN76には、1ビット引抜き電流Inが最大流れる。このバイアス電圧発生回路45の構成において、比較器CMPが、中間電圧レベルのプリチャージ電圧VMLとノードND72の電圧レベルを比較する。ノードND72の電圧レベルが、プリチャージ電圧VMLよりも高い場合には、比較器CMPの出力信号がハイレベルとなり、MOSトランジスタQN72のコンダクタンスが大きくなり、ノードND72からMOSトランジスタQN75およびQN76へ流れる電流が大きくなり、ノードND72の電圧レベルが低下する。一方、ノードND72の電圧レベルが、プリチャージ電圧VMLよりも低い場合には、比較器CMPの出力信号がローレベルとなり、MOSトランジスタQN72のコンダクタンスが低下し、MOSトランジスタQN72を介して流れる電流量が小さくなり、ノードND72の電位低下が抑制される。したがって、ノードND72がプリチャージ電圧VMLレベルに維持されるように、MOSトランジスタNQ72のコンダクタンスが比較器CMPにより調整される。プリチャージ電圧VMLは、電源電圧の1/2倍以下の電圧レベルである。マッチアンプ40において、MOSトランジスタQP71およびQP72は、サイズチャネル幅とチャネル長の比は、MOSトランジスタQP73およびQP74とそれぞれ等しくされる。また、MOSトランジスタQN71およびQN72は、そのサイズが等しくされる。MOSトランジスタNQ71のゲートには、比較器CMPの出力電圧BIAS_Nが与えられる。したがって、マッチアンプ40において、ノードND70上の信号MA_MLは、対応のエントリERYが1ビットミス状態のとき、ほぼ、プリチャージ電圧VMLレベルに維持される。このマッチ線MLは、その電圧レベルが、ノードND70の電圧レベルとなると、MOSトランジスタQNが非導通状態となる。マッチ線MLの電圧レベルは、従って、ノードND70上の電圧レベルよりも高くなることはなく、応じて、マッチ線MLの電圧レベルは、電圧VML以下に設定される。また、MOSトランジスタQP71およびQP72のサイズは、エントリの1ビットミス時のマッチ線を流れる電流1ビットミス電流と残りのユニットセルのオフリーク電流の和、Imissm-1Ioffよりも小さい電流を駆動する能力に設定される。図26は、図25に示す内容参照メモリの検索動作を示すタイミング図である。以下、図26を参照して、図25に示す内容参照メモリの検索動作について説明する。時刻T1以前において、プリチャージ指示信号PREは、Lレベルである。一方、放電指示信号DISが、Hレベルであり、マッチ線MLは接地電圧レベルにプリチャージされる。次に、MOSトランジスタQP71が、非導通状態であり、ノードND70は、このマッチ線MLの放電とともに、その電圧レベルは接地電圧レベルに放電されて接地電圧レベルに維持される。時刻T1以前においては、放電指示信号DISがHレベルであり、放電トランジスタ60により、マッチ線MLは接地電圧レベルにプリチャージされ、また、MOSトランジスタQP71が非導通状態であり、ノードND70も接地電圧レベルにある。時刻T1において、検索サイクルが始まると、まず放電指示信号DISがLレベルとなり、放電トランジスタ60が非導通状態、MOSトランジスタQP71が導通状態となる。プリチャージ指示信号PREが、Hレベルとなり、NORゲートNG1の出力信号がLレベルとなり、ノードND70へMOSトランジスタQP71およびQP72を介して電流が供給されて、その電圧レベルが上昇する。このMOSトランジスタQP71およびQP72からの電流は、MOSトランジスタQN71を介してマッチ線MLへ供給される。マッチ線MLに対応するエントリERYがミス状態のときには、マッチ線MLは、このミス状態のユニットセルUCを介して放電される。MOSトランジスタQP71およびQP72が供給する電流は、1ビットミス電流以下の電流であり、マッチ線MLの電圧レベルは、プリチャージ電圧VMLには到達せず、早いタイミングで接地電圧GNDレベルに放電される。MOSトランジスタQN71は、そのゲートにバイアス電圧BIAS_Nを受けており、1ビット引抜き電流Inが対応のマッチ線MLに流れるときに、ノードND70をプリチャージ電圧VMLレベルに維持する。エントリERYのミス状態のユニットセルの数が1ビットよりも多い場合には、ノードND70は、プリチャージ電圧VMLよりも低い電圧レベルにされる。したがって、対応のエントリがミス状態の時、ノードND70の電圧は、最大プリチャージ電圧VMLレベルである。時刻T3において、検索判定動作が行なわれ、ラッチ16が、ラッチ指示信号LATに従ってスルー状態となり、その出力信号ML_OUTが、LレベルとなるノードND70の電圧最大VMLは、ラッチ16の入力論理しきい値よりも十分低い電圧レベルである。ラッチ動作時、時刻T3において、プリチャージ指示信号PREが非活性化される。したがってノードND70の電圧レベルが、NORゲートNG1のLレベルと判定される入力電圧レベルであり、NORゲートNG1の出力信号がHレベルとなり、MOSトランジスタQP72が非導通状態とされ、ノードND70の電圧レベルがさらに低下し、ラッチ16からの検索結果指示信号ML_OUTは、確実に、Lレベルに設定される。この時刻T3からのプリチャージ指示信号PREのLレベルへの駆動により、マッチ線MLの電圧レベルが低下し、接地電圧GNDに到達しない場合でも、時刻T4からのサイクルにおいて、ラッチ16がラッチ状態に入ると、放電指示信号DISがHレベルとなり、マッチ線MLが接地電圧レベルに駆動され、ノードND70の信号MA_MLも接地電圧レベルに放電されるMOSトランジスタQP72が非導通状態。これにより、マッチ線MLおよびノードND70のプリチャージ動作が完了する。検索サイクルT5において、次の検索データについての検索動作が実行される。放電指示信号DISがLレベルに駆動され、また、プリチャージ指示信号PREがHレベルへ駆動されると、MOSトランジスタQP71およびQP72が導通状態となり、ノードND70へ電流を供給し、このノードND70から、マッチ線MLに電流が供給され、ノードND70の信号MA_MLの電圧レベルが上昇する。MOSトランジスタQN71は、ゲートにバイアス電圧BIAS_Nを受けており、MOSトランジスタQN72およびQN71はサイズが同じである。したがって、このMOSトランジスタQN71には、最大1ビットミス電流が流れる。マッチ状態のマッチ線MLの電位が上昇したとき、MOSトランジスタQN71が、ソースフォロア動作に従ってまたはソース/ドレイン電圧が等しくなることにより、非導通状態となり、マッチ線MLの電圧上昇は抑制され、マッチ線MLは、最大プリチャージ電圧VMLレベルに維持される。一方、この状態において、MOSトランジスタQP71およびQP72は導通状態であり、ノードND70へは電流が供給され、その信号MA_MLの電圧レベルが、最終的に、電源電圧VDDレベルにまで上昇する。時刻T7から始まるクロックサイクルにおいてラッチ指示信号LATをHレベルとすると、ラッチ16からの出力信号ML_OUTが、マッチ状態を示すHレベルとなる。この時刻T7において、プリチャージ指示信号PREがLレベルとなっても、ノードND70上の信号MA_MLが、十分高い電圧レベルであり、NORゲートNG1の出力信号がLレベルであり、MOSトランジスタQP72は導通状態を維持し、正確に、このノードND70の信号MA_MLの電圧レベルを判定して、検索結果指示信号ML_OUTを生成することができる。このノードND70上の信号MA_MLが、電源電圧VDDレベルにまで上昇しても、MOSトランジスタQN71は、そのバイアス電圧BIAS_Nにより、ソースフォロアモードで動作し、マッチ線MLの電圧レベルがプリチャージ電圧VML以上に上昇するのを抑制する。また、この図25に示す構成の場合、マッチアンプ40の内部ノードND70の負荷容量は、マッチ線MLに比べて十分小さく、内部ノードND70の充電電流は、マッチ線MLの充電時の充電電流量よりも小さく、検索動作時の消費電流を、より低減することができる。以上のように、この発明の実施の形態7に従えば、マッチアンプにおいて、マッチ線の電位上昇を、中間電圧VML≦VDD/2以下の振幅に、バイアス電圧BIAS_Nを受けるMOSトランジスタQN71により抑制し、内部ノードを充電して検索結果指示信号を生成しており、マッチアンプのレイアウト面積および消費電力を低減することができ、また、検索結果判定時の消費電流を十分低減することができる。なお、この実施の形態7における制御信号を発生する回路としては、図24に示す制御回路の構成を利用することができる。プリチャージ指示信号PREについては、図24に示すコマンドデコーダからの検索動作指示ENに従って1クロックサイクル期間、プリチャージ指示信号PREをHレベルに設定する構成が用いられればよい。[実施の形態8]図27は、この発明の実施の形態8に従う内容参照メモリの要部の構成を示す図である。この図27に示す内容参照メモリの構成は、図25に示す内容参照メモリと以下の点でその構成が異なる。すなわち、マッチアンプ40において、プルアップ電流供給指示信号MLPU_nに従ってマッチ線MLへ、充電電荷を供給するチャージアップ回路110が設けられる。このチャージアップ回路110は、電源ノードとマッチ線MLの間に互いに直列に接続されるPチャネルMOSトランジスタQP81およびQP82と、これらのMOSトランジスタQP81およびQP82の接続ノードに接続される容量素子CQ2とを含む。この図27に示す内容参照メモリの他の構成は、図25に示す内容参照メモリと同一構成であり、対応する部分には同一参照番号を付し、その詳細説明は省略する。図28は、図27に示す内容参照メモリの検索動作時の動作を示すタイミング図である。以下、図28を参照して、図27に示す内容参照メモリの検索動作について説明する。時刻T1以前において、プリチャージ指示信号PREは、Lレベルであり、また、放電指示信号DISは、Hレベルである。したがって、マッチ線MLおよび内部ノードND70の信号ML_MAは、ともに接地電圧レベルGNDレベルにある。ラッチ16は、ラッチ状態にあり、Hレベルの検索結果指示信号ML_OUTを生成している場合を想定する。時刻T1において、検索サイクルが始まると、まず、放電指示信号DISがLレベルとなり、MOSトランジスタ60が非導通状態、一方、MOSトランジスタQP71が導通状態となる。このとき、プリチャージ指示信号PREは、まだLレベルであり、NORゲートNG1の出力信号はHレベルであり、MOSトランジスタQP72は、非導通状態にある。一方、プルアップ電流供給指示信号MLPU_nが、Lレベルとなり、また、チャージ指示信号CHA_nがHレベルとなる。応じて、容量素子CQ2が、電源ノードから分離され、容量素子CQ2の充電電荷が、マッチ線MLおよびノードND70へ伝達される。容量素子CQ2の容量値を調整することにより、マッチ線MLの電圧レベルを、中間電圧レベルのプリチャージ電圧VMLよりも低い電圧レベルに設定することができる。このとき、プルアップ電流供給指示信号MLPU_nがHレベルに立上がり、MOSトランジスタQP82が非導通状態となり、チャージアップ回路110によるマッチ線MLのプルアップ動作が完了する。このチャージアップ回路110による容量素子CQ2を用いたプルアップ動作により、マッチ線MLおよびノードND70の信号MA_MLを高速で、所定のプリチャージ電圧レベルに駆動する。この時刻T1から始まる検索サイクル内において、時刻T1と時刻T2の間で、プリチャージ指示信号PREがHレベルとなり、応じてNORゲートNG1の出力信号がLレベルとなり、MOSトランジスタQP72が導通状態となる。応じて、MOSトランジスタQP71およびQP72およびQN71を介して、マッチ線MLにプルアップ電流が供給される。このとき、マッチ線MLに対応するエントリERYが、ミス状態の場合には、このプルアップ/検出回路100が供給するプルアップ電流よりも大きな電流が、接地ノードへ放電され、その電圧レベルが低下する。時刻T3において、プリチャージ指示信号PREをLレベルに設定する。このとき、ノードND70は、Lレベルであり、NORゲートNG1の出力信号がHレベルとなり、MOSトランジスタQP72が非導通状態とされ、ノードND70は、MOSトランジスタQN71から、エントリERY内のミス状態のユニットセルUCを介して接地電圧レベルに放電される。このとき、ラッチ指示信号LATがHレベルとなり、ラッチ16がスルー状態となる。ノードND70は、接地電圧レベルであり、この内部検索指示信号MA_MLに応じて、Lレベルの信号ML_OUTがラッチ16から出力される。時刻T4から始まるサイクルにおいて、再び、プリチャージ指示信号T4がHレベルとなり、マッチ線MLが、接地電圧レベルにプリチャージされ、またノードND70も、接地電圧レベルに放電されるMOSトランジスタQP72は非導通状態。この時刻T3から時刻T5の期間において、チャージ指示信号CHA_nがLレベルとなり、容量素子CQ2の充電が行なわれる。時刻T5から始まる検索サイクルにおいて、再び先の検索サイクルと同様の動作が行なわれ、マッチ線MLの容量素子CQ2により、マッチ線MLおよび内部ノードND70の充電が行なわれ、それぞれの電圧レベルが上昇する。このチャージアップ動作完了後、プルアップ電流供給指示信号MLPU_nがHレベルとなり、チャージアップ動作が完了する。ついで、プリチャージ指示信号PREがHレベルとなり、NORゲートNG1の出力信号がLレベルとなり、MOSトランジスタQP72が導通状態となる。マッチ線MLに対して設けられるエントリERYが、マッチ状態の場合には、このマッチ線MLを放電する経路は存在せず、ノードND70がMOSトランジスタQP71およびQP72により充電され、内部検索指示信号MA_MLの電圧レベルは、最終的に、電源電圧VDDレベルにまで上昇する。このノードND70が電源電圧レベルに充電されても、MOSトランジスタQN71により、マッチ線MLの電圧レベルが、プリチャージ電圧VMLよりも高くなるのが防止される。時刻T7において、プリチャージ指示信号PREがLレベルとなっても、ノードND70は、既にHレベルであり、NORゲートNG1の出力信号はLレベルであり、ノードND70上の信号MA_MLは、Hレベルに維持される。この時刻T7において、また、ラッチ指示信号LATがHレベルとなり、ラッチ16がスルー状態となり、このノードND70上の信号MA_MLに応じたHレベルの信号ML_OUTが生成される。この期間、マッチ線MLは、放電経路は存在せず、充電電圧VMLレベルに維持される。時刻T8において、出力信号のラッチ動作が行なわれ、ラッチ指示信号LATがLレベルとなり、ラッチ16がラッチ状態となる。また、放電指示信号DISが、Lレベルとなり、マッチ線MLが、接地電圧レベルに放電され、また、ノードND70も、接地電圧レベルに放電される。応じて、、このNORゲートNG1の出力信号がHレベルとなり、MOSトランジスタQP72が非導通状態となり、確実に、ノードND70およびマッチ線MLが、接地電圧レベルに放電される。このチャージアップ回路110において容量素子CQ2を用いてマッチ線MLを、所定電圧レベルにプルアップすることにより、高速で、マッチ線MLおよび内部ノードND70の電圧レベルを変化させることができ、検索動作を速くすることができる。また、容量素子CQ2を用いており、単にマッチ線ML充電時には、電源ノードの電圧VDDは消費されないため、このマッチ線プルアップ時の電源ノイズの発生は抑制される。また、容量素子CQ2の充電は、時刻T3およびT5の間およびT7から時刻T9の間のうちクロックサイクル期間にわたって行なえばよく、この容量素子CQ2の充電が緩やかに行なわれ、ピーク電流を低減することができる。図29は、この発明の実施の形態8の内容参照メモリの制御信号を発生する回路の構成の一例を示す図である。図29において、制御回路8は、クロック信号CLKに同期してコマンドCMDをデコードするコマンドデコーダ20と、コマンドデコーダ20からの検索動作指示ENの活性化に従って、クロック信号CLKを分周する分周回路90と、分周回路90の分周クロック信号BCLKと検索動作指示とに従って検索データ入力回路に対する検索ラッチ指示信号LTENを生成する検索データ入力制御回路92と、分周回路90の分周クロック信号BCLKと検索動作指示ENとに従って、チャージ指示信号CHA_nを生成するチャージアップ活性化回路120と、検索動作指示ENとクロック信号CLKとに従って、所定のワンショットパルスの形態で、プルアップ電流供給指示信号MLPU_nを生成するプルアップ活性化回路122と、プルアップ活性化回路122の出力するプルアップ電流供給制御信号MLPU_nの立下がりに応答して、検索動作指示ENの活性化時プリチャージ指示信号PREを生成するプルアップ活性制御回路124と、検索動作指示ENを、1クロックサイクル期間遅延する遅延回路26と、遅延回路26の出力信号とクロック信号CLKとに従ってラッチ指示信号LATを所定期間Hレベルに駆動するラッチ活性制御回路126と、ラッチ活性制御回路126からのラッチ指示信号LATの立下がりに応答して、所定期間放電指示信号DISと、Hレベルに駆動する放電活性化回路128を含む。分周回路90、検索データ入力制御回路92、コマンドデコーダ20および遅延回路26の構成は、先の図24に示す制御回路の構成と同じである。チャージアップ活性化回路120は、検索動作指示ENの活性化時、分周クロック信号BCLKの半クロックサイクル期間、チャージ指示信号CHA_nをHレベルに設定する。プルアップ活性化回路122は、ワンショットパルス発生回路の構成を有し、この検索動作開始時、所定期間、プルアップ電流供給指示信号MLPU_nを、Lレベルに駆動する。プルアップ活性制御回路124は、このプルアップ指示信号MLPU_nがHレベルの立上がりに応答して、クロック信号CLKが次に立上がるまで、プリチャージ指示信号PREを、Hレベルに維持する。ラッチ活性制御回路126は、このラッチ指示信号LATを、クロック信号CLKのHレベルの間、遅延回路26の出力信号が活性状態のときに、Hレベルに維持する。放電活性化回路128は、このラッチ指示信号LATがLレベルに立下がると、クロック信号CLKが次に立上がるまで、その放電動作指示信号DISをHレベルに駆動する遅延回路26の活性化時。以上のように、この発明の実施の形態8に従えば、さらに、マッチ線に対し、容量素子の充電電荷を用いてプルアップ動作を行なっており、実施の形態7の効果に加えて、高速でマッチ線を所定電圧レベルに駆動することができる。また、このマッチ線のプルアップ時、容量素子の充電電荷を利用しており、このマッチ線プルアップ時、電源ノイズが生成するのが抑制される。[実施の形態9]図30は、この発明の実施の形態9に従う内容参照メモリの要部の構成を示す図である。この図30に示す内容参照メモリは、バイアス電圧発生回路45およびラッチアンプ40の構成が、以下の点で、図27に示す内容参照メモリの構成と異なる。すなわち、バイアス電圧発生回路45においては、1ビットのミス状態のユニットセルを含むレプリカエントリ50が設けられる。このレプリカエントリ50の内部構成は、図21に示すレプリカエントリ50と同じである。このレプリカエントリ50に対して設けられるレプリカマッチ線RMLに対しては、ゲートおよびドレインが相互接続されたPチャネルMOSトランジスタQP93を介して電流が供給される。このMOSトランジスタQP93が供給する電流IMISSは、したがって、1ビットのミス状態のレプリカユニットセルを含むレプリカエントリ50を介して放電されるマッチ線電流とほぼ同じ大きさであり、エントリERY内における1ビットミス電流Imissと残りのマッチ状態のユニットセルを介して流れるオフリーク電流の和に等しい。このバイアス電圧発生回路においては、さらに、MOSトランジスタQP93とカレントミラー回路を構成するPチャネルMOSトランジスタQP92が設けられ、このMOSトランジスタQP92が、MOSトランジスタQP74に電流を供給する。このバイアス電圧発生回路45の他の構成は、図27に示すバイアス電圧発生回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。MOSトランジスタQP92のサイズは、MOSトランジスタQP93のサイズよりも小さくされる。したがって、このMOSトランジスタQP92が流す電流Ip2は、MOSトランジスタQP93を流れる電流IMISSよりも小さな電流であり、1ビットミス時のマッチ線電流よりも小さな電流値となる。マッチアンプ40においては、MOSトランジスタQP93のゲート電圧BIAS_Pを、そのゲートに受けて、MOSトランジスタQP71へ電流を供給するPチャネルMOSトランジスタQP91が設けられる。このMOSトランジスタQP91は、MOSトランジスタQP92とサイズが同じである。したがって、このMOSトランジスタQP91およびQP92は、MOSトランジスタQP93とカレントミラー回路を構成しており、同じ大きさの電流Ip1=Ip2を流す。このマッチアンプ40の他の構成は、図27に示すマッチアンプと同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。この図30に示す内容参照メモリの構成においては、レプリカエントリ50を用いて、1ビットミス時のマッチ線電流以下の電流に対応するバイアス電圧BIAS_Pを生成している。したがって、図21に示す構成と同様、メモリセルアレイ内におけるエントリERYのユニットセルUCのパラメータのばらつきにより、ユニットセルUCを流れる電流を補正することができる。すなわち、たとえば、プロセスのパラメータのばらつきにより、PチャネルMOSトランジスタを流れる電流が、通常よりも大きくなり、またNチャネルMOSトランジスタを流れる電流が小さくなった状態を考える。この場合、エントリERYにおいて、ミス状態のユニットセルUCを介して流れるミス電流が小さくなる。しかしながら、この場合、レプリカエントリ50においても、同様、NチャネルMOSトランジスタの流す電流Inが小さくされ、応じて、MOSトランジスタQP92およびQP91が流す電流Ip2およびIp1も小さくなる。したがって、実データを記憶するエントリERYにおいて、検索ミス時においても、その放電電流の変動に応じて、マッチ線MLに対する充電電流量が調整され、正確な検索動作を実現することができる。したがって、この図30に示すように、レプリカエントリ50を用いて1ビットミスデータを記憶するエントリERYのミス電流と同じ電流を流すことにより、正確に、PチャネルMOSトランジスタQP91を流れる電流Ip1は、1ビットミス時のマッチ線電流IMISSオフリーク電流を含むよりも小さくすることができ、プロセスパラメータのばらつきにかかわらず、正確な、マッチ線の充電を行なうことができ、正確な検索動作を実現することができる。以上のように、この発明の実施の形態9に従えば、バイアス電圧発生回路において、レプリカエントリを用いて、1ビットミス状態のマッチ線電流を生成して、マッチアンプにおけるプルアップ/検出回路のマッチ線充電電流を調整しており、正確に、プロセスパラメータのばらつきにかかわらず、検索動作を行なうことができる。また、実施の形態8と同様の効果を奏する。なお、このレプリカエントリを利用する構成の効果は、先の図21に示す実施の形態6においても同様に得られる。[実施の形態10]図31は、この発明の実施の形態10に従う内容参照メモリの要部の構成を示す図である。この図31に示す内容参照メモリの構成は、以下の点で、図30に示す内容参照メモリとその構成が異なる。すなわち、バイアス電圧発生回路45から生成されるバイアス電圧BIAS_Nは、バッファ130により、レベルを少し高くされてバイアス電圧BIAS_N2に変換された後に、各マッチアップ40のNチャネルMOSトランジスタQN71のゲートへ与えられる。この図31に示す内容参照メモリの他の構成は、図30に示す内容参照メモリの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。バイアス電圧BIAS_N2は、バイアス電圧発生回路45からのバイアス電圧BIAS_Nよりも、電圧ΔVだけ高い電圧レベルに設定される。ここで、電圧ΔVは、100mV以下である。このNチャネルMOSトランジスタQN71のゲート電位が所望値よりも低下した場合、MOSトランジスタQN71のコンダクタンスが低下し、マッチ線MLに流れる電流が抑制される。この抑制された電流成分は、ノードND70を充電し、ノードND70の信号MA_MLの電圧レベルが上昇する。したがって、検索結果がミスのときに、マッチ線MLは接地電圧レベル方向へ駆動されるものの、マッチアンプ40において内部ノードND70が、接地電圧レベルに駆動されず、Hレベルとなり、マッチ状態と判定される誤動作が生じる可能性がある。したがって、MOSトランジスタQN71のゲートに与えられるバイアス電圧BIAS_N2の電圧レベルを、所望値BIAS_Nよりも少し高くすることにより、このバイアス電圧BIAS_N2の接地電圧方向へのノイズによる誤動作を抑制することができ、正確な検索動作を実現することができる。また、先の実施の形態8および9と同様の効果をも併せて実現することができる。図32は、図31に示すバッファ130の構成の一例を示す図である。図32において、バッファ130は、電源ノードに結合され、かつカレントミラー回路を構成するPチャネルMOSトランジスタQP101およびQP102と、MOSトランジスタQP101と接地ノードの間に直列に接続されるNチャネルMOSトランジスタQN101-QN103と、MOSトランジスタQP102と接地ノードの間に直列に接続されるNチャネルMOSトランジスタQN104-QN106とを含む。PチャネルMOSトランジスタQP101が、そのゲートおよびドレインが相互接続され、MOSトランジスタQP101およびQP102で構成されるカレントミラー回路のマスタ段として動作する。MOSトランジスタQN101のゲートへバイアス電圧BIAS_Nが与えられる。MOSトランジスタQN104は、そのゲートおよびドレインが相互接続され、そのゲートからレベル変換後のバイアス電圧BIAS_N2が生成される。MOSトランジスタQN102、QN103、QN105、およびQN106は、それぞれ、ゲートが電源ノードに結合される。これらのNチャネルMOSトランジスタQN101-QN106は、サイズが同じである。一方、MOSトランジスタQP101は、そのサイズが、MOSトランジスタQP102よりも小さくされる。この図32に示すバッファ130の構成においては、MOSトランジスタQN101が、そのバイアス電圧BIAS_Nに応じて、定電流源として動作し、電流をNチャネルMOSトランジスタQN102およびQN103へ供給する。これらのMOSトランジスタQN101を流れる電流は、MOSトランジスタQP101を介して供給される。MOSトランジスタQP102が、このMOSトランジスタQP101を介して流れる電流のミラー電流を生成する。したがって、MOSトランジスタQP102の方が、サイズがMOSトランジスタQP101よりも大きいため、このMOSトランジスタQP102の流す電流は、MOSトランジスタQP101が流す電流よりも大きい。MOSトランジスタQP102からの電流が、MOSトランジスタQN104-QN106を介して接地ノードへ放電される。MOSトランジスタQN104は、ゲートおよびドレインが相互接続されており、そのゲートに、電流/電圧変換された信号、すなわち、バイアス電圧BIAS_N2を生成する。このMOSトランジスタQN104を流れる電流は、MOSトランジスタQN101を流れる電流よりも大きい。MOSトランジスタQN101およびQN104のサイズが同じである。従って、バイアス電圧BIAS_Nよりも、高い電圧レベルのバイアス電圧BIAS_N2が生成される。このバッファ130においても、MOSトランジスタQN101-QN106を、レプリカエントリのマッチ線放電用のMOSトランジスタと同じ工程で形成することにより、そのプロセス変動を補償して、バイアス電圧BIAS_N2の電圧レベルを所望値に設定することができる。以上のように、この発明の実施の形態10に従えば、マッチ線へ電流を供給するMOSトランジスタのゲートへ与えられるバイアス電圧のレベルを、バッファによりレベルを上昇させて供給しており、そのバイアス電圧の接地方向へのノイズに対しても、正確に検索動作を行なうことができる。また、実施の形態9と同様の効果を奏する。[実施の形態11]図33は、この発明の実施の形態11に従うないよう参照メモリの要部の構成を示す図である。このず3に示す内容参照メモリは、以下の点で、図31に示す内容参照メモリとその構成が異なる。すなわち、バイアス電圧発生回路45において、MOSトランジスタQP92のゲートへ与えられるバイアス電圧BIASP0を生成する定電流回路140が設けられ、また、このバイアス電圧BIASP0をレベル変換してマッチアンプ40のMOSトランジスタQP91のゲートへ与える電流変換回路135が設けられる。この図33に示すマッチアンプ40およびメモリセルアレイ内のエントリERYの構成は、図33に示す構成と同じであり、また、バイアス電圧発生回路45の他の構成は図31に示す構成と同じであり、対応する部分には同一参照符号を付して、その詳細説明は省略する。定電流回路135は電源ノードと内部ノードND73の間に直列に接続されるPチャネルMOSトランジスタQP93およびTN71と、内部ノードND73と接地ノードの間に直列に接続されるNチャネルMOSトランジスタTN75およびTN76と、内部ノードND73の電圧と中間電圧VMLとを比較し、その比較結果に応じてMOSトランジスタTN71のゲート電位を調整する比較回路CMPAを含む。MOSトランジスタQP93は、ゲートおよびドレインが相互接続され、MOSトランジスタQP92とカレントミラー回路を構成する。MOSトランジスタQP92およびQP93は、サイズが同じであり、同じ大きさの電流を流す。MOSトランジスタTN75およびTN76は、それぞれのゲートが電源ノードに結合され、常時、導通状態とされる。これらのMOSトランジスタTN75およびTN76は、サイズがユニットセルUCのトランジスタTR3およびTR4またはTR1およびTR2とそれぞれ同じであり、1ビット引抜き電流InImissを流す。比較回路CMPAは、正入力に電圧VMLを受け、負入力が内部ノードND73に結合される。この比較回路CMPAおよびMOSトランジスタTN71のフィードバック制御により、内部ノードND73の電圧レベルは、中間電圧プリチャージ電圧VMLに等しい電圧レベルとなる。このノードND73の電圧は、従って、電源電圧VDDが変動しても、正確にプリチャージ電圧VMLレベルに維持され、応じて、電源電圧の変動の影響を受けることなく、正確に1ビット引抜き電流In=Imissを生成することができる。定電流回路140においては、従って、1ビットミス状態のユニットセルにより1ビット引抜き電流In=Imissがマッチ線MLに流れるときと同じ大きさの電流が、MOSトランジスタQP93を介して流れる。MOSトランジスタQP93により生成されるバイアス電圧BIASP0は、従って、1ビット引抜き電流に対応する電圧レベルである。MOSトランジスタQP92は、MOSトランジスタQP93とサイズが同じであり、従って、電流Ip2は、1ビット引抜き電流In=Imissと同じ大きさの電流となる。電流変換回路135は、このバイアス電圧BIAS_P0のレベル変換を行って、その電圧レベルを少し上昇させる。これにより、マッチアンプ40において、MOSトランジスタQP91を介して流れる電流Ip1を、1ビット引抜き電流Inよりも小さくすることができ、また、全ビットのオフリーク電流の合計電流IOFFよりも大きくすることができる。このバイアス電圧発生回路45において、レプリカサーチトランジスタが接続される内部ノードを、マッチ線のプリチャージ電圧VMLに維持することにより、マッチ線プリチャージ状態において1ビットミス状態のユニットセルが放電する電流と同程度の大きさの電流を安定に生成することができ、より正確に、マッチ線の振幅を制限して消費電流を低減することができる。電流変換回路の構成1:図34は、図33に示す電流変換回路135の構成の一例を示す図である。図34において、電流変換回路135は、電源ノードに結合され、そのゲートに定電流回路140から生成されたバイアスで電圧BIAS_P0を受けるPチャネルMOSトランジスタTP100と、ゲートおよびドレインが相互接続され、MOSトランジスタTP100から電流を受けるNチャネルMOSトランジスタTN100と、MOSトランジスタTN100徒過連とミラー回路を構成するNチャネルMOSトランジスタTN101と、ゲートおよびドレインが相互接続され、電源ノードからMOSトランジスタTN101へ電流を供給するPチャネルMOSトランジスタTP101を含む。MOSトランジスタTP101のゲートに、バイアス電圧BIAS_Pが生成されて、マッチポンプ40のMOSトランジスタQP91のゲートへ与えられる。バイアス電圧発生回路45において、MOSトランジスタQP92およびQP93は、サイズチャネル長Lとチャネル幅Wとの比、W/Lが同じであり、同じ大きさの電流Imissを流す。MOSトランジスタTP100は、MOSトランジスタPQ92およびQP93よりサイズが小さく、従って、MOSトランジスタTPを介して流れる電流Ip1は、レプリカサーチトランジスタが駆動する電流Imissよりも小さい。MOSトランジスタTN100およびTN101は、サイズが同じであり、両者には同じ大きさの電流が流れる。MOSトランジスタTN101へは、MOSトランジスタTP101から電流が供給され、従って、MOSトランジスタTP101には、電流Ip1が流れる。MOSトランジスタTP101およびQP91は、サイズが同じであり、従って、両者には同じ大きさの電流が流れる。これにより、マッチアンプ40において、マッチ線に対して1ビット引抜き電流よりも小さな電流をプルアップ電流として供給することができる。電流変換回路の構成2:図35は、図33に示す電流変換回路の変更例の構成を示す図である。この図35に示す構成においては、MOSトランジスタQP92およびQP93が、各々、K個の単位PチャネルMOSトランジスタUPTの並列体で構成され、各々、1ビット引抜き電流を流す。一方、電流変換回路135のMOSトランジスタTP101は、J個の単位PチャネルMOSトランジスタの並列体で構成される。ここで、K>Jである。電流変換回路135の他の構成は、図34に示す構成と同じであり、対応する部分には同一参照符号を付して、その詳細説明は省略する。単位トランジスタUPTは、チャネル幅およびチャネル長が、各々、単位値に設定されており、従って、MOSトランジスタTP101の。合計チャネル幅は、MOSトランジスタQP93およびQP92各々の、合計チャネル幅よりも小さい。これにより、MOSトランジスタTP101を介して流れる電流Ip1を、MOSトランジスタQP92およびQP93各々を流れる電流よりも小さくすることができる。単に単位トランジスタの数を調整することにより、電流Imiss=Inと電流Ip1の関係ミラー比を設定することができ、製造パラメータのばらつきの影響を受けることなく、マッチ線プルアップ電流を所望の値に設定することができる。バッファの構成:図36は、図33に示すバッファ130の構成を示す図である。この図33に示す構成において、バッファ130としては、先の図32に示す構成を適用することもでき、また、この図36に示すバッファを図33に示すバッファに適用することもできる。図36において、バッファ130は、ゲートおよびドレインが相互接続され、電源ノードから電流を供給するPチャネルMOSトランジスタTP102と、ゲートにバイアス電圧発生回路45からのバイアス電圧BIASNを受けかつMOSトランジスタTP102から電流を供給されるNチャネルMOSトランジスタTN102と、MOSトランジスタTP102とカレントミラー回路を構成し、電源ノードから電流を供給するPチャネルMOSトランジスタTP103と、ゲートおよびドレインが相互接続されて、MOSトランジスタTP103から電流を供給されるNチャネルMOSトランジスタTN103と、MOSトランジスタTN102およびTN103の共通ソースと接地の間に接続され、そのゲートに活性化信号ACTを受けるNチャネルMOSトランジスタTN104とを含む。MOSトランジスタTP102は、MOSトランジスタTP103よりもサイズが小さく、大きな電流を流すミラー比が1より大きい。一方、MOSトランジスタTN102およびTN103は、サイズが同じである。MOSトランジスタTN104は、活性化信号ACTに従って、バッファ130の活性化を制御するトランジスタである。MOSトランジスタTN103からMOSトランジスタTN103へ供給される電流量が、MOSトランジスタTP102からMOSトランジスタTN102へ供給される電流よりも多い。従って、MOSトランジスタTN103のゲートの電位は、MOSトランジスタTN102のゲート電位よりも高くなる。これにより、バイアス電圧BIASNよりもバイアス電圧BIASN2を例えば100mV程度高くすることができる。また、MOSトランジスタTN102およびTN103を、ソースを共通にトランジスタTN104に接続することにより、これらのMOSトランジスタTN103およびTN104のソース電位が同じとなり、MOSトランジスタTN102およびTN103を流れる電流量の差に応じて、正確にバイアス電圧BIASN2を生成することができる。このバッファ135の効果は、先の図31に示す実施の形態10の場合と同じであり、バイアス電圧の低下に対するノイズマージンを大きくすることができる。なお、図36に示すバッファ135の構成において、MOSトランジスタTP102およびTP103のサイズ調整によるミラー比の調整のために、図35に示すように、単位トランジスタの並列体を用い、各並列体の単位トランジスタの数を調整してミラー比を調整しても良い。[変更例]図37は、この発明の実施の形態11の変更例の構成を示す図である。図37に示す内容参照メモリは、以下の点で、図33に示すないよう参照メモリとその構成が異なる。すなわち、図37に示す定電流回路140において、MOSトランジスタTN75およびTN76に代えて、抵抗素子ZRが設けられる。この抵抗素子ZRは、マッチ線MLが、電圧VMLのときの、ミス状態のユニットセルの放電経路のMOSトランジスタTR1、TR2またはTR3,TR4の合成オン抵抗と同じ抵抗値を有する。図37に示す他の構成は、図33に示すないよう参照メモリの構成と同じであり、対応する部分には同一参照符号を付して、その詳細説明は省略する。抵抗素子ZRは、MOSトランジスタの合成オン抵抗値に等しい抵抗値を有しており、その抵抗値は低い。従って、抵抗素子ZRをメタル配線を用いて実現しても、そのレイアウト面積は小さく、回路レイアウト面積の増大は抑制される。このようなメタル配線などで抵抗素子ZRを実現することにより、プロセスパラメータの変動の小さな抵抗素子を実現することができ、安定に所望の大きさの定電流を生成することができる。以上のように、この発明の実施の形態11に従えば、定電流回路を用いて、マッチ線電圧がプリチャージ電圧レベルとなる状態において1ビット引抜き電流を流すように構成し、この電流のミラー電流によりマッチアンプにおいてマッチ線に供給するプルアップ電流量を調整しており、正確にかつ安定に1ビットミス時の電流以下の電流をマッチ線に流すことができる。また、実施の形態10と同様の効果も得ることができる。[実施の形態12]図38は、この発明の実施の形態12に従う内容参照メモリの要部の構成を示す図である。図38に示す内容参照メモリにおいては、マッチ線ML各々に対応して設けられるマッチアンプ150の構成が、これまでの実施の形態のマッチアンプと異なる。各マッチ線MLに対して設けられるマッチアンプの構成は同一であり、図38においては、1つのマッチ線に対して設けられるマッチアンプ150の構成を代表的に示す。実施の形態12に従うマッチアンプ150は、前の検索サイクルにおける検索結果に応じて、対応のマッチ線MLに対して充電を行なうとともに、このマッチ線の電位レベル判定基準を設定する。すなわち、マッチアンプ150は、マッチ線MLの電位レベルを検出するセンス回路152と、センス回路152の出力信号を、検索指示信号SRCHに従ってラッチするラッチ回路154と、このラッチ回路154の出力信号ML_OUTに従って対応のマッチ線MLに、検索動作時選択的に充電電流I_chargeを供給するチャージ回路156を含む。Dラッチ回路154は、検索指示信号SRCHをクロック入力CLKに受け、その検索指示信号SRCHがLレベルのときに、スルー状態となり、D入力に与えられた信号を、そのQ出力から出力する。センス回路152は、電源ノードと内部信号線MALIの間に接続されかつそのゲートが対応のマッチ線MLに結合されるPチャネルMOSトランジスタQP113と、内部信号線と接地ノードの間に接続されかつそのゲートが対応のマッチ線MLに結合されるNチャネルMOSトランジスタQN112と、MOSトランジスタQP113およびQN112からの信号MALIを受けてDラッチ回路154の入力Dに出力信号を与えるインバータ163と、Dラッチ回路154の出力Qからの出力信号を受けるインバータ161と、インバータ161の出力信号をD入力に受けるラッチするDラッチ回路162と、内部信号線MALIと接地ノードの間に直列に接続されるNチャネルMOSトランジスタQN113およびQN114を含む。Dラッチ回路162は、クロック入力CKに与えられる検索指示信号SRCHがHレベルのときにはラッチ状態となり、Lレベルのときにスルー状態となる。MOSトランジスタQN113は、そのゲートが、マッチ線MLに結合される。MOSトランジスタQN114は、そのゲートに、Dラッチ回路162の出力Qからの出力信号DVTHを受ける。このセンス回路152において、MOSトランジスタQP113、QN112-QN114により、対応のマッチ線MLの電位を検出するインバータバッファが構成され、D型ラッチ回路162の出力信号DVTHに従って、このインバータバッファの入力論理しきい値が補正される。MOSトランジスタQN114が導通状態のとき信号DVTHがHレベルのとき、このインバータバッファの入力論理しきい値が低くなり、MOSトランジスタQN114が非導通状態のときには、このインバータバッファの入力論理しきい値が高くなる。したがって、前の検索サイクルにおける検索結果に従って、このマッチ線MLの電位判定基準が調整される。チャージ回路156は、それぞれ電源ノードに結合され、カレントミラー回路を構成するPチャネルMOSトランジスタQP110およびQP111と、MOSトランジスタQP110と接地ノードの間に接続されるNチャネルMOSトランジスタQN110およびQN111と、D型ラッチ回路154の出力信号と検索指示信号SRCHを受けるEXNOR回路160と、MOSトランジスタQP111とマッチ線MLの間に接続され、かつそのゲートにEXNOR回路160の出力信号/CHRGを受けるPチャネルMOSトランジスタQP112を含む。MOSトランジスタQN110およびQN111は、そのゲートが電源ノードに結合され、常時、導通状態となる。これらのMOSトランジスタQN110およびQN111は、そのサイズが、ユニットセルUCに含まれるマッチ線放電用のトランジスタTR3およびTR4、またはTR1およびTR2とそれぞれ等しくされ、1つのユニットセルUCにおいて流れる1ビットミス電流Imissと同じ大きさの電流を流す。スタンバイ状態においては、検索指示信号SRCHがLレベルに設定される。前の検索サイクルにおける信号ML_OUTがHレベルのときには、EXNOR回路160の出力信号/CHRGがLレベルであり、MOSトランジスタQP112が導通状態にあり、マッチ線MLに、電流が供給される。一方、前の検索サイクルにおいてミス状態と判定されると、EXNOR回路160の出力信号/CHRGはHレベルであり、MOSトランジスタQP112は、非導通状態にある。したがって、検索動作時においては、前の検索サイクルの判定結果がミス状態であり、現検索サイクルにおいて対応のマッチ線を充電する可能性のあるときに、対応のマッチ線MLに電流を供給する。一方、スタンバイ状態においては、前の検索サイクルにおいて、マッチ状態のマッチ線は、スタンバイ時に充電を行なって、Hレベルに維持する。一方、ミス状態のマッチ線は、スタンバイ時には、充電を行なわず、対応のマッチ線MLを、検索動作時のローレベル接地電圧レベルに維持する。これにより、次の検索サイクル時におけるマッチ線の状態遷移に備える。図40は、図38に示すマッチアンプ150の動作を示すタイミング図である。以下、図40を参照して、この図38に示す内容参照メモリの動作について説明する。サーチ線SL,/SLが、各クロックサイクルごとに、その検索データが切換えられる。今、マッチ線MLは、接地電圧レベルに維持される状態を考える。時刻T10において検索サイクルが始まり、検索指示信号SRCHがHレベルとなると、図39の動作論理図に示すように、EXNOR回路160の出力信号がLレベルとなり、MOSトランジスタQP112が導通する。この時刻T10から始まる検索サイクルにおいて、検索データとエントリの格納データが一致している場合には、この対応のマッチ線MLは放電経路が存在せず、マッチ線MLの電圧レベルが上昇する。検索指示信号SRCHが検索動作時にはHレベルであり、Dラッチ回路162は、ラッチ状態にある。前のサイクルにおける検索結果指示信号ML_OUTに従って、Dラッチ回路162の出力する信号DVTHがHレベルであり、したがって、センス回路152の入力論理しきい値VTHは、低い電圧レベルにある。マッチ線MLの電圧レベルが、充電されて、その電圧レベルが接地電圧レベルから上昇するとき、低い電圧レベルの入力論理しきい値VTHに従って、このセンス回路150から内部信号線MALIに伝達される信号が早いタイミングでHレベルとなる。D型ラッチ回路154は、検索指示信号SRCHがHレベルのときにスルー状態となり、インバータ163を介して与えられる内部信号線MALI上の信号を取り込んで出力しその出力信号ML_OUTは、この検索指示信号SRCHがHレベルのときには内部信号線MALI上の信号に従って変化する。一方、検索指示信号SRCHがLレベルとなるとラッチ状態となり、取り込んだ信号をラッチし、検索結果を保持する。したがって、検索指示信号SRCHがHレベルのサーチ期間においては、マッチ線MLの電圧レベルが上昇し、内部信号線MALIの電圧レベルが低下すると、D型ラッチ回路154からの信号ML_OUTがインバータ163の出力信号に従ってHレベルとなる。応じて、EXNOR回路160からの信号/CHRGがHレベルとなり、マッチ線MLに対する充電が一旦停止する。サーチ期間が終了し検索指示信号SRCHがLレベルとなると、EXNOR回路160の出力信号/CHRGが再びLレベルとなり、マッチ線MLに対する充電が行われる。この状態においては、D型ラッチ回路154がラッチ状態にある。このマッチ線MLの充電により、マッチ線MLは電源電圧レベルにまで充電される。D型ラッチ回路154は、ラッチ状態にあり、その出力信号は、マッチ線MLが充電されても変化しない。このとき、また、D型ラッチ回路162の出力信号DVTHは、Hレベルであり、センス回路152の入力論理しきい値VTHは、低い状態にある。時刻T11から始まる検索サイクルにおいて、再び、検索データに対する検索動作が行なわれる。この検索サイクルにおいて、前のサイクルの検索結果がマッチ状態のときには、まず、検索指示信号SRCHの立上がりに従ってD型ラッチ回路162の出力信号DVTHが、Lレベルとなり、MOSトランジスタQN114が非導通状態となる。応じて、センス回路152の入力論理しきい値VTHが高い電圧レベルに設定される。また、この検索サイクルにおいて、検索指示信号SRCHがHレベルとなると、EXNOR回路160の出力信号/CHRGはHレベルとなり、MOSトランジスタQP112は非導通状態とされ、マッチ線MLに対する充電電動作は停止される。サーチ結果に従ってマッチ線MLはマッチ状態であり、放電はされず、内部信号線MALI上の信号はLレベルを維持する。サーチ期間が終了し、検索指示信号SRCHがLレベルとなると、D型ラッチ回路154がラッチ状態となり、その出力信号ML_OUTは、Hレベルに維持される。チャージ回路156においては、EXNOR回路160の出力信号/CHRGはLレベルとなる。応じて、再び、MOSトランジスタQP112によりマッチ線の充電が行なわれ、マッチ線MLは電源電圧レベルを維持する。エントリERYにおいて、たとえば72ビットから288ビットのユニットセルUCが接続されており、このマッチ線MLがマッチ状態のときに、これらのマッチ状態のユニットセルを介してオフリーク電流が流れる。この合計オフリーク電流は、検索データビット数が大きいと無視することができない大きさとなる。このマッチ状態のエントリのオフリーク電流によるマッチ線の電圧低下を充電電流Ichargeの供給により抑制する。時刻T12から始まる検索サイクルにおいて、検索データがエントリの格納データと不一致のときミス状態のとき、検索指示信号SRCHがHレベルとなると、このミス時のときには、マッチ線MLはミス状態のユニットセルUCを介して放電され、その電圧レベルが低下する。応じて、内部信号線MALI上の信号がHレベルに上昇し、D型ラッチ回路154の出力信号ML_OUTがLレベルに低下する。チャージ回路156においてEXNOR回路160の出力信号/CHRGがLレベルとなり、MOSトランジスタQP112が導通状態となり、一旦マッチ線MLへの電流I_chargeの供給が行われる。しかしながら、MOSトランジスタQP112を介して供給される電流Ichargeは、ミス状態のマッチ線MLの放電電流よりも小さく、マッチ線MLは、Lレベルに維持される。このとき、センス回路152においては、その入力論理しきい値VTHが高い電圧レベルに設定されており、このマッチ線MLの電圧低下は、早いタイミングで検出され、内部信号線MALIの電圧レベルが低下する。D型ラッチ回路154は、スルー状態にあり、その出力信号ML_OUTは、内部信号線MALI上の信号に従って変化する。マッチ線MLは、充電が行なわれていても、充電電流よりも大きな放電電流を流すため、高速でその電圧レベルが低下する。検索指示信号SRCHがLレベルとなると、D型ラッチ回路154はラッチ状態となり、その出力信号ML_OUTが、現検索サイクルの検索結果に従ってLレベルに維持される。応じて、EXNOR回路160の出力信号/CHRGがHレベルを維持する。したがって、マッチ線MLは、接地電圧レベルに放電された状態で維持される。時刻T13から始まるサイクルにおいて、検索指示信号SRCHがHレベルに立上がると、EXNOR回路160の出力信号/CHRGがLレベルとなり、マッチ線MLに対する充電電流I_chargeが供給される。このとき、また、D型ラッチ回路162の出力信号DVTHがHレベルとなり、センス回路152の入力論理しきい値VTHが低い電圧レベルに設定される。このチャージ回路156からの充電電流I_chargeは、1ビットのミス状態のユニットセルが流す電流Imiss=Inよりも小さな電流であり、マッチ線MLの電圧レベルは、ほぼ接地電圧レベルに維持され、また、内部信号線MALIの信号もLレベルに維持される。したがって、この状態においては、マッチ線MLおよび検索結果指示信号ML_OUTは、前の検索サイクルと同じ状態を維持する。この図40の破線の円に示すように、マッチ線MLは、ミス状態からマッチ状態へのときとマッチ状態からミス状態へのときに、その電圧レベルが変化し、充放電が行なわれる。一方、サーチ線SL、/SLにおいては、その検索データのビットが変化するサイクルにおいて、充放電が行なわれる。したがって、これらのサーチ線およびマッチ線の遷移回数が低減されれば、応じて消費電流を低減することができる。図41は、1検索サイクル当りの消費電荷を一欄にして示す図である。図41において、比較のために、マッチ線およびサーチ線が、電源電圧VDDレベルにプリチャージされる場合、および接地電圧GNDにプリチャージされる場合の消費電荷を併せて示す。このVDD/GNDプリチャージ方式の場合、サーチ線およびマッチ線の電圧振幅は、電源電圧VDDである。図41において、MおよびNは、それぞれマッチ線およびサーチ線の数である。CmおよびCsは、それぞれ、マッチ線1本当りの容量およびサーチ線1本当りの容量を示す。電圧遷移が行なわれるマッチ線の数が1本の場合、このマッチ線は、VDDプリチャージ方式では、この電圧遷移時には、マッチ線は、電源電圧VDDから接地電圧レベルへ遷移する。したがって、この場合、消費電荷は、M-1CmVとなる。また、Vは、電源電圧VDDと接地電圧GNDの電圧差を示す。マッチ線が接地電圧GNDにプリチャージされる場合、この電圧遷移を生じるマッチ線は、接地電圧レベルから電源電圧レベルに、その電圧レベルが変化する。残りのマッチ線は、接地電圧GNDレベルに維持される。したがって、1検索サイクル当りの消費電荷は、CmVとなる。一方、本実施の形態において、1本のマッチ線において、ミスおよびマッチが交互に発生する場合、1検索サイクル当り、1/2CmVの電荷が消費されるが、一致状態が連続し、その状態遷移が生じない場合、消費電荷は0であるマッチ線の電圧レベルは変化しない。電圧遷移を行なうマッチ線の数がM/2本の場合、VDDプリチャージ方式および接地電圧GNDのプリチャージ方式いずれにおいても、1検索サイクル当りの消費電荷はM/2CmVである。本実施の形態11において、ミスおよびマッチが交互に発生する場合、1検索サイクル当りの消費電荷は、M/4CmVである。ミスまたはマッチが連続する場合、消費電荷が0である。一方、サーチ線においては、VDDプリチャージ方式およびGNDプリチャージ方式いずれにおいても、各検索サイクルごとに、サーチ線の充放電が行なわれるため、NCsVの電荷が消費される。本実施例において、検索データの一致および不一致が交互に発生した場合、その検索線における消費電荷は、N/2CsVである。検索データが連続して同一の場合には、消費電荷は0である。以上のように、この発明の実施の形態12においては、このマッチ線およびサーチ線において、マッチ状態またはミス状態が連続する場合においては、検索サイクルにおける消費電荷は0である。通常、検索動作時において、マッチ状態となるマッチ線の数は、ミス状態のマッチ線よりも少ない。したがって、状態遷移を行なわないマッチ線の数が多いため、本実施の形態12において、前のサイクルの検索結果に基づいて、マッチ線の充放電を行なうことにより、消費電流を低減することができる。なお、この図41に示す表においては、本実施の形態12において、マッチ線およびサーチ線の電圧振幅は電源電圧V=VDDとしている。しかしながら、マッチ線MLは、マッチ状態においてその電圧レベルが、先の実施の形態6から11に示す構成と同様、中間電圧レベルであってもよいVDD/2以下。[変更例]図42は、この発明の実施の形態12に従う内容参照メモリの要部の構成を示す図である。図42においては、1つのマッチアンプのセンス回路の構成を示す。マッチアンプにおいては、先の図38に示す構成と同様、チャージ回路156が設けられる。図42において、アンプセンス回路152は、マッチ線MLの電圧と基準電圧Vrefとを比較する差動増幅回路190を含む。この差動増幅回路190は、カレントミラー型差動増幅回路で構成されバイアス電圧BIASに従って動作電流が規定される。この差動増幅回路190の出力信号は、検索指示信号SRCHの立ち上がりに同期して取り込んで検索結果指示信号MLOUTを出力するD型ラッチ回路16のD入力へ与えられる。このD型ラッチ回路16は、クロック入力CKに与えられる検索指示信号SRCHがLレベルとなるとラッチ状態となる。センス回路152は、さらに、高基準電圧発生回路182からの基準電圧VrefHを受けるトランスミッションゲート188と、低基準電圧発生回路184からの基準電圧VrefeLを受けるトランスミッションゲート189と、検索指示信号SRCHの立下りに同期してD型ラッチ回路16の出力する検索結果指示信号ML-OUTを取り込むD型ラッチ回路180と、D型ラッチ回路180の出力信号を反転するインバータ186とを含む。D型ラッチ回路180は、検索指示信号SRCHがHレベルとなるとラッチ状態となる。このD型ラッチ回路180の出力信号MLODが、図38に示すチャージ回路156内のEXNOR回路160へ与えられる。基準電圧発生回路182および184は、各マッチ線に設けられるマッチアンプに対して共通に設けられる。基準電圧VrefHは、基準電圧VrefLよりも高い電圧レベルである。トランスミッションゲート188および189は、D型ラッチ回路180およびインバータ186の出力信号に従って択一的に導通状態となる。すなわち、D型ラッチ回路180の出力信号MLODがHレベルのときには、トランスミッションゲート188が導通状態、トランスミッションゲート189が非導通状態となる。一方、D型ラッチ回路180の出力信号MLODがLレベルのときには、トランスミッションゲート189が導通状態、トランスミッションゲート188が導通状態となる。これらのトランスミッションゲート188および189の選択する基準電圧が、差動増幅回路190のマッチ線電圧レベル判定基準として用いられる。図43は、図42に示すマッチアンプの動作を示すタイミング図である。以下、図43を参照して、図42に示すマッチアンプの動作、特に、センス回路152の動作について説明する。時刻T10から始まるサイクルの前のサイクルの検索結果がミス状態のときには、D型ラッチ回路180の出力信号MLODは、Lレベルであり、トランスミッションゲート189が導通状態にあり、差動増幅回路190の基準電圧として、低基準電圧発生回路184からの基準電圧VrefLが与えられる。このとき、また、プルアップ電流供給回路図42には示さずにおいて、EXNOR回路の出力信号/CHRGがLレベルであり、マッチ線に対する電流供給が行われる。時刻T10からのサイクルにおいて、検索データが記憶データと一致すると、マッチ線MLの電圧レベルが上昇し、基準電圧VrefLよりも高くなると、差動増幅回路190の出力信号MALIがHレベルとなり、D型ラッチ回路16の出力信号MLOUTがHレベルとなる。このサイクルにおいて、クロック信号CLKに同期して検索指示信号SRCHがLレベルに立下がると、D型ラッチ回路180がスルー状態となり、その出力信号MLODがHレベルとなる。一致状態のマッチ線の電圧レベルを維持するために、信号/CHRGがLレベルを維持する。また、このD型ラッチ回路180の出力信号MLODの立ち上がりに応答して、トランスミッションゲート189が非導通状態、トランスミッションゲート188が導通状態となり、高基準電圧発生回路182からの基準電圧VrefHが差動増幅回路190の基準電圧として与えられる。時刻T11から始まるサイクルにおいて、マッチ線MLがマッチ状態のときには、マッチアンプの状態は変化しない。時刻T12から始まるサイクルにおいて、クロック信号CLKおよび検索指示信号SRCHがHレベルに立ち上がり、検索動作が行われる。このサイクルにおいて、検索結果がミス状態の時には、マッチ線MLの電圧レベルが低下する。このときには、差動増幅回路190の基準電圧Vrefは高い電圧レベルでありVrefH、マッチ線MLの電位低下後早いタイミングで、差動増幅回路190の出力信号MALIがLレベルとなり、D型ラッチ回路16からの検索結果指示信号MLOUTも早いタイミングで確定状態となる。このサイクルにおいて、クロック信号CLKの立ち下がりに同期して検索指示信号SRCHがLレベルとなると、D型ラッチ回路180の出力信号MLODがLレベルとなり、トランスミッションゲート189が導通状態、トランスミッションゲート188が非導通状態となり、差動増幅回路190の基準電圧Vrefが、低い基準電圧VrefLに設定される。この時刻T12から始まるサイクルにおいては、前の検索結果が一致マッチ状態であり、信号/CHRGがHレベルに維持され、マッチ線に対するプルアップ電流の供給は行なわれない。時刻T13から始まるサイクルにおいては、前の検索サイクルの検索結果はミスであり、このサイクルの検索動作開始時にプルアップ電流が供給される。しかしながら、このサイクルにおいて検索結果がミスであり、マッチ線MLの電圧レベルはLレベルを維持する。応じて、検索結果指示信号MLOUTおよびD型ラッチ回路180の出力信号MLODは。Lレベルを維持する。従って、この差動増幅回路190の基準電圧Vrefを、前の検索サイクルの結果に従って設定することにより、マッチ線の電圧レベルに近い電圧レベルに差動増幅回路の基準電圧を設定することができ、早いタイミングで検索結果の判定を行うことができ、検索動作を高速化することができる。以上のように、この発明の実施の形態12に従えば、前の検索サイクル結果に従って、マッチ線に対する充電を選択的に行なっており、消費電流をさらに低減することができる。また、前の検索サイクルの検索結果に従って、センス回路の入力論理しきい値を調整しており、このマッチ線の電圧レベルに近い電圧レベルに入力論理しきい値を決定することができ、マッチ線の電圧変化を早いタイミングで検出することができる。[実施の形態13]図44は、この発明の実施の形態13に従う内容参照メモリの要部の構成を示す図である。図44において、マッチアンプ150は、先の実施の形態12と同様、センス回路152、D型ラッチ回路154およびチャージ回路156を含む。このチャージ回路156は、以下の点で、図33に示すチャージ回路156とその構成が異なる。すなわち、電源ノードとマッチ線MLの間に直列に、PチャネルMOSトランジスタQP120およびQP112が設けられる。MOSトランジスタQP120のゲートへは、バイアス電圧PBIASが与えられ、MOSトランジスタQP112のゲートに、EXNOR回路160の出力信号/CHRGが与えられる。このバイアス電圧PBIASを生成するために、レプリカエントリ200とバイアス電圧発生回路210が設けられる。レプリカエントリ200は、メモリセルアレイのエントリERYのマッチ状態のユニットセルUCの放電経路と同じ構成を有するレプリカユニットセルUChを含む。このレプリカユニットセルUChは、レプリカマッチ線RMLbと接地ノードの間に直列に接続されるNチャネルMOSトランジスタQN121およびQN122と、レプリカマッチ線RMLbと接地ノードの間に直列に接続されるNチャネルMOSトランジスタQN123およびQN124を含む。これらのMOSトランジスタQN121-QN124は、ユニットセルUCのトランジスタTR1-TR3とそれぞれ同一サイズチャネル幅とチャネル長の比を有する。これらのMOSトランジスタQN121-QN124は、それぞれゲートに接地電圧を受け、非導通状態に設定される。したがって、このレプリカユニットセルUChにおいては、オフリーク電流2I_off=Ioffが流れる。このオフリーク電流の大きさは、マッチ状態のユニットセルUCを介して流れる電流と同じ大きさである。ここで、オフリーク電流Ioffは、ユニットセルの1つの放電経路において流れるオフリーク電流を示す。バイアス電圧発生回路210は、レプリカマッチ線RMLbに電流を供給する、ゲートとドレインが相互接続されたPチャネルMOSトランジスタQP121と、MOSトランジスタQP121とカレントミラー回路を構成するPチャネルMOSトランジスタQP122と、電源ノードに結合され、かつそのゲートおよびドレインが相互接続されるPチャネルMOSトランジスタQP124と、MOSトランジスタQP124と接地ノードの間に直列接続されるNチャネルMOSトランジスタQN125およびQN126と、MOSトランジスタQP124とカレントミラー回路を構成するPチャネルMOSトランジスタQP123を含む。MOSトランジスタQN125およびQN126のゲートは、電源ノードに接続され、これらのMOSトランジスタQN125およびQN126は、常時、導通状態に維持される。このバイアス電圧発生回路210は、さらに、ゲートとドレインが相互接続されかつMOSトランジスタQP122およびQP123の供給する電流の合計電流IAを受けるNチャネルMOSトランジスタQN127と、MOSトランジスタQN127とカレントミラー回路を構成するNチャネルMOSトランジスタQN128と、MOSトランジスタQN128へ電流を供給し、かつこの供給電流を電圧に変換してバイアス電圧PBIASを生成するPチャネルMOSトランジスタQP125を含む。MOSトランジスタQN125およびQN126は、エントリERYのユニットセルUCにおける直列体のトランジスタのTR1およびTR2またはTR3およびTR4と同じサイズを有する。したがって、MOSトランジスタQN125およびQN126においては、ミス状態のユニットセルUCにおいて導通状態のトランジスタ直列体を介して放電される電流と同じ大きさの1ビット引抜き電流I_miss=Inが流れる。この電流I_missは、MOSトランジスタQP124を介して供給される。MOSトランジスタQP121-QP125は、すべてサイズが同じである。したがって、MOSトランジスタQP123が供給する電流は、1ビットのユニットセルの引抜き電流I_miss=Inである。一方、MOSトランジスタQP121は、レプリカマッチ線RMLbに、mビットのレプリカユニットセルUChに対するオフリーク電流を供給する。したがって、その供給電流は、2mI_offである。MOSトランジスタQP122が、このMOSトランジスタQP121の供給する電流のミラー電流を供給する。したがって、合計電流IAは、2I_offmI_miss=mIoffInで表わされる。この電流IAが、MOSトランジスタQN127により放電され、この電流IAのミラー電流が、MOSトランジスタQN128を介して流れる。MOSトランジスタQP125が、このMOSトランジスタQN128に対し電流を供給し、かつその供給電流に応じたバイアス電圧PBAISを生成する。MOSトランジスタQP120のサイズは、相互コンダクタンスgmは、MOSトランジスタQP125のサイズ相互コンダクタンスgmよりも小さくされ、たとえば、MOSトランジスタQP120のgmは、MOSトランジスタQP125のgmの1/2倍の値に設定される。したがって、このMOSトランジスタQP120を介して流れる電流I_chargeは、電流IAの1/2以下となり、1ビットミス電流Imissまたは1ビット引抜き電流Imiss=Inよりも小さくかつマッチ状態のエントリの合計オフリーク電流IOFF=2mI_offよりも大きな電流を、マッチ線MLに供給することができる。この図44に示すように、レプリカエントリ200を用いて、エントリERYのユニットセルUCのトランジスタパラメータのばらつきを反映させることができる。すなわち、MOSトランジスタQN125およびQN126を、エントリERYのユニットセルUCのトランジスタTR1-TR4と同じパラメータ変動を受けるように作成することにより、ミス時の引抜き電流I_missのばらつきに応じて、この電流IAの値を調整することができる。したがって、たとえば、データを記憶するエントリ内のユニットセルのオフリーク電流I_offが大きくなった場合、電流IAも同様、大きくなる。応じて、チャージ回路156からの充電電流I_chargeの電流値も大きくすることができ、マッチ線MLに対するオフリーク電流の変動を補償することができる。したがって、前の検索サイクルの検索結果に応じて、マッチ線MLをHレベルに維持する場合においても、正確に、マッチ線MLをHレベルに維持することができる。また、1ビット引抜き電流Imiss=Inが低下した場合においても、合計電流IAが低下し、充電電流Ichargeを減少させることができる。応じて、ミス状態のエントリに対するマッチ線の電圧レベルの低下速度が遅くなるのを防止することができ、検索サイクルが長くなるのを防止することができる。以上のように、この発明の実施の形態13に従えば、マッチ状態のユニットセルで構成されるレプリカエントリおよび1ビットミス状態のユニットセルに対応するレプリカユニットセルを用いて、バイアス電圧を生成して、マッチ線に対する充電電流を発生しており、正確に、トランジスタパラメータのばらつきを補償して、このマッチ線の充電電流を調節することができる。このレプリカエントリを利用してマッチ線に対する充電電流を生成する構成の効果は、先の実施の形態10および11においても、同様に得ることができ、トランジスタパラメータのバラツキを補償して正確に所望のレベルの電流を生成することができる。また、実施の形態11および12と同様の効果を得ることもできる。[実施の形態14]図45は、この発明の実施の形態14に従う内容参照メモリの要部の構成を示す図である。この図45に示す内容参照メモリの構成は、実施の形態10および13の組合せに相当する。しなわち、図45において、マッチアンプ150は、電源ノードとマッチ線MLの間に直列に接続されるMOSトランジスタQP130、QP112およびQN130と、MOSトランジスタQP112およびQN130の接続ノードの内部検索結果信号MA_MLの信号を、検索指示信号SRCHに従ってラッチするD型ラッチ回路154と、D型ラッチ回路154の出力信号ML_OUTと検索指示信号SRCHとを受けて、MOSトランジスタQP112にゲートに対する充電指示信号/CHRGを生成するEXNOR回路160を含む。MOSトランジスタQP130のゲートには、バイアス電圧発生回路45からのバイアス電圧BIAS_Pが与えられ、MOSトランジスタQN130のゲートへは、バッファ130からのバイアス電圧BIAS_N2が与えられる。これらのバイアス電圧発生回路45およびバッファ130の構成は、先の図31に示すバイアス電圧発生回路45およびバッファ130の構成と同じである。メモリセルアレイにおいては、エントリERYがそれぞれ設けられ、各エントリERYに対応してマッチ線MLが設けられる。エントリERYは、mビットのユニットセルUCを含み、このユニットセルUCはこれまでの実施の形態1から12のユニットセルの構成と同じであり、データを記憶するCAMセルCCと、検索データと記憶データの比較を行なうMOSトランジスタTR1-TR4を含む。この図38に示すバイアス電圧発生回路45からのバイアス電圧BIAS_Pは、1ビットミスのユニットセルを流れる電流I_missまたはImissよりも小さく、対応のエントリのマッチ状態のmビットのユニットセルのオフリーク電流I_offの合計IOFFよりも大きい電流値となる電圧レベルに設定される。このMOSトランジスタQP130およびQN130は、それぞれ、図31に示すMOSトランジスタQP91およびQN71に対応する。この図45に示す構成においては、バイアス電圧BIASN2によりMOSトランジスタQN130が、ソースフォロアモードで動作し、対応のマッチ線MLの電圧レベルが、電圧VML≦VDD/2以下となり、マッチ線MLの電圧上昇が抑制される。また、MOSトランジスタQN130が、非導通状態となると、内部ノードMAMLとマッチ線とが分離され、高速で内部ノードMAMLの電位が上昇し、高速で判定結果信号MAMLを確定状態電源電圧レベルへ駆動することができる。MOSトランジスタQP112に対する信号/CHRGにより、前の検索サイクルにおける検索結果指示信号ML_OUTに従って、対応のマッチ線MLへのチャージ電流の供給/遮断を制御する。図46は、図45に示す内容参照メモリの動作を示す図である。以下、図46を参照して、図45に示す内容参照メモリの動作について説明する。この図46に示す検索動作においては、1検索サイクルは、クロック信号CLKの2サイクルに設定される。しかしながら、先の実施の形態12と同様、この検索サイクルは、クロック信号CLKの1クロックサイクル期間と等しくされてもよい。いま、クロック信号CLKのサイクルCY1およびCY2において前のサーチ検索においてミス状態と判定され、マッチ線MLが接地電圧レベルに維持されて、内部検索結果信号MA_MLが、接地電圧レベルであり、また、D型ラッチ回路154の出力信号ML_OUTがLレベルであるとする。クロックサイクルCY3において、新たな検索データに従って検索動作が行なわれる。このサイクルにおいて、検索指示信号SRCHがHレベルとなると、EXNOR回路160からの信号/CHRGがLレベルとなり、MOSトランジスタQP112が導通し、マッチ線MLに対する充電が行なわれる。このマッチ線MLの充電時、先の実施の形態10において説明したように、その電圧レベルが、MOSトランジスタQN130により中間電圧VML以下に抑制される。また、MOSトランジスタQN130がバッファ130からのバイアス電圧BIAS_N2に従ってデカップリング動作を行ない、内部検索結果信号MA_MLの電圧レベルが上昇し、最終的に、電源電圧VDDレベルにまで上昇する。クロックサイクルCY4において、検索指示信号SRCHがLレベルとなると、D型ラッチ回路154の出力する検索結果指示信号ML_OUTがHレベルに立上がる。このとき、EXNOR回路160の出力信号/CHRGはLレベルを維持し、マッチ線に対する充電動作が行なわれ、マッチ線MLは、電圧VMLレベルを維持する。このマッチ線MLにおける全ビットのユニットセルのオフリーク電流を使用して、所定電圧レベルに維持される。クロックサイクルCY5において、検索データが変化し、また再び検索指示信号SRCHがLレベルとなる。このとき、前のサイクルの検索結果はマッチ状態であり、信号ML_OUTがHレベルであり、EXNOR回路160の出力信号/CHRGがHレベルとなり、MOSトランジスタQP112が非導通状態となり、マッチ線MLに対する充電動作が停止される。このサイクルにおいて、検索データの検索結果がミス状態の場合、マッチ線MLが放電され、その電圧レベルが低下し、応じて、また内部検索結果信号MA_MLの電圧レベルも低下する。クロックサイクルCY6において、検索指示信号SRCHがLレベルに立下がると、D型ラッチ回路154の出力信号ML_OUTがLレベルとなり、EXNOR回路160の出力信号/CHRGが、Hレベルを維持し、マッチ線MLに対する充電は停止される。したがって、マッチ線MLは、接地電圧レベルに維持される。次いで、クロックサイクルCY7において次の検索データに従って検索が行なわれる。このとき、検索データに対する検索結果がミス状態の場合、EXNOR回路160の出力信号/CHRGが、Lレベルとなっても、その充電電流は、マッチ線MLに結合されるエントリのミス状態のユニットセルを介して放電され、マッチ線MLは、接地電圧レベルに維持される。応じて、内部信号線MA_MLにより検索結果指示信号ML_OUTもともにLレベルである。クロックサイクルCY8において、検索指示信号SRCHがLレベルとなると、MOSトランジスタQP112が導通し、マッチ線MLに対する充電が行なわれ、マッチ線MLの電圧レベルが上昇する。応じて、内部検索結果信号MA_MLの電圧レベルが、上昇する。クロックサイクルCY10において、D型ラッチ回路150の出力信号ML_OUTがHレベルとなる。この場合、検索指示信号SRCHがLレベルであり、EXNOR回路160の出力信号/CHRGはLレベルを維持し、マッチ線MLに対する充電が行なわれる。これにより、マッチ線MLは、中間電圧VMLレベルに維持される。クロックサイクルCY11において再び検索動作が行なわれ、検索結果がマッチ状態のときには、EXNOR回路160の出力信号/CHRGがHレベルとなり、マッチ線MLに対する充電は停止される。検索指示信号SRCHがLレベルとなると、信号/CHRGがLレベルとなり、マッチ線MLに対する充電が行なわれ、マッチ線MLの電圧レベルの維持が行なわれる。クロックサイクルCY13において検索動作が再び行なわれ、検索結果がミス状態のときには、信号/CHRGはHレベルであり、マッチ線MLに対する放電は行なわれない。応じて、マッチ線MLおよび内部信号線MA_MLの電圧レベルが、接地電圧レベルに低下し、次のクロックサイクルCY14において、検索結果指示信号ML_OUTがLレベルに低下する。このとき、信号/CHRGも、再びLレベルとなり、マッチ線MLに対する充電動作が行なわれる。したがって、前の検索結果が、マッチ状態のときには、検索動作時に、マッチ線MLへの電流の供給を停止する。前の検索結果がミス時のときにのみ、検索動作時に、マッチ線に充電電流を供給する。これにより、マッチ線MLの充電回数を低減することができ、消費電流を低減することができる。また、前のサイクルにおいて検索結果がミス状態であり、マッチ線MLが接地電圧レベルにあり、その電圧レベルを上昇させる必要がある可能性のあるとき、検索動作時にマッチ線に電流を供給し、高速で検索動作を行なうことができる。また、マッチ線に対しては、各検索サイクル毎にプリチャージを行なう必要がなくなり、消費電流を低減することができる。また、先の実施の形態10と同様、バイアス電圧BIAS_PおよびBIAS_N2を用いてマッチ線MLに対する充電電流量を調整し、また、MOSトランジスタQN130を介して充電電流をマッチ線に供給することにより、マッチ線MLの電圧レベルは、電圧VML以下の電圧レベルに抑制することができ、マッチ線の電圧振幅を低減でき、実施の形態10と同様、検索動作時の消費電流を大幅に低減することができる。また、マッチおよびミスの検知が、配線負荷の小さな内部信号線MA_MLの充放電により行われるため、高速の検索動作を実現することができる。なお、この実施の形態14において、先の図37に示すように電流変換回路が設けられバイアス電圧BIASPのレベル変換が行なわれても良い。[実施の形態15]図47は、この発明の実施の形態15に従う内容参照メモリの構成を概略的に示す図である。図47において、CAMセルが配置されるCAMセルアレイが、2つのグローバルサーチブロックGSB1およびGSB2に分割される。グローバルサーチブロックGSB1は、複数のローカルサーチブロックSB11-SB18を含み、グローバルサーチブロックGSB2が、複数のローカルサーチブロックSB21-SB28を含む。これらのローカルサーチブロックSB11-SB18およびSB21-SB28各々において、複数のマッチ線MLからなるマッチ線群MLsが配置され、また、複数のサーチ線対からなるサーチ線対群サーチデータバスSLPsが配置される。一例として、マッチ線群MLsは、1K本のマッチ線MLを含む。また、サーチ線対群SLPsは、144ビットのサーチ線対SLPを含む。ローカルサーチブロックSB11-SB18それぞれに対して、マッチアンプ群MA11-MA18およびプライオリティエンコーダPE11-PE18が設けられる。マッチアンプ群MA11-MA18は、各々、対応のローカルサーチブロックのマッチ線に対応して配置されるマッチアンプを含む。このマッチアンプとしては、これまでの実施の形態1から13のいずれかに示したマッチアンプであってもよく、また、従来と同様のマッチアンプで構成されてもよい。プライオリティエンコーダPE11-PE18は、所定のプライオリティ規則に従って、対応のマッチアンプ群MA11-MA18のうち、最も優先順位の高いマッチ線を選択し、選択されたマッチ線についての情報を生成する。図47においては、ローカルサーチブロックSB11のプライオリティ優先順位が最も高く、ローカルサーチブロックSB18に向かって、優先順位が順次低くなる。また、グローバルサーチブロックGSB1のほうが、グローバルサーチブロックGSB2よりも優先順位が高い。グローバルサーチブロックGSB2内においても、ローカルサーチブロックSB21からローカルサーチブロックSB28に向かって順次優先順位が低くなる様に、優先順位がつけられている。ローカルサーチブロックSB11-SB18それぞれに対して、フリップフロップで構成される検索データ入力回路FF11-FF18が設けられる。これらの検索データ入力回路FF11-FF18へは、共通に、外部からの検索データSDを受けるFF回路FF1からの検索データが与えられる。これらの検索データ入力回路FF11-FF18は、それぞれ、与えられた検索データに従って対応のローカルサーチブロックSB11-SB18のサーチ線群SLsをドライブする。FF回路FF1は、外部からのクロック信号CLKexに従って、与えられたデータを取込み、出力する。したがって、外部クロック信号CLKexの各サイクル毎に、検索データ入力回路FF11-FF18へ与えられる検索データが更新される。グローバルサーチブロックGSB1において、さらに、外部クロック信号CLKexを順次遅延するデジタル遅延回路DL10-DL18が、縦続接続される。デジタル遅延回路DL10-DL17デジタルの出力する遅延クロック信号が、それぞれ、検索データ入力回路FF11-FF18へ検索データ取込みクロック信号として与えられる。また、デジタル遅延回路DL11-DL18の出力する遅延クロック信号に従って、各ローカルサーチブロックSB11-SB18において、検索、検索結果判定、判定結果指示生成動作が実行される。したがって、たとえば、デジタル遅延回路DL11-DL18の出力信号を、先の実施の形態12に示すような検索指示信号SRCHとして利用することにより、各ローカルサーチブロックSB11-SB18において、順次開始タイミングをずらせて、検索および検索結果判定および検索結果判定出力が行われる。グローバルサーチブロックGSB2においても、各ローカルサーチブロックSB21-SB28それぞれに対応して、検索データ入力回路FF21-FF28が設けられ、またマッチアンプ群MA21-MA28およびプライオリティエンコーダPE21-PE28が設けられる。また、各ローカルサーチブロックの検索動作を制御するために、縦続接続されるデジタル遅延回路DL20-DL28が設けられる。デジタル遅延回路DL10-DL18およびDL20-DL28の遅延時間を調整するために、遅延制御回路220が設けられる。遅延制御回路220は、外部クロック信号CLKと内部クロック信号CLKinの位相差を検出し、位相差に応じた遅延制御信号を生成するデジタル位相差検出回路222と、縦続接続されるデジタル遅延回路DL1-DL8と、最終段のデジタル遅延回路DL8の出力信号を反転して初段のデジタル遅延回路DL1へ与えるインバータバッファIVBを含む。このインバータバッファIVBおよびデジタル遅延回路DL1-DL8により、リングオシレータが形成される。このデジタル遅延回路DL8から、内部クロック信号CLKinが生成される。デジタル位相差検出回路222は、外部クロック信号CLKexと内部クロック信号CLKinの位相が等しくなるように、デジタル遅延回路DL1-DL8の遅延時間を調整し、応じて各ローカルサーチブロックに対応して設けられるデジタル遅延回路DL10-DL18およびDL20-DL28の遅延時間を調整する。さらに、グローバルサーチブロックGSB2に対し、FF回路FF1の出力する検索データを受けるFF回路FF2と、プライオリティエンコーダPE18の出力信号と、外部クロック信号CLKexとを受けるゲート回路225が設けられる。プライオリティエンコーダPE18は、グローバルサーチブロックにおいて最も優先順位の低いエンコーダである。従って、プライオリティエンコーダPE18の出力する信号がLレベルのときには、グローバルサーチブロックにおいて、検索データと一致する記憶データが見出されなかった状態を示す。従って、グローバルサーチブロックGSB2においては、グローバルサーチブロックGSB1において、一致検出が行われなかったときに検索動作を実行する。ゲート回路225の出力信号が、デジタル遅延回路DL20-DL28に対してクロック信号として供給される。ゲート回路225がイネーブル状態のときプライオリティエンコーダPE18の出力信号がLレベルのとき、グローバルサーチブロックGSB2において、ゲート回路225を介して与えられるクロック信号に従って、順次、動作開始タイミングをずらせてローカルサーチブロックSB21-SB28において検索動作が行なわれる。FF回路FF2も、同様、ゲート回路225の出力信号に従って、FF回路FF1から与えられる検索データを取込み、取り込んだデータを検索データとして、ローカルサーチブロックSB21-SB28の検索データ入力回路FF21-FF28へ与える。図48は、図47に示す遅延制御回路220の動作を示すタイミング図である。以下、図48を参照して、図47に示す遅延制御回路220の動作について説明する。デジタル位相差検出回路222は、外部からのクロック信号CLKexと内部クロック信号CLKinの位相が等しくなるように。デジタル遅延回路DL1-DL8の遅延時間を調整する。クロック信号CLKexおよびCLKinの位相が等しくなった場合、インバータバッファIVBの出力信号が、内部クロック信号CLKinに従って外部クロック信号CLKexの変化と同期して変化する。ここで、インバータバッファIVBの遅延時間は、デジタル遅延回路DL1-DL8の遅延時間に比べて無視できる値としている。このインバータバッファIVBの出力信号が変化すると、デジタル遅延回路DL1-DL8においては、それぞれ、遅延時間dだけ遅れて、それぞれの出力信号の論理状態が変化する。したがって、この内部クロック信号CLKinと外部クロック信号CLKexの位相が一致している場合には、外部クロック信号CLKexのサイクルタイムTcは、d28となる。デジタル遅延回路DL1-DL8とデジタル遅延回路DL10-DL18およびDL20-DL28は、その構成は等しくされている。したがって、このデジタル遅延回路DL1-DL8が有する遅延時間と同じ遅延時間を、デジタル遅延回路DL10-DL18およびDL20-DL28において設定することができる。これらのデジタル遅延回路DL1-DL8およびDL10-DL18およびDL20-DL28は、たとえば、動作電流が変更可能な可変電流源を有するバッファ回路2段のインバータで構成され、デジタル位相差検出回路222の検出する位相差情報に従って、その動作電流値が調整されて、応じて遅延時間dが調整される。したがって、デジタル遅延回路DL10-DL18を利用することにより、グローバルサーチブロックGSB1において、サーチブロックSB11-SB18において、順次、デジタル遅延回路DL10-DL18が有する遅延時間dだけずれて、検索動作および検索結果判定動作を行なうことができ、ピーク電流を低減することができる。また、サーチ線は、ローカルサーチブロック毎に分割されており、このサーチ線の配線負荷容量は小さくすることができ、サーチ線の充放電電流を低減することができ、また、高速で、サーチデータに応じてサーチ線を駆動することができる。図49は、図47に示す内容参照メモリの動作を示すタイミング図である。以下、図49を参照して、図47に示す内容参照メモリの動作について説明する。図49に示すように、外部クロック信号CLKexがHレベルとなると、FF回路FF1からの出力信号が更新されて確定される。次いで、デジタル遅延回路DL10の出力信号に従って、ローカルサーチブロックSB11に対する検索データ入力回路FF11が、与えられたデータを取込み、その内部の検索データ線群SLPsを駆動する。次いで、デジタル遅延回路DL11の有する遅延時間d経過後、デジタル遅延回路DL11の出力信号に従って、マッチアンプ群MA11およびプライオリティエンコーダPE11が活性化され、検索データと記憶データの比較および検索結果の判定を行なう。このローカルサーチブロックSB11におけるマッチ線駆動と並行して、デジタル遅延回路DL11の出力信号に従って、ローカルサーチブロックSB12において、検索データ入力回路FF12が与えられたデータを取込み、対応のサーチデータ線群SLPsを駆動する。続いて、デジタル遅延回路DL12の出力信号に従って、時間d経過後、内部で検索動作が行なわれる。以降、順次、ローカルサーチブロックSB11、SB17図示せずにおいて検索動作が実行される。ローカルサーチブロックSB18においては、したがって、外部クロック信号CLKexの立上げに同期して、前段のデジタル遅延回路DL17図示せずの出力信号に従って検索データ入力回路FF18がラッチ状態となり、検索データに従ってサーチ線群SLBsを駆動し、次いで、時間d経過後に、ラッチアンプ群MA18が活性化される。サーチブロックSB11からローカルサーチブロックSB18に向かって優先順位が順次低くなる。グローバルサーチブロックGSB1のローカルサーチブロックのいずれかにおいて、マッチ状態が検出されると、最終段のプライオリティエンコーダPE18の出力信号がHレベルとなり、ゲート回路225の出力信号がLレベルに固定される。応じて、グローバルサーチブロックGSB2に対するクロック信号の伝達は禁止され、その検索動作は停止される。このとき、またFF回路FF2においても、与えられたデータのラッチは行なわない。サーチ線をブロック分割構造とし、優先順位の高いグローバルサーチ線ブロックにおいて一致が検出されると、優先順位の低いグローバルサーチ線ブロックの検索動作を停止させることにより、消費電流を低減することができる。図50は、プライオリティエンコーダPE11-PE18およびPE21-PE28の構成の一例を示す図である。図50においては、これらのプライオリティエンコーダPE11-PE18およびPE21-PE28の構成を代表するものとして、プライオリティエンコーダPEの符号を用いて説明する。図50においては、最も優先順位の高いプライオリティエンコーダの配置を一例として示す。図50において、判定結果出力MLOUTa-MLOUTnは、それぞれ、対応のマッチアンプ群のマッチアンプから各マッチ線ごとに出力される検索結果指示信号に対応する。プライオリティエンコーダPEは、マッチ線の判定結果出力MLOUTa-MLOUTnそれぞれに対応して設けられるゲート回路GTa-GTnと、ゲート回路GTa-GTnそれぞれの出力信号と対応のゲート回路GTa-GTnの補の入力信号とを受けて、次段のゲート回路GTb...へそれぞれの出力信号を与えるORゲートOGa-OGnを含む。最終段のORゲートOGnの出力信号は、次の優先順位のプライオリティエンコーダPEへ与えられる。ゲート回路GTaの補の入力は接地ノードに結合される。優先順位は、出力MLOUTaが最も高く、出力MLOUTnが最も低い。ゲート回路GTa-GTnは、対応のマッチ線からの検索結果指示MLOUTがマッチ状態を示すHレベルにあり、かつ対応のORゲートの出力信号がLレベルのときに、Hレベルの信号を出力する。これらのゲート回路GTa-GTnは、各々、その補の入力の信号がHレベルとなると、その出力信号をLレベルに固定する。ゲート回路GTaの補の入力は接地電圧レベルに固定される最も優先順位が高いプライオリティエンコーダのためが、このプライオリティエンコーダPEに対しより上位の優先順位のローカルサーチブロックが設けられている場合、プライオリティエンコーダPEのゲート回路GTaの補の入力には接地電圧に代えて、前段のプライオリティエンコーダの最終段のORゲートOGnの出力信号が与えられる。ゲート回路GTa-GTnが出力するマッチ線データMLDTa-MLDTnは、それぞれさらにエンコードされ、一致状態のマッチ線アドレスを指定する情報が生成されてもよく、また、これらの情報をワード線駆動信号として用いて、テーブルメモリのワード線を選択状態へ駆動して、対応のワード線からデータの読出が行なわれてもよいゲート回路GTa-GTnの出力がテーブルメモリのワード線に結合される。図50に示すプライオリティエンコーダPEにおいて、たとえば、出力信号MLOUTbおよびMLOUTcが共にHレベルになった状態を考える。信号MLOUTaがLレベルとする。このときには、ゲート回路GTaの出力信号がLレベルであり、ORゲートOGaの出力信号がLレベルとなり、ゲート回路GTbからのマッチ線データMLDTbはHレベルとなる。このマッチ線データMLDTbがHレベルとなると、ORゲートOGbの出力信号がHレベルとなり、ゲート回路GTcは、対応のマッチ線データMLOUTcがHレベルであっても、その出力信号MLDTcはLレベルに維持される。優先順位の低いORゲートの出力信号は、全てHレベルとなり、応じて、各優先順位の低いゲート回路の出力はLレベルとなる。したがって、優先順位の高いマッチ線において一致状態が検出された場合、最も優先順位の高いマッチ線に対するマッチ線情報が活性状態へ駆動され、残りのマッチ線でたはミス状態を示す状態に設定される。この図50に示すようなプライオリティエンコーダを利用することにより、図47に示すプライオリティエンコーダPE11-PE18において、優先順位の高いプライオリティエンコーダがマッチ状態を検出した場合、それより優先順位の低いプライオリティエンコーダの出力するマッチ線データは、すべてLレベルのミス状態を指定する状態に維持されるORゲートの出力信号はHレベルに設定される。プライオリティエンコーダPE18の最終段のORゲートの出力信号は、このグローバルサーチブロックGSB1において、マッチ状態が検出された場合にはHレベルとなる。応じて、ゲート回路225の出力信号がLレベルに固定され、グローバルサーチブロックGSB2に対するクロック信号に伝達が禁止される。グローバルサーチブロックGSB2における検索動作は禁止されるため、動作するサーチブロックの数を低減することができ、消費電流を抑制することができる。なお、この図40に示す構成においては、グローバルサーチブロックGSB1およびGSB2は、各々、8個のローカルサーチブロックを含んでいる。しかしながら、1つのグローバルサーチブロックに含まれるローカルサーチブロックの数は、8個に限定されず、他の数のローカルサーチブロックが用いられてもよい。また、グローバルサーチブロックGSB1およびGSB2も、さらに多く設けられてもよい。グローバルサーチブロックに含まれるサーチブロックの数に応じて、遅延制御回路220に含まれるデジタル遅延回路の数が設定される。なお、バイアス電圧または基準電圧を発生する回路は、グローバルサーチブロックに共通に設けられてもよく、またグローバルサーチブロック個々に設けられてもよい。また、ローカルサーチブロックの活性検索動作の制御を行なう制御回路は、実施の形態11から14に示すように、検索指示信号SRCHが用いられる場合には、デジタル遅延回路の出力する信号を検索指示信号として利用すればよい。また、他のマッチアンプ活性化信号およびプリチャージ指示信号等を利用する場合には、この対応のデジタル遅延回路の出力信号に基づいて、そのタイミングを調整して、各ローカルサーチブロックに対する動作制御信号が生成されればよい。"