"第1および第2の領域を有する機能膜と、前記基板の前記第1の領域に設けられ、第1の幅を有する第1の溝と、前記基板の前記第2の領域に設けられ、第1の幅よりも広い第2の幅を有する第2の溝と、前記第1の溝を埋めるように高分子材料を前駆体として形成された第1の絶縁膜と、前記第1の幅を上回る直径を有し、前記第2の溝を埋める微粒子と、前記第2の溝内で前記微粒子間および前記微粒子と前記第2の溝との間隙を埋める前記高分子材料とを前駆体として形成された第2の絶縁膜と、を備える半導体装置。第1の幅の第1の溝が形成された第1の領域と、前記第1の幅よりも広い第2の幅の第2の溝が形成された第2の領域と、を有する第1の機能膜に、高分子と、前記第1の幅の大きさを上回る直径の微粒子と、を含む溶液を供給し、前記第1の溝には前記高分子を埋め込み、前記第2の溝には前記微粒子と前記高分子とを埋め込む工程と、前記高分子を硬化させることにより、前記第1の溝内に前記高分子を前駆体として構成される第1の絶縁膜と、前記第2の溝内に前記高分子および前記微粒子を前駆体として構成される第2の絶縁膜と、をそれぞれ形成する工程と、を備える、半導体装置の製造方法。前記第1の領域で第3の幅の第3の溝を、平面視において第1の溝と交差するように形成する工程と、前記高分子を含む溶液を供給し、前記第3の溝に高分子を埋め込む工程と、前記高分子を硬化させることにより、前記第3の溝内に前記高分子を前駆体として構成される第3の絶縁膜を形成する工程と、をさらに備えることを特徴とする請求項2に記載の半導体装置の製造方法。全面に配線材料を堆積させた後、少なくとも前記第1の領域に下層のパターンと交差するようにラインアンドスペースの追加の第1のパターンを形成する追加のパターン形成工程と、高分子と、前記追加の第1のパターンの前記スペース幅の大きさを上回る直径の微粒子と、を含む溶液を供給し、前記第1の領域の溝には高分子を埋め込み、前記第2の領域には前記微粒子と前記高分子とを堆積する追加の埋め込み工程と、前記高分子を硬化させることにより、前記第1の領域の溝内に前記高分子を前駆体として構成される追加の第1の絶縁膜と、前記第2の領域に前記高分子および前記微粒子を前駆体として構成される追加の第2の絶縁膜と、をそれぞれ形成する追加の絶縁膜形成工程と、前記追加のパターン形成工程から前記追加の絶縁膜形成工程を繰り返す工程と、をさらに備えることを特徴とする請求項3に記載の半導体装置の製造方法。前記第2の領域は、少なくとも各層の一部が平面視において重なっていることを特徴とする請求項4に記載の半導体装置の製造方法。前記第1の領域は、NANDメモリセルの領域であり、前記第2の領域は、周辺回路の領域であり、前記第1の絶縁膜は素子分離絶縁膜を構成し、前記溶液を供給する前に、前記第1の機能膜の上に、トンネル絶縁膜と浮遊ゲート絶縁膜との積層体を形成する工程をさらに備える、ことを特徴とする請求項2に記載の半導体装置の製造方法。前記微粒子はコロダイルシリカであることを特徴とする請求項2乃至6のいずれかに記載の半導体装置の製造方法。前記高分子は、Si-O結合またはSi-N結合を有することを特徴とする請求項2乃至7のいずれかに記載の半導体装置の製造方法。本発明は、優れた特性の半導体装置およびその製造方法を提供する。実施形態の半導体装置は、第1および第2の領域を有する機能膜と、前記基板の前記第1の領域に設けられ、第1の幅を有する第1の溝と、前記基板の前記第2の領域に設けられ、第1の幅よりも広い第2の幅を有する第2の溝と、前記第1の溝を埋めるように高分子材料を前駆体として形成された第1の絶縁膜と、前記第1の幅を上回る直径を有し、前記第2の溝を埋める微粒子と、前記第2の溝内で前記微粒子間および前記微粒子と前記第2の溝との間隙を埋める前記高分子材料とを前駆体として形成された第2の絶縁膜と、を持つ。以下、図面を参照しながら実施の形態のいくつかについて説明する。図面において同一の部分には同一の参照番号を付し、重複説明は必要な場合に限り行う。1第1の実施の形態a半導体装置図1は、第1の実施の形態による半導体装置の要部を示す略示断面図であり、また、図2は図1に示す半導体装置の平面図である。図1および図2に示す半導体装置は、基板Sの領域AR1に形成されたラインアンドスペース以下、単にL/Sというパターンと、基板Sの領域AR2に形成されたスペースパターンSb1とを備える。領域AR1では、例えば金属等の配線材料や記憶素子でなる幅LW1のラインパターンPa1と、幅SW1の溝TR1でなるスペースパターンSa1に埋め込まれた絶縁膜10とが、例えばX方向に交互に反復することにより、L/Sパターンを構成する。本実施形態において幅LW1および幅SW1の長さは、例えば10~20nmである。絶縁膜10は、高分子、本実施形態ではSOGSpinOnGlassを前駆体として形成される。本実施形態において、基板Sは例えば機能膜に対応し、溝TR1は例えば第1の溝に対応し、幅SW1は例えば第1の幅に対応する。また、本実施形態において、領域AR1は例えば第1の領域に対応し、絶縁膜10は例えば第1の絶縁膜に対応する。領域AR2では、ラインパターンPb11,Pb12と、これらのラインパターンPb11,Pb12間の溝TR2でなるスペースパターンSb1に埋め込まれた絶縁膜20が設けられる。領域ARは、具体的には周辺回路部に当たる。本実施形態において溝TR2の幅SW2は、例えば100nm以上である。絶縁膜20は、微粒子CS1と、スペースパターンSb1内の微粒子CS1間の領域および微粒子CS1とスペースパターンSb1の側壁との間の領域に充填された高分子、本実施形態ではSOGを前駆体として形成された材料とで構成される。本実施形態において、溝TR2は例えば第2の溝に対応し、幅SW2は例えば第2の幅に対応する。また、本実施形態において、領域AR2は例えば第2の領域に対応し、絶縁膜20は例えば第2の絶縁膜に対応する。微粒子CS1の直径Dcs1は溝TR1の幅SW1よりも大きい。本実施形態において、微粒子CS1はコロイダルシリカであり、その密度単位体積当たりの質量は2.2g/cm3であり、SOGを前駆体として形成された材料の約1.0~2.0g/cm3よりも高い。また、コロイダルシリカは結晶性を有するのに対してSOGを前駆体として形成された材料は、後述する硬化処理により結晶性を失ってアモルファス状態になる。このような密度の高低差および結晶性の有無は、例えば透過型電子顕微鏡TEM:TransmissionElectronMicroscopeにより得られた干渉像の観察により容易に確認できる。また、Si系のSOGを使用する場合はSiとOとの比率O/Siが異なり、コロイダルシリカのO/Siが2であるのに対してSOGのO/Siは2未満である。本実施形態の適用対象となるデバイスについては特に制限はなく、細いL/Sパターンと広い部分とがあればどのようなものにも適用可能である。例えば、NANDなどの不揮発性メモリやDRAMランダムアクセスメモリなどのSTIShallowTrenchInsolationなどにも適用可能である。b半導体装置の製造方法上述した実施形態の半導体装置の製造方法について図3および図4の略示断面図を参照しながら説明する。まず、図3に示すように、リソグラフィーとエッチング加工により、基板S上の領域AR1に、例えば幅SW110~20nmの溝TR1を形成し、基板S上の領域AR2に、例えば100nm以上の広いスペースを有するスペースパターンSb1を形成する。それぞれのスペースパターンの幅は、CVD法等を用いて溝の側壁にSiO2やSiNなどの薄膜を成膜することにより狭めることも可能である。次に、基板S上に、SOGと微粒子とを混合させた塗布液を塗布する。SOGは無機物でも有機物でもよく、目的に応じて適宜選択される。後の製造工程において被製造物が300°C以上の高温に曝される場合、SOGの材料としては耐熱性のあるSi系のものが望ましく、例えばポリシロキサンシルセスキオキサンポリシラザンなどの溶液がよい。これらの材料に有機基を結合させた有機SOGも使用できるが、その場合は有機基の分解温度に留意する必要がある。分解温度は材料によって異なるが、約400°C~約700°Cである。微粒子としては、SOGとよく化学結合させられるコロイダルシリカを使用するとよい。コロイダルシリカは球形をしており、その直径は数nmから数μmまで選択することができる。本実施形態では、領域AR1の溝TR1の幅SW1よりも直径Dsc1の大きな微粒子を使用するDsc1>SW1。SOGと微粒子とを混合させた塗布液は、単にSOG溶液中に微粒子を分散させたものから、SOGと微粒子とを一部結合させたものまで制限なく用いることができる。塗布液の塗布方法としては回転塗布法が優れているが、これにこだわる必要はない。図3の基板S上に、SOGと微粒子とを含む塗布液を塗布することで、塗布液中のSOGは狭い溝TR1と広い溝TR2の両方に入る。この一方、塗布液中の微粒子CS1は、その直径Dsc1が溝TR1の幅SW1よりも大きく、溝TR2の幅SW2よりも小さいものを使用することにより、溝TR1には入らず、溝TR2内にのみ入ることができる。塗布後の状態を図4に概略的に示す。塗布後には乾燥によって塗布液中の溶媒を飛ばして塗布膜を硬化させる。塗布膜の硬化は、製品仕様に応じて熱処理や酸化処理などにより達成してもよい。こうしてSOG、あるいはSOGと微粒子を前駆体として絶縁膜が形成される。次に、上記処理によりSOGおよび微粒子を前駆体として埋め込んだ基板の表面をCMPChemicalMechanicalPolishingで平坦化処理を施すと、図1および図2に示す半導体装置が提供される。領域AR1の溝TR1にはSOGを前駆体として形成された材料のみが入り、領域AR2の溝TR2にはSOGと微粒子を前駆体として形成された材料が入ることが分かる。2第2の実施の形態a半導体装置図5は、本実施形態の半導体装置の基本構成を示す斜視図である。本実施形態は、不揮発性半導体記憶装置に適用した形態である。図5に示すように、基板S上の領域AR1には、複数本の第1の配線としてワード線WL0~WL2が互いに平行に配設され、該ワード線WL0~WL2と交差して複数本の第2の配線としてビット線BL0~BL2が互いに平行に配設され、さらに、これらの交差部で両配線に挟まれるようにメモリセルMCが配置されている。第1および第2の配線の材料としては、熱に強く、かつ、抵抗値の低いもの、例えばW、WSi、NiSi、CoSi等を用いることができる。基板S上の領域AR2は周辺回路部となっている。第1の実施の形態がL/Sパターンのみの一次元の構成を有するのに対し、本実施形態はビット線BLと記憶素子MCとワード線WLが設けられた2次元の構成を有する。本実施形態では、ワード線WLはX方向に反復配置され、ビット線はX方向に交差するY方向に反復配置されている。図6は、図5のA-A切断線に沿った断面図である。前述の第1の実施の形態と同様に、領域AR1において、ワード線WL0~WL2間のスペースパターンSa10には幅SW10のSOG膜を前駆体として形成された絶縁膜10が埋め込まれている。そして、領域AR1において紙面の手前側および反対側にはビット線BL0~BL2間のスペースパターンがあり、同様にSOGでを前駆体として形成された絶縁膜100図示せずが埋め込まれている。また、領域AR2には、幅SW20のスペースパターンSb10が設けられ、SOGおよび微粒子CS1でを前駆体として構成される絶縁膜200が埋め込まれている。そして、CS1の直径Dcs1はスペースパターンSa10の幅SW10よりも大きい。b半導体装置の製造方法図5に示す半導体装置の製造方法について説明する。ワード線WL0~WL2、絶縁膜100および絶縁膜200を形成するまでの工程は、上述した第1の実施の形態と実質的に同様である。そこで、以下ではビット線BL0~BL2とその間の絶縁膜100の形成方法について説明する。即ち、まず、図7に示すように、全面に配線材料を堆積させた後、ビット線BL0~BL2を形成するためのL/Sパターンをワード線WL0~WL2と直交するように領域AR1に形成する。このときのレジストまたはハードマスクの配置を図7の符号R/HMに示す。次に、レジストまたはハードマスクR/HMのパターンをマスクとしてワード線WL1~WL2の上面と同一の面に至るまでドライエッチング加工し、レジストを剥離する。図8は、ドライエッチング加工後の表面形状を示す上面図である。エッチング加工された領域には、幅SW3の溝TR3が形成され、この溝TR3にSOGを前駆体として構成される絶縁膜100が埋め込まれる。このときのエッチングは、製品仕様に応じて基板Sの底部まで行ってもよい。本実施形態において、幅SW3は例えば第3の幅に対応し、溝TR3は例えば第3の溝に対応し、平面視において溝TR1と交差するように形成される。なお、SOGを前駆体として形成される絶縁膜とワード線WL1~WL2パターンは、同時にエッチング加工しても別々にエッチング加工してもかまわない。本実施形態によれば、エッチング後のSOGを前駆体として形成される絶縁膜のラインエッジは、従来と比較して非常に少ないラフネスで加工される。3比較例ここで、従来の技術の一例を比較例として取り挙げて説明する。図9に示す半導体装置は、図1と同様の3次元形状において、領域AR1のスペースパターンSa1の幅SW1よりも小さい直径Dcs11を有する微粒子CS11をSOGと混合させた塗布液を使用したものである。塗布液の製造方法は上述した第1の実施の形態と実質的に同一である。SOGを前駆体として形成された絶縁膜は、第1の実施の形態と同様に、領域AR1の溝TR1と領域AR2の溝TR2の両方に埋め込まれているが、本例においては微粒子CS11の直径Dcs11<スペースパターンSa1の幅SW1となっているため、微粒子CS11は、溝TR2内のみならず、領域AR1の溝TR1内にも埋め込まれている。さらに、図9に示す例では、直径Dcs11が幅SW1よりも若干だけ小さい微粒子が使用されているため、スペースパターンSa1内では基板Sと水平な方向において、1個から数個程度の微粒子CS11しか入らない。なお、図9乃至図13においては、図面を見易くするために、SOGのハッチグ表示を省略した。このようにして微粒子CS11およびSOGを前駆体として形成された絶縁膜を埋め込んだ基板Sの表面にCMPによる平坦化処理を施した後の断面図を図10に示す。図11は、図10の段階での被製造物を上面から見た平面図である。スペースパターンSa1、Sb1ともにSOGと微粒子CS11を前駆体として形成された絶縁膜が入っていることが分かる。前述の第2の実施の形態1と同様に、領域AR1のL/Sパターンと同じ寸法のパターンをリソグラフィーにより、図10および図11に示したL/Sパターンと直交するように形成する。図12は、このときのレジストまたはハードマスクR/HMの配置を示す。そして、レジストまたはハードマスクR/HMをマスクにして表面を基板底部またはパターンの途中までドライエッチング加工した後にレジストまたはハードマスクR/HMを剥離する。SOGおよび微粒子CS11を前駆体として形成された絶縁膜とL/Sパターンとは同時にエッチングしても別々にエッチングしてもかまわない。図13は、この段階で被製造物を上面から見た平面図である。SOG部分と微粒子部分CS11とではエッチング速度が異なるために、エッチング後のSOG部分/微粒子部分のラインエッジはラフネスが大きくなってしまう。図13ではエッチング速度が、SOG部分>微粒子部分CS11の関係にあるものとして両者を描いた。エッチング速度の遅い微粒子部分CS11は、SOG部分と同じ線上にパターンとして作成することができず、ずれてしまう。このようなラフネスは、両者のエッチング速度が異なるほど大きくなる。SOGに有機物や有機SOGを用い、微粒子CS11にコロイダルシリカを用いた場合には、SOG部分と微粒子部分CS11とのエッチング速度差が2倍以上にも達する場合があり、ラフネスもその分だけ大きくなる。ラフネスの影響は、パターンの用途によって異なり、例えば、パターンに配線を有している場合には、抵抗値のばらつきとなって半導体製品の信頼性に重要な影響を及ぼすことになる。前述の第2の実施の形態のように、パターンが記憶素子を構成する場合は、記憶密度のばらつき等として現れる。これに対して上述した第1および第2の実施の形態によれば、領域AR1内の溝TR1の幅SW1よりも直径が大きい微粒子CS1を使用するので、スペースパターンにはSOGのみが充填されて微粒子が埋め込まれることがない。このため、LERが極めて小さく、デバイス特性に優れた半導体装置が提供される。4第3の実施の形態a半導体装置図14は、第3の実施の形態による半導体装置の要部を示す斜視図であり、図15は図14のB-B切断線に沿った断面図である。第1の実施の形態がL/Sパターンのみの一次元の構成、第2の実施の形態がビット線BLとワード線WLとを含む2次元の構成を有するのに対し、本実施形態ではビット線BLとワード線WLがそれぞれ複数層に渡って積層された3次元の構成を有する。即ち、本実施形態の半導体装置は、図5および図6に示す半導体装置をZ方向へ積層させたものに相当する。図15に示すように、本実施形態の半導体装置では、領域AR1のラインパターン部分が、基板S側から順にワード線WL00、メモリセルMC、ビット線BL02の積層体で構成されており、さらに、下層第1層のL/Sパターンの上に、下層第1層L/Sパターンと平面視において交差するように上層第2層のL/Sパターンが積層されている。上層第2層のラインパターン部分は、基板S側の側から順に、ワード線WL10、メモリセルMC、ビット線BL12の積層体で構成されている。領域AR2は、記憶素子等の能動素子が配置されず、例えば周辺回路部図示せずとして利用される。そして、第1の実施の形態と同様に、領域AR1において、各層第1層および第2層のL/Sパターンのスペースパターン部分は、SOGを前駆体として構成される第1の絶縁膜が埋め込まれ、領域AR2において、スペースパターン部分はSOGと微粒子CS1とを前駆体として構成される第2の絶縁膜が埋め込まれている。図14および図15では、簡素化のために2層N=2のみの積層構造を示したが、これに限ることなく、第N層Nは2以上の自然数まで積層可能である。領域AR1において、上下に隣接する層のL/Sパターンが互いに交差するよう形成され、かつ、領域AR2において、上下に隣接する層の間でスペースパターンが少なくとも一部において重なっていればよい。本実施形態において、ワード線WL10および記憶素子MC、ワード線WL11および記憶素子MC、並びにワード線WL12および記憶素子MCは、例えば追加の第1のパターンに対応する。また、第2層中の絶縁膜100は例えば追加の第1の絶縁膜に対応し、第2層中のSOGおよび微粒子CS1は例えば追加の第2の絶縁膜に対応する。図14および図15に示す例では、第2の領域の第2層目についてもラインパターンPb21,Pb22を設けてスペースパターンSb2にSOGと微粒子CS1とを前駆体として形成された絶縁膜を埋め込むこととした。しかしながら、2層目のラインパターンPb21,Pb22は必ずしも必要なものではなく、例えばスペースパターンSb1を第1層のみに形成して第2層目以降はSOGと微粒子CS1とを前駆体として形成された絶縁膜で構成される絶縁膜を単に堆積することで積層構造を形成することも可能である。b半導体装置の製造方法図14および図15に示す半導体装置の製造方法は、配線材料を基板S上に堆積させた後にフォトリソグラフィを用いたパターニングにより、L/Sパターンを形成した後、第2の実施の形態において説明した工程を上方Z方向に反復すればよい。なお、第2層目以降のパターニングにおいては、製品仕様に応じて下層の途中または基板Sに至るまで加工してもよい。一般的に、SOGを前駆体として形成される絶縁膜は、膜厚が厚くなったり体積が大きくなったりすると、その応力によってクラックを発生しやすくなる。しかし、コロイダルシリカなどの微粒子を含有させることでクラック耐性を向上させることができ、その結果、積層数を増やすことが可能になる。この一方、領域AR1にはSOGを前駆体として形成される絶縁膜しか形成されないが、その体積が小さいためにクラックは発生しない。また、領域AR2にコンタクトホールなどの加工を施す場合では、ホール径を大きく取ることができるので、SOG部分と微粒子部分のエッチング速度差に由来するラフネスは無視できる。このようにして、本実施形態によれば、狭い領域AR1でのパターンラフネスの問題と、広い領域AR2でのクラック耐性の問題の双方を同時に解決することが可能になる。5メモリセルの構成例上述した第2および第3の実施の形態において、メモリセルMCについてその具体的構成例のいくつかを図16を参照して説明する。図16aはワード線WLとビット線BLとの間に記憶素子30を配置した基本構造を示す。記憶素子30の例としては、強誘電体メモリ素子、MRAM素子、相変化メモリ素子、可変抵抗素子などが挙げられる。この点は図16b乃至eに示す例についても同様である。図16bは、ワード線WLと記憶素子30との間にダイオード40を介挿した例を示す。ダイオードとしては、ショットキーダイオード、PN接合ダイオード、PINまたはNIPダイオードなどを用いることができる。図16cは、ワード線WLと記憶素子30との間に金属層70、絶縁層60および金属層71を介挿した例を示す。導電層として、金属層70,71に代えて、図16dに示すように、ポリシリコン層80,81を設けてもよい。図16eは、ワード線WLとビット線BLとの間に、ワード線WLの側から順に下部電極90、記憶素子30、上部電極91を設けた例である。6実施例以下では、実施例としてフラッシュメモリにおけるNAND構造のメモリセルを含む半導体装置を取り挙げる。まず、図17乃至図21を参照して、本実施例の半導体装置を製造する手順を説明する。まず、シリコンSi基板Sの表面に、熱酸化法によりゲート絶縁膜厚さ8nm以下410を形成し、この上に第1のゲート浮遊ゲート電極膜420として、膜厚100nmの多結晶シリコン膜を形成する。第1のゲート電極膜420は、多結晶シリコン膜以外にWSi,CoSi等を用いて形成することもでき、その膜厚は100~200nmの範囲内で適宜選択することができる。第1のゲート電極膜420の上には、CMPストッパ膜430として窒化シリコン膜厚さ200nm程度を減圧CVD法により形成する。CMPストッパ膜430としては、窒化シリコン膜の代わりに、100~200nm程度の膜厚の多結晶シリコン膜を形成してもよい。フォトリソグラフィおよびドライエッチング法により、図17に示すように、CMPストッパ膜430、第1のゲート電極膜420およびゲート絶縁膜410を貫通してSi基板Sに達するように、STIShallowTrenchIsolation溝TR300,TR400を形成する。STI溝TR300の幅や深さはデバイス構造や世代によって変わり、代表的にはセル部ARcでの溝TR300で幅10nm~30nm程度、周辺回路部ARpの溝TR400で30nm~数μm、深さは200~500nm程度であるが、これに限定されるものではない。本実施例において、Si基板Sは例えば機能膜に対応し、TR300は例えば第1の溝に対応し、その幅SW11は例えば第1の幅に対応する。また、本実施例において、セル部ARcおよび周辺回路部ARpは、例えば第1および第2の領域にそれぞれ対応する。次に、上述した第1の実施の形態と同様にして、SOGとコロイダルシリカCS21を含む塗布液を、スピンコーティング法によりSi基板Sの全面に塗布し、ベークして溶媒を揮発させる。コロイダルシリカCS21の粒径Dcs21はセル部のパターン幅SW11よりも大きくする。ここで、NANDでは固定電荷の影響が大きいので、カーボンを含む有機SOGの材料は避けることが望ましい。次に熱処理を行って塗布した膜を硬化し酸化膜とする。SOGがポリシロキサンやシルセスキオキサンを用いる場合には、熱処理は窒素雰囲気中で約300°C~1000°Cで行う。一方、ポリシラザンの場合には、水蒸気を含む雰囲気中で約230°C~900°Cで酸化処理を施して酸化膜に転換する。水蒸気中で熱処理を行うと、基板側壁が酸化されてしまうので、これを避けるため、塗布液を塗布する前にCVD法などを用いて厚さ1nm~10nm程度の薄いSiNや酸化膜で側壁を予め覆っておくことが望ましい。このようにして図18に示すように、SOGを前駆体として形成した絶縁膜300でセル部ARcを埋め込み、SOGとコロイダルシリカとを前駆体として形成した絶縁膜400で周辺回路部ARpを埋め込んだ構造を形成する。本実施例において、絶縁膜300,400、は例えば第1および第2の絶縁膜にそれぞれ対応する。さらに、CMPなどの手法により、CMPストッパ膜430上の絶縁膜300,400を選択的に除去して、図19に示すようにCMPストッパ膜430の表面を露出し、STI溝TR300,TR400内に絶縁膜を残置する。絶縁膜300,400は、CMP前またはCMP後の工程において、不活性ガス雰囲気中で400°C以上1,100°C以下の熱処理により緻密化することができる。ただしSOGとしてポリシラザンを用いた場合、700°C未満では、二酸化シリコン膜16を十分に緻密化することが困難となる。一方、1,100°Cを越えると、デバイスによっては、先にイオン注入により形成したチャネル層の拡散深さを深くしてしまうおそれがある。熱処理の時間は、1秒~120分の範囲内で適宜選択すればよい。このような条件で熱処理を施すことによって、絶縁膜中に残留している水分が除去されて、緻密化が達成され、結果としてデバイスの電気特性を向上させることができる。引き続いて、リン酸溶液を用いたエッチングによりCMPストッパ膜430を除去し、セル部ARcにおいては希フッ酸溶液を用いたウェットエッチングなどにより絶縁膜300の上部を除去する。これによって、第1のゲート電極膜420の側面の上部の一部が100nm程度露出し、図20に示す構造を作成する。セル部ARcにはコロイダルシリカCS21を埋め込んでおらず、絶縁膜300はSOGを前駆体とした単一膜であるため、エッチング深さの制御を行いやすいという利点がある。さらに、既知の方法により電極間絶縁膜440を堆積し、その上に第2のゲート制御ゲート電極膜450を形成して、図21に示すようなNAND構造のメモリセルを得る。電極間絶縁膜440には、CVD法によるシリコン酸化膜/シリコン窒化膜/シリコン酸化膜総膜厚20nm程度などが用いられ、第2のゲート電極膜450には、CVD法による多結晶シリコン膜/タングステン膜総膜厚50nm程度などが用いられる。セル部ARcにおける第2のゲート電極膜450および電極間絶縁膜440は、リソグラフィーとドライエッチング加工により図20の紙面と平行に加工されて、ラインパターンおよびスペースパターンの反復方向が、図17に示したL/Sと互いに直交するL/S構造が形成される。エッチングはゲート絶縁膜410の上端まで行い、一部のSTIはエッチングされる。その様子を図22aおよびbに示す。図22aは図21のC-C切断線に沿った断面図であり、図22bは図21のD-D切断線に沿った断面図である。図22bのD-D断面ではSTIが絶縁膜300の途中までエッチングされるが、SOGを前駆体とした単一膜であるため寸法制御を行いやすい。一方、周辺回路部ARpでは図21に示すように体積が大きい箇所が数多くできる。そのため、従来の技術によれば埋め込み材の応力によってクラックが入ったり、下地のシリコン基板Sに結晶欠陥を引き起こしたりすることがあった。しかしながら、本実施例によれば、コロイダルシリカCS21を埋め込んでいるのでそのような課題を克服することができる。"