半導体ダイパッケージを形成するための方法であって、主要部分と、前記主要部分から延びる少なくとも1つのペデスタルと、ダウンセット部分と、リード部分とを備え、前記ダウンセット部分が前記リード部分と前記主要部分の間にあるクリップ構造を得る工程と、半導体ダイを得る工程と、及び、前記クリップ構造を前記半導体ダイに取り付け、前記少なくとも1つのペデスタルが前記半導体ダイに面する工程とを含む方法。前記半導体ダイをリードフレーム構造に取り付けること、及び、モールド材料を前記半導体ダイの周りでモールドすることをさらに含む、請求項1に記載の方法。半導体ダイパッケージを形成するための方法であって、主要部分と、ダウンセット部分と、リード部分とを備え、前記ダウンセット部分が前記リード部分と前記主要部分の間にあり、階段状の構成を含むクリップ構造を得ること、半導体ダイを得ること、及び、前記クリップ構造を前記半導体ダイに取り付けることを含む方法。前記半導体ダイをリードフレーム構造に取り付けること、及び、モールド材料を前記半導体ダイの周りでモールドすることをさらに含む、請求項3に記載の方法。半導体ダイパッケージを製造する方法であって、クリップアセンブリを得ること、半導体ダイパッケージの組立て中にリードフレーム構造に対して前記クリップアセンブリを位置合わせする少なくとも1つの位置合わせ構造を備えるリードフレーム構造を得ること、半導体ダイの第2の表面を前記リードフレーム構造に接続すること、及び、前記半導体ダイの第1の表面を前記クリップアセンブリに接続することを含む方法。前記クリップアセンブリ及び前記リードフレーム構造が、リードフレーム構造及びクリップアセンブリのギャング内にある、請求項5に記載の方法。前記リードフレーム構造が2つの位置合わせ構造を備え、前記クリップアセンブリのレールが、前記2つの位置合わせ構造間にある、請求項5に記載の方法。前記クリップアセンブリ及び前記リードフレーム構造が銅を含む、請求項5に記載の方法。前記半導体ダイが垂直パワーMOSFETを含む、請求項5に記載の方法。前記半導体ダイの前記第2の表面を前記リードフレーム構造に前記接続することが第1のはんだ材料を使用することを含み、前記クリップアセンブリを前記半導体ダイの前記第1の表面に接続することが第2のはんだ材料を使用することを含み、さらに、前記第1及び第2のはんだ材料を単一のリフロー工程内でリフローすることを含む、請求項5に記載の方法。前記位置合わせ構造を前記リードフレーム構造から分離することをさらに含む、請求項5に記載の方法。主要部分と、前記主要部分から延びる少なくとも1つのペデスタルと、ダウンセット部分と、リード部分とを備え、前記ダウンセット部分が前記リード部分と前記主要部分の間にあり、階段状の構成を有するクリップ構造と、リードフレーム構造と、半導体ダイとを備え、前記半導体ダイが前記リードフレーム構造と前記クリップ構造の間にある、半導体ダイパッケージ。前記クリップ構造、前記リードフレーム構造、及び前記半導体ダイの少なくとも一部を覆うモールド材料をさらに含む、請求項12に記載の半導体ダイパッケージ。前記半導体ダイパッケージがMLPマイクロリードフレームパッケージであり、パワーMOSFETを含む、請求項12に記載の半導体ダイパッケージ。典型的には、従来のワイアレスパッケージは、顧客の回路板にデザインインすることを必要とする。というのは、これらの回路基板が独自のフットプリント及びピン割当てを有するからである。依然として良好な電気的、熱的性能を有していながら、従来のパッケージフットプリント及びピン割当てに対応することができるフットプリント及びピン割当てを有する半導体ダイパッケージを提供することが望ましいであろう。また、ワイアレスパッケージを生産するとき、しばしば、深いダウンセットdownsetを有するクリップたとえば、ソースクリップを作成することが困難である。クリップのダウンセットは、クリップの主要部分からクリップのリード部分までの垂直距離に対応し得る。様々なタイプのパッケージを生産することができるように、従来のクリップより深いダウンセットを有するクリップを提供することもまた望ましいであろう。存在するもう1つの問題は、クリップと半導体ダイの間で一貫しない、又は不均一な量のはんだを適用するという問題である。ダイとクリップの間で一貫しない、又は不均一な量のはんだが使用されたとき、得られるパッケージは、不十分な性能を示すおそれがある。上記で指摘した問題に加えて、半導体ダイパッケージを迅速かつ確実に作成するために使用することができる方法を提供することが有利となるであろう。この方法もまた、Pbフリー加工に適合することが好ましい。本発明の実施例は、上記の問題及び他の問題に対処する。本発明の実施例は、クリップ構造、それらのクリップ構造を含む半導体ダイパッケージ、及びクリップ構造を含む半導体ダイパッケージを作製するための方法を対象とする。本発明の一実施例は、半導体パッケージ用のクリップ構造を対象とし、そのクリップ構造は、主要部分と、主要部分から延びる少なくとも1つのペデスタルと、ダウンセット部分と、リード部分とを備え、ダウンセット部分がリード部分と主要部分の間にある。本発明の他の実施例は、半導体パッケージ用のクリップ構造を対象とし、そのクリップ構造は、主要部分と、階段状の構成を有するダウンセット部分と、リード部分とを備え、ダウンセット部分がリード部分と主要部分の間にある。本発明の他の実施例は、上述のクリップ構造を含む半導体ダイパッケージ、並びにそのクリップ構造を使用して半導体ダイパッケージを作製するための方法を対象とする。本発明の他の実施例は、主要部分と、主要部分から延びる少なくとも1つのペデスタルと、ダウンセット部分と、リード部分とを備え、ダウンセット部分がリード部分と主要部分の間にあり、階段状の構成を有するクリップ構造と、リードフレーム構造と、半導体ダイとを備え、半導体ダイがリードフレーム構造とクリップ構造の間にある、半導体ダイパッケージを対象とする。本発明の他の実施例は、半導体ダイパッケージを製造する方法であって、クリップアセンブリを得ること、半導体ダイパッケージの組立て中にリードフレーム構造に対してクリップアセンブリを位置合わせする少なくとも1つの位置合わせ構造を備えるリードフレーム構造を得ること、半導体ダイの第2の表面をリードフレーム構造に接続すること、及び半導体ダイの第1の表面をクリップアセンブリに接続することを含む方法を対象とする。また、本明細書は下記の発明も開示している。半導体パッケージ用のクリップ構造であって、主要部分と、前記主要部分から延びる少なくとも1つのペデスタルと、ダウンセット部分と、リード部分とを備え、前記ダウンセット部分が前記リード部分と前記主要部分の間にある、クリップ構造。前記クリップ構造が、ソースクリップ構造又はゲートクリップ構造であるクリップ構造。前記ダウンセット部分が、階段状の構成を含むクリップ構造。クリップ構造と、前記クリップ構造に結合された半導体ダイと、前記クリップ構造及び前記半導体ダイを少なくとも部分的に覆うモールド材料とを備える半導体ダイパッケージ。リードフレーム構造をさらに備え、前記半導体ダイが前記リードフレーム構造と前記クリップ構造の間にある半導体ダイパッケージ。前記半導体ダイが垂直パワーMOSFETを含む半導体ダイパッケージ。半導体パッケージ用のクリップ構造であって、主要部分と、階段状の構成を含むダウンセット部分と、リード部分とを備え、前記ダウンセット部分が前記リード部分と前記主要部分の間にある、クリップ構造。前記クリップ構造がソースクリップ構造であるクリップ構造。前記クリップ構造が銅を含むクリップ構造。クリップ構造と、前記クリップ構造に結合された半導体ダイと、前記クリップ構造及び前記半導体ダイを少なくとも部分的に覆うモールド材料とを備える半導体ダイパッケージ。リードフレーム構造をさらに備え、前記半導体ダイが前記リードフレーム構造と前記クリップ構造の間にある半導体ダイパッケージ。前記半導体ダイがパワーMOSFETを含む半導体ダイパッケージ。主要部分と、前記主要部分から延びる少なくとも1つのペデスタルと、ダウンセット部分と、リード部分とを備え、前記ダウンセット部分が前記リード部分と前記主要部分の間にあり、階段状の構成を有するクリップ構造と、リードフレーム構造と、半導体ダイとを備え、前記半導体ダイが前記リードフレーム構造と前記クリップ構造の間にある、半導体ダイパッケージ。前記クリップ構造、前記リードフレーム構造、及び前記半導体ダイの少なくとも一部を覆うモールド材料をさらに含む半導体ダイパッケージ。前記半導体ダイパッケージがMLPマイクロリードフレームパッケージであり、パワーMOSFETを含む半導体ダイパッケージ。半導体ダイパッケージを形成するための方法であって、主要部分と、前記主要部分から延びる少なくとも1つのペデスタルと、ダウンセット部分と、リード部分とを備え、前記ダウンセット部分が前記リード部分と前記主要部分の間にあるクリップ構造を得る工程と、半導体ダイを得る工程と、及び、前記クリップ構造を前記半導体ダイに取り付け、前記少なくとも1つのペデスタルが前記半導体ダイに面する工程とを含む方法。前記半導体ダイをリードフレーム構造に取り付けること、及び、モールド材料を前記半導体ダイの周りでモールドすることをさらに含む方法。半導体ダイパッケージを形成するための方法であって、主要部分と、ダウンセット部分と、リード部分とを備え、前記ダウンセット部分が前記リード部分と前記主要部分の間にあり、階段状の構成を含むクリップ構造を得ること、半導体ダイを得ること、及び、前記クリップ構造を前記半導体ダイに取り付けることを含む方法。前記半導体ダイをリードフレーム構造に取り付けること、及び、モールド材料を前記半導体ダイの周りでモールドすることをさらに含む方法。半導体ダイパッケージを製造する方法であって、クリップアセンブリを得ること、半導体ダイパッケージの組立て中にリードフレーム構造に対して前記クリップアセンブリを位置合わせする少なくとも1つの位置合わせ構造を備えるリードフレーム構造を得ること、半導体ダイの第2の表面を前記リードフレーム構造に接続すること、及び、前記半導体ダイの第1の表面を前記クリップアセンブリに接続することを含む方法。前記クリップアセンブリ及び前記リードフレーム構造が、リードフレーム構造及びクリップアセンブリのギャング内にある方法。前記リードフレーム構造が2つの位置合わせ構造を備え、前記クリップアセンブリのレールが、前記2つの位置合わせ構造間にある方法。前記クリップアセンブリ及び前記リードフレーム構造が銅を含む方法。前記半導体ダイが垂直パワーMOSFETを含む方法。前記半導体ダイの前記第2の表面を前記リードフレーム構造に前記接続することが第1のはんだ材料を使用することを含み、前記クリップアセンブリを前記半導体ダイの前記第1の表面に接続することが第2のはんだ材料を使用することを含み、さらに、前記第1及び第2のはんだ材料を単一のリフロー工程内でリフローすることを含む方法。前記位置合わせ構造を前記リードフレーム構造から分離することをさらに含む方法。本発明の実施例は、ワイアレスパッケージを含むことができる。本発明の一実施例によるワイアレスパッケージは、半導体ダイ内の電気デバイスの入力端子及び/又は出力端子に接続するためにワイアを使用しない。他の実施例では、半導体ダイパッケージは、ワイアレスでなくてもよい。たとえば、下記で例示されているように、本発明の実施例は、特定の構成を有する独自のソースクリップ構造を含む。そのようなソースクリップ構造は、ゲートワイアボンドを有する半導体ダイパッケージ内で使用することができるであろう。しかし、概して端子接続のためにワイアを使用する半導体ダイパッケージより良好な熱的、電気的特性を有するため、ワイアレス半導体ダイパッケージの方が好ましい。半導体ダイパッケージの一実施例では、半導体ダイパッケージが、主要部分と、主要部分から延びる少なくとも1つのペデスタルと、ダウンセット部分と、リード部分とを備えるクリップ構造を備える。ダウンセット部分は、リード部分と主要部分の間にあり、階段状の構成を有する。半導体ダイは、クリップ構造とリードフレーム構造の間に挟まれ、それらに取り付けられる。本発明の実施例では、第1のはんだ材料を使用し、半導体ダイをリードフレーム構造に機械的、電気的に結合することができる。第2のはんだ材料を使用し、半導体ダイをクリップ構造に機械的、電気的に結合することができる。第1のはんだ材料と第2のはんだ材料は、同じであっても異なるものであってもよい。これらのはんだ材料は、同じ材料であることが好ましく、無鉛はんだ材料を含むことができる。図1は、本発明の一実施例による半導体ダイパッケージの側断面図を示す。半導体ダイパッケージ100は、ソースクリップ構造14とリードフレーム構造18の間に配置される半導体ダイ16を含む。モールド材料20が、半導体ダイ16、クリップ構造14、及びリードフレーム構造18を少なくとも部分的に覆う。モールド材料20は、エポキシモールド材料、又は任意の他の好適な市販のモールド材料とすることができる。また、図1に示されているように、半導体ダイパッケージ100は、第1の側面100a及び第2の側面100b、並びに上面100c及び底面100dを含む。得られる半導体ダイパッケージ100は埋込みリードを有するが、半導体ダイパッケージ100は、リードがモールド材料20の側部表面を越えて延びないという意味でリードレスパッケージと呼ぶことができる。また、ブロックの形態とすることもでき、半導体ダイパッケージ100は、いくつかの実施例において、MLPマイクロリードフレームパッケージタイプパッケージと呼ぶこともできる。本明細書ではリードレスダイパッケージについて詳細に述べられているが、別法としてクリップ構造14をリード付きダイパッケージ内で使用することができることを理解されたい。はんだ24が半導体ダイ16の第1の表面16aとクリップ構造14の間にある。また、はんだ90が半導体ダイ16の第2の表面16bとリードフレーム構造18の間に存在する。任意の好適なはんだ材料を、はんだ24及びはんだ90に使用することができる。たとえば、鉛-錫はんだを、はんだ24及びはんだ90に使用することができるであろう。好ましくは、はんだ24及びはんだ90は、インジウム-錫をベースとするはんだなど、無鉛はんだ材料を含む。別法として、導電性ポリマー接着剤たとえば、導電性エポキシ接着剤をはんだの代わりに使用することができるであろう。半導体ダイ16は、任意の好適な半導体デバイスを含むことができる。好適な半導体デバイスは、シリコンなど半導体材料を含むことができ、垂直デバイス又は水平デバイスを含むことができる。垂直デバイスは、少なくとも、ダイの一方の側にある入力と、ダイの他方の側にある出力とを有し、その結果、電流は、ダイを垂直に流通することができる。水平デバイスは、ダイの片側にある少なくとも1つの入力と、ダイの同じ側にある少なくとも1つの出力とを含み、その結果、電流は、ダイを水平に流通する。半導体ダイ16内の半導体デバイスは、垂直電力トランジスタであることが好ましい。垂直電力トランジスタは、VDMOSトランジスタと、垂直バイポーラトランジスタとを含む。VDMOSトランジスタは、拡散によって形成された2つ以上の半導体領域を有するMOSFETである。VDMOSトランジスタは、ソース領域、ドレイン領域、ゲートを有する。このデバイスは、ソース領域とドレイン領域が半導体ダイの反対側の表面にあるという点で垂直である。ゲートは、トレンチ型ゲート構造であってもプレーナゲート構造であってもよく、ソース領域と同じ表面で形成される。トレンチ型ゲート構造は、プレーナゲート構造より狭く、それほど空間を占有しないため、トレンチ型ゲート構造の方が好ましい。動作中には、VDMOSデバイス内のソース領域からドレイン領域への電流の流れが、ダイ表面に対して実質的に直角をなす。この実施例では、半導体ダイ16が垂直MOSFETを含む。垂直MOSFETは、半導体ダイ16の第1の表面16aにあるソース領域及びゲート領域と、第2の表面16bにあるドレイン領域とを含む。ソース領域は、ソース金属たとえば、はんだ付け可能な上部金属又ははんだバンプを有することができ、またソースクリップ構造とすることができるクリップ構造14に電気的に結合させることができる。ゲート領域は、対応するゲートクリップ構造図示せずに電気的に結合させることができ、一方、第2の表面16bにあるドレイン領域は、リードフレーム構造18に電気的に結合させることができる。リードフレーム構造18は、第1の表面18aと、第2の表面18bとを含む。また、リードフレーム構造18は、エッチング工程によって形成される一部分18c、並びにパッド部分18e及びリード部分18dを含む。パッド部分18eは、リードフレーム構造18のDAPダイ取付けパッドを形成することができる。図1に示されているように、リード部分18dは、モールド材料20を越えて延びるものではなく、モールド材料20の外部底面20aと実質的に共平面である。半導体ダイパッケージ100の第1の側面100aは、モールド材料20の側部表面及びリード部分18dの側部表面と一致する。半導体ダイパッケージ100の底面100dは、リードフレーム構造18の底面及びモールド材料20の外部底面と一致する。リードフレーム構造18の底部は、モールド材料20を介して露出される。リードフレーム構造18の露出された底面は、追加のドレイン接続、並びに半導体ダイパッケージ100用の追加の冷却経路を提供する。リードフレーム構造18は、任意の好適な材料を含むことができる。たとえば、リードフレーム構造18は、銅、銅合金、又は任意の他の好適な導電材料を含むことができる。望むなら、はんだ付け可能な金属でめっきすることもできる。クリップ構造14は、任意の好適な構成を有することができる。この実施例では、クリップ構造14は、主要部分14aと、リード部分14cと、ダウンセット部分14bとを含む。ダウンセット部分14bは、主要部分14aとリード部分14cの間に配置される。このダウンセット部分は、階段状の、又はジグザグの構造を含む。図1には1つの段が示されているが、他の実施例では、クリップ構造14は、複数の段を含むことができる。クリップ構造14は、任意の好適な材料を含むことができる。たとえば、銅、アルミニウム、及び貴金属及びそれらの合金など、導電材料をクリップ構造14に使用することができる。望むなら、クリップ構造14は、はんだ付け可能な層でめっきすることもできる。クリップ構造14の、階段状のダウンセット部分14bは、いくつかの利点をもたらす。たとえば、階段状の構造により、リード部分14cの底面とリードフレーム構造18の底面との間の位置合わせ許容範囲をより良くすることが可能になる。ダウンセット部分14bは、曲げられているため非階段状のダウンセット部分より撓むことができる。これは、リード部分14cをリードフレーム構造18の底面とより容易に位置合わせすることを可能にする。また、階段状のダウンセット部分14bにより、クリップ構造14が従来のクリップ構造より深いダウンセットを有することが可能になる。クリップ構造14内では、いくつかの離散的なペデスタル14a-1が、下向きに、クリップ構造14の主部分14aの水平面に対して直角に延びる。ペデスタル14a-1は、図2に、より明確に示されている。図では、ペデスタル14a-1の端部が半導体ダイ16の第1の表面16aと接触することができ、はんだ24がペデスタルを取り囲む。ペデスタル14a-1の反対側の、クリップ構造14の表面は、幾分凹形である。この凹形構造及び対応するペデスタル14a-1は、スタンピングなどの工程によって形成することができる。スタンピング工程について述べられているが、本発明の実施例によるペデスタルは、当業者に周知の、任意の他の好適な方法によって形成することができる。たとえば、ペデスタルは、適切な突起が形成されるようにクリップ構造をエッチングすることによって、平面のクリップ構造上で形成することができるであろう。別法として、突起は、導電性カラムをクリップ構造の平坦面上にめっきする、又は配置することによって形成することができる。クリップ構造14内のペデスタル14a-1は、いくつかの利点をもたらす。たとえば、これらのペデスタルは、ソースクリップ構造14の主要部分14aの底面と、半導体ダイ16の第1の表面16aとの間に一貫した間隔をもたらす。クリップ構造14の主要部分14aと、半導体ダイの第1の表面16aとの間に一貫した間隔があるので、一貫した量のはんだが常にそれらの間に存在する。余分なはんだがあれば、それはクリップ構造14と半導体ダイ16の間から押し出される。より一貫したはんだの堆積をもたらすことに加えて、ペデスタル14a-1はまた、クリップ構造14のためのより大きな取付け表面積をもたらし、それによりソースクリップ構造14と半導体ダイ16の間のより良い接着及びより良い電気接続をもたらす。また、ペデスタル14a-1は、クリップ構造14が望ましくない傾動を起こすのを防止する。ペデスタル14a-1がないと、クリップは傾動し、それにより半導体ダイ16の上面にはんだが不均一に付着することになるであろう。図3は、本発明の一実施例による半導体ダイパッケージの斜視図を示す。この図では、モールド材料が示されていない。図3に示されているように、半導体ダイパッケージは、ソースクリップ構造14と、ゲートクリップ構造28とを含むことができる。ゲートクリップ構造28とソースクリップ構造14は、互いに電気的に結合されない。下記でより詳細に述べるように、ソースクリップ構造14及びゲートクリップ構造28は、クリップアセンブリから導出することができる。図3では、図1と同様に、半導体ダイ16が、ソースクリップ構造14とリードフレーム構造18の間に挟まれる。また、図3に示されているように、半導体ダイ16は、ゲートクリップ構造28とリードフレーム構造18の間にも挟まれる。ソースクリップ構造14のように、ゲートクリップ構造28もまた、一貫したはんだの堆積をもたらすように1つ又は複数のペデスタル図示せずを含むことができる。図4は、パッケージアセンブリ内の半導体ダイパッケージの上面図を示す。符号40によって示されている点線は、どこでアセンブリがソースなどで切断されることになるかを示す。切断される前には、ゲートクリップ構造28及びソースクリップ構造14は、ブリッジ構造52によって接合されている。ブリッジ構造52は、ゲートクリップ構造18のリードとソースクリップ構造14を電気的、機械的に接続する。さらに、切断される前には、リードフレーム構造18は、位置合わせレール構造70を含むリードフレームアセンブリの一部である。位置合わせレール構造70は、2つの位置合わせ端部構造70aを含む。この実施例では、位置合わせ端部構造70aは金属の方形の形態にあるが、本発明の他の実施例では、他の形状を有することができるであろう。位置合わせ端部構造70aは、クリップアセンブリ102が半導体ダイ16の端子と適正に位置合わせされるように、ブリッジ構造52を閉じこめる。具体的には、ソースクリップ構造14及びソースクリップ構造ペデスタル14a-1は、半導体ダイ16内のMOSFET内のソース端子に電気的に結合されるように、自動的に位置合わせされる。同時に、ゲートクリップ構造18及びゲートペデスタル18a-1は、半導体ダイ16内のMOSFET内のゲート端子に電気的に結合されるように、自動的に位置合わせされる。この位置合わせ工程には1ステップがかかり、そのため加工時間及びコストが節約される。クリップアセンブリ102及びリードフレーム構造18が、はんだを使用して半導体ダイ16に取り付けられた後で、得られるアセンブリをリフロー工程にかけ、パッケージ内のはんだすべてを同時にリフローさせることができる。次いで、カプセル化工程においてモールド材料をダイの周りに形成することができる。次いで、そのアセンブリを、符号40によって示されている点線に沿って切断することができる。これにより、ブリッジ構造52が、形成済みパッケージから分離され、ゲートリード構造18とソースリード構造16が電気的に切り離される。この得られるパッケージを形成するために1つのリフロー工程が必要とされるにすぎないため、パッケージを迅速かつ効率的に形成することができる。また、リフロー工程を1つだけ実施することにより、はんだ内で金属間化合物を形成する機会が減少する。金属間化合物は、加熱を繰り返すと形成される可能性がより高くなる。また、金属間化合物は、脆弱なはんだ継手に通じ、欠陥のあるはんだ継手の可能性を増大するおそれがある。図5は、図4のアセンブリを側面図から示す。図5に示されているように、リードフレーム構造18とリード部分14cは、互いに共平面であり、一時基板34上に配置される。一時基板34は、任意の好適な材料製とすることができる。たとえば、一時基板34は、テープ製とすることができるであろう。パッケージが形成された後で、一時基板34は除去することができる。図6は、本発明の一実施例によるリードフレームアセンブリの底面図を示す。リードフレームアセンブリは、いくつかのドレインリード18aと、エッチング済み部分18cとを含むリードフレーム構造18を含む。エッチング済み部分18cは、半導体ダイパッケージ用のドレインパッド18bを形成することができ、最終的に回路板図示せずにはんだ付けされる可能性がある。接続レール20は、リードフレーム構造18をフレーム74に接続することができる。フレーム74は、前述のレール構造70及び位置合わせ端部構造70aを含むことができ、穴60を画定することができる。ソースクリップ構造図示せずのリードが、パッケージ組立て中に、穴60内に存在することができる。図7は、切断される前のクリップアセンブリ102を示す。図7に示されているように、ブリッジ構造52は、ソースクリップ構造14のリードとゲートクリップ構造18のリードを結合する。上述のように、ブリッジ構造52は、ゲートクリップ構造18及びソースクリップ構造14から分離され、ゲートクリップ構造とソースクリップ構造が、形成済み半導体ダイパッケージ内で互いに電気的に切り離される。図7における他の要素については前述した。図8は、本発明の一実施例によるクリップ構造14の側面図を示す。図8に示されているように、ペデスタル14a-1は、メサ構造に似ている。しかし、他の実施例では、ペデスタルは、円錐形、円筒形のものとすることができ、又は任意の他の突出形状を有することができる。また、主要部分14aの底面とリード部分14cの底面との間のダウンセット高さは、高さDで示すことができる。好ましい実施例では、ダウンセット高さは、リードフレーム構造18の厚さ又はクリップ構造14の厚さの約2倍以上とすることができる。リードフレーム構造18及び/又はクリップ構造14の厚さは、いくつかの実施例では、約100ミクロンより大きいものとすることができる。図9に示されているように、ペデスタル14a-1の高さは、約50ミクロンとすることができ、一方、ペデスタルの幅は、約150ミクロンとすることができる。当然ながら、他のペデスタルの寸法は、本発明の他の実施例では異なるものとすることができる。図10は、MOSFETダイ82及びショットキーダイオードダイ84を含む半導体ダイパッケージ202を示す。クリップアセンブリ102は、MOSFETダイ82内のソース接続及びゲート接続に、またショットキーダイオードダイ84に対する入力及び/又は出力に対する端子接続を含むことができる。先の実施例と同様に、クリップアセンブリ102は、位置合わせ構造70a間で位置合わせされるブリッジ構造52を含むことができる。図11は、2つのMOSFETダイ82を含む半導体ダイパッケージ204を示す。クリップアセンブリ102は、MOSFETダイ82内のソース接続及びゲート接続に対する端子接続を含むことができる。先の実施例と同様に、クリップアセンブリ102は、位置合わせ構造70a間で位置合わせされるブリッジ構造52を含むことができる。図12は、本発明の他の実施例による半導体ダイパッケージを示す。この実施例は、パッケージの頂部においてモールド材料20がクリップ構造14の上部表面を露出することを除いて、図1に示されている実施例と同様である。望むなら、ヒートシンク図示せずをクリップ構造14の上面14fに取り付けることができる。露出されたクリップ構造表面14fは、モールド材料20の外部表面20bと実質的に共平面である。露出されたクリップ表面14fにより、より良い熱放散が可能になり、また半導体ダイパッケージがより薄くなる。露出されたクリップ表面14fは、テープ又はモールドダイで、或いは当業者に周知の任意の他の好適な方法で表面を覆い、次いでモールド材料20を半導体ダイ16の周りでモールドすることによって形成することができる。図12における他の特徴については前述した。図13a~13dは、本発明の実施例による半導体ダイパッケージをどのように組み立てることができるかを示す。図13aは、リードフレーム構造34上に載置される半導体ダイ16を示す。リードフレーム構造34は、リードフレーム構造のアレイ又はギャングgangとすることができる。このギャングは、レールなどによって共に接続されたリードフレーム構造の2次元又は1次元アレイとすることができる。前述のように、はんだたとえば、無鉛はんだを使用し、半導体ダイ16をリードフレーム構造18に取り付けることができる。工程内のこの点では、リードフレーム構造18は、テープなど一時基板34上に配置されてもよい。これは、リードフレーム構造18の底面を、モールド材料で覆われないように覆うことによって行われる。この点では、リードフレーム構造18を半導体ダイ16に取り付けるために使用されるはんだは、まだリフローされていない。図13bは、半導体ダイ16上に配置されるクリップ構造14を示す。クリップ構造14のダウンセット部分は、階段状のものとして示されていない。しかし、他の実施例では、階段状のダウンセット部分を有するクリップ構造14を使用することができることを理解されたい。他の実施例のように、クリップ構造14は、クリップ構造14の主要部分を半導体ダイ16の上面から離隔するペデスタル14a-1を有することができる。いくつかの実施例では、はんだを半導体ダイ16の上面上に堆積することができ、クリップ構造14をその上に載置することができる。別法として、又は追加として、はんだをクリップ構造14上に堆積することができ、はんだで覆われたクリップ構造を半導体ダイ16の上面に取り付けることができる。上記で指摘したように、半導体ダイ16をリードフレーム構造18に取り付けるために使用されるはんだ材料は、クリップ構造14を半導体ダイ16に取り付けるために使用されるはんだ材料と同じであっても異なるものであってもよい。クリップ構造14が半導体ダイ16に取り付けられた後で、これらの構成要素を共に取り付けるために使用されるはんだ材料が同時にリフローされる。好適なリフロー処理条件は、当業者に周知である。図13cは、モールド工程が実施された後のアセンブリを示す。市販のモールドツールを使用し、このモールド工程を実施することができる。エポキシモールド材料などのモールド材料を使用することができる。図13dは、シンギュレーションの工程を示す。シンギュレーション工程では、共に接合されている半導体ダイパッケージ100が互いに分離される。任意の好適な切断ツールをこの目的に使用することができる。たとえば、ウォータジェット、レーザ、ソーなどを使用し、半導体ダイパッケージを互いに分離することができる。本発明の実施例は、いくつかの利点をもたらす。たとえば、本発明の実施例は、他のタイプの従来のパッケージと同じフットプリント及びピン割当てを有することができ、一方、良好な電気的、熱的性能をも示す。さらに、本発明の実施例による方法は、半導体ダイの上部のクリップ構造を半導体ダイの底部にあるリードフレーム構造と位置合わせするために位置合わせ構造を使用することができる。これにより、加工がより効率的になり、フリップチップ取付け工程は、本発明の実施例において実施しなくてもよい。また、本発明の実施例は頑強である。いくつかの実施例では、半導体ダイが環境に対して露出されない。また、本発明の実施例では、同じタイプのはんだペースト又は導電性接着剤を使用し、リードフレーム構造を半導体ダイの底面に、また1つ又は複数のクリップ構造を半導体ダイの上面に取り付けることができる。ダイ取付けとクリップ取付けの両方について1回のはんだペーストリフロー工程を実施することができる。この実施例では1つのリフロー工程が必要とされるにすぎないため、過剰な金属間化合物がはんだ継手内で形成されることが最小限に抑えられる、又は防止される。また、この実施例では1つのリフロー工程を実施することが必要とされるにすぎないため、異なる融点を有する2つのタイプのPbフリーのはんだが必要とされない。従来の加工では、はんだを使用してダイがリードフレーム構造に取り付けられ、次いでそのはんだがリフローされる。次いで、クリップ構造が半導体ダイに取り付けられ、やはりリフローされる。ダイとリードフレーム構造の間のはんだは、2つの加熱工程にかけられる。この加熱の増大により、金属間化合物が形成され得る機会が増大する。上記の説明は、例示的なものであり、限定的なものではない。本開示を検討すれば、本発明の多数の変形形態が当業者には明らかになるであろう。したがって、本発明の範囲は、上記の説明を参照して決定すべきではなく、出願中の特許請求の範囲を、それらの完全な範囲又は均等物と共に参照して決定すべきである。さらに、1つ又は複数の実施例の任意の1つ又は複数の特徴は、本発明の範囲から逸脱することなしに、任意の他の実施例の1つ又は複数の特徴と組み合わせることができる。たとえば、図10及び図11における実施例内の特徴は、本発明の範囲から逸脱することなしに、任意の他の図における任意の他の実施例の特徴と組み合わせることができる。top上、上部bottom底、底部upper上部lower下部など位置に対する参照があればそれは、図を参照させるものであり、便宜上使用されている。それらは絶対的な位置を指すものではない。たとえば、図1は、半導体ダイパッケージのbottom底面を示すが、半導体ダイパッケージは、横向き、逆さま、又は表を上にして載置することができ、依然として特許請求の範囲内にあることを理解されたい。aan又はtheの記載は、異なるものと別段の表示がない限り、1つ又は複数を意味するものとする。上述の特許、特許出願、出版物、及び説明はすべて、参照によりそれらの全体を本明細書に組み込む。いずれも従来技術と認められない。