半導体基板上に半導体素子を形成する工程と、前記半導体基板に孔を形成する工程と、前記半導体素子の上方と前記孔の内壁および底を覆うように絶縁膜を形成する工程と、異方性エッチングにより、前記半導体素子の上方と前記孔の底の前記絶縁膜を除去する工程と、前記孔の底に金属拡散防止膜を形成する工程と、前記孔に導電膜を埋める工程とを有する半導体装置の製造方法。前記半導体基板に前記孔を形成する工程は、前記孔を、前記半導体素子下に形成されたウェルよりも深く形成する請求項1に記載の半導体装置の製造方法。前記金属拡散防止膜を形成する工程は、前記孔の底の前記半導体基板を酸化して、前記金属拡散防止膜を形成する請求項1または2に記載の半導体装置の製造方法。前記半導体基板の酸化に、オゾン溶液を用いる請求項3に記載の半導体装置の製造方法。前記半導体基板の酸化に、酸素を含むプラズマを用いる請求項3に記載の半導体装置の製造方法。前記孔を形成する前に、前記半導体素子とコンタクトする導電部材を形成する工程をさらに有する請求項1~5のいずれか1項に記載の半導体装置の製造方法。本発明の一目的は、基板を貫通する電極の形成に適用できる新規な半導体装置の製造方法を提供することである。本発明の一観点によれば、半導体基板上に半導体素子を形成する工程と、前記半導体基板に孔を形成する工程と、前記半導体素子の上方と前記孔の内壁および底を覆うように絶縁膜を形成する工程と、異方性エッチングにより、前記半導体素子の上方と前記孔の底の前記絶縁膜を除去する工程と、前記孔の底に金属拡散防止膜を形成する工程と、前記孔に導電膜を埋める工程とを有する半導体装置の製造方法が提供される。半導体素子上方の絶縁膜を、導電膜形成前に、異方性エッチングで除去することができる。本発明の実施例による半導体装置の製造方法について説明する。図1A~図1Vおよび図2A~図2Eは、実施例による半導体装置の製造方法の主要工程を示す概略断面図である。図1Aを参照する。半導体基板例えばシリコン基板1に、素子分離絶縁膜2を形成し、MOSトランジスタ3を形成する。MOSトランジスタ3のソース/ドレイン領域上およびゲート電極上をシリサイド化して、シリサイド層3siを形成するなお、図示の煩雑さを避けるため、図1B以降はシリサイド層3siを省略する。図1Bを参照する。トランジスタ3を覆って基板1上に、SiN窒化シリコンを化学気相堆積CVDで厚さ30nm~100nm程度堆積して、エッチングストッパ膜4を形成する。図1Cを参照する。エッチングストッパ膜4上に、SiO酸化シリコンをCVDで厚さ600nm~800nm程度堆積して、層間絶縁膜5を形成する。図1Dを参照する。化学機械研磨CMPにより層間絶縁膜5の上面を平坦化する。図1Eを参照する。層間絶縁膜5上に、コンタクトホール形状の開口を有するレジストパターンRP1を形成する。コンタクトホールの径は、例えば0.1μm程度である。図1Fを参照する。レジストパターンRP1をマスクとし、層間絶縁膜5およびエッチングストッパ膜4をエッチングして、MOSトランジスタ3のソース/ドレイン領域を露出するコンタクトホール6を形成する。エッチングストッパ膜4は、層間絶縁膜5のエッチング時のエッチングストッパとして用いることができる。その後、レジストパターンRP1をアッシングで除去する。図1Gを参照する。コンタクトホール6の内面を覆って層間絶縁膜5上に、密着層7aとして、TiあるいはTi/TiNの積層膜をスパッタリングにより厚さ10nm~30nm堆積する。密着層7a上に、W膜7bをCVDにより厚さ200nm~300nm堆積して、コンタクトホール6を埋め込む。図1Hを参照する。層間絶縁膜5上の余分なW膜7bおよび密着層7aをCMPで除去して、コンタクトホール6内にコンタクトプラグ7を形成する。図1Iを参照する。コンタクトプラグ7を覆って層間絶縁膜5上に、SiN、SiC、SiCN、あるいはSiCOをCVDで厚さ30nm~70nm程度堆積して、カバー膜8を形成する。レジストの濡れ性を良くするため、カバー膜8上に、SiO膜9をCVDで厚さ10nm~50nm程度形成する。図1Jを参照する。SiO膜9上に、TSV形状の開口を有するレジストパターンRP2を形成する。TSVの径は、1μm~20μm程度、例えば10μm程度である。図1Kを参照する。レジストパターンRP2をマスクとし、SiO膜9、カバー膜8、層間絶縁膜5、エッチングストッパ膜4、および基板1をエッチングして、孔10を形成する。絶縁膜SiO膜9、カバー膜8、層間絶縁膜5、およびエッチングストッパ膜4のエッチングには、例えばC4F6、O2およびArの混合ガスが用いられ、シリコン基板1のエッチングには、例えばSF6が用いられる。孔10の深さは、50μm~400μm程度である。孔10のアスペクト比は例えば10~20であり、例えば、径10μmでアスペクト比10として、孔10の深さは100μmである。基板1の厚さは、例えば750μmである。図1Lを参照する。レジストパターンRP2をアッシングにより除去する。図1Mを参照する。孔10の内面を覆ってSiO膜9上に、SiOをCVDで例えば厚さ100nm~2μm堆積して、ライナー膜11を形成する。孔10の側壁上のライナー膜11の厚さは、例えば10nm~200nmである。孔10の側壁上のライナー膜11は、後の工程で孔10内に形成されるTSV13と半導体基板1との間を絶縁するとともに、TSV13を形成する金属材料の半導体基板1中への拡散を抑制する。ライナー膜11が孔10の側壁上に所望の厚さ形成される程度に、SiO膜9上面上のライナー膜11は厚く形成されている。なお、ライナー膜11の材料として、SiOの他、SiON、SiN、SiOC、SiCN等他の絶縁材料を用いることもできる。図1Nを参照する。ライナー膜11を、異方性エッチングにより、全面でエッチバックする。エッチバックには、例えば、C4F6、O2およびArの混合ガスが用いられる。SiO膜9の上面部分および孔10の底面部分のライナー膜11が除去され、エッチングの異方性により、孔10の側壁部分のライナー膜11が残る。なお、このエッチングでSiO膜9を除去してもよい。図1Oを参照する。例えば、オゾン水溶液2ppm~20ppmによるウェット処理を10分~30分施して、シリコン基板1を孔10の底面で酸化することにより、孔10の底に例えば厚さ1nm程度のSiO膜を成長させて、金属拡散防止膜12を形成する。金属拡散防止膜12は、TSV13を形成する金属材料の半導体基板1中への拡散を抑制する。なお、ウェット処理に替えて、例えばO2プラズマ処理により孔10の底面を酸化してもよい。O2プラズマ処理条件は、例えば、RFパワー600W~2000Wで処理時間10分~30分である。図1Pを参照する。孔10の内面を覆ってSiO膜9上にSiO膜9が除去されている場合はカバー膜8上に、Ti、Ta、TaN等をスパッタリングで厚さ50nm~300nm堆積して、バリアメタル膜13aを形成する。バリアメタル膜13a上に、Cuをスパッタリングで厚さ100nm~1μm堆積して、シード膜を形成する。シード膜上に、電解メッキによりCu膜13bを堆積して、孔10を埋め込む。なお、無電解メッキを用いる場合には、Cuシード膜を省略してもよい。図1Qを参照する。余分なCu膜13bおよびバリアメタル膜13aと、残っていればSiO膜9と、カバー膜8の表層をCMPで除去して、孔10内にTSV13を形成する。図1Rを参照する。TSV13を覆ってカバー膜8上に、SiN、SiC、SiCN、あるいはSiCOをCVDで厚さ10nm~50nm程度堆積して、カバー膜14を形成する。カバー膜14上に、SiOCをCVDで厚さ100nm~250nm堆積して、第1配線層の層間絶縁膜15を形成する。層間絶縁膜15上に、SiOをCVDで厚さ20nm~100nm程度堆積して、ハードマスク膜16を形成する。図1Sを参照する。ハードマスク膜16上に、第1配線層形状の開口を有するレジストパターンRP3を形成する。図1Tを参照する。レジストパターンRP3をマスクとして、ハードマスク膜16、層間絶縁膜15、カバー膜14、およびカバー膜8をエッチングし、コンタクトプラグ7やTSV13を露出する配線溝17を形成する。その後、レジストパターンRP3をアッシングで除去する。図1Uを参照する。配線溝17の内面を覆ってハードマスク膜16上に、Ti、Ta、TaN等をスパッタリングで厚さ5nm~30nm堆積して、バリアメタル膜18aを形成する。バリアメタル膜18a上に、Cuをスパッタリングで厚さ20nm~80nm堆積して、シード膜を形成する。シード膜上に、電解メッキによりCu膜18bを堆積して、配線溝17を埋め込む。図1Vを参照する。余分なCu膜18bおよびバリアメタル膜18aと、ハードマスク膜16と、層間絶縁膜15の表層をCMPで除去して、配線溝17内に第1配線層18を形成する。なお、ハードマスクとして用いたSiO膜16は、構造によっては残してもよい。図2Aを参照する。その後、何層かの配線形成工程を行なって、多層配線構造を形成する。Cuを用いた多層配線層21上に、Wによる導電プラグ22が形成され、導電プラグ22上に、Alによる配線層23が形成されている。導電プラグ22と配線層23を埋め込むカバー膜24に、配線層23を露出するパッド窓25が形成されている。図2A~図2Eには、トランジスタ3の形成されたウェルWLを示す。TSV13は、ウェルWLよりも深く形成されている。図2Bを参照する。パッド窓25上に、バリアメタル膜26を介して、バンプ27が形成される。図2Cを参照する。ウエハ上面上にバンプ27上方に、接着剤28によりサポート基板29を接着する。接着剤28として、例えばエポキシ系接着剤が用いられる。サポート基板29として、例えばガラス基板が用いられる。サポート基板29を接着した状態で、基板1を裏面側から研磨する。図2Dを参照する。TSV13が露出する手前で基板1の研磨を終了し、サポート基板29および接着剤28を剥がす。図2Eを参照する。シリコン基板1の裏面を全面でエッチバックして、TSV13の端部を露出させる。シリコン基板1のエッチバックには、例えば、エッチングガスとしてSF4あるいはCCl4あるいはCl2が用いられ、あるいは、ウェットエッチングの薬液としてフッ硝酸が用いられる。さらに、TSV13の端面に形成された金属拡散防止膜12と、TSV13の端部側面に形成されたライナー膜11を、エッチングで除去する。このエッチングには、例えば、エッチングガスとしてCxFyやCxHyFzにO2やArを添加した混合ガスが用いられ、あるいは、ウェットエッチングの薬液としてフッ酸が用いられる。さらに、TSV13の端面に形成されたバリアメタル膜13aをエッチングで除去する。このエッチングには、例えば、エッチングガスとしてCCl4あるいはCl2あるいはBCl3あるいはCxFyあるいはCxHyFzが用いられ、あるいは、ウェットエッチングの薬液として硫酸や硫酸過水が用いられる。以上のようにして、基板1を貫通する電極であるTSV13が形成されて、実施例による半導体装置が形成される。次に、比較例による半導体装置の製造方法について説明する。図3Aおよび図3Bは、比較例による半導体装置の製造方法の主要工程を示す概略断面図である。比較例による半導体装置の製造方法は、実施例の製造方法と、図1Mに示したライナー膜11形成工程まで同様である。図3Aを参照する。ライナー膜11の形成後、比較例では、ライナー膜11上にバリアメタル膜13aを形成し、バリアメタル膜13a上にCu膜13bを堆積して孔10を埋め込む。図3Bを参照する。余分なCu膜13bおよびバリアメタル膜13aと、ライナー膜11の上面部分と、SiO膜9と、カバー膜8の表層をCMPで除去して、孔10内にTSV13を形成する。なお比較例では、孔10底部のライナー膜11が残ったままTSV13が形成される。その後は、実施例の図1R以後と同様の工程により、比較例の半導体装置が形成される。比較例では、SiO膜9上面上のライナー膜11が、TSV13形成時のCMP工程で除去される。図1Mを参照して説明したように、SiO膜9上面上のライナー膜11は厚いため、CMPによる除去は長時間を要する。また、これに伴い、CMPの面内ばらつきも大きくなりやすい。実施例では、ライナー膜11の上面部分を異方性エッチングで除去した後にTSV13が形成されるので、ライナー膜11の上面部分をCMPで除去する必要がなくなる。これにより、工程に要する時間の短縮や面内分布改善等が図られる。実施例では、ライナー膜11の上面部分を異方性エッチングで除去する際、孔10の底の部分のライナー膜11も除去される。このため、図1Oを参照して説明したように、孔10の底に改めて金属拡散防止膜12が形成される。上記実施例では、シリコン基板1の酸化で金属拡散防止膜12を形成することにより、孔10の底に選択的に金属拡散防止膜12を形成することができる。なお、上記実施例ではコンタクトプラグの形成後にTSVを形成したが、層間絶縁膜5の形成後、TSVを形成してからコンタクトプラグを形成するようにしてもよい。なお、上記実施例では半導体基板としてSi基板を用いたが、基板はSi基板に限定されない。例えば、SiC基板を用いることもできる。SiC基板を用いる場合も、Si基板の場合と同様な工程を採用することができる。なお、SiCのエッチングガスとしては、例えば、CxFyあるいはCxHyFzを用いることができる。基板貫通電極を形成する孔の底における金属拡散防止膜は、Si基板の場合と同様に、SiC基板の酸化で形成することができる。なお、上記実施例では基板貫通電極の材料としてCuを用いたが、基板貫通電極材料はCuに限定されない。例えば、細い径例えば3μm以下の基板貫通電極を、密着層としてTi等を介在させてWによって形成することもできるであろう。以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。以上説明した実施例を含む実施形態に関し、さらに以下の付記を開示する。付記1半導体基板上に半導体素子を形成する工程と、前記半導体基板に孔を形成する工程と、前記半導体素子の上方と前記孔の内壁および底を覆うように絶縁膜を形成する工程と、異方性エッチングにより、前記半導体素子の上方と前記孔の底の前記絶縁膜を除去する工程と、前記孔の底に金属拡散防止膜を形成する工程と、前記孔に導電膜を埋める工程とを有する半導体装置の製造方法。付記2前記半導体基板に前記孔を形成する工程は、前記孔を、前記半導体素子下に形成されたウェルよりも深く形成する付記1に記載の半導体装置の製造方法。付記3前記金属拡散防止膜を形成する工程は、前記孔の底の前記半導体基板を酸化して、前記金属拡散防止膜を形成する付記1または2に記載の半導体装置の製造方法。付記4前記半導体基板の酸化に、オゾン溶液を用いる付記3に記載の半導体装置の製造方法。付記5前記半導体基板の酸化に、酸素を含むプラズマを用いる付記3に記載の半導体装置の製造方法。付記6前記孔を形成する前に、前記半導体素子とコンタクトする導電部材を形成する工程をさらに有する付記1~5のいずれか1つに記載の半導体装置の製造方法。付記7前記半導体基板を裏面側から削り、前記金属拡散防止膜を除去して、前記導電膜を露出させる工程をさらに有する付記1~6のいずれか1つに記載の半導体装置の製造方法。付記8前記半導体素子を覆って前記半導体基板上に他の絶縁膜を形成する工程をさらに有し、前記半導体基板に孔を形成する工程は、前記他の絶縁膜と前記半導体基板とをエッチングして前記孔を形成し、前記絶縁膜を形成する工程は、前記他の絶縁膜の上面と前記孔の内壁および底を覆うように前記絶縁膜を形成し、前記絶縁膜を除去する工程は、前記他の絶縁膜の上面上の前記絶縁膜を除去する付記1~7のいずれか1つに記載の半導体装置の製造方法。付記9前記孔に前記導電膜を埋める工程は、前記孔を埋め込んで前記他の絶縁膜上に前記導電膜を形成し、前記他の絶縁膜の上面上の前記導電膜を研磨除去する工程をさらに有する付記8に記載の半導体装置の製造方法。