同一導電型のトランジスタで構成された単位回路を多段接続した構成を有し、複数のクロック信号に基づいて動作するシフトレジスタであって、上記単位回路は、一方の導通端子に第1クロック信号が与えられ、他方の導通端子が出力端子に接続された第1出力制御トランジスタと、アクティブな全オン制御信号が上記単位回路に与えられると、上記出力端子にオン電圧の出力信号を出力する一方、非アクティブな全オン制御信号が上記単位回路に与えられると、上記オン電圧の出力信号の出力を停止する全オン出力信号生成回路と、非アクティブな全オン制御信号が上記単位回路に与えられると、入力信号に基づいて上記第1出力制御トランジスタの制御端子にオン電圧を与えるプリチャージ回路と、アクティブな全オン制御信号が上記単位回路に与えられると、上記第1出力制御トランジスタの制御端子にオフ電圧を与えるディスチャージ回路とを備えることを特徴とするシフトレジスタ。上記プリチャージ回路は、制御端子に入力信号が与えられ、一方の導通端子にオン電圧が与えられ、他方の導通端子が上記第1出力制御トランジスタの制御端子に接続されたプリチャージトランジスタを含むことを特徴とする請求項1に記載のシフトレジスタ。上記プリチャージ回路は、制御端子に非アクティブな全オン制御信号が与えられ、一方の導通端子にオン電圧が与えられる第1プリチャージトランジスタと、制御端子に入力信号が与えられ、一方の導通端子が上記第1プリチャージトランジスタの他方の導通端子に接続され、他方の導通端子が上記第1出力制御トランジスタの制御端子に接続された第2プリチャージトランジスタと、を含むことを特徴とする請求項1に記載のシフトレジスタ。制御端子に上記第1クロック信号とは位相が異なる第2クロック信号が与えられ、一方の導通端子にオン電圧が与えられる第1リセットトランジスタを含み、上記ディスチャージ回路は、制御端子が上記第1リセットトランジスタの他方の導通端子に接続され、一方の導通端子が上記第1出力制御トランジスタの制御端子に接続され、他方の導通端子にオフ電圧が与えられるディスチャージトランジスタを含むことを特徴とする請求項1に記載のシフトレジスタ。制御端子にアクティブな全オン制御信号が与えられ、一方の導通端子にオン電圧が与えられる第2リセットトランジスタを含み、上記ディスチャージ回路は、制御端子が上記第2リセットトランジスタの他方の導通端子に接続され、一方の導通端子が上記第1出力制御トランジスタの制御端子に接続され、他方の導通端子にオフ電圧が与えられるディスチャージトランジスタを含むことを特徴とする請求項1に記載のシフトレジスタ。制御端子に後段の単位回路からの出力信号が与えられ、一方の導通端子にオン電圧が与えられる第3リセットトランジスタを含み、上記ディスチャージ回路は、制御端子が上記第3リセットトランジスタの他方の導通端子に接続され、一方の導通端子が上記第1出力制御トランジスタの制御端子に接続され、他方の導通端子にオフ電圧が与えられる第1ディスチャージトランジスタを含むことを特徴とする請求項1に記載のシフトレジスタ。一方の導通端子が上記出力端子に接続され、他方の導通端子にオフ電圧が与えられる第2出力制御トランジスタと、上記ディスチャージ回路及び上記第2出力制御トランジスタにそれぞれ、オン電圧またはオフ電圧を与えるリセット信号生成回路とを含み、上記リセット信号生成回路は、上記単位回路に与えられる全オン制御信号がアクティブの場合、上記第1クロック信号とは位相が異なる第2クロック信号に基づいて、上記ディスチャージ回路にオン電圧を与えるとともに、上記入力信号がオン電圧である間、上記第2出力制御トランジスタの制御端子にオフ電圧を与え、上記単位回路に与えられる全オン制御信号が非アクティブの場合、上記入力信号がオフ電圧である間、上記第2クロック信号に基づいて、上記ディスチャージ回路及び上記第2出力制御トランジスタの制御端子にオン電圧を与えることを特徴とする請求項1に記載のシフトレジスタ。上記リセット信号生成回路は、さらに、上記単位回路に与えられる全オン制御信号が非アクティブの場合、上記入力信号がオン電圧である間、上記ディスチャージ回路及び上記第2出力制御トランジスタの制御端子にオフ電圧を与えることを特徴とする請求項7に記載のシフトレジスタ。上記ディスチャージ回路は、一方の導通端子が上記第1出力制御トランジスタの制御端子に接続され、他方の導通端子にオフ電圧が与えられるディスチャージトランジスタを含み、上記リセット信号生成回路は、制御端子に上記第2クロック信号が与えられ、一方の導通端子にオン電圧が与えられる第1リセットトランジスタと、制御端子に非アクティブな全オン制御信号が与えられ、一方の導通端子が、上記第1リセットトランジスタの他方の導通端子及び上記ディスチャージトランジスタの制御端子にそれぞれ接続され、他方の導通端子が上記第2出力制御トランジスタに接続されるリセット分離トランジスタと、制御端子に上記入力信号が与えられ、一方の導通端子が、上記リセット分離トランジスタの他方の導通端子及び上記第2出力制御トランジスタの制御端子にそれぞれ接続され、他方の導通端子にオフ電圧が与えられる第2リセットトランジスタと、を含むことを特徴とする請求項7に記載のシフトレジスタ。上記ディスチャージ回路は、一方の導通端子が上記第1出力制御トランジスタの制御端子に接続され、他方の導通端子にオフ電圧が与えられるディスチャージトランジスタを含み、上記リセット信号生成回路は、制御端子に上記第2クロック信号が与えられ、一方の導通端子にオン電圧が与えられる第1リセットトランジスタと、一方の端子が上記第1リセットトランジスタの他方の導通端子に接続され、他方の導通端子が上記ディスチャージトランジスタの制御端子に接続される抵抗素子と、制御端子に非アクティブな全オン制御信号が与えられ、一方の導通端子が、上記抵抗素子の他方の導通端子及び上記ディスチャージトランジスタの制御端子にそれぞれ接続され、他方の導通端子が上記第2出力制御トランジスタに接続されるリセット分離トランジスタと、制御端子に上記入力信号が与えられ、一方の導通端子が、上記リセット分離トランジスタの他方の導通端子及び上記第2出力制御トランジスタの制御端子にそれぞれ接続され、他方の導通端子にオフ電圧が与えられる第2リセットトランジスタと、を含むことを特徴とする請求項7に記載のシフトレジスタ。上記単位回路に与えられる全オン制御信号がアクティブの場合、上記入力信号がオン電圧である間、上記ディスチャージ回路にオフ電圧を与え、上記単位回路に与えられる全オン制御信号が非アクティブの場合、上記入力信号がオフ電圧である間、上記第1クロック信号とは位相が異なる第2クロック信号に基づいて、上記ディスチャージ回路にオン電圧を与えるリセット信号生成回路を含むことを特徴とする請求項1に記載のシフトレジスタ。一方の導通端子が上記出力端子に接続され、他方の導通端子にオフ電圧が与えられる第2出力制御トランジスタと、上記ディスチャージ回路及び上記第2出力制御トランジスタにそれぞれ、オン電圧またはオフ電圧を与えるリセット信号生成回路とを含み、上記リセット信号生成回路は、上記単位回路に与えられる全オン制御信号がアクティブの場合、上記入力信号がオン電圧である間、上記ディスチャージ回路及び上記第2出力制御トランジスタの制御端子にオフ電圧を与え、上記単位回路に与えられる全オン制御信号が非アクティブの場合、上記入力信号がオフ電圧である間、上記第1クロック信号とは位相が異なる第2クロック信号に基づいて、上記ディスチャージ回路及び上記第2出力制御トランジスタの制御端子にオン電圧を与えることを特徴とする請求項1に記載のシフトレジスタ。上記リセット信号生成回路は、さらに、上記単位回路に与えられる全オン制御信号が非アクティブの場合、上記入力信号がオン電圧である間、上記ディスチャージ回路及び上記第2出力制御トランジスタの制御端子にオフ電圧を与えることを特徴とする請求項12に記載のシフトレジスタ。上記単位回路は、さらに、制御端子にアクティブな全オン制御信号が与えられ、一方の導通端子が上記第2出力制御トランジスタの制御端子に接続され、他方の導通端子にオフ電圧が与えられる出力リセットトランジスタを含むことを特徴とする請求項7に記載のシフトレジスタ。上記単位回路は、さらに、制御端子にアクティブな全オン制御信号が与えられ、一方の導通端子が上記第1出力制御トランジスタの制御端子に接続され、他方の導通端子にオフ電圧が与えられる第2ディスチャージトランジスタを含むことを特徴とする請求項1に記載のシフトレジスタ。上記第1出力制御トランジスタの上記制御端子と、上記第1出力制御トランジスタの上記他方の導通端子との間に容量が形成されていることを特徴とする請求項1に記載のシフトレジスタ。データ信号線及び走査信号線を備えた表示パネルを備えた表示装置であって、請求項1~16の何れか1項に記載のシフトレジスタを含み、上記走査信号線を順次選択する走査信号線駆動回路と、上記データ信号線に映像信号を供給するデータ信号線駆動回路と、上記走査信号線駆動回路及び上記データ信号線駆動回路に電源電圧を供給する電源回路とを備え、上記電源回路をオンまたはオフしたとき、アクティブな全オン制御信号を上記走査信号線駆動回路に与えて、全ての走査信号線をアクティブにすることを特徴とする表示装置。上記データ信号線駆動回路は、請求項1~16の何れか1項に記載のシフトレジスタを含み、上記電源回路をオンまたはオフしたとき、上記アクティブな全オン制御信号を上記データ信号線駆動回路に与えて、全てのデータ信号線に同一の電圧を与えることを特徴とする請求項17に記載の表示装置。しかしながら、上記シフトレジスタ110では、節点N101の電位が、全オン動作時にVDDになり、全オン動作後、通常動作に復帰する際にも、VDDがチャージされたままであるため、トランジスタT102がオン状態になる場合がある。この場合に、クロック信号CKがハイレベルになると、通常動作復帰時にハイレベルの出力信号が出力され、誤動作を引き起こすおそれがある。よって、このような誤動作を防止するためには、全オン動作後通常動作復帰時に、節点N101の電位をVSSに固定するなど、初期化動作を別途行わなければならず、回路構成が複雑になる。本発明は、上記の問題点に鑑みてなされたものであり、その目的は、簡易な構成により全オン動作後の誤動作を防止することができるシフトレジスタ及びそれを備えた表示装置を提供することにある。本発明のシフトレジスタは、上記課題を解決するために、同一導電型のトランジスタで構成された単位回路を多段接続した構成を有し、複数のクロック信号に基づいて動作するシフトレジスタであって、上記単位回路は、一方の導通端子に第1クロック信号が与えられ、他方の導通端子が出力端子に接続された第1出力制御トランジスタと、アクティブな全オン制御信号が上記単位回路に与えられると、上記出力端子にオン電圧の出力信号を出力する一方、非アクティブな全オン制御信号が上記単位回路に与えられると、上記オン電圧の出力信号の出力を停止する全オン出力信号生成回路と、非アクティブな全オン制御信号が上記単位回路に与えられると、入力信号に基づいて上記第1出力制御トランジスタの上記制御端子にオン電圧を与えるプリチャージ回路と、アクティブな全オン制御信号が上記単位回路に与えられると、上記第1出力制御トランジスタの制御端子にオフ電圧を与えるディスチャージ回路とを備えることを特徴とする。上記の構成によれば、アクティブな全オン制御信号が上記単位回路に与えられると全オン動作、上記第1出力制御トランジスタの制御端子にオフ電圧が与えられる。よって、全オン動作後、通常動作に復帰する際、すなわち、全オン制御信号が非アクティブで入力信号がローレベルのときに、上記プリチャージ回路と上記第1出力制御トランジスタとの接続点節点N1の電位はVSSになるため、上記第1出力制御トランジスタがオン状態になることはない。そのため、全オン動作後、通常動作に復帰するときに、従来のようにトランジスタT2図36のトランジスタ102がオン状態になって、ハイレベルのクロック信号CKが出力されるおそれはない。よって、シフトレジスタの誤動作を防止することができる。また、上記単位回路は、従来の単位回路図36参照と比較して回路構成が複雑化することもない。本発明の表示装置は、上記課題を解決するために、データ信号線及び走査信号線を備えた表示パネルを備えた表示装置であって、上記の何れかに記載のシフトレジスタを含み、上記走査信号線を順次選択する走査信号線駆動回路と、上記データ信号線に映像信号を供給するデータ信号線駆動回路と、上記走査信号線駆動回路及び上記データ信号線駆動回路に電源電圧を供給する電源回路とを備え、上記電源回路をオンまたはオフしたとき、アクティブな全オン制御信号を上記走査信号線駆動回路に与えて、全ての走査信号線をアクティブにすることを特徴とする。本発明の表示装置は、データ信号線及び走査信号線を備えた表示パネルを備えた表示装置であって、上記の何れかに記載のシフトレジスタを含み、上記走査信号線を順次選択する走査信号線駆動回路と、上記データ信号線に映像信号を供給するデータ信号線駆動回路と、上記走査信号線駆動回路及び上記データ信号線駆動回路に電源電圧を供給する電源回路とを備え、上記電源回路をオンまたはオフしたとき、アクティブな全オン制御信号を上記走査信号線駆動回路に与えて、全ての走査信号線をアクティブにすることを特徴とする。本発明のシフトレジスタは、以上のように、上記単位回路は、非アクティブな全オン制御信号が上記単位回路に与えられると、入力信号に基づいて上記第1出力制御トランジスタの制御端子にオン電圧を与えるプリチャージ回路と、アクティブな全オン制御信号が上記単位回路に与えられると、上記第1出力制御トランジスタの制御端子にオフ電圧を与えるディスチャージ回路とを備える構成である。よって、簡易な構成により全オン動作後の誤動作を防止することができるシフトレジスタ及びそれを備えた表示装置を提供することができる。実施の形態1本発明に係る実施の形態1について、以下に説明する。図1は、実施の形態1に係るシフトレジスタの構成を示すブロック図である。図1に示すシフトレジスタ10は、n個nは2以上の整数の単位回路11を多段接続して構成されている。単位回路11は、クロック端子CK、CKB、入力端子IN、全オン制御端子AON、AONB、及び出力端子OUTを有している。以下、各端子経由で入出力される信号を当該端子と同じ名称で呼ぶ例えば、クロック端子CK経由で入力される信号をクロック信号CKという。シフトレジスタ10には、外部からスタートパルスSTと2相のクロック信号CKCK1、CKBCK2、及び全オン制御信号AON、AONBAONの否定が供給される。スタートパルスSTは、1段目の単位回路11の入力端子INに与えられる。クロック信号CK1第1クロック信号は、奇数段目の単位回路11のクロック端子CKと、偶数段目偶数にはゼロも含まれる、以下同じの単位回路11のクロック端子CKBに与えられる。クロック信号CK2第2クロック信号は、奇数段目の単位回路11のクロック端子CKBと、偶数段目の単位回路11のクロック端子CKに与えられる。全オン制御信号AON、AONBは、単位回路11の全オン制御端子AON、AONBにそれぞれ与えられる。単位回路11の出力信号OUTは、出力信号SROUT1~SROUTnとして外部に出力されるとともに、後段の単位回路11の入力端子INに与えられる。なお、各単位回路11に与えられるクロック信号は、2相に限定されるものではなく、3相以上であってもよい。例えば、4相クロック信号CK1、CK2、CK3、CK4が設けられ、クロック信号CK1とCK3とが同位相に、クロック信号CK2とCK4とが同位相に設定されている構成としてもよい。この構成では、例えば、クロック信号CK1が、1段目の単位回路11のクロック端子CKと、2段目の単位回路11のクロック端子CKBに与えられ、クロック信号CK2が、1段目の単位回路11のクロック端子CKBと、2段目の単位回路11のクロック端子CKに与えられ、クロック信号CK3が、3段目の単位回路11のクロック端子CKと、4段目の単位回路11のクロック端子CKBに与えられ、クロック信号CK4が、3段目の単位回路11のクロック端子CKBと、4段目の単位回路11のクロック端子CKに与えられ、以降の単位回路11には上記の順にクロック信号CK1、CK2、CK3、CK4が与えられる構成とすることができる。図2は、シフトレジスタ10に含まれる単位回路11の回路図である。図2に示すように、単位回路11は同一導電型のトランジスタで構成され、9個のNチャネル型トランジスタT1~T9と、2個の容量C1、C2と、1個の抵抗R1抵抗素子とを含んでいる。トランジスタT1はプリチャージ回路またはプリチャージトランジスタ第2プリチャージトランジスタ、トランジスタT2は出力制御トランジスタ第1出力制御トランジスタ、トランジスタT3は出力制御トランジスタ第2出力制御トランジスタ、トランジスタT4はディスチャージ回路またはディスチャージトランジスタ第1ディスチャージトランジスタ、トランジスタT5はリセットトランジスタ第1リセットトランジスタ、トランジスタT6はリセット分離トランジスタ、トランジスタT7はリセットトランジスタ第2リセットトランジスタ、トランジスタT8はプリチャージトランジスタ第1プリチャージトランジスタ、トランジスタT9は全オン出力信号生成回路、プリチャージトランジスタT5~T7はリセット信号生成回路として機能する。以下、ゲート端子制御端子に与えたときにトランジスタをオン状態にする電圧信号のレベルをオン電圧オンレベルといい、ゲート端子に与えたときにトランジスタをオフ状態にする電圧信号のレベルをオフ電圧オフレベルという。Nチャネル型トランジスタでは、ハイ電圧がオン電圧ハイレベルがオンレベル、ロー電圧がオフ電圧ローレベルがオフレベルになり、Pチャネル型トランジスタではその逆になる。トランジスタT1のドレイン端子一方の導通端子は、トランジスタT8のソース端子に接続され、ゲート端子制御端子は、入力端子INに接続される。また、トランジスタT1のソース端子他方の導通端子は、トランジスタT2のゲート端子と、トランジスタT4のドレイン端子とに接続される。以下、この接続点を節点N1という。トランジスタT2のドレイン端子は、クロック端子CKに接続され、ソース端子は、出力端子OUTと、トランジスタT3のドレイン端子とに接続される。トランジスタT3、T4のソース端子は接地される。トランジスタT5のドレイン端子には電源電圧VDDが与えられ、トランジスタT5のソース端子は、抵抗R1の一端に接続される。トランジスタT6のドレイン端子は、抵抗R1の他端に接続され、ソース端子は、トランジスタT7のドレイン端子に接続され、ゲート端子は、全オン制御端子AONBに接続される。抵抗R1とトランジスタT6との接続点は、トランジスタT4のゲート端子にも接続される。以下、この接続点を節点N3という。トランジスタT7のゲート端子は、入力端子INに接続され、ソース端子は接地される。トランジスタT6、T7の接続点は、トランジスタT3のゲート端子にも接続される。以下、この接続点を節点N2という。トランジスタT8のドレイン端子には電源電圧VDDが与えられ、トランジスタT8のソース端子は、トランジスタT1のドレイン端子に接続され、ゲート端子は、全オン制御端子AONBに接続される。トランジスタT9のドレイン端子には電源電圧VDDが与えられ、トランジスタT9のソース端子は、出力端子OUTに接続され、ゲート端子は、全オン制御端子AONに接続される。容量C1、C2は容量素子で構成される。容量C1はトランジスタT2のゲート端子とソース端子との間に設けられ、容量C2は、節点N2と接地との間に設けられる。容量C1はブートストラップ容量として機能し、容量C2は電荷を保持するための容量として機能する。なお、容量C1、C2は、容量素子ではなく、配線容量やトランジスタの寄生容量を用いて構成してもよい。これにより、容量素子を設けない分だけ回路構成を簡素化することができる。上記構成の単位回路11を含むシフトレジスタ10は、ハイレベルの出力信号OUTを1つずつ順に出力する通常動作の他に、全ての出力端子OUTにハイレベルの出力信号OUTを同時に出力する全オン動作を行う。以下、クロック信号CK1、CK2を含め、シフトレジスタ10の内部の信号と入出力信号の電位は、特に断わらない限り、ハイレベルのときにはVDD、ローレベルのときにはVSSであるとする。通常動作次に、通常動作について図3を用いて説明する。図3は、シフトレジスタ10の通常動作時のタイミングチャートである。図3において、期間t0~期間tn1は、それぞれ前半と後半に分けられ、また通常動作の期間中、全オン制御信号AONはローレベル非アクティブ、全オン制御信号AONBはハイレベルである。スタートパルスSTは、期間t0の前半でハイレベルになり、クロック信号CK1は期間tododは奇数;以下、奇数期間というの前半でハイレベルになり、クロック信号CK2は期間tevevは偶数;以下、偶数期間というの前半でハイレベルになる。それ以外のときには、これら3つの信号はローレベルになる。このようにクロック信号CK1、CK2は、互いに位相が異なり、ハイレベル期間が重複しないように設定されている。図3に示すように、入力信号INとしてスタートパルスSTが与えられたとき、1段目の単位回路11以下、単位回路SR1というは、以下のように動作する。単位回路SR1では、入力信号INは期間t0の前半でハイレベルになり、クロック信号CKCK1は奇数期間の前半でハイレベルになり、クロック信号CKBCK2は偶数期間の前半でハイレベルになる。期間t0の前半では、スタートパルスSTがハイレベルになると、トランジスタT1がオン状態になるため、節点N1の電位はVDD-Vthただし、VthはトランジスタT1、T8の閾値電圧になり、トランジスタT2はオン状態になる。また、クロック信号CKBがハイレベルになると、トランジスタT5がオン状態になる。さらに、スタートパルスSTがハイレベルであるため、トランジスタT7がオン状態になり、全オン制御信号AONBが通常動作時ではハイレベルであるため、トランジスタT6がオン状態になる。ここで、抵抗R1が高抵抗である場合、節点N2、節点N3の電位がともにVSSになり、トランジスタT3、T4はともにオフ状態になる。このとき、クロック信号CKはローレベルであり、また全オン制御信号AONは通常動作時ではローレベル非アクティブでありトランジスタT9がオフ状態であるため、出力信号OUTはローレベルになる。なお、容量C1には、トランジスタT2のゲートーソース間の電位差VDD-Vthに応じた電荷が蓄積される。期間t0の後半では、スタートパルスSTとクロック信号CKBがローレベルになるため、トランジスタT1、T5、T7はオフ状態になる。トランジスタT1がオフ状態になると、節点N1はフローティング状態になるが、節点N1の電位は、容量C1によってVDD-Vthに保持される。期間t1の前半では、クロック信号CKがハイレベルになる。このとき、トランジスタT2はオン状態であるため、出力信号OUTはハイレベルになる。また、節点N1はフローティング状態であり、節点N1とトランジスタT2のソース端子とは、電位差VDD-Vthを保持した容量C1を介して接続されている。トランジスタT2のソース端子の電位がVSSからVDDに変化すると、節点N1の電位は同じ量だけ変化して電源電圧VDDよりも高くなるブートストラップ効果。そのため、最大電圧がVDDであるクロック信号CKは、トランジスタT2を電圧降下なく通過し、出力端子OUTからはクロック信号CKがそのままの電圧レベルで出力される。期間t1の後半では、クロック信号CKがローレベルになる。このとき、トランジスタT2はオン状態であるため、出力信号OUTはローレベルになり、節点N1の電位は、VDD-Vthに戻る。期間t2の前半では、クロック信号CKBがハイレベルになるため、トランジスタT5がオン状態になり、節点N2、節点N3の電位が上昇する。その結果、トランジスタT3、T4がオン状態になるため、節点N1及び出力端子OUTの電位はVSSになる。なお、このとき、節点N2の電位はVDD-Vthになり、容量C2には電源電圧VDDに応じた電荷が蓄積される。これ以降、単位回路SR1は、以下のように動作する。奇数期間の前半では、クロック信号CKはハイレベル、クロック信号CKBはローレベルになるため、トランジスタT5がオフ状態になる。そのため、節点N2の電位は、容量C2によってVDD-Vthに保持される。一方、偶数期間の前半では、クロック信号CKはローレベル、クロック信号CKBはハイレベルになるため、トランジスタT5がオン状態になる。そのため、節点N2の電位はVDD-Vthになり、容量C2には電源電圧VDDに応じた電荷が蓄積される。この結果、図3に示すように、単位回路SR1内の節点N1の電位は、期間t0と、期間t1の後半ではVDD-Vthになり、期間t1の前半ではVDDよりも高いレベルになり、それ以外ではVSSになる。単位回路SR1内の節点N2の電位は、期間t0と期間t1とではVSSになり、期間t2以降ではVDD-Vthになる。また、単位回路SR1の出力信号OUTシフトレジスタ10の出力信号SROUT1は、期間t1の前半ではハイレベルになり、それ以外ではローレベルになる。同様に、i段目iは1以上n以下の整数の単位回路11の出力信号OUTiシフトレジスタ10の出力信号SROUTiは、期間tiの前半ではハイレベルになり、それ以外ではローレベルになる。このようなシフトレジスタ10は、2相のクロック信号CK1、CK2に基づき、出力信号SROUT1~SROUTnを1つずつ順にハイレベルにする。全オン動作次に、全オン動作について図4を用いて説明する。図4は、シフトレジスタ10の全オン動作時のタイミングチャートである。全オン動作の期間中、全オン制御信号AONはハイレベルアクティブ、全オン制御信号AONBはローレベルである。また、スタートパルスST、クロック信号CK、CKBはそれぞれハイレベルに設定される。スタートパルスSTがハイレベルであるため、トランジスタT7がオン状態になり、全オン制御信号AONBがローレベルであるため、トランジスタT6がオフ状態になる。これにより、節点N2の電位がVSSになるため、トランジスタT3がオフ状態になる。また、クロック信号CKBがハイレベルであるため、トランジスタT5がオン状態になり、節点N3の電位がVDD-Vthになるため、トランジスタT4がオン状態になる。また、全オン制御信号AONBがローレベルであるため、トランジスタT8がオフ状態になる。これにより、節点N1の電位はVSSになるため、トランジスタT2はオフ状態になる。このとき、全オン制御信号AONはハイレベルであるため、トランジスタT9がオン状態になり、出力端子OUTから、レベルがVDD-Vthただし、VthはトランジスタT9の閾値電圧の出力信号OUTが出力される。この出力信号OUTは、出力信号SROUT1として外部に出力されるとともに、後段の単位回路11の入力端子INに与えられ、後段の単位回路11では上記1段目と同様の動作を行う。このように、全オン動作時には、期間t0~tn1に渡って、全ての出力端子OUT1~OUTnから、ハイレベルVDD-Vthの出力信号OUTが出力される。本実施の形態1に係るシフトレジスタ10によれば、全オン動作時では、クロック信号CKBがハイレベルであり、全オン制御信号AONBがローレベルであるため、トランジスタT4、T5がオン状態、トランジスタT6がオフ状態になり、節点N1の電位がVSSに固定される。そのため、全オン動作後、通常動作に復帰するときに、従来のようにトランジスタT2がオン状態になってクロック信号CKが出力されるおそれはない。よって、シフトレジスタ10の誤動作を防止することができる。また、本実施の形態1に係る単位回路11は、図2に示すように、従来の単位回路図36参照と比較して回路構成が複雑化することもない。さらに、本実施の形態1に係るシフトレジスタ10の単位回路11には、トランジスタT8が設けられており、全オン動作時ではオフ状態になる。そのため、全オン動作時に、トランジスタT1、T4がオン状態になっても、トランジスタT1、T4に貫通電流が流れることはない。よって、シフトレジスタ10の動作を安定化させることができる。なお、図2の単位回路11において、トランジスタT8が設けられていない構成としてもよい。この場合には、トランジスタT1、T4に流れる貫通電流を抑えて誤動作を防止するため、すなわち節点N1の電位がVSSになるように、トランジスタT4の能力サイズを、トランジスタT1の能力サイズよりも大きくしておくことが好ましい。後述の各単位回路についても同様である。また、図2の単位回路11において、抵抗R1が設けられていない構成、あるいは、抵抗R1とトランジスタT5の接続関係が逆転した構成としてもよい。例えば、抵抗素子を設けず抵抗R1に相当する寄生抵抗を利用する構成や、抵抗素子を設けずトランジスタT5のサイズを調整する構成により、上記動作を実現することができる。後述の各単位回路についても同様である。次に、本発明に係るシフトレジスタの他の形態について説明する。なお、以下の説明では、主に、実施の形態1に係るシフトレジスタ10との相違点について説明するものとし、実施の形態1で説明した各構成要素と同一の機能を有する構成要素には同一の番号を付し、その説明を省略する。実施の形態2本発明に係る実施の形態2について、以下に説明する。実施の形態2に係るシフトレジスタ20の構成図示せずは、図1に示す実施の形態1に係るシフトレジスタ10と同一である。図5は、シフトレジスタ20に含まれる単位回路21の回路図である。図5に示す単位回路21は、実施の形態1に係るシフトレジスタ10に含まれる単位回路11図2参照に、トランジスタT10を追加したものである。トランジスタT10は、リセットトランジスタ第2リセットトランジスタとして機能する。図5に示すように、トランジスタT10のドレイン端子には電源電圧VDDが与えられ、トランジスタT10のソース端子は、節点N3に接続され、ゲート端子は、全オン制御端子AONに接続される。シフトレジスタ20の通常動作は、シフトレジスタ10の通常動作と同一であるため、以下では、全オン動作について説明する。全オン動作の期間中、全オン制御信号AONはハイレベルアクティブ、全オン制御信号AONBはローレベルである。また、スタートパルスSTは、ハイレベルに設定される。クロック信号CK、CKBのレベルは任意に設定することができる。そこで、まずクロック信号CK、CKBがハイレベルの場合を説明する。図6は、クロック信号CK、CKBがハイレベルの場合における、シフトレジスタ20の全オン動作時のタイミングチャートである。スタートパルスSTがハイレベルであるため、トランジスタT7がオン状態になり、全オン制御信号AONBがローレベルであるため、トランジスタT6がオフ状態になる。これにより、節点N2の電位がVSSになるため、トランジスタT3がオフ状態になる。また、全オン制御信号AONはハイレベルであるため、トランジスタT10がオン状態になり、節点N3の電位がVDD-Vthただし、VthはトランジスタT10の閾値電圧になる。これにより、トランジスタT4がオン状態になる。また、全オン制御信号AONBがローレベルであるため、トランジスタT8がオフ状態になる。これにより、節点N1の電位がVSSになるため、トランジスタT2はオフ状態になる。そして、トランジスタT9がオン状態になるため、出力端子OUTから、レベルがVDD-Vthただし、VthはトランジスタT9の閾値電圧の出力信号OUTが出力される。この出力信号OUTは、出力信号SROUT1として外部に出力されるとともに、後段の単位回路21の入力端子INに与えられ、後段の単位回路21は上記1段目と同様の動作を行う。このように、全オン動作時には、期間t0~tn1に渡って、全ての出力端子OUT1~OUTnから、ハイレベルVDD-Vthの出力信号OUTが出力される。次に、クロック信号CK、CKBがローレベルの場合を説明する。図7は、クロック信号CK、CKBがローレベルの場合における、シフトレジスタ20の全オン動作時のタイミングチャートである。スタートパルスSTがハイレベルであるため、T7がオン状態になる。これにより、節点N2の電位がVSSになるため、トランジスタT3がオフ状態になる。また、クロック信号CKBがローレベルであっても、全オン制御信号AONがハイレベルであるため、トランジスタT10がオン状態になることにより、節点N3の電位がVDD-Vthただし、VthはトランジスタT10の閾値電圧になる。これにより、トランジスタT4がオン状態になるため、節点N1の電位がVSSになり、トランジスタT2はオフ状態になる。そして、トランジスタT9がオン状態になるため、出力端子OUTから、レベルがVDD-Vthただし、VthはトランジスタT9の閾値電圧の出力信号OUTが出力される。この出力信号OUTは、出力信号SROUT1として外部に出力されるとともに、後段の単位回路21の入力端子INに与えられ、後段の単位回路21は上記1段目と同様の動作を行う。このように、クロック信号CK、CKBがローレベルの場合も、全オン動作時には、期間t0~tn1に渡って、全ての出力端子OUT1~OUTnから、ハイレベルVDD-Vthの出力信号OUTが出力される。本実施の形態に係るシフトレジスタ20によれば、トランジスタT10が設けられることにより、全オン動作時では、節点N3の電位がVDD-Vthオン電圧になるため、トランジスタT4がオン状態になり、節点N1の電位がVSSに固定される。すなわち、クロック信号CK、CKBのレベルに関わらず、節点N1の電位をVSSに固定して、全オン動作を行うことができる。実施の形態3本発明に係る実施の形態3について、以下に説明する。図8は、実施の形態3に係るシフトレジスタの構成を示すブロック図である。図8に示すシフトレジスタ30は、n1個の単位回路31を多段接続して構成されている。単位回路31は、クロック端子CK、CKB、入力端子INs、INr、全オン制御端子AON、AONB、及び出力端子OUTを有している。シフトレジスタ30には、外部からスタートパルスSTと2相のクロック信号CK、CKB、及び全オン制御信号AON、AONBAONの否定が供給される。スタートパルスSTは、1段目の単位回路31の入力端子INsに与えられる。クロック信号CK1は、奇数段目の単位回路31のクロック端子CKと、偶数段目の単位回路31のクロック端子CKBに与えられる。クロック信号CK2は、奇数段目の単位回路31のクロック端子CKBと、偶数段目の単位回路31のクロック端子CKに与えられる。全オン制御信号AON、AONBは、単位回路31の全オン制御信号端子AON、AONBにそれぞれ与えられる。n1段目を除く単位回路31の出力信号OUTは、出力信号SROUT1~SROUTnとして外部に出力されるとともに、後段の単位回路31の入力端子INs、及び前段の単位回路31の入力端子INrに与えられる。n1段目の単位回路31の出力信号OUT出力信号dummyは、n段目の単位回路31の入力端子INr、及び、遅延回路32例えばバッファを介してn1段目の単位回路31の入力端子INrに与えられる。図9は、シフトレジスタ30に含まれる単位回路31の回路図である。図9に示すように、単位回路31は同一導電型のトランジスタで構成され、9個のNチャネル型トランジスタT1~T4、T6~T9、T11と、2個の容量C1、C2とを含んでいる。トランジスタT11はリセットトランジスタ第3リセットトランジスタ、トランジスタT6、T7、T11はリセット信号生成回路として機能する。トランジスタT11のドレイン端子には電源電圧VDDが与えられ、トランジスタT11のソース端子は、トランジスタT6のドレイン端子に接続され、ゲート端子は、入力端子INrに接続される。トランジスタT6、T11の接続点節点N3は、トランジスタT4のゲート端子にも接続される。トランジスタT6のソース端子は、トランジスタT7のドレイン端子に接続され、ゲート端子は、全オン制御端子AONBに接続される。トランジスタT7のゲート端子は、入力端子INsに接続され、ソース端子は接地される。トランジスタT6、T7の接続点節点N2は、トランジスタT3のゲート端子にも接続される。上記構成の単位回路31を含むシフトレジスタ30は、実施の形態1に係るシフトレジスタ10と同様、ハイレベルの出力信号を1つずつ順に出力する通常動作の他に、全ての出力端子OUTにハイレベルの出力信号OUTを同時に出力する全オン動作を行う。また、シフトレジスタ30では、出力信号OUTが、出力信号SROUT1~SROUTnとして外部に出力されるとともに、後段の単位回路31の入力端子INs、及び前段の単位回路31の入力端子INrに入力される。すなわち、シフトレジスタ30は、後段の単位回路31の出力信号を用いて、節点N1のディスチャージと、出力信号のプルダウンを行う。通常動作次に、通常動作について図10を用いて説明する。図10は、シフトレジスタ30の通常動作時のタイミングチャートである。図10において、期間t0~期間tn1は、それぞれ前半と後半に分けられ、また通常動作の期間中、全オン制御信号AONはローレベル非アクティブ、全オン制御信号AONBはハイレベルである。スタートパルスSTは、期間t0の前半でハイレベルになり、クロック信号CK1は期間todの前半でハイレベルになり、クロック信号CK2は期間tevの前半でハイレベルになる。それ以外のときには、これら3つの信号はローレベルになる。このようにクロック信号CK1、CK2は、互いに位相が異なり、ハイレベル期間が重複しないように設定されている。図10に示すように、入力信号INsとしてスタートパルスSTが与えられたとき、1段目の単位回路SR1は、以下のように動作する。単位回路SR1では、入力信号INsは期間t0の前半でハイレベルになり、クロック信号CKは奇数期間の前半でハイレベルになり、クロック信号CKBは偶数期間の前半でハイレベルになる。期間t0の前半では、スタートパルスSTがハイレベルになると、トランジスタT1がオン状態になるため、節点N1の電位はVDD-Vthただし、VthはトランジスタT1、T8の閾値電圧になり、トランジスタT2はオン状態になる。また、スタートパルスSTがハイレベルであるため、トランジスタT7がオン状態になり、全オン制御信号AONBが通常動作時ではハイレベルであるため、トランジスタT6がオン状態になる。ここで、入力信号INrは期間t0でローレベルであるため、トランジスタT11はオフ状態になり、節点N2、節点N3の電位がともにVSSになり、トランジスタT3、T4はともにオフ状態になる。このとき、クロック信号CKはローレベルであり、また全オン制御信号AONは通常動作時ではローレベルでありトランジスタT9がオフ状態であるため、出力信号OUTはローレベルになる。なお、容量C1には、トランジスタT2のゲートーソース間の電位差VDD-Vthに応じた電荷が蓄積される。期間t0の後半では、スタートパルスSTと入力信号INrがローレベルになるため、トランジスタT1、T7、T11はオフ状態になる。トランジスタT1がオフ状態になると、節点N1はフローティング状態になるが、節点N1の電位は、容量C1によってVDD-Vthに保持される。期間t1の前半では、クロック信号CKがハイレベルになる。このとき、トランジスタT2はオン状態であるため、出力信号OUTはハイレベルになる。また、節点N1はフローティング状態であり、節点N1とトランジスタT2のソース端子とは、電位差VDD-Vthを保持した容量C1を介して接続されている。トランジスタT2のソース端子の電位がVSSからVDDに変化すると、節点N1の電位は同じ量だけ変化して電源電圧VDDよりも高くなるブートストラップ効果。そのため、最大電圧がVDDであるクロック信号CKは、トランジスタT2を電圧降下なく通過し、出力端子OUTからはクロック信号CKがそのままの電圧レベルで出力される。期間t1の後半では、クロック信号CKがローレベルにある。このとき、トランジスタT2はオン状態であるため、出力信号OUTはローレベルになり、節点N1の電位は、VDD-Vthに戻る。期間t2の前半では、入力信号INrがハイレベルになるため、トランジスタT11がオン状態になり、節点N2、節点N3の電位が上昇する。その結果、トランジスタT3、T4がオン状態になるため、節点N1及び出力端子OUTの電位はVSSになる。なお、このとき、節点N2の電位はVDD-Vthになり、容量C2には電源電圧VDDに応じた電荷が蓄積される。これ以降、単位回路SR1は、以下のように動作する。入力信号INrがローレベルになるため、トランジスタT11がオフ状態になる。そのため、節点N2の電位は、容量C2によってVDD-Vthに保持される。この結果、図10に示すように、単位回路SR1内の節点N1の電位は、期間t0と、期間t1の後半ではVDD-Vthになり、期間t1の前半ではVDDよりも高いレベルになり、それ以外ではVSSになる。単位回路SR1内の節点N2の電位は、期間t0と期間t1とではVSSになり、期間t2以降ではVDDになる。また、単位回路SR1の出力信号OUTシフトレジスタ10の出力信号SROUT1は、期間t1の前半ではハイレベルになり、それ以外ではローレベルになる。同様に、i段目の単位回路31の出力信号OUTiシフトレジスタ30の出力信号SROUTiは、期間tiの前半ではハイレベルになり、それ以外ではローレベルになる。このようなシフトレジスタ30は、2相のクロック信号CK1、CK2に基づき、出力信号SROUT1~SROUTnを1つずつ順にハイレベルにするとともに、後段の出力信号SROUT1~SROUTnに基づき、出力信号SROUT1~SROUTnを1つずつ順にローレベルにするリセット動作。全オン動作次に、全オン動作について図11を用いて説明する。図11は、シフトレジスタ30の全オン動作時のタイミングチャートである。図11において、期間t0~期間tn1は、それぞれ前半と後半に分けられ、また全オン動作の期間中、全オン制御信号AONはハイレベルアクティブ、全オン制御信号AONBはローレベルである。また、スタートパルスST、クロック信号CK、CKBはそれぞれハイレベルに設定される。スタートパルスSTがハイレベルであるため、T7がオン状態になり、全オン制御信号AONBがローレベルであるため、トランジスタT6がオフ状態になる。これにより、節点N2の電位がVSSになるため、トランジスタT3がオフ状態になる。また、入力信号INrがハイレベルになるため、トランジスタT11がオン状態になり、節点N3の電位がVDD-Vthただし、VthはトランジスタT11の閾値電圧になるため、トランジスタT4がオン状態になる。また、全オン制御信号AONBがローレベルであるため、トランジスタT8がオフ状態になる。これにより、節点N1の電位はVSSになるため、トランジスタT2はオフ状態になる。このとき、全オン制御信号AONはハイレベルであるため、トランジスタT9がオン状態になり、出力端子OUTから、レベルがVDD-Vthただし、VthはトランジスタT9の閾値電圧の出力信号OUTが出力される。この出力信号OUTは、出力信号SROUT1として外部に出力されるとともに、後段の単位回路31の入力端子INsに与えられる。また、2段目以降では、出力信号OUTは、外部に出力されるとともに、後段の単位回路31の入力端子INs、及び、前段の単位回路31の入力端子INrに与えられる。このように、全オン動作時には、期間t0~tn1に渡って、全ての出力端子OUT1~OUTnから、ハイレベルVDD-Vthの出力信号OUTが出力される。実施の形態4本発明に係る実施の形態4について、以下に説明する。実施の形態4に係るシフトレジスタ40の構成図示せずは、図1に示す実施の形態1に係るシフトレジスタ10と同一である。図12は、シフトレジスタ40に含まれる単位回路41の回路図である。図12に示す単位回路41は、実施の形態1に係るシフトレジスタ10に含まれる単位回路11図2参照に、トランジスタT12を追加したものである。なお、トランジスタT12は、ディスチャージトランジスタ第2ディスチャージトランジスタとして機能する。図12に示すように、トランジスタT12のドレイン端子は節点N1に接続され、ゲート端子は全オン制御端子AONに接続され、ソース端子は接地される。また、単位回路11と異なり、トランジスタT4のゲート端子が節点N2に接続される。シフトレジスタ20の通常動作は、シフトレジスタ10の通常動作と同一であるため、以下では、全オン動作について説明する。図13は、シフトレジスタ40の全オン動作時のタイミングチャートである。全オン動作の期間中、全オン制御信号AONはハイレベルアクティブ、全オン制御信号AONBはローレベルである。また、スタートパルスST、クロック信号CK、CKBは、それぞれハイレベルに設定される。スタートパルスSTがハイレベルであるため、トランジスタT7がオン状態になり、全オン制御信号AONBがローレベルであるため、トランジスタT6がオフ状態になる。これにより、節点N2の電位がVSSになるため、トランジスタT3、T4がオフ状態になる。また、全オン制御信号AONがハイレベルであるため、トランジスタT12、T9がオン状態になる。また、全オン制御信号AONBがローレベルであるため、トランジスタT8がオフ状態になる。これにより、節点N1の電位はVSSになるため、トランジスタT2はオフ状態になり、出力端子OUTから、レベルがVDD-Vthただし、VthはトランジスタT9の閾値電圧の出力信号OUTが出力される。この出力信号OUTは、出力信号SROUT1として外部に出力されるとともに、後段の単位回路41の入力端子INに与えられ、後段の単位回路41は上記1段目と同様の動作を行う。このように、全オン動作時には、期間t0~tn1に渡って、全ての出力端子OUT1~OUTnから、ハイレベルVDD-Vthの出力信号OUTが出力される。ここで、クロック信号CK、CKBがローレベルの場合であっても、トランジスタT6はオフ状態であるため、トランジスタT4は、ゲート端子にVSSが与えられオフ状態になる。このとき、全オン制御信号AONはハイレベルであるため、トランジスタT12がオン状態になり、節点N1の電位はVSSになる。よって、トランジスタT2はオフ状態になり、出力端子OUTから、レベルがVDD-Vthただし、VthはトランジスタT9の閾値電圧の出力信号OUTが出力される。このように、クロック信号CK、CKBがローレベルの場合も、全オン動作時には、期間t0~tn1に渡って、全ての出力端子OUT1~OUTnから、ハイレベルVDD-Vthの出力信号OUTが出力される。本実施の形態4に係るシフトレジスタ40によれば、トランジスタT12が設けられることにより、全オン動作時では、節点N1の電位がVSSに固定される。すなわち、クロック信号CK、CKBのレベルに関わらず、節点N1の電位をVSSに固定して、全オン動作を行うことができる。ここで、トランジスタT12を、実施の形態1に係るシフトレジスタ10に含まれる単位回路11、あるいは、実施の形態3に係るシフトレジスタ30に含まれる単位回路31に追加した構成それぞれ、図14、図15に示すとしてもよい。これにより、入力信号IN、クロック信号CK、CKBのレベルに関わらず、節点N1の電位をVSSに固定して、全オン動作を行うことができる。実施の形態5本発明に係る実施の形態5について、以下に説明する。実施の形態5に係るシフトレジスタ50の構成図示せずは、図1に示す実施の形態1に係るシフトレジスタ10と同一である。図16は、シフトレジスタ50に含まれる単位回路51の回路図である。図17に示す単位回路51は、実施の形態1に係るシフトレジスタ10に含まれる単位回路11図2参照において、トランジスタT1、T8の接続を逆にしたものである。図16に示すように、トランジスタT1のドレイン端子には電源電圧VDDが与えられ、トランジスタT1のソース端子はトランジスタT8のドレイン端子に接続され、ゲート端子は、入力端子INに接続される。また、トランジスタT8のソース端子は、トランジスタT2のゲート端子と、トランジスタT4のドレイン端子との接続点節点N1に接続される。トランジスタT8のゲート端子は、全オン制御端子AONBに接続される。シフトレジスタ50の通常動作は、シフトレジスタ10の通常動作と同一であるため、以下では、全オン動作について説明する。図17は、シフトレジスタ50の全オン動作時のタイミングチャートである。全オン動作の期間中、全オン制御信号AONはハイレベル、全オン制御信号AONBはローレベルである。また、スタートパルスST、クロック信号CK、CKBはそれぞれハイレベルに設定される。スタートパルスSTがハイレベルであるため、トランジスタT7がオン状態になり、全オン制御信号AONBがローレベルであるため、トランジスタT6がオフ状態になる。これにより、節点N2の電位がVSSになるため、トランジスタT3がオフ状態になる。また、クロック信号CKBがハイレベルであるため、トランジスタT5がオン状態になり、節点N3の電位がVDD-Vthただし、VthはトランジスタT5の閾値電圧になるため、トランジスタT4がオン状態になる。また、全オン制御信号AONBがローレベルであるため、トランジスタT8がオフ状態になる。これにより、節点N1の電位はVSSになるため、トランジスタT2はオフ状態になる。このとき、全オン制御信号AONはハイレベルであるため、トランジスタT9がオン状態になり、出力端子OUTから、レベルがVDD-Vthただし、VthはトランジスタT9の閾値電圧の出力信号OUTが出力される。この出力信号OUTは、出力信号SROUT1として外部に出力されるとともに、後段の単位回路51の入力端子INに与えられ、後段の単位回路51は上記1段目と同様の動作を行う。このように、全オン動作時には、期間t0~tn1に渡って、全ての出力端子OUT1~OUTnから、ハイレベルVDD-Vthの出力信号OUTが出力される。実施の形態6本発明に係る実施の形態6について、以下に説明する。実施の形態6に係るシフトレジスタ60の構成図示せずは、図8に示す実施の形態3に係るシフトレジスタ30と同一である。図18は、シフトレジスタ60に含まれる単位回路61の回路図である。図18に示す単位回路61は、実施の形態3に係るシフトレジスタ30に含まれる単位回路31図9参照において、トランジスタT1、T8の接続を逆にしたものである。図18に示すように、トランジスタT1のドレイン端子には電源電圧VDDが与えられ、トランジスタT1のソース端子は、トランジスタT8のドレイン端子に接続され、ゲート端子は、入力端子INsに接続される。また、トランジスタT8のソース端子は、トランジスタT2のゲート端子と、トランジスタT4のドレイン端子との接続点節点N1に接続される。トランジスタT8のゲート端子は、全オン制御端子AONBに接続される。シフトレジスタ50の通常動作は、シフトレジスタ30の通常動作と同一であるため、以下では、全オン動作について説明する。図19は、シフトレジスタ50の全オン動作時のタイミングチャートである。全オン動作の期間中、全オン制御信号AONはハイレベル、全オン制御信号AONBはローレベルである。また、スタートパルスST、クロック信号CK、CKBはそれぞれハイレベルに設定される。スタートパルスSTがハイレベルであるため、T7がオン状態になり、全オン制御信号AONBがローレベルであるため、トランジスタT6がオフ状態になる。これにより、節点N2の電位がVSSになるため、トランジスタT3がオフ状態になる。また、入力信号INrがハイレベルになるため、トランジスタT11がオン状態になり、節点N3の電位がVDD-Vthただし、VthはトランジスタT11の閾値電圧になるため、トランジスタT4がオン状態になる。また、全オン制御信号AONBがローレベルであるため、トランジスタT8がオフ状態になる。これにより、節点N1の電位はVSSになるため、トランジスタT2はオフ状態になる。このとき、全オン制御信号AONはハイレベルであるため、トランジスタT9がオン状態になり、出力端子OUTから、レベルがVDD-Vthただし、VthはトランジスタT9の閾値電圧の出力信号OUTが出力される。この出力信号OUTは、出力信号SROUT1として外部に出力されるとともに、後段の単位回路61の入力端子INsに与えられる。また、2段目以降では、出力信号OUTは、外部に出力されるとともに、後段の単位回路61の入力端子INs、及び、前段の単位回路61の入力端子INrに与えられる。このように、全オン動作時には、期間t0~tn1に渡って、全ての出力端子OUT1~OUTnから、ハイレベルVDD-Vthの出力信号OUTが出力される。実施の形態7本発明に係る実施の形態7について、以下に説明する。実施の形態7に係るシフトレジスタ70の構成図示せずは、図1に示す実施の形態1に係るシフトレジスタ10と同一である。図20は、シフトレジスタ70に含まれる単位回路71の回路図である。図20に示すように、単位回路71は同一導電型のトランジスタで構成され、9個のNチャネル型トランジスタT1~T5、T7~T9、T12と、2個の容量C1、C2と、1個の抵抗R1とを含んでいる。トランジスタT1のドレイン端子には電源電圧VDDが与えられ、トランジスタT1のソース端子はトランジスタT8のドレイン端子に接続され、ゲート端子は、入力端子INに接続される。また、トランジスタT8のソース端子は、トランジスタT2のゲート端子と、トランジスタT4のドレイン端子との接続点節点N1に接続される。トランジスタT8のゲート端子は、全オン制御端子AONBに接続される。トランジスタT12のドレイン端子は節点N1に接続され、ゲート端子は全オン制御端子AONに接続され、ソース端子は接地される。トランジスタT5のドレイン端子には電源電圧VDDが与えられ、トランジスタT5のソース端子は抵抗R1の一端に接続され、ゲート端子にはクロック信号CKBが与えられる。トランジスタT7のドレイン端子は抵抗R1の他端に接続され、ゲート端子は入力端子INに接続され、ソース端子は接地される。トランジスタT7と抵抗R1との接続点節点N2は、トランジスタT4のゲート端子と、トランジスタT3のゲート端子にも接続される。シフトレジスタ70の通常動作は、シフトレジスタ10の通常動作と同一であるため、以下では、全オン動作について説明する。図21は、シフトレジスタ70の全オン動作時のタイミングチャートである。全オン動作の期間中、全オン制御信号AONはハイレベルアクティブ、全オン制御信号AONBはローレベルである。また、スタートパルスSTはハイレベルに設定され、クロック信号CK、CKBはそれぞれローレベルに設定される。スタートパルスSTがハイレベルであるため、トランジスタT7がオン状態になり、クロック信号CKBがローレベルであるため、トランジスタT5がオフ状態になる。これにより、節点N2の電位がVSSになるため、トランジスタT3、T4がオフ状態になる。また、全オン制御信号AONがハイレベルであるため、トランジスタT12、T9がオン状態になる。また、全オン制御信号AONBがローレベルであるため、トランジスタT8がオフ状態になる。これにより、節点N1の電位はVSSになるため、トランジスタT2はオフ状態になり、出力端子OUTから、レベルがVDD-Vthただし、VthはトランジスタT9の閾値電圧の出力信号OUTが出力される。この出力信号OUTは、出力信号SROUT1として外部に出力されるとともに、後段の単位回路71の入力端子INに与えられ、後段の単位回路71は上記1段目と同様の動作を行う。このように、全オン動作時には、期間t0~tn1に渡って、全ての出力端子OUT1~OUTnから、ハイレベルVDD-Vthの出力信号OUTが出力される。本実施の形態7に係るシフトレジスタ70によれば、トランジスタT12が設けられることにより、全オン動作時では、節点N1の電位がVSSに固定される。すなわち、クロック信号CK、CKBのレベルに関わらず、節点N1の電位をVSSに固定して、全オン動作を行うことができる。実施の形態8本発明に係る実施の形態8について、以下に説明する。実施の形態8に係るシフトレジスタ80の構成図示せずは、図8に示す実施の形態3に係るシフトレジスタ30と同一である。図22は、シフトレジスタ80に含まれる単位回路81の回路図である。図22に示す単位回路81は、実施の形態6に係るシフトレジスタ60に含まれる単位回路61図18参照に、トランジスタT12を追加したものである。図22に示すように、トランジスタT12のドレイン端子は節点N1に接続され、ゲート端子は全オン制御端子AONに接続され、ソース端子は接地される。また、単位回路61と異なり、トランジスタT4のゲート端子が節点N2に接続される。シフトレジスタ80の通常動作は、シフトレジスタ30の通常動作と同一であるため、以下では、全オン動作について説明する。図23は、シフトレジスタ80の全オン動作時のタイミングチャートである。全オン動作の期間中、全オン制御信号AONはハイレベルアクティブ、全オン制御信号AONBはローレベルである。また、スタートパルスST、クロック信号CK、CKBはそれぞれハイレベルに設定される。スタートパルスSTがハイレベルであるため、トランジスタT7がオン状態になり、全オン制御信号AONBがローレベルであるため、トランジスタT6がオフ状態になる。これにより、節点N2の電位がVSSになるため、トランジスタT3、T4がオフ状態になる。また、全オン制御信号AONがハイレベルであるため、トランジスタT12、T9がオン状態になる。また、全オン制御信号AONBがローレベルであるため、トランジスタT8がオフ状態になる。これにより、節点N1の電位はVSSになるため、トランジスタT2はオフ状態になり、出力端子OUTから、レベルがVDD-Vthただし、VthはトランジスタT9の閾値電圧の出力信号OUTが出力される。この出力信号OUTは、出力信号SROUT1として外部に出力されるとともに、後段の単位回路81の入力端子INsに与えられる。また、2段目以降では、出力信号OUTは、外部に出力されるとともに、後段の単位回路81の入力端子INs、及び、前段の単位回路81の入力端子INrに与えられる。このように、全オン動作時には、期間t0~tn1に渡って、全ての出力端子OUT1~OUTnから、ハイレベルVDD-Vthの出力信号OUTが出力される。本実施の形態4に係るシフトレジスタ40によれば、トランジスタT12が設けられることにより、全オン動作時では、節点N1の電位がVSSに固定される。すなわち、クロック信号CK、CKBのレベルに関わらず、節点N1の電位をVSSに固定して、全オン動作を行うことができる。実施の形態9本発明に係る実施の形態9について、以下に説明する。実施の形態9に係るシフトレジスタ90の構成は、図1に示す実施の形態1に係るシフトレジスタ10と同一である。図24は、シフトレジスタ90に含まれる単位回路91の回路図である。図24に示す単位回路91は、実施の形態2に係るシフトレジスタ20に含まれる単位回路21図5参照に、トランジスタT13を追加したものである。なお、トランジスタT13は出力リセットトランジスタとして機能する。図24に示すように、トランジスタT13のドレイン端子は節点N2に接続され、ゲート端子は全オン制御端子AONに接続され、ソース端子は接地される。シフトレジスタ90の通常動作は、シフトレジスタ10の通常動作と同一であるため、以下では、全オン動作について説明する。図25は、シフトレジスタ90の全オン動作時のタイミングチャートである。全オン動作の期間中、全オン制御信号AONはハイレベル、全オン制御信号AONBはローレベルである。また、スタートパルスST、クロック信号CK、CKBは、それぞれローレベルに設定される。スタートパルスSTがローレベルであるため、トランジスタT7がオフ状態になり、全オン制御信号AONBがローレベルであるため、トランジスタT6もオフ状態になる。ここで、節点N2にトランジスタT13が接続されているため、全オン制御信号AONがハイレベルになると、節点N2の電位がVSSになり、トランジスタT3がオフ状態になる。また、全オン制御信号AONがハイレベルであるため、トランジスタT10がオン状態になり、節点N3の電位がVDD-Vthただし、VthはトランジスタT10の閾値電圧になる。これにより、トランジスタT4がオン状態になる。また、全オン制御信号AONBがローレベルであるため、トランジスタT8がオフ状態になる。これにより、節点N1の電位がVSSになるため、トランジスタT2はオフ状態になる。そして、トランジスタT9がオン状態になるため、出力端子OUTから、レベルがVDD-Vthただし、VthはトランジスタT9の閾値電圧の出力信号OUTが出力される。この出力信号OUTは、出力信号SROUT1として外部に出力されるとともに、後段の単位回路101の入力端子INに与えられ、後段の単位回路101は上記1段目と同様の動作を行う。本実施の形態に係るシフトレジスタ90によれば、トランジスタT13が設けられることにより、全オン動作時では、節点N2の電位がVSSに固定される。すなわち、スタートパルスST、クロック信号CK、CKBのレベルに関わらず、節点N2の電位をVSSに固定して、トランジスタT3を確実にオフ状態にすることができるため、全オン動作の安定化を図ることができる。なお、スタートパルスST、クロック信号CK、CKBは、それぞれハイレベルであってもよい。実施の形態10本発明に係る実施の形態10について、以下に説明する。実施の形態10に係るシフトレジスタ100の構成図示せずは、図1に示す実施の形態1に係るシフトレジスタ10と同一である。図26は、シフトレジスタ100に含まれる単位回路101の回路図である。図26に示す単位回路101は、実施の形態2に係るシフトレジスタ20に含まれる単位回路21図5参照に、トランジスタT14を追加したものである。図26に示すように、トランジスタT14のドレイン端子は節点N2に接続され、ゲート端子は、トランジスタT3のドレイン端子と、トランジスタT2のソース端子と、トランジスタT9のソース端子とに接続され、ソース端子は接地される。シフトレジスタ100の通常動作は、シフトレジスタ10の通常動作と同一であるため、以下では、全オン動作について説明する。図27は、シフトレジスタ100の全オン動作時のタイミングチャートである。全オン動作の期間中、全オン制御信号AONはハイレベル、全オン制御信号AONBはローレベルである。また、スタートパルスST、クロック信号CK、CKBは、それぞれローレベルに設定される。スタートパルスSTがローレベルであるため、トランジスタT7がオフ状態になり、全オン制御信号AONBがローレベルであるため、トランジスタT6もオフ状態になる。ここで、全オン制御信号AONがハイレベルであるため、トランジスタT9がオン状態になり、トランジスタT14のゲート端子にVDDが与えられ、オン状態になる。これにより、節点N2の電位がVSSになるため、トランジスタT3がオフ状態になる。また、全オン制御信号AONがハイレベルであるため、トランジスタT10がオン状態になり、節点N3の電位がVDD-Vthただし、VthはトランジスタT10の閾値電圧になる。これにより、トランジスタT4がオン状態になる。また、全オン制御信号AONBがローレベルであるため、トランジスタT8がオフ状態になる。これにより、節点N1の電位がVSSになるため、トランジスタT2はオフ状態になる。そして、トランジスタT9がオン状態になるため、出力端子OUTから、レベルがVDD-Vthただし、VthはトランジスタT9の閾値電圧の出力信号OUTが出力される。この出力信号OUTは、出力信号SROUT1として外部に出力されるとともに、後段の単位回路101の入力端子INに与えられ、後段の単位回路101は上記1段目と同様の動作を行う。本実施の形態に係るシフトレジスタ100によれば、トランジスタT14が設けられることにより、全オン動作時では、節点N2の電位がVSSに固定される。すなわち、スタートパルスST、クロック信号CK、CKBのレベルに関わらず、節点N2の電位をVSSに固定して、トランジスタT3を確実にオフ状態にすることができるため、全オン動作の安定化を図ることができる。なお、スタートパルスST、クロック信号CK、CKBは、それぞれハイレベルであってもよい。上述した各実施の形態の単位回路は、Nチャネル型トランジスタで構成されているが、これに限定されるものではなく、Pチャネル型トランジスタで構成されていてもよい。表示装置について上述した各シフトレジスタは、例えば、表示装置や撮像装置の駆動回路などに適用可能である。図28は、本発明のシフトレジスタを備えた液晶表示装置110の概略構成を示すブロック図である。図28に示す液晶表示装置110は、表示部111、表示制御回路112、走査信号線駆動回路113、およびデータ信号線駆動回路114を備えたアクティブマトリクス型の表示装置である。液晶表示装置110では、シフトレジスタ10は走査信号線駆動回路113として使用される。図28に示す表示部111は、n本の走査信号線G1~Gn、m本のデータ信号線S1~Sm、および、m×n個の表示素子Pijを含んでいるただし、mは2以上の整数、jは1以上m以下の整数。走査信号線G1~Gnは互いに平行に配置され、データ信号線S1~Smは走査信号線G1~Gnと直交するように互いに平行に配置される。走査信号線Giとデータ信号線Sjの交点近傍には、表示素子Pijが配置される。このようにm×n個の表示素子Pijは、行方向にm個ずつ、列方向にn個ずつ、2次元状に配置される。走査信号線Giはi行目に配置された表示素子Pijに共通して接続され、データ信号線Sjはj列目に配置された表示素子Pijに共通して接続される。液晶表示装置110の外部からは、水平同期信号HSYNC、垂直同期信号VSYNCなどの制御信号と表示データDTが供給される。表示制御回路112は、これらの信号に基づき、走査信号線駆動回路113に対してクロック信号CK1、CK2、スタートパルスSTおよび全オン制御信号GAON、GAONBを出力し、データ信号線駆動回路114に対して制御信号SCと表示データDTを出力する。走査信号線駆動回路113は、n段のシフトレジスタ10で構成されている。このシフトレジスタ10に、ローレベルの全オン制御信号GAONとハイレベルの全オン制御信号GAONBが与えられると、シフトレジスタ10は通常動作をする。つまり、シフトレジスタ10は、クロック信号CK1、CK2に基づき、出力信号SROUT1~SROUTnを1つずつ順にハイレベル選択状態を示すにする。出力信号SROUT1~SROUTnは、それぞれ、走査信号線G1~Gnに与えられる。これにより、走査信号線G1~Gnが1本ずつ順に選択され、1行分の表示素子Pijが一括して選択される。データ信号線駆動回路114は、制御信号SCと表示データDTに基づき、データ信号線S1~Smに対して表示データDTに応じた電圧を与える。これにより、表示データDTに応じた電圧が選択された1行分の表示素子Pijに書き込まれる。このようにして、液晶表示装置110は映像を表示する。一方、ハイレベルの全オン制御信号GAONとローレベルの全オン制御信号GAONBが走査信号線駆動回路113に与えられたときには、シフトレジスタ10は全オン動作をする。このため、走査信号線駆動回路113から走査信号線G1~Gnに、それぞれハイレベルの出力信号SROUT1~SROUTnが同時に与えられ、すべての表示素子Pijに表示データDTに応じた電圧が書き込まれる。図29は、シフトレジスタ10を備えた液晶表示装置120の概略構成を示すブロック図である。図29に示す液晶表示装置120は、表示部121、表示制御回路122、走査信号線駆動回路123、および、データ信号線駆動回路124を備えたアクティブマトリクス型の表示装置である。液晶表示装置120では、シフトレジスタ10は、点順次駆動を行うデータ信号線駆動回路124に内蔵されて使用される。図29に示す表示部121は、図28に示す表示部111と同様の構成を有する。ただし、表示部121では、走査信号線の本数がm本、データ信号線の本数がn本であり、m×n個の表示素子Pijは行方向にn個ずつ、列方向にm個ずつ2次元状に配置される。表示制御回路122は、外部から供給された制御信号と表示データDTに基づき、走査信号線駆動回路123に対して制御信号GCを出力し、データ信号線駆動回路124に対してクロック信号CK1、CK2、スタートパルスST、アナログ映像データADTおよび全オン制御信号SAON、SAONBを出力する。走査信号線駆動回路123は、制御信号GCに基づき、走査信号線G1~Gmを1本ずつ順に選択する。データ信号線駆動回路124は、n段のシフトレジスタ10とNチャネル型トランジスタからなるn個のサンプリングスイッチSW1~SWnを含んでいる。サンプリングスイッチSW1~SWnの一端はデータ信号線S1~Snにそれぞれ接続され、他端にはアナログ映像データADTが伝達される映像信号線VSIGが接続される。サンプリングスイッチSW1~SWnであるNチャネル型トランジスタのゲート端子には、それぞれ、シフトレジスタ10の出力信号SROUT1~SROUTnが与えられる。ローレベルの全オン制御信号SAONとハイレベルの全オン制御信号SAONBがデータ信号線駆動回路124に与えられると、シフトレジスタ10は通常動作をする。この場合、出力信号SROUT1~SROUTnは1つずつ順にハイレベルになるので、サンプリングスイッチSW1~SWnは1つずつ順にオン状態になり、アナログ映像データADTはオン状態のサンプリングスイッチに接続されたデータ信号線に与えられる。これにより、走査信号線駆動回路123によって選択された1行分の表示素子Pijに、アナログ映像データADTに応じた電圧が1つずつ順に書き込まれる。このようにして、液晶表示装置120は映像を表示する。一方、ハイレベルの全オン制御信号SAONとローレベルの全オン制御信号SAONBがデータ信号線駆動回路124に与えられたときには、シフトレジスタ10は全オン動作をする。このとき、シフトレジスタ10からハイレベルの出力信号SROUT1~SROUTnがサンプリングスイッチSW1~SWnのゲート端子のそれぞれに同時に与えられる。この結果、サンプリングスイッチSW1~SWnは同時にオン状態になり、アナログ映像データADTはすべてのデータ信号線S1~Snに同時に与えられる。これにより、走査信号線駆動回路123によって選択された1行分の表示素子Pijに、アナログ映像データADTに応じた電圧が同時に書き込まれる。図30は、液晶表示装置120の動作を示すタイミングチャートである。図30に示すように、データ信号線駆動回路124に含まれるシフトレジスタ10は、期間t0~tnでは通常動作している。このとき、データ信号線S1~Snにハイレベルの出力信号SROUT1~SROUTnがそれぞれ1つずつ順に出力される。期間tn2では、全オン制御信号SAONがハイレベルになり、シフトレジスタ10は全オン動作をする。このとき、データ信号線S1~Snに、ハイレベルの出力信号ROUT1~SROUTnが同時に出力される。シフトレジスタ10を内蔵する走査信号線駆動回路またはデータ信号線駆動回路を備えた液晶表示装置は、電源回路をオンしたとき、オフしたとき、強制的にオフしたときにそれぞれ映像の乱れを生じる場合がある。しかし、走査信号線駆動回路またはデータ信号線駆動回路に含まれるシフトレジスタを全オン動作させることによって、映像の乱れを人間の目にわからなくなる程度まで抑えることができる。以下、それぞれの場合について説明する。<電源回路をオンしたときの液晶表示装置の動作>図31は、さらに他の液晶表示装置130の構成を示すブロック図である。図31に示す液晶表示装置130は、表示部131、走査信号線駆動回路133およびデータ信号線駆動回路134を備えたアクティブマトリクス型の表示装置である。走査信号線駆動回路133およびデータ信号線駆動回路134は、シフトレジスタ10を内蔵し、液晶表示装置130は点順次駆動によって駆動される。また、走査信号線駆動回路133およびデータ信号線駆動回路134は、電源電圧VH、VLを供給する電源回路136に接続されており、電源回路136の端子と接地端子との間には、容量素子137が設けられている。表示部131は、n本の走査信号線G1~Gn、n本のデータ信号線S1~Sn、および、n×n個の表示素子Pijを含んでいる。走査信号線G1~Gnは互いに平行に配置され、データ信号線S1~Snは走査信号線G1~Gnと直交するように互いに平行に配置される。走査信号線Giとデータ信号線Sjの交点近傍には、表示素子Pijが配置される。このようにn×n個の表示素子Pijは、行方向、列方向ともにn個ずつ、2次元状に配置される。走査信号線Giはi行目に配置された表示素子Pijに共通して接続され、データ信号線Sjはj列目に配置された表示素子Pijに共通して接続される。表示素子Pijにはスイッチング素子としてのTFT135が設けられている。TFT135のゲート電極は走査信号線G1~Gnに接続され、ドレイン電極は画素電極Epに接続されている。画素電極Epと対向して共通電極Ecが設けられ、画素電極Epと共通電極Ecとによって液晶容量が形成される。また、画素電極Epが設けられた基板上には補助電極Esも設けられており、画素電極Epと補助電極Esとによって補助容量が形成される。補助電極Esは補助電極駆動信号線Csに接続され、補助電極駆動信号線Csは走査信号線駆動回路133または外部回路に接続される。走査信号線駆動回路133およびデータ信号線駆動回路134は、いずれもn段のシフトレジスタ10で構成される。走査信号線駆動回路133には、クロック信号GCK1、GCK2、スタートパルスGSTおよび全オン制御信号GAONが与えられ、データ信号線駆動回路134には、クロック信号SCK1、SCK2、スタートパルスSSTおよび全オン制御信号SAONが与えられる。走査信号線駆動回路133およびデータ信号線駆動回路134の動作は、それぞれ液晶表示装置110の走査信号線駆動回路113、液晶表示装置120のデータ信号線駆動回路124の動作と同じであるため、その説明を省略する。このような構成の液晶表示装置130の電源回路136をオンしたとき、オンした直後に表示部131に表示される映像が乱れることがある。これは、以下の理由によるものと考えられる。電源回路136をオンした直後には、電源電圧VH、VLが十分なレベルまで立ち上がっていない。その結果、液晶表示装置130のロジック制御が正常に行われず、映像信号線VSIGから不要な電荷が表示素子Pijに流入したり、対向電極Ecの電位COMや、補助電極Esの電位Csが不安定化して、対向電極Ecと画素電極Epとの間に電荷が蓄積されたりすることがその原因であると考えられる。そこで、蓄積された電荷を瞬時に抜くことができれば、人間の目には映像の乱れが見えなくなることを利用し、電源回路136をオンしたときに、すべての表示素子PijのTFT135をオン状態にして、蓄積された電荷を瞬時に抜けばよい。このため、電源電圧VH、VLが十分なレベルまで立ち上がると、走査信号線駆動回路133およびデータ信号線駆動回路134にそれぞれハイレベルアクティブの全オン制御信号GAON、SAONを与えて、走査信号線駆動回路133およびデータ信号線駆動回路134を全オン動作させる。図32は、液晶表示装置130の動作を示すタイミングチャートである。図32に示すように、期間t0の始めに電源回路136をオンすると、電源電圧VH、VLは、期間t0の間に十分なレベルまで立ち上がる。次に、期間t1の始めに全オン制御信号GAON、SAONをハイレベルにする。このとき、走査信号線駆動回路133が全オン動作を開始して、走査信号線G1~Gnにそれぞれハイレベルの出力信号GOUT11~GOUT1nを与える。このとき、データ信号線駆動回路134も全オン動作をして、ハイレベルの出力信号をサンプリングスイッチSW1~SWnに同時に与える。その結果、すべての走査信号線G1~Gnにハイレベルの出力信号GOUT11~GOUTn1がそれぞれ与えられるので、TFT135はオン状態になる。また、サンプリングスイッチSW1~SWnもすべてオン状態になり、データ信号線S1~Snは映像信号線VSIGに接続される。また期間t1の始めに、映像信号線VSIG、対向電極Ecの電位COMおよび補助電極Esの電位Csをそれぞれローレベルにすることによって、表示素子Pijに蓄積された電荷を映像信号線VSIGに抜く。そして、期間t3の始めに、映像信号線VSIG、対向電極Ecの電位COMおよび補助電極Esの電位Csをそれぞれハイレベルにして、映像信号線VSIGから表示素子Pijに初期値の電荷を充電する。初期値の電荷を充電するのは、画素電極Epがフローティング状態のときに、対向電極Ecの電位COMおよび補助電極Esの電位Csを変化させると、映像が乱れる場合があるからである。その後、期間t3の終端で、全オン制御信号GAON、SAONをローレベルにし、期間t5の始めから通常動作を開始し、期間t6の始めからアナログ映像データADTが映像信号線VSIGに伝達されるようにする。なお、上述の動作タイミングの説明では、期間t0の始めに電源回路136をオンにし、期間t1の始めから全オン動作を開始させたが、期間t0の始めに電源回路136をオンにするだけでなく、同時に全オン動作を開始させてもよい。また、図32には、通常動作時に、対向電極Ecおよび補助電極Esを交流駆動する場合を示したが、直流駆動してもよい。また、電源回路136をオンしたときに、シフトレジスタ10を全オン動作させれば、節点N3の電位はVDD-Vthになるため、トランジスタT4はオン状態になる。これにより、接点N1の電位はローレベルになるため、トランジスタT2はオフ状態になる。また、トランジスタT7のゲート端子にハイレベルのスタートパルスSTが与えられるので、トランジスタT7はオン状態になる。そのため、トランジスタT3もオフ状態になる。また、トランジスタT9はオン状態になる。次に、全オン動作から通常動作に復帰するとき、全オン制御信号AONはローレベルになるので、トランジスタT9はオフ状態になる。一方、全オン制御信号AONBはハイレベルになるので、トランジスタT6はオン状態になる。このため、トランジスタT3はオン状態となり、出力端子OUTにローレベルの出力信号OUTが出力される。したがって、全オン動作から通常動作に復帰するときに、シフトレジスタ10の初期化動作を行う必要がない。この結果、シフトレジスタ10は、初期化動作が不要な分だけ通常動作に早く復帰することができる。また、シフトレジスタ10の単位回路11内に初期化回路を設ける必要がないので、シフトレジスタ10を小さくすることができる。<電源回路をオフしたときの液晶表示装置の動作>次に、外部からの指示または内部で発生する指示に基づいて、液晶表示装置130の電源回路136をオフしたときに発生する映像の乱れを抑制する方法について説明する。図33は、液晶表示装置130の電源回路136をオフする場合のタイミングチャートである。図33に示すように、期間t0~t2の前半では、全オン制御信号GAONはローレベル非アクティブであるため、走査信号線駆動回路133は通常動作をし、それぞれハイレベルの走査信号GOUT11~GOUTn1を走査信号線G1~Gnに1つずつ順に与えている。同様に、データ信号線駆動回路134もサンプリングスイッチSW1~SWnに、ハイレベルの出力信号を1つずつ順に与えて、サンプリングスイッチSW1~SWnを順にオンしている。その結果、データ信号線S1~Snに順にアナログ映像データADTが書き込まれ、表示部131に映像が表示されている。期間t3の始めに液晶表示装置130の電源回路136をオフする指示が与えられると、ハイレベルアクティブの全オン制御信号GAONが走査信号線駆動回路133に与えられる。このため、走査信号線駆動回路133は全オン動作を開始し、ハイレベルの出力信号GOUT11~GOUTn1をそれぞれ走査信号線G1~Gnに同時に与える。また、サンプリングスイッチSW1~SWnはすべてオフ状態にされているので、同一のデータ信号線に接続された表示素子Pijは互いに導通する。この結果、液晶表示装置130がドット反転駆動または走査信号線反転駆動されていれば、同一のデータ信号線に接続され、隣接または近傍にある表示素子Pijに蓄積された正電荷と負電荷が互いに打消しあう。そして、対向電極Ecの電位COMが無電圧状態に向かって移行するとき、すべての表示素子Pij間でほぼ揃った表示状態に移行する。さらに、期間t3の終端で、それまで映像信号線VSIG、対向電極Ecの電位COMおよび補助電極Esの電位Csをローレベルにして、表示素子Pijに蓄積された電荷を映像信号線VSIGに抜く。その後、期間t4の終端で全オン動作を終了し、さらに期間t5の終端で電源回路をオフする。このようにして、電源回路136をオフしたときに表示部131に表示される映像の乱れを抑制することができる。なお、この動作は、ドット反転駆動および走査信号線反転駆動を行う液晶表示装置に適用することができる。また、期間t3の始めに、走査信号線G1~Gnを同時にハイレベルにするだけでなく、さらに全オン制御信号SAONをハイレベルにすることによって、走査信号線G1~Gnを同時にハイレベルにするだけでなく、さらにデータ信号線S1~Snも同時にハイレベルにしてもよい。この場合には、表示部131上のすべての表示素子Pijの電荷状態が揃うように放電させることができるので、液晶表示装置130の電源回路136をオフしたときに表示部131に表示される映像の乱れを抑制することができる。なお、この動作は、ドット反転駆動および走査信号線反転駆動だけでなく、データ信号線反転駆動などの交流駆動を行う液晶表示装置に適用することができる。<電源回路が強制的にオフされた液晶表示装置の動作>液晶表示装置130の表示部131に映像が表示されているときに、液晶表示装置130の電源回路136が強制的にオフ視聴者が意図しないオフされた場合について説明する。図34は、通常動作している液晶表示装置130の電源回路136が強制的にオフされた場合のタイミングチャートである。この場合、容量素子137の一端は電源回路136の出力端子に接続され、他端は接地されている。図34に示すように、期間t0~t3では、走査信号線駆動回路133は通常動作をしている。このとき、全オン制御信号GAON、SAONはいずれもハイレベル非アクティブである。期間t4の始めに電源回路136が強制的にオフされると、同時に全オン制御信号GAON、SAONをローレベルアクティブにする。この結果、走査信号線駆動回路133は全オン動作を開始し、走査信号線にハイレベルの出力信号GOUT11~GOUT1nを出力する。同様に、データ信号線駆動回路134も全オン動作を開始し、データ信号線S1~Snにハイレベルの出力信号図示しないを出力する。しかし、電源回路136の出力端子に接続された容量素子137のために、電源電圧VH、VLは瞬時にローレベルにはならず、容量素子137によって決まる時定数にしたがって低下し、期間t4の終端でローレベルになる。したがって、走査信号線駆動回路133の出力信号GOUT11~GOUT1n、およびデータ信号線駆動回路134の出力信号も電源電圧VHと同様に、期間t4の終端でローレベルになる。この場合も、前述の電源回路136をオフしたときと同一の効果を生じる。以上のように、本発明のシフトレジスタは、同一導電型のトランジスタで構成された単位回路を多段接続した構成を有し、複数のクロック信号に基づいて動作するシフトレジスタであって、上記単位回路は、一方の導通端子に第1クロック信号が与えられ、他方の導通端子が出力端子に接続された第1出力制御トランジスタと、アクティブな全オン制御信号が上記単位回路に与えられると、上記出力端子にオン電圧の出力信号を出力する一方、非アクティブな全オン制御信号が上記単位回路に与えられると、上記オン電圧の出力信号の出力を停止する全オン出力信号生成回路と、非アクティブな全オン制御信号が上記単位回路に与えられると、入力信号に基づいて上記第1出力制御トランジスタの上記制御端子にオン電圧を与えるプリチャージ回路と、アクティブな全オン制御信号が上記単位回路に与えられると、上記第1出力制御トランジスタの制御端子にオフ電圧を与えるディスチャージ回路とを備えることを特徴とする。上記の構成によれば、アクティブな全オン制御信号が上記単位回路に与えられると全オン動作、上記第1出力制御トランジスタの制御端子にオフ電圧が与えられる。よって、全オン動作後、通常動作に復帰する際、すなわち、全オン制御信号が非アクティブで入力信号がローレベルのときに、上記プリチャージ回路と上記第1出力制御トランジスタとの接続点節点N1の電位はVSSになるため、上記第1出力制御トランジスタがオン状態になることはない。そのため、全オン動作後、通常動作に復帰するときに、従来のようにトランジスタT2図36のトランジスタ102がオン状態になって、ハイレベルのクロック信号CKが出力されるおそれはない。よって、シフトレジスタの誤動作を防止することができる。また、上記単位回路は、従来の単位回路図36参照と比較して回路構成が複雑化することもない。上記シフトレジスタでは、上記プリチャージ回路は、制御端子に入力信号が与えられ、一方の導通端子にオン電圧が与えられ、他方の導通端子が上記第1出力制御トランジスタの制御端子に接続されたプリチャージトランジスタを含む構成とすることもできる。上記シフトレジスタでは、上記プリチャージ回路は、制御端子に非アクティブな全オン制御信号が与えられ、一方の導通端子にオン電圧が与えられる第1プリチャージトランジスタと、制御端子に入力信号が与えられ、一方の導通端子が上記第1プリチャージトランジスタの他方の導通端子に接続され、他方の導通端子が上記第1出力制御トランジスタの制御端子に接続された第2プリチャージトランジスタと、を含む構成とすることもできる。上記シフトレジスタでは、制御端子に上記第1クロック信号とは位相が異なる第2クロック信号が与えられ、一方の導通端子にオン電圧が与えられる第1リセットトランジスタを含み、上記ディスチャージ回路は、制御端子が上記第1リセットトランジスタの他方の導通端子に接続され、一方の導通端子が上記第1出力制御トランジスタの制御端子に接続され、他方の導通端子にオフ電圧が与えられるディスチャージトランジスタを含む構成とすることもできる。上記シフトレジスタでは、制御端子にアクティブな全オン制御信号が与えられ、一方の導通端子にオン電圧が与えられる第2リセットトランジスタを含み、上記ディスチャージ回路は、制御端子が上記第2リセットトランジスタの他方の導通端子に接続され、一方の導通端子が上記第1出力制御トランジスタの制御端子に接続され、他方の導通端子にオフ電圧が与えられるディスチャージトランジスタを含む構成とすることもできる。上記シフトレジスタでは、制御端子に後段の単位回路からの出力信号が与えられ、一方の導通端子にオン電圧が与えられる第3リセットトランジスタを含み、上記ディスチャージ回路は、制御端子が上記第3リセットトランジスタの他方の導通端子に接続され、一方の導通端子が上記第1出力制御トランジスタの制御端子に接続され、他方の導通端子にオフ電圧が与えられる第1ディスチャージトランジスタを含む構成とすることもできる。上記シフトレジスタでは、一方の導通端子が上記出力端子に接続され、他方の導通端子にオフ電圧が与えられる第2出力制御トランジスタと、上記ディスチャージ回路及び上記第2出力制御トランジスタにそれぞれ、オン電圧またはオフ電圧を与えるリセット信号生成回路とを含み、上記リセット信号生成回路は、上記単位回路に与えられる全オン制御信号がアクティブの場合、上記第1クロック信号とは位相が異なる第2クロック信号に基づいて、上記ディスチャージ回路にオン電圧を与えるとともに、上記入力信号がオン電圧である間、上記第2出力制御トランジスタの制御端子にオフ電圧を与え、上記単位回路に与えられる全オン制御信号が非アクティブの場合、上記入力信号がオフ電圧である間、上記第2クロック信号に基づいて、上記ディスチャージ回路及び上記第2出力制御トランジスタの制御端子にオン電圧を与える構成とすることもできる。上記シフトレジスタでは、上記リセット信号生成回路は、さらに、上記単位回路に与えられる全オン制御信号が非アクティブの場合、上記入力信号がオン電圧である間、上記ディスチャージ回路及び上記第2出力制御トランジスタの制御端子にオフ電圧を与える構成とすることもできる。上記シフトレジスタでは、上記ディスチャージ回路は、一方の導通端子が上記第1出力制御トランジスタの制御端子に接続され、他方の導通端子にオフ電圧が与えられるディスチャージトランジスタを含み、上記リセット信号生成回路は、制御端子に上記第1クロック信号とは位相が異なる第2クロック信号が与えられ、一方の導通端子にオン電圧が与えられる第1リセットトランジスタと、制御端子に非アクティブな全オン制御信号が与えられ、一方の導通端子が、上記第1リセットトランジスタの他方の導通端子及び上記ディスチャージトランジスタの制御端子にそれぞれ接続され、他方の導通端子が上記第2出力制御トランジスタに接続されるリセット分離トランジスタと、制御端子に上記入力信号が与えられ、一方の導通端子が、上記リセット分離トランジスタの他方の導通端子及び上記第2出力制御トランジスタの制御端子にそれぞれ接続され、他方の導通端子にオフ電圧が与えられる第2リセットトランジスタと、を含む構成とすることもできる。上記シフトレジスタでは、上記ディスチャージ回路は、一方の導通端子が上記第1出力制御トランジスタの制御端子に接続され、他方の導通端子にオフ電圧が与えられるディスチャージトランジスタを含み、上記リセット信号生成回路は、制御端子に上記第1クロック信号とは位相が異なる第2クロック信号が与えられ、一方の導通端子にオン電圧が与えられる第1リセットトランジスタと、一方の端子が上記第1リセットトランジスタの他方の導通端子に接続され、他方の端子が上記ディスチャージトランジスタの制御端子に接続される抵抗素子と、制御端子に非アクティブな全オン制御信号が与えられ、一方の導通端子が、上記抵抗素子の他方の導通端子及び上記ディスチャージトランジスタの制御端子にそれぞれ接続され、他方の導通端子が上記第2出力制御トランジスタに接続されるリセット分離トランジスタと、制御端子に上記入力信号が与えられ、一方の導通端子が、上記リセット分離トランジスタの他方の導通端子及び上記第2出力制御トランジスタの制御端子にそれぞれ接続され、他方の導通端子にオフ電圧が与えられる第2リセットトランジスタと、を含む構成とすることもできる。上記シフトレジスタでは、上記単位回路に与えられる全オン制御信号がアクティブの場合、上記入力信号がオン電圧である間、上記ディスチャージ回路にオフ電圧を与え、上記単位回路に与えられる全オン制御信号が非アクティブの場合、上記入力信号がオフ電圧である間、上記第1クロック信号とは位相が異なる第2クロック信号に基づいて、上記ディスチャージ回路にオン電圧を与えるリセット信号生成回路を含む構成とすることもできる。上記シフトレジスタでは、一方の導通端子が上記出力端子に接続され、他方の導通端子にオフ電圧が与えられる第2出力制御トランジスタと、上記ディスチャージ回路及び上記第2出力制御トランジスタにそれぞれ、オン電圧またはオフ電圧を与えるリセット信号生成回路とを含み、上記リセット信号生成回路は、上記単位回路に与えられる全オン制御信号がアクティブの場合、上記入力信号がオン電圧である間、上記ディスチャージ回路及び上記第2出力制御トランジスタの制御端子にオフ電圧を与え、上記単位回路に与えられる全オン制御信号が非アクティブの場合、上記入力信号がオフ電圧である間、上記第1クロック信号とは位相が異なる第2クロック信号に基づいて、上記ディスチャージ回路及び上記第2出力制御トランジスタの制御端子にオン電圧を与える構成とすることもできる。上記シフトレジスタでは、上記リセット信号生成回路は、さらに、上記単位回路に与えられる全オン制御信号が非アクティブの場合、上記入力信号がオン電圧である間、上記ディスチャージ回路及び上記第2出力制御トランジスタの制御端子にオフ電圧を与える構成とすることもできる。上記シフトレジスタでは、上記単位回路は、さらに、制御端子にアクティブな全オン制御信号が与えられ、一方の導通端子が上記第2出力制御トランジスタの制御端子に接続され、他方の導通端子にオフ電圧が与えられる出力リセットトランジスタを含む構成とすることもできる。上記シフトレジスタでは、上記単位回路は、さらに、制御端子にアクティブな全オン制御信号が与えられ、一方の導通端子が上記第1出力制御トランジスタの制御端子に接続され、他方の導通端子にオフ電圧が与えられる第2ディスチャージトランジスタを含む構成とすることもできる。上記シフトレジスタでは、上記第1出力制御トランジスタの上記制御端子と、上記第1出力制御トランジスタの上記他方の導通端子との間に容量が形成されている構成とすることもできる。本発明の表示装置は、データ信号線及び走査信号線を備えた表示パネルを備えた表示装置であって、上記の何れかに記載のシフトレジスタを含み、上記走査信号線を順次選択する走査信号線駆動回路と、上記データ信号線に映像信号を供給するデータ信号線駆動回路と、上記走査信号線駆動回路及び上記データ信号線駆動回路に電源電圧を供給する電源回路とを備え、上記電源回路をオンまたはオフしたとき、アクティブな全オン制御信号を上記走査信号線駆動回路に与えて、全ての走査信号線をアクティブにすることを特徴とする。上記表示装置では、上記データ信号線駆動回路は、上記の何れかに記載のシフトレジスタを含み、上記電源回路をオンまたはオフしたとき、上記アクティブな全オン制御信号を上記データ信号線駆動回路に与えて、全てのデータ信号線に同一の電圧を与える構成とすることもできる。本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。