"半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の両側における前記半導体基板内にソース/ドレイン拡散層を形成する工程と、前記ソース/ドレイン拡散層を形成する工程の後に、複数回のスパイクアニールを行う工程とを有することを特徴とする半導体装置の製造方法。請求項1記載の半導体装置の製造方法において、前記複数回のスパイクアニールは、最高温度が第1の温度である第1回目のスパイクアニールと、最高温度が前記第1の温度より高い第2の温度である第2回目のスパイクアニールとを含むことを特徴とする半導体装置の製造方法。請求項2記載の半導体装置の製造方法において、前記複数回のスパイクアニールは、最高温度が前記第1の温度より高い第3の温度である第3回目のスパイクアニールを更に含むことを特徴とする半導体装置の製造方法。請求項1乃至3のいずれか1項に記載の半導体装置の製造方法において、前記スパイクアニールは、50~350°C/秒の昇温レートで昇温した後に、20~200°C/秒の降温レートで直ちに降温するアニールであることを特徴とする半導体装置の製造方法。請求項1乃至4のいずれか1項に記載の半導体装置の製造方法において、前記スパイクアニールにおける熱源は、ハロゲンランプであることを特徴とする半導体装置の製造方法。しかしながら、近時、トランジスタの更なる高性能化が求められている。本発明の目的は、トランジスタの更なる高性能化を実現し得る半導体装置の製造方法を提供することにある。実施形態の一観点によれば、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の両側における前記半導体基板内にソース/ドレイン拡散層を形成する工程と、前記ソース/ドレイン拡散層を形成する工程の後に、複数回のスパイクアニールを行う工程とを有することを特徴とする半導体装置の製造方法が提供される。開示の半導体装置の製造方法によれば、ソース/ドレイン拡散層を形成した後に複数回のスパイクアニールを行うため、ソース/ドレイン拡散層におけるドーパント不純物を十分に活性化することができる。このため、ソース/ドレインにおける寄生抵抗を十分に低減することができ、良好な特性のトランジスタを有する半導体装置を提供することができる。[第1実施形態]第1実施形態による半導体装置の製造方法を図1乃至図13を用いて説明する。図1乃至図6は、本実施形態による半導体装置の製造方法を示す工程断面図である。まず、図1aに示すように、例えばSTIShallowTrenchIsolation法により、半導体基板10に、素子領域12を画定する素子分離領域14を形成する。半導体基板10としては、例えばシリコン基板を用いる。素子分離領域14としては、例えば二酸化シリコンを用いる。素子分離領域14は、半導体基板10内に溝16内に埋め込まれる。図1aにおける紙面左側の素子領域12は、NMOSトランジスタが形成される領域NMOSトランジスタ形成領域2における素子領域を示している。図1bにおける紙面右側の素子領域12は、PMOSトランジスタが形成される領域PMOSトランジスタ形成領域4における素子領域を示している。次に、例えば熱酸化法により、膜厚10nm程度のシリコン酸化膜の犠牲酸化膜18を形成する。次に、全面に、例えばスピンコート法により、フォトレジスト膜図示せずを形成する。次に、フォトリソグラフィ技術を用い、NMOSトランジスタ形成領域2を露出する開口部図示せずをフォトレジスト膜に形成する。次に、例えばイオン注入法により、フォトレジスト膜をマスクとして、P型のドーパント不純物を半導体基板10内に導入することにより、P型ウェル図示せずを形成する。P型のドーパント不純物としては、例えばボロンBを用いる。イオン注入条件は、例えば以下の通りとする。加速エネルギーは、例えば150keV程度とする。ドーズ量は、例えば5.0×1013cm-2程度とする。次に、例えばイオン注入法により、フォトレジスト膜をマスクとしてP型のドーパント不純物を半導体基板10内に導入することにより、閾値電圧制御層図示せずを形成する。P型のドーパント不純物としては、例えばボロンBを用いる。イオン注入条件は、例えば以下の通りとする。加速エネルギーは、例えば10keV程度とする。ドーズ量は、例えば1.0×1013cm-2程度とする。次に、例えばアッシングにより、フォトレジスト膜を剥離する。次に、全面に、例えばスピンコート法により、フォトレジスト膜図示せずを形成する。次に、フォトリソグラフィ技術を用い、PMOSトランジスタ形成領域4を露出する開口部図示せずをフォトレジスト膜に形成する。次に、例えばイオン注入法により、フォトレジスト膜をマスクとして、N型のドーパント不純物を半導体基板10内に導入することにより、N型ウェル図示せずを形成する。N型のドーパント不純物としては、例えばリンPを用いる。イオン注入条件は、例えば以下の通りとする。加速エネルギーは、例えば300keV程度とする。ドーズ量は、例えば5.0×1013cm-2程度とする。次に、例えばイオン注入法により、フォトレジスト膜をマスクとしてN型のドーパント不純物を半導体基板10内に導入することにより、閾値電圧制御層図示せずを形成する。N型のドーパント不純物としては、例えば砒素Asを用いる。イオン注入条件は、例えば以下の通りとする。加速エネルギーは、例えば100keV程度とする。ドーズ量は、例えば1.0×1013cm-2程度とする。次に、例えばアッシングにより、フォトレジスト膜を剥離する。次に、半導体基板10内に導入されたドーパント不純物を活性化するための熱処理を行う。熱処理温度は、例えば1000°C程度とする。熱処理時間は、例えば10秒程度とする。次に、犠牲酸化膜18をエッチング除去する。次に、図1bに示すように、例えば熱酸化法により、膜厚1.0nm程度のシリコン酸化膜のゲート絶縁膜20を形成する。次に、例えばCVD法により、膜厚100nmのポリシリコン膜22を形成する。次に、例えばCVD法により、膜厚50nmのシリコン酸化膜24を形成する。シリコン酸化膜24は、ハードマスクとなるものである。次に、全面に、例えばスピンコート法により、フォトレジスト膜図示せずを形成する。次に、フォトリソグラフィ技術を用い、フォトレジスト膜をゲート電極ゲート配線22の平面形状にパターニングする。次に、フォトレジスト膜及びハードマスク24をマスクとして、ポリシリコン膜22をエッチングする。これにより、ポリシリコン膜のゲート電極22を形成する。次に、例えばアッシングにより、フォトレジスト膜を剥離する。次に、ハードマスク24をエッチング除去する図2a参照。次に、図2bに示すように、例えばCVD法により、膜厚10nm程度のシリコン窒化膜28を形成する。成膜温度は、例えば550°C程度とする。次に、シリコン窒化膜28を異方性エッチングする。これにより、ゲート電極22の側壁部分に、シリコン窒化膜のサイドウォール絶縁膜28が形成される図3a参照。次に、全面に、例えばスピンコート法により、フォトレジスト膜図示せずを形成する。次に、フォトリソグラフィ技術を用い、NMOSトランジスタ形成領域2を露出する開口部図示せずをフォトレジスト膜に形成する。次に、サイドウォール絶縁膜28が形成されたゲート電極22とフォトレジスト膜とをマスクとし、例えばイオン注入法により、N型のドーパント不純物を半導体基板10内に導入する。これにより、サイドウォール絶縁膜28が形成されたゲート電極22の両側における半導体基板10内にN型のエクステンション領域低濃度拡散層30が形成される。イオン注入条件は、例えば以下の通りとする。ドーパント不純物として例えば砒素Asを用いる場合、加速エネルギーは例えば1keV程度とし、ドーズ量は例えば1.0×1015cm-2程度とする。次に、例えばアッシングにより、フォトレジスト膜を剥離する。次に、全面に、例えばスピンコート法により、フォトレジスト膜図示せずを形成する。次に、フォトリソグラフィ技術を用い、PMOSトランジスタ形成領域4を露出する開口部図示せずをフォトレジスト膜に形成する。次に、サイドウォール絶縁膜28が形成されたゲート電極22とフォトレジスト膜とをマスクとし、例えばイオン注入法により、P型のドーパント不純物を半導体基板10内に導入する。これにより、サイドウォール絶縁膜28が形成されたゲート電極22の両側における半導体基板10内に、P型のエクステンション領域低濃度拡散層32が形成される図3b参照。イオン注入条件は、例えば以下の通りとする。ドーパント不純物として例えばBを用いる場合、加速エネルギーは例えば0.3keV程度とし、ドーズ量は例えば1.0×1015cm-2程度とする。次に、例えばアッシングにより、フォトレジスト膜を剥離する。次に、図4aに示すように、例えばCVD法により、膜厚30nm程度のシリコン窒化膜34を形成する。成膜温度は、例えば550°C程度とする。次に、図4bに示すように、シリコン窒化膜34を異方性エッチングする。これにより、側壁部分にサイドウォール絶縁膜28が形成されたゲート電極22の側壁部分に、シリコン窒化膜のサイドウォール絶縁膜34が形成される。即ち、シリコン窒化膜28とシリコン窒化膜34とを有する2層構造のサイドウォール絶縁膜36が、ゲート電極22の側壁部分に形成される。次に、全面に、例えばスピンコート法により、フォトレジスト膜図示せずを形成する。次に、フォトリソグラフィ技術を用い、NMOSトランジスタ形成領域2を露出する開口部図示せずをフォトレジスト膜に形成する。次に、サイドウォール絶縁膜36が形成されたゲート電極22とフォトレジスト膜とをマスクとし、例えばイオン注入法により、N型のドーパント不純物を半導体基板10内に導入する。これにより、サイドウォール絶縁膜36が形成されたゲート電極22の両側における半導体基板10内に、N型の高濃度拡散層38が形成される。高濃度拡散層38は、エクステンション領域30より深く形成される。イオン注入条件は、例えば以下の通りとする。ドーパント不純物として例えばPを用いる場合、加速エネルギーは例えば8keV程度とし、ドーズ量は例えば5.0×1015m-2程度とする。N型のエクステンション領域30とN型の高濃度拡散層38とにより、NMOSトランジスタ46のソース/ドレイン拡散層40が形成される。次に、例えばアッシングにより、フォトレジスト膜を剥離する。次に、全面に、例えばスピンコート法により、フォトレジスト膜図示せずを形成する。次に、フォトリソグラフィ技術を用い、PMOSトランジスタ形成領域4を露出する開口部図示せずをフォトレジスト膜に形成する。次に、サイドウォール絶縁膜36が形成されたゲート電極22とフォトレジスト膜とをマスクとし、例えばイオン注入法により、P型のドーパント不純物を半導体基板10内に導入する。これにより、サイドウォール絶縁膜36が形成されたゲート電極22の両側における半導体基板10内に、P型の高濃度拡散層42が形成される。高濃度拡散層42は、エクステンション領域32より深く形成される。イオン注入条件は、例えば以下の通りとする。ドーパント不純物として例えばBを用いる場合、加速エネルギーは例えば3keV程度とし、ドーズ量は例えば5.0×1015cm-2程度とする。P型のエクステンション領域32とP型の高濃度拡散層42とにより、PMOSトランジスタ48のソース/ドレイン拡散層44が形成される図5a参照。次に、例えばアッシングにより、フォトレジスト膜を剥離する。次に、スパイクアニールsRTA、spikeRapidThermalAnnealingを以下のように複数回行う。ここでは、例えばスパイクアニールを以下のように2回行う。まず、第1回目のスパイクアニールを行う図5b参照。第1回目のスパイクアニールにおける最高温度は、第1の温度とする。第1の温度は、例えば1000°C程度とする。スパイクアニールは、所定値以上の昇温レートで所定の温度まで昇温させた後、直ちに降温させる熱処理である。スパイクアニールにおける昇温レートは、50~350°C/秒の範囲内である。また、スパイクアニールにおける降温レートは、20~200°C/秒の範囲内である。スパイクアニールにおけるアニール時間は、秒オーダーである。スパイクアニールの熱源としては、例えばハロゲンランプが用いられる。ハロゲンランプとしては、例えばタングステンランプが用いられる。図7は、スパイクアニールとミリ秒アニールMSA、MilliSecondAnnealingとにおける基板温度の変化を示すグラフである。図7における横軸は、時間を示している。図7における縦軸は、基板温度を示している。図7から分かるように、スパイクアニールにおけるアニール時間は、秒オーダーである。スパイクアニールは、例えば、設定温度よりも50°C低い温度から設定温度ピーク温度まで基板温度が上昇し、更に設定温度よりも50°C低い温度まで基板温度が低下するまでの時間をレジデンスタイムと定義した場合に、レジデンスタイムが1秒以上、3秒以下となるアニール方法である。図7から分かるように、ミリ秒アニールにおけるアニール時間は、ミリ秒オーダーである。ミリ秒アニールとしては、Xeフラッシュランプ等を用いたフラッシュランプアニールFLA、FlashLampAnnealingや、CO2レーザを用いたレーザスパイクアニールLSA、LaserSpikeAnnealingがある。ミリ秒アニールは、昇温レートや降温レートがスパイクアニールと比べて極めて高い。このように、スパイクアニールは、ミリ秒アニールとは全く異なるものである。次に、第2回目のスパイクアニールを行う図6a参照。第2回目のスパイクアニールにおける最高温度は、第2の温度とする。第2の温度は、例えば1010°C程度とする。こうして、ソース/ドレイン拡散層40を形成した後に、スパイクアニールが例えば2回行われる。これにより、ソース/ドレイン拡散層40に導入されたドーパント不純物が活性化される。こうして、NMOSトランジスタ形成領域2内に、ゲート電極22とソース/ドレイン拡散層40とを有するNMOSトランジスタ46が形成される。また、PMOSトランジスタ形成領域4内に、ゲート電極22とソース/ドレイン拡散層44とを有するPMOSトランジスタ48が形成される。次に、例えばフッ酸を用いてクリーニングを行う。次に、例えばスパッタリング法により、膜厚20nm程度のニッケル膜を形成する。次に、熱処理を行うことにより、ニッケル膜とソース/ドレイン拡散層40,44の上部とを反応させるとともに、ニッケル膜とゲート電極22の上部とを反応させる。これにより、ソース/ドレイン拡散層40,44の上部及びゲート電極22の上部に、例えばニッケルシリサイドのシリサイド膜50が形成される。熱処理温度は、例えば250°C程度とする。熱処理時間は、例えば30秒程度とする。次に、例えば硫酸を用い、未反応のニッケル膜をエッチング除去する。次に、シリサイド膜50に対して更に熱処理を行う図6b参照。熱処理温度は、例えば400°C程度とする。熱処理時間は、例えば30秒程度とする。この後、層間絶縁膜図示せずや多層配線構造図示せず等が形成される。こうして、本実施形態による半導体装置が製造される。評価結果次に、本実施形態による半導体装置の製造方法の評価結果を図8乃至図13を用いて説明する。図8は、ロールオフ特性を示すグラフである。図8における横軸は、ゲート長Lgを示している。図8における縦軸は、閾値電圧Vthを示している。図8における×印は、比較例1による半導体装置の製造方法の場合を示している。図8における●印は、実施例1、即ち、本実施形態による半導体装置の製造方法の場合を示している。比較例1では、ソース/ドレイン拡散層を形成した後にスパイクアニールを1回のみ行った。比較例1で行ったスパイクアニールにおける最高温度ピーク温度は、1015°Cとした。実施例1では、ソース/ドレイン拡散層を形成した後にスパイクアニールを2回行った。第1回目のスパイクアニールにおける最高温度は、1000°Cとした。第2回目のスパイクアニールにおける最高温度は、1010°Cとした。比較例1,実施例1のいずれにおいても、最高温度まで昇温した後、直ちに降温させた。図8から分かるように、ロールオフ特性については、実施例1と比較例1との間には大きな相違は存在しない。このことから、本実施形態のようにソース/ドレイン拡散層40,44を形成した後にスパイクアニールを複数回行っても、ロールオフ特性に悪影響を及ぼさないことが分かる。図9は、Ion-Ioff特性を示すグラフである。図9における横軸は、規格化されたオン電流Ionを示している。図9における縦軸は、オフ電流Ioffを示している。図9における×印は、比較例1による半導体装置の製造方法の場合を示している。図9における●印は、実施例1、即ち、本実施形態による半導体装置の製造方法の場合を示している。図9に示すIon-Ioff特性を測定する際には、ゲートの電位を1.0V、ドレインの電位を1.0V、ソースの電位を0Vとした。図9から分かるように、実施例1では、比較例1に対して、オン電流が約5程度上昇している。このことから、本実施形態によれば、トランジスタのオン電流を向上し得ることが分かる。図10は、Idlin-Ioff特性との関係を示すグラフである。Idlinは、線形領域におけるドレイン電流のことである。図10における横軸は、規格化された線形ドレイン電流Idlinを示している。図10における縦軸は、オフ電流Ioffを示している。図10における×印は、比較例1による半導体装置の製造方法の場合を示している。図10における●印は、実施例1、即ち、本実施形態による半導体装置の製造方法の場合を示している。図10から分かるように、実施例1では、比較例1に対して、線形領域におけるドレイン電流が約7程度上昇している。このことから、本実施形態によれば、線形領域におけるドレイン電流を向上し得ることが分かる。図11は、相互コンダクタンスを示すグラフである。図11aは、ゲート長が35nmの場合を示している。図11bは、ゲート長が110nmの場合を示している。図11a及び図11bにおける横軸は、ゲート電圧Vgと閾値電圧Vthとの差Vg-Vthを示している。図11a及び図11bにおける縦軸は、規格化された相互コンダクタンスGmを示している。図11a及び図11bにおける×印は、比較例1による半導体装置の製造方法の場合を示している。図11a及び図11bにおける●印は、実施例1、即ち、本実施形態による半導体装置の製造方法の場合を示している。図11aから分かるように、実施例1では、比較例1に対して、相互コンダクタンスが約12程度上昇している。図11bから分かるように、実施例1では、比較例1に対して、相互コンダクタンスが約2程度上昇している。図12は、ゲート長と相互コンダクタンスとの関係を示すグラフである。図12における横軸は、ゲート長Lgを示している。図12における縦軸は、規格化された相互コンダクタンスGmを示している。図12における×印は、比較例1による半導体装置の製造方法の場合を示している。図12における●印は、実施例1、即ち、本実施形態による半導体装置の製造方法の場合を示している。図12から分かるように、いずれのゲート長においても、実施例1では、比較例1に対して相互コンダクタンスが上昇している。しかも、実施例1における相互コンダクタンスは、ゲート長が短くなるほど、比較例1に対して上昇している。このことから、本実施形態による半導体装置の製造方法は、ゲート長が短い場合により効果的であることが分かる。図13は、ゲート長と総寄生抵抗との関係を示すグラフである。図13における横軸は、ゲート長Lgを示している。図13における縦軸は、規格化された総寄生抵抗Rtotalを示している。図13における×印は、比較例1による半導体装置の製造方法の場合を示している。図13における●印は、実施例1、即ち、本実施形態による半導体装置の製造方法の場合を示している。図13においては、実施例1,比較例1の測定結果のプロットに対する近似直線がそれぞれ示されている。縦軸の接片は、総寄生抵抗Rtotalからチャネル抵抗の分を除外した抵抗値を示す。図13から分かるように、総寄生抵抗からチャネル抵抗を除外したものの抵抗値は、実施例1では、比較例1に対して約15低くなっている。このことから、本実施形態によれば、ソース/ドレインにおける寄生抵抗を大幅に低減し得ることが分かる。このように本実施形態によれば、ソース/ドレイン拡散層40,44を形成した後にスパイクアニールを複数回行うため、ソース/ドレインにおける寄生抵抗を十分に低減することができる。従って、本実施形態によればトランジスタのオン電流や線形ドレイン電流等を向上することができ、ひいては、良好な動作特性を有する半導体装置を提供することができる。[第2実施形態]第2実施形態による半導体装置の製造方法を図14乃至図19を用いて説明する。図14乃至図15は、本実施形態による半導体装置の製造方法を示す工程断面図である。図1乃至図13に示す第1実施形態による半導体装置の製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。本実施形態による半導体装置の製造方法は、ソース/ドレイン拡散層を形成した後に行う第1回目のスパイクアニールを比較的低い温度で行い、第2回目のスパイクアニールを比較的高い温度で行うものである。まず、素子分離領域14を形成する工程からソース/ドレイン拡散層40,44を形成する工程までは、図1a乃至図5aを用いて上述した第1実施形態による半導体装置の製造方法と同様であるため、説明を省略する図14a参照。次に、スパイクアニールを以下のように複数回行う。ここでは、例えばスパイクアニールを以下のように2回行う。まず、第1回目のスパイクアニールを行う図14b参照。第1回目のスパイクアニールにおける最高温度は、比較的低い第1の温度とする。第1の温度は、例えば900°C程度とする。次に、第2回目のスパイクアニールを行う図15a参照。第2回目のスパイクアニールにおける最高温度は、第1の温度より高い第2の温度とする。第2の温度は、例えば1025°C程度とする。こうして、ソース/ドレイン拡散層40,44を形成した後に、比較的低い温度で第1回目のスパイクアニールが行われ、この後、比較的高い温度で第2回目のスパイクアニールが行われる。次に、図6bを用いて上述した第1実施形態による半導体装置の製造方法と同様にして、シリサイド膜50を形成する図15b参照。この後、層間絶縁膜図示せずや多層配線構造図示せず等が形成される。こうして、本実施形態による半導体装置が製造される。評価結果次に、本実施形態による半導体装置の製造方法の評価結果を図16乃至図19を用いて説明する。図16は、ロールオフ特性を示すグラフである。図16における横軸は、ゲート長Lgを示している。図16における縦軸は、閾値電圧Vthを示している。図16における×印は、比較例2による半導体装置の製造方法の場合を示している。図16における△印は、比較例3による半導体装置の製造方法の場合を示している。図16における●印は、実施例2、即ち、本実施形態による半導体装置の製造方法の場合を示している。比較例2では、ソース/ドレイン拡散層を形成した後にスパイクアニールを1回行った。スパイクアニールにおける最高温度ピーク温度は、1025°Cとした。比較例3では、ソース/ドレイン拡散層を形成した後にスパイクアニールを2回行った。第1回目のスパイクアニールにおける最高温度は、1025°Cとした。第2回目のスパイクアニールにおける最高温度は、900°Cとした。即ち、比較例3では、第1回目のスパイクアニールを比較的高い温度で行い、第2回目のスパイクアニールを比較的低い温度で行った。実施例2では、ソース/ドレイン拡散層40,44を形成した後にスパイクアニールを2回行った。第1回目のスパイクアニールにおける最高温度は、900°Cとした。第2回目のスパイクアニールにおける最高温度は、1025°Cとした。即ち、実施例3では、第1回目のスパイクアニールを比較的低い温度で行い、第2回目のスパイクアニールを比較的高い温度で行った。比較例2,3及び実施例2のいずれにおいても、最高温度まで昇温した後、直ちに降温させた。図16から分かるように、ロールオフ特性については、実施例2と比較例2,3との間には大きな相違は存在しない。このことから、本実施形態のように、第1回目のスパイクアニールの最高温度を比較的低く設定し、第2回目のスパイクアニールにおける最高温度を比較的高く設定しても、ロールオフ特性に悪影響を及ぼさないことが分かる。図17は、Ion-Ioff特性を示すグラフである。図17における横軸は、規格化されたオン電流Ionを示している。図17における縦軸は、オフ電流Ioffを示している。図17における×印は、比較例2による半導体装置の製造方法の場合を示している。図17における△印は、比較例3による半導体装置の製造方法の場合を示している。図17における●印は、実施例2、即ち、本実施形態による半導体装置の製造方法の場合を示している。図17に示すIon-Ioff特性を測定する際には、ゲートの電位を1.0V、ドレインの電位を1.0V、ソースの電位を0Vとした。図17から分かるように、実施例2では、比較例2,3に対して、オフ電流が低下している。図18は、Idlin-Ioff特性との関係を示すグラフである。図18における横軸は、規格化された線形領域におけるドレイン電流Idlinを示している。図18における縦軸は、オフ電流Ioffを示している。図18における×印は、比較例2による半導体装置の製造方法の場合を示している。図18における△印は、比較例3による半導体装置の製造方法の場合を示している。図18における●印は、実施例2、即ち、本実施形態による半導体装置の製造方法の場合を示している。図18から分かるように、実施例2では、比較例2,3に対して、線形領域におけるオフ電流が低下している。図17及び図18から、本実施形態によれば、トランジスタのオフ電流を低減し得ることが分かる。図19は、接合リーク電流を示すグラフである。図19における横軸は、規格化されたオン電流を示している。図19における縦軸は、接合リーク電流を示している。図19における×印は、比較例1による半導体装置の製造方法の場合を示している。図19における△印は、比較例3による半導体装置の製造方法の場合を示している。図19における●印は、実施例2、即ち、本実施形態による半導体装置の製造方法の場合を示している。図19から分かるように、実施例2では、比較例2,比較例3に対して接合リーク電流が60程度低減されている。このことから、本実施形態によれば、トランジスタの接合リーク電流を大幅に低減し得ることが分かる。接合リーク電流の低減は、スタンバイ時における消費電力の低減に寄与する。本実施形態において接合リーク電流が低減されるのは、以下のような理由によるものと考えられる。即ち、本実施形態では、ソース/ドレイン拡散層40,44を形成した後に行われる第1回目のスパイクアニールが、比較的低い温度で行われる。比較的低い温度で行われる第1回目のスパイクアニールは、イオン注入の際に生じた結晶欠陥を低減するのに寄与すると考えられる。一方、第2回目のスパイクアニールは、比較的高い温度で行われる。比較的高い温度で行われる第2回目のスパイクアニールは、ソース/ドレイン拡散層に導入したドーパント不純物を十分に活性化するのに寄与すると考えられる。比較的高い温度での第2回目のスパイクアニールを行う前に、第1回目のスパイクアニールにより結晶欠陥を十分に低減しておくため、本実施形態では接合リーク電流を大幅に低減し得ると考えられる。なお、比較例3において接合リーク電流が低減されていないのは、結晶欠陥が低減されていない状態で、比較的高い温度のスパイクアニールを行うためと考えられる。比較例3のように比較的高い温度でスパイクアニールを行った後に、比較的低い温度でスパイクアニールを行っても、接合リーク電流を低減することはできない。このように本実施形態によれば、ソース/ドレイン拡散層40,44を形成した後に行う第1回目のスパイクアニールを比較的低い温度で行い、第2回目のスパイクアニールを比較的高い温度で行う。このため、本実施形態では、イオン注入の際に生じた結晶欠陥が第1回目のスパイクアニールにより低減された状態で、第2回目のスパイクアニールによりドーパント不純物が十分に活性化されると考えられる。このため、本実施形態によれば、接合リーク電流を低減することができ、スタンバイ時における消費電力の低い半導体装置を提供することができる。[第3実施形態]第3実施形態による半導体装置の製造方法を図20乃至図22を用いて説明する。図20乃至図22は、本実施形態による半導体装置の製造方法を示す工程断面図である。図1乃至図19に示す第1又は第2実施形態による半導体装置の製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。本実施形態による半導体装置の製造方法は、ソース/ドレイン拡散層40,44を形成した後に行う第1回目のスパイクアニールを比較的低い温度で行い、第1回目のスパイクアニールより高い温度で第2回目及び第3回目のスパイクアニールを行うものである。まず、素子分離領域14を形成する工程からソース/ドレイン拡散層40,44を形成する工程までは、図1a乃至図5aを用いて上述した第1実施形態による半導体装置の製造方法と同様であるため、説明を省略する図20a参照。次に、スパイクアニールを以下のように複数回行う。ここでは、例えばスパイクアニールを以下のように2回行う。まず、第1回目のスパイクアニールを行う図20b参照。第1回目のスパイクアニールにおける最高温度は、比較的低い第1の温度とする。第1の温度は、例えば900°C程度とする。次に、第2回目のスパイクアニールを行う図21a参照。第2回目のスパイクアニールにおける最高温度は、第1の温度より高い第2の温度とする。第2の温度は、例えば1000°C程度とする。次に、第3回目のスパイクアニールを行う図21b参照。第3回目のスパイクアニールにおける最高温度は、第1の温度より高い第3の温度とする。第3の温度は、例えば1010°C程度とする。こうして、ソース/ドレイン拡散層40,44を形成した後に比較的低い温度で第1回目のスパイクアニールが行われ、第1回目のスパイクアニールより高い温度で第2回目及び第3回目のスパイクアニールが行われる。次に、図6bを用いて上述した第1実施形態による半導体装置の製造方法と同様にして、シリサイド膜50を形成する図22参照。この後、層間絶縁膜図示せずや多層配線構造図示せず等が形成される。こうして、本実施形態による半導体装置が製造される。本実施形態では、ソース/ドレイン拡散層40,44を形成した後に比較的低い温度で第1回目のスパイクアニールを行う。比較的低い温度で行われる第1回目のスパイクアニールは、イオン注入の際に生じた結晶欠陥を低減するのに寄与すると考えられる。第2回目のスパイクアニールは、比較的高い温度のアニールであるため、ソース/ドレイン拡散層40,44に導入したドーパント不純物を活性化するのに寄与する。第3回目のスパイクアニールは、比較的高い温度のアニールであるため、ソース/ドレイン拡散層40,44に導入したドーパント不純物を更に活性化するのに寄与する。比較的高い温度で第2回目のスパイクアニールと第3回目のスパイクアニールとが行われるため、ソース/ドレイン拡散層40,44に導入されたドーパント不純物が十分に活性化される。第2回目及び第3回目のスパイクアニールは、第1回目の比較的低い温度でのスパイクアニールにより結晶欠陥が十分に低減された状態で行われる。このため、本実施形態では、結晶欠陥が低減されるとともに、ソース/ドレインにおける寄生抵抗が十分に低減される。従って、本実施形態によれば、接合リーク電流を低減するとともに、トランジスタのオン電流や線形ドレイン電流等を十分に向上することができ、ひいては、より良好な電気的特性を有する半導体装置を提供することができる。[変形実施形態]上記実施形態に限らず種々の変形が可能である。例えば、第1実施形態では、第2回目のスパイクアニールにおける最高温度ピーク温度を第1回目のスパイクアニールにおける最高温度より高く設定する場合を例に説明したが、これに限定されるものではない。例えば、第1実施形態において、第2回目のスパイクアニールにおける最高温度が、第1回目のスパイクアニールにおける最高温度以下であってもよい。この場合にも、スパイクアニールが複数回行われることには変わりがないため、ソース/ドレインにおける寄生抵抗を低減することができ、トランジスタのオン電流や線形ドレイン電流等を十分に向上することができる。また、第3実施形態では、第1回目のスパイクアニールにおける最高温度を900°Cとし、第2回目のスパイクアニールにおける最高温度を1000°Cとし、第3回目のスパイクアニールにおける最高温度を1010°Cとしたが、これに限定されるものではない。例えば、第3回目のスパイクアニールの最高温度が、第2回目のスパイクアニールの最高温度以下であってもよい。この場合にも、比較的高い温度でのスパイクアニールが複数回行われることには変わりがないため、ソース/ドレインにおける寄生抵抗を低減することができ、トランジスタのオン電流や線形ドレイン電流等を十分に向上することができる。第1回目のスパイクアニールに比較的低い温度で行われるため、結晶欠陥を低減することができ、接合リーク電流を低減することができる。"