多層配線層と、前記多層配線層中に設けられたTEGと、を備え、前記TEGは、前記多層配線層中の第1絶縁膜の表層に埋め込まれた下層導体パターンと、前記第1絶縁膜上及び前記下層導体パターン上に形成された第2絶縁膜と、前記第2絶縁膜の表層に埋め込まれ、又は前記第2絶縁膜上に形成され、それぞれが同一の前記下層導体パターンに対向する複数の上層導体パターンと、を有する半導体装置。前記多層配線層には電極パッドが設けられており、異なる複数の前記TEGが、前記電極パッドに対して並列に接続している請求項1に記載の半導体装置。多層配線層と、前記多層配線層中に設けられたTEGと、を備え、前記TEGは、前記多層配線層中の第1絶縁膜の表層に埋め込まれた下層導体パターンと、前記第1絶縁膜上及び前記下層導体パターン上に形成された第2絶縁膜と、前記第2絶縁膜の表層に埋め込まれ、又は前記第2絶縁膜上に形成され、それぞれが同一の前記下層導体パターンに対向する複数の上層導体パターンと、前記第2絶縁膜内に位置しており、前記複数の上層導体パターンそれぞれに対して設けられ、前記上層導体パターンを前記下層導体パターンに接続するビアと、を有する半導体装置。前記多層配線層には電極パッドが設けられており、異なる複数の前記TEGが、前記電極パッドに対して直列に接続している請求項3に記載の半導体装置。前記複数の上層導体パターンは、平面視で前記下層導体パターンの中心を通る直線に沿って並んでいる請求項1乃至4のいずれか一項に記載の半導体装置。多層配線層における第1絶縁膜の表層に埋め込まれた下層導体パターンと、前記第1絶縁膜上及び前記下層導体パターン上に形成された第2絶縁膜と、前記第2絶縁膜の表層に埋め込まれ、又は前記第2絶縁膜上に形成され、それぞれが同一の前記下層導体パターンに対向する複数の上層導体パターンと、を含み、各前記上層導体パターンは、前記下層導体パターンと、前記第2絶縁膜とによって互いに異なる容量素子を形成している半導体装置。第1絶縁膜に、スクライブ線内に位置する下層導体パターンを埋め込み、かつチップ領域内に位置する下層溝配線を埋め込む工程と、前記下層導体パターン上および前記下層溝配線上に、層間絶縁膜を成膜する工程と、前記層間絶縁膜上または前記層間絶縁膜内に、前記下層導体パターンと対向するように複数の上層導体パターンを形成する工程と、前記スクライブ線内に形成した前記下層導体パターン、前記層間絶縁膜、前記上層導体パターンをTEGとして用い、前記TEGを検査することによって、前記下層溝配線を評価する工程と、を含む半導体装置の製造方法。第1絶縁膜に、スクライブ線内に位置する下層導体パターンを埋め込み、かつチップ領域内に位置する下層溝配線を埋め込む工程と、前記下層導体パターン上および前記下層溝配線上に、層間絶縁膜を成膜する工程と、前記層間絶縁膜中に複数のビアを設ける工程と、前記複数のビアによって、前記下層導体パターンを接続する複数の上層導体パターンを形成する工程と、前記スクライブ線内に形成した前記下層導体パターン、前記複数のビア、前記複数の上層導体パターンをTEGとして用い、前記TEGを検査することによって、前記下層溝配線を評価する工程と、を含む半導体装置の製造方法。溝配線に生じるディッシングやエロージョンが配線構造に及ぼす影響を簡便に評価できる半導体装置が必要である。本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。代表的な実施の形態による半導体装置は、多層配線層中に設けられたTEGを備え、上記TEGは、上記多層配線層中の第1絶縁膜の表層に埋め込まれた下層導体パターンと、上記第1絶縁膜上及び上記下層導体パターン上に形成された第2絶縁膜と、上記第2絶縁膜の表層に埋め込まれ、又は上記第2絶縁膜上に形成され、それぞれが同一の上記下層導体パターンに対向する複数の上層導体パターンと、を有する。本発明の別の実施形態によれば、本発明によれば、多層配線層中に設けられたTEGと、上記多層配線層中の第1絶縁膜に埋め込まれた下層溝配線と、を備え、上記TEGは、上記第1絶縁膜の表層に埋め込まれた下層導体パターンと、上記第1絶縁膜上及び上記下層導体パターン上に形成された第2絶縁膜と、上記第2絶縁膜の表層に埋め込まれ、又は上記第2絶縁膜上に形成され、それぞれが同一の上記下層導体パターンに対向する複数の上層導体パターンと、上記第2絶縁膜内に位置しており、上記複数の上層導体パターンそれぞれに対して設けられ、上記上層導体パターンを上記下層導体パターンに接続するビアと、を有する半導体装置が提供される。また本発明の別の実施形態によれば、多層配線層における第1絶縁膜の表層に埋め込まれた下層導体パターンと、上記第1絶縁膜上及び上記下層導体パターン上に形成された第2絶縁膜と、上記第2絶縁膜の表層に埋め込まれ、又は上記第2絶縁膜上に形成され、それぞれが同一の上記下層導体パターンに対向する複数の上層導体パターンと、を含み、各上記上層導体パターンは、上記下層導体パターンと、上記第2絶縁膜とによって互いに異なる容量素子を形成している半導体装置が提供される。また本発明の別の実施形態によれば、第1絶縁膜に、スクライブ線内に位置する下層導体パターンを埋め込み、かつチップ領域内に位置する下層溝配線を埋め込む工程と、上記下層導体パターン上および上記下層溝配線上に、層間絶縁膜を成膜する工程と、上記層間絶縁膜上または上記層間絶縁膜内に、上記下層導体パターンと対向するように複数の上層導体パターンを形成する工程と、上記スクライブ線内に形成した上記下層導体パターン、上記層間絶縁膜、上記上層導体パターンをTEGとして用い、上記TEGを検査することによって、上記下層溝配線を評価する工程と、を含む半導体装置の製造方法が提供される。また本発明の別の実施形態によれば、第1絶縁膜に、スクライブ線内に位置する下層導体パターンを埋め込み、かつチップ領域内に位置する下層溝配線を埋め込む工程と、上記下層導体パターン上および上記下層溝配線上に、層間絶縁膜を成膜する工程と、上記層間絶縁膜中に複数のビアを設ける工程と、上記複数のビアによって、上記下層導体パターンを接続する複数の上層導体パターンを形成する工程と、上記スクライブ線内に形成した上記下層導体パターン、上記複数のビア、上記複数の上層導体パターンをTEGとして用い、上記TEGを検査することによって、上記下層溝配線を評価する工程と、を含む半導体装置の製造方法が提供される。本発明によれば、TEGを用いることによって、上層導体パターンと下層溝配線との距離の分布を求めることができる。この時、TEG内に設けられた下層溝配線と、半導体チップ内に設けた下層溝配線は、同時に形成され、かつ同一層に設けられている。このため、TEGを評価することにより、下層溝配線に形成したディッシングの深さの傾向を知ることができる。本発明によれば、溝配線に生じるディッシングやエロージョンが配線構造に及ぼす影響を簡便に評価できる。以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。第1の実施形態図1は、aは本実施形態に係る配線評価方法の一例を示す図、bはaに示したA領域の拡大図である。図1aに示すように、半導体ウェハには、複数のチップ領域30が設けられている。そして、チップ領域30の間にはスクライブ線50が設けられている。TEG200は、スクライブ線50内に配置されている。本実施形態に係る半導体装置において、多層配線層は、基板に設置されたトランジスタの上に配されている。また、多層配線層上部には複数の電極パッドPADを有した構成となっている。また、図1bに示すように、チップ領域30内にも、下層導体パターン1と同じ層構造を有する下層溝配線2が設けられている。下層溝配線2は、下層導体パターン1と同一層に設けられている。これによって、TEG200の電気特性を検査した場合、チップ領域30に配された下層溝配線2における配線構造が、正常に形成されているかどうか評価出来る。さらに下層導体パターン1は、下層溝配線2と同じ幅を有する配線構造を有していることが好ましい。図2は、本実施形態に係るTEG200の断面図である。TEG200は、多層配線層中に設けられている。また、多層配線層中の第1絶縁膜80に埋め込まれた下層導体パターン1を備えている。TEG200は、第1絶縁膜80の表層に埋め込まれた下層導体パターン1と、第1絶縁膜80上及び下層導体パターン1上に形成された第2絶縁膜20と、それぞれが同一の下層導体パターン1に対向する複数の上層導体パターン10と、を有している。なお、上層導体パターン10は、第2絶縁膜20の表層に埋め込まれていても良いし、第2絶縁膜20上に形成されていても良い。なお、1つの上層導体パターン10、下層導体パターン1、および第2絶縁膜20は、1つの容量素子を形成している。TEG200は、上層導体パターン10を複数有しているため、複数の容量素子を有することになる。これら複数の容量素子は、多層配線層に設けられた電極パッドと接続している。また、複数のTEG200が同一層に形成されていても良い。このとき、複数の各TEG200において同じ位置に設けられた各上層導体パターン10は、それぞれ同じ電極パッドに接続している。さらに、これら複数のTEG200は、電気パッドに対して並列に接続していることが好ましい。図3は、本実施形態に係るTEGの平面図である。図3では第2絶縁膜20は省略し、上層導体パターン10と下層導体パターン1との平面視上の位置関係が分かるように図示されている。下層導体パターン1に形成されたディッシング形状の深さは、下層導体パターン1の端部であるほど小さく、中心部に近づくほど大きくなることが多い図2矢印。さらに、下層導体パターン1に生じたディッシング形状の深さの最大値は、下層導体パターン1の幅が広がるほど大きくなる。このため、TEG200において、複数の上層配線10は、平面視で下層溝配線1の中心を通る直線に沿って設けられていることが好ましい。図4は、本実施形態に係るTEGの配線接続を説明するための断面図である。複数のTEG200は、電気パッドに対して並列に接続している。そして、各TEG200において、同一箇所に配された上層導体パターン10には同じ電気信号が入力される。また、各上層導体パターン10から出力された信号を出力するため、各TEG200における下層導体パターン1はPAD_Lに対して、並列に接続している。TEG200が並列に接続されることにより、複数のTEG200の内、互いに同一の場所に位置する容量素子の容量が積算される。そして、TEG200の数が多ければ多いほど、測定感度は向上する。これは、個々のTEG200における電気容量の和が、積算されることによって、大きくなるためである。図5-8は、本実施形態に係る半導体装置の製造方法を説明するための断面図である。図5の30はチップ内の一部領域を示し、50はTEG200近傍のみを示している。図5に示すように、まず、下地層間膜60を成膜し、その上に溝配線エッチング用ストッパ膜70と第1絶縁膜80を順次成膜する。TEG200は、チップ内に配置しても良いし、スクライブ領域に形成しても良い。次に、図6に示すように、第1絶縁膜80に対し、リソグラフィーとドライエッチングを行う。これによって、配線溝が形成される。次に、図7に示すように、各配線溝の内部および第1絶縁膜80上に、バリアメタルシードメタルを薄く成膜し、この膜を用いてめっき法により下層導体パターン1となる金属膜を成膜する。ここで用いる金属膜としては、銅等が用いられる。次に、第1絶縁膜80上に位置する金属膜を、CMP法を用いて除去する。これにより、50の領域に示すTEG200内の下層導体パターン1およびチップ内の一部領域30内の下層溝配線2が、それぞれ形成される。チップ内の下層溝配線2は、チップ内の配線として用いられる。次に、図8に示すように、下層導体パターン1および下層溝配線2を含む全面に第2絶縁膜20を成膜する。このとき、第2絶縁膜20の表層が平坦になるよう、必要に応じて第2絶縁膜20に対しCMP研磨を行う。また、第2絶縁膜20として成膜する材料は、シリコン基板SiO2やカーボンドープシリコン酸化膜SiOC等が用いられる。次に、スクライブ線50内に位置する第2絶縁膜20上に、あるいは第2絶縁膜に埋め込むように上層導体パターン10を形成する。上層導体パターン10は、ダマシン法により形成されてもよいし、例えば、Al層をパターニングすることにより形成されてもよい。次に、上層導体パターン10、および第2絶縁膜20上に必要な層数の配線層および電極パッドが形成される。このとき最上層の配線層には、電極パッドが形成される。次に、各電極パッド間PAD_L~PAD_1間、PAD_L~PAD_2間、PAD_L~PAD_3間等における下層導体パターン1と各上層導体パターン10間それぞれの、電気容量を測定する。次に、測定した各容量素子の電気容量から、下層導体パターン1と上層導体パターン10間の各層間距離を求める。これは、電気容量C=誘電率ε×測定部位の表面積S/下層導体パターン1と上層導体パターン10との層間距離Dの関係から求めることができる。すなわち、下層導体パターン1と各上層導体パターン10との間の電気容量が分かれば、上層導体パターン10が配置されている任意の箇所と下層導体パターン1との層間距離を求めることができる。このため、複数の上層導体パターン10それぞれと下層導体パターン1との各層間距離を求めることによって、下層導体パターン1と上層導体パターン10との層間距離の傾向が分かる。つまり、下層導体パターン1に生じたディッシング形状が分かる。これによって、チップ領域30に配された下層溝配線2が正しい配線構造を形成しているかどうか評価される。なお、下層導体パターン1上の第2絶縁膜20の厚さは、通常の層間絶縁膜厚評価装置例えばラムダエース等では評価できない。なぜなら、対象としている下層導体パターン1のサイズが~数十μm程度以下のサイズであり、平面空間内での空間分解能が不足するからである。次に、本実施形態に係る半導体装置の効果について説明する。TEG200を形成している各容量素子の電気容量を検査することで、容量素子を形成している各上層導体パターン10と下層導体パターン1との間の層間距離を求めている。このとき、求めた複数箇所の層間距離それぞれから、層間距離の傾向が分かる。このため、下層導体パターン1に形成したディッシングの深さの傾向が分かる。これによって、半導体チップ30内に配された下層溝配線2が正しい配線構造を形成しているかどうか評価される。第2の実施形態図9は、本実施形態に係るTEGの断面図である。図9に示すように、本実施形態に係る半導体装置は、第1の実施形態と、各上層導体パターン10と下層導体パターン1とがビア40を介して接続している点で異なる。ビア40は、第2絶縁膜に埋め込まれている。このため、本実施形態では第1の実施形態とは異なり、容量素子ではなく、ビア40が抵抗素子として機能している。図10は、本実施形態に係るTEGの平面図である。図10に示すように、本実施形態においても、複数の上層導体パターン10は、平面視で下層導体パターン1の中心を通る直線に沿って設けられていることが好ましい。ただし、本実施形態では、第1の実施形態とは異なり、2つの抵抗素子を1組として扱うため、2つの上層導体パターン10を1組として配している。なぜなら、上層導体パターン10aから信号が入力され、上層導体パターン10bから信号が出力されるように配線接続するからである。次に、本実施形態の半導体装置の製造方法におけるビア40の形成方法と、ビア40を用いた配線構造の評価工程について説明する。まず、スクライブ線50内に、下地層間膜60成膜し、その上に溝配線エッチング用ストッパ膜70と第1絶縁膜80を順次成膜する。このとき、チップ領域30においても、下地層間膜60、溝配線エッチング用ストッパ膜70、および第1絶縁膜80を順次成膜する。次に、スクライブ線50に、配線溝を形成する。この時、チップ領域30にも、配線溝を形成する。次に、各配線溝の内部および第1絶縁膜80上に、下層導体パターン1となる金属膜を成膜する。次に、第1絶縁膜80上に位置する金属膜を、CMP法を用いて除去する。これにより、下層導体パターン1および下層溝配線2が、それぞれ形成される。次に、下層導体パターン1および下層溝配線2を含む全面に第2絶縁膜20を成膜する。これらの形成方法は、第1の実施形態と同様である。次いで、第2絶縁膜20にビアホールを形成する。形成したビアホールに金属を埋め込むことによって、ビア40を形成する。このとき、ビアホールに埋め込む金属として、例えば、タングステンが用いられる。次に、上層導体パターン10を図10に示すように形成することで、下層導体パターン1と上層導体パターン10は、ビア40を介して電気的に接続される。なお、ビア40は、上層導体パターン10から下層導体パターン1まで、つまり、第2絶縁膜20表面から下層導体パターン1までの層間に設けられている。なお、ダマシン法を用いる場合、ビア40と上層導体パターン10は同一工程で形成されてもよい。次に、ビア40を用いた配線構造の評価工程について説明する。図11は、本実施形態に係るTEG200の配線接続を説明するための断面図である。図11に示すように、複数のTEG200が、電極パッドに対して直列に接続している。なお、これらのTEG200は、それぞれ、多層配線層における同一層に設けられている。具体的には、各TEG200において、各抵抗素子に同じ信号が入力されるように配線接続する。すなわち、PAD_2nnは1以上の整数から出た信号が上層導体パターン10aに入力され、下層導体パターン1を経由して上層導体パターン10bから出力される。次に、上層導体パターン10bから出力された信号が、他のTEG200において同一箇所に配された上層導体パターン10aに入力される。このような配線接続を、全てのTEG200に対して行う。最後に、上層導体パターン10bから出力された信号がPAD_2n-1nは1以上の整数に入力されるよう、上層導体パターン10bとPAD_2n-1は、接続している。なお、本実施形態においても、各上層導体パターン10と接続しているビア40それぞれの抵抗値を測定するにあたって、抵抗素子の数が多ければ多いほど、測定感度は向上する。これは、個々のTEG200におけるビア40の抵抗値の和が、積算されることによって、大きくなるためである。次に、図11に示すように配線接続されたTEG200において、異なる位置に配された各ビア40の抵抗を測定する。これによって、第2絶縁膜20表面から下層導体パターン1までの各層間距離を求めることが出来る。これは、抵抗R=抵抗率ρ×長さL/ビア40の断面積Aの関係から求めることが出来る。すなわち、複数設けられたビア40それぞれの抵抗が分かれば、ビア40と接続している各上層導体パターン10と下層導体パターン1の層間距離を求めることが出来る。このため、複数の各上層導体パターン10における、下層導体パターン1との層間距離を求めることによって、層間距離の傾向が分かる。これによって、下層導体パターン1に形成したディッシングの深さの傾向が分かる。これによって、チップ領域30に配された下層溝配線2が正しい配線構造を形成しているかどうか評価される。第3の実施形態図12は、本実施形態に係る半導体装置の断面図である。図12に示すように、本実施形態に係る半導体装置は、1つの下層導体パターン1と、複数の上層導体パターン10、第2絶縁膜20とによって複数の容量素子100を形成している。複数の容量素子100は互いに容量が少しずつ異なっている。このとき、下層導体パターン1は、配線構造を形成している。また、本実施形態に係る半導体装置は、TEG200と同じ構造である。ただし、容量素子の少なくとも1つは、電気回路の容量として使用される。以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。