アクティブエリアに配置された帯状の画素電極と、アクティブエリア外に配置された給電パッド、前記給電パッドから離間した除電パッド、前記給電パッド及び前記除電パッドのうちの一方に電気的に接続された第1パッド、前記第1パッドに隣接して第1パッド間隔で配置され前記給電パッド及び前記除電パッドのうちの他方に電気的に接続された第2パッド、及び、前記第2パッドに隣接して第1パッド間隔よりも大きな第2パッド間隔で配置された第3パッドと、を備えた第1基板と、アクティブエリアにおいて前記画素電極を挟んだ両側で前記画素電極と略平行に延出するとともにアクティブエリア外に延在し前記給電パッドに対向する共通電極と、アクティブエリアに対応して配置されたシールド電極と、を備えた第2基板と、前記第1基板と前記第2基板との間に保持された液晶層と、前記給電パッドと前記共通電極とを電気的に接続する第1導電部材と、前記除電パッドと前記シールド電極とを電気的に接続する第2導電部材と、を備えたことを特徴とする液晶表示装置。前記第1パッド、前記第2パッド、及び、前記第3パッドは、それぞれ略同等のパッド幅を有し、前記第2パッド間隔は、前記パッド幅以上の長さであることを特徴とする請求項1に記載の液晶表示装置。前記第1基板は、さらに、前記第1パッドに接続された第1接続配線と、前記第1接続配線に隣接して第1配線間隔で配置され前記第2パッドに接続された第2接続配線と、前記第2接続配線に隣接して第1配線間隔よりも大きな第2配線間隔で配置され前記第3パッドに接続された第3接続配線と、を備えたことを特徴とする請求項1または2に記載の液晶表示装置。前記第1基板は、さらに、前記第2パッドとの間で前記第1パッドを挟むように第1パッド間隔よりも大きな第3パッド間隔で配置された第4パッドを備えたことを特徴とする請求項1乃至3のいずれか1項に記載の液晶表示装置。前記シールド電極は、アクティブエリアの略全体に亘って配置されたことを特徴とする請求項1乃至4のいずれか1項に記載の液晶表示装置。アクティブエリアに配置された画素電極及び前記画素電極から離間した第1共通電極と、アクティブエリア外に配置され前記第1共通電極と電気的に接続された給電パッド、前記給電パッドから離間した除電パッド、前記給電パッド及び前記除電パッドのうちの一方に電気的に接続された第1パッド、前記第1パッドに隣接して第1パッド間隔で配置され前記給電パッド及び前記除電パッドのうちの他方に電気的に接続された第2パッド、及び、前記第2パッドに隣接して第1パッド間隔よりも大きな第2パッド間隔で配置された第3パッドと、を備えた第1基板と、アクティブエリアに対応して配置されたシールド電極と、を備えた第2基板と、前記第1基板と前記第2基板との間に保持された液晶層と、前記除電パッドと前記シールド電極とを電気的に接続する導電部材と、を備えたことを特徴とする液晶表示装置。前記第2基板は、さらに、帯状の前記画素電極を挟んだ両側で前記画素電極と略平行に延出するとともに前記第1共通電極と電気的に接続された第2共通電極を備えたことを特徴とする請求項6に記載の液晶表示装置。前記第1基板は、さらに、ゲート配線及びソース配線を備え、前記第1共通電極は、前記ゲート配線及び前記ソース配線と対向することを特徴とする請求項7に記載の液晶表示装置。本実施形態の目的は、製造歩留まりを改善することが可能な液晶表示装置を提供することにある。本実施形態によれば、アクティブエリアに配置された帯状の画素電極と、アクティブエリア外に配置された給電パッド、前記給電パッドから離間した除電パッド、前記給電パッド及び前記除電パッドのうちの一方に電気的に接続された第1パッド、前記第1パッドに隣接して第1パッド間隔で配置され前記給電パッド及び前記除電パッドのうちの他方に電気的に接続された第2パッド、及び、前記第2パッドに隣接して第1パッド間隔よりも大きな第2パッド間隔で配置された第3パッドと、を備えた第1基板と、アクティブエリアにおいて前記画素電極を挟んだ両側で前記画素電極と略平行に延出するとともにアクティブエリア外に延在し前記給電パッドに対向する共通電極と、アクティブエリアに対応して配置されたシールド電極と、を備えた第2基板と、前記第1基板と前記第2基板との間に保持された液晶層と、前記給電パッドと前記共通電極とを電気的に接続する第1導電部材と、前記除電パッドと前記シールド電極とを電気的に接続する第2導電部材と、を備えたことを特徴とする液晶表示装置が提供される。本実施形態によれば、アクティブエリアに配置された画素電極及び前記画素電極から離間した第1共通電極と、アクティブエリア外に配置され前記第1共通電極と電気的に接続された給電パッド、前記給電パッドから離間した除電パッド、前記給電パッド及び前記除電パッドのうちの一方に電気的に接続された第1パッド、前記第1パッドに隣接して第1パッド間隔で配置され前記給電パッド及び前記除電パッドのうちの他方に電気的に接続された第2パッド、及び、前記第2パッドに隣接して第1パッド間隔よりも大きな第2パッド間隔で配置された第3パッドと、を備えた第1基板と、アクティブエリアに対応して配置されたシールド電極と、を備えた第2基板と、前記第1基板と前記第2基板との間に保持された液晶層と、前記除電パッドと前記シールド電極とを電気的に接続する導電部材と、を備えたことを特徴とする液晶表示装置が提供される。以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。図1は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。すなわち、液晶表示装置は、アクティブマトリクスタイプの液晶表示パネルLPNを備えている。液晶表示パネルLPNは、第1基板であるアレイ基板ARと、アレイ基板ARに対向して配置された第2基板である対向基板CTと、これらのアレイ基板ARと対向基板CTとの間に保持された液晶層LQと、を備えている。このような液晶表示パネルLPNは、画像を表示するアクティブエリアACTを備えている。このアクティブエリアACTは、m×n個のマトリクス状に配置された複数の画素PXによって構成されている但し、m及びnは正の整数である。液晶表示パネルLPNは、アクティブエリアACTにおいて、n本のゲート配線GG1~Gn、n本の補助容量線CC1~Cn、m本のソース配線SS1~Smなどを備えている。ゲート配線G及び補助容量線Cは、例えば、第1方向Xに沿って略直線的に延出している。これらのゲート配線G及び補助容量線Cは、第1方向Xに交差する第2方向Yに沿って交互に並列配置されている。ここでは、第1方向Xと第2方向Yとは互いに略直交している。ソース配線Sは、ゲート配線G及び補助容量線Cと交差している。ソース配線Sは、第2方向Yに沿って略直線的に延出している。なお、ゲート配線G、補助容量線C、及び、ソース配線Sは、必ずしも直線的に延出していなくても良く、それらの一部が屈曲していてもよい。各ゲート配線Gは、アクティブエリアACTの外側に引き出され、ゲートドライバGDに接続されている。各ソース配線Sは、アクティブエリアACTの外側に引き出され、ソースドライバSDに接続されている。これらのゲートドライバGD及びソースドライバSDの少なくとも一部は、例えば、アレイ基板ARに形成され、コントローラを内蔵した駆動ICチップ2と接続されている。各画素PXは、スイッチング素子SW、画素電極PE、共通電極CEなどを備えている。保持容量Csは、例えば補助容量線Cと画素電極PEとの間に形成される。補助容量線Cは、補助容量電圧が印加される電圧印加部VCSと電気的に接続されている。スイッチング素子SWは、例えば、nチャネル薄膜トランジスタTFTによって構成されている。このスイッチング素子SWは、ゲート配線G及びソース配線Sと電気的に接続されている。このようなスイッチング素子SWは、トップゲート型あるいはボトムゲート型のいずれであっても良い。また、スイッチング素子SWの半導体層は、例えば、ポリシリコンによって形成されているが、アモルファスシリコンによって形成されていても良い。画素電極PEは、各画素PXに配置され、スイッチング素子SWに電気的に接続されている。共通電極CEは、液晶層LQを介して複数の画素PXの画素電極PEに対して共通に配置されている。このような画素電極PE及び共通電極CEは、例えば、インジウムティンオキサイドITOやインジウムジンクオキサイドIZOなどの光透過性を有する導電材料によって形成されているが、アルミニウムなどの他の金属材料によって形成されても良い。なお、本実施形態においては、液晶表示パネルLPNは、画素電極PE及び共通電極CEがともにアレイ基板ARに形成された構成、例えば、IPSモードやFFSモードに対応する構成であっても良いし、画素電極PEがアレイ基板ARに形成される一方で共通電極CEの少なくとも一部が対向基板CTに形成された構成であっても良い。以下の説明では、共通電極CEの少なくとも一部が対向基板CTに形成された構成を例に説明する。このような構成では、画素電極PEと共通電極CEとの間に形成される電界を主に利用して液晶層LQの液晶分子をスイッチングする。画素電極PEと共通電極CEとの間に形成される電界は、第1方向Xと第2方向Yとで規定されるX-Y平面あるいは基板主面に対してわずかに傾いた斜め電界あるいは、基板主面にほぼ平行な横電界である。アレイ基板ARは、給電パッドTA、及び、給電パッドから離間した除電パッドTBを備えている。これらの給電パッドTA及び除電パッドTBは、ともにアクティブエリアACTの外側に配置されている。図示した例では、給電パッドTAは駆動ICチップ2の一方の側図中の左側に配置され、除電パッドTBは駆動ICチップ2の他方の側図中の右側に配置されている。給電パッドTAは、アレイ基板ARにおいて対向基板CTと対向する位置つまり、対向基板CTの端部CTEよりもアクティブエリアACT側に配置されている。この給電パッドTAには、図示しない導電部材を介して、対向基板CTに形成された共通電極CEが電気的に接続されている。除電パッドTBは、対向基板CTの端部CTEよりも外側に延出したアレイ基板ARの延出部AREに配置されている。この除電パッドTBには、図示しない導電部材を介して、後述するシールド電極が電気的に接続されている。アレイ基板ARは、延出部AREにおいて、フレキシブル配線基板などの信号源と電気的に接続される複数の電極パッドTを備えている。これらの複数の電極パッドTは、アレイ基板ARの端部付近において、第1方向Xに沿って並んで配置されている。複数の電極パッドTのうち、例えば、電極パッドT1は、除電パッドTBと電気的に接続されている。電極パッドT2は、給電パッドTAと電気的に接続されている。また、電極パッドT22も、給電パッドTAと電気的に接続されている。図示した例では、電極パッドT1は、駆動ICチップ2の他方の側図中の右側に配置され、除電パッドTBから延出部AREに引き出された接続配線W1に接続されている。この電極パッドT1は、例えば、接地電位GNDに設定されている。このような構成により、シールド電極は、除電パッドTBを介して、除電される。また、図示した例では、電極パッドT2は、駆動ICチップ2の他方の側図中の右側に配置され、給電パッドTAから対向基板CTと対向する領域のアレイ基板ARの端部に沿って延出した接続配線最外周配線W2に接続されている。また、電極パッドT22は、駆動ICチップ2の一方の側図中の左側に配置され、給電パッドTAから延出部AREに引き出された接続配線W22に接続されている。接続配線W2の一部は、除電パッドTBの近傍を通り、接続配線W1に隣接して配置されている。換言すると、除電パッドTB及び接続配線W1の略全体は、接続配線W2の一部に近接して配置されている。電極パッドT2及び電極パッドT22は、コモン電位に設定されている。このような構成により、共通電極CEには、コモン電位が供給される。図2は、図1に示した電極パッドT1及び電極パッドT2を含む領域を拡大した平面図である。すなわち、電極パッドT1、電極パッドT2、及び、電極パッドT3は、この順に並んで配置されている。電極パッドT2は、電極パッドT1の一方の側に隣接して第1パッド間隔GP1で配置されている。電極パッドT3は、電極パッドT2に隣接して第1パッド間隔GP1よりも大きな第2パッド間隔GP2で配置されている。つまり、電極パッドT1と電極パッドT3との間に位置する電極パッドT2は、電極パッドT3の側よりも電極パッドT1の側に近接するように偏在している。電極パッドT3は、例えば、アクティブエリア内のソース配線やゲート配線に印加される電圧を制御するための回路などに接続されている。また、図示した例では、電極パッドT4は、電極パッドT2との間で電極パッドT1を挟むように配置されている。この電極パッドT4は、電極パッドT1の他方の側に隣接して第1パッド間隔GP1よりも大きな第3パッド間隔GP3で配置されている。つまり、電極パッドT2と電極パッドT4との間に位置する電極パッドT1は、電極パッドT4の側よりも電極パッドT2の側に近接するように偏在している。電極パッドT4は、電気的にフローティング状態のダミーパターンなどである。これらの電極パッドT1~T4は、それぞれ略同等のパッド幅PWを有している。第1パッド間隔GP1は電極パッド1個分のパット幅PWよりも短い長さであるのに対して、第2パッド間隔GP2は、電極パッド1個分のパット幅PW以上の長さである。同様に、第3パッド間隔GP3についても、電極パッド1個分のパット幅PW以上の長さである。一例として、第1パッド間隔GP1は約40μm~50μmであり、第2パッド間隔GP2及び第3パッド間隔GP3は約180μm~200μmである。このように、互いに近接して配置された電極パッドT1及び電極パッドT2の両側には、電極パッド1個分以上の間隔をおいて他の電極パッドが配置されている。電極パッドT2に接続された接続配線W2は、電極パッドT1に接続された接続配線W1に隣接して第1配線間隔GP11で配置されている。電極パッドT3に接続された接続配線W3は、接続配線W2に隣接して第1配線間隔GP11よりも大きな第2配線間隔GP12で配置されている。なお、図示しない電極パッドT22についても、隣接する電極パッドとの間隔は電極パッド1個分のパッド幅以上の長さに設定されており、電極パッドT22に接続された接続配線W22と隣接する接続配線との間隔も他の接続配線間での配線間隔よりも大きく設定されている。このような構成によれば、除電パッドTB及び接続配線W1の略全体は接続配線W2に近接して配置され、電極パッドT1は電極パッドT2に近接して配置されているため、アレイ基板ARの製造過程などにおいて、除電パッドTBに静電気が侵入したとしても、接続配線W1を介して電極パッドT1に至る経路の途中で、接続配線W2や電極パッドT2への放電を誘導することが可能となる。このような除電パッドTBあるいは接続配線W1から接続配線W2への放電、また、電極パッドT1から電極パッドT2への放電により、侵入した静電気のエネルギーが消費され、不所望な帯電を抑制することが可能となる。また、除電パッドTBに静電気が侵入したとしても、接続配線W2や電極パッドT2以外の他の配線やパッドへの放電を抑制することが可能となる。さらに、電極パッドT1から電極パッドT2への放電が生じた後の電極パッドT2から電極パッドT3への2次的な放電、あるいは、接続配線W1から接続配線W2への放電が生じた後の接続配線W2から接続配線W3への2次的な放電も抑制することが可能となる。このため、電極パッドT3及び接続配線W3に接続された回路の静電気放電による破損を防止することが可能となる。また、給電パッドTAに静電気が侵入したとしても同様の効果が得られる。すなわち、給電パッドTAに接続された接続配線W2の一部は接続配線W1及び除電パッドTAに近接して配置され、電極パッドT1は電極パッドT2に近接して配置されているため、アレイ基板ARの製造過程などにおいて、給電パッドTAに静電気が侵入したとしても、接続配線W2を介して電極パッドT2に至る経路の途中で、除電パッドTBや接続配線W1や電極パッドT1への放電を誘導することが可能となる。このような接続配線W2から除電パッドTBや接続配線W1への放電、また、電極パッドT2から電極パッドT1への放電により、侵入した静電気のエネルギーが消費され、不所望な帯電を抑制することが可能となる。また、給電パッドTAに静電気が侵入したとしても、除電パッドTBや接続配線W1や電極パッドT1以外の他の配線やパッドへの放電を抑制することが可能となる。なお、上記の例では、電極パッドT1には除電パッドTBが接続され、電極パッドT2には給電パッドTAが接続される場合について説明したが、電極パッドT2に除電パッドTBが接続され、電極パッドT1に給電パッドTAが接続されていても良い。図3は、図1に示した液晶表示パネルLPNを対向基板側から見たときの一画素PXの構造例を概略的に示す平面図である。ここでは、X-Y平面における平面図を示している。図示した画素PXは、破線で示したように、第1方向Xに沿った長さが第2方向Yに沿った長さよりも短い長方形状である。ゲート配線G1及びゲート配線G2は、第1方向Xに沿って延出している。補助容量線C1は、ゲート配線G1とゲート配線G2との間に配置され、第1方向Xに沿って延出している。ソース配線S1及びソース配線S2は、第2方向Yに沿って延出している。画素電極PEは、隣接するソース配線S1とソース配線S2との間に配置されている。また、この画素電極PEは、ゲート配線G1とゲート配線G2との間に位置している。図示した例では、画素PXにおいて、ソース配線S1は当該画素PXとその左側に隣接する画素との境界に跨って配置され、ソース配線S2は当該画素PXとその右側に隣接する画素との境界に跨って配置されている。また、画素PXにおいて、ゲート配線G1は当該画素PXとその上側に隣接する画素との境界に跨って配置され、ゲート配線G2は当該画素PXとその下側に隣接する画素との境界に跨って配置されている。補助容量線C1は、画素の略中央部に配置されている。画素電極PEは、互いに電気的に接続された主画素電極PA及び副画素電極PBを備えている。主画素電極PAは、画素PXの上側端部付近から下側端部付近まで第2方向Yに沿って直線的に延出している。このような主画素電極PAは、第1方向Xに沿って略同一の幅を有する帯状に形成されている。副画素電極PBは、主画素電極PAよりも幅広に形成されている。画素電極PEは、例えば、副画素電極PBにおいてスイッチング素子と電気的に接続されている。共通電極CEは、主共通電極CAを備えている。この主共通電極CAは、X-Y平面内において、主画素電極PAを挟んだ両側で主画素電極PAの延出方向と略平行な第2方向Yに沿って直線的に延出している。あるいは、主共通電極CAは、ソース配線Sとそれぞれ対向するとともに主画素電極PAの延出方向と略平行に延出している。このような主共通電極CAは、第1方向Xに沿って略同一の幅を有する帯状に形成されている。これらの主共通電極CAは、アクティブエリア内あるいはアクティブエリア外において互いに電気的に接続されている。主画素電極PAと主共通電極CAとの位置関係に着目すると、主画素電極PAと主共通電極CAとは、第1方向Xに沿って交互に配置されている。これらの主画素電極PAと主共通電極CAとは、互いに略平行に配置されている。このとき、X-Y平面内において、主共通電極CAのいずれも主画素電極PAとは重ならない。図4は、図3に示した液晶表示パネルLPNをA-A線で切断したときの画素の断面構造、アクティブエリア外の給電パッドTAの断面構造、及び、除電パッドTBの断面構造を概略的に示す断面図である。なお、ここでは、説明に必要な箇所のみを図示している。液晶表示パネルLPNを構成するアレイ基板ARの背面側には、バックライト4が配置されている。バックライト4としては、種々の形態が適用可能であり、また、光源として発光ダイオードLEDを利用したものや冷陰極管CCFLを利用したものなどのいずれでも適用可能であり、詳細な構造については説明を省略する。アレイ基板ARは、光透過性を有する第1絶縁基板10を用いて形成されている。このアレイ基板ARは、アクティブエリアACTにおいて、ソース配線S、画素電極PE、第1配向膜AL1などを備えている。ソース配線Sは、第1層間絶縁膜11の上に形成され、第2層間絶縁膜12によって覆われている。なお、図示しないゲート配線や補助容量線は、例えば、第1絶縁基板10と第1層間絶縁膜11との間に配置されている。主画素電極PAを含む画素電極PEは、第2層間絶縁膜12の上に形成されている。この画素電極PEは、隣接するソース配線Sのそれぞれの直上の位置よりもそれらの内側に位置している。第1配向膜AL1は、アレイ基板ARの対向基板CTと対向する面に配置され、アクティブエリアACTの略全体に亘って延在している。この第1配向膜AL1は、画素電極PEなどを覆っており、第2層間絶縁膜12の上にも配置されている。このような第1配向膜AL1は、水平配向性を示す材料によって形成されている。また、アレイ基板ARは、アクティブエリアACTの外側において、給電パッドTA及び除電パッドTBを備えている。給電パッドTA及び除電パッドTBは、例えば、シール材SBの外側において、第1層間絶縁膜11の上に形成され、第2層間絶縁膜12及び第1配向膜AL1から露出している。このような給電パッドTA及び除電パッドTBは、ソース配線Sや画素電極PEなどと同一材料を用いて形成されている。なお、アレイ基板ARは、さらに、共通電極CEの一部を備えていても良い。アレイ基板ARに備えられた共通電極CEについては、その一部がアクティブエリアACTの外側に延在し、給電パッドTAと電気的に接続される。対向基板CTは、光透過性を有する第2絶縁基板20を用いて形成されている。この対向基板CTは、第2絶縁基板20のアレイ基板ARに対向する内面20Aに、ブラックマトリクスBM、カラーフィルタCF、オーバーコート層OC、共通電極CE、第2配向膜AL2などを備えている。また、対向基板CTは、シールド電極SEを備えている。図示した例では、シールド電極SEは、第2絶縁基板20の外面20Bの全体に亘って配置され、アクティブエリアACTに対応して配置されるとともに、アクティブエリアACTの外側にも延在している。このようなシールド電極SEは、ITOやIZOなどの略透明な導電材料によって形成されている。このようなシールド電極SEは、外部から液晶層LQへの不所望な電界の侵入を抑制するものである。このため、表示面となる対向基板CTの側に上記したような帯状の主共通電極CAが配置されるような構成、あるいは、対向基板CTに共通電極が形成されていないIPSモードやFFSモードに対応した構成においては、シールド電極SEを設置することが望ましい。シールド電極SEを設置することにより、不所望な電界の侵入に起因して液晶分子の配向が乱されるなど表示上の不具合の発生を抑制することが可能となる。なお、このシールド電極SEは、第2絶縁基板20の内面20Aに配置されても良い。ブラックマトリクスBMは、各画素PXを区画し、画素電極PEと対向する開口部APを形成する。すなわち、ブラックマトリクスBMは、ソース配線S、ゲート配線、補助容量線、スイッチング素子などの配線部に対向するように配置されている。ここでは、ブラックマトリクスBMは、第2方向Yに沿って延出した部分のみが図示されているが、第1方向Xに沿って延出した部分を備えていても良い。また、このブラックマトリクスBMは、アクティブエリアACTの外側にも延在している。カラーフィルタCFは、各画素PXに対応して配置されている。すなわち、カラーフィルタCFは、開口部APに配置されるとともに、その一部がブラックマトリクスBMに乗り上げている。第1方向Xに隣接する画素PXにそれぞれ配置されたカラーフィルタCFは、互いに色が異なる。例えば、カラーフィルタCFは、赤色、青色、緑色といった3原色にそれぞれ着色された樹脂材料によって形成されている。詳述しないが、赤色に着色された樹脂材料からなる赤色カラーフィルタは、赤色画素に対応して配置されている。青色に着色された樹脂材料からなる青色カラーフィルタは、青色画素に対応して配置されている。緑色に着色された樹脂材料からなる緑色カラーフィルタは、緑色画素に対応して配置されている。これらのカラーフィルタCF同士の境界は、ブラックマトリクスBMと重なる位置にある。オーバーコート層OCは、カラーフィルタCFを覆っている。このオーバーコート層OCは、カラーフィルタCFの表面の凹凸の影響を緩和する。また、このオーバーコート層OCは、アクティブエリアACTの外側にも延在し、ブラックマトリクスBMに積層されている。主共通電極CAを含む共通電極CEは、オーバーコート層OCのアレイ基板ARと対向する側に形成されている。図示した例では、主共通電極CAは、ブラックマトリクスBMの直下に位置するとともに、ソース配線Sの直上に位置している。また、共通電極CEは、アクティブエリアACTの外側に延在し、給電パッドTAに対向している。第2配向膜AL2は、対向基板CTのアレイ基板ARと対向する面に配置され、アクティブエリアACTの略全体に亘って延在している。この第2配向膜AL2は、共通電極CE及びオーバーコート層OCなどを覆っている。このような第2配向膜AL2は、水平配向性を示す材料によって形成されている。これらの第1配向膜AL1及び第2配向膜AL2には、液晶層LQの液晶分子を初期配向させるための配向処理例えば、ラビング処理や光配向処理がなされている。第1配向膜AL1が液晶分子を初期配向させる第1配向処理方向PD1、及び、第2配向膜AL2が液晶分子を初期配向させる第2配向処理方向PD2は、互いに平行であって、互いに逆向きあるいは同じ向きである。例えば、これらの第1配向処理方向PD1及び第2配向処理方向PD2は、図3に示したように、第2方向Yと略平行であって、同じ向きである。上述したようなアレイ基板ARと対向基板CTとは、それぞれの第1配向膜AL1及び第2配向膜AL2が対向するように配置されている。このとき、アレイ基板ARの第1配向膜AL1と対向基板CTの第2配向膜AL2との間には、例えば、樹脂材料によって一方の基板に一体的に形成された柱状スペーサにより、所定のセルギャップ、例えば2~7μmのセルギャップが形成される。アレイ基板ARと対向基板CTとは、所定のセルギャップが形成された状態で、アクティブエリアACTの外側のシール材SBによって貼り合わせられている。液晶層LQは、シール材SBによって囲まれた内側であって、アレイ基板ARと対向基板CTとの間に形成されたセルギャップに保持され、第1配向膜AL1と第2配向膜AL2との間に配置されている。このような液晶層LQは、例えば、誘電率異方性が正ポジ型の液晶材料によって構成されている。アレイ基板ARの外面、つまり、アレイ基板ARを構成する第1絶縁基板10の外面10Bには、第1光学素子OD1が接着剤などにより貼付されている。この第1光学素子OD1は、液晶表示パネルLPNのバックライト4と対向する側に位置しており、バックライト4から液晶表示パネルLPNに入射する入射光の偏光状態を制御する。この第1光学素子OD1は、第1偏光軸あるいは第1吸収軸AX1を有する第1偏光板PL1を含んでいる。対向基板CTの外面、つまり、対向基板CTを構成する第2絶縁基板20の外面20Bには、第2光学素子OD2が接着剤などにより貼付されている。この第2光学素子OD2は、液晶表示パネルLPNの表示面側に位置しており、液晶表示パネルLPNから出射した出射光の偏光状態を制御する。この第2光学素子OD2は、第2偏光軸あるいは第2吸収軸AX2を有する第2偏光板PL2を含んでいる。第1偏光板PL1の第1偏光軸AX1と、第2偏光板PL2の第2偏光軸AX2とは、例えば、直交する位置関係クロスニコルにある。このとき、一方の偏光板は、例えば、その偏光軸が液晶分子の初期配向方向つまり第1配向処理方向PD1あるいは第2配向処理方向PD2と平行または直交するように配置されている。初期配向方向が第2方向Yと平行である場合、一方の偏光板の偏光軸は、第2方向Xと平行、あるいは、第1方向Xと平行である。図3において、aで示した例では、第1偏光板PL1は、その第1偏光軸AX1が液晶分子LMの初期配向方向第2方向Yに対して直交するつまり、第1方向Xに平行となるように配置され、また、第2偏光板PL2は、その第2偏光軸AX2が液晶分子LMの初期配向方向に対して平行となるつまり、第2方向Yと平行となるように配置されている。また、図3において、bで示した例では、第2偏光板PL2は、その第2偏光軸AX2が液晶分子LMの初期配向方向第2方向Yに対して直交するつまり、第1方向Xに平行となるように配置され、また、第1偏光板PL1は、その第1偏光軸AX1が液晶分子LMの初期配向方向に対して平行となるつまり、第2方向Yと平行となるように配置されている。アレイ基板AR側の給電パッドTAと対向基板CT側の共通電極CEとは、導電部材CDAによって電気的に接続されている。また、アレイ基板AR側の除電パッドTBと対向基板CT側のシールド電極SEとは、導電部材CDBによって電気的に接続されている。このような導電部材CDA及び導電部材CDBは、例えば、銀やカーボンなどの導電粒子を含む導電性ペーストなどによって形成されている。次に、上記構成の液晶表示パネルLPNの動作について、図3及び図4を参照しながら説明する。すなわち、液晶層LQに電圧が印加されていない状態、つまり、画素電極PEと共通電極CEとの間に電位差あるいは電界が形成されていない状態OFF時には、液晶層LQの液晶分子LMは、その長軸が第1配向膜AL1の第1配向処理方向PD1及び第2配向膜AL2の第2配向処理方向PD2を向くように配向している。このようなOFF時が初期配向状態に相当し、OFF時の液晶分子LMの配向方向が初期配向方向に相当する。なお、厳密には、液晶分子LMは、X-Y平面に平行に配向しているとは限らず、プレチルトしている場合が多い。このため、ここでの液晶分子LMの初期配向方向とは、OFF時の液晶分子LMの長軸をX-Y平面に正射影した方向である。以下では、説明を簡略にするために、液晶分子LMは、X-Y平面に平行に配向しているものとし、X-Y平面と平行な面内で回転するものとして説明する。ここでは、第1配向処理方向PD1及び第2配向処理方向PD2は、ともに第2方向Yと略平行な方向である。OFF時においては、液晶分子LMは、図3に破線で示したように、その長軸が第2方向Yと略平行な方向に初期配向する。つまり、液晶分子LMの初期配向方向は、第2方向Yと平行あるいは、第2方向Yに対して0°である。図示した例のように、第1配向処理方向PD1及び第2配向処理方向PD2が平行且つ同じ向きである場合、液晶層LQの断面において、液晶分子LMは、液晶層LQの中間部付近で略水平プレチルト角が略ゼロに配向し、ここを境界として第1配向膜AL1の近傍及び第2配向膜AL2の近傍において対称となるようなプレチルト角を持って配向するスプレイ配向。なお、第1配向処理方向PD1及び第2配向処理方向PD2が互いに平行且つ逆向きである場合、液晶層LQの断面において、液晶分子LMは、第1配向膜AL1の近傍、第2配向膜AL2の近傍、及び、液晶層LQの中間部において略均一なプレチルト角を持って配向するホモジニアス配向。バックライト4からのバックライト光は、その一部が第1偏光板PL1を透過し、液晶表示パネルLPNに入射する。液晶表示パネルLPNに入射した光の偏光状態は、液晶層LQを通過する際に液晶分子LMの配向状態によって異なる。OFF時においては、液晶層LQを通過した光は、第2偏光板PL2によって吸収される黒表示。一方、液晶層LQに電圧が印加された状態、つまり、画素電極PEと共通電極CEとの間に電位差あるいは電界が形成された状態ON時では、画素電極PEと共通電極CEとの間に基板と略平行な横電界あるいは斜め電界が形成される。液晶分子LMは、電界の影響を受け、その長軸が図中の実線で示したようにX-Y平面と略平行な平面内で回転する。図3に示した例では、画素電極PEとソース配線S1上の主共通電極CAとの間の領域内の液晶分子LMは、第2方向Yに対して時計回りに回転し、図中の左下を向くように配向する。画素電極PEとソース配線S2上の主共通電極CAとの間の領域内の液晶分子LMは、第2方向Yに対して反時計回りに回転し、図中の右下を向くように配向する。このように、各画素PXにおいて、画素電極PEと共通電極CEとの間に電界が形成された状態では、液晶分子LMの配向方向は、画素電極PEと重なる位置を境界として複数の方向に分かれ、それぞれの配向方向でドメインを形成する。つまり、一画素PXには、複数のドメインが形成される。このようなON時には、バックライト4から液晶表示パネルLPNに入射したバックライト光は、その一部が第1偏光板PL1を透過し、液晶表示パネルLPNに入射する。液晶層LQに入射したバックライト光は、その偏光状態が変化する。このようなON時においては、液晶層LQを通過した少なくとも一部の光は、第2偏光板PL2を透過する白表示。このような本実施形態によれば、対向基板CTは、シールド電極SEを備えている。このため、たとえ対向基板CTが帯電したり、表示面側から液晶層LQに向かって外部電界が侵入しようとしたりしても、シールド電極SEによって電荷が拡散され、導電部材CDB及び除電パッドTBを介して接地電位の電極パッドT1まで電荷を逃がすことが可能となる。したがって、液晶層LQが不所望な電界の影響を受けにくくなり、液晶層LQには、画素電極PEと共通電極CEとの間に形成される所望の電界を印加することが可能となる。特に、共通電極CEが形成されていない領域、すなわち、開口部APが形成されている領域において、帯電の影響による不所望な電界によって液晶分子が動作することに起因した液晶分子の配向不良を抑制することが可能となる。これにより、表示品位の劣化を抑制することが可能となる。また、除電パッドTBや接続配線W1や電極パッドT1に逃げた電荷は、近接する接続配線W2や電極パッドT2に放電しやすく、電荷の蓄積を抑制することが可能となる。また、本実施形態によれば、画素電極と共通電極との間の電極間隙において高い透過率を得ることが可能となる。また、一画素あたりの透過率を十分に高くするためには、主画素電極と主共通電極との間の電極間距離を拡大することで対応することが可能となる。また、画素ピッチが異なる製品仕様に対しては、電極間距離を変更する例えば、主画素電極に対して主共通電極の配置位置を変更することで、透過率分布のピーク条件を利用することが可能となる。つまり、本実施形態の表示モードにおいては、比較的画素ピッチが大きな低解像度の製品仕様から比較的画素ピッチが小さい高解像度の製品仕様まで、微細な電極加工を必ずしも必要とせず、電極間距離の設定により種々の画素ピッチの製品を提供することが可能となる。したがって、高透過率且つ高解像度の要求を容易に実現することが可能となる。また、本実施形態によれば、ブラックマトリクスBMと重なる領域では、透過率が十分に低下する。これは、ソース配線の直上に位置する共通電極CEの位置よりも当該画素の外側に電界の漏れが発生せず、また、ブラックマトリクスBMを挟んで隣接する画素間で不所望な横電界が生じないため、ブラックマトリクスBMと重なる領域の液晶分子がOFF時あるいは黒表示時と同様に初期配向状態を保っているためである。したがって、隣接する画素間でカラーフィルタの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。また、アレイ基板ARと対向基板CTとの合わせずれが生じた際に、画素電極を挟んだ両側の共通電極との水平電極間距離に差が生じることがある。しかしながら、このような合わせずれは、全ての画素PXに共通に生じるため、画素PX間での電界分布に相違はなく、画像の表示に及ぼす影響はきわめて小さい。また、例えアレイ基板ARと対向基板CTとの間で合わせズレが生じたとしても、隣接する画素への不所望な電界の漏れを抑制することが可能となる。このため、隣接する画素間でカラーフィルタの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。また、本実施形態によれば、一画素内に複数のドメインを形成することが可能となる。このため、複数の方向で視野角を光学的に補償することができ、広視野角化が可能となる。なお、ON時においても、画素電極PE上あるいは共通電極CE上では、横電界がほとんど形成されないあるいは、液晶分子LMを駆動するのに十分な電界が形成されないため、液晶分子LMは、OFF時と同様に初期配向方向からほとんど動かない。このため、画素電極PE及び共通電極CEがITOなどの光透過性の導電材料によって形成されていても、これらの領域ではバックライト光がほとんど透過せず、ON時において表示にほとんど寄与しない。したがって、画素電極PE及び共通電極CEは、必ずしも透明な導電材料によって形成される必要はなく、不透明な導電材料を用いて形成しても良い。本実施形態において、画素PXの構造は、図2に示した例に限定されるものではない。図5は、図1に示したアレイ基板ARを対向基板側から見たときの一画素PXの他の構造例を概略的に示す平面図である。この構造例は、アレイ基板ARが画素電極PE及び共通電極CE1を備えた構成に相当する。主画素電極PA及び副画素電極PBを含む画素電極PEは、図3に示した構造例と同一構成であり、画素PXの略中央に配置されている。共通電極CE1は、一画素PXを取り囲むように格子状に形成されている。すなわち、共通電極CE1は、互いに電気的に接続された主共通電極CA1及び副共通電極CB1を備えている。主共通電極CA1は、図3に示した構造例の主共通電極CAと同様に、主画素電極PAを挟んだ両側で主画素電極PAの延出方向と略平行な第2方向Yに沿って直線的に延出している。この主共通電極CA1は、ソース配線S1及びソース配線S2と対向している。副共通電極CB1は、第1方向Xに沿って延出している。この副共通電極CB1は、ゲート配線G1及びゲート配線G2と対向している。これらの主共通電極CA1及び副共通電極CB1は、一体的あるいは連続的に形成されている。このような構成の共通電極CE1は、アクティブエリアの外側において、給電パッドTAと電気的に接続されている。このような構成のアレイ基板ARに対して、図3及び図4に示した対向基板CTを組み合わせて液晶表示パネルを構成することが可能である。この場合、対向基板CTの主共通電極CAは、アレイ基板ARの主共通電極CA1と対向する。アレイ基板ARの共通電極CE1は、対向基板CTの共通電極CEと電気的に接続されており、同電位である。このような構造例においても、対向基板CTにシールド電極SEを設置することが望ましく、このシールド電極SEを接地するための除電パッドTAや第1接続配線W1や電極パッドT1が必要となる。また、共通電極に対してコモン電位を供給するための給電パッドTBや第2接続配線W2や電極パッドT2も必要となる。このとき、除電パッドTBから電極パッドT1までのレイアウト及び給電パッドTAから電極パッドT2までのレイアウトは、上記の例と同様にすることで、同様の効果が得られる。また、この構造例においては、主共通電極CA1を設けたことにより、ソース配線Sからの不所望な電界をシールドすることが可能となる。また、副共通電極CB1を設けたことにより、ゲート配線Gからの不所望な電界をシールドすることが可能である。これにより、表示品位の劣化を抑制することが可能となる。なお、図5に示した構造例のアレイ基板ARは、画素電極PE及び共通電極CEを備えている点で、IPSモードやFFSモードの構成と共通している。このようなIPSモードやFFSモードでは、上記の通り、対向基板側には共通電極が配置されていないため、表示面となる対向基板側にシールド電極を設置することが望ましく、また、このシールド電極を接地するための除電パッドTAや第1接続配線W1や電極パッドT1が必要となる。また、アレイ基板に備えられた共通電極に対してコモン電位を供給するための給電パッドTBや第2接続配線W2や電極パッドT2も必要となる。このとき、除電パッドTBから電極パッドT1までのレイアウト及び給電パッドTAから電極パッドT2までのレイアウトは、上記の例と同様にすることで、同様の効果が得られる。本実施形態において、画素PXの構造は、図3及び図5に示した例に限定されるものではない。上記の例では、副画素電極PBの直下に補助容量線が配置された構成について説明したが、副画素電極PBの直下には、ゲート配線が配置されても良い。また、補助容量線の配置位置は画素の略中央でなくても良いし、ゲート配線の配置位置は画素の上側端部あるいは下側端部でなくてもよい。上記の例では、画素電極PEが主画素電極PA及び副画素電極PBを備えた場合について説明したが、画素電極PEは、スイッチング素子SWと電気的に接続可能であれば、副画素電極PBを備えていなくても良い。上記の例では、主画素電極PAの延出方向が第2方向Yである場合について説明したが、主画素電極PAは第1方向Xに沿って延出していても良い。この場合には、主共通電極CAの延出方向は第1方向Xとなる。また、この場合、上記の例と同様に第1方向Xに沿った第1配線がゲート配線Gであれば、主共通電極CAはゲート配線Gと対向するが、第1方向Xに沿った第1配線がソース配線Sであり第2方向Yに沿った第2配線がゲート配線Gであれば、主共通電極CAはソース配線Sと対向する。上記の例では、主画素電極PAを含む画素電極PEに対して、この主画素電極PAの両側に位置する主共通電極CAを含む共通電極CEを設けた場合について説明したが、主共通電極CAを含む共通電極CEに対して、この主共通電極CAの両側に位置する主画素電極PAを含む画素電極PEを設けても良い。上記の例では、共通電極CEは対向基板に主共通電極CAを備えた構成について説明したが、この例に限らない。例えば、共通電極CEは、上記の主共通電極CAに加えて、対向基板CTに備えられゲート配線Gや補助容量線Cと対向する副共通電極を備えていても良い。この副共通電極は、第1方向Xに沿って延出し、主共通電極CAと一体的あるいは連続的に形成される。以上説明したように、本実施形態によれば、製造歩留まりを改善することが可能な液晶表示装置を提供することが可能となる。なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。