"デジタル制御されるパルス幅変調信号によりスイッチング素子をオンオフ制御し、入力電圧を所望する出力電圧に変換するスイッチング電源装置であって、前記入力電圧の分圧電圧を出力する分圧回路と、前記入力電圧の分圧電圧を第1および第2の基準電圧と比較してその比較結果を示す比較信号を出力する比較部と、前記比較信号に基づき前記分圧回路の分圧比を制御して所定の前記分圧電圧を得ることにより前記入力電圧の大きさを示す入力電圧デジタル信号を出力する制御部と、を有する入力電圧検出回路を備え、前記入力電圧デジタル信号により前記デジタル制御に用いる制御係数を制御することを特徴とするデジタル制御スイッチング電源装置。前記分圧回路は、前記入力電圧と接地電圧との間に設けられた可変抵抗回路と抵抗素子を備えた抵抗アレイ部を有し、該抵抗アレイ部より前記入力電圧の分圧電圧を出力し、前記比較部は、前記第1および第2の基準電圧を出力する基準電圧源と第1および第2の比較回路を有し、該第1および第2の比較回路はそれぞれ前記入力電圧の分圧電圧を前記第1および第2の基準電圧と比較して前記比較信号を出力し、前記制御部は、前記比較信号に基づいて前記入力電圧の分圧電圧の分圧比を制御して前記入力電圧の分圧電圧が前記第1および第2の基準電圧の間にあるようになし、そのときの分圧比より前記入力電圧デジタル信号を生成することを特徴とする請求項1記載のデジタル制御スイッチング電源装置。前記入力電圧検出回路は、さらにタイマー回路を有し、該タイマー回路で設定される検出周期により、前記入力電圧の検出動作を行うことを特徴とする請求項2記載のデジタル制御スイッチング電源装置。前記抵抗アレイ部は、第1および第2の可変抵抗回路と抵抗素子との直列回路を有し、前記第1の可変抵抗回路と前記第2の可変抵抗回路との接続点より前記分圧電圧を出力することを特徴とする請求項2記載のデジタル制御スイッチング電源装置。前記抵抗アレイ部にさらにスイッチ素子が直列に接続され、該スイッチ素子は、前記制御部の出力信号によりオンオフが制御され、入力電圧の検出動作が終了すると前記スイッチ素子は前記出力信号によりオフとなり、前記分圧回路の電流が遮断されることを特徴とする請求項2記載のデジタル制御スイッチング電源装置。前記抵抗アレイ部の前記可変抵抗回路は、重み付けされた抵抗素子とスイッチとの並列回路が複数直列接続されて構成され、前記制御部は前記比較信号に基づき前記スイッチのオンオフを制御して前記入力電圧の分圧電圧の分圧比を調整し、前記入力電圧の分圧電圧が前記第1および第2の基準電圧の間になったときの各スイッチのオンオフ状態により前記入力電圧デジタル信号を決定することを特徴とする請求項2記載のデジタル制御スイッチング電源装置。前記第1の可変抵抗回路のスイッチと前記第2の可変抵抗回路のスイッチは、前記入力電圧デジタル信号によりオンオフが相補的に制御されることを特徴とする請求項4または6に記載のデジタル制御スイッチング電源装置。前記デジタル制御は、デジタル演算としてPID演算あるいはPI演算の機能を有し、該デジタル演算に用いる制御係数は、前記入力電圧デジタル信号により切り替え制御されることを特徴とする請求項1または2に記載のデジタル制御スイッチング電源装置。上述した従来のデジタル制御スイッチング電源装置には、以下のような問題点があった。検出された出力電圧アナログ信号AS1および出力電流アナログ信号AS2に基づき、デジタル制御部28でスイッチング電源のデューティを定める指令値を演算して制御している。しかし、演算に用いる入力電圧情報は、出力電圧および出力電流に基づいた推定値であるため、誤差が生じるという問題点がある。また、この演算による推定には、インダクタンス値も必要となるが、一般的にインダクタンス値はユーザー側で決定されるため、不確定な要素となる。すなわち、推定値や不確定要素を用いた演算による制御となるため、デジタル制御スイッチング電源装置の最適制御は実現できないという問題点がある。本発明は、上述した問題に鑑みてなされたものであり、その解決しようとする課題は、入力電圧を正確に検出する入力電圧検出回路を備えることで、インダクタンス値や出力電流値の検出を不要とし、入力電圧情報に基づいた最適制御が可能となるデジタル制御スイッチング電源装置を提供することである。上記課題を解決するために、本発明のデジタル制御スイッチング電源装置は、入力電圧の分圧電圧を出力する分圧回路と、前記分圧電圧を第1および第2の基準電圧と比較してその比較結果を示す比較信号を出力する比較部と、前記比較信号に基づき前記分圧回路の分圧比を制御して所定の前記分圧電圧を得ることにより前記入力電圧の大きさを示す入力電圧デジタル信号を出力する制御部と、を有する入力電圧検出回路を備え、前記入力電圧デジタル信号によりデジタル制御に用いる制御係数を制御する。前記分圧回路は、前記入力電圧と接地電圧との間に設けられた可変抵抗回路と抵抗素子を備えた抵抗アレイ部を備え、該抵抗アレイ部より前記入力電圧の分圧電圧を出力する。前記比較部は、第1および第2の基準電圧源と第1および第2の比較回路を備え、該第1および第2の比較回路はそれぞれ前記分圧電圧を前記第1および第2の基準電圧と比較して前記比較信号を出力する。前記制御部は、前記比較信号に基づいて前記分圧電圧の分圧比を制御して前記分圧電圧が前記第1および第2の基準電圧の間にあるようになし、そのときの分圧比より前記入力電圧デジタル信号を生成する。また、前記入力電圧検出回路は、さらにタイマー回路を備え、前記入力電圧の検出周期を設定する。また、前記抵抗アレイ部は、第1および第2の可変抵抗回路と抵抗素子との直列回路を備え、この抵抗アレイ部にスイッチ素子が直列に接続される。前記第1および第2の可変抵抗回路は、重み付けされた抵抗素子とスイッチとの並列回路が複数直列接続される。そして、前記第1および第2の可変抵抗回路のスイッチは、前記入力電圧デジタル信号により相補的にオンオフが制御される。本発明に係るデジタル制御スイッチング電源装置は、インダクタンス値や出力電流値の検出を行うことなく、入力電圧検出回路で正確な入力電圧情報を得ることが可能となり、入力電圧情報に基づいた最適制御が可能となる。また、入力電圧の検出動作時以外は、入力電圧検出回路を構成する分圧回路の電流経路を遮断することにより、低消費電力化を実現するという効果も奏する。以下、本発明の実施形態に係るデジタル制御スイッチング電源装置について、図面を参照しながら説明する。図1は、本発明のデジタル制御スイッチング電源装置の構成を示すブロック図である。図8に示す従来のスイッチング電源装置の構成例と同じ部位には同じ符号を付して、詳細な説明は省略する。図1に示すデジタル制御スイッチング電源装置は、スイッチング素子をPWM信号で制御して入力電圧Vinを出力電圧Voutに変換する電圧モードの構成例であり、入力電圧検出回路1と、減算回路2と、A/D変換回路3と、デジタル制御回路4と、デジタルPWM回路5と、駆動回路9並びに駆動回路9によりオンオフが制御される一対のスイッチング素子QPおよびQNとからなる出力回路6と、インダクタLとコンデンサCoからなる平滑回路7と、から構成されている。また、Vinは入力電圧Vinをデジタル制御スイッチング電源装置に入力する電源電源とその電圧に同じ符号を付した。、負荷回路8はスイッチング電源装置の負荷である。図1において、入力電圧検出回路1は、分圧回路10と、比較部11と、制御部12と、を備え、入力電圧Vinを検出して2進の入力電圧デジタル信号Vin<m:0>ここで、m:0は、2m~20を示す。に変換し出力する。減算回路2は、フィードバックされる出力電圧Voutの検出値出力電圧そのもの、出力電圧を分圧したもの、出力電圧をレベルシフトしたものなど。と、目標値となる基準電圧Vrefとの誤差電圧VeVref-Vout,Vref-K1Vout,Vref-Vout-K2など。ここで、K1,K2は正定数。を生成し出力する。A/D変換回路3は、誤差電圧Veを2進のデジタル誤差信号e[n]に変換し出力するここで、[n]はn番目のスイッチング周期における信号であることを示す。。デジタル制御回路4は、PWM信号のデューティを定めるデューティコマンド信号d[n]を、入力されるデジタル誤差信号e[n]および入力電圧デジタル信号Vin<m:0>に基づき、PIDProportionalIntegralandDerivative制御あるいはPIProportionalandIntegral制御にて演算して出力する。デジタルPWM回路5は、入力されるデューティコマンド信号d[n]に基づき、PWM信号を生成し出力する。出力回路6は、PWM信号によりスイッチング素子QPおよびQNをオンオフ制御する。平滑回路7は、出力回路6の出力を平滑して出力電圧Voutを生成し、これを負荷回路8に供給する。図2は、本発明に係る入力電圧検出回路1の回路構成例である。図2に示す入力電圧検出回路1は、分圧回路10と、比較部11と、制御部12と、を備えている。分圧回路10は、入力電圧Vinと接地電圧GNDとの間に抵抗アレイ部17とスイッチング素子QSとの直列回路を備え、抵抗アレイ部17より分圧電圧Vxを出力する。比較部11は、2つの基準電圧Vref1,Vref2を出力する2つの基準電圧源と、2つの比較回路13,14と、を備え、比較回路13は、入力される分圧電圧Vxを基準電圧Vref1と比較して比較信号aを出力し、比較回路14は、入力される分圧電圧Vxを基準電圧Vref2と比較して比較信号bを出力する。制御部12は、制御回路ステートマシン15と、タイマー回路16と、を備え、制御回路15は、入力される比較信号a,bに基づき、2進の入力電圧デジタル信号Vin<m:0>を出力して抵抗アレイ部の抵抗値の分割を制御し、入力電圧Vinの分圧電圧Vxが基準電圧Vref1と基準電圧Vref2の間の電圧となるようにする。このときの2進のデジタル信号を、入力電圧デジタル信号Vin<m:0>として出力する。また、タイマー回路16は、入力電圧Vinの検出動作の開始と停止を制御する周期信号Timeupを出力し、制御回路15は、周期信号Timeupに基づき、分圧回路10のスイッチング素子QSのオンオフを制御するゲート信号Ngを出力する。入力電圧の検出動作時は、ゲート信号NgをHiハイレベルにしてスイッチング素子QSをオンさせ分圧回路10を通電して分圧電圧Vxを生成する。一方、入力電圧の検出動作の停止時は、ゲート信号NgをLoローレベルにしてスイッチング素子QSをオフさせ分圧回路10の電流を遮断し低消費電力を実現する。図3は、本発明に係る抵抗アレイ部17の回路構成例である。図3aに示す抵抗アレイ部17は、接続端子VpとVnとの間に可変抵抗回路R2と可変抵抗回路R1と抵抗素子R0とが直列接続され、可変抵抗回路R2と可変抵抗回路R1との接続点から分圧電圧Vxが出力される。図3aにおいて、分圧回路10の分圧電圧Vxは、4式で表されるスイッチング素子QSのオン抵抗値は無視できるものとする。また、抵抗とその抵抗値に同じ符号を付した。4式より、入力電圧Vinは、5式のように表される。5式より、分圧電圧Vxと抵抗値R0を固定値とすると、可変抵抗値R1とR2を制御することで、入力電圧Vinを求めることが可能となる。図3bに、抵抗アレイ部17の詳細な回路構成例を示す。図3bに示す抵抗アレイ部17は、接続端子VpとVnとの間に可変抵抗回路R2と可変抵抗回路R1と抵抗素子R0とが直列接続されて構成される。抵抗素子R0の抵抗値をrとすると、可変抵抗回路R2および可変抵抗回路R1は、それぞれ抵抗値rが2の累乗の数で重み付けされた抵抗値r,2r~2mrを有する複数の抵抗素子r,2r~2mrが直列接続され、その各々にスイッチ、例えば、PMOSFETのような半導体スイッチング素子が並列に接続されて構成される。可変抵抗回路R2の各スイッチs20~s2mは、制御回路15にて出力される2進の入力電圧デジタル信号Vin<m:0>でオンオフが制御され、可変抵抗回路R1の各スイッチs10~s1mは、制御回路15にて出力される2進の入力電圧デジタル信号Vin<m:0>をインバータINV0~INVmで反転した信号でオンオフが制御される。すなわち、可変抵抗回路R2においてある抵抗値に重み付けされた抵抗素子に並列に接続されたスイッチのオンオフと、可変抵抗回路R1において同じ抵抗値に重み付けされた抵抗素子に並列に接続されたスイッチのオンオフとは、相補的に制御される一方がオンの場合は、他方はオフとなる。スイッチがオンすると抵抗素子は短絡状態となり半導体スイッチング素子のオン抵抗値は無視できるものとする。、スイッチがオフすると重み付けされた抵抗値となる。すなわち、可変抵抗回路R2および可変抵抗回路R1の各スイッチのオンオフを組み合わせることにより、抵抗直列回路の抵抗値を可変制御することが可能となる。次に、図4を用いて抵抗アレイ部17の動作原理を説明する。図4は、入力電圧デジタル信号Vin<3:0>が4bitの入力電圧デジタル信号Vin<m:0>m=3であって、4本のデジタル信号線で与えられる場合の抵抗アレイ部17の構成例を示す図である。4bitの場合、可変抵抗回路R2を構成する重み付けされた抵抗素子の各抵抗値はそれぞれ8r23r,4r22r,2r21r,r20rであり、可変抵抗回路R1を構成する重み付けされた抵抗素子の各抵抗値も可変抵抗回路R2と同様に8r23r,4r22r,2r21r,r20rとなる。4bitの入力電圧デジタル信号Vin<3:0>は、可変抵抗回路R2の各スイッチs23~s20およびインバータINV3~INV0を介して可変抵抗回路R1の各スイッチs13~s10に接続される。すなわち、可変抵抗回路R2の各スイッチs23s22s21s20は、入力電圧デジタル信号Vin<3>,Vin<2>,Vin<1>,Vin<0>で制御され、可変抵抗回路R1の各スイッチs13s12s11s10は、入力電圧デジタル信号Vin<3>,Vin<2>,Vin<1>,Vin<0>をインバータINV3,INV2,INV1,INV0で反転された信号により制御される。ここで、入力電圧デジタル信号Vin<m:0>=0Loレベルでスイッチはオン状態、入力電圧デジタル信号Vin<m:0>=1Hiレベルでスイッチはオフ状態とする。例えば、入力電圧デジタル信号Vin<3:0>=1000の場合、可変抵抗回路R2の重み付けされた抵抗素子8r,4r,2r,rの各スイッチは、s23:オフ、s22:オン、s21:オン、s20:オンとなり、可変抵抗値R2=8rとなる。一方、可変抵抗回路R1の重み付けされた抵抗素子8r,4r,2r,rの各スイッチは、s13:オン、s12:オフ、s11:オフ、s10:オフとなり、可変抵抗値R1=7rとなる。従って、分圧電圧Vxおよび入力電圧Vinは、6式および7式のようになる。同様に、Vin<3:0>=1001の場合、可変抵抗回路R2の重み付けされた抵抗素子8r,4r,2r,rの各スイッチは、s23:オフ、s22:オン、s21:オン、s20:オフとなり、可変抵抗値R2=9rとなる。一方、可変抵抗回路R1の重み付けされた抵抗素子8r,4r,2r,rの各スイッチは、s13:オン、s12:オフ、s11:オフ、s10:オンとなり、可変抵抗値R1=6rとなる。従って、分圧電圧Vxおよび入力電圧Vinは、8式および9式のようになる。以上説明したように、分圧電圧Vxと抵抗値R0を固定値とすると、可変抵抗値R1とR2を制御することで、入力電圧Vinを求めることが可能となる。すなわち、分圧電圧Vxと抵抗値R0を固定して、分圧電圧Vxを基準電圧Vref2<分圧電圧Vx<基準電圧Vref1となるように可変抵抗回路R1および可変抵抗回路R2の抵抗値を2進のデジタル信号で制御し、そのデジタル信号のデジタル値を入力電圧デジタル信号Vin<m:0>とすることにより、入力電圧Vinを入力電圧デジタル信号Vin<m:0>に変換することが可能となる。次に、図5に、本発明に係る入力電圧検出回路1の制御部12の動作を説明する状態遷移図を示す。まず、イネーブル信号EnableがLoレベルの場合は、制御回路15図2はStandby状態となり、入力電圧デジタル信号Vin<m:0>は初期値0に、ゲート信号NgはLoレベルに設定される。制御回路15がStandbyの状態において、イネーブル信号EnableがHiレベルになると、制御回路15はState1の状態に移行し、ゲート信号NgはHiレベルとなり、入力電圧Vinの検出動作が開始され、分圧電圧Vxは4式で決まる電圧が出力される。制御回路15がState1の状態の時、制御回路15は比較信号aのレベルおよび比較信号bのレベルを検出し、検出したレベルに応じてDecrementまたはHoldまたはIncrementのいずれかの状態に移行する。なお、入力電圧デジタル信号Vin<m:0>の初期値は0に設定されているため、初めてState1に移行した場合は、比較信号aおよび比較信号bは共にHiレベルになっており分圧電圧Vx>基準電圧Vref1、分圧電圧Vx>基準電圧Vref2、Increment状態に移行する。次に、例としてState1の状態において、比較信号a=Loレベル、比較信号b=Loレベルの場合分圧電圧Vx<基準電圧Vref1、分圧電圧Vx<基準電圧Vref2を説明する。制御回路15はDecrement状態に移行し、入力電圧デジタル信号Vin<m:0>をデクリメントVin<m:0>-1する動作を繰り返す。そして、比較信号a=Loレベル、比較信号b=Hiレベル基準電圧Vref2<分圧電圧Vx<基準電圧Vref1となった時点でHold状態に移行し、入力電圧デジタル信号Vin<m:0>を保持する。Hold状態では、ゲート信号NgはLoレベルとなり、入力電圧Vinの検出動作は停止し、入力電圧Vinと接地電圧GND間の電流は遮断され低消費電力となる。また、State1の状態において、比較信号a=Hiレベル、比較信号b=Hiレベルの場合基準電圧Vref1<分圧電圧Vx、基準電圧Vref2<分圧電圧Vx、制御回路15はIncrement状態に移行し、入力電圧デジタル信号Vin<m:0>をインクリメントVin<m:0>1する動作を繰り返す。そして、Decrement状態と同様に、比較信号a=Loレベル、比較信号b=Hiレベル基準電圧Vref2<分圧電圧Vx基準電圧Vref1となった時点でHold状態に移行し、入力電圧デジタル信号Vin<m:0>を保持する。また、State1の状態において、比較信号a=Loレベル、比較信号b=Hiレベルの場合基準電圧Vref2<分圧電圧Vx基準電圧Vref1、直接Hold状態に移行し、その時の入力電圧デジタル信号Vin<m:0>を保持する。タイマー回路16からの周期信号TimeupがHiレベルとなると、Hold状態から再度State1の状態に強制的に移行され、入力電圧Vinの検出動作が再開される。これにより、スイッチング電源装置が動作している間、入力電圧Vinを周期的に検出することが可能となる。たとえば、周期信号Timeupをスイッチング周期Tと一致させる場合は、パルスバイパルス方式で入力電圧Vinを検出することが可能となる。また、イネーブル信号Enableをスイッチング電源装置のイネーブル信号もしくはリセット信号と共通に接続すると、スイッチング電源装置の起動時に最初の入力電圧の検出動作を行い、定常動作中は周期信号Timeupで決まる周期毎に検出動作を行うことが可能となる。次に、入力電圧検出回路1の動作を具体例で説明する。例えば、入力電圧Vin=6V、基準電圧Vref1=1.01V、基準電圧Vref2=0.99V、分圧回路10の抵抗素子R0=rΩ、スイッチング電源のイネーブル信号Loアクティブと入力電圧検出回路1のイネーブル信号Enableを共通にした場合、イネーブル信号EnableがLoレベルの間、制御回路15はStandby状態となり、入力電圧デジタル信号Vin<m:0>は初期値0にセットされる。可変抵抗回路R2のスイッチは、デジタル信号=0Loレベルでオン、デジタル信号=1Hiレベルでオフになるとすると、入力電圧デジタル信号Vin<m:0>によりすべてのスイッチがオンとなるため、可変抵抗回路R2=0Ωとなる。次に、イネーブル信号EnableがHiレベルになると、制御回路15はState1に移行する。この時、可変抵抗回路R2=0Ωなので、分圧電圧Vx=入力電圧Vin=6Vとなる。すなわち、基準電圧Vref1<分圧電圧Vx、基準電圧Vref2<分圧電圧Vxであるため、比較信号a=Hiレベル、比較信号b=Hiレベルとなり、制御回路15はIncrement状態へ移行し、入力電圧デジタル信号Vin<m:0>をインクリメントする。入力電圧デジタル信号Vin<m:0>がインクリメントされると、可変抵抗回路R2の抵抗値は増加し可変抵抗回路R1の抵抗値は低下するため、分圧電圧Vxは低下する。制御回路15は、インクリメント動作を繰り返し、基準電圧Vref2=0.99V<分圧電圧Vx<基準電圧Vref1=1.01Vとなった時点でHold状態へ移行する。この時の可変抵抗回路R2の各スイッチをオンオフ制御するデジタル信号が、入力電圧Vinに対応する入力電圧デジタル信号Vin<m:0>となり、スイッチング電源装置のPWMデューティ比を制御するデジタル制御回路4に入力される。なお、入力電圧検出回路1は、周期的に変化する周期信号TimeupがHiレベルとなると、入力電圧デジタル信号Vin<m:0>を保持した状態で、制御回路15はState1に移行し、上述と同じ動作を行い入力電圧の検出動作を繰り返す。ここで、本発明に係る入力電圧検出回路1の分解能Vrsは、入力電圧Vinの最大値および入力電圧デジタル信号Vin<m:0>のビット数mで決まる。例えば、入力電圧の最大値Vinmax=12V、m=8とすると、分解能Vrsは10式のようになる。すなわち、入力電圧デジタル信号Vin<8:0>が1LSBleastsignificantbit変化した場合、分圧電圧Vxの変化幅は46.9mVとなる。また、基準電圧Vref1と基準電圧Vref2は、11式を満足するように設定しなければならない。すなわち、入力電圧検出回路1の検出動作は、基準電圧Vref2<分圧電圧Vx<基準電圧Vref1となるように抵抗アレイ部17の抵抗値をインクリメントあるいはデクリメント動作を行うため、図6に示すように、基準電圧Vref1と基準電圧Vref2の間に最低1つの分圧電圧Vxが取り得る電圧が存在する必要がある。例えば、入力電圧の最大値Vinmax=12V、分圧電圧Vx=1V、ビット数m=8とすると、分解能Vrsは、10式よりVrs=46.9mVとなる。そして、基準電圧Vref1と基準電圧Vref2は、11式を満たすために、例えばVref1=1.03V、Vref2=0.97Vのように設定することができる。次に、本発明に係る入力電圧検出回路1で検出された入力電圧デジタル信号Vin<m:0>によるデジタル制御回路4の制御方法について説明する。例えば、デジタル演算としてPID演算を行う場合、一般的に離散化したデジタルPID演算の式は、12式で示すことができる。ここで、d[n],d[n-1]はそれぞれ現スイッチング周期、1スイッチング周期前のデューティコマンド信号、e[n],e[n-1],e[n-2]はそれぞれ、現スイッチング周期、1スイッチング周期前、2スイッチング周期前のデジタル誤差信号、A,B,Cは制御係数である。スイッチング電源装置において、入力電圧Vinがバッテリー入力のように、動作中に電圧が変動してしまう場合があり、初期設計で設定した制御係数を最適値に再設定する必要が生じる。本発明に係るデジタル制御スイッチング電源装置は、入力電圧検出回路1で検出される入力電圧デジタル信号Vin<m:0>により、この制御係数の最適化制御を実現している。図7に、この制御係数の制御方法の一例を示す。図7に示すように、入力電圧デジタル信号Vin<m:0>に対応する制御係数A,B,Cをテーブル形式でデジタル制御回路4に予め記憶させておく。そして、周期信号Timeupの周期毎に検出される入力電圧デジタル信号Vin<m:0>に対応する制御係数A,B,Cを選択して、12式に従い演算制御することで、入力電圧Vinの変動に対応する最適制御が実現できる。また、デジタル制御回路4がデジタルPI制御を行う場合も、上述と同じように実現することができる。一般的にデジタルPI演算は、13式で示すことができる。ここで、d[n],d[n-1]はそれぞれ現スイッチング周期、1スイッチング周期前のデューティコマンド信号、e[n],e[n-1]はそれぞれ現スイッチング周期、1スイッチング周期前のデジタル誤差信号、A,Bは制御係数である。入力電圧デジタル信号Vin<m:0>に対応する制御係数A,Bを、図7と同じようにテーブル形式でデジタル制御回路4に予め記憶させ、Timeup信号の周期毎に検出される入力電圧デジタル信号Vin<m:0>に対応する制御係数A,Bを選択して、13式に従い演算制御することで、入力電圧Vinの変動に対応する最適制御を実現できる。以上説明したように、本発明に係るデジタル制御スイッチング電源装置は、入力電圧検出回路1を備えることにより出力電流やインダクタンス値の検出が不要となり、入力電圧Vinを入力電圧デジタル信号Vin<m:0>に変換し、入力電圧デジタル信号Vin<m:0>によりデジタル制御回路4の制御係数を最適値に制御することにより、入力電圧Vinの変動に対応する最適制御を実現できる。また、入力電圧検出回路1は、入力電圧Vinの検出動作を停止する場合は、ゲート信号Ngにより分圧回路10の電流経路を遮断することにより、低消費電力も実現できる。以上、本発明の実施形態を説明したが、本発明は、上述した実施形態に限定されることなく、本発明の要旨を逸脱しない範囲内で種々の改良や変更が可能である。"