データを記憶するメモリセルと、前記メモリセルに書き込まれる書き込みデータに応じて電位が変化するビット線と、前記ビット線をプリチャージするプリチャージ回路と、前記ビット線の電位および前記書き込みデータに基づいて前記ビット線のプリチャージを制御するプリチャージ制御回路とを備えることを特徴とする半導体記憶装置。前記書き込みデータに応じた前記ビット線の電位と、プリチャージされる前の前記ビット線の電位とが等しい場合、前記ビット線のプリチャージを行うことなく、前記書き込みデータを前記メモリセルに書き込むことを特徴とする請求項1に記載の半導体記憶装置。ライト時に前記書き込みデータに応じて前記ビット線を駆動するライトアンプをさらに備えることを特徴とする請求項1または2に記載の半導体記憶装置。前記メモリセルをカラムごとに選択するカラムセレクタをさらに備えることを特徴とする請求項3に記載の半導体記憶装置。前記書き込みデータに応じた前記ビット線の電位と、プリチャージされる前の前記ビット線の電位とが等しく、ライト時にプリチャージ信号が発行された場合、選択カラムのビット線のプリチャージを行うことなく、前記書き込みデータを前記メモリセルに書き込むことを特徴とする請求項4に記載の半導体記憶装置。本発明の一つの実施形態の目的は、メモリセルにデータを書き込む前のプリチャージ回数を低減することが可能な半導体記憶装置を提供することである。実施形態の半導体記憶装置によれば、メモリセルと、ビット線と、プリチャージ回路と、プリチャージ制御回路とが設けられている。メモリセルはデータを記憶する。ビット線は、前記メモリセルに書き込まれる書き込みデータに応じて電位が変化する。プリチャージ回路は、前記ビット線をプリチャージする。プリチャージ制御回路は、前記ビット線の電位および前記書き込みデータに基づいて前記ビット線のプリチャージを制御する。以下、実施形態に係る半導体記憶装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。図1は、一実施形態に係る半導体記憶装置の概略構成を示すブロック図である。図1において、この半導体記憶装置には、メモリセルアレイ1、ロウデコーダ2、プリチャージ回路30~3k、カラムセレクタ4、ライトアンプ5、センスアンプ6、プリチャージ制御回路70~7kが設けられている。メモリセルアレイ1には、メモリセルMCがロウ方向およびカラム方向にマトリクス状に配置されている。メモリセルMCは、一対の記憶ノードにデータを相補的に記憶することができ、例えば、SRAMセルを用いることができる。また、メモリセルアレイ1には、メモリセルMCのロウ選択を行うワード線wl0~wlmmは正の整数が設けられるとともに、書き込みデータDwおよび読み出しデータDrに応じて電位が変化するビット線blt0~bltk、blc0~blckkは正の整数がカラムごとに設けられている。ロウデコーダ2は、ロウアドレスに基づいてメモリセルMCのロウ選択を行わせるワード線wl0~wlmを選択し、その選択されたワード線wl0~wlmを駆動することができる。プリチャージ回路30~3kはカラムごとに設けられ、リード時およびライト時にビット線をプリチャージすることができる。カラムセレクタ4は、メモリセルMCのカラム選択を行うことができる。ライトアンプ5は、ライト時に書き込みデータにDwに応じてビット線blt0~bltk、blc0~blckをカラムごとに駆動することができる。なお、ライトアンプ5は、ビット線blt0~bltkとビット線blc0~blckとを互いに相補的に駆動することができる。センスアンプ6は、メモリセルMCからビット線blt0~bltk、blc0~blck上に読み出された信号に基づいて、メモリセルMCに記憶されているデータを検知することができる。プリチャージ制御回路70~7kは、プリチャージ回路30~3kごとに設けられ、自カラムのビット線blt0~bltkの電位および書き込みデータDwに基づいて自カラムのビット線blt0~bltkのプリチャージを制御することができる。図2は、図1のメモリセルの回路構成を示す図である。図2において、メモリセルMCには、Pチャンネル電界効果トランジスタMP1、MP2およびNチャンネル電界効果トランジスタMN1~MN4が設けられている。そして、Pチャンネル電界効果トランジスタMP1とNチャンネル電界効果トランジスタMN1とは互いに直列接続されることでCMOSインバータが構成されるとともに、Pチャンネル電界効果トランジスタMP2とNチャンネル電界効果トランジスタMN2とは互いに直列接続されることでCMOSインバータが構成されている。そして、これらの一対のCMOSインバータの出力と入力とが互いにクロスカップリングされることでフリップフロップが構成されている。そして、ワード線wlは、Nチャンネル電界効果トランジスタMN3、MN4のゲートに接続されている。また、ビット線bltは、Nチャンネル電界効果トランジスタMN3を介して、Pチャンネル電界効果トランジスタMP2のゲート、Nチャンネル電界効果トランジスタMN2のゲート、Pチャンネル電界効果トランジスタMP1のドレインおよびNチャンネル電界効果トランジスタMN1のドレインに接続されている。また、ビット線blcは、Nチャンネル電界効果トランジスタMN4を介して、チャンネル電界効果トランジスタMP2のドレイン、Nチャンネル電界効果トランジスタMN2のドレイン、Pチャンネル電界効果トランジスタMP1のゲートおよびNチャンネル電界効果トランジスタMN1のゲートに接続されている。ここで、Pチャンネル電界効果トランジスタMP1のドレインとNチャンネル電界効果トランジスタMN1のドレインとの接続点は記憶ノードntを構成し、Pチャンネル電界効果トランジスタMP2のドレインとNチャンネル電界効果トランジスタMN2のドレインとの接続点は記憶ノードncを構成することができる。図3は、図1の半導体記憶装置の1カラム分のライトアンプ部分を抜き出して示したブロック図である。図3において、プリチャージ制御回路7には、グローバルプリチャージ信号Pcg、カラム選択信号cs、書き込みデータDw、ライトイネーブル信号weおよびビット線bltの電位が入力され、ローカルプリチャージ信号Pclが出力される。1カラム分のプリチャージ回路3には、プリチャージトランジスタPT1、PT2が設けられている。なお、プリチャージトランジスタPT1、PT2としては、Pチャンネル電界効果トランジスタを用いることができる。そして、プリチャージトランジスタPT1、PT2のソースは電源電位に接続され、プリチャージトランジスタPT1、PT2のドレインはビット線blt、blcにそれぞれ接続されている。プリチャージトランジスタPT1、PT2のゲートにはローカルプリチャージ信号Pclが入力される。1カラム分のカラムセレクタ4には、セレクトトランジスタST1、ST2が設けられている。なお、セレクトトランジスタST1、ST2としては、Nチャンネル電界効果トランジスタを用いることができる。そして、セレクトトランジスタST1、ST2はビット線blt、blcにそれぞれ直列に挿入されている。セレクトトランジスタST1、ST2のゲートにはカラム選択信号csが入力される。1カラム分のライトアンプ5には、ライトトランジスタWT1、WT2、NOR回路N1、N2およびインバータIV1が設けられている。なお、ライトトランジスタWT1、WT2としては、Nチャンネル電界効果トランジスタを用いることができる。そして、ライトトランジスタWT1、WT2は、セレクトトランジスタST1、ST2にそれぞれ直列に接続されている。NOR回路N1の一方の入力端子には書き込みデータDwが入力され、NOR回路N1の一方の入力端子にはインバータIV1を介して書き込みデータDwが入力される。NOR回路N1、N2の他方の入力端子にはライトイネーブル反転信号/weが入力される。NOR回路N1、N2の出力端子はライトトランジスタWT1、WT2のゲートにそれぞれ接続されている。図4は、図1のプリチャージ制御回路の構成を示すブロック図である。図4において、1カラム分のプリチャージ制御回路には、EXOR回路N3、NAND回路N4、NOR回路N5およびインバータIV2が設けられている。そして、EXOR回路N3の一方の入力端子にはビット線bltの電位が入力され、EXOR回路N3の他方の入力端子には書き込みデータDwが入力される。EXOR回路N3の出力、ライトイネーブル信号weおよびカラム選択信号csはNAND回路N4に入力される。NOR回路N5の一方の入力端子にはグローバルプリチャージ信号Pcgが入力され、NOR回路N5の他方の入力端子にはNAND回路N4の出力端子が接続されている。NOR回路N5の出力端子はインバータIV2の入力端子に接続されている。図5は、図4のプリチャージ制御回路の真理値表を示す図である。なお、この真理値表では、論理値‘0’がロウレベル例えば接地電位、論理値‘1’がハイレベル例えば電源電位に対応しているものとする。図5において、グローバルプリチャージ信号Pcgの論理値が‘1’の場合、ローカルプリチャージ信号Pclの論理値が‘1’となり、ビット線blt、blcのプリチャージが行われない。グローバルプリチャージ信号Pcgおよびライトイネーブル信号weの論理値が‘0’の場合、ローカルプリチャージ信号Pclの論理値が‘0’となり、ビット線blt、blcのプリチャージが行われる。ライトイネーブル信号weの論理値が‘0’の場合は読み出し動作が行われるので、読み出し動作にプリチャージを行わせることができる。グローバルプリチャージ信号Pcgおよびカラム選択信号csの論理値が‘0’かつライトイネーブル信号weの論理値が‘1’の場合、ローカルプリチャージ信号Pclの論理値が‘0’となり、ビット線blt、blcのプリチャージが行われる。カラム選択信号csの論理値が‘0’の場合は非選択カラムなので、書き込み動作時に非選択カラムにプリチャージを行わせることができる。グローバルプリチャージ信号Pcgの論理値が‘0’かつライトイネーブル信号weおよびカラム選択信号csの論理値が‘1’の場合、ビット線bltの電位と書き込みデータDwが等しい場合は、ローカルプリチャージ信号Pclの論理値が‘1’となり、ビット線blt、blcのプリチャージが行われない。一方、グローバルプリチャージ信号Pcgの論理値が‘0’かつライトイネーブル信号weおよびカラム選択信号csの論理値が‘1’の場合、ビット線bltの電位と書き込みデータDwが異なる場合は、ローカルプリチャージ信号Pclの論理値が‘0’となり、ビット線blt、blcのプリチャージが行われる。図6は、図1の半導体記憶装置のリード時およびライト時の各部の波形を示すタイミングチャートである。図6において、図1の半導体記憶装置では、クロックckに同期してリード期間とライト期間が切り替えられる。また、リード動作またはライト動作が行われていない時は、ビット線blt、blcがフローティング状態に維持される。なお、ビット線blt、blcをフローティング状態に維持することにより、ビット線blt、blcと記憶ノードnt、ncとの間の電位差を小さくすることが可能となり、メモリセルMCとの間でリーク電流を低減させることが可能となることから、消費電力を低減することができる。そして、例えば、メモリセルMCからデータ‘1’が読み出される場合、ライトイネーブル信号weがロウレベルに設定される。この時、記憶ノードntはハイレベル、記憶ノードncはロウレベルに維持されているものとする。そして、グローバルプリチャージ信号Pcgが立ち下がると、ローカルプリチャージ信号Pclが立ち下がる。このため、プリチャージトランジスタPT1、PT2がオンし、ビット線blt、blcのプリチャージが行われる。そして、ワード線wlの電位が立ち上がると、図2のNチャンネル電界効果トランジスタMN3、MN4がオンする。この時、記憶ノードntはハイレベルに維持されているため、ビット線bltの電位はハイレベルを維持する。一方、記憶ノードncはロウレベルに維持されているため、ビット線blcの電位はハイレベルからロウレベルに変化する。そして、ビット線blt、blcの電位がセンスアンプ6にて検出されることで、メモリセルMCからデータ‘1’が読み出される。次に、メモリセルMCにデータ‘1’が書き込まれる場合、ライトイネーブル信号weがハイレベルに設定される。このため、NOR回路N1の出力がロウレベルになり、ライトトランジスタWT1がオフするとともに、NOR回路N2の出力がハイレベルになり、ライトトランジスタWT2がオンする。そして、カラム選択信号csが立ち上がり、グローバルプリチャージ信号Pcgが立ち下がると、ビット線bltの電位がロウレベルの場合、プリチャージ制御回路7にてローカルプリチャージ信号Pclが立ち下げられる。このため、プリチャージトランジスタPT1、PT2がオンし、ビット線blt、blcのプリチャージが行われる。そして、グローバルプリチャージ信号Pcgが立ち上がると、ローカルプリチャージ信号Pclが立ち上がる。このため、プリチャージトランジスタPT1、PT2がオフし、ビット線blt、blcのプリチャージが行われなくなる。この時、ライトトランジスタWT1がオフ、ライトトランジスタWT2がオンしているため、ビット線bltはハイレベルを維持するとともに、ビット線blcはロウレベルに変化する。そして、ワード線wlの電位が立ち上がると、図2のNチャンネル電界効果トランジスタMN3、MN4がオンする。そして、ビット線blt、blcの電位に応じて記憶ノードnt、ncの電位が設定されることで、データ‘1’がメモリセルMCに書き込まれる。次に、メモリセルMCにデータ‘0’が書き込まれる場合、ライトイネーブル信号weがハイレベルに設定される。このため、NOR回路N1の出力がハイベルになり、ライトトランジスタWT1がオンするとともに、NOR回路N2の出力がロウレベルになり、ライトトランジスタWT2がオフする。そして、カラム選択信号csが立ち上がり、グローバルプリチャージ信号Pcgが立ち下がると、ビット線bltの電位がロウレベルの場合、プリチャージ制御回路7にてローカルプリチャージ信号Pclがハイレベルのまま維持される。このため、プリチャージトランジスタPT1、PT2がオフし、ビット線blt、blcのプリチャージが行われない。この時、ライトトランジスタWT1がオン、ライトトランジスタWT2がオフしているため、ビット線bltはロウレベルを維持するとともになお、点線の波形はビット線bltのプリチャージを行った時の波形である、ビット線blcはハイレベルを維持する。そして、ワード線wlの電位が立ち上がると、図2のNチャンネル電界効果トランジスタMN3、MN4がオンする。そして、ビット線blt、blcの電位に応じて記憶ノードnt、ncの電位が設定されることで、データ‘0’がメモリセルMCに書き込まれる。これにより、書き込みデータDwに応じたビット線bltの電位と、プリチャージされる前のビット線bltの電位とが等しい場合、ビット線blt、blcのプリチャージが行われないようにすることができ、ビット線bltの電位に発生する余分な振幅を除去することが可能となることから、消費電力を低減することができる。この時、書き込みデータDwに応じたビット線bltの電位と、プリチャージされる前のビット線bltの電位とが等しくなる確率は1/2であり、全カラム書き込みを行った場合にライト時の消費する電力をほぼ半減させることができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。