"下部電極を形成する工程と、前記下部電極上に、中間窒化チタン膜及び非晶質チタン酸ストロンチウム膜が互いに接するように積層された積層膜を形成する工程と、第1の熱処理を行うことにより、前記中間窒化チタン膜及び非晶質チタン酸ストロンチウム膜を結晶質チタン酸ストロンチウム膜に変換する工程と、前記結晶質チタン酸ストロンチウム膜上に上部電極を形成する工程と、を有する、キャパシタを備えた半導体装置の製造方法。前記積層膜は、前記下部電極側から上部電極側に向かって順に積層された中間窒化チタン膜及び非晶質チタン酸ストロンチウム膜からなる、請求項1に記載の半導体装置の製造方法。前記積層膜は、前記下部電極側から上部電極側に向かって順に積層された非晶質チタン酸ストロンチウム膜、中間窒化チタン膜及び非晶質チタン酸ストロンチウム膜からなる、請求項1に記載の半導体装置の製造方法。前記非晶質チタン酸ストロンチウム膜がアルミニウムを含有する、請求項1~3の何れか1項に記載の半導体装置の製造方法。前記非晶質チタン酸ストロンチウム膜中の、原子数比Al/SrTiAlOが0.1~1.0atである、請求項4に記載の半導体装置の製造方法。前記非晶質チタン酸ストロンチウム膜中の原子数比Sr/Tiが、前記結晶質チタン酸ストロンチウム膜中の原子数比Sr/Tiよりも大きい、請求項1~5の何れか1項に記載の半導体装置の製造方法。前記非晶質チタン酸ストロンチウム膜中の原子数比Sr/Tiが1以上であり、前記結晶質チタン酸ストロンチウム膜中の原子数比Sr/Tiが0.8~1.2である、請求項6に記載の半導体装置の製造方法。前記非晶質チタン酸ストロンチウム膜中の原子数比Sr/Tiが1.6以下である、請求項7に記載の半導体装置の製造方法。650°C未満の温度で前記第1の熱処理を行う、請求項1~8の何れか1項に記載の半導体装置の製造方法。600°C以下の温度で前記第1の熱処理を行う、請求項9に記載の半導体装置の製造方法。前記下部電極を形成する工程の前に更に、MOSトランジスタを形成する工程と、前記MOSトランジスタの第1不純物拡散領域に接続されるようにビット線を形成する工程と、前記MOSトランジスタの第2不純物拡散領域に接続されるように容量コンタクトパッドを形成する工程と、を有し、前記下部電極を形成する工程において、前記容量コンタクトパッドに接続されるように前記下部電極を形成する、請求項1~10の何れか1項に記載の半導体装置の製造方法。前記容量コンタクトパッドを形成する工程の後に更に、前記容量コンタクトパッドを覆うように層間絶縁膜を形成する工程と、前記層間絶縁膜内に、前記容量コンタクトパッドを露出させるようにキャパシタホールを形成する工程と、を有し、前記下部電極を形成する工程において、前記キャパシタホール内に下部電極を形成し、前記積層膜を形成する工程は、前記キャパシタホール内の下部電極上及び前記層間絶縁膜上に、前記中間窒化チタン膜を形成する工程と、前記層間絶縁膜上の前記中間窒化チタン膜を除去する工程と、前記キャパシタホール内の前記中間窒化チタン膜上に、前記非晶質チタン酸ストロンチウム膜を形成する工程と、を有する、請求項11に記載の半導体装置の製造方法。前記結晶質チタン酸ストロンチウム膜に変換する工程の後に更に、酸化性雰囲気下で第2の熱処理を行う工程を有する、請求項1~12の何れか1項に記載の半導体装置の製造方法。前記第1の熱処理の温度は、前記第2の熱処理の温度よりも高い、請求項13に記載の半導体装置の製造方法。しかしながら、従来のSTO膜を用いたキャパシタではリーク電流を低減することが難しく、微細化したDRAMのメモリセルに適した誘電体膜としての利用が困難であった。一実施形態は、下部電極を形成する工程と、前記下部電極上に、中間窒化チタン膜及び非晶質チタン酸ストロンチウム膜が互いに接するように積層された積層膜を形成する工程と、第1の熱処理を行うことにより、前記中間窒化チタン膜及び非晶質チタン酸ストロンチウム膜を結晶質チタン酸ストロンチウム膜に変換する工程と、前記結晶質チタン酸ストロンチウム膜上に上部電極を形成する工程と、を有する、キャパシタを備えた半導体装置の製造方法に関する。チタン酸ストロンチウム膜を容量絶縁膜として用いたキャパシタにおいて、静電容量が大きく、リーク電流が小さいキャパシタを形成することができる。第1実施例の、STOキャパシタの製造方法及び構造を、図1~9を用いて説明する。図1~5は第1実施例による半導体装置の製造方法を表す断面図である。図6は非晶質状態のSTO膜以下では、非晶質STO膜と呼ぶの結晶化温度と、非晶質STO膜中におけるストロンチウムSrとチタンTiの原子数比以下では、非晶質Sr/Ti比と呼ぶの関係を示す図である。図7A、Bは結晶質状態のSTO膜以下では、結晶質STO膜と呼ぶと窒化チタン膜の断面SEM像を示す図である。図8は中間窒化チタン膜の膜厚と、熱処理後の結晶質STO膜におけるSrとTiの原子数比以下では、結晶質Sr/Ti比と呼ぶの関係を示す図である。図9はSTOキャパシタの比誘電率εrと中間窒化チタン膜の膜厚の関係を示す図である。また、図10はSTOキャパシタのリーク電流と中間窒化チタン膜の膜厚の関係を示す図である。図1に示すように、シリコン等の半導体基板111上に、シリコン酸化膜からなる層間膜112を形成した。この後、層間膜112を貫き半導体装置111に接続するキャパシタコンタクトプラグ113を形成した。キャパシタコンタクトプラグ113上に、キャパシタの下部電極膜を形成した。下部電極膜の材料には、ルテニウム膜Ruを用いた。下部電極膜の成膜にはALD法を用い、原料ガスにはRuC7H11C7H9を用いた。下部電極膜の成膜方法はこれに限定されず、MOCVD法などを用いることができる。下部電極膜の膜厚は10nmを用いた。下部電極膜の成膜後、リソグラフィー技術とドライエッチング技術を用いてパターニングを行い、下部電極114を形成した。図2に示すように、下部電極114上に、窒化チタン膜TiNを形成した。以下では、この窒化チタン膜を中間窒化チタン膜115と呼ぶ。窒化チタン膜の膜厚は評価のために0.5nm、1nm、1.5nm、2nm、と膜厚を変えて形成した。以下では、形成した中間窒化チタン膜115の膜厚をtTiNと表記する。ここで、比較として窒化チタン膜を形成しない0nmのものも形成した。窒化チタン膜の成膜にはALD法を用い、原料ガスには、TiCl4とNH3を用いて交互に供給して形成した。窒化チタン膜の製法はこれに限定されず、MOCVD法などを用いても良い。図3に示すように、非晶質STO膜116を成膜した。非晶質STO膜116の成膜にはALD法を用いた。ALD法では、半導体基板を300°C程度に加熱した状態でストロンチウムSr原料ガスを所定の時間、供給した工程a。この後、酸化原料ガスとしてO3を所定の時間供給することでストロンチウムの酸化反応を起こした後、パージを行った工程b。引き続き、チタン原料ガスを所定の時間供給した後に、酸化原料ガスとしてO3を所定の時間供給することでチタンの酸化反応を起こした工程c。この後、パージを行った工程d。ALD法では、工程a及びbからなるSr原料成膜サイクルが1サイクル以上と、工程c及びdからなるTi原料成膜サイクルが1サイクル以上と、からSTO成膜サイクルが構成される。そして、Sr原料成膜サイクルとTi原料成膜サイクルのサイクル数を調節することで、非晶質STO膜の非晶質Sr/Ti比を調節した。また、STO成膜サイクルのサイクル数を調節することでSTO膜の膜厚を調節した。本実施例では、非晶質STO膜116形成時の原料ガスの供給時間10秒、パージ時間10秒とし、その膜厚は10nmで形成した。なお、ストロンチウム原料として、ビスペンタメチルシクロペンタジエニルストロンチウムSrC5CH352を用いた。ストロンチウム原料としてはこの他に、SrDPM2DPMはジピバロイルメタナート、SrMETHD2METHDはメトキシエトキシテトラメチルヘプタンジオネート、SrOC2H52、SrOC3H72、SrHfA2HfAはヘキサフルオロアセチルアセトナトなどを用いることができるが、特にこれらのガスに限定されない。チタン原料ガスとしては、テトラキスイソプロポキシチタンTiOCHCH324を用いた。この他、テトラキス2-メトキシ-1-メチル-1-プロポキソチタンTiMMP4、TiOtmhd2ただし、tmhdは2,2,6,6-テトラメチルへプタン-3,5-ジオンを示す、Tidepdtmhd2ただし、depdはジエチルペンタジオールを示すなど公知のチタン原料ガスを用いることができるが、特にこれらのガスに限定されない。成膜した非晶質STO膜116の組成比は、RBSRutherfordbackscatteringspectrometry;ラザフォード後方散乱測定等により調べた。本実施例では、非晶質Sr/Ti比は1.6になるように形成した。この理由は、後の図4の工程で述べるように、ストロンチウムを過剰にすることにより結晶化温度が低温化され、STO膜の剥がれの抑制を行えるためである。なお、本実施例では、非晶質STO膜116の製造方法はALD法で説明したが、製造方法はこれに限定されず、MOCVD法、スパッタ法などを用いて形成しても良い。図4に示すように、非晶質STO膜116が成膜された基板に対して熱処理を行い、非晶質STO膜116を結晶化させて、結晶質STO膜116aを形成した。結晶化熱処理は、窒素雰囲気でRTARapidThermalAnneal;瞬時熱アニール法を用いて行った。温度は600°C、時間5分の条件で行った。この熱処理温度は、次の実験結果に基づいて決められた。シリコン基板上に、窒化チタン膜、10nmの非晶質STO膜を、順次成膜した後、熱処理温度を変えて熱処理を施し、形成されたSTO膜が結晶性を有しているか否かをXRD測定により調べた。非晶質STO膜は、非晶質Sr/Ti比を0.8、1.0、1.2、1.4、1.6と変えて形成した。それぞれについて、結晶化温度を調べた。その結果を図6に示す。図6では、非晶質状態は□、結晶化状態は■で示している。各非晶質Sr/Ti比により結晶化温度が変化し、それぞれの結晶化温度は、非晶質Sr/Ti比0.8の時620°C、非晶質Sr/Ti比1の時610°C、非晶質Sr/Ti比1.2の時590°C、非晶質Sr/Ti比1.4の時580°C、非晶質Sr/Ti比1.6の時570°Cと求められた。非晶質Sr/Ti比が1.8、2.0では570°Cと、非晶質Sr/Ti比1.6以上では結晶化温度は一定になった。同様に、ルテニウム膜上についても、結晶化温度と非晶質Sr/Ti比依存性を調べたところ、ほぼ窒化チタン膜上と同じ結晶化温度と、非晶質Sr/Ti比依存性が得られ、下部電極の材料の依存性は見られなかった。このように、非晶質Sr/Ti比が大きいほど、結晶化温度は低下する傾向を示す理由は明確ではないが、ストロンチウムが過剰に含まれることにより低温で結晶化しやすい結晶物ストロンチウム酸化物SrO酸化物などが形成され、その結晶核にチタン酸化物TiO酸化物が取り込まれてSTO結晶が成長すると考えている。次に、シリコン基板上に窒化チタン膜を成膜し、窒化チタン上に非晶質Sr/Ti比1.6で非晶質STO膜を10nm形成した後、前述の熱処理条件において、熱処理温度を570°Cから700°Cの間で、10°C間隔で温度を変えて処理して、SEM観察を行った。この結果、650°C以上で熱処理を行った試料では、窒化チタン膜と、結晶質STO膜116aとの界面で、膜剥がれが観察された。640°C以下で熱処理を行った試料では、膜剥がれは観察されなかった。非晶質Sr/Ti比を1に変えて、同様の観察を行ったところ、同様に650°C程度以上で剥がれが観察された。非晶質Sr/Ti比が1.6の場合において熱処理温度600°Cで行った場合の断面SEM写真を図7Aに、熱処理温度650°Cで行った場合の断面SEM写真を図7Bに示す。650°Cで行った試料では、上面から見ると、円状の斑点が観察され、その部分の断面を見たのが図7Bである。円状の斑点として見えた部分では、結晶質STO膜と窒化チタン膜の間に剥れ121が発生していた。STO膜は、下部電極との密着性が弱く、剥がれに対する注意が必要であることが示唆される。また、熱処理の時間については、1時間までの範囲において、時間と剥がれ易さには依存性は見られなかった。同様に、下部電極がルテニウム膜においても、熱処理温度と剥がれの観察を行ったが、ほぼ同じ温度で剥がれる傾向を示した。このように、STO膜は、650°C以上の熱処理では、剥がれ易いことがわかり、結晶化熱処理は650°Cより低い温度で行う必要であることがわかってきた。この剥がれが起きる温度は、SEM観察により求められたが、確実に剥がれを抑制するには、650°Cから余裕をとって低くすることが望ましい。一方、結晶化温度は570°C~620°Cであり、結晶化温度と剥がれを起こす温度との間に、温度領域の余裕がない。さらに結晶化熱処理は、結晶化温度よりもなるべく高い温度で行い、結晶化を十分に行うことが、誘電率を高めるには好ましい。そのため、結晶化温度は、650°Cより低い温度領域であり、そのような温度領域においてなるべく低い温度であることが望ましい。そのような結晶化温度であれば、熱処理温度と結晶化温度との温度差を大きくでき、結晶化が十分にでき、且つ、剥がれが起きる650°Cとの温度マージンも確保できる。このように、結晶化温度を低温化することが望ましいが、そのためには、結晶化温度と非晶質Sr/Ti比との関係の結果から、非晶質STO膜116形成時の非晶質Sr/Ti比を大きくして形成して、結晶化温度を下げることが有効である。このため、非晶質STO膜116の非晶質Sr/Ti比は1.6以上であることが好ましい。本実施例では、非晶質STO膜116の非晶質Sr/Ti比は1.6を用いた。それにより、結晶化温度は570°Cと低温化することができ、結晶化熱処理の熱処理温度を、剥がれが観察された650°Cよりも十分に低い600°Cで行った。これにより、剥がれを抑制しつつ、且つ、結晶化も促進させることが可能となる。結晶化熱処理に引き続いて、必要に応じて、STO膜中に酸素を十分に供給するため、酸化性雰囲気熱処理を行う。温度は、剥がれが起きないように、結晶化熱処理より低温を用いる。本実施例では、450°Cで、10分、酸素雰囲気、ファーネスで行った。図5に示すように、上部電極膜を成膜した。上部電極膜の材料には、ルテニウムRu膜を用いた。上部電極膜の成膜は、図1の工程の下部電極の成膜と同様に行うことができる。上部電極膜の膜厚は10nmに形成した。フォトリソグラフィー技術、エッチング技術を用いて、上部電極膜をパターニングして、上部電極117を形成した。この工程を経て、結晶質STO膜116aを絶縁膜とし、結晶質STO膜116aの上下に下部電極114、上部電極117から成るMIM構造のSTOキャパシタ118を形成した。膜厚tTiNが振られて形成された5種類のSTOキャパシタ118について原子数比を調べた。結晶質STO膜116aのSrとTiの原子数比をRBS測定で調べた。この原子数比を、非晶質STO膜の原子数である非晶質Sr/Ti比と区別して、結晶質Sr/Ti比と呼ぶ。図8に中間窒化チタン膜の各膜厚tTiNに対する、結晶質Sr/Ti比を示す。tTiN=0nmでは、非晶質状態と同じ1.6を示した。一方、tTiN=0.5nm、1nm、1.5nm、2nmでは、非晶質状態の1.6よりも小さい値を示し、それぞれ1.3、1.0、0.8、0.7であった。これらを見ると、中間窒化チタン膜115を形成した試料で、tTiNが厚いほど、結晶質Sr/Ti比は小さくなっている。このことは、中間窒化チタン膜115の膜厚tTiNが厚いほど、結晶質STO膜116a中へのチタンの割合が増加していることを意味しており、結晶化熱処理中に、中間窒化チタン膜115が、STO膜中に取り込まれることにより結晶質Sr/Ti比が低下したことが示唆される。次に、作製した種々のSTOキャパシタについて、誘電率特性、リーク電流特性を評価した。図9に、比誘電率εrの窒化チタン膜厚tTiNに対する依存性を示す。中間窒化チタン膜115を形成していないtTiN=0nmでは、比誘電率εrは約40と小さい。中間窒化チタン膜を0.5nmで形成したtTiN=0.5nmのSTOキャパシタでは、比誘電率εrは約90と増加した。さらに、中間窒化チタン膜115の膜厚を増加させたtTiN=1.0nm、1.5nmでは、比誘電率εrは約100と最も大きい値を示した。さらに、中間窒化チタン膜115を厚くしたtTiN=2nmでは、逆に、比誘電率は約50に低下した。これらSTOキャパシタは、従来のジルコニウム酸化膜の比誘電率約20~30に比べて、大きい値が得られ、特に、TiN=0.5、1.0.1.5では、100近くの比誘電率εrが得られ、従来のジルコニウム酸化膜の3倍以上と非常に大きな良好な値が得られた。この比誘電率εrと、結晶質STO膜116aの結晶質Sr/Ti比との関係を見てみる。結晶質Sr/Ti比が0.8、1.0の時、つまりtTiN=1.5nm、1nmの時、比誘電率εrが100と大きくなっていることがわかる。そして、結晶質Sr/Ti比がそれらよりも大きい方向に変化すると、Sr/Ti比1.3の時tTiN=0.5nmの時比誘電率εrは90、Sr/Ti比1.6の時tTiN=0nmの時比誘電率εrは40と小さい方向に変化した。結晶質Sr/Ti比がそれらより小さい方向に変化すると、Sr/Ti比0.7の時tTiN=2nmの時、比誘電率εrは50とやはり小さい方向に変化した。即ちSr/Ti比1近くの0.8~1.2付近で比誘電率εrはピークを示し、そこからずれると比誘電率εrは小さくなっている。この理由は、結晶質Sr/Ti比が1近くでは、STO膜SrTiO3の化学量論比の1に近い組成比となり、STO膜が支配的に形成されるため、比誘電率が大きくなったものと考えられる。そして、STO膜の比誘電率εrは100程度であると考えられる。一方、結晶質Sr/Ti比>1では、過剰のストロンチウムが含まれており、そのストロンチウムは、ストロンチウム酸化膜SrOxを形成し、STO膜中に混在するものと考えられる。このストロンチウム酸化膜は、比誘電率εrが約40と、得られたSTOの比誘電率εrの100に比べて小さい。そのため、ストロンチウム酸化膜が混在したSTO膜は、全体として比誘電率εrは小さくなるものと考えられる。また、Sr/Ti<1では、過剰のチタンが含まれており、このチタンはチタン酸化膜TiOxを形成してSTO膜中に混在するものと考えられる。チタン酸化膜はアナターゼ構造で比誘電率は約40、ルチル構造で約80が得られており、これらの比誘電率εrは、STO膜の比誘電率100に比べて小さい。そのため、チタン酸化膜が混在したSTO膜は、全体として比誘電率εrは小さくなるものと考えられる。これらの結果から、比誘電率εrを大きくするには、結晶質Sr/Ti比を1付近となるように形成することが望ましいことが示される。次に、キャパシタの上下電極間に電圧を印加して、電極間に流れるリーク電流を評価した。図10に、リーク電流密度Jの、中間窒化チタン膜115の膜厚tTiNに対する依存性を示す。リーク電流は、1.0V印加時のリーク電流密度で示した。周辺回路領域の電源電圧にVddを用い、ビット線に1/2Vddを与える電圧構成をとる場合、キャパシタ絶縁膜には1/2Vddが印加される。現在のDRAMでは、Vddには約1.5Vが用いられており、キャパシタ絶縁膜には約0.75Vが印加される。リーク電流の評価では、電圧の変動マージンなどを考慮して、1.0Vで評価した。また、リーク電流は、製品のデータ保持時間を満たすようにする必要がある。現在のDRAMでは、例えば、1セルあたり凡そ1×1015A以下とすることが求められており、リーク電流密度1×108A/cm2以下とすることが目安となる。中間窒化チタン膜115を形成しないtTiN=0nm、中間窒化チタン膜115を形成した0.5nm、1nmでは、リーク電流はJ=5×109A/cm2と小さい値を示した。中間窒化チタン膜115をさらに厚くしたtTiN=1.5nmでは、リーク電流は9×109A/cm2とやや大きくなった。中間窒化チタン膜115をさらに厚くしたtTiN=2nmでは、さらにリーク電流は増加して、J=5×105A/cm2と3桁以上、増加した。tTiN=0~1.5nmでは、リーク電流密度の製品上の許容値の1×108A/cm2以下を示した。一方、t=2nmでは、製品上の許容値より大きく、スペックを満足していなかった。これらから、リーク電流の観点から、本実施例では、t=1.5nm以下で形成する必要があることが示された。ここで、キャパシタの電極の材料の種類とリーク電流との関係を考える。STO膜のバンドギャップは3.2eVと狭いため、電極の材料によっては、結晶質STO膜とのバンドオフセットが減少し、ショットキー伝導によるリーク電流が増大するという問題がある。発明者の検討により、ルテニウム膜、窒化チタン膜に対して、XPS法を用いて、仕事関数を調べた結果、それぞれ4.99eV、4.85eVが得られた。この結果、ルテニウム膜は、窒化チタン膜に比べて、仕事関数が深く、リーク電流が抑制されることが示唆される。また、STO膜の電子親和力χはおよそ4.0eVであり、この値からバンドオフセットを見積もると、ルテニウム膜とSTO膜との間は1eV、窒化チタン膜とSTO膜との間は0.85eVと見積もられ、ルテニウム膜では1eV程度が確保されるが、窒化チタン膜では1eVより小さいことが見積もられる。実験結果を見ると、tTiN=0nmの試料で、リーク電流密度がJ=5×109A/cm2と小さかった。この理由は、下部電極がルテニウム膜であるため、STO膜の伝導帯とのバンドオフセットの見積もり値が1eV程度とれるので電流が抑制されているものと考えられる。これに対して、tTiN=2nmの試料で、リーク電流がJ=5×105A/cm2と大きくなるのは、ルテニウム膜上に形成された中間窒化チタン膜上にSTO膜が形成されたため、STO膜の伝導帯とのバンドオフセットの見積もり値が、ルテニウム膜の1eVより小さい0.85eV程度のため、リーク電流が大きくなったことが推定される。ここで、t=0.5nm、1nm、1.5nmでは、中間窒化チタン膜を形成しているにもかかわらず、リーク電流がJ=1×108A/cm2以下と小さく、tTiN=0nmのリーク電流特性と略同じ値を示した。前に示したように、結晶質STO膜116aの組成比を調べた結果、中間窒化チタン膜115を形成した試料では、結晶質Sr/Ti比が、非晶質STO膜116形成時の非晶質Sr/Ti比1.6よりも小さくなっていた。このことより、結晶化熱処理中に中間窒化チタン膜がSTO膜中に取り込まれることにより、STO膜中のチタンの割合が増加していることが示唆されている。ここで得られたリーク電流特性の結果を考慮すると、tTiN=0.5nm、1nm、1.5nmでは、中間窒化チタン膜115は、殆どが結晶質STO膜116a中に取り込まれ、下部電極114のルテニウム膜と結晶質STO膜116aが接する構造となっているものと考えられる。一方、tTiN=2nmでは、結晶化熱処理後において、中間窒化チタン膜114の一部分がSTO膜中に取り込まれるが、少なくとも中間窒化チタン膜114の一部が残存しているものと考えられる。尚、tTiN=0.5nm、1nm、1.5nmでは中間窒化チタン膜115が結晶質STO膜116aに殆ど取り込まれると考えられるが、中間窒化チタン膜115の一部が僅かに残存し、その残存した中間窒化チタン膜115が、絶縁膜、例えばTiOx、TiOxNyなどに変質して残存している可能性はある。そのような絶縁膜に変質して残存している場合においても、ショットキー伝導を抑制する効果は十分に発揮される。これらで示したように、本実施例では、下部電極114のルテニウム膜上に形成した中間窒化チタン膜115が、非晶質STO膜116の結晶化熱処理の最中に、STO膜中に取り込まれて、結晶質STO膜116aが形成されることが推定される。ここで、非晶質STO膜116のSr/Ti比を1より大きくして形成する場合、過剰のストロンチウムが含まれており、このストロンチウムは、中間窒化チタン膜から取り込まれたチタンとでSrTiO3結晶を形成するものと考えられる。ここで、この過剰のストロンチウムと中間窒化チタン膜のチタンがSTOを形成する際に、酸素が必要であるが、酸素は、非晶質STO膜中、下部電極のルテニウム膜、下地基板のシリコン酸化膜などに含まれている酸素から供給されることが可能である。これら酸素が補われても、形成された結晶質STO膜116a中の酸素欠損が問題となるときは、図4の工程において結晶化熱処理の後の酸化性雰囲気熱処理を行うようにして、酸素を補うことが有効である。中間窒化チタン膜115の膜厚は、用いる非晶質STO膜116の非晶質Sr/Ti比と、非晶質STO膜116の厚さと、形成される結晶質STO膜116aにおいて求められる結晶質Sr/Ti比に依存して決められる。ここで用いる非晶質STO膜116の非晶質Sr/Ti比は、行いたい結晶化熱処理の温度を満足できる様な所望の結晶化温度が得られる非晶質Sr/Ti比となるように決められる。所定の結晶質Sr/Ti比を得る場合、非晶質Sr/Ti比が大きいほど中間窒化チタン膜115の厚さを厚くする必要がある。非晶質STO膜116の厚さについては、STOキャパシタ118において求められる耐圧、リーク電流、容量値から必要な厚さが決められる。所定の結晶質Sr/Ti比を得る場合、非晶質STO膜116の厚さが厚いほど中間窒化チタン膜115を厚くする必要がある。形成される結晶質STO膜116aにおいて求められる結晶質Sr/Ti比は、高い容量値を得るためには1程度となるように決められる。所定の結晶質Sr/Ti比を得る場合、結晶質Sr/Ti比は小さいほど中間窒化チタン膜115の厚さを厚くする必要がある。図4の工程で行う結晶化熱処理は、中間窒化チタン膜115のほぼ全部を、STO膜が取り込めるように行う必要がある。そのため、中間窒化チタン膜115が厚くなると、それに応じて結晶化熱処理の時間を長くして行われる。結晶化熱処理による熱負荷によるトランジスタへの影響等を考慮すると、結晶化熱処理の時間は短い方が好ましく、そのためには、中間窒化チタン膜115の厚さは薄い方が好ましい。本実施例の半導体装置の製造方法では、下部電極上に第1膜厚の中間窒化チタン膜を形成する工程、中間窒化チタン膜上に非晶質STO膜を形成する工程、非晶質STO膜に対して熱処理を行い中間窒化チタン膜を取り込むように結晶質STO膜を形成する工程、を有する。非晶質STO膜は、ストロンチウムとチタンの原子数比である非晶質Sr/Tiが第1原子数比を有して形成され、結晶質STO膜はストロンチウムとチタンの原子数比である結晶質Sr/Tiが第1原子数比よりも小さい第2原子数比を有する。第1原子数比は1よりも大きく、第2原子数比は0.8~1.2を有することが好ましい。結晶質STO膜の形成後において、結晶質STO膜と下部電極の間には、窒化チタン膜は存在しないように形成する。非晶質STO膜は、非晶質Sr/Ti比を1.6で形成し、600°C以下の温度で熱処理を行って、結晶質Sr/Ti比1.0の結晶質STO膜を形成することが好ましい。本実施例の製造方法では、下部電極上に中間窒化チタン膜を形成し、その上にSr/Ti比が1よりも大きい組成を持つ非晶質STO膜を形成し、熱処理を行い、中間窒化チタン膜を取り込んでSr/Ti比が1程度の結晶質STO膜を形成する方法を用いることが好ましい。この結果、高い誘電率、低いリーク電流を持つ結晶質STOキャパシタを、低温で形成することが可能となり、剥がれの問題を抑制して形成することが実現できる。本実施例では、上部電極、下部電極にルテニウム膜を用いたが、これに限定されず、仕事関数が深い材料、特にルテニウムよりも深い材料を用いることができ、白金膜、イリジウム膜、ニッケル膜、コバルト膜、モリブデン膜などの金属、ルテニウム酸化膜、イリジウム酸化膜、モリブデン酸化膜などの酸化膜を用いることができる。また、これらから選ばれた複数の膜からなる積層膜を用いても良い。本実施例では、結晶化熱処理において、中間窒化チタン膜115がSTO膜に取り込まれることで説明した。しかし、熱処理は、図4の工程で行う結晶化熱処理以外の、STOキャパシタを形成した後の工程における、層間膜のアニール工程や、コンタクトプラグ形成時のCVD膜成長時の熱処理工程などにおいて行っても良い。但し、STOキャパシタ形成後の、これら熱処理で代用する場合には、STO膜の構造が変化することによる応力がSTO膜に加わり、膜が劣化する問題があるので、このような問題が発生しない場合に用いることができる。第2実施例第2実施例では、第1実施例の技術を用いて、さらにリーク電流が小さいSTOキャパシタを提供する。図11~15は、第2実施例を説明するための半導体装置の断面図である。図11に示すように、第1実施例の図1の工程と同様にして半導体基板211上に、シリコン酸化膜から成る層間膜212、キャパシタコンタクトプラグ213、下部電極214を形成した。下部電極214の材料は、ルテニウム膜Ruを用いた。第1実施例の図3の工程の非晶質STO膜の成長と同様に、非晶質第1STO膜215を、ALD法により形成した。非晶質第1STO膜215の膜厚は5nmとし、非晶質Sr/Ti比1.6で形成した。図12に示すように、非晶質第1STO膜215上に、第1実施例の図4の工程の中間窒化チタン膜の形成と同様にして、中間窒化チタン膜216を形成した。中間窒化チタン膜の膜厚は、tTiN=1nmで形成した。図13に示すように、第1実施例の図3の工程の非晶質STO膜の成長と同様にして、非晶質状態で非晶質第2STO膜217を、ALD法により形成した。非晶質第2STO膜217の膜厚は5nmとし、非晶質Sr/Ti比は、第1実施例の非晶質STO膜と同様の非晶質Sr/Ti=1.6で形成した。図14に示すように、第1実施例の図4の工程と同様にして、剥がれに注意して600°Cの窒素N2の不活性ガス雰囲気中でのRTA法により5分の熱処理を行い、非晶質第1STO膜215、非晶質第2STO膜217を結晶化させた。これにより、結晶化第1STO膜215a、結晶化第2STO膜217aを形成した。結晶化熱処理に引き続いて、必要に応じて、STO膜中に酸素を十分に供給するため、酸化性雰囲気熱処理を行った。酸化性雰囲気下の熱処理温度は、剥がれが起きないよう、結晶化熱処理よりも低温を用いた。本実施例では、450°Cで、10分、酸素雰囲気、ファーネスで行った。図15に示すように、第1実施例の図5の工程と同様にして上部電極膜を成膜した。上部電極膜の材料には、ルテニウムRu膜を用いた。フォトリソグラフィー技術、エッチング技術を用いて、上部電極218をパターニング形成した。以上の工程を経て、STO膜を絶縁膜とする、MIM構造のSTOキャパシタ219を形成した。完成したSTOキャパシタ219は、中間窒化チタン膜216が、第1STO膜、第2STO膜に取り込まれて消滅し、下部電極214のルテニウム膜上に、結晶質第1STO膜215a、結晶質第2STO膜217aが順に積層された構成となった。すなわち、上に形成された非晶質第2STO膜217が、200優先配向した結晶化第2STO膜217aとなって形成された。結晶化第1STO膜215a、結晶化第2STO膜217aの結晶質Sr/Ti比は、それぞれ凡そ1に形成され、高い比誘電率εrが得られる構造となった。結晶化第1STO膜215aと結晶化第2STO膜217aの間は、結晶の連続性が分断されて、下部電極214上面に対して略平行に形成された、面状に広がる粒界221が形成された図14。このように、結晶質STO膜には高さ方向に2層に分断する粒界面を形成され、下部電極214から、上部電極218にかけて連続的に走る粒界が形成されることを抑制できた。このSTO膜の、リーク電流を測定したところ、J=1×109A/cm2と、第1実施例で得られた最も小さいリーク電流を示したtTiN=0、0.5nm、1.0nmでのJ=5×109A/cm2に比べて、さらに低い電流を得ることができた。この理由は、下部電極から、上部電極にかけて連続的に走る粒界が形成されることを抑制されたためと考えられる。次に、比誘電率εrの測定を行った。その結果、100と、第1実施例で得られた結果と同等の結果が得られた。本実施例を用いると、第1実施例に比べてさらにリーク電流が小さい高誘電率膜を得ることができる。リーク電流を低減したい場合に効果を有する。第3実施例非晶質STO膜の成膜後、結晶化して形成された結晶質STO膜は、膜中の酸素が抜けて欠陥準位が形成され、リーク電流の増大を招く場合があった。本実施例は、このような問題を対策する例に関するものである。第3実施例の、STOキャパシタの製造方法及び構造を、図16~19を用いて説明する。図16~18は、第3実施例による半導体装置の製造方法を示す断面図である。図19は、アルミニウムドープ量に対する、比誘電率、リーク電流の依存性を示すグラフである。図16に示すように、第1実施例の図1の工程と同様にして、半導体基板311、シリコン酸化膜から成る層間膜312、キャパシタコンタクトプラグ313、キャパシタの下部電極314を形成した。下部電極314の材料は、ルテニウム膜Ruを用いた。下部電極314の膜厚は10nmで形成した。第1実施例の図2の工程と同様に、中間窒化チタン膜315を形成した。中間窒化チタン膜315の膜厚は、tTiN=1nmで形成した。中間窒化チタン膜315上に、アルミニウムAlを含んだ、非晶質状態のAl含有STO膜をALD法により形成した。以下では、これを非晶質Al含有STO膜316と呼ぶ。この非晶質Al含有STO膜316は、第1実施例と同様にストロンチウムとチタンの原子数比Sr/Ti比を1.6として形成した。非晶質Al含有STO膜316の成膜には、ALD法を用いた。半導体基板を300°C程度に加熱した状態でストロンチウムSr原料ガスを所定の時間、供給した後に、酸化原料ガスとして、O3を所定の時間供給することでストロンチウムの酸化反応を起こした。引き続き、チタン原料ガスを所定の時間供給した後に、酸化原料ガスとして、O3を所定の時間供給することでチタンの酸化反応を起こす。これをALD法の1サイクルとして、複数のサイクルを繰り返すことにより、所望の膜厚となるようにSTO膜を形成した。さらに、本実施例では、アルミニウムAl原料ガスを所定の時間供給した後に、酸化原料ガスとして、O3を所定の時間供給することでアルミニウムの酸化反応を起こすステップを、前記複数のサイクルのうち、所定の複数のサイクルに追加した。このアルミニウムの酸化反応を起こすステップのアルミニウム原料ガス供給時間、アルミニウムの酸化反応を起こすステップが追加されるサイクルの数は、完成したSTO膜中に所望の濃度でアルミニウムが含まれるように、調整した。なお、ストロンチウム原料ガス、チタン原料ガスは第1実施例に示したガスを用いることができる。アルミニウム原料ガスとしては、トリメチルアルミニウムTMAを用いたが、これに限定はされない。本実施例では、トータル膜厚は10nmで形成した。アルミニウムの酸化反応を起こすステップをサイクルに追加する数を変えて形成して、異なるアルミニウム濃度が含まれるSTO膜を形成した。尚、成膜方法はALD法に限定されず、MOCVD法、スパッタ法など用いることができる。第1実施例の図4と同様にして、剥がれに注意して、600°C程度の窒素N2の不活性ガス雰囲気中でのRTA法により5分の熱処理を行い、結晶化したAl含有STO膜を形成した。以下では、この膜を結晶化Al含有STO膜316aと呼ぶ。尚、アルミドープを行うことにより、結晶化温度が変化することが考えられるが、今回実験で用いた2at以下では結晶化温度への影響は小さかった。結晶化熱処理に引き続いて、必要に応じて、STO膜中に酸素を十分に供給するため、酸化性雰囲気熱処理を行った。酸化性雰囲気下での熱処理温度は、剥がれが起きないよう、結晶化熱処理より低温を用いた。本実施例では、450°Cで、10分、酸素雰囲気、ファーネスで行った。図18に示すように、第1実施例の図5の工程と同様にして、上部電極317を成膜した。上部電極317の材料には、ルテニウムRu膜を用いた。この工程を経て、STO膜を絶縁膜とする、MIM構造のSTOキャパシタ318を形成した。アルミニウム濃度を変化させて形成した結晶化Al含有STO膜317について、RBS法によりアルミの原子数比Al/SrTiAlOを調べたところ、原子数濃度で、0at~2atの間で変化した試料が形成された。また、Sr/Ti比は、約1に形成された。これらの試料に対して、比誘電率●、リーク電流○のアルミニウムドープ量依存性を調べた。結果を図19に示す。アルミニウムを含まない0atでは、第1実施例と同様に比誘電率εrは100を示した。図19の比誘電率εrを示す右側の縦軸では、0atでの比誘電率εrを1と規格化して、比誘電率比で示している。これを見ると、比誘電率比は、0atの1を最大として、アルミニウム原子数濃度が増えると比誘電率比は徐々に減少した。0.3~1atの範囲では、比誘電率比は約0.7、比誘電率εrは約70となる。この範囲では、アルミニウム原子数濃度に拠らずにほぼ一定の値を示した。1at以上では、再び減少し、2atでは比誘電率比0.3を示した。この結果から、ドープするアルミニウム原子数比が0.3~1atの範囲では、アルミニウムを含まないSTO膜に比べて、約70~80の比誘電率と小さくなるが、現在用いられているジルコニウムの比誘電率εrの20~30などに比べて十分に大きい値が得られている。また、アルミニウム原子数濃度に対する比誘電率εrの変化は小さく安定しており、製造上でのばらつきの問題も抑制される結果を示した。アルミニウムを含まない0atの第1実施例の条件での、リーク電流密度J=5×109A/cm2を示す。図19のリーク電流を示す左側の縦軸では、0atでのリーク電流を1と規格化したリーク電流比で示している。アルミニウムを0.1atドープすると、リーク電流比は、200分の1に急激に減少し、J=2×1011A/cm2と小さいリーク電流値を示した。0.1at以上ドープすると、ドープ量が増加すると共に少しずつ減少する。このことから、アルミニウムを0.1at以上ドープすることによりリーク電流を2桁小さくできることが判った。この理由は、アルミニウムを含有しないSTO膜が酸素欠損を起こし易く、酸素が抜けた箇所で、欠陥準位が形成され、リークの原因となるためである。アルミニウムは、イオン半径がチタンTiに近いので、アルミニウムをドープすると、STO膜中のチタンTiと置換されると考えられる。アルミニウムは3価で、価数変化が殆どない元素である。アルミニウムをドープすることにより、酸素欠損量を低減でき、リーク電流が抑制されるものと考えられる。また、アルミニウムは、価数の変化が殆どない元素であり、不安定な準位を形成することもない。アルミニウムと同様の効果が得られる元素として、同じ3価の元素で、チタンと原子半径が近いガリウムGa、インジウムIn、ルテチウムLuのいずれかをドープして用いることもできる。第4実施例本実施例は、第1実施例のキャパシタを、DRAMに適用する方法を開示したものである。図20~28は、第4実施例による半導体装置の製造方法を説明する断面図である。図29~33は、第4実施例の変形例を説明するための半導体装置の断面図である。図20に示すように、半導体基板11上に、素子分離領域12を形成した。この素子分離領域12で区画されて素子形成領域13が画定された。ゲート絶縁膜14、ゲート導電膜15、ゲート保護膜16を成膜した後、レジストマスクを用いて順次エッチングして、ゲート電極17を形成した。ゲート電極17をマスクに用いて、半導体基板11上にイオン注入法を用いてソース/ドレイン領域18を形成した。ゲート電極17の側壁にサイドウォール19を形成した。ゲート電極17間を埋め込むようにゲート層間膜20を形成した。ゲート電極17間のソース/ドレイン領域18上と接続するセルコンタクトプラグ21を形成した。セルコンタクトプラグ層間膜22を形成した。セルコンタクトプラグ層間膜22を貫き、ビット線が接続される側のセルコンタクトプラグ21上と接続するビット線コンタクトプラグ23を形成した。ビット線コンタクトプラグ23と接続するビット線24を形成した。ビット線層間膜25を形成した。ビット線層間膜25を貫き、キャパシタが接続される側のセルコンタクトプラグ21上と接続するキャパシタコンタクトプラグ26を形成した。キャパシタ層間膜27を形成する。材料はシリコン酸化膜を用いた。ここで、本実施例では、層間膜にホールを形成して、ホール内壁に電極を形成する、コンケーブ型構造のキャパシタを用いた。尚、キャパシタ構造はこれに限定されず、導電膜をパターニングして得られる箱型構造などを用いても良い。図21に示すように、フォトリソグラフィー技術を用いて、キャパシタホール形成領域が開口されたレジストマスク411を形成した。レジストマスク411を用いて、キャパシタ層間膜27を貫きキャパシタコンタクトプラグ26上を開口するエッチングを行い、キャパシタホール412を形成した。図22に示すように、キャパシタホール412内から、キャパシタ層間膜27上にかけて、下部電極膜413を形成した。下部電極膜413の材料には、ルテニウム膜Ru用いた。下部電極膜413の成膜にはALD法を用い、原料ガスには、RuC7H11C7H9を用いた。下部電極膜413の成膜方法はこれに限定されず、MOCVD法などを用いることができる。下部電極膜413の膜厚は10nmを用いたが、その材料はルテニウム膜に限定されず、仕事関数が深い材料、特にルテニウムよりも深い材料を用いることができ、白金膜、イリジウム膜、ニッケル膜、コバルト膜、モリブデン膜などの金属、ルテニウム酸化膜、イリジウム酸化膜、モリブデン酸化膜などの酸化膜を用いることができる。また、これらから選ばれた複数の膜からなる積層膜を用いても良い。図23に示すように、キャパシタ層間膜27上の下部電極膜413を選択的に除去して、キャパシタホール412内の側面から底面に残るように下部電極413を形成した。下部電極413は、底部でキャパシタコンタクトプラグ26と接続される。下部電極413の形成にはCMP法を用いたが、下部電極413の形成方法はこれに限定されずエッチバック法を用いても良い。下部電極413の形成において、キャパシタホール412内の下部電極膜413がエッチング除去されるのを防止するため、キャパシタホール412内の下部電極膜413の凹部内に、レジスト膜などの保護膜を埋め込んで行うこともできる。その際には、キャパシタ層間膜27上の下部電極膜413を除去した後、保護膜を除去する。図24に示すように、第1実施例の図2の工程と同様にして、中間窒化チタン膜414を形成した。中間窒化チタン膜414の成膜にはALD法を用い、原料ガスには、TiCl4とNH3を用いて、交互に供給して形成した。中間窒化チタン膜414の製法はこれに限定されずMOCVD法などを用いても良い。尚、本実施例では、ALD法、MOCVD法などのステップカバレッジに優れる製法を用いるのが好ましい。本実施例では、中間窒化チタン膜414の膜厚はtTiN=1nmで形成した。尚、この中間窒化チタン膜414の膜厚は、第1実施例で述べたように、非晶質STO膜で用いられる非晶質Sr/Ti比、膜厚、結晶化された後の結晶質STO膜の結晶質Sr/Ti比の要請に応じて決められる。図25に示すように、第1実施例の図3の工程と同様にして、キャパシタ絶縁膜として、STO膜を非晶質状態で成長させて非晶質STO膜415を得た。本実施例では、非晶質STO膜415の非晶質Sr/Ti比は1.6で形成した。非晶質STO膜415の成膜は、ステップカバレッジに優れるALD法を用いた。すなわち、半導体基板を300°C程度に加熱した状態でストロンチウムSr原料ガスを所定の時間供給した後に、酸化原料ガスとして、O3を所定の時間供給することでストロンチウムの酸化反応を起こし、次にパージを行った。引き続き、チタン原料ガスを所定の時間供給した後に、酸化原料ガスとして、O3を所定の時間供給することでチタンの酸化反応を起こし、次にパージを行った。これをALD法の1サイクルとして、複数のサイクルを繰り返すことにより、所望の膜厚となるようにSTO膜を形成した。本実施例では、原料ガスの供給時間10秒、パージ時間10秒で行い、膜厚は10nmで形成した。なお、ストロンチウム原料として、ビスペンタメチルシクロペンタジエニルストロンチウムSrC5CH352を用いた。この他、SrDPM2DPMはジピバロイルメタナート、SrMETHD2METHDはメトキシエトキシテトラメチルヘプタンジオネート、SrOC2H52、SrOC3H72、SrHfA2HfAはヘキサフルオロアセチルアセトナトなどを用いることができるが、特にこれらのガスに限定されない。チタン原料ガスとしては、テトラキスイソプロポキシチタンTiOCHCH324を用いた。この他、テトラキス2-メトキシ-1-メチル-1-プロポキソチタンTiMMP4、TiOtmhd2ただし、tmhdは2,2,6,6-テトラメチルへプタン-3,5-ジオンを示す、Tidepdtmhd2ただし、depdはジエチルペンタジオールを示すなど公知のチタン原料ガスを用いることができるが、特にこれらのガスに限定されない。成膜する非晶質STO膜413のストロンチウムSrとチタンTiの組成比である非晶質Sr/Ti比は、Sr原料成膜サイクルのサイクル回数、Ti原料成膜サイクルのサイクル回数を調整し、所定の組成比で形成した。非晶質Sr/Ti比としてここでは1.6を用いたが、第1実施例で述べたように、Sr/Ti比を大きくすると結晶化温度を下げることができ、行いたい結晶化熱処理の温度を満足できる様な所望の結晶化温度が得られる非晶質Sr/Ti比となるように決められる。本実施例では、非晶質STO膜415を成膜する膜厚は10nmで形成した。尚、この膜厚は、第1実施例で述べたようにSTOキャパシタ462において求められる耐圧、リーク電流、容量値から決められる。中間窒化チタン膜414の膜厚については、用いる非晶質STO膜415の非晶質Sr/Ti比と、非晶質STO膜415の厚さと、形成される結晶質STO膜415aにおいて求められる結晶質Sr/Ti比とに依存して、厚さが決められる。ここで用いる非晶質STO膜415の非晶質Sr/Ti比は、行いたい結晶化熱処理の温度を満足できる様な所望の結晶化温度が得られる非晶質Sr/Ti比となるように決められる。所定の結晶質Sr/Ti比を得る場合、非晶質Sr/Ti比が大きいほど中間窒化チタン膜414の厚さを厚くする必要がある。非晶質STO膜415の厚さは、後に完成されるSTOキャパシタ417において求められる耐圧、リーク電流、容量値から必要な厚さが決められる。所定の結晶質Sr/Ti比を得る場合、非晶質STO膜415の厚さが厚いほど中間窒化チタン膜414を厚くする必要がある。形成される結晶質STO膜415aにおいて求められる結晶質Sr/Ti比は、高い容量値を得るためには1程度となるように決められる。結晶質Sr/Ti比が小さいほど、中間窒化チタン膜414の厚さを厚くする必要がある。図26に示すように、第1実施例の図4の工程と同様にして、600°Cで5分、N2雰囲気、5分の条件で結晶化熱処理を行った。この熱処理温度は、結晶化温度よりも高く、また650°Cに対してなるべく低い温度となるように決められる。熱処理時間は、第1実施例で述べたように、中間窒化チタン膜414を、STO膜がほぼ完全に取り込めるような時間に定められる。結晶化熱処理に引き続いて、必要に応じて、STO膜中に酸素を十分に供給するため、酸化性雰囲気熱処理を行った。酸化性雰囲気下の熱処理温度は、剥がれが起きないように、結晶化熱処理より低温を用いた。本実施例では、450°Cで、10分、酸素雰囲気、ファーネスで行った。以上のようにして結晶質STO膜415aが形成された。結晶化熱処理では中間窒化チタン膜414がSTO膜中に取り込まれ、結晶質STO膜415aの下面は、下部電極414のルテニウム膜とほぼ接触するような構造となった。結晶質STO膜415aの結晶質Sr/Ti比は、ほぼ1となるように形成した。図27に示すように、第1実施例の図5の工程と同様にして、上部電極膜416を成膜した。上部電極膜416の材料には、ルテニウム膜Ru膜を用い、その成膜にはステップカバレッジに優れるALD法を用いた。上部電極膜416の原料ガスには、RuC7H11C7H9を用いた。上部電極の成膜方法はこれに限定されず、MOCVD法などを用いることができる。上部電極の膜厚は10nmを用いた。上部電極の材料はルテニウム膜に限定されず、仕事関数が深い材料、特にルテニウムよりも深い材料を用いることができ、白金膜、イリジウム膜、ニッケル膜、コバルト膜、モリブデン膜などの金属、ルテニウム酸化膜、イリジウム酸化膜、モリブデン酸化膜などの酸化膜を用いることができる。またこれらから選ばれた複数の膜からなる積層膜を用いても良い。図28に示すように、フォトリソグラフィー技術、エッチング技術を用いて、上部電極膜をパターニングして、上部電極416を形成した。これにより、結晶質STO膜415aと、その上下に形成された下部電極413、上部電極416から成るSTOキャパシタ417が形成された。キャパシタ上層間膜418を形成した。周辺回路領域において、キャパシタ上層間膜418からビット線24と接続する周辺コンタクトを形成した図示されない。周辺コンタクトに接続する配線419を形成した。この後、必要に応じて、層間膜、ビアホール、配線、キャップ膜、層間膜、パッド電極、パッシベーション膜を形成して、デバイスが完成させた。以上の工程を経て、結晶質STO膜を絶縁膜とするMIMキャパシタを有するDRAMを形成することができた。形成されたキャパシタの比誘電率は約100程度と大きい値を有し、且つ1V印加時のリーク電流密度はJ=5×105A/cm2と小さい値を示した。これにより、微細化した場合であってもデータ保持特性リフレッシュ特性に優れた、信頼性の高いDRAM素子を製造することが可能となった。尚、ここでは、第1実施例の形成方法を応用したが、第2実施例、第3実施例の方法を応用することも可能である。変形例図29~図33は、第4実施例の変形例を説明するための図である。上述した第4実施例では、下部電極膜を形成した後、キャパシタホール内を覆うように下部電極を形成し、その上に中間窒化チタン膜、非晶質STO膜を形成して中間窒化チタン膜をSTO膜中に取り込む方法を用いた。この方法では、中間窒化チタン膜414がキャパシタ層間膜27上を覆うように形成された図24。図26の工程で、STO膜中に中間窒化チタン膜414を取り込む際に、キャパシタ層間膜上に中間窒化チタン膜が、残渣として残ると、隣接する下部電極間の短絡を招き、製品の不良を引き起こす。このため、中間窒化チタン膜414がキャパシタ層間膜27上に残らないようにSTO膜中に取り込まれるよう形成する必要がある。変形例では、このような問題が発生しない方法を開示する。図29に示すように、図22の下部電極膜414を形成するまでは、第4実施例と同様に行う。下部電極膜414の上に中間窒化チタン膜511を積層するように形成した。下部電極膜414の形成方法は、第4実施例の図24と同様に行う。図30に示すように、第4実施例の図23と同様の方法で、キャパシタ層間膜27上の中間窒化チタン膜511と下部電極膜413の選択的に除去して、キャパシタホール412内の側面から底面に残るように下部電極413と、中間窒化チタン膜511を形成した。下部電極413は、底部でキャパシタコンタクトプラグ26と接続された。下部電極413の形成にはCMP法を用いたが、下部電極413の形成方法はこれに限定されずエッチバック法を用いても良い。また保護膜で凹部内を保護して行っても良い。図31に示すように、第4実施例の図25の工程と同様に非晶質STO膜512を形成した。図32に示すように、第4実施例の図26の工程と同様に結晶化熱処理を行った。キャパシタホール412内に形成された中間窒化チタン膜511は、STO膜内に取り込まれた。この際、非晶質STO膜512は、結晶化されて結晶質STO膜512aが形成された。結晶質STO膜512aは、キャパシタホール412内に形成された部分では、中間窒化チタン膜511が取り込まれるため、キャパシタ層間膜27上に形成された部分に比べて厚い膜厚を有していた。尚、下部電極413の環状の上面上には、中間窒化チタン膜511が形成されないので、その部分では結晶質STO膜512aの膜厚は、キャパシタ層間膜27上での厚さとほぼ等しくなり、キャパシタホール412内での結晶質STO膜512aの厚さに比べて薄く形成された。図33に示すように、第4実施例の図27の工程と同様にして上部電極膜513を形成した。フォトリソグラフィー技術、エッチング技術を用いてパターニングを行い、上部電極513を形成した。これによりSTOキャパシタ514が形成した。この後の工程は、第4実施例の図28と同様の工程を経てデバイスが完成させた。この変形例を用いれば、中間窒化チタン膜511は、図30の工程でキャパシタホール412内の側壁に選択的に形成するので、キャパシタ層間膜27上の中間窒化チタン膜511はCMP法またはエッチング法により除去された。この結果、隣接する下部電極間での、中間窒化チタン膜511を介しての短絡の問題が起きにくくできる。この変形例のSTOキャパシタ514は、下部電極413の環状の上面上の部分の結晶質STO膜512aの膜厚は、キャパシタホール412内での結晶質STO膜512aの厚さに比べて薄く形成される。このため、下部電極413の環状の上面上の部分における、リーク電流、耐圧が、製品上の規格を満たすような厚さに形成する。また、下部電極413の環状の上面上の部分の結晶質STO膜512aは、Sr/Ti比は、ほぼ非晶質Sr/Ti比の値を有するので、この部分での比誘電率εrは、キャパシタホール412内の部分の比誘電率εrに比べて小さくなるが、キャパシタンスとしての影響は小さく問題ないレベルで済む。"