差動入力段と、出力増幅段と、増幅加速回路と、入力端子と、出力端子と、第1乃至第5の電源端子と、を備えた出力回路であって、前記差動入力段は、前記入力端子の入力信号と、前記出力端子の出力信号とを差動入力するトランジスタ対を備えた第1の差動対と、前記第1の差動対を駆動する第1の電流源と、前記第1の電源端子と、第1及び第2のノード間に接続され、前記第1の差動対の出力電流を受ける、第1導電型のトランジスタ対を含む第1のカレントミラーと、前記第2の電源端子と第3及び第4のノード間に接続された第2導電型のトランジスタ対を含む第2のカレントミラーと、前記第1のカレントミラーの入力が接続された前記第2のノードと、前記第2のカレントミラーの入力が接続された前記第4のノード間に接続された第1の浮遊電流源回路と、前記第1のカレントミラーの出力が接続された前記第1のノードと前記第2のカレントミラーの出力が接続された前記第3のノード間に接続された第2の浮遊電流源回路と、を備え、前記出力増幅段は、前記第3の電源端子と前記出力端子との間に接続され、制御端子が前記第1のノードに接続された第1導電型の第1のトランジスタと、前記第4の電源端子と前記出力端子との間に接続され、制御端子が前記第3のノードに接続された第2導電型の第2のトランジスタと、を備え、前記増幅加速回路は、前記入力端子の入力信号と、前記出力端子の出力信号とを差動入力するトランジスタ対を備えた第2の差動対と、前記第5の電源端子に接続される第2及び第3の電流源と、を有し、前記出力端子の出力電圧と前記第5の電源端子の電圧との電圧差が、前記入力端子の入力電圧と前記第5の電源端子の電圧との電圧差に比べて、予め定められた第1の値より大きいときに、前記第2の差動対のうち前記出力端子に入力が接続される前記トランジスタ対の一方の出力に応じて前記第3の電流源を非活性化し、前記第2の差動対のうち前記入力端子に入力が接続される前記トランジスタ対の他方の出力に応じて前記第2の電流源を活性化させて、前記第2の電流源からの電流を、前記第1の浮遊電流源回路へ入力される側の電流、又は前記第1の浮遊電流源回路から出力される側の電流の一方の電流に結合させ、前記入力端子の入力電圧と前記第5の電源端子の電圧との電圧差が、前記出力端子の出力電圧と前記第5の電源端子の電圧との電圧差に比べて、予め定められた第2の値よりも大きいときに、前記第2の差動対のうち前記入力端子に入力が接続される前記トランジスタ対の前記他方の出力に応じて前記第2の電流源を非活性化し、前記第2の差動対のうち前記出力端子に入力が接続される前記トランジスタ対の前記一方の出力に応じて前記第3の電流源を活性化させて、前記第3の電流源からの電流を、前記第2の浮遊電流源回路へ入力される側の電流又は前記第2の浮遊電流源回路から出力される側の電流の一方の電流に結合させ、前記出力端子の出力電圧と前記第5の電源端子の電圧との電圧差が、前記入力端子の入力電圧と前記第5の電源端子の電圧との電圧差に比べて、前記第1の値以下であり、且つ、前記入力端子の入力電圧と前記第5の電源端子の電圧との電圧差が、前記出力端子の出力電圧と前記第2の電源端子の電圧との電圧差に比べて、前記第2の値以下であるとき、前記第2及び第3の電流源を共に非活性化する、ように切替制御する出力回路。差動入力段と、出力増幅段と、増幅加速回路と、入力端子と、出力端子と、第1乃至第5の電源端子と、を備えた出力回路であって、前記差動入力段は、第1の電流源で駆動され、入力対が前記入力端子と前記出力端子にそれぞれ接続されたトランジスタ対からなる第1の差動対と、前記第1の電源端子と前記第1の差動対の出力対間に接続された第1導電型のトランジスタ対を含む第1のカレントミラーと、前記第2の電源端子に接続された第2導電型のトランジスタ対を含む第2のカレントミラーと、前記第1と第2のカレントミラーの入力がそれぞれ接続される第2と第4のノード間に接続された第1の浮遊電流源回路と、前記第1と第2のカレントミラーの出力がそれぞれ接続される第1と第3のノード間に接続された第2の浮遊電流源回路と、を含み、前記出力増幅段は、前記第3の電源端子と前記出力端子間に接続され、制御端子が前記第1のノードに接続された第1導電型の出力トランジスタと、第4の電源端子と前記出力端子間に接続され、制御端子が前記第3のノードにそれぞれ接続された第2導電型の出力トランジスタと、を含み、前記増幅加速回路は、第4の電流源で駆動され、入力対が前記入力端子と前記出力端子にそれぞれ接続された第2導電型のトランジスタ対からなる第2の差動対と、前記第5の電源端子と前記第2の差動対の出力対間にそれぞれ接続された負荷素子対を備え、さらに、前記第4のノード、前記第2のノード、前記第2のカレントミラーの前記第2導電型のトランジスタ対の入力側のトランジスタの前記第2の電源端子と反対側の端子のうち予め定められたいずれか1つのノードと、前記第5の電源端子との間に接続され、前記第2の差動対のうち前記入力端子に入力が接続する前記第2導電型トランジスタの出力の電圧に応じて活性化が制御され、前記1つのノードへの電流供給を制御する第1の電流源回路と、前記第5の電源端子と前記第1のノード間に接続され、前記第2の差動対のうち前記出力端子に入力が接続する前記第2導電型のトランジスタの出力の電圧に応じて活性化が制御され、前記第1のノードへの電流供給を制御する第2の電流源回路と、を含む出力回路。差動入力段と、出力増幅段と、増幅加速回路と、入力端子と、出力端子と、第1乃至第5の電源端子と、を備えた出力回路であって、前記差動入力段は、第1の電流源で駆動され、入力対が前記入力端子と前記出力端子にそれぞれ接続されたトランジスタ対からなる第1の差動対と、前記第1の電源端子と前記第1の差動対の出力対間に接続された第1導電型のトランジスタ対を含む第1のカレントミラーと、前記第2の電源端子に接続された第2導電型のトランジスタ対を含む第2のカレントミラーと、前記第1と第2のカレントミラーの入力がそれぞれ接続される第2と第4のノード間に接続された第1の浮遊電流源回路と、前記第1と第2のカレントミラーの出力がそれぞれ接続される第1と第3のノード間に接続された第2の浮遊電流源回路と、を含み、前記出力増幅段は、前記第3の電源端子と前記出力端子間に接続され、制御端子が前記第1のノードに接続された第1導電型の出力トランジスタと、第4の電源端子と前記出力端子間に接続され、制御端子が前記第3のノードにそれぞれ接続された第2導電型の出力トランジスタと、を含み、前記増幅加速回路は、第4の電流源で駆動され、入力対が前記入力端子と前記出力端子にそれぞれ接続された第1導電型のトランジスタ対からなる第2の差動対と、前記第5の電源端子と前記第2の差動対の出力対間にそれぞれ接続された負荷素子対を備え、前記第2のノードと前記第5の電源端子との間に接続され、前記第2の差動対のうち前記入力端子に入力が接続する前記第1導電型トランジスタの出力の電圧に応じて活性化が制御され、前記第2のノードへの電流供給を制御する第1の電流源回路と、前記第5の電源端子と前記第3のノードとの間に接続され、前記第2の差動対のうち前記出力端子に入力が接続する前記第1導電型のトランジスタの出力の電圧に応じて活性化が制御され、前記第3のノードへの電流供給を制御する第2の電流源回路と、を含む出力回路。前記増幅加速回路が、前記第5の電源端子と前記第2のカレントミラーの入力側の所定のノードとの間に接続される前記第2の電流源を有し、前記出力電圧と前記第5の電源端子の電圧との電圧差が、前記入力電圧と前記第5の電源端子の電圧との電圧差に比べて、前記第1の値より大きいときに、前記第2の差動対のうち前記出力端子に入力が接続される前記トランジスタ対の前記一方の出力に応じて前記第3の電流源が非活性化され、前記第2の差動対のうち前記入力端子に入力が接続される前記トランジスタ対の前記他方の出力に応じて前記第2の電流源を活性化させて、前記第2の電流源からの電流を前記第2のカレントミラーの入力側の電流に結合させ、前記第5の電源端子と前記第1のノード間に接続される前記第3の電流源を有し、前記入力電圧と前記第5の電源端子の電圧との電圧差が、前記出力電圧と前記第5の電源端子の電圧との電圧差に比べて、前記第2の値より大きいときに、前記第2の差動対のうち前記入力端子に入力が接続される前記トランジスタ対の前記他方の出力に応じて前記第2の電流源が非活性化され、前記第2の差動対のうち前記出力端子に入力が接続される前記トランジスタ対の前記一方の出力に応じて前記第3の電流源を活性化させて前記第3の電流源からの電流を、前記第1のカレントミラーの出力電流に結合させ、前記出力電圧と前記第5の電源端子の電圧との電圧差が、前記入力電圧と前記第5の電源端子の電圧との電圧差に比べて、前記第1の値以下、且つ、前記入力電圧と前記第5の電源端子の電圧との電圧差が、前記出力電圧と前記第5の電源端子の電圧との電圧差に比べて、前記第2の値以下のとき、前記第2及び第3の電流源が共に非活性化される、ように切替制御する、ことを特徴とする請求項1記載の出力回路。前記増幅加速回路が、前記第5の電源端子と前記第2のカレントミラーの入力側の所定のノードとの間に直列形態に接続される前記第2の電流源と第1のスイッチを備え、前記第5の電源端子と前記第1のノードとの間に直列形態に接続される前記第3の電流源と第2のスイッチを備え、前記第1のスイッチは、前記出力電圧と前記第5の電源端子の電圧との電圧差が、前記入力電圧と前記第5の電源端子の電圧との電圧差に比べて、前記第1の値より大きいときにオンに設定され、前記第2のスイッチは、前記入力電圧と前記第5の電源端子の電圧との電圧差が、前記出力電圧と前記第5の電源端子の電圧との電圧差に比べて、前記第2の値より大きいときにオンに設定され、前記第1及び第2のスイッチは、前記出力電圧と前記第5の電源端子の電圧との電圧差が、前記入力電圧と前記第5の電源端子の電圧との電圧差に比べて、前記第1の値以下、且つ、前記入力電圧と前記第5の電源端子の電圧との電圧差が、前記出力電圧と前記第5の電源端子の電圧との電圧差に比べて、前記第2の値以下のときに、共にオフに設定される、ことを特徴とする請求項4記載の出力回路。前記増幅加速回路が、前記第5の電源端子に一端がそれぞれ共通に接続された第1及び第2の負荷素子及び前記第2及び第3の電流源と、前記入力端子の前記入力信号と前記出力端子の前記出力信号を差動で入力し、出力対が前記第1及び第2の負荷素子のそれぞれの他端に接続されるトランジスタ対を備えた前記第2の差動対と、前記第2の差動対を駆動する第4の電流源と、前記第2の電流源の他端に接続された第1端子と、前記第2のカレントミラーの入力側の予め定められたノードに接続された第2端子と、前記第1の負荷素子の他端と前記第2の差動対の出力対の一方との接続点に接続された制御端子とを有する第1導電型の第4のトランジスタと、前記第3の電流源の他端に接続された第1端子と、前記第1のノードに接続された第2端子と、前記第2の負荷素子の他端と前記第2の差動対の出力対の他方との接続点に接続された制御端子とを有する第1導電型の第5のトランジスタと、を備えている、ことを特徴とする請求項4記載の出力回路。前記増幅加速回路が、前記第5の電源端子と前記第1のカレントミラーの入力側の所定のノードとの間に接続される前記第2の電流源を有し、前記出力電圧と前記第5の電源端子の電圧との電圧差が、前記入力電圧と前記第5の電源端子の電圧との電圧差に比べて、前記第1の値より大きいときに、前記第2の差動対のうち前記出力端子に入力が接続される前記トランジスタ対の前記一方の出力に応じて前記第3の電流源が非活性化され、前記第2の差動対のうち前記入力端子に入力が接続される前記トランジスタ対の前記他方の出力に応じて前記第2の電流源を活性化させて前記第2の電流源からの電流を前記第1のカレントミラーの入力側の電流に結合させ、前記第5の電源端子と前記第1のノード間に接続される前記第3の電流源を有し、前記入力電圧と前記第5の電源端子の電圧との電圧差が、前記出力電圧と前記第5の電源端子の電圧との電圧差に比べて、前記第2の値より大きいときに、前記第2の差動対のうち前記入力端子に入力が接続される前記トランジスタ対の前記他方の出力に応じて前記第2の電流源が非活性化され、前記第2の差動対のうち前記出力端子に入力が接続される前記トランジスタ対の前記一方の出力に応じて前記第3の電流源を活性化させて前記第3の電流源からの電流を、前記第1のカレントミラーの出力電流に結合させ、前記出力電圧と前記第5の電源端子の電圧との電圧差が、前記入力電圧と前記第5の電源端子の電圧との電圧差に比べて、前記第1の値以下、且つ、前記入力電圧と前記第5の電源端子の電圧との電圧差が、前記出力電圧と前記第5の電源端子の電圧との電圧差に比べて、前記第2の値以下のとき、前記第2及び第3の電流源が共に非活性化される、ように切替制御する、ことを特徴とする請求項1記載の出力回路。前記増幅加速回路が、前記第5の電源端子と前記第1のカレントミラーの入力側の所定のノードとの間に直列形態に接続される前記第2の電流源と第1のスイッチを備え、前記第5の電源端子と前記第1のノードとの間に直列形態に接続される前記第3の電流源と第2のスイッチを備え、前記第1のスイッチは、前記出力電圧と前記第5の電源端子の電圧との電圧差が、前記入力電圧と前記第5の電源端子の電圧との電圧差に比べて、前記第1の値より大きいときにオンに設定され、前記第2のスイッチは、前記入力電圧と前記第5の電源端子の電圧との電圧差が、前記出力電圧と前記第5の電源端子の電圧との電圧差に比べて、前記第2の値より大きいときにオンに設定され、前記第1及び第2のスイッチは、前記出力電圧と前記第5の電源端子の電圧との電圧差が、前記入力電圧と前記第5の電源端子の電圧との電圧差に比べて、前記第1の値以下、且つ、前記入力電圧と前記第5の電源端子の電圧との電圧差が、前記出力電圧と前記第5の電源端子の電圧との電圧差に比べて、前記第2の値以下のときに、共にオフに設定される、ことを特徴とする請求項7記載の出力回路。前記増幅加速回路が、前記第5の電源端子に一端がそれぞれ共通に接続された、第1及び第2の負荷素子、及び、前記第2及び第3の電流源と、前記入力端子の前記入力信号と前記出力端子の前記出力信号を差動で入力し、出力対が前記第1及び第2の負荷素子のそれぞれの他端に接続されるトランジスタ対を備えた前記第2の差動対と、前記第2の差動対を駆動する第4の電流源と、前記第2の電流源の他端に接続された第1端子と、前記第1のカレントミラーの入力側の予め定められたノードに接続された第2端子と、前記第1の負荷素子の他端と前記第2の差動対の出力対の一方との接続点に接続された制御端子とを有する第1導電型の第4のトランジスタと、前記第3の電流源の他端に接続された第1端子と、前記第1のノードに接続された第2端子と、前記第2の負荷素子の他端と前記第2の差動対の出力対の他方との接続点に接続された制御端子とを有する第1導電型の第5のトランジスタと、を備えている、ことを特徴とする請求項7記載の出力回路。前記増幅加速回路が、前記第5の電源端子と前記第1のカレントミラーの入力側の所定のノードとの間に接続される前記第2の電流源を有し、前記出力電圧と前記第5の電源端子の電圧との電圧差が、前記入力電圧と前記第5の電源端子の電圧との電圧差に比べて、前記第1の値より大きいときに、前記第2の差動対のうち前記出力端子に入力が接続される前記トランジスタ対の前記一方の出力に応じて前記第3の電流源が非活性化され、前記第2の差動対のうち前記入力端子に入力が接続される前記トランジスタ対の前記他方の出力に応じて前記第2の電流源を活性化させて前記第2の電流源からの電流を前記第1のカレントミラーの入力側の電流に結合させ、前記第5の電源端子と前記第3のノード間に接続される前記第3の電流源を有し、前記入力電圧と前記第5の電源端子の電圧との電圧差が、前記出力電圧と前記第5の電源端子の電圧との電圧差に比べて、前記第2の値より大きいときに、前記第2の差動対のうち前記入力端子に入力が接続される前記トランジスタ対の前記他方の出力に応じて前記第2の電流源が非活性化され、前記第2の差動対のうち前記出力端子に入力が接続される前記トランジスタ対の前記一方の出力に応じて前記第3の電流源を活性化させて前記第3の電流源からの電流を、前記第2のカレントミラーの出力電流に結合させ、前記出力電圧と前記第5の電源端子の電圧との電圧差が、前記入力電圧と前記第5の電源端子の電圧との電圧差に比べて、前記第1の値以下、且つ、前記入力電圧と前記第5の電源端子の電圧との電圧差が、前記出力電圧と前記第5の電源端子の電圧との電圧差に比べて、前記第2の値以下のとき、前記第2及び第3の電流源が共に非活性化される、ように切替制御する、ことを特徴とする請求項1記載の出力回路。前記増幅加速回路が、前記第5の電源端子と前記第1のカレントミラーの入力側の所定のノードとの間に直列形態に接続される前記第2の電流源と第1のスイッチを備え、前記第5の電源端子と前記第3のノードとの間に直列形態に接続される前記第3の電流源と第2のスイッチを備え、前記第1のスイッチは、前記出力電圧と前記第5の電源端子の電圧との電圧差が、前記入力電圧と前記第5の電源端子の電圧との電圧差に比べて、前記第1の値より大きいときにオンに設定され、前記第2のスイッチは、前記入力電圧と前記第5の電源端子の電圧との電圧差が、前記出力電圧と前記第5の電源端子の電圧との電圧差に比べて、前記第2の値より大きいときにオンに設定され、前記第1及び第2のスイッチは、前記出力電圧と前記第5の電源端子の電圧との電圧差が、前記入力電圧と前記第5の電源端子の電圧との電圧差に比べて、前記第1の値以下、且つ、前記入力電圧と前記第5の電源端子の電圧との電圧差が、前記出力電圧と前記第5の電源端子の電圧との電圧差に比べて、前記第2の値以下のときに、共にオフに設定される、ことを特徴とする請求項10記載の出力回路。前記増幅加速回路が、前記第5の電源端子に一端がそれぞれ共通に接続された第1及び第2の負荷素子及び前記第2及び第3の電流源と、前記入力端子の前記入力信号と前記出力端子の前記出力信号を差動で入力し、出力対が前記第1及び第2の負荷素子のそれぞれの他端に接続されるトランジスタ対を備えた前記第2の差動対と、前記第2の差動対を駆動する第4の電流源と、前記第2の電流源の他端に接続された第1端子と、前記第1のカレントミラーの入力側の予め定められたノードに接続された第2端子と、前記第1の負荷素子の他端と前記第2の差動対の出力対の一方との接続点に接続された制御端子とを有する第2導電型の第4のトランジスタと、前記第3の電流源の他端に接続された第1端子と、前記第3のノードに接続された第2端子と、前記第2の負荷素子の他端と前記第2の差動対の出力対の他方との接続点に接続された制御端子とを有する第2導電型の第5のトランジスタと、を備えている、ことを特徴とする請求項10記載の出力回路。前記第1のカレントミラーが、前記第1導電型のトランジスタ対として、前記第1の電源端子に第1端子が共通に接続され、制御端子同士が接続された第1導電型の1段目のトランジスタ対と、第1導電型の前記1段目のトランジスタ対の第2端子に第1端子がそれぞれ接続され、第2端子が前記第1のノードと前記第2のノードとにそれぞれ接続され、制御端子同士が接続された第1導電型の2段目のトランジスタ対と、を備え、前記第2のノードに接続する第1導電型の前記2段目のトランジスタ対の一方のトランジスタの第2端子は、第1導電型の前記1段目トランジスタ対の制御端子に接続され、前記第1の差動対の出力対は、第1導電型の前記1段目のトランジスタ対と前記2段目のトランジスタ対の接続点対にそれぞれ接続されている、ことを特徴とする請求項1乃至12のいずれか1項に記載の出力回路。前記第2のカレントミラーが、前記第2導電型のトランジスタ対として、前記第2の電源端子に第1端子が共通に接続され、制御端子同士が接続された第2導電型の1段目トランジスタ対と、第2導電型の前記1段目のトランジスタ対の第2端子に第1端子がそれぞれ接続され、第2端子が前記第3のノードと前記第4のノードとにそれぞれ接続され、制御端子同士が接続された第2導電型の2段目のトランジスタ対と、備え、前記第4のノードに接続する前記第2導電型の前記2段目のトランジスタ対の一方のトランジスタの第2端子は、前記第2導電型の前記1段目のトランジスタ対の制御端子に接続されている、ことを特徴とする請求項1乃至13のいずれか1項に記載の出力回路。前記第1導電型の第4のトランジスタの第2端子が、前記第2のカレントミラーの入力が接続する前記第4のノードに接続されている、ことを特徴とする請求項6又は9に記載の出力回路。前記第2のカレントミラーが、前記第2導電型のトランジスタ対として、前記第2の電源端子に第1端子が共通に接続され、制御端子同士が接続された第2導電型の1段目トランジスタ対と、第2導電型の前記1段目のトランジスタ対の第2端子に第1端子がそれぞれ接続され、第2端子が前記第3のノードと前記第4のノードとにそれぞれ接続され、制御端子同士が接続された第2導電型の2段目のトランジスタ対と、備え、前記第4のノードに接続する前記第2導電型の前記2段目のトランジスタ対の一方のトランジスタの第2端子は、前記第2導電型の前記1段目のトランジスタ対の制御端子に接続され、前記第1導電型の第4のトランジスタの第2端子が、前記第4のノードに接続する第2導電型の前記2段目のトランジスタ対の一方のトランジスタの第1端子に接続されている、ことを特徴とする請求項6記載の出力回路。前記第1導電型の第4のトランジスタの第2端子が、前記第1のカレントミラーの入力が接続する前記第2のノードに接続されている、ことを特徴とする請求項8に記載の出力回路。前記第2導電型の第4のトランジスタの第2端子が、前記第1のカレントミラーの入力が接続する前記第2のノードに接続されている、ことを特徴とする請求項12に記載の出力回路。前記第1の浮遊電流源回路が、電流源を備え、前記第2の浮遊電流源回路が、前記第1のノードと前記第3のノード間に接続され制御端子に第1のバイアス電圧を受ける第1導電型のトランジスタと、前記第1のノードと前記第3のノード間に接続され制御端子に第2のバイアス電圧を受ける第2導電型のトランジスタと、を備えている、ことを特徴とする請求項1乃至7、11乃至13のいずれか1項に記載の出力回路。前記第1の浮遊電流源回路が、前記第2のノードと前記第4のノード間に接続され制御端子に第1のバイアス電圧を受ける第1導電型のトランジスタと、前記第2のノードと前記第4のノード間に接続され制御端子に第2のバイアス電圧を受ける第2導電型のトランジスタと、を備え、前記第2の浮遊電流源回路が、前記第1のノードと前記第3のノード間に接続され制御端子に第3のバイアス電圧を受ける第1導電型のトランジスタと、前記第1のノードと前記第3のノード間に接続され制御端子に第4のバイアス電圧を受ける第2導電型のトランジスタと、を備えている、ことを特徴とする請求項4、8、9、8、10のいずれか1項に記載の出力回路。参照電圧を受け、入力された映像データをデコードして前記映像データに対応する電圧を出力するデコーダと、前記デコーダの出力電圧を入力端子より受け、出力端子がデータ線に接続される出力回路であって、請求項1乃至20のいずれか1項に記載の出力回路と、を備えたデータドライバ。請求項21記載のデータドライバを備えた表示装置。以下に関連技術の分析を与える。図13に示す回路においては、差動増幅器700に加えて、スルーレート加速回路SBC710の2組の差動対N11、N12、P11、P12、電流源を構成する8個のトランジスタIN11、IP11、P13~P15、N11~N15、スイッチを構成する2個のトランジスタP16、N16が追加されるため、面積が大幅に増加する、という問題がある。したがって、本発明の目的は、高速動作に対応可能とし、消費電力及び面積を抑制可能とした出力回路、及び該出力回路を備えたデータドライバ、及び表示装置を提供することにある。本発明によれば、特にこれらに制限されるものでないが、概略以下の構成とされる。なお、各要素の括弧内の参照符号は、あくまで本発明の理解を容易とするために、図面に対応させて付したものであり、本発明を限定するためのものとして解釈すべきものでないことは勿論である。本発明によれば、差動入力段10と、出力増幅段20と、増幅加速回路70と、入力端子1と、出力端子2と、第1乃至第5の電源端子E1~E5と、を備えた出力回路であって、前記差動入力段10は、前記入力端子の入力信号と、前記出力端子の出力信号とを差動入力するトランジスタ対を備えた第1の差動対11と、前記第1の差動対を駆動する第1の電流源113と、前記第1の電源端子E1と、第1及び第2のノードN1、N2間に接続され、前記第1の差動対の出力電流を受ける、第1導電型のトランジスタ対131、132を含む第1のカレントミラー30と、前記第2の電源端子E2と第3及び第4のノードN3、N4間に接続された第2導電型のトランジスタ対を含む第2のカレントミラー40と、前記第1のカレントミラー30の入力が接続された前記第2のノードN2と、前記第2のカレントミラー40の入力が接続された前記第4のノードN4間に接続された第1の浮遊電流源回路50と、前記第1のカレントミラー30の出力が接続された前記第1のノードN1と前記第2のカレントミラー40の出力が接続された前記第3のノードN3間に接続された第2の浮遊電流源回路60と、を備え、前記出力増幅段20は、前記第3の電源端子E3と前記出力端子2との間に接続され、制御端子が前記第1のノードに接続された第1導電型の第1のトランジスタ121と、前記第4の電源端子E4と前記出力端子2との間に接続され、制御端子が前記第3のノードに接続された第2導電型の第2のトランジスタ122と、を備え、前記増幅加速回路70は、前記入力端子の入力信号と、前記出力端子の出力信号とを差動入力するトランジスタ対を備えた第2の差動対171、172と、前記第5の電源端子E5に接続される第2及び第3の電流源176、178とを有し、前記出力端子2の出力電圧VOと前記第5の電源端子E5の電圧との電圧差が、前記入力端子1の入力電圧VIと前記第5の電源端子の電圧との電圧差に比べて、予め定められた第1の値より大きいときに、前記第2の差動対のうち前記出力端子に入力が接続される前記トランジスタ対の一方の出力に応じて前記第3の電流源178を非活性化し、前記第2の差動対のうち前記入力端子に入力が接続される前記トランジスタ対の他方の出力に応じて前記第2の電流源176を活性化させて、前記第2の電流源からの電流を、前記第1の浮遊電流源回路50へ入力される側の電流、又は前記第1の浮遊電流源回路50から出力される側の電流の一方の電流に結合させ、前記入力端子1の入力電圧VIと前記第5の電源端子Eの電圧との電圧差が、前記出力端子2の出力電圧VOと前記第5の電源端子の電圧との電圧差に比べて、予め定められた第2の値よりも大きいときに、前記第2の差動対のうち前記入力端子に入力が接続される前記トランジスタ対の前記他方の出力に応じて前記第2の電流源176を非活性化し、前記第2の差動対のうち前記出力端子に入力が接続される前記トランジスタ対の前記一方の出力に応じて前記第3の電流源178を活性化させて、前記第3の電流源178からの電流を、前記第2の浮遊電流源回路60へ入力される側の電流又は前記第2の浮遊電流源回路から出力される側の電流の一方の電流に結合させ、前記出力端子2の出力電圧VOと前記第5の電源端子E5の電圧との電圧差が、前記入力端子1の入力電圧VIと前記第5の電源端子E5の電圧との電圧差に比べて、前記第1の値以下であり、且つ、前記入力端子1の入力電圧VIと前記第5の電源端子の電圧との電圧差が、前記出力端子の出力電圧と前記第2の電源端子の電圧との電圧差に比べて、前記第2の値以下であるとき、前記第2及び第3の電流源176、178を共に非活性化する、ように切替制御する出力回路が提供される。本発明によれば、該出力回路を含む表示装置のデータドライバ、該データドライバを備えた表示装置が提供される。本発明によれば、高速動作に対応可能とし、消費電力を抑制可能としている。また、本発明によれば、出力回路の面積も抑制可能としている。本発明の実施形態について図面を参照して以下に説明する。本発明の好ましい態様MODESの一つにおいて、例えば図1を参照すると、出力回路は、電圧信号を入力する入力端子1と、電圧信号を出力する出力端子2と、差動入力段10と、出力増幅段20と、増幅加速回路70を備えている。差動入力段10は、入力端子1の入力信号VIと出力端子2の出力信号VOを差動で入力する第1の差動段11と、第1電源端子E1と、第1及び第2のノードN1、N2間にそれぞれ接続された第1導電型P型の二つのトランジスタを有し、第1及び第2のノードN1、N2に第1の差動段11の出力対の出力電流を受ける第1のカレントミラー30と、第2電源端子E2と、第3及び第4のノードN3、N4間にそれぞれ接続された第2導電型N型の二つのトランジスタを有する第2のカレントミラー40と、第1のカレントミラー30の入力が接続された第2のノードN2と第2のカレントミラー40の入力が接続された第4のノードN4間に接続された第1の浮遊電流源回路50と、第1のカレントミラー30の出力が接続された第1のノードN1と第2のカレントミラー40の出力が接続された第3のノードN3間に接続された第2の浮遊電流源回路60と、を備える。出力増幅段20は、第3電源端子E3と出力端子2間に接続され、制御端子が第1のノードN1に接続された第1導電型P型の第1のトランジスタ121と、第4電源端子E4と出力端子2間に接続され、制御端子が第3のノードN3に接続された第2導電型N型の第2のトランジスタ122と、を備える。増幅加速回路70は、入力端子1の入力信号VIと出力端子2の出力信号VOを差動で入力する第2の差動段差動対171、172と電流源173と、第5電源端子E5と第2の差動段の出力対との間に接続された第1の負荷素子対174、175と、第5電源端子E5と、第2のカレントミラーの入力側の予め定められたノードノードN4又はN4に第2端子ドレイン端子が接続するトランジスタ143の第1端子ソース端子間に直列形態で接続された、第2の電流源176及び第3のトランジスタ177と、第5電源端子E5と第1のカレントミラーの出力側の予め定められたノードノードN1間に直列形態で接続された第3の電流源178及び第4のトランジスタ179と、を備えている。第3のトランジスタ177の制御端子ゲート端子は、第2の差動段の出力対の一つ171のドレインと第1の負荷素子対の一つ174との接続点3に接続されている。第4のトランジスタ179の制御端子ゲート端子は、第2の差動段の出力対の他方172のドレインと第1の負荷素子対の他方175との接続点4に接続されている。あるいは、増幅加速回路70は、例えば図4を参照すると、入力端子1の入力信号VIと出力端子2の出力信号VOを差動で入力する第2の差動段差動対171、172、電流源173と、第5電源端子E5と第2の差動段の出力対との間に接続された第1の負荷素子対174、175と、第5電源端子E5と、第1のカレントミラーの入力側の予め定められたノードノードN2又はN2に第2端子ドレイン端子が接続するトランジスタ133の第1端子ソース端子間に直列形態で接続された第2の電流源176及び第3のトランジスタ177と、第5電源端子E5と第1のカレントミラーの出力側の予め定められたノードノードN1間に直列形態で接続された第3の電流源178及び第4のトランジスタ179と、を備えている。第3のトランジスタ177の制御端子ゲート端子及び第4のトランジスタ179の制御端子ゲート端子は、第2の差動段の出力対と第1の負荷素子対174、175との接続点対3、4に接続されている。以下、いくつかの実施形態に即して説明する。<実施形態1>図1は、本発明の第1の実施形態の出力回路100Aの構成を示す図である。本実施形態において、出力回路100Aは、配線負荷を駆動する。PchMOSトランジスタ、NchMOSトランジスタをPchトランジスタ、Nchトランジスタと略記する。例えば図1の出力端子2には、表示装置のデータ線図12Aの962が接続される。図1に示すように、出力回路100Aは、入力端子1の入力電圧VIと出力端子2の出力電圧VOを差動で受ける差動入力段10と、差動入力段10の第1及び第2の出力ノードN1、N3を受け、プッシュプル動作で入力電圧VIに応じた出力電圧VOを出力端子2より出力する出力増幅段20と、入力電圧VIと出力電圧VOとの電位差を検出して、該電位差に応じて差動入力段10と出力増幅段20の増幅動作を加速させる増幅加速回路70とを備える。本実施形態において、出力端子2が、差動入力段10の反転入力端子に帰還され、出力電圧VOが、差動入力段10の非反転入力端子の入力電圧VIに同相で追従変化するボルテージフォロワとして構成されている以下の各実施形態も同様とされる。差動入力段10は、第1の差動段11と、第1のカレントミラーPchカレントミラー30と、第2のカレントミラーNchカレントミラー40と、第1及び第2の浮遊電流源回路50、60を備える。第1の差動段11は、ソースが結合され、入力電圧VIが供給される入力端子1と、出力電圧VOが出力される出力端子2にゲートがそれぞれ接続され、Nch差動トランジスタ対を構成するNchトランジスタ111、112と、一端が低位側電源電圧を与える第6の電源端子E6に接続され、他端がNch差動対111、112の結合されたソースに接続された電流源113を備えている。第1のカレントミラー30は、高位側の電源電圧を与える第1の電源端子E1にソースが共通接続され、ドレインが第1ノードN1、第2ノードN2にそれぞれ接続されたPchトランジスタ対131、132を備えている。Pchトランジスタ対131、132はゲートが共通接続され、該共通接続されたゲートはPchトランジスタ131のドレインノードであるノードN2に接続されている。第1、第2ノードN1、N2は、それぞれ、カレントミラー30の出力ノードと入力ノードとされる。Nch差動トランジスタ対111、112のドレインノード差動対の出力対は第1、第2ノードN1、N2にそれぞれ接続されている。第2のカレントミラー40は、低位側電源電圧を与える第2の電源端子E2にソースが共通接続され、ドレインが第3ノードN3、第4ノードN4にそれぞれ接続されたNchトランジスタ対142、141を備えている。Nchトランジスタ対142、141はゲートが共通接続され、該共通接続されたゲートはNchトランジスタ141のドレインノードである第4ノードN4に接続されている。ノード対N3、N4は、それぞれNchカレントミラー40の出力と入力とされる。第1の浮遊電流源回路50は、第1のカレントミラー30の入力ノードであるノードN2と、第2のカレントミラー40の入力ノードであるノードN4の間に接続された浮遊電流源150を備えている。第2の浮遊電流源回路60は、第1のカレントミラー30の出力ノードであるノードN1と、第2のカレントミラー40の出力ノードであるノードN3との間に、並列に接続されたPchトランジスタ161及びNchトランジスタ162を備えている。Pchトランジスタ161のゲートとNchトランジスタ162のゲートには、バイアス電圧BP2とBN2がそれぞれ供給される。第1の浮遊電流源回路50は、例えば、第2の浮遊電流源回路60と同様に、並列に接続されたPchトランジスタ及びNchトランジスタよりなる浮遊電流源で構成してもよい。あるいは、それぞれのゲートにバイアス電圧が供給され、カレントミラー30、40の入力ノードノードN2、N4間に直列に接続されるNchトランジスタとPchトランジスタよりなる浮遊電流源で構成してもよい。後者の構成の場合、カレントミラー30、40の入力ノードノードN2、N4間の電流は、ほぼ定電流に制御される。出力増幅段20は、出力用の高位側電源電圧を与える第3の電源端子E3と出力端子2間に接続され、ゲートが差動入力段のノードN1に接続されたPchトランジスタ121と、出力用の低位側電源電圧を与える第4の電源端子E4と出力端子2間に接続され、ゲートが差動入力段のノードN3に接続されたNchトランジスタ122と、を有する。なお、E1とE3が共通の電源VDDに接続され、E2とE4は共通の電源VSS等に接続された構成としてもよい。増幅加速回路70は、ソースが結合され、入力電圧VIが供給される入力端子1と出力電圧VOが出力される出力端子2にゲートがそれぞれ接続され、Nch差動対を構成するNchトランジスタ対171、172と、一端が低位側電源電圧を与える第7の電源端子E7に接続され、他端がNchトランジスタ対171、172の結合されたソースに接続された電流源173と、Nch差動トランジスタ対171、172の出力対と高位側電源電圧を与える第5の電源端子E5との間に接続された、負荷素子対として電流源174、175と、第5の電源端子E5と差動入力段10のノードN4との間に直列形態で接続された電流源176及びPchトランジスタ177と、第5の電源端子E5と差動入力段10のノードN1との間に直列形態で接続された電流源178及びPchトランジスタ179と、を備える。なお、E5はE1と共通の電源VDDに接続され、E7はE2と共通の電源VSSに接続された構成としてもよい。電源については後述される<電源端子の供給電圧>参照。Pchトランジスタ177のゲートは、Nchトランジスタ対171、172の出力対の一方Nchトランジスタ171のドレインと電流源174との接続点3に接続されている。Pchトランジスタ179のゲートは、Nchトランジスタ対171、172の出力対の他方Nchトランジスタ172のドレインと電流源175との接続点4に接続されている。なお、図1において、Pchトランジスタ177のソースを第5の電源端子E5に接続し、電流源177をPchトランジスタ177のドレインとノードN4間に接続する構成としてもよい。Pchトランジスタ179のソースを第5の電源端子E5に接続し、電流源178をPchトランジスタ179のドレインとノードN1間に接続する構成としてもよい。後に説明する実施形態も同様である。あるいは、Pchトランジスタ177、179を削除し、電流源176、178を、それぞれノード3、4の電位を制御信号として入力し、ノード3、4の電位に基づき、その活性化と非活性化活性化時に電流を出力し、非活性化時に電流出力を停止するをそれぞれ制御する構成としてもよい。負荷素子対は、電流源に制限されるものでなく、Nch差動トランジスタ対171、172の差動出力電流に応じてノード3又は4の電位を変動させ、電流源176、178それぞれの活性化と非活性化の切替え可能な素子であればよい。具体的には、負荷素子対をなす電流源174、175を、抵抗素子対や、ダイオード対に置き換えた構成としてもよい。図1において、増幅加速回路70は、入力端子1の入力電圧VIが出力端子2の出力電圧VOに対して、所定の電位差を超える電位へ変化するときに動作し、差動入力段10と出力増幅段20の差動増幅動作を加速させるように作用する。増幅加速回路70は、差動入力段10の第2のカレントミラー40の入力側の電流Nchトランジスタ141のドレイン電流に、ノードN4から、電流源176の電流I7ソース電流を結合して、電流値を増加させることにより、ノードN1、N3の電位の低下を加速させ、出力増幅段20による、出力端子2の充電動作を加速させる。また、増幅加速回路70は、差動入力段10の第1のカレントミラー30の出力側の電流Pchトランジスタ132のドレイン電流に、ノードN1から電流源178の電流I8ソース電流を結合して、電流値を増加させることにより、ノードN1、N3の電位の上昇を加速させ、出力増幅段20による出力端子2の放電動作を加速させる。図1に示した出力回路100Aの動作について以下に説明する。なお、出力安定状態における電流源113、173、174、175、176、178の電流をI1、I4、I5、I6、I7、I8とし、浮遊電流源150の電流をI2、浮遊電流源161、162の合計電流をI3=I2とする。また入力電圧VIは、ステップ電圧とする。はじめに、増幅加速回路70以外の出力回路増幅加速回路70の制御を受けない状態の出力回路についてその動作を説明し、そのあと、増幅加速回路70の制御を受ける場合の動作を説明する。入力端子1の入力電圧VIが、出力端子2の出力電圧VOに対して、電源端子E1高電圧側へ変化したとき、差動入力段10のNch差動トランジスタ対111、112のゲートソース間電圧が、それぞれ、拡大、縮小し、出力安定状態時すなわち出力電圧VO=入力電圧VIで平衡時に比べ、トランジスタ111、112のドレイン電流は、それぞれ増加、減少する。Nch差動トランジスタ対111、112のトランジスタ112のドレイン電流の減少により、ダイオード接続されたPchトランジスタ131のドレイン電流も減少し、それに対応して、Pchトランジスタ131のゲートソース間電圧絶対値が縮小する。これにより、Pchトランジスタ131とゲートが共通接続されたPchトランジスタ132のドレイン電流絶対値も減少する。Nch差動トランジスタ対111、112のトランジスタ111のドレイン電流が増加する。このため、ノードN1の電位が低下する。すなわち、Pchトランジスタ132のドレイン電流が減少し、Nchトランジスタ111のドレイン電流が増加すると、ノードN1から第2の浮遊電流源回路60に流れる電流が減少し、例えばPchトランジスタ161のドレイン電流が減少すると、そのゲートソース間電圧が減少し、よってノードN1の電圧BP2に対する電圧が下る。ノードN1の電位の低下により、第2の浮遊電流源回路60のPchトランジスタ161ゲート電圧=電圧BP2では、そのゲートソース間電圧絶対値が縮小し、Pchトランジスタ161のドレイン電流絶対値は減少する。一方、Nchカレントミラー40の出力電流Nchトランジスタ142のドレイン電流は、第1の浮遊電流源50に流れる電流I2を折り返した電流となっており、出力安定状態とほぼ同程度に保持される。この結果、ノードN3の電位が低下する。すなわち、第2の浮遊電流源回路60Nchトランジスタ161、Pchトランジスタ162からなるを介して接続されたノードN1、N3は、ノードN1の電位低下に応じて、ノードN3の電位も連動して低下する。なお、それぞれのノードの電位変動量は異なる。ノードN1、N3の電位の低下により、出力増幅段20のPchトランジスタ121における電源端子E3から出力端子2への充電電流が増加し、Nchトランジスタ122における出力端子2から電源端子E4への放電電流は減少する。これにより、出力端子2の出力電圧VOは上昇する。そして、出力電圧VOが入力電圧VI付近に近づくと、Nch差動トランジスタ対111、112の電流値の差は小さくなり、Pchカレントミラー30や第2の浮遊電流源回路60161、162の各ノード電位や各トランジスタの電流は平衡状態へと回復していく。そして、出力電圧VOが入力電圧VIに到達すると、出力安定状態となる。一方、入力端子1の入力電圧VIが出力端子2の出力電圧VOに対して電源端子E2又はE6低電圧の電源電圧側へ大きく変化したとき、差動入力段10のNch差動トランジスタ対111、112のゲートソース間電圧が、それぞれ縮小、拡大し、出力安定状態時に比べ、トランジスタ111、112のドレイン電流は、それぞれ、減少、増加する。Nch差動トランジスタ対111、112のトランジスタ112のドレイン電流の増加により、ダイオード接続されたPchトランジスタ131のドレイン電流も増加し、それに対応してPchトランジスタ131のゲートソース間電圧絶対値が拡大する。これにより、Pchトランジスタ131とゲートが共通接続されたPchトランジスタ132のドレイン電流絶対値も増加する。Nch差動トランジスタ対111、112のトランジスタ111のドレイン電流が減少するため、ノードN1の電位が上昇する。なお、Pchトランジスタ131と132の共通ゲートに接続されたノードN2の電位は低下する。ノードN1の電位上昇により、第2の浮遊電流源回路60のPchトランジスタ161のゲートソース間電圧絶対値が拡大し、Pchトランジスタ161のドレイン電流絶対値は増加する。一方、Nchカレントミラー40の出力電流Nchトランジスタ142のドレイン電流は、第1の浮遊電流源50の電流I2を折り返した電流となっており、出力安定状態とほぼ同程度に保持される。この結果、ノードN3の電位が上昇する。すなわち、第2の浮遊電流源回路60を介して接続されたノードN1とN3は、ノードN1の電位上昇に応じて、ノードN3の電位も連動して上昇する。なお、それぞれのノードの電位変動量は異なる。この結果、ノードN1、N3の電位の上昇により、出力増幅段20のPchトランジスタ121における電源端子E3から出力端子2への放電電流が増加し、Nchトランジスタ122における出力端子2から電源端子E4への充電電流は減少する。これにより、出力端子2の出力電圧VOは低下する。そして、出力電圧VOが入力電圧VI付近に近づくと、Nch差動トランジスタ対111、112の電流値の差は小さくなり、Pchカレントミラー30や第2の浮遊電流源回路60の各ノード電位や各トランジスタの電流は平衡状態へと回復していく。そして、出力電圧VOが入力電圧VIに到達すると、出力安定状態となる。次に、増幅加速回路70の動作を説明する。増幅加速回路70の動作は、増幅加速回路70の制御を受けない通常の差動増幅動作への追加の作用となる。増幅加速回路70の電流源174と175のそれぞれの電流I5とI6は、出力安定状態時すなわち、出力電圧VO=入力電圧VIで平衡時において、増幅加速回路70のNch差動トランジスタ対171と172のそれぞれのドレイン電流よりもそれぞれ大きくなるように設定される。したがって、出力安定状態時において、Nchトランジスタ171のドレインと電流源174の接続ノード3、Nchトランジスタ172のドレインと電流源175の接続ノード4は共に、第5の電源端子E5の電源電圧とされ、Pchトランジスタ177と179は共にオフし、電流源176、と78は非活性電流停止状態とされている。具体的には、出力安定状態時のNch差動トランジスタ対171、172のドレイン電流をIs71、Is72但しIs71Is72=I4とすると、電流I5は、電流Is71よりもΔI71>0だけ大きい電流値:I5=Is71ΔI71に設定され、電流I6は、電流Is72よりもΔI72>0だけ大きい電流値:I6=Is72ΔI72に設定される。入力電圧VIが出力電圧VOに対して、電源端子E1又はE5高電圧側へ変化したとき、増幅加速回路70のNch差動対のトランジスタ171、172のゲートソース間電圧がそれぞれ拡大、縮小し、出力安定状態時に比べ、Nch差動トランジスタ対171、172のドレイン電流はそれぞれ増加、減少する。Nchトランジスタ171のドレイン電流が電流源174の電流I5と同じ電流値となるときの、入力電圧VIと出力電圧VOとの電位差を第1の値Vt1とすると、入力電圧VIが出力電圧VOに対して、第1の値Vt1を超えたとき、ノード3の電位が第5の電源端子E5の電圧よりも低下し、Pchトランジスタ177はオンする。すなわち、出力電圧VOと第5の電源端子E5の電圧との電圧差が、入力電圧VIと第5の電源端子E5の電圧との電圧差と比較して、第1の値Vt1を超えたときVI-VO>Vt1>0、Pchトランジスタ177はオンする。これにより、電流源176が活性化され、電流源176の電流I7が、Nchカレントミラー40の入力端ノードN4に供給される。このとき、ノード4の電位は、第5の電源端子の電圧に保持され、Pchトランジスタ179はオフのままで、電流源178は非活性とされている。図1の出力回路100Aは、差動入力段10と出力増幅段20による通常の差動増幅動作において、上記で説明したように、入力電圧VIが出力電圧VOに対して、電源端子E1高電圧側へ変化すると、ノードN1、N3の電位が引き下げられ、出力増幅段20による出力端子2の充電作用が生じる。このとき、増幅加速回路70の電流源176からの電流I7がノードN4に供給されると、Nchカレントミラー40の入力電流、出力電流Nchトランジスタ141、142のドレイン電流が増加する。これにより、ノードN3の電位低下が加速される。さらに、ノードN3を介して浮遊電流源回路161、162に流れる電流放電電流が増加し、ノードN1の電位低下も加速され、出力増幅段20による出力端子2の充電作用が加速される。なお、出力電圧VOが入力電圧VIに近づき、入力電圧VIと出力電圧VOの電圧差が第1の値Vt1を下回るとVI-VO<Vt1、増幅加速回路70のノード3の電位が第5の電源端子E5の電圧まで変化し、Pchトランジスタ177はオフする。これにより、電流源176が非活性となり、増幅加速回路70の電流I7の供給は停止され、増幅加速作用も停止される。この後は、増幅加速回路70の制御を受けない差動入力段10と出力増幅段20による通常の差動増幅動作に移行して、出力端子2の充電動作が行われ、出力電圧VOが入力電圧VIに到達すると、出力安定状態となる。一方、入力電圧VIが出力電圧VOに対して、電源端子E2又はE7低電圧側へ大きく変化したとき、増幅加速回路70のNch差動トランジスタ対171、172はゲートソース間電圧がそれぞれ縮小、拡大し、出力安定状態時に比べ、Nch差動トランジスタ対171、172のドレイン電流はそれぞれ減少、増加する。トランジスタ172のドレイン電流が電流源175の電流I6と同じ電流値になるときの、入力電圧VIと出力電圧VOとの電位差を第2の値Vt2とすると、入力電圧VIが出力電圧VOに対して、第2の値Vt2を超えたとき、ノード4の電位が第5の電源端子の電圧よりも低下し、Pchトランジスタ179はオンする。すなわち、入力電圧VIと第5の電源端子E5の電圧との電圧差が、出力電圧VOと第5の電源端子E5の電圧との電圧差と比較して、第2の値Vt2を超えたとき|VI-VO|>|Vt2|>0、Pchトランジスタ179はオンする。これにより、電流源178が活性化され、電流源178の電流I8が、Pchカレントミラー30の出力端ノードN1に供給される。このとき、ノード3の電位は第5の電源端子E5の電圧に保持され、Pchトランジスタ177はオフのままで、電流源176は非活性とされている。図1の出力回路100Aは、差動入力段10と出力増幅段20による通常の差動増幅動作において、上記で説明したように、入力電圧VIが出力電圧VOに対して、電源端子E2又はE7低電圧側へ変化すると、ノードN1、N3の電位が引き上げられ、出力増幅段20による出力端子2の放電作用が生じる。このとき増幅加速回路70の電流源178からの電流I8がノードN1に供給されると、ノードN1の電位上昇が加速される。さらにノードN1を介して、第2の浮遊電流源回路60161、162に流れる電流充電電流が増加し、ノードN3の電位上昇も加速され、出力増幅段20による出力端子2の放電作用が加速される。なお、出力電圧VOが入力電圧VIに近づき、入力電圧VIと出力電圧VOの電圧差が第2の値Vt2を下回ると|VI-VO|<|Vt2|、増幅加速回路70のノード4の電位が第5の電源端子の電圧まで変化し、Pchトランジスタ179はオフする。これにより、電流源178が非活性となり、増幅加速回路70の電流I8の供給は停止され、増幅加速作用も停止される。この後は、増幅加速回路70の制御を受けない差動入力段10と出力増幅段20による通常の差動増幅動作に移行して出力端子2の放電動作が行われ、出力電圧VOが入力電圧VIに到達すると、出力安定状態となる。増幅加速回路70の動作及び停止が切り替わる入力電圧VIと出力電圧VOの電位差第1の値Vt1、第2の値Vt2は、電流源173、174、175の電流I4、I5、I6すなわちΔI71、ΔI72とNch差動トランジスタ対171、172のトランジスタ特性の設定により定まる。以上より、増幅加速回路70は、入力電圧VIが変化し、入力電圧VIと出力電圧VOの電圧差が、出力端子2の充電動作時には、第1の値Vt1より大となるとき、出力端子2の放電動作時には、第2の値Vt2より大となるときに、増幅加速動作して、出力端子2の充電動作又は放電動作を加速させる。そして、出力電圧VOが入力電圧VIに近づき、入力電圧VIと出力電圧VOの電圧差が第1の値Vt1、又は、第2の値Vt2未満になると、増幅加速回路70は、自動的に動作を停止する。入力電圧VIの変化が小さく、入力電圧VIと出力信号VOの電圧差が第1の値Vt1又は第2の値Vt2以下のときは、増幅加速回路70は動作しない。なお、増幅加速回路70のNch差動対のトランジスタ171、172は十分小さいサイズとしてよく、入力端子1に接続されているトランジスタ171のゲート寄生容量を小さく抑え、図1の出力回路100Aの入力容量の増加が最小限に抑えられることが好ましい。<放電時と充電時の出力電圧波形の対称性と面積>次に、本実施形態における、出力電圧波形について説明する。増幅加速回路70による出力端子2の充電加速動作又は放電加速動作は、増幅加速回路70の電流源176、178の電流I7、I8の電流値に依存する。したがって、差動増幅段10と出力増幅段20の通常の差動増幅動作における出力端子2の充電速度と放電速度に差がある場合でも、増幅加速回路70の電流源176、178の電流I7、I8を調整することにより、充電速度と放電速度をほぼ揃えることが可能であり、充電時と放電時の出力電圧波形の対称性を容易に実現することができる。例えば、図1のような単一導電型で構成された差動対を有する差動入力段10と出力増幅段20の差動増幅器増幅加速回路70を備えない場合では、充電時と放電時の出力電圧波形の対称性を確保することは、通常では、難しい。増幅加速回路70を付加することにより、充電時と放電時の出力電圧波形の対称性を容易に実現することができる。また、図1に示したように、本実施形態によれば、差動入力段10及び増幅加速回路70のそれぞれの差動対を単一導電型の1つの差動対で構成できることにより、差動増幅器700及びSBC710をそれぞれ異なる導電型の2つの差動対を備えた関連技術の構成図13と比較して、差動入力段の素子数が削減され、増幅加速回路70の追加による面積の増加を抑えることができる。<位相補償容量>次に本実施形態における位相補償容量について説明する。図1に示した実施形態において、帰還接続構成における出力安定性を確保するため、位相補償容量を設けてもよい。図1において、位相補償容量は、例えば、出力端子2と出力増幅段20のPchトランジスタ121と122のゲートの一方ノードN1又はN3又は両方のゲートノードN1及びN3との間に設けることができる。位相補償容量の接続に応じて、増幅加速回路70の電流源176、178の電流I7、I8を調整することで、位相補償容量の速やかな充放電を実現し、充電時と放電時の出力電圧波形の対称性を実現することができる。<駆動速度、消費電力>次に、本実施形態における駆動速度、消費電力について説明する。図1の実施形態において、出力端子2の充電速度と放電速度は、増幅加速回路70の電流源176、178の電流I7、I8の電流値の設定により制御できる。このため、電流源176、178の電流I7、I8以外の電流を小さく設定し、出力安定時における出力回路100Aのアイドリング電流を小さくして静消費電力を抑えることが可能である。このため、図1の出力回路100Aは低消費電力、高速駆動が実現できる。<電源端子の供給電圧>次に、本実施形態における電源端子の供給電圧の設定について説明する。例えば図1の構成を、図11BのOLEDドライバの出力レンジを駆動する出力回路として用いる場合には、第1、第3、第5の電源端子E1、E3、E5の電源電圧を共に高位側電源電圧VDDとし、第2、第4、第6、第7の電源端子E2、E4、E6、E7の電源電圧を共に、低位側電源電圧VSSとすることができる。一方、図1の出力回路100Aを、図11AのLCDドライバの正極及び負極出力レンジを駆動する出力回路として用いる場合には、OLEDドライバ用出力回路と同様に、第1、第3、第5の電源端子E1、E3、E5の電源電圧を共に高位側電源電圧VDDとし、第2、第4、第6、第7の電源端子E2、E4、E6、E7の電源電圧を共に低位側電源電圧VSSとすることができる。また、対向基板電極974図12Aのコモン電圧付近の正極出力レンジの下限に対応した中位電源電圧VML、負極出力レンジの上限に対応した中位電源電圧VMHが更に供給される場合もある。このとき、正極出力レンジを駆動する出力回路の場合には、第1、第3、第5の電源端子E1、E3、E5の電源電圧を共に高位側電源電圧VDDとし、第4の電源端子E4の電源電圧を中位電源電圧VMLとし、第6、第7の電源端子E6、E7の電源電圧を低位側電源電圧VSSとし、第2の電源端子E2の電源電圧を低位側電源電圧VSS又は中位電源電圧VMLとしてもよい。特に、第4の電源端子E4の電源電圧を中位電源電圧VMLとすることで、流れる電流が大きい出力増幅段20の第3、第4の電源端子E3、E4間の電源電圧差を小さくすることで、電流×電圧に依存する消費電力を低減し、発熱抑制効果もある。なお、差動入力段10及び増幅加速回路70のそれぞれのNch差動対を駆動する電流源113、173に接続されている第6、第7の電源端子E6、E7の電源電圧に関して、それぞれのNch差動対の動作範囲の下限は、第6、第7の電源端子E6、E7の電源電圧からNch差動トランジスタ対111、112、171、172の閾値電圧分高い電圧となる。Nch差動トランジスタ対の閾値電圧がある程度大きい場合でも、第6、第7の電源端子E6、E7を、低位側電源電圧VSSとすれば、図11AのLCDドライバの正極出力レンジVML~VDDを駆動する出力回路として、図1の出力回路100Aを用いることに支障はない。なお、Nch差動トランジスタ対111、112、171、172の閾値電圧がほぼゼロ付近の場合には、Nch差動対の動作範囲の下限が、第6、第7の電源端子E6、E7の電源電圧付近となるため、第1、第3、第5の電源端子E1、E3、E5の電源電圧を共に中位電源電圧VMH、第2、第4、第6、第7の電源端子E2、E4、E6、E7の電源電圧を低位側電源電圧VSSとし、図11AのLCDドライバの負極出力レンジVSS~VMHを駆動する出力回路として、図1の出力回路100Aを用いることも可能である。<本実施形態と関連技術との比較>以下に、図1の本実施形態の増幅加速回路70と、図13に示した関連技術のスルーレート加速回路SBC710とを比較して説明する。図13のスルーレート加速回路SBC710では、Nch差動対N11、N12とPch差動対P11、P12の2組の差動対を備え、Nch差動対N11、N12の動作により出力端子の充電加速動作が行われ、Pch差動対P11、P12の動作により出力端子の充電加速動作が行われる。また、2組の差動対に対応して、差動対を駆動する電流源及び負荷素子対もそれぞれ2組備える。本実施形態において、図1の増幅加速回路70では、1組の差動対171、172のみで、出力端子の充電加速動作と放電加速動作を実現することができる。また増幅加速回路70から差動増幅段に供給される電流I7、I8の接続ノードが、図13のスルーレート加速回路SBCとは異なる。さらに、増幅加速回路70では、差動対171、172、電流源173、負荷素子対174、175は、それぞれ1組で構成できるため、素子数が少なく、面積を小さくできる。さらに、電流源173が1組のみであるため、出力安定時の増幅加速回路70のアイドリング電流も小さく抑えることができる。<実施形態2>次に本発明の第2の実施形態を説明する。図2は、本発明の第2の実施形態の出力回路100Bの構成を示す図である。図2の出力回路100Bは、図1のカレントミラー30、40を、低電圧カスコードカレントミラー30’、40’に変更したものである。図2の出力回路も、図1と同様に、入力電圧VIと出力電圧VOを差動で受ける差動入力段10と、差動入力段10の第1及び第2の出力ノードN1、N3を受けプッシュプル動作して入力電圧VIに応じた出力電圧VOを出力端子2より出力する出力増幅段20と、入力電圧VIと出力電圧VOとの電位差を検出して、該電位差に応じて出力増幅段20の増幅作用を加速させる増幅加速回路70を備える。カレントミラー30’、40’の構成以外は、図1と同様である。差動入力段10は、第1の差動段11と、Pchのカレントミラー30’と、Nchのカレントミラー40’と、第1、第2の浮遊電流源回路50、60を備える。以下では、カレントミラー30’、40’の構成について説明し、第1の差動段11、第1、第2の浮遊電流源回路50、60、増幅加速回路70の構成の説明は省略する。Pchのカレントミラー30’は、第1の電源端子E1とノード対N1、N2間に接続された低電圧カスコードカレントミラーで構成されている。より具体的には、Pchのカレントミラー30’は、ゲートが共通接続され、ソースが電源端子E3に共通接続された1段目のPchトランジスタ対132、131と、ゲートが共通接続されてバイアス電圧BP1を受け、ソースが1段目のPchトランジスタ対132、131のドレインにそれぞれ接続され、ドレインがノード対N1、N2にそれぞれ接続された2段目のPchトランジスタ対134、133と、を備えている。1段目のPchトランジスタ対132、131の共通接続ゲートはノードN2に接続されている。ノード対N1、N2は、それぞれPchカレントミラー30’の出力ノードと入力ノードとされる。第1の差動段11のNch差動トランジスタ対111、112の出力対トランジスタ111、112のドレインは、Pchトランジスタ132、134の接続点ノードN5と、Pchトランジスタ131、133の接続点ノードN6にそれぞれ接続されている。Nchのカレントミラー40’は、電源端子E4とノード対N2、N4間に接続された低電圧カスコードカレントミラーで構成される。より具体的には、Nchのカレントミラー40’は、ゲートが共通接続され、ソースが電源端子E4に共通接続された1段目のNchトランジスタ対142、141と、ゲートが共通接続されてバイアス電圧BN1を受け、ソースが1段目のNchトランジスタ対142、141のドレインにそれぞれ接続され、ドレインがノード対N2、N4に接続された2段目のNchトランジスタ対144、143を備えている。1段目のNchトランジスタ対142、141の共通接続ゲートはノードN4に接続されている。ノード対N2、N4は、それぞれNchカレントミラー40’の出力ノードと入力ノードとされる。増幅加速回路70の電流源176は、トランジスタ177を介して、Nchカレントミラー40’の入力端ノードN4に接続され、電流源178は、トランジスタ179を介してPchカレントミラー30’の出力端ノードN1に接続されている。図2に示した出力回路の動作について以下に説明する。まず、増幅加速回路70以外の出力回路の動作を説明する。入力端子1の入力電圧VIが出力端子2の出力電圧VOに対して電源端子E1高電圧側へ変化したとき、Nch差動トランジスタ対111、112は、ゲートソース間電圧が、それぞれ拡大、縮小し、出力安定状態時に比べ、トランジスタ111、112のドレイン電流はそれぞれ増加、減少する。Nch差動トランジスタ対111、112のトランジスタ112のドレイン電流の減少により、Pchトランジスタ131のドレイン電流絶対値は減少する。このため、Pchトランジスタ131のドレインソース間電圧ノードN6と第1の電源端子E1間の差電圧の絶対値を小さくする作用を生じるが、Pchトランジスタ133のゲートソース間電圧電圧BP1とノードN6間の差電圧の絶対値が増加する。このため、Pchトランジスタ133のドレインノードN2の充電作用が生じる。結果として、Pchトランジスタ131のドレイン電流絶対値の減少に対応して、Pchトランジスタ133のドレインノードN2の電位が上昇する。あるいは、Pchトランジスタ131のドレイン電流絶対値の減少はPchトランジスタ131のゲートソース間電圧絶対値を縮小に対応し、これによりノードN2の電位は上昇する。一方、Pchトランジスタ131と共にゲートがノードN2に共通接続されたPchトランジスタ132のドレイン電流絶対値も減少する。また、Nch差動トランジスタ対111、112のトランジスタ111のドレイン電流は増加するため、Pchトランジスタ132、134の接続点ノードN5の電位は低下する。これにより、Pchトランジスタ134のゲートソース間電圧絶対値が縮小し、ノードN1に供給するPchトランジスタ134のドレイン電流絶対値が減少する。このため、ノードN1の電位は低下する。図1の前記第1の実施形態の説明と同様に、第2の浮遊電流源回路60161、162を介して接続されたノードN1、N3は、一方のノードの電位変動に応じて、他方のノードの電位も連動して同一方向高電位側又は低電位側に変化する。したがって、ノードN1の電位低下と連動して、ノードN3の電位も低下する。ノードN1、N3の電位の低下により、出力増幅段20のPchトランジスタ121における電源端子E3から出力端子2への充電電流が増加し、Nchトランジスタ122における出力端子2から電源端子E4への放電電流は減少する。これにより、出力端子2の出力電圧VOは上昇する。そして、出力電圧VOが入力電圧VI付近に近づくと、Nch差動トランジスタ対111、112の電流値の差は、小さくなり、Pchカレントミラー30’や第2の浮遊電流源回路69161、162の各ノード電位や各トランジスタの電流は平衡状態へと回復していく。出力電圧VOが入力電圧VIに到達すると、出力安定状態となる。一方、入力端子1の入力電圧VIが出力端子2の出力電圧VOに対して電源端子E2又はE6低電圧側へ変化したとき、Nch差動トランジスタ対111、112は、ゲートソース間電圧がそれぞれ縮小、拡大し、出力安定状態時に比べ、トランジスタ111、112のドレイン電流はそれぞれ減少、増加する。Nch差動トランジスタ対111、112のトランジスタ112のドレイン電流の増加により、Pchトランジスタ131のドレイン電流絶対値は増加する。このため、Pchトランジスタ131のドレインソース間電圧絶対値の拡大作用を生じ、Pchトランジスタ133のゲートソース間電圧絶対値が減少する。このため、Pchトランジスタ133のドレインノードN2に放電作用が生じる。結果として、Pchトランジスタ131のドレイン電流絶対値の増加に対応して、Pchトランジスタ133のドレインノードN2の電位が低下する。一方、Pchトランジスタ131と共に、ゲートがノードN2に共通接続されたPchトランジスタ132のドレイン電流絶対値も増加する。また、Nch差動トランジスタ対111、112のトランジスタ111のドレイン電流絶対値は減少するため、Pchトランジスタ132、134の接続点ノードN5の電位は上昇する。これにより、Pchトランジスタ134のゲートソース間電圧絶対値が拡大し、ノードN1に供給するPchトランジスタ134のドレイン電流絶対値が増加する。このため、ノードN1の電位は上昇する。また、ノードN1と第2の浮遊電流源回路60161、162を介して接続されたノードN3も、ノードN1の電位上昇と連動して上昇する。ノードN1、N3の電位の上昇により、出力増幅段20のPchトランジスタ121における電源端子E3から出力端子2への充電電流が減少し、Nchトランジスタ122における出力端子2から電源端子E4への放電電流は増加する。これにより、出力端子2の出力電圧VOは低下する。出力電圧VOが入力電圧VI付近に近づくと、Nch差動トランジスタ対111、112の電流値の差は小さくなり、Pchカレントミラー30’や浮遊電流源回路161、162の各ノード電位や各トランジスタの電流は平衡状態へと回復していく。出力電圧VOが入力電圧VIに到達すると、出力安定状態となる。次に、増幅加速回路70の動作を簡単に説明する。増幅加速回路70の動作は、差動増幅段10と出力増幅段20の通常の差動増幅動作への追加の作用となる。増幅加速回路70の構成及び詳細な動作は、図1の前記第1の実施形態の説明と同様である。すなわち、増幅加速回路70は、入力電圧VIが出力電圧VOに対して電源端子E1又はE5高電圧側へ第1の値Vt1を超えて変化したとき、すなわち、出力電圧VOと第5の電源端子E5の電圧との電圧差が、入力電圧VIと第5の電源端子E5の電圧との電圧差と比較して、第1の値Vt1を超えたときVI-VO>Vt1>0、電流源176の電流I7をNchカレントミラー40’の入力端ノードN4に供給する。これにより、Nchカレントミラー40’の入力電流Nchトランジスタ141、143のドレイン電流が増加し、Nchカレントミラー40’の出力電流Nchトランジスタ142、144のドレイン電流も増加するため、ノードN3の電位低下が加速される。また、ノードN3と浮遊電流源回路161、162を介して接続されたノードN1も、ノードN3の電位低下と連動して電位低下が加速される。この結果、出力増幅段20のPchトランジスタ121のゲートソース間電圧絶対値が更に拡大し、出力増幅段20のNchトランジスタ122のゲートソース間電圧は速やかに減少し、出力端子2の出力電圧VOの上昇が速くなる。一方、増幅加速回路70は、入力電圧VIが出力電圧VOに対して電源端子E2又はE7低電圧側へ第2の値Vt2を超えて変化したとき、すなわち、入力電圧VIと第5の電源端子E5の電圧との電圧差が、出力電圧VOと第5の電源端子E5の電圧との電圧差と比較して、第2の値Vt2を超えたとき|VI-VO|>|Vt2|>0、電流源178の電流I8をPchカレントミラー30’の出力端ノードN1に供給する。これにより、ノードN1の電位上昇が加速される。また、ノードN1と第2n浮遊電流源回路161、162を介して接続されたノードN3も、ノードN1の電位上昇と連動して電位上昇が加速される。この結果、出力増幅段20のPchトランジスタ121のゲートソース間電圧絶対値が更に減少し、出力増幅段20のNchトランジスタ122のゲートソース間電圧は速やかに拡大し、出力端子2の出力電圧VOの低下が速くなる。なお、出力端子2の充電時、放電時ともに、出力電圧VOが入力電圧VIに近づき、入力電圧VIと出力電圧VOの電位差が第1の値Vt1又は第2の値Vt2未満になるとVI-VO<Vt1、又は、|VI-VO|<|Vt2|、増幅加速回路70のPchトランジスタ177又は179がオフし、電流源176からの電流I7のノードN4又電流源178からの電流I8のノードN1への供給は停止し、出力端子2の充電又は放電の加速作用も停止される。この後は、増幅加速回路70の制御を受けない差動増幅段10と出力増幅段20の通常の差動増幅動作に移行し、出力電圧VOが入力電圧VIに到達すると、出力安定状態となる。以上のように、図2の出力回路100Bにおいても、図1の出力回路100Aと同様の作用を有する。また、図1と同様に、単一導電型で構成された差動対を有する差動入力段10と出力増幅段20の差動増幅器においても、増幅加速回路70の電流源176、178の電流I7、I8を調整することにより、充電速度と放電速度をほぼ揃えることが可能であり、充電時と放電時の出力電圧波形の対称性が容易に実現できる。また、図1と同様に、差動入力段10及び増幅加速回路70のそれぞれの差動対を単一導電型で構成できることにより、差動入力段10の素子数が削減され、増幅加速回路70の追加による面積増加も抑えることができる。図2の出力回路において、帰還接続構成における出力安定性を確保するため、位相補償容量を設けてもよい。図2において、位相補償容量は、例えば、Pchトランジスタ132、134の接続点ノードN5と出力端子2の間、Nchトランジスタ142、144の接続点ノードN7と出力端子2の間の一方又は両方に設けることができる。あるいは、出力増幅段20のNchトランジスタ121のゲート、Pchトランジスタ122のゲートの一方ノードN1又はN3又は両方のゲートノードN1及びN3と出力端子2の間に設けてもよい。位相補償容量の接続に応じて、増幅加速回路70の電流源176、178の電流I7、I8を調整することで、位相補償容量の速やかな充放電を実現し、充電時と放電時の出力電圧波形の対称性を実現することができる。さらに、図2の出力回路100Bは、アイドリング電流差動増幅段10の電流I1、I2、I3、及び、出力増幅段20のPchトランジスタ121、122の電流、及び、増幅加速回路70の電流源173を小さくして静消費電力を抑えても、増幅加速回路70の作用により高速動作が可能であるため、低消費電力、高速駆動が実現できる。本実施形態において、各電源端子に供給される電源電圧については、図1と同様であり、図1における説明が参照される。<実施形態3>次に本発明の第3の実施形態を説明する。図3は、本発明の第3の実施形態の出力回路100Cの構成を示す図である。図3の出力回路100Cは、図2の出力回路100Bにおいて増幅加速回路70の電流源176の電流I7の供給先を変更した構成である。図3において、増幅加速回路70の電流源176は、Pchトランジスタ177を介してNchカレントミラー40’のNchトランジスタ141と143の接続点ノードN8に接続されている。その他の構成は図2と同様である。図3において、入力電圧VIが出力電圧VOに対して、電源端子E1又はE5高電圧側へ第1の値Vt1を超えて変化したとき出力電圧VOと電源端子E5の電圧との電圧差が、入力電圧VIと電源端子E5の電圧との電圧差と比較して、第1の値Vt1を超えたとき、差動増幅段10及び出力増幅段20の通常の差動増幅動作出力端子2の充電動作に加えて、増幅加速回路70より、電流源176の電流I7がノードN8に供給される。これにより、Nchカレントミラー40’の入力側の電流Nchトランジスタ141のドレイン電流が増加する。このとき、Nchトランジスタ141のドレインソース間電圧の拡大作用を生じるが、Nchトランジスタ143のゲートソース間電圧が減少するため、Nchトランジスタ143のドレインノードN4に対して、充電作用が生じ、結果として、Nchトランジスタ141のドレイン電流の増加に対応して、Nchトランジスタ143のドレインノードN4の電位が上昇する。このため、Nchトランジスタ141とゲートが共通接続されたNchトランジスタ142のドレイン電流も増加し、Nchカレントミラー40’の出力電流Nchトランジスタ142、144のドレイン電流が増加する。Nchカレントミラー40’の出力電流の増加作用は、図2において、増幅加速回路70の電流源176の電流I7がノードN4に供給された場合と同じ作用であり、ノードN3、N1の電位低下が促進される。したがって、図2と同様に、出力端子2の充電動作が加速される。なお、図3において、入力電圧VIが出力電圧VOに対して、電源端子E2又はE7低電圧側へ第2の値を超えて変化したとき入力電圧VIと電源端子E5の電圧との電圧差が、出力電圧VOと電源端子E5の電圧との電圧差と比較して、第2の値Vt2を超えたときの増幅加速回路70の作用は図2と同じで、電流源178の電流I8がノードN1に供給され、その結果出力端子2の放電動作が加速される。以上より、図3の出力回路100Cは、図2と同等作用であり、図2と同様の特性となる。なお、図2と図3の出力回路は、増幅加速回路70の電流源176からの電流I7をカレントミラー40’の入力側の電流に結合する位置が異なるが、どちらもカレントミラー40’の入力側の電流を増加させる作用により、出力端子2の充電動作の加速を実現している。<実施形態4>次に本発明の第4の実施形態を説明する。図4は、本発明の第4の実施形態の出力回路100Dの構成を示す図である。図4の出力回路100Dは、図1の出力回路100Aにおいて、増幅加速回路70の電流源176の電流I7の供給先を変更し、第1の浮遊電流源回路50を変更した構成である。その他の構成は図1と同様である。図4において、増幅加速回路70の電流源176は、Pchトランジスタ177を介してPchカレントミラー30の入力端ノードN2に接続されている。図4の第1の浮遊電流源回路50は、ノードN2、N4間に並列接続されたPchトランジスタ151及びNchトランジスタ152よりなり、Pchトランジスタ151とNchトランジスタ152のゲートには、バイアス電圧BP3とBN3がそれぞれ供給される。第1の浮遊電流源回路50151、152は、ノードN2又はノードN4の電位変動によりノードN2、N4間の電流が変動する構成とされる。図4の増幅加速回路70は、電流源176の電流I7ソース電流を、第1の遊電流源回路50151、152へ入力される側の電流に結合し、第1の浮遊電流源回路50151、152を介してNchカレントミラー40の入力側の電流Nchトランジスタ141のドレイン電流の電流値を増加させることにより、ノードN1、N3の電位低下を加速させ、出力端子2の充電動作を加速させる構成とされる。図4において、入力電圧VIが出力電圧VOに対して、高電圧側へ第1の値Vt1を超えて変化したとき出力電圧VOと電源端子E5の電圧との電圧差が、入力電圧VIと電源端子E5の電圧との電圧差と比較して、第1の値Vt1を超えたとき、差動増幅段10及び出力増幅段20の通常の差動増幅動作出力端子2の充電動作に加えて、増幅加速回路70より、電流源176の電流I7がノードN2に供給される。これにより、ノードN2の電位が上昇し、第1の浮遊電流源回路50のPchトランジスタ151のゲートソース間電圧絶対値が拡大し、第1の浮遊電流源回路50のPchトランジスタ151のドレイン電流絶対値は増加する。それに応じて、ノードN4の電位も上昇する。すなわち、第1の浮遊電流源回路50151、152を介して接続されたノードN2とN4は、ノードN2の電位上昇に応じて、ノードN4の電位も連動して上昇する。そして、電流源176の電流I7は、第1の浮遊電流源回路50151、152を介してNchカレントミラー40の入力電流に加算される。Nchカレントミラー40の入力電流に電流源176の電流I7が加算される作用は、図1と同様の作用であり、したがって、出力端子2の充電動作が加速される。なお、図4において、増幅加速回路70の電流源178の電流I8ソース電流は図1と同様に、ノードN1に供給されており、入力電圧VIが出力電圧VOに対して、電源端子E2低電圧側へ第2の値Vt2を超えて変化したとき入力電圧VIと電源端子E5の電圧との電圧差が、出力電圧VOと電源端子E5の電圧との電圧差と比較して、第2の値Vt2を超えたときの増幅加速回路70の作用は図1と同じで、電流源178の電流I8がノードN1に供給され、その結果出力端子2の放電動作が加速される。作用の詳細は図1の説明が参照される。以上より、図4の出力回路100Dは、図1と同等作用であり、図1と同様の特性となる。なお、図1と図4の出力回路は、増幅加速回路70の電流源176からの電流I7を結合する位置が異なるが、どちらもNchカレントミラー40の入力側の電流を増加させる作用により、出力端子2の充電動作の加速を実現している。<実施形態5>次に本発明の第5の実施形態を説明する。図5は、本発明の第5の実施形態の出力回路100Eの構成を示す図である。図5の出力回路100Eは、図4のカレントミラー30、40を、それぞれ図2と同様の低電圧カスコードカレントミラー30’、40’に変更した構成である。増幅加速回路70の電流源176は、Pchトランジスタ177を介してPchカレントミラー30’の入力端ノードN2に接続されている。図5の増幅加速回路70は、電流源176の電流I7ソース電流を、ノードN2より第1の浮遊電流源回路50151、152へ入力される側の電流に結合し、第1の浮遊電流源回路50151、152を介してNchカレントミラー40の入力側の電流Nchトランジスタ141、143のドレイン電流の電流値を増加させることにより、ノードN1、N3の電位低下を加速させ、出力端子2の充電動作を加速させる構成とされる。したがって、図5の出力回路100Eは、図2の出力回路100Bと増幅加速回路70の電流源176からの電流I7を結合する位置が異なるが、共にカレントミラー40’の入力側の電流を増加させる作用により、出力端子2の充電動作の加速を実現している。なお、図5において、増幅加速回路70の電流源178の電流I8ソース電流は図1と同様にノードN1に供給されており、増幅加速回路70の作用は図2と同じで、出力端子2の放電動作の加速が実現される。作用の詳細は図2の説明が参照される。また、図5において、増幅加速回路70の電流源176を、Pchトランジスタ177を介してPchカレントミラー30’のトランジスタ131、133の接続点ノードN6に接続してもよい。入力電圧VIが出力電圧VOに対して、高電圧側へ第1の値Vt1を超えて変化したとき、電流源176の電流I7ソース電流がノードN6に供給され、ノードN6の電位が上昇する。このとき、Pchトランジスタ133のゲートソース間電圧絶対値が増加し、Pchトランジスタ133のドレイン電流絶対値が増加する。すなわち、電流源176の電流I7が、Pchトランジスタ133、及び第1の浮遊電流源回路50151、152を介してNchカレントミラー40の入力側の電流Nchトランジスタ141、143のドレイン電流の電流値を増加させ、その結果、出力端子2の充電動作が加速される。<実施形態6>次に本発明の第6の実施形態を説明する。図6は、本発明の第6の実施形態の出力回路100Fの構成を示す図である。図6の出力回路100Fは、図2の出力回路において、Nchカレントミラー40’カスコードカレントミラーを削除し、代わりに、図1に示したNchカレントミラー40を備えた構成である。Nchカレントミラー40’とNchカレントミラー40はどちらも同様の作用を有しており置換が可能である。なお、図3、図5の出力回路においても、Nchカレントミラー40’をNchカレントミラー40に置換することができる。但し、図3の出力回路の場合には、増幅加速回路70の電流源176の電流I7はノードN4に供給される。<実施形態7>次に本発明の第7の実施形態を説明する。図7は、本発明の第7の実施形態の出力回路200Aの構成を示す図である。図7の出力回路200Aは、図1の出力回路100Aにおいて、Nchトランジスタ対111、112からなる第1の差動段11を、Pchトランジスタ対211、212からなる第3の差動段11’で置き換えたものである。また、図1の増幅加速回は、逆導電型の増幅加速回路70’で置き換えられている。第3の差動段11’は、ソースが共通接続され、ゲートが入力電圧VIが供給される入力端子1と出力電圧VOが出力される出力端子2にそれぞれ接続されたPch差動トランジスタ対211、212と、高位側電源電圧を与える第9の電源端子E9とPch差動トランジスタ対211、212の共通ソース間に接続された電流源213を備えている。Pch差動トランジスタ対211、212の出力対ドレイン対はそれぞれノード対N3、N4と接続されている。なお第3の差動段11’とカレントミラー30、40、及び、浮遊電流源回路50、60を含む回路を差動入力段10’とする。増幅加速回路70’は、ソースが結合され、ゲートが入力電圧VIが供給される入力端子1と出力電圧VOが出力される出力端子2にそれぞれ接続されたPchトランジスタ対差動トランジスタ対271、272と、一端が高位側電源電圧を与える第10の電源端子E10に接続され、他端がPchトランジスタ対271、272の結合されたソースに接続された電流源273を備えている。また、Pch差動トランジスタ対271、272の出力対と低位側電源電圧を与える第8の電源端子E8との間に接続された負荷素子対として電流源274、275を有する。さらに、第8の電源端子E8と差動入力段10’のノードN2間に直列形態で接続された電流源276及びNchトランジスタ277を備えている。さらに、第8の電源端子E8と差動入力段10’のノードN3間に直列形態で接続された電流源278及びNchトランジスタ279を備える。Nchトランジスタ277のゲートは、Pchトランジスタ対271、272の出力対の一方Pchトランジスタ271のドレインと電流源274の接続点5に接続されている。Nchトランジスタ279のゲートは、Pchトランジスタ対271、272の出力対の他方Pchトランジスタ272のドレインと電流源275の接続点6に接続されている。なお、図7において、Nchトランジスタ277のソースを第8の電源端子E8に接続し、電流源277をNchトランジスタ277のドレインとノードN2間に接続する構成としてもよい。Nchトランジスタ279のソースを第8の電源端子E8に接続し、電流源278をNchトランジスタ279のドレインとノードN3間に接続する構成としてもよい。あるいは、Nchトランジスタ277、279を削除し、電流源276、278を、それぞれノード5、6の電位を制御信号として、その活性、非活性化活性化時電流出力、非活性化時、電流停止を制御する構成としてもよい。なお、負荷素子対は、電流源に制限されるものでなく、Pch差動トランジスタ対271、272の差動出力電流に応じてノード5又は6の電位を変動させ、電流源276、278それぞれの活性化と非活性化の切替え可能な素子であればよい。具体的には、負荷素子対をなす電流源274、275は、抵抗素子対やダイオード対に置き換えてもよい。図7の出力回路200Aは、差動入力段10’の差動段11’、及び増幅加速回路70’の差動対の作用が図1の出力回路100AのNch差動対からPch差動対の作用に変わり、出力端子2の充電作用と放電作用も入れ換わる。出力回路200Aは、図1と作用が入れ換わっているだけで、実質、同様である。したがって、図1の出力回路と同様の性能を有する。具体的には、差動入力段10’及び出力増幅段20は、入力電圧VIが出力電圧VOに対して、低電圧側へ変化したとき、差動入力段10’のPch差動トランジスタ対211、212のゲートソース間電圧が、それぞれ、拡大、縮小し、出力安定状態時に比べ、トランジスタ211、212のドレイン電流は、それぞれ増加、減少する。これにより、Nchカレントミラー40の入力電流Nchトランジスタ141のドレイン電流及び出力電流Nchトランジスタ142のドレイン電流が減少し、ノードN1、N3の電位は上昇して、出力増幅段20による出力端子2の放電作用が生じる。増幅加速回路70’は、入力電圧VIが出力電圧VOに対して、低電圧側へ第3の値Vt3を超えて変化したとき出力電圧VOと第8の電源端子E8との電圧差が、入力電圧VIと第8の電源端子E8との電圧差と比較して、第3の値Vt3を超えたとき、Pch差動対のトランジスタ271のドレイン電流絶対値が増加し、ノード5の電位が上昇し、電流源276が活性化される。これにより、電流源276の電流I17がノードN2に供給され、Pchカレントミラー30の入力電流Pchトランジスタ131のドレイン電流絶対値及び出力電流Pchトランジスタ132のドレイン電流絶対値が増加し、ノードN1、N3の電位の上昇を加速させ、出力増幅段20による出力端子2の放電作用が加速される。また、差動入力段10’及び出力増幅段20は、入力電圧VIが出力電圧VOに対して、高電圧側へ変化したとき、差動入力段10’のPch差動トランジスタ対211、212のゲートソース間電圧が、それぞれ、縮小、拡大し、出力安定状態時に比べ、トランジスタ211、212のドレイン電流は、それぞれ減少、増加する。これにより、Nchカレントミラー40の入力電流Nchトランジスタ141のドレイン電流及び出力電流Nchトランジスタ142のドレイン電流が増加し、ノードN1、N3の電位は低下して、出力増幅段20による出力端子2の充電作用が生じる。増幅加速回路70’は、入力電圧VIが出力電圧VOに対して、高電圧側へ第4の値Vt4を超えて変化したとき入力電圧VIと第8の電源端子E8との電圧差が、出力電圧VOと第8の電源端子E8との電圧差と比較して、第4の値Vt4を超えたとき、Pch差動対のトランジスタ272のドレイン電流絶対値が増加し、ノード6の電位が上昇し、電流源278が活性化される。これにより、電流源278の電流I18がノードN3に供給され、ノードN1、N3の電位の低下を加速させ、出力増幅段20による出力端子2の充電作用が加速される。なお、図7の出力回路200Aにおける電源端子の供給電圧について説明する。例えば図7の構成を、図11AのLCDドライバの負極出力レンジを駆動する出力回路として用いる場合には、第1、第3、第9、第10の電源端子E1、E3、E9、E10の電源電圧は共に高位側電源電圧VDDとし、第2、第4、第8の電源端子E2、E4、E8の電源電圧は共に低位側電源電圧VSSとすることができる。また、負極出力レンジを駆動する出力回路として用いる場合で、コモン電圧COM付近の負極出力レンジの上限に対応した電源電圧VMHが供給される場合には、第2、第4、第8の電源端子E2、E4、E8の電源電圧は共に低位側電源電圧VSS、第3の電源端子E3の電源電圧は中位電源電圧VMH、第9、第10の電源端子E9、E10の電源電圧は高位側電源電圧VDD、第1の電源端子E1の電源電圧は高位側電源電圧VDD又は中位電源電圧VMHとしてもよい。特に、第3の電源端子E3の電源電圧を中位電源電圧VMHとすることで、流れる電流が大きい出力増幅段20の第3、第4の電源端子E3、E4間の電源電圧差を小さくすることで、電流×電圧に依存する消費電力が低減され、発熱抑制効果もある。なお、差動入力段10’及び増幅加速回路70’のそれぞれのPch差動対を駆動する電流源213、273に接続されている第9、第10の電源端子E9、E10の電源電圧に関して、それぞれのPch差動対の動作範囲上限は、第9、第10の電源端子E9、E10の電源電圧からPch差動トランジスタ対211、212、271、272の閾値電圧絶対値分低い電圧となる。Pch差動トランジスタ対の閾値電圧絶対値がある程度大きい場合でも、第9、第10の電源端子E9、E10を高位側電源電圧VDDとすることで、図11AのLCDドライバの負極出力レンジVSS~VMHを駆動する出力回路として、図7の出力回路200Aを用いることに支障はない。なお、図2乃至図6に示した第2乃至第6の実施形態の変形例として、第7の実施形態と同様、差動入力段10及び増幅加速回路70を差動入力段10’及び増幅加速回路70’に置き換え、差動対の導電型を変更することが可能である。また増幅加速回路70’の電流源276、278の電流I17、I18の供給先はそれぞれ、第2及び第6の実施形態の変形例ではノードN2、N3へ変更され、第3の実施形態の変形例ではノードN6、N3へ変更され、第4及び第5の実施形態の変形例ではノードN4、N3へ変更される。<実施形態8>次に本発明の第8の実施形態を説明する。図8は、本発明の第8の実施形態の出力回路200Bの構成を示す図である。図8の出力回路200Bは、図7の出力回路200Aにおいて、図7のカレントミラー30、40を、図2の低電圧カスコードカレントミラー30’、40’に変更したものである。カレントミラー30、40と低電圧カスコードカレントミラー30’、40’は同等の機能を有しており、出力回路200Bは出力回路200Aと同等の作用を有する。<実施形態9>次に本発明の第9の実施形態を説明する。図9は、本発明の第9の実施形態の出力回路300Aの構成を示す図である。図9の出力回路300Aは、図1の出力回路100Aにおいて、増幅加速回路70を、図7の増幅加速回路70’に置き換えた構成である。増幅加速回路70’の電流源276、278の電流I17、I18の供給先はそれぞれノードN2、N3へ供給される。図9の出力回路300Aように、それぞれの差動対の導電型が異なる差動入力段10と増幅加速回路70’の組み合わせも可能である。同様に、差動入力段10’と増幅加速回路70の組み合わせも可能である。<実施形態10>図10は、本発明の第10の実施形態の表示装置のデータドライバの要部構成を示す図である。図10を参照すると、例えば図12Aのデータドライバ980に対応している。図10を参照すると、このデータドライバは、シフトレジスタ801と、データレジスタ/ラッチ802と、レベルシフタ群803と、参照電圧発生回路804と、デコーダ回路群805と、出力回路群806と、を含んで構成される。出力回路群806の各出力回路は、図1乃至図9を参照して説明した各実施形態の出力回路を用いることができる。出力回路群806は、出力数に対応して、出力回路を複数個備えている。シフトレジスタ801は、スタートパルスとクロック信号CLKに基づき、データラッチのタイミングを決定する。データレジスタ/ラッチ802は、シフトレジスタ801で決定されたタイミングに基づいて、入力された映像デジタルデータを各出力単位のデジタルデータ信号に展開し、所定の出力数毎ラッチし、制御信号に応じて、レベルシフトタ群803に出力する。レベルシフタ群803は、データレジスタ/ラッチ802から出力される各出力単位のデジタルデータ信号を低振幅信号から高振幅信号にレベル変換して、デコーダ回路群805に出力する。デコーダ回路群805は、各出力毎に、参照電圧発生回路804で生成された参照電圧群から、レベル変換されたデジタルデータ信号に応じた1つ又は複数の参照電圧を選択する。出力回路群806は、各出力毎に、デコーダ回路群805の対応するデコーダで選択された一つ又は複数の参照電圧を入力し、その参照電圧に対応した階調信号を増幅出力する。出力回路群806の出力端子群は表示装置のデータ線に接続されている。シフトレジスタ801及びデータレジスタ/ラッチ802はロジック回からなり、一般に低電圧例えば0V~3.3Vの電源電圧で動作で構成され、対応する電源電圧が供給されている。レベルシフタ群803、デコーダ回路群805、及び、出力回路群806は、一般に表示素子を駆動するのに必要な高電圧例えば0VVSS~18VVDDで構成され、対応する電源電圧が供給されている。図1乃至図9を参照して説明した各実施形態、実施形態の出力回路は、出力回路の出力端子に接続するデータ線の充電動作及び放電動作が加速され、充電時及び放電時の波形対称性が実現可能とされており、さらに面積、消費電力の縮減に好適とされるため、表示装置のデータドライバの出力回路群806の各出力回路として好適な構成とされている。本実施形態によれば、低消費電力で高速駆動が可能なデータドライバ、表示装置を実現可能としている。なお、上記の特許文献、非特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示請求の範囲を含むの枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素各請求項の各要素、各実施例の各要素、各図面の各要素等を含むの多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。