放射線を検出する放射線検出器であって、放射線の入射により放射線の情報を電荷情報に変換し、CdTeテルル化カドミウム、ZnTeテルル化亜鉛またはCdZnTeテルル化カドミウム亜鉛で形成された多結晶膜の半導体層と、この半導体層にバイアス電圧を印加し、支持基板を兼用した電圧印加電極用のグラファイト基板と、前記電荷情報を読み出し、画素ごとに応じて形成された画素電極を有した読み出し基板とを備え、前記グラファイト基板に前記半導体層を積層形成し、半導体層と前記画素電極とが内側に貼り合わされるように、半導体層が積層形成されたグラファイト基板と前記読み出し基板とを貼り合わせて、それぞれを構成したときに、前記グラファイト基板の表面の凹凸が1μm~8μmの範囲であることを特徴とする放射線検出器。請求項1に記載の放射線検出器において、電子阻止層、正孔阻止層の少なくとも一つを前記半導体層に直接に接触して形成することを特徴とする放射線検出器。請求項2に記載の放射線検出器において、前記グラファイト基板と前記半導体層との間に前記電子阻止層あるいは前記正孔阻止層が介在することを特徴とする放射線検出器。放射線を検出する放射線検出器であって、放射線の入射により放射線の情報を電荷情報に変換し、CdTeテルル化カドミウム、ZnTeテルル化亜鉛またはCdZnTeテルル化カドミウム亜鉛で形成された多結晶膜の半導体層と、この半導体層にバイアス電圧を印加し、支持基板を兼用した電圧印加電極用のグラファイト基板と、前記電荷情報を読み出し、画素ごとに応じて形成された画素電極と、読み出しパターンが形成された読み出し基板とを備え、前記グラファイト基板に前記半導体層を積層形成し、前記半導体層に前記画素電極を積層形成し、画素電極が前記読み出し基板側に貼り合わされるように、画素電極とともに半導体層が積層形成されたグラファイト基板と前記読み出し基板とを貼り合わせて、それぞれを構成したときに、前記グラファイト基板の表面の凹凸が1μm~8μmの範囲であることを特徴とする放射線検出器。請求項4に記載の放射線検出器において、電子阻止層、正孔阻止層の少なくとも一つを前記半導体層に直接に接触して形成することを特徴とする放射線検出器。請求項5に記載の放射線検出器において、前記グラファイト基板と前記半導体層との間に前記電子阻止層あるいは前記正孔阻止層が介在することを特徴とする放射線検出器。放射線を検出する放射線検出器であって、放射線の入射により放射線の情報を電荷情報に変換し、CdTeテルル化カドミウム、ZnTeテルル化亜鉛またはCdZnTeテルル化カドミウム亜鉛で形成された多結晶膜の半導体層と、この半導体層にバイアス電圧を印加する電圧印加電極と、前記電荷情報を読み出し、画素ごとに応じて形成された画素電極と、前記電圧印加電極、前記半導体層および画素電極を支持し、酸化アルミニウム、窒化アルミニウム、窒化ホウ素、酸化シリコン、窒化シリコンまたは炭化ケイ素のいずれかで形成され、あるいはこれらの材料の混合物を焼成して形成された支持基板と、読み出しパターンが形成された読み出し基板とを備え、前記支持基板に前記電圧印加電極を積層形成し、前記電圧印加電極に前記半導体層を積層形成し、前記半導体層に前記画素電極を積層形成し、画素電極が前記読み出し基板側に貼り合わされるように、画素電極および半導体層とともに電圧印加電極が積層形成された支持基板と前記読み出し基板とを貼り合わせて、それぞれを構成したときに、前記支持基板の表面の凹凸が1μm~8μmの範囲であることを特徴とする放射線検出器。請求項7に記載の放射線検出器において、電子阻止層、正孔阻止層の少なくとも一つを前記半導体層に直接に接触して形成することを特徴とする放射線検出器。請求項8に記載の放射線検出器において、前記支持基板と前記半導体層との間に前記電子阻止層あるいは前記正孔阻止層が介在することを特徴とする放射線検出器。放射線検出器を製造する方法であって、前記放射線検出器は、放射線の入射により放射線の情報を電荷情報に変換し、CdTeテルル化カドミウム、ZnTeテルル化亜鉛またはCdZnTeテルル化カドミウム亜鉛で形成された多結晶膜の半導体層と、この半導体層にバイアス電圧を印加し、支持基板を兼用した電圧印加電極用のグラファイト基板と、前記電荷情報を読み出し、画素ごとに応じて形成された画素電極を有した読み出し基板とを備え、前記グラファイト基板に前記半導体層を積層形成し、半導体層と前記画素電極とが内側に貼り合わされるように、半導体層が積層形成されたグラファイト基板と前記読み出し基板とを貼り合わせて、それぞれを構成したときに、前記グラファイト基板の表面の凹凸が1μm~8μmの範囲であって、前記グラファイト基板の表面の凹凸を、フライス加工、研磨加工、ブラスト加工またはエッチング加工のいずれかを用いて表面処理を行うことを特徴とする放射線検出器の製造方法。請求項10に記載の放射線検出器の製造方法において、電子阻止層、正孔阻止層の少なくとも一つを前記半導体層に直接に接触して形成することを特徴とする放射線検出器の製造方法。請求項10に記載の放射線検出器の製造方法において、前記表面処理を行う前に、前記グラファイト基板を洗浄する洗浄処理を行うことを特徴とする放射線検出器の製造方法。放射線検出器を製造する方法であって、前記放射線検出器は、放射線の入射により放射線の情報を電荷情報に変換し、CdTeテルル化カドミウム、ZnTeテルル化亜鉛またはCdZnTeテルル化カドミウム亜鉛で形成された多結晶膜の半導体層と、この半導体層にバイアス電圧を印加し、支持基板を兼用した電圧印加電極用のグラファイト基板と、前記電荷情報を読み出し、画素ごとに応じて形成された画素電極と、読み出しパターンが形成された読み出し基板とを備え、前記グラファイト基板に前記半導体層を積層形成し、前記半導体層に前記画素電極を積層形成し、画素電極が前記読み出し基板側に貼り合わされるように、画素電極とともに半導体層が積層形成されたグラファイト基板と前記読み出し基板とを貼り合わせて、それぞれを構成したときに、前記グラファイト基板の表面の凹凸が1μm~8μmの範囲であって、前記グラファイト基板の表面の凹凸を、フライス加工、研磨加工、ブラスト加工またはエッチング加工のいずれかを用いて表面処理を行うことを特徴とする放射線検出器の製造方法。請求項13に記載の放射線検出器の製造方法において、電子阻止層、正孔阻止層の少なくとも一つを前記半導体層に直接に接触して形成することを特徴とする放射線検出器の製造方法。請求項13に記載の放射線検出器の製造方法において、前記表面処理を行う前に、前記グラファイト基板を洗浄する洗浄処理を行うことを特徴とする放射線検出器の製造方法。放射線検出器を製造する方法であって、前記放射線検出器は、放射線の入射により放射線の情報を電荷情報に変換し、CdTeテルル化カドミウム、ZnTeテルル化亜鉛またはCdZnTeテルル化カドミウム亜鉛で形成された多結晶膜の半導体層と、この半導体層にバイアス電圧を印加する電圧印加電極と、前記電荷情報を読み出し、画素ごとに応じて形成された画素電極と、前記電圧印加電極、前記半導体層および画素電極を支持し、酸化アルミニウム、窒化アルミニウム、窒化ホウ素、酸化シリコン、窒化シリコンまたは炭化ケイ素のいずれかで形成され、あるいはこれらの材料の混合物を焼成して形成された支持基板と、読み出しパターンが形成された読み出し基板とを備え、前記支持基板に前記電圧印加電極を積層形成し、前記電圧印加電極に前記半導体層を積層形成し、前記半導体層に前記画素電極を積層形成し、画素電極が前記読み出し基板側に貼り合わされるように、画素電極および半導体層とともに電圧印加電極が積層形成された支持基板と前記読み出し基板とを貼り合わせて、それぞれを構成したときに、前記支持基板の表面の凹凸が1μm~8μmの範囲であって、前記支持基板の表面の凹凸を、フライス加工、研磨加工、ブラスト加工またはエッチング加工のいずれかを用いて表面処理を行うことを特徴とする放射線検出器の製造方法。請求項16に記載の放射線検出器の製造方法において、電子阻止層、正孔阻止層の少なくとも一つを前記半導体層に直接に接触して形成することを特徴とする放射線検出器の製造方法。請求項16に記載の放射線検出器の製造方法において、前記表面処理を行う前に、前記支持基板を洗浄する洗浄処理を行うことを特徴とする放射線検出器の製造方法。しかしながら、このような構成を有する場合には、一部のみにリーク電流の多い箇所、いわゆるリークスポットが発生したり、あるいは積層形成される半導体層の密着性が悪かったり、ボーラス多孔質な膜質が成膜されるという問題がある。この発明は、このような事情に鑑みてなされたものであって、基板上に積層形成される半導体層の膜質が安定し、基板と半導体層との密着性を向上させることができる放射線検出器およびそれを製造する方法を提供することを目的とする。発明者らは、上記の問題を解決するために鋭意研究した結果、次のような知見を得た。すなわち、従来では半導体層を積層形成する基板表面の状態を規定しておらず、基板表面の状態によってどのような問題が発生するのかが不明であった。そこで、基板に着目して、実験により基板の表面の凹凸が半導体層に影響を及ぼすことが判明した。具体的には、基板としてグラファイト基板を採用したときにおける図5a~図5cに示す実験データにより、凹凸が大きいと積層形成される半導体層の結晶成長に悪影響を及ぼし、リークスポットが発生し、逆に凹凸が小さいと積層形成される半導体層の密着性が悪く、ポーラスな膜質が成膜されてしまう。図5aは、基板の表面の凹凸表面粗さを1μm~8μmの範囲としたものに半導体層を積層形成成膜し、×100倍で観察した画像を示し、図5bは、当該凹凸が1μm未満の基板に半導体層を成膜した×100倍の画像を示し、図5cは、当該凹凸が8μmを超えた基板に半導体層を成膜した×500倍の画像を示す。図5a~図5cでは基板以外の成膜条件については全て同じとし、表面の相違だけによる差を画像上から見ている。凹凸が1μm未満の基板上に積層形成された半導体層については、図5aと比較すると、図5bからも明らかなように膜質が粗くポーラスになっていることがわかる。凹凸が8μmを超えた基板上に積層形成された半導体層については、図5c示すように、画像上の左上から右下にかけて半導体層の膜質の境目があることがわかる。凹凸が8μmを超えた基板では、このような境目が点在し、その部分ではリーク電流が過大に流れるリークスポット箇所となってしまう。以上の図5a~図5cの実験データから、基板の表面の凹凸が1μm~8μmの範囲であれば、図5aに示すように上述の課題を解決することができるという知見を得た。このような知見に基づくこの発明は、次のような構成をとる。すなわち、この発明に係る放射線検出器は、放射線を検出する放射線検出器であって、放射線の入射により放射線の情報を電荷情報に変換し、CdTeテルル化カドミウム、ZnTeテルル化亜鉛またはCdZnTeテルル化カドミウム亜鉛で形成された多結晶膜の半導体層と、この半導体層にバイアス電圧を印加し、支持基板を兼用した電圧印加電極用のグラファイト基板と、前記電荷情報を読み出し、画素ごとに応じて形成された画素電極を有した読み出し基板とを備え、前記グラファイト基板に前記半導体層を積層形成し、半導体層と前記画素電極とが内側に貼り合わされるように、半導体層が積層形成されたグラファイト基板と前記読み出し基板とを貼り合わせて、それぞれを構成したときに、前記グラファイト基板の表面の凹凸が1μm~8μmの範囲であることを特徴とするものである。[作用効果]この発明に係る放射線検出器によれば、CdTe、ZnTeまたはCdZnTeで形成された多結晶膜の半導体層であって、基板として電圧印加電極と支持基板とを兼用したグラファイト基板を採用し、読み出し基板側に画素電極を有した場合において、グラファイト基板の表面の凹凸を1μm~8μmの範囲としている。かかる範囲にすることで、凹凸が1μm未満の基板では半導体層の膜質が粗くポーラスになって基板と半導体層との密着性が悪くなっていたのを防ぎ、逆に凹凸が8μmを超えた基板ではリークスポットが発生したのを防ぐ。その結果、基板上に積層形成される半導体層の膜質が安定し、基板と半導体層との密着性を向上させることができる。また、上述の放射線検出器とは別の放射線検出器は、放射線を検出する放射線検出器であって、放射線の入射により放射線の情報を電荷情報に変換し、CdTeテルル化カドミウム、ZnTeテルル化亜鉛またはCdZnTeテルル化カドミウム亜鉛で形成された多結晶膜の半導体層と、この半導体層にバイアス電圧を印加し、支持基板を兼用した電圧印加電極用のグラファイト基板と、前記電荷情報を読み出し、画素ごとに応じて形成された画素電極と、読み出しパターンが形成された読み出し基板とを備え、前記グラファイト基板に前記半導体層を積層形成し、前記半導体層に前記画素電極を積層形成し、画素電極が前記読み出し基板側に貼り合わされるように、画素電極とともに半導体層が積層形成されたグラファイト基板と読み出し基板とを貼り合わせて、それぞれを構成したときに、前記グラファイト基板の表面の凹凸が1μm~8μmの範囲であることを特徴とするものである。[作用効果]この発明に係る放射線検出器によれば、CdTe、ZnTeまたはCdZnTeで形成された多結晶膜の半導体層であって、基板として電圧印加電極と支持基板とを兼用したグラファイト基板を採用し、グラファイト基板側に画素電極を有した場合において、グラファイト基板の表面の凹凸を1μm~8μmの範囲としている。かかる範囲にすることで、凹凸が1μm未満の基板では半導体層の膜質が粗くポーラスになって基板と半導体層との密着性が悪くなっていたのを防ぎ、逆に凹凸が8μmを超えた基板ではリークスポットが発生したのを防ぐ。その結果、基板上に積層形成される半導体層の膜質が安定し、基板と半導体層との密着性を向上させることができる。また、上述の放射線検出器とはさらに別の放射線検出器は、放射線を検出する放射線検出器であって、放射線の入射により放射線の情報を電荷情報に変換し、CdTeテルル化カドミウム、ZnTeテルル化亜鉛またはCdZnTeテルル化カドミウム亜鉛で形成された多結晶膜の半導体層と、この半導体層にバイアス電圧を印加する電圧印加電極と、前記電荷情報を読み出し、画素ごとに応じて形成された画素電極と、前記電圧印加電極、前記半導体層および画素電極を支持し、酸化アルミニウム、窒化アルミニウム、窒化ホウ素、酸化シリコン、窒化シリコンまたは炭化ケイ素のいずれかで形成され、あるいはこれらの材料の混合物を焼成して形成された支持基板と、読み出しパターンが形成された読み出し基板とを備え、前記支持基板に前記電圧印加電極を積層形成し、前記電圧印加電極に前記半導体層を積層形成し、前記半導体層に前記画素電極を積層形成し、画素電極が前記読み出し基板側に貼り合わされるように、画素電極および半導体層とともに電圧印加電極が積層形成された支持基板と前記読み出し基板とを貼り合わせて、それぞれを構成したときに、前記支持基板の表面の凹凸が1μm~8μmの範囲であることを特徴とするものである。[作用効果]この発明に係る放射線検出器によれば、CdTe、ZnTeまたはCdZnTeで形成された多結晶膜の半導体層であって、基板として電圧印加電極とは独立して支持する支持基板を採用し、支持基板側に画素電極を有した場合において、支持基板の表面の凹凸を1μm~8μmの範囲としている。かかる範囲にすることで、凹凸が1μm未満の基板では半導体層の膜質が粗くポーラスになって基板と半導体層との密着性が悪くなっていたのを防ぎ、逆に凹凸が8μmを超えた基板ではリークスポットが発生したのを防ぐ。その結果、基板上に積層形成される半導体層の膜質が安定し、基板と半導体層との密着性を向上させることができる。なお、支持基板を採用した場合には、支持基板は、酸化アルミニウム、窒化アルミニウム、窒化ホウ素、酸化シリコン、窒化シリコンまたは炭化ケイ素のいずれかで形成され、あるいはこれらの材料の混合物を焼成して形成されていればよい。また、支持基板と半導体層との間には電圧印加電極が介在するが、電圧印加電極は薄く、支持基板の表面の凹凸が電圧印加電極に転写されるので、支持基板の表面の凹凸を1μm~8μmの範囲とすると、電圧印加電極の表面の凹凸もほぼ当該範囲となり、支持基板に半導体層を積層形成した構造とほぼ同じ効果を奏する。上述したこれらの発明に係る放射線検出器では、電子阻止層、正孔阻止層の少なくとも一つを半導体層に直接に接触して形成するのが好ましい。特に、グラファイト基板あるいは支持基板と半導体層との間に電子阻止層あるいは正孔阻止層が介在する場合には、阻止層は薄く、グラファイト基板あるいは支持基板の表面の凹凸が阻止層に転写されるので、グラファイト基板あるいは支持基板の表面の凹凸を1μm~8μmの範囲とすると、阻止層の表面の凹凸もほぼ当該範囲となり、グラファイト基板あるいは支持基板に半導体層を直接に接触して形成した構造とほぼ同じ効果を奏する。上述したこれらの発明に係る放射線検出器を製造する方法において、基板の表面の凹凸を、フライス加工、研磨加工、ブラスト加工またはエッチング加工のいずれかを用いて表面処理を行うことで、基板の表面の凹凸を1μm~8μmの範囲に加工することが可能である。また、上述の表面処理を行う前に、基板を洗浄する洗浄処理を行うのが好ましい。洗浄によって基板表面の不純物やパーティクル等を取り除くことで、基板の表面の凹凸を1μm~8μmの範囲に加工しやすくなる。この発明に係る放射線検出器およびそれを製造する方法によれば、基板グラファイト基板または支持基板の表面の凹凸を1μm~8μmの範囲とすることで、基板上に積層形成される半導体層の膜質が安定し、基板と半導体層との密着性を向上させることができる。以下、図面を参照してこの発明の実施例1を説明する。図1は、実施例1に係る放射線検出器のグラファイト基板側の構成を示す縦断面図であり、図2は、実施例1に係る放射線検出器の読み出し基板側の構成を示す縦断面図であり、図3は、読み出し基板および周辺回路の構成を示す回路図であり、図4は、実施例1に係るグラファイト基板側の構成と読み出し基板側の構成とを貼り合わせたときの縦断面図である。放射線検出器は、図1~図4に示すようにグラファイト基板11と読み出し基板21とに大別される。図1、図4に示すようにグラファイト基板11に、電子阻止層12、半導体層13、正孔阻止層14の順に積層形成する。図2、図4に示すように読み出し基板21には後述する画素電極22を有し、コンデンサ23や薄膜トランジスタ24などをパターン形成する図2では読み出し基板21、画素電極22のみ図示。グラファイト基板11は、この発明におけるグラファイト基板に相当し、電子阻止層12は、この発明における電子阻止層に相当し、半導体層13は、この発明における半導体層に相当し、正孔阻止層14は、この発明における正孔阻止層に相当し、読み出し基板21は、この発明における読み出し基板に相当し、画素電極22は、この発明における画素電極に相当する。図1に示すようにグラファイト基板11は、後述する実施例3の支持基板11aと電圧印加電極11bとを兼用している。つまり、半導体層13にバイアス電圧各実施例1~3では-0.1V/μm~1V/μmのバイアス電圧を印加し、支持基板11aを兼用した電圧印加電極用のグラファイト基板11で本実施例1に係る放射線検出器を構築している。グラファイト基板11は、導電性カーボングラファイトの板材からなり、半導体層13の熱膨張係数と一致させるために焼成条件を調整した平坦な板材厚み約2mmを使用する。半導体層13は、放射線例えばX線の入射により放射線の情報を電荷情報キャリアに変換する。半導体層13については、CdTeテルル化カドミウム、ZnTeテルル化亜鉛またはCdZnTeテルル化カドミウム亜鉛で形成された多結晶膜を使用する。なお、これらの半導体層13の熱膨張係数は、CdTeが約5ppm/deg、ZnTeが約8ppm/degで、CdZnTeはZn濃度に応じてこれらの中間値を採る。電子阻止層12については、ZnTe、Sb2S3、Sb2Te3などのP型半導体を使用し、正孔阻止層14については、CdS、ZnS、ZnO、Sb2S3などのN型もしくは超高抵抗半導体を使用する。なお、図1や図4では正孔阻止層14を連続的に形成しているが、正孔阻止層14の膜抵抗が低い場合には画素電極22に対応して分割形成してもよい。なお、画素電極22に対応して正孔阻止層14を分割形成する場合には、グラファイト基板11と読み出し基板21との貼り合わせの際に、正孔阻止層14と画素電極22との位置合わせが必要になる。また、放射線検出器の特性上問題がなければ、電子阻止層12、正孔阻止層14のいずれか、もしくは両方を省略してもよい。図2に示すように読み出し基板21は、後述するコンデンサ23の容量電極23a図4を参照の箇所画素領域に導電性材料導電ペースト、異方導電性フィルムACF、異方導電性ペースト等によってグラファイト基板11との貼り合わせの際にバンプ接続することで、その箇所に画素電極22を形成する。このように画素電極22は、画素ごとに応じて形成されており、半導体層13で変換されたキャリアを読み出す。読み出し基板21については、ガラス基板を使用する。図3に示すように読み出し基板21は、電荷蓄積容量であるコンデンサ23と、スイッチング素子としての薄膜トランジスタ24とを画素毎に分割してパターン形成している。なお、図3では、3×3画素分しか示していないが、実際には二次元放射線検出器の画素数に合わせたサイズ例えば1024×1024画素分の読み出し基板21が使用される。図4に示すように読み出し基板21の面に、コンデンサ23の容量電極23aと、薄膜トランジスタ24のゲート電極24aとを積層形成して、絶縁層25で覆う。その絶縁層25に、コンデンサ23の基準電極23bを、絶縁層25を介在させて容量電極23aに対向するように積層形成し、薄膜トランジスタ24のソース電極24bおよびドレイン電極24cを積層形成し、画素電極22の接続部分を除いて絶縁層26で覆う。なお、容量電極23aとソース電極24bとは相互に電気的に接続される。図4のように容量電極23aおよびソース電極24bを一体的に同時形成すればよい。基準電極23bについては接地する。絶縁層25、26については、例えばプラズマSiNを使用する。図3に示すようにゲート線27は、図4に示す薄膜トランジスタ24のゲート電極24aに電気的に接続され、データ線28は、図4に示す薄膜トランジスタ24のドレイン電極24cに電気的に接続されている。ゲート線27は、各々の画素の行方向にそれぞれ延びており、データ線28は、各々の画素の列方向にそれぞれ延びている。ゲート線27およびデータ線28は互いに直交している。これらゲート線27やデータ線28を含めて、コンデンサ23や薄膜トランジスタ24や絶縁層25、26については、半導体薄膜製造技術や微細加工技術を用いてガラス基板からなる読み出し基板21の表面にパターン形成される。さらに、図3に示すように読み出し基板21の周囲には、ゲート駆動回路29と読み出し回路30とを備えている。ゲート駆動回路29は各行に延びたゲート線27にそれぞれ電気的に接続されており、各行の画素を順に駆動する。読み出し回路30は、各列に延びたデータ線28にそれぞれ電気的に接続されており、データ線28を介して各画素のキャリアを読み出す。これらゲート駆動回路29および読み出し回路30は、シリコン等の半導体集積回路で構成され、異方導電性フィルムACF等を介してゲート線27やデータ線28をそれぞれ電気的に接続する。次に、上述の放射線検出器の具体的な製造方法について説明する。グラファイト基板11の表面の凹凸が1μm~8μmの範囲となるように表面処理を行う。好ましくは、表面処理を行う前に、グラファイト基板11を洗浄する洗浄処理を行って、グラファイト基板11表面の不純物やパーティクル等を取り除く。表面処理については、回転を与えて切削加工を行うフライス加工をグラファイト基板11に適用してもよいし、研磨加工をグラファイト基板11に適用してもよい。別の手段として、一旦平坦化したグラファイト基板11に対して、二酸化炭素CO2やガラスビーンズやアルミナAl2O3などの粉体を衝突させてブラスト加工を行ってもよい。その他に、エッチング加工をグラファイト基板11に適用してもよい。このようにグラファイト基板11の表面の凹凸を、フライス加工、研磨加工、ブラスト加工またはエッチング加工のいずれかを用いて表面処理を行うことで、グラファイト基板11の表面の凹凸を1μm~8μmの範囲に加工する。次に、表面の凹凸が1μm~8μmの範囲に規定されたグラファイト基板11に、昇華法、蒸着法、スパッタリング法、化学析出法もしくは電析法等によって電子阻止層12を積層形成する。変換層である半導体層13を昇華法により電子阻止層12に積層形成する。本実施例1では、数10keV~数100keVのエネルギのX線検出器として使用するために厚みが約300μmの亜鉛Znを数mol~数10mol程度含んだZnTeまたはCdZnTe膜を半導体層13として近接昇華法により形成する。もちろん、Znを含まないCdTe膜を半導体層13として形成してもよい。また、半導体層13の形成については昇華法に限定されず、MOCVD法、あるいはCdTe、ZnTeまたはCdZnTeを含むペーストを塗布して、CdTe、ZnTeまたはCdZnTeで形成された多結晶膜の半導体層13を形成してもよい。研磨あるいは砂などの研磨剤を吹き付けることでブラスト加工を行うサンドブラスト加工等により、半導体層13の平坦化処理を行う。次に、平坦化された半導体層13に、昇華法、蒸着法、スパッタリング法、化学析出法もしくは電析法等によって正孔阻止層14を積層形成する。そして、図4に示すように半導体層13と画素電極22とが内側に貼り合わされるように、半導体層13が積層形成されたグラファイト基板11と読み出し基板21とを貼り合わせる。上述したように、絶縁層26で覆われていない箇所で、容量電極23aの箇所に導電性材料導電ペースト、異方導電性フィルムACF、異方導電性ペースト等によってバンプ接続することで、その箇所に画素電極22を形成して、グラファイト基板11と読み出し基板21とを貼り合わせる。上述の構成を備えた本実施例1に係る放射線検出器によれば、CdTe、ZnTeまたはCdZnTeで形成された多結晶膜の半導体層13であって、基板として電圧印加電極と支持基板とを兼用したグラファイト基板11を本実施例1では採用し、読み出し基板21側に画素電極22を有した場合において、グラファイト基板11の表面の凹凸を1μm~8μmの範囲としている。かかる範囲にすることで、凹凸が1μm未満のグラファイト基板11では半導体層13の膜質が粗くポーラスになってグラファイト基板11と半導体層13との密着性が悪くなっていたのを防ぎ、逆に凹凸が8μmを超えたグラファイト基板11ではリークスポットが発生したのを防ぐ。その結果、グラファイト基板11上に積層形成される半導体13層の膜質が安定し、グラファイト基板11と半導体層13との密着性を向上させることができる。なお、グラファイト基板11の表面の凹凸を1μm~8μmの範囲とすることで、上述の知見でも述べたように図5aに示す実験データからグラファイト基板11上に積層形成される半導体層13の膜質が安定し、グラファイト基板11と半導体層13との密着性を向上させることができることが確認されている。本実施例1では、電子阻止層12を半導体層13のグラファイト基板11側に直接に接触して形成し、正孔阻止層14を半導体層13のグラファイト基板11側とは逆側に直接に接触して形成している。その結果、グラファイト基板11と半導体層13との間に電子阻止層12が介在している。本実施例1のように、グラファイト基板11と半導体層13との間に電子阻止層12が介在する場合には、阻止層12、14は薄く、図6の模式図に示すように、グラファイト基板11の表面の凹凸が阻止層本実施例1の場合には電子阻止層12に転写されるので、グラファイト基板11の表面の凹凸を1μm~8μmの範囲とすると、阻止層電子阻止層12の表面の凹凸もほぼ当該範囲となり、グラファイト基板11に半導体層13を直接に接触して形成した構造とほぼ同じ効果を奏する。なお、図6の模式図では、凹凸をわかりやすく図示するために周囲と比較してサイズを大きくして図示しているが、実際のサイズは小さいことに留意されたい。なお、正のバイアス電圧を印加する場合には、グラファイト基板11と半導体層13との間に正孔阻止層14が介在する構造となるが、その構造においてもグラファイト基板11の表面の凹凸が正孔阻止層14に転写され、グラファイト基板11の表面の凹凸を1μm~8μmの範囲とすると、正孔阻止層14の表面の凹凸もほぼ当該範囲となり、グラファイト基板11に半導体層13を直接に接触して形成した構造とほぼ同じ効果を奏する。本実施例1では、グラファイト基板11の表面の凹凸を、フライス加工、研磨加工、ブラスト加工またはエッチング加工のいずれかを用いて表面処理を行うことで、グラファイト基板11の表面の凹凸を1μm~8μmの範囲に加工することが可能である。また、上述の表面処理を行う前に、グラファイト基板11を洗浄する洗浄処理を行うのが好ましい。洗浄によって基板表面の不純物やパーティクル等を取り除くことで、グラファイト基板11の表面の凹凸を1μm~8μmの範囲に加工しやすくなる。次に、図面を参照してこの発明の実施例2を説明する。図7は、実施例2に係る放射線検出器においてグラファイト基板側の構成と読み出し基板側の構成とを貼り合わせたときの縦断面図である。図7では、読み出し基板11側ではコンデンサ23や薄膜トランジスタ24などの読み出しパターンについては図示を省略して、読み出し基板11およびバンプ22aのみ図示する。上述した実施例1と相違して、本実施例2では、画素電極を実施例1のように読み出し基板11側に有さずに、図7に示すようにグラファイト基板11側に画素電極15を有した点である。すなわち、実施例1のようにグラファイト基板11に、電子阻止層12、半導体層13、正孔阻止層14の順に積層形成して、本実施例2ではさらに正孔阻止層14に画素電極15を積層形成する。正孔阻止層14を備えない場合には半導体層13に画素電極15が直接に接触して形成されることになる。上述した実施例1と相違して、本実施例2では、画素電極15については実施例1のようなバンプでなく、例えばITO、Au、Pt等の導電性材料を使用する。その他のグラファイト基板11や電子阻止層12や半導体層13や正孔阻止層14を使用する材質については上述した実施例1と同じものである。上述した実施例1と同様に、放射線検出器の特性上問題がなければ、電子阻止層12、正孔阻止層14のいずれか、もしくは両方を省略してもよい。画素電極15は、この発明における画素電極に相当する。読み出し基板21は、上述した実施例1と同様に、コンデンサ23や薄膜トランジスタ24など図4を参照をパターン形成している。本実施例2ではコンデンサ23の容量電極23a図4を参照の箇所画素領域にバンプ22aを形成して、バンプ22aと画素電極15とを接続することで、グラファイト基板11と読み出し基板21とを貼り合わせる。このように本実施例2では、グラファイト基板11と読み出し基板21との貼り合わせの際に、バンプ22aと画素電極15との位置合わせが必要になるが、画素電極15を形成する材料によっては画素電極15がバリア層として機能する場合がある。次に、上述の放射線検出器の具体的な製造方法について説明する。上述した実施例1と同様に、グラファイト基板11の表面の凹凸を、フライス加工、研磨加工、ブラスト加工またはエッチング加工のいずれかを用いて表面処理を行うことで、グラファイト基板11の表面の凹凸を1μm~8μmの範囲に加工する。好ましくは、表面処理を行う前に、グラファイト基板11を洗浄する洗浄処理を行って、グラファイト基板11表面の不純物やパーティクル等を取り除く。次に、表面の凹凸が1μm~8μmの範囲に規定されたグラファイト基板11に、電子阻止層12、半導体層13、正孔阻止層14の順に積層形成する。電子阻止層12、半導体層13および正孔阻止層14の形成法については、上述した実施例1と同じである。そして、画素電極15が読み出し基板21側に貼り合わされるように、画素電極15とともに半導体層13が積層形成されたグラファイト基板11と読み出し基板21とを貼り合わせる。上述したように、絶縁層26図4を参照で覆われていない箇所で、容量電極23a図4を参照の箇所にバンプ22aを形成して、バンプ22aと画素電極15とを接続することで、グラファイト基板11と読み出し基板21とを貼り合わせる。上述の構成を備えた本実施例2に係る放射線検出器によれば、CdTe、ZnTeまたはCdZnTeで形成された多結晶膜の半導体層13であって、基板として電圧印加電極と支持基板とを兼用したグラファイト基板11を本実施例2では採用し、グラファイト基板11側に画素電極15を有した場合において、グラファイト基板11の表面の凹凸を1μm~8μmの範囲としている。上述した実施例1と同様に、グラファイト基板11の表面の凹凸を1μm~8μmの範囲とすることで、グラファイト基板11上に積層形成される半導体層13の膜質が安定し、グラファイト基板11と半導体層13との密着性を向上させることができる。上述した実施例1と同様に、本実施例2でも、電子阻止層12を半導体層13のグラファイト基板11側に直接に接触して形成し、正孔阻止層14を半導体層13のグラファイト基板11側とは逆側に直接に接触して形成しているので、グラファイト基板11と半導体層13との間に電子阻止層12が介在している。グラファイト基板11と半導体層13との間に電子阻止層12が介在する場合には、グラファイト基板11の表面の凹凸が阻止層本実施例2の場合には電子阻止層12に転写されるので、グラファイト基板11に半導体層13を直接に接触して形成した構造とほぼ同じ効果を奏する。上述した実施例1と同様に、本実施例2でも、グラファイト基板11の表面の凹凸を、フライス加工、研磨加工、ブラスト加工またはエッチング加工のいずれかを用いて表面処理を行うことで、グラファイト基板11の表面の凹凸を1μm~8μmの範囲に加工することが可能である。次に、図面を参照してこの発明の実施例3を説明する。図8は、実施例3に係る放射線検出器において支持基板側の構成と読み出し基板側の構成とを貼り合わせたときの縦断面図である。上述した実施例2の図7と同様に、図8では、読み出し基板11側ではコンデンサ23や薄膜トランジスタ24などの読み出しパターンについては図示を省略して、読み出し基板11およびバンプ22aのみ図示する。上述した実施例1、2と相違して、本実施例3では、基板としてグラファイト基板を採用せずに、図8に示すように基板として電圧印加電極11bとは独立して支持する支持基板11aを採用した点である。一方、上述した実施例2と共通して、本実施例3では、画素電極を実施例1のように読み出し基板11側に有していない。本実施例3の場合には支持基板11a側に画素電極15を有している。すなわち、支持基板11aに、電圧印加電極11b、電子阻止層12、半導体層13、正孔阻止層14、画素電極15の順に積層形成する。支持基板11aは、この発明における支持基板に相当し、電圧印加電極11bは、この発明における電圧印加電極に相当する。上述した実施例1、2と相違して、本実施例3では、支持基板11aについては、放射線の吸収係数が小さな材料を使用し、例えば酸化アルミニウム、窒化アルミニウム、窒化ホウ素、酸化シリコン、窒化シリコンまたは炭化ケイ素のいずれかを使用、あるいはこれらの材料の混合物を焼成して形成されたものを使用する。電圧印加電極11bについては、画素電極15と同様に、例えばITO、Au、Pt等の導電性材料を使用する。その他の電子阻止層12や半導体層13や正孔阻止層14や画素電極15を使用する材質については上述した実施例2と同じものである。上述した実施例1、2と同様に、放射線検出器の特性上問題がなければ、電子阻止層12、正孔阻止層14のいずれか、もしくは両方を省略してもよい。読み出し基板21は、上述した実施例1、2と同様に、コンデンサ23や薄膜トランジスタ24など図4を参照をパターン形成している。本実施例3ではコンデンサ23の容量電極23a図4を参照の箇所画素領域にバンプ22aを形成して、バンプ22aと画素電極15とを接続することで、支持基板11aと読み出し基板21とを貼り合わせる。次に、上述の放射線検出器の具体的な製造方法について説明する。上述した実施例1、2と同様に、本実施例3のような支持基板11aにおいても、支持基板11aの表面の凹凸を、フライス加工、研磨加工、ブラスト加工またはエッチング加工のいずれかを用いて表面処理を行うことで、支持基板11aの表面の凹凸を1μm~8μmの範囲に加工する。好ましくは、表面処理を行う前に、支持基板11aを洗浄する洗浄処理を行って、支持基板11a表面の不純物やパーティクル等を取り除く。次に、表面の凹凸が1μm~8μmの範囲に規定された支持基板11aに、電圧印加電極11b、電子阻止層12、半導体層13、正孔阻止層14の順に積層形成する。本実施例3では支持基板11aにスパッタリング法もしくは蒸着法等によって電圧印加電極11bを積層形成する。電子阻止層12、半導体層13および正孔阻止層14の形成法については、上述した実施例1、2と同じである。そして、画素電極15が読み出し基板21側に貼り合わされるように、画素電極15および半導体層13とともに電圧印加電極11bが積層形成された支持基板11aと読み出し基板21とを貼り合わせる。上述の構成を備えた本実施例3に係る放射線検出器によれば、CdTe、ZnTeまたはCdZnTeで形成された多結晶膜の半導体層13であって、基板として電圧印加電極11bとは独立して支持する支持基板11aを採用し、支持基板11a側に画素電極15を有した場合において、支持基板11aの表面の凹凸を1μm~8μmの範囲としている。支持基板11aの表面の凹凸を1μm~8μmの範囲とすることで、支持基板11a上に積層形成される半導体層13の膜質が安定し、支持基板11aと半導体層13との密着性を向上させることができる。本実施例3のように支持基板11aを採用した場合には、支持基板11aは、酸化アルミニウム、窒化アルミニウム、窒化ホウ素、酸化シリコン、窒化シリコンまたは炭化ケイ素のいずれかで形成され、あるいはこれらの材料の混合物を焼成して形成されていればよい。また、支持基板11aと半導体層13との間には電圧印加電極11bが介在するが、電圧印加電極11bは薄く、図9の模式図に示すように、支持基板11aの表面の凹凸が電圧印加電極11bに転写されるので、支持基板11aの表面の凹凸を1μm~8μmの範囲とすると、電圧印加電極11bの表面の凹凸もほぼ当該範囲となり、支持基板11aに半導体層13を積層形成した構造とほぼ同じ効果を奏する。なお、図6と同様に図9の模式図では、凹凸をわかりやすく図示するために周囲と比較してサイズを大きくして図示しているが、実際のサイズは小さいことに留意されたい。上述した実施例1、2と同様に、本実施例3でも、電子阻止層12を半導体層13の支持基板11a側に直接に接触して形成し、正孔阻止層14を半導体層13の支持基板11a側とは逆側に直接に接触して形成しているので、支持基板11aと半導体層13との間に上述の電圧印加電極11bの他に電子阻止層12が介在している。支持基板11aと半導体層13との間に電子阻止層12が介在する場合には、支持基板11aの表面の凹凸が阻止層本実施例3の場合には電子阻止層12に転写されるので、支持基板11aに半導体層13を直接に接触して形成した構造とほぼ同じ効果を奏する。本実施例3では、支持基板11aの表面の凹凸を、フライス加工、研磨加工、ブラスト加工またはエッチング加工のいずれかを用いて表面処理を行うことで、支持基板11aの表面の凹凸を1μm~8μmの範囲に加工することが可能である。この発明は、上記実施形態に限られることはなく、下記のように変形実施することができる。1上述した各実施例では、放射線としてX線を例に採って説明したが、X線以外の放射線としてγ線、光等に例示されるように特に限定されない。2上述した各実施例の製造方法に限定されない。