半導体基板の主面にMISFETが形成された半導体集積回路装置であって、前記MISFETは、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の側壁および前記ゲート絶縁膜の側壁に形成された第1絶縁膜と、前記半導体基板に形成され、前記MISFETのソース領域またはドレイン領域の一部となる第1半導体領域と、前記半導体基板に形成され、前記MISFETの前記ソース領域または前記ドレイン領域の一部となり、且つ、前記第1半導体領域よりも高い不純物濃度を有する第2半導体領域と、を有し、前記ゲート絶縁膜は、酸化シリコン膜を含む第1ゲート絶縁膜と、窒化シリコン膜よりも比誘電率が大きい高誘電体膜を含む第2ゲート絶縁膜とを有し、前記ゲート絶縁膜のゲート長方向の幅は、前記ゲート電極のゲート長方向の幅よりも大きく構成されることを特徴とする半導体集積回路装置。請求項1記載の半導体集積回路装置において、前記第1絶縁膜は、窒化シリコン膜で構成されていることを特徴とする半導体集積回路装置。請求項1記載の半導体集積回路装置において、前記高誘電体膜は、4A族元素の酸化物を含む膜、または酸化タンタルTa2O5膜のいずれかを含むことを特徴とする半導体集積回路装置。請求項1記載の半導体集積回路装置において、前記高誘電体膜は、酸化チタンTiO2膜、酸化ジルコニウムZrO2膜、酸化ハフニウムHfO2膜または酸化タンタルTa2O5膜のいずれかを含むことを特徴とする半導体集積回路装置。請求項1記載の半導体集積回路装置において、前記第1ゲート絶縁膜の酸化シリコン膜換算膜厚は、3nm未満であることを特徴とする半導体集積回路装置。MISFETの低電圧動作を実現するためには、MISFETの微細化に比例してゲート絶縁膜を薄膜化する必要があり、例えばゲート長が0.2μm以下のMISFETでは、酸化シリコン膜換算で3nm程度の薄い膜厚のゲート絶縁膜が要求される。しかし、酸化シリコン膜を使ったゲート絶縁膜の膜厚が3nmよりも薄くなると、ゲート絶縁膜を貫通して流れる直接トンネル電流が増加し、低消費電力化の観点から無視できない程度のゲートリーク電流が発生する。その対策としては、比誘電率が酸化シリコンよりも大きい酸化チタンTiO2や酸化タンタルTa2O5膜などの高誘電体膜を使用することによって、ゲート絶縁膜の物理的な膜厚を大きくする選択肢が考えられる。そこで、前述した2種ゲートプロセスでは、ゲート絶縁膜の一部を高誘電体膜で形成し、他の一部を酸化シリコン膜で形成するプロセスの採用が不可欠となる。また、ゲート絶縁膜を酸化シリコン膜で形成した従来のゲート加工プロセスでは、フォトレジスト膜をマスクにしたドライエッチングでゲート電極を形成した際、ゲート電極の側壁端部のゲート酸化膜が等方的にエッチングされてアンダーカットが生じることに起因するゲート電極の耐圧低下を改善するために、ゲート電極を形成した直後に半導体基板を熱酸化する処理、いわゆるライト酸化処理が行なわれている例えば特開平7-94716号公報など。しかし、ゲート絶縁膜を高誘電体膜で形成した場合は、ゲート電極の形成後にライト酸化処理を行うと、高誘電体膜と半導体基板との界面が酸化されて酸化シリコン膜が形成されてしまうため、ゲート絶縁膜の誘電率が低下してしまうという問題が生じる。従って、この場合は、ライト酸化処理によってゲート電極側壁端部のプロファイルを改善することができなくなる。本発明の目的は、ゲート絶縁膜の一部を高誘電体膜で構成した2種ゲートプロセスを提供することにある。本発明の他の目的は、ゲート絶縁膜を高誘電体で構成したMISFETの信頼性を確保することのできる技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。本発明の好ましい一態様である半導体集積回路装置は、半導体基板の主面にMISFETが形成された半導体集積回路装置であって、前記MISFETは、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の側壁および前記ゲート絶縁膜の側壁に形成された第1絶縁膜と、前記半導体基板に形成され、前記MISFETのソース領域またはドレイン領域の一部となる第1半導体領域と、前記半導体基板に形成され、前記MISFETの前記ソース領域または前記ドレイン領域の一部となり、且つ、前記第1半導体領域よりも高い不純物濃度を有する第2半導体領域とを有し、前記ゲート絶縁膜は、酸化シリコン膜を含む第1ゲート絶縁膜と、窒化シリコン膜よりも比誘電率が大きい高誘電体膜を含む第2ゲート絶縁膜とを有し、前記ゲート絶縁膜のゲート長方向の幅は、前記ゲート電極のゲート長方向の幅よりも大きく構成されるものである。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。MISFETのゲート電極形成後にライト酸化処理を行わなくとも、ゲート電極の耐圧低下や、ゲート絶縁膜のリーク電流の増加を抑制することが可能となる。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。実施の形態1本実施形態のCMOS-LSIは、回路の消費電力を低減する観点から、内部回路を構成するMISFETを低電圧で動作させる。このため、内部回路を構成するMISFETのゲート絶縁膜を、酸化シリコン膜換算膜厚が3nm未満の薄い絶縁膜で構成する。一方、外部の高電圧が印加される入出力I/O回路のMISFETは、ゲート耐圧を確保する必要があるので、酸化シリコン膜換算膜厚が3nm以上の厚い絶縁膜でゲート絶縁膜を形成する。この場合、内部回路を構成するMISFETのゲート絶縁膜を酸化シリコン膜で形成すると、薄いゲート絶縁膜を貫通して流れる直接トンネル電流が増加し、低消費電力化の観点から無視できない程度のゲートリーク電流が発生してしまう。従って、本実施形態では、内部回路を構成するMISFETのゲート絶縁膜を、酸化シリコン膜換算膜厚が3nm未満であっても物理的な膜厚が3nmより厚い高誘電率膜、具体的には窒化シリコン膜比誘電率=7~8よりも大きい比誘電率を持った絶縁膜で形成する。一方、I/O回路を構成するMISFETは、高電圧動作時の信頼性を確保するために、ゲート絶縁膜を酸化シリコン膜で形成する。本実施形態のCMOS-LSIの製造方法を図1~図19を用いて工程順に説明する。なお、図1~図19において、半導体基板の左側の領域は、内部回路領域を示し、右側の領域は、I/O回路領域を示している。まず、図1に示すように、例えば1~10Ωcm程度の比抵抗を有するp型の単結晶シリコンからなる半導体基板以下、基板という1に素子分離溝2を形成する。素子分離溝2を形成するには、素子分離領域の基板1をエッチングして溝を形成した後、溝の内部を含む基板1上にCVD法で酸化シリコン膜3を堆積し、続いて溝の外部の酸化シリコン膜3を化学機械的に研磨することによって除去する。次に、基板1の一部にホウ素をイオン注入してp型ウエル4を形成し、他の一部にリンをイオン注入してn型ウエル5を形成する。次に、基板1の表面をフッ酸で洗浄して自然酸化膜を除去した後、図2に示すように、基板1上に窒化シリコン膜よりも比誘電率が大きい高誘電体膜、例えば酸化チタンTiO2膜6を堆積する。酸化チタン膜6は、酸化シリコン膜換算膜厚が3nm未満となるような膜厚で堆積する。窒化シリコン膜よりも比誘電率が大きい高誘電体膜としては、上記酸化チタン膜6の他、酸化ジルコニウムZrO2膜、酸化ハフニウムHfO2膜といった4A族元素の酸化物や、酸化タンタルTa2O5膜などを用いることができる。なお、これらの金属酸化物膜は、成膜時に基板1に及ぼすダメージを低減する観点から、有機金属ソースガスを用いたCVD法によって堆積することが望ましい。次に、図3に示すように、酸化チタン膜6の上部にCVD法で窒化シリコン膜7を堆積する。この窒化シリコン膜7は、次の工程でI/O回路領域の基板1の表面を熱酸化する時に内部回路領域の基板1が酸化されるのを防ぐ酸化防止膜として機能する。次に、図4に示すように、内部回路領域の窒化シリコン膜7をフォトレジスト膜40で覆い、このフォトレジスト膜40をマスクにしたドライエッチングでI/O回路領域の窒化シリコン膜7および酸化チタン膜6を除去し、I/O回路領域の基板1p型ウエル4、n型ウエル5の表面を露出させる。内部回路領域の基板1の表面に残った酸化チタン膜6は、内部回路を構成するMISFETのゲート絶縁膜として使用される。次に、フォトレジスト膜40をアッシングによって除去し、続いて基板1の表面をフッ酸で洗浄した後、図5に示すように、基板1を熱酸化することによってI/O回路領域の基板1p型ウエル4、n型ウエル5の表面に酸化シリコン膜8を形成する。酸化シリコン膜8は、I/O回路を構成するMISFETのゲート絶縁膜として使用される。また、酸化シリコン膜8は、I/O回路を構成するMISFETの信頼性を確保するために、3nm以上の厚い膜厚で形成する。一方、表面が窒化シリコン膜7で覆われた内部回路領域の基板1は、上記熱酸化工程で酸化されることはないので、内部回路領域に形成されるゲート絶縁膜の酸化シリコン膜換算膜厚が3nmを超えてしまうことはない。次に、図6に示すように、内部回路領域の酸化チタン膜6を覆う窒化シリコン膜7を熱リン酸によって除去する。ここまでの工程により、内部回路領域の基板1p型ウエル4、n型ウエル5の表面に酸化チタン膜6からなる第1のゲート絶縁膜酸化シリコン膜換算膜厚=3nm未満が形成され、I/O回路領域の基板1p型ウエル4、n型ウエル5の表面に酸化シリコン膜8からなる第2のゲート絶縁膜酸化シリコン膜換算膜厚=3nm以上が形成される。次に、図7に示すように、p型ウエル4の上部にn型多結晶シリコン膜9aを形成し、n型ウエル5の上部にp型多結晶シリコン膜9bを形成する。これらの多結晶シリコン膜9a、9bを形成するには、基板1上にCVD法でノンドープの多結晶シリコン膜を形成し、続いてフォトレジスト膜をマスクにしたイオン注入法によって、p型ウエル4の上部の多結晶シリコン膜にリンをドープし、n型ウエル5の上部の多結晶シリコン膜にホウ素をドープする。次に、図8に示すように、フォトレジスト膜41をマスクにしてn型多結晶シリコン膜9aおよびp型多結晶シリコン膜9bをドライエッチングすることにより、p型ウエル4の上部にn型多結晶シリコン膜9aからなるゲート電極9Aを形成し、n型ウエル5の上部にp型多結晶シリコン膜9bからなるゲート電極9Bを形成する。上記した多結晶シリコン膜9a、9bのドライエッチングを行うと、ゲート電極9A、9Bの下部以外の領域に形成されたゲート絶縁膜酸化チタン膜6、酸化シリコン膜8も部分的または全面的にエッチングされ、基板1p型ウエル4、n型ウエル5の表面が露出する。そこで、フォトレジスト膜41をアッシングによって除去し、続いて基板1の表面をフッ酸で洗浄した後、図9に示すように、基板1上にCVD法で窒化シリコン膜10を堆積する。この窒化シリコン膜10は、次の工程で基板1に不純物をイオン注入する際に、基板1の表面が汚染されるのを防ぐために形成する。基板1の汚染を防止する膜としては、上記窒化シリコン膜10の他、酸化シリコン膜あるいは前述した高誘電体膜を使用することもできる。また、ゲート絶縁膜酸化チタン膜6、酸化シリコン膜8の削れが少ない場合は、上記汚染防止膜を省略することもできる。次に、図10に示すように、ゲート電極9Aの両側のp型ウエル4にリンまたはヒ素をイオン注入して、低不純物濃度のn-型半導体領域11を形成し、ゲート電極9Bの両側のn型ウエル5にホウ素をイオン注入して、低不純物濃度のp-型半導体領域12を形成する。n-型半導体領域11は、nチャネル型MISFETをLDD構造にするために形成し、p-型半導体領域12は、pチャネル型MISFETをLDD構造にするために形成する。次に、図11に示すように、ゲート電極9A、9Bの側壁にサイドウォールスペーサ13を形成する。サイドウォールスペーサ13を形成するには、基板1上にCVD法で窒化シリコン膜を堆積し、続いてこの窒化シリコン膜を異方的にエッチングしてゲート電極9A、9Bの側壁に残す。なお、後述するコンタクトホールをゲート電極9A、9Bに対して自己整合セルフアラインで形成しない場合は、サイドウォールスペーサ13を酸化シリコン膜で形成してもよい。次に、図12に示すように、ゲート電極9Aの両側のp型ウエル4にリンまたはヒ素をイオン注入し、ゲート電極9Bの両側のn型ウエル5にホウ素をイオン注入した後、基板1を熱処理してこれらの不純物を拡散させることにより、p型ウエル4に高不純物濃度のn型半導体領域ソース、ドレイン14を形成し、n型ウエル5に高不純物濃度のp型半導体領域ソース、ドレイン15を形成する。ゲート電極9A、9Bのそれぞれの両側は、汚染を防止するための窒化シリコン10および窒化シリコンからなるサイドウォールスペーサ13で覆われているので、上記した不純物を拡散させるための熱処理を行う際、内部回路領域の基板1が酸化されることはない。また、ゲート電極9A、9Bの側壁にサイドウォールスペーサ13を形成するための異方性エッチングを行うと、ソース、ドレインn型半導体領域14、p型半導体領域15の表面を覆っている窒化シリコン膜10も部分的または全面的にエッチングされ、基板1p型ウエル4、n型ウエル5の表面が露出する場合がある。この場合は、ゲート電極9A、9Bの側壁にサイドウォールスペーサ13を形成した後、図13に示すように、基板1上にCVD法で窒化シリコン膜16を堆積し、その後、上記したソース、ドレインn型半導体領域14、p型半導体領域15を形成するためのイオン注入を行うことにより、イオン注入工程で基板1の表面が汚染されるのを防ぐことができる。次に、図14に示すように、基板1の上面とゲート電極9A、9Bの上面を覆っている窒化シリコン膜10を熱リン酸で除去し、基板1n型半導体領域14、p型半導体領域15の表面とゲート電極9A、9Bの表面とを露出させた後、図15に示すように、基板1上にスパッタリング法でコバルトCo膜17aを堆積する。あるいは、コバルト膜17aに代えてTiチタン膜を堆積してもよい。続いて、基板1を熱処理することによって、コバルト膜17aとシリコン基板1およびゲート電極9A、9Bとを反応させた後、未反応のコバルト膜17aをウェットエッチングで除去する。これにより、図16に示すように、n型半導体領域ソース、ドレイン14、p型半導体領域ソース、ドレイン15およびゲート電極9A、9Bのそれぞれの表面にコバルトシリサイド層17を形成する。ゲート電極9A、9Bの表面にコバルトシリサイド層17を形成することにより、ゲート電極9A、9Bは、多結晶シリコン膜9aまたは9bとコバルトシリサイド層17の積層膜ポリサイド膜となる。ここまでの工程により、内部回路を構成するnチャネル型MISFETQn1およびpチャネル型MISFETQp1と、I/O回路を構成するnチャネル型MISFETQn2およびpチャネル型MISFETQp2がそれぞれ完成する。次に、図17に示すように、基板1上にCVD法で窒化シリコン膜18を堆積した後、窒化シリコン膜18の上部にCVD法で酸化シリコン膜19を堆積する。酸化シリコン膜19は、例えばテトラエトキシシランと酸素をソースガスに用いたプラズマCVD法成膜温度=約400°Cで堆積する。酸化シリコン膜19の下層の窒化シリコン膜18は、酸素を含んだソースガスを用いて酸化シリコン膜19を堆積する際の熱によって、内部回路領域のゲート絶縁膜酸化チタン膜6が酸化されるのを防ぐバリア層として機能する。また、この窒化シリコン膜18は、次のコンタクトホール形成工程で、素子分離溝2内の酸化シリコン膜3が深くエッチングされるのを防ぐエッチングストッパ膜としても機能する。次に、図18に示すように、酸化シリコン膜19の上部に形成したフォトレジスト膜42をマスクにして酸化シリコン膜19とその下層の窒化シリコン膜18とをドライエッチングすることにより、n型半導体領域ソース、ドレイン14の上部およびp型半導体領域ソース、ドレイン15の上部にそれぞれコンタクトホール20を形成する。酸化シリコン膜19のドライエッチングは、その下層の窒化シリコン膜18およびサイドウォールスペーサ13に対するエッチング選択比が大きくなる条件で行い、窒化シリコン膜18のエッチングは、素子分離溝2内の酸化シリコン膜3に対するエッチング選択比が大きくなる条件で行う。これにより、コンタクトホール20がゲート電極9A9Bおよび酸化シリコン膜3に対してそれぞれ自己整合セルフアラインで形成されるので、コンタクトホール20とゲート電極9A9Bとの合わせずれや、コンタクトホール20と素子分離溝2との合わせずれが生じた場合でも、ゲート電極9A9Bおよび酸化シリコン膜3の削れを防ぐことができる。次に、フォトレジスト膜42をアッシングによって除去した後、図19に示すように、コンタクトホール20の内部を含む酸化シリコン膜19上にCVD法またはスパッタリング法でタングステンW膜を堆積し、続いてフォトレジスト膜をマスクにしてこのタングステン膜をドライエッチングすることにより、酸化シリコン膜19の上部にタングステン配線21~27を形成する。その後、タングステン配線21~27の上部に層間絶縁膜を介して複数層の配線を形成するが、それらの図示は省略する。このように、本実施形態によれば、内部回路を構成するMISFETのゲート絶縁膜を高誘電体膜で形成することにより、トンネル電流の抑制とMISFETの駆動能力の確保を両立することができる。また、I/O回路を構成するMISFETのゲート絶縁膜を酸化シリコン膜で形成することにより、MISFETの信頼性を確保することができる。実施の形態2まず、図20に示すように、前記実施の形態1と同じ方法で酸化チタン膜6からなるゲート絶縁膜上にゲート電極9A、9Bを形成し、酸化シリコン膜8からなるゲート絶縁膜上にゲート電極9A、9Bを形成する。ここまでの工程は、前記実施の形態1の図1~図8に示す工程と同じである。ゲート電極材料をエッチングしてゲート電極9A、9Bを形成すると、ゲート電極9A、9Bの下部以外の領域のゲート絶縁膜酸化チタン膜6、酸化シリコン膜8もある程度削られると共に、ゲート電極9A、9Bの側壁端部のゲート絶縁膜酸化チタン膜6、酸化シリコン膜8にエッチングの損傷が生じるため、そのままではゲート絶縁膜酸化チタン膜6、酸化シリコン膜8の耐圧が低下したり、ゲート絶縁膜酸化チタン膜6、酸化シリコン膜8のリーク電流が増加したりする場合がある。そこで、このような場合は、ゲート電極9A、9Bを形成した後、図21に示すように、ゲート電極9A、9Bの幅を狭くする細線化することによって、そのゲート長を下層のゲート絶縁膜酸化チタン膜6、酸化シリコン膜8の幅よりも狭くする。ゲート電極9A、9Bを細線化するには、例えば硝酸HNO3とフッ化水素HFの混合水溶液を用いて基板1の表面をウェットエッチングすればよい。これにより、ゲート絶縁膜酸化チタン膜6、酸化シリコン膜8のうち、上記のエッチングで損傷を受けた部分細線化前のゲート電極9A、9Bの側壁端部は、ゲート電極9A、9Bよりも外側にはみ出し、実質的にゲート絶縁膜として機能しなくなる。すなわち、ゲート電極9A、9Bを形成する際のエッチングで損傷を受けなかった部分のみが実質的にゲート絶縁膜として機能するので、従来のゲート加工プロセスで行われていたライト酸化処理を行わなくとも、ゲート電極9A、9Bの耐圧低下や、ゲート絶縁膜酸化チタン膜6、酸化シリコン膜8のリーク電流の増加を抑制することが可能となる。また、ライト酸化処理を行わないので、酸化チタン膜6からなるゲート絶縁膜と基板1との界面に酸化シリコン膜が生成し、誘電率が低下してしまうという不具合も生じない。次に、図22に示すように、基板1上にCVD法で窒化シリコン膜10を堆積した後、ゲート電極9Aの両側のp型ウエル4にリンまたはヒ素をイオン注入して、低不純物濃度のn-型半導体領域11を形成し、ゲート電極9Bの両側のn型ウエル5にホウ素をイオン注入して、低不純物濃度のp-型半導体領域12を形成する。その後の工程は、前記実施の形態1と同じである。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。前記実施の形態では、内部回路を構成するMISFETのゲート絶縁膜を高誘電率膜で形成し、I/O回路を構成するMISFETのゲート絶縁膜を酸化シリコン膜で形成する場合について説明したが、本発明は、これに限定されるものではなく、一部のMISFETのゲート絶縁膜を高誘電率膜で形成する2種ゲートプロセスに広く適用することができる。