半導体材料で構成される基板の内部にデバイス構造体を製造する方法であって、前記基板の前記半導体材料内に第1導電型の第1ドープ領域を形成するステップと、前記半導体材料内の前記第1導電型の第2ドープ領域であって、前記第1導電型とは逆の第2導電型を有する第3ドープ領域によって前記第1ドープ領域から横方向に分離される、前記第2ドープ領域を形成するステップと、前記基板の上表面の上にある、前記第3ドープ領域と垂直方向に重なる関係を有するゲート構造部を形成するステップと、前記基板の前記半導体材料によって取り囲まれた第1の複数のボイドを形成して第1結晶損傷層を画定するステップとを含み、前記第1結晶損傷層は、前記第1ドープ領域の少なくとも一部分により前記上表面から分離され、前記第3ドープ領域内に横方向に有意な距離は延びない、方法。前記第1の複数のボイドを形成するステップは、不活性気体の第1の複数のイオンを、第1運動エネルギーにおいて第1ドーズ量で前記基板内に注入するステップと、前記基板をアニールして前記第1の複数のイオンにより前記半導体材料内に生成された点欠陥を前記第1の複数のボイド内に凝集させるステップとをさらに含む、請求項1に記載の方法。前記注入された第1の複数のイオンからの前記不活性気体の原子は、前記点欠陥と共に前記第1の複数のボイド内に凝集され、その結果前記第1の複数のボイドの少なくとも一部は前記不活性気体の1つ又は複数の原子を含む、請求項2に記載の方法。前記ゲート構造部は前記基板の前記上表面の上に形成され、前記ゲート構造部及び前記上表面の上にレジスト層を塗布するステップと、前記レジスト層をパターン付けして前記第1ドープ領域の上にある前記上表面の第1領域を露出させるステップと、前記不活性気体の前記第1の複数のイオンの注入の間、前記ゲート構造部および前記レジスト層を、前記第3ドープ領域を覆う注入マスクとして用いて、前記第1結晶損傷層の終端部を前記ゲート構造部の第1側壁と垂直方向において概ね位置合せするステップとをさらに含む、請求項2に記載の方法。前記注入マスクを用いて、前記不活性気体の第2の複数のイオンを、第1運動エネルギーとは異なる第2運動エネルギーにおいて第2ドーズ量で前記基板内に注入して第2の複数のボイドを形成し第2結晶損傷層を画定するステップをさらに含み、前記第2結晶損傷層は、前記ゲート構造部の前記第1側壁と垂直方向において概ね位置合せされた端部を有し、前記第1ドープ領域の少なくとも一部分によって前記基板の前記上表面から分離される、請求項4に記載の方法。前記レジスト層は、前記第2ドープ領域の上にある前記上表面の第2領域を露出させるようにパターン付けされ、前記不活性気体の前記第1の複数のイオンの一部が前記上表面の前記第2領域を通して前記第2ドープ領域に浸透することを可能にして、第2の複数のボイドを形成し第2結晶損傷層を画定するステップをさらに含み、前記第2結晶損傷層は、前記ゲート構造部の第2側壁に概ね位置合せされた終端部を有し、前記第3ドープ領域によって前記第1結晶損傷層から横方向に分離される、請求項4に記載の方法。前記第1導電型の前記第1ドープ領域を形成するステップは、前記注入マスクを用いて、不純物種の複数のイオンを前記基板の前記半導体材料の内部に注入し、前記基板の前記半導体材料をドープして前記第1ドープ領域にするステップをさらに含む、請求項4に記載の方法。前記第1ドープ領域と前記第3ドープ領域は界面に沿って交わり、前記第1結晶損傷層は前記界面に概ね位置合せされた終端部を有する、請求項1に記載の方法。半導体材料で構成される基板の内部に第1導電型の第1ドープ領域および第2ドープ領域と前記第1導電型とは逆の第2導電型の第3ドープ領域とを備えるデバイス構造体を製造する方法であって、前記基板の上表面の上にある、前記第3ドープ領域と垂直方向に重なる関係を有するゲート構造部を形成するステップと、前記ゲート構造部及び前記上表面の上にレジスト層を塗布し、該レジスト層をパターン付けして前記第1ドープ領域の上にある前記上表面の第1領域と前記第2ドープ領域の上にある前記上表面の第2領域を露出させ、前記第3ドープ領域を覆う注入マスクを形成するステップと、前記注入マスクを用いて、不純物種の複数のイオンを前記基板の前記半導体材料の内部に注入し、前記基板の前記半導体材料をドープして、前記第1ドープ領域と、前記第3ドープ領域によって前記第1ドープ領域から横方向に分離される、前記第2ドープ領域とを形成するステップであって、前記第1ドープ領域および前記第2ドープ領域は、前記第3ドープ領域において実質的に垂直な界面と水平縁部とを備える湾曲した境界を形成するステップと、前記注入マスクを用いて、不活性気体の第1の複数のイオンを、第1運動エネルギーにおいて第1ドーズ量で前記基板内に注入して前記基板の前記半導体材料によって取り囲まれた第1の複数のボイドを形成し、前記第1ドープ領域および前記第2ドープ領域の内部で前記上表面と前記界面の水平縁部との間の深さに第1結晶損傷層を画定するステップと、前記不活性気体の第2の複数のイオンを、第1運動エネルギーとは異なる第2運動エネルギーにおいて第2ドーズ量で前記基板内に注入して前記基板の前記半導体材料によって取り囲まれた第2の複数のボイドを形成し、前記界面の水平縁部よりも深い位置に第2結晶損傷層を画定するステップと、を含み、前記第1結晶損傷層は、前記第1ドープ領域の少なくとも一部分により前記上表面から分離され、前記第1および第2結晶損傷層は、前記第3ドープ領域内に横方向に有意な距離は延びず、前記第2導電型はp型の導電性であり、従って前記第3ドープ領域内の前記半導体材料はp型導電性を有し、前記第1結晶損傷層は圧縮性応力を前記第3ドープ領域に効果的に伝達する、方法。前記複数のボイドの形成は、前記基板をアニールして前記不活性気体の複数のイオンにより前記半導体材料内に生成された点欠陥を前記複数のボイド内に凝集させる、請求項9に記載の方法。注入された前記不活性気体の原子は、前記点欠陥と共に前記複数のボイド内に凝集され、その結果前記複数のボイドの少なくとも一部は前記不活性気体の1つ又は複数の原子を含む、請求項10に記載の方法。前記不活性気体の前記複数のイオンの注入の間、前記ゲート構造部および前記レジスト層を、前記第3ドープ領域を覆う注入マスクとして用いることによって、前記第1結晶損傷層の終端部を前記ゲート構造部の第1側壁と垂直方向において概ね位置合せし、前記第2結晶損傷層の終端部を前記ゲート構造部の第2側壁と垂直方向において概ね位置合せする、請求項10に記載の方法。前記第1および第2結晶損傷層は前記界面に概ね位置合せされた終端部を有する、請求項9に記載の方法。要約すると、従来のデバイス構造体及びその製造方法のこれら及び他の欠陥を、デバイス構造体に付与される歪みの増加とソフトエラー率の抑制を同時に可能にすることによって克服する、バルクCMOSデバイスの改善されたデバイス構造体のための製造方法が必要である。本発明の一実施形態において、デバイス構造体は、基板の半導体材料内に画定された、第1の導電型の第1及び第2のドープ領域を含む。第3のドープ領域が、基板の半導体材料内において、第1及び第2ドープ領域の横方向の間に配置される。第3ドープ領域の半導体材料は、第1導電型とは逆の第2の導電型を有する。基板の上表面に配置されるゲート構造部は第3ドープ領域に対して垂直方向に積み重なる関係を有する。デバイス構造体は、基板の半導体材料内の第1の結晶損傷層をさらに含む。この第1結晶損傷層は、基板の半導体材料で取り囲まれた第1の複数のボイドを有する。第1ドープ領域の少なくとも一部分は、垂直方向で第1結晶損傷層と基板の上表面との間に配置される。第1結晶損傷層は、ゲート構造部の下方で横方向に有意な距離は延びない。第1及び第2ドープ領域は、電界効果トランジスタのソース及びドレインとすることができ、ゲート構造部は電界効果トランジスタのゲート電極及びゲート誘電体とすることができる。本発明の別の実施形態において、半導体材料で構成される基板内にデバイス構造体を製造する方法が提供される。本方法は、基板の半導体材料の内部に第1導電型の第1及び第2ドープ領域を形成するステップを含み、その際、第2ドープ領域は、第1導電型とは逆の第2導電型を有する第3ドープ領域によって、第1ドープ領域から横方向に分離される。ゲート構造部は、基板の上表面に形成され、第3ドープ領域に対して垂直方向に積み重なる関係を有する。本方法は、基板の半導体材料に取り囲まれた第1の複数のボイドを形成して、第1ドープ領域の少なくとも一部分により基板の上表面から分離され且つゲート構造部の下方を横方向に有意な距離は延びない第1結晶損傷層を画定するステップをさらに含む。添付の図面は、本明細書に組み入れられその部分を構成するものであり、本発明の種々の実施形態を示し、本発明の上記の一般的記述及び下記の実施形態の詳細な記述と共に、本発明の実施形態を説明するのに役立つ。図1を参照すると、本発明の一実施形態によれば、浅いトレンチ分離領域10、12を典型とする浅いトレンチ分離領域が基板14の内部に形成される。浅いトレンチ分離領域10、12は、基板14のデバイス領域の周囲を取り囲むように接続する。浅いトレンチ分離領域10、12は協同して、基板14の取り囲まれた領域内に製造される1つ又は複数のデバイスを隣接するデバイスから電気的に絶縁する。浅いトレンチ分離領域10、12に含まれる誘電体材料は二酸化シリコンSiO2から構成することができ、標準的な技術を用いて形成することができる。例えば、トレンチは、標準的なリソグラフィ及び異方性乾式エッチングを用いて基板14の内部に画定し、誘電体材料、例えば熱化学気相堆積CVDにより堆積させた緻密化テトラエチルオルトシリケートTEOSのような酸化物又は高密度プラズマHDP酸化物で充填し、通常の化学機械研磨CMPプロセスにより平坦化することができる。平坦化は、基板14の上表面から余分な誘電体材料を除去する。基板14は、当業者が集積回路の形成に適すると認識する半導体材料を含む任意の適切なバルク基板とすることができる。例えば、基板14は、100結晶格子配向を有する単結晶シリコンのような、単結晶シリコン含有材料で構成されたものとすることができる。基板14を構成する半導体材料は不純物で軽度にドープしてその電気的特性を変えることができる。具体的には、基板14はn型不純物種で軽度にドープして最初にn型にすることができ、或いはp型不純物で軽度にドープして最初にp型にすることができる。浅いトレンチ分離領域10、12により取り囲まれたデバイス領域は井戸ウェル15の中に画定され、その井戸は形成されるデバイス構造体がp型チャネルデバイス構造体であるか又はn型チャネルデバイス構造体であるかに応じてn型井戸又はp型井戸とすることができる。井戸15は、CMOSバルクデバイス構造の分野の当業者には既知の、イオン注入のような技術により形成される。ゲート誘電体層16、ゲート導電体層18、及びハードマスク層20を含む層状スタックが基板14の上表面22に付着される。ゲート誘電体層16は、上表面22に直接接触し、基板14とゲート導電体層18の間に配置される。ゲート導電体層18は、ゲート誘電体層に直接接触し、ハードマスク層20とゲート誘電体層16の間に配置される。ゲート誘電体層16は、それらに限定されないが、SiO2、酸窒化シリコンSiOxNy、窒化シリコンSi3N4、例えば酸化ハフニウムHfO2、酸窒化ハフニウムHfON、又は比較的高い誘電率により特徴付けられる酸化ジリコニウムZrO2のような高k誘電体、若しくはこれら及び他の誘電体材料の層状スタックを含む、任意の適切な誘電体又は絶縁材料で構成することができる。ゲート誘電体層16は、約1nmから約10nmまでの範囲の物理的な層厚を有することができる。ゲート誘電体層16を構成する誘電体材料は、基板14の半導体材料と反応物の熱反応、原子層堆積ALD、CVDプロセス、物理気相堆積PVDプロセス、又はこれら異なる堆積プロセスの組合せによって形成することができる。ゲート導電体層18は、金属、ドープポリシリコン、金属シリサイド、又はこれらの導電性材料の層状スタックのような、ゲート誘電体層16よりも顕著に高い導電率により特徴付けられる材料で構成される。ハードマスク層20は、CVDプロセスのような通常の堆積プロセスにより形成されるSi3N4のような誘電体材料で構成される。ハードマスク層20を形成する誘電体材料は、基板14を構成する材料に対して選択的にエッチングされるように選択される。異なる誘電体材料の比較的薄いパッド層図示せずを基板14とハードマスク層20の間に設けることができる。この随意のパッド層は、基板14の上表面22の湿式又は乾式熱酸化により成長させたSiO2で構成されることが多いが、ハードマスク層20の内部の応力によって誘起される基板14の半導体材料内の転位を防止するバッファ層として機能することができる。ハードマスク層20は、有機材料で構成されるレジスト層24によって覆われる。レジスト層24は、通常の塗布方法により塗布され、通常のフォトリソグラフィ及びエッチングプロセスによってパターン付けされる。フォトリソグラフィプロセスは、レジスト層24を、フォトマスクを用いて画像化放射に露光し、上表面22にわたって分布するゲート構造部の潜像パターンを付与するステップと、露光されたレジスト内の潜像パターンを現像して、ハードマスク層20の部分を覆うレジスト層24の残留領域を画定するステップとを含む。パターン付けされたレジスト層24は、続いてエッチングプロセスによりハードマスク層20、ゲート導電体層18、及びゲート誘電体層16をパターン付けするためのエッチングマスクを画定する。同じ参照符号が図1及びその後の製造段階におけるのと同じ構造部を示す図2を参照すると、次にゲート構造部のパターンが、異方性乾式エッチングプロセス、例えば反応性イオンエッチングRIEプロセス又はプラズマエッチングプロセスを用い、そしてパターン付けされたレジスト層24により画定されたエッチングマスクを用いて、レジスト層24図1からハードマスク層20に転写される。レジスト層24がアッシング灰化又は溶媒剥離により除去された後、ゲート構造部のパターンは次に、別の異方性乾式エッチングプロセス及び物理的エッチングマスクとしてパターン付けされたハードマスク層20を用いて、ハードマスク層20からゲート導電体層18及びゲート誘電体層16図1に転写される。ハードマスク層20によって覆われた関心のある領域内で、ゲート導電体層18及びゲート誘電体層16が無傷で残される。ハードマスク層20がない場所ではゲート導電体層18及びゲート誘電体層16はエッチング除去される。各々のゲート構造部、例えば典型的なゲート構造部30の、結果として得られたゲート電極26及びゲート誘電体28は、浅いトレンチ分離領域10、12により取り囲まれたデバイス領域の境界の内部に位置する。ゲート構造部30は、誘電体材料で構成される側壁スペーサ32、34をさらに含むことができ、これらは通常のスペーサ形成プロセスによりゲート電極26及びゲート誘電体28の側壁25、27の上に形成される。側壁スペーサ32、34は、電気的絶縁材料、例えばCVDにより堆積させる約10ナノメートルから約50ナノメートルまでのSi3N4の共形層を、基板14にわたって堆積させ、次いで共形層を異方性エッチングして電気絶縁材料を水平面から優先的に除去することによって形成することができる。側壁スペーサ32、34内の誘電体材料の導電率は、ゲート電極26の導電体の導電率よりも十分に小さい。スペーサ32、34は、ゲート電極26の側壁25、27の位置を有効に延長する。本発明のある特定の実施形態においては、側壁スペーサ32、34は省略することができる。同じ参照符号が図2及びその後の製造段階におけるのと同じ構造部を示す図3を参照すると、ソース及びドレイン領域、例えば典型的なソース領域36及びドレイン領域38が、基板14の半導体材料をドーピングすることにより、基板14にわたって形成される。チャネル領域37がソース領域36とドレイン領域38の間に配置される。チャネル領域37は、井戸15の一部分であり同じ導電型を有し、ドーピングプロセス中、上層のゲート電極26、ゲート誘電体28、及びハードマスク層20により、並びに上層の注入マスク40によって保護される。注入マスク40はパターン付けされたレジスト層24図1と同じ方法でフォトレジスト層から形成され、基板14の上表面22にわたってソース及びドレイン領域36、38のための表面領域を露出させるようにパターン付けされる。ソース及びドレイン領域36、38は、一方向矢印42により図式的に示されるように基板14の半導体材料内に高エネルギーイオンを注入するイオン注入プロセスを用いて画定することができる。ソース及びドレイン領域36、38の半導体材料の、結果として得られる導電型は、井戸15を構成する半導体材料の導電型とは逆になる。例えば、ソース及びドレイン領域36、38の半導体材料はn型導電を有し、井戸15の半導体材料はp型導電を有することができる。シリコン中の適切なn型ドーパントは、それらに限定されないが砒素及びリンを含む周期表のV族元素である。或いは、ソース及びドレイン領域36、38は、周期表のIII族元素から選択される適切なp型不純物、例えばホウ素でドープすることができ、井戸15の半導体材料はn型導電を有することができる。イオン42のドーズ量は、ソース及びドレイン領域36、38を構成する半導体材料を、デバイス設計に対して選択された適切な不純物濃度でドープするように選択される。イオン42の運動エネルギー、並びにハードマスク層20及び注入マスク40の厚さは、ハードマスク層20及び注入マスク40内のイオン42の深さ方向のプロファイルが、ゲート電極26の上表面44よりも浅くなるように選択される。ソース/ドレイン延長領域及びハロ領域図示せずは、傾斜イオン注入により、ゲート電極26の側壁25、27の下方の基板14の半導体材料内に設けることができる。基板14は、ソース及びドレイン領域36、38内の注入不純物を電気的に活性化し拡散するため、及び、注入によるソース及びドレイン領域36、38内の最初の注入損傷を修復するためにアニールすることができる。ソース及びドレイン領域36、38が結晶損傷層46a、46bの後に形成される場合には、随意にこのアニールを用いて、後述のように点欠陥と不活性気体原子を一体化して結晶損傷層46a、46bを形成することができる。異なる導電型の間の正味のドーピング遷移は、p-n接合部、又はソース領域36と逆ドープ井戸15の界面35に沿って起り、そしてp-n接合部、又はドレイン領域38と逆ドープ井戸15の界面39に沿って起る。ソース領域36は、界面35の横方向縁部に沿ってチャネル領域37と交わる。ドレイン領域38は、界面39の横方向縁部に沿ってチャネル領域37と交わる。ゲート電極26のスペーサ32及びそれぞれの側壁25は、基板14の上表面22に垂直な方向において、ソース領域36とチャネル領域37の間の界面35の横方向縁部に対して実質的に位置合せされる。同様にゲート電極26のスペーサ34及びそれぞれの対向する側壁27は、基板14の上表面22に垂直な方向において、ドレイン領域38とチャネル領域37の間の界面39の横方向縁部に対して実質的に位置合せされる。界面35の水平縁部は、上表面22に関して界面39の水平縁部と凡そ同じ深さにあり、浅いトレンチ分離領域10から界面35の横方向縁部に連結する角まで延びる。界面39の水平縁部は、浅いトレンチ分離領域12から界面39の横方向縁部に連結する角まで延びる。界面35、39の水平縁部は、ソース及びドレイン領域36、38と井戸15の間のそれぞれの交差部分を定める。同じ参照符号が図3及びその後の製造段階におけるのと同じ構造部を示す図4を参照すると、結晶損傷層46a及び46bが、一方向矢印48により図式的に示されるように、基板14内に不活性気体の高エネルギーイオンを注入することによって形成される。高エネルギーイオン48を生成するのに用いられる不活性気体は、基板14の半導体材料内に中性の不純物をもたらすように選択される。ある特定の実施形態において、イオン48の及びそれゆえにボイド50内の不活性気体は、例えばヘリウム又はネオンとすることができる。イオン48の注入ドーズ量は、結晶損傷層46a、46bの形成を促進するように選択される。結晶損傷層46a、46bは上表面22の下方に凡そ同じ深さに配置される。結晶損傷層46aは浅いトレンチ領域10から水平に延びて、界面35の垂直縁部直前の明確な端部47で終る。同様に、結晶損傷層46bは浅いトレンチ領域12から水平に延びて、界面39の垂直縁部直前の明確な端部49で終る。従って、結晶損傷層46a、46bは、ゲート電極26の下方で連続性を有さず、結晶損傷層46aの端部47と結晶損傷層46bの端部49との間に配置されるチャネル領域37により、互いに分離される。典型的な実施形態において、イオン48の運動エネルギーは、結晶損傷層46aの深さがソース領域36とチャネル領域37の間の界面35の水平縁部よりも浅くなるように、そして結晶損傷層46bの深さがドレイン領域38とチャネル領域37の間の界面39の水平縁部より浅くなるように選択される。イオン48の運動エネルギーの選択に関連して、ハードマスク層20及び注入マスク40の合計の厚さは、ハードマスク層20及び注入マスク40内におけるイオン48の深さプロファイルがゲート電極26の上表面44よりも浅くなるように選択される。高エネルギーイオン48は、基板14の上表面22に垂直又は近垂直入射で衝突するように向けられるが、本発明はそれに限定されない。特定の実施形態において、イオン48の軌道は、上表面22の法線に対して意図的に傾ける又は角度を付けることができ、これが横方向に不均一なボイド分布を生ずることができる。ソース及びドレイン領域36、38内において、チャネル領域37の近くに局在する、垂直に分布したボイド50の不均一な割当てを有する領域は、チャネル領域37内へのドーパントの横方向の拡散を遮断するように機能することができる。高エネルギーイオン48は、基板14に浸透するとき、半導体材料の組成物中の原子及び電子との散乱事象によりエネルギーを失う。電子によるエネルギー損失は比較的高エネルギーで基板14内の浅い深さにおいて支配的であり、原子核によるエネルギー損失は比較的低エネルギーで投射された領域の近くにおいて支配的である。電子的相互作用においてイオン48が失うエネルギーは、次にフォノンに転化し、これが半導体材料を加熱するが基板14に恒久的な結晶損傷を殆ど又は全く生じない。核の衝突により失われたエネルギーは基板14の標的原子をその元の格子位置から動かし、これが基板14の格子構造に損傷を与え点欠陥を生じる。点欠陥及び停止イオン48からの不活性気体を含むバンドは、基板14の上表面22に実質的に平行な平面内で水平に延びる。この点欠陥及び停止イオン48からの不活性気体は、それぞれ投射された領域の周りの散在範囲rangestraggleに分布する、類似の深さプロファィルを有し、これが最大イオン濃度及び最大点欠陥ピークの上表面22からの垂直距離として計測される。本質的に全ての注入されたイオン48は投射された領域からの散在範囲の3倍の距離内で停止するが、これは点欠陥の深さプロファィルが不活性気体原子の深さプロファィルと空間的に類似することを意味する。次の高温での熱アニールは、別々の点欠陥及び停止イオン48の不活性気体原子を凝集させて、結晶損傷層46a、46bの幅又は厚さにわたって分布するボイド50を形成する。アニール温度及び時間によりボイド50のサイズ及びサイズ分布を制御することができる。典型的なアニール温度は、約800°Cから約1000°Cまでの範囲である。熱アニールはアルゴンAr又は窒素N2雰囲気のような非反応性環境で実施することができる。理論により拘束されることは望まないが、固溶体中でのボイド50の形成は、オストワルド熟成として知られる、熱力学的に駆動された自発的プロセスによって起ると考えられる。停止イオン48からの不活性気体原子が基板14の半導体材料から凝結precipitateするとき、エネルギー要因により、大きな凝結体が、そのサイズが収縮するより小さな凝結体からの点欠陥及び気体原子を引き寄せて成長する。凝集を促進する高温アニールは、ボイド50から不活性気体を漏れ出させてボイド50が不活性気体で満たされないようにする可能性がある。勿論、結晶損傷層46a、46b内のボイド50の一部は不活性気体で満たされない可能性があり、ボイド50の残りの部分は不活性気体で少なくとも部分的に満たされる可能性がある。イオンのドーズ量、運動エネルギー、及び注入角度、並びに熱処理条件の選択は、結晶損傷層46a、46b内のボイド50の密度及びサイズに対する高度な制御をもたらす。ボイド50のサイズは、典型的には、平均値又は中央値近くの中心及び標準偏差を有する分布である。ボイド50は、約10ナノメートルnmから約50nmまでの範囲に中央値サイズを有する比較的小さなものにすることができる。或いは、形成条件に依存して、ボイド50は500nm又はそれ以上にも大きな中央値サイズを有する比較的大きなものにすることができる。結晶損傷層46a、46bは基板14の結晶構造を崩壊させて実質的に非単結晶又はアモルファスとなる。結晶損傷層46a、46bは基板14内で深さ的に局在化し、これは注入イオン48のバルク濃度に関する深さプロファィルを反映する。ソース及びドレイン領域36、38は、結晶損傷層46a、46bの深さと基板14の上表面22との間では実質的に単結晶半導体材料のままにとどまる。ソース及びドレイン領域36、38のこれらの部分は、注入プロセス中に実質的に変化せず、同様にチャネル領域37及び井戸15のゲート構造部30直下の部分はイオン48の注入中に変化しない。チャネル領域37及び井戸15のゲート構造部30直下の部分はまた、イオン42の注入の間マスクされる図3。結晶損傷層46a、46bはそれぞれ、結晶損傷層46a、46bの横方向の広がりをソース及びドレイン領域36、38に対して概ね垂直に自己整合させる注入マスク40により、横方向に局所化される。同じ注入マスク40が、ソース及びドレイン領域36、38及び結晶損傷層46a、46bの注入に用いられ、これが自己整合をもたらす。結晶損傷層46a、46bは、ゲート電極26及びゲート誘電体28の下にある井戸15の内部には存在せず、これがボイド50による結晶損傷の不連続性を生ずる。ソース及びドレイン領域36、38の形成のため、及び結晶損傷層46a、46bの形成のための注入マスク40が共通であるために、本発明の種々の実施形態は、標準CMOSデバイスプロセスに、最小のプロセス変更により、そして追加のマスキングステップなしに容易に組み込むことができる。本発明の代替の実施形態において、イオン42を注入して基板14の井戸15内にソース及びドレイン領域36、38を形成する前に、イオン48を注入して結晶損傷層46a、46bを形成することができる。理論により限定されることは望まないが、結晶損傷層46a、46bを、ソース及びドレイン領域36、38の内部で上表面22と界面35、39の水平縁部との間の深さに配置することは、基板14内の結晶損傷層46a、46bがソース及びドレイン領域36、38の外部で基板14内のより深い位置にある場合に比べて、ソース及びドレイン領域内の歪みを最適化するのに効果的であり得る。結晶損傷層46a、46bを界面35、39の水平縁部と一致する深さに配置することは、接合部漏れが増加する可能性があるのでデバイス構造体65に対して最適ではない。一実施形態において、結晶損傷層46a、46bは、デバイス構造体65の動作中にゲート電極26に制御電圧が印加されるときに現れる空乏層の外部に配置される。通常ドレイン領域の近くで最大となる空乏層の断面積、及び空乏層の幾何学的形状は、ゲート電極26に印加される制御電圧の大きさによって調節され、これがデバイス構造体65の出力電流を操作する。結晶損傷層46a、46bと空乏層の間のこの深さ関係は、デバイス構造体65の漏れ電流に対する結晶損傷層46a、46bの影響を制限することができる。同じ参照符号が図4におけると同じ構造部を示す図5に示すように、代替の実施形態によれば、イオン48の運動エネルギーは、結晶損傷層46a、46bが、基板14の上表面22に対して、図4におけるよりも深い位置に配置されるように選択することができる。より具体的には、イオンの運動エネルギーの適切な選択により、結晶損傷層46aはソース領域36の界面35の水平縁部よりも深い位置に配置することができる。結晶損傷層46bもまた、ドレイン領域38の界面39の水平縁部よりも深い位置に配置することができる。図示した実施形態において、結晶損傷層46a、46bは井戸15の内部で界面35、39の水平縁部よりも深い位置に配置される。しかし、結晶損傷層46a、46bは、井戸15の半導体材料の介在部分により、依然として相互に分離されるので、結晶損傷層46a、46bは不連続である。理論により限定されることは望まないが、結晶損傷層46a、46bを、基板14内で、ソース及びドレイン領域36、38の界面35、39の水平縁部よりも深い位置に配置することは、イオン化放射によるソフトエラー率SERの抑制を最適化するのに効果的であり得る。具体的には、結晶損傷層46a、46bを構成するボイド50が強力な再結合中心として機能し、これが集合的に動作して、デバイス構造体65を通り抜ける宇宙線のようなイオン化放射の軌跡に沿って形成される電子ホール対から生じる電荷のドレイン領域38による収集を減少させる。同じ参照符号が図4におけると同じ構造部を示す図6に示すように、代替の実施形態によれば、付加的な結晶損傷層52a、52b及び結晶損傷層54a、54bを基板14内の異なる深さに形成することができる。結晶損傷層52a、52b及び結晶損傷層54a、54bのそれぞれの組みは、結晶損傷層46a、46bに類似するが異なる深さに配置される。典型的な別の実施形態において、結晶損傷層52a、54aは結晶損傷層46aよりも深く、ソース領域36の下方に配置され、結晶損傷層52aは結晶損傷層54aよりも浅い位置に配置される。同様に、結晶損傷層52b、54bは結晶損傷層46bよりも深く、ドレイン領域38の下方に配置され、結晶損傷層52bは結晶損傷層54bと結晶損傷層46bの間に配置される。別の代替の実施形態において、結晶損傷層54a、54bをデバイス構造から削除して、ソース及びドレイン領域36、38内に含まれる結晶損傷層46a、46bと、上表面22からソース及びドレイン領域36、38により分離される結晶損傷層52a、52bとだけが存在するようにすることができる。或いは、結晶損傷層の付加的な組み図示せずを、結晶損傷層46a、46b、52a、52b、54a、54bを含むデバイス構造に加えることができる。結晶損傷層52a、52b及び結晶損傷層54a、54b、並びに結晶損傷層46a、46b対する、基板14の上表面22からの異なる深さは、異なるイオン注入プロセスの各々に対する独自のイオン運動エネルギーを選択することによって生ずることができる。結晶損傷層46a、46b、結晶損傷層52a、52b、及び結晶損傷層54a、54bの異なる組みに対するイオンドーズ量及びアニール温度は、密度及びサイズのようなボイド50、53、55の特性を設計するように選択することもできる。典型的な実施形態において、結晶損傷層54a、54b内のボイド55のサイズは、結晶損傷層52a、52b内のボイド53のサイズよりも小さく、このボイド53のサイズは結晶損傷層46a、46b内のボイド50のサイズよりも小さい。結晶損傷層52a、52bは、井戸15の半導体材料の介在部分により連続せず互いに分離される。同様に、結晶損傷層54a、54bは、井戸15の半導体材料の別の介在部分により連続性を欠いて互いに隔てられる。これらの図5、図6の代替の実施形態においても、ソース及びドレイン領域36、38の形成のため、及び結晶損傷層46a、46b、52a、52b、54a、54bの形成のための注入マスク40の共通性は、異なる運動エネルギーにおける多数の連続的自己整合注入を標準的CMOSデバイスプロセスに容易に組み込むことを可能にする。この組み込みは最小のプロセス変更により、そして付加的なマスキングステップなしに可能である。理論により限定されることは望まないが、結晶損傷層46a、46bをソース及びドレイン領域36、38内で比較的浅い位置に配置すること、並びに、結晶損傷層52a、52b、及び結晶損傷層54a、54bを基板14内でソース及びドレイン領域36、38よりも深い位置に配置することは、ソース及びドレイン領域36、38内の歪み及びSER抑制を同時に最適化するのに効果的であり得る。同じ参照符号が図4及びその後の製造段階におけると同じ構造部を示す図7を参照すると、注入マスク40及びハードマスク層20図4は、それぞれ、例えば溶媒及び湿式化学エッチングにより基板14の上表面22から除去される。ゲート電極26、ゲート誘電体28、ソース及びドレイン領域36、38、及びチャネル領域37がデバイス構造体65を構成し、この構造体はさらに結晶損傷層46a、46bを含む。ゲート誘電体28はゲート電極26をチャネル領域37から分離させ、その結果ゲート電極26は基板14と直接電気的に接触しない。チャネル領域37は、ソース及びドレイン領域36、38が形成される際に保護される井戸15の部分を構成するが、一方の側面にソース領域36が横に並び、反対の側面にドレイン領域38が横に並ぶ。典型的な実施形態において、チャネル領域37はソース及びドレイン領域36、38と接する。一実施形態において、デバイス構造体65は、井戸15がp型井戸であり、チャネル領域37がp型井戸内に画定され、ソース及びドレイン領域36、38がn型にドープされた基板14の半導体材料からなる、n型チャネル電界効果トランジスタとすることができる。或いは、デバイス構造体65は、井戸15がn型井戸であり、チャネル領域37がn型井戸内に画定され、ソース及びドレイン領域36、38がp型にドープされた基板14の半導体材料からなる、p型チャネル電界効果トランジスタとすることができる。一実施形態において、p型チャネル電界効果トランジスタのデバイス構造体65、及びn型チャネル電界効果トランジスタのデバイス構造体65を基板14の上に製造して当業者には既知であるようにCMOSペアを形成することができる。結晶損傷層46a内のボイド50により引き起こされるソース領域36の体積膨張、及び結晶損傷層46b内のボイド50により引き起こされるドレイン領域38の体積膨張は、ソース及びドレイン領域36、38内の半導体材料に力を加え、これがチャネル領域に伝達される。圧縮性応力がデバイス構造体65のソース及びドレイン領域36、38からチャネル領域37に伝達される。デバイス構造体65がp型チャネル電界効果トランジスタである場合、圧縮応力は数メガパスカルにもなる可能性があり、チャネル領域37に加えられてホール移動度を向上させるように作用し、従って、デバイスの速度及び性能を向上させるように作用する。ボイド50の特性は、結晶損傷層46a、46bからチャネル領域37に伝達される圧縮性応力の大きさを調整するように設計することができる。自己整合プロセスは、結晶損傷層46a、46bをソース及びドレイン領域36、38の下方にだけ、そしてゲート構造部30の下方の井戸15への実質的な横方向の侵食なしに形成する。その結果、デバイス構造体65のチャネル領域37への結晶損傷の影響は、基板14に埋め込まれた連続的な損傷層を設ける従来の手法に比べると、最小になる。勿論、横方向の散在範囲及び他の物理的現象が、チャネル領域37又はより一般的にはゲート構造部30の直下の井戸15の部分内に結晶損傷層46a、46bを短距離だけ浸透させる。いずれにしても、結晶損傷層46a、46bは、ゲート電極26及びゲート誘電体28によって定められるゲート構造部の下方で横方向に有意な距離を延長することはなく、その結果、結晶損傷層46a、46bはゲート構造部30の下方で如何なる型の連続性も有しない。結晶損傷層46a、46bを構成するボイド50はまた、金属ゲッタリング及び局所的なキャリア寿命制御に効果的な中間バンドギャップトラップを有益に与えることができる。さらに、結晶損傷層46a、46bは、限定的なドービング濃度を有する浅い接合部により特徴付けられるデバイス構造体65に深刻な問題を起す可能性のある、ソース及びドレイン領域36、38からのドーパントの拡散流出を削減又は防止するのに有効であり得る。結晶損傷層46a、46bの存在により軽減されなければ、ドーパントの拡散流出は、実際に浅い接合部を形成する機能に下限を定める。イオン48の斜め注入は、ボイド50に横方向に不均一な分布をもたせることができる。ソース及びドレイン領域36、38の内部の全体的なドーピング濃度を維持することにより、拡散を防ぎドーパント損失を軽減するための結晶損傷層46a、46bが存在するので、浅い接合部のデバイス構造体においてデバイス性能を向上させることができる。導電層56、58は、それぞれ、基板14の上表面22の近くでソース及びドレイン領域36、38の内部に形成される。導電層56、58は、当業者には周知の従来のシリサイド化プロセスにより形成されるシリサイド材料で構成することができる。局所相互接続M1メタライゼーション層のための誘電体層60が基板14の上表面22の上に加えられる。誘電体層60の内部に形成されるコンタクト62、64、66は、ゲート電極26に、並びにソース及びドレイン領域36、38の上の導電層56、58に電気的に結合される。次に、標準的な加工プロセスが続くが、それには層間誘電体層及び導電性ビアの形成、並びに、コンタクト62、64、66及び付加的なデバイス構造体65に対する他の類似のコンタクトと結合された後工程BEOL配線構造部の上部メタライゼーションレベルM2レベル、M3レベルなどに含まれるメタライゼーションの形成が含まれる。本明細書において、垂直、水平などの用語は、例証として、しかし限定的にではなく、基準フレームを確立するために用いられる。本明細書で用いられる用語水平は、実際の3次元空間的配向とは無関係に、半導体基板の通常の平面に平行な平面として定義される。用語垂直は今定義した水平に垂直な方向を指す。の上に、上方に、下方に、側に側壁におけるような、上部に、下部に、の上方に真下に、及び下にのような用語は水平平面に対して定義される。種々の他の基準フレームを用いて、本発明の趣旨及び範囲から逸脱せずに本発明を説明することができることを理解されたい。また本発明の構造部は図面中で必ずしも一定の尺度で示されてはいないことを理解されたい。さらに、用語含む、有している、有する、伴う又はそれらの変形体が詳細な説明又は請求項において用いられる範囲において、それらの用語は用語含んでいるcomprisingと同様に包括的であることが意図されている。層、領域又は基板のような要素が別の要素の上に又は上方にあると記述される場合、その要素は他の要素の直接上に又は上方にあることができ、或いは介在要素があっても良いことを理解されたい。反対に、要素が他の要素の直接上に又は直接上方にあると記述される場合は、介在要素は存在しない。また要素が別の要素に接続される又は結合されると記述される場合、その要素は他の要素に直接接続又は直接結合されることができ、或いは介在要素が存在しても良いことを理解されたい。反対に、要素が別の要素に直接接続される又は直接結合されると記述される場合は、介在要素は存在しない。本明細書において構造体の製造は、製造段階及びステップの特定の順序によって説明された。しかし、順序は説明されたのとは異なっても良いことを理解されたい。例えば、2つ又はそれ以上の製造ステップの順序は、示した順序に関して交換することができる。さらに2つ又はそれ以上の製造ステップは、同時に又は部分的に同時に実施することができる。さらに、種々の製造ステップを削除することができ、他の製造ステップを加えることができる。全てのそのような変形体は本発明の範囲に入ることを理解されたい。また本発明の構造部は、図面中で必ずしも一定の尺度で示されてはいないことを理解されたい。本明細書で用いられる用語は、特定の実施形態を説明するためだけのものであり、本発明を限定することを意図したものではない。本明細書で用いられる単数形1つのa、1つのan、及びそのtheは、そうでないことを文脈が明確に示さない限り、同様に複数形を含むことが意図されている。さらに、用語含むcomprises及び/又は含んでいるcomprisingは本明細書で用いられるとき、記述された構造部、完全体、ステップ、操作、要素、及び/又はコンポーネントの存在を指定するが、1つ又は複数の他の構造部、完全体、ステップ、操作、要素、コンポーネント、及び/又はそれらの群を除外しないことを理解されたい。添付の特許請求の範囲における、対応する構造体、材料、動作、及び全ての手段又はステップ及び機能要素の等価物は、具体的に請求された他の請求要素と組み合せてその機能を実施するための任意の構造体、材料、又は動作を含むことが意図されている。本発明の説明は、例証及び説明のために示されたものであり、網羅的であること又は本発明を開示された形態に限定することを意図したものではない。当業者には、本発明の範囲及び趣旨から逸脱することなしに多くの修正及び改変が明白となるであろう。実施形態は、本発明の原理及びその実際的な用途を最も良く説明するため、及び、当業者が特定の企図された用途に適するように種々の修正を加えた種々の実施形態に関して本発明を理解することを可能にするために選択され記述された。