窒化物半導体層の主面上に互いに離間して配置された第1及び第2の主電極、及び前記第1の主電極と前記第2の主電極間で前記主面上に配置された制御電極を有するスイッチング素子と、前記スイッチング素子の前記第1の主電極にアノード端子が接続された第1の整流素子、前記第1の整流素子のカソード端子に第1の主電極が接続され、前記スイッチング素子の前記制御電極に第2の主電極が接続された第1の駆動素子、前記スイッチング素子の前記制御電極に第1の主電極が接続され、前記スイッチング素子の前記第2の主電極に第2の主電極が接続された第2の駆動素子、及び、前記第1の駆動素子の制御電極と前記第2の駆動素子の制御電極にそれぞれ入力される制御信号を受信する入力端子を有する駆動回路とを備えることを特徴とするスイッチング回路。前記第1の整流素子の前記アノード端子にカソード端子が接続され、前記第1の整流素子の前記カソード端子にアノード端子が接続された第2の整流素子を更に備えることを特徴とする請求項1に記載のスイッチング回路。前記第1の駆動素子の前記第2の主電極にアノード端子が接続され、前記スイッチング素子の前記制御電極にカソード端子が接続された保護用整流素子を更に備えることを特徴とする請求項1又は2に記載のスイッチング回路。前記第2の駆動素子の制御電極に入力する信号と逆相の信号を、前記第1の駆動素子の制御電極に出力するインバータ回路を更に備えることを特徴とする請求項1乃至3のいずれか1項に記載のスイッチング回路。前記スイッチング素子と前記駆動回路が同一半導体チップ上に形成されていることを特徴とする請求項1乃至4のいずれか1項に記載のスイッチング回路。窒化物FETの優れた動作特性を引き出すためには、窒化物FETを駆動する駆動回路ドライバの構成について十分な検討が必要である。例えば、ショットキーゲート型窒化物FETでは、オン状態で流れるゲート電流により消費電力が増大するという問題がある。また、MISゲート型窒化物FETでは、ゲート容量が大きいため、高速動作させるために大きなゲート電流が必要である。このため、これらの問題を解決できる駆動回路が望まれている。本発明は、ゲート電流を抑制し且つ高速動作が可能なスイッチング回路を提供することを目的とする。本発明の一態様によれば、イ窒化物半導体層の主面上に互いに離間して配置された第1及び第2の主電極、及び第1の主電極と第2の主電極間で主面上に配置された制御電極を有するスイッチング素子と、ロスイッチング素子の第1の主電極にアノード端子が接続された第1の整流素子、第1の整流素子のカソード端子に第1の主電極が接続され、スイッチング素子の制御電極に第2の主電極が接続された第1の駆動素子、スイッチング素子の制御電極に第1の主電極が接続され、スイッチング素子の第2の主電極に第2の主電極が接続された第2の駆動素子、及び、第1の駆動素子の制御電極と第2の駆動素子の制御電極にそれぞれ入力される制御信号を受信する入力端子を有する駆動回路とを備えるスイッチング回路が提供される。本発明によれば、ゲート電流を抑制し且つ高速動作が可能なスイッチング回路を提供できる。次に、図面を参照して、本発明の第1乃至第6の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであることに留意すべきである。又、以下に示す第1乃至第6の実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施形態は、構成部品の構造、配置等を下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。第1の実施形態本発明の第1の実施形態に係るスイッチング回路1は、スイッチング素子TSWと、スイッチング素子TSWを駆動する駆動回路10とを備える。スイッチング素子TSWは、窒化物半導体層の主面上に互いに離間して配置されたドレイン電極DSWとソース電極SSW、及び、ドレイン電極DSWとソース電極SSW間で窒化物半導体層の主面上に配置されたゲート電極GSWを有する。スイッチング素子TSWのドレイン電極DSWとソース電極SSWは、ドレイン端子Dとソース端子Sにそれぞれ接続されている。スイッチング素子TSWは、例えばGaN層とAlGaN層の積層構造を有する窒化物半導体層を備えた窒化物FETである。図2に、スイッチング素子TSWの構成例を示す。図2は、基板21上に配置された窒化物半導体層22の平坦な主面上に、ドレイン電極DSW、ソース電極SSW及びゲート電極GSWが配置された例である。窒化物半導体層22の主面は、リセスが形成された凹凸形状であってもよい。駆動回路10は、第1の整流素子D1、第1の駆動素子TD1及び第2の駆動素子TD2を有する。図1に示すように、第1の整流素子D1のアノード端子にスイッチング素子TSWのドレイン電極DSWが接続され、カソード端子に第1の駆動素子TD1のドレイン電極DD1が接続されている。また、第1の駆動素子TD1のソース電極SDにスイッチング素子TSWのゲート電極GSWが接続されている。更に、第2の駆動素子TD2のドレイン電極DD2にスイッチング素子TSWのゲート電極GSWが接続され、ソース電極SD2にスイッチング素子TSWのソース電極SSWが接続されている。第1の駆動素子TD1のゲート電極GD1は入力端子IN_Hに接続され、第2の駆動素子TD2のゲート電極GD2は入力端子IN_Lに接続されている。入力端子IN_H、IN_Lには、スイッチング素子TSWのオンオフを制御するための制御信号が受信される。更に、入力端子IN_Hとスイッチング素子TSWのゲート電極GSW間にゲート抵抗R1が接続されている。スイッチング回路1では、第1の駆動素子TD1のオンオフを制御する制御信号が入力端子IN_Hを介して第1の駆動素子TD1のゲート電極GD1に入力され、第2の駆動素子TD2のオンオフを制御する制御信号が入力端子IN_Lを介して第2の駆動素子TD2のゲート電極GD2に入力される。駆動回路10に入力される制御信号によって第1の駆動素子TD1と第2の駆動素子TD2の導通状態を設定することにより、スイッチング素子TSWのオンオフが制御される。また、第1の整流素子D1によって、第1の駆動素子TD1のゲート電極GD1からドレイン端子Dに流れる電流が防止される。同様に、第1の整流素子D1によって、第1の駆動素子TD1のソース電極SD1からドレイン端子Dに流れる電流が防止される。なお、第1の駆動素子TD1及び第2の駆動素子TD2も、スイッチング素子TSWと同様に、窒化物FETであることが好ましい。高速動作が可能な窒化物FETを第1の駆動素子TD1及び第2の駆動素子TD2に採用することにより、スイッチング回路1全体が高速動作する。例えば、スイッチング素子TSWと駆動回路10を同一半導体チップ上に形成することが有効である。第1の整流素子D1も、窒化物半導体層を用いたダイオードとして、半導体チップ上に形成可能である。例えば、ニッケルNi膜を用いてショットキーバリアダイオードを形成したり、図2に示したFET構造でゲートソース間を短絡することでダイオードを形成したりできる。第1の駆動素子TD1及び第2の駆動素子TD2は、スイッチング素子TSWの動作を制御することができるだけの駆動能力があればよい。したがって、第1の駆動素子TD1及び第2の駆動素子TD2のサイズは、スイッチング素子TSWよりも小さくてよい。図3のタイミングチャートを参照して、スイッチング回路1の動作を以下に説明する。図3において、入力電圧VIN_Hは入力端子IN_Hに入力される信号の電圧レベルであり、入力電圧VIN_Lは入力端子IN_Lに入力される信号の電圧レベルである。また、ドレイン電圧VDはドレイン端子Dの電圧であり、ドレイン電流IDはドレイン端子Dを流れる電流である。ゲート電流IGTSWはスイッチング素子TSWのゲート電流である。整流電流ID1、ゲート抵抗電流IR1は、それぞれ、第1の整流素子D1を流れる電流、ゲート抵抗R1を流れる電流である。時刻t1において、入力端子IN_HにハイHigh信号、入力端子IN_LにローLow信号が入力されると、第1の駆動素子TD1がオンし、第2の駆動素子TD2はオフする。これにより、スイッチング素子TSWをオンさせるのに十分な大きさであるゲート電流値IGSWのゲート電流IGTSWが、第1の整流素子D1及び第1の駆動素子TD1を介してスイッチング素子TSWのゲート電極GSWに流れる。このため、スイッチング素子TSWがオンする。このとき、ゲート抵抗電流IR1もスイッチング素子TSWのゲート電極GSWに流れる。スイッチング素子TSWがオンした後、ドレイン電圧VDは徐々に低下し、その結果、時刻t2において第1の駆動素子TD1がオフする。このため、第1の整流素子D1に電流は流れなくなる。これにより、ゲート電流IGTSWは急激に減少し、スイッチング素子TSWのオン状態を維持するのには十分なゲート電流値IGONのゲート電流IGTSWのみが、ゲート抵抗R1を介してスイッチング素子TSWのゲート電極GSWに流れる。時刻t3において、入力端子IN_HにLow信号、入力端子IN_LにHigh信号が入力されると、第1の駆動素子TD1はオフ状態のまま、第2の駆動素子TD2がオンする。このため、スイッチング素子TSWがオフする。上記の説明のように、図1に示したスイッチング回路1では、スイッチング素子TSWをオンさせるためにゲートチャージが必要なスイッチング動作開始時だけに、第1の駆動素子TD1からスイッチング素子TSWのゲート電極GSWに大きな電流を流すことができる。そして、第1の駆動素子TD1が非導通状態になってからは、スイッチング素子TSWのオン状態を維持するために必要な最小限のゲート電流が、ゲート抵抗R1を介してスイッチング素子TSWのゲート電極GSWに供給される。したがって、スイッチング回路1によれば、高速動作を実現し、且つ消費電力の増大を抑制でき、効率よくスイッチング素子TSWを駆動できる。ゲート抵抗R1の抵抗値は、ゲート電流IGTSWがスイッチング素子TSWのオン状態を維持するために必要な電流値になるように、スイッチング素子TSWのサイズや入力端子IN_Hに入力されるHigh信号の電圧レベルなどを考慮して、設定される。スイッチング素子TSWがショットキーゲート型窒化物FETである場合、スイッチング素子TSWはゲート電極にゲート電流が流れる接合型電界効果トランジスタJFETに近いデバイス構造である。このため、スイッチング素子TSWを高速動作させるためには、ゲート電極GSWに高電圧を印加する必要がある。このため、高速動作のためにはゲート電流が増大してしまう。一方、供給するゲート電流を抑制すると、スイッチング動作が遅くなる。したがって、スイッチング素子TSWのスイッチング動作時にのみ大電流を供給し、スイッチング素子TSWがオン状態である間はオン状態を維持する必要最小限の駆動電流を供給するスイッチング回路1は、理想的なスイッチング回路である。また、窒化物FETは、バイポーラトランジスタ、MOSFET、絶縁ゲートバイポーラトランジスタIGBTなどのシリコンSiプロセスによるデバイスと比較して、高速動作が可能である。この性能を最大限に活かすために、発振防止用として駆動回路に挿入されるゲート抵抗を零、若しくは可能な限り小さくすることが好ましい。そのためには、発振の原因であるゲート電極に寄生するインダクタンスを低減することが必要である。更に、シリコン系のMOSFETの閾値電圧Vthと比較して窒化物FETの閾値電圧Vthは低いため、誤動作を防ぐためにも、寄生インダクタンスを低減することが好ましい。寄生インダクタンスの低減に関して、スイッチング素子TSWと駆動回路10のワンチップ化が容易なスイッチング回路1は有効である。スイッチング回路1の駆動回路10を、窒化物FETの第1の駆動素子TD1及び第2の駆動素子TD2、窒化物半導体層を用いて形成された第1の整流素子D1、及びゲート抵抗R1により構成できる。このため、スイッチング素子TSWを形成する窒化物半導体デバイスの製造工程に新たな工程を追加することなく、駆動回路10を形成できる。更に、窒化物FETは、チップ裏面がソース電位である横型FET構造であるのが一般的である。したがって、同一半導体チップ上にスイッチング素子TSWと駆動回路10を形成することが容易である。スイッチング素子TSWと駆動回路10をワンチップ化することによって、ゲート配線からワイヤーをなくし、メタル配線のみにより回路を構成できる。このため、寄生インダクタンスを低減することができる。その結果、発振の心配なくゲート抵抗R1を小さくでき、スイッチング素子TSWの高速動作が可能である。また、駆動回路10が窒化物FETを用いて構成されるため、スイッチング素子TSWの高速動作性能を十分に発揮させることができる。更に、スイッチング回路1をワンチップ化することにより、スイッチング素子TSWと第1の駆動素子TD1のドレイン端子を共通にできる。このため、スイッチング素子TSWと第1の駆動素子TD1のドレイン端子を別個に用意する場合に比べて、スイッチング回路1をパッケージに搭載した時のピン数を削減することができる。また、スイッチング素子TSWと第1の駆動素子TD1のドレイン電極のパッドを共通にすることにより、チップ面積の縮小、ワイヤー本数の削減、パッケージサイズの縮小などの効果も得られる。また、スイッチング素子TSWと第2の駆動素子TD2のソース端子がショートしているため、スイッチング素子TSWのゲート電圧が安定する。これにより、スイッチング回路1のスイッチング動作が安定する。更に、スイッチング素子TSWのゲート端子と第2駆動素子TD2のドレイン端子とがショートしているため、第2の駆動素子TD2がオン状態のとき、スイッチング素子TSWはソース端子からドレイン端子に向かって電流を流すことができる。このため、回生ダイオードが不要である。以上に説明したように、本発明の第1の実施形態に係るスイッチング回路1によれば、スイッチング動作開始時においてのみスイッチング動作に必要な大きさのゲート電流がスイッチング素子TSWに供給され、スイッチング動作後はオン状態を維持するために必要な最小限のゲート電流がスイッチング素子TSWに供給される。したがって、スイッチング回路1によれば、ゲート電流を抑制し且つ高速動作が可能なスイッチング回路を提供できる。<第1の変形例>図4に本発明の第1の実施形態の第1の変形例に係るスイッチング回路1を示す。図4に示したスイッチング回路1は、第1の整流素子D1のアノード端子にカソード端子が接続され、第1の整流素子D1のカソード端子にアノード端子が接続された第2の整流素子D2を更に備える。スイッチング素子TSWがオンしている状態では、入力端子IN_Hとドレイン端子D間の電圧は、第1の駆動素子TD1のゲート電極GD1-ドレイン電極DD1間の順方向電圧と第2の整流素子D2の順方向電圧との和、即ち順方向電圧Vfが2つ分の電圧である。一方、入力端子IN_Hとソース端子S間の電圧は、第1の駆動素子TD1のゲート電極GD1-ソース電極SD1間の順方向電圧とスイッチング素子TSWのゲート電極GSW-ソース電極SSW間の順方向電圧との和、即ち順方向電圧Vfが2つ分の電圧である。ドレイン端子Dとソース端子S間の電圧降下分があるため、入力端子IN_Hとソース端子S間の電圧が、入力端子IN_Hとドレイン端子D間の電圧よりも、僅かに高くなる。このため、スイッチング素子TSWのオン状態を維持するために必要なゲート電流がゲート電極GSWに供給される。一方、オン状態を維持するためには余分な電流は、第2の整流素子D2を介して入力端子IN_Hからドレイン端子Dに流れる。したがって、図4に示したスイッチング回路1によれば、オン状態を維持するために必要最小限のゲート電流がスイッチング素子TSWに供給され、スイッチング素子TSWのゲート電極GSW-ソース電極SSW間の電圧が最適化される。<第2の変形例>図5に本発明の第1の実施形態の第2の変形例に係るスイッチング回路1を示す。図5に示したスイッチング回路1は、第1の駆動素子TD1のソース電極SD1にアノード端子が接続され、スイッチング素子TSWのゲート電極GSWにカソード端子が接続された保護用整流素子DGDを更に備える。保護用整流素子DGDは、第1の整流素子D1及び第1の駆動素子TD1が、過度の電流が流れることによって破壊されることを防止する。つまり、図5に示したスイッチング回路1によれば、電流による破壊から第1の整流素子D1及び第1の駆動素子TD1が保護される。第2の実施形態本発明の第2の実施形態に係るスイッチング回路1は、図6に示すように、第2の駆動素子TD2のゲート電極GD2に入力する信号と逆相の信号を、第1の駆動素子TD1のゲート電極GD1に出力するインバータ回路11を更に備える。第1の駆動素子TD1のゲート電極GD1に、入力端子IN_Hの代わりにインバータ回路11の出力が接続される。そして、入力端子INに、インバータ回路11の入力と第2の駆動素子TD2のゲート電極GD2が接続される点が、図1に示したスイッチング回路1と異なる。その他の構成については、第1の実施形態と同様である。図6に示すように、インバータ回路11は、抵抗RINVとトランジスタTINVを有する。トランジスタTINVには、窒化物FETを採用可能である。抵抗RINVの一方の端子は電源端子POSに接続され、他方の端子はトランジスタTINVのドレイン電極に接続される。トランジスタTINVのゲート電極は入力端子INに接続され、トランジスタTINVのドレイン電極は第1の駆動素子TD1のゲート電極GD1に接続されている。また、トランジスタTINVのソース電極は、ソース端子Sに接続されている。電源端子POSには、インバータ回路11が動作できる程度の電源電圧が印加される。したがって、インバータ回路11の入力はトランジスタTINVのゲート電極であり、インバータ回路11の出力はトランジスタTINVのドレイン電極である。入力端子INにLow信号が入力されると、第2の駆動素子TD2はオフ状態になる。一方、第1の駆動素子TD1のゲート電極GD1には、入力端子INに入力されたLow信号が反転されたHigh信号が入力する。これにより、スイッチング素子TSWがオンする。その後、図3を参照して説明した動作と同様に、第1の駆動素子TD1がオフしてゲート電流IGTSWは減少し、その後に入力端子INにHigh信号が入力されると、第2の駆動素子TD2がオンして、スイッチング素子TSWはオフする。図6に示したスイッチング回路1によれば、スイッチング素子TSWのオンオフを制御する制御信号を入力する端子が1つですむ。このため、図1に示したスイッチング回路1と比較して、スイッチング素子TSWの制御が容易になる。なお、スイッチング回路1では、スイッチング素子TSWがオン状態からオフ状態になる際、及びオフ状態からオン状態になる際に第1の駆動素子TD1と第2の駆動素子TD2を貫通する貫通電流が流れない。このため、インバータ回路11を採用しても、貫通電流を防ぐためのデッドタイムを設定する必要はない。第2の実施形態に係るスイッチング回路1によれば、制御信号の入力が容易であり、ゲート電流を抑制し且つ高速動作が可能なスイッチング回路を提供できる。他は、第1の実施形態と実質的に同様であり、重複した記載を省略する。<変形例>図7に本発明の第2の実施形態の変形例に係るスイッチング回路1を示す。図7に示したスイッチング回路1では、抵抗RINVとトランジスタTINVからなるインバータ回路11が、第1の駆動素子TD1のゲート電極GD1に入力する信号と逆相の信号を、第2の駆動素子TD2のゲート電極GD2に出力する。このために、入力端子INが第1の駆動素子TD1のゲート電極GD1とインバータ回路11の入力に接続され、インバータ回路11の出力が第2の駆動素子TD2のゲート電極GD2に接続される。つまり、トランジスタTINVのゲート電極は入力端子INに接続され、トランジスタTINVのドレイン電極は第2の駆動素子TD2のゲート電極GD2に接続されている。入力端子INにHigh信号が入力されると、第1の駆動素子TD1はオンする。一方、第2の駆動素子TD2のゲート電極GD2には、入力端子INに入力されたHigh信号が反転されたLow信号が入力する。これにより、スイッチング素子TSWがオンする。その後、図3を参照して説明した動作と同様に、第1の駆動素子TD1がオフしてゲート電流IGTSWは減少し、その後にLow信号が入力端子INに入力されると、第2の駆動素子TD2がオンして、スイッチング素子TSWはオフする。図7に示したスイッチング回路1では、スイッチング素子TSWがオフ状態からオン状態になる際に、第2の駆動素子TD2のオフ動作よりも速く第1の駆動素子TD1がオン動作して、第1の駆動素子TD1と第2の駆動素子TD2を貫通する貫通電流が流れる可能性がある。しかし、第1の駆動素子TD1がオン動作するとすぐにスイッチング素子TSWがオンし、そのため、ドレイン電圧VDが低下して第1の駆動素子TD1がオフする。このため、第1の駆動素子TD1や第2の駆動素子TD2を破壊するほどには貫通電流は大きく流れない。第3の実施形態本発明の第3の実施形態に係るスイッチング回路1は、図8に示すように、電源端子POSとドレイン端子Dを共通にした点が、図6に示した第2の実施形態と異なる点である。図8に示すスイッチング回路1では、ドレイン端子Dとインバータ回路11の抵抗RINVとの間に、トランジスタTPOSが配置されている。トランジスタTPOSのドレイン電極はドレイン端子Dに接続され、ソース電極は抵抗RINVに接続され、ゲート電極はソース端子Sに接続されている。その他の構成については、図6に示したスイッチング回路1と同様である。トランジスタTPOSには、ノーマリオン型の窒化物FETを使用する。トランジスタTPOSのゲート電極をソース端子Sに接続することにより、トランジスタTPOSのソース電極の電圧はスレッシュホールド電圧Vthに設定される。これにより、インバータ回路11を駆動する電源が供給される。なお、トランジスタTPOSの代わりに、ダイオードや抵抗素子を配置してもよい。また、図9に、図7に示した第2の実施形態の変形例に関して、図8に示したスイッチング回路1と同様に、電源端子POSとドレイン端子Dを共通にしたスイッチング回路1を示す。第3の実施形態に係るスイッチング回路1によれば、図6及び図7に示したスイッチング回路1に比べて、電源端子POSを省略することができる。これにより、端子の数を削減することができる。他は、第1~第2の実施形態と実質的に同様であり、重複した記載を省略する。第4の実施形態本発明の第4の実施形態に係るスイッチング回路1は、図10に示すように、図9に示したスイッチング回路1に制御回路12を追加したスイッチング回路である。制御回路12は、図9に示したスイッチング回路1において入力端子INにLow信号が入力した時に第2の駆動素子TD2がオンしない場合であっても、スイッチング素子TSWをオフさせる回路である。制御回路12は、ダイオードD12、コンデンサC12、抵抗R121、R122、及びトランジスタT121、T122を備える。トランジスタT121、T122には、窒化物FETを採用可能である。トランジスタT121のドレイン電極はスイッチング素子TSWのゲート電極GSWに接続され、ソース電極はソース端子Sに接続され、ゲート電極はトランジスタT122のドレイン電極に接続されている。トランジスタT121のドレイン電極は抵抗R121の一方の端子に接続され、ソース電極はソース端子Sに接続され、ゲート電極は抵抗R122を介して入力端子INに接続されている。抵抗R121の他方の端子はダイオードD12のカソード端子に接続され、ダイオードD12のアノード端子は入力端子INに接続されている。コンデンサC12は、ダイオードD12のカソード端子とソース端子S間に接続されている。図9に示したスイッチング回路1では、スイッチング素子TSWがオン状態の間はドレイン電圧が0Vであり、第2の駆動素子TD2のゲート電極GD2の電位が0Vである。このため、スイッチング素子TSWをオフするために入力端子INにLow信号が入力した時に、第2の駆動素子TD2のゲート電極GD2にゲート電流が流れないおそれがある。このため、第2の駆動素子TD2がオンしない場合がある。制御回路12は、第2の駆動素子TD2がオンしない場合にも、スイッチング素子TSWをオフさせる。以下に、制御回路12の動作を説明する。入力端子INにHigh信号が入力されている時、トランジスタT122はオンしてトランジスタT121のゲート電極はローレベルである。入力端子INにLow信号が入力されるとトランジスタT122はオフし、コンデンサC12に充電されていた電荷分だけ、トランジスタT121のゲート電極がハイレベルになる。これにより、スイッチング素子TSWはオフし始める。スイッチング素子TSWがオフし始めると第2の駆動素子TD2がオンし、スイッチング素子TSWは完全にオフする。第4の実施形態に係るスイッチング回路1によれば、第1の駆動素子TD1の入力と逆相の信号を第2の駆動素子TD2に出力するインバータ回路11を備え、且つ、電源端子POSとドレイン端子Dを共通にしたスイッチング回路1において、スイッチング素子TSWを確実にオフすることができる。他は、第1~第3の実施形態と実質的に同様であり、重複した記載を省略する。第5の実施形態本発明の第5の実施形態に係るスイッチング回路1は、図11に示すように、ドレイン端子Dに入力するサージ電圧に対する保護回路としてダイオードDSGVを備える点が、図1に示したスイッチング回路1と異なる。サージ保護用のダイオードDSGVのアノード端子は第1の駆動素子TD1のゲート電極GD1に接続され、カソード端子はドレイン端子Dに接続されている。ダイオードDSGVには、駆動回路10と同一半導体チップ上に形成された窒化物半導体からなるダイオードを使用することができる。或いは、外付け素子を使用してもよい。例えば、ダイオードDSGVにディスクリート単体を採用してもよいし、入力端子IN_H、IN_Lに制御信号を出力するドライブIC内にダイオードDSGVを配置してもよい。既に述べたように、スイッチング素子TSWのサイズは、第1の駆動素子TD1に比べて大きい。このため、第1の駆動素子TD1のインピーダンスは、スイッチング素子TSWのインピーダンスに比較して大きい。したがって、図11に示すようにダイオードDSGVのアノード端子を第1の駆動素子TD1のゲート電極GD1に接続することで、ダイオードDSGVに流れる電流が小さくても、ダイオードDSGVのブレーク動作時に第1の駆動素子TD1がオンして第2の駆動素子TD2がオンするクランプ動作を行うことで、スイッチング素子TSWは保護される。また、図12は、図9に示したスイッチング回路1にサージ保護用のダイオードDSGVを接続してスイッチング回路1を示す。図12に示したスイッチング回路1においても、図11に示したスイッチング回路1と同様に、サージ電圧に対してスイッチング素子TSWが保護される。図13に、図11に示したダイオードDSGVに代えて、順方向に直列接続された複数のダイオードD131、D132、、D13nを有するサージ保護回路13を使用した例を示すn:2以上の整数。窒化物半導体素子はアヴァランシェ耐量が低いため、ダイオードDSGVに窒化物半導体素子を採用した場合に、ダイオードDSGVがブレーク時に破壊される可能性がある。ダイオードD131、D132、、D13nに窒化物半導体素子を採用した場合にも、順方向に直列接続することにより、ブレーク時の破壊を防止することができる。順方向に直列接続するダイオードの数は、例えば200個程度である。図14は、図12に示したスイッチング回路1に関して、ダイオードDSGVに代えてサージ保護回路13を使用した例を示す。図14に示したスイッチング回路1においても、図13に示したスイッチング回路1と同様に、ブレーク時のダイオードの破壊を防止することができる。第5の実施形態に係るスイッチング回路1によれば、サージ電圧によるスイッチング素子TSWの破壊を防止できる。他は、第1~第4の実施形態と実質的に同様であり、重複した記載を省略する。第6の実施形態本発明の第6の実施形態に係るスイッチング回路1は、図15に示すように、スイッチング素子TSWをオンさせる駆動素子を多段トランジスタで構成した点が、図1に示したスイッチング回路1と異なる。その他の構成については、図1に示した第1の実施形態と同様である。図15は、多段トランジスタが、第1の駆動素子TD1と、第1の駆動素子TD1を駆動する駆動素子TD11とからなる例を示している。駆動素子TD11には、窒化物FETを採用可能である。駆動素子TD11のドレイン電極はダイオードD11のカソード端子に接続され、ゲート電極は入力端子INに接続され、ソース電極は第1の駆動素子TD1のゲート電極GD1に接続されている。ダイオードD11のアノード端子はドレイン端子Dに接続されている。更に、第1の駆動素子TD1のゲート電極GD1と入力端子IN_H間に抵抗R11が接続されている。既に述べたように、スイッチング素子TSWを駆動する第1の駆動素子TD1のサイズは、スイッチング素子TSWに比べて小さくできる。更に、第1の駆動素子TD1よりも小さいサイズの駆動素子TD11によって第1の駆動素子TD1を駆動することにより、駆動電流を小さくすることができる。図15では、スイッチング素子TSWを駆動する多段トランジスタが2段である例を示したが、多段トランジスタの段数を3段以上にしてもよい。第6の実施形態に係るスイッチング回路1によれば、駆動電流を抑制しつつ、ゲート電流を抑制し且つ高速動作が可能なスイッチング回路を提供できる。他は、第1の実施形態と実質的に同様であり、重複した記載を省略する。その他の実施形態上記のように、本発明は第1乃至第6の実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。既に述べた第1乃至第6の実施形態の説明においては、スイッチング素子TSWのゲート電極GSWにゲート抵抗R1が接続されていた。しかし、例えばスイッチング回路1に採用される窒化物FETがショットキーゲート型窒化物FETである場合、オフ状態であっても第1の駆動素子TD1のゲート電極GD1からソース電極SD1に電流が流れる。したがって、スイッチング素子TSWがオンした後に第1の駆動素子TD1がオフした場合に、スイッチング素子TSWのゲート電極GSWにゲート抵抗R1が接続されていなくても、第1の駆動素子TD1を介してスイッチング素子TSWのゲート電流が供給される。したがって、図16に示すような、スイッチング素子TSWのゲート電極GSWにゲート抵抗R1が接続されていないスイッチング回路1を実現できる。このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。