"MEMSセンサとのインタフェース用の集積回路であって、作動信号及び励起信号を発生し、センス情報信号を受信するように構成された静電作動コントローラと;前記MEMSセンサからの信号に応答して、センス信号を生成するセンス用容量-電圧変換器とを具え、前記静電作動コントローラが、前記励起信号及び追加的な信号に論理演算を適用して、前記作動信号を得るように構成されていることを特徴とする集積回路装置。前記MEMSセンサからの信号に応答して、前記作動信号を生成する駆動用容量-電圧変換器と;前記作動信号及び前記センス信号に結合されて、前記センス信号が有するセンス情報を復調する復調器とをさらに具えていることを特徴とする請求項1に記載の装置。前記論理演算が、XOR演算及びXNOR演算の一方であることを特徴とする請求項1に記載の装置。前記作動信号にゼロ復帰符号化を適用する手段を具えていることを特徴とする請求項3に記載の装置。懸架された質量を具えたMEMSセンサとのインタフェースを提供する方法であって、前記質量の動きによって生じる容量変化の検出のために、前記MEMSセンサに供給される励起信号を生成するステップと;前記励起信号及び追加的な信号に論理演算を適用して、前記質量に影響を与えるための作動信号を得るステップとを含むことを特徴とする方法。前記作動信号を前記MEMSセンサに供給するステップを含むことを特徴とする請求項5に記載の方法。前記論理演算が、XOR演算及びXNOR演算の少なくとも一方であることを特徴とする請求項5に記載の方法。前記作動信号にゼロ復帰符号化を適用するステップを含むことを特徴とする請求項7に記載の方法。前記作動信号が差動信号であることを特徴とする請求項7に記載の方法。前記MEMSセンサが出力するセンス信号に応答して、前記質量の動きによって生じる容量変化を検出するステップと;前記作動信号の信号遷移のうち少なくとも一部の期間中に、リセット信号に応答して、前記検出をディスエーブル状態にするステップとを含むことを特徴とする請求項7に記載の方法。懸架された質量を具えたMEMSセンサとのインタフェース用の集積回路装置であって、前記質量の動きによって生じる容量変化の検出のための励起信号を、前記MEMSセンサに供給するための回路と;前記励起信号及び追加的な信号に論理演算を適用して、前記質量に力を加えるための作動信号を得るための回路とを具えていることを特徴とする集積回路装置。前記論理演算が、XOR演算及びXNOR演算の一方であることを特徴とする請求項11に記載の装置。前記作動信号にゼロ復帰符号化を適用するための回路を具えていることを特徴とする請求項12に記載の装置。前記作動信号が差動信号であることを特徴とする請求項12に記載の装置。前記MEMSセンサが出力するセンス信号に応答して、前記質量の動きによって生じる容量変化を検出するための検出回路と;前記作動信号の信号遷移のうち少なくとも一部の期間中に、前記検出回路に変更信号を供給して、前記検出回路をリセットするか、ディスエーブル状態、またはパワーダウン状態にするための回路とを具えていることを特徴とする請求項12に記載の装置。従って、MEMS慣性センサとのインタフェース用の改善されたインタフェースが望まれる。本特許情報開示は、振動MEMSジャイロスコープ及び加速度計のようなMEMS慣性センサとのインタフェース用のASICまたは他の回路を記載する。過酷な環境内では、閉ループ構成が最良の性能をもたらす。センサインタフェース性能を改善するための技術を、MEMSの作動及び検出信号のダイナミックレンジを拡張する技術、MEMSモジュール内の電極間の結合を相殺する技術、及びセンスループと駆動ループとの間の微細な位相調整を実現する技術を含めて記載する。本発明は、以下の図面を併用した詳細な説明より、さらに理解することができる。図1に、好適なASICのシステムアーキテクチャを示す。機能的には、このシステムは次の主ブロックに分割することができる。1.MEMSセンサインタフェース回路110、120、130:回路のこの部分は、MEMSセンサのセンス電極及び駆動電極に作動電圧を、それぞれセンス作動SNSACTスイッチ121及び駆動作動DRVACTスイッチスイッチ111を通して与える。さらに、ブロック130PMEXCは、駆動ループ内及びセンスループ内の容量検出回路が共に必要とする試験質量励起電圧を与える。最後に、センス用容量-電圧変換器123CVSNS及び駆動用容量-電圧変換器113CVDRVは、対応するループ内で容量-電圧検出を実行する。2.MEMSセンサ駆動DRVループ110:図2Aを参照すれば、駆動ループ110が、MEMSセンサの駆動共振器119機械素子、例えば懸架された質量を含むの発振状態を実現するのに必要な位相シフト器115ADRVPhase、並びにこの機械素子の発振の振幅を制御するための自動利得制御器115BAGC:automaticgaincontrolを含む。図示する実施形態では、ADCA/D変換器117例えば、バンドパスシグマ-デルタ変調器として実現することができるが、回路113からの駆動ループC/V容量-電圧出力を、MEMSセンサ駆動発振信号のシングル単ビット読取り値に変換する。3.MEMSセンサのセンスSNSループ120:図2Bを参照すれば、図示する実施形態では、MEMSセンサが、機械素子、例えば懸架された質量を含むセンス共振器129を含む。検出すべき入力信号例えば、動き、及びセンス作動スイッチ121のフィードバック信号出力が、センス共振器129に作用する。以下でより完全に説明するように、図示する実施形態では、ブロック130図1が出力する励起信号EXCが、駆動共振器119及びセンス共振器129に共に供給される。センスループ120は、センス共振器129の機械素子のフィードバック例えば力フィードバック動き制御を実行して、デジタル出力読取り値を提供する。このことは、電気-機械シグマデルタ変調器120‘をセンスモード用に用いた閉ループフィードバック例えば力フィードバックを実現することによって達成される。ASICは、開ループモードで動作するように構成することもできる。この場合には、センスループを開ループにし図1のスイッチ129、電子フィルタHxの係数を変更し、これにより電子フィルタ125がシグマ-デルタADCとして動作する。4.デジタルプロセッサコア図1の140:デジタルプロセッサコア140は、駆動ループ及びセンスループ110,120の両方のシグマデルタ変調器の出力をデシメーション間引き及びフィルタ処理して141、最終的なセンス信号復調動作を実行する143。これに加えて、デジタルプロセッサコア140は、MEMSセンサ読取り値の温度補償を実行し、SPIインタフェース150を制御する。1つの態様では、デジタルプロセッサコア140が、電子作動コントローラとして機能する。これに加えて、デジタルプロセッサコア140は、後述する作動信号の不所望な結合を低減するために用いるリセット信号、ディスエーブル信号、またはパワーダウン出力低下信号を出力することができる。5.パワーマネジメント図1の160このブロックは、必要なバイアス電流及び電源電圧のすべてを、異なる回路ブロックに供給する。さらに、必要な高電圧基準信号を発生する。図示する実施形態では、バンドギャップ基準電圧Vref161を発生して、ADC117、125用、及びMEMSセンサの励起及び作動111、121、130用のバッファ163、165となる。パワーマネジメントブロック160は、ROM170の動作に必要な電圧を発生する役割も果たす。図示する実施形態では、チャージポンプをこの目的に使用する。6.温度検出システム図1の185このブロックは、ダイ温度を検出して、デジタル読取り値に変換する。7.クロック発生PLL図1の190このPLLは、システムのマスタークロックを発生する。ASICのセルフクロッキング一実施形態では、ASICのセルフクロッキング技術を利用する。この技術は、ASICの、異なるMEMSセンサモジュールとのインタフェースを簡略化する。フィードバック例えば力フィードバック動作は、MEMSセンサのプロセス変動に対するシステム感度を低減し、帯域幅を増加させ、そして整合したモードでの動作を可能にする。従って、閉ループ構成が、過酷な環境内で最良の性能を達成することができる。MEMSセンサをフィードバック例えば、力フィードバックループフィルタの一部分として含めることによって、システムが、機械的フィルタによって表わされる連続時間CT:continuoustime部分と、電子フィルタによって表わされる離散時間DT:discretetime部分とを有するハイブリッド電気機械ΣΔ変調器に変換される。機械的フィルタのCTの性質は、ΣΔ変調器の性能を、正確なフィードバックパルス形状に敏感なものとする。この理由で、力フィードバックを用いた最良の性能のためには、低ジッタのクロックが必要になる。図1のASICは、PLL190を用いてシステムクロックを発生する。例えば、駆動共振器119のMEMSセンサ発振の高いQ値の共振を用いて、ASICのPLL用のクリーンな低ノイズの基準クロックを発生して、低いノイズフロアをASICの出力に生じさせることができる。従って、ASICのPLL190は、基準クロックとして外付け水晶を必要とせず、ASICはセルフクロック動作になる。MEMSセンサベースの基準クロックを用いることは、システムのサンプリング周波数と機械的駆動共振周波数例えば、コリオリ信号キャリアとの比率を固定することを可能にする。従って、この構成は、広範なMEMSセンサモジュールとのインタフェースとなることを可能にする。特に、ASICにおけるセルフクロッキング技術は、駆動ループ110、センスループ120、及びDSPブロック140が、MEMSセンサの周波数を追跡することを可能にする。従って、ASICは広範なMEMSセンサ周波数とのインタフェースとなることができる。上述した図2Aの駆動ループは、PLL190と協働して、セルフクロッキングを可能にする。ASICはセルフクロック動作するので、ADCのサンプリング周波数は、PLL190を通してMEMSセンサの共振周波数にロックされ、これによりADC117のサンプリング周波数を制御する。ASICの低ジッタのセルフクロッキングは、MEMSセンサのセンサループによって利用される。図示する実施形態では、上述した図2BのMEMSセンサのセンサループが、連続時間ΔΣ変調に基づいて実現される、というのは、セルフクロック動作するASICの低ジッタのクロック動作は、CT連続時間フィードバック例えば、力フィードバック動作のための、より良好なSNRsignaltonoiseratio:信号対雑音比を達成するからである。例として、図示するセンスループは、スイッチトキャパシタ電子フィルタ125を用いた4次電気機械ΔΣ変調器を実現することによって達成される。この変調器アーキテクチャは、ループを安定させるためのフィードバック分岐を有するフィードフォワード技術に基づくことができる。出力に現れるノイズフロアは最小化され、低ジッタのクロック動作の結果として、連続時間ΔΣ動作に対する影響が最小化される。さらに、プログラマブル分周期をPLL190内に用いることによって、ASICは、広範なMEMSセンサとのインタフェースとなることができる。上述した図1のデジタルプロセッサコア140は、駆動ループ及びセンスループ110、120のΔΣ変調器の出力を共にフィルタ処理して、復調器143を用いた最終的な出力復調を実行する。この復調出力を、プログラマブルデシメーションフィルタ141を用いてデシメーション間引きする。MEMSセンサの共振周波数を中心とする2つのバンドパス帯域通過フィルタ図14の1405が、駆動ループ及びセンスループのノイズを共に、復調のために乗算される前に除去して、関係する帯域内での量子化ノイズの混合及びダウンコンバージョンを回避する。各バンドパスフィルタ1405の極及びゼロ点は、MEMSセンサモジュールに依存するサンプリング周波数に対応し、従って、上記中心周波数は、MEMSセンサの共振周波数の変動に伴って適正に調整される。ダイナミックレンジを向上させた作動技術図示する実施形態では、励起信号EXC図1が、駆動共振器119及びセンス共振器129に共に供給され、この励起信号は、センサループ及び駆動ループ120、110の両方の容量変化の検出に必要である。この励起信号は、作動信号SNSACT、DRVACTの有効性を低下させるべきでない。図3は、例えば完全差動MEMSセンサの場合を例示し、電極の配置を示す。センスループ内では、センス共振器図2Bの129に関連する可変容量がπ形に配置されている。第1及び第2作動コンデンサCa1及びCa2はπ形のアーム内に配置され;センスコンデンサCs1及びCs2はπ形のレッグ脚部内に配置され、C/V変換器123の入力部に結合されている。励起信号EXC試験質量電圧VPMとも称するが、π形のアーム間に加えられる。同様の形態が、駆動共振器及び駆動ループにも当てはまる。励起信号EXCが、それぞれの共振器の試験質量に加えられ、かつ作動コンデンサCaが同じ試験質量を検出コンデンサCsと共有するので、励起信号は作動信号の内容及びダイナミックレンジに悪影響を与える。以下の静電作動技術では、容量変化を検出するために使用される励起信号を用いて作動信号ビットの値を制御して、作動経路及び検出経路のダイナミックレンジを共に最大化することを可能にし、かつ、励起信号との混合による作動ビットストリームの高周波成分の折り返しを防止する。図示する実施形態では、励起信号に応答して発生する静電作動力を、次式により計算することができ、ここでは励起信号EXCをVpmとして表わす:なお、式中の第3項が、作動ダイナミックレンジの劣化、及び励起信号との混合による作動信号の高次成分の折り返しを共に生じさせる。図4に、結果的なサンプルの作動ストリームの高次成分の例を示す。過去のシステムは通常、PM試験質量信号レベルVpmと飽和電圧レベルとを妥協させるように設計されてきており、このことは、Vpmの値が低下すれば検出ダイナミックレンジを減少させるか、Vpmの値が増加すれば作動ダイナミックレンジを減少させるかの、いずれかである。図5に、1つの作動及び検出方式の波形を示す。この例では、作動信号が電圧レベルVref1を有するものと仮定し、励起信号が電圧レベルVref2を有するものと仮定する。Vref1=Vref2であれば、実効的な作動力のダイナミックレンジが0に等しい正と負の応力が同一の波形を有する。作動ダイナミックレンジと検出ダイナミックレンジとの妥協点として、Vref1=Vref、かつVref2=Vref/2であるものと仮定すれば、6dBの劣化が、作動ダイナミックレンジ及び検出ダイナミックレンジに共に導入される。こうしたダイナミックレンジの低下を回避するために、図6に示すように、作動信号の値を、PM信号の現在値に応じて制御する。ブロック600は、デジタル処理及び基準発生を実行し、図1のブロック140及び160に相当し得る。ブロック600は、センスビットストリーム及び駆動ビットストリームSNS、DRVを受信する。このブロックは、励起信号VPMを、作動信号を調整するための入力信号としても用いる。センスビットストリーム及び駆動ビットストリームに応答して、そして励起信号VPMを計算に入れて、ブロック600は作動信号、例えば作動信号Vsact/Vsact及びVdact/Vdactを出力する。表記Vact、Vactは、これら4つの作動信号を総称するために用いる。方形波の励起信号については、作動信号のビットストリームをPM信号と論理結合する例えば、XOR排他的論理和またはXNOR排他的否定論理和をとる。図7に、作動信号Vact、Vact、励起信号、及び結果的な静電力成分上式の第1及び第2項を示す。図7では、作動ビットストリームと信号PMVpmとのXORをとってVactを生成し、作動ビットストリームとPMとのXNORをとってVactを生成する。図7より、高周波成分の折り返しが発生していない即ち、作動信号の内容が損なわれずに保たれていること、及び作動力及び励起信号が共に、基準電圧のフル全幅のダイナミックレンジによって表わされることがわかる。図8に、ゼロ復帰RZ:returntozeroのオプションを加えた、作動及び検出波形を示し、これらの波形は、連続時間作動においてDACD/A変換器のリニアリティ直線性を高めるために用いることができる。1つの態様では、ブロック600を、作動信号にゼロ復帰符号化を適用するための回路または手段として考えることができる。励起信号の値に応じて作動ストリームを制御することによって、次の利点を達成することができる:AC方形波の励起を可能にする;励起を、作動にとってトランスペアレント透過的にする;信号折り返しを解消する;利用可能な作動ダイナミックレンジを最大化する;利用可能な検出ダイナミックレンジを最大化する;より小さい電源電圧を可能にする。作動信号結合相殺フィードバック例えば、力フィードバック系では、作動ストリームが作動電極に供給されて、試験質量に特定の動きを生じさせる。このフィードバックは、ポジティブフィードバック正帰還ループの形にも、ネガティブフィードバック負帰還ループの形にもすることができる。理想的には、作動電圧が、機械素子の応答特性に応じた影響を当該機械素子に与える。プロセス不整合及び寄生容量により、作動ビットストリームが、図9に示す検出回路に直接結合し得る。意図しない結合経路Ccop1及びCcop2が、Vact信号から、それぞれCs1及びCs2信号に結合する。同様に、意図しない結合経路Ccom1及びCcom2が、Vact信号から、それぞれCs1及びCs2信号に結合する。この結合は、1チャンネルの作動ストリームと、同じチャンネル、さらには異なるチャンネルの検出経路との間で発生し得る例えば、SNSセンスモード-SNSモードの結合、あるいはSNSモード-DRVモードの結合。明らかに、これらの結合経路は、信号を歪ませて、検出フロントエンド回路の性能に重度の劣化を生じさせ得る。この影響は、センスモードでは増大する、というのは、寄生容量とプロセス不整合との複合的影響は、検出容量変化例えば、図9のCs1、Cs2のオーダーになるからである。こうした結合の影響は、図11に示すように、作動信号遷移の期間中に、検出回路及びMEMS検出電極の少なくとも一方、好適には両方のディスエーブル/リセットを、図10に示すリセット信号RSTを用いて実行することによって克服することができる。より一般的には、制御信号を用いて、選択した回路素子をリセット、ディスエーブル、またはパワーダウンすることができる。図11の実施形態では、リセット信号RSTを、CVSNS検出回路123及びCVDRV検出回路113に供給する。これに加えて、アナログスイッチSWs及びSWdを、MEMSセンサのセンス電極とMEMSセンサの駆動電極との間に設ける。リセット信号RSTを用いて、スイッチSWs及びSWdを制御して、リセット信号がアサート有効にされた際に、これらのスイッチを閉じる。検出回路113、123及びMEMS電極をリセットすることによって、作動信号の寄生結合経路を相殺する。リセットパルスRSTの存在下での、励起信号エッジの検出を可能にするために、励起信号と作動信号エッジとの間の時間不整合図12のtmismatchを導入することができる。さらに、以上の結合無効化技術は、前述したダイナミックレンジ向上技術と一緒に用いることができる。結果的な波形を図12に示す。図13は、サンプルタイミング図を示し、ここでは:1作動信号と検出信号との間のタイミング不整合を追加し;2前述したRZを伴うXOR動作を適用し;そして、3XOR動作のために、検出電極及び回路用のリセット/ディエーブルパルスRSTを、作動信号エッジの付近に加える。以上の技術を用いて、フィードバック例えば、力フィードバック系内の、作動と検出との間の寄生経路の影響を相殺することにより、次の利点を達成することができる:ΣΔ作動信号を可能にする;作動信号と、異なる検出チャンネルとの間の結合を解消する;差動信号を減少させて結合信号を減少させる必要性を回避する;利用可能な検出ダイナミックレンジを最大化する;検出ダイナミックレンジを、完全に検出信号に割り当てることを可能にする;複雑な調整トリミングの必要性を解消する;アナログまたはデジタル領域での複雑な信号処理の必要性を解消する。センスループと駆動ループとの間の微細な位相調整による復調図14及び図2Bを参照すれば、SNSセンスループの出力図2BのOUTにおけるSNSシグマデルタビットストリーム1401が、DRV駆動信号周波数でAM変調された入力信号図2Bのinputを含む。従って、ビットストリームを復調して原信号を得るために、乗算器1403を用いてDRV信号とSNS信号1401、1402とを乗算して、図14に示す信号DemonstrationOutを得る。2つのバンドパスフィルタBPF1405s及び1405dを用いて、シグマデルタ雑音を乗算前に除去する。復調信号が最低限のDC成分を有するようにするために、SNSビットストリームとDRVビットストリーム1401、1402との間に位相調整図14の1407を適用することができる。この位相調整は、SNSビットストリーム1401またはDRVビットストリーム1402のいずれかに遅延を加えることによって実現することができる。一実施形態では、位相調整1407は、プログラマブルシフトレジスタを用いて実現することができ、即ち、動作クロック周期の倍数だけ信号を遅延させることができる。しかし、この技術は、システムクロック周期が比較的大きい場合に、粗い位相シフトしか加えることができない。例えば、MEMSセンサの共振が3kHzであり、システムクロック周波数が400kHzであれば、こうしたシフトレジスタを用いて加えることのできる最小位相シフトは、次式の通りである:必要なシフトが約87°であれば、シフトレジスタ長は32ビットより大きくなければならない。位相調整において微調整を行うためには、クロック周波数を増加させることができる;しかし、このことはシステムの電力消費、及びタイミングに関する設計の複雑性を増加させる。さらに、必要な位相シフトを得るために、シフトレジスタの形のレジスタを追加することの結果として、面積が増加する。例えば、必要な位相分解能が2.7°/4であれば、クロック周波数を4倍に増加させなければならない。これに加えて、必要な位相シフトが約8.7°であれば、シフトレジスタ長は128ビットより大きくなければならず、これは、前の場合のシフトレジスタ長の4倍である。大幅な電力または面積のペナルティ不利を生じさせずに、正確な位相整列位相アライメントを得るために、SDシグマデルタノイズを除去するために既に使用されているBPF1405は、これらのBPFの中心周波数に特定オフセットを導入することによる微細な位相調整を実現するように構成することができる。シフトレジスタ1407は、粗調整用に保つことができる。例として、図1のASIC内で使用することのできるフィルタの伝達関数を、図15に示す。図示する実施形態では、両フィルタが同一であり、MEMSセンサの共振周波数を中心とした200Hzの帯域幅を有する。従って、それぞれのフィルタがSNS信号及びDRV信号に加える位相は、全く同じ位相である。位相調整において微調整を加えるために、2つのフィルタの中心周波数を、非常に小さい差だけ互いに異ならせることができる。図15に示すように、フィルタの位相応答は、中心周波数において非常に尖鋭である。その結果、駆動またはセンスフィルタの中心をシフトさせることによって、必要な位相シフトを加えることができる。例えば、一方のフィルタの中心周波数をわずかに変化させることは、一方のフィルタが3KHzを中心とするのに対し、他方のフィルタは3.01kHzを中心とすることを意味し得る。従って、2つのフィルタは、振幅に関してはおよそ一致するのに対し、2つのフィルタの位相シフトは異なって、必要な値だけの位相シフトを生じさせる。図16に示すように、フィルタの周波数が10Hzだけ異なれば、これら2つのフィルタ間の位相シフトは、約0.04ラジアン約2.7°である。図示する実施形態では、2.7°が、フィルタによって加える必要のある最大位相シフトである、というのは、2.7°の増分の位相シフトは、例えば、上述したシフトレジスタを用いた粗調整によって直接加えることができるからである。従って、概算として、図示する実施形態では、2つのフィルタの中心周波数を10Hz未満だけ異ならせて、2.7°未満の微細な位相シフトを得ることができる。一部の実施形態では、中心周波数を固定することができる。他の実施形態では、中心周波数を調整可能にすることができる。フィードバック例えば、力フィードバック系内のセンス経路と駆動経路との間の微細な位相調整を実現するための以上の技術を用いて、次の利点を達成することができる:低いDC成分を有する復調出力を得ることを可能にする;他の方法によって課せられる電力及び面積のペナルティを回避する。本発明の追加的な態様は、付録I及び付録IIに記載する。本発明の範囲または本質的特徴から逸脱することなしに、本発明を他の特定形態で具体化することができることは、当業者にとって明らかである。従って、以上の説明は、限定的ではなく例示的なものと考えるべきである。本発明の範囲は、以上の説明ではなく特許請求の範囲によって規定され、一部が本発明と等価な物の範囲内に入る全ての変更が、本発明の範囲に包含されることを意図している。付録I1.MEMSセンサとのインタフェース用の集積回路装置であって、作動信号及び励起信号を発生し、センス情報信号を受信するように構成された静電作動コントローラと;上記MEMSセンサからの信号に応答してセンス信号を生成するためのセンス用容量-電圧変換器とを具え、上記静電作動コントローラは、上記作動信号の信号遷移のうち少なくとも一部の期間中に、上記センス用容量-電圧変換器に制御信号を供給して、上記センス用容量-電圧変換器をリセットするか、ディスエーブル状態、またはパワーダウン状態にするように構成されている集積回路装置。2.上記MEMSセンサからの信号に応答して駆動信号を生成するための駆動用容量-電圧変換器と;上記駆動信号及び上記センス信号に結合されて、上記センス信号が有するセンス情報を復調して、上記センス情報を生成するための復調器とを具えている態様1.の装置。3.上記静電作動コントローラが、上記作動信号の遷移が上記励起信号の遷移よりも時間tmismatchだけ少し前に発生するように、上記励起信号及び上記作動信号をタイミング調整するように構成されている態様1.の装置。4.上記静電作動コントローラが、上記制御信号の不活性状態への遷移に応答して上記励起信号が遷移するように、上記励起信号及び上記制御信号をタイミング調整する態様1.の装置。5.懸架された質量を具えたMEMSセンサとのインタフェースを提供する方法であって、上記MEMSセンサによるセンス信号出力に応答して、上記質量の動きによって生じる容量変化を検出するステップと;上記質量に影響を与えるために上記MEMSセンサに供給する作動信号、及び上記MEMSセンサの少なくとも1つのセンスコンデンサに供給される励起信号を生成するステップと;上記作動信号の信号遷移のうち少なくとも一部の期間中に、制御信号に応答して、上記検出をリセットするか、ディスエーブル状態、またはパワーダウン状態にするステップとを含む方法。6.上記作動信号の遷移が上記励起信号の遷移よりも時間tmismatchだけ少し前に発生するように、上記励起信号及び上記作動信号をタイミング調整するステップを含む態様5.の方法。7.上記制御信号の不活性状態への遷移に応答して上記励起信号の遷移が生じるように、上記励起信号及び上記制御信号をタイミング調整するステップを含む態様5.の方法。8.上記励起信号及び追加的な信号に論理演算を適用するステップを含む態様5.の方法。9.上記論理演算が、XOR演算及びXNOR演算の一方である態様8.の方法。10.上記作動信号にゼロ復帰符号化を適用するステップを含む態様9.の方法。11.上記容量変化を検出するステップを、容量-電圧変換器を用いて実行し、上記制御信号に応答して、上記容量-電圧変換器をリセットするステップを含む態様5.の方法。12.上記制御信号に応答して、上記センス信号を既知の値に設定するステップを含む態様11.の方法。13.上記制御信号に応答して、上記センス信号を既知の値に設定するステップを含む態様5.の方法。14.上記容量変化を検出するステップを、容量-電圧変換器を用いて実行し、上記制御信号に応答して、上記容量-電圧変換器をリセットするステップを含む態様13.の方法。15.上記センス信号が、正信号及び負信号から成る差動信号であり、上記方法が、これらの正信号と負信号とを等しい値に設定する態様13.の方法。16.懸架された質量を具えたMEMSセンサとのインタフェース用の集積回路装置であって、上記MEMSセンサが出力するセンス信号に応答して、上記質量の動きによって生じる容量変化を検出する検出回路と;上記MEMSセンサに作動信号を供給して上記質量に影響を与え、上記MEMSセンサの少なくとも1つのセンスコンデンサに励起信号を供給する制御回路と;上記作動信号の信号遷移のうち少なくとも一部の期間中に、上記検出回路に制御信号を供給して、上記金出回路をリセットするか、ディスエーブル状態、またはパワーダウン状態にするためのリセット回路とを具えている集積回路装置。17.上記制御回路が、上記作動信号の遷移が上記励起信号の遷移よりも時間tmismatchだけ少し前に発生するように、上記励起信号及び上記作動信号をタイミング調整するように構成されている態様16.の装置。18.上記制御回路及び上記リセット回路が、上記制御信号の不活性状態への遷移に応答して上記励起信号が遷移するように、上記励起信号及び上記制御信号をタイミング調整するように構成されている態様16.の装置。19.上記励起信号及び追加的な信号に論理演算を適用して、上記作動信号を得るための回路を具えている態様16.の装置。20.上記論理演算が、XOR演算及びXNOR演算の一方である態様19.の装置。21.上記作動信号にゼロ復帰符号化を適用するための回路を具えている態様20.の装置。22.上記検出回路が容量-電圧変換器を具え、この容量-電圧変換器は、上記制御信号に応答してリセットされる態様16.の装置。23.上記検出回路が、上記制御信号に応答して上記センス信号を既知の値に設定する手段を具えている態様22.の装置。24.上記検出回路が、上記制御信号に応答して上記センス信号を既知の値に設定する手段を具えている態様16.の装置。25.上記検出回路が容量-電圧変換器を具え、この容量-電圧変換器は、上記制御信号に応答してリセットされる態様24.の装置。26.上記センス信号が、正信号及び負信号から成る差動信号であり、上記設定する手段が、これらの正信号と負信号とを等しい値に設定する態様24.の方法。27.上記設定する手段が、アナログスイッチを具えている態様26.の装置。付録II1.MEMSセンサとのインタフェース用の集積回路装置であって、作動信号及び励起信号を発生し、センス情報信号を受信するように構成された静電作動コントローラと;上記MEMSセンサからの信号に応答して駆動信号を生成する駆動用容量-電圧変換器、及び上記MEMSセンサからの信号に応答してセンス信号を生成するセンス用容量-電圧変換器と;上記駆動信号及び上記センス信号に結合されて、上記センス信号が有するセンス情報を復調して上記センス情報を生成するための復調器と;上記駆動信号及び上記センス信号の少なくとも一方に結合されて、上記駆動信号と上記センス信号とを乗算する前に、上記駆動信号と上記センス信号との間に相対遅延を生成することによって、上記駆動信号と上記センス信号との時間整合を行う時間整合回路とを具え、上記時間整合回路が、上記駆動信号と上記センス信号との間に微細な時間遅延を生成するように構成された少なくとも1つのフィルタを具えている集積回路装置。2.上記駆動信号及び上記センス信号の一方に結合された粗い時間遅延回路をさらに具えている態様1.の装置。3.上記粗い時間遅延回路が、プログラマブルシフトレジスタを具えている態様2.の装置。4.駆動信号及びセンス信号を含むMEMSセンサ信号を処理して、上記MEMSセンサの質量の動きによって生じる容量変化を検出する方法であって、上記駆動信号と上記センス信号とを乗算するステップと;上記乗算の前に、上記駆動信号と上記センス信号との間に相対遅延を生成することによって、上記駆動信号と上記センス信号との時間整合を行うステップとを含み、上記時間遅延を生成することが、上記駆動信号及び上記センス信号の少なくとも一方のフィルタ処理を実行して、上記駆動信号と上記センス信号との間に微細な時間遅延を生成することを含む方法。5.上記駆動信号と上記センス信号との間に粗い時間遅延を生成するステップをさらに含む態様4.の方法。6.上記粗い時間遅延を生成するステップを、プログラマブルシフトレジスタを用いて実行する態様5.の方法。7.上記微細な時間遅延を生成することが、第1フィルタを用いて上記駆動信号をフィルタ処理することと;第2フィルタを用いて上記センス信号をフィルタ処理することとを含み、上記第1フィルタと上記第2フィルタとが、異なる時間遅延を有する態様4.の方法。8.上記第1フィルタと上記第2フィルタとが、異なる中心周波数を有する態様7.の方法。9.上記第1フィルタ及び上記第2フィルタがバンドパスフィルタである態様8.の方法。10.駆動信号及びセンス信号を含むMEMSセンサ信号を処理して、上記MEMSセンサの質量の動きによって生じる容量変化を検出する集積回路装置であって、上記駆動信号と上記センス信号とを乗算する回路と;上記駆動信号及び上記センス信号の少なくとも一方に結合されて、上記駆動信号と上記センス信号とを乗算する前に、上記駆動信号と上記センス信号との間に相対遅延を生成することによって、上記駆動信号と上記センス信号との時間整合を行う回路とを具え、この回路が、上記駆動信号と上記センス信号との間に微細な時間遅延を生成するように構成された少なくとも1つのフィルタを具えた微細時間遅延回路を具えている集積回路装置。11.上記時間整合を行う回路が、粗大時間遅延回路をさらに具えている態様10.の装置。12.上記粗大時間遅延回路が、プログラマブルシフトレジスタを具えている態様11.の装置。13.上記微細遅延回路が、上記駆動信号をフィルタ処理する第1フィルタと;上記センス信号をフィルタ処理する第2フィルタとを具え、上記第1フィルタと上記第2フィルタとが、異なる時間遅延を有するように構成されている態様10.の装置。14.上記第1フィルタと上記第2フィルタとが、異なる中心周波数を有する態様13.の装置。15.上記第1フィルタ及び上記第2フィルタがバンドパスフィルタである態様14.の装置。"