第1の電圧を伝送する第1の電源配線と、前記第1の電圧よりも高い第2の電圧を伝送する第2の電源配線と、前記第2の電圧よりも高い第3の電圧を伝送する第3の電源配線と、前記第1の電源配線と前記第2の電源配線との間に接続された第1の静電保護回路と、前記第1の電源配線と前記第3の電源配線との間に接続された第2の静電保護回路と、前記第2の電源配線と前記第3の電源配線との間に接続された第1のトランジスタと、前記第2の電圧の検出結果に基づいて前記第1のトランジスタのゲート電位を制御するゲート制御回路と、前記第3の電源配線と前記第1のトランジスタのゲートとの間に接続された第2のトランジスタと、前記第3の電圧の検出結果に基づいて前記第2のトランジスタをオン/オフ制御する異常電圧検出回路とを備えることを特徴とする半導体集積回路。前記異常電圧検出回路は、前記第3の電圧を分圧することにより基準電圧を生成する基準電圧生成回路と、前記基準電圧に基づいて過電圧を検出する過電圧検出回路と、前記過電圧検出回路の出力を反転させる出力バッファとを備えることを特徴とする請求項1に記載の半導体集積回路。前記基準電圧生成回路は、NNは3以上の整数段に渡って直列接続されたN個のダイオードを備え、前記過電圧検出回路は、前記ダイオードのiiは1以上N-1以下の整数段目の出力に基づいてゲート電圧が制御されるPチャンネル電界効果トランジスタと、前記Pチャンネル電界効果トランジスタに直列接続され、前記ダイオードのjjはi1以上N以下の整数段目の出力に基づいてゲート電圧が制御されるNチャンネル電界効果トランジスタとを備え、前記出力バッファは、前記Pチャンネル電界効果トランジスタと前記Nチャンネル電界効果トランジスタとの接続点の電位を反転させるインバータを備えることを特徴とする請求項2に記載の半導体集積回路。第1の電圧を伝送する第1の電源配線と、前記第1の電圧よりも高い第2の電圧を伝送する第2の電源配線と、前記第2の電圧よりも高い第3の電圧を伝送する第3の電源配線と、前記第1の電源配線と前記第2の電源配線との間に接続された第1の静電保護回路と、前記第1の電源配線と前記第3の電源配線との間に接続された第2の静電保護回路と、前記第2の電源配線と前記第3の電源配線との間に接続された第1のトランジスタと、前記第2の電圧の検出結果に基づいて前記第1のトランジスタのゲート電位を制御するゲート制御回路と、前記第3の電源配線と前記第1のトランジスタのゲートとの間に接続され、前記第2の静電保護回路の内部電圧に基づいてオン/オフ制御される第2のトランジスタとを備えることを特徴とする半導体集積回路。前記第2の静電保護回路は、前記第1の電源配線と前記第3の電源配線との間に接続されたRC直列回路と、前記第1の電源配線と前記第3の電源配線との間に接続され、前記RC直列回路の抵抗とコンデンサとの接続点の電位に基づいてオン/オフ制御される第3のトランジスタとを備え、前記RC直列回路の抵抗とコンデンサとの接続点の電位に基づいて前記内部電圧が生成されることを特徴とする請求項4に記載の半導体集積回路。本発明の一つの実施形態の目的は、レイアウト面積の増大を抑制しつつ、高電位入力から低電位出力を生成するトランジスタのESD耐性を向上させることが可能な半導体集積回路を提供することである。実施形態の半導体集積回路によれば、第1の電源配線と、第2の電源配線と、第3の電源配線と、第1の静電保護回路と、第2の静電保護回路と、第1のトランジスタと、ゲート制御回路と、第2のトランジスタと、異常電圧検出回路とが設けられている。第1の電源配線は、第1の電圧を伝送する。第2の電源配線は、前記第1の電圧よりも高い第2の電圧を伝送する。第3の電源配線は、前記第2の電圧よりも高い第3の電圧を伝送する。第1の静電保護回路は、前記第1の電源配線と前記第2の電源配線との間に接続されている。第2の静電保護回路は、前記第1の電源配線と前記第3の電源配線との間に接続されている。第1のトランジスタは、前記第2の電源配線と前記第3の電源配線との間に接続されている。ゲート制御回路は、前記第2の電圧の検出結果に基づいて前記第1のトランジスタのゲート電位を制御する。第2のトランジスタは、前記第3の電源配線と前記第1のトランジスタのゲートとの間に接続されている。異常電圧検出回路は、前記第3の電圧の検出結果に基づいて前記第2のトランジスタをオン/オフ制御する。以下、実施形態に係る電圧変換回路について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。第1実施形態図1は、第1実施形態に係る電圧変換回路の概略構成を示すブロック図である。図1において、パッド電極101には、第1の電圧V1を伝送する電源配線111が接続され、パッド電極102には、第2の電圧V2を伝送する電源配線112が接続され、パッド電極103には、第3の電圧V3を伝送する電源配線113が接続されている。なお、第2の電圧V2は第1の電圧V1よりも高くなるように設定し、第3の電圧V3は第2の電圧V2よりも高くなるように設定することができる。例えば、第1の電圧V1は接地電位、第2の電圧V2は1.2V、第3の電圧V3は3.3Vに設定することができる。そして、電源配線111、112間には静電保護回路121が接続され、電源配線111、113間には静電保護回路122が接続されている。なお、静電保護回路122のクランプ電圧は静電保護回路121のクランプ電圧より高くすることができる。ここで、静電保護回路121には、ダイオードD1および静電保護素子E1が設けられ、静電保護回路122には、ダイオードD2および静電保護素子E2が設けられている。ダイオードD1、D2と静電保護素子E1、E2とは過電流に対して反応する極性を互いに異ならせることができる。なお、静電保護素子E1、E2は、例えば、多段接続されたダイオードまたはggnMOSgategroundednMOSを用いることができる。そして、ダイオードD1および静電保護素子E1は電源配線111、112間に接続され、ダイオードD2および静電保護素子E2は電源配線111、113間に接続されている。また、電源配線112、113間にはPチャンネル電界効果トランジスタ131が接続され、電源配線113とPチャンネル電界効果トランジスタ131のゲートとの間にはPチャンネル電界効果トランジスタ132が接続されている。また、Pチャンネル電界効果トランジスタ131のゲートにはゲート制御回路141が接続され、Pチャンネル電界効果トランジスタ132のゲートには異常電圧検出回路142が接続されている。ゲート制御回路141は、第2の電圧V2の検出結果に基づいてPチャンネル電界効果トランジスタ131のゲート電位を制御することができる。異常電圧検出回路142は、第1の電圧V1と第3の電圧V3との電位差に基づいてPチャンネル電界効果トランジスタ132をオン/オフ制御することができる。図2は、図1の静電保護回路の電流電圧特性を示す図、図3は、図1の静電保護回路のクランプ電圧波形の時間変化を示す図である。なお、図2のL1は図1の静電保護回路121の電流電圧特性、L2は図1の静電保護回路122の電流電圧特性を示す。また、図3のF1は図1の静電保護回路121のクランプ電圧波形、F2は図1の静電保護回路122のクランプ電圧波形を示す。図2および図3において、静電保護回路122のクランプ電圧VR2は静電保護回路121のクランプ電圧VR1より高くなっている。このため、静電保護回路121、122の動作時には、静電保護回路121、122間のクランプ電圧差VR2-VR1に対応した過電圧VPがPチャンネル電界効果トランジスタ131にかかる。そして、図1において、電源配線111、112間の電圧は静電保護回路121にて監視され、電源配線111、112間に過電圧がかかると、静電保護回路121が動作することにより電源配線111、112間の電圧がクランプ電圧VR1にクランプされる。また、電源配線111、113間の電圧は静電保護回路122にて監視され、電源配線111、113間に過電圧がかかると、静電保護回路122が動作することにより電源配線111、113間の電圧がクランプ電圧VR2にクランプされる。また、電源配線111、113間の電圧は異常電圧検出回路142にて監視される。そして、電源配線111、113間の電圧が参照電圧以下の場合、Pチャンネル電界効果トランジスタ132のゲート電位はハイレベルに維持される。このため、Pチャンネル電界効果トランジスタ132はオフし、Pチャンネル電界効果トランジスタ131のゲートとソースの間が切り離される。一方、電源配線111、113間の電圧が参照電圧を超えると、Pチャンネル電界効果トランジスタ132のゲート電位はロウレベルに維持される。このため、Pチャンネル電界効果トランジスタ132はオンし、Pチャンネル電界効果トランジスタ131のゲートとソースの間が短絡される。なお、異常電圧検出回路142の参照電圧は、定常状態での第3の電圧V3例えば、3.3Vより大きく、Pチャンネル電界効果トランジスタ131のターンオン電圧より小さな値に設定することができる。このため、電源配線111、113間に過電圧が入力された場合においても、Pチャンネル電界効果トランジスタ131のターンオン電圧に達する前にPチャンネル電界効果トランジスタ131のゲートとソースの間を短絡させることができる。電界効果トランジスタのターンオン電圧はゲート-ソース間電圧に依存し、一般的にはゲートオフゲート-ソース間電圧がゼロの時が最も高くなる。これらにより、Pチャンネル電界効果トランジスタ131のターンオン電圧は高くなっており、静電保護回路121、122の間のクランプ電圧差VR2-VR1が大きくなったとしてもゲートオフ時のPチャンネル電界効果トランジスタ131のターンオン電圧まではスナップバックを防止することが可能となる。この結果、Pチャンネル電界効果トランジスタ131に過電圧VPがかかった場合においても、Pチャンネル電界効果トランジスタ131のドレイン層にシリサイドブロックを挿入することなく、Pチャンネル電界効果トランジスタ131の破壊を抑制することができ、レイアウト面積が増大を抑制しつつ、Pチャンネル電界効果トランジスタ131のESD耐性を向上させることができる。例えば、Pチャンネル電界効果トランジスタ131のESD耐性を向上させるために、Pチャンネル電界効果トランジスタ131のドレイン層にシリサイドブロックを挿入する方法では、シリサイドブロックが挿入されない時のPチャンネル電界効果トランジスタ131のゲートとドレインコンタクトとの間の距離をXとすると、シリサイドブロックが挿入された時では、Pチャンネル電界効果トランジスタ131のゲートとドレインコンタクトとの間の距離は一つの設計例としては2/0.12X程度となる。このため、Pチャンネル電界効果トランジスタ131のドレイン層にシリサイドブロックを挿入する方法では、Pチャンネル電界効果トランジスタ131の周囲長が数万umに及ぶと、レイアウト面積の増大が著しい。これに対して、Pチャンネル電界効果トランジスタ131に過電圧VPがかかる前に、Pチャンネル電界効果トランジスタ131のゲート/ソース電圧を0Vに設定する方法では、Pチャンネル電界効果トランジスタ131のドレイン層にシリサイドブロックを挿入することなく、ESD耐性を向上させることができ、レイアウト面積の増大を抑制することができる。図4は、図1の異常電圧検出回路の構成例を示す回路図、図5は、図4の異常電圧検出回路の入出力特性を示す図である。図4において、異常電圧検出回路141には、基準電圧生成回路220、過電圧検出回路230および出力バッファ240が設けられている。基準電圧生成回路220は、第3の電圧V3を分圧することにより基準電圧を生成することができる。過電圧検出回路230は、基準電圧生成回路220にて生成された基準電圧に基づいて過電圧を検出することができる。出力バッファ240は、過電圧検出回路230の出力を反転させることができる。そして、基準電圧生成回路220、過電圧検出回路230および出力バッファ240は電源配線211、213間に接続されている。電源配線211にはパッド電極201が接続され、電源配線213にはパッド電極203が接続されている。また、電源配線211は第1の電圧V1を伝送し、電源配線213は第3の電圧V3を伝送することができる。具体的には、基準電圧生成回路220には、Pチャンネル電界効果トランジスタ221~227が設けられている。ここで、各Pチャンネル電界効果トランジスタ221~227は、自己のゲートがドレインに接続されることでダイオード接続されている。そして、このダイオード接続されたPチャンネル電界効果トランジスタ221~227は直列接続されている。また、初段のPチャンネル電界効果トランジスタ221のソースは電源配線213に接続され、最終段のPチャンネル電界効果トランジスタ227のソースは電源配線211に接続されている。過電圧検出回路230には、Pチャンネル電界効果トランジスタ231、232およびNチャンネル電界効果トランジスタ233、234が設けられている。ここで、各Pチャンネル電界効果トランジスタ231は、自己のゲートがドレインに接続されることでダイオード接続されている。そして、Pチャンネル電界効果トランジスタ231、232およびNチャンネル電界効果トランジスタ233、234は直列接続されている。また、Pチャンネル電界効果トランジスタ231のソースは電源配線213に接続され、Nチャンネル電界効果トランジスタ234のソースは電源配線211に接続されている。Pチャンネル電界効果トランジスタ232のゲートは、3段目のPチャンネル電界効果トランジスタ223のドレインに接続されている。Nチャンネル電界効果トランジスタ233、234のゲートは、6段目のPチャンネル電界効果トランジスタ226のドレインに接続されている。出力バッファ240には、Pチャンネル電界効果トランジスタ241およびNチャンネル電界効果トランジスタ242が設けられている。そして、Pチャンネル電界効果トランジスタ241およびNチャンネル電界効果トランジスタ242は直列接続されている。また、Pチャンネル電界効果トランジスタ241のソースは電源配線213に接続され、Nチャンネル電界効果トランジスタ242のソースは電源配線211に接続されている。また、Pチャンネル電界効果トランジスタ241およびNチャンネル電界効果トランジスタ242のゲートは、Pチャンネル電界効果トランジスタ232とNチャンネル電界効果トランジスタ233との接続点Aに接続されている。なお、Pチャンネル電界効果トランジスタ231、232はNチャンネル電界効果トランジスタ233、234よりも駆動力を大きくすることができる。Pチャンネル電界効果トランジスタ241はNチャンネル電界効果トランジスタ242よりも駆動力を大きくすることができる。例えば、Pチャンネル電界効果トランジスタ221~227、Nチャンネル電界効果トランジスタ233、234、242のゲート幅は1μm、Pチャンネル電界効果トランジスタ241のゲート幅は2μm、Pチャンネル電界効果トランジスタ231のゲート幅は10μm、Pチャンネル電界効果トランジスタ232のゲート幅は20μmに設定することができる。そして、電源配線211、213間の入力電圧VinはPチャンネル電界効果トランジスタ221~227にて順次分圧され、3段目の分圧電圧がPチャンネル電界効果トランジスタ232のゲートに印加され、6段目の分圧電圧がNチャンネル電界効果トランジスタ233、234のゲートに印加される。ここで、入力電圧Vinが定常電圧例えば、3.3Vの場合、Pチャンネル電界効果トランジスタ232のゲート電位がソース電位に対して十分下がらないので、Pチャンネル電界効果トランジスタ232はオフし、Nチャンネル電界効果トランジスタ233、234はオンする。このため、接続点Aの電位がロウレベルになり、Pチャンネル電界効果トランジスタ241がオンすることで、図5に示すように、入力電圧Vinに相当する電圧が出力バッファ240を介して出力電圧Voutとして出力される。一方、入力電圧Vinとして過電圧例えば、5V以上の電圧が入力された場合、Pチャンネル電界効果トランジスタ232のゲート電位がソース電位に対して十分に下がるので、Pチャンネル電界効果トランジスタ232はオンする。この時、Nチャンネル電界効果トランジスタ233、234のゲートには6段目の分圧電圧が入力され、3段目の分圧電圧が入力される場合に比べてゲート電圧が浅くなるとともに、Nチャンネル電界効果トランジスタ233、234はPチャンネル電界効果トランジスタ232に比べて駆動力が小さい。このため、Pチャンネル電界効果トランジスタ232を介して接続点Aの電位を引き上げる作用の方がNチャンネル電界効果トランジスタ233、234を介して接続点Aの電位を引き下げる作用よりも強く働き、接続点Aの電位はハイレベルになる。そして、図5に示すように、接続点Aの電位が出力バッファ240にて反転されることで出力電圧Voutがロウレベルになり、図1のPチャンネル電界効果トランジスタ132のゲートに入力される。これにより、図1の電源配線111、113間に入力された過電圧を検出させることができ、図1のPチャンネル電界効果トランジスタ132をオンさせることが可能となることから、Pチャンネル電界効果トランジスタ131のゲート/ソース電圧を0Vに設定することができる。Pチャンネル電界効果トランジスタ131はゲートはオフ状態となっているのでターンオン電圧が高くなっており、静電保護回路121、122の間のクランプ電圧差VR2-VR1が大きくなったとしてもゲートオフ時のPチャンネル電界効果トランジスタ131のターンオン電圧まではスナップバックを防止することが可能となる。また、ダイオード接続された複数のPチャンネル電界効果トランジスタ221~227を直列接続することにより、基準電圧をきめ細かく設定することが可能となるとともに、スタンバイリークを低減することができる。また、Pチャンネル電界効果トランジスタ231、232およびNチャンネル電界効果トランジスタ233、234は直列接続することにより、スタンバイリークを低減することができる。なお、図4の例では、Pチャンネル電界効果トランジスタ221~227を7段接続する方法について説明したが、NNは3以上の整数段に渡って直列接続されたN個のダイオードを用いるようにしてもよい。また、図4の例では、3段目の分圧電圧に基づいてPチャンネル電界効果トランジスタ232のゲート電圧を制御し、6段目の分圧電圧に基づいてNチャンネル電界効果トランジスタ233、234のゲート電圧を制御する方法について説明したが、直列接続されたN個のダイオードのiiは1以上N-1以下の整数段目の出力に基づいてPチャンネル電界効果トランジスタ232のゲート電圧を制御し、jjはi1以上N以下の整数段目の出力に基づいてNチャンネル電界効果トランジスタ233、234のゲート電圧を制御するようにしてもよい。第2実施形態図6は、第2実施形態に係る電圧変換回路の概略構成を示すブロック図である。図6において、パッド電極301には、第1の電圧V1を伝送する電源配線311が接続され、パッド電極302には、第2の電圧V2を伝送する電源配線312が接続され、パッド電極303には、第3の電圧V3を伝送する電源配線313が接続されている。そして、電源配線311、312間には静電保護回路321が接続され、電源配線311、313間には静電保護回路322が接続されている。ここで、静電保護回路321には、ダイオードD1および静電保護素子E1が設けられている。静電保護回路322には、ダイオードD2、Nチャンネル電界効果トランジスタM1、インバータIV1~IV3、抵抗R1およびコンデンサC1が設けられている。静電保護回路322は公知の手法によって構成されるUSP5239440。そして、Nチャンネル電界効果トランジスタM1は電源配線311、313間に接続されている。また、抵抗R1とコンデンサC1とは直列接続され、このRC直列回路は電源配線311、313間に接続されている。抵抗R1とコンデンサC1との接続点は、インバータIV1~IV3を順次介してNチャンネル電界効果トランジスタM1のゲートに接続されている。また、電源配線312、313間にはPチャンネル電界効果トランジスタ331が接続され、電源配線313とPチャンネル電界効果トランジスタ331のゲートとの間にはPチャンネル電界効果トランジスタ332が接続されている。また、Pチャンネル電界効果トランジスタ331のゲートにはゲート制御回路341が接続され、Pチャンネル電界効果トランジスタ332のゲートにはインバータIV2の出力端子が接続されている。ゲート制御回路341は、第2の電圧V2の検出結果に基づいてPチャンネル電界効果トランジスタ331のゲート電位を制御することができる。そして、Pチャンネル電界効果トランジスタ331を介して第3の電圧V3が降下されることで第2の電圧V2が生成され、電源配線312に印加される。ここで、ゲート制御回路341において電源配線312の電圧が監視され、電源配線312の電圧が第2の電圧V2に一致するようにPチャンネル電界効果トランジスタ331のゲート電位が制御される。また、電源配線311、312間の電圧は静電保護回路321にて監視され、電源配線311、312間に過電圧がかかると、静電保護回路321が動作することにより電源配線311、312間の電圧がクランプ電圧VR1にクランプされる。また、電源配線311、313間の電圧は静電保護回路322にて監視されている。電源配線311に対して電源配線313が昇圧されると、静電保護回路322はその立ち上がりを検出し保護動作を開始し、電源配線311、313間の電圧がクランプ電圧VR2にクランプされる。ここで、静電保護回路322において、第1の電圧V1と第3の電圧V3との電位差が定常状態例えば、3.3Vの場合、インバータIV1の入力電位はハイレベルになる。このため、Nチャンネル電界効果トランジスタM1のゲート電位がロウレベルになり、Nチャンネル電界効果トランジスタM1はオフする。また、インバータIV1の入力電位がハイレベルになると、インバータIV2の出力電位はハイレベルになり、Pチャンネル電界効果トランジスタ332がオフすることで、Pチャンネル電界効果トランジスタ331のゲートは通常動作状態においては静電保護回路322の影響を受けることなく、ゲート制御回路341からの制御信号を受け取るのみとなる。一方、電源配線313に過電圧が入力され、第3の電圧V3が大きくなると、抵抗R1とコンデンサC1で決まる時定数に応じてインバータIV1の入力電位が第3の電圧V3に追従し、その間はインバータIV1の入力電位が電源配線313の電圧より低くなる。このため、インバータIV2の出力電位は電源配線311の電圧と同等の電圧になり、Pチャンネル電界効果トランジスタ332がオンすることで、Pチャンネル電界効果トランジスタ331のゲートとソースの間が短絡される。また、インバータIV2の出力電位が電源配線311の電圧と同等になると、インバータIV3の出力電位は電源配線313の電圧と同等の電圧になり、Nチャンネル電界効果トランジスタM1がオンすることで、電源配線311、313間の電圧がクランプされる。これにより、静電保護回路322の内部電圧に基づいてPチャンネル電界効果トランジスタ332をオン/オフ制御させることができ、図1の異常電圧検出回路142を省略することが可能となることから、チップ面積を削減できる。第3実施形態図7は、第3実施形態に係る電圧変換回路の概略構成を示すブロック図である。図7において、パッド電極401には、第1の電圧V1を伝送する電源配線411が接続され、パッド電極402には、第2の電圧V2を伝送する電源配線412が接続され、パッド電極403には、第3の電圧V3を伝送する電源配線413が接続されている。そして、電源配線411、412間には静電保護回路421が接続され、電源配線411、413間には静電保護回路422が接続されている。ここで、静電保護回路421には、ダイオードD1および静電保護素子E1が設けられ、静電保護回路422には、ダイオードD2および静電保護素子E2が設けられている。また、電源配線412、413間にはNチャンネル電界効果トランジスタ431が接続され、電源配線411とNチャンネル電界効果トランジスタ431のゲートとの間にはNチャンネル電界効果トランジスタ432が接続されている。また、Nチャンネル電界効果トランジスタ431のゲートにはゲート制御回路441が接続され、Nチャンネル電界効果トランジスタ432のゲートには異常電圧検出回路442が接続されている。ゲート制御回路441は、第2の電圧V2の検出結果に基づいてNチャンネル電界効果トランジスタ431のゲート電位を制御することができる。異常電圧検出回路442は、第1の電圧V1と第3の電圧V3との電位差に基づいてNチャンネル電界効果トランジスタ432をオン/オフ制御することができる。そして、Nチャンネル電界効果トランジスタ431を介して第3の電圧V3が降下されることで第2の電圧V2が生成され、電源配線412に印加される。ここで、ゲート制御回路441において電源配線412の電圧が監視され、電源配線412の電圧が第2の電圧V2に一致するようにPチャンネル電界効果トランジスタ431のゲート電位が制御される。また、電源配線411、412間の電圧は静電保護回路421にて監視され、電源配線411、412間に過電圧がかかると、静電保護回路421が動作することにより電源配線411、412間の電圧がクランプ電圧VR1にクランプされる。また、電源配線411、413間の電圧は静電保護回路422にて監視され、電源配線411、413間に過電圧がかかると、静電保護回路422が動作することにより電源配線411、413間の電圧がクランプ電圧VR2にクランプされる。また、電源配線411、413間の電圧は異常電圧検出回路442にて監視される。そして、電源配線411、413間の電圧が参照電圧以下の場合、Nチャンネル電界効果トランジスタ432のゲート電位はロウレベルに維持される。このため、Nチャンネル電界効果トランジスタ432はオフし、Nチャンネル電界効果トランジスタ431のゲートとソースの間が切り離される。一方、電源配線411、413間の電圧が参照電圧を超えると、Nチャンネル電界効果トランジスタ432のゲート電位はハイレベルに維持される。このため、Nチャンネル電界効果トランジスタ432はオンし、Nチャンネル電界効果トランジスタ431のゲートとソースの間が短絡される。なお、異常電圧検出回路442の参照電圧は、定常状態での第3の電圧V3例えば、3.3Vより大きく、Nチャンネル電界効果トランジスタ431のターンオン電圧より小さな値に設定することができる。これにより、レギュレーショントランジスタとしてNチャンネル電界効果トランジスタ431が用いられている場合においても、Nチャンネル電界効果トランジスタ431のターンオン電圧に達する前にNチャンネル電界効果トランジスタ431のゲートとソースの間を短絡させることができ、レイアウト面積の増大を抑制しつつ、Nチャンネル電界効果トランジスタ431のESD耐性を向上させることができる。図8は、図7の異常電圧検出回路の構成例を示す回路図である。図8において、異常電圧検出回路442には、基準電圧生成回路520、過電圧検出回路530および出力バッファ540、550が設けられている。なお、基準電圧生成回路520、過電圧検出回路530および出力バッファ540は、図4の基準電圧生成回路220、過電圧検出回路230、出力バッファ240と同様に構成することができる。ここで、基準電圧生成回路520には、Pチャンネル電界効果トランジスタ521~527が設けられている。過電圧検出回路530には、Pチャンネル電界効果トランジスタ531、532およびNチャンネル電界効果トランジスタ533、534が設けられている。出力バッファ540には、Pチャンネル電界効果トランジスタ541およびNチャンネル電界効果トランジスタ542が設けられている。出力バッファ550は、出力バッファ540の出力を反転させることができる。電源配線511にはパッド電極501が接続され、電源配線513にはパッド電極503が接続されている。また、電源配線511は第1の電圧V1を伝送し、電源配線513は第3の電圧V3を伝送することができる。なお、出力バッファ550は出力バッファ540と同様に構成することができる。そして、出力バッファ550は電源配線511、513間に接続されている。具体的には、出力バッファ550には、Pチャンネル電界効果トランジスタ551およびNチャンネル電界効果トランジスタ552が設けられている。そして、Pチャンネル電界効果トランジスタ551およびNチャンネル電界効果トランジスタ552は直列接続されている。また、Pチャンネル電界効果トランジスタ551のソースは電源配線513に接続され、Nチャンネル電界効果トランジスタ552のソースは電源配線511に接続されている。また、Pチャンネル電界効果トランジスタ551およびNチャンネル電界効果トランジスタ552のゲートは、Pチャンネル電界効果トランジスタ541とNチャンネル電界効果トランジスタ542との接続点Bに接続されている。そして、図4の構成と同様に、出力バッファ540からは出力電圧Voutが出力され、出力電圧Voutが出力バッファ550にて反転されることで出力電圧Voutbが生成される。これにより、電源配線513に過電圧が入力された場合、Nチャンネル電界効果トランジスタ432のゲート電位をハイレベルに設定することができ、Nチャンネル電界効果トランジスタ432をオンさせることができる。このため、レギュレーショントランジスタとしてNチャンネル電界効果トランジスタ431が用いられている場合においても、Nチャンネル電界効果トランジスタ431のゲート-ソース間電圧をゼロとし、ターンオン電圧を高くすることができるため、Nチャンネル電界効果トランジスタ431のスナップバックによる過電流破壊を抑制できる。第4実施形態図9は、第4実施形態に係る電圧変換回路の概略構成を示すブロック図である。図9において、パッド電極601には、第1の電圧V1を伝送する電源配線611が接続され、パッド電極602には、第2の電圧V2を伝送する電源配線612が接続され、パッド電極603には、第3の電圧V3を伝送する電源配線613が接続されている。そして、電源配線611、612間には静電保護回路621が接続され、電源配線611、613間には静電保護回路622が接続されている。なお、静電保護回路621は、図6の静電保護回路321と同様に構成することができる。静電保護回路622は、図6の静電保護回路322と同様に構成することができる。また、電源配線612、613間にはNチャンネル電界効果トランジスタ631が接続され、電源配線613とPチャンネル電界効果トランジスタ631のゲートとの間にはNチャンネル電界効果トランジスタ632が接続されている。また、Nチャンネル電界効果トランジスタ631のゲートにはゲート制御回路641が接続され、Nチャンネル電界効果トランジスタ632のゲートにはインバータIV2の出力端子が接続されている。ゲート制御回路641は、第2の電圧V3の検出結果に基づいてNチャンネル電界効果トランジスタ631のゲート電位を制御することができる。そして、Nチャンネル電界効果トランジスタ631を介して第3の電圧V3が降下されることで第2の電圧V2が生成され、電源配線612に印加される。ここで、ゲート制御回路641において電源配線612の電圧が監視され、電源配線612の電圧が第2の電圧V2に一致するようにNチャンネル電界効果トランジスタ631のゲート電位が制御される。また、電源配線611、612間の電圧は静電保護回路621にて監視され、電源配線611、612間に過電圧がかかると、静電保護回路621が動作することにより電源配線611、612間の電圧がクランプ電圧VR1にクランプされる。また、電源配線611、613間の電圧は静電保護回路622にて監視され、電源配線611、613間に過電圧がかかると、静電保護回路622が動作することにより電源配線611、613間の電圧がクランプ電圧VR2にクランプされる。ここで、静電保護回路622において、第1の電圧V1と第3の電圧V3との電位差が定常状態例えば、3.3Vの場合、インバータIV1の入力電位はハイレベルになる。このため、Nチャンネル電界効果トランジスタM1のゲート電位がロウレベルになり、Nチャンネル電界効果トランジスタM1はオフする。また、インバータIV1の入力電位がハイレベルになると、インバータIV3の出力電位はロウレベルになり、Nチャンネル電界効果トランジスタ632がオフすることで、Nチャンネル電界効果トランジスタ631のゲートとソースの間が切り離される。一方、電源配線613に過電圧が入力され、第3の電圧V3が大きくなると、抵抗R1とコンデンサC1で決まる時定数に応じてインバータIV1の入力電位が第3の電圧V3に追従し、その間はインバータIV1の入力電位が電源配線613の電圧より低くなる。このため、インバータIV3の出力電位は電源配線611の電圧と同等の電圧となり、Nチャンネル電界効果トランジスタ632がオンすることで、Nチャンネル電界効果トランジスタ631のゲートとソースの間が短絡される。また、インバータIV3の出力電位が電源配線611の電圧と同等の電圧となると、Nチャンネル電界効果トランジスタM1がオンすることで、電源配線611、613間の電圧がクランプされる。これにより、静電保護回路622の内部電圧に基づいてNチャンネル電界効果トランジスタ632をオン/オフ制御させることができ、図7の異常電圧検出回路442を省略することが可能となることから、チップ面積を削減できる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。