"化合物半導体において、絶縁膜上に形成する単結晶化合物半導体層の格子定数と近いSi基板、SiC基板、Ge基板など材料をベース基板として絶縁膜層を介して単結晶化合物半導体層を有することを特徴とした素子基板を用いて、或いはこの基板の絶縁膜層の上に形成する単結晶化合物半導体層にトレンチを形成してそのトレンチが絶縁膜層まで到達しそのトレンチ部分に絶縁膜を形成して単結晶化合物半導体層を一個或いは複数個の絶縁分離形状とした素子基板を用いて、単結晶化合物半導体層に形成されたP型半導体、N型半導体の組み合わせの半導体素子からなり、基板面と並行方向で逆バイアスのかかるPN接合面において、PN接合面には絶縁膜、或いはベース基板により電界強度が緩和されて印加されるようにした素子構造を特徴とする半導体装置。請求項1において、化合物半導体層に形成されたP型半導体、N型半導体の組み合わせの半導体素子からなり、基板面と並行方向で逆バイアスのかかるPN接合面において、PN接合面には絶縁膜、或いはベース基板により電界強度が緩和されて印加されるようにした素子構造であり、ベース基板に素子が動作する電源系の電圧とは逆の極性の電圧を印加して電界緩和を大きくして、素子全体の印加電圧が高い値であっても、基板面と並行方向で逆バイアスのかかるPN接合面には存在する縦方向の結晶欠陥による欠陥降伏電圧より低くなるように電界緩和されるような構成とされた半導体素子。請求項1において、単結晶化合物半導体層に形成されたP型半導体、N型半導体の組み合わせからなる半導体素子において、ベース基板面と並行方向で逆バイアスのかかるPN接合面において、PN接合面には絶縁膜層、或いはベース基板により電界強度が緩和されて印加されるようにした素子構造を持つ半導体素子において、素子全体の印加電圧がPN接合の真性降伏電圧より決まるような高い値であっても、ベース基板面と並行方向で逆バイアスのかかるPN接合面には縦方向の結晶欠陥による欠陥降伏電圧より低くなるように電界緩和された構造を特徴とする半導体装置。請求項1,2、3において、逆の極性の電圧を印加する手段としてSiC部の回路により形成することを特徴とする半導体素子。請求項1、2、3、4において素子基板作成方法として、単結晶化合物半導体層のもととなる種単結晶化合物半導体基板の表面層に水素などのイオンを注入しスマートカット層を形成した種単結晶化合物半導体基板の表面とベース基板となるSi或いは化合物半導体の表面とを絶縁膜を介して貼り合わせ、その後スマートカット層において劈開せしめ種単結晶化合物半導体基板を除去した後、ベース基板の上の絶縁膜層に残った単結晶化合物半導体層を研磨して作成すること特徴とする素子基板とそれを用いた半導体装置。請求項1、2、3、4において素子基板作成方法として、単結晶化合物半導体層のもととなる種単結晶化合物半導体基板の表面層に水素などのイオンを注入しスマートカット層を形成した種単結晶化合物半導体基板の表面とベース基板となるSi或いは化合物半導体の表面とを絶縁膜を介して貼り合わせ、その後スマートカット層において劈開せしめ種単結晶化合物半導体基板を除去した後、ベース基板の上の絶縁膜の上に残った単結晶化合物半導体層に同じ単結晶化合物半導体を成長させて形成することを特徴とした素子基板とそれを用いた半導体装置。請求項5,6において、絶縁膜を介して貼り合わせる手法として、種単結晶化合物半導体基板とベース基板の双方、或いはいずれかの一方に、予め絶縁物を設けておいて活性化処理により貼り合わせることを特徴とする素子基板とそれを用いた半導体装置。本発明が解決しようとしている課題は、結晶欠陥があってもそれがリーク電流につながらない状態を作り、パワー素子の実用化を図るものである。その着眼点は実動作時に逆バイアスのかかるPN接合で結晶欠陥と垂直方向のPN接合面の電界を緩和して結晶欠陥があってもリーク電流につながらない構造を創出することである。その構造が実現できれば、化合物半導体のパワー素子の実用化に大きな可能性を生み出すことになる。本発明の構成は、図4、図5の考察に基づく絶縁膜上に形成する単結晶SiC層に形成するMOSFETの実用化と、絶縁膜による電界緩和によるMOSFETのリーク電流の低減構造の実用化と、絶縁膜上に単結晶SiC膜を形成する手法の開発にある。本発明の要点は、絶縁膜上に形成されたMOSFETのPウエルなどのPN接合面に印加される電界強度をシリコン酸化膜経由で印加される基板電圧により緩和させ、その部位の電界により結晶欠陥に沿って発生する結晶欠陥リーク電流を減少させるという構造を実現するものである。酸化膜の下のベース基板の電位をドレイン電位に対してできる限り逆方向に大きくすることにより緩和効果を大きくするものである。すなわち、図4に示すNチャンネルMOSFETがオフの場合にはソースが接地電位でありドレインがプラス数百ボルトの電位である実用状態において、ベース基板にマイナス100ボルト程度以下の電圧を加えることにより電界緩和を大きくするものである。この様なマイナス電圧を印加する為の電源は外部にて形成して印加することもできるし、本発明の様にSiC基板に形成した回路により自己の素子の組み合わせにて形成することもできる。後者の様に自己の素子内にて形成できれば自立型の画期的なリーク電流の低減手段となる。このような絶縁分離構造の為の素子基板としては、Siなどからなるベース基板の上の酸化膜の上のSiC膜が酸化膜とPN接合面の空乏層で電界緩和ができる厚さであり、SiC膜をできるだけ厚くすることがオン抵抗を小さくする為に好ましい。高電圧駆動の横型素子では、その耐圧を保持するために、PNの距離が必要になるが、単に寄生で発生する部位のPN接合の距離はデッドスペースとして無駄となる。この部分をトレンチ酸化膜により絶縁分離構造とすることによりデッドスペースを少なくすることができ面積当たりのオン抵抗の低減を実現することができる。このような構造の素子基板の作成方法としては、まずは結晶欠陥の少ない種基板を作成し、これを用いて約1μmの厚さのSiC層をスマートカット技術によりベース基板の上のシリコン酸化膜の上に形成することである。Siで実用化が始まっているスマートカット技術と貼り合わせ技術をSiC基板に適用するものである。厚いSiC層の形成には、スマートカットで薄いSiC層をベース基板のシリコン酸化膜上に形成した素子基板のSiC面にSiC膜を成長させることで可能である。また、SiC基板にPN接合を形成するにあたってはSiC層に形成するP型層、N型層は活性化のためには1600°C程度の高温度処理が必要であること、接合の深さは熱拡散では不純物は殆ど拡散しないため、イオン注入の深さで決まる1ミクロン程度であるという制約がある。ベース基板がSiの場合には、活性化の温度はSiの溶融温度である1200°C程度に制限されるため、低温度で活性できる不純物を選択することが必要になる。コンタクト抵抗などの低減に制約があるが、用途次第では利用可能である。一方、シリコンの融点或いはシリコン酸化膜の融点を越えるような温度で活性化が必要な不純物に対してはベース基板にポリSiCを用いて、さらに必要に応じて絶縁膜としてシリコン酸化膜の代わりにアルミナを用いることにより1600°C以上での活性化処理が可能となる。このように必要なコンタクト抵抗により、活性化温度とベース基板材料を選択することができる。コンタクト抵抗を小さくする場合にはアルミやリンを用いて高温度で活性化できるようなポリSiCをベース基板として選び、コンタクト抵抗が多少大きくても良い場合には、ボロンやリンを用いることにより1200°C程度の温度で活性化できるようなSiをベース基板として選ぶことができる。この様に素子基板はSi基板において実用化されて実績のある基板の貼り合わせ技術、トレンチ技術、実用化が始まっているスマートカット技術などをSiCへ転用をすることにより可能となる。酸化膜分離構造についてはSiC膜をトレンチエッチング技術により溝を作りSiCを除去し、トレンチ溝の底にシリコン酸化膜を露出させ、そのトレンチ溝にシリコン酸化膜を充填することによりSiC膜がシリコン酸化膜で周囲、底面を囲われた状態を作ることができる。そこにMOSFETなどの素子を形成することにより、個々の素子が完全分離となり複数の高電圧素子を組み合わせて集積回路を形成することができる。その集積回路を用いてベース基板に逆方向電位を自己素子内に形成することができることも画期的な手段である。高電圧駆動に適したSiC基板の実用化の期待は大きい、これまで縦方向の結晶欠陥が大きくその影響を排除することができなくて結晶欠陥の低減が課題となっている。結晶欠陥を減らすために素子基板の作成工程が複雑になり、コストアップの要因となっている。本発明によるMOSFETのPN接合にかかる電界を緩和する構造、特にベース基板電位を使用する電圧系とは逆の方向の電位とすることにより緩和をさせる手法と、それを実現する手段として横型素子とベース基板に絶縁膜を介してSiC層を形成し酸化膜分離によりSiC面積の有効利用を図った高電圧駆動素子基板と素子構造は、製造方法も簡素である。図6に本発明の実施例としてSi基板上にシリコン酸化膜を介して形成された厚い単結晶SiC膜38にMOSFETを形成した構造を示す。図4-bの構造においてPウエルの下面にN-層とシリコン酸化膜層4とベース基板5が存在する構造である。また、図においてトレンチ酸化膜52により絶縁分離されたSiC膜上にMOSFETを形成した事例を示す。横方向の周囲がトレンチ酸化膜52により絶縁分離されている構造である。事例ではSiC膜38の厚さは10μmでありソースN層65、ドレインN層66の深さは0.5μm、チャンネル部となるPウエル58の深さは1μm、トレンチ幅は1μmである。この様な構造においてMOSFETのオフ時にドレインに負荷電圧が印加される時、すなわちPN接合に逆バイアスがかかる時には、Pウエル58の下のN-層において、PN逆バイアスによる空乏層と酸化膜からの電界による空乏層との相乗効果により電界緩和が発生する。その為に縦方向の結晶欠陥が存在しても結晶欠陥に印加される電圧が緩和されて図5で開示した結晶欠陥降伏電圧Va点には到達しにくいために、高い負荷電圧になるまでリーク電流とはならない構造とすることができる。すなわち、図5-bのVa電圧が高電圧側へシフトする。本発明では、ベース基板に負荷電圧とは逆方向の電圧を印加して、該Pウエル58の下のN-層における電界緩和をさらに大きくするものである。図7-aにおいて、電界緩和の状況を示す。Pウエル58へはドレインからの電界が、いろいろなルートで印加されるが、Pウエル58の下には酸化膜からの電界で緩和される。SOISiConInsulator構造における電界緩和の状況を図7-bにおいて示す。b1の従来型構造においてはPウエルの下にはドレインからの電界が回り込み、高い電界の領域が存在する。SOI構造においてはb2の様に、Pウエル下の空欠乏層はPウエルと酸化膜で挟まれて、Pウエル下から押出されて緩和されるようになる。図では、ソースN層65、ドレインN層66が05μm、チャンネル部Pウエル層58が1μmとなっている。酸化膜上が全て10μm厚のN-層59からなっている。PN接合面は存在するが、その下の酸化膜とベース基板面からの電界の影響で空乏層が大きくなるという特徴を生み出すことができる。シミュレーション図においてこの領域の空乏層が広がっている様子が分かる。これにより電界強度が弱まり結晶欠陥降伏電圧に至りにくくなっている。b3において、ベース基板に負電圧を印加することによりPウエル下の電界はさらに弱まり基板面の垂直な結晶欠陥105が存在しても、結晶欠陥に沿って流れる欠陥電流にはらない状態となる。理想的には、図5-bのVa点が高電圧側へシフトして、Vb電圧と同じになることである。図8において図5-bと同様な図が8-aであり、ベース基板の電位を負の電位とすることによりVa電圧がより高電圧側にシフトする様子を示している。図8-bにその実際の値を示す。ベース基板電位に-200ボルトを印加することにより、Va点は300Vとなり、結晶欠陥電流の発生が大きく抑制できることを示している。また、図8-cにおいてその様な負の電圧を簡素に形成する手段を示している。接地電位であるソース電位160を基準として、SiC素子内にて作った自己発振の100kHzの図c-1に示す電圧波形を電圧印加点161に与え、コンデンサ150経由で負電圧バイアス点162に供給する。負電圧バイアス点の電位はソース電位160に接続されたダイオード151によりクランプされて負電圧バイアス点162に図c-2で示す負電圧のパルス信号を与え、ダイオード152によりVsub点163に安定した負電圧を形成する手段である。Vsub点163は寄生コンデンサ153の容量が大きくコンデンサ150経由で与えられる印加電圧が平滑される。Vsub点163はSiC素子のベース基板であるが、全ての素子とは酸化膜分離構造となっており、リーク電流は無いため、自己発振の振幅電圧であるΔVに近い値の負電圧が発生する。ここで必要な発振回路、ダイオード、コンデンサなどを酸化膜分離したSiC内にて形成することができる。図6、図7、図8においてはNチャンネルMOSFETの事例を示したが、PチャンネルMOSFETも同様な考え方で形成できることは容易に理解できる。また、図10に示した絶縁分離されたSiC層にはMOSFETのみならず、ダイオードやバイポーラ素子も可能である。これらにより絶縁分離されたSiC素子の組み合わせによる集積回路を形成することができる。図9において厚い単結晶SiC膜をシリコン酸化膜の上に形成する素子基板の作成手順を示す。図9-aは結晶欠陥をできるだけ少なくした種SiC基板8である。図9-bはSi基板5にシリコン酸化膜4を形成したベース基板の断面図である。図9-cは合う9-aの種SiC基板8の表面から水素イオンを約1μmの深さイオン注入した状態を示している。これは後にこの水素イオンの注入層の界面でSiC基板を分離するためのものであり、近年普及してきたスマートカットと呼ばれているウエーハの薄膜剥離の手法である。この水素イオンが高濃度の層がSiCの薄い膜と種SiC基板とを分離する劈開面であり本発明ではスマートカット面34と称する。この図9-cの状態の表面と図9-bのSi基板5に形成したシリコン酸化膜4の表面を貼りあわせた状態が図9-dである。SiC基板は内部の欠陥密度の差などにより反っている為に、平坦化ステージ20を使用するなどの平坦化処理が必要である。反りの大きさによっては平坦化ステージに素子基板を置き、吸引孔21からの吸引では力不足の場合もある。その場合は、図の上から加圧して平坦化を図ることも必要である。貼りあわせの後に貼りあわせたウエーハを約500°Cにすることにより先に注入した水素イオンが集中している層であるスマートカット層34において貼り合わせた基板が劈開し、図9-eと種SiC基板8に分離される。図9-eは種SiC基板の表層の薄いSiC膜35がスマートカットによりベース基板であるSi基板5の上のシリコン酸化膜4の上に移された状態を示している。図9-eの基板は、表面をCMPケミカルメカニカルポリッシングなどにより結晶欠陥層の除去、表層を平坦化して、その上にSiC層を積層する。SiC層を厚くした状態が図9-fである。図9-eの段階では1μmの厚さであったSiC層がこの図の状態では10μmと厚くなっている。P型層、N型層の活性化は基板がシリコンの場合には、SiCの表面だけを高温度にしてベースとなるSi基板は強制液冷をする手法で活性化することができる。或いはSiの融点以下で活性化できる不純物材料を選ぶことにより活性化することができる。また、Siの融点を上回る様な高温度で活性化したい場合には、ベース基板としてポリSiC基板やサファイア基板を用いることができる。図9-dからスマートカット技術により分離した種SiC基板8は再生ができる。すなわちCMPケミカルメカニカルポリッシングした後に図9-aとして再利用することができる。また、薄くなれば種SiC基板8にSiCをエピタキシャル成長をさせて厚さを増やすことができる。結晶欠陥の少ない種結晶基板の上へのSiC膜の成長であり、成長したSiC基板はさらに結晶欠陥が少なくできることは周知の事実である。このように結晶欠陥の少ない種結晶を再利用することができるのが本手法の特徴でもある。図9の事例においては、シリコン酸化膜を介してSi基板5と種SiC基板8との貼り合わせをSi基板上にシリコン酸化膜を形成した後に貼り合わせたが、このほか、シリコン酸化膜をSiC基板に形成して、Si基板と貼り合わせることも可能であり、また、シリコン酸化膜をSiC基板に形成して、Si基板にもシリコン酸化膜を形成して、そのシリコン酸化膜同士を貼り合わせることも可能である。図9の事例においては、シリコン酸化膜を介してSi基板1を素子基板のベース基板として用いる事例を示したが、ベース基板としてはポリSiC基板も低コスト基板として使用可能である。図9の説明の中でSi基板をポリSiC基板と置き換えるだけで同様である。ポリSiCをベース基板として用いる場合には、種SiCと貼り合わせ、スマートカットで単結晶化合物半導体膜をポリSiCベース基板の上の酸化膜の上に形成した後の最高保持温度はSi材料で制約されることは無いためP型半導体層、N型半導体層の形成と活性化処理は図9-fの状態で高温度で行うことも可能となる。また、図9の事例においては、絶縁物としてはシリコン酸化膜を用いる事例を説明したが、アルミナの様な融点の高い材料を使用することも可能である。このベース基板としてポリSiCを用いる場合には特に有効であり、貼り合わせの後に高温度で活性化処理を行うことができる。図9ではスマートカットした薄いSiC層35に厚いSiC層38を積層する手法を示したが、その厚みの制限は無い。一方で水素イオンを注入してスマートカットできる厚さの限界は加速エネルギーの限界から10μm弱である。従って、必要なSiCの厚さによりスマートカット手法だけでSiC膜を形成するのか、図9の手法を選ぶのかを選択することができる。図10において、SiC膜部に複数個のMOSFETなどの素子を形成するため、素子を形成する周囲を酸化膜で囲うことにより周囲と底面とを全てシリコン酸化膜で囲う構造を形成する手順を示す。これは素子を形成する周囲のSiCをトレンチエッチング技術で除去し、トレンチ溝を形成して、そのトレンチ溝の部分にシリコン酸化膜を充填することにより実現するものである。図10-aは、図9-fで示したSi基板5の上のシリコン酸化膜4の上の厚いSiC膜38を示している。種SiC結晶基板から貼り合わせで移した薄いSiC膜35はそこへ成長させた厚いSiC膜と同質であるため図10における表示は厚いSiC膜38だけとしている。図10-bは、この状態にトレンチを作成するためのレジストマスク50を形成した状態を示す。図10-cはトレンチエッチングで厚いSiC膜38を溝状にエッチングしてトレンチ溝51を形成した状態を表す。トレンチ部では下地のシリコン酸化膜が露出している。図10-dは、レジストマスク50を剥離し、その後トレンチ溝51にシリコン酸化膜を充填してトレンチ酸化膜52を形成して、その後、表面を研磨して平坦にした状態を示している。この一連のトレンチ形成、シリコン酸化膜充填、平坦化処理は公知の手順である。これはSi基板上のシリコン酸化膜上のSi膜では実用化されている手法である。これによりSiC膜がシリコン酸化膜で周囲、底面を囲われて絶縁分離された状態となる。図10-eはこの基板上にMOSFETを形成した事例である。MOSFETの詳細構造は図6にて示す。このようにして個々の素子が酸化膜で完全に絶縁分離された素子を形成するこができる。これにより、複数個のMOSトランジスタが絶縁分離された状態となり、SiC膜に集積回路を形成することができる画期的な構造とすることが可能である。図9、10の事例においては、シリコン酸化膜を介してSi基板5を素子基板のベース基板として用いる事例を示したが、ベース基板としてはポリSiC基板も低コスト基板として使用可能である。図9,10の説明の中でSi基板をポリSiC基板と置き換えるだけで同様である。ポリSiCをベース基板として用いる場合には、種SiC基板と貼り合わせ、スマートカットで単結晶化合物半導体膜をポリSiCのベース基板の上の酸化膜の上に形成した後の最高保持温度はSi材料で制約されることは無いため、図9-cで述べたP型半導体層、N型半導体層の形成と活性化処理は、図10-eの状態で高温度で行うことが可能となる。図9,10の事例においては、絶縁物としてはシリコン酸化膜を用いる事例を説明したが、アルミナの様な融点の高い材料を使用することも可能である。トレンチ部の絶縁物としてもシリコン酸化膜のみならずアルミナやその他の絶縁物を使用することも可能である。これらはベース基板としてポリSiC基板を用いる場合には特に有効であり、貼り合わせの後に高温度で活性化処理を行うことができる。以上の図6~10の事例では単結晶化合物半導体としてSiCを事例に説明したがGaNなど他の化合物半導体においても同様である。また基板としてはSiやSiCの他にGeなど格子定数が化合物半導体に近い材料の使用も可能であり、サファイア基板のような絶縁基板の使用も可能である。"