ヘテロ接合を有するGaN系積層体上にシリコン窒化膜を含む保護膜またはシリコン窒化膜からなる保護膜を形成し、上記保護膜を熱処理し、上記保護膜および上記GaN系積層体のうちの少なくとも上記保護膜の予め定められた領域をエッチングで除去して上記GaN系積層体のオーミック電極形成領域を露出させ、上記GaN系積層体のオーミック電極形成領域にTiAlまたはHfAlを含む電極を形成し、上記電極を熱処理してオーミック電極にすることを特徴とするGaN系半導体素子の製造方法。請求項1に記載のGaN系半導体素子の製造方法において、上記保護膜は、上記GaN系積層体上に形成された下層シリコン窒化膜と、上記下層シリコン窒化膜上に形成された上層シリコン窒化膜と、上記上層シリコン窒化膜上に形成されたSiO2膜またはAl2O3膜とを有し、上記上層シリコン窒化膜は、ストイキオメトリなシリコン窒化膜であることを特徴とするGaN系半導体素子の製造方法。請求項1または2に記載のGaN系半導体素子の製造方法において、上記電極を熱処理する温度を、上記保護膜を熱処理する温度よりも低くしたことを特徴とするGaN系半導体素子の製造方法。ところで、本発明者らは、先述の従来例では、ソースドレイン電極を形成してから電流コラプスを抑制するためのSiN絶縁膜を形成し、この状態で熱処理を行なうと、電極メタルが上記SiN絶縁膜に拡散して、上記SiN絶縁膜を経由するリーク電流の原因になるという問題を発見した。従来は、電極が形成された状態で電流コラプスを抑制するSiN絶縁膜を熱処理する際にSiN絶縁膜に電極メタルが拡散するという現象が気づかれていなかった。本発明者が、この現象を初めて発見したのである。そこで、この発明の課題は、電極メタルがSiN絶縁膜に拡散することを抑制でき、電流コラプスの抑制とリーク電流の低減とを両立できるGaN系半導体素子の製造方法を提供することにある。本発明は、電極が形成された状態で電流コラプスを抑制するシリコン窒化膜を熱処理する際に上記シリコン窒化膜に電極メタルが拡散するという現象が本発明者らにより発見されたことに基づいて創出されたものである。本発明者らは、シリコン窒化膜を成膜して熱処理した後に、電極を形成して熱処理し、オーミック電極を形成することが、熱処理の工程が増えるけれども、電極メタルがシリコン窒化膜へ拡散することを抑制するのに有効であり、上記シリコン窒化膜を経由するリーク電流を低減できることを見出した。すなわち、この発明のGaN系半導体素子の製造方法は、ヘテロ接合を有するGaN系積層体上にシリコン窒化膜を含む保護膜またはシリコン窒化膜からなる保護膜を形成し、上記保護膜を熱処理し、上記保護膜および上記GaN系積層体のうちの少なくとも上記保護膜の予め定められた領域をエッチングで除去して上記GaN系積層体のオーミック電極形成領域を露出させ、上記GaN系積層体のオーミック電極形成領域にTiAlまたはHfAlを含む電極を形成し、上記電極を熱処理してオーミック電極にすることを特徴としている。この発明のGaN系半導体素子の製造方法によれば、上記GaN系積層体上に上記シリコン窒化膜を含む保護膜またはシリコン窒化膜からなる保護膜を形成し、この電流コラプスを抑制するための保護膜を熱処理により改質してから、電極をGaN系積層体上に形成し、上記電極を熱処理してオーミック電極にする。このように、上記電流コラプスを抑制するための保護膜を成膜し熱処理してから、オーミック電極を形成することによって、上記電極の熱処理時に電極メタルが上記保護膜に拡散することが抑制され、上記保護膜を経由するリーク電流を低減できることが判明した。よって、この発明によれば、上記保護膜によって電流コラプスを抑制できるだけでなく、上記保護膜を経由するリーク電流も低減できるGaN系半導体素子を製造できる。ここで、再度述べると、電流コラプスとは、GaN系半導体素子において、特に、問題になっているもので、低電圧動作でのトランジスタのオン抵抗と比べて、高電圧動作でのトランジスタのオン抵抗が著しく高くなってしまう現象である。また、一実施形態のGaN系半導体素子の製造方法では、上記保護膜は、上記GaN系積層体上に形成された下層シリコン窒化膜と、上記下層シリコン窒化膜上に形成された上層シリコン窒化膜と、上記上層シリコン窒化膜上に形成されたSiO2膜またはAl2O3膜とを有し、上記上層シリコン窒化膜は、ストイキオメトリなシリコン窒化膜である。この実施形態のGaN系半導体素子の製造方法によれば、上層シリコン窒化膜がストイキオメトリであると共に上記上層シリコン窒化膜上にSiO2膜またはAl2O3膜を形成したことで、上記電極の熱処理時に上記保護膜の上層および下層シリコン窒化膜へ電極メタルが拡散することを抑制でき、上記保護膜を経由するリーク電流をさらに低減できる。ここで、上記ストイキオメトリなシリコン窒化膜とは、SiとNが3:4の組成であることを意味している。また、一実施形態のGaN系半導体素子の製造方法では、上記電極を熱処理する温度を、上記保護膜を熱処理する温度よりも低くした。この実施形態のGaN系半導体素子の製造方法によれば、上記電極を熱処理する際に、上記保護膜へ電極メタルが拡散することを抑制でき、上記保護膜を経由するリーク電流をさらに低減できる。この発明のGaN系半導体素子の製造方法によれば、上記シリコン窒化膜を含む保護膜またはシリコン窒化膜からなる保護膜を成膜し熱処理した後に、オーミック電極を形成することによって、電極メタルが保護膜に拡散することが抑制され、上記保護膜を経由するリーク電流を低減できるので、電流コラプスの抑制とリーク電流の低減とを両立できるGaN系半導体素子を製造できる。以下、この発明を図示の実施の形態により詳細に説明する。図1~図5は、この発明の第1実施形態であるGaN系HFETの製造方法の工程を順に示す断面図である。まず、図1に示すように、Si基板1上に、MOCVD法を用いて、アンドープAlGaNバッファ層2、アンドープGaNチャネル層3、アンドープAlGaNバリア層4、を順に形成する。このAlGaNバッファ層2とGaNチャネル層3とAlGaNバリア層4がGaN系積層体5を構成している。図1において、符号6は、AlGaNバリア層4とGaNチャネル層3との界面に形成される2次元電子ガスを示している。次に、図2に示すように、上記AlGaNバリア層4上に、プラズマCVD法を用いて、シリコン窒化膜であるSiN保護膜7を形成する。このSiN保護膜7の成長温度は、一例として、225°Cとしたが、200°C~400°Cの範囲で設定してもよい。また、上記SiN保護膜7の膜厚は、一例として、150nmとしたが、20nm~250nmの範囲で設定してもよい。また、一例として、上記プラズマCVD法によりSiN保護膜7を形成する際のガス流量比は、N2/NH3/SiH4=300sccm/40sccm/35sccmとした。これにより、ストイキオメトリなシリコン窒化膜よりもシリコンSiの比率の大きなSiN保護膜7を形成できる。このSiN保護膜7によれば、ストイキオメトリなシリコン窒化膜に比べて、電流コラプスをより抑制できる。また、例えば、SiN保護膜7のSiとNとの組成比Si:N=11~1.9:1にすると、Si:N=075:1のストイキオメトリなシリコン窒化膜よりも電流コラプスの抑制に有効である。次に、上記SiN保護膜7上にフォトレジスト層を形成し、露光現像することにより、上記フォトレジスト層に開口を形成し、上記開口を形成したフォトレジスト層をマスクとして、ドライエッチングを行なう。これにより、図3に示すように、上記SiN保護膜7に開口1011を形成すると共に上記AlGaNバリア層4からGaNチャネル層3まで達するリセス1213を形成する。このリセス1213がオーミック電極形成領域をなす。なお、上記リセス1213の形成方法は、上記に限らず、例えば、フォトレジスト層をマスクとして、上記開口1011を形成する領域のSiN保護膜7をウェットエッチングで除去したのち、AlGaNバリア層4およびGaNチャネル層3をドライエッチングすることにより、リセス1213を形成してもよい。次に、上記SiN保護膜7を熱処理する。この熱処理は、例えば、窒素雰囲気で500°Cで5分間とした。また、上記熱処理の温度は、一例として、500°C~700°Cの範囲で設定してもよい。次に、フォトリソグラフィにより、ソース電極ドレイン電極を形成すべき領域が開口したフォトレジストを形成し、このフォトレジスト上にTiAlを順に蒸着し、リフトオフにより、図4に示すように、リセス1213と開口1011を埋めると共にSiN保護膜7上に重なる領域を有するようにソース電極ドレイン電極となるTiAl電極1516を形成する。このTiAl電極1516は、Ti層Al層が順に積層された積層構造の電極である。次に、上記電極1516を、熱処理してオーミック電極にし、ソース電極15ドレイン電極16とする。この熱処理の条件は、一例として500°Cで30分としたが、上記熱処理の条件は、これに限らず、例えば、上記熱処理温度を、400°C~600°Cの範囲内で設定してもよい。次に、図5に示すように、フォトリソグラフィによりフォトレジストによるマスクを形成してエッチングすることで、上記SiN保護膜7のゲート電極を形成すべき領域を除去して開口20を形成する。その後、開口20を埋めるように、TiNを全面スパッタし、フォトリソグラフィでゲート電極を形成すべき電極形成領域にレジストパターンを形成し、このレジストパターンをマスクとして、ドライエッチングまたはウエットエッチングを行なって、上記電極形成領域以外のTiN膜を除去して、ゲート電極18となるTiN電極を形成する。ゲート電極18の直下には、アンドープAlGaNバリア層4が位置しており、ゲート電極18とアンドープAlGaNバリア層4との接合は、ショットキー接合となる。このように、この第1実施形態のGaN系HFETの製造方法によれば、上記GaN系積層体5上にSiN保護膜7を形成し、このSiN保護膜7を熱処理により改質してから、TiAl電極1516をGaN系積層体5上に形成し、上記TiAl電極1516を熱処理してオーミック電極としてのソース電極15ドレイン電極16とする。本発明者らは、SiN保護膜7を成膜して熱処理した後に、上記TiAl電極1516を形成し熱処理して、オーミック電極としてソース電極15ドレイン電極16を形成することによって、電極メタルがSiN保護膜7に拡散することを抑制できて、上記SiN保護膜7を経由するリーク電流を低減できることを見出した。したがって、この実施形態の製造方法によれば、上記SiN保護膜7による電流コラプスの抑制と上記SiN保護膜7を経由するリーク電流の低減とを両立できるGaN系HFETを製造できる。ここで、電流コラプスとは、GaN系半導体素子において、特に、問題になっているもので、低電圧動作でのトランジスタのオン抵抗と比べて高電圧動作でのトランジスタのオン抵抗が高くなってしまう現象である。図7は、本実施形態によって作製したGaN系HFETの歩留りと比較例によって作製したGaN系HFETの歩留りとを比較するグラフである。本実施形態では、上述の如く、SiN保護膜7を形成し熱処理した後に、上記TiAl電極1516を熱処理するものである。これに対して、上記比較例では、図4に示すTiAl電極1516をGaN系積層体5上に形成する前にはSiN保護膜7を熱処理しないで、TiAl電極1516の熱処理を上記SiN保護膜7の熱処理と兼用している。そして、上記歩留りを求めるために、本実施形態により10個のサンプルを作製するとともに、上記比較例により10個のサンプルを作製した。そして、各サンプルについて、ゲート電圧Vgを-10とし、ドレイン電圧Vdおよびソース電圧Vsを0として、ゲートリーク電流を計測して、このゲートリーク電流が1×10-5以内である場合に合格と判定し、ゲートリーク電流が1×10-5を超えたときに不合格と判定した。なお、このゲートリーク電流の測定は、常温にて行なった。図7に示すように、本実施形態で作製したGaN系HFETの歩留りは100であるのに対して、上記比較例で作製したGaN系HFETの歩留りは40であり、本実施形態による歩留りの向上が明らかであった。次に、図9~図13は、この発明の第2実施形態であるGaN系HFETの製造方法の工程を順に示す断面図である。まず、図9に示すように、Si基板71上に、MOCVD法を用いて、アンドープAlGaNバッファ層72、アンドープGaNチャネル層73、アンドープAlGaNバリア層74、を順に形成する。このAlGaNバッファ層72とGaNチャネル層73とAlGaNバリア層74がGaN系積層体75を構成している。図9において、符号76は、AlGaNバリア層74とGaNチャネル層73との界面に形成される2次元電子ガスを示している。この第2実施形態で作製するGaN系積層体75が、前述の第1実施形態で作製するGaN系積層体5と異なる点は、上記AlGaNバリア層74の厚さを、第1実施形態のAlGaNバリア層4の厚さよりも薄く、例えば10nmとした点である。これにより、前述の第1実施形態のようなリセス1213を形成することなく、後述する電極8586をオーミックコンタクト可能にしている。次に、図10に示すように、上記AlGaNバリア層74上に、プラズマCVD法を用いて、シリコン窒化膜であるSiN保護膜77を形成する。このSiN保護膜77の成長温度は、一例として、225°Cとしたが、200°C~400°Cの範囲で設定してもよい。また、上記SiN保護膜77の膜厚は、一例として、150nmとしたが、20nm~250nmの範囲で設定してもよい。一例として、上記プラズマCVD法によりSiN保護膜77を形成する際のガス流量比は、N2/NH3/SiH4=300sccm/40sccm/35sccmとした。これにより、ストイキオメトリなシリコン窒化膜よりもシリコンSiの比率の大きなSiN保護膜77を形成でき、電流コラプスの抑制効果を向上できる。次に、上記SiN保護膜77上にフォトレジスト層を形成し、露光現像することにより、上記フォトレジスト層に開口を形成し、上記開口を形成したフォトレジスト層をマスクとして、ウエットエッチングを行なう。これにより、図11に示すように、上記SiN保護膜77に開口7071を形成する。この開口7071に露出したAlGaNバリア層74の領域がオーミック電極形成領域をなす。次に、上記SiN保護膜77を熱処理する。この熱処理の温度は、例えば、500°Cで5分間とした。なお、上記熱処理の温度は、一例として、500°C~700°Cの範囲で設定してもよい。次に、フォトリソグラフィにより、ソース電極ドレイン電極を形成すべき領域が開口したフォトレジストを形成し、このフォトレジスト上にTiAlを順に蒸着し、リフトオフにより、図12に示すように、開口7071を埋めると共にSiN保護膜77上に重なる領域を有するようにTiAl電極8586を形成する。このTiAl電極8586がソース電極ドレイン電極となる。このTiAl電極8586は、Ti層Al層が順に積層された積層構造の電極である。次に、上記電極8586を、熱処理してオーミック電極にし、ソース電極85ドレイン電極86とする。この熱処理の条件は、一例として500°Cで30分としたが、上記熱処理の条件は、これに限らず、例えば、上記熱処理温度を、400°C~600°Cの範囲内で設定してもよい。次に、図13に示すように、フォトリソグラフィによりフォトレジストによるマスクを形成してエッチングすることで、上記SiN保護膜77のゲート電極を形成すべき領域を除去して開口90を形成する。その後、開口90を埋めるように、TiNを全面スパッタし、フォトリソグラフィでゲート電極を形成すべき電極形成領域にレジストパターンを形成し、このレジストパターンをマスクとして、ドライエッチングまたはウエットエッチングを行なって、上記電極形成領域以外のTiN膜を除去して、ゲート電極88となるTiN電極を形成する。ゲート電極88の直下には、アンドープAlGaNバリア層74が位置しており、ゲート電極88とアンドープAlGaNバリア層74との接合は、ショットキー接合となる。このように、この第2実施形態のGaN系HFETの製造方法によれば、上記GaN系積層体75上に形成したSiN保護膜77を熱処理により改質してから、TiAl電極8586をGaN系積層体75上に形成し、上記TiAl電極を熱処理してオーミック電極としてのソース電極85ドレイン電極86とする。このように、SiN保護膜77を成膜して熱処理した後に、上記TiAl電極8586を熱処理し、オーミック電極としてのソース電極85ドレイン電極86を形成する。これにより、上記TiAl電極8586の熱処理時に電極メタルがSiN保護膜77に拡散することを抑制できて、上記SiN保護膜77を経由するリーク電流を低減できる。よって、この第2実施形態によれば、上記熱処理したSiN保護膜77による電流コラプスの抑制と上記SiN保護膜77を経由するリーク電流の低減とを両立できるGaN系HFETを製造できる。なお、上記第2実施形態では、上記AlGaNバリア層74の厚さを第1実施形態のAlGaNバリア層4の厚さよりも薄くして、ソース電極85ドレイン電極86をオーミックコンタクト可能としたが、上記AlGaNバリア層74の厚さをAlGaNバリア層4の厚さと同等とした場合には、AlGaNバリア層74のオーミックコンタクト部分に予めSiドープをしてn型化させることで電極のオーミックコンタクト可能をとしてもよい。また、上記第1第2実施形態では、基板としてSi基板を用いたが、サファイア基板を用いてもよい。また、上記GaN基板上にAlGaN層を成長させる等のように、窒化物半導体からなる基板上に窒化物半導体層を成長させてもよい。また、適宜、バッファ層を基板と各層間に形成してもよい。また、GaNチャネル層373とAlGaNバリア層474との間に、AlNで作製したヘテロ改善層を形成してもよい。また、上記AlGaNバリア層474上にGaNキャップ層を形成してもよい。また、上記実施形態では、ゲート電極1888をTiNで作製したが、WNで作製してもよい。また、ゲート電極1888をPtAuやNiAuで作製してもよい。また、上記第1第2実施形態では、電流コラプスを抑制する保護膜をシリコン窒化膜の一層からなるSiN保護膜777としたが、電流コラプスを抑制する保護膜を、ストイキオメトリなシリコン窒化膜よりもシリコンSiの比率の大きな下層SiN膜とストイキオメトリな上層SiN膜とで構成してもよい。この場合、ストイキオメトリな上層SiN膜による電極メタルの拡散抑制と、シリコンSiの比率の大きな下層SiN膜による電流コラプス抑制とを図れる。また、上記SiN保護膜777上にSiO2膜またはAl2O3膜を形成してもよい。この場合、上記SiO2膜またはAl2O3膜によって上記電極の熱処理時にSiN保護膜777へ電極メタルが拡散するのをさらに抑制でき、上記SiN保護膜777を経由してゲート電極1888に流れるリーク電流をさらに低減できる。また、図6に示すように、下層SiN膜51とストイキオメトリである上層SiN膜52とSiO2膜53とを順に積層した保護膜50を電流コラプスを抑制する保護膜としてもよい。ここで、上記上層SiN膜52がストイキオメトリであるとは、SiとNが3:4の組成であることを意味している。上記保護膜50によれば、上層SiN膜52がストイキオメトリであると共に上記上層SiN膜52上にSiO2膜53を形成したことで、上記電極の熱処理時に上記保護膜50の上層および下層SiN保護層5251へ電極メタルが拡散することを抑制でき、上記保護膜50を経由するリーク電流をさらに低減できる。なお、上記下層SiN膜51は、ストイキオメトリなシリコン窒化膜よりもシリコンSiの比率の大きなSiN保護膜とすることで、ストイキオメトリなシリコン窒化膜に比べて電流コラプスの抑制を図れるが、上層SiN膜52と同様にストイキオメトリなシリコン窒化膜としてもよい。この場合、電極メタルの拡散抑制によるさらなるリーク電流低減を図れる。また、上記SiO2膜53の替わりにAl2O3膜としてもよい。また、上記第1第2実施形態では、一例として、上記SiN保護膜777の熱処理温度を500°Cとするとともに、電極15168586の熱処理温度を500°Cとしたが、電極15168586の熱処理温度をSiN保護膜77の熱処理温度よりも低くすることが望ましい。例えば、上記SiN保護膜77の熱処理温度が500°Cである場合、電極15168586の熱処理温度を500°Cよりも低い450°Cとすることが望ましい。これにより、上記電極15168586を熱処理する際に、上記SiN保護膜777へ電極メタルが拡散することを抑制でき、上記SiN保護膜777を経由してゲート電極1888に流れるリーク電流をさらに低減できる。また、上記第1第2実施形態では、上記オーミック電極としてのソース電極1585、ドレイン電極1686を、Ti層Al層が順に積層されたTiAl電極としたが、Ti層Al層TiN層が順に積層されたTiAlTiN電極としてもよい。また、上記Al層の代わりにAlSi層やAlCu層を用いてもよい。また、ソース電極ドレイン電極としては、HfAl電極としてもよい。また、ソース電極ドレイン電極としては、TiAlまたはHfAl上にNiAuを積層したものとしてもよく、TiAlまたはHfAl上にPtAuを積層したものとしてもよく、TiAlまたはHfAl上にAuを積層したものとしてもよい。また、上記第1第2実施形態では、一例として、上記電極15168586のオーミックアニールの温度条件を、500°Cとしたが、図8に示すように、上記電極15168586のオーミックアニールの温度が600°Cを超える700°Cにした場合、電極15168586のコンタクト抵抗が急増する。このため、上記電極15168586のオーミックアニールの温度は600°C以下にすることが望ましい。例えば、上記オーミックアニールの温度を、400°C~600°Cの範囲内で設定することが望ましい。また、上記第1実施形態では、リフトオフにより、ソース電極ドレイン電極となるTiAl電極1516を形成したが、図3に示すSiN保護膜7上およびリセス1213と開口1011を埋めるように、TiAlTiNを順に全面スパッタし、フォトリソグラフィで上記ソース電極ドレイン電極を形成すべき電極形成領域にレジストパターンを形成し、このレジストパターンをマスクとして、ドライエッチングまたはウエットエッチングを行なって、上記電極形成領域以外のTiAlTiN膜を除去して、ソース電極ドレイン電極となるTiAlTiN電極1516を形成してもよい。また、上記第2実施形態では、リフトオフにより、ソース電極ドレイン電極となるTiAl電極8586を形成したが、図11に示すSiN保護膜77上および開口7071を埋めるように、TiAlTiN膜を順に全面スパッタし、フォトリソグラフィで上記ソース電極ドレイン電極を形成すべき電極形成領域にレジストパターンを形成し、このレジストパターンをマスクとして、ドライエッチングまたはウエットエッチングを行なって、上記電極形成領域以外のTiAlTiN膜を除去して、ソース電極ドレイン電極となるTiAlTiN電極8586を形成してもよい。この発明の製造方法におけるGaN系半導体積層体は、AlxInyGa1xyNで表されるGaN系半導体層を含むものでもよい。すなわち、この発明の製造方法におけるGaN系半導体積層体は、AlGaN、GaN、InGaN等を含むものとしてもよい。また、上記実施形態では、ノーマリオンタイプのHFETについて説明したがノーマリオフタイプでも同様の効果が得られる。また、ショットキーゲートで説明したが絶縁ゲート構造でも構わない。また、この発明で製造するGaN系半導体素子は、上記実施形態のHFETに限らず、他の構成の電界効果トランジスタであってもよい。この発明の具体的な実施の形態について説明したが、この発明は上記実施形態に限定されるものではなく、この発明の範囲内で種々変更して実施することができる。