半導体装置の更新前のレイアウト設計データと、未検出領域の情報と、前記未検出領域の致命率不良率の情報を入力することで、実製品製造時の障害の検出率致命率不良率を改善し、レイアウト設計データの修正を行い、更新後のレイアウト設計データを出力するレイアウト修正ライブラリセル置換モジュール。請求項1に記載のレイアウト修正ライブラリセル置換モジュールにおいて、電源電位のダミー配線またはグランド電位のダミー配線を追加することで、前記更新前のレイアウト設計データよりも前記更新後のレイアウト設計データの障害検出率を向上することを特徴とするレイアウト修正ライブラリセル置換モジュール。請求項1に記載のレイアウト修正ライブラリセル置換モジュールにおいて、併走する信号線の間隔を調整することで、前記半導体装置の欠陥の致命率不良率を低下させることを特徴とするレイアウト修正ライブラリセル置換モジュール。請求項3に記載のレイアウト修正ライブラリセル置換モジュールにおいて、前記併走する信号線は双方とも同じ信号を流すことを特徴とするレイアウト修正ライブラリセル置換モジュール。請求項3に記載のレイアウト修正ライブラリセル置換モジュールにおいて、前記併走する信号線は異なる信号を流すことを特徴とするレイアウト修正ライブラリセル置換モジュール。請求項1に記載のレイアウト修正ライブラリセル置換モジュールを含み、前記未検出領域の情報を出力するテスト未検出領域抽出モジュールと、前記未検出領域の致命率不良率の情報を出力する致命率不良率検出モジュールと、を有することを特徴とする半導体装置設計用EDAツール。請求項6に記載の半導体装置設計用EDAツールにおいて、前記レイアウト修正ライブラリセル置換モジュールの出力する更新後のレイアウト設計データを前記テスト未検出領域抽出モジュールに帰還することを特徴とする半導体装置設計用EDAツール。請求項6または7に記載の半導体装置設計用EDAツールにおいて、前記未検出領域の情報が前記致命率不良率検出モジュールにも入力されることを特徴とする半導体装置設計用EDAツール。しかし、特許文献1の集積回路の設計方法では要求仕様段階から始まる評価を必要としている。回路設計終了後のパターンの配線段階のみでの不良率の改善には適さない。また、半導体製品のテスト検出率は通常、テストモデルごとに計算されており、各々のテストの検出率の向上を行っている。また、テストによる未検出を対策するために、テスト上の改善も行われている。しかし、半導体製品の大規模化、複雑化により同一モデルのテストであれば、検出率が100に近づくほどテスト時間が急増する。従って、未検出箇所をゼロにすることは実質的に不可能である。本発明の目的は、効率的に検出率を向上する方法及び未検出箇所が不良になる確率を低減させる手法により、多層配線層の検査工程を含む半導体製品の製造技術において、検査の迅速性を損なうことなく、半導体製品の製造歩留まりを向上させる技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次の通りである。本発明の代表的な実施の形態に関わるレイアウト修正ライブラリセル置換モジュールは、半導体装置の更新前のレイアウト設計データと、未検出領域の情報と、未検出領域の致命率不良率の情報を入力することで、実製品製造時の障害の検出率致命率不良率を改善し、レイアウト設計データの修正を行い、更新後のレイアウト設計データを出力する。このレイアウト修正ライブラリセル置換モジュールは、電源電位のダミー配線またはグランド電位のダミー配線を追加することで、更新前のレイアウト設計データよりも更新後のレイアウト設計データの障害検出率を向上することを特徴とする。このレイアウト修正ライブラリセル置換モジュールは、併走する信号線の間隔を調整することで、半導体装置の欠陥の致命率不良率を低下させることを特徴とする。また、このレイアウト修正ライブラリセル置換モジュールは、併走する信号線は双方とも同じ信号を流すことを特徴とする。このレイアウト修正ライブラリセル置換モジュールは、併走する信号線は異なる信号を流すことを特徴とする。本発明に関わる半導体装置設計用EDAツールは、上記のレイアウト修正ライブラリセル置換モジュールを含み、未検出領域の情報を出力するテスト未検出領域抽出モジュールと、未検出領域の致命率不良率の情報を出力する致命率不良率検出モジュールと、を有することを特徴とする。この半導体装置設計用EDAツールにおいて、レイアウト修正ライブラリセル置換モジュールの出力する更新後のレイアウト設計データをテスト未検出領域抽出モジュールに帰還することを特徴とする。この半導体装置設計用EDAツールにおいて、未検出領域の情報が致命率不良率検出モジュールにも入力されることを特徴としても良い。本発明に関わるレイアウト修正ライブラリセル置換モジュール及びそれを含む半導体装置設計用EDAツールを用いる事で、不良率の高い領域の検出率不良率致命率を低下させることが可能となる。また、本発明に関わるレイアウト修正ライブラリセル置換モジュール及びそれを含む半導体装置設計用EDAツールを用いる事で、lddqテストなどで不良が検出できない箇所について事前の措置を採り、不良率致命率の低下を図ることが可能となる。以下の実施の形態においては、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明する。しかし、特に明示した場合を除き、それは互いに無関係なものではなく、一方は他方の一部又は全部の変形例、詳細、補足説明などの関係にある。また、以下の実施の形態において、要素の数など個数、数値、量、範囲などを含むに言及する場合、特に明示した場合及び原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものでなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素は、特に明示した場合及び原理的に明らかに必須であると考えられる場合を除き、必ずしも必須のものでないことは言うまでもない。以下、図を用いて本発明の実施の形態を説明する。第1の実施の形態本発明に関わる評価システムは、1テスト未検出領域抽出モジュール、2致命率不良率検出モジュール、3テストパターン追加削除モジュール、4レイアウト修正ライブラリセル置換モジュール、の4つのソフトウェアモジュールを含む。この評価システムは一般的なワークステーションまたはパーソナルコンピュータ上で動作することを想定している。図1は、テスト未検出領域抽出モジュールの入力と出力に関わる概念図である。図2は致命率不良率検出モジュールの入力と出力に関わる概念図である。図3は、テストパターン追加削除モジュールの入力と出力に関わる概念図である。図4は、レイアウト修正ライブラリセル置換モジュールの入力と出力に関わる概念図である。本発明における1テスト未検出領域抽出モジュールは、半導体装置の欠陥確認用のテストの未検出領域の抽出を行うソフトウェアモジュールである。半導体装置に対しては、スキャンテスト、IDDQテスト、LSBテストなどの各種評価が行われるが、テスト未検出領域抽出モジュールは、これらの結果から未検出領域を洗い出す。テスト未検出領域抽出モジュールの入力としては、Aテスト設計結果からの未検出リスト、Bレイアウト設計データ、の2つが存在する。一方出力としては、C未検出配線、ライブラリセルの未検出ノードの情報、Dレイアウト上の未検出部表示用のデータとなる。Aテスト設計結果からの未検出リストは、スキャンテスト、IDDQテスト、LSBテストの設計結果から想定されるテスト結果から、半導体装置全体の中での未検出箇所を表すリストである。この入力データはテスト設計仕様から求められるものである。このテスト設計結果からの未検出リストは、RS-232C、USBなどの外部インターフェースやワークステーション等に備えられているリムーバブルディスクなどからテスト未検出領域抽出モジュールに入力される。また、3テストパターン追加削除モジュールからの出力として、このテスト設計結果からの未検出領域が列挙されたリスト=未検出リストが出力され、反復して評価することも可能な構成とする。Bレイアウト設計データは、評価対象の半導体装置のレイアウト情報を記載したデータである。このデータは、Aテスト設計結果からの未検出リスト同様に、外部から入力されることを想定する。また、4レイアウト修正ライブラリセル置換モジュールの出力を利用することも想定している。C未検出配線、ライブラリセルの未検出ノードの情報は、上記各種の評価では欠陥の確認を行えない箇所未検出ノードを特定するデータである。このデータは、2致命率不良率検出モジュールの入力信号となる。Dレイアウト上の未検出部表示用のデータは、上記C未検出配線、ライブラリセルの未検出ノードの情報を可視化するための表示用データである。2致命率不良率検出モジュールは、上記C未検出配線、ライブラリセルの未検出ノードの情報及びE製造工程の欠陥密度サイズ分布情報を利用して、上記の未検出領域における致命的な欠陥の発生確率、及び、不良発生率を導出するソフトウェアモジュールである。2致命率不良率検出モジュールの入力には、先ほど述べたC未検出配線、ライブラリセルの未検出ノードの情報の他に、E製造工程の欠陥密度サイズ分布情報が存在する。E製造工程の欠陥密度サイズ分布情報は、製造工程製造ラインに依拠する欠陥の発生密度、及び半導体装置のウエハの大きさに関する情報である。この情報は、Aテスト設計結果からの未検出リスト同様に、RS-232C、USBなどの外部インターフェースやワークステーション等に備えられているリムーバブルディスクなどから入力される。2致命率不良率検出モジュールは、F各未検出領域の致命率不良率の情報を出力する。この、F各未検出領域の致命率不良率の情報は、未検出配線、ライブラリセルの未検出ノードの情報で列記された未検出領域=未検出配線、ライブラリセルの未検出ノード毎の致命率不良率を列記した情報である。この致命率不良率検出モジュールの処理結果は、3テストパターン追加削除モジュールに出力される。図7は、致命率不良率検出モジュールで取り扱う検出率不良率致命率についての概念図である。本図において、正規の接続関係にあるトレンチは同じハッチングが掛けてある。配線1の組と配線2の組を検討する。配線1の組と配線2の組は、トレンチの長さが相違する。1の組の方が長く、2の組は短い。また、1の組は接続関係の異なる配線が近接併走した位置に配置されている。この条件下で、1の組と2の組の検出率は後者の方が高くなる。単純に配線長が長いとショートの可能性が高くなること、併走する配線との間でのショート発生時に明確に識別可能であること図7Bがその理由である。一方、不良率致命率という点では、2の組の方が明らかに低くなる。2の組の場合、図7CDの双方が発生した場合でも、電気的な動作にほとんど影響は無い。これに対し、1の組の場合には、Bの場合には回路の動作が期待できない。このように検出率と、致命率不良率には差異がある。この両者を可能な限り良好なものとする検出率を上げる一方で致命率は落とすように、2致命率不良率検出モジュールは動作する。2致命率不良率検出モジュールによって致命率不良率が明確となると、4レイアウト修正ライブラリセル置換モジュールが検出しづらい箇所のパターンを不良が発生し易い回路配線パターンに変更することで、実製品完成後の評価での不良検出率を向上することが可能となる。これが本発明の主題である。3テストパターン追加削除モジュールは上記F各未検出領域の致命率不良率の情報や、未検出配線、ライブラリセルの未検出ノードの情報などを参酌して、テストパターンの追加および削除を行うソフトウェアモジュールである。3テストパターン追加削除モジュールの入力としては、1テスト未検出領域抽出モジュールから出力されるC未検出配線、ライブラリセルの未検出ノードの情報、2致命率不良率検出モジュールから出力されるF各未検出領域の致命率不良率の情報、のほかに、Gテスト設計データが必要となる。Gテスト設計データは、Aテスト設計結果からの未検出リストを求める際、および実際の評価で使用するスキャンテストなどの設計仕様を定義したデータである。このGテスト設計データの内容を追加、削除することが3テストパターン追加削除モジュールの処理となる。3テストパターン追加削除モジュールの出力は、Aテスト設計結果からの未検出リスト、Hテスト設計結果を出力する。Hテスト設計結果は、Gテスト設計データに対して追加削除された後のテスト設計データである。当然、記載のフォーマットなどはGテスト設計データと同一の物となる。4レイアウト修正ライブラリセル置換モジュールは、上記の3つのモジュールの出力結果から、半導体装置に実装する際のレイアウトの修正及びセルのライブラリを置き換える処理を行うソフトウェアモジュールである。4レイアウト修正ライブラリセル置換モジュールには、Bレイアウト設計データ更新前、C未検出配線、ライブラリセルの未検出ノードの情報、F各未検出領域の致命率不良率の情報、が入力される。これらの入力信号を元に回路モジュールの再配置、配線の取り回しの変更を行う。これらの処理が終わった後、4レイアウト修正ライブラリセル置換モジュールはBレイアウト設計データ更新後を出力する。この更新後のBレイアウト設計データを1テスト未検出領域抽出モジュールに帰還することで、より不良発見率の高いテスト設計を行うことを可能とする。次に、これらの各モジュールの関係を俯瞰する。図5は、各モジュールの接続関係を表す図である。このように、3テストパターン追加削除モジュールから出力されるAテスト設計結果からの未検出リスト、および4レイアウト修正ライブラリセル置換モジュールから出力されるBレイアウト設計データを帰還し、反復して評価することで、不良率の最小化を図ることが可能となる。また図6は、各モジュールの別の接続関係を表す図である。この場合、1テスト未検出領域抽出モジュール及び2致命率不良率検出モジュールを2セット用意する。そして1テスト未検出領域抽出モジュールのスキャンテストなどのセッティングを変えて実行する。この2つの1テスト未検出領域抽出モジュールそれぞれの出力であるC未検出配線、ライブラリセルの未検出ノードの情報から、2致命率不良率検出モジュールの出力を導出する。そして、これら4つのモジュールの出力を3テストパターン追加削除モジュールに入力する際に、不良率が最小になる組み合わせを選択する。図上では2つのスイッチで表しているが、実装時にはこの選択はワークステーションなどのCPUが行うこととなろう。このようにすることで、図5と異なり反復作業を要することなく不良率の最小化を図ることが可能となる。第2の実施の形態次に、本発明の第2の実施の形態に付いて図を用いて説明する。第1の実施の形態は、ソフトウェアモジュールの構成について説明した。これに対し、本実施の形態では、4レイアウト修正ライブラリセル置換モジュールの動作について検討する。図8は、4レイアウト修正ライブラリセル置換モジュールにおけるレイアウトの修正についての概念図である。この図ではMOSFETによるRAMランダムアクセスメモリを想定している。図8aはレイアウト修正前のものであり、図8bは修正後のものである。図8aで欠陥9が発生していた場合、ダミーポリシリコンダミー配線1とアクティブ領域4との間でショートが発生する。修正前の場合、完成品の性能の低下は起こるものの、欠陥が検出されない不具合が生ずる。これに対し、4レイアウト修正ライブラリセル置換モジュールが図8bのようにダミーポリシリコン1と電源VSS7、ダミーポリシリコン3と電源Vcc6をコンタクトで接続したとする。この場合には、図8aのような欠陥が発生した場合にアクティブ領域4、5の動作は不調をきたし、結果RAMとしての動作は望めなくなる。しかし、検出は確実に行うことが可能となり、市場に不良品が出回ることを防止することが可能となる。このように、検出しづらい箇所の不良発生率を意図的に向上させることで、出荷製品の良品率を向上させることが可能となる。なお、上記ではダミーポリシリコン1と電源VSS7、ダミーポリシリコン3と電源Vcc6を接続するとした。電源の代わりに、ダミーポリシリコン1とグランド電位、ダミーポリシリコン3とグランド電位を接続しても良い。次に、実際の配線の修正方法について検討する。図9は、本発明における配線の修正例に付いての概念図である。図9aは、修正前の配線を表す。図9bは、検出性向上を狙った修正後の配線を示す。図9cは、致命性低下を狙った修正後の配線を示す。まず図9aで障害の性質を説明する。本図の回路は、3本の配線11、12、13が平行して配置されているものを想定する。配線11と配線12の間は狭く、配線12と配線13の間は広い。本図上の障害としては3つ存在する。Eは配線12に発生したものの致命的なものでない障害を表す。Fは配線11及び配線12の間にまたがった、致命的な障害を表す。Gは配線12に致命的なものでない障害でかつEよりも規模の大きいものを表す。次に図9bについて説明する。この図では、配線11と配線12の間に、電源電位又はグランド電位の配線14を追加する。このように配線を追加することで、Gの障害の検出の可能性を上げることができる。確かにEの障害は検出できないものの、このような検出専用の配線を追加することで、相当数の障害を事前に検出することが可能となる。一方、図9cは別のアプローチを採る。こちらは、配線11と配線12の配線間距離を拠り大きく取ることで、Fの障害について図9a並みに致命性を低下させることが可能となる。また、図10は、本発明における配線の修正例に付いての別の概念図である。図10aは、修正前の配線を表す。図10bは、致命性の低減を狙った修正後の配線を示す。この図では正常な状態で、配線22と配線23は接続されている。一方配線21と配線22は別系統である。この場合、配線21と配線22の間にまたがる欠陥であるIは検出性を有する。一方で、配線22と配線23の間で生じた障害であるH及びJについては検出性を有しない。そこで図10bのように、配線23を配線22から離す。これにより、不良率致命率を低下させることが可能となる。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更が可能であることは言うまでもない。