活性領域を構成する能動層を有する半導体基板と、この半導体基板の前記能動層にオーミック接触して設けられ、それぞれ高周波信号を伝送させるソース電極およびドレイン電極と、これらのソース電極およびドレイン電極間に位置し前記能動層の上方に設けられたゲート電極と、これらのゲート電極、ソース電極、ドレイン電極および能動層から分離して前記半導体基板に設けられた非活性領域と、この非活性領域上に設けられ、前記ゲート電極の一部が引出されて接触する導体と、この導体と非接触で前記非活性領域上に設けられ、前記能動層を前記高周波信号のチャネル領域として開閉する直流電圧が印加されるパッド電極と、これらのパッド電極および導体にオーミック接触し、前記非活性領域に設けられたゲート抵抗領域と、を備え、このゲート抵抗領域は前記半導体基板へボロンイオンを注入することによって形成され、前記ボロンイオンの注入量により前記ゲート抵抗領域上のシート抵抗値を高めたことを備えたことを特徴とする半導体素子の構造。前記ボロンイオンは、注入加速電圧100~150キロエレクトロンボルトkeVのエネルギにより、注入量1×10の11乗cm-2から1×10の12乗cm-2であることを特徴とする請求項1記載の半導体素子の構造。活性領域を構成する能動層を有する半導体基板の前記活性領域から、第1のイオンインプランテーションの実行によって非活性領域を分離生成し、この非活性領域のボロンイオンを注入されるべき領域に、第2のイオンインプランテーションの実行による前記ボロンイオンの注入によって、ゲート抵抗領域を形成し、前記活性領域にオーミック接触するソース電極およびドレイン電極、前記非活性領域上のソース端子電極、ドレイン端子電極、及び前記ゲート抵抗領域にオーミック接触するアロイ電極をそれぞれ形成し、前記能動層上にショットキー特性を有するゲート電極を生成し、前記非活性領域上に、直流電圧の印加用であり前記アロイ電極に接続されるパッド電極を形成することを特徴とする半導体抵抗素子の製造方法。前記ボロンイオンは、注入加速電圧100~150キロエレクトロンボルトkeVのエネルギにより、注入量1×10の11乗cm-2から1×10の12乗cm-2であることを特徴とする請求項3記載の半導体抵抗素子の製造方法。活性領域および非活性領域を有する半導体基板と、この半導体基板の前記活性領域上に、この活性領域を高周波信号のチャネル領域として開閉するための直流の制御電圧が印加されるゲート電極、ソース電極およびドレイン電極を有する第1のFET電界効果トランジスタと、この第1のFETへの前記制御電圧の反転電圧を印加される他のゲート電極、他のソース電極および他のドレイン電極を有し、前記活性領域上に設けられた第2のFETと、それぞれこれらの第1のFETおよび第2のFETの各ソース電極あるいは各ドレイン電極に接続された一対のマイクロストリップ線路と、これらの第1のFETおよび第2のFETの各ドレイン電極あるいは各ソース電極に接続され、前記非活性領域に設けられた前記高周波信号の共通入力端子と、この共通入力端子からの前記高周波信号の経路を前記一対のマイクロストリップ線路の何れかに切替える前記制御電圧の制御端子と、この制御端子および前記各ゲート電極間をオーミック接触により接続し、前記非活性領域に設けられたゲート抵抗領域とを備え、このゲート抵抗領域は前記半導体基板へボロンイオンを注入することによって形成され、前記ボロンイオンの注入量により前記ゲート抵抗領域上のシート抵抗値を高めたことを特徴とするFETスイッチ回路。前記ボロンイオンは、注入加速電圧100~150キロエレクトロンボルトkeVのエネルギにより、注入量1×10の11乗cm-2から1×10の12乗cm-2であることを特徴とする請求項5記載のFETスイッチ回路。しかしながら、MMICのFETスイッチに使用される抵抗体が蒸着によって作成される薄膜抵抗であるときの抵抗値は10Ωsq~500Ωsqである。また、抵抗体が基板抵抗であるときの抵抗値は100Ωsq~400Ωsqである。Ωsqはシート抵抗値の単位を表す。薄膜抵抗又は基板抵抗によって数kΩから数十kΩの抵抗値を持つゲート抵抗を形成する場合、このゲート抵抗のアスペクト比が大きい。数kΩから数十kΩの抵抗値を得るためのゲート抵抗のサイズが基板長さ、基板幅に比べて極めて大きくなるという問題がある。ゲート抵抗がMMICチップの基板面上で占める面積が大きくなり過ぎる。チップサイズに収まるサイズのゲート抵抗を作ることができない。このような課題を解決するため、一実施形態によれば、活性領域を構成する能動層を有する半導体基板と、この半導体基板の前記能動層にオーミック接触して設けられ、それぞれ高周波信号を伝送させるソース電極およびドレイン電極と、これらのソース電極およびドレイン電極間に位置し前記能動層の上方に設けられたゲート電極と、これらのゲート電極、ソース電極、ドレイン電極および能動層から分離して前記半導体基板に設けられた非活性領域と、この非活性領域上に設けられ、前記ゲート電極の一部が引出されて接触する導体と、この導体と非接触で前記非活性領域上に設けられ、前記能動層を前記高周波信号のチャネル領域として開閉する直流電圧が印加されるパッド電極と、これらのパッド電極および導体にオーミック接触し、前記非活性領域に設けられたゲート抵抗領域と、を備え、このゲート抵抗領域は前記半導体基板へボロンイオンを注入することによって形成され、前記ボロンイオンの注入量により前記ゲート抵抗領域上のシート抵抗値を高めたことを備えたことを特徴とする半導体素子の構造が提供される。また、別の一実施形態によれば、活性領域を構成する能動層を有する半導体基板の前記活性領域から、第1のイオンインプランテーションの実行によって非活性領域を分離生成し、この非活性領域のボロンイオンを注入されるべき領域に、第2のイオンインプランテーションの実行による前記ボロンイオンの注入によって、ゲート抵抗領域を形成し、前記活性領域にオーミック接触するソース電極およびドレイン電極、前記非活性領域上のソース端子電極、ドレイン端子電極、及び前記ゲート抵抗領域にオーミック接触するアロイ電極をそれぞれ形成し、前記能動層上にショットキー特性を有するゲート電極を生成し、前記非活性領域上に、直流電圧の印加用であり前記アロイ電極に接続されるパッド電極を形成することを特徴とする半導体抵抗素子の製造方法が提供される。また、別の一実施形態によれば、活性領域および非活性領域を有する半導体基板と、この半導体基板の前記活性領域上に、この活性領域を高周波信号のチャネル領域として開閉するための直流の制御電圧が印加されるゲート電極、ソース電極およびドレイン電極を有する第1のFETと、この第1のFETへの前記制御電圧の反転電圧を印加される他のゲート電極、他のソース電極および他のドレイン電極を有し、前記活性領域上に設けられた第2のFETと、それぞれこれらの第1のFETおよび第2のFETの各ソース電極あるいは各ドレイン電極に接続された一対のマイクロストリップ線路と、これらの第1のFETおよび第2のFETの各ドレイン電極あるいは各ソース電極に接続され、前記非活性領域に設けられた前記高周波信号の共通入力端子と、この共通入力端子からの前記高周波信号の経路を前記一対のマイクロストリップ線路の何れかに切替える前記制御電圧の制御端子と、この制御端子および前記各ゲート電極間をオーミック接触により接続し、前記非活性領域に設けられたゲート抵抗領域とを備え、このゲート抵抗領域は前記半導体基板へボロンイオンを注入することによって形成され、前記ボロンイオンの注入量により前記ゲート抵抗領域上のシート抵抗値を高めたことを特徴とするFETスイッチ回路が提供される。以下、実施の形態に係る半導体素子の構造、半導体抵抗素子の製造方法およびFETスイッチ回路について、図1乃至図6を参照しながら説明する。尚、各図において同一箇所については同一の符号を付すとともに、重複した説明は省略する。一実施形態に係る半導体素子の構造は、FETのゲート電極に接続されるゲート抵抗領域の構造である。一実施形態に係る半導体抵抗素子の製造方法は半導体基板上にゲート抵抗領域を製造する方法である。一実施形態に係るFETスイッチ回路はMMICMonolithicMicrowaveIntegratedCircuitに形成されたSPDTスイッチである。図1はMMIC上の半導体素子の構造を含むFETの上面図である。図2は図1のAA線に沿うFETの縦断面図である。図3は図1のBB線に沿うFETの縦断面図である。これらの図中、同じ符号を付したものどうしは互いに同じ要素を表す。FET1は、活性領域を構成する能動層10を有する半導体基板11と、オーミックメタル12を介して能動層10にオーミック接触して互いに離間して設けられ、それぞれ高周波信号を伝送させるソース電極13およびドレイン電極14と、ソース電極13およびドレイン電極14間に位置し能動層10の上方に設けられショットキー特性を有するゲート電極15と、これらのゲート電極15、ソース電極13、ドレイン電極14及び能動層10から分離して半導体基板11に設けられた非活性領域16と、非活性領域16上に設けられゲート電極15の一部が引出されて接触するパターン導体17導体と、このパターン導体17と非接触で非活性領域16上に設けられ直流制御電圧が印加されるパッド電極18と、パッド電極18及びパターン導体17にオーミック接触し、非活性領域16に設けられたゲート抵抗領域19とを備えている。ゲート抵抗領域19は半導体基板11へボロンイオンを注入することによって形成されており、このゲート抵抗領域19上のシート抵抗のシート抵抗値は、ボロンイオンの注入量により高められている。半導体基板11は半絶縁性のGaAs基板である。能動層10は電子の伝導層であり、予め電子の密度が高められている。オーミックメタル12はこの能動層10上の金属層である。ソース電極13は、それぞれ能動層10上に配置された例えば2本のソースフィンガー20と、これらのソースフィンガー20を束ね非活性領域16上に配置されたソース端子電極21とから構成されている。ドレイン電極14は、これらのソースフィンガー20に挟まれ能動層10上に配置されたドレインフィンガー22と、非活性領域16上に配置されたドレイン端子電極23とから構成されている。ソース電極13、ドレイン電極14はそれぞれ高周波信号の主線路である。ソース電極13と、半導体基板11の裏面側に形成された図示しない接地導体と、誘電体とによってマイクロストリップ線路が構成されている。ドレイン電極14と、接地導体と、誘電体とによってマイクロストリップ線路が構成されている。ゲート電極15は、それぞれ一端が能動層10上に配置された他端が非活性領域16上に引出された2本のストライプ状の電極から構成されている。非活性領域16は、能動層10の素子領域からアイソレーションを取るための領域であり、上面視矩形状を呈する。アイソレーションとは絶縁を指す。この非活性領域16は実質的にチャネル領域あるいはドープ領域として作用しない領域である。非活性領域16はボロンイオンのイオンインプランテーションによって得られる。ボロンイオンの注入量は非活性領域16が能動層10に対してアイソレーションを確保することが可能な程度の量である。この非活性領域16上にパターン導体17が配置される。パターン導体17と、2本のソースフィンガー20との間には絶縁膜が成膜されている。もしくはこれらのソースフィンガー20のエアブリッジ構造によりパターン導体17とソースフィンガー20とは空間的に分離されている。パターン導体17をこれらのソースフィンガー20の下に通すことによって、パターン導体17とソースフィンガー20とが短絡せずに立体的に交叉するようにされている。パッド電極18には、能動層10を高周波信号のチャネル領域として開閉するための直流の制御電圧が印加される。パッド電極18はゲート駆動閾値よりも大きい直流電圧をゲート電極15に印加する。この状態では、ソース電極13上の高周波信号からドレイン電極14を見たインピーダンスが0になり、FET1はこの高周波信号を通過させるようになっている。ゲート抵抗領域19は、ボロンイオンを適量注入することによって、シート抵抗値を高くされたオーミック抵抗領域である。ゲート抵抗領域19はその両端をオーミック接触させたボロン適量注入領域26を有する。このボロン適量注入領域26はパッド電極18、パターン導体17にそれぞれアロイ電極24、25により接触している。アロイ電極24、25はオーミック接触を確保するオーミックメタルである。また、パターン導体27はパッド電極18と、ゲート抵抗領域19とに接続されている。換言すれば、本実施形態に係る半導体素子の構造は、MMICのRF信号を制御するFETスイッチ回路のゲート端子と、このゲート端子を制御する直流端子とを結んだ制御線の間に、ボロンイオンを注入して高抵抗部を設けた構造を有する。図4はボロンイオンの注入量と、シート抵抗値との関係を示すグラフである。図4中、横軸、縦軸は、それぞれボロンイオンの注入量cm2、シート抵抗値Ωsqである。同図中、1.0ENN:自然数という記号は、1.0×10のN乗を表す。図4の1011cm2から1012cm2までのボロンイオン注入領域は、非特許文献2のFIG.3の1011cm2から1016cm2まで注入量を変化させたときのシート抵抗値Ωsqの特性から発明者が再計算して得た。このグラフは、ボロンイオンの注入量を1011cm2から1012cm2の範囲で変化させて注入した場合のシート抵抗値の依存性を示している。比較例による半導体素子がGaAs基板のアイソレーション領域を生成するために使うボロンイオンを、実施形態によるFET1は非活性領域16の作成に使うようにしている。実施形態によるFET1は、注入するボロンイオンの量を適切に選ぶことにより非活性領域16を作成し、比較例による基板抵抗では得られない高いシート抵抗値のシート抵抗を得ることを可能にしている。基板抵抗もしくはバルク抵抗とは、ウエハ上の電子が存在する部分をそのまま電気が流れる部分として使うときの抵抗成分を指し、200Ωsq程度のシート抵抗値を有する。例えばマイクロ波帯域の高周波信号に対するゲート抵抗の抵抗値は数kΩから数10kΩを必要とする。FET1は、ゲート抵抗領域19にボロンイオンの注入量を加減することにより、ゲート抵抗領域19上のシート抵抗値を高周波信号に対するゲート抵抗値に対応させている。また、FET1は、図4に示すボロンイオンの注入量領域によってゲート抵抗を生成したときのこのゲート抵抗の基板主面上で占める面積を小さくすることを可能としている。このような構造のゲート抵抗領域19の製造方法の一例を説明する。最初に絶縁用の第1のインプラアイソレーションを実行する。インプラアイソレーションとは、イオン注入によって素子間を分離することを指す。半導体基板11に予め能動層10を形成しておく。ボロンイオンの注入によって非活性領域16を分離生成する。非活性領域16が、図1の破線により示されるように、能動層10を囲む4つの側面よりも外側の空間と、この能動層10の底よりも下側の空間とにそれぞれボロンイオンを注入することにより生成される。次に、抵抗用の第2のインプラアイソレーションを実行する。ゲート抵抗領域19あるいはボロン適量注入領域26とすべき領域へのボロンイオンの注入は、注入加速電圧100~150キロエレクトロンボルトkeVのエネルギにより、注入量1×10の11乗cm-2から1×10の12乗cm-2である。引き続き、オーミック電極を形成する。ソース電極13、ドレイン電極14、アロイ電極24、25を同時に形成する。能動層10上をマスキングし、ソース及びドレインの各電極とされるべき部分を開口し、メタル層を蒸着してオーミックメタル12を形成し、ソース電極13、ドレイン電極14を生成する。アロイ電極24、25を例えばAuGeNiをゲート抵抗領域19上に堆積し、400度程度の温度でアニール化して生成する。その後、能動層10上にショットキー特性を有するゲート電極15を生成する。次に、非活性領域16上をマスキングし、パッド電極18とされるべき部分を開口し、メタル層を蒸着、成長させてパッド電極18を形成する。パターン導体17、27は、例えば基板面をパターンニングし、誘電体膜を開口し、開口部に金属を蒸着するなどして生成する。ゲート抵抗領域19が生成される。ボロンイオン注入によってゲート抵抗領域19のシート抵抗値が高められる。図5aは比較例に係る半導体抵抗素子の平面図である。図5bは本実施形態に係る半導体抵抗素子構造の平面図である。既述の符号はそれらと同じ要素を表す。FET1のゲート抵抗値を10kΩにする場合の例を考える。比較例において、薄膜抵抗又は基板抵抗により実現されるシート抵抗値が例えば200Ωsqであるとすると、ゲート抵抗のアスペクト比は1:50になる。アスペクト比とはシート抵抗のW:Lの比率を指す。W、Lはそれぞれ基板抵抗部分の幅、長さを表す。図5aに示すように、薄膜抵抗又は基板抵抗のゲート抵抗体28によって数kΩから数十kΩの抵抗値を確保するためには、ゲート抵抗体28の長さが基板長さ、基板幅に比べて極めて大きくなる。ゲート抵抗体28が基板面上で占める面積が大きくなり過ぎる。MMICなどのチップサイズに収まるサイズのゲート抵抗を作ることができない。これに対して、FET1では、ボロンイオン注入量を図4の注入量範囲内の3.5×1011cm2とすると、ゲート抵抗体ゲート抵抗領域19のシート抵抗値は1×104Ωとなる。図5bに示すように、ゲート抵抗領域19のアスペクト比は1:1で十分である。この結果、回路面積を減らすことができる。比較例ではイオンインプランテーション技術を用いてアイソレーションのために半導体基板にボロンイオンを注入するが、FET1では、このボロンイオンの注入によりゲート抵抗を作成するため、比較例の基板抵抗の抵抗値に比べて1桁以上も大きい抵抗値を持つシート抵抗の抵抗層を得ることができる。例えばボロンイオンの注入量の調節によってシート抵抗値を2000Ωsqにすることによって、比較例による抵抗体が占める面積の10にすることができた。つまり実施例による抵抗体により、比較例による抵抗体が占める面積の90分を削減することに成功した。以下、本実施形態に係るFETスイッチ回路について述べる。このような構成のゲート抵抗領域19を有するFETセルを半導体基板10上に直並列に4個接続することによって、一対のSPDTスイッチからなる一段のマイクロ波移相回路が形成される。図6は実施形態に係るFETスイッチ回路を用いたマイクロ波移相回路のブロック図である。既述の符号はそれらと同じ要素を表す。各FET51、52、54、56は、それぞれゲート電極をG、ドレイン電極をD、ソース電極をSで表されている。マイクロ波移相回路29のFET51、52、54、56は何れもスイッチ素子である。これらのFET51、52、54、56にはゲート抵抗63が接続される。各ゲート抵抗63はゲート抵抗領域19から形成される。FET51は第1のFETであり、FET52は第2のFETである。これらのFET51、52が能動層10上に形成されている。FET51、52の各ドレイン端子はともに非活性領域16上の共通入力端子59に接続されている。FET51、52の各ソース端子は一対のマイクロストリップ線路53、55に接続されている。ある周波数において、マイクロ波信号が一方のマイクロストリップ線路53を通過した際、このマイクロ波信号の位相の回転量と、同じ周波数においてマイクロ波信号が他方のマイクロストリップ線路55を通過した際、このマイクロ波信号の位相の回転量とは異なるように予めマイクロストリップ線路53、55の各線路定数は決められた上で基板上に作成されてある。また、制御端子57及び制御端子58は制御電圧が印加される端子である。制御端子57、58は共通入力端子59からの高周波信号の経路をマイクロストリップ線路53、55の何れかに切替えるための端子である。制御端子57からの制御電圧と、制御端子58からの制御電圧とは互いに排他的である。即ち制御端子57、58のうちの一方の電圧がハイのとき、制御端子57、58のうちの他方の電圧はローであるように電圧がこれらの制御端子57、58に入力される。逆に、制御端子57、58のうちの一方の電圧がローのとき、他方の電圧はハイであるようにこれらの電圧が制御端子57、58に入力される。制御端子57、58によってFET51、52はオン、あるいはオフ状態に制御される。これらのFET51、52が一方のSPDTスイッチ61を構成する。また、FET51、52の配置関係と、同図の例で左右対称になるようにして、FET54、56が配置されている。FET54、56の各ドレイン端子は共通出力端子60に接続されている。これらのFET54、56が他方のSPDTスイッチ62を構成する。このマイクロ波移相回路29において、FET51、54のゲート電極Gに対し、制御端子57から0Vの制御電圧が印加され、FET52、56のゲート電極Gに対し、制御端子58からピンチオフ電圧以下の制御電圧が印加される。FET51、54はオン状態となり、FET52、56はオフ状態となる。共通入力端子59からのマイクロ波信号はFET51、マイクロストリップ線路53、FET54をそれぞれ通過し、共通出力端子60から出力される。マイクロ波信号は通過の際、位相が回転する。また、スイッチング機能に着目すれば、SPDTスイッチ61は共通入力端子59に入力されたマイクロ波信号をマイクロストリップ線路53、55の何れかに選択出力する。また、FET51、54のゲート電極Gにピンチオフ電圧以下の制御電圧が印加され、FET52、56のゲート電極Gに0Vの制御電圧が印加されると、FET51、54がオフ状態になり、FET52、56がオン状態になる。共通入力端子59からのマイクロ波信号は、FET52、マイクロストリップ線路55、FET56を通過し、共通出力端子60から出力される。このマイクロ波信号は、FET52、マイクロストリップ線路55、FET56を通過する際、その位相が回転する。マイクロ波信号が一方のマイクロストリップ線路53を通過するときと、他方のマイクロストリップ線路55を通過するときとで、それぞれ異なる移相量となる。マイクロ波移相回路29を2段直列に接続して2ビット移相器回路を構成することにより、コントローラは、一方のマイクロ波移相回路29へ入力されるシリアルのビット信号の基準位相に対し、他方のマイクロ波移相回路29へ入力されるシリアルのビット信号の位相に4通りの通過位相差を与えることが可能になる。移相量の異なるマイクロ波移相回路29を複数多段に縦続接続することにより、基準信号に対し複数の所望する移相量を実現できる。このようにして、実施形態に係る半導体素子の構造、半導体抵抗素子の製造方法およびFETスイッチ回路によれば、GaAs基板に絶縁用に注入するボロンイオンの量を適切に調整することで、基板抵抗では得られない高い抵抗値を持つ高抵抗値層が得られる。その結果、ゲート抵抗の占める面積を低減させることができる。回路密度の高い回路においては、このゲート抵抗の占める面積が小さくなることは、回路面積を小さくするだけではなく、回路の配置を容易にすることができる。FET素子を用いたRFスイッチのゲート抵抗について、ゲート抵抗の占める面積を小さくできる。GaAsを用いたFETスイッチ回路のゲート抵抗において、薄膜抵抗や基板抵抗を用いずに、高抵抗を形成するボロンイオンの注入により、回路の小型化を実現できる。なお、3次元直方体状の基板抵抗の基板抵抗値Rと、層状あるいは膜状の基板上のシート抵抗値Rsとの関係について述べる。基板抵抗値Rとは、抵抗体の底面積Sm2、長さLmとしたとき、R=ρ3×LSを満たすR[Ω]を指す。抵抗率ρ3の単位はR×SLにより[Ωm]である。シート抵抗値Rsとは、薄膜の抵抗の幅Wm、長さLmとしたとき、R=ρ2×L/Wを満たすR[Ω]を指す。シート抵抗値は単位配線幅で単位配線長当たりこれを単位squareで表すの抵抗値を言い、単位は[Ωsq]を使う。この理由は、シート抵抗値Rsは基板抵抗値Rの極限的な状況の値であり、何れも単位が同じシート抵抗値Rsと、基板抵抗値Rとを区別するためである。ここで、抵抗率ρ2の単位は、ρ2×L/Wにより[Ω]である。上記FETセルの形状、構造は種々変更可能である。いくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。