プロセッサに接続されたメモリコントローラとメモリの間に接続され、上記メモリコントローラから入力されるアドレスに所定のコードを加え、アドレス変換して上記メモリに出力し、当該所定コードに応じて上記メモリに格納されたプログラム領域を切替えるプログラム切替回路。上記メモリコントローラから入力される同一のアドレスに対して、上記所定のコードを変更して加えることにより、上記メモリ上の異なるプログラム領域にアクセスすることを特徴とした請求項1記載のプログラム切替回路。上記メモリコントローラから入力されるアドレスが、所定のアドレス範囲内である場合に、アドレスを変換してメモリに出力することを特徴とする請求項1または請求項2に記載のプログラム切替回路。上記メモリコントローラからセレクト信号が入力され、当該セレクト信号に応じてアドレスを変換して上記メモリに出力することを特徴とする請求項1または請求項2に記載のプログラム切替回路。上記プロセッサから上記所定コードを変更できるようにしたことを特徴とする請求項1から4の何れか1項記載のプログラム切替回路。外部信号によって上記所定コードを変更できるようにしたことを特徴とする請求項1から4の何れか1項記載のプログラム切替回路。上記請求項1から請求項6の何れか1項記載のプログラム切替回路と、プロセッサと、メモリコントローラと、メモリとを備えた電子機器。従来のプロセッサを搭載した電子機器では、各プログラムは各々異なるアドレスに格納され、その異なるアドレスでそのまま実行されるため、異なるアドレスを指定することによって切り替えて実行できるようなプログラムを用意する必要があった。例えば、一方のプログラムを元に他方のプログラムを用意し、一方のプログラムから他方のプログラムに切り替える場合には、アドレスの書き換えが必要となり、プログラムの開発に余計な手間が必要であった。アドレスの修正漏れや修正ミスなどの不具合も発生し易かった。また、ブートアドレスを切り替える回路をプロセッサ内に用意する必要があり、既存のプロセッサは使用できず、特別な機能を持ったプロセッサを新たに開発する必要があった。特にプロセッサには高度な技術が必要となるため、プロセッサを新たに開発するのは容易ではない。また、ブートアドレスを切り替えることによりプログラムを切り替えているため、リセット時にしかプログラムを切り替えることができなかった。そのため、プログラムを切り替えるためには、電子機器を停止し、リセットする必要があった。この発明は、かかる問題点を解決するためになされたものであり、プロセッサに特別な機能を持たせることなく、異なるアドレスに格納された別のプログラムを簡易に切り替えることができるとともに、機器を停止しなくてもプログラムを切り替えることができる、プログラム切り替え回路を提供することを目的とする。この発明によるプログラム切替回路は、プロセッサに接続されたメモリコントローラとメモリの間に接続され、上記メモリコントローラから入力されるアドレスに所定のコードを加え、アドレス変換して上記メモリに出力し、当該所定コードに応じて上記メモリに格納されたプログラム領域を切替えるものである。また、上記メモリコントローラから入力される同一のアドレスに対して、上記所定のコードを変更して加えることにより、上記メモリ上の異なるプログラム領域にアクセスしても良い。また、上記メモリコントローラから入力されるアドレスが、所定のアドレス範囲内である場合に、アドレスを変換してメモリに出力しても良い。また、上記メモリコントローラからセレクト信号が入力され、当該セレクト信号に応じてアドレスを変換して上記メモリに出力しても良い。また、上記プロセッサから上記所定コードを変更できるようにしても良い。また、外部信号によって上記所定コードを変更できるようにしても良い。さらに、この発明による電子機器は、上記プログラム切替回路と、プロセッサと、メモリコントローラと、メモリとを備えたものである。この発明によれば、メモリ上のプログラム領域へアクセスするための特別な機能をプロセッサに持たせることがなくとも、異なるアドレスに格納された別のプログラムを簡易に切り替えることができる。実施の形態1.図1は、この発明に係る実施の形態1によるプログラム切替回路および電子機器の構成を示す図である。図1において、実施の形態1の電子機器は、プロセッサ1と、メモリコントローラ3と、メモリ4と、プログラム切替回路7を備えている。プロセッサ1とメモリコントローラ3の間はプロセッサバス2を介して接続されている。メモリコントローラ3とメモリ4の間にはバス10が接続されている。バス10には、プログラム切替回路7が接続されている。バス10は、コントロールバス5、アドレス/データバス6から構成される。コントロールバス5は、メモリコントローラ3とメモリ4を接続するとともに、プログラム切替回路7に接続されている。アドレス/データバス6はアドレス/データバス6a、6bからなり、アドレス/データバス6aはメモリコントローラ3とプログラム切替回路7の間に接続され、アドレス/データバス6bはプログラム切替回路7とメモリ4の間に接続される。プログラム切替回路7は、アドレス判定/変換部71とオフセット部72から構成される。オフセット部72は、所与のアドレスを異なるアドレスに所定量シフトするずらすためのコード以下、オフセットコードと称するが予め格納されている。プロセッサ1は、メモリ4に格納されたプログラムを実行する。プロセッサ1がプログラムを実行するための命令やデータのアクセス要求は、プロセッサバス2を介してメモリコントローラ3に伝達される。メモリコントローラ3は、メモリ4の入出力をコントロールする。メモリコントローラ3は、プロセッサ1または外部装置によってコントロールされても良い。メモリコントローラ3は、コントロールバス5を介して、アクセス先のアドレスに応じてアクセス先のデバイスを特定するためのチップセレクト信号5s、およびクロック、書き込みか読み出しか、どのバイトが有効か等の制御信号を送出すると共に、アドレス/データバス6aを介して、アクセス先のデバイスのアドレスをアドレス信号6asとして送出する。プログラム切替回路7は、チップセレクト信号5sおよびアドレス信号6asから供給されるアドレスを、アドレス判定/変換部71で判定する。アドレス判定/変換部71の判定により、アドレス信号6asから供給されるアドレスが所定のアドレス範囲である場合には、オフセット部72のオフセットコード分だけオフセットを適用したずらしたアドレスを、アドレス/データバス6bを介してアドレス信号6bsとして送出する。一方、所定のアドレス範囲でない場合には、アドレス信号6asから受け取ったアドレスを、アドレス/データバス6bを介してそのままアドレス信号6bsとして送出する。コントロールバス5を介して伝達されたチップセレクト信号5sおよびその他の制御信号と、アドレス/データバス6bを介して伝達されたアドレス信号6bsによって、メモリ4へのデータの書き込みまたは読み出しが行われる。データの授受は、アドレス/データバス6a、6bを介して行われる。図2は、プログラム切替回路7におけるアドレス判定/変換部71の動作を示すフローチャートである。アドレス判定/変換部71は、チップセレクト信号5sがアクセス先のデバイスとしてメモリ4を指定しているかどうかを判断する。アクセス先としてメモリ4が指定されている場合、アドレス信号6asから受けたアクセス先のアドレスが、オフセット部72のオフセットコードを適用して変換すべきアドレス範囲であるかどうかを判定する。この入力アドレスが変換すべきアドレス範囲でない場合には、入力アドレスを出力アドレスとし、この出力アドレスをアドレス信号6bsとして送出する。また、入力アドレスが変換すべきアドレス範囲内であった場合には、入力アドレスの有効範囲にオフセット部72のオフセットコードを加算したアドレスを出力アドレスとし、アドレス信号6bsとして送出する。図3は、プロセッサ1から見たアドレスマップの一例を示す図である。この例では、プロセッサ1のアドレスXX000000からXXXXXXXXの範囲がメモリ4のアドレス000000からXXXXXXの範囲にアクセスできる領域であり、プロセッサ1のアドレスXXY00000からXXYYYYYYの範囲がプログラム切替回路7によりオフセットコードが適用されメモリ4にアクセスできる領域であるとしている。この場合において、メモリコントローラ3が、プロセッサ1のアドレスXX000000からXXYYYYYYの範囲がメモリ4のアドレス000000からYYYYYYに対応する領域であると設定した例について説明する。プロセッサ1がこの範囲にアクセスした際には、アクセス先のデバイスがメモリ4であることを示すチップセレクト信号5sが送出されると共に、アドレス信号6asにはアクセス先であるメモリ4のアドレスが送出される。このメモリコントローラ3の設定や動作については、本発明の本質ではないため、説明を省略する。この例においては、アドレス判定/変換部71で変換すべきアドレス範囲はY00000からYYYYYYとなり、入力アドレスの有効範囲は000000から0YYYYYとなる。例えば、プロセッサ1がXXY00ZZZにアクセスした場合、アドレス判定/変換部71における入力アドレスはY00ZZZとなり、変換すべきアドレス範囲内であるため、入力アドレスの有効範囲である000ZZZにオフセット部72のオフセットコードが加算されたアドレスを出力アドレスとし、アドレス信号6bsとして送出する。ここで、オフセット部72のオフセットコードが00A000である場合には、出力アドレスは00AZZZとなり、メモリ4のアドレス00AZZZに格納されているプログラムAにアクセスすることとなる。オフセット部72のオフセットコードが00B000である場合には、出力アドレスは00BZZZとなり、メモリ4のアドレス00BZZZに格納されているプログラムBにアクセスすることとなる。プロセッサ1は同じアドレスXXY00ZZZにアクセスしていながら、オフセット部72のオフセットコードを変えることで、別のプログラムにアクセスすることとなる。なお、上記では、プロセッサ1、プロセッサバス2、メモリコントローラ3を分けて説明したが、これらが1チップに一体化されたものであっても良い。また、メモリ4は、揮発性のメモリであっても、不揮発性のメモリであっても良い。また、チップセレクト信号5sは、メモリコントローラ3からメモリ4に直接接続される構成で説明したが、アドレス信号6as、6bsと同様に、プログラム切替回路7を介してメモリ4に接続されるように構成しても良い。また、アドレス/データバス6a、6bのうち、プログラム切替回路7が変更しているものはアドレスのみである。このため、アドレス/データバス6a、6bがアドレス信号とデータ信号と分離された構成である場合には、アドレス信号のみをプログラム切替回路7を経由して接続し、データ信号はメモリコントローラ3からメモリ4に直接接続する構成としても良い。このように構成されたプログラム切替回路においては、オフセット部72に格納されたオフセットコードを何らかの方法で変えることによって、メモリ4の異なるアドレスに格納された別のプログラムを、プロセッサ1は同一のアドレスで実行することができる。例えば、プロセッサ1からの指令や外部装置からの指令により、オフセット部72に格納されたオフセットコードを書き換えればよい具体例については後述する。或いは、予めオフセット部72にセットされたオフセットコードを、プロセッサ1からの指令や外部装置からの指令により、切替えればよい具体例については後述する。かくして、プロセッサ1は同一のアドレスで実行動作するプログラムを用意するだけでよく、アドレスの修正などの余計なプログラム開発の手間をなくし、プログラムの開発を効率的に行うことができる。また、プログラムの修正ミスなどの不具合を抑制することができる。また、プログラム切替回路は、メモリコントローラ3とメモリ4との間に構成され、プログラムの切替を行っているので、プロセッサ1、プロセッサバス2、メモリコントローラ3、メモリ4などに特別な機能を新たに盛り込む必要はなく、既存のものをそのまま活用することができる。また、プログラム切替回路は、所定のアドレス範囲にアクセスする都度、切替を行っているので、任意にタイミングでプログラムを切り替えることができ、機器を停止することなくプログラムを切り替えることができる。実施の形態2.図4はこの発明に係る実施の形態2によるプログラム切替回路および電子機器の構成を示す図である。上記実施の形態1のプログラム切替回路7では、メモリコントローラ3からアドレス信号6asに送出されるアドレスによってプログラムの切替を行っていたが、本実施の形態2のプログラム切替回路7では、メモリコントローラ3から送出されるチップセレクト信号5as、5csによって、プログラムの切替を行う点が異なる。図4において、メモリコントローラ3とプログラム切替回路7の間は、コントロールバス5a、5cと、アドレス/データバス6aを介して接続される。また、プログラム切替回路7とメモリ4の間は、コントロールバス5bと、アドレス/データバス6bを介して接続される。その他の構成については、図1に示した構成と同様である。実施の形態2のプログラム切替回路7においては、例えば、図3のようなアドレスマップであった場合、メモリコントローラ3には、プロセッサ1のアドレスXX000000からXXXXXXXXの範囲に対して、チップセレクト信号5asと共に、アドレス信号6asにはアドレス000000からXXXXXXの範囲が送出されるように設定する。また、プロセッサ1のアドレスXXY00000からXXYYYYYYの範囲に対しては、チップセレクト信号5csが送出されると共に、アドレス信号6asにはアドレス000000から0YYYYYの範囲が送出されるように設定する。図5は、プログラム切替回路7内のアドレス判定/変換部71の動作を示すフローチャートである。ここで、図5を用いて、アドレス判定/変換部71の動作を説明する。アドレス判定/変換部71は、メモリコントローラ3からコントロールバス5aを介し、チップセレクト信号5asが送出されているかどうかを判断する。チップセレクト信号5asが送出されていた場合は、入力アドレスを出力アドレスとし、コントロールバス5bを介したチップセレクト信号5bsと共に、アドレスバス6bを介してアドレス信号6bsに、この出力アドレスを送出する。チップセレクト信号5asが送出されていない場合は、メモリコントローラ3からコントロールバス5cを介したチップセレクト信号5csが送出されているかどうかを判断する。チップセレクト信号5csが送出されていた場合は、入力アドレスにオフセット部72のオフセットコードを加算したアドレスを出力アドレスとし、コントロールバス5bを介したチップセレクト信号5bsと共に、アドレスバス6bを介してアドレス信号6bsに、この出力アドレスを送出する。チップセレクト信号5asまたは5bsは、例えばプロセッサ1からメモリコントローラ3に入力される指令によって選択的に出力されても良い。また、チップセレクト信号5asまたは5bsは、例えば外部装置からメモリコントローラ3に入力される指令によって選択的に出力されても良い。このように構成されたプログラム切替回路においては、変換範囲や入力アドレスの有効範囲をアドレス判定/変換部71に保持する必要がないので、変換範囲を容易に変更することができ、より柔軟性の高いプログラム切替回路を実現することができる。実施の形態3.この発明に係る実施の形態3のプログラム切替回路7について説明する。実施の形態3では、上記実施の形態1および実施の形態2において、アドレス判定/変換部71は、プロセッサ1の指令によるメモリコントローラ3からの入力アドレスとして、特定のアドレスが入力された場合、アドレス信号6bsに出力アドレスを送出せず、オフセット部72にアクセスするように構成しても良い。これにより、プロセッサ1は特定のアドレスにアクセスすることで、オフセット部72のオフセットコードを参照または更新することができる。かくして、オフセット部72のオフセットコードの変更により、プロセッサ1自身によってプログラムを切り替えることができる。実施の形態4.図6はこの発明に係る実施の形態4のプログラム切替回路を示す図である。実施の形態4のプログラム切替回路7は、複数のオフセット部72a、72bを保持し、これらを外部信号8によって切り替える。例えば、アドレス判定/変換部71は、外部信号8が0の場合は、オフセット部72aのオフセットコードを使用して出力アドレスを生成する。一方、外部信号8が1の場合は、オフセット72bのオフセットコードを使用して出力アドレスを生成し、アドレス信号6bsにこの出力アドレスを送出する。なお、ここではオフセット部が2つの場合について説明したが、より多くのオフセット部を具備しても良い。また、外部信号8も複数の信号から構成されていても良い。また、各々のオフセット部は、上記実施の形態3と同様、プロセッサ1からアクセスして、制御できるようにしても良い。このように構成された電子機器においては、プロセッサ1によらず、プログラム切替回路7を用いた簡易な構成により、複数の異なるプログラムを切り替えることができる。