"データを出力する出力部を各々備えた複数の半導体チップと、前記出力部の各々と接続された配線と、前記配線を介して前記複数の半導体チップの各々から前記データを受け付ける受付部と、を含み、前記出力部が順番に駆動する半導体装置であって、前記出力部の各々は、オン状態時の抵抗値を変更可能であり、自己の駆動開始時から自己の次に駆動を開始する出力部の駆動開始時の前のタイミングまでの第1期間の間は、オン状態時の抵抗値を第1抵抗値にして前記データを前記配線に出力し、前記第1期間が経過した時点から自己の駆動終了時までの第2期間の間は、前記オン状態時の抵抗値を前記第1抵抗値よりも大きい第2抵抗値にして前記データを前記配線に出力する、半導体装置。請求項1に記載の半導体装置において、前記出力部の各々は、第1データ出力部と、オン状態時の抵抗値が前記第1データ出力部よりも大きい第2データ出力部と、を有し、前記第1データ出力部と前記第2データ出力部は、並列に接続され、前記第1期間の間は、少なくとも、オン状態の前記第1データ出力部が前記データを前記配線に出力し、前記第2期間の間は、前記第1データ出力部がオフ状態となりオン状態の前記第2データ出力部が前記データを前記配線に出力する、半導体装置。請求項2に記載の半導体装置において、前記第1データ出力部のサイズは、前記第2データ出力部のサイズよりも大きい、半導体装置。特許文献1に記載の半導体装置において、コアチップCC0がHデータを出力した後に連続してコアチップCC1がLデータを出力するケースを考える。このケースでは、理想的には、コアチップCC0内のHデータを出力するデータコントロール回路54以下データコントロール回路540と称するがOFFオフするのと同時に、コアチップCC1内のLデータを出力するデータコントロール回路54以下データコントロール回路541と称するがONオンすることが望ましい。しかしながら、実際にはこのような理想的な動作は難しい。例えば、インターフェースチップIFから見た際のコアチップCC0及びCC1の積層位置の違いやチップ毎の特性の微差により、コアチップCC0のHデータの出力期間つまり、データコントロール回路540がONである期間と、コアチップCC1のLデータの出力期間つまり、データコントロール回路541がONである期間とが、オーバーラップするケースが生じる。このオーバーラップが生じると、Hデータを出力しているコアチップCC0からLデータを出力しているコアチップCC1への貫通電流が流れる。具体的には、データコントロール回路540から貫通電極TSV1を介してデータコントロール回路541へ、貫通電流が流れる。一般的な設計においては、このような貫通電流が流れる期間は微小であるが、電力消費において上記理想的な状態により近づけるためには該貫通電流を削減したいという希望がある。本発明の半導体装置は、データを出力する出力部を各々備えた複数の半導体チップと、前記出力部の各々と接続された配線と、前記配線を介して前記複数の半導体チップの各々から前記データを受け付ける受付部と、を含み、前記出力部が順番に駆動する半導体装置であって、前記出力部の各々は、オン状態時の抵抗値を変更可能であり、自己の駆動開始時から自己の次に駆動を開始する出力部の駆動開始時の前のタイミングまでの第1期間の間は、オン状態時の抵抗値を第1抵抗値にして前記データを前記配線に出力し、前記第1期間が経過した時点から自己の駆動終了時までの第2期間の間は、前記オン状態時の抵抗値を前記第1抵抗値よりも大きい第2抵抗値にして前記データを前記配線に出力する。本発明によれば、各出力部は、駆動期間の一部が他の出力部の駆動期間の一部と重なるように順番に駆動され、駆動開始時からの第1期間の間は、オン状態時の抵抗値を第1抵抗値にしてデータを配線に出力し、第1期間が経過した時点から駆動終了時までの第2期間の間は、オン状態時の抵抗値を第1抵抗値よりも大きい第2抵抗値にしてデータを配線に出力する。よって、例えば、順番に駆動する出力部の駆動期間にオーバーラップが生じた状況においては、先に駆動していた出力部以下第1出力部と称するは、オン抵抗値が第2抵抗値に設定された状態で駆動し、後から駆動する出力部以下第2出力部と称するは、オン抵抗値が第1抵抗値に設定された状態で駆動する。このため、第1出力部と第2出力部との駆動期間にオーバーラップが生じている状況で、第1出力部と第2出力部が互いに異なるレベルのデータを出力しても、第1データ出力部のオン状態時の抵抗値が、第1抵抗値ではなく、抵抗値の大きい第2抵抗値になっているので、配線を介して第1出力部と第2出力部の間を流れる貫通電流を小さくすることが可能になる。以下、本発明の一実施形態について図面を参照して説明する。図1は、本発明の一実施形態の半導体装置10を示したブロック図である。半導体装置10では、コアチップCC0~CC7の各々に設けられたデータコントロール回路54Aは、順番に駆動し、また、駆動期間の一部が他のデータコントロール回路54Aの駆動期間の一部と重なる。また、データコントロール回路54Aの各々は、オン状態時の抵抗値を変更可能である。そして、データコントロール回路54Aの各々は、駆動期間の初期においては、オン状態時の抵抗値を第1抵抗値にしてデータを配線TSVAに出力し、その後、オン状態時の抵抗値を第1抵抗値よりも大きい第2抵抗値にしてデータを配線TSVAに出力する。本実施形態では、各データコントロール回路54Aは、オン状態時の抵抗値が互いに異なり並列接続された2つの出力ドライバを有しており、各データコントロール回路54Aでは、駆動期間の初期には2つの出力ドライバが駆動し、その後、2つの出力ドライバのうちオン状態時の抵抗値が小さい出力ドライバが駆動する。まず、半導体装置10の全体構成について説明する。図1において、本実施形態による半導体装置10は、半導体チップである8枚のコアチップCC0~CC7と、受付部である1枚のインターフェースチップIFと、1枚のインターポーザIPとが、積層された構造を有する。コアチップCC0~CC7及びインターフェースチップIFは、シリコン基板を用いた半導体チップであり、いずれもシリコン基板を貫通する多数の貫通電極TSVThroughSiliconViaによって上下に隣接するチップと電気的に接続されている。図2は、貫通電極TSVを説明するための図である。コアチップCC0~CC7に設けられた貫通電極TSVの大部分は、図2aに示すように、積層方向から見た平面視で同じ位置に設けられた上下の貫通電極TSV1が短絡されて形成された1本の配線として構成されている。貫通電極TSV1にて構成された配線は、コアチップCC0~CC7内の内部回路4例えば、データコントロール回路54Aにそれぞれ接続されている。これに対し、一部の貫通電極TSVについては、図2bに示すように、平面視で同じ位置に設けられた他層の貫通電極TSV2と直接接続されるのではなく、コアチップCC0~CC7に設けられた内部回路5を介して接続されている。さらに他の一部の貫通電極TSVについては、図2cに示すように、平面視で異なる位置に設けられた他層の貫通電極TSVと短絡されている。この種の貫通電極TSV3では、平面視で所定の位置Pに設けられた貫通電極TSV3aに各コアチップCC0~CC7の内部回路6が接続されている。コアチップCC0~CC7は、1GbのDDR3DoubleDataRate3型SDRAMSynchronousDynamicRandomAccessMemoryに含まれる回路ブロックのうち、外部とのインターフェースを行ういわゆるフロントエンド部フロントエンド機能が削除された半導体チップである。インターフェースチップIFは、フロントエンド部のみが集積された半導体チップである。インターポーザIPは、樹脂からなる回路基板である。インターポーザIPには、外部端子として、クロック端子11a及び11b、クロックイネーブル端子11c、コマンド端子12a~12e、アドレス端子13、データ入出力端子14、データストローブ端子15a及び15b、キャリブレーション端子16、及び電源端子17a及び17bが設けられている。これら外部端子は、全てインターフェースチップIFに接続されており、電源端子17a及び17bを除きコアチップCC0~CC7には直接接続されない。インターフェースチップIFは、クロック発生回路21と、DLL回路22と、入出力バッファ回路23と、キャリブレーション回路24と、データラッチ回路25と、コマンド入力バッファ31と、コマンドデコーダ32と、不良チップ情報保持回路33と、アドレス入力バッファ41と、モードレジスタ42と、パワーオン検出回路43と、層アドレス設定回路44と、層アドレスコントロール回路45と、を含む。コアチップCC0~CC7は、それぞれ、層アドレス発生回路46と、層アドレス比較回路チップ情報比較回路47と、メモリセルアレイ50と、ロウデコーダ51と、カラムデコーダ52と、センス回路53と、データコントロール回路54Aと、テスト用の入出力回路55と、ロウ制御回路61と、カラム制御回路62と、コントロールロジック回路63と、モードレジスタ64と、テスト用のコマンドデコーダ65と、内部電圧発生回路70と、パワーオン検出回路71と、テストパッドTP1~TP6と、入力バッファB1及びB2と、を含む。クロック端子11a及び11bは、それぞれ外部クロック信号CK及び/CKが供給される端子である。クロックイネーブル端子11cは、クロックイネーブル信号CKEが入力される端子である。外部クロック信号CK及び/CKとクロックイネーブル信号CKEは、クロック発生回路21に供給される。なお、本明細書において信号名の先頭に/が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号CKと外部クロック信号/CKとは互いに相補の信号である。クロック発生回路21は、内部クロック信号ICLKを生成する。内部クロック信号ICLKは、インターフェースチップIF内の各種回路ブロックに供給される他、各貫通電極TSVを介してコアチップCC0~CC7にも共通に供給される。DLL回路22は、入出力用クロック信号LCLKを生成する。入出力用クロック信号LCLKは、入出力バッファ回路23に供給される。なお、DLL機能は、半導体装置10が外部と通信するに当たり、外部との同期がマッチングされた信号LCLKでフロントエンドを制御するために用いられる。コマンド端子12a~12eは、それぞれ、ロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、ライトイネーブル信号/WE、チップセレクト信号/CS、及びオンダイターミネーション信号ODTが供給される端子である。これらのコマンド信号は、コマンド入力バッファ31に供給される。コマンド入力バッファ31は、コマンド信号を、コマンドデコーダ32に供給する。コマンドデコーダ32は、内部クロックICLKに同期して、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドICMDを生成する。内部コマンドICMDは、インターフェースチップIF内の各種回路ブロックに供給される他、各貫通電極TSVを介してコアチップCC0~CC7にも共通に供給される。アドレス端子13は、アドレス信号A0~A15及びBA0~BA2が供給される端子である。アドレス信号A0~A15及びBA0~BA2は、アドレス入力バッファ41に供給される。アドレス入力バッファ41の出力は、各貫通電極TSVを介してコアチップCC0~CC7に共通に供給される。また、モードレジスタセットにエントリーしている場合には、アドレス信号A0~A15は、モードレジスタ42に供給される。また、アドレス信号BA0~BA2バンクアドレスについては、インターフェースチップIFに設けられた図示しないアドレスデコーダによってデコードされ、これにより得られるバンク選択信号Bがデータラッチ回路25に供給される。データ入出力端子14は、リードデータ又はライトデータDQ0~DQ15の入出力を行うための端子である。データストローブ端子15a及び15bは、ストローブ信号DQS及び/DQSの入出力を行うための端子である。データ入出力端子14とデータストローブ端子15a及び15bは、入出力バッファ回路23に接続されている。入出力バッファ回路23は、入力バッファIB及び出力バッファOBを含む。入出力バッファ回路23は、入出力用クロック信号LCLKに同期して、リードデータ又はライトデータDQ0~DQ15及びストローブ信号DQS及び/DQSの入出力を行う。また、入出力バッファ回路23は、コマンドデコーダ32から内部オンダイターミネーション信号IODTを受け付けると、出力バッファOBを終端抵抗として機能させる。さらに、入出力バッファ回路23は、キャリブレーション回路24からインピーダンスコードDRZQを受け付けると、これによって出力バッファOBのインピーダンスを指定する。入出力バッファ回路23は、周知のFIFO回路を含む。キャリブレーション回路24は、出力バッファOBと同じ回路構成を有するレプリカバッファRBを含む。キャリブレーション回路24は、コマンドデコーダ32よりキャリブレーション信号ZQを受け付けると、キャリブレーション端子16に接続された外部抵抗図示せずの抵抗値を参照することによってキャリブレーション動作を行う。キャリブレーション動作とは、レプリカバッファRBのインピーダンスを外部抵抗の抵抗値と一致させる動作であり、インピーダンスコードDRZQが入出力バッファ回路23に供給される。これにより、出力バッファOBのインピーダンスが所望の値に調整される。入出力バッファ回路23は、データラッチ回路25に接続されている。データラッチ回路25は、周知なDDR機能を実現するレイテンシ制御によって動作するFIFO機能を実現するFIFO回路不図示とマルチプレクサMUX不図示とを含む。データラッチ回路25は、コアチップCC0~CC7から供給されるパラレルなリードデータをシリアル変換するとともに、入出力バッファ回路23から供給されるシリアルなライトデータをパラレル変換する。電源端子17a及び17bは、それぞれ電源電位VDD及びVSSが供給される端子であり、パワーオン検出回路43に接続されるとともに、貫通電極TSVを介してコアチップCC0~CC7にも接続されている。パワーオン検出回路43は、電源の投入を検出する回路であり、電源の投入を検出すると層アドレスコントロール回路45を活性化させる。層アドレスコントロール回路45は、半導体装置10のI/O構成に応じて層アドレスを変更するための回路である。層アドレスコントロール回路45は、I/O数に応じたアドレス割り付けの変更を制御し、また、貫通電極TSVを介して各コアチップCC0~CC7に共通に接続されている。層アドレス設定回路44は、貫通電極TSVを介してコアチップCC0~CC7に接続されている。層アドレス設定回路44は、図2bに示すタイプの貫通電極TSV2を用いて、コアチップCC0~CC7の層アドレス発生回路46にカスケード接続されており、テスト時においてコアチップCC0~CC7に設定された層アドレスを読み出す役割を果たす。不良チップ情報保持回路33は、正常に動作しない不良コアチップがアセンブリ後に発見された場合に、そのチップ番号を保持する。不良チップ情報保持回路33は、貫通電極TSVを介してコアチップCC0~CC7に接続されている。不良チップ情報保持回路33は、図2cに示すタイプの貫通電極TSV3を用いて、シフトされながらコアチップCC0~CC7に接続されている。メモリセルアレイ50は、いずれも8バンクに分割されている。なお、バンクとは、個別にコマンドを受け付け可能な単位である。メモリセルアレイ50内においては、複数のワード線WLと複数のビット線BLが交差しており、その交点にはメモリセルMCが配置されている。なお、図1においては、1本のワード線WL、1本のビット線BL及び1個のメモリセルMCのみを示している。ワード線WLの選択はロウデコーダ51によって行われる。また、ビット線BLはセンス回路53内の対応するセンスアンプSAに接続されている。センスアンプSAの選択はカラムデコーダ52によって行われる。ロウデコーダ51は、ロウ制御回路61より供給されるロウアドレスによって制御される。ロウ制御回路61には、貫通電極TSVを介してインターフェースチップIFより供給されるロウアドレスを受けるアドレスバッファ61aが含まれており、アドレスバッファ61aによってバッファリングされたロウアドレスがロウデコーダ51に供給される。なお、貫通電極TSVを介して供給されるアドレス信号は、入力バッファB1を介して、ロウ制御回路61などに供給される。また、ロウ制御回路61にはリフレッシュカウンタ61bも含まれており、コントロールロジック回路63からリフレッシュ信号が発行された場合には、リフレッシュカウンタ61bが示すロウアドレスがロウデコーダ51に供給される。カラムデコーダ52は、カラム制御回路62より供給されるカラムアドレスによって制御される。カラム制御回路62は、貫通電極TSVを介してインターフェースチップIFより供給されるカラムアドレスを受けるアドレスバッファ62aを含み、アドレスバッファ62aによってバッファリングされたカラムアドレスをカラムデコーダ52に供給する。また、カラム制御回路62は、バースト長をカウントするバーストカウンタ62bも含む。カラムデコーダ52によって選択されたセンスアンプSAは、さらに、図示しないいくつかのアンプサブアンプやデータアンプなどを介して、データコントロール回路54Aに接続される。データコントロール回路54Aは、貫通電極TSVを介してインターフェースチップIFから供給される内部コマンドICMDである制御信号を受け、この制御信号に基づいて動作する。これにより、リード動作時においては、リードデータがデータコントロール回路54Aから出力され、ライト動作時においては、ライトデータがデータコントロール回路54Aに入力される。各データコントロール回路54Aのデータ入出力部とインターフェースチップIFとの間は、配線TSVAを介してパラレルに接続される。なお、配線TSVAは、図2aに示した形式の貫通電極である。コントロールロジック回路63は、貫通電極TSVを介してインターフェースチップIFから供給される内部コマンドICMDを受け、これに基づいてロウ制御回路61とカラム制御回路62とデータコントロール回路54Aの動作を制御する。コントロールロジック回路63には、層アドレス比較回路チップ情報比較回路47が接続されている。層アドレス比較回路47は、貫通電極TSVを介してインターフェースチップIFより供給されるアドレス信号の一部であるSELチップ選択情報と、層アドレス発生回路46に設定された層アドレスLIDチップ識別情報と、を比較することにより、当該コアチップがアクセス対象であるか否かを検出する。層アドレス発生回路46には、初期化時において各コアチップCC0~CC7に固有の層アドレスが設定される。層アドレス発生回路46には、貫通電極TSVを介して不良チップ情報保持回路33から不良チップ信号DEFが供給される。不良チップ信号DEFは、図2cに示すタイプの貫通電極TSV3を用いて各コアチップCC0~CC7に供給される。不良チップ信号DEFは、当該コアチップが不良チップである場合に活性化される信号であり、これが活性化している場合、層アドレス発生回路46はインクリメントした層アドレスではなく、インクリメントされていない層アドレスを下層のコアチップに転送する。また、不良チップ信号DEFはコントロールロジック回路63にも供給されており、不良チップ信号DEFが活性化している場合にはコントロールロジック回路63の動作が完全に停止する。また、コントロールロジック回路63の出力は、モードレジスタ64にも供給されている。これにより、コントロールロジック回路63の出力がモードレジスタセットを示している場合、アドレス信号によってモードレジスタ64の設定値が上書きされる。これにより、コアチップCC0~CC7の動作モードが設定される。内部電圧発生回路70には電源電位VDD及びVSSが供給されている。内部電圧発生回路70は、電源電位VDD及びVSSを受けて各種内部電圧を生成する。内部電圧発生回路70により生成される内部電圧としては、各種周辺回路の動作電源として用いる内部電圧VPERI≒VDD、メモリセルアレイ50のアレイ電圧として用いる内部電圧VARY<VDD、ワード線WLの活性化電位である内部電圧VPP>VDDなどが含まれる。パワーオン検出回路71は、電源の投入を検出すると各種内部回路のリセットを行う。コアチップCC0~CC7に含まれる上記の周辺回路は、貫通電極TSVを介してインターフェースチップIFから供給される内部クロック信号ICLKに同期して動作する。内部クロック信号ICLKは、入力バッファB2を介して各種周辺回路に供給される。本実施形態では、コアチップCC0~CC7には、いくつかのテストパッドTPと、テスト用のコマンドデコーダ65が設けられており、テストパッドTPからアドレス信号、テストデータやコマンド信号の入力が可能とされている。テストパッドTPとしては、クロック信号が入力されるテストパッドTP1、アドレス信号が入力されるテストパッドTP2、コマンド信号が入力されるテストパッドTP3、テストデータの入出力を行うためのテストパッドTP4、データストローブ信号の入出力を行うためのテストパッドTP5、及び電源電位を供給するためのテストパッドTP6が含まれている。次に、コアチップCC0~CC7の各々に設けられたデータコントロール回路54Aについて説明する。各データコントロール回路54Aは、1つずつ順番に駆動し、また、駆動期間の一部が他のデータコントロール回路54Aの駆動期間の一部と重なる。図3は、データコントロール回路54Aを示した図である。図3において、データコントロール回路54Aは、出力部の一例である。データコントロール回路54Aは、並列に接続された出力ドライバ54A1及び54A2を含む。出力ドライバ54A1は、第1データ出力部の一例である。出力ドライバ54A1は、NAND回路NAND1及びNAND2と、NOR回路NOR1と、インバータINV1~INV3と、PMOSトランジスタPMOS1と、NMOSトランジスタNMOS1と、を含む。出力ドライバ54A1は、制御信号DSP1p及びPCLKOERpと、出力データ信号DOUTBPjk及びDOUTBNjkと、を受け付ける。なお、出力ドライバ54A1は、制御信号DSP1p及びPCLKOERpを、貫通電極TSVおよびコントロールロジック回路63を介してインターフェースチップIFから内部コマンドICMDとして受け付ける。制御信号DSP1p及びPCLKOERpは、インターフェースチップIF内のコマンドデコーダ32にて生成される。出力ドライバ54A1は、制御信号DSP1p及びPCLKOERpが共にHであるときに活性状態となる。出力ドライバ54A1は、活性状態の際に、出力データ信号DOUTBPjk及びDOUTBNjkがLであるときには、PMOSトランジスタPMOS1がオンとなりNMOSトランジスタNMOS1がオフとなり、出力データのレベルが電位VDDQHとなる。また、出力ドライバ54A1は、活性状態の際に、出力データ信号DOUTBPjk及びDOUTBNjkがHであるときには、PMOSトランジスタPMOS1がオフとなりNMOSトランジスタNMOS1がオンとなり、出力データのレベルが電位VSSQLとなる。出力ドライバ54A2は、第2データ出力部の一例である。出力ドライバ54A2は、NAND回路NAND3と、NOR回路NOR2と、インバータINV4~INV6と、PMOSトランジスタPMOS2と、NMOSトランジスタNMOS2と、を含む。出力ドライバ54A2は、制御信号DSP0pと、出力データ信号DOUTBPjk及びDOUTBNjkと、を受け付ける。なお、出力ドライバ54A2は、制御信号DSP0pを、貫通電極TSVおよびコントロールロジック回路63を介してインターフェースチップIFから内部コマンドICMDとして受け付ける。制御信号DSP0pは、インターフェースチップIF内のコマンドデコーダ32にて生成される。出力ドライバ54A2は、制御信号DSP0pがHであるときに活性状態となる。出力ドライバ54A2は、活性状態の際に、出力データ信号DOUTBPjk及びDOUTBNjkがLであるときには、PMOSトランジスタPMOS1がオンとなりNMOSトランジスタNMOS1がオフとなり、出力データのレベルが電位VDDQHとなる。また、出力ドライバ54A2は、活性状態の際に、出力データ信号DOUTBPjk及びDOUTBNjkがHであるときには、PMOSトランジスタPMOS1がオフとなりNMOSトランジスタNMOS1がオンとなり、出力データのレベルが電位VSSQLとなる。データコントロール回路54Aでは、出力ドライバ54A2のオン状態時の抵抗値PMOSトランジスタPMOS2とNMOSトランジスタNMOS2のオン抵抗値が、出力ドライバ54A1のオン状態時の抵抗値PMOSトランジスタPMOS1とNMOSトランジスタNMOS1のオン抵抗値よりも大きくなるように、出力ドライバ54A2及び54A1が設けられている。本実施形態では、出力ドライバ54A2のオン状態時の抵抗値が、出力ドライバ54A1のオン状態時の抵抗値の2倍に設定されている。なお、出力ドライバ54A2のオン状態時の抵抗値は、出力ドライバ54A1のオン状態時の抵抗値の2倍でなくてもよく、出力ドライバ54A1のオン状態時の抵抗値よりも大きければよい。本実施形態では、PMOSトランジスタPMOS1の大きさサイズをPMOSトランジスタPMOS2の大きさサイズの2倍にし、NMOSトランジスタNMOS1の大きさサイズをNMOSトランジスタNMOS2の大きさサイズの2倍にすることで、出力ドライバ54A2のオン状態時の抵抗値を、出力ドライバ54A1のオン状態時の抵抗値の2倍に設定している。各データコントロール回路54Aは、自己の駆動開始時から自己の次に駆動を開始するデータコントロール回路54Aの駆動開始時の前のタイミングまでの期間以下第1期間と称するの間は、オン状態時の抵抗値を第1抵抗値出力ドライバ54A1及び54A2のオン状態時の抵抗の合成値、または、出力ドライバ54A1のオン状態時の抵抗値にして、出力データを配線TSVAに出力する。また、各データコントロール回路54Aは、第1期間が経過した時点から自己の駆動終了時までの期間以下第2期間と称するの間は、オン状態時の抵抗値を第1抵抗値よりも大きい第2抵抗値出力ドライバ54A2のオン状態時の抵抗値にして、出力データを配線TSVAに出力する。例えば、各データコントロール回路54Aでは、第1期間の間は、少なくとも、オン状態の出力ドライバ54A1が出力データを配線TSVAに出力し、第2期間の間は、出力ドライバ54A1をオフ状態としオン状態の出力ドライバ54A2が出力データを配線TSVAに出力する。このように、本実施形態による半導体装置10は、データを出力する出力部54Aを各々備えた複数の半導体チップCC0~CC7と、出力部54Aの各々と接続された配線TSVAと、配線TSVAを介してデータを受け付ける受付部IFと、を含み、出力部54Aが順番に駆動する半導体装置10であって、出力部54Aの各々は、オン状態時の抵抗値を変更可能であり、自己の駆動開始時から自己の次に駆動を開始する出力部54Aの駆動開始時の前のタイミングまでの第1期間の間は、オン状態時の抵抗値を第1抵抗値にしてデータを配線TSVAに出力し、第1期間が経過した時点から自己の駆動終了時までの第2期間の間は、オン状態時の抵抗値を第1抵抗値よりも大きい第2抵抗値にしてデータを配線TSVAに出力する。また、本実施形態による半導体装置10では、出力部54Aの各々は、第1データ出力部54A1と、オン状態時の抵抗値が第1データ出力部54A1よりも大きい第2データ出力部54A2と、を有し、第1データ出力部54A1と第2データ出力部54A2は、並列に接続され、第1期間の間は、少なくとも、オン状態の第1データ出力部54A1がデータを配線TSVAに出力し、第2期間の間は、第1データ出力部54A1がオフ状態となりオン状態の第2データ出力部54A2がデータを配線TSVAに出力する。また、本実施形態による半導体装置10では、第1データ出力部54A1のサイズは、第2データ出力部54A2のサイズよりも大きい。次に、動作を説明する。以下では、コアチップCC0の駆動に続いてコアチップCC1が駆動する例を説明する。図4は、コアチップCC0の駆動に続いてコアチップCC1が駆動するときの動作を説明するためのタイミングチャートである。コアチップCC0内のデータコントロール回路54A以下データコントロール回路54AC0と称するが駆動を開始する時刻t1になると、コアチップCC0では、制御信号DSP0p及びDSP1p図4ではDSP0,1pと記載と制御信号PCLKOERが共にHになる。このため、データコントロール回路54AC0では、出力ドライバ54A1及び54A2が共に活性状態になり、出力データ信号DOUTBPjk及びDOUTBNjkに応じた出力データが出力される。この状況では、データコントロール回路54AC0のオン動作時の抵抗値は、出力ドライバ54A2のみが活性状態であるときのオン動作時の抵抗値に比べて小さくなる。その後、第1期間P1が経過して時刻t2になると、制御信号DSP0p及びDSP1pはHを維持したまま制御信号PCLKOERがLになる。このため、データコントロール回路54AC0では、出力ドライバ54A2が活性状態を維持したまま出力ドライバ54A1が非活性状態オフ状態となる。よって、データコントロール回路54AC0のオン動作時の抵抗値は大きくなる。この状況で、つまり、コアチップCC0内のデータコントロール回路54Aにおいて出力ドライバ54A1がオフ状態であって出力ドライバ54A2がオン状態である状況で、コアチップCC1内のデータコントロール回路54A以下コントロール回路54AC1と称するが駆動を開始する時刻t3になると、コアチップCC1では、制御信号DSP0p及びDSP1pと制御信号PCLKOERが共にHになり、出力データ信号DOUTBPjk及びDOUTBNjkに応じた出力データが出力される。この状況のデータコントロール回路54AC1では、出力ドライバ54A1及び54A2が共に活性状態になる。よって、データコントロール回路54AC1のオン動作時の抵抗値は、出力ドライバ54A2のみが活性状態であるときの抵抗値に比べて小さくなる。時刻t3では、データコントロール回路54AC0コアチップCC0内のデータコントロール回路54Aとデータコントロール回路54AC1コアチップCC1内のデータコントロール回路54Aとが共にオン状態のため、データコントロール回路54AC0とデータコントロール回路54AC1とが、配線TSVAを介して導通する。よって、データコントロール回路54AC0とデータコントロール回路54AC1の各々の出力データのレベルが異なる場合、データコントロール回路54AC0とデータコントロール回路54AC1との間で配線TSVAを介して貫通電流が流れる。しかしながら、この際、データコントロール回路54AC0の抵抗値は、駆動開始時よりも大きくなっているため、データコントロール回路54AC0とデータコントロール回路54AC1との間を流れる貫通電流を低い値に抑えることが可能になる。なお、データコントロール回路54AC0とデータコントロール回路54AC1との間を貫通電流が流れる状態は、図4に示したオーバーラップ期間P2時刻t3からデータコントロール回路54AC0が駆動を終了する時刻t4までの期間の間続く。その後、時刻t4になると、データコントロール回路54AC0がオフ状態となり、その後、データコントロール回路54AC0とデータコントロール回路54AC1との間を流れる貫通電流がなくなる。図5は、コアチップCC0がLの出力データDQを出力している状況でコアチップCC1がHの出力データDQを出力した際、及び、コアチップCC0がHの出力データDQを出力している状況でコアチップCC1がLの出力データDQを出力した際にコアチップCC0およびCC1間を流れる貫通電流についてのシミュレーション結果を示した図である。図5に示したように、本実施形態データコントロール回路54Aが駆動期間の終盤では出力ドライバ54A2のみ使用する場合は、オリジナルデータコントロール回路54Aが駆動期間中に出力ドライバ54A1及び54A2を使用する場合に比べて、貫通電流を低い値に抑えることが可能になる。なお、図3~5を用いて説明した貫通電流の抑制手法は、コアチップCC0とコアチップCC1との関係においてのみ行われるものではなく、例えば、図4に示したように駆動期間がオーバーラップしながら順番に駆動するデータコントロール回路54Aを有するコアチップ間においても行われる。本実施形態によれば、駆動期間の一部が他のデータコントロール回路54Aの駆動期間の一部と重なるように順番に駆動されるデータコントロール回路54Aの各々は、駆動開始時からの第1期間の間は、オン状態時の抵抗値を第1抵抗値にしてデータを配線TSVAに出力し、第1期間が経過した時点から駆動終了時までの第2期間の間は、オン状態時の抵抗値を第1抵抗値よりも大きい第2抵抗値にしてデータを配線TSVAに出力する。よって、例えば、順番に駆動する2つのデータコントロール回路54AC0及び54AC1の駆動期間にオーバーラップが生じた状況においては、先に駆動するデータコントロール回路54AC0では、オン抵抗値が第2抵抗値に設定された状態で駆動し、後から駆動するデータコントロール回路54AC1は、オン抵抗値が第1抵抗値に設定された状態で駆動する。このため、データコントロール回路54AC0及び54AC1の駆動期間にオーバーラップが生じている状況で、データコントロール回路54AC0及び54AC1が互いに異なるレベルのデータを出力しても、データコントロール回路54AC0のオン状態時の抵抗値が、第1抵抗値ではなく、抵抗値の大きい第2抵抗値になっているので、配線TSVAを介してデータコントロール回路54AC0及び54AC1の間を流れる貫通電流を小さくすることが可能になる。また、駆動開始時には、データコントロール回路54Aのオン状態時の抵抗値が小さくなるので、データコントロール回路54Aの出力電流が大きくなり、出力データの遷移時間を短くすることも可能になる。また、本実施形態では、データコントロール回路54Aの各々は、出力ドライバ54A1と、オン状態時の抵抗値が出力ドライバ54A1よりも大きい出力ドライバ54A2と、を有する。出力ドライバ54A1と出力ドライバ54A2は、並列に接続されている。そして、第1期間の間は、少なくとも、オン状態の出力ドライバ54A1がデータを配線TSVAに出力し、第2期間の間は、出力ドライバ54A1がオフ状態となりオン状態の出力ドライバ54A2がデータを配線TSVAに出力する。このため、各データコントロール回路54Aは、駆動期間中にオン状態となる出力ドライバを切り替えることで、配線TSVAを介して流れる貫通電流を小さくすることが可能になる。また、本実施形態では、出力ドライバ54A1のサイズは、出力ドライバ54A2のサイズよりも大きい。よって、出力ドライバ54A1と出力ドライバ54A2とのサイズの差によって、出力ドライバ54A1と出力ドライバ54A2とのオン状態時の抵抗値の大小関係を設定できる。なお、上記実施形態では、コアチップとしてDDR3型のSDRAMが用いられたが、コアチップは、DDR3型のSDRAMに限定されるものではなく、DDR3型以外のDRAMであっても構わないし、DRAM以外の半導体メモリSRAM、PRAM、MRAM、フラッシュメモリなどであっても構わない。また、全てのコアチップが積層されていることも必須でなく、一部又は全部のコアチップが、インターフェースチップIFに接続された配線に接続されつつ、平面的に配置されていても構わない。さらに、コアチップ数についても8個に限定されるものではない。また、半導体装置10は、半導体メモリ以外の半導体装置に適用することも可能である。例えばインターフェースチップにCPUCentralProcessingUnitを搭載し、コアチップにCPUのキャッシュメモリを搭載し、インターフェースチップと複数のコアチップを組み合わせることにより、高性能なCPUを構成することも可能である。以上説明した実施形態において、図示した構成は単なる一例であって、本発明はその構成に限定されるものではない。"