装置であって、基板上に形成されるMOSキャパシタ、前記MOSキャパシタの上に形成される金属キャパシタ、及び前記金属キャパシタの上に形成される同一平面導波路、を含む、装置。請求項1に記載の装置であって、前記金属キャパシタが、互いに入れ込む第1、第2、及び第3の部分を有するメタライゼーション層を更に含む、装置。請求項2に記載の装置であって、前記メタライゼーション層が第1のメタライゼーション層を更に含み、前記同一平面導波路が、第1、第2、及び第3の部分を有する第2のメタライゼーション層、前記第1のメタライゼーション層の前記第1の部分と前記第2のメタライゼーション層の前記第1の部分との間に形成される、導電性ビアの第1のセット、前記第1のメタライゼーション層の前記第2の部分と前記第2のメタライゼーション層の前記第2の部分との間に形成される、導電性ビアの第2のセット、及び前記第1のメタライゼーション層の前記第3の部分と前記第2のメタライゼーション層の前記第3の部分との間に形成される、導電性ビアの第3のセット、を更に含む、装置。請求項3に記載の装置であって、前記第1のメタライゼーション層が、各々第1、第2、及び第3の部分を有する複数の第1のメタライゼーション層を更に含む、装置。請求項3に記載の装置であって、前記同一平面導波路が、第1、第2、及び第3の部分を有する第3のメタライゼーション層、及び前記第2のメタライゼーション層の前記第1及び第3の部分の少なくとも1つと前記第3のメタライゼーション層との間に形成される、導電性ビアの第4のセット、を更に含む、装置。請求項5に記載の装置であって、MOSキャパシタが、第1の部分及び第2の部分を有する第4のメタライゼーション層、前記基板内に形成される複数のソース/ドレイン領域、前記基板の上に形成される複数のゲート絶縁体層であって、各ゲート絶縁体層が少なくとも2つのソース/ドレイン領域間に形成される、前記複数のゲート絶縁体層、複数のゲート電極であって、各ゲート電極が前記ゲート絶縁体層の少なくとも一つの上に形成される、前記複数のゲート電極、各ゲート電極に結合されるストラップ、導電性ビアの第7のセットであって、前記第7のセットからの各導電性ビアが、少なくとも1つのソース/ドレイン領域と前記第4のメタライゼーション層の前記第1の部分との間に形成される、前記第7のセット、及び導電性ビアの第8のセットであって、前記第8のセットからの各導電性ビアが、前記ストラップと前記第4のメタライゼーション層の前記第2の部分との間に形成される、前記第8のセット、を更に含む、装置。請求項1に記載の装置であって、前記装置が、前記基板上に形成されるダイオードを更に含む、装置。装置であって、センタータップを有するバルン、及び送信ラインを形成するように互いに近接する複数の送信ラインユニット、を含み、前記送信ラインが前記センタータップに結合され、前記センタータップ近くの前記送信ラインユニットが、センタータップから離れた送信ラインユニットより小さな高さを有する寸法とされ、各送信ラインユニットが、基板上に形成されるMOSキャパシタと、前記MOSキャパシタの上に形成される金属キャパシタと、前記金属キャパシタの上に形成される同一平面導波路と、を含む、装置。請求項8に記載の装置であって、前記金属キャパシタが、互いに入れ込む第1、第2、及び第3の部分を有するメタライゼーション層を更に含む、装置。請求項9に記載の装置であって、前記メタライゼーション層が第1のメタライゼーション層を更に含み、前記同一平面導波路が、第1、第2、及び第3の部分を有する第2のメタライゼーション層、前記第1のメタライゼーション層の前記第1の部分と前記第2のメタライゼーション層の前記第1の部分との間に形成される、導電性ビアの第1のセット、前記第1のメタライゼーション層の前記第2の部分と前記第2のメタライゼーション層の前記第2の部分との間に形成される、導電性ビアの第2のセット、及び前記第1のメタライゼーション層の前記第3の部分と前記第2のメタライゼーション層の前記第3の部分との間に形成される、導電性ビアの第3のセット、を更に含む、装置。請求項10に記載の装置であって、前記第1のメタライゼーション層が、各々第1、第2、及び第3の部分を有する複数の第1のメタライゼーション層を更に含む、装置。請求項11に記載の装置であって、前記同一平面導波路が、第1、第2、及び第3の部分を有する第3のメタライゼーション層、及び前記第2のメタライゼーション層の前記第1及び第3の部分の少なくとも1つと前記第3のメタライゼーション層との間に形成される、導電性ビアの第4のセット、を更に含む、装置。請求項12に記載の装置であって、MOSキャパシタが、第1の部分及び第2の部分を有する第4のメタライゼーション層、前記基板内に形成される複数のソース/ドレイン領域、前記基板の上に形成される複数のゲート絶縁体層であって、各ゲート絶縁体層が少なくとも2つのソース/ドレイン領域間に形成される、前記複数のゲート絶縁体層、複数のゲート電極であって、各ゲート電極が前記ゲート絶縁体層の少なくとも一つの上に形成される、前記複数のゲート電極、各ゲート電極に結合されるストラップ、導電性ビアの第7のセットであって、前記第7のセットからの各導電性ビアが、少なくとも1つのソース/ドレイン領域と前記第4のメタライゼーション層の前記第1の部分との間に形成される、前記第7のセット、及び導電性ビアの第8のセットであって、前記第8のセットからの各導電性ビアが、前記ストラップと前記第4のメタライゼーション層の前記第2の部分との間に形成される、前記第8のセット、を更に含む、装置。請求項13に記載の装置であって、各送信ラインユニットは幅が約4μmであり、前記センタータップから離れて位置する各送信ラインユニットは高さが約9.5μm又はそれより大きく、前記センタータップ近くに位置する各送信ラインユニットは高さが約9.5μmより小さい、装置。請求項8に記載の装置であって、前記センタータップに最も近い送信ラインユニットが、前記基板上に形成されるダイオードを更に含む、装置。装置であって、センタータップを有するバルン、及び送信ラインを形成するように互いに近接する複数の送信ラインユニットを含み、前記送信ラインが前記センタータップに結合され、前記センタータップ近くの前記送信ラインユニットが、センタータップから離れた前記送信ラインユニットより小さな高さを有する寸法とされ、各送信ラインユニットが、MOSキャパシタであって、前記基板内に形成される複数のソース/ドレイン領域と、前記基板の上に形成される複数のゲート絶縁体層であって、各ゲート絶縁体層が少なくとも2つのソース/ドレイン領域間に形成される、前記複数のゲート絶縁体層と、複数のゲート電極であって、各ゲート電極が前記ゲート絶縁体層の少なくとも一つの上に形成される、前記複数のゲート電極と、各ゲート電極に結合されるストラップと、第1の部分及び第2の部分を有する第1のメタライゼーション層と、導電性ビアの第1のセットであって、前記第1のセットからの各導電性ビアが、少なくとも1つのソース/ドレイン領域と前記第1のメタライゼーション層の前記第1の部分との間に形成される、前記第1のセットと、導電性ビアの第2のセットであって、前記第2のセットからの各導電性ビアが、前記ストラップと前記第1のメタライゼーション層の前記第2の部分との間に形成される、前記第2のセットと、第1の部分及び第2の部分を有する第2のメタライゼーション層と、導電性ビアの第3のセットであって、前記第3のセットからの各導電性ビアが、前記第1のメタライゼーション層の前記第1の部分と前記第2のメタライゼーション層の前記第1の部分との間に形成される、前記第3のセットと、導電性ビアの第4のセットであって、前記第4のセットからの各導電性ビアが、前記第1のメタライゼーション層の前記第2の部分と前記第2のメタライゼーション層の前記第2の部分との間に形成される、前記第4のセットと、を有する、前記MOSキャパシタ、金属キャパシタであって、互いに入れ込む第1、第2、及び第3の部分を有する第3のメタライゼーション層と、導電性ビアの第5のセットであって、前記第5のセットからの各導電性ビアが、前記第2のメタライゼーション層の前記第1の部分と前記第3のメタライゼーション層の前記第1及び第3の部分の少なくとも1つとの間に形成される、前記第5のセットと、導電性ビアの第6のセットであって、前記第6のセットからの各導電性ビアが、前記第3のメタライゼーション層の前記第2の部分と前記第2のメタライゼーション層の前記第2の部分との間に形成される、前記第6のセットと、互いに入れ込む第1、第2、及び第3の部分を有する第4のメタライゼーション層と、前記第4のメタライゼーション層の前記第1の部分と前記第3のメタライゼーション層の前記第1の部分との間に形成される、導電性ビアの第7のセットと、前記第4のメタライゼーション層の前記第2の部分と前記第3のメタライゼーション層の前記第2の部分との間に形成される、導電性ビアの第8のセットと、前記第4のメタライゼーション層の前記第3の部分と前記第3のメタライゼーション層の前記第3の部分との間に形成される、導電性ビアの第9のセットと、互いに入れ込む第1、第2、及び第3の部分を有する第5のメタライゼーション層と、前記第4のメタライゼーション層の前記第1の部分と前記第5のメタライゼーション層の前記第1の部分との間に形成される、導電性ビアの第10のセットと、前記第4のメタライゼーション層の前記第2の部分と前記第5のメタライゼーション層の前記第2の部分との間に形成される、導電性ビアの第11のセットと、前記第4のメタライゼーション層の前記第3の部分と前記第5のメタライゼーション層の前記第3の部分との間に形成される、導電性ビアの第12のセットと、を有する、前記金属キャパシタ、及び同一平面導波路であって、第1、第2、及び第3の部分を有する第6のメタライゼーション層であって、前記第6のメタライゼーション層の前記第2の部分が第1の供給電圧を受け取る、前記第6のメタライゼーション層と、前記第5のメタライゼーション層の前記第1の部分と前記第6のメタライゼーション層の前記第1の部分との間に形成される、導電性ビアの第13のセットと、前記第5のメタライゼーション層の前記第2の部分と前記第6のメタライゼーション層の前記第2の部分との間に形成される、導電性ビアの第14のセットと、前記第5のメタライゼーション層の前記第3の部分と前記第6のメタライゼーション層の前記第3の部分との間に形成される、導電性ビアの第15のセットと、第2の供給電圧を受け取る第7のメタライゼーション層と、前記第6のメタライゼーション層の前記第1及び第3の部分の少なくとも1つと前記第7のメタライゼーション層との間に結合される導電性ビアの第16のセットと、を有する、前記同一平面導波路、を含む、装置。請求項16に記載の装置であって、前記ストラップ及び前記ゲート電極がポリシリコンで形成される、装置。請求項17に記載の装置であって、前記第1、第2、第3、第4、第5、第6、及び第7のメタライゼーション層が銅又はアルミニウムで形成される、装置。請求項18に記載の装置であって、前記第2の供給電圧が接地である、装置。請求項19に記載の装置であって、各送信ラインユニットは幅が約4μmであり、前記センタータップから離れて位置する各送信ラインユニットは高さが約9.5μm又はそれより大きく、前記センタータップ近くに位置する各送信ラインユニットは高さが約9.5μmより小さい、装置。図1は、本発明の例示の一実施例に従ったシステム100を示す。システム100は全般的に、そのセンタータップ120でバルン102に結合される送信ライン104を含む。典型的に、送信ライン104が、例えば約160GHzの周波数範囲の信号を搬送し、約20μmの長さを有し得る。バルン102は、概して、そのセンタータップ120で約1~2Ωのインピーダンスで終端されるべきであるが、配路が約10Ω約160GHzで20μmの長さの配路でを生成し得る。そのため、センタータップ120にかかるインピーダンスを調節するため、送信ライン104の送信ラインユニット112-1~112-9は、センタータップ120の周りで変えられる。典型的に、各送信ラインユニット112-1~112-9は約4μmの幅を有し、センタータップ120から離れた各送信ライン即ち、112-4~112-9が約9.5μm又はそれより大きい高さを有する。しかし、センタータップ120近くの送信ラインユニット即ち、112-1~112-3は、高さが段階的に低減する9.5μmより大きいものからセンタータップ120中央の相対的に最小の高さまで小さくなる。これは、制御された方式でインピーダンスを徐々にスケーリングする。例えば、送信ラインユニット112-4これはセンタータップ120から離れているは12μmの高さを有し得、送信ラインユニット112-2これはセンタータップ120に近いは、9μmの高さを有し得る。これらのより高いバイアスラインユニットすなわち、送信ラインユニット112-4~112-9は、直列インダクタンスを低減することができ、そのため、信号経路送信ライン104からバルン102まででの信号損失を下げることができる。これらの送信ラインユニット112-1~112-9の各々はまた、全般的に、MOSキャパシタ、金属キャパシタ、及び同一平面導波路を含む。図1~図3に示すように、バルン102は、全般的に、基板114の上に形成される3つのリング106-1、106-2、及び106-3で構成され、誘電体層118これは1つ又は複数の層であり得るを用いる。内側のリング106-1がセンタータップ120に結合され、導電性ビア108-5~108-8及びカップリング部材110-3及び110-4を介してリング106-2に結合される。図示するように、リング106-2は、導電性ビア108-1~108-4及びカップリング部材110-1及び110-2を介してリング106-3に結合される。また、バルン102は、層116これは、1つ又は複数の層を含み得、送信ライン104の一部を含み得るで形成され得る。図4~図6に移ると、各送信ラインユニット112-1~112-9のためのMOSキャパシタを見ることができる。図示するように、このMOSキャパシタの一部のための例えば2つの個別の領域があり、各領域が、概して、基板114内に形成される多数のソース/ドレイン領域210を用いることができる。例えば、各領域にわたって延びる5つのソース/ドレイン領域があってもよい。ソース/ドレイン領域210間で、ゲート絶縁体208これは二酸化シリコンからなり得る及びゲート電極203これは、ポリシリコンで形成され得るが基板114の上に形成される。ソース/ドレイン領域210は、導電性ビア205を備えたメタライゼーション層302の部分306に結合され、導電性ビア205は、誘電体212即ち、二酸化シリコン内に形成され、プラグ206即ち、タングステンで充填される。これはMOSキャパシタの一方の端部又は電極を形成する。ゲート電極203はストラップ205に結合され、ストラップ205は、誘電体即ち、二酸化シリコンにより基板114から分離され、導電性ビア204を介してメタライゼーション層302の部分308に結合されて、MOSキャパシタの他方の端部又は電極を形成する。図8において、再配分メタライゼーション層402を見ることができる。このメタライゼーション層402は、MOSキャパシタの一部であると考えることができる。というのは、それがMOSキャパシタ電極を再配分するためである。概して、メタライゼーション層402の部分408が、メタライゼーション層302の部分308の上に形成され、導電性ビア304を介してメタライゼーション層302の部分308に結合され、メタライゼーション層402の部分406が、メタライゼーション層302の部分306の上に形成され、導電性ビア304を介してメタライゼーション層302の部分306に結合される。ここで図9~図11に移ると、各送信ラインユニット112-1~112-9の金属キャパシタを見ることができる。金属キャパシタは、全般的に、互いに並列に結合される幾つかの例えば3つの金属キャパシタで構成される。図示するように、各メタライゼーション層502、602、及び702は、個別のキャパシタを形成し、互いの上に形成される。即ち、各メタライゼーション層502、602、及び702が、間に二酸化シリコンなどの誘電体を備えて互いに入れ込むそれぞれ3つの部分506/508/510、606/608/610、及び706/708/710に対し形成され得る。部分506、510、606、610、706、及び710が、導電性ビア404、504、及び604を介してソース/ドレイン領域210に結合され、一方、部分508、608、及び708が、導電性ビア404、504、及び604を介してストラップ205に結合される。図12及び図13において、同一平面導波路これはセンタータップ120に結合され得るを見ることができる。ここで、メタライゼーション層802が、概して部分806、808、及び810を含み、これらは、導電性ビア704を介して、それぞれ、部分706、708、及び710に結合され得る。部分808が供給電圧VDDを受け取り、これが、キャパシタ金属キャパシタから及びMOSキャパシタの各々の一方のプレート又は電極に供給される。また、メタライゼーション層902これは、メタライゼーション層802の上に形成され、典型的に接地である供給電圧VSSを受け取るが、導電性ビア804を介してキャパシタ金属キャパシタから及びMOSキャパシタの各々の他方のプレート又は電極に結合される。代替として、センタータップ120に最も近い送信ラインユニット即ち、送信ラインユニット112-1は、MOSキャパシタ/ダイオード、金属キャパシタ、及び同一平面導波路で形成され得る。図14~図16において、MOSキャパシタ/ダイオードのための構成を見ることができ、ここでは、図4、図7、及び図8のレイアウトを、それぞれ、図14~図16のレイアウトで置き換えることができる。図14に示すように、MOSキャパシタが下半分図4に類似するに形成されるが、図14の上半分において、レイアウトは、ダイオード接続トランジスタ用に構成される。また、図14の切断線E-Eによる断面は、図5に示す切断線C-Cによる断面に類似する。また、ビア1402は、本体接続を提供することができる。図15は、センタータップ120に最も近い送信ラインユニット即ち、送信ラインユニット112-1のためのメタライゼーション層302を示す。ここで、図15の上半分は、図15が部分1502及び1504を含む点で、図7の上半分とは異なる。図示するように、部分1502が、ソース/ドレイン領域210の上にあり、概して、ビア205によりソース/ドレイン領域210に結合される。そして部分1504が、ポリシリコン層202の一部即ち、上半分にあるポリシリコンフィンガーの部分の上にあり、概して、ゲート電極203を共に電気的に接続するように、ビア204によりポリシリコン層202に結合される。図16は、送信ラインユニット112-1のためのメタライゼーション層402を示す。ここでは、図16の上半分は、部分406及び408の構成で図8の上半分とは異なる。図示するように、部分408が、概して、部分1502及び部分1504の幾つか即ち、2つに結合されゲート電極203が、例えば、ソース/ドレイン領域210の2つに結合されることを意味する、一方、部分406が残りの即ち、3つの部分1502に結合される。本発明に関連する技術に習熟した者であれば、説明した例示の実施例に変形が成され得ること、及び本発明の特許請求の範囲内で他の実施例を実装し得ることが分かるであろう。