"第1の方向に延び、第1の電源電圧を供給する第1の電源配線と、前記第1の電源配線と平行に延び、第2の電源電圧を供給する第2の電源配線と、前記第1の電源配線からみて前記第2の電源配線と反対側において、前記第1の電源配線と平行に延び、第3の電源電圧を供給する第3の電源配線と、ソースおよびドレインに前記第1の電源電圧が与えられるとともに、ゲートに前記第2または第3の電源電圧が与えられるトランジスタからなる、第1の容量素子とを備え、前記第1の容量素子は、前記第1の電源配線の下に、前記第2の電源配線側の領域から前記第3の電源配線側の領域にわたって、形成されていることを特徴とする半導体集積回路装置。請求項1記載の半導体集積回路装置において、前記第1の容量素子と前記第2の電源配線との間の領域に配置されており、ソースおよびドレインに前記第2の電源電圧が与えられるとともに、ゲートに前記第1の電源電圧が与えられるトランジスタからなる、第2の容量素子を備えていることを特徴とする半導体集積回路装置。請求項2記載の半導体集積回路装置において、前記第1の容量素子を構成するトランジスタは、ゲート幅が、前記第2の容量素子を構成するトランジスタよりも大きいことを特徴とする半導体集積回路装置。請求項2記載の半導体集積回路装置において、前記第1の容量素子を構成するトランジスタは、ゲート長が、前記第2の容量素子を構成するトランジスタよりも小さいことを特徴とする半導体集積回路装置。請求項2記載の半導体集積回路装置において、前記第1の容量素子と前記第3の電源配線との間の領域に配置されており、ソースおよびドレインに前記第3の電源電圧が与えられるとともに、ゲートに前記第1の電源電圧が与えられるトランジスタからなる、第3の容量素子を備えていることを特徴とする半導体集積回路装置。請求項5記載の半導体集積回路装置において、前記第1の容量素子を構成するトランジスタ、前記第2の容量素子を構成するトランジスタ、および、前記第3の容量素子を構成するトランジスタは、ゲート長が互いに等しいことを特徴とする半導体集積回路装置。請求項1記載の半導体集積回路装置において、前記第1の容量素子を構成するトランジスタは、ゲートが、前記第2または第3の電源配線と接続されていることを特徴とする半導体集積回路装置。請求項1記載の半導体集積回路装置において、前記第1の容量素子を構成するトランジスタは、ゲートが、電圧を安定供給するための回路であるTIE部から、前記第2または第3の電源電圧が与えられていることを特徴とする半導体集積回路装置。請求項8記載の半導体集積回路装置において、前記TIE部は、前記第1の容量素子を有する第1のセルの内部に、形成されていることを特徴とする半導体集積回路装置。請求項8記載の半導体集積回路装置において、前記TIE部は、前記第1の容量素子を有する第1のセルとは別個に、形成されていることを特徴とする半導体集積回路装置。請求項8記載の半導体集積回路装置において、前記TIE部は、ソースに前記第1の電源電圧を受ける第1導電型の第1トランジスタと、ゲートが前記第1トランジスタのドレンと接続され、ドレインが前記第1のトランジスタのゲートと接続され、ソースに前記第2または第3の電源電圧を受ける第2導電型の第2トランジスタとを備え、前記第1の容量素子を構成するトランジスタのゲートは、前記第1トランジスタのゲートおよび前記第2トランジスタのドレインと接続されていることを特徴とする半導体集積回路装置。請求項1記載の半導体集積回路装置において、前記第2および第3の電源電圧は、同一の電圧であることを特徴とする半導体集積回路装置。請求項1記載の半導体集積回路装置において、前記第1および第2の電源配線間の距離と、前記第1および第3の電源配線間の距離とは、等しいことを特徴とする半導体集積回路装置。請求項1記載の半導体集積回路装置において、前記第1の容量素子を構成するトランジスタは、PMOSトランジスタであり、ソースおよびドレインに前記第1の電源電圧としてVDDが与えられ、ゲートに前記第2または第3の電源電圧としてVSSが与えられる特徴とする半導体集積回路装置。請求項1記載の半導体集積回路装置において、前記第1の容量素子を構成するトランジスタは、NMOSトランジスタであり、ソースおよびドレインに前記第1の電源電圧としてVSSが与えられ、ゲートに前記第2または第3の電源電圧としてVDDが与えられることを特徴とする半導体集積回路装置。請求項2記載の半導体集積回路装置において、前記第2の容量素子を構成するトランジスタのゲートパターンは、前記第1の方向に直交する第2の方向において前記第2の電源配線に向けて突出した複数の突出部を備え、前記複数の突出部は、前記第1方向において同一ピッチで配置され、前記第1方向における幅が互いに同一であり、かつ、先端が前記第2方向において互いに同じ位置にあることを特徴とする半導体集積回路装置。請求項1記載の半導体集積回路装置において、前記第1の容量素子と前記第2の電源配線との間の領域に配置されており、ソース、ドレイン、およびゲートに前記第2の電源電圧が与えられるオフトランジスタを備えていることを特徴とする半導体集積回路装置。請求項1記載の半導体集積回路装置において、前記第1の容量素子を有する第1のセルと、前記第1の電源配線と前記第2の電源配線との間に形成されたトランジスタからなる容量素子を有する、前記第1のセルとは異なる第2のセルとを備えたことを特徴とする半導体集積回路装置。電源配線および接地配線における電圧変動をより効果的に抑制するためには、単位面積当たりの容量値を増加させる必要がある。また容量セルは、電源配線および接地配線のいずれにも効果が得られるように、PMOSトランジスタからなる容量素子とNMOSトランジスタからなる容量素子との両方を備えていることが好ましい。その一方で、チップ面積を削減するために、標準論理セルのセル高さを低減する必要性にも迫られている。セル高さの低減が招く影響としては、セル高さ方向に延伸が可能なトランジスタ幅の縮小と、セル高さ方向とは垂直な方向に敷設され、かつセル内に配置可能なメタル配線本数の減少とが挙げられる。この影響は、図13に示すような容量セルの構成において、容量値の減少を招く。すなわち、図13に示すようなNMOSトランジスタ98およびPMOSトランジスタ99が対向して配置される構造では、セル高さが低減した場合には、トランジスタ98,99間のゲート間隔が十分にとれない、あるいは、トランジスタ98,99のゲート幅が十分にとれない、といった問題が生じる。このため、場合によっては、図14に示すように、NMOSトランジスタ98のみあるいはPMOSトランジスタのみによって容量セルを構成する。ところがこの場合には、単位面積当たりの容量値が減少してしまい、よって、電源電圧および接地電圧の変動に対する耐性が低下することになり、好ましくない。前記の問題に鑑み、本発明は、半導体集積回路装置において、セル高さが低減した場合であっても、容量セルの容量値を十分に確保することが可能なレイアウト構成を提供することを目的とする。本発明の一態様では、半導体集積回路装置は、第1の方向に延び、第1の電源電圧を供給する第1の電源配線と、前記第1の電源配線と平行に延び、第2の電源電圧を供給する第2の電源配線と、前記第1の電源配線からみて前記第2の電源配線と反対側において、前記第1の電源配線と平行に延び、第3の電源電圧を供給する第3の電源配線と、ソースおよびドレインに前記第1の電源電圧が与えられるとともに、ゲートに前記第2または第3の電源電圧が与えられるトランジスタからなる、第1の容量素子とを備え、前記第1の容量素子は、前記第1の電源配線の下に、前記第2の電源配線側の領域から前記第3の電源配線側の領域にわたって、形成されている。この態様によると、デカップリング容量が形成されるトランジスタからなる第1の容量素子が、第1の電源配線の下に、第2の電源配線側の領域から第3の電源配線側の領域にわたって、形成されている。すなわち、第1の容量素子が、第1の電源配線をまたぐように形成されている。このため、従来のように電源配線間にトランジスタを配置していた容量セルと比べて、容量素子を構成するトランジスタのゲート幅を大きく確保することができる。したがって、セル高さの低減によって電源配線間の間隔が狭まった場合でも、容量値を十分大きく確保することが可能になる。本発明によると、セル高さが低減した場合であっても、充分な容量値を確保することができ、よって、電源ノイズをより効果的に削減することができる。以下、本発明の実施形態について、図面を参照して具体的に説明する。実施形態1図1は実施形態1に係る容量セルのレイアウト平面図である。図1に示すような容量セルを他のセルと共に配置することによって、本実施形態に係る半導体集積回路装置が構成される。なお、本実施形態では、各メタル配線は、第1層に形成されているものとする。図1において、容量セル10は、ダブルハイト構造のセル枠CF内に形成されている。セル枠CFは、シングルハイト構造である2つの回路領域A1,A2を図面縦方向に隣接して積み重ねたものである。そして図1のダブルハイト構造は、シングルハイト構造の回路領域A1,A2を、Nウェルを共有させて図面縦方向に隣接配置したものである。もちろん、シングルハイト構造の回路領域をPウェルを共有させて隣接配置することによって、ダブルハイト構造を実現することも可能である。図1において、セル枠CFの中央に、第1の電源配線としてのメタル配線11が、図面横方向第1の方向に延びるように配置されている。メタル配線11は第1の電源電圧としての電源電圧VDDを供給する。そして、セル枠CFの上端に、第2の電源配線としてのメタル配線12が、メタル配線11と平行に、図面横方向に延びるように配置されている。また、セル枠CFの下端に、第3の電源配線としてのメタル配線13が、メタル配線11と平行に、図面横方向に延びるように配置されている。メタル配線12は第2の電源電圧としての接地電圧VSSを供給し、メタル配線13は第3の電源電圧としての接地電圧VSSを供給する。なお、ここでは、メタル配線12,13は同一の電圧を供給するものとしているが、異なる電圧を供給する場合もあり得る。そして、セル枠CF内において、メタル配線11の下に、Nウェル基板上に形成されたPMOSトランジスタからなる第1の容量素子16が配置されている。第1の容量素子16は、メタル配線12側の領域である回路領域A1からメタル配線13側の領域である回路領域A2にわたって、形成されている。すなわち、第1の容量素子16は、ダブルハイト構造のセル枠CFにおける回路領域A1,A2を跨いで配置されているため、そのトランジスタ幅を、シングルハイト構造よりも大きくすることができる。図2は図1の線A-Aにおける断面構造すなわち第1の容量素子16の断面構造を示す図である。図2に示すように、第1の容量素子16は、Nウェル基板20上にドレイン端子およびソース端子を形成するP型拡散領域21,22と、絶縁層27を挟んでNウェル基板20と反対側にゲート端子を形成するポリシリコン層28とから構成されている。P型拡散領域21は絶縁層中に形成されたコンタクト23を介してメタル配線11と接続され、P型拡散領域22は絶縁層中に形成されたコンタクト24を介してメタル配線11と接続されている。これにより、第1の容量素子16を構成するPMOSトランジスタのドレインおよびソースにはともに、メタル配線11から電源電圧VDDが供給される。また、ポリシリコン層28は、図1に示すように、絶縁層中に形成されたコンタクト25を介して、メタル配線13から引き出された配線26と接続されている。これにより、第1の容量素子16を構成するPMOSトランジスタのゲートには、メタル配線13から接地電圧VSSが供給される。この結果、第1の容量素子16では、絶縁層27下のNウェル基板表面にチャネルが形成され、ゲート電極となるポリシリコン層28とチャネルによるデカップリング容量が形成される。また、セル枠CF内において、第1の容量素子16とメタル配線12との間の領域に、Pウェル基板上に形成されたNMOSトランジスタからなる第2の容量素子17が配置されている。同様に、第1の容量素子16とメタル配線13との間の領域に、Pウェル基板上に形成されたNMOSトランジスタからなる第3の容量素子18が配置されている。図3は図1の線B-Bにおける断面構造すなわち第2の容量素子17の断面構造を示す図である。なお、第3の容量素子18の断面構造も図3と同様である。図3に示すように、第2の容量素子17は、Pウェル基板30上にドレインおよびソース端子を形成するN型拡散領域31,32と、絶縁層37を挟んでPウェル基板30と反対側にゲート端子を形成するポリシリコン層38とから構成されている。N型拡散領域31は絶縁層中に形成されたコンタクト33を介して、メタル配線12から引き出された配線35と接続され、N型拡散領域32は絶縁層中に形成されたコンタクト34を介して、メタル配線12から引き出された配線36と接続されている。これにより、第2の容量素子17を構成するNMOSトランジスタのドレインおよびソースにはともに、メタル配線12から接地電圧VSSが供給される。また、ポリシリコン層38は、図1に示すように、絶縁層中に形成されたコンタクト29を介して、メタル配線11から引き出された配線39と接続されている。これにより、第2の容量素子17を構成するNMOSトランジスタのゲートには、メタル配線11から電源電圧VDDが供給される。この結果、第2の容量素子17では、絶縁層37下のPウェル基板表面にチャネルが形成され、ゲート電極となるポリシリコン層38とチャネルによるデカップリング容量が形成される。ここで、図13に示すような従来の容量セルでは、セル高さが低くなった場合、トランジスタ幅の減少に伴い、容量値が減少することが避けられなかった。これに対して、本実施形態に係るダブルハイト構造の容量セル10では、セル中央の電源配線であるメタル配線11の下に、ゲート幅の大きなトランジスタからなる第1の容量素子16を配置することができる。このため、セル高さが低くなった場合でも、容量値を十分大きく確保することが可能である。なお、図1では、メタル配線12,13は、幅方向の中央線がセル枠CFに一致するように配置されている。これにより、図面縦方向において容量セル10に他のセルを隣接配置する場合に、メタル配線12,13を、その配線幅を変えることなく、当該他のセルと共有することができる。また図1では、メタル配線11はセル枠CFの中央に配置されており、メタル配線11,12間の距離とメタル配線11,13間の距離とは、互いに等しくなっている。これにより、図面横方向において、他のシングルハイト構造のセルを容量セル10に隣接配置する場合に、そのレイアウト配置が容易になる。ただし、メタル配線11は必ずしも、セル枠CFの中央に配置されていなくてもよい。なお、図1の構成において、第2および第3の容量素子12,13を省いてもかまわない。例えば、第3の容量素子13を省いて、空き領域としてもよいし、容量素子以外の回路部品を代わりに配置してもかまわない。なお、図1の構成では、第1の容量素子16を構成するPMOSトランジスタは、ゲート幅が、第2および第3の容量素子17,18を構成するNMOSトランジスタよりも大きくなっている。ただし、これに限られるものではない。なお、図1の構成では、第1の容量素子16を構成するPMOSトランジスタは、ゲート長が、第2および第3の容量素子17,18を構成するNMOSトランジスタと等しくなっている。ただし、これに限られるものではない。なお、図1の構成では、第1の容量素子16を構成するPMOSトランジスタのゲートには、メタル配線13から接地電圧VSSが供給されているが、これに代えて、メタル配線12から接地電圧VSSを供給してもかまわない。実施の形態2例えば65nm以降の微細プロセスでは、ゲート酸化膜がより薄膜化されたことに伴ってそのノイズ耐性が低下しており、このため、ゲート酸化膜破壊の可能性が高まっている。一方、インピーダンスが低くなるように設計されている電源配線または接地配線においては、ノイズが伝播しやすい。このため、図1の構成のようにゲート端子に直接電源配線または接地配線が接続されている場合には、上述したゲート酸化膜破壊の問題は非常に懸念される。そこで、ゲート端子にその規格耐圧を越えるようなノイズが入らないようにし、電源電圧VDDや接地電圧VSSが安定的にゲート端子に供給されるようにするためには、ゲート端子と電源配線または接地配線との間に、電圧を安定供給するための回路であるTIE部を設けることが好ましい。TIE部とは、電圧の供給元と供給先とを電気的に分離した状態で、供給元の電圧を供給先に供給するための回路であり、TIE部をゲート端子と電源配線または接地配線との間に設けることによって、ゲート端子の規格耐圧を超えるようなノイズが除去される。図4は実施形態2に係る容量セルのレイアウト平面図であり、図5は図4の容量セルの回路図である。図4に示す容量セル40は、図1の容量セル10と、PMOSトランジスタ41およびNMOSトランジスタ42からなるTIE部48とが組み合わされた構成となっている。そして図5に示すように、第1の容量素子16を構成するPMOSトランジスタのゲートには、TIE部48から接地電圧VSSが供給されており、第2および第3の容量素子17,18を構成するNMOSトランジスタのゲートには、TIE部48から電源電圧VDDが供給されている。図4に示すように、PMOSトランジスタ41のソース端子を形成するP型拡散領域は、絶縁層中に形成されたコンタクト43を介して、電源電圧VDDを供給するメタル配線11に接続されている。PMOSトランジスタ41のドレイン端子を形成するP型拡散領域は、絶縁層中に形成されたコンタクト44を介してNMOSトランジスタ42のゲート端子に接続されている。NMOSトランジスタ42のソース端子を形成するN型拡散領域は、絶縁層中に形成されたコンタクト45を介して、接地電圧VSSを供給するメタル配線13に接続されている。NMOSトランジスタ42のドレイン端子を形成するN型拡散領域は、絶縁層中に形成されたコンタクト46を介してPMOSトランジスタ41のゲート端子に接続される。すなわち、PMOSトランジスタ41はソースに電源電圧VDDを受け、NMOSトランジスタ42はソースに接地電圧VSSを受ける。そして、PMOSトランジスタ41のドレインおよびゲートと、NMOSトランジスタ42のゲートおよびドレインとが、それぞれ接続されている。この結果、定常状態では、PMOSトランジスタ41のドレイン端子は電源電圧VDDを、NMOSトランジスタ42のドレイン端子は接地電圧VSSを出力する。そして、電源電圧VDDを出力するPMOSトランジスタ41のドレイン端子には、第2および第3の容量素子17,18を構成するNMOSトランジスタのゲート端子が接続され、接地電圧VSSを出力するNMOSトランジスタ42のドレイン端子には、第1の容量素子16を構成するPMOSトランジスタのゲート端子が接続されている。本実施形態によると、容量素子16,17,18を構成するトランジスタのゲートに、電圧を安定供給するための回路であるTIE部48から、電源電圧VDDまたは接地電圧VSSが与えられる。これにより、容量素子を構成するトランジスタについて、ゲート絶縁膜破壊の問題を回避することが可能になる。なお、本実施形態では、TIE部の構成を、1個のPMOSトランジスタと1個のNMOSトランジスタとが組み合わされた構成としたが、これに限られるものではなく、ノイズを除去し、電圧を安定供給可能である回路構成であれば、どのようなものでもかまわない。例えば、PMOSトランジスタ41と並列に別のPMOSトランジスタを接続してもよい。実施形態3図6は実施形態3に係る容量セルのレイアウト平面図である。図6の構成は、図4とほぼ同様であるが、第2の容量素子17Aおよび第3の容量素子18Aのゲートパターンの形状が図4と異なっている。図4と共通の構成要素には図4と同一の符号を付しており、ここではその詳細な説明を省略する。図6に示す容量セル60では、第2の容量素子17Aを構成するトランジスタのゲートパターンは、図面縦方向においてメタル配線12に向けて突出した複数の突出部61を備えている。各突出部61は、図面横方向において同一ピッチで配置され、図面横方向における幅が同一であり、かつ、その先端が図面縦方向において互いに同じ位置にあり、そろっている。同様に、第3の容量素子18Aを構成するトランジスタのゲートパターンは、図面縦方向においてメタル配線13に向けて突出した複数の突出部62を備えている。各突出部62は、図面横方向において同一ピッチで配置され、図面横方向における幅が同一であり、かつ、その先端が図面縦方向において互いに同じ位置にあり、そろっている。容量セルではゲート長が大きなトランジスタが配置されるため、例えば32nm以降の微細プロセスでは、光近接効果により、そのゲートパターンの形状が、容量セルの周辺に配置する他のセル内のトランジスタの寸法精度に大きく影響を与える。例えば、図1の容量セル10や図4の容量セル40の上下に他のセルが隣接配置された場合には、第2の容量素子17を構成するトランジスタのゲートパターンの形状や、第3の容量素子18を構成するトランジスタのゲートパターンの形状が、隣接するセル内のゲート形状に影響を与える。したがって、例えば32nm以降の微細プロセスでは、ゲート長の寸法精度を確保するために、セル境界近傍において、ゲートパターンの形状規則性を維持することが好ましい。このため、図6の容量セル60では、第2および第3の容量素子17A,18Aを構成するトランジスタのゲートパターンが、セル外側に向けて規則正しく突出する突出部61,62を有している。図7は図6の容量セル60の上下に他のセル70を隣接配置した例を示す図である。図7に示すように、図6のような容量セル60を配置することによって、セル境界近傍において、他のセル70の対向するゲートパターンに関して形状規則性を保つことができる。これにより、光近接効果によるゲート長のばらつきを確実に抑制することができる。なお、本実施形態では、TIE部を含む容量セルを例として用いて説明したが、図1のようなTIE部を含まない容量セルについても同様に、容量素子を構成するトランジスタのゲートパターンに、セル外側に向けて規則正しく突出する突出部を設ければ、本実施形態と同様の効果が得られる。また、図6の構成では、第2および第3の容量素子17A,18Aの両方に突出部61,62を設けているが、いずれか一方のみに突出部を設けた構成としてもかまわない。また、容量素子を構成するトランジスタのゲートパターンとは別に、冠状のダミーゲートパターンを配置してもかまわない。例えば図1の構成において、第2の容量素子17とメタル配線12との間に、図面横方向に延びるパターン本体と、このパターン本体から図面上側に向けて突出した複数の突出部とを備えたダミーパターンを、配置してもよい。この場合も、図6の構成と同様の効果が得られる。なお、上述の各実施形態では、セル中央に電源電位VDDを供給するメタル配線11を配置し、セル枠CFの上下端に接地電位VSSを供給するメタル配線12,13を配置する構成としたが、電源配線と接地配線の配置位置は逆であってもよく、同様の効果が得られる。この場合は、セル中央の接地配線下にNMOSトランジスタを配置し、セル上下端の電源配線近傍にPMOSトランジスタを配置すればよい。あるいは、配線の接続関係は若干複雑になるが、電源配線と接地配線の配置位置だけを逆にして、セル中央の接地配線下にPMOSトランジスタを配置し、セル上下端の電源配線近傍にNMOSトランジスタを配置してもよい。その他の構成なお、上述した容量セルにおいて、容量素子に加えて、オフトランジスタを併せて配置してもかまわない。例えば図8の構成では、図1における第2および第3の容量素子17,18に代えて、オフトランジスタ51,52を配置している。オフトランジスタ51のゲートにはメタル配線12から接地電位VSSが供給されており、オフトランジスタ52のゲートにはメタル配線13から接地電位VSSが供給されている。なお、図8の構成では、第1の容量素子16とオフトランジスタ51,52とは、ゲートパターンが一体に構成されているが、これらが互いに分離されていてもよい。また、図9の構成では、図1における第1の容量素子16に代えて、オフトランジスタ53を配置している。オフトランジスタ53のゲートにはメタル配線11から電源電位VDDが供給されている。なお、図9の構成では、第2および第3の容量素子17,18とオフトランジスタ53とは、ゲートパターンが一体に構成されているが、これらが互いに分離されていてもよい。また、上述したダブルハイト構造の容量セルは、シングルハイト構造の容量セルと混在させてロジック領域に配置してもよい。図10はダブルハイト構造の容量セルとシングルハイト構造の容量セルとを混在させて配置したレイアウト例である。実線はセル境界を示している。図10では、ダブルハイト構造の容量セルCCA1,CCA2と、シングルハイト構造の容量セルCCB1,CCB2とが配置されている。第1のセルとしての容量セルCCA1が図1の構成からなるものとすると、第2のセルとしての容量セルCCB1は、メタル配線11とメタル配線12との間に形成されたトランジスタからなる容量素子を有している。ダブルハイト構造の容量セルを配置できないシングルハイト分の空領域にシングルハイト構造の容量セルを配置することにより、電源ノイズに対する耐性をより強化することができる。また、上述の各実施形態では、ダブルハイト構造の容量セルについて言及したが、同様の構成を、通常のセル高さのNNは3以上の整数倍の高さを有するセルに適用することも可能であり、同様の効果が得られる。図11はトリプルハイト構造、すなわち通常のセル高さの3倍の高さを有する容量セルのレイアウト構成例である。図11の構成では、電源電圧VDDを供給するメタル配線71の下に、Nウェル基板上に形成されたPMOSトランジスタからなる容量素子76が配置されており、接地電圧VSSを供給するメタル配線72の下に、Pウェル基板上に形成されたNMOSトランジスタからなる容量素子77が配置されている。そして、容量素子76とメタル配線73との間に、NMOSトランジスタからなる容量素子78が配置されており、容量素子77とメタル配線74との間に、PMOSトランジスタからなる容量素子79が配置されている。図1の構成では、第1の容量素子16についてトランジスタ幅を拡張することができたが、図11の構成では、容量素子76,77のトランジスタ幅を拡張することができるため、さらに容量値を増加することが可能となる。また、実施形態2では、TIE部48は容量セル40の内部に形成されているものとしたが、これに限られるものではなく、TIE部を有するセルを容量セルとは別個に形成してもかまわない。例えば図12の例では、TIE部を有する1個のTIEセルCTIEが、2個の容量セルCCAとセル間配線で接続されている。このように、複数の容量セルCCAが1個のTIEセルCTIEを共有することによって、レイアウト面積の削減が可能となる。"