第1チャネルの第1絶縁ゲート電界効果トランジスタと第2チャネルの第2絶縁ゲート電界効果トランジスタのゲート電極同士および第1電極同士が接続され、前記ゲート電極に入力される入力信号を反転した出力信号を出力する相補型電界効果トランジスタと、第1電源電圧が印加される第1電源端子と前記第1絶縁ゲート電界効果トランジスタの第2電極との間に接続され、前記第1電源電圧をゲート電極に入力される第1制御信号に応じて定まる出力電圧に変換して出力する第1チャネルの第3絶縁ゲート電界効果トランジスタと、前記第1電源電圧に応じて前記第1制御信号を生成し、前記第3絶縁ゲート電界効果トランジスタの前記ゲート電極に出力する第1制御信号生成回路と、を具備することを特徴とする遅延回路。前記第1電源電圧が低下または増加すると前記第1制御信号が低下または増加し、前記第3絶縁ゲート電界効果トランジスタの第1および第2電極間の電圧が低下または増加することにより、前記出力電圧を略一定に保つことを特徴とする請求項1に記載の遅延回路。前記第1制御信号生成回路は、第2電極が前記第1電源端子に接続され、ゲート電極に入力される第2制御信号に応じて導通が制御される第1チャネルの第4絶縁ゲート電界効果トランジスタと、前記第4絶縁ゲート電界効果トランジスタの第1電極と第1ノードとの間に接続された第1抵抗と、前記第1ノードと第2電源電圧が印加される第2電源端子との間に接続された第2抵抗と、第2電極が前記第2電源端子に接続され、ゲート電極が前記第1ノードに接続された第2チャネルの第5絶縁ゲート電界効果トランジスタと、前記第5絶縁ゲート電界効果トランジスタの第1電極と第2ノードとの間に接続された第3抵抗と、前記第2ノードと前記第1電源端子との間に接続された第4抵抗と、第2電極が前記第1電源端子に接続され、ゲート電極が前記第2ノードに接続された第1チャネルの第6絶縁ゲート電界効果トランジスタと、第2電極が前記第6絶縁ゲート電界効果トランジスタの第1電極に接続され、第1電極が第3ノードに接続され、ゲート電極と前記第1電極が接続された第1チャネルの第7絶縁ゲート電界効果トランジスタと、前記第3ノードと前記第2電源端子との間に接続された第5抵抗と、を具備し、前記第3ノードの電位を前記第1制御信号としたことを特徴とする請求項1に記載の遅延回路。前記第1制御信号生成回路は、前記第4絶縁ゲート電界効果トランジスタが導通しているときに、前記第1電源電圧に応じた前記第1制御信号を生成し、前記第4絶縁ゲート電界効果トランジスタが非導通のときに、前記第1制御信号を前記第2電源電圧レベルとすることを特徴とする請求項2に記載の遅延回路。前記第2制御信号は、前記第1制御信号生成部を動作状態または非動作状態に設定するための信号であることを特徴とする請求項3に記載の遅延回路。前記相補型電界効果トランジスタが複数段従属接続され、各段に前記第3絶縁ゲート電界効果トランジスタが接続されていることを特徴とする請求項1に記載の遅延回路。前記第1制御信号生成回路は、第2電極が前記第1電源端子に接続され、ゲート電極に入力される第2制御信号に応じて導通が制御される第1チャネルの第4絶縁ゲート電界効果トランジスタと、第2電極が前記第4絶縁ゲート電界効果トランジスタの第1電極に接続され、第1電極が第1ノードに接続され、ゲート電極が第2電源電圧が印加される第2電源端子に接続された第1チャネルの第8絶縁ゲート電界効果トランジスタと、第1電極が前記第1ノード接続され、第2電極が前記第2電源端子に接続され、ゲート電極が前記第1電源端子に接続された第2チャネルの第9絶縁ゲート電界効果トランジスタと、第2電極が前記第2電源端子に接続され、ゲート電極が前記第1ノードに接続された第2チャネルの第5絶縁ゲート電界効果トランジスタと、第2電極が前記第5絶縁ゲート電界効果トランジスタの第1電極に接続され、第1電極が第2ノードに接続され、ゲート電極が前記第1電源端子に接続された第2チャネルの第10絶縁ゲート電界効果トランジスタと、第1電極が前記第2ノードに接続され、第2電極が前記第1電源端子に接続され、ゲート電極が前記第2電源端子に接続された第1チャネルの第11絶縁ゲート電界効果トランジスタと、第2電極が前記第1電源端子に接続され、ゲート電極が前記第2ノードに接続された第1チャネルの第6絶縁ゲート電界効果トランジスタと、第2電極が前記第6絶縁ゲート電界効果トランジスタの第1電極に接続され、第1電極が第3ノードに接続され、ゲート電極と前記第1電極が接続された第1チャネルの第7絶縁ゲート電界効果トランジスタと、第1電極が前記第3ノードに接続され、第2電極が前記第2電源端子に接続され、ゲート電極が前記第1電源端子に接続された第2チャネルの第12絶縁ゲート電界効果トランジスタと、を具備し、前記第3ノードの電位を前記第1制御信号としたことを特徴とする請求項1に記載の遅延回路。本発明は、電源電圧が変わっても一定の遅延時間を有する遅延回路を提供する。一つの実施形態によれば、遅延回路では、第1チャネルの第1絶縁ゲート電界効果トランジスタと第2チャネルの第2絶縁ゲート電界効果トランジスタのゲート電極同士および第1電極同士が接続された相補型電界効果トランジスタは前記ゲート電極に入力される入力信号を反転した出力信号を出力する。第1チャネルの第3絶縁ゲート電界効果トランジスタは第1電源電圧が印加される第1電源端子と前記第1絶縁ゲート電界効果トランジスタの第2電極との間に接続され、前記第1電源電圧をゲート電極に入力される第1制御信号に応じて定まる出力電圧に変換して出力する。第1制御信号生成回路は前記第1電源電圧に応じて前記第1制御信号を生成し、前記第3絶縁ゲート電界効果トランジスタの前記ゲート電極に出力する。以下、本発明の実施形態について図面を参照しながら説明する。第1の実施形態本実施形態の遅延回路について図1および図2を用いて説明する。図1は遅延回路を示す回路図、図2は遅延回路の動作を示すタイミングチャートである。図1に示すように、本実施形態の遅延回路10は、遅延部11と、電圧制御部12と、第1制御信号生成部13とで構成されている。遅延部11は、信号入力端子14に入力信号Vinが入力されると、信号出力端子15に入力信号Vinを一定の時間遅延させた出力信号Voutを出力する。電圧制御部12は、電源電圧Vcc第1電源電圧が印加される電源端子16第1電源端子と遅延部11との間に設けられ、電源電圧Vccを第1制御信号Vcに応じて定まる出力電圧Vccoutに変換して遅延部11に出力する。第1制御信号生成部13は、電源電圧Vccに応じた第1制御信号Vcを生成し、電圧制御部12に出力する。第1制御信号生成部13は、第2制御信号入力端子17を有し、第2制御信号Veに基づいて動作する。第2制御信号Veとは、第1制御信号生成部13を動作状態または非動作状態に設定するための信号である。第2制御信号Veは、例えば内部または外部の信号Va、Vbに応じて第2制御信号生成部19により生成される。例えば遅延部11が非動作、即ち入力信号Vinが遅延部11に入力されていない状態のときに、第1制御信号生成部13を非動作状態にすると、第1制御信号生成部13の消費電力を削減することができる。本実施形態の遅延回路10は、電源電圧Vccが変動したときに、第1制御信号生成部13を通して電源電圧Vccの変動を電圧制御部12に帰還し、電圧制御部12から出力される出力電圧Vccoutを略一定に保つように構成されている。その結果、電源電圧Vccが変動しても、後述する遅延部11を構成するPMOSトランジスタのソース電圧は変動しないので、電源電圧Vccの変動による遅延時間の変動が防止され、遅延時間を略一定に保つことが可能である。次に、各部の構成について説明する。遅延部11は、以下のように構成されている。PMOSトランジスタP11~P1n第1チャネルの第1絶縁ゲート電界効果トランジスタとNMOSトランジスタN11~N1n第2チャネルの第2絶縁ゲート電界効果トランジスタで構成されるCMOSインバータがn段従属接続されている。PMOSトランジスタP11~P1nとNMOSトランジスタN11~N1nは、それぞれゲート電極同士が接続され、ドレイン電極第1電極同士が接続されている。NMOSトランジスタN11~N1nのソース電極第2電極は、それぞれ接地電位GND第2電源電圧が印加される接地端子18第2電源端子に接続されている。電圧制御部12は、以下のように構成されている。PMOSトランジスタP21~P2n第1チャネルの第3絶縁ゲート電界効果トランジスタは、それぞれ電源端子16とPMOSトランジスタP11~P1nのソース電極との間に接続されている。PMOSトランジスタP21~P2nのゲート電極には、それぞれ第1制御信号Vcが入力される。第1制御信号生成部13は、以下のように構成されている。PMOSトランジスタP1第1チャネルの第4絶縁ゲート電界効果トランジスタは、ソース電極が電源端子16に接続され、ゲート電極が第2制御信号入力端子17に接続されている。第1抵抗R1は、PMOSトランジスタP1のドレイン電極と第1ノードn1との間に接続されている。第2抵抗R2は、第1ノードn1と接地端子18との間に接続されている。NMOSトランジスタN1第2チャネルの第5絶縁ゲート電界効果トランジスタは、ソース電極が接地端子18に接続され、ゲート電極が第1ノードn1に接続されている。第3抵抗R3は、NMOSトランジスタN1のドレイン電極と第2ノードn2との間に接続されている。第4抵抗R4は、第2ノードn2と電源端子16との間に接続されている。PMOSトランジスタP2第1チャネルの第6絶縁ゲート電界効果トランジスタは、ソース電極が電源端子16に接続され、ゲート電極が第2ノードn2に接続されている。PMOSトランジスタP3第1チャネルの第7絶縁ゲート電界効果トランジスタは、ソース電極がPMOSトランジスタP2のドレイン電極に接続され、ドレイン電極が第3ノードn3に接続され、ゲート電極とドレイン電極が接続されている。第5抵抗R5は、第3ノードn3と接地端子18との間に接続されている。次に、各部の動作について説明する。第1制御信号生成部13は、以下のように動作する。第2制御信号Veが接地電位GNDレベルのとき、PMOSトランジスタP1がオンになり、第2制御信号Veが電源電圧Vccレベルのとき、PMOSトランジスタP1がオフになる。PMOSトランジスタP1がオンのとき、PMOSトランジスタP1、抵抗R1、R2で構成される第1電流路に電源電圧Vccに応じた電流I1が流れる。第1ノードn1の電位Vn1は次式で表わされる。Vn1=R2×I1=R2×Vcc-Vds/R1R21ここで、VdsはPMOSトランジスタP1のドレインソース間電圧である。第1ノードn1の電位Vn1は、電流I1に応じて接地電位GNDレベルより高くなる。第1ノードn1の電位Vn1が高くなると、NMOSトランジスタN1のゲートソース間電圧が高くなり、NMOSトランジスタN1のしきい値に達すると、NMOSトランジスタN1がオンする。NMOSトランジスタN1がオンすると、抵抗R3、R4、NMOSトランジスタN1で構成される第2電流路に電源電圧Vccに応じた電流I2が流れる。第2ノードn2の電位Vn2は次式で表わされる。Vn2=Vcc-R4×I2=Vcc-R4×Vcc-Vds/R3R42ここで、VdsはNMOSトランジスタN1のドレインソース間電圧である。第2ノードn2の電位Vn2は、電流I2に応じて電源電圧Vccレベルより低くなる。第2ノードn2の電位Vn2が低くなると、PMOSトランジスタP2のゲートソース間電圧が高くなり、PMOSトランジスタP2のしきい値に達すると、PMOSトランジスタP2がオンする。PMOSトランジスタP2がオンすると、PMOSトランジスタP2、P3、抵抗R5で構成される第3電流路に電源電圧Vccに応じた電流I3が流れる。第3ノードn3の電位Vn3は次式で表わされる。Vn3=R5×I3=Vcc-Vds-Vth3ここで、VdsはPMOSトランジスタP2のドレインソース間電圧、VthはPMOSトランジスタP3のしきい値である。第3ノードn3の電位Vn3は、電流I3に応じて接地電位GNDレベルより高くなる。即ち、第1制御信号生成部13は、PMOSトランジスタP1がオンのときに、電源電圧Vccに応じた第1制御信号Vcを電圧制御部12に出力する。一方、PMOSトランジスタP1がオフのときは、電流I1=0、第1ノードの電位Vn1は接地電位GNDレベルになる。NMOSトランジスタN1はオフになり、電流I2=0、第2ノードn2の電位Vn2は電源電圧Vccレベルになる。PMOSトランジスタP2はオフになり、電流I3=0、第3ノードn3の電位Vn3は接地電位GNDレベルになる。即ち、第1制御信号生成部13は、PMOSトランジスタP1がオフのときは、第1制御信号Vcを接地電位GNDレベルに固定し、電力を消費しない。電圧制御部12は、以下のように動作する。第1制御信号Vcにより、PMOSトランジスタP21がオン状態で電流I4が流れているとき、PMOSトランジスタP21が出力する出力電圧Vccoutは次式で表わされる。Vccout=Vcc-Vds4ここで、VdsはPMOSトランジスタP21のドレインソース間電圧である。電源電圧Vccが増加すると、第3ノードn3の電位Vn3が増加する。第3ノードn3の電位Vn3の増加により、PMOSトランジスタP21のゲートソース間電圧Vgs21が低下する。ゲートソース間電圧Vgs21の低下により、PMOSトランジスタP21を流れる電流I4が少なくなり、PMOSトランジスタP21のドレインソース間電圧Vds21が増加する。その結果、電源電圧Vccの増加量とドレインソース間電圧Vds21の増加量をバランスさせることにより、出力電圧Vccoutを略一定に保つことが可能である。一方、電源電圧Vccが低下すると、第3ノードn3の電位Vn3が低下する。第3ノードn3の電位Vn3の低下により、PMOSトランジスタP21のゲートソース間電圧Vgs21が増加する。ゲートソース間電圧Vgs21の増加により、PMOSトランジスタP21を流れる電流I4が大きくなり、PMOSトランジスタP21のドレインソース間電圧Vds21が低下する。その結果、電源電圧Vccの低下量とドレインソース間電圧Vds21の低下量をバランスさせることにより、出力電圧Vccoutを略一定に保つことが可能である。遅延部11では、電源電圧Vccが変動しても、PMOSトランジスタP11のソース電圧Vccoutが略一定に保たれているので、略一定の遅延時間を得ることが可能である。図2は遅延回路10の動作を、電源電圧Vccをパラメータとして示したもので、図2aは電源電圧Vccが高い場合、図2bは電源電圧Vccが低い場合を示している。入力信号VinがLowレベルからHighレベルの1/2まで立ち上がった時間t1と出力信号VoutがLowレベルからHighレベルの1/2まで立ち上がった時間t2の差を、遅延時間τr=t2-t1とする。同様に、入力信号VinがHighレベルからLowレベルの1/2まで立ち下がった時間t4と出力信号VoutがHighレベルからLowレベルの1/2まで立ち下がった時間t5の差を、遅延時間τf=t5-t4とする。図2に示すように、電源電圧Vccが高いときの遅延時間τr1、τf1と、電源電圧Vccが低いときの遅延時間τr2、τf2は、略等しい結果が得られた。これは、上述したように、電源電圧Vccが変化すると、電源電圧Vccの変化が帰還されてPMOSトランジスタP21のドレインソース間電圧Vds21が電源電圧Vccに追随して変化する。これにより、PMOSトランジスタP21が出力する出力電圧Vccout、即ちPMOSトランジスタP11のソース電圧が略一定に保たれているためである。図3は比較例の遅延回路を示す回路図である。比較例の遅延回路とは、電圧制御部12、第1制御電圧生成部13を有しない遅延回路のことである。図3に示すように、比較例の遅延回路30では、PMOSトランジスタP11~P1nとNMOSトランジスタN11~N1nで構成されるCMOSインバータがn段従属接続されている。信号入力端子14に入力信号Vinが入力されると、信号出力端子15に入力信号Vinを時間遅延させた出力信号Voutを出力する。図4は比較例の遅延回路の動作を、電源電圧Vccをパラメータとして示したもので、図4aは電源電圧Vccが高い場合、図4bは電源電圧Vccが低い場合を示している。図4に示すように、電源電圧Vccが低いときの遅延時間τr2、τf2は、電源電圧Vccが高いときの遅延時間τr1、τf1より長くなる結果が得られた。これは、電源電圧Vccが低下すると、PMOSトランジスタP11のソース電圧も低下する。PMOSトランジスタP11のソース電圧の低下により、PMOSトランジスタP11を流れる電流が少なくなり、オン抵抗が高くなる。オン抵抗が高くなると、ゲートを充放電する時定数が長くなる。その結果、ゲート電極に入力される入力信号Vinに比べて、ドレイン電極から出力される出力信号Voutの立ち上がり/立ち下がりの傾きが緩やかになり、遅延時間が長くなる。図5は本実施形態の遅延回路10の遅延特性と比較例の遅延回路30の遅延特性を対比し示す図である。図5において、横軸は電源電圧Vcc、縦軸は遅延時間を示し、実線41は本実施形態の遅延回路10の遅延特性、破線42は比較例の遅延回路30の遅延特性を示している。図5に示すように、比較例の遅延回路30では、電源電圧VccがVccmのとき、遅延時間はτmである。電源電圧VccがVccmからVcchまで高くなると遅延時間がτmからτlまで短くなり、電源電圧VccがVccmからVcclまで低くなると遅延時間はτmからτhまで長くなる特性を示す。一方、本実施形態の遅延回路10では、上述したように電源電圧VccがVcclからVcchまで変化しても、略一定の遅延時間τmを保つ特性を示している。図6は第2制御信号生成部19を示す回路図である。第2制御信号生成部19は、例えば2つの信号Va、Vbの論理演算結果により第2制御信号Veを生成する回路である。図6に示すように、2つの信号Va、Vbの論理状態には、以下の4つの状態がある。各論理状態のときに、遅延回路10を動作させたい場合、第2制御信号VeをGNDレベルにすればよい。そのときに、接地電位GNDレベルの第2制御信号Veを生成する第2制御信号生成部19は、以下のように構成される。信号Va、VbがともにLowレベルのときL、L、第2制御信号生成部19a、19bを用いるとよい。信号VaがHighレベル、信号VbがLowレベルのときH、L、第2制御信号生成部19c、19dを用いるとよい。信号Va、VbがともにHighレベルのときH、H、第2制御信号生成部19e、19fを用いるとよい。信号VaがLowレベル、信号VbがHighレベルのときH、L、第2制御信号生成部19g、19hを用いるとよい。第2制御信号生成部19a乃至第2制御信号生成部19hは、NOR回路51、NOT回路52、NAND回路53で構成することができる。それらの論理動作は周知であり、その説明は省略する。2つの信号Va、Vbは、特に限定されないが、例えば信号Vaは電源電圧Vccが印加されているか否かを示す信号、信号Vbは遅延部11に入力信号Vinが入力されているか否かを示す信号である。電源電圧Vccが印加され、且つ入力信号Vinが入力されていないときH、L、第1制御信号生成部13の消費電力を抑えるために、第2制御信号生成部19c、または第2制御信号生成部19dを用いる。本実施形態の遅延回路10は、異なる電源電圧Vccで使用可能な集積回路に組み込まれる遅延回路であって、一定の遅延時間が求められる遅延回路として適している。異なる電源電圧Vccとは、例えばDC5VとDC3.3Vなどである。あるいは、バッテリーで駆動される集積回路に組み込まれる遅延回路であって、バッテリーの残量不足により出力電圧が低下しても一定の遅延時間が求められる遅延回路として適している。以上説明したように、本実施形態の遅延回路10は、遅延部11と、電圧制御部12と、第1制御信号生成部13とを有している。その結果、電源電圧Vccが変化しても、第1制御信号生成部13により電源電圧Vccの変化が電圧制御部12に帰還され、電圧制御部12の出力電圧Vccout遅延部11のPMOSトランジスタのソース電圧が略一定に保たれる。従って、電源電圧が変わっても一定の遅延時間を有する遅延回路が得られる。ここでは、第1チャネルがPチャネル、第2チャネルがNチャネルである場合について説明したが、第1チャネルがNチャネル、第2チャネルがPチャネルであっても、同様に実施することが可能である。第2の実施形態本実施形態に係る遅延回路について、図7を用いて説明する。図7は本実施形態の遅延回路を示す回路図である。本実施形態において、上記第1の実施形態と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施形態が第1の実施形態と異なる点は、第1乃至第5抵抗を、MOSトランジスタに置き換えたことにある。即ち、図7に示すように、本実施形態の遅延回路60の第1制御信号生成部61では、第1および第4抵抗R1、R4が、ゲート電極が接地端子18に接続されたPMOSトランジスタP4、P5に置き換えられている。第2、第3および第5抵抗R2、R3、R5が、ゲート電極が電源端子16に接続されたNMOSトランジスタN2、N3、N4に置き換えられている。具体的には、第1抵抗R1を置換したPMOSトランジスタP4第1チャネルの第8絶縁ゲート電界効果トランジスタは、ソース電極がPMOSトランジスタP1のドレイン電極に接続され、ドレイン電極が第1ノードn1に接続され、ゲート電極が接地端子18に接続されている。第2抵抗R2を置換したNMOSトランジスタN2第2チャネルの第9絶縁ゲート電界効果トランジスタは、ドレイン電極が第1ノードn1接続され、ソース電極が接地端子18に接続され、ゲート電極が電源端子16に接続されている。第3抵抗R3を置換したNMOSトランジスタN3第2チャネルの第10絶縁ゲート電界効果トランジスタは、ソース電極がNMOSトランジスタN1のドレイン電極に接続され、ドレイン電極が第2ノードn2に接続され、ゲート電極が電源端子16に接続されている。第4抵抗R4を置換したPMOSトランジスタP5第1チャネルの第11絶縁ゲート電界効果トランジスタは、ドレイン電極が第2ノードn2に接続され、ソース電極が電源端子16に接続され、ゲート電極が接地端子18に接続されている。第5抵抗R5を置換したNMOSトランジスタN4第2チャネルの第12絶縁ゲート電界効果トランジスタは、ドレイン電極が第3ノードn3に接続され、ソース電極が接地端子18に接続され、ゲート電極が電源端子16に接続されている。これにより、遅延回路60はMOSトランジスタのみで構成できるので、遅延回路60を集積回路に組み込むことが容易になる。遅延回路60の動作については、図1に示す遅延回路10と同様であり、その説明は省略する。以上説明したように、本実施形態の遅延回路60は、MOSトランジスタのみで構成できるので、遅延回路60を別の集積回路に組み込むことが容易になる利点がある。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。