酸化物絶縁層上に膜厚が1nm以上10nm以下の第1の結晶性酸化物半導体層を形成し、前記第1の結晶性酸化物半導体層上に前記第1の結晶性酸化物半導体層よりも厚い第2の結晶性酸化物半導体層を形成し、前記第2の結晶性酸化物半導体層上にソース電極層またはドレイン電極層を形成し、前記ソース電極層または前記ドレイン電極層上にゲート絶縁層を形成し、前記ゲート絶縁層上にゲート電極層を形成する半導体装置の作製方法。酸化物絶縁層上にソース電極層またはドレイン電極層を形成し、前記ソース電極層または前記ドレイン電極層上に膜厚が1nm以上10nm以下の第1の結晶性酸化物半導体層を形成し、前記第1の結晶性酸化物半導体層上に前記第1の結晶性酸化物半導体層よりも厚い第2の結晶性酸化物半導体層を形成し、前記第2の結晶性酸化物半導体層上にゲート絶縁層を形成し、前記ゲート絶縁層上にゲート電極層を形成する半導体装置の作製方法。酸化物絶縁層上にゲート電極層を形成し、前記ゲート電極層上にゲート絶縁層を形成し、前記ゲート絶縁層上にソース電極層またはドレイン電極層を形成し、前記ソース電極層または前記ドレイン電極層上に膜厚が1nm以上10nm以下の第1の結晶性酸化物半導体層を形成し、前記第1の結晶性酸化物半導体層上に前記第1の結晶性酸化物半導体膜よりも厚い第2の結晶性酸化物半導体層を形成する半導体装置の作製方法。酸化物絶縁層上にゲート電極層を形成し、前記ゲート電極層上にゲート絶縁層を形成し、前記ゲート絶縁層上に膜厚が1nm以上10nm以下の第1の結晶性酸化物半導体層を形成し、前記第1の結晶性酸化物半導体層上に前記第1の結晶性酸化物半導体層よりも厚い第2の結晶性酸化物半導体層を形成し、前記第2の結晶性酸化物半導体層上にソース電極層またはドレイン電極層を形成する半導体装置の作製方法。請求項1乃至4のいずれか一において、前記第1の結晶性酸化物半導体層は、亜鉛を含み、C軸配向をしていることを特徴とする半導体装置の作製方法。請求項1乃至5のいずれか一において、前記第2の結晶性酸化物半導体層は、亜鉛を含み、C軸配向をしていることを特徴とする半導体装置の作製方法。請求項1乃至6のいずれか一において、前記第1の結晶性酸化物半導体層は、スパッタリング法を用い、そのスパッタリング法による成膜時における基板温度は200°C以上400°C以下とし、成膜後に400°C以上750°C以下の加熱処理を行うことで得ることを特徴とする半導体装置の作製方法。請求項1乃至7のいずれか一において、前記第2の結晶性酸化物半導体層は、スパッタリング法を用い、そのスパッタリング法による成膜時における基板温度は200°C以上400°C以下とし、成膜後に400°C以上750°C以下の加熱処理を行うことで得ることを特徴とする半導体装置の作製方法。酸化物絶縁層上に膜厚が1nm以上10nm以下の第1の結晶性酸化物半導体層と、前記第1の結晶性酸化物半導体層上に前記第1の結晶性酸化物半導体層よりも厚い第2の結晶性酸化物半導体層を有し、前記第1の結晶性酸化物半導体層または前記第2の結晶性酸化物半導体層は、C軸配向をした半導体装置。請求項9において、さらに、前記第1の結晶性酸化物半導体層または前記第2の結晶性酸化物半導体層に接するn層と、前記n層と接するソース電極層またはドレイン電極層を有することを特徴とする半導体装置。ゲート電極層と、前記ゲート電極層上にゲート絶縁層と、前記ゲート絶縁層上に膜厚が1nm以上10nm以下の第1の結晶性酸化物半導体層と、前記第1の結晶性酸化物半導体層上に前記第1の結晶性酸化物半導体層よりも厚い第2の結晶性酸化物半導体層と、前記第1の結晶性酸化物半導体層または前記第2の結晶性酸化物半導体層上に接するn層と、前記n層上に接してソース電極層またはドレイン電極層を有し、前記第1の結晶性酸化物半導体層または前記第2の結晶性酸化物半導体層は、C軸配向をした半導体装置。酸化物絶縁層上に膜厚が1nm以上10nm以下の第1の結晶性酸化物半導体層と、前記第1の結晶性酸化物半導体層上に前記第1の結晶性酸化物半導体層よりも厚い第2の結晶性酸化物半導体層と、前記第1の結晶性酸化物半導体層または前記第2の結晶性酸化物半導体層上に接するn層と、前記n層上に接してソース電極層またはドレイン電極層と、前記ソース電極層、前記ドレイン電極層、及び第2の結晶性酸化物半導体層上にゲート絶縁層と、前記ゲート絶縁層上に前記ゲート絶縁層を介して前記第1の結晶性酸化物半導体層及び前記第2の結晶性酸化物半導体層と重なるゲート電極層を有し、前記第1の結晶性酸化物半導体層または前記第2の結晶性酸化物半導体層は、C軸配向をした半導体装置。請求項9乃至12のいずれか一において、前記第1の結晶性酸化物半導体層または前記第2の結晶性酸化物半導体層は、亜鉛を含むことを特徴とする半導体装置。請求項9乃至12のいずれか一において、前記第1の結晶性酸化物半導体層または前記第2の結晶性酸化物半導体層は、亜鉛を含み、且つ、インジウムを含むことを特徴とする半導体装置。酸化物半導体はデバイス作製工程において、電子供与体を形成する水素や水の混入などが生じると、その電気伝導度が変化する恐れがある。このような現象は、酸化物半導体を用いたトランジスタにとって電気的特性の変動要因となる。また、酸化物半導体を用いた半導体装置は、可視光や紫外光を照射することで電気的特性が変化する。このような問題に鑑み、酸化物半導体膜を用いた半導体装置に安定した電気的特性を付与し、信頼性の高い半導体装置を作製することを課題の一とする。また、マザーガラスのような大きな基板を用いて、信頼性の高い半導体装置の大量生産を行うことのできる半導体装置の作製プロセスを提供することを課題の一とする。開示する発明の一態様は、酸化物絶縁層上に膜厚が1nm以上10nm以下の第1の結晶性酸化物半導体層を有し、第1の結晶性酸化物半導体層上に第1の結晶性酸化物半導体層よりも厚い第2の結晶性酸化物半導体層を有することを特徴とする半導体装置である。なお、第1の結晶性酸化物半導体層または第2の結晶性酸化物半導体層は、少なくともZnを含む材料であり、C軸配向を有することを特徴としている。好ましくは、第1の結晶性酸化物半導体層または第2の結晶性酸化物半導体層は、少なくともZn及びInを含む材料を用いる。上記構成により、安定した電気的特性を有し、且つ、信頼性の高い半導体装置となる。第1の結晶性酸化物半導体層の形成は、スパッタリング法を用い、そのスパッタリング法による成膜時における基板温度は200°C以上400°C以下とし、成膜後に第1の加熱処理400°C以上750°C以下を行うことで得ることができる。成膜時における基板温度や第1の加熱処理の温度にもよるが、第1の加熱処理によって、膜表面から結晶化が起こり、膜の表面から内部に向かって結晶成長し、C軸配向した結晶が得られる。第1の加熱処理によって、亜鉛と酸素が膜表面に多く集まり、上平面が六角形をなす亜鉛と酸素からなるグラフェンタイプの二次元結晶図23Aに平面模式図を示すが最表面に1層または複数層形成され、これが膜厚方向に成長して重なり積層となる。図23Aにおいて、白丸が亜鉛原子であり、黒丸が酸素原子を示している。加熱処理の温度を上げると表面から内部、そして内部から底部と結晶成長が進行する。また、図23Bに二次元結晶が結晶成長して積層された一例として二次元結晶の6層の積層を模式的に示す。第1の加熱処理によって、酸化物絶縁層中の酸素を第1の結晶性酸化物半導体層との界面またはその近傍界面からプラスマイナス5nmに拡散させて、第1の結晶性酸化物半導体層の酸素欠損を低減する。従って、下地絶縁層として用いられる酸化物絶縁層は、膜中バルク中、第1の結晶性酸化物半導体層と酸化物絶縁層の界面、のいずれかには少なくとも化学量論比を超える量の酸素が存在することが好ましい。第2の結晶性酸化物半導体層の形成は、スパッタリング法を用い、その成膜時における基板温度は200°C以上400°C以下とする。成膜時における基板温度を200°C以上400°C以下とすることにより、第1の結晶性酸化物半導体層の表面上に接して成膜する酸化物半導体層にプリカーサの整列が起き、所謂、秩序性を持たせることができる。そして、成膜後に第2の加熱処理400°C以上750°C以下を行うことが好ましい。第2の加熱処理は、窒素雰囲気下、酸素雰囲気下、或いは窒素と酸素の混合雰囲気下で行うことにより、第2の結晶性酸化物半導体層の高密度化及び欠陥数の減少を図る。第2の加熱処理によって、第1の結晶性酸化物半導体層を核として膜厚方向、即ち底部から内部に結晶成長が進行して第2の結晶性酸化物半導体層が形成される。こうして得られる第1の結晶性酸化物半導体層と第2の結晶性酸化物半導体層の積層をトランジスタに用いることで、安定した電気的特性を有し、且つ、信頼性の高いトランジスタを実現できる。さらに、第1の加熱処理及び第2の加熱処理を450°C以下とすることで、マザーガラスのような大きな基板を用いて、信頼性の高い半導体装置の大量生産を行うことができる。開示する発明の一態様は、酸化物絶縁層上に膜厚が1nm以上10nm以下の第1の結晶性酸化物半導体層を形成し、第1の結晶性酸化物半導体層上に第1の結晶性酸化物半導体層よりも厚い第2の結晶性酸化物半導体層を形成し、第2の結晶性酸化物半導体層上にソース電極層またはドレイン電極層を形成し、ソース電極層またはドレイン電極層上にゲート絶縁層を形成し、ゲート絶縁層上にゲート電極層を形成することを特徴とする半導体装置の作製方法である。この作製方法で得られるトランジスタは、トップゲート型の構造である。また、上記各作製方法により、得られる第1の結晶性酸化物半導体層は、C軸配向を有していることを特徴の一つとしている。また、上記作製方法により、得られる第2の結晶性酸化物半導体層は、C軸配向を有していることを特徴の一つとしている。ただし、第1の結晶性酸化物半導体層及び第2の結晶性酸化物半導体層は、単結晶構造ではなく、非晶質構造でもない構造であり、C軸配向を有した結晶CAxisAlignedCrystal;CAACとも呼ぶである。なお、第1の結晶性酸化物半導体層及び第2の結晶性酸化物半導体層は、一部に結晶粒界を有している。なお、第1及び第2の結晶性酸化物半導体層は、少なくともZnを有する酸化物材料であり、四元系金属酸化物であるIn-Al-Ga-Zn-O系の材料や、In-Al-Ga-Zn-O系の材料や、In-Si-Ga-Zn-O系の材料や、In-Ga-B-Zn-O系の材料や、In-Sn-Ga-Zn-O系の材料や、三元系金属酸化物であるIn-Ga-Zn-O系の材料、In-Al-Zn-O系の材料、In-Sn-Zn-O系の材料、In-B-Zn-O系の材料、Sn-Ga-Zn-O系の材料、Al-Ga-Zn-O系の材料、Sn-Al-Zn-O系の材料や、二元系金属酸化物であるIn-Zn-O系の材料、Sn-Zn-O系の材料、Al-Zn-O系の材料、Zn-Mg-O系の材料や、Zn-O系の材料などがある。また、上記の材料にSiO2を含ませてもよい。ここで、例えば、In-Ga-Zn-O系の材料とは、インジウムIn、ガリウムGa、亜鉛Znを有する酸化物膜、という意味であり、その組成比は特に問わない。また、InとGaとZn以外の元素を含んでいてもよい。また、第1の結晶性酸化物半導体層上に第2の結晶性酸化物半導体層を形成する2層構造に限定されず、第2の結晶性酸化物半導体層の形成後に第3の結晶性酸化物半導体層を形成するための成膜と加熱処理のプロセスを繰り返し行って、3層以上の積層構造としてもよい。また、上記構成において、ソース電極層またはドレイン電極層と第2の結晶性酸化物半導体層とのコンタクト抵抗を低減するため、n層として機能するITOや、酸化亜鉛と酸化インジウムを含むIZOなどの導電膜を形成することが好ましく、寄生抵抗の低減、さらにはBT試験においてマイナスゲートストレスを印加する前後のオン電流の変化量Ion劣化を抑えることができる。ただし、n層は、第2の熱処理後に成膜することとする。また、上記半導体装置の作製方法において、第1の結晶性酸化物半導体層、及び/又は第2の結晶性酸化物半導体層、及び/又はゲート絶縁層を作製する際に、成膜室の排気は吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。上記吸着型の真空ポンプは、ゲート絶縁層、及び/又は酸化物半導体膜、及び/又は絶縁層に含まれる水素、水、水酸基又は水素化物の量を低減するように作用する。水素、水、水酸基又は水素化物は、酸化物半導体膜の結晶化を阻害する要因の一つとなりえるため、成膜時、基板搬送時などにおいて、十分に低減された雰囲気で作製工程を進めることが好ましい。また、開示する発明の一態様は、上記トランジスタの構造に限定されない。例えば、ソース電極層及びドレイン電極層上に酸化物半導体層を有するトップゲート型の構造でもよい。開示する発明の別の一態様は、酸化物絶縁層上にソース電極層またはドレイン電極層を形成し、ソース電極層またはドレイン電極層上に膜厚が1nm以上10nm以下の第1の結晶性酸化物半導体層を形成し、第1の結晶性酸化物半導体層上に第1の結晶性酸化物半導体層よりも厚い第2の結晶性酸化物半導体層を形成し、第2の結晶性酸化物半導体層上にゲート絶縁層を形成し、ゲート絶縁層上にゲート電極層を形成することを特徴とする半導体装置の作製方法である。例えば、ゲート電極層を先に形成し、その後にゲート絶縁層と酸化物半導体層を積層するボトムゲート型の構造でもよい。開示する発明の別の一態様は、酸化物絶縁層上にゲート電極層を形成し、ゲート電極層上にゲート絶縁層を形成し、ゲート絶縁層上にソース電極層またはドレイン電極層を形成し、ソース電極層またはドレイン電極層上に膜厚が1nm以上10nm以下の第1の結晶性酸化物半導体層を形成し、第1の結晶性酸化物半導体層上に第1の結晶性酸化物半導体膜よりも厚い第2の結晶性酸化物半導体層を形成することを特徴とする半導体装置の作製方法である。例えば、酸化物半導体層上にソース電極層及びドレイン電極層を有するボトムゲート型の構造でもよい。開示する発明の別の一態様は、酸化物絶縁層上にゲート電極層を形成し、ゲート電極層上にゲート絶縁層を形成し、ゲート絶縁層上に膜厚が1nm以上10nm以下の第1の結晶性酸化物半導体層を形成し、第1の結晶性酸化物半導体層上に第1の結晶性酸化物半導体層よりも厚い第2の結晶性酸化物半導体層を形成し、第2の結晶性酸化物半導体層上にソース電極層またはドレイン電極層を形成することを特徴とする半導体装置の作製方法である。第1の結晶性酸化物半導体層と第2の結晶性酸化物半導体層の積層を有するトランジスタは、トランジスタに光照射が行われ、またはバイアス-熱ストレスBT試験前後においてもトランジスタのしきい値電圧の変化量が低減でき、安定した電気的特性を有する。以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。実施の形態1本実施の形態では、半導体装置の構造及び作製方法について、図1を用いて説明する。図1Eは、トップゲート型のトランジスタ120の断面図であり、トランジスタ120は、絶縁表面を有する基板100上に、酸化物絶縁層101、チャネル形成領域を含む酸化物半導体積層、ソース電極層104a、ドレイン電極層104b、ゲート絶縁層102、ゲート電極層112、酸化物絶縁膜110aを含む。酸化物半導体積層の端部を覆ってソース電極層104a、及びドレイン電極層104bが設けられ、ソース電極層104a、及びドレイン電極層104bを覆うゲート絶縁層102は、酸化物半導体積層の一部に接する。該酸化物半導体層の一部上にゲート絶縁層102を介してゲート電極層112が設けられる。また、酸化物絶縁膜110aを覆い、保護絶縁膜110bが設けられている。トランジスタ120においては、酸化物半導体層の一方の面から他方の面に電界が印加されることはなく、また、電流が酸化物半導体積層の厚さ方向一方の面から他方の面に流れる方向、具体的に図1Eでは上下方向に流れる構造ではない。電流は、主として、酸化物半導体積層の界面を流れるトランジスタ構造であるため、トランジスタに光照射が行われ、またはBTストレスが与えられても、トランジスタ特性の劣化は抑制される、または低減される。以下、図1A乃至図1Eを用い、基板上にトランジスタ120を作製する工程を説明する。まず、基板100上に酸化物絶縁層101を形成する。基板100は、フュージョン法やフロート法で作製される無アルカリガラス基板、本作製工程の処理温度に耐えうる耐熱性を有するプラスチック基板等を用いることができる。また、ステンレスなどの金属基板の表面に絶縁膜を設けた基板や、半導体基板の表面に絶縁膜を設けた基板を適用しても良い。基板100がマザーガラスの場合、基板の大きさは、第1世代320mm×400mm、第2世代400mm×500mm、第3世代550mm×650mm、第4世代680mm×880mm、または730mm×920mm、第5世代1000mm×1200mmまたは1100mm×1250mm、第6世代1500mm×1800mm、第7世代1900mm×2200mm、第8世代2160mm×2460mm、第9世代2400mm×2800mm、または2450mm×3050mm、第10世代2950mm×3400mm等を用いることができる。マザーガラスは、処理温度が高く、処理時間が長いと大幅に収縮するため、マザーガラスを使用して大量生産を行う場合、作製工程の加熱処理は、600°C以下、好ましくは450°C以下とすることが望ましい。酸化物絶縁層101は、PCVD法またはスパッタリング法を用いて50nm以上600nm以下の膜厚で、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜から選ばれた一層またはこれらの積層を用いる。下地絶縁層として用いられる酸化物絶縁層101は、膜中バルク中に少なくとも化学量論比を超える量の酸素が存在することが好ましく、例えば酸化シリコン膜を用いる場合には、SiO2αただし、α>0とする。また、アルカリ金属などの不純物を含むガラス基板を用いる場合、アルカリ金属の侵入防止のため、酸化物絶縁層101と基板100との間に窒化物絶縁層としてPCVD法またはスパッタリング法で得られる窒化シリコン膜、窒化アルミニウム膜などを形成してもよい。LiやNaなどのアルカリ金属は、不純物であるため含有量を少なくすることが好ましい。次いで、酸化物絶縁層101上に膜厚1nm以上10nm以下の第1の酸化物半導体膜を形成する。本実施の形態では、酸化物半導体用ターゲットIn-Ga-Zn-O系酸化物半導体用ターゲットIn2O3:Ga2O3:ZnO=1:1:2[mol数比]を用いて、基板とターゲットの間との距離を170mm、基板温度250°C、圧力0.4Pa、直流DC電源0.5kW、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚5nmの第1の酸化物半導体膜を成膜する。次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第1の加熱処理を行う。第1の加熱処理の温度は、400°C以上750°C以下とする。また、第1の加熱処理の加熱時間は1分以上24時間以下とする。第1の加熱処理によって第1の結晶性酸化物半導体層108aを形成する図1A参照。次いで、第1の結晶性酸化物半導体層108a上に10nmよりも厚い第2の酸化物半導体膜を形成する。本実施の形態では、酸化物半導体用ターゲットIn-Ga-Zn-O系酸化物半導体用ターゲットIn2O3:Ga2O3:ZnO=1:1:2[mol数比]を用いて、基板とターゲットの間との距離を170mm、基板温度400°C、圧力0.4Pa、直流DC電源0.5kW、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚25nmの第2の酸化物半導体膜を成膜する。次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第2の加熱処理を行う。第2の加熱処理の温度は、400°C以上750°C以下とする。また、第2の加熱処理の加熱時間は1分以上24時間以下とする。第2の加熱処理によって第2の結晶性酸化物半導体層108bを形成する図1B参照。1回目及び2回目の加熱処理を750°Cよりも高い温度で加熱処理を行うと、ガラス基板の収縮により酸化物半導体層にクラック厚さ方向に伸びるクラックが形成されやすい。従って、第1の酸化物半導体膜形成後の加熱処理、例えば1回目及び2回目の加熱処理の温度や、スパッタ成膜時の基板温度などを750°C以下、好ましくは450°C以下のプロセスとすることで、大面積のガラス基板上に信頼性の高いトランジスタを作製することができる。また、酸化物絶縁層101の形成から第2の加熱処理までの工程を大気に触れることなく連続的に行うことが好ましい。例えば、図10に上面図を示す製造装置を用いればよい。図10に示す製造装置は、枚葉式マルチチャンバー設備であり、3つのスパッタ装置10a、10b、10cや、被処理基板を収容するカセットポート14を3つ有する基板供給室11や、ロードロック室12a、12bや、搬送室13や、基板加熱室15などを有している。なお、基板供給室11及び搬送室13には、被処理基板を搬送するための搬送ロボットがそれぞれ配置されている。スパッタ装置10a、10b、10c、搬送室13、及び基板加熱室15は、水素及び水分をほとんど含まない雰囲気不活性雰囲気、減圧雰囲気、乾燥空気雰囲気など下に制御することが好ましく、例えば、水分については露点-40°C以下、好ましくは露点-50°C以下の乾燥窒素雰囲気とする。図10の製造装置を用いた作製工程の手順の一例は、まず、基板供給室11から被処理基板を搬送し、ロードロック室12aと搬送室13を経て基板加熱室15に移動させ、基板加熱室15で被処理基板に付着している水分を真空ベークなどで除去し、その後、搬送室13を経てスパッタ装置10cに被処理基板を移動させ、スパッタ装置10c内で酸化物絶縁層101を成膜する。そして、大気に触れることなく、搬送室13を経てスパッタ装置10aに被処理基板を移動させ、スパッタ装置10a内で膜厚5nmの第1の酸化物半導体膜を成膜する。そして、大気に触れることなく、搬送室13を経て基板加熱室15に被処理基板を移動させ、第1の加熱処理を行う。そして、大気に触れることなく、搬送室13を経てスパッタ装置10bに被処理基板を移動させ、スパッタ装置10b内で膜厚10nmよりも厚い第2の酸化物半導体膜を成膜する。そして、大気に触れることなく、搬送室13を経て基板加熱室15に被処理基板を移動させ、第2の加熱処理を行う。このように、図10の製造装置を用いることによって大気に触れることなく、作製プロセスを進めることができる。また、図10の製造装置のスパッタ装置は、スパッタリングターゲットを変更することで大気に触れることのないプロセスを実現でき、例えば、予め酸化物絶縁層101を形成した基板をカセットポート14に設置し、第1の酸化物半導体膜の成膜から第2の加熱処理を行う工程までを大気に触れずに進めて第1の結晶性酸化物半導体層と第2の結晶性半導体層の積層を形成した後、大気に触れることなく、スパッタ装置10c内で金属ターゲットを用いてソース電極層およびドレイン電極層を形成するための導電膜を第2の結晶性半導体層上に成膜することもできる。次いで、第1の結晶性酸化物半導体層108aと第2の結晶性酸化物半導体層108bからなる酸化物半導体積層を加工して島状の酸化物半導体積層を形成する。図では、第1の結晶性酸化物半導体層108aと第2の結晶性酸化物半導体層108bの界面を点線で示し、酸化物半導体積層と説明しているが、明確な界面が存在しているのではなく、あくまで分かりやすく説明するために図示している。酸化物半導体積層の加工は、所望の形状のマスクを酸化物半導体積層上に形成した後、当該酸化物半導体積層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。なお、酸化物半導体積層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。次いで、酸化物半導体積層上に、ソース電極層およびドレイン電極層これと同じ層で形成される配線を含むを形成するための導電膜を形成し、当該導電膜を加工して、ソース電極層104aおよびドレイン電極層104bを形成する図1C参照。ソース電極層104aおよびドレイン電極層104bは、スパッタリング法等により、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成することができる。次いで、酸化物半導体積層の一部と接し、且つ、ソース電極層104aおよびドレイン電極層104bを覆うゲート絶縁層102を形成する図1D参照。ゲート絶縁層102は、プラズマCVD法又はスパッタリング法等を用いた酸化物絶縁層であり、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ガリウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウム、又はこれらの混合材料を用いて単層で又は積層して形成する。ゲート絶縁層102の膜厚は、10nm以上200nm以下である。本実施の形態では、ゲート絶縁層102として、スパッタリング法を用いて100nmの酸化シリコン膜を用いる。そして、ゲート絶縁層102の形成後に第3の加熱処理を行う。第3の加熱処理によって、ゲート絶縁層102から酸化物半導体積層への酸素供給が行われ、加熱処理温度が高いほど光を照射しながら-BT試験によるしきい値の変化量は抑制される。しかし、第3の加熱処理の加熱温度を320°Cより高くするとオン特性の低下が生じる。従って、第3の加熱処理の条件は、不活性雰囲気、酸素雰囲気、酸素と窒素の混合雰囲気下で、200°C以上400°C、好ましくは250°C以上320°C以下とする。また、第3の加熱処理の加熱時間は1分以上24時間以下とする。次いで、ゲート絶縁層102上に導電膜を形成した後、フォトリソグラフィ工程によりゲート電極層112を形成する。ゲート電極層112は、ゲート絶縁層102を介して酸化物半導体積層の一部と重なる。ゲート電極層112は、スパッタリング法等により、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成することができる。次いで、ゲート電極層112およびゲート絶縁層102を覆う絶縁膜110a、絶縁膜110bを形成する図1E参照。絶縁膜110a及び絶縁膜110bは、酸化シリコン、窒化シリコン、酸化ガリウム、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウム、又はこれらの混合材料を用いて単層で又は積層して形成することができる。本実施の形態では、絶縁膜110aとしてスパッタリング法で得られる300nmの酸化シリコン膜を用い、窒素雰囲気下で250°C、1時間の加熱処理を行う。その後、水分の侵入防止や、アルカリ金属の侵入防止のため、絶縁膜110bとしてスパッタリング法で得られる窒化シリコン膜を形成する。LiやNaなどのアルカリ金属は、不純物であるため含有量を少なくすることが好ましく、酸化物半導体積層中に2×1016cm-3以下、好ましくは、1×1015cm-3以下の濃度とする。なお、本実施の形態では絶縁膜110a、及び絶縁膜110bの2層構造とする例を示したが、単層構造としてもよい。以上の工程でトップゲート型のトランジスタ120が形成される。図1Eに示すトランジスタ120において、第1の結晶性酸化物半導体層108a、及び第2の結晶性酸化物半導体層108bは、少なくとも一部が結晶化してC軸配向を有しており、高い信頼性を有するトランジスタ120が実現する。また、図1Eの構造において、トランジスタ120の酸化物半導体積層は、ゲート絶縁層との界面に沿った方向において、秩序化がきれいにできている。その界面に沿ってキャリアが流れる場合、酸化物半導体積層は、あたかもフローティング状態となるため、光照射が行われ、またはBTストレスが与えられても、トランジスタ特性の劣化は抑制され、または低減される。実施の形態2本実施の形態では、実施の形態1と一部異なる工程例を図2を用いて説明する。なお、図2において、図1と同一の箇所には同じ符号を用い、同じ符号の詳細な説明はここでは省略する。図2Dは、トップゲート型のトランジスタ130の断面図であり、トランジスタ130は、絶縁表面を有する基板100上に、酸化物絶縁層101、ソース電極層104a、ドレイン電極層104b、チャネル形成領域を含む酸化物半導体積層、ゲート絶縁層102、ゲート電極層112、酸化物絶縁膜110aを含む。ソース電極層104a、及びドレイン電極層104bを覆って酸化物半導体積層が設けられる。該酸化物半導体積層の一部上にゲート絶縁層102を介してゲート電極層112が設けられる。また、酸化物絶縁膜110aを覆い、保護絶縁膜110bが設けられている。以下、図2A乃至図2Dを用い、基板上にトランジスタ130を作製する工程を説明する。まず、基板100上に酸化物絶縁層101を形成する。次いで、酸化物絶縁層101上にソース電極層およびドレイン電極層これと同じ層で形成される配線を含むを形成するための導電膜を形成し、当該導電膜を加工して、ソース電極層104aおよびドレイン電極層104bを形成する。次いで、ソース電極層104aおよびドレイン電極層104b上に膜厚1nm以上10nm以下の第1の酸化物半導体膜を形成する。次いで、基板を配置する雰囲気を窒素、または乾燥空気とし、第1の加熱処理を行う。第1の加熱処理の温度は、400°C以上750°C以下とする。第1の加熱処理によって第1の結晶性酸化物半導体層108aを形成する図2A参照。次いで、第1の結晶性酸化物半導体層108a上に10nmよりも厚い第2の結晶性酸化物半導体膜を形成する。次いで、基板を配置する雰囲気を窒素、または乾燥空気とし、第2の加熱処理を行う。第2の加熱処理の温度は、400°C以上750°C以下とする。第2の加熱処理によって第2の結晶性酸化物半導体層108bを形成する図2B参照。次いで、必要であれば、第1の結晶性酸化物半導体層108aと第2の結晶性酸化物半導体層108bからなる酸化物半導体積層を加工して島状の酸化物半導体積層を形成する。次いで、酸化物半導体積層上に、ゲート絶縁層102を形成する図2C参照。次いで、ゲート絶縁層102上に導電膜を形成した後、フォトリソグラフィ工程によりゲート電極層112を形成する。ゲート電極層112は、ゲート絶縁層102を介して酸化物半導体積層の一部と重なる。次いで、ゲート電極層112およびゲート絶縁層102を覆う絶縁膜110a、絶縁膜110bを形成する図2D参照。以上の工程でトップゲート型のトランジスタ130が形成される。図2Dに示すトランジスタ130においても、第1の結晶性酸化物半導体層108a、及び第2の結晶性酸化物半導体層108bは、少なくとも一部が結晶化してC軸配向を有しており、トランジスタ130の信頼性向上を実現する。図2Dのトランジスタ構造においては、図1Eのトランジスタに比べて、酸化物半導体層の厚さ方向に流れるキャリアがあるので、そのようなキャリアは酸化物半導体積層中の欠陥に捕獲される可能性が大きい。本実施の形態は実施の形態1と自由に組み合わせができる。実施の形態3本実施の形態では、実施の形態1と一部異なる工程例を図3を用いて説明する。なお、図3において、図1と同一の箇所には同じ符号を用い、同じ符号の詳細な説明はここでは省略する。図3Fは、ボトムゲート型のトランジスタ140の断面図であり、トランジスタ140は、絶縁表面を有する基板100上に、酸化物絶縁層101、ゲート電極層112、ゲート絶縁層102、ソース電極層104a、ドレイン電極層104b、チャネル形成領域を含む酸化物半導体積層、酸化物絶縁膜110aを含む。ソース電極層104a、及びドレイン電極層104bを覆って酸化物半導体積層が設けられる。酸化物半導体積層において、ゲート絶縁層102を介してゲート電極層112と重なる領域の一部がチャネル形成領域として機能する。また、酸化物絶縁膜110aを覆い、保護絶縁膜110bが設けられている。以下、図3A乃至図3Fを用い、基板上にトランジスタ140を作製する工程を説明する。まず、基板100上に酸化物絶縁層101を形成する。次いで、酸化物絶縁層101上に導電膜を形成した後、フォトリソグラフィ工程によりゲート電極層112を形成する。次いで、ゲート電極層112上に、ゲート絶縁層102を形成する図3A参照。次いで、ゲート絶縁層102上にソース電極層およびドレイン電極層これと同じ層で形成される配線を含むを形成するための導電膜を形成し、当該導電膜を加工して、ソース電極層104aおよびドレイン電極層104bを形成する図3B参照。次いで、ソース電極層104aおよびドレイン電極層104b上に膜厚1nm以上10nm以下の第1の酸化物半導体膜を形成する。次いで、基板を配置する雰囲気を窒素、または乾燥空気とし、第1の加熱処理を行う。第1の加熱処理の温度は、400°C以上750°C以下とする。また、第1の加熱処理の加熱時間は1分以上24時間以下とする。第1の加熱処理によって第1の結晶性酸化物半導体層108aを形成する図3C参照。次いで、第1の結晶性酸化物半導体層108a上に10nmよりも厚い第2の酸化物半導体膜を形成する。次いで、基板を配置する雰囲気を窒素、または乾燥空気とし、第2の加熱処理を行う。第2の加熱処理の温度は、400°C以上750°C以下とする。また、第2の加熱処理の加熱時間は1分以上24時間以下とする。第2の加熱処理によって第2の結晶性酸化物半導体層108bを形成する図3D参照。次いで、第1の結晶性酸化物半導体層108aと第2の結晶性酸化物半導体層108bからなる酸化物半導体積層を加工して島状の酸化物半導体積層を形成する図3E参照。酸化物半導体積層の加工は、所望の形状のマスクを酸化物半導体積層上に形成した後、当該酸化物半導体積層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。なお、酸化物半導体積層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。次いで、酸化物半導体積層、ソース電極層104a、及びドレイン電極層104bを覆う絶縁膜110a、絶縁膜110bを形成する図3F参照。以上の工程でボトムゲート型のトランジスタ140が形成される。図3Fに示すトランジスタ140において、第1の結晶性酸化物半導体層108a、及び第2の結晶性酸化物半導体層108bは、少なくとも一部が結晶化してC軸配向を有しており、高い信頼性を有するトランジスタ140が実現する。図3Fの構造において、トランジスタの酸化物半導体積層は、界面に沿った方向において、秩序化がきれいにできている。しかしながら、図2の構造においては、酸化物半導体積層の厚さ方向に流れるキャリアがあるので、そのようなキャリアは酸化物半導体積層中の欠陥に捕獲される可能性が大きい。一方、図3Fの構造においては、酸化物半導体積層の界面に沿ってキャリアが流れる場合、酸化物半導体積層は、あたかもフローティング状態となるため、光照射が行われ、またはBTストレスが与えられても、トランジスタ特性の劣化は抑制され、または低減される。本実施の形態は実施の形態1と自由に組み合わせができる。実施の形態4本実施の形態では、実施の形態3と一部異なる工程例を図4を用いて説明する。なお、図4において、図3と同一の箇所には同じ符号を用い、同じ符号の詳細な説明はここでは省略する。図4Eは、ボトムゲート型のトランジスタ150の断面図であり、トランジスタ150は、絶縁表面を有する基板100上に、酸化物絶縁層101、ゲート電極層112、ゲート絶縁層102、チャネル形成領域を含む酸化物半導体積層、ソース電極層104a、ドレイン電極層104b、酸化物絶縁膜110aを含む。酸化物半導体積層を覆ってソース電極層104a、及びドレイン電極層104bが設けられる。酸化物半導体積層において、ゲート絶縁層102を介してゲート電極層112と重なる領域の一部がチャネル形成領域として機能する。また、酸化物絶縁膜110aを覆い、保護絶縁膜110bが設けられている。以下、図4A乃至図4Eを用い、基板上にトランジスタ150を作製する工程を説明する。まず、基板100上に酸化物絶縁層101を形成する。次いで、酸化物絶縁層101上に導電膜を形成した後、フォトリソグラフィ工程によりゲート電極層112を形成する。次いで、ゲート電極層112上に、ゲート絶縁層102を形成する図4A参照。次いで、ゲート絶縁層102上に膜厚1nm以上10nm以下の第1の酸化物半導体膜を形成する。次いで、基板を配置する雰囲気を窒素、または乾燥空気とし、第1の加熱処理を行う。第1の加熱処理の温度は、400°C以上750°C以下とする。また、第1の加熱処理の加熱時間は1分以上24時間以下とする。第1の加熱処理によって第1の結晶性酸化物半導体層108aを形成する図4B参照。次いで、第1の結晶性酸化物半導体層108a上に10nmよりも厚い第2の酸化物半導体膜を形成する。次いで、基板を配置する雰囲気を窒素、または乾燥空気とし、第2の加熱処理を行う。第2の加熱処理の温度は、400°C以上750°C以下とする。また、第2の加熱処理の加熱時間は1分以上24時間以下とする。第2の加熱処理によって第2の結晶性酸化物半導体層108bを形成する図4C参照。次いで、第1の結晶性酸化物半導体層108aと第2の結晶性酸化物半導体層108bからなる酸化物半導体積層を加工して島状の酸化物半導体積層を形成する図4D参照。酸化物半導体積層の加工は、所望の形状のマスクを酸化物半導体積層上に形成した後、当該酸化物半導体積層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。なお、酸化物半導体積層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。次いで、酸化物半導体積層上にソース電極層およびドレイン電極層これと同じ層で形成される配線を含むを形成するための導電膜を形成し、当該導電膜を加工して、ソース電極層104aおよびドレイン電極層104bを形成する。次いで、酸化物半導体積層、ソース電極層104a、及びドレイン電極層104bを覆う絶縁膜110a、絶縁膜110bを形成する図4E参照。絶縁膜110aは、酸化物絶縁材料を用い、成膜後に第3の加熱処理を行うことが好ましい。第3の加熱処理によって、絶縁膜110aから酸化物半導体積層への酸素供給が行われる。第3の加熱処理の条件は、不活性雰囲気、酸素雰囲気、酸素と窒素の混合雰囲気下で、200°C以上400°C、好ましくは250°C以上320°C以下とする。また、第3の加熱処理の加熱時間は1分以上24時間以下とする。以上の工程でボトムゲート型のトランジスタ150が形成される。図4Eに示すトランジスタ150において、第1の結晶性酸化物半導体層108a、及び第2の結晶性酸化物半導体層108bは、少なくとも一部が結晶化してC軸配向を有しており、高い信頼性を有するトランジスタ150が実現する。本実施の形態は実施の形態1と自由に組み合わせができる。実施の形態5本実施の形態では、実施の形態1と一部異なる構造例を図5を用いて説明する。なお、図5において、図1と同一の箇所には同じ符号を用い、同じ符号の詳細な説明はここでは省略する。図5Cは、上面図である図5Dの鎖線C1-C2で切断した断面図であり、トップゲート型のトランジスタ160の断面構造を示している。トランジスタ160は、絶縁表面を有する基板100上に、酸化物絶縁層101、チャネル形成領域を含む酸化物半導体積層、n層113a、113b、ソース電極層104a、ドレイン電極層104b、ゲート絶縁層102、ゲート電極層112、絶縁層114、酸化物絶縁膜110aを含む。酸化物半導体積層の端部及びn層113a、113bの端部を覆ってソース電極層104a、及びドレイン電極層104bが設けられ、ソース電極層104a、及びドレイン電極層104bを覆うゲート絶縁層102は、酸化物半導体積層の一部に接する。該酸化物半導体積層の一部上にゲート絶縁層102を介してゲート電極層112が設けられる。また、ゲート電極層112とソース電極層104aとの間に形成される寄生容量、及びゲート電極層112とドレイン電極層104bとの間に形成される寄生容量を低減するため、ゲート絶縁層102上にソース電極層104aまたはドレイン電極層104bと重なる絶縁層114が形成されている。また、ゲート電極層112及び、絶縁層114は酸化物絶縁膜110aで覆われ、酸化物絶縁膜110aを覆う保護絶縁膜110bが設けられている。以下、図5A及び図5Cを用い、基板上にトランジスタ160を作製する工程を説明する。まず、基板100上に酸化物絶縁層101を形成する。酸化物絶縁層101は、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜で形成する。次いで、酸化物絶縁層101上に膜厚1nm以上10nm以下の第1の酸化物半導体膜を形成する。本実施の形態では、酸化物半導体用ターゲットIn-Ga-Zn-O系酸化物半導体用ターゲットIn2O3:Ga2O3:ZnO=1:1:2[mol数比]を用いて、基板とターゲットの間との距離を170mm、基板温度400°C、圧力0.4Pa、直流DC電源0.5kW、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚5nmの第1の酸化物半導体膜を成膜する。次いで、基板を配置する雰囲気を窒素、または乾燥空気とし、第1の加熱処理を行う。第1の加熱処理の温度は、400°C以上750°C以下とする。また、第1の加熱処理の加熱時間は1分以上24時間以下とする。第1の加熱処理によって第1の結晶性酸化物半導体層108aを形成する図5A参照。次いで、第1の結晶性酸化物半導体層108a上に10nmよりも厚い第2の酸化物半導体膜を形成する。本実施の形態では、酸化物半導体用ターゲットIn-Ga-Zn-O系酸化物半導体用ターゲットIn2O3:Ga2O3:ZnO=1:1:2[mol数比]を用いて、基板とターゲットの間との距離を170mm、基板温度400°C、圧力0.4Pa、直流DC電源0.5kW、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚25nmの第2の酸化物半導体膜を成膜する。次いで、基板を配置する雰囲気を窒素、または乾燥空気とし、第2の加熱処理を行う。第2の加熱処理の温度は、400°C以上750°C以下とする。また、第2の加熱処理の加熱時間は1分以上24時間以下とする。第2の加熱処理によって第2の結晶性酸化物半導体層108bを形成する図5B参照。1回目及び2回目の加熱処理を750°Cよりも高い温度で加熱処理を行うと、ガラス基板の収縮により酸化物半導体層にクラック厚さ方向に伸びるクラックが形成されやすい。従って、第1の酸化物半導体膜形成後の加熱処理、例えば1回目及び2回目の加熱処理の温度や、スパッタ成膜時の基板温度などを750°C以下、好ましくは450°C以下のプロセスとすることで、大面積のガラス基板上に信頼性の高いトランジスタを作製することができる。次いで、In-Zn-O系の材料、In-Sn-O系の材料、In-O系の材料、Sn-O系の材料を用い、n層として機能する膜を1nm以上10nm以下の膜厚で形成する。また、n層として上記の材料にSiO2を含ませてもよい。本実施の形態では、SiO2を含むIn-Sn-O膜を膜厚5nm成膜する。次いで、第1の結晶性酸化物半導体層108aと第2の結晶性酸化物半導体層108bからなる酸化物半導体積層と、n層として機能する膜を加工する。次いで、n層として機能する膜上に、ソース電極層およびドレイン電極層これと同じ層で形成される配線を含むを形成するための導電膜を形成し、当該導電膜を加工して、ソース電極層104aおよびドレイン電極層104bを形成する。そして、導電膜の加工時、またはその後にエッチングを行って、n層として機能する膜を選択的にエッチングして、第2の結晶性酸化物半導体層108bの一部を露出させる。なお、n層として機能する膜を選択的にエッチングすることにより、ソース電極層104aと重なるn層113aと、ドレイン電極層104bと重なるn層113bとが形成される。n層113a、113bの端部はテーパー形状とすることが好ましい。ソース電極層104aおよびドレイン電極層104bは、スパッタリング法等により、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成することができる。酸化物半導体積層とソース電極層104a或いはドレイン電極層104bとの間にn層113a、113bを形成することによって、酸化物半導体積層とソース電極層104aとの接触抵抗、及び酸化物半導体積層とドレイン電極層104bとの接触抵抗よりも低減された接触抵抗を実現することができる。また、n層113a、113bを形成することによって、寄生抵抗の低減、さらにはBT試験においてマイナスゲートストレスを印加する前後のオン電流の変化量Ion劣化を抑えることができる。次いで、露出させた酸化物半導体積層の一部と接し、かつ、ソース電極層104aおよびドレイン電極層104bを覆うゲート絶縁層102を形成する。ゲート絶縁層102は酸化物絶縁材料を用い、成膜後に第3の加熱処理を行うことが好ましい。第3の加熱処理によって、ゲート絶縁層102から酸化物半導体積層への酸素供給が行われる。第3の加熱処理の条件は、不活性雰囲気、酸素雰囲気、酸素と窒素の混合雰囲気下で、200°C以上400°C、好ましくは250°C以上320°C以下とする。また、第3の加熱処理の加熱時間は1分以上24時間以下とする。次いで、ゲート絶縁層102上に絶縁膜を形成した後、ゲート絶縁層102が第2の結晶性酸化物半導体層108bと接している領域と重なる絶縁膜を選択的に除去して、ゲート絶縁層102の一部を露出させる。絶縁膜114は、後に形成されるゲート電極層とソース電極層104aとの間に形成される寄生容量、またはゲート電極層とドレイン電極層104bとの間に形成される寄生容量を低減する役割を果たしている。なお、絶縁膜114は、例えば、酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ガリウム、これらの混合材料などを用いて形成することができる。次いで、ゲート絶縁層102上に導電膜を形成した後、フォトリソグラフィ工程によりゲート電極層112を形成する。ゲート電極層112は、スパッタリング法等により、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成することができる。次いで、ゲート電極層112および絶縁膜114を覆う絶縁膜110a、絶縁膜110bを形成する図5C参照。絶縁膜110a及び絶縁膜110bは、酸化シリコン、窒化シリコン、酸化ガリウム、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウム、又はこれらの混合材料を用いて単層で又は積層して形成することができる。以上の工程でトップゲート型のトランジスタ160が形成される。図5Cに示すトランジスタ160において、第1の結晶性酸化物半導体層108a、及び第2の結晶性酸化物半導体層108bは、少なくとも一部が結晶化してC軸配向を有しており、信頼性が高められたトランジスタ160が実現する。また、図5Cの構造において、トランジスタ160の酸化物半導体積層は、ゲート絶縁層との界面に沿った方向において、秩序化がきれいにできている。その界面に沿ってキャリアが流れる場合、酸化物半導体積層は、あたかもフローティング状態となるため、光照射が行われ、またはBTストレスが与えられても、トランジスタ特性の劣化は抑制され、または低減される。また、n層として機能する膜を加工する際に、n層113aの端部をソース電極層104aからはみ出させ、n層113bの端部をドレイン電極層104bからはみ出させたトランジスタ165の例を図6に示す。トランジスタ165は、図5Cよりもn層113aとn層113bの間隔を狭くすることによって、チャネル長を短くして高速駆動を実現している。本実施の形態は、実施の形態1と自由に組み合わせることができる。実施の形態6本実施の形態では、実施の形態2と一部異なる構造例を図7を用いて説明する。なお、図7において、図2と同一の箇所には同じ符号を用い、同じ符号の詳細な説明はここでは省略する。図7は、トップゲート型のトランジスタ161の断面図であり、トランジスタ161は、絶縁表面を有する基板100上に、酸化物絶縁層101、n層113a、113b、ソース電極層104a、ドレイン電極層104b、チャネル形成領域を含む酸化物半導体積層、ゲート絶縁層102、ゲート電極層112、酸化物絶縁膜110aを含む。ソース電極層104a、及びドレイン電極層104bを覆って酸化物半導体積層第1の結晶性酸化物半導体層108aと第2の結晶性酸化物半導体層108bの積層が設けられる。該酸化物半導体積層の一部上にゲート絶縁層102を介してゲート電極層112が設けられる。また、酸化物絶縁膜110aを覆い、保護絶縁膜110bが設けられている。トランジスタ161を作製する工程は、図2Dに示すトランジスタの作製工程と、n層113a、113bを設ける工程以外は同一である。従って、図2と異なる工程の部分を以下に説明する。基板100上に酸化物絶縁層101を形成した後、In-Zn-O系の材料、In-Sn-O系の材料、In-O系の材料、Sn-O系の材料を用い、n層として機能する膜を1nm以上10nm以下の膜厚で形成する。また、n層として上記の材料にSiO2を含ませてもよい。本実施の形態では、膜厚5nmのIn-Sn-O膜を用いる。次いで、ソース電極層およびドレイン電極層を形成するための導電膜を形成し、当該導電膜を加工して、ソース電極層104aおよびドレイン電極層104bを形成する。次いで、n層として機能する膜を加工してソース電極層104aからはみ出すようにn層113aを設け、ドレイン電極層104bからはみ出すようにn層113bを設ける。従って、図7に示すトランジスタのチャネル長は、n層113a、113bの間隔によって決定される。一方、図2Dに示すトランジスタのチャネル長は、ソース電極層104a、ドレイン電極層104bの間隔によって決定される。次いで、ソース電極層104aおよびドレイン電極層104b上に膜厚1nm以上10nm以下の第1の酸化物半導体膜を形成する。以降の工程は、実施の形態2と同一であるのでここでは詳細な説明を省略することとする。n層113a、113bを有するトランジスタ161は、BT試験においてマイナスゲートストレスを印加する前後のオン電流の変化量Ion劣化を抑えることができる。本実施の形態は実施の形態2または実施の形態5と自由に組み合わせることができる。実施の形態7本実施の形態では、実施の形態3と一部異なる構造例を図8を用いて説明する。なお、図8A及び図8Bにおいて、図3と同一の箇所には同じ符号を用い、同じ符号の詳細な説明はここでは省略する。図8Aは、ボトムゲート型のトランジスタ162の断面図であり、トランジスタ162は、絶縁表面を有する基板100上に、酸化物絶縁層101、ゲート電極層112、ゲート絶縁層102、n層113a、113b、ソース電極層104a、ドレイン電極層104b、チャネル形成領域を含む酸化物半導体積層、酸化物絶縁膜110aを含む。ソース電極層104a、及びドレイン電極層104bを覆って酸化物半導体積層第1の結晶性酸化物半導体層108aと第2の結晶性酸化物半導体層108bの積層が設けられる。酸化物半導体積層において、ゲート絶縁層102を介してゲート電極層112と重なる領域の一部がチャネル形成領域として機能する。また、酸化物絶縁膜110aを覆い、保護絶縁膜110bが設けられている。トランジスタ162を作製する工程は、図3Fに示すトランジスタの作製工程と、n層113a、113bを設ける工程以外は同一である。従って、図3と異なる工程の部分を以下に説明する。基板100上に酸化物絶縁層101を形成し、導電膜を形成した後、フォトリソグラフィ工程によりゲート電極層112を形成し、ゲート電極層112上に、ゲート絶縁層102を形成する工程までは同一である。ゲート絶縁層102を形成した後、In-Zn-O系の材料、In-Sn-O系の材料、In-O系の材料、Sn-O系の材料を用い、n層として機能する膜を1nm以上10nm以下の膜厚で形成する。また、n層として上記の材料にSiO2を含ませてもよい。本実施の形態では、膜厚5nmのIn-Zn-O膜を用いる。次いで、ソース電極層およびドレイン電極層を形成するための導電膜を形成し、当該導電膜を加工して、ソース電極層104aおよびドレイン電極層104bを形成する。次いで、n層として機能する膜を加工してソース電極層104aからはみ出すようにn層113aを設け、ドレイン電極層104bからはみ出すようにn層113bを設ける。従って、図8Aに示すトランジスタのチャネル長は、n層113a、113bの間隔によって決定される。一方、図3Fに示すトランジスタのチャネル長は、ソース電極層104a、ドレイン電極層104bの間隔によって決定される。次いで、ソース電極層104aおよびドレイン電極層104b上に膜厚1nm以上10nm以下の第1の酸化物半導体膜を形成する。以降の工程は、実施の形態3と同一であるのでここでは詳細な説明を省略することとする。n層113a、113bを有するトランジスタ162は、BT試験においてマイナスゲートストレスを印加する前後のオン電流の変化量Ion劣化を抑えることができる。また、n層として機能する膜を加工する際に、ソース電極層104aからはみ出しているn層113aのチャネル長方向の長さと、ドレイン電極層104bからはみ出しているn層113bのチャネル長方向の長さとが異なるトランジスタ163の例を図8Bに示す。トランジスタ163は、n層113aのチャネル長方向の長さよりもn層113bのチャネル長方向の長さを長くしてチャネル長を短くして高速駆動を実現し、ソース電極層104aとドレイン電極層104bと間隔を広くして短絡防止を図っている。本実施の形態は実施の形態3または実施の形態5と自由に組み合わせることができる。実施の形態8本実施の形態では、実施の形態4と一部異なる構造例を図9を用いて説明する。なお、図9において、図4と同一の箇所には同じ符号を用い、同じ符号の詳細な説明はここでは省略する。図9Bは、ボトムゲート型のトランジスタ164の上面図である。図9Aは、上面図である図9Bの鎖線D1-D2で切断した断面図であり、ボトムゲート型のトランジスタ164の断面構造を示している。トランジスタ164は、絶縁表面を有する基板100上に、酸化物絶縁層101、ゲート電極層112、ゲート絶縁層102、チャネル形成領域を含む酸化物半導体積層、n層113a、113b、ソース電極層104a、ドレイン電極層104b、酸化物絶縁膜110aを含む。酸化物半導体積層第1の結晶性酸化物半導体層108aと第2の結晶性酸化物半導体層108bの積層上にソース電極層104a、及びドレイン電極層104bを有する。酸化物半導体積層において、ゲート絶縁層102を介してゲート電極層112と重なる領域の一部がチャネル形成領域として機能する。また、酸化物絶縁膜110aを覆い、保護絶縁膜110bが設けられている。トランジスタ164を作製する工程は、図4Eに示すトランジスタの作製工程と、n層113a、113bを設ける工程以外は同一である。従って、図4と異なる工程の部分を以下に説明する。実施の形態4に示した作製工程に従って図4Dに示す状態を得る。次いで、In-Zn-O系の材料、In-Sn-O系の材料、In-O系の材料、Sn-O系の材料を用い、n層として機能する膜を1nm以上10nm以下の膜厚で形成する。また、n層として上記の材料にSiO2を含ませてもよい。本実施の形態では、SiO2を含むIn-Sn-O膜を膜厚5nm成膜する。次いで、ソース電極層およびドレイン電極層を形成するための導電膜を形成し、当該導電膜を加工して、ソース電極層104aおよびドレイン電極層104bを形成する。次いで、ソース電極層104aおよびドレイン電極層104bをマスクとして、n層として機能する膜を加工してソース電極層104aからテーパー部がはみ出すようにn層113aを設け、ドレイン電極層104bからテーパー部がはみ出すようにn層113bを設ける。従って、図9Aに示すトランジスタ164のチャネル長は、n層113a、113bの間隔によって決定される。一方、図4Eに示すトランジスタのチャネル長は、ソース電極層104a、ドレイン電極層104bの間隔によって決定される。なお、テーパー部のテーパー角n層113aの側面が基板100の平面となす角は、30度以下とする。以降の工程は、実施の形態4と同一であり、酸化物半導体積層、ソース電極層104a、及びドレイン電極層104bを覆う絶縁膜110a、絶縁膜110bを形成する。以上の工程でボトムゲート型のトランジスタ164が形成される。酸化物半導体積層とソース電極層104a或いはドレイン電極層104bとの間にn層113a、113bを形成することによって、酸化物半導体積層とソース電極層104aとの接触抵抗、及び酸化物半導体積層とドレイン電極層104bとの接触抵抗よりも低減された接触抵抗を実現することができる。また、n層113a、113bを形成することによって、寄生抵抗の低減、さらにはBT試験においてマイナスゲートストレスを印加する前後のオン電流の変化量Ion劣化を抑えることができる。本実施の形態は実施の形態4または実施の形態5と自由に組み合わせることができる。実施の形態9本実施の形態では、実施の形態1乃至8に示す酸化物半導体積層を用いたトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置の一例を示す。実施の形態1乃至8に示すトランジスタは、オフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。図11は、半導体装置の構成の一例である。図11Aには、半導体装置の断面を、図11Bには、半導体装置の平面を、それぞれ示す。ここで、図11Aは、図11BのE1-E2およびF1-F2における断面に相当する。図11Aおよび図11Bに示す半導体装置は、下部に酸化物半導体以外の材料を用いたトランジスタ260を有し、上部に酸化物半導体を用いたトランジスタ120を有するものである。トランジスタ120は、実施の形態1と同一であるため、図11A、B、Cにおいて図1Eと同じ箇所は、同じ符号を用いて説明する。トランジスタ260は、半導体材料例えば、シリコンなどを含む基板200に設けられたチャネル形成領域216と、チャネル形成領域216を挟むように設けられた不純物領域214および高濃度不純物領域220これらをあわせて単に不純物領域とも呼ぶと、チャネル形成領域216上に設けられたゲート絶縁層208と、ゲート絶縁層208上に設けられたゲート電極層210と、不純物領域と電気的に接続するソース電極層またはドレイン電極層230a、およびソース電極層またはドレイン電極層230bを有する。ここで、ゲート電極層210の側面にはサイドウォール絶縁層218が設けられている。また、基板200の、表面に垂直な方向から見てサイドウォール絶縁層218と重ならない領域には、高濃度不純物領域220を有し、高濃度不純物領域220に接する金属化合物領域224が存在する。また、基板200上にはトランジスタ260を囲むように素子分離絶縁層206が設けられており、トランジスタ260を覆うように、層間絶縁層226および層間絶縁層128が設けられている。ソース電極層またはドレイン電極層230a、およびソース電極層またはドレイン電極層230bは、層間絶縁層226および層間絶縁層128に形成された開口を通じて、金属化合物領域224と電気的に接続されている。つまり、ソース電極またはドレイン電極層230a、およびソース電極層またはドレイン電極層230bは、金属化合物領域224を介して高濃度不純物領域220および不純物領域214と電気的に接続されている。なお、トランジスタ260の集積化などのため、サイドウォール絶縁層218が形成されない場合もある。図11に示すトランジスタ120は、第1の結晶性酸化物半導体層108a、第2の結晶性酸化物半導体層108b、ソース電極層104a、ドレイン電極層104b、ゲート絶縁層102、ゲート電極層112を含む。トランジスタ120は、実施の形態1に示す工程で得ることができる。図11において、第1の結晶性酸化物半導体層108aの被形成面である層間絶縁層128の平坦性を高めることで、第1の結晶性酸化物半導体層108aの膜厚分布を均一にすることができるため、トランジスタ120の特性を向上させることができる。ただし、チャネル長は、短いものとし、例えば0.8μmや3μmとする。また、層間絶縁層128は、酸化物絶縁層101に相当し、同じ材料で形成する。また、図11に示す容量素子265は、ソース電極層104a、ゲート絶縁層102、電極248を含む。また、トランジスタ120および容量素子265の上には、酸化物絶縁膜110aが設けられており、酸化物絶縁膜110a上には保護絶縁膜110bが設けられている。また、ソース電極層104a、及びドレイン電極層104bと同じ工程で形成される配線242a、242bが設けられている。配線242aは、ソース電極層またはドレイン電極層230aと電気的に接続し、配線242bは、ソース電極層またはドレイン電極層230bと電気的に接続する。また、図11Cに回路構成を示す。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、OSの符号を併せて付す場合がある。図11Cにおいて、第1の配線1stLineとトランジスタ260のソース電極層とは、電気的に接続され、第2の配線2ndLineとトランジスタ260のドレイン電極層とは、電気的に接続されている。また、第3の配線3rdLineとトランジスタ120のソース電極またはドレイン電極層の一方とは、電気的に接続され、第4の配線4thLineと、トランジスタ120のゲート電極層とは、電気的に接続されている。そして、トランジスタ260のゲート電極層と、トランジスタ120のソース電極層またはドレイン電極層の他方は、容量素子265の電極の一方と電気的に接続され、第5の配線5thLineと、容量素子265の電極の他方は電気的に接続されている。図11Cに示す半導体装置では、トランジスタ260のゲート電極層の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。はじめに、情報の書き込みおよび保持について説明する。まず、第4の配線の電位を、トランジスタ120がオン状態となる電位にして、トランジスタ120をオン状態とする。これにより、第3の配線の電位が、トランジスタ260のゲート電極層、および容量素子265に与えられる。すなわち、トランジスタ260のゲート電極層には、所定の電荷が与えられる書き込み。ここでは、異なる二つの電位レベルを与える電荷以下Lowレベル電荷、Highレベル電荷というのいずれかが与えられるものとする。その後、第4の配線の電位を、トランジスタ120がオフ状態となる電位にして、トランジスタ120をオフ状態とすることにより、トランジスタ260のゲート電極層に与えられた電荷が保持される保持。トランジスタ120のオフ電流は極めて小さい、具体的には、室温でのオフ電流ここでは、単位チャネル幅1μmあたりの値は100zA/μm1zAゼプトアンペアは1×10-21A以下、望ましくは10zA/μm以下であるから、トランジスタ260のゲート電極層の電荷は長時間にわたって保持される。また、基板200としてはシリコンオンインシュレータと呼ばれる半導体基板SOI基板を用いることもできる。また、基板200として、ガラスなどの絶縁基板にSOI層を形成した基板を用いてもよい。ガラス基板上にSOI層を形成したSOI基板の一例として、水素イオン注入剥離法を用いて、ガラス基板上に薄い単結晶シリコン層を形成する方法がある。具体的には、イオンドーピング装置を用いてH3を照射することで、シリコン基板の表面から所定の深さに分離層を形成し、表面に絶縁層を有するガラス基板をシリコン基板の表面に押しつけて接着させ、分離層の層内または界面を境界として分離する温度未満であり、且つ分離層が脆弱となる温度で熱処理を行う。その結果、分離層の層内または界面を境界として半導体基板の一部をシリコン基板から分離させて、ガラス基板にSOI層を形成する。本実施の形態は、実施の形態1乃至8のいずれか一と組み合わせることができる。実施の形態10本実施の形態では、同一基板上に少なくとも駆動回路の一部と、画素部に配置するトランジスタを作製する例について以下に説明する。画素部に配置するトランジスタは、実施の形態1乃至8のいずれか一に従って形成する。また、実施の形態1乃至8に示すトランジスタはnチャネル型TFTであるため、駆動回路のうち、nチャネル型TFTで構成することができる駆動回路の一部を画素部のトランジスタと同一基板上に形成する。アクティブマトリクス型表示装置のブロック図の一例を図12Aに示す。表示装置の基板上5300には、画素部5301、第1の走査線駆動回路5302、第2の走査線駆動回路5303、信号線駆動回路5304を有する。画素部5301には、複数の信号線が信号線駆動回路5304から延伸して配置され、複数の走査線が第1の走査線駆動回路5302、及び走査線駆動回路5303から延伸して配置されている。なお走査線と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に配置されている。また、表示装置の基板5300はFPCFlexiblePrintedCircuit等の接続部を介して、タイミング制御回路コントローラ、制御ICともいうに接続されている。図12Aでは、第1の走査線駆動回路5302、第2の走査線駆動回路5303、信号線駆動回路5304は、画素部5301と同じ基板5300上に形成される。そのため、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板5300外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接続数が増える。同じ基板5300上に駆動回路を設けた場合、その配線間の接続数を減らすことができ、信頼性の向上、又は歩留まりの向上を図ることができる。また、画素部の回路構成の一例を図12Bに示す。ここでは、VA型液晶表示パネルの画素構造を示す。この画素構造は、一つの画素に複数の画素電極層が有り、それぞれの画素電極層にトランジスタが接続されている。トランジスタは、異なるゲート信号で駆動されるように構成されている。すなわち、マルチドメイン設計された画素において、個々の画素電極層に印加する信号を、独立して制御する構成を有している。トランジスタ628のゲート配線602と、トランジスタ629のゲート配線603には、異なるゲート信号を与えることができるように分離されている。一方、データ線として機能するソース電極層又はドレイン電極層616は、トランジスタ628とトランジスタ629で共通に用いられている。トランジスタ628とトランジスタ629は実施の形態1乃至8のいずれか一のトランジスタを適宜用いることができる。第1の画素電極層と第2の画素電極層の形状は異なっており、スリットによって分離されている。V字型に広がる第1の画素電極層の外側を囲むように第2の画素電極層が形成されている。第1の画素電極層と第2の画素電極層に印加する電圧のタイミングを、トランジスタ628及びトランジスタ629により異ならせることで、液晶の配向を制御している。トランジスタ628はゲート配線602と接続し、トランジスタ629はゲート配線603と接続している。ゲート配線602とゲート配線603は異なるゲート信号を与えることで、トランジスタ628とトランジスタ629の動作タイミングを異ならせることができる。また、容量配線690が設けられ、ゲート絶縁層を誘電体とし、第1の画素電極層または第2の画素電極層と電気的に接続する容量電極と保持容量を形成する。第1の画素電極層と液晶層と対向電極層が重なり合うことで、第1の液晶素子651が形成されている。また、第2の画素電極層と液晶層と対向電極層が重なり合うことで、第2の液晶素子652が形成されている。また、一画素に第1の液晶素子651と第2の液晶素子652が設けられたマルチドメイン構造である。なお、図12Bに示す画素構成は、これに限定されない。例えば、図12Bに示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、又は論理回路などを追加してもよい。また、画素部の回路構成の一例を図12Cに示す。ここでは、有機EL素子を用いた表示パネルの画素構造を示す。有機EL素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア電子および正孔が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。図12Cは、半導体装置の例としてデジタル時間階調駆動を適用可能な画素構成の一例を示す図である。デジタル時間階調駆動を適用可能な画素の構成及び画素の動作について説明する。ここでは酸化物半導体層をチャネル形成領域に用いるnチャネル型のトランジスタを1つの画素に2つ用いる例を示す。画素6400は、スイッチング用トランジスタ6401、駆動用トランジスタ6402、発光素子6404及び容量素子6403を有している。スイッチング用トランジスタ6401は、ゲート電極層が走査線6406に接続され、第1電極ソース電極層及びドレイン電極層の一方が信号線6405に接続され、第2電極ソース電極層及びドレイン電極層の他方が駆動用トランジスタ6402のゲート電極層に接続されている。駆動用トランジスタ6402は、ゲート電極層が容量素子6403を介して電源線6407に接続され、第1電極が電源線6407に接続され、第2電極が発光素子6404の第1電極画素電極に接続されている。発光素子6404の第2電極は共通電極6408に相当する。共通電極6408は、同一基板上に形成される共通電位線と電気的に接続される。なお、発光素子6404の第2電極共通電極6408には低電源電位が設定されている。なお、低電源電位とは、電源線6407に設定される高電源電位を基準にして低電源電位<高電源電位を満たす電位であり、低電源電位としては例えばGND、0Vなどが設定されていても良い。この高電源電位と低電源電位との電位差を発光素子6404に印加して、発光素子6404に電流を流して発光素子6404を発光させるため、高電源電位と低電源電位との電位差が発光素子6404の順方向しきい値電圧以上となるようにそれぞれの電位を設定する。なお、容量素子6403は駆動用トランジスタ6402のゲート容量を代用して省略することも可能である。駆動用トランジスタ6402のゲート容量については、チャネル形成領域とゲート電極層との間で容量が形成されていてもよい。ここで、電圧入力電圧駆動方式の場合には、駆動用トランジスタ6402のゲート電極層には、駆動用トランジスタ6402が十分にオンするか、オフするかの二つの状態となるようなビデオ信号を入力する。つまり、駆動用トランジスタ6402は線形領域で動作させる。駆動用トランジスタ6402は線形領域で動作させるため、電源線6407の電圧よりも高い電圧を駆動用トランジスタ6402のゲート電極層にかける。なお、信号線6405には、電源線電圧駆動用トランジスタ6402のVth以上の電圧をかける。また、デジタル時間階調駆動に代えて、アナログ階調駆動を行う場合、信号の入力を異ならせることで、図12Cと同じ画素構成を用いることができる。アナログ階調駆動を行う場合、駆動用トランジスタ6402のゲート電極層に発光素子6404の順方向電圧駆動用トランジスタ6402のVth以上の電圧をかける。発光素子6404の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。なお、駆動用トランジスタ6402が飽和領域で動作するようなビデオ信号を入力することで、発光素子6404に電流を流すことができる。駆動用トランジスタ6402を飽和領域で動作させるため、電源線6407の電位は、駆動用トランジスタ6402のゲート電位よりも高くする。ビデオ信号をアナログとすることで、発光素子6404にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。なお、図12Cに示す画素構成は、これに限定されない。例えば、図12Cに示す画素に新たにスイッチ、抵抗素子、容量素子、センサ、トランジスタ又は論理回路などを追加してもよい。実施の形態11本明細書に開示する半導体装置は、さまざまな電子機器遊技機も含むに適用することができる。電子機器としては、例えば、テレビジョン装置テレビ、またはテレビジョン受信機ともいう、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ等のカメラ、デジタルフォトフレーム、携帯電話機携帯電話、携帯電話装置ともいう、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。上記実施の形態で説明した表示装置を具備する電子機器の例について説明する。図13Aは、携帯型の情報端末であり、本体3001、筐体3002、表示部3003a、3003bなどによって構成されている。表示部3003bはタッチパネルとなっており、表示部3003bに表示されるキーボードボタン3004を触れることで画面操作や、文字入力を行うことができる。勿論、表示部3003aをタッチパネルとして構成してもよい。実施の形態4で示した半導体装置をスイッチング素子として液晶パネルや有機発光パネルを作製して表示部3003a、3003bに適用することにより、信頼性の高い携帯型の情報端末とすることができる。図13Aは、様々な情報静止画、動画、テキスト画像などを表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェアプログラムによって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子イヤホン端子、USB端子など、記録媒体挿入部などを備える構成としてもよい。また、図13Aに示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。図13Bは、携帯音楽プレイヤーであり、本体3021には表示部3023と、耳に装着するための固定部3022と、スピーカ、操作ボタン3024、外部メモリスロット3025等が設けられている。実施の形態4で示した半導体装置をスイッチング素子として液晶パネルや有機発光パネルを作製して表示部3023に適用することにより、より信頼性の高い携帯音楽プレイヤーPDAとすることができる。さらに、図13Bに示す携帯音楽プレイヤーにアンテナやマイク機能や無線機能を持たせ、携帯電話と連携させれば、乗用車などを運転しながらワイヤレスによるハンズフリーでの会話も可能である。図13Cは、携帯電話であり、筐体2800及び筐体2801の二つの筐体で構成されている。筐体2801には、表示パネル2802、スピーカー2803、マイクロフォン2804、ポインティングデバイス2806、カメラ用レンズ2807、外部接続端子2808などを備えている。また、筐体2800には、携帯型情報端末の充電を行う太陽電池セル2810、外部メモリスロット2811などを備えている。また、アンテナは筐体2801内部に内蔵されている。実施の形態4で示した半導体装置を表示パネル2802に適用することにより、信頼性の高い携帯電話とすることができる。また、表示パネル2802はタッチパネルを備えており、図13Cには映像表示されている複数の操作キー2805を点線で示している。なお、太陽電池セル2810で出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路も実装している。表示パネル2802は、使用形態に応じて表示の方向が適宜変化する。また、表示パネル2802と同一面上にカメラ用レンズ2807を備えているため、テレビ電話が可能である。スピーカー2803及びマイクロフォン2804は音声通話に限らず、テレビ電話、録音、再生などが可能である。さらに、筐体2800と筐体2801は、スライドし、図13Cのように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。外部接続端子2808はACアダプタ及びUSBケーブルなどの各種ケーブルと接続可能であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また、外部メモリスロット2811に記録媒体を挿入し、より大量のデータ保存及び移動に対応できる。また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであってもよい。図13Dは、テレビジョン装置の一例を示している。テレビジョン装置9600は、筐体9601に表示部9603が組み込まれている。表示部9603により、映像を表示することが可能である。また、ここでは、CPUを内蔵したスタンド9605により筐体9601を支持した構成を示している。実施の形態4で示した半導体装置を表示部9603に適用することにより、信頼性の高いテレビジョン装置9600とすることができる。テレビジョン装置9600の操作は、筐体9601が備える操作スイッチや、別体のリモコン操作機により行うことができる。また、リモコン操作機に、当該リモコン操作機から出力する情報を表示する表示部を設ける構成としてもよい。なお、テレビジョン装置9600は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向送信者から受信者または双方向送信者と受信者間、あるいは受信者間同士などの情報通信を行うことも可能である。また、テレビジョン装置9600は、外部接続端子9604や、記憶媒体再生録画部9602、外部メモリスロットを備えている。外部接続端子9604は、USBケーブルなどの各種ケーブルと接続可能であり、パーソナルコンピュータなどとのデータ通信が可能である。記憶媒体再生録画部9602では、ディスク状の記録媒体を挿入し、記録媒体に記憶されているデータの読み出し、記録媒体への書き込みが可能である。また、外部メモリスロットに差し込まれた外部メモリ9606にデータ保存されている画像や映像などを表示部9603に映し出すことも可能である。また、実施の形態9で示した半導体装置を外部メモリ9606やCPUに適用することにより、消費電力が十分に低減された信頼性の高いテレビジョン装置9600とすることができる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。本実施例では、実施の形態4に示した作製方法を用いてトランジスタを作製し、トランジスタ特性を評価した結果を示す。本実施例では、同一基板上にチャネル長Lの長さを3μm、チャネル幅Wを50μmとするトランジスタを作製し、トランジスタ特性を評価した。まず、トランジスタの作製方法について説明する。まず、ガラス基板上に下地膜として、CVD法により膜厚100nmの酸化窒化珪素膜を形成し、酸化窒化珪素膜上にゲート電極層としてスパッタリング法により膜厚150nmのタングステン膜を形成した。ここで、タングステン膜を選択的にエッチングしてゲート電極層を形成した。次に、ゲート電極層上にゲート絶縁層としてCVD法により膜厚100nmの酸化窒化珪素膜ε=4.1を形成した。次に、ゲート絶縁層上に、In-Ga-Zn-O系酸化物半導体用ターゲットIn2O3:Ga2O3:ZnO=1:1:2モル数比を用いて、基板とターゲットの間との距離を60mm、圧力0.4Pa、直流DC電源0.5kW、アルゴン及び酸素アルゴン:酸素=30sccm:15sccm雰囲気下、基板温度400°Cで成膜を行い、膜厚5nmの第1の酸化物半導体層を形成した。次に、第1の酸化物半導体層を窒素雰囲気下、450°Cで1時間、第1の熱処理を行った。次に、第1の酸化物半導体層上に、In-Ga-Zn-O系酸化物半導体用ターゲットIn2O3:Ga2O3:ZnO=1:1:2モル数比を用いて、基板とターゲットの間との距離を60mm、圧力0.4Pa、直流DC電源0.5kW、アルゴン及び酸素アルゴン:酸素=30sccm:15sccm雰囲気下、基板温度400°Cで成膜を行い、膜厚25nmの第2の酸化物半導体層を形成した。次に、第2の酸化物半導体層を乾燥空気雰囲気下、450°Cで1時間、第2の熱処理を行った。次に、酸化物半導体層上にソース電極層及びドレイン電極層としてチタン膜膜厚150nmを、スパッタリング法により室温25°Cで形成した。ここで、ソース電極層及びドレイン電極層を選択的にエッチングし、ソース電極層がゲート絶縁層を介してゲート電極層と重なるチャネル方向の長さを3μmとし、ドレイン電極層がゲート絶縁層を介してゲート電極層と重なるチャネル方向の長さも3μmとする。次に、酸化物半導体層に接するように保護絶縁層としてスパッタリング法により膜厚300nmの酸化珪素膜を100°Cで形成した。ここで、保護層である酸化珪素膜を選択的にエッチングし、ゲート電極層、ソース電極層及びドレイン電極層上に開口部を形成した。次に、測定用電極層としてSiO2を含むIn-Sn-O膜膜厚110nmを、スパッタリング法により、アルゴン及び酸素アルゴン:酸素=50sccm:1.5sccm雰囲気下、室温25°Cで形成した。ここで、測定用電極層を選択的にエッチングし、前述した開口部を介して、ゲート電極層に電気的に接続する測定用電極層、ソース電極層に電気的に接続する測定用電極層、ドレイン電極層に電気的に接続する測定用電極層を形成した。その後、窒素雰囲気下、250°Cで1時間、第3の熱処理を行った。以上の工程により、サンプル1として、チャネル幅Wの長さを50μm、チャネル長Lの長さを3μmとするトランジスタを基板上に複数作製した。つづいて、サンプル1の10個のトランジスタの電流電圧特性をそれぞれで測定した。また、測定時の基板温度は、室温25°Cである。図14に、トランジスタの、ソース電極層とゲート電極層の間の電圧以下、ゲート電圧もしくはVgというの変化に対するソース電極層とドレイン電極層の間を流れる電流以下、ドレイン電流もしくはIdというの変化を示すVg-Id曲線を示す。横軸はゲート電圧をリニアスケールで示しており、縦軸はドレイン電流をログスケールで示している。図14に示す電流電圧特性の測定は、ソース電極層とドレイン電極層の間の電圧を1Vとし、ゲート電圧を-30から30Vまで変化させて行った結果と、ソース電極層とドレイン電極層の間の電圧を10Vとし、ゲート電圧を-30から30Vまで変化させて行った結果の両方を記載している。なお、図14において、電界効果移動度の結果は、ソース電極層とドレイン電極層の間の電圧を10Vとしたものを示している。また、比較例を図20に示す。比較例はサンプルAとして作製し、10個のトランジスタの電流電圧特性を図14と同様に、それぞれ測定した結果が図20である。なお、サンプルAは、サンプル1と一部工程が異なっている。サンプルAの作製工程を説明すると、ゲート絶縁層上に、In-Ga-Zn-O系酸化物半導体用ターゲットIn2O3:Ga2O3:ZnO=1:1:2モル数比を用いて、基板とターゲットの間との距離を60mm、圧力0.4Pa、直流DC電源0.5kW、アルゴン及び酸素アルゴン:酸素=30sccm:15sccm雰囲気下、基板温度200°Cで成膜を行い、膜厚25nmの酸化物半導体層を形成した。次に、酸化物半導体層を乾燥空気雰囲気下、450°Cで1時間、第1の熱処理を行った。次に、酸化物半導体層上にソース電極層及びドレイン電極層をサンプル1と同様にして形成し、以降のプロセスは同一である。図14は、図20に比べて10個のトランジスタの電流電圧特性のバラツキが小さく、良好である。また、得られたVg-Id曲線から、それぞれのしきい値電圧以下、しきい値もしくはVthというを算出した。図14のサンプル1においては、しきい値は、2.15Vが得られた。また、図20のサンプルAにおいて、しきい値は、1.44Vが得られた。また、Vg-Id特性について、-30Vから30VのVg-Id曲線と、30Vから-30VのVg-Id曲線を比較した場合、特にVg-Id曲線の立ち上がり部分で大きな差Δshiftが見られる。この立ち上がり部分のトランジスタ特性は、オフ電流の値を重要視するデバイスで特に重要となる。なお、立ち上がり部分のトランジスタ特性値の一つであるshift値は、Vg-Id曲線の立ち上がりの電圧値を示しており、Idが1×10-12A以下となった電圧に相当する。図14のサンプル1においては、shift値は、-0.4Vが得られた。また、図20のサンプルAにおいて、shift値は、-0.02Vが得られた。続いて、本実施例で作製したサンプル1とサンプルAのトランジスタに対してBT試験を行った。BT試験は加速試験の一種であり、長期間の使用によって起こるトランジスタの特性変化を、短時間で評価することができる。特に、BT試験前後におけるトランジスタのしきい値電圧の変化量は、信頼性を調べるための重要な指標となる。BT試験前後において、しきい値電圧の変化量が少ないほど、信頼性が高いトランジスタであるといえる。具体的には、トランジスタが形成されている基板の温度基板温度を一定に維持し、トランジスタのソース電極層およびドレイン電極層を同電位とし、ゲート電極層にソース電極層およびドレイン電極層とは異なる電位を一定時間印加する。基板温度は、試験目的に応じて適宜設定すればよい。また、ゲート電極層に印加する電位がソース電極層およびドレイン電極層の電位よりも高い場合をBT試験といい、ゲート電極層に印加する電位がソース電極層およびドレイン電極層の電位よりも低い場合を-BT試験という。BT試験の試験強度は、基板温度、ゲート絶縁層に加えられる電界強度、電界印加時間により決定することができる。ゲート絶縁層に加えられる電界強度は、ゲート電極層と、ソース電極層およびドレイン電極層の電位差をゲート絶縁層の厚さで除して決定される。例えば、厚さが100nmのゲート絶縁層に印加する電界強度を2MV/cmとしたい場合は、電位差を20Vとすればよい。なお、電圧とは2点間における電位差のことをいい、電位とはある一点における静電場の中にある単位電荷が持つ静電エネルギー電気的な位置エネルギーのことをいう。ただし、一般的に、ある一点における電位と基準となる電位例えば接地電位との電位差のことを、単に電位もしくは電圧と呼び、電位と電圧が同義語として用いられることが多い。このため、本明細書では特に指定する場合を除き、電位を電圧と読み替えてもよいし、電圧を電位と読み替えてもよいこととする。BT試験は、基板温度を150°C、ゲート絶縁層に印加する電界強度を2MV/cm、印加時間を1時間とし、BT試験および-BT試験それぞれについて行った。まず、BT試験について説明する。BT試験対象となるトランジスタの初期特性を測定するため、基板温度を40°Cとし、ソース電極層-ドレイン電極層間電圧以下、ドレイン電圧またはVdというを10Vとし、ソース電極層-ゲート電極層間電圧以下、ゲート電圧またはVgというを-20V~20Vまで変化させたときのソース-ドレイン電流以下、ドレイン電流またはIdというの変化特性、すなわちVg-Id特性を測定した。ここでは基板温度を試料表面への吸湿対策として40°Cとしているが、特に問題がなければ、基板温度を室温25°Cとして測定してもかまわない。次に、基板温度を150°Cまで上昇させた後、トランジスタのソース電極層およびドレイン電極層の電位を0Vとした。続いて、ゲート絶縁層へ印加される電界強度が2MV/cmとなるようにゲート電極層に電圧を印加した。ここでは、トランジスタのゲート絶縁層の厚さが100nmであったため、ゲート電極層に20Vを印加し、そのまま1時間保持した。ここでは印加時間を1時間としたが、目的に応じて適宜時間を変更してもよい。次に、ゲート電極層、ソース電極層およびドレイン電極層へ電圧を印加したまま、基板温度を40°Cまで下げた。この時、基板温度が下がりきる前に電圧の印加をやめてしまうと、余熱の影響によりBT試験でトランジスタに与えられたダメージが回復されてしまうため、電圧は印加したまま基板温度を下げる必要がある。基板温度が40°Cになった後、電圧の印加を終了させた。なお、厳密には降温時間も印加時間に加える必要があるが、実際には数分で40°Cまで下げることができたため、これを誤差範囲内と考え、降温時間は印加時間に加えていない。次に、初期特性の測定と同じ条件でVg-Id特性を測定し、BT試験後のVg-Id特性を得た。続いて、-BT試験について説明する。-BT試験もBT試験と同様の手順で行うが、基板温度を150°Cまで上昇させた後にゲート電極層に印加する電圧を-20Vとする点が異なる。なお、BT試験に際しては、まだ一度もBT試験を行っていないトランジスタを用いて試験を行うことが重要である。例えば、一度BT試験を行ったトランジスタを用いて-BT試験を行うと、先に行ったBT試験の影響により、-BT試験結果を正しく評価することができない。また、一度BT試験を行ったトランジスタを用いて、再度BT試験を行った場合等も同様である。ただし、これらの影響を踏まえて、あえてBT試験を繰り返す場合はこの限りではない。図15Aは、BT試験前後におけるサンプル1のトランジスタのVg-Id特性を示している。図15Aにおいて、初期特性に比べてしきい値電圧がプラス方向に0.93V変化している。図15Bは、-BT試験前後におけるサンプル1のトランジスタのVg-Id特性を示している。図15Bにおいて、初期特性に比べてしきい値電圧がプラス方向に0.02V変化している。どちらのBT試験においても、サンプル1のトランジスタのしきい値電圧の変化量は1V以下であり、実施の形態4を用いて作製したトランジスタは、信頼性が高いトランジスタであることが確認できた。また、図15Aのshift値の変化量を示すΔShiftは0.858V、図15BのΔShiftは0.022Vであった。一方、図21Aは、BT試験前後におけるサンプルAのトランジスタのVg-Id特性を示している。図21Aにおいて、初期特性に比べてしきい値電圧がプラス方向に2.8V変化している。図21Bは、-BT試験前後におけるサンプルAのトランジスタのVg-Id特性を示している。図21Bにおいて、初期特性に比べてしきい値電圧がプラス方向に0.22V変化している。また、図21Aのshift値の変化量を示すΔShiftは2.296V、図21BのΔShiftは0.247Vであった。続いて、本実施例で作製したサンプル1とサンプルAのトランジスタに対して光を照射しながらBT試験を行った。勿論、上記BT試験を行ったサンプルとは異なるサンプルを用いた。LED光源から3万6000ルクスの光をトランジスタに照射する点と、室温25°Cでの測定である点以外は上記BT試験と試験方法は同じである。光を照射しながらBT試験を行った結果は、BT試験前後でほとんど変化がないため、ここでは実験結果を省略する。一方、サンプル1に光を照射しながら-BT試験を行った結果を図16に示す。図16は、光を照射しながらの-BT試験前後におけるサンプル1のトランジスタのVg-Id特性を示している。図16において、初期特性に比べてしきい値電圧がマイナス方向に1.88V変化している。また、図16のshift値の変化量を示すΔShiftは-2.167Vであった。また、図22は、光を照射しながらの-BT試験前後におけるサンプルAのトランジスタのVg-Id特性を示している。図22において、初期特性に比べてしきい値電圧がマイナス方向に4.02V変化している。また、図22のshift値の変化量を示すΔShiftは-3.986Vであった。光を照射しながらの-BT試験においても、サンプル1のトランジスタのしきい値電圧の変化量はサンプルAに比べ半分以下とすることができ、実施の形態4を用いて作製したトランジスタは、信頼性が高いトランジスタであることが確認できた。本実施例では、酸化物半導体層の結晶状態を確認するため、以下の実験を行った。実施例1のサンプル1と同じ成膜条件で石英基板上に膜厚5nmの第1の酸化物半導体層を成膜した後、窒素雰囲気下、450°Cで1時間、第1の熱処理を行った。そしてサンプル1と同じ成膜条件で膜厚25nmの第2の酸化物半導体層を形成した。次に、第2の酸化物半導体層を窒素雰囲気下、450°Cで1時間、第2の熱処理を行った。こうして得られたサンプルの断面を走査透過型電子顕微鏡日立製作所製HD-2700:STEMで加速電圧を200kVとし、観察した高倍写真800万倍を図17に示す。図17では、膜厚方向に層状に結晶成長していることが確認できる。また、第1の酸化物半導体層と第2の酸化物半導体層の境界を確認することは困難であった。また、サンプルの平面を透過電子顕微鏡TEMで観察した写真を図18に示す。図18では六角格子像を確認することができる。また、X線回折法XRDにて結晶状態を分析した結果を図19に示す。チャートにおいて、2θ=30~36°に見られるピークが、In-Ga-Zn-O系結晶材料で最も強い回折強度を示す009面から得られる回折ピークの存在を示唆している。従って、X線回折法においてサンプルに結晶領域があることが確認できた。