"外部から外部クロック信号が供給されるクロック端子と、前記外部クロック信号を分周することによって互いに位相が異なる複数の分周クロック信号を生成する分周回路と、前記複数の分周クロック信号を逓倍することによって内部クロック信号を生成する逓倍回路と、外部から外部データストローブ信号が供給されるデータストローブ端子と、前記逓倍回路が有する遅延量を前記外部データストローブ信号に加えることによって内部データストローブ信号を生成する内部データストローブ信号生成回路と、前記内部クロック信号と前記内部データストローブ信号とのスキューを測定するスキュー検出回路と、を備える半導体装置。前記逓倍回路は、前記複数の分周クロック信号がそれぞれ供給される第1の複数の入力ノードと、前記内部クロック信号が出力される第1の出力ノードとを有し、前記内部データストローブ信号生成回路は、前記外部データストローブ信号が供給される第2の入力ノードと、前記内部データストローブ信号が出力される第2の出力ノードとを有し、前記複数の第1の入力ノードのそれぞれから前記第1の出力ノードまでの論理ゲート段数と、前記第2の入力ノードから前記第2の出力ノードまでの論理ゲート段数は、互いに等しい、請求項1に記載の半導体装置。前記複数の第1の入力ノードのそれぞれから前記第2の出力ノードまでの間に接続された複数の論理ゲート回路のそれぞれのファンアウトと、前記第2の入力ノードから前記第2の出力ノードまでの間に接続された複数の論理ゲート回路のそれぞれのファンアウトは、互いに等しい、請求項2に記載の半導体装置。前記クロック端子は前記半導体装置の第1の辺に沿った第1のパッド領域に配置され、前記データストローブ端子は前記半導体装置の前記第1の辺とは異なる第2の辺に沿った第2のパッド領域に配置される、請求項1乃至3のいずれか一項に記載の半導体装置。前記分周回路は、前記第1のパッド領域に沿った第1の周辺回路領域に配置され、前記内部データストローブ信号生成回路及び前記スキュー検出回路は、前記第2のパッド領域に沿った第2の周辺回路領域に配置され、複数のメモリセルが配置されるメモリアレイは、前記第1及び第2の周辺回路領域に挟まれたメモリセルアレイ領域に配置される、請求項4に記載の半導体装置。更に、外部から供給されるライトデータを前記内部データストローブ信号に同期して受信する入力バッファ回路を備える、請求項1乃至5のいずれか一項に記載の半導体装置。更に、前記入力バッファ回路からシリアルに出力される前記ライトデータを前記複数の分周クロック信号に同期してパラレルに変換するシリアルパラレル変換回路を備える、請求項6に記載の半導体装置。外部から供給されるライトデータを内部データストローブ信号に同期して受信する入力バッファ回路と、前記入力バッファ回路からシリアルに出力される前記ライトデータを複数の分周クロック信号に同期してパラレルに変換するシリアルパラレル変換回路と、前記複数の分周クロック信号を逓倍することによって内部クロック信号を生成する逓倍回路と、外部から供給される外部データストローブ信号に基づいて前記内部データストローブ信号を生成する内部データストローブ信号生成回路と、前記内部クロック信号と前記内部データストローブ信号とのスキューを測定するスキュー検出回路と、を備え、前記逓倍回路の複数の入力ノードに前記複数の分周クロック信号のエッジがそれぞれ入力された後、前記逓倍回路の出力ノードから前記内部クロック信号のエッジが出力されるまでの時間は、前記内部データストローブ信号生成回路の入力ノードに前記外部データストローブ信号のエッジが入力された後、前記内部データストローブ信号生成回路の出力ノードから前記内部データストローブ信号のエッジが出力されるまでの時間と等しい、半導体装置。前記逓倍回路の前記複数の入力ノードのそれぞれから前記出力ノードまでの論理ゲート段数と、前記内部データストローブ信号生成回路の前記入力ノードから前記出力ノードまでの論理ゲート段数は、互いに等しい、請求項8に記載の半導体装置。前記逓倍回路の前記複数の入力ノードのそれぞれから前記出力ノードまでの間に接続された複数の論理ゲート回路のそれぞれのファンアウトと、前記内部データストローブ信号生成回路の前記入力ノードから前記出力ノードまでの間に接続された複数の論理ゲート回路のそれぞれのファンアウトは、互いに等しい、請求項9に記載の半導体装置。前記複数の分周クロック信号は、外部から供給される外部クロック信号に対して位相制御されていないことを特徴とする請求項8乃至10のいずれか一項に記載の半導体装置。しかしながら、逓倍回路を用いて内部クロック信号を生成すると、逓倍回路による遅延が内部クロック信号に重畳するため、正確なライトレベリング動作を行うことができなくなってしまう。このような現象は、DRAMのような半導体記憶装置に限らず、複数の分周クロック信号を用いてライトデータの転送を行い、且つ、ライトレベリング動作が可能な全ての半導体装置において生じる現象である。本発明の一側面による半導体装置は、外部から外部クロック信号が供給されるクロック端子と、前記外部クロック信号を分周することによって互いに位相が異なる複数の分周クロック信号を生成する分周回路と、前記複数の分周クロック信号を逓倍することによって内部クロック信号を生成する逓倍回路と、外部から外部データストローブ信号が供給されるデータストローブ端子と、前記逓倍回路が有する遅延量を前記外部データストローブ信号に加えることによって内部データストローブ信号を生成する内部データストローブ信号生成回路と、前記内部クロック信号と前記内部データストローブ信号とのスキューを測定するスキュー検出回路と、を備える。本発明の他の側面による半導体装置は、外部から供給されるライトデータを内部データストローブ信号に同期して受信する入力バッファ回路と、前記入力バッファ回路からシリアルに出力される前記ライトデータを複数の分周クロック信号に同期してシリアルパラレル変換するシリアルパラレル変換回路と、前記複数の分周クロック信号を逓倍することによって内部クロック信号を生成する逓倍回路と、外部から供給される外部データストローブ信号に基づいて前記内部データストローブ信号を生成する内部データストローブ信号生成回路と、前記内部クロック信号と前記内部データストローブ信号とのスキューを測定するスキュー検出回路と、を備え、前記逓倍回路の複数の入力ノードに前記複数の分周クロック信号のエッジがそれぞれ入力された後、前記逓倍回路の出力ノードから前記内部クロック信号のエッジが出力されるまでの時間は、前記内部データストローブ信号生成回路の入力ノードに前記外部データストローブ信号のエッジが入力された後、前記内部データストローブ信号生成回路の出力ノードから前記内部データストローブ信号のエッジが出力されるまでの時間と等しいことを特徴とする。また、本発明によるデータ処理システムは、上記の半導体装置と、これに接続されたコントローラとを備える。本発明によれば、内部データストローブ信号生成回路の特性が逓倍回路の特性と実質的に一致していることから、正確なライトレベリング動作を行うことが可能となる。本発明の実施例の一つは以下に示される。但し、本願の請求内容はこの実施例に限定されない。すなわち、本発明の一実施例による半導体装置は、複数の分周クロック信号を逓倍することによって内部クロック信号を生成する逓倍回路と、外部データストローブ信号に基づいて内部データストローブ信号を生成する内部データストローブ信号生成回路と、内部クロック信号と内部データストローブ信号とのスキューを検出するスキュー検出回路とを備え、逓倍回路の持つ遅延量と内部データストローブ信号生成回路の持つ遅延量が実質的に等しいことを特徴とする。これにより、逓倍回路の遅延量に起因するライトレベリング動作時のオフセットがキャンセルされるため、正確なライトレベリング動作を行うことが可能となる。図1は、本発明の一実施例による半導体装置を示すブロック図である。図1に示す半導体装置は、外部クロック信号CKを分周することによって互いに位相が異なる複数の分周クロック信号PCLK0~PCLKnを生成する分周回路100と、複数の分周クロック信号PCLK0~PCLKnを逓倍することによって内部クロック信号PCLKDを生成する逓倍回路200とを備える。逓倍回路200によって生成される内部クロック信号PCLKDの周波数は、外部クロック信号CKの周波数と一致する。分周クロック信号PCLK0~PCLKnはデータ入出力回路300に供給される。データ入出力回路300は、分周クロック信号PCLK0~PCLKnに同期してリードデータData0~Datanのパラレルシリアル変換を行うとともに、ライトデータDQのシリアルパラレル変換を行う。逓倍回路200によって生成される内部クロック信号PCLKDは、スキュー検出回路500に供給される。スキュー検出回路500は、内部クロック信号PCLKDと内部データストローブ信号IDQSとの間のスキューを検出することによって、スキュー検出信号SKEWを生成する。スキュー検出信号SKEWは、データ入出力回路300を介して外部に出力される。内部データストローブ信号IDQSは、外部データストローブ信号DQSに基づき、内部データストローブ信号生成回路400によって生成される。そして、内部データストローブ信号生成回路400の持つ遅延量は、逓倍回路200が持つ遅延量と実質的に等しくなるよう設計されている。その結果、逓倍回路200の複数の入力ノードN10~N1nに分周クロック信号PCLK0~PCLKnのエッジがそれぞれ入力された後、逓倍回路200の出力ノードN20から内部クロック信号PCLKDのエッジが出力されるまでの時間は、内部データストローブ信号生成回路400の入力ノードN30に外部データストローブ信号DQSのエッジが入力された後、内部データストローブ信号生成回路400の出力ノードN40から内部データストローブ信号IDQSのエッジが出力されるまでの時間と実質的に等しくなる。これにより、スキュー検出回路500は、逓倍回路200による遅延に起因するオフセットが相殺された状態でライトレベリング動作を行うことが可能となる。図2は、本発明の好ましい実施形態によるデータ処理システムの構成を示す図である。図2に示すデータ処理システムは、メモリモジュール2とこれに接続されたメモリコントローラ4によって構成されている。メモリモジュール2は、モジュール基板6に複数の半導体装置10DRAM0~DRAM7が搭載された構成を有している。図2に示すメモリモジュール2は、モジュール基板6に8個のDRAM0~DRAM7が搭載された構成を有しているが、モジュール基板6に搭載する半導体装置10の数についてはこれに限定されるものではない。また、半導体装置10の搭載位置についても、モジュール基板6の片面のみであっても構わないし、両面であっても構わない。図2に示すように、データDQリードデータ及びライトデータ及びデータストローブ信号DQS,/DQSについては、メモリモジュール2とメモリコントローラ4との間をほぼ等長且つ最短距離で接続し、これによって高速なデータ転送を実現している。一方、外部クロック信号CK,/CK、アドレス信号ADD及びコマンド信号CMDについては、モジュール基板6上に設けられた同じバス8にフライバイFlyBy接続されている。フライバイ接続とはいわゆる一筆書き方式の接続である。フライバイ方式を採用することによって、等長配線方式と比べて、モジュール基板6内の総配線長や配線数が削減される。これにより、バス8のレイアウト制約が緩和され、高品質な配線レイアウトが実現されるため、高速なアドレスコマンド転送を実現している。但し、フライバイ方式を用いると、モジュール基板6上における半導体装置10の搭載位置によって、データストローブ信号DQSとクロック信号CKのスキューが大きく異なってしまう。図2に示す例では、メモリコントローラ4に最も近いDRAM0においてスキューが最も小さく、メモリコントローラ4から最も遠いDRAM7においてスキューが最大となる。このため、DRAM0のスキューに合わせてデータストローブ信号DQSを出力すると、DRAM1~DRAM7では、クロック信号CKがデータストローブ信号DQSに対して遅れてしまい、その遅れはDRAM7において最大となる。逆もまた然りであり、DRAM7のスキューに合わせてデータストローブ信号DQSを出力すると、DRAM0~DRAM6では、クロック信号CKがデータストローブ信号DQSに対して早すぎ、その進みはDRAM0において最大となる。したがって、これらDRAM0~DRAM7に対しては、データストローブ信号DQSの出力タイミングをそれぞれ調整する必要がある。かかる調整に必要なスキュー量を測定する動作がライトレベリング動作である。メモリコントローラ4は、システム起動時はもちろんのこと、システム起動後の動作中においても周期的にこれらDRAM0~DRAM7をライトレベリングモードにエントリさせることにより、温度電源電圧などの動作環境に応じて変化するスキューを定期的にモニタし、データストローブ信号DQSの出力タイミングを調整する。ライトレベリングモードにエントリすると、DRAM0~DRAM7は、メモリコントローラから供給されるデータストローブ信号DQSの立ち上がりエッジにて外部クロック信号CKをサンプリングし、これをデータ端子からデータDQとして出力する。これにより、メモリコントローラ4は、データストローブ信号DQSとクロック信号CKのスキュー量を知ることができるため、これを考慮してデータストローブ信号DQSの出力タイミングを調整することができる。図3は、半導体装置10の構成を示すブロック図である。本実施形態による半導体装置10はDRAMであり、外部端子として、クロック端子11a,11b、コマンド端子12a~12e、アドレス端子13、データ入出力端子14及びデータストローブ端子15a,15bを備えている。その他、電源端子なども備えられているが、これらについては図示を省略してある。クロック端子11a,11bは、それぞれ外部クロック信号CK,/CKが供給される端子であり、供給された外部クロック信号CK,/CKは、クロック入力回路21に供給される。本明細書において信号名の先頭に/が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号CK,/CKは互いに相補の信号である。信号名の末尾にBが付されている信号も同様であり、対応する信号の反転信号又はローアクティブな信号であることを意味する。また、末尾にNが付された信号は、末尾にTが付された信号の反転信号である。したがって、末尾にTが付された信号と末尾にBが付された信号は、互いに相補の信号である。クロック入力回路21の出力である内部クロック信号CLK,CLKBは、タイミング発生回路22及び分周回路100に供給される。内部クロック信号CLK,CLKBの位相は外部クロック信号CK,/CKの位相と実質的に一致するため、本発明においては、内部クロック信号CLK,CLKBと外部クロック信号CK,/CKを同一視することがある。タイミング発生回路22は各種の内部クロックICLKを生成し、これを各種内部回路に供給する役割を果たす。また、分周回路100は、内部クロック信号CLK,CLKBを分周することによって、互いに位相の異なる8相の分周クロック信号PCLKF0~3,PCLKR0~3を生成する。分周クロック信号PCLKF0~3,PCLKR0~3の周波数は、外部クロック信号CKの周波数の1/4であり、互いに内部クロック信号CLK,CLKBの1/2クロックサイクルずつ位相がずれている。分周回路100の具体的な回路構成については後述する。本実施形態においては分周回路100を用いて8相の分周クロック信号を生成しているが、本発明がこれに限定されるものではない。分周クロック信号PCLKF0~3,PCLKR0~3は、データ入出力回路300に供給されるとともに、逓倍回路200にも供給される。逓倍回路200は、分周クロック信号PCLKF0~3,PCLKR0~3を逓倍することによって内部クロック信号PCLKDを生成する回路である。逓倍回路200によって生成される内部クロック信号PCLKDの周波数は、外部クロック信号CKの周波数と同一である。つまり逓倍回路200は、分周回路100によって周波数が外部クロック信号CKの1/4とされた分周クロック信号PCLKF0~3,PCLKR0~3を逓倍することによって、周波数が外部クロック信号CKと同一である内部クロック信号PCLKDを復元する役割を果たす。内部クロック信号PCLKDはストローブ回路80に供給され、ライトレベリング動作に用いられる。逓倍回路200の具体的な回路構成については後述する。コマンド端子12a~12eは、それぞれロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、ライトイネーブル信号/WE、チップセレクト信号/CS、及びオンダイターミネーション信号ODTが供給される端子である。これらのコマンド信号CMDは、コマンド入力回路31に供給される。コマンド入力回路31に供給されたこれらコマンド信号CMDは、コマンドデコーダ32に供給される。コマンドデコーダ32は、内部クロックICLKに同期して、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドICMDを生成する回路である。生成された内部コマンドICMDは、ロウ系制御回路51、カラム系制御回路52、リードライト制御回路53及びモードレジスタ54に供給される。アドレス端子13は、アドレス信号ADDが供給される端子であり、供給されたアドレス信号ADDは、アドレス入力回路41に供給される。アドレス入力回路41の出力は、アドレスラッチ回路42に供給される。アドレスラッチ回路42は、内部クロックICLKに同期してアドレス信号ADDをラッチする回路である。アドレスラッチ回路42にラッチされたアドレス信号ADDのうち、ロウアドレスについてはロウ系制御回路51に供給され、カラムアドレスについてはカラム系制御回路52に供給される。また、モードレジスタセットにエントリしている場合には、アドレス信号ADDはモードレジスタ54に供給され、これによってモードレジスタ54の内容が更新される。ロウ系制御回路51の出力は、ロウデコーダ61に供給される。ロウデコーダ61は、メモリセルアレイ70に含まれるいずれかのワード線WLを選択する回路である。メモリセルアレイ70内においては、複数のワード線WLと複数のビット線BLが交差しており、その交点にはメモリセルMCが配置されている図3では、1本のワード線WL、1本のビット線BL及び1個のメモリセルMCのみを示している。ビット線BLは、センス回路63に含まれる対応するセンスアンプSAに接続されている。また、カラム系制御回路52の出力は、カラムデコーダ62に供給される。カラムデコーダ62は、センス回路63に含まれるいずれかのセンスアンプSAを選択する回路である。カラムデコーダ62によって選択されたセンスアンプSAは、データアンプ64に接続される。データアンプ64は、リード動作時においてはセンス回路63によって増幅されたリードデータをさらに増幅し、これをデータ入出力回路300に供給する。一方、ライト動作時においては、データ入出力回路300から供給されるライトデータを増幅し、これをセンス回路63に供給する。データアンプ64及びデータ入出力回路300の動作は、リードライト制御回路53によって制御される。データ入出力端子14は、リードデータDQの出力及びライトデータDQの入力を行うための端子であり、データ入出力回路300に接続されている。データ入出力回路300にはパラレルシリアル変換回路P/S、シリアルパラレル変換回路S/P、出力バッファ回路310、入力バッファ回路320が含まれている。そして、リード動作時においては、データアンプ64からパラレルに供給されるリードデータをパラレルシリアル変換回路P/Sを用いてシリアルに変換し、シリアルに変換されたリードデータDQを出力バッファ回路310によってデータ入出力端子14に出力する。また、ライト動作時においては、データ入出力端子14にシリアルに供給されるライトデータDQを入力バッファ回路320によって受信し、受信されたライトデータをシリアルパラレル変換回路S/Pによってパラレルに変換する。ここで、パラレルシリアル変換回路P/S及びシリアルパラレル変換回路S/Pの動作は、分周クロック信号PCLKF0~3,PCLKR0~3に同期して行われる。また、入力バッファ回路320によるライトデータDQの受信は、内部データストローブ信号IDQSに同期して行われる。また、ライトレベリングモード時においては、ストローブ回路80より供給されるスキュー検出信号SKEWを受け、これを分周クロック信号PCLKF0~3,PCLKR0~3とは非同期に出力する。データストローブ端子15a,15bは、それぞれ外部データストローブ信号DQS,/DQSの入出力を行うための端子であり、ストローブ回路80に接続されている。図3に示すように、ストローブ回路80には内部データストローブ信号生成回路400及びスキュー検出回路500が含まれている。内部データストローブ信号生成回路400は、外部データストローブ信号DQSに基づいて内部データストローブ信号IDQSを生成する回路である。また、スキュー検出回路500は、ライトレベリングモード時において、内部データストローブ信号IDQSと内部クロック信号PCLKDのスキューを検出する回路であり、その出力であるスキュー検出信号SKEWは、データ入出力回路300に供給される。内部データストローブ信号生成回路400及びスキュー検出回路500の具体的な回路構成については後述する。図4は、本実施形態による半導体装置10のレイアウトを説明するための平面図である。図4に示すように、本実施形態による半導体装置10は1つのシリコンチップCPに集積されている。シリコンチップCPの主面は四角形であり、互いに平行な第1及び第2の辺L1,L2と、これらの辺L1,L2と直交し互いに平行な第3及び第4の辺L3,L4とを有している。本実施形態による半導体装置10は、第1の辺L1に沿って設けられた第1のパッド領域P1と、第2の辺L2に沿って設けられた第2のパッド領域P2とを有している。第3及び第4の辺L3,L4に沿ったパッド領域は設けられていない。第1及び第2のパッド領域P1,P2は、複数の外部端子が配列される領域である。第1のパッド領域P1にはクロック端子11a,11bが含まれ、第2のパッド領域P2にはデータストローブ端子15a,15bが含まれる。また、本実施形態による半導体装置10は、第1のパッド領域P1に沿った第1の周辺回路領域C1と、第2のパッド領域P2に沿った第2の周辺回路領域C2と、第1及び第2の周辺回路領域C1,C2に挟まれたメモリセルアレイ領域MAを有している。第1の周辺回路領域C1には、第1のパッド領域P1に含まれる外部端子に関連する周辺回路が配置され、第2の周辺回路領域C2には、第2のパッド領域P2に含まれる外部端子に関連する周辺回路が配置される。例えば、第1の周辺回路領域C1には分周回路100が配置され、第2の周辺回路領域C2には逓倍回路200やストローブ回路80が配置される。このようなレイアウトのため、外部クロック信号CK,/CKを第2の周辺回路領域C2に直接供給すると、長距離な配線の持つ比較的大きな寄生容量によって波形の鈍りが大きくなる。このため、スキュー検出回路500に外部クロック信号CK,/CKを直接供給することによってスキューの測定を行う方法では、高い測定精度を得ることは困難となる。このような理由から、本実施形態による半導体装置10では、逓倍回路200を用いて内部クロック信号PCLKDを生成し、これをスキュー検出回路500に供給することによってスキューの測定を行っている。図5は、モードレジスタ54のうち、ライトレベリング動作に関わる部分を示す図である。図5に示すように、モードレジスタ54は少なくともレジスタ54aを含んでいる。レジスタ54aは、ライトレベリングモードにエントリするためのレジスタである。具体的には、レジスタ54aに0がセットされた場合には通常動作モードとなり、レジスタ54aに1がセットされた場合にはライトレベリングモードとなる。レジスタ54aに対する設定は、モードレジスタセットコマンドを発行するとともに、所定のアドレス端子例えばA7端子に設定すべき論理レベルの信号を供給することにより行うことができる。レジスタ54aの設定値は、ライトレベリング信号WriteLevとして出力される。図6は、分周回路100の構成を示すブロック図である。図6に示すように、分周回路100はカウンタ回路110及び4つの単位分周回路120~123を含む。カウンタ回路110は、内部クロック信号CLKに基づいてカウント信号CLK0N,CLK0T,CLK1N,CLK1Tを生成する回路である。単位分周回路120~123は、内部クロック信号CLK,CLKB及び対応するカウント信号CLK0N,CLK0T,CLK1N,CLK1Tに基づいて、分周クロック信号PCLKF0~3,PCLKR0~3を生成する回路である。内部クロック信号CLK,CLKBについては単位分周回路120~123に共通に供給される一方、カウント信号CLK0N,CLK0T,CLK1N,CLK1Tについては対応する2つの信号が単位分周回路120~123にそれぞれ供給される。具体的に説明すると、単位分周回路120は、カウント信号CLK0N,CLK1Nを受けて、分周クロック信号PCLKF0,PCLKR0を生成する。単位分周回路121は、カウント信号CLK0T,CLK1Nを受けて、分周クロック信号PCLKF1,PCLKR1を生成する。単位分周回路122は、カウント信号CLK0N,CLK1Tを受けて、分周クロック信号PCLKF2,PCLKR2を生成する。単位分周回路123は、カウント信号CLK0T,CLK1Tを受けて、分周クロック信号PCLKF3,PCLKR3を生成する。図7は、カウンタ回路110の回路図である。図7に示すように、カウンタ回路110は、内部クロック信号CLKに基づいて内部クロック信号CLKaBを生成するNANDゲート回路G0と、内部クロック信号CLKaBを反転させることによって内部クロック信号CLKaを生成するインバータ回路G1を備える。NANDゲート回路G0の他方の入力ノードにはラッチ回路LT0の出力信号が供給される。ラッチ回路LT0はイネーブル信号PCLKEを受ける回路であり、イネーブル信号PCLKEがハイレベルであればラッチ回路LT0の出力もハイレベルに固定される。このため、イネーブル信号PCLKEがハイレベルであれば、内部クロック信号CLKa,CLKaBは、それぞれ内部クロック信号CLKと同相及び逆相の信号となる。図8は、ラッチ回路LT0の回路図である。図8に示すように、ラッチ回路LT0は、循環接続された2つのインバータ回路G2,G3と、入力ノードINとインバータ回路G2の入力ノードとの間に接続されたトランスファゲート回路TG0と、インバータ回路G3の出力ノードとインバータ回路G2の入力ノードとの間に接続されたトランスファゲート回路TG1とを含む。トランスファゲート回路TG0,TG1は、イネーブルノードENT,ENBに供給される信号に基づいて一方がオン状態、他方がオフ状態となる。図7に示すように、ラッチ回路LT0の入力ノードINには反転されたイネーブル信号PCLKEが供給される。また、ラッチ回路LT0のイネーブルノードENT,ENBには、内部クロック信号CLK及びその反転信号が供給される。図7に戻って、内部クロック信号CLKa,CLKaBは、ラッチ回路LT1,LT2を含むビット出力回路111と、ラッチ回路LT3,LT4を含むビット出力回路112に供給される。ラッチ回路LT1,LT3は、図8に示したラッチ回路LT0と同じ回路構成を有している。ビット出力回路111は、ラッチ回路LT1,LT2が循環接続された構成を有している。これにより、ビット出力回路111から出力されるカウント信号CLK0N,CLK0Tは、内部クロック信号CLKの1サイクルごとに反転する。より具体的に説明すると、ラッチ回路LT2は、インバータ回路G4とNORゲート回路G5が循環接続された構成を有しており、NORゲート回路G5の出力ノードとインバータ回路G4の入力ノードとの間には、トランスファゲート回路TG2が接続されている。トランスファゲート回路TG2は、内部クロック信号CLKa,CLKaBに同期してオン又はオフとなる。NORゲート回路の他方の入力ノードには、リセット信号RSTが供給される。これにより、リセット信号RSTがハイレベルに活性化すると、カウント信号CLK0Nはハイレベル、カウント信号CLK0Tはローレベルに初期化される。さらに、ラッチ回路LT1とラッチ回路LT2との間には、内部クロック信号CLKa,CLKaBに同期して活性化されるクロックトインバータ回路G6が接続されている。かかる構成により、リセット信号RSTがローレベルに非活性化した後、内部クロック信号CLKが入力されると、1クロックサイクルごとにカウント信号CLK0N,CLK0Tの論理レベルが反転することになる。ビット出力回路112は、基本的にビット出力回路111と同様の回路構成を有しているが、ラッチ回路LT3にフィードバックされる信号がビット出力回路111とは相違している。ビット出力回路112においては、NORゲート回路G9の出力信号がラッチ回路LT3にフィードバックされる。NORゲート回路G9には、カウント信号CLK0N,CLK1Nを受けるNANDゲート回路G7の出力と、カウント信号CLK0T,CLK1Tを受けるNANDゲート回路G8の出力が供給される。このため、リセット信号RSTがローレベルに非活性化した後、内部クロック信号CLKが入力されると、2クロックサイクルごとにカウント信号CLK1N,CLK1Tの論理レベルが反転することになる。以上がカウンタ回路110の回路構成である。かかる構成により、カウンタ回路110は、カウント信号CLK0NCLK0Tを下位ビットとし、カウント信号CLK1NCLK1Tを上位ビットとするバイナリ信号を、内部クロック信号CLKの1クロックサイクルごとに更新する。このようにして生成されるカウント信号CLK0N,CLK0T,CLK1N,CLK1Tは、図6に示すように単位分周回路120~123に供給される。図9は、単位分周回路120の回路図である。図9に示すように、単位分周回路120は、縦続接続された3つのラッチ回路LT5~LT7を有している。ラッチ回路LT5は、インバータ回路G10,G11が循環接続された構成を有しており、インバータ回路G11の出力ノードとインバータ回路G10の入力ノードとの間にはトランスファゲート回路TG5が接続されている。ラッチ回路LT5への入力信号は、3入力のNANDゲート回路G16からトランスファゲート回路TG4を介して与えられる。NANDゲート回路G16への入力信号は、イネーブル信号PCLKE及びカウント信号CLK0N,CLK1Nである。ラッチ回路LT6は、インバータ回路G12及びNANDゲート回路G13が循環接続された構成を有しており、NANDゲート回路G13の出力ノードとインバータ回路G12の入力ノードとの間にはトランスファゲート回路TG7が接続されている。また、NANDゲート回路G13の他方の入力ノードには、リセット信号RSTが供給される。ラッチ回路LT6への入力信号は、前段のラッチ回路LT5からトランスファゲート回路TG6を介して与えられる。ラッチ回路LT7は、インバータ回路G14,G15が循環接続された構成を有しており、インバータ回路G15の出力ノードとインバータ回路G14の入力ノードとの間にはトランスファゲート回路TG9が接続されている。ラッチ回路LT7への入力信号は、前段のラッチ回路LT6からトランスファゲート回路TG8を介して与えられる。トランスファゲート回路TG4~TG9は、クロック信号CLKに基づいてオン状態又はオフ状態となる。このうち、トランスファゲート回路TG4,TG7,TG8は共通に制御され、トランスファゲート回路TG5,TG6,TG9は共通に制御される。トランスファゲート回路TG4,TG7,TG8の動作と、トランスファゲート回路TG5,TG6,TG9は相補であり、一方がオン状態となり他方がオフ状態となる。かかる構成により、縦続接続された3つのラッチ回路LT5~LT7は、クロック信号CLKに同期してシフト動作を行うことになる。上述の通り、初段のラッチ回路LT5への入力信号はNANDゲート回路G16によって与えられる。NANDゲート回路G16の出力がローレベルに活性化するのは4クロックサイクルに1回である。ラッチ回路LT5,LT7の出力は、いずれもNANDゲート回路G17,G18に供給される。NANDゲート回路G17の出力信号は、縦続接続された3つのラッチ回路LT8~LT10の初段に供給される。一方、NANDゲート回路G18の出力信号は、ラッチ回路LT11に供給される。図10は、ラッチ回路LT8の回路図である。図10に示すように、ラッチ回路LT8は、図8に示したラッチ回路LT0のインバータ回路G3がNANDゲート回路G19に置き換えられた構成を有している。その他の回路構成は、図8に示したラッチ回路LT0と同じである。NANDゲート回路G19の他方の入力ノードには、リセット信号RSTが供給される。図9に示すように、ラッチ回路LT8の出力信号はラッチ回路LT9に供給される。ラッチ回路LT9は、図8に示したラッチ回路LT0と同じ回路構成を有している。図11は、ラッチ回路LT10の回路図である。図11に示すように、ラッチ回路LT10は、循環接続されたインバータ回路G20及びNORゲート回路G21を備えている。NORゲート回路G21の出力ノードとインバータ回路G20の入力ノードとの間にはトランスファゲート回路TG10が接続されている。NORゲート回路G21の他方の入力ノードには、反転されたリセット信号RSTBが供給される。また、インバータ回路G20の入力ノードには、クロックトインバータ回路G22を介してラッチ回路LT9の出力信号LT9aが供給される。クロックトインバータ回路G22とトランスファゲート回路TG10は、内部クロック信号CLKBに基づいて排他的に活性化される。ラッチ回路LT11についても基本的に図11に示すラッチ回路LT10と同じ回路構成を有している。ラッチ回路LT10との違いは、クロック信号CLKBの代わりにクロック信号CLKが供給される点、並びに、出力信号LT9aの代わりにNANDゲート回路G18の出力信号G18aが供給される点である。ラッチ回路LT10,LT11の出力は、それぞれ分周クロック信号PCLKF0,PCLKR0として用いられる。他の単位分周回路121~123についても、NANDゲート回路G16に供給されるカウント信号CLK0N,CLK0T,CLK1N,CLK1Tの組み合わせが異なる他は、図9に示した単位分周回路120と同じ回路構成を有している。図12は、分周回路100の動作を説明するための波形図である。図12に示すように、分周クロック信号PCLKF0~3,PCLKR0~3の周波数は、内部クロック信号CLK,CLKBの周波数の1/4であり、互いに内部クロック信号CLK,CLKBの1/2クロックサイクルずつ位相がずれている。このような分周クロック信号PCLKF0~3,PCLKR0~3は、図3に示すデータ入出力回路300に供給される。上述の通り、データ入出力回路300にはパラレルシリアル変換回路P/S及びシリアルパラレル変換回路S/Pが含まれている。これにより、リード動作時においては分周クロック信号PCLKF0~3,PCLKR0~3に同期してパラレルシリアル変換が行われ、ライト動作時においては分周クロック信号PCLKF0~3,PCLKR0~3に同期してシリアルパラレル変換が行われる。図13は、逓倍回路200の回路図である。図13に示すように、逓倍回路200は、分周クロック信号PCLKF0,PCLKR0を合成することによって内部クロック信号PCLK0を生成するNANDゲート回路G30と、分周クロック信号PCLKF1,PCLKR1を合成することによって内部クロック信号PCLK1を生成するNANDゲート回路G31と、分周クロック信号PCLKF2,PCLKR2を合成することによって内部クロック信号PCLK2を生成するNANDゲート回路G32と、分周クロック信号PCLKF3,PCLKR3を合成することによって内部クロック信号PCLK3を生成するNANDゲート回路G33と、を備えている。NANDゲート回路G30は3入力のNANDゲート回路であり、第1の入力ノードには分周クロック信号PCLKR0が供給され、第2の入力ノードにはNANDゲート回路G34の出力信号が供給され、第3の入力ノードにはイネーブル信号MDWLVが供給される。NANDゲート回路G34は、2入力のNANDゲート回路であり、一方の入力ノードには分周クロック信号PCLKF0が供給され、他方の入力ノードにはイネーブル信号MDWLVが供給される。かかる構成により、波形図である図14に示すように、内部クロック信号PCLKR0がハイレベルであり、且つ、内部クロック信号PCLKF0がローレベルである期間だけ、内部クロック信号PCLK0がローレベルとなる。その他の期間においては、内部クロック信号PCLK0の論理レベルはハイレベルに固定される。ここで、内部クロック信号PCLKRと内部クロック信号PCLKF0は、内部クロック信号CLKの1/2クロックサイクル分だけ位相がずれていることから、内部クロック信号PCLK0がローレベルとなる期間は、内部クロック信号CLKの1/2クロックサイクルの期間となる。この期間は、内部クロック信号CLKの4クロックサイクルごとに出現する。他のNANDゲート回路G31~G33についても同様であり、生成される内部クロック信号PCLK1~PCLK3の波形は図14に示す通りとなる。図13に示すように、内部クロック信号PCLK0,PCLK1は、2入力のNANDゲート回路G40,G41に供給される。NANDゲート回路G40,G41の出力信号はワイヤードオア接続された後、インバータ回路G44に供給される。これにより、インバータ回路G44は内部クロック信号PCLK0,PCLK1を合成した内部クロック信号PCLK4を出力する。NANDゲート回路G40,G41は論理的には同一の回路であるが、出力ノードと接地電源配線との間に直列接続された2つのNチャンネル型MOSトランジスタへの入力位置が互いに逆転している。これは、内部クロック信号PCLK0のエッジが入力されてから内部クロック信号PCLK4のエッジが出力されるまでのタイミングと、内部クロック信号PCLK1のエッジが入力されてから内部クロック信号PCLK4のエッジが出力されるまでのタイミングを一致させるためである。内部クロック信号PCLK2,PCLK3についても、2入力のNANDゲート回路G42,G43に供給され、インバータ回路G45から内部クロック信号PCLK5として出力される。さらに、内部クロック信号PCLK4,PCLK5は、2入力のNANDゲート回路G46,G47に供給される。NANDゲート回路G46,G47の出力信号はワイヤードオア接続され、内部クロック信号PCLKDとして出力される。NANDゲート回路G46,G47は論理的には同一の回路であるが、出力ノードと接地電源配線との間に直列接続された2つのNチャンネル型MOSトランジスタへの入力位置が互いに逆転している。その理由は上述の通りである。このような回路構成により、内部クロック信号PCLKDは図14に示すように単相化され、内部クロック信号CLKと同じ周波数に復元される。このようにして生成された内部クロック信号PCLKDは、図3に示したストローブ回路80に供給される。ストローブ回路80には、内部データストローブ信号生成回路400と、スキュー検出回路500が含まれている。図15は、内部データストローブ信号生成回路400の回路図である。図15に示すように、内部データストローブ信号生成回路400は、3入力のNANDゲート回路G30rを有している。NANDゲート回路G30rの第1の入力ノードには外部データストローブ信号DQSが供給され、第2及び第3の入力ノードにはイネーブル信号MDWLVが供給される。NANDゲート回路G30rは、図13に示したNANDゲート回路G30のレプリカである。したがって、NANDゲート回路G30rのファンアウトは、NANDゲート回路G30のファンアウトと実質的に一致するよう設計される。NANDゲート回路G30rの出力信号は、2入力のNANDゲート回路G40r,G41rに供給される。NANDゲート回路G40r,G41rの出力信号はワイヤードオア接続された後、インバータ回路G44rに供給される。NANDゲート回路G40r,G41rの他方の入力ノードは、ハイレベルに固定されている。NANDゲート回路G40r,G41rは、図13に示したNANDゲート回路G40,G41のレプリカである。したがって、NANDゲート回路G40r,G41rのファンアウトは、NANDゲート回路G40,G41のファンアウトと実質的に一致するよう設計される。同様に、インバータ回路G44rは、図13に示したインバータ回路G44のレプリカである。したがって、インバータ回路G44rのファンアウトは、インバータ回路G44のファンアウトと実質的に一致するよう設計される。インバータ回路G44rの出力信号は、2入力のNANDゲート回路G46r,G47rに供給される。NANDゲート回路G46r,G47rの出力信号はワイヤードオア接続され、内部データストローブ信号IDQSとして用いられる。NANDゲート回路G46r,G47rの他方の入力ノードは、ハイレベルに固定されている。NANDゲート回路G46r,G47rは、図13に示したNANDゲート回路G46,G47のレプリカである。したがって、NANDゲート回路G46r,G47rのファンアウトは、NANDゲート回路G46,G47のファンアウトと実質的に一致するよう設計される。このように、内部データストローブ信号生成回路400は、逓倍回路200の信号パスと同じ論理ゲート段数を有しており、且つ、対応するゲート回路のファンアウトが実質的に一致するよう設計されている。このため、逓倍回路200が有する遅延量と、内部データストローブ信号生成回路400が有する遅延量は実質的に一致する。このことは、逓倍回路200の複数の入力ノードに分周クロック信号PCLKF0~3,PCLKR0~3のエッジがそれぞれ入力された後、逓倍回路200の出力ノードから内部クロック信号PCLKDのエッジが出力されるまでの時間と、内部データストローブ信号生成回路400の入力ノードに外部データストローブ信号DQSのエッジが入力された後、内部データストローブ信号生成回路400の出力ノードから内部データストローブ信号IDQSのエッジが出力されるまでの時間は、実質的に等しいことを意味する。図16は、スキュー検出回路500の回路図である。図16に示すように、スキュー検出回路500は、縦続接続された2つのラッチ回路LT12,LT13を有している。ラッチ回路LT12は、インバータ回路G50及びクロックトインバータ回路G51が循環接続された構成を有している。クロックトインバータ回路G51の動作は、内部データストローブ信号IDQSによって制御される。クロックトインバータ回路G51の低位側制御ノードVLには、インバータ回路G52を介して内部データストローブ信号IDQSが供給され、高位側制御ノードVHにはトランスファゲート回路TG11を介して反転された内部データストローブ信号IDQSが供給される。トランスファゲート回路TG11は、常時オン状態である。これは、インバータ回路G52による遅延を考慮し、低位側制御ノードVLに供給される信号と高位側制御ノードVHに供給される信号とが同時に変化するよう、タイミング調整するためである。また、インバータ回路G50の入力ノードには、クロックトインバータ回路G53を介して内部クロック信号PCLKDが供給される。クロックトインバータ回路G53の低位側制御ノードVLには、インバータ回路G54を介して反転された内部データストローブ信号IDQSが供給され、高位側制御ノードVHにはトランスファゲート回路TG12を介して内部データストローブ信号IDQSが供給される。トランスファゲート回路TG12は、常時オン状態である。これも、インバータ回路G54による遅延を考慮し、低位側制御ノードVLに供給される信号と高位側制御ノードVHに供給される信号とが同時に変化するよう、タイミング調整するためである。インバータ回路G50の出力信号は、クロックトインバータ回路G55を介してラッチ回路LT13に供給される。ラッチ回路LT13は、インバータ回路G56及びNANDゲート回路G57が循環接続された構成を有しており、NANDゲート回路G57の出力ノードとインバータ回路G56の入力ノードとの間にはトランスファゲート回路TG13が接続されている。NANDゲート回路G57の他方の入力ノードには、リセット信号RSTが供給される。クロックトインバータ回路G55とトランスファゲート回路TG13は、内部データストローブ信号IDQSに同期して排他的に活性化される。かかる構成により、内部データストローブ信号IDQSがローレベルの期間においては、クロックトインバータ回路G53は活性化しているが、クロックトインバータ回路G55が非活性状態であることから、ラッチ回路LT13に保持されているデータがスキュー検出信号SKEWとして出力される。一方、内部データストローブ信号IDQSがローレベルの期間においては、クロックトインバータ回路G53が非活性化し、代わりにクロックトインバータ回路G55が活性化する。このため、内部データストローブ信号IDQSがローレベルからハイレベルに変化する時点における内部クロック信号PCLKDの論理レベルによって、スキュー検出信号SKEWの論理レベルが決まる。図17は、スキュー検出回路500の動作を説明するためのタイミング図である。図17に示す例においては、内部クロック信号PCLKDの立ち上がりエッジ5,12を目標として、内部データストローブ信号IDQSがローレベルからハイレベルに変化している。このうち、内部クロック信号PCLKDの立ち上がりエッジ5においては、内部クロック信号PCLKDよりも内部データストローブ信号IDQSの方が先にハイレベルに変化していることから、スキュー検出信号SKEWはローレベルとなる。一方、内部クロック信号PCLKDの立ち上がりエッジ12においては、内部データストローブ信号IDQSよりも内部クロック信号PCLKDの方が先にハイレベルに変化していることから、スキュー検出信号SKEWはハイレベルとなる。したがって、内部データストローブ信号IDQSの変化タイミングを徐々に変化させることによって、スキュー検出信号SKEWが切り替わるタイミングを探せば、両者のスキューをほぼゼロにすることが可能となる。このようにしてライトレベリング動作を行う。ここで、内部クロック信号PCLKDは、分周クロック信号PCLKF0~3,PCLKR0~3に対して逓倍回路200による遅延を有している。しかしながら、本実施形態では内部データストローブ信号IDQSが外部データストローブ信号DQSに対して内部データストローブ信号生成回路400による遅延を有しており、且つ、逓倍回路200の遅延量と内部データストローブ信号生成回路400の遅延量が実質的に等しいことから、上記のライトレベリング動作を実行すれば、分周クロック信号PCLKF0~3,PCLKR0~3と外部データストローブ信号DQSとの間のスキューをほぼゼロとすることが可能となる。このように、逓倍回路200の遅延量に起因するライトレベリング動作時のオフセットがキャンセルされるため、正確なライトレベリング動作を行うことが可能となる。以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。本願の半導体装置に含まれるメモリセルは、揮発性、不揮発性、及びそれらの混合でも構わない。本願の技術思想は、信号伝送回路を有する半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式限られない。本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、CPUCentralProcessingUnit、MCUMicroControlUnit、DSPDigitalSignalProcessor、ASICApplicationSpecificIntegratedCircuit、ASSPApplicationSpecificStandardProduct、メモリMemory等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、SOCシステムオンチップ、MCPマルチチップパッケージやPOPパッケージオンパッケージなどが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。また、トランジスタとして電界効果トランジスタFieldEffectTransistorFETを用いる場合、MOSMetalOxideSemiconductor以外にもMISMetalInsulatorSemiconductor、TFTThinFilmTransistor等の様々なFETに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。更に、PMOSトランジスタP型チャネルMOSトランジスタは、第1導電型のトランジスタ、NMOSトランジスタN型チャネルMOSトランジスタは、第2導電型のトランジスタの代表例である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。本発明によるデータ処理システムは、下記の特徴を有している。[付記1]半導体装置と、前記半導体装置に接続されたコントローラと、を備え、前記半導体装置は、前記コントローラから外部クロック信号が供給されるクロック端子と、前記外部クロック信号を分周することによって互いに位相が異なる複数の分周クロック信号を生成する分周回路と、前記複数の分周クロック信号を逓倍することによって内部クロック信号を生成する逓倍回路と、前記コントローラから外部データストローブ信号が供給されるデータストローブ端子と、前記逓倍回路が有する遅延量を前記外部データストローブ信号に加えることによって内部データストローブ信号を生成する内部データストローブ信号生成回路と、前記内部クロック信号と前記内部データストローブ信号とのスキューを測定するスキュー検出回路と、を備えるデータ処理システム。[付記2]前記逓倍回路は、前記複数の分周クロック信号がそれぞれ供給される第1の複数の入力ノードと、前記内部クロック信号が出力される第1の出力ノードとを有し、前記内部データストローブ信号生成回路は、前記外部データストローブ信号が供給される第2の入力ノードと、前記内部データストローブ信号が出力される第2の出力ノードとを有し、前記複数の第1の入力ノードのそれぞれから前記第1の出力ノードまでの論理ゲート段数と、前記第2の入力ノードから前記第2の出力ノードまでの論理ゲート段数は、互いに等しい、付記1に記載のデータ処理システム。[付記3]前記複数の第1の入力ノードのそれぞれから前記第2の出力ノードまでの間に接続された複数の論理ゲート回路のそれぞれのファンアウトと、前記第2の入力ノードから前記第2の出力ノードまでの間に接続された複数の論理ゲート回路のそれぞれのファンアウトは、互いに等しい、付記2に記載のデータ処理システム。[付記4]半導体装置と、前記半導体装置に接続されたコントローラと、を備え、前記半導体装置は、前記コントローラから供給されるライトデータを内部データストローブ信号に同期して受信する入力バッファ回路と、前記入力バッファ回路からシリアルに出力される前記ライトデータを複数の分周クロック信号に同期してシリアルパラレル変換するシリアルパラレル変換回路と、前記複数の分周クロック信号を逓倍することによって内部クロック信号を生成する逓倍回路と、前記コントローラから供給される外部データストローブ信号に基づいて前記内部データストローブ信号を生成する内部データストローブ信号生成回路と、前記内部クロック信号と前記内部データストローブ信号とのスキューを測定するスキュー検出回路と、を備え、前記逓倍回路の複数の入力ノードに前記複数の分周クロック信号のエッジがそれぞれ入力された後、前記逓倍回路の出力ノードから前記内部クロック信号のエッジが出力されるまでの時間は、前記内部データストローブ信号生成回路の入力ノードに前記外部データストローブ信号のエッジが入力された後、前記内部データストローブ信号生成回路の出力ノードから前記内部データストローブ信号のエッジが出力されるまでの時間と等しい、データ処理システム。[付記5]前記逓倍回路の前記複数の入力ノードのそれぞれから前記出力ノードまでの論理ゲート段数と、前記内部データストローブ信号生成回路の前記入力ノードから前記出力ノードまでの論理ゲート段数は、互いに等しい、付記4に記載のデータ処理システム。[付記6]前記逓倍回路の前記複数の入力ノードのそれぞれから前記出力ノードまでの間に接続された複数の論理ゲート回路のそれぞれのファンアウトと、前記内部データストローブ信号生成回路の前記入力ノードから前記出力ノードまでの間に接続された複数の論理ゲート回路のそれぞれのファンアウトは、互いに等しい、付記5に記載のデータ処理システム。"