"内部回路に存在するフリップフロップを直列接続した一つ以上のスキャンチェインを備えた半導体集積回路であって、前記一つ以上のスキャンチェインのそれぞれは、個別にクロック信号のタイミングを制御可能な複数のセグメントに分かれており、前記一つ以上のスキャンチェインで共通して設けられ、前記セグメントごとに各セグメントを駆動するための複数のクロック信号を生成するクロックゲーティング回路と、前記内部回路の故障の影響が一つのセグメント内で伝搬され、かつ次の故障に対応するケアビットが対応するセグメントに設定されるように、前記クロックゲーティング回路が前記クロック信号を生成する際に利用する制御信号を生成するセグメント制御信号生成部と、を備え、前記クロックゲーティング回路は、前記制御信号に基づいて、前記内部回路の故障の影響をいずれかのセグメント内で伝搬させるべく該セグメントに前記クロック信号を供給し、かつ故障を顕在化させるためのケアビットを対応するセグメントに取り込むべく該セグメントに前記クロック信号を供給し、かつ、前記ケアビットの設定と前記故障の影響の取り出しに関与しないセグメントへの前記クロック信号の供給を停止することを特徴とする半導体集積回路。前記スキャンチェイン、前記クロックゲーティング回路および前記セグメント制御信号生成部のそれぞれに入力される入力信号に対応する疑似乱数信号を生成する疑似乱数生成器と、前記疑似乱数信号を前記入力信号に変換する解凍器と、前記スキャンチェインの出力信号の数を圧縮する第1圧縮器と、前記圧縮器で圧縮した信号の数をさらに圧縮する第2圧縮器と、を備え、前記疑似乱数生成器は、前記制御信号生成部が生成する前記制御信号に関連のある前記疑似乱数信号を生成することを特徴とする請求項1に記載の半導体集積回路。回路内に存在するフリップフロップを直列接続した一つ以上のスキャンチェインと、前記一つ以上のスキャンチェインで共通して設けられ、前記フリップフロップを駆動するためのクロック信号を生成するクロックゲーティング回路と、を備え、前記一つ以上のスキャンチェインのそれぞれは、複数のセグメントに分かれており、各セグメントを個別に駆動可能な半導体集積回路を設計する設計装置であって、前記半導体集積回路内のすべてのノードについて、該ノードの故障を顕在化させるために必要なケアビットを含むテストパターンを生成するテストパターン生成部と、前記半導体集積回路内の故障の影響がいずれかのセグメント内で伝搬し、かつ前記ケアビットが対応するセグメントに取り込まれるように、前記クロックゲーティング回路が前記クロック信号を生成するタイミングを制御するための制御信号を生成して前記半導体集積回路に供給する制御信号生成部と、前記スキャンチェインから出力された故障の影響を取得して、テストパターンの検証を行うパターン検証部と、を備えることを特徴とする設計装置。前記制御信号生成部は、個々の前記スキャンチェイン内の前記複数のセグメントのうち、同時に駆動可能なセグメントの割合を規定した活性化率を超えないように、前記制御信号を生成することを特徴とする請求項3に記載の設計装置。前記一つ以上のスキャンチェインのそれぞれについて、前記故障の影響が対応するセグメントから出力されるまでに該セグメントに入力される前記クロック信号の数と、前記ケアビットを対応するセグメントに設定するまでに該セグメントに入力される前記クロック信号の数と、の和が最小になるように、前記複数のセグメントの接続順序を調整するテスト容易化部を備え、前記テストパターン生成部は、前記テスト容易化部で接続順序が調整された前記複数のセグメントに付与される前記テストパターンを生成することを特徴とする請求項3または4に記載の設計装置。本発明の実施形態は、低消費電力で精度よくスキャンテストを行うことができる半導体集積回路、設計装置および設計方法を提供するものである。本実施形態は、内部回路に存在するフリップフロップを直列接続した一つ以上のスキャンチェインを備えた半導体集積回路に関する。半導体集積回路は、前記一つ以上のスキャンチェインのそれぞれは、個別にクロック信号のタイミングを制御可能な複数のセグメントに分かれている。半導体集積回路は、前記一つ以上のスキャンチェインで共通して設けられ、前記セグメントごとに各セグメントを駆動するための複数のクロック信号を生成するクロックゲーティング回路と、前記内部回路の故障の影響が一つのセグメント内で伝搬され、かつ次の故障に対応する前記ケアビットが対応するセグメントに設定されるように、前記クロックゲーティング回路が前記クロック信号を生成する際に利用する制御信号を生成するセグメント制御信号生成部と、を備える。前記クロックゲーティング回路は、前記制御信号に基づいて、前記内部回路の故障の影響をいずれかのセグメント内で伝搬させるべく該セグメントに前記クロック信号を供給し、かつ故障を顕在化させるためのケアビットを対応するセグメントに取り込むべく該セグメントに前記クロック信号を供給し、かつ、前記ケアビットの設定と前記故障の影響の取り出しに関与しないセグメントへの前記クロック信号の供給を停止する以下、図面を参照しながら、本発明の実施形態を説明する。実施形態の基本コンセプトまず、本実施形態の基本コンセプトについて説明する。半導体集積回路内には、数多くのフリップフロップが存在する。これらフリップフロップを直列接続してスキャンチェインを構成し、半導体集積回路にテストパターンを与えて動作させた結果の内部信号を、スキャンチェインで伝搬させて、外部に出力して検査する手法は、スキャンテストと呼ばれている。また、スキャンチェイン内の各フリップフロップは、スキャンレジスタと呼ばれている。自動テストパターン生成器を用いてスキャンテストを行う場合、半導体集積回路内の故障を検出するために観測しなければならないスキャンレジスタは、スキャンチェイン中の一部のスキャンレジスタだけであり、すべてのスキャンレジスタの値を設定および観測する必要はない。すなわち、故障の影響Dを受け取るスキャンレジスタの値を観測するとともに、次の故障を顕在化するのに必要なケアビットをスキャンレジスタに設定すれば十分である。ところが、スキャンチェインは、複数のスキャンレジスタを直列接続したシフトレジスタで構成されており、入力側から出力側に、順にデータをシフトしなければならないため、一部のスキャンレジスタのみにクロック信号を付与しても、正常なシフト動作は行えない。そこで、本実施形態では、スキャンチェインを、複数のセグメントに分割して、各セグメントごとに個別にクロック信号を付与してシフト動作を行うか否かを選択できるようにした。すなわち、現在のスキャンテストには関係のないセグメントにはクロック信号を付与しないようにして、あるテストパターンを入力することにより顕在化された故障の影響Dを迅速に外部に取り出せるようにしつつ、次の故障を顕在化するために必要なケアビットを所望のセグメントに迅速に設定できるようにしたものである。具体的な実施形態図1は本実施形態に係る半導体集積回路1の回路図である。図1の半導体集積回路1は、一つ以上のスキャンチェイン2と、複数のクロックゲーティング回路3と、複数の制御信号選択回路4と、セグメント制御回路5と、ユーザ回路6とを備えている。半導体集積回路1の入出力端子は、図1に破線で示した設計装置7に接続されている。場合によっては、設計装置7は、複数の装置で構成される場合もありうるが、図1では一つのみを示している。図1には、一つのスキャンチェイン2のみが図示されているが、複数のスキャンチェイン2を設けてもよい。複数のスキャンチェイン2を設ける場合は、各スキャンチェイン2ごとに、複数のクロックゲーティング回路3と複数の制御信号選択回路4とが設けられる。ただし、複数のスキャンチェイン2を設ける場合でも、セグメント制御回路5は一つだけ設けられる。すなわち、セグメント制御回路5は、すべてのスキャンチェイン2で共有される。スキャンチェイン2は、スキャンテストのために、半導体集積回路1内のフリップフロップスキャンレジスタ8を直列接続したものであり、半導体集積回路1内に1個または複数個設けられる。個々のスキャンチェイン2は、複数のセグメントに分かれており、各セグメントごとにクロックゲーティング回路3が設けられている。スキャンチェイン2にはスキャンイネーブル端子T1が設けられている。スキャンイネーブル端子T1の信号論理を切り替えることで、スキャンチェイン2がシフト動作を行うか、あるいはパラレル入力データ9の取込みキャプチャを行うかを切り替えることができる。パラレル入力データ9は、半導体集積回路1内の内部ノードの信号論理である。スキャンイネーブル端子T1の切替タイミングを制御することにより、半導体集積回路1にテストパターンを与えて動作させた任意の状態での内部ノードの信号論理を、任意のタイミングでスキャンレジスタ8に取り込むことができる。この他、半導体集積回路1は、外部スキャン入力端子T2、外部クロック端子T3、外部制御信号切替端子T4、初期化端子T5、シード入力端子T6、およびホールド端子T7と、シフトアウト端子T8とを有する。これら各端子は、設計装置7に接続されている。個々のクロックゲーティング回路3は、対応するセグメント内の各スキャンレジスタ8にクロック信号54を供給するか否かを制御する。制御信号選択回路4は、外部制御信号切替端子T4の信号論理により、セグメント制御回路5で生成された信号と、ユーザ回路6で生成された信号とのいずれかを選択する。選択された信号は、クロックゲーティング回路3に入力されて、外部クロック信号53に同期化され、上述したクロック信号54が生成される。ユーザ回路6は、半導体集積回路1の本来の機能を実現するための回路である。制御信号選択回路4は、半導体集積回路1を通常動作させる場合には、ユーザ回路6からの信号を選択する。すなわち、制御信号選択回路4は、スキャンテストを行う場合のみ、セグメント制御回路5で生成された信号を選択する。図1の設計装置7は、半導体集積回路1の設計、テストパターン検証、およびテストパターンを用いた半導体集積回路1の動作検証を行うものである。設計装置7の処理動作は、後述する図5で説明するが、設計装置7の内部構成としては、例えば、テスト容易化部71と、テストパターン生成部72と、制御信号生成部73と、パターン検証部74とを有する。図2はクロックゲーティング回路3の内部構成の一例を示す回路図である。図2のクロックゲーティング回路3は、セグメント制御回路5で生成されたゲーティング制御信号51と、ユーザ回路6で生成された信号52との論理和信号を生成するOR回路11と、OR回路11の出力信号を外部クロック信号53でラッチするラッチ回路12と、ラッチ回路12の出力信号と外部クロック信号53との論理積信号を生成するAND回路13とを有する。OR回路11の出力がロウであれば、ラッチ回路12の出力とAND回路13の出力もロウになり、クロックゲーティング回路3はクロック信号54を出力しなくなる。すなわち、対応するセグメントへのクロック信号54の供給を停止したい場合は、セグメント制御回路5の出力信号とユーザ回路6の出力信号の双方ともロウレベルにしてOR回路11の出力信号をロウにすればよい。あるいは、外部クロック信号53が停止した場合も、セグメントへのクロック信号54の供給が停止される。図1に示すように、セグメント制御回路5は、初期化信号55と、ホールド信号57と、シード入力信号56とに基づいて、ゲーティング制御信号51を生成する。初期化信号55は初期化端子から、ホールド信号57はホールド端子T7から、シード入力信号56はシード入力端子T6からそれぞれ入力される。図3はセグメント制御回路5の内部構成の一例を示す回路図である。図3のセグメント制御回路5は、3ビットのPRPGPseudoRandomPatternGeneration回路14と、PRPG回路14の出力端子に接続される複数のAND回路15と、PRPG回路14に供給するクロック信号53を生成するクロックゲーティング回路16とを有する。PRPG回路14は、シード入力信号56を初期値として、クロックゲーティング回路16から出力されたクロック信号60に同期してシフト動作を行い、所定の周期で複数の疑似乱数を順繰りに繰り返し生成する。AND回路15とクロックゲーティング回路16にはホールド信号57が入力される。ホールド信号57が例えばハイの場合は、クロックゲーティング回路16はクロック信号60を出力しない。したがって、PRPG回路14はシフト動作を行わずに、直前の疑似乱数を保持する。また、AND回路15は、PRPG回路14が保持している疑似乱数をそのまま出力する。一方、ホールド信号57が例えばロウの場合は、クロックゲーティング回路16は外部クロック信号53に同期したクロック信号60を出力する。したがって、PRPG回路14はシフト動作を行い、新たな疑似乱数を生成する。AND回路15は、ホールド信号57がロウであれば、PRPG回路14で生成された疑似乱数を出力せず、セグメント制御回路5の出力信号はロウ固定になる。図4は図3のPRPG回路14の内部構成の一例を示す回路図であり、3ビットのシード入力信号56に基づいて、3ビットの疑似乱数を生成する例を示している。図4のPRPG回路14は、リング状に接続される3つのフリップフロップ21と、これらフリップフロップ21の段間に接続されるマルチプレクサ22およびEXOR回路23とを有する。PRPG回路14は、所定の生成多項式に初期値シード入力信号56を与えて、クロック信号60に同期してシフト動作を行うことにより、疑似乱数を生成する。PRPG回路14の内部構成は、生成多項式を回路化したものであり、生成多項式の種類が変われば、回路構成も変化する。PRPG回路14の生成多項式は予め既知であるため、初期値によって、各クロック周期ごとにどのような疑似乱数が生成されるかは、予め予測できる。したがって、初期値とクロック信号60の数を調整することで、複数のクロックゲーティング回路3から出力されるクロック信号60のタイミングを任意に制御することができる。したがって、PRPG回路14を設けることで、スキャンチェイン2の各セグメントごとに、任意のクロックゲーティングを行うことが容易になる。ここで、クロックゲーティングとは、スキャンチェイン2内の各セグメントごとに、クロック信号54をどのようなタイミングで入力するかを任意に制御できることを意味する。半導体集積回路1内には、ここでは一例として、複数のスキャンチェイン2が設けられる。本実施形態では、各スキャンチェイン2ごとに、複数のセグメントに分けて、各セグメントに与えるクロック信号54のタイミングをセグメント制御回路5で制御する。以下では、説明の簡略化のために、一つのスキャンチェイン2についてのみ説明するが、他のスキャンチェイン2についても、同様の処理動作が行われる。次に、図1の半導体集積回路1を設計する設計装置7について説明する。設計装置7は、与えられた設計情報に基づいて、図1の半導体集積回路1を設計し、その後に、設計した半導体集積回路1の動作検証を行う。動作検証を行うには、半導体集積回路1にテストパターンを与えて、動作シミュレーションを行う必要がある。動作シミュレーションを行う前段階として、テストパターンを生成して、生成したテストパターンが有効か否かを検証しなければならない。図5は設計装置7が行うテストパターンの生成処理の一例を示すフローチャートである。このフローチャートは、設計装置7が図1に示すように、テストパターン生成部72と、制御信号生成部73と、パターン検証部74とを有する場合の処理手順を示している。まず、テストパターン生成部72は、設計した半導体集積回路1の動作検証のためのテストパターンを生成するステップS1。このテストパターンの中には、制御信号生成部73が生成する各種の制御信号が含まれている。これら制御信号は、テストパターンを用いて半導体集積回路1の動作検証を行う際に、半導体集積回路1に入力されるものである。次に、パターン検証部74は、ステップS1で生成したテストパターンが半導体集積回路1の動作検証を行う上で有効か否かを判定するためのパターン検証を行うステップS2。次に、故障シミュレーションを行って、ステップS1で生成したテストパターンにより検出可能な故障数の割合を示す故障検出率を算出するステップS3。故障検出率が低い場合には、ステップS1以降の処理を繰り返すことになる。故障検出率が高いテストパターンは、有効なテストパターンと判断されて、不図示の記憶装置に格納される。以下、図5のフローチャートに従って故障シミュレーションを行うのに必要な、故障の影響Dの検出処理と、次の故障を顕在化するのに必要なケアビットをスキャンチェイン2に設定する処理とを詳述する。以下では、これらの処理をまとめて、故障検出処理と呼ぶ。本実施形態では、設計装置7で設計した半導体集積回路1内のフリップフロップ8を直列接続して、一つ以上のスキャンチェイン2を生成する。また、各スキャンチェイン2ごとに、複数のセグメントに分けて、各セグメントごとにクロック信号54を与えてシフト動作を行うか否かを切り替えるクロックゲーティングを行う。これにより、生成したテストパターンで顕在化した故障の影響Dをいずれかのセグメントから外部に出力する。図6は本実施形態の故障検出処理の概略を説明する図である。図6は、半導体集積回路1内のフリップフロップ8を用いてSI0からSO0までのスキャンチェインsc1と、SI1からSO1までのスキャンチェインsc2を生成する例を示している。スキャンチェインsc1は、2つのセグメントsg1,sg2を備えており、スキャンチェインsc2は、1つのセグメントsg3を備えている。例えば、半導体集積回路1の組合せ回路17内に故障fがあったとする。この場合、半導体集積回路1に所定のテストパターンを与えることで、セグメントsg2内のレジスタと、セグメントsg3内のレジスタに故障の影響Dが取り込まれる。セグメントsg2,sg3に取り込まれた故障の影響Dは、これらセグメントにクロック信号54を供給して、各セグメント内でシフトさせることで、外部に取り出すことができる。なお、組合せ回路17内に故障fがあっても、テストパターンの種類によっては、故障fの影響Dがセグメントsg2,sg3に伝搬しない可能性がある。そこで、図5のステップS2では、故障fの影響Dが正しく伝搬するようなテストパターンであるか否かを検証して、ステップS3で故障検出率を算出する。次に、図1の半導体集積回路1内の故障を検出する例について説明する。まず、図1の半導体集積回路1のスキャンイネーブル端子T1を例えばロウにして、各スキャンレジスタ8にパラレル入力データ9を取り込むモードに設定する。このとき、セグメント制御回路5内のPRPG回路14はホールド状態に設定される。図7は、半導体集積回路1内の故障の影響Dを特定のセグメントから出力しつつ、次の故障を顕在化するためのケアビットを各セグメントに設定する処理動作を説明する図である。図7は、一つのスキャンチェイン2内に3つのセグメントsg1~sg3が存在する例を示している。上述したように、各セグメントは、個別にクロックゲーティングが可能であり、個別にシフト動作を行う。ここで、故障の影響Dとは、テストパターン中のあるケアビットにより顕在化した故障値を指している。設計装置7は、テストパターンを生成した段階で、どのノードから故障の影響Dが出力されるかを特定できる。そこで、設計装置7は、故障の影響Dを特定のセグメントに取り込むべく、セグメント制御回路5を制御する。例えば、図7aの例では、セグメントsg2に故障の影響Dを取り込むべく、セグメントsg2のみにクロック信号54を与えるようにする。このとき、セグメントsg2内の全スキャンレジスタ8にデータが取り込まれるが、故障の影響Dが取り込まれるのはそのうちの一つであり、他のスキャンレジスタ8に取り込まれたデータは故障検出には寄与しない。ただし、故障検出に寄与しないデータは無視すればよいため、全スキャンレジスタ8がデータを取り込んでも問題はない。セグメントsg2に故障の影響Dを取り込むためには、セグメント制御回路5内のPRPG回路14の3つのレジスタの値を010として、この値を保持するようにする。これにより、クロックゲーティング回路3は、セグメントsg2のみに、クロック信号54を供給する。次に、図7bに示すように、スキャンイネーブル端子T1をハイにして、スキャンレジスタ10をシフトするモードに切り替える。また、セグメント制御回路5内のPRPG回路14にクロック信号60を供給して疑似乱数を生成させ、セグメントsg2とsg3にクロック信号54が供給されるようにする。図7bの例では、セグメントsg2とsg3に、それぞれ3サイクル分ずつクロック信号54が供給された例を示している。これにより、セグメントsg2に当初存在していた故障の影響Dは、セグメントsg3までシフトされる。また、セグメントsg2には、次の故障を顕在化するのに必要なケアビットが取り込まれる。ケアビットは、図7の破線で示す値である。これらケアビットは、次の故障を顕在化するために必要となる値であり、故障の影響Dとともに、セグメントの外部に取り出す必要がある。故障検出率を求めるのに必要となるためである。図7bに示すように、セグメントsg2とsg3のみにクロック信号54を供給するべく、セグメント制御回路5内のPRPG回路14の3つのレジスタの値を、上述した010から2サイクル分シフトさせて、011にする。この状態で、PRPG回路14をホールド状態にして、クロックゲーティング回路3からセグメントsg2とsg3にそれぞれ3サイクル分ずつクロック信号54を供給する。次に、図7cに示すように、セグメントsg3に対して6つのクロック信号54を供給して、セグメントsg3に存在していた故障の影響Dをセグメントsg3から出力シフトアウトする。セグメントsg3のみにクロック信号54を供給するべく、セグメント制御回路5内のPRPG回路14の3つのレジスタの値を、上述した011から4サイクル分シフトさせて、001にする。この状態で、PRPG回路14をホールド状態にして、クロックゲーティング回路3からセグメントsg4に6つのクロック信号54を供給する。これにより、故障の影響Dがスキャンチェイン2から外部に出力され、この故障の影響Dを取得することで、故障の有無を判断できる。図7cの状態では、破線で示すように、3ビット分のケアビットがセグメントに取り込まれているが、次の故障顕在化のために取り込むべきケアビットがまだ残っている場合は、図7dに示すように、残りのケアビットの取込みを行う。図7dの例では、セグメントsg1にケアビットを取り込む例を示している。この場合、PRPG回路14の3つのレジスタの値を、001から2サイクル分シフトさせて、100にして、PRPG回路14をホールド状態にする。そして、クロックゲーティング回路3からセグメントsg1に対して1クロック分のクロック信号54を供給する。以上により、故障の影響Dをスキャンチェイン2から出力できるとともに、次の故障を顕在化するのに必要なケアビットを各セグメントに設定できる。したがって、以後、上述した処理動作を繰り返すことで、ケアビットをスキャンチェイン2に設定しつつ、設定したケアビットにより顕在化した故障の影響Dを出力できる。本実施形態では、故障の影響Dの外部取り出しと次の故障顕在化のためのケアビット設定のために必要なセグメントのみにクロック信号54を与えるため、必要最小限のセグメントのみを駆動して故障検出処理を行うことができ、スキャンテスト時の消費電力を大幅に削減できる。第2の実施形態スキャンチェイン2内の各セグメントには、複数のスキャンレジスタ8が直列接続されている。各セグメント内の複数のスキャンレジスタ8のそれぞれを同時に動作させる割合を活性化率と呼ぶが、この活性化率について制限を設ける場合がある。活性化率の制限がある場合は、その制限の範囲内の個数のスキャンレジスタ8しか同時に動作させることができない。以下に説明する第2の実施形態は、各セグメント内のスキャンレジスタ8の活性化率に制限がある場合の故障検出処理を説明する。以下では、本実施形態との相違点を中心に説明する。図8は、第2の実施形態における、半導体集積回路1内の故障の影響Dをセグメントから出力しつつ、次の故障を顕在化するためのケアビットをセグメントに設定する処理動作を説明する図である。図8では、スキャンレジスタ8の活性化率が50に制限されているものとする。図8のスキャンチェイン2には、合計12個のスキャンレジスタ8が存在するため、活性化率が50であれば、同時に動作可能なスキャンレジスタ8は6個になる。まず、図8aに示すように、セグメント制御回路5内のPRPG回路14の出力を001にしてホールドさせ、クロックゲーティング回路3からセグメントsg3のみに1サイクル分のクロック信号54を与えて、故障の影響Dをセグメントsg3に取り込む。次に、図8bに示すように、PRPG回路14をホールド状態にしたまま、クロックゲーティング回路3からセグメントsg3に、6サイクル分のクロック信号54を与えて、故障の影響Dをセグメントsg3から出力シフトアウトする。このとき、セグメントsg1とsg3の破線の丸で示した位置に、次の故障を顕在化するために必要なケアビットが存在するものとする。図8bの場合も、セグメントsg3内のスキャンレジスタ8のみが動作しているため、活性化率は50である。次に、図8cに示すように、次の故障を顕在化するために必要なケアビットのうち、まだ各セグメントに取り込まれていないものを取り込むべく、セグメントsg1とsg2に1サイクル分ずつクロック信号54を与える。このクロック信号54を生成するべく、PRPG回路14の3つのレジスタの値を001から3サイクル分シフトさせて110にする。この状態でPRPG回路14をホールド状態にして、クロックゲーティング回路3からセグメントsg1とsg2にそれぞれ3サイクル分ずつクロック信号54を供給する。図8cの場合は、セグメントsg1,sg2内のスキャンレジスタ8のみが動作しているため、活性化率は50である。このように、スキャンレジスタ8の活性化率に制限がある場合であっても、その制限の範囲内でセグメントを動作させることが可能であり、消費電力をより抑制しつつ、精度よく故障検出を行うことができる。第3の実施形態第1および第2の実施形態で説明したように、故障検出を行うには、テストパターンにより顕在化される故障の影響Dをセグメントの外部に取り出しつつ、次の故障を顕在化するためのケアビットを各セグメントに設定する必要がある。このとき、できるだけ少ないクロック数で故障の影響Dをセグメントの外部に取り出すのが望ましい。そこで、以下に説明する第3の実施形態は、故障検出を行う際に、まず最初にセグメントの並び換えを行って、故障の影響Dをより少ないクロック数でセグメント内を伝搬させるようにしたことを特徴とする。この並び換えは、設計装置7内のテスト容易化部71により行われる。図9はスキャンチェイン2内のセグメントの並び順を変更する例を示す図である。図9aはセグメントの並び順を変更する前のスキャンチェイン2、図9bは並び順を変更した後のスキャンチェイン2を示している。図9aの場合は、セグメントsg2内に存在する故障の影響Dをスキャンチェイン2の出力端子SOから出力するまでに、9サイクル分のクロック信号54を入力する必要がある。これに対して、図9bの場合は、故障の影響Dを含むセグメントをスキャンチェイン2の最終段のセグメントと入れ替えるため、故障の影響Dを出力端子SOから出力するまでに、3サイクル分のクロック信号54しか必要としない。これにより、クロック信号54の入力数を大幅に削減でき、消費電力の削減が図れる。なお、図9では、故障の影響Dの伝搬のしやすさを念頭に置いて、スキャンチェイン2内のセグメントの入れ替えを行ったが、シフト動作に大きな電力を消費する図2のクロックゲーティング回路3内のラッチ回路12についても、スキャンチェイン2内の最終段側に配置するのが望ましい。上述したテスト容易化部71による入れ替え処理は、図5のフローチャートのステップS1の前に行うのが望ましい。すなわち、まず、スキャンチェイン2内のセグメントの入れ替え処理を行った後に、テストパターンの生成処理を行うことで、故障の影響Dをより少ないクロック数で伝搬させることが可能なテストパターンを生成できる。このように、第3の実施形態では、故障の影響Dやシフト動作時の電力消費量を念頭に置いて、スキャンチェイン2内のセグメントの入れ替えを行った後にテストパターンを生成するため、故障の影響Dを外部に取り出すまでのクロック数を削減でき、消費電力の削減が図れる。第4の実施形態上述した第1~第3の実施形態では、セグメント制御回路5内にPRPG回路14を設けて、スキャンレジスタ8内の各セグメントのクロックゲーティングを行ったが、PRPG回路14を省略することも可能である。以下に説明する第4の実施形態は、セグメント制御回路5内からPRPG回路14を省略したことを特徴とする。図10は第4の実施形態に係る半導体集積回路1の概略構成を示す回路図である。図10では、図1と共通する回路部品には同一の符号を付しており、以下では相違点を中心に説明する。図10の半導体集積回路1は、PRPG回路14がない代わりに、各セグメントおよびクロックゲーティング回路3に対応して、AND回路31と、フリップフロップ32と、クロックゲーティング回路33とを備えている。AND回路31は、ホールド信号57とシフト入力信号61との論理積を出力する。シフト入力端子T9に入力されるシフト入力信号61は、図1にはない信号であり、PRPG回路14を規定サイクル分だけシフトさせた結果得られるビットパターンを、シフト入力端子T9を介して入力する信号である。すなわち、図10の半導体集積回路1では、設計装置7側で疑似乱数を生成して、生成された疑似乱数をシフト入力信号61としてシフト入力端子T9から入力する。このシフト入力信号61は、フリップフロップ32でシフトされて、対応するAND回路31に入力される。フリップフロップ32は、クロックゲーティング回路33からのクロック信号58に同期してシフト動作を行う。このようにすることで、図10の半導体集積回路1の内部にPRPG回路14が不要となり、半導体集積回路1の内部構成を簡略化できる。図10の半導体集積回路1を用いることで、図7と同様の処理動作を行うことができる。以下、図7を用いて、図10の半導体集積回路1におけるテスト故障検出処理を説明する。まず、図7aでは、セグメントsg2に故障の影響Dを取り込んでいる。この取込みを行うために、シフト入力端子から、010の3ビットからなるシフト入力信号61をAND回路31に与えるとともに、ホールド端子T7からハイレベルのホールド信号57を1サイクル分与える。これにより、クロックゲーティング回路3は、セグメントsg2に対してのみ、1サイクル分のクロック信号54を与え、故障の影響Dがセグメントsg2に取り込まれる。次に、図7bでは、セグメントsg2とsg3に3サイクル分ずつクロック信号54を与えて、故障の影響Dのシフト動作を行っている。このシフト動作を行うために、シフト入力端子から011の3ビットからなるシフト入力信号61をAND回路31に与えるともに、ホールド端子T7からハイレベルのホールド信号57を3サイクル分与える。これにより、クロックゲーティング回路3は、セグメントsg2とsg3に対してのみ、3サイクル分のクロック信号54を与えて、故障の影響Dをセグメントsg2からsg3にシフトする。次に、図7cでは、セグメントsg3に6サイクル分ずつクロック信号54を与えて、故障の影響Dをセグメントsg3から外部にシフトさせている。このシフト動作を行うために、シフト入力端子から001の3ビットからなるシフト入力信号61をAND回路31に与えるとともに、ホールド端子T7からハイレベルのホールド信号57を6サイクル分与える。これにより、クロックゲーティング回路3は、セグメントsg3に対してのみ、6サイクル分のクロック信号54を与えて、故障の影響Dをセグメントsg3から外部にシフトアウトする。次に、図7dでは、セグメントsg1に1サイクル分のクロック信号54を与えて、次の故障を顕在化するためのケアビットをセグメントsg1に取り込んでいる。この取込みを行うために、シフト入力端子から、100の3ビットからなるシフト入力信号61をAND回路31に与えるとともに、ホールド端子T7からハイベルのホールド信号57を1サイクル分与える。これにより、クロックゲーティング回路3は、セグメントsg1に対してのみ、1サイクル分のクロック信号54を与えて、ケアビットをセグメントsg1に取り込む。このように、第4の実施形態では、セグメントsg1~sg3のクロック制御のためのゲーティング制御信号51を、半導体集積回路1の外部から与えられるシフト入力信号61を用いて生成するため、半導体集積回路1内に、ゲーティング制御信号51を生成するためのPRPG回路14等を設けなくて済み、半導体集積回路1の内部構成を簡略化できる。また、半導体集積回路1内にPRPG回路14を設けてゲーティング制御信号51を生成する場合、ゲーティング制御信号51が生成されるまでに要するPRPG回路14内のシフト回数がその都度変動するため、ゲーティング制御信号51の生成時間にばらつきが生じてしまう。これに対して、本実施形態では、外部で生成したシフト入力信号61を用いるため、半導体集積回路1内では、均一な時間で、迅速にゲーティング制御信号51を生成できる。第5の実施形態以下に説明する第5の実施形態は、圧縮スキャンのために半導体集積回路1内に設けられているPRPG回路34を流用して、ゲーティング制御信号51を生成するものである。図11は第5の実施形態に係る半導体集積回路1の概略構成を示す回路図である。図11では、図1と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。図11の半導体集積回路1は、スキャン入力側にPRPG回路34と解凍器DeCompressor35とを有し、スキャン出力側に圧縮器Compressor、第1圧縮器36とMISR第2圧縮器37を有する。解凍器35と圧縮器36の間に、複数のスキャンレジスタ8が直列接続されたスキャンチェイン2が配置されている。図11は、解凍器35と圧縮器36の間に二つのスキャンチェイン2を並列して配置した例を示しているが、解凍器35と圧縮器36の間に配置されるスキャンチェイン2の数には特に制限はない。PRPG回路34が生成した疑似乱数パターンは、解凍器35により、スキャンチェイン2を制御するための制御信号やクロック信号53に変換される。PRPG回路34は、設計装置7から与えられるシード値を初期値として、所定の生成多項式に基づいて、所定の周期を持つ疑似乱数を生成する。このため、設計装置7は、予め、制御信号やクロック信号53の動作タイミングを想定した上で、所望のシード値をPRPG回路34に与える。これにより、解凍器35は、設計装置7が想定したタイミングを持つ制御信号とクロック信号53を出力する。本実施形態は、圧縮スキャン用に設けられるPRPG回路34を流用して、セグメント制御回路5がゲーティング制御信号51を生成するのに必要な信号以下、シフト入力信号61を生成する点に特徴がある。すなわち、本実施形態によれば、セグメント制御回路5内に、図3に示すような専用のPRPG回路34を設ける必要がなくなり、その代わりに、圧縮スキャン用のPRPG回路34を流用して、上述したシフト入力信号61を生成して、セグメント制御回路5に入力する。シフト入力信号61を外部から入力する点では、図10に示した半導体集積回路1と同じであり、したがって、図11のセグメント制御回路5の内部構成は、図10のセグメント制御回路5の内部構成に類似している。以下では、図11のセグメント制御回路5が図10のセグメント制御回路5と異なる箇所を中心に説明する。上述したように、本実施形態では、圧縮スキャン用のPGPG回路にて、ゲーティング制御信号生成用のシフト入力信号61も生成する。これを実現するには、設計装置7がPRPG回路34にシード値を与える際に、ゲーティング制御信号51の動作タイミングを予め想定して、解凍器35が所望のシフト入力信号61を出力できるように、シード値を調整してPRPG回路34に与える。図11のセグメント制御回路5は、図10とほぼ同様に構成されているが、AND回路31に、さらに別のAND回路38を接続している。このAND回路38は、信号62により、PRPG回路34で生成したゲーティング制御信号のシフト動作が完了するまで、スキャンチェイン2の各セグメントをホールド状態にするために設けられている。図11の半導体集積回路1を用いることで、図7と同様の処理動作を行うことができる。このように、第5の実施形態では、圧縮スキャン用のPRPG回路34を、ゲーティング制御信号生成用のシフト入力信号61を生成するためにも流用するため、セグメント制御回路5内にPRPG回路14を設けなくて済み、セグメント制御回路5の内部構成を簡略化できる。上述した実施形態で説明した設計装置の少なくとも一部は、ハードウェアで構成してもよいし、ソフトウェアで構成してもよい。ソフトウェアで構成する場合には、設計装置の少なくとも一部の機能を実現するプログラムをフレキシブルディスクやCD-ROM等の記録媒体に収納し、コンピュータに読み込ませて実行させてもよい。記録媒体は、磁気ディスクや光ディスク等の着脱可能なものに限定されず、ハードディスク装置やメモリなどの固定型の記録媒体でもよい。また、設計装置の少なくとも一部の機能を実現するプログラムを、インターネット等の通信回線無線通信も含むを介して頒布してもよい。さらに、同プログラムを暗号化したり、変調をかけたり、圧縮した状態で、インターネット等の有線回線や無線回線を介して、あるいは記録媒体に収納して頒布してもよい。上記の記載に基づいて、当業者であれば、本発明の追加の効果や種々の変形を想到できるかもしれない。したがって、本発明の態様は、上述した個々の実施形態には限定されない。特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。"