"画素用の電荷蓄積回路であって、電荷蓄積ノードと、上記電荷蓄積ノードを、データ電圧を供給するための第1の電圧入力部から、選択的に絶縁するための、直列接続された第1のトランジスタおよび第2のトランジスタと、上記電荷蓄積ノードにおける電圧を、上記電荷蓄積回路内の別のノードにおいて再現し、これによって、上記第2のトランジスタに印加されるドレイン-ソース電圧を低減するボルテージフォロア回路とを備え、上記第1のトランジスタは、上記ボルテージフォロア回路の一部である、電荷蓄積回路。上記第1のトランジスタおよび上記第2のトランジスタは、上記第1の電圧入力部と上記電荷蓄積ノードとの間に直列接続されており、上記第2のトランジスタは、上記第1のトランジスタと上記電荷蓄積ノードとの間に接続されている、請求項1に記載の電荷蓄積回路。第3のトランジスタをさらに備え、上記第3のトランジスタは、i第2の電圧入力部と、ii上記第1のトランジスタと上記第2のトランジスタとの間の第1のノードと、の間に接続されており、上記第3のトランジスタのゲートは、上記電荷蓄積ノードに接続されており、上記ボルテージフォロア回路は、上記第1のトランジスタおよび上記第3のトランジスタを含み、使用時には、上記電荷蓄積ノードにおける電圧を、上記第1のノードにおいて再現する、請求項1または2に記載の電荷蓄積回路。上記第1のトランジスタのソースは、上記第1の電圧入力部に接続されており、上記第3のトランジスタのドレインは、上記第2の電圧入力部に接続されており、上記第3のトランジスタのソースは、上記第1のノードに接続されている、請求項3に記載の電荷蓄積回路。上記第1のトランジスタおよび上記第3のトランジスタは、互いにほぼ適合されている、請求項3または4に記載の電荷蓄積回路。電圧保持モードにおいて、上記第1のトランジスタに印加されたゲート-ソースバイアス電圧が、上記第3のトランジスタに印加されたゲート-ソースバイアス電圧と等しい、または、ほぼ等しいように構成された、請求項5に記載の電荷蓄積回路。電圧保持モードにおいて、上記第1のトランジスタに、ゲート-ソースバイアス電圧を印加するように構成されており、上記ゲート-ソースバイアス電圧は、上記第1のトランジスタを、動作の閾値下の領域にバイアスする、請求項1から6のいずれか1項に記載の電荷蓄積回路。電圧保持モードにおいて、上記第1のトランジスタに、ゼロ、または、ほぼゼロであるゲート-ソースバイアス電圧を印加するように構成された、請求項1から7のいずれか1項に記載の電荷蓄積回路。使用時には、上記第2の電圧入力部は、使用時に上記第1の電圧入力部によって供給される最も高いデータ電圧よりも大きい電圧を供給する、請求項3から6のいずれか1項、または、請求項3から6のいずれか1項に従属するときの請求項7または8に記載の電荷蓄積回路。上記第2のトランジスタはデュアルゲートトランジスタである、請求項1から9のいずれか1項に記載の電荷蓄積回路。上記第1のトランジスタおよび上記第3のトランジスタは、それぞれ、直列接続された2つのトランジスタを含む、請求項3から6、および9のいずれか1項、または、請求項3から6のいずれか1項に従属するときの請求項7、8、または、請求項3から6および請求項9のいずれか1項に従属するときの請求項10に記載の電荷蓄積回路。上記第1の電圧入力部と上記第1のトランジスタとの間に直列接続された第4のトランジスタ、およびi第3の電圧入力部と、ii上記第1のトランジスタと上記第4のトランジスタとの間の第2のノードと、の間に接続された第5のトランジスタをさらに備える電荷蓄積回路であって、電圧保持モードにおいて、上記第5のトランジスタはオンであり、これによって、上記第2のノードが上記第3の電圧入力部に接続されるように、動作可能である、請求項1から10のいずれか1項に記載の電荷蓄積回路。上記電圧保持モードにおいて、上記第4のトランジスタがオフであるように動作可能である、請求項12に記載の電荷蓄積回路。電圧書き込みモードにおいて、上記第4のトランジスタがオンであり、上記第5のトランジスタがオフであるように動作可能である、請求項12または13に記載の電荷蓄積回路。上記第4のトランジスタは、上記第5のトランジスタの逆の導電型であり、上記第4のトランジスタのゲートは、上記第5のトランジスタのゲートに接続されている、請求項12、13、または14に記載の電荷蓄積回路。上記第4のトランジスタのゲートは、上記第1のトランジスタのゲートに接続されている、請求項12から15のいずれか1項に記載の電荷蓄積回路。上記第1のトランジスタのゲートに接続された第1のゲート線と、上記第2のトランジスタのゲートに接続された第2のゲート線とを備える、請求項1から16のいずれか1項に記載の電荷蓄積回路。上記第2のトランジスタのゲートは、上記第1のトランジスタのゲートに接続されている、請求項1から16のいずれか1項に記載の電荷蓄積回路。上記電荷蓄積ノードに接続された蓄積キャパシタを含む、請求項1から18のいずれか1項に記載の電荷蓄積回路。上記電荷蓄積ノードに接続された表示素子を含む、請求項1から19のいずれか1項に記載の電荷蓄積回路。上記表示素子は液晶表示素子である、請求項20に記載の電荷蓄積回路。各上記トランジスタはMOSFETである、請求項1から21のいずれか1項に記載の電荷蓄積回路。請求項1から22のいずれか1項に記載の電荷蓄積回路を含む、ディスプレイ。アクティブマトリクス液晶ディスプレイAMLCDである、請求項23に記載のディスプレイ。画素のマトリクスと、複数の電荷蓄積回路とを備え、各画素は、上記複数の電荷蓄積回路のうちの一の電荷蓄積回路を備える、請求項24に記載のAMLCD。画素の行に電圧を書き込むための電圧書き込みモードを有するように構成されている、請求項24または25に記載のAMLCD。画素のマトリクスと、複数の電荷蓄積回路を備えるAMLCDであって、上記電荷蓄積回路の各々は、請求項12に記載の電荷蓄積回路であり、各画素は、上記複数の電荷蓄積回路のうちの一の電荷蓄積回路を備えており、さらに、各画素の行について、当該行に書き込むための電圧書き込みモードと、電圧保持モードと、を有するように構成されているAMLCD。図5aは、日本特許出願公開第5-142573号1993年6月11日に開示された、幾つかのフレームにわたる保持時間を増大させる別の技術を示す図である。この技術は、ブートストラッピングを含む。すなわち、ユニティゲイン電圧増幅器緩衝増幅器22は、その入力部が、電荷蓄積ノード12および画素電極に接続されており、その出力部が、トランジスタ8と10との間の接合点に接続されている。換言すると、図5aの回路には、このユニティゲイン電圧増幅器22によるフィードバック機能が提供されており、このため、画素電極電圧は、直列接続されたトランジスタ8と10との間の接合点に生じる。この緩衝増幅器22が、画素電極から電荷を引き出さない理想的なものであれば、トランジスタ10のドレイン-ソース間の電圧がゼロボルトに低減されるので、画素電極からのリークをなくすことができる。図5bに示される、開示された緩衝増幅器22の回路の例には、NMOSトランジスタおよびPMOSトランジスタを結びつけたCMOSソースフォロア回路24と、CMOS二段ソースフォロア回路26と、演算増幅器28を用いたボルテージフォロア回路とが含まれる。上記提案では、緩衝増幅器22のすべての実現例おいて、少なくとも2つのトランジスタが追加され、かつ2つの電源線が設けられている。このため、これらの実現例では、画素回路の面積が増大する。また、このようにトランジスタを追加すると、ディスプレイの製造時の歩留まりが低下する。さらに、画素における能動素子形成区画の面積ActiveAreaが増大すると、実現可能な最小の画素サイズが制限され、これにより、ディスプレイの最大解像度が制限される。ディスプレイが、透過形または反射透過形のディスプレイであるならば、画素における能動素子形成区画の面積の増大は、結果的に、バックライトから画素を通る光透過率を低減させ、ディスプレイの輝度を低減する。US特許第6064362号2000年5月16日および第7573451号2009年8月11日には、フィードバック緩衝増幅器を備える画素回路が開示されている。このフィードバック緩衝増幅器は、日本特許出願公開第5-142573号と同様に、蓄積ノードからのリークを低減することを目的としている。両開示における緩衝増幅器は、少なくとも2つのさらなるトランジスタから構成されている。これら3つの従来の画素回路の各電力消費は、緩衝増幅器の電力消費によって左右され、緩衝増幅器の電力消費が、アクティブマトリクスディスプレイの全電力消費に大きく影響するものである。トランジスタ特性図3は、典型的なn型チャネルトランジスタの入力特性を示す図である。ゲート電圧が低い値から増大するにつれて、ドレイン電流は、最初に指数関数的に増大し、その後、横ばいになるドレイン電流がゲート電圧につれて増大する速度は、ゲート電圧が高い場合に低くなることを意味している。ドレイン電流の指数関数的増加特性は、トランジスタの動作の閾値下の領域において現れる。この図はまた、ドレイン電流がドレイン電位に依存していることを示している。閾値下の領域では、ゲート電圧は、ドレイン電圧よりも、ドレイン電流に極めて大きく影響する。ゲート電圧が、例えば0.25V変化すると、ドレイン電流は40倍変化する。その一方で、ドレイン電流を同じだけ変化させるには、ドレイン電圧を8V変化させる必要がある。発明の目的本発明の目的は、従来技術の電荷蓄積回路の幾つかまたは全ての欠点を克服すること、および、特に、電力消費がより低い電荷蓄積回路を提供することにある。本発明の第1の態様は、画素用の電荷蓄積回路を提供する。この回路は、電荷蓄積ノードと、該電荷蓄積ノードを、データ電圧を供給するための第1の電圧入力部から選択的に絶縁するための、直列接続された第1のトランジスタおよび第2のトランジスタと、該第2のトランジスタに印加されるドレイン-ソース電圧が低減されるように、電荷蓄積ノード12における電圧を電荷蓄積回路内の別のノードにおいて再現するためのボルテージフォロア回路とを備えている。ここで、ボルテージフォロア回路は、第1のトランジスタを備えている。本発明は、第1のトランジスタおよび第2のトランジスタを通るリーク電流を低減するために、ボルテージフォロアを用いている。第1のトランジスタおよび第2のトランジスタは、電圧保持モードにおいて、電荷蓄積ノードを電圧入力部から絶縁するための絶縁トランジスタである。ボルテージフォロアは、電荷蓄積ノードにおける電圧を、回路内の別のノードにおいて可能な限り厳密に再現する。このため、第2のトランジスタに印加されるドレイン-ソース電圧は、低減される。第2のトランジスタに印加されるドレイン-ソース電圧は、好ましくは、ゼロまたはほぼゼロまで低減される上記ドレイン-ソース電圧は、ボルテージフォロア回路が電荷蓄積ノードにおける電圧を別のノードにおいて正確に再現するならば、ゼロまで低減される。第2のトランジスタに印加されるドレイン-ソース電圧のこの低減は、第2のトランジスタを通るリーク電流の低減を導くおよび、基本的に、第2のトランジスタに印加されるドレイン-ソース電圧がゼロまで低減されるならば、第2のトランジスタを通るリーク電流はゼロまで低減され得る。本発明によれば、絶縁トランジスタのうちの一方が、ボルテージフォロアの一部として用いられる。このため、ボルテージフォロアを構成するために追加で設けなければならない部品の点数が削減されると共に、ボルテージフォロアが占める面積が低減される。従って、本発明は、画素の面積をほとんど増大させない、または全く増大させないように、リーク電流を低減し、こうすることによって、必要とされるフレームリフレッシュレートを低減するものである。本発明の、従来技術に対する利点は、次の点を含む。画素蓄積ノードからのリーク電流を最少化するために用いられるボルテージフォロアおよびフィードバックの機能性は、第1の絶縁トランジスタおよびさらに1つのトランジスタ、並びに電源線を再利用することによって実現される点。その結果、画素における能動素子形成区画の面積の増大は、最小限に抑えられる。電力消費がより少ない点。画素電極の電圧荷電時間に影響しない点。リーク電流が減少することは、本発明の電荷蓄積回路が、より低いフレームリフレッシュレートを有することが可能であることを意味している。同様に、本発明の電荷蓄積回路が組み込まれたディスプレイも、より低いフレームリフレッシュレートを有することが可能である。本発明の好ましい実施形態を、添付の図面を参照しながら、具体的な実施例を用いて、説明する。第1の実施形態図6には、第1の実施形態が示されている。この第1の実施形態は、アクティブマトリクスディスプレイ用の画素回路から構成されている。この回路は、次の素子を含む。第1のトランジスタ8キャパシタCs16第2のトランジスタ10第3のトランジスタ30画素に設けられた接続点は、次の通りである。同一のカラム内の画素間で共有されるソース線9。同一のロウ内の画素間で共有されるゲートアドレス線11。同一のロウ若しくは同一のカラム内の画素間で共有され得る、または、画素マトリクス全体の間で共有され得るキャパシタバイアス線18。同一のロウまたは同一のカラム内の画素間で共有され得る、または、画素マトリクス全体の間で共有され得る電源線32。また、液晶ディスプレイの場合の、電荷蓄積ノード12と対向プレートノード20との間の光学素子のインピーダンスを示す負荷素子Clc14も示されているアクティブマトリクスディスプレイの場合、対向プレートノード20は、ディスプレイの全ての画素に共通であってよく、従って、共通電極を形成していてよい。この回路は、次のように接続されている。ソース線9は、第1のトランジスタ8のソースに接続されている。第1のトランジスタ8のドレインは、第2のトランジスタ10のソースに接続されている。ゲート線11は、第1のトランジスタ8のゲートおよび第2のトランジスタ10のゲートに接続されている。第2のトランジスタ10のドレインは、蓄積ノード12に接続されている。蓄積キャパシタCs16は、蓄積ノード12とキャパシタバイアス線18との間に接続されている。負荷素子Clc14は、蓄積ノード12と対向プレートノード20との間に接続されているこのため、蓄積ノード12は、画素電極を形成していると考えることも可能である。蓄積ノード12はまた、第3のトランジスタ30のゲートに接続されている。第3のトランジスタ30のドレインは、電源線32に接続されており、第3のトランジスタ30のソースは、第1のトランジスタと第2のトランジスタとの間の第1のノードに接続されている本実施形態では、第1のノードは、第1のトランジスタ8のドレインおよび第2のトランジスタ10のソースに接続されている。この回路の動作は、次のとおりである。動作中は、この回路は、2つの機能を実行する。最初の機能は、蓄積ノード12に電圧を書き込むことであり、その次の機能は、蓄積ノード12に書き込まれた該電圧を保持することである。電圧書き込みモードは、従来技術に記載されている標準的なアクティブマトリクスディスプレイの電圧書き込みモードと同じであり、例えば、図2の回路に関連して説明したような電圧書き込みモードと同じである。すなわち、各画素のゲート線11がスキャンドライバ6からのスキャンパルスを受信すると、トランジスタ810はオンにされ、ソース電極9を電荷蓄積ノード画素電極12に電気的に接続させる。このため、ソース電極9上の電圧は、表示素子の画素電極および蓄積キャパシタ16を荷電させる。スキャンパルスが除去されると、第1のトランジスタ8および第2のトランジスタ10はオフにされ、画素電極および電荷蓄積ノード12をソース電極9から絶縁する。このため、次のフレームの間にリフレッシュされるまで、関連する表示素子14の光学特性は、表示素子14に印加される電圧に対応する。従って、第1のトランジスタ8および第2のトランジスタ10は、電圧入力部からすなわちソース電極9から電荷蓄積ノード12を選択的に絶縁する。必要に応じて、スキャンパルスが除去された後に、蓄積キャパシタ16の第2のプレート18に印加された第2の電圧の画素電極への容量結合を介して、画素電極上のデータ電圧に、オフセットを加えてもよい。本実施形態では、一旦、画素マトリクスの全てのロウが書き込まれると、電圧保持モードが動作可能になる。電圧保持モードの間は、ソース線9は、スキャンドライバ6によって、第1のトランジスタ8を閾値下の領域にバイアスする電圧にプログラムされる。この電圧は、好ましくは、低レベルのゲート線11の電圧と同一の電圧に設定されており、このため、第1のトランジスタは、ゼロボルトのゲート-ソース電圧Vgsでバイアスされる。電源線32は、使用時には、保持モードの間の書き込み機能の間でも最も高いデータ電圧よりも高い電圧レベルで保持される。これらのバイアス条件によって、第3のトランジスタ30および第1のトランジスタ8は、入力部が、蓄積ノード12に書き込まれるデータ電圧であり、出力部が、第2のトランジスタ10のソースに接続されている、ボルテージフォロアを形成する。あるいは、第1のトランジスタ8のVgsは、バイアス電流の最適化、つまり、電力消費の最適化が可能なように、非ゼロ値に設定されていてよい。電圧Vgsがゼロから変動する量は、トランジスタのプロセス条件によって決定されるが、典型的には、ゼロから、最大数百ミリボルトの変動が可能である。ボルテージフォロアは、電荷蓄積ノードにおける電圧を、回路内の別のノードにおいて可能な限り厳密に再現するので、第2のトランジスタ10に印加されるドレイン-ソース電圧は低減され、好ましくは、ゼロまたはほぼゼロまで低減される。図6の回路では、ボルテージフォロアは、例えば、電荷蓄積ノードにおける電圧を、第1のトランジスタ8と第2のトランジスタ10との間のノードにおいて再現する。結果として、第2のトランジスタ10を通るリーク電流は低減される第2のトランジスタ10に印加されるドレイン-ソース電圧がゼロまで低減されるならば、このリーク電流は、ゼロまで低減されることになる。より詳細に言うと、ボルテージフォロアは、次のように機能する。第1のトランジスタ8は、典型的には、0VのVgsでバイアスされる。0VのVgsは、バイアス電流を第1のオーダーafirstorderに設定する。これは、閾値下の領域にバイアスされたトランジスタのドレイン電流が、図3に示されるトランジスタのドレイン-ソース電圧Vdsにわずかながらも依存しているからである。第2のトランジスタ10を通るリーク電流が、バイアス電流よりも極めて少ないと仮定すると、第1のトランジスタ8によって設定されたバイアス電流も、第3のトランジスタ30のチャネルを通過するはずである。第1のトランジスタ8および第3のトランジスタ30が、寸法、閾値電圧、および移動度に関して適合していると仮定すると、第1のトランジスタ8および第3のトランジスタ30の2つが、同一のバイアス条件VgsおよびVdsを有している場合、第3のトランジスタ30は、第1のトランジスタ8と同じ電流を通す。これらのバイアス条件VgsおよびVdsは、画素電極電圧Vpix蓄積ノード12における電圧が、電源線32の電圧とソース線9の電圧との間のちょうど半分である場合に成立する。この場合、第3のトランジスタ30のVgsはゼロボルトであり、従って、ボルテージフォロアの出力電圧は、その入力電圧と同一であり、結果的に、より良好なボルテージフォロアになる。従って、第2のトランジスタ10のVdsは、ゼロボルトまで低減され、蓄積ノード12からの、電界を誘発させるリーク電流をゼロまで低減する。画素電極電圧が電源線32の電圧とソース線9の電圧との中間電圧よりも高い場合、トランジスタ30のVdsは、減少する。Vdsが減少すると、第3のトランジスタ30のゲート-ソース電圧は、第1のトランジスタ8に流入するバイアス電流を保持するために、0Vからわずかに増大することが求められる。画素電極電圧が上記中間電圧よりも低い場合、トランジスタ30のVdsは増大する。Vdsが増大すると、第3のトランジスタ30のVgsは、第1のトランジスタ8に流入するバイアス電流を保持するために、0Vよりも下にわずかに減少することが求められる。蓄積ノードの電圧範囲が典型的な5Vであり、中心が、電源線32の電圧とソース線9のバイアス電圧との間の中間点におかれている場合、第3のトランジスタ30のVgsは、典型的には、100mVと-100mVとの間で変動する第1のトランジスタ8上が、Vgs=ゼロである場合。この範囲は、第1のトランジスタ8および第3のトランジスタ30によって形成されたボルテージフォロアの最悪のエラーを示しているここで、ボルテージフォロアのエラーとは、ボルテージフォロアへの入力電圧と、ボルテージフォロアからの出力電圧との差である。書き込み機能は、蓄積ノードのデータがアップデートを必要とする場合に、繰り返し行われる。本実施形態の利点は、次の点を含む。電圧保持モードの間は、蓄積ノードからの、電界を誘発させるリーク電流を最少化するために、ボルテージフォロアが用いられる。ボルテージフォロアは、保持機能の間、第1の絶縁トランジスタをバイアス装置として再利用することによって、実行される。この画素回路は、より少ないトランジスタを有し、従って、従来技術の、リーク電流を低減するためにボルテージフォロアを用いる画素回路よりも、能動素子形成区画の面積を小さくすることができる。本実施形態は、図7に示されるようなデュアルゲートトランジスタ10a10bとして形成された第2のトランジスタ10によっても実施可能であることは、当業者には明らかであろう。本形態は、単一のゲートトランジスタ10の場合と比べて、蓄積ノードからのリーク電流をさらに低減する。第1のトランジスタ8のソースにおけるノードがバイアスされるため、デュアルゲートトランジスタ10a10bは、図2に示される標準的な画素回路と同じ電界低減効果を有する。第2の実施形態図8には、第2の実施形態が示されている。本実施形態は、第1のトランジスタ8が、直列接続された2つのトランジスタ8a8bに置き換えられていること、および、トランジスタ30が直列接続された2つのトランジスタ30a30bに置き換えられていることを除いて、第1の実施形態と同一である。トランジスタ8a8bのゲートはゲート線11に接続されており、トランジスタ30a30bのゲートは蓄積ノード12に接続されている。この回路の動作は、第1の実施形態と同一である。ここでは、電圧保持モードにとって不可欠なボルテージフォロアは、4つのトランジスタ8a、8b、30a、および30bによって形成されている。このボルテージフォロアは次のように動作する。トランジスタ8aおよび30bは、第1の実施形態におけるトランジスタ8および30と同じ機能を有している。ボルテージフォロアは、トランジスタ8および30のバイアス条件が同一である場合に、良好に機能する。第1の実施形態のように、トランジスタ8aは、典型的なゼロボルトのVgsで、閾値下の領域にバイアスされる。トランジスタ8bおよび30aの動作の役割は、トランジスタ8aおよび30bに、入力電圧と類似のバイアス条件を提供することである。この動作は、画素電極電圧が次の2つの状態である場合、すなわち、Vpixが、電源線の電圧に近い高い値の場合と、ソース線の電圧に近い低い値の場合とを検討することによって明らかになるだろう。画素電極電圧Vpixが高い値の場合、トランジスタ8aは、バイアス電流を設定する。トランジスタ8aにおける電圧は、Vgs=0V、Vds=小さい、となる。トランジスタ30aは、バイアス電流を通すはずである。トランジスタ30aにおける電圧は、Vgs=極めて小さい、Vds=極めて小さい、となる。トランジスタ30bは、バイアス電流を通すはずである。トランジスタ30bにおける電圧は、Vgs=小さい、Vds=極めて小さい、となる。トランジスタ8bは、バイアス電流を通すはずである。トランジスタ8bにおける電圧は、Vgs=小さい負、Vds=大きい、となる。この場合、トランジスタ8bは、大きなVdsを吸収していたため、トランジスタ8aおよび30bは、きわめて類似のバイアス条件を有することになる。画素電極電圧Vpixが低い値の場合、トランジスタ8aは、バイアス電流を設定する。トランジスタ8aにおける電圧は、Vgs=0V,Vds=小さい、となる。トランジスタ30aは、バイアス電流を通すはずである。トランジスタ30aにおける電圧は、Vgs=極めて小さい負、Vds=大きい、となる。トランジスタ30bは、バイアス電流を通すはずである。トランジスタ30bにおける電圧は、Vgs=小さい、Vds=極めて小さい、となる。トランジスタ8bは、バイアス電流を通すはずである。トランジスタ8bにおける電圧は、Vgs=小さい負、Vds=小さい、となる。この場合、トランジスタ30aは、大きなVdsを吸収していたため、トランジスタ8aおよび30bは、きわめて類似のバイアス条件を有することになる。本実施形態の利点は、次の通りである。トランジスタ8aおよび30bが類似のバイアス条件で動作することを確保することによって、ボルテージフォロアのエラー入力電圧と出力電圧との差は、入力電圧の範囲全体にわたって最少化される。第3の実施形態図9には、第3の実施形態が示されている。本実施形態は、ゲート線11が、2つの別々のゲート線11aおよび11bに分かれていることを除いて、第1の実施形態と同一である。第1のゲート線11aは、第1のトランジスタ8のゲートに接続されており、第2のゲート線11bは、第2のトランジスタ10のゲートに接続されている。本実施形態の動作は、第1のゲート線11aおよび第2のゲート線11bが別個に駆動されることを除いて、第1の実施形態と同一である。第1のゲート線11aおよび第2のゲート線11bの駆動電圧は、典型的には同一である。しかし、第1のトランジスタ8のゲート上のバイアス電圧と、第2のトランジスタ10のゲート上のスイッチング電圧とを別個に制御することが望ましい場合もあり得る。本実施形態の利点は、別々のゲート線11a11bが、第1のゲート線11a上のボルテージフォロアバイアス電圧、つまり、ボルテージフォロアのバイアス電流を別個に制御可能な点である。さらに、第2のゲート線11b上の電圧を調整して、トランジスタ10が最小リーク点において動作することを確保することも可能である。従って、画素回路の電力消費および動作点は、本実施形態を用いて、最適化され得る。第4の実施形態図10には、第4の実施形態が示されている。第4の実施形態は、さらに2つのトランジスタ3436と、さらに1つのバイアス線13が加えられている点を除いて、第1の実施形態と同一である。第5のトランジスタ34のチャネルの極性は、画素回路内の残りのトランジスタの逆である。典型的には、トランジスタ34はp型であり、画素回路内の残りのトランジスタはn型である。第4のトランジスタ36のソースは、ソース線9に接続されている。第4のトランジスタ36のドレインは、第1のトランジスタ8のソースに接続されている。第4のトランジスタ36のゲートは、ゲート線11に接続されている。第5のトランジスタ34のソースは、第3の電圧入力部を形成するバイアス線13に接続されており、第5のトランジスタ34のドレインは、第1のトランジスタと第4のトランジスタ36との間の第2のノード本実施形態では、第2のノードは、第1のトランジスタ8のソースと、第4のトランジスタ36のドレインとの間にあるに接続されており、第5のトランジスタ34のゲートは、ゲート線11に接続されている。動作時には、この回路は、2つの機能を実行する。すなわち、蓄積ノード12に電圧を書き込む機能と、蓄積ノード12に書き込まれた電圧を保持する機能とである。書き込み機能は、ゲート線11がスキャンドライバ6からスキャンパルスを受信すると、トランジスタ34がオフにされることを除いて、上述の実施形態と同一である。各ロウへの書き込み機能は、スキャンパルスがゲート線11から除去されて、これら2つのトランジスタ1036がオフにされると、完了する。このステップはまた、トランジスタ34をオンにする。電圧保持モードは、各ロウが書き込まれたすぐ後に、ロウ単位で、1ロウずつ動作可能になる。オンにされたトランジスタ34は、バイアス線13の電圧を第1のトランジスタ8のソースに通す。第1の実施形態と同様に、第1のトランジスタ8および30は、ボルテージフォロアを形成する。ここで、第1のトランジスタ8は、典型的な0VのVgsで、閾値下の領域にバイアスされる。本実施形態の利点は、一旦、画素が書き込まれると、電圧保持モードは、バイアス線13を用いてボルテージフォロアをバイアスすることによって、すぐにアクティブにされ得ることにある。ソース線9を、アクティブマトリクスディスプレイの他のロウの画素に書き込むために、引き続き用いることが可能である。従って、ソース線の電圧が変動することによる画素電極電圧の低下は、回避される。本実施形態における画素面積は、これらのさらなる電源線およびトランジスタ、すなわちバイアス線13、トランジスタ3436が必要であることから、他の実施形態よりも大きくなる傾向にある。本実施形態は、n型トランジスタとして形成されたトランジスタ34を用いて実施してもよいことは、当業者には明らかであろう。この場合、スイッチトランジスタ34を制御するために、別のゲート線が必要とされる。スイッチトランジスタ34を制御するための別のゲート線を設ける場合、このゲート線は、ゲート線11に印加された電圧信号に相補的な電圧信号によって駆動される。上述の実施形態は、当該実施形態において記載されたトランジスタの型に相補的な型のトランジスタを用いて実施してもよいことは、当業者には明らかであろう。相補的な信号線および電力線を用いる必要がある。すなわち、アクティブな高電圧の代わりに、アクティブな低電圧が印加される逆の場合も当てはまる。本発明の回路は、例えば図1のAMLCDといったアクティブマトリクスLCDにおいて、用いてもよい。例えば、AMLCDの各画素は、本発明の回路を有していてよい。上述のどの実施形態も、アクティブマトリクスLCDに限定されるものではないことは、当業者には明らかであろう。これらの実施形態は、他の、有機発光ダイオードOLEDディスプレイ、微小電気機械MEMディスプレイ、およびエレクトロウェッティングディスプレイといったアクティブマトリクスディスプレイ技術に適用可能である。これらの実施形態は、電圧データを格納するために用いられる、単一の回路として、若しくは、アレイの一部として、または、マトリクスの一部として、適用可能である。この種の適用の1つの例は、ダイナミックランダムアクセスメモリDRAMである。上述の実施形態の特徴は、互いに組み合わせ可能であることは、当業者には明らかであろう。例えば、第2のトランジスタ10は、図7では、デュアルゲートトランジスタによって実施されていると記載されているが、この特徴を、必要に応じて、他の実施形態、例えば図8~10の実施形態において提供することも可能である。他の例として、図9に示されるように、第1のトランジスタ8のゲートおよび第2のトランジスタ10のゲートを別個に制御するという特徴を、必要に応じて、他の実施形態、例えば図810の実施形態において提供することも可能である。本発明の第1の態様は、画素用の電荷蓄積回路を提供する。この回路は、電荷蓄積ノードと、該電荷蓄積ノードを、データ電圧を供給するための第1の電圧入力部から選択的に絶縁するための、直列接続された第1のトランジスタおよび第2のトランジスタと、該第2のトランジスタに印加されるドレイン-ソース電圧が低減されるように、電荷蓄積ノード12における電圧を電荷蓄積回路内の別のノードにおいて再現するためのボルテージフォロア回路とを備えている。ここで、ボルテージフォロア回路は、第1のトランジスタを備えている。本発明は、第1のトランジスタおよび第2のトランジスタを通るリーク電流を低減するために、ボルテージフォロアを用いている。第1のトランジスタおよび第2のトランジスタは、電圧保持モードにおいて、電荷蓄積ノードを電圧入力部から絶縁するための絶縁トランジスタである。ボルテージフォロアは、電荷蓄積ノードにおける電圧を、回路内の別のノードにおいて可能な限り厳密に再現する。このため、第2のトランジスタに印加されるドレイン-ソース電圧は、低減される。第2のトランジスタに印加されるドレイン-ソース電圧は、好ましくは、ゼロまたはほぼゼロまで低減される上記ドレイン-ソース電圧は、ボルテージフォロア回路が電荷蓄積ノードにおける電圧を別のノードにおいて正確に再現するならば、ゼロまで低減される。第2のトランジスタに印加されるドレイン-ソース電圧のこの低減は、第2のトランジスタを通るリーク電流の低減を導くおよび、基本的に、第2のトランジスタに印加されるドレイン-ソース電圧がゼロまで低減されるならば、第2のトランジスタを通るリーク電流はゼロまで低減され得る。本発明によれば、絶縁トランジスタのうちの一方が、ボルテージフォロアの一部として用いられる。このため、ボルテージフォロアを構成するために追加で設けなければならない部品の点数が削減されると共に、ボルテージフォロアが占める面積が低減される。従って、本発明は、画素の面積をほとんど増大させない、または全く増大させないように、リーク電流を低減し、こうすることによって、必要とされるフレームリフレッシュレートを低減するものである。第1のトランジスタおよび第2のトランジスタは、第1の電圧入力部と電荷蓄積ノードとの間に直列接続されていてよい。第2のトランジスタは、第1のトランジスタと電荷蓄積ノードとの間に接続されている。本実施形態では、ボルテージフォロアは、電荷蓄積ノードにおける電圧を、第1のトランジスタと第2のトランジスタとの間のノードにおいて、可能な限り厳密に再現する。この回路はさらに、第3のトランジスタを備えていてよい。第3のトランジスタは、i第2の電圧入力部と、ii第1のトランジスタと第2のトランジスタとの間の第1のノードと、の間に接続されており、第3のトランジスタのゲートは、電荷蓄積ノードに接続されている。ボルテージフォロア回路は、第1のトランジスタおよび第3のトランジスタを含み、使用時には、電荷蓄積ノード12における電圧を、第1のノードにおいて再現する。第1のトランジスタのソースは、第1の電圧入力部に接続されていてよく、第3のトランジスタのドレインは、第2の電圧入力部に接続され、第3のトランジスタのソースは、第1のノードに接続されている。第1のトランジスタおよび第3のトランジスタは、互いにほぼ適合されていてよい。2つのトランジスタが互いに適合されているという表現は、当該2つのトランジスタが、寸法トランジスタの幅および長さ、閾値電圧、および移動度のうちの少なくとも1つ、および、好ましくは全てにおいて、適合している通常の製造公差の範囲内においてことを意味する。この回路は、電圧保持モードにおいて、第1のトランジスタに印加されたゲート-ソースバイアス電圧が、第3のトランジスタに印加されたゲート-ソースバイアス電圧と等しい、または、ほぼ等しいように構成されていてよい。第1のトランジスタに印加されたゲート-ソースバイアス電圧が、第3のトランジスタに印加されたゲート-ソースバイアス電圧と等しいならば、第1のトランジスタおよび第3のトランジスタは、第1のトランジスタおよび第3のトランジスタのトランジスタが互いに適合していると仮定すると同一の電流を通す。これは、結果的に、第2のトランジスタを通るリーク電流をゼロにする。この回路は、電圧保持モードにおいて、第1のトランジスタにゲート-ソースバイアス電圧を印加するように構成されていてよい。ゲート-ソースバイアス電圧は、第1のトランジスタを、動作の閾値下の領域、例えば図3を参照して説明した閾値下の領域にバイアスする。この回路は、電圧保持モードにおいて、第1のトランジスタに、ゼロ、または、ほぼゼロであるゲート-ソースバイアス電圧を印加するように構成されていてよい。これによって、電荷蓄積回路の電力消費を低減する。使用時には、第2の電圧入力部は、使用時に第1の電圧入力部によって供給される最も高いデータ電圧よりも大きな電圧を供給することが可能である。第2のトランジスタは、デュアルゲートトランジスタであってよい。第1のトランジスタおよび第3のトランジスタは、それぞれ、2つの直列接続されたトランジスタを含んでいてよい。この回路は、第1の電圧入力部と第1のトランジスタとの間に直列接続された第4のトランジスタ、および、i第3の電圧入力部と、ii第1のトランジスタと第4のトランジスタとの間の第2のノードと、の間に接続された第5のトランジスタをさらに備えていてよい。この回路は、電圧保持モードにおいて、第5のトランジスタがオンであり、これによって、第2のノードが第3の電圧入力部に接続されるように、動作可能であり得る。本実施形態では、電圧保持モードは、電荷蓄積ノードに電圧が書き込まれるとすぐに、動作可能になり得る。電圧保持モードは、第3の電圧入力部を用いて第1のトランジスタをバイアスすることによって動作可能になり得る。この回路は、電圧保持モードにおいて、第4のトランジスタがオフであるように動作可能であり、電圧書き込みモードにおいて、第4のトランジスタがオンであると共に第5のトランジスタがオフであるように、動作可能であってよい。第4のトランジスタは、第5のトランジスタの逆の導電型であってよく、第4のトランジスタのゲートは、第5のトランジスタのゲートに接続されていてよい。これは、第5のトランジスタがオフである場合に、第4のトランジスタがオンであること逆の場合も当てはまるを確保する有効な方法である。あるいは、第4のトランジスタは、第5のトランジスタと同じ導電型であってよく、ここで、第4のトランジスタのゲートおよび第5のトランジスタのゲートは、相補型のゲート信号によって制御される。第4のトランジスタのゲートは、第1のトランジスタのゲートに接続されていてよい。この回路は、第1のトランジスタのゲートに接続された第1のゲート線と、第2のトランジスタのゲートに接続された第2のゲート線とを備えていてよい。これによって、ボルテージフォロアバイアス電圧を個別に制御することが可能になる。あるいは、第2のトランジスタのゲートは、第1のトランジスタのゲートに接続されていてよい。この回路は、電荷蓄積ノードに接続された蓄積キャパシタを備えていてよい。これは、電荷蓄積ノードに接続された表示素子を備えていてよい。表示素子は、液晶表示素子であってよい。各トランジスタは、MOSFETであってよい。本発明の第2の態様は、第1の態様の電荷蓄積回路を含むディスプレイを提供する。低フレームリフレッシュレートの利点は、本発明の電荷蓄積回路を用いたディスプレイにも当てはまる。このディスプレイは、アクティブマトリクス液晶ディスプレイAMLCDであってよい。AMLCDは、画素のマトリクスを有していてよく、各画素は、第1の態様の電荷蓄積回路を有していてよい。AMLCDは、画素のロウに電圧を書き込むための電圧書き込みモードを有するように構成されていてよい。AMLCDの全ての画素ロウに電圧が書き込まれた後には、AMLCDの電荷蓄積回路は、電圧保持モードに切替わる。あるいは、各電荷蓄積回路が、第4のトランジスタおよび第5のトランジスタを有する電荷蓄積回路であるならば、AMLCDは、画素の行ごとに、当該行に書き込むための電圧書き込みモードと、電圧保持モードとを有するように構成されていてよい。本発明は、アクティブマトリクスディスプレイの画素の内部における使用に適した低リーク電荷蓄積回路である。この回路は、少なくとも3つのMOSトランジスタから構成される。最初の2つのトランジスタのチャネルは、直列接続されている。第1のトランジスタのソースは、入力線に接続されており、第2のトランジスタのドレインは、蓄積ノードを形成する蓄積キャパシタに接続されている。蓄積ノードは、第3のトランジスタのゲートに接続されており、第3のトランジスタは、電源線に接続されたドレイン、および、直列接続された第1のトランジスタと第2のトランジスタとの接合点に接続されたソースを有している。第1のトランジスタのゲートおよび第2のトランジスタのゲートにスキャンパルスを印加することによって、蓄積ノードに画素データが書き込まれる。スキャンパルスが除去されると、ボルテージフォロアを用いて、画素電極電圧のコピーを生成し、コピーした画素電極電圧を、第2のトランジスタのソースに印加して、第2のトランジスタのソース-ドレイン電界を最少化することによって、画素電極電圧は、蓄積ノード上で保持される。ボルテージフォロアは、第3のトランジスタおよび第1のトランジスタによって形成される。蓄積ノードは、ボルテージフォロアの入力部を形成し、出力部は、第2のトランジスタのソースに接続される。ボルテージフォロアのバイアス電流は、第1のトランジスタのゲート電圧およびソース電圧によって設定される。第1のトランジスタは、2つの役割を果たしている。データ書き込みモードの間、第1のトランジスタは、絶縁スイッチとして機能し、データ保持モードの間、第1のトランジスタは、ボルテージフォロアをバイアスするために用いられる。ある好ましい実施形態について本発明を示し、説明してきたが、本明細書を読んで理解すれば、他の当業者ならその均等物および変形に想到するであろうことは明らかである。本発明は、そのような均等物および変形の全てを含み、以下の請求項の範囲によってのみ限定される。"