"受信した入力データを格納するメモリと、前記メモリに電気的に接続可能に設けられ、前記メモリから出力された前記入力データのエラーを訂正するエラー訂正回路とを含むプラグインカードと、前記プラグインカードが実装される装置本体と、前記装置本体に実装された前記プラグインカードに備えられる前記メモリのエラー率に基づいて前記プラグインカードの信頼性指標値を算出し、算出した前記信頼性指標値が基準値に近づくように、前記エラー訂正回路を動作させるかどうかを決定するプロセッサと、を有することを特徴とするプラグインカード収容装置。前記プラグインカードは複数のメモリを備え、前記プラグインカードの信頼性指標値は、前記複数のメモリの夫々のエラー率と、前記プラグインカード収容装置の設置環境パラメータに基づいて算出されることを特徴とする請求項1記載のプラグインカード収容装置。前記プロセッサは、前記エラー訂正回路で発生したエラーの発生情報を前記プラグインカードから受信し、受信した前記エラーの発生情報からエラー統計情報を生成し、前記エラー統計情報に基づいて、前記エラー訂正回路を動作させるかどうかを決定することを特徴とする請求項1に記載のプラグインカード収容装置。前記プラグインカードは、前記エラー訂正回路を前記メモリに電気的に接続する切替回路と、前記電気的に接続することにより、前記メモリに格納すべき前記入力データが損なわれないように、前記切替回路による非接続から接続への切替タイミングを調整する調整回路と、をさらに含むことを特徴とする請求項1又は2に記載のプラグインカード収容装置。前記プラグインカードは、ワーク用プラグインカードと保護用プラグインカードとを含み、前記プロセッサは、前記保護用のプラグインカードのエラー訂正回路を前記メモリに対して非接続とすることを特徴とする請求項1から3のいずれか1項に記載のプラグインカード収容装置。前記信頼性指標値は、前記メモリのソフトエラー率に前記プラグインカード収容装置の設置位置に基づいて決定された係数を乗じた値に基づいて算出されることを特徴とする請求項1から5のいずれか1項に記載のプラグインカード収容装置。前記信頼性指標値は、前記プラグインカードのハード故障率及び前記装置本体のハード故障率に基づいて算出されることを特徴とする請求項1から6のいずれか1項に記載のプラグインカード収容装置。プラグインカード収容装置に収容されるプラグインカードの制御方法において、前記プラグインカードに備えられるメモリのエラー率に基づいて前記プラグインカードの信頼性指標値を算出し、算出した前記信頼性指標値が規定値に近づくように、前記プラグインカードに備えられるエラー訂正回路を動作させるかどうかを決定する、ことを特徴とするプラグインカードの制御方法。プラグインカード収容装置におけるソフトエラーの対処法として、例えばECCのようなエラー訂正符号を用いるエラー検出訂正がある。EDCが採用されたプラグインカード収容装置に収容されているプラグインカードには、メモリから読み出されたデータのエラー検出訂正を行うエラー訂正回路がメモリ毎に備えられている。ところが、プラグインカード収容装置の運用状態、すなわち、収容されているプラグインカードの数やプラグインカードに搭載されているメモリの種類、またはプラグインカード収容装置の設置環境などによっては、備えられている全てのエラー訂正回路を動作させなくても、ネットワーク装置として求められる信頼性や、ネットワークのサービスレベル回線品質を満足できる場合がある。このように、動作させるべきエラー訂正回路が最適化されていない場合、上述の信頼性または回線品質が要求レベルに対してオーバースペックとなり、過剰な電力が消費されてしまう恐れがある。本発明の一態様は、エラー訂正回路の動作に起因して発生する消費電力の低減を図ることが可能なプラグインカード収容装置を提供することを目的とする。本発明の一態様によれば、受信した入力データを格納するメモリと、前記メモリに電気的に接続可能に設けられ、前記メモリから出力された前記入力データのエラーを訂正するエラー訂正回路とを含むプラグインカードと、前記プラグインカードが実装される装置本体と、前記装置本体に実装された前記プラグインカードに備えられる前記メモリのエラー率に基づいて前記プラグインカードの信頼性指標値を算出し、算出した前記信頼性指標値が基準値に近づくように、前記エラー訂正回路を動作させるかどうかを決定するプロセッサと、を有することを特徴とするプラグインカード収容装置が提供される。本発明の一態様によれば、エラー訂正回路の動作に起因して発生する消費電力の低減を図ることができる。以下、本発明の一実施形態を、図面を参照して説明する。実施形態の構成は例示であり、本発明は実施形態の構成に限定されない。実施形態1<構成>図1は、本発明の一実施形態に係るシャーシ型装置プラグインカード収容装置の構成を模式的に示す。図1には、シャーシ型装置の例示であるシャーシ型スイッチ10が示されている。シャーシ型スイッチ10は、図示しない複数のスロット及びバックワイヤリングボードBWBとが設けられた装置本体としての筐体10Aを有している。各スロットには、スロットに挿入されるカード装置プラグインカード装置とBWBとを電気的に接続するコネクタが設けられている。BWBに接続された各カード装置は、BWBを介して他のカード装置と相互に且つ電気的に接続される。カード装置は、インタフェースカードIFカード11と、スイッチファブリック以下、スイッチカード1212A,12Bと、制御カード制御カード13とを含むことができる。図1に示す例では、所定数図1の例では24のIFカード11IF1~IF24と、ワーク用回線ワーキングライン用のスイッチカードスイッチファブリック12Aと、プロテクト用回線プロテクションライン用のスイッチカードスイッチファブリック12Bと、制御カードである主制御カードMainControl13とが図示されている。なお、スイッチカード12A,12Bを区別しない場合には、スイッチカード12と表記する。IFカード11IF1~IF24は、スイッチカード12A及び12Bを介してメッシュ状に接続されている。IFカード11IF1~IF6,IF13~IF18は、ワーク用に使用され、IFカード11IF7~IF12,IF19~IF24は、プロテクト用に使用される。なお、図1の例では、最大24個のIFカード11を実装可能なシャーシ型スイッチ10を示した。但し、シャーシ型スイッチ10が有するスロット数、実装されるカード装置の種別数、実装されるカード装置の数は適宜変更可能である。また、図1の例では、ワーキング側とプロテクション側との二系統を有するシャーシ型スイッチ10を示した。但し、シャーシ型スイッチ10が二系統を有することは必須の要件ではない。換言すれば、シャーシ型スイッチは、目的に応じた数の系統を有することができ、各系統に対応するスイッチカードを実装することができる。図2は、図1に示したシャーシ型装置の回路構成例を模式的に示す。図2に示すように、シャーシ型装置シャーシ型スイッチ10は、図1に示した複数のIFカード11IF1~IF24と、スイッチカード12A,12Bと、主制御カード13とを含んでいる。但し、図2では、各IFカード11は、外部からの主信号をスイッチカード12へ送る部分と、スイッチカード12から入力される主信号を外部へ送る部分とを分離した状態で図示されている。各スイッチカード12A,12Bの左側に、主信号を受信するIFカード11IF1及びIF24のみを例示を模式的に図示し、各スイッチカード12A,12Bの右側には、各スイッチカード12A,12Bから出力される主信号を受信するIFカード11Aを模式的に図示している。すなわち、図2において、符号11Aで表されるIF1-24のブロックは、スイッチカード12A,12Bの左側に一部を示したIFカード11IF1~IF24の何れかに該当する。図2において、IFカード11IF1を例示は、プラグインカード構造を有し、主信号を送受信するための通常の回線インタフェース部と、シャーシ型スイッチ10内におけるカード装置間を電気的に接続するための装置内カード間接続部を備えている。また、IFカード11は、データバッファ15を有する受信機レシーバ16と、データバッファ17を有する送信機トランスミッタ18とを含んでいる。レシーバ16は、回線インタフェース部で受信される主信号が入力する。トランスミッタ18は、レシーバ16から出力される主信号をカード装置内の主信号を介して受信する。トランスミッタ18から出力される主信号は、回線インタフェース部を介して出力される。レシーバ16,トランスミッタ18は、主信号のデータを一時的に蓄積するデータバッファ15,17を有している。データバッファ15,17は、主信号のデータを一時蓄積するRAM回路と、RAM回路に蓄積されたデータのソフトエラーを訂正するエラー訂正回路とを具備して、ソフトエラー発生時に誤ったデータを訂正し、正常なデータ処理を行う。図3は、図2に示したデータバッファ15,17として適用可能なデータバッファ21の回路構成例を示す図である。データバッファ21は、主信号線上に配置されたセレクタ22と、データを蓄積するためのRAMRandomAccessMemory23と、セレクタ24とを備えている。また、データバッファ21は、エラー訂正回路として、例えば、誤り訂正符号ErrorCorrectionCode:ECCデータ生成回路25と、ECC格納RAM26と、誤り検出訂正ErrorDetectionandCorrection:EDC回路27とを備えている。セレクタ22,24は、エラー訂正回路とRAM23とを接続状態と非接続状態との間で切り替えるための切替回路として使用される。セレクタ22,ECCデータ生成回路25には、主信号線からの主信号入力データが入力される。ECCデータ生成回路25は、入力データに基づくECCを生成する。セレクタ22は、主信号線からの入力データと、ECCデータ生成回路25を経て出力される入力データとのいずれか一方をRAM23へ向けて出力する。RAM23は、セレクタ22から出力される入力データを格納する。ECCデータ格納RAM26は、ECCデータ生成回路25から出力されるECCを格納する。RAM23から読み出される入力データは、セレクタ24及びEDC回路27に入力される。また、ECCデータ格納RAM26から読み出されたECCは、EDC回路27に入力される。EDC回路27は、RAM23から入力される入力データと、ECCデータ格納RAM26から入力されるECCとを用いて、RAM23からの入力データの誤り検出訂正EDC処理入力データのチェック及び誤り訂正を行う。ECCを用いることで、RAM23から読み出されるデータの誤りをチェックすることができ、1ビットの誤りであれば訂正が可能である。ソフトエラーによって生じた入力データの誤りは、このEDC処理によって訂正される。EDC処理が施された入力データ訂正データと称するは、セレクタ24へ出力される。セレクタ24は、RAM23から読み出された入力データと、EDC回路27から出力された訂正データとの一方を、出力データとして出力することができる。上記した構成によれば、EDCが実行されない場合には、セレクタ22が入力データを選択する一方でセレクタ24がRAM23からの入力データを選択する。これによって、EDCが実施されていない出力データがデータバッファ21から出力される。これに対し、EDCが実行される場合には、セレクタ22がECCデータ生成回路25を経た入力データを選択する一方で、セレクタ24が訂正データを選択する。これによって、EDCの実施によってソフトエラーが訂正された出力データがデータバッファ21から出力される。セレクタ22,24の切り替え制御は、図2に示すローカルCPUlocalCentralProcessingUnit19から入力されるセレクタ制御情報セレクタ制御信号に従って行われる。EDCエラー訂正処理が実施されない場合には、セレクタ22,24が入力データを選択するためのセレクタ制御信号制御信号1と称するが入力される。制御信号1がセレクタ22,24に供給されることによって、セレクタ22,24は、入力データを選択する切り替え動作を行う。一方、EDCを実施するためのセレクタ制御信号制御信号2と称するが入力された場合には、制御信号2はセレクタ22,24に供給される。制御信号2がセレクタ22,24に供給されることによって、セレクタ22はECCデータ生成回路から出力される入力データ、セレクタ24はEDC回路27から出力される訂正データをそれぞれ選択する切り替え動作を行う。上記した制御信号1及び制御信号2は、EDC処理に係るECCデータ生成回路25,ECCデータ格納RAM26,EDC回路27エラー訂正回路に対する電源のオン/オフ信号として機能する。すなわち、制御信号1の入力によって、エラー訂正回路に対する電源供給がオフになり、制御信号2の入力によってエラー訂正回路に対する電源供給がオンになる。このような、エラー訂正回路に対する電源オン/オフ制御で、消費電力の浪費が抑えられる。また、図2に示すように、IFカード11IF1は、各データバッファ15,17を制御するコントローラであるローカルCPU19と、メモリストレージ:記憶装置20とを備えている。メモリ20は、カード装置のタイプや、カード装置の使用デバイスなどPhysicalInventory情報カード情報を記憶した不揮発性記録媒体である。図4は、メモリ20に記憶されたカード情報の例を示す。カード情報は、ローカルCPU19によって読み出される。IFカード11IF2~IF24は、IFカード11IF1が有する構成要素図3参照と基本的に同じ構成要素を含んでいる。このため、IFカード11IF2~IF24の内部構成についての説明は省略する。なお、IFカード11間において、データバッファ15,17に含まれるRAM23の構造,形状,容量が同一であることは要求されない。また、各IFカード11は、スイッチカード12A又は12Bから受信される主信号を処理するためのレシーバ及びトランスミッタ夫々データバッファを含むを備えているが、図示は省略する。図2に示すように、スイッチカード12Aは、各IFカード11IF1~IF24からの出力信号主信号を受信するための複数のレシーバ31と、レシーバ31から出力される主信号を受信する複数のトランスミッタ32とを備えている。レシーバ31及びトランスミッタ32は、IFカード11が有するレシーバ16及びトランスミッタ18と同様の構成を有することができる。各レシーバ31及びトランスミッタ32が有するデータバッファ33,34は、図3に示したデータバッファ21が有する構成と同様の構成を有する。以下、データバッファ15,17,33,34を区別しない場合には、データバッファ21の表記を用いる。スイッチカード12Aは、さらに、各レシーバ31及び各トランスミッタ32の動作を制御するローカルCPU35と、PhysicalInventoryを記憶したメモリストレージ:記憶装置36とを備えている。ローカルCPU35は、制御線を通じて各レシーバ31及び各トランスミッタ32と接続されており、各IFカード11から入力される主信号入力データに対するクロスコネクト処理を制御する。また、ローカルCPU35は、メモリ36に格納されたカード情報の読み出しを行う。メモリ36は、メモリ20と同様に、スイッチカード12Aのタイプ情報及び搭載デバイスを示すデバイス情報を含むカード情報図4を保持している。スイッチカード12Bは、スイッチカード12Aと同様の構成を有する。主制御カード13は、各IFカード11のローカルCPU19及び各スイッチカード12のローカルCPU35と通信可能であり、且つ各ローカルCPU19,35に対して各種の指示を送るローカルCPU43を備える。また、主制御カード13は、ローカルCPU43にて制御可能な、装置のカード実装情報や、カード間接続構成情報等、装置を構成する上で必要な接続情報を持つ装置構成データベース42と、各カード装置のSER値の計算に必要な情報を格納するSERデータベース41とを備える。各データベース41,42は、ハードディスク,フラッシュメモリのような不揮発性記録媒体上に作成される。ローカルCPU43は、SERデータベース41に蓄積された情報を元に、SER値を計算する。また、主制御カード13は、シャーシ型スイッチ10の外部からオペレータ保守者等が情報を入力可能な外部端末50例えば、パーソナルコンピュータPCと接続される。外部端末50から入力される情報は主制御カード13にて管理される。例えば、入力情報の少なくとも一部は、上記したデータベース41,42にて保持される。上述したように、IFカード11及びスイッチカード12は、RAM回路RAM23を含むデータバッファ21を有し、ソフトエラーを訂正するためのエラー訂正回路をさらに備え、ソフトエラーによって誤ったデータを訂正することが可能である。しかし、ECCのようなエラー訂正符号を用いることについては、以下のような問題がある。1エラー訂正回路の追加による消費電力の増大2データスルーレートに上限がある場合に、エラー訂正符号の付与による実データのスルーレート伝送レートの低下3エラー訂正処理に起因するレイテンシー遅延の増加このため、エラー訂正回路の実装は最小限に抑えられるのが好ましい。また、実施形態におけるシャーシ型スイッチのようなネットワーク装置においては、ネットワーク装置としての信頼性や、ネットワークサービスレベル回線品質を満足することも要求される。したがって、要求されるサービスレベルを確保可能なソフトエラー対策機構をシャーシ型装置が具備することが要求される。さらに、SERは、下記のような事情変動要素によって変動する。<1>SERはメモリRAMの形状に依存する。特に、エラー訂正対策後の複数ビット同時エラーMultibitErrorの確率は、メモリ形状に大きく依存する。<2>プラグインカード方式のシステムシャーシ型装置においては、実装されるカードタイプはシステム毎に異なり、その組合せの違いによって、装置全体のSERも異なる。<3>SERは、実際のシャーシ型装置の設置環境パラメータ緯度経度高度建物の遮蔽宇宙中性子線の飛散量によって左右される。<4>運用中のSER値は、実際に動作している回路の容量によって決まる。従って、ソフトエラー対策機構エラー訂正回路の動作が、ネットワークシステムシャーシ型装置の運用状態により最適化されることが好ましい。最適化の実施によって、過剰なソフトエラー対策機構の動作が抑えられ、消費電力の低下を図ることができる。SERデータベース41及び装置構成データベース42は、エラー訂正回路の動作を最適化するための情報を格納し、ローカルCPU43は、各データベース41及び42に価格納された情報に基づいて各カード装置のデータバッファ21中のエラー訂正回路の動作電源のオン/オフを制御する。これによって、シャーシ型装置シャーシ型スイッチ10全体において、最適化されたソフトエラー対策エラー訂正処理が実施される一方で、消費電力の増大を抑えることができる。以下、SERデータベース41及び装置構成データベース42のデータ構造例、及びローカルCPU43の処理について説明する。図5は、SERデータベース41のデータ構造例を示す。図5において、SERデータベース41は、シャーシ型装置シャーシ型スイッチ10全体装置のSERテーブル41Aと、カードタイプ毎のSERテーブル41Bとを備えている。SERテーブル41Aは、装置のハードウェアの故障率,装置の設置位置緯度/高度に対する係数緯度/高度係数,遮蔽物コンクリートの厚さに対する係数遮蔽物係数を格納する。カードタイプ毎のSERテーブル41Bには、各カード装置のタイプに応じたハードウェア故障率を保持する。また、SERテーブル41Bは、カード装置間で共通なローカルCPU用SDRAM,及びカード装置に搭載された各デバイスに対する、メモリタイプ,メモリ容量,ECCの有無,SER値ECC有,SER値ECC無,エラー発生統計,ECCのオン/オフに関する情報を格納することができる。なお、図5のSERテーブル41Bに示すように、カード装置のローカルCPU19,35用のSDRAMメインメモリ:図示せずに対しても、図3を用いて説明したようなエラー訂正回路を適用することができる。すなわち、カード装置が複数のメモリRAMを有する場合には、RAM毎にエラー訂正回路を設けることができる。換言すれば、カード装置は、1以上のエラー訂正回路を有することができる。各SERテーブル41Bの作成に際して、主制御カード13のローカルCPU43は、各IFカード11及び各スイッチカード12のローカルCPU19,35に対してカード情報の供給指示を送信する。各ローカルCPU19,35は、供給指示に応じて、メモリ20,36からカード情報を読み出してローカルCPU43に送信する。ローカルCPU43は、各カード装置から受信されるカード情報に応じたSERテーブル42をSERデータベース41に作成する。図5に示したような情報をSERデータベース41が保持する場合には、例えば、タイプ1のカード装置に対するソフトエラー発生率,カード故障率,平均故障時間年は、ローカルCPU43によって以下のような式1~式3に基づき計算される。式1ソフトエラー発生率SER=メモリ容量SER値緯度/高度係数遮蔽物係数=1020323000fit式2カード故障率=ハードウェア故障率ソフトエラー発生率=3000=5300fit式3平均故障時間年=1000000000故障率24365=24365=21年ここで、シャーシ型スイッチ10で予め定めた、シャーシ型スイッチ10が適正なネットワークサービスを提供するために要求される基準値要求値が、例えば15年であれば、シャーシ型スイッチ10のどこかのエラー訂正回路をオフにすることができる。上記計算例では、平均故障時間を基準値と比較することで、エラー訂正回路のオン/オフ条件が決定される例について説明した。これに代えて、ソフトエラー発生率SERや、カード故障率を基準値と比較すべき値として用いて、エラー訂正回路のオン/オフ条件を決定することができる。上述した、SER,カード故障率,平均故障時間は、シャーシ型スイッチ10が形成するスイッチとしてのシステムに対する信頼性指標値である。例えば、カード故障率または平均故障時間の指標値が基準値未満であれば、システムが信頼性を満たさないことになる。一方、カード故障率または平均故障時間の指標値が基準値を大きく上回る場合には、過剰なエラー訂正処理が実施されていることになる。従って、指標値が基準値を満足すると認められる範囲に収まる場合には、システム信頼性が確保され、且つ過剰なエラー訂正処理が実行されない状態となる。図6は、装置構成データベース42のデータ構造例を示す。図6に示すように、装置構成データベース42は、シャーシ型スイッチ10に実装された各カード装置の構成に係る情報を保持する。図6に示す例では、IFカード11IF1,IF2が有するポート1,2に関して、使用/未使用,回線タイプ,マッピング先が保持される。さらに、ポート1,2が夫々備えるチャネルチャネル群に対する使用/未使用、及びパス接続先が保持される。<動作例1>次に、シャーシ型スイッチ10の動作例について説明する。最初に、オペレータ例えば保守者が外部端末50を用いて、装置構成情報及びカード間接続情報、緯度高度係数、及び建造物遮蔽率を、シャーシ型スイッチ10に入力するフェーズ1。すると、主制御カード13のローカルCPU43は、外部端末50から入力された装置構成情報及びカード間接続情報が登録された装置構成データベース42を構築するフェーズ2。続いて、主制御カード13のローカルCPU43は、装置構成データベース42の保持内容を元に、各IFカード11及び各スイッチカード12のローカルCPU19,35に対する指示を出力する。これによって、各IFカード11及びスイッチカード12A,12Bのデータパスの接続情報の設定が行われるフェーズ3。指示を受けた各IFカード11及び各スイッチカード12では、ローカルCPU19,35が、データバッファ21内のエラー訂正回路を含む全てのエラー訂正回路をオン有効に設定するフェーズ4。各IFカード11及び各スイッチカード12のローカルCPU19,35は、メモリ20,36からカード情報を読み出し、主制御カード13のローカルCPU43に送るフェーズ5。カード情報は、カード装置のタイプ情報と、デバイス情報とを含む。タイプ情報は、カード装置のハードウェア故障率ハードエラーレートを含む。デバイス情報は、図5に示したような、メモリタイプ,メモリ容量,ECC有無,SER値ECC有,SER値ECC無,ECC回路のオン/オフ情報を含む。主制御カード13のローカルCPU43は、装置構成データベース42からカード装置間接続情報を取得し、各IFカード11及び各スイッチカード12から通知されてくるカード情報と、保守者によって入力されたハードウェア故障率,緯度高度係数及び建造物遮蔽係数を元に、SERデータベース41のテーブル41A,41Bをカードタイプ毎に構築するフェーズ6。ローカルCPU43は、SERデータベース41に登録された情報を用いて、カード装置毎に、ソフトエラー発生率、カード故障率,カード故障率の逆数である次に故障するまでの平均時間平均故障時間を求め、予め用意されているシャーシ型スイッチ10の基準値要求値と比較するフェーズ7。動作例1では、平均故障時間を信頼性指標値としてその基準値と比較する例について説明する。すなわち、ローカルCPU43は、カードタイプの1つ例えばタイプ1について、対応するSERテーブル41Bを参照し、カード装置が具備する各デバイスローカルCPU用SDRAM及びデバイスA,B,Cが夫々有するメモリに関して、使用ビット数メモリ容量×ビット当たりのソフトエラー発生率を計算し上記式1参照、カード装置におけるソフトエラー発生率SERの合計を求める。このとき、全てのエラー訂正回路エラー訂正処理がオンであることが前提となっているため、エラー訂正回路が付加されているデバイスについてはSER値ECC有が適用され、エラー訂正回路が付加されていないデバイスについてはSER値ECC無が適用される。続いて、ローカルCPU43は、SERの合計と、テーブル41Aに登録されたハードウェア故障率装置のハードウェア故障率及びカード装置のハードウェア故障率との和とを足し合わせて、カード故障率を求める式2参照。さらに、ローカルCPU43は、次に故障するまでの平均時間平均故障時間を、式3に基づき求め、平均故障時間を、予め設定された基準値要求値と比較する。平均故障時間の値が基準値よりも大きい場合には、ローカルCPU43は、タイプ1のカード装置に含まれるエラー訂正回路エラー訂正処理をオフにすることができると判定する。この場合、ローカルCPU43は、カード装置中の少なくとも1つのデバイスに対するエラー訂正回路をオフに設定し、上記したSER,カード故障率,平均故障時間を再計算し、基準値との比較を行う。このようにして、平均故障時間が基準値未満とならない範囲で基準値又は基準値と最も近い値となるように、エラー訂正回路のオン/オフ条件が決定されるフェーズ8。フェーズ7及び8の動作は、カードタイプ毎に実行される。カードタイプ毎のエラー訂正回路のオン/オフ条件が決定された場合には、ローカルCPU43は、各IFカード11及び各スイッチカード12のローカルCPU19,35に対し、カード装置が備えるエラー訂正回路のオン/オフを示す制御情報を送る。各ローカルCPU19,35は、制御情報に従ったセレクタ制御情報セレクタ制御信号をデータバッファ21に入力する。ここで、セレクタ制御信号が制御信号1であれば、セレクタ22,24の切り替え動作でエラー訂正処理が実施されない状態となる一方で、エラー訂正回路の電源がオフとなる。これに対し、セレクタ制御信号が制御信号2であれば、エラー訂正回路の電源がオンとなり、セレクタ22,24のエラー訂正処理が実施される状態となる。もっとも、電源がオンの状態でエラー訂正回路によるエラー訂正処理がオフとなるようにすることもできる。<動作例2>次に、実施形態1の動作例2について説明する。図7は、動作例2を示すフローチャートである。SERデータベース41,装置構成データベース42が既に構築されており、最適化されたエラー訂正回路のオン/オフ制御の運用が実際に行われていることを、フローチャートに示す動作の前提とする。動作例2では、平均故障時間ではなくソフトエラー発生率SERを信頼性指標値として基準値要求値と比較する例について説明する。また、図7に示すフローチャートは、変更に係るIFカードに係る処理のみを示す。シャーシ型スイッチ10に対し、新たなIFカード11が接続されたり、既存のIFカード11に対する設定変更例えば、IFカード11に対するポートやチャネルに対する設定例:使用/未使用が生じたりした場合には、装置構成の変更が生じる。装置構成の変更が生じる場合には、外部端末50のオペレータ保守者は、外部端末50に対する装置構成変更操作を行い、変更に係る装置構成の情報を入力する。変更に係る装置構成の情報は、主制御カードMainControl13のローカルCPU43に供給されるS001。すると、ローカルCPU43は、装置構成データベース42にアクセスし、変更に係る装置構成の情報を装置構成データベース42に反映する。すなわち、ローカルCPU43は、変更に係る装置構成の情報を用いて、新規のテーブルの作成新規IFカード接続時、又は既存のテーブルの編集追加,変更,削除IFカード設定変更時を行う。これによって、変更に係るIFカード11の装置構成、すなわちポートやチャネルの使用/未使用,回線種別,パス接続情報などが装置構成データベース42に反映されるS002。次に、ローカルCPU43は、装置構成データベース42の変更をSERデータベース41に反映する。これによって、新たなIFカードカードタイプに係る情報の登録テーブル41Bの追加、所定のテーブル41Bの保持内容の変更が生じる。なお、新たなテーブル41Bが追加される場合には、そのカードタイプ新規IFカードが有する全てのエラー訂正回路がオンに設定されるS003。次に、ローカルCPU43は、SERデータベース41の更新に従って、変更に係るカードタイプIFカード11のSERソフトエラー発生率を再計算するS004。次に、ローカルCPU43は、SERが予め用意されている要求値基準値未満であるかを判定するS005。このとき、SERが要求値未満であれば、ローカルCPU43は、SERデータベース41を変更するS006。すなわち、SERが要求値未満の場合には、過剰な信頼性が確保された状態であるので、不要なエラー訂正回路ECC回路をオフにして消費電力を抑えるのが好ましい。このため、ローカルCPU43は、IFカード11中の少なくとも1つのエラー訂正回路をオフに設定する。このとき、図5のテーブル41Bに示すように、デバイス単位のエラー発生統計値エラー発生回数がテーブル41Bに登録されている場合には、ローカルCPU43は、エラー発生統計値が少ない順序で、オフに設定するエラー訂正回路を決定する。S006の処理が終了すると、処理がS004に戻され、SERの再計算が行われる。このとき、1ビット当たりのSER値として、S006にてオフに設定されたエラー訂正回路に対応するデバイスに関する1ビット当たりのSER値として、SER値ECC無が適用される。その後のS005において、Noの判定がなされると、処理がS007に進む。Noの判定は、信頼性が最適であるSERが基準値と同等、又は信頼性が低いことを示す。S007では、ローカルCPU43は、SERが要求値よりも高いか否かを判定する。このとき、SERが要求値よりも高い場合YESには、処理がS008に進む。S007において、SERが要求値よりも高いことは、信頼性が要求より低いことを意味する。このため、ローカルCPU43は、SERデータベース41の変更を行い、オフの状態にある少なくとも1つのエラー訂正回路をオンの状態に切り替えるS008。このとき、デバイス毎のエラー発生統計値エラー発生回数が登録されている場合には、ローカルCPU43は、エラー発生統計値が少ない順序でエラー訂正回路をオンに設定する。S008の処理が終了すると、処理がS004に戻され、SERの再計算が行われる。このとき、1ビット当たりのSER値として、S008にてオンに設定されたエラー訂正回路に対応するデバイスに関する1ビット当たりのSER値として、SER値ECC有が適用される。その後、処理がS005に進む。S007において、Noの判定がなされた場合には、処理がS009に進む。Noの判定は、信頼性が最適であることを示す。なお、要求値は、1つの値でも良いが、連続した複数の値からなる範囲であっても良い。S009に処理が進むと、ローカルCPU43は、変更に係るIFカード11ターゲットIFカードのローカルCPU19へ構成変更指示を送る。構成変更指示は、ターゲットIFカードが有する各エラー訂正回路ECC回路のオン/オフ情報を含む。ターゲットIFカードでは、ローカルCPU19が、主制御カード13から受信される構成変更指示に従って、ターゲットIFカード内のデバイスの設定変更を行うS010。また、ECC回路のオン/オフ情報に従って、対象ECC回路のオン/オフ設定が変更されるS011。<効果>実施形態1によれば、主制御カード13のローカルCPU43は、各カード装置からカード情報を収集し、保守者から入力された装置のハードウェア故障率,緯度/高度係数及び遮蔽物係数と合わせてSERデータベース41を構築する。さらに、ローカルCPU43は、SERデータベース41に格納された情報を用いて、カードタイプ毎の平均故障時間を求め、平均故障時間が基準値以上の範囲で基準値又は基準値に最も近づく値となるように、エラー訂正回路のオン/オフをカードタイプ毎に決定する。そして、ローカルCPU43は、各カード装置に対し、決定されたエラー訂正回路のオン/オフを示す制御情報を供給する。これによって、制御情報で指定されたエラー訂正回路の電源がオフとなる。従って、以下のような効果を奏することができる。1カード実装使用状態が多様なプラグインカード装置シャーシ型装置において、装置の設置環境条件、実装カード条件等を考慮した、最適な信頼性をもったシステム動作が可能となる。すなわち、シャーシ型スイッチ10に要求される適正なサービス提供のための基準値を満たす範囲でエラー訂正回路の電源がオフとされるので、信頼性が確保される。2信頼性が確保される範囲で、不要なエラー訂正処理が実行されないようにエラー訂正回路の動作又は電源供給をオフにすることができる。これによって、消費電力を低減する消費電力の浪費防止を図ることができる。3不要なエラー訂正処理がバイパスされる主信号がエラー訂正処理にかかるルートを通過しないので、データの伝送遅延の増加を最小限にすることができる。4プラグインカード装置が複数のメモリを備えている場合、プラグインカードの信頼性指標値は、前記複数のメモリの夫々のエラー率と、前記プラグインカード収容装置の設置環境パラメータに基づいて算出される。この方法によれば、複数のメモリの夫々のエラー率を用いてプラグインカードの信頼性指標値を算出しているため、一部のメモリのエラー率が高い場合であっても基準値に近づけることがより容易になる。その結果、エラー訂正回路の動作の最適化を図ることができる。また、プラグインカード収容装置の設置環境パラメータに基づいて信頼性指標値を算出することにより、放射線などの、SERに影響を与える要因を考慮して信頼性指標値を補正できる。このため、信頼性指標値の精度の向上を図ることができる。<変形例>実施形態1において、エラー訂正回路のオン/オフ条件の決定は、カードタイプ毎になされる例について説明した。例えば、IFカードがタイプ1でスイッチカードがタイプ2であった場合、タイプ1に対するオン/オフ制御は、全てのIFカードに対して同様に適用され、タイプ2に対するオン/オフ制御は、全てのスイッチカードに対して同様に適用される。これに対し、IFカード間,スイッチカード間でカードタイプが異なる場合には、IFカード間、スイッチカード間でカードタイプに応じて異なるオン/オフ制御が行われる。また、カード装置毎にカードタイプが異なる場合には、オン/オフ制御がカード装置毎に実行されるのと等価となる。また、カード毎にオン/オフ制御を行う場合には、例えば、カードタイプの代わりにカードIDを用い、カードID単位でオン/オフ条件の決定が行われるように変形することができる。また、実施形態1のシャーシ型スイッチ10スイッチカード12A,12Bのように、シャーシ型スイッチが冗長構成を有する場合には、予備系のカード装置に対するエラー訂正回路の電源がオフにされ、現用系と予備系の切替を契機として、予備系のカード装置に対して実施形態1で説明したようなエラー訂正回路に対するオン/オフ条件の設定が行われるようにしても良い。すなわち、現用系のカード装置のみを対象とするオン/オフ条件の設定が行われるようにしても良い。実施形態2次に、本発明の実施形態2について説明する。実施形態2は、実施形態1と共通点を有するので、主として相違点について説明し、共通点については説明を省略する。実施形態2において、データバッファ21が具備するEDC回路27図3は、図示しないエラー検出状態表示レジスタを含む。エラー検出状態表示レジスタは、所定時間内におけるソフトエラーの検出の有無を示すフラグを有している。EDC回路27はソフトエラーを検出した場合にフラグをオンに設定する。フラグは、所定時間に応じた周期でクリアされる初期状態:オフ。IFカード11及びスイッチカード12の各ローカルCPU19,35は、上記した周期でエラー検出状態表示レジスタの読み出しを行い、フラグがオンであった場合には、主制御カード13のローカルCPU43へエラー発生通知を送信する。エラー発生通知を受信したローカルCPU43は、エラー発生通知に対応するSERテーブル41Bにおける対応デバイスのエラー発生統計の欄エラー統計カウンタを更新インクリメント1を加算する。図8は、実施形態2の動作例を示すフローチャートである。図8に示すS101において、例えば、或るIFカード11のデータバッファ15におけるエラー訂正回路のオン情報を含む構成変更指示が、主制御カード13のローカルCPU43から当該IFカード11のローカルCPU19へ送られたと仮定する。S102では、IFカード11のローカルCPU19は、構成変更指示に従って、自IFカード11内のデバイスの設定変更を行う。続いて、ローカルCPU19は、構成変更指示に含まれるオン/オフ情報に従って、データバッファ15のエラー訂正回路をオン電源をオンにするともに、セレクタ22,24を切り替えるための制御を行うS103。電源のオンによって、データバッファ15が有するEDC回路27のエラー検出状態標示レジスタの値がクリアされるS104。その後、S105~S108の周期監視処理が行われる。すなわち、S105では、ローカルCPU19は、エラー検出状態表示レジスタのフラグ値を読み出す。続いて、ローカルCPU19は、ソフトエラーが発生したか否かソフトエラーが検出されたか否かを判定するS106。この判定は、フラグがオフエラー無しかオンエラー有りかによって行われる。ソフトエラーが発生していない場合フラグオフの場合には、処理がS108へ進む。これに対し、ソフトエラーが発生した場合フラグオンの場合には、ローカルCPU19は、主制御カード13のローカルCPU43へエラー発生通知を送信するS107。エラー発生通知は、対象のエラー訂正回路の情報も含んでいる。その後、処理がS108へ進む。S108では、ローカルCPU19は、エラー検出状態表示レジスタをクリアして一定時間待ち状態となる。一定時間が経過すると、ローカルCPU19は、S105の処理を行う。S109では、ローカルCPU43が、対象のIFカードのデータバッファ15に相当するデバイスに対するエラー統計カウンタエラー発生統計の値を更新する。このようにして、SERテーブル41Bのエラー発生統計には、エラー訂正回路が一定時間当たりにおいてソフトエラーを検出した回数が格納される。このようなエラー発生統計値は、実施形態1におけるS006やS008において、オン又はオフすべきエラー訂正回路ECC回路を決定するために使用される。<効果>実施形態2によれば、統計的にソフトエラー発生率に基づいて、エラー訂正回路をオフに切り替えることが可能となる。これによって、エラー訂正の効果が小さいエラー訂正回路を優先的にオフにできるので、無用のエラー訂正処理を回避して消費電力の浪費を防止するとともに、遅延を抑えることができる。実施形態3以下、本発明の実施形態3について説明する。実施形態3は、実施形態1と共通点を有するため、実施形態1との共通点については説明を省略し、主として実施形態1との相違点について説明する。実施形態3は、実施形態1で説明したデータバッファ21図3に構成要素が付加されている点で実施形態1と異なる。図9は、実施形態3において、データバッファ21の代わりに適用されるデータバッファ21Aの構成例を示す図である。図9に示すように、データバッファ21Aは、ギャップ検出回路28と、AND回路29が付加されている点で、データバッファ21と異なる。ここに、主信号線上には、主信号として、所定長を有するデータブロックを表す信号がシリアルに伝送される。IFカード11及びスイッチカード12は、データブロック単位で処理を行う。主信号中のデータブロック間には、有効なデータでない領域区間が設けられる。この領域区間は、ギャップと呼ばれる。ギャップ検出回路28は、回線インタフェース部からの主信号入力データが入力され、データブロック間のギャップを検出する。例えば、ギャップ検出回路28は、有効なデータブロック間に挿入される特殊なビットパターンを検出することでギャップを検出することができる。或いは、ギャップ検出回路28は、所定のクロックに従って主信号のパルスをカウントし、パルスのカウント数に基づいてデータブロックとギャップとを判別し、ギャップを検出することができる。もっとも、ギャップの検出手法は、主信号として伝送されるデータ構造に応じて、既存の適宜の手法を適用することができる。図10A,図10B,図10Cは、ギャップ検出回路28の作用説明図である。図10Aは、セレクタ22,24の切り替えが実施されない状態における、主信号入力データ及びRAM23へのデータブロックの格納状態を示す。図10Bは、図10B中の切り替えポイントAでセレクタ22,24の切り替えが実施される例を示す。図10Cは、図10C中の切り替えポイントBでセレクタ22,24の切り替えが実施される例を示す。図10Aの例に示すように、主信号入力データとして、有効なデータブロック1~4データ1~4がシリアルに入力される場合を仮定する。ここで、データブロック2とデータブロック3との間に間隔がある場合には、データブロック2とデータブロック3との間には、有効なデータブロックが無いことを示す特殊なビットパターンアイドルパターンが挿入される。このアイドルパターンが挿入された区間アイドル区間がギャップに相当する。図10Aに示すケースでは、セレクタ22,24への切り替えが実施されないので、各データブロック1~4は、正常にRAM23に格納される。これに対し、図10Bのケースでは、RAM23へのデータブロック2の転送中にセレクタ22,24の切り替えが実施される。このため、データブロック2はエラーとなってRAM23に正常に蓄積されない。一方、図10Cのケースでは、ギャップ,すなわちアイドル区間でセレクタ22,24の切り替えが実施されるので、データブロック1~4は正常にRAM23に格納される。ギャップ検出回路28は、上述したようなアイドル区間を検出した場合に、ギャップ検出を示す信号ギャップ検出信号をAND回路29に入力する。AND回路29は、二つの入力端子を有している。一方の入力端子には、セレクタ制御情報セレクタ制御信号が入力され、他方の入力端子には、ギャップ検出回路28からのギャップ検出信号が入力される。従って、AND回路29は、セレクタ制御信号が入力されても、ギャップ検出信号が入力されなければ、その出力端子からセレクタ制御/電源制御信号をセレクタ22,24及びエラー訂正回路ECCデータ生成回路25,ECCデータ格納RAM26,EDC回路27へ供給しない。従って、セレクタ22,24の切り替え及びエラー訂正回路への電源制御は、ギャップにおいてのみ実行されるようになる。以下、実施形態3の動作例を示す。各IFカード11のローカルCPU19,各スイッチカード12のローカルCPU35は、主制御カード13のローカルCPU43からの指示に従って、データバッファ21のエラー訂正処理をオフにするためのセレクタ制御情報セレクタ制御信号を出力する。一方、データバッファ21では、ギャップ検出回路28がアイドルパターンギャップを検出するまで、セレクタ制御/電源制御信号がセレクタ22,24及びエラー訂正回路へ供給されない。よって、主制御カード13の設定タイミングでセレクタ22,24の切り替えや、エラー訂正回路への電源供給停止は行われず、ギャップ検出回路28によってアイドル区間が検出されたタイミングでセレクタ切り替え及び電源供給停止が実行される。<効果>実施形態3によれば、実施形態1で説明した効果に加え、装置構成が運用中に変更された場合においても、ユーザデータデータブロックのエラーを伴うことなく、エラー訂正回路がオフされることによって、信頼性を高めることができる。なお、上記した実施形態3では、一定時間内にソフトエラーが発生した回数がエラー発生統計としてSERデータベース41に保持される構成について説明した。このような構成の代わりに、各カード装置で、エラー訂正回路毎にソフトエラー回数が保持され、ローカルCPUが所定周期一定時間毎のソフトエラー回数をローカルCPU43に通知し、SERデータベース41対象SERテーブルでソフトエラー回数の累積値が保持されるようにしても良い。"