炭化珪素単結晶基板上にCVD法で炭化珪素をエピタキシャル成長させてエピタキシャル炭化珪素ウエハを製造する方法であって、材料ガス中に含まれる炭素と珪素の原子数比であるC/Si比を0.5以上1.0以下にして、膜厚0.5μm以上1μm以下のバッファ層を炭化珪素単結晶基板上に成膜した後、前記C/Si比をバッファ層に比べて大きくし、かつ、0.7以上1.2以下にして、第1のデバイス動作層を膜厚5μm以上10μm以下で成膜し、次いで、第1のデバイス動作層に比べてC/Si比を0.1以上0.3以下の範囲で小さくして、膜厚0.05μm以上0.1μm以下の欠陥低減層を成膜した上で、前記C/Si比を欠陥低減層に比べて大きくし、かつ、0.7以上1.2以下にして、第2のデバイス動作層を成膜することを特徴とするエピタキシャル炭化珪素ウエハの製造方法。CVD法によるエピタキシャル成長の圧力条件及び温度条件は、少なくともバッファ層の成膜から第2のデバイス動作層の成膜まで一定にして行なう請求項1に記載のエピタキシャル炭化珪素ウエハの製造方法。前記第2のデバイス動作層を膜厚5μm以上10μm以下で成膜した後、再び欠陥低減層を介して第3のデバイス動作層を成膜するようにして、前記欠陥低減層の成膜を複数回行なう請求項1又は2に記載のエピタキシャル炭化珪素ウエハの製造方法。最表面のデバイス動作層は、少なくとも膜厚が1.0μm以上である請求項1~3のいずれかに記載のエピタキシャル炭化珪素ウエハの製造方法。前記炭化珪素単結晶基板のオフ角度が4°以下である請求項1~4のいずれかに記載のエピタキシャル炭化珪素ウエハの製造方法。本発明は、好適にはオフ角度が約4°乃至それ以下のSiC基板を用いたエピタキシャル成長においても、エピタキシャル欠陥を低減した高品質エピタキシャル膜を有するエピタキシャルSiCウエハを製造することができる方法を提供するものである。本発明者は、エピタキシャル成長によって成長されたデバイス動作層の膜厚が5μm以上になると、エピタキシャル欠陥が再び発生する可能性があるという知見を得た。そこでデバイス動作層の膜厚が5μm以上10μm以下になった時点で、材料ガス中に含まれる炭素と珪素の原子数比を所定の範囲で下げて欠陥低減層を成膜することで、このエピタキシャル欠陥の発生を抑制することができ、上記課題を解決できることを見出し、本発明に至ったものである。即ち、本発明は、1炭化珪素単結晶基板上にCVD法で炭化珪素をエピタキシャル成長させてエピタキシャル炭化珪素ウエハを製造する方法であって、材料ガス中に含まれる炭素と珪素の原子数比であるC/Si比を0.5以上1.0以下にして、膜厚0.5μm以上1μm以下のバッファ層を炭化珪素単結晶基板上に成膜した後、前記C/Si比をバッファ層に比べて大きくし、かつ、0.7以上1.2以下にして、第1のデバイス動作層を膜厚5μm以上10μm以下で成膜し、次いで、第1のデバイス動作層に比べてC/Si比を0.1以上0.3以下の範囲で小さくして、膜厚0.05μm以上0.1μm以下の欠陥低減層を成膜した上で、前記C/Si比を欠陥低減層に比べて大きくし、かつ、0.7以上1.2以下にして、第2のデバイス動作層を成膜することを特徴とするエピタキシャル炭化珪素ウエハの製造方法、2CVD法によるエピタキシャル成長の圧力条件及び温度条件は、少なくともバッファ層の成膜から第2のデバイス動作層の成膜まで一定にして行なう1に記載のエピタキシャル炭化珪素ウエハの製造方法、3前記第2のデバイス動作層を膜厚5μm以上10μm以下で成膜した後、再び欠陥低減層を介して第3のデバイス動作層を成膜するようにして、前記欠陥低減層の成膜を複数回行なう1又は2に記載のエピタキシャル炭化珪素ウエハの製造方法、4最表面のデバイス動作層は、少なくとも膜厚が1.0μm以上である1~3のいずれかに記載のエピタキシャル炭化珪素ウエハの製造方法、5前記炭化珪素単結晶基板のオフ角度が4°以下である1~4のいずれかに記載のエピタキシャル炭化珪素ウエハの製造方法、である。本発明によれば、成長開始時のエピタキシャル欠陥を低減させることができると共に、成膜途中で発生する可能性のある欠陥を抑制することができることから、デバイス動作層に含まれるようなエピタキシャル欠陥を低減して、高品質エピタキシャル膜を備えた実用性に優れたエピタキシャルSiCウエハを提供することが可能になる。また、本発明の製造方法はCVD法を採用するため、装置構成が容易で制御性にも優れ、均一性、再現性の高いエピタキシャル膜が得られる。さらに、本発明によって得られたエピタキシャルSiCウエハを用いたデバイスは、エピタキシャル欠陥を低減した高品質エピタキシャル膜上に形成されるため、その特性及び歩留りが向上する。本発明の具体的な内容について述べる。まず、SiC基板上へのエピタキシャル成長について述べる。本発明で好適にエピタキシャル成長に用いる装置は、横型のCVD装置である。CVD法は、装置構成が簡単であり、ガスのonoffでエピタキシャル成長の膜厚を制御できるため、エピタキシャル膜の制御性、再現性に優れた成長方法である。図1に、従来のエピタキシャル膜成長を行なったエピタキシャルSiCウエハの例を示す。1がSiC基板であり、このSiC基板1を成長炉にセットし、成長炉内を真空排気した後、水素ガスを導入して圧力を1×104~3×104Paに調整する。その後、圧力を一定に保ちながら成長炉の温度を上げ、成長温度である1550~1650°Cに達した後、材料ガスであるSiH4及びC2H4と、ドーピングガスであるN2とを導入して成長を開始する。成長開始後、エピタキシャル膜厚が0.5~1μm程度になるまで、バッファ層2を成長する。このバッファ層2は、エピタキシャル成長の安定化のため、C/Si比を低くし、あるいは成長温度や成長速度を下げて成長することが一般的である。その後、デバイス動作層3を所望膜厚まで成長するが、デバイス動作層3を成長する場合、SiH4流量は毎分40~50cm3、C2H4流量は毎分20~40cm3であり、成長速度は毎時6~7μmである。この成長速度は、通常利用されるエピタキシャル層の膜厚が10μm程度であるため、生産性を考慮して決定されたものである。所望膜厚が得られた時点でSiH4、C2H4およびN2の導入を止め、水素ガスのみ流した状態で温度を下げる。温度が常温まで下がった後、水素ガスの導入を止め、成長室内を真空排気し、不活性ガスを成長室に導入して、成長室を大気圧に戻してから、基板を取り出す。次に、本発明の内容によってエピタキシャル膜成長を行なったエピタキシャルSiCウエハの例を図2に示す。SiC基板1をセットして成長を開始し、界面のバッファ層2を成長するまでは、従来プロセスと同様であるが、本発明では、C/Si比を0.5以上1.0以下にし、好ましくは0.6以上0.8以下にして、膜厚0.5μm以上1μm以下、好ましくは0.5μm以上0.8μm以下のバッファ層をSiC基板1上に成膜する。成長温度や成長速度の調整ではなく、C/Si比を制御するのは、エピタキシャル成長の初期に発生する欠陥を抑制する効果が大きいためであり、C/Si比が上記範囲であれば安定してエピタキシャル欠陥を抑制することができる。また、バッファ層の膜厚が0.5μm未満であると欠陥抑制効果が小さく、反対に1μmより厚くなると、バッファ層は残留不純物密度が高いため、それによるリーク電流の増加が問題になってくる。しかし用途によってはバッファ層にドーピングを行ってもよい。上記のようにバッファ層2を成長後、第1のデバイス動作層3を成長する。その際、C/Si比をバッファ層に比べて大きくし、かつ、0.7以上1.2以下の範囲にし、好ましくは0.7以上1.0以下の範囲にして第1のデバイス動作層3を成膜し、その膜厚は5μm以上10μm以下、好ましくは5μm以上8μm以下となるようにする。C/Si比が上記範囲であれば、デバイス動作層に必要な低い残留不純物密度を得ることができ、その上限を1.2にすることで、エピタキシャル欠陥の発生を防ぐことができる。また、上述したように、バッファ層2に比べてC/Si比を上げることでエピタキシャル成長が不安定になり、膜厚が5μm以上になるとエピタキシャル欠陥が発生しはじめてしまうことから、この第1のデバイス動作層3は上記範囲の膜厚で成膜する。さらに用途によってこの第1のデバイス動作層3にドーピングを行ってもよい。次いで、第1のデバイス動作層3のエピタキシャル膜厚が5μm以上10μm以下になった時点で、欠陥低減層4を成長させる。この欠陥低減層4は、第1のデバイス動作層3よりもC/Si比を小さくして一定時間成長させる。すなわち、第1のデバイス動作層3の場合に比べてC/Si比を0.1以上0.3以下の範囲で小さくし、好ましくは0.2以上0.3以下の範囲で小さくして、膜厚0.05μm以上0.1μm以下、好ましくは0.07μm以上0.1μm以下の欠陥低減層4を成膜し、その後C/Si比をデバイス動作層での値に戻して第2のデバイス動作層5の成長を行なう。このように、第1のデバイス動作層3のエピタキシャル膜厚が5μm以上10μm以下になった時点で欠陥低減層4を挟み、再度第2のデバイス動作層5を成長することで、成長が完了したエピタキシャル膜表面における欠陥を低減することができる。これは、SiC基板との界面のバッファ層では安定していたエピタキシャル成長が、デバイス動作層中で次第に不安定になり、欠陥が出やすい状況が生じてくるのを考慮し、デバイス動作層が上記の膜厚になった時に、C/Si比を下げて成長した欠陥低減層を形成することにより、ステップフロー成長を促進して、欠陥の発生を抑えるようにするためである。また用途によってこの欠陥低減層4と第2のデバイス動作層5にドーピングを行ってもよい。この欠陥低減層としては、成長温度や成長速度を下げて成長した層よりも、上記範囲でC/Si比を小さくして成長した層を用いるほうが効果的と考えられる。C/Si比を小さくしたり、成長温度や成長速度を下げて成長させると、デバイス動作層とは成長条件が異なるため、一般的に不純物密度の高い層が形成されるが、得られたエピタキシャルSiCウエハでのデバイスへの影響を避けるには、この層は最表面からの距離が離れている方が好ましい。しかし、デバイス動作層の厚さが5μm以上10μm以下になった時点でエピタキシャル欠陥を抑制する必要があることから、この欠陥低減層は比較的表面近くに存在することになる。従って、欠陥低減層の厚さを小さくすることが重要になってくるが、成長温度や成長速度を下げて欠陥低減層を形成した場合には、安定した層が形成されるためにはある程度の時間、すなわち比較的大きな膜厚が必要になり、再びデバイス動作層の成長条件に戻す時に必要な時間も考慮すると、膜厚の小さい欠陥低減層を形成することが困難である。それに対して、C/Si比を変化させる場合には、切り替え時間が早く、その際に成長温度や成長速度の変動もないため、膜厚が小さい欠陥低減層の形成にも対応できる。なお、この欠陥低減層は、結果的にC/Si比がバッファ層とほぼ等しくなる場合も含むが、バッファ層と異なる点は上述したようにその厚さである。本発明により、好適には約4°乃至それ以下のオフ角を持ったSiC基板上のエピタキシャル膜において、表面欠陥の少ないエピタキシャル膜が得られるようになるが、上述の通り、欠陥低減層を厚くすることはできず、また薄すぎても効果が現れない。本発明者らが検討した結果、この欠陥低減層の厚さは0.05μm以上0.1μm以下、好ましくは0.07μm以上0.1μm以下である。また、欠陥低減層を形成する際のC/Si比の値は、第1のデバイス動作層の時の値より0.1以上小さくしないとその効果が現れないが、小さくしすぎるとSi系の材料ガスが過剰になって、Siドロップレット等が生じやすくなるため、0.1以上0.3以下の範囲でC/Si比の値を下げるようにする。上記欠陥低減層の上に成長させる第2のデバイス動作層は、C/Si比を欠陥低減層に比べて大きくし、かつ、0.7以上1.2以下の範囲、好ましくは0.7以上1.0以下の範囲にして、所望の膜厚で成膜する。このようにして成長されたエピタキシャルSiCウエハは各種デバイスの作製に利用することができ、好適に形成されるデバイスは、ショットキーバリアダイオード、PINダイオード、MOSダイオード、MOSトランジスタ等であり、なかでもより好適には電力制御用に用いられるデバイスである。本発明によって得られたエピタキシャルSiCウエハは、第2のデバイス動作層のみを利用してデバイスを作製してもよいが、欠陥低減層を含めて第1及び第2のデバイス動作層をデバイス作製に利用することもできる。また、本発明においては、第2のデバイス動作層を膜厚5μm以上10μm以下で成膜した後、再び欠陥低減層を介して第3のデバイス動作層を成膜するようにして、第3、第4等のデバイス動作層を成膜しながら欠陥低減層を複数導入するようにしてもよい。欠陥低減層の数は多いほどその効果が高いと考えられるが、多すぎると表面近くにまで欠陥低減層が存在することになる。前述したように、欠陥低減層は一般的に不純物密度の高い層が形成されるため、表面近傍に欠陥低減層が存在すると、表面に形成したデバイスにおいて、隣接したデバイスの横方向でのリーク電流が問題となる。従って、最表面のデバイス動作層は、少なくとも膜厚が1.0μm以上とするのが好ましい。勿論、欠陥低減層を導入する際には、直前のデバイス動作層でのC/Si比より0.1以上0.3以下の範囲で小さくして成膜すればよい。なお、本発明においては、CVD法によるエピタキシャル成長の圧力条件及び温度条件は、バッファ層の成膜から第2のデバイス動作層の成膜まで第3、第4等のデバイス動作層を設ける場合はその最後のデバイス動作層の成膜まで一定にして行なうのが望ましい。以下、実施例及び比較例に基づき本発明をより詳細に説明する。なお、本発明は以下の内容に制限されるものではない。3インチウエハ用SiC単結晶インゴットから、約400μmの厚さでスライスし、粗削りとダイヤモンド砥粒による通常研磨を実施した、4H型のポリタイプを有するSiC単結晶基板のSi面に、エピタキシャル成長を実施した。基板のオフ角は4°である。成長の手順としては、成長炉に基板をセットし、成長炉内を真空排気した後、水素ガスを毎分150L導入しながら圧力を1.0×104Paに調整した。その後、圧力を一定に保ちながら成長炉の温度を1600°Cまで上げ、SiH4流量を毎分20cm3、C2H4流量を毎分8cm3にしてバッファ層を0.5μm成長した。この時のC/Si比は0.8、成長速度は3μm/時であり、通常よりも成長速度を下げている。次にSiH4流量を毎分40cm3、C2H4流量を毎分20cm3にして第1のデバイス動作層を5μm成長し、その後SiH4流量を毎分40cm3、C2H4流量を毎分16cm3にして欠陥低減層を0.1μm成長した。欠陥低減層を成長後、再びSiH4流量を毎分40cm3、C2H4流量を毎分20cm3に戻して第2のデバイス動作層を5μm成長した。第1及び第2のデバイス動作層を成長する時のC/Si比は1.0であり、欠陥低減層を成長する時のC/Si比は0.8であった。また、バッファ層の成長から第2のデバイス動作層の成長まで圧力条件及び温度条件は一定にて行なった特に断りのない限り下記実施例についても同様である。このようにしてエピタキシャル成長を行なって得られたエピタキシャルSiCウエハの表面の膜の光学顕微鏡写真を図3に示す。図3より、表面荒れや欠陥の少ない良好な膜が得られていることが分かる。三角形欠陥や、キャロット/コメット等のエピタキシャル欠陥の密度は、3ヶ/cm2であった。また、このエピタキシャル膜表面をAFMで評価したところ、表面粗さのRa値は0.22nmと平坦性に優れていた。また、上記で得られたエピタキシャルSiCウエハのエピタキシャル膜に対して、蒸着によって表面に幅100μm、厚さ0.1μmのNi電極を10μm離して2個形成し、約1000°Cの熱処理を行ってオーミック電極とした後、両電極間のリーク電流を測定した。電極間に10V印加した際の電流を測定したところ、1×106Aであり、リーク電流は小さく欠陥低減層の影響は見られなかった。本実施例では、欠陥低減層のリーク電流への影響を評価するために、デバイス動作層へのドーピングは行っていない。しかし、欠陥低減層がリーク電流へ影響していないことから、作成するデバイスの用途に合わせ、デバイス動作層に適宜ドーピングが行えることは明らかである特に断りのない限り下記実施例および比較例についても同様である。実施例1と同様にスライス、粗削り、通常研磨を行った、4H型のポリタイプを有する3インチのSiC単結晶基板のSi面に、エピタキシャル成長を実施した。基板のオフ角は4°である。バッファ層成長までの手順、温度等は、実施例1と同様であり、バッファ層成長後、SiH4流量を毎分40cm3、C2H4流量を毎分20cm3にして第1のデバイス動作層を5μm成長し、その後SiH4流量を毎分40cm3、C2H4流量を毎分16cm3にして欠陥低減層を0.05μm成長した。欠陥低減層を成長後、再びSiH4流量を毎分40cm3、C2H4流量を毎分20cm3に戻して第2のデバイス動作層を5μm成長した。第1及び第2のデバイス動作層を成長する時のC/Si比は1.0であり、欠陥低減層を成長する時のC/Si比は0.8であった。このようにしてエピタキシャル成長を行った膜は、エピタキシャル欠陥密度が4ヶ/cm2であり、また、Ra値も0.25nmであり、表面荒れや欠陥の少ない良好な膜であった。実施例1と同様にして測定したリーク電流は0.8×106Aであり、リーク電流は小さかった。実施例1と同様にスライス、粗削り、通常研磨を行った、4H型のポリタイプを有する3インチのSiC単結晶基板のSi面に、エピタキシャル成長を実施した。基板のオフ角は4°である。バッファ層成長までの手順、温度等は、実施例1と同様であり、バッファ層成長後、SiH4流量を毎分40cm3、C2H4流量を毎分20cm3にして第1のデバイス動作層を5μm成長し、その後SiH4流量を毎分40cm3、C2H4流量を毎分14cm3にして欠陥低減層を0.1μm成長した。欠陥低減層を成長後、再びSiH4流量を毎分40cm3、C2H4流量を毎分20cm3に戻して第2のデバイス動作層を5μm成長した。第1及び第2のデバイス動作層を成長する時のC/Si比は1.0であり、欠陥低減層を成長する時のC/Si比は0.7であった。このようにしてエピタキシャル成長を行った膜は、エピタキシャル欠陥密度が2ヶ/cm2であり、また、Ra値も0.2nmであり、表面荒れや欠陥の少ない良好な膜であった。実施例1と同様にして測定したリーク電流は1.2×106Aであり、リーク電流は小さかった。実施例1と同様にスライス、粗削り、通常研磨を行った、4H型のポリタイプを有する3インチのSiC単結晶基板のSi面に、エピタキシャル成長を実施した。基板のオフ角は4°である。バッファ層成長までの手順、温度等は、実施例1と同様であり、バッファ層成長後、SiH4流量を毎分40cm3、C2H4流量を毎分24cm3にして第1のデバイス動作層を5μm成長し、その後SiH4流量を毎分40cm3、C2H4流量を毎分18cm3にして欠陥低減層を0.1μm成長した。欠陥低減層を成長後、再びSiH4流量を毎分40cm3、C2H4流量を毎分24cm3に戻して第2のデバイス動作層を5μm成長した。第1及び第2のデバイス動作層を成長する時のC/Si比は1.2であり、欠陥低減層を成長する時のC/Si比は0.9であった。このようにしてエピタキシャル成長を行った膜は、エピタキシャル欠陥密度が5ヶ/cm2であり、また、Ra値も0.30nmであり、表面荒れや欠陥の少ない良好な膜であった。実施例1と同様にして測定したリーク電流は1.8×106Aであり、リーク電流は小さかった。実施例1と同様にスライス、粗削り、通常研磨を行った、4H型のポリタイプを有する3インチのSiC単結晶基板のSi面に、エピタキシャル成長を実施した。基板のオフ角は4°である。バッファ層成長までの手順、温度等は、実施例1と同様であり、バッファ層成長後、SiH4流量を毎分40cm3、C2H4流量を毎分20cm3にして第1のデバイス動作層を5μm成長し、その後SiH4流量を毎分40cm3、C2H4流量を毎分16cm3にして欠陥低減層を0.1μm成長した。欠陥低減層を成長後、再びSiH4流量を毎分40cm3、C2H4流量を毎分20cm3に戻して第2のデバイス動作層を1μm成長した。第1及び第2のデバイス動作層を成長する時のC/Si比は1.0であり、欠陥低減層を成長する時のC/Si比は0.8であった。このようにしてエピタキシャル成長を行った膜は、エピタキシャル欠陥密度が4ヶ/cm2であり、また、Ra値も0.27nmであり、表面荒れや欠陥の少ない良好な膜であった。実施例1と同様にして測定したリーク電流は2.5×106Aであり、リーク電流は小さかった。実施例1と同様にスライス、粗削り、通常研磨を行った、4H型のポリタイプを有する3インチのSiC単結晶基板のSi面に、エピタキシャル成長を実施した。基板のオフ角は4°である。バッファ層成長までの手順、温度等は、実施例1と同様であり、バッファ層成長後、SiH4流量を毎分40cm3、C2H4流量を毎分20cm3にして第1のデバイス動作層を7μm成長し、その後SiH4流量を毎分40cm3、C2H4流量を毎分16cm3にして欠陥低減層を0.1μm成長した。欠陥低減層を成長後、再びSiH4流量を毎分40cm3、C2H4流量を毎分20cm3に戻して第2のデバイス動作層を3μm成長した。第1及び第2のデバイス動作層を成長する時のC/Si比は1.0であり、欠陥低減層を成長する時のC/Si比は0.8であった。このようにしてエピタキシャル成長を行った膜は、1回目のデバイス動作層の厚さが7μmと比較的厚かったが、エピタキシャル欠陥密度が5ヶ/cm2であり、また、Ra値も0.26nmであり、表面荒れや欠陥の少ない良好な膜であった。実施例1と同様にして測定したリーク電流は2.0×106Aであり、リーク電流は小さかった。実施例1と同様にスライス、粗削り、通常研磨を行った、4H型のポリタイプを有する3インチのSiC単結晶基板のSi面に、エピタキシャル成長を実施した。基板のオフ角は4°である。バッファ層成長までの手順、温度等は、実施例1と同様であり、バッファ層成長後、SiH4流量を毎分40cm3、C2H4流量を毎分20cm3にして第1のデバイス動作層を5μm成長し、その後SiH4流量を毎分40cm3、C2H4流量を毎分16cm3にして欠陥低減層を0.1μm成長した。欠陥低減層を成長後、再びSiH4流量を毎分40cm3、C2H4流量を毎分20cm3に戻して第2のデバイス動作層を5μm成長した。さらに、再びSiH4流量を毎分40cm3、C2H4流量を毎分16cm3にして欠陥低減層を0.1μm成長し、その上にSiH4流量を毎分40cm3、C2H4流量を毎分20cm3にして第3のデバイス動作層を5μm成長した。第1~3のデバイス動作層を成長する時のC/Si比は1.0であり、欠陥低減層を成長する時のC/Si比は0.8であった。このようにしてエピタキシャル成長を行った膜は、全体膜厚が15μm程度と厚くなっているにも関わらず、エピタキシャル欠陥密度が3ヶ/cm2であり、また、Ra値も0.24nmであり、表面荒れや欠陥の少ない良好な膜であった。実施例1と同様にして測定したリーク電流は1.9×106Aであり、リーク電流は小さかった。実施例1と同様にスライス、粗削り、通常研磨を行った、4H型のポリタイプを有する3インチのSiC単結晶基板のSi面に、エピタキシャル成長を実施した。基板のオフ角は2°である。バッファ層成長までの手順、温度等は、実施例1と同様であり、バッファ層成長後、SiH4流量を毎分40cm3、C2H4流量を毎分16cm3にして第1のデバイス動作層を5μm成長し、その後SiH4流量を毎分40cm3、C2H4流量を毎分12cm3にして欠陥低減層を0.1μm成長した。欠陥低減層を成長後、再びSiH4流量を毎分40cm3、C2H4流量を毎分16cm3に戻して第2のデバイス動作層を5μm成長した。第1及び第2のデバイス動作層を成長する時のC/Si比は0.8であり、欠陥低減層を成長する時のC/Si比は0.6であった。このようにしてエピタキシャル成長を行った膜は、エピタキシャル欠陥密度が5ヶ/cm2であり、また、Ra値も0.31nmであり、表面荒れや欠陥の少ない良好な膜であった。実施例1と同様にして測定したリーク電流は1.3×106Aであり、リーク電流は小さかった。実施例1と同様にスライス、粗削り、通常研磨を行った、4H型のポリタイプを有する3インチのSiC単結晶基板のSi面に、エピタキシャル成長を実施した。基板のオフ角は0.5°である。バッファ層成長までの手順、温度等は、実施例1と同様であり、バッファ層成長後、SiH4流量を毎分40cm3、C2H4流量を毎分14cm3にして第1のデバイス動作層を5μm成長し、その後SiH4流量を毎分40cm3、C2H4流量を毎分10cm3にして欠陥低減層を0.1μm成長した。欠陥低減層を成長後、再びSiH4流量を毎分40cm3、C2H4流量を毎分14cm3に戻して第2のデバイス動作層を5μm成長した。第1及び第2のデバイス動作層を成長する時のC/Si比は0.7であり、欠陥低減層を成長する時のC/Si比は0.5であった。このようにしてエピタキシャル成長を行った膜は、エピタキシャル欠陥密度が6ヶ/cm2であり、また、Ra値も0.35nmであり、表面荒れや欠陥の少ない良好な膜であった。実施例1と同様にして測定したリーク電流は2.1×106Aであり、リーク電流は小さかった。実施例1と同様にスライス、粗削り、通常研磨を行った、4H型のポリタイプを有する3インチのSiC単結晶基板のSi面に、エピタキシャル成長を実施した。基板のオフ角は4°である。バッファ層成長までの手順、温度等は、実施例1と同様であり、バッファ層成長後、SiH4流量を毎分40cm3、C2H4流量を毎分20cm3にして第1のデバイス動作層を10μm成長し、その後SiH4流量を毎分40cm3、C2H4流量を毎分16cm3にして欠陥低減層を0.1μm成長した。欠陥低減層を成長後、再びSiH4流量を毎分40cm3、C2H4流量を毎分20cm3に戻して第2のデバイス動作層を10μm成長した。第1及び第2のデバイス動作層を成長する時のC/Si比は1.0であり、欠陥低減層を成長する時のC/Si比は0.8であった。このようにしてエピタキシャル成長を行った膜は、各デバイス動作層の厚さが10μmと比較的厚かったが、エピタキシャル欠陥密度が6ヶ/cm2であり、また、Ra値も0.33nmと表面荒れや欠陥の少ない良好な膜であった。実施例1と同様にして測定したリーク電流は0.5×106Aであり、リーク電流は小さかった。実施例1と同様にスライス、粗削り、通常研磨を行った、4H型のポリタイプを有する3インチのSiC単結晶基板のSi面に、エピタキシャル成長を実施した。基板のオフ角は4°である。バッファ層成長までの手順、温度等は、実施例1と同様であるが、バッファ層成長後、SiH4流量を毎分40cm3、C2H4流量を毎分20cm3にして、デバイス動作層のみを10μm成長させて欠陥低減層は成長させなかった。このようにしてエピタキシャル成長を行った膜の光学顕微鏡写真を図4に示す。図4より、三角形欠陥等の欠陥や表面粗さの大きい膜であることが分かり、エピタキシャル欠陥密度は50ヶ/cm2であり、また、表面粗さのRa値も1.5nmと大きい値を示していた。リーク電流に関しては、デバイス動作層が10ミクロンと厚いため、実施例1と同様にして測定したリーク電流は1.1×106Aであり、リーク電流は小さかった。実施例1と同様にスライス、粗削り、通常研磨を行った、4H型のポリタイプを有する3インチのSiC単結晶基板のSi面に、エピタキシャル成長を実施した。基板のオフ角は4°である。バッファ層成長までの手順、温度等は、実施例1と同様であり、バッファ層成長後、SiH4流量を毎分40cm3、C2H4流量を毎分20cm3にして第1のデバイス動作層を5μm成長し、その後SiH4流量を毎分40cm3、C2H4流量を毎分19cm3にして欠陥低減層を0.1μm成長した。欠陥低減層を成長後、再びSiH4流量を毎分40cm3、C2H4流量を毎分20cm3に戻して第2のデバイス動作層を5μm成長した。第1及び第2のデバイス動作層を成長する時のC/Si比は1.0、欠陥低減層を成長する時のC/Si比は0.95であり、両者の差は0.05であった。このようにしてエピタキシャル成長を行った膜は、図4と同様に三角形欠陥等の欠陥や表面粗さの大きい膜であり、エピタキシャル欠陥密度35ヶ/cm2、表面粗さのRa値も1.2nmと大きい値を示していた。リーク電流に関しては、実施例1と同様にして測定したリーク電流は1.8×106Aであり、リーク電流は小さかった。実施例1と同様にスライス、粗削り、通常研磨を行った、4H型のポリタイプを有する3インチのSiC単結晶基板のSi面に、エピタキシャル成長を実施した。基板のオフ角は4°である。バッファ層成長までの手順、温度等は、実施例1と同様であり、バッファ層成長後、SiH4流量を毎分40cm3、C2H4流量を毎分20cm3にして第1のデバイス動作層を12μm成長し、その後SiH4流量を毎分40cm3、C2H4流量を毎分16cm3にして欠陥低減層を0.1μm成長した。欠陥低減層を成長後、再びSiH4流量を毎分40cm3、C2H4流量を毎分20cm3に戻して第2のデバイス動作層を5μm成長した。第1及び第2のデバイス動作層を成長する時のC/Si比は1.0、欠陥低減層を成長する時のC/Si比は0.8であった。このようにしてエピタキシャル成長を行った膜は、図4と同様三角形欠陥等の欠陥や表面粗さの大きい膜であり、エピタキシャル欠陥密度40ヶ/cm2、表面粗さのRa値も1.5nmと大きい値を示していた。リーク電流に関しては、実施例1と同様にして測定したリーク電流は1.4×106Aであり、リーク電流は小さかった。実施例1と同様にスライス、粗削り、通常研磨を行った、4H型のポリタイプを有する3インチのSiC単結晶基板のSi面に、エピタキシャル成長を実施した。基板のオフ角は4°である。バッファ層成長までの手順、温度等は、実施例1と同様であり、バッファ層成長後、SiH4流量を毎分40cm3、C2H4流量を毎分20cm3にして第1のデバイス動作層を5μm成長し、その後SiH4流量を毎分40cm3、C2H4流量を毎分16cm3にして欠陥低減層を0.1μm成長した。欠陥低減層を成長後、再びSiH4流量を毎分40cm3、C2H4流量を毎分20cm3に戻して第2のデバイス動作層を0.5μm成長した。第1及び第2のデバイス動作層を成長する時のC/Si比は1.0、欠陥低減層を成長する時のC/Si比は0.8であった。このようにしてエピタキシャル成長を行った膜は、エピタキシャル欠陥密度4ヶ/cm2、表面粗さのRa値が0.26nmと良好であったが、実施例1と同様にして測定したリーク電流は1.4×104Aと大きく、表面と欠陥低減層との距離が小さいことによる影響が表れた。