複数の走査線と、前記複数の走査線に交差する複数のデータ線と、前記複数の走査線と前記複数のデータ線との交差に対応して配置された複数の画素と、を含む表示装置の制御装置であって、入力された第1文字を、前記表示装置の所定の領域に表示させ、この後、入力された文字とは異なる第2文字を、前記所定の領域に表示した前記第1文字に重ねて表示させることを特徴とする表示装置の制御装置。前記第2文字を、前記第1文字と同種類の文字のなかから、ランダムにまたは所定のルールでにしたがって1または複数選択して、当該選択した文字を第2文字として表示させることを特徴とする請求項1に記載の表示装置の制御装置。前記第2文字を、前記第1文字に重ねて表示させた後、前記第1文字および第2文字を表示した領域を、単一階調で塗りつぶす、または、前記第1文字および第2文字とは異なる第3文字に置換して表示することを特徴とする請求項2に記載の表示装置の制御装置。前記複数の画素のうち、一の画素について、前回の書き込みが進行中であるか否かを判別し、前記前回の書き込みが進行中ではないと判別した場合には、新規な書き込みが発生しているか否かを判別し、前回の書き込みが進行中でないと判別し、かつ、新規な書き込みが発生していると判別した場合、当該一の画素に対して、当該新規な書き込みを開始させ、前記前回の書き込みが進行中であると判別した場合、当該一の画素に対して、当該進行中の書き込みを継続させた後に、当該書き込みが進行中ではなくなったと判別し、かつ、新規な書き込みが発生していると判別したときに、当該一の画素に対して、当該新規な書き込みを開始させることを特徴とする請求項1乃至3のいずれかに記載の表示装置の制御装置。複数の走査線と、前記複数の走査線に交差する複数のデータ線と、前記複数の走査線と前記複数のデータ線との交差に対応して配置された複数の画素と、を含み、入力された第1文字を、前記所定の領域に表示し、この後、入力された文字とは異なる第2文字を、前記所定の領域に表示した前記第1文字に重ねて表示することを特徴とする表示装置。複数の走査線と、前記複数の走査線に交差する複数のデータ線と、前記複数の走査線と前記複数のデータ線との交差に対応して配置された複数の画素と、を含む表示装置の制御方法であって、入力された第1文字を、前記表示装置の所定の領域に表示させる第1工程と、この後、入力された文字とは異なる第2文字を、前記所定の領域に表示した前記第1文字に重ねて表示させる第2工程とを備えることを特徴とする表示装置の制御方法。複数の走査線と、前記複数の走査線に交差する複数のデータ線と、前記複数の走査線と前記複数のデータ線との交差に対応して配置された複数の画素と、を含む表示装置と、文字が入力される入力部と、前記表示装置を制御する制御部と、有し、前記制御部は、前記入力部によって入力された第1文字を、前記表示装置の所定の領域に表示させ、この後、入力された文字とは異なる第2文字を、前記所定の領域に表示した前記第1文字に重ねて表示させることを特徴とする電子機器。ところで、パスワードのように数字を含む文字を確認のために表示させ、その後、可読阻害画像を上書きする構成では、当該可読阻害画像の種類が限られているために、十分に可読性を低下させることができなかったり、予め可読阻害画像を別途に複数個用意する必要が生じたりする、といった問題が発生した。本発明は、上述した事情に鑑みてなされたもので、その目的の一つは、第三者に知られたくない文字を確認のために表示させた後に、その文字を判読させにくくする技術を、別途の可読阻害画像を用意することなく、実現することにある。そこで、本発明に係る表示装置の制御装置にあっては、複数の走査線と、前記複数の走査線に交差する複数のデータ線と、前記複数の走査線と前記複数のデータ線との交差に対応して配置された複数の画素と、を含む表示装置の制御装置であって、入力された第1文字を、前記表示装置の所定の領域に表示させ、この後、入力された文字とは異なる第2文字を、前記所定の領域に表示した前記第1文字に重ねて表示させることを特徴とする。本発明によれば、第1文字に異なる第2文字が重ねられるので、第1文字を判読しにくくさせることが可能になる。第2文字は、表示のためにすでに用意されているので、可読阻害画像を別途に用意する必要はない。なお、ここでいう文字には、アルファベットA、B、C、...、a、b、c、...、数字0、1、2、3、...、ひらがなあ、い、う...、カタカナア、イ、ウ、...、記号□、△、○、...、漢字などが含まれる。本発明において、前記第2文字を、前記第1文字と同種類の文字のなかから、ランダムにまたは所定のルールでにしたがって1または複数選択して、当該選択した文字を第2文字として表示させる構成が好ましい。これにより、第1文字の秘匿性を向上させることができる。また、第1文字に第2文字を重ねて表示することによって第1文字を判読しにくくさせるためには、第2文字が第1文字と同種類であることが好ましい。なお、ここでいう種類とは、アルファベット、数字、ひらがな、カタカナ、記号、漢字などの種別をいう。さらに、本発明において、前記第2文字を、前記第1文字に重ねて表示させた後、前記第1文字および第2文字を表示した領域を、単一階調で塗りつぶす、または、前記第1文字および第2文字とは異なる第3文字に置換して表示する構成が好ましい。このような塗りつぶし、または、置換によって秘匿性難読性を向上させることができる。また、本発明において、前記複数の画素のうち、一の画素について、前回の書き込みが進行中であるか否かを判別し、前記前回の書き込みが進行中ではないと判別した場合には、新規な書き込みが発生しているか否かを判別し、前回の書き込みが進行中でないと判別し、かつ、新規な書き込みが発生していると判別した場合、当該一の画素に対して、当該新規な書き込みを開始させ、前記前回の書き込みが進行中であると判別した場合、当該一の画素に対して、当該進行中の書き込みを継続させた後に、当該書き込みが進行中ではなくなったと判別し、かつ、新規な書き込みが発生していると判別したときに、当該一の画素に対して、当該新規な書き込みを開始させる構成が好ましい。なお、本発明は、表示装置の制御装置のほか、表示装置、当該表示装置の制御方法、さらには、電子機器としても概念することが可能である。以下、本発明の実施形態について図面を参照して説明する。図1は、本発明の第1実施形態に係る携帯型の電子機器1を示す図である。この図に示されるように、電子機器1には、表示装置10や、入力等のためのプッシュボタン6aや十字キー6bなどが設けられている。このうち、表示装置10は、マトリクス状に配列された画素によって画像を表示するものであり、タッチパネル6cが重ねられて設けられている。図2は、当該電子機器1の構成を示すブロック図である。この図に示されるように、電子機器1は、表示装置10、CPUCentralProcessingUnit2、RAMRandomAccessMemory3、VRAMVideoRAM4、ROMReadOnlyMemory5および入力部6を含み、これらの各部がバスBを介して互いに接続された構成となっている。この構成において、CPU2は、ROM5に格納された各種のアプリケーションプログラムを実行して、各部を制御するものである。ROM5には、各種のアプリケーションプログラムのほか、各種のデータが格納される。各種のデータには、表示用の文字セット文字データが含まれる。文字セットは、アルファベット、数字、ひらがな、カタカナ、シンボル記号、漢字等の文字の集合体であり、文字毎に固有のコードがそれぞれ付与されている。また、ROM5に格納されるアプリケーションプログラムには、表示装置10に対してソフトウェアキーボードを表示させるプログラムや、当該ソフトウェアキーボードを介してパスワードが入力されたときに、当該パスワードを表示させるプログラムなどが含まれる。VRAM4は、表示装置10によって表示させる画像データを格納する。実際には、CPU2が、表示装置10に表示すべき画像を各種の処理にしたがって決定するとともに、当該画像をラスタライズした画像データを、VRAM4に格納させる。また、RAM3は、CPU2がアプリケーションプログラムを実行するときのワークエリアとして用いられるとともに、記憶部3Eを有する。この記憶部3Eには、CPU2が、VRAM4を書き換えて表示装置10の表示内容を変更するときに、VRAM4における書き換え前の画像データが複写される構成となっている。このため、記憶部3Eの前画像と、書き換えられたVRAM4の変更後の画像とを比較することによって、表示装置10において変更すべき書き換えるべき画素と、書き換えが不要な画素とを判別できるようになっている。入力部6は、上述したプッシュボタン6a、十字キー6bおよびタッチパネル6cのほか、これらが操作されたときに、当該操作の内容を示す情報を出力するI/Fインターフェース6dを含む。図3は、表示装置10の電気的な構成を示すブロック図である。この図に示されるように、表示装置10は、表示制御部50、表示領域100、走査線駆動回路130およびデータ線駆動回路140を含む構成となっている。このうち、表示領域100では、複数の走査線112が図において行X方向に沿って設けられ、複数のデータ線114が、列Y方向に沿って、かつ、各走査線112と互いに電気的に絶縁を保つように設けられている。そして、画素20が各走査線112と各データ線114との交差に対応して、それぞれ設けられている。便宜的に走査線112の行数をmとし、データ線114の列数をnとしたとき、画素20は、表示領域100aにおいて縦m行×横n列でマトリクス状に配列することになる。走査線駆動回路130は、m行の走査線112のいずれかを、表示制御部50にしたがって選択するとともに、当該選択した走査線112に対してハイHighレベルの選択電圧を供給し、他の走査線112に対しローLowレベルの非選択電圧を供給するものである。データ線駆動回路140は、選択された走査線112に位置する画素20の1行分の表示内容に応じて各列のデータ線114をそれぞれ駆動するものである。表示制御部50は、VRAM4に格納された画像データにしたがった画像を表示領域100に表示させるために、走査線駆動回路130およびデータ線駆動回路140を制御するものである。図4は、画素20の等価回路を示す図であり、i行目及びこれに下方向で隣り合うi1行目と、j列目及びこれに右方向で隣り合うj1列目との交差に対応する2×2の計4画素分の構成が示されている。第1実施形態において、i、i1とは、画素20が配列する行を一般的に示す場合の記号であって、1以上m以下の整数であり、j、j1とは、画素20が配列する列を一般的に示す場合の記号であって、1以上n以下の整数である。図4に示されるように、各画素20は、nチャネル型の薄膜トランジスターthinfilmtransistor:以下単にTFTと略称する22と、表示素子30と、補助容量40とを有する。各画素20については互いに同一構成なので、i行j列に位置するもので代表して説明すると、当該i行j列の画素20において、TFT22のゲート電極はi行目の走査線112に接続される一方、そのソース電極はj列目のデータ線114に接続され、そのドレイン電極は、表示素子30の一端である画素電極32と補助容量40の一端とにそれぞれ接続されている。表示領域100は、特に図示しないが、画素電極32が形成された素子基板と、コモン電極36が形成された対向基板とで、誘電性を有する電気泳動層34を挟持した構成である。このため、表示素子30は、等価回路でみたときに、画素電極32とコモン電極36とで、電気泳動層34を挟持した一種の容量と等価になる。そして、表示素子30は、両電極間の電圧を保持記憶するとともに、この保持電圧によって生じる電界方向にしたがって、後述するような表示を行うことになる。なお、補助容量40は、素子基板側に形成された一対の電極によって誘電体層を挟持した構成である。補助容量40の他端の電極は、各画素にわたって共通の容量線132に共通接続されている。また、図示省略した外部回路によって、コモン電極36には電圧Comが印加され、容量線132には電圧Vssが印加されるが、ここでは説明簡略化のため、電圧Comも電圧Vssも電圧基準0Vの接地電位であるとする。表示素子30の表示について図5を参照して説明する。電気泳動層34は、素子基板に形成された画素電極32と、対向基板に形成されたコモン電極36との間において、複数のマイクロカプセル35が固定された層である。マイクロカプセル35には、2種類の電気泳動粒子が分散媒34eにおいて移動可能に分散している。2種類の電気泳動粒子は、例えば負に帯電した白色粒子34wと、正に帯電した黒色粒子34bとである。このような構成において、図5aに示されるように、コモン電極36に電圧Comとして例えば0Vを印加し、画素電極32に例えば-15Vの電圧を印加して、相対的にコモン電極36を画素電極32よりも高電位に保つと、白色粒子34wがコモン電極36側に、黒色粒子34bが画素電極32側にそれぞれ引き寄せられる。コモン電極36としてITOIndiumTinOxideなどの透明性を有する導電層を用いるとともに、対向基板に透明性を持たせた構成にしてコモン電極36側から観察したときに、当該画素20は、白色として視認されることになる。一方、図5bに示されるように、コモン電極36に例えば0Vの電圧を印加し、画素電極32に例えば15Vの電圧を印加して、相対的にコモン電極36を画素電極32よりも低電位に保つと、黒色粒子34bがコモン電極36側に、白色粒子34wが画素電極32側にそれぞれ引き寄せられる。この結果、コモン電極36側から観察したときに、当該画素20は、黒色として視認されることになる。また、電気泳動層34としては、2枚の基板2つの電極の間隙に、分散媒34eで満たしたマイクロカプセル35の中に帯電粒子を分散させた構成のほか、帯電した電子粉粒体をマイクロカプセルなしで封入した構成や、コレステリック液晶を封入した構成としても良い。いずれにしても、表示素子30としては、画素電極32とコモン電極36との電圧を保持する構成であって、この保持電圧によって生じる電界方向にしたがって表示を行うものであれば良い。次に、表示装置10における表示動作について説明する。第1実施形態では簡略化して説明するために、表示素子30は、1回の電圧印加によって、白色または黒色のいずれかの表示を行うものとする。また、画像データのうち、画素の階調値が0であれば黒色を指定するものとし、階調値が7であれば白色を指定するものとする。なお、表示素子30が複数回の電圧印加によって白色および黒色以外の中間階調も表現する構成については、後述する第2実施形態で説明することにする。上述したように、CPU2は、表示装置10に表示すべき画像を変更するとき、VRAM4に格納された画像データを記憶部3Eに複写し、この後、変更後の画像を示す画像データをVRAM4に格納する。ここで、記憶部3Eに格納された前の画像とVRAM4に格納された変更後の画像とを画素20毎に比較したときに、不一致部分があれば、それは書き換えが発生した画素であることを示している。このため、表示制御部50は、不一致部分が発生したときに、書き換える画素のみについて、色を反転するように走査線駆動回路130およびデータ線駆動回路140を制御する。詳細には、表示制御部50は、走査線駆動回路130に対して、走査線112を1行目、2行目、3行目、...、m-1行目、m行目という順番で選択するように制御する。さらに、表示制御部50は、記憶部3EおよびVRAM4を参照して、データ線駆動回路140に対し、選択された走査線112に位置する画素のうち、画素値が0から7に変化するものについては、データ線114に-15Vの電圧を印加させ、画素値が7から0に変化するものについては、データ線114に15Vの電圧を印加させ、画素値に変更がないものについては、データ線114に0Vの電圧を印加させるようにすなわち、コモン電極36と同電位となるように制御する。なお、画素値に変更がないものについては、データ線114を切り離して、電気的にどの部分にも接続されないハイインピーダンス浮遊状態にさせるように制御しても良い。選択された走査線112には、走査線駆動回路130によってハイレベルの選択電圧が印加されるので、当該走査線112にゲート電極が接続されたTFT22がオンする。このため、選択走査線112に位置する画素20においては、画素電極32がデータ線114に電気的に接続された状態になる。したがって、データ線114に印加された-15Vまたは15Vの電圧は、オンしたTFT22を介して画素電極32にも印加される。このため、画素電極32に-15Vの電圧が印加された表示素子30は白色になり、画素電極32に15Vの電圧が印加された表示素子30は黒色になるので、画素20の表示状態は反転することになる。一方、データ線114が0Vであれば、TFT22がオンしても、画素20が駆動されないので、元の表示状態を維持する。なお、走査線112の選択が終了すると、当該走査線112はローレベルの非選択電圧になるので、当該走査線112にゲート電極が接続されたTFT22がオフになる。ただし、TFT22がオンしたときに印加された電圧は、表示素子30自体が有する容量性および補助容量40によって保持されるので、画素20は、走査線112が選択されたときの状態を維持することになる。走査線112は、1行目、2行目、3行目、...、m-1行目、m行目という順番で選択されるので、これによって、縦m行×横n列の画素20のうち、CPU2によってVRAM4が書き換えられる画素のみが駆動されることになる。なお、走査線112については、1行目からm行目まで順番に選択する構成としたが、1行分のすべてに書き換えが生じていない走査線112については選択をスキップしても良い。ところで、このような駆動では、例えば白色画素と黒色画素とが隣り合ったときに、白色画素および黒色画素のうち、一方の画素における電界が他方の画素に影響を及ぼすとともに、その影響が当該2つの画素が同色に移行した後においても残存する、ということが指摘されている。この影響は、具体的には以前に白色画素と黒色画素とが隣り合った輪郭部分が、表示の書き換えの後においても視認される、という輪郭残像として視認される。このような輪郭残像が発生しやすい表示装置10において問題となりやすいのが、例えばパスワードのように第三者に秘匿すべき文字情報を、なんらかの理由によって表示し、その後、当該文字情報を、消去したり、●などの文字に置換して表示したりする場合である。この場合、消去置換したはずの情報が、輪郭残像によって判読できてしまうからである。そこで、この点を考慮した電子機器1の動作について、パスワードの入力を例にとって説明する。図6は、ユーザーにパスワードの入力を促すとともに、入力されたパスワードを表示装置10に表示させるパスワード入力処理を示すフローチャートである。このパスワード入力処理は、パスワードを要求するアプリケーションプログラム該当処理が呼び出されたときに、当該アプリケーションプログラムの前に実行される。まず、パスワード入力処理が起動されると、CPU2は、ステップSa1において、表示装置10の表示領域100に、ソフトウェアキーボードを含む所定の入力画面を表示させる。図7は、この画面の一例を示す図である。この図に示されるように、当該画面には、パスワードの入力を促すメッセージのほか、領域100bにおいて、アルファベットおよび数字を模擬したボタンが配列して表示されるとともに、ボタン100c、100dが表示される。なお、ボタン100cは、入力した文字を1文字分だけクリアする旨を指示し、ボタン100dは、入力されたパスワードの確定を指示するものである。また、領域100aには入力された文字等が確認用に表示される。次にCPU2は、ステップSa2において、図7に示した入力画面のうち、ボタンのいずれかが操作されたか否か、詳細にはタッチパネル6cのうち、ボタンの表示領域に重なる領域がタッチされたか否かを判別する。タッチされていなければ、タッチされるまでステップSa2が繰り返される。すなわち、いずれかのボタンがタッチされるまで、待機状態になる。いずれかのボタンがユーザーによってタッチされると、CPU2は、ステップSa3において、当該タッチされたボタンが領域100bに表示されたボタンであるか否かを判別する。この判別結果がYesであれば、ステップSa4において、CPU2は、当該タッチされた文字のラスターデータを、当該文字VRAM4のうち、領域100aの対応部分に格納させる。これにより、VRAM4では書き換えが発生して、表示装置10において表示が書き換えられる結果、当該タッチされた文字が領域100aに表示されることになる。ところで、パスワードのように第三者に秘匿すべき文字列については、本来的には表示すべきではない。しかしながら、図7に示されるように、限られたサイズの表示領域100に、小さなボタンを狭いピッチで表示させたとき、ユーザーは、目的とする文字のボタンを操作したつもりが、異なるボタンを操作してしまう場合がある。また、操作面表示面の法線方向に対して斜め方向から観察してタッチパネル6cを操作したとき、視差によって異なるボタンを操作しまう場合もあり得る。そこで、タッチしたボタンが正しく電子機器1側に入力/検出されたかについてユーザーに確認させるため、電子機器1側で検出した文字をステップSa4によって領域100aに表示させているのである。なお、この表示は、確認のためであるから、例えば1、2秒程度の短い時間だけ表示されれば十分である。続くステップSa5において、CPU2は、検出した文字と同種類であって、検出した文字とは異なる複数個の文字データの取得を決定する。例えば、検出した文字がアルファベットのDであれば、D以外の25文字の全部または一部の取得を決定する。一部を取得する場合には、25文字のなかからランダムに選んでも良いし、予め定められた規則にしたがって選んでも良い。予め定められた規則としては、例えば検出した文字のコードの演算結果から導かれるコードの文字を選ぶとしても良いし、検出した文字のコードよりも1から6までの若いコードの6文字を選ぶというのであっても良い。ステップSa6において、CPU2は、VRAM4のうち、タッチされた文字のラスターデータを格納した同じ領域に、取得した文字のラスターデータを上書きする動作を、取得した文字数分だけ繰り返す。これにより、VRAM4では上書きする文字数回だけ書き換えが発生するので、表示装置10においては、その都度、表示が書き換えられて、確認のために表示された文字に、異なる複数の文字が重ねて表示される。ステップSa7において、CPU2は、VRAM4のうち、取得した文字のラスターデータを上書きした領域に、さらに●黒塗りの円のラスターデータを上書きし、領域100aのうち、次に表示させる文字の領域を1文字分だけ右に移動させる。この後、処理手順は、次のボタン操作に備え、ステップSa2に戻る。一方、ステップSa3における判別結果がNoであれば、それは、ボタン100cまたはボタン100dのいずれかがタッチされたことを示している。このため、ステップSa8において、CPU2は、2つのボタンのうち、ボタン100cがタッチされたか否かを判別する。この判別結果がYesであれば、ステップSa9において、CPU2は、領域100aに表示された●のうち、最も右に位置するものに対応したVRAM4の領域をリセットするとともに、次に文字が表示される予定領域を1文字分だけ左に戻す。この後、処理手順は、ステップSa2に戻る。なお、ステップSa8における判別結果がNoであれば、それは、ボタン100dタッチされたことを示している。このため、ステップSa10において、CPU2は、操作されたボタンの順で規定される文字の列、すなわち入力されたパスワードの真偽を判別する。パスワードが真であればステップSa11において、CPU2は、このパスワード入力処理を実行する契機となったアプリケーションプログラムの実行を許可する。これにより、パスワード入力処理とは別に、当該アプリケーションプログラムの実行が開始することになる。一方、パスワードが偽であればステップSa12において、CPU2は、アプリケーションプログラムの実行を禁止するほか、入力されたパスワードが正しくない旨の警告メッセージを表示させる処理など、所定の処理を実行する。ステップSa11またはSa12の後に、パスワード入力処理が終了する。ここで、第1実施形態における表示の例を説明する前に、比較例における表示の例について説明する。比較例では、図9aに示されるように、領域100aにおいて、なにも入力されていない状態で例えばFのボタンが操作されたとき、図9bに示されるように領域100aの左端にFが確認のために第1文字として表示される。ただし、比較例では、操作されたボタンに対応する文字を、確認のために表示させた後に、他の文字を重ね書きしないで●を上書きするので、図9cに示されるように、残像によって上書き前のFの文字が判読できてしまう。このため、比較例では、図9dに示されるように、秘匿のために●を表示させても、残像によって、パスワードが第三者に判読されてしまう可能性がある。このような比較例に対して、第1実施形態では、次に説明するように、残像が発生していても、当該残像から当初の文字を判読されないようにすることが可能である。図8aから図8eまでは、第1実施形態におけるパスワード入力処理による実際の動作例を示す図であり、それぞれ領域100aにおける表示を示している。ボタンが操作されていないために、なにも入力されていない状態において、Fのボタンが操作されると、ステップSa4によって、図8aに示されるように領域100aの左端にFが第1文字として表示される点については、比較例の図9bと共通である。この表示から例えば1~2秒経過すると、ステップSa5およびSa6によって、当該第1文字のFに、F以外の他の第2文字が重ねられる表示が繰り返されるので、図8bに示されるような表示となる。図8bに示される例では、F以外の第2文字としてA、B、C、DおよびEが選ばれて、第1文字のFに重ねられた状態を示している。この時点において、ボタンの操作によって表示されたFを判読することは困難になる。なお、図8bに示す例において、重ねられた文字をすべて黒色の同色で表現しているが、厳密にいえば、文字同士輪郭が重なる部分において残像が発生している。次に、ステップSa7によって、図8cに示されるように、文字が重ねられた部分にさらに●が重ねられて表示される。このとき、●の表示部分では、それまで表示されていた文字の輪郭が残像となって視認されるが、複数の異なる文字が重ねられているので、残像から当初の文字を判読することは困難である。なお、図8aにおいて表示されたFが誤入力によるものであったとき、ボタン100cを操作すれば、ステップSa8およびステップSa9によって、領域100aにおいてなにも表示されていない状態に戻る。ただし、厳密にいえば●であった部分が残像として視認される。また、図8cに示される表示後に、2番目の文字が入力されると、再びステップSa2~Sa7が実行されるので、図8dに示されるように、●の右隣に当該入力された文字として例えばAが表示される。この後、図示は省略するが、他の文字が重ねられ、さらに●が重ねられる。図8eは、このようにして4文字のパスワードが入力されたときの表示例を示している。いずれも残像が発生しているが、図9dの比較例とは異なり、残像から当初の文字を判読することは困難である。第1実施形態によれば、残像から第1文字を判読することが困難になるほか、第1文字に重ねる第2文字については、すでに用意されている文字データを用いているので、可読阻害画像を別途用意する必要をなくすことが可能になる。なお、第1実施形態では、パスワードを構成する文字として、大文字のアルファベットおよび数字を想定したので、図7に示したソフトウェアキーボードとしては、これらの文字に相当するボタンのみを表示させたが、シフトボタンを表示させて小文字を入力できるようにしても良いし、これら以外の文字に相当するボタンを表示したり、変換用のボタンを表示したりして、ひらがな、カタカナ、記号、漢字などを入力できるようにしても良い。第1実施形態では、第1文字に1または複数の第2文字を重ねた後、念のために●を上書き表示したが、●ではなく、第1文字および第2文字以外の文字、例えばに置換して表示しても良い。なお、図8bに示されるように、第2文字を重ねた段階で、すでに判読が困難であるので、●の上書き表示や、他の文字への置き換え表示を省略しても良い。また、制御の主体については、CPU2ではなく、表示制御部50としても良い。次に、第2実施形態に係る電子機器について説明する。第1実施形態において、表示素子30は、白色または黒色のいずれかの表示を行うものとして説明したが、第2実施形態では、白色および黒色の間の中間階調についても表示するものである。第2実施形態では、表示素子30において、マイクロカプセル35内で分散する電気泳動粒子白色粒子34w、黒色粒子34bが比較的緩慢に移動する構成とする。この構成では、1回の電圧印加だけでは白色から黒色に、または、黒色から白色に直ちに変化しないので、中間階調を表示する場合には、この性質を逆に利用することになる。例えば黒色を表示している画素20は、走査線112が選択されて-15Vの電圧が画素電極32に印加される毎に段階的に明るくなって、最終的に白色に近づく、逆に、白色を表示している画素20は、走査線112が選択されて15Vの電圧が画素電極32に印加される毎に段階的に暗くなって、最終的に黒色に近づく。このため、電圧の印加回数を増減することによって、表示素子30によって中間階調を表示することができる。走査線112は、上述したように1行目、2行目、3行目、...、m-1行目、m行目という順番で選択される。第2実施形態では、この選択に要するサイクルを必要な回数だけ繰り返して、中間階調を表現するので、走査線が1行目からm行目まで選択される1サイクルを便宜的にフレームと呼ぶことにする。また、第2実施形態では、画像データのうち、画素の階調値が0であれば黒色を指定するものとし、以降、1から7まで段階的に増加するにつれて、徐々に明るくなることを指定して、階調値が7であれば白色を指定するものとする。なお、説明を簡略化するために、黒色状態の画素20に対して、走査線112の選択によって-15Vの電圧を画素電極32に1~7回印加したときに、階調値1~7に相当する階調を表示するものとする。反対に、白色状態の画素20に対して、走査線112の選択によって15Vの電圧を画素電極32に1~7回印加したときに、階調値6~0に相当する階調を表示するものとする。ところで、このような駆動において、ある領域に含まれる画素20の書き換えを複数フレームにわたって実行している途中で、当該領域に含まれる画素の一部の内容が変更されたときに、実行途中の画素についての書き換えが完了するのを待って、変更された画素についての書き換えを開始させる構成が考えられる。しかしながら、このような構成では、実際に表示装置10で表示される画像が、変更された内容を反映するまでに時間を要することなるので、表示レスポンスが悪化するなどの不具合が懸念される。そこで、第2実施形態は、この不具合の解消を念頭に置きつつ、次のように構成したものである。図10は、第2実施形態に係る電子機器1の構成を示すブロック図である。この図に示される構成において図2に示した構成と相違する部分は、主にRAM3において、記憶部3B、3C、3Dを有する点にある。このうち、記憶部3Cには、現時点の表示状態から階調値で規定された目標階調に達するまでに必要な白電圧の印加回数白書込回数を示すデータが画素毎に記憶される。同様に、記憶部3Bには、現時点の表示状態から階調値で規定された目標階調に達するまでに必要な黒電圧の印加回数黒書込回数を示すデータが画素毎に記憶される。換言すれば、記憶部3Cに記憶された白書込回数、および、記憶部3Dに記憶された黒書込回数がすべて0であれば、目的とする階調を表示させるための画素の書き換え動作が必要ないことを意味する。書き換え動作が必要ない、ということは、画素を駆動しないで済むということであり、書き換えが進行中でないことを意味する。逆に、白書込回数および黒書込回数がすべて0でなければ、当該書き換え動作が当該回数だけ必要であることを意味し、書き換えが進行中であることを意味する。記憶部3Bには、現時点において各画素に対して実行されている書き換えが完了したときに、表示装置10に表示されるであろう予定の画像予定画像のデータが記憶される。上述したように第2実施形態では、画素20の書き換え途中でVRAM4の記憶内容が変更される事態を想定しなければならない。このような想定において、記憶部3Bを設けないと、画素20の書き換え途中でVRAM4の記憶内容が変更されたときに、表示装置10における表示完了状態を示す情報が喪失してしまう。この喪失を防ぐために、第2実施形態では、VRAM4とは別に、記憶部3Bを設けているのである。次に、第2実施形態における表示動作について説明する。図11は、この表示動作を示すフローチャートであり、例えば1フレームに1回の割合で実行される。まず、CPU2は、ステップSb11において変数iに1をセットし、ステップSb12において変数jに1をセットする。続いてCPU2は、ステップSb13において、表示装置10のうち、変数i、jで特定される画素Pijを注目画素とする。ここで、注目画素とは、各記憶領域を逐次精査するために便宜的に注目する画素のことである。詳述すると、第2実施形態においても画素20は縦m行×横n列で配列している。そこで、注目画素をP11~P1n、P21~P2n、P31~P3n、...、Pm1~Pmnという順番で移動させるために、初期値として1行1列の画素P11を注目画素としてセットしているのである。なお、第2実施形態の説明において、iは、1以上m以下の整数となり、jは、1以上n以下の整数となる。また、VRAM4、記憶部3B、3C、3Dにおいても、画素20の各々に対応して設けられる。このため、VRAM4のうち、画素Pijに対応する記憶領域をAijと表記し、同様に、記憶部3Bのうち、画素Pijに対応する記憶領域をBijと表記し、記憶部3Cのうち、画素Pijに対応する記憶領域をCijと表記し、記憶部3Dのうち、画素Pijに対応する記憶領域をDijと表記することにする。次に、ステップSb14において、CPU2は、画素Pijに対応する記憶領域Cijに記憶されている白書込回数と、記憶領域Dijに記憶されている黒書込回数とが両方とも0以外であるか否か、すなわち、画素Pijの書き換えが進行中であるか否かを判別する。CPU2は、ステップSb14においてNoと判別した場合には処理手順をステップSb15に移行させる一方、Yesと判別した場合には処理手順をステップSb18に移行させる。ステップSb14における判別結果がNoであるとき、すなわち、画素Pijの書き換えが進行中でないとき、CPU2は、ステップSb15において、記憶領域Aijに記憶されている画素値と記憶領域Bijに記憶されている画素値とを比較して、両者が一致しているか否かを判別する。この判別結果がYesであれば、画素Pijにおいて新規な書き込みが発生していないことを意味するので、CPU2は、注目画素を次に移動させるため、処理手順をステップSb19にスキップさせる。一方、ステップSb15における判別結果がNoであれば、画素Pijにおいて新規な書き込みが発生していることを意味するので、CPU2は、ステップSb16およびSb17においてそれぞれ次のような処理を実行する。すなわち、CPU2は、ステップSb16において、画素Pijの階調値が記憶領域Aijの階調値になるまでに必要な画素への書込回数を、記憶領域Cijまたは記憶領域Dijに格納する。第2実施形態において、画素への書込回数は、実質的には階調値の差に等しいためである。次に、CPU2は、ステップSb17において、記憶領域Bijを記憶領域Aijに記憶されている内容で上書きし、この後、処理手順をステップSb18に移行させる。一方、ステップSb14における判別結果がYesであり、画素Pijの書き換えが進行中であるとき、または、画素Pijに対応したステップSb17の処理が完了したとき、今回のフレームにおいて後述するステップSb23で画素の書き込みが1回実行されることに対応するために、次のような処理を実行する。すなわち、CPU2は、ステップSb18において、記憶領域Cijに記憶されている白書込回数、または、記憶領域Dijに記憶されている黒書込回数のうち、値が0以外のものを1だけデクリメントする。このとき、CPU2は、値が0となっている書込回数についてはデクリメントしない。ステップSb15における判別結果がYesであるとき、または、画素Pijに対したステップSb18の処理が完了したとき、CPU2は、ステップSb19において、変数jがマトリクス配列における最終列を示すnであるか否か判断する。変数jがnでなければ、CPU2は、ステップSb20において、変数jを1だけインクリメントし、この後、注目画素を右隣に位置する画素に移動させるために、処理手順をステップSb13に戻す。一方、変数jがnに達していれば、CPU2は、さらにステップSb21において、変数iがマトリクス配列における最終行を示すmであるか否か判断する。変数iがmでなければ、CPU2は、ステップSb22において、変数iを1だけインクリメントして、注目画素を下隣の行であって最初の1列目の画素に移動させるために、処理手順をステップSb12に戻す。変数iがmであれば、注目画素をマトリクス配列における1行1列から最終行最終列まで逐次移動させて、すべての画素についての記憶領域を精査したことを意味するので、ステップSb23においてCPU2は、表示制御部50に対して、記憶部3Cに記憶された白書込回数および記憶部3Dに記憶された黒書込回数が0以外である画素を駆動するように、走査線駆動回路130およびデータ線駆動回路140に指示する。これによって、当該画素では、実際に当該指示にしたがった書き込みが1回実行されるので、表示装置10による表示内容が更新される。この後、CPU2は、処理手順をステップSb11に戻す。処理手順がステップSb11に戻ると、変数iに1が再びセットされ、次のステップSb12において変数jに1が再びセットされるので、次のフレームでも同様な動作が実行されることになる。続いて、第2実施形態における表示等の書き換えについて、図12乃至図19を参照して説明する。図12乃至図19の各々は、画素20のマトリクス配列を縦4行×横4列に簡素化したときに、VRAM4に記憶された画像データに対して、表示領域100による表示画像、RAM3に記憶される予定画像、白書込回数および黒書込回数が、どのように変化するのかを、それぞれ示す図である。上述したように、フレーム毎にステップSb11~Sb23の処理が実行されるが、ここでは、あるフレームに対応して、各画素についてステップSb18のデクリメント処理がされる前の初期状態が、図12に示されるような状態であると想定する。詳細には、表示装置10で表示された画像のうち、画素P11、P12、P21、P22が階調値0の黒色であり、それ以外の画素が階調値7の白色であるときに、VRAM4において、記憶領域A11、A12、A22、A23に対応する画素が階調値7の白色に変化するとともに、記憶領域A33、A34、A43、A44に対応する画素が階調値0の黒色に変化する一方、それ以外の記憶領域に対応する画素が白色を維持する状態を想定する。表示装置10による表示画像を、VRAM4に格納された画像へと変化させるためには、表示画像における画素P11、P12、P21、P22に対して白色書込を7回それぞれ実行し、画素P33、P34、P43、P44に対して黒色書込を7回それぞれ実行する必要がある。一方、他の画素については書き換える必要がない。このため、初期状態では、記憶部3Cのうち、記憶領域C11、C12、C21、C22に7が記憶され、記憶部3Dのうち、記憶領域D33、D34、D43、D44に7が記憶されて、他の記憶領域には0が記憶される。また、ステップSb23の処理の直前では、ステップSb17における上書きによって、記憶部3Dに記憶された予定画像は、VRAM4に記憶された画像と一致している。この初期状態を前提として、ステップSb23によって1回目の書き込みが実行される。この書き込みが完了した時点を1フレームの終了時とすると、この時点での表示画像は、図13に示されるようになる。すなわち、画素P11、P12、P21、P22には白電圧の印加による白書込が実行されるので、1階調分だけ明るくなり、画素P33、P34、P43、P44には黒電圧の印加による黒書込が実行されるので、反対に、1階調分だけ暗くなる。また、ステップSb23による書き込み前においては、ステップSb18のデクリメント処理が実行されているので、記憶部3Cのうち、記憶領域C11、C12、C21、C22に記憶された白書込回数が、それぞれ1だけデクリメントされて6になり、同様に、記憶部3Dのうち、記憶領域D33、D34、D43、D44に記憶された黒書込回数が6になる。このように、書き込みが1回実行されると、表示画像のうち、書き換え対象となっている画素が1階調分だけ変化するとともに、この書き込みに対応して、白書込回数および黒書込回数も1ずつデクリメントされることになる。図14は、図13の状態からVRAM4が更新されずに、さらに2フレーム分の処理が実行された状態、すなわち3フレーム目の終了時の状態を示した図である。この図に示されるように、画素P11、P12、P21、P22が、図13に示した状態から、さらに2階調分だけ明るくなり、画素P33、P34、P43、P44が、さらに2階調分だけ暗くなっている。また、記憶領域C11、C12、C21、C22の白書込回数、および、記憶領域D33、D34、D43、D44の黒書込回数が、図13に示した状態からそれぞれ2だけ減少している。ここで、3フレーム目が終了してから、次の4フレームに至る過程において、CPU2によってVRAM4が図15に示される画像データに更新された場合について検討する。4フレーム目に対応したステップSb14の判別は、直前の3フレーム目の終了時における白書込回数および黒書込回数を前提として、詳細には図14に示される状態を前提として、実行される。このため、画素P11、P12、P21、P22、P33、P34、P43、P44については、ステップSb14の判別結果がYesになる。したがって、これらの画素の書き換えは継続となり、白書込回数/黒書込回数については、図14に示した状態からステップSb18によって1だけデクリメントされる結果、図15に示されるように、それぞれ3になる。一方、画素P13、P14、P23、P24、P31、P32、P41、P42については、ステップSb14の判別結果がNoになる。これらの画素のうち、図15に示したVRAM4の画素値と、図14に示した予定画像の画素値とが一致していないものは、画素P23、P24、P31、P32である。いずれも、階調値が7から0への更新とする新規な書き込みの発生であるので、ステップSb16において、記憶領域D23、D24、P31、P32に黒書込回数として7がそれぞれセットされる。ただし、直後のステップSb18において各々1だけデクリメントされるので、記憶領域D23、D24、D31、D32で示される黒書込回数は、4フレーム目の終了時において、図15に示されるように、それぞれ最終的に6になる。また、画素P23、P24、P31、P32に対応する予定画像については、ステップSb17においてVRAM4の内容が、図15に示されるように、上書きされる。詳細には、記憶領域B23、B24、B31、B32には、それぞれ記憶領域A22、A23、A31、A32の内容が上書きされる。この状態で、ステップSb23によって4回目の書き込みが実行されると、表示画像は、図15に示される通りとなる。すなわち、画素P11、P12、P21、P22が、さらに1階調分だけ明るくなり、また、画素P33、P34、P43、P44に加えて、新たに画素P23、P24、P31、P32が1階調分だけ暗くなる。図16は、図15の状態から、さらに3フレーム分の処理が実行された状態、すなわち7フレーム目の終了時の状態を示した図である。この図に示されるように、画素P11、P12、P21、P22が、さらに3階調分だけ明るくなり、反対に、画素P23、P24、P31、P32、P33、P34、P43、P44がさらに3階調分だけ暗くなる。これら階調が変化した画素のうち、画素P11、P12、P21、P22、P33、P34、P43、P44については、白書込回数も黒書込回数もともに0になったので、書き換えが完了したことになる。このような状態において、次の8フレーム目の動作について検討する。8フレーム目に対応したステップSb14の判別は、直前の7フレーム目の終了時における白書込回数および黒書込回数を前提として、詳細には図16に示される状態を前提として、実行される。ここで、画素P23、P24、P31、P32については、ステップSb14の判別結果がYes、すなわち書き換えが進行中であると判別される。したがって、これらの画素の白書込回数/黒書込回数については、図16に示した状態からステップSb18によって1だけデクリメントされるので、図17に示されるように、それぞれ2になる。一方、それら以外の画素P11、P12、P13、P14、P21、P22、P33、P34、P41、P42、P43、P44については、ステップSb14の判別結果がNo、すなわち、書き換えが進行中でないと判別される。これらの画素のうち、VRAM4の画素値と予定画像の画素値とが一致していないもの、すなわち、現時点において新規な書き込みが発生しているのは、画素P21、P22、P43、P44である。このうち、画素P43、P44については、階調値が0から7への更新であるので、ステップSb16において、記憶領域P43、P44に白書込回数として7がそれぞれセットされる。一方、画素P21、P22については、階調値が7から0への更新であるので、ステップSb16において、記憶領域D21、D22に黒書込回数として7がそれぞれセットされる。ただし、いずれも直後のステップSb18において各々1だけデクリメントされるので、7にセットされた白書込回数および黒書込回数は、8フレーム目の終了時において、図17に示されるように、それぞれ最終的に6になる。また、画素P21、P22、P43、P44に対応する予定画像の記憶領域については、ステップSb17においてVRAM4の内容が上書きされる。詳細には、記憶領域B21、B22、B43、B44には、それぞれ記憶領域A21、A22、A43、A44の内容が上書きされる。この状態で、ステップSb23によって8回目の書き込みが実行されると、表示画像は、図17に示される通りとなる。すなわち、画素P43、P44が1階調分だけ明るくなり、また、画素P23、P24、P31、P32に加えて、新たに画素P21、P22が1階調分だけ暗くなる。図18は、図17の状態から、さらに2フレーム分の処理が実行された状態、すなわち10フレーム目の終了時の状態を示した図である。この図に示されるように、画素P43、P44が、さらに2階調分だけ明るくなり、反対に、画素P21、P22、P23、P24、P31、P32がさらに2階調分だけ暗くなる。これら階調が変化した画素のうち、画素P23、P24、P31、P32については、白書込回数も黒書込回数もともに0になったので、書き換えが完了したことになる。図19は、図18の状態から、さらに4フレーム分の処理が実行された状態、すなわち13フレーム目の終了時の状態を示した図である。この図に示されるように、画素P43、P44が、さらに4階調分だけ明るくなり、反対に、画素P21、P22がさらに4階調分だけ暗くなって、それぞれ白書込回数も黒書込回数もともに0になったので、書き換えが完了したことになる。結局、すべての画素について白書込回数および黒書込回数がともに0になったので、書き換えが完了したことになる。このように第2実施形態によれば、まず、各画素について、書き換えが進行中であるか否かが判別されステップSb14、進行中でないと判別された画素については、さらに新規な書き換えが発生しているか否かが判別されるステップSb15。このとき、書き換えが進行中でなく、かつ、新規な書き換えが発生した画素については、他の画素において書き換えが進行中であったとしても、その書き換えの完了を待たずに、必要な書込回数が記憶領域Cijまたは記憶領域DijにセットされてステップSb16、実際に書き換えが実行されるステップSb23。一方、書き換えが進行中であると判別された画素については、そのままステップSb23が実行されるので、進行中の書き換えが継続される。そして、この書き換えが完了すると、ステップSb14において進行中でないと判別されるので、ステップSb15の判別がなされることになる。このため、当初ステップSb14において、書き換えが進行中であると判別された画素については、その書き換えが完了すると、再度のステップSb14において、書き換えが進行中でないと判別されて、新規な書き込みの発生があれば、当該新規な書き込みが開始されることになる。したがって、第2実施形態によれば、ある領域に含まれる画素20の書き換えが実行されている途中で、当該領域に含まれる画素の一部の内容が変更されたときに、実行途中の画素についての書き換えが完了してから、変更された画素についての書き換えを開始させる構成と比較して、表示レスポンスを向上させることができる。また、第2実施形態によれば、CPU2が、VRAM4に画像データを格納すれば、表示装置10の表示内容に反映される。このため、表示装置10に画像を表示させるプログラムを作成する際に、プログラマーは、書込領域の指定や描画開始命令などの特別なコマンドを意識しないで、CRTや液晶パネルなど同様な手法でプログラムを作成することができる。なお、上述した第2実施形態においては、最終的な階調値が0または7であったが、VRAM4に格納される階調値が1乃至6のいずれかであれば、表示装置の画素についても、これらの階調値に対応する中間階調となるのは明らかである。電気泳動粒子については、白色粒子34wおよび黒色粒子34bのほか、例えば赤白や青黒など様々な組み合わせが適用可能である。また、画素電極32の電位のみを変化させるのではなく、画素電極32およびコモン電極36の双方を変化させて、電界方向を制御しても良い。