"基体に溝部を形成する溝部形成工程と、少なくとも該溝部の内壁面を覆うバリア層を形成するバリア層形成工程と、該バリア層を覆うライナー層を形成するライナー層形成工程と、該ライナー層の内側領域に導電材料を埋め込む埋込工程と、を少なくとも備え、前記ライナー層はNi、前記導電材料はCuからなることを特徴とする半導体装置の製造方法。前記埋込工程は、前記ライナー層を覆う前記導電材料からなるシード層を形成し、該シード層をリフロー法によって溶融させる工程であることを特徴とする請求項1記載の半導体装置の製造方法。前記埋込工程は、前記ライナー層を覆うように前記導電材料をスパッタリング法によって積層させる工程であることを特徴とする請求項1記載の半導体装置の製造方法。前記バリア層は、Ta,Ti,W,Ru,V,Co,Nbのうち、少なくとも一種を含む材料からなることを特徴とする請求項1ないし3いずれか1項記載記載の半導体装置の製造方法。前記基体は、半導体基板と、該半導体基板の一面に形成された絶縁層とからなることを特徴とする請求項1ないし4いずれか1項記載の半導体装置の製造方法。基体に形成された溝部と、該溝部の内壁面を覆うバリア層と、該バリア層を覆うライナー層と、該ライナー層の内側領域に埋め込まれた導電体と、を少なくとも備え、前記ライナー層はNi、前記導電体はCuからなることを特徴とする半導体装置。しかしながら、特許文献1に記載された発明では、溝の内部に隙間無く銅を埋め込むことが困難であるという課題があった。即ち、溝の内部にスパッタリングによって銅を積層する場合、微細な溝の内部まで銅が堆積せず、溝の内部は空洞のまま溝の開口端付近だけ銅が堆積してしまう。また、リフロー法によって溝の内部を溶融した銅によって埋め込む場合、溝の内壁面に予め形成されるバリアメタル層に対して、溶融した銅との濡れ性が悪く、溝の内部に空洞が生じた状態で銅が固化するという課題があった。このように溝の内部に形成した銅配線に空洞が生じると、銅配線の抵抗値が高くなり、断線の虞もある。本発明は上記課題を解決するためになされたものであり、微細な溝部の内部に隙間無く導電材料を埋め込み、導電性に優れた配線を得ることが可能な半導体装置の製造方法および半導体装置を提供する。上記課題を解決するために、本発明は次のような半導体装置の製造方法、半導体装置を提供する。即ち、本発明の半導体装置の製造方法は、基体に溝部を形成する溝部形成工程と、少なくとも該溝部の内壁面を覆うバリア層を形成するバリア層形成工程と、該バリア層を覆うライナー層を形成するライナー層形成工程と、該ライナー層の内側領域に導電材料を埋め込む埋込工程と、を少なくとも備え、前記ライナー層はNi、前記導電材料はCuからなることを特徴とする。前記埋込工程は、前記ライナー層を覆う前記導電材料からなるシード層を形成し、該シード層をリフロー法によって溶融させる工程であることを特徴とする。また、前記埋込工程は、前記ライナー層を覆うように前記導電材料をスパッタリング法によって積層させる工程であることを特徴とする。前記バリア層は、Ta,Ti,W,Ru,V,Co,Nbのうち、少なくとも一種を含む材料からなることを特徴とする。また、前記基体は、半導体基板と、該半導体基板の一面に形成された絶縁層とからなることを特徴とする。本発明の半導体装置は、基体に形成された溝部と、該溝部の内壁面を覆うバリア層と、該バリア層を覆うライナー層と、該ライナー層の内側領域に埋め込まれた導電体と、を少なくとも備え、前記ライナー層はNi、前記導電体はCuからなることを特徴とする。本発明の半導体装置の製造方法、半導体装置によれば、導電材料の埋込工程において、予めバリア層を覆うライナー層を形成しておくことによって、シード層を溶融した導電材料とライナー層との接触面で濡れ性が高められる。即ち、酸化物や窒化物など、主に金属化合物からなるバリア層は、表面に微細な凹凸が生じやすく表面平滑性に乏しい。かつ、導電材料であるCuは、主に化合物からなるバリア層に対して濡れ性、流動性に乏しい。このため、本発明のように、Niからなるライナー層を、バリア層を覆うように形成することによって、溶融したCuに対する濡れ性、流動性が大幅に改善される。また、Ni膜は表面平滑性にも優れている。このため、高アスペクト比の溝部であっても、溶融したCuが溝部の隅々まで内部に空洞を生じることなく均一に行き渡り、局所的な断線部分のない高精度な導電体を得ることができる。以下、本発明に係る半導体装置の製造方法、半導体装置について、図面に基づき説明する。なお、本実施形態は発明の趣旨をより良く理解させるために、一例を挙げて説明するものであり、特に指定のない限り、本発明を限定するものではない。また、以下の説明で用いる図面は、本発明の特徴をわかりやすくするために、便宜上、要部となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。半導体装置図1は、本発明の半導体装置の一例を示す要部拡大断面図である。半導体装置10は、基体11を備えている。基体11は、絶縁性基板、例えばガラス基板、樹脂基板などから構成される。なお、この基体11の一部に、例えば半導体素子等が形成されていてもよい。基体11の一面11aには、溝部トレンチ12が形成されている。溝部12は、例えば、基体11の一面11aから基体11の厚み方向に掘り下げられた幅が細く、かつ深い微細な溝からなる。溝部12の底部の幅Wは、例えば20nm~50nm程度になるように形成される。また、溝部12の深さDは、例えば80nm~200nm程度になるように形成される。このような溝部12の内側領域に、例えば半導体素子の回路配線を構成する導電体が形成される。溝部12には、内壁面12aを覆うように、バリア層バリアメタル13が形成されている。バリア層13は、例えば、Taタンタル窒化物、Ta珪化物、Ta炭化物、Tiチタン窒化物、Ti珪化物、Ti炭化物、Wタングステン窒化物、W珪化物、W炭化物、Ruルテニウム、およびRu酸化物、Vバナジウム酸化物,Coコバルト酸化物,Nbニオブ酸化物などから構成される。バリア層バリアメタル13は、厚みt1が例えば1nm~3nm程度になるように形成される。更に、バリア層バリアメタル13を覆うようにライナー層14が形成されている。ライナー層14は、Niニッケルから構成される。ライナー層14は、このライナー層14の内側に形成されるCu銅からなる導電体15に対する濡れ性を高め、かつ、溝部12の内側の平滑性を高める。ライナー層14は、厚みt2が例えば0.5nm~3nm程度になるように形成される。溝部12におけるライナー層14の内側領域には、導電材料からなる導電体15が形成されている。導電体15は、Cu銅から構成されている。この導電体15は、ライナー層14の内側にシード層16を形成し、このシード層16を溶融リフローすることによって、溝部12を埋め込む導電体15を形成する。あるいは、ライナー層14の内側領域に、スパッタリング法によって直接導電材料を堆積させて導電体15を形成する。導電体15は、例えば、基体11に形成された半導体素子の回路配線となる。このような構成の半導体装置10によれば、バリア層バリアメタル13と、Cuからなる導電体15との間に、Niからなるライナー層14を形成することによって、導電体15の形成時に、導電材料が溝部12の内側を隙間無く埋め込まれる。よって、電気抵抗が均一で、かつ断線などの懸念の無いCuからなる導電体回路配線15を備えた半導体装置10が実現できる。半導体装置の製造方法図2、図3は、本発明の半導体装置の製造方法を段階的に示した要部拡大断面図である。本発明の半導体装置を製造する際には、まず、基体11を用意する図2a参照。基体11としては、絶縁性基板、半導体基板が用いられる。絶縁性基板として、例えば、ガラス基板、樹脂基板が挙げられる。また、半導体基板としては、例えば、シリコンウェーハ、SiCウェーハなどが挙げられる。基体11には、例えば、予め半導体素子図示略が形成されている。次に、この基体11の一面11aに、所定の深さの溝部12を形成する図2b参照:溝部形成工程。溝部12は、例えば、半導体素子の回路配線を象ったパターンとなるように形成される。基体11の一面11aに溝部12を形成する方法としては、例えば、フォトリソグラフィーによるエッチング加工や、レーザー光による加工を用いることができる。次に、溝部12の内壁面12aを含む基体11の一面11aに、所定の厚みのバリア層バリアメタル13を形成する図2c参照:バリア層形成工程。バリア層バリアメタル13は、例えば、Ta、Ti、W、Ru、V、Co、Nbのうちの少なくとも1種を含む材料を用いて形成する。バリア層13の形成は、例えば、スパッタリング法を用いることが好ましい。また、バリア層バリアメタル13は、厚みt1が例えば1nm~3nm程度になるように形成される。図5は、バリア層の形成に用いるスパッタリング装置成膜装置の一例を示している。スパッタリング装置成膜装置1は、真空槽2と、真空槽2内部にそれぞれ配置された基板ホルダ7およびターゲット5とを有している。真空槽2には真空排気系9とガス供給系4とが接続されており、真空槽2内部を真空排気し、真空排気しながらガス供給系4からスパッタガスと、化学構造中に窒素又は酸素を含む反応ガスを導入し例えば反応ガスが酸素の場合、流量が0.1sccm以上5sccm以下、真空槽2内部に大気圧よりも低い成膜雰囲気例えば全圧が10-4Pa以上10-1Pa以下を形成する。そして、基体11に溝部12が形成された一面11a側をターゲット5に向けた状態で基板ホルダ7に保持させておく。真空槽2の外部にはスパッタ電源8とバイアス電源6がそれぞれ配置され、ターゲット5はスパッタ電源8に、基板ホルダ7はバイアス電源6にそれぞれ接続されている。真空槽2の外部に磁界形成手段3が配置されており、真空槽2を接地電位に置き、真空槽2内部の成膜雰囲気を維持しながら、ターゲット5に負電圧を印加するとターゲット5はマグネトロンスパッタされる。ターゲット5は、上述したバリア層バリアメタル13の形成材料が主成分とされる。そして、ターゲット5がマグネトロンスパッタされると、バリア層13の形成材料がスパッタ粒子として放出される。放出されたスパッタ粒子と、反応ガスは基体11に溝部12が形成された一面11aに入射し、溝部12の内壁面12aを含む基体11の一面11aを覆うようにバリア層13が形成される。次に、バリア層13を覆うようにライナー層14を形成する図3a参照:ライナー層形成工程。ライナー層14は、Niから構成される。ライナー層14は、上述したバリア層13と同様にスパッタリング法、もしくはCVD法によって形成される。例えば、図5に示すスパッタリング装置成膜装置1を用いて、ターゲット5をNiとして、上述したバリア層13の形成と同様にNiからなるライナー層14を、バリア層13を覆うように成膜する。ライナー層14は、厚みt2が例えば0.5nm~3nm程度になるように形成される。次に、ライナー層14を覆うようにシード層16を形成する図3b参照。このシード層16は、次工程においてリフローされ、溝部12に埋め込まれる導電材料となる。シード層16は、Cuから構成される。シード層16は、例えば厚みが20nm~50nm程度になるように形成される。次に、シード層16を形成した基体11を、シード層16の溶融温度以上に加熱してリフローを行う図3c参照:埋込工程。これにより、シード層16は溶融して溝部12の内側、即ちライナー層14の内側領域がCuからなる導電材料Mによって埋め込まれる。導電材料の埋込工程において、予めバリア層13を覆うライナー層14を形成しておくことによって、シード層16を溶融した導電材料とライナー層14との接触面で濡れ性が高められる。即ち、酸化物や窒化物など、主に金属化合物からなるバリア層13は、表面に微細な凹凸が生じやすく表面平滑性に乏しい。かつ、導電材料であるCuは、主に化合物からなるバリア層13に対して濡れ性、流動性に乏しい。このため、バリア層13に接するように直接Cuを溶融させても、溶融したCuが溝部の内側に円滑に広がらず、内部に空洞が生じたり、局所的にCuが行き渡らない部分断線部分が生じる虞があった。特に、幅Wよりも深さDが大幅に大きい高アスペクト比の溝部の場合、溶融したCuに対するバリア層13の濡れ性、平滑性の低さは、均一な厚みで空洞の無い導電部を形成する際の障害となる。一方、本発明のように、Niからなるライナー層14をバリア層13を覆うように形成することによって、溶融したCuに対する濡れ性、流動性が大幅に改善される。また、Ni膜は表面平滑性にも優れている。このため、高アスペクト比の溝部12であっても、溶融したCuが溝部12の隅々まで内部に空洞を生じることなく均一に行き渡り、局所的な断線部分のない高精度な導電体を得ることができる。なお、ライナー層14の表面粗さ平均粗さは、Ra=0.5~1.5程度となる。このような表面粗さにすることで、Niからなるライナー層14とシード層16を溶融した導電材料Cuとの濡れ性、流動性を良好に保つことができる。この後、溝部12を除いた基体11の一面11aに積層されているバリア層13、ライナー層14および導電材料Mを除去する図3d参照。これによって、それぞれの溝部12ごとに、溝部12を埋め込む導電体15、即ち回路配線が形成される。なお、溝部12の内側に導電材料を埋め込む埋込工程は、上述したように、シード層16を形成して、このシード層16をリフロー法によって溶融する以外にも、例えば、スパッタリング法によって直接導電材料を埋め込むこともできる。スパッタリング法によって導電材料を埋め込む場合、図5に示すスパッタリング装置成膜装置を用いてターゲット5をCuとして、ライナー層14の内側領域を含む基体11の一面11a側にCuからなる導電材料を堆積させる。このようなスパッタリング法によって導電材料を埋め込む場合であっても、Niからなるライナー層14の形成によって、堆積されるCuとライナー層14との密着性、流動性が高められ、ライナー層14の内側にCuを均一に空洞を生じさせること無く堆積させることが可能になる。図4は、本発明の半導体装置の別な実施形態を示す要部拡大断面図である。この半導体装置20は、例えば半導体素子が形成された半導体基板22と、半導体基板22の一面22aに順に積層された第一絶縁層23、第二絶縁層24とからなる基体21を備えている。第一絶縁層23は、例えばSiO2、第二絶縁層24は、例えばSiNから形成されている。そして、基体24の第二絶縁層24から第一絶縁層23まで達する溝部トレンチ25が形成されている。溝部25には、内壁面25aを覆うように、バリア層バリアメタル26が形成されている。バリア層26は、例えば、Ta、Ti、W、Ru、V、Co、Nbのうちの少なくとも1種を含む材料から構成される。更に、バリア層バリアメタル26を覆うようにライナー層27が形成されている。ライナー層27は、Niニッケルから構成される。ライナー層27は、このライナー層27の内側に形成されるCu銅からなる導電体28に対する濡れ性を高め、かつ、溝部25の内側の平滑性を高める。溝部25におけるライナー層27の内側領域には、導電材料からなる導電体28が形成されている。導電体28は、Cu銅から構成されている。この導電体28は、ライナー層27の内側にシード層29を形成し、このシード層29を溶融リフローすることによって、溝部25を埋め込む導電体28を形成する。あるいは、ライナー層27の内側領域に、スパッタリング法によって導電材料を堆積させて導電体28を形成する。このような構成の半導体装置20によれば、バリア層バリアメタル26と、Cuからなる導電体28との間に、Niからなるライナー層27を形成することによって、導電体28の形成時に、導電材料が溝部25の内側を隙間無く埋め込まれる。よって、電気抵抗が均一で、かつ断線などの懸念の無いCuからなる導電体回路配線28を備えた半導体装置20が実現できる。"