炭化珪素半導体層上に互いに離れた複数の金属シリサイド層を形成する第一工程と、前記炭化珪素半導体層上に前記金属シリサイド層の酸化防止膜を形成する第二工程と、前記複数の金属シリサイド層間の前記酸化防止膜の一部を除去する第三工程と、前記酸化防止膜が除去された領域の前記炭化珪素半導体層表面を酸化することで酸化膜を形成する第四工程と、前記酸化膜上にMOSFETのゲート電極を形成する第五工程を備えることを特徴とする炭化珪素半導体装置の製造方法。請求項1記載の炭化珪素半導体装置の製造方法において、さらに、前記酸化防止膜上に酸化珪素膜を形成する第六工程を備え、前記第三工程は、さらに前記複数の金属シリサイド層間の前記酸化珪素膜の一部を除去する工程を有することを特徴とする炭化珪素半導体装置の製造方法。請求項1記載の炭化珪素半導体装置の製造方法において、さらに、前記酸化膜上に800°C以下の基板温度でCVD酸化膜を形成する工程を備え、前記ゲート電極は、前記CVD酸化膜上に形成されることを特徴とする炭化珪素半導体装置の製造方法。請求項1記載の炭化珪素半導体装置の製造方法において、さらに、前記第五工程後に、前記金属シリサイド層上の前記酸化防止膜の一部を除去しコンタクトホールを形成する工程と、前記コンタクトホールに前記金属シリサイド層と接続する金属プラグを形成する工程とを備えることを特徴とする炭化珪素半導体装置の製造方法。請求項1記載の炭化珪素半導体装置の製造方法において、さらに、前記第三工程後に、前記酸化防止膜をマスクとして、前記炭化珪素半導体層をエッチングし溝を形成する工程を備え、前記第四工程は、前記溝の底面および側壁に酸化膜を形成する工程であることを特徴とする炭化珪素半導体装置の製造方法。請求項2記載の炭化珪素半導体装置の製造方法において、さらに、前記第六工程後に、前記酸化珪素膜および前記酸化防止膜をマスクとして、前記炭化珪素半導体層をエッチングし溝を形成する工程を備え、前記第四工程は、前記溝の底面および側壁に酸化膜を形成する工程であることを特徴とする炭化珪素半導体装置の製造方法。請求項5記載の炭化珪素半導体装置の製造方法において、前記ゲート電極は、前記溝の外部に溝よりも幅広の部分を有し、前記第五工程は、前記金属シリサイド層の端部が、前記幅広の部分の端部よりもゲート絶縁膜側に配置されるようにゲート電極を形成する工程であることを特徴とする炭化珪素半導体装置の製造方法。請求項5記載の炭化珪素半導体装置の製造方法において、前記溝を形成する工程は、前記金属シリサイド層の端部と、前記溝との距離が、露光装置の位置合わせマージンの2倍未満の距離で形成する工程であって、前記第五工程は、前記金属シリサイド層と一部オーバーラップして前記ゲート電極を形成する工程であることを特徴とする炭化珪素半導体装置の製造方法。請求項1記載の炭化珪素半導体装置の製造方法において、さらに、前記炭化珪素半導体層を含む基板の裏面に前記MOSFETのドレイン層となる金属シリサイド層を形成する工程を備えることを特徴とする炭化珪素半導体装置の製造方法。請求項9記載の炭化珪素半導体装置の製造方法において、前記ドレイン層を前記第五工程の後に形成し、前記ドレイン層は、レーザー光を照射することで前記金属シリサイド層を形成することを特徴とする炭化珪素半導体装置の製造方法。請求項1記載の炭化珪素半導体装置の製造方法において、前記酸化防止膜は、窒化珪素膜、窒化アルミニウム膜、窒化ホウ素膜、炭化珪素膜のいずれかであることを特徴とする炭化珪素半導体装置の製造方法。炭化珪素基板上に形成された炭化珪素半導体層と、前記炭化珪素半導体層上に互いに離れて形成された複数の金属シリサイド層と、前記金属シリサイド層上に形成されたコンタクトプラグと、前記コンタクトプラグが形成された領域を除く前記金属シリサイド層上に形成された前記金属シリサイド層の酸化防止膜と、前記酸化防止膜上に形成された酸化珪素膜と、前記複数の金属シリサイド層間に形成されたMOSFETのゲート電極と、前記炭化珪素基板の前記炭化珪素半導体層が形成されている面と反対側の面に形成された前記MOSFETのドレイン電極を備えることを特徴とする炭化珪素半導体装置。請求項12記載の炭化珪素半導体装置において、前記ゲート電極は、前記複数の金属シリサイド層間の前記炭化珪素基板に形成された溝に埋め込まれていることを特徴とする炭化珪素半導体装置。請求項13記載の炭化珪素半導体装置において、前記ゲート電極は、前記溝の外部に溝よりも幅広の部分を有し、前記金属シリサイド層の端部が、前記幅広の部分の端部よりもゲート絶縁膜側に形成されていることを特徴とする炭化珪素半導体装置。請求項14記載の炭化珪素半導体装置において、さらに、前記ゲート電極と前記炭化珪素半導体層の間に形成されたゲート絶縁膜を備え、前記金属シリサイド層の端部と、前記ゲート絶縁膜と前記炭化珪素半導体層との界面との距離が、露光装置の位置合わせマージンの2倍未満の距離であることを特徴とする炭化珪素半導体装置。請求項12記載の炭化珪素半導体装置において、前記酸化防止膜は、窒化珪素膜、窒化アルミニウム膜、窒化ホウ素膜、炭化珪素膜のいずれかであることを特徴とする炭化珪素半導体装置。炭化珪素基板上に形成された炭化珪素半導体層と、前記炭化珪素半導体層上に互いに離れて形成された複数の金属シリサイド層と、前記複数の金属シリサイド層間の前記炭化珪素基板に形成された溝に埋め込まれたMOSFETのゲート電極と、前記ゲート電極と前記炭化珪素半導体層の間に形成されたゲート絶縁膜と、前記炭化珪素基板の前記炭化珪素半導体層が形成されている面と反対側の面に形成された前記MOSFETのドレイン電極とを備え、前記ゲート電極は、前記溝の外部に溝よりも幅広の部分を有し、前記金属シリサイド層の端部が、前記幅広の部分の端部よりも前記ゲート絶縁膜側に形成されていることを特徴とする炭化珪素半導体装置。請求項17記載の炭化珪素半導体装置において、前記金属シリサイド層の端部と、前記ゲート絶縁膜と前記炭化珪素半導体層との界面との距離が、露光装置の位置合わせマージンの2倍未満であることを特徴とする炭化珪素半導体装置。請求項18記載の炭化珪素半導体装置において、前記金属シリサイド層の端部は、前記ゲート絶縁膜と接していないことを特徴とする炭化珪素半導体装置。発明者の検討によれば、以下、3つの課題を見出した。まず、1つ目の課題について説明する。まず、特許文献1の製造方法をSiCのMOSFETに適用する場合、Siと異なり、SiCではシリサイド化のアニールに1000°C以上の高温が必要であり、この高温熱処理により、SiCとゲート絶縁膜との界面層が著しく劣化してしまう。これにより、チャネル移動度が大きく低下する。高温熱処理により、界面層にSiOCが形成され、電子のトラップを形成してしまうからである。一方、特許文献2の製造方法では、この課題を解決できるものの、低温でのオーミック接続を行うためにシリサイド膜を形成した後に、シリサイド層自身を除去しており、ソース領域へのコンタクトプラグを想定した場合には再度同じ領域にコンタクトを取ることができず、ソース領域での抵抗がシリサイド層を除去しない場合に比べ、大幅に高くなってしてしまう。そして、シリサイド層を除去しない場合においては、シリサイド層を残すことによる金属汚染の課題よりもむしろ、ゲート絶縁膜となるゲート絶縁膜界面層の形成工程でシリサイド層の表面が酸化されてしまい、シリサイド層膜厚の減少により、ソース領域が高抵抗化してしまうという課題を発明者は見出した。つまり、1つ目の課題は、ソース領域の高抵抗化である。次に、2つ目の課題について説明する。ソース領域にシリサイド層を形成し、その上に直接酸化珪素膜を形成し、酸化珪素膜にコンタクトホールを形成する装置においては、素子を駆動させる際の電流により発生する熱で、酸化珪素膜中の酸素がシリサイド層を酸化させ、シリサイド層の劣化を引き起こすという課題を発明者は見出した。この劣化はソース領域の高抵抗化を引き起こし、デバイスの信頼性や寿命の低下に繋がる。つまり、2つ目の課題は、経時的に生じるシリサイド層の劣化である。最後に、3つ目の課題について説明する。特許文献1の製造方法では、ゲート電極をエッチバックすることで、溝内に完全に埋め込むプロセスを開示している。しかし、ゲート電極は奥ゆき方向に延在しているため、ゲート電極の断面積の低下は、ゲート電極の高抵抗化を招き、MOSFETのスイッチング速度を低下させる。その一方で、ゲート電極の一部を基板表面上に残したプロセスにすると、ゲート電極の一部が基板表面に残るため、その後に形成されるシリサイド層をチャネル領域に近づけることが事実上困難になる。シリサイド層の形成に自己整合プロセスを用いるためである。そのため、ゲート電極の一部を基板表面上に残したプロセスでは、ソース領域の抵抗を下げることに限界があった。このように、ゲート電極の低抵抗化とソース領域の低抵抗化はトレードオフの関係にあり、ゲート電極とソース領域の低抵抗化の両立は困難である。つまり、3つ目の課題は、ゲート電極とソース領域の低抵抗化の両立である。代表的な本願発明は以下のとおりである。本願発明は、炭化珪素半導体層上に互いに離れた複数の金属シリサイド層を形成する第一工程と、炭化珪素半導体層上に金属シリサイド層の酸化防止膜を形成する第二工程と、複数の金属シリサイド層間の酸化防止膜の一部を除去する第三工程と、酸化防止膜が除去された領域の炭化珪素半導体層表面を酸化することで酸化膜を形成する第四工程と、酸化膜上にMOSFETのゲート電極を形成する第五工程を備える炭化珪素半導体装置の製造方法である。これにより、1つ目の課題を解決することができる。また、別の本願発明は、炭化珪素基板上に形成された炭化珪素半導体層と、炭化珪素半導体層上に互いに離れて形成された複数の金属シリサイド層と、金属シリサイド層上に形成されたコンタクトプラグと、コンタクトプラグが形成された領域を除く金属シリサイド層上に形成された金属シリサイド層の酸化防止膜と、酸化防止膜上に形成された酸化珪素膜と、複数の金属シリサイド層間に形成されたMOSFETのゲート電極と、炭化珪素基板の炭化珪素半導体層が形成されている面と反対側の面に形成されたMOSFETのドレイン電極を備える炭化珪素半導体装置である。これにより、2つ目の課題を解決することができる。また、別の本願発明は、炭化珪素基板上に形成された炭化珪素半導体層と、炭化珪素半導体層上に互いに離れて形成された複数の金属シリサイド層と、複数の金属シリサイド層間の炭化珪素基板に形成された溝に埋め込まれたMOSFETのゲート電極と、ゲート電極と炭化珪素半導体層の間に形成されたゲート絶縁膜と、炭化珪素基板の炭化珪素半導体層が形成されている面と反対側の面に形成されたMOSFETのドレイン電極とを備え、ゲート電極は、溝の外部に溝よりも幅広の部分を有し、金属シリサイド層の端部が、幅広の部分の端部よりもゲート絶縁膜側に形成されている炭化珪素半導体装置である。これにより、3つ目の課題を解決することができる。以上のように本発明によれば、チャネル移動度を低下させることなく、ソース領域の低抵抗化を実現できる炭化珪素半導体装置の製造方法を提供することができる。また、シリサイド層の劣化を抑制することでデバイスの信頼性や寿命の低下を抑制した炭化珪素半導体装置を提供することができる。また、ゲート電極とソース領域の低抵抗化を両立した炭化珪素半導体装置を提供することができる。以下、本発明の実施例1について図面を参照して詳細に説明する。図1は、本発明の実施例1に係るSiC炭化珪素半導体素子の断面模式図である。SiC半導体素子は、トレンチ型MOSFETの単位セルが複数配置された構造を有している。なお、図1では、複数の単位セルのうち一部が示されている。102はSiC基板であり、SiC基板102とSiC基板102上に形成されたエピタキシャル層101とでSiCエピタキシャル基板103が構成されている。エピタキシャル層101の基板表面側にMOSFETのチャネル領域を構成するボディ層105と、MOSFETのソース領域を構成するソース拡散層領域106とが形成されている。SiC基板102の裏面にはMOSFETのドレイン領域を構成するドレイン拡散層領域104が形成されている。118はMOSFETのゲート電極であり、117はゲート絶縁膜、116はゲート絶縁膜とSiC層とのゲート絶縁膜界面層である。110は、ソース領域の金属シリサイド層であり、111は、ドレイン領域の金属シリサイド層である。112は、金属シリサイド層表面の酸化を防止するために設けられた酸化防止膜例えば窒化珪素膜である。113は酸化防止膜上に形成された酸化珪素膜である。121と122は夫々、ゲート電極に対する配線用電極コンタクトプラグとソース領域に対する配線用電極コンタクトプラグである。121と122は夫々、図中央部と同様に、外部から供給されるゲート電位G、ソース電位Sが引加される電極パッドと電気的に接続されており、111は外部から供給されるドレイン電位Dが引加される。120は層間絶縁膜例えば、酸化珪素膜である。図2-aから図2-oを用いて、図1に示された本発明の実施例1におけるSiC半導体素子の製造方法を説明する。本製造方法は、ソース領域への金属シリサイド層110と窒化珪素膜112をゲート絶縁膜117よりも前に形成することで、チャネル移動度を低下させることなく、ソース領域の低抵抗化を実現できる。まず、SiC半導体素子は、4H-SiC基板202に設けられている。SiC基板202には、N型の不純物が注入されている。この不純物はたとえば窒素であり、たとえば、不純物濃度は1×1018~1×1021cm-3の範囲である。また、SiC基板202の表面はSi面でもC炭素面のどちらでもよい。このSiC基板202上にSiC基板202よりも低濃度にN型不純物が注入されたSiCのN-型のエピタキシャル層201がエピタキシャル成長されている。このN-型のエピタキシャル層201の不純物濃度はSiC半導体素子1の素子定格に依存するが、たとえば、1×1015~1×1017cm-3の範囲である図2-a。以上の工程を経て、SiCエピタキシャル基板203が完成する。次に、SiCエピタキシャル基板203の裏面にドレインとなるN型の拡散層領域204を設ける。この不純物濃度は高濃度であることが望ましく、たとえば、1×1019~1×1021cm-3の範囲である図2-a。次に、ボディ層205を設ける。まず、ポジレジストを塗布、露光、現像し、所望のボディ層の形状のレジストパターンを形成する図示せず。続いて、イオン注入でP型のボディ層205を形成する。不純物はたとえばアルミニウムである。不純物濃度は、たとえば、1×1016~1×1019cm-3の範囲である図2-b。ボディ層205の深さは1μm程度が望ましい。次に、ソースとなるN型の拡散層領域206を設ける図2-c。まず、ポジレジストを塗布、露光、現像し、所望の拡散層領域の形状のレジストパターン207を形成する。続いて、イオン注入を行う。不純物はたとえば窒素である。この不純物濃度はドレインとなるN型の拡散層領域204と同等か、それ以上の高濃度であることが望ましい。たとえば、1×1019~1×1021cm-3の範囲である。不純物注入後、レジストパターン207を除去した後、注入した不純物の活性化を行う。SiCの活性化熱処理には1500°C以上の温度が要求される。しかし、1500°C以上を超えるとSiC表面からSi原子や注入原子の離脱が起きる。また、表面平坦性が劣化してしまう。そこで、SiCエピタキシャル基板203の表面と裏面を活性化熱処理前に炭素膜で被覆する図示せず。炭素膜はプラズマCVD装置によって、SiCエピタキシャル基板203の表面と裏面に30nm程度堆積させる。この炭素膜を被覆した後、1500°C以上の高温で数分間活性化熱処理を行う。活性化熱処理後、被覆した炭素膜は酸素プラズマ処理で除去する図示せず。炭素膜除去後、さらに活性化熱処理の影響と炭素膜によって劣化したSiCエピタキシャル基板203の表面を犠牲酸化によって除去する図示せず。犠牲酸化膜として1100°Cのドライ酸化によって、10nm程度の残留炭素を含んだ酸化珪素膜を形成し、1/10に希釈したHFで除去する。次に、N型の拡散層領域206とボディ層205の一部に金属シリサイド層を設ける。まず、SiO2膜酸化珪素膜208をプラズマCVD装置でSiC基エピタキシャル基板203表面に堆積する図2-d。SiO2膜厚は、500nm程度である。続いて、金属シリサイド層の形成部を開口する。まず、ポジレジストを塗布、露光、現像し、所望のレジストパターンを得る図示せず。その後、SiO2膜208をドライエッチングによって加工することで、パターニングされたSiO2膜がSiCエピタキシャル基板203上に形成される図2-d。1/100に希釈したHFで30秒間の前洗浄を経た後、SiCエピタキシャル基板203の表面にマグネトロンスパッタ装置を用いて金属膜209を20nm程度堆積させる図2-d。次に、800°Cのシリサイド化アニールを行い金属膜209とSiCエピタキシャル基板203を反応させて、金属シリサイド層210を形成する図2-e。この時点では、金属シリサイド層210はショットキー特性を示す。金属シリサイド層210を形成した後、ウェットエッチングを用いて未反応の金属膜を除去し、SiO2膜208を1/10に希釈したHFで除去する。この金属膜除去のためのウェットエッチングには、たとえば、硫酸加水が用いられる。以上の工程を経て、金属シリサイド層210は所望の形状に加工され、SiC半導体層上に互いに離れた複数の金属シリサイド層が形成される。図2-e。次に、裏面のN型の拡散層領域204を覆うように金属シリサイド層211を形成する。まず、1/100に希釈したHFで30秒間の前洗浄を経た後、SiCエピタキシャル基板203の裏面にマグネトロンスパッタ装置を用いて、金属膜図示せずを100nm程度堆積させる。次に、1000°Cのシリサイド化アニールを行い金属膜とSiCエピタキシャル基板203を反応させて、金属シリサイド層211を形成する。この時点で、表側の金属シリサイド層210と裏側の金属シリサイド層211は10-6Ωcm2以下の良好なオーミック特性を示す。金属シリサイド層211を形成した後、ウェットエッチングを用いて裏面の未反応の金属膜を除去する図2-f。金属シリサイド層210および211を構成する金属材料としては、ニッケル、コバルト、プラチナ、パラジウム、チタン、アルミニウム、モリブデン、タングステンのうちから選択される少なくとも1種類を含んだシリサイド膜が用いられる。SiCエピタキシャル基板203の表面と裏面に金属シリサイド層210と211を形成した後、表面にプラズマCVD装置でSiN窒化珪素膜を金属シリサイドの酸化防止膜212として50nm程度形成する図2-g。この酸化防止膜212は、金属シリサイド層210の表面の酸化を防止する効果の他に、金属シリサイド層に含まれる金属の拡散を防止する効果も備えている。続いて、表面にプラズマCVD装置でSiO2膜を絶縁膜213として形成する。SiO2膜の膜厚は300nm程度である図2-g。次に、SiCエピタキシャル基板203の裏面に表面と同じようにプラズマCVD装置でSiNを金属シリサイドの酸化防止膜214として50nm程度形成する図2-g。これら金属シリサイドの酸化防止膜212および214に適する材料は、下地となる金属シリサイド材料や、金属シリサイド形成後にかかる熱負荷によって、適時選択すればよく、上記のSiN膜に限られたものではない。本実施例においては、たとえば、窒化アルミニウム、窒化ホウ素、炭化珪素などが適用できる。裏面の金属シリサイドの酸化防止膜214を設けた後、絶縁膜213と酸化防止膜212を開口し、さらにSiCエピタキシャル基板203をボディ層205が貫通するまでエッチングする図2-h。絶縁膜213と酸化防止膜213はこのエッチングの際のマスクとして機能する。まず、ポジレジストを塗布、露光、現像し、所望のレジストパターン215を得る図2-h。次に、ドライエッチングによって、絶縁膜213と酸化防止膜212を開口する。さらに、SiCエピタキシャル基板203をボディ層205が貫通するまでエッチングする。トレンチ溝の深さは、たとえば、1~2μmの範囲である図2-h。SiCエピタキシャル基板203にトレンチを形成した後、犠牲酸化を用いて、ドライエッチングで劣化したトレンチ表面を除去する図示せず。犠牲酸化膜として、等方的に酸化が可能なラジカル酸化を用いて、10nm程度の残留炭素を含んだ酸化珪素膜を形成する図示せず。基板温度としては1000°C以下が望ましい。犠牲酸化膜は、1/100に希釈したHFで除去する。続いて、ゲート絶縁膜界面層216を基板温度1000°C以上の熱酸化により形成する。望ましくは1/100に希釈したHFで30秒の前洗浄を行った後、NOもしくはN2Oによる酸窒化によって、ゲート絶縁膜界面層216を形成する図2-i。この酸窒化処理における基板温度は1000°C以上が望ましく、ゲート絶縁膜界面層216の膜厚は1~5nmの範囲が望ましい。これにより、ゲート絶縁膜の一部となる窒素を含有する熱酸化膜が溝の底面および側面に形成される。また、この熱酸化膜であるゲート絶縁膜界面層216の窒化量は0.1~10の範囲である。このゲート絶縁膜界面層216は、SiC表面を酸化酸窒化も含むすることで形成される界面層であり、このゲート絶縁膜界面層216形成方法は、SiC半導体素子の閾値電圧に応じて適時選択すればよく、上記のNOやN2Oに限られるものではない。本実施例においては、たとえば、ウェット酸化、ドライ酸化、ラジカル酸化などをゲート絶縁膜界面層216の形成に用いることができる。このように、金属シリサイド層210上に酸化防止膜212が形成されているので、ゲート絶縁膜界面層216の形成の際の金属シリサイド層210の酸化を抑制することができる。次に、ゲート絶縁膜217を設ける図2-j。ゲート絶縁膜217の膜厚は30~100nmの範囲である。ゲート絶縁膜217を構成する材料としては、SiO2以上の比誘電率を有する高誘電材料がよい。たとえば、SiO2、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、窒化珪素のうちから選択される少なくとも1種類を含んだ高誘電材料が望ましい。ゲート絶縁膜217の形成方法としては、減圧CVD、ALD原子層堆積法、MOCVD有機金属気相成長法などを適用する。基板温度は、800°C以下で形成する。既に形成された酸化膜ゲート絶縁膜界面層と接するSiC層界面のSiOCの形成を抑制するためである。ゲート絶縁膜217を形成後に、ゲート電極218を形成する図2-j。ゲート電極218の膜厚は100~200nmの範囲である。ゲート電極材料は多結晶シリコンか金属が望ましい。ゲート電極材料が多結晶シリコンの場合、減圧CVD装置を用いて形成する。その際、燐を1×1019~1×1021cm-3の範囲でドーパント不純物として導入する。また、熱負荷を避けるために、ゲート絶縁膜界面層216とゲート絶縁膜217を形成する工程より低温で形成するのが望ましい。具体的には、基板温度800°C以下で形成する。ゲート電極材料が金属の場合、ゲート電極218を構成する材料としては、たとえば、アルミニウム、タングステン、ルテニウム、イリジウム、プラチナ、ニッケル、コバルト、モリブデン、パラジウム、窒化チタン、窒化タンタル、炭化チタン、炭化タンタルから選択される。また、ゲート電極材料が多結晶シリコンの場合と同様に、熱負荷を避けるために、ゲート絶縁膜界面層216とゲート絶縁膜217を形成する工程より低温で形成するのが望ましい。具体的には、基板温度800°C以下で形成する。次に、ゲート電極218を加工する。まず、ネガレジストを塗布、露光、現像し、所望のレジストパターン219を得る図2-k。続いて、ドライエッチングによって、ゲート電極218を加工する。ゲート電極218の加工後、レジストパターン219を除去し、層間膜220を堆積させる図2-l。層間膜220には、プラズマCVDで形成したSiO2膜酸化珪素膜を適用する。膜厚は300~500nmの範囲である。層間膜220を堆積した後、SiCエピタキシャル基板203の裏面にある金属シリサイドの酸化防止膜214を除去する。除去方法は、選択された金属シリサイドの酸化防止膜214の材料に依存する。たとえば、金属シリサイドの酸化防止膜214の材料がSiN膜の場合には、熱燐酸によるウェットエッチが適用可能である。金属シリサイドの酸化防止膜214を除去した後、ゲート電極218及び、表側の金属シリサイド膜210への配線用電極コンタクトプラグを形成するために、層間膜220と、絶縁膜213と、酸化防止膜212の一部を除去し、開口する図2-m。まず、ポジレジストを塗布、露光、現像し、所望のレジストパターンを得る図示せず。続いて、ドライエッチングにより層間膜220と、絶縁膜213と、酸化防止膜212を開口する図2-m。続いて、ゲート電極への配線用電極221とソース電極への配線用電極222を設ける。電極221と222はメタルCVD装置によって、チタンと、窒化チタンと、アルミニウムを積層させる。また、チタン膜厚は10nm、窒化チタン膜厚は10nm、アルミニウム膜厚は250nm程度である。配線用電極221と222を設けた後、余分な金属膜を除去する。余分な金属膜の除去方法としては、たとえば、以下のような方法がある。まず、ネガジレジストを塗布、露光、現像し、所望のレジストパターンを得る図示せず。続いて、ドライエッチングにより配線用電極221と222を加工する方法である。その後、配線工程を経て、単位セルのソース配線とゲート配線がまとめられる図示せず。以上、実施例1の酸化防止膜212を形成する工程を経ることで、1つ目の課題を解決することができる。すなわち、トレンチ型MOSFETにおいて、10-6Ωcm2以下の良好なオーミック特性を示す金属シリサイド層が形成されソース領域の高抵抗化を抑制し、かつ、高チャネル移動度を得ることができる。この低接触抵抗と低チャネル抵抗の両立によって、低オン抵抗を達成したSiC半導体素子の作製が可能となる。また、特許文献2と比較して、金属シリサイド層を除去するプロセスが無いため、金属シリサイド層を除去するためのマスクを必要とせず、プロセスの簡略化を行うことができる。また、実施例1のSiC半導体素子によれば、2つ目の課題を解決することができる。すなわち、金属シリサイド層110が直接酸化珪素膜113と酸化防止膜112を介して接しているので、素子駆動時の電流により生じる熱で、酸化珪素膜中の酸素により金属シリサイド層110が酸化されるのを抑制することができる。そのため、金属シリサイド層110の経時的な劣化を抑制することができる。さらに、実施例1の工程を経ることで3つ目の課題も解決することができる。実施例1の工程では、金属シリサイド層110をゲート電極118より前に形成しているため、ゲート電極の溝よりも幅広部分の端部と比較し、ゲート絶縁膜側に金属シリサイド層110端部を配置することができる。これについて、図2-nを用いて説明する。図2-nは、図1の要部拡大断面図である。図で示すように、ゲート電極118の幅広部分の端部と金属シリサイド層110の端部とは距離A分、オーバーラップする。つまり、ゲート絶縁膜側に金属シリサイド層110を距離A分、ゲート電極の端部よりも近づいた構造にすることができる。このように、特許文献1のようにゲート電極の断面積を減らすことなく、金属シリサイド層110をチャネル領域に近づけることができ、ゲート電極とソース領域の低抵抗化を両立することができる。なお、この低抵抗化の両立に関しては、酸化防止膜112が無くても独立して、この効果を得ることができる。酸化防止膜112がある場合には、この効果に加え、前述の金属シリサイド層110の劣化を抑制することができる。また、従来のゲート電極の幅広部分を残すプロセスであって、その後に、ソース領域の金属シリサイドを自己整合で形成する手法においては、ゲート電極とソース領域との電気的絶縁を確保するために間にゲート電極側壁に絶縁層を設ける必要があった。そのため、ゲート電極の幅広部分を残すパターニングと、その絶縁層のパターニングのために、溝と金属シリサイド層の端部との位置関係は、少なくとも露光装置の位置合わせマージンの2倍以上離す必要があった。1つの金属シリサイド層の左右に溝が形成されるため、金属シリサイド層右端部と右側の溝ゲート絶縁膜とSiC半導体層との界面との距離と、金属シリサイド層左端部と左側の溝ゲート絶縁膜とSiC半導体層との界面との距離の和を露光装置の位置合わせマージンの4倍以上確保しておく必要があった。一方、この実施例では、金属シリサイド層110をゲート電極118より前に形成することができるので、図2-nに示すように金属シリサイド層210の左側端部と左側の溝側面ゲート絶縁膜とSiC半導体層との界面までの距離Bと、金属シリサイド層210の右側端部と右側の溝側面までの距離Cゲート絶縁膜とSiC半導体層との界面は夫々露光装置の位置合わせマージンの2倍未満とすることができ、これらの和は2倍以上4倍未満とすることができる。ゲート電極側壁の絶縁層のパターニングのプロセス前に金属シリサイド層210を形成するため、この絶縁層の位置合わせマージンを確保する必要がないためである。そのため、従来の素子よりも、チャネル領域側にソース領域の金属シリサイド層を近づけることができ、ソース領域の低抵抗化が実現できる。本実施例では、金属シリサイド層の両側において、金属シリサイド層の端部と、ゲート絶縁膜とSiC半導体層との界面との距離が、露光装置の位置合わせマージンの2倍未満となっている。但し、金属シリサイド層110とゲート絶縁膜界面層216とが接触すると金属汚染によりゲート絶縁膜の耐圧が劣化するため、金属シリサイド層とゲート絶縁膜界面層216とは接触していないように素子を製造することが望ましい。なお、例えば、露光装置の位置合わせマージンはi線を光源とする露光装置であれば、約100nmであり、この露光装置を用いた場合には金属シリサイド層110と溝との距離B若しくはCは約200nm未満の素子を製造することができる。また、本実施例によれば、SiCエピタキシャル基板203の表面と裏面に設ける金属シリサイド層210および211は熱によるシリサイド化アニールによって、金属膜とSiCエピタキシャル基板203を反応させているが、レーザー光を照射することでシリサイド化を行ってもよい。レーザー光照射による裏面のシリサイド化はゲート絶縁膜界面層216とゲート絶縁膜217に熱負荷を与えない。したがって、たとえば、ゲート絶縁膜217を設けた後に、SiCエピタキシャル基板203の裏面に金属シリサイド211を形成することも可能である。この場合、SiCエピタキシャル基板203の裏面の金属シリサイドの酸化防止膜214は必要ない。また、本実施例によれば、SiCエピタキシャル基板203の表面と裏面に設けられている金属シリサイド層210および211を覆うように金属シリサイドの酸化防止膜212および214を形成しているが、金属カーバイド層223を金属シリサイド膜210と金属シリサイドの酸化防止膜212の間に設け、金属カーバイド層224を金属シリサイド膜211と金属シリサイドの酸化防止膜214の間に設けてもよい図2-o。金属カーバイド層223と224を設けることで、シリサイド化の際に発生する残留炭素の発生が抑制される。この製造方法によれば、本実施例で得られる低接触抵抗をより低抵抗化することが可能である。また、金属カーバイド層223を金属シリサイド210とSiCエピタキシャル基板203の間に設け、金属カーバイド層224を金属シリサイド211とSiCエピタキシャル基板203の間に設けてもよい図2-p。この製造方法の場合も、本実施例で得られる低接触抵抗をより低抵抗化することが可能である。金属カーバイド層223および224を構成する金属材料としては、チタン、タンタル、アルミニウムのうちから選択されるすくなくとも1種類を含んだカーバイド膜が用いられる。最後に、図1の素子の上面レイアウトについて図2-qを用いて説明する。上面のGとSとは夫々、ゲート電極パッドとソース電極パッドである。但し、実際にはゲート電極118の上方にも、ゲート電極パッドなどの構造物が形成されており、上面レイアウトでゲート電極118を見ることはできないが、説明のため構造物を除去したレイアウトとしている。図に示されているとおり、ゲート電極118の夫々が中央部で結束され、ゲート電極パッドに電気的に接続されている。図1の断面図は図2-qのα-α’の断面に対応するものである。図1では、ゲート電極に対する配線用電極コンタクトプラグ121とソース領域に対する配線用電極コンタクトプラグ122が開示されているが、ゲート電極に対する配線用電極121については、ゲート電極118が延在する方向横方向の断面のすべてにこれらのプラグが存在しているわけでなく、一部の領域にのみ存在している。つまり、α-α’の線分を平行に移動させた断面においては、配線用電極121が存在しない断面がある。そのため、各ゲート電極118は、ゲート電極パッドGとの間の経路での電流損失を抑えるために、ゲート電極自体の低抵抗化がなされる必要がある。実施例1においては、このようにゲート電極が図1の断面方向に対し、垂直な方向に延在している構造となっているため、図1に示すように溝の外部に位置するゲート電極118を幅広とすることで、ゲート電極自体の低抵抗化を実現している。以下、本発明の実施例2について図面を参照して詳細に説明する。実施例2はDMOSFETに適用した例である。相対的にトレンチ型よりも移動度と集積度の面で劣るが、DMOSFETでも酸化防止膜により、前述の1つ目と2つ目の課題を解決することができる。図3-aから図3-mを用いて、本発明の実施例2におけるSiC半導体素子の製造方法を説明する。SiC半導体素子は、DMOSFETの単位セルが複数配置された構造を有している。なお、図3には複数の単位セルのうち一部が示されている。まず、実施例1で述べた図2-a~図2-gと同様の工程を経る。はじめに、SiC基板302にN-型のエピタキシャル層301をエピタキシャル成長させ、SiCエピタキシャル基板303を得る。続いて、裏面にドレインとなるN型の拡散層領域304を設ける図3-a。次にレジスト306をパターニングし、イオン注入により、P型のボディ層305を設ける図3-b。レジスト306を除去し、ボディ層305形成後、再度レジスト307をパターニングし、ソースとなるN拡散層領域308を設ける図3-c。レジスト307を除去した後、1500°C以上の活性化熱処理を行う。次に、酸化珪素膜をSiCエピタキシャル基板全面に堆積させ、所定のパターン309に加工する。その酸化珪素膜309の表面に金属膜310を形成する図3-d。続いて、実施例1と同様に、熱処理を行い、不要な金属膜を除去することで、熱処理SiCエピタキシャル基板303の表側に金属シリサイド311を設ける図3-e。これにより、SiC半導体層上に互いに離れた複数の金属シリサイド層が形成される。続いて、実施例1と同様に、裏面側に金属シリサイド312を設ける図3-f。さらに、SiCエピタキシャル基板303の表側に、金属シリサイドの酸化防止膜313およびSiO2膜による絶縁膜314を設ける図3-g。また、SiCエピタキシャル基板303の裏面にも、金属シリサイドの酸化防止膜315を設ける図3-g。次に、ウェットエッチングによって、絶縁膜314と金属シリサイドの酸化防止膜313を開口する図3-h。絶縁膜314はBHFバッファード弗化水素酸を用いてウェットエッチングする。絶縁膜314を開口した後、金属シリサイドの酸化防止膜313を開口する。除去方法は、選択された金属シリサイドの酸化防止膜313の材料に依存する。たとえば、金属シリサイドの酸化防止膜313の材料がSiN膜の場合には、熱燐酸によるウェットエッチが適用可能である。これらウェットエッチングで、SiCエピタキシャル基板303が削れ、削られる厚さは50nm以下である。続いて、実施例1で述べた図2-i~図2-mと同様の工程を経る。まず、1/100に希釈したHFによる前洗浄を経た後、ゲート絶縁膜界面層ゲート酸化膜316を設ける図3-i。次に、ゲート絶縁膜317とゲート電極318を設ける図3-j。ゲート電極318を設けた後、レジストパターン319を用いて、ゲート電極318を所望のパターンに加工する図3-k。ゲート電極318を加工した後、層間膜320を設ける図3-l。層間膜320を設けた後、金属シリサイドの酸化防止膜315を除去する。金属シリサイドの酸化防止膜315を除去した後、ゲート電極318と表側の金属シリサイド膜311への配線用電極コンタクトプラグを形成するために、層間膜320と、絶縁膜314と、金属シリサイドの酸化防止膜313を開口する図3-m。続いて、ゲートへの配線用電極321とソースへの配線用電極322を設ける。配線用電極321と322は所望の形状に加工され、配線工程を経て、単位セルのゲート配線とソース配線はたとえば図2-qのようにまとめられる。以上の実施例2の工程を経ることで、DMOSFETにおいて、10-6Ωcm2以下の良好なオーミック特性を示す金属シリサイドが形成され、かつ、高チャネル移動度を得ることができる。この低接触抵抗と低チャネル抵抗の両立によって、低オン抵抗を達成したSiC半導体素子の作製が可能となる。その他の効果については、トレンチ型固有の効果であるゲート電極とソース領域の低抵抗化の両立を除き、実施例1と同様の効果が得られるので、ここでの記載は省略する。また、図2-oと図2-pのように、金属カーバイド層を設ける工程、構造を採用することもでき、実施例1と同様の効果が得られる。以下、本発明の実施例3について図面を参照して詳細に説明する。実施例3は実施例1と同様トレンチ型のMOSFETであるが、金属シリサイド層を形成する前にトレンチを形成する点で異なる。金属シリサイド層を形成する前にトレンチを形成することで、金属シリサイド層に熱負荷を与えることなく、トレンチの底面と側面を高温熱処理ができ、トレンチエッチングによる表面荒れを回復させることができる。図4-aから図4-oを用いて、本発明の実施例3におけるSiC半導体素子の製造方法を説明する。まず、実施例1で述べた図2-a~図2-cと同様の工程を経る。はじめに、SiC基板402にN-型のエピタキシャル層401をエピタキシャル成長させ、SiCエピタキシャル基板403を得る。続いて、裏面にドレインとなるN型の拡散層領域404を設ける図4-a。次にP型のボディ層405を設ける図4-b。ボディ層405形成後、ソースとなるN拡散層領域406を設ける図4-c。続いて、SiCエピタキシャル基板403両面を炭素膜によって被覆した後、1500°C以上の活性化熱処理を行う図示せず。被覆した炭素膜を除去した後、犠牲酸化によってSiCエピタキシャル基板403の劣化した表面を除去する図示せず。次に、SiCエピタキシャル基板403にトレンチを設ける図4-d。まず、ポジレジストを塗布、露光、現像し、所望のレジストパターン408を得る図4-d。続いて、ドライエッチングによって、ボディ層405が貫通するまでSiCエピタキシャル基板403を掘る。トレンチの深さは1~2μmの範囲が望ましい図4-d。SiCエピタキシャル基板403にトレンチを形成した後、レジストパターン408を除去し、ドライエッチングで失われた平潤性を回復させるために、シランとアルゴン雰囲気中、または水素雰囲気中で回復熱処理を行う図示せず。熱処理温度は1000°C以上が望ましい。金属シリサイド層を形成する前であるため、高温熱処理を行うことができる。トレンチの平潤性を回復させた後、N型の拡散領域406とボディ層404の一部に金属シリサイド層411を形成する。はじめに、SiO2膜409をプラズマCVD装置でSiCエピタキシャル基板403表面に堆積させる図4-e。SiO2膜409の膜厚は、1μm程度である。続いて、金属シリサイド層411を形成する箇所を開口する。まず、ポジレジストを塗布、露光、現像し、所望のレジストパターンを得る図示せず。その後、SiO2膜409をドライエッチングによって加工する図4-e。1/100に希釈したHFで30秒間の前洗浄を経た後、SiCエピタキシャル基板403の表面にマグネトロンスパッタ装置を用いて金属膜410を20nm程度堆積させる図4-e。次に、800°Cのシリサイド化アニールを行い金属膜410とSiCエピタキシャル基板403を反応させて、金属シリサイド層411を形成する図4-f。この時点では、金属シリサイド層411はショットキー特性を示す。金属シリサイド層411を形成した後、ウェットエッチングを用いて未反応の金属膜を除去し、SiO2膜409を1/10に希釈したHFで除去する。この金属膜除去のためのウェットエッチングには、たとえば、硫酸加水が用いられる。以上の工程を経て、金属シリサイド層411は所望の形状に加工される図4-f。次に、裏面のN型の拡散層領域404を覆うように金属シリサイド層412を形成する図4-g。まず、1/100に希釈したHFで30秒間の前洗浄を経た後、SiCエピタキシャル基板403の裏面にマグネトロンスパッタ装置を用いて、金属膜図示せずを100nm程度堆積させる。次に、1000°Cのシリサイド化アニールを行い金属膜とSiCエピタキシャル基板403を反応させて、金属シリサイド層412を形成する。この時点で、表側の金属シリサイド層411と裏側の金属シリサイド層412は10-6Ωcm2以下の良好なオーミック特性を示す。金属シリサイド層412を形成した後、ウェットエッチングを用いて未反応の金属膜を除去する図4-g。SiCエピタキシャル基板403の表面と裏面に金属シリサイド層411と412を形成した後、SiCエピタキシャル基板403に掘られたトレンチをダミーゲート413で埋める図4-h。ダミーゲート413は熱的、機械的に安定な材料が好ましく、たとえば、ポリミドやレジストが選択される。ダミーゲート413を塗布、露光、現像し、所望のダミーゲート413のパターンを得る。ダミーゲート413の凸部高さは、SiCエピタキシャル基板403の表面から300nm程度である。ダミーゲート413を形成した後、表面にプラズマCVD装置でSiN窒化珪素膜を金属シリサイドの酸化防止膜414として50nm程度形成する図4-h。続いて、表面にプラズマCVD装置でSiO2膜を絶縁膜415として形成する。SiO2膜の膜厚は1μm程度である図4-h。次に、SiCエピタキシャル基板403の裏面に表面と同じようにプラズマCVD装置でSiNを金属シリサイドの酸化防止膜416として50nm程度形成する図4-h。金属シリサイドの酸化防止膜416を形成した後、絶縁膜415および金属シリサイドの酸化防止膜414の表面をダミーゲート413の上部が露出するまでCMP化学機械研磨で研磨する図4-i。CMP後、ダミーゲート413を除去する。除去剤はダミーゲート413の材料に依存するが、たとえば、ポリミドの場合、エチレンジアミンとヒドラジンなどの混合液がある図4-j。続いて、実施例1で述べた図2-i~図2-mと同様の工程を経る。まず、1/100に希釈したHFによる前洗浄を経た後、ゲート絶縁膜界面層417を設ける図4-k。次に、ゲート絶縁膜418とゲート電極419を設ける図4-l。ゲート電極419を設けた後、ゲート電極419を所望のパターンに加工する図4-m。ゲート電極419を加工した後、層間膜421を設ける図4-n。層間膜421を設けた後、SiCエピタキシャル基板403の裏面の金属シリサイドの酸化防止膜416を除去する。金属シリサイドの酸化防止膜416を除去した後、ゲート電極419と表側の金属シリサイド膜411への配線用電極を形成するために、層間膜421と、絶縁膜415と、金属シリサイドの酸化防止膜414を開口する図4-o。続いて、ゲートへの配線用電極422とソースへの配線用電極423を設ける。配線用電極422と423は所望の形状に加工され、配線工程を経て、単位セルのゲート配線とソース配線はたとえば図2-qのように、まとめられる。以上の実施例3の工程を経ることで、トレンチ形MOSFETにおいて、10-6Ωcm2以下の良好なオーミック特性を示す金属シリサイドが形成され、かつ、高チャネル移動度を得ることができる。この低接触抵抗と低チャネル抵抗の両立によって、低オン抵抗を達成したSiC半導体素子の作製が可能となる。その他の効果については、実施例1と同様の効果が得られるので、ここでの記載は省略する。なお、図では金属シリサイド層端部とゲート電極の幅広部分とのオーバーラップをしない例を記載しているが、オーバーラップさせることも可能であり、オーバーラップさせた場合には、3つ目の課題を解決することができ、トレンチ型固有の効果であるゲート電極とソース領域の低抵抗化の両立を行うことができる。また、図2-oと図2-pのように、金属カーバイド層を設ける工程、構造を採用することもでき、実施例1と同様の効果が得られる。