"基準電圧と、出力電圧に応じたフィードバック電圧の差がエラーアンプにより検出され、前記エラーアンプの検出出力に応じてドライバを介して出力段を構成するバイポーラパワートランジスタの動作が制御されて出力電圧の安定化が図られるよう構成されてなる安定化電圧電源回路において、前記バイポーラパワートランジスタのコレクタに外部から印加される入力電源電圧と、前記出力電圧の電位差を比較する比較器が設けられ、前記比較器は、前記入力電源電圧と前記出力電圧の電位差に応じて、入力電源電圧>前記出力電圧が保持されるように、前記バイポーラパワートランジスタのベース電流を制御可能に構成されてなることを特徴とする安定化電圧電源回路。前記比較器は、電圧検出器を有し、前記電圧検出器は電圧検出器用第1及び第2のPNP形トランジスタを有してなり、前記電圧検出器用第1のPNP形トランジスタのベースは、前記入力電源電圧が印加可能とされる一方、前記電圧検出器用第2のPNP形トランジスタのベースは、前記出力電圧が印加可能とされると共に、エミッタには、オフセット用抵抗器の一端が接続され、前記オフセット用抵抗器の他端は、前記電圧検出器用第1のPNP形トランジスタのエミッタと共に、第1の定電流源に接続され、前記電圧検出器用第1のPNP形トランジスタのコレクタは、電圧検出器用第1の抵抗器を介して、前記電圧検出器用第2のPNP形トランジスタのコレクタは、電圧検出器用第2の抵抗器を介して、共にグランドに接続されると共に、前記電圧検出器用第2のPNP形トランジスタのコレクタには、比較器用第1のNPN形トランジスタのエミッタが、前記電圧検出器用第1のPNP形トランジスタのコレクタには、比較器用第2のNPN形トランジスタのエミッタが、それぞれ接続され、前記比較器用第1及び第2のNPN形トランジスタは、相互にベースが接続されると共に、前記比較器用第1のNPN形トランジスタのコレクタと接続され、前記比較器用第1のNPN形トランジスタのコレクタには、第2の定電流源が、前記比較器用第2のNPN形トランジスタのコレクタには、第3の定電流源が、それぞれ接続され、前記比較器用第2のNPN形トランジスタのコレクタは、比較器用第3のNPN形トランジスタのベースに接続され、前記比較器用第3のNPN形トランジスタのコレクタは、前記エラーアンプの出力端子に接続される一方、エミッタは、グランドに接続されてなることを特徴とする請求項1記載の安定化電圧電源回路。しかしながら、特許文献2に開示された電源ON/OFFシーケンス回路を用いた場合、確かにパワートランジスタQ3Aが破壊されることは防止できるが、電源ラインに挿入した電界効果トランジスタにより、入出力間電位差が増大し、低飽和動作の支障となるという問題がある。また、電源ラインを制御するためには、耐電力の大きな素子が必要となるため、必然的に素子形状も大きくなり、ICチップの面積が増大し、コストアップを招く等の新たな問題を招来する。本発明は、上記実状に鑑みてなされたもので、比較的簡易な回路構成で、逆電流の発生を確実に防止することのできる低飽和型安定化電圧電源回路を提供するものである。本発明の他の目的は、IC化におけるチップ面積の増大を招くことなく、逆電流の発生を確実に防止することのできる低飽和型安定化電圧電源回路を提供することにある。上記本発明の目的を達成するため、本発明に係る安定化電圧電源回路は、基準電圧と、出力電圧に応じたフィードバック電圧の差がエラーアンプにより検出され、前記エラーアンプの検出出力に応じてドライバを介して出力段を構成するバイポーラパワートランジスタの動作が制御されて出力電圧の安定化が図られるよう構成されてなる安定化電圧電源回路において、前記バイポーラパワートランジスタのコレクタに外部から印加される入力電源電圧と、前記出力電圧の電位差を比較する比較器が設けられ、前記比較器は、前記入力電源電圧と前記出力電圧の電位差に応じて、入力電源電圧>前記出力電圧が保持されるように、前記バイポーラパワートランジスタのベース電流を制御可能に構成されてなるものである。本発明によれば、起動時に、入力電源電圧と出力電圧の電圧差に基づいて、パワートランジスタのベース電流を制御して入力電源電圧>出力電圧が保持されるようにしたので、従来と異なり、安定化電圧電源回路の低飽和動作を保持しつつ、いわゆる逆電流の発生が確実に防止されるという効果を奏するものである。また、比較的簡易な構成の比較器を用いて、従来と異なり、電源ラインを制御することなく逆電流の発生を防止することができるので、大きな素子を必要とすることがなく、そのため、IC化の際のチップ面積の大幅な増大を招くことなく、低コストでの実現が可能となる。以下、本発明の実施の形態について、図1を参照しつつ説明する。なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。最初に、本発明の実施の形態における安定化電圧電源回路の回路構成について、図1を参照しつつ説明する。本発明の実施の形態における安定化電圧電源回路は、基準電圧Vrefと出力電圧に応じたフィードバック電圧との差を検出するエラーアンプ10の出力に基づいて、出力段を構成するパワートランジスタ図1においてはQ3と表記3の動作を制御することで安定化された出力電圧が得られるよう構成されると共に、パワートランジスタ3のコレクタ電圧とエミッタ電圧とを比較して、その比較結果に応じてエラーアンプ10の出力側の電圧を制御可能に構成された比較器101が設けられたものとなっている。エラーアンプ10は、例えば、演算増幅器を用いてなるもので、その非反転入力端子とグランドとの間には、基準電源14が設けられ、非反転入力端子には基準電圧Vrefが印加されるようになっている。なお、基準電源14は、外部からのバイアス電圧VBAISが供給されて、基準電圧Vrefを出力するよう構成されたいわゆる定電圧回路などが用いられる。このエラーアンプ10の出力端子には、増幅段を構成する第1のトランジスタ図1においてはQ1と表記1のベースが接続されている。本発明の実施の形態において、第1のトランジスタ1には、NPN形トランジスタが用いられている。そして、第1のトランジスタ1のコレクタは、第1のバイアス端子41aに接続されており、外部から所定のバイアス電圧VBIASが印加されるようになっている一方、エミッタは、第4の抵抗器図1においてはR4と表記24を介してグランドに接続されている。また、先のエラーアンプ10の出力端子と第1のトランジスタ1のベースとの接続点には、後述する比較器101の出力が印加されるようになっている。さらに、第1のトランジスタ1のエミッタは、ドライバとしての第2のトランジスタ図1においてはQ2と表記2のベースに接続されている。本発明の実施の形態において、第2のトランジスタ2には、NPN形トランジスタが用いられている。この第2のトランジスタ2のコレクタは、第1の抵抗器図1においてはR1と表記21を介して、第1のバイアス端子41aに接続されると共に、同じくドライバとしての第4のトランジスタ図1においてはQ4と表記4のベースに接続される一方、エミッタは、グランドに接続されたものとなっている。本発明の実施の形態において、第4のトランジスタ4には、PNP形トランジスタが用いられており、そのエミッタは、第1のバイアス端子41aに接続される一方、コレクタは、出力段を構成するパワートランジスタ3のベースに接続されている。本発明の実施の形態において、パワートランジスタ3には、PNP形トランジスタが用いられており、そのコレクタは、入力電源電圧印加端子42に接続されており、外部から所定の入力電源電圧VINが印加されるようになっている一方、エミッタとグランドとの間には、エミッタ側から帰還抵抗器としての第2及び第3の抵抗器図1においては、それぞれR2、R3と表記22,23が順に直列接続されて設けられている。そして、第2及び第3の抵抗器22,23の相互の接続点は、先のエラーアンプ10の反転入力端子に接続されており、出力電圧VOUTを第2及び第3の抵抗器22,23により抵抗分圧した電圧が、フィードバック電圧としてエラーアンプ10の反転入力端子に印加されるようになっている。また、パワートランジスタ3のエミッタとグランドとの間には、出力安定化用キャパシタ図1においてはC1と表記31が接続されると共に、エミッタは、出力端子43に接続されている。一方、比較器101は、電圧検出器51と、カレントミラー回路52とに大別されて構成されたものとなっている。電圧検出器51は、PNP形の第5及び第6のトランジスタ図1においては、それぞれQ5、Q6と表記5,6を中心に差動増幅を行うよう構成されたものとなっている。すなわち、本発明の実施の形態において、第5のトランジスタ電圧検出器用第1のPNP形トランジスタ5のコレクタは、電圧検出器用第1の抵抗器としての第5の抵抗器図1においてはR5と表記25を介して、第6のトランジスタ電圧検出器用第2のPNP形トランジスタ6のコレクタは、電圧検出器用第2の抵抗器としての第6の抵抗器図1においてはR6と表記26を介して、共にグランドに接続されている。また、第5のトランジスタ5のエミッタと第2のバイアス端子41bとの間には、第1の定電流源11が設けられると共に、この第1の定電流源11と第5のトランジスタ5のエミッタとの接続点には、第6のトランジスタ6のエミッタが、オフセット用抵抗器としての第7の抵抗器図1においてはR7と表記27を介して接続されている。なお、第2のバイアス端子41bには、第1のバイアス端子41a同様、外部からバイアス電圧VBAISが印加されるようになっている。そして、第5のトランジスタ5のベースは、パワートランジスタ3のコレクタ、換言すれば、入力電源電圧印加端子42に接続される一方、第6のトランジスタ6のベースは、パワートランジスタ3のエミッタ、換言すれば、出力端子43に接続されている。一方、カレントミラー回路52は、NPN形の第7及び第8のトランジスタ図1においては、それぞれQ7、Q8と表記7,8を中心に構成されたものとなっている。すなわち、第7のトランジスタ比較器用第1のNPN形トランジスタ7と第8のトランジスタ比較器用第2のNPN形トランジスタ8は、ベースが相互に接続されると共に、第7のトランジスタ7のコレクタに接続され、第7のトランジスタ7のコレクタには、第2の定電流源12が、第8のトランジスタ8のコレクタには、第3の定電流源13が、それぞれ接続されている。第2及び第3の定電流源12,13は、第1の定電流源11と共に、第2のバイアス端子41bを介して、外部からバイアス電圧VBAISが印加されて定電流出力動作を行うようになっている。一方、第7のトランジスタ7のエミッタは、先の第6のトランジスタ6のコレクタに、第8のトランジスタ8のエミッタは、先の第5のトランジスタ5のコレクタに、それぞれ接続されている。そして、第8のトランジスタ8のコレクタは、比較器101の出力段を構成するPNP形の第9のトランジスタ図1においてはQ9と表記9のベースに接続されている。この第9のトランジスタ比較器用第3のNPN形トランジスタ9のコレクタは、エラーアンプ10の出力端子と共に第1のトランジスタ1のベースに接続される一方、エミッタは、グランドに接続されている。次に、かかる構成における回路動作について説明する。まず、起動時に、入力電源電圧印加端子42に印加された入力電源電圧VINが、出力電圧VOUTの予め設定された設定電圧VSを下回る状態において、入力電源電圧VINと出力電圧VOUTの電圧差が、比較器101において比較される。なお、ここで、設定電圧VSは、出力電圧VOUTの出力が安定した状態における電圧値である。すなわち、電圧検出器51の第5及び第6のトランジスタ5,6においては、第6のトランジスタ6のエミッタ側に設けられた第7の抵抗器27により、第6のトランジスタ6にはこの第7の抵抗器27における電圧降下の分、第5のトランジスタ5に対してオフセットが与えられた状態となっており、VIN<VSの状態においては、第5のトランジスタ5がオン状態となる。そのため、第8のトランジスタ8に電流が流れると共に、第9のトランジスタ9がオンとされる。そして、第9のトランジスタ9がオンの状態にあっては、VIN≒VOUTであり、エラーアンプ10の出力がオフ方向に制御されるため、第1のトランジスタ1の入力電流が制限される。すなわち、第1のトランジスタ1のベース電流が流れなくなり、それによって、エミッタ電流も同様に流れなくなる。そのため、第2のトランジスタ2のベース電流が制限され、同時に第4のトランジスタ4ベース電流も制限されると共に、パワートランジスタ3のベース電流が制限される結果、出力電圧VOUTが、入力源源電圧VINに比べて第7の抵抗器27により設定されたオフセット電圧以上とならないよう電圧上昇が抑圧され、VIN>VOUTの状態に保たれることとなる。このため、パワートランジスタ3のベースコレクタ間電圧は、パワートランジスタ3のベースエミッタ間電圧より、上述したオフセット電圧分低くなるため、オフセット電圧が十分な値に設定されていれば、パワートランジスタ3における、ベースコレクタ間電流は遮断され、従来のような逆電流が流れる事が確実に防止される。上述した比較器101の構成や、オフセット電圧の与え方は、あくまでも一例であり、上述の例に限定されるものではなく、上述したと同様の動作が得られるものであれば、他の回路構成やオフセット電圧の与え方であっても良い。また、上述した本発明の実施の形態においては、比較器101の出力端子を第1のトランジスタ1のベースに接続したが、比較器101の出力端子の接続箇所は、これに限定されるものではなく、パワートランジスタ3のベース電流を制限できる箇所であれば、他の箇所でも良い。"