"第1主面と、前記第1主面に対向した第2主面とを有する矩形の基板と、前記第1主面上に実装される矩形の第1の半導体チップと、前記第1の半導体チップ上に積層される1以上の第2の半導体チップと、前記1以上の第2の半導体チップ上に積層される1以上の第3の半導体チップと、を備え、前記基板は、前記第1主面上の第1の辺側に、前記1以上の第2の半導体チップの電極と接続される第1の接続端子と、前記第1の接続端子と電気的に接続され、前記第1の半導体チップの第1の電極と接続される第3の接続端子と、を有し、前記第1主面上の前記第1の半導体チップを挟んで前記第1の辺と対向する第2の辺側に、前記1以上の第3の半導体チップの第2の電極と接続される第2の接続端子と、前記第2の接続端子と電気的に接続され、前記第1の半導体チップの電極と接続される第4の接続端子と、を有し、前記第1主面上の前記第1,第2の辺とは異なる第3,第4の辺側に、前記第1の半導体チップの第3,第4の電極とそれぞれ接続される第5,第6の接続端子を有し、前記第2主面上の前記第3,第4の辺に対応する位置に、前記第5,第6の接続端子とそれぞれ電気的に接続された第1,第2の外部接続端子を有し、前記第1に半導体チップは、前記基板の前記第1の辺に対応する辺側に前記第1の電極を、前記基板の前記第2の辺に対応する辺側に前記第2の電極を、前記基板の前記第3の辺に対応する辺側に前記第3の電極を、前記基板の前記第4の辺に対応する辺側に前記第4の電極を、それぞれ有する半導体パッケージ。第1主面と、前記第1主面に対向した第2主面とを有する矩形の基板と、前記第1主面上に実装される第1の半導体チップと、前記第1の半導体チップ上に積層される1以上の第2の半導体チップと、前記1以上の第2の半導体チップ上に積層される1以上の第3の半導体チップと、を備え、前記基板は、前記第1主面上の第1の辺側に、前記1以上の第2の半導体チップの電極と接続される第1の接続端子と、前記第1の接続端子と電気的に接続され、前記第1の半導体チップの第1の電極と接続される第3の接続端子と、を有し、前記第1主面上の前記第1の半導体チップを挟んで前記第1の辺と対向する第2の辺側に、前記1以上の第3の半導体チップの第2の電極と接続される第2の接続端子と、前記第2の接続端子と電気的に接続され、前記第1の半導体チップの電極と接続される第4の接続端子と、を有する半導体パッケージ。前記基板は、前記第1主面上の前記第1,第2の辺とは異なる第3,第4の辺側に、前記第1の半導体チップの第3,第4の電極とそれぞれ接続される第5,第6の接続端子を有し、前記第2主面上の前記第3,第4の辺に対応する位置に、前記第5,第6の接続端子とそれぞれ電気的に接続された第1,第2の外部接続端子を有する請求項2に記載の半導体パッケージ。前記第1の半導体チップは、矩形であり前記基板の前記第1の辺に対応する辺側に前記第1の電極を有し、前記基板の前記第2の辺に対応する辺側に前記第2の電極を有する請求項3に記載の半導体パッケージ。前記第1の半導体チップは、前記基板の前記第3の辺に対応する辺側に前記第3の電極を有し、前記基板の前記第4の辺に対応する辺側に前記第4の電極を有する請求項4に記載の半導体パッケージ。前記第1の半導体チップの第1の電極から前記1以上の第2の半導体チップの電極までの配線長と、前記第1の半導体チップの第2の電極から前記1以上の第3の半導体チップの電極までの配線長とが略同じである請求項5に記載の半導体パッケージ。前記第1の半導体チップの電極から前記第1の外部接続端子までの配線長と、前記第1の半導体チップの電極から前記第2の外部接続端子までの配線長とが略同じである請求項6に記載の半導体パッケージ。ところで、従来から、高速動作を実現するために半導体チップの動作周波数が高くなっている。しかしながら、従来の半導体チップでは、メモリチップの横に制御チップを配置するか、積層したメモリチップ上の隅に制御チップを配置する構成のものがほとんどである。このため、従来の半導体パッケージでは、半導体パッケージ内における各系統の配線長が大きく異なり系統毎の動作速度にばらつきが生じている。結果、半導体チップの動作の高速化が阻害されている。この場合、実装基板内において、配線長をそろえることも考えられるが配線長が長くなるため動作の高速化が阻害されることに変わりはない。また、実装基板内における配線の取り回しにも余裕がないのが現状である。本実施形態は、系統毎の配線長の違いを抑制し、高速動作を実現できる半導体パッケージを提供することを目的とする。本発明の実施形態に係る半導体パッケージは、第1主面と、前記第1主面に対向した第2主面とを有する矩形の基板と、第1主面上に実装される矩形の第1の半導体チップと、第1の半導体チップ上に積層される1以上の第2の半導体チップと、1以上の第2の半導体チップ上に積層される1以上の第3の半導体チップと、を備え、基板は、第1主面上の第1の辺側に、1以上の第2の半導体チップの電極と接続される第1の接続端子と、第1の接続端子と電気的に接続され、第1の半導体チップの第1の電極と接続される第3の接続端子と、を有し、第1主面上の第1の半導体チップを挟んで第1の辺と対向する第2の辺側に、1以上の第3の半導体チップの第2の電極と接続される第2の接続端子と、第2の接続端子と電気的に接続され、第1の半導体チップの電極と接続される第4の接続端子と、を有し、第1主面上の第1,第2の辺とは異なる第3,第4の辺側に、第1の半導体チップの第3,第4の電極とそれぞれ接続される第5,第6の接続端子を有し、第2主面上の第3,第4の辺に対応する位置に、第5,第6の接続端子とそれぞれ電気的に接続された第1,第2の外部接続端子を有し、第1に半導体チップは、基板の第1の辺に対応する辺側に第1の電極を、基板の第2の辺に対応する辺側に第2の電極を、基板の第3の辺に対応する辺側に第3の電極を、基板の第4の辺に対応する辺側に第4の電極を、それぞれ有する。以下、図面を参照して、本発明の実施形態を詳細に説明する。第1の実施形態図1は、第1の実施形態に係る半導体パッケージ1の平面図である。図2は、半導体パッケージ1の側面図である。図2aは、半導体パッケージ1の図1の矢印αの向きからみた側面図である。図2bは、半導体パッケージ1の図1の矢印βの向きからみた側面図である。なお、図1では、封止部材61及びボンディングワイヤB2,B3の図示を省略している。図2aでは、封止部材61を透視した状態で半導体パッケージ1を図示している。図2bでは、封止部材61を透視した状態で、かつボンディングワイヤB3の図示を省略している。半導体パッケージ1の概要初めに、半導体パッケージ1の概要について説明する。半導体パッケージ1は、矩形の実装基板11と、矩形の半導体チップ21と、樹脂層31と、矩形の半導体チップ41~44と、矩形の半導体チップ51~54と、封止部材61とを備える。半導体チップ41~44及び51~54は、データの書込み及び読出しを行うためのメモリチップであり、この半導体チップ41~44及び51~54へのデータの書込み及び読出しは、制御チップコントローラである半導体チップ21により行われる。この半導体パッケージ1では、複数の半導体チップ41~44及び51~54を2つの系統第1,第2の系統に分け、データの書込み及び読出しを行っている。また、半導体チップ21と外部とのデータのやり取りについても2系統第3,第4の系統に分かれている。上述したように、各系統内及び系統間で配線長に違いがあると半導体チップの動作の高速化が阻害される。そこで、半導体パッケージ1では、半導体チップ21、半導体チップ41~44及び半導体チップ51~54の実装基板11上での配置等を工夫し、各系統内及び系統間での配線長が略同じ長さとなるように構成している。具体的には、半導体チップ21と半導体チップ41~44とを接続する配線のうち特定の配線第1の系統と、半導体チップ21と半導体チップ51~54とを接続する配線のうち特定の配線第2の系統とが略同じ配線長となり、さらに、半導体チップ21と実装基板11の外部接続端子13aとを接続する配線のうち特定の配線第3の系統と、半導体チップ21と実装基板11の外部接続端子13bとを接続する配線のうち特定の配線第4の系統とが略同じ配線長となるよう構成している。なお、ここで、特定の配線とは、データ信号IOやデータのリードライトのタイミングを指定するタイミング信号の伝達に使用される配線のことである。以下、半導体パッケージ1の構成について説明する。半導体パッケージ1の構成実装基板11は、表面及び裏面に対応する第1主面11a及び第2主面11bを有する。実装基板11は、第1~第4の辺側面A~Dを有する矩形の基板である。実装基板11の第1主面11a上には、半導体チップ21との接続端子12a~12dがそれぞれ第1~第4の辺A~D側に形成されている。また、実装基板11の第1主面11a上には、半導体チップ41~44との接続端子12eと、半導体チップ51~54との接続端子12fとが第1,第2の辺A,B側にそれぞれ形成されている。接続端子12a~12fは、例えば、銅Cuの端子にニッケルNi及び金Auを無電解めっきしたものである。実装基板11の第2主面11b上の第3,第4の辺C,D側には、外部基板等との接続端子である外部接続端子13a,13bがそれぞれ形成されている。外部接続端子13a,13bは、例えば、半田ボールや半田バンプである。実装基板11内には、接続端子12a~12f及び外部接続端子13a,13bを電気的に接続する配線層やビアホール等が成形されている。半導体チップ21は、半導体チップ41~44及び半導体チップ51~54へのデータの書込み及び読出しを制御する第1~第4の辺a~dを有する矩形の制御チップコントローラである。半導体チップ21は、実装基板11の辺A~Dにそれぞれ対応する辺a~dに沿って形成された複数の電極21a~21dを有する。電極21a~21dは、例えば、アルミパッドである。半導体チップ21は、実装基板11の第1主面11a上に実装される。半導体チップ21の電極21a~21dは、それぞれ実装基板11の接続端子12a~12dとボンディングワイヤB1により電気的に接続される。ボンディングワイヤB1の材質は、例えば、金Auや銅Cuである。樹脂層31は、半導体チップ21をボンディングワイヤB1ごと埋め込む。樹脂層31は、例えば、FOWFilmonWire樹脂である。樹脂層31は、半導体チップ21の表面及び周囲に、その表面上面がボンディングワイヤB1の上端よりも高い位置となるように形成される。また、樹脂層31は、その大きさ縦と横の長さが表面上面上に積層される半導体チップ41の裏面の大きさ縦と横の長さと略同じとなるように形成される。半導体チップ41~44は、データの書込み及び読出しを行うためのメモリチップである。半導体チップ41~44は、表面の一辺側に電極41a~44aをそれぞれ有する。電極41a~44aは、例えば、アルミパッドである。半導体チップ41~44は、電極41a~44aが形成された辺が、実装基板11の辺A側となるように樹脂層31上に位置をずらしながら積層される。半導体チップ41~44の位置をずらしながら積層することで、電極41a~44aへボンディグを行うための空間を確保している。半導体チップ41~44の電極41a~44aは、ボンディングワイヤB2により実装基板11の接続端子12eと電気的に接続される。半導体チップ41~44の電極41a~44aの少なくとも一部は、ボンディングワイヤB2により互いに電気的に接続される。ボンディングワイヤB2の材質は、例えば、金Auや銅Cuである。半導体チップ51~54は、データの書込み及び読出しを行うためのメモリチップである。半導体チップ51~54は、表面の一辺側に電極51a~54aをそれぞれ有する。電極51a~54aは、例えば、アルミパッドである。半導体チップ51~54は、電極51a~54aが形成された辺が、実装基板11の辺B側となるように、半導体チップ41~44上に位置をずらしながら積層される。半導体チップ51~54の位置をずらしながら積層することで、電極51a~54aへボンディグを行うための空間を確保している。半導体チップ51~54の電極51a~54aは、ボンディングワイヤB3により実装基板11の接続端子12fと電気的に接続される。半導体チップ51~54の電極51a~54aの少なくとも一部は、ボンディングワイヤB3により互いに電気的に接続される。ボンディングワイヤB3の材質は、例えば、金Auや銅Cuである。封止部材61は、半導体チップ21、半導体チップ41~44及び半導体チップ51~54を封止する封止樹脂モールド樹脂である。半導体パッケージ1の作成図3~図6は、半導体パッケージ1の作成手順を示した図である。以下、図3~図6を参照して、半導体パッケージ1の作成手順について説明する。なお、図1、図2で説明した構成と同一の構成には同一の符号を付して重複した説明を省略する。工程1実装基板11を用意し、この実装基板11の第1主面11a上に半導体チップ21を載置する図3a参照。この際、半導体チップ21の辺a~dが実装基板11の辺A~Dと対応するように実装基板11の第1主面11a上に半導体チップ21を載置する。なお、半導体チップ21の裏面には、半導体チップ21を半導体基板ウェハから切り出す際に接着フィルムが貼られている。工程2実装基板11の接続端子12a~12dと半導体チップ21の電極21a~21dとをボンディングワイヤB1でそれぞれ接続する図3b参照。工程3半導体チップ21の表面及び周囲に樹脂層31となるFOW樹脂Cを塗布する。FOW樹脂Cは、その表面上面がボンディングワイヤB1の上端よりも高い位置で、その大きさ縦と横の長さが表面上面上に積層される半導体チップ41の裏面の大きさ縦と横の長さと略同じとなるように塗布する図4a参照。工程4FOW樹脂Cが半硬化の状態で、FOW樹脂Cの表面に半導体チップ41~44を、電極41a~44aが形成された辺が、実装基板11の辺A側となるように樹脂層31上に位置をずらしながら積層する図4b参照。なお、半導体チップ41~44の裏面には、半導体チップ41~44を半導体基板ウェハから切り出す際に接着フィルムが貼られている。工程5半導体チップ41~44の電極41a~44aと、実装基板11の接続端子12eとをボンディングワイヤB2で接続する図5a参照。なお、ボンディングは、実装基板11の接続端子12e側から半導体チップ44の接続端子44a側へ順次接続してもよく、半導体チップ44の接続端子44a側から実装基板11の接続端子12e側へ順次接続してもよい。工程6積層した半導体チップ44の表面上に半導体チップ51~54を、電極51a~54aが形成された辺が、実装基板11の辺B側となるように位置をずらしながら積層する図5b参照。なお、半導体チップ51~54の裏面には、半導体チップ51~54を半導体基板ウェハから切り出す際に接着フィルムが貼られている。工程7半導体チップ51~54の電極51a~54aと、実装基板11の接続端子12fとをボンディングワイヤB3で接続する図6a参照。なお、ボンディングは、実装基板11の接続端子12f側から半導体チップ44の接続端子54a側へ順次接続してもよく、半導体チップ54の接続端子54a側から実装基板11の接続端子12f側へ順次接続してもよい。工程8実装基板11の第1主面11a上に実装した半導体チップ21、半導体チップ41~44及び半導体チップ51~54を封止部材61となる封止樹脂モールド樹脂で封止する図6b参照。以上のように、第1の実施形態に係る半導体パッケージ1は、半導体チップ21を積層される半導体チップ41の裏面下側に配置している。また、実装基板11の第1主面11a上の第1の辺A側に、半導体チップ41~44の電極41a~44aと接続される接続端子12eと、接続端子12eの少なくとも一部と電気的に接続され、半導体チップ21の電極21aと接続される接続端子12aとを有し、第1主面11a上の半導体チップ21を挟んで第1の辺Aと対向する第2の辺B側に、半導体チップ51~54の電極51a~54aと接続される接続端子12fと、接続端子12fの少なくとも一部と電気的に接続され、半導体チップ21の電極21bと接続される接続端子12bとを有する。このため、半導体チップ21と半導体チップ41~44とを接続する配線のうち特定の配線第1の系統と、半導体チップ21と半導体チップ51~54とを接続する配線のうち特定の配線第2の系統とが略同じ配線長とすることができる。さらに、実装基板11の第1主面11a上の第1,第2の辺A,Bとは異なる第3,第4の辺C,D側に、半導体チップ21の電極21c,21dとそれぞれ接続される接続端子12c,12dを有し、実装基板11の第2主面11b上の第3,第4の辺C,Dに対応する位置に接続端子12c,12dの少なくとも一部と電気的に接続される外部接続端子13a,13bをそれぞれ有している。このため、半導体チップ21と実装基板11の外部接続端子13aとを接続する配線のうち特定の配線第3の系統と、半導体チップ21と実装基板11の外部接続端子13bとを接続する配線のうち特定の配線第4の系統とが略同じ配線長とすることができる。また、第1,第2の系統内における配線長は、各系統内で最も長い配線の長さL1と、最も短い配線の長さL2とが以下の1式の関係を満たすことが好ましい。L2=L1×0.8...1また、第1,第2の系統間における配線長は、第1,第2の系統内で最も長い配線の長さL3と、最も短い配線の長さL4とが以下の2式の関係を満たすことが好ましい。L4=L3×0.8...2さらに、第3,第4の系統内における配線長は、各系統内で最も長い配線の長さL5と、最も短い配線の長さL6とが以下の3式の関係を満たすことが好ましい。L6=L5×0.95...3また、第3,第4の系統間における配線長は、第3,第4の系統内で最も長い配線の長さL7と、最も短い配線の長さL8とが以下の4式の関係を満たすことが好ましい。L8=L7×0.95...4また、半導体チップ41~44の電極41a~44aと半導体チップ21の電極21aとを接続する特定の配線第1の系統は、途中経路において交差クロスしないことが好ましい。また、半導体チップ51~54の電極51a~54aと半導体チップ21の電極21bとを接続する特定の配線第2の系統は、途中経路において交差クロスしないことが好ましい。すなわち、半導体チップ41~44メモリチップの電極41a~44aのうち、特定の配線第1の系統と接続される電極の配列方向と、半導体チップ21コントローラの電極のうち、特定の配線第1の系統と接続される電極の配列方向とが同じであることが好ましい。また、半導体チップ51~54メモリチップの電極51a~54aのうち、特定の配線第2の系統と接続される電極の配列方向と、半導体チップ21コントローラの電極のうち特定の配線第2の系統と接続される電極の配列方向とが同じであることが好ましい。例えば、半導体チップ41~44の電極41a~44aのうち、特定の配線第1の系統と接続される電極の配列がA、B、C、Dとなっている場合、半導体チップ21の電極のうち、特定の配線第1の系統と接続される電極の配列がA、B、C、Dとなっていることが好ましい。なお、ここでのA、B、C、Dは信号の種別を示している。第2の実施形態図7は、第2の実施形態に係る半導体パッケージ2の側面図である。図7aは、図1の矢印αの向きからみた半導体パッケージ2の側面図である。図7bは、図1の矢印βの向きからみた半導体パッケージ2の側面図である。なお、図7aでは、封止部材61を透視した状態で半導体パッケージ2を図示している。図7bでは、封止部材61を透視した状態で、かつボンディングワイヤB3の図示を省略している。以下、図7を参照して、半導体パッケージ2の構成について説明するが、図1,図2を参照して説明した半導体パッケージ1と同一の構成には、同一の符号を付して重複した説明を省略する。この第2の実施形態に係る半導体パッケージ2は、半導体チップ41の下面に、互いに対向する2辺に沿って配置された2つのスペーサS1,S2をさらに備えることを特徴とする。なお、2つのスペーサS1,S2の上端は、ボンディングワイヤB1の上端よりも高くなっている。このため、樹脂層31となる半硬化状態の接着剤C上に半導体チップ41~44を積層する際に、半導体チップ41~44が傾いた状態で積層されることを防止することができる。また、ボンディングワイヤB1と半導体チップ41の裏面とが接触することを防止することができる。その他の効果は、第1の実施形態に係る半導体パッケージ1と同じである。第3の実施形態図8は、第3の実施形態に係る半導体パッケージ3の側面図である。図8aは、図1の矢印αの向きからみた半導体パッケージ3の側面図である。図8bは、図1の矢印βの向きからみた半導体パッケージ3の側面図である。なお、図8aでは、封止部材61を透視した状態で半導体パッケージ3を図示している。図8bでは、封止部材61を透視した状態で、かつボンディングワイヤB3の図示を省略している。以下、図8を参照して、半導体パッケージ3の構成について説明するが、図1,図2を参照して説明した半導体パッケージ1と同一の構成には、同一の符号を付して重複した説明を省略する。この第3の実施形態に係る半導体パッケージ3は、半導体チップ21の上面を下側にし、半導体チップ21の電極21aが直接ボンディングワイヤB1を介さず実装基板11の接続端子12aへ接続されていることを特徴とするいわゆる、フリップチップ接続。この第3の実施形態に係る半導体パッケージ3は、ボンディングワイヤB1を使用した場合よりも接続高さが低くなるので、半導体パッケージ3の厚みを薄くすることができる。その他の効果は、第1の実施形態に係る半導体パッケージ1と同じである。第4の実施形態図9は、第4の実施形態に係る半導体パッケージ4の側面図である。図9aは、図1の矢印αの向きからみた半導体パッケージ3の側面図である。図9bは、図1の矢印βの向きからみた半導体パッケージ3の側面図である。なお、図9aでは、封止部材61を透視した状態で半導体パッケージ4を図示している。図9bでは、封止部材61を透視した状態で、かつボンディングワイヤB3の図示を省略している。以下、図9を参照して、半導体パッケージ4の構成について説明するが、図1,図2を参照して説明した半導体パッケージ1と同一の構成には、同一の符号を付して重複した説明を省略する。この第4の実施形態に係る半導体パッケージ4は、樹脂層31と半導体チップ41との間に絶縁層71をさらに備えていることを特徴とする。絶縁層71により、ボンディングワイヤB1と半導体チップ41の裏面とが電気的に接触することを防止することができる。その他の効果は、第1の実施形態に係る半導体パッケージ1と同じである。第5の実施形態図10は、第5の実施形態に係る半導体パッケージ5の平面図である。図11は、第5の実施形態に係る半導体パッケージ5の側面図である。図11aは、図1の矢印αの向きからみた半導体パッケージ3の側面図である。図11bは、図1の矢印βの向きからみた半導体パッケージ3の側面図である。なお、図11aでは、封止部材61を透視した状態で半導体パッケージ5を図示している。図11bでは、封止部材61を透視した状態で、かつボンディングワイヤB3の図示を省略している。以下、図11を参照して、半導体パッケージ5の構成について説明するが、図1,図2を参照して説明した半導体パッケージ1と同一の構成には、同一の符号を付して重複した説明を省略する。この第5の実施形態に係る半導体パッケージ5は、樹脂層31の代わりに、半導体チップ41の下面に、半導体チップ41の各辺に沿って配置された4つのシリコンSiからなるスペーサ81a~81dを備えることを特徴とする。なお、効果については、第1の実施形態に係る半導体パッケージ1と同じである。その他の実施形態なお、本発明のいくつかの実施形態を説明したが、上記実施形態は、例示であり、本発明を上記実施形態に限定することを意図するものではない。上記実施形態は、その他の様々な形態で実施することが可能であり、発明の要旨を逸脱しない範囲で種々の省略、置き換え、変更を行うことができる。例えば、上記各実施形態では、制御チップコントローラである半導体チップ21とメモリである半導体チップ41~44及び51~51との配線を2系統に分けているが、3以上の系統に分けるようにしてもよい。また、1系統におけるメモリチップの枚数も4枚に限られず任意の枚数とすることができる。さらに、制御チップコントローラである半導体チップ21と実装基板11の外部端子との配線についても2系統に分けているが、3以上の系統に分けるようにしてもよい。また、上記各実施形態では、封止樹脂モールド樹脂により、半導体チップを封止しているが、金属やセラミック例えば、アルミナAl2O3の筐体により半導体チップを封止するように構成してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。"