"第1主面と前記第1主面の裏面である第2主面を有する半導体基板と、前記半導体基板の前記第1主面側に設けられる動作領域と、前記第2主面側に形成される第1の凹部と、前記第1の凹部の底部に形成される第2の凹部とを有することを特徴とする半導体装置。前記第2主面上に金属層が形成されることを特徴とする請求項1記載の半導体装置。前記第2の凹部が前記動作領域に対する裏面領域に形成され、前記第2の凹部の底部に金属層が形成されることを特徴とする請求項1記載の半導体装置。半導体基板の第1主面側に複数の動作領域を形成する工程と、前記第1主面の裏面である前記半導体基板の第2主面側に第1の凹部を形成する工程と、前記第1の凹部の底部に第2の凹部を形成する工程とを有することを特徴とする半導体装置の製造方法。前記第2の凹部が前記動作領域に対する裏面領域に形成されることを特徴とする請求項4記載の半導体装置の製造方法。前記第2主面上の少なくとも前記第2の凹部の底部に金属層を形成する工程をさらに有することを特徴とする請求項4または請求項5のいずれかに記載の半導体装置の製造方法。しかしながら、従来のWLCSPの半導体装置の構成では、配線基板などへ実装される際に、チップマウンターで所定位置に半導体装置を搭載されることになるが、特にチップマウンターから水平方向に衝撃力を受ける場合があった。また、半導体装置の搬送や実装等の際に半導体装置同士が接触して衝撃力を受ける場合もあった。このように半導体装置が衝撃力を受けた場合、凹部106の側面部の付け根付近に力が集中し、その箇所を起点としたクラックが発生することにより半導体素子を物理的に破壊するという問題があった。さらに、小型微細化した場合には、起点と動作領域Bとの距離が短くなり、物理的破壊に至らない微小なクラックであっても、動作領域Bに影響を与え、半導体装置の電気的特性の低下を招くという課題があった。本発明は、上記問題点を解決するために、半導体装置の反りを抑制しながら、衝撃によるクラック等の破壊を防止することを目的とする。上記目的を達成するために本発明の半導体装置は、第1主面と前記第1主面の裏面である第2主面を有する半導体基板と、前記半導体基板の前記第1主面側に設けられる動作領域と、前記第2主面側に形成される第1の凹部と、前記第1の凹部の底部に形成される第2の凹部とを有することを特徴とする。また、前記第2主面上に金属層が形成されても良い。また、前記第2の凹部が前記動作領域に対する裏面領域に形成され、前記第2の凹部の底部に金属層が形成されることが好ましい。さらに、本発明の半導体装置の製造方法は、半導体基板の第1主面側に複数の動作領域を形成する工程と、前記第1主面の裏面である前記半導体基板の第2主面側に第1の凹部を形成する工程と、前記第1の凹部の底部に第2の凹部を形成する工程とを有することを特徴とする。また、前記第2の凹部が前記動作領域に対する裏面領域に形成されることが好ましい。また、前記第2主面上の少なくとも前記第2の凹部の底部に金属層を形成する工程をさらに有しても良い。以上により、衝撃によるクラック等の破壊を防止することができる。以上のように、動作領域の形成面に対する裏面に形成された凹部内にさらに凹部を設けて、凹部の内部に段差を設ける構成とすることにより、凹部の側面の付け根部分の厚みを厚くすることができ、半導体基板の寸法を抑えつつ横からの応力に対する強度が向上し、反りを抑制しながら、衝撃によるクラック等の破壊を防止することができる。まず、図1を用いて本発明の半導体装置の構造を説明する。図1は本発明の半導体装置の構造を示す断面図である。図1において、半導体装置は、互いに対向する第1主面sf1と、第1主面sf1の裏面となる第2主面sf2とを有し、動作領域Eと、凹部20と、金属層30を有する。そして、凹部20が第1の凹部20aと、第1の凹部20aの内側に形成される第2の凹部20bとから構成され、凹部20の内側面に段差が形成されて、凹部20の開口部の幅W2が底部の幅W3より広くなることが特徴である。動作領域Eは半導体基板10の第1主面sf1側に設けられる。動作領域Eには例えば、MOSFETMetalOxideSemiconductorFieldEffectTransistor、IGBTInsulatedGateBipolarTransistor、接合型FETに代表される電解効果型トランジスタFET、バイポーラトランジスタ、ダイオード、サイリスタなどの半導体素子が設けられる。以下に、動作領域Eにアップドレイン構造のMOSFETが形成される場合を例として説明する。図1を参照して具体的に説明する。図1に示すように、半導体基板10半導体チップは、非動作領域となる端部の厚みが第1の厚みt1で、半導体基板10の全幅が幅W1である。半導体基板10の動作領域Eを除いた領域である非動作領域により、半導体装置に必要な強度を確保している。凹部20の段差部分の厚みである凹部20aの底部の厚みは第1の厚みt1より薄い第2の厚みt2であり、段差の上段部の幅はW2である。凹部20bの底部の厚みは第2の厚みt2より薄い第3の厚みt5であり、凹部20bの幅は動作領域Eと同等程度の幅W3を持つものとする。半導体基板10の第1の厚みt1は例えば170μmであり、第2の厚みt2は例えば80μmであり、第3の厚みt5は例えば20μmである。凹部20aの段差までの深さt3は、凹部20bの段差からの深さt4より深いものとする。このように、凹部20を凹部20aと凹部20bとで形成することにより、凹部20の側面の付け根部分である凹部20bの厚みW4=W1-W3/2を凹部20aの厚みW5より厚くすることができる。凹部20の側面の付け根部分の厚みW4を厚くすることにより、横からの応力に対して強度が高く、凹部の側面部に段差を設けることにより、クラック発生領域を動作領域の端部より側面部に分散させることで、凹部20により反りを抑制しながら、半導体基板の寸法を抑えつつ横からの応力に対して強度をあげることができ、衝撃によるクラック等の破壊を防止することができる。さらに、第2主面sf2側には、金属層30を設けることが望ましい。金属層30は、例えばCr/CrNi/Ni/Agからなる多層金属層であり、金属層30の厚みは計3μm程度で、これによってドレイン領域の抵抗を低減することもできる。金属層30は、少なくとも動作領域E上の第2主面sf2に設けられ、動作領域を含む半導体基板10の第2主面sf2全面を覆っても良い。次に、凹部20a、20bを形成する位置について説明する。凹部20a、20bは共に半導体基板10の内側に設けられる。凹部20bは、常に凹部20aより領域が狭く、半導体基板の内側に段ができるようにする。凹部20a、20bは半導体基板10の第2主面sf2の端部より内側に設けられ、凹部20aは半導体装置の強度を確保できるように、半導体装置の周囲を幅W5だけ残した内側に、深さt3までエッチング等することにより形成する。凹部20bは、凹部20a内に段差が形成されるようにさらにエッチング等を加えて設ける。凹部20bの形成領域は、動作領域と同等の領域とし、段差の部分から深さt4までエッチング等により形成する。凹部20bの底部から第1主面sf1までの厚みt5は、前記動作領域Eの特性上必要かつ十分な厚みを確保する。すなわち、図1の如く、端部より内側に凹部20a、20bを形成することにより、端部厚みを第1の厚みt1とし、凹部20a形成領域の厚みを第2の厚みt2とし、凹部20b形成領域Eの厚みをt5とする。具体的には、凹部20a、20bは、凹部20の、衝撃の印加方向である第1主面sf1,第2主面sf2と平行な方向において、対向する側壁が少なくとも1組存在するように形成され、当該対向する側壁の高さは、厚みt3、t4であるとする。さらに、少なくとも凹部20bの底部を含む第2主面sf2に金属層30を設けた場合には、動作領域Eに形成される半導体素子のOn抵抗を低減することができ、好ましい。次に、図2から図6を参照して、本発明の半導体装置の製造方法を説明する。図2は本発明の半導体装置の製造方法における動作領域形成工程を説明する図であり、図2aは図2bのh-h断面図、図2bは平面図である。図3は本発明の半導体装置の製造方法におけるウェハ薄厚化工程を説明する図であり、図3aは図2bにおけるh-h断面図、図3bは拡大断面図である。図4は本発明の半導体装置の製造方法における凹部形成工程を説明する工程断面図、図5は本発明の半導体装置の製造方法における金属層形成工程を説明する断面図、図6は本発明の半導体装置の製造方法における個辺化工程を説明する断面図である。まず、第1主面sf1と第2主面sf2を有する半導体ウェハである半導体基板10を準備し、第1主面sf1側にダイシングラインDLに囲まれて配列する複数の動作領域Eを形成し、それぞれの前記動作領域Eにおいて、前記第1主面sf1側に動作領域Eと接続する電極図示せずを形成する図2。次に、前記半導体ウェハの前記第2主面sf2側を所望の厚みまで研削する。つまり、半導体ウェハを第2主面sf2側から研削バックグラインドする図3。これにより半導体ウェハの厚みは、第1の厚みt1となる。第1の厚みt1は例えば、200μmである。次に、ダイシングラインDLに囲まれた半導体装置が形成される領域において、所定の領域の前記第2主面sf2側に凹部20を形成する図4。詳細には、まず、第2主面sf2側にレジストマスクPR1を設け、フォトリゾグラフィプロセスによりパターニングして、凹部20aの形成領域に開口部OP1を形成する図4a。次に、開口部OP1を設けたレジストマスクPR1をマスクとして選択的に半導体基板10のエッチングを行い深さt3の凹部20aを形成する。凹部20aの形成領域の厚み凹部20aの底部から半導体基板10の第1主面sf1までの厚みは、第2の厚みt2例えば100μm程度とする図4b。次に、凹部20aの底部にレジストマスクPR2を設け、フォトリゾグラフィプロセスによりパターニングして、凹部20bの形成領域に開口部OP2を形成する図4c。最後に、開口部OP2を設けたレジストマスクPR2およびレジストマスクPR1をマスクとして選択的に半導体基板10のエッチングを行い、凹部20aの内部に深さt4の凹部20bを形成する。凹部20bの形成領域の厚み凹部20bの底部から半導体基板10の第1主面sf1までの厚みは、第3の厚みt5例えば20μm程度とする図4d。第3の厚みt5は、動作領域Eの特性上必要かつ十分となる厚みである。このように、凹部20を凹部20aと凹部20bとで形成することにより、凹部20の側面の付け根部分である凹部20bの厚みW4を凹部20aの厚みW5より厚くすることができる。凹部20の側面の付け根部分の厚みW4を厚くすることにより、横からの応力に対して強度が高く、凹部の側面部に段差を設けることにより、クラック発生領域を動作領域の端部より側面部に分散させることで、半導体基板の寸法を抑えつつ横からの応力に対して強度あげることができ、反りを抑制しながら、衝撃によるクラック等の破壊を防止することができる。その後、必要に応じて、前記第2主面側を被膜する金属層30を形成しても良い図5。具体的には、レジストマスクPR1、PR2を除去し、第2主面sf2に、例えばCr/CrNi/Ni/Agをこの順で蒸着し、多層の金属層30を形成する。金属層30の厚みは約3μmである。なお、金属層30は少なくとも凹部20bの底部に形成すれば良い。第2主面sf2に金属層30を設けた場合には、動作領域Eに形成される半導体素子のOn抵抗を低減することができ好ましい。最後に、半導体ウェハをダイシングラインDLに沿って個々の半導体装置に分割する図6。"