"トランスと、前記トランスの一次巻線にドレイン端子が接続され、ゲート端子に印加されたスイッチング信号によって前記一次巻線に流れる電流をスイッチングするスイッチング素子と、前記スイッチング素子のドレイン端子の電圧が閾値以下のとき、前記スイッチング素子のゲート端子に供給される電流値を決定するゲート抵抗値を低い値に切り替えるゲート抵抗値切替部と、を備えたことを特徴とする電源回路。前記ゲート抵抗値切替部は更に、前記スイッチング素子のドレイン端子の電圧が閾値以下で、かつ、前記スイッチング信号がHレベルのとき、前記スイッチング素子のゲート端子に供給される電流値を決定するゲート抵抗値を低い値に切り替えることを特徴とする請求項1に記載の電源回路。前記スイッチング信号のHレベルは、前記スイッチング素子のゲート耐圧以下となることを特徴とする請求項1または請求項2に記載の電源回路。請求項1ないし請求項3のいずれか一項に記載の電源回路は更に、前記スイッチング信号をバッファリングして、そのまま前記スイッチング素子のゲート端子に出力する出力バッファを有し、前記出力バッファの入力端子には電圧制限素子が接続され、前記スイッチング素子のゲート耐圧以下となるように電圧が制限されていることを特徴とする電源回路。前記スイッチング素子は、MOSFETMetalOxideSemiconductorFieldEffectTransistor、MISFETMetalInsulatorSemiconductorFieldEffectTransistor、IGBTInsulatedGateBipolarTransistorのいずれかであることを特徴とする請求項1ないし請求項4のいずれか一項に記載の電源回路。請求項1ないし請求項5のいずれか一項に記載の電源回路は、シングルエンディッドフォワード方式、プッシュプル方式、ハーフブリッジ方式、フルブリッジ方式、降圧チョッパ方式、マグアンプ方式、昇圧チョッパ方式、極性反転チョッパ方式のいずれか1つであることを特徴とする電源回路。特許文献1に開示された技術は、タイマを使ってゲート抵抗を切替えているので、入力電圧の変化に追随できない虞がある。そこで本発明は、タイマを使わずに電圧駆動型トランジスタのサージ電圧とノイズの発生を抑止し、ゲート電圧を充分に飽和させて損失を少なくするように、電圧駆動型トランジスタのスイッチング動作に応じたゲート抵抗値の切り替えが可能な電源回路を提供することを課題とする。前記目的を達成するために、請求項1に記載の発明は、トランスと、前記トランスの一次巻線にドレイン端子が接続され、ゲート端子に印加されたスイッチング信号によって前記一次巻線に流れる電流をスイッチングするスイッチング素子と、前記スイッチング素子のドレイン端子の電圧が閾値以下のとき、前記スイッチング素子のゲート端子に供給される電流値を決定するゲート抵抗値を低い値に切り替えるゲート抵抗値切替部と、を備えたことを特徴とする電源回路とした。このようにすることで、本発明の電源回路によれば、ドレイン端子の電圧が閾値以下のときにゲート抵抗値を低い値に切り替えるように構成したので、タイマを使わずに高速スイッチング素子である電圧駆動型トランジスタサージ電圧とノイズの発生を抑止し、ゲート電圧を充分に飽和させて損失を少なくすることが可能となる。請求項2に記載の発明は、前記ゲート抵抗値切替部は更に、前記スイッチング素子のドレイン端子の電圧が閾値以下で、かつ、前記スイッチング信号がHレベルのとき、前記スイッチング素子のゲート端子に供給される電流値を決定するゲート抵抗値を低い値に切り替えることを特徴とする請求項1に記載の電源回路とした。このようにすることで、本発明の電源回路によれば、スイッチング信号がLレベルのときには、ゲート抵抗値を切替えないように構成したので、ドレイン電圧が共振リンギングしても、MOSFETのスイッチング動作に応じたゲート抵抗値の切り替えが可能である。本発明の請求項3に係る電源回路は、前記スイッチング信号のHレベルは、前記スイッチング素子のゲート耐圧以下となることを特徴とする請求項1または請求項2に記載の電源回路とした。このようにすることで、本発明の電源回路によれば、MOSFET1のゲート電圧Vgは、最大定格Vgmaxに制限されるので、MOSFET1の破壊を抑止することが可能である。本発明の請求項4に係る電源回路は、請求項1ないし請求項3のいずれか一項に記載の電源回路は更に、前記スイッチング信号をバッファリングして、そのまま前記スイッチング素子のゲート端子に出力する出力バッファを有し、前記出力バッファの入力端子には電圧制限素子が接続され、前記スイッチング素子のゲート耐圧以下となるように電圧が制限されていることを特徴とする電源回路とした。このようにすることで、本発明の電源回路によれば、出力バッファの出力信号は、スイッチング素子のゲート耐圧以下となるように構成されているので、MOSFET1のゲート電圧Vgは、最大定格Vgmaxに制限される。よって、MOSFET1の破壊を抑止することが可能である。本発明の請求項5に係る電源回路は、前記スイッチング素子は、MOSFETMetalOxideSemiconductorFieldEffectTransistor、MISFETMetalInsulatorSemiconductorFieldEffectTransistor、IGBTInsulatedGateBipolarTransistorのいずれかであることを特徴とする請求項1ないし請求項4のいずれか一項に記載の電源回路とした。このようにすることで、本発明の電源回路によれば、MOSFET、MISFET、IGBTのいずれかをスイッチング素子として使用可能である。本発明の請求項6に係る電源回路は、請求項1ないし請求項5のいずれか一項に記載の電源回路は、シングルエンディッドフォワード方式、プッシュプル方式、ハーフブリッジ方式、フルブリッジ方式、降圧チョッパ方式、マグアンプ方式、昇圧チョッパ方式、極性反転チョッパ方式のいずれか1つであることを特徴とする電源回路とした。このようにすることで、本発明の電源回路によれば、上記方式のいずれかを採用することが可能である。本発明に係る電源回路によれば、タイマを使わずに電圧駆動型トランジスタのサージ電圧とノイズの発生を抑止し、ゲート電圧を充分に飽和させて損失を少なくすることと、電圧駆動型トランジスタのコレクタ側に共振波形リンギングが発生しても、電圧駆動型トランジスタのスイッチング動作に応じたゲート抵抗値の切り替えが可能な電源回路を提供することができる。以降、本発明を実施するための形態を、図面を参照して詳細に説明する。第1の実施形態の構成図1は、第1の実施形態に於ける電源回路の要部の構成を示す図である。電源回路10は、抵抗RBと、ゲート駆動バッファ回路6と、抵抗RC4と、スイッチ素子SW3と、抵抗RC5と、抵抗RDCと、高速スイッチング素子であるMOSFET1と、トランス2とを備えている。ゲート駆動バッファ回路6は、npnトランジスタQ1とpnpトランジスタQ2とを有している。抵抗RBは、ゲート駆動バッファ回路6の入力側に接続されている。ゲート駆動バッファ回路6は、npnトランジスタQ1とpnpトランジスタQ2によって構成されたエミッタファロアプッシュプル回路である。ゲート駆動バッファ回路6は、入力信号をそのまま出力信号に変換して出力する。ゲート駆動バッファ回路6の入力端子は、npnトランジスタQ1とpnpトランジスタQ2のベース端子に接続されている。npnトランジスタQ1のエミッタ端子は、pnpトランジスタQ2のエミッタ端子に接続され、更に、このゲート駆動バッファ回路6の出力端子に接続されている。npnトランジスタQ1のコレクタ端子は、抵抗RC4と抵抗RC5とに接続されている。抵抗RC4は、電源Vccに接続されている。抵抗RC5は、スイッチ素子SW3を介して電源Vccに接続されている。pnpトランジスタQ2のコレクタ端子は、抵抗RDCを介してグランドに接続されている。ゲート駆動バッファ回路6の出力側は、MOSFET1のゲート端子Gに接続されている。MOSFET1のドレイン端子Dは、トランス2の一次側巻線を介してIG電源に接続されている。MOSFET1のソース端子Sはグランドに接続されている。MOSFET1は、ゲート端子Gに信号が入力されると、ドレイン端子Dとソース端子Sとの間をオフする。スイッチ素子SW3は、制御端子の電圧が閾値以下になると、スイッチを接続する。ここでは、制御端子はMOSFET1のドレイン端子Dに接続されているので、ドレイン電圧Vdsが閾値以下になると、スイッチを接続する。スイッチ素子SW3が接続されていない場合、npnトランジスタQ1のコレクタ端子と電源Vccとの間の抵抗値は、抵抗RC4の抵抗値である。スイッチ素子SW3が接続されている場合、npnトランジスタQ1のコレクタ端子と電源Vccとの間の抵抗値は、抵抗RC4と抵抗RC5とが並列接続された抵抗値1/1/RC41/RC5となる。電源Vccからゲート駆動バッファ回路6のnpnトランジスタQ1を介してゲート端子Gに電流が供給される。よって、この電流を決定するのは、npnトランジスタQ1のコレクタ端子と電源Vccとの間の抵抗値であり、MOSFET1のゲート抵抗値となる。すなわち、ゲート抵抗値切替部であるスイッチ素子SW3は、ドレイン電圧Vdsが閾値以下になると、MOSFET1のゲート抵抗値を低い値に切替える。第1の実施形態の動作図2a~cは、第1の実施形態に於けるMOSFETの動作を示す図である。図2aの縦軸は、駆動パルスを示している。図2bの縦軸は、ゲート電圧Vgを示している。図2cの縦軸は、ドレイン電圧Vdsを示している。図2a~cの横軸は、共通する時間tを示している。更に、図2bにMOSFET1のゲート閾値電圧Vthを点線で示している。駆動パルスは、出力バッファ6に入力されるPWM信号を示している。ゲート電圧Vgは、MOSFET1のゲート端子Gの電圧を示している。ドレイン電圧Vdsは、MOSFET1のドレイン端子Dの電圧を示している。初期状態では、駆動パルスはLレベルである。ゲート電圧Vgは0Vである。ドレイン電圧VdsはHレベルである。このとき、MOSFET1はスイッチオフしている。スイッチ素子SW3はスイッチを切り離しているので、MOSFET1のゲート抵抗値は、抵抗RC4の抵抗値である。駆動パルスがHレベルになると、MOSFET1のゲート電圧Vgが上昇し始める。ゲート電圧Vgがゲート閾値電圧Vthに達すると、ドレイン電圧VdsがHレベルからLレベルに変化する。この時点では、MOSFET1のゲート充電抵抗値は、抵抗RC4の抵抗値のままである。そして、ドレイン電圧VdsがLレベルに低下した時点A二重矢印で、スイッチ素子SW3がスイッチを接続する。MOSFET1のゲート充電抵抗値は、抵抗RC4と抵抗RC5とが並列接続された抵抗値1/1/RC41/RC5となる。これにより、MOSFET1のゲート充電抵抗値は低下し、MOSFET1のゲート電圧Vgは、二重矢印Bに示すように、更に急峻に増加する。駆動パルスがLレベルになると、MOSFET1のゲート電圧Vgは、ゲート放電抵抗RDCを介してゲートに充電されていた電荷が放電されることにより、電圧が下降する。ゲート電圧Vgがゲート閾値電圧Vthに達すると、しばらくゲート閾値電圧Vthのままとなる。MOSFET1のゲート充電抵抗値は、抵抗値1/1/RC41/RC5である。すなわち、スイッチ素子SW3は、MOSFET1のドレイン端子Dの電圧が閾値以下のとき、MOSFET1のゲート充電抵抗値を低い値に切り替えている。ゲート電圧Vgがゲート閾値電圧Vth以下に下降し始めたとき、ドレイン電圧VdsがLレベルからHレベルに変化する。スイッチ素子SW3はスイッチを切り離すので、MOSFET1のゲート充電抵抗値は、抵抗RC4の抵抗値となる。MOSFET1がオンするとき、サージ電圧とノイズが発生する。よって、本実施形態では、MOSFET1がオンしたのちに、ゲート抵抗値を切替えて、ゲート電圧Vgの上昇を速くしている。これにより、サージ電圧とノイズの発生を抑止し、ゲート電圧Vgの上昇を速め、かつゲート電圧Vgを充分に飽和させて損失を少なくしている。第1の実施形態の効果以上説明した第1の実施形態では、次のAのような効果がある。Aタイマを使わずにMOSFETのサージ電圧とノイズの発生を抑止し、ゲート電圧Vgの上昇を速め、かつゲート電圧Vgを充分に飽和させて損失を少なくしている。第2の実施形態が解決する課題第2の実施形態の構成を説明する前に、第2の実施形態の解決課題について、図3を参照して説明する。図3a~cは、第1の実施形態に於けるMOSFETの電流連続モード時の動作を示す図である。図3aの縦軸は、駆動パルスを示している。図3bの縦軸は、ゲート電圧Vgを示している。図3cの縦軸は、ドレイン電圧Vdsを示している。図3a~cの横軸は、共通する時間tを示している。更に、図3bにMOSFET1のゲート閾値電圧Vthを点線で示している。駆動パルスは、出力バッファ6に入力されるPWM信号を示している。ゲート電圧Vgは、MOSFET1のゲート端子Gの電圧を示している。ドレイン電圧Vdsは、MOSFET1のドレイン端子Dの電圧を示している。図3cに示すように、ドレイン電圧Vdsは、駆動パルスのHレベルとLレベルとに追従して切り替わっている。ドレイン電圧Vdsにはノイズが載っておらず、スイッチ素子SW3は、ドレイン電圧Vdsに基いてゲート抵抗値を切替えることができる。図4a~cは、第1の実施形態に於けるMOSFETの電流不連続モード時の動作を示す図である。図4aの縦軸は、駆動パルスを示している。図4bの縦軸は、ゲート電圧Vgを示している。図4cの縦軸は、ドレイン電圧Vdsを示している。図4a~cの横軸は、共通する時間tを示している。更に、図4bにMOSFET1のゲート閾値電圧Vthを点線で示している。駆動パルスは、出力バッファ6に入力されるPWM信号を示している。ゲート電圧Vgは、MOSFET1のゲート端子Gの電圧を示している。ドレイン電圧Vdsは、MOSFET1のドレイン端子Dの電圧を示している。電源回路10において、負荷が軽い場合や、フライバックコンバータ以外の降圧モードステップダウンの場合には、電流不連続モードの動作となる。図4cに示すように、ドレイン電圧Vdsの電圧波形に共振リンギングが発生する。このように負荷が軽い場合には、ドレイン電圧VdsとMOSFET1のスイッチ動作との関連性が失われるので、ゲート電圧Vgが0Vのときにスイッチ素子SW3を接続してしまう虞がある。同様に、フライバックコンバータ以外の降圧モードステップダウンの場合には、MOSFET1がオンすると、フライバックの場合とは逆にドレイン電圧Vdsが上がり、ドレイン電圧Vdsが共振リンギングする現象が発生する。このときも同様に、ドレイン電圧VdsとMOSFET1のスイッチ動作との関連性が失われるので、ゲート電圧Vgが0Vのときにスイッチ素子SW3を接続してしまう虞がある。以下、第2の実施形態によって、上記の課題を解決する。第2の実施形態の構成本発明の第2の実施形態の電源回路10Aでは、負荷が軽い場合や、フライバックコンバータ以外の降圧モードステップダウンの場合においても、MOSFET1に駆動パルスが入力され、かつ、ドレイン電圧Vdsが低下したことを検出してゲート抵抗値を切り替える構成とした。図5は、第2の実施形態に於ける電源回路の要部の構成を示す図である。図1に示す第1の実施形態の電源回路10と同一の要素には同一の符号を付与している。本実施形態の電源回路10Aは、第1の実施形態の電源回路10と同様の構成に加えて更に、論理積回路7と反転回路8とを有している。駆動パルスは、反転回路8に接続されている。反転回路8の出力側は、論理積回路7の第1の入力側に接続されている。MOSFET1のドレイン端子Dは、論理積回路7の第2の入力側に接続されている。論理積回路7の出力側は、スイッチ素子SW3の制御入力に接続されている。論理積回路7は、第1の入力側の二値の信号と、第2の入力側の二値の信号との論理積を出力する。反転回路8は、入力側の二値の信号を反転して出力する。その他の構成は、図1に示す第1の実施形態の電源回路10と同様である。ゲート抵抗値切替部であるスイッチ素子SW3と論理積回路7と反転回路8とは、駆動パルスがHレベルで、かつ、ドレイン電圧Vdsが閾値以下になると、MOSFET1のゲート抵抗値を低い値に切替える。第2の実施形態の動作第1の実施形態の電源回路10では、ドレイン電圧Vdsによってスイッチ素子SW3を切替えているので、ドレイン電圧Vdsが共振リンギングしたときに、ゲート電圧Vgが0Vのときにスイッチ素子SW3を接続してしまう誤動作となる。第2の実施形態の電源回路10Aは、駆動パルスの反転信号と、ドレイン電圧Vdsとの論理積によって、スイッチ素子SW3を切替えている。つまり、駆動パルスの反転信号によってドレイン電圧Vdsの共振リンギングがマスクされるため、低負荷時にドレイン電圧Vdsが共振リンギングしても、MOSFET1のスイッチング動作に応じたゲート抵抗値の切り替えが可能である。第2の実施形態の効果以上説明した第2の実施形態では、次のBのような効果がある。Bドレイン電圧Vdsが共振リンギングしても、MOSFET1のスイッチング動作に応じたゲート抵抗値の切り替えが可能である。第3の実施形態が解決する課題この第2の実施形態の電源回路10Aにおいては、トランス2に入力されるIG電圧が高くなると、MOSFET1に印加されるゲート電圧VgがMOSFET1の最大定格Vgmaxを超える虞がある。以下、第3の実施形態によって、上記の課題を解決する。第3の実施形態の構成図6は、第3の実施形態に於ける電源回路の要部の構成を示す図である。図5に示す第2の実施形態の電源回路10Aと同一の要素には同一の符号を付与している。第3の実施形態の電源回路10Bは、第2の実施形態の電源回路10Aの機能に加えて更に、MOSFET1に最大定格Vgmax以上のゲート電圧Vgが印加されることを防止している。本実施形態の電源回路10Bは、第2の実施形態の電源回路10Aと同様の構成に加えて更に、ゲート駆動バッファ回路6の入力側とグランドとの間に、MOSFET1の最大定格Vgmax以上のゲート電圧Vgの印加を防止する電圧制限素子として、ツェナーダイオードZD9を逆方向に接続している。ツェナーダイオードZD9は、最大定格Vgmax以上の電圧が逆方向に印加されると、電流を流して電圧の上昇を抑止する。第3の実施形態の動作本実施形態の電源回路10Bにおいて、ツェナーダイオードZD9を付加することで、ゲート駆動バッファ回路6への入力電圧を最大定格Vgmaxに制限する。ゲート駆動バッファ回路6の入力と出力とが等しいので、MOSFET1のゲート電圧Vgも同様に最大定格Vgmaxに制限される。これにより、MOSFET1の破壊を抑止することが可能である。第3の実施形態の効果以上説明した第3の実施形態では、次のCのような効果がある。CMOSFET1のゲート電圧Vgは、最大定格Vgmaxに制限されるので、MOSFET1の破壊を抑止することが可能である。変形例本発明は、上記実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲で、変更実施が可能である。この利用形態や変形例としては、例えば、次のa~eのようなものがある。a第1~第3の実施形態の電源回路10,10A,10Bは、MOSFET1を高速スイッチング素子として用いている。しかし、これに限定されず、MISFETMetalInsulatorSemiconductorFieldEffectTransistor、IGBTなどに代表される電圧駆動型トランジスタのいずれに適用しても良い。b第1~第3の実施形態の電源回路10,10A,10Bは、スイッチ素子SW3によって抵抗の接続/非接続を切替え、MOSFET1のゲート抵抗値を切替えている。しかし、これに限定されず、MOSFET1のゲート端子Gに流入/流出する電流値を切替えられれば良い。例えば、可変抵抗素子によって、MOSFET1のゲート抵抗値を切替えも良い。MOSFET1に電流を供給する電圧源の電圧値を切替えても良い。MOSFET1に電流を供給する電流源の電流値を切替えても良い。c第1~第3の実施形態の電源回路10,10A,10Bは、駆動パルスとしてPWM信号を用いている。しかし、これに限られず、PFMPulseFrequencyModulation信号を用いても良い。d第3の実施形態の電源回路10Bにおいて、ゲート駆動バッファ回路6への入力電圧を最大定格Vgmaxに制限している。しかし、これに限られず、MOSFET1のゲート端子Gに電圧制限素子を接続し、最大定格Vgmaxに制限しても良い。e第1~第3の実施形態の電源回路10,10A,10Bは、いずれもフライバック方式のスイッチング電源回路である。しかし、これに限られず、シングルエンディッドフォワード方式、プッシュプル方式、ハーフブリッジ方式、フルブリッジ方式、降圧チョッパ方式、マグアンプ方式、昇圧チョッパ方式、極性反転チョッパ方式など、いずれの方式の電源回路に本発明を適用しても良い。"