"半導体基板と、前記半導体基板に形成された、第1導電型のウェル領域と、前記半導体基板に、前記第1導電型のウェル領域に隣接して形成された、第2導電型のウェル領域と、前記第1導電型のウェル領域に形成された、第2導電型チャネルのMOSトランジスタと、前記第1導電型のウェル領域と、前記MOSトランジスタのソース領域と、前記MOSトランジスタのゲートとに電気的に接続された第1の配線と、前記MOSトランジスタのドレイン領域と、前記第2導電型のウェル領域とに電気的に接続された第2の配線とを含む保護素子。前記第1導電型のウェル領域及び前記第2導電型のウェル領域の下に接続された、第2導電型の埋め込み領域をさらに含む、請求項1に記載の保護素子。前記第1導電型のウェル領域と前記第2導電型の埋め込み領域との接合面に凹凸が形成されている、請求項2に記載の保護素子。前記第1導電型がP型であり、前記第2導電型がN型である、請求項1に記載の保護素子。前記第1導電型がN型であり、前記第2導電型がP型である、請求項1に記載の保護素子。前記第1の配線は、接地端子に電気的に接続され、前記第2の配線は、入出力端子に電気的に接続されている、請求項1に記載の保護素子。前記第1の配線は、入出力端子に電気的に接続され、前記第2の配線は、電源端子に電気的に接続されている、請求項1に記載の保護素子。回路素子と、前記回路素子に接続され、半導体基板と、前記半導体基板に形成された、第1導電型のウェル領域と、前記半導体基板に、前記第1導電型のウェル領域に隣接して形成された、第2導電型のウェル領域と、前記第1導電型のウェル領域に形成された、第2導電型チャネルのMOSトランジスタと、前記第1導電型のウェル領域と、前記MOSトランジスタのソース領域と、前記MOSトランジスタのゲートとに電気的に接続された第1の配線と、前記MOSトランジスタのドレイン領域と、前記第2導電型のウェル領域とに電気的に接続された第2の配線とを含む保護素子とを備えた半導体装置。前記保護素子は、前記第1導電型のウェル領域及び前記第2導電型のウェル領域の下に接続された、第2導電型の埋め込み領域をさらに含む、請求項8に記載の半導体装置。前記半導体基板が第2導電型であり、前記保護素子の周囲に、前記半導体基板及び前記第2導電型の埋め込み領域を貫通して形成され、前記保護素子を絶縁分離する絶縁層をさらに含む、請求項9に記載の半導体装置。前記保護素子の前記第1の配線は、接地端子に電気的に接続され、前記保護素子の前記第2の配線は、入出力端子に電気的に接続されている、請求項8に記載の半導体装置。前記保護素子の前記第1の配線は、入出力端子に電気的に接続され、前記保護素子の前記第2の配線は、電源端子に電気的に接続されている、請求項8に記載の半導体装置。RC回路やダイオード型の保護素子は、比較的大きい面積を必要とする。このため、保護素子を用いた半導体装置において、装置の小型化やレイアウト設計の自由度に対して制約となる。従って、デザインルールが90nm以下に縮小された場合でも、比較的小さい面積で保護素子を形成することが可能な構成が求められる。上述した問題の解決のために、本発明においては、比較的小さい面積で形成することができ、かつ、素子サイズの微小化が進んでも保護素子として動作させることを可能にする、保護素子を提供するものである。また、この保護素子を備えた半導体装置を提供するものである。本発明の保護素子は、半導体基板と、この半導体基板に形成された、第1導電型のウェル領域と、半導体基板に、第1導電型のウェル領域に隣接して形成された、第2導電型のウェル領域とを含む。また、第1導電型のウェル領域に形成された、第2導電型チャネルのMOSトランジスタを含む。さらに、第1導電型のウェル領域とMOSトランジスタのソース領域とMOSトランジスタのゲートとに電気的に接続された第1の配線と、MOSトランジスタのドレイン領域と第2導電型のウェル領域とに電気的に接続された第2の配線とを含む。本発明の半導体装置は、回路素子と、この回路素子に接続され、上記本発明の保護素子の構成である保護素子とを備えたものである。上述の本発明の保護素子の構成によれば、MOSトランジスタが形成された第1導電型のウェル領域に隣接して、第2導電型のウェル領域が形成され、MOSトランジスタのドレイン領域と第2導電型のウェル領域とが第2の配線に電気的に接続されている。これにより、第2の配線からサージ入力が入ったときに、MOSトランジスタのドレイン領域からだけでなく、第1導電型のウェル領域と第2導電型のウェル領域とのPN接合面からも、キャリアを注入することができる。従って、注入されるキャリアの量が大幅に増えるので、サージ入力が入ったときの電位上昇が速くなり、トリガー電位を低くして、保護素子を速く動作させることができる。上述の本発明の半導体装置の構成によれば、回路素子に本発明の保護素子を接続しているので、保護素子を速く動作させることができ、サージ入力から回路素子を保護することができる。上述の本発明によれば、トリガー電位を低くして、保護素子を速く動作させることができるため、素子サイズの微小化が進んでも保護素子として動作させることが可能になる。また、MOSトランジスタを含む第1導電型のウェル領域と、隣接する第2導電型のウェル領域との範囲で保護素子を構成することができるので、比較的小さい面積で保護素子を形成することができる。以下、発明を実施するための最良の形態以下、実施の形態とするについて説明する。なお、説明は以下の順序で行う。1.第1の実施の形態2.第2の実施の形態3.第3の実施の形態4.変形例5.応用例6.実験<1.第1の実施の形態>第1の実施の形態の保護素子の概略構成図断面図を、図1に示す。本実施の形態の保護素子は、ESD等への対策用の保護素子となるものである。図1に示すように、半導体基板1の表面からある程度の深さに、第2導電型、ここではN型の埋め込み領域2が形成されている。このN型の埋め込み領域2の上に、第1導電型のウェル領域、ここではPwell領域3が形成されており、Pwell領域3の表面の右側の部分に、第2導電型チャネル、ここではN型チャネルのMOSFET電界効果型MOSトランジスタが形成されている。N型チャネルのMOSFETは、N型のソースドレイン領域6と、その間のP型のチャネル領域7と、チャネル領域7の表面の左右に形成されたN型のLDD領域8と、半導体基板1の表面上に形成された、ゲート絶縁膜10及びゲート電極11から成る。また、Pwell領域3の右の半導体基板1には、N型の埋め込み領域2と半導体基板1の表面とを電気的に接続するための、第2導電型のウェル領域、ここではNwell領域4が形成されている。Pwell領域3、MOSFET、Nwell領域4のそれぞれの周囲には、半導体基板1に埋め込まれたフィールド酸化膜から成る素子分離層5が形成されている。さらに、Pwell領域3、MOSFETのソースドレイン領域6、Nwell領域4のそれぞれの表面には、金属シリサイドから成るシリサイド層9が形成されている。ゲート電極11の上部にも、同様の金属シリサイドから成るシリサイド層12が形成されている。ゲート電極11及びシリサイド層12の側壁には、絶縁層から成るサイドウォール13が形成されている。Pwell領域3及びNwell領域4とゲート電極11との上のシリサイド層9,12には、層間絶縁層15内に埋め込まれたプラグ層14が接続されている。そして、プラグ層14に接続して、層間絶縁層15上に、配線層16が形成されている。この配線層16は、左右に2つ形成されている。左の配線層16第1の配線は、Pwell領域3と、MOSFETのソース領域と、ゲート電極11とに、電気的に接続されている。右の配線層16第2の配線は、MOSFETのドレイン領域と、Nwell領域4とに、電気的に接続されている。さらに、例えば、2つの配線層16のうち、左の配線層16第1の配線を接地端子グラウンド端子に接続し、右の配線層16第2の配線を入出力端子に接続する。このように、左の配線層16第1の配線及び右の配線層16第2の配線を、接地端子や入出力端子等の、保護素子と保護素子の外部とを電気的に接続する外部端子に電気的に接続する。半導体基板1としては、シリコン基板や、その他の半導体Geや化合物半導体等から成る半導体基板を使用することができる。シリサイド層9,12の金属シリサイドを構成する金属としては、ニッケル、コバルト、チタン等を用いることができる。ゲート電極11は、ポリシリコン等により形成することができる。サイドウォール13の絶縁層としては、TEOSTetraethylorthosilicate酸化膜等を使用することができる。プラグ層14や配線層16の金属材料としては、タングステン、銅、アルミニウム等を使用することができる。本実施の形態の保護素子では、特に、Nwell領域4と、右の他の配線層16とを電気的に接続しているので、この配線層16に接続された端子パッドにサージ入力があったときに、配線層16からNwell領域4にキャリアが注入される。そして、Nwell領域4とその下に接続されたN型の埋め込み領域2とが同じ導電型であるため、N型の埋め込み領域2にもキャリアが注入される。これにより、Pwell領域3に対して、右のNwell領域4及び下のN型の埋め込み領域2の双方とのPN接合面からキャリアが注入されるので、面積の広いPN接合面から多くのキャリアを注入することができる。このため、より低いドレイン電圧で電流が流れるようになり、トリガー電位Vt1を下げて、Vt1<BVoxとすることができる。本実施の形態の保護素子は、例えば、以下に説明するようにして、製造することができる。半導体基板1としてN型シリコン基板を用いて、このN型シリコン基板上に、SiO2膜21、Si3N4膜22を順次堆積する。その後、表面を覆ってレジスト図示せずを形成して、活性領域となる部分が残るようにパターニングを行う。そして、このレジストのパターンをマスクに使用して、Si3N4膜22、SiO2膜21、シリコン基板1を順次エッチングして、溝トレンチ領域23を形成する。このとき、シリコン基板は、例えば350~400nmの深さでエッチングを行う。Si3N4膜22が残った領域が後に活性領域となり、トレンチ領域が後に素子分離層となる。その後、溝23をSiO2層24で埋め込む。例えば、高密度プラズマCVDChemicalVapordoposition法を用いて埋め込みを行うことによって、段差被覆性が良好で緻密な膜を形成することが可能である。続いて、CMPChemicalMechanicalPolish;化学的機械的研磨法によって研磨を行い、表面を平坦化する。Si3N4膜22の境界付近の領域では、Si3N4膜22上のSiO2層24が除去できる程度まで研磨を行う。これにより、図2に示すように、溝23の内部のみにSiO2層24が残る。次に、Si3N4膜22を、例えば熱燐酸により除去して、活性領域を形成する。続いて、活性領域の表面を例えば10nmの厚さで酸化して、酸化膜犠牲酸化膜26を形成する。次に、NMOSFETを形成する領域に、Pwell領域3、N型の埋め込み領域2、NMOSFETのVth調整のためのチャネル領域7を、それぞれ形成するためのイオン注入を行う。また、NMOSFETを形成する領域に隣接する領域に、Nwell領域4を形成するためのイオン注入を行う。Pwell領域3及びチャネル領域7は、例えば、ホウ素を3段階でイオン注入する。各段階のイオン注入は、200~300keV,2×1013atoms/cm2と、100keV,2×1013atoms/cm2と、20keV,3×1012atoms/cm2等とする。この場合、Pwell領域3は、深さの異なる2段階のイオン注入により形成される。N型の埋め込み領域2は、例えば、燐を400~500keV,3×1013atoms/cm2で形成する。N型の埋め込み領域2と接続するためのNwell領域4は、例えば、燐を50~200keV,3×1013atoms/cm2でイオン注入して形成する。このようにして、図3に示すように、N型の埋め込み領域2、Pwell領域3、Nwell領域4、チャネル領域7を形成することができる。また、図3に示すように、溝の内部に残ったSiO2層24から、素子分離層5が形成される。次に、酸化膜犠牲酸化膜26をフッ酸溶液で剥離する。その後、ドライ酸化酸素、700°Cにより、シリコン基板の表面に、ゲート絶縁膜10となる酸化膜を厚さ7nm程度に形成する。次に、減圧CVD法により、ポリシリコン層を150~200nmの厚さで堆積する。減圧CVD法の条件は、例えば、SiH4を原料ガスとして、堆積温度580~620°Cとする。さらに、リソグラフィによって、レジストのパターニングを行った後に、レジストをマスクとして用いた異方性エッチングによって、ポリシリコン層をパターニングして、図4に示すように、ゲート絶縁膜10上にゲート電極11を形成する。このとき、例えば、ゲート長が100nm~250nmになるようにパターニングする。続いて、NMOSFETを形成する領域に、例えば、ヒ素を5keV,2×1014atoms/cm2でイオン注入することにより、図5に示すように、N型のLDD領域8を形成する。次に、サイドウォールスペーサーを形成するために、例えば、CVD法により、TEOSTetraethylorthosilicate酸化膜を、厚さ150~200nmで堆積する。続いて、TEOS酸化膜に対して異方性エッチングを行うことにより、図6に示すように、ゲート電極11の側壁にサイドウォール13を形成する。次に、NMOSFETを形成する領域に、例えば、燐を10~15keV,1×1015~3×1015atoms/cm2でイオン注入を行うことにより、図7に示すように、N型のソースドレイン領域6を形成する。その後、RTARapidThermalAnnealing法により、1000°C5秒の条件で、不純物の活性化を行い、MOSFETを形成する。また、ドーパント活性化を促進し拡散を抑制する目的で、SpikeRTA法により、1050°C,0secでアニールを行うことも可能である。次に、表面に、シリサイド形成用の金属膜、例えば、ニッケル膜をスパッタ法により膜厚10nmで堆積する。次に、400~500°C30秒の条件でRTA法を行い、シリコンシリコン基板及びゲート電極11のポリシリコン層の表面上のみを、シリサイド化する。その後、H2SO4/H2O2によって、素子分離層5のフィールド酸化膜上に残った、未反応のニッケルを除去する。続いて、例えば、500°C30秒のRTAを行うことにより、図8に示すように、半導体基板1の表面に、低抵抗なNiSi層から成るシリサイド層9を形成し、ゲート電極11の上部に、低抵抗なNiSi層から成るシリサイド層12を形成する。なお、NiPtを堆積することにより、シリサイド層9,12として、NiSi2を形成することも可能である。また、他のコバルトやチタン等の材料を使用しても、シリサイド層9,12を形成することが可能である。いずれの材料の場合も、RTAの温度は適宜設定することができる。続いて、所望の回路となるように、配線を形成する。即ち、拡散層Pwell領域3及びNwell領域4上と、ゲート上との、シリサイド層9,12に接続して、層間絶縁層15内に金属材料から成るプラグ層14を形成する。さらに、プラグ層14に接続して、層間絶縁層15上に、配線層16を形成する。プラグ層14及び配線層16の材料としては、タングステン、銅、アルミニウム等の金属材料を使用する。そして、Pwell領域3とMOSFETのソース領域とゲート電極11とを、左の配線層16に電気的に接続して、MOSFETのドレイン領域とNwell領域4とを右の配線層16に電気的に接続する。このようにして、図1に示した保護素子を製造することができる。上述の本実施の形態の保護素子の構成によれば、左右に隣接して形成されたPwell領域3及びNwell領域4の下に、N型の埋め込み領域2が形成されている。そして、Pwell領域3に形成されたNMOSFETのドレイン領域と、Nwell領域4とが、右の配線層16に電気的に接続されている。これにより、右の配線層16からサージ入力が入ったときに、NMOSFETのドレイン領域からだけでなく、Pwell領域3と、Nwell領域4及びN型の埋め込み領域2とのPN接合面からも、キャリアを注入することができる。従って、注入されるキャリアの量が大幅に増えるので、サージ入力が入ったときの電位上昇が速くなり、トリガー電位Vt1を低くして、保護素子を速く動作させることができる。このように、トリガー電位Vt1を低くして、保護素子を速く動作させることができるため、素子サイズの微小化が進んでも保護素子として動作させることが可能になる。そして、例えば、保護素子が接続された内部回路のゲート絶縁膜の破壊耐圧に至る前に保護素子を動作させて、内部回路を保護することができる。また、本実施の形態の構成によれば、MOSFETを含むPwell領域3と隣接するNwell領域4との範囲で保護素子を構成することができるので、比較的小さい面積で保護素子を形成することが可能である。そして、RC回路やダイオード型の保護素子と比較して、保護素子の面積を低減することも可能になる。そして、本実施の形態の保護素子を用いて、保護素子を備えた半導体装置を構成することができる。例えば、半導体装置を構成する回路素子の周囲に、本実施の形態の保護素子を配置して、サージ入力が保護素子に入力されるように構成する。<2.第2の実施の形態>第2の実施の形態の保護素子の概略構成図断面図を、図9に示す。本実施の形態は、第1の実施の形態の構成に対して、各well領域及びMOSFETの導電型を逆にした構成である。即ち、第1導電型をN型として、第2導電型をP型として、Nwell領域にPMOSFETを形成し、Nwell領域に隣接してPwell領域を形成する。本実施の形態では、図9に示すように、半導体基板1にP型の埋め込み領域17を形成して、その上に、Nwell領域18とPwell領域19とを形成し、Nwell領域18にPMOSFETを形成する。MOSFETのソースドレイン領域6及びLDD領域8は、第1の実施の形態ではN型であったが、本実施の形態ではP型とする。MOSFETのチャネル領域7は、第1の実施の形態ではP型であったが、本実施の形態ではN型とする。さらに、例えば、2つの配線層16のうち、ソース領域及びゲート電極11に電気的に接続された左の配線層16第1の配線を入出力端子に接続し、ドレイン領域及びPwell領域19に接続された右の配線層16第2の配線を電源端子に接続する。このように、左の配線層16第1の配線及び右の配線層16第2の配線を、入出力端子や電源端子等の、保護素子と保護素子の外部とを電気的に接続する外部端子に電気的に接続する。その他の構成は、図1に示した第1の実施の形態と同様であるので、同一符号を付して重複説明を省略する。上述の本実施の形態の保護素子の構成によれば、左右に隣接して形成されたNwell領域18及びPwell領域19の下に、P型の埋め込み領域17が形成されている。そして、Nwell領域18に形成されたPMOSFETのドレイン領域と、Pwell領域19とが、右の配線層16に電気的に接続されている。これにより、右の配線層16からサージ入力が入ったときに、PMOSFETのドレイン領域からだけでなく、Nwell領域18と、Pwell領域19及びP型の埋め込み領域17とのPN接合面からも、キャリアを注入することができる。従って、注入されるキャリアの量が大幅に増えるので、サージ入力が入ったときの電位上昇が速くなり、トリガー電位Vt1を低くして、保護素子を速く動作させることができる。このように、トリガー電位Vt1を低くして、保護素子を速く動作させることができるため、素子サイズの微小化が進んでも保護素子として動作させることが可能になる。そして、例えば、保護素子が接続された内部回路のゲート絶縁膜の破壊耐圧に至る前に保護素子を動作させて、内部回路を保護することができる。また、本実施の形態の構成によれば、MOSFETを含むNwell領域18と隣接するNwell領域19との範囲で保護素子を構成することができるので、比較的小さい面積で保護素子を形成することが可能である。そして、RC回路やダイオード型の保護素子と比較して、保護素子の面積を低減することも可能になる。そして、本実施の形態の保護素子を用いて、保護素子を備えた半導体装置を構成することができる。例えば、半導体装置を構成する回路素子の周囲に、本実施の形態の保護素子を配置して、サージ入力が保護素子に入力されるように構成する。<3.第3の実施の形態>第3の実施の形態の保護素子の概略構成図断面図を、図10に示す。本実施の形態は、PN接合の界面の面積を広くして、キャリアを注入しやすくした構成である。本実施の形態では、図10に示すように、Pwell領域3とN型の埋め込み領域2との界面に凹凸を設けている。これにより、PN接合の界面の面積を広くして、キャリアを注入しやすくすることができる。その他の構成は、図1に示した第1の実施の形態と同様であるので、同一符号を付して重複説明を省略する。本実施の形態の保護素子は、例えば、以下に説明するようにして、製造することができる。まず、N型の埋め込み領域2を、第1の実施の形態と比較して、やや厚めに形成する。次に、Pwell領域3を、2段階のイオン注入例えば、200~300keV,2×1013atoms/cm2と、100keV,2×1013atoms/cm2により形成する。ただし、2段階の深い方のイオン注入例えば、200~300keV,2×1013atoms/cm2の際に、PN接合面を増やしたい箇所では、レジストマスクを使用する。そして、図11の製造工程図に示すように、Nwell領域2にP型不純物が注入されてPwell領域3に変わる部分3Aと、注入されずにNwell領域2のままの部分とを、それぞれ形成する。図11において、破線の下の部分のPwell領域3Aは、2段階の深い方のイオン注入で形成したものであり、破線の上の部分のPwell領域3Bは、2段階の浅い方のイオン注入で形成したものである。このようにして、図10に示したように、Pwell領域3とN型の埋め込み領域2との界面に凹凸を設けることができる。上述の本実施の形態の構成によれば、左右に隣接して形成されたPwell領域3及びNwell領域4の下に、N型の埋め込み領域2が形成されている。そして、Pwell領域3に形成されたNMOSFETのドレイン領域と、Nwell領域4とが、右の配線層16に電気的に接続されている。従って、第1の実施の形態と同様に、注入されるキャリアの量を大幅に増やすことができるので、サージ入力が入ったときの電位上昇が速くなり、トリガー電位Vt1を低くして、保護素子を速く動作させることができる。このように、トリガー電位Vt1を低くして、保護素子を速く動作させることができるため、素子サイズの微小化が進んでも保護素子として動作させることが可能になる。そして、例えば、保護素子が接続された内部回路のゲート絶縁膜の破壊耐圧に至る前に保護素子を動作させて、内部回路を保護することができる。また、本実施の形態の構成によれば、MOSFETを含むPwell領域3と隣接するNwell領域4との範囲で保護素子を構成することができるので、比較的小さい面積で保護素子を形成することが可能である。そして、RC回路やダイオード型の保護素子と比較して、保護素子の面積を低減することも可能になる。さらにまた、本実施の形態の構成によれば、Pwell領域3とN型の埋め込み領域2との界面に凹凸を設けている。これにより、PN接合の界面の面積を広くして、キャリアを注入しやすくすることができるので、さらにサージ入力が入ったときの電位上昇を速くして、トリガー電位Vt1を低減し、保護素子を速く動作させることができる。そして、本実施の形態の保護素子を用いて、保護素子を備えた半導体装置を構成することができる。例えば、半導体装置を構成する回路素子の周囲に、本実施の形態の保護素子を配置して、サージ入力が保護素子に入力されるように構成する。なお、図9に示した、PMOSFETを有する第2の実施の形態の構成に、第3の実施の形態のPN接合の界面に凹凸を設けた構成を適用することも可能である。即ち、図9のNwell領域18とP型の埋め込み領域17との界面に凹凸を設けて、PN接合の界面の面積を広くすることが可能である。また、PN接合の界面に凹凸を設ける場合、凹凸の向きは図10の向き左右方向に凹凸を有する構成に限定されない。例えば、図10の前後方向に凹凸を有する構成としても構わない。<4.変形例>上述の各実施の形態では、N型の埋め込み領域2やP型の埋め込み領域17を、その上のwell領域3及び4,18及び19を合わせたパターンよりも広い平面パターンに形成していた。これに対して、N型の埋め込み領域2やP型の埋め込み領域17を、その上のwell領域3及び4,18及び19を合わせたパターンとほぼ同じ平面パターンに形成しても良い。また、N型の埋め込み領域2やP型の埋め込み領域17は、回路素子にも保護素子と同様の深さ及び不純物濃度を有する埋め込み領域を設けることが可能である。そして、この構成を作製する際には、保護素子の埋め込み領域と回路素子の埋め込み領域とを、同時に形成することが可能である。ただし、保護素子の埋め込み領域と回路素子の埋め込み領域とが連続して形成されていると、サージ入力があったときに、回路素子の埋め込み領域に不要な電流が流れるおそれがある。このため、保護素子と回路素子との間で、埋め込み領域を電気的に分離する必要がある。両者の埋め込み領域を電気的に分離した構成として、保護素子のすぐ外側で埋め込み領域を分離した構成を、図12及び図13の断面図に示す。図12は、半導体基板1がN型であり、N型の埋め込み領域2を分離する場合を示している。図13は、半導体基板1がP型であり、N型の埋め込み領域2を分離する場合を示している。図12に示す構成では、半導体基板1がN型であり、半導体基板1がN型の埋め込み領域2と同じ導電型である。このため、N型の埋め込み領域2を絶縁分離するだけでなく、半導体基板1も絶縁分離しないと、半導体基板1を通じて不要な電流が流れるおそれがある。そこで、図12に示す構成では、半導体基板1及びN型の埋め込み領域2を貫通するように、トレンチにより形成した孔を埋めた絶縁層20によって、半導体基板1及びN型の埋め込み領域2を分離している。絶縁層20の材料は、SiO2やその他の絶縁材料を使用することができ、素子分離層5と同じ材料としても構わない。図12に示す絶縁層20を形成する方法としては、例えば、次の方法が考えられる。まず、半導体基板1に、N型の埋め込み領域2を貫通するが、半導体基板1の底には達しない非貫通孔をトレンチ加工により形成する。次に、この非貫通孔を絶縁層20により埋める。その後、半導体基板1の裏面側を、絶縁層20が裏面に露出するまで、削る。このようにして、半導体基板1及びN型の埋め込み領域2を貫通した絶縁層20を形成して、保護素子と回路素子とを電気的に分離することができる。図13に示す構成では、半導体基板1がP型であり、半導体基板1がN型の埋め込み領域2とは反対の導電型である。このため、半導体基板1を分離しなくても、半導体基板1を通じて不要な電流が流れることがない。そこで、図13に示す構成では、N型の埋め込み領域2を、保護素子と、保護素子の周囲とで、分離されたパターンに形成している。分離されたN型の埋め込み領域2の間にはP型の半導体基板1があるため、不要な電流が流れない。なお、第2の実施の形態と同様に、P型の埋め込み領域17を形成する場合には、半導体基板1とP型の埋め込み領域17の導電型の関係によって、図12と同様の構成か、或いは、図13と同様の構成を、選択すれば良い。N型の半導体基板1にP型の埋め込み領域17を形成する場合には、導電型が逆であるので、図13と同様に、P型の埋め込み領域17を、保護素子とその周囲とで分離されたパターンに形成する。P型の半導体基板1にP型の埋め込み領域17を形成する場合には、導電型が同一であるので、図12と同様に、P型の埋め込み領域17と半導体基板1を貫通する絶縁層20を形成して、保護素子とその周囲とを分離する。さらにまた、変形例として、図1や図9に示した構成から、埋め込みwell領域2,17を除いた構成とすることも可能である。例えば、図14に断面図を示す構成が考えられる。この構成とした場合も、図中右側のNwell領域4やPwell領域19が配線層16と電気的に接続されているため、右側のNwell領域4やPwell領域19との界面のPN接合面からキャリアを注入することができる。これにより、トリガー電位Vt1を下げることが可能である。なお、上述したそれぞれの実施の形態や変形例の構成は、構成が矛盾しない限りは、適宜組み合わせることが可能である。<5.応用例>前述したように、各実施の形態の保護素子を用いて、保護素子を備えた半導体装置を構成することができる。半導体装置を構成する回路素子の周囲に、各実施の形態の保護素子を配置して、サージ入力が保護素子に入力されるように構成する。ここで、回路素子としての内部回路と、保護素子との接続例の回路構成図を、図15に示す。図15に示すように、内部回路30と端子との間に、2つの保護素子31,32を接続している。端子としては、図中上から、Vdd端子、I/O端子入出力端子、グラウンド端子Gnd.の3つの端子が設けられている。Vdd端子及びI/O端子からの各配線に、第1の保護素子31が接続されており、I/O端子及びグラウンド端子からの各配線に、第2の保護素子32が接続されている。そして、例えば、第1の保護素子31と第2の保護素子32において、図1、図9~図14に示した、左の配線層16第1の配線と右の配線層16第2の配線を、回路素子である内部回路30と、図15の3つの端子とに電気的に接続する。例えば、第1の保護素子31の第1の配線をVdd端子に接続し、第1の保護素子31の第2の配線及び第2の保護素子32の第1の配線を入出力端子に接続し、第2の保護素子32の第2の配線をグラウンド端子に接続する。この場合、3つの端子、即ち、Vdd端子、I/O端子入出力端子、グラウンド端子Gnd.は、例えば、半導体装置のパッケージもしくはチップと、その外部とを電気的に接続する外部端子に相当する。第1の保護素子31と第2の保護素子32とは、それぞれ図1のようにNMOSFETを有する構成と、図9のようにPMOSFETを有する構成との、いずれの構成とすることも可能である。例えば、第1の保護素子31及び第2の保護素子32を、共にNMOSFETを有する構成とすることができる。この場合、同じ製造工程で2つの保護素子31,32の各部を同時に形成することができる。また例えば、第1の保護素子31はPMOSFETを有する構成として、第2の保護素子32はNMOSFETを有する構成とすることができる。この場合、図12や図13に示したようにwell領域を絶縁分離しなくても、電源からグラウンドまで同電位とならないようにすることができる。なお、図15の各端子Vdd,I/O,Gnd.の名称は、半導体装置の使用時にそれぞれの端子に供給される電位を示している。特に、半導体装置の製造時には、各端子がまだ電位的にフローティングの状態となっており、いずれの端子にも、正のサージ入力又は負のサージ入力が入る可能性がある。<6.実験>ここで、実際に保護素子の試料を作製して、特性を調べた。まず、図1に示した第1の実施の形態の保護素子を作製して、実施例の試料とした。一方、図16に示すように、ドレインと接続された配線層16とNwell領域4との間のプラグ層14を設けないで、ドレイン及び配線層16とNwell領域4とは電気的に接続しない構成とした。その他は実施例と同様にして保護素子を作製し、これを比較例の試料とした。実施例及び比較例の各試料に対して、それぞれ電気ストレスを与えた。具体的には、ドレイン側の右の配線層16のパッドにESDサージを与えて、もう一方のソース及びゲート側の左の配線層16のパッドはグラウンドレベルに接地した。そして、ドレイン電圧ESDサージの電圧を変化させて、MOSFETのチャネルに流れる電流の変化を調べた。測定結果として、各試料のドレイン電圧と電流との関係を、図17に示す。図17に示すように、比較例GGMOS構造はVt1が10V程度であった。これに対して、実施例はVt1が3V程度と7V低くなった。また、比較例では、Vt1に達した後は、スナップバックしてドレイン電圧が下がるのに対して、実施例では緩やかにドレイン電圧が上昇する。これは、実施例では、キャリアが多く注入されるため、少しずつ降伏が進み、スナップバックを生じないためと考えられる。本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。"