少なくとも1つの容量素子と前記容量素子の第1の電極にソースが接続するトランジスタとを有するメモリセルを複数有する半導体メモリ装置において、前記トランジスタのゲートの電位をしきい値以上の第1の電位とし、また、前記トランジスタのドレインの電位を第1の電位以上である第2の電位とした状態で前記容量素子に電荷を蓄積する第1過程と、第1過程の後、前記トランジスタのソースの電位を測定する第2過程とを有することを特徴とする半導体メモリ装置の検査方法。少なくとも1つの容量素子と前記容量素子の第1の電極にソースが接続するトランジスタとを有するメモリセルを複数有する半導体メモリ装置において、前記トランジスタのゲートの電位をしきい値以上の第1の電位とし、また、前記トランジスタのドレインの電位を第1の電位未満の電位とした状態で前記容量素子に電荷を蓄積する第1過程と、第1過程の後、前記容量素子の第2の電極の電位を変動させた状態で前記トランジスタのソースの電位を測定する第2過程とを有することを特徴とする半導体メモリ装置の検査方法。請求項1あるいは2のいずれか一において、前記トランジスタのドレインはビット線に、ゲートはワード線に接続されていることを特徴とする半導体メモリ装置の検査方法。請求項1乃至3の一において、前記トランジスタはNチャネル型であることを特徴とする半導体メモリ装置の検査方法。請求項1乃至4のいずれか一において、前記メモリセルには、さらに1つ以上の第2トランジスタを有し、前記容量素子と接続する前記トランジスタのソースは前記第2トランジスタのゲートと接続することを特徴とする半導体メモリ装置の検査方法。請求項1乃至5のいずれか一において、前記トランジスタは酸化物半導体を有することを特徴とする半導体メモリ装置の検査方法。請求項1乃至6のいずれか一において、前記第2過程により、しきい値が許容された範囲にないと判断されたメモリセルは、予備のメモリセルに差し替えられることを特徴とする半導体メモリ装置の検査方法。請求項1乃至7のいずれか一において、半導体メモリ装置はNAND型であることを特徴とする半導体メモリ装置の検査方法。請求項5乃至8のいずれか一において、第2トランジスタの少なくとも1つは、単結晶半導体より形成されていることを特徴とする半導体メモリ装置の検査方法。少なくとも1つの容量素子と前記容量素子にソースが接続するトランジスタとを有するメモリセルを複数有する半導体メモリ装置であって、前記トランジスタのゲートの電位を、通常のしきい値以上で、かつ、通常の書き込みに使用しない電位にするために、外部より前記電位を供給するための部分を有することを特徴とする半導体メモリ装置。請求項10において、前記トランジスタのドレインはビット線に、ゲートはワード線に接続されていることを特徴とする半導体メモリ装置。請求項10あるいは11のいずれか一において、前記トランジスタはNチャネル型であることを特徴とする半導体メモリ装置。請求項10乃至12のいずれか一において、前記メモリセルには、さらに1つ以上の第2トランジスタを有し、前記容量素子と接続する前記トランジスタのソースは前記第2トランジスタのゲートと接続することを特徴とする半導体メモリ装置。請求項10乃至13のいずれか一において、前記トランジスタは酸化物半導体を有することを特徴とする半導体メモリ装置。請求項10乃至14のいずれか一において、半導体メモリ装置はNAND型であることを特徴とする半導体メモリ装置。請求項13乃至15のいずれか一において、第2トランジスタの少なくとも1つは、単結晶半導体より形成されていることを特徴とする半導体メモリ装置。上述のように従来の半導体メモリ装置は一長一短があり、実際のデバイスで必要とされる要件全てを満たすものはなかった。半導体メモリ装置において求められる特徴はいくつかある。例えば、低消費電力、書き換え回数等である。消費電力が大きいと、電源を供給するための装置を大きくしなければならず、また、バッテリでの駆動時間が短くなる。さらに、半導体素子の発熱により、素子の特性が劣化し、さらには、回路が破壊される場合もある。また、半導体メモリ装置においては、書き換え回数の制限がないことが好ましく、10億回以上の書き換えができることが望まれる。従来のDRAMは珪素半導体を用いるためにリーク電流が大きく、そのため、1秒間に何十回ものデータのリフレッシュをおこなっているため消費電力の点で難があった。一方、SRAMでは、1つのメモリセルに6つのトランジスタを有するため集積度を上げられないという別の問題がある。また、FGNVMにおいては消費電力の点では問題はなかったが、書き換え回数が10万回以下に制限されていた。本発明では、データが長期間にわたって確実に保存される信頼性の高い半導体メモリ装置を提供することと、そのための半導体メモリ装置の検査方法を提供することを課題とする。また、本発明では、新規の半導体装置特に、半導体メモリ装置を提供することを課題とする。また、新規の半導体装置の検査方法特に、半導体メモリ装置の検査方法を提供することを課題とする。さらに、新規の半導体装置の作製方法特に、半導体メモリ装置の作製方法を提供することを課題とする。また、新規の半導体装置の駆動方法特に、半導体メモリ装置の駆動方法を提供することを課題とする。本発明では以上の課題の少なくとも1つを解決する。以下、本発明の説明をおこなうが、本明細書で用いる用語について簡単に説明する。まず、トランジスタのソースとドレインは、構造や機能が同じもしくは同等である、また、仮に構造が異なっていたとしても、それらに印加される電位や印加される電位の極性が一定でない、等の理由から、本明細書では、いずれか一方をソースと呼んだ場合には、便宜上、他方をドレインと呼ぶこととし、特に区別しない。したがって、本明細書においてソースとされているものをドレインと読み替えることも可能である。さらに、本明細書においては、接続すると表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在しているだけの場合のこともある。例えば、一本の配線が複数のトランジスタのゲートを兼ねている場合もある。その場合、回路図では、一本の配線からゲートに何本もの分岐が生じるように書かれることもある。本明細書では、そのような場合でも、配線がゲートに接続するという表現を用いることがある。本発明の態様の一は、少なくとも1つの容量素子とその容量素子にソースが接続するトランジスタとを有するメモリセルを複数有する半導体メモリ装置において、トランジスタのゲートの電位をしきい値以上の第1の電位とし、また、トランジスタのドレインの電位を第1の電位以上に保った状態でメモリセルの容量素子に電荷を蓄積する第1過程と、第1過程の後、トランジスタのソースの電位を測定する第2過程とを有することを特徴とする半導体メモリ装置の検査方法である。本発明の態様の一は、少なくとも1つの容量素子とその容量素子にソースが接続するトランジスタとを有するメモリセルを複数有する半導体メモリ装置であって、トランジスタのゲートの電位をトランジスタのしきい値以上の所定の電位にするために、外部よりその電位を供給するための部分パッド等を有することを特徴とする半導体メモリ装置である。上記において、トランジスタのドレインはデータ信号が送られる配線例えば、ビット線に、ゲートは行選択信号の送られる配線例えば、ワード線に接続されていることが好ましい。さらに、上記において、トランジスタはNチャネル型であってもよい。そして、このトランジスタはゲートの電位を適切なものとするとき、ソースとドレイン間の抵抗以下、オフ抵抗、というが1×1018Ω以上、好ましくは1×1024Ω以上となるようにするとよい。あるいは、ゲートの電位を適切なものとするとき、ソースとドレイン間を流れる電流以下、オフ電流というが1×10-18A以下、好ましくは1×10-24A以下となるようにするとよい。また、メモリセルには、さらに1つ以上のトランジスタ素子トランジスタを有し、容量素子と接続するトランジスタのソースは素子トランジスタのゲートと接続してもよい。また、上記において、第2過程により、トランジスタのソースの電位が基準の範囲外にあると判断されたメモリセルは、予備のメモリセルに差し替えられる措置が取られてもよい。また、素子トランジスタの少なくとも1つは、単結晶半導体より形成されていることが好ましい。単結晶半導体としては、単結晶珪素、単結晶ゲルマニウム、単結晶珪素ゲルマニウム、単結晶ガリウム砒素等、公知の材料を用いることができる。近年、発見されたワイドギャップ酸化物半導体特許文献2、3参照では、熱励起によるキャリアが極めて少ないため、ドナーやアクセプターの濃度本明細書では、ドナーやアクセプターとなりうる元素のうち、イオン化したものの濃度を言う。したがって、ドナーやアクセプターに由来するキャリア濃度と同義であるを、例えば、1×1014cm-3以下というように可能な限り低減することで、オフ抵抗を従来の珪素半導体では考えられないような高い値とすること、あるいは、オフ電流を従来の珪素半導体では考えられないような低い値とすることも可能である。そのような半導体を用いたトランジスタと容量素子とを組み合わせ、トランジスタをスイッチング素子に用いて容量素子に電荷を蓄積する回路を形成すれば、例えば、10年以上もの長期間にわたり電荷を保持することが可能となる特許文献4参照。例えば、オフ抵抗が1×1024Ωとなるトランジスタと容量1×10-15Fの容量素子とで回路を構成した場合、その時定数は1×109秒、すなわち、約32年である。このことは、容量素子に蓄えられている電荷が初期の量の約37まで減少するのに32年かかるということであり、10年経過時でも、初期の量の約73が保持されているということでもある。このような電荷の蓄積を利用したメモリセルとしては、図1に示される回路を有するものが考えられる。図1Aに示すメモリセル100は、トランジスタ101と容量素子102を有し、トランジスタ101としては、上述のオフ抵抗のきわめて高いものを用いる。また、トランジスタ101のソースと容量素子102の電極の一方とが接続する部分を、以下、保持ノードDと呼ぶ。動作は、従来のDRAMと同様で、トランジスタ101のゲートの電位を適切に設定して、トランジスタ101をオンとし、端子Aに書き込むデータに応じた電位を与え、容量素子102にデータに応じた電荷を蓄積する。その後、ゲートの電位を適切に設定して、トランジスタ101をオフとし電荷を保存する。読み出す際には、トランジスタ101をオンとし、容量素子102から流出する電荷による端子Aの電位の変動を感知して、保存されたデータを知ることができる。以上の説明から明らかなように、データの読み出しに際して、容量素子102に蓄積された電荷が流出するので、読み出しに伴ってデータが喪失されてしまう。そのため、読み出し後はデータを書き込む必要がある。ただし、読み出しをおこなわない限り、容量素子102の電荷を極めて長期にわたって保持できるので、公知のDRAMとは異なり、いわゆるリフレッシュ動作は全くおこなう必要が無いか、その頻度を極めて低くできる。図1Bに示されるメモリセル200Nは、書き込みトランジスタ201と容量素子202とNチャネル型素子トランジスタ203Nを有し、書き込みトランジスタ201としては、上述のオフ抵抗のきわめて高いものを用いる。書き込みトランジスタ201は、図1Aに示されるメモリセル100のトランジスタ101に相当する。また、書き込みトランジスタ201のソースと素子トランジスタ203Nのゲートと容量素子202の電極の一方とが接続する部分を、以下、保持ノードDと呼ぶ。メモリセル200Nのデータの書き込みとその保持は、メモリセル100と同じである。素子トランジスタ203Nのゲートの電位は、書き込まれたデータによって異なるので、読み出す際には、端子C、E、Fの電位を適切に設定することにより、素子トランジスタ203Nがオンであるかオフであるかを感知することによりおこなう。以上の説明から明らかなように、データの読み出しに際して、容量素子202に蓄積された電荷が流出することはないので、読み出し後もデータが保持されるという特徴がある。図1Cに示されるメモリセル200Pは、書き込みトランジスタ201と容量素子202と素子トランジスタ203Pを有し、書き込みトランジスタ201としては、上述のオフ抵抗のきわめて高いものを用いる。図1Bに示されるメモリセル200Nとは、素子トランジスタとしてPチャネル型のトランジスタを用いる点で異なる。このようなメモリセルでメモリ装置を作製すれば、極めて長期間にわたってデータを保持でき、かつ、そのための消費電力を十分に低くできる。しかしながら、実際にトランジスタや容量素子を製造した場合、全てのトランジスタや容量素子が上記のような特性を示すわけではない。データ保持の際のトランジスタの抵抗が正常なものの1/10であったり、データを書き込む際のトランジスタの抵抗が高かったりオン電流が少なかったり、容量素子の大きさや誘電体の厚さが正常なものと異なっているために、容量素子に十分な量の電荷を蓄積できないことがある。このようにトランジスタや容量素子に問題がある場合は早期にそれを発見することが必要である。トランジスタや容量素子が明らかに動作しないという場合は、極めて短時間に発見できる。しかしながら、上記の理由のいくつかのために、電荷を保持する期間が正常なものの10分の1というような場合は、発見することは容易でない。というのもそのことが発覚するには少なくとも1年以上の期間を経過しなければならないからである。現実には半導体装置の検査は、製造後、それほど時間をかけないで終了することが求められる。製造後、何ヶ月も検査に要するということは、製造コストの著しい上昇を招く。また、そのような不良を排除しないで出荷した場合、データを保持して10年経過したときに、いくつかのデータが失われているという問題を生じる。すなわち、半導体メモリ装置としての信頼性が低下する。従来は、このような問題に対して有効な対策はなかった。ところで、ワイドギャップ酸化物半導体を用いて作製されたNチャネル型トランジスタのゲートの電位VGとドレイン電流IDの関係ID-VG曲線は、図2Aに示すようなものである。現実には、1×10-13A以下の電流値の測定は困難であるので、図2に示すものは、計算結果をわかりやすく図示したものである。なお、Pチャネル型トランジスタであれば、特性は図2の縦軸に対称なものとなることは当業者であれば容易に理解される。以下では、Nチャネル型トランジスタについてのみ記述するが、Pチャネル型トランジスタについても同様に適用できる。例えば、ゲートの電位をVGLとすると、ドレイン電流は1×10-24Aとなり、ゲートの電位をVGHとすると、ドレイン電流は1×10-5Aとなる。したがって、トランジスタをオンにして、容量素子に電荷を蓄積するにはゲートの電位をVGHとし、また、トランジスタの絶縁性を高めて容量素子の電荷を保持するにはゲートの電位をVGLとするとよい。また、トランジスタの特性を示す値として、しきい値Vthがあるが、VGHはしきい値より高い値を使用する。そして、しきい値より低い領域図2AにおいてAで示す部分では、ドレイン電流が急激に低下する。この傾きは、トランジスタの特性のひとつで、サブスレショルド値S値と呼ばれ、ドレイン電流が1桁減少するのに必要なゲートの電位の低下量で定義される。特に、ドナーやアクセプターの量が検出できない程度に低く、かつ、薄膜状の酸化物半導体を使用したトランジスタでは、物理的な下限室温で59mV/decadeに極めて近い値が得られる。例えば、S値が0.1V/decadeであれば、ゲートの電位をVGLより0.1Vだけ高くすれば、ドレイン電流は10倍となり、ソースドレイン間の抵抗は10分の1となる。これは電荷を保持する時間が1/10になることを意味する。このことは、トランジスタのしきい値が0.1V変動すれば、保持能力が10倍あるいは1/10になるということである。図2Bには第1のトランジスタT1の特性実線と第2のトランジスタT2の特性点線を示す。両者はしきい値がわずかに違うのであるが、そのことにより、ゲート電位VGLにおけるドレイン電流は2桁も異なる。このようにわずかなしきい値の差がデータの保持能力の大きな差となるため、トランジスタのわずかなしきい値の差を判別する必要がある。数多くのメモリセルがマトリクス状に配列した半導体メモリ装置では、個々のトランジスタのしきい値をそれぞれ測定することは現実的ではないので、工夫が必要である。ところで、トランジスタのしきい値の正確な値が不明であるとき、ゲートをしきい値以上と想定される電位とし、また、ドレインの電位をそれ以上の電位とするとき、保持ノードDの電位は、ゲートの電位からトランジスタのしきい値を引いた値で安定する。したがって、ゲートの電位を精密に制御でき、また、保持ノードDの電位を正確に測定できればトランジスタのしきい値を正確に知ることができる。保持ノードDの電位がある値以上であるか、未満であるかは、かなりの精度で判定できる。例えば、ゲートの電位をV1とし、端子Aの電位をV1より高くするとき、保持ノードDの測定された電位がV0以上であれば、しきい値はV1-V0以上であると判定できる。このようにして、半導体メモリ装置内のメモリセルのしきい値が基準の範囲内にあるか否かを効率的に判別することができる。そして、基準の範囲外のメモリセルを予備のメモリセルに置き換える等の措置によって使用しないようにすることにより半導体メモリ装置の信頼性を高めることができる。上記の態様のいずれかを採用することにより、前記課題の少なくとも1つを解決できる。なお、上記の態様の半導体メモリ装置は、FGNVMで書き込みや消去の際に必要な高い電圧を必要としない上、書き換え回数の制限がないという特徴も有する。また、上記に示された態様は、これまでの技術思想にない新規の半導体装置特に、半導体メモリ装置であり、また、これまでの技術思想にない新規の半導体装置の検査方法特に、半導体メモリ装置の検査方法である。それらは、省電力や高い集積度といった特徴を呈する。上記に示した態様のそれぞれは、上記に示した効果の少なくとも1つを奏する。いうまでもなく、上記に示した態様のそれぞれが、上記に示した効果の全てを奏する必要はない。また、本発明の開示する態様を上記の態様のみに限定して解釈すべきではなく、以下の実施の形態で、さらに多様な本発明の態様を開示する。それらは、上記に示した課題の少なくとも1つを解決する。以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。また、以下の実施の形態で開示される構造や条件等の項目は、他の実施の形態においても適宜、組み合わせることができる。なお、以下に説明する構成において、同様のものを指す符号は異なる図面間で共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略することもある。なお、以下に記す符号において、符号の後のアンダーバー_に続けて、数字もしくは文字列を記す場合例えば、ワード線104_n、その数字もしくは文字列は行や列を示すものである。なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解を簡単にするため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。また、本明細書等における第1、第2、第3などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。実施の形態1本実施の形態では図1Aに示すメモリセル100のトランジスタ101のしきい値の検査方法について説明する。その前に、メモリセル100を用いた半導体メモリ装置について簡単に説明する。図6には、メモリセル100をマトリクス状に設けた半導体メモリ装置を示す。ここでは、半導体メモリ装置のうち、第n行第m列から第n2行第m1列までの6つのメモリセルについてのみ示す。各メモリセル100は、図1Aに示したようにトランジスタ101と容量素子102を有する。また、各行のトランジスタ101のゲート図1Aの端子Bはワード線104_n、104_n1、104_n2に接続し、各列のトランジスタ101のドレイン図1Aの端子Aはビット線105_m、105_m1に接続する。ビット線105_m、105_m1は、その一端で、それぞれ、センスアンプ103_m、103_m1の入力端子の1つに接続する。センスアンプ103_m、103_m1の他の入力端子には、参照電位VREFが入力される。センスアンプからの出力OUT_m、OUT_m1が読み出されたデータとなる。容量素子102の容量は、データの読み出しのエラーを防止するため、ビット線105_mあるいは105_m1の容量寄生容量を含むと比較してある程度大きいことが求められる。容量素子102の容量は1×10-15F以上とするとよい。トランジスタ101としては、端子Bトランジスタ101のゲートを適切な電位VGLとした際のドレイン電流IDが1×10-18A以下、好ましくは、1×10-21A以下、より好ましくは1×10-24A以下となるものを用いるとよい。例えば、図2Aに示されるような特性のものを用いるとよい。そのようなトランジスタは、例えば、ドナーあるいはアクセプター濃度が1×1014cm-3以下、好ましくは、1×1011cm-3以下で、バンドギャップが2.5電子ボルト以上、好ましくは3.0電子ボルト以上4.0電子ボルト以下の材料を用いることにより得られる。このような材料としては、少なくともインジウムInあるいは亜鉛Znを含む酸化物が好ましい。特にInとZnを含む酸化物が好ましい。また、該酸化物を用いて作製されたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウムGaを有することが好ましい。また、スタビライザーとしてスズSnを有することが好ましい。また、スタビライザーとしてハフニウムHfを有することが好ましい。また、スタビライザーとしてアルミニウムAlを有することが好ましい。また、他のスタビライザーとして、ランタノイドである、ランタンLa、セリウムCe、プラセオジムPr、ネオジムNd、サマリウムSm、ユウロピウムEu、ガドリニウムGd、テルビウムTb、ジスプロシウムDy、ホルミウムHo、エルビウムEr、ツリウムTm、イッテルビウムYb、ルテチウムLuのいずれか一種あるいは複数種を有してもよい。例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるIn-Zn系酸化物、Sn-Zn系酸化物、Al-Zn系酸化物、Zn-Mg系酸化物、Sn-Mg系酸化物、In-Mg系酸化物、In-Ga系酸化物、三元系金属の酸化物であるIn-Ga-Zn系酸化物IGZOとも表記する、In-Al-Zn系酸化物、In-Sn-Zn系酸化物、Sn-Ga-Zn系酸化物、Al-Ga-Zn系酸化物、Sn-Al-Zn系酸化物、In-Hf-Zn系酸化物、In-La-Zn系酸化物、In-Ce-Zn系酸化物、In-Pr-Zn系酸化物、In-Nd-Zn系酸化物、In-Sm-Zn系酸化物、In-Eu-Zn系酸化物、In-Gd-Zn系酸化物、In-Tb-Zn系酸化物、In-Dy-Zn系酸化物、In-Ho-Zn系酸化物、In-Er-Zn系酸化物、In-Tm-Zn系酸化物、In-Yb-Zn系酸化物、In-Lu-Zn系酸化物、四元系金属の酸化物であるIn-Sn-Ga-Zn系酸化物、In-Hf-Ga-Zn系酸化物、In-Al-Ga-Zn系酸化物、In-Sn-Al-Zn系酸化物、In-Sn-Hf-Zn系酸化物、In-Hf-Al-Zn系酸化物を用いることができる。なお、ここで、例えば、In-Ga-Zn系酸化物とは、InとGaとZnを主成分として有する酸化物という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素が入っていてもよい。また、酸化物半導体として、InMO3ZnOmm>0、且つ、mは整数でないで表記される材料を用いてもよい。なお、Mは、Ga、Fe、Mn及びCoから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、In2SnO5ZnOnn>0、且つ、nは整数で表記される材料を用いてもよい。例えば、In:Ga:Zn=1:1:1=1/3:1/3:1/3あるいはIn:Ga:Zn=2:2:1=2/5:2/5:1/5の原子数比のIn-Ga-Zn系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1:1:1=1/3:1/3:1/3、In:Sn:Zn=2:1:3=1/3:1/6:1/2あるいはIn:Sn:Zn=2:1:5=1/4:1/8:5/8の原子数比のIn-Sn-Zn系酸化物やその組成の近傍の酸化物を用いるとよい。しかし、これらに限られず、必要とする半導体特性移動度、しきい値、ばらつき等に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。例えば、In-Sn-Zn系酸化物では比較的容易に高い移動度が得られる。しかしながら、In-Ga-Zn系酸化物でも、バルク内欠陥密度を下げることにより移動度を上げることができる。なお、実用的なトランジスタを構成する目的からは、電界効果移動度が5cm2/Vs以上、好ましくは、10cm2/Vs以上であることが必要である。なお、例えば、In、Ga、Znの原子数比がIn:Ga:Zn=a:b:cabc=1である酸化物の組成が、原子数比がIn:Ga:Zn=A:B:CABC=1の酸化物の組成の近傍であるとは、a、b、cが、a―A2b―B2c―C2≦r2を満たすことをいい、rは、例えば、0.05とすればよい。他の酸化物でも同様である。酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さRaが1nm以下、好ましくは0.3nm以下、より好ましくは0.1nm以下の表面上に形成するとよい。なお、Raは、JISB0601で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、基準面から指定面までの偏差の絶対値を平均した値と表現できる。図1Aに示すメモリセル100は基本的に公知のDRAMのメモリセルと同じである。しかしながら、トランジスタ101のオフ抵抗が公知のDRAMのものと比較すると10桁以上も高いので、例えば、10年以上もの長期にわたってデータを保持できる。なお、上記のように長期にデータを保持するには、トランジスタ101のオフ電流が十分に低いオフ抵抗が十分に高いことに加え、トランジスタ101のゲートとソース間のリーク電流および容量素子102の電極間のリーク電流がそれ以上に低いトランジスタ101のゲートとソース間および容量素子102の電極間の抵抗が高いことも必要である。データの書き込み書き換えを含むは、端子Bに、しきい値以上の電位例えば、VGHを与えてトランジスタ101をオンとし、また、端子Aにデータに応じた電位VDH≦VGHを与えた状態で、端子Bの電位をしきい値より十分に低い電位例えば、VGLとすることによりおこなう。また、データの保持は、端子Bの電位をしきい値より十分に低い電位例えば、VGLに保つことによりおこなう。例えば、端子Bの電位をVGLとすると、図2Aに示す特性を有するトランジスタであれば、オフ電流は1×10-24Aと極めて低いため、容量素子102に蓄積された電荷を極めて長期にわたり保持できる。このようなメモリセル100のトランジスタ101のしきい値が許容される書き込みの際に支障がなく、かつ、データを必要な期間保持できる範囲にあるか判定する方法について、図3を用いて説明する。言うまでもないことであるが、従来のDRAMにおいては、データの保持時間が1秒以内であったので、以下に示すような検査をおこなうことはなかった。図6にも示されているように、トランジスタ101のドレイン端子Aに相当は、センスアンプ103の入力端子の1つに接続されている図3A参照。センスアンプ103の入力端子のもう1つには参照電位に保持される。ここでは、参照電位はVDM>0とする。トランジスタ101のドレインの電位がVDM以上であれば、センスアンプ103の出力VOUTはHとなり、VDM未満であれば、Lとなる。最初、トランジスタ101のドレインおよびソースの電位がともにVDLであったとする。ここで、VDLはトランジスタ101のしきい値Vthより小さいものとする。また、端子Cの電位は固定しておく。次に容量素子102に電荷を蓄積する。トランジスタ101のドレインの電位をVDHとし、トランジスタ101のゲートの電位をVGMとする。ただし、VDHはVGM以上であり、また、VGMはトランジスタ101のしきい値Vthより大きいものとする。すると、トランジスタ101がオンとなり容量素子102に電荷が蓄積される。保持ノードDの電位は電荷の蓄積に応じて上昇し、電位VGM-Vthで安定する図3A参照。ここで、トランジスタ101のゲートの電位をVGLとし、トランジスタ101をオフとする。また、トランジスタ101のドレインの電位をVDMとする図3B参照。その後、トランジスタ101のドレインをフローティング状態とし、さらに、トランジスタ101のゲートの電位をVGMあるいはそれ以上の電位とし、トランジスタ101をオンとする。すると、容量素子に蓄積されていた電荷が移動し、トランジスタ101のソースとドレインはともに同じ電位VDXとなる図3C参照。ここで、当初のトランジスタ101のソース保持ノードDの電位VGM-VthがVDM以上であれば、電位VDXは電位VDM以上となり、その結果、センスアンプ103の出力VOUTはHとなる。一方、当初のトランジスタ101のソース保持ノードDの電位VGM-VthがVDMより低ければ、電位VDXは電位VDMより低くなり、その結果、センスアンプ103の出力VOUTは、Lとなる。すなわち、VOUTがHとなる領域は、Vth≦VGM-VDM、であり、VOUTがLとなる領域は、Vth>VGM-VDM、である。このことを図3Dを用いて説明する。図3Dは横軸に電位VGM、縦軸にトランジスタ101のしきい値Vthを示す。図の直線Vth=VGM-VDMを境に右側および下側はセンスアンプ出力VOUTがHとなり、左側および上側はセンスアンプ出力VOUTがLとなる。そこで、電位VGMを適切に設定することにより、トランジスタ101のしきい値Vthが適切な範囲内上限Vth_H、下限Vth_Lにあるか否かを判別できる。すなわち、以下のような第1および第2の検証をおこなう。第1の検証では、VGM=VGM_H=Vth_HVDM、として、しきい値Vthが上記範囲の上限以下か否かを判定する。センスアンプ103の出力VOUTがHであれば、上限Vth_H以下である。第2の検証ではVGM=VGM_L=Vth_LVDMとして、Vthが上記範囲の下限より大きいか否かを判定する。センスアンプ103の出力VOUTがLであれば、下限Vth_Lより大きい。すなわち、第1の検証でセンスアンプ103の出力VOUTがHであり、かつ、第2の検証でセンスアンプ103の出力VOUTがLであれば、トランジスタ101のしきい値VthがVth_HとVth_Lの間にあると言える。それ以外の場合は、トランジスタ101のしきい値Vthは許容される範囲外である。そして、これらの検証の結果、しきい値VthがVth_HとVth_Lの間にあると判定されたトランジスタ101を有するメモリセル100を良品として扱う。そうでないものについては、データ保持特性に問題があると考えられるので、使用しないような措置を取る。好ましくは、予備のメモリセルと置き換える。以下、具体的な例を示す。この例では、トランジスタ101のしきい値Vthとして許容される範囲を、1.4<Vth≦2.4[V]、とする。なお、しきい値の許容範囲は、これにとらわれず実施者が適宜設定できる。例えば、上記の例では、書き込みに使用する際のトランジスタ101のゲートの電位を2.5Vとすると、書き込み後の保持ノードDの電位は1Vもばらつくこととなり、最小の電位は0.1Vとなる。多値のデータの書き込みをおこなうのであれば、書き込み後の保持ノードDの電位として0.1Vでは不十分で、例えば、0.8V以上が必要となることもある。その場合には、しきい値の上限は1.7V=2.5V-0.8Vと設定すればよい。このようにして設定されたしきい値の許容範囲内に、トランジスタ101のしきい値があるか否かを判別する検査をおこなう。なお、以下の検証をおこなう前に保持ノードDの電位を0Vとしておく。最初にトランジスタ101のしきい値Vthが上限の2.4V以下か否かを判定する第1の検証。第1の検証を行うためにはVGMをVDM2.4[V]とする。すると、保持ノードDの電位は、Vth<VDM2.4[V]のとき、VDM2.4-Vth[V]で安定し、Vth≧VDM2.4[V]のとき、0Vで安定する。Vthが2.4V以下であれば、保持ノードDの電位はVDM以上となる。したがって、センスアンプ103の出力はHとなる。すなわち、センスアンプ103の出力がHであればVthは2.4V以下である。逆に、センスアンプ103の出力がLであればVthは2.4Vより大きい。以上で、第1の検証が完了する。その後、保持ノードDの電位を0Vとする。次にトランジスタ101のしきい値Vthが下限の1.4Vより大きいか否かを判定する第2の検証。第2の検証を行うためにはVGMをVDM1.4[V]とする。すると、保持ノードDの電位は、Vth<VDM1.4[V]のとき、VDM1.4-Vth[V]であり、Vth≧VDM1.4[V]のとき、0Vである。Vthが1.4Vより大きければ、保持ノードDの電位はVDM未満である。したがって、センスアンプ103の出力はLとなる。すなわち、センスアンプ103の出力がLであればVthは1.4Vより大きい。逆に、センスアンプ103の出力がHであればVthは1.4V以下である。以上で、第2の検証が完了する。以上の検証により、トランジスタ101のしきい値Vthが許容範囲内にあるメモリセルを選別できる。この結果、トランジスタ101のしきい値Vthが高すぎて、容量素子102に十分な電荷を蓄積できない不良や、しきい値Vthが低すぎて、電荷を必要な期間保持できない不良を防止することができ、信頼性を向上することができる。以上の方法は、メモリセル100をマトリクス状に構成した半導体メモリ装置においても以下のように適用できる。まず、初期的な検査をおこなって、トランジスタ101が正常に動作しているメモリセルを記録する。これらのメモリセルのトランジスタ101のしきい値は0V以上であることは確実であるが、しかし、その詳細な値は不明であるので、メモリセルが十分なデータ保持能力を有するかどうかはわからない。次に、図6に示す半導体メモリ装置において、検査すべき対象の行のワード線の電位を上記の第1の検証あるいは第2の検証に使用する電位VGMとし、また、全てのビット線の電位をVDHVDH≧VGMとし、その行の全てのメモリセルに図3Aのようにデータを書き込む。その後、図3Bのようにワード線の電位をVGLとし、またビット線の電位をVDMとする。そして、図3Cのように再度、ワード線の電位をVGMもしくはそれ以上の電位とし、その際の各列のビット線105に接続された各列のセンスアンプ103の出力を読み取ることで、当該行のメモリセル100の個々のトランジスタ101のしきい値Vthが許容範囲内にあるかを判定できる。その後、次の行の検査をおこなう。上記の説明からも明らかなように、検査のために要する時間は極めて短いため、生産に障害をもたらすことは無い。なお、以上の検査によって、不良とされたメモリセルは予備のメモリセルに差し替えることが好ましい。なお、上記の検査に用いる電位VGMは、検査のときのみ必要であり、通常の動作では使用しない電位である。したがって、半導体メモリ装置内に電位VGMのための電位発生回路を設けることは無駄である。また、その電位の精度は60mV以下、好ましくは10mV以下であることが要求される。以上の理由から外部より電位VGMをワード線104に導入する構造としてもよい。また、VDHとしてVGMと同じ電位を採用する場合には、外部より導入した電位VGMが、ビット線にも導入できるような構成としてもよい。例えば、図9Aに示すように、チップ400上にメモリセルがマトリクス状に形成された領域以下、メモリセルアレイ401というを有する半導体メモリ装置に、外部より電位VGMを導入するためのパッド402を設ける。図9Aに示す半導体メモリ装置の回路構成は、図9Bのようになる。すなわち、チップ400には、メモリセルアレイ401があり、メモリセルアレイ401にはワード線405に電位を供給するためのデコーダー403がある。ワード線には、高電位トランジスタをオンとするための電位、通常はVGHと低電位トランジスタをオフとするための電位、VGLの2つの電位が与えられるので、デコーダーにはそのための2つの入力端子がある。一方の電位は低電位に固定されているが、他方はメモリセルアレイ401の外のスイッチ404によって、電位が2段階以上に切り替えられるような構成とする。なお、スイッチ404はトランジスタ等を用いて構成されることが好ましい。スイッチ404の入力の一方は高電位に固定されている。もう一方はパッド402に接続する。メモリセルの検査時には、パッド402は、プローバー等を介して、電位VGMを供給する外部電源406に接続されている。外部電源406より供給される電位の精度は10mV以下、好ましくは1mV以下とするとよい。なお、電位VDMは固定電位であるため、半導体メモリ装置内の電源を用いても作成できるが、電位VGMと同様に高い安定度や精度が求められるので、電位VGMと同様に外部から導入してもよい。また、上記で示した方法は、図1Bに示されるメモリセル200Nあるいは図1Cに示されるメモリセル200Pにおいても同様に実施できる。メモリセル200Nあるいは200Pは素子トランジスタ203Nあるいは203Pを有する点で図1Aに示されるメモリセル100と異なるが、それ以外の構成は、メモリセル100と類似しているからである。実施の形態2本実施の形態では図1Bに示されるメモリセル200Nあるいは図1Cに示されるメモリセル200Pの動作方法、およびそれらのメモリセルに用いられる書き込みトランジスタ201のしきい値が、許容される範囲内にあるか否かを検査する方法について説明する。なお、実施の形態1でも説明したように、メモリセル200Nあるいは200Pの書き込みトランジスタ201のしきい値は、実施の形態1で示す方法でも検査できる。本実施の形態では、実施の形態1とは異なる方法で検査する方法について説明する。最初に、図1Bに示されるメモリセル200Nの構成、動作、特徴等について説明する。上述のとおりメモリセル200Nは、書き込みトランジスタ201と容量素子202と素子トランジスタ203Nよりなる。書き込みトランジスタ201は、酸化物半導体等を用いて、オフ抵抗の十分に大きなものとする。また、素子トランジスタ203Nは、電荷の保持には直接、関与しないが、移動度の高い半導体を用いると読み出し速度が向上するので、移動度の高い単結晶半導体を用いることが好ましい。また、素子トランジスタ203Nのゲート絶縁膜を介したリーク電流を防止する上で、素子トランジスタ203Nのゲート絶縁膜は十分な厚さがあることが好ましいが、ゲート絶縁膜を厚くすると、オン電流の低下を招くので、それを打ち消すためにも移動度の高い半導体を用いるとよい。また、容量素子202の容量は、データ保存時の書き込みトランジスタ201のオフ抵抗を考慮して決定され、容量を大きくするとデータを保存する期間を長くできる。なお、実施の形態1のメモリセル100とは異なり、データの読み出しの際にビット線の容量による制約を受けないので、容量素子202の容量を1×10-16F以下、好ましくは、1×10-17F以下とできる。このように容量素子202の容量を小さくすると、書き込みの際に要する時間を極めて短くできる。また、データの読み出しの際に、データが破壊されないために、DRAMのようにデータの読み出し後に書き込みをおこなう必要がなく、動作が単純であり、消費電力を削減できるという点でも有利である。ただし、容量素子202の容量をそのような小さな値とするとデータを保持できる期間も短くなる。それを防ぐには書き込みトランジスタ201のオフ抵抗を容量素子202の容量の減少に応じて高めることが求められる。例えば、容量素子202の容量を1×10-17Fとする場合、書き込みトランジスタ201のオフ抵抗を1×1026Ω以上とすると10年間データを保存できる。また、図1Bのメモリセル200Nの端子Eには、読み出しのために、図4Aに示すようなPチャネル型の読み出しトランジスタ204Pを接続することもある。読み出しトランジスタ204Pのドレインは端子E以下ではノードEと呼ぶに接続され、読み出し時には、例えば、ゲートには接地電位以下では、0Vとする、ソースには電源電位VDDが与えられる。また、ノードEにはインバータ205が接続される。読み出したデータはインバータ205の出力Voutで判別できる。なお、読み出しトランジスタ204Pのオン電流が、極性を考慮した同じ条件ゲート電位、ドレイン電位等での素子トランジスタ203Nのオン電流よりも低くなるように読み出しトランジスタ204Pを設計するとよい。また、インバータ205の代わりにその他の回路を用いてもよい。例えば、センスアンプを用いてもよい。センスアンプについては実施の形態1あるいは図6を参照すればよい。センスアンプを用いる際には、ノードEの電位と参照電位VREFの大小に応じて、センスアンプの出力が変化し、メモリセルに保持されているデータを知ることができる。図1Bに示すメモリセル200Nにデータを書き込む方法およびデータを保持する方法は実施の形態1でメモリセル100にデータを書き込む方法およびデータを保持する方法と同様である。書き込み時には、端子C、E、Fは適切な電位に保つ。データは、容量素子202に蓄積される電荷という形で保持される。また、データを書き換える場合も、上記の書き込みと同様にできる。フラッシュメモリとは異なり、データを消去する操作は不要である。フラッシュメモリにおいてはデータを書き換える際に消去動作が必要でフローティングゲートから電荷を引き抜くために高電圧を用いており、そのために動作速度が低下するが、本実施の形態に示すメモリセルでは、同様な操作は通常のトランジスタのオンオフで実施でき、高速動作が実現できる。なお、書き込みの際の端子Aの電圧を3段階以上とすることにより、3種類以上多値のデータのいずれかを記憶させることもできる。1つのメモリセルに多値のデータを記憶できると実質的には集積度を上げたことと同じ効果が得られる。読み出す際には、端子Bの電位を書き込みトランジスタ201をオフとする電位に保った状態で、端子Cに適切な電位を与える。保持ノードDすなわち、素子トランジスタ203Nのゲートでもあるの電位は、書き込まれたデータにより異なる。また、保持ノードDの電位は容量素子202を介して、端子Cの電位によって制御することができる。したがって、例えば、書き込まれたデータがHとLの2つの値であるとき、Hであれば、素子トランジスタ203Nをオフとし、Lであれば、素子トランジスタ203Nをオンとするような電位を端子Cに与えることができる。このとき、素子トランジスタ203Nの状態を読み取ることで、書き込まれたデータを知ることができる。また、端子Cに適切な電位を与えることで、書き込まれたデータに関らず、素子トランジスタ203Nをオフとし、逆に、書き込まれたデータに関らず、素子トランジスタ203Nをオンとすることもできる。他のメモリセルからデータを読み出す場合には、端子Cの電位は、保持ノードDの電位書き込まれたデータに関わらず、素子トランジスタ203Nがオンあるいはオフとなるような電位とする。消費電力を減らすためには、図7に示すようなNOR型メモリ装置では素子トランジスタ203Nは、当該メモリセルのデータ読み出し時以外はオフであることが好ましい。一方、図8に示すようなNAND型メモリ装置では、読み出し時にNAND回路内の当該メモリセル以外のメモリセルは全てオンであることが求められる。素子トランジスタ203Nがオンであるかオフであるかを知るには、図4AのノードEの電位を測定するが、より具体的には、インバータ205の出力Voutを読み取ることでノードEの電位がわかる。ノードEの電位がVDD/2より大きければ、インバータ205の出力Voutは0Vであり、ノードEの電位がVDD/2より小さければ、インバータ205の出力VoutはVDDである。以上の説明から明らかなように、データの読み出しに際して、データが破壊されることが無い。この点はフラッシュメモリ等のFGNVMと似ている。また、データの保存時書き込みトランジスタ201がオフであるときには、書き込みトランジスタ201から漏れ出る電流が極めて小さいため、保持ノードDは電荷を保持しつつ絶縁物中に埋設された状態にあるといえる。この状態はFGNVMのフローティングゲートに相当し、長期に渡りデータを保持することができる。しかし、本実施の形態のメモリセルあるいは半導体メモリ装置では、上述のように消去動作が不要であることに加え、FGNVMで不可欠な、高電圧を使用して電荷を注入し、引き抜くことによるゲート絶縁膜の劣化という問題はなく、原理的に書き換え回数の制限は存在しない。なお、上記のように長期にデータを保持するには、書き込みトランジスタ201のオフ電流が十分に低いオフ抵抗が十分に高いことに加え、書き込みトランジスタ201のゲートとソース間のリーク電流、素子トランジスタ203Nのゲートとドレイン間のリーク電流、素子トランジスタ203Nのゲートとソース間のリーク電流、容量素子202の電極間のリーク電流も十分に低い抵抗が十分に高いことも必要である。図1Cに示すメモリセル200Pは図1Bに示すメモリセル200Nの素子トランジスタ203NをPチャネル型の素子トランジスタ203Pで置き換えたものである。したがって、端子C、Fに用いる電位も異なる。なお、データの書き込み方法および保持方法は図1Bのメモリセル200Nと同じである。また、図1Cのメモリセル200Pの端子Eには、読み出しのために、図5Aに示すようなNチャネル型の読み出しトランジスタ204Nを接続する。読み出しトランジスタ204Nのドレインは端子Eに接続され、読み出し時には、例えば、ゲートには電源電位VDDが、ソースには0Vが与えられる。読み出し時のその他の操作は、図1Bのメモリセル200Nと同様で、インバータ205の出力Voutを読み取ることで、素子トランジスタ203Pの状態を知ることができる。また、インバータ205の代わりにその他の回路を用いてもよい。例えば、センスアンプを用いてもよい。以上、図1Bあるいは図1Cに示されるメモリセル200Nあるいは200Pの基本的な動作について説明した。なお、図1Bあるいは図1Cに示されるメモリセル200Nあるいは200Pを改良して、端子数を減らしてもよい。図1Cに示すメモリセル200Pのマトリクスでの駆動の例を図7を用いて説明する。図7に示されるのは、半導体メモリ装置の一部であり、第n行第m列から第n2行第m1列n、mは自然数までの6つのメモリセルである。これらのメモリセルは図1Cに示されるものと同じである。書き込みの例を以下に示す。まず、読み出しワード線207_n、読み出しワード線207_n1、読み出しワード線207_n2を含む全ての読み出しワード線の電位、および、ソース線210_m、ソース線210_m1を含む全てのソース線の電位を0Vとする。また、読み出しトランジスタ読み出しトランジスタ204N_m、読み出しトランジスタ204N_m1を含むのゲートが接続する読み出し線211は0Vとして、全ての読み出しトランジスタがオフとなるようにする。この状態で、書き込みワード線208_nの電位を書き込みトランジスタがオンとなる電位VGHとし、書き込みワード線208_n1や208_n2を含むその他の書き込みワード線の電位はトランジスタがオフとなる電位VGLとする。さらに、ビット線209_m、ビット線209_m1を含む全てのビット線に、それぞれの第n行のメモリセルに書き込むデータに応じた信号を与える。信号は2値でも多値でもよい。この操作により、第n行の書き込みトランジスタのみがオンとなり、第n行のメモリセルにデータが書き込まれる。次に、書き込みワード線208_n1以外の全ての書き込みワード線に電位VGLを与え、書き込みワード線208_n1のみに電位VGHを与える。さらに、ビット線209_m、ビット線209_m1を含む全てのビット線に、それぞれの第n1行のメモリセルに書き込むデータに応じた信号を与える。この操作により、第n1行のメモリセルにデータが書き込まれる。さらに、書き込みワード線208_n2以外の全ての書き込みワード線に電位VGLを与え、書き込みワード線208_n2のみに電位VGHを与える。さらに、ビット線209_m、ビット線209_m1を含む全てのビット線に、それぞれの第n2行のメモリセルに書き込むデータに応じた信号を与える。この操作により、第n2行のメモリセルにデータが書き込まれる。以上のような操作をおこなうことにより全てのメモリセルにデータが書き込まれる。上記の例では、全ての行のメモリセルに書き込みをおこなったが、特定の行のメモリセルにのみ書き込みをおこなう操作や特定の行のメモリセルには書き込みをおこなわない操作をおこなってもよい。データの保存時には、全ての書き込みワード線208の電位をVGL、ビット線209の電位をVDLとする。読み出しに際しては、読み出し線211の電位を適切な正の電位例えば、電源電位とする。また、全ての書き込みワード線の電位をVGLとする。そして、例えば、第n行のメモリセルのデータを読み出すには、第n行の読み出しワード線以外の読み出しワード線の電位を、書き込まれたデータに関わらず素子トランジスタがオフとなるような電位とする。一方、読み出しワード線207_nの電位を読み出しに適切な電位とする。その結果、書き込まれたデータに応じて第n行の各列の素子トランジスタ203Pがオンあるいはオフとなる。それに応じて、各列のビット線209の電位が変動するので、インバータ205の出力よりデータを判別することができる。以上は、メモリセルとして素子トランジスタがPチャネル型であるものを用いた例であるが、図1Bのように素子トランジスタがNチャネル型であるものであっても同様に実施できる。次に、図1Bに示されるメモリセル200Nの書き込みトランジスタ201のしきい値Vthが許容される範囲内にあるか否かを、素子トランジスタ203Nを用いて判定する方法を示す。図4Aに示すように、書き込みトランジスタ201のゲートの電位をVGMとし、ドレインの電位をVDHただし、VDH≧VGM>Vthとするとき、保持ノードDの電位は、容量素子202に電荷が蓄積されるのにしたがい上昇し、VGM-Vthで安定する。そして、保持ノードDの電位すなわち、素子トランジスタ203Nのゲートの電位が素子トランジスタ203Nのしきい値Vth_Nより大きければ、素子トランジスタ203Nはオンインバータ205の出力VOUTはHとなり、しきい値Vth_N以下であれば、素子トランジスタ203Nはオフインバータ205の出力VOUTはLとなる。このことを図4Bを用いて説明する。図4Bは横軸に電位VGM、縦軸に書き込みトランジスタ201のしきい値Vthを示す。図の直線Vth=VGM-Vth_Nを境に右側および下側はインバータ205の出力VOUTはHとなり、左側および上側はインバータ205の出力VOUTはLとなる。そこで、電位VGMを適切に設定することにより、書き込みトランジスタ201のしきい値Vthが適切な範囲内上限Vth_H、下限Vth_Lにあるか否かを判別できる。すなわち、以下のような第1および第2の検証をおこなう。第1の検証では、VGM=VGM_H=Vth_HVth_N、として、しきい値Vthが上記範囲の上限より小さいか否かを判定する。インバータ205の出力VOUTがHであれば、上限Vth_Hより小さい。第2の検証ではVGM=VGM_L=Vth_LVth_Nとして、Vthが上記範囲の下限より大きいか否かを判定する。インバータ205の出力VOUTがLであれば、下限Vth_L以上である。すなわち、第1の検証でインバータ205の出力VOUTがHであり、かつ、第2の検証でインバータ205の出力VOUTがLであれば、書き込みトランジスタ201のしきい値VthがVth_HとVth_Lの間にあると言える。それ以外の場合は、書き込みトランジスタ201のしきい値Vthは許容される範囲外である。そして、これらの検証の結果、しきい値VthがVth_HとVth_Lの間にあると判定された書き込みトランジスタ201を有するメモリセル200Nを良品として扱う。そうでないものについては、データ保持特性に問題があると考えられるので、使用しないような措置を取る。好ましくは、予備のメモリセルと置き換える。以下、具体的な例を示す。この例では、書き込みトランジスタ201のしきい値Vthとして許容される範囲を、1.4≦Vth<2.4[V]、とする。なお、しきい値の許容範囲は、これにとらわれず実施者が適宜設定できる。また、素子トランジスタ203Nのしきい値Vth_Nは0.5Vとする。なお、以下の検証をおこなう前に保持ノードDの電位を0Vとしておく。第1の検証として、電位VGMを2.9V=Vth_HVth_Nとする。電位VDHは電位VGM以上の値とすればよい。保持ノードDの電位は、Vth<2.9[V]のとき、2.9-Vth[V]で安定し、Vth≧2.9[V]のとき、0Vで安定する。このとき、素子トランジスタ203Nがオンインバータ205の出力VOUTはHであれば、保持ノードDの電位は素子トランジスタ203Nのしきい値Vth_Nより大きいということであり、オフインバータ205の出力VOUTはLであれば、保持ノードDの電位は素子トランジスタ203Nのしきい値Vth_N以下ということである。素子トランジスタ203Nのしきい値Vth_Nは0.5Vであるので、素子トランジスタ203Nがオンであれば、しきい値Vthが2.4Vよりも小さいということであり、オフであれば、しきい値Vthが2.4V以上ということである。したがって、素子トランジスタ203Nがオフインバータ205の出力VOUTはLとなった場合には、そのメモリセル200Nの書き込みトランジスタのしきい値Vthが許容される範囲外にあるので、そのメモリセル200Nは、予備のメモリセルに置き換える等の措置を講じて、使用しないようにする。以上で、第1の検証が完了する。その後、保持ノードDの電位を0Vとする。次に、第2の検証として、電位VGMを1.9V=Vth_LVth_Nとする。電位VDHは電位VGM以上の値とすればよい。すると、保持ノードDの電位はVth<1.9[V]のとき、1.9-Vth[V]であり、Vth≧1.9[V]のとき、0Vである。このとき、素子トランジスタ203Nがオンインバータ205の出力VOUTはHであれば、保持ノードDの電位は素子トランジスタ203Nのしきい値Vth_Nより大きいということであり、オフインバータ205の出力VOUTはLであれば、保持ノードDの電位は素子トランジスタ203Nのしきい値Vth_N以下ということである。素子トランジスタ203Nがオンということは、しきい値Vthが1.4Vよりも小さいということであり、オフであれば、しきい値Vthが1.4V以上ということである。したがって、素子トランジスタ203Nがオンインバータ205の出力VOUTはHとなった場合には、そのメモリセル200Nの書き込みトランジスタのしきい値Vthが許容される範囲外にあるので、そのメモリセル200Nは、予備のメモリセルに置き換える等の措置を講じて、使用しないようにする。以上で、第2の検証が完了する。以上の検証により、書き込みトランジスタ201のしきい値Vthが許容範囲内にあるメモリセルを選別できる。この結果、書き込みトランジスタ201のしきい値Vthが高すぎて、容量素子202に十分な電荷を蓄積できない不良や、しきい値Vthが低すぎて、電荷を必要な期間保持できない不良を防止することができ、信頼性を向上することができる。同様に、図1Cに示されるメモリセル200Pの書き込みトランジスタ201のしきい値Vthが許容される範囲内にあるか否かを、素子トランジスタ203Pを用いて判定することができる。図5Aに示すように、書き込みトランジスタ201のゲートの電位をVGMとし、ドレインの電位をVDHただし、VDH≧VGM>Vthとするとき、保持ノードDの電位は、容量素子202に電荷が蓄積されるのにしたがい上昇し、VGM-Vthで安定する。そして、保持ノードDの電位すなわち、素子トランジスタ203Pのゲートの電位がVDDVth_Pより小さければ素子トランジスタ203Pはオンとなる。ここで、素子トランジスタ203Pのしきい値をVth_Pとする。したがって、電位VGMおよび素子トランジスタ203Pのしきい値Vth_Pより書き込みトランジスタ201のしきい値Vthがどの範囲にあるかを知ることができる。例えば、VDDを2.0V、素子トランジスタ203Pのしきい値Vth_Pを-0.5Vとし、書き込みトランジスタ201のしきい値Vthの許容される範囲を、1.4<Vth≦2.4[V]、とする。当初、保持ノードDの電位を0Vとする。そして、まず、電位VGMを2.9Vとする。電位VDHは電位VGM以上の値とすればよい。ここでは3.3Vとする。保持ノードDの電位は、Vth<2.9[V]のとき、2.9-Vth[V]で安定し、Vth≧2.9[V]のとき、0Vで安定する。このとき、素子トランジスタ203Pがオンであれば、保持ノードDの電位は2.0Vth_P[V]より小さいということであり、オフであれば、保持ノードDの電位は2.0Vth_P[V]以上ということである図5B参照。したがって、素子トランジスタ203Pがオンであれば、しきい値Vthが1.4Vよりも大きいということであり、オフであれば、しきい値Vthが1.4V以下ということである。すなわち、素子トランジスタ203Pがオフインバータ205の出力VOUTはHとなった場合には、そのメモリセル200Pの書き込みトランジスタのしきい値Vthが許容される範囲外にあるので、そのメモリセル200Pは、予備のメモリセルに置き換える等の措置を講じて、使用しないようにする。次に、保持ノードDの電位を0Vとした後、電位VGMを3.9Vとする。電位VDHは電位VGM以上の値とすればよい。ここでは、例えば、4.3Vとする。保持ノードDの電位は、Vth<3.9Vのとき、3.9-Vth[V]で安定し、Vth≧3.9[V]のとき、0Vで安定する。このとき、素子トランジスタ203Pがオンであれば、保持ノードDの電位は2.0Vth_P[V]より小さいということであり、オフであれば、保持ノードDの電位は2.0Vth_P[V]以上ということである図5C参照。素子トランジスタ203Pのしきい値Vth_Pは-0.5Vであるので、素子トランジスタ203Pがオンであれば、しきい値Vthが2.4Vよりも大きいということであり、オフであれば、しきい値Vthが2.4V以下ということである。したがって、素子トランジスタ203Pがオンインバータ205の出力VOUTはLとなった場合には、そのメモリセル200Pの書き込みトランジスタのしきい値Vthが許容される範囲外にあるので、そのメモリセル200Pは、予備のメモリセルに置き換える等の措置を講じて、使用しないようにする。以上は、個々のメモリセル内の書き込みトランジスタ201のしきい値が許容される範囲にあるか否かを判別する方法であったが、図7に示されるようなマトリクス状の半導体メモリ装置においても同様に実施できる。まず、初期的な検査をおこなって、書き込みトランジスタ201が正常に動作しているメモリセルを記録する。これらのメモリセルの書き込みトランジスタ201のしきい値は0V以上であることは確実であるが、しかし、その詳細な値は不明であるので、メモリセルが十分なデータ保持能力を有するかどうかはわからない。次に、例えば、第n1行のメモリセルの書き込みトランジスタ201のしきい値の検査は以下のようにおこなえばよい。まず、書き込みワード線208_n1以外の全ての書き込みワード線の電位をVGLとして、それらの行の書き込みトランジスタ201をオフとする。一方、書き込みワード線208_n1の電位は、検証で用いる電位VGMとし、また、全てのビット線の電位をVDH≧VGMとして、容量素子202に電荷を蓄積する。これらの値は図5に示したものを用いてもよい。その後、書き込みワード線208_n1の電位をVGLとし、また、全てのビット線の電位をVDLとする。これで、すべての書き込みトランジスタはオフとなる。一方、読み出しワード線207_n1以外の全ての読み出しワード線の電位を、データに関わらず素子トランジスタ203Pがオフとなる電位とし、読み出しワード線207_n1の電位は、読み出しのための電位とする。この状態で、各列のインバータ205より出力される信号を読み出す。上述のように、素子トランジスタ203Pの状態は、書き込みトランジスタ201のしきい値によって変動するので、インバータ205の出力を検証することにより、書き込みトランジスタ201のしきい値が許容される範囲にあるか否かを検査できる。また、本実施の形態は、実施の形態1で示す検証動作と組み合わせてもよい。例えば、実施の形態1の第1の検証動作と本実施の形態の第2の検証動作とを組み合わせても、トランジスタ101のしきい値Vthが許容される範囲にあるか否かを判定できる。同様に、実施の形態1の第2の検証動作と本実施の形態の第1の検証動作とを組み合わせてもよい。なお、実施の形態1で指摘したように、外部より電位VGMを書き込みワード線208に導入する構造としてもよい。また、VDHとしてVGMと同じ電位を採用する場合には、外部より導入した電位VGMが、ビット線にも導入できるような構成としてもよい。実施の形態3NAND型半導体メモリ装置の例を図8を用いて説明する。図8に示されるのは、NAND半導体メモリ装置の一部であり、図では、第1行第m列から第4行第m1列mは自然数までの8つのメモリセルが示されている。用いられているメモリセルは図1Bに示されるものと同じである。各メモリセルには、書き込みトランジスタ、容量素子、Nチャネル型の素子トランジスタが設けられているが、詳細は図1Bを参照すればよい。本実施の形態の半導体メモリ装置はNAND型であるので、図7に示した半導体メモリ装置とは異なる回路構成となっており、同じ列の第1行乃至第4行の書き込みトランジスタおよび第1行乃至第4行の素子トランジスタが直列に接続されている。さらに、第1行の書き込みトランジスタとビット線209_m、209_m1の間には第1選択トランジスタ213_m、213_m1を、第4行の素子トランジスタとソース線210の間に第2選択トランジスタ215_m、215_m1を、それぞれ直列に設ける。第1選択トランジスタ213_m、213_m1のゲートは第1選択線212に接続し、第2選択トランジスタ215_m、215_m1のゲートは第2選択線214に接続する。また、各メモリセルの書き込みトランジスタのゲートは書き込みワード線208_1、208_2、208_3、208_4に接続する。なお、ソース線210は図8に示すように、書き込みワード線に平行に設けると、集積化を高める上で効果があるが、ビット線と平行に設けてもよい。また、ソース線210は、常に一定の電位としておいてもよい。以下の説明では、ソース線210は常に0Vとする。さらに、読み出しトランジスタ204P_m、204P_m1のソースに接続する配線206の電位は常に適切な正の電位例えば、電源電位とする。なお、本実施の形態では、読み出しに用いる読み出しトランジスタ204Pやインバータ205は図4Aに示すものと同様である。書き込みの例を以下に示す。まず、読み出しワード線207_1、207_2、207_3、207_4の電位を0Vとする。また、書き込みワード線208_1、208_2、208_3、208_4の電位を電位VGHとする。その結果、図8に示されるメモリセルの書き込みトランジスタはオンとなる。また、第2選択線214を0V、読み出し線211を適切な正の電位として、第2選択トランジスタ215_m、215_m1、読み出しトランジスタ204P_m、204P_m1がオフとなるようにする。さらに、第1選択線212に適切な正の電位を与え、第1選択トランジスタ213_m、213_m1をオンとする。この状態で、ビット線209_m、209_m1に、それぞれの第4行のメモリセルに書き込むデータに応じた信号を与える。信号は2値でも多値でもよい。この操作により第1行乃至第4行のメモリセルにデータが書き込まれる。続いて、第4行の書き込みワード線208_4に電位VGLを与え、第4行の書き込みトランジスタをオフとする。この結果、第4行のメモリセルにデータが保存される。さらに、ビット線209_m、209_m1に、それぞれの第3行のメモリセルに書き込むデータに応じた信号を与える。この操作により第1行乃至第3行のメモリセルにデータが書き込まれる。そして、第3行の書き込みワード線208_3に電位VGLを与え、第3行の書き込みトランジスタをオフとする。この結果、第3行のメモリセルにデータが保存される。以下、同様にビット線209_m、209_m1に、順次、第2行、第1行のメモリセルに書き込むデータに応じた信号を与え、その後、当該行の書き込みワード線に電位VGLを与え、当該行の書き込みトランジスタをオフとする操作を繰り返し、第1行乃至第4行のメモリセルにデータが保存される。その後、第1選択線212を0Vとし、第1選択トランジスタ213_m、213_m1をオフとする。データの保存時には、全ての書き込みワード線208の電位をVGL、ビット線209の電位をVDLとする。読み出しは以下のようにおこなう。例えば、第3行のメモリセルからデータを読み出す場合を考える。その際には、読み出しワード線207_3の電位を読み出しのための電位とする。一方、その他の読み出しワード線は、書き込まれたデータに関わらず、素子トランジスタがオンとなるような電位とする。また、第2選択線214の電位を適切な正の電位とし、第2選択トランジスタ215_m、215_m1をオンとする。さらに、読み出しトランジスタ204Pを機能させるため、読み出し線211の電位を0Vとする。すると、各列の第3行の素子トランジスタがオンであるかオフであるかによって、各列のビット線209の電位が変動するので、インバータの出力よりデータを判別することができる。このような半導体メモリ装置に用いられているメモリセル200Nの書き込みトランジスタのしきい値の検査は、以下のようにおこなう。まず、初期的な検査をおこなって、書き込みトランジスタが正常に動作しているメモリセルを記録する。これらのメモリセルの書き込みトランジスタのしきい値は0V以上であることは確実であるが、しかし、その詳細な値は不明であるので、メモリセルが十分なデータ保持能力を有するかどうかはわからない。次に、例えば、第3行のメモリセルの書き込みトランジスタのしきい値を検査する場合を考える。その際には、書き込みワード線208_4の電位をVGLとし、書き込みワード線208_1、208_2、208_3の電位を検証に用いる電位VGMとし、第1行乃至第3行の書き込みトランジスタをオンとする。また、第1選択線212の電位を適切な正の電位とし、第1選択トランジスタ213をオンとする。電位VGMには、実施の形態2で示した条件のものを用いればよい。さらに、全てのビット線209に電位VDHVth<VGM≦VDH、Vthは書き込みトランジスタのしきい値を与える。すると、第3行の個々の列の書き込みトランジスタのソースの電位素子トランジスタのゲートの電位はVGM-VDHとなる。その後、書き込みワード線208_1、208_2、208_3の電位をVGLとし、第1行乃至第3行の書き込みトランジスタをオフとする。また、第1選択線212の電位を0Vとし、第1選択トランジスタ213をオフとする。次に、第2選択線に適切な電位を与えて第2選択トランジスタ215をオンとする。また、読み出しワード線207_1、207_2、207_4に書き込まれたデータに関らず素子トランジスタがオンとなる電位を与える。一方、読み出しワード線207_3には読み出しのための電位を与える。実施の形態2で示したように、素子トランジスタのゲートの電位には、書き込みトランジスタのしきい値Vthの情報が含まれており、書き込みトランジスタのしきい値Vthの情報によって、素子トランジスタはオンであったりオフであったりする。したがって、各ビット線に接続されたインバータ205の出力によりしきい値が許容される範囲にあるかどうか判定できる。書き込みトランジスタのしきい値が許容範囲外にあると判定されたメモリセルは、予備のメモリセルに置き換えるとよい。実施の形態4実施の形態1では、データの書き込みの際に図1Aの端子Aの電位を、端子Bの電位以上の電位としてトランジスタ101の電位を判定する例を示したが、本実施の形態では、端子Aの電位を端子Bの電位以下の電位としてトランジスタ101の電位を判定する例を示す。本実施の形態では、データ書き込み後に端子Cの電位を変動させることにより、トランジスタ101のしきい値が許容される範囲にあるか否かを判定する。以下、図1Aを用いて具体例を示して説明する。この例では、許容されるしきい値Vthの範囲を、1.4<Vth≦1.7[V]、とする。なお、許容されるしきい値の範囲は実施するものが適宜設定できる。当初、保持ノードDの電位は0Vであったとする。まず、第1の検証動作として、端子Aの電位を2.1V、端子Bの電位を3.5Vとして書き込みをおこなう。なお、端子Aの電位は1.8V以上の電位であれば上記以外の値でもよい。1.8Vは、端子Bの電位-しきい値の上限である。このとき、トランジスタ101のしきい値Vthが1.4V以下であれば、保持ノードDの電位は2.1Vであるが、トランジスタ101のしきい値Vthが1.4Vより大きければ保持ノードDの電位は、Vth<3.5[V]のとき、3.5-Vth[V]となり、Vth≧3.5[V]のとき、0Vとなる。書き込み後は、端子Aの電位をVGLとする。次に、端子Cの電位を書き込み時より0.8Vだけ低下させる。すると、保持ノードDの電位も0.8V低下して、Vth≦1.4[V]のとき、1.3Vとなり、1.4<Vth<3.5[V]のとき、2.7-Vth[V]となり、Vth≧3.5[V]のとき、-0.8Vとなる。次に、図3Aのように端子Aをセンスアンプに接続する。端子Aの電位は1V、センスアンプの参照電位も1Vとする。そして、端子Bの電位を3.5Vとして、トランジスタ101をオンとする。トランジスタ101をオンとする前の保持ノードDの電位が1V以上であれば、センスアンプの出力はHであり、1Vより低ければLである。ここで、トランジスタ101のしきい値Vthが1.7Vより大きければ、保持ノードDの電位は1V未満となり、センスアンプの出力はLとなる。すなわち、センスアンプの出力がLであれば、トランジスタ101のしきい値Vthが1.7Vより大きい。したがって、第1の検証動作でセンスアンプの出力がLとなるメモリセルは使用しないようにし、好ましくは、予備のメモリセルに置き換える。以上で、第1の検証が完了する。その後、保持ノードDの電位を0Vとする。次に、第2の検証動作として、端子Aの電位を2.1V、端子Bの電位を3.5Vとして書き込みをおこなう。2.1Vは、端子Bの電位-しきい値の下限である。このとき、トランジスタ101のしきい値Vthが1.4Vより小さければ、保持ノードDの電位は2.1Vであるが、トランジスタ101のしきい値Vthが1.4V以上であれば保持ノードDの電位は、Vth<3.5[V]のとき、3.5-Vth[V]となり、Vth≧3.5[V]のとき、0Vとなる。書き込み後は、端子Aの電位をVGLとする。次に、端子Cの電位を書き込み時より1.1Vだけ低下させる。すると、保持ノードDの電位も1.1V低下して、Vth<1.4[V]のとき、1.0Vとなり、1.4≦Vth<3.5[V]のとき、2.4-Vth[V]となり、Vth≧3.5[V]のとき、-1.1Vとなる。次に、端子Aをセンスアンプに接続する。端子Aの電位は1V、センスアンプの参照電位も1Vとする。そして、端子Bの電位を3.5Vとして、トランジスタ101をオンとする。トランジスタ101をオンとする前の保持ノードDの電位が1V以上であれば、センスアンプの出力はHであり、1Vより低ければLである。ここで、トランジスタ101のしきい値Vthが1.4V以下であれば、保持ノードDの電位は1Vであり、センスアンプの出力はHとなる。すなわち、センスアンプの出力がHであれば、トランジスタ101のしきい値Vthが1.4V以下である。したがって、第2の検証動作でセンスアンプの出力がLとなるメモリセルは使用しないようにし、好ましくは、予備のメモリセルに置き換える。以上で、第2の検証が完了する。以上の検証により、トランジスタ101のしきい値Vthが許容範囲内にあるメモリセルを選別できる。この結果、トランジスタ101のしきい値Vthが高すぎて、容量素子102に十分な電荷を蓄積できない不良や、しきい値Vthが低すぎて、電荷を必要な期間保持できない不良を防止することができ、信頼性を向上することができる。以上の方法は、メモリセル100をマトリクス状に構成した半導体メモリ装置例えば、図6乃至図8に示される半導体装置においても適用できる。以上の検証動作においては、保持ノードDの電位をセンスアンプを用いて判定したが、メモリセルが図1Bのメモリセル200Nあるいは図1Cのメモリセル200Pで示されるように保持ノードDに素子トランジスタ203Nあるいは203Pのゲートが接続されているものであれば、実施の形態2で示したように素子トランジスタの状態を見ることによっても判定できる。また、本実施の形態は、実施の形態1で示す検証動作と組み合わせてもよい。例えば、実施の形態1の第1の検証動作と本実施の形態の第2の検証動作とを組み合わせても、トランジスタ101のしきい値Vthが許容される範囲にあるか否かを判定できる。同様に、実施の形態1の第2の検証動作と本実施の形態の第1の検証動作とを組み合わせてもよい。同様に本実施の形態と実施の形態2とを組み合わせることもできる。なお、本実施の形態では端子Cに印加する電位を変動させるが、そのような電位は通常の動作では使用しないこともある。半導体メモリ装置内にそのような電位のための電位発生回路を設けることは無駄である。また、その電位の精度は60mV以下、好ましくは10mV以下であることが要求される。以上の理由から端子Cに印加する電位を外部より導入する構造としてもよい。端子Aに印加する電位についても同様に外部から導入してもよい。実施の形態5本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図10を用いて説明する。本実施の形態では、コンピュータ、電子ペーパー、テレビジョン装置テレビ、またはテレビジョン受信機ともいう、メモリカードなどの電子機器に、上述の半導体装置を適用する場合について説明する。図10Aは、ノート型のパーソナルコンピュータ300であり、筐体301、筐体302、表示部303、キーボード304などによって構成されている。筐体301と筐体302の少なくとも一には、先の実施の形態に示す方法で検査された信頼性の高い半導体装置を設けるとよい。そのため、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。図10Bは、電子ペーパーを実装した電子書籍310であり、筐体311と筐体312の2つの筐体で構成されている。筐体311および筐体312には、それぞれ表示部313および表示部314が設けられている。筐体311と筐体312は、軸部315により接続されており、該軸部315を軸として開閉動作をおこなうことができる。また、筐体311は、操作キー316、電源ボタン317、スピーカー318などを備えている。筐体311、筐体312の少なくとも一には、先の実施の形態に示す方法で検査された信頼性の高い半導体装置を設けるとよい。そのため、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。図10Cは、テレビジョン装置320であり、筐体321、表示部322、スタンド323などで構成されている。筐体321には、映像や音声の録画録音の目的等のために先の実施の形態に示す方法で検査された信頼性の高い半導体装置が搭載できる。そのため、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。図10Dに示すのは、USBコネクタを有するメモリカード通称、USBメモリ、あるいはUSBStick、PenDrive等とも言う330である。このメモリカードは主たる筐体331とキャップ332を有する。筐体331には、基板333とUSBコネクタ336が設けられる。基板333には、上記の実施の形態で示した方法で検査された信頼性の高い半導体メモリ装置335と、その制御回路334を設ける。制御回路334は、メモリカード330を電子機器に挿入してデータのやりとりをおこなう際に使用される。以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、信頼性が高く、長期間のデータの保存に耐え、消費電力を低減した電子機器が実現される。もちろん、図10に示された電子機器以外においても、先の実施の形態に係る半導体装置を搭載することにより同様の効果が得られる。