"論理回路と正の電源電位との間および論理回路と接地電位との間にそれぞれ接続される2つのパワースイッチを論理回路の間欠動作に合わせて制御し、パワースイッチを導通して論理回路への電源供給を行うとともに、パワースイッチを非導通にして論理回路への電源供給を停止したときのリーク電流を低減するリーク電流低減回路において、前記2つのパワースイッチは、前記論理回路と正の電源電位との間にnMOSトランジスタを接続し、前記論理回路と接地電位との間にpMOSトランジスタを接続した構成とし、前記論理回路の動作停止時に前記pMOSトランジスタのゲート端子を正の電源電位に接続して非導通とし、前記論理回路の動作時に前記pMOSトランジスタのゲート電位を接地電位に接続して導通させるスイッチを備え、前記論理回路の動作停止時に前記nMOSトランジスタのゲート端子を前記接地電位に設定して非導通とし、前記論理回路の動作時に前記nMOSトランジスタのゲート端子を前記正の電源電位以上の電位に設定して導通させる電圧変換器を備えたことを特徴とするリーク電流低減回路。論理回路と正の電源電位との間および論理回路と接地電位との間にそれぞれ接続される2つのパワースイッチを論理回路の間欠動作に合わせて制御し、パワースイッチを導通して論理回路への電源供給を行うとともに、パワースイッチを非導通にして論理回路への電源供給を停止したときのリーク電流を低減するリーク電流低減回路において、前記2つのパワースイッチは、前記論理回路と正の電源電位との間にnMOSトランジスタを接続し、前記論理回路と接地電位との間にpMOSトランジスタを接続した構成とし、前記論理回路の動作停止時に前記nMOSトランジスタのゲート端子を接地電位に接続して非導通とし、前記論理回路の動作時に前記nMOSトランジスタのゲート端子を正の電源電位に接続して導通させるスイッチを備え、前記論理回路の動作停止時に前記pMOSトランジスタのゲート端子を前記正の電源電位に設定して非導通とし、前記論理回路の動作時に前記pMOSトランジスタのゲート端子を前記接地電位以下の電位に設定して導通させる電圧変換器を備えたことを特徴とするリーク電流低減回路。論理回路と正の電源電位との間および論理回路と接地電位との間にそれぞれ接続される2つのパワースイッチを論理回路の間欠動作に合わせて制御し、パワースイッチを導通して論理回路への電源供給を行うとともに、パワースイッチを非導通にして論理回路への電源供給を停止したときのリーク電流を低減するリーク電流低減回路において、前記2つのパワースイッチは、前記論理回路と正の電源電位との間にnMOSトランジスタを接続し、前記論理回路と接地電位との間にpMOSトランジスタを接続した構成とし、前記論理回路の動作停止時に前記nMOSトランジスタのゲート端子を前記接地電位に設定して非導通とし、前記論理回路の動作時に前記nMOSトランジスタのゲート端子を前記正の電源電位以上の電位に設定して導通させる第1の電圧変換器を備え、前記論理回路の動作停止時に前記pMOSトランジスタのゲート端子を前記正の電源電位に設定して非導通とし、前記論理回路の動作時に前記pMOSトランジスタのゲート端子を前記接地電位以下の電位に設定して導通させる第2の電圧変換器を備えたことを特徴とするリーク電流低減回路。図16,図18に示すMT-CMOS回路では、パワースイッチ92,93は論理回路91の動作時に数十mAから数百mAの電流を供給しなければならない。このため、ゲート幅が数十mm程度と巨大になる。また、待機時のゲート/ソース間電圧は0Vであり、リーク電流は最小ではない。これらにより、待機時のリーク電流は数十μA程度流れてしまう問題がある。また、特許文献2では、電圧変換器DC/DCコンバータなどを用いてパワースイッチのゲート電圧を電源電圧よりも高くする方法、すなわちゲート/ソース間を逆バイアスにすることで待機時リーク電流を低減する方法もある。しかし、この方法ではチャージポンプ回路などを動かすため、待機時に消費電力が大きく、平均消費電力を小さくできない問題がある。さらに、特許文献1,2のMT-CMOS技術では、パワースイッチが正の電源側または接地側の片方のみに接続されているため、論理回路内の電位は動作時と待機時で大幅に変わってしまう。このため、回路中に容量等による大きなRC時定数を含む論理回路では、待機モードから動作モードに変わる立ち上げ時間が長くなる問題があった。本発明は、以上の問題点を考慮し、間欠動作する論理回路の動作停止時待機時のリーク電流を低減するとともに、さらに論理回路の動作時の駆動電流を十分に供給可能なリーク電流低減回路を提供することを目的とする。第1の発明は、論理回路と正の電源電位との間および論理回路と接地電位との間にそれぞれ接続される2つのパワースイッチを論理回路の間欠動作に合わせて制御し、パワースイッチを導通して論理回路への電源供給を行うとともに、パワースイッチを非導通にして論理回路への電源供給を停止したときのリーク電流を低減するリーク電流低減回路において、2つのパワースイッチは、論理回路と正の電源電位との間にnMOSトランジスタを接続し、論理回路と接地電位との間にpMOSトランジスタを接続した構成とし、論理回路の動作停止時にpMOSトランジスタのゲート端子を正の電源電位に接続して非導通とし、論理回路の動作時にpMOSトランジスタのゲート電位を接地電位に接続して導通させるスイッチを備え、論理回路の動作停止時にnMOSトランジスタのゲート端子を接地電位に設定して非導通とし、論理回路の動作時にnMOSトランジスタのゲート端子を正の電源電位以上の電位に設定して導通させる電圧変換器を備える。第2の発明は、論理回路と正の電源電位との間および論理回路と接地電位との間にそれぞれ接続される2つのパワースイッチを論理回路の間欠動作に合わせて制御し、パワースイッチを導通して論理回路への電源供給を行うとともに、パワースイッチを非導通にして論理回路への電源供給を停止したときのリーク電流を低減するリーク電流低減回路において、2つのパワースイッチは、論理回路と正の電源電位との間にnMOSトランジスタを接続し、論理回路と接地電位との間にpMOSトランジスタを接続した構成とし、論理回路の動作停止時にnMOSトランジスタのゲート端子を接地電位に接続して非導通とし、論理回路の動作時にnMOSトランジスタのゲート端子を正の電源電位に接続して導通させるスイッチを備え、論理回路の動作停止時にpMOSトランジスタのゲート端子を正の電源電位に設定して非導通とし、論理回路の動作時にpMOSトランジスタのゲート端子を接地電位以下の電位に設定して導通させる電圧変換器を備える。第3の発明は、論理回路と正の電源電位との間および論理回路と接地電位との間にそれぞれ接続される2つのパワースイッチを論理回路の間欠動作に合わせて制御し、パワースイッチを導通して論理回路への電源供給を行うとともに、パワースイッチを非導通にして論理回路への電源供給を停止したときのリーク電流を低減するリーク電流低減回路において、2つのパワースイッチは、論理回路と正の電源電位との間にnMOSトランジスタを接続し、論理回路と接地電位との間にpMOSトランジスタを接続した構成とし、論理回路の動作停止時にnMOSトランジスタのゲート端子を接地電位に設定して非導通とし、論理回路の動作時にnMOSトランジスタのゲート端子を正の電源電位以上の電位に設定して導通させる第1の電圧変換器を備え、論理回路の動作停止時にpMOSトランジスタのゲート端子を正の電源電位に設定して非導通とし、論理回路の動作時にpMOSトランジスタのゲート端子を接地電位以下の電位に設定して導通させる第2の電圧変換器を備える。第1~第3の発明のリーク電流低減回路では、論理回路と正の電源電位間をnMOSトランジスタで接続し、論理回路と接地電位間をpMOSトランジスタで接続し、論理回路の動作停止時にパワースイッチとしての2つのトランジスタのゲート/ソース間が逆バイアス状態に設定することにより、リーク電流を大幅に低減することができる。これにより、論理回路を含む装置の動作停止時待機時の消費電力を大幅に抑制することができ、特に電池を電源としかつ間欠動作する装置例えば無線タグにおいて電池の長寿命化を図ることができる。また、論理回路内の電位を正の電源電位と接地電位の中間電位に保持することができるので、待機モードから動作モードに変わる立ち上げ時間を短くすることができる。さらに、論理回路の動作停止時のリーク電流低減効果に加えて、論理回路の動作時にnMOSトランジスタのゲート電位を電源電位よりも高くする電圧変換器を用いることにより、電源電位が低い場合でも論理回路に十分な電流を供給することができる。また、論理回路の動作時にpMOSトランジスタのゲート電位を電源電位よりも低くする電圧変換器を用いることにより、電源電位が低い場合でも論理回路に十分な電流を供給することができる。また、電圧変換器は、ゲートへの電位供給のみに用いられるため非常に低電力で動作し、また論理回路の動作時にのみ動作するため、間欠比率の大きなアプリケーションでは平均消費電力を増加させることはない。本発明の第1の基本構成:参考例図1は、本発明のリーク電流低減回路の第1の基本構成を示す。図1は論理回路11と正の電源電位Vddとの間に、パワースイッチを構成するnMOSトランジスタ12とpMOSトランジスタ13がそれぞれ高電位側および低電位側になるように縦属に接続し、ゲート電位制御回路10が各トランジスタのゲート電位を制御する構成である。ゲート電位制御回路10は、論理回路11の動作停止時オフ時にnMOSトランジスタ12のゲート端子を接地電位0Vとし、pMOSトランジスタ13のゲート端子を正の電源電位Vddとしてそれぞれ非導通とする制御を行い、論理回路11の動作時オン時にnMOSトランジスタ12のゲート端子を正の電源電位以上≧Vddとし、pMOSトランジスタ13のゲート電位を接地電位0Vとしてそれぞれ導通させる制御を行う。本基本構成は、以下に示す図3,5,7,9の各実施形態の第1の構成例に対応する。図1は論理回路11と接地電位0Vとの間に、パワースイッチを構成するnMOSトランジスタ12とpMOSトランジスタ13がそれぞれ高電位側および低電位側になるように縦属に接続し、ゲート電位制御回路10が各トランジスタのゲート電位を制御する構成である。ゲート電位制御回路10は、論理回路11の動作停止時オフ時にnMOSトランジスタ12のゲート端子を接地電位0Vとし、pMOSトランジスタ13のゲート端子を正の電源電位Vddとしてそれぞれ非導通とする制御を行い、論理回路11の動作時オン時にnMOSトランジスタ12のゲート端子を正の電源電位Vddとし、pMOSトランジスタ13のゲート電位を接地電位以下≦0Vとしてそれぞれ導通させる制御を行う。本基本構成は、以下に示す図4,6,8,10の各実施形態の第2の構成例に対応する。なお、論理回路11は間欠動作する装置に搭載される低閾値電圧トランジスタ回路であるが、上記のように無線タグRFIDや携帯型無線端末に使用される高周波アナログ回路に限らず、一般に集積回路における論理回路や演算回路であってもよい。また、図示しないタイミング制御部により、論理回路11の間欠動作のタイミングが制御されるとともに、ゲート電位制御回路10が設定するゲート電位も同期して制御されるものとする。以下に示す各実施形態の構成においても同様である。本発明の第2の基本構成図2は、本発明のリーク電流低減回路の第2の基本構成を示す。本構成は論理回路11と正の電源電位Vddとの間に、パワースイッチを構成するnMOSトランジスタ12を接続し、論理回路11と接地電位0Vとの間に、パワースイッチを構成するpMOSトランジスタ13を接続し、ゲート電位制御回路40が各トランジスタのゲート電位を制御する構成である。ゲート電位制御回路40は、論理回路11の動作停止時オフ時にnMOSトランジスタ12のゲート端子を接地電位0Vとし、pMOSトランジスタ13のゲート端子を正の電源電位Vddとしてそれぞれ非導通とする制御を行う。また、論理回路11の動作時オン時に、nMOSトランジスタ12のゲート端子を正の電源電位以上≧Vddとし、pMOSトランジスタ13のゲート電位を接地電位以下≦0Vとしてそれぞれ導通させる制御を行う。本基本構成は、以下に示す図11~図15の各実施形態の構成例に対応する。第1の実施形態図3は、本発明のリーク電流低減回路の第1の実施形態の第1の構成例を示す。図3は論理回路11が動作停止時オフ時の接続状態を示し、図3は論理回路11が動作時オン時の接続状態を示す。図において、論理回路11と正の電源電位Vddとの間に、パワースイッチを構成するnMOSトランジスタ12とpMOSトランジスタ13がそれぞれ高電位側および低電位側になるように縦属に接続する。すなわち、nMOSトランジスタ12のドレインと正の電源電位Vddが接続され、nMOSトランジスタ12のソースとpMOSトランジスタ13のソースが接続され、pMOSトランジスタ13のドレインと論理回路11の第1の電源端子が接続される。論理回路11の第2の電源端子には接地電位0Vが接続される。また、nMOSトランジスタ12のゲートには、相補的にオンオフするスイッチ14,15を介して正の電源電位Vddまたは接地電位0Vが接続される。pMOSトランジスタ13のゲートには、相補的にオンオフするスイッチ16,17を介して正の電源電位Vddまたは接地電位0Vが接続される。なお、スイッチ14,16、スイッチ15,17もそれぞれ相補的にオンオフする。図3に示す論理回路11が動作停止時オフ時には、スイッチ14,17がオフ、スイッチ15,16がオンとなり、nMOSトランジスタ12のゲート電位が接地電位0Vに制御され、pMOSトランジスタ13のゲート電位が正の電源電位Vddに制御され、両トランジスタは非導通となる。このとき、両トランジスタのソース電位は中間電位~Vdd/2になる。このため、両トランジスタともにゲート/ソース間は逆バイアス状態になり、リーク電流が大幅に低減する。一方、図3に示す論理回路11が動作時オン時には、スイッチ14,17がオン、スイッチ15,16がオフとなり、nMOSトランジスタ12のゲート電位が正の電源電位Vddに制御され、pMOSトランジスタ13のゲート電位が接地電位0Vに制御され、両トランジスタは導通して論理回路11に電流が供給される。本実施形態のリーク電流低減回路では、パワースイッチnMOSトランジスタ12とpMOSトランジスタ13のゲート電位切替に、別のスイッチ14~17を用いている。これら4個のスイッチには、本実施形態でパワースイッチと同様のトランジスタを用いることができるが、ゲート電位保持のみに用いるので、小ゲートサイズゲート幅1μm以下のトランジスタで十分である。このため、スイッチ14~17におけるリーク電流は非常に小さい。図4は、本発明のリーク電流低減回路の第1の実施形態の第2の構成例を示す。図4は論理回路11が動作停止時オフ時の接続状態を示し、図4は論理回路11が動作時オン時の接続状態を示す。本構成例では、論理回路11の第1の電源端子に正の電源電位Vddを接続し、第2の電源端子と接地電位0Vとの間に、パワースイッチを構成するnMOSトランジスタ12とpMOSトランジスタ13がそれぞれ高電位側および低電位側になるように縦属に接続しているが、各トランジスタのゲートに接続されるスイッチ14~17の動作メカニズムは図3に示す第1の構成例と同じである。第2の実施形態図5は、本発明のリーク電流低減回路の第2の実施形態の第1の構成例を示す。図5は論理回路11が動作停止時オフ時の接続状態を示し、図5は論理回路11が動作時オン時の接続状態を示す。本構成例は、図3に示す第1の実施形態の第1の構成例におけるnMOSトランジスタ12のゲートへの電位供給に電圧変換器DC/DCコンバータ21を用いることを特徴とする。電圧変換器21は、電源端子の一方にスイッチ14を介して正の電源電位Vddを接続し、他方に接地電位0Vを接続し、スイッチ14がオフのときには動作を停止して接地電位0Vを出力し、スイッチ14がオンのときには昇圧動作により電源電位Vddより高い電位を出力する。図5に示す論理回路11が動作時オン時には、スイッチ14,17がオン、スイッチ16がオフとなり、nMOSトランジスタ12のゲート電位は電圧変換器21の昇圧動作により正の電源電位Vddよりも高くなるように制御され、pMOSトランジスタ13のゲート電位が接地電位0Vに制御され、両トランジスタは導通して論理回路11に電流が供給される。このとき、nMOSトランジスタ12のゲート電位が電源電位Vddよりも高くなるので、電源電位Vddが低い場合でも論理回路11に十分な電流を供給することができる。一方、図5に示す論理回路11が動作停止時オフ時には、スイッチ14,17がオフ、スイッチ16がオンとなり、電圧変換器21の動作が停止してnMOSトランジスタ12のゲート電位が接地電位0Vになり、pMOSトランジスタ13のゲート電位が正の電源電位Vddに制御され、両トランジスタは非導通となる。このとき、両トランジスタのソース電位は中間電位~Vdd/2になる。このため、両トランジスタともにゲート/ソース間は逆バイアス状態になり、リーク電流が大幅に低減する。本実施形態における電圧変換器DC/DCコンバータ21は、nMOSトランジスタ12のゲートへの電位供給のみに用いられるので非常に低電力で動作する。また、電圧変換器21は、論理回路11の動作時にのみ動作する設定である。このため、RFIDのように間欠比率の大きい用途では、電圧変換器21による平均消費電力のアップはわずかである。図6は、本発明のリーク電流低減回路の第2の実施形態の第2の構成例を示す。図6は論理回路11が動作停止時オフ時の接続状態を示し、図6は論理回路11が動作時オン時の接続状態を示す。本構成例は、図4に示す第1の実施形態の第2の構成例におけるpMOSトランジスタ13のゲートへの電位供給に電圧変換器DC/DCコンバータ22を用いることを特徴とする。電圧変換器22は、電源端子の一方に正の電源電位Vddを接続し、他方にスイッチ17を介して接地電位0Vを接続し、スイッチ17がオフのときには動作を停止して電源電位Vddを出力し、スイッチ17がオンのときには降圧動作により接地電位0Vより低い電位を出力する。図6に示す論理回路11が動作時オン時には、スイッチ14,17がオン、スイッチ15がオフとなり、pMOSトランジスタ13のゲート電位は電圧変換器22の降圧動作により接地電位0Vよりも低くなるように制御され、nMOSトランジスタ12のゲート電位が正の電源電位Vddに制御され、両トランジスタは導通して論理回路11に電流が供給される。このとき、pMOSトランジスタ13のゲート電位が接地電位0Vより低くなるので、電源電位Vddが低い場合でも論理回路11に十分な電流を供給することができる。なお、電圧変換器22における平均消費電力のアップは、本実施形態の第1の構成例と同様にわずかである。一方、図6に示す論理回路11が動作停止時オフ時には、スイッチ14,17がオフ、スイッチ15がオンとなり、電圧変換器22が動作を停止してpMOSトランジスタ13のゲート電位が正の電源電位Vddになり、nMOSトランジスタ12のゲート電位が接地電位0Vに制御され、両トランジスタは非導通となる。このとき、両トランジスタのソース電位は中間電位~Vdd/2になる。このため、両トランジスタともにゲート/ソース間は逆バイアス状態になり、リーク電流が大幅に低減する。第3の実施形態図7は、本発明のリーク電流低減回路の第3の実施形態の第1の構成例を示す。図7は論理回路11が動作停止時オフ時の接続状態を示し、図7は論理回路11が動作時オン時の接続状態を示す。本構成例は、図3に示す第1の実施形態の第1の構成例におけるnMOSトランジスタ12のゲートへの電位供給に電圧制御回路31を用いることを特徴とする。電圧制御回路31は、電源端子の一方にスイッチ14を介して正の電源電位Vddを接続し、他方に接地電位0Vを接続し、スイッチ14がオフのときには動作を停止して接地電位0Vを出力し、スイッチ14がオンのときには、論理回路11の第1の電源端子pMOSトランジスタ13のドレインの電位をモニタし、この電位が論理回路11の最適動作電位になるように、nMOSトランジスタ12のゲート電位を制御する。すなわち、図7に示す論理回路11の動作時オン時には、スイッチ14がオンになるので、電圧制御回路31は論理回路11への電圧レギュレータとして機能する。一方、図7に示す論理回路11が動作停止時オフ時には、スイッチ14,17がオフ、スイッチ16がオンとなり、電圧制御回路31の動作が停止してnMOSトランジスタ12のゲート電位が接地電位0Vになり、pMOSトランジスタ13のゲート電位が正の電源電位Vddに制御され、両トランジスタは非導通となる。このとき、両トランジスタのソース電位は中間電位~Vdd/2になる。このため、両トランジスタともにゲート/ソース間は逆バイアス状態になり、リーク電流が大幅に低減する。図8は、本発明のリーク電流低減回路の第3の実施形態の第2の構成例を示す。図8は論理回路11が動作停止時オフ時の接続状態を示し、図8は論理回路11が動作時オン時の接続状態を示す。本構成例は、図4に示す第1の実施形態の第2の構成例におけるpMOSトランジスタ13のゲートへの電位供給に電圧制御回路32を用いることを特徴とする。電圧制御回路32は、電源端子の一方に正の電源電位Vddを接続し、他方にスイッチ17を介して接地電位0Vを接続し、スイッチ17がオフのときには動作を停止して電源電位Vddを出力し、スイッチ17がオンのときには、論理回路11の第2の電源端子nMOSトランジスタ12のドレインの電位をモニタし、この電位が論理回路11の最適動作電位になるように、pMOSトランジスタ13のゲート電位を制御する。すなわち、図8に示す論理回路11の動作時オン時には、スイッチ17がオンになるので、電圧制御回路32は論理回路11への電圧レギュレータとして機能する。一方、図8に示す論理回路11が動作停止時オフ時には、スイッチ14,17がオフ、スイッチ15がオンとなり、pMOSトランジスタ13のゲート電位が電源電位Vddになり、nMOSトランジスタ12のゲート電位が接地電位0Vに制御され、両トランジスタは非導通となる。このとき、両トランジスタのソース電位は中間電位~Vdd/2になる。このため、両トランジスタともにゲート/ソース間は逆バイアス状態になり、リーク電流が大幅に低減する。第4の実施形態図9は、本発明のリーク電流低減回路の第4の実施形態の第1の構成例を示す。図9は論理回路11が動作停止時オフ時の接続状態を示し、図9は論理回路11が動作時オン時の接続状態を示す。本構成例は、図7に示す第3の実施形態の第1の構成例における電圧制御回路31への電源供給に電圧変換器DC/DCコンバータ21を用いることを特徴とする。電圧変換器21は、電源端子の一方にスイッチ14を介して正の電源電位Vddを接続し、他方に接地電位0Vを接続し、スイッチ14がオフのときには動作を停止して接地電位0Vを出力し、スイッチ14がオンのときには昇圧動作により電源電位Vddより高い電位を出力する。図9に示す論理回路11が動作時オン時には、スイッチ14,17がオン、スイッチ16がオフとなり、電圧制御回路31の電源電位は電圧変換器21の昇圧動作により正の電源電位Vddよりも高くなるように制御される。このとき、電圧制御回路31は、論理回路11の第1の電源端子pMOSトランジスタ13のドレインの電位をモニタし、この電位が論理回路11の最適動作電位になるように、nMOSトランジスタ12のゲート電位を制御する。このように、論理回路11の動作時オン時には、電圧制御回路31に電源電位Vddよりも高い電源電位が供給されるので、電源電位Vddが低い場合でも電圧レギュレータとして機能する。一方、図9に示す論理回路11が動作停止時オフ時には、スイッチ14,17がオフ、スイッチ16がオンとなり、電圧変換器21および電圧制御回路31がともに停止してnMOSトランジスタ12のゲート電位が接地電位0Vになり、pMOSトランジスタ13のゲート電位が正の電源電位Vddに制御され、両トランジスタは非導通となる。このとき、両トランジスタのソース電位は中間電位~Vdd/2になる。このため、両トランジスタともにゲート/ソース間は逆バイアス状態になり、リーク電流が大幅に低減する。図10は、本発明のリーク電流低減回路の第4の実施形態の第2の構成例を示す。図10は論理回路11が動作停止時オフ時の接続状態を示し、図10は論理回路11が動作時オン時の接続状態を示す。本構成例は、図8に示す第3の実施形態の第2の構成例における電圧制御回路32への電源供給に電圧変換器DC/DCコンバータ22を用いることを特徴とする。電圧変換器22は、電源端子の一方に正の電源電位Vddを接続し、他方にスイッチ17を介して接地電位0Vを接続し、スイッチ17がオフのときには動作を停止して電源電位Vddを出力し、スイッチ17がオンのときには降圧動作により接地電位0Vより低い電位を出力する。図10に示す論理回路11が動作時オン時には、スイッチ14,17がオン、スイッチ15がオフとなり、電圧制御回路32の電源電位は電圧変換器22の降圧動作により接地電位0Vよりも低くなるように制御される。このとき、電圧制御回路32は、論理回路11の第1の電源端子pMOSトランジスタ13のドレインの電位をモニタし、この電位が論理回路11の最適動作電位になるように、nMOSトランジスタ12のゲート電位を制御する。このように、論理回路11の動作時オン時には、電圧制御回路32に接地電位0Vよりも低い電源電位が供給されるので、電源電位Vddが低い場合でも電圧レギュレータとして機能する。一方、図10に示す論理回路11が動作停止時オフ時には、スイッチ14,17がオフ、スイッチ15がオンとなり、電圧変換器22および電圧制御回路32がともに停止してpMOSトランジスタ13のゲート電位が電源電位Vddになり、nMOSトランジスタ12のゲート電位が接地電位0Vに制御され、両トランジスタは非導通となる。このとき、両トランジスタのソース電位は中間電位~Vdd/2になる。このため、両トランジスタともにゲート/ソース間は逆バイアス状態になり、リーク電流が大幅に低減する。本実施形態における電圧変換器DC/DCコンバータ22は、電圧制御回路32への電位供給のみに用いられるので非常に低電力で動作する。また、電圧変換器22は、論理回路11の動作時にのみ動作する設定である。このため、RFIDのように間欠比率の大きい用途では、電圧変換器22による平均消費電力のアップはわずかである。第5の実施形態図11は、本発明のリーク電流低減回路の第5の実施形態を示す。図11は論理回路11が動作停止時オフ時の接続状態を示し、図11は論理回路11が動作時オン時の接続状態を示す。本実施形態は、論理回路11と正の電源電位Vddとの間に、パワースイッチを構成するnMOSトランジスタ12を接続し、論理回路11と接地電位0Vとの間に、パワースイッチを構成するpMOSトランジスタ13を接続する。すなわち、nMOSトランジスタ12のドレインと正の電源電位Vddが接続され、nMOSトランジスタ12のソースと論理回路11の第1の電源端子が接続され、pMOSトランジスタ13のドレインと接地電位0Vが接続され、pMOSトランジスタ13のソースと論理回路11の第2の電源端子が接続される。論理回路11は、例えば後述するLCフィルタを想定しており、このような容量Cを含むものとする。本構成は、図18に示す従来構成に対して、nMOSトランジスタ12とpMOSトランジスタ13の配置が逆になっている。また、nMOSトランジスタ12のゲートには、相補的にオンオフするスイッチ14,15を介して正の電源電位Vddまたは接地電位0Vが接続される。pMOSトランジスタ13のゲートには、相補的にオンオフするスイッチ16,17を介して正の電源電位Vddまたは接地電位0Vが接続される。なお、スイッチ14,16、スイッチ15,17もそれぞれ相補的にオンオフする。図11に示す論理回路11が動作時オン時には、スイッチ14,17がオン、スイッチ15,16がオフとなり、nMOSトランジスタ12のゲート電位が正の電源電位Vddに制御され、pMOSトランジスタ13のゲート電位が接地電位0Vに制御され、両トランジスタは導通して論理回路11に電流が供給される。このとき、論理回路11内の容量Cの電位は、正の電源電位と接地電位の中間電位Va~Vdd/2になりうる。図11に示す論理回路11が動作停止時オフ時には、スイッチ14,17がオフ、スイッチ15,16がオンとなり、nMOSトランジスタ12のゲート電位が接地電位0Vに制御され、pMOSトランジスタ13のゲート電位が正の電源電位Vddに制御され、両トランジスタは非導通となる。このとき、両トランジスタのソース電位および論理回路11内の容量Cの電位は、正の電源電位と接地電位のほぼ中間電位~Vaに保持される。このため、両トランジスタともにゲート/ソース間は逆バイアス状態になり、リーク電流が大幅に低減する。本実施形態のリーク電流低減回路では、パワースイッチnMOSトランジスタ12とpMOSトランジスタ13のゲート電位切替に、別のスイッチ14~17を用いている。これら4個のスイッチには、本実施形態でパワースイッチと同様のトランジスタを用いることができるが、ゲート電位保持のみに用いるので、小ゲートサイズゲート幅1μm以下のトランジスタで十分である。このため、スイッチ14~17におけるリーク電流は非常に小さい。図12は、論理回路11の一例を示す。ここでは、LCフィルタと同じ特性を有し、オンチップに形成されるgmCフィルタを示す。入力端子と出力端子との間に、ブリッジ接続された4つgmCellの各接続点と接地間に容量C1,C2,C3を接続する構成であり、4つのgmCellと2つの容量C2がインダクタLとして機能する。これらの容量は、論理回路特性として例えばバンドパスフィルタの通過帯域を調整する電位を保持する。このような論理回路11を図11のリーク電流低減回路に適用した場合、論理回路11の動作時オン時に、容量C1~C3の電位も中間電位Vaとなる。また、論理回路11の動作停止時オフ時には、nMOSトランジスタ12のゲート電位は0V、pMOSトランジスタ13のゲート電位はVddになり、両トランジスタのソース電位および容量C1~C3の電位は動作時とほぼ同じ中間電位~Vaに保持される。これにより、論理回路11は動作時と動作停止時待機時の内部電位容量電位の変化が小さくなるので、待機モードから動作モードに変わる立ち上げ時間を短くすることができる。第6の実施形態図13は、本発明のリーク電流低減回路の第6の実施形態の第1の構成例を示す。図13は論理回路11が動作停止時オフ時の接続状態を示し、図13は論理回路11が動作時オン時の接続状態を示す。本構成例は、図11に示す第5の実施形態におけるnMOSトランジスタ12のゲートへの電位供給に電圧変換器DC/DCコンバータ21を用いることを特徴とする。電圧変換器21は、電源端子の一方にスイッチ14を介して正の電源電位Vddを接続し、他方に接地電位0Vを接続し、スイッチ14がオフのときには動作を停止して接地電位0Vを出力し、スイッチ14がオンのときには昇圧動作により電源電位Vddより高い電位を出力する。図13に示す論理回路11が動作時オン時には、スイッチ14,17がオン、スイッチ16がオフとなり、nMOSトランジスタ12のゲート電位は電圧変換器21の昇圧動作により正の電源電位Vddよりも高くなるように制御され、pMOSトランジスタ13のゲート電位が接地電位0Vに制御され、両トランジスタは導通して論理回路11に電流が供給される。このとき、nMOSトランジスタ12のゲート電位が電源電位Vddよりも高くなるので、電源電位Vddが低い場合でも論理回路11に十分な電流を供給することができる。一方、図13に示す論理回路11が動作停止時オフ時には、スイッチ14,17がオフ、スイッチ16がオンとなり、電圧変換器21の動作が停止してnMOSトランジスタ12のゲート電位が接地電位0Vになり、pMOSトランジスタ13のゲート電位が正の電源電位Vddに制御され、両トランジスタは非導通となる。このとき、両トランジスタのソース電位は中間電位Vaになる。このため、両トランジスタともにゲート/ソース間は逆バイアス状態になり、リーク電流が大幅に低減する。図14は、本発明のリーク電流低減回路の第6の実施形態の第2の構成例を示す。図14は論理回路11が動作停止時オフ時の接続状態を示し、図14は論理回路11が動作時オン時の接続状態を示す。本構成例は、図11に示す第5の実施形態におけるpMOSトランジスタ13のゲートへの電位供給に電圧変換器DC/DCコンバータ22を用いることを特徴とする。電圧変換器22は、電源端子の一方に正の電源電位Vddを接続し、他方にスイッチ17を介して接地電位0Vを接続し、スイッチ17がオフのときには動作を停止して電源電位Vddを出力し、スイッチ17がオンのときには降圧動作により接地電位0Vより低い電位を出力する。図14に示す論理回路11が動作時オン時には、スイッチ14,17がオン、スイッチ15がオフとなり、pMOSトランジスタ13のゲート電位は電圧変換器22の降圧動作により接地電位0Vよりも低くなるように制御され、nMOSトランジスタ12のゲート電位が正の電源電位Vddに制御され、両トランジスタは導通して論理回路11に電流が供給される。このとき、pMOSトランジスタ13のゲート電位が接地電位0Vより低くなるので、電源電位Vddが低い場合でも論理回路11に十分な電流を供給することができる。一方、図14に示す論理回路11が動作停止時オフ時には、スイッチ14,17がオフ、スイッチ15がオンとなり、電圧変換器22が動作を停止してpMOSトランジスタ13のゲート電位が正の電源電位Vddになり、nMOSトランジスタ12のゲート電位が接地電位0Vに制御され、両トランジスタは非導通となる。このとき、両トランジスタのソース電位は中間電位Vaになる。このため、両トランジスタともにゲート/ソース間は逆バイアス状態になり、リーク電流が大幅に低減する。図15は、本発明のリーク電流低減回路の第6の実施形態の第3の構成例を示す。図15は論理回路11が動作停止時オフ時の接続状態を示し、図15は論理回路11が動作時オン時の接続状態を示す。本構成例は、図11に示す第5の実施形態におけるnMOSトランジスタ12およびpMOSトランジスタ13の各ゲートへの電位供給に電圧変換器DC/DCコンバータ21,22を用いることを特徴とする。電圧変換器21は、電源端子の一方にスイッチ14を介して正の電源電位Vddを接続し、他方に接地電位0Vを接続し、スイッチ14がオフのときには動作を停止して接地電位0Vを出力し、スイッチ14がオンのときには昇圧動作により電源電位Vddより高い電位を出力する。また、電圧変換器22は、電源端子の一方に正の電源電位Vddを接続し、他方にスイッチ17を介して接地電位0Vを接続し、スイッチ17がオフのときには動作を停止して電源電位Vddを出力し、スイッチ17がオンのときには降圧動作により接地電位0Vより低い電位を出力する。これにより、論理回路11の動作時オン時にはnMOSトランジスタ12のゲート電位が電源電位Vddよりも高くなり、かつpMOSトランジスタ13のゲート電位が接地電位0Vより低くなるので、電源電位Vddが低い場合でも論理回路11に十分な電流を供給することができる。本実施形態における電圧変換器DC/DCコンバータ21,22は、nMOSトランジスタ12およびpMOSトランジスタ13の各ゲートへの電位供給のみに用いられるので非常に低電力で動作する。また、電圧変換器21,22は、論理回路11の動作時にのみ動作する設定である。このため、RFIDのように間欠比率の大きい用途では、電圧変換器21,22による平均消費電力のアップはわずかである。"