画像表示装置を備えた遊技機において、前記遊技機には、前記遊技機の遊技状態を制御する主制御装置と、前記主制御装置から出力された演出制御指令信号に基づいて遊技演出を制御する副制御装置と、前記副制御装置から出力された表示制御指令信号に基づいて前記画像表示装置を制御する表示制御装置と、を備え、前記主制御装置には、前記演出制御指令処理を行う第1の演算処理手段と、遊技制御プログラムが記憶された遊技制御プログラム記憶手段と、遊技制御データが一時記憶される遊技制御データ一時記憶手段と、を備え、前記遊技制御プログラム記憶手段と前記遊技制御データ一時記憶手段とを前記第1の演算処理手段に接続し、前記表示制御装置には、表示制御プログラムを実行する第2の演算処理手段と、前記表示制御プログラムが記憶された表示制御プログラム記憶手段と、表示制御用データが一時記憶される表示制御用データ一時記憶手段と、前記画像表示装置に表示される画像の制御を行う画像処理手段と、前記画像を表示するための画像データが記憶された画像データ記憶手段と、前記画像表示装置に表示される画像の表示用データが一時的に記憶される画像表示データ一時記憶手段とを備え、前記表示制御プログラム記憶手段および前記表示制御用データ一時記憶手段と前記画像処理手段とを前記第2の演算処理手段に接続するとともに、前記画像データ記憶手段と前記画像表示データ一時記憶手段とを前記画像処理手段に接続し、前記画像データ記憶手段には、NAND型フラッシュメモリと調停回路とを含み、前記NAND型フラッシュメモリは、複数のデータブロックで構成されるとともに、前記複数のデータブロック中に不良データブロックが存在する場合、前記不良データブロックの直前のデータブロックに記憶された画像データの次の画像データが前記不良データブロックを避けた状態で前記不良データブロックの直後のデータブロックに記憶され、前記調停回路は、前記画像処理手段からの画像データ読み出し要求に応じて前記不良データブロックの後のデータブロックに記憶された画像データの先頭アドレスを前記不良データブロックの前のデータブロックに記憶された画像データの最終アドレスの次のアドレスに変換して出力することを特徴とする遊技機。前記画像処理手段は前記NAND型フラッシュメモリからのデータ読み出し指令制御を行うNAND型フラッシュメモリ制御回路を含み、前記画像データ記憶手段から画像データを読み出す際には、複数種類の画像に関するデータを一括して読み出し、前記一括して読み出した複数種類の画像データを一時記憶して画像処理を行うことを特徴とする請求項1に記載の遊技機。ところで近年の遊技機では、より遊技客の遊技的興趣を高めるために画像表示器における表示の内容が多様化、複雑化の一途をたどっており、それに伴って画像データ記憶手段に記憶される画像データの容量も増加の一途をたどっており、大容量の記憶媒体へのニーズが高まっている。大容量の記憶媒体としてフラッシュメモリが知られているが、フラッシュメモリの中でもNAND型フラッシュメモリは近年特に大容量化が促進されており遊技機の画像記憶用記憶媒体として使用するには非常に好適である。しかし、NAND型フラッシュメモリはその性質上、データを書き込むことができない不良データブロックの発生が避けられず、不良データブロックの存在に伴ってデータの読み込み処理に対する対応が問題であった。本発明はNAND型フラッシュメモリを遊技機の画像データ記憶手段として用いる場合に、有効なデータ記憶方法およびデータ読み出し方法を提供することを目的とする。上記の課題を解決するために、本発明の請求項1における遊技機は、画像表示装置を備えた遊技機において、前記遊技機には、前記遊技機の遊技状態を制御する主制御装置と、前記主制御装置から出力された演出制御指令信号に基づいて遊技演出を制御する副制御装置と、前記副制御装置から出力された表示制御指令信号に基づいて前記画像表示装置を制御する表示制御装置と、を備え、前記主制御装置には、前記演出制御指令処理を行う第1の演算処理手段と、遊技制御プログラムが記憶された遊技制御プログラム記憶手段と、遊技制御データが一時記憶される遊技制御データ一時記憶手段と、を備え、前記遊技制御プログラム記憶手段と前記遊技制御データ一時記憶手段とを前記第1の演算処理手段に接続し、前記表示制御装置には、表示制御プログラムを実行する第2の演算処理手段と、前記表示制御プログラムが記憶された表示制御プログラム記憶手段と、表示制御用データが一時記憶される表示制御用データ一時記憶手段と、前記画像表示装置に表示される画像の制御を行う画像処理手段と、前記画像を表示するための画像データが記憶された画像データ記憶手段と、前記画像表示装置に表示される画像の表示用データが一時的に記憶される画像表示データ一時記憶手段とを備え、前記表示制御プログラム記憶手段および前記表示制御用データ一時記憶手段と前記画像処理手段とを前記第2の演算処理手段に接続するとともに、前記画像データ記憶手段と前記画像表示データ一時記憶手段とを前記画像処理手段に接続し、前記画像データ記憶手段には、NAND型フラッシュメモリと調停回路とを含み、前記NAND型フラッシュメモリは、複数のデータブロックで構成されるとともに、前記複数のデータブロック中に不良データブロックが存在する場合、前記不良データブロックの直前のデータブロックに記憶された画像データの次の画像データが前記不良データブロックを避けた状態で前記不良データブロックの直後のデータブロックに記憶され、前記調停回路は、前記画像処理手段からの画像データ読み出し要求に応じて前記不良データブロックの後のデータブロックに記憶された画像データの先頭アドレスを前記不良データブロックの前のデータブロックに記憶された画像データの最終アドレスの次のアドレスに変換して出力することを特徴とする遊技機。として構成される。また本発明の請求項2における遊技機は前記画像処理手段は前記NAND型フラッシュメモリからのデータ読み出し指令制御を行うNAND型フラッシュメモリ制御回路を含み、前記画像データ記憶手段から画像データを読み出す際には、複数種類の画像に関するデータを一括して読み出し、前記一括して読み出した複数種類の画像データを一時記憶して画像処理を行うことを特徴とする請求項1に記載の遊技機。として構成される。本発明の請求項1における遊技機では、画像記憶手段にはNAND型フラッシュメモリと調停回路とを含んでおり、NAND型フラッシュメモリの複数のデータブロック中に不良データブロックが存在する場合には、不良データブロックの直前のデータブロックに記憶された画像データの次の画像データが不良データブロックを避けた状態で不良データブロックの直後のデータブロックに記憶され、調停回路は、画像処理手段からの画像データ読み出し要求に応じて不良データブロックの後のデータブロックに記憶された画像データの先頭アドレスを不良データブロックの前のデータブロックに記憶された画像データの最終アドレスの次のアドレスに変換して出力する。本来不良データブロックの部分に書き込まれるはずであったデータは不良データブロックの直後のデータブロックに書き込まれているため、調停回路がデータの読み出し処理を行うときには不良データブロックのアドレスを読み飛ばすだけの処理で連続的にデータの読み込みを行うことができ、不良データブロックに書き込まれるはずであったデータを予め用意された別の記憶領域に記憶しておき、データ読み出しの際には本来は不良データブロックに書き込まれるはずであったデータが記憶されている記憶領域のアドレスに飛んで読み込みを行った後、再度正規の記憶領域に記憶されている次のデータのアドレスに戻る所謂スワップ方式の処理形態と比較して、処理負荷を軽減でき、読み出し速度の低下も防止することができる。本発明の請求項2における遊技機では、前記画像処理手段にはNAND型フラッシュメモリからのデータ読み出し指令制御を行うNAND型フラッシュメモリ制御回路を含んでいるため、前記画像データ記憶手段から画像データを読み出す際に複数種類の画像に関するデータを一括して読み出すことができる。また前記一括して読み出した複数種類の画像データを一時記憶して画像処理が行われるため、調停回路がデータアドレスの変換処理を行う回数を低減でき処理負荷の低減がはかれる。以下、本発明の一実施形態を図面に基づいて説明する。尚、ぱちんこ遊技機および回動式遊技機の基本構成については周知であるので説明を省略し、本発明の要点のみ説明する。図1は本発明における遊技機の制御装置のブロック図である。主制御装置1は遊技機の遊技全体を制御する制御装置であって、CPU1本発明の第1の演算処理手段に相当する、ROM3本発明の遊技制御プログラム記憶手段に相当する、RAM4本発明の遊技制御データ一時記憶手段に相当するを備えている。本発明の遊技機においては、所定の遊技条件例えばぱちんこ遊技機であれば、周知の遊技盤面上に配置された始動入賞口にパチンコ球が入賞したことが発生した場合、所謂大当たり遊技を発生させるか否かの抽選を行い、その抽選結果に応じて画像表示装置30で画像表示演出を行うが、この点については周知であるので説明を省略する。上記所定の遊技条件が発生すると、主制御装置1は図示しない通信回路を介して演出制御指令信号コマンドを副制御装置10に送信する。演出制御指令信号を受信した副制御装置10は受信した演出制御指令信号に基づいて表示制御指令信号コマンドを図示しない通信回路を介して表示制御装置20に送信する。併せて遊技機に搭載された図示しない電飾装置やスピーカーを制御して光および音による演出を行う。表示制御装置20にはCPU21本発明の第2の演算処理手段に相当する、ROM22本発明の表示制御プログラム記憶手段に相当する、RAM23本発明の表示制御用データ一時記憶手段に相当する、VDP24本発明の画像処理手段に相当する、キャラクタROM25本発明の画像データ記憶手段に相当する。RAM26本発明の画像表示用データ一時記憶手段に相当するを備える。CPU21は表示制御指令信号を受信するとROM22から表示制御用プログラムを読み出して表示制御を開始し、VDP24に画像処理の実行を指示する。尚、RAM23は表示制御処理のための表示制御用データが一時的に記憶される記憶手段である。画像処理の実行を指示されたVDP24はその内部の記憶領域図示せずに記憶されたプログラムに基づいて画像処理を開始し、画像表示装置30の画面上に表示すべき画像をキャラクタROM25から読み出し、読み出した画像に対して合成処理等の画像処理を施した上で画像表示用のデータをRAM26に一時記憶させ、図示しないD/Aコンバータを介して画像表示用データを画像表示装置30に送信し、画像を表示させる。図2はVDP24およびキャラクタROM25の内部構成を示す。VDP24はその内部にNAND型フラッシュメモリ制御回路27を備える。NAND型フラッシュメモリ制御回路27はキャラクタROM25に備えられたNAND型フラッシュメモリ29からのデータ読み出しを制御するための回路である。NAND型フラッシュメモリ29からデータを読み出す際にはNAND型フラッシュメモリ制御回路の指示によって複数種類の画像の表示用データを一括で読み出す処理が行われる。一括で読み出された複数種類の画像の表示用データはVDP24に備えられた図示しない内蔵RAM領域に記憶され、VDP24は内蔵RAM領域に記憶された画像表示用データを用いて画像処理を行う。このようにVDP24は複数種類の画像の表示用データを一括してNAND型フラッシュメモリ29から読み出して、読み出した画像表示用データを内蔵RAM領域に記憶し、記憶した画像表示用データを基に画像処理を行うためNAND型フラッシュメモリ29に不良データブロックがあった場合でも調停回路28が後述の方法によりデータアドレスの変換を実行する頻度を下げ、処理負荷を低減させることができる。本発明のNAND型フラッシュメモリ29におけるデータの記憶方式について図3および4に基づいて説明する。図3は所謂スワップ方式の記憶方式について模式的に表したものであり、図4が本発明におけるNAND型フラッシュメモリのデータ記憶方式を同じく模式的に表したものである。図3においてデータ記憶領域50はデータブロック51~57に表すように複数のデータブロックで構成されている。ここで仮に画像表示用データはデータA~Dの4つのデータブロックによって1つの画像データが構成されているものとする。更にそれに続く複数の連続するデータブロックによって複数の画像データが構成されているものとする。図3ではデータブロック51にデータA、データブロック52にデータB、データブロック53は不良ブロックであるためデータが記憶されず、データブロック54にデータD、データブロック57に本来はデータブロック53に記憶されるはずであったデータCが記憶されている。データブロック55に記憶されているデータEとデータブロック56に記憶されているデータZはそれぞれデータA~Dにより構成されている画像とは別の画像を表示するためのデータである。図3の記憶方式ではデータブロック53が不良ブロックであったためデータを書き込むことができず、本来はデータブロック53に記憶されるはずのデータCが離れたアドレスであるデータブロック57に記憶されている。このような場合、VDP24が調停回路28を介してデータA~Dで構成される画像を読み出そうとすると、まずデータブロック51からデータA、52からデータBを読み出し、次にデータブロック57のアドレスに飛んでデータCを読み出し、もう一度データブロック54のアドレスに戻ってデータDを読み出さなければ1つの画像を表示できない。これに対して図4に示す本件発明のデータ記憶方式では、記憶領域40のうちデータブロック41にデータA、データブロック42にデータB、データブロック43は不良ブロックであるためデータが記憶されず、データブロック44にデータC、データブロック45にデータDが記憶されている。また図3の場合と同様にデータブロック46には別の画像のデータであるデータZが記憶されている。図4に示す本発明のデータ記憶方式では不良ブロックであるデータブロック43を除いて画像データが順番に順序よく並んでいる。特に本来データブロック53に記憶されるはずであったデータCは不良ブロックであるデータブロック43の次のデータブロック44に記憶されているのでVDP24が調停回路28を介してデータを読み出す場合にはデータブロック43を読み飛ばすだけで1つの画像を表示するためのデータA~Dを読み出すことができ、図3の場合のようにデータアドレスを往復するような処理をする必要がなく処理負荷を軽減することができる。図5はVDP24の内蔵ROM領域におけるデータ記憶の方式を示すものである。調停回路28の処理によって図示のようにVDP24の内蔵RAM領域ではデータブロック61~66の間でデータが整然と並んでいる。前述のようにVDP24が複数の画像データを一括で読み出すことによって調停回路28がデータアドレスを変換する頻度を低下させることができ、処理効率を向上させることができる。尚、本実施例においてはぱちんこ遊技機を例にとって説明したが、本発明は回動式遊技機の他に所謂アレンジボール等ぱちんこ遊技機の変種の遊技機であっても、遊技ホールに設置される遊技機で画像表示装置を備えた遊技機であれば適用が可能である。また、ROM3、RAM4はCPU2に内蔵されているものであっても良く、同様にROM22、RAM23はCPU21に内蔵されるものであっても良い。本発明でいう接続するとは配線により外部から接続されるもののみならず、例えば1チップマイコンのように素子の内部でCPUとROM、RAMが接続されているものを含むものである。