第1の半導体素子と、前記第1の半導体素子よりも大きい負荷容量を有する第2の半導体素子と、前記第1の半導体素子と前記第2の半導体素子とを接続する信号伝送路とを備えた半導体装置において、前記信号伝送路は、前記第1の半導体素子側の第1の配線と、前記第2の半導体素子側の第2の配線と、前記第1の配線と第2の配線との間の抵抗とを有し、前記負荷容量が大きい第2の半導体素子側の第2の配線のインピーダンスは、前記負荷容量が小さい第1の半導体素子側の第1のインピーダンスよりも大きく、前記第2の配線の長さは、前記第1の配線の長さよりも長いことを特徴とする半導体装置。請求項1において、前記第1の半導体素子から前記第2の半導体素子に送信する信号には、プリエンファシスが施されることを特徴とする半導体装置。請求項2において、前記第2の半導体素子から前記第1の半導体素子に送信する信号には、プリエンファシスが施されない、または小さなプリエンファシスが施されることを特徴とする半導体装置。請求項1乃至3のいずれかにおいて、前記第1の配線のインピーダンスは、前記抵抗の抵抗値と前記第2の配線のインピーダンスとの和より小さく、前記第2の配線のインピーダンスは、前記抵抗の抵抗値と前記第1の配線のインピーダンスとの和と略等しいことを特徴とする半導体装置。請求項1乃至4のいずれかにおいて、前記信号伝送路を伝達する信号の伝搬速度をv、当該信号の周期をTとした場合に、前記第1の配線の長さLa及び前記第2の配線の長さL0は、下記数2及び数4を満たすことを特徴とする半導体装置。数2La<1Tv2数4L0>1Tv2請求項1乃至5のいずれかにおいて、前記第2の半導体素子は、メモリ素子であり、前記第1の半導体素子は、前記メモリを制御するメモリコントローラであることを特徴とする半導体装置。請求項6において、前記メモリ素子は、フラッシュメモリであることを特徴とする半導体装置。請求項1乃至7のいずれかにおいて、前記抵抗は、抵抗素子または複合抵抗素子であることを特徴とする半導体装置。請求項1乃至7のいずれかにおいて、前記抵抗は、スイッチング素子内またはコネクタ内に設けられた抵抗であることを特徴とする半導体装置。請求項1乃至7のいずれかにおいて、前記抵抗は、基板内に設けられた抵抗であることを特徴とする半導体装置。請求項1乃至7のいずれかにおいて、前記信号伝送路は、複数設けられて差動信号伝送路を形成していることを特徴とする半導体装置。請求項1乃至7のいずれかにおいて、前記第2の配線より前記第2の半導体素子側に、終端抵抗を有することを特徴とする半導体装置。請求項1において、前記第2の半導体素子は複数であり、前記第2の半導体素子の負荷容量は当該複数の第2の半導体素子の負荷容量の合計であり、当該負荷容量の合計が前記第1の半導体素子の負荷容量よりも大きいことを特徴とする半導体装置。メモリコントローラである半導体素子に接続される半導体素子接続部と、メモリ素子に接続されるメモリ素子接続部と、前記半導体素子接続部と前記メモリ素子接続部とを接続する信号伝送路とを備えた信号伝送システムにおいて、前記信号伝送路は、前記半導体素子接続部側の第1の配線と、前記メモリ素子接続部側の第2の配線と、前記第1の配線と第2の配線との間の抵抗とを有し、前記メモリ素子接続部側の第2の配線のインピーダンスは、前記半導体素子接続部側の第1のインピーダンスよりも大きく、前記第2の配線の長さは、前記第1の配線の長さよりも長いことを特徴とする信号伝送システム。負荷容量が小さい第1の半導体素子と負荷容量が大きい第2の半導体素子との間で信号を伝送する信号伝送方法において、前記負荷容量が小さい第1の半導体素子から負荷容量が大きい第2の半導体素子へ、信号を伝送する第1のモードと、前記負荷容量が大きい第2の半導体素子から負荷容量が小さい第1の半導体素子へ、信号を伝送する第2のモードと、を有し、前記第1のモードでは、前記伝送する信号をプリエンファシスさせるとともに、前記第2のモードでは、前記第1のモードよりも小さくプリエンファシスさせるまたはプリエンファシスさせないことを特徴とする信号伝送方法。しかしながら、引用文献1に記載の発明では、信号を送受信する半導体素子の特性の違いについては、考慮していない。特許文献1に記載の発明では、双方の半導体素子のデータ読み書き時の負荷容量が異なる場合、負荷容量が大きな半導体素子に信号伝送可能な伝送速度に律速されてしまうことがある。また、負荷容量が小さい半導体素子側に信号伝送する場合には、多重反射によるリンギングが増大してしまうという問題が生じる。そこで、本発明では、特性の異なる半導体素子間で伝送する信号の品質を向上させる技術を提供することを目的とする。上記課題を解決するために、本願発明は、負荷容量の大きな半導体素子へ信号を送る際には、プリエンファシスを施し、負荷容量の小さな半導体素子へ信号を送る場合には、プリエンファシスを施さないまたは小さく施すようにする。本発明によれば、負荷容量の大きな半導体素子に送る場合には、負荷容量による信号立ち上がりのなまりを抑制し、負荷容量の小さな半導体素子に送る場合には、信号の反射によるリンギングを抑制し、負荷容量の異なる半導体素子間で伝送する信号のスルーレートを向上させることができる。以下、本願発明の実施例を、図面を用いて説明する。図1は、本実施例にかかる記憶装置の構成図である。基板上に、メモリコントローラ100と、DIMMコネクタ330が設けられており、DIMMコネクタ330上には、複数のメモリ素子フラッシュメモリ200が搭載されたDIMM基板340が挿入されている。メモリコントローラ100は、外部と入出力を行う信号伝送路図示せずと接続されているとともに、基板及びDIMM基板340上に設けられた配線320でDIMMコネクタ330を介して接続されている。配線320は、基板上に電極パッド図示せずを有し、メモリコントローラ100とBGAにより接続されている。同様にDIMM基板上にも電極パッドを有し、メモリ素子200とBGAで接続されている。メモリコントローラ100とメモリ素子200との間の信号伝送システムは、ソースシンクロナス伝送であり、メモリ素子に記憶させるデータの他に、クロックストローブ信号を伝送している。この信号により、受信した信号のデータを確定させている。これらの信号は、データ信号と同じ、もしくはそれよりも速い周期で伝送されている。図2は、本実施例にかかる記憶装置の要部の構成図の例である。メモリコントローラ100は、メモリ素子フラッシュメモリ200と配線で接続されている。メモリコントローラ100及びメモリ素子200は、それぞれ入力容量C1、C2を有しているが、メモリ素子200の入力容量C2はメモリコントローラ100の入力容量C1よりもはるかに大きくなっている。これらのメモリコントローラ100、メモリ素子200、配線が、基板やDIMM基板上に設けられている。配線は、メモリコントローラ100側から、第1の配線300、抵抗素子400、第2の配線310が、この順に直列に接続されており、メモリコントローラ100及びメモリ素子200とは、配線パッド図示せず及びBGA図示せずによって接続されている。メモリコントローラ100内部のオン抵抗は抵抗Rout1、第1の配線300はインピーダンスZa、抵抗素子400は抵抗Ra、第2の配線310はインピーダンスZ0を有している。第2の配線310は、途中で通るDIMMコネクタ330ではインピーダンスがその他の部分と異なるが、可能な限りインピーダンスを変化させないものとして構成し、以下インピーダンスが略一定なものとして扱う。また、第1の配線の長さはLa、第2の配線の長さはL0である。まず、Write時について説明する。Write時には、メモリコントローラ100から発せられた信号が、第1の配線300、抵抗素子400及び第2の配線310をこの順で伝わり、メモリ素子200に到達する。このときに、上記配線の関係は、下記のようになっている。数1Z0Ra>Za数2La<1Tv2まず、数1の関係により、ZaとRaとの間でインピーダンス不整合により、反射波が起こる。さらに、数2に規定するように、配線300での往復遅延時間往復時間とは、送信した信号が配線を通って、配線端で反射して戻ってくるまでの時間をさす。td1は信号の周期Tよりも短くする。つまりtd11Tを満たす必要がある。ここで、LaはLa=td1信号の伝搬速度v2なので、配線300の長さLaは、La<1Tv2を満たす必要がある。vは、vc√である。cは、真空中の光速、εrは、基板に使用する誘電体の誘電率を指す。これにより、ZaとRa間でインピーダンス不整合が起こるため生じる反射波により、半導体素子から伝送する信号波形の立上がり立下がり波形を強調させるプリエンファシスによる波形整形を実施することができる。メモリ素子200は、メモリコントローラ100に比べて入力容量C2が大きい。特に、フラッシュメモリを用いたストレージ装置の場合、フラッシュメモリの入力負荷容量が大きく、かつデータ書き込み時に必要な入力電圧幅が広いため、データ書き込み時の信号伝送速度が低下してしまう問題が顕著になる。しかし、本実施例のように送信する信号にプリエンファシスを起すことで、入力容量C2が大きいことによる信号のなまりを抑え、メモリ素子200に伝送される信号は、スルーレートが改善される。次に、Read時について説明する。Read時には、メモリ素子200から発せられた信号が、第2の配線310、抵抗素子400及び第1の配線300をこの順で伝わり、メモリコントローラ100に到達する。このときに、上記配線の関係は、下記のようになっている。数3ZaRaZ0数4L0>1Tv2メモリ素子200からメモリコントローラ半導体素子100へデータを読み出す場合、メモリコントローラ100の負荷容量は小さくC1C2、時定数C1Rout2がデータ書き込み時に比べて小さい。そのため、プリエンファシスを実施しなくても、スルーレートの低下はあまり起こらない。そのため、ZaRaZ0とすることで、第2の配線310と抵抗素子400の間でのインピーダンス整合をとり、反射ノイズを発生させないようにする。なお、配線300と配線310のインピーダンスはZaZ0である。対して、メモリ素子200からメモリコントローラ100へ送信される信号にプリエンファシスを施してしまうと、スルーレートが高くなり反射が大きくなり、送信端と送信端での多重反射により、波形が振動リンギングし、信号品質を劣化させる。特に無終端である場合には、リンギングが大きくなる。図5に、リンギングを起した場合の波形を示す。リンギングを起した場合には、信号が振動し、劣化していることがわかる。信号450は、配線上に抵抗素子がある場合、信号460は、配線上に抵抗素子が無い場合である。特に、抵抗が無い場合には、リンギングが大きくなっていることがわかる。プリエンファシスを起さない場合でも、リンギングを起すことがあるが、本実施例のように抵抗素子400が挿入されていれば、リンギングをダンピングすることができ、劣化を抑えることができる。なお、本実施例では、数3のような関係にすることにより、インピーダンス整合させているが、これに限らず、インピーダンスに不整合が合っても小さければ、生じるプリエンファシスも小さく、リンギングも小さい。すなわち、第1の配線300から抵抗素子400へ進む時のインピーダンス不整合数5の左辺が、第2の配線300から抵抗素子400へ進む時のインピーダンス不整合数5の右辺よりも大きければよい。数5Z0Ra-Za>ZaRa-Z0数5を変形すると、第1の配線300と第2の配線310のインピーダンスの関係ZaZ0が導出される。これに、数2、数4に規定するように、第1の配線300を短く、第2の配線310を長くすることにより、メモリコントローラ100からメモリ素子200へ送る信号にはプリエンファシスを施し、メモリ素子200からメモリコントローラ100へ送る信号には、プリエンファシスを施さないか反対向きの信号よりもプリエンファシスを小さく抑えて、リンギングを抑え、スルーレートを向上させることができる。本実施例の効果を確認するための、比較例と本実施例の配線構造における解析モデルを図3に示す。図3aは、比較例の配線構造モデルであり、図3bは、本実施例の配線構造モデルである。比較例の配線構造における解析モデルでは、配線上に抵抗素子を有さず、ほぼ一様なインピーダンスの配線となっており、プリエンファシスを起さないようになっている。解析により得られる効果を図4に示す。図4の解析結果の条件は、次の通りである。信号の伝送速度は166Mbpsで、半導体素子100のオン抵抗Rout1は10Ω基板配線300の特性インピーダンスを40Ω100mm、抵抗素子400を10Ω、基板配線310を50Ω180mm、さらに、半導体素子100の負荷容量C1を3pF、メモリ素子200の負荷容量C2を30pFである。図4より、本実施例では、パッシブのプリエンファシス波形生成を実現する構造にすることでデータ書き込み時の信号のスルーレート低下を抑制し受信回路での信号の識別が容易になることがわかる。Write時の受端波形である図4のとの比較では、本実施例では、プリエンファシスにより図中にある台形で示された信号の識別可能な時間が長くなっていることがわかる。また、抵抗素子データ読み込み時のリンギングを抑制することができることがわかる。Read時の受端波形である図4のとの比較で、本実施例では、信号の振れ幅が小さくなっていることがわかる。以上、本実施例によれば、メモリ素子のような大きな負荷容量の素子と、メモリコントローラのような小さな負荷容量の素子とを配線で接続して信号の送受信を行う場合において、信号劣化を抑えてスルーレートを向上させることができる。本実施例では、負荷容量が小さいメモリ素子が複数接続され、メモリ素子の集合全体としては負荷容量が大きくなった場合の例を説明する。図5は、メモリ素子200が複数接続された信号伝送システムを示す図である。例えばメモリ素子がDRAMのような場合、メモリ素子200の負荷容量C3は、それほど大きいわけではない、またはC1よりも小さいこともある。しかしながら、複数接続されることにより、メモリコントローラ100から見た場合、負荷容量が大きく見えることがある。このような場合も、実施例1と同様に配線300、抵抗素子310、配線310の関係を規定することにより、同様の効果を奏する。実施例2の特徴は、メモリ素子を複数接続することでメモリの大容量化を行った場合でも、実施例1の効果を実現できることにある。本実施例では、実施例1と同様の実装形態において、挿入する抵抗素子を集合抵抗素子で実現した場合の例を説明する。図6は、半導体素子とメモリ素子の間に挿入する抵抗素子を集合抵抗素子550で実現した場合の信号伝送システムである。実施例3の特徴は、半導体素子とメモリ素子の間にある複数の信号線に挿入する抵抗素子を集合抵抗素子で実現することにより、実装面積を節約することができることにある。本実施例では、実施例1と同様の実装形態において、メモリ素子を複数接続する場合において、バススイッチを用いた場合の例を説明する。図8は、実施例1で半導体素子とメモリ素子の間に挿入する抵抗400の代わりに、バススイッチ700を挿入した場合の信号伝送システムである。実施例4の特徴は、抵抗成分をもつバススイッチ700を用いることで、実施例1の効果を実現できるとともに、半導体素子100に接続できるメモリ素子数を増やし、メモリの大容量化を実現できることにある。本実施例では、半導体素子100とメモリ素子200が異なる基板に実装される場合の例を説明する。例えば、半導体素子100はメイン基板500、メモリ素子は、DIMM基板であるような場合である。図9は、半導体素子とメモリ素子が異なる基板上に実装されるため、半導体素子とメモリ素子の間にコネクタ600を介する場合の信号伝送システムである。実施例5の特徴は、コネクタ600に抵抗成分をもつため、実施例1で説明した抵抗素子400が不要であり、実装面積を小さくすることができることにある。本実施例では、実施例1と同様の実装形態において、挿入する抵抗素子を基板の中に実装する場合の例を説明する。図10は、半導体素子100とメモリ素子200間に挿入する抵抗素子800を基板の中に実装した場合の信号伝送システムである。実施例6の特徴は、抵抗素子800を基板の内部に実装しているため、実装面積を小さくすることができ、実装面積の有効活用ができることにある。本実施例では、差動信号伝送システムに実施例1の構成を適用した場合の例を説明する。図11は、半導体素子100とメモリ素子200の間を差動信号が伝送される場合、例えば、ストローブ信号などの信号伝送システムである。実施例7の特徴は、実施例1の効果が差動の信号伝送システムでも同様に得られることにある。本実施例では、実施例1と同様の実装形態において、終端抵抗を接続した場合の例を説明する。図12は、半導体素子200の受信端に抵抗素子による終端をした場合の信号伝送システムである。図13は、半導体素子2に内蔵終端抵抗をもつ場合の信号伝送システムである。実施例8の特徴は、実施例1の効果に加えて、終端抵抗による半導体素子200の受信端での反射を抑制することで信号品質を改善することができることにある。以上、本発明の実施例について、説明を行った。なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加削除置換をすることが可能である。また、信号配線や各構成の素子は説明上必要と考えられるものを示しており、製品上必ずしも全ての信号配線や各構成の素子を示しているとは限らない。実際には各構成を結ぶ信号配線トポロジーの種類や各構成の素子数が複数になる場合があると考えてもよい。