開始信号と停止信号との間の遅延時間に対応する第1の値を生成する第1遅延列回路と、前記開始信号に所定の遅延を与えることにより遅延開始信号を生成する少なくとも一つの遅延素子と、前記遅延開始信号と前記停止信号との間の遅延時間に対応する第2の値を生成する少なくとも一つの第2遅延列回路と、前記第1の値および前記第2の値に基づいて、前記開始信号と前記停止信号との間の遅延時間に対応する出力値を生成する合成回路と、を備えることを特徴とする時間デジタル変換器。前記第1の遅延列回路および前記第の2遅延列回路は、同一の所定の遅延を与える複数の遅延列素子を有し、遅延列に前記開始信号が与えられる遅延列素子と、前記遅延列内の前記複数の遅延列素子の一つにそれぞれ接続され、前記停止信号を受信する共通のクロック入力を有する複数のメモリ素子と、前記複数のメモリ素子の出力に基づくデジタル値を生成するデコーダ回路と、をそれぞれ有することを特徴とする請求項1に記載の時間デジタル変換器。前記第1遅延列回路および前記少なくとも一つの第2遅延列回路はそれぞれバーニア時間デジタル変換回路であることを特徴とする請求項1又は2に記載の時間デジタル変換器。前記合成回路は加算器であることを特徴とする請求項1又は2に記載の時間デジタル変換器。前記合成回路は平均器であることを特徴とする請求項1又は2に記載の時間デジタル変換器。前記遅延素子の前記所定の遅延は、該時間デジタル変換器が備える遅延列回路の数に反比例することを特徴とする請求項1又は2に記載の時間デジタル変換器。時間デジタル変換器の分解能を向上させる方法であり、第1の時間デジタル変換器で開始信号と停止信号との間の遅延時間を表す第1の値を生成するステップと、前記開始信号を所定の遅延で遅延させる少なくとも一つのステップと、遅延させた前記開始信号と前記停止信号との間の遅延時間を表す第2の値を生成する少なくとも一つのステップと、前記第1の値および前記第2の値を前記開始信号と前記停止信号との間の遅延時間を表す出力値へと合成するステップと、を含むことを特徴とする時間デジタル変換方法。前記第1の値を生成することおよび前記第2の値を生成するステップは、複数の遅延列素子を備える遅延列内の前記開始信号を遅延するステップと、前記停止信号に応じて、複数のメモリ素子内の前記遅延列素子各々の出力をキャプチャするステップと、前記複数のメモリ素子の出力に基づくデジタル値を生成するステップと、をそれぞれ含むことを特徴とする請求項7に記載の時間デジタル変換方法。前記合成ステップは、前記第1の値および前記第2の値を加算するステップを含むことを特徴とする請求項7又は8に記載の時間デジタル変換方法。前記合成ステップは、前記第1の値および前記第2の値を平均するステップを含むことを特徴とする請求項7又は8に記載の時間デジタル変換方法。前記遅延ステップは、生成される第1の値および第2の値の逆数で前記開始信号を遅延させるステップを含むことを特徴とする請求項7又は8に記載の時間デジタル変換方法。ガンマ線との相互作用に応じてシンチレーション光を生成する複数のシンチレーション結晶と、前記シンチレーション結晶により生成される前記シンチレーション光を検出するために配置され、前記シンチレーション光の検出に応じて検出信号を生成する複数の光電子倍増管と、前記ガンマ線の到達時間を決定する時間デジタル変換器と、を備え、前記時間デジタル変換器は、前記検出信号のエッジに対応する開始信号と停止信号との間の遅延時間に対応する第1の値を生成する第1遅延列回路と、前記開始信号に所定の遅延を与えることにより遅延開始信号を生成する少なくとも一つの遅延素子と、前記遅延開始信号と前記停止信号との間の遅延時間に対応する第2の値を生成する少なくとも一つの第2遅延列回路と、前記第1の値および前記第2の値に基づいて、前記ガンマ線の前記到達時間に対応する出力値を生成する合成回路と、を有することを特徴とするガンマ線検出システム。本発明が解決しようとする課題は、測定精度および分解能を向上させることができる時間デジタル変換器、時間デジタル変換方法及びガンマ線検出システムを提供することである。実施の形態の時間デジタル変換器は、第1遅延列回路と、少なくとも一つの遅延素子と、少なくとも一つの第2遅延列回路と、合成回路とを備える。第1遅延列回路は、開始信号と停止信号との間の遅延時間に対応する第1の値を生成する。少なくとも一つの遅延素子は、前記開始信号に所定の遅延を与えることにより遅延開始信号を生成する。少なくとも一つの第2遅延列回路は、前記遅延開始信号と前記停止信号との間の遅延時間に対応する第2の値を生成する。合成回路は、前記第1の値および前記第2の値に基づいて、前記開始信号と前記停止信号との間の遅延時間に対応する出力値を生成する。実施形態に係る時間デジタル変換器は、通常、開始信号と停止信号との間の時間遅延に対応する第1の値を生成する第1遅延列回路を備える。時間デジタル変換器は、また、遅延開始信号と停止信号との間の時間遅延に対応する第2の値を生成する少なくとも一つの第2遅延列回路を備える。少なくとも一つの遅延素子は、所定の遅延を開始信号に与えることにより遅延開始信号を生成し、合成回路は、第1の値および第2の値に基づく出力値を生成する。実施形態の時間デジタル変換器では、出力値が開始信号と停止信号との間の時間遅延に対応する。ここで、複数の図面に渡り同じ参照符号は同一または対応する部分を示す図面を参照する。図1は、実施形態に係る時間デジタル変換器の模式図である。図1では、複数の遅延列15...Nが端子11に接続されて開始信号を受信し、また、端子12に接続されて停止信号を受信する。遅延列ク15、16...Nのクロック入力15b、16b...Nbは端子12に直接接続されるが、遅延列15だけは、端子11に直接接続される。遅延列16は遅延素子13を介して端子11に接続され、遅延列Nはnと通じ遅延素子13を介して端子11に接続される。遅延列15、16...Nの出力は、時間デジタル変換器の全出力を生成しその全出力を端子19に与える合成器18に接続される。更に、図1では、以下に詳細に示すように、各遅延列15、16...Nは、ほぼ同様の構造およびほぼ同様の分解能を有する。遅延素子13...nは、遅延列15、16...Nの分解能の関数とほぼ同じ遅延量を与える。具体的には、遅延素子13...nそれぞれの遅延は、時間デジタル変換器が備える遅延列回路の数に反比例する。例えば、各遅延列が分解能Rを有する場合、各遅延素子13...nは、遅延量R/Nを与え、その結果、時間デジタル変換器全体の分解能はR/Nになる。当業者であればわかるように、図1の時間デジタル変換器は、遅延列15、16...Nとそれに対応する数の遅延素子13...nをいくつ備えてもよい。更に、合成器18は、時間デジタル変換器が有する全ての遅延列15、16...Nに対応する十分な出力を有する単一の合成器でもよく、また、集まると遅延列15、16...N全てに対応する十分な出力を有する直列の合成器一式であってもよい。合成器18は、また、加算により遅延列15、16...Nの出力を合成してもよく、また、遅延列15、16...Nの出力の平均値を求めてもよい。すなわち、合成器18は、加算器、或いは、平均器であってもよい。また、当業者であればわかるように、合成器18での遅延列15、16...Nの出力の他の合成とすることができる。図1の時間デジタル変換器は、ディスクリート論理ゲート、ASICApplicationSpecificIntegratedCircuit、FPGAFieldProgrammableGateArray、または他のCPLDComplexProgrammableLogicDeviceとして実装されても良い。FPGAやCPLDの実装では、時間デジタル変換器は、VHDL、Verilog、また他のハードウェア記述言語によりコンピュータ読み取り可能な一連の命令としてコード化されてもよく、このコンピュータ読み取り可能な命令は直接FPGAやCPLD内の電子メモリ、または、独立した電子メモリに記憶されてもよい。更に、電子メモリは、ROMReadOnlyMemory、EPROMErasableProgrammableReadOnlyMemory、EEPROMElectricallyErasableProgrammableReadOnlyMemory、またはFLASHメモリなどの不揮発性メモリであってもよい。電子メモリは、また、ダイナミックRAMRandomAccessMemory、などの揮発性メモリであってもよく、マイクロコントローラやマイクロプロセッサなどのプロセッサを設けて電子メモリだけでなくFPGAまたはCPLDと電子メモリとの相互作用を制御してもよい。次に、実施形態に係る時間デジタル変換器に備えられる複数の遅延列の詳細について説明する。複数の遅延列は、同一の所定の遅延を与える複数の遅延列素子を有し、遅延列に前記開始信号が与えられる遅延列素子をそれぞれ備える。また、複数の遅延列は、前記遅延列内の前記複数の遅延列素子の一つにそれぞれ接続され、前記停止信号を受信する共通のクロック入力を有する複数のメモリ素子をそれぞれ備える。また、複数の遅延列は、前記複数のメモリ素子の出力に基づくデジタル値を生成するデコーダ回路をそれぞれ備える。図2は、遅延列15、16...Nの例示の遅延列構造の模式図である。図2では、複数の遅延列素子203...210が端子201と直列に接続される。各遅延列素子203...210は、同じ遅延、例えば、遅延tuを与える。1ビットメモリ素子211...218は、遅延列素子203...210各々の出力に接続され、メモリ素子のクロック出力は端子202に共通に接続される。メモリ素子211...218の出力は、出力が遅延列の出力に対応するデコーダ回路219に接続される。図2に8つの遅延列素子203...210が示されているが、当業者であれば、本発明の範囲から逸脱することなく、8より多数の遅延列素子または8より少数の遅延列素子を備える遅延列とすることができるとわかるだろう。また、図2に正の論理素子が示されるが、当業者であれば、負の論理素子を用いて図2の遅延列を実装することは本発明の範囲内であるとわかるだろう。操作中、測定される期間の開始時に図2の端子201に開始信号が与えられる。開始信号はその後、遅延列素子203...210全体に伝播し、各遅延素子は開始信号をtu遅らせる。測定期間の終了を表す停止信号が端子202を介して各メモリ素子211...218のクロック出力に与えられる。その後、メモリ素子211...218の出力はデコーダ219に与えられ、デコーダ219は測定される期間を表す値を生成しその値を端子220に与える。当業者であればわかるように、開始信号の遅延列素子203...210全体への伝播は、遅延の境界で測定される。言い換えれば、伝播された開始信号は、各遅延列素子203...210の出力で抽出される。よって、遅延列素子203...210により与えられた遅延tuの整数より後に、開始信号がキャプチャされる。tuの分数は測定されない。同様に、図2の遅延列の分解能は、各遅延列素子203...210により与えられる遅延量またはtuである。ここで、実施形態に係る時間デジタル変換器が備える複数の遅延列は、それぞれバーニア時間デジタル変換回路であってもよい。図3は、遅延列15、16、...Nの別の例示の遅延列構造の模式図である。図3では、遅延列素子203...210は端子201に直列に接続され、遅延列素子203...210の出力は1ビットメモリ素子211...218により抽出される。メモリ素子211...218の出力はデコーダ219に接続される。遅延列素子203...210同様、メモリ素子211...218およびデコーダ219は図2を参照して上述されており、更なる説明は簡単にするために省略する。図3では、遅延素子321...327は、端子202とメモリ素子211...218のクロック入力との間に直列に接続される。具体的には、メモリ素子211のクロック入力は端子202に直接接続され、メモリ素子212のクロック入力は遅延素子321を介して端子202に接続され、メモリ素子213のクロック入力は遅延素子321を介して端子202に接続される。よって、メモリ素子218のクロック入力は全ての遅延素子321...327を介して端子202に接続される。図3の各遅延素子321...327は、遅延列素子203...210により与えられる遅延tuよりも少ない同じ遅延量tcを与える。操作中、開始信号は、測定される期間の開始時に端子201を介して遅延列素子203...210に与えられ、停止信号は測定される時間の終了時に端子202に与えられる。開始信号は、遅延列素子203...210全体に伝播し、停止信号は遅延列素子321...327全体に伝播する。遅延素子321...327の遅延が遅延列素子203...210の遅延よりも少ないので、停止信号は最終的に開始信号に追い付く。停止信号の伝播が遅延素子327の出力に到達すると、メモリ素子211...218の出力がデコーダ219に与えられ、測定される期間を表す結果となる出力が端子220に与えられる。図3の遅延列は分解能tu-tcを有する。図2同様、当業者であれば、図3の遅延列は、本発明の範囲から逸脱することなく、より多数または少数の遅延列素子203...210とそれに関連するメモリ素子211...218および遅延素子321...327とで実装されてもよい。次に、図4を参照し、時間デジタル変換器回路の例示の実装を説明する。図4の時間デジタル変換器は、2つの遅延列42および43を備える。遅延列42および43はどちらかが上述の図2の遅延列または図3の遅延列であってもよい。言うまでもなく、当業者であれば、本発明の範囲から逸脱することなく他の遅延列構造とすることができるとわかるだろう。図4では、遅延列42が端子11に直接接続される一方、遅延列43は遅延素子40を介して端子11に接続される。更に、遅延素子40は、図2の遅延素子が遅延列42および43として用いられる場合、tu/2に等しい遅延を与え、遅延素子40は図3の遅延列が遅延列42およびに43として用いられる場合、tu-tc/2を与える。端子12は、遅延列42および43のクロック入力42bおよび43bに直接接続される。遅延列42および43の出力は合成器41で合成され、出力端子19に与えられる。次に、図5のフロー図を参照して図4の時間デジタル変換器の操作を説明する。図5のステップS1では、開始信号が端子11に与えられ、これにより開始信号が遅延列42および遅延素子40に与えられる。遅延素子40の遅延が経過すると、開始信号が遅延列43にも与えられる。同様に、開始信号は同じ速さで遅延列42および43全体に伝播するが、開始信号は遅延列43内で遅延素子40の遅延で遅延またはオフセットされる。図5のステップS2では、停止信号が端子12に供給され、それにより遅延列42および43にも同時に与えられる。S3のように、図2および図3に関し上述したように各遅延列内の開始信号の位置が処理され、各遅延列42および43が対応する出力を合成器41に与える。その後、合成器41は遅延列42および43の出力をステップS4の時間デジタル変換器の全出力へと合成する。次に、図6のタイミング図を説明する。図6は、図4および図5を参照して上述された処理のタイミング図である。図6では、遅延列43がtu/2後に開始信号61を受信する一方、遅延列42は遅延なく開始信号を受信する。開始信号61が遅延列42全体に伝播するので、各遅延素子b1...b8の出力はLow状態からHigh状態へと移る。遅延素子40により与えられた遅延tu/2後、開始信号61bが遅延列43全体に伝播し、各遅延列素子の出力b9...b16をlow状態からhigh状態へと移らせる。所定の時間に、停止信号60が停止端子12に与えられる。停止信号60は、遅延なく遅延列42および43へと直接与えられる。時間65で、停止信号は、遅延列に遅延列素子b1...b16各々の現在の値をキャプチャさせる。例えば、時間65では、遅延列42では、b1...b4がhighでb5...b8がlowである一方、遅延列43では、b9...b11がhighでb12...b16がlowである。よって、遅延列42のキャプチャした列の値は11110000または4であり、遅延列43のキャプチャした値は11100000または3である。演算時間の違いは、遅延素子40により与えられた遅延で除算された値の和となる。理解されるように、図6の遅延列42、43、開始信号61、61b、および停止信号60は一例であり、他の値や構成とすることができる。例えば、本発明の範囲から逸脱することなく、他のレベルおよび信号内での他の相対タイミングとすることができる。同様に、図6は正の論理で説明されており、大きい正の電圧が論理highを表し、ゼロまたは小さな電圧は論理lowを表す。しかし、小さいまたはゼロの電圧が論理highを意味し、正の電圧が論理lowを表す負の論理を用いることもできる。次に、図7を参照し、実施形態に係るガンマ線検出システムを説明する。図7では、光電子倍増管135および140がライトガイド130全体に配置され、シンチレーション結晶アレイ105がライトガイド130の下に配置される。第2のシンチレーション結晶アレイ125がライトガイド115および光電子倍増管PMT:PhotomultiplierTube195および110とともにシンチレーション結晶105の反対に配置される。図7では、被検体不図示からガンマ線が放出されると、ガンマ線は互いにおよそ180度反対の方向に進む。ガンマ線検出はシンチレーション結晶100および120で同時に起こり、ガンマ線が所定の制限時間内にシンチレーション結晶100および120で検出されるとシンチレーションイベントが決定される。これにより、ガンマ線タイミング検出システムは、シンチレーション結晶110および120で同時にガンマ線を検出する。しかし、簡潔にするため、シンチレーション結晶100に関するガンマ線検出のみを説明する。しかし、当業者であれば、シンチレーション結晶100についての説明がシンチレーション結晶120でのガンマ線検出に同等に適用されることがわかるだろう。各光電子倍増管110、135、140および195は、それぞれ可変ゲイン増幅器、つまり、VGAVariableGainAmplifier150、152、154、および156に接続される。VGA150、152、154、および156は、信号バッファとして機能し、例えば、PMT製造工程の一部として起こる、または、PMTの劣化により起こるPMTゲインの変化に対応するように取得システムを調整させる。VGA150、152、154、および156各々からの信号出力は二つの独立した電子経路に分割される。一つの電子経路がガンマ線の到達時間の測定に用いられる。この経路への信号は、通常、加算増幅器184または186内の同一検出部からの二つ以上の信号を加算することにより形成される。同一検出部からの複数の信号を加算することにより、タイミング試算のために信号対雑音比を改善し、必要となる電子部品の数を減らすことができる。加算後、信号は弁別器187または188へと通過する。通常調整可能な閾値を有する弁別器187または188は、加算後の信号が閾値設定を通過すると、正確に調整された電子パルスを生成する。弁別器の出力が時間デジタル変換器またはTDC189および190を始動させる。TDC189または190は、システムクロック不図示に対する弁別器パルスの時間をコード化するデジタル出力を生成する。飛行時間PETシステムでは、TDC189または190は通常15~25psの精度でタイムスタンプを生成する。各PMT110、135、140、および195は、各PMT110、135、140、および195の信号の振幅の測定に用いられる独立した電子通路がある。この通路は、フィルター160、162、164、166およびアナログデジタル変換器、または、ADCAnalog-to-DigitalConverter176、177、178、179から構成される。通常、バンドパスフィルターであるフィルター160、162、164、または166は、測定の信号対雑音比を最適化するために用いられ、ADC176、177、178、または179によるデジタル信号への変換前に、アンチエイリアス機能を行う。ADC176、177、178、または179は、自走式で、100MHzで可動とすることができ、例えば、その場合、中央演算処理部、つまりCPUCentralProcessingUnit、170がデジタル積分行う、または、ADCはピーク感知型としてもよい。ADC出力およびTDC出力は、処理のため、CPU170に与えられる。処理は、ADC出力からのエネルギーおよび位置と、各イベントに対するTDC出力からの到達時間とを試算することを含み、また、エネルギー、位置、および時間の試算を向上させるために過去の校正に基づく多数の補正ステップの利用を処理に含めてもよい。当業者であればわかるように、CPU170は、ディスクリート論理ゲート、ASICApplicationSpecificIntegratedCircuit、FPGAFieldProgrammableGateArray、または他のCPLDComplexProgrammableLogicDeviceとして実装することができる。FPGAやCPLDの実装は、VHDL、Verilog、また他のハードウェア記述言語によりコード化されてもよく、このコードは、直接FPGAやCPLD内の電子メモリ、または、独立した電子メモリに記憶されてもよい。更に、電子メモリは、ROM、EPEOM、EEPROM、またはFLASHメモリなどの不揮発性メモリであってもよい。電子メモリは、また、ダイナミックRAM、などの揮発性メモリであってもよく、マイクロコントローラやマイクロプロセッサなどのプロセッサを設けて電子メモリだけでなくFPGAまたはCPLDと電子メモリとの相互作用を制御してもよい。代わりに、CPU170は、上記した電子メモリおよび/またはハードディスクドライブ、CDCompactDisc、DVDDigitalVersatileDisc、FLASHドライブまたは他の公知のいずれかの記憶媒体にコンピュータ読み取り可能な一連の命令として実装されてもよい。更に、コンピュータ読み取り可能な命令は、実用用途、バックグラウンドデーモン、またはオペレーティングシステムのコンポーネントとして、または、それらの組み合わせとして与えられてもよく、米国のIntel社のXenon登録商標プロセッサや米国のAMD社のOpteron登録商標プロセッサなどのプロセッサとマイクロソフト社のVISTA登録商標、UNIX登録商標、Solaris登録商標、LINUX登録商標、Apple社のMAC-OS登録商標および他の当業者に公知のオペレーティングシステムと合わせて実行する。CPU170により処理されると、処理信号は電子記憶部180に記憶および/または表示部145に表示される。当業者であればわかるように、電子記憶部180は、ハードディスクドライブ、CD-ROMドライブ、DVDドライブ、FLASHドライブ、RAM、ROM、または本技術分野で公知の他の記憶部であってもよい。表示部145はLCDLiquidCrystalDisplayディスプレイ、CRTディスプレイ、プラズマディスプレイ、OLEDOrganiclightEmittingDiodeディスプレイ、LEDLightEmittingDiodeディスプレイまたは本技術分野で公知の他のディスプレイとして実装されてもよい。同様に、電子記憶部180および表示部145は単なる一例として説明されており、決して本発明の範囲を制限するものではない。図7は、また、インターフェース175を含み、これを介してガンマ線検出システムは他の外部装置および/またはユーザーと接続する。例えば、インターフェース175は、USBインターフェース、PCMCIAPersonalComputerMemoryCardInternationalAssociationインターフェース、Ethernet登録商標インターフェース、または本技術分野で公知の他のインターフェースであってもよい。インターフェース175は、有線でも無線でもよく、キーボードおよび/またはマウスまたは他の本技術分野で公知のユーザーと接続するための他のヒューマンインターフェース装置を備えてもよい。上記説明では、フロー図内のどんな処理、説明、またはブロックも、処理内の特定の論理機能またはステップを達成するための1以上の実行可能な命令を含むコードのモジュール、セグメント、または一部を示すものとして理解されるべきであり、実施形態の範囲内に代替的実施が含まれ、当業者に理解されるように、機能性に応じて、機能が上述の順番と異なる順番でほぼ同時にまたは反対の順番で実行されてもよい。特定の実施形態を説明してきたが、これらの実施形態は例示を目的としたものにすぎず、発明の範囲を制限することを目的としていない。よって、ここで説明した新規の方法、装置、およびシステムが他の様々な形で具体化されてもよく、更に、本発明の主旨から逸脱せずに、ここに説明した方法、装置、およびシステムの形態に各種の削除や入れ替えや変更を行ってもよい。添付の請求項およびその均等物は、これらの形態や変形が本発明の範囲と主旨に当たるものとして対象となることを目的としている。