"半導体基板と、前記半導体基板上において素子分離領域により周囲を画成され、互いに隣接して連続する第1および第2の素子領域部分を含む素子領域と、前記第1の素子領域部分に形成された第1のゲート電極と、前記第1の素子領域部分において前記第1のゲート電極の第1の側および第2の側に形成された第1のソース領域および第1のドレイン領域と、前記第2の素子領域部分に形成された第2のゲート電極と、前記第2の素子領域部分において前記第2のゲート電極の第1の側および第2の側に形成された第2のソース領域および第2のドレイン領域と、前記第1のソース領域の下に形成された第1の埋込絶縁膜領域と、前記第1のドレイン領域の下に形成された第2の埋込絶縁膜領域と、前記第2のソース領域の下に形成された第3の埋込絶縁膜領域と、前記第2のドレイン領域の下に形成された第4の埋込絶縁膜領域と、を含み、前記第1のドレイン領域は、前記第1のゲート電極と前記第2のゲート電極との間において前記第2のソース領域と同一の拡散領域よりなり、前記第2の埋込絶縁膜領域は、前記第1のゲート電極と前記第2のゲート電極との間において前記第3の埋込絶縁膜領域と同一の埋込絶縁膜領域よりなり、前記第1のゲート電極と前記第2のゲート電極との間において、前記第1のドレイン領域および前記第2のソース領域を構成する拡散領域の一部には、前記第2および第3の埋込絶縁膜領域に到達する開口部が形成されており、前記開口部は絶縁膜により充填されていることを特徴とする半導体装置。前記開口部は、前記素子分離領域と同じ深さに形成されていることを特徴とする請求項1記載の半導体装置。前記開口部は、前記埋込絶縁膜の下の前記半導体基板に到達していることを特徴とする請求項1または2記載の半導体装置。前記開口部は、前記第1のゲート電極と前記第2のゲート電極との間において、前記半導体基板の一部に前記第1のドレイン領域および前記第2のドレイン領域にコンタクトして形成されるビアプラグに整列して形成されることを特徴とする請求項1~3のうち、いずれか一項記載の半導体装置。前記開口部は、前記半導体基板の表面上において、前記ビアプラグと同一の寸法を有することを特徴とする請求項4記載の半導体装置。前記第1の埋込絶縁膜領域は、前記第1の素子領域部分の外周の一部において前記素子分離領域に連続し、前記第2の埋込絶縁膜領域は、前記第2の素子領域部分の外周の一部において前記素子分離領域に連続することを特徴とする請求項1~5のうち、いずれか一項記載の半導体装置。半導体基板上に素子分離溝を形成し、互いに隣接して連続する第1の素子領域部分および第2の素子領域部分を含む素子領域を前記素子分離溝により画成する工程と、前記素子領域の前記第1の素子領域部分と第2の素子領域部分の接続部分に孔を形成する工程と、前記素子分離溝および前記孔を第1の絶縁膜で充填し、前記素子分離溝に第1の絶縁膜領域を、前記孔に第2の絶縁膜領域を形成する工程と、前記第1の素子領域部分において第1のゲート電極を、前記第2の素子領域部分において第2のゲート電極を、前記第1のゲート電極が前記第2のゲート電極の第1の側に、また前記第2のゲート電極が前記第1のゲート電極の第2の側に位置するように形成する工程と、前記第1のゲート電極の前記第2の側および前記第2の側に対向する第1の側の側壁面に第1の側壁絶縁膜を、また前記第2のゲート電極の前記第1の側および前記第1の側に対向する第2の側の側壁面に第2の側壁絶縁膜を形成する工程と、前記第1の素子領域部分において前記第1のゲート電極と前記第1の側壁絶縁膜をマスクに、また前記第2の素子領域部分において前記第2のゲート電極と前記第2の側壁絶縁膜をマスクに前記半導体基板をエッチングし、前記第1の素子領域部分において前記第1のゲート電極の前記第1の側および前記第2の側にそれぞれ第1および第2のトレンチを、前記第1のトレンチが前記第1のゲート電極の前記第1の側において前記素子分離溝の一部に連続し、前記第1の絶縁膜領域の一部を露出するように、また前記第2のトレンチが前記ゲート電極の前記第2の側において前記孔の一部に連続し、前記第2の絶縁膜領域の一部を露出するように、また前記第2の素子領域部分において前記第2のゲート電極の前記第1の側および前記第2の側にそれぞれ第3および第4のトレンチを、前記第3のトレンチが前記第2のゲート電極の前記第1の側に位置し、前記孔の一部に連続して前記第2の絶縁膜領域の一部を露出するように、さらに前記第4のトレンチが前記第2のゲート電極の前記第2の側に位置し、前記素子分離溝の一部に連続して前記第1の絶縁膜領域の一部を露出するように、また前記第2のトレンチが前記第3のトレンチに、前記第1の素子領域部分が前記第2の素子領域部分に接する部分において連続するように形成する工程と、前記第1,第2,第3および第4のトレンチの下部を、前記半導体基板に対してエッチング選択性を有する第1の半導体層で充填する工程と、前記第1,第2,第3および第4のトレンチの各々において、前記第1の半導体層上に、前記第1の半導体層に対してエッチング選択性を有する第2の半導体層を形成し、前記第1,第2,第3および第4のトレンチを、少なくとも前記半導体基板の表面まで充填する工程と、前記素子分離溝から前記第1の絶縁膜領域を、また前記孔から前記第2の絶縁膜領域を除去し、前記素子分離溝および前記孔において前記第1および第2の半導体層を露出させる工程と、前記第1の半導体層を、前記半導体基板および前記第2の半導体層に対してエッチングにより前記素子分離溝および前記孔を介して選択的に除去し、前記第1,第2,第3および第4のトレンチの各々において、前記第1の半導体層が形成されていた部分に空洞を形成する工程と、前記第1、第2,第3および第4のトレンチにおいて、前記空洞を前記素子分離溝および前記孔を介して第3の絶縁膜により充填し、前記第1のトレンチにおいて前記第2の半導体層の下に第1の埋込絶縁膜領域を、前記第2のトレンチにおいて前記第2の半導体層の下に第2の埋込絶縁膜領域を、前記第3のトレンチにおいて前記第2の半導体層の下に第3の埋込絶縁膜領域を、前記第4のトレンチにおいて前記第2の半導体層の下に第4の埋込絶縁膜領域を、前記素子分離溝において素子分離領域を、前記孔において絶縁膜領域を、それぞれ形成する工程と、前記第1の側壁絶縁膜および前記第2の側壁絶縁膜を除去する工程と、前記第1および第2の側壁絶縁膜の除去工程の後、前記第1の素子領域部分において前記第1のゲート電極をマスクに、また前記第2の素子領域部分において前記第2のゲート電極をマスクに、不純物元素のイオン注入を行い、前記第1の素子領域部分において前記第1のゲート電極の前記第1の側および前記第2の側に、前記第1の素子領域部分に形成される第1のトランジスタのソースエクステンション領域およびドレインエクステンション領域を、また前記第2の素子領域部分において前記第2のゲート電極の前記第1の側および前記第2の側に、前記第2の素子領域部分に形成される第2のトランジスタのソースエクステンション領域およびドレインエクステンション領域を、それぞれ形成する工程と、前記第1のゲート電極のそれぞれの第1および第2の側の側壁面に、第3の側壁絶縁膜を、前記第2のゲート電極のそれぞれの第1および第2の側の側壁面に、第4の側壁絶縁膜を、それぞれ形成する工程と、前記第1および第2のゲート電極および前記第3および第4の側壁絶縁膜をマスクに不純物元素を導入し、前記第1のトレンチに形成された第2の半導体層中に前記第1のトランジスタのソース領域を、前記第2のトレンチに形成された前記第2の半導体層中に前記第1のトランジスタのドレイン領域を、また前記第3のトレンチに形成された前記第2の半導体層中に前記第2のトランジスタのソース領域を、さらに前記第4のトレンチに形成された前記第2の半導体層中に前記第2のトランジスタのドレイン領域を、それぞれ形成する工程と、を含むことを特徴とする半導体装置の製造方法。半導体基板表面のうち、第1のゲート電極を含む第1のトランジスタが形成される第1の素子領域部分に含まれ前記第1のトランジスタの第1の活性領域となる領域を第1のマスクパターンにより、また第2のゲート電極を含む第2のトランジスタが形成される第2の素子領域部分に含まれ前記第2のトランジスタの第2の活性領域となる領域を第2のマスクパタ―ンにより、前記第1のマスクパタ―ンが前記第2のマスクパタ―ンの第1の側に、また前記第2のマスクパタ―ンが前記第1のマスクパタ―ンの第2の側に位置するように形成する工程と、前記第1のマスクパターンおよび前記第2のマスクパターンをマスクに前記半導体基板をエッチングし、前記第1のマスクパターンの相対向する第1の側および前記第2の側にそれぞれ第1および第2のトレンチを、前記第2のマスクパターンの相対向する第1の側および第2の側にそれぞれ第3および第4のトレンチを、前記第2のトレンチが前記第3のトレンチに連続するように形成する工程と、前記第1,第2,第3および第4のトレンチの下部を、前記半導体基板に対してエッチング選択性を有する第1の半導体層で充填する工程と、前記第1,第2,第3および第4のトレンチの各々において、前記第1の半導体層上に、前記第1の半導体層に対してエッチング選択性を有する第2の半導体層を形成し、前記第1,第2,第3および第4のトレンチを、少なくとも前記半導体基板の表面まで充填する工程と、前記半導体基板中に素子分離溝および孔を、前記素子分離溝が前記第1~第4のトレンチを含む素子領域を画成するように、また前記孔が、前記素子領域のうち前記第1のトランジスタが形成される第1の素子領域部分と前記第2のトランジスタが形成される第2の素子領域部分との境に形成されるように、また前記素子分離溝が前記第1のトレンチに形成された前記第2の半導体層を露出するように、また前記素子分離溝が前記第4のトレンチに形成された前記第2の半導体層を露出するよう、さらに前記孔が前記第2のトレンチに形成された前記第2の半導体層および前記第3のトレンチに形成された前記第2の半導体層を露出するように形成する工程と、前記第1の半導体層を前記第1および前記第4のトレンチから前記素子分離溝を介して、また前記第1の半導体層を前記第2および前記第3のトレンチから前記孔を介して、前記半導体基板および前記第2の半導体層に対して選択的にエッチングして除去し、前記第1,第2,第3および第4のトレンチの各々において、前記第1の半導体層が形成されていた部分に空洞を形成する工程と、前記第1,第2,第3および第4のトレンチにおいて前記空洞を、前記素子分離溝および前記孔を介して第3の絶縁膜により充填し、前記第1のトレンチにおいて前記第2の半導体層の下に第1の埋込絶縁膜領域を、前記第2のトレンチにおいて前記第2の半導体層の下に第2の埋込絶縁膜領域を、前記第3のトレンチにおいて前記第2の半導体層の下に第3の埋込絶縁膜領域を、前記第4のトレンチにおいて前記第2の半導体層の下に第4の埋込絶縁膜領域を、それぞれ形成する工程と、前記第1の活性領域に前記第1のゲート電極を、前記第2の活性領域に前記第2のゲート電極を、前記第1のゲート電極が前記第2のゲート電極の第1の側に位置し前記第2のゲート電極が前記第1のゲート電極の第2の側に位置するように、それぞれのゲート絶縁膜を介して形成する工程と、前記第1の活性領域において前記第1のゲート電極をマスクに、また前記第2の活性領域において前記第2のゲート電極をマスクに、不純物元素のイオン注入を行い、前記第1の活性領域において前記第1のゲート電極の第1の側およびこれに対向する前記第2の側に、前記第1のトランジスタのソースエクステンション領域およびドレインエクステンション領域を、また前記第2の活性領域において前記第2のゲート電極の前記第1の側およびこれに対向する第2の側に、前記第2のトランジスタのソースエクステンション領域およびドレインエクステンション領域をそれぞれ形成する工程と、前記第1のゲート電極の前記第1および第2の側の側壁面に第1の側壁絶縁膜を、前記第2のゲート電極の前記第1および第2の側の側壁面に、第2の側壁絶縁膜を、それぞれ形成する工程と、前記第1および第2のゲート電極および前記第1および第2の側壁絶縁膜をマスクに不純物元素を導入し、前記第1のトレンチにおいて前記第2の半導体層中に、前記第1のトランジスタのソース領域を、前記第2のトレンチにおいて前記第2の半導体層中に前記第1のトランジスタのドレイン領域を、前記第3のトレンチにおいて前記第2の半導体層中に前記第2のトランジスタのソース領域を、前記第4のトレンチにおいて前記第2の半導体層中に前記第2のトランジスタのドレイン領域を、それぞれ形成する工程と、を含むことを特徴とする半導体装置の製造方法。前記孔を形成する工程は、前記素子分離溝を形成する工程と同時に実行されることを特徴とする請求項7または8記載の半導体装置の製造方法。前記孔を形成する工程は、前記素子分離溝を形成する工程とは別に実行されることを特徴とする請求項7または8記載の半導体装置の製造方法。前記孔は、前記半導体基板の表面において、前記第1および第2のゲート電極の間に形成されるビアプラグと略等しい寸法および形状を有することを特徴とする請求項7~10のうち、いずれか一項記載の半導体装置の製造方法。前記第1~第3の絶縁膜はシリコン酸化膜であることを特徴とする請求項7~11のうち、いずれか一項記載の半導体装置の製造方法。前記第1~第3の絶縁膜は、気相堆積法により形成されることを特徴とする請求項7~12のうち、いずれか一項記載の半導体装置の製造方法。前記半導体基板はシリコン基板であり、前記第1の半導体層はSiGe混晶層であり、前記第2の半導体層はシリコン層であり、前記第1の半導体層および前記第2の半導体層は、前記シリコン基板に対してエピタキシャルに形成されることを特徴とする請求項7~13のうち、いずれか一項記載の半導体装置。上記特許文献1では、ソース領域およびドレイン領域を含むトランジスタの活性領域をメサ構造の形状に形成し、前記ソース領域およびドレイン領域の直下にSiGe混晶層を、前記メサ構造の側壁面に露出するように形成している。かかる構造では前記SiGe混晶層は、前記メサ構造の側壁面からエッチングすることで容易に除去でき、ソース領域およびドレイン領域の直下に所望の空洞を形成し、さらにこれを埋込絶縁膜により充填することができる。しかし、特許文献1の技術を適用するには、活性領域を構成するメサ構造を形成できる必要があるが、多数のトランジスタを集積化した半導体集積回路装置では、このようなメサ構造を個々のトランジスタについて必ずしも形成できるとは限らない。例えばシリコン基板上に第1および第2のトランジスタを、第1のトランジスタのドレイン領域と第2のトランジスタのソース領域が共用されるように隣接して集積化した半導体装置では、前記第1および第2のトランジスタの各々にメサ構造を形成することができず、例えばSiGe混晶層上にシリコンエピタキシャル層を形成し、かかるシリコンエピタキシャル層上に前記第1および第2のトランジスタを形成しているような場合でも、前記第1のトランジスタのドレイン領域および前記第2のトランジスタのソース領域として共用される拡散領域の下でSiGe混晶層を選択的にエッチングして空洞を形成したり、あるいは前記空洞を絶縁膜で充填して当該拡散領域の下に埋込絶縁膜を形成したりすることは困難である。一の側面によれば半導体装置は、半導体基板と、前記半導体基板上において素子分離領域により周囲を画成され、互いに隣接して連続する第1および第2の素子領域部分を含む素子領域と、前記第1の素子領域部分に形成された第1のゲート電極と、前記第1の素子領域部分において前記第1のゲート電極の第1の側および第2の側に形成された第1のソース領域および第1のドレイン領域と、前記第2の素子領域部分に形成された第2のゲート電極と、前記第2の素子領域部分において前記第2のゲート電極の第1の側および第2の側に形成された第2のソース領域および第2のドレイン領域と、前記第1のソース領域の下に形成された第1の埋込絶縁膜領域と、前記第1のドレイン領域の下に形成された第2の埋込絶縁膜領域と、前記第2のソース領域の下に形成された第3の埋込絶縁膜領域と、前記第2のドレイン領域の下に形成された第4の埋込絶縁膜領域と、を含み、前記第1のドレイン領域は、前記第1のゲート電極と前記第2のゲート電極との間において前記第2のソース領域と同一の拡散領域よりなり、前記第2の埋込絶縁膜領域は、前記第1のゲート電極と前記第2のゲート電極との間において前記第3の埋込絶縁膜領域と同一の埋込絶縁膜領域よりなり、前記第1のゲート電極と前記第2のゲート電極との間において、前記第1のドレイン領域および前記第2のソース領域を構成する拡散領域の一部には、前記第2および第3の埋込絶縁膜領域に到達する開口部が形成されており、前記開口部は絶縁膜により充填されている。他の側面によれば半導体装置の製造方法は、半導体基板上に素子分離溝を形成し、互いに隣接して連続する第1の素子領域部分および第2の素子領域部分を含む素子領域を前記素子分離溝により画成する工程と、前記素子領域の前記第1の素子領域部分と第2の素子領域部分の接続部分に孔を形成する工程と、前記素子分離溝および前記孔を第1の絶縁膜で充填し、前記素子分離溝に第1の絶縁膜領域を、前記孔に第2の絶縁膜領域を形成する工程と、前記第1の素子領域部分において第1のゲート電極を、前記第2の素子領域部分において第2のゲート電極を、前記第1のゲート電極が前記第2のゲート電極の第1の側に、また前記第2のゲート電極が前記第1のゲート電極の第2の側に位置するように形成する工程と、前記第1のゲート電極の前記第2の側および前記第2の側に対向する第1の側の側壁面に第1の側壁絶縁膜を、また前記第2のゲート電極の前記第1の側および前記第1の側に対向する第2の側の側壁面に第2の側壁絶縁膜を形成する工程と、前記第1の素子領域部分において前記第1のゲート電極と前記第1の側壁絶縁膜をマスクに、また前記第2の素子領域部分において前記第2のゲート電極と前記第2の側壁絶縁膜をマスクに前記半導体基板をエッチングし、前記第1の素子領域部分において前記第1のゲート電極の前記第1の側および前記第2の側にそれぞれ第1および第2のトレンチを、前記第1のトレンチが前記第1のゲート電極の前記第1の側において前記素子分離溝の一部に連続し、前記第1の絶縁膜領域の一部を露出するように、また前記第2のトレンチが前記ゲート電極の前記第2の側において前記孔の一部に連続し、前記第2の絶縁膜領域の一部を露出するように、また前記第2の素子領域部分において前記第2のゲート電極の前記第1の側および前記第2の側にそれぞれ第3および第4のトレンチを、前記第3のトレンチが前記第2のゲート電極の前記第1の側に位置し、前記孔の一部に連続して前記第2の絶縁膜領域の一部を露出するように、さらに前記第4のトレンチが前記第2のゲート電極の前記第2の側に位置し、前記素子分離溝の一部に連続して前記第1の絶縁膜領域の一部を露出するように、また前記第2のトレンチが前記第3のトレンチに、前記第1の素子領域部分が前記第2の素子領域部分に接する部分において連続するように形成する工程と、前記第1,第2,第3および第4のトレンチの下部を、前記半導体基板に対してエッチング選択性を有する第1の半導体層で充填する工程と、前記第1,第2,第3および第4のトレンチの各々において、前記第1の半導体層上に、前記第1の半導体層に対してエッチング選択性を有する第2の半導体層を形成し、前記第1,第2,第3および第4のトレンチを、少なくとも前記半導体基板の表面まで充填する工程と、前記素子分離溝から前記第1の絶縁膜領域を、また前記孔から前記第2の絶縁膜領域を除去し、前記素子分離溝および前記孔において前記第1および第2の半導体層を露出させる工程と、前記第1の半導体層を、前記半導体基板および前記第2の半導体層に対してエッチングにより前記素子分離溝および前記孔を介して選択的に除去し、前記第1,第2,第3および第4のトレンチの各々において、前記第1の半導体層が形成されていた部分に空洞を形成する工程と、前記第1、第2,第3および第4のトレンチにおいて、前記空洞を前記素子分離溝および前記孔を介して第3の絶縁膜により充填し、前記第1のトレンチにおいて前記第2の半導体層の下に第1の埋込絶縁膜領域を、前記第2のトレンチにおいて前記第2の半導体層の下に第2の埋込絶縁膜領域を、前記第3のトレンチにおいて前記第2の半導体層の下に第3の埋込絶縁膜領域を、前記第4のトレンチにおいて前記第2の半導体層の下に第4の埋込絶縁膜領域を、前記素子分離溝において素子分離領域を、前記孔において絶縁膜領域を、それぞれ形成する工程と、前記第1の側壁絶縁膜および前記第2の側壁絶縁膜を除去する工程と、前記第1および第2の側壁絶縁膜の除去工程の後、前記第1の素子領域部分において前記第1のゲート電極をマスクに、また前記第2の素子領域部分において前記第2のゲート電極をマスクに、不純物元素のイオン注入を行い、前記第1の素子領域部分において前記第1のゲート電極の前記第1の側および前記第2の側に、前記第1の素子領域部分に形成される第1のトランジスタのソースエクステンション領域およびドレインエクステンション領域を、また前記第2の素子領域部分において前記第2のゲート電極の前記第1の側および前記第2の側に、前記第2の素子領域部分に形成される第2のトランジスタのソースエクステンション領域およびドレインエクステンション領域を、それぞれ形成する工程と、前記第1のゲート電極のそれぞれの第1および第2の側の側壁面に、第3の側壁絶縁膜を、前記第2のゲート電極のそれぞれの第1および第2の側の側壁面に、第4の側壁絶縁膜を、それぞれ形成する工程と、前記第1および第2のゲート電極および前記第3および第4の側壁絶縁膜をマスクに不純物元素を導入し、前記第1のトレンチに形成された第2の半導体層中に前記第1のトランジスタのソース領域を、前記第2のトレンチに形成された前記第2の半導体層中に前記第1のトランジスタのドレイン領域を、また前記第3のトレンチに形成された前記第2の半導体層中に前記第2のトランジスタのソース領域を、さらに前記第4のトレンチに形成された前記第2の半導体層中に前記第2のトランジスタのドレイン領域を、それぞれ形成する工程と、を含む。さらに他の側面によれば半導体装置の製造方法は、半導体基板表面のうち、第1のゲート電極を含む第1のトランジスタが形成される第1の素子領域部分に含まれ前記第1のトランジスタの第1の活性領域となる領域を第1のマスクパターンにより、また第2のゲート電極を含む第2のトランジスタが形成される第2の素子領域部分に含まれ前記第2のトランジスタの第2の活性領域となる領域を第2のマスクパタ―ンにより、前記第1のマスクパタ―ンが前記第2のマスクパタ―ンの第1の側に、また前記第2のマスクパタ―ンが前記第1のマスクパタ―ンの第2の側に位置するように形成する工程と、前記第1のマスクパターンおよび前記第2のマスクパターンをマスクに前記半導体基板をエッチングし、前記第1のマスクパターンの相対向する第1の側および前記第2の側にそれぞれ第1および第2のトレンチを、前記第2のマスクパターンの相対向する第1の側および第2の側にそれぞれ第3および第4のトレンチを、前記第2のトレンチが前記第3のトレンチに連続するように形成する工程と、前記第1,第2,第3および第4のトレンチの下部を、前記半導体基板に対してエッチング選択性を有する第1の半導体層で充填する工程と、前記第1,第2,第3および第4のトレンチの各々において、前記第1の半導体層上に、前記第1の半導体層に対してエッチング選択性を有する第2の半導体層を形成し、前記第1,第2,第3および第4のトレンチを、少なくとも前記半導体基板の表面まで充填する工程と、前記半導体基板中に素子分離溝および孔を、前記素子分離溝が前記第1~第4のトレンチを含む素子領域を画成するように、また前記孔が、前記素子領域のうち前記第1のトランジスタが形成される第1の素子領域部分と前記第2のトランジスタが形成される第2の素子領域部分との境に形成されるように、また前記素子分離溝が前記第1のトレンチに形成された前記第2の半導体層を露出するように、また前記素子分離溝が前記第4のトレンチに形成された前記第2の半導体層を露出するよう、さらに前記孔が前記第2のトレンチに形成された前記第2の半導体層および前記第3のトレンチに形成された前記第2の半導体層を露出するように形成する工程と、前記第1の半導体層を前記第1および前記第4のトレンチから前記素子分離溝を介して、また前記第1の半導体層を前記第2および前記第3のトレンチから前記孔を介して、前記半導体基板および前記第2の半導体層に対して選択的にエッチングして除去し、前記第1,第2,第3および第4のトレンチの各々において、前記第1の半導体層が形成されていた部分に空洞を形成する工程と、前記第1,第2,第3および第4のトレンチにおいて前記空洞を、前記素子分離溝および前記孔を介して第3の絶縁膜により充填し、前記第1のトレンチにおいて前記第2の半導体層の下に第1の埋込絶縁膜領域を、前記第2のトレンチにおいて前記第2の半導体層の下に第2の埋込絶縁膜領域を、前記第3のトレンチにおいて前記第2の半導体層の下に第3の埋込絶縁膜領域を、前記第4のトレンチにおいて前記第2の半導体層の下に第4の埋込絶縁膜領域を、それぞれ形成する工程と、前記第1の活性領域に前記第1のゲート電極を、前記第2の活性領域に前記第2のゲート電極を、前記第1のゲート電極が前記第2のゲート電極の第1の側に位置し前記第2のゲート電極が前記第1のゲート電極の第2の側に位置するように、それぞれのゲート絶縁膜を介して形成する工程と、前記第1の活性領域において前記第1のゲート電極をマスクに、また前記第2の活性領域において前記第2のゲート電極をマスクに、不純物元素のイオン注入を行い、前記第1の活性領域において前記第1のゲート電極の第1の側およびこれに対向する前記第2の側に、前記第1のトランジスタのソースエクステンション領域およびドレインエクステンション領域を、また前記第2の活性領域において前記第2のゲート電極の前記第1の側およびこれに対向する第2の側に、前記第2のトランジスタのソースエクステンション領域およびドレインエクステンション領域をそれぞれ形成する工程と、前記第1のゲート電極の前記第1および第2の側の側壁面に第1の側壁絶縁膜を、前記第2のゲート電極の前記第1および第2の側の側壁面に、第2の側壁絶縁膜を、それぞれ形成する工程と、前記第1および第2のゲート電極および前記第1および第2の側壁絶縁膜をマスクに不純物元素を導入し、前記第1のトレンチにおいて前記第2の半導体層中に、前記第1のトランジスタのソース領域を、前記第2のトレンチにおいて前記第2の半導体層中に前記第1のトランジスタのドレイン領域を、前記第3のトレンチにおいて前記第2の半導体層中に前記第2のトランジスタのソース領域を、前記第4のトレンチにおいて前記第2の半導体層中に前記第2のトランジスタのドレイン領域を、それぞれ形成する工程と、を含む。本発明によれば、第1のトランジスタと第2のトランジスタが、前記第1のトランジスタのソース領域および前記第2のトランジスタのドレイン領域として機能する拡散領域を共有する構成の半導体装置において、前記第1のトランジスタのソース領域およびドレイン領域、および前記第2のトランジスタのソース領域およびドレイン領域が形成される第2の半導体層の下で、前記第2の半導体層に対してエッチング選択性を有する前記第1の半導体層を前記第2のトレンチを介して容易に選択的に除去することができ、前記第1のトランジスタのソース領域およびドレイン領域、前記第2のトランジスタのソース領域およびドレイン領域の下に、それぞれの空洞を容易に形成することができる。かかる空洞は、前記第2のトレンチを介して埋め込み絶縁膜により、容易に充填することができる。[第1の実施形態]図1A~図1Dは、第1の実施形態による半導体装置20の構成を示す図である。このうち図1Aは平面図、図1Bは図1A中、線E-E’に沿った断面図、図1Cは図1A中、線B-B’に沿った断面図、図1Dは図1A中、線C-C’に沿った断面図を示す。図1A~図1Dを参照するに、前記半導体装置20は例えばp型のシリコン基板11上に素子分離領域21Iにより画成された素子領域21上に形成されており、前記素子領域21は、第1のMOSトランジスタ20Aが形成される素子領域部分21Aと第2のMOSトランジスタ20Bが形成される素子領域部分21Bとを、相隣接して含んでいる。前記素子分離領域21IはSTI型の素子分離領域であり、前記素子領域21を囲む素子分離溝21tと、前記素子分離溝21tを充填するシリコン酸化膜などの絶縁膜より構成されている。前記素子領域部分21Aは素子領域部分21Bに連続しているが、前記素子領域部分21Aと素子領域部分21Bの接続部には、前記素子分離領域21Iから孤立して、別のトレンチないし凹部あるいは孔21uをシリコン酸化膜などの絶縁膜により充填した構成の絶縁膜領域21Jが形成されている。前記絶縁膜領域21Jは前記素子分離領域21Iから孤立しており、このため図1Aの平面図において周囲を、前記素子領域21を構成する素子領域部分21Aおよび素子領域部分21Bにより囲まれている。後で説明するように本実施形態では前記絶縁膜領域21Jは前記素子分離領域21Iと同時に形成しており、前記トレンチ21uは前記素子分離溝21tと同じ深さを有し、前記素子分離溝21tを充填する絶縁膜は、前記トレンチ21uを充填する絶縁膜と同じ絶縁膜より構成される。図示の例ではこれらの絶縁膜は、CVD法で形成したシリコン酸化膜よりなる。さらに前記素子領域11の下方には、図1B~図1Dの断面図よりわかるように素子領域部分21Aから素子領域部分21Bにかけて、前記シリコン基板11とは逆導電型、すなわちn型のチャネルストッパ領域21csが形成されており、前記素子領域部分21Aには前記シリコン基板11上にポリシリコンよりなる前記MOSトランジスタ20Aのゲート電極23Aが、ゲート絶縁膜22Aを介して形成されている。同様に前記素子領域部分21Bには前記シリコン基板11上にポリシリコンよりなる前記MOSトランジスタ20Bのゲート電極23Bが、ゲート絶縁膜22Bを介して形成されている。図示の例では前記ゲート電極23Aとゲート電極23Bとは平行に延在している。前記ゲート電極23Aはその相対向する側壁面上に例えばSiNやSiON、あるいはシリコン酸化膜よりなる側壁絶縁膜23aを有しており、前記側壁絶縁膜23aの直下において前記p型シリコン基板11中に、n型のソースエクステンション領域21a,21bが、前記ゲート電極23A直下のチャネル21Chaのそれぞれ左側および右側に形成されている。同様に前記ゲート電極23Bはその相対向する側壁面上に例えばSiNやSiON、あるいはシリコン酸化膜よりなる側壁絶縁膜23bを有しており、前記側壁絶縁膜23bの直下において前記p型シリコン基板11中にn型のソースエクステンション領域21c,21dが、前記ゲート電極23B直下のチャネル21Chbのそれぞれ左側および右側に形成されている。本実施形態においては前記チャネル21Cha,21Chbは、p型シリコン基板11の一部に形成されることに注意すべきである。さらに図1A~図1Dの構成においては前記シリコン基板11のうち、前記チャネル領域11Chaおよびソースエクステンション領域21a,21bが形成された部分が、前記素子領域部分21Aにおいて前記チャネルストッパ11csを形成されたシリコン基板11の下部から上方に屹立するメサ構造M1を形成し、同様に前記シリコン基板11のうち、前記チャネル領域11Chbおよびソースエクステンション領域21c,21dが形成された部分が、前記素子領域部分21Bにおいて前記チャネルストッパ11csを形成されたシリコン基板11の下部から上方に屹立するメサ構造M2を形成するのがわかる。さらに前記メサ構造M1の上部には、前記メサ構造M1の左側の側壁面に接合してシリコンエピタキシャル層21ep1が、前記p型シリコン基板11に対してエピタキシャルに、また前記メサ構造M1の右側の側壁面および前記メサ構造M2の左側の側壁面に接合して、シリコンエピタキシャル層21ep2が、やはり前記p型シリコン基板11に対してエピタキシャルに、さらに前記メサ構造M2の右側の側壁面に接合してシリコンエピタキシャル層21ep3が、前記p型シリコン基板11に対してエピタキシャルに、形成されており、前記シリコンエピタキシャル層21ep1中にはn型の拡散領域21eが、前記トランジスタ20Aのソース領域として、前記ゲート電極23Aの左側側壁絶縁膜23aの外側に形成されている。さらに前記シリコンエピタキシャル層21ep2中にはn型の拡散領域21fが、前記トランジスタ20Aのドレイン領域として、前記ゲート電極23Aの右側側壁絶縁膜23aの外側に形成されており、また同じ前記シリコンエピタキシャル層21ep2中にはn型の拡散領域21gが、前記トランジスタ20Bのソース領域として、前記ゲート電極23Bの右側側壁絶縁膜23bの外側に形成されている。図1Dよりわかるように前記拡散領域21fおよび21gは前記素子領域部分21Aと21Bの境目において連続しており、トランジスタ20Aおよび20Bの双方により共用されている。さらに前記シリコンエピタキシャル層21ep3中にはn型の拡散領域21hが、前記トランジスタ20Bのドレイン領域として、前記ゲート電極23Bの右側側壁絶縁膜23bの外側に形成されている。図1B~図1Dの断面図よりわかるように、前記シリコンエピタキシャル層21ep1の直下には埋込絶縁膜261が前記素子分離領域21Iの一部に、また前記絶縁膜領域21Jの一部に、連続して形成されており、前記シリコンエピタキシャル層21ep2の直下には埋込絶縁膜262が、前記絶縁膜領域21Jの一部に、また前記素子分離領域21Iの一部に、連続して形成されている。さらに前記シリコンエピタキシャル層21ep3の直下には埋込絶縁膜263が前記素子分離領域21Iの一部に、また前記絶縁膜領域21Jの一部に、連続して形成されている。前記シリコンエピタキシャル層21ep1~21ep3の露出表面には、図1A~図1Dに示すようにシリサイド層25A~25Cがそれぞれ形成されており、また前記ポリシリコンゲート電極23A,23Bの露出表面にもシリサイド層24E,24Eが、それぞれ形成されている。前記シリコン基板11上には絶縁膜27が、前記ゲート電極23A,23Bを覆って形成されており、前記絶縁膜27中には、図1Aの平面図に示すように前記シリサイド層25A上にビアプラグ27A,27Bが、前記トランジスタ20Aのソースコンタクトとして、また前記シリサイド層25B上にビアプラグ27C,27Dが、前記トランジスタ20Aのドレインコンタクトおよび前記トランジスタ20Bのソースコンタクトとして、形成される。また前記絶縁膜26中には、前記シリサイド層25C上にビアプラグ27E,27Fが、前記トランジスタ20Bのドレインコンタクトとして、形成される。また図1Aの平面図に示すように前記ポリシリコン電極23Aおよび23Bには前記素子分離領域21Iの一部に接続パッド23Pおよび23Qがそれぞれ形成され、前記接続パッド23Pおよび23Qにも、ビアプラグ27Gおよび27Hがそれぞれコンタクトする。図1Bの断面図に示すように前記ビアプラグ27Cおよび27Dは、銅CuあるいはタングステンWよりなる金属プラグ27c,27dの表面を、Ta/TaNあるいはTi/TiN積層構造のバリアメタル膜27bで覆った構成を有している。他のビアプラグ27A~27B,27~27Hにおいても同様である。前記絶縁膜領域21Jは本実施形態では前記素子分離領域21Iから孤立したパタ―ンであり、前記シリコンエピタキシャル層21ep2により周囲を囲まれているが、素子面積を増大させない観点からは、前記ビアプラグ27A~27Fと実質的に同じ寸法および形状を有するのが好ましい。ただし前記絶縁膜領域21Jは必ずしも孤立パタ―ンである必要はなく、回路設計が許すのであれば、図19に示す変形例のように、素子分離領域21Iの一部に連続するものであってもよい。ただし図19の変形例では前記絶縁膜領域21Jが延在しているため、図1A~図1Dの実施形態におけるビアコンタクト27Cは形成されない。以下、第1の実施形態による半導体装置の製造方法を、図2A~図18Dを参照しながら説明する。図2A~図2Dは、第1の実施形態による半導体装置20の製造工程の一段階を示す図である。このうち図2Aは平面図、図2Bは図2A中、線E-E’に沿った断面図、図2Cは図2A中、線B-B’に沿った断面図、図2Dは図2A中、線C-C’に沿った断面図を示す。図2A~図2Dを参照するに、前記p型のシリコン基板11中にはPあるいはAsなどのn型不純物元素がイオン注入により導入され、チャネルストッパ領域21csが、前記チャネルストッパ領域21csの上端が前記シリコン基板11の上面から約90nmの深さのところにpn接合を形成するように形成される。図3A~図3Dは、前記図2A~図2Dの工程に引き続いて実行される第1の実施形態による半導体装置20の製造工程の一段階を示す図である。このうち図3Aは前記図2Aに対応する平面図、図3Bは図3A中、線E-E’に沿った断面図、図3Cは図3A中、線B-B’に沿った断面図、図3Dは図3A中、線C-C’に沿った断面図を示す。図3A~図3Dを参照するに、前記シリコン基板11中には第1の素子分離溝21tが前記pn接合よりも深く形成され、素子領域21を画成する。また同時に前記第1のトレンチから孤立して第2のトレンチないし凹部あるいは孔21uが同じ深さに形成される。なお、第2のトレンチ21uは、前記第1のトレンチ21tと同じ深さでなくとも良く、例えば前記第1のトレンチと比べて浅く形成しても良い。さらに、第1のトレンチ21tと第2のトレンチ21uは同時ではなく、個別に形成されても良い。さらに図3A~図3Dの工程では、前記第1および第2のトレンチ21uおよび21vをCVD法によりシリコン酸化膜で充填し、さらにこれを前記シリコン基板11の表面が露出するように化学機械研磨することにより、前記シリコン酸化膜により充填する。図4A~図4Dは、前記図3A~図3Dの工程に引き続いて実行される第1の実施形態による半導体装置20の製造工程の一段階を示す図である。このうち図4Aは前記図3Aに対応する平面図、図4Bは図4A中、線E-E’に沿った断面図、図4Cは図4A中、線B-B’に沿った断面図、図4Dは図4A中、線C-C’に沿った断面図を示す。図4A~図4Dを参照するに、この工程では前記シリコン基板11を酸化雰囲気中において熱酸化し、前記素子領域21に0.3nm~1nm程度の膜厚の熱酸化膜22を形成する。ここで前記酸化雰囲気は、オゾン雰囲気、酸素雰囲気、酸化窒化ガス雰囲気など、酸素を含む雰囲気を意味する。図4A~図4Dの工程では、さらにこのようにして形成した熱酸化膜22に対し、さらに窒素雰囲気中で熱処理あるいはプラズマ処理を行い、シリコン酸窒化膜に変換してもよい。例えば前記熱酸化膜22を0.7nmの膜厚に形成し、さらに形成された熱酸化膜をNOガス雰囲気中において熱処理し、シリコン酸窒化膜よりなる絶縁膜に変換することができる。以下の説明では、図4A~図4Dの絶縁膜22は、このようにして形成されたシリコン酸窒化膜であるものとする。図5A~図5Dは、前記図4A~図4Dの工程に引き続いて実行される第1の実施形態による半導体装置20の製造工程の一段階を示す図である。このうち図5Aは前記図4Aに対応する平面図、図5Bは図5A中、線E-E’に沿った断面図、図5Cは図5A中、線B-B’に沿った断面図、図5Dは図5A中、線C-C’に沿った断面図を示す。図5A~図5Dを参照するに、この工程では前記シリコン基板11上に前記絶縁膜22を介してポリシリコン膜23を例えば熱CVD法により10nm~100nm程度の厚さに堆積し、前記素子分離領域21Iおよび前記素子領域部分21A,21Bを、前記絶縁膜領域21Jを含め、連続して覆う。なお前記ポリシリコン膜23はアモルファスシリコン膜の形で堆積し、その後で結晶化させてもよい。図6A~図6Dは、前記図5A~図5Dの工程に引き続いて実行される第1の実施形態による半導体装置20の製造工程の一段階を示す図である。このうち図6Aは前記図5Aに対応する平面図、図6Bは図6A中、線E-E’に沿った断面図、図6Cは図6A中、線B-B’に沿った断面図、図6Dは図6A中、線C-C’に沿った断面図を示す。図6A~図6Dを参照するに、この工程では前記ポリシリコン膜24がパターニングされ、図7Cおよび図7Dにおいて第1の側、すなわち左側に第1のポリシリコンゲート電極23Aが、また図7Cおよび図7Dにおいて第2の側、すなわち右側に第2のポリシリコンゲート電極23Bが形成される。前記ポリシリコン膜23のパターニングに伴い前記絶縁膜22もパターニングされ、前記第1のポリシリコンゲート電極23Aの直下には、前記シリコン基板11との間に第1のゲート絶縁膜22Aが、また前記第2のポリシリコンゲート電極23Bの直下には、前記シリコン基板11との間に第2のゲート絶縁膜22Bが、それぞれ形成される。なお前記第1のポリシリコンゲート電極23Aは前記素子分離領域21I上に延在して接続パッド23Pを形成し、同様に前記第2のポリシリコンゲート電極23Bも前記素子分離領域21I上に延在して接続パッド23Qを形成する。図7A~図7Dは、前記図6A~図6Dの工程に引き続いて実行される第1の実施形態による半導体装置20の製造工程の一段階を示す図である。このうち図7Aは前記図6Aに対応する平面図、図7Bは図7A中、線E-E’に沿った断面図、図7Cは図7A中、線B-B’に沿った断面図、図7Dは図7A中、線C-C’に沿った断面図を示す。図7A~図7Dを参照するに、この工程で前記第1のポリシリコンゲート電極23Aの相対向する側壁面上には一対の側壁絶縁膜23daが、また前記第2のポリシリコンゲート電極23Bの相対向する側壁面上には一対の側壁絶縁膜23dbが、それぞれ形成される。前記側壁絶縁膜23daおよび23dbは、前記半導体基板11を構成するシリコンや素子分離領域21I、絶縁膜領域21Jを構成するシリコン酸化膜に対してエッチング選択性を有する例えばSiNなどより構成される。また前記側壁絶縁膜23daおよび23dbは後で除去されるので、ダミー側壁絶縁膜となる。前記ダミー側壁絶縁膜23daおよび23dbは、前記素子分離領域21I上まで延在し、前記接続パッド23Pおよび23Qの側壁面にも形成される。図8A~図8Dは、前記図7A~図7Dの工程に引き続いて実行される第1の実施形態による半導体装置20の製造工程の一段階を示す図である。このうち図8Aは前記図7Aに対応する平面図、図8Bは図8A中、線E-E’に沿った断面図、図8Cは図8A中、線B-B’に沿った断面図、図8Dは図8A中、線C-C’に沿った断面図を示す。図8A~図8Dを参照するに、この工程では前記第1および第2のポリシリコンゲート電極23Aおよび23B、および前記ダミー側壁絶縁膜23da,23dbをマスクに前記シリコン基板11を例えば塩素ガスCl2や塩酸ガスHClをエッチングガスとして使ったドライエッチングにより、前記シリコン基板11中、前記第1のポリシリコンゲート電極23Aから見て前記ダミー側壁絶縁膜23daの外側、および前記第2のポリシリコンゲート電極23Bから見て前記ダミー側壁絶縁膜23dbの外側の部分を前記素子分離領域21Iあるいは絶縁膜領域21Jの深さを超えないような深さ、例えば80nmの深さまでエッチングし、前記第1のポリシリコンゲート電極23Aの第1の側、すなわち左側に第1のトレンチ21TAを、前記第2のポリシリコンゲート電極23Aの第2の側、すなわち右側に第2のトレンチ21TCを、さらに前記第1および第2のポリシリコンゲート電極23Aと23Bの間に第3のトレンチ21TBを、それぞれ形成する。なお図示は省略するが、前記ポリシリコンゲート電極23A,23Bの上部には、前記図5A~図5Dの工程の時点でシリコン酸化膜がエッチングマスクとして形成されている。かかるトレンチ21TA,21TB,21TCの形成の結果、前記p型シリコン基板11のうち、前記第1のポリシリコンゲート電極23Aおよび前記第1のダミー側壁絶縁膜23da直下の部分は前記トレンチ21TA,21TBの底から上方に屹立する第1のメサ構造M1を、また前記第2のポリシリコンゲート電極23Bおよび前記第2のダミー側壁絶縁膜23db直下の部分は前記トレンチ21TB,21TCの底から上方に屹立する第2のメサ構造M2を、形成する。図9A~図9Dは、前記図8A~図8Dの工程に引き続いて実行される第1の実施形態による半導体装置20の製造工程の一段階を示す図である。このうち図9Aは前記図8Aに対応する平面図、図9Bは図9A中、線E-E’に沿った断面図、図9Cは図9A中、線B-B’に沿った断面図、図9Dは図9A中、線C-C’に沿った断面図を示す。図9A~図9Dを参照するに、この工程では前記トレンチ21TA,21TB,21TCの下部にSiGe混晶層を、例えばシランSiH4あるいはジクロロシランSiH2Cl2、モノゲルマンGeH4、塩化水素HClおよび水素H2の混合ガスを原料に用いたCVD法により、例えば20nm~80nmの厚さで選択的にエピタキシャル成長させる。ここでSiGe混晶層という記載は、SiとGe以外に更に他の元素を含んだ混晶層も含むものである。例えば前記SiGe混晶層のエピタキシャル成長は、1330Pa~13300Pa10Torr~100Torrの圧力下、好ましくは5320Pa40Torrの圧力下、650°C~750°Cの基板温度、好ましくは700°Cの基板温度にて、水素ガス分圧を4000Pa~6000Paの範囲、好ましくは5300Paの値に設定し、ジクロロシラン分圧を20Pa~30Paの範囲、好ましくは26Paの値に設定し、モノゲルマンの分圧を10Pa~15Paの範囲、好ましくは12Paの値に設定し、塩化水素分圧を10Pa~15Paの範囲、好ましくは12Paの値に設定し、例えば45nm/分の成長速度で行うことができる。かかるSiGe混晶層の成長の結果、前記トレンチ21TAには第1のSiGe混晶層領域21SG1が、前記トレンチ21TBには第2のSiGe混晶層領域21SG2が、さらに前記トレンチ21TCには第3のSiGe混晶層領域21SG3が、それぞれその下のシリコン基板11に対してエピタキシャルに、20~80nmの厚さで形成される。ここで前記SiGe混晶層領域21SG1~21SG3としては例えばGeを原子分率で20程度含むものが使われるが、前記シリコン基板11に対してエピタキシャルに成長できる範囲でGeの組成はより増大させることができる。例えばGeを原子分率で40程度含むSiGe混晶を、前記SiGe混晶層領域21SG1~21SG3として使うことも可能である。また前記SiGe混晶層領域21SG1~21SG3として、さらにCを含むSiGeC混晶層を使うことも可能である。さらに図9A~図9Dの工程では、前記トレンチ21TA~21TCにおいて前記SiGe混晶層領域21SG1~21SG3上に、ジシランガスあるいはシランガス、塩化水素ガスおよび水素ガスの混合ガスを原料に使い、シリコン層21ep1,21ep2,21ep3を、それぞれ前記シリコン基板11に対してエピタキシャルに成長させる。例えば前記シリコンエピタキシャル層21ep1,21ep2,213p3の成長は、1330Pa~13300Pa10Torr~100Torrの圧力下、好ましくは5320Pa40Torrの圧力下、650°C~750°Cの基板温度、好ましくは700°Cの基板温度にて、水素ガス分圧を4000Pa~6000Paの範囲、好ましくは5300Paの値に設定し、ジクロロシラン分圧を15Pa~25Paの範囲、好ましくは21Paの値に設定し、塩化水素分圧を3Pa~10Paの範囲、好ましくは5Paの値に設定し、例えば0.7nm/分の成長速度で行うことができる。かかるSiGe混晶層の成長の結果、前記トレンチ21TA,21TB,21TCの各々においてSiGe混晶層領域21SG1,21SG2,21SG3のそれぞれ上部を前記シリコンエピタキシャル層21ep1,21ep2,21ep3により、前記シリコン基板11の上面まで充填することができる。ただし本実施形態においてかかるシリコンエピタキシャル層の成長を、前記シリコン基板11の上面を超えて行うことも可能である。図10A~図10Dは、前記図9A~図9Dの工程に引き続いて実行される第1の実施形態による半導体装置20の製造工程の一段階を示す図である。このうち図10Aは前記図9Aに対応する平面図、図10Bは図10A中、線E-E’に沿った断面図、図10Cは図10A中、線B-B’に沿った断面図、図10Dは図10A中、線C-C’に沿った断面図を示す。図10A~図10Dを参照するに、この工程では前記図9A~図9Dの構造に対し、ドライエッチングあるいはHFを使ったウェットエッチングを行い、前記素子分離領域21Iおよび21Jにおいてそれぞれの素子分離溝21tおよび別のトレンチ21uを充填しているシリコン酸化膜を除去し、前記素子分離溝21tおよび前記別のトレンチ21uにおいて、前記トレンチ21TA,21TB,21TCを充填しているSiGe混晶層SG1,SG2,SG3の側壁面を露出させる。図10A~図10Dの例では、前記素子分離溝21tおよび別のトレンチ21uにおいては素子分離領域21Iおよび絶縁膜領域21Jに対応するシリコン酸化膜が前記SiGe混晶層21ep1~21ep3の下端の深さまで残されているが、これは必須のことがらではなく、前記シリコン酸化膜は前記素子分離溝21tおよび別のトレンチ21uから完全に除去されてもよい。また前記素子分離溝21tおよび別のトレンチ21uにおいて前記シリコン酸化膜は、前記SiGe混晶層21ep1~21ep3の側壁面が十分な面積で露出されるのであれば、図示の例よりも高い位置まで残っていてもよい。図11A~図11Dは、前記図10A~図10Dの工程に引き続いて実行される第1の実施形態による半導体装置20の製造工程の一段階を示す図である。このうち図11Aは前記図10Aに対応する平面図、図11Bは図11A中、線E-E’に沿った断面図、図11Cは図11A中、線B-B’に沿った断面図、図11Dは図11A中、線C-C’に沿った断面図を示す。図11A~図11Dを参照するに、この工程では、前記SiGe混晶層領域21SG1~21SG3が露出した側壁面から、前記素子分離溝21tおよび別のトレンチ21uを介してエッチングにより、前記シリコンエピタキシャル層21ep1,21ep2,21ep3およびシリコン基板11に対して、図中に矢印で示すガス流れの経路に沿って選択的に除去され、前記SiGe混晶層領域21SG1~21SG3にそれぞれ対応して、空隙21V1,21V2,21V3が形成される。かかるSiGe混晶層領域21SG1~21SG3の選択的なエッチングは、例えば700°Cの温度において水素ガスと塩酸ガスあるいは塩素ガスなどの塩素系ガスをエッチングガスに使ったドライエッチングにより、あるいはCF4ラジカルを使ったドライエッチングにより、実施することができる。またかかる選択的なエッチングは、酢酸とフッ酸の混合液を使ったウェットエッチングによっても実施することができる。このようにして形成された空隙21V1および21V3は前記素子分離溝21tと連通しており、また前記空隙21V2は前記別のトレンチ21uと連通している。このように本実施形態では前記SiGe混晶層領域21SG1~21SG3を選択的にエッチングする際、前記絶縁膜領域21Jを形成しておくことにより、トレンチ21uを介したエッチングが可能となり、エッチングを効率的に行うことが可能となる。これに対し、このような絶縁膜領域21Jを形成しなかった比較対照例の場合には、図20A~図20Cに示すようにエッチングは前記素子領域21を囲んで形成された素子分離溝21tを介してのみ可能となり、SiGe混晶層領域21SG1および21SG3については、かかる素子分離溝21tから図中に矢印で示すガス流れ経路に沿って、前記素子分離溝21t多方向に、効率的に除去がなされるが、前記メサ構造M1とメサ構造M2の間に位置するSiGe混晶層領域21SG2については素子分離溝21tに露出するのが、ゲート電極23A,23Bの延在方向上の2箇所だけとなり、エッチングによる除去が困難となる。ただし図20A~図20Cは本実施形態の比較例による半導体装置の構成を示す平面図であり、図20Bは図20A中、線E-E’に沿った断面図を、さらに図20Cは図20A中、線B-B’に沿った断面図を示している。図12A~図12Dは、前記図11A~図11Dの工程に引き続いて実行される第1の実施形態による半導体装置20の製造工程の一段階を示す図である。このうち図12Aは前記図11Aに対応する平面図、図12Bは図12A中、線E-E’に沿った断面図、図12Cは図12A中、線B-B’に沿った断面図、図12Dは図12A中、線C-C’に沿った断面図を示す。図12A~図12Dを参照するに、この工程では前記図11A~図11Dの構造上に埋込絶縁膜26の堆積を行い、前記素子分離溝21tおよび別のトレンチ21uのみならず前記空隙21V1~21V3をも前記埋込絶縁膜26により充填する。前記埋込絶縁膜26に堆積には、AtomiclayereddepositionALD法やCVD法、SODspinondielectric法などのステップカバレッジに優れた成膜方法を使うのが好ましい。例えばかかる埋込絶縁膜26の成膜を、テトラジメチルアミノシランTDMASおよびオゾンO3を原料ガスとして、300~600°Cの温度で実行することができる。あるいは原料ガスとして、外にBTBBASや酸素を使うことも可能である。図12A~図12Dの工程において前記埋込絶縁膜26は前記空隙21V1~21V3を全て完全に充填する必要はなく、一部に空隙が残ってもよい。なお図12Aの平面図は、前記シリコン基板11の表面より上に堆積した埋込絶縁膜26については示していない。図13A~図13Dは、前記図12A~図12Dの工程に引き続いて実行される第1の実施形態による半導体装置20の製造工程の一段階を示す図である。このうち図13Aは前記図12Aに対応する平面図、図13Bは図13A中、線E-E’に沿った断面図、図13Cは図13A中、線B-B’に沿った断面図、図13Dは図13A中、線C-C’に沿った断面図を示す。図13A~図13Dを参照するに、この工程では前記シリコン基板11の表面上の余分な埋込絶縁膜26が、ドライエッチングによりエッチバックされ、前記シリコンエピタキシャル層21ep1~21ep3の表面が露出される。このエッチバックの結果、前記素子分離領域21Iおよび前記絶縁膜領域21Jにおいて前記素子分離溝21tおよび別のトレンチ21uが、また前記シリコンエピタキシャル層21ep1~21ep3の直下において前記空隙21V1~21V3が前記埋込絶縁膜26により充填され、前記シリコンエピタキシャル層21ep1~21ep3の直下に埋込絶縁膜領域261~263がそれぞれ形成される。前記埋込絶縁領域261~263は、図1A~図1Dにおける前記埋込絶縁膜領域261~263に対応する。また前記素子分離溝21tおよび別のトレンチ21uも前記埋込絶縁膜26で充填され、その結果、前記素子領域21Iおよび前記絶縁膜領域21Jにおいては素子分離溝21tおよび別のトレンチ21uの下部が先に図3A~図3Dの工程で充填された絶縁膜により、またその上部が前記埋込絶縁膜26により充填されている。図14A~図14Dは、前記図13A~図13Dの工程に引き続いて実行される第1の実施形態による半導体装置20の製造工程の一段階を示す図である。このうち図14Aは前記図13Aに対応する平面図、図14Bは図14A中、線E-E’に沿った断面図、図14Cは図14A中、線B-B’に沿った断面図、図14Dは図14A中、線C-C’に沿った断面図を示す。図14A~図14Dを参照するに、この工程では前記ゲート電極23Aの側壁面に形成されていたダミーの側壁絶縁膜23da、および前記ゲート電極23Bの側壁面に形成されていたダミーの側壁絶縁膜23dbが除去される。その結果、前記ゲート電極23Aの左右には、当初のp型シリコン基板11の一部をなすメサ構造M1の表面が、前記シリコンエピタキシャル層21ep1および21ep2の表面に連続して露出される。同様に前記ゲート電極23Bの左右にも、当初のp型シリコン基板11の一部をなすメサ構造M2の表面が、前記シリコンエピタキシャル層21ep2および21ep3の表面に連続して露出される。図15A~図14Dは、前記図14A~図14Dの工程に引き続いて実行される第1の実施形態による半導体装置20の製造工程の一段階を示す図である。このうち図15Aは前記図14Aに対応する平面図、図15Bは図14A中、線E-E’に沿った断面図、図14Cは図14A中、線B-B’に沿った断面図、図15Dは図15A中、線C-C’に沿った断面図を示す。図15A~図15Dを参照するに、この工程では前記ゲート電極23Aおよび23Bをマスクにn型の不純物元素、例えばヒ素AsやリンPを前記メサ領域M1およびM2の表面部分にイオン注入法により導入し、前記第1のメサ構造M1の表面部分において前記ゲート電極23Aの左側、すなわち第1の側に前記第1のトランジスタ20Aのn型ソースエクステンション領域21aを、また前記ゲート電極23Bの右側、すなわち第2の側に前記第1のトランジスタ20Aのn型ドレインエクステンション領域21bを形成し、同時に前記第2のメサ構造M2の表面部分において前記ゲート電極23Bの左側、すなわち第1の側に前記トランジスタ20Bのn型ソースエクステンション領域21cを、また前記ゲート電極23Bの右側、すなわち第2の側に前記トランジスタ20Bのn型ドレインエクステンション領域21dを形成する。ここで前記n型ドレインエクステンション領域21bとn型ソースエクステンション領域21cは連続した単一のn型拡散領域よりなる。かかるソースエクステンション領域21a,21cおよびドレインエクステンション領域21b,21dの形成は、前記トランジスタ20Aおよび20BがnチャネルMOSトランジスタである場合、例えばヒ素Asを5keV以下の加速エネルギおよび2×1013cm2~2×1015cm2のドーズ量でイオン注入を行うことにより実行することができる。また前記トランジスタ20Aおよび20BがnチャネルMOSトランジスタである場合には、かかるソースエクステンション領域21a,21cおよびドレインエクステンション領域21b,21dの形成は、例えばボロンBを2keV以下の加速エネルギおよび2×1013cm2~2×1015cm2のドーズ量でイオン注入を行うことにより実行することができる。また前記図15A~図15Dの工程では、図示は省略するが、前記素子領域部分21Aおよび素子領域部分21Bに、前記ゲート電極23A,23BをマスクにボロンBなどのp型不純物元素を斜めイオン注入することにより、ポケット領域が形成される。このようなポケット注入は、前記トランジスタ20Aおよび20BがnチャネルMOSトランジスタである場合、例えばボロンBを20keV以下の加速エネルギおよび5×1013cm2以下のドーズ量でイオン注入することにより実行できる。また前記トランジスタ20Aおよび20BがnチャネルMOSトランジスタである場合、前記ポケット注入は、例えばヒ素Asを100keV以下の加速エネルギおよび5×1013cm2以下のドーズ量でイオン注入することにより実行できる。図16A~図16Dは、前記図15A~図15Dの工程に引き続いて実行される第1の実施形態による半導体装置20の製造工程の一段階を示す図である。このうち図16Aは前記図15Aに対応する平面図、図16Bは図16A中、線E-E’に沿った断面図、図16Cは図16A中、線B-B’に沿った断面図、図16Dは図16A中、線C-C’に沿った断面図を示す。図16A~図16Dを参照するに、この工程では前記図15A~図15Dの構造において、前記ゲート電極23Aおよびゲート電極23Bのそれぞれの相対向する第1および第2の側の側壁面上に、前記ダミー側壁絶縁膜23daおよび23dbと同様な、シリコン窒化膜SiN、シリコン酸窒化膜SiONあるいはシリコン酸化膜SiO2よりなる側壁絶縁膜23a,23bが、それぞれ形成される。このように図16A~図16Dの工程で改めてゲート側壁絶縁膜23a,23bを形成することにより、先に形成され、前記トレンチ21TA~21TCのエッチングの際にマスクとして使われ、また図13A~図13Dの工程において前記ゲート電極23A,23Bの側壁面を保護するマスクとしても使われて消耗しているダミーゲート側壁絶縁膜23ad,23bdを更新することができる。図17A~図17Dは、前記図16A~図16Dの工程に引き続いて実行される第1の実施形態による半導体装置20の製造工程の一段階を示す図である。このうち図17Aは前記図16Aに対応する平面図、図17Bは図17A中、線E-E’に沿った断面図、図17Cは図17A中、線B-B’に沿った断面図、図17Dは図17A中、線C-C’に沿った断面図を示す。図17A~図17Dを参照するに、前記ゲート電極23A,23Bおよびそれぞれの側壁絶縁膜23a,23bをマスクに、再びn型の不純物元素をイオン注入し、前記シリコンエピタキシャル層21ep1,21ep2において前記ゲート電極23Aから見て側壁絶縁膜23aの外側に、前記トランジスタ20Aのn型ソース領域21eおよびドレイン領域21fを、前記ソースエクステンション領域21aおよび21bよりも深く、またより高い不純物濃度で形成する。また同時に、前記シリコンエピタキシャル層21ep2,21ep3において前記トランジスタ20Bのn型ソース領域20gおよびドレイン20hが、前記ゲート電極23Bから見て側壁絶縁膜23bの外側に、前記ソースエクステンション領域21cおよび21dよりも深く、より高い不純物濃度で形成される。またこの工程においてポリシリコンよりなる前記ゲート電極23Aおよび23Bは、n型にドープされる。前記ソース領域21e,21gおよびドレイン領域21f,21hの形成は、前記トランジスタ20Aおよび20BがnチャネルMOSトランジスタである場合、例えばヒ素Asを5keV以下の加速エネルギおよび2×1014cm2~2×1016cm2のドーズ量でイオン注入を行うことにより実行することができる。また前記トランジスタ20Aおよび20BがpチャネルMOSトランジスタである場合、前記ソース領域21e,21gおよびドレイン領域21f,21hの形成は、例えばボロンBを7keV以下の加速エネルギおよび5×1014cm2~2×1016cm2のドーズ量でイオン注入を行うことにより実行することができる。図17Dの断面図よりわかるようにトランジスタ20Aのドレイン領域21fとトランジスタ20Bのソース領域21gは連続した単一の拡散領域を形成する。図18A~図18Dは、前記図17A~図17Dの工程に引き続いて実行される第1の実施形態による半導体装置20の製造工程の一段階を示す図である。このうち図18Aは前記図17Aに対応する平面図、図18Bは図18A中、線E-E’に沿った断面図、図18Cは図18A中、線B-B’に沿った断面図、図18Dは図18A中、線C-C’に沿った断面図を示す。図18A~図18Dを参照するに、この工程では図17A~図17Dの構造における露出シリコン面上に、サリサイド法によりシリサイド層が形成される。その結果、前記シリコンエピタキシャル層21ep1,21ep2,21ep3の表面にシリサイド層25A,25B,25Cが、また前記ポリシリコンゲート電極23A,23B上にシリサイド層24A,24Bが、それぞれ形成される。図18A~図18Dの工程の後、前記シリコン基板11上に絶縁膜27を形成し、さらに前記絶縁膜27中にビアプラグ27A~27Hを形成することにより、図1A~図1Dで説明した半導体装置20が得られる。先にも述べたように本実施形態によれば、前記SiGe混晶層領域21SG1~21SG3を選択的にエッチングする際、前記絶縁膜領域21Jを形成しておくことにより、特にSiGe混晶層領域21SG2のトレンチ21uを介したエッチングが可能となり、SiGe混晶層領域21SG1~21SG3のエッチングを効率的に行うことが可能となる。また図12A~図12Dの工程でも、空隙21V1~21V3を埋込絶縁領域261~263で充填する際の効率が向上する。このようにして形成された半導体装置20では、前記トランジスタ20Aおよび20Bのいずれにおいても、チャネル21Cは、21Chbが当初からの高品質シリコン基板11の一部であるメサ構造MAあるいはMBに形成され、後から成長させたシリコンエピタキシャル層21ep1~21ep3に形成されることがないため、チャネルが形成される半導体領域の結晶品質が高く、キャリアが欠陥や不純物により散乱されたり消滅したりする問題が回避される。[第2の実施形態]次に第2の実施形態による半導体装置の製造方法を、図21A~27Dを参照しながら説明する。ただし図21Aは平面図、図21B~図21Dは図21A中、それぞれ線E-E’,線B-B’,線C-C’に沿った断面図である。図中、先の実施形態に対応している部分には同一の参照符号を付し、説明を省略する。図21A~図21Dを参照するに、前記シリコン基板11にはまだ素子分離領域21Iや素子領域21、素子領域部分21A,21Bなどは形成されていないが、チャネルストッパ領域21csを形成するイオン注入工程の後、前記シリコン基板11のうち、後で素子領域部分21Aになる領域および素子領域部分21Bになる領域にシリコン酸化膜SiO2あるいはシリコン窒化膜SiNなどにより、前記素子領域部分21Aと素子領域部分21Bの境界に平行に、ストライプ状のマスクパターン31MA,31MBを形成する。図22A~図22Dは、前記図21A~図21Dの工程に引き続いて実行される第2の実施形態による半導体装置20の製造工程の一段階を示す図である。このうち図22Aは前記図21Aに対応する平面図、図22Bは図22A中、線E-E’に沿った断面図、図22Cは図22A中、線B-B’に沿った断面図、図22Dは図22A中、線C-C’に沿った断面図を示す。図22A~図22Dを参照するに、この工程では前記シリコン基板11が前記マスクパターン31MA,31MBをマスクに塩素ガスCl2あるいは塩酸ガスHClを使ったドライエッチングによりエッチングされ、前記マスクパターン31MAの左側、すなわち第1の側に第1のトレンチ21TAが、前記マスクパターン31MAの右側、すなわち第2の側で、かつ前記マスクパターン31MBの左側、すなわち第1の側に第2のトレンチ21TBが、さらに前記マスクパタ―ン31MBの右側、すなわち第2の側にトレンチ21TCが、好ましくは前記チャネルストッパ領域21csに到達するように形成される。図示の例では、トレンチ21TA~21TCは先に形成されているチャネルストッパ領域21csの深さを超えないように形成されているが、これは必須ではなく、トレンチ21TA~21TCを、前記チャネルストッパ領域21csよりも深く形成しても構わない。かかるトレンチ21TA~21TCの形成の結果、前記シリコン基板11上には素子領域部分21Aにメサ構造MAが、また素子領域部分21Bにメサ構造MBが、前記メサ構造MAは前記トレンチ21TAと21TBの間に位置するように、前記メサ構造は前記トレンチ21TBと21TCの間に位置するように形成される。図23A~図23Dは、前記図22A~図22Dの工程に引き続いて実行される第2の実施形態による半導体装置20の製造工程の一段階を示す図である。このうち図23Aは前記図22Aに対応する平面図、図23Bは図23A中、線E-E’に沿った断面図、図23Cは図23A中、線B-B’に沿った断面図、図23Dは図23A中、線C-C’に沿った断面図を示す。図23A~図23Dを参照するに、この工程では前記マスクパターン31MA,31MBをマスクにCVDプロセスを行い、前記トレンチ21TA~21TCの下部にSiGe混晶層を、その上にシリコン層を、図9A~図9Dの工程と同様にして、前記シリコン基板11に対してエピタキシャルに形成し、前記トレンチ21TA~21TCを充填する。その結果、前記トレンチ21TAでは下部がSiGe混晶層SG1により、また上部がシリコンエピタキシャル層21ep1により充填され、前記トレンチ21TBでは下部がSiGe混晶層SG2により、また上部がシリコンエピタキシャル層21ep2により充填され、前記トレンチ21TCでは下部がSiGe混晶層SG3により、また上部がシリコンエピタキシャル層21ep3により充填される。図24A~図24Dは、前記図23A~図23Dの工程に引き続いて実行される第2の実施形態による半導体装置20の製造工程の一段階を示す図である。このうち図24Aは前記図23Aに対応する平面図、図24Bは図24A中、線E-E’に沿った断面図、図24Cは図24A中、線B-B’に沿った断面図、図24Dは図24A中、線C-C’に沿った断面図を示す。図24A~図24Dを参照するに、この工程では前記シリコン基板11中に前記素子領域21を画成するように素子分離領域21Iに対応して素子分離溝21tが、また素子領域部分21Aと素子領域部分21Bの境界部に別のトレンチ21uが、好ましくは前記SiGe混晶層領域21SG1~21SG3の下端を超える深さに同時に形成される。図示の例では前記素子分離溝21tおよび別のトレンチ21uの下端がチャネルストッパ領域21csの下端に一致しているように見えるが、これは必須ではなく、素子分離溝21tおよび別のトレンチ21uの下端は前記チャネルストッパ領域21csの下端よりも上に位置していても、下に位置していてもよい。図25A~図25Dは、前記図24A~図24Dの工程に引き続いて実行される第2の実施形態による半導体装置20の製造工程の一段階を示す図である。このうち図25Aは前記図24Aに対応する平面図、図25Bは図25A中、線E-E’に沿った断面図、図25Cは図25A中、線B-B’に沿った断面図、図25Dは図24A中、線C-C’に沿った断面図を示す。図25A~図25Dを参照するに、この工程では前記SiGe混晶層領域21SG1~21SG3が、前記図11A~図11Dの工程と同様にして選択的にエッチング除去され、前記SiGe混晶層領域21SG1~21SG3にそれぞれ対応して空隙21V1~21V3が形成される。その際、本実施形態でも前記素子分離溝21tに加えて、前記シリコンエピタキシャル層21ep2中に別のトレンチ21uを形成しておくことにより、図25A~図25D中に矢印で示すようにエッチングガスのガス流れが促進され、エッチングが困難であったシリコンエピタキシャル層21ep2直下のSiGe混晶層21SG2をエッチングするガスの流れが促進され、前記SiGe混晶層21SG1および21SG3のみならず、SiGe混晶層21SG2のエッチングも促進される。図26A~図26Dは、前記図25A~図25Dの工程に引き続いて実行される第2の実施形態による半導体装置20の製造工程の一段階を示す図である。このうち図26Aは前記図25Aに対応する平面図、図26Bは図26A中、線E-E’に沿った断面図、図26Cは図26A中、線B-B’に沿った断面図、図26Dは図26A中、線C-C’に沿った断面図を示す。図26A~図26Dを参照するに、この工程では前記図12A~図12Dおよび図13A~図13Dの工程に対応しており、先の図25A~図25Dの工程で形成された空隙21V1~21V3が、埋込酸化領域261,262,263によりそれぞれ充填される。図27A~図27Dは、前記図26A~図26Dの工程に引き続いて実行される第2の実施形態による半導体装置20の製造工程の一段階を示す図である。このうち図27Aは前記図26Aに対応する平面図、図27Bは図27A中、線E-E’に沿った断面図、図27Cは図27A中、線B-B’に沿った断面図、図27Dは図27A中、線C-C’に沿った断面図を示す。図27A~図27Dを参照するに、本実施形態では前記シリコン基板11のメサ領域MA,MB上に前記図6A~図6Dと同様なポリシリコンゲート電極パターン23A,23Bが、それぞれのゲート絶縁膜22Aおよび22Bを介して形成され、さらに前記図15A~図15Dの工程と同様に前記ポリシリコンゲート電極パターン23A,23Bをマスクにイオン注入を行い、前記トランジスタ20Aについてはソースエクステンション領域21aとドレインエクステンション領域21bを、また前記トランジスタ20Bについてはソースエクステンション領域21cとドレインエクステンション領域21dを、それぞれ形成する。本実施形態でも、前記ドレインエクステンション領域21bとソースエクステンション領域21cとは同一の拡散領域により形成される。以後は、先に説明した図16A~図16Dの工程、図17A~図17Dの工程、図18A~図18Dの工程を実行することにより、前記図1A~図1Dに示す構成の半導体装置が得られる。本実施形態においても、図24A~図24Dの工程において前記開口部ないしトレンチ21uをシリコンエピタキシャル層21ep2に形成することにより、図25A~図25Dの工程において前記SiGe混晶層21SG1~21SG3を効率的に前記シリコンエピタキシャル層21ep1~21ep3の下から除去することが可能となり、半導体装置の製造が促進される。また図26A~図26Dの工程でも、空隙21V1~21V3を埋込絶縁領域261~263で充填する際の効率が向上する。またこのようにして形成された半導体装置20では、前記トランジスタ20Aおよび20Bのいずれにおいても、チャネル領域が当初からの高品質シリコン基板11の一部であるメサ構造MAあるいはMBに形成され、後から成長させたシリコンエピタキシャル層21ep1~21ep3に形成されることがないため、チャネル領域の結晶品質が高く、キャリアが欠陥や不純物により散乱されたり消滅したりする問題が回避される。以上の各実施形態では、シリコン基板11がp型基板であることを前提に説明したが、n型基板を使う場合であっても、各層の導電型を反転させれば上記の説明はそのまま適用される。以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形変更が可能である。"