"内視鏡から該内視鏡に関する情報である内視鏡情報を読み出す内視鏡情報読み出し部と、前記内視鏡から該内視鏡に設けられた撮像素子が出力する同期信号を含む撮像信号が与えられ、前記同期信号の検出処理を行い、前記同期信号を検出できた場合には、検出した前記同期信号を出力し、前記同期信号を検出できなかった場合には、前記内視鏡情報読み出し部が読み出した前記内視鏡情報に基づいて同期信号を生成して出力する同期信号検出部と、前記同期信号検出部から出力される前記同期信号と前記内視鏡の前記撮像素子から出力される前記撮像信号とに基づき、画像信号を生成する画像信号生成部と、を備えたことを特徴とする内視鏡画像処理装置。前記同期信号検出部は、前記撮像信号に前記同期信号が重畳されている場合には、前記撮像信号から前記同期信号を分離する同期信号分離部によって前記撮像信号に重畳された同期信号を検出することを特徴とする請求項1に記載の内視鏡画像処理装置。前記画像信号生成部は、前記同期信号検出部において、前記撮像信号に含まれる前記同期信号を検出できなかった場合には、その旨を示す情報を表示することを特徴とする請求項1又は2に記載の内視鏡画像処理装置。前記同期信号分離部は、所定の判定期間内に前記同期信号を分離可能であった回数によって前記同期信号の検出に成功したか否かを判定することを特徴とする請求項2に記載の内視鏡画像処理装置。前記撮像素子を駆動するための電源及び駆動信号を出力する撮像素子駆動部と、前記内視鏡から前記撮像素子に関する情報である撮像素子情報を読み出す撮像素子情報読み出し部と、前記撮像素子駆動部において駆動可能な撮像素子についての撮像素子情報を前記撮像素子情報読み出し手段が読み出すことができない場合には、前記撮像素子駆動部を制御して前記撮像素子への電源及び駆動信号の出力を停止させる制御部と、を備えたことを特徴とする請求項1乃至4のいずれか1つに記載の内視鏡画像処理装置。前記画像信号生成部は、前記撮像素子駆動部において駆動可能な撮像素子についての撮像素子情報を前記撮像素子情報読み出し手段が読み出すことができない場合には、その旨を示す情報を表示することを特徴とする請求項5に記載の内視鏡画像処理装置。内視鏡と、内視鏡に接続されるビデオプロセッサとを備えた内視鏡システムであって、被写体を撮像し、同期信号を含む撮像信号を出力する撮像素子と、前記内視鏡に関する情報である内視鏡情報を記憶する記憶部と、を備えた内視鏡と、前記内視鏡から前記内視鏡情報を読み出す内視鏡情報読み出し部と、前記内視鏡から前記撮像素子が出力する同期信号を含む撮像信号が与えられ、前記同期信号の検出処理を行い、前記同期信号を検出できた場合には、検出した前記同期信号を出力し、前記同期信号を検出できなかった場合には、前記内視鏡情報読み出し部が読み出した前記内視鏡情報に基づいて同期信号を生成して出力する同期信号検出部と、前記同期信号検出部から出力される前記同期信号と前記内視鏡の前記撮像素子から出力される前記撮像信号とに基づき、画像信号を生成する画像信号生成部と、を備えたビデオプロセッサと、を具備したことを特徴とする内視鏡システム。前記撮像素子は、前記同期信号を前記撮像信号に重畳して出力し、前記同期信号検出部は、前記撮像信号から前記同期信号を分離する同期信号分離部によって前記撮像信号に重畳された同期信号を検出することを特徴とする請求項7に記載の内視鏡システム。前記画像信号生成部は、前記同期信号検出部において、前記撮像信号に含まれる前記同期信号を検出できなかった場合には、その旨を示す情報を表示することを特徴とする請求項7又は8に記載の内視鏡システム。前記同期信号分離部は、所定の判定期間内に前記同期信号を分離可能であった回数によって前記同期信号の検出に成功したか否かを判定することを特徴とする請求項8に記載の内視鏡画像処理装置。前記内視鏡は、前記撮像素子に関する情報である撮像素子情報を記憶する撮像素子記憶部を有し、前記ビデオプロセッサは、前記撮像素子を駆動するための電源及び駆動信号を出力する撮像素子駆動部と、前記内視鏡から前記撮像素子情報を読み出す撮像素子情報読み出し部と、前記撮像素子駆動部において駆動可能な撮像素子についての撮像素子情報を前記撮像素子情報読み出し手段が読み出すことができない場合には、前記撮像素子駆動部を制御して前記撮像素子への電源及び駆動信号の出力を停止させる制御部と、を備えたことを特徴とする請求項7乃至10のいずれか1つに記載の内視鏡システム。前記画像信号生成部は、前記撮像素子駆動部において駆動可能な撮像素子についての撮像素子情報を前記撮像素子情報読み出し手段が読み出すことができない場合には、その旨を示す情報を表示することを特徴とする請求項11に記載の内視鏡システム。本発明に係る内視鏡画像処理装置は、内視鏡から該内視鏡に関する情報である内視鏡情報を読み出す内視鏡情報読み出し部と、前記内視鏡から該内視鏡に設けられた撮像素子が出力する同期信号を含む撮像信号が与えられ、前記同期信号の検出処理を行い、前記同期信号を検出できた場合には、検出した前記同期信号を出力し、前記同期信号を検出できなかった場合には、前記内視鏡情報読み出し部が読み出した前記内視鏡情報に基づいて同期信号を生成して出力する同期信号検出部と、前記同期信号検出部から出力される前記同期信号と前記内視鏡の前記撮像素子から出力される前記撮像信号とに基づき、画像信号を生成する画像信号生成部と、を備える。また、本発明に係る内視鏡システムは、内視鏡と、内視鏡に接続されるビデオプロセッサとを備えた内視鏡システムであって、被写体を撮像し、同期信号を含む撮像信号を出力する撮像素子と、前記内視鏡に関する情報である内視鏡情報を記憶する記憶部と、を備えた内視鏡と、前記内視鏡から前記内視鏡情報を読み出す内視鏡情報読み出し部と、前記内視鏡から前記撮像素子が出力する同期信号を含む撮像信号が与えられ、前記同期信号の検出処理を行い、前記同期信号を検出できた場合には、検出した前記同期信号を出力し、前記同期信号を検出できなかった場合には、前記内視鏡情報読み出し部が読み出した前記内視鏡情報に基づいて同期信号を生成して出力する同期信号検出部と、前記同期信号検出部から出力される前記同期信号と前記内視鏡の前記撮像素子から出力される前記撮像信号とに基づき、画像信号を生成する画像信号生成部と、を備えたビデオプロセッサと、を具備する。以下、図面を参照して本発明の実施の形態について詳細に説明する。図1は本発明の一実施の形態に係る内視鏡画像処理装置を示すブロック図である。また、図2は内視鏡画像処理装置が組み込まれた内視鏡システムを示す説明図である。図2に示す内視鏡システムは、スコープ1とビデオプロセッサ10とがスコープケーブル5によって接続されて構成される。内視鏡であるスコープ1は、可撓性を有する細長の挿入部8を有し、挿入部8の先端側には固体撮像素子としてのCCD2が内蔵されている。また、スコープ1には、スコープ1に関する情報、例えばスコープケーブル長に関する情報等のスコープ情報を記述したROM3が設けられている。なお、ROM3に記憶されるスコープ情報は、スコープ1及びスコープケーブル5のケーブル長の情報を含む。スコープ1とスコープケーブル5とはコネクタ4によって着脱自在に接続され、スコープケーブル5とビデオプロセッサ10とはコネクタ6,12によって着脱自在に接続される。図1に示すように、ビデオプロセッサ10は、相互に絶縁された患者回路11と2次回路21とによって構成される。患者回路11には、駆動部13が設けられており、駆動部13は後述するFPGAフィールドプログラマブルゲートアレイ17からのタイミング信号等に基づいて、CCD2を駆動するための駆動信号を発生する。また、駆動部13によってスコープ1の電源供給も行われる。駆動部13は、スコープ1に内蔵されているCCD2の種類に応じた駆動信号を発生する必要があり、ビデオプロセッサ10側でCCD2の種類を把握する必要がある。スコープ1には、このようなCCDの種類を検知するための検知抵抗7が設けられている。スコープケーブル5のコネクタ6とビデオプロセッサ10のコネクタ12とを接続することにより、検知抵抗7の抵抗値に基づくCCD検知信号がFPGA17に供給されるようになっている。FPGA17はCCD検知信号を2次回路21のCPU部22に供給する。CPU部22は、クロック生成部23を制御して、CCD検知信号に応じた周波数の基準クロック基準CLKを生成させる。また、クロック生成部23は、FPGA17にCCD検知をさせるためのコントロールクロック以下、CTLCLKと略す及び同期信号を発生させるための同期クロック以下、VDCLKと略すを発生して、FPGA17に供給する。FPGA17は、クロック生成部23からの基準CLKを用いて、CCD2の駆動に必要な各種クロックを含むタイミング信号を生成して駆動部13に与える。また、FPGA17は、クロック生成部23からのVDCLKを駆動部13に与える。駆動部13は、FPGA17からのタイミング信号を用いて、CCD2の駆動信号を生成すると共に、この駆動信号に同期信号VDを重畳して出力する。なお、FPGA17は、CCD検知信号によって、駆動することができないCCDが接続されていることを検出した場合には、駆動部13へのタイミング信号の供給を停止すると共に、駆動部13からスコープ1への電源供給を停止させるようになっている。更に、FPGA17は、駆動することができないCCDが接続されていることを示す判定情報をCPU部22に出力するようになっている。CPU部22は、判定情報をエラー記憶部27に記憶させることができる。CCD2を駆動するためには、例えば、5,7,10,13,15V等の複数の電圧が必要であり、駆動部13の電源部13aは、電源装置45からの電源電圧を用いて、FPGA17からの電源制御信号に基づく複数の電圧を発生することができるようになっている。この場合において、FPGA17は、接続されたCCDの種類に応じた電源制御信号を発生することができるようになっている。本実施の形態においては、情報記憶部18は、CCDの種類に応じた電源制御情報を記憶している。FPGA17は、CCD検知信号に基づいて情報記憶部18から対応する電源制御情報を読み出して、読み出した電源制御情報に基づく電源制御信号を発生して、CCDの種類に応じた電圧を、CCDの種類に応じたシーケンスで発生させるようになっている。また、電源部13aは、発生した電圧をCCD2に供給すると共に、電源監視部19に与える。電源監視部19は、電源部13aが発生した電圧をデジタル信号に変換してFPGA17にフィードバックする。また、電源監視部19は、電源部13aからスコープ1に供給される電流を検出しており、検出結果のデジタル値をFPGA17に出力するようになっている。FPGA17は、電源監視部19の出力によって、電源部13aから電源制御信号によって指定した電圧が指定した順序で正しく発生しているか否かを判定する。電源制御信号によって指定した電圧が指定した順序で正しく発生していない場合には、FPGA17は、電源部13aを制御して、電圧の発生を停止させることができるようになっている。また、FPGA17は、電源監視部19の出力によって、電源部13aからの電源電流の過電流を検出し、過電流を検出した場合には電源部13aからの電源供給を停止させることができるようになっている。過電流の検出に際して、FPGA17は、突入電流を検知することなく過電流のみを検知するようになっている。駆動部13からの駆動信号は、スコープケーブル5を介してスコープ1のCCD2に供給される。この駆動信号に基づいて、CCD2は被写体からの光学像を光電変換し、撮像信号をスコープケーブル5を介してビデオプロセッサ10に送出する。即ち、CCD2は、被写体からの光が各画素に入射し、各画素に入射光量に応じた電荷を蓄積し、駆動部13からの駆動信号によって、蓄積した電荷を撮像信号として出力するようになっている。CCD2からの撮像信号には、同期信号が重畳されている。CCD2は、例えば、同期信号をCCD2の図示しないOBオプティカルブラック部に対応するタイミングの撮像信号に重畳するようになっている。CCD2からの撮像信号は、ビデオプロセッサ10内の同期信号処理部14及びプリアンプ部15に供給される。図3は図1中の同期信号処理部14の具体的な構成を示すブロック図である。CCD2からの撮像信号は、同期信号処理部14のCDS回路相関2重サンプリング回路31に供給される。CDS回路31は、撮像信号に含まれるノイズを除去して、増幅部32に出力する。増幅部32は撮像信号を増幅して比較器33に出力する。比較器33には所定の基準電位も供給されており、比較器33は基準電位よりも高いレベルの撮像信号の期間を示すタイミング信号をゲート回路34に出力する。同期信号はOB部に対応して重畳されており、同期信号のレベルは、OB部内の他の画素位置の撮像信号よりも高いレベルとなるように設定されている。また、駆動部13において、FPGA17からのタイミング信号を用いて駆動信号に同期信号を重畳させていることから、FPGA17は、撮像信号に重畳される同期信号の位置、即ち、OB部に対応する撮像信号の期間を予想することができる。FPGA17は、同期信号が重畳される期間を予想して、その期間近傍の撮像信号について同期信号を分離するためのゲート信号を発生して同期信号処理部14のゲート回路34に与えている。ゲート回路34は、ゲート信号によって規定される期間におけるタイミング信号を出力する。ゲート信号によって規定される期間においては撮像信号のレベルは十分に低く、基準電位を同期信号のレベル以下に設定することにより、比較器33及びゲート回路34によって同期信号を分離することができる。ラッチ回路35は、比較器33からのタイミング信号をPLL回路36からのクロックタイミングで、同期信号として出力する。同期信号処理部14において分離された同期信号はFPGA17に供給される。一方、CCD2からの撮像信号はプリアンプ部15にも供給される。プリアンプ部15は、入力された撮像信号を増幅してアナログ処理部16に供給する。アナログ処理部16は、図示しないCDS回路及びA/D変換器等を有しており、入力された撮像信号のノイズを除去した後、デジタル信号に変換してFPGA17に出力する。FPGA17は、アナログ処理部16から入力された撮像信号をR,G,B映像信号に変換すると共に、R,G,B映像信号に同期信号を多重化して、LVDSlowvoltagedifferentialsignalingを採用して、複数の伝送路50を介して2次回路21のR,G,B信号処理部24R,24G,24Bに送信する。図4は各伝送路50の具体的な構成を示す回路図である。FPGA17には、R,G,B映像信号用の3系統のLVDSドライバ51を有しており、R,G,B信号処理部24R,24G,24Bは、夫々LVDSレシーバ55を有している。LVDSインターフェースにおける各伝送路50は、互いに逆位相のデータ信号をそれぞれ伝送する2本のラインを1対ペアとして構成されている。これらの信号ライン上には、パルストランス部53及び終端回路54が設けられる。本実施の形態においては、LVDSドライバ51に接続された一方の信号ラインと患者回路11の基準電位点61との間にはバリスタ56が接続され、他方の信号ラインと基準電位点61との間にはバリスタ57が接続される。また、LVDSレシーバ55に接続された一方の信号ラインと2次回路21の基準電位点62との間にはバリスタ59が接続され、他方の信号ラインと基準電位点62との間にはバリスタ58が接続される。患者回路11の各回路は基準電位点61に対して絶縁されており、患者回路11は電気的にフローティング状態である。このため、患者回路11に蓄積された静電気は、患者回路11内で基準電位点61に対して最もインピーダンスが低い部分を介して放電される。この放電路上にデバイスが存在する場合には、このデバイスが放電によって破壊される虞がある。しかし、本実施の形態においては、各伝送路50において、1対の信号ラインと基準電位点61との間にバリスタ56,57が設けられ、1対の信号ラインと基準電位点62との間にバリスタ58,59が設けられる。従って、患者回路11に蓄積された静電気は、バリスタ56~59を介して2次回路の基準電位点62に流れる。即ち、本実施の形態においては、静電気の放電路上には、パルストランス部53しかデバイスは存在せず、静電気の放電によってデバイスが破壊されることを防止することができる。本実施の形態においては、FPGA17は、同期信号処理部14において正常に同期信号が分離されたか否かを判断し、正常に同期信号が分離された場合には、同期信号処理部14からの同期信号を映像信号に重畳し、正常に分離されない場合には、情報記憶部18に記憶されたデータに基づいて生成した同期信号を映像信号に重畳して出力するようになっている。CCD2からの撮像信号に重畳される同期信号は、駆動部13が出力した同期信号に基づいており、CCDの種類及びスコープケーブル長に基づく遅延時間に応じたタイミングで撮像信号に重畳されているものと推定することができる。FPGA17はこの推定に基づいて、同期信号を生成する。本実施の形態においては、情報記憶部18は、CCDの種類及びスコープケーブル長の情報に基づく遅延時間の情報、即ち、同期信号を発生すべき位置の情報をカウント数の情報として記憶する。スコープ1をスコープケーブル5を介してビデオプロセッサ10に接続することにより、CPU部22は、スコープ1のROM3に記憶されたスコープ情報を読み出すことができるようになっている。CPU部22はROM3から読み出したスコープ情報をFPGA17に出力する。また、FPGA17には、CCD検知信号も入力されており、FPGA17は、スコープ情報及びCCD検知信号に基づいて、CCDの種類及びスコープケーブル長に応じた遅延時間の情報を情報記憶部18から読み出す。FPGA17は、VDCLKに基づいて発生したタイミング信号を基準にして、情報記憶部18から読み出した情報に基づくカウント数だけ基準CLKをカウントすることで、同期信号を発生させることができる。2次回路21のR,G,B信号処理部24R,24G,24Bは、夫々FPGA17から同期信号が重畳されたR,G,B映像信号を受信する。R,G,B信号処理部24R,24G,24Bは、CPU部22により制御されて、受信したR,G,B映像信号に所定の色信号処理を施した後、マトリクス部25に出力する。マトリクス部25は、CPU部22により制御されて、入力されたR,G,B映像信号に対して所定のマトリクス演算を施してR,G,B映像信号を生成し、画像処理部26に出力する。画像処理部26は、CPU部22により制御されて、入力されたR,G,B映像信号に、夫々γ補正処理及びホワイトバランス調整処理を施した後、モニタ41に出力する。また、画像処理部26はOSD処理部26aを備えており、OSD処理部26aは、CPU部22からの指示に応じたキャラクタをスーパーインポーズさせることができるようになっている。こうして、モニタ41上において、CCD2によって撮像された内視鏡像を表示することができる。なお、FPGA17は、同期信号処理部14において正常に同期信号を分離することができなかったと判定した場合には、そのことを示す判定情報をCPU部22に供給するようになっている。CPU部22は、判定情報によって同期信号処理部14において正常に同期信号を分離することができなかったことが示されると、OSD処理部26aを制御して、その旨を示すメッセージを表示させるようになっている。例えば、CPU部22は、スコープケーブル接点の清掃を行い、再度接続してください。等のメッセージを表示させる。次に、このように構成された実施の形態の動作について図5及び図6のフローチャートを参照して説明する。図5は図1中のFPGA17における同期信号生成処理を示している。また、図6はFPGA17による電源制御を示している。スコープケーブル5のコネクタ4をスコープ1に接続し、コネクタ6をビデオプロセッサ10のコネクタ12に接続する。これにより、CPU部22はスコープ1のROM3に記憶されたスコープ情報を読み出す。スコープ情報は、FPGA17にも与えられる。また、検知抵抗7の抵抗値に基づくCCD検知信号がFPGA17に供給される。FPGA17はCCD検知信号をCPU部22に出力する。CPU部22は、クロック生成部23を制御してCTLCLKを発生させている。FPGA17は、このCTLCLKを用いてCCD検知信号の受信が可能である。FPGA17は、CCD検知信号によって検知不能、駆動不能、非対応のCCDが接続されたことを検出した場合には、CPU部22にこのようなCCDが接続されていることを示す判定情報を出力すると共に、駆動部13にスコープ1への電源供給を停止させる。なお、この判定情報は、CPU部22によってエラー記憶部27に記憶される。また、CPU部22は、OSD処理部26aを制御して、モニタ41の画面上に、検知不能、駆動不能、非対応のCCDが接続されたことを示すメッセージを表示させる。これにより、非対応のCCDが接続されていることや、スコープの故障等を確実にユーザに告知することができる。また、スコープへの電源供給を停止させることで、スコープの破壊を防止することができる可能性もある。また、判定情報をエラー記憶部27に記憶させることで、迅速な修理等を可能にすることもできる。駆動可能なCCDが接続されている場合には、CPU部22は、CCD検知信号によってCCDの種類を把握し、CCD2に適したクロックを生成させるようにクロック生成部23を制御する。これにより、クロック生成部23は、基準CLKを発生してFPGA17に供給する。また、クロック生成部23はVDCLKを発生して、FPGA17に出力する。FPGA17は、基準クロックに応じて各種クロックを含むタイミング信号を発生して駆動部13に供給すると共に、VDCLKを駆動部13に供給する。駆動部13は、入力されたタイミング信号を用いて駆動信号を生成すると共に、駆動信号にVDCLKに基づく同期信号を重畳する。駆動部13からの駆動信号は、スコープケーブル5を介してスコープ1のCCD2に供給される。また、FPGA17は、情報記憶部18からCCDの種類に応じた電源制御情報を読み出しており、この電源制御情報に基づく電源制御信号を発生して電源部13aを制御する。例えば、いま、ビデオプロセッサ10にCCDA又はCCDBが接続可能であるものとし、CCDAについては、電圧A,B,Cの順で電源供給を行い、CCDBについては、電圧A,C,Bの順で電源供給を行うことによって正常に動作するものとする。FPGA17は図6のステップS11において、CCD検知信号に基づく電源制御情報を情報記憶部18から読み出す。例えば、CCD検知信号によってCCD2としてCCDAが接続されていることが示されたものとする。この場合には、FPGA17は、ステップS12から処理をステップS13に移行して、電源制御信号によって電源部13aに電圧Aを発生させる。電源部13aは電圧Aを発生すると共に、この電圧Aは電源監視部19によってデジタル信号に変換されてFPGA17にフィードバックされる。FPGA17は、情報記憶部18の出力に基づく電圧が、電圧Aの下限閾値電圧の範囲内閾値以内になっているか否かを判定するステップS14。例えば、下限閾値としては、定格電圧の80の電圧が設定される。FPGA17は、電圧Aが下限閾値に到達したと判断すると、次のステップS15において、電圧Bを発生させるための電源制御信号を発生する。以後、同様に、電圧Bが、電圧Bの下限閾値に到達することによって電圧Cが発生しステップS16,S17、電圧Cが下限閾値に到達することによってステップS18、ステップS19に移行する。ステップS19では、全電圧が上限閾値電圧の範囲内閾値以内になっているか否かが判定される。例えば、上限閾値としては、定格電圧の120の電圧が設定される。同様に、CCD検知信号によってCCD2としてCCDBが接続されていることが示された場合には、FPGA17は、ステップS23~S28の処理によって、電圧A,C,Bを順次発生させる。ステップS19,29において、各CCDに供給されるべき全ての電圧が下限閾値と上限閾値との間の電圧でないことが示された場合には、処理をステップS30に移行して、電源供給を停止させる。なお、図6において、各電圧の発生時に、所定の時間以上経過しても下限閾値に到達しない場合には、処理をステップS30に移行して電源供給を停止させてもよい。このように、本実施の形態においては、FPGA17において、CCDの種類に応じた電圧をCCDの種類に応じたシーケンスで順次発生させることができる。また、FPGA17は、発生した電圧をモニタすることで、異常時における電圧供給を停止させることができる。また、FPGA17は、電源部13aからの電源電流の過電流も検出するようになっている。電源監視部19は、電源電流をサンプリングしてデジタル値に変換する。FPGA17は、電源監視部19の2回以上のサンプリングによって得られた電流値の平均値に基づいて過電流が発生したか否かを判定する。例えば、電源監視部19は、電源部13aからCCD2へ供給される電源電流を、200Hzのサンプリング周期でA/D変換する。そして、FPGA17は、電源監視部19のサンプリング毎に、直近の4個のサンプリングされた電流値の移動平均を求める。サンプルされた電流値が150mA以上の場合、電流上限値150mAとして、移動平均を算出する。算出された移動平均値が、検出閾値である130mAを、3回連続で超えた場合、過電流が流れたと判定する。FPGA17は、過電流が流れたと判定した場合には、例えば電源部13aの電源供給を停止させる。なお、サンプリング周期、移動平均で使用するサンプル数、電流上限値、検出閾値は、ここで示した数値に限らない。電源が正常に供給されると、CCD2は、被写体光学像を光電変換し、駆動部13からの駆動信号に従って、各画素の蓄積された電荷を撮像信号として出力する。この場合には、CCD2はOB部に対応するタイミングで同期信号を重畳した撮像信号を出力する。CCD2からの撮像信号は、スコープケーブル5を介してビデオプロセッサ10の同期信号処理部14及びプリアンプ部15に供給される。プリアンプ部15は入力された撮像信号を増幅し、アナログ処理部16は増幅された撮像信号にCDS処理及びA/D変換処理を施して、デジタル撮像信号をFPGA17に出力する。一方、FPGA17は、CCD検知信号及びスコープ情報に基づいて、情報記憶部18から遅延時間の情報を読み出している。FPGA17は、読み出した情報に基づいて、ゲート信号を生成して同期信号処理部14に出力する。同期信号処理部14は、入力された撮像信号を基準電位と比較してタイミング信号を発生し、ゲート信号によって規定されるゲート期間におけるタイミング信号を同期信号として出力する。この同期信号はFPGA17に供給される。本実施の形態においては、FPGA17は、同期信号処理部14からの同期信号が正常であるか否かを判定する。例えば、FPGA17は、所定の判定期間を設定し、この判定期間内に同期信号処理部14が同期信号を何回分離することができたかによって、同期信号が正常であるか否かを判定する。FPGA17は、図5のステップS1において、同期信号処理部14において同期信号を分離することができたことを示す切出し判定OKであるか否かを判定する。切出し判定がOKの場合にのみ、変数OKCNTをインクリメントステップS2する。FPGA17は、ステップS3において、判定期間が終了したか否かを判定する。ステップS1~S3が繰り返されて、判定期間中に何回切出し判定がOKとなったかが検出される。次の、ステップS4において、FPGA17は、変数OKCNTが設計値以上となったか否かを判定するステップS4。変数OKCNTが設計値以上の場合には、FPGA17は、次のステップS5において同期信号の分離に成功したものと判断し、ステップS6において、分離した同期信号を採用して、以後の処理を行う。一方、変数OKCNTが設計値よりも小さい場合には、FPGA17は、次のステップS7において同期信号の分離に失敗したものと判断し、ステップS8において、情報記憶部18から遅延時間の情報を読み出す。FPGA17は、VDCLKを基準に、遅延時間の情報に基づいて基準CLKをカウントすることで、同期信号を生成するステップS9。以後、FPGA17は、生成した同期信号を採用して、以後の処理を行う。このように、1回の判定ではなく、所定の判定期間中に同期分離に成功した回数が設計値に到達したか否かによって、同期信号処理部14からの同期信号が正常であるか否かを判断しており、誤検知を防止することができる。FPGA17は、撮像信号をR,G,B映像信号に変換すると共に、分離又は生成した同期信号をR,G,B映像信号に多重化し、LVDSを用いてR,G,B信号処理部24R,24G,24Bに送信する。R,G,B信号処理部24R,24G,24Bは、R,G,B映像信号に対する信号処理を行い、マトリクス部25はR,G,B信号処理部24R,24G,24Bの出力に対するマトリクス処理を行う。マトリクス部25からのR,G,B映像信号は、画像処理部26によってγ補正処理及びホワイトバランス調整処理等が施された後、モニタ41に供給される。こうして、モニタ41の表示画面上において、CCD2の撮像画像に基づく画像表示が行われる。一方、FPGA17は、同期信号処理部14において正常に同期信号が分離されなかった場合には、そのことを示す判定情報をCPU部22に出力している。CPU部22は、OSD処理部26aを制御して、その旨を示す表示を内視鏡像上にスーパーインポーズ表示させる。例えば、モニタ41の画面上に、同期信号の分離が正常に行われていないことを示す表示や、ケーブルの接触不良を指摘する表示等を表示させることができる。なお、本実施の形態においては、図5の処理は、電源投入直後の所定期間に行われるが、図5の処理を電源投入直後以外の所定のタイミングで実施しても良い。このように本実施の形態においては、同期信号が正常に分離することができないと判定された場合には、情報記憶部からの遅延時間の情報を読み出すことで、同期信号を生成して以後の処理に用いるようになっている。これにより、スコープの伝送路特性の不良や、経時変化、接触不良等が生じて、同期信号を分離することができない場合でも、同期信号を生成して映像処理を可能にし、撮像画像を映出することができる。また、本実施の形態においては、情報記憶部において、CCDの種類及びスコープケーブルの種類に応じたデータを保持しており、ビデオプロセッサにどのような種類のスコープ及びCCDが接続された場合でも、確実に同期信号の生成が可能である。なお、上記実施の形態においては、CCDは同期信号を重畳した撮像信号を出力し、同期信号処理部において撮像信号に重畳された同期信号を分離する例について説明したが、CCDが同期信号を含む撮像信号を出力し、同期信号処理部において撮像信号に含まれる同期信号を検出する例にも同様に適用可能である。本出願は、2010年7月12日に日本国に出願された特願2010-158302号を優先権主張の基礎として出願するものであり、上記の開示内容は、本願明細書、請求の範囲、図面に引用されたものとする。"