以下の工程を含む半導体集積回路装置の製造方法:aウエハの第1の主面のシリコン部材表面に素子分離溝を形成することにより、前記シリコン部材表面を第1の領域および第2の領域に分割する工程;b前記シリコン部材表面上および前記素子分離溝内に、化学気相成膜により、第1の絶縁膜を形成する工程;c前記素子分離溝外の前記第1の絶縁膜を、化学機械研磨により除去することにより、前記第1の主面を平坦化する工程;d前記第1の領域および前記第2の領域上に、それぞれn型ゲートおよびp型ゲートとなるべき二つのゲート電極を形成する工程、ここで、前記それぞれのゲート電極は、多結晶シリコン膜となるべきシリコン部材膜を有する;e前記第1の領域にn型のソースドレイン領域を形成する工程、ここで、前記n型のソースドレイン領域は、接合深さが0.3μm以下であって、前記n型のゲート電極とともに、第1の絶縁ゲート型FETを構成する;f前記第2の領域にp型のソースドレイン領域を形成する工程、ここで、前記p型のソースドレイン領域は、接合深さが0.3μm以下であって、前記p型のゲート電極とともに、第2の絶縁ゲート型FETを構成する;g前記n型およびp型のソースドレイン領域上の前記シリコン部材表面上、および、それぞれ前記n型およびp型のソースドレイン領域からサイドウォールによって分離された前記n型およびp型ゲート電極上面に、コバルトターゲットを用いたスパッタリングにより、コバルト膜を形成する工程、ここで、前記コバルトターゲットの組成は、炭素および酸素不純物を除き、少なくとも99.999重量以上の純度を持ち、鉄およびニッケルの含有率は、10重量ppm以下である;h前記コバルト膜の表面に、酸化防止膜を形成する工程;i前記コバルト膜が形成された前記第1の主面に対して、第1の温度で、第1のラピッドサーマルアニーリングを実行することによって、前記シリコン部材表面上および前記ゲート電極上面上にコバルトモノシリサイド膜を形成する工程、ここで、前記第1の温度は、摂氏475度から525度である;jウエット湿式エッチングにより、前記n型およびp型のソースドレイン領域上面、および前記n型およびp型ゲート電極上面の前記h工程で反応しなかった前記コバルト膜を除去する工程;k前記工程iの後、前記第1の主面に対して、前記第1の温度よりも高い摂氏650度から800度で、第2のラピッドサーマルアニーリングを実行することによって、前記シリコン部材表面上および前記ゲート電極上面上にコバルトジシリサイド膜を形成する工程。ところで、0.25μm以下といったディープサブミクロンの設計ルールで製造される微細なMOSFETを使った大規模半導体デバイスの高速化、高性能化、低消費電力化を推進しようとする場合には、配線遅延の低減対策と並んでMOSFET単体の高速化対策が不可欠である。これは、MOSFETを微細化していくとソース、ドレインの抵抗が増大し、これがトランジスタの高速動作を阻害する大きな要因となるからである。特に、2V以下の低電圧でトランジスタを駆動する低消費電力デバイスの場合は、MOSFET単体の高速化対策が重要な課題となる。また、MOSFETを2V以下の低電圧で駆動させる場合には、従来のpチャネル型MOSFETのように、ゲート電極をn型の多結晶シリコンで構成する埋込みチャネル型構造では、しきい値電圧Vthを制御することが困難になるため、その対策も必要となる。また、MOSFETを2V以下の低電圧で駆動させる場合には、従来のpチャネル型MOSFETのように、ゲート電極をn型の多結晶シリコンで構成する埋込みチャネル型構造では、しきい値電圧Vthを制御することが困難になるため、その対策も必要となる。本発明者らは、MOSFETの高速化対策として、多結晶シリコンゲート上およびソース、ドレイン上に低抵抗の高融点金属シリサイド層を形成するサリサイドプロセスの導入を検討した。高融点金属材料としては、15μΩcm程度の低抵抗シリサイドが得られるCoを選択した。一方、MOSFETのしきい値電圧制御対策として、pチャネル型MOSFETのゲート電極をp型多結晶シリコンで構成して表面チャネル型とし、nチャネル型MOSFETのゲート電極をn型多結晶シリコンで構成して表面チャネル型とするデュアルゲートCMOS構造の導入を検討した。このデュアルゲートCMOS構造を導入する場合には、p型多結晶シリコンゲートとn型多結晶シリコンゲートとの接続方法が問題となるが、多結晶シリコンゲート上にシリサイド層を形成する上記サリサイドプロセスと組み合わせることでこの問題は解決できる。MOSFETの多結晶シリコンゲート上およびソース、ドレイン上にCoシリサイド層を形成するプロセスは、以下の通りである。まず、MOSFETを形成した半導体基板上に、Coターゲットを用いたスパッタリング法でCo膜を堆積した後、熱処理によってCoとSiとを反応させ、ゲート、ソースおよびドレインのそれぞれの表面にCoシリサイド層を形成する第1熱処理。このとき得られるCoシリサイドは、50~60μΩcmと比較的高抵抗のモノシリサイドCoSiである。次に、未反応のCo膜をウェットエッチングで除去した後、もう一度基板を熱処理して上記モノシリサイドを低抵抗のジシリサイドCoSi2に相転移させる第2熱処理。ところが、本発明者が純度99.9のCoターゲットを使って成膜したCo膜に第1の熱処理を施したところ、得られたCoモノシリサイドCoSi層の膜厚は、熱処理の温度変化に対して高い依存性を示した。具体的には、熱処理温度が高いほど膜厚が厚く、低いほど薄くなるといった現象が見られ、膜厚を安定に制御することが困難であった。このような膜厚のばらつきが生じる主な原因は、Coターゲット中に含まれるFeやNiなどの不純物遷移金属の一部がシリサイド化するためと考えられる。上記の検討結果から、低抵抗のCoシリサイド層を得るためには、第1熱処理温度を高く設定してモノシリサイド層の膜厚を十分に確保する必要がある。しかし、モノシリサイド層の膜厚を厚くすると、ソース、ドレインのpn接合が0.3μmよりも浅くなる0.25μmMOSデバイスでは、接合リーク電流が増大してしまう。この接合リーク電流の増大は、基板中に侵入したCoとSiとの反応によって生じた過剰な格子間Siが集合、成長することによって生じると考えられる。また、第1熱処理温度を高くすると、ソース、ドレインの端部において不所望なシリサイド化反応が起こり易くなるために、シリサイド層がフィールド絶縁膜上やゲート側壁絶縁膜上に延びる、いわゆるはい上がりが生じる結果、微細なMOSFETでは、ソース、ドレインとゲート間や、隣り合ったMOSFETのソース、ドレイン同士で短絡が発生する。特に、デュアルゲートCMOSに適用した場合には、pチャネル型MOSFETのゲート電極を構成するp型多結晶シリコン中の不純物であるBホウ素がゲート酸化膜中に拡散し易くなるために、トランジスタの電気特性が変動するという問題も生じる。他方、接合リーク電流の増大を回避するために第1熱処理温度を低めに設定してモノシリサイド層の膜厚を薄くした場合は、シリサイド層の抵抗が増大してしまう。また、熱処理温度が低いとシリサイド化反応の進行も遅くなるので、シリサイド層の抵抗が一層増大する。さらに、Coシリサイド層の膜厚が薄くなるとその耐熱性が低下するために、MOSFET形成後の熱処理工程例えばNaナトリウムなどの金属をゲッタリングするためにPリンをドープした酸化シリコン膜をMOSFETの上部に堆積し、次いでこの酸化シリコン膜を高温でシンタリングする工程でCoシリサイドの結晶粒が凝集する現象アグロメレーションが起こって抵抗が異常に増大する虞れがある。本発明の目的は、低抵抗で、かつ接合リーク電流の少ないCoシリサイド層を形成することのできるサリサイドプロセスを提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。本発明による半導体集積回路装置の製造方法は、以下の工程を含んでいる。aウエハの第1の主面のシリコン部材表面に素子分離溝を形成することにより、前記シリコン部材表面を第1の領域および第2の領域に分割する工程;b前記シリコン部材表面上および前記素子分離溝内に、化学気相成膜により、第1の絶縁膜を形成する工程;c前記素子分離溝外の前記第1の絶縁膜を、化学機械研磨により除去することにより、前記第1の主面を平坦化する工程;d前記第1の領域および前記第2の領域上に、それぞれn型ゲートおよびp型ゲートとなるべき二つのゲート電極を形成する工程、ここで、前記それぞれのゲート電極は、多結晶シリコン膜となるべきシリコン部材膜を有する;e前記第1の領域にn型のソースドレイン領域を形成する工程、ここで、前記n型のソースドレイン領域は、接合深さが0.3μm以下であって、前記n型のゲート電極とともに、第1の絶縁ゲート型FETを構成する;f前記第2の領域にp型のソースドレイン領域を形成する工程、ここで、前記p型のソースドレイン領域は、接合深さが0.3μm以下であって、前記p型のゲート電極とともに、第2の絶縁ゲート型FETを構成する;g前記n型およびp型のソースドレイン領域上の前記シリコン部材表面上、および、それぞれ前記n型およびp型のソースドレイン領域からサイドウォールによって分離された前記n型およびp型ゲート電極上面に、コバルトターゲットを用いたスパッタリングにより、コバルト膜を形成する工程、ここで、前記コバルトターゲットの組成は、炭素および酸素不純物を除き、少なくとも99.999重量以上の純度を持ち、鉄およびニッケルの含有率は、10重量ppm以下である;h前記コバルト膜の表面に、酸化防止膜を形成する工程;i前記コバルト膜が形成された前記第1の主面に対して、第1の温度で、第1のラピッドサーマルアニーリングを実行することによって、前記シリコン部材表面上および前記ゲート電極上面上にコバルトモノシリサイド膜を形成する工程、ここで、前記第1の温度は、摂氏475度から525度である;jウエット湿式エッチングにより、前記n型およびp型のソースドレイン領域上面、および前記n型およびp型ゲート電極上面の前記h工程で反応しなかった前記コバルト膜を除去する工程;k前記工程iの後、前記第1の主面に対して、前記第1の温度よりも高い摂氏650度から800度で、第2のラピッドサーマルアニーリングを実行することによって、前記シリコン部材表面上および前記ゲート電極上面上にコバルトジシリサイド膜を形成する工程。また、本発明による半導体集積回路装置の製造方法は、CoとSiとの反応によってシリコンの表面にCoSi2層を形成するに際し、少なくとも第1熱処理温度依存性が小さく、膜厚制御性が向上したCoSi層が得られる高純度Coターゲットを用いてCo膜を堆積することにより、CoSi2層のシート抵抗を10Ω/□以下とするものである。本発明で使用する高純度Coターゲットは、少なくともCo純度が99.99以上で、FeまたはNiの含有量が10ppm以下、あるいはFeおよびNiの含有量が50ppm以下である。より好ましくは、Co純度が99.99以上で、FeおよびNiの含有量が10ppm以下のもの、さらに好ましくはCo純度が99.999のものを使用する。本発明においてウエハとは、主にその表面領域に半導体集積回路装置を作り込む少なくとも一定の工程の後には、少なくとも一部が単一のまたは複数の単結晶領域ここでは主にシリコンからなる板状物をいう。また、本発明において半導体集積回路装置とは、通常の単結晶ウエハ上に作られたものの他、TFT液晶などのような他の基板上に作られたものも含むものとする。その他、本願に記載された発明の概要を項分けして説明すれば以下の通りである。1本発明の半導体集積回路装置の製造方法は、以下の工程を含む;aウエハの主面にMOSFETを形成する工程、b高純度のCoターゲットを用いたスパッタリング法によって、前記ウエハの主面上の少なくとも前記MOSFETのゲート電極、ソースおよびドレインのそれぞれの上部を含む領域にCo膜を堆積する工程、c前記ウエハに第1の熱処理を施してCoとSiとを反応させることにより、前記MOSFETのゲート電極、ソースおよびドレインのそれぞれの表面にCoシリサイド層を形成する工程、d前記Co膜の未反応部分を除去した後、前記ウエハに第2の熱処理を施して前記Coシリサイド層を低抵抗化する工程。2本発明の半導体集積回路装置の製造方法は、前記CoターゲットのCo純度が99.99以上であり、FeまたはNiの含有量が10ppm以下である。3本発明の半導体集積回路装置の製造方法は、前記CoターゲットのCo純度が99.99以上であり、FeおよびNiの含有量が50ppm以下である。4本発明の半導体集積回路装置の製造方法は、前記CoターゲットのCo純度が99.99以上であり、FeおよびNiの含有量が10ppm以下である。5本発明の半導体集積回路装置の製造方法は、前記CoターゲットのCo純度が99.999である。6本発明の半導体集積回路装置の製造方法は、前記第1の熱処理の温度が475°C~525°Cである。7本発明の半導体集積回路装置の製造方法は、前記第2の熱処理の温度が650°C~800°Cである。8本発明の半導体集積回路装置の製造方法は、前記Co膜の膜厚が18~60nmである。9本発明の半導体集積回路装置の製造方法は、前記第2の熱処理を施した後の前記Coシリサイド層のシート抵抗が10Ω/□以下である。10本発明の半導体集積回路装置の製造方法は、前記ソース、ドレインの接合深さが0.3μm以下である。11本発明の半導体集積回路装置の製造方法は、以下の工程を含む;aゲート絶縁膜を形成したウエハの主面上に多結晶シリコン膜および第1絶縁膜を堆積した後、前記第1絶縁膜および前記多結晶シリコン膜をパターニングすることにより、前記ウエハの第1領域に第1ゲート電極パターンを形成し、第2領域に第2ゲート電極パターンを形成する工程、b前記ウエハの第1領域に第1導電型の不純物をイオン打ち込みして、前記第1ゲート電極パターンの両側の前記ウエハに低不純物濃度の第1導電型半導体領域を形成し、前記ウエハの第2領域に第2導電型の不純物をイオン打ち込みして、前記第2ゲート電極パターンの両側の前記ウエハに低不純物濃度の第2導電型半導体領域を形成する工程、c前記ウエハの主面上に堆積した第2絶縁膜をパターニングして、前記第1および第2ゲート電極パターンのそれぞれの側壁にサイドウォールスペーサを形成すると共に、前記第1および第2ゲート電極パターンのそれぞれの前記第1絶縁膜を除去することにより、前記多結晶シリコン膜の表面を露出させる工程、d前記ウエハの第1領域に第1導電型の不純物をイオン打ち込みして、前記第1ゲート電極パターンの前記多結晶シリコン膜で第1導電型の第1ゲート電極を形成すると共に、前記第1ゲート電極の両側の前記ウエハに高不純物濃度の第1導電型半導体領域を形成し、前記ウエハの第2領域に第2導電型の不純物をイオン打ち込みして、前記第2ゲート電極パターンの前記多結晶シリコン膜で第2導電型の第2ゲート電極を形成すると共に、前記第2ゲート電極の両側の前記ウエハに高不純物濃度の第2導電型半導体領域を形成する工程、e高純度のCoターゲットを用いたスパッタリング法によって、前記ウエハの主面上にCo膜を堆積する工程、f前記ウエハに第1の熱処理を施してCoとSiとを反応させることにより、前記第1および第2ゲート電極の表面と、前記高不純物濃度の第1および第2導電型半導体領域の表面とにCoシリサイド層を形成する工程、g前記Co膜の未反応部分を除去した後、前記ウエハに第2の熱処理を施して前記Coシリサイド層を低抵抗化する工程。12本発明の半導体集積回路装置の製造方法は、前記MOSFETの動作電源電圧は、2V以下である。13本発明の半導体集積回路装置の製造方法は、前記CoターゲットのCo純度が99.99以上であり、FeまたはNiの含有量が10ppm以下である。14本発明の半導体集積回路装置の製造方法は、前記CoターゲットのCo純度が99.99以上であり、FeおよびNiの含有量が50ppm以下である。15本発明の半導体集積回路装置の製造方法は、前記CoターゲットのCo純度が99.99以上であり、FeおよびNiの含有量が10ppm以下である。16本発明の半導体集積回路装置の製造方法は、前記CoターゲットのCo純度が99.999である。17本発明の半導体集積回路装置の製造方法は、以下の工程を含む;aウエハの主面にMOSFETを形成した後、前記MOSFETのゲート電極、ソースおよびドレインのそれぞれの表面を露出させる工程、b高純度のCoターゲットを用いたスパッタリング法によって、前記MOSFETのゲート電極、ソースおよびドレインのそれぞれの表面を含む前記ウエハの主面上にCo膜を堆積する工程、c前記ウエハに第1の熱処理を施してCoとSiとを反応させることにより、前記MOSFETのゲート電極、ソースおよびドレインのそれぞれの表面に、主としてCoモノシリサイドからなるCoシリサイド層を形成する工程、d前記Co膜の未反応部分を除去した後、第2の熱処理を施して前記Coシリサイド層を主としてCoジシリサイドからなるCoシリサイド層に相転移させる工程、e前記MOSFETの上部に金属不純物をゲッタリングするための不純物ををドープした酸化シリコン膜を堆積した後、前記酸化シリコン膜に第3の熱処理を施す工程。18本発明の半導体集積回路装置の製造方法は、前記不純物をドープした酸化シリコン膜がPSG膜である。19本発明の半導体集積回路装置の製造方法は、前記第3の熱処理の温度が700°C~800°Cである。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。Coシリサイド層の膜厚制御性が向上し、低抵抗で、かつ接合リーク電流の少ないCoシリサイド層が得られる。本発明をより詳述するために、添付の図面に従ってこれを説明する。なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。本実施の形態は、設計ルールが0.25μmで動作電源電圧が2VのデュアルゲートCMOSプロセスに適用したものであるが、本発明がこの実施の形態によって限定されるものでないことは勿論である。デュアルゲート構造のCMOSFETを形成するには、まず図1に示すように、比抵抗が10Ωcm程度のp-型単結晶シリコンからなる半導体基板1の表面を熱酸化して膜厚10nmの酸化シリコン膜2を形成した後、この酸化シリコン膜2上にCVD法で膜厚100nmの窒化シリコン膜3を堆積する。次に、フォトレジストをマスクにしたドライエッチングで窒化シリコン膜3をパターニングして、素子分離領域の窒化シリコン膜3を除去する。次に、図2に示すように、上記窒化シリコン膜3をマスクにして酸化シリコン膜2と半導体基板1とをエッチングすることにより、素子分離領域の半導体基板1に深さ350nmの溝4aを形成する。次に、図3に示すように、半導体基板1上にCVD法で酸化シリコン膜5を堆積した後、CMP法でその表面を平坦化して溝4aの内部に酸化シリコン膜5を残すことにより、素子分離溝4を形成する。続いて、1000°Cの熱処理を施して素子分離溝4の内部の酸化シリコン膜5をデンシファイした後、熱リン酸を用いたウェットエッチングで窒化シリコン膜3を除去する。次に、図4に示すように、半導体基板1にn型ウエル6nおよびp型ウエル6pを形成する。まず、pチャネル型MOSFETの形成領域を開孔したフォトレジストをマスクにして半導体基板1にn型ウエルを形成するための不純物をイオン打ち込みし、さらにpチャネル型MOSFETのしきい値電圧を調整するための不純物をイオン打ち込みする。n型ウエル形成用の不純物は、例えばPリンを使用し、エネルギー=360keV、ドーズ量=1.5×1013/cm2でイオン打ち込みする。また、しきい値電圧調整用の不純物は、例えばPを使用し、エネルギー=40keV、ドーズ量=2×1012/cm2でイオン打ち込みする。次に、上記フォトレジストを除去した後、nチャネル型MOSFETの形成領域を開孔したフォトレジストをマスクにして半導体基板1にp型ウエルを形成するための不純物をイオン打ち込みし、さらにnチャネル型MOSFETのしきい値電圧を調整するための不純物をイオン打ち込みする。p型ウエル形成用の不純物は、例えばBホウ素を使用し、エネルギー=200keV、ドーズ量=1.0×1013/cm2でイオン打ち込みする。また、しきい値電圧調整用の不純物は、例えばフッ化ホウ素BF2を使用し、エネルギー=40keV、ドーズ量=2×1012/cm2でイオン打ち込みする。その後、半導体基板1を950°Cで1分間熱処理して上記不純物を活性化することにより、n型ウエル6nおよびp型ウエル6pを形成する。次に、図5に示すように、半導体基板1を熱酸化してn型ウエル6n、p型ウエル6pのそれぞれの活性領域の表面に膜厚4nmのゲート酸化膜7を形成した後、半導体基板1上にCVD法で膜厚250nmの多結晶シリコン膜8を堆積し、さらに、この多結晶シリコン膜8上にCVD法で酸化シリコン膜9を堆積する。この多結晶シリコン膜8にはn型不純物もp型不純物もドープしない。次に、図6に示すように、フォトレジストをマスクにして酸化シリコン膜9および多結晶シリコン膜8をエッチングすることにより、p型ウエル6p上にnチャネル型MOSFETのゲート電極8nを形成し、n型ウエル上にpチャネル型MOSFETのゲート電極8pを形成する。ゲート電極8nおよびゲート電極8pは、ゲート長=0.25μmで形成する。次に、フォトレジストおよびゲート電極8pをマスクにしてn型ウエル6nにp型不純物BF2をエネルギー=20keV、ドーズ量=7.0×1013/cm2でイオン打ち込みした後、フォトレジストおよびゲート電極8nをマスクにしてp型ウエル6pにエネルギー=20keV、ドーズ量=3.0×1014/cm2でn型不純物ヒ素Asをイオン打ち込みする。続いて、半導体基板1を1000°C、10秒間熱処理して上記不純物を活性化することにより、ゲート電極8pの両側のn型ウエル6nにp-型半導体領域10を形成し、ゲート電極8nの両側のp型ウエル6pにn-型半導体領域11を形成する。次に、図7に示すように、ゲート電極8n、8pの側壁にゲート長方向の膜厚が0.1μmのサイドウォールスペーサ12を形成する。サイドウォールスペーサ12は、半導体基板1上にCVD法で堆積した酸化シリコン膜を反応性イオンエッチング法で異方的にエッチングして形成する。このエッチングを行うとき、ゲート電極8n、8pの上部の酸化シリコン膜9も同時にエッチングしてゲート電極8n、8pの表面を露出させる。次に、フォトレジストをマスクにしてn型ウエル6nおよびゲート電極7pにp型不純物Bをエネルギー=20keV、ドーズ量=1.0×1014/cm2でイオン打ち込みした後、再度p型不純物Bをエネルギー=5keV、ドーズ量=2.0×1015/cm2でイオン打ち込みする。次に、フォトレジストをマスクにしてp型ウエル6pおよびゲート電極8nにn型不純物Pをエネルギー=40keV、ドーズ量=2.0×1014/cm2でイオン打ち込みした後、n型不純物Asをエネルギー=60keV、ドーズ量=3.0×1015/cm2でイオン打ち込みする。続いて、半導体基板1を1000°C、10秒間熱処理して上記不純物を活性化することにより、n型ウエル6nにp型半導体領域ソース、ドレイン13を形成すると共にゲート電極8pの導電型をp型にする。また、p型ウエル6pにn型半導体領域ソース、ドレイン14を形成すると共にゲート電極8nの導電型をn型にする。p型半導体領域13およびn型半導体領域14は、それぞれ0.2~0.1μmの接合深さで形成する。なお、上記n型不純物およびp型不純物を活性化するための熱処理1000°C、10秒に先だって、半導体基板1を750°C、30分間熱処理することにより、図8に示すように、n型半導体領域14のn/p接合リークを低減することができる。これは、イオン打ち込みの際に半導体基板1に導入された点欠陥がこの熱処理で回復するためである。この場合、p型半導体領域13も同様の効果が期待できるが、p型半導体領域13の不純物Bは拡散速度が大きいため、この程度の温度の熱処理でもある程度拡散してしまう。それを防ぐために、まずn型半導体領域14を形成するためのイオン打ち込みを行った直後に750°C、30分の熱処理を行い、次に、p型半導体領域13を形成するためのイオン打ち込みを行った後に1000°C、10秒の熱処理を行ってもよい。次に、p型半導体領域13、n型半導体領域14のそれぞれの表面のゲート酸化膜7をフッ酸HFを用いたウェットエッチングで除去した後、図9に示すように、Coターゲットを用いたスパッタリング法で半導体基板1上に膜厚15nmのCo膜16を堆積し、さらにCo膜16上に膜厚10~15nmの酸化防止膜17を堆積する。酸化防止膜17は、例えばスパッタリング法で堆積したTiN膜を使用する。Co膜16の膜厚は、18~60nmの範囲とすることが好ましい。膜厚が18nm以下ではCoシリサイド層のシート抵抗を10Ω/□以下に低減することが困難になり、60nm以上ではソース、ドレインの接合リーク電流が大きくなる。図10は、上記Co膜16の堆積に用いるスパッタリング装置のチャンバの概略図である。このチャンバ100は、その内部が真空排気されるようになっており、成膜時にはArガスが導入されて圧力が数mTorr程度に維持される。半導体基板1ウエハを載置するホルダ101の上方には、スパッタ電極102に保持されたCoターゲット103が半導体基板1に対向して配置されており、このCoターゲット103に接続されたスパッタ電源104が作動して定常放電が開始されると、Coターゲット103に印加された負の高電圧によって、Coターゲット103と半導体基板1との隙間にプラズマ105が形成される。そして、このプラズマ105からCoターゲット103に向かって加速されたArイオンがCoターゲット103の表面を衝撃すると、ターゲット構成材料Coが分子原子レベルで飛散して半導体基板1の表面にCo膜16が堆積する。図11は、上記Coターゲット103の斜視図である。本実施の形態で使用するCoターゲット103は、少なくともCo純度が99.99以上で、FeまたはNiの含有量が10ppm以下、あるいはFeおよびNiの含有量が50ppm以下である。より好ましくは、Co純度が99.99以上で、FeおよびNiの含有量が10ppm以下のもの、さらに好ましくはCo純度が99.999のものを使用する。このような高純度のCoターゲット103は、電解法などを用いて上記のCo純度が得られるまで精製した原料Co粉末をホットプレスにより焼結体とし、これを例えば円盤状に機械加工することにより製造する。次に、図12に示すように、CoとSiとを反応させるための第1の熱処理を行うことにより、p型半導体領域13、n型半導体領域14、ゲート電極8n、8Pのそれぞれの表面にCoSi層16aを形成する。第1の熱処理は、RTA装置を用い、窒素雰囲気中、基板温度を525°C以下に設定して30秒程度行う。ただし、熱処理温度が低すぎるとシリサイド化反応の進行が阻害されるため、基板温度は少なくとも475°C以上に設定することが好ましい。次に、NH4OHH2O2水溶液、続いてHClH2O2水溶液を用いたウェットエッチングによって、酸化防止膜17および未反応のCo膜16を除去した後、図13に示すように、第2の熱処理を行うことにより、CoSi層16aをCoSi2層16bに相転移させる。第2の熱処理は、RTA装置を用い、窒素雰囲気中、基板温度を650~800°Cに設定して1分程度行う。図14は、ゲート電極、ソースおよびドレインのそれぞれの表面にCoSi2層16bを形成したnチャネル型MOSFETおよびpチャネル型MOSFETの拡大図、図15は、CoSi2層16bのシート抵抗と第1の熱処理温度との関係を示すグラフである。Coターゲットは、Co純度が99.998の高純度品ターゲットBと、99.9の低純度品ターゲットAとを使用した。ターゲットA、Bに含まれる不純物種とその含有量を表1に示す。図示のように、純度99.998の高純度ターゲットBから得られたCoSi2層16bは、CoSi層16aの第1熱処理温度依存性が小さく、500~600°Cの温度範囲でほぼ均一になるために、この温度範囲全域で約4Ω/□前後の低いシート抵抗が得られた。これにより、第1熱処理温度を低く設定してもシート抵抗の低いCoSi2層16bが得られた。また、熱処理温度の低温化によってシリサイド化反応の速度が小さくなり、熱処理時間による膜厚制御性が向上するために、CoSi2層16bの膜厚を接合リーク電流が増加しない範囲に設定することが容易になった。さらに、熱処理温度の低温化によって、CoSi2層16bのはい上がりを防止することができた。他方、純度99.9のターゲットAから得られたCoSi2層は、熱処理温度が低いときにはCo膜の膜厚が薄くなるためにシート抵抗が著しく増大した。また、高純度ターゲットBから得られたCoSi2層と同等のシート抵抗を得るためには、第1熱処理温度を600°Cまで高くしなければならなかった。このように、スパッタリング法で堆積したCo膜をシリサイド化して、MOSFETのゲート電極、ソースおよびドレインのそれぞれの表面にCoSi2層を形成するに際し、Co純度が99.99以上で、FeおよびNiの含有量が10ppm以下、より好ましくはCo純度が99.999の高純度Coターゲットを用いる本実施の形態によれば、低抵抗で接合リーク電流の少ないCoシリサイド層CoSi2層16bが得られるので、ゲート長が0.25μmの微細なCMOSFETを使ったデバイスの高速化、高性能化、低消費電力化を推進することができる。次に、図16に示すように、半導体基板1上に常圧CVD法で膜厚100nmの酸化シリコン膜18を堆積し、さらにプラズマCVD法で膜厚300~500nmの酸化シリコン膜19を堆積した後、化学的機械研磨ChemicalMechanicalPolishing;CMP法で酸化シリコン膜19を研磨してその表面を平坦化する。続いて、モノシラン酸素フォスフィンをソースガスに用いたCVD法で酸化シリコン膜19上に膜厚200nmのPSG膜20を堆積した後、PSG膜20中の水分を除去するための熱処理シンタリングを700~800°Cの温度範囲で行う。本実施の形態では、CoSi2層16bの膜厚を十分に確保することができるので、高温のシンタリングを行った場合でもCoSi2層16bの凝集が抑制され、CoSi2層16bのシート抵抗の増大を防止できると共に、プロセスマージンを向上できる。次に、図17に示すように、フォトレジストをマスクにしてPSG膜20、酸化シリコン膜19、18をエッチングすることにより、p型半導体領域13およびn型半導体領域14のそれぞれの上部に接続孔21を形成した後、PSG膜20の上部に第1層配線22を形成する。第1層配線22を形成するには、PSG膜20の上部にCVD法で第1のTiN膜を薄く堆積し、その上部にW膜を厚く堆積した後、W膜をエッチバックして接続孔21の内部に残す。続いて、第1のTiN膜上にスパッタリング法でAl膜および第2のTiN膜を堆積した後、フォトレジストをマスクにして第2のTiN膜、Al膜および第1のTiN膜をパターニングする。次に、図18に示すように、第1層配線22の上部に第1層間絶縁膜23を形成し、化学的機械研磨法でその表面を平坦化した後、第1層間絶縁膜23に接続孔24を形成する。続いて、第1層間絶縁膜23の上部に第2層配線25を形成することにより、第2層配線25と第1層配線22とを電気的に接続する。第1層間絶縁膜23は、プラズマCVD法で堆積した酸化シリコン膜で構成し、第2層配線25は、第1層配線22と同じ材料で構成する。次に、図19に示すように、上記と同様にして第2層配線25の上部に第2層間絶縁膜26を形成し、表面の平坦化および接続孔27の形成を行った後、第2層間絶縁膜26の上部に第3層配線28を形成する。その後、図20に示すように、第3層配線25の上部に第3層間絶縁膜29を形成し、表面の平坦化および接続孔30の形成を行った後、第3層間絶縁膜29の上部に第4層配線31を形成し、さらに第4層配線31の上部に第4層間絶縁膜32を形成し、表面の平坦化および接続孔33の形成を行った後、第4層間絶縁膜32の上部に第5層配線34を形成することにより、本実施の形態の半導体集積回路装置がほぼ完成する。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。高純度Coターゲットを使用する本発明の製造方法は、例えばMOSFETのソース、ドレインの表面のみをCoシリサイド化する場合にも適用することができる。