"アレイ状に配置された複数のセンサを有する第1チップと、第2チップと、を有し、上記第1チップと上記第2チップは貼りあわされた積層構造を有し、上記第1チップと上記第2チップ間の配線は、ビアを通して接続され、上記第1チップは、各センサで発生したアナログ信号を時間離散化した信号が、対応する上記ビアを介して第2チップに伝送され、上記第2チップは、上記ビアを介した上記第1チップから伝送された信号を上記第1チップでサンプリングしたタイミングとは異なるタイミングでサンプリングする機能と、量子化してデジタル信号を得る機能と、を含む半導体装置。上記第2チップは、上記ビアを介した上記第1チップからの信号を上記第1チップでサンプリングしたタイミングとは異なるタイミングでサンプリングし、当該サンプリングした信号を量子化しデジタル信号を得る請求項1記載の半導体装置。上記第2チップは、時間連続の量子化器を含み、上記ビアを介した上記第1チップからの信号を上記量子化器で量子化した信号を、上記第1チップでサンプリングしたタイミングとは異なるタイミングでサンプリングする請求項1記載の半導体装置。上記第2チップは、上記ビアを介した上記第1チップからの信号とランプ信号とを比較判定し、その判定信号を出力する比較器と、上記比較器の出力により動作が制御され、上記比較器の比較時間をカウントすることにより量子化を行うカウンタと、を含む請求項1記載の半導体装置。上記第1チップと上記第2チップ間で、アナログ信号を伝送するビアとデジタル信号を伝送するビアがそれぞれ集中して配置され、かつアナログ信号を伝送するビアとデジタル信号を伝送するビアが分離して配置されている請求項1から4のいずれか一に記載の半導体装置。光電変換を行う複数の画素が行列状に配列された画素アレイ部と、上記画素アレイ部から複数の画素単位で時間離散化した画素信号の読み出しを行う画素信号読み出し部と、を有し、上記画素信号読み出し部は、画素の列配列に対応して配置され、読み出し信号電位とランプ信号とを比較判定し、その判定信号を出力する複数の比較器と、上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントすることにより量子化する複数のカウンタと、第1チップと、第2チップと、を有し、上記第1チップと上記第2チップは貼り合わされた積層構造を有し、上記第1チップは、上記画素アレイ部および時間離散化したアナログ画素信号を伝送する信号線が配置され、上記第2チップは、上記画素信号読み出し部が配置され、上記第1チップと上記第2チップ間の配線は、ビアを通して接続されている固体撮像装置。上記第1チップと上記第2チップ間で、アナログ信号を伝送するビアとデジタル信号を伝送するビアがそれぞれ集中して配置され、かつアナログ信号を伝送するビアとデジタル信号を伝送するビアが分離して配置されている請求項6記載の固体撮像装置。固体撮像装置と、上記固体撮像装置に被写体像を結像する光学系と、を有し、上記固体撮像装置は、光電変換を行う複数の画素が行列状に配列された画素アレイ部と、上記画素アレイ部から複数の画素単位で時間離散化した画素信号の読み出しを行う画素信号読み出し部と、を有し、上記画素信号読み出し部は、画素の列配列に対応して配置され、読み出し信号電位とランプ信号とを比較判定し、その判定信号を出力する複数の比較器と、上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントすることにより量子化する複数のカウンタと、第1チップと、第2チップと、を有し、上記第1チップと上記第2チップは貼り合わされた積層構造を有し、上記第1チップは、上記画素アレイ部および時間離散化したアナログ画素信号を伝送する信号線が配置され、上記第2チップは、上記画素信号読み出し部が配置され、上記第1チップと上記第2チップ間の配線は、上記ビアを通して接続されているカメラシステム。上記第1チップと上記第2チップ間で、アナログ信号を伝送するビアとデジタル信号を伝送するビアがそれぞれ集中して配置され、かつアナログ信号を伝送するビアとデジタル信号を伝送するビアが分離して配置されている請求項8記載のカメラシステム。しかしながら、上記の図1~図3のようにTCVを通る信号をデジタル信号とした場合、次のような問題がある。第1に量子化器の分解能を上げようとすると、TCVの本数が多くなってしまうことである。先述のとおり、イメージセンサにおいて同時に読みだされるセンサの数画素は数千個程度になることが一般的である。この対策を実施した場合には、この数千本に分解能bit数分を掛け合わせた数のTCVが必要となり、結果として余計な面積コストの増大を招く。第2にTCVを通過する信号の振幅が大きくなることである。このことにより通常のビアVIAに比べて大きな寄生容量をもつTCVを大信号振幅で充電することになり、電力の増大と電源ノイズの増加を招く。第3に量子化器自体が大きな面積を必要とすることである。アナログチップはセンサを実現するために、一般にデジタルチップに比べて特殊な工程をもつプロセスで製造されており、面積当たりのコストが高い。したがって、アナログチップの面積が大きくなってしまうとコストへの影響が大きい。また、図4および図6のようにTCVを通る信号を時間連続かつ量子化された信号とした場合、次のような問題が起きる。第1に隣接TCVからの信号の干渉である。TCVを通る信号が電源レベルGNDレベルの2値であるために、隣接する信号に対して干渉が発生しやすい。このシステムでは比較器の出力が十分に静定し、電源レベルGNDレベルのいずれかに近くなっている場合については、隣接TCVからの干渉に強いが、比較器の出力が遷移中については決して干渉に強くない。これは比較器の出力が有限な立ち上がり時間を持っており、この信号にノイズが重畳すると、あるレベルをまたぐ時間に誤差が発生するからである。図8は、この隣接TCVからの干渉による誤差の影響を示す図である。隣接TCVからの干渉がなければ、比較器の出力CMPOUTは破線のようになるが、干渉がある場合には実線のようになり、両者がカウンタの閾値VTHをまたぐ時間に誤差ERが発生している。このシステムでは比較器の信号が立ち上がるタイミングはたとえSH回路を駆動するCLK1のタイミングを同一とした場合でも、センサ出力のレベルに応じて変わることになるため、同一のタイミングに管理することが難しい。かつ上記に述べた理由から、誤差が発生するのが隣接の比較器出力がほぼ同時に遷移する場合であるので、そもそもタイミングを同期化しても原理的に干渉を回避できない。TCV間にシールドを施すことでこの問題は緩和可能であるが、TCV間の距離が増大することになり結果として面積が大となる。第2に、比較器の出力信号が大きくなることによる電力と電源ノイズの増加である。この電力と電源ノイズの増加はデジタル信号を伝送する場合と同じ理由による。第3に、こちらもデジタル信号を伝送した場合と同様に比較器自体の面積によるコスト増があげられる。デジタル信号で伝送する場合に比べて、比較が1回でよく、回路が簡素であるので、その分コストの増分は高分解の量子化器に比べれば小さいものの、比較器の数はTCVと同じく数千個あるので決して無視できるものではない。以上のように、積層構造を有するセンサから出力される信号を処理する半導体装置において、従来隣接TCV間の信号の干渉を抑える方策として電圧レベルでの量子化が採用されてきた。そして、上記で述べたいずれの実装方法をとった場合においても、工程数の多いアナログチップの面積を増大させ、コストの増分を招くことと、TCVを通して伝送する信号の振幅が大きくなるために、電力と電源ノイズの増大を伴うことが問題である。さらに、シングルスロープ型AD変換器を使用した半導体装置を考えた場合、ノイズの低減手法としてトランジスタサイズを増大させる方法では副作用として寄生容量も増大するために、回路面積が大きくなったり動作速度が低下する。このため、ひとつひとつの比較器の面積が増大したり、動作速度が制限されるといった問題が発生する。加えて、これらの制約からノイズの低減効果も一定以上の効果は得難い。比較器の初段出力にミラー容量を挿入する方法においても、基本的にはノイズの帯域すなわち動作帯域を低減する手法である以上、動作速度が低下するために一定以上のノイズ低減効果は得難い。さらにこの方法の場合、その帯域制限によるノイズ低減という原理上、フリッカノイズやRTSノイズなどの低周波ノイズに関しては効果が小さいという課題もある。これらの事情のため、比較器における一層のノイズ低減、特に低周波ノイズの低減が常に望まれている。本技術は、隣接ビアを伝送される信号間の干渉を低減でき、ひいてはビア数の増大を抑止でき、センサを搭載したチップの面積、実装工程を低減でき、結果的にコスト削減を図ることができる半導体装置、固体撮像装置、およびカメラシステムを提供することにある。本技術の第1の観点の半導体装置は、アレイ状に配置された複数のセンサを有する第1チップと、第2チップと、を有し、上記第1チップと上記第2チップは貼りあわされた積層構造を有し、上記第1チップと上記第2チップ間の配線は、ビアを通して接続され、上記第1チップは、各センサで発生したアナログ信号を時間離散化した信号が、対応する上記ビアを介して第2チップに伝送され、上記第2チップは、上記ビアを介した上記第1チップから伝送された信号を上記第1チップでサンプリングしたタイミングとは異なるタイミングでサンプリングする機能と、量子化してデジタル信号を得る機能と、を含む。本技術の第2の観点の固体撮像装置は、光電変換を行う複数の画素が行列状に配列された画素アレイ部と、上記画素アレイ部から複数の画素単位で時間離散化した画素信号の読み出しを行う画素信号読み出し部と、を有し、上記画素信号読み出し部は、画素の列配列に対応して配置され、読み出し信号電位とランプ信号とを比較判定し、その判定信号を出力する複数の比較器と、上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントすることにより量子化する複数のカウンタと、第1チップと、第2チップと、を有し、上記第1チップと上記第2チップは貼り合わされた積層構造を有し、上記第1チップは、上記画素アレイ部および時間離散化したアナログ画素信号を伝送する信号線が配置され、上記第2チップは、上記画素信号読み出し部が配置され、上記第1チップと上記第2チップ間の配線は、ビアを通して接続されている。本技術の第3の観点のカメラシステムは、固体撮像装置と、上記固体撮像装置に被写体像を結像する光学系と、を有し、上記固体撮像装置は、光電変換を行う複数の画素が行列状に配列された画素アレイ部と、上記画素アレイ部から複数の画素単位で時間離散化した画素信号の読み出しを行う画素信号読み出し部と、を有し、上記画素信号読み出し部は、画素の列配列に対応して配置され、読み出し信号電位とランプ信号とを比較判定し、その判定信号を出力する複数の比較器と、上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントすることにより量子化する複数のカウンタと、第1チップと、第2チップと、を有し、上記第1チップと上記第2チップは貼り合わされた積層構造を有し、上記第1チップは、上記画素アレイ部および時間離散化したアナログ画素信号を伝送する信号線が配置され、上記第2チップは、上記画素信号読み出し部が配置され、上記第1チップと上記第2チップ間の配線は、上記ビアを通して接続されている。以下、本技術の実施形態を図面に関連付けて説明する。なお、説明は以下の順序で行う。1.半導体装置の概要1.1半導体装置における第1の配置構成例1.2半導体装置における第2の配置構成例1.3半導体装置における第3の配置構成例2.固体撮像装置の概要2.1固体撮像装置の基本的な構成例2.2列並列ADC搭載固体撮像装置の構成例2.3固体撮像装置における第1の配置構成例2.4固体撮像装置における第2の配置構成例2.5固体撮像装置における第2の配置構成例3.比較器の構成例3.1比較器の基本的な構成例3.2低周波ノイズを低減可能な比較器の基本的な構成例3.3低周波ノイズを低減可能な比較器の具体的な回路構成例4.カメラシステムの構成例<1.半導体装置の概要>図9は、本実施形態に係る半導体装置の積層構造の一例を示す図である。本実施形態の半導体装置100は、アレイ状に配置された、光電変換素子等を含む複数のセンサを有する。以下では、このような構成を有する半導体装置の構成例を説明した後、半導体装置の一例として固体撮像装置であるCMOSイメージセンサの構成例について説明する。そして、ノイズ低減効果が高く、固体撮像装置に適用可能なシングルスロープ型AD変換器の具体的な構成例について説明する。半導体装置100は、図9に示すように、第1チップ上チップ110と第2チップ下チップ120の積層構造を有する。積層される第1チップ110と第2チップ120は、第1チップ110に形成されたビアTCVにより電気的に接続される。この半導体装置100は、ウェハレベルで貼り合わせ後、ダイシングで切り出した積層構造の半導体装置として形成される。上下2チップの積層構造において、第1チップ110はアイレ状に複数のセンサが配置されたアナログチップセンサチップで構成される。第2チップ120は第1チップ110からTCVを介して転送されるアナログ信号を量子化する回路および信号処理回路を含むロジックチップデジタルチップで構成される。ボンディングパッドBPDおよび入出力回路は第2チップ120に形成されており、第1チップ110には、第2チップ120にワイヤーボンドするための開口部OPNが形成されている。そして、本実施形態に係る2チップの積層構造を有する半導体装置100は、以下の特徴的な構成を有する。第1チップ110と第2チップ120間の電気的接続は、たとえばビアTCVを通して行われる。TCVビアの配置位置はチップ端、もしくはパッドPADと回路領域の間とする。たとえば、制御信号ならびに電力供給用TCVは主にチップ角部の4箇所に集中し、第1チップ110の信号配線領域を削減することができる。第1チップ110の配線層数削減により、電源線抵抗が増加し、IRDropが増大する課題に対し、TCVを有効に配置することで、第2チップ120の配線を用いて第1チップ110の電源のノイズ対策や安定供給等のための強化を行うことが可能である。<1.1半導体装置における第1の配置構成例>図10は、本実施形態に係る半導体装置における回路等の第1の配置構成例を示す図である。図10の半導体装置100Aは、積層構造を有する第1チップ110Aと第2チップ120Aの回路等の配置が容易に理解できるように、第1チップ110Aと第2チップ120Aが2次元的に展開されて示されている。第1チップ110Aには、アレイ状に配置された複数のセンサ111-0,-1、、各センサ111-0,-1、の出力アナログ信号センサ信号を伝送する第1信号線LSG1-0,-1、が形成されている。第1チップ110Aにおいて、第1信号線LSG1-0,-1、には、各センサ111-0,-1、のセンサ信号を第1クロックCLK11でサンプリングするサンプルホールドSH回路112-0,-1、が配置されている。第1信号線LSG1-0,-1、には、それぞれサンプルホールドSH回路112-0,-1、の出力センサ信号を増幅する増幅器アンプ113-0,-1、が配置されている。そして、第1チップ110Aには、第1信号線LSG1-0,-1、を第2チップ120A側と電気的に接続し、センサ信号を伝送するためのTCV114-0,-1、が形成されている。なお、図示していないが、第1チップ110Aには、電源や制御信号用のTCVも形成される。第2チップ120Aには、第1チップ110Aに形成された各TCV114に接続された第2信号線LSG2-0,-1、を形成されている。各第2信号線LSG2-0,-1、には、TCV114を伝送されたセンサ信号を第2クロックCLK12でサンプリングするサンプリングスイッチ121-0,-1、が配置されている。各第2信号線LSG2-0,-1、には、サンプリングスイッチ121-0,-1、でサンプリングされた信号を量子化する量子化器122-0,-1、が配置されている。第2チップ120Aには、各量子化器122-1,-2、で量子化された信号をデジタル演算処理する信号処理回路123が配置されている。半導体装置100Aにおいて、各センサ111から出力される信号は、SH回路112でサンプルホールドされ、アンプ113を介してTCV114に伝送される。ここで、センサ111からSH回路112から出力される信号の電力が十分に大きい場合については、アンプはなくとも良い。TCV114を通して伝送された信号はロジックチップデジタルチップである第2チップ120A上のサンプリングスイッチ121でサンプリングされ、量子化器122を用いて電圧方向に量子化される。このようにしてデジタル化したデータは信号処理回路123で演算処理される。図2に示す技術では、TCVを介して伝送する信号を電圧方向に量子化された信号としていた。これに対して、本技術ではTCV114を伝送する信号は時間方向に離散化されており、電圧方向には連続の信号、すなわち離散時間アナログ信号としている。この場合についても、隣接するTCV114からの信号の干渉が発生する。ただし、SH回路112でサンプルホールドするタイミングを制御する第1クロックCLK11と、第2チップ120A上で離散時間アナログ信号をサンプリングする第2クロックCLK12のタイミングを適切に制御することにより、TCV間の干渉を回避できる。図11A~Cは、本実施形態に係る半導体装置の信号の時間的関係を示す図である。図11AはTCVを伝送された信号が供給されるノードND11の信号波形を、図11Bは第1クロックCLK11を、図11Cは第2クロックCLK12を、それぞれ示している。今、TCV114を介して伝送される離散時間アナログ信号のノードND11に着目する。第1クロックCLK11はすべてのセンサ111に接続されたSH回路112で共通のタイミングを使用しているため、ノードND11と隣接するノードND12の信号遷移の時間は理想的には同期化されている。ただし、たとえば信号の配線遅延などでノードND11とノードN12にセンサからの信号出力タイミングがずれた場合については、図11Aに示すようにノードN11の信号に干渉に起因するヒゲが発生する。しかしながら、1データ伝送する区間において信号はSH回路112で既に時間離散化されているため、この区間においては一定値であり、十分に時間を経過すれば所望の値に静定する。この十分に値が静定したタイミングで第2クロックCLK12を用いてサンプリングを行うように駆動を行うことで、TCV114の干渉により発生する誤差を無視できるレベルまで低減することが可能となる。<1.2半導体装置における第2の配置構成例>図12は、本実施形態に係る半導体装置における回路等の第2の配置構成例を示す図である。図12の半導体装置100Bが図10の半導体装置100Aと異なる点は以下の通りである。すなわち、第2チップ120Bにおいて、各第2信号線LSG2-0,-1、に配置されるサンプリングスイッチ121-0,-1、と量子化器122-0,-1、の配置位置接続位置が逆になっている。本技術における第2クロックCLK12のタイミングでのサンプリングと量子化は、連続時間での量子化と量子化器122に接続されたサンプリングスイッチ121というように順番を入れ替えても構わない。この場合、サンプリングスイッチ121の動作はフリップフロップを各信号に対して設けることで実現される。図10のような構成をとった場合、サンプリングスイッチ121がオフにあるとき切れるときにkTCノイズが発生し、これが問題となるおそれがあるが、図12の構成であればkTCノイズが発生しない。<1.3半導体装置における第3の配置構成例>図13は、本実施形態に係る半導体装置における回路等の第3の配置構成例を示す図である。図13の半導体装置100Cが図10および図12の半導体装置100A,100Bと異なる点は以下の通りである。すなわち、第2チップ120Cにおいては、サンプリングスイッチと量子化器の代わりに、比較器124-0,-1、およびカウンタ125-0,-1、が設けられている。この第2チップ120Cにおいては、ランプ信号RAMPとTCV114を伝送されたセンサ信号を比較器124により比較することにより電圧軸から時間軸への変換を行って、時間情報をカウンタ125で量子化する。この場合に図11と同様の原理で隣接カラムからの干渉を低減できることを図14に示す。図13の構成において、AD変換動作はランプ波RAMPと信号を比較し、この時間をカウンタ124でデジタル値に変換することで行われている。したがって、ランプ波およびカウンタ124が動作していない時間については、AD変換器で信号の取り込みは行われない。ここで図14に示すように、信号出力LSGONが十分に静定してから、ランプ波の遷移およびカウンタの動作を開始することにより、図11と同様に隣接TCVからの干渉による誤差を低減することが可能になる。<2.固体撮像装置の概要>本実施形態に係る半導体装置の一例として固体撮像装置であるCMOSイメージセンサの構成例について説明する。<2.1固体撮像装置の基本的な構成>図15は、本実施形態に係るCMOSイメージセンサ固体撮像装装置の基本的な構成例を示す図である。図15のCMOSイメージセンサ200は、画素アレイ部210、行選択回路Vdec220、およびカラム読み出し回路AFE230を有する。そして、行選択回路220およびカラム読み出し回路230により画素信号読み出し部が形成される。この半導体装置としてのCMOSイメージセンサ200は、図9の積層構造が採用される。本実施形態において、この積層構造においては、基本的に、第1チップ110には画素アレイ部210が配置され、第2チップ120に画素信号読み出し部を形成する行選択回路220およびカラム読み出し回路230が配置される。そして、画素の駆動信号や画素センサのアナログ読み出し信号、電源電圧等は第1チップ110の形成されるTCVを通して、第1チップ110と第2チップ120間で送受される。画素アレイ部210は、複数の画素回路210AがM行×N列の2次元状マトリクス状に配列されている。図16は、本実施形態に係る4つのトランジスタで構成されるCMOSイメージセンサの画素の一例を示す図である。この画素回路210Aは、たとえばフォトダイオードPDからなる光電変換素子以下、単にPDというときもある211を有する。そして、画素回路210Aは、この1個の光電変換素子211に対して、転送トランジスタ212、リセットトランジスタ213、増幅トランジスタ214、および選択トランジスタ215の4つのトランジスタを能動素子として有する。光電変換素子211は、入射光をその光量に応じた量の電荷ここでは電子に光電変換する。転送素子としての転送トランジスタ212は、光電変換素子211と入力ノードとしてのフローティングディフュージョンFDとの間に接続され、転送制御線LTRGを通じてそのゲート転送ゲートに制御信号である転送信号TRGが与えられる。これにより、転送トランジスタ212は、光電変換素子211で光電変換された電子をフローティングディフュージョンFDに転送する。リセットトランジスタ213は、電源電圧VDDが供給される電源ラインLVDDとフローティングディフュージョンFDとの間に接続され、リセット制御線LRSTを通してそのゲートに制御信号であるリセット信号RSTが与えられる。これにより、リセット素子としてのリセットトランジスタ213は、フローティングディフュージョンFDの電位を電源ラインLVDDの電位にリセットする。フローティングディフュージョンFDには、増幅素子としての増幅トランジスタ214のゲートが接続されている。すなわち、フローティングディフュージョンFDは増幅素子としての増幅トランジスタ214の入力ノードとして機能する。増幅トランジスタ214と選択トランジスタ215は電源電圧VDDが供給される電源ラインLVDDと信号線LSGNとの間に直列に接続されている。このように、増幅トランジスタ214は、選択トランジスタ215を介して信号線LSGNに接続され、画素部外の定電流源ISとソースフォロアを構成している。そして、選択制御線LSELを通してアドレス信号に応じた制御信号である選択信号SELが選択トランジスタ215のゲートに与えられ、選択トランジスタ215がオンする。選択トランジスタ215がオンすると、増幅トランジスタ214はフローティングディフュージョンFDの電位を増幅してその電位に応じた電圧を信号線LSGNに出力する。信号線LSGNを通じて、各画素から出力された電圧は、カラム読み出し回路230に出力される。これらの動作は、たとえば転送トランジスタ212、リセットトランジスタ213、および選択トランジスタ215の各ゲートが行単位で接続されていることから、1行分の各画素について同時に行われる。画素アレイ部210に配線されているリセット制御線LRST、転送制御線LTRG、および選択制御線LSELが一組として画素配列の各行単位で配線されている。LRST、LTRG、LSELの各制御線はそれぞれM本ずつ設けられている。これらのリセット制御線LRST、転送制御線LTRG、および選択制御線LSELは、行選択回路220により駆動される。このような構成を有する画素アレイ部210は、上述したように、信号配線および制御配線を含んで第1チップ110に形成される。そして、本実施形態においては、第1チップ110に配置される増幅トランジスタ214とソースフォロワを形成する定電流源ISは第2チップ120側に配置される。行選択回路220は、画素アレイ部210の中の任意の行に配置された画素の動作を制御する。行選択回路220は、制御線LSEL、LRST、LTRGを通して画素を制御する。行選択回路220は、たとえばシャッターモード切替信号に応じて露光方式を行毎に露光を行うローリングシャッター方式または前画素動に露光を行うグローバルシャッター方式に切り替えて、画像駆動制御を行う。カラム読み出し回路230は、行選択回路220により読み出し制御された画素行のデータを信号出力線LSGNを介して受け取り、後段の信号処理回路に転送する。カラム読み出し回路230は、CDS回路やADCAnalogdigitalconverter:アナログデジタルコンバータを含む。<2.2列並列ADC搭載固体撮像装置の構成例>なお、本実施形態に係るCMOSイメージセンサは、特に限定されないが、たとえば列並列型のアナログ-デジタル変換装置以下、ADCと略すを搭載したCMOSイメージセンサとして構成することも可能である。図17は、本実施形態に係る列並列ADC搭載CMOSイメージセンサ固体撮像装置の構成例を示すブロック図である。この固体撮像素子300は、図17に示すように、撮像部としての画素アレイ部310、画素駆動部としての行選択回路320、水平転送走査回路330、タイミング制御回路340を有する。さらに、固体撮像素子300は、ADC群350、ランプ信号発生器としてのデジタル-アナログ変換装置以下、DACと略す360、アンプ回路S/A370、信号処理回路380、および水平転送線390を有する。画素アレイ部310は、光電変換素子フォトダイオードと画素内アンプとを含む、たとえば図16に示すような画素がマトリックス状行列状に配置されて構成される。また、固体撮像素子300においては、画素アレイ部310の信号を順次読み出すための制御回路として次の回路が配置されている。すなわち、固体撮像素子300においては、制御回路として内部クロックを生成するタイミング制御回路340、行アドレスや行走査を制御する行選択回路320、そして列アドレスや列走査を制御する水平転送走査回路330が配置される。ADC群350は、比較器351、カウンタ352、およびラッチ353を有するシングルスロープ型ADCが複数列配列されている。比較器351は、DAC360により生成される参照電圧を階段状に変化させたランプ波形RAMPである参照電圧Vslopと、行線毎に画素から垂直信号線LSGNを経由し得られるアナログ信号とを比較する。カウンタ352は、比較器351の比較時間をカウントする。ADC群350は、nビットデジタル信号変換機能を有し、垂直信号線列線毎に配置され、列並列ADCブロックが構成される。各ラッチ353の出力は、たとえば2nビット幅の水平転送線390に接続されている。そして、水平転送線390に対応した2n個のアンプ回路370、および信号処理回路380が配置される。ADC群350においては、垂直信号線LSGNに読み出されたアナログ信号電位VSLは列毎に配置された比較器351で参照電圧Vslopある傾きを持った線形に変化するスロープ波形と比較される。このとき、比較器351と同ように列毎に配置されたカウンタ352が動作しており、ランプ波形RAMPのある電位Vslopとカウンタ値が一対一対応を取りながら変化することで垂直信号線の電位アナログ信号VSLをデジタル信号に変換する。参照電圧Vslopの変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期で数えることでデジタル値に変換するものである。そしてアナログ電気信号VSLと参照電圧Vslopが交わったとき、比較器351の出力が反転し、カウンタ352の入力クロックを停止し、AD変換が完了する。以上のAD変換期間終了後、水平転送走査回路330により、ラッチ353に保持されたデータが、水平転送線390、アンプ回路370を経て信号処理回路380に入力され、2次元画像が生成される。このようにして、列並列出力処理が行われる。なお、ここで採用される比較器351の具体的な構成については後で詳述する。この半導体装置としてのCMOSイメージセンサ300においも、図9の積層構造が採用される。本実施形態において、この積層構造においては、基本的に、第1チップ110には画素アレイ部310が配置される。第2チップ120に、行選択回路320、水平転送走査回路330、タイミング制御回路340、ADC群350、DACランプ信号発生器360、アンプ回路S/A370、信号処理回路380、および水平転送線390が配置される。そして、画素の駆動信号や画素センサのアナログ読み出し信号、電源電圧等は第1チップ110の形成されるTCVを通して、第1チップ110と第2チップ120間で送受される。<2.3固体撮像装置における第1の配置構成例>ここで、図17の列並列ADC搭載CMOSイメージセンサの各構成要素を積層構造の第1チップおよび第2チップに配置した構成例について説明する。図18は、本実施形態に係る列並列ADC搭載CMOSイメージセンサにおける回路等の第1の配置構成例を示す図である。図18においても、積層構造を有する第1チップ110Dと第2チップ120Dの回路等の配置が容易に理解できるように、第1チップ110Dと第2チップ120Dが2次元的に展開されて示されている。また、図18においては、タイミング制御回路340やアンプ回路370、信号処理回路380は省略されている。これらの回路も第2チップ110Dに配置される。前述したように、この積層構造においては、基本的に、第1チップ110Dには画素アレイ部310が配置される。第2チップ120Dに、行選択回路320、水平転送走査回路330、タイミング制御回路340、ADC群350の比較器351、カウンタ352、ラッチ353、並びにDACランプ信号発生器360が配置される。そして、画素の駆動信号や画素センサのアナログ読み出し信号、電源電圧等は第1チップ110Dの形成されるTCVを通して、第1チップ110Dと第2チップ120D間で送受される。なお、本実施形態においては、第1チップ110Dに配置される画素の増幅トランジスタ等とソースフォロワを形成する電流源ISは、第2チップ120Dに配置される。この図18の配置構成例は図13の配置構成例と同様に行われている。図18のCMOSイメージセンサ300Aにおいては、行選択回路320から出力される転送トランジスタ転送スイッチをオンオフ制御する転送制御信号TRGが図13における第1クロックCLK11と同等の機能となる。これに対してランプ波の生成タイミングをVSLmが十分に静定する時間を持たせるように制御することで、図14に示したように隣接TCVからの干渉による誤差を抑えて信号を伝送することが可能となる。図19は、離散時間アナログ信号を伝送するTCVを集中して配置し、デジタル信号を伝送するTCVと分離して配置する例を示す図である。以上のような構成をとることで、隣接TCVからの干渉が抑えられる。しかしながら、たとえば図18のシステムにおいて、行選択回路320の出力は、スイッチをオン、オフさせるための通常のデジタル信号であり、これらの信号から信号線LSGNnへの干渉を低減することは容易ではない。したがって、本技術においては、図19に示すように、離散時間アナログ信号を伝送するTCVを集中して配置し、これをデジタル信号を伝送するTCVと分離して配置することが有効となる。図19の例では、第1チップ110Eにおいて、画素アレイ部310の図19中においての左右両側部にデジタル信号用TCVの配置領域410,420が形成されている。そして、画素アレイ部310の図19中の下側の側部にアナログ信号用TCVの配置領域430が形成されている。<2.4固体撮像装置における第2の配置構成例>図20は、本実施形態に係る列並列ADC搭載CMOSイメージセンサにおける回路等の第2の配置構成例を示す図である。図20のCMOSイメージセンサ300Bは、画素アレイ部310Bが一つのフローティングディフュージョンFDを複数の画素で共有している場合の例である。図20の例では、2つの画素で、フローティングディフュージョンFD、リセットトランジスタ213、増幅トランジスタ214、選択トランジスタ215が共有されている。各画素は、光電変換素子フォトダイオード211および転送トランジスタ212を含んで構成されている。この場合も、基本的に、第1チップ110Fには画素アレイ部310Bが配置され、その他の構成は、図18と同様である。<2.5固体撮像装置における第3の配置構成例>図21は、本実施形態に係る列並列ADC搭載CMOSイメージセンサにおける回路等の第3の配置構成例を示す図である。図21のCMOSイメージセンサ300Cは、図20と同様に、画素アレイ部310Cが一つのフローティングディフュージョンFDを複数の画素で共有している場合の例である。この場合も、基本的に、第1チップ110Gには画素アレイ部310Cが配置されている。この例では、共有領域の近傍にTCV114Gが形成されている。TCV114Gは第1チップ110Gと第2チップ120Gに形成された金属たとえばCuの接続電極同士を金属で接続して形成されて、信号線LSGNに出力される画素信号を、TCV114Gを通して第2チップ120G側の比較器351に供給する。<3.比較器の構成例>次に、ADC群に適用され、カラムADCを形成する比較器351の具体的な構成例について説明する。上述したような、本技術を実施する場合に懸念される点として、デジタルチップである第2チップ上に量子化器、比較器を実現するためにこれらの回路のノイズがアナログチップに実現した場合と比較して大きくなってしまうことが挙がられる。以下に、図17~図21のCMOSイメージセンサについて、このノイズに対して有効となる比較器の構成例を示す。<3.1比較器の基本的な構成例>図22は、本実施形態に係る比較器の第1の構成例を示す回路図である。以下の比較器は符号500を付して説明する。図22は、ミラー容量を利用して帯域を大きく制限してノイズを低減する比較器の構成例を示している。比較器をこのように構成することで比較器の出力するノイズ電力が小さくなるため、デジタルチップである第2チップ上で比較器を実現することのデメリットを補うことが可能となる。カラム毎に配置される比較器500は、図22に示すように、縦続接続された第1アンプ510、第2アンプ520、およびミラー効果を発現するための容量であるキャパシタC530を有している。そして、2段目の第2アンプ520のソース接地型増幅器の入出力間に容量が接続されている。この容量は、ミラー効果を発現し、ソース接地入力にゲイン倍の容量が接続されたのと等価になる。これにより、各比較器500の帯域は小さな容量で大きく狭められる。各比較器500は、行動作開始時にカラム毎に動作点を決めるために初期化オートゼロ:AZしてサンプリングする機能を有する。なお、本実施形態において、第1導電型はpチャネルまたはnチャネルであり、第2導電型はnチャネルまたはpチャネルである。第1アンプ510は、絶縁ゲート型電界効果トランジスタであるpチャネルMOSPMOSトランジスタPT511~PT514、およびnチャネルMOSNMOSトランジスタNT511~NT513を有する。第1アンプ510は、AZレベルのサンプリング容量入力容量としての第1および第2のキャパシタC511,C512を有する。PMOSトランジスタPT511のソースおよびPMOSトランジスタPT512のソースが電源電位源VDDに接続されている。PMOSトランジスタPT511のドレインがNMOSトランジスタNT511のドレインに接続され、その接続点によりノードND511が形成されている。また、PMOSトランジスタPT511のドレインとゲートが接続され、その接続点がPMOSトランジスタ512のゲートに接続されている。PMOSトランジスタPT512のドレインがNMOSトランジスタNT512のドレインに接続され、その接続点により第1アンプ510の出力ノードND512が形成されている。NMOSトランジスタNT511とNMOSトランジスタNT512のソース同士が接続され、その接続点がNMOSトランジスタNT513のドレインに接続されている。NMOSトランジスタNT513のソースは基準電位源たとえば接地電位GNDに接続されている。NMOSトランジスタNT511のゲートがキャパシタC511の第1電極に接続され、その接続点によりノードND513が形成されている。そして、キャパシタC511の第2電極がランプ信号RAMPの入力端子TRAMPに接続されている。NMOSトランジスタNT512のゲートがキャパシタC512の第1電極に接続され、その接続点によりノードND514が形成されている。そして、キャパシタC512の第2電極がアナログ信号VSLの入力端子TVSLに接続されている。また、NMOSトランジスタNT513のゲートがバイアス信号BIASの入力端子TBIASに接続されている。PMOSトランジスタPT513のソースがノードND511に接続され、ドレインがノードND513に接続されている。PMOSトランジスタPT514のソースがノードND512に接続され、ドレインがノードND514に接続されている。そして、PMOSトランジスタPT513およびPT514のゲートがローレベルでアクティブの第1のAZ信号PSELの入力端子TPSELに共通に接続されている。このような構成を有する第1アンプ510においてPMOSトランジスタPT511,PT512によりカレントミラー回路が構成される。そして、NMOSトランジスタNT511,NT512によりNMOSトランジスタNT513を電流源とする差動比較部トランスコンダクタンスアンプGmアンプ511が構成される。また、PMOSトランジスタPT513,PT514がAZオートゼロ:初期化スイッチとして機能し、キャパシタC511,C512がAZレベルのサンプリング容量として機能する。そして、第1アンプ510の出力信号1stcompは出力ノードND512から第2アンプ520に出力される。第2アンプ520は、PMOSトランジスタPT521、NMOSトランジスタNT521,NT522、およびAZレベルのサンプリング容量としての第3のキャパシタC521を有する。PMOSトランジスタPT521のソースが電源電位源VDDに接続され、ゲートが第1アンプ510の出力ノードND512に接続されている。PMOSトランジスタPT521のドレインがNMOSトランジスタNT521のドレインに接続され、その接続点により出力ノードND521が形成されている。NMOSトランジスタNT521のソースが接地電位GNDに接続され、ゲートがキャパシタC521の第1電極に接続され、その接続点によりノードND522が形成されている。キャパシタC521の第2電極は接地電位GNDに接続されている。NMOSトランジスタNT522のドレインがノードND521に接続され、ソースがノードND522に接続されている。そして、NMOSトランジスタNT522のゲートがハイレベルでアクティブの第2のAZ信号NSELの入力端子TNSELに接続されている。この第2のAZ信号NSELは、第1アンプ510に供給される第1のAZ信号PSELと相補的なレベルをとる。このような構成を有する第2アンプ520において、PMOSトランジスタPT521により入力および増幅回路が構成されている。また、NMOSトランジスタPT522がAZスイッチとして機能し、キャパシタC521がAZレベルのサンプリング容量として機能する。そして、第2アンプ520の出力ノードND521は、比較器500の出力端子TOUTに接続されている。キャパシタC530は、第1電極がソース接地型増幅器としてPMOSトランジスタPT521のゲート入力に接続され、第2電極がPMOSトランジスタPT521のドレイン出力に接続されている。このキャパシタC530は、ミラー効果を発現し、ソース接地入力にゲイン倍の容量が接続されたのと等価になる。第1アンプ510の出力に見える容量は、PMOSトランジスタPT521のゲインをAV2とし、キャパシタC530の容量をCとすると、{C1AV2}のようにゲイン倍されることからキャパシタC530の容量値を小さくてよい。これにより、比較器500の帯域は小さな容量で大きく狭められる。この比較器500の初段の第1アンプ510の出力にミラー容量を挿入する構成においては、基本的にはノイズの帯域すなわち動作帯域を低減する手法である以上、動作速度が低下するために一定以上のノイズ低減効果は小さい。さらにこの構成の場合、その帯域制限によるノイズ低減という原理上、フリッカノイズやRTSノイズなどの低周波ノイズに関しては効果が小さい。以下に、比較器500における一層のノイズ低減、特に低周波ノイズの低減を図ることができる構成について説明する。以下に説明する比較器は、第1アンプの構成に特徴がある。なお、以下の説明では、理解を容易にするために、基本的に図22とおおよそ同一構成部分は同一符合をもって表す。<3.2低周波ノイズを低減可能な比較器の基本点な構成例>[構成の基本概念]図23は、本実施形態に係る低周波ノイズを低減可能な、アイソレータを持つ比較器の基本概念を示す図である。図24は、図23の比較器の比較例であるアイソレータを持たない比較器の基本概念を示す図である。本実施形態に係る比較器500Aは、オートゼロレベルのサンプリング容量C511、C512、オートゼロスイッチAZS511、初段のトランスコンダクタンスGmアンプ511を含む第1アンプ510A、およびそれに続く第2アンプ520Aを有する。そして、本実施形態に係る比較器500Aは、比較例として示す図24の比較器500Bと異なり、第1アンプ510Aの少なくとも出力ノード側に配置され、電圧変動を抑えるためのアイソレータ530を含んで構成される。なお、図23および図24において、第1アンプ510Aの後段には2段目の第2アンプのみを示しているが、何段あってもよい。また、第1アンプ510Aの一方の入力側ノードND513をノードaとし、他方の入力側ノードND514をノードbとし、第1アンプ510AのGmアンプ511の出力部をノードcとし、第1アンプ510Aの出力ノードND512をノードdとして説明する。第1アンプ510Aの差動比較部Gmアンプ511の出力部のノードcは、図22の比較器500における第1アンプ510のNMOSトランジスタNT512のドレイン端子側に相当する。アイソレータ530は初段Gmアンプ511の出力ノードcの電圧を大振幅電圧ノードdから分離し、可能な限り一定に保つ。オートゼロスイッチAZS511はアイソレータ530の出力側のノードdと高インピーダンスノードb間に接続される。[スロープ信号入力時の波形]ここで、比較器の一方の入力IN2に固定の入力信号を、他方の入力IN1にスロープ信号を入力した場合を考察する。ここで、スロープ信号とはRAMP波形のように信号レベルがある傾きをもって減少あるいは増加する信号をいう。図25は、図23の本実施形態に係る比較器のGmアンプの入力側ノードと出力側ノード間に寄生容量がある例を示す図である。図26A~Dは、図25の構成例における寄生容量とスロープ信号入力時に各ノードの波形を示す図である図27は、図24の比較例としてのGmアンプの入力側ノードと出力側ノード間に寄生容量がある例を示す図である。図28A~Dは、図27の構成例における寄生容量とスロープ信号入力時に各ノードの波形を示す図である。本実施形態に係る比較器500Aの一方の入力IN2に固定の入力信号を、他方の入力IN1にスロープ信号を入力した場合、ノードdは図26Bに示すように、入力スロープ信号に比べて非常に大きな勾配のスロープ波形となる。しかし、アイソレータ530によって初段Gmアンプ511の出力ノードcの電圧は一定に保たれる。したがって、ノードbノードc間に寄生容量Cpが存在したとしても、ノードbは、図26Cに示すように、外乱を受けることなく一定電圧に保たれる。よって、比較器500Aの初段Gmアンプ511の差動入力信号abには,図26Dに示すように、入力スロープIN1がそのまま伝播される。一方、比較例の比較器500Bの構成においては、図28Bに示すように、ノードcが非常に大きな勾配のスロープ波形となる。このため、ノードbノードc間の寄生容量Cpを通してそのスロープがノードbに注入される図7。この結果として、比較器500Bの初段Gmアンプの差動入力信号abのスロープは、図28Dに示すように、入力スロープIN1と比較して勾配が大幅に低減したものとなる。[ノイズ低減]次に、ノイズ低減について考察する。図29は、比較器の初段Gmアンプのノイズ源について説明するための図である。図30AおよびBは、電圧ノイズの時間ノイズの変換例を示す図である。比較器500A,500Bの初段Gmアンプ511には入力換算された一定のノイズ源が存在し、図29に示すように、このノイズ源は入力換算されたノイズ源NOSとして記述できる。比較器500A,500Bの一方の入力IN2に固定の入力信号を、他方の入力IN1にスロープ信号波形を入力した場合、上記の電圧ノイズは、図30A,Bに示すように変換される。すなわち、初段Gmアンプ511の差動入力信号abのスロープ勾配を変換ゲインとして時間軸のノイズいわゆるジッタに変換される。したがって、差動入力信号abのスロープ勾配が減衰すると、比較器500A,500Bの出力ノイズは増大する。既に述べたように、本構成の比較器500Aでは、図30Aに示すように、このスロープ勾配の減衰を低減する。この結果として比較器500Aの出力ノイズが低減される。なお、差動入力信号abのスロープ勾配が大きくなると、比較器500Aの初段Gmアンプ511の動作が速くなる。すなわち、比較器500Aの帯域も上がるため、熱ノイズのように高周波にまで及ぶノイズに関しては差動入力信号abのスロープ勾配の増大による寄与は正比例よりも小さくなる。その一方、フリッカノイズやRTSのような低周波のノイズに関しては差動入力信号abのスロープ勾配の増大による寄与は正比例に近くなる。つまり、そのような低周波ノイズの低減に関して本技術は特に有効である。<3.3低周波ノイズを低減可能な比較器の具体的な回路構成例>[第1の回路構成例]図31は、本実施形態に係る低周波ノイズを低減可能な比較器の第1の回路構成例を示す図である。図31の比較器500Cは、図22の比較器500の第1アンプ510において、出力ノードND512とNMOS差動対Gmアンプを形成するNMOSトランジスタNT512のドレイン端子出力端子側との間にアイソレータ530Cが配置されている。なお、図31においては、図22のオートゼロスイッチとしてPMOSトランジスタPT513、PT514をオートゼロスイッチAZS511、AZS512として示し、NMOSトランジスタNT513を電流源I511として示している。図25で示した寄生容量Cpは、この図31の比較器500Cの場合には、主にNMOS差動対のNMOSランジスタNT512のゲートドレイン間容量Cgdおよびそれぞれの金属配線間に生じる寄生容量により形成される。[第2の回路構成例]図32は、本実施形態に係る低周波ノイズを低減可能な比較器の第2の回路構成例を示す図である。図32の比較器500Dは、図31の比較器500Cのアイソレータ530CがNMOSトランジスタNT514により形成されている。NMOSトランジスタNT514のドレインが第1アンプ510Dの出力ノードND512dに接続され、ソースがGmアンプを形成するNMOSトランジスタNT512のドレインノードcに接続されている。そして、図32の比較器500Dでは、アイソレータ530Cを形成するNMOSトランジスタNT514のゲートがバイアス電圧VBIASの供給ラインに接続されている。これにより、NMOSトランジスタNT514を通して一定電流が流れることにより、NMOSトランジスタNT512のゲート入力ノードbとドレイン出力ノードc間に寄生容量があったとしても電圧変動が抑えられ、低周波ノイズが低減される。なお、アイソレーションに用いるトランジスタは差動対のトランジスタと同一種類のものに限らない。[第3の回路構成例]図33は、本実施形態に係る低周波ノイズを低減可能な比較器の第3の回路構成例を示す図である。図33の比較器500Eが図32の比較器500Dと異なる点は、アイソレータ530CのNMOSトランジスタNT514のゲートがバイアス電圧VBIASの供給ラインの代わりに電源電圧源VDDに接続されていることにある。図32の比較器500Dでは、NMOSトランジスタNT514を動作させるために、別のバイアス電圧VBIASを必要とする。たとえば、CMOSイメージセンサなどの用途に対して、カラム並列シングルスロープAD変換器として用いる場合、このバイアス電圧VBIASの必要性は以下の1~3等に示す点が懸念される。1カラム間の干渉、2VBIAS配線領域の増大、3VBIAS生成回路の必要性、などであるある。これに対して、NMOSトランジスタNT514のゲートを電源電圧源VDDに接続する図33の比較器500Eにおいてはこのような懸念がなく、カラム並列シングルスロープAD変換器の実現に特に適している。[第4の回路構成例]図34は、本実施形態に係る低周波ノイズを低減可能な比較器の第4の回路構成例を示す図である。図34の比較器500Fが図31の比較器500Cと異なる点は、次の通りである。比較器500Fは、負荷側ノードND511ノードfとNMOS差動対Gmアンプを形成するNMOSトランジスタNT511のドレイン端子ノードe側との間に第2のアイソレータ540がさらに配置されている。ノードeはPMOS負荷がダイオード接続となっておりインピーダンスが小さい、すなわちノードeは殆ど一定電圧に保たれるためにアイソレーションの寄与は小さい。故にノードeに関してはアイソレーションを実施してもしなくとも良い。ただし、図34の比較器500Fでは、回路の対称性が高いために、オートゼロ機能を有する比較器500Fにおいてはより精度の高い比較動作を実現することが可能となる。[第5の回路構成例]図35は、本実施形態に係る低周波ノイズを低減可能な比較器の第5の回路構成例を示す図である。図35の比較器500Gは、図34の比較器500Fのアイソレータ540がNMOSトランジスタNT515により形成されている。NMOSトランジスタNT515のドレインが第1アンプ510Gの負荷側ノードND511ノードfに接続され、ソースがGmアンプを形成するNMOSトランジスタNT511のドレインノードeに接続されている。そして、図35の比較器500Gでは、アイソレータ530Cを形成するNMOSトランジスタNT514のゲートおよびアイソレータ540を形成するNMOSトランジスタNT515のゲートがバイアス電圧VBIASの供給ラインに接続されている。これにより、NMOSトランジスタNT514を通して一定電流が流れることにより、NMOSトランジスタNT512のゲート入力ノードbとドレイン出力ノードc間に寄生容量があったとしても電圧変動が抑えられ、低周波ノイズが低減される。同様に、NMOSトランジスタNT515を通して一定電流が流れることにより、NMOSトランジスタNT511のゲート入力ノードaとドレイン出力ノードe間に寄生容量があったとしても電圧変動が抑えられ、低周波ノイズが低減される。この場合も、アイソレーションに用いるトランジスタは差動対のトランジスタと同一種類のものに限らない。[第6の回路構成例]図36は、本実施形態に係る低周波ノイズを低減可能な比較器の第6の回路構成例を示す図である。図36の比較器500Hが図35の比較器500Gと異なる点は、次の通りである。比較器500Hでは、アイソレータ530CのNMOSトランジスタNT514のゲートおよびアイソレータ540を形成するNMOSトランジスタNT515のゲートがバイアス電圧VBIASの供給ラインの代わりに電源電圧源VDDに接続されている。図35の比較器500Gでは、NMOSトランジスタNT514,NT515を動作させるために、別のバイアス電圧VBIASを必要とする。たとえば、第3の回路構成例の場合と同様に、CMOSイメージセンサなどの用途に対して、カラム並列シングルスロープAD変換器として用いる場合、このバイアス電圧VBIASの必要性は以下の1~3等に示す点が懸念される。1カラム間の干渉、2VBIAS配線領域の増大、3VBIAS生成回路の必要性、などであるある。これに対して、NMOSトランジスタNT514,NT515のゲートを電源電圧源VDDに接続する図36の比較器500Hにおいてはこのような懸念がなく、カラム並列シングルスロープAD変換器の実現に特に適している。[効果的な実装例]ここで、本実施形態に係る低周波ノイズを低減可能な比較器の効果的な実装例について説明する。図37AおよびBは、本実施形態に係る低周波ノイズを低減可能な比較器の効果的な実装例について説明するための図である。この実装例は、図37Aに示すように、対称性の高い図36の比較器500Hについての例である。図37において、NMOS差動対トランジスタNT511,NT512をM1,M2で示し、アイソレーション用トランジスタNT514,NT515をM5、M6で示している。差動対トランジスタM1,M2のチャネル幅Wとアイソレーション用トランジスタM5、M6のチャネル幅Wとを一致させる。かつ、差動対トランジスタM1,M2のフィンガーfinger数をそれぞれ奇数とすることで、アイソレーション用トランジスタM5,M6と差動対トランジスタM1,M6はチャネル領域を共通化することができる。この結果、差動対トランジスタM1,M2は両端のチャネル領域が自然に拡張される。このような実装方法によってフリッカノイズやRTSノイズなどの低周波ノイズが改善することが知られている非特許文献1。したがって、このように本技術を実装することにより、低周波ノイズは上記の2つのメカニズム回路動作とプロセス特性によって改善できる。[非特許文献1]ImpactofSTAEffectonFlickerNoisein013umRFnMOSFETsIEEETRANSACTIONSONELECTRONDEVICESVOL54NO12DECEMBER2007pp33833392。以上説明したように、本実施形態によれば、以下の効果を得ることができる。本技術により、伝送する信号に誤差を発生させることなく、既存の積層構造に比べてTCVの本数を低減することが可能となる。また、アナログチップ上に量子化器比較器等の回路が不要となる。このため、アナログチップの面積をセンサのみで決まる面積まで小さくすることができる。たとえば、イメージセンサにおいてセンサ画素の面積は、システムの光学サイズから決められているため、一般的にアナログチップを最小化し得るほぼ限界まで小さくできることを意味する。アナログチップは前述のとおり、ロジックチップデジタルチップと比較して工程数が多いため、たとえチップの面積が同じであったとしてもコストが高くなる。また、本技術によりアナログチップ上に配置する回路をセンサにかかわる部分に限定できるため、配線やトランジスタ製造にかかわる工程を省くことが可能となる。一般的に比較器等の回路を作製するためのトランジスタと、センサを構成するためのトランジスタは共通でないものを含む工程で製造されている。したがって、比較器等の回路がなくなることで、これらの工程が削減できる。同様に、アナログチップ上に複雑な配線を配置する必要がなくなるので、配線の総数を削減できる。上記2つの理由から本技術により、センサから出力される信号を劣化させることなく、半導体装置のコストを大幅に低減することが可能となる。また、上述したように、本実施形態に係る比較器500C~500Hは、カスコードトランジスタを利用してノイズを低減する構成を有する。これらの構成は、スロープ信号、たとえばランプ信号と比較を行う場合に、出力ノードと入力ノードのカップリングにより、実効的な入力信号振幅が減衰してしまうのを回避することにより、比較器の入力換算ノイズの低減を実現することができる。このように、オートゼロ機能付きの比較器およびそれを用いたシングルスロープAD変換器や固体撮像装置において雑音、特にフリッカノイズやRTSノイズの様な低周波雑音を低減することが可能となる。なお、このような特徴を有する比較器は、図9の積層構造のデジタルチップである第2チップに適用した場合にノイズ低減の効果は大きい。ただし、アナログチップである第1チップ側に比較器を搭載した場合、積層構造でない回路構成の場合にも、ノイズ低減の効果は大きい。そして、上述したように、オートゼロ機能付きの比較器を用いたシングルスロープAD変換器や固体撮像装置において雑音、特にフリッカノイズやRTSノイズの様な低周波雑音を低減することが可能となる。なお、本実施形態においては、半導体装置の一例としてCMOSイメージセンサの構成について説明したが、上記構成はたとえば裏面照射型CMOSイメージセンサに適用することができ、上記各効果を発現することが可能である。ただし、表面照射型であっても十分に上記各効果を発現することが可能である。このような構成を有する固体撮像装置は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。<4.カメラシステムの構成例>図38は、本実施形態に係る固体撮像装置が適用されるカメラシステムの構成の一例を示す図である。本カメラシステム600は、図38に示すように、本実施形態に係るCMOSイメージセンサ固体撮像装置200,300,300A~300Cが適用可能な撮像デバイス610を有する。さらに、カメラシステム600は、この撮像デバイス610の画素領域に入射光を導く被写体像を結像する光学系、たとえば入射光像光を撮像面上に結像させるレンズ620を有する。カメラシステム600は、撮像デバイス610を駆動する駆動回路630と、撮像デバイス610の出力信号を処理する信号処理回路640と、を有する。駆動回路630は、撮像デバイス610内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータを有し、所定のタイミング信号で撮像デバイス610を駆動する。また、信号処理回路640は、撮像デバイス610の出力信号に対して所定の信号処理を施す。信号処理回路640で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路640で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス610として、先述した固体撮像装置200,300,300A~300Cを搭載することで、高精度なカメラが実現できる。なお、本技術は以下のような構成をとることができる。1アレイ状に配置された複数のセンサを有する第1チップと、第2チップと、を有し、上記第1チップと上記第2チップは貼りあわされた積層構造を有し、上記第1チップと上記第2チップ間の配線は、ビアを通して接続され、上記第1チップは、各センサで発生したアナログ信号を時間離散化した信号が、対応する上記ビアを介して第2チップに伝送され、上記第2チップは、上記ビアを介した上記第1チップから伝送された信号を上記第1チップでサンプリングしたタイミングとは異なるタイミングでサンプリングする機能と、量子化してデジタル信号を得る機能と、を含む半導体装置。2上記第2チップは、上記ビアを介した上記第1チップからの信号を上記第1チップでサンプリングしたタイミングとは異なるタイミングでサンプリングし、当該サンプリングした信号を量子化しデジタル信号を得る上記1記載の半導体装置。3上記第2チップは、時間連続の量子化器を含み、上記ビアを介した上記第1チップからの信号を上記量子化器で量子化した信号を、上記第1チップでサンプリングしたタイミングとは異なるタイミングでサンプリングする上記1記載の半導体装置。4上記第2チップは、上記ビアを介した上記第1チップからの信号とランプ信号とを比較判定し、その判定信号を出力する比較器と、上記比較器の出力により動作が制御され、上記比較器の比較時間をカウントすることにより量子化を行うカウンタと、を含む上記1記載の半導体装置。5上記第1チップと上記第2チップ間で、アナログ信号を伝送するビアとデジタル信号を伝送するビアがそれぞれ集中して配置され、かつアナログ信号を伝送するビアとデジタル信号を伝送するビアが分離して配置されている上記1から4のいずれか一に記載の半導体装置。6光電変換を行う複数の画素が行列状に配列された画素アレイ部と、上記画素アレイ部から複数の画素単位で時間離散化した画素信号の読み出しを行う画素信号読み出し部と、を有し、上記画素信号読み出し部は、画素の列配列に対応して配置され、読み出し信号電位とランプ信号とを比較判定し、その判定信号を出力する複数の比較器と、上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントすることにより量子化する複数のカウンタと、第1チップと、第2チップと、を有し、上記第1チップと上記第2チップは貼り合わされた積層構造を有し、上記第1チップは、上記画素アレイ部および時間離散化したアナログ画素信号を伝送する信号線が配置され、上記第2チップは、上記画素信号読み出し部が配置され、上記第1チップと上記第2チップ間の配線は、ビアを通して接続されている固体撮像装置。7上記第1チップと上記第2チップ間で、アナログ信号を伝送するビアとデジタル信号を伝送するビアがそれぞれ集中して配置され、かつアナログ信号を伝送するビアとデジタル信号を伝送するビアが分離して配置されている上記6記載の固体撮像装置。8固体撮像装置と、上記固体撮像装置に被写体像を結像する光学系と、を有し、上記固体撮像装置は、光電変換を行う複数の画素が行列状に配列された画素アレイ部と、上記画素アレイ部から複数の画素単位で時間離散化した画素信号の読み出しを行う画素信号読み出し部と、を有し、上記画素信号読み出し部は、画素の列配列に対応して配置され、読み出し信号電位とランプ信号とを比較判定し、その判定信号を出力する複数の比較器と、上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントすることにより量子化する複数のカウンタと、第1チップと、第2チップと、を有し、上記第1チップと上記第2チップは貼り合わされた積層構造を有し、上記第1チップは、上記画素アレイ部および時間離散化したアナログ画素信号を伝送する信号線が配置され、上記第2チップは、上記画素信号読み出し部が配置され、上記第1チップと上記第2チップ間の配線は、上記ビアを通して接続されているカメラシステム。9上記第1チップと上記第2チップ間で、アナログ信号を伝送するビアとデジタル信号を伝送するビアがそれぞれ集中して配置され、かつアナログ信号を伝送するビアとデジタル信号を伝送するビアが分離して配置されている上記8記載のカメラシステム。"