スイッチング電源装置のスイッチ素子に生じる降下電圧を監視して過電流保護信号を生成する過電流保護回路であって、前記過電流保護回路は、抵抗値の異なる第1抵抗と第2抵抗を含む抵抗部と、第1抵抗の第1端に現れる第1電圧と第2抵抗の第1端に現れる第2電圧とを比較して前記過電流保護信号を生成する比較部と、第1抵抗の第2端と第2抵抗の第2端との間に前記降下電圧を印加する入力部と、電流値の等しい第1電流及び第2電流を生成して第1抵抗及び第2抵抗に各々供給する電流生成部と、を有し、前記電流生成部は、第1抵抗及び第2抵抗と同一の温度特性を有しており、温度特性のフラットな第1基準電圧を電圧/電流変換して第1基準電流を生成する第3抵抗と;前記スイッチ素子と同一の温度特性を有しており、第1基準電流を電流/電圧変換して第2基準電圧を生成する第4抵抗と;負の温度特性を有しており、第2基準電圧を電圧/電流変換して第2基準電流を生成する第5抵抗と;第2基準電流をミラーして第1電流及び第2電流を生成するカレントミラーと;を含むことを特徴とする過電流保護回路。第5抵抗は、P型ポリシリコン抵抗またはジャンパー抵抗であることを特徴とする請求項1に記載の過電流保護回路。第1抵抗、第2抵抗、及び、第3抵抗は、いずれもポリシリコン抵抗であることを特徴とする請求項2に記載の過電流保護回路。第4抵抗と前記スイッチ素子は、いずれもDMOSFETであることを特徴とする請求項3に記載の過電流保護回路。前記入力部は、第1抵抗の第2端と第2抵抗の第2端との間に前記降下電圧を分圧することなく直接印加することを特徴とする請求項4に記載の過電流保護回路。スイッチ素子と、前記スイッチ素子のオン/オフ制御を行う制御回路と、前記スイッチ素子に生じる降下電圧を監視して過電流保護信号を生成する請求項1~請求項5のいずれか一項に記載の過電流保護回路と、を有することを特徴とするスイッチング電源装置。前記スイッチ素子として入力電圧の印加端と接地端との間に直列接続された出力トランジスタと同期整流トランジスタを有し、その接続ノードに現れるスイッチ電圧を平滑して出力電圧を生成することを特徴とする請求項6に記載のスイッチング電源装置。前記過電流保護回路は、前記同期整流トランジスタに生じる降下電圧を監視することを特徴とする請求項7に記載のスイッチング電源装置。スイッチング電源装置の安全性を鑑みた場合、過電流保護回路は、チップ温度が高いほど早めに過電流保護動作を行う構成、言い換えれば、上記した過電流保護値に負の温度特性を持たせた構成としておくことが望ましい。しかしながら、過電流保護値に適切な負の温度特性を持たせるためには、過電流保護回路の回路構成に工夫を凝らす必要があった。本発明は、本願の発明者らにより見出された上記の問題点に鑑み、過電流保護値に適切な負の温度特性を持たせることが可能な過電流保護回路、及び、これを用いたスイッチング電源装置を提供することを目的とする。上記の目的を達成するために、本発明に係る過電流保護回路は、スイッチング電源装置のスイッチ素子に生じる降下電圧を監視して過電流保護信号を生成する過電流保護回路であって、前記過電流保護回路は、抵抗値の異なる第1抵抗と第2抵抗を含む抵抗部と、第1抵抗の第1端に現れる第1電圧と第2抵抗の第1端に現れる第2電圧とを比較して前記過電流保護信号を生成する比較部と、第1抵抗の第2端と第2抵抗の第2端との間に前記降下電圧を印加する入力部と、電流値の等しい第1電流及び第2電流を生成して第1抵抗及び第2抵抗に各々供給する電流生成部と、を有し、前記電流生成部は、第1抵抗及び第2抵抗と同一の温度特性を有しており、温度特性のフラットな第1基準電圧を電圧/電流変換して第1基準電流を生成する第3抵抗と;前記スイッチ素子と同一の温度特性を有しており、第1基準電流を電流/電圧変換して第2基準電圧を生成する第4抵抗と;負の温度特性を有しており、第2基準電圧を電圧/電流変換して第2基準電流を生成する第5抵抗と;第2基準電流をミラーして第1電流及び第2電流を生成するカレントミラーと;を含む構成第1の構成とされている。なお、上記第1の構成から成る過電流保護回路において、第5抵抗は、P型ポリシリコン抵抗またはジャンパー抵抗である構成第2の構成にするとよい。また、上記第2の構成から成る過電流保護回路において、第1抵抗、第2抵抗、及び、第3抵抗は、いずれもポリシリコン抵抗である構成第3の構成にするとよい。また、上記第3の構成から成る過電流保護回路において、第4抵抗と前記スイッチ素子はいずれもDMOSFET[DoubleDiffusedMetalOxideSemiconductorFieldEffectTransistor]である構成第4の構成にするとよい。また、上記第4の構成から成る過電流保護回路において、前記入力部は、第1抵抗の第2端と第2抵抗の第2端との間に前記降下電圧を分圧することなく直接印加する構成第5の構成にするとよい。また、本発明に係るスイッチング電源装置は、スイッチ素子と、前記スイッチ素子のオン/オフ制御を行う制御回路と、前記スイッチ素子に生じる降下電圧を監視して過電流保護信号を生成する上記第1~第5いずれかの構成から成る過電流保護回路と、を有する構成第6の構成とされている。なお、上記第6の構成から成るスイッチング電源装置は、前記スイッチ素子として入力電圧の印加端と接地端との間に直列接続された出力トランジスタと同期整流トランジスタを有し、その接続ノードに現れるスイッチ電圧を平滑して出力電圧を生成する構成第7の構成にするとよい。また、上記第7の構成から成るスイッチング電源装置にて、前記過電流保護回路は、前記同期整流トランジスタに生じる降下電圧を監視する構成第8の構成にするとよい。本発明によれば、過電流保護値に適切な負の温度特性を持たせることが可能な過電流保護回路、及び、これを用いたスイッチング電源装置を提供することができる。<全体構成>図1はスイッチング電源装置の全体構成を示す図である。本構成例のスイッチング電源装置1は、Nチャネル型DMOS電界効果トランジスタ11及び12と、コイル13と、キャパシタ14と、抵抗15及び16と、制御回路17と、過電流保護回路18と、を有し、入力電圧INから出力電圧OUTを生成する降圧型のDC/DCコンバータである。トランジスタ11のドレインは、入力電圧INの印加端に接続されている。トランジスタ11のソースは、コイル13の第1端に接続されている。トランジスタ11のゲートはゲート電圧HGの印加端に接続されている。トランジスタ12のドレインは、コイル13の第1端に接続されている。トランジスタ12のソースは、接地端に接続されている。トランジスタ12のゲートは、ゲート電圧LGの印加端に接続されている。コイル13の第2端は、出力電圧OUTの印加端に接続されている。キャパシタ14は、出力電圧OUTの印加端と接地端との間に接続されている。抵抗15及び16は、出力電圧OUTの印加端と接地端との間に接続されている。トランジスタ11及び12は、スイッチング電源装置1の出力段を形成する一対のスイッチ素子として、入力電圧INの印加端と接地電圧PGNDの印加端接地端との間に直列接続されている。トランジスタ11は出力トランジスタに相当し、トランジスタ12は同期整流トランジスタに相当する。トランジスタ11及び12を相補的排他的にオン/オフさせることにより、その接続ノードにはパルス状のスイッチ電圧SWが生成される。このスイッチ電圧SWをコイル13とキャパシタ14で整流/平滑することにより、出力電圧OUTが生成される。なお、本明細書中で用いている相補的排他的という文言は、トランジスタ11及び12のオン/オフ状態が完全に逆転している場合のほか、貫通電流防止の観点からトランジスタ11及び12のオン/オフ遷移タイミングに所定の遅延が与えられている場合トランジスタ11及び12の同時オン防止期間が設けられている場合も含む。制御回路17は、抵抗15及び16の接続ノードに現れる帰還電圧FB出力電圧OUTの分圧電圧が目標値と一致するように、ゲート電圧HG及びLGを生成して、トランジスタ11及び12のオン/オフ制御を行う。また、制御回路17は、過電流保護回路18から入力される過電流保護信号S1に基づいて、トランジスタ12に流れるスイッチ電流ILが所定の過電流保護値を上回っていることを検出したときに、トランジスタ11及び12のオン/オフ動作を強制的に停止させる。過電流保護回路18は、トランジスタ12オン抵抗値:RLがオンされているときに、トランジスタ12のソースドレイン間に生じる降下電圧SW-PGND=-IL×RLを監視して過電流保護信号S1を生成する。<過電流保護動作>図2は、過電流保護動作の一例を示すタイムチャートであり、上から順に、ゲート電圧HG及びLG、スイッチ電圧SW、並びに、過電流保護信号S1が描写されている。トランジスタ12のオン期間中ゲート電圧LGのハイレベル期間中には、トランジスタ12を介して接地端からコイル13に向けたスイッチ電流ILが流れる。従って、トランジスタ12がオンされているときに、トランジスタ12のソースドレイン間に生じる降下電圧SW-PGNDは、トランジスタ12のオン抵抗RLとスイッチ電流ILとの積算値-IL×RLで表される。すなわち、トランジスタ12のオン抵抗RLを一定値とみなせば、スイッチ電流ILが大きいほど降下電圧SW-PGNDも大きくなる。従って、過電流保護回路18において降下電圧SW-PGNDを所定の閾値電圧Vthと比較することにより、スイッチ電流ILが過電流状態であるか否かを検出することが可能となる。なお、図2の場合、スイッチ電流ILが過電流状態でなければ、過電流保護信号S1はローレベル正常状態を示す論理レベルとなり、逆に、スイッチ電流ILが過電流状態であれば、過電流保護信号S1はハイレベル過電流状態を示す論理レベルとなる。<過電流保護回路>[第1構成例]図3は、過電流保護回路18の第1構成例を示す図である。第1構成例の過電流保護回路18は、抵抗部aと、比較部bと、入力部cと、電流生成部dと、を有する。抵抗部aは、抵抗値の等しい抵抗a1及びa2抵抗値:Rを含む。抵抗a1及びa2は、それぞれ、Nチャネル型DMOS電界効果トランジスタによって形成されている。トランジスタのゲートは、いずれも電源電圧の印加端に接続されている。トランジスタの直列段数は、所望の抵抗値Rに応じて適宜決定すればよい。比較部bは、Pチャネル型MOS電界効果トランジスタb1及びb2と、Nチャネル型MOS電界効果トランジスタb3及びb4と、を含む。トランジスタb1及びb2のソースは互いに接続されている。トランジスタb1のドレインは、トランジスタb3のドレインに接続されている。トランジスタb2のドレインは、トランジスタb4のドレインに接続される一方、過電流保護信号S1の出力端にも接続されている。トランジスタb1のゲートは、電圧V1の印加端抵抗a1の第1端に接続されている。トランジスタb2のゲートは、電圧V2の印加端抵抗a2の第1端に接続されている。トランジスタb3及びb4のゲートは、いずれもトランジスタb3のドレインに接続されている。トランジスタb3及びb4のソースは、いずれも接地端に接続されている。上記構成から成る比較部bは、抵抗a1の第1端に現れる電圧V1と抵抗a2の第1端に現れる電圧V2とを比較して過電流保護信号S1を生成する。入力部cは、Nチャネル型MOS電界効果トランジスタc1及びc2と、Pチャネル型MOS電界効果トランジスタc3及びc4と、抵抗c5及びc6と、キャパシタc7と、を含む。トランジスタc1のドレインは、スイッチ電圧SWの印加端に接続されている。トランジスタc1のゲートは、ゲート電圧LGの印加端に接続されている。トランジスタc1のソースは、トランジスタc2のドレインに接続されている。トランジスタc2のゲートは、電源電圧の印加端に接続されている。トランジスタc2のソースは、接地電圧PGNDの印加端に接続されている。トランジスタc3のソースは、抵抗a1の第2端に接続されている。トランジスタc3のドレインは、接地端に接続されている。トランジスタc3のゲートは、抵抗c5を介してトランジスタc1及びc2の接続ノードに接続されている。トランジスタc4のソースは、抵抗a2の第2端に接続されている。トランジスタc4のドレインは、接地端に接続されている。トランジスタc4のゲートは、抵抗c6を介して接地電圧PGNDの印加端に接続されている。キャパシタc7は、トランジスタc3及びc4のゲート間に接続されている。上記構成から成る入力部cは、抵抗a1の第2端と抵抗a2の第2端との間に、トランジスタ12の降下電圧SW-PGNDを1/2に分圧して印加する。なお、抵抗c5及びc6抵抗値:10kΩ程度とキャパシタc7容量値:5~10pF程度は、接地電圧PGNDに重畳する同相ノイズ成分を除去するためのRCフィルタとして機能する。電流生成部dは、Pチャネル型MOS電界効果トランジスタd1~d4と、npn型バイポーラトランジスタd5と、抵抗d6と、オペアンプd7と、を含む。トランジスタd1~d4のソースは、いずれも電源電圧の印加端に接続されている。トランジスタd1~d4のゲートは、いずれもトランジスタd1のドレインに接続されている。トランジスタd1のドレインは、トランジスタd5のコレクタに接続されている。トランジスタd2のドレインは、電圧V1の印加端抵抗a1の第1端に接続されている。トランジスタd3のドレインは、トランジスタb1及びb2のソースに接続されている。トランジスタd4のドレインは、電圧V2の印加端抵抗a2の第1端に接続されている。トランジスタd5のエミッタは、抵抗d6の第1端に接続されている。抵抗d6の第2端は、接地端に接続されている。トランジスタd5のベースは、オペアンプd7の出力端に接続されている。オペアンプd7の非反転入力端は、温度特性のフラットなバンドギャップ基準電圧BGの印加端に接続されている。オペアンプd7の反転入力端-は、抵抗d6の第1端に接続されている。上記構成から成る電流生成部dは、電流値の異なる電流I1及びI2電流値:2×I及びIを生成して抵抗a1及びa2に各々供給する。上記構成から成る過電流保護回路18の動作について詳細に説明する。入力部cでは、トランジスタ12のオン期間中ゲート電圧LGのハイレベル期間中にトランジスタc1がオンとなる。一方、トランジスタc2は常にオンとされている。従って、トランジスタc1及びc2のオン抵抗値が等しい場合、トランジスタc1及びc2の接続ノードに現れるセンス電圧SENは、次の1-1式で表される。なお、トランジスタc1及びc2には、両方が同時にオンしても大電流が流れないように、ある程度大きな抵抗値を持たせておくことが望ましい。SEN={SW-PGND/2}PGND={-IL×RL/2}PGND...1-1一方、トランジスタ12のオフ期間中ゲート電圧LGのローレベル期間中には、トランジスタc1がオフとなる。従って、センス電圧SENは、トランジスタc2を介して接地電圧PGNDと一致する。また、トランジスタc3及びc4は、各々のゲートソース間電圧Vgsが一致するように、各々に流れる電流I1及びI2の比率に応じて素子サイズに差が付けられている。具体的には、電流I1が電流I2の2倍の電流値であることから、トランジスタc3がトランジスタc4の2倍の素子サイズに設計されている。従って、トランジスタ12のオン期間中に生成される電圧V1及びV2は、次の1-2式及び1-3式で表される。V1=SENVth2×I×R...1-2V2=PGNDVthI×R...1-3過電流保護信号S1の論理レベルが切り替わるときには、電圧V1及びV2が一致するので、次の1-4式が成立する。SENVth2×I×R=PGNDVthI×RSENI×R=PGND...1-41-4式に1-1式を代入して整理すると、過電流保護信号S1の論理レベルが切り替わるときのスイッチ電流ILすなわち過電流保護値は、次の1-5式で表される。IL=2×I×R/RL...1-5第1構成例の過電流保護回路18では、トランジスタ12、並びに、抵抗a1及びa2として、いずれも、Nチャネル型DMOS電界効果トランジスタが用いられている。従って、トランジスタ12の抵抗値RLと抵抗a1及びa2の抵抗値Rは、同一の温度特性を持っているので、両者の温度特性は互いにキャンセルされる。その結果、過電流保護値となるスイッチ電流ILは、電流生成部dで生成される電流I1及びI2の温度特性に依存した温度特性を有することになる。例えば、スイッチング電源装置1の安全性を鑑みた場合、過電流保護回路18は、チップ温度が高いほど早めに過電流保護動作を行う構成、言い換えれば、上記した過電流保護値に負の温度特性を持たせた構成としておくことが望ましい。これを実現するためには、電流生成部dで生成される電流I1及びI2に負の温度特性を持たせればよい。電流生成部dでは、抵抗d6抵抗値:R0に温度特性のフラットなバンドギャップ基準電圧BGを印加して基準電流I0電流値:I=BG/R0を生成し、これをミラーすることによって、電流I1電流値:2×Iと電流I2電流値:Iが生成される。従って、抵抗d6として負の温度特性を有する素子例えばポリシリコン抵抗を用いることにより、電流I1及びI2に負の温度特性を持たせることができ、延いては、過電流保護値に負の温度特性を持たせることが可能となる。ただし、第1構成例の過電流保護回路18では、抵抗d6に比較的高いバンドギャップ基準電圧BG1.2V程度が直接印加されている。従って、回路面積の不要な増大を招くことなく基準電流I0延いては電流I1及びI2を小さく抑えるためには、抵抗d6としてシート抵抗値の大きいポリシリコン抵抗を用いる必要がある。しかし、ポリシリコン抵抗は、大きい負の温度特性を持つので、過電流保護値も大きい負の温度特性を持つことになる。また、第1構成例の過電流保護回路18では、電流I1及びI2の電流値や抵抗a1及びa2の抵抗値を不要に増大することなく、比較部bに所望のオフセットを付与するために、入力部cでトランジスタ12の降下電圧SW-PGNDを1/2に分圧する構成が採用されている。そのため、先出の1-5式で示されているように、過電流保護値は、電流I1及びI2と比べて2倍の温度特性を持つことになる。上記の考察を鑑みると、第1構成例の過電流保護回路18では、過電流保護値に小さな負の温度特性を付与しにくいことから、さらなる改善の余地があると言える。[第2構成例]図4は、過電流保護回路18の第2構成例を示す図である。第2構成例の過電流保護回路18は、抵抗部Aと、比較部Bと、入力部Cと、電流生成部Dと、を有する。抵抗部Aは、抵抗値の異なる抵抗A1及びA2抵抗値:RR’、R’を含む。抵抗A1及びA2としては、それぞれ、ポリシリコン抵抗が用いられている。比較部Bは、Pチャネル型MOS電界効果トランジスタB1及びB2と、Nチャネル型MOS電界効果トランジスタB3及びB4と、を含む。トランジスタB1及びB2のソースは互いに接続されている。トランジスタB1のドレインは、トランジスタB3のドレインに接続されている。トランジスタB2のドレインは、トランジスタB4のドレインに接続される一方、過電流保護信号S1の出力端にも接続されている。トランジスタB1のゲートは、電圧V1の印加端抵抗A1の第1端に接続されている。トランジスタB2のゲートは、電圧V2の印加端抵抗A2の第1端に接続されている。トランジスタB3及びB4のゲートは、いずれもトランジスタB3のドレインに接続されている。トランジスタB3及びB4のソースは、いずれも接地端に接続されている。上記構成から成る比較部Bは、抵抗A1の第1端に現れる電圧V1と抵抗A2の第1端に現れる電圧V2とを比較して過電流保護信号S1を生成する。入力部Cは、Nチャネル型MOS電界効果トランジスタC1及びC2と、インバータC3及びC4とを含む。トランジスタC1のドレインは、スイッチ電圧SWの印加端に接続されている。トランジスタC1のゲートは、インバータC4の出力端に接続されている。インバータC4の入力端は、インバータC3の出力端に接続されている。インバータC3の入力端は、ゲート電圧LGの印加端に接続されている。トランジスタC1のソースは、トランジスタC2のドレインと抵抗A1の第2端に接続されている。トランジスタC2のゲートは、インバータC3の出力端に接続されている。トランジスタC2のソースは、接地電圧PGNDの印加端と抵抗A2の第2端に接続されている。上記構成から成る入力部Cは、抵抗A1の第2端と抵抗A2の第2端との間に、トランジスタ12の降下電圧SW-PGNDを直接印加する。電流生成部Dは、Pチャネル型MOS電界効果トランジスタD1~D6と、抵抗D7~D11と、npn型バイポーラトランジスタD12及びD13と、pnp型バイポーラトランジスタD14及びD15と、を含む。なお、抵抗D7は、Nチャネル型MOS電界効果トランジスタによって形成されている。トランジスタD1~D4のソースは、いずれも電源電圧の印加端に接続されている。トランジスタD1~D4のゲートは、いずれもトランジスタD1のドレインに接続されている。トランジスタD1のドレインは、トランジスタD12のコレクタに接続されている。トランジスタD2のドレインは、電圧V1の印加端抵抗A1の第1端に接続されている。トランジスタD3のドレインは、トランジスタB1及びB2のソースに接続されている。トランジスタD4のドレインは、電圧V2の印加端抵抗A2の第1端に接続されている。トランジスタD12のエミッタは、抵抗D8の第1端に接続されている。抵抗D8の第2端は接地端に接続されている。トランジスタD12のベースは、抵抗D9を介して電源電圧の印加端に接続される一方、トランジスタD14のエミッタにも接続されている。トランジスタD14のコレクタは、接地端に接続されている。トランジスタD14のベースは、トランジスタD6のドレインと抵抗D7を形成するトランジスタのドレインに接続されている。抵抗D7を形成するトランジスタのソースは、接地端に接続されている。抵抗D7を形成するトランジスタのゲートは、電源電圧の印加端に接続されている。抵抗D7を形成するトランジスタの直列段数は、所望の抵抗値に応じて適宜決定すればよい。トランジスタD5及びD6のソースは、いずれも、電源電圧の印加端に接続されている。トランジスタD5及びD6のゲートは、いずれもトランジスタD5のドレインに接続されている。トランジスタD5のドレインは、トランジスタD13のコレクタに接続されている。トランジスタD13のエミッタは、抵抗D10を介して接地端に接続されている。トランジスタD13のベースは、抵抗D11を介して電源電圧の印加端に接続される一方、トランジスタD15のエミッタにも接続されている。トランジスタD15のコレクタは、接地端に接続されている。トランジスタD15のベースは、温度特性のフラットなバンドギャップ基準電圧BGの印加端に接続されている。上記構成から成る電流生成部Dは、電流値の等しい電流I1及びI2電流値:Iを生成して抵抗A1及びA2に各々供給する。上記構成から成る過電流保護回路18の動作について詳細に説明する。入力部Cでは、トランジスタ12のオン期間中ゲート電圧LGのハイレベル期間中にトランジスタC1がオンとなり、トランジスタC2がオフとなる。従って、トランジスタC1及びC2の接続ノードにはスイッチ電圧SWが現れる。一方、トランジスタ12のオフ期間中ゲート電圧LGのローレベル期間中には、トランジスタC1がオフとなり、トランジスタC2がオンとなる。従って、トランジスタC1及びC2の接続ノードには接地電圧PGNDが現れる。従って、トランジスタ12のオン期間中に生成される電圧V1及びV2は、次の2-1式及び2-2式で表される。V1=SWI×RR’...2-1V2=PGNDI×R’...2-2過電流保護信号S1の論理レベルが切り替わるときには、電圧V1及びV2が一致するので、次の2-3式が成立する。SWI×RR’=PGNDI×R’SWI×R=PGND...2-3また、トランジスタ12がオンされているときに、トランジスタ12のソースドレイン間に生じる降下電圧SW-PGNDは、次の2-4式で示すように、トランジスタ12のオン抵抗RLとスイッチ電流ILとの積算値-IL×RLで表される。SW-PGND=-IL×RL...2-42-3式と2-4式を整理すると、過電流保護信号S1の論理レベルが切り替わるときのスイッチ電流ILすなわち過電流保護値は次の2-5式で表される。IL=I×R/RL...2-5一方、電流生成部Dでは、第1ステップ~第4ステップを経て電流I1及びI2が生成される。第1ステップでは、抵抗D10抵抗値:RD10に温度特性のフラットなバンドギャップ基準電圧BGを印加して基準電流Ix=BG/RD10が生成される。なお、トランジスタD13及びD15は、各々のベースエミッタ間電圧Vbeが等しくなるように設計されている。また、バンドギャップ基準電圧BGが印加される抵抗D10としては、シート抵抗値の大きいポリシリコン抵抗が用いられている。従って、不要な回路面積の増大を招くことなく、基準電流Ixを小さく抑えることができる。第2ステップでは、トランジスタD5及びD6から成るカレントミラーを用いて基準電流Ixを抵抗D7抵抗値:RD7へ流し込むことにより基準電圧Vx=Ix×RD7が生成される。なお、上記の基準電圧Vxは、バンドギャップ基準電圧BG1.2V程度よりも低い電圧値0.2~0.3V程度に設定されている。第3ステップでは、抵抗D8抵抗値:RD8に基準電圧Vxを印加して基準電流Iy電流値I=Vx/RD8が生成される。なお、トランジスタD12及びD14は、各々のベースエミッタ間電圧Vbeが等しくなるように設計されている。また、抵抗D8には、バンドギャップ基準電圧BGよりも低い基準電圧Vxが印加されているので、その抵抗値RD8をさほど大きい値に設定しなくても、基準電流Iyを小さく抑えることが可能である。従って、抵抗D8としては、ポリシリコン抵抗よりもシート抵抗値の小さいP型ポリシリコン抵抗またはジャンパー抵抗を用いることができる。第4ステップでは、トランジスタD1~D4から成るカレントミラーを用いて基準電流Ixから電流I1及びI2電流値:Iが生成される。上記の第1ステップ~第4ステップを経て生成される電流I1及びI2の電流値Iは、次の2-6式で表される。I=BG×{RD7/RD10×RD8}...2-62-5式に2-6式を代入して整理すると、過電流保護信号S1の論理レベルが切り替わるときのスイッチ電流ILすなわち過電流保護値は、次の2-7式で表される。IL=R/RD10×RD7/RL×BG/RD8...2-7抵抗A1及びA2と抵抗D10はいずれもポリシリコン抵抗であり、同一の温度特性を有している。従って、2-7式の右辺第1項における温度特性はキャンセルされる。また、トランジスタ12と抵抗D7はいずれもNチャネル型DMOS電界効果トランジスタであり、同一の温度特性を有している。従って、2-7式の右辺第2項における温度特性もキャンセルされる。また、バンドギャップ基準電圧BGは、そもそも温度特性のフラットな電圧である。つまり、過電流保護値となるスイッチ電流ILは、抵抗D8の温度特性のみに依存した温度特性を有することになる。従って、抵抗D8として負の温度特性を有する素子例えばP型ポリシリコン抵抗やジャンパー抵抗を用いることにより、過電流保護値に負の温度特性を持たせることが可能となる。特に、抵抗D8として、ポリシリコン抵抗よりも温度特性の小さいP型ポリシリコン抵抗やジャンパー抵抗を用いれば、チップ温度の変化に対して過電流保護値が過剰に変動してしまうことがないので、より適切な過電流保護動作を実現することが可能となる。また、第2構成例の過電流保護回路18において、入力部Cは、抵抗A1の第2端と抵抗A2の第2端との間にトランジスタ12の降下電圧SW-PGNDを分圧することなく直接印加する構成とされている。そのため、先出の2-7式で示されているように、過電流保護値は、抵抗値RD8に対して等倍の温度特性を持つことになる。従って、第1構成例の過電流保護回路18に比べると、過電流保護値により緩やかな負の温度特性を持たせることが可能となる。なお、トランジスタ12の降下電圧SW-PGNDを分割せずに抵抗部Aへ入力する構成を採用したことに伴い、比較部Bに所望のオフセットを付与するためには、電流I1及びI2の電流値、若しくは、抵抗A1及びA2の抵抗値を増大する必要が生じる。ただし、先にも述べたように、第2構成例の過電流保護回路18では、抵抗A1及びA2と抵抗D10との間で互いの温度特性をキャンセルするために、抵抗A1及びA2としてシート抵抗値の大きいポリシリコン抵抗が用いられるので、回路面積の不要な増大を招くことなく抵抗A1及びA2の高抵抗化を実現することが可能となる。また、第2構成例の過電流保護回路18では、第1構成例と異なり、トランジスタ12と抵抗a1及びa2との間で互いの温度特性をキャンセルする構成ではなく、トランジスタ12と抵抗D7との間、並びに、抵抗D10と抵抗A1及びA2との間で互いの温度特性をキャンセルする構成が採用されている。このような構成とすることにより、温度特性のキャンセルだけでなく、素子の製造ばらつきもキャンセルすることが可能となる。また、第2構成例の過電流保護回路18であれば、比較部Bを形成する差動段に多くのトランジスタを含める必要がないので、応答速度を向上することも可能となる。<その他の変形例>なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、各種信号の論理レベル反転は任意である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。