第1の演算処理装置と、前記第1の演算処理装置と伝送線路により接続された第2の演算処理装置と、前記第1の演算処理装置に予め設定された処理を行わせるための第1の演算処理装置用プログラムと、初期起動後の前記第2の演算処理装置に動作を行わせるための前記第2の演算処理装置用の初期起動後のプログラムとが格納された第1の不揮発性メモリと、前記第2の演算処理装置に対して初期起動動作のみを行わせるための第2の演算処理装置用の初期起動プログラムが格納された第2の不揮発性メモリと、前記第2の演算処理装置に接続された揮発性メモリと、前記第1の演算処理装置の動作異常を検出する検出手段と、前記検出手段により前記第1の演算処理装置の動作異常が検出されない場合には、前記第1の不揮発性メモリと前記第1の演算処理装置とを第1のバスインタフェースにより接続し、前記第2の不揮発性メモリと前記第2の演算処理装置とを第2のバスインタフェースにより接続して、前記第2の不揮発性メモリに格納された前記第2の演算処理装置用の初期起動プログラムにより前記第2の演算処理装置を起動させ、前記検出手段により前記第1の演算処理装置の動作異常が検出された場合には、前記第1の不揮発性メモリの第1のバスインタフェースを前記第2のバスインタフェースに変換することにより、前記第1の不揮発性メモリと前記第2の演算処理装置とを接続して、前記第1の不揮発性メモリに格納された前記第2の演算処理装置用の初期起動後のプログラムにより前記第2の演算処理装置を起動させるよう切り替える切替手段と、を備えた情報処理装置。前記第2の演算処理装置用の初期起動プログラムは、前記第2の演算処理装置に対して、前記第1の不揮発性メモリに格納されている前記第2の演算処理装置用の初期起動後のプログラムを前記第1の演算処理装置を介して前記揮発性メモリに転送して格納する動作を行わせる請求項1記載の情報処理装置。前記第2の演算処理装置用の初期起動後のプログラムは、前記第2の演算処理装置に対して、前記第1の演算処理装置の動作異常の原因を解析するための動作を行わせる請求項1または2記載の情報処理装置。前記第2のバスインタフェースは、前記第1のバスインタフェースおよび前記伝送線路よりも転送速度が遅い請求項1から3のいずれか1項記載の情報処理装置。本発明の目的は、第1および第2の演算処理装置を有する情報処理装置において、第2の演算処理装置を動作させるためのプログラムを第1の演算処理装置に接続された第1の不揮発性メモリに格納するようにした場合に、第1の演算処理装置に動作異常が発生した場合でも、第2の演算処理装置を起動させて動作を行わせることが可能な情報処理装置を提供することである。請求項1に係る本発明は、第1の演算処理装置と、前記第1の演算処理装置と伝送線路により接続された第2の演算処理装置と、前記第1の演算処理装置に予め設定された処理を行わせるための第1の演算処理装置用プログラムと、初期起動後の前記第2の演算処理装置に動作を行わせるための前記第2の演算処理装置用の初期起動後のプログラムとが格納された第1の不揮発性メモリと、前記第2の演算処理装置に対して初期起動動作のみを行わせるための第2の演算処理装置用の初期起動プログラムが格納された第2の不揮発性メモリと、前記第2の演算処理装置に接続された揮発性メモリと、前記第1の演算処理装置の動作異常を検出する検出手段と、前記検出手段により前記第1の演算処理装置の動作異常が検出されない場合には、前記第1の不揮発性メモリと前記第1の演算処理装置とを第1のバスインタフェースにより接続し、前記第2の不揮発性メモリと前記第2の演算処理装置とを第2のバスインタフェースにより接続して、前記第2の不揮発性メモリに格納された前記第2の演算処理装置用の初期起動プログラムにより前記第2の演算処理装置を起動させ、前記検出手段により前記第1の演算処理装置の動作異常が検出された場合には、前記第1の不揮発性メモリの第1のバスインタフェースを前記第2のバスインタフェースに変換することにより、前記第1の不揮発性メモリと前記第2の演算処理装置とを接続して、前記第1の不揮発性メモリに格納された前記第2の演算処理装置用の初期起動後のプログラムにより前記第2の演算処理装置を起動させるよう切り替える切替手段とを備えた情報処理装置である。請求項2に係る本発明は、前記第2の演算処理装置用の初期起動プログラムが、前記第2の演算処理装置に対して、前記第1の不揮発性メモリに格納されている前記第2の演算処理装置用の初期起動後のプログラムを前記第1の演算処理装置を介して前記揮発性メモリに転送して格納する動作を行わせる請求項1記載の情報処理装置である。請求項3に係る本発明は、前記第2の演算処理装置用の初期起動後のプログラムが、前記第2の演算処理装置に対して、前記第1の演算処理装置の動作異常の原因を解析するための動作を行わせる請求項1または2記載の情報処理装置である。請求項4に係る本発明は、前記第2のバスインタフェースが、前記第1のバスインタフェースおよび前記伝送線路よりも転送速度が遅い請求項1から3のいずれか1項記載の情報処理装置である。請求項1に係る本発明によれば、第1および第2の演算処理装置を有する情報処理装置において、第2の演算処理装置を動作させるためのプログラムを第1の演算処理装置に接続された第1の不揮発性メモリに格納するようにした場合に、第1の演算処理装置に動作異常が発生した場合でも、第2の演算処理装置を起動させて動作を行わせることが可能な情報処理装置を提供することができる。請求項2に係る本発明によれば、請求項1に係る本発明により得られる効果に加えて、第1の演算処理装置に動作異常が発生していない場合には、第1の不揮発性メモリに格納されている第2の演算処理装置用の初期起動後のプログラムを揮発性メモリに転送して格納することにより第2の演算処理装置に動作を行わせることが可能になるという効果を得ることができる。請求項3に係る本発明によれば、請求項1または2に係る本発明により得られる効果に加えて、第1の演算処理装置に動作異常が発生した場合には、第2の演算処理装置により第1の演算処理装置の動作異常の原因を解析することが可能になるという効果を得ることができる。請求項4に係る本発明によれば、請求項1から3のいずれか1項に係る本発明により得られる効果に加えて、第2の不揮発性メモリに第2の演算処理装置の初期起動後のプログラムを格納する場合と比較して、第2の演算処理装置の起動時間を短縮することができるという効果を獲ることができる。次に、本発明の実施の形態について図面を参照して詳細に説明する。図1は本発明の一実施形態の情報処理装置のシステム構成を示す図である。本実施形態の情報処理装置は、図1に示されるように、CPU10とDSP20という2つのCPU演算処理装置を有している。CPU10は上位CPUとして機能し、DSP20は下位CPUとして機能する。下位CPUとして機能するDSP20は、上位CPUとして機能するCPU10の制御に基づいて、指定された処理を実行する。例えば、CPU10が実行すべき処理の一部をDSP20に対して実行するような指示を行い処理負荷を分散するような動作が行われる。CPU10とDSP20との間は、PCIPeripheralComponentInterconnectバスまたはPCI-Expressバスという伝送線路により接続されている。また、本実施形態の情報処理装置は、CPU10、DSP20とともに、ROM30と、起動管理回路40と、RAM50と、シリアルROM60、切替回路70と、IFインタフェース変換部80と、RAM90とを有している。ROM30は、パラレル接続のローカルバスによりCPU10と接続された不揮発性メモリであり、CPU用プログラム31とDSP用初期ブート後のプログラム32とを格納している。CPU用プログラム31は、CPU10に予め設定された処理を行わせるためのプログラムである。また、DSP用初期ブート後のプログラム32は、初期起動後のDSP20に動作を行わせるためのプログラムである。RAM50は、ローカルバスによりDSP20により接続され、DSP20の起動時には、DSP用初期ブート後のプログラム32を格納するための揮発性メモリである。シリアルROM60は、2線式シリアルインターフェイスバスを備えたEEPROMElectricallyErasableProgrammableROMである。また、シリアルROM60に備えられたシリアルインタフェースバスは、SPISerialPeripheralInterfaceバスと呼ばれるバスインタフェースであり、ROM60と切替回路70との間、および切替回路70DSP20との間は、このSPIバスと呼ばれるバスにより接続されている。このSPIバスは、一般的に低速なバスであり、ROM30とCPU10との間を接続しているパラレルの高速なローカルバスや、CPU10とDSP20との間を接続しているPCIバスと比較して転送速度が遅くなっている。このようにシリアルROM60は、シリアル接続のローカルバスにより切替回路70を介してDSP20と接続された不揮発性メモリであり、DSP用初期ブートプログラム61を格納している。DSP用初期ブートプログラム61は、DSP20に対して初期動作のみを行わせるための初期起動プログラムである。具体的には、DSP用初期ブートプログラム61は、DSP20に対して、ROM30に格納されているDSP用初期ブート後のプログラム32をCPU10を介してRAM50に転送して格納する動作を行わせるプログラムである。また、DSP用初期ブート後のプログラム32は、DSP20に対して、CPU10の動作異常の原因を解析するための動作を行わせるような解析処理を行わせる機能を有している。DSP20には、高速なパラレルのバスインタフェースが備わっていない。そのため、DSP20にはシリアルインタフェースを備えたシリアルROMしか接続することができない。しかし、一般的にシリアルROMはパラレルのバスインタフェースを備えたROMよりもコストが高いという問題がある。そのため、シリアルROMにDSP20の全ての動作を行わせるためのプログラムを格納するようにしたのではコストが大幅に高くなってしまう。そのため、本実施形態の情報処理装置では、シリアルROM60には、データサイズが小さいDSP初期ブートプログラム61のみを格納するようにして、データサイズが大きくなるDSP用初期ブート後のプログラム32をROM30に格納するようにしている。また、シリアルのバスインタフェースはパラレルのバスインタフェースと比較して転送速度が遅いため、例えシリアルROM60のデータ容量を大きくして、DSP用初期ブート後のプログラム32を格納するようにしたとしても、DSP20の起動時間は遅くなってしまう。起動管理回路40は、制御回路41と故障検出回路42を備えている。故障検出回路42は、CPU10からのCPU故障検知用信号に基づいて、CPU10の動作異常を検出する。制御回路41は、システムの起動時にCPU10をリセットとしたり、CPU10からのDSP起動指示信号を受けてDSP20をリセットする処理を行う。また、故障検出回路42がCPU10の動作異常を検出した場合にもDSP20をリセットする処理を行う。切替回路70は、故障検出回路42がCPU10の動作異常を検出していない場合には、DSP20とシリアルROM60とをシリアルのローカルバスにより接続する。そして、切替回路70は、故障検出回路42がCPU10の動作異常を検出している場合には、DSP20とIF変換部81とをシリアルのローカルバスにより接続する。IF変換部80は、パラレルのローカルバスとシリアルのローカルバスとの間のインタフェース変換を行うためのP/Sパラレル/シリアル変換器81を備えている。そして、IF変換部80は、故障検出回路42がCPU10の動作異常を検出していない場合には、CPU10とROM30とをパラレルのローカルバスにより接続する。また、IF変換部80は、故障検出回路42がCPU10の動作異常を検出している場合には、ROM30のパラレルのローカルバスをP/S変換器81によりシリアルのローカルバスに変換して、ROM30を切替回路70に接続する。この切替回路70とIF変換部80により切替手段が構成され、故障検出回路42がCPU10の動作異常を検出しているか否かに応じて、DSP20の起動方法の切り替えが行われる。具体的には、切替回路70とIF変換部80により構成された切替手段は、故障検出回路42がCPU10の動作異常を検出していない場合には、ROM30とCPU10とをパラレルのローカルバスにより接続し、シリアルROM60とDSP20とをシリアルのローカルバスにより接続して、シリアルROM60に格納されたDSP用初期ブートプログラム61によりDSP20を起動させる。また、切替回路70とIF変換部80により構成された切替手段は、故障検出回路42がCPU10の動作異常を検出している場合には、ROM30のパラレルのローカルバスをシリアルのローカルバスに変換することにより、ROM30とDSP20とを接続して、ROM30に格納されたDSP用初期ブート後のプログラムによりDSP20を起動させる。次に、本実施形態の情報処理装置の動作について図面を参照して詳細に説明する。先ず、CPU10が正常に動作している場合における起動時の動作を図2のフローチャートを参照して説明する。この場合、故障検出回路42はCPU10の動作異常を検知していないため、図3に示すように、切替回路70は、シリアルROM60とDSP20とを接続し、IF変換部80は、ROM30とCPU10とを接続している。このような状態において情報処理装置の起動が行われる場合、先ず起動管理回路40がCPU10をリセットするステップS101。すると、CPU10は、パラレルのローカルバスに接続されたROM30から、CPU用プログラム31を実行する。なお、本実施形態では、ROM30内に格納されているCPU用プログラム31を実行する場合について説明するが、CPU用プログラム31をRAM90に格納してから実行するようにしてもよい。次に、CPU用プログラム31により起動が行われたCPU10が起動管理回路40に対してDSP起動指示信号によりDSP20の起動を指示するステップS102。すると、起動管理回路40の制御回路41は、DSP20をリセットするステップS103。ここでは、故障検出回路42は、CPU10の動作異常を検知していない。そのため、DSP20は、図3に示すように、切替回路70を介してシリアルROM60内のDSP用初期ブートプログラム61を実行するステップS104。このDSP用初期ブートプログラム61には、DSP20に対してROM32内の初期ブート後のプログラム32をROM30からRAM50に転送する命令が記述されている。そのため、DSP用初期ブートプログラム61を実行したDSP20は、図3に示すように、DSP用初期ブート後のプログラム32をROM30からRAM50に転送するステップS105。そして、DSP20は、RAM50に格納されたDSP用初期ブート後のプログラムを実行するステップS106。次に、CPU10に動作異常が発生した場合におけるDSP20の起動時の動作を図4のフローチャートを参照して説明する。DSP20がDSP用初期ブート後のプログラムを実行して通常動作を行っている最中に、図5に示すようにCPU10に何等かの障害が発生した場合、故障検出回路42によりCPU10の動作異常何等かの障害または故障が検知されるステップS201、202。すると、故障検出回路42はCPU10の動作異常を検知しているため、切替回路70とIF変換部80に対して切り替え指示を行うステップS203。その結果、図5に示すように、切替回路70およびIF変換部80では切替動作が行われ、ROM30はP/S変換器81を介してDSP20に接続される。そして、起動管理回路40の制御回路41は、DSP20に対してリセットを行うステップS204。すると、リセット解除後のDSP20では、シリアルのローカルバスに切替回路70およびIF変換部80を介してROM30が接続されているため、ROM30内のDSP用初期ブート後のプログラム32が実行されるステップS205。その結果、DSP20は、DSP20周辺の動作テストおよび共通バスであるPCIバスを介してCPU10周辺の動作テストを実施する。この動作テストのテスト結果はRAM50等を書き込むようにしてもよいし、上位装置に対して通知するようにしてもよい。