"偶数番目のワード線に接続された偶数メモリセルと、奇数番目のワード線に接続された奇数メモリセルと、前記偶数番目のワード線に接続された偶数コントロールゲート線と、前記奇数番目のワード線に接続された奇数コントロールゲート線と、前記偶数メモリセル及び前記奇数メモリセルに対して交互にベリファイ動作を行う制御部と、複数の前記偶数コントロールゲート線は相互に隣接し、複数の前記奇数コントロールゲート線は相互に隣接し、前記偶数コントロールゲート線に第1の電圧が供給され、前記奇数コントロールゲート線に第2の電圧が供給されることを特徴とする半導体装置。前記偶数コントロール線と隣接する前記奇数コントロール線との間の距離を、隣接する前記偶数コントロール線同士または前記奇数コントロール線同士の間の距離よりも長いことを特徴とする請求項1記載の半導体装置。前記偶数コントロール線と隣接する前記奇数コントロール線との間に、シールド線を設けることを特徴とする請求項1又は請求項2記載の半導体装置。前記偶数コントロールゲート線に隣接する第1ダミーコントロールゲート線と、前記奇数コントロールゲート線に隣接する第2ダミーコントロールゲート線とをさらに備え、前記第1ダミーコントロールゲート線に第1の電圧が供給され、前記第2ダミーコントロールゲート線に第2の電圧が供給されることを特徴とする請求項1乃至請求項3いずれか1項記載の半導体装置。前記偶数メモリセルアレイ及び前記奇数メモリセルを含むメモリセルアレイとをさらに備え、前記メモリセルアレイの一辺に隣接して、前記偶数コントロールゲート線及び前記第1ダミーコントロールゲート線を含む第1ロウデコーダと、前記メモリセルアレイの前記一辺と対向する辺に隣接して、前記奇数コントロールゲート線及び前記第2ダミーコントロールゲート線を含む第2ロウデコーダと、を備えることを特徴とする請求項1乃至請求項4いずれか1項に記載の半導体装置。実施形態は、ベリファイ動作の誤判定を低減可能な半導体装置を提供する。本実施形態の半導体装置によれば、偶数番目のワード線に接続された偶数メモリセルと、奇数番目のワード線に接続された奇数メモリセルと、前記偶数番目のワード線に接続された偶数コントロールゲート線と、前記奇数番目のワード線に接続された奇数コントロールゲート線と、前記偶数メモリセル及び前記奇数メモリセルに対して交互にベリファイ動作を行う制御部と、複数の前記偶数コントロールゲート線は相互に隣接し、複数の前記奇数コントロールゲート線は相互に隣接し、前記偶数コントロールゲート線に第1の電圧が供給され、前記奇数コントロールゲート線に第2の電圧が供給されることを特徴とする。第1の実施形態次に、第1の実施形態について図面を参照しながら説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。また、図面の寸法比率は、図示の比率に限定されるものではない。[半導体装置の構成]第1の実施形態に係る半導体装置について、図1のブロック図を用いて説明する。1.全体構成図1に示すように本実施形態に係る半導体装置は、メモリセルアレイ1、第1及び第2ロウデータ2-1,2-2、データ入出力回路3、制御部4、センスアンプ5、及びドライバ回路6を備える。1-1.メモリセルアレイ1の構成例についてメモリセルアレイ1は、複数の不揮発性のメモリセルトランジスタMTを含んだブロックBLK0乃至BLKsを備えるsは自然数。ブロックBLK0乃至BLKsの各々は、不揮発性のメモリセルトランジスタMTが直列接続された複数のNANDストリング10を備えている。NANDストリング10の各々は、例えば64個のメモリセルトランジスタMTと、選択トランジスタST1、ST2とを含んでいる。メモリセルトランジスタMTは、2値以上のデータを保持可能とする。このメモリセルトランジスタMTの構造は、p型半導体基板上にゲート絶縁膜を介在して形成された浮遊ゲート電荷導電層と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んだFG構造である。なお、メモリセルトランジスタMTの構造は、MONOS型であっても良い。MONOS型とは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層例えば絶縁膜と、電荷蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜以下、ブロック層と呼ぶと、更にブロック層上に形成された制御ゲートとを有した構造である。メモリセルトランジスタMTの制御ゲートはワード線WLに電気的に接続され、ドレインはビット線BLに電気的に接続され、ソースはソース線SLに電気的に接続されている。またメモリセルトランジスタMTは、nチャネルMOSトランジスタである。なお、メモリセルトランジスタMTの個数は64個に限られず、128個や256個、512個等であってもよく、その数は限定されるものではない。またメモリセルトランジスタMTは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタST1、ST2間に、それらの電流経路が直列接続されるようにして配置される。直列接続されたメモリセルトランジスタMTの一端側のドレイン領域は選択トランジスタST1のソース領域に接続され、他端側のソース領域は選択トランジスタST2のドレイン領域に接続される。同一行にあるメモリセルトランジスタMTの制御ゲートはワード線WL0~WL63のいずれかに共通接続され、同一行にあるメモリセルトランジスタMTの選択トランジスタST1、ST2のゲート電極は、それぞれセレクトゲート線SGD1、SGS1に共通接続されている。なお、説明の簡単化のため、以下ではワード線WL0~WL63を区別しない場合には、単にワード線WLと呼ぶことがある。また、メモリセルアレイ1において同一列にある選択トランジスタST1のドレインは、いずれかのビット線BL0~BLnに共通接続される。以下、ビット線BL0~BLnについても、これらを区別しない場合には一括してビット線BLと呼ぶn:自然数。選択トランジスタST2のソースはソース線SLに共通接続される。また、同一のワード線WLに接続された複数のメモリセルトランジスタMTには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、複数のメモリセルトランジスタMTはブロックBLK単位で一括してデータが消去される。1-2.メモリセルトランジスタMTの閾値分布について図2を用いて上記メモリセルトランジスタMTの閾値分布について説明する。図2は、横軸に閾値分布電圧をとり、縦軸にメモリセルトランジスタMTの数を示したグラフである。図示するように、各々のメモリセルトランジスタMTは、例えば2値2levelsのデータ1ビットデータを保持できる。すなわち、メモリセルトランジスタMTは、閾値電圧Vthの低い順に1、及び0の2種のデータを保持できる。メモリセルトランジスタMTにおける1データの閾値電圧Vth0は、Vth0<V01である。0データの閾値電圧Vth1は、V01<Vth1である。このようにメモリセルトランジスタMTは、閾値に応じて0データ、及び1データの1ビットデータを保持可能とされている。メモリセルトランジスタMTは、消去状態において、1データ例えば負電圧に設定され、データを書き込み、電荷蓄積層に電荷を注入することによって正の閾値電圧に設定される。1-3.ロウデコーダ2について図1に戻ってロウデコーダ2について説明する。ロウデコーダ2は、第1ロウデコーダ2-1と、第2ロウデコーダ2-2を有する。第1ロウデコーダ2-1は、偶数のブロックBLK0,BLK2,BLK4,...に接続されており、第2ロウデコーダ2-2は、奇数のブロックBLK1,BLK3,BLK5,...に接続されている。第1及び第2ロウデコーダ2-1,2-2は、データの書き込み動作時、読み出し動作時、及び消去時において、制御部4から与えられるブロック選択信号をデコードし、その結果に基づいてブロックBLKを選択する。選択されたブロックBLKに対して、書き込み電圧、読み出し電圧、及び消去電圧のいずれかを転送する。具体的には、ロウデコーダ2-1,2-2は書き込み電圧として、書き込み対象のメモリセルトランジスタMTに転送する選択書き込み電圧以下、電圧Vpgmとそれ以外のメモリセルトランジスタMTに転送する非選択書き込み電圧以下、電圧Vpassを転送する。また、ロウデコーダ2-1,2-2は、読み出し電圧として、読み出し対象のメモリセルトランジスタMTに転送する選択読み出し電圧以下、Vcgrとそれ以外のメモリセルトランジスタMTに転送する非選択読み出し電圧以下、電圧Vreadを転送する。また、消去時には、選択ブロックBLKを貫通する全ワード線WLにゼロ電位を転送する。なお、この際、メモリセルトランジスタMTが配置される半導体基板ウェル領域には、正の高電圧が印加される。1-4.制御部4について制御部4は、半導体装置全体の動作を制御する。すなわち、データ入出力回路3を介して、図示せぬホストから与えられた上記アドレス、及びコマンドに基づいて、データの書き込み動作、読み出し動作、及び消去動作における動作シーケンスを実行する。制御部4はアドレス、及び動作シーケンスに基づき、ブロック選択信号/カラム選択信号を生成する。制御部4は、前述したブロック選択信号をロウデコーダ2-1,2-2に出力する。また、制御部4はカラム選択信号をセンスアンプ5に出力する。カラム選択信号とは、センスアンプ5のカラム方向を選択する信号である。また、制御部4には、図示せぬメモリコントローラから供給された制御信号が与えられる。制御部4は供給された制御信号により、図示せぬI/O端子を介してホストからデータ入出力回路3に供給された信号がアドレスであるのか、データであるのかを区別する。1-5.センスアンプ5についてセンスアンプ5は、データの読み出し時にメモリセルトランジスタMTからビット線BLに読み出されたデータをセンスして増幅する。またデータの書き込み時には、対応するビット線BLに書き込みデータを転送する。具体的には、ビット線BLを所定の電圧にプリチャージした後、ロウデコーダ2により選択されたNANDストリング10によってビット線BLを放電させ、そのビット線BLの放電状態をセンスする。つまり、センスアンプ5でビット線BLの電圧を増幅してメモリセルトランジスタMTの有するデータをセンスする。なお、データの読み出し及び書き込みは、隣接する2本のビット線BLのうちの1本ずつ行われる。隣接する2本のビット線BLの組は、それぞれビット線BL0、ビット線BL1の組、ビット線BL2、ビット線BL3の組、ビット線BL4、ビット線BL5の組であり、以下同様である。すなわち、n本のビット線BLのうち、n/2本のビット線BLに対して、一括して読み出し及び書き込みが行われる。以下では、ビット線BLの1組のうち、読み出しまたは書き込み対象となるビット線BLを選択ビット線BLと呼び、非対象となるビット線BLを非選択ビット線BLと呼ぶ。1-6.ドライバ回路ドライバ回路6は、セレクトゲート線SGD1、SGS1毎に設けられたセレクトゲート線ドライバ図示略、及びワード線WL毎に設けられたワード線ドライバ図示略を備える。制御部4から与えられるページアドレスのデコード結果に応じて、ブロックBLKが選択される。ワード線ドライバは選択されたワード線WLを介してドライバ回路6から与えられた必要とされる電圧を、この選択ブロックBLK内に設けられたメモリセルトランジスタMTの制御ゲートに転送する。またセレクトゲート線ドライバ第1セレクトゲート線ドライバともいうは、選択ブロックBLKに対応するセレクトゲート線SGD1を介し、必要とする電圧を選択トランジスタST1のゲートに転送する。この時、第1セレクトゲート線ドライバは選択トランジスタST1のゲートに信号sgdを転送する。具体的には、第1セレクトゲート線ドライバは、データの書き込み時、読み出し時、消去時、更にはデータのベリファイ時に、セレクトゲート線SGD1を介して、例えば信号sgdを選択トランジスタST1のゲートに転送する。なお、信号sgdは、その信号が‘L’レベルであった場合、0Vとされ、‘H’レベルであった場合電圧VDD例えば、1.8Vする。また、第1セレクトゲート線ドライバと同様に第2セレクトゲート線ドライバは、選択ブロックBLKに対応するセレクトゲート線SGS1を介し、データの書き込み時、読み出し時、データのベリファイ時にセレクトゲート線SGS1を介してそれぞれ必要とする電圧を選択トランジスタST2のゲートに転送する。この時、第2セレクトゲート線ドライバは選択トランジスタST2のゲートに信号sgsを転送する。信号sgsは、その信号が‘L’レベルであった場合0Vとされ、‘H’レベルであった場合電圧VDDとする。2-1.ロウデコーダの詳細な構成について本実施形態のロウデコーダ2-1,2-2の詳細な構成を、図3を用いて説明する。なお、ロウデコーダ2-1,2-2はいずれも構成が同一であるため、ロウデコーダ2-1を例として説明する。ロウデコーダ2-1は、複数のコントロールゲート線CG<0>~CG<63>と、2本のダミーコントロールゲート線CGDS,CGDDと、転送トランジスタ図示略を有する。本実施形態の半導体装置では、偶数番目のコントロールゲート線CG<0>,CG<2>,...と奇数番目のコントロールゲート線CG<1>,CG<3>,...とは分けて配置される。すなわち、コントロールゲート線CG<0>に対して、コントロールゲート線CG<2>は隣接し、コントロールゲート線CG<2>に対して、コントロールゲート線CG<4>は隣接する。同様に、コントロールゲート線CG<60>に対して、コントロールゲート線CG<62>は隣接する。一方で、コントロールゲート線CG<1>に対して、コントロールゲート線CG<3>は隣接し、コントロールゲート線CG<3>に対して、コントロールゲート線CG<5>は隣接する。同様に、コントロールゲート線CG<61>に対して、コントロールゲート線CG<63>は隣接する。図3に示すように、コントロールゲート線CG<63>は、コントロールゲート線CG<0>に隣接する。ダミーコントロールゲート線CGDD,CGDSは、コントロールゲート線CG<0>~CG<63>を挟むように両端に形成される。コントロールゲート線CG<0>は、ワード線WL0に転送トランジスタを介して接続される。同様に、コントロールゲート線CG<k>kは自然数は、ワード線WLkに転送トランジスタを介して接続される。つまり、転送トランジスタの電源経路の一端は、コントロールゲート線CGに接続されており、電源経路の他端は、ワード線WLに接続される。この転送トランジスタのゲートには、ブロックデコーダ図示略の出力信号Hレベル、Lレベルが入力される。その結果、選択されたブロックBLKに対応する転送トランジスタはオン状態となり、ドライバ回路7から所望の電圧が転送される。他方、非選択のブロックに対応するトランジスタはオフ状態となり、カットオフされる。[半導体装置の動作方法]次に、本実施形態の半導体装置の消去動作について、図1、図3、及び図4を用いて説明する。なお、説明の便宜上、本実施形態の半導体装置の消去動作について、選択されたブロックBLK内のメモリセルの消去動作を一括して行ったのちに、偶数番目のワード線WLに接続されたメモリセル偶数メモリセルに消去ベリファイ動作を行い、奇数番目のワード線WLに接続されたメモリセル奇数メモリセルに消去ベリファイ動作を行う例を用いて説明する。<偶数メモリセルの消去ベリファイ動作>1まず、図4に示す時刻t1から、選択されたブロックBLKにおいて、ドライバ回路6は、偶数番目のコントロールゲート線CG<0>,CG<2>,...に対して、Vss0Vを供給し、奇数番目のコントロールゲート線CG<1>,CG<3>,...に対して、VreadVssと比較して高電圧を供給する。その結果、偶数番目のワード線WLには、Vssが転送されて、奇数番目のワード線WLには、Vreadが転送される。2選択トランジスタST2をオフ状態、選択トランジスタST1をオン状態として、ビット線BLにプリチャージを行う。3ビット線BLのプリチャージののち、時刻t2において選択トランジスタST2をオン状態として、センス動作を行う。これにより、偶数番目のコントロールゲート線CG<0>,CG<2>,...に対して消去ベリファイ動作を行うことができる。<奇数メモリセルの消去ベリファイ動作>そして、偶数メモリセルの消去ベリファイ動作ののち、奇数メモリセルの消去ベリファイ動作を行う。4図4に示す時刻t4から、選択されたブロックBLKにおいて、ドライバ回路6は、偶数番目のコントロールゲート線CG<0>,CG<2>,...に対して、Vreadを供給し、奇数番目のコントロールゲート線CG<1>,CG<3>,...に対して、Vssを供給する。その結果、偶数番目のワード線WLには、Vreadが転送されて、奇数番目のワード線WLには、Vssが転送される。5選択トランジスタST2をオフ状態、選択トランジスタST1をオン状態として、ビット線BLにプリチャージを行う。6ビット線BLのプリチャージののち、選択トランジスタST2をオン状態として、センス動作を行う。これにより、奇数番目のコントロールゲート線CG<1>,CG<3>,...に対して消去ベリファイ動作を行うことができる。したがって、偶数メモリセル及び奇数メモリセルに対して、消去ベリファイ動作を行うことができる。[第1実施形態の効果]以上より、実施形態は、ベリファイ動作の誤判定を低減可能な半導体装置を提供できる。以下、具体的に説明する。本実施形態の半導体装置では、消去ベリファイを行う単位ごとに、対応するコントロールゲート線CG<0>~CG<63>を分けて配置する。すなわち、偶数メモリセルと奇数メモリセルそれぞれに消去ベリファイ動作を行う場合には、図3に示すように奇数番目のコントロールゲート線CG<1>,CG<3>,...と偶数番目のコントロールゲート線CG<0>,CG<2>,...とを分けて配置する。本実施形態では、偶数番目のコントロールゲート線CGを相互に隣接するように配置し、奇数番目のコントロールゲート線CGを相互に隣接するように配置する。コントロールゲート線CG<0>からCG<63>を昇降順に配置した比較例の場合すなわち、コントロールゲート線CG<k>に対して、コントロールゲート線CG<k-1>,CG<k1>が隣接する場合には、偶数メモリセルと奇数メモリセルそれぞれに消去ベリファイ動作すると、隣接するコントロールゲート線CGの電圧差Vread-Vssが大きくなる。その結果、隣接するコントロールゲート線CG間の寄生容量により、消去ベリファイ動作の対象となるメモリセルに接続されたワード線WLの電位が上昇する場合がある。したがって、消去ベリファイ動作の対象となるメモリセルがベリファイフェイルであるにもかかわらず、オン状態となり、ベリファイパスと誤判定される場合がある。しかし、本実施形態の半導体装置では、偶数番目のコントロールゲート線CGを相互に隣接するように配置し、奇数番目のコントロールゲート線CGを相互に隣接するように配置する。このため、消去ベリファイ動作を通じて、偶数番目のコントロールゲート線CGには共通の電位が供給されているため、偶数番目のコントロールゲート線CG間でのカップリングノイズはなく、消去ベリファイ動作の対象となるメモリセルに対する誤判定を低減できる。同様に、消去ベリファイ動作を通じて、奇数番目のコントロールゲート線CGには共通の電位が供給されているため、奇数番目のコントロールゲート線CG間でのカップリングノイズはなく、消去ベリファイ動作の対象となるメモリセルに対する誤判定を低減できる。したがって、実施形態は、ベリファイ動作の誤判定を低減可能な半導体装置を提供できる。変形例1次に、変形例1の半導体装置について、図5を用いて説明する。変形例1は、第1実施形態の半導体装置に対して、コントロールゲート線CG<63>とコントロールゲート線CG<0>との距離を、隣接する偶数番目のコントロールゲートCG間の距離、または隣接する奇数番目のコントロールゲートCG間の距離よりも長くする改良をした例である。具体的には、図5に示すように、コントロールゲート線CG<63>とコントロールゲート線CG<0>との距離図5中のa、ダミーコントロールゲート線CGDSとコントロールゲート線CG<1>との距離図5中のa、ダミーコントロールゲート線CGDDとコントロールゲート線CG<62>との距離図5中のaは、隣接する偶数番目のコントロールゲートCG間の距離図5中のb;b<aよりも長い。第1実施形態の半導体装置に示すように、コントロールゲート線CGの配置を変更したとしても、消去ベリファイ動作時に、コントロールゲート線CG<63>とコントロールゲート線CG<0>との電圧差、ダミーコントロールゲート線CGDSとコントロールゲート線CG<1>との電圧差、ダミーコントロールゲート線CGDDとコントロールゲート線CG<62>との電圧差は依然として大きいが、本変形例1では、コントロールゲート線CG<63>とコントロールゲート線CG<0>との距離などを隣接する偶数番目のコントロールゲートCG間の距離図5中のbよりも長くすることで、寄生容量をより低減できる結果、第1実施形態と比較して、本変形例1は、消去ベリファイ動作の対象となるメモリセルに対する誤判定を低減できる。変形例2次に、変形例2の半導体装置について、図6を用いて説明する。変形例2は、第1実施形態の半導体装置に対して、コントロールゲート線CG<63>とコントロールゲート線CG<0>との間にシールド線を設ける改良をした例である。具体的には、図6に示すように、コントロールゲート線CG<63>とコントロールゲート線CG<0>との間、ダミーコントロールゲート線CGDSとコントロールゲート線CG<1>との間、ダミーコントロールゲート線CGDDとコントロールゲート線CG<62>との間に、シールド線を設ける。第1実施形態の半導体装置に示すように、コントロールゲート線CGの配置を変更したとしても、消去ベリファイ動作時に、コントロールゲート線CG<63>とコントロールゲート線CG<0>との電圧差、ダミーコントロールゲート線CGDSとコントロールゲート線CG<1>との電圧差、ダミーコントロールゲート線CGDDとコントロールゲート線CG<62>との電圧差は依然として大きいが、本変形例2では、コントロールゲート線CG<63>とコントロールゲート線CG<0>との間、ダミーコントロールゲート線CGDSとコントロールゲート線CG<1>との間、ダミーコントロールゲート線CGDDとコントロールゲート線CG<62>との間に、シールド線を設けることで、寄生容量をより低減できる結果、第1実施形態と比較して、本変形例2は、消去ベリファイ動作の対象となるメモリセルに対する誤判定を低減できる。なお、変形例1と変形例2を組み合わせても良い。変形例3次に、変形例3の半導体装置について、図7を用いて説明する。変形例3は、消去ベリファイ動作時のダミーコントロールゲート線CGに供給する電圧を、隣接するコントロールゲートCGに供給する電圧と共通の電圧とする点で改良した例である。具体的には、図7に示すように、例えばダミーコントロールゲート線CGDSは、偶数メモリセルの消去ベリファイ動作時には、Vreadとなり、奇数メモリセルの消去ベリファイ動作時には、Vssとなる。他方、ダミーコントロールゲート線CGDDは、偶数メモリセルの消去ベリファイ動作時には、Vssとなり、奇数メモリセルの消去ベリファイ動作時には、Vreadとなる。第1実施形態の半導体装置に示すように、コントロールゲート線CGの配置を変更したとしても、消去ベリファイ動作時に、ダミーコントロールゲート線CGDSとコントロールゲート線CG<1>との電圧差、ダミーコントロールゲート線CGDDとコントロールゲート線CG<62>との電圧差は依然として大きいが、本変形例3では、ダミーコントロールゲート線CGDSとコントロールゲート線CG<1>との電圧差、ダミーコントロールゲート線CGDDとコントロールゲート線CG<62>との電圧差を0とした結果、寄生容量の影響を受けず、第1実施形態と比較して、本変形例3は、消去ベリファイ動作の対象となるメモリセルに対する誤判定を低減できる。なお、変形例1乃至変形例3を適宜組み合わせても良い。第2実施形態次に、第2実施形態の半導体装置について、図8を用いて説明する。図8に示すように、第2実施形態の半導体装置は、第1実施形態の半導体装置に対して、偶数番目のコントロールゲート線CGを第2ロウデコーダに配置し、奇数番目のコントロールゲート線CGを第1ロウデコーダに配置する点で相違し、その他の構成は、第1実施形態の半導体装置と同様であり、詳細は省略する。第2実施形態の半導体装置で、選択されたブロックBLK例えばBLK0に対して消去ベリファイ動作を行い場合、第1ロウデコーダ2-1と第2ロウデコーダ2-2の両方を用いる。第1実施形態の半導体装置では、選択されたブロックBLKに対して第1ロウデコーダ2-1又は第2ロウデコーダ2-2が選択されて消去ベリファイ動作を行う。したがって、第1実施形態の半導体装置では、選択されたブロックBLKに応じて、第1ロウデコーダ2-1又は第2ロウデコーダ2-2を選択するロウデコーダ選択回路図示略を設ける必要がある。しかしながら、第2実施形態の半導体装置では、消去ベリファイ動作時に第1ロウデコーダ2-1と第2ロウデコーダ2-2の両方を用いるため、ロウデコーダ選択回路は必要ない。その結果、ロウデコーダ選択回路を設けない分、第2実施形態の半導体装置は、第1実施形態の半導体装置と比較して回路面積を縮小することができる。なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。"