"第1の第1導電形層が表面に選択的に設けられた半絶縁性基板と、前記半絶縁性基板および前記第1の第1導電形層の上に設けられたノンドープAlXGa1-XN0≦X<1を含む第1半導体層と、前記第1半導体層上に設けられたノンドープもしくは第2導電形のAlYGa1-YN0<Y≦1、X<Yを含む第2半導体層と、前記第2半導体層に接続された第1主電極と、前記第2半導体層に接続された第2主電極と、前記第1主電極と、前記第2主電極と、のあいだの前記第2半導体層の上に設けられた制御電極と、を備え、前記第1の第1導電形層は、前記制御電極の下に設けられていることを特徴とする半導体素子。前記第1の第1導電形層は、前記第1主電極に電気的に接続されていることを特徴とする請求項1記載の半導体素子。前記半絶縁性基板の主面に対して垂直な方向からみて、前記第1の第1導電形層の前記第2主電極側の端は、前記制御電極と、前記第2主電極と、のあいだに位置していることを特徴とする請求項1または2に記載の半導体素子。前記制御電極、前記第1主電極、および前記第2主電極を除く前記第2半導体層の上に第1絶縁膜がさらに設けられ、前記第1絶縁膜の上に、第1フィールドプレート電極が設けられ、前記第1フィールドプレート電極は、前記制御電極に接続されていることを特徴とする請求項1~3のいずれかひとつに記載の半導体素子。前記半絶縁性基板の主面に対して垂直な方向からみて、前記第1の第1導電形層の前記第2主電極側の端は、前記第1のフィールドプレート電極と、前記第2主電極と、のあいだに位置していることを特徴とする請求項4記載の半導体素子。前記第1フィールドプレート電極を覆う第2絶縁膜がさらに設けられ、前記第2絶縁膜の上に第2フィールドプレート電極が設けられ、前記第2フィールドプレート電極は、前記第1主電極に接続されていることを特徴とする請求項4または5に記載の半導体素子。前記半絶縁性基板の主面に対して垂直な方向からみて、前記第1の第1導電形層の前記第2主電極側の端は、前記第2フィールドプレート電極と、前記第2主電極と、のあいだに位置していることを特徴とする請求項6記載の半導体素子。前記半絶縁性基板の主面に対して垂直な方向からみて、前記第1の第1導電形層の前記第2主電極側の端部には、前記第2主電極側から前記第1主電極側に向かう凹部が少なくとも1つ設けられていることを特徴とする請求項1~7のいずれか1つに記載の半導体素子。前記半絶縁性基板は、炭化ケイ素からなることを特徴とする請求項1~8のいずれか1つに記載の半導体素子。前記半絶縁性基板は、ケイ素からなることを特徴とする請求項1~8のいずれか1つに記載の半導体素子。隣り合う前記第1の第1導電形層のあいだの前記半絶縁性基板の表面に、少なくとも1つの第2の第1導電形層が選択的に設けられていることを特徴とする請求項10記載の半導体素子。前記第2の第2導電型層の不純物濃度は、前記第1の第1導電型層の不純物濃度よりも低いことを特徴とする請求項10または11に記載の半導体素子。前記第1の第1導電形層が設けられている前記半絶縁性基板の第1主面とは反対側の第2主面に第2導電形層が設けられ、前記第2導電形層は、前記第2主電極に電気的に接続されていることを特徴とする請求項10~12のいずれか1つに記載の半導体素子。前記第1の第1導電形層または前記第2の第1導電形層が設けられている領域外の前記半絶縁性基板の表面に、少なくとも1つの第3の第1導電形層が選択的に設けられていることを特徴とする請求項10~13のいずれか1つに記載の半導体素子。前記第3の第1導電型層の上には、前記第2半導体層が設けられていないことを特徴とする請求項10~14のいずれか1つに記載の半導体素子。前記第3の第1導電型層上の前記第1半導体層の上には、素子分離層が設けられていることを特徴とする請求項10~14のいずれか1つに記載の半導体素子。本発明の実施形態は、低オン抵抗および高信頼性を有する半導体素子を提供する。実施形態の半導体素子は、第1の第1導電形層が表面に選択的に設けられた半絶縁性基板と、前記半絶縁性基板および前記第1の第1導電形層の上に設けられたノンドープAlXGa1-XN0≦X<1を含む第1半導体層と、前記第1半導体層上に設けられたノンドープもしくは第2導電形のAlYGa1-YN0<Y≦1、X<Yを含む第2半導体層と、を備える。実施形態の半導体素子は、前記第2半導体層に接続された第1主電極と、前記第2半導体層に接続された第2主電極と、前記第1主電極と、前記第2主電極と、のあいだの前記第2半導体層の上に設けられた制御電極と、を備える。前記第1の第1導電形層は、前記制御電極の下に設けられている。以下、図面を参照しつつ、実施形態について説明する。以下に示す図では、同一の構成要素には同一の符号を付している。第1の実施形態図1は、第1の実施形態に係る半導体素子の要部模式図であり、aは、要部断面模式図、bは、要部平面模式図である。図1aには、図1bのX-X’断面が示されている。半導体素子1Aは、HFET素子である。半導体素子1Aにおいては、半絶縁性基板である支持基板10の上に半導体層が積層されている。各半導体層は、例えば、エピタキシャル成長法により形成される。半導体素子1Aにおいては、支持基板10の表面に、第1の第1導電形層であるp形層11が選択的に設けられている。p形層11は、p形埋め込み層もしくはp形ドーピング層と称してもよい。支持基板10およびp形層11の上には、バッファ層12が設けられている。バッファ層12の上には、第1半導体層であるチャネル層15が設けられている。チャネル層15の上には、第2半導体層であるバリア層16が設けられている。バリア層16には、第1主電極であるソース電極20が接続されている。バリア層16には、第2主電極であるドレイン電極21が接続されている。ソース電極20とドレイン電極21とのあいだのバリア層16の上には、制御電極であるゲート電極30が設けられている。p形層11は、ゲート電極30の下に設けられている。p形層11の端11eは、ドレイン電極21の直下に位置していない。例えば、X-X’断面において、p形層11のドレイン電極21側の端11eは、ゲート電極30のドレイン電極21側の端30e直下に位置している。ゲート電極30は、バリア層16にショットキー接合されている。p形層11は、コンタクト層40を介してソース電極20に電気的に接続されている。ソース電極20と、コンタクト層40と、はそれぞれ別部材とする必要はなく、コンタクト層40をソース電極20に含めて、1つの主電極としてもよい。以下に示す実施形態でも同じである。ソース電極20およびドレイン電極21の形状は、半導体素子1Aの平面においてストライプ状である。ゲート電極30の形状は、半導体素子1Aの平面においてストライプ状である。ゲート電極30は、ソース電極20およびドレイン電極21と同じ方向に延在している。支持基板10は、半絶縁性基板である。支持基板10の材質は、例えば、炭化ケイ素SiCを含む。バッファ層12の材質は、例えば、窒化アルミニウムAlNを含む。チャネル層15の材質は、例えば、ノンドープの窒化アルミニウムガリウムAlXGa1-XN0≦X<1を含む。バリア層16の材質は、例えば、ノンドープもしくはn形の窒化アルミニウムガリウムAlYGa1-YN0<Y≦1、X<Yを含む。p形層11の材質は、例えば、p形の炭化ケイ素SiCを含む。p形層11は、例えば、支持基板10へのイオン注入によって形成される。p形層11の不純物濃度は、例えば、1×1016atoms/cm3以上である。p形層11に代えて、p形層部分にメタル層、もしくは電子リークが生じないほどのn形層を配置してもよい。バッファ層12を成長させる際の下地すなわち、支持基板10またはp形層11には高い平坦性や成分の均一性が要求される。このため、支持基板10においては、p形層11を支持基板10の内部に設け、バッファ層12側にノンドープの炭化ケイ素層を表出させてもよい。p形層11の深さ方向の位置は、例えば、イオン注入におけるイオンの加速エネルギーを制御することにより調整する。続いて、半導体素子1Aの効果について説明する。半導体素子1Aの効果を説明する前に、参考例に係る半導体素子100の動作について説明する。図2は、参考例および実施形態に係る半導体素子の要部断面模式図である。図2aには、参考例に係る半導体素子の要部断面が示され、図2bには、実施形態に係る半導体素子の要部断面が示されている。図2aに示す半導体素子100には、p形層11およびコンタクト層40が設けられていない。半導体素子100のソース電極20と、ドレイン電極21と、のあいだに高電圧を印加すると、ゲート電極30と、ドレイン電極21と、のあいだにも高電界が発生する。これにより、ゲート電極30の端部に電界が集中する。例えば、図中には、ドレイン電極21からゲート電極30の端30eに向かう複数の電気力線100eが例示されている。ゲート電極30の端部とは、端30eまたはこの端30e近傍の部分である。この高電界によってバリア層16とチャネル層15とのヘテロ界面チャネルの電子が加速される。そして、バリア層16の表面、バリア層16中およびチャネル層15中の結晶欠陥に電子がトラップされる。これにより、半導体素子100においては、電流コラプス現象が発生し易くなる。半導体素子100においては、バリア層16の上に設けられる絶縁膜図示しないにも高エネルギーの電子が飛び込むので、絶縁膜の絶縁劣化も起き易くなる。さらに、バリア層16中およびチャネル層15中に高エネルギーの電子が飛び込むので、バリア層16中およびチャネル層15中に新たな結晶欠陥が発生する可能性がある。これにより、半導体素子100の信頼性は低下してしまう。これに対して、図2bに示す半導体素子1Aにおいては、ゲート電極30下の支持基板10の表面に選択的にp形層11が設けられている。このような状態で、半導体素子1Aのソース電極20と、ドレイン電極21と、のあいだに高電圧を印加すると、ドレイン電極21に近いゲート電極30の端部だけでなく、ドレイン電極21側のp形層11の端部にも電界が集中する。例えば、図中には、ドレイン電極21からゲート電極30の端30eまたはp形層11の端11eに向かう複数の電気力線1eが例示されている。p形層11の端部とは、端11eまたはこの端11e近傍の部分である。すなわち、ソース電極20と、ドレイン電極21と、のあいだに高電圧を印加しても、電界はゲート電極30の端部と、p形層11の端部とによって分散される。また、支持基板10は半絶縁性基板なので、ドレイン電極21からの電界を支持基板10にも分散させることができる。これにより、半導体素子1Aにおいては、半導体素子100に比べてヘテロ界面近傍の電界が抑制される。その結果、半導体素子1Aにおいては、電子加速が半導体素子100に比べ鈍化する。すなわち、半導体素子1Aにおいては、半導体素子100に比べて電流コラプス現象が起き難くなる。さらに、半導体素子1Aにおいては、半導体素子100に比べバリア層16の上に設けられる絶縁膜、バリア層16およびチャネル層15に電子が飛び込み難くなる。従って、半導体素子1Aは、半導体素子100に比べ高い信頼性を有する。半導体素子100においては、支持基板10として導電性基板を用い、この導電性基板をソース電極20に接続することでゲート電極30の端部の電界集中を緩和することができるフィールドプレート効果FP効果。このような構造でも電流コラプス現象が抑制される。しかし、このような構造では、対向する導電性基板と、ドレイン電極21と、のあいだに高電圧が印加される。このため、高耐圧を得るためには、チャネル層15などを厚くしなければならない。チャネル層15などを厚くするほど、支持基板10とゲート電極30との距離が離れ、フィールドプレート効果が減退してしまう。また、チャネル層15などの半導体層が厚くなると、半導体素子100は反ったり、コスト上昇を招来したりする。一方、支持基板10として、絶縁性基板を用いた場合は、高耐圧を維持するものの、ゲート電極30の端部の電界集中が緩和せず、電流コラプス現象が起き易くなる可能性がある。すなわち、支持基板10として、導電性基板または絶縁性基板を用いた場合はトレードオフが発生してしまう。実施形態に係る半導体素子1Aでは、p形層11が設けられた半絶縁性の支持基板10を用いることで、このトレードオフを解消することができる。すなわち、半導体素子1Aにおいては、支持基板10の表面にp形層11が形成されている。従って、バッファ層12、チャネル層15、バリア層16の少なくともいずれかの厚みを厚くしなくとも、高耐圧を維持することができる。さらに、バッファ層12、チャネル層15、バリア層16の少なくともいずれかの厚みを厚くする必要がない。その結果、2次元電子ガスチャネルと、支持基板10との距離が短くなり、熱抵抗も低くなる。これにより、素子の温度上昇が起き難くなる。その結果、半導体素子1Aにおいては、大電流動作、高温動作が実現し易くなる。また、p形層11は、ソース電極20に電気的に接続されているので、アバランシェ降伏時に発生したホールをp形層11を介してソース電極20へ排出することできる。これにより、半導体素子1Aにおいては、高アバランシェ耐量を実現することができる。第1の実施形態の変形例図3は、第1の実施形態の変形例に係る半導体素子の要部断面模式図である。半導体素子1Bにおいては、p形層11がゲート電極30からドレイン電極21側に延在している。半導体素子1Bにおいては、支持基板10の主面に対して垂直な方向からみて、p形層11のドレイン電極21側の端11eは、ゲート電極30と、ドレイン電極21と、のあいだに位置している。すなわち、半導体素子1Bのp形層11の端11eは、半導体素子1Aのp形層11の端11eよりもドレイン電極21側に接近している。このような構造であれば、ソース電極20と、ドレイン電極21と、のあいだに高電圧を印加した場合、p形層11の端部により優先的に電界が集中する。これにより、半導体素子1Bにおいては、半導体素子1Aに比べ、ゲート電極30の端部の電界集中がより緩和される。その結果、半導体素子1Bにおいては、半導体素子1Aに比べ、電流コラプスがさらに抑制される。p形層11は、支持基板10と、バッファ層12と、のあいだに位置しているため、素子表面に比べ半導体層内での電界がより強くなる。その結果、素子表面でのアバランシェ降伏が起き難くなり、より高いアバランシェ耐量、および信頼性が得られる。第2の実施形態図4は、第2の実施形態に係る半導体素子の要部断面模式図である。半導体素子2Aにおいては、ゲート電極30、ソース電極20、およびドレイン電極21を除くバリア層16の上に、第1絶縁膜であるパッシベーション膜31が設けられている。パッシベーション膜31の材質は、例えば、酸化ケイ素SiO2、窒化ケイ素Si3N4等である。パッシベーション膜31の上には、第1フィールドプレート電極であるゲートフィールドプレート電極50が設けられている。ゲートフィールドプレート電極50は、ゲート電極30に電気的に接続されている。ゲートフィールドプレート電極50は、パッシベーション膜31の上においてドレイン電極21側に延在している。p形層11のドレイン電極21側の端11eは、ゲート電極30のドレイン電極21側の端30e直下に位置している。このような構造であれば、ソース電極20と、ドレイン電極21と、のあいだに高電圧を印加した場合、ゲートフィールドプレート電極50の端50eにも電界が集中する。その結果、半導体素子2Aにおいては、ゲート電極30の端部の電界集中が半導体素子1Aに比べさらに緩和する。従って、半導体素子2Aにおいては、半導体素子1Aに比べ電流コラプスによるオン抵抗の増加、信頼性劣化がさらに抑制される。第2の実施形態の第1変形例図5は、第2の実施形態の第1変形例に係る半導体素子の要部断面模式図である。半導体素子2Bにおいては、バリア層16の上にパッシベーション膜31が設けられている。パッシベーション膜31の上には、ゲートフィールドプレート電極50が設けられている。ゲートフィールドプレート電極50は、ゲート電極30に電気的に接続されている。ゲートフィールドプレート電極50は、パッシベーション膜31の上においてドレイン電極21側に延在している。また、支持基板10の主面に対して垂直な方向からみて、p形層11のドレイン電極21側の端11eは、ゲートフィールドプレート電極50と、ドレイン電極21と、のあいだに位置している。すなわち、半導体素子2Bのp形層11の端11eは、半導体素子2Aのp形層11の端11eよりもドレイン電極21に接近している。このような構造であれば、ソース電極20と、ドレイン電極21と、のあいだに高電圧を印加した場合、p形層11の端部により優先的に電界が集中する。これにより、半導体素子2Bにおいては、半導体素子2Aに比べ、ゲート電極30の端部の電界がより緩和される。その結果、半導体素子2Bにおいては、半導体素子2Aに比べ、電流コラプスがさらに抑制される。p形層11は、支持基板10と、バッファ層12と、のあいだに位置しているため、素子表面に比べ半導体層内での電界がより強くなる。その結果、素子表面でのアバランシェ降伏が起き難くなり、より高いアバランシェ耐量、および信頼性が得られる。第2の実施形態の第2変形例図6は、第2の実施形態の第2変形例に係る半導体素子の要部断面模式図である。半導体素子2Cにおいては、バリア層16の上に、ゲートフィールドプレート電極50を被覆するパッシベーション膜32が設けられている。パッシベーション膜32は、実施形態において第2絶縁膜とする。パッシベーション膜32の材質は、例えば、酸化ケイ素SiO2、窒化ケイ素Si3N4等である。ゲートフィールドプレート電極50の上には、パッシベーション膜32を介してソースフィールドプレート電極51が設けられている。ソースフィールドプレート電極51は、実施形態において第2フィールドプレート電極とする。ソースフィールドプレート電極51は、ソース電極20に電気的に接続されている。ソースフィールドプレート電極51は、ソース電極20からドレイン電極21側に延在している。ソースフィールドプレート電極51の端51eは、ゲートフィールドプレート電極50の端50eよりもさらにドレイン電極21に接近している。p形層11のドレイン電極21側の端11eは、ゲート電極30のドレイン電極21側の端30e直下に位置している。このような構造であれば、ソース電極20と、ドレイン電極21と、のあいだに高電圧を印加した場合、ソースフィールドプレート電極51の端51eにも電界が集中する。その結果、半導体素子2Cにおいては、半導体素子2Aに比べ、ゲート電極30の端部の電界集中がさらに抑制される。従って、半導体素子2Cにおいては、半導体素子2Aに比べ、電流コラプスによるオン抵抗の増加、信頼性劣化がさらに抑制される。第2の実施形態の第3変形例図7は、第2の実施形態の第3変形例に係る半導体素子の要部断面模式図である。半導体素子2Dにおいては、ゲートフィールドプレート電極50の上に、パッシベーション膜32を介してソースフィールドプレート電極51が設けられている。支持基板10の主面に対して垂直な方向からみて、p形層11のドレイン電極21側の端11eは、ソースフィールドプレート電極51と、ドレイン電極21と、のあいだに位置している。すなわち、半導体素子2Dのp形層11の端11eは、半導体素子2Cのp形層11の端11eよりもドレイン電極21に接近している。このような構造であれば、ソース電極20と、ドレイン電極21と、のあいだに高電圧を印加した場合、半導体素子2Cに比べより優先的にp形層11の端部に電界が集中する。これにより、半導体素子2Dにおいては、半導体素子2Cに比べ、ゲート電極30の端部の電界がより緩和される。その結果、半導体素子2Dにおいては、半導体素子2Cに比べ、電流コラプスがさらに抑制される。p形層11は、支持基板10と、バッファ層12と、のあいだに位置しているため、素子表面に比べ半導体層内での電界がより強くなる。その結果、素子表面でのアバランシェ降伏が起き難くなり、より高いアバランシェ耐量、および信頼性が得られる。第3の実施形態図8は、第3の実施形態に係る半導体素子の要部模式図であり、aは、要部断面模式図、bは、要部平面模式図である。半導体素子3Aにおいては、支持基板10の主面に対し垂直な方向からみて、p形層11が櫛形状になっている図8b参照。p形層11のドレイン電極21側の端部11aには、ドレイン電極21側からソース電極20側に向かう凹部11cが少なくとも1つ設けられている。例えば、p形層11は、支持基板10の主面に対し垂直な方向からみて、凸部11tと、凹部11cとを有する。凸部11tまたは、凹部11cの平面形状は、矩形状である。凸部11tまたは、凹部11cは、ソース電極20からドレイン電極21に向かう方向に対し略垂直な方向に周期的に配置されている。これにより、フィールドプレート電極を複数設けた場合や、フィールドプレート電極の長さを変化させた場合と同様に電界が集中する箇所が分散する。例えば、ソース電極20と、ドレイン電極21と、のあいだに高電圧を印加した場合、凸部11tと、凹部11cとによって形成される複数の角11bに電界が分散する。また、p形層11の凸部11tをドレイン電極21に接近させても電界が集中する箇所が分散するので、半導体素子3Aは高耐圧を維持する。その結果、半導体素子3Aにおいては、素子表面をフィールドプレート構造としなくても、電流コラプスによるオン抵抗増加、信頼性劣化が抑制される。第3の実施形態の変形例図9は、第3の実施形態の変形例に係る半導体素子の要部平面模式図である。半導体素子3Bにおいては、支持基板10の主面に対し垂直な方向からみて、凸部11tまたは、凹部11cの平面形状が台形状になっている。このような平面形状であっても、半導体素子3Aと同様な効果が得られる。以上説明したHFET素子においては、ショットキー接合によりゲート電極を設けている。この構造は、ゲートドレイン間が横型ショットキーバリアダイオードSBDと同様な構造になる。従って、実施形態のHFET素子は、横型SBDにも転用でき、この横型SBDは、低オン電圧で高信頼性を有する。第4の実施形態図10は、第4の実施形態に係る半導体素子の要部模式図であり、aは、要部断面模式図、bは、要部平面模式図である。図10aには、図10bのX-X’断面が示されている。半導体素子4は、絶縁ゲート構造を有する。半導体素子4においては、バリア層16の上にゲート絶縁膜35が設けられている。ゲート絶縁膜35の材質は、例えば、酸化ケイ素SiO2、窒化ケイ素Si3N4等である。ソース電極20と、ドレイン電極21とのあいだのゲート絶縁膜35の上には、ゲート電極30が設けられている。その他の構造は、半導体素子1Aと同じである。このような半導体素子4においても、半導体素子1Aと同様の効果を奏する。第5の実施形態図11は、第5の実施形態に係る半導体素子の要部模式図であり、aは、要部断面模式図、bは、要部平面模式図である。図11aには、図11bのX-X’断面が示されている。半導体素子5Aは、支持基板として、Si基板17が用いられている。Si基板17の主成分は、ケイ素Siである。Si基板17中の低濃度層18は、高抵抗となるようにドーピング濃度が1×1014cm-3以下であることが望ましい。一例として、低濃度層18の導電形はn形としているが、p形でもよい。Si基板17の表面には、p形層11が設けられ、p形層11は、ソース電極20に電気的に接続されている。p形層11が設けられているSi基板17の主面第1主面とは反対側の主面第2主面には、n形層19が設けられている。さらに、n形層19には、裏面電極25が接続されている。n形層19は、裏面電極を介して、ドレイン電極21に接続されている。ケイ素Siは、窒化ガリウムGaNに比べて臨界電界が小さい。このため、高電圧を印加すると、Si基板17内のp形層11と、低濃度層18と、n形層19と、でアバランシェ降伏が起き易い。そこで、半導体素子5Aにおいては、p形層11と、ドレイン電極21と、の距離を離すことで、高耐圧を実現している。さらに、チャネル層15を薄くすることができる。そして、積極的にSi基板17内でアバランシェ降伏を起こさせることで、チャネル層15内ではアバランシェ降伏が起き難くなる。さらに、p形層11は、ソース電極20に電気的に接続され、n形層19は、裏面電極25を介してドレイン電極に接続されている。これにより、Si基板17内でのみ、大量のホールと電子が発生し、ソース電極20およびドレイン電極21へキャリアが速やかに排出される。このため、半導体素子5Aにおいては、高アバランシェ耐量を実現することができる。また、p形層11の端11eをゲート電極30の端30eよりもドレイン電極21側にに近づけてもよい。これにより、積極的にp形層11の端11eに電界集中が起こり、Si基板17内で確実にアバランシェ降伏が起きる。それとともに、ゲート電極30の端30eの電界集中が抑制されて、半導体素子5Aにおいては、電流コラプスが抑制される。第5の実施形態の第1変形例図12は、第5の実施形態の第1変形例に係る半導体素子の要部断面模式図である。半導体素子5Bにおいては、隣り合うp形層11のあいだのSi基板17の表面に、低濃度のp形層60が設けられている。低濃度のp形層60は、高電圧が印加されることで空乏化する。これにより、p形層11の端11eでの電界集中が抑制される。従って、半導体素子5Bにおいては、p形層11と、ドレイン電極21と、の距離が短くなっても、高耐圧が得られる。つまり、半導体素子5Bにおいては、耐圧向上とオン抵抗低減というトレードオフが改善され、同一耐圧ならば、低いオン抵抗が得られる。第5の実施形態の第2変形例図13は、第5の実施形態の第2変形例に係る半導体素子の要部断面模式図である。半導体素子5Cにおいては、隣り合うp形層11のあいだのSi基板17の表面に、複数のp形層61が選択的に設けられている、これにより、半導体素子5Cにおいては、p形層1の端11eでの電界集中が抑制され、高耐圧が得られる。つまり、半導体素子5Cにおいては、耐圧向上とオン抵抗低減というトレードオフが改善され、同一耐圧ならば、低いオン抵抗が得られる。p形層61の不純物濃度がp形層11の不純物濃度と同じでも上述した効果が得られる。従って、p形層11と、p形層61とは、同じ製造工程で形成することが可能になる。p形層61は、複数個でもよく、単数でもよい。すなわち、図12または図13において、隣り合うp形層11のあいだに、少なくとの1つのp形層例えば、p形層60、またはp形層61が設けられている。隣り合うp形層のあいだに設けられたp形層を、第2の第1導電形層と呼ぶ。第5の実施形態の第3変形例図14は、第5の実施形態の第3変形例に係る半導体素子の要部断面模式図である。半導体素子5Dにおいては、ソース電極20、ゲート電極30、およびドレイン電極21が設けられている領域を素子領域例えば、ソース電極20からドレイン電極21までの領域とした場合、素子領域外周のSi基板17の表面にp形ガードリング層62が選択的に設けられている。すなわち、p形層11またはp形層61が設けられている領域のSi基板17の表面に、少なくとも1つの第3の第1導電形層であるp形ガードリング層62が選択的に設けられている。これにより、半導体素子5Dにおいては、素子外周でのアバランシェ降伏が抑制され、高耐圧と高アバランシェ耐量が実現する。p形ガードリング層62と、p形層61とは、p形層11と同じ製造工程で形成が可能である。また、p形ガードリング層62の間隔は、素子領域外周の耐圧低下を防ぐために、p形層11同士や、p形層11とp形層61との間隔よりも狭いことが望ましい。また、p形ガードリング層62の上には、バリア層16が設けられていない。すなわち、素子領域外周の一部においては、二次元電子ガスが発生しないように、バリア層16を設けていない。第5の実施形態の第4変形例図15は、第5の実施形態の第4変形例に係る半導体素子の要部断面模式図である。半導体素子5Eにおいては、p形ガードリング層62が設けられている素子領域外周で、素子分離層70が設けられている。p形ガードリング層62上のチャネル層15の上には、素子分離層70が設けられている。素子分離層70は、チャネル層15の表面の一部に食い込んでいる。すなわち、素子領域外周の一部においては、二次元電子ガスが発生しないように、バリア層16を設けていない。素子分離層70は、例えば、窒素や、酸素、ボロン、鉄などをイオン注入することで形成できる。また、p形ガードリング層62上には、バッファ層12およびチャネル層15が形成されていることで、Si基板17の表面が露出せず、半導体素子5Eは、高い信頼性が得られる。以上、実施形態は上記実施例に限定されるものではなく、実施形態の要旨を逸脱しない範囲内で種々変形して実施することができる。例えば、バリア層/チャネル層の組み合わせとして、AlGaN層/GaN層を例示したが、GaN層/InGaN層、AlN層/AlGaN層、InAlN層/GaN層などでも実施可能である。また、ショットキーゲート電極、絶縁ゲート構造のほか、リセスゲート構造など、ゲート構造を変更しても実施可能である。実施形態では、半導体の導電形の表記として、p形を第1導電形、n形を第2導電形としてもよい。本明細書において窒化物半導体とは、BxInyAlzGa1-x-y-zN0≦x≦1,0≦y≦1,0≦z≦1,xyz≦1なる化学式において組成比x、y及びzをそれぞれの範囲内で変化させた全ての組成の半導体を含むものとする。またさらに、上記化学式において、N窒素以外のV族元素もさらに含むもの、導電形などの各種の物性を制御するために添加される各種の元素をさらに含むもの、及び、意図せずに含まれる各種の元素をさらに含むものも、窒化物半導体に含まれるものとする。以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"