ゲートとソースが等電位の場合に実質的にサブスレショルドリーク電流が流れるようなMOSTであり、該MOSTのゲートとソースは差動駆動され、該MOSTは該差動駆動の極性の一方で導通し他方の極性では非導通になり、該非導通において、該ゲートとソース間電圧と該MOSTのしきい電圧の和が、該MOSTのサブスレショルド電流の下限で決まる許容最小しきい電圧よりも大きいことを特徴とする半導体装置。ゲートとソースが差動駆動されるMOSTのしきい電圧は、該MOSTのサブスレショルド電流の下限で決まる許容最小しきい電圧から該MOSTの動作電圧を差し引いた値よりも大きく、かつ該動作電圧よりも小さいことを特徴とする半導体装置。請求項1または請求項2において、大きな電圧で動作する大きなしきい電圧を持つMOSTと小さな電圧で動作する小さなしきい電圧を持つ少なくても2種類のMOSTを含み、該小さなしきい電圧を持つMOSTのゲートとソースは差動駆動される半導体装置。請求項1から請求項3のいずれかにおいて、該許容最小しきい電圧は、ほぼ0.2Vと0.4Vの間にあることを特徴とする半導体装置。請求項1から請求項4のいずれかにおいて、該小さなしきい電圧を持つMOSTはデプリーション型のMOSTであることを特徴とする半導体装置。請求項1から請求項5のいずれかにおいて、互いにゲートとソースが交差結合された2個のnチャンネルあるいは2個のpチャンネルMOSTのそれぞれのMOSTのゲートとソースを差動駆動することを特徴とする半導体装置。請求項1から請求項5のいずれかにおいて、nチャンネルMOSTとpチャンネルMOSTのそれぞれのゲートを結線し、またそれぞれのソースを結線し、該ゲートとソースを差動駆動することを特徴とする半導体装置。請求項1から請求項5のいずれかにおいて、互いにゲートとソースが交差結合されたnチャンネルMOSTとpチャンネルMOSTの該ゲートとソースを差動駆動することを特徴とする半導体装置。請求項1から請求項8のいずれかにおいて、小さなしきい電圧のMOSTを含む回路と該MOSTのソースならびにドレインの少なくてもいずれ一方に直列に接続された小さなしきい電圧のMOSTを含む電源スイッチを有する半導体装置。請求項9において、該回路の入力信号に応答して該出力が確定した後に該電源スイッチをオフにする半導体装置。請求項9または請求項10において、該回路の出力には、大きなしきい電圧のMOSTからなるレベルホールド回路を具備する半導体装置。請求項1から請求項11のいずれかにおいて、小さなしきい電圧の第1のpチャンネルMOSTと小さなしきい電圧の第1のnチャンネルMOSTを有する回路と、該pチャンネルMOSTのソース側に直列に接続された第1の電源スイッチは小さなしきい電圧の第2のpチャンネルMOSTであり、該nチャンネルMOSTのソース側に直列に接続された第2の電源スイッチは小さなしきい電圧の第2のnチャンネルMOSTであり、該第2のpチャンネルMOSTと該第2のnチャンネルMOSTは該回路が動作時には同時に導通し、該回路が非動作時には同時に非導通にすることを特徴とする半導体装置。請求項1から請求項12のいずれかにおいて、小さなしきい電圧を持つCMOS回路の複数からなり、該回路のそれぞれは電源スイッチを具備し、かつ該出力を次段の入力とする回路であり、該回路の出力が確定した後で該回路の電源スイッチを非導通にし、次段の電源スイッチを導通にすることを特徴とする半導体装置。請求項13において、第1の電源スイッチを偶数番目の回路群で共有し、第2の電源スイッチを奇数番目の回路群で共有することを特徴とする半導体装置。小さなしきい電圧の第1のpチャンネルMOSTと小さなしきい電圧の第1のnチャンネルMOSTを有する回路と、該pチャンネルMOSTのソース側に直列に接続された第1の電源スイッチは小さなしきい電圧の第2のpチャンネルMOSTであり、該nチャンネルMOSTのソース側に直列に接続された第2の電源スイッチは第2のnチャンネルMOSTであり、該第2のpチャンネルMOSTが非導通時には、該pチャンネルMOSTのゲートとソース間に逆バイアスを加えることを特徴とする半導体装置。請求項15において、該第2のnチャンネルMOSTのしきい電圧は小さく、該MOSTが非導通時には、該MOSTのゲートとソース間に逆バイアスが加わることを特徴とする半導体装置。請求項15または請求項16において、該回路の入力信号に応答して該出力が確定した後に該電源スイッチをオフにすることを特徴とする半導体装置。請求項15から請求項17のいずれかにおいて、該回路の出力には、大きなしきい電圧のMOSTからなるレベルホールド回路を具備する半導体装置。請求項15から請求項18のいずれかにおいて、nチャンネルMOSTとpチャンネルMOSTのそれぞれのゲートを結線し、またそれぞれのソースを結線し、該ゲートとソースに第1の差動電圧を入力する第1の回路を具備し、該第1の差動電圧を検出して第2の差動電圧を出力する第2の回路を具備する半導体装置。請求項19において、第1の差動電圧は第2の差動電圧よりも小さいことを特徴とする半導体装置。請求項19または請求項20において、該第2の回路は交差結合された大きなしきい電圧のMOSTを含むことを特徴とする半導体装置。請求項19から請求項21のいずれかにおいて、ゲートとソースを逆バイアスすることによって非導通にさせる小さなしきい電圧のMOSTを含む第3の回路であって、該回路は該第2の差動電圧を第1の差動電圧に変換することを特徴とする半導体装置。請求項1から請求項5のいずれか、または請求項15において、小さなしきい電圧のMOSTを含む縦続接続された複数の回路は、該回路に共通な小さなしきい電圧のMOSTを含む電源スイッチで制御されるものであり、該複数回路の動作が完了した後に該電源スイッチをオフにすることを特徴とする半導体装置。請求項1から請求項12のいずれかにおいて、小さなしきい電圧のMOSTを含む電源スイッチを、並列動作をする複数の小さなしきい電圧を含む回路で共有したことを特徴とする半導体装置。請求項1から請求項12のいずれか、または請求項15あるいは請求項16において、小さなしきい電圧のMOSTからなる繰り返し回路の複数からなり、該複数回路の一部が選択され該選択された回路の出力を充放電する回路ブロックであり、該回路ブロックに電源電圧を選択的に供給する電源スイッチが具備され、該出力の電圧が確定して後に該電源スイッチを非導通にすることを特徴とする半導体装置。請求項1から請求項5のいずれかにおいて、複数のデコーダ出力のそれぞれは共通のプリチャージ信号によってプリチャージされ、該複数のデコーダ共通に電源スイッチを具備してなるダイナミックNAND型アドレスデコーダにおいて、該デコーダならびに該電源スイッチは小さなしきい電圧のMOSTを含み、アドレス信号が入力し該出力のそれぞれが確定した後で該電源スイッチを非導通にすることを特徴とする半導体装置。請求項26において、繰り返し回路は、プリチャージ回路あるいはワード線の放電回路である半導体装置。請求項1または請求項2において、複数のデコーダ出力のそれぞれは共通のプリチャージ信号によってプリチャージされ、該複数のデコーダは小さなしきい電圧のMOSTからなるダイナミックNOR型アドレスデコーダにおいて、該MOSTには相補のアドレス信号が入力されることを特徴とする半導体装置。請求項1から請求項5のいずれかにおいて、複数のデコーダ共通に電源スイッチを具備してなるスタティックNAND型アドレスデコーダあるいはスタティックNOR型アドレスデコーダにおいて、該デコーダならびに該電源スイッチは小さなしきい電圧のMOSTを含み、アドレス信号が入力し該出力のそれぞれが確定した後で該電源スイッチを非導通にすることを特徴とする半導体装置。請求項1から請求項28のいずれかにおいて、動作電圧が1V以下の半導体装置。G-S逆バイアス駆動は、以下に示すように、G-S差動駆動とG-Sオフセット駆動に分類されるが、以下に詳細に説明するように、従来例にはそれぞれいくつかの課題がある。図33は非特許文献2に記載されているもので、G-S差動駆動の交差クロスカップルMOSTへの適用例である。低電圧Vdlの論理レベルからNANDフラッシュメモリの高電圧Vddであるワード電圧へ変換する昇圧回路である。Mn1とMn2が差動駆動されるので、これらのMOSTは低電圧で動作し、これらのしきい電圧Vtは0V程度まで下げられるとの記述がある。しかし、以下のように課題がある。イ該交差結合の動作電圧とVtの関係に関して定量的説明がないので、低電圧化の限界が不明である。リーク電流で決まるVtの許容最小値下限値、後述のVt0が存在し、それとの関係で初めて定量化ができるが、その記述がなく定性的な説明に終わっている。ロ該回路では、動作電圧が1V以上を対象として説明されているが、1V以下の回路に適用するには、入力部の低電圧インバータINVに関して問題がある。すなわち、たとえば、差動入力電圧が0.25Vを実現するには、入力インバータの電源電圧Vdlは0.25Vと低くしなければならないが、それでもインバータを高速動作させるには、Vdlに見合った十分低いVt、たとえば0Vに設定しなければならない。しかしそうするとインバータのリーク電流は許容できないほど過大になる。ハフラッシュメモリでは単に昇圧すればよいが、このような回路を一般の論理回路に適用するには、Vddの出力振幅を再びレベルシフトして入力のVdl振幅に戻す、いわゆるレベルダウン回路が必要である。しかし、このような記述がない。図34Aは、特許文献1に記載されているもので、G-Sオフセット駆動を用いたバスドライバである。たとえば、大容量のバスを高速低電力で駆動するには、ドライバを低電圧小振幅で動作させなければならないが、そのためにはドライバMOSTMN1、MP1のVtを下げる必要がある。該回路では、この低Vt化に伴うリーク電流をカットするために、大振幅Vdd-Vssの信号をVdlとVslの電源電圧で動作するドライバに入力し、小振幅Vdl-Vslに変換してバスを駆動する。しかし、バスの他端には低振幅から大振幅に変換するレシーバが必要である。そのために、図34Bに示すように、互いのソースを共通にした低VtのnMOSTMN2とpMOSTMP2のゲートに、それぞれVdlとVslの直流電圧を印加した回路をレシーバの入力部に挿入する。そうすれば、低電圧Vslあるいは高電圧Vdlの入力電圧に応じて、MN2とMP2のいずれかがオンとなる。たとえば、入力がVslならMN2がオンし出力OUTはVddとなる。入力がVdlならMP2がオンし出力OUTはVss0Vとなる。しかし、本回路には以下の課題がある。イMN2とMP2のゲートに直流電圧が印加されており、G-S差動駆動とは異なるので、低電圧化に限界がある。たとえば、該実施例では、Vdd=1.5V、Vss=0V、Vdl=1V、Vsl=0.5V、Vt=0Vなる条件で動作が説明されているが、これではG-Sが十分逆バイアスされないのでリーク電流がカットできない。たとえば、入力はVdl1Vの場合、MN2のVtは0Vでそのゲート電圧は1Vなので、該MOSTのG-S電圧は0Vである。このバイアス条件では大きなリーク電流が流れる。リーク電流をカットするには、該バイアスは少なくても0.25V程度は必要だからである。ロ大きな電流を処理しなければならない電源は、Vdd、Vdl、ならびにVslと3種必要である。チップの外部電源であるVddを用いて、チップ内部でVdlとVslを発生させることは面積が大きくなる。したがって、内部電源の数はできるだけ減らす必要がある。本発明では、G-S逆バイアス駆動の動作原理を定量化し、MOSTのしきい電圧と動作電圧の関係を明らかにする。その後、該逆バイアス駆動の原理を活用した複数のMOSTの組み合わせを用いて、動作電圧1V以下の高速低電圧動作に好適な各種の回路応用例を提案する。最後に、ダイナミックランダムアクセスメモリDRAMを例題に、本発明のいくつかの具体的実施例を述べる。低VtのMOSTを含む回路のリーク電流を、MOSTのゲートGとソースSを逆バイアスする各種の駆動方式によって低減する。低VtのMOSTに各種のG-S逆バイアスを加えることにより、リーク電流の少ない1V以下の高速低電圧CMOS論理回路、あるいはメモリ回路が実現される。本願の最も基本となるG-S差動駆動を分析すると、以下に示すように、取りうる動作電圧とMOSTのしきい電圧Vtの間には明確な関係があることが初めて明らかになった。図1Aは、nチャンネルMOSTnMOSTを例に、G-S差動駆動とこれまで多用されてきた非G-S差動駆動を比較したものである。振幅VdlのG-S差動駆動では、該MOSTがオフ時には、G-SにはVdlの逆バイアスが印加されるので、該MOSTの実効的なしきい電圧は、該MOSTの実際のしきい電圧Vtよりも大きくなり、VdlVtとなる。この値は、周知のサブスレショルド電流以下、リーク電流を抑えるために、ある許容最小値Vt0以上でなければならない。したがって、VdlVt>Vt01を満たす必要がある。このため、実際のVtは、Vdlが大きいほど小さくできる。一方、該MOSTがオンするには、ゲートとソース電圧はそれぞれVdlと0Vなので、Vdl-Vt>02となる。したがって、実際のVtの取りうる範囲は、Vdl>Vt>Vt0-Vdl3となる。また、この時のMOSTの実効ゲート電圧、すなわちゲートオーバドライブgateoverdrive、Vgovは、ゲートソース間電圧からVtを差し引いたVgov=Vdl-Vt4となる。図1Bは、式123を用いて、実際のVtに対してVdlのとりうる範囲を示したものである。たとえば、Vtの許容最小値Vt0を0.25Vと仮定すると、非G-S差動駆動の動作領域は直線p’pと直線rr’で囲まれた領域Bとなり、Vtは無条件に0.25V以上、すなわちVdlは0.25V以上必要となる。しかし、G-S差動駆動では、とりうるVtとVdlは拡大する。オフ条件直線pp’とオン条件qq’で囲まれた領域Aになるからである。たとえば、VtをVt0/2=0.125Vにすると、VdlはVt0/2以上で動作する。図1Cは、式4を用いて、実際のVtに対してVgovの取りうる範囲を、Vdlをパラメータにして示したものである。図中点線部分は、上述したオフ条件から実際には取りえない領域である。たとえば、Vdl=0.25Vでは、VgovはVt=Vt0B点では0であるが、それ以下ではVtが小さくなるにつれて増大し、Vtが0Vではそのとりうる最大値0.25Vにもなる。さらにVdl=0.5Vでは、Vtは負の値のMOST、すなわちデプリーション型すなわち、normallyonMOSTを使うこともできる。例えば、Vt=-0.25Vなら、Vgovは0.75Vにもなる。尚、設計に都合によっては、G-S間に理想的な差動電圧を印加できない場合がある。パルス発生回路の都合によって多少のタイミングの差がありうるが、このような場合にも効果がある。オフ時にたとえG-S間が一瞬等電位になってリーク電流が流れても、その期間は短いので平均としてのリーク電流は無視でき、またオン時にはタイミング差だけ待てば該MOSTは正常にオンするからである。このような特徴を持つG-S差動駆動を2個のMOSTに適用すると、特徴のある低電圧回路が実現できる。以下にその実施例を示す。尚、主要電源電圧は、実用性と設計の容易さの点で、たとえば、Vdd=0.5V、Vdl=0.25V、それにVss=0Vグランドとし、従来例のようなVsl電源は使わない。必要に応じて、MOSTの電流駆動能力を増大させるために負電源Vbb=-0.25Vを使うこともありうる。このVbbは、周知のように、Vddを電源電圧とするチャージポンプ回路を使ってチップ内部で発生させる。ここで、Vdlは、通常、Vdd電源を使ってチップ内部で発生させることが多い。また、特に言及しない場合には、高Vt=0.25V、低Vt0Vと仮定する。発明全体の構成をわかりやすくするため、以下に述べる多数の実施例の基本となる回路構成の上位概念を以下に示す。従来とは異なる回路結線と駆動方式も含んでいる。図2Aならびに図2Bは、交差結合されたnMOSTあるいはpMOSTのソースSとゲートGである端子A、Aを差動駆動する方式である。ここで、以下も同様であるが、文中のAの文字は、図中のAの上部に棒線を付加した文字に対応する。また、たとえば、nMOSTでは、ドレインDの電圧は常にソースSの電圧よりも高いと仮定する。この方式では、交差結合されたMOSTのいずれか一方がオンとなる。前述した従来例と同じ結線ではあるが、この駆動方式を用いると各種の低電圧回路が生み出せる。図3は、新規の駆動方式で、nMOSTとpMOSTの共通ゲートならびに共通ソースをG-S差動駆動する方式である。MOSTのいずれか一方がオンとなる。図4は、新規の駆動方式で、交差結合されたnMOSTとpMOSTのS-G差動駆動である。2個のMOSTは同時にオンまたはオフする。尚、いずれの駆動方式でも差動駆動が前提になっているが、通常、それらのパルスは、図5に示すように、前段のVddで動作するインバータと後段のVdlで動作するインバータが使われる。前段のインバータは高VtのMOSTが使われるのでリーク電流は無視できる。後段のインバータでも、インバータ内のpMOSTのVtは低くても、オフ時には該MOSTにはG-Sの逆バイアスが加わるので、該MOSTのリーク電流は無視できるようになる。また、差動入力の2入力は、必ずしも完全な差動パルス入力である必要はない。場合によっては、MOSTが動作するタイミングにおけるG-Sの電圧関係が差動になっていればよい。たとえば、図2Aにおいて、A入力は0Vのままの状態で、Aには0VからVdlに立ち上がるパルスを入力してもよい。該パルスが入力する前までは両MOSTはオフであるが、該パルスが入力するとMn1だけはオンとなる。該パルス入力後には、Mn1のG-SにはVdlの順バイアスが加わり、Mn2にはVdlの逆バイアスが加わるからである。以上の駆動方式のそれぞれについて、あるいはそれらの組み合わせを用いて、以下に実施例を述べる。[交差結合されたMOSTのS-G差動駆動図2]図6Aは、図2Bをパワースイッチに適用した実施例である。回路ブロックL1やL2などは主に低VtのMOSTで構成され、L1のパワースイッチはMp1とMn1で、次段ブロックL2のパワースイッチはMp2とMn2で構成されている。図2の差動入力端子であるAとAに、それぞれイネーブルenable信号ENとENを印加したものである。ENとENが、それぞれ低レベル0Vと高レベルVdlなら、回路ブロックL1のスイッチMOSTMp1、Mn1は同時にオンとなり、次段ブロックL2のスイッチMOSTMp2、Mn2は同時にオフとなる。すなわち、論理回路ブロックL1の電源はオンとなるが、次段ブロックL2の電源はオフとなる。したがって、L1の出力には入力IN1の論理信号に応じた論理信号が現れ、それが次段L2の入力IN2信号となる。L1の出力が確定した後にENとENはそれぞれ高レベルVdlと低レベル0Vにスイッチするならば、L1の電源はオフとなりL2の電源はオンになり、IN2の信号は論理処理されL2の出力IN3となる。図6Bはこれらの動作タイミングである。明らかに、イネーブル信号が切り替わるごとに後段に向かって自動的に論理動作が行われていく。もちろん、低VtパワースイッチMp1、Mp2は、G-Sが交差結合なので低電圧動作が可能である。尚、パワースイッチMOST、たとえばMp1がオフの場合、すなわちENがVdlでENが0Vの場合、たとえMp1とMn1のVtが低くても、Mp1、L1ならびにMn1を経由してリーク電流が流れることはない。2個の電源端子の電圧が0Vと等しくなるからである。尚、電源がオフになった後で長時間出力レベルを保持したい場合には、後述するように、各論理回路の出力に高VtのMOSTで構成されたレベルホールド回路ホールダ、図17Bを付加すればよい。ただし、ホールダを付加する場合には、パワースイッチMOSTを高Vt化し、それを駆動する電圧振幅をVddに変えなければならない。パワースイッチがオフ時に、図17Bで述べるように、ホールダからパワースイッチMOSTのソースからドレイン経由で常時流れるリーク電流をカットするためである。図7は、レシーバSRCとドライバから成る回路である。レシーバの前段に図2Aの交差結合されたMOST低VtのMn1とMn2が使われている実施例である。したがって、小さなVdlの差動入力IN、INでも動作し、該入力は、高VtのMp1とMp2から成る交差結合回路でVdd>Vdl振幅の差動出力信号OUTとOUTに高速に昇圧される。さらに、これらの差動信号は2個のインバータINVから成る降圧型ドライバで降圧される。すなわち、Vdl振幅の差動入力は、Vdd振幅の差動出力にレベルシフトされ、ドライバによってVdl振幅の差動信号に再変換される。もちろん、Mn1とMn2はG-S差動駆動なので両MOSTにはリーク電流は流れない。またインバータINVは、それを構成する低VtのpMOSTはG-Sオフセット駆動されるので、リーク電流がなくVdlの低電圧で動作する。尚、SRCの動作は、たとえば、一方の入力INがVdlで他方が0Vの場合、Mn1とMn2はそれぞれオフとオンとなる。このため、交差結合されたMp1とMp2のフィードバック効果によって、結局、差動出力OUTとOUTは急速に0VとVddになる。入力が逆極性の差動入力なら、回路SRCの構成は対称なので、逆極性の差動出力が得られる。本実施例が適用された全体回路はスタティック動作をするので高速である。また、Vdlが0.25Vなどのような低電圧の場合、Vdl振幅の入力をVdl振幅の出力に直接変換する回路設計は一般にはかなり複雑になるが、本実施例のように、Vdd回路を介すると比較的容易に設計できる。本実施例は、たとえば、周知の長い配線上の歪んだ信号を再生する低電圧リピータ回路などに用いられる。尚、入力信号はVddレベルでもよい。この場合には、図1で説明したように、Vddが0.5Vなら、G-S逆バイアスは0.5Vにもなるので、その分だけVtを0V以下にできる。すなわち、Vtが0.25Vのデプリーション型のMOSTでもカットオフできる。その場合のゲートオーバドライブVgovは0.75Vにもなる。Vdl入力が0.25VでVt=0Vの場合のVgovは0.25Vであるから、これに比べて3倍にもなるのでその分だけ高速になる。図8は、図7のSRCSRC0を用いてVdd振幅に昇圧した差動出力OUT0、OUT0を作り、Vdl電源のインバータINVでバスをVdl振幅で差動駆動し、その差動出力を直接次段のSRCSRC1に入力し、Vdd振幅の差動出力OUT1、OUT1を得る実施例である。すべてスタティック差動動作なので、高速でより簡単な設計ができる。もちろん、大容量のバスは小振幅で動作をするので低消費電力になる。たとえば、DRAMチップ内のデータバスの配線長は長く、したがって負荷容量は、たとえば3pFと大きい。このようなバスはチップ内で多数たとえば64本存在し、これらは高速たとえば1GHzに同時に動作する。したがって消費電流は多大になる。低電力にするには、本実施例のように、バスの電圧振幅をVdlに下げることが有効である。図9は、上述したSRCの差動出力がVdd振幅で動作することに着目し、この出力信号のそれぞれを用いて後段の論理ブロックL1、L2の論理動作を行い、それぞれの出力段にVdlで動作するインバータINVを付加した実施例である。出力OUT’、OUTが差動信号であることに束縛されずに、L1とL2内で自由に論理処理ができる利点がある。[nMOSTとpMOSTの共通ゲートならびに共通ソースのG-S差動駆動図3]図10は、図3の交差結合回路をレベルシフタの入力部に適用した実施例である。入力部のnMOSTMn1とpMOSTMp1は、常に差動駆動されるので入力回路は低電圧で動作する。このため、Vdlレベルの入力はVbbからVddの大振幅パルスに高速に変換される。ここでVdl=0.25V、Vbb=-0.25V、Vdd=0.5Vである。動作は以下の通りである。図示するように、出力OUTがVbbの電圧の状態で、入力INがVdlから0Vに変る場合を例にとる。Mp1はオフになりMn1はオンとなるので、Mn1とMp2のレシオ動作のためにNpはそれまでのVddから0Vに向けて低下し、Mp3はオンし始め出力OUTはVddに向けて上昇し、このためMp2の電流駆動能力は低下するのでMn1によってNpはますます0V側に降下し、Mp3の駆動電流は増大し、OUTは上昇する。このような交差結合MOSTMp2、Mp3のフィードバック効果で、結局、OUTはVddレベルに急速に充電する。入力INが0VからVdlに変る場合も同様である。すなわち、Mn1はオフ、Mp1はオンとなる。このため、ノードNnはVbbからVdlに向かって上昇する。それまでオンしていたMn2はMp1とでレシオ動作するためである。このため、Mn3はオンし始め、OUTはVddからVbbに向けて放電する。このためMn2の駆動能力が低下してNnはますます上昇する。このような交差結合MOSTMn2、Mn3のフィードバック効果で、結局、OUTはVbbレベルに急速に放電する。図11は、図10の出力から振幅Vdlの差動出力を得るインバータである。インバータINV1とINV3には低VtのMOSTが使われているが、G-Sオフセット駆動によってそれらのリーク電流はカットされる。用途に応じて、図5の代わりに差動パルス発生回路として使うこともできる。図12は、図3の回路をパワースイッチに適用した実施例である。説明を簡単にするために、論理ブロックL1やL2はインバータで構成されていると仮定している。パワースイッチMOSTMp1、Mn2は同時にオンし、それらがオフになると今度は次段のパワースイッチMn1、Mp2がオンする。動作とその特徴は図6Aとほぼ同様である。尚、必要に応じてOUT1に小さな容量を付加すれば、パワースイッチMOSTMp1、Mn2をオフにしてもOUT1の電圧レベルは保持されるので、次段のパワースイッチMn1、Mp2がオンした後の次段の論理動作は正しく行える。[nMOSTとpMOSTの交差結合差動駆動の実施例図4]図13Aは、図4の交差結合されたnMOSTMnsとpMOSTMpsを、パワースイッチSWに適用した実施例である。図13Bは、回路図面が見やすいように、図13AのスイッチSW内のMOSTをインバータの上下に分離して表示したものである。ここでは説明を簡単にするため、論理回路ブロックLがインバータINVで構成されている例を示している。本実施例では、前述したように、スイッチSWへの差動入力EN、ENのそれぞれが高レベルVdlならびに低レベル0Vの場合、いずれのMOSTもオフになり、それとは逆極性の差動入力では、いずれのMOSTもオンとなる。それぞれのMOSTは差動駆動されるので、前述したように、差動駆動の特徴である低電圧動作、たとえば0.25V動作が可能である。しかし、このような交差結合をパワースイッチに適用する場合、低Vtの値にもよるが、常にENを0Vに固定、すなわちグランドレベルに固定する方がリーク電流の点で好都合である。ENを0Vに固定しない場合、両MOSTがオンの場合には問題ないが、それらがオフの場合にリーク電流が流れる場合があるからである。すなわち、両MOSTがオンの場合、ENとEN端子電圧はそれぞれVdlと0Vなので、それらの端子はMOSTのソースとなって通常の動作を行う。しかし、両MOSTがオフ状態になると、ENとEN端子電圧はそれぞれ0VとVdlに変るので、両端子は両MOSTのドレインに変る。したがって、たとえば、入力INがVdlレベルでインバータ出力が0Vの状態でパワースイッチがオフとなると、内部ノードであるenとenはVdlと0Vであるから、ENとEN端子間にリーク電流のパスができる。低Vtである両MOSTのG-S間電圧は0Vになるからである。したがって、リーク電流が流れて内部ノードen、en、OUTを複雑な電圧状態に変える場合がある。このような不具合は、パワースイッチのオフ時にENとEN端子に電圧差があるからである。したがって、パワースイッチに適用する場合には、EN端子を常にグランドレベルに固定すればよい。こうすれば、両MOSTがオフ時には、ENとEN端子電圧は0Vと等電位なので、内部の電圧状態とは無関係にリーク電流は流れない。もちろん、両MOSTがオンするタイミングでは、EN電圧が0V固定でもENにVdlのパルス電圧が入力すると両MOSTMns、Mpsはオンとなり、両MOSTはG-S差動駆動されるので、低電圧で動作する利点は保持される。ここで、図13Cを用いて本実施例の動作をさらに詳細に説明する。パワースイッチがオンである期間、インバータには充放電電流とリーク電流が流れる。たとえば、入力INがVdlの高レベルなら、MnとMnsを通して放電電流idが流れて、出力OUTに接続されている負荷容量は放電し0Vになる。この0Vに放電する過程ならびに放電した後は、MpがオフであってもそのVtは低いので、Mpを通してリーク電流ilが流れ、該リーク電流は、結局、ENからMnを通してENへ流れる。一方、入力INが0Vの低レベルなら、パワースイッチがオンするとMpはオンとなり、MpとMpsを通して充電電流icが流れ、出力OUTはVdlに充電される。同様に、この充電する過程ならびに充電した後は、Mnを通してリーク電流ilが流れる。該リーク電流は、結局、ENからMpを通してENへ流れる。これらのリーク電流は、前述したように、EN端子のパルス電圧を0Vにしてパワースイッチをオフにすると流れなくなる。したがって、たとえMpあるいはMnに大きなリーク電流が流れても、その期間が十分短ければ、すなわちパワースイッチのオンになっている期間が十分短ければ、平均としてのリーク電流は小さく抑えられる。このためには、論理動作が完了して出力が確定するやいなやパワースイッチをオフにする、あるいは、一定のサイクルのもとでは、オフする期間Tfをできるだけ長くすればよい。原理的には、MpとMnのVt、それにMpsとMnsのVtが小さいほどリーク電流は大きくなるが、その代わりこれらのMOSTの駆動電流が増大し負荷容量の充放電期間は短くなる。したがって、Vtが小さくなっても、平均としてのリーク電流は一定以下に抑えられる。以上から明らかなように、パワースイッチMOSTのしきい電圧を0Vとすれば、0.25Vの電圧でリーク電流を抑えながらインバータを動作させることができる。以下の実施例で述べるように、このようなパワースイッチにも多数の応用例がある。尚、上述した理由により、それらの図中のEN端子には0V固定と付記してある。図14Aは、2相クロックEN1、EN2を用いたロジックへの適用例、図14Bはそのタイミングである。ただし、上述したように、EN1とEN2は0Vに固定されている。論理ブロックL1から出力されたVdl振幅の信号は、入力IN1としてインバータINV1に入力し、第1相クロックEN1によって、出力OUT1に出力し、その出力は論理ブロックL2で論理処理され、さらにその出力はインバータINV2に入力IN2として入力する。その後、第2相クロックEN2によって、出力OUT2のレベルは確定する。このように、EN1とEN2が切り替わるたびにパワースイッチは順次オンになり論理動作が進んでいく。図15Aは、このようなパワースイッチMOSTをスタティック型2入力NANDに適用した実施例で、図13AなどのインバータINVをNANDで置き換えたものである。前述したように、EN端子はグランドレベル0Vに固定されている。2入力IN1、IN2が確定した後、ENにVdlのパルスを印加して上下のパワースイッチを同時にオンにして、該NANDに電源電圧を与えて出力OUTを確定する。同様に、図15Bはスタティック型2入力NORに適用した実施例である。これらの回路は、後述するように、メモリなどに多用されるNANDデコーダやNORデコーダに応用できる。図16Aは、従属接続された複数回路INV0-INV3を一括制御するために、各回路対応にパワースイッチを設けた実施例である。本例でも、前述したように、ENは0Vに固定してある。各回路は十分高速のインバータであると仮定すると、インバータ全体は一個の遅延素子とみなせる。このような場合には、それぞれに対応したパワースイッチは共通のパルスENで制御したほうが全体としては高速になる。個々のインバータを異なるENで順々に制御すると、個々のインバータの制御に要する時間損失が生じて全体の速度が低下するからである。本実施例を、図16Bの動作タイミングを用いて説明しよう。すべてのパワースイッチを同時にオンにしてVdlのパルスを入力INに与えると、各インバータには出力OUTが得られ、それぞれには放電充電電流iacとその出力電圧に対応したリーク電流がilが流れる。ここで、各段に流れる充放電電流iacは、各段の遅延分だけ順次ずれるので、それらの電流は電源端子ENに重畳されることはない。たとえば、入力INが0VからVdlに変った場合、初段と3段目のインバータINV0、INV2内のnMOSTには放電電流が流れ、2段目と4段目INV1、INV3内のpMOSTには充電電流が流れる。しかしこれらは重畳されることなくそれぞれ対応したパワースイッチMOSTに流れる。ただし、リーク電流ilは段数とともに重なっていく。たとえば、初段と3段目内ではそのインバータ内のpMOSTにリーク電流が、また2段目と3段目内ではそのインバータ内のnMOSTにリーク電流が流れる。これらは各段の遅延時間だけ遅延されて重畳し、インバータの段数が増えると大きな総リーク電流となる。このようにして最終段の出力部OUT3の負荷容量を駆動することによって出力が確定するが、この確定出力を後続回路がとりこんだ後では該出力は不必要になるのでパワースイッチをオフにして該総リーク電流を抑える。尚、たとえば、インバータの初段と次段の出力は互いにVdl振幅の差動信号となるので、他の論理回路などを構成するMOSTのG-S差動駆動信号として活用することもできる。図17Aは、複数のインバータ共通に一組のパワースイッチを設けた実施例である。前述したように、各インバータの充放電電流は重畳することはないので、1個のパワースイッチでこれらの電流を処理できる。したがって回路全体を小型化できる。尚、本例においては、nMOSTパワースイッチMOSTMnsを省略しさらに小型化することもできる。これが可能なのは、本来、最終段のインバータの動作が完了しその確定出力を後続回路に取り込んだ後、すべてのインバータのパワーを同時にオフにすればよいが、このためには、nMOSTパワースイッチは不要で、pMOSTパワースイッチMOSTMpsをオフにするだけで十分だからである。しかし、場合によっては、出力部の負荷容量に確定した出力を長時間保持したい場合があるが、そのまま放置するとリーク電流によってレベルが低下してしまう。たとえば、OUT2が0VでOUT3がVdlの場合にパワースイッチをオフにしたとしよう。この場合、INV3内のpMOSTとスイッチMOSTMpsとEN端子を通すオン電流によって、OUT3の出力容量に保持されていた電荷は0Vに放電してしまう。同様のことがINV1でも起こる。尚、OUT2がVdlでOUT3が0Vの場合にパワースイッチがオフになった場合には、そのまま0Vは保持される。ENとENの両端子が0Vのためである。したがって、パワースイッチがオフになるとすべての出力は0Vになる。もちろん、Vtが高くなるほどオン電流は小さく、したがって保持時間は長くなるので、所要保持時間次第ではあるが、本実施例は有効である。図17Bは最終段の出力レベルを長時間保持する回路の実施例である。上述したように、図17AにおいてパワースイッチnMOSTMnsを削除した例を前提としている。本実施例の特徴は、最終段のレベルを保持するために最終段にホールダHを設けたこと、保持期間中にホールダとの間で形成される電流パスをカットするために最終段には専用のパワースイッチMOSTMps4、Mns4を設けたことである。すなわち、低VtのMps4のゲート信号EN’をオン時の0VからVdd>Vdlにし、Mps4をG-Sオフセット駆動によってオフにする。同時に、高VtのMns4のゲート信号EN’をオン時のVddから0VにしMns4もオフにする。こうすれば、ホールダと最終段との間には電流パスが形成されなくなる。図18はレベルホールダの実施例である。高VtのMOSTから成る一種のフリップフロップ回路なので、インバータの出力電圧はこのホールダに書き込むことができる。その結果、例えば高レベルの出力電圧がホールダに書き込まれている場合、pMOSTであるM2のゲートは0Vになっているので、何らかの原因で出力の高レベルが低下しようとしても、M2がその低下を抑えることができる。ここでホールダは、十分長いサイクル、あるいは待機時の出力レベルを保証するためのもので、高速動作では必ずしも必要ではない。したがって、低電圧電源Vdlであっても、ホールダ内のMOSTのVtはリーク電流がないように高く設定できるし、しかもそれらのサイズは十分小さくできる。このため、インバータが十分高速動作する場合、その出力は低速であるホールダにその都度書き込まれなくても、出力OUTにつながる後続回路は、その都度インバータの出力電圧を直接利用できるので正常な論理動作は可能になる。図19は、図15AのNANDと前述の遅延素子たとえば、図17Aの全体をパワースイッチMns、Mpsで制御した実施例である。遅延時間τに対応したパルス幅のパルスを作った後、パワースイッチをオフにしてリーク電流をカットする。図20は、並列動作をする複数回路から成る回路ブロックたとえば、CKT0、CKT1対応に1個のパワースイッチたとえば、図13Aで表示のSWを設けた実施例である。図16、17などでは複数回路インバータを直列動作させるのに対して、本実施例では同時並列動作させる点で異なる。[G-Sオフセット駆動を用いたパワースイッチの実施例]図21は、G-Sオフセット駆動を用いたパワースイッチMps、Mnsを低VtのMOSTから成る回路たとえばインバータINVに適用した実施例である。図6Aと図13のように、2個のパワースイッチMOSTMps、Mnsを同時にオンあるいはオフにする例である。Mpsは低Vtたとえば、0VのMOST、Mnsは高Vtたとえば、0.25VのMOSTで、それらのゲートは大振幅VddのクロックEN、ENで駆動され、入力振幅ならびに電源電圧Mpsのソースは低電圧Vdlである。本実施例では、活性時パワースイッチがオフ時には、ENならびにENをそれぞれ0VとVddにするので、それらのゲートオーバドライブは0.25Vとなる。非活性時パワースイッチがオフ時には、ENならびにENをそれぞれVddと0Vにするので、Mpsは低Vtだが、G-S逆バイアスによってリーク電流はカットされる。もちろんMnsは高Vtなのでリーク電流は流れない。2種の動作電圧Vdd、Vdlを用いているが、負荷容量の充放電電流は電源電圧Vdlならびにグランドから直接供給されるので、これまで説明してきたようなEN、EN発生回路は必要でない。またパワースイッチがオフ後の出力保持期間中には、パワースイッチが完全にカットされるので、レベルホールダHとの間の電流パスはカットされる。原理的には、図6A、図12、あるいは図13Bで例示したパワースイッチSWを図21のMpsとMnsで構成されたパワースイッチで置き換えれば、それら個々に対する実施例はそのまま適用できる。回路構成が異なっても両者のパワースイッチの機能は同じだからである。尚、Mnsを低Vt化することもできる。図11のように、ENとENにVddとVbb間でスイングするパルスを使えばよい。こうすることによって、Mnsが低Vtでもそのリーク電流はカットできるし、またオン時の電流駆動能力、すなわちゲートオーバドライブも増加する。すなわち、パワースイッチがオフ時には、MnsとMpsのゲートにはそれぞれVbbとVddが加わる。したがって、両者はG-Sオフセット駆動されるのでカットオフとなる。パワースイッチがオン時には、MnsとMpsのゲートにはVddとVbbが加わり両者の駆動能力は増大する。低VtのMnsゲート電圧はVdd、低VtのMpsゲート電圧はVbbとなるからである。この分だけパワースイッチのインバータの高速動作に与える影響は少なくなる。図22は、図6Aと同様に、従属接続された回路ブロックL1やL2に該パワースイッチを適用したものである。ENとENが切り替わるたびに自動的にパワースイッチは順次オンになり論理動作が進んでいく。ここで、ENとENには、VddからVbbにスイングするパルスを使い、パワースイッチMOSTの駆動能力を増大させている。図23は、Vdd振幅の非差動入力IN信号を低振幅Vdlに変換して大きな負荷容量のバスを駆動するバスドライバ、バスのVdl信号を検出しVdd振幅の差動出力信号に変換するレシーバの実施例である。全体がスタティック動作をするので高速であり、低振幅の分だけバスは低電力で駆動できる。各回路にはこれまで述べてきた各種のG-S逆バイアスMOSTが使われている。ドライバにはG-Sオフセット駆動が使われているのでリーク電流はなく、Vdd入力でもVdl出力が可能である。レシーバの前段は2段の低Vtインバータで構成され、図21のパワースイッチで共通に制御されている。またスタティック型レシーバSRC図7の差動入力には、該2個のインバータの出力A、Bが使われている。したがって、Vdd振幅の差動出力OUT、OUTが得られ、該出力を用いて後段回路の論理動作が可能になる。尚、出力OUTが確定した後で、パワースイッチはオフにされるのでレシーバ前段のリーク電流はカットされる。もちろん、待機時などの非活性時にはパワースイッチはオフにされる。本実施例の全体回路は、前述のように、原理的にはスタティック動作をするので高速になる。尚、各インバータの出力A、Bにはレベルホールダを付加することもできるが、高速動作が主体の用途などでは省略することもできる。また、上述したように、入力INにVddとVbb間でスイングするパルス図11を与えればドライバ内のnMOSTも低Vt化できる。また、SRCの代わりに図10のレベル変換回路を使うこともできる。さらに大振幅の出力パルスが得られる利点がある。これまで、たとえば、図6A、図12、あるいは図13のように、低Vtの内部回路たとえば、インバータにパワースイッチMOSTたとえば、Mps、Mnsを直列に付加して、該MOSTのソースを駆動する例を説明してきた。すなわち、該ソースをVdlに駆動して低Vtの内部回路、より具体的には、インバータ内のpMOSTにVdlの動作電圧を与える場合を説明してきた。しかしそのためには、これまで詳細な説明を省略してきたが、該パワースイッチMOSTのソースと電源Vdlの間には、Vdlパルスを発生させる回路が必要である。該インバータ内のpMOSTからみると、Vdlの電源との間には少なくても2個のMOSTを経由して動作電圧を与えられることになる。このため、面積の増加や内部回路の速度低下をもたらす場合がある。図24は、パワースイッチMOSTを削除して、インバータINVから直接内部回路群を駆動する回路である。したがって、上述した不具合は解決される。図25はレベルホールダの制御の他の実施例である。第2のスイッチMn、Mpをオンにして出力OUT’をホールダに保持した後、該第2のスイッチをオフにし、続いて回路ブロックLのパワースイッチSW1、SW2をオフにする。こうすれば、回路ブロック内の最終段には、図17Bで述べたような特別なスイッチは不要になる。[メモリ回路への適用例]メモリに代表されるLSIでは回路構成と動作が特異である。たとえば、多数の繰り返し回路の中から一個の回路だけを選択的に動作させる回路ブロックが多く存在する。行アドレスデコーダ、列アドレスデコーダ、あるいはワード線を選択するワード線関連回路などがそれである。この特異性を利用すると、これまで述べてきたG-S逆バイアス駆動がより効果的になる。ここでは、ダイナミックランダムアクセスメモリDRAMを例に、パワースイッチとして図21を用いた実施例を述べる。もちろん、これまで説明してきた他のパワースイッチを使うこともできる。図26Aは、DRAMチップ内の行アドレス用ダイナミックNANDデコーダの実施例、図26Bはその動作タイミングである。特徴は、G-Sオフセット駆動される低VtのプリチャージMOSTMps0-Mps7と、複数のデコーダDEC0-DEC7共通に高VtのパワースイッチnMOSTMnsを用いていることである。簡単のため、チップ外部から入力するアドレスが3ビットの場合を例にとる。該アドレス信号を受けて内部のアドレス発生回路図中省略は、相補差動のアドレス信号a0、a0、a1、a1、a2、a2を発生させ、これらの信号は8個のデコーダに入力する。しかし、デコーダの非選択時には、これらすべての相補アドレス信号は無条件に低レベル0Vにされる。また、プリチャージ信号Pは0Vなので、低VtのプリチャージMOSTMps0-Mps7はオンとなり、すべてのデコーダ出力O0-O7はVdlにプリチャージされる。この時点でENは0Vなので高VtのパワースイッチnMOSTMnsはオフとなり、それぞれのデコーダにはVdlからグランドに向けて電流が流れることはない。デコーダは、プリチャージ信号PをVddにすることによって選択状態になる。これ以降、すべてのプリチャージMOSTは、G-Sオフセット駆動されるのでオフとなる。選択時には、相補差動のアドレス信号が発生し、これらのアドレス信号の組み合わせで、8個のデコーダDEC0-DEC7の中の一個のデコーダが選択される。すなわち、アドレスが確定した直後にENをVddにしてパワースイッチnMOSTMnsをオンにする。もしアドレスa0、a1、a2がすべて高レベルVdlなら、デコーダDEC3が選択される。この結果、放電電流iパスができるために該デコーダはオンになり、その出力O3だけが0Vに放電する。デコーダ出力のそれぞれには図27のようなワードドライバ関連回路が接続されているので、O3に接続されたワード線にDRAMメモリセルに必要な高電圧Vddのワード電圧が出力する。その後は、他のデコーダからの余分なリーク電流をカットするために、ENを0Vにしてパワースイッチをオフにする。尚、ワードドライバ関連回路の動作は以下の通りである。非選択時には、各デコーダ内のノードNはVddの状態で平衡している。すなわち、M1はオンとなり各ワード線WLは0Vに放電され、各pMOSTM3はオンとなり、各ノードNはVddに充電されている。この状態では、たとえば、ノードO3はVdlにプリチャージされているから、NとO3間電圧はVdd-Vdlとなる。低VtのM4はO3-N間を分離するダイオードであるが、このゲートにはVdlが印加されているから、M4にはリーク電流が流れようとする。しかしO3に接続されているデコーダDEC3はオフのため、実際にはリーク電流は流れない。選択時には、デコーダを構成するMOSTのVtは小さいので、各非選択デコーダには小さなリーク電流が流れ、各デコーダ出力は徐々に0Vに放電される恐れがある。しかし、各ワード線関連回路内のMOSTM3が高レベルを保持するように働くので、実際にはこのような放電が起こらない。選択されたデコーダには大きな選択電流が流れるため、前述したように、該デコーダの出力ノードだけが0Vに放電されるのである。尚、nMOSTM5は、ワード線が選択中に、すなわちVddレベルの期間中に、ノードNを0Vに固定するMOSTである。図28は、より高速なダイナミックNORデコーダの実施例である。小容量のメモリや欠陥救済などに用いられる。簡単のため、2ビットのアドレス信号を用いた2入力NORデコーダを例にとっているので、4個のデコーダが図示されている。プリチャージ時には、各出力ノードOUT0-OUT3は高レベルVdlにプリチャージされ、相補のアドレス信号はすべてVdlレベルに固定されている。したがって、すべてのデコーダにはリーク電流は流れない。活性時には、相補のアドレス信号が入力し、そのアドレス信号の組み合わせによって一つのデコーダが選択されてオフとなる。たとえば、a0、a1がそれぞれ高レベルVdlと低レベル0Vなら、4個のデコーダの中で左から2番目のデコーダが選択され、その結果その出力は高レベルのままとなる。他の3個の非選択デコーダの出力は0Vに放電する。差動のアドレス信号によって各MOSTが動作し、オフ時には、低VtMOSTにも拘らず電流パスのない電圧状態になるので、MOSTにリーク電流は流れない。もちろん、プリチャージ用pMOSTがオフ時にはG-Sオフセット駆動され、また選択用nMOSTはG-S差動駆動されるので低電圧動作が可能になる。以上はダイナミックデコーダの例であるが、G-S差動駆動を使えば、サイクル毎にプリチャージ信号で多数のノードをプリチャージする必要のない高速低電圧スタティックデコーダも実現できる。図29は、2ビットのアドレス信号を用いた2入力スタティックNANDデコーダで、図15AのNANDの入力IN1とIN2をアドレス信号に対応させてデコーダを構成した実施例である。図30は、同様に2ビットのアドレス信号を用いた2入力スタティックNORデコーダで、図15BのNOR回路を用いてデコーダを構成した実施例である。ただし、両デコーダともパワースイッチには図21の例を適用している。両デコーダとも、パワースイッチをオンにしている期間中なら、アドレス信号の状態に応じて各デコーダに出力に得られる。たとえば、アドレス信号a0とa1がともに低レベル0Vの場合を例にとろう。NANDデコーダでは、1個のデコーダDEC2が選択されその出力O2は低レベル0Vに、その他の3個の非選択デコーダ出力は高レベルVdlになる。NORデコーダでは、1個のデコーダDEC1が選択されその出力O1は高レベルVdlに、その他の3個の非選択デコーダ出力は低レベル0Vになる。パワースイッチがオンしている期間中にアドレス信号が他の組み合わせに変わると、それに呼応してデコーダが選択あるいは非選択となる。このように、スタティック型では、常に選択された1個のデコーダの出力だけが放電あるいは充電するので、パワースイッチが供給しなければならない電流は最小化できる。尚、必要に応じて、たとえば待機時などにはパワースイッチをオフにしてリーク電流をカットできる。以上の実施例から、MOSTのG-S逆バイアス駆動によって、1Vはもちろん、0.5V以下、たとえば0.25Vのような低電圧動作が可能になることがわかった。しかしこれが可能になるためには、MOSTの特性ばらつき、特にVtのばらつきをできるだけ抑えたMOST構造、特にチャンネル領域の不純物濃度を下げたFullyDepleted-SOI構造を採用することが望ましい。このように、本発明になる回路とFD-SOIMOSTと組み合わせれば、上記のような低電圧動作が容易に可能になる。