内部回路のテストを可能にする第1のテスト部と、前記第1のテスト部の動作状態を制御可能な第2のテスト部と、前記第2のテスト部が、前記第1のテスト部のリセット状態を解除したことに応答して活性化されると共に、前記第1のテスト部の活性化から所定の期間が経過後に、リセット信号を発生するテストリセット部と、を備え、前記リセット信号を受けた前記第2のテスト部が前記第1のテスト部をリセット状態とすることを特徴する半導体装置。複数の前記第1のテスト部を含み、前記第2のテスト部は、前記複数の第1のテスト部を共通してリセット状態とする請求項1の半導体装置。前記第2のテスト部は、外部から供給されるテストアドレス信号をラッチする複数のラッチ回路と、前記複数のラッチ回路の出力信号が所定の組み合わせの場合に、前記第1のテスト部のリセット状態の解除と、前記テストリセット部の活性化と、を行うイネーブル信号を発生するテストモードデコード回路と、を含む請求項1又は2の半導体装置。前記テストリセット部は、外部から供給される信号に応じて前記リセット信号の発生を留保する請求項1乃至3のいずれか一に記載の半導体装置。前記テストリセット部は、外部から供給されるコマンド信号に応じて前記リセット信号の発生を留保する請求項4の半導体装置。前記テストリセット部は、ユーザには開示されていないコマンド信号に応じて前記リセット信号の発生を留保する請求項5の半導体装置。なお、上記先行技術文献の各開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明の観点からなされたものである。上述のように、テスト回路を備える半導体装置には、ユーザが意図しないテストモードへの遷移を防ぐ必要がある。そこで、発明者らは半導体装置の電源投入時にテストモードを解除するテスト制御部テストモード信号生成回路の検討を以下のとおり行った。図2は、半導体装置に含まれるテスト制御部の一例を示す図である。図2に示すモード検出回路10は、テスト制御部の外部から発行される制御信号を受け取り、受け取った制御信号に応じて半導体装置のテストモードを設定する。モード検出回路10は、テストモードへの遷移や、半導体装置の各種設定カスレイテンシ、バースト長等の設定を決定する。モード検出回路10は、半導体装置をテストモードに遷移させる場合には、外部クロックに同期し、一定期間HレベルとなるMTRS信号を発生する。デコード回路20は、モード検出回路10が出力するMTRS信号と、テストアドレス信号TA5~TAnnは6以上の整数、以下同じの組み合わせと、に応じて一定期間HレベルとなるTLASEL0信号を発生する。図3は、ラッチ回路30aの内部構成の一例を示す図である。ラッチ回路30aは、4個のインバータ回路と、2個のN型トランジスタと、2個のP型トランジスタと、NAND回路と、トランスファーゲートと、2個のMOS容量と、を含んで構成されている。なお、ラッチ回路30a~30eは、同一の構成のため、ラッチ回路30b~30eの回路構成の図示は省略する。ラッチ回路30a~30eは、テストアドレス信号TA<i>iは4以下の整数、以下同じの論理レベルをラッチする。より具体的には、デコード回路20が出力するTLASEL0信号がHレベルの際に、テストアドレス信号TA<i>の論理レベルを取り込み、TLASEL0信号がLレベルに遷移する際にラッチする。ラッチ回路30a~30eが出力する信号が、テストモード信号TEST0<i>である。図2に示すテスト制御部は、テストアドレス信号TA0~TA4と、テストアドレス信号TA5~TAnを設定することにより、テストモード信号を任意に設定可能となる。なお、本実施形態では、iは4以下の整数、nは6以上の整数として説明するが、いずれも必要となるテストモード信号のビット数に応じて拡張可能であることは勿論である。例えば、テストモード信号を8ビットに設定する場合には、iは7以上の整数、nは9以上の整数となる。PON信号発生回路40は、半導体装置の外部から供給される外部電源VDDの立ち上がりを検知し、パワーオンリセット信号PONBを出力する。次に、図2に示すテスト制御部の動作について説明する。図4は、半導体装置に外部電源VDDを投入した際の各信号の波形の一例を示す図である。PON信号発生回路40は、時刻T1において、外部電源VDDの立ち上がりを検知する。外部電源VDDの立ち上がりを検知したPON信号発生回路40は、パワーオンリセット信号PONBを出力するHレベルに設定する。パワーオンリセット信号PONBは、ラッチ回路30a~30eに入力されており、かつ、外部電源VDDが立ち上がる時刻T1以前は、パワーオンリセット信号PONBはLレベルであるため、ラッチ回路30a~30eの出力は強制的にLレベルに設定される。この際、テストモード信号TEST<4:0>は全てLレベルであるため、テストモードは解除される。このように、PON信号発生回路40によって、外部電源VDDの立ち上がりを検知し、半導体装置に外部電源VDDを投入した際に誤ってテストモードに遷移することを防止する。しかし、外部電源VDDは半導体装置にとって理想的な立ち上がりを示すとは限らず、外部電源VDDの立ち上げ条件によっては、パワーオンリセット信号PONBがHレベルに設定されるタイミングが不適切となる場合がある。図5は、半導体装置に外部電源VDDを投入した際の各信号の波形の一例を示す図である。図5においては、外部電源VDDの立ち上がり条件が図4の場合とは異なり、PON信号発生回路40は、時刻T0において、外部電源VDDの立ち上がりを検知している。時刻T0の時点では、外部電源VDDはラッチ回路30a~30eが動作できるほど十分に立ち上がっておらず、時刻T0以前においては、ラッチ回路30a~30eの出力を強制的にLレベルに設定することができないリセットできない。従って、外部電源VDDが十分立ち上がった以降も、ラッチ回路30a~30eは、テストアドレス信号TA0~TA4の論理レベルをラッチし、出力することになる。即ち、ラッチ回路30a~30eの出力はリセットされず、半導体装置はテストモードに遷移することになる。ここで、半導体装置が特定の製品カテゴリに分類できる場合には、その製品カテゴリに含まれる半導体装置に共通して定められている規格を利用して、テストモードのリセットを行うことが考えられる。例えば、半導体装置がDDR2-SDRAMであれば、JEDECJointElectronDeviceEngineeringCouncilにおいて、クロックイネーブル信号CKEは外部電源VDDの立ち上げ時にはLレベルを保持しなければならないことが規定されている。さらに、半導体装置のイニシャライズシーケンス電源投入時の初期化処理において、外部電源VDDの立ち上がり後200μs後にプリチャージコマンドを発行するように規定されている。また、半導体装置がDDR3-SDRAMであれば、外部電源VDDの立ち上げ時のクロックイネーブル信号CKEの維持すべきレベル以外に外部リセット信号/RESETのレベル設定も規定されている。なお、上述のような規定を利用して半導体装置のテストモードをリセットする際の詳細は後述する。このような規定を利用して半導体装置のテストモードをリセットすることが考えられる。しかしながら、全ての半導体装置に上述するような規定が存在するとは限らない。即ち、テストモードを備える半導体装置には、電源投入時に意図せずテストモードに遷移し、そのままリセットがなされない可能性があるという問題がある。本発明の第1の視点によれば、内部回路のテストを可能にする第1のテスト部と、前記第1のテスト部の動作状態を制御可能な第2のテスト部と、前記第2のテスト部が、前記第1のテスト部のリセット状態を解除したことに応答して活性化されると共に、前記第1のテスト部の活性化から所定の期間が経過後に、リセット信号を発生するテストリセット部と、を備え、前記リセット信号を受けた前記第2のテスト部が前記第1のテスト部をリセット状態とする半導体装置が提供される。本発明の第1の視点によれば、半導体装置の共通規格に依存してテストモードのリセットを行うのではなく、自律してテストモードのリセットを行う半導体装置が、提供される。初めに、図1を用いて一実施形態の概要について説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、本発明を図示の態様に限定することを意図するものではない。上述のように、テスト回路を備える半導体装置は、ユーザが意図しないテストモードへの遷移を防ぐ必要がある。その際、半導体装置が特定の製品カテゴリに分類できる場合には、その製品カテゴリに含まれる半導体装置に共通して定められている規格を利用して、テストモードのリセットを行うことが考えられる。しかし、全ての半導体装置にこのような規定が存在するとは限らない。そのため、半導体装置の共通規格に依存してテストモードのリセットを行うのではなく、自律してテストモードのリセットを行う半導体装置が、望まれる。そこで、一例として図1に示す半導体装置200を提供する。図1に示す半導体装置200は、内部回路のテストを可能にする第1のテスト部201と、第1のテスト部201の動作状態を制御可能な第2のテスト部202と、第2のテスト部202が、第1のテスト部201のリセット状態を解除したことに応答して活性化されると共に、第1のテスト部201の活性化から所定の期間が経過後に、リセット信号を発生するテストリセット部203と、を備えている。さらに、第2のテスト部202は、テストリセット部203が発生するリセット信号を受け付けた場合に、第1のテスト部201をリセット状態とする。ここで、外部電源VDDの立ち上げ条件等によって、半導体装置200が誤ってテストモードに遷移した場合を考える。このような場合、半導体装置200がテストモードに遷移した際第1のテスト部201が活性化した時に、テストリセット部203も活性化し、テストモードへ遷移してからの時間を計測する。その後、テストリセット部203が計測を始めてから所定の時間経過後に、第2のテスト部202をリセットするリセット信号を発生する。すると、第2のテスト部202がリセット状態に遷移すると共に、第1のテスト部201もリセット状態になる。従って、誤ってエントリーされてしまったテストモードを強制的にリセット解除することができる。本発明において下記の形態が可能である。[形態1]上記第1の視点に係る半導体装置のとおりである。[形態2]前記半導体装置は、複数の前記第1のテスト部を含み、前記第2のテスト部は、前記複数の第1のテスト部を共通してリセット状態とすることが好ましい。[形態3]前記第2のテスト部は、外部から供給されるテストアドレス信号をラッチする複数のラッチ回路と、前記複数のラッチ回路の出力信号が所定の組み合わせの場合に、前記第1のテスト部のリセット状態の解除と、前記テストリセット部の活性化と、を行うイネーブル信号を発生するテストモードデコード回路と、を含むことが好ましい。[形態4]前記テストリセット部は、外部から供給される信号に応じて前記リセット信号の発生を留保することが好ましい。[形態5]前記テストリセット部は、外部から供給されるコマンド信号に応じて前記リセット信号の発生を留保することが好ましい。[形態6]前記テストリセット部は、ユーザには開示されていないコマンド信号に応じて前記リセット信号の発生を留保することが好ましい。以下に具体的な実施の形態について、図面を参照してさらに詳しく説明する。[第1の実施形態]本発明の第1の実施形態について、図面を用いてより詳細に説明する。図6は、本実施形態に係る半導体装置1の内部構成の一例を示す図である。半導体装置1は、内部にメモリセルアレイ31を備え、外部からクロックに同期して与えられたコマンド信号RASB、CASB等とアドレス信号ADDに基づいて、データ入出力端子DQからメモリセルアレイ31にデータをリードライトすることができる。半導体装置1は、コマンドデコーダ2と、内部回路3と、テスト制御部4から構成されている。なお、図6には、簡単のため、本実施形態に係る半導体装置1の実施に関係するモジュールのみを記載する。コマンドデコーダ2は、外部から与えられるRASB、CASB、WEB、CSBなどのコマンド信号を受け付ける。コマンドデコーダ2は、受け付けたコマンド信号をデコードし、半導体装置1の各部の動作を制御する。コマンドデコーダ2は、内部コマンド信号ICMDとして内部回路3に、テストモードレジスタセットコマンドTMRSとしてテスト制御部4に、それぞれ制御信号を出力する。内部回路3には、複数のメモリセルを内部に含むメモリセルアレイ31と、メモリセルへのアクセスを制御する読み出し書き込み制御回路32と、が含まれている。テスト制御部4は、テストモードレジスタセットコマンドTMRSと、テストアドレス信号TA0~TAnを受け付ける。テスト制御部4は、これらの入力信号からテストモード信号TESTm<i>mは1以上の整数、以下同じを読み出し書き込み制御回路32に含まれるテストデコーダ図6において図示せずに供給する。ここで、テストデコーダは内部回路3に含まれ、テスト対象となる回路と接続され、テストモード信号TESTm<i>に応じて、テスト対象となる回路図6において図示せずの制御を行う回路である。また、整数mは読み出し書き込み制御回路32に含まれるテストデコーダ及びテスト対象となる回路の個数を表すと共に、整数mによってテストモード信号、テストデコーダ、テスト対象となる回路が結びつけられている。より具体的には、テストモード信号TESTm<i>により制御可能なテストデコーダ及びテスト対象となる回路は1つであり、これらのテストデコーダ及びテスト対象となる回路は他のテストモード信号からは制御できない。図7は、テスト制御部4の内部構成の一例を示す図である。図7において図2と同一構成要素には、同一の符号を表し、その説明を省略する。テスト制御部4は、モード検出回路10と、デコード回路20と、複数のラッチ回路30a~30eと、PON信号発生回路40と、複数のテスト部50-1~50-mと、テストモードデコード回路60と、OSC回路70と、テストモードリセット回路80と、リセット信号発生回路90と、インバータ回路INV5と、を含んでいる。なお、テスト部50が上述の第1のテスト部に相当し、デコード回路20、ラッチ回路30a~30e及びテストモードデコード回路60が第2のテスト部に相当し、OSC回路70、テストモードリセット回路80及びインバータ回路INV5が上述のテストリセット部に相当する。図7と図2の相違点は、半導体装置1は、複数のテスト部50-1~50-mと、テストモードデコード回路60と、OSC回路70と、テストモードリセット回路80と、リセット信号発生回路90と、を備える点である。複数のテスト部50-1~50-mはそれぞれ、デコード回路51と、複数のラッチ回路52a~52eと、を含んでいる。デコード回路51とデコード回路20の構成、ラッチ回路30a~30eとラッチ回路52a~52eの構成は、それぞれ実質的に同一であるため、説明を省略する。複数のテスト部50-1~50-mは、互いに共通のテストアドレス信号TA0~TAnを受け取る。しかし、複数のテスト部50-1~50-mが活性化される条件は互いに異なる。即ち、複数のテスト部50-1~50-mはそれぞれ、テストアドレス信号TA5~TAnが互いに異なる組み合わせによって活性化される。その結果、テストアドレス信号TA5~TAnを所定の組み合わせにすることで、複数のテスト部50-1~50-mのうち、所望のテスト部を選択的に活性化することができる。言い換えれば、複数のテスト部50-1~50-mのそれぞれに含まれるデコード回路51は、テストアドレス信号TA5~TAnが互いに異なる組み合わせに応答して、信号TLASELmを発生する。さらに、複数のテスト部50-1~50-mに含まれる複数のラッチ回路52a~52eには、テストモードデコード回路60からテストイネーブルモード信号TVTMENが共通に供給される。複数のテスト部50-1~50-mは、それぞれテストモード信号を発生し、テストモード信号は対応した読み出し書き込み制御回路32に含まれるテストデコーダに供給される。なお、新たに追加したテストモードデコード回路60等の構成及び動作については、半導体装置1の動作と共に説明する。次に、本実施形態に係る半導体装置1の動作について説明する。図8は、半導体装置1に外部電源VDDを投入した際の各信号の波形の一例を示す図である。なお、図8においては、複数のテスト部50-1~50-mのうち、テスト部50-1を活性化させる場合の波形を示す。また、図8において示す半導体装置1の動作は、半導体装置1が意図せずテストモードに遷移した場合の波形ではなく、半導体装置を意図してテストモードに遷移させる場合の波形である。初めに、モード検出回路10は、コマンドデコーダ2が出力するテストモードレジスタセットコマンドTMRSに応じて、テストモードへの遷移を決定する。その際に、モード検出回路10は、外部クロック図8では図示せずに同期して、時刻T2及びT3で、一定期間HレベルとなるMTRS信号を発生する。ここで、時刻T2において、モード検出回路10によってテストモードへの遷移が決定されテストイネーブルモードをエントリーし、時刻T3において、テストモードにおける動作モードを決定するテストモードをエントリーする。また、デコード回路20は、モード検出回路10が出力するMTRS信号と、テストアドレス信号TA5~TAnの組み合わせにより活性化され、一定期間HレベルとなるTLASELZ信号を発生する時刻T2。ラッチ回路30a~30eは、デコード回路20が出力するTLASELZ信号がHレベルの際にテストアドレス信号TA<i>の論理レベルを取り込み、TLASELZ信号がLレベルに遷移する際に取り込んだテストアドレス信号TA<i>の論理レベルをラッチする。即ち、時刻T2の後、TLASELZ信号がLレベルに遷移することで、テストモード信号TESTZ<4:0>が確定する。テストモードデコード回路60は、ラッチ回路30a~30eが出力するテストモード信号TESTZを受け付け、その組み合わせに応じてテストイネーブルモード信号TVTMENを出力する。テストイネーブルモード信号TVTMENの活性レベルは、Hレベルである。図9は、テストモードデコード回路60の回路構成の一例を示す図である。図9に示すように、テストモードデコード回路60は、2つのインバータ回路と、2つのNAND回路と、1つのNOR回路と、を含んでいる。図9に示す回路構成であれば、テストモード信号TESTZ<4:0>が10101の場合に限り、テストイネーブルモード信号TVTMENはHレベルとなる。また、上述のように、テスト部50-1~50-mに含まれるデコード回路51は、モード検出回路10が出力するMTRS信号と、テストアドレス信号TA5~TAnと、を受け付ける。しかし、テスト部50-1~50-mに含まれるデコード回路51は、デコード回路20とは、異なるテストアドレス信号TA5~TAnの組み合わせにより活性化される。図8においては、テスト部50-1に含まれるデコード回路51が活性化すると、デコード回路51は一定期間HレベルとなるTLASEL1信号を発生する時刻T3。テスト部50-1に含まれる複数のラッチ回路52a~52eは、デコード回路51が出力するTLASEL1信号がHレベルの際にテストアドレス信号TA<i>の論理レベルを取り込み、TLASEL1信号がLレベルに遷移する際に取り込んだテストアドレス信号TA<i>の論理レベルをラッチする。即ち、TLASEL1信号がLレベルに遷移することで、テストモード信号TEST1<4:0>が確定する。また、テスト部50-1に含まれるラッチ回路52a~52eには、テストモードデコード回路60が出力するテストイネーブルモード信号TVTMENが入力される。テスト部50-1に含まれるラッチ回路52a~52eは、テストイネーブルモード信号TVTMENがHレベルの場合に、テストアドレス信号TA<i>の論理レベルを取り込み、Lレベルの場合に出力をリセットするLレベルを出力する。従って、テストイネーブルモード信号TVTMENが活性化されているHレベルの場合に限り、半導体装置1のテスト制御部4は、テストモード信号の設定が可能となる。なお、テストイネーブルモード信号TVTMENはOSC回路70に対しても入力される。図10は、OSC回路70の回路構成の一例を示す図である。図10に示すように、OSC回路70は、1つのNAND回路と偶数個図10では4個のインバータ回路で構成されている。また、最終段のインバータ回路の出力は、NAND回路の入力にフィードバックされている。OSC回路70は、テストイネーブルモード信号TVTMENがHレベルになると、一定周期の内部クロックパルス信号VTOSCを出力し、テストイネーブルモード信号TVTMENがLレベルになることで内部クロックパルス信号VTOSCの出力を停止する。さらに、テストイネーブルモード信号TVTMENはインバータ回路INV5図7参照で論理反転され、テストモードリセット回路80に対しても入力される。図11は、テストモードリセット回路80の回路構成の一例を示す図である。テストモードリセット回路80は、カウンタ回路81とAND回路を含んで構成される。カウンタ回路81は、qビットqは2以上の整数、以下同じのバイナリカウンタであって、OSC回路70が出力する内部クロックパルス信号VTOSCを入力とする。カウンタ回路81を構成する各フリップフロップの出力は、AND回路の各入力端子に入力される。テストモードリセット回路80は、カウンタ回路81に含まれるフリップフロップの出力が全てHレベルとなった時点で、一定期間Hレベルとなるテストモードリセット信号VTMRSTを出力する。即ち、テストモードリセット回路80はテストイネーブルモード信号TVTMENがHレベルに遷移した後、内部クロックパルス信号VTOSCの周期×2q秒後となる時刻T4において、テストモードリセット信号VTMRSTを出力するHレベルに設定する。なお、テストモードリセット回路80に含まれるカウンタ回路81はテストイネーブルモード信号TVTMENをインバータ回路INV5で反転したVTCRST信号により初期化される。従って、テストイネーブルモード信号TVTMENがLレベルの場合には、VTCRST信号はHレベルであり、テストモードリセット回路80に含まれるカウンタ回路81はリセットされる。一方、テストイネーブルモード信号TVTMENがHレベルの場合には、VTCRST信号はLレベルであり、カウンタ回路81は動作状態となる。テストモードリセット回路80が出力するテストモードリセット信号VTMRSTは、リセット信号発生回路90に入力される。図12は、リセット信号発生回路90の回路構成の一例を示す図である。リセット信号発生回路90は、インバータ回路とAND回路を含んで構成される。リセット信号発生回路90は、PON信号発生回路40が出力するパワーオンリセット信号PONBと、テストモードリセット信号VTMRSTと、を受け付ける。リセット信号発生回路90が出力するRSTB信号は、ラッチ回路30a~30eに入力される。ここで、リセット信号発生回路90は、PON信号発生回路40が外部電源VDDの立ち上がりを検知してパワーオンリセット信号PONBをHレベルに設定するまでの期間、又は、テストモードリセット信号VTMRSTがHレベルに設定されている期間、ラッチ回路30a~30eをリセットする。従って、本実施形態に係る半導体装置1が備えるテスト制御部4は、複数のテスト部50-1~50-mを活性化するためのテストイネーブルモード信号TVTMENをHレベルに設定してから図8の時刻T2、予め設定された時間を経過後時刻T4にテストモードリセット信号VTMRSTを発生し、テストイネーブルモード信号TVTMENを非活性化することで、テストモード信号のリセットを行う。なお、時刻T2~時刻T4までの時間は、カウンタ回路81のカウント数により定まる。以上の説明は、半導体装置1の外部からコマンドを発行することによって、半導体装置1をテストモードに遷移させる場合の動作に関するものである。即ち、図8の動作は半導体装置1を意図してテストモードに遷移させる場合の一例である。次に、半導体装置1が意図に反してテストモードに遷移した場合の動作について説明する。図13は、半導体装置1に外部電源VDDを投入した際の各信号の波形の一例を示す図である。図13では、半導体装置1のテスト制御部4のテストイネーブルモード信号TVTMENが外部電源VDDを投入する際に誤って活性化されたHレベルとなった場合の波形を示す。図13では、時刻T5において、テストモードデコード回路60が出力するテストイネーブルモード信号TVTMENがHレベルに設定されたものとする。なお、このテストイネーブルモード信号TVTMENがHレベルに設定されることは、ユーザの意図に反する動作である。テストイネーブルモード信号TVTMENがHレベルに設定されると、OSC回路70が動作し、内部クロックパルス信号VTOSCが出力される。テストモードリセット回路80は、内部クロックパルス信号VTOSCを受け付け、内部に含まれるカウンタ回路81により内部クロックパルス信号VTOSCの周期×2q秒後となる時刻T6にテストモードリセット信号VTMRSTをHレベルに設定する。その後、テストモードリセット回路80は、一定期間経過後に、テストモードリセット信号VTMRSTをLレベルに設定する。テストモードリセット信号VTMRSTがHレベルに設定されることにより、リセット信号発生回路90が出力するRSTB信号はLレベルとなり、ラッチ回路30a~30eをリセットする。その結果、テストイネーブルモード信号TVTMENも非活性レベルにリセットされ、ラッチ回路52a~52eの出力であるテストモード信号TESTm<4:0>もリセットされる。なお、テストイネーブルモード信号TVTMENが活性化されてから非活性化されるまでの時間設定は、内部クロックパルス信号VTOSCの周期及びカウンタ回路81のビット数により任意に設定することが可能である。ここで、本実施形態においては、テストモードの設定をモード検出回路10と、デコード回路20と、ラッチ回路30a~30eで行う構成について説明したが、他の回路構成であっても、テストモードを一定期間経過後にリセットする手法を適用可能であることは勿論である。以上のように、半導体装置1では、OSC回路70及びテストモードリセット回路80等を用いることで、予め任意に設定した時間後に、誤って活性化してしまったテストモード信号をリセットすることができる。従って、半導体装置1は、半導体装置の共通規格に依存してテストモードのリセットを行うのではなく、半導体装置が自律してテストモードのリセットを行うことができる。その結果、半導体装置の製品カテゴリに特有な外部信号やコマンドに応じてイニシャライズシーケンスを変更することで、半導体装置1が意図せずテストモードに遷移することを防止する必要がない。即ち、半導体装置1を含むシステム側のイニシャライズシーケンスを変更する必要がない。次に、半導体装置が特定のカテゴリに分類できる場合には、そのカテゴリに含まれる半導体装置に共通して定められている規格を利用して、テストモードのリセットの実現について説明する。図14は、半導体装置に含まれるテスト制御部の一例を示す図である。図14において図2と同一構成要素には、同一の符号を表し、その説明を省略する。図14と図2の相違点は、外部信号であるクロックイネーブル信号CKEを受け付ける初段回路100と、リセット信号発生回路91と、備える点である。クロックイネーブル信号CKEは、外部電源VDDの立ち上げ時にはLレベルに設定される。このことは、DDR2-SDRAMの製品仕様としてJEDECで規定されている。クロックイネーブル信号CKEは、初段回路100に入力され、CKEINT信号としてリセット信号発生回路91に入力される。図15は、リセット信号発生回路91の回路構成の一例を示す図である。図15に示すように、リセット信号発生回路91はAND回路である。リセット信号発生回路91は、PON信号発生回路40が出力するパワーオンリセット信号PONBと、CKEINT信号と、の論理積をRSTB信号として出力する。即ち、クロックイネーブル信号CKEがLレベルの期間は、RSTB信号はLレベルとなるため、外部電源VDDが十分立ち上がるまでの期間、ラッチ回路30a~30eのリセットを行うことができる。図16は、半導体装置に外部電源VDDを投入した際の各信号の波形の一例を示す図である。図16において、外部電源VDDが十分立ち上がる時刻T9までの期間、RSTB信号をLレベルに設定することが可能となる。従って、PON信号発生回路40でパワーオンリセット信号PONBを適切なタイミングで生成できない場合でも、外部からテストモード信号をリセットすることができる。図17は、半導体装置に含まれるテスト制御部の一例を示す図である。図17において図14と同一構成要素には、同一の符号を表し、その説明を省略する。図17と図14の相違点は、初段回路100に代えて、コマンド信号CSB、RASB等を受け付けるプリチャージ発生回路110を備える点である。図18は、プリチャージ発生回路110の回路構成の一例を示す図である。プリチャージ発生回路110は、2つのNAND回路とOR回路を含んでいる。プリチャージ発生回路110は、半導体装置にプリチャージコマンドが発行されたことを検出すると、Hレベルのプリチャージ信号MPREBを出力する。リセット信号発生回路91は、プリチャージ発生回路110が出力するプリチャージ信号MPREBと、PON信号発生回路40が出力するパワーオンリセット信号PONBと、を受け付け、RSTB信号を出力する。図19は、半導体装置に外部電源VDDを投入した際の各信号の波形の一例を示す図である。図19の時刻T12においてプリチャージコマンドCSB、RASB、CASB及びWEBが全てHレベルを検知すると、プリチャージ発生回路110の出力であるプリチャージ信号MPREBがLレベルになる共に、リセット信号発生回路91の出力信号であるRSTB信号もLレベルとなる。RSTB信号は、ラッチ回路30a~30eに入力されるため、プリチャージコマンド受付期間中にラッチ回路30a~30eの出力が強制的にLレベルにリセットされる。即ち、DDR2-SDRAMの製品仕様としてイニシャライズシーケンスで電源立ち上がり後200μs後にプリチャージコマンドを入れるようにJEDECで規定された仕様を利用し、テストモードのリセットを行うことができる。以上のように、半導体装置の製品カテゴリごとに定められている規格を利用して、半導体装置が意図せずテストモードに遷移した場合でも、強制的にテストモードをリセットすることが可能である。ここで、このようなテストモードの解除手法は、半導体装置を内部に組み込むシステム側が、規格を遵守することが前提である。しかし、システム側が、これらの規格を常に遵守できるとは限らない。そこで、図14や図17に示すテスト制御部に対して本実施形態において説明した複数のテスト部50-1~50-m、OSC回路70、テストモードリセット回路80等を追加することで、より確実に意図しないテストモードの遷移を防止することができる。[第2の実施形態]続いて、第2の実施形態について図面を参照して詳細に説明する。図20は、本実施形態に係る半導体装置1aの内部構成の一例を示す図である。図20において図6と同一構成要素には、同一の符号を表し、その説明を省略する。図6に示す半導体装置1と半導体装置1aの相違点は、半導体装置1aの外部から供給される強制EXIT解除信号PEXITをテスト制御部4aが受け付ける点である。図21は、図20に示すテスト制御部4aの内部構成の一例を示す図である。図21において図7と同一構成要素には、同一の符号を表し、その説明を省略する。テスト制御部4及び4aの相違点は、VTCRST信号を生成するインバータ回路INV5に代えて、強制EXIT解除回路120を備える点である。図22は、強制EXIT解除回路120の回路構成の一例を示す図である。図22に示すように、強制EXIT解除回路120はNAND回路である。強制EXIT解除回路120は、テストモードデコード回路60の出力信号が出力するテストイネーブルモード信号TVTMENと強制EXIT解除信号PEXITの否定論理積を出力する。従って、強制EXIT解除信号PEXITがHレベルに設定されている場合のテスト制御部4aの動作は、テスト制御部4と同様である。そのため、テスト制御部4aを含めた半導体装置1aの動作の詳細は省略する。ここで、半導体装置がテストモードを備える目的は、製品出荷前に動作テストや評価解析を実現することである。そのため、意図して半導体装置をテストモードに遷移させた場合には、一定時間、テストモード状態である必要がある。より具体的には、意図してテストモードに遷移させたにも関わらず、OSC回路70及びテストモードリセット回路80の設計で定まる時間で、テストモードのリセットがなされるのは不適切な場合がある。そこで、半導体装置1aは外部から強制EXIT解除信号PEXITを受け付け、強制EXIT解除信号PEXITがLレベルの期間は、VTCRST信号をHレベルに維持するようにする。即ち、テストモードリセット回路80は、外部から供給される強制EXIT解除信号PEXITに応じてVTCRST信号リセット信号の発生を留保する。VTCRST信号がHレベルであれば、テストモードリセット回路80に含まれるカウンタ回路81が初期化され、テストモード信号TESTm<i>がリセットされることがない。テストモードリセット回路80に含まれるカウンタ回路81は動作しないため、テストモードに遷移しても一定時間経過後に強制的にリセットされることなく、評価解析が継続できる。[第3の実施形態]続いて、第3の実施形態について図面を参照して詳細に説明する。図23は、本実施形態に係る半導体装置1bの内部構成の一例を示す図である。図23において図20と同一構成要素には、同一の符号を表し、その説明を省略する。図20に示す半導体装置1aと半導体装置1bの相違点は、強制EXIT解除信号PEXITの代わりに、外部から供給されるコマンド信号RASB、CASB、WEB、CSBをテスト制御部4bに対しても供給する点である。図24は、図23に示すテスト制御部4bの内部構成の一例を示す図である。図24において図21と同一構成要素には、同一の符号を表し、その説明を省略する。テスト制御部4aと4bの相違点は、コマンド発生回路130を備える点である。コマンド発生回路130が出力するMCMD信号が、強制EXIT解除信号PEXITに代えて、強制EXIT解除回路120aに入力される。図25は、強制EXIT解除回路120aの回路構成の一例を示す図である。強制EXIT解除回路120aは、インバータ回路とOR回路を含んで構成される。強制EXIT解除回路120aは、テストモードデコード回路60が出力するテストイネーブルモード信号TVTMENを論理反転した信号と、コマンド発生回路130が出力するMCMD信号と、の論理和を出力する。従って、MCMD信号がLレベルに設定されている場合のテスト制御部4bの動作は、テスト制御部4aと同様である。図26は、コマンド発生回路130の回路構成の一例を示す図である。コマンド発生回路130は、2つのNAND回路とNOR回路を含んで構成される。コマンド発生回路130は、半導体装置1bの外部からプリチャージコマンドの入力CSB、RASB、CASB、WEBが全てHレベルを受けた場合に、HレベルとなるMCMD信号を出力する。MCMD信号がHレベルとなることにより、強制EXIT解除回路120aが出力するVTCRST信号がHレベルとなり、テストモードリセット回路80に含まれるカウンタ回路81を初期化することができる。従って、第2の実施形態に係る半導体装置1aと同様に、外部からコマンド信号を定期的に入力することで、テストモードに遷移した場合であっても強制的にリセットされることはなく評価解析を行うことができる。即ち、テストモードリセット回路80は、外部から供給されるコマンド信号に応じてVTCRST信号リセット信号の発生を留保する。さらに、コマンド発生回路130は、プリチャージコマンド以外にもユーザに公開しない評価解析専用のコマンドを用いることが可能である。なお、引用した上記の特許文献等の各開示は、本書に引用をもって繰り込むものとする。本発明の全開示請求の範囲を含むの枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素各請求項の各要素、各実施例の各要素、各図面の各要素等を含むの多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。