インバータと、前記インバータに並列接続された帰還抵抗と、前記インバータに並列に接続された水晶振動子と、前記インバータの入力と電源との間に接続された第1キャパシタと、前記インバータの出力と電源との間に接続された第2キャパシタと、を有する水晶発振回路において、前記インバータが、電源の側に接続された定電流回路と、前記定電流回路と電源の-側との間に接続されたn型のMOSトランジスタと、から構成されていることを特徴とする水晶発振回路。インバータと、前記インバータに並列接続された帰還抵抗と、前記インバータに並列に接続された水晶振動子と、前記インバータの入力と電源との間に接続された第1キャパシタと、前記インバータの出力と電源との間に接続された第2キャパシタと、を有する水晶発振回路において、前記インバータが、電源の-側に接続された定電流回路と、前記定電流回路と電源の側との間に接続されたp型のMOSトランジスタと、から構成されていることを特徴とする水晶発振回路。前記MOSトランジスタのゲート長を0.8μm以下とすることを特徴とする請求項1又は2に記載の水晶発振回路。前記MOSトランジスタのゲート長を0.5μ以下とすることを特徴とする請求項1又は2に記載の水晶発振回路。前記第1キャパシタを電源の側及び-側のうち一方に接続し、前記第2キャパシタを電源の側及び-側のうち他方に接続したことを特徴とする請求項1~4何れか1項に記載の水晶発振回路。そこで、本発明は、反転電圧VTH、負性抵抗-RL、発振周波数f0が電源VDDの影響を受けることがなく、定電圧回路を追加する必要がなく、しかも、動作電圧も低くなり、水晶振動子に流れる電流も小さくすることができる発振回路を提供することを課題とする。上述した課題を解決するためになされた請求項1記載の発明は、インバータと、前記インバータに並列接続された帰還抵抗と、前記インバータに並列に接続された水晶振動子と、前記インバータの入力と電源との間に接続された第1キャパシタと、前記インバータの出力と電源との間に接続された第2キャパシタと、を有する水晶発振回路において、前記インバータが、電源の側に接続された定電流回路と、前記定電流回路と電源の-側との間に接続されたn型のMOSトランジスタと、から構成されていることを特徴とする水晶発振回路に存する。請求項2記載の発明は、インバータと、前記インバータに並列接続された帰還抵抗と、前記インバータに並列に接続された水晶振動子と、前記インバータの入力と電源との間に接続された第1キャパシタと、前記インバータの出力と電源との間に接続された第2キャパシタと、を有する水晶発振回路において、前記インバータが、電源の-側に接続された定電流回路と、前記定電流回路と電源の側との間に接続されたp型のMOSトランジスタと、から構成されていることを特徴とする水晶発振回路に存する。請求項3記載の発明は、前記MOSトランジスタのゲート長を0.8μm以下とすることを特徴とする請求項1又は2に記載の水晶発振回路に存する。請求項4記載の発明は、前記MOSトランジスタのゲート長を0.5μ以下とすることを特徴とする請求項1又は2に記載の水晶発振回路に存する。請求項5記載の発明は、前記第1キャパシタを電源の側及び-側のうち一方に接続し、前記第2キャパシタを電源の側及び-側のうち他方に接続したことを特徴とする請求項1~4何れか1項に記載の水晶発振回路に存する。以上説明したように請求項1記載の発明によれば、インバータを定電流回路とn型のMOSトランジスタとで構成することにより、反転電圧VTH、負性抵抗-RLが電源VDDの変動の影響を受けることがない。また、定電流回路とn型のMOSトランジスタとを直列接続して構成したインバータは、その反転電圧VTHが定電流値とn型のMOSトランジスタとで決定されるため、寄生ダイオードの値が変動しにくくなりその結果、発振周波数f0が電源VDDの影響を受けることがないので、従来のように定電圧回路を設ける必要がない。しかも、インバータを構成するMOSトランジスタが1つでよい。定電流回路にMOSトランジスタを用いたとしても2つのMOSトランジスタを電源間に直列接続すればよく、電源間に直列接続するMOSトランジスタの数を減らしてMOSトランジスタの動作電圧も低くすることができる。また、水晶振動子には定電流回路からの定電流が流れるため、この定電流の設定によって低水晶電流化と水晶発振から出る電磁波の低減も図ることができる。請求項2記載の発明によれば、インバータを定電流回路とp型のMOSトランジスタとで構成することにより、反転電圧VTH、負性抵抗-RLが電源VDD基準で決定される為、電源VDDの変動の影響を受けることがない。また、p型のMOSトランジスタと定電流回路とを直列接続して構成したインバータは、その反転電圧VTHが定電流値とp型のMOSトランジスタとで決定されるため、寄生ダイオードの値が変動しにくくなりその結果、発振周波数f0が電源VDDの影響を受けることがないので、定電圧回路を設ける必要がない。しかも、少なくとも1つのMOSトランジスタにより構成されているため、MOSトランジスタの動作電圧も低くすることができる。また、水晶振動子には定電流回路からの定電流が流れるため、この定電流の設定によって低水晶電流化と水晶発振から出る電磁波の低減も図ることができる。請求項3記載の発明によれば、CMOSインバータ、帰還抵抗、第1キャパシタ及び第2キャパシタを内蔵した1つのICチップの大きさを0.8mm×0.8mm、CMOSインバータのゲート長を1μm以下とした従来品と同等の大きさ=0.8mm×0.8mmで同等の特性即ち同等のドレイン-ソース電流、gmにすることができる。請求項4記載の発明によれば、CMOSインバータ、帰還抵抗、第1キャパシタ及び第2キャパシタを内蔵した1つのICチップの大きさを0.8mm×0.8mm、CMOSインバータのゲート長を1μm以下とした従来品と同等の特性即ち同等のドレイン-ソース電流、負性抵抗-RLで、ICチップの大きさを0.72mm×0.72mm以内に抑えることができる。請求項5記載の発明によれば、電源オン直後に定電流回路の動作が遅れてもインバータの入力と出力とを反転させることができ、電源オン直後の発振を安定させることができる。第1実施形態次に、第1実施形態における本発明の水晶発振回路について図1及び図2を参照して以下説明する。図1に示すように、水晶発振回路1は、水晶振動子Qzと、発振回路2と、増幅回路3と、から構成されている。上記発振回路2は、インバータとしてのNMOSインバータIVnと、帰還抵抗Rfと、第1キャパシタ及び第2キャパシタとしてのキャパシタCG及びCDと、から構成されている。上記水晶振動子Qz、NMOSインバータIVn及び帰還抵抗Rfは、互いに並列接続されている。そして、キャパシタCGは、NMOSインバータIVnの入力と電源Vの-側である電源VSSとの間に設けられている。キャパシタCDは、NMOSインバータIVnの出力と電源VSSとの間に設けられている。上記NMOSインバータIVnは、電源Vの側である電源VDDに接続された定電流回路Inと、定電流回路Inと電源Vの-側である電源VSSとの間に接続されたn型のMOSトランジスタTnと、から構成されている。MOSトランジスタTnは、ドレインが電源VDD側に接続され、ソースが電源VSS側に接続されている。これら定電流回路In及びMOSトランジスタTnは互いに直列接続され、MOSトランジスタTnのゲートがNMOSインバータIVnの入力となり、定電流回路InとMOSトランジスタTnのドレインとの接続点がNMOSインバータIVnの出力となる。上記定電流回路Inとしては、例えば図2Aに示すようにカレントミラー回路21から構成されたものや、図2Bに示すように抵抗R2から構成されたものや、図2Cに示すように、トランジスタTから構成されたものなど公知のものが用いられる。上記NMOSインバータIVnは、入力電圧VinがMOSトランジスタTnのしきい値電圧Vthnを超えると、MOSトランジスタTnがオンして出力電圧Voutが電源VSSと等しくなるLoレベル。これに対して、入力電圧Vinがしきい値電圧Vthnを下回ると、MOSトランジスタTnがオフして、出力電圧Voutが電源VDDと等しくなるHiレベル。増幅回路3は、NMOSインバータIVnの出力と、基準電圧Vrefと、が供給されたオペアンプ31から構成されている。上記基準電圧Vrefは、電源V間に互いに直列接続された定電流回路I1とn型のMOSトランジスタTn1との接続点の電圧である。定電流回路I1は、上記定電流回路Inと同じ構成で設けられている。MOSトランジスタTn1は、上記MOSトランジスタTnと同じ構成で設けられ、ゲートが電源VDDに接続されている。よって、基準電圧Vrefは、NMOSインバータIVnの反転電位VTHの出力と等しくなる。オペアンプ31は、NMOSインバータIVnの出力と基準電圧Vrefとの差分を増幅して出力することによりNMOSインバータIVnの出力を増幅する。次に、上述した構成の水晶発振回路1の反転電圧VTHについて求めて見る。上記定電流回路Inからの定電流をIcとする。背景技術でも示したように、NMOSインバータIVnの出力が反転するときは、MOSトランジスタTnのドレイン-ソース間に流れる電流Idsnは下記の式13で表すことができる。なお、Ln:MOSトランジスタTnのゲート長、Wn:MOSトランジスタTnのゲート幅、μn:MOSトランジスタTnのチャンネル中キャリア移動度、Vthn:MOSトランジスタTnのしきい値電圧である。また、NMOSインバータIVnが反転するときは、下記の式14に示すように、電流Idsnと定電流Icとが等しくなる。Idsn=Ic...14上記式14を上記式13に代入したときの入力電圧Vinが反転電圧VTHとなる。よって、反転電圧VTHは下記の式15で表すことができる。式15から明らかなように、反転電圧VTHは電源VDDに依存する値ではない。次に、上記水晶発振回路1の負性抵抗-RLについて求めて見る。負性抵抗-RLは背景技術でも説明したようにgmに比例する。第1実施形態の水晶発振回路1においては、gmはMOSトランジスタTnの相互コンダクタンスgmnと等しくなり、下記の式16に示すように電流Idsnに依存する値である。上記式16からも明らかなように、gm=gmnは電源VDDに依存する値とならない。よって、上記水晶発振回路1によれば、NMOSインバータIVnを定電流回路Inとn型のMOSトランジスタTnとで構成することにより、反転電圧VTH、負性抵抗-RLが電源VDDの変動の影響を受けることがない。また、寄生ダイオードDG、DD図6参照VSS側にかかる電圧が変動しないため、その容量が変動せずその結果、発振周波数f0が電源VDDの影響を受けることないので、従来のように定電圧回路を設ける必要がない。しかも、上記NMOSインバータIVnは、MOSトランジスタTnが1つでよい。上記定電流回路InにMOSトランジスタと用いたとしても2つのMOSトランジスタを電源V間に直列接続すればよく、電源間に直列接続するMOSトランジスタの数を減らしてMOSトランジスタの動作電圧も低くすることができる。また、水晶振動子Qzには定電流回路Inからの定電流Icが流れるため、この定電流Icの設定によって低水晶電力化と水晶発振からでる電磁波の低減も図ることができる。第2実施形態次に、第2実施形態について図3を参照して説明する。なお、同図において、上述した図1について第1実施形態で既に説明した部分と同等の部分には同一符号を付してその詳細な説明を省略する。第1実施形態と第2実施形態とで大きく異なる点は、インバータの構成である。第2実施形態では、NMOSインバータIVnに変わってPMOSインバータIVpを用いている。上記PMOSインバータIVpは、電源Vの側である電源VDDに接続されたp型のMOSトランジスタTpと、MOSトランジスタTpと電源Vの-側である電源VSSとの間に接続された定電流回路Ipと、から構成されている。MOSトランジスタTpは、ドレインが電源VDD側に接続され、ソースが電源VSS側に接続されている。これら定電流回路Ip及びMOSトランジスタTpは互いに直列接続され、MOSトランジスタTpのゲートがPMOSインバータIVpの入力となり、定電流回路IpとMOSトランジスタTpのドレインとの接続点がPMOSインバータIVpの出力となる。上記PMOSインバータIVpは、入力電圧VinがMOSトランジスタTpのしきい値電圧Vthpを下回ると、MOSトランジスタTpがオンして出力電圧Voutが電源VDDと等しくなるHiレベル。これに対して、入力電圧Vinがしきい値電圧Vthpを超えると、MOSトランジスタTpがオフして出力電圧Voutが電源VSSと等しくなるLoレベル。また、オペアンプ31には、電源V間に互いに直列接続されたp型のMOSトランジスタTp1と定電流回路I2との接続点の電圧である基準電圧refが供給されている。MOSトランジスタTp1は、上記MOSトランジスタTpと同じ構成で設けられ、ゲートが電源VSSに接続されている。定電流回路I2は、上記定電流回路Ipと同じ構成で設けられている。よって、基準電圧Vrefは、PMOSインバータIVpの反転電位VTHの出力と等しくなる。オペアンプ31は、PMOSインバータIVpの出力と基準電圧Vrefとの差分を増幅して出力することによりPMOSインバータIVpの出力を増幅する。次に、上述した構成の水晶発振回路1の反転電圧VTHについて求めて見る。上記定電流回路Ipからの定電流をIcとする。背景技術でも示したように、PMOSインバータIVpが反転するときは、MOSトランジスタTpのドレイン-ソース間に流れる電流Idnpは下記の式17で表すことができる。なお、Lp:MOSトランジスタTpのゲート長、Wp:MOSトランジスタTpのゲート幅、μp:MOSトランジスタTpのチャンネル中キャリア移動度、Vthp:MOSトランジスタTpのしきい値電圧である。また、PMOSインバータIVpが反転するときは、下記の式18に示すように、電流Idspと定電流Icとが等しくなる。Idsp=Ic...18上記式18を上記式17に代入したときの入力電圧Vinが反転電圧VTHとなる。よって、反転電圧VTHは下記の式19で表すことができる。式19から明らかなように、反転電圧VTHは電源VDDとの差分に依存する値となる。即ち、反転電位VTHは電源VDDを基準として決定される値となる。次に、上記水晶発振回路1の負性抵抗-RLについて求めて見る。負性抵抗-RLは背景技術でも説明したようにgmに比例する。第2実施形態の水晶発振回路1においては、gmはMOSトランジスタTpの相互コンダクタンスgmpと等しくなり、下記の式20に示すように電流Idspに依存する値である。上記式20からも明らかなように、gm=gmpは電源VDDとの差分に依存する値となる。即ち、gmは電源VDDを基準として決定される値となる。よって、上記水晶発振回路1によれば、PMOSインバータIVpを定電流回路Ipとp型のMOSトランジスタTpとで構成することにより、反転電圧VTH、負性抵抗-RLが電源VDDを基準として決定される値となるため電源VDDの変動の影響を受けることがない。また、定電流回路Ipとp型のMOSトランジスタTpとを直列接続して構成したPMOSインバータIVpは、従来のCMOインバータIVcのようにp型半導体とn型半導体とが一つの基板上に共存していない。このため、寄生ダイオードVDD側にかかる電圧が変動しないため、容量が変動せずその結果、発振周波数f0が電源VDDの影響を受けることないので、従来のように定電圧回路を設ける必要がない。しかも、上記PMOSインバータIVpは、MOSトランジスタTpが1つでよい。上記定電流回路IpにMOSトランジスタと用いたとしても2つのMOSトランジスタを電源V間に直列接続すればよく、電源間に直列接続するMOSトランジスタの数を減らしてMOSトランジスタの動作電圧も低くすることができる。また、水晶振動子Qzには定電流回路Ipからの定電流Icが流れるため、この定電流Icの設定によって低水晶電流化と水晶発振から出る電磁波の低減も図ることができる。ところで、第1実施形態及び第2実施形態においては、図4に示すように、上述した発振回路2は1つのICチップ5内に樹脂封止され、このICチップ5は水晶振動子Qzと共にケース6内に収容された1つのパッケージ7になっている。このパッケージ7のサイズは、A×B=3.2mm×2.5mmより小さくなってくると水晶振動子Qzの小型化によって水晶振動子Qzで消費される電力が制限されると共に、搭載されるICチップ5の大きさも制限される。パッケージ7のサイズがA×B=3.2mm×2.5mmの場合は、ICチップ5の大きさはC×D=0.8mm×0.8mm以下にする必要がある。図6に示す従来のCMOSインバータIVcを用いた従来品では、ICチップ5の大きさがC×D=0.8mm×0.8mmのときにMOSトランジスタTp2、Tn2のゲート長Ln、Lpを1μm以下とするような特性Idsとgmの値に設計されている。CMOSインバータIVcを用いた従来品では、gmはp型のMOSトランジスタTp2のgmpとn型のMOSトランジスタTp2とのgmnとの合成とになる。第1実施形態で説明したNMOSインバータIVnのgmはn型のMOSトランジスタTnのgmnと等しくなる。また、第2実施形態で説明したNMOSインバータIVnのgmはp型のMOSトランジスタTpのgmpと等しくなる。従って、従来品のICチップ5と同じ大きさで同等の特性を第1実施形態及び第2実施形態で得るためには、ゲート長Ln、Lpを小さくする必要がある。また、このICチップ5内に定電流回路In、Ipで用いられるMOSトランジスタも含めることを考慮すると、ICチップ5の大きさを変えずにこれと同じ特性に設計するためには、第1実施形態及び第2実施形態では、MOSトランジスタTn、Tpのゲート長Ln、Lpを0.8μm以下となるようにしている。よって、ゲート長Ln、Lpを0.8μm以下とすることにより、従来品と同等の大きさC×D=0.8mm×0.8mm以下で同等の特性即ち同等のIds、gmにすることができる。また、第1実施形態及び第2実施形態においてMOSトランジスタTn、Tpのゲート長Ln、Lpを0.5μm以下とすれば、従来品と同等の特性でICチップ5の大きさをC×D=0.72mm×0.72mm以内にすることができる。このC×D=0.72mm×0.72mmのICチップ5は、A×B=2.5mm×2.0mmのパッケー7に内蔵することができる。第3実施形態次に、第3実施形態について説明する。なお、同図において、上述した図1について第1実施形態で既に説明した部分と同等の部分には同一符号を付してその詳細な説明を省略する。第1実施形態と第3実施形態とで大きく異なる点は、キャパシタCD、CGの接続である。第1実施形態では、キャパシタCD、CGは両方とも電源VSSに接続されていた。これに対して、第3実施形態では、キャパシタCDは電源VSSに接続され、キャパシタCGは電源VDDに接続されている。電源Vオン直後は定電流回路Inが動作を開始しないため、第1実施形態では、NMOSインバータIVnの入力及び出力とも電源VSSとなり、発振が安定していなかった。これに対して、第3実施形態では、電源Vオン直後に定電流回路Inの動作が遅れてもNインバータIVnの入力を電源VSS、出力を電源VDDにして入力と出力とを反転させることができ、電源Vオン直後の発振を安定させることができる。なお、第3実施形態では、キャパシタCDを電源VSSに接続し、キャパシタCGを電源VDDに接続していたが、本発明はこれに限ったものではない。逆に、キャパシタCDを電源VDDに接続し、キャパシタCGを電源VDDに接続してもよい。また、上述した図3に示す第2実施形態のキャパシタCDを電源VSS、電源VDDの一方に接続し、キャパシタCGを電源VSS、電源VDDの他方に接続してもよい。また、前述した実施形態は本発明の代表的な形態を示したに過ぎず、本発明は、実施形態に限定されるものではない。即ち、本発明の骨子を逸脱しない範囲で種々変形して実施することができる。