電源電圧がVdc、最大電流がImaxの増幅素子の流通角θoがπを超えて2π未満のAB増幅器において、前記増幅素子の等価回路の従属電流源から見た基本波の負荷インピーダンスをZ1R1jX1、2倍波の負荷インピーダンスをZ2R2jX2とし、X1とR1の関係を-R1≦X1≦R1、R1をR1VdcImaxπ1-cosθo2-sin2、X2X1をX2X1-θo2-sin2sin-sin3に、あるいはそれぞれの近傍にすることを特徴とするAB級増幅器。R2<13R1とすることを特徴とする請求項1に記載のAB級増幅器。前記増幅素子に接続された出力側整合回路は、分布定数回路を備えることを特徴とする請求項1または2に記載のAB級増幅器。前記増幅素子に接続された出力側整合回路は、集中定数回路および分布定数回路を備えることを特徴とする請求項1または2に記載のAB級増幅器。前記増幅素子に接続された出力側整合回路は、高調波処理集中定数回路とインピーダンス変換回路とを備えることを特徴とする請求項1または2に記載のAB級増幅器。前記高調波処理集中定数回路と前記増幅素子の出力容量との並列回路からなるリアクタンス回路を備えることを特徴とする請求項5に記載のAB級増幅器。前記リアクタンス回路は、第1インダクタおよび第1キャパシタからなる第1直列回路と、第2インダクタおよび第2キャパシタからなる第2直列回路との並列回路であることを特徴とする請求項6に記載のAB級増幅器。前記リアクタンス回路は、第3インダクタおよび第3キャパシタからなる直列回路と、第4インダクタおよび第4キャパシタからなる並列回路との直列回路であることを特徴とする請求項6に記載のAB級増幅器。前記リアクタンス回路は、直列接続される第5インダクタ、並列接続される第5キャパシタ、直列接続される第6インダクタ、並列接続される第6キャパシタからなる梯子型回路を備えることを特徴とする請求項6に記載のAB級増幅器。前記増幅素子は、電界効果トランジスタ、バイポーラトランジスタ、高電子移動度トランジスタ、ヘテロ接合バイポーラトランジスタ、真空管のいずれかであることを特徴とする請求項1~9のいずれか1項に記載のAB級増幅器。B級増幅器は広帯域化可能であるが、AB級増幅器よりも線形性が悪い。AB級増幅器は、B級増幅器よりも線形性は良いが、帯域が狭い。本実施の形態が解決しようとする課題は、広い帯域に亘って高線形性でかつ高効率なAB級増幅器を提供することにある。本実施の形態に係るAB級増幅器は、電源電圧がVdc、最大電流がImaxの増幅素子の流通角θoがπを超えて2π未満のAB増幅器において、前記増幅素子の等価回路の従属電流源から見た基本波の負荷インピーダンスをZ1R1jX1、2倍波の負荷インピーダンスをZ2R2jX2とし、X1とR1の関係を-R1≦X1≦R1、R1をR1VdcImaxπ1-cosθo2-sin2、X2X1をX2X1-θo2-sin2sin-sin3に、あるいはそれぞれの近傍にする。次に、図面を参照して、実施の形態を説明する。以下において、同じ要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。実施の形態に係るC級増幅器において、バイアス回路などを省略して単純化した等価回路の一例は、図1に示すように表される。増幅素子は半導体に限らず真空管などでも良いが、ここでは増幅素子として、ソース接地の電界効果トランジスタFET:FieldEffectTransistor108を用いて説明する。実施の形態に係るAB級増幅器の等価回路は、図1に示すように、ゲート端子電極Gとソース端子電極S間に直列接続されたゲート抵抗Rgおよびゲートソース間キャパシタCgsと、ドレイン端子電極Dとソース端子電極S間に並列接続された電流源Idsおよび出力容量Coと、ゲート端子電極Gに接続された入力側整合回路102と、ドレイン端子電極Dに接続された出力側整合回路104とを備える。入力側整合回路102には、信号源100が接続され、出力側整合回路104には、負荷106が接続される。比較例に係るB級動作の等価回路も図1と回路構成は同じである。AB級動作とB級動作の違いは、流通角の違いである。流通角の違いは、ゲートバイアスの違いにより生じる。流通角がθoπのB級動作の理論では、ドレイン-ソース間電圧VdsのDC成分の電源電圧をVdc、従属電流源の電流Idsの最大電流をImax、従属電流源から見た基本波の負荷インピーダンスをZ1R1jX12VdcImax、高調波の負荷インピーダンスをZiRijXi0i23...とすると、線形での最大出力電力PoVdcImax4を得る。この時、電流IdsのDC成分の電源電流はIdcImaxπ、消費電力はPdcVdcImaxπ、ドレイン効率以下、効率と略すはηdPoPdcπ4785である。比較例のB級動作のVdsVdcとIdsIdcの波形例は、図2に示すように表される。すなわち、横軸を1周期で基準化した位相θ、縦軸をIdcで基準化したIdsのIdsIdcおよびVdcで基準化したVdsのVdsVdcとした波形は、図2に示すように、Idsに奇数の高調波成分は無く、Idsの基本波成分I1に対する2倍波成分I2はI2I1042である。そして、Vdsに高調波成分は無い。しかし、実際の出力側整合回路では、3倍波以上は無視しても、広帯域に亘りZ12VdcImax、Z20を実現できない。一方、比較例のJB級動作の一例のVdsVdcとIdsIdcの波形例は、図3に示すように表され、比較例のJ級動作のVdsVdcとIdsIdcの波形例は、図4に示すように表される。図2に示された比較例のB級動作に対して、R1やR2は変わらずに、例えばX105R1やX1R1になった時でもX2-3π8X1-118X1を満足すれば、図3や図4の様にηdもPoも変わらない。これは-R1≦X1≦R1で成立する。なお、Idsは図3も図4も図2と同じであるが、図3と図4のVdsの基本波成分V1は図2のV1の112∠015π倍と141∠025π倍になり、2倍波成分V2は図2のV1の025∠-05π倍と05∠-05π倍になる。以上から、出力側整合回路でX1とR1の関係を-R1≦X1≦R1、R1をR12VdcImax、X2X1をX2X1-3π8-118に、あるいはそれぞれの近傍にすれば、B級動作と同じ効率ηdや最大出力電力Poを広帯域に亘って実現することができる。しかし、JB級動作は流通角θoがπの場合なので、θoがπを超えるAB級動作には適用できない。また、J級動作の効率改善を狙ったEJ級動作も流通角θoがπの場合である。流通角θoがπを超えるAB級動作の基本波と2倍波の負荷インピーダンスをθoの関数とすることにより、広い帯域に亘って高線形性で高効率なAB級増幅器が提供される。IdsのDC成分は、IdcImaxsin-θo2cosπ1-cosで表され、θo0の時はIdc0で、θoπの時はIdcImaxπになり、θo2πの時はIdcImax2になる。Idsの基本波成分は、I1Imaxθo2-sin2π1-cosで表され、θo0の時はI10で、θoπの時はI1Imax2になり、θo2πの時はI1Imax2になる。Idsの2倍波成分は、I2Imaxsin2-sin6π1-cosで表され、θo0の時はI20で、θo0667πの時に最大のI30276Imaxになり、θoπの時はI20212Imaxになり、θo2πの時はI20になる。Idsの実効値は、IrmsImaxθo2-3cossinθocos205051-cosで表され、θo0の時はIrms0で、θoπの時はIrmsImax2になり、θo2πの時はIrms0612Imaxになる。VdsはVdsVdc-I1R1cos-X1sinI2R2cos-X2sinで表され、Vdcで規格化して前記I1、I2を代入し、R20とするとVdsVdc1-θo2-sin2R1cos-X1sin-sin2-sin6X2sinImaxVdcπ1-cos...1となる。ここでVdsVdcがVdsVdc1-cos1-βsinと表されて-1≦β≦1ならば、Vdsは1周期に1回か2回はVds0となり、Vds≧0の範囲で変化する。三角関数の公式のsincossin2を使い整理するとVdsVdc1-cos-βsinβ2sin...2となるので、式と式を比較すると1θo2-sin2R1ImaxVdcπ1-cos...3β-θo2-sin2X1ImaxVdcπ1-cos...4βsin-sin3X2ImaxVdcπ1-cos...5となり、式からR1VdcImaxπ1-cosθo2-sin2}式と式から-R1≦X1≦R1式と式からX2X1-θo2-sin2sin-sin3となる。θo0の時はR1∞、X2X1-05になり、θoπの時はR12VdcImax、X2X1-3π8-118になり、θo2πの時はR12VdcImax、X2X1-∞になる。一方、DCの消費電力PdcはPdcVdcIdcVdcImaxsin-θo2cosπ1-cosで表され、θo0の時はPdc0、θoπの時はPdcVdcImaxπになり、θo2πの時はPdc→VdcImax2になる。基本波の最大出力電力PoはPo05R1I12025VdcImaxθo-sinπ1-cosで表され、θo0の時はPo0、θoπの時はPoVdcImax4になり、θo2πの時はPoVdcImax4になる。ドレイン効率ηdはηdPoPdc025θo-sinsin-θo2cosで表され、θo0の時はηd1100、θoπの時はηdπ4785、θo2πの時はηd1250になる。FETのオン抵抗Ronが0Ωでない場合、Ronによる損失PronはPronRonIrms2RonImax2θo2-3cossinθocos22π1-cos2で表され、θo0の時はPron0、θoπの時はPronRonImax24になり、θo2πの時はPronRonImax238になる。Poに対するPronの比LoはLoPronPoRonImaxVdcθo2-3cossinθocos2θo2-sin21-cosで表され、θo0の時はLoRonImaxVdc45、θoπの時はLoRonImaxVdcになり、θo2πの時はLoRonImaxVdc32になる。以上の関係をグラフを用いて説明する。実施の形態に係るAB級増幅器において、流通角θo2πに対するR1ImaxVdc、X2X1、Po、Lo、ηdの各パラメータの特性は、図5に示すように表される。図5はθoを0から1まで変化させたときの、R1ImaxVdc、X2X1、Po、Loおよびηdを示している。X1X20とすればR1ImaxVdc、Po、Lo、ηdはA級動作からC級動作と同じで、θo1はA級動作、05<θo<1はAB級動作、θo05はB級動作、0<θo<05はC級動作である。B級動作のθo05ではηd785であるが実際はAB級動作より線形性が悪い。B級動作より線形性が良いAB級動作で例えば、θo06とすると、ηd710でB級動作より75だけ効率が低い。また、B級動作と比べて、R1ImaxVdc189は094倍で、Po025dBに増え、LoPronPo1040dBは少し悪い。また、JB級動作のθo05ではX2X1-3π8-118であるが、実施の形態に係るAB級増幅器において、例えばθo06ではX2X1-190である。比較例のAB級動作において、VdsVdcとIdsIdcの波形例は、図6に示すように表される。比較例のAB級動作Zi0、i23...において、図6に示すθo06のAB級動作Zi0、i23...のIdsIdcからIdsの基本波成分I1は、図2のB級動作のI1の106倍に増え、2倍波成分I2は図2のI1の028倍に減る。同図のVdsVdcからVdsの基本波成分V1は図2のV1と同じで、Vdsに高調波成分はない。これに対して、R1やR2変わらずに、例えばX105R1やX1R1になった時でもX2X1-190を満足すれば、図7や図8の様に、効率ηdも最大出力電力Poも図2と変わらない。ここで、図7は、実施の形態に係るAB級増幅器において、VdsVdcとIdsIdcの波形例を示し、図8は、実施の形態に係るAB級増幅器において、VdsVdcとIdsIdcの別の波形例を示す。尚、Idsは図7も図8も図2と同じであるが、図7と図8のVdsの基本波成分V1は図2のV1の112∠015π倍と141∠025π倍になり、2倍波成分V2は図2のV1の025∠-05π倍と05∠-05π倍になる。これらの関係は図2~図4と同じである。実施の形態に係るAB級増幅器において、基本波fと2倍波2fの負荷インピーダンススミスチャートの範囲の一例は、図9に示すように表される。実際の出力側整合回路104では、広帯域に亘ってR20は実現困難であるが、0に近い方が最大出力電力Poや効率ηdを高くすることができるので、R2<13R1とする。図9は高効率化のために更に小さくR2<16R1とした時の基本波fと2倍波2fの負荷インピーダンススミスチャートの範囲を示す。周波数帯域内のZ1R1jX1とZ2R2jX2をこの範囲とし、X2X1-190に近付ける様に出力側整合回路を設計する。実施の形態に係るAB級増幅器において、外囲器200内部の概観の一例を示す模式的平面パターン構成は、図10に示すように表される。実施の形態に係るAB級増幅器は、図10に示すように、外囲器200上において、入力端子Pinと出力端子Poutとの間に配置されたセラミック壁16と、セラミック壁16の内側に配置された半導体装置24a24bと、半導体装置24a24bに隣接して配置された入力側整合回路基板26出力側整合回路基板28とを備える。入力側整合回路基板26出力側整合回路基板28上には、それぞれ入力側整合回路102出力側整合回路104が配置される。ここで、入力側整合回路102出力側整合回路104は、図示は省略されているが、分布定数回路もしくは集中定数回路などを適用して構成される。入力端子Pin入力側整合回路基板26間はボンディングワイヤ11で接続され、入力側整合回路基板26半導体装置24a24b間はボンディングワイヤ12a12bで接続され、出力側整合回路基板28半導体装置24a24b間はボンディングワイヤ14a14bで接続され、出力側整合回路基板28基板出力端子Pout間はボンディングワイヤ15で接続される。尚、入力端子Pinと出力端子Poutは、絶縁層22上に配置されたストリップラインで構成される。出力側整合回路104は、分布定数回路で構成しても良いし、例えば、図10の外囲器200に内蔵するために、図11に示すように、一部を高調波処理集中定数回路20で構成しても良い。実施の形態に係るAB級増幅器において、出力側整合回路104は、図11に示すように、高調波処理集中定数回路20とインピーダンス変換回路40とを備える。ここで、高調波処理集中定数回路20については、後述するが、インピーダンス変換回路40は、特性インピーダンスと長さがZt1とLt1波長およびZt2とLt2波長4の2段の分布定数線路で表されている。高調波処理集中定数回路20は、中心周波数foの2倍波を短絡するだけでなく、例えばfoにおいて出力容量Coと並列共振する回路として広帯域化を図っても良い。そして、インピーダンス変換回路40は、R1を負荷のRoにインピーダンス変換する。高調波処理集中定数回路20と出力容量Coを並列接続した並列回路をリアクタンス回路30として表し、そのアドミッタンスをYp、foの角周波数をωo2πfo、b≒1、c≒2、0<a<b<c<dとしてとすると、aωoとcωoで短絡、DCとbωoとdωoで開放になる。このYpは以下の3種類の回路で実現できる。すなわち、実施の形態に係るAB級増幅器において、高調波処理集中定数回路20の一実施例を説明する模式的回路構成は、図12~図14に示すように表すことができる。まず、Ypを分部分数展開したYpsHpYp1において、HpCoとする。Yp1を分部分数展開するととなる。すなわち、高調波処理集中定数回路20は、図12に示すように、インダクタL1pキャパシタC1pからなる第1直列回路と、インダクタL2pキャパシタC2pからなる第2直列回路との並列回路で構成される。次にZp11Yp1を分部分数展開するととなる。すなわち、高調波処理集中定数回路20は、図13に示すように、インダクタL1sキャパシタC1sからなる直列回路と、インダクタL2sキャパシタC2sからなる並列回路との直列回路で構成される。最後にZp1を連分数展開するととなる。すなわち、高調波処理集中定数回路20は、図14に示すように、直列インダクタL1l、並列キャパシタC1l、直列インダクタL2l、並列キャパシタC2lからなる梯子型回路で構成される。これら3種類の回路の周波数特性は同じであるが、外囲器200図10の中で低損失なチップコンデンサやボンディングワイヤでキャパシタCやインダクタLを作る場合は、図12の回路構成はFET24a24bのドレインパッドに3種類のボンディングをする必要があり、図13の回路構成はチップコンデンサを2階建てにする必要が有る。一方、図14の回路構成は実装が最も容易である。実施の形態に係るAB幅器において、図14に示した高調波処理集中定数回路20を適用した出力側整合回路104の実施例を説明する模式的回路構成は、図15に示すように表される。図15において、高調波処理集中定数回路20は、図14と同様に、直列インダクタL1l、並列キャパシタC1l、直列インダクタL2l、並列キャパシタC2lからなる梯子型回路で構成される。また、多数のセルを並列接続する高出力FET108のインピーダンスは低いので、図11中のインピーダンス変換回路40において、FET側の分布定数線路の特性インピーダンスZt1は低く、比誘電率が約10のアルミナ基板上の分布定数線路では線路幅がFETチップの幅よりも広くなる。一方、比誘電率が高い基板は割れ易く大面積の基板を実装する難易度が高い。そこで、Zt1の分布定数線路を図15では、インダクタL3キャパシタC3インダクタL4の集中定数回路に置き換えている。実施の形態に係るAB級増幅器において、基本波と2倍波の負荷インピーダンススミスチャートの一例は、図16に示すように表される。短絡とする周波数afoは低い方が特性が良いが、キャパシタC2の容量が大きくなるので例えばa02とし、周波数bfoとcfoとdfoを最適化すると、b113c245、d275の時に、図16の様に、fo-10でX2X1-190、foでX2X1-190、fo10でX2X1-190となり、比帯域幅20でX2X1-190に近付く。実施の形態に係るAB級増幅器において、出力側整合回路104の概観の一実施例を示す模式的平面パターン構成は、図17に示すように表される。また、FETチップ近傍の高調波処理集中定数回路部5050a50bの概観の一実施例を示す模式的平面パターン構成は、図18に示すように表される。図17においては、2チップのFET24a24bを電力合成する一実施例が示されている。並列接続するために、出力側整合回路基板28上に形成された片側の分布定数線路の特性インピーダンスは、Zt2の2倍の2Zt2にする。基本波の電力整合と高調波処理を均一にするために、キャパシタC3を4分割して、夫々を14C3とし、FETチップを8セルに分割する。FET24a24bのドレイン端子電極は8分割され、D1aD2a...D8aD1bD2b...D8bで表されている。そして、並列接続なので夫々のインダクタL4は4倍、夫々のインダクタL3は16倍にする。図17ではボンディングワイヤを夫々1本で表現しているが、実際は電流容量を検討して必要な本数に増やす。ここで省略した高調波処理集中定数回路部50a50bには、図18に示すように、キャパシタC1キャパシタC2インダクタL1インダクタL2が配置される。すなわち、実装バラツキを減らすためにキャパシタC1とキャパシタC2は同じコンデンサ基板上に作り、キャパシタC1は32分割、キャパシタC2は16分割とし、小面積のキャパシタC1のボンディング回数を1回にするためにステッチボンディングとする。従って、インダクタL1とインダクタL2のボンディング位置を直線上にする為に傾けてハの字にボンディングする。また、インダクタL2とインダクタL3が交差するのでインダクタL2を低くボンディング形成し、インダクタL3を高くボンディング形成する。一方、MMICMonolithicMicrowaveIntegratedCircuitなどでは、多層構造にできるので配線の引き回しの自由度が高く、また2階建てのコンデンサも可能なので、図14だけでなく図12や図13を実現する難易度も高くない。なお、接地用のビアVIAホールの寄生インダクタンスが無視できない場合、図12の2箇所の接地の寄生インダクタンスはインダクタL1pやインダクタL2pの一部と扱い設計で吸収できる。また、図13の1箇所の接地の寄生インダクタンスはインダクタL1sの一部と扱い設計で吸収できる。いっぽう、図14のキャパシタC1lの接地の寄生インダクタンスは設計で吸収できないので周波数特性が悪くなる。そして、MMICなどでは集中定数素子のLやCを準集中定数素子としても良い。また、流通角θo18にすれば効率ηd985になり、Loも-091dBで更に改善するが、最大出力電力Poが485dBも低下するので、これ以上流通角θoを狭くすることは実用的でない。以上から、出力側整合回路104でX1とR1の関係を-R1≦X1≦R1、R1をR1VdcImaxπ1-cosθo2-sin2、X2X1をX2X1-θo2-sin2sin-sin3に、あるいはそれぞれの近傍にすれば、B級動作より線形性が良いAB級動作と同じ線形性や効率ηdや最大出力電力Poを広帯域に亘って実現できる。以上から、出力側整合回路でX1とR1の関係を-R1≦X1≦R1、R1をR1VdcImaxπ1-cosθo2-sin2、X2X1をX2X1-θo2-sin2sin-sin3に、あるいはそれぞれの近傍にすれば、本実施の形態によれば、流通角θoがπを超えるAB級動作の基本波と2倍波の負荷インピーダンスをθoの関数とすることにより、広い帯域に亘って高線形性で高効率なAB級増幅器を提供することができる。本実施の形態によれば、広い帯域に亘って高線形性でかつ高効率なAB級増幅器を提供することができる。その他の実施の形態実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。なお、実施の形態に係るC級増幅器に搭載される増幅素子としては、FETに限らず、バイポーラトランジスタBJTBipolarJunctionTransistor、高電子移動度トランジスタHEMTHighElectronMobilityTransistor、LDMOSLaterallyDiffusedMetalOxideSemiconductorFieldEffectTransistorやヘテロ接合バイポーラトランジスタHBT:HeterojunctionBipolarTransistor、真空管なども適用できることは言うまでもない。このように、ここでは記載していない様々な実施の形態などを含む。