それぞれ2つのフィールドからなる2系統のインターレースビデオ信号が入力され、前記2系統のビデオ信号を加算して、入力されるインターレースビデオ信号の1/2の速度のビデオ信号を生成する画像加算部を備え、前記画像加算部は、前記2系統の内、1の系統のインターレースビデオ信号の第2フィールドと他の系統のインターレースビデオ信号の第1フィールドとを加算することで、入力されるインターレースビデオ信号の1/2の速度のビデオ信号を生成し、該生成に際して前記他の系統のインターレースビデオ信号を1水平ライン遅延させて、前記他の系統のインターレースビデオ信号の第1フィールドにおける有効ラインの最上ラインの1行上の、垂直ブランキング期間における水平ラインを有効にしてから前記2系統のビデオ信号を加算する、映像処理装置。前記画像加算部が生成した入力ビデオ信号の1/2の速度のビデオ信号を出力する第1ビデオ信号出力部と、入力された前記2系統のインターレースビデオ信号を出力する第2ビデオ信号出力部と、を備える、請求項1に記載の映像処理装置。前記第1ビデオ信号出力部が出力するビデオ信号と前記第2ビデオ信号出力部が出力するインターレースビデオ信号とは同タイミングで出力される、請求項2に記載の映像処理装置。前記画像加算部が生成した入力ビデオ信号の1/2の速度のビデオ信号を表示する映像表示部をさらに備える、請求項1に記載の映像処理装置。前記2系統のインターレースビデオ信号はHD-SDIHighDefinition-SerialDigitalInterface規格に準拠したものである、請求項1に記載の映像処理装置。それぞれ2つのフィールドからなる2系統のインターレースビデオ信号が入力され、前記2系統のビデオ信号を加算して、入力されるインターレースビデオ信号の1/2の速度のビデオ信号を生成する画像加算部を備え、前記画像加算部は、前記2系統の内、1の系統のインターレースビデオ信号の第2フィールドと他の系統のインターレースビデオ信号の第1フィールドとを加算することで、入力されるインターレースビデオ信号の1/2の速度のビデオ信号を生成し、該生成に際して、前記他の系統のインターレースビデオ信号の第1フィールドにおける有効ラインの最下ラインの1行下の、垂直ブランキング期間における水平ラインを有効にしてから前記2系統のビデオ信号を加算する、映像処理装置。それぞれ2つのフィールドからなる2系統のインターレースビデオ信号が入力され、前記2系統のビデオ信号を加算して、入力されるインターレースビデオ信号の1/2の速度のビデオ信号を生成する画像加算部を備え、前記画像加算部は、前記2系統の内、1の系統のインターレースビデオ信号と他の系統のインターレースビデオ信号の第1フィールド同士及び第2フィールド同士を加算することで、入力されるインターレースビデオ信号の1/2の速度のビデオ信号を生成し、該生成に際して前記他の系統のインターレースビデオ信号を1水平ライン遅延させて、前記他の系統のインターレースビデオ信号の第1フィールドにおける有効ラインの最上ラインの1行上の、垂直ブランキング期間における水平ラインを有効にしてから前記2系統のビデオ信号を加算する、映像処理装置。それぞれ2つのフィールドからなる2系統のインターレースビデオ信号が入力され、前記2系統のビデオ信号を加算して、入力されるインターレースビデオ信号の1/2の速度のビデオ信号を生成する画像加算部を備え、前記画像加算部は、前記2系統の内、1の系統のインターレースビデオ信号と他の系統のインターレースビデオ信号の第1フィールド同士及び第2フィールド同士を加算することで、入力されるインターレースビデオ信号の1/2の速度のビデオ信号を生成し、該生成に際して前記他の系統のインターレースビデオ信号を1水平ライン遅延させて、前記他の系統のインターレースビデオ信号の第1フィールドにおける有効ラインの最上ラインの1行上の、垂直ブランキング期間における水平ラインを有効にしてから前記2系統のビデオ信号を加算する、映像処理装置。それぞれ2つのフィールドからなる2系統のインターレースビデオ信号が入力され、前記2系統のビデオ信号を加算して、入力されるインターレースビデオ信号の1/2の速度のビデオ信号を生成する画像加算部を備え、前記2系統のインターレースビデオ信号の内の一の系統にn1番目のフィールドおよびn4番目のフィールドの映像信号が、他の系統にn2番目のフィールドおよびn3番目のフィールドの映像信号が伝送されnは0以上の整数、前記画像加算部は、前記2系統の内、1の系統のインターレースビデオ信号と他の系統のインターレースビデオ信号の第1フィールド同士及び第2フィールド同士を加算することで、入力されるインターレースビデオ信号の1/2の速度のビデオ信号を生成する、映像処理装置。それぞれ2つのフィールドからなる2系統のインターレースビデオ信号が入力される入力ステップと、前記2系統のビデオ信号を加算して、前記入力ステップで入力されるインターレースビデオ信号の1/2の速度のビデオ信号を生成する画像加算ステップと、を備え、前記画像加算ステップは、前記2系統の内、1の系統のインターレースビデオ信号の第2フィールドと他の系統のインターレースビデオ信号の第1フィールドとを加算することで、前記入力ステップで入力されるインターレースビデオ信号の1/2の速度のビデオ信号を生成し、該生成に際して前記他の系統のインターレースビデオ信号を1水平ライン遅延させて、前記第1フィールドにおける有効ラインの最上ラインの1行上の、垂直ブランキング期間における水平ラインを有効にしてから前記2系統のビデオ信号を加算する、映像処理方法。それぞれ2つのフィールドからなる2系統のインターレースビデオ信号が入力される入力ステップと、前記2系統のビデオ信号を加算して、前記入力ステップで入力されるインターレースビデオ信号の1/2の速度のビデオ信号を生成する画像加算ステップと、を備え、前記画像加算ステップは、前記2系統の内、1の系統のインターレースビデオ信号の第2フィールドと他の系統のインターレースビデオ信号の第1フィールドとを加算することで、前記入力ステップで入力されるインターレースビデオ信号の1/2の速度のビデオ信号を生成し、該生成に際して、前記第1フィールドにおける有効ラインの最下ラインの1行下の、垂直ブランキング期間における水平ラインを有効にしてから前記2系統のビデオ信号を加算する、映像処理方法。それぞれ2つのフィールドからなる2系統のインターレースビデオ信号が入力される入力ステップと、前記2系統のビデオ信号を加算して、前記入力ステップで入力されるインターレースビデオ信号の1/2の速度のビデオ信号を生成する画像加算ステップと、を備え、前記画像加算ステップは、前記2系統の内、1の系統のインターレースビデオ信号と他の系統のインターレースビデオ信号の第1フィールド同士及び第2フィールド同士を加算することで、入力されるインターレースビデオ信号の1/2の速度のビデオ信号を生成し、該生成に際して前記他の系統のインターレースビデオ信号を1水平ライン遅延させて、前記他の系統のインターレースビデオ信号の第1フィールドにおける有効ラインの最上ラインの1行上の、垂直ブランキング期間における水平ラインを有効にしてから前記2系統のビデオ信号を加算する、映像処理方法。それぞれ2つのフィールドからなる2系統のインターレースビデオ信号が入力される入力ステップと、前記2系統のビデオ信号を加算して、前記入力ステップで入力されるインターレースビデオ信号の1/2の速度のビデオ信号を生成する画像加算ステップと、を備え、前記画像加算ステップは、前記2系統の内、1の系統のインターレースビデオ信号と他の系統のインターレースビデオ信号の第1フィールド同士及び第2フィールド同士を加算することで、入力されるインターレースビデオ信号の1/2の速度のビデオ信号を生成し、該生成に際して前記他の系統のインターレースビデオ信号を1水平ライン遅延させて、前記他の系統のインターレースビデオ信号の第1フィールドにおける有効ラインの最上ラインの1行上の、垂直ブランキング期間における水平ラインを有効にしてから前記2系統のビデオ信号を加算する、映像処理方法。それぞれ2つのフィールドからなる2系統のインターレースビデオ信号が入力される入力ステップと、前記2系統のビデオ信号を加算して、前記入力ステップで入力されるインターレースビデオ信号の1/2の速度のビデオ信号を生成する画像加算ステップと、を備え、前記入力ステップで入力される前記2系統のインターレースビデオ信号の内の一の系統にn1番目のフィールドおよびn4番目のフィールドの映像信号が、他の系統にn2番目のフィールドおよびn3番目のフィールドの映像信号が伝送されnは0以上の整数、前記画像加算ステップは、前記2系統の内、1の系統のインターレースビデオ信号と他の系統のインターレースビデオ信号の第1フィールド同士及び第2フィールド同士を加算することで、入力されるインターレースビデオ信号の1/2の速度のビデオ信号を生成する、映像処理方法。撮像装置で撮影された映像から、2倍速1080/119.9i、1080/59.94iの2倍の映像信号を出力する場合に、同時に1倍速1080/59.94iの映像信号を出力できるものは無かった。しかし、2倍速の映像信号と1倍速の映像信号とを同時に出力する場合には、2倍速の映像信号から1倍速の映像信号を生成する必要があるが、1倍速の映像信号の生成に際して工夫を施さないと、2倍速の映像信号から遅延させずに1倍速の映像信号を出力することができず、片方が遅延してしまう。そこで、本開示は、上記問題に鑑みてなされたものであり、本開示の目的とするところは、2倍速の映像信号から1倍速の映像信号を生成し、2倍速の映像信号から遅延させずに1倍速の映像信号を出力することが可能な、新規かつ改良された映像処理装置及び映像処理方法を提供することにある。本開示によれば、それぞれ2つのフィールドからなる2系統のインターレースビデオ信号が入力され、前記2系統のビデオ信号を加算して、入力されるインターレースビデオ信号の1/2の速度のビデオ信号を生成する画像加算部を備え、前記画像加算部は、1の系統のインターレースビデオ信号の第2フィールドと他の系統のインターレースビデオ信号の第1フィールドとを加算することで、入力されるインターレースビデオ信号の1/2の速度のビデオ信号を生成し、該生成に際して前記他の系統のインターレースビデオ信号を1水平ライン遅延させて、前記他の系統のインターレースビデオ信号の第1フィールドにおける有効ラインの最上ラインの1行上の、垂直ブランキング期間における水平ラインを有効にしてから前記2系統のビデオ信号を加算する、映像処理装置が提供される。本開示によれば、画像加算部は、それぞれ2つのフィールドからなる2系統のインターレースビデオ信号が入力され、前記2系統のビデオ信号を加算して、入力されるインターレースビデオ信号の1/2の速度のビデオ信号を生成する。ここで、画像加算部は、1の系統のインターレースビデオ信号の第2フィールドと他の系統のインターレースビデオ信号の第1フィールドとを加算することで、入力されるインターレースビデオ信号の1/2の速度のビデオ信号を生成し、該生成に際して前記他の系統のインターレースビデオ信号を1水平ライン遅延させて、前記他の系統のインターレースビデオ信号の第1フィールドにおける有効ラインの最上ラインの1行上の、垂直ブランキング期間における水平ラインを有効にしてから前記2系統のビデオ信号を加算する。これにより、2倍速の映像信号から1倍速の映像信号を生成することができる。また、フィルタ処理を用いずに画像の加算によって2倍速の映像信号から1倍速の映像信号を生成するので、2倍速の映像信号から遅延させずに1倍速の映像信号を出力することを可能にする。また、本開示によれば、それぞれ2つのフィールドからなる2系統のインターレースビデオ信号が入力され、前記2系統のビデオ信号を加算して、入力されるインターレースビデオ信号の1/2の速度のビデオ信号を生成する画像加算部を備え、前記画像加算部は、前記2系統の内、1の系統のインターレースビデオ信号の第2フィールドと他の系統のインターレースビデオ信号の第1フィールドとを加算することで、入力されるインターレースビデオ信号の1/2の速度のビデオ信号を生成し、該生成に際して、前記他の系統のインターレースビデオ信号の第1フィールドにおける有効ラインの最下ラインの1行下の、垂直ブランキング期間における水平ラインを有効にしてから前記2系統のビデオ信号を加算する、映像処理装置が提供される。また、本開示によれば、それぞれ2つのフィールドからなる2系統のインターレースビデオ信号が入力され、前記2系統のビデオ信号を加算して、入力されるインターレースビデオ信号の1/2の速度のビデオ信号を生成する画像加算部を備え、前記画像加算部は、前記2系統の内、1の系統のインターレースビデオ信号と他の系統のインターレースビデオ信号の第1フィールド同士及び第2フィールド同士を加算することで、入力されるインターレースビデオ信号の1/2の速度のビデオ信号を生成し、該生成に際して前記他の系統のインターレースビデオ信号を1水平ライン遅延させて、前記他の系統のインターレースビデオ信号の第1フィールドにおける有効ラインの最上ラインの1行上の、垂直ブランキング期間における水平ラインを有効にしてから前記2系統のビデオ信号を加算する、映像処理装置が提供される。また、本開示によれば、それぞれ2つのフィールドからなる2系統のインターレースビデオ信号が入力され、前記2系統のビデオ信号を加算して、入力されるインターレースビデオ信号の1/2の速度のビデオ信号を生成する画像加算部を備え、前記画像加算部は、前記2系統の内、1の系統のインターレースビデオ信号と他の系統のインターレースビデオ信号の第1フィールド同士及び第2フィールド同士を加算することで、入力されるインターレースビデオ信号の1/2の速度のビデオ信号を生成し、該生成に際して前記他の系統のインターレースビデオ信号を1水平ライン遅延させて、前記他の系統のインターレースビデオ信号の第1フィールドにおける有効ラインの最上ラインの1行上の、垂直ブランキング期間における水平ラインを有効にしてから前記2系統のビデオ信号を加算する、映像処理装置が提供される。また、本開示によれば、それぞれ2つのフィールドからなる2系統のインターレースビデオ信号が入力され、前記2系統のビデオ信号を加算して、入力されるインターレースビデオ信号の1/2の速度のビデオ信号を生成する画像加算部を備え、前記2系統のインターレースビデオ信号の内の一の系統にn1番目のフィールドおよびn4番目のフィールドの映像信号が、他の系統にn2番目のフィールドおよびn3番目のフィールドの映像信号が伝送されnは0以上の整数、前記画像加算部は、前記2系統の内、1の系統のインターレースビデオ信号と他の系統のインターレースビデオ信号の第1フィールド同士及び第2フィールド同士を加算することで、入力されるインターレースビデオ信号の1/2の速度のビデオ信号を生成する、映像処理装置が提供される。また、本開示によれば、それぞれ2つのフィールドからなる2系統のインターレースビデオ信号が入力される入力ステップと、前記2系統のビデオ信号を加算して、前記入力ステップで入力されるインターレースビデオ信号の1/2の速度のビデオ信号を生成する画像加算ステップと、を備え、前記画像加算ステップは、前記2系統の内、1の系統のインターレースビデオ信号の第2フィールドと他の系統のインターレースビデオ信号の第1フィールドとを加算することで、前記入力ステップで入力されるインターレースビデオ信号の1/2の速度のビデオ信号を生成し、該生成に際して前記他の系統のインターレースビデオ信号を1水平ライン遅延させて、前記第1フィールドにおける有効ラインの最上ラインの1行上の、垂直ブランキング期間における水平ラインを有効にしてから前記2系統のビデオ信号を加算する、映像処理方法が提供される。また、本開示によれば、それぞれ2つのフィールドからなる2系統のインターレースビデオ信号が入力される入力ステップと、前記2系統のビデオ信号を加算して、前記入力ステップで入力されるインターレースビデオ信号の1/2の速度のビデオ信号を生成する画像加算ステップと、を備え、前記画像加算ステップは、前記2系統の内、1の系統のインターレースビデオ信号の第2フィールドと他の系統のインターレースビデオ信号の第1フィールドとを加算することで、前記入力ステップで入力されるインターレースビデオ信号の1/2の速度のビデオ信号を生成し、該生成に際して、前記第1フィールドにおける有効ラインの最下ラインの1行下の、垂直ブランキング期間における水平ラインを有効にしてから前記2系統のビデオ信号を加算する、映像処理方法が提供される。また、本開示によれば、それぞれ2つのフィールドからなる2系統のインターレースビデオ信号が入力される入力ステップと、前記2系統のビデオ信号を加算して、前記入力ステップで入力されるインターレースビデオ信号の1/2の速度のビデオ信号を生成する画像加算ステップと、を備え、前記画像加算ステップは、前記2系統の内、1の系統のインターレースビデオ信号と他の系統のインターレースビデオ信号の第1フィールド同士及び第2フィールド同士を加算することで、入力されるインターレースビデオ信号の1/2の速度のビデオ信号を生成し、該生成に際して前記他の系統のインターレースビデオ信号を1水平ライン遅延させて、前記他の系統のインターレースビデオ信号の第1フィールドにおける有効ラインの最上ラインの1行上の、垂直ブランキング期間における水平ラインを有効にしてから前記2系統のビデオ信号を加算する、映像処理方法が提供される。また、本開示によれば、それぞれ2つのフィールドからなる2系統のインターレースビデオ信号が入力される入力ステップと、前記2系統のビデオ信号を加算して、前記入力ステップで入力されるインターレースビデオ信号の1/2の速度のビデオ信号を生成する画像加算ステップと、を備え、前記画像加算ステップは、前記2系統の内、1の系統のインターレースビデオ信号と他の系統のインターレースビデオ信号の第1フィールド同士及び第2フィールド同士を加算することで、入力されるインターレースビデオ信号の1/2の速度のビデオ信号を生成し、該生成に際して前記他の系統のインターレースビデオ信号を1水平ライン遅延させて、前記他の系統のインターレースビデオ信号の第1フィールドにおける有効ラインの最上ラインの1行上の、垂直ブランキング期間における水平ラインを有効にしてから前記2系統のビデオ信号を加算する、映像処理方法が提供される。また、本開示によれば、それぞれ2つのフィールドからなる2系統のインターレースビデオ信号が入力される入力ステップと、前記2系統のビデオ信号を加算して、前記入力ステップで入力されるインターレースビデオ信号の1/2の速度のビデオ信号を生成する画像加算ステップと、を備え、前記入力ステップで入力される前記2系統のインターレースビデオ信号の内の一の系統にn1番目のフィールドおよびn4番目のフィールドの映像信号が、他の系統にn2番目のフィールドおよびn3番目のフィールドの映像信号が伝送されnは0以上の整数、前記画像加算ステップは、前記2系統の内、1の系統のインターレースビデオ信号と他の系統のインターレースビデオ信号の第1フィールド同士及び第2フィールド同士を加算することで、入力されるインターレースビデオ信号の1/2の速度のビデオ信号を生成する、映像処理方法が提供される。以上説明したように本開示によれば、2倍速の映像信号から1倍速の映像信号を生成し、2倍速の映像信号から遅延させずに1倍速の映像信号を出力することが可能な、新規かつ改良された映像処理装置及び映像処理方法を提供することができる。以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。なお、説明は以下の順序で行うものとする。<1.本開示の第1の実施形態>[1-1.映像システムの構成][1-2.撮像装置及びCCUの機能構成][1-3.映像システムの動作]<2.本開示の第2の実施形態><3.本開示の第3の実施形態><4.本開示の第4の実施形態><5.本開示の第5の実施形態><6.まとめ><1.本開示の第1の実施形態>[1-1.映像システムの構成]まず、本開示の第1の実施形態にかかる映像システムの構成について図面を参照して説明する。図1は、本開示の第1の実施形態にかかる映像システム1の構成を示す説明図である。以下、図1を用いて本開示の第1の実施形態にかかる映像システム1の構成について説明する。図1に示したように、本開示の第1の実施形態にかかる映像システム1は、撮像装置100と、CCUCameraControlUnit200とを、含んで構成される。撮像装置100とCCU200とは、ビデオケーブル10で相互に接続されている。ビデオケーブル10は、例えば光ファイバーケーブルで構成される。ビデオケーブル10は、例えば、映像伝送規格であるHD-SDIや3G-SDIに対応するものである。このビデオケーブル10で撮像装置100とCCU200とが相互に接続されていることで、撮像装置100と、CCU200との間で、映像のデュアルリンク入出力や、2系統の映像信号の伝送を可能にする。撮像装置100は、被写体を撮像し、撮像結果に応じた映像信号を生成するものである。撮像装置100は、映像信号として、1080P信号あるいは1080I/4:4:4信号を生成する。撮像装置100は、この1080P信号あるいは1080I/4:4:4信号として、放送用のmビット量子化信号mは、10又は12を生成する。撮像装置100が生成した映像信号は、ビデオケーブル10を通じてCCU200に送られる。撮像装置100は、映像信号を伝送する映像伝送装置として機能する。図1に示したように、撮像装置100には、周辺機器300が接続されていてもよい。撮像装置100と周辺機器300との間は、イーサネットケーブル20で相互に接続されており、撮像装置100から周辺機器300の動作を制御することが可能となる。なお、図1では、1台の撮像装置100のみを図示しているが、本開示はかかる例に限定されないことは言うまでもなく、複数の撮像装置100が、それぞれ別々のビデオケーブル10を介してCCU200に接続されていてもよい。また、図1では、撮像装置100にのみ周辺機器300が接続されている状態を図示しているが、本開示はかかる例に限定されないことは言うまでもなく、CCU200にも、またはCCU200にのみ周辺機器が接続されていてもよい。CCU200は、撮像装置100を制御したり、撮像装置100から映像信号を受信したり、撮像装置100が複数存在する場合には撮像装置100のモニタに他の撮像装置100で撮影中の映像を表示させるための映像信号リターンビデオを送信するユニットである。CCU200、撮像装置100から映像信号を受信する映像受信装置として機能する。以上、図1を用いて本開示の第1の実施形態にかかる映像システム1の構成について説明した。次に、本開示の第1の実施形態にかかる撮像装置100及びCCU200の機能構成について説明する。[1-2.撮像装置及びCCUの機能構成]図2は、本開示の第1の実施形態にかかる撮像装置100及びCCU200の機能構成を示す説明図である。以下、図2を用いて本開示の第1の実施形態にかかる撮像装置100及びCCU200の機能構成について説明する。図2に示したように、本開示の第1の実施形態にかかる撮像装置100は、撮像素子101と、信号処理部102と、バッファメモリ103と、ビューファインダ104と、伝送回路105と、を含んで構成される。そして、本開示の第1の実施形態にかかるCCU200は、伝送回路201と、画像加算回路202と、第1信号処理回路203と、第2信号処理回路204と、を含んで構成される。まず、本開示の第1の実施形態にかかる撮像装置100の機能構成について説明する。撮像部101は、被写体の撮影を行って、当該撮影に伴う映像信号を生成するものである。撮像部101は、例えばCCDイメージセンサやCMOSイメージセンサなどの撮像素子図示せずを備え、当該撮像素子が映像信号を生成する。撮像部101は、標準の2倍速で高速撮像を行って、インターレース形式の映像信号を生成し、生成した映像信号を信号処理部102に出力する。なお、撮像部101への光の結像は絞り機構図示せずによって調整される。また、撮像部101の撮像結果は、所定のゲインコントロールが施された後にアナログの映像信号として出力される。信号処理部102は、映像信号に対する信号処理を実行するものである。信号処理部102は、信号処理を施した映像信号のバッファメモリ103への読み書きや、バッファメモリ103に記憶された映像信号のビューファインダ104へ出力、及び信号処理を施した映像信号の伝送回路105への出力を実行する。バッファメモリ103は、信号処理部102において信号処理された映像信号を記憶しておくものである。また、ビューファインダ104は、信号処理部102の制御に従って、バッファメモリ103に記憶された映像信号に基づく映像を表示するものである。図3は、本開示の第1の実施形態にかかる撮像装置100に含まれる信号処理部102の構成例を示す説明図である。図3に示したように、信号処理部102は、A/D変換回路111と、信号処理回路112と、メモリアクセス回路113と、並べ替え回路114と、を含んで構成される。A/D変換回路111は、撮像部101が出力するアナログの映像信号をデジタルの映像信号に変換するものである。A/D変換回路111は、デジタルの映像信号を信号処理回路112に出力する。信号処理回路112は、A/D変換回路111が出力するデジタルの映像信号に対して、所定の信号処理、例えば、ゲインコントロールやオートアイリス用のレベル検出処理等を実行するものである。信号処理回路112は、所定の信号処理を実行した映像信号をメモリアクセス回路113に出力する。メモリアクセス回路113は、信号処理回路112が出力する映像信号をバッファメモリ103に書き込む。またメモリアクセス回路113は、バッファメモリ103から映像信号を読みだして、1倍速の映像信号をビューファインダ104へ出力する。撮像部101は、標準の2倍速で高速撮像を行って、インターレース形式の映像信号を生成するので、メモリアクセス回路113は、後述のカメラコントロールユニット200における画像加算回路202と同様に、2倍速の映像信号を加算して、1倍速の映像信号を生成し、生成した1倍速の映像信号をビューファインダ104へ出力する。メモリアクセス回路113における、2倍速の映像信号の加算による1倍速の映像信号の生成処理の詳細については、後に詳述する。並べ替え回路114は、メモリアクセス回路113がバッファメモリ103から読み出して出力された映像信号を所定の順番に並べ替えて伝送回路105へ出力するものである。伝送回路105は、並べ替え回路114が出力した映像信号を、ビデオケーブル20を介してCCU200へ伝送するものである。伝送回路105は、ビデオケーブル20を介して、CCU200へ2倍速の映像信号を伝送することができる。図4は、信号処理部102から伝送回路105へ映像信号を出力する際に、Link-A及びLink-Bの2系統の映像信号を作り出す様子を示す説明図である。このように、1つのフレームが2つのフィールドに分かれて、Link-A及びLink-Bの2系統の映像信号として、信号処理部102から伝送回路105へ伝送される。以上、本開示の第1の実施形態にかかる撮像装置100の機能構成について説明した。次に、本開示の第1の実施形態にかかるCCU200の機能構成について説明する。伝送回路201は、ビデオケーブル20を介して撮像装置100から伝送されてきた映像信号を受信するものである。伝送回路201が受信した映像信号は、画像加算回路202を介して第1信号処理回路203に送られる。また伝送回路201が受信した映像信号は、第2信号処理回路204にも送られる。画像加算回路202は、伝送回路201から送られる2倍速の映像信号を加算して、1倍速の映像信号を生成して、第1信号処理回路203へ出力するものである。画像加算回路202における、2倍速の映像信号の加算による1倍速の映像信号の生成処理の詳細については、後に詳述する。第1信号処理回路203は、画像加算回路202が生成した1倍速の映像信号に対する信号処理、例えば画質向上処理や圧縮処理等を施して出力するものである。同様に、第2信号処理回路204は、伝送回路201が出力する2倍速の映像信号に対する信号処理、例えば画質向上処理や圧縮処理等を施して出力するものである。第1信号処理回路203及び第2信号処理回路204が実行する信号処理には、例えばKNEE処理画素データを圧縮して色処理時の処理負担を軽減する処理、ガンマ補正処理色彩を鮮やかに出すために入力値を理想の出力値に近づける処理、ディテール処理などが含まれる。以上、本開示の第1の実施形態にかかるCCU200の機能構成について説明した。次に、本開示の第1の実施形態に係る映像システム1の動作について説明する。[1-3.映像システムの動作]まず、撮像装置100の撮像部101が、撮像対象の撮像結果に応じた動画像の映像信号を生成する。撮像部101が生成する映像信号はアナログの映像信号である。撮像部101が生成したアナログの映像信号は、信号処理部102に、特にA/D変換回路111へ送られる。A/D変換回路111は、撮像部101が生成したアナログの映像信号をデジタルの映像信号に変換して、信号処理回路112に出力する。信号処理回路112は、A/D変換回路111が出力したデジタルの映像信号に対して所定の信号処理、例えば、ゲインコントロールやオートアイリス用のレベル検出処理等を実行する。信号処理回路112が、映像信号に対して所定の信号処理を施すと、メモリアクセス回路113は、その映像信号をバッファメモリ103に書き込む。並べ替え回路114は、メモリアクセス回路113を介して、バッファメモリ103に書き込まれた映像信号を取得する。そして並べ替え回路114は、取得した映像信号が時系列に並ぶように並び替えて、並び替えた後の映像信号を伝送回路105へ出力する。伝送回路105は、並べ替え回路114が出力した映像信号を、ビデオケーブル20を介してCCU200へ伝送する。ここで伝送回路105は、ビデオケーブル20を介して、CCU200へ2倍速の映像信号を伝送することができる。CCU200の伝送回路201は、ビデオケーブル20を介して撮像装置100から伝送されてきた2倍速の映像信号を受信する。伝送回路201は、受信した2倍速の映像信号を画像加算回路202、及び第2信号処理回路204へ出力する。画像加算回路202は、伝送回路201から送られてくる2倍速の映像信号を、所定の加算処理によって1倍速の映像信号に変換して、1倍速の映像信号を第1信号処理回路203に出力する。第1信号処理回路203は、画像加算回路202が生成した1倍速の映像信号に対する信号処理、例えば画質向上処理や圧縮処理等を施して出力する。同様に、第2信号処理回路204は、伝送回路201が出力する2倍速の映像信号に対する信号処理、例えば画質向上処理や圧縮処理等を施して出力する。ここで、メモリアクセス回路113及び画像加算回路202における、2倍速の映像信号の加算による1倍速の映像信号の生成処理について、詳細に説明する。2倍速の映像信号は、2つの系統Link-A及びLink-Bに分離されて2系統で伝送される。図5は、2倍速の映像信号の出力フォーマットを示す説明図である。まず、1つ目の系統であるLink-Aにおいて、第1フィールドと第2フィールドの映像が伝送され、続いて2つ目の系統であるLink-Bにおいて、第1フィールドと第2フィールドの映像が伝送される。以後、2フィールドずつLink-AとLink-Bとに分かれて映像が順次伝送される。図5に示すように、第1フィールドには、1125本の走査線の内、偶数番の走査線が配置されており、第2フィールドには、同じく1125本の走査線の内、奇数番の走査線が配置されている。ここで、Link-A及びLink-Bにおける、第1フィールドの2ラインから40ライン及び1122ライン、1124ライン、1ライン、並びに、第2フィールドの3ラインから41ライン及び1123ライン、1125ラインはブランキングのラインであり、第1フィールドの42ラインから1120ライン及び第2フィールドの43ラインから1121ラインはアクティブ有効のラインである。2倍速の映像信号から1倍速の映像信号を生成するには、Link-Aの第2フィールドF2、F4、F6、と、Link-Bの第2フィールドF3、F5、F7、とを足し合わせる。従って、2倍速の映像信号から1倍速の映像信号を生成する方法として考えられるのは、2倍速の映像信号に対して第1フィールドを第2フィールドとを入れ替えるOdd-Even変換を施すことである。具体的には、2倍速の映像信号に対してOdd-Even変換のためのデジタルフィルタを通して、Link-Aの映像とLink-Bとの映像を足し合わせる方法である。しかし、Odd-Even変換のためのデジタルフィルタを通す方法では、そのデジタルフィルタのタップ数に応じて信号の遅延が生じてしまう。従って、このOdd-Even変換のためのデジタルフィルタを通す方法では、2倍速の映像から遅延させずに1倍速の映像を出力することができなくなってしまう。デジタルフィルタの性能によっては、1倍速の映像は2倍速の映像と比べて、1フレーム以上の遅延が生じてしまうおそれがある。そこで本開示の第1の実施形態では、2倍速の映像信号から1倍速の映像信号を生成する際に、片方の系統に対して1フィールドと1ライン分遅延させて加算することで、倍速の映像と1倍速の映像との同時出力を実現した。以下において、2倍速の映像信号の加算処理によって、2倍速の映像信号から1倍速の映像信号を生成する方法について、詳細に説明する。図6は、本開示の第1の実施形態の、メモリアクセス回路113及び画像加算回路202における、2倍速の映像信号の加算による1倍速の映像信号の生成処理を示す説明図である。2倍速の映像信号に対する加算処理によって、2倍速の映像信号から1倍速の映像信号を生成するために、メモリアクセス回路113及び画像加算回路202は、Link-Bを1水平ライン分遅延させて、ブランキングライン垂直ブランキング期間における水平ラインとなっていたLink-Bの41ラインを有効にする。Link-Aの41ラインはブランキングラインのままにする。そしてメモリアクセス回路113及び画像加算回路202は、Link-Bの41ラインを有効にした状態で、Link-Aの映像信号とLink-Bの映像信号を加算する。メモリアクセス回路113及び画像加算回路202が、Link-Bの41ラインを有効にした状態で、Link-Aの映像信号とLink-Bの映像信号を加算する。ここで、画面に表示する際に有効なラインは、第1フィールドでは、図6に示したようにLink-Bの41ラインとLink-Aの42ラインを加算したものから始まり、Link-Bの1119ラインとLink-Aの1120ラインを加算もので終わる。また第2フィールドでは、図6に示したようにLink-Bの43ラインとLink-Aの42ラインを加算したものから始まり、Link-Bの1121ラインとLink-Aの1120ラインを加算したもので終わる。このように、第1フィールドと第2フィールドとで、加算されるラインが1ラインずつずれることにより、1倍速の映像信号は擬似的にインターレースの映像信号になる。図7は、第1フィールドと第2フィールドとで、加算されるラインが1ラインずつずれることにより、1倍速の映像信号を擬似的にインターレースの映像信号として生成する様子を示す説明図である。インターレースは、奇数番目の走査線を先に送り、残りの偶数番目の走査線をその後に送ることで1枚の画像を完成させるものである。従って、第1フィールドと第2フィールドとで同じラインを加算してしまうと、視点が第1フィールドと第2フィールドとで変化しないので、インターレースの映像になり得ないからである。Link-Bの41ラインを有効にするのは、2倍速の映像信号の加算による1倍速の映像信号の生成処理をメモリアクセス回路113及び画像加算回路202が実行するときだけであり、2倍速の映像信号の出力に際しては、Link-Bの41ラインはブランキングラインとしたままである。図8は、2倍速の映像信号の出力フォーマットを示す説明図である。図8に示したように、2倍速の映像を出力する際には、Link-Bは1水平ライン分の遅延は行われず、Link-Bの41ラインはブランキングラインとしたまま出力される。このように、メモリアクセス回路113及び画像加算回路202における、2倍速の映像信号の加算による1倍速の映像信号の生成処理は、Link-Bの映像信号を1水平ライン分遅延させて、ブランキングラインとなっていたLink-Bの41ラインを有効にし、Link-Aの映像信号とLink-Bの映像信号を加算する。このようにLink-Aの映像信号とLink-Bの映像信号とを加算することで、CCU200において、第1信号処理回路203及び第2信号処理回路204から、1倍速の映像を遅延させること無く、2倍速の映像と同時に出力させることができる。また、加算対象のラインが第1フィールドと第2フィールドとで異なることにより、1倍速の映像を擬似的なインターレース信号とすることができる。<2.本開示の第2の実施形態>上述した本開示の第1の実施形態では、2倍速の映像信号の加算による1倍速の映像信号の生成処理は、2系統のインターレース映像信号のうち、Link-Bの映像信号を1水平ライン分遅延させて、ブランキングラインとなっていたLink-Bの41ラインを有効にし、Link-Aの映像信号とLink-Bの映像信号を加算していた。以下で説明する本開示の第2の実施形態では、本開示の第1の実施形態とは異なる方法で、2倍速の映像信号の加算による1倍速の映像信号の生成処理を実現する。具体的には、2系統のインターレース映像信号のうち、Link-Bの映像信号は遅延させず、ブランキングラインとなっていたLink-Bの1122ラインを有効にし、Link-Aの映像信号とLink-Bの映像信号を加算することで、1倍速の映像信号を生成する場合について説明する。なお、本開示の第2の実施形態にかかる撮像装置及びCCUの構成は、本開示の第1の実施形態にかかる撮像装置100及びCCU200と同一の構成を有するので、詳細な説明は省略する。図9は、本開示の第2の実施形態の、メモリアクセス回路113及び画像加算回路202における、2倍速の映像信号の加算による1倍速の映像信号の生成処理を示す説明図である。2倍速の映像信号から1倍速の映像信号を生成するには、メモリアクセス回路113及び画像加算回路202は、ブランキングラインとなっていたLink-Bの1122ラインを有効にする。Link-Aの1122ラインはブランキングラインのままにする。そしてメモリアクセス回路113及び画像加算回路202は、Link-Bの1122ラインを有効にした状態で、Link-Aの映像信号とLink-Bの映像信号を加算する。メモリアクセス回路113及び画像加算回路202が、Link-Bの1122ラインを有効にした状態で、Link-Aの映像信号とLink-Bの映像信号を加算する。ここで、画面に表示する際に有効なラインは、第1フィールドでは、図9に示したようにLink-Aの42ラインとLink-Bの43ラインとを加算したものから始まり、Link-Aの1120ラインとLink-Bの1121ラインとを加算もので終わる。また第2フィールドでは、図9に示したようにLink-Aの43ラインとLink-Bの44ラインとを加算したものから始まり、Link-Aの1121ラインとLink-Bの1122ラインとを加算したもので終わる。このように、第1フィールドと第2フィールドとで、メモリアクセス回路113及び画像加算回路202において加算されるラインが1ラインずつずれることにより、第1の実施形態と同様に、1倍速の映像信号は擬似的にインターレースの映像信号になる。Link-Bの1122ラインを有効にするのは、2倍速の映像信号の加算による1倍速の映像信号の生成処理をメモリアクセス回路113及び画像加算回路202が実行するときだけであり、2倍速の映像信号の出力に際しては、Link-Bの1122ラインはブランキングラインとしたままである。このように、メモリアクセス回路113及び画像加算回路202における、2倍速の映像信号の加算による1倍速の映像信号の生成処理は、ブランキングラインとなっていたLink-Bの1122ラインを有効にし、Link-Aの映像信号とLink-Bの映像信号を加算する。このようにLink-Aの映像信号とLink-Bの映像信号とを加算することで、CCU200において、1倍速の映像を遅延させること無く、2倍速の映像と同時に出力させることができる。また、加算対象のラインが第1フィールドと第2フィールドとで異なることにより、1倍速の映像を擬似的なインターレース信号とすることができる。<3.本開示の第3の実施形態>ここまで説明してきた本開示の第1の実施形態及び第2の実施形態では、ブランキングラインとなっていたLink-Bの41ラインまたはLink-Bの1122ラインを有効にして、Link-Aの映像信号とLink-Bの映像信号とを加算することで、2倍速の映像信号から1倍速の映像信号を生成していた。これらの実施形態においては、Link-Aにおいて、第1フィールドと第2フィールドの映像が伝送され、Link-Bにおいて、第1フィールドと第2フィールドの映像が伝送されており。以後、2フィールドずつLink-AとLink-Bとに分かれて映像が順次伝送されていた。以下で説明する、本開示の第3の実施形態では、Link-Aでは第1フィールドの映像を、Link-Bでは第2フィールドの映像を伝送し、Link-Aの映像信号とLink-Bの映像信号とを加算することで、2倍速の映像信号から1倍速の映像信号を生成する方法について説明する。なお、本開示の第3の実施形態にかかる撮像装置及びCCUの構成は、本開示の第1の実施形態にかかる撮像装置100及びCCU200と同一の構成を有するので、詳細な説明は省略する。まず、以下で説明する本開示の第3の実施形態の前提として、Link-Aでは第1フィールドの映像を、Link-Bでは第2フィールドの映像を伝送する場合の2倍速映像信号の出力フォーマットについて説明する。図10は、2倍速の映像信号の出力フォーマットを示す説明図であり、図5とは異なり、Link-Aでは第1フィールドの映像を、Link-Bでは第2フィールドの映像を伝送する場合の2倍速映像信号の出力フォーマットを示したものである。Link-Aでは、第1フィールドの映像V1o、V3o、V5o、が伝送され、Link-Bでは第2フィールドの映像V2e、V4e、V6e、が伝送される。図10では、図示の便宜上、Link-AとLink-Bとがそれぞれ2列ずつ表記されている。また、実際には、伝送される映像信号は120iの信号であるので、Link-AとLink-Bとの間には1Vの時間的なずれがある。なお、図10に示した映像信号のライン番号はプログレッシブ表記である。また、Link-Aの第1フィールドの563ライン目は、Link-Bで伝送される第2フィールドの映像の内、1番目のラインが格納されている。ここで、Link-Aの2ラインから40ライン及び1122ライン、1124ライン、1ライン、並びに、Link-Bの3ラインから41ライン及び1123ライン、1125ライン、1ラインはブランキングのラインであり、Link-Aの42ラインから1120ライン及びLink-Bの43ラインから1121ラインはアクティブ有効のラインである。このように伝送される2倍速の映像信号から1倍速の映像信号を生成するには、映像信号の伝送の際に、Link-Bの第1フィールドの41ラインのデータを保存したままにしておき、Link-Bの第1フィールドのみを1水平ライン分遅延させた上で、Link-Aの映像信号とLink-Bの映像信号とを加算する。これにより、2倍速の映像信号から1倍速の映像信号を生成することができる。以下、本開示の第3の実施形態における、2倍速の映像信号の加算による1倍速の映像信号の生成処理の詳細について説明する。図11は、本開示の第3の実施形態の、メモリアクセス回路113及び画像加算回路202における、2倍速の映像信号の加算による1倍速の映像信号の生成処理を示す説明図である。2倍速の映像信号に対する加算処理によって、2倍速の映像信号から1倍速の映像信号を生成するために、メモリアクセス回路113及び画像加算回路202は、Link-Bの第1フィールドのみを1水平ライン分遅延させて、ブランキングライン垂直ブランキング期間における水平ラインとなっていたLink-Bの41ラインを有効にする。そしてメモリアクセス回路113及び画像加算回路202は、Link-Bの41ラインを有効にした状態で、Link-Aの映像信号とLink-Bの映像信号を加算する。メモリアクセス回路113及び画像加算回路202が、Link-Bの第1フィールドの41ラインを有効にした状態で、Link-Aの映像信号とLink-Bの映像信号を加算する。ここで、画面に表示する際に有効なラインは、第1フィールドでは、図11に示したようにLink-Bの41ラインとLink-Aの42ラインを加算したものから始まり、Link-Bの1119ラインとLink-Aの1120ラインを加算もので終わる。また第2フィールドでは、図11に示したようにLink-Bの43ラインとLink-Aの42ラインを加算したものから始まり、Link-Bの1121ラインとLink-Aの1120ラインを加算したもので終わる。このように、第1フィールドと第2フィールドとで、加算されるラインが1ラインずつずれることにより、加算により得られる1倍速の映像信号は、擬似的にインターレースの映像信号になる。このように、メモリアクセス回路113及び画像加算回路202における、2倍速の映像信号の加算による1倍速の映像信号の生成処理は、Link-Bの映像信号の内、第1フィールドのみを1水平ライン分遅延させて、ブランキングラインとなっていたLink-Bの第1フィールドの41ラインを有効にし、Link-Aの映像信号とLink-Bの映像信号を加算する。このようにLink-Aの映像信号とLink-Bの映像信号とを加算することで、CCU200において、第1信号処理回路203及び第2信号処理回路204から、1倍速の映像を遅延させること無く、2倍速の映像と同時に出力させることができる。また、加算対象のラインが第1フィールドと第2フィールドとで異なることにより、1倍速の映像を擬似的なインターレース信号とすることができる。<4.本開示の第4の実施形態>上述した本開示の第3の実施形態では、2倍速の映像信号の加算による1倍速の映像信号の生成処理は、2系統のインターレース映像信号のうち、Link-Bの映像信号の内、第1フィールドのみを1水平ライン分遅延させて、ブランキングラインとなっていたLink-Bの第1フィールドの41ラインを有効にし、Link-Aの映像信号とLink-Bの映像信号を加算していた。以下で説明する本開示の第4の実施形態では、図10に示したように、Link-Aでは第1フィールドの映像を、Link-Bでは第2フィールドの映像が伝送されることで2倍速映像信号が伝送される場合に、本開示の第3の実施形態とは異なる方法で、2倍速の映像信号の加算による1倍速の映像信号の生成処理を実現する。具体的には、2系統のインターレース映像信号のうち、Link-Bの映像信号は遅延させず、伝送の際に、Link-Aの第2フィールドの1122ラインのデータを保存したままにしておく。そして、ブランキングラインとなっていたLink-Aの第2フィールドの1122ラインを有効にし、Link-Aの映像信号とLink-Bの映像信号を加算することで、1倍速の映像信号を生成する場合について説明する。なお、本開示の第4の実施形態にかかる撮像装置及びCCUの構成は、本開示の第1の実施形態にかかる撮像装置100及びCCU200と同一の構成を有するので、詳細な説明は省略する。図12は、本開示の第4の実施形態の、メモリアクセス回路113及び画像加算回路202における、2倍速の映像信号の加算による1倍速の映像信号の生成処理を示す説明図である。2倍速の映像信号から1倍速の映像信号を生成するには、メモリアクセス回路113及び画像加算回路202は、ブランキングラインとなっていたLink-Aの第2フィールドの1122ラインを有効にする。そしてメモリアクセス回路113及び画像加算回路202は、Link-Aの第2フィールドの1122ラインを有効にして、Link-Aの第2フィールドを1水平ライン分上げた状態で、Link-Aの映像信号とLink-Bの映像信号を加算する。メモリアクセス回路113及び画像加算回路202が、Link-Aの第2フィールドの1122ラインを有効にした状態で、Link-Aの映像信号とLink-Bの映像信号を加算する。ここで、画面に表示する際に有効なラインは、第1フィールドでは、図12に示したようにLink-Aの42ラインとLink-Bの43ラインとを加算したものから始まり、Link-Aの1120ラインとLink-Bの1121ラインとを加算もので終わる。また第2フィールドでは、図11に示したようにLink-Aの44ラインとLink-Bの43ラインとを加算したものから始まり、Link-Aの1122ラインとLink-Bの1121ラインとを加算したもので終わる。このように、第1フィールドと第2フィールドとで、メモリアクセス回路113及び画像加算回路202において加算されるラインが1ラインずつずれることにより、第1の実施形態と同様に、1倍速の映像信号は擬似的にインターレースの映像信号になる。メモリアクセス回路113及び画像加算回路202における、2倍速の映像信号の加算による1倍速の映像信号の生成処理は、ブランキングラインとなっていたLink-Bの1122ラインを有効にし、Link-Aの映像信号とLink-Bの映像信号を加算する。このようにLink-Aの映像信号とLink-Bの映像信号とを加算することで、CCU200において、1倍速の映像を遅延させること無く、2倍速の映像と同時に出力させることができる。また、加算対象のラインが第1フィールドと第2フィールドとで異なることにより、1倍速の映像を擬似的なインターレース信号とすることができる。<4.本開示の第5の実施形態>上述した本開示の第4の実施形態では、2系統のインターレース映像信号のうち、Link-Bの映像信号は遅延させず、伝送の際に、Link-Aの第2フィールドの1122ラインのデータを保存したままにしておき、ブランキングラインとなっていたLink-Aの第2フィールドの1122ラインを有効にし、Link-Aの映像信号とLink-Bの映像信号を加算していた。以下で説明する本開示の第5の実施形態では、図13に示したように映像が伝送されることで2倍速映像信号が伝送される場合に、上述の本開示の各実施形態とは異なる方法で、2倍速の映像信号の加算による1倍速の映像信号の生成処理を実現する。具体的には、Link-Aに1番目および4番目のフィールドの映像信号を伝送し、Link-Bに2番目および3番目のフィールドの映像信号を伝送する。以後、4フィールド単位でこのような映像の伝送を繰り返す。そして、単にLink-Aの映像信号とLink-Bの映像信号を加算することで、1倍速の映像信号を生成する場合について説明する。なお、本開示の第5の実施形態にかかる撮像装置及びCCUの構成は、本開示の第1の実施形態にかかる撮像装置100及びCCU200と同一の構成を有するので、詳細な説明は省略する。図14は、本開示の第5の実施形態の、メモリアクセス回路113及び画像加算回路202における、2倍速の映像信号の加算による1倍速の映像信号の生成処理を示す説明図である。2倍速の映像信号から1倍速の映像信号を生成するには、メモリアクセス回路113及び画像加算回路202は、ブランキングラインとなっていたLink-Bの第2フィールドの1122ラインを有効にする。そしてメモリアクセス回路113及び画像加算回路202は、Link-Bの第2フィールドの1122ラインを有効にして、Link-Aの映像信号とLink-Bの映像信号を単に加算する。メモリアクセス回路113及び画像加算回路202が、Link-Bの第2フィールドの1122ラインを有効にした状態で、Link-Aの映像信号とLink-Bの映像信号を単に加算する。ここで、画面に表示する際に有効なラインは、第1フィールドでは、図14に示したようにLink-Aの42ラインとLink-Bの43ラインとを加算したものから始まり、Link-Aの1120ラインとLink-Bの1121ラインとを加算もので終わる。また第2フィールドでは、図14に示したようにLink-Aの43ラインとLink-Bの44ラインとを加算したものから始まり、Link-Aの1121ラインとLink-Bの1122ラインとを加算したもので終わる。このように、第1フィールドと第2フィールドとで、メモリアクセス回路113及び画像加算回路202において加算されるラインが1ラインずつずれることにより、第1の実施形態と同様に、1倍速の映像信号は擬似的にインターレースの映像信号になる。メモリアクセス回路113及び画像加算回路202における、2倍速の映像信号の加算による1倍速の映像信号の生成処理は、ブランキングラインとなっていたLink-Bの1122ラインを有効にし、Link-Aの映像信号とLink-Bの映像信号を加算する。このようにLink-Aの映像信号とLink-Bの映像信号とを加算することで、CCU200において、1倍速の映像を遅延させること無く、2倍速の映像と同時に出力させることができる。また、加算対象のラインが第1フィールドと第2フィールドとで異なることにより、1倍速の映像を擬似的なインターレース信号とすることができる。図15は、本開示の第5の実施形態による1倍速の映像信号の生成方法において、第1フィールドと第2フィールドとで、加算されるラインが1ラインずつずれることにより、1倍速の映像信号を擬似的にインターレースの映像信号として生成する様子を示す説明図である。インターレースは、奇数番目の走査線を先に送り、残りの偶数番目の走査線をその後に送ることで1枚の画像を完成させるものである。従って、第1フィールドと第2フィールドとで同じラインを加算してしまうと、視点が第1フィールドと第2フィールドとで変化しないので、インターレースの映像になり得ないからである。<6.まとめ>以上説明したように本開示の第1の実施形態によれば、2倍速の映像信号と1倍速の映像信号とをCCU200から同時に出力させる際に、メモリアクセス回路113及び画像加算回路202が、2倍速の映像信号に対して映像データの加算処理を実行して1倍速の映像信号を生成する。画像加算回路202が1倍速の映像信号を生成する際には、Link-Bの映像信号を1水平ライン分遅延させて、ブランキングラインとなっていたLink-Bの41ラインを有効にして、Link-Aの映像信号とLink-Bの映像信号とを加算する。また、以上説明したように本開示の第2の実施形態によれば、2倍速の映像信号と1倍速の映像信号とをCCU200から同時に出力させる際に、メモリアクセス回路113及び画像加算回路202が、2倍速の映像信号に対して映像データの加算処理を実行して1倍速の映像信号を生成する。画像加算回路202が1倍速の映像信号を生成する際には、ブランキングラインとなっていたLink-Bの1122ラインを有効にして、Link-Aの映像信号とLink-Bの映像信号とを加算する。このようにLink-Aの映像信号とLink-Bの映像信号とを加算することで、1倍速の映像を遅延させること無く、2倍速の映像と同時に出力させることができる。また、加算対象のラインが第1フィールドと第2フィールドとで異なることにより、1倍速の映像も擬似的なインターレース信号とすることができる。以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示はかかる例に限定されない。本開示の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。なお、本技術は以下のような構成も取ることができる。1それぞれ2つのフィールドからなる2系統のインターレースビデオ信号が入力されるビデオ入力部と、前記2系統のビデオ信号を加算して、前記ビデオ入力部に入力されるインターレースビデオ信号の1/2の速度のビデオ信号を生成する画像加算部と、を備え、前記画像加算部は、前記2系統の内、1の系統のインターレースビデオ信号の第2フィールドと他の系統のインターレースビデオ信号の第1フィールドとを加算することで、入力されるインターレースビデオ信号の1/2の速度のビデオ信号を生成し、該生成に際して前記他の系統のインターレースビデオ信号を1水平ライン遅延させて、前記他の系統のインターレースビデオ信号の第1フィールドにおける有効ラインの最上ラインの1行上の、垂直ブランキング期間における水平ラインを有効にしてから前記2系統のビデオ信号を加算する、映像処理装置。2前記画像加算部が生成した入力ビデオ信号の1/2の速度のビデオ信号を出力する第1ビデオ信号出力部と、前記ビデオ入力部に入力された前記2系統のインターレースビデオ信号を出力する第2ビデオ信号出力部と、を備える、前記1に記載の映像処理装置。3前記第1ビデオ信号出力部が出力するビデオ信号と前記第2ビデオ信号出力部が出力するインターレースビデオ信号とは同タイミングで出力される、前記2に記載の映像処理装置。4前記画像加算部が生成した入力ビデオ信号の1/2の速度のビデオ信号を表示する映像表示部をさらに備える、前記1から3のいずれかに記載の映像処理装置。5前記2系統のインターレースビデオ信号はHD-SDIHighDefinition-SerialDigitalInterface規格に準拠したものである、前記1から4に記載の映像処理装置。6それぞれ2つのフィールドからなる2系統のインターレースビデオ信号が入力されるビデオ入力部と、前記2系統のビデオ信号を加算して、前記ビデオ入力部に入力されるインターレースビデオ信号の1/2の速度のビデオ信号を生成する画像加算部と、を備え、前記画像加算部は、前記2系統の内、1の系統のインターレースビデオ信号の第2フィールドと他の系統のインターレースビデオ信号の第1フィールドとを加算することで、入力されるインターレースビデオ信号の1/2の速度のビデオ信号を生成し、該生成に際して、前記他の系統のインターレースビデオ信号の第1フィールドにおける有効ラインの最下ラインの1行下の、垂直ブランキング期間における水平ラインを有効にしてから前記2系統のビデオ信号を加算する、映像処理装置。7それぞれ2つのフィールドからなる2系統のインターレースビデオ信号が入力され、前記2系統のビデオ信号を加算して、入力されるインターレースビデオ信号の1/2の速度のビデオ信号を生成する画像加算部を備え、前記画像加算部は、前記2系統の内、1の系統のインターレースビデオ信号と他の系統のインターレースビデオ信号の第1フィールド同士及び第2フィールド同士を加算することで、入力されるインターレースビデオ信号の1/2の速度のビデオ信号を生成し、該生成に際して前記他の系統のインターレースビデオ信号を1水平ライン遅延させて、前記他の系統のインターレースビデオ信号の第1フィールドにおける有効ラインの最上ラインの1行上の、垂直ブランキング期間における水平ラインを有効にしてから前記2系統のビデオ信号を加算する、映像処理装置。8それぞれ2つのフィールドからなる2系統のインターレースビデオ信号が入力され、前記2系統のビデオ信号を加算して、入力されるインターレースビデオ信号の1/2の速度のビデオ信号を生成する画像加算部を備え、前記画像加算部は、前記2系統の内、1の系統のインターレースビデオ信号と他の系統のインターレースビデオ信号の第1フィールド同士及び第2フィールド同士を加算することで、入力されるインターレースビデオ信号の1/2の速度のビデオ信号を生成し、該生成に際して前記他の系統のインターレースビデオ信号を1水平ライン遅延させて、前記他の系統のインターレースビデオ信号の第1フィールドにおける有効ラインの最上ラインの1行上の、垂直ブランキング期間における水平ラインを有効にしてから前記2系統のビデオ信号を加算する、映像処理装置。9それぞれ2つのフィールドからなる2系統のインターレースビデオ信号が入力され、前記2系統のビデオ信号を加算して、入力されるインターレースビデオ信号の1/2の速度のビデオ信号を生成する画像加算部を備え、前記2系統のインターレースビデオ信号の内の一の系統にn1番目のフィールドおよびn4番目のフィールドの映像信号が、他の系統にn2番目のフィールドおよびn3番目のフィールドの映像信号が伝送されnは0以上の整数、前記画像加算部は、前記2系統の内、1の系統のインターレースビデオ信号と他の系統のインターレースビデオ信号の第1フィールド同士及び第2フィールド同士を加算することで、入力されるインターレースビデオ信号の1/2の速度のビデオ信号を生成する、映像処理装置。10それぞれ2つのフィールドからなる2系統のインターレースビデオ信号が入力される入力ステップと、前記2系統のビデオ信号を加算して入力されるインターレースビデオ信号の1/2の速度のビデオ信号を生成する画像加算ステップと、を備え、前記画像加算ステップは、前記2系統の内、1の系統のインターレースビデオ信号の第2フィールドと他の系統のインターレースビデオ信号の第1フィールドとを加算することで入力されるインターレースビデオ信号の1/2の速度のビデオ信号を生成し、該生成に際して前記他の系統のインターレースビデオ信号を1水平ライン遅延させて、前記第1フィールドにおける有効ラインの最上ラインの1行上の、垂直ブランキング期間における水平ラインを有効にしてから前記2系統のビデオ信号を加算する、映像処理方法。11それぞれ2つのフィールドからなる2系統のインターレースビデオ信号が入力される入力ステップと、前記2系統のビデオ信号を加算して入力されるインターレースビデオ信号の1/2の速度のビデオ信号を生成する画像加算ステップと、を備え、前記画像加算ステップは、前記2系統の内、1の系統のインターレースビデオ信号の第2フィールドと他の系統のインターレースビデオ信号の第1フィールドとを加算することで入力されるインターレースビデオ信号の1/2の速度のビデオ信号を生成し、該生成に際して、前記第1フィールドにおける有効ラインの最下ラインの1行下の、垂直ブランキング期間における水平ラインを有効にしてから前記2系統のビデオ信号を加算する、映像処理方法。12それぞれ2つのフィールドからなる2系統のインターレースビデオ信号が入力される入力ステップと、前記2系統のビデオ信号を加算して、前記入力ステップで入力されるインターレースビデオ信号の1/2の速度のビデオ信号を生成する画像加算ステップと、を備え、前記画像加算ステップは、前記2系統の内、1の系統のインターレースビデオ信号と他の系統のインターレースビデオ信号の第1フィールド同士及び第2フィールド同士を加算することで、入力されるインターレースビデオ信号の1/2の速度のビデオ信号を生成し、該生成に際して前記他の系統のインターレースビデオ信号を1水平ライン遅延させて、前記他の系統のインターレースビデオ信号の第1フィールドにおける有効ラインの最上ラインの1行上の、垂直ブランキング期間における水平ラインを有効にしてから前記2系統のビデオ信号を加算する、映像処理方法。13それぞれ2つのフィールドからなる2系統のインターレースビデオ信号が入力される入力ステップと、前記2系統のビデオ信号を加算して、前記入力ステップで入力されるインターレースビデオ信号の1/2の速度のビデオ信号を生成する画像加算ステップと、を備え、前記画像加算ステップは、前記2系統の内、1の系統のインターレースビデオ信号と他の系統のインターレースビデオ信号の第1フィールド同士及び第2フィールド同士を加算することで、入力されるインターレースビデオ信号の1/2の速度のビデオ信号を生成し、該生成に際して前記他の系統のインターレースビデオ信号を1水平ライン遅延させて、前記他の系統のインターレースビデオ信号の第1フィールドにおける有効ラインの最上ラインの1行上の、垂直ブランキング期間における水平ラインを有効にしてから前記2系統のビデオ信号を加算する、映像処理装置。14それぞれ2つのフィールドからなる2系統のインターレースビデオ信号が入力される入力ステップと、前記2系統のビデオ信号を加算して、前記入力ステップで入力されるインターレースビデオ信号の1/2の速度のビデオ信号を生成する画像加算ステップと、前記入力ステップで入力される前記2系統のインターレースビデオ信号の内の一の系統にn1番目のフィールドおよびn4番目のフィールドの映像信号が、他の系統にn2番目のフィールドおよびn3番目のフィールドの映像信号が伝送されnは0以上の整数、前記画像加算ステップは、前記2系統の内、1の系統のインターレースビデオ信号と他の系統のインターレースビデオ信号の第1フィールド同士及び第2フィールド同士を加算することで、入力されるインターレースビデオ信号の1/2の速度のビデオ信号を生成する、映像処理方法。