"複数の画素回路と、該複数の画素回路に対して共通基準電圧となる共通電極と、が形成される表示部と、前記表示部を延伸するN本N≧3の整数のゲート信号線と、各前記ゲート信号線に接続しゲート信号を供給するシフトレジスタ回路が前記表示部の外側にN個並んで配置されるゲート駆動回路と、前記表示部に対して前記ゲート駆動回路のさらに外側に配置される共通電圧主配線と、N個並んで配置される前記シフトレジスタ回路のN-1個の間隔のうち、M個1≦M<N-1の間隔をそれぞれ、前記共通電圧主配線から前記共通電極へ延伸するM本の共通電圧副配線と、を備える基板を有する表示装置。前記共通電圧主配線は、複数の導電層が絶縁層を介して積層される重畳構造を含む、ことを特徴とする、請求項1に記載の表示装置。前記基板は、前記表示部に延伸する複数の映像信号線をさらに備え、前記複数の導電層は、前記複数の映像信号線を形成する材料の導電層を含む、ことを特徴とする、請求項2に記載の表示装置。各前記画素回路は薄膜トランジスタを備え、前記複数の導電層は、前記薄膜トランジスタのゲート電極を形成する材料の導電層を含む、ことを特徴とする、請求項2又は3に記載の表示装置。前記複数の導電層の最上層は前記共通電極を形成する材料の導電層で形成されることを特徴とする、請求項2乃至4のいずれかに記載の表示装置。前記共通電極を形成する材料はスズ添加酸化インジウムである、ことを特徴とする、請求項5に記載の表示装置。走査信号駆動回路GSCLから表示部115に走行する多数のゲート信号線GLのうち、図12には、2本のゲート信号線GL1,GL2が示されている。図12に示す通り、各ゲート信号線GLは、配線層COMと立体的に交差しており、製造段階においてその交差部において静電気破壊スパークが発生し得ることとなり、歩留まり低下の原因となる。特に、コモン層及びコモン層に接続される共通電圧線などとゲート信号線とは、ともに配置領域が広く静電気が蓄積されやすいので、静電気破壊発生の可能性は高くなってしまう。この場合、走査信号駆動回路GSCLの表示部115側に配線層COM2が、その反対側に配線層COM1が、それぞれ配置されているので、表示部115外側の額縁領域がより広がることとなる。また、表示装置において、表示部外側の額縁領域を狭くするために、ゲート駆動回路を、ワンチップに集積された駆動ドライバパネル制御用信号生成部に搭載することが考えられる。この場合、共通電圧主配線となるコモンバスラインと、複数のゲート信号線が束となったゲートバスラインとが、駆動ドライバより表示部外側の額縁領域に延伸する。さらに、コモンバスラインから複数の共通電圧線共通電圧副配線が、ゲートバスラインから複数のゲート信号線が、それぞれ分岐して、表示部へ延伸する。図13は、基板に配置されるコモンバスラインとゲートバスラインの配置の参考例を示す概略平面図である。図13に示す参考例では、基板102上に、表示部115が設けられ、図中下側に配置される駆動ドライバ111より、2本のコモンバスライン112A,112Bが、表示部115の外側を、図中下から上へ延伸している。さらに、コモンバスライン112A,112Bから複数の共通電圧線CL図示せずが表示部115の内部を延伸している。また、2本のゲートバスライン116A,116Bが、駆動ドライバ111の両側よりそれぞれ外側へ延伸し、コモンバスライン112A,112Bより外側で屈曲し、さらに、コモンバスライン112A,112Bのさらに外側を、図中下から上へ延伸している。そして、ゲートバスライン116A,116Bから複数のゲート信号線GLが表示部115の内部を延伸している。簡単のため、図13には、6本のゲート信号線GL1~GL6が示されており、そのうち、上側に位置する3本のゲート信号線GL3~GL1が、駆動ドライバ111から離れるにつれて、すなわち、図中下から上へかけて、ゲートバスライン116Bより順に延伸しており、ゲートバスライン116Bに束となって内蔵するゲート信号線の本数が順に減っていく。同様に、下側に位置する3本のゲート信号線GL6~GL4が、図中下から上へかけて、ゲートバスライン116Aより、順に延伸しており、ゲートバスライン116Aに束となって内蔵するゲート信号線の本数が順に減っていく。なお、基板102上に多数の薄膜トランジスタThinFilmTransistor:TFTが形成されるので、基板102は一般にTFT基板と呼ばれる。図13に示す通り、ゲート信号線GLはコモンバスライン112と立体的に交差しており、その交差部において、寄生容量が形成される。すなわち、ゲート駆動回路を駆動ドライバに搭載しても、ゲート信号線とコモンバスラインの交差は解消されず、特許文献1に記載の液晶表示装置と同様に、製造段階において静電気破壊スパークが発生し得ることとなる。図14は、基板に配置されるコモンバスラインとゲートバスラインの配置の他の参考例を示す概略平面図である。図13に示す参考例と同様に、2本のコモンバスライン112A,112Bと2本のゲートバスライン116A,116Bが、駆動ドライバ111の両側よりそれぞれ延伸している。しかし、図13に示す参考例と異なり、図14に示す参考例では、コモンバスライン112が表示部115に対してゲートバスライン116より外側に配置されている。図13に示す参考例と同様に、コモンバスライン112より複数の共通電圧線CLが延伸し、ゲートバスライン116より複数のゲート信号線GLが延伸している。簡単のため、図14には、6本の共通電圧線CL1~CL6と6本のゲート信号線GL1~GL6が示されている。コモンバスライン112とゲートバスライン116がこのように配置されることにより、図13に示す参考例と異なり、ゲート信号線GLがコモンバスライン112と立体的に交差することは回避される。その代わりに、ゲート信号線GLは共通電圧線CLと立体的に交差する。この場合、図13に示す参考例より、交差する部分の面積は低減されるので、発生する寄生容量の総量は低減される。しかし、以下に説明する通り、ゲート信号線GLによって寄生容量が異なるという新たな問題が生じてしまう。図14に示す通り、上側に位置する3本のゲート信号線GL1~GL3のうち、ゲート信号線GL1は2本の共通電圧線CL2,CL3と立体的に交差し、ゲート信号線GL2は1本の共通電圧線CL3と立体的に交差し、ゲート信号線GL3には立体的に交差する共通電圧線CLはない。下側に位置する3本のゲート信号線GL4~GL6も同様である。この場合、立体的に交差する共通電圧線CLの本数に伴って、交差する面積が増加し、ゲート信号線に発生する寄生容量が増加する。時定数CRここで、Cはゲート信号線に発生する寄生容量、Rはゲート信号線の抵抗で表されるゲート信号のなまり鈍りが、ゲート信号線によって異なるために、ゲート信号のなまりを調整するために必要な設計が複雑となってしまう。本発明は、このような課題を鑑みてなされたものであり、本発明の目的は、共通電圧線とゲート信号線が立体的に交差する箇所を抑制する構造とすることにより、製造段階において静電気破壊が抑制され、歩留まりが向上される表示装置の提供である。1上記課題を解決するために、本発明に係る表示装置は、{複数の画素回路と、該複数の画素回路に対して共通基準電圧となる共通電極と、が形成される}表示部と、前記表示部を延伸するN本N≧3の整数のゲート信号線と、各前記ゲート信号線に接続しゲート信号を供給するシフトレジスタ回路が前記表示部の外側にN個並んで配置されるゲート駆動回路と、前記表示部に対して前記ゲート駆動回路のさらに外側に配置される共通電圧主配線と、N個並んで配置される前記シフトレジスタ回路のN-1個の間隔のうち、M個1≦M<N-1の間隔をそれぞれ、前記共通電圧主配線から前記共通電極へ延伸するM本の共通電圧副配線と、を備える基板を有する。2上記1に記載の表示装置であって、前記共通電圧主配線は、複数の導電層が絶縁層を介して積層される重畳構造を含んでいてもよい。3上記2に記載の表示装置であって、前記基板は、前記表示部に延伸する複数の映像信号線をさらに備え、前記複数の導電層は、前記複数の映像信号線を形成する材料の導電層を含んでいてもよい。4上記2又は3のいずれかに記載の表示装置であって、各前記画素回路は薄膜トランジスタを備え、前記複数の導電層は、前記薄膜トランジスタのゲート電極を形成する材料の導電層を含んでいてもよい。5上記2乃至4に記載の表示装置であって、前記複数の導電層の最上層は前記共通電極を形成する材料の導電層で形成されてもよい。6上記5に記載の表示装置であって、前記共通電極を形成する材料はスズ添加酸化インジウムであってもよい。本発明により、共通電圧線とゲート信号線が立体的に交差する箇所を抑制する構造とすることにより、製造段階において静電気破壊が抑制され、歩留まりが向上される表示装置が提供される。本発明の実施形態に係る表示装置について、以下に、詳細な説明をする。なお、以下に示す図は、あくまで、当該実施形態の実施例を説明するものであって、図の大きさと本実施例記載の縮尺は必ずしも一致するものではない。また、同一の構成要素には同一の符号を付け、それらの説明については繰り返さない。本発明の実施形態に係る表示装置は、たとえば、IPSInPlaneSwitching方式の液晶表示装置である。図1は、当該実施形態に係る液晶表示装置の全体斜視図である。TFT基板2と、当該TFT基板2に対向しカラーフィルタが設けられるフィルタ基板1と、当該両基板に挟まれる領域に封入される液晶材料と、TFT基板2のフィルタ基板1側と反対側に接して位置するバックライト3と、を含んで構成されている。図2は、当該実施形態に係るTFT基板2の構成を表す概略平面図である。TFT基板2の外部には、駆動ドライバ11が設けられ、駆動ドライバ11は、TFT基板2へ複数の制御信号を出力している。2本のコモンバスライン12A,12B共通電圧主配線と、2個のゲート駆動回路13A,13Bと、共通電極14が形成される表示部15とがTFT基板2に備えられている。表示部15に、複数の画素回路図示せずが形成され、さらに、表示部15の全部又は一部を含む領域に共通電極14が形成されている。共通電極には、複数の画素回路に対して共通基準電圧となる電圧が供給される。表示部15の左右両側に、すなわち、表示部15の外側に、ゲート駆動回路13A,13Bが形成されている。ゲート駆動回路13A,13Bより、複数のゲート信号線GLが互いに等間隔をおいて、表示部15内部を図中横方向に延伸している。2個のゲート駆動回路13A,13Bに、複数のゲート信号線GLそれぞれに対応して、後述するシフトレジスタ回路SR図示せずが複数備えられている。各シフトレジスタ回路SRは対応するゲート信号線GLに接続し、該ゲート信号線GLにゲート信号を印加している。ここでは、ゲート信号線GLが480本存在していており、2個のゲート駆動回路13A,13Bにそれぞれ、240個のシフトレジスタ回路SRが備えられている。ゲート駆動回路13Aに備えられる240個のシフトレジスタ回路SRより奇数番目のゲート信号線GL240本に、ゲート駆動回路13Bに備えられる240個のシフトレジスタ回路SRより偶数番目のゲート信号線GL240本に、それぞれゲート信号が出力される。なお、以下、n番目のゲート信号線をGLnと、n番目のゲート信号線GLnに接続されるn番目のシフトレジスタ回路をSRnと、n番目のシフトレジスタ回路SRnがn番目のゲート信号線GLnへ出力するn番目のゲート信号をGnと、それぞれ記すこととする。なお、当該実施形態に係る液晶表示装置のゲート駆動回路13は、双方向駆動が可能である。複数のゲート信号Gnは、順方向駆動においては、nの値が小さい方から大きい方へ、順にハイ電圧となり、逆方向駆動においては、その逆順にハイ電圧となる。表示部15に対して2個のゲート駆動回路13A,13Bのさらに外側に、2本のコモンバスライン12A,12Bが形成されている。コモンバスライン12と共通電極14の間には、ゲート駆動回路13が配置され、コモンバスライン12と共通電極14とを接続する複数の共通電圧線CL共通電圧副配線がゲート駆動回路13を貫いて配置されている。ここでは、2本のコモンバスライン12A,12Bそれぞれより30本の共通電圧線CLが共通電極14へ延伸しており、合計で60本の共通電圧線CLが配置されている。コモンバスライン12Bからは奇数番目の共通電圧線CLが、コモンバスライン12Aからは偶数番目の共通電圧線CLが、表示部15へそれぞれ延伸している。ここで、k番目の共通電圧線を共通電圧線CLkとすると、図には、k番目の共通電圧線CLkは、{6k-1-1}番目及び{6k-11}番目のシフトレジスタ回路SRとの間隔を延伸している。なお、1番目の共通電圧線CL1は、1番目のシフトレジスタ回路SR1と後述するダミーシフトレジスタ回路SRDとの間隔を延伸している。本発明の特徴は、コモンバスライン12を表示部15に対してゲート駆動回路13のさらに外側に配置することにより、コモンバスライン12とゲート信号線GLが立体的に交差することが回避されているところにある。さらに、コモンバスライン12から共通電極14へ延伸する共通電圧線CLも、ゲート信号線GLと立体的に交差することが回避されている。これにより、コモンバスライン12及び共通電圧線CLが、ゲート信号線GLと立体的に交差する場合に発生する寄生容量が抑制される。さらに、共通電圧線CLの本数は、ゲート信号線GLの本数より少ない。コモンバスライン12Aとゲート駆動回路13Aを例に説明すると、N個N=240≧3並んで配置されるシフトレジスタ回路SRに存在するN-1個の間隔のうち、その一部となるM個1≦M=60<N-1の間隔をそれぞれ、コモンバスライン12Aから共通電極14へ延伸するM本の共通電圧線CLが配置されている。すなわち、他のN-M-1個の間隔には、共通電圧線CLが配置されていない。一般に、コモンバスライン及び共通電圧線は、TFT基板の表面に対して、広い領域面積で配線パタンが形成される。ゲート信号線についても同様に広い領域面積で配線パタンが形成される。それゆえ、TFT基板の製造工程において、例えば、基板表面を純水で洗浄する際に、純水と基板との摩擦で、これら配線パタンには静電気が蓄積される。蓄積される静電気の量は、TFT基板の表面の位置により異なるので、これら配線パタンの間に電位差が生じ、配線パタンの交差部において静電気破壊が発生する。これに対して、本発明に係る表示装置ではこれが抑制され、歩留まりを向上することが出来る。TFT基板の製造工程に限らず、製造後に、表示装置を駆動する際、すなわち、実使用条件下においても、配線パタンの交差部において静電気破壊が発生しうるが、本発明にかかる表示装置ではこれが抑制され、装置の経時劣化を抑制し長寿命化を実現することが出来る。また、隣り合うシフトレジスタ回路SRの間隔に共通電圧線CLを配置すると、すなわち、共通電圧線CLがゲート駆動回路13を貫くように配置すると、共通電圧線CLが占める領域には、シフトレジスタ回路SRを配置することが出来ないため、ゲート駆動回路13の面積が増大することとなる。これに対して、本発明に係る表示装置では、ゲート駆動回路13を貫く共通電圧線CLの本数をゲート信号線GLの本数より少なくすることにより、共通電圧線CLを、隣り合うシフトレジスタ回路SRのすべての間隔に共通電圧線CLを配置する場合に比べて、ゲート駆動回路13の面積を低減することができ、表示部15外側の額縁領域の幅を削減することが出来る。なお、簡単のために図示していないが、駆動ドライバ11より、多数の映像信号線が互いに等間隔をおいて表示部15を図中縦方向に延伸している。そして、これらゲート信号線GL及び映像信号線により碁盤状に並ぶ複数の画素領域がそれぞれ区画され、各画素領域に画素回路が形成されている。各画素回路の隅には、TFTが形成されており、TFTは映像信号線と画素電極とに接続されている。また、TFTのゲートは、ゲート信号線GLと接続されている。各画素回路の画素電極は、共通電極14と対向している。TFT基板2の外部に設けられる駆動ドライバ11は、コモンバスライン12、ゲート駆動回路13、及び映像信号線と接続されており、駆動ドライバ11は、それぞれに制御信号又は電圧を供給している。図3は、当該実施形態に係るゲート駆動回路13のブロック図である。ここでは、図2の左側に配置されるゲート駆動回路13Aについて、示している。図3には、奇数番目となるN本N=240のゲート信号線GLにそれぞれ接続されている奇数番目となるN個のシフトレジスタ回路SRが図の上から下へ順に並んで配置されている。1番目のシフトレジスタ回路SR1の図中上側にはさらに2個のダミーシフトレジスタ回路SRDa,SRDbが、479番目のシフトレジスタ回路SR479の図中下側にはさらに2個のダミーシフトレジスタ回路SRDc,SRDdが、それぞれ配置されている。4相のクロック信号V1,V3,V5,V7がそれぞれ入力される4本のクロック信号線のうち対応する2本のクロック信号線が、複数のシフトレジスタ回路SR及び4個のダミーシフトレジスタ回路SRDに、それぞれ接続される。複数のシフトレジスタ回路SR及び4個のダミーシフトレジスタ回路SRDに、さらに、ロー電圧線VGLと、第1可変電圧線VGL_ACと、第2可変電圧線VGL_ACBとがさらに接続されている。また、ゲート駆動回路13Aの両端に配置されるダミーシフトレジスタ回路SRDa,SRDdそれぞれに、2個の補助信号VST,VSTAが入力される。隣り合うシフトレジスタ回路SR及びダミーシフトレジスタ回路SRDの間隔に、4本の内部配線が配置されており、当該内部配線により一方の回路は他方の回路へ制御信号を出力している。ゲート駆動回路13Aの図中左側には、コモンバスライン12Aが上下方向に延伸しており、コモンバスライン12Aより表示部15へ、隣り合うシフトレジスタ回路SRの間隔を、共通電圧線CLが延伸している。共通電圧線CLは、後述する通り、隣り合うシフトレジスタ回路SRの間隔を延伸するにあたり、4本の内部配線と立体的に交差することとなる。図4は、当該実施形態に係るn番目のシフトレジスタ回路SRnの入出力を表す図である。図4に示す通り、n番目のシフトレジスタ回路SRnに、ゲート出力端子OUTGに加えて、4個の入力端子INI1~IN4と、4個の出力端子OUT1~OUT4が備えられている。ゲート出力端子OUTGより、ゲート信号Gnが出力される。4個の入力端子IN1~IN4より、ゲート信号Gn-2,Gn2,Gn4,Gn-4がそれぞれ入力される。4個の出力端子OUT1~OUT4より、ゲート信号Gn,Gn,Gn2,Gn-2がそれぞれ出力される。さらに、2個の入力端子INV1,INV2が備えられ、対応するクロック信号Vn,Vn4がそれぞれ入力される。図5は、当該実施形態に係る表示部15の周辺回路の上面図である。図5には、ゲート駆動回路13Aのうち、2個のダミーシフトレジスタ回路SRDa,SRDb及び3個のシフトレジスタ回路SR1,SR3,SR5が示されており、さらに、その左側にゲート回路入力ブロック18が、パネル端とゲート回路入力ブロック18の間にコモンバスライン12Aが、それぞれ示されている。なお、ゲート回路入力ブロック18は、上述の4相のクロック信号及び2個の補助信号が入力される信号線群である。図6は、当該実施形態に係るシフトレジスタ回路SRの上面図であり、図5に示される破線領域VIを拡大したものである。図6に示す通り、1個のシフトレジスタ回路SRは、複数のトランジスタ及び複数の容量によって構成されている。その詳細については後述する。図6に示すシフトレジスタ回路SRを一般に、n番目のシフトレジスタ回路SRnとして説明する。n番目のシフトレジスタ回路SRnは、4個の入力端子IN1~IN4と4個の出力端子OUT1~OUT4とを有している図4参照。図6の上側の破線領域Aに示す4本の内部配線は、2個の入力端子IN1,IN4及び2個の出力端子OUT2,OUT3と接続されており、同様に、図6の下側の破線領域Bに示す4本の内部配線は、2個の入力端子IN2,IN3及び2個の出力端子OUT1,OUT4と接続されている。図6に示すシフトレジスタ回路SRの図中下側には、共通電圧線CLが配置されており、共通電圧線CLは、4本の内部配線と破線領域Cで立体的に交差している。隣り合うシフトレジスタ回路SRの間隔に共通電圧線CLを配置する場合、シフトレジスタ回路SRのゲート出力端子OUTGより延伸するゲート信号線GLと、共通電圧線CLが立体的に交差することは回避されるが、隣り合うシフトレジスタ回路SRの間隔に配置される内部配線と立体的に交差することとなる。しかし、当該内部配線は、対応するゲート信号線GLとシフトレジスタ回路SRの内部配線を介して間接的に接続されているものであり、内部配線と共通電圧線CLとの交差部において静電気破壊が発生する可能性は、ゲート信号線GLと共通電圧線CLとが立体的に交差する場合と比べて、抑制されている。さらに、共通電圧線CLの本数は、ゲート信号線GLの本数より少なくすることにより、内部配線と共通電圧線CLとの交差箇所を低減することが出来、歩留まりをさらに向上することが出来る。図7及び図8は、当該実施形態に係るコモンバスライン12Aの概略断面図である。図7及び図8は、図6に示すVII-VII線及びVIII-VIII線における断面をそれぞれ示している。また、図9は、当該実施形態に係る共通電極14の概略断面図である。図5に示すIX-IX線における断面として、図9の左側に、共通電圧線CLと共通電極14の接合部分の断面が、図9の右側に、表示部15の共通電極14の断面が、それぞれ示されている。まず、コモンバスライン12について説明する。図7及び図8に示す通り、当該実施形態に係るコモンバスライン12Aは、複数の導電層が絶縁層を介して積層される重畳構造を含んでいる。図7及び図8に示す通り、複数の導電層は、第1導電層21A、第2導電層22A及び第3導電層23Aの3層であり、3層の導電層の間には、順に、第1絶縁層26及び第2絶縁層27が積層されている。コモンバスライン12Aの第1導電層21A及び第2導電層22Aとなる部分は、等しい幅で、図6の上下方向に延伸している。コモンバスライン12Aには、図6の上下方向に沿って、周期的にスルーホールが設けられ、第1導電層21Aと第2導電層22Aとが電気的に接続されている。図7は、スルーホールが設けられている部分のコモンバスライン12Aの断面を表している。コモンバスライン12Aが第1導電層21Aと第2導電層22Aの2層を含むことにより、コモンバスライン12の配線としてのシート抵抗を軽減することが出来、重畳構造を有しない場合と比べて、コモンバスラインとしての配線幅を低減することが出来る。また、第1導電層21Aは、表示部15に設けられる各画素回路のTFTのゲート電極と同じ材料で形成されており、TFT基板2の製造工程において、ゲート配線や、TFTのゲート電極を形成する工程で、コモンバスラインの第1導電層を形成することが出来る。さらに、第2導電層22Aは、複数の映像信号線や各画素回路のTFTのドレイン電極と同じ材料で形成されており、同様に、TFT基板2の製造工程において、映像信号線や、TFTのドレイン電極を形成する工程で、コモンバスラインの第2導電層を形成することが出来る。これにより、工程数の増大を抑制しつつ、配線抵抗が抑制されたコモンバスラインを形成することが出来る。当該実施形態に係るコモンバスライン12Aにおいて、3本の短冊形状の第3導電層23Aが、図6の上下方向に延伸している。第3導電層23Aは、スズ添加酸化インジウムIndiumTinOxide:以下、ITOと記す薄膜によって形成されている。第3導電層22A及び共通電極14は、例えば、ともにITO薄膜で形成されており、TFT基板2の製造工程において、共通電極14を形成する工程で、コモンバスラインの第3導電層を形成することが出来る。第3導電層23Aを、TFT基板2のパネル端近傍に延伸するコモンバスライン12Aの最上層に形成することにより、以下のような効果が得られる。一般に、ITO薄膜は、液状配向膜との濡れ性が悪い接触が高いので、液状配向膜の広がりを抑制したい領域にITO薄膜を配置させることは、配向膜のパターニング精度を向上させるのに有効である。特に、基板上に形成される回路の表面に積層する絶縁膜と配向膜の濡れ性が良く、ITO薄膜と配向膜の濡れ性が悪い場合に、配向膜の広がりを、ITO薄膜が形成されているエッジで止めることが出来る。例えば、液晶表示装置において、TFT基板の表面に配向膜が形成され、TFT基板とフィルタ基板とをシール材で貼り合わせ、液晶層を封止している。TFT基板にシール材が塗布される領域に配向膜が形成されている場合、液晶層が封止されたセル内部へ水分が進入することがあり得るという問題が生じる。配向膜とTFT基板との接着性は、TFT基板とシール材との接着性より一般に弱く、シール材の下に配向膜が形成されていると、配向膜とTFT基板の界面を介して、水分がセル内部へ進入してしまうからである。水分がセル内部へ進入してしまうと、液晶表示装置を駆動している間に、配線間に生じる電位差電界により、進入した水分と導電膜に酸化還元反応が生じ、配線が溶解したり、気泡が発生したり、不具合を生じることがある。これに対して、当該実施形態に係る液晶表示装置において、配向膜がTFT基板2の表面上を広がるのを、コモンバスライン12Aの第3導電層23Aで止めることが出来る。すなわち、第3導電層23Aは、配向膜堰き止めパタンの役割を担う。これにより、装置の信頼性低下が抑制される。なお、第3導電層23Aの電位は、下方に積層される導電層との間に電界が発生するのを抑制するために、共通基準電圧となっているのが望ましい。すなわち、第3導電層23Aは、第1導電層21Aや第2導電層22Aと電気的に接続されているのが望ましい。次に、共通電圧線CLについて説明する。図8は、共通電圧線CLとの接合部分のコモンバスライン12Aの断面を表している。コモンバスライン12Aは、上述の通り3層の導電層による重畳構造をしているが、3層の導電層のうち、第1導電層21Aが図10の右側に延伸しており、これが共通電圧線CLとなる。図6に示す通り、共通電圧線CLは、所定の幅で、図中横方向に延伸しており、図6に右側に配置される共通電極14との接合部分に至っている。また、共通電圧線CLは、ゲート回路入力ブロック18の6本の配線と、上述の4本の内部配線と、立体的に交差している。さらに、共通電極14について説明する。図9の左側は、共通電圧線CLと共通電極14の接合部分を表しており、図9の右側は、表示部15の共通電極14の断面を表している。図9の左側に示す通り、第1導電層21Aの上側に第1絶縁層26が形成されない領域第1のスルーホールが形成されており、さらに上側に第2絶縁層27が形成されない領域第2のスルーホールが形成されている。これらスルーホールを介して、第1導電層21A、第2導電層22A、及び第3導電層23Aは電気的に接続している。図9の右側に示す通り、共通電極14は、第3導電層23Bによって形成されており、第3導電層23A,23Bが接続していることにより、第1導電層21Aで形成される共通電圧線CLと第3導電層23Bで形成される共通電極14は電気的に接続している。なお、図9の右側には、表示部15に延伸する2本の映像信号線と、画素電極の断面がさらに示されており、2本の映像信号線が、第2導電層22Bで形成されており、上述の通り、コモンバスライン12Aの第2導電層22Aと同じ工程で形成される。また、画素電極は第4導電層24で形成されている。なお、当該実施形態に係る液晶表示装置の各画素の形成されるTFTは、共通コモン電極が、TFTのソース電極と接続される画素電極より上方に形成されるコモントップ構造をしている。この場合、共通電極14に、複数のスリットが形成される。しかし、TFTはこの構造に限定される必要はなく、TFTのソース電極と接続される画素電極が、共通電極より上方に形成されるソーストップ構造をしていてもよい。以上、当該実施形態に係るコモンバスライン12A、共通電圧線CL、及び共通電極14について説明した。次に、当該実施形態に係るシフトレジスタ回路SRについて、簡単に説明する。図10は、当該実施形態に係るn番目のシフトレジスタ回路SRnの回路図である。シフトレジスタ回路SRは、複数のトランジスタと複数の容量により構成されており、各素子の符号は図6に示すシフトレジスタ回路SRの各部位の符号と対応している。ノードN1は、トランジスタT5のゲートに印加される電圧であり、ゲート信号がハイ電圧となる期間信号ハイ期間に対応してハイ電圧となり、それ以外の期間ではロー電圧となる。ノードN1がハイ電圧となっているとき、トランジスタT5はオン状態となり、入力端子IN1より入力されるクロック信号Vnの電圧が、ゲート出力端子OUTGに印加される。ノードN2は、信号ハイ期間に対応してロー電圧となり、それ以外の期間ではハイ電圧となる。ノードN2がハイ電圧となっているとき、トランジスタT6又はトランジスタT6Aがオン状態となり、ロー電圧線VGLのロー電圧がゲート出力端子OUTGに印加される。同様に、トランジスタT2又はトランジスタT2Aがオン状態となり、ロー電圧線VGLのロー電圧がノードN1に印加される。その他のトランジスタは、ノードN1又はノードN2を制御するトランジスタである。図11は、当該実施形態に係るゲート駆動回路13の駆動方法を示す図である。図11は、順方向駆動をする場合について示してある。図の横軸は時間であり、映像信号線の電圧DATA、2個の補助信号、8個のクロック信号、6個のゲート信号、1番目のシフトレジスタ回路SR1のノードN1,N2それぞれの電圧の時間変化が図6に示されている。なお、図6には図示されていないが、ロー電圧線VGLの電圧は常時ロー電圧であり、第1可変電圧線VGL_ACと第2可変電圧線VGL_ACBは、一方がハイ電圧のとき他方がロー電圧であり、mフレーム期間mは1以上の整数を周期として、ハイ電圧とロー電圧が周期的に繰り返している。8個のクロック信号V1~V8について説明する図11参照。クロック信号は、8水平期間8Hを1周期として、2水平期間2Hが信号ハイ期間となっている。そして、8個のクロック信号V1~V8は、1水平期間1H経過毎に、順に、信号ハイ期間となる。すなわち、隣り合うクロック信号は、信号ハイ期間が1水平期間1H重なっている。1組のクロック信号V1,V3,V5,V7が、図2の左側に配置されるゲート駆動回路13Aへ、他の1組のクロック信号V2,V4,V6,V8が、図2の右側に配置されるゲート駆動回路13Bへ、それぞれ入力される。クロック信号を一般にVkとして表すと、k={n3mod81}を満たすクロック信号Vkが、n番目のシフトレジスタ回路SRnの入力端子INV1に入力され、これをクロック信号Vnとする。同様に、クロック信号Vk4が入力端子INV2に入力され、これをクロック信号Vn4として表す。k4が1~7以外の値を取るときは、Vk4=Vk-4により換算すればよい。以下、図10と図11を用いて、ゲート駆動回路13Aの駆動について説明する。期間P0において、すべてのシフトレジスタ回路SR及びダミーシフトレジスタ回路SRDにおいて、ノードN1はロー電圧に、ノードN2はハイ電圧となっている。期間P1に、補助信号VSTがハイ電圧となることにより、期間P2にダミーシフトレジスタ回路SRDaのダミーのゲート信号がハイ電圧に、期間P3にダミーシフトレジスタ回路SRDbのダミーのゲート信号がハイ電圧となる。以下、1番目のシフトレジスタ回路SR1n=1を例に駆動を説明する。期間P3に入力端子IN1に入力するゲート信号Gn-2ダミーシフトレジスタ回路SRDbのダミーのゲート信号がハイ電圧となることにより、トランジスタT1がオン状態となり、ノードN1がハイ電圧となり、トランジスタT5がオン状態となる。同様に、トランジスタT7がオン状態となり、ノードN2がロー電圧となる。オン状態となっているトランジスタT5により、入力端子INV1に入力されるクロック信号VnV5のハイ電圧が、ゲート出力端子OUTGに印加され、ゲート信号GnG1がハイ電圧となる。同様にして、ゲート信号G2,G3は、それぞれ、期間P5,P6にハイ電圧となる。期間P6に、入力端子IN3に入力するゲート信号Gn4G5がハイ電圧となり、トランジスタT9がオン状態となり、ノードN1がロー電圧となる。また、入力端子INV2に入力されるクロック信号Vn4V1によりノードN2がハイ電圧となる。逆方向駆動の場合は、期間P1に、補助信号VSTではなく補助信号VSTAがハイ電圧となる。そして、入力端子IN2に入力されるゲート信号Gn2によってノードN1がハイ電圧となり、入力端子IN4に入力されるゲート信号Gn-4によってノードN1がロー電圧となる。なお、第1可変電圧線VGL_ACがハイ電圧のとき、トランジスタT2,T6のゲートがノードN2に接続され、トランジスタT2,T6が駆動する。これに対して、第2可変電圧線VGL_ACBがハイ電圧のとき、トランジスタT2A,T6AのゲートがノードN2に接続され、トランジスタT2A,T6Aが駆動する。長期間にわたってDC負荷がかかるトランジスタの動作を2個のトランジスタで分担させることにより、経年劣化を抑制することが出来る。図10に示すシフトレジスタ回路SRは、当該実施形態に係る実施例の一例に過ぎず、他の構造のシフトレジスタ回路であってもよい。特に、双方向駆動をする必要がない場合は、ゲート信号Gn-4が入力される必要がなく、隣り合うシフトレジスタ回路の間隔に配置される内部配線は3本となり、本発明の効果はさらに高まる。また、表示部15の各画素回路に備えられるTFTの構造に依らず、本発明を適用することが出来るので、TFTに備えられる半導体は、非結晶アモルファスSi、微結晶Si、低温ポリシリコン、酸化物半導体などであってもよく、実用化される半導体を備えるTFTに適用可能である。なお、本発明の実施形態に係る表示装置として、IPS方式の液晶表示装置について説明したが、本発明に係る表示装置は、VAVerticallyAligned方式やTNTwistedNematic方式等、その他の駆動方式の液晶表示装置であってもよいし、有機EL表示装置など、他の表示装置であってもよい。共通電極を有する表示装置に広く適用することが出来る。"