"シグマ-デルタ二乗差RMS-DCコンバータを含む装置であって、アナログ入力信号に関連する第1及び第2のルーティングされたアナログ入力信号を提供することによって前記アナログ入力信号に応答するアナログ入力信号ルータ回路要素、前記アナログ入力信号ルータ回路要素に結合される第1のアナログ信号組み合わせ回路要素であって、それぞれ、前記第1のルーティングされたアナログ入力及びフィードバック信号と前記第2のルーティングされたアナログ入力及びフィードバック信号とのそれぞれの組合せに関連する第1及び第2の組み合わされたアナログ信号を提供することによって、前記第1及び第2のルーティングされたアナログ入力信号並びに前記第1及び第2のルーティングされたアナログフィードバック信号に応答する、前記第1のアナログ信号組み合わせ回路要素、前記第1のアナログ信号組み合わせ回路要素に結合されるアナログ信号乗算回路要素であって、前記第1及び第2のルーティングされたアナログ入力信号の積と前記第1及び第2のルーティングされたアナログフィードバック信号の積との差に対応する少なくとも1つの信号成分を含むアナログ積信号を提供することによって、前記第1及び第2の組み合わされたアナログ信号に応答する、前記アナログ信号乗算回路要素、前記アナログ信号乗算回路要素に結合され、フィルタリングされたアナログ信号を提供することによって前記アナログ積信号に応答する、アナログ信号フィルタ回路要素、前記アナログ信号フィルタ回路要素に結合され、関連するデジタル出力信号を提供することによって前記フィルタリングされたアナログ信号に応答する、アナログ-デジタル変換ADC回路要素、及び前記ADC回路要素と前記第1のアナログ信号組み合わせ回路要素の間に結合され、前記第1及び第2のルーティングされたアナログフィードバック信号を提供することによって前記デジタル出力信号に応答する、フィードバック信号変換回路要素、を含み、前記第1及び第2のルーティングされたアナログフィードバック信号が、定義された非線形関数に従って前記デジタル出力信号に関連する、装置。請求項1に記載の装置であって、前記定義された非線形関数が指数関数を含む、装置。請求項1に記載の装置であって、前記フィードバック信号変換回路要素が、前記ADC回路要素に結合され、アナログフィードバック信号を提供することによって前記デジタル出力信号に応答する、デジタル-アナログ変換DAC回路要素、前記DAC回路要素に結合され、変換されたフィードバック信号を提供することによって前記アナログフィードバック信号に応答する、非線形信号変換回路要素、及び前記非線形信号変換回路要素に結合され、前記第1及び第2のルーティングされたアナログフィードバック信号を提供することによって前記変換されたフィードバック信号に応答する、アナログフィードバック信号ルータ回路要素、を含む、装置。請求項3に記載の装置であって、前記第1のアナログ信号組み合わせ回路要素の一部と前記アナログ信号乗算回路要素の間に結合される第1のチョッパ回路要素であって、前記第1及び第2の組み合わされたアナログ信号の1つを第1のチョッピングされた信号として提供することによって前記第1及び第2の組み合わされたアナログ信号の前記1つに応答する、前記第1のチョッパ回路要素、前記アナログ信号乗算回路要素と前記アナログ信号フィルタ回路要素の間に結合される第2のチョッパ回路要素であって、前記アナログ積信号を第2のチョッピングされた信号として提供することによって前記アナログ積信号に応答する、前記第2のチョッパ回路要素、及び前記非線形信号変換回路要素と前記アナログフィードバック信号ルータ回路要素の間に結合される第3のチョッパ回路要素であって、前記変換されたフィードバック信号を第3のチョッピングされた信号として提供することによって前記変換されたフィードバック信号に応答する、前記第3のチョッパ回路要素、をさらに含む装置。請求項1に記載の装置であって、前記フィードバック信号変換回路要素が、前記ADC回路要素に結合され、第1のアナログフィードバック信号を提供することによって前記デジタル出力信号に応答する、第1のデジタル-アナログ変換DAC回路要素、前記第1のDAC回路要素に結合され、第1の変換されたフィードバック信号を前記第1のルーティングされたアナログフィードバック信号として提供することによって前記第1のアナログフィードバック信号に応答する、第1の非線形信号変換回路要素、前記ADC回路要素に結合され、第2のアナログフィードバック信号を提供することによって前記デジタル出力信号に応答する、第2のDAC回路要素、及び前記第2のDAC回路要素に結合され、第2の変換されたフィードバック信号を前記第2のルーティングされたアナログフィードバック信号として提供することによって前記第2のアナログフィードバック信号に応答する、第2の非線形信号変換回路要素、をさらに含む、装置。請求項5に記載の装置であって、前記第1のアナログ信号組み合わせ回路要素の一部と前記アナログ信号乗算回路要素の間に結合される第1のチョッパ回路要素であって、前記第1及び第2の組み合わされたアナログ信号の1つを第1のチョッピングされた信号として提供することによって前記第1及び第2の組み合わされたアナログ信号の前記1つに応答する、前記第1のチョッパ回路要素、前記アナログ信号乗算回路要素と前記アナログ信号フィルタ回路要素の間に結合される第2のチョッパ回路要素であって、前記アナログ積信号を第2のチョッピングされた信号として提供することによって前記アナログ積信号に応答する、前記第2のチョッパ回路要素、前記第1の非線形信号変換回路要素と前記第1のアナログ信号組み合わせ回路要素の間に結合される第3のチョッパ回路要素であって、前記第1のルーティングされたアナログフィードバック信号を第3のチョッピングされた信号として提供することによって前記第1の変換されたフィードバック信号に応答する、前記第3のチョッパ回路要素、及び前記第2の非線形信号変換回路要素と前記第1のアナログ信号組み合わせ回路要素の間に結合される第4のチョッパ回路要素であって、前記第2のルーティングされたアナログフィードバック信号を第4のチョッピングされた信号として提供することによって前記第2の変換されたフィードバック信号に応答する、前記第4のチョッパ回路要素、をさらに含む、装置。請求項1に記載の装置であって、前記フィードバック信号変換回路要素が、前記ADC回路要素に結合され、アナログフィードバック信号を提供することによって前記デジタル出力信号に応答する、非線形デジタル-アナログ変換DAC回路要素、及び前記非線形DAC回路要素に結合され、前記第1及び第2のルーティングされたアナログフィードバック信号を提供することによって前記アナログフィードバック信号に応答する、アナログフィードバック信号ルータ回路要素、を含む、装置。請求項7に記載の装置であって、前記第1のアナログ信号組み合わせ回路要素の一部と前記アナログ信号乗算回路要素の間に結合される第1のチョッパ回路要素であって、前記第1及び第2の組み合わされたアナログ信号の1つを第1のチョッピングされた信号として提供することによって前記第1及び第2の組み合わされたアナログ信号の前記1つに応答する、前記第1のチョッパ回路要素、前記アナログ信号乗算回路要素と前記アナログ信号フィルタ回路要素の間に結合される第2のチョッパ回路要素であって、前記アナログ積信号を第2のチョッピングされた信号として提供することによって前記アナログ積信号に応答する、前記第2のチョッパ回路要素、及び前記非線形DAC回路要素と前記アナログフィードバック信号ルータ回路要素の間に結合される第3のチョッパ回路要素であって、前記アナログフィードバック信号を第3のチョッピングされた信号として提供することによって前記アナログフィードバック信号に応答する、前記第3のチョッパ回路要素、をさらに含む、装置。請求項1に記載の装置であって、前記フィードバック信号変換回路要素が、前記ADC回路要素に結合され、前記第1のルーティングされたアナログフィードバック信号を提供することによって前記デジタル出力信号に応答する、第1の非線形デジタル-アナログ変換DAC回路要素、及び前記ADC回路要素に結合され、前記第2のルーティングされたアナログフィードバック信号を提供することによって前記デジタル出力信号に応答する、第2の非線形システムDAC回路要素、を含む、装置。請求項9に記載の装置であって、前記第1のアナログ信号組み合わせ回路要素の一部と前記アナログ信号乗算回路要素の間に結合される第1のチョッパ回路要素であって、前記第1及び第2の組み合わされたアナログ信号の1つを第1のチョッピングされた信号として提供することによって前記第1及び第2の組み合わされたアナログ信号の前記1つに応答する、前記第1のチョッパ回路要素、前記アナログ信号乗算回路要素と前記アナログ信号フィルタ回路要素の間に結合される第2のチョッパ回路要素であって、前記アナログ積信号を第2のチョッピングされた信号として提供することによって前記アナログ積信号に応答する、前記第2のチョッパ回路要素、前記第1の非線形DAC回路要素と前記第1のアナログ信号組み合わせ回路要素の間に結合される第3のチョッパ回路要素であって、前記第1のルーティングされたアナログフィードバック信号を第3のチョッピングされた信号として提供することによって前記第1のルーティングされたアナログフィードバック信号に応答する、前記第3のチョッパ回路要素、及び前記第2の非線形DAC回路要素と前記第1のアナログ信号組み合わせ回路要素の間に結合される第4のチョッパ回路要素であって、前記第2のルーティングされたアナログフィードバック信号を第4のチョッピングされた信号として提供することによって前記第2のルーティングされたアナログフィードバック信号に応答する、前記第4のチョッパ回路要素、をさらに含む、装置。請求項1に記載の装置であって、前記アナログ信号フィルタ回路要素が、前記アナログ信号乗算回路要素に結合され、第1の中間信号を提供することによって前記アナログ積信号に応答する、第1のフィルタ回路要素、前記第1のフィルタ回路要素に結合され、第2の中間信号を提供することによって前記第1の中間信号に応答する、第2のフィルタ回路要素、前記第1のフィルタ回路要素に結合され、第3の中間信号を提供することによって前記第1の中間信号に応答する、増幅器回路要素、及び前記第2のフィルタ回路要素及び前記増幅器回路要素に結合され、前記フィルタリングされたアナログ信号を提供することによって前記第2及び第3の中間信号に応答する、第2のアナログ信号組み合わせ回路要素、を含む、装置。請求項11に記載の装置であって、前記フィードバック信号変換回路要素が、前記ADC回路要素に結合され、アナログフィードバック信号を提供することによって前記デジタル出力信号に応答する、デジタル-アナログ変換DAC回路要素、前記DAC回路要素に結合され、変換されたフィードバック信号を提供することによって前記アナログフィードバック信号に応答する、非線形信号変換回路要素、及び前記非線形信号変換回路要素に結合され、前記第1及び第2のルーティングされたアナログフィードバック信号を提供することによって前記変換されたフィードバック信号に応答する、アナログフィードバック信号ルータ回路要素、を含む、装置。請求項11に記載の装置であって、前記フィードバック信号変換回路要素が、前記ADC回路要素に結合され、第1のアナログフィードバック信号を提供することによって前記デジタル出力信号に応答する、第1のデジタル-アナログ変換DAC回路要素、前記第1のDAC回路要素に結合され、第1の変換されたフィードバック信号を前記第1のルーティングされたアナログフィードバック信号として提供することによって前記第1のアナログフィードバック信号に応答する、第1の非線形信号変換回路要素、前記ADC回路要素に結合され、第2のアナログフィードバック信号を提供することによって前記デジタル出力信号に応答する、第2のDAC回路要素、及び前記第2のDAC回路要素に結合され、第2の変換されたフィードバック信号を前記第2のルーティングされたアナログフィードバック信号として提供することによって前記第2のアナログフィードバック信号に応答する、第2の非線形信号変換回路要素、を含む、装置。請求項11に記載の装置であって、前記フィードバック信号変換回路要素が、前記ADC回路要素に結合され、アナログフィードバック信号を提供することによって前記デジタル出力信号に応答する、非線形デジタル-アナログ変換DAC回路要素、及び前記非線形DAC回路要素に結合され、前記第1及び第2のルーティングされたアナログフィードバック信号を提供することによって前記アナログフィードバック信号に応答する、アナログフィードバック信号ルータ回路要素、を含む、装置。請求項11に記載の装置であって、前記フィードバック信号変換回路要素が、前記ADC回路要素に結合され、前記第1のルーティングされたアナログフィードバック信号を提供することによって前記デジタル出力信号に応答する、第1の非線形デジタル-アナログ変換DAC回路要素、及び前記ADC回路要素に結合され、前記第2のルーティングされたアナログフィードバック信号を提供することによって前記デジタル出力信号に応答する、第2の非線形システムDAC回路要素、を含む、装置。シグマ-デルタ二乗差RMS-DCコンバータを含む装置であって、アナログ入力信号を前記アナログ入力信号に関連する第1及び第2のルーティングされたアナログ入力信号としてルーティングするためのアナログ入力信号ルータ手段、それぞれ、前記第1のルーティングされたアナログ入力及びフィードバック信号と前記第2のルーティングされたアナログ入力及びフィードバック信号とのそれぞれの組合せに関連する第1及び第2の組み合わされたアナログ信号を提供するように、前記第1及び第2のルーティングされたアナログ入力信号と第1及び第2のルーティングされたアナログフィードバック信号とを組み合わせるための第1のアナログ信号組み合わせ器手段、前記第1及び第2のルーティングされたアナログ入力信号の積と前記第1及び第2のルーティングされたアナログフィードバック信号の積との差に対応する少なくとも1つの信号成分を含むアナログ積信号を提供するように、前記第1及び第2の組み合わされたアナログ信号を乗算するためのアナログ信号乗算器手段、フィルタリングされたアナログ信号を提供するため前記アナログ積信号をフィルタリングするためのアナログ信号フィルタ手段、前記フィルタリングされたアナログ信号を関連するデジタル出力信号に変換するためのアナログ-デジタルコンバータADC手段、及び前記デジタル出力信号を前記第1及び第2のルーティングされたアナログフィードバック信号に変換するためのフィードバック信号変換器手段、を含み、前記第1及び第2のルーティングされたアナログフィードバック信号が、定義された非線形関数に従って前記デジタル出力信号に関連する、装置。シグマ-デルタ二乗差RMS-DC変換を実施するための方法であって、アナログ入力信号を前記アナログ入力信号に関連する第1及び第2のルーティングされたアナログ入力信号としてルーティングすること、それぞれ、前記第1のルーティングされたアナログ入力及びフィードバック信号と前記第2のルーティングされたアナログ入力及びフィードバック信号とのそれぞれの組合せに関連する第1及び第2の組み合わされたアナログ信号を提供するように、前記第1及び第2のルーティングされたアナログ入力信号と第1及び第2のルーティングされたアナログフィードバック信号とを組み合わせること、前記第1及び第2のルーティングされたアナログ入力信号の積と前記第1及び第2のルーティングされたアナログフィードバック信号の積との差に対応する少なくとも1つの信号成分を含むアナログ積信号を提供するように、前記第1及び第2の組み合わされたアナログ信号を乗算すること、フィルタリングされたアナログ信号を提供するように前記アナログ積信号をフィルタリングすること、前記フィルタリングされたアナログ信号を関連するデジタル出力信号に変換すること、及び前記デジタル出力信号を前記第1及び第2のルーティングされたアナログフィードバック信号に変換すること、を含み、前記第1及び第2のルーティングされたアナログフィードバック信号が、定義された非線形関数に従って前記デジタル出力信号に関連する、方法。対数RMS-デジタル変換用の新たなミックスドシグナルシステムを利用する例示実施形態を説明する。本明細書では、この変換をΣΔ二乗差対数RMS-DCコンバータと称する。下記に、フォワードパス乗算器を有するΣΔ二乗差対数RMS-DCコンバータを説明する。下記では、チョッパ安定化を用いてΣΔ対数RMS-デジタルコンバータの感度を改善することも説明する。ΣΔ二乗差対数RMS-DCコンバータの小信号解析を下記に説明する。高次ΣΔ二乗差対数RMS-DCコンバータも下記で論じる。ΣΔ二乗差RMS-DCコンバータ図10のアナログフィードバックパスに指数関数を含めると、このミックスドシグナルシステムがΣΔ二乗差対数RMS-DCコンバータ図11に変換される。このようなシステムの最も簡単で最も堅固な実装形態では、図12に示すように、フィードバックDACとアナログ指数関数が統合されて指数DACと呼ばれる単一の構成ブロックになる。図13は、図12に示すΣΔ二乗差対数RMS-DCコンバータのアーキテクチャで用いられるADC及びDACの一般的な伝達特性を示す。この例では、2ビット量子化が用いられる。aにおけるADCでは、従来の線形アナログ-デジタル変換が等間隔量子化レベルで実施される。正の入力範囲を有するものとして示すが、負の入力範囲も使用し得る。bにおけるフィードバックDACでは、指数関数wt=VoBy[k]が実施される。ここで、DACの底Bはe-Δ/Viに等しく、y[k]はデジタル的に符号化された整数であり、eは自然対数の底、ΔはADC量子化ステップ、Viは図11のアナログ指数利得の変数における正規化係数である。底Bが整数の場合、各指数間隔出力DACレベルは、最良一致要素の整数比を用いて実装され得る。完全な対数RMS-デジタルコンバータの例示実装形態が図12に示されている。図12では、二乗差ΣΔ変調器の後にデジタルデシメーションフィルタが置かれ、フィードフォワード積分器は極めて高いDC利得を有する一般的なローパスループフィルタで表されている。変調器出力は、オーバーサンプリングされたMビットのビットストリームであり、そのDCレベルは入力RMSレベルの対数に比例する。デジタルデシメータは、高周波量子化ノイズをフィルタリングして除去し、サンプリングレートを下げ、同時にコンバータの最小公称分解能でデジタルNビットワードを生成する。図示したΣΔ二乗差対数RMS-DCコンバータの動作を下記に説明する。誤差信号etは、入力の二乗xt2とアナログフィードバック信号の二乗wt2の差に比例する。ループフィルタの高DC利得Aにより、低周波数で誤差信号etがゼロにされ、誤差信号の高周波高調波がフィルタリングされて除去される。積分器出力utは、その平均も入力信号の対数RMSレベルに比例するが、量子化器MビットADCによってデジタル化され、指数MビットDACによってフィードバックされる。数学的には、コンバータの動作の説明は、に言い換えられる。Aが無限に近づくと、式19は、と書き換えられ得る。対数RMSコンバータ伝達特性は、フィードバック信号の二乗wt2がデジタル出力のDCレベルyDCの関数として表現されるとき、下記のように得ることができる。指数関数の二乗は底の変更と等価であるので、対数RMSデジタル出力y[k]=yDCqtは、フィードバック二乗演算の影響を受けない。したがって、1次までは、コンバータDC出力は量子化誤差の二乗平均値qRMS2と無関係である。ΣΔ二乗差線形RMS-DCコンバータの場合、qRMS2の値はコンバータの入力換算ダイナミックレンジの理想的な下限を規定する。ΣΔ二乗差対数RMS-DC変換の場合、フィードバック指数関数をテイラー級数近似で置き換えると、コンバータの性能に対する量子化誤差の影響がよりよく洞察される。デジタル出力y[k]=yDCqtが大信号優勢成分yDC及び小信号量子化誤差成分qtからなると仮定して、この指数関数の級数展開はy[k]=yDCを中心として下記のように計算され得る。量子化誤差qtが二乗平均値qRMS2を用いるゼロ平均確率プロセスとしてモデル化される場合、22を20に代入すると、が得られる。入力のRMSレベルXRMSとデジタル出力DCレベルyDCとを関連付ける式が、23を解くことによって下記のように得られる。式24は、yDCが、入力RMSレベルに量子化誤差RMSレベルqRMSに反比例する係数を乗じたもののBを底とする対数に比例していることを示す。法令適合誤差は、理想的に測定されたRMSレベルとyDCの比によって定義される。図12に示す対数RMSコンバータのアーキテクチャでは、ΣΔ変調器内の量子化誤差の加算による法令適合誤差L.C.Eは下記のように与えられる。図14は、図12に示すΣΔ二乗差対数RMS-DCコンバータの伝達曲線のシミュレーション結果を示す。伝達曲線中の各出力データ点yRMS=ByDCは、時間ドメインシミュレーションから得られる。ここで、シミュレーション時間Tは500μs又は10msである。理想的な入力RMSレベルが破線でプロットされており、ADC/DACパラメータは、fS=25MHz、B=2、及びΔ=0.5Vである。計算されたRMSデジタル出力は、対数RMSコンバータの内部設定時間がシミュレーション時間よりも短いすべての入力パワーレベルに対し、理想的な入力RMSレベルによくならっている。図14に基づいて、法令適合誤差は、理想的なRMS曲線をT=500μs及びT=10msについてシミュレーションされた伝達曲線で除算することによって計算され得る。その結果の法令適合誤差が図15にプロットされている。比較のために、同じ内部時定数及び対数の底を有するアナログ対数RMS二乗差コンバータ図7の時間ドメインシミュレーションT=500μs及びT=10msから得られる法令適合誤差のプロットも示されている。定常状態の状況を実現するために必要とされる設定時間がシミュレーション時間よりも短い場合、法令適合誤差は±0.2dB未満である。アナログ及びΣΔ対数RMS二乗差コンバータから得られる法令適合誤差のプロットの比較から、ΣΔループ内で行われる内部量子化はコンバータの設定時間に影響を及ぼさないこともわかる。したがって、コンバータの最小DC出力、ひいてはその有用な入力換算ダイナミックレンジは、対数RMSコンバータの内部時定数及びフィードバック指数利得によって決まる。また、定常状態の状況を実現するために必要とされる最小設定時間は入力パワーレベルに反比例する。入力パワーレベルが小さすぎると、シミュレーション時間は必要とされる設定時間よりも短くなる。この場合、式24は有効でなくなり、コンバータのDC出力はその最小値に留まる。ΣΔ二乗差対数RMS-DCコンバータの挙動は、異なる値の量子化ステップΔについてコンバータ伝達曲線がシミュレーションされると、よりよく洞察される。これらのシミュレーション結果が図16にプロットされている。量子化ステップがコンバータ出力DRと比較してかなり大きくなると例えばΔ=1又は2ボルト、シミュレーションされたコンバータ伝達曲線が、実際、有用な入力換算DR内で理想的な対数RMSプロットの区分的近似になることを指摘し得る。量子化ステップが小さいほど、シミュレーションされた伝達曲線が理想的な対数RMSプロットに近づく。図17に示す法令適合誤差プロットにおいては、ΣΔ対数RMS伝達特性の区分的特性にも留意されたい。最小DC出力レベルは、必要とされる/許容される設定時間のみによって決まる。最大DC出力レベルは、ΣΔ対数RMSコンバータの内部構成要素の飽和の関数である。図17に示す法令適合誤差プロットは明確な周期性を示している。シミュレーションされる各Δについての法令適合誤差のピーク値は式25によって近似的に予測される。ただし、法令適合誤差プロットの切れ込みは、上述の数学的モデルでは予測され得ない。これらの切れ込みは、区分的対数RMS検出器の伝達曲線が図16に示す理想的な対数RMSプロットに等しい点に対応する。法令適合誤差は、出力対数RMSレベルがMビット量子化器の各可能出力レベルに精確に等しい場合は常に0dBすなわちqRMS=0になる。言い換えると、法令適合誤差は、あらゆる入力RMSレベルXRMS=BnΔnは整数について0dBになる。これは、図17に見られるように、Δ=2Vのとき、Pinが13dBm、1dBm、-11dBm、-23dBm、又は-35dBmになる場合である。しかし、実際には、低入力パワーレベルでは、法令適合誤差は、RMS-DCコンバータのいかなる物理的な実装形態にも存在するDCオフセットにも強く依存する。ΣΔ二乗差対数RMS-DCコンバータは、フィードフォワードパス及びフィードバックパスに配される2つの二乗化セルに基づいても実装され得る。入力RMSレベルの対数についての全ての情報は、ΣΔ二乗差対数RMS-DCコンバータのデジタル出力のDC成分として現れる。したがって、必要とされる最大内部設定時間よりも測定時間が長い場合、測定が不確かになる主な原因は、いかなる回路実装形態にも存在する低周波誤差の内部源である。図18は、4つのオフセット電圧VOSを重要なノードに付加することによって誤差源がモデル化される、フォワード乗算器に基づくΣΔ対数RMS-DCコンバータのブロック図を示す。コンバータ出力に対するオフセット電圧の影響は、上記の説明で用いられたのと同じ方法を踏襲して計算され得る。数学的には、乗算器出力は、下記のように表現され得る。ΣΔ対数RMS-DCコンバータの内部状態が定常状態の状況に達すると、量子化器の入力utは、et、VOS3、及びVOS4の関数として下記のように表現され得る。積分器DC利得Aが無限に近づく場合、式27は下記のように書き換えられ得る。したがって、Aが極めて大きい場合は常に、コンバータ出力におけるオフセット電圧VOS4の影響は無視し得る程度となる。コンバータ伝達特性における残りのオフセット電圧の影響は、28を解くことによって推定され得る。ただし、28の解析的な解は、wt=VoBy[k]がy[k]=yDCを中心としたテイラー級数展開によって置換される場合にのみ見つかる。この場合、下記の近似が用いられ得る。29及び30を28に代入すると、が得られる。ここで、P=βyVoByDCは補助変数であり、q1=11/2ln[B]2qRMS2及びq2=12ln[B]2qRMS2である。変数Pと幾つかのシステム入力を関連付ける2次式31の解は、下記のように与えられる。コンバータのデジタル出力のDCレベルyDCは、Pの関数として下記のようにも表現され得る。yDC=logBP/βyV033yDCに関する最後の式が、32を33に代入することによって下記のように得られる。測定時間が、必要とされる最大内部設定時間よりも長いとき、ΣΔ対数RMS-DCコンバータの伝達特性における最小出力DCレベルは、残りのオフセット電圧VOS1、VOS2、及びVOS3の大きさによって決まる。残りのオフセット源に対するΣΔ二乗差対数RMS-DCコンバータの感度を下げる手法は、図19に示すように、乗算器の近くでフィードバックパスにチョッパを追加することである。チョッパによる安定化は、連続時間回路におけるオフセット誤差の影響を小さくするために極めて有効な技術である。この技術は、所望の情報この場合、入力RMSレベルの対数が位置する、DCから離れた周波数にオフセット誤差を変調することによって働く。チョッパ又は整流子は、処理信号に1、-1、1などのシーケンスを効果的に乗算する。c1tによって制御されるチョッパは、DCからオフセットVOS3を除去する。第1の整流子は混合器入力の1つに置かれ、第2の整流子は混合器出力のところに置かれる。この手法の概念についてはChopperStabilizedAnalogMultiplierを参照されたい。フィードバックパスに置かれるc2tによって制御されるチョッパは、DCからVOS1及びVOS2を除去する。線形RMS-DCコンバータにおけるオフセット相殺手法をフィードバックパスの第3のチョッパが含まれるように拡張することについては、RMSDCconverterwithdualchopperoffsetcancellationを参照されたい。図19のアーキテクチャでは、定常状態における積分器出力itは、下記のように与えられる。チョッパによって処理された後、VOS3は周波数位置fc1に対して変調され、VOS1-VOS2は周波数位置fc2に対して変調される。VOS1VOS2の項は、入力信号周波数に対して変調される。したがって、積分器帯域幅は、チョッパ周波数fc1及びfc2並びに入力RFのfxを抑制するように十分に狭くするべきである。数学的には、整流子の駆動信号は下記の同じ特性を有する。ここで、Cはゼロではない任意の定数を表す。36を35に代入した後、オフセット電圧VOS1、VOS2、及びVOS3を含むすべての項がゼロにされ、量子化器入力utは、it及びVOS4の関数として下記のように表現され得る。Aが無限に近づくと、コンバータ出力に対するVOS4の影響が無視し得る程度となる。この場合、チョッパ安定化ΣΔ対数RMS-DCコンバータの伝達特性は、近似式30を37に代入し、得られる2次解析方程式を解くことによって下記のように計算され得る。本明細書で説明するチョッパ安定化技術の有効性は、図19に示すΣΔ対数RMS-DCコンバータアーキテクチャの一連の時間ドメインシミュレーションB=2、Δ=2、T=500μsを介して検証されている。これらの結果が、4つの異なる状況について図20に示されている。すなわち、内部オフセットがない場合VOSi=0、VOS1>VOS2でありチョッパがオフの場合、VOS1<VOS2でありチョッパがオフの場合、VOS1≠VOS2でありチョッパがオンの場合である。チョッパがオフの場合、法令適合誤差は、入力パワーレベルが小さいと、理想的な場合オフセットなしからかなり逸脱する。結果の出力オフセットの極性は、式34で予測されるように、VOS2-VOS1項の極性によって決まる。チョッパがオンの場合、法令適合誤差は理想的な状況によくならう。この場合、38で予測されるようにVOS1VOS2に比例する小さな残余オフセットだけが残る。ΣΔ対数RMS-DCコンバータに付加された3つの整流子のために、コンバータ出力におけるオフセットVOS1、VOS2、及びVOS3の影響は完全に取り除かれる。2次オフセット項VOS1VOS2及び量子化誤差の総パワーqRMS2のみが残されてコンバータの精度を制限する。代替実施形態に従って、このようなΣΔ二乗差RMS-DCコンバータは、単一のフィードバックDAC及び信号ルータ例えば信号分割器の代わりに例えば、米国特許第7,545,302号及び第7,545,303号の図7Aに示すようにデュアルフィードバックDACを用いて2つのアナログフィードバック信号を生成し得る。この回路要素の残りの動作は同じままである。さらなる代替実施形態に従って、上記で説明しさらに下記で指数関数として説明する、フィードバックパスにおける付加的な関数は、例えば、デジタル出力信号のデジタル-アナログ変換から得られるアナログ信号の線形スケーリング以外の、事実上あらゆる線形又は非線形の数学的関数の形式とすることもできる。常に内部量子化器の分解能の関数である、総量子化誤差二乗平均値qRMS2は、ΣΔ対数RMS-DCコンバータの有用な入力換算DR内のピーク法令適合誤差を決める支配的な因子である。また、周波数ドメインでは、付加された量子化誤差はΣΔ変調器のNTFによって整形される。ΣΔ対数RMS-DCコンバータのSTF及びNTFは、二乗差ΣΔ変調器の小信号モデルに基づいて計算され得る。このような小信号モデルは、変調器の内部状態が定常状態の状況に達した後得ることができる。この状況では、非線形構成ブロック乗算器及び指数フィードバック関数は、それらの等価な小信号利得で置き換えられ得る。乗算器のフィードフォワード及びフィードバック小信号利得kx及びkyは下記のように与えられる。指数関数小信号利得bはβx=βyによって下記のように与えられる。図21は、図11及び図12の1次ΣΔ対数RMS-DCコンバータ用の得られた線形化されたラプラスドメイン小信号モデルを示す。このモデルは、異なる入力RMSレベルxRMSのそれぞれに有効である。ここで、ω1はループフィルタ積分器のラジアン単位利得周波数であり、Qsは付加的な量子化誤差源である。フィードフォワード及びフィードバックループフィルタの伝達関数L0s及びL1sはそれぞれ、である。フィードバックループフィルタL1sが単一極伝達関数なので、1次ΣΔ対数RMS二乗差変調器は常に安定であり、入力パワーレベルの変動とは無関係である。変調器の定常状態のSTF及びNTFは、ループフィルタの伝達関数の関数として下記のように表現され得る。1次対数RMS二乗差ΣΔ変調器の場合、NTF及びSTF両方のコーナ周波数は入力パワーレベルに比例する。図22は、幾つかの入力パワーレベル及びω1=1MHzについてのSTF及びNTFの大きさ-周波数応答を示す。ΣΔ線形RMS-DCコンバータと比較すると、2つの主要な差異がある。第1に、NTFコーナ周波数は、単にxRMSではなくxRMS2に比例して変化する。第2に、STFのDC利得はxRMSに反比例する。したがって、低周波ノイズ及びDCオフセット源の増幅を防ぐために、ΣΔ対数RMSコンバータの入力及びフロントエンド回路要素でAC結合が必要とされる。図23は、量子化ステップΔ=1V及び対数の底B=2を用いる1次ΣΔ二乗差対数RMS-DCコンバータの出力スペクトルを示す。62500点のデジタル出力が、25MHzのサンプリング周波数fS及び入力パワーレベルPin=-2dBmで、時間ドメインシミュレーションから得られた。1次ΣΔ変調器のビットストリームFFTで典型的に見られる20dB/decの傾きのノイズ整形及び強い音声パターンが図23で容易に認識され得る。高周波量子化ノイズがフィルタリングされて除去された後、高分解能ナイキストレートデジタル出力が得られる。図24は、3つの異なる入力パワーレベルPin=-2dBm、-22dBm、及び-32dBmについて、同じ1次ΣΔ二乗差対数RMS-DCコンバータの出力スペクトルを示す。これらのシミュレーションでは、NTF低周波利得を低減したことの影響がより容易に判別されるように、ホワイトノイズ源を量子化器の入力に付加した。極めて低い入力パワーレベルでは、フィードバックパスの利得はほとんど何のノイズ整形もないほど小さく、出力スペクトルは平坦なパワースペクトル密度PSDを示す。従来のΣΔ変調器と同様に、ループフィルタの次数が増やされる場合、ΣΔ対数RMS-DCコンバータでは低周波数での量子化ノイズの減衰が大きくなり得る。一般に、N次のΣΔ二乗差対数RMS-DCコンバータは、ループフィルタ内にN個の積分器を含む。図25は、乗算器及び周波数補償用の2つのフィードフォワードパスを用いて実装される2次ΣΔ二乗差対数RMS-DCコンバータを示す。安定な2次ΣΔ対数RMSコンバータが、周波数補償用の、複数のフィードバックパス、又はフィードフォワードパスとフィードバックパスの組合せを用いても実装され得る。各入力RMSレベルXRMSに対し、変調器のすべての内部状態がそれらの定常状態レベルに達した後、上述した2次アーキテクチャの、ラプラスドメインにおける線形化された小信号モデル図26が導出され得る。ここで、ω1及びω2はループフィルタ積分器のラジアン単位利得周波数であり、Qsは付加的な量子化誤差源である。k=2KmβX2XRMS及びb=lnBXRMS/Viと定義される信号依存性AC利得の場合、フィードフォワード及びフィードバックループフィルタの伝達関数L0s及びL1sはそれぞれ、である。フィードバックループフィルタL1sは2極システムなので、2次ΣΔ対数RMS二乗差変調器は条件付きで安定である。一般に、任意N次ΣΔ対数RMSコンバータN>1の安定な動作は、或る範囲の可能なサンプリング周波数に対して適切な、パラメータai及びωiの大きさによって決まる。変調器の定常状態小信号STF及びNTFは、ループフィルタ伝達関数の関数として下記のように表現され得る。図27は、幾つかの入力パワーレベルについてのSTF及びNTFの大きさ-周波数応答を示す。式48中の2次NTFは、DCにおいて追加のゼロを含む。N次ΣΔ対数RMSコンバータの主な利点は、実装されるNTFがDCにおいてN個のゼロを含むことであり、これにより、NTFの低周波減衰がかなり大きくなる。ループフィルタの次数に無関係に、STFのDC利得はxRMSに反比例し、低周波ノイズ及びDCオフセット源の増幅を防ぐために、ΣΔ対数RMSコンバータ入力及びフロントエンド回路要素でAC結合が必要とされる。DCオフセットに対する感度を低下させ、入力換算ダイナミックレンジをさらに拡大するために、先に述べたように、上述したチョッパ安定化技術を高次ΣΔ対数RMSコンバータのアーキテクチャと組み合わせることができる。上記の説明に基づいて、本願で特許請求される発明の実施形態により多くの有利な特徴が得られることがわかる。これらの特徴には、内部量子化及びデジタル出力を用い、フォワードパス乗算器及び線形フィードバックDAC並びにその後に続くアナログ指数変換利得を用いて実施されるΣΔ二乗差対数RMS-デジタルコンバータ例えば、図11に示すもの、内部量子化及びデジタル出力を用い、フォワードパス乗算器及び指数フィードバックDACを用いて実施されるΣΔ二乗差対数RMS-デジタルコンバータ例えば、図12に示すもの、ダイナミックレンジが拡大され、乗算器の近くのフィードバックパス内で整流子を用いるチョッパ安定化ΣΔ二乗差RMS-デジタルコンバータ例えば、図19に示すもの、及びN個の積分器を有するループフィルタを中心に構築され、複数のフィードフォワード及び/又はフィードバックパスによって安定化されるN次ΣΔ二乗差RMS-デジタルコンバータ例えば、図25に示すものが含まれるが、これらに限定されるものではない。本発明の特許請求の範囲を逸脱することなく、説明した例示実施形態に改変をなし得ること、及び、多くの他の実施形態が実現され得ることが当業者には理解されよう。"