第1導電型の第1の半導体層と、該第1の半導体層の上に形成される活性層と、該活性層の上に形成される第2導電型の第2の半導体層とを含む半導体積層と、前記半導体積層の一方の主面上に形成され、開口部を有する透明導電膜と、前記透明導電膜の開口部から露出する前記半導体積層の一方の主面上の一部に形成される電極パッドと、前記透明導電膜の開口部から露出する前記半導体積層の一方の主面上の他の一部に、前記電極パッドと連続し、前記透明導電膜の一部に重なるように形成される配線電極とを有し、前記透明導電膜と前記半導体積層との接触抵抗が、前記配線電極と前記半導体積層との接触抵抗より高い半導体素子。前記透明導電膜と前記半導体積層との接触抵抗は、1.0×10-1Ωcm2以上1.0×102Ωcm2以下である請求項1記載の半導体素子。前記透明導電膜は、ITOで構成され、50nm以下の膜厚を有する請求項1又は2記載の半導体素子。前記配線電極が前記透明導電膜に重なる部分の幅が、前記電極パッドから離れるにしたがい増加する請求項1から3のいずれか1項に記載の半導体素子。前記配線電極が前記透明電極膜に重なる部分の幅が、前記電極パッドから最も離れた部分において、前記配線電極の厚さ以上である請求項1から4のいずれか1項に記載の半導体素子。a成長基板を準備する工程と、b前記成長基板上に、第1導電型の第1の半導体層と、該第1の半導体層の上に形成される活性層と、該活性層の上に形成される第2導電型の第2の半導体層とを含む半導体積層を成長する工程と、c前記成長基板を前記半導体積層から剥離する工程と、d前記工程cで成長基板を剥離することにより露出する前記半導体積層の表面に、開口部を有する透明導電膜を形成する工程と、e前記透明導電膜の開口部から露出する前記半導体積層の表面の一部上に、電極パッドを形成するとともに、前記透明導電膜の開口部から露出する前記半導体積層の表面の他の一部上に、該電極パッドと連続し、前記透明導電膜の一部に重なるように配線電極を形成する工程とを有し、前記工程dは、前記透明導電膜と前記半導体積層との接触抵抗が、前記配線電極と前記半導体積層との接触抵抗より高くなるように、前記透明導電膜を形成する半導体素子の製造方法。前記工程dは、前記透明導電膜の開口部の幅が、前記電極パッドから離れるにしたがい増加するように形成する請求項6記載の半導体素子の製造方法。前記工程dは、前記配線電極が前記透明電極膜に重なる部分の幅が、前記電極パッドから最も離れた部分において、前記配線電極の厚さ以上となるように、前記透明導電膜の開口部を形成する請求項7記載の半導体素子の製造方法。図17に示す従来例による半導体素子では、高い静電圧がかかったときに、電極パッド部16p周辺にクラックが生じることがある。従来例では、電極パッド部16pへの電流、電圧集中を防ぐために細線16のパターンを全体に形成しているが、高い電圧がかかった際に最も電界集中しやすい電極パッド部16p周辺図中点線枠内に過度の電圧がかかり、その衝撃で半導体層2が砕けて吹き飛んでしまう現象がみられる。このような半導体層2へのダメージにより半導体素子のショートやリークが起こり不灯の原因となる。本発明の目的は、半導体素子に高い静電圧がかかったときに、配線電極の一部への電界集中を防ぐことである。本発明の一観点によれば、半導体素子は、第1導電型の第1の半導体層と、該第1の半導体層の上に形成される活性層と、該活性層の上に形成される第2導電型の第2の半導体層とを含む半導体積層と、前記半導体積層の一方の主面上に形成され、開口部を有する透明導電膜と、前記透明導電膜の開口部から露出する前記半導体積層の一方の主面上の一部に形成される電極パッドと、前記透明導電膜の開口部から露出する前記半導体積層の一方の主面上の他の一部に、前記電極パッドと連続し、前記透明導電膜の一部に重なるように形成される配線電極とを有し、前記透明導電膜と前記半導体積層との接触抵抗が、前記配線電極と前記半導体積層との接触抵抗より高い。また、本発明の他の観点によれば、半導体素子の製造方法は、a成長基板を準備する工程と、b前記成長基板上に、第1導電型の第1の半導体層と、該第1の半導体層の上に形成される活性層と、該活性層の上に形成される第2導電型の第2の半導体層とを含む半導体積層を成長する工程と、c前記成長基板を前記半導体積層から剥離する工程と、d前記工程cで成長基板を剥離することにより露出する前記半導体積層の表面に、開口部を有する透明導電膜を形成する工程と、e前記透明導電膜の開口部から露出する前記半導体積層の表面上の一部に、電極パッドを形成するとともに、前記透明導電膜の開口部から露出する前記半導体積層の表面上の他の一部に、該電極パッドと連続し、前記透明導電膜の一部に重なるように配線電極を形成する工程とを有し、前記工程dは、前記透明導電膜と前記半導体積層との接触抵抗が、前記配線電極と前記半導体積層との接触抵抗より高くなるように、前記透明導電膜を形成する。本発明によれば、半導体素子に高い静電圧がかかったときに、配線電極の一部への電界集中を防ぐことができる。図1Aは、本発明の実施例による窒化物半導体発光素子LED素子101の概略平面図、図1Bは、本発明の実施例による高抵抗透明導電膜5のパターンを表す概略平面図である。図2A~Cは、それぞれ図1の直線AA、BB、CCにおけるLED素子101の素子構造を表す概略断面図である。なお、図中、各構成部材のサイズは、実際の比率とは異なっている。例えば、高抵抗透明導電膜5の開口部5hの占有面積や、n側電極配線電極部16のGaN系半導体層2の主面の全面積に対する占有面積は、実際には図に示すものよりも小さく、5~15程度である。窒化物半導体発光素子LED素子101は、例えば、アンドープのGaN層21、Si等をドープしたn型GaN層22、GaN/InGaN多層膜からなる多重量子井戸構造を有する活性層24、p型AlGaN層クラッド層25及びp型GaN層コンタクト層26を含むGaN系半導体層発光部2、Ag等からなる反射電極層4、GaN系半導体層発光部2の反射電極層4とは反対側の表面上に形成され、開口部5hを有する高抵抗透明導電膜5、高抵抗透明導電膜5の開口部5hから露出したGaN系半導体層発光部2表面上及び高抵抗透明導電膜5の一部開口5hの周縁部の一部上に形成されるn側電極16配線電極部16w及び電極パッド部16p、例えばPt/Ti/Ni/Au/Pt/AuSnからなる共晶材を含む共晶層7とAu層6との共晶合金層、該共晶合金層を介して反射電極層4と結合するシリコンSi支持基板10を含んで構成される。なお、電極パッド部16pは、外部からLED素子101への給電部となる。図1Aの平面図では、高抵抗透明導電膜5には右下がりのハッチングを施し、配線電極部16w及び電極パッド部16pには左下がりのハッチングを施す。本発明の実施例では、電流を拡散するための層として高抵抗透明導電膜5を用い、その透明導電膜5の一部を配線電極部16wと重ねており、図1では、高抵抗透明導電膜5と配線電極部16wとが重なる部分をハッチングの重なりにより表している。本実施例では、図1Bに示すように、高抵抗透明導電膜5のn側電極16形成部分に開口5hを設けている。開口5hの幅は、電極パッド部16pから離れるに従い、減少するように設定されている。これに対して、配線電極部16wの面積は、図1Aに示すように、電極パッド部16pからの距離に関係なく一定であるので、電極パッド部16pから離れるに従い、高抵抗透明導電膜5と配線電極部16wとの重なりの面積は増大する。すなわち、高抵抗透明導電膜5と配線電極部16wとは電極パッド部16pに最も近いところから遠いところに向かって重なりを徐々に増やす。電極パッド部16pから一番離れた部分の重なりはn側電極16の膜厚以上にすることが好ましい。静電気のような大電圧がかかった際に、図3に示すように、配線電極部16wとの接触領域を介して、高抵抗透明導電膜5に電流が流れ、電極パッド部16pから遠い方向に向い、かつ素子の外周方向に拡散する。よって配線電極部16wから半導体部2への電流の流れを防ぎ、半導体素子101へのダメージを減らすことができる。よって静電耐圧が向上し、信頼性の向上につながる。ここで、高抵抗透明導電膜5と配線電極部16wとの重なり部が形成されているため、配線電極部16wとの接触面積を十分に確保し、効率よく高抵抗透明導電膜5に電流を流すことができる。また、高抵抗透明導電膜5と配線電極部16wとの重なりを電極パッド部16pから離れるに従い増大させることにより、電流の外周方向への拡散を促進することができ、電極パッド部16p及びその近傍における電流集中を効率よく防ぐことができる。以上のように、本実施例では、図1Aの直線AA付近における配線電極部16wの幅をAa、高抵抗透明導電膜5と配線電極部16wとの重なり幅をAb、配線電極部16wの厚さをAtとし、直線BB付近における配線電極部16wの幅をBa、高抵抗透明導電膜5と配線電極部16wとの重なり幅をBb、配線電極部16wの厚さをBtとし、直線CC付近における配線電極部16wの幅をCa、高抵抗透明導電膜5と配線電極部16wとの重なり幅をCb、配線電極部16wの厚さをCtとした場合、それぞれAa≦Ba≦Ca、0≦Ab≦Bb≦Cb、At≦Bt≦Ctの関係が成り立つ用に設定される。但し、Ab=Bb=Cb=0を除く。すなわち、少なくとも直線CC付近電極パッド部16pから最も離れた地点では、高抵抗透明導電膜5と配線電極部16wとの重なり部が形成されるように設定される。また、電極パッド部16pから一番離れた部分直線CC付近の左右の重なり2Cbを、配線電極部16wの厚さCt以上に設定する2Cb≧Ct。本実施例では、通常駆動時の半導体部2への電流供給、及び電流拡散は配線電極部16wが担い、高抵抗透明導電膜5は主に静電気等の高い電圧がかかった際などの補助的な電流拡散に用いられる。そのため高抵抗透明導電膜5の膜厚を10nm以下にすることが可能である。高抵抗透明導電膜5の膜厚が薄いと発光した光の吸収を抑えられるため出力低下を抑えることが可能となる。また、高抵抗透明導電膜5として用いるITOの屈折率は2.0なので、屈折率が2.4のGaN系半導体積層2上に成膜することで、光取り出し量が増加する。さらに高抵抗の酸素欠損の少ないITOは透過率も高く、膜吸収が少ないため素子出力の上昇につながる。高抵抗透明導電膜5の膜厚は膜吸収の少ない領域である50nm以下、より好ましくは30nm以下とする。本実施例では、配線電極16wとの重なり部を形成しているため、高抵抗透明導電膜5の膜厚が比較的薄くても、配線電極部16wとの接触面積を十分に確保して、過電圧印加時には効率よく高抵抗透明導電膜5に電流を流すことができる。なお、一般的に通常駆動時の電流拡散を目的として形成される透明導電膜の膜厚は100nm以上である。それ以下であると通常駆動時の電流拡散効果が得られないためである。上述したように、本実施例における高抵抗透明導電膜5は電流拡散の補助的な役割を持つため、接触抵抗は一般的な透明導電膜より高いもののオーミックであることを条件とする。本実施例では、通常駆動時の電流拡散は配線電極部16wが担い、高抵抗透明導電膜5は主に静電気等の高い電圧がかかった際などに、電極パッド部16pから遠い方向かつ半導体素子の外周方向に向かって電流を拡散させるために用いられる。そのため、高抵抗透明導電膜5とn型半導体層下地GaN層21又はn型GaN層22との接触抵抗を、配線電極部16wに比べて非常に高く設定している。高抵抗透明導電膜5とn型半導体層下地GaN層21又はn型GaN層22との接触抵抗は、1.0×10-1Ωcm2以上が好ましい。なお、両者の接触抵抗の上限は、1.0×102Ωcm2程度である。それ以上になると抵抗が高くなりすぎて過電圧がかかった際でも電流が流れなくなってしまうからである。一般的に電流拡散に用いる透明導電膜の接触抵抗は、少なくとも1.0×10-2Ωcm2以下である。本実施例では、通常駆動の際には主に高抵抗透明導電膜5ではなく、配線電極部16wで電流拡散を行うので、上記のような接触抵抗の値に設定している。なお、配線電極部16wとn型半導体層下地GaN層21又はn型GaN層22の接触抵抗は一般的に、1.0~5.0×10-5Ωcm2程度であり、高抵抗透明導電膜5と比較すると桁違いに低い。また、上述のように、電極パッド部16pから最も遠い領域では、高抵抗透明導電膜5と配線電極部16wとの重なり幅図2Cの片側の重なり幅Cb×2を、配線電極部16wの膜厚図2Cの膜厚Ctより大きくする。例えば、配線電極部16wの総膜厚3μmよりも重なり幅2Cbが大きくなるようにする。配線電極部16wの膜厚Ctよりも重なり幅2Cbを大きくするのは、過電圧がかかった際に配線電極部16wから高抵抗透明導電膜5側へ電流が流れやすいように抵抗を下げるためである。ここで、n側電極16の接触抵抗Ωcm2/n側電極16面積cm2=Ω1n側電極16から半導体層を通る道筋の抵抗、高抵抗透明導電膜5の接触抵抗Ωcm2/n側電極16と高抵抗透明導電膜5の重複面積cm2=Ω2高抵抗透明導電膜5からn側電極16を通って半導体積層2に流れる道筋の抵抗とすると、Ω1/Ω1Ω2≧1.0×10-8とする。この値はn側電極16の接触抵抗を1.0×10-5Ωcm2、高抵抗透明導電膜5の接触抵抗を1.0×102とし、n側電極16の面積を9.96×10-4cm2電極パッド部16pの面積を110μm、配線電極部16wの面積を20μmとした場合とし、高抵抗透明導電膜5と配線電極部16wとの重なりの面積は、9.0×10-5cm2パッドから一番遠い部分の重なりを3μmとした場合とした場合に、実施例の範囲内で最少の値となるようにしたものである。また、高抵抗透明導電膜5は結晶性の高い膜であり、透過率が高く、光取出し効率が上がるため、配線電極部16と高抵抗透明導電膜5が重なっている部分では、配線電極部16が直接半導体層2に接している素子構成よりも高い出力となる。以下、図4~図13を参照して、本発明の実施例による窒化物半導体発光素子LED素子101の製造方法を説明する。まず、図4に示す半導体膜形成工程を行う。この工程では、MOCVDにてAlxInyGazN0≦x≦1、0≦y≦1、0≦z≦1、xyz=1を成長可能な成長基板例えば、C面サファイヤ基板1を準備し、MOCVDを用いて成長基板1上にAlxInyGazNから成る半導体層積層GaN系半導体層2を結晶成長させる。具体的には、サファイア基板1をMOCVD装置に投入し、水素雰囲気中で1000°C、10分間の加熱を行うサーマルクリーニング。次に、約500°Cで、TMG10.4μmol/min、NH33.3LMを3分間供給して低温バッファ層GaN層20を形成する。次に、1000°Cまで昇温して30秒間保持することにより低温バッファ層20を結晶化させ、そのままの温度でTMG45μmol/min、NH34.4LMを20分間供給し、下地GaN層アンドープのGaN層21を約1μmの膜厚で形成する。続いて、温度1000°CでTMG45μmol/min、NH34.4LM、SiH42.7×10-9μmol/minを120分間供給し、Siドープのn型GaN層22を約7μmの膜厚で成長させる。次に、活性層24として、例えば、GaN/InGaN多層膜からなる多重量子井戸構造を成長させる。ここではInGaN/GaNを1周期として5周期成長を行う。温度約700°CでTMG3.6μmol/min、TMI10μmol/min、NH34.4LMを33秒間供給して膜厚約2.2nmのInGaN井戸層と、TMG3.6μmol/min、NH34.4LMを320秒間供給して膜厚約15nmのGaN障壁層との成長を5周期分繰り返す。さらに、温度を870°Cまで上げ、TMG8.1μmol/min、TMA7.5μmol/min、NH34.4LM、Cp2Mg2.9×10-7μmol/minを5分間供給し、Mgドープのp型AlGaN層クラッド層25を約40nm成長させる。引き続き、そのままの温度でTMG18μmol/min、NH34.4LM、Cp2Mg2.9×10-7μmol/minを7分間供給し、Mgドープのp型GaN層コンタクト層26を約150nm成長させる。次に、図5に示すp電極形成工程を行う。この工程では、フォトリソグラフィおよび電子ビームEB蒸着法を用いて、p電極形成領域が露出したp型GaN26表面の所望の位置に、Pt10Å/Ag1500Å/Ti1000Å/Pt1000Åの積層からなる反射電極層4と、Au2000Åの共晶Au層6とからなるp電極を形成する。なお、本実施例では、素子分割工程前にp電極形成工程を行うが、図6に示す素子分割工程後にp電極形成工程を行っても良い。次に、図6に示す素子分離エッチング工程を行う。既存のフォトリソグラフィ技術によりGaN系半導体層2をパターニングし、各素子101間にストリート部STを形成する。具体的には、GaN系半導体層2表面にフォトレジストを塗布、露光、現像し、ドライエッチングにてGaN系半導体層2の不要な一部露出部分を除去して、隣接するGaN系半導体層2間にストリート部STを形成する。その後、フォトレジストをリムーバで除去する。次に、図7に示す支持体形成接合熱圧着工程を行う。表面にPt/Ti/Ni/Au/Pt/AuSnからなる共晶材を含む共晶層7を成膜した支持Si基板10を準備し、張り合わせ装置を用い、340°Cで10分間の加圧350kgにより、Si基板10とGaN系半導体層とをAuSn共晶により張り合わせる熱圧着。その後、図8及び図9に示す成長基板サファイア剥離工程を行う。この工程では、LLOレーザーリフトオフ法にてサファイア基板を剥離する。レーザーには波長が248nmのKrFエキシマレーザーを用いる。レーザーのパワーのエネルギーは約800mJ/cm2とする。LLO後のサファイア基板1表面のGaNが金属Gaと窒素に分解されるため、基板剥離後に表出する面は主に下地GaN層21又はn型GaN層22となる。図8に示すように、サファイア基板1の裏面サファイア基板側よりエキシマレーザーを照射して、バッファ層20を分解させ、サファイア基板1とGaN系半導体層2とを分離し、図9に示す状態とする。レーザーリフトオフにより発生したGaを熱水などで除去し、その後塩酸で表面処理する。表面処理には窒化物半導体をエッチングできるものであればよく、リン酸、硫酸、KOH、NaOHなどの酸やアルカリなどの薬剤を用いることができる。また、表面処理はArプラズマや塩素系プラズマを用いたドライエッチングや、研磨などで行ってもよい。次に、図10及び図11に示す高抵抗透明導電膜形成工程を行う。まず図10に示すように、スパッタ、電子ビーム蒸着等を用いて成長基板サファイア剥離工程で露出したn型半導体下地GaN層21又はn型GaN層22全面に高抵抗透明導電膜5を形成する。一例としてはITOをマグネトロンスパッタにおいて200Å成膜する。例えば、200°C加熱において圧力は0.5Pa、アルゴン流量は50sccm、酸素流量は5sccmとする。その後、レジストPRによるパターニングを用いてエッチングを行い配線電極部16wの形成部分の一部及び電極パッド部16p形成部分に開口部5hを形成する。エッチングパターンは後に成膜するn側電極16の配線電極部16wのパターンに対して電極パッド部16pに最も近い部分図1の直線AA付近は重なりを持たず、一番離れた部分図1の直線CC付近は電極幅20μmに全て重なるようなマスクを用いる図2のパターン参照。なお、電極パッド部16pと逆側にあたる配線電極部分はすべて高抵抗透明導電膜5が重なるようにする。その後O2流量2l/minの雰囲気下で700°C、1分間のアニール処理をし、透明化を行い、図11に示す状態とする。高抵抗透明導電膜5は、例えばITO酸化インジウム、ZnO酸化亜鉛等、一般的な材料を用いることができる。素子上へのパターニングはレジストマスクを用いて、エッチング、リフトオフ等の手法を用いることができる。成膜温度は一例では200°Cとしたが、室温成膜でも酸素流量の増加、アニール温度の上昇等で作成が可能である。高抵抗透明導電膜5は素子部パターニング後の透明化アニールで作成できる。アニール温度は600°C以上900°C以下が望ましい。600°C以下だとITOのO2キャリア移動度が増え低抵抗となるとともに透過率が下がり、900°C以上だと熱による結晶欠陥が生じて透過率が下がってしまう。また、アニール時の酸素流量を調節することでも高抵抗の透明導電膜を形成することができる。高抵抗透明導電膜5の膜厚は膜吸収の少ない領域50nm以下、より好ましくは30nm以下とする。一般的に電流拡散を目的としている透明導電膜の膜厚は100nm以上である。それ以下であると通常駆動時の電流拡散効果が得られないためである。次に、図12に示すn電極形成工程を行う。フォトリソグラフィなどにより、n型半導体層下地GaN層21又はn型GaN層22表面及び高抵抗透明導電膜5の一部表面高抵抗透明導電膜5と配線電極部16wが重なり合う部分の電極形成部分が開口したレジストマスクを形成し、EB蒸着等を用いて、電極金属Ti/Alなどを成膜する。一例としてはTi10Å/Al2000Å/Ti1000Å/Pt2000Å/Au25000Åの積層により形成する。その後、リフトオフにより、n側電極16配線電極部16w及び電極パッド部16pを所望のパターンに形成する。次に、図13に示すように、スクライブ後ブレイキングして素子分離を行う。以上により、窒化物半導体発光素子101が完成する。なお、青色GaNの発光素子を白色化するには発光素子を封止充填する樹脂に黄色の蛍光体を入れる。以上、本発明の実施例によれば、半導体積層表面に高抵抗透明導電膜を形成し、該高抵抗透明導電膜の一部に重ねて配線電極を形成することにより、半導体素子に静電気等の半導体素子駆動電圧より高い電圧がかかった際に、電極配線と高抵抗透明導電膜との重なり部分において電流を拡散し、半導体素子へのダメージを減らすことができる。よって静電耐圧が向上し、半導体素子の信頼性を向上することができる。なお、上述の実施例では、n側電極16配線電極部16w及び電極パッド部16p以外の素子部分半導体積層2表面は全て高抵抗透明導電膜5で覆うパターン図1B参照としたが、図14に示すように、配線電極部16w近辺の素子部分のみに高抵抗透明導電膜5を成膜するパターンでも作成が可能である。この場合は、図14に示すように、配線パッド部16pから離れるに従い高抵抗透明導電膜5で覆う素子部分の面積を広くしている。また、配線電極部16w近辺以外の部分は高抵抗透明導電膜5が成膜されず、大電圧がかかった際の負荷が図1Bに示すパターンよりも大きくなるため、電極パッド部16pからもっとも離れた配線電極部16wと高抵抗透明導電膜5との重なりは配線電極部16wの厚さの2倍以上とする。また、図15に示すように、高抵抗透明導電膜5と配線電極部16wの重なりが電極パッド部16pからの距離に関わらず一定であるパターンでも作成が可能である。この場合、配線電極部16wと高抵抗透明導電膜5との重なりは、配線電極部16wの厚み以上の重なりとする。さらに、図16に示すように、高抵抗透明導電膜5のパターンは電極パッド部16pからの距離に関わらず一定のパターンとし、配線電極部16wの幅を電極パッド部16pから遠くなるほど太くするパターンにすることでも同様の効果を得ることができる。なお、上述の実施例では、成長基板1としてサファイア基板を用いたが、これ以外にもGaN基板やSiC基板などを成長基板として用いることができる。また、半導体層2の材料はGaNに限らず、AlGaInPや、ZnO等でもよい。以上、実施例、及び変形例に沿って本発明を説明したが、本発明はこれらに限定されるものではない。種々の変更、改良、組み合わせ等が可能なことは当業者には自明であろう。