"光電変換部で生じた電荷が転送される読み出しノードと、前記読み出しノードに転送された電荷を電圧に変換して信号線へ出力する出力部と、前記読み出しノードに第1ノードが接続されたスイッチとを有する画素を複数有する撮像装置であって、複数の前記スイッチは、前記第1ノードとは異なる第2ノードを有し、所定数の前記第2ノードは、共通のバイパス配線に接続されていることを特徴とする撮像装置。複数の前記ノードに転送された電荷は、複数の前記スイッチおよび前記バイパス配線を介して加算されることを特徴とする請求項1に記載の撮像装置。前記光電変換部と前記第1ノードとの聞には転送部が配されていることを特徴とする請求項1または2のいずれかに記載の撮像装置。第1の色の画素と前記第1の色とは異なる第2の色の画素とが交互に配置され、複数の前記第1の色の画素に含まれる複数の前記スイッチの第2ノードは、第1のバイパス配線に共通に接続され、複数の前記第2の色の画素に含まれる複数の前記スイッチの第2ノードは、第2のバイパス配線に共通に接続されることを特徴とする請求項1~3のいずれか1項に記載の撮像装置。複数の前記画素が行列状に配され、各画素列に複数の信号線が配されていることを特徴とする請求項1~4のいずれか1項に記載の撮像装置。複数の前記画素が行列状に配され、各画素列に複数の信号線が配されており、各画素列において第1の色の画素と前記第1の色とは異なる第2の色の画素とが交互に配置され、複数の前記第1の色の画素に含まれる複数の前記スイッチの第2ノードは第1のバイパス配線に共通に接続され、複数の前記第2の色の画素に含まれる複数の前記スイッチの第2ノードは第2のバイパス配線に共通に接続され、前記第1の色の画素の信号は第1の信号線に出力され、前記第2の色の画素の信号は第2の信号線に出力されることを特徴とする請求項1に記載の撮像装置。前記第1のバイパス配線と前記第2のバイパス配線とは電気的に分離されていることを特徴とする請求項6に記載の撮像装置。前記出力部は正転アンプを有しており、前記第1のバイパス配線と前記第2の信号線との聞の距離は、前記第1のバイパス配線と前記第1の信号線との聞の距離よりも大きいことを特徴とする請求項6に記載の撮像装置。前記読み出しノードに、第1光電変換部で生じた電荷と、第2光電変換部で生じた電荷が空乏転送されることを特徴とする請求項1~8のいずれか1項に記載の撮像装置。光電変換部で生じた電荷が転送される読み出しノードと、前記読み出しノードに転送された電荷を電圧に変換して信号線へ出力する出力部と、前記読み出しノードに第1ノードが接続されたスイッチとを有する画素を複数有する撮像装置の駆動方法であって、複数の前記読み出しノードに転送された電荷を、複数の前記スイッチを導通させて、該複数のスイッチの前記第1ノードとは異なる第2ノードに接続された共通のバイパス配線を介して加算することを特徴とする撮像装置の駆動方法。複数の前記スイッチを非導通として各画素の信号を独立に読みだすことを特徴とする請求項10に記載の撮像装置の駆動方法。前記共通のバイパス配線に前記第2のノードが接続されたスイッチのうち所定数のスイッチを導通させることで前記ノードの容量値を増大させることを特徴とする請求項10または11のいずれかに記載の撮像装置の駆動方法。各画素列に設けられた複数の信号線に、複数の前記画素の信号を同時に出力させることを特徴とする請求項10~12のいずれか1項に記載の撮像装置の駆動方法。前記複数の信号線に同時に出力される信号は、複数の前記画素の信号を加算した信号であることを特徴とする請求項13に記載の撮像装置の駆動方法。特許文献1の構成においては、3つ以上のフローティングディフュージョンの電荷を加算する場合には、1つのフローティングディフュージョンに対して2つのFD連結スイッチを設ける必要がある。これは上下のフローティングディフュージョンと電気的に接続する必要があるためである。しかしながらこのような構成では、結果的に電荷電圧変換部の容量が増加してしまう。電荷電圧変換部の容量が増大すると、光電変換部で生じた電荷を電圧に変換する際の電荷電圧変換係数を向上させることが困難となる。本発明は上記課題に鑑みてなされたものであり、フローティングディフュージョンでの加算の好適な方法を提供するものである。本発明は、光電変換部で生じた電荷が転送される読み出しノードと、前記読み出しノードに転送された電荷を電圧に変換して信号線へ出力する出力部と、前記読み出しノードに第1ノードが接続されたスイッチとを有する画素を複数有する撮像装置であって、複数の前記スイッチは、前記第1ノードとは異なる第2ノードを有し、所定数の前記第2ノードは、共通のバイパス配線に接続されていることを特徴とする。本発明によれば画素内の読み出しノードでの好適な加算方法を提供することが可能となる。第1の実施形態図1に本発明の撮像装置に適用可能な等価回路図を示す。図1では一方向に沿って配された5画素が示されている。好適には1画素列に含まれるたがいに隣接する5画素が示される。図1では3つのフローティングディフュージョンFD103の信号を加算可能な構成である。加算は少なくとも二つのFD103の電荷を混合する動作を含んでいれば良く、結果として平均化処理を行うものも含む。これは以下の他の実施形態においても同様である。FDは画素における読み出しノードの具体例の1つであり、画素内に光電変換部で生じた信号が読みだされるノードがあれば適用可能である。以下では読み出しノードとしてFDを例に説明を行う。本図において特徴的なのは、各FDに設けられた、FD103間の電気的導通を制御するスイッチが、バイパス配線109を介して互いに電気的に接続されている点である。図1を用いて具体的に説明する。以下の説明では信号電荷として電子を用いる場合に説明する。信号電荷をホールとした場合にも、電圧の極性や半導体領域の導電型を反対導電型にすることにより対応可能である。また以下の添え字は画素行を示している。図1では1列×5行の画素が示されている。更に多数の画素を設けてもよい。より好ましくは画素が行列状に配されて撮像領域を構成するのがよい。光電変換部101n~101n4は光を電気信号に変換するものである。光電変換部101n~101n4としては、例えばフォトダイオードを用いることができる。転送部102n~102n4は、対応する光電変換部101n~101n4で生じた電荷を読み出しノードに転送する。読み出しノードに対応するのがFD103n~103n4である。転送部102n~102n4としては、例えば、N型MOSトランジスタを用いることができる。FD103n~103n4はN型の半導体領域で構成される。FD103n~103n4に転送された電荷は電圧に変換された後、増幅部104n~104n4を介して出力される。増幅部104n~104n4は対応するFD103n~103n4に転送された電荷に基づく信号を増幅して信号線108へ出力する。増幅部104n~104n4としてはN型MOSトランジスタを用いることができる。増幅部で生じる1/fノイズをより低減したい場合にはP型MOSトランジスタを用いることもできる。増幅部104n~104n4としてMOSトランジスタを用いた場合には、FD103n~103n4と対応する増幅部104n~104n4のゲートとが接続される。増幅部104n~104n4としては好適には正転アンプが用いられる。具体的には、信号線108に設けられた不図示の電流源とともに構成されるソースフォロワ回路を用いることができる。図ではソースフォロワの例を示すが、必ずしも増幅しなくても、読み出しノードに転送された電荷が電圧に変換された後の信号、もしくはこの信号に基づく信号を出力する出力部を有していればよい。リセット部105n~105n4は対応するFD103n~103n4の電位を所定の電位に設定する。リセット部n~105n4の導通期間を転送部102n~102n4の導通となる期間と重ねることにより光電変換部の電位を所定の電位に設定することもできる。リセット部105n~105n4としてはN型MOSトランジスタを用いることができる。選択部106n~106n4は、増幅部104n~104n4と信号線との電気的導通を制御するもので、垂直走査回路からの駆動パルスを受けて、各画素もしくは各画素行の信号を信号線108に順次もしくはランダムに出力する。選択部106n~106n4としては、例えば、N型MOSトランジスタを用いることができる。スイッチ107n~107n4は異なるFD103どうしを電気的に接続し得るものである。スイッチ107n~107n4の第1ノードは、それぞれ対応するFD103n~103n4に接続される。FDとスイッチの第1ノードとが同一半導体領域により構成されていてもよい。スイッチ107n~107n4としては例えばN型MOSトランジスタを用いることができる。スイッチ107n~107n4としてMOSトランジスタを用いた場合には、MOSトランジスタのソースもしくはドレインとFDとが電気的に接続される。もしくはMOSトランジスタのソースもしくはドレインを構成する半導体領域がFDと同一半導体領域で構成されている。バイパス配線109a~109cは所定数のスイッチ107の、FD103と接続されたノードとは反対側のノード第2ノードどうしを共通に接続する。図では3つのスイッチ107n1~107n3の第2ノードが共通のバイパス配線109bに接続されている。RESn~RESn4はリセット部105n~105n4の制御ノードに駆動パルスを供給するための配線である。SELn~SELn4は選択部106n~106n4の制御ノードに駆動パルスを供給するための配線である。Txn~Txn4は転送部102n~102n4の制御ノードに駆動パルスを供給するための配線である。ADDn~ADDn4はスイッチ107n~107n4の制御ノードに駆動パルスを供給するための配線である。これら駆動パルスは各回路素子がMOSトランジスタの場合には各トランジスタのゲートに供給されるパルスである。本実施形態によれば、各FD103に接続されるスイッチ107を1つ設ければよくなり、FDの容量を低減させることが可能となる。図2~4に図1の等価回路図を有する撮像装置の各素子に供給される駆動パルスの例を示すものである。図1の等価回路で示した各回路部材はN型MOSトランジスタで構成したとする。全ての駆動パルスにおいてハイレベルでトランジスタが導通する。図2の駆動パルスパターンを説明する。各符号は図1の符号と対応している。図2は、各画素の信号を独立に読み出すモードの場合の駆動パルスパターンの一例である。図2に示す期間において、φADDn~ADDn4はローレベルが維持され、スイッチ107n~107n4は非導通状態が維持されている。時刻t1以前は、φRESn~φRESn4はハイレベルである。つまりリセット部105n~105n4が導通状態であり、FD103n~103n4には、リセット部105n~105n4を介して所定の電位が供給された状態となっている。φSELn~φSELn4はローレベルである。つまり選択部106n~106n4が非導通状態となっており、信号線108にはいずれの画素からも信号が出力されていない状態である。また、φTxn~φTxn4はローレベルである。時刻t1において、φSELnはローレベルからハイレベルへ遷移する。これにより選択部106nが導通状態となり、信号線108の電位がn行目の画素の増幅部104nの入力ノードの電位に応じた電位となる。時刻t2において、φRESnはローレベルからハイレベルへ遷移する。これにより選択部106nが導通状態となり、信号線108の電位が、n行目の画素の増幅部104nの入力ノードの電位に応じた電位となる。時刻t3においてφTxnがローレベルからハイレベルへ遷移する。これにより転送部102nが導通状態となり、光電変換部101nの電荷のFD103nへの転送期間が開始される。続けて時刻t4においてφTxnがハイレベルからローレベルへ遷移し、転送期間が終了する。時刻t5においてφRESnがローレベルからハイレベルへ遷移し、時刻t6においてφSELnがハイレベルからローレベルへ遷移する。期間t2-t3において信号線108の電位もしくはこの電位に基づく信号を不図示の回路でサンプルホールドし、期間t4-t5において信号線108の電位もしくはこの電位に基づく信号をサンプルホールドする。そして後段の回路でこれらサンプルホールドした信号の差分を取ることにより画素のリセットノイズ等を低減することが可能となる。以下、各画素行においてこの動作を繰り返すことにより1フレーム分の信号を取得することができる。このような動作により、主に静止画を取得することが可能となる。非選択行においてはφADDはローレベル、ハイレベルいずれでも構わない。以下の駆動パターンにおいても同様である。次に図3の駆動パルスパターンを説明する。主に図2の駆動パルスパターンと異なる部分に関して説明を行う。図3の駆動パルスパターンによれば3画素の信号が加算される。時刻t1においてφADDnがローレベルからハイレベルとなる。これによりスイッチ107nが導通状態となり、図1において上方に隣接するFD不図示とFD103aとが電気的に導通する。つまり信号の加算が行われる。時刻t1~t6までφADDnはハイレベルが維持された状態である。時刻t6においてφSELn、φADDnはハイレベルからローレベルへ遷移する。図2と同様に期間t2-t3及び期間t4-t5には増幅部104nの入力ノードの電位に応じた信号が出力される。図2と異なるのは不図示の画素の信号との加算後の信号が出力される点である。次に時刻t7以降に関して説明する。時刻t7において、φSELn1、φADDn1、φSELn2、φADDn2、φSELn3、φADDn3がローレベルからハイレベルへ遷移する。φADDn1、φADDn2、φADDn3がハイレベルへ遷移することによりスイッチ107n1、107n2、107n3が導通状態となる。これによりFD103n1、103n2、103n3が、スイッチ107n1、107n2、107n3及びバイパス配線109bを介して電気的に接続される。時刻t8においてφRESn1、φRESn2、φRESn3がハイレベルからローレベルに遷移する。この動作によりFD103n1、FDn2、FDn3の電位がフローティングとなる。時刻t9においてφTxn1、φTxn2、φTxn3がローレベルからハイレベルに遷移する。この動作により光電変換部n1、光電変換部n2、光電変換部n3の電荷が、FDn1、FDn2、FDn3に転送される。そしてスイッチ107n1、107n2、107n3が導通状態であるため、FDに転送された電荷が加算される。時刻t10においてφTxn1、φTxn2、φTxn3がハイレベルからローレベルに遷移する。これにより光電変換部n1~n3からFDn1~n3への電荷の転送期間が終了する。時刻t11においてφRESn1、φRESn2、φRESn3がローレベルからハイレベルに遷移する。これにより、FDn1、FDn2、FDn3の電位がリセットされる。続けて時刻t12においてφSELn1、φSELn2、φSELn3がハイレベルからローレベルに遷移する。不図示であるが期間t2-t3及び期間t7-t8において信号線108の電位もしくはこの電位に基づく信号をサンプルホールドする。次に、期間t4-t5及び期間t10-t11において信号線108の電位もしくはこの電位に基づく信号をサンプルホールドする。そして後段の回路でこれらの差分を取ることにより画素のリセットノイズ等を低減することが可能となる。図3の動作によれば複数の光電変換部で生じた信号を加算することが可能となる。具体的には光電変換部の電荷をFDへ転送し、複数のFDをスイッチ及びバイパス配線を介して電気的に接続することにより加算を実現することが可能となる。また本例においては、複数の選択部103、具体的には選択部103n1、選択部103n2、選択部103n3を同時に導通させて信号を読み出している。しかしながら、これら3つの選択部n1~n3のうち少なくとも一つを導通させて信号を読み出すこともできる。しかしながら複数の選択部を同時に導通させて読み出すのが好ましい。この動作の方が1/fノイズを低減することが可能となる。また本図においては加算を行う画素のリセット部は全て同タイミングの動作でリセットを行なっている。しかしながらこれらのうち少なくとも一つのリセット部を動作させてもよい。複数のリセット部を動作させればリセット時間を短縮することができる。また1つのリセット部を動作させれば、FDの電位のリセット部をオフにする際の電位変化を低減できる。これは以下の駆動パターンにおいて加算動作を行う場合に共通である。次に図4の駆動パルスパターンを説明する。本図の駆動パルスパターンでは、各画素の信号を独立に読みだす。図2の駆動パルスパターンと異なる点は、FD103の読み出し時の容量が図2の駆動パルスパターンに比べて大きくなっている点である。具体的には、図2に示された期間中はφADDはローレベルが維持されていたが、本図においてはローレベルとハイレベルとが交互に遷移する。読み出しを行う行のφSELがハイレベルとなる期間中に、その行のFDとバイパス配線を介して電気的に接続され得る画素行のφADDがハイレベルとなる。図4ではFD103n1、FD103n2、FD103n3がバイパス配線109bを介して電気的に接続され得る構成である。具体的には、n1行目、n2行目、n3行目のいずれかが読み出し行として選択される時に、その他の行のうち少なくとも1つの行に対応するスイッチ107n1、107n2、107n3に供給される駆動パルスをハイレベルとすればよい。φADDの動作を図2と図4とのように切り替えて動作させることにより、FDと負荷容量の接続を切り換えることが可能となるため、画素の電荷電圧変換係数が異ならせることが可能となる。これにより感度を異ならせて読みだすことが可能となる。また、画素のソースフォロア回路の電荷換算した入力ダイナミックレンジを増加させることができ、入射光に対する広いダイナミックレンジ化を実現することも可能となる。第2の実施形態図5に本実施形態の画素の等価回路図を示す。本実施形態の第1の実施形態と異なる点はバイパス配線同士を電気的に接続するスイッチを新たに設けた点である。その他の点は第1の実施形態の構成を用いることができる。スイッチ510a、510bはバイパス配線同士を接続するスイッチである。スイッチ510aはバイパス配線509aとバイパス配娘509bとを電気的に接続するスイッチである。スイッチ510bはバイパス配線509bとバイパス配線509cとを電気的に接続するスイッチである。このような構成によれば加算を行う画素の数を変化させることが可能となる。図6に図5の構成を用いた際の駆動パルスパターンの一例を示す。図6の駆動パルスパターンは複数の画素の信号の加算を行う場合のものである。本例では5画素の信号の加算を行っているがこれに限られるものではなく、各スイッチの動作を適宜変更させることで任意の数の画素の信号を加算することが可能となる。時刻t1においてφADD2k、φADD2k1がローレベルからハイレベルへ遷移する。同時にφADDn~φADDn4がローレベルからハイレベルへ遷移する。この動作により、n行目~n4行目の画素の信号を加算することが可能となる。これに対してφADD2k、φADD2k1がローレベルを維持していれば、バイパス配線509bを介して接続されるFDの数は3つであるため3画素の加算となる。したがって本実施形態においてはバイパス配線同士を接続するスイッチを設けることで加算を行う画素の数を変化させることが可能となる。第3の実施形態図7に本実施形態の画素プロック図を示す。図7においては画素等価回路を省略しているが、図1,5で示した画素等価回路を用いることができる。本実施形態の撮像装置はカラー撮像装置であり、本図では緑色の画素Grと、赤色の画素Reとが繰り返し配列されている構成である。このような配置はベイヤーパタンの一部に用いられる。第1及び第2の実施形態と同様の機能を有する部分には同様の符号を付し詳細な説明は省略する。FDと記されていのは各画素のFDに接続されるノードを示しており、OUTは各画素の出力ノードを示している。図1の構成に対応づけて説明すれば、FDは光電変換部の電荷が転送される読み出しノードであり、OUTは選択部の出力ノードである。また第1及び第2の実施形態と異なる点としては信号線が各画素列に対して複数設けられている点である。本図では1画素列に対して2本の信号線が設けられている。スイッチ707n、707n2、707n4は共通のバイパス配線709bを介してn行目、n2行目、n4行目の画素のFDを電気的に接続可能である。スイッチ707n3、707n5、707n7は共通のバイパス配線709cを介してn3行目、n5行目、n7行目の画素のFDを電気的に接続可能である。さらに、赤色の画素のFDを電気的に接続するためのバイパス配線709b、709dが、赤色の画素の信号が読みだされる信号線708aに近接して配置されている。そして、緑色の画素のFDを電気的に接続するためのバイパス配線709a、709c、709eが、緑色の画素からの信号が出力される信号線708bに近接して配置されている。言い換えると、第1の色の画素のFDを接続するバイパス配線と第2の色の画素の信号が読み出される信号線との間の距離は、第1の色の画素のFDを接続するバイパス配線と第1の色の画素の信号が読み出される信号線との間の距離よりも大きい。このような構成によれば配線間容量を介して生じ得る混色を低減することが可能となる。特に画素の増幅部がソースフォロワ回路などのように正転アンプの場合には信号線の電位の変化方向とバイパス配線の電位の変化方向が同じ方向になるため好ましい。またバイパス配線709a~709eは各々が電気的に分離されている。図8、9に図7の構成を用いた駆動パルスパターンを示す。図8に示したパターンは各画素の信号を独立に読みだすモードである。図9に示した駆動パルスパターンは、複数の画素の信号を加算して読み出すモードである。図9では同色の3画素の信号を加算して出力する場合のモードである。実際の装置ではこれらの駆動を選択的に動作可能な構成となっている。図8の駆動パルスパターンを説明する。基本的な動作は図2の駆動パルスパターンと同様であるが、図2と異なる点は各画素列に対して信号線が複数設けられている点である。本例では2本である。したがって信号線708aに信号が読み出される画素と、信号線708bに信号線が読み出される画素とが同時に選択されて読み出される。図8の駆動パルスパターンを説明する。画素回路は図7の構成を用いて説明を行ない図7において不図示の部分は、図1の画素回路と同様の構成を用いて説いるとして説明を行う。図8に示す期間において、φADDn~ADDn9はローレベルが維持され、スイッチ707n~107n9は非導通状態が維持されている。時刻t1以前は、φRESn~φRESn9はハイレベルである。つまりリセット部105n~105n9が導通状態であり、FD103n~103n9には、リセット部105n~105n9を介して所定の電位が供給された状態となっている。φSELn~φSELn9はローレベルである。つまり選択部106n~106n9が非導通状態となっており、信号線708a、708bにはいずれの画素からも信号が出力されていない状態である。また、φTxn~φTxn4はローレベルである。時刻t1において、φSELn、φSELn1はローレベルからハイレベルへ遷移する。これにより選択部106n、106n1が導通状態となる。時刻t2において、φRESn、φRESn1はハイレベルからローレベルへ遷移する。これによりリセット部105n、リセット部105n1が非導通状態となり、FD103n、FD103n1の電位がフローティングとなる。信号線708aの電位が、FD103nの電位に応じた電位となる。信号線708bの電位が、FD103n1の電位に応じた電位となる。時刻t3においてφTxn、φTxn1がローレベルからハイレベルへ遷移する。これにより転送部102n、102n1が導通状態となり、光電変換部101nの電荷のFD103nへの転送期間が開始される。さらに光電変換部101n1の電荷のFD103n1への転送期間が開始される。続けて時刻t4においてφTxn、φTxn1がハイレベルからローレベルへ遷移し、転送期間が終了する。時刻t5においてφRESn、φRESn1がローレベルからハイレベルへ遷移し、時刻t6においてφSELn、φSELn1がハイレベルからローレベルへ遷移する。期間t2-t3において信号線708a、708bの電位もしくはこの電位に基づく信号を不図示の回路でサンプルホールドし、期間t4-t5において信号線708a、708bの電位もしくはこの電位に基づく信号をサンプルホールドする。そして後段の回路でこれらサンプルホールドした信号の差分を取ることにより画素のリセットノイズ等を低減することが可能となる。以下、各画素行においてこの動作を繰り返すことにより1フレーム分の信号を取得することができる。このような動作により、主に静止画を取得することが可能となる。このような駆動パルスパターンによれば各画素の信号を独立に読みだすことが可能となる。また、図4と同様に各FDに対して複数のスイッチ709を導通させて異なるFDを電気的に接続させることにより、FDの容量値を変化させてもよい。また図2の場合に比べて、画素の信号を独立に読みだす場合にも複数の画素行の信号を同時に信号線へ読み出すことが可能となるため、読み出し速度の高速化が可能となる。次に図9の駆動パルスパターンを説明する。本図の駆動パルスパターンは複数の画素の信号を加算して読みだす場合のものである。具体的には同色の3画素の信号の加算を行っている。基本的な動作は図3と同様の動作である。異なる点としては、図7の構成は各画素列に対して信号線を2本有している。したがって2色の画素の信号を加算して、それぞれ対応する信号線へ出力している。図9においては、期間t7-t12に実行される動作により、n行目、n2行目、n4行目の赤色の画素の信号が、スイッチ707n、707n2、707n4及びバイパス配線709bを介して加算される。そしてn3行目、n5行目、n7行目の緑色の画素の信号がスイッチ707n3、707n5、707n7及びバイパス配線709cを介して加算される。またn1行目の緑色の画素の信号は、期間t1-t6に実行される動作により、不図示のn-3行目、n-1行目の緑色の画素の信号と加算が行われる。また、不図示であるが、期間t1-t6において実行される動作により、n-6行目、n-4行目、n―2行目の赤色の画素の信号が加算される。また時刻t12以降の期間において、n6行目、n8行目、n10行目の赤色の3画素の信号が加算される。n9行目、n11行目、n13行目の緑色の画素を含む3画素の緑色の画素の信号の加算が行われる。つまり図7の構成のように第1色の画素と第1色と異なる色である第2色の画素が交互に配置されている。そして、同色ごとにバイパス配線およびスイッチを介してFDが電気的に接続される構成となっている。さらに同色の画素の信号がそれぞれ対応する信号線へ読み出される。具体的には赤色の画素の信号は信号線708aに読み出され、緑色の画素の信号は信号線708bに読み出される。n1行目の緑色の画素の信号は、n行目の赤色の画素の信号よりも先に読み出される。さらにn6行目の赤色の画素の信号はn7行目の緑色の画素の信号よりも後に読みだされる。本実施形態によれば、同色画素の信号の加算動作と各画素の信号を独立に読み出す動作とを切り替えて実行することが可能となる。さらに各画素列に複数の信号線が設けられているため信号の読み出しの高速化を図ることができる。さらに、第4の実施形態図10に本実施形態の固体撮像装置の等価回路図を示す。本実施形態の第1~第3の実施形態と異なる点は、1つのFDに複数の光電変換部からの電荷が対応する転送を介して転送される点である。図10の構成では1つのFDに2つの光電変換部からの信号が転送される。光電変換部からFDへの転送は空乏転送である。図10において、光電変換部1001a1及び1001a2の電荷がFD1003aに読み出される。同様に、光電変換部1001b1及び1001b2の電荷がFD1003bに読み出され、光電変換部1001c1及び1001c2の電荷がFD1003cに読み出される。各FD1003a~1003cは一つの半導体領域で構成されていてもよいし、各転送部に対応して別々の半導体領域を含んで構成されこれらが配線等で伝的に接続された構成であってもよい。増幅部1004a~1004cはそれぞれFD1003a~1003cに転送された電荷に基づく信号を増幅して出力する。リセット部1005a~1005cはそれぞれFD1003a~1003cの電位を基準電位に設定する。選択部1006a~1006cは増幅部1004a~1004cと信号線1008の電気的接続を制御する。スイッチ1007a~1007cは第1のノードがFDと接続され第2のノードがバイパス配線1009と接続される。FD1003a~1003cに転送された電荷はスイッチ1007a~1007c及びバイパス配線1009を介して加算することができる。"