"インダクタと、前記インダクタに接続される半導体素子がアバランシェ破壊した後に前記インダクタに流れる電流を還流させる還流回路とを備え、前記還流回路が、前記インダクタと前記半導体素子が構成された閉回路よりも低いインピーダンスを有する、半導体素子の試験装置。インダクタに接続される半導体素子がアバランシェ破壊した後に、前記インダクタに流れる電流を、前記インダクタと前記半導体素子が構成された閉回路よりもインピーダンスが低い回路に還流させる、半導体素子の試験方法。図1は、特許文献1に開示された試験回路の概略構成図である。図2は、図1の試験回路の動作波形を示したタイムチャートの一例である。半導体素子のアバランシェ破壊時には、リレー2をオンしてからリレー3をオフするシーケンスで試験回路を動かすことが好ましい図2のタイミングt3からt4の期間を参照。なぜならば、先にリレー3をオフすると、コイル14からの電流の行き場が無くなるため、コイル14とリレー3との接点の電圧が急激に上昇してリレー2,3の耐圧を超える結果、リレー2,3が破壊するおそれがあるからである。特許文献1に開示の技術では、半導体素子のアバランシェ破壊を検知してからリレー3をオフするまでの時間に半導体素子に流れる電流の上昇を抑制できるものの、アバランシェ破壊時の電流がそもそも大きすぎる場合には、その時間が半導体素子の破壊進行に影響を与えるおそれがある。そこで、本発明は、アバランシェ破壊した半導体素子に電流が流れ続けることを抑えることができる、半導体素子の試験装置及びその試験方法の提供を目的とする。上記目的を達成するため、本発明に係る半導体素子の試験装置は、インダクタと、前記インダクタに接続される半導体素子がアバランシェ破壊した後に前記インダクタに流れる電流を還流させる還流回路とを備え、前記還流回路が、前記インダクタと前記半導体素子が構成された閉回路よりも低いインピーダンスを有する、ことを特徴とするものである。また、上記目的を達成するため、本発明に係る半導体素子の試験方法は、インダクタに接続される半導体素子がアバランシェ破壊した後に、前記インダクタに流れる電流を、前記インダクタと前記半導体素子が構成された閉回路よりもインピーダンスが低い回路に還流させる、ことを特徴とするものである。本発明によれば、アバランシェ破壊した半導体素子に電流が流れ続けることを抑えることができる。以下、本発明の実施形態を図面に従って説明する。図3は、本発明に係る半導体素子の試験装置の第1の実施形態である試験回路の概略構成図である。本試験回路は、検査対象素子である半導体素子10のアバランシェ破壊試験をするための回路である。半導体素子10は、例えば、半導体素子10の制御電極に入力される駆動信号に従ってオン/オフ動作を行うスイッチング素子である。半導体素子10の具体例として、IGBT,MOSFETなどの電圧駆動型のトランジスタが挙げられる。また、半導体素子10は、バイポーラトランジスタでもよい。図3は、半導体素子10が、第1の主電極であるコレクタCと、第2の主電極であるエミッタEと、制御電極であるゲートGとの3端子を有するNチャンネルIGBTの場合を示した図である。もちろん、半導体素子10を、第1の主電極であるドレインDと、第2の主電極であるソースSと、制御電極であるゲートGとの3端子を有するパワーMOSFETに置き換えてもよい。電源12は、コイル14例えば、30μHのコイルを介して半導体素子10のコレクタ-エミッタ間CE間に電源電圧例えば、650Vを印加する電源装置である。電源12は、バッテリ、電池、コンデンサなどの蓄電装置でもよい。電源12の正極と負極間にはコンデンサ17が設けられてもよい。両極間にコンデンサ17を設けることによって、電源12の電源電圧の平滑化が可能となる。また、電源12の両極間にすわなち、コンデンサ17に並列に、電源12の正極側をアノードとするダイオード19と抵抗18とを直列接続した電荷消費回路を設けてもよい。この電荷消費回路を設けることによって、コンデンサ17の過充電を防ぐことができる。逆流防止用のダイオード16と電力消費用の抵抗15とを直列に接続された放電回路30が、インダクタの一例であるコイル14に並列に設けられている。放電回路30を設けることによって、コイル14に蓄積されたエネルギーを放電して、半導体素子10に過電流が流れることを防止することができる。また、放電回路30は、詳細な説明については後述するが、リレー2とリレー4とを備えている。リレー1は、電源12による半導体素子10への電圧印加を遮断する遮断手段である。リレー1は、例えば、電源12の正極とコイル14との間の通電を遮断可能なように設けられる。リレー1とコイル14との間の中間点と、電源12の負極との間には、順方向の向きが同じダイオード13,21が直列に接続されている。ダイオード13,21は、カソードがリレー1とコイル14との間の中間点側に配置され、アノードが電源12の負極側に配置されている。リレー1によって電源12による半導体素子10への電圧印加が遮断されると、ダイオード13,21を介してコイル14及び半導体素子10に還流電流が流れる。リレー2は、コイル14の両端を放電回路30で短絡する短絡手段である。リレー2のオンによって、コイル14の両端は放電回路30によって短絡される。リレー2のオフによって、抵抗15に流れる電流が遮断される。リレー3は、半導体素子10のCE間に流れる電流を遮断する遮断手段である。リレー3は、例えば、コイル14と半導体素子10のコレクタとの間の通電を遮断するように設けられる。リレー3がオフすることによって、半導体素子10のCE間に流れる電流が遮断される。リレー4は、リレー3がオフするよりも前に、破壊した半導体素子10のコレクタへの電流の流入を遮断する遮断手段である。リレー4がオンすることによって、リレー3がオフするよりも前に、破壊した半導体素子10のコレクタへの電流の流入が遮断される。リレー1,2,3,4は、例えば、IGBTやパワーMOSFET等の半導体スイッチング素子で構成されるとよい。また、他の遮断手段に置き換えてもよい。駆動部11は、半導体素子10をオン/オフさせるための駆動信号を半導体素子10のゲートに対して出力する。駆動部11が出力する駆動信号は、パルス信号であればよい。駆動部11の具体例として、パルスジェネレータが挙げられる。半導体素子10は、例えば、パルス信号のレベルがLoレベルからHiレベルに切り替わることによってターンオンし、HiレベルからLoレベルに切り替わることによってターンオフする。駆動部11は、半導体素子10のCE間に流れるCE間電流を検出する電流センサ20等の電流検出手段からの検出信号に基づいて、半導体素子10をオフさせるためのオフ駆動信号を出力する。また、駆動部11は、半導体素子10のCE間電流の電流状態やCE間電圧の電圧状態に基づいて、リレー1,2,3,4をオン/オフさせるためのリレー作動信号をリレー1,2,3,4に対して出力する。なお、駆動部11は、マイクロコンピュータ等の制御部が含まれてよい。当該制御部は、例えば、半導体素子10のCE間電流の電流状態やCE間電圧の電圧状態や不図示の他の入力装置からの入力信号例えば、ユーザからの操作信号に基づいて、半導体素子10の駆動信号やリレー作動信号の出力を指令する出力指令信号を駆動部11に対して出力する。図3に示される試験回路は、リレー2と抵抗15との直列回路に並列にリレー4を有する。また、帰還系のダイオードを2個直列にしているダイオード13,21。このように構成することにより、コイル14→リレー3→半導体素子10破壊により、ほぼ0Ω→ダイオード13,21→コイル14の電流経路よりも、コイル14→リレー4→ダイオード16→コイル14の電流経路に、コイル14の電流を流れやすくすることが可能である。続いて、図3の試験回路の動作について図4に従って説明する。図4は、半導体素子10の第1の試験方法による図3の試験回路の動作波形を示したタイムチャートである。アバランシェ破壊試験の最初のステップとして、駆動部11は、リレー1をオン、リレー2をオフ、リレー3をオン、リレー4をオフにする。この段階では、半導体素子10はオンしていないため、CE間にコイル14を介して電源12の電源電圧が印加されているだけでCE間電流は流れていない。駆動部11は、タイミングt0で、半導体素子10の駆動信号のレベルをローレベルからハイレベルに切り替えることにより、半導体素子10をターンオンさせる。半導体素子10のターンオンによって、CE間電圧がほぼ0Vになるとともに、CE間電流が流れ始める。駆動部11は、タイミングt1で、リレー1をオフする。リレー1のオフによって、電源12と半導体素子10とが切り離され、ダイオード13,21を介してコイル14及び半導体素子10に還流電流が流れる。駆動部11は、電流センサ20によってCE間電流を監視している。駆動部11は、例えば、所定の基準電流値例えば、200A以上の電流値が検出されたことを示す電流センサ20からの基準電流値検出トリガ信号に従って、リレー1をオフさせるためのオフ作動信号を出力する。この基準電流値は、半導体素子10の仕様に基づいて、半導体素子10が破壊しない電流値に設定されている。駆動部11は、タイミングt2で、半導体素子10をターンオフさせる。リレー1のオフの直後に半導体素子10をターンオフさせることで、リレー1のオフ時にコイル14に流れる電流値が下降しすぎることを防いでいる。半導体素子10のターンオフによって、コイル14のインダクタンス成分によるエネルギーによってCE間電圧は半導体素子10のブレイクダウン電圧まで上昇し、半導体素子10はアバランシェ状態になる。ここで、半導体素子10がアバランシェ破壊を起こすとCE間がショート故障するので、アバランシェ破壊が起こらない場合の正常品の半導体素子10に比べて早くCE間電圧は約0Vになる。そこで、駆動部11は、電圧センサなどの電圧監視手段例えば、コンパレータによって、オフ駆動信号の出力により半導体素子10がターンオフしてからの所定の電圧監視期間内のCE間電圧を監視する。電圧監視期間は、例えばタイマーなどの計時装置により計測されればよい。したがって、駆動部11は、CE間電圧が電圧監視期間内に所定の基準電圧値以下に低下することが検知された場合、半導体素子10はアバランシェ破壊したと判断でき、CE間電圧が電圧監視期間内に所定の基準電圧値以下に低下することが検知されない場合、半導体素子10はアバランシェ破壊していないと判断できる。半導体素子10のアバランシェ破壊の発生有無を判断するための上記の基準電圧値は、0Vより大きくブレイクダウン電圧例えば、1100Vより小さい値に設定されるとよい。さらに、誤作動しにくくするためには、半導体素子10のオン抵抗によるオン時のCE間電圧例えば、1.5Vより大きく電源12の電源電圧例えば、650Vより小さい値に設定されることが望ましい例えば、10V。駆動部11は、タイミングt3で、CE間電圧の低下を検知することにより、半導体素子10のアバランシェ破壊の発生を検出して、リレー4をオンさせるためのオン作動信号を出力する。リレー4のオンによって、コイル14に流れる電流が、リレー4に流入してダイオード16を介してコイル14に還流する。これにより、半導体素子10に流入する電流は抑制される。なぜならば、コイル14とリレー3と半導体素子10破壊により、ほぼ0Ωとダイオード13,21とが構成されている第1の閉回路のインピーダンスよりも、コイル14とリレー4とダイオード16とが構成されている第2の閉回路のインピーダンスが低いからである。駆動部11は、リレー4のオンから所定時間経過時のタイミングt41で、リレー3をオフする。これにより、半導体素子10とコイル14を切り離すことができる。駆動部11は、リレー3のオフから所定時間経過時のタイミングt42で、リレー2をオンする。リレー2のオンによって、コイル14のエネルギーを消費するための抵抗15が接続される。駆動部11は、リレー2のオンから所定時間経過時のタイミングt43で、リレー4をオフする。リレー4のオフによって、コイル14のエネルギーを抵抗15で消費できる。その後、タイミングt5で、抵抗15によるエネルギーの消費が完了する。このように、リレー4の後に、コイル14に流れる電流が、半導体素子10側ではなくリレー4側に流れる。その後のシーケンスで、リレー4のオフの後に、抵抗15でコイル14のエネルギーを消費する。したがって、リレー3がオフする前にリレー4がオンすることによって、半導体素子10のアバランシェ破壊時からリレー3がオフするまでの期間タイミングt3からt41の期間に、半導体素子10に流入する電流を抑えることができる。図5は、本発明に係る半導体素子の試験装置の第2の実施形態である試験回路の概略構成図である。上述の構成と同様の構成の説明は省略する。図5の試験回路は、アバランシェ破壊した半導体素子10に電流が流れる続けることを抑えるため、抵抗15よりも大きな抵抗値を有する素子の一例として抵抗22を備えている。抵抗22は、ダイオード13に直列に接続されるように、半導体素子10とコイル14とが構成される閉回路上に挿入されている。なお、抵抗22は、通常試験時においての電流経路となるために、大きな抵抗を選択できない場合には、抵抗15の抵抗値が抵抗22よりも小さくなるように抵抗15を選定してもよい。また、抵抗22は、インピーダンスが高い物として模式的に表したものであり、ダイオード、配線抵抗、配線インダクタンスなどに置き換えてもよい。図6は、半導体素子10の第2の試験方法による図5の試験回路の動作波形を示したタイムチャートである。タイミングt0~t2までの動作の説明は、図4と同様のため省略する。駆動部11は、タイミングt3で、CE間電圧の低下を検知することにより、半導体素子10のアバランシェ破壊の発生を検出して、リレー2をオンさせるためのオン作動信号を出力する。リレー2のオンによって、コイル14に流れる電流が、抵抗15及びリレー2に流入してダイオード16を介してコイル14に還流する。これにより、半導体素子10に流入する電流は抑制される。なぜならば、コイル14とリレー3と半導体素子10破壊により、ほぼ0Ωとダイオード13と抵抗22とが構成されている第1の閉回路のインピーダンスよりも、コイル14と抵抗15とリレー2とダイオード16とが構成されている第2の閉回路のインピーダンスの方が低いからである。また、リレー2のオンによって、抵抗15によるコイル14のエネルギーの消費が開始する。駆動部11は、リレー2のオンから所定時間経過時のタイミングt4で、リレー3をオフする。これにより、半導体素子10とコイル14を切り離すことができる。その後、タイミングt5で、抵抗15によるエネルギーの消費が完了する。このように、リレー2のオンによって、コイル14に流れる電流が、半導体素子10側ではなくリレー2側に流れる。したがって、リレー3がオフする前にリレー2がオンすることによって、半導体素子10のアバランシェ破壊時からリレー3がオフするまでの期間タイミングt3からt4の期間に、半導体素子10に流入する電流を抑えることができる。以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、また、上述した実施例は、他の実施例の一部又は全部との組み合わせや置換などの種々の変形を加えることができる。"