"半導体基板内に設けられ、第1の素子分離絶縁膜によって囲まれた第1のアクティブ領域を含むメモリセルアレイと、前記半導体基板内に設けられ、第2の素子分離絶縁膜によって囲まれた第2のアクティブ領域を含むトランジスタ領域と、前記第1のアクティブ領域上の第1のゲート絶縁膜と、前記第1のゲート絶縁膜上の電荷蓄積層と、前記電荷蓄積層上の第1の絶縁体と、前記第1の絶縁体を介して前記電荷蓄積層上に積層される制御ゲート電極と、を含む、前記メモリセルアレイ内のメモリセルと、前記第1のゲート絶縁膜の第1の膜厚より厚い第2の膜厚を有し、前記第2のアクティブ領域上に設けられる第2のゲート絶縁膜と、前記第2のゲート絶縁膜上の第1の電極層と、を含む、前記トランジスタ領域内の第1のトランジスタと、前記第2の素子分離絶縁膜上に設けられたシールドゲート電極と、を具備し、前記シールドゲート電極の底面は、前記第2の素子分離絶縁膜における最も高い上面に比べて前記半導体基板の底部側に位置している、ことを特徴とする半導体メモリ。前記第2の素子分離絶縁膜の上部に、溝が設けられ、前記シールドゲート電極の配線幅は、前記溝の幅より大きく、前記シールドゲート電極の一部分が、前記溝内に埋め込まれている、ことを特徴とする請求項1に記載の半導体メモリ。前記第2の素子分離絶縁膜の上部に、溝が設けられ、前記シールドゲート電極の配線幅は、前記溝の幅以下であり、前記シールドゲート電極は、前記溝内に設けられている、ことを特徴とする請求項1に記載の半導体メモリ。前記第1のトランジスタは、前記第1の電極層上に設けられ、第1の開口部を有する第2の絶縁体と、前記第2の絶縁体を介して前記第1の電極層上に設けられ、トランジスタのチャネル幅方向において前記第2のアクティブ領域上方から前記第2の素子分離絶縁膜上に延在する第2の電極層と、を更に含み、前記第2の電極層は、前記第2の絶縁体上の第1の導電層と、前記第1の導電層上の第2の導電層とを含み、前記シールドゲート電極は、前記第2の導電層と同じ材料から形成された第1の層を含み、前記第1の層は、前記第2の素子分離絶縁膜に接触する、ことを特徴とする請求項1乃至3のいずれか1項に記載の半導体メモリ。前記シールドゲート電極と前記素子分離絶縁膜との間に、前記第1の絶縁体と同じ材料で形成された第3の絶縁体が、設けられている、ことを特徴とする請求項1乃至4のいずれか1項に記載の半導体メモリ。素子間リークを低減できる半導体メモリを提供する。本実施形態の半導体装置は、半導体基板内に設けられ、第1の素子分離絶縁膜によって囲まれた第1のアクティブ領域を含むメモリセルアレイと、前記半導体基板内に設けられ、第2の素子分離絶縁膜によって囲まれた第2のアクティブ領域を含むトランジスタ領域と、前記第1のアクティブ領域上の第1のゲート絶縁膜と、前記第1のゲート絶縁膜上の電荷蓄積層と、前記電荷蓄積層上の第1の絶縁体と、前記第1の絶縁体を介して前記電荷蓄積層上に積層される制御ゲート電極と、を含む、前記メモリセルアレイ内のメモリセルと、前記第1のゲート絶縁膜の第1の膜厚より厚い第2の膜厚を有し、前記第2のアクティブ領域上に設けられる第2のゲート絶縁膜と、前記第2のゲート絶縁膜上の第1の電極層と、を含む、前記トランジスタ領域内の第1のトランジスタと、前記第2の素子分離絶縁膜上に設けられたシールドゲート電極と、を具備し、前記シールドゲート電極の底面は、前記第2の素子分離絶縁膜における最も高い上面に比べて前記半導体基板の底部側に位置している。以下、図面を参照しながら、実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。[実施の形態]<A>基本形態図1を用いて、本実施形態の半導体メモリの基本例について、説明する。図1は、本実施形態の半導体メモリの基本例を説明するための断面図である。図1は、本実施形態の半導体メモリ例えば、フラッシュメモリが含むメモリセルのチャネル長方向の構造と周辺素子制御素子としての電界効果トランジスタのチャネル長及びチャネル幅方向の構造を、模式的に示している。図1に示されるように、メモリセルMCは、電荷蓄積層フローティングゲート電極又は電子のトラップ準位を含む絶縁膜27と制御ゲート電極29とを含む積層ゲート構造の電界効果トランジスタである。電荷蓄積層27と制御ゲート電極29との間には、絶縁体ゲート間絶縁膜、ブロック絶縁膜28が設けられている。メモリセルMCと同一の半導体基板10上に、例えば、10V~25V程度のしきい値電圧を有する電界効果トランジスタ以下、高耐圧トランジスタHTが設けられている。高耐圧トランジスタHTは、メモリセルのゲート構造と類似したゲート構造を有している。高耐圧トランジスタHTのゲート電極HGは、例えば、電荷蓄積層21と同じ構成膜厚又は材料の第1の層28Hと、制御ゲート電極29と同じ構成膜厚又は材料の第2の層29Hとを含んでいる。第2の層29Hは、ゲート電極HG内の絶縁体28Hの開口部を経由して、第1の層28Hに接触し、第1の導電層28Hに電気的に接続されている。例えば、高耐圧トランジスタHTのゲート電極HGの一部分ここでは、第2の層29は、高耐圧トランジスタが配置される領域高耐圧トランジスタ形成領域とよぶのアクティブ領域に隣接する素子分離絶縁膜15H上に、引き出されている。高耐圧トランジスタのゲート電極HGにおいて、素子分離絶縁膜15H上に引き出された部分GFのことを、ゲートフリンジGFとよぶ。本実施形態において、シールドゲート電極SIGが、高耐圧トランジスタ形成領域を取り囲んでいる素子分離絶縁膜15H上に、設けられている。シールドゲート電極SIGは、例えば、メモリセルの制御ゲート電極CGの構成部材の少なくとも一部分を含む。シールドゲート電極SIGは、高耐圧トランジスタの駆動時において、高い電圧が印加されたゲートフリンジ部GFに起因して素子分離絶縁膜15Hの底部に、反転層チャネルが生じるのを抑制するために、素子分離絶縁膜15H上に設けられている。高耐圧トランジスタHTの駆動時、シールドゲート電極SIGは、0V又は負のバイアスが印加される。素子分離絶縁膜15H内には、溝RCが設けられている。本実施形態の性半導体メモリにおいて、シールドゲート電極SIGの少なくとも一部分は、その溝RC内に埋め込まれている。シールドゲート電極SIGの一部分が溝に埋め込まれることによって、半導体基板表面に対して垂直方向において、シールドゲート電極SIGの底部は、素子分離絶縁膜15Hの上面の最も高い部分よりも半導体基板10又は、素子分離絶縁膜15の底部側に位置している。例えば、シールドゲート電極SIGの底部は、高耐圧トランジスタHTのゲートフリンジ部GFの底部よりも、半導体基板10の底部側に位置している。この結果として、シールドゲート電極SIGの底部と素子分離絶縁膜15Hの底部との間隔D1は、ゲートフリンジ部GFの底部と素子分離絶縁膜15Hの底部との間隔D2より小さくなる。これによって、シールドゲート電極SIGによる素子分離絶縁膜15H底部の反転層の形成を抑制する効果が、増強される。シールドゲート電極が配置されている領域シールドゲート形成領域とよぶにおいて、素子分離絶縁膜15Hの上面の少なくとも一部分は、ゲートフリンジ部GFが設けられている素子分離絶縁膜15Hの上面より、半導体基板10の底部側に位置している。シールドゲート形成領域における素子分離絶縁膜15Hの上面を半導体基板10の底部側に後退エッチングするための工程例えば、溝RCを形成する工程は、例えば、絶縁体28Hに開口部を形成する工程のように、メモリセルMC及び高耐圧トランジスタHTの形成工程と共通化される。それゆえ、製造工程の増加無しに、上述の構造のシールドゲート電極SIGを形成できる。したがって、本実施形態の半導体メモリは、例えば、素子間リークを低減でき、動作特性を向上できる。また、本実施形態の半導体メモリの製造方法は、製造工程の増加無しに、動作特性の向上したメモリを提供できる。<B>実施形態B1第1の実施形態図2乃至図19を参照して、第1の実施形態の半導体メモリについて説明する。a構成図2を用いて、第1の実施形態の半導体メモリの回路構成について、説明する。例えば、第1の実施形態の半導体メモリは、フラッシュメモリである。図2は、フラッシュメモリのメモリセルアレイ2近傍の構成を示す模式図である。図2に示されるように、フラッシュメモリは、メモリセルアレイ2、ロウ制御回路3、カラム制御回路4、ソース線ドライバ4を含んでいる。メモリセルアレイ2は、各々がデータ保持可能な複数のメモリセルMCを含んでいる。メモリセルMCは、電荷の保持が可能な電荷蓄積層と、制御ゲート電極と、を含む電界効果トランジスタである。本実施形態のフラッシュメモリは、例えば、NAND型フラッシュメモリである。図2に示されるメモリセルアレイ2は、アレイ状に配置された複数のメモリセルユニットMUを含んでいる。各メモリセルユニットMUは、複数のメモリセルMCと2つのセレクトトランジスタST1,ST2とから形成される。1つのメモリセルユニットMU内のメモリセルMCの個数は、2個以上であれば特に限定されず、8個、16個、32個、64個、128個、256個等でもよい。1つのメモリセルユニットMU内において、複数のメモリセルMCの電流経路は、直列に接続されている。以下では、電流経路が直列接続された複数のメモリセルのことを、NANDストリングとよぶ。NANDストリングは、セレクトトランジスタST1,ST2間に、配置されている。NANDストリングの一端は、セレクトトランジスタST1の電流経路の一端に接続され、NANDストリングの他端は、セレクトトランジスタST2の電流経路の一端に接続されている。メモリセルMCの制御ゲート電極は、ワード線WLに接続されている。同一のロウに配列されたメモリセルMCの制御ゲート電極は、共通のワード線WLに接続される。同一のロウに配列されたセレクトトランジスタST1,ST2のゲートは、それぞれセレクトゲート線SGDL,SGSLに共通接続されている。セレクトトランジスタST1の電流経路の他端ドレインは、1本のビット線BLに接続される。同一のカラムに配列されたメモリセルユニットMUは、共通のビット線BLに接続される。セレクトトランジスタST2の電流経路の他端ソースは、ソース線SLに接続される。同一のロウに配列されたメモリセルユニットMUは、共通のソース線SLに接続されている。ロウ制御回路3は、外部から入力されたアドレスに応じて、メモリセルアレイ2のロウを選択する。ロウ制御回路3は、ロウデコーダ31と、ワード線ドライバ33とを含んでいる。ロウデコーダ31は、外部からのロウアドレス信号をデコードし、そのデコード信号を、ワード線ドライバ33に転送する。ワード線ドライバ33は、共通の転送ゲート線TGLにゲートが接続されたトランスファゲートトランジスタTGD,TGS及び複数の電界効果トランジスタHTを含んでいる。共通の転送ゲート線TGLには、2つのトランスファゲートトランジスタTGD,TGSが接続されている。一方のトランスファゲートトランジスタTGDの電流経路の一端は、メモリセルユニットMUのドレイン側のセレクトゲート線SGDLに接続されている。他方のトランスファゲートトランジスタTGSの電流経路の一端は、メモリセルユニットMUのソース側のセレクトゲート線SGSLに接続されている。共通の転送ゲート線TGLには、メモリセルユニットMUに接続されているワード線WLと同数の複数の電界トランジスタHTが接続されている。電界効果トランジスタHTのゲートは、転送ゲート線TGLに接続されている。電界効果トランジスタHTの電流経路の一端は、ワード線WLに接続されている。ワード線ドライバ33内において、ワード線に接続された電界効果トランジスタHTは、10Vから25V程度の電圧をワード線WLに印加するために、高耐圧トランジスタから構成されている。プログラム電圧のような所定の電圧は、高耐圧トランジスタのチャネルを経由して、各ワード線WLに印加される。例えば、ワード線の印加される電圧は、チャージポンプ回路によって、生成される。本実施形態において、ロウ制御回路3は、シールドゲートドライバ35を含んでいる。シールドゲートドライバ35は、高耐圧トランジスタに隣接するように設けられたシールドゲート電極の電位を制御する。カラム制御回路4は、カラムデコーダ41及びセンスアンプ回路43を含んでいる。カラムデコーダ41は、外部からのカラムアドレス信号をデコードし、そのデコード信号を、センスアンプ回路43へ転送する。センスアンプ回路43は、データの読み出し時、読み出し対象のメモリセルが記憶するデータに応じたビット線BLの電位変動を、検知及び増幅する。また、センスアンプ回路43は、データの書き込み時、所定の電位をビット線に転送する。センスアンプ回路43は、例えば、複数の電界効果トランジスタを含んでいる。センスアンプ回路43が含む電界効果トランジスタは、主に、低耐圧トランジスタから構成される。低耐圧トランジスタLTのしきい値電圧は、高耐圧トランジスタHTのしきい値電圧より小さく、例えば、3V~7V程度である。ソース線ドライバ5は、メモリセルアレイ2の動作に応じて、ソース線SLの電位レベルを制御する。メモリセルアレイ2、ロウ/カラム制御回路3,4及びソース線ドライバ5の動作は、ステートマシン図示せずによって制御される。ステートマシンは、ホストやメモリコントローラなどの外部装置からの要求に基づいて、メモリセルアレイ2及び複数の回路3,4,5の動作を、管理及び制御する。本実施形態において、ロウ制御回路3、カラム制御回路4及びソース線ドライバ5のように、フラッシュメモリに含まれるメモリセルアレイ2以外の回路のことを、周辺回路とよぶ。フラッシュメモリのチップ半導体基板内において、周辺回路が形成される領域のことを周辺回路領域とよぶ。また、周辺回路を構成する低耐圧トランジスタ及び高耐圧トランジスタを区別しない場合には、それらのトランジスタのことを、周辺トランジスタとよぶ。ここで、本実施形態のフラッシュメモリの動作について、説明する。NAND型フラッシュメモリにおいて、同一のワード線WLに接続された書き込み対象のメモリセルMCに対して、一括してデータが書き込まれる。このデータの書き込み単位は、ページとよばれる。データの読み出しもページ単位で実行される。複数のメモリセルユニットは、一括してデータが消去される。データの消去単位は、ブロックとよばれる。データの書き込み時、アドレスに対応するワード線WLが、ロウ制御回路3内のロウデコーダ31及びワード線ドライバ33によって選択される。選択ワード線WLに、例えば、20V絶対値程度のプログラム電圧VPGMが印加される。また、選択ワード線以外のワード線非選択ワード線とよぶに、プログラム電圧VPGMより小さい中間電圧VPASSが印加される。中間電圧VPASSは、メモリセルMCをオンさせる電圧であって、例えば、6V~15V絶対値程度の大きさを有する。ワード線ドライバ33内の高耐圧トランジスタHTが、プログラム電圧VPGM及び中間電圧VPASSをワード線WLに印加するために、駆動される。それゆえ、転送ゲート線TGLに20V以上の電圧が印加され、その20V以上の電圧が、トランスファゲートトランジスタTGD,TGS及び高耐圧トランジスタHTのゲートにそれぞれ印加される。高耐圧トランジスタHTの駆動時、シールドゲートドライバ35は、例えば、シールドゲート電極に0Vの電圧を印加する。シールドゲート電極の機能については、後述する。カラム制御回路4は、データの書き込み対象のメモリセルが接続されたビット線に対して、選択電圧例えば、0Vを印加する。一方、データの書き込み対象ではないメモリセルが接続されたビット線に対して、非選択電圧>0Vを印加する。ビット線BLからの非選択電位は、メモリセルのチャネルに転送される。プログラム電圧VPGMとメモリセルのチャネル電位との電位差に応じて、書き込み対象のメモリセルのしきい値電圧が、データに対応付けられたしきい値の範囲しきい値分布内にシフトする。これによって、メモリセルに所定のデータが書き込まれる。データの読み出し時、アドレスに対応するワード線WLが選択され、読み出し電圧VCGRが、選択されたワード線に印加される。データの読み出し時、非選択のワード線に、非選択電圧VREADが印加される。非選択電圧VREADは、メモリセルMCをオン状態にする電圧である。また、カラム制御回路4は、ビット線BLを充電状態にする。メモリセルMCのしきい値電圧オン電圧が、読み出し電圧VCGR以下である場合、選択ワード線に接続されたメモリセルMCはオンする。メモリセルMCのしきい値電圧が、読み出し電圧VCGRより大きい場合、選択ワード線に接続されたメモリセルは、オフしている。読み出し電圧VCGRに対するメモリセルMCのオン又はオフに応じて、ビット線BLの電位レベルが変動する。そのビット線BLの電位変動を、センスアンプ回路43が、検知/増幅することによって、データが判別される。データの消去時には、全ワード線WLに0Vが印加され、メモリセルアレイ2が形成されているウェル領域に消去電圧例えば、20Vが印加される。メモリセルアレイ2及び周辺回路領域3,4,5は、共通の半導体基板半導体チップ内に設けられている。そして、メモリセルアレイ2内の構成素子及び周辺回路3,4,5内の構成素子は、共通の製造プロセスを用いて、実質的に同時に形成される。図3乃至図5を用いて、本実施形態のフラッシュメモリの構造について、説明する。図3は、本実施形態のフラッシュメモリが含む構成要素を説明するための平面図上面図である。図3のaは、メモリセルアレイ2の平面構造を示している。図3のbは、周辺回路領域内の低耐圧トランジスタLTの平面構造を示している。図3のcは、周辺回路領域内の高耐圧トランジスタHT及びシールドゲート電極SIGの平面構造を示している。図4は、メモリセルアレイ2及びメモリセルMCの断面図である。図4のaは、図3のaのIVA-IVA線に沿う断面構造を示している。図4のbは、図3のaのIVB-IVB線に沿う断面構造を示している。図5は、周辺回路領域内の低耐圧トランジスタLTの断面図である。図5のaは、図3のbのVA-VA線に沿う断面構造を示している。図5のbは、図3のbのVB-VB線に沿う断面構造を示している。図6は、周辺回路領域内の高耐圧トランジスタHT及びシールドゲート電極SIGの断面図である。図6のaは、図3のcのVIA-VIA線に沿う断面構造を示している。図6のbは、図3のcのVIB-VIB線に沿う断面構造を示している。以下では、低耐圧トランジスタが形成される領域LAのことを、低耐圧トランジスタ形成領域LAとよび、高耐圧トランジスタが形成される領域HAのことを、高耐圧トランジスタ形成領域HAとよぶ。また、シールドゲート電極が形成される領域のことを、シールドゲート形成領域とよぶ。図3のa、図4のa及び図4のbを用いて、メモリセルアレイ2、メモリセルMC及びセレクトトランジスタSTの構造について、説明する。図3及び図4に示されるように、メモリセルアレイ2は、複数の素子分離領域STIと複数のアクティブ領域AAとが設けられている。メモリセルアレイ2内において、アクティブ領域AAは、トランジスタのチャネル長方向カラム方向、y方向に延在する。トランジスタのチャネル幅方向ロウ方向、x方向に隣接するアクティブ領域AA間に、素子分離領域STIが設けられている。チャネル長方向に延在するアクティブ領域AAとチャネル長方向に延在する素子分離領域STIとによって、半導体基板10内にラインアンドスペースのレイアウトが、形成される。メモリセルアレイ2の半導体基板10の表層部内に、p型ウェル領域12が設けられている。メモリセルMC及びセレクトトランジスタSTは、p型ウェル領域12内のアクティブ領域AA内に設けられている。上述のように、メモリセルMCは、電荷蓄積層21と制御ゲート電極CGとを含む電界効果トランジスタである。電荷蓄積層21は、p型ウェル領域12の表面上のゲート絶縁膜20上に、設けられている。ゲート絶縁膜20は、データ書き込み時においてメモリセルMCのトンネル絶縁膜として機能する。ゲート絶縁膜20は、シリコン酸化膜、シリコン酸窒化膜、または、高誘電率絶縁膜Highk膜から形成される。ゲート絶縁膜20は、これらの単層膜でもよいし、多層膜でもよい。電荷蓄積層21は、例えば、ポリシリコン層から形成される。以下において、ポリシリコン層から形成される電荷蓄積層21のことを、浮遊ゲート電極21とよぶ。チャネル幅方向に隣接するメモリセルMCにおいて、各メモリセルMCの浮遊ゲート電極21は、素子分離領域STI内に埋め込まれた素子分離絶縁膜15によって、電気的に分離されている。メモリセルアレイ2内において、素子分離絶縁膜15の上面は、半導体基板10の表面に対して垂直方向において、浮遊ゲート電極21の上面よりも、半導体基板10の底部側へ後退されている。これによって、浮遊ゲート電極21は、浮遊ゲート電極21の上部側の側面の一部が、素子分離絶縁膜15に接触しない構造になる。絶縁体22は、浮遊ゲート電極21上に設けられている。ここでは、絶縁体22のことを、ゲート間絶縁膜22とよぶ。ゲート間絶縁膜22は、例えば、シリコン酸化膜、シリコン酸窒化膜、高誘電率絶縁膜、または、これらの積層構造例えば、ONO膜から形成される。ゲート間絶縁膜22は、浮遊ゲート電極の上面及び側面の一部を覆っている。制御ゲート電極CGは、ゲート間絶縁膜22を介して、浮遊ゲート電極21上に、積層されている。制御ゲート電極CGは、浮遊ゲート電極21の上面及びチャネル幅方向における浮遊ゲート電極21の側面に対向している。制御ゲート電極CGが、浮遊ゲート電極21の上面に加えて、浮遊ゲート電極21の側面を覆うことによって、メモリセルMCの制御ゲート電極CGと浮遊ゲート電極21との間のカップリング比が向上される。尚、素子分離領域STI内において、制御ゲート電極CGは、ゲート間絶縁膜22を介して、素子分離絶縁膜15上に設けられている。制御ゲート電極CGは、例えば、チャネル幅方向に延在し、チャネル幅方向に配列している複数のメモリセルMCに共有されている。制御ゲート電極CGは、ワード線WLとして機能する。例えば、制御ゲート電極CGは、複数の導電層を含む。本実施形態において、制御ゲート電極CGは、3つの導電層23,24,25の積層体によって形成されている。制御ゲート電極CGの3つの導電層23のうち、最下層の導電層23は、ゲート間絶縁膜22に接触している。最下層の導電層23は、例えば、ポリシリコン層である。2番目の導電層24は、例えば、ポリシリコン層である。最上層の導電層25は、例えば、シリサイド層である。尚、最上層の導電層25は、金属層から構成され、2番目中間の導電層24は、シリサイド層から構成されてもよい。また、制御ゲート電極CGの全体が、ポリシリコン層から形成されてもよいし、シリサイド層から形成されてもよい。例えば、トランジスタのチャネル長方向において、メモリセルMCのゲート電極の側面上に、側壁絶縁膜図示せずが設けられている。共通のアクティブ領域AA内の複数のメモリセルMCは、チャネル長方向に互いに隣接するメモリセルMC間で、ソース/ドレインを共有することによって、電流経路チャネル領域が直列に接続されている。これによって、複数のメモリセルを含むNANDストリングが形成されている。例えば、p型ウェル領域12内に、メモリセルMCのソース/ドレインとしての拡散層以下、ソース/ドレイン拡散層とよぶ26が形成されている。拡散層26は、例えば、n型の不純物半導体領域である。隣接するソースとドレインとの間の領域は、電子の移動領域となるチャネル領域となる。但し、メモリセルMCにおいて、ソース/ドレイン拡散層26は、形成されない場合もある。尚、メモリセルMCは、MONOS構造のゲート構造を有してもよい。この場合、電荷蓄積層21は、シリコン窒化膜のように、電子に対するトラップ準位を含む絶縁膜から形成される。セレクトトランジスタST1,ST2は、メモリセルユニットMUに対応するアクティブ領域AAの一端及び他端に設けられている。メモリセルユニットMU内の2つのセレクトトランジスタST1,ST2のゲート構造は、実質的に同じである。そのため、図4において、NANDストリングのドレイン側のセレクトトランジスタST1のみを図示し、NANDストリングのソース側のセレクトトランジスタの図示は省略する。以下では、ドレイン側及びソース側のセレクトトランジスタST1,ST2を区別しない場合には、セレクトトランジスタSTと表記する。セレクトトランジスタSTは、メモリセルMCと実質的に同時に形成される。セレクトトランジスタSTのゲート絶縁膜20Aは、ウェル領域12の表面上に設けられている。ゲート絶縁膜20Aは、メモリセルMCのトンネル絶縁膜20と同時に形成される。この場合、ゲート絶縁膜20Aは、トンネル絶縁膜20と同じ材料から形成され、トンネル絶縁膜20と同じ膜厚を有する。セレクトトランジスタSTのゲート電極SEGは、下部電極21Aと上部電極層23A,24A,25Aとを含む積層ゲート構造を有している。ゲート絶縁膜20A上には、セレクトトランジスタSTの下部電極層21Aが設けられている。下部電極層21Aは、浮遊ゲート電極21と同時に形成される。それゆえ、下部電極層21Aは、浮遊ゲート電極21と同じ材料ここでは、ポリシリコンから形成され、浮遊ゲート電極21と同じ膜厚を有する。下部電極層21A上に、開口部OPを有する絶縁体22Aが、設けられている。絶縁体22Aは、ゲート間絶縁膜22と同じ材料から形成され、ゲート間絶縁膜22と実質的に同じ膜厚を有する。以下では、セレクトトランジスタSTの積層された電極層間の絶縁体ゲート間絶縁膜22A内に開口部OPを形成する工程を、EI工程とよぶ。また、EI工程によって形成される開口部OPが設けられる領域EAのことを、EI領域とよぶ。例えば、EI工程によって、開口部OPの形成位置に対応するように、下部電極層21Aの上面がエッチングされ、下部電極層21Aの上面が窪む。この場合、下部電極層21Aの断面形状は、凹型形状になる。セレクトトランジスタSTの上部電極層23A,24A,25Aは、絶縁体22A上に設けられ、絶縁体22Aを挟んで、下部電極層21A上に積層されている。上部電極層23A,24A,25Aは、絶縁体22Aの開口部OPを介して、下部電極層2Aに電気的に接続されている。上部電極層23A,24A,25Aは、制御ゲート電極CGと実質的に同時に形成される。上部電極層23A,24A,25Aは、制御ゲート電極CGが含む複数の導電層23A,24A,25Aと同じ材料から形成され、制御ゲート電極CGと実質的に同じ膜厚を有する。セレクトトランジスタSTの上部電極層SGは、チャネル幅に延在し、チャネル幅方向に配列している複数のセレクトトランジスタSTに共有されている。上部電極層23A,24A,25Aは、セレクトゲート線SGDL,SGSLとして機能する。ウェル領域12内において、セレクトトランジスタSTのソース/ドレインとしての拡散層26Aが、設けられている。セレクトトランジスタSTの2つの拡散層26Aのうち、一方の拡散層26は、NANDストリングの終端のメモリセルMCのソース/ドレインと共有される。これによって、セレクトトランジスタSTが、NANDストリングの電流経路に直列に接続され、メモリセルユニットが形成される。また、各セレクトトランジスタSTの2つの拡散層26Aのうち、他方の拡散層26Aは、コンタクトプラグCP1にそれぞれ接続される。このコンタクトプラグCP1を介して、メモリセルユニットMUの一端は、ビット線BLに接続され、メモリセルユニットのMUの他端は、ソース線SLに接続される。半導体基板10上には、メモリセルMC及びセレクトトランジスタSTを覆うように、層間絶縁膜80,81が設けられている。層間絶縁膜80,81は、例えば、シリコン酸化膜である。コンタクトプラグCP1は、層間絶縁膜80内に形成されたコンタクトホール内に形成される。コンタクトプラグCP1は、セレクトトランジスタSTの拡散層26Aの上面に接触する。例えば、トランジスタのチャネル長方向において、セレクトトランジスタSTのゲート電極SEGの側面上に、側壁絶縁膜図示せずが設けられている。層間絶縁膜80上及びコンタクトプラグCP1上には、金属層M0が設けられている。金属層M0は、コンタクトプラグCP1に電気的に接続されている。コンタクトプラグCP1が、メモリセルユニットMUのドレイン側のセレクトトランジスタSTに接続されている場合、ビアプラグVPが、金属層M0に接続される。ビアプラグVPは、層間絶縁膜81内のコンタクトホールに、埋め込まれる。チャネル長方向に延在するビット線BLが、層間絶縁膜81上及びビアプラグVP上に設けられている。ビット線BLは、ビアプラグVP、金属層中間配線M0及びコンタクトプラグCPを介して、ドレイン側のセレクトトランジスタに接続されている。ビット線BLは、基板表面に対して垂直方向においてアクティブ領域AAとオーバーラップする位置に、アクティブ領域AA上方に設けられている。メモリセルユニットMUのソース側において、ソース側のセレクトトランジスタ図示せずは、層間絶縁膜80内に埋め込まれたコンタクトプラグ図示せずに接続され、そのコンタクトプラグは、中間配線M0と同じ配線レベルの金属層に接続されている。その金属層が、ソース線として機能し、チャネル幅方向に延在する。本実施形態において、配線レベルとは、半導体基板10の表面を基準とした基板表面に対して垂直方向の位置高さを示している。チャネル長方向に配列された2つのメモリセルユニットにおいて、2つのドレイン側セレクトトランジスタST1が、コンタクトプラグCP1を挟んでチャネル長方向に対向するように、メモリセルユニットMUがアクティブ領域AA上にそれぞれ形成される。2つのドレイン側セレクトトランジスタST1が、プラグCP,VP及び金属層M0,BLを共有する。また、ソース側セレクトトランジスタST2においても、コンタクトプラグを挟んでチャネル長方向に対向する2つのセレクトトランジスタST2が、プラグ及び金属層を共有する。これによって、メモリセルアレイ2内におけるメモリセルユニットの占有面積の縮小が図られる。セレクトトランジスタSTのゲート構造は、上部電極層23A,24A,25Aが、絶縁体23Aに形成された開口部OPを貫通して下部電極層21Aに接触する点が、メモリセルMCのゲート構造と相違する。これによって、セレクトトランジスタSTにおいて、上部電極層SGは、下部電極層22Aに電気的に接続されている。例えば、図4に示される例において、上部電極層23A,24A,25Aは、3つの導電層23A,24A,25Aを含んでいる。例えば、上部電極層23A,24A,25A内の3つの導電層のうち、最下層の導電層ポリシリコン層23A内に、EI工程により開口部が形成される。中間の導電層例えば、ポリシリコン層又はシリサイド層24Aが、導電層23A及び絶縁体22A内の開口部OPを介して、下部電極層23Aに接触する。上部電極層の最上層の導電層25Aは、例えば、シリサイド層又は金属層である。例えば、セレクトトランジスタSTのチャネル長は、メモリセルMCのチャネル長よりも大きい。図3のb及び図5を用いて、低耐圧トランジスタの構造について、説明する。上述のように、周辺回路は、周辺トランジスタとして、低耐圧トランジスタLT及び高耐圧トランジスタHTを含んでいる。低耐圧トランジスタLTは、例えば、1Vから7V程度のしきい値電圧で駆動する。低耐圧トランジスタLTは、セレクトトランジスタSTと類似したゲート構造を有する。図3のb、図5のa及び図5のbに示されるように、低耐圧トランジスタ形成領域LA内において、低耐圧トランジスタLTは、素子分離領域STILによって定義されたアクティブ領域AAL内に、設けられている。アクティブ領域AALは、素子分離領域STILに取り囲まれている。素子分離領域STIL内には、素子分離絶縁膜15Lが埋め込まれている。アクティブ領域AAL内には、ウェル領域12Lが設けられている。低耐圧トランジスタLTがnチャネル型であるかpチャネル型であるかに応じて、ウェル領域12Lの導電型は、p型かn型のいずれか一方に設定される。低耐圧トランジスタLTのゲート絶縁膜20Lは、ウェル領域12Lの表面上に、設けられている。低耐圧トランジスタLTのゲート絶縁膜20Lは、例えば、メモリセルMC及びセレクトトランジスタSTのゲート絶縁膜20,20Aと実質的に同時に形成される。この場合、低耐圧トランジスタLTのゲート絶縁膜20Lは、メモリセルMC及びセレクトトランジスタSTのゲート絶縁膜20,20Aと同じ材料から形成され、ゲート絶縁膜20,20Aと同じ膜厚を有する。低耐圧トランジスタのゲート絶縁膜20Lの膜厚は、メモリセルMC及びセレクトトランジスタSTのゲート絶縁膜20,20Aの膜厚より厚くてもよい。低耐圧トランジスタのゲート絶縁膜20Lの膜厚を、メモリセルMCのゲート絶縁膜20の膜厚より厚くする場合、低耐圧トランジスタのゲート絶縁膜20Lは、メモリセルMCのゲート絶縁膜20と異なる工程で形成される。また、低耐圧トランジスタのゲート絶縁膜20Lの材料は、メモリセルMC及びセレクトトランジスタSTのゲート絶縁膜20,20Aと異なる材料でもよい。低耐圧トランジスタLTのゲート電極LGは、ゲート絶縁膜20L上に、設けられている。低耐圧トランジスタLTのゲート電極LGは、セレクトトランジスタSTと同様に、下部電極層21Lと上部電極層23L,24L,25Lとが、開口部OPを有する絶縁体22Lを挟んで積層されたゲート構造を有している。低耐圧トランジスタLTのゲート電極LGの下部電極層21Lは、ゲート絶縁膜20L上に、設けられている。低耐圧トランジスタLTの下部電極層21L上に、開口部OPを有する絶縁体22Lが設けられている。複数の導電層23L,24L,25Lを含む上部電極層は、絶縁体22Lを介して、下部電極層21L上に積層されている。上部電極層23L,24L,25Lの一部分ここでは、中間の導電層24Lが、開口部OPを貫通して、下部電極層21Lに接続されている。拡散層26Lが、低耐圧トランジスタLTのソース及びドレインとして、ウェル領域12L内に、それぞれ設けられている。ソース/ドレインとしての拡散層26Lの導電型は、低耐圧トランジスタLTがpチャネル型であるかnチャネル型であるかに応じて、適宜設定される。拡散層26Lには、コンタクトプラグCPL1が接続される。コンタクトプラグCPL1は、層間絶縁膜80内に形成されたコンタクトホールに埋め込まれている。コンタクトプラグCPL1上及び層間絶縁膜80上に、配線ML1が設けられている。配線ML1は、メモリセルアレイ1内の中間配線M0と同じ配線レベルに位置している。配線ML1は、所定の回路を形成するために、ビアプラグ図示せずを介して、上層の配線レベルに設けられた配線にさらに接続される。また、低耐圧トランジスタLTのゲート電極LGに、コンタクトプラグCPL2が接続されている。コンタクトプラグCPL2には、配線ML2が接続されている。例えば、低耐圧トランジスタLTのゲート長及びゲート幅は、セレクトトランジスタSTのゲート長及びゲート幅以上に、設定される。図3のc及び図6を用いて、高耐圧トランジスタの構造について、説明する。高耐圧トランジスタHTは、例えば、10Vから25V程度のしきい値電圧で駆動する。高耐圧トランジスタHTは、低耐圧トランジスタLTやセレクトトランジスタSTと類似したゲート構造を有する。図3のc及び図6のa,bに示されるように、高耐圧トランジスタ形成領域HA内において、高耐圧トランジスタHTは、素子分離領域STIHによって定義されたアクティブ領域AAH内に、設けられている。アクティブ領域AAHは、素子分離領域STIHに取り囲まれている。素子分離領域STIH内には、素子分離絶縁膜15Hが埋め込まれている。例えば、高耐圧トランジスタHTが設けられるアクティブ領域AAH内には、ウェル領域が設けられていない。例えば、アクティブ領域AAHは、導電性を付与するための不純物をほとんど含まない真性領域である。但し、アクティブ領域AAH内に、メモリセルアレイ2内のウェル領域12の不純物濃度よりも低い不純物濃度のウェル領域や、低耐圧トランジスタ形成領域LA内のウェル領域12Lの不純物濃度よりも低い不純物濃度のウェル領域が、設けられてもよい。高耐圧トランジスタHTのゲート絶縁膜20Hは、半導体基板10の表面上に、設けられている。高耐圧トランジスタHTのゲート絶縁膜20Hは、メモリセルMC、セレクトトランジスタST又は低耐圧トランジスタLTのゲート絶縁膜20,20A,20Lより厚い膜厚を有する。これによって、高耐圧トランジスタHTは、他のトランジスタMC,ST,LTに比較して高い絶縁耐圧が、確保される。高耐圧トランジスタHTのゲート絶縁膜20Hは、例えば、メモリセルMC、セレクトトランジスタST又は低耐圧トランジスタLTのゲート絶縁膜20,20A,20Lと、異なる工程で形成される。例えば、高耐圧トランジスタHTのゲート絶縁膜20Hは、他のトランジスタMC,ST,LTのゲート絶縁膜20,20A,20Lとは異なる材料から形成されてもよい。高耐圧トランジスタHTのゲート絶縁膜21H上に、ゲート電極HGが設けられている。高耐圧トランジスタHTは、高い絶縁耐圧を確保し、かつ、高い電圧例えば、25Vをワード線WLに転送するために、セレクトトランジスタST及び低耐圧トランジスタLTより大きなゲート長及びゲート幅を有する。高耐圧トランジスタHTのゲート電極HGは、セレクトトランジスタST及び低耐圧トランジスタLTと同様に、下部電極層21Hと上部電極層23H,24H,25Hとが、絶縁体22Hを挟んで積層されたゲート構造を有している。高耐圧トランジスタHTのゲート電極HGが含む下部電極層21Hは、ゲート絶縁膜20H上に設けられている。図6のbに示されるように、チャネル幅方向における下部電極層21Hの側面は、素子分離絶縁膜15Hの側面に接触している。高耐圧トランジスタHTの下部電極層21H上に、開口部OPを有する絶縁体22Hが設けられている。図6のaに示されるように、例えば、高耐圧トランジスタHTにおいて、絶縁体22H内に、2つの開口部OPが形成されている。高耐圧トランジスタHTの上部電極層は、制御ゲート電極CGと同様に、複数の導電層23H,24H,25Hの積層体である。高耐圧トランジスタHTの上部電極層は、3つの導電層23H,24H,25Hを含む。上部電極層23H,24H,25Hの一部分ここでは、中間の導電層24Hが、開口部OPを貫通して、下部電極層21Hに接続されている。図6のa及びbに示されるように、上部電極層の最下層の導電層23H内に、開口部が設けられている。最下層の導電層23H上に、2番目中間の導電層24Hが、設けられている。導電層24Hは、下層の導電層23H及び絶縁体22Hに形成された開口部OPを貫通して、下部電極層21Hに接触している。導電層23Hの開口部は、絶縁体22Hの開口部と同時に形成される。例えば、トランジスタのチャネル長方向において、高耐圧トランジスタHTのゲート電極の側面上に、側壁絶縁膜図示せずが設けられている。高耐圧/低耐圧トランジスタHT,LTの下部電極層21L,21Hは、浮遊ゲート電極21と実質的に同時に形成されている。それゆえ、高耐圧/低耐圧トランジスタHT,LTにおいて、下部電極層21L,21Hは、浮遊ゲート電極21と同じ材料例えば、ポリシリコンから構成され、浮遊ゲート電極21とほぼ同じ膜厚を有している。高耐圧/低耐圧トランジスタHT,LTの絶縁体22L,22Hは、ゲート間絶縁膜22と同じ材料から構成され、ゲート間絶縁膜22とほぼ同じ膜厚を有する。絶縁体22L,22Hの開口部OPは、EI工程によって形成される。高耐圧/低耐圧トランジスタHT,LTにおいて、上部電極層の各導電層23H,24H,25H,23L,24L,25Lは、制御ゲート電極CGの各導電層23,24,25と同じ材料が、それぞれ用いられている。そして、上部電極層の各導電層23H,24H,25H,23L,24L,25Lの膜厚は、制御ゲート電極CGの各導電層23,24,25の膜厚と、それぞれほぼ同じになっている。例えば、上部電極層が含む3つの導電層23H,24H,25H,23L,24L,25Lのうち、最下層の導電層23H,23Lはポリシリコン層から形成される。中間の導電層24H,24Lは、例えば、シリコン層から構成されている。最上層の導電層25H,25Lは、シリサイド層から構成される。尚、制御ゲート電極CGに用いられる材料に応じて、高耐圧/低耐圧トランジスタHT,LTの最上層の導電層25H,25Lは金属層、中間の導電層24H,24Lはシリサイド層でもよい。また、上部電極層の全体が、シリサイド層でもよい。図3のc及び図6のbに示されるように、高耐圧トランジスタの上部電極層23H,24H,25Hは、トランジスタのチャネル幅方向においてアクティブ領域AAH内から素子分離領域STIH内に引き出されている。素子分離領域STIH内に引き出された上部電極層23H,24H,25Hの部分GFは、絶縁体22Hを挟んで、素子分離絶縁膜15Hの上方に配置されている。素子分離絶縁膜15Hの上方の上部電極層23H,24H,25Hの部分GFのことを、ゲートフリンジ部GFとよぶ。ゲートフリンジ部GFは、トランジスタHTのチャネル幅方向において、素子分離絶縁膜15H上に設けられている。ゲートフリンジ部GFとトランジスタのゲート電極HGとは、1つの導電体として連続しており、ゲートフリンジ部GFは、ゲート電極HGと電気的に接続されている。尚、低耐圧トランジスタLTにおいても、高耐圧トランジスタHTと同様に、トランジスタのチャネル幅方向において、下部電極層21Lが素子分離絶縁膜15Lの側面に接触し、上部電極層23L,24,25Lがゲートフリンジ部GFを有する。2つの拡散層26Hが、高耐圧トランジスタHTのソース及びドレインとして、高耐圧トランジスタ形成領域HAの半導体基板10内に、設けられている。拡散層26Hの導電型は、高耐圧トランジスタHTがpチャネル型であるかnチャネル型であるかに応じて、適宜設定される。拡散層26Hには、コンタクトプラグCPH1が接続される。コンタクトプラグCPH1は、層間絶縁膜80内に形成されたコンタクトホールに埋め込まれている。コンタクトプラグCPH1上及び層間絶縁膜80上に、配線MH1が設けられている。配線MH1は、メモリセルアレイ2内の中間配線M0と同じ配線レベルに位置している。配線MH1は、所定の回路を形成するために、ビアプラグ図示せずを介して、上層の配線レベルに設けられた配線に接続される。また、高耐圧トランジスタHTのゲート電極HGに、コンタクトプラグCPH2が接続されている。コンタクトプラグCPH2には、配線ML2が接続されている。コンタクトプラグCPH2は、例えば、素子分離絶縁膜15H上方に配置されている。ゲート電極HGがゲートフリンジ部GFを有し、ゲート電極HGがチャネル幅方向において対向する素子分離絶縁膜15Hをまたがるように形成されることによって、ゲート電極HGをマスクに用いて、拡散層26Hを自己整合的に形成できる。図3のc及び図6に示されるように、本実施形態のフラッシュメモリにおいて、高耐圧トランジスタ形成領域HA内において、アクティブ領域AAHを取り囲む素子分離領域STIH内に、シールドゲート電極SIGが設けられている。シールドゲート電極SIGは、高耐圧トランジスタ形成領域HA内において、格子状の平面レイアウトを有し、複数の高耐圧トランジスタHTに対して共通化されている。シールドゲート電極SIGは、素子分離絶縁膜15H上に設けられている。シールドゲート電極SIGは、素子分離絶縁膜15H上において、高耐圧トランジスタHTのゲートフリンジ部GFに隣接する。シールドゲート電極SIGは、チャネル幅方向に隣接する2つの高耐圧トランジスタHTのゲートフリンジ部GF間に設けられている。シールドゲート電極SIGは、例えば、制御ゲート電極CG及び各トランジスタST,HT,LTの上部電極層と同様に、複数の導電層23S,24S,25Sを含んでいる。例えば、シールドゲート電極SIGは、3層の導電層23S,24S,25Sを含む。シールドゲート電極SIGは、最下層のポリシリコン層23Sと、2層目のポリシリコン層又は、シリサイド層24Sと、最上層のシリサイド層又は、金属層25Sとを、含んでいる。例えば、シールドゲート電極SIGが含む各導電層シールドゲート導電層ともよぶ23S,24S,25Sの材料及び膜厚は、制御ゲート電極CG及び各トランジスタの上部電極層23H,24H,25Hと同じである。半導体基板表面に対して垂直方向において、シールドゲート電極SIGの上部の位置は、ゲート電極HGの上面の位置と実質的に同じに設定されている。これによって、層間絶縁膜80の上面の平坦性を向上できる。本実施形態において、シールドゲート電極SIGの一部は、素子分離絶縁膜15H内に設けられた溝RC1内に、埋め込まれている。以下では、シールドゲート電極SIGにおいて溝RC内に埋め込まれた部分BBのことを、埋め込み部BBとよぶ。本実施形態において、シールドゲート電極SIGの埋め込み部BBが設けられる溝RC1は、EI工程によって形成される。溝RC1の形成領域は、EI領域に相当する。半導体基板10の表面に対して垂直方向において、シールドゲート電極SIGの埋め込み部BBと半導体領域10との間の素子分離絶縁膜15Hの膜厚D1は、ゲートフリンジ部GFと半導体領域10との間の素子分離絶縁膜15Hの膜厚D2よりも薄い。例えば、本実施形態において、最下層の導電層23Sの底部底面と素子分離絶縁膜15Hの上部上面との間に、絶縁体シールドゲート絶縁層ともよぶ22Sが設けられている。絶縁体22Sには、開口部OPが設けられている。シールドゲート電極SIGの最下層の導電層23Sは、開口部OPを有する。そして、シールドゲート電極SIGの中間の導電層24Sが、埋め込み部BBとして、溝RC1内に設けられている。埋め込み部BBは、素子分離絶縁膜15Hに直接接触する。絶縁体22S及び最下層の導電層24Sの開口部OPは、EI工程によって形成される。尚、絶縁体22Sは、ゲート間絶縁膜22と同じ材料から構成され、ゲート間絶縁膜22と同じ膜厚を有する。本実施形態において、図3のc及び図6に示されるように、素子分離絶縁膜15Hの上部上におけるシールドゲート電極SIGの配線幅W1は、シールドゲート電極SIGの一部が埋め込まれる溝RC1の幅W2より大きい。この場合、シールドゲート電極SIGの上部の配線幅W1は、シールドゲート電極SIGの埋め込み部BBの配線幅W2よりも大きい。フラッシュメモリの駆動時において、シールドゲート電極SIGには、所定の電位が印加される。シールドゲート電極SIGの電位は、例えば、シールドゲートドライバ35によって制御される。高耐圧トランジスタHTが駆動されているとき、シールドゲート電極SIGには、0V又は負のバイアスが印加される。本実施形態のフラッシュメモリにおいて、高耐圧トランジスタHTのゲート電極HGの上部電極層23H,24H,25Hが、アクティブ領域AAH内から素子分離領域STIH内に延在している。上部電極層のゲートフリンジ部GFが、素子分離絶縁膜15Hを挟んで、半導体領域半導体基板10上方に配置される。高耐圧トランジスタHTのゲート電極HGに高い電圧が印加されると、ゲートフリンジ部GF-素子分離絶縁膜15H-半導体領域10を含むMOS構造に起因して、ゲートフリンジ部GFの下方の半導体領域内10に、弱反転層チャネルが形成される場合がある。本実施形態において、シールドゲート電極SIGが、素子分離絶縁膜15H上のゲートフリンジ部GF間に設けられている。高耐圧トランジスタHTの駆動時において、シールドゲート電極SIGに、0V又は負のバイアス電圧が印加される。シールドゲート電極SIGの下方において、高電圧が印加された各ゲートフリンジ部GFの下方の素子分離絶縁膜15H底部に沿って生じた弱反転層が、チャネル幅方向に隣接する高耐圧トランジスタHT間において互いに接続されるのを、シールドゲート電極SIGによって防止できる。これによって、素子分離絶縁膜15H下方に形成された反転層に起因して、チャネル幅方向に隣接する高耐圧トランジスタHT間にリーク電流が生じるのを抑制できる。尚、本実施形態において、シールドゲート電極SIGは、高耐圧トランジスタHTのゲートフリンジ部FGに隣接するように、素子分離絶縁膜15H上に設けられていれば、トランジスタHTのチャネル長方向においてアクティブ領域AAに隣接する素子分離絶縁膜15H上に、設けられなくともよい。この場合、シールドゲート電極SIGは、トランジスタHTのチャネル長方向に延在する直線状の平面構造を有する。本実施形態の半導体メモリとしてのフラッシュメモリにおいて、シールドゲート電極SIGが、高耐圧トランジスタHTの形成領域HAを囲んでいる素子分離絶縁膜15H上に設けられている。シールドゲート電極SIGの底部は、半導体基板10表面に対して垂直方向において素子分離絶縁膜15Hの上面のうち最も高い部分の位置に比べて、半導体基板10の底部側に位置している。例えば、シールドゲート電極SIGの底部は、半導体基板10の表面に対して垂直方向において、素子分離絶縁膜15H上に引き出された高耐圧トランジスタHTのゲート電極ゲートフリンジ部GFの底部よりも半導体基板10及び素子分離絶縁膜15Hの底部側に位置している。シールドゲート電極SIGの底部は、高耐圧トランジスタHTの下部電極層21Hの上部よりも半導体基板10の底部側へ位置している。尚、シールドゲート電極SIGの底部は、高耐圧トランジスタHTの下部電極層21Hの底部ゲート絶縁膜20Hの上部、又は、高耐圧トランジスタHTのゲート絶縁膜20Hの底部よりも半導体基板10の底部側へ位置していてもよい。例えば、シールドゲート電極SIGは、素子分離絶縁膜15H内に形成された溝RC1内に埋め込まれた埋め込み部BBを有している。このように、シールドゲート電極SIGが素子分離絶縁膜15Hに埋め込まれた部分BBを有することによって、シールドゲート電極SIGと素子分離絶縁膜15Hの下方の半導体領域との間隔素子分離絶縁膜の膜厚D1が、素子分離絶縁膜15H上における高耐圧トランジスタHTのゲートフリンジ部GFと素子分離絶縁膜15Hの下方の半導体領域10との間隔素子分離絶縁膜の膜厚D2より小さくなる。その結果として、シールドゲート電極SIGの底部が、ゲートフリンジ部GFの底部と素子分離絶縁膜15H上において同じ高さに位置している構造に比較して、本実施形態のフラッシュメモリは、高耐圧トランジスタHTの駆動時における素子分離絶縁膜15H下の反転層の発生をシールドゲート電極SIGによって抑制する効果が、より大きくなる。また、本実施形態のフラッシュメモリにおいて、シールドゲート電極SIGの一部を埋め込む溝RC1は、トランジスタST,HT,LTの上部電極層23H,24H,25Hと下部電極層21Hとの間の絶縁体ゲート間絶縁膜22H内の開口部OPと、同時に形成される。このように、シールドゲート電極SIGを埋め込む溝RC1を形成する工程シールドゲート電極SIGの形成領域の素子分離絶縁膜15Hを薄くする工程は、絶縁体22Hに開口部OPを形成する工程と共通化される。それゆえ、製造工程の数が増加すること無しに、素子分離絶縁膜15H下における反転層の形成を抑制できるフラッシュメモリを提供できる。以上のように、第1の実施形態の半導体メモリによれば、素子間リークを低減でき、動作特性の向上した半導体メモリを提供できる。b製造方法図3乃至図19を用いて、第1の実施形態の半導体メモリ例えば、フラッシュメモリの製造方法について、説明する。図7及び図8を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図7は、メモリセル及び周辺トランジスタのチャネル長方向に沿う断面工程を示す図である。図8は、メモリセル及び周辺トランジスタのチャネル幅方向に沿う断面工程を示す図である。図7のa及び図8のaは、メモリセルの断面工程図を示している。図7のb及び図8のbは、低耐圧トランジスタの断面工程図を示している。図7のc及び図8のcは、高耐圧トランジスタの断面工程図を示している。以下では、高耐圧トランジスタの形成領域と低耐圧トランジスタの形成領域とを区別しない場合には、周辺トランジスタ形成領域とよぶ。図7及び図8に示されるように、メモリセルアレイ2及び周辺トランジスタ形成領域HA,LAにおいて、例えば、イオン注入法によって、所定の不純物濃度のウェル領域12,12Lが、半導体基板1例えば、シリコン基板内に、それぞれ形成される。例えば、高耐圧トランジスタ形成領域HA内には、ウェル領域が形成されず、不純物をほとんど含まない真性領域が、高耐圧トランジスタ形成領域HA内に設けられる。但し、高耐圧トランジスタ形成領域HAのウェル領域の不純物濃度が、メモリセルアレイ2内のウェル領域12の不純物濃度、又は、低耐圧トランジスタ形成領域LA内のウェル領域12Lの不純物濃度より低くなるように、高耐圧トランジスタ形成領域HAのウェル領域が形成される場合もある。高耐圧トランジスタ形成領域HAの半導体基板10表面上に、高耐圧トランジスタのゲート絶縁膜20Hとしてのシリコン酸化膜が、例えば、熱酸化法によって、形成される。この熱酸化工程によってメモリセルアレイ2内及び低耐圧トランジスタ形成領域LA内に形成された酸化膜は、フォトリソグラフィ技術及びRIEReactiveIonEtching法を用いて、除去される。メモリセルアレイ2及び低耐圧トランジスタ形成領域において露出した半導体基板1表面上に、例えば、熱酸化処理によって、新たな酸化膜20,20Lが、形成される。メモリセルアレイ2内に形成された酸化膜は、メモリセルのゲート絶縁膜トンネル絶縁膜20、セレクトトランジスタSTのゲート絶縁膜20として用いられる。低耐圧トランジスタ形成領域内に形成された酸化膜20Lは、低耐圧トランジスタのゲート絶縁膜20Lとして用いられる。尚、高耐圧トランジスタ形成領域HA内の酸化膜20Hは、メモリセルアレイ2及び低耐圧トランジスタ形成領域LAに対する熱酸化処理によって、2回目の熱酸化処理が施される。複数回の熱酸化処理によって、高耐圧トランジスタ形成領域HA内の酸化膜20Hの膜厚は、さらに厚くなる。高耐圧トランジスタのゲート絶縁膜20Hにおいて、少なくとも2回の熱処理が施されること及びトランジスタに要求される特性を考慮して、1回目の熱処理の時間及び温度が設定されることが好ましい。メモリセルアレイ2及び周辺トランジスタ形成領域HA,LA内において、酸化膜20,20L,20H上に、ポリシリコン層電荷蓄積層21Zが、例えば、CVDChemicalVaporDeposition法によって、堆積される。ポリシリコン層21Zは、メモリセルの浮遊ゲート電極、セレクトトランジスタ及び周辺トランジスタの下部電極層として用いられる。ポリシリコン層21Z上に、ハードマスクとしてのシリコン窒化膜90が、例えば、CVD法によって堆積される。シリコン窒化膜90は、リソグラフィー技術及びRIEReactiveIonEtching法によって、所定のアクティブ領域の形状に、パターニングされる。メモリセルアレイ2及び周辺トランジスタ形成領域HA,LAにおいて、所定の形状にパターニングされたシリコン窒化膜90をマスクに用いて、ポリシリコン層21Z、酸化膜20,20L,20H及び半導体基板10が、例えば、RIE法によって、順次エッチングされる。これによって、半導体基板10内に、トレンチ素子分離溝が形成される。メモリセルアレイ2内において、ライン状のアクティブ領域AAが形成される。アクティブ領域及び素子分離溝は、トランジスタのチャネル長方向カラム方向に延在する。アクティブ領域AA及び素子分離溝によって、メモリセルアレイ2内にラインアンドスペースのレイアウトが形成される。また、高耐圧トランジスタ形成領域HA内及び低耐圧トランジスタ形成領域LA内において、素子分離絶縁溝が、アクティブ領域AAH,AALをそれぞれ取り囲むように形成される。それゆえ、高耐圧及び低耐圧トランジスタ形成領域HA,LA内において、矩形状の平面形状のアクティブ領域AAH,AALが、それぞれ形成される。溝によって露出した半導体基板アクティブ領域の表面上に、自然酸化膜図示せず又は保護膜図示せずが形成される。尚、メモリセルアレイ2のアクティブ領域AAは、側壁転写プロセスによって、加工されてもよい。図9及び図10を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図9は、メモリセル及び周辺トランジスタのチャネル長方向に沿う断面工程を示す図である。図10は、メモリセル及び周辺トランジスタのチャネル幅方向に沿う断面工程を示す図である。図9のa及び図10のaは、メモリセルアレイの断面工程図を示している。図9のb及び図10のbは、低耐圧トランジスタの断面工程図を示している。図9のc及び図10のcは、高耐圧トランジスタの断面工程図を示している。図9及び図10に示されるように、ポリシリコン層21Z上のシリコン窒化膜ハードマスクが除去された後、シリコン酸化膜が、例えば、CVD法又は塗布法によって、素子分離溝内及びポリシリコン層21Z上に形成される。シリコン酸化膜の上面に対して、例えば、ポリシリコン層21Zの上面をストッパとして、エッチバック又はCMP法による平坦化処理が施される。素子分離溝内に、STI構造の素子分離絶縁膜としてのシリコン酸化膜15,15L,15Hが、形成される。これによって、素子分離領域が、半導体基板10内に形成される。この時、ポリシリコン層21Zの上面は、露出している。例えば、素子分離絶縁膜15,15L,15Hの上面の高さは、ポリシリコン層21Zの上面の高さと、ほぼ一致している。図9及び図10に示されるように、素子分離絶縁膜15,15L,15Hが溝内に埋め込まれた後、メモリセルアレイ2内の素子分離絶縁膜15の上面に対して、エッチバックEBが施される。メモリセルアレイ2内において、素子分離絶縁膜15の上面が、ポリシリコン層21Zの上面より、半導体基板10の底部側へ後退される。メモリセルアレイ2内において、チャネル幅方向ロウ方向、x方向におけるポリシリコン層21Zの側面の一部が、露出する。以下の各実施形態において、メモリセルアレイ2内の素子分離絶縁膜15の上面を後退させるためのエッチバック工程は、EB工程とよばれる。EB工程において、例えば、周辺トランジスタ形成領域HA,LAのポリシリコン層21Z及び素子分離絶縁膜15L,15Hは、マスク層例えば、レジストマスク91によって、覆われている。この場合、周辺トランジスタ形成領域HA,LAの素子分離絶縁膜15H,15Lの上面は、半導体基板10の底部側へ後退しない。図11及び図12を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図11は、メモリセル、高耐圧トランジスタ及び低耐圧トランジスタのチャネル長方向に沿う断面工程を示す図である。図12は、メモリセル、高耐圧トランジスタ及び低耐圧トランジスタのチャネル幅方向に沿う断面工程を示す図である。図11のa及び図12のaは、メモリセルアレイの断面工程図を示している。図11のb及び図12のbは、低耐圧トランジスタの断面工程図を示している。図11のc及び図12のcは、高耐圧トランジスタの断面工程図を示している。メモリセルアレイ2及び周辺トランジスタ形成領域HA,LA内において、メモリセルのゲート間絶縁膜を形成するための絶縁体22Zが、例えば、CVD法によって、ポリシリコン層21Z及び素子分離絶縁膜15,15L,15H上に、形成される。絶縁体22Zは、シリコン酸化膜、シリコン酸化膜とシリコン窒化膜を含む多層膜、高誘電率膜highk膜の単層膜、又は、高誘電率膜を含む多層膜のいずれか1つからなる。尚、図12のaに示されるように、メモリセルアレイ2内において、絶縁体22Zは、ポリシリコン層21Zの上面だけでなく、ポリシリコン層21Zの側面上にも、形成される。メモリセルアレイ2及び周辺トランジスタ形成領域HA,LA内において、導電層例えば、ポリシリコン層23Zが、例えば、CVD法によって、絶縁体22Z上に堆積される。導電層23Zは、メモリセルの制御ゲート電極、セレクトトランジスタ及び周辺トランジスタのゲート電極が含む上部電極層の一部最下層の導電層として用いられる。図12のaに示されるように、メモリセルアレイ2内において、ポリシリコン層21Zの側面が、絶縁体22Zを挟んで、導電層23Zに、覆われる。図13乃至図15を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図13は、メモリセルアレイ2、周辺トランジスタ形成領域HA,LAの平面工程を示す図である。図14は、メモリセル及び周辺トランジスタのチャネル長方向に沿う断面工程を示す図である。図15は、メモリセル及び周辺トランジスタのチャネル幅方向に沿う断面工を示す程図である。図13のa、図14のa及び図15のaは、メモリセルアレイの平面及び断面工程図を示している。図13のb、図14のb及び図15のbは、低耐圧トランジスタの断面工程図を示している。図13のc、図14のc及び図15のcは、高耐圧トランジスタの断面工程図を示している。図13乃至図15に示されるように、レジストマスク92が、導電層23Z上に形成される。セレクトトランジスタ及び周辺トランジスタの形成領域において、例えば、導電層23Z上のレジストマスク92は、開口部を有するように、パターニングされる。そして、絶縁体22Zに開口部を形成するためのエッチング工程が実行される。このように、ゲート間絶縁膜と同じ構成の絶縁体22Zに開口部を形成するためのエッチング工程を、本実施形態において、EI工程とよぶ。セレクトトランジスタ及び周辺トランジスタの形成領域HA,LAの開口部形成領域EI領域とよぶにおいて、開口部OPが、絶縁体22Z内に形成される。本実施形態において、絶縁体22Z直上の導電層23Z内にも、開口部OPが形成される。形成された開口部OPを介して、絶縁体22Zの下方のポリシリコン層21Zの上面が露出する。本実施形態のフラッシュメモリの製造方法において、高耐圧トランジスタ形成領域HAを取り囲む素子分離領域STIH内において、シールドゲート形成領域内の絶縁体22Z及び導電層23Z内に開口部OPが、EI工程によって、形成される。さらに、シールドゲート形成領域内において、開口部OPを経由して、素子分離絶縁膜15Hの上面が、EI工程におけるRIE法によって、エッチングされる。これによって、シールドゲート形成領域内において、溝RC1が、素子分離絶縁膜15Hの上面に形成される。素子分離絶縁膜15H内の溝RC1の底部は、ポリシリコン層21Z内に形成された溝の底部よりも、半導体基板10表面に対して垂直方向において半導体基板10の底部側に位置している。ポリシリコン層21Zと素子分離絶縁膜15Hとのエッチング選択比を確保するように、素子分離絶縁膜15Hをエッチングすることによって、溝RC1の底部を、ポリシリコン層21Zの底部よりも、又は、絶縁膜20Hの底部よりも、半導体基板10の底部側に位置させてもよい。ここで、高耐圧トランジスタ形成領域HAのシールドゲート形成領域において、EI工程によって形成される開口部OPの幅W2は、形成されるシールドゲート電極の配線幅よりも小さい。図16及び図17を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図16は、メモリセル、高耐圧トランジスタ及び低耐圧トランジスタのチャネル長方向に沿う断面工程を示す図である。図17は、メモリセル、高耐圧トランジスタ及び低耐圧トランジスタのチャネル幅方向に沿う断面工程を示す図である。図16のa及び図17のaは、メモリセルアレイの断面工程図を示している。図16のb及び図17のbは、低耐圧トランジスタの断面工程図を示している。図16のc及び図17のcは、高耐圧トランジスタの断面工程図を示している。各アクティブ領域素子形成領域のEI領域において、開口部OPが絶縁体22Z内に形成された後、第2の導電層24Zが、導電層23Z上に堆積される。第2の導電層24Zは、例えば、ポリシリコン層である。但し、第2の導電層24Zは、金属層でもよい。ここで、セレクトトランジスタ形成領域、高耐圧トランジスタ領域HA及び低耐圧トランジスタ領域LA内において、導電層24Zが開口部OPを経由して下層のポリシリコン層21Zに接触するように、導電層24Zが、第1の導電層23Z上及びポリシリコン層21Z上に、堆積される。一方、メモリセル形成領域内において、EI工程による開口部OPは絶縁体ゲート間絶縁膜22Z内に形成されないので、第2の導電層24Zは、第1の導電層23Z上にのみ形成される。本実施形態のように、シールドゲート形成領域内において、溝RC1が素子分離絶縁膜15H内にEI工程によって形成された場合、第2の導電層例えば、ポリシリコン層24Zが、素子分離絶縁膜15H内の溝RC1内に埋め込まれる。シールドゲート電極の埋め込み部BBが、素子分離絶縁膜15Hの溝RC1内に形成される。素子分離絶縁膜15H内に溝RC1が形成されていることよって、シールドゲート形成領域内における第2の導電層24Zの底部、つまり、シールドゲート電極の埋め込み部BBの底部は、素子分離絶縁膜15H上面上の第2の導電層24Zの底部より、半導体基板10表面に対して垂直方向において半導体基板側に位置する。シールドゲート電極の埋め込み部BBの底部は、溝RC1の深さに応じて、ポリシリコン層21Zの底部又は絶縁膜20Hの底部より、半導体基板10の底部側に位置する場合もある。シールドゲート電極の埋め込み部BBの底部は、素子分離絶縁膜15Hの上面の最も高い部分よりも、半導体基板10表面に対して垂直方向において半導体基板10側に位置する。例えば、ハードマスクキャップ層としてのSiN膜93が、第2の導電層24上に、CVD法によって、堆積される。図18及び図19を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図18は、メモリセル及び周辺トランジスタのチャネル長方向に沿う断面工程図である。図19は、メモリセル及び周辺トランジスタのチャネル幅方向に沿う断面工程図である。図18のa及び図19のaは、メモリセルアレイの断面工程図を示している。図18のb及び図19のbは、低耐圧トランジスタの断面工程図を示している。図18のc及び図19のcは、高耐圧トランジスタの断面工程図を示している。図16及び図17のハードマスク93が、フォトリソグラフィ技術及びRIE法によって、所定のゲートパターンに対応するように、パターニングされる。パターニングされたキャップ層93をマスクに用いて、各トランジスタのゲート電極を形成するための積層体ゲート積層体が、ゲート加工される。すなわち、第2の導電層24Z、第1の導電層23Z、絶縁体ゲート間絶縁膜22Z、ポリシリコン層21Zが、順次、エッチングされる。尚、メモリセルアレイ内のゲート積層体は、側壁転写プロセスによって、加工されてもよい。これによって、図18及び図19に示されるように、メモリセルアレイ2、高耐圧トランジスタ領域及び低耐圧トランジスタ領域HA,LA内のそれぞれにおいて、所定のゲートパターンを有するトランジスタのゲート電極CG,SEG,LG,HGが、形成される。ゲート加工によって、素子分離絶縁膜15H,15Lの上面の一部が、エッチングされる。但し、ゲート加工によってエッチングされた素子分離絶縁膜15L,15Hの深さは、EI工程によって形成された溝RC1の深さより浅い。メモリセルアレイ2内において、メモリセルMC及びセレクトトランジスタSTのゲート電極21,CG,SEGは、ラインアンドスペースのレイアウトを有するように、形成されている。周辺トランジスタ形成領域HA,LA内において、トランジスタHT,LTのゲート電極HG,LGは、トランジスタのチャネル幅方向において互い対向する素子分離絶縁膜15H,15Lにまたがるように、形成されている。それゆえ、高耐圧及び低耐圧トランジスタHT,LTのゲート電極HG,LGの一端及び他端は、素子分離絶縁膜15H,15L上面上に設けられている。高耐圧及び低耐圧トランジスタHT,LTにおいて、素子分離絶縁膜15H,15Lの上面上の部分を、ゲートフリンジ部GFとよぶ。本実施形態において、トランジスタのゲート電極21,CG,LG,HGが形成されるのと同時に、シールドゲート電極SIGが、高耐圧トランジスタ領域HA内のシールドゲート形成領域内に、形成される。シールドゲート電極SIGは、素子分離絶縁膜15H上において、高耐圧トランジスタHTのゲートフリンジ部GFに隣り合うように、形成されている。形成されたゲート電極21,CG,LG,HGをマスクに用いて、半導体基板10内に、ソース/ドレインとしての拡散層26,26A,26L,26Hが、ゲート電極21,CG,LG,HGに対して自己整合的に形成される。各トランジスタMC,ST,HT,LTのゲート電極及びシールドゲート電極SIGの側面上に、側壁絶縁膜図示せず及びパッシベーション膜図示せずが形成される。ゲート電極21,CG,HG,LG上及びシールドゲート電極SIG上のキャップ層が除去された後、ゲート電極21,CG,HG,LG上及びシールドゲート電極SIGを覆うように、層間絶縁膜80Aが、半導体基板10上に堆積される。例えば、第2の導電層24,24A,24H,24Lの上面が露出するように、層間絶縁膜80Aの上面が、例えば、CMP法やエッチングによって、除去される。露出した第2の導電層24,24A,24H,24Lの上面上及び層間絶縁膜80A上に、シリサイド層を形成するための金属膜が、例えば、スパッタ法によって堆積される。そして、半導体基板10に対して加熱処理が施されることによって、金属膜と第2の導電層としてのポリシリコン層24,24A,24H,24Lとが、化学反応シリサイド反応する。シリサイド層を形成する処理シリサイド処理とよぶによって、各トランジスタのゲート電極CG,HG,LG及びシールドゲート電極SIGにおいて、第2の導電層24,24A,24H,24Lの表層上に、第3の導電層としてのシリサイド層24,25A,25H,25Lが形成される。尚、第2の導電層24,24A,24H,24Lの全体がシリサイド層となってもよいし、さらには、第1の導電層23,23A,23H,23Lが、シリサイド層を含んでもよい。ポリシリコンと反応しなかった金属膜は、除去される。尚、層間絶縁膜80A上の金属膜が除去されていれば、ポリシリコン層上の金属膜は残存されてもよい。これによって、浮遊ゲート電極21と制御ゲート電極CGとを含むメモリセルMCがメモリセルアレイ2内に形成される。メモリセルMCが形成されるのと同時に、セレクトトランジスタST、高耐圧トランジスタHT及び低耐圧トランジスタLTが、それぞれ形成される。各トランジスタの形成と同時に、高耐圧トランジスタ形成領域HA内において、素子分離絶縁膜15H上に、シールドゲート電極SIGが形成される。シールドゲート電極SIGは、メモリセルの制御ゲート電極及び他のトランジスタの上部電極層と同様に、3つの導電層23S,24S,25Sを含んでいる。シールドゲート電極SIGは、素子分離絶縁膜15H内の溝RC1に埋め込まれた部分BBを有するように形成されている。本実施形態において、2つ目の導電層24Sの一部が、素子分離絶縁膜15Hの溝RC1内に埋め込まれている。そして、図3乃至図6に示されるように、各トランジスタのゲート電極を覆うように、層間絶縁膜が堆積され、拡散層26,26A,26L,26H及びゲート電極CG,SEG,HG,LGに接続されるコンタクトプラグCP1,CPL1,CPH1,CPL2,CPH2が、層間絶縁膜80内に形成される。さらに、多層配線技術によって、層間絶縁膜81内に、配線中間配線M0,ML1,ML2,MH1,MH2、ソース線、ビアプラグVP及びビット線BLが順次形成される。以上の製造工程によって、本実施形態のフラッシュメモリが形成される。本実施形態の半導体メモリとしてのフラッシュメモリの製造方法において、シールドゲート電極SIGが、高耐圧トランジスタHTの形成領域HAを囲んでいる素子分離絶縁膜15H上に形成される。半導体基板10の表面に対して垂直方向において、シールドゲート電極SIGの底部は、素子分離絶縁膜15Hの上面の最も高い部分よりも半導体基板10の底部側に位置している。また、シールドゲート電極SIGの底部は、半導体基板10の表面に対して垂直方向において、素子分離絶縁膜15H上に引き出された高耐圧トランジスタHTのゲート電極のゲートフリンジ部GFの底部よりも半導体基板10の底部側に位置している。例えば、シールドゲート電極SIGの底部は、高耐圧トランジスタHTのゲート電極HGの下部電極層21Hの上部よりも半導体基板10の底部側へ位置している。本実施形態において、シールドゲート電極SIGは、素子分離絶縁膜15H内に形成された溝RC1内に埋め込まれた埋め込み部BBを有している。このように、シールドゲート電極SIGが素子分離絶縁膜15Hに埋め込まれた部分BBを有することによって、シールドゲート電極SIGと素子分離絶縁膜15Hの下方の半導体領域との間隔D1が、素子分離絶縁膜15H上における高耐圧トランジスタHTのゲートフリンジ部GFと素子分離絶縁膜15Hの下方の半導体領域10との間隔D2より小さくなる。その結果として、本実施形態のフラッシュメモリは、シールドゲート電極SIGの底部が、ゲートフリンジ部GFの底部と素子分離絶縁膜15H上において同じ高さに位置している構造に比較して、高耐圧トランジスタHTの駆動時における反転層の発生をシールドゲート電極SIGによって抑制する効果が、より大きくなる。図3乃至図19を用いて説明したように、本実施形態のフラッシュメモリの製造方法において、シールドゲート電極SIGの底部をゲートフリンジ部GFの底部より半導体基板10の底部側へ後退させる工程、ここでは、シールドゲート電極の一部を埋め込む溝RCを形成する工程は、上部電極層23H,24H,25Hと下部電極層21Hとの間の絶縁体ゲート間絶縁膜22H内の開口部OPと、同時に形成される。このように、シールドゲート電極SIGの底部を後退させる工程シールドゲート電極SIGの形成領域の素子分離絶縁膜15Hの膜厚を薄くする工程は、絶縁体22Hに開口部OPを形成する工程と共通化される。それゆえ、本実施形態のように、シールドゲート電極の一部を埋め込む溝RCが素子分離絶縁膜15H上面に形成される場合においても、マスクに形成される開口部の数が増加されるのみで、製造工程を新たに追加する必要はない。以上のように、本実施形態の半導体メモリの製造方法によれば、製造工程の数が増加すること無しに、素子分離絶縁膜15H下における反転層の形成を抑制できるフラッシュメモリを提供できる。したがって、第1の実施形態の半導体メモリによれば、素子間リークを低減できる。また、第7の実施形態の半導体メモリの製造方法によれば、製造工程の増加なしに、動作特性の向上したメモリを提供できる。2第2の実施形態図20乃至図23を参照して、第2の実施形態の半導体メモリについて、説明する。ここでは、第1の実施形態と共通の部材、機能及び製造工程の説明は、必要に応じて行う。a構造図20を用いて、第2の実施形態のフラッシュメモリの構造について、説明する。第2の実施形態において、メモリセル、セレクトトランジスタ及び低耐圧トランジスタの構造は、図2乃至図4に示される構造とそれぞれ同じなので、それらの構造の説明及び図示は、省略する。また、第2の実施形態において、シールドゲート電極SIGの構造が、第1の実施形態と異なるのみで、高耐圧トランジスタHTの構造は、第1の実施形態と実質的に同じである。それゆえ、高耐圧トランジスタのチャネル長方向に沿う断面構造について、ここでの説明及び図示は省略する。図20は、本実施形態のフラッシュメモリが含むシールドゲート電極SIGの構造を説明するための図である。図20のaは、シールドゲート電極SIGが設けられた周辺領域高耐圧トランジスタ形成領域の平面図を示している。図20のbは、シールドゲート電極SIGが設けられた周辺回路領域高耐圧トランジスタ形成領域HAの断面図を示している。図20のbは、トランジスタのチャネル幅方向に沿う断面図である。本実施形態のフラッシュメモリにおいて、シールドゲート電極SIGの構造及びその形成領域の構造は、第1の実施形態と異なる。本実施形態において、シールドゲート電極SIGを埋め込む溝RC1の幅W2は、シールドゲート電極SIGの配線幅W1と実質的に同じ大きさを有している。図20に示されるように、シールドゲート電極SIGが含む導電層24S,25Sの数積層数は、高耐圧トランジスタHTのゲート電極HGの上部電極層が含む複数の導電層23H,24H,25Hの数よりも、少ない。例えば、シールドゲート電極SIGは、トランジスタHTのゲート電極HGの上部電極層の最下層の膜ここでは、ポリシリコン層24Hを含まない。シールドゲート電極SIGの厚さは、高耐圧トランジスタの上部電極層23H,24H,25Hの厚さよりも小さい。また、シールドゲート電極SIGの導電層24Sと素子分離絶縁膜15Hとの間に、ゲート間絶縁膜22と同じ構成膜厚及び材料の絶縁体が設けられていない。シールドゲート電極SIGの側面の一部は、溝RC1内において素子分離絶縁膜15Hの側面に接触する。シールドゲート電極SIGは、例えば、凹型の断面形状を有している。チャネル幅方向における素子分離絶縁膜15Hの断面形状において、素子分離絶縁膜15Hの上面は、2以上の段差を有し、階段状になっている。尚、本実施形態において、半導体基板表面に対して垂直方向において、シールドゲート電極SIGの最上部の位置は、ゲート電極HGの上面の位置と実質的に同じ高さに設定されている。但し、半導体基板表面に対して垂直方向において、シールドゲート電極SIGの最上部の位置は、ゲート電極HGの上面の位置よりも低くなっている半導体基板側に位置している場合もある。本実施形態のフラッシュメモリのように、シールドゲート電極SIGとトランジスタHTの上部電極層の構成部材に違いが生じるのは、後述の本実施形態のフラッシュメモリの製造工程において、溝RC1がシールドゲート形成領域内に形成される際に、EI工程によって、素子分離絶縁膜15H上の絶縁体及びトランジスタの上部電極層の最下層の導電層が、シールドゲート形成領域から除去されるためである。第2の実施形態のフラッシュメモリにおいて、シールドゲート電極SIGの底部の全体が、ゲートフリンジ部GFの底部よりも半導体基板10の底部側に位置している。すなわち、シールドゲート電極SIGの底部の全体において、シールドゲート電極SIGと素子分離絶縁膜15H下における半導体領域10との間隔D1が、ゲートフリンジ部GFと素子分離絶縁膜15H下の半導体領域との間隔D2より小さくなる。さらに、シールドゲート電極SIGの底部の全体が、半導体基板10側に後退するため、素子分離絶縁膜15Hを挟んで対向するシールドゲート電極SIGの底部と半導体領域10との面積対向面積が、第1の実施形態で述べたシールドゲート電極より大きくなる。その結果として、本実施形態のフラッシュメモリにおけるシールドゲート電極SIGは、第1の実施形態のシールドゲート電極の構造に比較して、高耐圧トランジスタの駆動時に素子分離絶縁膜15H下方における反転層の形成を抑制する効果が大きくなる。シールドゲート電極SIGの底部の全体が、半導体基板10の底部側に後退する構造であっても、溝RC1を形成するために素子分離絶縁膜15Hの上面をエッチングする工程は、EI工程によって、実行できる。それゆえ、本実施形態のフラッシュメモリにおいても、製造工程は増加しない。以上のように、第2の実施形態の半導体メモリによれば、素子間リークを低減できる。b製造方法図20乃至図23を用いて、第2の実施形態の半導体メモリの製造方法について、説明する。尚、本実施形態の半導体メモリの製造方法において、第1の実施形態の半導体メモリの製造方法と同じ製造工程については、説明及び図示を省略する。図21を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図21は、メモリセル及び周辺トランジスタのチャネル幅方向に沿う断面工程図である。図21のaは、メモリセルアレイの断面工程図を示している。図21のbは、低耐圧トランジスタの断面工程図を示している。図21のcは、高耐圧トランジスタの断面工程図を示している。図21に示されるように、図7乃至図12に示される工程と同様に、ゲート絶縁膜としての絶縁膜20,20L,20H、浮遊ゲート電極及び下部電極層としてのポリシリコン層21Z及びマスク例えば、シリコン窒化膜が、半導体基板10上に、順次堆積される。パターニングされたマスクに基づいて、素子分離溝が、半導体基板10内に形成される。素子分離絶縁膜15,15L,15Hが、形成された素子分離溝内に埋め込まれる。そして、EB工程によって、メモリセルアレイ2内の素子分離絶縁膜15に対してエッチングが選択的に施された後、ポリシリコン層21Z上及び素子分離絶縁膜15,15L,15H上に、ゲート間絶縁膜としての絶縁体22Zが、堆積される。堆積された絶縁体22Z上に、第1の導電層23Z及びマスク93が、堆積される。そして、セレクトトランジスタ形成領域、低耐圧トランジスタ形成領域LA及び高耐圧トランジスタ形成領域HA内において、絶縁体22Zに開口部を形成するためのパターニングが、マスク93に対して施される。これと同時に、高耐圧トランジスタ形成領域HA内のシールドゲート形成領域において、素子分離絶縁膜15H内に溝RC1を形成するためのパターニングが、マスク93に対して施される。この際、素子分離絶縁膜15H内に形成される溝RC1の幅W2が、シールドゲート電極の配線幅W1と実質的に同じ大きさになるように、シールドゲート形成領域を覆うマスク93がパターニングされる。そして、パターニングされたマスク93に基づいて、導電層23Z、絶縁体22Z、ポリシリコン層21Z及び素子分離絶縁膜15Hが、エッチングされる。これによって、トランジスタのゲート電極が形成される領域において、導電層23Z及び絶縁体22Zに、開口部OPが形成される。シールドゲート形成領域において、このEI工程によって、素子分離絶縁膜15Hの上面が半導体基板側に後退し、素子分離絶縁膜15H上面に溝RC1が形成される。そして、本実施形態において、絶縁体22Z及び第1の導電層23Zは、シールドゲート形成領域内から除去される。図22を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図22は、メモリセル及び周辺トランジスタのチャネル幅方向に沿う断面工程図である。図22のaは、メモリセルアレイの断面工程図を示している。図22のbは、低耐圧トランジスタの断面工程図を示している。図22のcは、高耐圧トランジスタの断面工程図を示している。図22に示されるように、図16及び図17に示される工程と実質的に同様に、EI工程のためのマスクが除去された後、第2の導電層例えば、ポリシリコン層24Zが、ポリシリコン層21Z上、絶縁体22Z上、第1の導電層23Z上及び素子分離絶縁膜15H上に、例えば、CVD法によって堆積される。第2の導電層24Z上に、例えば、ハードマスク93が堆積される。本実施形態において、シールドゲート形成領域内の素子分離絶縁膜15Hの溝RC1内部には、第2の導電層24Zによって、充填される。第1の導電層23Z及び絶縁体22Zは、EI工程によってシールドゲート形成領域内から除去されているため、シールドゲート形成領域内において、第2の導電層24Zは、第1の導電層23Z及び絶縁体22Zに接触しない。図23を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図23は、メモリセル及び周辺トランジスタのチャネル幅方向に沿う断面工程図である。図23のaは、メモリセルアレイの断面工程図を示している。図23のbは、低耐圧トランジスタの断面工程図を示している。図23のcは、高耐圧トランジスタの断面工程図を示している。図23に示されるように、図18及び図19に示される工程と実質的に同様に、ハードマスク93が、各構成部材が所定の寸法になるように、パターンニングされる。パターニングされたハードマスク93に基づいて、各トランジスタのゲート電極及びシールドゲート電極24Zが、RIE法によって、形成される。この工程において、シールドゲート電極を形成するための構成部材第2の導電層24Zが、シールドゲート形成領域内における素子分離絶縁膜15H内の溝RC1の幅W2と実質的に同じ寸法を有するように、加工される。この後、図4、図5及び図20に示されるように、図18及び図19に示される工程と同様に、ソース/ドレイン拡散層が半導体基板10内に形成された後、層間絶縁膜80Aが、半導体基板10上に堆積される。第2の導電層24,24L,24H、24Sの上面に対してシリサイド処理が実行され、第2の導電層24,24L,24H、24Sの表層部に、第3の導電層25,25L,25H、25Sとしてのシリサイド層が形成される。そして、第1の実施形態と同様に、層間絶縁膜、プラグ及び配線が、順次形成される。以上の工程によって、第2の実施形態の半導体メモリフラッシュメモリが形成される。本実施形態において、シールドゲート電極SIGが、素子分離絶縁膜15Hの上面の溝RC1内に形成される。そして、シールドゲート電極SIGの配線幅W1は、シールドゲート形成領域内の素子分離絶縁膜15Hに形成された溝RC1の幅W2と実質的に同じ大きさを有するように、EI工程によって形成される。第1の実施形態と同様に、基板表面に対して垂直方向において、シールドゲート電極SIGの底部は、素子分離絶縁膜15Hの上面の最も高い部分よりも半導体基板10の底部側に位置し、高耐圧トランジスタのゲートフリンジ部の底部より半導体基板側に位置する。本実施形態の製造方法で形成されたフラッシュメモリにおいて、基板表面に対して垂直方向におけるシールドゲート電極SIGの底部と半導体領域10との間隔D1は、ゲートフリンジ部GFの底部と半導体領域10との間隔D2より小さい。さらに、本実施形態のフラッシュメモリにおいて、シールドゲート電極SIGの底部と素子分離絶縁膜15H下方の半導体領域10との対向面積が、第1の実施形態のシールドゲート電極と半導体領域との対向面積より大きくなる。したがって、第2の実施形態のフラッシュメモリにおいて、シールドゲート電極SIGによる素子分離絶縁膜15H下方の反転層の形成を抑制する効果は、第1の実施形態の製造方法で形成されたフラッシュメモリに比較して、より増強される。また、本実施形態のように、シールドゲート電極SIGの配線幅と素子分離絶縁膜15Hの溝RC1の幅を実質的に同じにする場合、素子分離絶縁膜15H内に溝RC1を形成するためのマスクの開口部の寸法、又は、シールドゲート電極を形成するためのマスクの開口部の寸法を変更すれればよい。それゆえ、本実施形態のフラッシュメモリの製造方法において、シールドゲート電極SIGと半導体領域10との対向面積を大きくするために、フラッシュメモリを形成するための製造工程が増加することは無い。したがって、第2の実施形態の半導体メモリの製造方法によれば、製造工程が増加することなしに、動作特性が向上したメモリを提供できる。3第3の実施形態図24及び図25を参照して、第3の実施形態の半導体メモリ及びその製造方法について、説明する。ここでは、第1及び第2の実施形態と共通の部材、機能及び製造工程の説明は、必要に応じて行う。a構造図24を用いて、第3の実施形態のフラッシュメモリの構造について、説明する。第3の実施形態において、メモリセル、セレクトトランジスタ及び低耐圧トランジスタの構造は、図2乃至図4に示される構造とそれぞれ同じなので、それらの構造の説明及び図示は、省略する。また、第3の実施形態において、シールドゲート電極SIGの構造が、第1及び第2の実施形態と異なるのみで、高耐圧トランジスタHTの構造は、第1及び第2の実施形態と実質的に同じである。それゆえ、高耐圧トランジスタHTのチャネル長方向に沿う断面構造について、ここでの説明及び図示は省略する。図24は、本実施形態のフラッシュメモリが含むシールドゲート電極SIGの構造を説明するための図である。図24のaは、シールドゲート電極が設けられた周辺回路領域高耐圧トランジスタ形成領域の平面図を示している。図24のbは、シールドゲート電極が設けられた周辺回路領域高耐圧トランジスタ形成領域の断面図を示している。図24のbは、トランジスタのチャネル幅方向に沿う断面図である。本実施形態のフラッシュメモリは、シールドゲート電極SIGの構造及びその形成領域の構造が、第1及び第2の実施形態と異なる。図24に示されるように、本実施形態のフラッシュメモリにおいて、素子分離絶縁膜15Hの上面に形成される溝RC1の幅W2は、シールドゲート電極SIGの幅W1より大きい。本実施形態において、シールドゲート電極SIGの側面は、溝RC1の内側面素子分離絶縁膜15Hの側面に接触しない。シールドゲート電極SIGの側面と素子分離絶縁膜15Hの側面との間には、層間絶縁膜80又は側壁絶縁膜図示せずが、埋め込まれている。高耐圧トランジスタ領域内の素子分離絶縁膜15Hの上面の断面構造は、例えば、階段状になる。例えば、半導体基板表面に対して垂直方向において、シールドゲート電極SIGの上部の位置は、ゲート電極HGの上面に位置より低くなっており、半導体基板10の底部側に後退している。例えば、本実施形態において、シールドゲート電極SIGとゲートフリンジ部GFとの間の間隔が大きくなる。そのため、シールドゲート電極SIGとゲートフリンジ部GFとの間の寄生容量を、小さくできる。本実施形態のフラッシュメモリにおいても、第1及び第2の実施形態と同様に、シールドゲート電極SIGの底部と半導体領域10との間隔D1が、ゲートフリンジ部GFの底部と半導体領域10との間隔D2より小さくできる。その結果として、シールドゲート電極SIGによる素子分離絶縁膜15H下の反転層の形成を抑制する効果が、増強される。また、本実施形態のフラッシュメモリのように、溝RC1の幅W2が、シールドゲート電極SIGの配線幅W1より大きい場合であっても、フラッシュメモリの製造工程が増加することはない。したがって、第3の実施形態の半導体メモリによれば、素子間リークを低減できる。b製造方法図24及び図25を用いて、第3の実施形態の半導体メモリの製造方法について、説明する。尚、本実施形態の半導体メモリの製造方法において、第1及び第2の実施形態の半導体メモリの製造方法と同じ製造工程については、説明及び図示を省略する。図25を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図25は、メモリセル及び周辺トランジスタのチャネル幅方向に沿う断面工程図である。図25のaは、メモリセルアレイの断面工程図を示している。図25のbは、低耐圧トランジスタの断面工程図を示している。図25のcは、高耐圧トランジスタの断面工程図を示している。図25に示されるように、図7乃至図15に示される工程と実質的に同じ工程によって、ポリシリコン層21Z上及び素子分離絶縁膜15,15L,15H上に、ゲート間絶縁膜としての絶縁体22Z及び第1の導電層23Zが、順次堆積される。そして、EI工程によって、絶縁体22Zに、開口部が形成される。このEI工程と同時に、シールドゲート形成領域内において、素子分離絶縁膜15Hの上面内に、溝RC1が形成される。本実施形態のフラッシュメモリの製造方法において、溝RC1の幅W2は、後の工程で形成されるシールドゲート電極の配線幅W1よりも大きく設定されている。この場合、絶縁体22Z及び第1の導電層23Zは、シールドゲート形成領域内から除去される。そして、EI工程のためのマスクが除去された後、第1の導電層23Z及び素子分離絶縁膜15,15L,15H上に、第2の導電層24Z及びマスク93が堆積される。マスク93がパターニングされた後、導電層21Z,23Z,24Zは、マスク93のパターンに基づいて、ゲート加工される。これによって、各トランジスタ形成領域において、トランジスタのゲートパターンゲート電極が形成されるのと同時に、シールドゲート電極のパターンが形成される。シールドゲート形成領域内において、シールドゲート電極SIGの配線幅W1は、素子分離絶縁膜15H内に形成される溝RC1の幅W2よりも小さいので、シールドゲート電極を形成するための導電層24Zの側面は、素子分離絶縁膜15Hに接触しない。この後、図24に示されるように、ソース/ドレイン拡散層が形成された後、加工された導電層ゲート電極の側面上に、側壁絶縁膜図示せずが形成され、層間絶縁膜80が堆積される。層間絶縁膜80に対するエッチバックにより、導電層の上面が露出され、導電層の上面にシリサイド層が形成される。そして、層間絶縁膜、コンタクトプラグ及び配線が、順次形成される。以上の工程によって、第3の実施形態のフラッシュメモリが、完成する。本実施形態のフラッシュメモリの製造方法において、シールドゲート電極SIGは、シールドゲート形成領域内の素子分離絶縁膜15Hの上面の溝RC1内に形成される。素子分離絶縁膜15Hに形成された溝RCの幅W2が、シールドゲート電極SIGの配線幅W1より大きくなるように、EI工程によって素子分離絶縁膜15Hの上面の溝RC1が形成される。シールドゲート電極SIGの配線幅W1は、溝RC1の幅W2より小さい。本実施形態のフラッシュメモリの製造方法において、シールドゲート電極SIGの底部と半導体領域10との間隔D1は、ゲートフリンジ部GFの底部と半導体領域10との間隔D2より小さい。それゆえ、シールドゲート電極SIGによる素子分離絶縁膜15H下方における反転層の発生を抑制する効果が、増強される。本実施形態のフラッシュメモリの製造方法においても、製造工程の増加無しに、上記の構造のシールドゲート電極SIGを形成できる。したがって、第3の実施形態の半導体メモリの製造方法によれば、製造工程の増加なしに、動作特性の向上したメモリを提供できる。4第4の実施形態図26乃至図29を参照して、第4の実施形態の半導体メモリ及びその製造方法について説明する。尚、第1乃至第3の実施形態と共通する部材及び機能については、必要に応じて詳細に説明する。a構造図26を用いて、第4の実施形態の半導体メモリ例えば、フラッシュメモリの構造について、説明する。第4の実施形態において、メモリセル、セレクトトランジスタ及び低耐圧トランジスタの構造は、図2乃至図4に示される構造とそれぞれ同じなので、それらの構造の説明及び図示は、省略する。また、第4の実施形態において、シールドゲート電極SIGの構造が、第1乃至第3の実施形態と異なるのみで、高耐圧トランジスタHTの構造は、第1乃至第3の実施形態と実質的に同じである。それゆえ、高耐圧トランジスタのチャネル長方向に沿う断面構造について、ここでの説明及び図示は省略する。図26は、本実施形態のフラッシュメモリが含むシールドゲート電極SIGの構造を説明するための図である。図26のaは、シールドゲート電極が設けられた周辺回路領域高耐圧トランジスタ形成領域の平面図を示している。図26のbは、シールドゲート電極が設けられた周辺回路領域高耐圧トランジスタ形成領域の断面図を示している。図26のbは、トランジスタのチャネル幅方向に沿う断面図である。第1乃至第3の実施形態において、シールドゲート形成領域において、シールドゲート電極SIGの形成位置を半導体基板10の底部側に後退させる工程、すなわち、シールドゲート電極SIGを設ける溝を素子分離絶縁膜の上面に形成する工程は、ゲート間絶縁膜22と同時に形成される絶縁体内に開口部を形成する工程EI工程と、共通化されていた。但し、シールドゲート電極SIGの少なくとも一部を設ける溝は、メモリセルアレイや周辺トランジスタの形成工程と共通化されていれば、EI工程以外の工程で形成されてもよい。本実施形態のフラッシュメモリにおいて、図26に示されるように、シールドゲート形成領域内の素子分離絶縁膜15H内に溝RC2を形成する工程は、メモリセルアレイ2内において浮遊ゲート電極21の側面を露出させるために素子分離絶縁膜15に施されるエッチバック工程EB工程と共通化される。この場合、図26に示されるように、ゲート間絶縁膜としての絶縁体22Hが形成される前に、シールドゲート電極SIGが設けられる溝RC2が、素子分離絶縁膜15Hの上面内に形成される。そのため、溝RC2内に、ゲート間絶縁膜22と同じ構成材料及び膜厚の絶縁体22Sが設けられている。シールドゲート電極SIGが含む導電層23Sと素子分離絶縁膜15Hとの間に、絶縁体22Sが設けられ、シールドゲート電極SIGの導電体は、素子分離絶縁膜15Hに直接接触しない。尚、本実施形態において、半導体基板表面に対して垂直方向において、シールドゲート電極SIGの上部の位置は、ゲート電極HGの上面の位置と実質的に同じ高さに設定されている。シールドゲート電極SIGが埋め込まれる溝RC2が、絶縁体22Hによって満たされないように、溝RC2の幅が、適宜設定されることが好ましい。例えば、シールドゲート電極SIGが設けられる溝RC2の幅W2は、絶縁体ゲート間絶縁膜22Hの膜厚の2倍より大きい寸法を有している。例えば、溝RC2の深さは、浮遊ゲート電極21の側面が露出する寸法と実質的に同じであって、下部電極層21Hの側面全体が露出しない寸法に設定される。本実施形態のフラッシュメモリにおいて、第1乃至第3の実施形態と同様に、素子分離絶縁膜15H上において、シールドゲート電極SIGは、高耐圧トランジスタHTのゲート電極HGのゲートフリンジ部GFに隣接する。本実施形態において、シールドゲート電極SIGの少なくとも一部分は、EB工程で形成された溝RC2内に埋め込まれている。そして、半導体基板10表面に対して垂直方向において、シールドゲート電極SIGの溝RC2に埋め込まれた部分埋め込み部の底部は、素子分離絶縁膜15Hの上面の最も高い部分及びゲートフリンジ部GFの底部よりも、半導体基板10の底部側に位置している。シールドゲート電極SIGの底部と素子分離絶縁膜15H下における半導体領域10との間隔D1が、ゲートフリンジ部GFと素子分離絶縁膜15H下の半導体領域との間隔D2より小さくなる。それゆえ、本実施形態のフラッシュメモリにおいても、シールドゲート電極SIGの底部と半導体領域10との間隔D1及びゲートフリンジ部GFと半導体領域10との間隔D2が同じ場合に比較して、高耐圧トランジスタの駆動時におけるシールドゲート電極SIGによる素子分離絶縁膜15H下方の反転層の形成を抑制する効果は、第1乃至第3の実施形態と同様に、大きくなる。また、本実施形態のフラッシュメモリにおいて、シールドゲート電極SIGの底部を、ゲートフリンジ部GFよりも半導体基板側へ位置させるための溝RC2は、メモリセルアレイ2内の素子分離絶縁膜15の上面をエッチバックする工程と共通化されている。それゆえ、本実施形態においても、図26の構造を形成するためにフラッシュメモリの製造工程が増大することは無い。したがって、第4の実施形態の半導体メモリによれば、素子間リークを低減できる。b製造方法図26乃至図29を用いて、第4の実施形態の半導体メモリフラッシュメモリの製造方法について、説明する。尚、本実施形態の半導体メモリの製造方法において、上述の第1乃至第3の実施形態の半導体メモリの製造方法と同じ製造工程については、説明及び図示を省略する。図27を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図27は、メモリセル及び周辺トランジスタのチャネル幅方向に沿う断面工程図である。図27のaは、メモリセルアレイの断面工程図を示している。図27のbは、低耐圧トランジスタの断面工程図を示している。図27のcは、高耐圧トランジスタの断面工程図を示している。図27に示されるように、第1乃至第3の実施形態と同様に、メモリセルアレイ2及び周辺トランジスタ形成領域HA,LAのそれぞれにおいて、半導体基板10内に素子分離溝が形成された後、その溝内に、素子分離絶縁膜15,15L,15Hが、埋め込まれる。素子分離絶縁膜15,15L,15Hの上面の位置高さが、ポリシリコン層21Zの上面の位置と一致するように、素子分離絶縁膜15,15L,15Hの上面に対して平坦化処理が施されている。そして、メモリセルアレイ2の上方が開口するように、レジストマスク95が、周辺トランジスタ形成領域LA,HA内に形成される。本実施形態において、シールドゲート形成領域の溝を形成する位置に、開口部OPXがマスク例えば、レジスト95内に形成される。この開口部OPXは、メモリセルアレイ2の上方を開口させるためのパターニングと同時に実行される。メモリセルアレイ2の素子分離絶縁膜15に対するエッチング工程EB工程によって、素子分離絶縁膜15,15Hの上面が、マスク95のパターンに基づいて、エッチングされる。これによって、メモリセルアレイ2内の素子分離絶縁膜15が、半導体基板側に後退する。これと同時に、シールドゲート形成領域において、素子分離絶縁膜15Hの上面に、シールドゲート電極の一部を埋め込むための溝RC2が形成される。本実施形態の製造方法において、溝RCの幅W2は、後の工程で形成されるゲート間絶縁膜の膜厚の2倍より大きくなるように、マスク95のパターン開口部OPXの寸法が形成されている。図28を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図28は、メモリセル及び周辺トランジスタのチャネル幅方向に沿う断面工程図である。図28のaは、メモリセルアレイの断面工程図を示している。図28のbは、低耐圧トランジスタの断面工程図を示している。図28のcは、高耐圧トランジスタの断面工程図を示している。図28に示されるように、EB工程のためのマスクが除去された後、ゲート間絶縁膜としての絶縁体22Zが、ポリシリコン層21Z上及び素子分離絶縁膜15,15L,15H上に堆積される。シールドゲート形成領域内において、絶縁体22Zは、溝RC2の側面上及び溝の底面上に、堆積されている。シールド形成領域内の溝RC2の大きさは、絶縁体22Zの膜厚の2倍より大きく設定されている。それゆえ、溝RC2内において、対向する側面上の絶縁体22Zは、互いに接触せずに、溝RC2内部は、絶縁体22Zによって埋め込まれない。尚、本実施形態の製造方法において、溝RC2の幅W2は、後の工程で形成されるシールドゲート電極の配線幅よりも小さくなるように、形成されている。絶縁体22Zが、堆積された後、第1の導電層23Zが、絶縁体22Z上に堆積される。シールドゲート形成領域内において、第1の導電層23Zは、溝RC2内の絶縁体22Z上に堆積され、第1の導電層23Zは、溝RC2内に埋め込まれる。図29を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図29は、メモリセル及び周辺トランジスタのチャネル幅方向に沿う断面工程図である。図29のaは、メモリセルアレイの断面工程図を示している。図29のbは、低耐圧トランジスタの断面工程図を示している。図29のcは、高耐圧トランジスタの断面工程図を示している。図29に示されるように、図13乃至図15に示される工程と同様に、セレクトトランジスタ形成領域及び周辺トランジスタ領域HA,LA内において、EI工程によって、第1の導電層23L,23H及び絶縁体22L,22H内に、開口部OPが形成される。本実施形態において、EI工程時に、シールドゲート形成領域内の導電層23Sは、マスクによって覆われ、導電層23S及び絶縁体22Sは、EI工程によって、加工されない。そして、図16乃至図19に示される工程と同様に、第2の導電層24,24L,24Hが堆積され、パターニングされたマスク96に基づいて、ゲート加工が実行される。本実施形態において、トランジスタのゲート電極において、導電層24,24L,24Hは、開口部OPを経由して、下層のポリシリコン層21,21L,21Hに接続されている。この一方で、シールドゲート電極において、導電層24Sは、導電層23S上に設けられ、導電層23Sより下層の絶縁体22Sや素子分離絶縁膜15Hに接触しない。ゲート加工の後、ソース/ドレイン拡散層、側壁絶縁膜図示せず及び層間絶縁膜が形成され、導電層24,24L,24L,24H,24Sの上面に、シリサイド層が形成される。そして、図4、図5及び図26に示されるように、第1乃至第3の実施形態と同様に、多層配線技術により、層間絶縁膜、配線及びプラグが、順次形成される。以上の工程によって、本実施形態のフラッシュメモリが形成される。本実施形態のフラッシュメモリの製造方法において、シールドゲート電極の形成位置を半導体基板10の底部側に後退させるための溝RC2は、浮遊ゲート電極の側面を露出させるためにメモリセルアレイ内の素子分離絶縁膜15に対して実行されるエッチバックEB工程によって、実行される。本実施形態の製造方法のように、EI工程とは異なって、EB工程によって、シールドゲート形成領域における素子分離絶縁膜15Hの上面に、溝RC2が形成される場合であっても、本実施形態のフラッシュメモリの製造工程が増加することはない。また、本実施形態の製造方法によって形成されたフラッシュメモリは、第1乃至第3の実施形態と同様に、シールドゲート電極SIGの底部と素子分離絶縁膜15H下方の半導体領域10との間隔D1が、ゲートフリンジ部の底部と素子分離絶縁膜15H下方の半導体領域10との間隔D2より小さくなる。それゆえ、高耐圧トランジスタの駆動時において、シールドゲート電極SIGによる素子分離絶縁膜15H下方の反転層の形成を抑制する効果が、より増強される。したがって、第4の実施形態の半導体メモリの製造方法によれば、第1乃至第3の実施形態と同様に、製造工程の増加なしに、動作特性の向上したメモリを提供できる。5第5の実施形態図30及び図31を参照して、第5の実施形態の半導体メモリ及びその製造方法について説明する。尚、第1乃至第4の実施形態と共通する部材及び機能については、必要に応じて詳細に説明する。a構造図30を用いて、第5の実施形態の半導体メモリ例えば、フラッシュメモリの構造について、説明する。第5の実施形態において、メモリセル、セレクトトランジスタ及び低耐圧トランジスタの構造は、図2乃至図4に示される構造とそれぞれ同じなので、それらの構造の説明及び図示は、省略する。また、第5の実施形態において、シールドゲート電極SIGの構造が、第1乃至第4の実施形態と異なるのみで、高耐圧トランジスタHTの構造は、第1乃至第3の実施形態と実質的に同じである。それゆえ、高耐圧トランジスタのチャネル長方向に沿う断面構造について、ここでの説明及び図示は省略する。図30は、本実施形態のフラッシュメモリが含むシールドゲート電極SIGの構造を説明するための図である。図30のaは、シールドゲート電極が設けられた周辺回路領域高耐圧トランジスタ形成領域の平面図を示している。図30のbは、シールドゲート電極が設けられた周辺回路領域高耐圧トランジスタ形成領域の断面図を示している。図30のbは、トランジスタのチャネル幅方向に沿う断面図である。第5の実施形態において、シールドゲート電極SIGの配線幅が、素子分離絶縁膜15Hの上面に形成される溝RC2の幅より大きい例が、示されている。但し、EB工程で素子分離絶縁膜15H内に溝RC2が形成される場合であっても、第2の実施形態で述べた構造と同様に、シールドゲート電極SIGの配線幅W1が、溝RC2の幅W2と同じであってもよい。この場合、例えば、シールドゲート電極SIGの底部側の側面は、絶縁体22Sによって覆われている。また、シールドゲート電極SIGの断面形状は、例えば、凹型の断面形状を有する。本実施形態のフラッシュメモリにおいて、シールドゲート電極の底部全体を半導体基板側へ後退させることができるため、第2の実施形態と同様に、シールドゲート電極SIGの底部と半導体領域10との対向面積を、大きくできる。それゆえ、本実施形態のフラッシュメモリにおいて、第5の実施形態に比較して、シールドゲート電極SIGによる素子分離絶縁膜15H下方の反転層の形成を抑制する効果を大きくできる。したがって、第5の実施形態の半導体メモリによれば、素子間リークを低減できる。b製造方法図30及び図31を用いて、第5の実施形態の半導体メモリフラッシュメモリの製造方法について、説明する。尚、本実施形態の半導体メモリの製造方法において、上述の第1乃至第4の実施形態の半導体メモリの製造方法と同じ製造工程については、説明及び図示を省略する。図31は、本実施形態のフラッシュメモリの製造方法の一工程を示している。図31において、メモリセル及び周辺トランジスタのチャネル幅方向に沿う断面工程図が示されている。図31のaは、メモリセルアレイの断面工程図を示している。図31のbは、低耐圧トランジスタの断面工程図を示している。図31のcは、高耐圧トランジスタの断面工程図を示している。図31に示されるように、図27に示される工程と同様に、メモリセルアレイ2に対するEB工程のために、メモリセルアレイ2を露出させる開口部が、半導体基板10上を覆うマスク95内に形成される。これと同時に、シールドゲート形成領域内において、素子分離絶縁膜15H内に溝RC2を形成するための開口部が、マスク95内に形成される。このマスクの開口部の寸法は、マスクに基づいて形成される溝RC2の幅W2が、後の工程で形成されるシールドゲート電極の配線幅W1と実質的に同じ大きさを有するように、設定される。マスクに基づいて、メモリセルアレイ2内及びシールドゲート形成領域内の素子分離絶縁膜15Hが、エッチングされる。これによって、メモリセルアレイ2内の素子分離絶縁膜15の上面がエッチングされるのと同時に、シールドゲート電極SIGが設けられる溝RC2が、素子分離絶縁膜15H内に形成される。そして、第5の実施形態で述べた例と同様に、絶縁体22Z、導電層23Z,24Zが形成され、ゲート加工によって、各トランジスタのゲート電極及びシールドゲート電極が形成される。このように、シールドゲート形成領域において、EB工程時に用いられるマスク95内に、シールドゲート電極SIGの配線幅W1と実質的に同じ幅の開口部を形成することによって、シールドゲート電極の配線幅W1と溝の幅W2とを実質的に同じ大きさにできる。ゲート加工の後、ソース/ドレイン拡散層、側壁絶縁膜図示せず及び層間絶縁膜が形成され、導電層24,24L,24L,24H,24Sの上面に、シリサイド層が形成される。そして、多層配線技術により、層間絶縁膜、配線及びプラグが、順次形成される。以上のように、本実施形態のフラッシュメモリの製造方法において、EB工程を用いて、シールドゲート電極SIGの配線幅W1と実質的に同じ幅W1の溝RC2が、素子分離絶縁膜15H内に形成される場合であっても、大きな製造工程の変更及び増加なしに、本実施形態のフラッシュメモリを形成できる。したがって、第5の実施形態の半導体メモリによれば、素子間リークを低減できる。また、第5の実施形態の半導体メモリの製造方法によれば、製造工程の増加なしに、動作特性の向上したメモリを提供できる。6第6の実施形態図32及び図33を参照して、第6の実施形態の半導体メモリ及びその製造方法について説明する。図32を用いて、第6の実施形態の半導体メモリ例えば、フラッシュメモリの構造について、説明する。第6の実施形態において、メモリセル、セレクトトランジスタ及び低耐圧トランジスタの構造は、図2乃至図4に示される構造とそれぞれ同じなので、それらの構造の説明及び図示は、省略する。また、第6の実施形態において、シールドゲート電極SIGの構造が、第1乃至第5の実施形態と異なるのみで、高耐圧トランジスタHTの構造は、第1乃至第5の実施形態と実質的に同じである。それゆえ、高耐圧トランジスタHTのチャネル長方向に沿う断面構造について、ここでの説明及び図示は省略する。尚、第1乃至第5の実施形態と共通する部材及び機能については、必要に応じて詳細に説明する。図32は、本実施形態のフラッシュメモリが含むシールドゲート電極SIGの構造を説明するための図である。図32のaは、シールドゲート電極が設けられた周辺回路領域高耐圧トランジスタ形成領域の平面図を示している。図32のbは、シールドゲート電極が設けられた周辺回路領域高耐圧トランジスタ形成領域の断面図を示している。図32のbは、トランジスタのチャネル幅方向に沿う断面図である。図32に示されるように、本実施形態のフラッシュメモリにおいて、シールドゲート形成領域における素子分離絶縁膜15Hの溝RC2の幅W2は、シールドゲート電極SIGの配線幅W1よりも大きい寸法を有している。この場合、シールドゲート形成領域において、ゲート間絶縁膜と同じ構成材料、膜厚の絶縁体22Sが、シールドゲート電極SIGの底部と素子分離絶縁膜15Hの上部との間に、設けられている。例えば、半導体基板表面に対して垂直方向において、シールドゲート電極SIGの上部の位置は、ゲート電極HGの上面の位置と実質的に同じ高さに設定される場合もあるし、ゲート電極HGの上面に位置よりも低くなる場合もある。シールドゲート電極SIGは、素子分離絶縁膜15Hの溝RC2内の絶縁体22S上に設けられた構造を有している。シールドゲート電極SIGの側面は、溝RC2の内側面素子分離絶縁膜15Hに接触しない。シールドゲート電極SIGの側面と溝RC2の内側面との間には、層間絶縁膜又は側壁絶縁膜が、埋め込まれている。ここで、図33を用いて、本実施形態のフラッシュメモリの製造方法について説明する。尚、本実施形態の半導体メモリの製造方法において、上述の第1乃至第4の実施形態の半導体メモリの製造方法と同じ製造工程については、説明及び図示を省略する。図33は、本実施形態のフラッシュメモリの製造方法の一工程を示している。図33において、メモリセル及び周辺トランジスタのチャネル幅方向に沿う断面工程図が示されている。図33のaは、メモリセルアレイの断面工程図を示している。図33のbは、低耐圧トランジスタの断面工程図を示している。図33のcは、高耐圧トランジスタの断面工程図を示している。図27及び図31に示される工程と同様に、メモリセルアレイに対するEB工程のために、メモリセルアレイ2において、メモリセルアレイ2を露出させる開口部が、半導体基板10上を覆うマスク95内に形成され、シールドゲート形成領域内において、素子分離絶縁膜15H内に溝RC2を形成するための開口部が、マスク95内に形成される。このマスクの開口部の寸法は、マスクに基づいて形成される溝RC2の幅W2が、後の工程で形成されるシールドゲート電極の配線幅W1より大きくなるように、設定されている。マスクに基づいて、メモリセルアレイ2内及びシールドゲート形成領域内の素子分離絶縁膜15,15Hが、エッチングされる。これによって、メモリセルアレイ2内の素子分離絶縁膜15の上面がエッチングされるのと同時に、シールドゲート電極SIGが設けられる溝RC2が、素子分離絶縁膜15H内に形成される。この後、図33に示されるように、第4及び第5の実施形態で述べた例と同様に、絶縁体22Z、導電層23Z,24Zが形成され、素子分離絶縁膜15,15H上及び導電層22Z上に堆積される。そして、パターニングされたマスク96に基づいてゲート積層体が加工され、各トランジスタのゲート電極及びシールドゲート電極が形成される。このように、シールドゲート形成領域において、EB工程時に用いられるマスク95内に、シールドゲート電極SIGの配線幅W1より大きい寸法の開口部が形成されることによって、溝RC2の幅W2を、シールドゲート電極の配線幅W1よりも大きくできる。尚、上記の幅W1,W2の関係を有するシールドゲート電極SIGと溝RC2とを形成する場合に、加工時に素子分離絶縁膜15Hの溝RC2を大きくせずに、シールドゲート電極SIGの加工幅を、溝RC2の幅W2よりも小さくなるように加工してもよい。以上のように、本実施形態のフラッシュメモリが形成される。本実施形態のフラッシュメモリにおいて、シールドゲート電極の形成位置を半導体基板10の底部側に後退させるための溝RC2は、浮遊ゲート電極の側面を露出させるためにメモリセルアレイ内の素子分離絶縁膜15に対して実行されるエッチバックEB工程によって、実行される。これによって、半導体基板表面に対して垂直方向において、シールドゲート電極SIGと半導体領域との間隔D1が、ゲートフリンジ部GFと半導体領域10との間隔より小さくなる。その結果として、シールドゲート電極SIGによる素子分離絶縁膜15H下方の反転層の形成の抑制が、増強される。本実施形態の製造方法において、EB工程を用いて、シールドゲート電極SIGの配線幅W1よりも幅W2を有する溝RC2が、素子分離絶縁膜15H内に形成される場合であっても、大きな製造工程の変更及び増加なしに、本実施形態のフラッシュメモリを形成できる。したがって、第6の実施形態の半導体メモリによれば、素子間リークを低減できる。また、第6の実施形態の半導体メモリの製造方法によれば、製造工程の増加なしに、動作特性の向上したメモリを提供できる。7第7の実施形態図34乃至図36を参照して、第7の実施形態の半導体メモリ及びその製造方法について説明する。尚、第1乃至第6の実施形態と共通する部材及び機能については、必要に応じて詳細に説明する。a構造図34を用いて、第7の実施形態のフラッシュメモリの構造について、説明する。第7の実施形態において、メモリセル、セレクトトランジスタ及び低耐圧トランジスタの構造は、図2乃至図4に示される構造とそれぞれ同じなので、それらの構造の説明及び図示は、省略する。また、第7の実施形態において、シールドゲート電極SIGの構造が、第1乃至第6の実施形態と異なるのみで、高耐圧トランジスタHTの構造は、第1乃至第6の実施形態と実質的に同じなので、高耐圧トランジスタのチャネル長方向に沿う断面構造について、ここでの説明及び図示は省略する。尚、第1乃至第6の実施形態と共通する部材及び機能については、必要に応じて詳細に説明する。図34は、本実施形態のフラッシュメモリが含むシールドゲート電極SIGの構造を説明するための図である。図34は、シールドゲート電極が設けられた周辺回路領域高耐圧トランジスタ形成領域の断面図を示している。図34は、トランジスタのチャネル幅方向に沿う断面図である。尚、シールドゲート電極が設けられた周辺回路領域高耐圧トランジスタ形成領域の平面構造は、図3のcに示される構造と実質的に同じであるので、ここでの図示は省略する。図34に示されるように、本実施形態のフラッシュメモリにおいて、メモリセルアレイ2に対するEB工程時において、周辺トランジスタ形成領域HA,LAに対してマスクを形成せずに、周辺トランジスタ形成領域LA,HAの素子分離絶縁膜15L,15H’も、EB条件下にさらされる。この場合、高耐圧トランジスタ形成領域HA内の素子分離絶縁膜15H’の上面は、半導体基板10の底部側へ後退されている。上述のEB工程によって半導体基板の底部側に後退された素子分離絶縁膜15H内に、溝RC3が形成される。その溝RC3は、EI工程によって、形成される。シールドゲート電極SIGの少なくとも一部分が、溝RC3内に埋め込まれる。本実施形態において、半導体基板表面に対して垂直方向において、シールドゲート電極SIGの上面の位置は、ゲート電極HGの上面の位置よりも低くなっており、半導体基板10の底部側へ後退している。ただし、素子分離絶縁膜15H’の幅及びゲート電極HG間の間隔に応じて、半導体基板表面に対して垂直方向において、シールドゲート電極SIGの上部の位置は、ゲート電極HGの上面の位置と実質的に同じ高さに設定される場合もある。この場合、ゲートフリンジ部GFも、半導体基板側に後退するように、素子分離絶縁膜15H上に設けられる。本実施形態のフラッシュメモリにおいて、シールドゲート電極SIGの底部と素子分離絶縁膜15H’下方の半導体領域10との間隔D1が、ゲートフリンジ部GFの底部と素子分離絶縁膜15H’下方の半導体領域10との間隔D2より小さくなっているのは、第1乃至第6の実施形態と同様である。本実施形態のように、EB工程によって半導体基板側に後退された上面を有する素子分離絶縁膜15H内に、シールドゲート電極SIGの底部の少なくとも一部分が埋め込まれる溝RC3が形成される構造であっても、第1乃至第6の実施形態のフラッシュメモリと実質的に同様の効果が得られる。すなわち、本実施形態のフラッシュメモリによって、高耐圧トランジスタの駆動時において、シールドゲート電極SIGによる素子分離絶縁膜15H’下方の反転層の形成を抑制する効果が、増強される。したがって、第7の実施形態の半導体メモリによれば、素子間リークを低減できる。b製造方法図34及び図36を用いて、第7の実施形態の半導体メモリ例えば、フラッシュメモリの製造方法について、説明する。尚、本実施形態の半導体メモリの製造方法において、第1乃至第6の実施形態の半導体メモリの製造方法と同じ製造工程については、説明及び図示を省略する。図35を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図35は、メモリセル及び周辺トランジスタのチャネル幅方向に沿う断面工程図である。図35のaは、メモリセルアレイの断面工程図を示している。図35のbは、低耐圧トランジスタの断面工程図を示している。図35のcは、高耐圧トランジスタの断面工程図を示している。図35に示されるように、EB工程時において、周辺トランジスタ形成領域HA,LAを覆うマスクを形成せずに、半導体基板10の全面に対して、メモリセルアレイ2内の素子分離絶縁膜15に対するエッチバックが、実行される。これによって、メモリセルアレイ2内の素子分離絶縁膜15の上面がエッチングされるのと同時に、周辺トランジスタ形成領域内の素子分離絶縁膜15L,15H’の上面も、エッチングされる。高耐圧トランジスタ形成領HA及び低耐圧トランジスタ形成領域LAにおいて、EB工程によって、素子分離絶縁膜15L,15H’の上面は、ゲート絶縁膜20L,22H上のポリシリコン層21Zの上面より半導体基板10の底部側へ後退する。図36を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図36は、メモリセル及び周辺トランジスタのチャネル幅方向に沿う断面工程図である。図36のaは、メモリセルアレイの断面工程図を示している。図36のbは、低耐圧トランジスタの断面工程図を示している。図36のcは、高耐圧トランジスタの断面工程図を示している。EB工程によって、メモリセルアレイ2及び周辺トランジスタ形成領域HA,LA内の素子分離絶縁膜15,15L,15Hの上面がエッチバックされた後、ポリシリコン層21Z上及び素子分離絶縁膜15,15L,15H’上に、ゲート間絶縁膜として絶縁体22Z、第1の導電層23Z及びマスク97が、順次堆積される。そして、図13乃至図15を用いて説明した工程と同様に、パターニングされたマスク97に基づいて、溝RC3が、導電層23Z及び絶縁体22Zに開口部OPが形成されるのと同時に、EB工程によってエッチバックされた素子分離絶縁膜15H内に、形成される。例えば、溝RCの幅W2は、後の工程で形成されるシールドゲート電極の配線幅よりも小さい。この後、第1乃至第6の実施形態において説明した工程と同様に、ゲート電極、ソース/ドレイン拡散層、コンタクト及び配線が、順次形成される。以上の工程によって、本実施形態のフラッシュメモリが形成される。本実施形態のフラッシュメモリの製造方法においても、製造工程の追加なしに、半導体基板表面に対して垂直方向において、シールドゲート電極SIGと半導体領域との間隔D1が、ゲートフリンジ部GFと半導体領域10との間隔より小さいフラッシュメモリを形成できる。その結果として、シールドゲート電極SIGによる素子分離絶縁膜15H下方の反転層の形成の抑制が、増強される。本実施形態のフラッシュメモリの製造方法において、メモリセルアレイ2に対するEB工程の際に、周辺領域を覆うマスク層を形成する工程を削減できる。それゆえ、本実施形態のフラッシュメモリの製造方法によれば、第1乃至第6の実施形態の効果に加え、半導体メモリの製造工程を簡略できる。以上のように、第7の実施形態の半導体メモリによれば、素子間リークを低減できる。また、第7の実施形態の半導体メモリの製造方法によれば、製造工程の増加なしに、動作特性の向上したメモリを提供できる。8第8の実施形態図37を参照して、第8の実施形態の半導体メモリ及びその製造方法について説明する。第8の実施形態において、メモリセル、セレクトトランジスタ及び低耐圧トランジスタの構造は、図2乃至図4に示される構造とそれぞれ同じなので、それらの構造の説明及び図示は、省略する。また、第8の実施形態において、シールドゲート電極SIGの構造が、第1乃至第7の実施形態と異なるのみで、高耐圧トランジスタHTの構造は、第1乃至第7の実施形態と実質的に同じである。それゆえ、高耐圧トランジスタのチャネル長方向に沿う断面構造について、ここでの説明及び図示は省略する。尚、第1乃至第7の実施形態と共通する部材及び機能については、必要に応じて詳細に説明する。図37は、第8の実施形態の半導体メモリ例えば、フラッシュメモリの構造を説明するための図である。図37は、シールドゲート電極が設けられた周辺回路領域高耐圧トランジスタ形成領域の断面図を示している。図34は、トランジスタのチャネル幅方向に沿う断面図である。尚、シールドゲート電極が設けられた周辺回路領域高耐圧トランジスタ形成領域の平面構造は、図20に示される構造と実質的に同じであるので、ここでの図示は省略する。図37に示されるように、本実施形態のフラッシュメモリの高耐圧トランジスタHTにおいて、シールドゲート電極SIG及びゲートフリンジ部GFは、EB工程によって半導体基板10の底部側に後退された上面を有する素子分離絶縁膜15H’上に設けられている。素子分離絶縁膜15H’の上面上には、シールドゲート電極SIGが埋め込まれる溝RC3が設けられている。シールドゲート電極SIGの配線幅W1は、第2及び第5の実施形態と同様に、溝RC3の幅W2と実質的に同じ大きさを有している。ここで、本実施形態のフラッシュメモリの製造方法について述べる。本実施形態のフラッシュメモリの製造方法において、図35を用いて説明したように、EB工程において、メモリセルアレイ2内の素子分離絶縁膜15の上面がエッチバックされるのと同時に、高耐圧トランジスタ形成領域HA内の素子分離絶縁膜15H’の上面が、エッチバックされる。絶縁体22Z、導電層23Z及びマスク97が、ポリシリコン層21Z上及び素子分離絶縁膜15H’上に堆積される。マスク97は、開口部を有するようにパターニングされている。上述のように、EI工程によって、導電層23Z及び絶縁体22Z内に開口部が、マスク97に基づいて形成されるのと連続して、素子分離絶縁膜15H’の上面に溝RC3が形成される。溝RC3の寸法は、後の工程で形成されるシールドゲート電極SIGの配線幅と同じ大きさに設定される。この後、ゲート加工、ソース/ドレイン拡散層の形成、シリサイド層の形成及びコンタクト/配線の形成が、順次実行される。形成されたシールドゲート電極の配線幅W1は、素子分離絶縁膜15H’の上面に形成された溝RC3の幅W2と実質的に同じである。このように、EI加工時において、第2の実施形態と同様に、シールドゲート形成領域における素子分離絶縁膜15H上方のマスクの開口部の寸法を、調整することによって、図37に示されるように、シールドゲート電極SIGの配線幅W1とシールドゲート電極SIGを設ける溝RC3の幅W2が実質的に同じ構造のフラッシュメモリを形成することができる。本実施形態のフラッシュメモリ及びその製造方法においても、製造工程の追加なしに、半導体基板表面に対して垂直方向において、シールドゲート電極SIGと半導体領域との間隔D1が、ゲートフリンジ部GFと半導体領域10との間隔より小さいフラッシュメモリを形成できる。その結果として、シールドゲート電極SIGによる素子分離絶縁膜15H下方の反転層の形成の抑制が、増強される。以上のように、第8の実施形態の半導体メモリによれば、素子間リークを低減できる。また、第8の実施形態の半導体メモリの製造方法によれば、製造工程の増加なしに、動作特性の向上したメモリを提供できる。9第9の実施形態図38を参照して、第9の実施形態の半導体メモリ及びその製造方法について説明する。第9の実施形態において、メモリセル、セレクトトランジスタ及び低耐圧トランジスタの構造は、図2乃至図4に示される構造とそれぞれ同じなので、それらの構造の説明及び図示は、省略する。また、第9の実施形態において、シールドゲート電極SIGの構造が、第1乃至第8の実施形態と異なるのみで、高耐圧トランジスタHTの構造は、第1乃至第8の実施形態と実質的に同じである。それゆえ、高耐圧トランジスタのチャネル長方向に沿う断面構造について、ここでの説明及び図示は省略する。尚、第1乃至第8の実施形態と共通する部材及び機能については、必要に応じて詳細に説明する。図38は、第9の実施形態の半導体メモリ例えば、フラッシュメモリの構造を説明するための図である。図38は、シールドゲート電極が設けられた周辺回路領域高耐圧トランジスタ形成領域の断面図を示している。図34は、トランジスタのチャネル幅方向に沿う断面図である。尚、シールドゲート電極が設けられた周辺回路領域高耐圧トランジスタ形成領域の平面構造は、図26に示される構造と実質的に同じであるので、ここでの図示は省略する。図38に示されるように、図35及び図37に示される構造と同様に、本実施形態のフラッシュメモリの高耐圧トランジスタHTにおいて、シールドゲート電極SIG及びゲートフリンジ部GFは、EB工程によって半導体基板10の底部側に後退された上面を有する素子分離絶縁膜15H’上に設けられている。そして、素子分離絶縁膜15H’の上面の溝RC3において、その溝RC3の幅W2は、シールドゲート電極SIGの配線幅W1よりも大きい。このように、本実施形態のフラッシュメモリは、第3及び第6の実施形態と同様に、シールドゲート電極SIGの配線幅W1が、素子分離絶縁膜15H’の上面に形成された溝RC3の幅W2よりも小さい。本実施形態のフラッシュメモリの製造方法において、図36を用いて説明したように、EI工程によって、導電層23Z及び絶縁体22Z内に開口部が形成されるのと同時に、EB工程でエッチバックされた素子分離絶縁膜15H’の上面に、溝RC3が形成される。溝RC3の幅W2が後の工程で形成されるシールドゲート電極SIGの配線幅より大きくなるように、マスク97がパターニングされる。そのマスク97に基づいて、素子分離絶縁膜15H’の上面が、エッチングされる。この後、ゲート加工、ソース/ドレイン拡散層の形成、シリサイド層の形成及びコンタクト/配線の形成が、順次実行される。形成されたシールドゲート電極の配線幅は、素子分離絶縁膜15H’の上面に形成された溝RC3の幅W2より小さい。このように、EI加工時において、シールドゲート形成領域における素子分離絶縁膜15H上方のマスクの開口寸法を、調整することによって、図38に示されるように、シールドゲート電極SIGの配線幅W1がシールドゲート電極SIGを埋め込む溝RC3の幅W2よりも小さい構造のフラッシュメモリを形成することができる。本実施形態のフラッシュメモリ及びその製造方法においても、製造工程の追加なしに、半導体基板表面に対して垂直方向において、シールドゲート電極SIGと半導体領域との間隔D1が、ゲートフリンジ部GFと半導体領域10との間隔より小さいフラッシュメモリを形成できる。その結果として、シールドゲート電極SIGによる素子分離絶縁膜15H下方の反転層の形成の抑制が、増強される。したがって、第9の実施形態の半導体メモリによれば、素子間リークを低減できる。また、第9の実施形態の半導体メモリの製造方法によれば、製造工程の増加なしに、動作特性の向上したメモリを提供できる。10変形例図39乃至図42を参照して、実施形態の半導体メモリフラッシュメモリの変形例について説明する。本変形例において、メモリセル、セレクトトランジスタ及び低耐圧トランジスタの構造は、第1乃至第9の実施形態で述べた構造と実質的に同じなので、それらの構造の説明及び図示は、省略する。また、本変形例において、シールドゲート電極SIGの構造が、第1乃至第9の実施形態と異なるのみで、高耐圧トランジスタHTの構造は、第1乃至第6の実施形態と実質的に同じである。それゆえ、高耐圧トランジスタのチャネル長方向に沿う断面構造について、ここでの説明及び図示は省略する。例えば、図39に示されるように、マスクの合わせずれに起因して、シールドゲート電極SIGの位置と素子分離絶縁膜15Hの上面に形成される溝RC4の位置との間に、ずれが生じる場合がある。このように、シールドゲート電極SIGと溝RC4との間に合わせずれが生じた場合、上述の実施形態において、シールドゲート電極SIGの断面形状は、図40乃至図42に示される断面形状を有する。図40は、第2の実施形態のフラッシュメモリの変形例を示している。溝RC4は、EI工程によって、形成され、シールドゲート電極の配線幅W1は、溝の幅W2と実質的に同じに設定されている。図40に示されるように、シールドゲート電極の配線幅方向の一端側において、素子分離絶縁膜15Hの上面とシールドゲート電極SIGの第2の導電層24Sの間に、第1の導電層23S及び絶縁体22Sが、残存している。例えば、シールドゲート電極の幅方向の他端側絶縁体22Sが残存しない側において、シールドゲート電極SIGの側面は、溝の内側面素子分離絶縁膜15Hの側面に、接触しない。絶縁体22S及び導電層23Sは、溝RC4の形成位置が、シールドゲート電極SIGの形成位置に対してずれた方向と反対側に残存する。図41は、第5の実施形態のフラッシュメモリの変形例を示している。溝RC4は、EB工程によって、形成され、シールドゲート電極SIGの配線幅W1は、溝RC4の幅W2と実質的に同じに設定されている。また、図42は、第8の実施形態のフラッシュメモリの変形例を示している。溝RC4は、EB工程によってエッチングされた素子分離絶縁膜15H’上面に、EI工程によって形成されている。そして、シールドゲート電極SIGの配線幅W1は、溝の幅W2と実質的に同じに設定されている。図41及び図42の場合においても、シールドゲート電極の幅方向の一端側において、素子分離絶縁膜15Hの上面とシールドゲート電極SIGの第2の導電層24Sの間に、第1の導電層23S及び絶縁体22Sが、残存している。そして、例えば、シールドゲート電極の幅方向の他端側において、シールドゲート電極SIGの側面は、溝の内側面素子分離絶縁膜15Hの側面に、接触しない。図39乃至図42に示される変形例においても、第1乃至第9の実施形態で述べた効果と実質的に同じ効果が得られる。したがって、本実施形態の半導体メモリの変形例によれば、素子間リークを低減できる半導体メモリを提供できる。本実施形態の半導体メモリの変形例の製造方法によれば、製造工程の増加なしに、動作特性の向上したメモリを提供できる。[その他]第1乃至第9の実施形態及び変形例において、NAND型フラッシュメモリを例示して、実施形態に係る半導体メモリについて説明した。但し、実施形態に係る半導体メモリは、NAND型フラッシュメモリに限定されず、電荷蓄積層を含む積層ゲート構造のメモリセル、高耐圧トランジスタ及びシールドゲート電極を含んでいる半導体メモリであれば、他の半導体メモリでもよい。尚、第1乃至第9の実施形態及び変形例において、メモリセルと周辺トランジスタとが共通の工程で形成される製造方法について述べたが、周辺トランジスタ高耐圧トランジスタとシールドゲート電極とが共通の工程で形成されていれば、メモリセルと周辺トランジスタとが共通の工程で形成されなくともよい。周辺トランジスタ高耐圧トランジスタとシールドゲート電極とが共通の工程で形成されていれば、周辺トランジスタのゲート電極は、上部電極層と下部電極層とが絶縁体で分離されない構造、すなわち、1つの連続した導電体から形成されてもよい。また、周辺トランジスタのゲート電極において、上部電極層と下部電極層との間の絶縁体は、上部電極層と下部電極層とを接続するための開口部を有さずともよい。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"