半導体基板の表面にチャネル層を形成する工程と、前記半導体基板の表面にシリコン窒化膜および第一のシリコン酸化膜を順に形成し、前記チャネル層を覆う前記シリコン窒化膜および前記第一のシリコン酸化膜に、トレンチを形成するための開口を設ける工程と、前記シリコン窒化膜および前記第一のシリコン酸化膜をマスクとして、前記開口の位置に前記半導体基板の表面から前記チャネル層よりも深いトレンチを形成する工程と、前記シリコン窒化膜を残して前記第一のシリコン酸化膜を除去する工程と、前記シリコン窒化膜をマスクとして、前記トレンチの側面にゲート酸化膜となる第二のシリコン酸化膜を形成する工程と、前記トレンチを埋め込むように前記シリコン窒化膜表面にゲート電極材料を堆積した後、前記シリコン窒化膜をマスクとして前記シリコン窒化膜上にある前記ゲート電極材料を除去し、上端面が後にソース領域となる前記チャネル層の表面よりも上となるように前記トレンチ内にゲート電極を形成する工程と、前記シリコン窒化膜を除去した後、前記トレンチの周囲に前記チャネル層と逆導電型のソース領域を形成する工程と、を有する半導体装置の製造方法。半導体基板の表面にチャネル層を形成する工程と、前記半導体基板の表面にシリコン窒化膜および第一のシリコン酸化膜を順に形成し、前記チャネル層を覆う前記シリコン窒化膜および前記第一のシリコン酸化膜に、トレンチを形成するための開口を設ける工程と、前記シリコン窒化膜および前記第一のシリコン酸化膜をマスクとして、前記開口の位置に前記半導体基板の表面から前記チャネル層よりも深いトレンチを形成する工程と、前記シリコン窒化膜を残して前記第一のシリコン酸化膜を除去する工程と、前記シリコン窒化膜をマスクとして、前記トレンチの側面にゲート酸化膜となる第二のシリコン酸化膜を形成する工程と、前記トレンチを埋め込むように前記シリコン窒化膜表面にゲート電極材料を堆積した後、前記シリコン窒化膜をマスクとして前記シリコン窒化膜上にある前記ゲート電極材料を除去し、上端面が後にソース領域となる前記チャネル領域の表面よりも上となるように前記トレンチ内にゲート電極を形成する工程と、前記トレンチの周囲に前記チャネル層と逆導電型のソース領域を形成した後、前記ゲート電極の上端面が前記チャネル層の表面よりも上となっている状態を保ったまま前記シリコン窒化膜を除去する工程と、を有することを特徴とする半導体装置の製造方法。第1導電型の半導体基板上に設けられた第2導電型のチャネル層と、前記チャネル層の表面から前記チャネル層を貫通して設けられたトレンチと、前記トレンチ内壁面に設けられたゲート絶縁膜と、前記ゲート絶縁膜を介して前記トレンチ内に充填されたゲート電極と、前記トレンチの周囲に配置されたソース領域と、から成り、前記ゲート電極の上端面が後にソース領域となる前記チャネル層の表面よりも上にあるとともに、前記ゲート電極の上端部の側面が、前記トレンチ内の前記ゲート電極の側面と同一形状を有している半導体装置。図2aに示した構造において、多結晶シリコン膜を全面に被着してエッチバックすることにより、トレンチ7に埋設したゲート電極9を形成しているが、N型ソース層11の深さよりも深くゲート電極9がエッチバックされた場合、ゲート電極9の上端がソース領域11の下端から離れるため、縦型MOSFETが動作しなくなる。このため、特許文献2では、トレンチ側面のゲート上端部にN型ソース領域を形成することでこの問題を解決している。しかし、この方法では、エッチバックのばらつきが、そのままMOSFETのチャネル長の変化となるため、製造歩留まりの低下が懸念される。一方図2bの構造では、前者のようなエッチングプロセスのばらつきの影響を受けないという利点がある。しかし、前者に比べ製造工程は増加し、素子面積は拡大するので、チップあたりの単価が上がり、コストの問題となる。本発明は、製造工程を増やすことなく、安定したプロセス処理が可能な縦型MOSFETを有する半導体装置およびその製造方法を提供することを目的とする。上記課題を解決するために、本発明は半導体装置の製造方法において、半導体基板の表面にチャネル層を形成する工程と、前記半導体基板の表面にシリコン窒化膜および第一のシリコン酸化膜を順に形成し、前記チャネル層を覆う前記シリコン窒化膜および前記第一のシリコン酸化膜に、トレンチを形成するための開口を設ける工程と、前記シリコン窒化膜および前記第一のシリコン酸化膜をマスクとして、前記開口の位置に前記半導体基板の表面から前記チャネル層よりも深いトレンチを形成する工程と、前記シリコン窒化膜を残して前記第一のシリコン酸化膜を除去する工程と、前記シリコン窒化膜をマスクとして、前記トレンチの側面にゲート酸化膜となる第二のシリコン酸化膜を形成する工程と、前記トレンチを埋め込むように前記シリコン窒化膜表面にゲート電極材料を堆積した後、前記シリコン窒化膜をマスクとして前記シリコン窒化膜上にある前記ゲート電極材料を除去し、上端面が後にソース領域となる前記チャネル領域の表面よりも上となるように前記トレンチ内にゲート電極を形成する工程と、前記シリコン窒化膜を除去した後、前記トレンチの周囲に前記チャネル層と逆導電型のソース領域を形成する工程と、を有することを特徴とする。また、ゲート電極形成とシリコン窒化膜の除去との間に、ソース領域を形成することを特徴とする。また、本発明は、トレンチ構造を有する縦型MOSFETを含む半導体装置において、第1導電型の半導体基板上に設けられた第2導電型のチャネル層と、前記チャネル層の表面から前記チャネル層を貫通して設けられたトレンチと、前記トレンチ内壁面に設けられたゲート絶縁膜と、前記ゲート絶縁膜を介して前記トレンチ内に充填されたゲート電極と、前記トレンチの周囲に配置されたソース領域と、から成り、前記ゲート電極の上端面が後にソース領域となる前記チャネル層の表面よりも上にあるとともに、前記ゲート電極の上端部の側面が、前記トレンチ内の前記ゲート電極の側面と略同一形状を有していることを特徴とする。本発明においては、半導体基板の表面にトレンチを形成するためのシリコン窒化膜を残したまま、トレンチ内をゲート電極材料で埋設した後、シリコン窒化膜上にあるゲート電極材料を除去し、トレンチ内にゲート電極を形成する。これにより、ゲート電極材料を除去する際に、シリコン窒化膜の膜厚分までのオーバーエッチングであれば、ゲート電極材料の上端部が半導体基板の表面を下回ることがなくなる。そのため、ゲート電極材料のエッチングプロセスによる半導体装置の特性ばらつきは改善される。また、本発明の製造工程によれば、ゲート電極上部の形状をトレンチ幅より長くとったT字型ではなく、トレンチ幅のままにしたI字型にできるため、素子面積を小さくすることができるだけでなく、T字型とするためのホトリソグラフィが不要となる。以下、図面を参照して本発明に係る半導体装置およびその製造方法を実施例に即して説明する。図1a乃至hは、本発明の第一の実施例にかかる半導体装置の製造工程を示した概略断面図である。図1aは本発明に係る半導体装置の概略断面図であり、ある程度製造工程を経た状態を示している。P型シリコン基板1上にN埋め込み層2を形成し、さらに基板1上にP型シリコン層3をエピタキシャル成長により形成する。また、P型シリコン層3の表面から、N埋め込み層2に到達するようにN埋め込み層2よりも低濃度のN-型ドレイン層4を熱拡散等で形成し、さらにN-型ドレイン層4の内側にP型ウェル層P型チャネル層5を形成する。また、縦型MOSFETのトレンチおよびソース領域の外側となる表面外周部にはN型ドレイン領域となる部分を除いた部分に絶縁膜6を形成する。図では絶縁膜6はシャロートレンチによる絶縁膜としているが、これに限るものではなく、LOCOS法により形成される絶縁膜でもよいことは言うまでもない。続いて、図1bのように、シリコン基板1の表面に、順に約100nmのシリコン窒化膜13と約200nmのシリコン酸化膜14を堆積した後、ホトリソグラフィおよびエッチングを用いて、トレンチとなる部分のみを開口したシリコン窒化膜とシリコン酸化膜から成るパターンを形成する。このパターンをマスクに、基板1の表面からP型チャネル層5を超えるまでシリコンをエッチングにより除去し、約1μm幅のトレンチ7を形成する。続いて、図1cのように、シリコン窒化膜13を残して、シリコン酸化膜パターン14を除去した後、熱酸化によりトレンチ側面にゲート酸化膜となるシリコン酸化膜8を約20~100nmの厚さとなるように形成する。このときにトレンチ以外のシリコン基板の表面はシリコン窒化膜13に覆われているので酸化膜が形成されることはない。トレンチ側面だけにシリコン酸化膜8が形成される。続いて、図1dのように、ゲート電極材料である不純物をドープしたポリシリコン膜9を、トレンチ7が完全に埋め込まれるまで堆積する。同時にシリコン基板の表面全体がポリシリコン膜9により覆われる。そして、図1eのように、トレンチ領域にのみポリシリコン膜を残してゲート電極とするために、等方性または異方性のガスエッチングにより、シリコン窒化膜13の表面上に堆積されたポリシリコン膜を除去する。このとき、トレンチ上のポリシリコン膜もエッチングされることになるが、シリコン窒化膜の厚さ100nm未満のポリシリコン膜のオーバーエッチングであれば、ポリシリコン膜の上端面をP型チャネル層5の表面もとのP型エピタキシャル層3の表面よりも上にすることができる。つまり、図2aを用いて説明した、エッチバックによってチャネル長が変化し、製造歩留まりが低下する問題が解決される。さらに、シリコン窒化膜13とトレンチ7の開口部は略同一であるため、ゲート電極形成時のホトリソグラフィ工程が不要であることに加え、図2bを用いて説明したように、ゲート電極上部の形状をトレンチ幅より長くとったT字型ではなく、ゲート電極上部までトレンチ幅のままにしたI字型であることにより、素子面積を小さくすることが可能である。続いて、図1fのように、シリコン窒化膜を除去した後、図1gのように、ホトリソグラフィにより、N型ドレイン領域12、N型ソース領域11をイオン注入等により形成する。ここで、N型ドレイン領域12、N型ソース領域11は、シリコン窒化膜を除去する前に形成しても良い。最後に、図1hのように、層間絶縁層として、シリコン基板1の表面に約1000nmのリンガラス層15を形成し、所定のパターニングを行い、コンタクト孔を開孔する。そして、その上にアルミ等の金属膜を堆積し所定のパターニングを行い、金属電極16を形成することにより、本発明に係るトレンチゲート型MOSFETが得られる。なお、本発明は、Nチャネルのトレンチゲート型MOSFETについての例を示したが、他の構造のトレンチゲート型MOSFETやIGBTにも適用可能である。以上に説明したものは本発明の一実施の形態に過ぎないものであり、本発明の趣旨を逸脱することなく、この他にも種々の変形した実施の形態が考えられることは勿論のことである。