複数の撮像ブロックを配列して構成される撮像領域を有する固体撮像装置であって、前記複数の撮像ブロックの各々は、複数の行および複数の列を構成するように複数の画素が配列された画素アレイと、前記複数の列のそれぞれに対応して設けられた複数の垂直信号線と、前記複数の垂直信号線に共通に設けられ、前記複数の垂直信号線に読み出された信号が読み出される水平出力線と、第1走査回路と、第2走査回路と、を有し、前記第1走査回路からの駆動パルスに従って、前記画素アレイの選択された行に属する画素の信号が複数の垂直信号線に読み出され、前記第2走査回路からの駆動パルスに従って、前記複数の垂直信号線に読み出された信号が順次に水平信号線に読み出され、前記画素アレイの行方向における長さが前記画素アレイの列方向における長さよりも小さい、ことを特徴とする固体撮像装置。前記第1走査回路は、前記画素アレイの中に配置されている、ことを特徴とする請求項1に記載の固体撮像装置。前記第2走査回路は、前記画素アレイの中に配置されている、ことを特徴とする請求項1に記載の固体撮像装置。前記複数の撮像ブロックを配列して構成される前記撮像領域は、第1個数の前記撮像ブロックを含むチップと、前記第1個数とは異なる第2個数の前記撮像ブロックを含むチップとを含む複数のチップで構成されている、ことを特徴とする請求項1に記載の固体撮像装置。前記第2走査回路は、1つのレジスタをそれぞれ含む複数の第2単位走査回路を水平方向に配列して構成され、各第2単位走査回路は、1つの行に属する隣接する2つの画素からなる各対における2つの光電変換素子によって挟まれる領域には配置されているが、列方向に隣接する2つの画素における2つの光電変換素子によって挟まれる領域には配置されていない、ことを特徴とする請求項1に記載の固体撮像装置。前記第1走査回路は、1つのレジスタをそれぞれ含む複数の第2単位走査回路を垂直方向に配列して構成され、各第2単位走査回路は、ある列に属する画素の光電変換素子とその列に隣接する列に属する画素の光電変換素子とによって挟まれる領域に配置されている、ことを特徴とする請求項5に記載の固体撮像装置。前記複数の垂直信号線に読み出された信号に応じて前記水平信号線を直接に駆動するソースフォロア回路を更に備えることを特徴とする請求項1に記載の固体撮像装置。放射線を可視光に変換するシンチレータを更に備え、該可視光を光電変換するように前記複数の撮像ブロックが配置され、放射線撮像装置として構成されている、ことを特徴とする請求項1に記載の固体撮像装置。請求項1に記載の固体撮像装置と、前記固体撮像装置から出力される信号を処理するプロセッサと、を備えることを特徴とする撮像システム。複数のチップ特許文献1における半導体回路が形成された矩形半導体基板、特許文献2における撮像素子に相当する。を結合して大面積の固体撮像装置を形成する場合において、各チップの面積が大きい方が有利である。しかしながら、チップの面積が大きくなると、信号線の寄生抵抗や寄生容量による信号遅延の問題が顕在化し、駆動周波数が制限されてしまう。しかしながら、特許文献1、2では、このような問題に対する考慮がなされていない。本発明は、撮像領域の大型化による信号遅延の影響を低減するために有利な固体撮像装置を提供することを目的とする。本発明の1つの側面は、複数の撮像ブロックを配列して構成される撮像領域を有する固体撮像装置に係り、前記固体撮像装置は、前記複数の撮像ブロックの各々は、複数の行および複数の列を構成するように複数の画素が配列された画素アレイと、前記複数の列のそれぞれに対応して設けられた複数の垂直信号線と、前記複数の垂直信号線に共通に設けられ、前記複数の垂直信号線に読み出された信号が読み出される水平出力線と、第1走査回路と、第2走査回路と、を有し、前記第1走査回路からの駆動パルスに従って、前記画素アレイの選択された行に属する画素の信号が複数の垂直信号線に読み出され、前記第2走査回路からの駆動パルスに従って、前記複数の垂直信号線に読み出された信号が順次に水平信号線に読み出され、前記画素アレイの行方向における長さが前記画素アレイの列方向における長さよりも小さい。本発明によれば、撮像領域の大型化による信号遅延の影響を低減するために有利な固体撮像装置が提供される。図1を参照しながら本発明の1つの実施形態としての固体撮像装置100の概略構成を説明する。固体撮像装置100は、例えば、複数の撮像ブロック101を配列して構成されうる。この場合、複数の撮像ブロック101の配列によって1つの撮像領域を有するセンサパネルSPが形成されうる。複数の撮像ブロック101は、支持基板102の上に配置されうる。固体撮像装置100が1つの撮像ブロック101で構成される場合には、当該1つの撮像ブロック101によってセンサパネルSPが形成される。複数の撮像ブロック101の各々は、例えば、半導体基板に回路素子を形成したものであってもよいし、ガラス基板等の上に半導体層を形成し、その半導体層に回路素子を形成したものであってもよい。複数の撮像ブロック101の各々は、複数の行および複数の列を構成するように複数の画素が配列された画素アレイを有する。固体撮像装置100は、例えば、X線等の放射線の像を撮像する装置として構成されてもよいし、可視光の像を撮像する装置として構成されてもよい。固体撮像装置100が放射線の像を撮像する装置として構成される場合は、典型的には、放射線を可視光に変換するシンチレータ103がセンサパネルSPの上に設けられうる。シンチレータ103は、放射線を可視光に変換し、この可視光がセンサパネルSPに入射し、センサパネルSP撮像ブロック101の各光電変換素子によって光電変換される。次に、図2を参照しながら各撮像ブロック101の構成例を説明する。なお、固体撮像装置100が1つの撮像ブロック101で構成される場合には、1つの撮像ブロック101を固体撮像装置として考えることができる。撮像ブロック101は、複数の行および複数の列を構成するように複数の画素201が配列され、複数の列信号線208aが配置された画素アレイGAを有する。複数の画素201の各々は、光電変換素子例えば、フォトダイオード202と、光電変換素子202で発生した電荷に応じた信号光信号を列信号線208aに出力する画素内読出回路203とを含む。画素アレイGAには、複数の列信号線208bが更に配置されてもよく、画素内読出回路203は、画素内読出回路203のノイズを列信号線208bに出力するように構成されうる。行方向に沿って隣接する2つの画素201のそれぞれにおける画素内読出回路203は、例えば、当該2つの画素201の境界線を対称軸として線対称に配置されうる。撮像ブロック101は、垂直走査回路第2走査回路204と水平走査回路第1走査回路205とを含む。垂直走査回路204は、例えば、隣接する2つの列の光電変換素子202の間に配置されうるが、画素アレイGAにおける最も外側の列の光電変換素子202の外側に配置されてもよい。垂直走査回路204は、例えば、第1クロックCLK1に従ってシフト動作する垂直シフトレジスタを含み、垂直シフトレジスタによるシフト動作に応じて画素アレイGAにおける複数の行を走査する。垂直シフトレジスタは、複数のレジスタを直列接続して構成され、初段のレジスタによって取り込まれたパルスが第1クロックCLK1に従って順次次段のレジスタに転送される。パルスを保持しているレジスタに対応する行が、選択されるべき行である。水平走査回路205は、例えば、隣接する2つの行の光電変換素子202の間に配置されうるが、画素アレイGAにおける最も外側の行の光電変換素子202の外側に配置されてもよい。水平走査回路205は、例えば、第2クロックCLK2に従ってシフト動作する水平シフトレジスタを含み、水平シフトレジスタによるシフト動作に応じて画素アレイGAにおける複数の列を走査する。水平シフトレジスタは、複数のレジスタを直列接続して構成され、初段のレジスタによって取り込まれたパルスが第2クロックCLK2に従って順次次段のレジスタに転送される。パルスを保持しているレジスタに対応する列が、選択されるべき列である。垂直走査回路204は、垂直シフトレジスタを構成するための1つのレジスタをそれぞれ含む複数の単位垂直走査回路第1単位走査回路VSRを垂直方向に配列して構成されうる。各単位垂直走査回路VSRは、ある列図2では、最も左側の列即ち、第1列。に属する画素の光電変換素子202とその列に隣接する列図2では、左側から2番目の列即ち、第2列。に属する画素の光電変換素子202とによって挟まれる領域に配置されうる。各単位垂直走査回路VSRは、垂直シフトレジスタを通してパルスが転送されてくると、それが属する行の画素201が選択されるように、行選択信号VSTをアクティブレベルに駆動する。選択された行の画素201の光信号、ノイズは、それぞれ列信号線208a、208bに出力される。ここで、図2では、列信号線208aと列信号線208bとが1本の線で示されている。水平走査回路205、垂直走査回路204の不図示の入力端子には、パルス信号スタートパルスPULSE1、PULSE2がそれぞれ供給される。水平走査回路205は、水平シフトレジスタを構成するための1つのレジスタをそれぞれ含む複数の単位水平走査回路第2単位走査回路HSRを水平方向に配列して構成されうる。各単位水平走査回路HSRは、1つの行図2では、上から4番目の行即ち、第4行。に属する隣接する2つの画素からなる各対第1列の画素と第2列の画素からなる対、第3列の画素と第4列の画素からなる対、。における2つの光電変換素子202によって挟まれる領域に配置されている。しかし、各単位水平走査回路HSRは、列方向に隣接する2つの画素における2つの光電変換素子202によって挟まれる領域には配置されていない。このような構成は、列方向における光電変換素子202間の隙間を小さくするために有利である。単位水平走査回路HSRは、水平シフトレジスタを通してパルスが転送されてくると、それが属する列が選択されるように、即ち、当該列の列信号線208a、208bが水平信号線209a、209bに接続されるようにスイッチ207を制御する。即ち、選択された行の画素201の光信号、ノイズが列信号線208a、208bに出力され、選択された列即ち、選択された列信号線208a、208bの信号が水平信号線209a、209bに出力される。これによりXYアドレッシングが実現される。水平信号線209a、209bは、出力アンプ210a、210bの入力に接続されていて、水平信号線209a、209bに出力された信号は、出力アンプ210a、210bによって増幅されてパッド211a、211bを通して出力される。画素アレイGAは、それぞれ画素201を含む複数の単位セル200が複数の行および複数の列を構成するように配列されたものとして考えることができる。単位セル200は、いくつかの種類を含みうる。ある単位セル200は、単位垂直走査回路VSRの少なくとも一部分を含む。図2に示す例では、2つの単位セル200の集合が1つの単位垂直走査回路VSRを含んでいるが、1つの単位セル200が1つの単位垂直走査回路VSRを含んでもよいし、3以上の複数の単位セル200の集合が1つの単位垂直走査回路VSRを含んでもよい。他の単位セル200は、単位水平走査回路HSRの少なくとも一部分を含む。図2に示す例では、1つの単位セル200が1つの単位水平走査回路HSRを含んでいるが、複数の単位セル200の集合が1つの単位水平走査回路VSRを含んでもよい。他の単位セル200は、単位垂直走査回路VSRの少なくとも一部分および単位水平走査回路HSRの少なくとも一部分を含む。他の単位セル200としては、出力アンプ210aの少なくとも一部分を含む単位セル、出力アンプ210bの少なくとも一部分を含む単位セル、スイッチ207を含む単位セルなどを挙げることができる。図3を参照しながら各画素201の構成例を説明する。前述のとおり、画素201は、光電変換素子202と、画素内読出回路203とを含む。光電変換素子202は、典型的にはフォトダイオードでありうる。画素内読出回路203は、例えば、第1増幅回路310、クランプ回路320、光信号サンプルホールド回路340、ノイズサンプルホールド回路360、第2増幅回路のNMOSトランジスタ343、363、行選択スイッチ344、364を含みうる。光電変換素子202は、電荷蓄積部を含み、該電荷蓄積部は、第1増幅回路310のPMOSトランジスタ303のゲートに接続されている。PMOSトランジスタ303のソースは、PMOSトランジスタ304を介して電流源305に接続されている。PMOSトランジスタ303と電流源305とによって第1ソースフォロア回路が構成されている。PMOSトランジスタ303によってソースフォロア回路を構成することは、1/fノイズの低減に有効である。PMOSトランジスタ304は、そのゲートに供給されるイネーブル信号ENがアクティブレベルになるとオンして第1ソースフォロア回路を動作状態にするイネーブルスイッチである。第1増幅回路310は、電荷電圧変換部CVCの電位に応じた信号を中間ノードn1に出力する。図3に示す例では、光電変換素子202の電荷蓄積部およびPMOSトランジスタ303のゲートが共通のノードを構成していて、このノードは、該電荷蓄積部に蓄積された電荷を電圧に変換する電荷電圧変換部CVCとして機能する。即ち、電荷電圧変換部CVCには、該電荷蓄積部に蓄積された電荷Qと電荷電圧変換部CVCが有する容量値Cとによって定まる電圧V=Q/Cが現れる。電荷電圧変換部CVCは、リセットスイッチとしてのPMOSトランジスタ302を介してリセット電位Vresに接続されている。リセット信号PRESがアクティブレベルになると、PMOSトランジスタ302がオンして、電荷電圧変換部CVCの電位がリセット電位Vresにリセットされる。クランプ回路320は、リセットした電荷電圧変換部CVCの電位に応じて第1増幅回路310によって中間ノードn1に出力されるノイズをクランプ容量321によってクランプする。つまり、クランプ回路320は、光電変換素子202で光電変換により発生した電荷に応じて第1ソースフォロア回路から中間ノードn1に出力された信号から、このノイズをキャンセルするための回路である。この中間ノードn1に出力されるノイズはリセット時のkTCノイズを含む。クランプは、クランプ信号PCLをアクティブレベルにしてPMOSトランジスタ323をオン状態にした後に、クランプ信号PCLを非アクティブレベルにしてPMOSトランジスタ323をオフ状態にすることによってなされる。クランプ容量321の出力側は、PMOSトランジスタ322のゲートに接続されている。PMOSトランジスタ322のソースは、PMOSトランジスタ324を介して電流源325に接続されている。PMOSトランジスタ322と電流源325とによって第2ソースフォロア回路が構成されている。PMOSトランジスタ324は、そのゲートに供給されるイネーブル信号EN0がアクティブレベルになるとオンして第2ソースフォロア回路を動作状態にするイネーブルスイッチである。光電変換素子202で光電変換により発生した電荷に応じて第2ソースフォロア回路から出力される信号は、光信号として、光信号サンプリング信号TSがアクティブレベルになることによってスイッチ341を介して容量342に書き込まれる。電荷電圧変換部CVCの電位をリセットした直後にPMOSトランジスタ323をオン状態とした際に第2ソースフォロア回路から出力される信号は、ノイズである。このノイズは、ノイズサンプリング信号TNがアクティブレベルになることによってスイッチ361を介して容量362に書き込まれる。このノイズには、第2ソースフォロア回路のオフセット成分が含まれる。垂直走査回路204の単位垂直走査回路VSRが行選択信号VSTをアクティブレベルに駆動すると、容量342に保持された信号光信号が第2増幅回路のNMOSトランジスタ343および行選択スイッチ344を介して列信号線208aに出力される。また、同時に、容量362に保持された信号ノイズが第2増幅回路のNMOSトランジスタ363および行選択スイッチ364を介して列信号線208bに出力される。第2増幅回路のNMOSトランジスタ343は、列信号線208aに設けられた不図示の定電流源とソースフォロア回路を構成する。同様に、第2増幅回路のNMOSトランジスタ363は列信号線208bに設けられた不図示の定電流源とソースフォロア回路を構成する。画素201は、隣接する複数の画素201の光信号を加算する加算スイッチ346を有してもよい。加算モード時には、加算モード信号ADDがアクティブレベルになり、加算スイッチ346がオン状態になる。これにより、隣接する画素201の容量342が加算スイッチ346によって相互に接続されて、光信号が平均化される。同様に、画素201は、隣接する複数の画素201の光信号をノイズを加算する加算スイッチ366を有してもよい。加算スイッチ366がオン状態になると、隣接する画素201の容量362が加算スイッチ366によって相互に接続されて、ノイズが平均化される。画素201は、感度を変更するための機能を有してもよい。画素201は、例えば、第1感度変更スイッチ380および第2感度変更スイッチ382、並びにそれらに付随する回路素子を含みうる。第1変更信号WIDE1がアクティブレベルになると、第1感度変更スイッチ380がオンして、電荷電圧変換部CVCの容量値に第1付加容量381の容量値が追加される。これによって画素201の感度が低下する。第2変更信号WIDE2がアクティブレベルになると、第2感度変更スイッチ382がオンして、電荷電圧変換部CVCの容量値に第2付加容量383の容量値が追加される。これによって画素201の感度が更に低下する。このように画素201の感度を低下させる機能を追加することによって、より大きな光量を受光することが可能となり、ダイナミックレンジを広げることができる。第1変更信号WIDE1がアクティブレベルになる場合には、イネーブル信号ENwをアクティブレベルにして、PMOSトランジスタ303に加えてPMOSトランジスタ385をソースフォロア動作させてもよい。垂直走査回路204は、種々の構成を有しうるが、例えば、図4aに示された構成を有しうる。図4aに示された垂直走査回路204は、各単位垂直走査回路VSRが1つのD型フリップフロップ401を含み、D型フリップフロップ401のクロック入力に対して第1クロックCLK1が供給される。初段の単位垂直走査回路VSRのD型フリップフロップ401のD入力には、パルス信号PULSE1が供給され、第1クロックCLK1によって第1パルス信号PULSE1が取り込まれる。初段のD型フリップフロップ401は、第1クロックCLK1の1周期分の長さを有するパルス信号をQ出力から出力する。各単位垂直走査回路VSRのD型フリップフロップ401のQ出力は、その単位垂直走査回路VSRが属する行を選択するために使用され、例えば、バッファ402を介して行選択信号VSTとして出力される。各単位垂直走査回路VSRのD型フリップフロップ401のQ出力は、次段の単位垂直走査回路VSRのD型フリップフロップ401のD入力に接続されている。水平走査回路205は、種々の構成を有しうるが、例えば、図4bに示された構成を有しうる。図4bに示された水平走査回路205は、各単位垂直走査回路HSRが1つのD型フリップフロップ411を含み、D型フリップフロップ411のクロック入力に対して第2クロックCLK2が供給される。初段の単位水平走査回路HSRのD型フリップフロップ411のD入力には、第2パルス信号PULSE2が供給され、第2クロックCLK2によって第2パルス信号PULSE2が取り込まれる。初段の単位水平走査回路HSRは、第2クロックCLK2の1周期分の長さを有するパルス信号をQ出力から出力する。各単位水平走査回路HSRのQ出力は、その単位水平走査回路HSRが属する列を選択するために使用され、例えば、バッファ412を介して列選択信号HSTとして出力される。各単位水平走査回路HSRのD型フリップフロップ411のQ出力は、次段の単位水平走査回路HSRのD型フリップフロップ411のD入力に接続されている。ここで、垂直走査回路204による走査期間である垂直走査期間は、水平走査回路205による水平走査期間に画素アレイGAの行数を乗じた時間である。そして、水平走査期間は、画素アレイGAの全ての列を走査するために要する期間である。よって、列を選択する列選択信号HSTを発生する水平走査回路205に供給される第2クロックCLK2の周波数は、行を選択する行選択信号VSTを発生する垂直走査回路204に供給される第1クロックCLK1の周波数よりも遙かに高い。図5を参照しながら各画素201に供給される主な信号について説明する。リセット信号PRES、イネーブル信号EN、クランプ信号PCL、光信号サンプリング信号TS、ノイズサンプリング信号TNは、ローアクティブの信号である。イネーブル信号EN0は、図5に示されていないが、イネーブル信号ENと同様の信号でありうる。イネーブル信号ENwは、図5に示されていないが、第1変更信号WIDE1がアクティブにされる場合には、イネーブル信号ENと同様に遷移しうる。まず、画素アレイGAの全ての行についてイネーブル信号ENがアクティブになり、次いで、光信号サンプリング信号TSがパルス状にアクティブレベルになって、光信号が容量342に書き込まれる。次いで、リセット信号PRESがパルス状にアクティブレベルになって、電荷電圧変換部CVCの電位がリセットされる。次いで、クランプ信号PCLがパルス状にアクティブレベルになる。クランプ信号PCLがアクティブレベルであるときに、ノイズサンプリング信号TNがパルス状にアクティブレベルになって、ノイズが容量362に書き込まれる。その後、垂直走査回路204の第1行に対応する単位垂直走査回路VSRがその行選択信号VSTVST0をアクティブレベルにする。これは、垂直走査回路204が画素アレイGAの第1行を選択することを意味する。この状態で、水平走査回路205の第1列から最終列に対応する単位水平走査回路HSRが列選択信号HSTHST0~HSTnをアクティブレベルにする。これは、水平走査回路205が画素アレイGAの第1列から最終列までを順に選択することを意味する。これにより、出力アンプ210a、210bから画素アレイGAの第1行における第1列から最終列までの画素の光信号、ノイズが出力される。その後、垂直走査回路204の第2行に対応する単位垂直走査回路VSRがその行選択信号VSTVST1をアクティブレベルにする。水平走査回路205の第1列から最終列に対応する単位水平走査回路HSRが列選択信号HSTHST0~HSTnをアクティブレベルにする。このような動作を最終行まで行うことによって1つの画像が画素アレイGAから出力される。次に、図6を参照しながら、撮像領域の大型化を考慮した場合における各撮像ブロック101の好ましい形状について説明する。各撮像ブロック101の画素アレイGAの行方向における長さHは、画素アレイGAの列方向における長さVよりも小さいことが好ましい。ここで、行方向とは画素アレイGAにおける行に平行な方向であり、列方向とは画素アレイGAにおける列に平行な方向である。画素アレイGAの行方向における長さHは、画素201の行方向におけるピッチ画素201の中心間距離をx、画素アレイGAの列数をmとすると、mxである。画素アレイGAの列方向における長さVは、画素201の列方向におけるピッチをy、画素アレイGAの行数をnとすると、nyである。x=yであれば、m<nであることが好ましい。以下、撮像ブロック101の画素アレイGAの行方向における長さHを画素アレイGAの列方向における長さVよりも小さくすることが好ましい理由を説明する。信号線における信号遅延の原因となる寄生容量および寄生抵抗を評価するために、図7に示すような配線パターンMを考える。配線パターンMの寄生容量Cpおよび寄生抵抗Rpは、以下の式で表現されうる。Cp=LWCoxRp=L/Wσここで、Lは配線パターンMの長さ、Wは配線パターンMの幅、Coxは配線パターンMの単位面積当たりの容量、σは配線パターンMのシート抵抗である。配線パターンMによって伝達される信号の遅延量は、配線パターンMの時定数τで評価することができる。ここで、τ=CpRpであるので、τ=LWCoxL/Wσ=L2Coxσであり、Lの二乗に比例する。つまり、配線パターンによって伝達される信号の時間遅延は、その配線パターンの長さに比例して大きくなる。一方、前述のように、水平走査回路205に供給される第2クロックCLK2の周波数は、垂直走査回路204に供給される第1クロックCLK1の周波数よりも遙かに高い。そこで、時間遅延がよりクリティカルである第2クロックCLK2の伝達線を可能な限り短くすることが、フレームレートの向上に寄与する。目安としては、画素アレイGAの行方向における長さHを画素アレイGAの列方向における長さVよりも小さくすることが好ましい。更には、H<0.8Vであることがより好ましく、H<0.5Vであることがより好ましく、H<0.3Vであることがより好ましい。次に、撮像領域の大型化を考慮した場合における他の問題点について考える。固体撮像装置100を構成する撮像ブロック101を大型化することができれば、固体撮像装置100を構成する撮像ブロック101の個数を減らすことができる。しかしながら、この場合、撮像ブロック101の収率歩留まりが低下しうる。そこで、例えば、前述のHとVの関係の他、収率を考慮して撮像ブロック101のサイズを決定し、1又は複数の撮像ブロック101で構成されるチップを結合することによって固体撮像装置100を構成することが好ましい。図8aに示す例では、複数の撮像ブロック101の配列で構成される撮像領域は、チップ801、802、803で構成されている。ここで、チップ801は、2個の撮像ブロック101で構成され、チップ802は、3個の撮像ブロック101で構成され、チップ803は、1個の撮像ブロック101で構成されている。図8bに示す例では、複数の撮像ブロック101を配列して構成される撮像領域は、3個の撮像ブロック101で構成されるチップ802と、1個の撮像ブロック101で構成されるチップ803とで構成されている。図8a、bは、撮像領域が、第1個数の撮像ブロック101で構成されるチップと、第1個数とは異なる第2個数の撮像ブロック101で構成されるチップとを含む複数のチップで構成された固体撮像装置100の例である。例えば、図9に示すような撮像ブロック101が形成されたウエハ900において、Xで示す撮像ブロック101に欠陥が存在すると仮定する。この場合において、チップの最大サイズを3個分の撮像ブロック101のサイズとすると、欠陥が存在しない撮像ブロック101は、例えば、太線で示すチップが得られるようにダイシングされうる。この場合において、1個の撮像ブロック101で構成されるチップと、2個の撮像ブロック101で構成されるチップと、3個の撮像ブロック101で構成されるチップとが得られる。この例において、常に3個の撮像ブロック101で1つのチップを構成しようとすると、欠陥が存在しないにも拘わらず廃棄される撮像ブロック101が生じてしまう。一方で、全てのチップが1個の撮像ブロック101で構成されるようにウエハ900をダイシングすると、固体撮像装置100を作製するために相互に位置合わせすべきチップの個数が多くなり、作業性が悪い。図11を参照しながら各撮像ブロック101の他の構成例を説明する。図11は、各撮像ブロック101の等価回路の概念図である。各撮像ブロック101の撮像領域は、複数の列1101を有する。各列1101は、複数の行にそれぞれ対応する複数の画素を有する。各画素は様々な構成を取り得るが、例えば図3の構成をとることができる。不図示の水平走査回路から供給される駆動パルスに応じて、各行の信号が順次に垂直信号線に出力される。ここで、各行に含まれる複数の画素の信号は、それぞれ対応する垂直信号線に同時に出力され得る。添字sが付された符号で示される構成要素は、ノイズ信号が重畳した光信号以下、単に光信号とするを取り扱う構成要素であり、添字nが付された符号で示される構成要素は、画素で生じるノイズ信号を取り扱う構成要素である。例えば、1102sは、光信号を伝達する垂直信号線であり、1102nは、画素で生じるノイズ信号を伝達する垂直信号線である。光信号とノイズ信号とを時分割で読みだす場合には各列に対応して垂直信号線は一本のみ設ければよい。1103s、1103nは電流源であり、電流源1103s、1103nは、画素に増幅回路を有する場合に、その増幅回路にバイアス電流を供給するものである。増幅回路の一例としてはソースフォロワ回路を用いることができる。1104s、1104nは、垂直信号線1102s、1102nに対応して設けられている列増幅回路であり、この構成例では、ソースフォロワ回路である。1105s、1105nは、選択スイッチであり、不図示の水平走査回路から供給される駆動パルスにより順次に、もしくはランダムにアクティブになる。1106s、1106nはブロック水平信号線であり、ブロックを構成する複数の列ごとに電気的に分離されて設けられており、ブロックを構成する複数の列からの信号が読み出され得る。1107s、1107nはブロック選択スイッチである。ブロック水平信号線1106s、1106nに読み出された信号は、ブロック選択スイッチ1107s、1107nを順次に、もしくはランダムにアクティブにすることによって水平信号線1108s、1108nに読み出される。ブロック選択スイッチ1107s、1107nは、不図示の水平走査回路からの駆動パルスにより制御され得る。この構成例では、ブロック水平信号線1106s、1106nおよび水平信号線1108s、1108nは、ソースフォロア回路である列増幅回路1104s、1104nによって直接に駆動される。ここで、列増幅回路1104s、1104nは、垂直信号線1102s、1102nに読み出された信号に応じてブロック水平信号線1106s、1106nおよび水平信号線1108s、1108nを駆動する。1109s、1109nは、列増幅回路1104s、1104nにバイアス電流を供給するための電流源である。電流源1109sは、水平信号線1108s、ブロック選択スイッチ1107s、ブロック水平信号線1106s、列選択スイッチ1105sを介して列増幅回路1104sに電流を供給する。電流源1109nは、水平信号線1108n、ブロック選択スイッチ1107n、ブロック水平信号線1106n、列選択スイッチ1105nを介して列増幅回路1104nに電流を供給する。したがって、不図示の水平走査回路によって選択された列に対応する列増幅回路1104s、1104nがブロック水平信号線1106s、1106nおよび水平信号線1108s、1108nを駆動する。1110s、1110nは、水平信号線1108s、1108nと不図示の出力パッドとの間の電気経路に配された増幅回路である。増幅回路1110s、1110nは、図11の構成例では、ソースフォロワである。増幅回路1110s、1110nで増幅された後の信号が出力パッドを介して出力され後段の信号処理ICにおいてAD変換等の信号処理が行われる。信号処理ICは複数の撮像ブロック101に共通に設けられていてもよいし、所定の数の撮像ブロック101ごとに複数設けられていてもよいし、各撮像ブロック101に対応して複数設けられていてもよい。1111s、1111nは、増幅回路1110s、1110nにバイアス電流を供給するための電流源である。1112s、1112nは、チップ選択用スイッチである。このような撮像装置において信号の読み出しは以下のようなシーケンスで行われる。不図示の垂直走査回路からの駆動パルスにより、所定の行の信号が略同時に対応する垂直信号線に読み出される。その後、不図示の水平走査回路からの駆動パルスにより、複数の垂直信号線に読み出された信号がブロック水平信号線を介して順次に水平信号線に読み出される。このような構成では、垂直信号線にパラレルに複数の信号が読み出された後、水平出力線に出力されるときにシリアルに変換される。このような構成の場合にはシリアルに変換して読み出す際のスピードが画像全体の信号を読み出しスピードを律速する場合がある。このときに行方向の長さが長いと、水平出力線の抵抗、負荷が高くなり更にスピードという観点で不利である。特に図11の構成例のように、列に設けられた増幅回路により水平出力線を直接駆動するような構成では、特に水平出力線の抵抗、負荷がスピードに影響する。図10は、本発明に係る固体撮像装置をX線診断システム放射線撮像システム応用した例を示した図である。放射線撮像システムは、放射線撮像装置6040と、放射線撮像装置6040から出力される信号を処理するイメージプロセッサ6070とを備える。放射線撮像装置6040は、前述の固体撮像装置100を図1bに例示されるように放射線を撮像する装置として構成したものである。X線チューブ放射線源6050で発生したX線6060は患者あるいは被験者6061の胸部6062を透過し、放射線撮像装置6040に入射する。この入射したX線には被験者6061の体内部の情報が含まれている。イメージプロセッサプロセッサ6070は、放射線撮像装置6040から出力される信号画像を処理し、例えば、処理によって得られた信号に基づいて制御室のディスプレイ6080に画像を表示させることができる。また、イメージプロセッサ6070は、処理によって得られた信号を伝送路6090を介して遠隔地へ転送することができる。これにより、別の場所のドクタールームなどに配置されたディスプレイ6081に画像を表示させたり、光ディスク等の記録媒体に画像を記録したりすることができる。記録媒体は、フィルム6110であってもよく、この場合、フィルムプロセッサ6100がフィルム6110に画像を記録する。本発明に係る固体撮像装置は、可視光の像を撮像する撮像システムに応用することもできる。そのような撮像システムは、例えば、固体撮像装置100と、固体撮像装置100から出力される信号を処理するプロセッサとを備えうる。該プロセッサによる処理は、例えば、画像の形式を変換する処理、画像を圧縮する処理、画像のサイズを変更する処理および画像のコントラストを変更する処理の少なくとも1つを含みうる。