"内部回路が形成された半導体チップと、半導体チップが搭載されるチップタブと、半導体チップ及びチップタブを封止するための封止樹脂を備えた半導体装置において、前記内部回路はその回路を構成する複数の回路部品の電気特性の変動のバラツキによって出力信号が変動するものであり、前記チップタブの平面サイズは前記半導体チップの平面サイズよりも小さく、上方から見て前記チップタブの配置位置の全部が前記半導体チップの配置位置と重なり、かつ、前記封止樹脂に起因して前記半導体チップに加わる応力の大きさが前記チップタブ上で均一になる位置関係で前記チップタブの周縁と前記半導体チップの周縁は間隔をもって配置されており、前記回路部品は前記半導体チップ内部で前記チップタブ上に配置されていることを特徴とする半導体装置。前記内部回路はカレントミラー回路及び一対の差動入力用トランジスタを備えた差動増幅回路であり、前記回路部品は前記カレントミラー回路を構成するトランジスタ及び前記差動入力用トランジスタである請求項1に記載の半導体装置。前記内部回路は、ゲートとソースが接続されたデプレッション型MOSFETと1つ又は複数のエンハンスメント型MOSFETであり、前記デプレッション型MOSFETを定電流源とし、前記デプレッション型MOSFETに前記エンハンスメント型MOSFETが直列接続されて形成された基準電圧発生回路であり、前記回路部品は前記デプレッション型MOSFET及び前記エンハンスメント型MOSFETである請求項1に記載の半導体装置。前記差動増幅回路は請求項3に記載された前記基準電圧発生回路が出力する基準電圧を入力電圧とする請求項2に記載の半導体装置。前記内部回路は分割抵抗回路であり、前記回路部品は前記分割抵抗回路を構成する抵抗体である請求項1に記載の半導体装置。入力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、前記分割抵抗回路からの分割電圧と前記基準電圧発生回路からの基準電圧を比較するための差動増幅回路をもつ電圧検出回路を備えた半導体装置において、前記差動増幅回路として請求項2に記載された差動増幅回路を備え、前記基準電圧発生回路として請求項3に記載された基準電圧発生回路を備え、もしくは前記分割抵抗回路として請求項5に記載された分割抵抗回路を備え、又はそれら複数もしくは全部を備えていることを特徴とする半導体装置。入力電圧を所定の電圧に変換して出力電圧として出力する際に出力電圧の制御を行なうための出力ドライバと、前記出力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、前記分割電圧と前記基準電圧を比較し、比較結果に応じて前記出力ドライバの動作を制御するための差動増幅回路をもつ定電圧発生回路を備えた半導体装置において、前記差動増幅回路として請求項2に記載された差動増幅回路を備え、前記基準電圧発生回路として請求項3に記載された基準電圧発生回路を備え、もしくは前記分割抵抗回路として請求項5に記載された分割抵抗回路を備え、又はそれら複数もしくは全部を備えていることを特徴とする半導体装置。パッケージ応力に起因するバラツキを低減する方法として、例えば特許文献1,2,3に開示されている方法がある。特許文献1に開示された方法は、パッケージ応力に起因して電気特性の変動を起こして欲しくない回路部品例えばトランジスタをチップの中央部に配置することを提案している。その根拠として、チップの中央はパッケージから受ける応力が一番小さいから、と述べている。しかし、実際はそうではなく、図11に示したように、半導体チップの中央部はパッケージ応力が最も大きくなる領域なのである。よって、この方法ではパッケージ応力による回路部品の特性変動を回避することはできないし、結果として、パッケージ応力に起因するICの出力信号の変動も改善できない。特許文献2に開示された方法は、パッケージ応力に起因して電気特性の変動を起こして欲しくない回路部品例えば抵抗体をチップの周辺部に配置することを提案している。その根拠として、半導体チップの周縁近傍はパッケー応力が小さいから、と述べている。図11に示したように、この記述は一般的なパッケージ応力の分布として正しい。一般的に半導体チップの周縁はパッケージ応力が最も小さくなる。ただし、その反面、場所によるパッケージ応力値の変化がもっとも大きくなる急峻になることを知っておく必要がある。つまり、パッケージ応力の分布を等応力線で表わした場合に、半導体チップの周縁近傍では、その等応力線の間隔が最も狭くなるわけである。このことは特許文献2の図2でも明示されている。そうすると、たとえパッケージ応力値が小さいとはいえ、場所が異なればパッケージ応力の絶対値が異なるわけで、複数本並べた抵抗体は配置された場所によってパッケージ応力に起因する電気特性の変動の度合が異なることになる。よって、この方法は、パッケージ応力による抵抗体の電気特性の変動の大きさを小さくすることはできるが、複数並べた抵抗体のそれぞれの電気特性の変動量はそれぞれで少しずつ異なることから、結果として、パッケージ応力に起因するICの出力信号の変動を改善できない。特許文献3に開示された方法は、パッケージ応力に起因して電気特性の変動を起こして欲しくない、ペア性が要求される回路部品の組を、半導体チップの中心重心を通る放射線上に配置することを提案している。その根拠として、パッケージ応力は半導体チップの周縁から中心に向かって力が加わるため、パッケージ応力の分布が半導体チップの中心を通る放射線状になる、と述べている。すなわち、回路部品を周縁から中心に向かって同方向となるように配置しておけば、それぞれの回路部品はパッケージ応力を受けるが、その応力値は同じになるので、電気特性の変動量は、ペア性が要求される回路部品で同じになる。ペア性が要求される回路部品で電気特性の変動量が同じでなれば、結果的にICの出力信号は変動しなくなる、というものである。しかし、この方法も必ずしも期待どおりの効果が得られるわけではない。なぜなら、パッケージ応力の大きさと方向は半導体チップのサイズやパッケージ形状封止樹脂の形状、さらには両者の位置関係封止樹脂の重心とチップの重心の位置関係のこと。つまり封止樹脂の重心に半導体チップがあるかどうかに影響を受けるので、特許文献3の提案のようにパッケージ応力の分布が必ず半導体チップの重心を通る放射線状になるとは限らないのである。つまり、パッケージ応力の分布が半導体チップの重心を通る放射線状になる前提条件が与えられていないので、たとえペア性が要求される回路部品を放射線上に配置してもその電気特性の変動量が必ず同じになるとは限らない。よって、特許文献3に開示された方法は、パッケージ応力に起因する回路部品の特性変動を回避することはできないし、結果として、パッケージ応力に起因するICの出力信号の変動も改善できない。以上のように、従来技術はパッケージ応力に起因する回路部品の電気特性の変動をゼロにすることはできないし、均一化もできない。このように、従来技術は、回路部品の電気特性の変動のバラツキによって出力信号が変動する内部回路を備えているICについて、パッケージ応力に起因する出力信号の変動を改善できない、という問題があった。本発明は、内部回路が形成された半導体チップと、半導体チップが搭載されるチップタブと、半導体チップ及びチップタブを封止するための封止樹脂を備えた半導体装置において、パッケージ応力に起因する回路部品の電気特性変動のバラツキによって出力信号が変動する内部回路について、パッケージ応力に起因する出力信号の変動を防止することを目的とするものである。本発明にかかる半導体装置は、内部回路が形成された半導体チップと、半導体チップが搭載されるチップタブと、半導体チップ及びチップタブを封止するための封止樹脂を備えた半導体装置である。本発明の半導体装置において、上記内部回路はその回路を構成する複数の回路部品の電気特性の変動のバラツキによって出力信号が変動するものである。上記チップタブの平面サイズは上記半導体チップの平面サイズよりも小さい。上方から見て上記チップタブの配置位置の全部が上記半導体チップの配置位置と重なっている。さらに、上記封止樹脂に起因して上記半導体チップに加わる応力パッケージ応力の大きさが上記チップタブ上で均一になる位置関係で上記チップタブの周縁と上記半導体チップの周縁は間隔をもって配置されている。上記回路部品は上記半導体チップ内部で上記チップタブ上に配置されている。ここで、回路部品とは、半導体チップに作り込まれる1個1個のトランジスタや抵抗体等の素子を意味する。半導体チップの内部回路の出力信号とは、内部回路の出力端子における電圧又は電流である。チップタブとは、半導体チップを封止樹脂で封止する際に半導体チップを載せる台座である。半導体チップの平面サイズとは、半導体チップを上方回路形成面側から見たときの見かけの大きさであり、半導体チップが二次元的に占有する大きさである。チップタブの平面サイズとは、半導体チップ搭載面が二次元的に占有する大きさである。また。応力Stressとは、物体の内部に生じる力の大きさや作用方向を表現するために用いられる物理量で、ここでは応力テンソルを指す。この応力テンソル微小変形理論における応力テンソルは数式1のように表わされる。数式1で、各成分の第1の下添字は応力成分を考えている微小面の法線の向きを、第2の下添字は考えている微小面に作用する力の向きをそれぞれ表わしている。例えば、σxyとは、法線の方向がx軸の向きに一致する微小面において考えている、y軸方向の力の成分を意味する。そのため、応力テンソルの成分には、微小面の法線と力の作用方向が一致する垂直応力normalstress成分と、一致しない異なっているせん断応力shearstress成分の2種類に分類することができる。よって垂直応力はσxx、σyy、σzzの3成分となる。垂直応力は、力の作用面と力の作用方向とが直交し、作用面を引っ張る方向に作用した場合には引張応力tensilestress、作用面を押し込む方向に作用した場合には圧縮応力compressivestressと呼ぶ。この明細書の中で回路部品の特性変動を予測するための基礎情報として応力を用いているがそれはこの垂直応力のことである。また、パッケージ応力が均一とは、内部回路を構成する複数の回路部品の電気特性の変動のバラツキによって出力信号が変動する内部回路について、パッケージ応力に起因して回路部品の電気特性が変動したときの内部回路の出力信号の変動を無視できる程度に均一であることを意味する。本願発明者は、チップタブの平面サイズはが半導体チップの平面サイズよりも小さく、上方から見てチップタブの配置位置の全部が半導体チップの配置位置と重なっており、かつ、チップタブの周縁と半導体チップの周縁が十分な間隔をもっている場合、パッケージ応力の大きさがチップタブ上で均一になることを見いだした。本発明の半導体装置では、チップタブ及び半導体チップはパッケージ応力の大きさがチップタブ上で均一になる位置関係で配置されており、内部回路を構成する複数の回路部品はチップタブ上に配置されているので、複数の回路部品は同じ大きさのパッケージ応力を受けて電気特性が変動するが、その変動量は複数の回路部品でバラツキがなく、同一になる。本発明の半導体装置において、上記内部回路は上記カレントミラー回路及び一対の差動入力用トランジスタを備えた差動増幅回路であり、上記回路部品は上記カレントミラー回路及び上記差動入力用トランジスタを構成するトランジスタである例を挙げることができる。ここで、トランジスタはMOSFETMetalOxideSemiconductorFieldEffectTransistorであってもよいし、バイポーラトランジスタであってもよい。また、本発明の半導体装置において、上記内部回路は、ゲートとソースが接続されたデプレッション型MOSFETと1つ又は複数のエンハンスメント型MOSFETであり、上記デプレッション型MOSFETを定電流源とし、上記デプレッション型MOSFETに上記エンハンスメント型MOSFETが直列接続されて形成された基準電圧発生回路であり、上記回路部品は上記デプレッション型MOSFET及び上記エンハンスメント型MOSFETである例を挙げることができる。また、上記差動増幅回路は上記基準電圧発生回路が出力する基準電圧を入力電圧とする例を挙げることができる。また、本発明の半導体装置において、上記内部回路は分割抵抗回路であり、上記回路部品は上記分割抵抗回路を構成する抵抗体である例を挙げることができる。ただし、本発明の半導体装置において、これらの内部回路及び回路部品は一例であり、本発明の半導体装置の内部回路及び回路部品はこれらに限定されるものではない。本発明が適用される半導体装置の一例は、入力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、上記分割抵抗回路からの分割電圧と上記基準電圧発生回路からの基準電圧を比較するための差動増幅回路をもつ電圧検出回路を備えた半導体装置である。この例で本発明が適用された半導体装置は、本発明を構成する内部回路としての差動増幅回路、本発明を構成する内部回路としての基準電圧発生回路、もしくは本発明を構成する内部回路としての分割抵抗回路、又はそれら複数もしくは全部を備えている。本発明が適用される半導体装置の他の例は、入力電圧を所定の電圧に変換して出力電圧として出力する際に出力電圧の制御を行なうための出力ドライバと、上記出力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、上記分割電圧と上記基準電圧を比較し、比較結果に応じて上記出力ドライバの動作を制御するための差動増幅回路をもつ定電圧発生回路を備えた半導体装置である。この例で本発明が適用された半導体装置は、本発明を構成する内部回路としての差動増幅回路、本発明を構成する内部回路としての基準電圧発生回路、もしくは本発明を構成する内部回路としての分割抵抗回路、又はそれら複数もしくは全部を備えている。本発明の半導体装置は、内部回路が形成された半導体チップと、半導体チップが搭載されるチップタブと、半導体チップ及びチップタブを封止するための封止樹脂を備えた半導体装置において、半導体チップ及びチップタブは、封止樹脂に起因して半導体チップに加わる応力パッケージ応力の大きさがチップタブ上で均一になる位置関係及び平面サイズ関係で配置され、内部回路を構成する複数の回路部品は半導体チップ内部でチップタブ上に配置されており、それらの回路部品でパッケージ応力に起因する電気特性の変動量は同じになるので、回路を構成する複数の回路部品の電気特性の変動のバラツキによって出力信号が変動する内部回路について、パッケージ応力に起因する出力信号の変動を防止できる。本発明の半導体装置において、内部回路はカレントミラー回路を備えた差動増幅回路及び一対の差動入力用トランジスタであり、回路部品はそのカレントミラー回路及び差動入力用トランジスタを構成するトランジスタであるようにすれば、パッケージ応力に起因する差動増幅回路の出力信号の変動を防止できる。また、本発明の半導体装置において、内部回路は、ゲートとソースが接続されたデプレッション型MOSFETと1つ又は複数のエンハンスメント型MOSFETであり、デプレッション型MOSFETを定電流源とし、デプレッション型MOSFETにエンハンスメント型MOSFETが直列接続されて形成された基準電圧発生回路であり、回路部品はデプレッション型MOSFET及びエンハンスメント型MOSFETであるようにすれば、パッケージ応力に起因する基準電圧発生回路の出力信号基準電圧の変動を防止できる。また、本発明の半導体装置を構成する上記差動増幅回路はこの基準電圧発生回路が出力する基準電圧を入力電圧とするようにすれば、パッケージ応力に起因する差動増幅回路の出力信号の変動をより防止できる。また、本発明の半導体装置において、内部回路は分割抵抗回路であり、回路部品は分割抵抗回路を構成する抵抗体であるようにすれば、パッケージ応力に起因する分割抵抗回路の出力信号の変動を防止できる。入力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、分割抵抗回路からの分割電圧と基準電圧発生回路からの基準電圧を比較するための差動増幅回路をもつ電圧検出回路を備えた半導体装置において、本発明を構成する内部回路としての差動増幅回路、本発明を構成する内部回路としての基準電圧発生回路、もしくは本発明を構成する内部回路としての分割抵抗回路、又はそれら複数もしくは全部を備えているようにすれば、好ましくは2つ以上、さらに好ましくは全部を備えているようにすれば、パッケージ応力に起因する定電圧発生回路の出力信号の変動を防止できる。入力電圧を所定の電圧に変換して出力電圧として出力する際に出力電圧の制御を行なうための出力ドライバと、出力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、分割電圧と基準電圧を比較し、比較結果に応じて出力ドライバの動作を制御するための差動増幅回路をもつ定電圧発生回路を備えた半導体装置において、本発明を構成する内部回路としての差動増幅回路、本発明を構成する内部回路としての基準電圧発生回路、もしくは本発明を構成する内部回路としての分割抵抗回路、又はそれら複数もしくは全部を備えているようにすれば、好ましくは2つ以上、さらに好ましくは全部を備えているようにすれば、パッケージ応力に起因する定電圧発生回路の出力信号の変動を防止できる。図1は、一実施例を説明するための概略的な平面図及び断面図である。断面図は平面図のA-A位置での断面である。図1の平面図で、封止樹脂は仮想線二点鎖線で表示されている。半導体装置1の内部で、チップタブ3上に半導体チップ5が搭載されている。半導体チップ5の上面チップタブ3とは反対側の面に電極パッド7が設けられている。電極パッド7はボンディングワイヤー9を介してリード11と電気的に接続されている。チップタブ3、半導体チップ5、ワイヤー9、及びリード11のインナーリード部分は封止樹脂13によって樹脂封止されている。チップタブ3の平面サイズは半導体チップ5の平面サイズよりも小さい。上方から見てチップタブ3の配置位置の全部が半導体チップ5の配置位置と重なっている。さらに、チップタブ3の周縁と半導体チップ5の周縁は封止樹脂13に起因して上記半導体チップに加わる応力パッケージ応力の大きさがチップタブ5上で均一になる位置関係で間隔をもって配置されている。図2は、本発明の半導体装置の半導体チップに加わる応力の大きさを説明するための図である。縦軸は応力値任意単位を示し、横軸は半導体チップの中央部を0としたときの測定位置を示す。本発明の半導体装置1において、半導体チップ5に加わるパッケージ応力の大きさの分布はチップタブ3の影響を受けるので、チップタブ3と重なる位置でのパッケージ応力はある一定の大きさで均一になる。図1に戻って説明を続けると、半導体装置1は半導体チップ5の内部に形成された内部回路として、その回路を構成する複数の回路部品の電気特性の変動のバラツキによって出力信号が変動するものを備えている。それらの回路部品は、半導体装置1の半導体チップ5内部でチップタブ3上に配置されている。チップタブ3上に配置されている複数の回路部品は、パッケージ応力を受けてそれぞれ電気特性が変動する。ここで、図2に示したように、チップタブ3上で半導体チップ5に加わるパッケージ応力の大きさは均一なので、チップタブ3上に配置され、かつ同じ構造及び電気特性で設計された複数の回路部品は、同じ大きさのパッケージ応力を受け、電気特性が同じ量だけ変動する。したがって、回路を構成する複数の回路部品の電気特性の変動のバラツキによって出力信号が変動する内部回路について、パッケージ応力に起因する出力信号の変動が起こらない。このように、本発明は、パッケージ応力に起因する回路部品の電気特性変動のバラツキによって出力信号が変動する内部回路について、パッケージ応力に起因する出力信号の変動を防止することができる。図3は、他の実施例を説明するための概略的な平面図及び断面図である。断面図は平面図のB-B位置での断面である。図2の平面図で、封止樹脂は仮想線二点鎖線で表示されている。図1と同じ部分には同じ符号を付す。この実施例の半導体装置15は、図1を参照して説明した半導体装置1と比較して、チップタブ3の配置位置が互いに異なっている。図1に示された半導体装置1ではチップタブ3の重心位置と半導体チップ5の重心位置が一致している。これに対し、この実施例の半導体装置15では、チップタブ3の重心位置と半導体チップ5の重心位置がずれている。半導体装置15において、チップタブ3の平面サイズは半導体チップ5の平面サイズよりも小さい。上方から見てチップタブ3の配置位置の全部が半導体チップ5の配置位置と重なっている。さらに、チップタブ3の周縁と半導体チップ5の周縁は封止樹脂13に起因して上記半導体チップに加わる応力パッケージ応力の大きさがチップタブ5上で均一になる位置関係で間隔をもって配置されている。このように、チップタブ3の重心位置と半導体チップ5の重心位置がずれていても、本発明の作用及び効果は得られる。図4は、本発明の半導体装置で半導体チップに形成される内部回路としての差動増幅回路の一例を説明するための回路図である。差動増幅回路は、Pチャネル型MOSFETからなるトランジスタPch41,Pch42と、Nチャネル型MOSFETからなるトランジスタNch43,Nch44を備えている。一対の差動入力用のトランジスタNch43,Nch44のドレインがそれぞれトランジスタPch41,Pch42を介して電源41に接続されている。トランジスタPch41,Pch42のゲートが相互に接続され、いずれか一方の入力用トランジスタ、例えばトランジスタNch44のドレインに接続点42で接続される。トランジスタPch41,Pch42はカレントミラー回路を構成し、定電流負荷として機能する。トランジスタNch43のゲートは差動増幅回路の反転入力端子-に接続され、トランジスタNch44のゲートは非反転入力端子に接続される。トランジスタNch43,Nch44のソースは定電流源43を介して接地電位に接続されている。トランジスタPch41とトランジスタNch43の接続点44がこの差動増幅回路の出力端子となる。この差動増幅回路の動作を説明する。ここで、反転入力端子-の電圧は一定電位とする。非反転入力端子の電圧、すなわちトランジスタNch44のゲート電圧が上がると、トランジスタNch44を流れる電流量が増加し、接続点42の電圧が下がり、トランジスタPch41,Pch42のゲート電圧が下がり、トランジスタPch41,Pch42を流れる電流量が増加し、接続点44での電流量が増加する。反転入力端子-の電圧、すなわちトランジスタNch43のゲート電圧は一定電位なので、トランジスタNch43のオン抵抗は一定であり、接続点44において電流量が増加すると電圧が上昇する。このように、非反転入力端子の電圧が上がると差動増幅回路の出力も上がる。非反転入力端子の電圧、すなわちトランジスタNch44のゲート電圧が下がると、トランジスタNch44を流れる電流量が減少し、接続点42の電圧が上がり、トランジスタPch41,Pch42のゲート電圧が上がり、トランジスタPch41,Pch42を流れる電流量が減少し、接続点44での電流量が減少する。トランジスタNch43のオン抵抗は一定なので、接続点44において電流量が減少すると電圧が下がる。このように、非反転入力端子の電圧が下がると差動増幅回路の出力も下がる。この差動増幅回路は、本発明の半導体装置の半導体チップ内部に形成された内部回路を構成する。カレントミラー回路を構成するトランジスタPch41,Pch42,Nch43,Nch44は、チップタブ上に配置された回路部品を構成する。本発明の半導体装置でチップタブ上に配置されたトランジスタPch41,Pch42は同じ大きさのパッケージ応力を同じように受けるので、それぞれ同じ方向に同じ量だけ電気特性変動を起こす。また、本発明の半導体装置でチップタブ上に配置されたトランジスタNch43,Nch44は、それぞれ同じ方向に同じ量だけ電気特性変動を起こす。この場合、半導体チップが樹脂封止される前と比べて、差動増幅回路の出力信号は変動しない。なお、トランジスタPch41,Pch42,Nch43,Nch44の導電形を反対導電形にしても本発明を適用できる。図5は、本発明の半導体装置で半導体チップに形成される内部回路としての基準電圧発生回路の一例を説明するための回路図である。Nchデプレッション型MOSFETからなるトランジスタNch51のドレインが電源51に接続され、ゲートとソースが接続点52で互いに接続されている。トランジスタNch51は定電流源を構成する。接続点52には、Nchエンハンスメント型MOSFETからなるトランジスタNch52のゲートとドレインも接続されている。トランジスタNch52のソースは接地電位に接続されている。接続点52の電圧が基準電圧発生回路の出力となる。トランジスタNch52はトランジスタNch51による定電流で動作するので、接続点52の電圧、すなわち基準電圧発生回路の出力はトランジスタNch52のしきい値電圧により決定される。この基準電圧発生回路は、本発明の半導体装置の半導体チップ内部に形成された内部回路を構成する。基準電圧発生回路を構成するトランジスタNch51,Nch52は、チップタブ上に配置された回路部品を構成する。本発明の半導体装置でチップタブ上に配置されたトランジスタNch51,Nch52は同じ大きさのパッケージ応力を同じように受けるので、それぞれ同じ方向に同じ量だけ電気特性変動を起こす。この場合、半導体チップが樹脂封止される前と比べて、基準電圧発生回路の出力信号は変動しない。パッケージ応力がない状態での基準電圧発生回路の出力Vrefは、Vref=Nch52のしきい値電圧の絶対値-Nch51のしきい値電圧の絶対値=VthNch52-VthNch51で表現できる。ここで、パッケージ応力がこれらの回路部品に加わった場合を考える。パッケージ応力によりしきい値電圧の変動が生じるが、上述のように、チップタブ上ではパッケージ応力の大きさが均一であることから、パッケージ応力に起因するしきい値電圧電気特性の変動量は2つのトランジスタNch51,Nch52で同じになる。仮にランジスタNch51,Nch52のしきい値電圧の変動量をΔVthとすると、パッケージ応力が加わった後の基準電圧発生回路の出力Vref応力ありは、Vref応力あり=Nch52のしきい値電圧の絶対値応力あり-Nch51のしきい値電圧の絶対値応力あり=VthNch52ΔV-VthNch51ΔV=VthNch52-VthNch51となる。このように、パッケージ応力がない状態でのVrefとパッケージ応力を受けている状態でのVref応力ありとで、基準電圧発生回路の出力に変化は現れない。このように、基準電圧発生回路の出力信号は変動しない。この実施例の基準電圧発生回路では、デプレッション型MOSFETNch51に1個のエンハンスメント型MOSFETが直列に接続されているが、定電流源を構成するデプレッション型MOSトランジスタに直列に接続されるMOSFETは2個以上であってもよい。また、トランジスタNch51,Nch52の導電形がPチャネル形であっても本発明を適用できる。図6は、本発明の半導体装置で半導体チップに形成される内部回路としての分割回路の一例を説明するための回路図である。端子Lと端子Mの間に抵抗R1,R2が直列に接続されている。抵抗体R1、R2間の端子Nの電圧は分割抵抗回路の出力電圧を構成する。図7は、図6の抵抗R1,R2のレイアウトを示す平面図である。複数の抵抗体71が配列されている。1本の抵抗体11を単位抵抗とする。符号N1~N5は抵抗体71の電位をとるための端子である。この分割抵抗回路は、本発明の半導体装置の半導体チップ内部に形成された内部回路を構成する。抵抗体71は、チップタブ上に配置された回路部品を構成する。例えば、端子N1と端子N2を選択すれば1本分の抵抗値R0が得られる。端子2と端子5を選択すれば1本分の抵抗値R0が得られる。端子4と端子5を選択すれば2本分の抵抗値2R0が得られる。端子3と端子4を選択すれば4本分の抵抗値4R0が得られる。これらの抵抗値を利用して端子Lと端子Mの電位差を分割して端子Nから取り出す例を説明する。例えば、端子L=30Vボルト、端子M=0Vとして、ここから15Vを端子Nから取り出すことを考える。この場合、抵抗R1として端子N1,N2を結線し、抵抗R2として端子N2,N5を結線すれば目的が達成できる。すなわち、端子Nの電位VNは、VN=抵抗R2÷抵抗R1抵抗R2×30V=R0÷R0R0×30V=1÷2×30V=1.5Vとなる。ここで、パッケージ応力が抵抗体71に加わった場合を考える。パッケージ応力により抵抗体71の抵抗値の変動が生じるが、チップタブ上ではパッケージ応力の大きさが均一であることから、この変動量は2つの抵抗体71で同じになる。仮にその変動量をrとすると、パッケージ応力が加わった後の端子Nの電圧VN:応力は、VN:応力=抵抗R2応力あり÷抵抗R1応力あり抵抗R2応力あり×30V=R0r÷R0rR0r×30V=R0r÷2R0r×30V=1÷2×30V=1.5Vとなる。このように、パッケージ応力がない状態での分割抵抗回路の出力電圧VNとパッケージ応力を受けている状態での分割抵抗回路の出力電圧VN:応力とで、基準電圧発生回路の出力に変化は現れない。このように、分割抵抗回路の出力信号は変動しない。この例では端子Lと端子Mの電圧を1/2にする例で説明したが、これが1/3や1/5であっても、あるいはどのような分割比であっても同様であることは言うまでもない。図8は定電圧発生回路を備えた半導体装置の一実施例を示す回路図である。電源81からの電源を負荷82に安定して供給すべく、定電圧発生回路83が設けられている。定電圧発生回路83は、電源81が接続される入力端子Vin84、基準電圧源としての基準電圧発生回路Vref85、差動増幅回路86、トランジスタからなる出力ドライバ87、分割抵抗R1,R2及び出力端子Vout88を備えている。定電圧発生回路83の差動増幅回路86では、出力端子が出力ドライバ71のゲートに接続され、反転入力端子-に基準電圧発生回路85から基準電圧Vrefが印加され、非反転入力端子に出力電圧Voutを分割抵抗R1とR2で分割した電圧が印加され、分割抵抗R1,R2からの分割電圧が基準電圧Vrefに等しくなるように制御される。定電圧発生回路83において、基準電圧発生回路85として、本発明を構成する内部回路としての基準電圧発生回路、例えば図5を参照して説明した基準電圧発生回路を備えている。また、差動増幅回路86として、本発明を構成する内部回路としての差動増幅回路、例えば図4を参照して説明した差動増幅回路を備えている。また、抵抗R1,R2からなる分割抵抗回路として、本発明を構成する内部回路としての分割抵抗回路、例えば図6及び図7を参照して説明した分割抵抗回路を備えている。本発明を構成する内部回路としての基準電圧発生回路、差動増幅回路及び分割抵抗回路は、パッケージ応力に起因する出力の変動を防止できるので、電圧検出回路83はパッケージ応力に起因する出力信号の変動を防止できる。図9は電圧検出回路を備えた半導体装置の一実施例を示す回路図である。電圧検出回路91において、符号92は演算増幅器で、その反転入力端子-に基準電圧発生回路93が接続され、基準電圧Vrefが印加される。入力端子Vsens94から入力される測定すべき端子の電圧が分割抵抗R1,R2によって分割されて差動増幅回路92の非反転入力端子に入力される。差動増幅回路92の出力は出力端子Vout95を介して外部に出力される。電圧検出回路91では、測定すべき端子の電圧が高く、分割抵抗R1とR2により分割された電圧が基準電圧Vrefよりも高いときは差動増幅回路92の出力がハイレベルを維持し、測定すべき端子の電圧が降下してきて分割抵抗R1とR2により分割された電圧が基準電圧Vref以下になってくると差動増幅回路92の出力がロウレベルになる。電圧検出回路91において、基準電圧発生回路93として、本発明を構成する内部回路としての基準電圧発生回路、例えば図5を参照して説明した基準電圧発生回路を備えている。また、差動増幅回路92として、本発明を構成する内部回路としての差動増幅回路、例えば図4を参照して説明した差動増幅回路を備えている。また、抵抗R1,R2からなる分割抵抗回路として、本発明を構成する内部回路としての分割抵抗回路、例えば図6及び図7を参照して説明した分割抵抗回路を備えている。本発明を構成する内部回路としての基準電圧発生回路、差動増幅回路及び分割抵抗回路は、パッケージ応力に起因する出力の変動を防止できるので、電圧検出回路91はパッケージ応力に起因する出力信号の変動を防止できる。以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、形状、材料、配置、個数、などは一例であり、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。"