データ伝送ラインを介して伝送された書き込みデータを保存して、保存されたデータを読み取りデータとして前記データ伝送ラインに伝送するメモリアレイと、データ書き込みコマンドに応答して前記データ伝送ラインに前記書き込みデータを駆動するデータ書き込み部と、データ検証信号が非活性化されるとデータ読み取りコマンドに応答して前記データ伝送ラインを介して伝送される前記読み取りデータを感知して、前記データ検証信号が活性化されると、前記データ書き込みコマンドに応答して前記データ伝送ラインを介して伝送される前記書き込みデータを感知するデータ読み取り部と、を備える半導体装置。前記データ読み取り部から感知された信号を出力するデータ出力部をさらに備えることを特徴とする、請求項1に記載の半導体装置。前記データ検証信号は、テストモードで活性化される信号であることを特徴とする、請求項1に記載の半導体装置。前記データ検証信号は、モードレジスタセットで設定された信号であることを特徴とする、請求項1に記載の半導体装置。前記データ読み取り部は、前記データ検証信号の制御によって前記データ読み取りコマンドまたは前記データ書き込みコマンドに対応して活性化されるデータ読み取り信号を出力する読み取り制御部と、前記データ読み取り信号に応答して前記データ伝送ラインを介して伝送されるデータを感知するデータ感知部を備えることを特徴とする、請求項1に記載の半導体装置。データ入出力パッドを介して入力された書き込みデータをバッファリングしてグローバルデータ伝送ラインに駆動するデータ入力バッファ部と、データ書き込みコマンドに応答して、前記グローバルデータ伝送ラインを介して伝送された前記書き込みデータをローカルデータ伝送ラインに駆動するデータ書き込み部と、前記ローカルデータ伝送ラインを介して伝送された前記書き込みデータを保存して、保存されたデータを読み取りデータとして前記ローカルデータ伝送ラインに伝送するメモリアレイと、データ検証信号が非活性化されるとデータ読み取りコマンドに応答して、前記ローカルデータ伝送ラインを介して伝送される前記読み取りデータを感知して、前記データ検証信号が活性化されると前記データ書き込みコマンドに応答して、前記ローカルデータ伝送ラインを介して伝送される前記書き込みデータを感知するデータ読み取り部と、前記データ読み取り部から感知された信号を前記データ入出力パッドに出力するデータ出力部と、を備える半導体装置。前記データ検証信号は、テストモードで活性化される信号であることを特徴とする、請求項6に記載の半導体装置。前記データ検証信号は、モードレジスタセットで設定された信号であることを特徴とする、請求項6に記載の半導体装置。前記データ読み取り部は、前記データ検証信号の制御により前記データ読み取りコマンドまたは前記データ書き込みコマンドに対応して活性化されるデータ読み取り信号を出力する読み取り制御部と、前記データ読み取り信号に応答して前記ローカルデータ伝送ラインを介して伝送されるデータを感知するデータ感知部とを備えることを特徴とする、請求項6に記載の半導体装置。データ書き込みコマンドが入力されると予定された時間の間、活性化されるバッファイネーブル信号及びデータ書き込み信号を生成する書き込み制御信号生成部と、データ入出力パッドを介して入力された書き込みデータを前記バッファイネーブル信号に応答して、バッファリングしてグローバルデータ伝送ラインに駆動するデータ入力バッファ部と、前記データ書き込み信号に応答して、前記グローバルデータ伝送ラインを介して伝送された前記書き込みデータをローカルデータ伝送ラインに駆動するデータ書き込み部と、前記ローカルデータ伝送ラインを介して伝送された前記書き込みデータを保存して、保存されたデータを読み取りデータとして前記ローカルデータ伝送ラインに伝送するメモリアレイと、データ読み取りコマンドが入力されると予定された時間の間、活性化されるセンシングイネーブル信号を生成する読み取り制御信号生成部と、データ検証信号が非活性化されると前記センシングイネーブル信号をデータ読み取り信号として出力して、前記データ検証信号が活性化されると前記データ書き込み信号を前記データ読み取り信号として出力する読み取り制御部と、前記データ読み取り信号に応答して前記ローカルデータ伝送ラインを介して伝送されるデータを感知するデータ感知部と、前記データ感知部から感知された信号を前記データ入出力パッドに出力するデータ出力部を備える、半導体装置。前記バッファイネーブル信号の活性化の時点は前記データ書き込み信号の活性化の時点よりさらに速いことを特徴とする、請求項10に記載の半導体装置。前記データ検証信号はテストモードで活性化される信号であることを特徴とする、請求項10に記載の半導体装置。前記データ検証信号は、モードレジスタセットで設定された信号であることを特徴とする、請求項10に記載の半導体装置。前記書き込み制御信号生成部は、書き込みコマンドパルス信号を反転させて出力する第1信号反転部と、前記第1信号反転部から出力される信号の立ち上がり時点を遅延させて出力する第1立ち上がり遅延部と、前記第1立ち上がり遅延部から出力される信号の立ち下がり時点を遅延させて前記バッファイネーブル信号として出力する第1立ち下がり遅延部と、前記第1信号反転部から出力される信号の立ち上がり時点を遅延させて出力する第2立ち上がり遅延部と、前記第2立ち上がり遅延部から出力される信号の立ち下がり時点を遅延させて前記データ書き込み信号として出力する第2立ち下がり遅延部と、を備え、前記第2立ち上がり遅延部の遅延値は、前記第1立ち上がり遅延部の遅延値より大きくて、前記第1立ち下がり遅延部の遅延値は、前記第2立ち下がり遅延部の遅延値よりさらに大きいことを特徴とする、請求項10に記載の半導体装置。データ伝送ラインを介して伝送された入力データを処理して、処理されたデータを出力データとして前記データ伝送ラインに伝送するデータ処理部と、データ入力コマンドに応答して前記データ伝送ラインに前記入力データを駆動するデータ駆動部と、データ検証信号が非活性化されるとデータ出力コマンドに応答して前記データ伝送ラインを介して伝送される前記出力データを感知して、前記データ検証信号が活性化されると前記データ入力コマンドに応答して前記データ伝送ラインを介して伝送される前記入力データを感知するデータ読み取り部を備える、半導体装置。前記データ読み取り部から感知された信号を出力するデータ出力部をさらに備えることを特徴とする、請求項15に記載の半導体装置。前記データ検証信号は、テストモードで活性化される信号であることを特徴とする、請求項15に記載の半導体装置。前記データ検証信号はモードレジスタセットで設定された信号であることを特徴とする、請求項15に記載の半導体装置。前記データ読み取り部は、前記データ検証信号の制御により前記データ出力コマンドまたは前記データ入力コマンドに対応して活性化されるデータ読み取り信号を出力する読み取り制御部と、前記データ読み取り信号に応答して前記データ伝送ラインを介して伝送されるデータを感知するデータ感知部とを備えることを特徴とする、請求項15に記載の半導体装置。データ入出力パッドを介して入力された入力データをバッファリングして第1データ伝送ラインに駆動するデータ入力バッファ部と、データ入力コマンドに応答して前記第1データ伝送ラインを介して伝送された前記入力データを第2データ伝送ラインに駆動するデータ駆動部と、前記第2データ伝送ラインを介して伝送された前記入力データを処理して、処理されたデータを出力データとして前記第2データ伝送ラインに伝送するデータ処理部と、データ検証信号が非活性化されるとデータ出力コマンドに応答して前記第2データ伝送ラインを介して伝送される前記出力データを感知して、前記データ検証信号が活性化されると前記データ入力コマンドに応答して前記第2データ伝送ラインを介して伝送される前記入力データを感知するデータ読み取り部と、前記データ読み取り部から感知された信号を前記データ入出力パッドに出力するデータ出力部とを備える、半導体装置。前記データ検証信号は、テストモードで活性化される信号であることを特徴とする、請求項20に記載の半導体装置。前記データ検証信号はモードレジスタセットで設定された信号であることを特徴とする、請求項20に記載の半導体装置。前記データ読み取り部は、前記データ検証信号の制御により前記データ出力コマンドまたは前記データ入力コマンドに対応して活性化されるデータ読み取り信号を出力する読み取り制御部と、前記データ読み取り信号に応答して前記第2データ伝送ラインを介して伝送されるデータを感知するデータ感知部とを備えることを特徴とする、請求項20に記載の半導体装置。本発明は、データ入力経路を介して入力されたデータをデータ出力経路に直接伝達できる半導体装置を提供する。また、本発明は、データ経路の信頼性を検証できる半導体装置を提供する。本発明の一実施形態によると、データ伝送ラインを介して伝送された書き込みデータを保存して、保存されたデータを読み取りデータとして前記データ伝送ラインに伝送するメモリアレイと、データ書き込みコマンドに応答して前記データ伝送ラインに前記書き込みデータを駆動するデータ書き込み部と、データ検証信号が非活性化されるとデータ読み取りコマンドに応答して前記データ伝送ラインを介して伝送される前記読み取りデータを感知して、前記データ検証信号が活性化されると前記データ書き込みコマンドに応答して前記データ伝送ラインを介して伝送される前記書き込みデータを感知するデータ読み取り部とを含む半導体装置が提供される。また、本発明の他の実施形態によると、データ入出力パッドを介して入力された書き込みデータをバッファリングしてグローバルデータ伝送ラインに駆動するデータ入力バッファ部と、データ書き込みコマンドに応答して前記グローバルデータ伝送ラインを介して伝送された前記書き込みデータをローカルデータ伝送ラインに駆動するデータ書き込み部と、前記ローカルデータ伝送ラインを介して伝送された前記書き込みデータを保存して、保存されたデータを読み取りデータとして前記ローカルデータ伝送ラインに伝送するメモリアレイと、データ検証信号が非活性化されるとデータ読み取りコマンドに応答して前記ローカルデータ伝送ラインを介して伝送される前記読み取りデータを感知して、前記データ検証信号が活性化されると前記データ書き込みコマンドに応答して前記ローカルデータ伝送ラインを介して伝送される前記書き込みデータを感知するデータ読み取り部と、前記データ読み取り部から感知された信号を前記データ入出力パッドに出力するデータ出力部を含む半導体装置が提供される。また、本発明の他の実施形態によると、データ書き込みコマンドが入力されると予定された時間の間、活性化されるバッファイネーブル信号及びデータ書き込み信号を生成する書き込み制御信号生成部と、データ入出力パッドを介して入力された書き込みデータを前記バッファイネーブル信号に応答してバッファリングしてグローバルデータ伝送ラインに駆動するデータ入力バッファ部と、前記データ書き込み信号に応答して前記グローバルデータ伝送ラインを介して伝送された前記書き込みデータをローカルデータ伝送ラインに駆動するデータ書き込み部と、前記ローカルデータ伝送ラインを介して伝送された前記書き込みデータを保存して、保存されたデータを読み取りデータとして前記ローカルデータ伝送ラインに伝送するメモリアレイと、データ読み取りコマンドが入力されると予定された時間の間、活性化されるセンシングイネーブル信号を生成する読み取り制御信号生成部と、データ検証信号が非活性化されると前記センシングイネーブル信号をデータ読み取り信号として出力して、前記データ検証信号が活性化されると前記データ書き込み信号を前記データ読み取り信号として出力する読み取り制御部と、前記データ読み取り信号に応答して前記ローカルデータ伝送ラインを介して伝送されるデータを感知するデータ感知部と、前記データ感知部から感知された信号を前記データ入出力パッドに出力するデータ出力部とを含む半導体装置が提供される。また、本発明の他の実施形態によると、データ伝送ラインを介して伝送された入力データを処理して、処理されたデータを出力データとして前記データ伝送ラインに伝送するデータ処理部と、データ入力コマンドに応答して前記データ伝送ラインに前記入力データを駆動するデータ駆動部と、データ検証信号が非活性化されるとデータ出力コマンドに応答して前記データ伝送ラインを介して伝送される前記出力データを感知して、前記データ検証信号が活性化されると前記データ入力コマンドに応答して前記データ伝送ラインを介して伝送される前記入力データを感知するデータ読み取り部とを含む半導体装置が提供される。また、本発明の他の実施形態によると、データ入出力パッドを介して入力された入力データをバッファリングして第1データ伝送ラインに駆動するデータ入力バッファ部と、データ入力コマンドに応答して前記第1データ伝送ラインを介して伝送された前記入力データを第2データ伝送ラインに駆動するデータ駆動部と、前記第2データ伝送ラインを介して伝送された前記入力データを処理して、処理されたデータを出力データとして前記第2データ伝送ラインに伝送するデータ処理部と、データ検証信号が非活性化されるとデータ出力コマンドに応答して前記第2データ伝送ラインを介して伝送される前記出力データを感知して、前記データ検証信号が活性化されると前記データ入力コマンドに応答して前記第2データ伝送ラインを介して伝送される前記入力データを感知するデータ読み取り部と、前記データ読み取り部から感知された信号を前記データ入出力パッドに出力するデータ出力部とを含む半導体装置が提供される。本発明の実施形態によると、半導体装置は、テストモードでデータ入力経路を介して入力された入力データがデータ出力経路を介して外部に出力できるようにして、データ入出力経路を介じてデータが正確に伝送されるのかをテストすることができる。すなわち、データ検証経路を形成してデータ入出力経路が正確な動作をするように構成されたのかをテストすることができる。以下、本発明が属する技術分野で通常の知識を有する者が、本発明の技術的思想を容易に実施できる程度で詳細に説明するために、本発明の実施形態を貼付した図面を参照して説明する。参考として、図面及び詳細な説明で素子、ブロックなどを示す際に使用する用語、記号、符号などは必要によって細部単位別に表記することもできるので、同じ用語、記号、符号が全体の回路で同じ素子などを示さないこともあることに留意する。一般的に、回路の論理信号及び2値化binaryデータ値は、電圧レベルに対応してハイレベルHIGHLEVEL、HまたはローレベルLOWLEVEL、Lで区分して、各々‘1’と‘0’などで表現することもできる。また、必要によって追加的にハイインピーダンスHighImpedance、Hi-Z状態などを有することができると定義して記述する。図1は、本発明の一実施形態による半導体装置の構成図である。本発明の実施形態による半導体装置は、提案しようとする技術的な思想を明確に説明するための簡略な構成だけを含んでいる。図1を参照すると、半導体装置は、データ入力バッファ部60と、データ書き込み部40と、メモリアレイ80と、データ読み取り部50と、データ出力部70とを備える。また、本発明の実施形態で半導体装置は、付随的に第1ないし第3入力バッファ11、12、13と、書き込み制御信号生成部20と、読み取り制御信号生成部30とをさらに含んで構成される。上記の通りに構成される半導体装置の細部構成と主要動作とを注意深くみると次の通りである。第1ないし第3入力バッファ11、12、13は、外部からパッドPADを介して入力される複数のコマンドパルス信号/CS、/WE、/OEをバッファリングして内部ロジックに出力する。この時、複数のコマンドパルス信号/CS、/WE、/OEのコードの組み合わせによって、特定コマンドが定義される。本発明の実施形態で複数のコマンドパルス信号/CS、/WE、/OEのうち、チップ選択パルス信号/CSが活性化された状態で、書き込みコマンドパルス信号/WEが活性化されるとデータ書き込みコマンドが入力され、読み取りコマンドパルス信号/OEが活性化されるとデータ読み取りコマンドが入力される。書き込み制御信号生成部20は、データ書き込みコマンドが入力されると予定された時間の間、活性化されるバッファイネーブル信号BURFEN及びデータ書き込み信号WDENを生成する。ここで、バッファイネーブル信号BURFEの活性化の時点は、データ書き込み信号WDENの活性化の時点よりさらに速く設定されることが望ましい。読み取り制御信号生成部30は、データ読み取りコマンドが入力されると予定された時間の間、活性化されるセンシングイネーブル信号SAEN及び出力イネーブル信号OENを生成する。データ入力バッファ部60は、データ入出力パッドDQPADを介して入力された書き込みデータをバッファイネーブル信号BURFENが活性化された時、バッファリングしてグローバルデータ伝送ラインGIOに駆動する。データ書き込み部40は、データ書き込みコマンドに応答して、グローバルデータ伝送ラインGIOを介して伝送された書き込みデータをローカルデータ伝送ラインLIOに駆動する。すなわち、データ書き込み部40は、データ書き込み信号WDENが活性化された時、書き込みデータをローカルデータ伝送ラインLIOに駆動する。メモリアレイ80は、ローカルデータ伝送ラインLIOを介して伝送された書き込みデータを保存して、保存されたデータを読み取りデータとしてローカルデータ伝送ラインLIOに伝送する。データ読み取り部50は、データ検証信号TWVRが非活性化されるとデータ読み取りコマンドに応答して、ローカルデータ伝送ラインLIOを介して伝送される読み取りデータを感知する。また、データ読み取り部50は、データ検証信号TWVRが活性化されるとデータ書き込みコマンドに応答してローカルデータ伝送ラインLIOを介して伝送される書き込みデータを感知する。本発明の実施形態において、データ読み取り部50は、読み取り制御部51と、データ感知部52とで構成される。読み取り制御部51は、データ検証信号TWVRの制御によってデータ読み取りコマンドまたはデータ書き込みコマンドに対応して活性化されるデータ読み取り信号SAENDを出力する。また、データ感知部52は、データ読み取り信号SAENDに応答して、ローカルデータ伝送ラインLIOを介して伝送されるデータを感知する。すなわち、読み取り制御部51は、データ検証信号TWVRが非活性化されるとセンシングイネーブル信号SAENをデータ読み取り信号SAENDとして出力して、データ検証信号TWVRが活性化されるとデータ書き込み信号WDENをデータ読み取り信号SAENDとして出力する。この時、読み取り制御部51は、データ書き込み信号WDENをデータ読み取り信号SAENDとして出力する時、データ書き込み信号WDENを予定された遅延値だけ遅延させてデータ読み取り信号SAENDとして出力することが望ましい。データ検証信号TWVRが非活性化された時、ローカルデータ伝送ラインLIOを介して伝送されるデータは、メモリアレイ80に保存された後、出力される読み取りデータであり、データ検証信号TWVRが活性化された時、ローカルデータ伝送ラインLIOを介して伝送されるデータは、データ書き込み部40で駆動される書き込みデータである。したがって、データ感知部52は、データ検証信号TWVRが非活性化された時、読み取りデータを感知して、データ検証信号TWVRが活性化された時、書き込みデータを感知する。データ出力部70は、データ読み取り部50で感知された信号をデータ入出力パッドDQPADに出力する。したがって、データ出力部70は、データ検証信号TWVRが非活性化された時、メモリアレイに保存された読み取りデータをデータ入出力パッドDQPADを介して外部に出力して、データ検証信号TWVRが活性化された時、データ書き込み部40から駆動される書き込みデータをデータ入出力パッドDQPADを介して外部に出力する。データ検証信号TWVRは、テストモードで活性化される信号として定義することができて、実施形態によりモードレジスタセットModeRegisterSetで設定された信号として定義することもできる。したがって、テストモードでデータ入力経路を介して入力された書き込みデータが、データ出力経路を介して外部に出力されるようにして、データ入出力経路を介してデータが正確に伝送されるのかをテストすることができる。すなわち、データ検証経路を形成して、データ入出力経路が正確な動作をするように構成されたのかをテストすることができる。また、半導体装置はモードレジスタセットで設定された信号の制御により前述した動作を遂行することもできる。図2は、図1の書き込み制御信号生成部の実施形態による構成図である。図2を参照すると、書き込み制御信号生成部20は、第1信号反転部INVと、第1立ち上がり遅延部21と、第1立ち下がり遅延部22と、第2立ち上がり遅延部23と、第2立ち下がり遅延部24とで構成される。第1信号反転部INVは、書き込みコマンドパルス信号/WEを反転させて出力する。また、第1立ち上がり遅延部21は、第1信号反転部INVから出力される信号の立ち上がり時点を遅延させて出力する。また、第1立ち下がり遅延部22は、第1立ち上がり遅延部21から出力される信号の立ち下がり時点を遅延させてバッファイネーブル信号BURFENとして出力する。第2立ち上がり遅延部23は、第1信号反転部INVから出力される信号の立ち上がり時点を遅延させて出力する。また、第2立ち下がり遅延部24は、第2立ち上がり遅延部23から出力される信号の立ち下がり時点を遅延させてデータ書き込み信号WDENとして出力する。この時、第2立ち上がり遅延部23の遅延値は、第1立ち上がり遅延部21の遅延値より大きくて、第1立ち下がり遅延部22の遅延値は、第2立ち下がり遅延部24の遅延値よりさらに大きいように設計されることが望ましい。したがって、バッファイネーブル信号BURFENは、データ書き込み信号WDENより活性化の時点がより速くて活性化の区間がさらに長く生成される。図2には、第2立ち上がり遅延部23及び第2立ち下がり遅延部24の具体的な実施形態が示されている。すなわち、立ち上がり遅延部及び立ち下がり遅延部は、RC遅延を介して立ち上がりエッジ及び立ち下がりエッジを遅延させるように構成されている。したがって、それぞれのRC遅延量によって、出力信号の活性化及び非活性化の時点が調節される。図3は、図1の読み取り制御部の実施形態による構成図である。図3を参照すると、読み取り制御部51は、データ検証信号TWVRの反転信号とセンシングイネーブル信号SAENとを否定論理積する第1ロジック部NAND1と、データ検証信号TWVRとデータ書き込み信号WDENとを否定論理積する第2ロジック部NAND2と、第1ロジック部NAND1と第2ロジック部NAND2との出力信号を否定論理積してデータ読み取り信号SAENDとして出力する第3ロジック部NAND3とで構成される。したがって、データ検証信号TWVRがローレベルで非活性化されるとセンシングイネーブル信号SAENをデータ読み取り信号SAENDとして出力して、データ検証信号TWVRがハイレベルで活性化されるとデータ書き込み信号WDENをデータ読み取り信号SAENDとして出力する。図4は、図1の半導体装置の内部動作を表したタイミングダイヤグラムである。図4のタイミングダイヤグラムと、図1ないし図3を同時に参照して、上記の通りに構成される半導体装置の主要内部動作を説明すると次の通りである。参考で、図面には示されていないが、データ検証信号TWVRは、ハイレベルで活性化されたと仮定する。チップ選択パルス信号/CSがローレベルに活性化できた状態で書き込みコマンドパルス信号/WEがローレベルで活性化されると、データ書き込み信号WDEN及びバッファイネーブル信号BURFENが各々ハイレベルで活性化される。この時、データ入力バッファ部60はバッファイネーブル信号BURFENが活性化された時、書き込みデータをバッファリングしてグローバルデータ伝送ラインGIOに伝達し、データ書き込み部40はデータ書き込み信号WDENが活性化された時、グローバルデータ伝送ラインGIOを介して伝送された書き込みデータをローカルデータ伝送ラインLIOに伝達する。この時、データ検証信号TWVRがハイレベルで活性化されたので、データ読み取り信号SAENDは、データ書き込み信号WDENが活性化された時ハイレベルに活性化される。データ感知部52は、データ読み取り信号SAENDの制御によりローカルデータ伝送ラインLIOを介して伝送されるデータを感知するが、この時、感知されるデータはデータ書き込み部40で駆動された書き込みデータである。したがって、データ出力部70は出力イネーブル信号OENの制御によりデータ感知部52が感知した書き込みデータをデータ入出力パッドDQPADを介して外部に出力する。図5は、本発明の他の実施形態による半導体装置の構成図である。図5を参照すると、半導体装置は、データ入力バッファ部600と、データ駆動部400と、データ処理部800と、データ読み取り部500と、データ出力部700とを備える。また、本発明の実施形態において、半導体装置は付随的に入力制御信号生成部200と、出力制御信号生成部300とをさらに含んで構成される。上記の通りに構成される半導体装置の細部構成と主要動作とを注意深くみると次の通りである。入力制御信号生成部200は、データ入力コマンドCMD_INPUTが入力されると予定された時間の間、活性化されるバッファイネーブル信号BURFEN及びデータ書き込み信号WDENを生成する。ここで、バッファイネーブル信号BURFENの活性化の時点は、データ書き込み信号WDENの活性化の時点よりさらに速く設定されることが望ましい。出力制御信号生成部300は、データ出力コマンドCMD_OUTPUTが入力されると予定された時間の間、活性化されるセンシングイネーブル信号SAEN及び出力イネーブル信号OENを生成する。データ入力バッファ部600は、データ入出力パッドDQPADを介して入力された入力データをバッファイネーブル信号BURFENが活性化された時、バッファリングして第1データ伝送ラインLINE1に駆動する。データ駆動部400は、データ入力コマンドCMD_INPUTに応答して第1データ伝送ラインLINE1を介して伝送された入力データを第2データ伝送ラインLINE2に駆動する。すなわち、データ駆動部400は、データ書き込み信号WDENが活性化された時、入力データを第2データ伝送ラインLINE2に駆動する。データ処理部800は、第2データ伝送ラインLINE2を介して伝送された入力データを処理して、処理されたデータを出力データとして第2データ伝送ラインLINE2に伝送する。データ処理部は、デジタル信号を処理するロジックで定義することができる。データ読み取り部500は、データ検証信号TWVRが非活性化されるとデータ出力コマンドCMD_OUTPUTに応答して、第2データ伝送ラインLINE2を介して伝送される出力データを感知する。また、データ読み取り部500は、データ検証信号TWVRが活性化されるとデータ入力コマンドCMD_INPUTに応答して第2データ伝送ラインLINE2を介して伝送される入力データを感知する。本発明の実施形態において、データ読み取り部500は、読み取り制御部510と、データ感知部520とで構成される。読み取り制御部510は、データ検証信号TWVRの制御によりデータ出力コマンドCMD_OUTPUTまたはデータ入力コマンドCMD_INPUTに対応して活性化されるデータ読み取り信号SAENDを出力する。また、データ感知部520は、データ読み取り信号SAENDに応答して第2データ伝送ラインLINE2を介して伝送されるデータを感知する。すなわち、読み取り制御部510は、データ検証信号TWVRが非活性化されるとセンシングイネーブル信号SAENをデータ読み取り信号SAENDとして出力して、データ検証信号TWVRが活性化されるとデータ書き込み信号WDENをデータ読み取り信号SAENDとして出力する。この時、読み取り制御部510は、データ書き込み信号WDENをデータ読み取り信号SAENDとして出力する時、データ書き込み信号WDENを予定された遅延値だけ遅延させてデータ読み取り信号SAENDとして出力することが望ましい。データ検証信号TWVRが非活性化された時第2データ伝送ラインLINE2を介して伝送されるデータは、データ処理部800から処理された出力データであり、データ検証信号TWVRが活性化された時第2データ伝送ラインLINE2を介して伝送されるデータは、データ駆動部400から駆動される入力データである。したがって、データ感知部520は、データ検証信号TWVRが非活性化された時出力データを感知して、データ検証信号TWVRが活性化された時入力データを感知する。データ出力部700は、データ読み取り部500で感知された信号をデータ入出力パッドDQPADで出力する。したがって、データ出力部700は、データ検証信号TWVRが非活性化された時データ処理部800から処理された出力データをデータ入出力パッドDQPADを介して外部に出力して、データ検証信号TWVRが活性化された時データ駆動部400から駆動される入力データをデータ入出力パッドDQPADを介して外部に出力する。本発明の実施形態でデータ出力部700は、出力イネーブル信号OENの制御によりデータ感知部520が感知したデータを出力するように構成される。データ検証信号TWVRは、テストモードで活性化される信号として定義することができて、実施形態によりモードレジスタセットで設定された信号として定義することもできる。したがって、テストモードでデータ入力経路を介して入力された入力データがデータ出力経路を介して外部に出力されるようにして、データ入出力経路を介してデータが正確に伝送されるのかをテストすることができる。すなわち、データ検証経路を形成してデータ入出力経路が正確な動作をするように構成されたのかをテストすることができる。また、半導体装置はモードレジスタセットで設定された信号の制御により前述した動作を遂行することができる。以上、本発明の実施形態によって具体的な説明をした。参考として、本発明の技術的思想とは直接関連がない部分だが、本発明をより詳細に説明するために追加的な構成を含んだ実施形態を例示する。また、信号及び回路の活性化状態を表わすためのアクティブハイまたは、アクティブローの構成は、実施形態によって変更することができる。また、同じ機能を実現するために、必要によってトランジスタの構成を変更できる。すなわち、PMOSトランジスタとNMOSトランジスタとの構成は、互いに代替でき、必要によって多様なトランジスタを用いて実現することができる。また、同じ機能を実現するために、必要によりロジックゲートLOGICGATEの構成を変更できる。すなわち否定論理積手段、否定論理合手段などはナンドゲートNANDGATE、ノアゲートNORGATE、インバータINVERTERなどの多様な組み合わせを通して構成されることができる。このような実施の変更による具体的な説明は非常に場合の数が多く、これに対する変更は、通常の専門家であれば誰でも容易に類推できるので、それに対する列挙は省略する。このように、本発明の属する技術分野の当業者は、本発明がその技術的思想や必須的特徴を変更せずに、他の具体的な形態で実施され得るということが理解できる。したがって、上記した実施形態は、あらゆる面で例示的なものであり、限定的なものではないものと理解しなければならない。本発明の範囲は、前記の詳細な説明よりは、後述する特許請求の範囲によって表わされ、特許請求の範囲の意味及び範囲、そして、その等価概念から導き出されるあらゆる変更または変形された形態が本発明の範囲に含まれるものと解釈されるべきである。