増幅用トランジスタと、前記増幅用トランジスタのゲートに電気的に接続された光電変換素子と、を有する半導体装置であって、1フレーム期間において、前記増幅用トランジスタから信号出力線へnnは2以上の整数個の信号が出力されることを特徴とする半導体装置。上述した駆動方法を用いると、画素100から出力される信号の蓄積時間Lは全て6個の水平走査期間6×Pとなっており、言い換えると、画素100から出力される信号は、全て同じ蓄積時間でしか出力出来なかった。そのため、画素100に照射される光強度が強い場合には、光電変換素子111の電位が飽和状態になることがあり、被写体の情報を正確に読み取ることが出来なかった。また画素100に照射される光強度が弱い場合には、光電変換素子111の電位の変化が微弱であるため、画素100から出力される信号にあまり違いがなく、被写体の情報を正確に読み取ることが出来なかった。また、OYadidPechtetalProcSPIEvol2654pp82921996にて報告された方法を用いた場合、画素から出力される信号の蓄積時間は、2種類のみであった。しかも、駆動回路を画素部の上下に一つずつ配置しているため、駆動回路部が大型化してしまうという欠点もあった。また、ISSCC99p308A640x512CMOSImageSensorwithUltraWideDynamicRangeFloatingPointPixelLevelADCにて報告された方法を用いた場合、画素から出力される信号の蓄積時間をT、2T、4T、、×Tのように変化させている。その結果、kが増加すると、読み取り時間がとても長くなってしまうという欠点が存在した。例えばk=3の場合ダイナミックレンジを8倍にする場合には、通常の読み取り時間に比べて8倍の読み取り時間が必要となっていた。上述した従来技術の課題を解決するために、本発明においては以下の手段を講じた。図17を用いて本発明の駆動方法について説明する。図17において、横軸は時間の経過を示している。また図17には、従来の駆動方法によるゲート信号線Ga、Ga1に印加される信号のタイミングチャートと、本願の駆動方法によるゲート信号線Ga~Ga1、ゲート信号線Gb~Gb2、ゲート信号線Gc~Gc2とに印加される信号のタイミングチャートを示す。なお、a、b、cはともに自然数とする。図17に示すように、従来の駆動方法においては、水平走査期間Pにゲート信号線G1~Gyのいずれか一本が選択される。つまり、1フレーム期間には、y回ゲート信号線G1~Gyの本数と同じ数の垂直走査が行われていた。一方、本発明の駆動方法においては、水平走査期間Pにゲート信号線G1~Gyのいずれか3本が選択され、1フレーム期間に3×y回の垂直走査を行う。なお1水平走査期間Pに3本のゲート信号線G1~Gyを同時に選択すると、同じ信号出力線S1~Sxに接続している画素のうちの3つの画素から出力される信号が、同じ信号出力線S1~Sxに出力されるため、信号が混ざってしまう。そのため、本発明では水平走査期間Pを3つに分割する。そしてそれぞれを第1サブ水平走査期間、第2サブ水平走査期間、第3サブ水平走査期間とする。そしてそれぞれのサブ水平走査期間において、ゲート信号線G1~Gyのいずれか一本を選択する。そうすると、信号出力線S1~Sxに画素から出力される信号が混ざることなく、1水平走査期間P中に最大で3本のゲート信号線G1~Gyを選択することが出来る。なおここでは水平走査期間Pを3つに分割した例を示すが、本発明はこれに限定されず、水平走査期間Pは設計者の任意の数に分割することが出来る。また第1サブ水平走査期間において、ゲート信号線駆動回路から、ゲート信号線GG1~Gyのうちのいずれか一つに印加される信号を第1サブゲート信号とし、第2サブ水平走査期間において、ゲート信号線駆動回路から、ゲート信号線Gに印加される信号を第2サブゲート信号とする。また、第3サブ水平走査期間において、ゲート信号線駆動回路から、ゲート信号線Gに印加される信号を第3サブゲート信号とする。図19に示すように、ある水平走査期間Pにおいては、第1サブ水平走査期間において、a行目のゲート信号線Gaが選択され、第2サブ水平走査期間において、b行目のゲート信号線Gbが選択され、第3サブ水平走査期間において、c行目のゲート信号線Gcが選択される。そして、次の水平走査期間Pにおいては、第1サブ水平走査期間において、a1行目のゲート信号線Gaが選択され、第2サブ水平走査期間において、b1行目のゲート信号線Gbが選択され、第3サブ水平走査期間において、c1行目のゲート信号線Gcが選択される。このようにして順に全てのゲート信号線G1~Gyが、第1サブ水平走査期間、第2サブ水平走査期間、および第3サブ水平走査期間のそれぞれの期間において選択される。言い換えると、全てのゲート信号線G1~Gyに順に第1サブゲート信号、第2サブゲート信号、および第3サブゲート信号を印加させる。本発明では、ゲート信号線G1~Gyに、第1サブゲート信号、第2サブゲート信号、および第3サブゲート信号が印加されるタイミングを変化させる。その結果、光電変換素子を有する画素からは、複数の信号が出力され、さらにその複数の信号の蓄積時間はそれぞれ異なる。すなわち本発明では、水平走査期間Pをn個nは自然数に分割することにより、1フレーム期間内において、n×y回の水平走査を行うことが出来るため、読み取り時間が長くなってしまうことを防ぐことが出来る。またそれぞれの画素からは、n個の信号を出力することが出来、さらに複数の信号の蓄積時間はそれぞれ異なる。そのため、画素100に照射された光強度に適した信号を選択することが可能となる。本発明の駆動方法では、水平走査期間Pを分割することにより、1フレーム期間内において、同じ画素から複数の信号を出力することが出来るため、読み取り時間が長くなってしまうことを防ぐことが出来、さらにダイナミックレンジを拡大することが出来る。なお水平走査期間Pは、任意の数に分割できるため、蓄積時間が異なる信号を出力することは容易に実現出来る。実施の形態1本発明の駆動方法は、光電変換素子を有するどのような半導体装置にも適用される。図3、図4には、本発明が適用される半導体装置の一例を示す。図3の半導体装置は、画素部104、画素部104の周辺に配置されたソース信号線駆動回路101、ゲート信号線駆動回路102、リセット信号線駆動回路103を有している。ソース信号線駆動回路101は、バイアス用回路101a、サンプルホールド回路101b、信号出力線駆動回路101c、及び最終出力増幅用回路101dを有する。なお、図3にはソース信号線駆動回路101が、バイアス用回路101a、サンプルホールド回路101b、信号出力線駆動回路101c、及び最終出力増幅用回路101dが設けられた例を示したが、本発明はこれに限定されない。ソース信号線駆動回路101については、実施例において詳しく説明する。画素部104は、マトリクス状に配置された複数の画素100を有している。なお本明細書において、画素部104には、x列縦×y行横個の画素100がマトリクス状に設けられているとする。図4には、i行j列目に設けられた画素100の回路図を示す。画素100は、信号出力線S1~Sxのいずれか1つと、電源線VB1~VBxのいずれか1つと、ゲート信号線G1~Gyのいずれか1つと、リセット信号線R1~Ryのいずれか1つとを有している。また、画素100は、スイッチング用トランジスタ112と、増幅用トランジスタ113と、リセット用トランジスタ114と、光電変換素子111とを有している。光電変換素子111は、nチャネル型端子、pチャネル型端子、およびnチャネル型端子とpチャネル型端子の間に設けられている光電変換層を有している。pチャネル型端子及びnチャネル型端子の一方は、電源基準線121に接続されており、もう一方は増幅用トランジスタ113のゲート電極に接続されている。スイッチング用トランジスタ112のゲート電極はゲート信号線Giに接続されている。そしてスイッチング用トランジスタ112のソース領域及びドレイン領域は、一方は増幅用トランジスタ113のソース領域に接続されており、もう一方は信号出力線Sjに接続されている。スイッチング用トランジスタ112は、光電変換素子111の信号を出力するときのスイッチング素子として機能するトランジスタである。増幅用トランジスタ113のドレイン領域は電源線VBjに接続されている。そして増幅用トランジスタ113のソース領域はスイッチング用トランジスタ112のソース領域又はドレイン領域に接続されている。増幅用トランジスタ113は、画素部104の下部に設けられたバイアス用トランジスタ図示せずとソースフォロワ回路を形成する。そのため、増幅用トランジスタ113とバイアス用トランジスタの極性は同じである方がよい。リセット用トランジスタ114のゲート電極は、リセット信号線Riに接続されている。リセット用トランジスタ114のソース領域とドレイン領域は、一方は電源線VBjに接続されており、もう一方は、光電変換素子111及び増幅用トランジスタ113のゲート電極に接続されている。リセット用トランジスタ114は、光電変換素子111を初期化リセットするための素子スイッチング素子として機能するトランジスタである。なお図4に示す画素100の構成はあくまで一例であり、本発明はこれに限定されない。例えば、図4に示す画素100に、1つのトランジスタ転送用トランジスタを追加してもよく、そのような構成を有する半導体装置に本発明を適用することも出来る。また光電変換素子111として、フォトダイオードやフォトゲートなどを用いてもよい。つまり、画素100はどのような構成でもよく、画素100が有するトランジスタやコンデンサの数、及びそれらの接続の構成は特に限定されない。また、画素100の構成に応じて、ゲート信号線駆動回路102、リセット信号線駆動回路103などの駆動回路の数を変化させてもよく、半導体装置に設けられる駆動回路の数は特に限定されない。次いで、上述した構成を有する半導体装置に適用した本発明の駆動方法について、図1、図2を用いて説明する。図1において、横軸は時間の経過を示しており、またリセット信号線R1~Ry、ゲート信号線G1~Gyとに印加される信号のタイミングチャートを示す。なお本実施例においては、yは14とするが、本発明はこれに限定されず、リセット信号線R1~Ryとゲート信号線G1~Gyの数yの値は設計者が任意に定めることができる。なお本明細書において、リセット信号線RR1~Ryのうちのいずれか一つにリセット信号が印加されてから、再びリセット信号が印加されるまでの期間を1フレーム期間Fとする。また本明細書において、リセット信号線Rに信号を印加して、次の列のリセット信号線Rに信号を印加する期間を水平走査期間Pとする。そして、水平走査期間Pを3つに分割した期間をそれぞれ第1サブ水平走査期間、第2サブ水平走査期間、第3サブ水平走査期間とする。また第1サブ水平走査期間において、ゲート信号線駆動回路102から、ゲート信号線GG1~Gyのうちのいずれか一つに印加される信号を第1サブゲート信号とし、第2サブ水平走査期間において、ゲート信号線駆動回路102から、ゲート信号線Gに印加される信号を第2サブゲート信号とする。また、第3サブ水平走査期間において、ゲート信号線駆動回路102から、ゲート信号線Gに印加される信号を第3サブゲート信号とする。まず、リセット信号線駆動回路103から1行目のリセット信号線R1に入力されるリセット信号によってリセット信号線R1が選択される。そうすると、リセット信号線R1に接続されている全ての画素1行目の画素のリセット用トランジスタ114がオンの状態になり、1行目の画素100が有する光電変換素子111が初期化される。リセット信号線R1の選択が終了すると同時に、2行目のリセット信号線R2が選択される。そして、リセット信号線R2に接続されている全ての画素100のリセット用トランジスタ114がオンの状態になり、2行目の画素100が有する光電変換素子111が初期化される。このようにして順に、全てのリセット信号線R1~Ryが選択されていく。そして、選択されたリセット信号線Rに接続された画素100が有する光電変換素子111が初期化される。次いでゲート信号線G1~Gyに印加される信号のタイミングチャートについて説明する。1行目のリセット信号線R1にリセット信号が入力されてから、3個の水平走査期間3×Pが経過すると、ゲート信号線駆動回路102から1行目のゲート信号線G1に入力される第1サブゲート信号によって、ゲート信号線G1が選択される。そうすると、ゲート信号線G1に接続されたスイッチング用トランジスタ112がオンの状態となり、1行目の画素100により信号が信号出力線S1~Sxに出力される。なお、この場合における画素100により出力された信号の蓄積時間Lは、3個の水平走査期間3×Pである。次いで、ゲート信号線駆動回路102から12行目のゲート信号線G12に入力される第2サブゲート信号によって、ゲート信号線G12が選択される。そうすると、ゲート信号線G12に接続されたスイッチング用トランジスタ112がオンの状態となり、12行目の画素100により信号が信号出力線S1~Sxに出力される。また、ゲート信号線駆動回路102からb行目bは自然数のゲート信号線Gb図示せずに入力される第3サブゲート信号によって、ゲート信号線Gbが選択される。そうすると、ゲート信号線Gbに接続されたスイッチング用トランジスタ112がオンの状態となり、b行目の画素100により信号が信号出力線S1~Sxに出力される。このようにして、第1サブゲート信号は1行目のゲート信号線G1に第1サブ水平走査期間において出力され、第2サブゲート信号は12行目のゲート信号線G12に第2サブ水平走査期間において出力され、第3サブゲート信号はb行目のゲート信号線Gbに第3サブ水平走査期間において出力される。そして、第1サブ水平走査期間、第2サブ水平走査期間、及び第3サブ水平走査期間を合わせた期間が1水平走査期間Pとなる。次いで、リセット信号線R1にリセット信号が入力されてから、4個の水平走査期間4×Pが経過すると、ゲート信号線駆動回路102から2行目のゲート信号線G2に入力される第1サブゲート信号によって、ゲート信号線G2が選択される。そうすると、ゲート信号線G2に接続されたスイッチング用トランジスタ112がオンの状態となり、2行目の画素100により信号が信号出力線S1~Sxに出力される。なお、この場合における2行目の画素100により出力された信号の蓄積時間Lは、3個の水平走査期間3×Pである。次いで、ゲート信号線駆動回路102から13行目のゲート信号線G13に入力される第2サブゲート信号によって、ゲート信号線G13が選択される。そうすると、ゲート信号線G13に接続されたスイッチング用トランジスタ112がオンの状態となり、13行目の画素100により信号が信号出力線S1~Sxに出力される。また、ゲート信号線駆動回路102から7行目のゲート信号線G7に入力される第3サブゲート信号によって、ゲート信号線G7が選択される。そうすると、ゲート信号線G7に接続されたスイッチング用トランジスタ112がオンの状態となり、7行目の画素100により信号が信号出力線S1~Sxに出力される。このようにして、第1サブゲート信号は2行目のゲート信号線G2に第1サブ水平走査期間において出力され、第2サブゲート信号は13行目のゲート信号線G13に第2サブ水平走査期間において出力され、第3サブゲート信号は7行目のゲート信号線G7に第3サブ水平走査期間において出力される。そして、リセット信号線R1にリセット信号が入力されてから、6個の水平走査期間6×Pが経過すると、ゲート信号線駆動回路102からゲート信号線G1に入力される第2サブゲート信号によって、ゲート信号線G1が選択される。そうすると、ゲート信号線G1に接続されたスイッチング用トランジスタ112がオンの状態となり、1行目の画素100により出力された信号が信号出力線S1~Sxに出力される。この場合における画素100により出力された信号の蓄積時間Lは、6個の水平走査期間6×Pである。次いで、ゲート信号線駆動回路102から9行目のゲート信号線G9に入力される第3サブゲート信号によって、ゲート信号線G9が選択される。そうすると、ゲート信号線G9に接続されたスイッチング用トランジスタ112がオンの状態となり、9行目の画素100により信号が信号出力線S1~Sxに出力される。そして、リセット信号線R1にリセット信号が入力されてから、12個の水平走査期間12×Pが経過すると、ゲート信号線駆動回路102からゲート信号線G1に入力される第3サブゲート信号によって、ゲート信号線G1が選択される。そうすると、ゲート信号線G1に接続されたスイッチング用トランジスタ112がオンの状態となり、1行目の画素100により信号が信号出力線S1~Sxに出力される。この場合における画素100により出力された信号の蓄積時間Lは、12個の水平走査期間12×Pである。このようにして、第1サブ水平走査期間において、ゲート信号線G1~Gyのいずれか一つに第1サブゲート信号が入力され、第2サブ水平走査期間において、ゲート信号線G1~Gyのいずれか一つに第2サブゲート信号が入力され、第3サブ水平走査期間において、ゲート信号線G1~Gyのいずれか一つに第3サブゲート信号が入力されるという動作が繰り返される。このとき、ある水平走査期間において、第1サブゲート信号が入力されるゲート信号線G1~Gy、第2サブゲート信号が入力されるゲート信号線G1~Gy、および第3サブゲート信号が入力されるゲート信号線G1~Gyはそれぞれ異なる。そして順に、全てのゲート信号線G1~Gyが第1サブ水平走査期間、第2サブ水平走査期間、及び第3サブ水平走査期間においてそれぞれ選択される。その結果、全てのゲート信号線G1~Gyに第1サブゲート信号、第2サブゲート信号、及び第3サブゲート信号がそれぞれ入力される。そして1フレーム期間Fが経過すると、再びリセット信号線駆動回路103からリセット信号線R1に入力されるリセット信号によってリセット信号線R1が選択される。そして、図1に示すような上述した動作を繰り返す。なお、リセット信号線R1~Ryにリセット信号が入力されてから、ゲート信号線G1~Gyに第1サブゲート信号が入力されるまでの期間本実施の形態では3×P、第2サブゲート信号が入力されるまでの期間本実施の形態では6×P、第3サブゲート信号が入力されるまでの期間本実施の形態では12×Pはそれぞれ異なる。その結果、画素100により3個の信号を出力することができ、さらにその3個の信号の蓄積時間は異なっている。なお、第1サブゲート信号は、ゲート信号線駆動回路102から第1サブ水平走査期間の期間にのみ出力され、第2サブゲート信号は第2サブ水平走査期間の期間にのみ出力され、第3サブゲート信号は第3サブ水平走査期間の期間にのみ出力される。そのため、例えばリセット信号線R1にリセット信号が入力されてから、6個の水平走査期間6×Pが経過した後に画素100により出力された信号の蓄積時間Lは、正確には6個の水平走査期間6×Pと、1個のサブ水平走査期間とを足した期間となる。しかし、サブ水平走査期間は蓄積時間Lと比較すると十分小さいため、本明細書において、上記のような場合における蓄積時間Lは、6個の水平走査期間6×Pと見なすことにする。また実施の形態では、水平走査期間Pを3つに均等に分割したが、本発明はこれに限定されない。水平走査期間Pは設計者が任意の数に分割することができる。また本実施の形態では、蓄積時間Lが3×P、6×P、12×Pの2のべき乗倍ずつになるように信号を出力したが、本発明はこれに限定されない。例えば蓄積時間Lを2倍ずつになるように信号を出力するようにしてもよいし、10倍ずつになるように信号を出力するようにしてもよい。実施の形態2次いで、図2を用いて第1サブゲート信号、第2サブゲート信号、第3サブゲート信号がゲート信号線G1~Gyに出力されるタイミングと、リセット信号がリセット信号線R1~Ryに出力されるタイミングと、光電変換素子111の電位との関係について説明する。なお本実施の形態においては、一例として、i行j列目に設けられた画素100について説明する。始めに、リセット信号線駆動回路103からi行目のリセット信号線Riに入力されるリセット信号によってリセット信号線Riが選択される。そうするとリセット信号線Riに接続されている全ての画素i行目の画素のリセット用トランジスタ114がオンの状態になる。そうすると、i行目の画素が有する光電変換素子111が初期化される。そして、リセット信号線Riにリセット信号が入力されてから、3個の水平走査期間3×Pが経過すると、ゲート信号線駆動回路102からi行目のゲート信号線Giに入力される第1サブゲート信号によって、ゲート信号線Giが選択される。そうすると、ゲート信号線Giに接続されたスイッチング用トランジスタ112がオンの状態となり、光電変換素子111のnチャネル型端子の電位を信号として読み出す。この信号は、光電変換素子111に照射された光の強度に比例している。次いで、リセット信号線Riにリセット信号が入力されてから、6個の水平走査期間6×Pが経過すると、ゲート信号線駆動回路102からi行目のゲート信号線Giに入力される第2サブゲート信号によってゲート信号線Giが選択される。そうすると、ゲート信号線Giに接続されたスイッチング用トランジスタ112がオンの状態となり、光電変換素子111のnチャネル型端子の電位を信号として読み出す。次いで、リセット信号線Riにリセット信号が入力されてから、12個の水平走査期間12×Pが経過すると、ゲート信号線駆動回路102からi行目のゲート信号線Giに入力される第3サブゲート信号によってゲート信号線Giが選択される。そうすると、ゲート信号線Giに接続されたスイッチング用トランジスタ112がオンの状態となり、光電変換素子111のnチャネル型端子の電位を信号として読み出す。そして、1フレーム期間Fが経過すると、リセット信号線駆動回路103からi1行目のリセット信号線Ri1に入力されるリセット信号によってリセット信号線Ri1が選択される。そして、再びリセット用トランジスタ114をオンの状態にして光電変換素子111をリセットし、上述の動作を繰り返していく。本発明により、1フレーム期間において、複数の信号が画素100から出力され、その複数の信号の蓄積時間はそれぞれ異なっている。図2では、実線で示す光電変換素子111の電位は暗い光が照射された場合であり、点線で示す光電変換素子111の電位は明るい光が照射された場合を示している。図2において、第1サブゲート信号が入力された時点では、明るい光が照射された光電変換素子111の電位と、暗い光が照射された光電変換素子111の電位には大きな差はない。しかし、第2サブゲート信号が入力された時点では、明るい光が照射された光電変換素子111は既に飽和状態に近くなっている。それに対して、暗い光が照射された光電変換素子111の電位は、第1サブゲート信号が入力された時点に比べて少し低下しているが、まだ飽和状態には及ばない。第3サブゲート信号が入力された時点では、既に明るい光が照射された光電変換素子111は既に飽和状態にある。一方、暗い光が照射された光電変換素子111の電位は飽和状態に近くなっている。画素100から出力される信号は、画素100が有する光電変換素子111に照射される光の強さ光電変換素子111の電位と蓄積時間との積によって決定することは上述した。つまり、暗い光が照射された光電変換素子111を有する画素100の信号は、第3サブゲート信号が入力された時点の光電変換素子111の電位と、蓄積時間12×Pとの積によって決定されることが好ましい。これは第1サブゲート信号が入力された時点、第2サブゲート信号が入力された時点では、未だ飽和状態には及ばないためある。また明るい光が照射された光電変換素子111を有する画素100の信号は、第2サブゲート信号が入力された時点の光電変換素子111の電位と蓄積時間6×Pとの積によって決定されることが好ましい。これは第1サブゲート信号が入力された時点では、飽和状態には及ばない状態であり、一方第3サブゲート信号が入力された時点では、既に飽和状態になっているためである。本発明の駆動方法を用いることにより、1フレーム期間内に、画素から複数の信号を出力することができ、さらにその複数の信号はそれぞれ蓄積時間が異なっている。そのため、その複数の信号から、画素に照射された光強度に適した信号を選択することが出来る。本実施例では、図3に示したソース信号線駆動回路101について詳しく説明する。ソース信号線駆動回路101は、バイアス用回路101a、サンプルホールド回路101b、信号出力用駆動回路101c、最終出力増幅用回路101dを有している。なお、本発明はこれに限定されず、ソース信号線駆動回路101には、アナログデジタル信号変換回路や雑音低減回路などを設けてもよい。バイアス用回路101aは、それぞれの画素が有する増幅用トランジスタと対になって、ソースフォロワ回路を形成する。サンプルホールド回路101bは、信号をいったん保存したり、アナログデジタル変換を行ったり、雑音を低減する回路を有する。また、信号出力用駆動回路101cは、一時的に保存されていた信号を、順に出力していくための信号を出力する回路を有する。そして、最終出力増幅用回路101dは、サンプルホールド回路101bと信号出力用駆動回路101cにより出力された信号を増幅する回路を有する。なお、最終出力増幅用回路101dは、信号を増幅する必要のない場合には設けなくてもよい。バイアス用回路101a、サンプルホールド回路101bおよび信号出力線用駆動回路101cのj列目周辺部分101eの回路図を図5に示す。なお、本実施例では、全てのトランジスタがnチャネル型トランジスタとするが、本発明はこれに限定されず、トランジスタはnチャネル型でもpチャネル型でもどちらでもよい。バイアス用回路101aは、バイアス用トランジスタ210aを有している。バイアス用トランジスタ210aは、各画素の増幅用トランジスタと同じ極性を有し、ソースフォロワ回路を形成する。バイアス用トランジスタ210aのゲート電極は、バイアス信号線200に接続されている。バイアス用トランジスタ210aのソース領域とドレイン領域は、一方は信号出力線Sjに接続されており、もう一方は電源基準線210bに接続されている。なお本実施例では、nチャネル型トランジスタをバイアス用トランジスタ210aに用いた場合を示したが、本発明はこれに限定されない。例えば、pチャネル型トランジスタをバイアス用トランジスタ210aと増幅用トランジスタに用いることもできるが、その場合には、バイアス用トランジスタ210aは電源基準線ではなく電源線に接続される。サンプルホールド回路101bは、転送用トランジスタ211、212、213と、放電用トランジスタ214a、215a、216aと、出力用トランジスタ217、218、219とを有する。転送用トランジスタ211、212、213のゲート電極は、それぞれ転送用信号線201、202、203に接続されている。転送用トランジスタ211、212、213のソース領域とドレイン領域は、一方は信号出力線Sjに接続され、もう一方は放電用トランジスタ214a、215a、216aのソース領域及びドレイン領域の一方に接続されている。転送用トランジスタ211、212、213がオン状態になると、信号出力線Sjの電位がコンデンサ214b、215b、216bに保持される。なお本実施例では、nチャネル型トランジスタを転送用トランジスタ211、212、213に用いた場合を示したが、本発明はこれに限定されない。例えば、pチャネル型トランジスタとnチャネル型トランジスタを並列に接続して、それらのトランジスタを転送用トランジスタとして用いてもよい。コンデンサ214bは放電用トランジスタ214aのソース領域及びドレイン領域と電源基準線214cに接続されている。放電用トランジスタ214aのゲート電極は、放電用信号線204に接続されている。コンデンサ215bは放電用トランジスタ215aのソース領域及びドレイン領域と電源基準線215cに接続されている。放電用トランジスタ215aのゲート電極は、放電用信号線205に接続されている。コンデンサ216bは放電用トランジスタ216aのソース領域及びドレイン領域と電源基準線216cに接続されている。放電用トランジスタ216aのゲート電極は、放電用信号線206に接続されている。なおコンデンサ214b、215b、216bには、信号出力線Sjから出力された信号が一時的に保持される。また放電用トランジスタ214a、215a、216aがオン状態になることによって、コンデンサ214b、215b、216bの電荷を電源基準線214c、215c放電して初期化させる。本実施例では、コンデンサ214bには、j列目に設けられた複数の画素100のうち、第1サブゲート信号が入力された画素100から出力された信号が一時的に保持されるとする。またコンデンサ215bには、第2サブゲート信号が入力された画素100から出力された信号が一時的に保持され、コンデンサ216bには第3サブゲート信号が入力された画素100から出力された信号が一時的に保持されるとする。217、218、219は出力用トランジスタである。出力用トランジスタ217のソース領域とドレイン領域は、一方はコンデンサ214bに接続され、他方は最終出力用トランジスタ220のソース領域とドレイン領域の一方に接続されている。また出力用トランジスタ217のゲート電極は、出力用信号線207に接続されている。出力用トランジスタ218のソース領域とドレイン領域は、一方はコンデンサ215bに接続され、他方は最終出力用トランジスタ220のソース領域とドレイン領域の一方に接続されている。また出力用トランジスタ218のゲート電極は、出力用信号線208に接続されている。出力用トランジスタ219のソース領域とドレイン領域は、一方はコンデンサ216bに接続され、他方は最終出力用トランジスタ220のソース領域とドレイン領域の一方に接続されている。また、出力用トランジスタ219のゲート電極は、出力用信号線209に接続されている。最終出力用トランジスタ220のソース領域とドレイン領域の他方は最終出力線222に接続されている。そして最終出力用トランジスタ220のゲート電極は最終選択線SSjに接続されている。221aは最終リセット用トランジスタであり、221bは電源基準線である。最終リセット用トランジスタ221aのソース領域とドレイン領域は、一方は電源基準線221bに接続され、他方は最終出力線222に接続されている。また最終リセット用トランジスタ221aのゲート電極は最終リセット線SRjに接続されている。なお最終リセット用トランジスタ221aがオン状態になることによって、最終出力線222の電位を、電源基準線221bの電位に初期化させる。次いで図5に示したソース信号線駆動回路101のタイミングチャートを、図6を用いて説明する。図6において、リセット信号線R1~Ryにリセット信号が印加されてから、再びリセット信号が印加されるまでの期間を1フレーム期間Fとする。そして、リセット信号線R1~Ryに信号を印加して、次の列のリセット信号線R1~Ryに信号を印加するまでの期間を水平走査期間Pとする。水平走査期間Pは、第1サブ水平走査期間、第2サブ水平走査期間、第3サブ水平走査期間の3つに分割される。第1サブ水平走査期間において、転送用信号線201が選択され、転送用信号線201に接続された転送用トランジスタ211がオンの状態になる。そうすると、第1サブゲート信号が入力された画素100から出力された信号がコンデンサ214bに一時的に保持される。また同様に、出力用信号線209が選択され、出力用信号線209に接続された出力用トランジスタ219がオンの状態になる。そうすると、コンデンサ216bに保持されていた信号が最終出力線222に出力される。次いで、第2サブ水平走査期間において、転送用信号線202が選択され、転送用信号線202に接続された転送用トランジスタ212がオンの状態になる。そうすると、第2サブゲート信号が入力された画素100から出力された信号がコンデンサ215bに一時的に保持される。また同様に、出力用信号線207が選択され、出力用信号線207に接続された出力用トランジスタ217がオンの状態になる。そうすると、コンデンサ214bに保持されていた信号が最終出力線222に出力される。次いで、第3サブ水平走査期間において、転送用信号線203が選択され、転送用信号線203に接続された転送用トランジスタ213がオンの状態になる。そうすると、第3サブゲート信号が入力された画素100から出力された信号がコンデンサ216bに一時的に保持される。また同様に、出力用信号線208が選択され、出力用信号線208に接続された出力用トランジスタ218がオンの状態になる。そうすると、コンデンサ215bに保持されていた信号が最終出力線222に出力される。なおそれぞれのサブ水平走査期間では、最終リセット線SR1~SRxと最終出力線SS1~SSxとが交互に選択される。本実施例では、第1サブ水平走査期間においては、コンデンサ216bに保持されていた信号が最終出力線222に出力され、第2サブ水平走査期間においては、コンデンサ214bに保持されていた信号が最終出力線222に出力され、第3サブ水平走査期間においては、コンデンサ216bに保持された信号が最終出力線222に出力される。ここで、サブ水平走査期間における最終リセット線SR1~SRxと、最終出力線SS1~SSxに印加する信号のタイミングチャートについて説明する。なお本実施例では、第2サブ水平走査期間を例に挙げて説明する。第2サブ水平走査期間においては、転送用信号線202と、出力用信号線207が選択される。そして1列目の最終リセット線SR1を選択する。そうすると、最終リセット用トランジスタ221aがオンの状態となり、最終出力線222がある電位値までに初期化される。そして、1列目の最終選択線SS1を選択され、最終選択用トランジスタ220がオンの状態となる。そうすると、1列目のコンデンサ214bに一時的に保持されていた信号が最終出力線222に出力される。次いで、2列目の最終リセット線SR2を選択すると、最終リセット用トランジスタ221aがオンの状態となり、最終出力線222をある電位値までに初期化する。そして、2列目の最終選択線SS2が選択されると、最終選択用トランジスタ220がオンの状態となる。そうすると、2行目のコンデンサ214bに一時的に保持されていた信号が最終出力線222に出力される。そして最終出力線222に出力された信号は、最終出力増幅用回路101dで増幅され、外部へ出力される。このようにして順に、全ての最終リセット線SR1~SRxと最終出力線SS1~SSxとが交互に選択されていく。そうすると、全ての列のコンデンサ214aに保持されていた信号が最終出力線222に出力される。次いで、放電用信号線204が選択される。そして、放電用信号線204に接続された全ての放電用トランジスタ214aがオンの状態になり、放電用トランジスタ214aに接続された全てのコンデンサ214bが、電源基準線214cの電位まで初期化される。なお本実施例では、コンデンサ214bに保持された信号が読み出された直後に、放電用信号線204を選択して、コンデンサ214bを初期化した場合を示したが、本発明はこれに限定されない。放電用信号線204を選択するタイミングは特に限定されない。なおコンデンサ214bを初期化する場合には、放電用信号線204を選択し、コンデンサ215bを初期化する場合には、放電用信号線205を選択し、コンデンサ216bを初期化する場合には、放電用信号線206を選択する。そうすると、放電用信号線204、205、206に接続された放電用トランジスタ214a、215a、216aがそれぞれオン状態になり、電源基準線214c、215c、216cの電位まで初期化される。なお本実施例では、実施の形態において水平走査期間Pを3つに分割した例を示したため、1列に3つのコンデンサを設けた例を示したが、本発明はこれに限定されない。1列に設けられるコンデンサの数は設計者が自由に決めることが可能である。しかし、1水平走査期間を複数のサブ水平走査期間に分割する場合には、1水平走査期間に複数行分の信号が出力される。そのため、信号を保存しておくためのコンデンサは、それぞれの列で複数個サブ水平走査期間数あることが望ましい。本実施例は、実施の形態1、2と自由に組み合わせることが可能である。本実施例では、実施例1とは異なるソース信号線駆動回路101の例について説明する。バイアス用回路101a、サンプルホールド回路101bおよび信号出力線用駆動回路101cのj列目周辺部分101eの回路図を図7に示す。なお、本実施例では、全てのトランジスタがnチャネル型トランジスタとするが、本発明はこれに限定されず、トランジスタはnチャネル型でもpチャネル型でもどちらでもよい。バイアス用回路101aは、バイアス用トランジスタ310aを有している。バイアス用トランジスタ310aは、各画素の増幅用トランジスタと同じ極性を有し、ソースフォロワ回路を形成する。バイアス用トランジスタ310aのゲート電極は、バイアス信号線300に接続されている。バイアス用トランジスタ310aのソース領域およびドレイン領域は、一方は信号出力線Sjに接続されており、もう一方は電源基準線310bに接続されている。なお本実施例では、nチャネル型トランジスタをバイアス用トランジスタ310aに用いた場合を示したが、本発明はこれに限定されない。例えば、pチャネル型トランジスタをバイアス用トランジスタ310aと増幅用トランジスタに用いることもできるが、その場合には、バイアス用トランジスタ310aは電源基準線ではなく電源線に接続される。サンプルホールド回路101bは、転送用トランジスタ311、312、313と、放電用トランジスタ314a、315a、316aと、最終選択用トランジスタ317、318、319と、最終リセット用トランジスタ321a、322a、323aとを有する。転送用トランジスタ311、312、313のゲート電極は、転送用信号線301、302、303にそれぞれ接続されている。転送用トランジスタ311、312、313のソース領域とドレイン領域は、一方は信号出力線Sjに接続され、もう一方はコンデンサ314b、315b、316bと放電用トランジスタ314a、315a、316aのソース領域及びドレイン領域の一方に接続されている。転送用トランジスタ311、312、313がオン状態になると、信号出力線Sjの電位がコンデンサ314b、315b、316bに転送される。なお、本実施例では、nチャネル型トランジスタを転送用トランジスタ311、312、313に用いた場合を示したが、本発明はこれに限定されない。例えば、pチャネル型トランジスタとnチャネル型トランジスタを並列に接続して、それらのトランジスタを転送用トランジスタとして用いてもよい。コンデンサ314bは放電用トランジスタ314aのソース領域及びドレイン領域と電源基準線314cに接続されている。放電用トランジスタ314aのゲート電極は、放電用信号線305に接続されている。コンデンサ315bは放電用トランジスタ315aのソース領域及びドレイン領域と電源基準線315cに接続されている。放電用トランジスタ315aのゲート電極は、放電用信号線305に接続されている。コンデンサ316bは放電用トランジスタ316aのソース領域及びドレイン領域と電源基準線316cに接続されている。放電用トランジスタ316aのゲート電極は、放電用信号線305に接続されている。なおコンデンサ314b、315b、316bは、信号出力線Sjから出力された信号を一時的に保持する。また放電用トランジスタ314a、315a、316aは、コンデンサ314b、315b、316bの電荷を放電して、電源基準線314c、315c、316cの電位まで初期化させる。本実施例では、コンデンサ314bには、第1サブゲート信号が入力された画素100から出力された信号が一時的に保持されるとする。またコンデンサ315bには、第2サブゲート信号が入力された画素100から出力された信号が一時的に保持され、コンデンサ316bには第3サブゲート信号が入力された画素100から出力された信号が一時的に保持されるとする。317、318、319は最終選択用トランジスタである。最終選択用トランジスタ317、318、319のゲート電極は最終選択線SSjに接続されている。最終選択用トランジスタ317のソース領域とドレイン領域は、一方はコンデンサ314bに接続され、他方は最終出力線307に接続されている。最終選択用トランジスタ318のソース領域とドレイン領域は、一方はコンデンサ315bに接続され、他方は最終出力線308に接続されている。最終選択用トランジスタ319のソース領域とドレイン領域は、一方はコンデンサ316bに接続され、他方は最終出力線309に接続されている。321a、322a、323aは最終リセット用トランジスタであり、321b、322b、323bは電源基準線である。最終リセット用トランジスタ321a、322a、323aのゲート電極は最終リセット線SRjに接続されている。そして、最終リセット用トランジスタ321aのソース領域とドレイン領域は、一方は電源基準線321bに接続され、他方は最終出力線307に接続されている。最終リセット用トランジスタ322aのソース領域とドレイン領域は、一方は電源基準線322bに接続され、他方は最終出力線308に接続されている。また、最終リセット用トランジスタ323aのソース領域とドレイン領域は、一方は電源基準線323bに接続され、他方は最終出力線309に接続されている。なお最終リセット線SR1~SRxは、最終出力線307、308、309を初期化するために設けられている。最終リセット線SR1~SRxのいずれか一つが選択され、最終リセット用トランジスタ221aがオンの状態になると、最終出力線307、308、309のそれぞれの電位は、電源基準線321b、322b、323bの電位に初期化される。次いで図7に示したソース信号線駆動回路101のタイミングチャートを、図8を用いて説明する。図7において、リセット信号線R1~Ryにリセット信号が印加されてから、再びリセット信号が印加されるまでの期間を1フレーム期間Fとする。そして、リセット信号線R1~Ryに信号を印加して、次の列のリセット信号線R1~Ryに信号を印加するまでの期間を水平走査期間Pとする。なお、本実施例のソース信号線駆動回路の駆動方法においては、水平走査期間Pは、サンプリング期間とシフトレジスタ動作期間に分割される。そして、サンプリング期間は、第1サブサンプリング期間、第2サブサンプリング期間、第3サブサンプリング期間の3つに分割される。第1サブサンプリング期間においては、転送用信号線301が選択される。転送用信号線301が選択されると、転送用信号線301に接続された転送用トランジスタ311がオンの状態になる。そうすると、第1サブゲート信号が入力された画素100から出力された信号がコンデンサ314bに一時的に保持される。次いで、第2サブサンプリング期間において、転送用信号線302が選択され、転送用信号線302に接続された転送用トランジスタ312がオンの状態になる。そうすると、第2サブゲート信号が入力された画素100から出力された信号がコンデンサ315bに一時的に保持される。次いで、第3サブサンプリング期間において、転送用信号線303が選択され、転送用信号線303に接続された転送用トランジスタ313がオンの状態になる。そうすると、第3サブゲート信号が入力された画素100から出力された信号がコンデンサ216bに一時的に保持される。以上でサンプリング期間は終了する。次いで、シフトレジスタ動作期間においては、コンデンサ314b、315b、316bのそれぞれに保持された信号が最終出力線307、308、309に出力される。まず1列目の最終リセット線SR1を選択する。最終リセット線SR1を選択すると、1列目の最終リセット線SR1に接続された最終リセット用トランジスタ321a、322a、323aがオンの状態となり、最終出力線307、308、309が電源基準線321b、322b、323bの電位まで初期化される。次いで1列目の最終選択線SS1を選択する。最終選択線SS1が選択すると、1列目の最終選択線SS1に接続された最終選択用トランジスタ317、318、319がオンの状態となる。そうすると、1列目のコンデンサ314b、315b、316bに一時的に保持されていた信号が最終出力線307、308、309に出力される。次いで、2列目の最終リセット線SR2を選択する。最終リセット線SR2を選択すると、2列目の最終リセット線SR2に接続された最終リセット用トランジスタ321a、322a、323aがオンの状態となり、最終出力線307、308、309が電源基準線321b、322b、323bの電位まで初期化される。次いで2列目の最終選択線SS2を選択する。最終選択線SS2を選択すると、2列目の最終選択線SS2に接続された最終選択用トランジスタ317、318、319がオンの状態となる。そうすると、2列目のコンデンサ314b、315b、316bに一時的に保持されていた信号が最終出力線307、308、309に出力される。このようにして順に、全ての最終リセット線SR1~SRxと最終出力線SS1~SSxとが交互に選択されていく。そうすると、全ての列のコンデンサ314b、315b、316bに保持されていた信号が最終出力線307、308、309に出力される。そして最後に放電用信号線305が選択され、放電用信号線305に接続された全ての放電用トランジスタ314a、315a、316aがオンの状態になり、放電用トランジスタ314a、315a、316aに接続された全ての列のコンデンサ314b、315b、316bが、電源基準線314c、315c、316cの電位まで初期化される。なお最終出力線307、308、309に出力された信号は、最終出力増幅用回路101dで増幅され、外部へ出力される。なお本実施例では、上述した実施の形態において水平走査期間を3つに分割した例を示したため、1列に3つのコンデンサ314b、315b、316bを設けた例を示したが、本発明はこれに限定されない。1列に設けられるコンデンサの数は設計者が自由に決めることが可能である。しかし、1水平走査期間を複数のサブ水平走査期間に分割する場合には、1水平走査期間に複数列分の信号が出力される。そのため、信号を保存しておくためのコンデンサは、それぞれの列で複数個サブ水平走査期間数あることが望ましい。本実施例は、実施の形態1、2、および実施例1と自由に組み合わせることが可能である。本実施例では、ソース信号線駆動回路101の実施例1、2とは異なる例について、図9、10を用いて説明する。バイアス用回路101a、サンプルホールド回路101bおよび信号出力線用駆動回路101cのj列目周辺部分101eの回路図を図9に示す。なお、本実施例では、全てのトランジスタがnチャネル型トランジスタとするが、本発明はこれに限定されず、トランジスタはnチャネル型でもpチャネル型でもどちらでもよい。バイアス用回路101aは、バイアス用トランジスタ5510aを有している。バイアス用トランジスタ5510aは、各画素の増幅用トランジスタ113と同じ極性を有し、ソースフォロワ回路を形成する。バイアス用トランジスタ5510aのゲート電極は、バイアス信号線5511に接続されている。バイアス用トランジスタ5510aのソース領域およびドレイン領域は、一方は信号出力線Sjに接続されており、もう一方は電源基準線5510bに接続されている。なお本実施例では、nチャネル型トランジスタをバイアス用トランジスタ5510aに用いた場合を示したが、本発明はこれに限定されない。例えば、pチャネル型トランジスタをバイアス用トランジスタ5510aに用いることもできるが、その場合には、バイアス用トランジスタ5510aは電源基準線ではなく電源線に接続される。転送用トランジスタ5512のゲート電極は、転送用信号線5513に接続されている。転送用トランジスタ5512のソース領域とドレイン領域は、一方は信号出力線Sjに接続され、もう一方は容量選択用トランジスタ5514d、5530d、5531dのソース領域又はドレイン領域の一方に接続されている。転送用トランジスタ5512がオン状態になると、信号出力線Sjの電位を容量選択用トランジスタ5514d、5530d、5531dを介してコンデンサ5514b、5530b、5531bに保持される。なお、本実施例では、nチャネル型トランジスタを転送用トランジスタ5512に用いた場合を示したが、本発明はこれに限定されない。例えば、pチャネル型トランジスタとnチャネル型トランジスタを並列に接続して、それらのトランジスタを転送用トランジスタとして用いてもよい。コンデンサ5514bは容量選択用トランジスタ5514dのソース領域及びドレイン領域の一方と電源基準線5514cに接続されている。容量選択用トランジスタ5514dのゲート電極は、保持容量制御線5534に接続されている。そして容量選択用トランジスタ5514dのソース領域及びドレイン領域の他方は、信号出力線Sjに接続されている。また放電用トランジスタ5514aのゲート電極は、放電用信号線5515に接続されている。そして放電用トランジスタ5514aのソース領域とドレイン領域は、一方はコンデンサ5514bに接続され、もう一方は電源基準線5514cにそれぞれ接続されている。放電用トランジスタ5514aがオン状態になることによって、コンデンサ5514bを電源基準線5514cの電位まで初期化させる。またコンデンサ5514bは、信号出力線Sjから出力された信号を一時的に蓄積する。本実施例では、j列目に設けられた複数の画素100のうち、第1サブゲート信号が入力された画素100の信号が一時的に保持されるとする。コンデンサ5530bは容量選択用トランジスタ5530dのソース領域及びドレイン領域の一方と電源基準線5530cに接続されている。容量選択用トランジスタ5530dのゲート電極は、保持容量制御線5535に接続されている。そして容量選択用トランジスタ5530dのソース領域及びドレイン領域の他方は、信号出力線Sjに接続されている。また放電用トランジスタ5530aのゲート電極は、放電用信号線5532に接続されている。そして放電用トランジスタ5530aのソース領域とドレイン領域は、一方はコンデンサ5530bに接続され、もう一方は電源基準線5530cにそれぞれ接続されている。放電用トランジスタ5530aがオン状態になることによって、コンデンサ5530bを電源基準線5530cの電位まで初期化させる。またコンデンサ5530bは、信号出力線Sjから出力された信号を一時的に保持する。本実施例では、j列目に設けられた複数の画素100のうち、第2サブゲート信号が入力された画素100の信号が一時的に保持されるとする。コンデンサ5531bは容量選択用トランジスタ5531dのソース領域及びドレイン領域の一方と電源基準線5531cに接続されている。容量選択用トランジスタ5531dのゲート電極は、保持容量制御線5536に接続されている。そして容量選択用トランジスタ5531dのソース領域及びドレイン領域の他方は、信号出力線Sjに接続されている。また放電用トランジスタ5531aのゲート電極は、放電用信号線5533に接続されている。そして放電用トランジスタ5531aのソース領域とドレイン領域は、一方はコンデンサ5531bに接続され、もう一方は電源基準線5531cにそれぞれ接続されている。放電用トランジスタ5531aがオン状態になることによって、コンデンサ5531bを電源基準線5531cの電位まで初期化させる。またコンデンサ5531bは、信号出力線Sjから出力された信号を一時的に保持する。本実施例では、j列目に設けられた複数の画素100のうち、第3サブゲート信号が入力された画素100の信号が一時的に保持されるとする。そして、容量選択用トランジスタ5514d、5530d、5531dのソース領域及びドレイン領域の一方には、最終選択用トランジスタ5516のソース領域及びドレイン領域の一方が接続されている。そして最終選択用トランジスタ5516のソース領域とドレイン領域の他方は、最終出力線5518に接続されている。最終選択用トランジスタ5516のゲート電極は、j列目最終選択線SSjに接続されている。最終選択線SS1~SSxと、最終リセット線SR1~SRxは、サンプルホールド回路101bにマトリクス状に設けられており、1列目からx列目まで交互に選択されていく。例えば、最終選択線SSjが選択され、最終選択用トランジスタ5516がオンの状態になる。そうすると、保持容量制御線5534、5535、5536のいずれか一つが選択され、容量選択用トランジスタ5514d、5530d、5531dのいずれか一つがオン状態になる。そうすると、オン状態となった容量選択用トランジスタ5514d、5530d、5531dに接続されたコンデンサ5514b、5530b、5531bに保持されていた信号が最終出力線5518に出力される。なお、最終出力線5518に信号を出力する前に、最終出力線5518に電荷が蓄積されている場合がある。そうすると、該電荷によって最終出力線5518に信号を出力したときの電位は影響を受けてしまう。そこで、最終出力線5518に信号を出力する前に、最終出力線5518の電位を、ある電位値までに初期化しておくことが必要である。そのため最終選択線SSjを選択する前に、最終リセット線SRjを選択し、最終リセット用トランジスタ5517aをオンの状態にする。そうすると、最終出力線5518の電位は電源基準線5517bの電位に初期化される。なお本実施例では、上述した実施の形態において水平走査期間を3つに分割した例を示したため、1列に3つのコンデンサ314b、315b、316bを設けた例を示したが、本発明はこれに限定されない。1列に設けられるコンデンサの数は設計者が自由に決めることが可能である。しかし、1水平走査期間を複数のサブ水平走査期間に分割する場合には、1水平走査期間に複数列分の信号が出力される。そのため、信号を保存しておくためのコンデンサは、それぞれの列で複数個サブ水平走査期間数あることが望ましい。次いで、図9に示すj列目周辺回路のタイミングチャートを図10に示す。なお本実施例では、j列目のゲート信号線Giが選択された場合におけるタイミングチャートを一例として挙げて説明する。なお本実施例では、実施例1で示したサブ水平走査期間における信号のタイミングチャートを示す。また図9において、コンデンサ5514bに一時蓄積された信号が最終出力線5518に出力される場合について示す。はじめに、i行目のゲート信号線Giが選択され、次いで放電用信号線5515が選択される。そうすると、放電用トランジスタ5514aがオンの状態になる。なお、ゲート信号線Giが選択されたサブ水平走査期間において、ゲート信号線Giと同様に保持容量制御線5534も選択されている。そして、転送用信号線5513が選択され、転送用トランジスタ5512がオンの状態になると、それぞれの画素の光電変換素子から出力された信号が各行のコンデンサ5514bに出力される。そして、各行のコンデンサ5514bに蓄積された信号は、最終出力線5518に順に出力されていく。まず1行目の最終リセット線5519を選択すると、最終リセット用トランジスタ5517aをオンの状態となる。そして、最終出力線5518を電源基準線5517bの電位に初期化して、1行目の最終選択線5519を選択する。そうすると、最終選択用トランジスタ5516がオンの状態となり、1行目のコンデンサ5514bの信号が最終出力線5518に出力される。次に、2行目の最終リセット線5519を選択し、最終リセット用トランジスタ5517aをオンの状態にし、最終出力線5518を電源基準線5517bの電位に初期化する。そして、2行目の最終選択線5519を選択し、最終選択用トランジスタ5516を導通状態にし、2行目のコンデンサ5514bの信号を最終出力線5518に出力する。このようにして順に、1行目からx行目までの最終リセット線5519を選択していき、同様の動作を繰り返す。そして、全ての行の信号を最終出力線5518に出力していく。そして、最終出力線5518に出力された信号は、最終出力増幅用回路101dで増幅され、外部へ出力される。本実施例は、実施の形態、実施例1、2、及び実施例1、2と自由に組み合わせることが可能である。本実施例では、図3に示した最終出力増幅用回路101dの回路を図11A、Bに示す。なお、最終出力線に出力される信号は、そのまま外部に取り出しても良い。しかし、出力される信号が微弱である場合には、外部に取り出す前に増幅しておくことが好ましい。また、本実施例では、最も簡単な信号増幅回路として、ソースフォロワ回路を示すが、本発明はこれに限定されない。例えば、最終出力増幅用回路101dには演算増幅器などの公知の増幅回路を用いてもよい。図11Aは、nチャネル型のソースフォロワ回路を有する最終増幅回路101dを示す。最終出力増幅用回路101dへの信号の入力は、最終選択用トランジスタ5516を介して行われる。そして最終選択用トランジスタ5516のゲート電極と接続する最終選択線SSjは、画素部104にマトリクス状に設けられており、その1列目からx列目まで順に選択される。最終出力線5518から出力された信号は、最終出力増幅用回路101dによって、増幅されて外部に出力する。最終出力線5518は、増幅用トランジスタ5521のゲート電極に接続されている。増幅用トランジスタ5521のドレイン領域は電源線5520に接続され、ソース領域は出力端子となっている。一方、バイアス用トランジスタ5522のゲート電極は、最終出力増幅用バイアス信号線5523に接続されている。バイアス用トランジスタ5522のソース領域とドレイン領域は、一方は電源基準線5524に接続され、もう一方は増幅用トランジスタ5521のソース領域に接続されている。次いで、図11Bには、pチャネル型のソースフォロワ回路を有する最終増幅回路101dを示す。最終出力線5518は、増幅用トランジスタ5521のゲート電極に接続されている。増幅用トランジスタ5521のドレイン領域は電源基準線5520に接続され、ソース領域は出力端子となる。一方、バイアス用トランジスタ5522のゲート電極は、最終出力増幅用バイアス信号線5523と接続されている。バイアス用トランジスタ5522のソース領域とドレイン領域は、一方は電源線5520と接続されており、もう一方は増幅用トランジスタ5521のソース領域と接続されている。なお、pチャネル型のソースフォロワ回路を有する図11Bに示す最終出力増幅用バイアス信号線5523の電位は、nチャネル型のソースフォロワ回路を有する図11Aに示すの最終出力増幅用バイアス信号線523の電位とは異なる。本実施例は、実施の形態1、2、および実施例1乃至3と自由に組み合わせることが可能である。本実施例では、本発明の光電変換素子と複数のトランジスタを一画素中に設けた半導体装置の断面構造について図12を用いて説明する。図12において、6000は絶縁表面を有する基板であり、6001は下地膜である。下地膜6001上には光電変換素子111、増幅用トランジスタ113、スイッチング用トランジスタ112、リセット用トランジスタ114が形成されている。また、駆動回路として、nチャネル型トランジスタ、pチャネル型トランジスタを図示する。なお、それぞれのトランジスタは公知の如何なる構造のトランジスタを用いてもよい。絶縁表面を有する基板6000上に形成された各トランジスタの構造について説明する。増幅用トランジスタ113において、6023はゲート電極、6008はゲート絶縁膜、6037はp型の不純物領域からなるソース領域及びドレイン領域、6042はソース配線、6043はドレイン配線である。スイッチング用トランジスタ112において、6024はゲート電極、6008はゲート絶縁膜、6038はp型の不純物領域からなるソース領域及びドレイン領域、6044はソース配線、6045はドレイン配線である。リセット用トランジスタ114において、6025はゲート電極、6008はゲート絶縁膜、6019はn型の不純物領域からなるソース領域及びドレイン領域、6030はLDD領域ライトドープドレイン領域、6046はソース配線、6047はドレイン配線である。光電変換素子111において、6036はp型の不純物領域からなるp型半導体層、6020bはn型の不純物領域からなるn型半導体層、6054は非晶質半導体膜からなる光電変換層i層である。駆動回路部のnチャネル型トランジスタにおいて、6026はゲート電極、6008はゲート絶縁膜、6021はn型の不純物領域からなるソース領域及びドレイン領域、6031はLDD領域ライトドープドレイン領域、6050はソース配線、6051はドレイン配線である。また、駆動回路部のpチャネル型トランジスタにおいて、6027はゲート電極、6008はゲート絶縁膜、6039はp型の不純物領域からなるソース領域及びドレイン領域、6052はドレイン配線、6053はソース配線である。そして、増幅用トランジスタ113、スイッチング用トランジスタ112、リセット用トランジスタ114、nチャネル型トランジスタ、pチャネル型トランジスタを覆って、第一層間絶縁膜6041、第二層間絶縁膜6059が設けられている。なお、本実施例は、実施の形態1、2、および実施例1乃至実施例4と自由に組み合わせることが可能である。実施例4では、本発明の半導体装置の断面構造について説明したが、本実施例では、本発明の半導体装置を封止してFPCを取り付けた状態について説明する。図13Aは本発明を用いた半導体装置の上面図であり、図13AをX-X面で切断した断面図を図13Bに示す。図13Aにおいて、4001は基板、4002は画素部、4003はソース信号線駆動回路、4004はゲート信号線駆動回路であり、それぞれの駆動回路は配線4005、4006、4007を経てFPC4008に至り、外部機器へと接続される。このとき、少なくとも画素部、好ましくは駆動回路および画素部を囲むようにしてカバー材4009、密封材4010、シーリング材ハウジング材ともいう4011図13Bに図示が設けられている。また、図13Bは本実施例の半導体装置の断面構造であり、基板4001、下地膜4012の上に駆動回路部但し、ここではnチャネル型TFTとpチャネル型TFTを組み合わせたCMOS回路を図示している4013および画素部4014但し、ここでは説明を簡単にするために光電変換素子とスイッチング用トランジスタのみを図示するが形成されている。公知の作製方法を用いて駆動回路部4013、画素部4014が完成したら、樹脂材料でなる第一層間絶縁膜平坦化膜4015を形成する。次いで、樹脂材料でなる第二層間絶縁膜4017を形成し、第二層間絶縁膜4017を覆うようにパッシベーション膜4022、充填材4023、カバー材4009が形成される。さらに、カバー材4009と基板4001の内側にシーリング材4011が設けられ、さらにシーリング材4011の外側には密封材第2のシーリング材4010が形成される。このとき、この充填材4023は、カバー材4009を接着するための接着剤としても機能する。充填材4023としては、PVCポリビニルクロライド、エポキシ樹脂、シリコン樹脂、PVBポリビニルブチラルまたはEVAエチレンビニルアセテートを用いることができる。この充填材4023の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。また、充填材4023の中にスペーサーを含有させてもよい。このとき、スペーサーをBaOなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。スペーサーを設けた場合、パッシベーション膜4022はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。また、カバー材4009としては、ガラス板、アルミニウム板、ステンレス板、FRPFiberglassReinforcedPlastics板、PVFポリビニルフルオライドフィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材4023としてPVBやEVAを用いる場合、数十μmのアルミニウムホイルをPVFフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。配線4007は、駆動回路4013が有するトランジスタに接続され、また、シーリング材4011および密封材4010と基板4001との隙間を通ってFPC4008に電気的に接続される。なお、ここでは配線4007について説明したが、他の配線4005、4006も同様にしてシーリング材4011および密封材4010の下を通ってFPC4008に電気的に接続される。なお本実施例では、充填材4023を設けてからカバー材4009を接着し、充填材4023の側面露呈面を覆うようにシーリング材4011を取り付けているが、カバー材4009およびシーリング材4011を取り付けてから、充填材4023を設けても良い。この場合、基板4001、カバー材4009およびシーリング材4011で形成されている空隙に通じる充填材の注入口を設ける。そして前記空隙を真空状態102Torr以下にし、充填材の入っている水槽に注入口を浸してから、空隙の外の気圧を空隙の中の気圧よりも高くして、充填材を空隙の中に充填する。なお、本実施例は、実施の形態1、2、および実施例1乃至実施例5と自由に組み合わせることが可能である。本発明の半導体装置を用いた電子機器の実施例として、図14を用いて説明する。図14Aは、ラインセンサを用いたハンドスキャナーである。CCD型CMOS型のイメージセンサ1001の上には、ロッドレンズアレイなどの光学系1002が設けられている。光学系1002は、被写体1004上の画像がイメージセンサ1001上に映し出されるようにするために用いられる。そして、LEDや蛍光灯などの光源1003は、被写体1004に光を照射できる位置に設けられている。そして、被写体1004の下部には、ガラス1005が設けられている。光源1003を出た光は、ガラス1005を介して被写体1004に入射する。被写体1004で反射した光は、ガラス1005を介して、光学系1002に入射する。光学系1002に入射した光は、イメージセンサ1001に入射し、そこで光電変換される。本発明の半導体装置は、イメージセンサ1001に用いることができる。図14Bは、1801は基板、1802は画素部、1803はタッチパネル、1804はタッチペンである。タッチパネル1803は透光性を有しており、画素部1802から発せられる光及び、画素部1802に入射する光を透過することができ、タッチパネル1803を通して被写体上の画像を読み込むことができる。また画素部1802に画像が表示されている場合にも、タッチパネル1803を通して、画素部1802上の画像を見ることが可能である。タッチペン1804がタッチパネル1803に触れると、タッチペン1804とタッチパネル1803とが接している部分の位置の情報を、電気信号として半導体装置に取り込むことができる。本実施例で用いられるタッチパネル1803及びタッチペン1804は、タッチパネル1803が透光性を有していて、なおかつタッチペン1804とタッチパネル1803とが接している部分の位置の情報を、電気信号として半導体装置に取り込むことができるものならば、公知のものを用いることができる。なお、本発明の半導体装置は、画素部1802に用いることができる。図14Cは、図14Bとは異なる携帯型ハンドスキャナーであり、本体1901、画素部1902、上部カバー1903、外部接続ポート1904、操作スイッチ1905で構成されている。図14Dは図14Cと同じ携帯型ハンドスキャナーの上部カバー1903を閉じた図である。画素部1902で読み込んだ画像信号を、外部接続ポート1904から携帯型ハンドスキャナーの外部に接続されている電子機器に送り、パソコンにおいて画像を補正、合成、編集等を行うことも可能である。なお、本発明の半導体装置は、画素部1802に用いることができる。また、本発明の半導体装置を用いた電子機器として、ビデオカメラ、デジタルスチルカメラ、ノート型パーソナルコンピュータ、携帯情報端末モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等などが挙げられる。図14Eはデジタルビデオカメラであり、本体2601、表示部2602、筐体2603、外部接続ポート2604、リモコン受信部2605、受像部2606、バッテリー2607、音声入力部2608、操作キー2609等を含む。本発明の半導体装置は表示部2602に用いることができる。図14Fはモバイルコンピュータであり、本体2301、表示部2302、スイッチ2303、操作キー2304、赤外線ポート2305等を含む。本発明の半導体装置2302に用いることができる。図14Gは携帯電話であり、本体2701、筐体2702、表示部2703、音声入力部2704、音声出力部2705、操作キー2706、外部接続ポート2707、アンテナ2708等を含む。本発明の半導体装置は表示部2703に用いることができる。以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。