識別キーを生成する装置であって、前記装置は、半導体製造プロセス中に提供される設計規則に意図的に違反することによる、回路を構成するノード間に発生する短絡の確率的決定によって、識別キーを生成するための、識別キージェネレータと、前記回路を構成する前記ノード間に短絡が発生するかどうかを読み出すことによって、前記識別キーを読み出すための、識別キーリーダとを備える、装置。前記回路を構成する前記ノードは、半導体の導電層に一致し、前記識別キージェネレータは、前記半導体の前記導電層間に形成される接点又はバイアが、前記導電層を短絡させるかどうかに基づいて、前記識別キーを生成する、請求項1に記載の装置。前記識別キーリーダは、前記接点又は前記バイアが前記導電層を短絡させるかどうかを読み出すことによって、前記識別キーを読み出す、請求項2に記載の装置。前記半導体の前記導電層間に形成される前記接点又は前記バイアは、半導体製造プロセス中に提供される設計規則によって決定されるサイズより小さいように構成される、請求項2に記載の装置。前記識別キージェネレータは、前記半導体の前記導電層間に形成される前記接点又は前記バイアが前記導電層を短絡させる確率と、前記接点又は前記バイアが前記導電層を短絡させない確率との間の差を、所定の誤差範囲内であるようにさせる、前記接点又は前記バイアのサイズを有する、請求項2に記載の装置。前記識別キージェネレータは、一対の導電層を接続する単一の接点又は単一のバイアを使用して1ビットのデジタル値を生成する、Nユニット構成を有し、これにより、Nビットの識別キーを、前記Nユニット構成を使用して生成し、Nは自然数である、請求項1に記載の装置。識別キーリーダによって読み出されたNビットのデジタル値の入力を受信することによって、そして、Nビットのデジタル値を、kビットに基づいてグループ化することによって、そして、複数のグループ化されたグループの中の、第1のグループと第2のグループとを比較することによって、そして、前記第1のグループ内に含まれるk個のデジタルビットを含む値が、前記第2のグループ内に含まれるk個のデジタルビットを含む値より大きい場合、デジタル値が1であると判定する前記デジタル値は、前記第1のグループと前記第2のグループとを代表することによって、前記識別キーを処理するための、識別キー処理ユニットを更に備え、kは自然数である、請求項6に記載の装置。前記第1のグループ内に含まれる前記k個のデジタルビットを含む前記値が、前記第2のグループ内に含まれる前記k個のデジタルビットを含む前記値と等しい場合、前記識別キー処理ユニットは、設定に基づいて選択的に、前記第1のグループと前記第2のグループとを代表する前記デジタル値を、1及び0のうちの一方であると判定する、あるいは、前記第1のグループ又は前記第2のグループを代表する前記デジタル値を判定しない、請求項7に記載の装置。識別キーを生成する装置であって、前記装置は、半導体の導電層間の間隔を有する、識別キージェネレータと前記識別キージェネレータは、前記半導体の前記導電層間に発生する短絡の確率に基づいて、識別キーを生成し、前記導電層間に短絡が発生するかどうかを読み出すことによって、前記識別キーを読み出すための、識別キーリーダとを備え、ここで、前記半導体の前記導電層間の前記間隔は、半導体製造プロセス中に提供される設計規則に違反するサイズに設定される、装置。前記識別キージェネレータは、前記半導体の前記導電層間に短絡が発生する確率と、前記半導体の前記導電層間に短絡が発生しない確率との間の差を、所定の誤差範囲内であるようにさせる、前記半導体の前記導電層間の前記間隔を有する、請求項9に記載の装置。前記識別キージェネレータは、同じ間隔を有するN対の導電層を有し、ここで、前記導電層の前記N対のそれぞれは、前記導電層間に短絡が発生するかどうかに基づいて1ビットのデジタル値を生成し、従って、Nビットの識別キーを生成し、Nは自然数である、請求項9に記載の装置。識別キーリーダによって読み出されたNビットのデジタル値の入力を受信することによって、そして、Nビットのデジタル値を、kユニットに基づいてグループ化することによって、そして、複数のグループ化されたグループの中の、第1のグループと第2のグループとを比較することによって、そして、前記第1のグループ内に含まれるk個のデジタルビットを含む値が、前記第2のグループ内に含まれるk個のデジタルビットを含む値より大きい場合、デジタル値が1であると判定する前記デジタル値は、前記第1のグループと前記第2のグループとを代表することによって、前記識別キーを処理するための、識別キー処理ユニットを更に備え、kは自然数である、請求項11に記載の装置。前記第1のグループ内に含まれる前記k個のデジタルビットを含む前記値が、前記第2のグループ内に含まれる前記k個のデジタルビットを含む前記値と等しい場合、前記識別キー処理ユニットは、設定に基づいて選択的に、前記第1のグループと前記第2のグループとを代表する前記デジタル値を、1及び0のうちの一方であると判定する、あるいは、前記第1のグループ又は前記第2のグループを代表する前記デジタル値を判定しない、請求項12に記載の装置。識別キーを生成する方法であって、前記方法は、半導体プロセス中に提供される設計規則に意図的に反することによる、回路を構成するノード間に発生する短絡の確率の確率的決定によって、識別キーを生成し、前記回路を構成する前記ノード間に短絡が発生するかどうかを読み出すことによって、前記識別キーを読み出すことを含む、方法。前記回路を構成する前記ノードは、半導体の導電層に一致し、前記識別キーの生成は、前記半導体の前記導電層間に形成される接点又はバイアが、前記導電層を短絡させるかどうかに基づいて、前記識別キーを生成する、請求項14に記載の方法。前記識別キーの読み出しは、前記接点又は前記バイアが前記導電層を短絡させるかどうかを読み出すことを含む、請求項15に記載の方法。前記半導体の前記導電層間に形成される前記接点又は前記バイアは、半導体製造プロセス中に提供される設計規則によって決定されるサイズ未満であるように構成される、請求項15に記載の方法。前記識別キーの前記生成は、前記半導体の前記導電層間に形成される前記接点又は前記バイアが前記導電層を短絡させる確率と、前記接点又は前記バイアが前記導電層を短絡させない確率との間の差を、所定の誤差範囲内であるようにさせる、前記接点又は前記バイアのサイズを設定する、請求項15に記載の方法。前記識別キーの生成は、単一対の導電層を接続するための単一の接点又は単一のバイアを使用して1ビットのデジタル値を生成する、Nユニット構成を使用し、Nビットの識別キーを、前記Nユニット構成を使用して生成し、Nは自然数である、請求項14に記載の方法。前記識別キーの読み出しにおいて読み出されたNビットのデジタル値の入力を受信することによって、そして、Nビットのデジタル値を、kユニットに基づいてグループ化することによって、そして、複数のグループ化されたグループの中の、第1のグループと第2のグループとを比較することによって、そして、前記第1のグループ内に含まれるk個のデジタルビットを含む値が、前記第2のグループ内に含まれるk個のデジタルビットを含む値より大きい場合、デジタル値が1であると判定する前記デジタル値は、前記第1のグループと前記第2のグループとを代表することによって、前記識別キーを処理するための、識別キーを処理することを更に含み、kは自然数である、請求項19に記載の方法。前記第1のグループ内に含まれる前記k個のデジタルビットを含む前記値が、前記第2のグループ内に含まれる前記k個のデジタルビットを含む前記値と等しい場合、前記識別キーの処理は、設定に基づいて選択的に、前記第1のグループと前記第2のグループとを代表する前記デジタル値を、1及び0のうちの一方であると判定する、あるいは、前記第1のグループ又は前記第2のグループを代表する前記デジタル値を判定しない、請求項20に記載の方法。識別キーを生成する方法であって、前記方法は、半導体の導電層間の間隔を有する、かつ、前記半導体の前記導電層間に発生する短絡の確率に基づく、識別キーを生成し、前記導電層間に短絡が発生するかどうかを読み出すことによって、識別キーを読み出すことを含み、ここで、前記半導体の前記導電層間の前記間隔は、半導体製造プロセス中に提供される設計規則に反するサイズに設定される、方法。前記識別キーの生成は、前記半導体の前記導電層間に短絡が発生する確率と、前記半導体の前記導電層間に短絡が発生しない確率との間の差を、所定の誤差範囲内であるようにさせる、前記半導体の前記導電層間の前記間隔を設定する、請求項22に記載の方法。前記識別キーの生成は、同じ間隔を有するN対の導電層を使用し、ここで、前記導電層の前記N対のそれぞれは、短絡が発生するかどうかに基づいて1ビットのデジタル値を生成し、これにより、Nビットの識別キーを生成し、Nは自然数である、請求項22に記載の方法。識別キーリーダによって読み出されたNビットのデジタル値の入力を受信することによって、そして、Nビットのデジタル値を、kユニットに基づいてグループ化することによって、そして、複数のグループ化されたグループの中の、第1のグループと第2のグループとを比較することによって、そして、前記第1のグループ内に含まれるk個のデジタルビットを含む値が、前記第2のグループ内に含まれるk個のデジタルビットを含む値より大きい場合、デジタル値が1であると判定する前記デジタル値は、前記第1のグループと前記第2のグループとを代表することによって、前記識別キーを処理するための、識別キーを処理することを更に含み、kは自然数である、請求項24に記載の方法。前記第1のグループ内に含まれる前記k個のデジタルビットを含む前記値が、前記第2のグループ内に含まれる前記k個のデジタルビットを含む前記値と等しい場合、前記識別キーの処理は、設定に基づいて選択的に、前記第1のグループと前記第2のグループとを代表する前記デジタル値を、1及び0のうちの一方であると判定する、あるいは、前記第1のグループ又は前記第2のグループを代表する前記デジタル値を判定しない、請求項25に記載の方法。請求項14~26のいずれか一項に記載の方法を実行するためにコンピュータに指示するプログラムを備える、非一時的なコンピュータ読み取り可能媒体。しかし、十分なランダム性を得るのが困難であること、及び、生成された識別キーが、時間の流れによる物理的特性の変化に起因して、又は、使用環境の変化に起因して、変化することなどの、まだ解決されていない、従来技術についての問題が存在する。1つの一般的態様では、半導体製造プロセスを介して真の乱数値を生成すること、更に、一旦生成されたら時間変化しない可能性がある値を提供する物理的複製不可能関数PUF技術を開発し、PUF技術を識別キーとして使用すること、という目的のための、識別キーを生成する装置及び方法が提供される。本発明の一態様は、デジタル値の形態における識別キー内の、デジタル値0とデジタル値1との間の均衡化を確率的に保証することが可能な、識別キーを、生成する装置及び方法を更に提供する。本発明の一態様は、比較的低コストで製造されることが可能な、簡単に製造されることが可能な、物理的に複製不可能であることが可能な、従って、外部からの攻撃の影響を受けない可能性がある、PUFを構成するための識別キーを、生成する装置及び方法を更に提供する。一態様によれば、半導体製造プロセス中に提供される設計規則に意図的に違反することによる、回路を構成するノード間に短絡が発生するかどうかの確率的決定によって、識別キーを生成する、装置が提供される。一態様によれば、半導体チップ内の導電層を電気的に接続するために使用される接点又はバイアが、導電層を短絡させるかどうかに基づいて、識別キーを生成するための、識別キージェネレータと、接点又はバイアが導電層を短絡させるかどうかを読み出すことによって、識別キーを読み出すための、識別キーリーダとを含む、識別キーを生成する装置が提供される。識別キージェネレータは、半導体製造プロセス中に提供される設計規則によって決定されるサイズ以下であるように意図的に設計されてもよい接点又はバイアを含む、回路を含んでもよい。意図的に小型であるように設計された接点又はバイアは、導電層間の短絡を確率的に決定してもよい。接点又はバイアが導電層を短絡させるかどうかの決定が確立された後、時間の流れによって、又は使用環境によって不変の特性を有する、決定された結果の値が、一度生成されてもよい。識別ジェネレータは、接点又はバイアが導電層を短絡させる確率と、接点又はバイアが導電層を短絡させない確率とが等しくてもよいように、接点のサイズ、又はバイアのサイズを設定してもよい。ここで、識別キージェネレータによって生成されるデジタル値が0に一致する確率と、識別キージェネレータによって生成されるデジタル値が1に一致する確率とは、均等に、1/2に一致してもよく、ここで、1/2の確率は、以下では、50と同等である。識別キージェネレータは、単一対の導電層を接続する単一の接点又は単一のバイアを使用して1ビットのデジタル値を生成するための回路を含んでもよく、そして、Nビットの識別キーを、N個の回路を使用して生成してもよい。識別キージェネレータによって生成されるNビットの識別キーを構成するデジタル値が0に一致する確率と、識別キージェネレータによって生成されるNビットの識別キーを構成するデジタル値が1に一致する確率とが、1/2に近いこととは異なる場合、生成される識別キーのランダム性は減少する可能性がある。本発明の一態様によれば、生成される識別キーのランダム性を保証するために識別キーを処理するための、識別キー処理ユニットが、更に含まれてもよい。識別キーを生成する装置は、識別キーリーダによって読み出された識別キーの入力を受信することによって、そして、識別キーを構成するデジタル値を、kビットに基づいてグループ化し、複数のデジタル値グループを生成することによって、そして、複数のデジタル値グループの中の、第1のグループと第2のグループとを比較することによって、そして、第1のグループ内に含まれるk個のデジタルビットを含む値が、第2のグループ内に含まれるk個のデジタルビットを含む値より大きい場合、デジタル値が1であると判定するこのデジタル値は、第1のグループと第2のグループとを代表することによって、識別キーを処理するための、識別キー処理ユニットを含んでもよい。理想的には、0が生成される確率と、1が生成される確率とが、均等に、1/2に一致する場合、生成される識別キーのランダム性は、最大限保証されてもよく、これは、しかし、実際に達成するのは極めて困難な可能性がある。次に、kビットに基づいてグループ化されることによって、2つのグループが比較される場合、0が生成される確率と、1が生成される確率とが、均等に、1/2に一致することとは異なるにもかかわらず、2つのグループは等しい条件下にあってもよく、従って、第1のグループが第2のグループより大きな値を有する確率と、第1のグループが第2のグループより低い値を有する確率とは、等しくなってもよい。第1のグループと第2のグループとは、等しい値を有する可能性があり、この場合、第1のグループと第2のグループとを代表するデジタル値は、1又は0のうちの一方であると判定されてもよく、又は、判定されなくてもよい。従って、識別キーを生成する装置内で、0が生成される確率と、1が生成される確率とが、均等に、1/2に一致することとは異なる場合でさえ、0が生成される確率と、1が生成される確率とは、識別処理ユニットを介して、最終的に等しくなってもよく、これにより、ランダム性が保証されてもよい。識別キー処理ユニットを含む、識別キーを生成する装置において、Mビットの識別キーを生成するためには、グループ化がkビットに基づいて行われる場合、M×kビットが生成される必要がある可能性がある。しかし、第1のグループ及び第2のグループの値が等しい場合、代表値は、t回、判定されなくてもよく、従って、回路は、M×kビットより更に十分な数のビットを生成するように構成されてもよい。本発明の一態様によれば、識別キーを生成する装置が提供され、この装置は、半導体の導電層間の間隔を有する、識別キージェネレータとこの識別キージェネレータは、半導体の導電層間に短絡が発生するかどうかに基づいて、識別キーを生成し、導電層間に短絡が発生するかどうかを読み出すことによって、識別キーを読み出すための、識別キーリーダとを含み、ここで、半導体の導電層間の間隔は、半導体製造プロセス中に提供される設計規則に違反するサイズに設定されてもよい。識別キージェネレータは、半導体の導電層間に短絡が発生する確率と、半導体の導電層間に短絡が発生しない確率との間の差を、所定の誤差範囲内であるようにさせる、半導体の導電層間の間隔を有してもよい。本発明の一態様によれば、識別キーを生成する方法が更に提供され、この方法は、半導体製造プロセス中に提供される設計規則に意図的に違反することによる、回路を構成するノード間に短絡が発生するかどうかの確率的決定によって、識別キーを生成し、回路を構成するノード間に短絡が発生するかどうかを読み出すことによって、識別キーを読み出すことを含む。本発明の一態様によれば、識別キーを生成する方法が更に提供され、この方法は、半導体の導電層間の間隔を有する、かつ、半導体の導電層間に短絡が発生するかどうかに基づく、識別キーを生成し、導電層間に短絡が発生するかどうかを読み出すことによって、識別キーを読み出すことを含み、ここで、半導体の導電層間の間隔は、半導体製造プロセス中に提供される設計規則に違反するサイズに設定される。例示的実施形態によれば、識別キーが半導体製造プロセスを介してランダムに生成される故に、かつ、識別キーの値は一旦生成されたら不変である故に、高い信頼性を有することが可能な、識別キーを、生成する装置及び方法が提供される。例示的実施形態によれば、デジタル値の形態における識別キー内の、デジタル値0とデジタル値1との間の均衡化を確率的に保証することが可能な、かつ、これにより、ランダム性が保証されることが可能な、識別キーを、生成する装置及び方法が提供される。例示的実施形態によれば、比較的低コストで製造されることが可能な、簡単に製造されることが可能な、物理的に複製不可能であることが可能な、従って、外部からの攻撃の影響を受けない可能性がある、識別キーを、生成する装置及び方法が提供される。本発明の、これら、及び/又は、その他の態様、特徴、及び利点は、例示的実施形態の以下の説明を、添付の図面と組み合わせて参照することによって、明白になり、かつ、より容易に理解されるようになるであろう。ここで、本発明の例示的実施形態について詳細に説明するこの例は、添付の図面に示されており、ここで、全体を通して、同様の参照番号は、同様の要素に言及する。本発明を説明するために、図面を参照することによって、例示的実施形態について以下で説明する。図1は、一例示的実施形態による、識別キーを生成する装置100を示す図である。識別キージェネレータ110は、半導体プロセスを介して、時間の流れに対して不変であってもよい識別キーを生成してもよく、識別キーは、ランダムに生成されてもよく、しかし、時間の流れに対して不変であってもよい。識別キージェネレータ110によって生成される識別キーは、例えば、Nビットのデジタル値Nは自然数に一致してもよい。生成される識別キーの信頼性における最も重要な要因は、生成される識別キーのランダム性、及び、時間の流れに対して不変であってもよい識別キーの不変性であってもよい。識別キージェネレータ110は、半導体製造プロセスにおいて生成されるノード間に短絡が発生するかどうかに依存する、ランダム性を有するように構成されてもよく、また、ノード間に短絡が発生するかどうかは、時間の流れ又は使用環境に対して不変であってもよく、従って、識別キーは、一旦生成されたら不変であってもよい。識別キージェネレータ110は、導電層例えば、金属層が、半導体製造プロセス中に生成される導電層の間に形成されてもよい接点又はバイアによって、短絡させられるかどうかに基づいて、識別キーを生成してもよい。接点又はバイアは、導電層を接続するように設計されてもよく、接点のサイズ、又はバイアのサイズは、導電層を短絡させるために共通に決定されてもよい。共通の設計規則が、導電層間の短絡を保証するための、接点又はバイアの最小サイズを決定してもよい。しかし、一例示的実施形態による識別キージェネレータ110の構成では、接点のサイズ、又はバイアのサイズは、設計規則によって決定されたサイズより小さいように意図的に決定されてもよく、これにより、接点のうちの一部、又はバイアのうちの一部は、導電層を短絡させてもよく、接点のうちのその他の部分、又はバイアのうちのその他の部分は、導電層を短絡させなくてもよい。ここで、短絡が発生するかどうかは、確率的に決定されてもよい。従来の半導体プロセスでは、接点又はバイアが導電層を短絡させない場合、プロセスは失敗したと見なされてもよく、これは、しかし、ランダム性を有する識別キーを生成するために使用されてもよい。上述の実施形態による、接点のサイズ、又はバイアのサイズを設定することについては、図2及び図3を参照して更に説明する。本発明の別の実施形態によれば、識別キージェネレータ110は、半導体製造プロセス中に、導電線間の間隔が設計規則によって決定されたサイズ未満であるように意図的に決定することによる、導電線間に短絡が発生するかどうかの確率的決定によって、ランダム性を有する識別キーを生成してもよい。上述の実施形態は、設計規則これは、従来の半導体製造プロセス中の、導電線間の開放、すなわち、所定のレベルより大きな間隔を保証するに、意図的に違反することによって、ランダムな識別キーを生成するために使用されてもよい。導電線間の間隔の設定については、図4を参照して更に説明する。識別キージェネレータ110は、本発明の上述の実施形態に従って、生成される識別キーを電気的に生成してもよい。接点又はバイアが導電層を短絡させるかどうか、又は、導電線間に短絡が発生するかどうかは、読み出しトランジスタを使用して識別されてもよく、この構成については、図6を参照して更に説明する。接点又はバイアのサイズ調節を使用する一実施形態では、接点又はバイアのサイズを調節することによる、導電層を短絡させる接点又はバイアの比率、及び、導電層を短絡させない接点又はバイアの比率が、1/2に一致する等しい確率を有するように調節される場合でさえ、短絡が発生するケース例えば、デジタル値0と、反対のケース例えば、デジタル値1との、完全に等しい比率は、保証されることが確率的に困難な可能性がある。すなわち、接点又はバイアのサイズが、設計規則によって決定された値に、より近くなるにつれて、短絡が発生する確率は、より大きくなる可能性があり、逆に、接点又はバイアのサイズが、設計規則によって決定された値より小さくなるにつれて、短絡が発生しない確率は、より大きくなる可能性がある。短絡が発生する確率と、短絡が発生しない確率とのうちの、一方がより大きくなった場合、生成される識別キーのランダム性は減少する可能性がある。同じ問題が、上述の、導電線間の間隔の調節の例示的実施形態において発生する。従って、識別キーを生成する装置100は、識別キージェネレータ110によって生成された識別キーを処理し、これによりランダム性を増加させる、識別キー処理ユニット130を更に含んでもよい。識別キー処理ユニット130の動作については、図7を参照して更に説明する。図2は、一例示的実施形態による、識別キージェネレータの構成を説明する図である。図2では、半導体製造プロセス中に、金属1層202と、金属2層201との間に形成されるバイアの構成が示されている。バイアが、設計規則によって決定された十分大きなサイズに設定される、グループ210では、バイアのうちの全てが、金属1層202と、金属2層201とを短絡させてもよく、短絡が発生するかどうかは、デジタル値0として示されてもよい。バイアが小型サイズに設定される、グループ230では、バイアのうちの全てが、金属1層202と、金属2層201とを短絡させなくてもよい。ここで、短絡が発生するかどうかは、デジタル値1として示されてもよい。バイアが、グループ210のサイズと、グループ230のサイズとの間の、中くらいのサイズに設定される、グループ220では、バイアのうちの一部が、金属1層202と、金属2層201とを短絡させてもよく、バイアのうちのその他の部分が、金属1層202と、金属2層201とを短絡させなくてもよい。グループ220と同様に、識別キージェネレータ110は、バイアのうちの一部が、金属1層202と、金属2層201とを短絡させてもよく、バイアのうちのその他の部分が、金属1層202と、金属2層201とを短絡させなくてもよいように、バイアのサイズを設定することによって構成されてもよい。バイアのサイズに関する設計規則は、半導体製造プロセスによって異なってもよい。例えば、0.18μmの相補型金属酸化膜半導体CMOSプロセス中の、バイアの設計規則が0.25μmに設定された場合、識別キージェネレータ110は、バイアのサイズを0.19μmに設定し、これにより、金属層間に短絡が発生するかどうかを確率的に決定することを可能にしてもよい。短絡が発生するかどうかの確率分布に関する、短絡が発生することの理想的な確率は、50の確率に一致してもよい。識別キージェネレータ110は、50の確率分布にできるだけ近く、バイアのサイズを設定することによって構成されてもよい。バイアのサイズの設定において、バイアのサイズは、プロセスに基づく実験によって決定されてもよい。図3は、一例示的実施形態による、識別キージェネレータの構成を説明するグラフである。グラフにおいて確認されるように、バイアのサイズが大きくなるにつれて、金属層間に短絡が発生する確率は、1に近付いてもよい。設計規則によって決定される、バイアのサイズは、Sdに一致してもよく、これは、金属層間の短絡を十分に保証する値であってもよい。Smは、金属層間に短絡が発生するかどうかの確率が理論的に0.5に一致してもよい、バイアのサイズであってもよい。Smは、プロセスに基づいて異なる値を有してもよく、同様の値が実験によって見い出されてもよく、しかし、正確なSmは、見い出すのが困難な可能性がある。識別キージェネレータ110では、金属層間に短絡が発生するかどうかは、特定の実験に基づいて、所定の許容誤差を有してもよいSx1図示せずとSx2図示せずとの間の範囲内で、0.5に設定されてもよい。ここで、Sx1及びSx2は、図示されているSxに近くてもよく、所定のマージンを有するサイズに一致してもよい。図4は、本発明の一実施形態による、識別キージェネレータの構成を説明する図である。本発明の別の実施形態によれば、金属線間に短絡が発生するかどうかが、金属線間の間隔を調節することによって、確率的に決定されてもよい。金属線間の短絡を回避するために、金属線間の間隔が比較的狭く設定される、グループ410では、全てのケースにおいて、金属線間に短絡が発生してもよい。金属線間の間隔が非常に大きく設定される、グループ430では、全てのケースにおいて、金属線間に短絡が発生しなくてもよい。グループ420と同様に、識別キージェネレータ110は、金属線のうちの一部が短絡させられてもよく、金属線のうちのその他の部分が短絡させられなくてもよいように、金属線間に短絡が確率的に発生する間隔を設定してもよい。図5は、一例示的実施形態による、識別キージェネレータ110によって識別キーを生成するために、半導体層上に形成されてもよい、接点アレイ又はバイアアレイを示す図である。図5では、半導体基板上に積層される金属層間に形成される、バイアこのバイアは、幅又は水平アライメントの中にM個のバイア、縦又は垂直アライメントの中にN個のバイア、すなわち、合計N×M個のバイアを含むの構成が示されており、M及びNは自然数である。識別キージェネレータ110は、N×Mビットの識別キーを、N×M個のバイアのそれぞれが、金属層を短絡させるデジタル値0か、又は金属層を短絡させないデジタル値1かに基づいて生成してもよい。生成されたN×Mビットの識別キーは、識別キーリーダ120によって読み出されてもよい。図6は、一例示的実施形態による、識別キージェネレータ120の回路の構成を示す図である。識別キージェネレータ120は、基準電圧VDDとグラウンドとの間の読み出しトランジスタを使用して、デジタル論理値を識別してもよい。プルダウン回路を含む図6の例では、識別キージェネレータ110内の個別のバイアが金属層を短絡させる場合、出力値は0に一致してもよく、個別のバイアが金属層を短絡させない場合、出力値は1に一致し、このようにして、識別キージェネレータ110は、識別キーを生成してもよい。プルダウン回路に関する説明は、明らかに、プルアップ回路を含む構成の例に拡張され、従って、ここでは詳細な説明は省略する。識別キーは、金属線間の短絡を使用する一例示的実施形態において、同様に生成されてもよい。図6の、識別キージェネレータ120の構成の単一の例示的実施形態が、図示され、説明されたが、本開示は、部分的例示的実施形態に限定されるものと解釈されるべきではない。従って、識別キージェネレータ110内で、金属層間、又は金属線間に短絡が発生するかどうかを判定することによって、デジタル値を生成してもよい構成のケースにおいて、様々な修正及び変形が、本開示の精神、又は本開示の範囲から逸脱することなく行われることが可能である。識別キージェネレータ110によって生成された識別キーは、識別キーリーダ120内に伝送され、記憶されてもよい。識別キーリーダ120は、生成された識別キーの入力を受信してもよい、かつ、生成された識別キーを記憶してもよい、レジスタ又はフリップフロップ図示せずに一致してもよい。更なる説明がない場合、生成された識別キーを読み出し及び記憶することが可能な、レジスタ又はフリップフロップ、及び、レジスタ又はフリップフロップに類似したその他の構成が、以下では、識別キーリーダ120として解釈されてもよい。図7は、一例示的実施形態による、識別キー処理ユニットによって識別キーを処理するプロセスを説明する図である。識別キー処理ユニット130は、所定の数に基づいて、識別キージェネレータ110によって生成されたN×Mビットのデジタル値をグループ化してもよい。デジタル値の概念的グループ化が、図7を参照して説明されているが、本発明は、説明される例示的実施形態に限定されない。レジスタ又はフリップフロップを含む識別キーリーダ120が、レジスタ又はフリップフロップをグループ化してもよい。これらの例示的実施形態は、当業者が容易に適用することが可能であり、従って、本発明の範囲から逸脱するものと解釈されるべきではない。図7では、4つのデジタル値が、単一のグループにグループ化されている。識別処理ユニット130は、グループ710、及びグループ720のそれぞれによって生成される、4ビットのデジタル値を比較してもよい。グループ710の4ビットのデジタル値が、グループ720の4ビットのデジタル値より大きい場合、グループ710及びグループ720を代表するデジタル値は、1であると判定されてもよい。逆に、グループ710の4ビットのデジタル値が、グループ720の4ビットのデジタル値未満である場合、グループ710及びグループ720を代表するデジタル値は、0であると判定されてもよい。また、グループ720の4ビットのデジタル値が、グループ710の4ビットのデジタル値より大きい場合、代表的デジタル値は、1であると判定されてもよい。グループ710の4ビットのデジタル値と、グループ720の4ビットのデジタル値とが等しい場合、代表的デジタル値は、1及び0のうちの1つであると判定されてもよく、又は、判定されなくてもよい。この手法を使用して、グループ730とグループ740との比較を使用して代表的デジタル値を生成することによって、及び同様のことによって、生成された識別キーを使用して、識別キーが最終的に決定されてもよい。上記の説明は、識別キーのランダム性を増加させるために識別キーを処理するプロセスと解釈されてもよい。識別キージェネレータ110では、時には、短絡が発生する比率デジタル値0と、短絡が発生しない比率デジタル値1とが異なる場合、0と1との間の均衡化が行われない可能性がある。ここで、各ビットに関する、1が生成される確率、及び、0が生成される確率は、50とは異なる可能性がある。しかし、2つのグループは同等であるため、2つのグループのうちの一方が、2つのグループのうちの他方より大きなデジタル値を有してもよい確率は、50に一致してもよい。従って、0と1との間の確率的均衡化が、上述のプロセスを介して行われてもよい。最初に生成される識別キーがN×Mビットに一致する場合、識別キー処理ユニット130によって最終的に決定されてもよい識別キーは、N×M/8ビットに一致してもよく、なぜなら、新たな1ビットのデジタル値は、8ビットのデジタル値を使用して決定されてもよいからである。識別キー処理ユニット130によって識別キーをグループ化するプロセス、又は処理するプロセスに関する、上記の説明は、例示的実施形態に限定されず、デジタル値0とデジタル値1との間の均衡化を維持するために識別キーを処理するプロセスに対する、様々な修正及び変形が、本開示の精神、又は本開示の範囲から逸脱することなく行われることが可能である。識別キージェネレータ110によって生成された、かつ、識別キー処理ユニット130によって決定された、新たな識別キーは、ランダム性を有してもよく、かつ、理論的には一旦生成されたら継続的に不変であってもよい、信頼性のある値となってもよい。本発明の実施形態によれば、時間の流れによって不変であってもよい、乱数の特性を有する、信頼性のある識別キーが、比較的低い製造コストで容易に製造されることが可能である。ランダムな識別キーが、半導体製造プロセス中に生成されてもよく、識別キーは、製造プロセスが完了した後、不変であってもよく、従って、従来の手法における、識別キーを不揮発性メモリに外部から入力するプロセスは、不要であってもよい。従って、識別キーを外部から入力する、及び出力するプロセスは存在せず、半導体チップの設計図が漏洩した場合、識別キーは、製造プロセス中の、物理的特性の差に基づいて生成されてもよく、複製不可能であり、非常に優れたセキュリティを有する。また、不揮発性メモリの製造プロセスが不要であるため、製造コストが減少する可能性がある。図8は、一例示的実施形態による、識別キーを生成する方法を示す図である。動作810において、識別キージェネレータ110は、識別キーを生成してもよい。識別キージェネレータ110は、半導体製造プロセス中に生成されるノード間に短絡が発生するかどうかにおける、ランダム性を有するように構成されてもよく、また、ノード間に短絡が発生するかどうかの特性は、物理的に不変であってもよく、従って、識別キーは、一旦生成されたら不変であってもよい。識別キージェネレータ110は、半導体製造プロセス中に生成される導電層の間に形成されてもよい接点又はバイアの間に、短絡が発生するかどうかに基づいて、識別キーを生成してもよい。接点のサイズ、又はバイアのサイズの設定は、図2及び図3を参照して上述した通りである。識別キージェネレータ110は、導電線のうちの一部が短絡し、導電線のうちのその他の部分が短絡しないように、半導体製造プロセス中に、導電線間の間隔を調節してもよく、これにより、ランダム性を有する識別キーを生成する。この実施形態は、図4~図6を参照して上述した通りである。動作820において、識別キーリーダ120は、生成された識別キーを、レジスタ又はフリップフロップを使用して記憶してもよい。識別キーの生成、及び識別キーの読み出しにおいて、接点又はバイアが導電層又は導電線を短絡させるかどうかは、読み出しトランジスタを使用して識別されてもよく、これは、図6を参照して説明した通りである。動作830において、識別キー処理ユニット130は、識別キージェネレータ110によって生成された識別キーを処理し、このようにして、ランダム性を保証してもよい。識別キーを処理するプロセスは、図7を参照して上述した通りである。本発明の上述の例示的実施形態は、コンピュータによって実施される様々な動作を実行するためのプログラム命令を含む、非一時的なnon-transitoryコンピュータ読み取り可能媒体内に記録されてもよい。媒体は、また、データファイル、データ構造などを、単独で、又はプログラム命令と組み合わせて含んでもよい。非一時的なコンピュータ読み取り可能媒体の例は、磁気媒体ハードディスク、フロッピーディスク、及び磁気テープなど、光媒体CDROMディスク、及びDVDなど、光磁気媒体光ディスクなど、及びプログラム命令を記憶及び実行するように特に構成されたハードウェア装置読み取り専用メモリROM、ランダムアクセスメモリRAM、フラッシュメモリなどを含む。プログラム命令の例は、コンパイラによって生成されるものなどの、機械コード、及び、コンピュータによってインタープリタを使用して実行されてもよい高水準コードを含む、ファイルの、両方を含む。説明されたハードウェア装置は、本発明の上述の例示的実施形態の動作を実行するための、1つ以上のソフトウェアモジュールとして働くように構成されてもよく、又は、その逆であってもよい。本発明のいくつかの例示的実施形態について図示し、説明したが、本開示は、説明された例示的実施形態に限定されない。代わりに、これらの例示的実施形態に対して、本発明の原理及び精神から逸脱することなく、変更が行われてもよく、本発明の範囲は、特許請求の範囲、及びその均等物によって規定される、ということが、当業者によって理解されるであろう。