"電源電圧から互いに対応する複数の第1の微少電流を発生する第1のカレントミラー回路と、ゲートと、ドレインと、ソースとを有し、上記ドレインと上記ソースとの間に誘起される電圧に基づいて出力電流を生成するMOS抵抗と、上記複数の第1の微少電流のうちの複数の第1の微少電流に基づいてサブスレッショルド飽和領域で動作する複数の第1のMOSトランジスタを備え、当該複数の第1の微少電流に基づいて、上記MOS抵抗を強反転線形領域で動作させるようにゲートバイアス電圧を生成し、当該ゲートバイアス電圧を上記MOS抵抗のゲートに印加するゲートバイアス電圧生成回路と、上記複数の第1の微少電流のうちの複数の第1の微少電流に基づいてサブスレッショルド飽和領域で動作する複数の第2のMOSトランジスタを備え、当該複数の第1の微少電流に基づいてドレインバイアス電圧を生成し、当該ドレインバイアス電圧を上記MOS抵抗のドレインに印加するドレインバイアス電圧生成回路と、上記複数の第1の微少電流のうちの1つの第1の微少電流に基づいて、上記出力電流が温度変化に対して一定となるように、所定の温度係数を有しかつ所定のオフセット電圧を含む追加バイアス電圧を生成する追加バイアス電圧生成回路とを備え、上記ドレインバイアス電圧生成回路は、上記ドレインバイアス電圧に上記追加バイアス電圧を加算して、加算結果の電圧を上記ドレインバイアス電圧として上記MOS抵抗のドレインに印加することを特徴とする基準電流源回路。上記追加バイアス電圧生成回路はMOS抵抗ラダー回路を備え、上記MOS抵抗ラダー回路は、ダイオード接続されかつ上記1つの第1の微少電流に基づいてサブスレッショルド飽和領域で動作する第1のnMOSトランジスタと、上記第1のnMOSトランジスタに接続点を介して直列に接続され、かつ上記1つの第1の微少電流に基づいてサブスレッショルド線形領域で動作する第2のnMOSトランジスタとを備え、上記接続点に発生される電圧を上記追加バイアス電圧として出力することを特徴とする請求項1記載の基準電流源回路。上記第1のnMOSトランジスタは、上記複数の第2のMOSトランジスタのうちの1つのMOSトランジスタであることを特徴とする請求項2記載の基準電流源回路。上記追加バイアス電圧生成回路はMOS抵抗ラダー回路を備え、上記MOS抵抗ラダー回路は、ダイオード接続されかつ上記1つの第1の微少電流に基づいてサブスレッショルド飽和領域で動作する第1のnMOSトランジスタと、上記第1のnMOSトランジスタに第1の接続点を介して直列に接続され、かつ上記1つの第1の微少電流に基づいてサブスレッショルド線形領域で動作し1つ又は複数の第2の接続点を介して互いに直接に接続された複数の第2のnMOSトランジスタとを備え、上記第1の接続点、及び上記各第2の接続点のうちの1つの接続点に発生される電圧を、上記追加バイアス電圧として出力することを特徴とする請求項1記載の基準電流源回路。上記第1のnMOSトランジスタは、上記複数の第2のMOSトランジスタのうちの1つのMOSトランジスタであることを特徴とする請求項4記載の基準電流源回路。上記複数の第2のnMOSトランジスタは、上記第1の接続点と接地との間に接続され、上記追加バイアス電圧生成回路は、上記第1の接続点と接地との間、及び上記各第2の接続点と接地との間にそれぞれ接続され、複数のスイッチ手段のうちの1つがオンされるように制御される複数のスイッチ手段をさらに備えたことを特徴とする請求項4又は5記載の基準電流源回路。上記第1のカレントミラー回路は複数のカスコードカレントミラー回路を含むことを特徴とする請求項1乃至6のうちのいずれか1つに記載の基準電流源回路。スタートアップ回路をさらに備え、上記スタートアップ回路は、上記基準電流源回路の非動作時を検出する検出回路と、上記検出回路により上記基準電流源回路の非動作時が検出されたとき、上記基準電流源回路に所定の起動電流を流すことにより上記基準電流源回路を起動する起動トランジスタ回路とを備えたことを特徴とする請求項1乃至7のうちのいずれか1つに記載の基準電流源回路。上記スタートアップ回路はさらに、上記検出回路にバイアス動作電流を供給する電流供給回路を備え、上記電流供給回路は、上記電源電圧から所定の第2の微小電流を発生する微小電流発生回路と、上記微小電流発生回路により発生された第2の微小電流に対応する第3の微小電流を上記バイアス動作電流として発生する第2のカレントミラー回路とを備えたことを特徴とする請求項8記載の基準電流源回路。絶対零度におけるMOSFETのしきい値電圧を出力する電圧源回路が提案されている非特許文献1参照。。この電圧源回路は、電圧源としての利用が提案されているが、この電圧源回路に流れる電流は、LSIの製造プロセスバラツキ及び電源電圧の変動に対して安定な特徴を有する。しかし、この電圧源回路を電流源として用いる場合、この電圧源回路に流れる電流は、温度特性を有し、温度が上昇すると電流量が増大する課題があった。これに対して、温度特性変化を解決するための電流源回路が提案されている特許文献1、特許文献2及び非特許文献2参照。。この電流源回路は、nチャネルMOSFET以下、nMOSトランジスタという。の伝導キャリアである電子の移動度以下、電子移動度という。と、pチャネルMOSFET以下、pMOSトランジスタという。の伝導キャリアであるホールの移動度以下、ホール移動度という。との温度依存性の相違を利用する。電子移動度の温度依存性とホール移動度の温度依存性とは異なるので、それぞれの移動度に依存する電流を生成し、これらの電流を減算することによって電流の温度特性を制御する。しかし、この電流源回路では、2種類の移動度に依存する電流を生成するために相補構造を有する2つの電流源回路を用いる必要があり、かつ電流を減算するために電流減算回路を用いる必要があるので、回路面積及び消費電力が増加する課題があった。本発明の目的は以上の問題点を解決し、従来技術に比較して、回路面積を削減し、出力電流の温度特性が室温においてゼロになるように制御することができる基準電流源回路を提供することにある。本発明に係る基準電流源回路は、電源電圧から互いに対応する複数の第1の微少電流を発生する第1のカレントミラー回路CM11と、ゲートと、ドレインと、ソースとを有し、上記ドレインと上記ソースとの間に誘起される電圧に基づいて出力電流IREFを生成するMOS抵抗MRと、上記複数の第1の微少電流のうちの複数の第1の微少電流に基づいてサブスレッショルド飽和領域で動作する複数の第1のMOSトランジスタを備え、当該複数の第1の微少電流に基づいて、上記MOS抵抗MRを強反転線形領域で動作させるようにゲートバイアス電圧VGBを生成し、当該ゲートバイアス電圧VGBを上記MOS抵抗MRのゲートに印加するゲートバイアス電圧生成回路GB1と、上記複数の第1の微少電流のうちの複数の第1の微少電流に基づいてサブスレッショルド飽和領域で動作する複数の第2のMOSトランジスタを備え、当該複数の第1の微少電流に基づいてドレインバイアス電圧VGS1-VGS2を生成し、当該ドレインバイアス電圧VGS1-VGS2を上記MOS抵抗MRのドレインに印加するドレインバイアス電圧生成回路DB1と、上記複数の第1の微少電流のうちの1つの第1の微少電流I11に基づいて、上記出力電流IREFが温度変化に対して一定となるように、所定の温度係数γを有しかつ所定のオフセット電圧βを含む追加バイアス電圧VSRを生成する追加バイアス電圧生成回路10とを備え、上記ドレインバイアス電圧生成回路DB1は、上記ドレインバイアス電圧VGS1-VGS2に上記追加バイアス電圧VSRを加算して、加算結果の電圧VSRVGS1-VGS2を上記ドレインバイアス電圧VSRとして上記MOS抵抗のドレインに印加することを特徴とする。上記基準電流源回路において、上記追加バイアス電圧生成回路10bはMOS抵抗ラダー回路を備え、上記MOS抵抗ラダー回路は、ダイオード接続されかつ上記1つの第1の微少電流I11に基づいてサブスレッショルド飽和領域で動作する第1のnMOSトランジスタM0と、上記第1のnMOSトランジスタに接続点N1を介して直列に接続され、かつ上記1つの第1の微少電流I11に基づいてサブスレッショルド線形領域で動作する第2のnMOSトランジスタM1とを備え、上記接続点N1に発生される電圧VD1を上記追加バイアス電圧VSRとして出力することを特徴とする。また、上記基準電流源回路において、上記第1のnMOSトランジスタは、上記複数の第2のMOSトランジスタのうちの1つのMOSトランジスタMN21であることを特徴とする。さらに、上記基準電流源回路において、上記追加バイアス電圧生成回路10はMOS抵抗ラダー回路を備え、上記MOS抵抗ラダー回路は、ダイオード接続されかつ上記1つの第1の微少電流I11に基づいてサブスレッショルド飽和領域で動作する第1のnMOSトランジスタM0と、上記第1のnMOSトランジスタM0に第1の接続点N1を介して直列に接続され、かつ上記1つの第1の微少電流I11に基づいてサブスレッショルド線形領域で動作し1つ又は複数の第2の接続点N2,N3,...,Nn-1nは3以上の整数。を介して互いに直接に接続された複数の第2のnMOSトランジスタM1,M2,...,Mn-1nは3以上の整数。とを備え、上記第1の接続点N1、及び上記各第2の接続点N2,N3,...,Nn-1のうちの1つの接続点に発生される電圧を、上記追加バイアス電圧VSRとして出力することを特徴とする。またさらに、上記基準電流源回路において、上記第1のnMOSトランジスタM0は、上記複数の第2のMOSトランジスタのうちの1つのMOSトランジスタMN21であることを特徴とする。また、上記基準電流源回路において、上記複数の第2のnMOSトランジスタM1,M2,...,Mn-1nは3以上の整数。は、上記第1の接続点N1と接地との間に接続され、上記追加バイアス電圧生成回路10Dは、上記第1の接続点N1と接地との間、及び上記各第2の接続点N2,N3,...,Nn-1nは3以上の整数。と接地との間にそれぞれ接続され、複数のスイッチ手段SW1,SW2,...,SWn-1nは3以上の整数。のうちの1つがオンされるように制御される複数のスイッチ手段をさらに備えたことを特徴とする。さらに、上記基準電流源回路において、上記第1のカレントミラー回路CM13は複数のカスコードカレントミラー回路を含むことを特徴とする。またさらに、上記基準電流源回路において、スタートアップ回路40をさらに備え、上記スタートアップ回路40は、上記基準電流源回路の非動作時を検出する検出回路50と、上記検出回路50により上記基準電流源回路の非動作時が検出されたとき、上記基準電流源回路に所定の起動電流I402を流すことにより上記基準電流源回路を起動する起動トランジスタ回路MN402とを備えたことを特徴とする。また、上記基準電流源回路において、上記スタートアップ回路40はさらに、上記検出回路50にバイアス動作電流を供給する電流供給回路41を備え、上記電流供給回路41は、上記電源電圧から所定の第2の微小電流I401を発生する微小電流発生回路と、上記微小電流発生回路により発生された第2の微小電流I401に対応する第3の微小電流I407を上記バイアス動作電流として発生する第2のカレントミラー回路とを備えたことを特徴とする。本発明に係る基準電流源回路によれば、追加バイアス電圧生成回路が所定の温度係数を有しかつ所定のオフセット電圧を含む追加バイアス電圧を生成し、ドレインバイアス電圧生成回路が、ドレインバイアス電圧に追加バイアス電圧を加算して、加算結果の電圧をMOS抵抗のドレインに印加するので、出力電流の温度特性が室温においてゼロになるように制御することができ、基準電流源回路はプロセスのバラツキ、電源電圧のバラツキ、及び温度のバラツキを含むバラツキ以下、PVTバラツキという。に対して安定に一定の出力電流を供給することができる。また、追加バイアス電圧生成回路は一本の電流パスであるので、基準電流源回路は、従来技術に係る電流源回路と比較して、半分以下の回路面積で構成でき、かつ消費電力を削減することができる。また、本発明に係る基準電流源回路によれば、追加バイアス電圧生成回路においてサブスレッショルド飽和領域で動作する第1のnMOSトランジスタと、ドレインバイアス電圧生成回路においてサブスレッショルド飽和領域で動作するnMOSトランジスタとを共通化することで、上記基準電流源回路に比較してトランジスタ数を削減することができる。さらに、本発明に係る基準電流源回路によれば、基準電流源回路はスタートアップ回路を備えて構成され、スタートアップ回路は、基準電流源回路に動作電流が流れていないときにのみ動作して基準電流源回路に動作電流を流し、基準電流源回路に動作電流が流れているときには動作しない。したがって、基準電流源回路は正常な動作点で動作する。第1の実施形態.本発明の第1の実施形態に係る基準電流源回路1は、非特許文献1に開示された電圧源回路に、微小なオフセット電圧βを含む追加バイアス電圧VSRを生成する追加バイアス電圧生成回路10をさらに備えて構成することにより、出力電流IREFの温度依存性を改善する。図1は、本発明の第1の実施形態に係る基準電流源回路1の構成を示す回路図である。図1において、基準電流源回路1は、電流源回路100と追加バイアス電圧生成回路10とを備えて構成される。さらに、電流源回路100は、カレントミラー回路CM11と、ゲートバイアス電圧生成回路GB1と、ドレインバイアス電圧生成回路DB1と、MOS抵抗MRとを備えて構成される。第1の実施形態に係る基準電流源回路1は、電源VDDからの電源電圧から互いに対応する微少電流I11,I21,IREF,I31,I32を発生する第1のカレントミラー回路CM11と、ゲートと、ドレインと、ソースとを有し、ドレインとソースとの間に誘起される電圧VDSRに基づいて出力電流IREFを生成するMOS抵抗MRと、微少電流I31,I32に基づいてサブスレッショルド飽和領域で動作するnMOSトランジスタMN31,MN32,MN33を備え、微少電流I31,I32に基づいて、MOS抵抗MRを強反転線形領域で動作させるようにゲートバイアス電圧VGBを生成し、当該ゲートバイアス電圧VGBをMOS抵抗MRのゲートに印加するゲートバイアス電圧生成回路GB1と、微少電流IREF,I21に基づいてサブスレッショルド飽和領域で動作するnMOSトランジスタMN21,MN22を備え、微少電流IREF,I21に基づいてドレインバイアス電圧VGS1-VGS2を生成し、当該ドレインバイアス電圧VGS1-VGS2をMOS抵抗MRのドレインに印加するドレインバイアス電圧生成回路DB1と、微少電流I11に基づいて、出力電流IREFが温度変化に対して一定となるように、所定の温度係数γを有しかつ所定のオフセット電圧βを含む追加バイアス電圧VSRを生成する追加バイアス電圧生成回路10とを備え、ドレインバイアス電圧生成回路DB1は、ドレインバイアス電圧VGS1-VGS2に追加バイアス電圧VSRを加算して、加算結果の電圧VSRVGS1-VGS2をドレインバイアス電圧VDSRとしてMOS抵抗MRのドレインに印加することを特徴とする。図1において、カレントミラー回路CM11は、pMOSトランジスタMP11,MP21,MP22,MP31及びMP32を備えて構成される。また、ゲートバイアス電圧生成回路GB1は、nMOSトランジスタMN31,MN32,MN33を備えて構成される。さらに、ドレインバイアス電圧生成回路DB1は、nMOSトランジスタMN21,MN22を備えて構成され、電流制御端子Nを有する。ここで、pMOSトランジスタMP21,MP22とドレインバイアス電圧生成回路DB1とは微小電流発生回路CG11を構成し、微少電流発生回路CG11と、nMOSトランジスタであるMOS抵抗MRとは、電流生成回路20を構成する。電流生成回路20において、pMOSトランジスタMP21のソースは、電源VDDに接続される。pMOSトランジスタMP21のドレインは、nMOSトランジスタMN21のドレインに接続される。pMOSトランジスタMP22のソースは、電源VDDに接続され、pMOSトランジスタMP22のドレインは、pMOSトランジスタMP22のゲート及びnMOSトランジスタMN22のドレインに接続される。nMOSトランジスタMN21のゲートは、nMOSトランジスタMN22のゲート及びnMOSトランジスタMN21のドレインに接続され、nMOSトランジスタMN21のソースは、電流制御端子Nに接続される。nMOSトランジスタMN22のソースは、MOS抵抗MRのドレインに接続される。MOS抵抗MRのゲートは、pMOSトランジスタMP32のドレインとnMOSトランジスタMN33のドレインとの接続点に接続され、MOS抵抗MRのソースは接地される。また、pMOSトランジスタMP31のソースは電源VDDに接続され、pMOSトランジスタMP31のドレインは、nMOSトランジスタMN31のドレインとnMOSトランジスタMN31のゲートとnMOSトランジスタMN32のゲートとに接続される。nMOSトランジスタMN31のソースは、nMOSトランジスタMN32のドレインとnMOSトランジスタMN33のソースとに接続される。nMOSトランジスタMN32のソースは接地される。pMOSトランジスタMP32のソースは電源VDDに接続され、pMOSトランジスタMP32のドレインは、nMOSトランジスタMN33のドレインとnMOSトランジスタMN33のゲートとMOS抵抗MRのゲートとに接続される。さらに、pMOSトランジスタMP11のゲートは、pMOSトランジスタMP21のゲートに接続され、pMOSトランジスタMP11のソースは電源VDDに接続され、pMOSトランジスタMP11のドレインは、追加バイアス電圧生成回路10に接続される。基準電流源回路1において、ドレインバイアス電圧生成回路DB1及びゲートバイアス電圧生成回路GB1はそれぞれ、特許文献1、特許文献2及び非特許文献2の電圧源回路におけるドレインバイアス電圧生成回路及びゲートバイアス電圧生成回路と同様の構成を有する。また、図1において、カレントミラー回路CM11は、電源VDDからの電源電圧から、pMOSトランジスタMP22に流れる出力電流IREFに対応する微小電流I11,I21,I31,I32を発生する。微少電流I11は追加バイアス電圧生成回路10に出力され、微小電流I21,I31,I32はpMOSトランジスタMP21,MP31,MP32のそれぞれに流れる。微小電流発生回路CG11において、pMOSトランジスタMP22及びnMOSトランジスタMN22に流れる出力電流IREFに対応する微小電流がpMOSトランジスタMP21及びnMOSトランジスタMN21に流れる。また、nMOSトランジスタMN31,MN33は差動対を構成する。なお、特許文献1、特許文献2及び非特許文献2の電圧源回路では、温度に対して一定の電圧を得るために、ゲートバイアス電圧生成回路において2段の差動対を用いる。しかし、電流を生成する場合は温度に対して一定の電圧は必要ないので、ゲートバイアス電圧生成回路GB1は、1段の差動対を用いる。図1のカレントミラー回路CM11において、pMOSトランジスタMP11,MP21,MP22,MP31及びMP32は、それぞれサブスレッショルド飽和領域で動作する。また、ゲートバイアス電圧生成回路GB1において、nMOSトランジスタMN31,MN32,MN33は、微少電流I31,I32に基づいてサブスレッショルド飽和領域で動作する。そして、ゲートバイアス電圧生成回路GB1は、微少電流I31,I32に基づいて、MOS抵抗MRを強反転線形領域で動作させるようにゲートバイアス電圧VGBを生成し、ゲートバイアス電圧VGBをMOS抵抗MRのゲートに印加する。強反転線形領域で動作させたMOSトランジスタは、抵抗として扱うことができる特許文献1及び2参照。ので、MOS抵抗MRは、抵抗として動作する。また、図1において、詳細後述するように、追加バイアス電圧生成回路10は、微少電流I11に基づいて、温度係数γを有しオフセット電圧βを含む追加バイアス電圧VSR=γTβを生成し、電流制御端子Nに印加する。さらに、ドレインバイアス電圧生成回路DB1において、nMOSトランジスタMN21,MN22は微少電流I21,IREFに基づいてサブスレッショルド飽和領域で動作する。そして、ドレインバイアス電圧生成回路DB1は、nMOSトランジスタMN21のゲートソース間電圧VGS1と、nMOSトランジスタMN22のゲートソース間電圧VGS2とで表される所定の電圧VGS1-VGS2を発生し、電圧VGS1-VGS2に追加バイアス電圧VSRを加算して、加算結果の電圧をドレインバイアス電圧VDSRとしてMOS抵抗MRのドレインに印加する。この結果、MOS抵抗MRに、ドレインとソースとの間のドレインバイアス電圧VDSRに対応する出力電流IREFが流れる。以下、基準電流源回路1の動作を詳細に説明する。一般に、MOSFETがサブスレッショルド領域で動作している場合、MOSFETに流れる電流Iサブスレッショルド電流ともいう。は、ドレインソース間電圧VDSが例えば0.1V以下サブスレッショルド線形領域であるときは、以下の式1で表される。ここで、K=W/Lはチャネル長Lとチャネル幅Wとのアスペクト比、I0=μCOXη-1VT2はサブスレッショルド電流の前置係数、μはキャリア移動度、COX=εox/toxは単位面積当たりの酸化膜容量、toxは酸化膜厚、εoxは酸化膜の誘電率、ηはサブスレッショルドスロープ係数、VT=kBT/qは熱電圧、kBはボルツマン定数、Tは絶対温度、qは電気素量、VGSはゲートソース間電圧、VTHはしきい値電圧である非特許文献3参照。。また、ドレインソース間電圧VDSが例えば0.1V以上サブスレッショルド飽和領域であるときは、MOSFETに流れる電流Iは、式2で表される。また、キャリア移動度μの温度依存性は、式3で表される。ここで、μ0は室温T0におけるキャリア移動度、mはキャリア移動度の温度係数である。図1の基準電流源回路1を流れる出力電流IREFは、強反転線形領域で動作するMOS抵抗MRの電気的特性によって決まる。MOS抵抗MRのドレインソース間電圧VDSRが十分小さいとき、出力電流IREFは、式4で表される。ここで、追加バイアス電圧生成回路10によって生成されかつ微小なオフセット電圧βを含む追加バイアス電圧VSRが、ドレインソース間電圧VDSRに含まれている場合を考える。このとき、MOS抵抗MRのドレインソース間電圧VDSRは、式5で表すことができる。ここで、αはドレインソース間電圧VDSRの温度係数であり、追加バイアス電圧VSRの温度係数γを含む。式3~5より、出力電流IREFの温度特性TCIは、式6で表される。式6において、β/αの取りうる値の範囲を考えると、式6の右辺第2項の値は0から1/Tまで変動する。一般的なCMOSトランジスタのキャリア移動度の温度係数mは約1.5であることから非特許文献3参照。、β/αを適切な値に設定することによって、室温において出力電流IREFの温度特性TCIをゼロにすることができる。図2は、温度に対する図1の基準電流源回路1によって生成される出力電流IREFの温度特性TCIの数値計算結果を示すグラフである。オフセット電圧βがゼロのときすなわち、β/α=0のとき、温度特性TCIは、温度が-20°Cから100°Cまでの範囲において常に正となる。これは、出力電流IREFが温度上昇にしたがって増加することを意味する。また、図2に示すように、オフセット電圧βによって、温度特性TCIを変化させることができる。特に、β/α=300のとき、温度特性TCIを室温においてゼロにすることができる。したがって、β/αを適切な値に設定することにより、温度依存性を改善した出力電流IREFを得ることができる。上述したように、追加バイアス電圧VSRに含まれるオフセット電圧βを用いることで出力電流IREFの温度依存性を改善することができる。式5に示す通り、MOS抵抗MRのドレインソース間電圧VDSRは、温度係数α及びオフセット電圧βによって決定されるため、図1の基準電流源回路1は、ドレインソース間電圧VDSRにオフセット電圧βを導入するための追加バイアス電圧生成回路10を挿入したことを特徴としている。図3は、図1の追加バイアス電圧生成回路10の構成を示す回路図である。図3に示すように、追加バイアス電圧生成回路10は、複数n個のnMOSトランジスタMii=0,1,...,n-1;nは2以上の整数。を備えて構成される。nMOSトランジスタM0のドレインは、pMOSトランジスタMP11のドレインに接続されている。nMOSトランジスタM0のソースは、タップ接続点ともいう。N1を介してnMOSトランジスタM1のドレインに接続され、nMOSトランジスタM1のソースは、タップN2を介してnMOSトランジスタM2のドレインに接続される。以下同様に、nMOSトランジスタMjj=2,3,...,n-2のソースはそれぞれ、タップNj1を介してnMOSトランジスタMj1のドレインに接続される。nMOSトランジスタMn-1のソースは接地される。nMOSトランジスタMii=0,1,...,n-1のゲートはそれぞれ、nMOSトランジスタM0のドレインに接続される。ここで、タップNii=1,2,...,n-1の電圧を中間電圧VDii=1,2,...,n-1という。また、n個のnMOSトランジスタMii=0,1,...,n-1は、MOS抵抗ラダー回路を構成する。図3の追加バイアス電圧生成回路10において、ダイオード接続されたnMOSトランジスタM0は、微少電流I11に基づいてサブスレッショルド飽和領域で動作し、nMOSトランジスタM0以外のnMOSトランジスタMii=1,2,...,n-1は微少電流I11に基づいてサブスレッショルド線形領域で動作する。1本の電流パスを含む追加バイアス電圧生成回路10には、出力電流IREFに対応する微小電流I11が流れて、各タップNiに中間電圧VDiが誘起される。そして、中間電圧VDiのうち、出力電流IREFが温度変化に対して一定となるような電圧が追加バイアス電圧VSRとして電流制御端子Nに印加される。このため、追加バイアス電圧生成回路10におけるnMOSトランジスタMii=0,1,...,n-1を適切に設計することにより、出力電流IREFの温度特性TCIが室温においてゼロになるように制御することができる。以上説明したように、第1の実施形態によれば、追加バイアス電圧生成回路10が追加バイアス電圧VSRを電流制御端子Nに印加するので、出力電流IREFの温度特性TCIが室温においてゼロになるように制御することができ、基準電流源回路1はPVTバラツキに対して安定に一定の出力電流IREFを供給することができる。また、追加バイアス電圧生成回路10は一本の電流パスであるので、基準電流源回路1は、従来技術に係る電流源回路と比較して、半分以下の回路面積で構成でき、かつ消費電力を削減することができる。図4は、3つのnMOSトランジスタM0,M1,M2を有する追加バイアス電圧生成回路10aの構成を示す回路図である。追加バイアス電圧生成回路10aは、上述した追加バイアス電圧生成回路10においてnMOSトランジスタの数を表すnが3のときの回路であり、上述した場合と同様の作用効果を有する。図5は、2つのnMOSトランジスタM0,M1を有する追加バイアス電圧生成回路10bの構成を示す回路図である。追加バイアス電圧生成回路10bは、上述した追加バイアス電圧生成回路10においてnMOSトランジスタの数を表すnが2のときの回路であり、上述した場合と同様の作用効果を有する。第2の実施形態.図7は、本発明の第2の実施形態に係る基準電流源回路1Aの構成を示す回路図である。基準電流源回路1Aは、図1の基準電流源回路1と比較して、スタートアップ回路40をさらに備えたことを特徴とし、その他の構成要素は、基準電流源回路1と同様であり、その説明を省略する。スタートアップ回路40を設ける理由は以下の通りである。基準電流源回路1において、nMOSトランジスタのゲート電圧がすべて0Vであり、pMOSトランジスタのゲートがすべて電源VDDによって発生される電圧となる場合がある。このとき、基準電流源回路1には動作電流が流れず、基準電流源回路1は動作しない。以下、上述した基準電流源回路1が動作しない状態を、基準電流源回路1の非動作時又はゼロ電流状態という。スタートアップ回路40は、ゼロ電流状態を回避するために用いられる。図7において、スタートアップ回路40は、電流供給回路41と、インバータ50を構成するpMOSトランジスタMP408及びnMOSトランジスタMN401と、動作電流を引き抜いて流すnMOSトランジスタMN402とを備えて構成される。また、電流供給回路41は、複数段のダイオード接続のpMOSトランジスタMP401~MP406と、カレントミラー回路を構成するpMOSトランジスタMP407とを備えて構成される。ここで、スタートアップ回路40は、上記ゼロ電流状態時のみに動作し、基準電流源回路1Aが正常な動作点で動作している場合は、動作しない。スタートアップ回路40において、インバータ50は、MOS抵抗MRのゲートバイアス電圧VGBをモニタして、基準電流源回路1Aの非動作時を検出する検出回路である。MOS抵抗MRのゲートバイアス電圧VGBが0Vであるとき非動作時、インバータ50の出力信号はハイレベルになり、当該ハイレベルの信号がnMOSトランジスタMN402のゲートに印加されて、nMOSトランジスタMN402がオンされる。これにより、nMOSトランジスタMN402は、pMOSトランジスタMP22から電流I402を引き抜き、これが基準電流源回路1Aの起動電流となって、基準電流源回路1Aを起動させて安定に動作させる。すなわち、nMOSトランジスタMN402は、インバータ50により基準電流源回路1Aの非動作時が検出されたとき、基準電流源回路1Aに所定の起動電流I402を流すことにより基準電流源回路1Aを起動する起動トランジスタ回路である。一方、インバータ50によってモニタされるゲートバイアス電圧VGBが動作電圧であるとき、インバータ50の出力信号はローレベル0Vになり、当該ローレベルの信号がnMOSトランジスタMN402のゲートに印加されて、nMOSトランジスタMN402はオフ状態のままである。したがって、nMOSトランジスタMN402は基準電流源回路1Aに起動電流を流さない。すなわち、スタートアップ回路40は、正常動作時には基準電流源回路1Aの動作に影響を与えない。なお、複数段のダイオード接続のpMOSトランジスタMP401~MP406により、一定の微小電流I401を発生し、そのカレントミラー回路であるpMOSトランジスタMP407は、上記微小電流に対応する微小電流I407をインバータ50にバイアス動作電流として供給し、消費電力の低減のためにインバータ50を流れる電流が大きくならないように制御している。すなわち、電流供給回路41は、pMOSトランジスタMP401~MP406を備えかつ電源VDDからの電源電圧から所定の微小電流I401を発生する微小電流発生回路と、上記微小電流発生回路により発生された微小電流I401に対応する微小電流I407をバイアス動作電流として発生するカレントミラー回路を構成するpMOSトランジスタMP407とを備え手構成される。以上説明したように、第2の実施形態によれば、第1の実施形態と同様の作用効果を有する。また、基準電流源回路1Aはスタートアップ回路40を備えて構成されるので、基準電流源回路1Aが正常な動作点で動作する。第3の実施形態.図8は、本発明の第3の実施形態に係る基準電流源回路1Bの構成を示す回路図である。図8の基準電流源回路1Bは、非特許文献7で開示された基準電流源回路100Bに追加バイアス電圧生成回路10をさらに備えて構成されたことを特徴とする。ここで、図8の追加バイアス電圧生成回路10は、第1の実施形態で説明した追加バイアス電圧生成回路10と同様の構成であり、同様に動作する。図8において、基準電流源回路1Bは、基準電流源回路100Bと追加バイアス電圧生成回路10とを備えて構成される。さらに、基準電流源回路100Bは、MOS抵抗MRと、pMOSトランジスタMP1,MP2,MP3,MP4,MP5を備えたカレントミラー回路CM12と、nMOSトランジスタMBを備えたゲートバイアス電圧生成回路GB2と、nMOSトランジスタMn1,Mn2を備えたドレインバイアス電圧生成回路DB2とを備えて構成される。pMOSトランジスタMP2に流れる電流I2に対応した電流I1,I3,IREF,I5がpMOSトランジスタMP1,MP3,MP4,MP5に流れる。追加バイアス電圧生成回路10は、微少電流I5に基づいて追加バイアス電圧VSRを生成し、nMOSトランジスタMn2のソースである電流制御端子Nに印加する。また、pMOSトランジスタMP2,MP3とnMOSトランジスタMn1,Mn2とは微小電流発生回路CG12を構成し、pMOSトランジスタMP2及びnMOSトランジスタMn1に流れる電流I2に対応する微小電流IREFがpMOSトランジスタMP3及びnMOSトランジスタMn2に流れる。非特許文献7の基準電流源回路は、図8の基準電流源回路1Bにおいて、追加バイアス電圧生成回路10を備えず、nMOSトランジスタMn2のソースが接地されて構成される回路であり、MOS抵抗MRを用いた電流源回路である。非特許文献7の基準電流源回路を流れる出力電流IREFは、MOS抵抗MRのドレインソース間電圧VDSRによって決まる。非特許文献7の基準電流源回路において、上述した基準電流源回路1における電流制御端子Nと同様の作用効果を有する端子は、nMOSトランジスタMn2のソースである。図8の基準電流源回路1Bでは、ドレインバイアス電圧生成回路DB2によって生成されるドレインバイアス電圧に、追加バイアス電圧生成回路10によって生成される追加バイアス電圧VSRを加算してMOS抵抗MRのドレインに印加するので、出力電流IREFの温度特性TCIを制御することができる。以上説明したように、第3の実施形態によれば、第1の実施形態と同様の作用効果を有する。なお、第3の実施形態では、第2の実施形態で述べたスタートアップ回路40を備えずに基準電流源回路1Bを構成したが、本発明はこれに限らず、第2の実施形態と同様にスタートアップ回路40をさらに備えて基準電流源回路1Bを構成してもよい。第4の実施形態.図9は、本発明の第4の実施形態に係る基準電流源回路1Cの構成を示す回路図である。基準電流源回路1Cは、図7の基準電流源回路1Aと比較して、カレントミラー回路CM11に代えてカレントミラー回路CM13を備えたこと、及びドレインバイアス電圧生成回路DB1に代えてドレインバイアス電圧生成回路DB3を備えたことを特徴とし、その他の構成要素は、図7の基準電流源回路1Aと同様である。なお、本実施形態において、追加バイアス電圧生成回路10は、図3において、nMOSトランジスタの個数nを10に設定し、追加バイアス電圧VSRを出力するための端子をタップN4に設定した構成を有する。図9において、基準電流源回路1Cは、電流源回路100Cと、追加バイアス電圧生成回路10と、スタートアップ回路40とを備えて構成される。また、電流源回路100Cは、カレントミラー回路CM13と、MOS抵抗MRと、ゲートバイアス電圧生成回路GB1と、ドレインバイアス電圧生成回路DB3とを備えて構成される。図9において、カレントミラー回路CM13は、pMOSトランジスタMP11,MP12,MP21,MP22,MP23,MP24,MP31,MP32,MP33,MP34を備えて構成される。ここで、pMOSトランジスタMP11及びMP12と、pMOSトランジスタMP21及びMP23と、pMOSトランジスタMP31及びMP33と、pMOSトランジスタMP32及びMP34とは、それぞれカスコードカレントミラー回路を構成する。また、ドレインバイアス電圧生成回路DB3は、カスコードカレントミラー回路であって、nMOSトランジスタMN21,MN22,MN23,MN24を備えて構成される。カレントミラー回路CM13は、pMOSトランジスタMP22,MP24に流れる出力電流IREFに対応する微小電流I11,I21,I31,I32を生成する。微少電流I11はpMOSトランジスタMP12及びMP11を流れて、nMOSトランジスタM0のドレインに出力される。また、微少電流I21はpMOSトランジスタMP23及びMP21を流れて、nMOSトランジスタMN23のドレインに出力される。さらに、出力電流IREFはpMOSトランジスタMP24及びMP22を流れて、nMOSトランジスタMN24のドレインに出力される。またさらに、微少電流I31はpMOSトランジスタMP33及びMP31を流れて、nMOSトランジスタMN31のドレインに出力され、微少電流I32はpMOSトランジスタMP34及びMP32を流れて、nMOSトランジスタMN33のドレインに出力される。カレントミラー回路CM13において、pMOSトランジスタMP11,MP12,MP21~MP24は、微小電流発生回路CG14を構成し、pMOSトランジスタMP24,MP22に流れる電流IREFに対応する微小電流I11がpMOSトランジスタMP12,MP11に流れる。ドレインバイアス電圧生成回路DB3において、nMOSトランジスタMN23,MN21に流れる電流に対応する微小電流が、nMOSトランジスタMN22,MN24に流れる。さらに、pMOSトランジスタMP21~MP24とnMOSトランジスタMN21~MN24とは、微小電流発生回路CG13を構成し、pMOSトランジスタMP24,MP22及びnMOSトランジスタMN24,MN22に流れる電流に対応する微小電流がpMOSトランジスタMP23,MP21及びnMOSトランジスタMN23,MN21に流れる。なお、図9において、nMOSトランジスタMN21~MN24,MN31~MN33は、それぞれサブスレッショルド飽和領域で動作する。図9において、追加バイアス電圧生成回路10は、nMOSトランジスタM0~M9で構成されるMOS抵抗ラダー回路を備えて構成され、図3を参照して上述したn個のnMOSトランジスタで構成されるMOS抵抗ラダー回路において、nが10であり、かつ追加バイアス電圧VSRを出力するための端子をタップN4に設定したときのMOS抵抗ラダー回路と同様の構成を有する。すなわち、nMOSトランジスタM3のソースとnMOSトランジスタM4のドレインとの接続点であるタップN4が電流制御端子Nを介してnMOSトランジスタMN21のソースに接続される。図9において、追加バイアス電圧生成回路10は、微少電流I11に基づいて、出力電流IREFが温度変化に対して一定となるように、所定の温度係数γを有しかつ所定のオフセット電圧βを含む追加バイアス電圧VSRを生成する。以下、タップNii=1,2,...,9及び中間電圧VDii=1,2,...,9は、図3を参照して説明したものと同様である。図9のドレインバイアス電圧生成回路DB3において、nMOSトランジスタMN21~MN24は、微少電流IREF,I21に基づいてサブスレッショルド飽和領域で動作する。ドレインバイアス電圧生成回路DB3は、微少電流IREF,I21に基づいて電圧VGS1-VGS2を生成し、この電圧VGS1-VGS2に追加バイアス電圧VSRを加算して、加算結果の電圧VSRVGS1-VGS2をドレインバイアス電圧VDSRとしてMOS抵抗MRのドレインに印加する。また、図9において、ゲートバイアス電圧生成回路GB1は、第1の実施形態と同様にゲートバイアス電圧VGBを生成して、MOS抵抗MRのゲートに印加する。なお、図9において、微小電流発生回路CG13とMOS抵抗MRとは電流生成回路20Cを構成する。以上説明したように、本実施形態に係る基準電流源回路1Cにおいて、カレントミラー回路CM13及びドレインバイアス電圧生成回路DB3はカスコードカレントミラー回路を備えて構成されるので、基準電流源回路1Aと比較して、電源電圧の変動に対して安定に動作する。ここで、図3を参照して、n個のnMOSトランジスタMii=0,1,...,n-1で構成されるMOS抵抗ラダー回路における、中間電圧VDii=1,2,...,n-1の温度特性について議論する。ここでは、解析を簡単化するために、図4に示される3つのnMOSトランジスタM0,M1,M2を備えて構成されるMOS抵抗ラダー回路について議論する。ここで、図4のMOS抵抗ラダー回路に電流I=I11が流れるとする。nMOSトランジスタM0は、サブスレッショルド飽和領域で動作し、nMOSトランジスタM1,M2は、サブスレッショルド線形領域で動作するので、式1及び式2からnMOSトランジスタM0,M1,M2はそれぞれ、以下の式7,8,9を満たす。ここで、K0はnMOSトランジスタM0のアスペクト比、VGはnMOSトランジスタM0,M1,M2のゲート電圧、KはnMOSトランジスタM1,M2のアスペクト比である。式7,8,9を変形することにより、中間電圧VD1,VD2はそれぞれ、式10,式11で表される。式10及び式11はしきい値電圧VTHを含まないので、中間電圧VD1,VD2は、しきい値電圧バラツキに対して耐性を有する。図6は、温度に対する図4のタップN1の中間電圧VD1及びタップN2の中間電圧VD2の数値計算結果及び近似直線を示すグラフである。横軸は絶対温度ケルビン及び摂氏を用いて温度を表している。図6において、実線は中間電圧VD1,VD2の数値計算結果を表し、破線は中間電圧VD1,VD2に対する近似直線を表す。電流Iの値は、100nAとした。図6より、中間電圧VD1,VD2は、温度に対して非線形に増加することがわかる。一方で、温度が-20°C253Kから100°C373Kまでの領域において、中間電圧VD1,VD2に対する直線近似を実行すると、破線で表される近似直線が得られる。これらの近似直線は、式10及び式11でそれぞれ表される中間電圧VD1,VD2が絶対零度においてオフセット電圧β1,β2を有する温度に依存する電圧のように振舞うことを示している。したがって、式10及び式11はそれぞれ、式12及び式13に近似することができる。ここで、γ1及びγ2を中間電圧の温度係数という。したがって、図4のMOS抵抗ラダー回路の中間電圧VD1,VD2はそれぞれ、オフセット電圧β1,β2を有する電圧として扱うことができる。また、図3のMOS抵抗ラダー回路におけるタップNii=1,2,...,n-1の中間電圧VDii=1,2,...,n-1も、上述した図4のMOS抵抗ラダー回路の場合と同様に表され、中間電圧VDii=1,2,...,n-1は、オフセット電圧βii=1,2,...,n-1を有する電圧として扱うことができる。さらに、図5に示される2つのnMOSトランジスタM0,M1を有するMOS抵抗ラダー回路におけるタップN1の中間電圧VD1も、上述した図4のMOS抵抗ラダー回路の場合と同様に表され、中間電圧VD1は、オフセット電圧β1を有する電圧として扱うことができる。表1は、図3のMOS抵抗ラダー回路に流れる電流を100nAとしたときに、図3のMOS抵抗ラダー回路を構成するnMOSトランジスタの数を変化させて、いくつかのタップにおける中間電圧の温度係数γ及びオフセット電圧βを求めたSPICEシミュレーションの結果である。表1に示すように、中間電圧の温度係数γの値及びオフセット電圧βの値は、nMOSトランジスタの数及びタップの位置によって設定することができる。言い換えれば、回路パラメータを設定することによって、温度係数γの値及びオフセット電圧βの値を決定することができる。例えば、図3のMOS抵抗ラダー回路は、nMOSトランジスタの数、又は出力端子として用いるタップNii=1,2,...,n-1を変更することによって、様々な温度係数γ及びオフセット電圧βを有する追加バイアス電圧VSRを出力することができる。また、図3のMOS抵抗ラダー回路は、nMOSトランジスタMii=0,1,...,n-1のアスペクト比を変更することによっても、様々な温度係数γ及びオフセット電圧βを有する温度係数γ及び追加バイアス電圧VSRを出力することができる。さらに、図4のMOS抵抗ラダー回路は、出力端子として用いるタップN1,N2を変更することによって、様々な温度係数γ及びオフセット電圧βを有する追加バイアス電圧VSRを出力することができる。また、図4のMOS抵抗ラダー回路は、nMOSトランジスタM0,M1,M2のアスペクト比を変更することによっても、様々な温度係数γ及びオフセット電圧βを有する追加バイアス電圧VSRを出力することができる。さらに、図5のMOS抵抗ラダー回路は、nMOSトランジスタM0,M1のアスペクト比を変更することによって、様々な温度係数γ及びオフセット電圧βを有する追加バイアス電圧VSRを出力することができる。上述したように、MOS抵抗ラダー回路は、様々な温度係数γ及びオフセット電圧βを有する追加バイアス電圧VSRを出力することができるので、追加バイアス電圧生成回路10Cによって生成される追加バイアス電圧VSRは一般に、式14で表される。したがって、MOS抵抗MRのドレインソース間電圧VDSRは、式15で表される。ここで、VGS1はnMOSトランジスタMN21のゲートソース間電圧、VGS2はnMOSトランジスタMN22のゲートソース間電圧、K1はnMOSトランジスタMN21のアスペクト比、K2はnMOSトランジスタMN22のアスペクト比であり、αは以下の式16である。式6、式14~16より、追加バイアス電圧生成回路10Cによって生成される追加バイアス電圧VSRの温度係数γの値並びにオフセット電圧βの値、及びnMOSトランジスタMN21,MN22のアスペクト比を調整することで、出力電流IREFの温度特性TCIを室温においてゼロとなるように設定することができる。以上説明したように、第4の実施形態によれば、追加バイアス電圧生成回路10が温度係数γを有しかつオフセット電圧βを含む追加バイアス電圧VSRを生成して電流制御端子Nに印加するので、出力電流IREFの温度特性TCIが室温においてゼロになるように制御することができ、基準電流源回路1CはPVTバラツキに対して安定に一定の出力電流IREFを供給することができる。また、追加バイアス電圧生成回路10は一本の電流パスであるので、基準電流源回路1Cは、従来技術に係る電流源回路と比較して、半分以下の回路面積で構成でき、かつ消費電力を削減することができる。なお、第4の実施形態では、10個のnMOSトランジスタでMOS抵抗ラダー回路を構成し、タップN4を電流制御端子Nに接続したが、本発明はこれに限らず、2つ以上の任意の数のnMOSトランジスタでMOS抵抗ラダー回路を構成してもよく、またタップN4以外のタップを電流制御端子Nに接続してもよい。第5の実施形態.図10は、本発明の第5の実施形態に係る基準電流源回路1Dの構成を示す回路図である。基準電流源回路1Dは、図1の基準電流源回路1と比較して、追加バイアス電圧生成回路10CのnMOSトランジスタM0とドレインバイアス電圧生成回路DB1のnMOSトランジスタMN21とを共通化したことを特徴としている。その他の構成要素は基準電流源回路1と同様であり、その説明を省略する。図10において、基準電流源回路1Dは、電流源回路100Dと追加バイアス電圧生成回路10Cとを備えて構成される。また、電流源回路100Dは、カレントミラー回路CM14と、MOS抵抗MRと、ゲートバイアス電圧生成回路GB1と、ドレインバイアス電圧生成回路DB1とを備えて構成される。ここで、カレントミラー回路CM14は、図1のカレントミラー回路CM11からpMOSトランジスタMP11を取り除いた構成を有し、カレントミラー回路CM11と同様に微少電流I21,IREF,I31,I32を発生する。また、ゲートバイアス電圧生成回路GB1と、ドレインバイアス電圧生成回路DB1とは、第1の実施形態と同様に動作する。図10において、追加バイアス電圧生成回路10Cは、サブスレッショルド飽和領域で動作するnMOSトランジスタMN21と、サブスレッショルド線形領域で動作するn-1個nは2以上の整数。のnMOSトランジスタMii=1,2,...,n-1で構成される。追加バイアス電圧生成回路10Cにおいて、nMOSトランジスタMii=1,2,...,n-1は、電流制御端子Nと接地との間に互いに直列に接続され、nMOSトランジスタMii=1,2,...,n-1のゲートはそれぞれ、nMOSトランジスタMN21のゲートに接続される。追加バイアス電圧生成回路10Cは、図3を参照して上述した追加バイアス電圧生成回路10と同様の構成を有し、図10のサブスレッショルド飽和領域で動作するnMOSトランジスタMN21が、図3のサブスレッショルド飽和領域で動作するnMOSトランジスタM0と同様に動作する。追加バイアス電圧生成回路10Cには、出力電流IREFに対応する微小電流I21が流れて電流制御端子Nにおいて追加バイアス電圧VSRが誘起される。従って、追加バイアス電圧生成回路10CにおけるnMOSトランジスタMii=1,2,...,n-1を適切に設計することにより、出力電流IREFの温度特性TCIが室温においてゼロになるように制御することができる。以上説明したように、第5の実施形態によれば、第1の実施形態と同様の作用効果を有する。また、第5の実施形態は、第1の実施形態におけるnMOSトランジスタMN21とnMOSトランジスタM0とを共通化することで、第1の実施形態と比較して、nMOSトランジスタM0及びpMOSトランジスタMP11を削除することにより、トランジスタ数を削減することができる。なお、図8の基準電流源回路1Bにおいて、nMOSトランジスタMn2と追加バイアス電圧生成回路10のnMOSトランジスタM0とを共通化してもよい。これにより、nMOSトランジスタM0及びpMOSトランジスタMP5を削除できる。第6の実施形態.図11は、本発明の第6の実施形態に係る基準電流源回路1Eの構成を示す回路図である。図11の基準電流源回路1Eは、図10の基準電流源回路1Dと比較して、追加バイアス電圧生成回路10Cに代えて追加バイアス電圧生成回路10Dを備えたことを特徴とし、その他の構成要素は、基準電流源回路1Dと同様であり、その説明を省略する。図11において、追加バイアス電圧生成回路10Dは、追加バイアス電圧生成回路10Cと比較して、スイッチSWii=1,2,...,n-1;nは3以上の整数。をさらに備えて構成されることを特徴とする。スイッチSWii=1,2,...,n-1はそれぞれ、nMOSトランジスタMii=1,2,...,n-1;nは3以上の整数。のドレインと接地との間に接続される。なお、スイッチSWii=1,2,...,n-1は、ゲートに印加される制御信号に応じてオンオフ制御を行うMOSトランジスタで構成されてもよい。以上のように構成された追加バイアス電圧生成回路10Dは、スイッチSWii=1,2,...,n-1のうちのいずれか1つをオンとし、かつ他のスイッチをオフとすることにより、追加バイアス電圧生成回路10Dを構成するサブスレッショルド線形領域で動作するnMOSトランジスタの段数を変化させることができるので、様々な値を有する追加バイアス電圧VSRを電流制御端子Nに印加することができる。すなわち、追加バイアス電圧生成回路10DのうちオンするnMOSトランジスタの段数に応じて、追加バイアス電圧VSRが決定される。以上説明したように、第6の実施形態によれば、第5の実施形態と同様の作用効果を有する。本発明者らは、図9の基準電流源回路1Cに基づいて、0.35μm,2P-4M,CMOSプロセスを使用してチップを試作した。試作チップの回路面積は、0.055mm2である。電源電圧は2.5Vに設定した。以下、試作チップの測定結果について説明する。図12は、温度に対する図9の追加バイアス電圧生成回路10の追加バイアス電圧VSRを示すグラフである。ここでは、温度を-20°Cから100°Cまで変化させた。追加バイアス電圧VSRは、微小なオフセット電圧を有し、温度上昇にしたがって上昇することが確認できる。直線近似関数は、VSR=0.0725×T6.38mVとなり、追加バイアス電圧生成回路10は、6.38mVのオフセット電圧を有する追加バイアス電圧VSRを出力することが確認できた。図13は、温度に対する図9の基準電流源回路1C及び従来技術に係る基準電流源回路によって生成される出力電流IREFを示すグラフである。ここでは、温度を-20°Cから100°Cまで変化させた。ここで、従来技術に係る基準電流源回路は、基準電流源回路1Cにおいて追加バイアス電圧生成回路10を備えずに構成された回路であり、オフセット電圧βが0Vである。従来技術に係る基準電流源回路の出力電流IREFは、温度上昇にしたがって大きく増加している。一方、基準電流源回路1Cは追加バイアス電圧生成回路10を備えて構成されるので、基準電流源回路1Cによって生成される出力電流IREFの温度依存性は小さい。基準電流源回路1Cの出力電流IREFの平均値は、94.9nAであり、温度特性TCIは523ppm/°Cであった。図14は、電源電圧に対する室温において図9の基準電流源回路1Cによって生成される出力電流IREFを示すグラフである。図14に示すように、基準電流源回路1Cは、電源電圧が1.8V以上で正常に動作する。電源電圧が1.8Vから3Vまでの範囲においてラインレギュレーションは1780ppm/Vであった。このように、基準電流源回路1Cは、温度変化、及び電源電圧変動に対して安定な出力電流IREFを生成することができる。また、電源電圧が1.8Vのとき、基準電流源回路1Cの消費電力は598nWであった。図15は、図9の基準電流源回路1Cによって生成される出力電流IREFの分布を示すグラフである。ここでは、室温において10個のサンプルを計測した。図15に示すように、10個のサンプルにおいて、出力電流IREFの標準偏差σは6.65nA、平均値aは88.2nA、変動係数σ/aは、7.54であった。表2に基準電流源回路1Cの性能諸元を示す。性能比較のために、微小電流を生成する従来技術に係るCMOS基準電流回路の性能諸元も示す非特許文献4乃至6参照。。表2を参照すると、基準電流源回路1Cは、従来技術に係るCMOS基準電流源回路と比較して、低消費電力で動作することができる。また、基準電流源回路1Cは、追加バイアス電圧生成回路10を備えて構成されるので、プロセスバラツキに対する耐性を維持したまま温度依存性を改善することができる。基準電流源回路1Cは、低消費電力LSIにおいて有用であり、リファレンス回路として利用することができる。"