"回転軸が所定角度回転する毎に、そのことを示すタイミングエッジが発生する回転信号と、該回転信号に前記タイミングエッジが発生してから該タイミングエッジが次に発生するまでのパルス間隔の最小時間よりも短い一定時間毎に所定の機器により発生される検出対象のデータとが、入力される信号処理装置であって、所定回数分の前記パルス間隔である単位間隔毎に、その単位間隔において発生した前記データを、該データの発生順が識別可能に第1メモリに記憶すると共に、その単位間隔において前記第1メモリに記憶した前記データの数であるデータ数を計数する記憶制御手段と、前記単位間隔が終了する毎に動作し、今回終了した前記単位間隔について前記記憶制御手段により計数された前記データ数を、所定の逓倍数を前記所定回数倍した値で割った除算値を求める除算値設定手段と、前記単位間隔が終了する毎に動作し、前記除算値設定手段により求められた前記除算値を用いて、前記記憶制御手段により前記第1メモリに記憶された前記単位間隔分のデータのなかから、前記所定角度を前記逓倍数で割った角度だけ前記回転軸が回転する毎に発生されたデータである逓倍タイミングデータを選択すると共に、その選択した逓倍タイミングデータを前記第1メモリから第2メモリに転送する転送制御手段と、を備えていることを特徴とする信号処理装置。請求項1に記載の信号処理装置において、前記転送制御手段は、前記記憶制御手段により前記第1メモリに記憶された前記単位間隔分のデータのなかから、1番目に発生したデータと、前記除算値を自然数倍した値を整数化処理した整数値よりも1だけ大きい値の順番で発生したデータを、前記逓倍タイミングデータとして選択するように構成されていること、を特徴とする信号処理装置。請求項2に記載の信号処理装置において、前記整数化処理は、切り捨て処理であること、を特徴とする信号処理装置。請求項1ないし請求項3の何れか1項に記載の信号処理装置において、前記所定回数は、1回であり、前記回転信号には、前記回転軸の回転位置が基準位置に来たときに、前記タイミングエッジの発生間隔が、前記所定角度の所定数倍の角度だけ前記回転軸が回転するのに要する時間になる欠歯部が発生するようになっており、前記回転信号に前記タイミングエッジが発生する毎に、今回発生した前記タイミングエッジが前記欠歯部の終了に該当する欠歯終了エッジであるか否かを判定する欠歯部判定手段を備え、前記除算値設定手段は、前記欠歯部判定手段により前記タイミングエッジが前記欠歯終了エッジであると判定された場合には、前記記憶制御手段により計数された前記データ数を、前記逓倍数を前記所定数倍した値で割った除算値を求めること、を特徴とする信号処理装置。請求項4に記載の信号処理装置において、前記欠歯部判定手段は、前記回転信号に前記タイミングエッジが発生する毎に動作し、今回終了した前記パルス間隔について前記記憶制御手段により計数された前記データ数と、前回終了した前記パルス間隔について前記記憶制御手段により計数された前記データ数とを比較することにより、今回発生した前記タイミングエッジが前記欠歯終了エッジであるか否かを判定すること、を特徴とする信号処理装置。請求項1ないし請求項5の何れか1項に記載の信号処理装置において、前記所定回数は、1回であること、を特徴とする信号処理装置。請求項1ないし請求項6の何れか1項に記載の信号処理装置において、前記回転軸は、エンジンのクランク軸であること、を特徴とする信号処理装置。しかしながら、特許文献2の方法では、回転軸としてのクランク軸の回転速度変動の影響を回避することができるものの、逓倍クロック同期転送方式と比較すると、少なくとも上記1の第1のメモリと上記2の第2のメモリとが更に必要になる。そして、その第1及び第2のメモリの必要記憶容量は、処理対象区間データを収集する回転軸の角度領域を長く設定すればするほど、大きくなってしまう。そこで、本発明は、回転軸の回転速度変動に影響されにくく、且つ、必要なメモリ容量を抑えつつ、回転信号の角度分解能よりも小さい一定角度毎のデータをメモリに記憶可能な信号処理装置の提供を目的としている。本発明の信号処理装置には、回転軸が所定角度回転する毎に、そのこと即ち、回転軸が所定角度回転したことを示すタイミングエッジが発生する回転信号と、その回転信号にタイミングエッジが発生してから該タイミングエッジが次に発生するまでのパルス間隔の最小時間よりも短い一定時間毎に所定の機器により発生される検出対象のデータとが入力される。そして、この信号処理装置は、記憶制御手段と、除算値設定手段と、転送制御手段とを備えている。記憶制御手段は、所定回数分の前記パルス間隔である単位間隔毎に、その単位間隔において発生した前記データを、該データの発生順が識別可能に第1メモリに記憶すると共に、その単位間隔において第1メモリに記憶したデータの数であるデータ数を計数する。そして、除算値設定手段は、前記単位間隔が終了する毎に動作し、今回終了した単位間隔について記憶制御手段により計数されたデータ数を、所定の逓倍数を前記所定回数倍した値で割った除算値を求める。つまり、前記所定角度をAとし、前記所定回数をnとすると、単位間隔は、回転軸がA×n度回転する分の期間であり、逓倍数をBとし、A×n度分の単位間隔において第1メモリに記憶されたデータの数をCとすると、除算値設定手段は、C/B×nの値を求めることとなる。また、転送制御手段も、前記単位間隔が終了する毎に動作する。そして、転送制御手段は、除算値設定手段により求められた除算値を用いて、記憶制御手段により第1メモリに記憶された単位間隔分のデータのなかから、前記所定角度即ち、回転信号の角度分解能を前記逓倍数で割った角度以下、逓倍角度ともいうだけ回転軸が回転する毎に発生されたデータである逓倍タイミングデータを選択すると共に、その選択した逓倍タイミングデータを第1メモリから第2メモリに転送する。つまり、第1メモリに記憶される単位間隔分で且つ一定時間毎のデータの発生順を考えた場合、除算値設定手段により求められる除算値は、第1メモリに記憶された単位間隔分のデータのうち、逓倍角度A/B度毎の逓倍タイミングデータが何番目おきに発生したデータであるかを表すこととなる。このため、転送制御手段は、その除算値を用いて、第1メモリに記憶された単位間隔分のデータのなかから逓倍タイミングデータを選択し、その選択した逓倍タイミングデータを第1メモリから第2メモリに転送している。そして、除算値設定手段により求められる除算値は、第1メモリに記憶されたデータが発生したときの単位間隔の長さに応じて変化する単位間隔が長いほど大きくなる情報であり、転送制御手段は、その除算値を用いて、第1メモリ内のデータのなかから逓倍タイミングデータを選択する。つまり、転送制御手段は、今回の単位間隔の長さ情報を用いて、その今回の単位間隔において一定時間毎に発生したデータのなかから、逓倍タイミングデータを選択している。このため、回転軸の回転速度変動の影響を受けずに、逓倍タイミングデータを選択して第2メモリに転送することができる。しかも、第1メモリの記憶容量は、単位間隔分の最大個数のデータであって、単位間隔が、想定される最大値になった場合の、単位間隔分のデータを記憶可能な容量であれば良く、このことは、データを収集する対象の回転軸の角度領域何度から何度までという処理対象区間が、単位間隔分の角度上記A×n度の何倍になっても変わらない。よって、このような信号処理装置によれば、回転軸の回転速度変動に影響されにくく、且つ、必要なメモリ容量を抑えつつ、回転信号の角度分解能よりも小さい一定角度逓倍角度毎のデータ逓倍タイミングデータをメモリ第2メモリに記憶させることができる。尚、第1メモリと第2メモリとの各々は、物理的に別々のメモリであっても良いし、物理的に同一のメモリにおける異なる記憶領域であっても良い。また、除算値設定手段は、除算値を、上記C/B×nの演算を実施することによって求めるようになっていても良いし、マップから求めるようになっていても良い。後者の場合、逓倍数Bと所定回数nは既知であることから、例えば、様々な値のデータ数Cの各々と、その各データ数について求められるべき除算値とを、対応付けて記憶したデータマップを、所定のマップ記憶部に予め記憶しておき、除算値設定手段は、そのデータマップから、記憶制御手段により計数されたデータ数に対応する除算値を、読み出して求めるように構成しても良い。ところで、転送制御手段は、例えば、記憶制御手段により第1メモリに記憶された単位間隔分のデータのなかから、1番目最初に発生したデータと、前記除算値を自然数倍1倍、2倍、3倍、...した値を整数化処理した整数値よりも1だけ大きい値の順番で発生したデータを、逓倍タイミングデータとして選択するように構成することができる。このように構成すれば、除算値が整数にならなかった場合でも、逓倍タイミングデータを適切に選択することができる。つまり、逓倍タイミングデータとして妥当なデータを選択することができる。また、整数化処理としては、一般に、切り捨て小数点以下切り捨て処理と、切り上げ小数点以下切り上げ処理と、四捨五入小数点以下四捨五入処理との何れかが考えられるが、そのなかでも、切り捨て処理を採用すれば、処理が簡単になるという利点がある。一方、前記所定回数nは、1回でも2回以上複数回でも良いが、特に1回ならば、回転信号の角度分解能よりも小さい逓倍角度毎の逓倍タイミングデータを第2メモリに記憶することに関して、回転軸の回転速度変動の影響を最も受けにくくすることができる。尚、所定回数nが1回であるということは、単位間隔がパルス間隔であるということである。また、所定回数nが1であると共に、回転信号に欠歯部が発生するのであれば、次のように構成することで対応することができる。尚、その欠歯部とは、回転軸の回転位置が基準位置に来たときに、タイミングエッジの発生間隔パルス間隔が、前記所定角度の所定数N倍の角度だけ回転軸が回転するのに要する時間になる部分である。まず、欠歯部判定手段を設ける。その欠歯部判定手段は、回転信号にタイミングエッジが発生する毎に、今回発生したタイミングエッジが欠歯部の終了に該当する欠歯終了エッジであるか否か換言すれば、今回のパルス間隔が欠歯部であるか否かを判定する。そして、除算値設定手段は、欠歯部判定手段によりタイミングエッジが欠歯終了エッジであると判定された場合には、記憶制御手段により計数されたデータ数この場合、今回終了した欠歯部としてのパルス間隔において第1メモリに記憶されたデータの数を、逓倍数Bを前記所定数N倍した値B×Nで割った除算値を求めるように構成する。このように構成すれば、回転信号に欠歯部が発生した場合でも、その欠歯部に該当するパルス間隔において第1メモリに記憶されたデータのなかから、逓倍タイミングデータを精度良く選択して第2メモリに転送することができる。尚、勿論この場合、第1メモリの記憶容量は、欠歯部に該当するパルス間隔に着目して、そのパルス間隔分の最大個数のデータを記憶可能な容量に設定しておけば良い。また例えば、欠歯部判定手段は、回転信号にタイミングエッジが発生する毎に動作して、今回終了したパルス間隔について記憶制御手段により計数されたデータ数以下、今回のデータ数というと、前回終了したパルス間隔について記憶制御手段により計数されたデータ数以下、前回のデータ数というとを比較することにより、今回発生したタイミングエッジが欠歯終了エッジであるか否かを判定するように構成することができる。つまり、記憶制御手段によって計数されるデータ数は、パルス間隔の長さに比例するため、今回のデータ数と前回のデータ数とを比較することで、今回のパルス間隔が欠歯部か否かの判定が可能である。そして、この構成によれば、今回発生したタイミングエッジが欠歯終了エッジであるか否かを、記憶制御手段を利用して判定することができるため、追加構成が少なくて済む。一方、回転軸としては、例えば、エンジンのクランク軸やモータの回転軸等が考えられる。そして、例えば、回転軸がエンジンのクランク軸であれば、第2メモリに記憶されるデータを、例えばエンジンを制御するために使用することができ、回転軸がモータの回転軸であれば、第2メモリに記憶されるデータを、例えばモータを制御するために使用することができる。以下に、本発明が適用された実施形態の信号処理装置について説明する。[第1実施形態]図1に示す本実施形態の信号処理装置1は、自動車のエンジンを制御するエンジン制御装置に設けられる。そして、この信号処理装置1には、エンジンを制御するために使用されるアナログセンサ信号の電圧値を表す検出対象のデータが、一定時間Ts毎に更新されて入力される。本実施形態においては、アナログセンサ信号がA/D変換器ADC3により一定時間Ts毎にA/D変換され、そのA/D変換器3から一定時間Ts毎に出力されるデータがデジタルフィルタDF5に順次入力される。そして、デジタルフィルタ5にてフィルタ処理された後のデータであって、一定時間毎に更新されるデータが、そのデジタルフィルタ5から当該信号処理装置1に入力される。つまり、A/D変換器3からデジタルフィルタ5を介して一定時間Ts毎に出力されるアナログセンサ信号のA/D変換データが、信号処理装置1に入力される。尚、A/D変換器3からのデータが、デジタルフィルタ5を介さずに信号処理装置1に入力されるようになっていても良い。また、アナログセンサ信号は、例えば、シリンダ内の圧力を検出する燃焼圧センサからの燃焼圧信号であるが、インジェクタに供給される燃料の圧力を検出する燃料圧センサからの燃料圧信号等でもよい。また、デジタルフィルタ5のフィルタ処理としては、例えば、ローパスフィルタの処理が考えられるが、ハイパスフィルタやバンドパスフィルタ等の処理でも良い。更に、信号処理装置1には、回転信号として、エンジンのクランク軸の回転角度を表すクランクセンサからのクランク信号も入力される。そのクランク信号は、クランク軸が所定角度回転する毎に、そのことを示すタイミングエッジが発生する信号である。尚、本実施形態において、上記所定角度は、例えば10°である。また、タイミングエッジは、立ち上がりエッジと立ち下がりエッジとのうちの、一方であるのが一般的であるが、両方であっても良い。また、上記一定時間Tsは、クランク信号のパルス間隔即ち、クランク信号にタイミングエッジが発生してから該タイミングエッジが次に発生するまでの10°CA分の間隔の最小時間よりも、短い時間に設定されており、例えば10μsである。また、以下では、クランク信号のパルス間隔のことを、単にパルス間隔ともいい、クランク信号におけるタイミングエッジのことを、単にクランクエッジともいう。そして、信号処理装置1は、クランク信号のパルス間隔において発生したデジタルフィルタ5からのデータを記憶するためのバッファ7と、バッファ7にパルス間隔分のデータを記憶するための制御を行う記憶制御部9と、バッファ7に記憶されたパルス間隔分のデータのうちの何れかが、クランクエッジが発生する毎に転送されるRAM11と、バッファ7の各アドレスに記憶されているデータのうち、転送要求が与えられたときに入力されているロードアドレスのデータを、バッファ7からRAM11に転送するDMADirectMemoryAccessコントローラ13と、DMAコントローラ13へのロードアドレスを、バッファ7の先頭アドレスから1アドレスずつ切り替えていく処理を行うロードアドレス切替部15と、バッファ7に記憶されたデータのうちで、クランク信号の角度分解能である上記所定角度本実施形態では10°を逓倍数で割った逓倍角度=10°/逓倍数だけクランク軸が回転したタイミング毎に発生された逓倍タイミングデータがRAM11に転送されるように、DMAコントローラ13に対して転送要求を出力する転送要求出力制御部17と、を備えている。記憶制御部9は、第1カウンタ21と、ストア制御器23とを有している。第1カウンタ21は、クランクエッジによってリセットされる。そして、ストア制御器23は、デジタルフィルタ5からデータが出力される毎即ち、デジタルフィルタ5からのデータが更新される一定時間Ts毎に動作して、バッファ7のアドレスのうち、該バッファ7の先頭アドレスに第1カウンタ21の値以下、単に第1カウンタ値ともいうを加えたアドレスへ、デジタルフィルタ5からのデータを記憶する。更に、ストア制御器23は、バッファ7へのデータ記憶データのストアを行う毎に、第1カウンタ21をカウントアップ1する。尚、本実施形態において、バッファ7には、1つのアドレスに1つのデータが記憶されるようになっている。このため、記憶制御部9は、クランク信号のパルス間隔毎に、そのパルス間隔においてデジタルフィルタ5から出力されたデータを、バッファ7の先頭アドレスから順に記憶すると共に、そのパルス間隔においてバッファ7に記憶したデータの数を、第1カウンタ21によって計数することとなる。よって、第1カウンタ値は、バッファ7にデータを記憶する際のアドレスポインタとして使用されると共に、バッファ7に記憶されたパルス間隔分のデータ数を表すこととなる。ロードアドレス切替部15は、第2カウンタ25と、ロードアドレス制御器27とを有している。また、転送要求出力制御部17は、クランクエッジが発生する毎に、第1カウンタ21のリセット直前の値以下、リセット時の第1カウンタ値というが記憶される第1レジスタ29を有している。つまり、クランクエッジが発生すると、第1カウンタ値が第1レジスタ29にコピーされてから、第1カウンタ21がリセットされるようになっている。そして、ロードアドレス切替部15において、第2カウンタ25は、クランクエッジによってリセットされると共に、そのリセット時から、データの発生間隔更新間隔である一定時間Tsよりも十分に短い一定時間本実施形態では例えば0.1μsTc毎の内部クロックによってカウントアップされる。更に、第2カウンタ25のカウントアップは、該第2カウンタ25の値以下、第2カウンタ値ともいうが、第1レジスタ29に記憶されている値リセット時の第1カウンタ値から1を引いた値に達すると停止される。また、ロードアドレス制御器27は、DMAコントローラ13にロードアドレスを出力する回路である。そして、ロードアドレス制御器27は、クランクエッジが発生すると、DMAコントローラ13へのロードアドレスを、バッファ7の先頭アドレスに第2カウンタ値を加えたアドレスにする。このため、クランクエッジが発生すると、DMAコントローラ13へのロードアドレスは、バッファ7の先頭アドレスから、リセット時の第1カウンタ値-1番目のアドレスまで、一定時間Tc毎に順次切り替えられることとなる。尚、第2カウンタ値は、DMAコントローラ13へのロードアドレスのポインタとして使用されるため、その第2カウンタ値により、DMAコントローラ13への現在のロードアドレスを把握することができる。また、転送要求出力制御部17は、上記第1レジスタ29に加えて、逓倍数が記憶される第2レジスタ31と、クランクエッジが発生して第1レジスタ29内のリセット時の第1カウンタ値が更新される毎に動作し、その第1レジスタ29内のリセット時の第1カウンタ値を、第2レジスタ31内の逓倍数で割った除算値を算出する演算器33と、演算器33の演算結果である除算値が記憶される第3レジスタ35と、加算要求が与えられると、そのときに入力されている加数を、第3レジスタ35に記憶されている除算値に加数して、その演算結果である加算値を出力する加算器37と、クランクエッジが発生すると記憶値が0にリセットされると共に、加算器37に上記加算要求が与えられて該加算器37から加算値が出力される毎に、その加算器37からの加算値を記憶し、更に、記憶している値を、加算器37へ上記加数として出力する第4レジスタ39と、DMA転送要求制御器41と、を備えている。そして、DMA転送要求制御器41は、クランクエッジが発生して第2カウンタ25と第4レジスタ39がリセットされると動作を開始し、第4レジスタ39の値詳しくは、第4レジスタ39に記憶されている値を整数化処理した整数値と第2カウンタ値とを比較して、その両値が一致していれば、DMAコントローラ13に転送要求を出力すると共に、加算器37に加算要求を出力する。更に、DMA転送要求制御器41は、クランクエッジが発生してからの転送要求及び加算要求の出力回数が、第2レジスタ31内の逓倍数に達すると、次回のクランクエッジが発生するまで動作を休止する。つまり、クランクエッジが発生してからの転送要求及び加算要求の出力回数には制限値があり、その制限値は逓倍数である。尚、本実施形態では、上記整数化処理として、小数点以下を切り捨てる処理を行っている。このため、DMA転送要求制御器41は、第4レジスタ39の値の小数点以下を切り捨てた整数部の値と、第2カウンタ値とを比較する。また、以下では、整数化処理によって得られる整数値のことを整数化値という。また、演算器33は、上記除算値を、リセット時の第1カウンタ値/逓倍数の演算を実施して求めることに代えて、例えば、マップから求めるように構成しても良い。つまり、逓倍数が既知の固定値であるならば、例えば、様々な値のリセット時の第1カウンタ値の各々と、その各値について求められるべき除算値とを、対応付けて記録したデータマップを、所定のマップ記憶部に予め記憶しておき、演算器33は、そのデータマップから、第1レジスタ29内のリセット時の第1カウンタ値に対応する除算値を、読み出して求めるように構成しても良い。このような転送要求出力制御部17において、演算器33で算出された除算値がDであったとすると、クランクエッジが発生した時点では、第4レジスタ39とロードアドレス切替部15の第2カウンタ25とが共にリセットされるため、クランクエッジの発生時点において、DMA転送要求制御器41は、第4レジスタ39の値の整数化値この時点では0と第2カウンタ値この時点では0とが一致していると判断し、DMAコントローラ13に転送要求を出力すると共に、加算器37に加算要求を出力することとなる。そして、そのとき、第2カウンタ値は0であり、ロードアドレス切替部15のロードアドレス制御器27からDMAコントローラ13へのロードアドレスは、バッファ7の先頭アドレスになっているため、DMAコントローラ13に転送要求が出力されると、そのバッファ7の先頭アドレスのデータが、DMAコントローラ13によってRAM11に転送される。また、そのとき、第4レジスタ39の値も0であるため、加算器37に加算要求が出力されると、加算器37からの加算値は、第3レジスタ35内の除算値Dとなり、そのDが第4レジスタ39に記憶される。つまり、第4レジスタ39の値が0からDに更新される。そして、その後、第2カウンタ25が前述の内部クロックによりカウントアップされて、第2カウンタ値がDの整数化値になると、再び、DMA転送要求制御器41は、第4レジスタ39の値の整数化値と第2カウンタ値とが一致していると判断して、DMAコントローラ13に転送要求を出力すると共に、加算器37に加算要求を出力することとなる。すると、そのとき、ロードアドレス制御器27からDMAコントローラ13へのロードアドレスは、バッファ7の先頭アドレスにDの整数化値を加えたアドレスになっているため、DMAコントローラ13に転送要求が出力されると、バッファ7に記憶されているデータのうち、バッファ7の先頭アドレスにDの整数化値を加えたアドレス即ち、先頭アドレスを1番目として、Dの整数化値1番目のアドレスのデータが、DMAコントローラ13によってRAM11に転送される。また、そのとき、第4レジスタ39の値はDであるため、加算器37に加算要求が出力されると、加算器37からの加算値はD×2となり、そのD×2が第4レジスタ39に記憶される。つまり、第4レジスタ39の値がDからD×2に更新される。更にその後、第2カウンタ25が内部クロックによりカウントアップされて、第2カウンタ値がD×2の整数化値になると、再び、DMA転送要求制御器41は、第4レジスタ39の値の整数化値と第2カウンタ値とが一致していると判断して、DMAコントローラ13に転送要求を出力すると共に、加算器37に加算要求を出力することとなる。そして、そのとき、ロードアドレス制御器27からDMAコントローラ13へのロードアドレスは、バッファ7の先頭アドレスにD×2の整数化値を加えたアドレスになっているため、DMAコントローラ13に転送要求が出力されると、バッファ7に記憶されているデータのうち、バッファ7の先頭アドレスにD×2の整数化値を加えたアドレス即ち、先頭アドレスを1番目として、D×2の整数化値1番目のアドレスのデータが、DMAコントローラ13によってRAM11に転送される。また、そのとき、第4レジスタ39の値はD×2であるため、加算器37に加算要求が出力されると、加算器37からの加算値はD×3となり、そのD×3が第4レジスタ39に記憶される。つまり、第4レジスタ39の値がD×2からD×3に更新される。そして、上記のDMA転送要求制御器41の動作は、転送要求及び加算要求の出力回数が第2レジスタ31内の逓倍数に達するまで行われる。つまり、転送要求出力制御部17において、第3レジスタ35、加算器37、第4レジスタ39及びDMA転送要求制御器41は、ロードアドレス切替部15の第2カウンタ25と連携することにより、DMAコントローラ13へのロードアドレスが、バッファ7の先頭アドレスになった時と、その先頭アドレスに除算値Dを自然数倍1倍、2倍、3倍...した値の整数化値を加えたアドレスになった時とに、DMAコントローラ13へ転送要求を出力している。そして、バッファ7には、クランク信号のパルス間隔においてデジタルフィルタ5から出力されたデータが、先頭アドレスから順に記憶される。このため、バッファ7には、パルス間隔における一定時間Ts毎のデータが、発生した順に、先頭アドレスから記憶されていることとなる。よって、信号処理装置1では、転送要求出力制御部17における第3レジスタ35、加算器37、第4レジスタ39及びDMA転送要求制御器41と、ロードアドレス切替部15と、DMAコントローラ13とが、記憶制御部9によりバッファ7に記憶されたパルス間隔分のデータのなかから、1番目に発生したデータと、除算値Dを自然数倍した値の整数化値よりも1だけ大きい値の順番で発生したデータとの各々を、逓倍タイミングデータとして選択して、その選択した逓倍タイミングデータをバッファ7からRAM11に転送していることになる。尚、この信号処理装置1が設けられるエンジン制御装置には、エンジンを制御するための処理を行うCPU45や、そのCPU45が実行するプログラムが記憶されたROM図示省略等からなるマイコンが搭載されている。そして、少なくともRAM11と第2レジスタ31は、そのマイコンのCPU45によってアクセス可能であり、第2レジスタ31には、CPU45によって逓倍数が書き込まれる。また、CPU45は、RAM11に転送された逓倍タイミングデータを読み出してエンジン制御用の処理を行う。例えば、その処理としては、A/D変換対象のアナログセンサ信号が燃焼圧信号であれば、燃焼割合の算出処理や失火検出処理やノック検出処理等が考えられる。一方、信号処理装置1は、上記マイコンの一部としてマイコンと同じチップ内に構成されていても良い。次に、以上のような信号処理装置1の動作例について、図2を用い説明する。尚、図2は、クランクエッジが時刻t1と時刻t2とで発生すると共に、その時刻t1から時刻t2までのパルス間隔において、デジタルフィルタ5から信号処理装置1へ新たな4個のデータD1~D4が入力され、更に、逓倍数が2の場合を表している。また、図2において、上から2段目のADC,DFタイミングは、一定時間Ts毎のA/D変換器3によるA/D変換タイミングであり、デジタルフィルタ5からのデータが更新されるタイミングでもある。また、図2及び以下の説明において、A0,A1,A2...の各々は、バッファ7の先頭からの各アドレスであり、A0が先頭アドレスである。図2において、時刻t1に示すように、クランクエッジが発生すると、第1カウンタ21がリセットされる。そして、その後、デジタルフィルタ5から新たなデータが出力される毎に、ストア制御器23により、そのデジタルフィルタ5からの各データD1,D2,D3,D4が、バッファ7の先頭からの各アドレスA0,A1,A2,A3に順次記憶され、また、そのバッファ7へのデータ記憶が実施される毎に、第1カウンタ21がカウントアップされる。そして、時刻t2に示すように、次のクランクエッジが発生すると、その時点において、この例では、第1カウンタ値が4になっているため、その4が、リセット時の第1カウンタ値として第1レジスタ29にコピーされ、そのコピー後に、第1カウンタ21がリセットされる。そして更に、演算器33が動作して、第1レジスタ29に記憶された4を、逓倍数の2で割った値=2が、除算値として求められて第3レジスタ35に記憶される。また、時刻t2でクランクエッジが発生すると、第2カウンタ25と第4レジスタ39がリセットされ、図2における5段目に示すように、第2カウンタ25は、データの更新間隔Tsよりも十分に短い一定時間Tc毎に、リセット時の第1カウンタ値-1の値この例では3になるまでカウントアップされる。その結果、ロードアドレス制御器27からDMAコントローラ13へのロードアドレスが、一定時間Tc毎にA0からA3まで順次切り替えられることとなる。尚、図2において、上から5段目以降の各々は、時刻t2の付近を拡大して表している。そして、第2カウンタ値が、0の時と、第3レジスタ35内の除算値=2を自然数倍した値の整数化値になった時この例では2になった時との各々であって、DMAコントローラ13へのロードアドレスがA0の時とA2の時とに、DMA転送要求制御器41からDMAコントローラ13へ転送要求が出力される。このため、時刻t2でクランクエッジが発生すると、バッファ7に記憶された今回の直前のパルス期間分のデータD1,D2,D3,D4のうち、先頭アドレスA0に記憶されているデータD1と、3番目のアドレスA2に記憶されているデータD3とが、DMAコントローラ13によってRAM11に転送即ちDMA転送されることとなる。また、他の具体例として、例えば、図2において、時刻t1でクランクエッジが発生してから、時刻t2で次のクランクエッジが発生するまでのパルス間隔に、デジタルフィルタ5から信号処理装置1へ、4個ではなく、10個のデータが入力され、更に、逓倍数が4がであった場合について説明する。その場合、時刻t1から時刻t2までのパルス間隔において、バッファ7には、一定時間Ts毎に、先頭アドレスA0から合計10個のデータが格納されることとなり、第1カウンタ値は10になる。そして、時刻t2で次のクランクエッジが発生すると、第1カウンタ21から第1レジスタ29に、リセット時の第1カウンタ値として10がコピーされ、そのコピー後に、第1カウンタ21がリセットされる。そして更に、演算器33が動作して、第1レジスタ29に記憶された10を、逓倍数の4で割った値=2.5が、除算値として求められて第3レジスタ35に記憶される。また、時刻t2でクランクエッジが発生すると、第2カウンタ25と第4レジスタ39がリセットされ、第2カウンタ25は一定時間Tc毎にリセット時の第1カウンタ値-1の値この例では9になるまでカウントアップされる。ここで、第2カウンタ値が0の時、第4レジスタ39の値も0であるため、DMA転送要求制御器41からDMAコントローラ13へ転送要求が出力されて、バッファ7からRAM11へのDMA転送が実施される。そして、以後は、第4レジスタ39の値に除算値=2.5が累積加算されて、その第4レジスタ39の値が0→2.5→5.0→7.5と推移し、第2カウンタ値が2と5と7になった時にも、DMA転送要求制御器41からDMAコントローラ13へ転送要求が出力されて、バッファ7からRAM11へのDMA転送が実施される。よって、時刻t2でクランクエッジが発生すると、バッファ7に記憶された今回の直前のパルス期間分のデータのうち、アドレスA0,A2,A5,A7の各々に記憶された4個のデータがRAM11にDMA転送されることとなる。尚、前述したように、DMA転送要求制御器41は、転送要求及び加算要求を、逓倍数の回数しか出力しないため、この例の場合、第4レジスタ39の値は、10や12.5といった値にまで増加してくことはない。以上のような信号処理装置1において、演算器33により求められる除算値は、バッファ7に記憶されたパルス間隔分のデータのうち、逓倍タイミングデータが何番目おきに発生したデータであるかを表すこととなる。そして、バッファ7には、パルス間隔分のデータが、発生した順に先頭アドレスから記憶されるため、バッファ7におけるデータの記憶位置アドレスと発生順とは、一対一に対応している。このため、この信号処理装置1では、演算器33により求められた除算値を用いて、バッファ7に記憶されたパルス間隔分のデータのなかから逓倍タイミングデータ厳密には、逓倍角度毎に発生したと考えられるデータであり、逓倍タイミングデータとして見なすデータを選択し、その選択した逓倍タイミングデータをバッファ7からRAM11に転送している。更に、演算器33により求められる除算値は、バッファ7に記憶されたデータが発生したときのパルス間隔の長さに応じて変化する即ち、パルス間隔が長いほど大きくなる情報である。よって、この信号処理装置1では、今回のパルス間隔の長さ情報を用いて、その今回のパルス間隔においてバッファ7に記憶した一定時間Ts毎のデータのなかから、逓倍タイミングデータを選択していることとなる。このため、エンジンクランク軸の回転速度変動の影響を受けずに、逓倍タイミングデータを選択してRAM11に転送することができる。しかも、バッファ7の記憶容量は、パルス間隔分の最大個数のデータ即ち、パルス間隔が、想定される最大値になった場合の、パルス間隔分のデータを記憶可能な容量であれば良く、このことは、データを収集する対象のクランク角度領域処理対象区間が、パルス間隔分の角度の何倍になっても変わらない。よって、このような本実施形態の信号処理装置1によれば、エンジンの回転速度変動に影響されにくく、且つ、必要なメモリ容量を抑えつつ、クランク信号の角度分解能よりも小さい一定角度逓倍角度毎のデータ逓倍タイミングデータをRAM11に記憶させることができる。また、本実施形態の信号処理装置1では、DMA転送要求制御器41が、第4レジスタ39の値の整数化値と第2カウンタ値とが一致したことをトリガとして、DMAコントローラ13への転送要求と加算器37への加算要求とを出力するようになっており、このことにより、前述したように、バッファ7内のパルス間隔分のデータのなかから、1番目に発生したデータと、演算器33により求められた除算値を自然数倍1倍、2倍、3倍、...した値の整数化値よりも1だけ大きい値の順番で発生したデータとを、逓倍タイミングデータとして選択している。そして、この構成によれば、除算値が整数にならなかった場合でも、逓倍タイミングデータを適切に選択することができる。つまり、逓倍タイミングデータとして妥当なデータを選択することができる。また、整数化値を得るための整数化処理としては、切り捨て処理以外例えば、小数点以下の切り上げ処理や四捨五入処理等でも良いが、本実施形態では、切り捨て処理を採用しているため、他の処理を行う場合よりも、その整数化処理を行うための回路構成を簡単なものにすることができる。尚、本実施形態では、エンジンのクランク軸が、回転軸の一例に相当し、A/D変換器3とデジタルフィルタ5が、検出対象のデータを一定時間毎に発生する機器の一例に相当している。また、本実施形態では、パルス間隔が、所定回数分のパルス間隔である単位間隔の一例になっている。つまり、上記実施形態は、所定回数の一例として、1回を例示した実施形態である。そして、本実施形態では、バッファ7が、第1メモリの一例に相当し、記憶制御部9が、記憶制御手段の一例に相当し、演算器33が、除算値設定手段の一例に相当し、転送要求出力制御部17における第3レジスタ35、加算器37、第4レジスタ39及びDMA転送要求制御器41と、ロードアドレス切替部15と、DMAコントローラ13とが、転送制御手段の一例に相当し、RAM11が、第2メモリの一例に相当している。また、第3レジスタ35は、除算値の設定先である設定部の一例にも相当している。[変形例]一方、上記実施形態においては、バッファ7に、1回のパルス間隔分のデータを格納するようになっていたが、M回Mは2以上の整数のパルス間隔分のデータをバッファ7に格納するように構成しても良い。その場合、下記2点の変形をすれば良い。第1に、信号処理装置1には、クランク信号のクランクエッジがM回に1回の割合で入力されるようにする。つまり、クランク信号をM分周して信号処理装置1に入力させる。第2に、第2レジスタ31に逓倍数×Mの値を格納しておくことにより、演算器33が、リセット時の第1カウンタ値/逓倍数×Mの値を除算値として求めるようにする。つまり、この場合のリセット時の第1カウンタ値は、上記第1の変形により、M回のパルス間隔においてバッファ7に記憶されたデータの数を表すこととなるため、演算器33は、そのM回のパルス間隔分のデータ数を、逓倍数×Mの値で割った除算値を求めることとなる。但し、このような変形はせずに、上記実施形態のように構成する方が、逓倍角度毎のデータをRAM11に記憶することに関して、クランク軸の回転速度変動の影響を最も受けにくくすることができるため、有利である。[第2実施形態]ところで、クランク信号に、いわゆる欠歯部が発生するのであれば、次の第2実施形態のように構成することで対応することができる。尚、クランク信号の欠歯部とは、クランク軸の回転位置が1回転中における基準位置に来たときに、クランクパルスが所定の数だけ欠落する部分であり、クランクエッジの発生間隔パルス間隔が、前述の所定角度を所定数N倍した角度分の回転所要時間になる部分である。一例として、本第2実施形態では、欠歯部でのクランクパルスの欠落数が2であって、上記所定数Nが3であるとする。このため、図3に示すように、クランク信号には、10°CA毎クランク軸が所定角度としての10°回転する毎に、0番から33番までの34個のクランクエッジが発生し、34個目である33番のクランクエッジが発生してから次の0番のクランクエッジが発生するまでの30°CA分の時間が、欠歯部となる。また、以下では、欠歯部の終了に該当する0番のクランクエッジを、欠歯終了エッジといい、欠歯部の開始に該当する33番のクランクエッジを、欠歯開始エッジという。図4に示す第2実施形態の信号処理装置51は、第1実施形態の信号処理装置1と比較すると、下記1と2の点が異なっている。1転送要求出力制御部17には、第5レジスタ53と、欠歯判定部55と、切替回路57とが設けられている。第5レジスタ53には、クランクエッジが発生する毎に、第1レジスタ29の更新前の値が記憶される。このため、第5レジスタ53には、今回のクランクエッジから見て1回前のクランクエッジが発生した際のリセット時の第1カウンタ値であって、第1レジスタ29に記憶されるリセット時の第1カウンタ値の1つ前の値以下、前回リセット時の第1カウンタ値というが記憶されることとなる。そして、欠歯判定部55は、クランクエッジが発生して第1レジスタ29と第5レジスタ53の各値が更新される毎に動作し、第1レジスタ29に記憶されたリセット時の第1カウンタ値以下C1と記すと、第5レジスタ53に記憶された前回リセット時の第1カウンタ値以下C0と記すとを比較することにより、今回発生したクランクエッジが欠歯終了エッジであるか否かを判定する。つまり、リセット時の第1カウンタ値は、一定時間Tsを分解能としてパルス間隔の長さを測定した値であり、パルス間隔の長さに比例するため、欠歯判定部55は、C1とCOとの比率から、今回のクランクエッジが欠歯終了エッジであるか否か換言すれば、今回のパルス間隔が欠歯部であるか否かを判定する。具体的には、欠歯判定部55は、C1/C0の値が所定の欠歯判定値以上であれば、今回のクランクエッジが欠歯終了エッジであると判定するように構成することができる。尚、欠歯判定値は、クランク軸の回転速度変動を考慮して、10°CA分のパルス間隔と30°CA分のパルス間隔とが識別可能な値に設定しておけば良い。そして、切替回路57は、欠歯判定部55によって今回のクランクエッジが欠歯終了エッジであると判定されなければ、第2レジスタ31内の逓倍数を、そのまま、演算器33とDMA転送要求制御器41とに出力するが、欠歯判定部55によって今回のクランクエッジが欠歯終了エッジであると判定されると、第2レジスタ31内の逓倍数に上記所定数Nを乗じた値を、補正後の逓倍数として、演算器33とDMA転送要求制御器41とに出力する。このため、欠歯判定部55によって今回のクランクエッジが欠歯終了エッジであると判定されたなら、演算器33は、第1レジスタ29内のリセット時の第1カウンタ値を、逓倍数×Nで割った除算値を算出することとなる。つまり、演算器33により求められて第3レジスタ35に記憶される除算値が、1/Nの値に補正される。また更に、クランクエッジの発生後にDMA転送要求制御器41から転送要求及び加算要求が出力される回数の制限値が、逓倍数×Nの値に補正される。そして、上記欠歯判定部55及び切替回路57の動作は、クランクエッジが発生してから、第2カウンタ25が最初にカウントアップされるまで即ち、第2カウンタ値が0から1に増加するまでよりも前に、完了するようになっている。以上の構成により、クランク信号に欠歯部が発生した場合でも、その欠歯部に該当するパルス間隔においてバッファ7に記憶されたデータのなかから、逓倍タイミングデータを精度良く選択してRAM11に転送することができる。動作例を述べると、例えば、図3に示したように、欠歯部でのクランクパルスの欠落数が2であって、上記所定数Nが3であり、また、A/D変換間隔の一定時間Tsが10μsであり、逓倍数が4であるとする。そして、クランク軸の回転速度変動がなく、クランクエッジが、100μs、300μs欠歯部、100μsの各間隔で発生したとする。この場合、欠歯部直前の最初の区間パルス間隔についてはバッファ7に10個のデータが記憶されると共に、演算器33の演算結果が10/4=2.5となる。このため、第1実施形態において説明した他の具体例の場合と同様に、バッファ7に記憶された10個のデータのうち、アドレスA0,A2,A5,A7の各々に記憶された4個のデータがRAM11にDMA転送されることとなる。そして、次の欠歯部の区間については、バッファ7に30個のデータが記憶されると共に、演算器33の演算結果が30/4×3=2.5となる。このため、バッファ7に記憶された30個のデータのうち、アドレスA0,A2,A5,A7,A10,A12,A15,A17,A20,A22,A25,A27の各々に記憶された12個のデータがRAM11にDMA転送されることとなる。また、3つ目の区間については、最初の区間と同様に、バッファ7に10個のデータが記憶され、その10個のデータのうち、アドレスA0,A2,A5,A7の各々に記憶された4個のデータがRAM11にDMA転送されることとなる。このように、上記1の構成を設けることで、30°CA分の欠歯部についても、10°CA分のパルス間隔非欠歯部と同様に、逓倍角度10°/4=2.5°毎に発生したと考えられるデータを選択して、RAM11に転送することができる。尚、本第2実施形態の場合、バッファ7の記憶容量は、欠歯部に該当するパルス間隔に着目して、そのパルス間隔分の最大個数のデータを記憶可能な容量に設定しておけば良い。2また更に、信号処理装置51には、欠歯予測回路61が設けられている。その欠歯予測回路61は、エッジ回数カウンタ63と、エッジ数メモリ65と、比較部67とを備えている。そして、エッジ回数カウンタ63は、クランクエッジによってカウントアップすると共に、欠歯判定部55により今回のクランクエッジが欠歯終了エッジであると判定されるとリセットされる。このため、エッジ回数カウンタ63の値は、クランクエッジが発生する毎に、図3の最下段に示すエッジ番号と同じ値に変化する。また、エッジ数メモリ65には、クランク信号において欠歯終了エッジから次の欠歯開始エッジまでの、クランクエッジの発生回数である欠歯間エッジ数即ち、360°CA分のクランクエッジの総数-1であり、本実施形態では33が記憶される。そして、比較部67は、エッジ回数カウンタ63の値と、エッジ数メモリ65に記憶されている欠歯間エッジ数とを比較して、両値が一致したことを検知すると、今回発生したクランクエッジが欠歯開始エッジであること即ち、クランク信号の次のパルス間隔が欠歯部であり、次のクランクエッジが欠歯終了エッジであることを示す欠歯予測信号を出力する。このため、比較部67からの上記欠歯予測信号をCPU45や他の制御装置等に供給することで、そのCPU45や他の制御装置等は、現在がクランク信号における欠歯部の期間であることを知ることができ、例えば、その欠歯部の期間に行うべき特定の処理を確実に行うことができるようになる。尚、エッジ数メモリ65は、固定値が書き込まれる書換不能な不揮発性メモリであっても良いが、CPU45によって欠歯間エッジ数が書き込まれるレジスタなどの書換可能なメモリであれば、種類が異なるクランクセンサに対応することができ、汎用性が高くなるという利点がある。また、上記第2実施形態では、欠歯判定部55が、欠歯部判定手段の一例に相当し、演算器33と切替回路57が、除算値設定手段の一例に相当している。ところで、欠歯判定部55は、例えば、それと同様の判定機能を有する他の装置からの判定結果信号に基づいて、今回発生したクランクエッジが欠歯終了エッジであるか否かを判定するようになっていても良いが、本第2実施形態では、信号処理装置51に備えられている第1カウンタ21を利用して、クランクエッジが欠歯終了エッジであるかの判定を行うため、上記判定結果信号を入力するための回路例えば通信回路等を追加しなくても済むという利点がある。一方、上記第2実施形態において、演算器33が、除算値を前述のデータマップから求めるのであれば、欠歯判定部55によって今回のクランクエッジが欠歯終了エッジであると判定された場合に、除算器33がデータマップから求めた除算値を1/Nにして第3レジスタ35に記憶する、補正演算部を設ければ良い。また、他の構成例として、例えば、前述のデータマップを、第1データマップとして、マップ記憶部に記憶しておくと共に、その第1データマップとは別のデータマップであって、様々な値のリセット時の第1カウンタ値の各々と、その各値を逓倍数×Nで割った除算値とを、対応付けて記録した第2データマップも、マップ記憶部に記憶しておき、演算器33は、欠歯判定部55によって今回のクランクエッジが欠歯終了エッジであると判定された場合には、上記第2データマップの方から除算値を読み出して求めるようになっていても良い。つまり、演算器33は、欠歯判定部55の判定結果に応じて、使用するデータマップを切り替えるように構成しても良い。以上、本発明の一実施形態について説明したが、本発明はこうした実施形態に何等限定されるものではなく、本発明の要旨を逸脱しない範囲において、種々なる態様で実施し得ることは勿論である。例えば、第1及び第2実施形態の信号処理装置1,51に対して、下記aとbの変形を加えても良い。a記憶制御部9のストア制御器23は、クランクエッジが発生してから、デジタルフィルタ5からのデータが最初に更新されたタイミング図2の例においてデータD1が出力されたタイミングでは、今回のクランクエッジが発生する直前にバッファ7に記憶したデータ図2の例において時刻t1の直前に発生したデータD0を、バッファ7の先頭アドレスA0にコピーすると共に、今回のデータ図2の例におけるデータD1を、バッファ7の2番目のアドレスA1に記憶し、更に、第1カウンタ21に2をセットする。そして、その後、ストア制御器23は、次のクランクエッジが発生するまでは、前述した実施形態と同様に動作する。つまり、デジタルフィルタ5から新たなデータが出力される毎に、バッファ7のアドレスのうち、該バッファ7の先頭アドレスに第1カウンタ値を加えたアドレスへ、デジタルフィルタ5からのデータを記憶すると共に、そのデータ記憶を行う毎に、第1カウンタ21をカウントアップする。b第1レジスタ29にはリセット時の第1カウンタ値-1の値が記憶される。そして、上記aとbの変形を加えれば、例えば図2の例において、時刻t2でクランクエッジが発生したときには、バッファ7には、先頭アドレスから順に、D0,D1,D2,D3,D4の5個のデータが記憶されていると共に、第1カウンタ値が5になるが、上記bの変形により、第1レジスタ29には4が記憶されて、第2カウンタ25は0から3まで変化することとなるため、その5個のデータD0~D4のうち、最後に発生したD4を除く4個のデータD0~D3が、RAM11に転送するか否かの選択候補となり、その4個のデータD0~D3のうち、先頭アドレスA0に記憶されているデータD0と、3番目のアドレスA2に記憶されているデータD2とが、RAM11に転送されることとなる。つまり、クランクエッジの発生時にデジタルフィルタ5から出力されていたデータ上記の例ではD0が、必ず選択されてRAM11に転送されるようになる。一方、回転信号としては、クランクセンサからの信号以外でも良い。例えば、エンジンのカム軸は、クランク軸と連動して回転するため、回転信号としては、そのカム軸の回転に応じてパルスを発生させるカムセンサカム軸センサからの信号であっても良い。また、回転軸も、クランク軸やカム軸に限らず、他の回転する軸でも良く、例えば、モータの回転軸や発電機の回転軸であっても良い。また、バッファ7とRAM11との各々は、物理的に別々のメモリであっても良いし、物理的に同一のメモリにおける異なる記憶領域であっても良い。"