"絶縁基板と、前記絶縁基板上に設けられたゲート絶縁層と、前記ゲート絶縁層上に設けられ、酸化インジウムガリウム亜鉛IGZOにより形成された接続層と、前記接続層上に設けられ、チタンまたはチタンよりも標準電極電位が低い金属により形成されたドレイン電極と、前記接続層及び前記ドレイン電極に形成されたコンタクトホールと、前記コンタクトホールの表面上に設けられ、前記接続層に接する画素電極とを備え、前記ドレイン電極と前記画素電極とが、前記接続層を介して電気的に接続されていることを特徴とする表示装置用基板。前記ドレイン電極が、前記接続層の表面上に設けられた第1導電層と、該第1導電層の表面上に設けられた第2導電層とにより構成され、前記第1導電層が前記チタンにより形成されていることを特徴とする請求項1に記載の表示装置用基板。絶縁基板と、前記絶縁基板上に設けられたゲート配線と、前記ゲート配線を覆うように設けられたゲート絶縁層と、前記ゲート絶縁層上に設けられ、酸化インジウムガリウム亜鉛IGZOにより形成された接続層と、前記接続層上に設けられ、チタンまたはチタンよりも標準電極電位が低い金属により形成されたソース配線と、前記ゲート絶縁層、前記接続層、及び前記ソース配線に形成されたコンタクトホールと、前記コンタクトホールの表面上に設けられ、前記ゲート配線及び前記接続層と接する導電膜とを備え、前記ゲート配線と前記ソース配線とが、前記接続層及び前記導電膜を介して電気的に接続されていることを特徴とする表示装置用基板。前記ソース配線が、前記接続層の表面上に設けられた第1導電層と、該第1導電層の表面上に設けられた第2導電層とにより構成され、前記第1導電層が前記チタンにより形成されていることを特徴とする請求項3に記載の表示装置用基板。請求項1~請求項4のいずれか1項に記載の前記表示装置用基板と、前記表示装置用基板に対向して配置された他の表示装置用基板と、前記表示装置用基板及び前記他の表示装置用基板の間に設けられた表示媒体層とを備えることを特徴とする表示装置。前記表示媒体層が液晶層であることを特徴とする請求項5に記載の表示装置。絶縁基板上にゲート絶縁層を形成するゲート絶縁層形成工程と、前記ゲート絶縁層上に酸化インジウムガリウム亜鉛IGZOからなる接続層を形成する接続層形成工程と、前記接続層上にチタンまたはチタンよりも標準電極電位が低い金属からなるドレイン電極を形成するドレイン電極形成工程と、前記接続層及び前記ドレイン電極にコンタクトホールを形成するコンタクトホール形成工程と、前記コンタクトホールの表面上に、前記接続層と接するように画素電極を形成することにより、前記接続層を介して、前記ドレイン電極と前記画素電極とを電気的に接続する画素電極形成工程とを少なくとも備えることを特徴とする表示装置用基板の製造方法。前記ドレイン電極形成工程において、前記接続層の表面上にチタンにより形成された第1導電層を形成するとともに、該第1導電層上に第2導電層を形成することにより、前記第1導電層及び前記第2導電層の積層膜により構成された前記ドレイン電極を形成することを特徴とする請求項7に記載の表示装置用基板の製造方法。絶縁基板上にゲート配線を形成するゲート配線形成工程と、前記ゲート配線を覆うようにゲート絶縁層を形成するゲート絶縁層形成工程と、前記ゲート絶縁層上に酸化インジウムガリウム亜鉛IGZOからなる接続層を形成する接続層形成工程と、前記接続層上にチタンまたはチタンよりも標準電極電位が低い金属からなるソース配線を形成するソース配線形成工程と、前記ゲート絶縁層、前記接続層、及び前記ソース配線にコンタクトホールを形成するコンタクトホール形成工程と、前記コンタクトホールの表面上に、前記ゲート配線及び前記接続層と接するように導電膜を形成することにより、前記配線層及び前記導電膜を介して、前記ゲート配線と前記ソース配線とを電気的に接続する導電膜形成工程とを少なくとも備えることを特徴とする表示装置用基板の製造方法。前記ソース配線形成工程において、前記接続層の表面上にチタンにより形成された第1導電層を形成するとともに、該第1導電層上に第2導電層を形成することにより、前記第1導電層及び前記第2導電層の積層膜により構成された前記ソース配線を形成することを特徴とする請求項9に記載の表示装置用基板の製造方法。ここで、上記従来の薄膜トランジスタ基板においては、ドレイン電極は、チタンにより形成された第1導電層と、第1導電層上に設けられ、アルミニウムにより形成された第2導電層との積層膜により構成される。この第2導電層は、層間絶縁膜のエッチング時の選択性を向上させるためのエッチングストッパ層として機能するものである。しかし、第2導電層を形成するアルミニウムは、ITOにより形成された画素電極との接続が困難であるため、第2導電層と画素電極による接続不良が生じ、結果として、表示品位が低下する場合があった。また、半導体層を介して、ドレイン電極の第1導電層と画素電極とを接続することも考えられるが、半導体層がアモルファスシリコンにより形成されている場合、アモルファスシリコンは高抵抗であるため、アモルファスシリコン層を介して画素電極とドレイン電極の第1導電層を接続することは困難であった。従って、上記従来の薄膜トランジスタ基板においては、第2導電層と画素電極による接続不良を回避し、上述のコンタクトホールを介して、画素電極とドレイン電極とを接続するために、第2導電層に対してエッチングウエットエッチングを施して第2導電層を層間絶縁膜の下方へエッチングシフトさせて、第1導電層を露出させることにより、第1導電層と画素電極との接続を行う必要があり、製造工程数が増加するという問題があった。そこで、本発明は、上述の問題に鑑みてなされたものであり、製造工程数を増加させることなく、画素電極とドレイン電極との接続不良を防止して、表示品位の低下を防止することができる表示装置用基板及びその製造方法、表示装置を提供することを目的とする。上記目的を達成するために、本発明の表示装置用基板は、絶縁基板と、絶縁基板上に設けられたゲート絶縁層と、ゲート絶縁層上に設けられ、酸化インジウムガリウム亜鉛IGZOにより形成された接続層と、接続層上に設けられ、チタンまたはチタンよりも標準電極電位が低い金属により形成されたドレイン電極と、接続層及びドレイン電極に形成されたコンタクトホールと、コンタクトホールの表面上に設けられ、接続層に接する画素電極とを備え、ドレイン電極と画素電極とが、接続層を介して電気的に接続されていることを特徴とする。同構成によれば、接続層を形成する酸化インジウムガリウム亜鉛中のインジウムが、ドレイン電極を形成するチタンまたはチタンよりも標準電極電位が低い金属により還元され、接続層が低抵抗化されるため、低抵抗化された接続層を介して、画素電極とドレイン電極とを接続することができる。従って、上記従来技術とは異なり、画素電極とドレイン電極とを接続するためのエッチング処理が不要になる。その結果、製造工程数を増加させることなく、画素電極とドレイン電極との接続不良を防止して、表示品位の低下を防止することが可能になる。本発明の表示装置用基板においては、ドレイン電極が、接続層の表面上に設けられた第1導電層と、第1導電層の表面上に設けられた第2導電層とにより構成され、第1導電層がチタンにより形成されていてもよい。同構成によれば、ドレイン電極を第1導電層と第2導電層との積層構造とし、画素電極と第2導電層との間で接続不良が生じた場合であっても、低抵抗化された接続層を介して、画素電極とドレイン電極の第2導電層とを接続することができる。本発明の表示装置用基板は、絶縁基板と、絶縁基板上に設けられたゲート配線と、ゲート配線を覆うように設けられたゲート絶縁層と、ゲート絶縁層上に設けられ、酸化インジウムガリウム亜鉛IGZOにより形成された接続層と、接続層上に設けられ、チタンまたはチタンよりも標準電極電位が低い金属により形成されたソース配線と、ゲート絶縁層、接続層、及びソース配線に形成されたコンタクトホールと、コンタクトホールの表面上に設けられ、ゲート配線及び接続層と接する導電膜とを備え、ゲート配線とソース配線とが、接続層及び導電膜を介して電気的に接続されていることを特徴とする。同構成によれば、接続層を形成する酸化インジウムガリウム亜鉛中のインジウムが、ソース配線を形成するチタンまたはチタンよりも標準電極電位が低い金属により還元され、接続層が低抵抗化されるため、低抵抗化された接続層を介して、ゲート配線とソース配線とを接続することができる。従って、ゲート配線とソース配線とを接続するためのエッチング処理が不要になる。その結果、製造工程数を増加させることなく、ゲート配線とソース配線との接続不良を防止して、表示品位の低下を防止することが可能になる。本発明の表示装置用基板においては、ソース配線が、接続層の表面上に設けられた第1導電層と、第1導電層の表面上に設けられた第2導電層とにより構成され、第1導電層がチタンにより形成されていてもよい。同構成によれば、ソース配線を第1導電層と第2導電層との積層構造とし、導電膜と第2導電層との間で接続不良が生じた場合であっても、低抵抗化された接続層を介して、ゲート配線とソース配線の第2導電層とを接続することができる。また、本発明の表示装置用基板は、製造工程数を増加させることなく、画素電極とドレイン電極との接続不良、または、ゲート配線とソース配線との接続不良を防止して、表示品位の低下を防止することができるという優れた特性を備えている。従って、本発明の表示装置用基板は、表示装置用基板に対向して配置された他の表示装置用基板と、表示装置用基板及び他の表示装置用基板の間に設けられた表示媒体層とを備える表示装置に好適に使用できる。また、本発明の表示装置は、表示媒体層が液晶層である表示装置に好適に使用できる。本発明の表示装置用基板の製造方法は、絶縁基板上にゲート絶縁層を形成するゲート絶縁層形成工程と、ゲート絶縁層上に酸化インジウムガリウム亜鉛IGZOからなる接続層を形成する接続層形成工程と、接続層上にチタンまたはチタンよりも標準電極電位が低い金属からなるドレイン電極を形成するドレイン電極工程と、接続層及びドレイン電極にコンタクトホールを形成するコンタクトホール形成工程と、コンタクトホールの表面上に、接続層と接するように画素電極を形成することにより、接続層を介して、ドレイン電極と画素電極とを電気的に接続する画素電極形成工程とを少なくとも備えることを特徴とする。同構成によれば、接続層を形成する酸化インジウムガリウム亜鉛中のインジウムが、ドレイン電極を形成するチタンまたはチタンよりも標準電極電位が低い金属により還元され、接続層が低抵抗化されるため、低抵抗化された接続層を介して、画素電極とドレイン電極とを電気的に接続することができる。従って、上記従来技術とは異なり、画素電極とドレイン電極とを接続するためのエッチング処理が不要になる。その結果、製造工程数を増加させることなく、画素電極とドレイン電極との接続不良を防止して、表示品位の低下を防止することが可能になる。本発明の表示装置用基板の製造方法においては、ドレイン電極形成工程において、接続層の表面上にチタンにより形成された第1導電層を形成するとともに、第1導電層上に第2導電層を形成することにより、第1導電層及び第2導電層の積層膜により構成されたドレイン電極を形成する構成としてもよい。同構成によれば、ドレイン電極を第1導電層と第2導電層との積層構造とし、画素電極と第2導電層との間で接続不良が生じた場合であっても、低抵抗化された接続層を介して、画素電極とドレイン電極の第2導電層とを接続することができる。本発明の表示装置用基板の製造方法は、絶縁基板上にゲート配線を形成するゲート配線形成工程と、ゲート配線を覆うようにゲート絶縁層を形成するゲート絶縁層形成工程と、ゲート絶縁層上に酸化インジウムガリウム亜鉛IGZOからなる接続層を形成する接続層形成工程と、接続層上にチタンまたはチタンよりも標準電極電位が低い金属からなるソース配線を形成するソース配線形成工程と、ゲート絶縁層、接続層、及びソース配線にコンタクトホールを形成するコンタクトホール形成工程と、コンタクトホールの表面上に、ゲート配線及び接続層と接するように導電膜を形成することにより、配線層及び導電膜を介して、ゲート配線とソース配線とを電気的に接続する導電膜形成工程とを少なくとも備えることを特徴とする。同構成によれば、接続層を形成する酸化インジウムガリウム亜鉛中のインジウムが、ソース配線を形成するチタンまたはチタンよりも標準電極電位が低い金属により還元され、接続層が低抵抗化されるため、低抵抗化された接続層を介して、ゲート配線とソース配線とを電気的に接続することができる。従って、ゲート配線とソース配線とを接続するためのエッチング処理が不要になる。その結果、製造工程数を増加させることなく、ゲート配線とソース配線との接続不良を防止して、表示品位の低下を防止することが可能になる。本発明の表示装置用基板の製造方法においては、ソース配線形成工程において、接続層の表面上にチタンにより形成された第1導電層を形成するとともに、第1導電層上に第2導電層を形成することにより、第1導電層及び第2導電層の積層膜により構成されたソース配線を形成する構成としてもよい。同構成によれば、ソース配線を第1導電層と第2導電層との積層構造とし、導電膜と第2導電層との間で接続不良が生じた場合であっても、低抵抗化された接続層を介して、ゲート配線とソース配線の第2導電層とを接続することができる。本発明によれば、製造工程数を増加させることなく、画素電極とドレイン電極との接続不良やゲート配線とソース配線との接続不良を防止して、表示品位の低下を防止することが可能になる。以下、本発明の実施形態について、図面を参照しながら詳細に説明する。尚、本発明は以下の実施形態に限定されるものではない。図1は、本発明の実施形態に係る薄膜トランジスタ基板を有する液晶表示装置の断面図であり、図2は、本発明の実施形態に係る薄膜トランジスタ基板の平面図である。また、図3は、本発明の実施形態に係る薄膜トランジスタ基板の画素部及び端子部を拡大した平面図であり、図4は、図3中のA-A線に沿った薄膜トランジスタ基板の断面図である。また、図5は、本発明の実施形態に係る薄膜トランジスタ基板の配線乗り換え領域を説明するための平面図であり、図6は、図5に示すEの部分の拡大図である。また、図7は、図6のB-B線に沿った薄膜トランジスタ基板の断面図である。液晶表示装置50は、図1に示すように、互いに対向するように設けられた表示装置用基板である薄膜トランジスタ基板20と、薄膜トランジスタ基板20に対向して配置された他の表示装置用基板である対向基板30と、薄膜トランジスタ基板20及び対向基板30の間に設けられた表示媒体層である液晶層40と、薄膜トランジスタ基板20及び対向基板30を互いに接着するとともに、薄膜トランジスタ基板20及び対向基板30の間に液晶層40を封入するために枠状に設けられたシール材35とを備えている。また、液晶表示装置50では、図1に示すように、シール材35の内側の部分に画像表示を行う表示領域Dが規定され、薄膜トランジスタ基板20の対向基板30から突出する部分に端子領域Tが規定されている。薄膜トランジスタ基板20は、図3及び図4に示すように、絶縁基板10aと、表示領域Dにおいて、絶縁基板10a上に互いに平行に延びるように設けられた複数のゲート配線走査配線11aと、各ゲート配線11aの間にそれぞれ設けられ、互いに平行に延びる複数の補助容量配線11bと、各ゲート配線11aと直交する方向に互いに平行に延びるように設けられた複数のソース配線信号配線16aとを備えている。また、薄膜トランジスタ基板20は、各ゲート配線11a及び各ソース配線16aの交差部分毎、即ち、各画素毎にそれぞれ設けられた複数のTFT5aと、各TFT5aを覆うように設けられた層間絶縁膜17と、層間絶縁膜17を覆うように設けられた平坦化膜18とを備えている。また、薄膜トランジスタ基板20は、平坦化膜18上にマトリクス状に設けられ、各TFT5aにそれぞれ接続された複数の画素電極19aと、各画素電極19aを覆うように設けられた配向膜不図示とを備えている。ゲート配線11aは、図2に示す端子領域Tのゲート端子領域Tgに引き出され、図3に示すように、そのゲート端子領域Tgにおいて、ゲート端子19bに接続されている。また、図2に示す端子領域Tのソース端子領域Tsには、図3に示す中継配線11cが設けられており、ソース端子領域Tsにおいて、中継配線11cはソース端子19cに接続されている。ここで、ソース配線16aは、図3に示すように、ゲート絶縁層12に形成されたコンタクトホールCbを介して中継配線11cに接続されている。TFT5aは、ボトムゲート構造を有しており、図3及び図4に示すように、絶縁基板10a上に設けられたゲート電極11aaと、ゲート電極11aaを覆うように設けられたゲート絶縁層12と、ゲート絶縁層12上でゲート電極11aaに重なるように島状に設けられたチャネル領域Cを有する酸化物半導体層13aとを備えている。また、TFT5aは、酸化物半導体層13a上にゲート電極11aaに重なるとともにチャネル領域Cを挟んで互いに対峙するように設けられたソース電極16aa及びドレイン電極16bとを備えている。ここで、酸化物半導体層13aのチャネル領域C上には、ソース電極16aa及びドレイン電極16b即ち、TFT5aを覆う層間絶縁膜17が設けられている。また、ゲート電極11aaは、図3に示すように、ゲート配線11aの側方への突出した部分である。また、ソース電極16aaは、図3に示すように、ソース配線16aの側方への突出した部分であり、図4に示すように、第1導電層14a及び第2導電層15aの積層膜により構成されている。さらに、ドレイン電極16bは、図4に示すように、第1導電層14b及び第2導電層15bの積層膜により構成されている。第1導電層14a,14bは、例えば、チタン等により形成されており、第2導電層15a,15bは、例えば、アルミニウム等により形成されている。なお、ドレイン電極16bは、ゲート絶縁層12を介して補助容量配線11bと重なることにより補助容量を構成している。また、酸化物半導体層13aは、例えば、酸化インジウムガリウム亜鉛IGZO等の酸化物半導体により形成されている。また、本実施形態においては、図2に示すように、表示領域Dと端子領域Tのゲート端子領域Tgとの間に配線乗り換え領域T1が設けられるとともに、表示領域Dと端子領域Tのソース端子領域Tsとの間に配線乗り換え領域T2が設けられている。この配線乗り換え領域T1は、各ゲート配線11aの間にそれぞれ設けられ、互いに平行に延びる複数の補助容量配線11b間を電気的に接続するためには、補助容量配線11bと同層に設けられたゲート配線11a以外の配線即ち、ソース配線16aにより接続する必要があるため、複数の補助容量配線11bをソース配線16aにより接続するために、ゲート配線11aと信号配線16との間の電気的接続を確保するための領域である。また、配線乗り換え領域T2は、ソース配線16aとゲート配線11aの乗り換えを行っている領域であり、ソース端子19c及びソース配線16aを、ゲート配線11aを形成する金属と同じ金属で形成することにより、ソース配線16aを、例えば、アルミニウム/チタンや銅/チタンの積層膜により形成した場合のように、上層にバリアメタルが無い場合に腐食等の問題により生じる実装不良を低減する効果がある。更に、この配線乗り換え領域T2を設けることにより、ゲート配線11aを形成する際に、ソース端子19cおよびソース配線16aを同時に形成することにより、ソース端子19cおよびソース配線16aを形成する際の不良に対するリワーク性を向上することができる。配線乗り換え領域T1には、図6に示すように、ゲート配線11aとソース配線16aとが接続される複数の接続領域32が設けられており、各接続領域32は、図7に示すように、絶縁基板10a上に設けられたゲート配線11aと、ゲート配線11aを覆うように設けられたゲート絶縁層12と、ゲート絶縁層12上に設けられたソース配線16aと、ソース配線16a上に設けられた層間絶縁膜17と、層間絶縁膜17を覆うように設けられた平坦化膜18とを備えている。なお、ソース配線16aは、上述のソース電極16aaと同様に、第1導電層14a及び第2導電層15aの積層膜により構成されている。対向基板30は、後述する図14cに示すように、絶縁基板10bと、絶縁基板10b上に格子状に設けられたブラックマトリクス21並びにブラックマトリクス21の各格子間にそれぞれ設けられた赤色層、緑色層及び青色層などの着色層22を有するカラーフィルター層とを備えている。また、対向基板30は、そのカラーフィルター層を覆うように設けられた共通電極23と、共通電極23上に設けられたフォトスペーサ24と、共通電極23を覆うように設けられた配向膜不図示とを備えている。液晶層40は、例えば、電気光学特性を有するネマチックの液晶材料などにより構成されている。上記構成の液晶表示装置50では、各画素において、ゲートドライバ不図示からゲート信号がゲート配線11aを介してゲート電極11aaに送られて、TFT5aがオン状態になったときに、ソースドライバ不図示からソース信号がソース配線16aを介してソース電極16aaに送られて、酸化物半導体層13a及びドレイン電極16bを介して、画素電極19aに所定の電荷が書き込まれる。この際、薄膜トランジスタ基板20の各画素電極19aと対向基板30の共通電極23との間において電位差が生じ、液晶層40、すなわち、各画素の液晶容量、及びその液晶容量に並列に接続された補助容量に所定の電圧が印加される。そして、液晶表示装置50では、各画素において、液晶層40に印加する電圧の大きさによって液晶層40の配向状態を変えることにより、液晶層40の光透過率を調整して画像が表示される。ここで、本実施形態においては、図3、図4に示すように、画素電極19aとドレイン電極16bとが接続される接続領域29において、画素電極19aとドレイン電極16bとを電気的に接続する接続層25が設けられており、この接続層25が酸化物半導体により形成されている点に特徴がある。図4に示すように、接続領域29においては、ゲート絶縁層12上に接続層25が設けられており、接続層25上にドレイン電極16bが設けられている。また、図3、図4に示すように、接続領域29においては、ドレイン電極16b、層間絶縁膜17、平坦化膜18、及び接続層25にコンタクトホールCaが形成されており、当該コンタクトホールCaの表面上に画素電極19aが設けられている。そして、画素電極19aとドレイン電極16bとは、酸化物半導体により形成された接続層25を介して、図4において矢印で示す接続経路31により、電気的に接続される構成となっている。接続層25を構成する酸化物半導体としては、上述の酸化物半導体層13aの場合と同様に、例えば、酸化インジウムガリウム亜鉛IGZO等の酸化物半導体を使用することができる。次に、酸化物半導体により形成された接続層25を介して、画素電極19aとドレイン電極16bとが接続される原理について説明する。図8は、本発明の実施形態に係る薄膜トランジスタ基板における画素電極とドレイン電極との接続原理を説明するためのオージェ電子分光AES分析の結果を示す図である。なお、図8に示す結果は、図9に示すガラス基板34、IGZO層36、及びチタン層37とから構成された構造体33を使用し、チタン層37の表面37a側から、Arとスパッタ銃を使用して、構造体33に対して所定時間のエッチングを行い、各エッチング時間においてオージェ電子分光AES分析を行うことにより、原子比率を算出した結果である。図8から判るように、チタン層37とIGZO層36の界面即ち、図9に示す、チタン層37と接触するIGZO層の表面36aにおいて、IGZO層36中に単体として存在するインジウムの原子比率の方が、IGZO層36中にIGZOの一部として存在するインジウムの原子比率よりも大きいことが判る。従って、IGZO層36中に存在する全てのインジウムにおいて、単体として存在するインジウムが主成分を占めていることが判り、チタン層37とIGZO層36の界面において、IGZO層36中のインジウムがチタンによって還元されていることが判る。また、同様に、図8から判るように、チタン層37とIGZO層36の界面において、チタン層37中に二酸化チタンの一部として存在するチタンの原子比率の方が、チタン層37中に単体として存在するチタンの原子比率よりも大きいことが判る。従って、チタン層37中に存在する全てのチタンにおいて、チタン層37中に二酸化チタンの一部として存在するチタンが主成分を占めていることが判り、チタン層37とIGZO層36の界面において、チタンがIGZO中のインジウムによって酸化されていることが判る。即ち、本実施形態においては、接続層25を形成する酸化物半導体IGZOが、接続層25と接触するドレイン電極16bの第1導電層14bを形成するチタンにより還元されることになるため、酸化物半導体により形成された接続層25の低抵抗化を図ることが可能になる。以上より、本実施形態においては、低抵抗化された接続層25を介して、画素電極19aとドレイン電極16bとを接続することができるため、上記従来技術とは異なり、画素電極19aとドレイン電極16bとを接続するためのエッチング処理が不要になる。従って、製造工程数を増加させることなく、画素電極19aとドレイン電極16bとの接続不良を防止して、表示品位の低下を防止することが可能になる。なお、第2導電層15bを銅により形成した場合、第2導電層15b上の層間絶縁膜17を形成する際に、第2導電層15bの表面に酸化膜酸化銅が形成されるが、本実施形態においては、低抵抗化された接続層25を介して、画素電極19aとドレイン電極16bとを接続することができるため、この酸化膜を除去する工程は不要となる。また、本実施形態においては、図6、図7に示すように、ゲート配線11aとソース配線16aとが接続される接続領域32において、ゲート配線11aとソース配線16aとを電気的に接続する接続層38が設けられており、この接続層38が酸化物半導体により形成されている点に特徴がある。図7に示すように、接続領域32においては、ゲート絶縁層12上に接続層38が設けられており、接続層38上にソース配線16aが設けられている。また、図6、図7に示すように、接続領域32においては、ゲート絶縁層12、ソース配線16a、層間絶縁膜17、平坦化膜18、及び接続層38にコンタクトホールCcが形成されており、当該コンタクトホールCcの表面上にインジウム錫酸化物からなるITO膜などにより形成された透明導電膜41が設けられている。そして、ゲート配線11aとソース配線16aとは、酸化物半導体により形成された接続層38及び透明導電膜41を介して、図7において矢印で示す接続経路42により、電気的に接続される構成となっている。なお、接続層38を構成する酸化物半導体としては、上述の酸化物半導体層13a、及び接続層25の場合と同様に、例えば、酸化インジウムガリウム亜鉛IGZO等の酸化物半導体を使用することができる。そして、上述の接続層25が設けられた接続領域29の場合と同様に、接続領域32において、接続層38を形成する酸化物半導体IGZOが、接続層38と接触するソース配線16aの第1導電層14aを形成するチタンにより還元されることになるため、酸化物半導体により形成された接続層38の低抵抗化を図ることが可能になる。従って、低抵抗化された接続層38を介して、ゲート配線11aとソース配線16aとを接続することができるため、接続領域29の場合と同様に、ゲート配線11aとソース配線16aとを接続するためのエッチング処理が不要になる。従って、製造工程数を増加させることなく、ゲート配線11aとソース配線16aとの接続不良を防止して、表示品位の低下を防止することが可能になる。なお、本実施形態においては、ドレイン電極16bを第1導電層14bと第2導電層15bとの積層構造とし、接続層25と接触するドレイン電極16bの第1導電層14bをチタンにより形成している。従って、ドレイン電極16bを第1導電層14bと第2導電層15bとの積層構造とし、画素電極19aと第2導電層15bとの間で接続不良が生じた場合であっても、低抵抗化された接続層25を介して、画素電極19aとドレイン電極の第2導電層16bとを接続することができる。また、同様に、ソース配線16aを第1導電層14aと第2導電層15aとの積層構造とし、接続層38と接触するソース配線16aの第1導電層14aをチタンにより形成している。従って、ソース配線16aを第1導電層14aと第2導電層15aとの積層構造とし、透明導電膜41と第2導電層15aとの間で接続不良が生じた場合であっても、低抵抗化された接続層38を介して、ゲート配線11aとソース配線16aの第2導電層15aとを接続することができる。次に、本実施形態の液晶表示装置50の製造方法の一例について、図10~図14を用いて説明する。図10、図11は、本発明の実施形態に係る薄膜トランジスタ基板の製造工程を断面で示す説明図であり、図12、図13は、本発明の実施形態に係る薄膜トランジスタ基板における走査配線と信号配線とが接続される接続領域の製造工程を断面で示す説明図である。また、図14は、本発明の実施形態に係る対向基板の製造工程を断面で示す説明図である。なお、本実施形態の製造方法は、薄膜トランジスタ基板作製工程、対向基板作製工程及び液晶注入工程を備える。まず、薄膜トランジスタ基板作製工程について説明する。<ゲート電極ゲート配線形成工程>まず、ガラス基板、シリコン基板、耐熱性を有するプラスチック基板などの絶縁基板10aの基板全体に、スパッタリング法により、例えば、モリブテン膜厚さ150nm程度などを成膜する。その後、そのモリブテン膜に対して、第1フォトマスクを用いたフォトリソグラフィによるレジストのパターニング、ウエットエッチング及びレジストの剥離洗浄を行うことにより、図3、図10a、図12aに示すように、絶縁基板10a上に、ゲート配線11a、ゲート電極11aa、補助容量配線11b、並びに中継配線11cを形成する。なお、本実施形態では、ゲート電極11aaを構成する金属膜として、単層構造のモリブテン膜を例示したが、例えば、アルミニウム膜、タングステン膜、タンタル膜、クロム膜、チタン膜、銅膜等の金属膜、または、これらの合金膜や金属窒化物による膜によりゲート電極11aaを、50nm~300nmの厚さで形成する構成としても良い。また、上記プラスチック基板を形成する材料としては、例えば、ポリエチレンテレフタレート樹脂、ポリエチレンナフタレート樹脂、ポリエーテルサルフォン樹脂、アクリル樹脂、及びポリイミド樹脂を使用することができる。<ゲート絶縁層形成工程>次いで、ゲート配線11a、ゲート電極11aa、補助容量配線11b、並びに中継配線11cが形成された基板全体に、CVD法により、例えば、窒化シリコン膜厚さ200nm~500nm程度を成膜して、図10b、及び図12bに示すように、絶縁基板10a上に、ゲート配線11a、ゲート電極11aa、及び補助容量配線11bを覆うようにゲート絶縁層12を形成する。なお、ゲート絶縁層12を2層の積層構造で形成する構成としても良い。この場合、上述の窒化シリコン膜SiNx以外に、例えば、酸化シリコン膜SiOx、酸化窒化シリコン膜SiOxNy、x>y、窒化酸化シリコン膜SiNxOy、x>y等を使用することができる。また、絶縁基板10aからの不純物等の拡散防止の観点から、下層側のゲート絶縁層として、窒化シリコン膜、または窒化酸化シリコン膜を使用するとともに、上層側のゲート絶縁層として、酸化シリコン膜、または酸化窒化シリコン膜を使用する構成とすることが好ましい。例えば、下層側のゲート絶縁層として、SiH4とNH3とを反応ガスとして膜厚100nmから200nmの窒化シリコン膜を形成するとともに、上層側のゲート絶縁層として、N2O、SiH4を反応ガスとして膜厚50nmから100nmの酸化シリコン膜を形成することができる。また、低い成膜温度により、ゲートリーク電流の少ない緻密なゲート絶縁層12を形成するとの観点から、アルゴンガス等の希ガスを反応ガス中に含有させて絶縁層中に混入させることが好ましい。<半導体層接続層形成工程>その後、スパッタリング法により、例えば、酸化インジウムガリウム亜鉛IGZOにより形成された酸化物半導体膜厚さ30nm~100nm程度を成膜し、その後、その酸化物半導体膜に対して、第2フォトマスクを用いたフォトリソグラフィによるレジストのパターニング、ウエットエッチング及びレジストの剥離洗浄を行うことにより、図10c、図12cに示すように、ゲート絶縁層12上に、酸化物半導体層13a、及び接続層25,38を形成する。<ソース配線ドレイン電極形成工程>次いで、図10d、図12dに示すように、酸化物半導体層13a及び接続層25,38が形成された基板全体に、スパッタリング法により、例えば、チタン膜26厚さ30nm~150nm及びアルミニウム膜27厚さ50nm~400nm程度などを順に成膜する。その後、第3フォトマスクを用いたフォトリソグラフィーによるレジストのパターニング、アルミニウム膜のウエットエッチングを行うとともに、チタン膜に対してドライエッチングプラズマエッチング、並びにレジストの剥離と洗浄を行う。そして、図10eに示すように、酸化物半導体層13a上に第1導電層14a及び第2導電層15aの積層膜により構成されたソース電極16aaを形成するとともに、接続層25上に第1導電層14b及び第2導電層15bの積層膜により構成されたドレイン電極16bを形成して、酸化物半導体層13aのチャネル領域Cを露出させる。また、図12eに示すように、接続層38上に、第1導電層14a及び第2導電層15aの積層膜により構成されたソース配線16aを形成する。即ち、本工程では、接続層形成工程で形成された接続層25上に、ドライエッチングによりドレイン電極16bを形成し、接続層25とドレイン電極16bの第1導電層14bとを接触させる。また、同様に、接続層形成工程で形成された接続層38上に、ドライエッチングにより、ソース配線16aを形成し、接続層38とソース配線16aの第1導電層14aとを接触させる。なお、エッチング加工としては、上述のドライエッチングまたはウェットエッチングのどちらを使用しても良いが、大面積基板を処理する場合は、ドライエッチングを使用する方が好ましい。エッチングガスとしては、CF4、NF3、SF6、CHF3等のフッ素系ガス、Cl2、BCl3、SiCl4、CCl4等の塩素系ガス、酸素ガス等を使用することができ、ヘリウムやアルゴン等の不活性ガスを添加する構成としても良い。<層間絶縁膜形成工程>次いで、ソース電極16aaとドレイン電極16b即ち、TFT5a、及びソース配線16aが形成された基板の全体に、プラズマCVD法により、例えば、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜などを成膜することにより、図11a、図13aに示すように、TFT5a即ち、酸化物半導体層13a、ソース電極16aa、ドレイン電極16b、及び接続層25、ソース配線16a、及び接続層38を覆う層間絶縁膜17を厚さ400nm程度に形成する。なお、層間絶縁膜17は、単層構造に限定されず、2層構造や3層構造であっても良い。<平坦化膜形成工程>次いで、層間絶縁膜17が形成された基板の全体に、スピンコート法又はスリットコート法により、図11b、図13bに示すように、感光性のアクリル樹脂等からなる感光性の有機絶縁膜28を厚さ1.0μm~3.0μm程度に塗布する。次いで、有機絶縁膜28に対して、第4フォトマスクを用いたフォトリソグラフィによるレジストのパターニング、露光及び現像、及びレジストの剥離洗浄を行うことにより、図11c、図13cに示すように、層間絶縁膜17の表面上に平坦化膜18を形成する。<コンタクトホール形成工程>次いで、平坦化膜18、ソース電極16aa及びドレイン電極16bをマスクとして、所定のエッチングガス例えば、CF4ガスとO2ガスを使用したドライエッチングを行い、層間絶縁膜17及び接続層25の一部を除去することにより、図11dに示すように、接続層25及びドレイン電極16bにコンタクトホールCaを形成し、当該コンタクトホールCaを有する接続領域29を形成する。また、平坦化膜18、ソース電極16aa、及び接続層38をマスクとして、所定のエッチングガス例えば、CF4ガスとO2ガスを使用したドライエッチングを行い、層間絶縁膜17及びゲート絶縁層12の一部を除去することにより、図13dに示すように、ゲート絶縁層12、接続層38、ソース配線16aにコンタクトホールCcを形成し、当該コンタクトホールCcを有する接続領域32を形成する。なお、これらのコンタクトホールCa,Ccの形成と同時に、ゲート絶縁層12のエッチングにより、上述のコンタクトホールCbが形成される。また、コンタクトホールCa,Ccを形成するに際し、コンタクトホールCa側の接続層25とコンタクトホールCc側のゲート絶縁層12のエッチング選択比を調節することにより、コンタクトホールCa側において、エッチングを接続層25で止めて、ゲート絶縁層12のエッチングを防止することが可能になる。<画素電極透明導電膜形成工程>最後に、層間絶縁膜17及び平坦化膜18が形成された基板全体に、スパッタリング法により、例えば、インジウム錫酸化物からなるITO膜厚さ50nm~200nm程度などを成膜した後に、そのITO膜に対して、第5フォトマスクを用いたフォトリソグラフィによるレジストのパターニング、ウエットエッチング及びレジストの剥離洗浄を行うことにより、図4に示すように、コンタクトホールCaの表面上に画素電極19aを形成するとともに、図7に示すように、コンタクトホールCcの表面上に透明導電膜41を形成する。この際、図4に示すように、画素電極19aは、接続層25と接するように形成され、画素電極19aとドレイン電極16bとは、酸化物半導体により形成された接続層25を介して、接続経路31により、電気的に接続される。このように、本実施形態においては、画素電極19aとドレイン電極16bとを接続するためのエッチング処理を行うことなく、接続層25を介して、画素電極19aとドレイン電極16bとを接続することができる。従って、製造工程数を増加させることなく、画素電極19aとドレイン電極16bとの接続不良を防止して、表示品位の低下を防止することが可能になる。また、図7に示すように、透明導電膜41は、ゲート配線11a及び接続層38と接するように形成され、ゲート配線11aとソース配線16aとは、酸化物半導体により形成された接続層38及び透明導電膜41とを介して、接続経路42により、電気的に接続される。従って、ゲート配線11aとソース配線16aとを接続するためのエッチング処理を行うことなく、接続層38を介して、ゲート配線11aとソース配線16aとを接続することができる。従って、製造工程数を増加させることなく、ゲート配線11aとソース配線16aとの接続不良を防止して、表示品位の低下を防止することが可能になる。なお、画素電極19aは、透過型の液晶表示装置50を形成する場合は、酸化タングステンを含むインジウム酸化物やインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物やインジウム錫酸化物等を使用することができる。また、上述のインジウム錫酸化物ITO以外に、インジウム亜鉛酸化物IZO、酸化ケイ素を含有するインジウム錫酸化物ITSO等を使用することもできる。また、反射型の液晶表示装置50を形成する場合は、反射性を有する金属薄膜として、チタン、タングステン、ニッケル、金、白金、銀、アルミニウム、マグネシウム、カルシウム、リチウム、及びこれらの合金からなる導電膜を使用し、この金属薄膜を画素電極19aとして使用する構成とすることができる。以上のようにして、図4、図7に示す薄膜トランジスタ基板20を作製することができる。<対向基板作製工程>まず、ガラス基板などの絶縁基板10bの基板全体に、スピンコート法又はスリットコート法により、例えば、黒色に着色された感光性樹脂を塗布した後に、その塗布膜を露光及び現像することにより、図14aに示すように、ブラックマトリクス21を厚さ1.0μm程度に形成する。次いで、ブラックマトリクス21が形成された基板全体に、スピンコート法又はスリットコート法により、例えば、赤色、緑色又は青色に着色された感光性樹脂を塗布した後に、その塗布膜を露光及び現像することにより、図14aに示すように、選択した色の着色層22例えば、赤色層を厚さ2.0μm程度に形成する。そして、他の2色についても同様な工程を繰り返して、他の2色の着色層22例えば、緑色層及び青色層を厚さ2.0μm程度に形成する。さらに、各色の着色層22が形成された基板上に、スパッタリング法により、例えば、ITO膜などの透明導電膜を堆積することにより、図14bに示すように、共通電極23を厚さ50nm~200nm程度に形成する。最後に、共通電極23が形成された基板全体に、スピンコート法又はスリットコート法により、感光性樹脂を塗布した後に、その塗布膜を露光及び現像することにより、図14cに示すように、フォトスペーサ24を厚さ4μm程度に形成する。以上のようにして、対向基板30を作製することができる。<液晶注入工程>まず、上記薄膜トランジスタ基板作製工程で作製された薄膜トランジスタ基板20、及び上記対向基板作製工程で作製された対向基板30の各表面に、印刷法によりポリイミドの樹脂膜を塗布した後に、その塗布膜に対して、焼成及びラビング処理を行うことにより、配向膜を形成する。次いで、例えば、上記配向膜が形成された対向基板30の表面に、UVultraviolet硬化及び熱硬化併用型樹脂などからなるシール材を枠状に印刷した後に、シール材の内側に液晶材料を滴下する。さらに、上記液晶材料が滴下された対向基板30と、上記配向膜が形成された薄膜トランジスタ基板20とを、減圧下で貼り合わせた後に、その貼り合わせた貼合体を大気圧に開放することにより、その貼合体の表面及び裏面を加圧する。そして、上記貼合体に挟持されたシール材にUV光を照射した後に、その貼合体を加熱することによりシールを硬化させる。最後に、上記シール材を硬化させた貼合体を、例えば、ダイシングにより分断することにより、その不要な部分を除去する。以上のようにして、本実施形態の液晶表示装置50を製造することができる。なお、上記実施形態は以下のように変更しても良い。上記実施形態においては、コンタクトホールCaに接続層25を設け、この接続層25を介して、ドレイン電極16bと画素電極19aとを電気的に接続する構成、及びコンタクトホールCcに接続層38を設け、この接続層38を介して、ゲート配線11aとソース配線16aとを電気的に接続する構成としたが、本発明は、これらに限定されず、例えば、上述のコンタクトホールCbにおいても適用することができる。例えば、上述のコンタクトホールCcと同様に、コンタクトホールCbにおいて、ゲート絶縁層12とソース配線16aの間に、酸化インジウムガリウム亜鉛IGZOにより形成された接続層を設けるとともに、コンタクトホールCbの表面上に、中継配線11c及び接続層と接する透明導電膜を設け、中継配線11cとソース配線16aとが、透明導電膜及び接続層を介して電気的に接続される構成としてもよい。また、上記実施形態においては、接続層25,38を形成する酸化物半導体として酸化インジウムガリウム亜鉛IGZOを使用し、接続層25,38と接触するドレイン電極16bの第1導電層14b及びソース配線16aの第1導電層14aをチタンにより形成する構成としたが、接続層25,38を形成する酸化物半導体をドレイン電極16bの第1導電層14b及びソース配線16aの第1導電層14aを形成する金属により還元することにより、酸化物半導体により形成された接続層25,38の低抵抗化を図ることできるものであれば、ドレイン電極16bの第1導電層14b及びソース配線16aの第1導電層14aを形成する金属として、チタン以外の材料を使用することができる。より具体的には、例えば、チタンより標準電極電位が低い金属であれば、酸化インジウムガリウム亜鉛と接触した場合に、上述のチタンと同様に酸化インジウムガリウム亜鉛を還元することができる。具体的には、チタンの標準電極電位が-1.63Vであり、これより低い標準電極電位を有する金属としては、例えば、アルミニウム、バリウム-2.92V、ベリリウム-1.847V、カルシウム-2.84V、セシウム-2.923V、カリウム-2.925V、リチウム-3.045V、マグネシウム-2.37V、ナトリウムNa:-2.714V、ルビジウム-2.925、ストロンチウム-2.89Vなどが挙げられる。また、この場合、接続層25上にチタンよりも標準電極電位が低い金属からなるドレイン電極16b即ち、第1導電層14bが形成され、接続層38上にチタンよりも標準電極電位が低い金属により形成されたソース配線16a即ち、第1導電層14aが形成されることになる。また、上記実施形態においては、5枚のフォトマスクを使用することにより、薄膜トランジスタ基板20を作製したが、半導体層接続層形成工程とソース配線ドレイン電極形成工程とを1枚のマスクで行い、合計で4枚のフォトマスクを使用することにより、薄膜トランジスタ基板を作製する構成としてもよい。この場合、まず、薄膜トランジスタ基板作製工程において、上述の第1の実施形態において説明した図10a,b、及び図12a,bと同様に、第1フォトマスクを使用して、ゲート電極ゲート配線形成工程、及びゲート絶縁層形成工程を行う。次いで、図15a、図17aに示すように、スパッタリング法により、例えば、酸化インジウムガリウム亜鉛IGZOにより形成された酸化物半導体膜厚さ30nm~100nm程度51を成膜する。次いで、図15b、図17bに示すように、酸化物半導体膜51が形成された基板全体に、スパッタリング法により、例えば、チタン膜26厚さ30nm~150nm及びアルミニウム膜27厚さ50nm~400nm程度などを順に成膜する。次いで、チタン膜26及びアルミニウム膜27が形成された基板全体に、フォトレジストを形成し、このフォトレジストを、第2フォトマスクを使用して、ハーフ露光を用いて所定の形状にパターニングして、図15c、図17cに示すように、フォトレジスト52を形成する。次いで、フォトレジスト52を用いて、アルミニウム膜27およびチタン膜26に対してウェットエッチング、ドライエッチングプラズマエッチングあるいはこれらを組み合わせたエッチング処理例えば、ウェットエッチング後にドライエッチングを行い、さらに酸化物半導体膜51をウェットエッチングする。そして、図15dに示すように、酸化物半導体膜51、チタン膜26及びアルミニウム膜27の一部を除去することにより、酸化物半導体層13a、及び接続層25が形成されるとともに、図17dに示すように、ゲート絶縁層12上に接続層38を形成し、更に、接続層38上に、第1導電層14a及び第2導電層15aの積層膜により構成されたソース配線16aを形成する。なお、この場合、図15dに示すように、酸化物半導体層13aと接続層25は、一体的に形成されることになる。次いで、図15e、図17eに示すように、フォトレジスト52をアッシングし、ハーフ露光を行った領域のフォトレジストを除去する。その後、残存したフォトレジスト52を用いて、チタン膜26およびアルミニウム膜27をドライエッチングを行うことにより、図16に示すように、酸化物半導体層13a上に第1導電層14a及び第2導電層15aの積層膜により構成されたソース電極16aaを形成し、接続層25上に第1導電層14b及び第2導電層15bの積層膜により構成されたドレイン電極16bを形成して、酸化物半導体層13aのチャネル領域Cを露出させる。このように、半導体層接続層形成工程とソース配線ドレイン電極形成工程とを1枚のフォトマスクで行う。その後、フォトレジスト52の剥離と洗浄を行い、次いで、上述の第1の実施形態において説明した図11a~d、及び図13a~dと同様に、層間絶縁膜形成工程、平坦化膜形成工程、コンタクトホール形成工程、画素電極透明導電膜形成工程を行うことにより、薄膜トランジスタ基板が作製される。この際、上述の実施形態において説明した第4及び第5フォトマスクが、第3及び第4フォトマスクとして使用され、合計4枚のフォトマスクにより、薄膜トランジスタが形成されることになる。"