"互いに同一チャネル型の第1トランジスタ、第2トランジスタ、第3トランジスタ、第4トランジスタおよび第5トランジスタと、入力端子および出力端子と、容量素子とを備え、前記第1トランジスタは、前記入力端子の電圧と第1電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第1電圧線との電気的な接続を継断するようになっており、前記第2トランジスタは、前記第4トランジスタのソースまたはドレインの電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第2電圧線と前記出力端子との電気的な接続を継断するようになっており、前記第3トランジスタは、前記入力端子の電圧と第3電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第2トランジスタのゲートと前記第3電圧線との電気的な接続を継断するようになっており、前記第4トランジスタは、当該第4トランジスタのゲートに入力される第1制御信号に応じて前記第5トランジスタのソースまたはドレインである第1端子と前記第2トランジスタのゲートとの電気的な接続を継断するようになっており、前記第5トランジスタは、当該第5トランジスタのゲートに入力される第2制御信号に応じて第4電圧線と前記第1端子との電気的な接続を継断するようになっており、前記容量素子は、前記第2トランジスタのゲートと前記第2トランジスタのソースおよびドレインのうち前記出力端子側の端子との間に挿入されているインバータ回路。互いに同一チャネル型の第1トランジスタ、第2トランジスタ、第3トランジスタ、第4トランジスタおよび第5トランジスタと、第1入力端子、第2入力端子、第3入力端子および出力端子と、容量素子とを備え、前記第1トランジスタでは、ゲートが前記第1入力端子に接続され、ソースおよびドレインのうち一方が第1電圧線に接続され、ソースおよびドレインのうち他方が前記出力端子に接続され、前記第2トランジスタでは、ゲートが前記第4トランジスタのソースまたはドレインに接続され、ソースおよびドレインのうち一方が第2電圧線に接続され、ソースおよびドレインのうち他方が前記出力端子に接続され、前記第3トランジスタでは、ゲートが前記第1入力端子に接続され、ソースおよびドレインのうち一方が第3電圧線に接続され、ソースおよびドレインのうち他方が前記第2トランジスタのゲートに接続され、前記第4トランジスタでは、ゲートが第2入力端子に接続され、ソースおよびドレインのうち一方が前記第2トランジスタのゲートに接続され、ソースおよびドレインのうち他方が前記第5トランジスタのソースまたはドレインに接続され、前記第5トランジスタでは、ゲートが第3入力端子に接続され、ソースおよびドレインのうち一方が第4電圧線に接続され、ソースおよびドレインのうち他方が前記第4トランジスタのソースおよびドレインのうち前記第2トランジスタのゲートに未接続の端子に接続され、前記容量素子は、前記第2トランジスタのゲートと、前記第2トランジスタのソースおよびドレインのうち前記第2電圧線に未接続の端子との間に挿入されているインバータ回路。互いに同一チャネル型の第1トランジスタ、第2トランジスタ、第3トランジスタ、第4トランジスタ、第5トランジスタ、第6トランジスタおよび第7トランジスタと、入力端子および出力端子と、容量素子とを備え、前記第1トランジスタは、前記入力端子の電圧と第1電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第7トランジスタのゲートと前記第1電圧線との電気的な接続を継断するようになっており、前記第2トランジスタは、前記第4トランジスタのソースまたはドレインの電圧と、前記第7トランジスタのゲート電圧との電位差またはそれに対応する電位差に応じて第2電圧線と前記第7トランジスタのゲートとの電気的な接続を継断するようになっており、前記第3トランジスタは、前記入力端子の電圧と第3電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第2トランジスタのゲートと前記第3電圧線との電気的な接続を継断するようになっており、前記第4トランジスタは、当該第4トランジスタのゲートに入力される制御信号に応じて前記第5トランジスタのソースまたはドレインである第1端子と前記第2トランジスタのゲートとの電気的な接続を継断するようになっており、前記第5トランジスタは、当該第5トランジスタのゲートに入力される制御信号に応じて第4電圧線と前記第1端子との電気的な接続を継断するようになっており、前記第6トランジスタは、前記入力端子の電圧と第5電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第5電圧線との電気的な接続を継断するようになっており、前記第7トランジスタは、当該第7トランジスタのゲート電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第6電圧線と前記出力端子との電気的な接続を継断するようになっており、前記容量素子は、前記第2トランジスタのゲートと前記第2トランジスタのソースおよびドレインのうち前記出力端子側の端子との間に挿入されているインバータ回路。互いに同一チャネル型の第1トランジスタ、第2トランジスタ、第3トランジスタ、第4トランジスタ、第5トランジスタ、第6トランジスタおよび第7トランジスタと、第1入力端子、第2入力端子、第3入力端子および出力端子と、容量素子とを備え、前記第1トランジスタでは、ゲートが前記第1入力端子に接続され、ソースおよびドレインのうち一方が第1電圧線に接続され、ソースおよびドレインのうち他方が前記第7トランジスタのゲートに接続され、前記第2トランジスタでは、ゲートが前記第4トランジスタのソースまたはドレインに接続され、ソースおよびドレインのうち一方が第2電圧線に接続され、ソースおよびドレインのうち他方が前記第7トランジスタのゲートに接続され、前記第3トランジスタでは、ゲートが前記第1入力端子に接続され、ソースおよびドレインのうち一方が第3電圧線に接続され、ソースおよびドレインのうち他方が前記第2トランジスタのゲートに接続され、前記第4トランジスタでは、ゲートが第2入力端子に接続され、ソースおよびドレインのうち一方が前記第2トランジスタのゲートに接続され、ソースおよびドレインのうち他方が前記第5トランジスタのソースまたはドレインに接続され、前記第5トランジスタでは、ゲートが第3入力端子に接続され、ソースおよびドレインのうち一方が第4電圧線に接続され、ソースおよびドレインのうち他方が前記第4トランジスタのソースおよびドレインのうち前記第2トランジスタのゲートに未接続の端子に接続され、前記第6トランジスタでは、ゲートが前記第1入力端子に接続され、ソースおよびドレインのうち一方が第5電圧線に接続され、ソースおよびドレインのうち他方が前記出力端子に接続され、前記第7トランジスタでは、ゲートが前記第2トランジスタのソースおよびドレインのうち前記第2電圧線に未接続の端子に接続され、ソースおよびドレインのうち一方が第6電圧線に接続され、ソースおよびドレインのうち他方が前記出力端子に接続され、前記容量素子は、前記第2トランジスタのゲートと、前記第2トランジスタのソースおよびドレインのうち前記第2電圧線に未接続の端子との間に挿入されているインバータ回路。前記第1電圧線および前記第3電圧線は、互いに同電位となっている請求項1ないし請求項4のいずれか一項に記載のインバータ回路。前記第2電圧線および前記第4電圧線は、互いに同電位となっている請求項5に記載のインバータ回路。前記第2電圧線および前記第4電圧線は、前記第1電圧線および前記第3電圧線の電圧よりも高電圧を出力する電源に接続されている請求項6に記載のインバータ回路。前記第1トランジスタのオン抵抗は、前記第2トランジスタのオン抵抗よりも小さくなっている請求項5に記載のインバータ回路。行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、各画素を駆動する駆動部とを備え、前記駆動部は、前記走査線ごとに設けられた複数のインバータ回路を有し、前記インバータ回路は、互いに同一チャネル型の第1トランジスタ、第2トランジスタ、第3トランジスタ、第4トランジスタおよび第5トランジスタと、第1入力端子および出力端子と、容量素子とを有し、前記第1トランジスタは、前記第1入力端子の電圧と第1電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第1電圧線との電気的な接続を継断するようになっており、前記第2トランジスタは、前記第4トランジスタのソースまたはドレインの電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第2電圧線と前記出力端子との電気的な接続を継断するようになっており、前記第3トランジスタは、前記第1入力端子の電圧と第3電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第2トランジスタのゲートと前記第3電圧線との電気的な接続を継断するようになっており、前記第4トランジスタは、当該第4トランジスタのゲートに入力される第1制御信号に応じて前記第5トランジスタのソースまたはドレインである第1端子と前記第2トランジスタのゲートとの電気的な接続を継断するようになっており、前記第5トランジスタは、当該第5トランジスタのゲートに入力される第2制御信号に応じて第4電圧線と前記第1端子との電気的な接続を継断するようになっており、前記容量素子は、前記第2トランジスタのゲートと前記第2トランジスタのソースおよびドレインのうち前記出力端子側の端子との間に挿入されている表示装置。行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、各画素を駆動する駆動部とを備え、前記駆動部は、前記走査線ごとに設けられた複数のインバータ回路を有し、前記インバータ回路は、互いに同一チャネル型の第1トランジスタ、第2トランジスタ、第3トランジスタ、第4トランジスタおよび第5トランジスタと、第1入力端子、第2入力端子、第3入力端子および出力端子と、容量素子とを有し、前記第1トランジスタでは、ゲートが前記第1入力端子に接続され、ソースおよびドレインのうち一方が第1電圧線に接続され、ソースおよびドレインのうち他方が前記出力端子に接続され、前記第2トランジスタでは、ゲートが前記第4トランジスタのソースまたはドレインに接続され、ソースおよびドレインのうち一方が第2電圧線に接続され、ソースおよびドレインのうち他方が前記出力端子に接続され、前記第3トランジスタでは、ゲートが前記第1入力端子に接続され、ソースおよびドレインのうち一方が第3電圧線に接続され、ソースおよびドレインのうち他方が前記第2トランジスタのゲートに接続され、前記第4トランジスタでは、ゲートが第2入力端子に接続され、ソースおよびドレインのうち一方が前記第2トランジスタのゲートに接続され、ソースおよびドレインのうち他方が前記第5トランジスタのソースまたはドレインに接続され、前記第5トランジスタでは、ゲートが第3入力端子に接続され、ソースおよびドレインのうち一方が第4電圧線に接続され、ソースおよびドレインのうち他方が前記第4トランジスタのソースおよびドレインのうち前記第2トランジスタのゲートに未接続の端子に接続され、前記容量素子は、前記第2トランジスタのゲートと、前記第2トランジスタのソースおよびドレインのうち前記第2電圧線に未接続の端子との間に挿入されている表示装置。行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、各画素を駆動する駆動部とを備え、前記駆動部は、前記走査線ごとに設けられた複数のインバータ回路を有し、前記インバータ回路は、互いに同一チャネル型の第1トランジスタ、第2トランジスタ、第3トランジスタ、第4トランジスタ、第5トランジスタ、第6トランジスタおよび第7トランジスタと、第1入力端子および出力端子と、容量素子とを有し、前記第1トランジスタは、前記第1入力端子の電圧と第1電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第7トランジスタのゲートと前記第1電圧線との電気的な接続を継断するようになっており、前記第2トランジスタは、前記第4トランジスタのソースまたはドレインの電圧と、前記第7トランジスタのゲート電圧との電位差またはそれに対応する電位差に応じて第2電圧線と前記第7トランジスタのゲートとの電気的な接続を継断するようになっており、前記第3トランジスタは、前記第1入力端子の電圧と第3電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第2トランジスタのゲートと前記第3電圧線との電気的な接続を継断するようになっており、前記第4トランジスタは、当該第4トランジスタのゲートに入力される制御信号に応じて前記第5トランジスタのソースまたはドレインである第1端子と前記第2トランジスタのゲートとの電気的な接続を継断するようになっており、前記第5トランジスタは、当該第5トランジスタのゲートに入力される制御信号に応じて第4電圧線と前記第1端子との電気的な接続を継断するようになっており、前記第6トランジスタは、前記第1入力端子の電圧と第5電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第5電圧線との電気的な接続を継断するようになっており、前記第7トランジスタは、当該第7トランジスタのゲート電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第6電圧線と前記出力端子との電気的な接続を継断するようになっており、前記容量素子は、前記第2トランジスタのゲートと前記第2トランジスタのソースおよびドレインのうち前記出力端子側の端子との間に挿入されている表示装置。行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、各画素を駆動する駆動部とを備え、前記駆動部は、前記走査線ごとに設けられた複数のインバータ回路を有し、前記インバータ回路は、互いに同一チャネル型の第1トランジスタ、第2トランジスタ、第3トランジスタ、第4トランジスタ、第5トランジスタ、第6トランジスタおよび第7トランジスタと、第1入力端子、第2入力端子、第3入力端子および出力端子と、容量素子とを有し、前記第1トランジスタでは、ゲートが前記第1入力端子に接続され、ソースおよびドレインのうち一方が第1電圧線に接続され、ソースおよびドレインのうち他方が前記第7トランジスタのゲートに接続され、前記第2トランジスタでは、ゲートが前記第4トランジスタのソースまたはドレインに接続され、ソースおよびドレインのうち一方が第2電圧線に接続され、ソースおよびドレインのうち他方が前記第7トランジスタのゲートに接続され、前記第3トランジスタでは、ゲートが前記第1入力端子に接続され、ソースおよびドレインのうち一方が第3電圧線に接続され、ソースおよびドレインのうち他方が前記第2トランジスタのゲートに接続され、前記第4トランジスタでは、ゲートが第2入力端子に接続され、ソースおよびドレインのうち一方が前記第2トランジスタのゲートに接続され、ソースおよびドレインのうち他方が前記第5トランジスタのソースまたはドレインに接続され、前記第5トランジスタでは、ゲートが第3入力端子に接続され、ソースおよびドレインのうち一方が第4電圧線に接続され、ソースおよびドレインのうち他方が前記第4トランジスタのソースおよびドレインのうち前記第2トランジスタのゲートに未接続の端子に接続され、前記第6トランジスタでは、ゲートが前記第1入力端子に接続され、ソースおよびドレインのうち一方が第5電圧線に接続され、ソースおよびドレインのうち他方が前記出力端子に接続され、前記第7トランジスタでは、ゲートが前記第2トランジスタのソースおよびドレインのうち前記第2電圧線に未接続の端子に接続され、ソースおよびドレインのうち一方が第6電圧線に接続され、ソースおよびドレインのうち他方が前記出力端子に接続され、前記容量素子は、前記第2トランジスタのゲートと、前記第2トランジスタのソースおよびドレインのうち前記第2電圧線に未接続の端子との間に挿入されている表示装置。前記駆動回路は、前記第1入力端子の電圧が立ち上がる時から、立ち下がる時までの間、前記第4トランジスタおよび前記第5トランジスタが同時にオンしていることのないようにするとともに、前記第1入力端子の電圧が立ち下がった後に、前記第4トランジスタおよび前記第5トランジスタがオン状態となっているようにする請求項9ないし請求項12のいずれか一項に記載の表示装置。前記駆動回路は、前記第1入力端子の電圧が立ち上がる時から、立ち下がる時またはその直前までの間、前記第4トランジスタおよび前記第5トランジスタが同時にオンしていることのないようにするとともに、前記第1入力端子の電圧が立ち下がる時またはその直前に、前記第4トランジスタおよび前記第5トランジスタがオン状態となっているようにする請求項9ないし請求項12のいずれか一項に記載の表示装置。前記駆動回路は、前記第4トランジスタおよび前記第5トランジスタのうち一方のトランジスタを、前記第1入力端子の電圧が連続してハイとなっている時間よりも短い周期でオン、オフさせるとともに、前記第4トランジスタおよび前記第5トランジスタのうち他方のトランジスタを、前記第1入力端子の電圧が連続してハイとなっている時間よりも長い時間オフさせる請求項9ないし請求項12のいずれか一項に記載の表示装置。前記駆動回路は、前記第4トランジスタおよび前記第5トランジスタのうち一方のトランジスタを、前記第1入力端子の電圧が連続してハイとなっている時間よりも短い周期でオン、オフさせるとともに、前記第4トランジスタおよび前記第5トランジスタのうち他方のトランジスタを、前記第1入力端子の電圧が連続してハイとなっている時間と等しい時間オフさせる請求項9ないし請求項12のいずれか一項に記載の表示装置。前記駆動回路は、前記走査線ごとに前記インバータ回路を有するとともに、各インバータ回路の出力端子から出力される信号またはそれに対応する信号を前記走査線に出力するようになっており、さらに、i-11≦i≦N、Nは正の整数段目の走査線に対応して設けられたインバータ回路の出力端子から出力される信号またはそれに対応する信号を反転させた反転信号を、i段目の走査線に対応して設けられたインバータ回路の第4トランジスタまたは第5トランジスタのゲートに入力するようになっている請求項16に記載の表示装置。インバータ回路10では、例えば、図23に示したように、入力端子INの電圧VinがVssとなっている時、出力端子OUTの電圧VoutがVddとはならず、Vdd-Vthとなってしまう。つまり、出力端子OUTの電圧Voutには、トランジスタT20の閾値電圧Vthが含まれており、出力端子OUTの電圧Voutは、トランジスタT20の閾値電圧Vthのばらつきの影響を大きく受けてしまう。そこで、例えば、図24のインバータ回路20に示したように、トランジスタT20のゲートとドレインとを互いに電気的に分離し、ドレインの電圧Vddよりも高い電圧Vdd2≧VddVthが印加される正側電圧線L30にゲートを接続することが考えられる。また、例えば、図25のインバータ回路30に示したようなブートストラップ型の回路構成が考えられる。具体的には、トランジスタT20のゲートと正側電圧線L2との間にトランジスタT30を挿入し、トランジスタT30のゲートを正側電圧線L20に接続するとともに、トランジスタT20のゲートとトランジスタT30のソースとの接続点Dと、接続点Cとの間に容量素子C10を挿入した回路構成が考えられる。しかし、図22、図24、図25のいずれの回路においても、入力端子INの電圧Vinがハイとなっている時、つまり、出力端子OUTの電圧Voutがローとなっている時まで、トランジスタT10,T20を介して、正側電圧線L20側から負側電圧線L10側に向かって電流貫通電流が流れてしまう。その結果、インバータ回路での消費電力も大きくなってしまう。本発明はかかる問題点に鑑みてなされたものであり、その目的は、消費電力を抑えることの可能なインバータ回路、およびこのインバータ回路を備えた表示装置を提供することにある。本発明の第1のインバータ回路は、互いに同一チャネル型の第1トランジスタ、第2トランジスタ、第3トランジスタ、第4トランジスタおよび第5トランジスタと、入力端子および出力端子と、容量素子とを備えたものである。ここで、第1トランジスタは、入力端子の電圧と第1電圧線の電圧との電位差またはそれに対応する電位差に応じて出力端子と第1電圧線との電気的な接続を継断するようになっている。第2トランジスタは、第4トランジスタのソースまたはドレインの電圧と、出力端子の電圧との電位差またはそれに対応する電位差に応じて第2電圧線と出力端子との電気的な接続を継断するようになっている。第3トランジスタは、入力端子の電圧と第3電圧線の電圧との電位差またはそれに対応する電位差に応じて第2トランジスタのゲートと第3電圧線との電気的な接続を継断するようになっている。第4トランジスタは、当該第4トランジスタのゲートに入力される第1制御信号に応じて第5トランジスタのソースまたはドレインである第1端子と第2トランジスタのゲートとの電気的な接続を継断するようになっている。第5トランジスタは、当該第5トランジスタのゲートに入力される第2制御信号に応じて第4電圧線と第1端子との電気的な接続を継断するようになっている。容量素子は、第2トランジスタのゲートと第2トランジスタのソースおよびドレインのうち出力端子側の端子との間に挿入されている。本発明の第1の表示装置は、行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部を備えており、さらに、各画素を駆動する駆動部を備えている。駆動部は、走査線ごとに設けられた複数のインバータ回路を有しており、各インバータ回路は、上記の第1のインバータ回路と同一の構成要素を含んでいる。本発明の第2のインバータ回路は、互いに同一チャネル型の第1トランジスタ、第2トランジスタ、第3トランジスタ、第4トランジスタおよび第5トランジスタと、入力端子および出力端子と、容量素子とを備えたものである。ここで、第1トランジスタでは、ゲートが入力端子に接続され、ソースおよびドレインのうち一方が第1電圧線に接続され、ソースおよびドレインのうち他方が出力端子に接続されている。第2トランジスタでは、ゲートが第4トランジスタのソースまたはドレインに接続され、ソースおよびドレインのうち一方が第2電圧線に接続され、ソースおよびドレインのうち他方が出力端子に接続されている。第3トランジスタでは、ゲートが入力端子に接続され、ソースおよびドレインのうち一方が第3電圧線に接続され、ソースおよびドレインのうち他方が第2トランジスタのゲートに接続されている。第4トランジスタでは、ゲートが第1制御線に接続され、ソースおよびドレインのうち一方が第2トランジスタのゲートに接続され、ソースおよびドレインのうち他方が第5トランジスタのソースまたはドレインに接続されている。第5トランジスタでは、ゲートが第2制御線に接続され、ソースおよびドレインのうち一方が第4電圧線に接続され、ソースおよびドレインのうち他方が第4トランジスタのソースおよびドレインのうち第2トランジスタのゲートに未接続の端子に接続されている。容量素子は、第2トランジスタのゲートと、第2トランジスタのソースおよびドレインのうち第2電圧線に未接続の端子との間に挿入されている。本発明の第2の表示装置は、行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部を備えており、さらに、各画素を駆動する駆動部を備えている。駆動部は、走査線ごとに設けられた複数のインバータ回路を有しており、各インバータ回路は、上記の第2のインバータ回路と同一の構成要素を含んでいる。本発明の第3のインバータ回路は、互いに同一チャネル型の第1トランジスタ、第2トランジスタ、第3トランジスタ、第4トランジスタ、第5トランジスタ、第6トランジスタおよび第7トランジスタと、入力端子および出力端子と、容量素子とを備えたものである。ここで、第1トランジスタは、入力端子の電圧と第1電圧線の電圧との電位差またはそれに対応する電位差に応じて第7トランジスタのゲートと第1電圧線との電気的な接続を継断するようになっている。第2トランジスタは、第4トランジスタのソースまたはドレインの電圧と、第7トランジスタのゲート電圧との電位差またはそれに対応する電位差に応じて第2電圧線と第7トランジスタのゲートとの電気的な接続を継断するようになっている。第3トランジスタは、入力端子の電圧と第3電圧線の電圧との電位差またはそれに対応する電位差に応じて第2トランジスタのゲートと第3電圧線との電気的な接続を継断するようになっている。第4トランジスタは、当該第4トランジスタのゲートに入力される制御信号に応じて第5トランジスタのソースまたはドレインである第1端子と第2トランジスタのゲートとの電気的な接続を継断するようになっている。第5トランジスタは、当該第5トランジスタのゲートに入力される制御信号に応じて第4電圧線と第1端子との電気的な接続を継断するようになっている。第6トランジスタは、入力端子の電圧と第5電圧線の電圧との電位差またはそれに対応する電位差に応じて出力端子と第5電圧線との電気的な接続を継断するようになっている。第7トランジスタは、当該第7トランジスタのゲート電圧と、出力端子の電圧との電位差またはそれに対応する電位差に応じて第8電圧線と出力端子との電気的な接続を継断するようになっている。容量素子は、第2トランジスタのゲートと第2トランジスタのソースおよびドレインのうち出力端子側の端子との間に挿入されている。本発明の第3の表示装置は、行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部を備えており、さらに、各画素を駆動する駆動部を備えている。駆動部は、走査線ごとに設けられた複数のインバータ回路を有しており、各インバータ回路は、上記の第3のインバータ回路と同一の構成要素を含んでいる。本発明の第4のインバータ回路は、互いに同一チャネル型の第1トランジスタ、第2トランジスタ、第3トランジスタ、第4トランジスタ、第5トランジスタ、第6トランジスタおよび第7トランジスタと、入力端子および出力端子と、容量素子とを備えたものである。ここで、第1トランジスタでは、ゲートが入力端子に接続され、ソースおよびドレインのうち一方が第1電圧線に接続され、ソースおよびドレインのうち他方が第7トランジスタのゲートに接続されている。第2トランジスタでは、ゲートが第4トランジスタのソースまたはドレインに接続され、ソースおよびドレインのうち一方が第2電圧線に接続され、ソースおよびドレインのうち他方が第7トランジスタのゲートに接続されている。第3トランジスタでは、ゲートが入力端子に接続され、ソースおよびドレインのうち一方が第3電圧線に接続され、ソースおよびドレインのうち他方が第2トランジスタのゲートに接続されている。第4トランジスタでは、ゲートが第1制御線に接続され、ソースおよびドレインのうち一方が第2トランジスタのゲートに接続され、ソースおよびドレインのうち他方が第5トランジスタのソースまたはドレインに接続されている。第5トランジスタでは、ゲートが第2制御線に接続され、ソースおよびドレインのうち一方が第4電圧線に接続され、ソースおよびドレインのうち他方が第4トランジスタのソースおよびドレインのうち第2トランジスタのゲートに未接続の端子に接続されている。第6トランジスタでは、ゲートが入力端子に接続され、ソースおよびドレインのうち一方が第5電圧線に接続され、ソースおよびドレインのうち他方が出力端子に接続されている。第7トランジスタでは、ゲートが第2トランジスタのソースおよびドレインのうち第2電圧線に未接続の端子に接続され、ソースおよびドレインのうち一方が第8電圧線に接続され、ソースおよびドレインのうち他方が出力端子に接続されている。容量素子は、第2トランジスタのゲートと、第2トランジスタのソースおよびドレインのうち第2電圧線に未接続の端子との間に挿入されている。本発明の第4の表示装置は、行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部を備えており、さらに、各画素を駆動する駆動部を備えている。駆動部は、走査線ごとに設けられた複数のインバータ回路を有しており、各インバータ回路は、上記の第4のインバータ回路と同一の構成要素を含んでいる。本発明の第1ないし第4のインバータ回路ならびに第1ないし第4の表示装置では、第2トランジスタのゲートと第4電圧線との間に接続された第4トランジスタおよび第5トランジスタと、第2トランジスタのゲートと第3電圧線との間に接続された第3トランジスタとのオンオフ動作により、前記期間に渡って第1トランジスタおよび第2トランジスタが同時にオンしないようにしたり、入力端子の電圧が立ち下がる時だけ同時にオンしているようにしたりすることができる。このように、本発明では、第3トランジスタ、第4トランジスタおよび第5トランジスタのオンオフ動作により、貫通電流を制御することができる。本発明の第1ないし第4のインバータ回路ならびに第1ないし第4の表示装置によれば、第3トランジスタ、第4トランジスタおよび第5トランジスタのオンオフ動作により、貫通電流を制御するようにしたので、消費電力を抑えることができる。以下、発明を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。1.実施の形態5Tr1Cのインバータ回路2.変形例7Tr1Cのインバータ回路3.適用例表示装置<1.実施の形態>構成図1は、本発明の一実施の形態に係るインバータ回路1の全体構成の一例を表したものである。インバータ回路1は、入力端子INに入力されたパルス信号の信号波形例えば図2Aをほぼ反転させたパルス信号例えば図2Dを出力端子OUTから出力するものである。インバータ回路1は、アモルファスシリコンやアモルファス酸化物半導体上に好適に形成されるものであり、例えば、互いに同一のチャネル型の5つのトランジスタT1~T5を備えたものである。インバータ回路1は、上記の5つのトランジスタT1~T5の他に、1つの容量素子C1と、3つの入力端子IN1,IN2,IN3と、1つの出力端子OUTとを備えており、5Tr1Cの回路構成となっている。トランジスタT1が本発明の第1トランジスタの一具体例に相当し、トランジスタT2が本発明の第2トランジスタの一具体例に相当し、トランジスタT3が本発明の第3トランジスタの一具体例に相当する。トランジスタT4が本発明の第4トランジスタの一具体例に相当し、トランジスタT5が本発明の第5トランジスタの一具体例に相当する。容量素子C1が本発明の容量素子の一具体例に相当する。入力端子IN1が本発明の第1入力端子の一具体例に相当し、入力端子IN2が本発明の第2入力端子の一具体例に相当し、入力端子IN3が本発明の第3入力端子の一具体例に相当する。トランジスタT1~T5は、互いに同一チャネル型の薄膜トランジスタTFTであり、例えば、nチャネルMOS型の薄膜トランジスタTFTである。トランジスタT1のオン抵抗は、トランジスタT2のオン抵抗よりも小さくなっている。トランジスタT1のオン抵抗は、トランジスタT2のオン抵抗よりも十分に小さくなっていることが好ましい。トランジスタT1は、例えば、入力端子IN1の電圧以下、入力電圧Vinという。と低電圧線L1の電圧Vssとの電位差またはそれに対応する電位差に応じて、出力端子OUTと低電圧線L1との電気的な接続を継断するようになっている。トランジスタT1のゲートが入力端子IN1に電気的に接続されている。トランジスタT1のソースまたはドレインが低電圧線L1に電気的に接続されており、トランジスタT1のソースおよびドレインのうち低電圧線L1に未接続の端子が出力端子OUTに電気的に接続されている。トランジスタT2は、トランジスタT4のソースまたはドレインのうちトランジスタT5に未接続の端子以下、端子Aという。の電圧と、出力端子OUTの電圧以下、出力電圧Voutという。との電位差またはそれに対応する電位差に応じて高電圧線L2と出力端子OUTとの電気的な接続を継断するようになっている。トランジスタT2のゲートがトランジスタT4の端子Aに電気的に接続されている。トランジスタT2のソースまたはドレインが出力端子OUTに電気的に接続されており、トランジスタT2のソースおよびドレインのうち出力端子OUTに未接続の端子が高電圧線L2に電気的に接続されている。トランジスタT3は、入力電圧Vinと低電圧線L1の電圧との電位差またはそれに対応する電位差に応じてトランジスタT2のゲートと低電圧線L1との電気的な接続を継断するようになっている。トランジスタT3のゲートが入力端子IN1に電気的に接続されている。トランジスタT3のソースまたはドレインが低電圧線L1に電気的に接続されており、トランジスタT3のソースおよびドレインのうち低電圧線L1に未接続の端子がトランジスタT2のゲートに電気的に接続されている。つまり、トランジスタT1,T3は互いの同一の電圧線具体的には低電圧線L1に接続されている。従って、トランジスタT1の低電圧線L1側の端子と、トランジスタT3の低電圧線L1側の端子とは、互いに同電位となっている。トランジスタT4は、入力端子IN2を介して当該トランジスタT4のゲートに入力される制御信号Vc1に応じてトランジスタT5のソースまたはドレイン以下、端子Bという。とトランジスタT2のゲートとの電気的な接続を継断するようになっている。トランジスタT4のゲートが入力端子IN2に電気的に接続されている。トランジスタT4の端子AがトランジスタT2のゲートに電気的に接続されており、トランジスタT4のソースおよびドレインのうち端子Aとは異なる端子がトランジスタT5のソースまたはドレインに電気的に接続されている。トランジスタT5は、入力端子IN3を介して当該トランジスタT5のゲートに入力される制御信号Vc2に応じて高電圧線L3とトランジスタT4のソースおよびドレインのうち端子Aとは異なる端子との電気的な接続を継断するようになっている。トランジスタT5のゲートが入力端子IN3に電気的に接続されている。トランジスタT5のソースまたはドレインが高電圧線L3に電気的に接続されている。トランジスタT5の端子BがトランジスタT4のソースおよびドレインのうち端子Aとは異なる端子に電気的に接続されている。低電圧線L1が本発明の第1電圧線、第3電圧線の一具体例に相当する。高電圧線L2が本発明の第2電圧線の一具体例に相当し、高電圧線L3が本発明の第4電圧線の一具体例に相当する。トランジスタT5の端子Bが本発明の第1端子の一具体例に相当する。高電圧線L2,L3は、低電圧線L1の電圧よりも高電圧一定電圧を出力する電源図示せずに接続されている。高電圧線L2の電圧は、インバータ回路1の駆動時にハイレベルの電圧Vddとなっており、高電圧線L3の電圧は、インバータ回路1の駆動時に、例えば、ハイレベルの電圧Vddとなっている。高電圧線L3の電圧は、高電圧線L2の電圧と同じであってもよいし、高電圧線L2の電圧よりも高い電圧例えば、ハイレベルの電圧Vddよりも高い電圧となっていてもよい。また、高電圧線L2,L3の電圧が互いに等しい場合には、高電圧線L2,L3は共通の電圧線で構成されていてもよい。一方、低電圧線L1は、高電圧線L2,L3の電圧よりも低電圧一定電圧を出力する電源図示せずに接続されており、低電圧線L1の電圧は、インバータ回路1の駆動時に、ローレベルの電圧Vss<Vddとなっている。入力端子IN2は、所定のパルス信号を出力する電源S1図示せずに接続されている。入力端子IN3は、所定のパルス信号を出力する電源S2図示せずに接続されている。電源S1は、例えば、図2Bに示したように、入力電圧Vinが立ち上がる前から、立ち下がる前までの所定の期間の間、ローレベルの電圧Vssを制御信号Vc1として出力するようになっている。なお、図2Bには、電源S1が、入力電圧Vinが連続してハイレベルの電圧Vddとなっている時間よりも長い時間、ローレベルの電圧Vssを制御信号Vc1として出力するようになっている場合が例示されている。また、電源S1は、例えば、図2Bに示したように、上記以外の期間の間、ハイレベルの電圧Vddを制御信号Vc1として出力するようになっている。一方、電源S2は、例えば、図2Cに示したように、入力電圧Vinが連続してハイレベルの電圧Vddとなっている時間よりも短い周期で、ハイレベルの電圧Vddと、ローレベルの電圧Vssとが交互に繰り返されたパルス信号を制御信号Vc2として出力するようになっている。電源S2は、また、例えば、図2Cに示したように、入力電圧Vinがハイレベルの電圧Vddとなっている期間の間、トランジスタT4,T5が同時にオン状態とならないように、制御信号Vc2を出力するようになっている。具体的には、電源S2は、例えば、図2Cに示したように、入力電圧Vinがハイレベルの電圧Vddとなっており、かつ入力端子IN2に印加されている制御信号Vc1がハイレベルの電圧Vddとなっている期間の間、ローレベルの電圧Vssを制御信号Vc2として出力するようになっている。なお、入力電圧Vinがハイレベルの電圧Vddとなっている期間とは、入力電圧Vinが立ち上がる時から、立ち下がる時までの期間を指している。電源S2は、さらに、例えば、図2Cに示したように、ハイレベルの電圧Vddを出力する期間が、入力電圧Vinが立ち下がる時から外れるように、制御信号Vc2を出力するようになっている。具体的には、電源S2は、例えば、図2Cに示したように、入力電圧Vinが立ち下がった直後に、ハイレベルの電圧Vddを制御信号Vc2として出力するようになっている。容量素子C1は、トランジスタT2のゲートと、トランジスタT2のソースおよびドレインのうち高電圧線L2に未接続の端子つまり出力端子OUT側の端子との間に挿入されている。容量素子C1の容量は、入力端子IN1に立ち下がり電圧が入力され、トランジスタT1,T3がオフしたときに、トランジスタT2のゲートをVssVth2よりも大きな電圧であって、かつVdd-Vth4よりも大きな電圧にチャージすることの可能な値となっている。なお、Vth2はトランジスタT2の閾値電圧であり、Vth4はトランジスタT4の閾値電圧である。ところで、インバータ回路1は、従来のインバータ回路具体的には図22のインバータ回路20との関係では、出力段のトランジスタT1,T2と入力端子IN1との間に、制御素子および容量素子C1を挿入したものに相当する。ここで、制御素子は、トランジスタT3,T4,T5を含んで構成されたものである。この制御素子は、入力電圧Vinおよび制御信号Vc1,Vc2に基づくトランジスタT3,T4,T5のオンオフ動作により、出力段のトランジスタT1,T2のオンオフを制御するようになっている。具体的には、制御素子は、全期間において、出力段のトランジスタT1,T2が同時にオンしないように、トランジスタT1,T2を交互にオンするようになっている。また、制御素子は、入力の電圧Vinが立ち上がると同時にトランジスタT2をオフし、入力電圧Vinが立ち下がった直後にトランジスタT2をオンするようになっている。動作次に、図3~8を参照しつつ、インバータ回路1の動作の一例について説明する。図3~図8は、インバータ回路1の一連の動作の一例を表す回路図である。まず、図3に示したように、期間t1において、入力電圧Vinがローレベルの電圧Vssとなっており、トランジスタT1,T3がオフしている。また、期間t1において、入力端子IN2には制御信号Vc1としてハイレベルの電圧Vddが印加されている。さらに、期間t1において、入力端子IN3には、短い周期でハイレベルの電圧Vddとローレベルの電圧Vssとが交互に繰り返されたパルス信号が制御信号Vc2として印加されている。この時、図3に示したように、トランジスタT2のゲート電位はVxとなり、VxがVddVth2よりも大きいので、トランジスタT2がオンし、Vddが出力電圧Voutとして出力される詳細は後述する。さらに、VxがVdd-Vth4よりも大きく、トランジスタT2のゲートからトランジスタT4には電流は殆ど流れないので、各ノードの電位は殆ど変化しない。次に、図4に示したように、入力端子IN2の電圧がハイレベルの電圧Vddからローレベルの電圧Vssに変化しつまり立ち下がり、期間t1から期間t2に移行する。これにより、トランジスタT4はオフ状態となるので、入力端子IN3の電圧がハイレベルの電圧Vddに変化したりローレベルの電圧Vssに変化したりしていても、各ノードの電位は変化せず、出力電圧VoutはVddのままである。次に、図5に示したように、入力電圧Vinがローレベルの電圧Vssからハイレベルの電圧Vddに変化しつまり立ち上がり、期間t2から期間t3に移行する。これにより、トランジスタT1,T3がオン状態となり、トランジスタT2のゲートおよび出力端子OUTがVssに充電される。その結果、トランジスタT2のゲートソース間の電圧Vgs2が0Vとなり、トランジスタT2はオフ状態となるVth2が0Vよりも大きい場合。さらに、期間t3においても、入力端子IN3の電圧がハイレベルの電圧Vddに変化したりローレベルの電圧Vssに変化したりしているが、トランジスタT4がオフしているので、トランジスタT2のゲート電位は変化しない。つまり、期間t3において、高電圧線L2から低電圧線L1には貫通電流は流れない。一定時間経過後、図6に示したように、入力電圧Vinがハイレベルの電圧Vddとなっており、かつ入力端子IN3の電圧がローレベルの電圧Vssとなっている時に、入力端子IN2の電圧がローレベルの電圧Vssからハイレベルの電圧Vddに変化しつまり立ち上がり、期間t3から期間t4に移行する。これにより、トランジスタT4がオン状態となり、トランジスタT4とトランジスタT5の接続点の電位がVssに充電される。この時、入力端子IN3の電圧がローレベルの電圧Vssとなっているので、この時にも貫通電流は流れない。次に、図7に示したように、入力電圧Vinがハイレベルの電圧Vddからローレベルの電圧Vssに変化しつまり立ち下がり、期間t4から期間t5に移行する。これにより、トランジスタT1,T3はそれぞれオフ状態となるが、各ノードの電位は変化しない。さらに、図8に示したように、入力端子IN3の電圧がローレベルの電圧Vssからハイレベルの電圧Vddに変化しつまり立ち上がり、期間t5から期間t6に移行する。これにより、トランジスタT4,T5を介してトランジスタT2のゲート電位がローレベルの電圧Vssから徐々に上昇を開始し、トランジスタT2のゲート電位がVssVth2を超えると、電圧Vgs2が閾値電圧Vth2よりも大きくなる。その結果、トランジスタT2がオンし、高電圧線L2から電流が流れ、トランジスタT2のソース電圧すなわち出力電圧Voutは上昇を開始する。この時、トランジスタT2のゲート-ソース間には容量素子C1が接続されているので、トランジスタT2のゲート電圧はソース電圧の上昇によっても上昇する。トランジスタT2のゲート電圧がVdd-Vth4よりも大きくなった時、トランジスタT4がオフし、トランジスタT2のゲート電圧は容量素子C1を介したソース電圧の上昇によってのみ上昇を続ける。最終的に、トランジスタT2のゲート電圧はVaとなり、ハイレベルの電圧Vddが出力電圧Voutとして出力される。以上のようにして、本実施の形態のインバータ回路1では、入力端子INに入力されたパルス信号の信号波形例えば図2Aをほぼ反転させたパルス信号例えば図2Bが出力端子OUTから出力される。効果ところで、例えば、図22に示したような従来のインバータ回路10は、2つのnチャネルMOS型のトランジスタT10,T20が直列接続された単チャネル型の回路構成となっている。インバータ回路10では、例えば、図23に示したように、入力電圧VinがVssとなっている時、出力電圧VoutがVddとはならず、Vdd-Vthとなってしまう。つまり、出力電圧Voutには、トランジスタT20の閾値電圧Vthが含まれており、出力電圧Voutは、トランジスタT2の閾値電圧Vthのばらつきの影響を大きく受けてしまう。そこで、例えば、図24のインバータ回路20に示したように、トランジスタT20のゲートとドレインとを互いに電気的に分離し、ドレインの電圧Vddよりも高い電圧Vss2=VddVthが印加される高電圧配線L30にゲートを接続することが考えられる。また、例えば、図25のインバータ回路30に示したようなブートストラップ型の回路構成が考えられる。しかし、図22、図24、図25のいずれの回路においても、入力電圧Vinがハイとなっている時、つまり、出力電圧Voutがローとなっている時まで、トランジスタT10,T20を介して、高電圧配線L20側から低電圧配線L10側に向かって電流貫通電流が流れてしまう。その結果、インバータ回路での消費電力も大きくなってしまう。一方、本実施の形態のインバータ回路1では、トランジスタT2のゲートと高電圧線L3との間に接続されたトランジスタT4,T5と、トランジスタT2のゲートと低電圧線L1との間に接続されたトランジスタT3とのオンオフ動作により、全期間に渡ってトランジスタT1,T2が同時にオンしないようにすることができる。このように、本実施の形態では、全期間に渡って貫通電流が生じないので、図22、図24、図25に記載のインバータ回路と比べて、消費電力を低く抑えることができる。<2.変形例>[変形例1]上記実施の形態では、入力端子IN2に対して制御信号Vc1が印加され、入力端子IN3に対して制御信号Vc2が印加されるようになっているが、例えば、図9に示したように、入力端子IN2に対して制御信号Vc2が印加され、入力端子IN3に対して制御信号Vc1が印加されるようになっていてもよい。このようにした場合であっても、全期間に渡って貫通電流が生じないので、上記実施の形態の場合と同様に消費電力を低く抑えることができる。[変形例2]また、上記実施の形態では、ハイレベルの電圧Vddを出力する期間が、入力電圧Vinが立ち下がる時から外れるように、制御信号Vc2が入力端子IN3に入力されていたが、ハイレベルの電圧Vddを出力する期間が、入力電圧Vinが立ち下がる時を含むように、制御信号Vc2が入力端子IN3に入力されていてもよい。例えば、図10に示したように、入力電圧Vinが立ち下がる直前に、ハイレベルの電圧Vddが制御信号Vc2として入力端子IN3に入力されていてもよい。また、例えば、図示しないが、入力電圧Vinが立ち下がると同時に、ハイレベルの電圧Vddが制御信号Vc2として入力端子IN3に入力されていてもよい。つまり、入力端子IN1,IN2,IN3の電圧がともにハイレベルの電圧Vddとなっている期間以下、オーバーラップ期間という。がわずかに存在していてもよい。以下に、オーバーラップ期間の動作について説明する。図11に示したように、入力端子IN1,IN2の電圧がともに、ハイレベルの電圧Vddとなっている期間t4において、入力端子IN3の電圧がローレベルの電圧Vssからハイレベルの電圧Vddに変化しつまり立ち上がり、期間t4から期間t7に移行する。このとき、入力端子IN2,IN3の電圧がともにハイレベルの電圧Vddとなっているので、トランジスタT4,T5がともにオン状態となっている。そのため、トランジスタT3,T4,T5を介して高電圧線L3から低電圧線L1へ電流が流れ、トランジスタT2のゲート電位がVbとなる。この時、VbがVssVth2よりも大きいので、トランジスタT2もオンし、トランジスタT1,T2を介して、高電圧線L2から低電圧線L1に電流が流れる。その結果、出力電圧Voutがローレベルの電圧VssからVssΔVに変化するが、トランジスタT1のオン抵抗がトランジスタT2のオン抵抗よりも十分小さい場合には、ΔV≒0となる。その直後、入力電圧Vinがハイレベルの電圧Vddからローレベルの電圧Vssに変化しつまり立ち下がり、期間t7から期間t8に移行する。これにより、トランジスタT1,T3がオフする。ここで、トランジスタT2のゲート-ソース間の電圧Vgs2が閾値電圧Vth2以上となっているので、図12に示したように、高電圧線L2から電流が流れる。その結果、トランジスタT2のゲート電圧がトランジスタT4,T5による書き込みに加え、容量素子C1を介したソース電圧の上昇によっても上昇し図中ではΔV2だけ上昇し、最終的にハイレベルの電圧Vddが出力電圧Voutとして出力される。このように、出力電圧Voutがローレベルの電圧Vssからハイレベルの電圧Vddに変化するに際して、トランジスタT2のゲート電圧をあらかじめ高く設定しておくことにより、出力電圧Voutのトランジェントを早くすることができる。その結果、インバータ回路1を高速に動作させることが可能となる。[変形例3]上記変形例2では、図11に示したように、入力電圧Vinが立ち下がる直前から立ち下がった直後までのわずかな期間の間、トランジスタT1,T2を介して貫通電流が流れる。一般に、インバータ回路は負荷を駆動するバッファとして用いられることが多いので、その出力段を形成するトランジスタのサイズは大きく設計するつまり、抵抗を小さく設計する。そのため、図11に示したようにトランジスタT1,T2を介して貫通電流が流れる場合には、短時間ではあるものの、貫通電流が非常に大きくなってしまう可能性がある。そこで、例えば、図13,図14に示したように、図1,図9に記載のインバータ回路1の出力段に、さらに、トランジスタT6,T7が設けられていることが好ましい。このようにした場合に、トランジスタT2は、トランジスタT4のソースまたはドレインの電圧と、トランジスタT7のゲート電圧との電位差またはそれに対応する電位差に応じて高電圧線L4とトランジスタT7のゲートとの電気的な接続を継断するようになっている。トランジスタT2において、ゲートがトランジスタT4のソースまたはドレインに接続されている。また、トランジスタT2において、ソースおよびドレインのうち一方が高電圧線L4に接続され、ソースおよびドレインのうち他方がトランジスタT7のゲートに接続されている。トランジスタT6は、入力端子IN1の電圧と低電圧線L1の電圧との電位差またはそれに対応する電位差に応じて出力端子OUTと低電圧線L1との電気的な接続を継断するようになっている。トランジスタT6において、ゲートが入力端子IN1に接続されている。また、トランジスタT6において、ソースおよびドレインのうち一方が低電圧線L1に接続され、ソースおよびドレインのうち他方が出力端子OUTに接続されている。トランジスタT7は、当該トランジスタT7のゲート電圧と、出力端子OUTの電圧との電位差またはそれに対応する電位差に応じて高電圧線L2と出力端子OUTとの電気的な接続を継断するようになっている。トランジスタT7において、ゲートがトランジスタT2のソースおよびドレインのうち高電圧線L2に未接続の端子に接続されている。また、トランジスタT7において、ソースおよびドレインのうち一方が高電圧線L2に接続され、ソースおよびドレインのうち他方が出力端子OUTに接続されている。高電圧線L4は、高電圧線L2の電圧よりも高電圧一定電圧を出力する電源図示せずに接続されている。高電圧線L2の電圧は、インバータ回路1の駆動時にVccとなっている。なお、高電圧線L3の電圧Vccは、VddVth7よりも高い電圧となっていることが好ましい。Vth7はトランジスタT7の閾値電圧である。トランジスタT6が本発明の第6トランジスタの一具体例に相当し、トランジスタT7が本発明の第7トランジスタの一具体例に相当する。高電圧線L2が本発明の第6電圧線に相当し、高電圧線L4が本発明の第2電圧線の一具体例に相当する。図15,図16は、本変形例において上述のオーバーラップ期間が設けられているときのインバータ回路1の動作の一例を表したものである。図15に示したように、入力端子IN1,IN2の電圧がともに、ハイレベルの電圧Vddとなっている期間t4において、入力端子IN3の電圧がローレベルの電圧Vssからハイレベルの電圧Vddに変化しつまり立ち上がり、期間t4から期間t7に移行する。これにより、トランジスタT3,T4,T5を介して高電圧線L3から低電圧線L1へ電流が流れ、トランジスタT2のゲート電位がVbとなる。この時、VbがVssVth2よりも大きくなっているので、トランジスタT2がオンし、トランジスタT1,T2を介して、高電圧線L2から低電圧線L1に電流が流れる。その結果、出力電圧Voutがローレベルの電圧VssからVssΔVに変化するが、トランジスタT1のオン抵抗がトランジスタT2のオン抵抗よりも十分小さい場合には、ΔV≒0となる。また、ΔVがトランジスタT7の閾値電圧よりも小さく、トランジスタT7はオンしないので、最終段に貫通電流は流れない。その直後、入力電圧Vinがハイレベルの電圧Vddからローレベルの電圧Vssに変化しつまり立ち下がり、期間t7から期間t8に移行する。これにより、トランジスタT1,T3,T6がオフする。ここで、トランジスタT2のゲート-ソース間の電圧Vgs2が閾値電圧Vth2以上となっているので、図16に示したように、高電圧線L4から電流が流れる。その結果、トランジスタT2のゲート電圧がトランジスタT4,T5による書き込みに加え、容量素子C1を介したソース電圧の上昇によっても上昇する図中ではΔV2だけ上昇する。トランジスタT2のゲート電圧が上昇した結果、トランジスタT7のゲート電圧が最終的にハイレベルの電圧Vddとなる。このとき、トランジスタT7のゲート-ソース間の電圧が閾値電圧Vth7以上となった段階で、トランジスタT7がオンし、それに伴い、ハイレベルの電圧Vddが出力電圧Voutとして出力される。ところで、トランジスタT7のゲート電圧のトランジェントは、トランジスタT2のゲート-ソース間の電圧Vgs2を閾値電圧Vth2以上とすることで、早くすることが可能である。さらに、トランジスタT7のトランジェントが早くなることで、出力電圧Voutのトランジェントも早くすることが可能となる。従って、インバータ回路1を高速に動作させることができる。また、インバータ回路1の後段には、貫通電流の流れないトランジスタT6,T7が設けられているので、インバータ回路1の出力端子OUTに負荷をつないだ際に、貫通電流が大きくなるのを防止することができる。また、オーバーラップ期間を設けないようにした場合には、全期間に渡って貫通電流をなくすことが可能である。<3.適用例>図17は、上記実施の形態およびその変形例に係るインバータ回路1の適用例の一例である表示装置100の全体構成の一例を表したものである。この表示装置100は、例えば、表示パネル110と、表示パネル110を駆動する駆動回路120とを備えている。表示パネル110が本発明の表示部の一具体例に相当し、駆動回路120が本発明の駆動部の一具体例に相当する。表示パネル110表示パネル110は、複数の表示画素114が2次元配置された表示領域110Aを有しており、各表示画素114が駆動回路120によって駆動されることにより、表示領域110Aに映像を表示するものである。各表示画素114は、互いに隣り合う3つの画素113R,113G,113Bからなる。なお、以下では、各画素113R,113G,113Bの総称として画素113を適宜、用いるものとする。画素113Rは、有機EL素子111Rおよび画素回路112を含んで構成されている。画素113Gは、有機EL素子111Gおよび画素回路112を含んで構成されている。画素113Bは、有機EL素子111Bおよび画素回路112を含んで構成されている。有機EL素子111Rは赤色光を発する有機EL素子であり、有機EL素子111Gは緑色光を発する有機EL素子であり、有機EL素子111Bは青色光を発する有機EL素子である。なお、以下では、有機EL素子111R,111G,111Bの総称として有機EL素子111を適宜、用いるものとする。図18は、表示領域110A内の回路構成の一例を、後述の書込線駆動回路124の一例と共に表したものである。表示領域110A内には、複数の画素回路112が個々の有機EL素子111と対となって2次元配置されている。各画素回路112は、例えば、有機EL素子111に流れる電流を制御する駆動トランジスタT100と、信号線DTLの電圧を駆動トランジスタT100に書き込む書き込みトランジスタT200と、保持容量Csとによって構成されたものであり、2Tr1Cの回路構成となっている。駆動トランジスタT100および書き込みトランジスタT200は、例えば、nチャネルMOS型の薄膜トランジスタTFTにより形成されている。駆動トランジスタT100または書き込みトランジスタT200は、例えば、pチャネルMOS型のTFTであってもよい。表示領域110Aにおいて、複数の書込線WSLが行状に配置され、複数の信号線DTLが列状に配置されている。なお、書込線WSLが本発明の走査線の一具体例に相当する。表示領域110Aには、さらに、複数の電源線PSL電源電圧の供給される部材が書込線WSLに沿って行状に配置されている。各信号線DTLと各書込線WSLとの交差点近傍には、有機EL素子111が1つずつ設けられている。各信号線DTLは、後述の信号線駆動回路123の出力端と、書き込みトランジスタT200のドレイン電極およびソース電極のいずれか一方の電極に接続されている。各書込線WSLは、後述の書込線駆動回路124の出力端と、書き込みトランジスタT200のゲート電極に接続されている。各電源線PSLは、後述の電源線駆動回路125の出力端と、駆動トランジスタT100のドレイン電極およびソース電極のいずれか一方の電極に接続されている。書き込みトランジスタT200のドレイン電極およびソース電極のうち信号線DTLに未接続の方の電極は、駆動トランジスタT100のゲート電極と、保持容量Csの一端に接続されている。駆動トランジスタT100のドレイン電極およびソース電極のうち電源線PSLに未接続の方の電極と保持容量Csの他端とが、有機EL素子111のアノード電極図示せずに接続されている。有機EL素子111のカソード電極は、例えば、グラウンド線GNDに接続されている。駆動回路120次に、駆動回路120内の各回路について、図17、図18、図19を参照して説明する。なお、図19は、同期信号の波形の一例と、駆動回路120から各書込線WSLに出力される電圧波形の一例とを表したものである。駆動回路120は、タイミング生成回路121、映像信号処理回路122、信号線駆動回路123、書込線駆動回路124および電源線駆動回路125を有している。また、駆動回路120は、上記実施の形態およびその変形例における各種電源具体的には低電圧線L1および高電圧線L2,L3,L4等に接続された電源も有している。タイミング生成回路121は、映像信号処理回路122、信号線駆動回路123、書込線駆動回路124、および電源線駆動回路125が連動して動作するように制御するものである。タイミング生成回路121は、例えば、外部から入力された同期信号120Bに応じて同期して、上述した各回路に対して制御信号121Aを出力するようになっている。映像信号処理回路122は、外部から入力された映像信号120Aに対して所定の補正を行うと共に、補正した後の映像信号122Aを信号線駆動回路123に出力するようになっている。所定の補正としては、例えば、ガンマ補正や、オーバードライブ補正などが挙げられる。信号線駆動回路123は、制御信号121Aの入力に応じて同期して、映像信号処理回路122から入力された映像信号122Aを各信号線DTLに印加して、選択対象の画素113に書き込むものである。なお、書き込みとは、駆動トランジスタT100のゲートに所定の電圧を印加することを指している。信号線駆動回路123は、例えばシフトレジスタ図示せずを含んで構成されており、画素113の各列に対応して、1段ごとにバッファ回路図示せずを備えている。この信号線駆動回路123は、制御信号121Aの入力に応じて同期して、各信号線DTLに対して、例えば、2種類の電圧Vofs、Vsigを出力可能となっている。具体的には、信号線駆動回路123は、各画素113に接続された信号線DTLを介して、書込線駆動回路124により選択された画素113へ2種類の電圧Vofs、Vsigを順番に供給するようになっている。ここで、オフセット電圧Vofsは、信号電圧Vsigの値に依らず一定電圧値となっている。また、信号電圧Vsigは、映像信号122Aに対応する電圧値となっている。信号電圧Vsigの最小電圧はオフセット電圧Vofsよりも低い電圧値となっており、信号電圧Vsigの最大電圧はオフセット電圧Vofsよりも高い電圧値となっている。書込線駆動回路124は、例えばシフトレジスタ図示せずを含んで構成されており、画素113の各行に対応して、1段ごとにバッファ回路2を備えている。バッファ回路2は、上述したインバータ回路1を複数含んで構成されたものであり、入力端に入力されたパルス信号の位相とほぼ同一位相のパルス信号を出力端から出力するものである。書込線駆動回路124は、制御信号121Aの入力に応じて同期して、各書込線WSLに対して、2種類の電圧Vdd、Vssを出力可能となっている。具体的には、書込線駆動回路124は、各画素113に接続された書込線WSLを介して、駆動対象の画素113へ2種類の電圧Vdd、Vssを供給し、書き込みトランジスタT200を制御するようになっている。例えば、図19に示したように、制御信号121Aとして、クロックckと、スキャンパルスspが入力されると、書込線駆動回路124は、複数の書込線WSLに対して、波高値がVddで、幅が2Hのパルスを含む電圧Vsi1≦i≦N、iおよびNは正の整数を、パルスの位相を1Hずつずらしながら順番に出力するようになっている。ここで、電圧Vddは、書き込みトランジスタT200のオン電圧以上の値となっている。電圧Vddは、例えば、閾値補正、移動度補正、発光動作の際に、書込線駆動回路124から出力される電圧値である。電圧Vssは、書き込みトランジスタT200のオン電圧よりも低い値となっており、かつ、電圧Vddよりも低い値となっている。電源線駆動回路125は、例えばシフトレジスタ図示せずを含んで構成されており、例えば、画素113の各行に対応して、1段ごとにバッファ回路図示せずを備えている。この電源線駆動回路125は、制御信号121Aの入力に応じて同期して、2種類の電圧VccH、VccLを出力可能となっている。具体的には、電源線駆動回路125は、各画素113に接続された電源線PSLを介して、駆動対象の画素113へ2種類の電圧VccH、VccLを供給し、有機EL素子111の発光および消光を制御するようになっている。ここで、電圧VccLは、有機EL素子111の閾値電圧と、有機EL素子111のカソードの電圧とを足し合わせた電圧よりも低い電圧値である。また、電圧VccHは、有機EL素子111の閾値電圧と、有機EL素子111のカソードの電圧とを足し合わせた電圧以上の電圧値である。表示装置100では、各画素113において画素回路112がオンオフ制御され、各画素113の有機EL素子111に駆動電流が注入されることにより、正孔と電子とが再結合して発光が起こり、その光が外部に取り出される。その結果、表示パネル110の表示領域110Aにおいて画像が表示される。ところで、本適用例では、例えば、書込線駆動回路124内のバッファ回路2は、上述したインバータ回路1を複数含んで構成されている。これにより、バッファ回路2内を流れる貫通電流はほとんど存在しないので、バッファ回路2の消費電力を抑えることができる。また、本適用例において、書込線駆動回路124が、トランジスタT4またはトランジスタT5を、入力端子IN1の電圧が連続してハイとなっている時間と等しい時間オフさせるように、トランジスタT4またはトランジスタT5のゲートに制御信号を入力するようになっていてもよい。この場合に、書込線駆動回路124は、例えば、図20、図21に示したように、書込線WSLごとに設けられたインバータ回路1の出力端子OUTから出力される信号出力電圧Vouti=Vsiまたはそれに対応する信号を書込線WSLに出力するようになっている。書込線駆動回路124は、さらに、i-1段目の書込線WSLに対応して設けられたインバータ回路1の出力端子OUTから出力される信号出力電圧Vouti-1またはそれに対応する信号を反転させた反転信号を、i段目の書込線WSLに対応して設けられたインバータ回路1に含まれるトランジスタT4のゲートに入力するようになっていてもよい。なお、書込線駆動回路124は、図示しないが、上記の反転信号を、i段目の書込線WSLに対応して設けられたインバータ回路1に含まれるトランジスタT5のゲートに入力するようになっていてもよい。このようにした場合には、トランジスタT4またはトランジスタT5のゲートに入力する制御信号を生成する回路を別途、設ける必要がなくなるので、表示装置100の回路構成を簡略化することができる。なお、上記の反転信号を、i段目の書込線WSLに対応して設けられたインバータ回路1に含まれるトランジスタT4またはトランジスタT5のゲートに入力するに際して、図20に記載の回路の代わりに、図13または図14に記載の回路が用いられてもよい。以上、実施の形態、変形例および適用例を挙げて本発明を説明したが、本発明は実施の形態等に限定されるものではなく、種々変形が可能である。例えば、上記適用例では、上記各実施の形態およびその変形例に係るインバータ回路1が書込線駆動回路124の出力段に用いられていたが、書込線駆動回路124の出力段の代わりに、電源線駆動回路125の出力段に用いられていてもよいし、書込線駆動回路124の出力段と共に、電源線駆動回路125の出力段に用いられていてもよい。なお、上記各実施の形態およびその変形例に係るインバータ回路1を電源線駆動回路125の出力段に用いる場合には、例えば、低電圧線L1に対して、電圧VccLを出力する電源図示せずを接続し、高電圧線L2,L3に対して、電圧VccHを出力する電源図示せずを接続し、高電圧線L4に対して、電圧VccHよりも高い電圧を出力する電源図示せずを接続すればよい。"