"信号電位と参照電圧とを比較判定し、その判定信号を出力するコンパレータと、上記コンパレータの出力により動作が制御される非同期カウンタと、を含み、上記カウンタは、値を保持したままアップカウントからダウンカウントへ、また、ダウンカウントからアップカウントへ、カウントモードを切り替えられる機能と、入力クロックの立ち上がり、立ち下りの両エッジでカウントする、入力クロックの倍の周波数でカウントする機能と、上記コンパレータの出力の非同期信号により、入力クロックを非同期でラッチし、そのラッチデータの正転、または反転データをLSBのデータとする機能と、を有するA/D変換回路。上記カウンタは、上記入力クロックと同周波数で動作し、その出力をカウンタのLSBデータとするLSB回路と、上記LSB回路の次の段以降の、入力信号を分周するビット回路がカスケード接続されたリップルカウンタと、を含む請求項1記載のA/D変換回路。上記カウンタは、アップダウンをカウント保持したまま切り替える機能を実現するための出力論理切り替え機能部を有する請求項1記載のA/D変換回路。上記カウンタの上記LSB回路は、入力クロックをラッチするラッチ回路と、上記ラッチ回路の出力を別途記憶保持する保持部と、を含み上記保持部の保持データに応じて、次のビットの入力クロックの正反転を切り替える機能を有する請求項2記載のA/D変換回路。上記リップルカウンタは、前段によるデータがクロック端子に供給されるフリップフロップと、上記フリップフロップのデータ出力側に接続された第1のセレクタと、入力が上記フリップフロップのデータ出力端に接続され、出力が当該フリップフロップのデータ入力端に接続された第2のセレクタと、を含む請求項2記載のA/D変換回路。上記リップルカウンタは、上記第1のセレクタはアップダウンの制御信号により切り替え制御され、上記第2のセレクタはホールド信号により切り替え制御される請求項5記載のA/D変換回路。上記リップルカウンタにおいては、上記制御信号により、各ビットの出力論理を反転させ、先にアップカウントしたデータを反転させて補数データに変換することで、ダウンカウントした結果に切り替え、当該切り替えの際におこるデータ反転が次のビットのデータを変えてしまうことを防ぐために、上記制御信号の切り替え期間は、上記ホールド信号によって、各ビットの入出力を負帰還から正帰還に一時的に変え、上記フリップフロップのデータを固定させておく請求項6記載のA/D変換回路。上記リップルカウンタにおいては、上記フリップフロップのデータを固定させた状態で上記制御信号のレベルを切り替え、出力論理を反転させ、次いでホールド信号を元に戻し、元のカウント状態に戻す請求項7記載のA/D変換回路。上記リップルカウンタは、前段によるデータがクロック端子に供給されるフリップフロップと、上記フリップフロップのクロック端子の入力段に配置され、外部信号によりカウント動作に必要な立ち上がり、立ち下りの両エッジを付加可能な回路と、を含む請求項2記載のA/D変換回路。上記LSB回路の上記保持部は、上記入力クロックの入力部および上記ラッチ回路より物理的にコンパレータ側に配置されている請求項2記載のA/D変換回路。上記カウンタにおいて、前のA/D変換の結果のLSBのデータによって状態が切り替わる回路が、入力クロックをラッチするラッチ回路以降にある請求項2記載のA/D変換回路。光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、上記画素信号読み出し回路は、画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力するコンパレータと、上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントするカウンタと、を含む複数のA/D変換回路を有し、上記カウンタは、値を保持したままアップカウントからダウンカウントへ、また、ダウンカウントからアップカウントへ、カウントモードを切り替えられる機能と、入力クロックの立ち上がり、立ち下りの両エッジでカウントする、入力クロックの倍の周波数でカウントする機能と、上記コンパレータの出力の非同期信号により、入力クロックを非同期でラッチし、そのラッチデータの正転、または反転データをLSBのデータとする機能と、を有する固体撮像素子。上記カウンタは、上記入力クロックと同周波数で動作し、その出力をカウンタのLSBデータとするLSB回路と、上記LSB回路の次の段以降の、入力信号を分周するビット回路がカスケード接続されたリップルカウンタと、を含む請求項12記載の固体撮像素子。上記カウンタは、アップダウンをカウント保持したまま切り替える機能を実現するための出力論理切り替え機能部を有する請求項12記載の固体撮像素子。上記カウンタの上記LSB回路は、入力クロックをラッチするラッチ回路と、上記ラッチ回路の出力を別途記憶保持する保持部と、を含み上記保持部の保持データに応じて、次のビットの入力クロックの正反転を切り替える機能を有する請求項13記載の固体撮像素子。上記リップルカウンタは、前段によるデータがクロック端子に供給されるフリップフロップと、上記フリップフロップのデータ出力側に接続された第1のセレクタと、入力が上記フリップフロップのデータ出力端に接続され、出力が当該フリップフロップのデータ入力端に接続された第2のセレクタと、を含む請求項13記載の固体撮像素子。上記リップルカウンタは、上記第1のセレクタはアップダウンの制御信号により切り替え制御され、上記第2のセレクタはホールド信号により切り替え制御される請求項16記載の固体撮像素子。上記リップルカウンタにおいては、上記制御信号により、各ビットの出力論理を反転させ、先にアップカウントしたデータを反転させて補数データに変換することで、ダウンカウントした結果に切り替え、当該切り替えの際におこるデータ反転が次のビットのデータを変えてしまうことを防ぐために、上記制御信号の切り替え期間は、上記ホールド信号によって、各ビットの入出力を負帰還から正帰還に一時的に変え、上記フリップフロップのデータを固定させておく請求項17記載の固体撮像素子。上記リップルカウンタにおいては、上記フリップフロップのデータを固定させた状態で上記制御信号のレベルを切り替え、出力論理を反転させ、次いでホールド信号を元に戻し、元のカウント状態に戻す請求項18記載の固体撮像素子。上記リップルカウンタは、前段によるデータがクロック端子に供給されるフリップフロップと、上記フリップフロップのクロック端子の入力段に配置され、外部信号によりカウント動作に必要な立ち上がり、立ち下りの両エッジを付加可能な回路と、を含む請求項13記載の固体撮像素子。固体撮像素子と、上記撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、上記画素信号読み出し回路は、画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力するコンパレータと、上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントするカウンタと、を含む複数のA/D変換回路を有し、上記カウンタは、値を保持したままアップカウントからダウンカウントへ、また、ダウンカウントからアップカウントへ、カウントモードを切り替えられる機能と、入力クロックの立ち上がり、立ち下りの両エッジでカウントする、入力クロックの倍の周波数でカウントする機能と、上記コンパレータの出力の非同期信号により、入力クロックを非同期でラッチし、そのラッチデータの正転、または反転データをLSBのデータとする機能と、を有するカメラシステム。ところが、上述した方式においては、各列にカウンタ回路が存在し、A/D変換時に多数のカウンタがカウント動作を行うため、その動作電流が大きくなるという問題がある。またあわせて、A/D変換時間を短縮するためや、ある時間内により多階調のA/D変換を行うには、カウント周波数を上げる必要があり、これもまた動作電流が大きくなることになる。本発明は、カウンタをクロックの両エッジでカウント可能とし、かつアップダウンカウント値を保持したまま切り替えることを可能とし、両エッジカウントでもカウント動作のデューティDutyが崩れにくいA/D変換回路、固体撮像素子、およびカメラシステムを提供することにある。本発明の第1の観点のA/D変換回路は、信号電位と参照電圧とを比較判定し、その判定信号を出力するコンパレータと、上記コンパレータの出力により動作が制御される非同期カウンタと、を含み、上記カウンタは、値を保持したままアップカウントからダウンカウントへ、また、ダウンカウントからアップカウントへ、カウントモードを切り替えられる機能と、入力クロックの立ち上がり、立ち下りの両エッジでカウントする、入力クロックの倍の周波数でカウントする機能と、上記コンパレータの出力の非同期信号により、入力クロックを非同期でラッチし、そのラッチデータの正転、または反転データをLSBのデータとする機能と、を有する。好適には、上記カウンタは、上記入力クロックと同周波数で動作し、その出力をカウンタのLSBデータとするLSB回路と、上記LSB回路の次の段以降の、入力信号を分周するビット回路がカスケード接続されたリップルカウンタと、を含む。好適には、上記カウンタは、アップダウンをカウント保持したまま切り替える機能を実現するための出力論理切り替え機能部を有する。好適には、上記カウンタの上記LSB回路は、入力クロックをラッチするラッチ回路と、上記ラッチ回路の出力を別途記憶保持する保持部と、を含み上記保持部の保持データに応じて、次のビットの入力クロックの正反転を切り替える機能を有する。好適には、上記リップルカウンタは、前段によるデータがクロック端子に供給されるフリップフロップと、上記フリップフロップのデータ出力側に接続された第1のセレクタと、入力が上記フリップフロップのデータ出力端に接続され、出力が当該フリップフロップのデータ入力端に接続された第2のセレクタと、を含む。好適には、上記リップルカウンタは、上記第1のセレクタはアップダウンの制御信号により切り替え制御され、上記第2のセレクタはホールド信号により切り替え制御される。好適には、上記リップルカウンタにおいては、上記制御信号により、各ビットの出力論理を反転させ、先にアップカウントしたデータを反転させて補数データに変換することで、ダウンカウントした結果に切り替え、当該切り替えの際におこるデータ反転が次のビットのデータを変えてしまうことを防ぐために、上記制御信号の切り替え期間は、上記ホールド信号によって、各ビットの入出力を負帰還から正帰還に一時的に変え、上記フリップフロップのデータを固定させておく。好適には、上記リップルカウンタにおいては、上記フリップフロップのデータを固定させた状態で上記制御信号のレベルを切り替え、出力論理を反転させ、次いでホールド信号を元に戻し、元のカウント状態に戻す。好適には、上記リップルカウンタは、前段によるデータがクロック端子に供給されるフリップフロップと、上記フリップフロップのクロック端子の入力段に配置され、外部信号によりカウント動作に必要な立ち上がり、立ち下りの両エッジを付加可能な回路と、を含む。好適には、上記LSB回路の上記保持部は、上記入力クロックの入力部および上記ラッチ回路より物理的にコンパレータ側に配置されている。好適には、上記カウンタにおいて、前のA/D変換の結果のLSBのデータによって状態が切り替わる回路が、入力クロックをラッチするラッチ回路以降にある。本発明の第2の観点の固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、上記画素信号読み出し回路は、画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力するコンパレータと、上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントするカウンタと、を含む複数のA/D変換回路を有し、上記カウンタは、値を保持したままアップカウントからダウンカウントへ、また、ダウンカウントからアップカウントへ、カウントモードを切り替えられる機能と、入力クロックの立ち上がり、立ち下りの両エッジでカウントする、入力クロックの倍の周波数でカウントする機能と、上記コンパレータの出力の非同期信号により、入力クロックを非同期でラッチし、そのラッチデータの正転、または反転データをLSBのデータとする機能と、を有する。本発明の第3の観点のカメラシステムは、固体撮像素子と、上記撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、上記画素信号読み出し回路は、画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力するコンパレータと、上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントするカウンタと、を含む複数のA/D変換回路を有し、上記カウンタは、値を保持したままアップカウントからダウンカウントへ、また、ダウンカウントからアップカウントへ、カウントモードを切り替えられる機能と、入力クロックの立ち上がり、立ち下りの両エッジでカウントする、入力クロックの倍の周波数でカウントする機能と、上記コンパレータの出力の非同期信号により、入力クロックを非同期でラッチし、そのラッチデータの正転、または反転データをLSBのデータとする機能と、を有する。本発明によれば、入力クロックの周波数でカウントするカウンタより、入力クロックの立ち上がり、立ち下りの両エッジでカウント動作するカウンタを用いる。そして、本発明では、これを実現するクロックの両エッジカウントのカウンタで、かつアップダウンカウント値を保持したまま切り替える。本発明によれば、カウンタをクロックの両エッジでカウント可能とし、かつアップダウンカウント値を保持したまま切り替えることを可能とし、両エッジカウントでもカウント動作のデューティDutyが崩れにくいという利点がある。以下、本発明の実施の形態を図面に関連付けて説明する。図1は、本発明の一実施形態に係るデータ転送回路を含む列並列ADC搭載固体撮像素子CMOSイメージセンサの構成例を示すブロック図である。また、図2は、図1の固体撮像素子の動作波形を示す図である。この固体撮像素子10は、撮像部としての画素アレイ部11、行走査回路12、列走査回路13、タイミング制御回路14、ADC群15、参照電圧発生回路としてのデジタル-アナログ変換回路以下、DACと略す16、およびセンスアンプ回路S/A等を含むデータ出力回路17を有する。画素アレイ部11は、フォトダイオードと画素内アンプとを含む単位画素111がマトリクス状行列状に配置されて構成される。また、固体撮像素子10においては、画素アレイ部11の信号を順次読み出すための制御回路として、内部クロックを生成するタイミング制御回路14、行アドレスや行走査を制御する行走査回路12、そして列アドレスや列走査を制御する列走査回路13が配置される。ADC群15は、DAC16により生成される参照電圧を階段状に変化させたランプ波形RAMPと、行線H0、H1...毎に単位画素111から列線V0、V1...を経由し得られるアナログ信号とを比較する画素配列の各列に対応して設けられたn1個のコンパレータCMP151と、コンパレータ151の出力およびクロックCKを受けてアップダウンカウントまたはダウンカウントを行いカウント値を保持する機能を有する非同期アップ/ダウンカウンタ以下、カウンタという、CNT152とからなるADCA/D変換回路15Aが画素配列の各列に対応して各列線V0、V1...毎に配置され、列並列ADCブロック153が構成される。ADC15Aのカウンタ152の構成および機能については後で詳述する。各カウンタ152の出力は、スイッチ154を介してデータ転送線18に接続されている。データ転送線18には、データ転送線18に対応したセンス回路、減算回路を含むデータ出力回路17が配置される。保持回路としての機能を有するカウンタ152は、初期時にはたとえばアップカウントまたはダウンカウント状態に有り、リセットカウントを行い、対応するコンパレータ151の出力COMPOUTiが反転すると、アップカウント動作を停止し、カウント値が保持される。このとき、カウンタ152の初期値は、AD変換の階調の任意の値、たとえば、0とする。このリセットカウント期間は、単位画素111のリセット成分ΔVを読み出している。カウンタ152は、その後、ダウンカウントまたはアップカウント状態となり、入射光量に対応したデータカウントを行い、対応するコンパレータ151の出力COMPOUTiが反転すると、比較期間に応じたカウント値が保持される。保持されたカウンタ値は、列走査回路13により走査され、デジタル信号として、データ転送線18を経て出力回路17に入力される。列走査回路13は、たとえばスタートパルスSTRおよびマスタクロックMCKが供給されることで活性化され、マスタクロックMCKに応じたMCKを基準とする駆動クロックCLKに同期して対応する選択線SELを駆動して、カウンタ152のラッチデータをデータ転送線18に読み出させる。このような構成を有する固体撮像素子10においては、1水平単位期間1H内で以下の処理が行われる。すなわち、1H内において、任意の行Hxの単位画素111から列線V0、V1...への1回目の読み出しをP相読み出しPR、比較器151における1回目の比較をP相比較PC、2回目の読み出しをD相読み出しDR、比較器151における比較をD相比較DC、D相の処理後の後処理をD相後処理DAPとして、各動作が連続的に行われる。これらのP相読み出しPR、P相比較PC、D相読み出しDR、D相比較DC、およびD相後処理DAPのタイミング制御はタイミング制御回路14において行われる。次に、ADCA/D変換回路15Aにおけるカウンタ152の具体的な構成および機能について説明する。本実施形態に係るADC15Aは、コンパレータ151および非同期カウンタ152を用いた積分型A/D変換回路として構成されている。カウンタ152は、値を保持したままアップカウントからダウンカウントへ、また、ダウンカウントからアップカウントへ、カウントモードを切り替えられる機能を有する。さらに、カウンタ152は、入力クロックCKの立ち上がり、立ち下りの両エッジでカウントする、入力クロックの倍の周波数でカウントする機能を有する。そして、カウンタ152は、コンパレータ151の出力の非同期信号により、入力クロックCKを非同期でラッチし、そのラッチデータの正転、または反転データをLSBのデータとする機能を有している。カウンタ152は、LSBビット回路を含み、入力クロックCKをラッチするラッチ回路と、その出力を別途記憶するメモリと、そのメモリデータに応じて、次のビットの入力クロックの正反転を切り替える機能を有する。また、メモリは、入力クロックの入力部およびラッチ回路より物理的に手前コンパレータ側に配置される。また、カウンタ152において、前のA/D結果のLSBのデータによって状態が切り替わる回路が、入力クロックをラッチするラッチ回路以降にある。このような特徴を有するカウンタ152についてさらに具体的に説明する。図3は、本実施形態に係るアップダウン非同期カウンタの具体的な構成例を示す回路図である。また、図4は、図3のカウンタの動作のタイミングチャートである。カウンタ152は、図3に示すように、入力クロックCKと同周波数で動作し、その出力をカウンタ152のLSBデータとするLSB回路210と、LSB回路210の次の段以降の、入力信号を2分周する回路をカスケード接続して構成される、いわゆるリップルカウンタ220により構成される。また、カウンタ152は、LSB回路210およびリップルカウンタ220に加え、アップダウンをカウント保持したまま切り替える機能を実現するための、出力論理切り替えスイッチ等の論理ゲート部230を付加した形で構成されている。まず、LSB回路以外のリップルカウンタ220の構成および動作について説明する。リップルカウンタ220は、D型FF221~223、およびセレクタ224~229を有している。リップルカウンタ220において、FF221の負入力のクロック端子がLSB回路210のセレクタ212の出力D[0]の供給ラインに接続され、Q出力がセレクタ224,225の正負の両入力に接続されている。セレクタ224の出力がFF221のD入力に接続され、セレクタ225の出力D[1]が次段のFF222の負入力クロック端子に供給される。FF222のQ出力がセレクタ226,227の正負の両入力に接続されている。セレクタ226の出力がFF222のD入力に接続され、セレクタ227の出力D[2]が次段のFF223の負入力クロック端子に供給される。FF223のQ出力がセレクタ228,229の正負の両入力に接続されている。セレクタ228の出力がFF223のD入力に接続されている。セレクタ224~226は、ホールド信号HLDにより出力切り替えが選択的に制御され、セレクタ227~229は、制御信号UDにより出力切り替えが選択的に制御される。制御信号UDは、各ビットの出力論理を反転させるものであり、これにより先にアップカウントしたデータを反転させて補数データに変換することで、ダウンカウントした結果に変えるものである。その切り替えの際におこるデータ反転が次のビットのデータを変えてしまうことを防ぐために、その制御信号UDの切り替え期間は、ホールド信号HLDによって、各ビットの入出力を負帰還から正帰還に一時的に変え、FF221~223のデータを固定させておく。その状態で制御信号UDのレベルを切り替え、出力論理を反転させ、次いでホールド信号HLDを元に戻し、元のカウント状態に戻す。この一連の動作で、アップダウンカウントモードをデータ保持したまま切り替えることが実現される。本例では、カウンタ152の基本部として、FFは入力クロックのネガティブエッジでデータ反転するアップカウンタで構成したもので説明しているが、ダウンカウンタでも同様の手法で、アップダウンを切り替えるカウンタを形成できる。つぎに本実施形態の特徴であるLSB回路210の構成およびに動作について説明する。LSB回路210は、ラッチ回路211、セレクタ212、および保持部としてのD型フリップフロップFF213を有している。リップルカウンタ220は、D型FF221~223、およびセレクタ224~229を有している。また、論理ゲート部230は、2入力NANDゲート231,232を有している。ラッチ回路211は、D入力がクロックCKの供給ラインに接続され、G入力が論理ゲート部230の出力に接続され、Q出力がセレクタ212の正負の両入力に接続されている。ラッチ回路211は、G入力が論理0の場合はデータ保持、論理1の場合は入力データを出力する。セレクタ212の出力はFF213のD入力およびデータビットD[0]としてリップルカウンタ220のFF221の負のクロック入力端子に接続されている。FF213の負のクロック入力端子は信号LLの入力ラインに接続され、Q出力がセレクタ212の切替制御端子に接続されている。すなわち、セレクタ212はFF213の出力に応じて出力切り替えが選択的に制御される。論理ゲート部230は、NANDゲート231の一方の入力端子が前段のコンパレータ151の出力信号CompOutの供給ラインに接続され、他方の入力端子が信号ENの供給ラインに接続され、出力がNANDゲート232の一方の入力端子に接続されている。NANDゲート232の他方の入力端子が信号XLBDの供給ラインに接続され、出力がLSB回路210のラッチ回路211のG入力に接続されている。LSB回路210において、ラッチ回路211はカウンタ152の前段のコンパレータ151の出力CompOut信号を受け、入力クロックCKをそのままラッチする。その際、ラッチ回路211を強制的にスルー状態にする機能を信号XLBDで可能とする。信号ENは、カウント動作時以外の状態において、コンパレータ151の出力が不安定な状態になることがある場合に、コンパレータ出力CompOutを無視してラッチ回路211をラッチ状態にする制御信号である。またラッチ回路211の後段に出力論理を切り替えるセレクタ212、およびセレクタ212の出力信号を記憶するFF213が配置されている。コンパレータ出力CompOutが反転した瞬間にラッチ回路211は入力クロックCKのスルー状態から、データ保持状態になる。よってそれまでの入力クロックCKをカウンタ152がカウントすることになる。続いて、LSB回路以外の回路と同様にデータ反転動作を行うことになるが、これは、信号LLと信号XLBDで実現する。まず、信号LLにて、セレクタ212の出力データをFF213に記憶する。その値がカウント開始初期状態と逆の論理値の場合D0Lowは、セレクタの状態は維持される。次いで、信号XLBDで一時的にラッチをスルー状態にすることで、クロック初期状態をロードする。これにより、データが反転する。また、信号LLにてセレクタ212の出力データを記憶する際、今度は、それがカウント開始初期状態と同じ論理だった場合は、FF213にデータを記憶すると同時にセレクタ212の状態が切り替わり、出力データが反転する。次いで、信号XLBDでラッチをスルー状態した際は、ラッチデータ自体は、カウント開始初期状態と同じデータになっているため、データの変動はない。以上の制御によって、コンパレータ出力CompOutによってラッチされたデータに応じて、出力論理を切り替えるLSB回路210の動作が実現される。LSB回路210の動作とそれ以外のビットを処理するリップルカウンタ220の動作を別々に説明したが、これらをあわせて行った場合の動作例が図4に示されている。LSB回路210のデータ反転動作期間に、それ以外のビットの回路であるリップルカウンタ220はホールド信号HLDによってFF221~223のデータを保持状態にする。これにより、LSBを含めたカウンタ全体のデータ反転動作が、データを破壊することなく行われることとなる。ここでLSB回路210の論理切り替えセレクタ212はラッチ回路211の手前に置く構成も考えられるが、このカウンタ152は、A/D変換回路15Aの一部であり、ラッチ回路211まではA/D変換の特性具体的にはLSBデータの微分直線性に影響するため、それまでの状態変化は、A/D変換特性が変化することになり望ましくない。よって本方式のように、ラッチ回路までは常に同じ状態で動作する回路構成は、特性維持を容易にするメリットがある。図5は、本実施形態に係るLSB回路のより具体的な構成例を示す回路図である。図5において、ラッチ回路211は、クロックドインバータCINV1,CINV2、およびインバータINV1,INV2により構成されている。ラッチ回路211において、クロックドインバータCINV1の入力端子がクロックCKの供給ラインに接続され、出力がインバータINV2の入力端子に接続されている。インバータINV1の入力T端子、クロックドインバータCINV1の負側制御端子、およびクロックドインバータCINV2の正側制御端子が、論理ゲート部230NANDゲート232の出力端子に接続されている。インバータINV1の出力端子がクロックドインバータCINV1の正側制御端子、およびクロックドインバータCINV2の負側制御端子に接続されている。インバータINV2の出力端子がクロックドインバータCINV2の入力端子およびセレクタ212の入力端子が接続されている。そして、クロックドインバータCINV2の出力がインバータIND2の入力端子側に接続されている。セレクタ212は、クロックドインバータCINV3,CINV4,CINV5、およびインバータINV3により構成されている。セレクタ212において、クロックドインバータCINV3、CINV4の入力端子がラッチ回路211のインバータINV2の出力端子に接続されている。インバータINV3の入力端子、クロックドインバータCINV3の負側制御端子、およびクロックドインバータCINV4,CINV5の正側制御端子が、FF213の出力端子に接続されている。インバータINV3の出力端子がクロックドインバータCINV3の正側制御端子、およびクロックドインバータCINV4,CINV5の負側制御端子に接続されている。そして、クロックドインバータCINV4の出力端子がクロックドインバータCINV5の入力端子に接続され、クロックドインバータCINV3とCINV5の出力端子同士が接続されている。FF213は、クロックドインバータCINV6,CINV7、インバータINV4~INV6、NANDゲートNA1,NA2、およびpチャネルMOSPMOSトランジスタおよびnチャネルMOSNMOSトランジスタのソース、ドレイン同士を接続した転送ゲートTMG1,TMG2により構成されている。FF213において、インバータINV4の入力端子が信号LLの供給ラインに接続され、NANDゲートNA1,NA2の一方の入力端子がリセット信号RSTの供給ラインに接続されている。インバータINV4の出力端子がインバータINV5の入力端子、クロックドインバータCINV6の正側制御端子、およびクロックドインバータCINV7の負側制御端子、並びに、転送ゲートTMG1のNMOSトランジスタのゲートに接続されている。インバータINV5の出力端子がインバータINV6の入力端子、クロックドインバータCINV6の負側制御端子、およびクロックドインバータCINV7の正側制御端子、並びに、転送ゲートTMG1のPMOSトランジスタのゲート、転送ゲートTMG2のNMOSトランジスタのゲートに接続されている。NANDゲートNA1の他方の入力端子が転送ゲートTMG2の一方の入出力端子に接続され、出力端子がクロックドインバータCINV6の入力端子に接続されている。クロックドインバータCINV6の出力端子が転送ゲートTMG1の一方の入出力端子に接続され、転送ゲートTMG1の他方の入出力端子がNANDゲートNA2の他方の入力端子に接続されている。NANDゲートNA2の出力端子がクロックドインバータCINV7の入力端子に接続され、クロックドインバータCINV7の出力端子がセレクタ212の入力端子に接続されている。インバータINV6の出力端子が転送ゲートTMG2のPMOSトランジスタのゲートに接続され、転送ゲートTMG2の他方の入出力端子がラッチ回路211のインバータINV2の出力側に接続されている。以上の構成を有するLSB回路210において、セレクタ212はクロックドインバータ一段と、二段を切り替える回路で構成されている。これにより、セレクタ212の状態が切り替わった場合においてもラッチ回路211の出力部に見える負荷はほとんど変化しない。これにより本回路におけるLSB出力データの線形性を保持するために注意する必要がある部分は、入力クロックCKのデューティDutyが崩れている場合を考えなければ、ラッチ回路211の出力デューティDutyおよび、ラッチ制御信号に限定される。また図5の回路図は、レイアウトとしての回路配置構成も概略的に示している。セレクタ212のデータを記憶するFF213を図5の通り、入力クロックCKの入力部の前段に配置することによって、高速に動作する配線長を抑えることができ、低消費電流、および、高速動作マージンが向上する。入力クロックCKを非同期でラッチする場合に懸念される事項として、ラッチした瞬間の入力電圧が中間電圧にあった場合どうなるなかということがあるが、ラッチ回路211は、2段のインバータという反転アンプによる正帰還で構成されており、短期間の間にどちらかの電圧状態に落ち着く。どちらに落ち着くかは不定であるが、そもそもそれはアナログ量がA/D後のLSBデータの中間状態にあることを意味し、A/Dの本質的な動作といえる。本例であげた具体的な例で、入力クロックの両エッジでカウント動作を行い、かつ、アップダウンモード切り替えを、データ保持したまま切り替えることを可能とするカウンタ回路の実現を示した。またそれはA/Dの線形性を考慮した回路となっている。本例ではLSB回路以外のカウンタビットbitは、リップルカウンタ220において、出力を反転させるセレクタ225,227,229と、データを固定するためにデータを正帰還するセレクタ224,226,228で構成する回路を例としてあげた。これは入力クロックが反転する際に、その全データを反転することができる非同期カウンタの一例であり、これを実現しうる回路に適応できるものである。図6は、本実施形態に係るリップルカウンタにおけるビット回路の具体的な構成例を示す回路図である。FF221222,223は、クロックドインバータCINV11,CINV12,CINV13、インバータINV11,INV12、2入力NANDゲートNA11,NA12、および転送ゲートTMG11により構成されている。インバータINV11の入力端子がLSB回路の出力データCINの供給ラインに接続され、NANDゲートNA11,NA12の一方の入力端子が反転リセット信号XRSTの供給ラインに接続されている。インバータINV11の出力端子がインバータINV12の入力端子、クロックドインバータCINV11、CINV12の正側制御端子、クロックドインバータCINV13の負側制御端子、および転送ゲートTMG11のPMOSトランジスタのゲートに接続されている。インバータINV12の出力端子がクロックドインバータCINV11、CINV12の負側制御端子、クロックドインバータCINV13の正側制御端子、および転送ゲートTMG11のNMOSトランジスタのゲートに接続されている。転送ゲートTMG11の一方の入出力端子がセレクタ224226,228の出力側に接続され、他方の入出力端子がNANDゲートNA11の他方の入力端子に接続されている。NANDゲートNA11の出力端子がクロックドインバータCINV12の入力端子に接続され、クロックドインバータCINV12の出力端子がNANDゲートNA12の他方の入力端子に接続されている。NANDゲートNA12の出力がセレクタ224,225の入力側に接続され、クロックドインバータCINV13の入力端子に接続されている。クロックドインバータCINV13の出力端子がNANDゲートNA12の他方の入力端子側に接続されている。クロックドインバータCINV12の入力端子がNANDゲートNA11の出力側に接続され、出力端子がNANDゲートNA11の他方の入力端子側に接続されている。セレクタ224226,228は、クロックドインバータCINV14、および転送ゲートTMG12により構成されている。転送ゲートTMG12の一方の入出力端子およびクロックドインバータCINV14の入力端子がFF221の出力側に接続されている。転送ゲートTMG12の他方の入出力端子およびクロックドインバータCINV14の出力端子がFF221の転送ゲートTMG11の一方の入出力端子に接続されている。転送ゲートTMG12のPMOSトランジスタのゲートおよびクロックドインバータCINV14の正側制御端子がホールド信号HLDの供給ラインに接続され、転送ゲートTMG12のNMOSトランジスタのゲートおよびクロックドインバータCINV14の負側制御端子がホールド信号HLDの反転信号XHLDの供給ラインに接続されている。セレクタ225227,229は、クロックドインバータCINV15、および転送ゲートTMG13により構成されている。転送ゲートTMG13の一方の入出力端子およびクロックドインバータCINV15の入力端子がFF221の出力側に接続されている。転送ゲートTMG13の他方の入出力端子およびクロックドインバータCINV15の出力端子が接続されている。転送ゲートTMG13のPMOSトランジスタのゲートおよびクロックドインバータCINV15の正側制御端子が制御信号UDの供給ラインに接続され、転送ゲートTMG13のNMOSトランジスタのゲートおよびクロックドインバータCINV15の負側制御端子が制御信号UDの反転信号XUDの供給ラインに接続されている。このような構成を有するビット回路は、前述したように、ホールド信号HDLでFF221内の入出力を一時的に正帰還にすることで、アップダウンの制御信号UDによる出力COUT反転での次のFFのカウント動作を阻止している。以上のように、リップルカウンタ220のビット回路として2つのセレクタを設けた例を説明したが、2つのセレクタを用いずに、各ビットのクロックラインを外部から直接制御するように構成することも可能である。図7は、本実施形態に係るリップルカウンタにおけるビット回路の具体的な他の構成例を示す回路図である。このビット回路は、FF221222,223の入力段に2入力オアゲートOR21と2入力NANDゲートNA21が配置されている。オアゲートOR21の一方の入力端子がLSB回路の出力データCINの供給ラインに接続され、他方の入力端子が信号HLDCKの供給ラインに接続されている。NANDゲートNA21の一方の入力端子がオアゲートOR21の出力端子に接続され、他方の入力端子が信号XRVDCKの供給ラインに接続され、出力がFF221222,223のクロック入力端子に接続されている。この場合、FF221222,223は、クロックドインバータCINV21,CINV22,CINV23、インバータINV21,INV22、2入力NANDゲートNA22、および転送ゲートTMG21により構成されている。NANDゲートNA22の一方の入力端子が反転リセット信号XRSTの供給ラインに接続されている。インバータINV21の入力端子、クロックドインバータCINV21,CINV23の負側制御端子、クロックドインバータCINV22の正側制御端子、および転送ゲートTMG21のNMOSトランジスタのゲートがNANDゲートNA21の出力端子接続さされている。インバータINV21の出力端子がクロックドインバータCINV21、CINV23の正側制御端子、クロックドインバータCINV22の負側制御端子、および転送ゲートTMG21のPMOSトランジスタのゲートに接続されている。クロックドインバータCINV21,CINV23の入力端子がインバータINV22の出力端子に接続されている。クロックドインバータCINV21の出力端子がNANDゲートNA22の他方の入力端子に接続されている。NANDゲートNA22の出力が転送ゲートTMG21の一方の入出力端子に接続され、クロックドインバータCINV22の入力端子に接続されている。転送ゲートTMG21の他方の入出力端子がインバータINV22の入力端子に接続されている。そして、クロックドインバータCINV23の出力端子がインバータINV21の入力端子側に接続されている。クロックドインバータCINV22の入力端子がNANDゲートNA22の出力側に接続され、出力端子がNANDゲートNA22の他方の入力端子側に接続されている。このビット回路においては、各ビットのクロックラインを外部から直接制御し、カウント動作に必要な立ち上がりエッジ、立ち下りエッジを唯一一回強制的に付加することで、全ビットのデータ反転を実現している。図8は、図6および図7のビット回路のタイミングチャートを対応させて示す図である。図8に示すように、図6および図7のビット回路の出力データの状態遷移は同じである。ただし、図6のビット回路と図7のビット回路では、回路規模が異なる。図6のビット回路はトランジスタ38個で構成することが可能であるが、図7のビット回路は28個のトランジスタで構成することが可能である。すなわち、図7のビット回路は図6のビット回路に比べて、回路面積を削減および消費電力の削減を実現でき、高速動作マージンが拡大するという利点がある。以上のように、本実施形態においては、データを保持したままアップカウントからダウンカウント、または、ダウンカウントからアップカウントモードへ移行できる非同期カウンタを利用したA/D変換回路で、入力クロックの両エッジでカウント動作することが可能となる。また、LSBデータのA/D変換特性が回路的に悪化することを抑えることができる。ここで、固体撮像素子CMOSイメージセンサ10の動作を説明する。任意の行Hxの単位画素111から列線V0、V1...への1回目の読み出しが安定した後、DAC16によりコンパレータ151に対して、参照電圧を時間変化させた階段状のランプ波形PAMPを入力し、任意の列線Vxの電圧との比較をコンパレータ151にて行う。ランプ波形RAMPの階段波入力と並行して、カウンタ152で1回目のカウントがなされる。ここで、RAMPとVxの電圧が等しくなったときコンパレータ151の出力は反転し、これによりカウンタ152のカウント動作が停止し、比較期間に応じたカウント値が保持される。この1回目の読み出し時は、単位画素111のリセット成分ΔVを読み出しており、リセット成分ΔV内には、単位画素111毎にばらつく雑音がオフセットとして含まれている。しかし、このリセット成分ΔVのばらつきは一般に小さく、またリセットレベルは全画素共通なため、任意の列線Vxの出力はおおよそ既知である。したがって、1回目のリセット成分ΔV読み出し時には、ランプ波形RAMP電圧を調整することにより比較期間を短くすることが可能である。この場合、たとえば7ビット分のカウント期間128クロックでΔVの比較が行われる。2回目の読み出しは、リセット成分ΔVに加え単位画素111毎の入射光量に応じた信号成分を読み出し、1回目の読み出しと同様の動作を行う。すなわち、任意の行Hxの単位画素111から列線V0、V1...への2回目の読み出しが安定した後、DAC16によりコンパレータ151に対して、参照電圧を時間変化させた階段状のランプ波形RAMPを入力し、任意の列線Vxの電圧との比較をコンパレータ151にて行う。ランプ波形RAMPの階段波入力と並行して、カウンタ152で2回目のカウントがなされる。ここで、RAMPとVxの電圧が等しくなったときコンパレータ151の出力は反転し、同時に比較期間に応じたカウント値が保持される。この時、1回目のカウントと2回目のカウントとでは異なった場所に保持される。以上のAD変換期間終了後、列走査回路4により、保持された1回目と2回目のそれぞれnビットのデジタル信号がデータ転送線18を経て、データ出力回路17で検出され、順次減算回路で、2回目の信号-1回目の信号がなされた後、外部に出力され、その後、順次行毎に同様の動作が繰り返され、2次元画像が生成される。以上の動作は、1水平単位期間1H内で行われる。そして、1H内において、任意の行Hxの単位画素111から列線V0、V1...への1回目の読み出しをP相読み出しPR、コンパレータ151における1回目の比較をP相比較PC、2回目の読み出しをD相読み出しDR、コンパレータ151における比較をD相比較DC、D相の処理後の後処理をD相後処理DAPとして、各動作が連続的に行われる。以上説明したように、本実施形態によれば、ADC15Aは、コンパレータ151および非同期カウンタ152を用いた積分型A/D変換回路として構成され、カウンタ152は、値を保持したままアップカウントからダウンカウントへ、また、ダウンカウントからアップカウントへ、カウントモードを切り替えられる機能と、入力クロックCKの立ち上がり、立ち下りの両エッジでカウントする、入力クロックの倍の周波数でカウントする機能と、コンパレータ151の出力の非同期信号により、入力クロックCKを非同期でラッチし、そのラッチデータの正転、または反転データをLSBのデータとする機能とを有していることから、カウンタをクロックの両エッジでカウント可能とし、かつアップダウンカウント値を保持したまま切り替えることを可能とでき、両エッジカウントでもカウント動作のデューティDutyが崩れにくいA/D変換回路を実現することができる。このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。図9は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。本カメラシステム300は、図9に示すように、本実施形態に係る固体撮像素子10が適用可能な撮像デバイス310と、この撮像デバイス21の画素領域に入射光を導く被写体像を結像する光学系、たとえば入射光像光を撮像面上に結像させるレンズ320と、撮像デバイス310を駆動する駆動回路330と、撮像デバイス310の出力信号を処理する信号処理回路340と、を有する。駆動回路330は、撮像デバイス310内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータを有し、所定のタイミング信号で撮像デバイス21を駆動する。また、信号処理回路340は、撮像デバイス310の出力信号に対してCDSなどの信号処理を施す。信号処理回路340で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路340で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス21として、先述した撮像素子10を搭載することで、高精度なカメラが実現できる。"