入射光を電荷に変換して蓄積するフォトダイオードと、前記フォトダイオードに蓄積された電荷を転送する転送ゲートトランジスタと、前記転送ゲートトランジスタにより転送された電荷による電位変化をしきい値の変化として信号を出力する信号出力用トランジスタと、を含む単位画素が規則的に複数配列されており、前記フォトダイオードは、第1導電型の基板上に設けられた第2導電型のウェルに形成され、前記入射光を電荷に変換して蓄積する第1導電型の光電変換領域を備え、前記信号出力用トランジスタは、前記ウェル上に絶縁膜を介して形成されたリング状ゲート電極と、前記ウェルの、前記リング状ゲート電極の中央開口部に対応する領域に形成された第2導電型のソース領域と、前記ソース領域の周囲に前記リング状ゲート電極の外周に達しないように前記ウェルに接触して形成され、前記光電変換領域から転送された電荷を蓄積する第1導電型のソース近傍領域と、を備え、前記転送ゲートトランジスタは、前記リング状ゲート電極と前記光電変換領域との間の前記ウェル上に前記絶縁膜を介して形成され、前記光電変換領域に蓄積された電荷を前記ソース近傍領域に転送するための転送ゲート電極を備え、前記信号出力用トランジスタは、前記ウェルの表面の、前記リング状ゲート電極と前記転送ゲート電極に対応する領域とは異なる領域の少なくとも一部に設けられ、前記ウェルよりも高濃度の不純物濃度を有する第2導電型のドレイン領域を、さらに備え、前記ソース近傍領域内の前記ソース領域の近傍位置に、前記ソース近傍領域よりも高濃度の不純物濃度を有する第1導電型の高濃度領域が形成されていることを特徴とする固体撮像素子。第1導電型の基板上に、リング状ゲート電極を有する信号出力用トランジスタとフォトダイオードとを含む単位画素が規則的に複数配列された固体撮像素子の製造方法において、前記基板の表面に設けられた第2導電型のウェルの所定位置に第1導電型のソース近傍領域を形成する第1のステップと、前記ウェル上に、前記リング状ゲート電極を、その中心開口部が前記ソース近傍領域の上方に位置するように、絶縁膜を介して形成する第2のステップと、前記リング状ゲート電極をマスクとして、前記ソース近傍領域内に第2導電型の不純物を注入し、前記ソース近傍領域よりも高濃度の不純物濃度を有する第1導電型の第1の高濃度領域を形成する第3のステップと、前記リング状ゲート電極をマスクとして、前記第1の高濃度領域内に第2導電型の不純物を注入して、前記第1の高濃度領域の表面に第2導電型の表面層を形成する第4のステップと、前記第4のステップに続いて、前記リング状ゲート電極の中央開口部の内壁にサイドスペーサを形成する第5のステップと、前記リング状ゲート電極及び前記サイドスペーサをマスクとして、前記表面層及び前記第1の高濃度領域に第2導電型の不純物を注入して、前記ソース近傍領域内に、第2導電型のソース領域を形成すると共に、前記ソース領域を取り囲むように前記ソース近傍領域よりも高濃度の不純物濃度を有する第1導電型の第2の高濃度領域を形成する第6のステップとを含むことを特徴とする固体撮像素子の製造方法。しかるに、従来のリング状ゲート電極を有する固体撮像素子には以下の課題がある。特許文献2記載の図38に示した従来の固体撮像素子では、埋め込みのpウェル13内にさらにp領域を設けキャリアポケット17とするため、必然的にp領域は濃度がかなり高くなってしまう。この結果、キャリアポケット17の電荷をリセットする時にかける電圧が、例えば、7V~8Vという高電圧が必要になる。このように高い電圧をかけなければならないので、消費電力が大きくなり、昇圧回路を備えなければならないという問題がある。このリセット電圧を下げるためには、キャリアポケット17のp濃度を下げればよいが、埋め込みpウェル13の濃度よりも下げることは原理的にできず、またpウェル13の濃度よりも十分濃度が高くないと電荷集中の効果が少なくなるので、その濃度設定の範囲には限界がある。一方、一括シャッタ実現のためには、特許文献3記載の図39に示した固体撮像素子のように、転送用のゲート電極を1つ設けるのがよいが、リング状ゲート電極27aを持つトランジスタの構造が、従来のCMDと同じで、p型半導体領域25がリング状ゲート電極27aの下全面にあり、電荷のソースへの集中が行われていないので、電荷から電圧への変換率が低いという問題がある。本発明は上記の点に鑑みなされたもので、低い電圧でリング状ゲート電極下に蓄積された電荷を基板に排出し得、かつ、一括シャッタも実現し得る固体撮像素子及びその固体撮像素子を高精度に製造する製造方法を提供することを目的とする。本発明の他の目的は、リング状ゲート電極下のゲート絶縁膜界面で発生するノイズを抑制し得る固体撮像素子及びその製造方法を提供することにある。上記の目的を達成するため、本発明の固体撮像素子は、入射光を電荷に変換して蓄積するフォトダイオードと、フォトダイオードに蓄積された電荷を転送する転送ゲートトランジスタと、転送ゲートトランジスタにより転送された電荷による電位変化をしきい値の変化として信号を出力する信号出力用トランジスタと、を含む単位画素が規則的に複数配列されており、フォトダイオードは、第1導電型の基板上に設けられた第2導電型のウェルに形成され、入射光を電荷に変換して蓄積する第1導電型の光電変換領域を備え、信号出力用トランジスタは、ウェル上に絶縁膜を介して形成されたリング状ゲート電極と、ウェルの、リング状ゲート電極の中央開口部に対応する領域に形成された第2導電型のソース領域と、ソース領域の周囲にリング状ゲート電極の外周に達しないようにウェルに接触して形成され、光電変換領域から転送された電荷を蓄積する第1導電型のソース近傍領域と、を備え、転送ゲートトランジスタは、リング状ゲート電極と光電変換領域との間のウェル上に絶縁膜を介して形成され、光電変換領域に蓄積された電荷をソース近傍領域に転送するための転送ゲート電極を備え、信号出力用トランジスタは、ウェルの表面の、リング状ゲート電極と転送ゲート電極に対応する領域とは異なる領域の少なくとも一部に設けられ、ウェルよりも高濃度の不純物濃度を有する第2導電型のドレイン領域を、さらに備え、ソース近傍領域内のソース領域の近傍位置に、ソース近傍領域よりも高濃度の不純物濃度を有する第1導電型の高濃度領域が形成されていることを特徴とする。また、上記の目的を達成するため、本発明の固体撮像素子の製造方法は、第1導電型の基板上に、リング状ゲート電極を有する信号出力用トランジスタとフォトダイオードとを含む単位画素が規則的に複数配列された固体撮像素子の製造方法において、基板の表面に設けられた第2導電型のウェルの所定位置に第1導電型のソース近傍領域を形成する第1のステップと、ウェル上に、リング状ゲート電極を、その中心開口部がソース近傍領域の上方に位置するように、絶縁膜を介して形成する第2のステップと、リング状ゲート電極をマスクとして、ソース近傍領域内に第2導電型の不純物を注入し、ソース近傍領域よりも高濃度の不純物濃度を有する第1導電型の第1の高濃度領域を形成する第3のステップと、リング状ゲート電極をマスクとして、第1の高濃度領域内に第2導電型の不純物を注入して、第1の高濃度領域の表面に第2導電型の表面層を形成する第4のステップと、第4のステップに続いて、リング状ゲート電極の中央開口部の内壁にサイドスペーサを形成する第5のステップと、リング状ゲート電極及びサイドスペーサをマスクとして、表面層及び第1の高濃度領域に第2導電型の不純物を注入して、ソース近傍領域内に、第2導電型のソース領域を形成すると共にソース領域を取り囲むようにソース近傍領域よりも高濃度の不純物濃度を有する第1導電型の第2の高濃度領域を形成する第6のステップとを含むことを特徴とする。この発明では、リング状ゲート電極によるセルファラインで信号出力用トランジスタの第2導電型のソース領域をソース近傍領域内に設けることができる。本発明によれば、一括シャッタを実現できると同時に、第1導電型の領域自体がソース近傍しかなく、この第1導電型のソース近傍領域の濃度を低くすることができるため、低い電圧でリング状ゲート電極下のソース近傍領域に蓄積された電荷を基板に排出できる。また、本発明によれば、リング状ゲート電極によるセルフアラインで光信号出力用トランジスタの第2の導電型のソース領域をソース近傍領域内に設けることができるため、マスクを用いてソース近傍領域とソース領域を形成するよりも、画素毎の特性ばらつきを大幅に少なくした高精度の固体撮像素子を製造することができる。また、本発明によれば、リング状ゲート電極下のゲート絶縁膜界面で発生するノイズを抑制し得る固体撮像素子を製造できる。次に、本発明の実施の形態について図面と共に説明する。図1Aは本発明になる固体撮像素子の第1の実施の形態の上面図、同図Bは同図AのX-X’線に沿う縦断面図を示す。図1A、Bに示すように、本実施の形態の固体撮像素子は、p型基板31上にp型エピタキシャル層32を成長し、このエピタキシャル層32の表面にnウェル33がある。nウェル33上にはゲート酸化膜34を挟んで第1のゲート電極である平面形状がリング状のゲート電極35が形成されている。リング状ゲート電極35の中心部に対応したnウェル33の表面にはn型のソース領域36が形成されており、そのソース領域36に隣接してソース近傍p型領域37が形成され、更にソース領域36とソース近傍p型領域37の外側の離間した位置にはn型のドレイン領域38が形成されている。更に、ドレイン領域38の下のnウェル33中には埋め込みのp型領域39がある。この埋め込みのp型領域39とドレイン領域38は、図1Aに示す埋め込みフォトダイオード40を構成している。埋め込みフォトダイオード40とリング状ゲート電極35との間には、第2のゲート電極である転送ゲート電極41がある。ドレイン領域38、リング状ゲート電極35、ソース領域36、転送ゲート電極41には、それぞれメタル配線42、43、44、45が接続されている。また、上記の各構成の上方には、図1Bに示すように遮光膜46が形成されており、その遮光膜46の埋め込みフォトダイオード40に対応した位置には開口部47が穿設されている。この遮光膜46は金属、あるいは有機膜等で形成される。光は、開口部47を通して埋め込みフォトダイオード40に達して光電変換される。本実施の形態と図22及び図23に示した従来の固体撮像素子との構造上の大きな違いは、従来の固体撮像素子がリング状ゲート電極の下全面にp型領域13、25が存在していたのに対して、本実施の形態ではソース領域36の近傍にのみp型領域37があり、リング状ゲート電極35下の他の領域はn型nウェル33になっていることである。このような構造における、デザイン上の優位性は次のように説明できる。図22に示した従来の固体撮像素子では、電荷をソース近傍に集中させるために、pウェル13中にさらに濃いp領域のキャリアポケット17を作っていた。これに対し、本実施の形態では最初からp型領域自体が37で示すようにソース領域36の近傍しか存在しないために、このソース近傍p型領域37の濃度を低くすることができる。この結果、ソース近傍p型領域37に蓄積されているホール電荷を基板に排出するためのリセット電圧を低くすることができる。なお、図23に示した従来の固体撮像素子では最初からソース近傍へ電荷を集中させるという発想はない。次に、本発明の一実施の形態の画素構造と撮像素子全体の構造について、電気回路で表現した図2と共に説明する。同図において、まず、画素はm行n列に画素敷き詰め領域51に配置されている。図2ではこれらm行n列の画素のうち、s行t列の一画素52を代表として等価回路で表現している。この画素52は、リング状ゲートMOSFET53と、フォトダイオード54と、転送ゲートMOSFET55とからなり、リング状ゲートMOSFET53のドレインがフォトダイオード54のn側端子とドレイン電極配線56図1の42に相当に接続され、転送ゲートMOSFET55のソースがフォトダイオード54のp側端子に接続され、ドレインがリング状ゲートMOSFET53のバックゲートに接続されている。なお、上記のリング状ゲートMOSFET53は、図1Bではリング状ゲート電極35直下のソース近傍p型領域37をゲート領域とし、n型のソース領域36及びn型のドレイン領域38を有するnチャネルMOSFETである。また、上記の転送ゲートMOSFET55は、図1Bでは転送ゲート電極41直下のnウェル33をゲート領域、フォトダイオード40の埋め込みのp型領域39をソース領域、ソース近傍p型領域37をドレインとするpチャネルMOSFETである。リング状ゲートMOSFET53は、転送ゲートMOSFET55により転送されてソース近傍p型領域37に蓄積された電荷による電位変化を、しきい値の変化として信号を出力する信号出力用トランジスタを構成している。図2において、m行n列の各画素から1フレーム分の信号を読み出すために、まず読み出しを始める合図を出すフレームスタート信号を発生させる回路57がある。このフレームスタート信号は撮像素子の外から与えられてもよい。このフレームスタート信号は垂直シフトレジスタ58に供給される。垂直シフトレジスタ58は、m行n列の各画素のうちの何行目の画素を読み出すかの信号を出力する。各行の画素はリング状ゲート電極、転送ゲート電極、ドレイン電極の電位を制御する制御回路に接続されており、これらの制御回路は垂直レジスタ58の出力信号が供給される。例えば、s行目の各画素のリング状ゲート電極は、リング状ゲート電極配線59を介してリング状ゲート電位制御回路60に接続され、各画素の転送ゲート電極は、転送ゲート電極配線61を介して転送ゲート電位制御回路62に接続され、各画素のドレイン電極は、ドレイン電極配線56を介してドレイン電位制御回路63に接続されている。上記の各制御回路60、62、63には垂直シフトレジスタ58の出力信号が供給される。なお、リング状ゲート電極は、行毎に制御するので横方向に配線するが、転送ゲート電極は全画素で一斉に制御するので、配線方向は問わず、縦方向でもよい。ここでは横方向に配線するものとして表現する。ドレイン電位制御回路63は、全画素一斉に制御するが、行毎に制御する可能性もあるので、フレームスタート信号と垂直レジスタ58の両方と接続して表現している。画素52のリング状ゲートMOSFET53のソース電極は、ソース電極配線64図1の44に相当を介して2分岐され、一方はスイッチSW1を介してソース電極電位を制御するソース電位制御回路65に接続され、他方はスイッチSW2を介して信号読み出し回路66に接続されている。信号を読み出すときにはスイッチSW1をオフ、スイッチSW2をオンにし、ソース電位を制御する時にはスイッチSW1をオン、スイッチSW2をオフにする。信号は縦方向に出すので、ソース電極の配線方向は縦にする。信号読み出し回路66は次のように構成されている。画素52の出力はリング状ゲートMOSFET53のソースから行われ、出力線64には負荷、例えば電流源67が繋がっている。従って、ソースフォロア回路となっている。電流源67にはキャパシタC1とキャパシタC2の各一端がスイッチsc1とスイッチsc2を介して繋がっている。他端が接地されているキャパシタC1、C2の各一端は、また差動アンプ68の反転入力端子と非反転入力端子に繋がっており、両キャパシタC1及びC2の電位差を差動アンプ68から出力するようになっている。この信号読み出し回路66はCDS回路と呼ばれ、図2に描かれた方式以外にも種々の回路が提案されており、この回路に限るわけではない。信号読み出し回路66から出力された信号は、出力スイッチswtを介して出力される。同じ列にある出力スイッチswtは、水平シフトレジスタ69から出力される信号によりスイッチング制御される。次に、図2に示す実施の形態の固体撮像素子の駆動方法について、図3のタイミングチャートと、それぞれの素子のポテンシャル状態を示す図4及び図5と共に説明する。なお、図4Aは図1Bと同一の本実施の形態の1画素の構造断面図を示し、同一構成部分には同一符号を付し、その説明を省略する。まず、図31に示す期間では、埋め込みのフォトダイオード図1Aの40、図2の54等に光が入り、光電変換効果により電子ホール対が発生し、フォトダイオードの埋め込みp型領域39に図4Bに示すようにホール71が蓄積される。このとき転送ゲート電極41の電位はドレイン電位Vddと同じになっており、転送ゲートMOSFET55はオフ状態である。これらの蓄積は、前フレームの読み出し操作が行われている時に同時に行われている。続く図32に示す期間では、前フレームの読み出しが終了すると、同図Aに示すように新しいフレームスタート信号が発信されて、次のフレームの読み出しが始まる。最初に行うのは全画素一斉にフォトダイオード図1Aの40、図2の54等からリング状ゲート電極図1、図4Aの35の下のソース近傍p型領域図1、図4Aの37にホールを転送することである。そのため、図3Bに示すように転送ゲート電位制御回路62から出力される転送ゲート制御信号により、転送ゲート電極図1、図4Aの41の電位がLow2となり、転送ゲートMOSFET55がオン状態になる。この電位Low2はリング状ゲート電位制御回路60から出力される図3Cに示すリング状ゲートMOSFET53のリング状ゲート電極35に印加される制御信号の電位Low1よりも高い電位とし、図4Cに示すように転送ゲート電極41とリング状ゲート電極35の下でポテンシャルの勾配を設ける。なお、リング状ゲート電位Low1は0Vでもよいが、0Vよりも高い別の値でもよい。一方、ソース電位制御回路65からスイッチSW1を介してソース電極配線64からリング状ゲートMOSFET53のソースに供給されるソース電位をはじめとする、全画素のソース電位は図3Dに示すように電位S1S1>Low1にして、リング状ゲートMOSFET53がオフになり電流が流れないようにする。この結果、全画素のフォトダイオードに蓄積された電荷ホール71が、対応する画素のリング状ゲート電極の下に一斉に転送される。図1B及び図4Aに示すリング状ゲート電極35の下の領域で、ソース近傍p型領域37が最もポテンシャルが低いので、フォトダイオードに蓄積されていたホール71は図4Cに72で示すようにソース近傍p型領域37に達し、そこに蓄積される。ホール72が蓄積された結果、ソース近傍p型領域37の電位が上昇する。続いて、図33に示す期間では、同図Bに示すように転送ゲート電極がVddになり、転送ゲートMOSFET55がオフになる。これにより、再び埋め込みフォトダイオード図1Aの40、図2の54等では光電変換効果により電子ホール対が発生し、フォトダイオードの埋め込みp型領域39に図4Dに示すようにホール73が蓄積され始める。この蓄積動作は次の電荷転送時まで続けられる。一方、読み出し操作は行単位で順番に行われるので、自分の行の順番が来るまで、リング状ゲート電極の電位は図3Cに示すようにLowの状態で、図4Dに示すようにソース近傍p型領域37にホール72を蓄積したまま待機する。なお、0GND≦Low≦Low1である。続く図34~6に示す期間では、画素の信号読み出しが行われる。s行目t列目の画素52について代表してこの信号読み出し動作について説明するに、まず、ソース近傍p型領域37にホール72を蓄積した状態で、図3Eに示す垂直シフトレジスタ58の出力信号が、同図Hに示すようにローレベルである期間4において、リング状ゲート電位制御回路60から出力される制御信号によりリング状ゲート電極35の電位を図3Kに示すように、LowからVg1に上げる。ここで、上記の電位Vg1は、前述した各電位Low、Low1、Vddとの間にLow≦Low1≦Vg1≦Vddただし、Low<Vddなる不等式が成立する電位である。また、上記の期間4ではスイッチSW1が図3Iに示すようにオフ、スイッチSW2が同図Jに示すようにオン、スイッチsc1が同図Mに示すようにオン、スイッチsc2が同図Nに示すようにオフとされる。この結果、MOSFET53のソースに接続されたソースフォロア回路が働き、MOSFET53のソース電位は、図3Lに示すように期間4ではS2=Vg1-Vth1となる。ここで、Vth1とはホールがある状態でのMOSFET53のしきい値電圧である。このソース電位S2がオンとされているスイッチsc1を通してキャパシタC1に記憶される。図5Aはこの期間4におけるポテンシャルの状態を示す。この期間4では光電変換効果によりフォトダイオードの埋め込みp型領域39に蓄積されるホールが図5Aに74で示すように期間3よりも増加している。続く図35に示す期間では、リング状ゲート電位制御回路60から出力される制御信号によりリング状ゲート電極35の電位を図3Kに示すようにHigh1に上げると同時に、同図I、Jに示すようにスイッチSW1をオン、スイッチSW2をオフとすると共に、ソース電位制御回路65から出力されるソース電位を同図Lに示すようにHighsに上げる。ここで、High1、Highs>Low1である。上記の電位High1及びHighsの値は同じであっても異なっていてもよいが、設計の簡単のためにはHigh1、Highs≦Vddが望ましい。また、MOSFET53がオンして電流が流れないような電位設定にすることが望ましい。この結果、図5Bに75で示すように、ソース近傍p型領域37のポテンシャルが上昇し、nウェル33のバリアを越えてホールがエピタキシャル層32に排出される。なお、図5BはHigh1=Highs=Vddとして図示している。また、この期間5でも光電変換効果によりフォトダイオードの埋め込みp型領域39に蓄積されるホールが図5Bに76で示すように期間4よりも増加している。続く図36に示す期間では、再び前記期間4と同じ信号読み出し状態にする。ただし、期間4とは異なり、図3M、Nに示すように、スイッチsc1はオフ、スイッチsc2はオンとする。リング状ゲート電極は図3Kに示すように期間4と同じVg1とする。しかし、この期間6では直前の期間5でホールが基板に排出されていて図5Cに示すように、ソース近傍p型領域37にはホールが存在しないので、MOSFET53のソース電位は、図3Lに示すように期間6ではS0=Vg1-Vth0となる。ここでVth0とはホールがない状態でのしきい値電圧である。このソース電位S0はオンとされたスイッチsc2を介してキャパシタC2に記憶される。差動アンプ68はキャパシタC1とC2の電位差を出力する。すなわち、差動アンプ68はVth0-Vth1を出力する。この出力値Vth0-Vth1は、ホール電荷によるしきい値変化分である。その後、水平シフトレジスタ69から出力される図3Fに示すパルスのうち、同図Oに示すt列目の出力パルスに基づき、図2の出力スイッチswtがオンとされ、このswtのオン期間に図3Pにハッチングにより模式的に示すように、差動アンプ68からのホール電荷によるしきい値変化分が画素52の出力信号Voutとして出力される。続いて、図3に7で示す期間では、再びリング状ゲート電極35の電位を図3C、図5Dに78でそれぞれ示すようにLowにし、ソース近傍p型領域37にはホールがない状態で、全ての行の信号処理が終了するまで待機する。この期間7でも引き続きフォトダイオードに図5Dに79で示すように光電変換効果によるホールの蓄積が進行する。その後、前記期間1に戻って、ホールの転送から繰り返す。これにより、各画素から図3Gに示す出力信号が読み出される。なお、図4Cに示す転送時のポテンシャルの概念図と図2に示した画素52の回路図とを比較して分かるように、図2の画素52の回路構成は簡略化して示してある。画素52の回路は、厳密には図6に示すように、転送ゲートMOSFET55のソースとリング状ゲートMOSFET53のバックゲートとの間に、リング状ゲート電極配線59と転送ゲート電極配線61の各電位に連動したスイッチ70が設けられる構成である。このスイッチ70は、リング状ゲート電極配線59の電位Low1と、転送ゲート電極配線61の電位Low2との間に、Low1≦Low2の関係があるときはオン状態になり、Low1>Low2の関係があるときにはオフ状態になる。このスイッチ70を設けることにより、図4Cに示したリング状ゲート電極35電位Low1の下の基板電位が、転送ゲート電極41電位Low2の下の基板電位よりも高くなっていて、リング状ゲート電極35電位Low1の下の基板電位がバリアとして働き、ホールがソース近傍p型領域37に達することができないという現象を回路的に表現できる。しかしながら、転送時は上記のLow1≦Low2の条件は、電位制御回路60、62等により常に満たされているので、図2ではこのスイッチ70を省略して図示している。次に、本発明と従来例との違いをはっきり表す設計例について説明する。図22に示した従来の固体撮像素子では、埋め込みpウェル13の中にp領域キャリアポケット17を作っていたために、pウェル13内で濃度差が必ず存在している。これに対し、本実施の形態の場合、ソース近傍p型領域37を単一の濃度として設計することもできる。例えば、このソース近傍p型領域37を5E16cm3と一定にすることもできる。設計例を図7に示す。図7は計算の簡単のため、図1のうち、転送ゲート電極を含まないY-Y’線に沿う断面を想定している。図7中、図1Bと同一構成部分には同一符号を付してある。図7において、リング状ゲート電極35は幅が1μmで直径03μmの開口部を中心に有する。また、ソース近傍p型領域37は幅が09μmで濃度が5E16cm3であり、nウェル33の表面から002μmから025μmの範囲の深さに形成されている。ソース領域36とドレイン領域37は、それぞれ濃度が1E20cm3であり、nウェル33の表面から深さ01μmまでの範囲に形成されている。図8は、この構造の固体撮像素子の図7に一点鎖線Iで示す範囲内について、ソース領域36の電位1V、リング状ゲート電極35の電位0V、ドレイン領域38の電位3Vでシミュレーションした時のポテンシャル図を示す。図8に示すように、ソース近傍p型領域37内にポテンシャルの低い部分ができることがわかる。図9は図8のZA-ZA’断面を示す。図9によりポテンシャルの縦方向の形状が分かる。ホールは最もポテンシャルの低いところに集まるので、図8及び図9からこの電圧状態でリング状ゲート電極35の下にホールが転送されてきた場合、確実にポテンシャルの底にホールが集まり、蓄積されることが理解できる。次に、リング状ゲート電極35とソース領域36の電位をドレイン領域38の電位と同じ3Vにしてシミュレーションして得たポテンシャル図を図10に示す。また、図10のZB-ZB’断面のポテンシャル図を図11に示す。図10及び図11から分かるように、ポテンシャルの底は消滅し、リング状ゲート電極35の下からP基板31まで窪みのない滑らかなスロープを形成している。従って、ポテンシャルの底に蓄積されたホールは、3Vという極めて低い電圧で、確実にp基板31に排出されることが確認できる。これはソース近傍p型領域37の濃度を下げることができるからである。図7~図11で図22に示した従来の固体撮像素子では不可能な、このような単一濃度のソース近傍p型領域37の設計が可能であることを示せた。なお、この例は、ソース近傍p型領域37が単一濃度でなければならないと主張しているものではない。ソース近傍p型領域37内で濃度分布を持たせてもよい。次に、リング状ゲート電極下におけるp型領域以外のnウェルの意味について説明する。本発明は、ソース近傍p型領域に蓄積されたホールにより、ソース近傍p型領域のポテンシャルが変化し、これをしきい値電圧の変化として読み出すことを原理としている。従って、ソース近傍p型領域とソース電極、リング状ゲート電極との容量を大きくして、その他の電極、ドレイン電極、転送ゲート電極との容量を小さくした方が、その効果が大きい。まず、ソース近傍p型領域37と転送ゲート電極41との間の容量であるが、両者間の距離は元々離れているので、容量は小さい。一方、nウェル33はドレイン領域38と接続しているので、nウェル33の電位はVddとなる。nウェル33は直接ソース近傍p型領域37に接しているので、何もしなければ、ソース近傍p型領域37とドレイン領域38との間の容量は大きくなる。そこで、リング状ゲート電極35の下のnウェル領域は濃度の低いn型としておき、容易に空乏層が広がるようにしておく。この様子は例えば図8でも分かるが、改めて概念図を図12に示す。図12において、リング状ゲート電極35をnウェル33の電源電圧以下にすると、リング状ゲート電極35の下のn領域nウェル33は容易に空乏化する。従って、信号読み出し時に、例えば電源電圧Vddを33V、読み出し時のリング状ゲート電極35の電位Vg1を15Vなどとすると、図12に空乏層端81として示すように、確実にn領域nウェル33は空乏化する。このように、ソース近傍p型領域37とドレイン領域38との間に空乏層が広がると、両者の容量は非常に小さくなる。従って、ソース近傍p型領域37に蓄えられたホールの影響は、ソース領域36やリング状ゲート電極35に対する影響が支配的になり、より信号出力が大きくなることになるという効果がある。図12に示すソース近傍p型領域37とドレイン領域38の間の距離d1、d2をどの程度に設定するかは、両者の容量をどの程度に設定するかで決める。なお、図1の構造の細かな構造の違いにより、特徴の異なる素子を作ることが可能である。次に、本発明の固体撮像素子の第2の実施の形態について説明する。図13は本発明になる固体撮像素子の第2の実施の形態の構造断面図を示す。同図中、図1Bと同一構成部分には同一符号を付し、その説明を省略する。図13に示す第2の実施の形態は、ソース近傍p型領域37内の更にソース領域36に近い領域に、平面形状がリング状のp型領域82を形成したことを特徴とする。このようにすることにより、第1の実施の形態よりも電荷がp型領域82に集中するので、更に感度を上げることができる。次に、本発明の固体撮像素子の第3の実施の形態について説明する。図14は本発明になる固体撮像素子の第3の実施の形態の構造断面図を示す。同図中、図1Bと同一構成部分には同一符号を付し、その説明を省略する。図14に示す第3の実施の形態は、ソース近傍p型領域83がゲート酸化膜34に直接接している部分があることが特徴である。本実施の形態では、埋め込み構造にしなくてもよいので、構造が簡単になり、作り易くなるというメリットがある。一方、デメリットとしては、ゲート酸化膜34からの暗電流による雑音の影響を受け易いということがある。このデメリットはゲート酸化膜34に接している面積に比例するので、接している面積を十分小さくすることにより、デメリットを小さくし、メリットの方が大きくなるようにできる。次に、本発明の固体撮像素子の第4の実施の形態について説明する。図15は本発明になる固体撮像素子の第4の実施の形態の構造断面図を示す。同図中、図1Bと同一構成部分には同一符号を付し、その説明を省略する。図15に示す第4の実施の形態は、第2の実施の形態と第3の実施の形態を組み合わせた形状をしており、ソース近傍p型領域83内に平面形状がリング状のp型領域82が設けられている。この第4の実施の形態では、p型領域82が埋め込み構造になっているが、周辺のソース近傍p型領域83の一部はゲート酸化膜34に接している。これはやや構造が複雑になってしまうが、第2の実施の形態と第3の実施の形態の長所を取り入れた構造である。次に、本発明の固体撮像素子の第5の実施の形態について説明する。図16は本発明になる固体撮像素子の第5の実施の形態の構造断面図を示す。同図中、図15と同一構成部分には同一符号を付し、その説明を省略する。図16に示す第5の実施の形態は、第4の実施の形態を作り易くしたもので、第4の実施の形態との大きな違いは、ソース近傍p型領域83内のp型領域84がリング状ゲート電極35の下になく、内側にあることである。このようにすると、後述するように、p型領域84をリング状ゲート電極35によるセルフアラインで作ることができ、マスクを使ってp型領域84を作るよりも格段に面積ばらつきが少なくなり、画素毎の特性ばらつきを小さくできる。次に、本発明になる固体撮像素子の一実施の形態の製造方法について図17及び図18の各工程の素子断面図と共に説明する。この製造方法は、図16に示した第5の実施の形態の固体撮像素子の製造方法である。なお、説明の簡単のため、ソース近傍のみの作り方を示し、既にnウェル33が形成されているものとする。まず、図17Aに示すように、nウェル33の表面全面に酸化膜87を形成し、更にフォトプロセスによりnウェル33内のソース近傍p型領域83を作る部分を除いたレジスト88を酸化膜87上に形成した後、レジスト88をマスクとしたイオン注入法を適用して酸化膜87を通してnウェル33中にp型不純物であるボロンを、例えば、加速エネルギー50~150keV、ドーズ量5E11~5E12cm2の条件で注入してソース近傍p型領域83を作る。続いて、図17Aの基板表面酸化膜87をレジスト88と共に除去して図17Bに示すように、新たにゲート酸化膜34を例えば、7~18nmの厚さに形成し、その上にリング状ゲート電極35を例えば、02~05μmの厚さに既知の方法で形成する。続いて、図17Cに示すように、リング状ゲート電極35をマスクとしたイオン注入法を適用して、nウェル33中の図17Aよりも浅いところにボロンを、例えば、加速エネルギー10~50keV、ドーズ量1E12~2E13cm2の条件で注入して、p領域89を形成する。次に、図18Aに示すように、同じくリング状ゲート電極35をマスクとしたイオン注入法を適用して、p領域89中の浅い基板表面にn型不純物であるひ素を、例えば、加速エネルギー10~50keV、ドーズ量1E12~2E13cm2の条件で注入して、表面n層90を形成する。続いて、図18Bに示すように、リング状ゲート電極35の開口部の内壁に、例えば、01~04μmの幅のLDDサイドスペーサ91を公知の方法により形成する。そして、最後に図18Cに示すように、リング状ゲート電極35をマスクとしたイオン注入法を適用して、LDDサイドスペーサ91を通して表面n層90及びp型領域89内にn型不純物であるひ素を高濃度で例えば、加速エネルギー20~100keV、ドーズ量5E14~5E15cm2の条件で注入し、n型のソース領域36を形成する。このソース領域36の形成に伴いリング状のp型領域84が残る。以上のように、ゲート電極35とLDDサイドスペーサ91のセルフアラインでn型のソース領域36とp型領域84を形成できるので、非常に高精度の製造が可能となる。次に、本発明の固体撮像素子の第6の実施の形態について説明する。図19は、本発明になる固体撮像素子の第6の実施の形態の構造断面図を示す。同図中、図1Bと同一構成部分には同一符号を付し、その説明を省略する。図19に示す第6の実施の形態は、第1の実施の形態に比べて、転送ゲート電極41の下のnウェル33の表面の、ソース領域36、ドレイン領域38よりも浅い位置にp型不純物を導入して、p型しきい値調整層94を形成した点に特徴がある。本実施の形態と後述する第7の実施の形態とは、特許請求の範囲の請求項2に対応した実施の形態である。本実施の形態によれば、転送ゲートMOSFETをオンとするしきい値電圧を可変にすることができ、転送ゲートMOSFETをオンとする電圧設定の自由度を広げることができる。また、このように、nウェル33の表面にp型しきい値調整層94を作ると、これはいわゆる埋め込みチャネルになり、電荷は基板表面ではなく、基板表面から少し離れた基板の内部を通ることになり、これは基板表面を通るよりもドリフト雑音が少なく都合がよい。次に、本発明の固体撮像素子の第7の実施の形態について説明する。図20は、本発明になる固体撮像素子の第7の実施の形態の構造断面図を示す。同図中、図14と同一構成部分には同一符号を付し、その説明を省略する。図20に示す第7の実施の形態は、第6の実施の形態と同じ理由で、転送ゲート電極41の下だけでなく、リング状ゲート電極35の下にもnウェル33の表面の、ソース領域36、ドレイン領域38よりも浅い位置にp型不純物を導入して、p型しきい値調整層95を形成した点に特徴がある。このp型しきい値調整層95は、埋め込みチャネルを形成し、ソース近傍p型領域83に達するまでのドリフト雑音を減らすものである。ところで、図18に示すような構造では、リング状ゲート電極35のうち、転送ゲート電極41側とそうでないところで、不純物の配置の形状が異なるので、ポテンシャルの底近辺のポテンシャル形状が、転送ゲート電極41側とそうでないところで異なってしまう可能性があり、問題である。次に、本発明の固体撮像素子の第8の実施の形態について説明する。図21は、本発明になる固体撮像素子の第8の実施の形態の構造断面図を示す。同図中、図20と同一構成部分には同一符号を付し、その説明を省略する。図21に示す第8の実施の形態は、リング状ゲート電極35の全ての領域でソース領域36、ドレイン領域38よりも浅い位置にp型不純物を導入して、p型しきい値調整層96を形成してバランスをよくしたものである。このようにすると、一見、図38及び図39に示した従来の固体撮像素子と同じようにリング状ゲート電極下の全面がp型になってしまうので似ているが、これらと本実施の形態との違いは、そのp型の深さがソース、ドレインよりも浅くなっていることで、これにより従来例との区別がつく。なお、第6、第7、第8の実施の形態は、そのソース近傍p型領域37、83の構造は、図19、図20、図21に示したものに限らず、第2乃至第5の実施の形態のどれでもよい。例えば、図16に示した第5の実施の形態と第7の実施の形態の固体撮像素子を組み合わせた第9の実施の形態の固体撮像素子の構造断面図を図22に示し、第5の実施の形態と第8の実施の形態の固体撮像素子を組み合わせた第10の実施の形態の固体撮像素子の構造断面図を図23に示す。ところで、上記の実施の形態において、ソース近傍p型領域37のリセット方法は、図3等と共に説明したように、リング状ゲート電極35、ソース電極配線44をリセットできる電位に設定することで行っている。ところが、この方法では、列毎にソース電位をリセット電位Highsに設定するためのソース電位制御回路が必要になり、回路構成が若干複雑になると共に、制御回路の面積も若干大きくなるという問題がある。そこで、以下説明する他の実施の形態では、リセット方法を見直すことにより、回路構成を簡略化すると共にチップ面積を削減する。図24は、本発明になる固体撮像素子の駆動方法の他の実施の形態のタイミングチャートを示す。同図中、図3と同一部分には同一符号を付してある。この実施の形態の固体撮像素子の構成は図2と同様であるが、その駆動方法が図3と異なる。すなわち、図24と図3との違いは、期間5のホールの基板への排出、つまりリセット時のリセット動作にある。まず、図2に示したt列目のスイッチSW1が図24Iにローレベルで模式的に示すように期間4~6の間継続してオフ状態とされる。また、t列目のスイッチSW2が図24Jにローレベルで模式的に示すように期間5でオフ状態とされる。従って、期間5では図2のt列目のソース電極配線64は、ソース電位制御回路65とも信号読み出し回路66とも接続されておらず、全くのフローティング状態となっている。この状態の期間5において、リング状ゲート電極配線59の電位を図24Kに示すようにHigh1とすると、リング状ゲートMOSFET53がオン状態になり、そのドレイン電極からソース電極へ電流が流れ込み、ソース電位が上昇し、最終的には、図24Lに示すようにHighs’となる。このソース電位Highs’は、上記のリング状ゲート電極配線59の電位High1により異なる。すなわち、リング状ゲートMOSFET53のしきい値電圧をVthとすると、High1≦VddVthのとき、Highs’=High1-VthHigh1>VddVthのとき、Highs’=Vddとなる。従って、リング状ゲートMOSFET53のゲート電極に印加されるリセット電位High1と、リング状ゲートMOSFET53のソース電位との関係は、ソース電極配線64をフローティング状態としたときには図25で示され、ソース電位Highs’はドレイン電位Vdd以上にすることはできない。従って、ソース電位Highs’がVdd以下でソース近傍p型領域37のホールをリセットできるように設計しておく必要がある。本発明の固体撮像素子では、ソース近傍p型領域37のリセット電位High1を、図38に示した従来の固体撮像素子に比べて下げることができるので、そのような設計を行うことは可能である。なお、図25ではしきい値電圧Vthは変化しない定数として表現しているが、実際にはソース近傍p型領域37にホールがある場合のしきい値はVth1であり、リセットした後では、ホールが無い場合のしきい値Vth0になる。Vth1<Vth0なので、設計上のしきい値電圧はVth0として行えばよい。図1に示した固体撮像素子では、図2のソース電位制御回路65からリング状ゲートMOSFET53のリセット時のソース電位Highsと、待機時の電位S1の2種類をリング状ゲートMOSFET53のソース電極配線64に供給する必要がある。これに対し、本実施の形態では、リング状ゲートMOSFET53のソース電極電位をフローティング状態としてからリング状ゲートMOSFET53のゲート電極電位をHigh1としてオン状態リセット状態とすることにより、リング状ゲートMOSFET53のソース電位がHighs’となるため、ソース電位Highs’はソース電位制御回路65から出力する必要が無くなり、ソース電位制御回路65は待機時の電位S1のみをソース電極配線64に供給するだけでよく、ソース電位制御回路65の構成がそれだけ簡単になる。また、ソース電位制御回路65内の駆動トランジスタはかなりのチップ面積を必要とするが、ソース電位制御回路65内の駆動トランジスタの削減によりチップ面積の削減ができる。ところで、固体撮像素子の露光時間は可変にできる方がよい。そこで、次に、以上説明した本発明の各実施の形態の固体撮像素子を静止画の撮影に用いる場合の、露光時間の可変方法について、図26のタイミングチャートと共に説明する。このタイミングチャートは図3に示したタイミングチャートと同様に、図2に示した回路の画素敷き詰め領域51のm行n列の画素のうち、s行t列の一画素52を読み出すものとして図示してある。例えば、デジタルスチルカメラのシャッタが押されると、図26Aに示すようにワンショットパルスのスタート信号が発生し、撮影と読み出しが行われる。まず、図261に示す期間では、フォトダイオード図2の54等に余分な電荷があるかもしれないので、フォトダイオード図2の54等の電荷を捨てる作業を行う。そのため、まず、全画素の転送ゲート電極の電位を図26Bに示すようにLow2にして転送ゲートMOSFET図2の55をオンとし、全画素のリング状ゲート電極の電位を図26Cに示すようにLow1にする。これにより、図4Bに示したと同様に、全画素のフォトダイオードの電荷がソース近傍p型領域図1Bの37に転送され、全画素のフォトダイオードの電荷が空になる。続く図262に示す期間では、図26Bに示すように全画素の転送ゲート電極の電位がハイレベルのVddにされ、全画素の転送ゲートMOSFET図2の55等がオフとされ、フォトダイオード図2の54等は露光を開始し、光電変換によりホールがフォトダイオードに蓄積される。露光時間は可変であり、指定された時間だけ行う。上記の転送ゲート電極の電位がVddにされてフォトダイオード図2の54等が露光している間、リング状ゲート電極の電位は図263及び同図Cに示すように、一旦High1にされ、全画素のリング状ゲートMOSFET図2の53等のソース電極の電位は図26Dに示すようにHighsになり、リング状ゲートMOSFET図2の53等のソース近傍p型領域に転送された、無駄な電荷を基板に排出する。これは、図5Bに示した動作と同様である。排出が終わると、全画素のリング状ゲート電極の電位は図26Cに示すようにLowにされ、全画素のソース電極の電位は同図Dに示すようにS1に戻り、待機状態となる。指定された露光時間が経過して図264で示す期間になると、1の期間と同様に全画素の転送ゲート電極の電位が図26Bに示すようにLow2にされると共に、リング状ゲート電極の電位がLow1にされ、これにより、各画素のフォトダイオードの電荷が対応するリング状ゲートMOSFETのソース近傍p型領域に転送される。続いて、図265~9で示す期間で画素信号の読み出しが行われる。なお、この画素信号の読み出し操作は、図3と同じなのでその説明を省略する。なお、図26E、F、Gは図2の垂直シフトレジスタ58、水平シフトレジスタ69、出力信号Voutであり、また、図26H~Pは図3H~Pと同様の信号を示す。上記の動作により、例えば、1万分の1秒という短い露光時間ショートシャツタから、2秒とか、5秒とか露光時間が長い場合ロングシャツタにも、静止画を撮影する場合には対応できる。これが静止画における露光時間の可変方法である。一方、動画の場合には、1秒間に30枚とか、60枚とかの画像枚数が決まっているので、最大の露光時間は、その撮影枚数によって決まる。例えば、1秒間に30枚の画像で動画を構成するのなら、最大の露光時間を30分の1秒よりも長くすることはできない。従って、ロングシャッタは実現できない。しかしながら、30分の1秒以下のショートシャッタが必要になる場合がある。例えば、走っている車など、速度の速い物体を撮影する場合に、短い露光時間で撮影すると画像がぶれないので、ショートシャッタは有効である。ところが、図3のタイミングチャートを見て分かるように、動画撮影の場合は、画素信号の読み出し操作とフォトダイオードの電荷蓄積時間が重なっているために、読み出し操作が終わるまでは、静止画の場合のように、フォトダイオードの電荷をソース近傍p型領域に排出できないので、露光時間を短くできない。従って、ショートシャッタを実現するには、何らかの方法で、画素からの読み出し操作中に電荷を捨てる新たな仕組みが必要になる。図27Aは上記の新たな仕組みを備えた本発明になる固体撮像素子の第11の実施の形態の上面図、同図Bは同図AのZC-ZC’線に沿う縦断面図を示す。同図中、図1A、Bと同一構成部分には同一符号を付し、その説明を省略する。図1に示した第1の実施の形態との違いは以下の通りである。図27A、Bにおいて、フォトダイオード40の近傍で、nウェル33の表面からp型基板31の表面までの間にp型領域101を形成する。そして、フォトダイオード40のp領域すなわち、埋め込みp型領域39とフォトダイオード40近傍のp型領域101の間に、ゲート酸化膜34を挟んでゲート電極102を形成する。これにより、埋め込みp型領域39をソース領域、p型領域101をドレイン領域とし、ゲート電極102を備えたp型MOSFETであるフォトダイオードリセットMOSFET後述する図28の104に相当が形成される。ゲート電極102には図27Bに示すように、ゲート電極配線103が接続されている。次に、図27に示す実施の形態の画素構造と撮像素子全体の構造について、電気回路で表現した図28と共に説明する。同図中、図2と同一構成部分には同一符号を付し、その説明を省略する。図28に示す装置全体の構成は、図2の装置全体の構成図と比較して、画素の構造が図27と共に説明したフォトダイオードリセットMOSFET104が増え、それを制御するフォトダイオードリセットトランジスタゲート電極制御回路以下、ゲート電極制御回路と略す105があり、ゲート電極配線106図27Bのゲート電極配線103に相当が縦方向に走っている点が追加されている。ゲート電極配線106の方向は全ての画素に共通に作用するので、横方向でも縦方向でもよいが、ここでは縦方向で表現している。次に、この装置全体の動作について、図29のタイミングチャートを併せ参照して説明する。同図中、図3と同一信号波形には同一符号を付し、その説明を省略する。まず、図29に示す期間では、ゲート電極制御回路105の出力信号は図29Bに示すようにハイレベルであり、その出力信号がゲート電極配線106を介してゲート電極に印加されるフォトダイオードリセットMOSFET104がオフであり、このときは、フォトダイオード54で電荷を蓄積している状態である。その後、図29Aに示すフレームスタート信号が出力されると、図2及び図3で説明したと同様の動作が行われる。ここで、ゲート電極制御回路105からフォトダイオードの電荷蓄積が行われている期間の任意のタイミングで図29Bに示すように、ローレベルのワンショットパルスであるリセットパルスを出力すると、そのリセットパルスは、図28のゲート電極配線106を介してフォトダイオードリセットMOSFET104のゲートに印加され、これをオンとする。フォトダイオードリセットMOSFET104がオンになると、フォトダイオード54図27Aでは40の埋め込みp型領域39の電荷は、オンであるフォトダイオードリセットMOSFET104のドレイン図27Aのp型領域101を通して基板31に排出される。その後、フォトダイオードリセットMOSFET104がゲート電極制御回路105からの信号によりオフとされると、フォトダイオード54図27Aでは40の電荷の蓄積が再開され、次に転送ゲートがLow2になるまでの、図29にフォトダイオード電荷蓄積-2で示す時間がショートシャッタの露光時間になる。なお、その他の動作は、図3と同じなので、説明を省略する。この第11の実施の形態の固体撮像素子の駆動方法では、ゲート電極制御回路105から出力されるリセットパルスの時間を設定することにより、任意のショートシャッタの露光時間を設定できるという利点があるが、新たにフォトダイオードリセットMOSFET104を作り、配線を行う分だけ面積が必要という問題がある。このままではチップ面積の増大、あるいは開口率の減少という問題が発生する。従って、他の手段があれば更に良い。フォトダイオードにある電荷をリセットする方法として、CCDで通常行われている、基板に負の電圧をかけてフォトダイオードの電荷を基板に引き抜くという方法がある電荷がホールの場合。電荷が電子の場合は、逆に正の電圧をかける。この方法であれば、新たな配線は必要ないので、チップ面積の増大、あるいは開口率減少という問題を回避することができる。しかしながら、本発明の場合、この方法は使えない。なぜなら、基板にマイナスの電圧をかけると、フォトダイオードの電荷と同時に、リング状ゲートの下のソース近傍p型領域37に蓄積されている電荷も引き抜かれてしまうからである。従って、この方法は使えない。そこで、本発明では、リング状ゲートMOSFETのドレインに正の高電圧をかけてフォトダイオードリセットを行う。このときリング状ゲート電極の電位をローレベルにしておく。そうすれば、ソース近傍p型領域のホールはリセットされることはない。その理由は、図11に示したようにリング状ゲートMOSFETでは、ソース近傍p型領域37とソース電極、リング状ゲート電極35との問での容量は大きいが、ドレイン電極との間では小さいので、ソース近傍p型領域はドレイン電圧の影響を弱くしか受けないからである。図30Aは上記のリング状ゲートMOSFETのドレインに正の高電圧をかけてフォトダイオードリセットを行う本発明になる固体撮像素子の第12の実施の形態の上面図、同図Bは同図AのZD-ZD’線に沿う縦断面図を示す。同図中、図1A、Bと同一構成部分には同一符号を付し、その説明を省略する。図30Bにおいて、リング状ゲートMOSFETのn型ドレイン領域38のドレイン電圧を上げた時に、基板31にホールを逃がすために、nウェル底の不純物濃度を調整するよう、n型ドレイン領域38と共にフォトダイオード40を構成する埋め込みp領域108の底から、基板31方向に向かって、n型領域109とp型領域110とがnウェル33内に形成されている。図31A、Bは図30BのZE-ZE’線に沿う断面における基板深さ方向とポテンシャルの関係を示す。n型ドレイン領域38のドレイン電圧がVddのときの上記の埋め込みp領域108、n型領域109及びp型領域110における電位は図31Aに示すようになり、フォトダイオード40で光電変換されて得られたホールは113で示すように、埋め込みp領域108に蓄積される。ここで、n型ドレイン領域38のドレイン電圧をVddよりも高いVrstとすると、図31Bに示すように、フォトダイオード40のポテンシャル形状は基板31に向かって緩やかに下がる形状になり、上記のホール113はn型領域109及びp型領域110を介して基板31に排出されるフォトダイオード40がリセットされる。ところが、上記のようにn型ドレイン領域38に高電圧Vrstをかけてフォトダイオード40をリセットする場合、次のようなことが問題になる。第一の問題は、画素から信号読み出し時にドレイン電圧が変わると、リング状ゲートMOSFETのドレイン電流値が変わり、信号が変動してしまうことである。第二の問題は、リング状ゲートMOSFETのドレイン電圧を変えると、そのリング状ゲートMOSFETのドレインに繋がっているnウェル33の電位も上昇するが、転送ゲート電極41の電圧がnウェル電位に対してマイナスになり、転送ゲートMOSFETがオンして、フォトダイオード40の電荷がソース近傍p型領域37に転送され、ソース近傍p型領域37で保持している情報が変わってしまう可能性があることである。第三の問題は、リング状ゲー卜電極35とnウェル33との電位差が大きくなり、ゲート酸化膜34の膜厚によっては、ゲート酸化膜耐圧信頼性の問題が起こる可能性があることである。そこで、上記の3つの問題を本実施の形態では、以下のようにして解決する。第一の問題に対しては、フォトダイオード40のリセットは、画素信号の読み出し中には行わないことで解決する。あるラインの読み出しが終わったところで、一旦読み出し操作を中断し、フォトダイオード40のリセットを行い、それが終了後に読み出し操作を再開する。これにより、ドレイン電圧の信号への影響を避けることができる。第二の問題に対しては、リング状ゲートMOSFETのドレイン電圧を上げる前に、転送ゲート電極41の電位を予め上げておくことで解決する。これにより、転送ゲートMOSFETがオンするのを避けることができる。第三の問題に対しては、空乏化などの現象を使って、ゲート酸化膜に電界が集中しないようにデバイス構造を工夫することで解決する。次に、上記の解決手段を備えた図30の構造の固体撮像素子を搭載した装置全体の構成を図32に示す。同図中、図2と同一構成部分には同一符号を付し、その説明を省略する。画素はm行n列に画素敷き詰め領域51に配置されている。図32ではこれらm行n列の画素のうち、u行v列の一画素115を代表として等価回路で表現している。この画素115は、リング状ゲートMOSFET116と、フォトダイオード117と、転送ゲートMOSFET118とからなり、リング状ゲートMOSFET116のドレインがフォトダイオード117のn側端子とドレイン電極配線126図30の42に相当に接続され、転送ゲートMOSFET118のソースがフォトダイオード117のp側端子に接続され、ドレインがリング状ゲートMOSFET116のバックゲートに接続されている。なお、上記のリング状ゲートMOSFET116は、図30Bではリング状ゲート電極35直下のソース近傍p型領域37をゲート領域とし、n型のソース領域36及びn型のドレイン領域38を有するnチャネルMOSFETである。また、上記の転送ゲートMOSFET118は、図30Bでは転送ゲート電極41直下のnウェル33をゲート領域、フォトダイオード40の埋め込みのp型領域108をソース領域、ソース近傍p型領域37をドレイン領域とするpチャネルMOSFETである。また、図32のフォトダイオード117は図30Bではフォトダイオード40に相当する。また、垂直シフトレジスタ119は、フォトダイオードリセット制御回路120とフレームスタート信号発生回路57の各出力信号を入力として受ける。また、リング状ゲート電位制御回路121はリング状ゲート電極配線124図30Bの43に相当にリング状ゲート電位を出力し、転送ゲート電位制御回路122は、転送ゲート電極配線125図30Bの45に相当に転送ゲート電位を出力し、ドレイン電位制御回路123は、ドレイン電極配線126図30Bの42に相当にドレイン電位を出力する。更に、ソース電位制御回路65はソース電極配線127図30Bの44に相当に接続されている。なお、図32ではu行v列の一画素115を代表として示しているのに対し、図2ではs行t列の画素52を示しているが、これらは同様であるので、この画素115が接続される信号読み出し回路66などは図2と同一の符号を付してある。次に、この実施の形態の動作について図33のタイミングチャートと共に説明する。図32において、まず、この固体撮像素子を搭載しているデジタルスチルカメラやムービーなどから、ショートシャッタの指令が出ると、専用のフォトダイオードリセット制御回路120が電荷をソース近傍p型領域37に転送するタイミングから逆算し、どのラインの読み出しの後に、フォトダイオード117の電荷のリセットを行うか決定する。このフォトダイオードリセット制御回路120は、撮像素子内部に設けてもよいし、外部に設けてもよい。ここでは、撮像素子内部に演算を行う専用のフォトダイオードリセット制御回路120があるものとする。フォトダイオードリセット制御回路120は、演算結果によって決まる、あるライン図33の例ではu行目の読み出しが終了すると、垂直シフトレジスタ119の動作を一時的に止め、図33Fに示すように、次のライン図33の例ではu1行目の読み出しが行われないようにする。次に、ソース電位制御回路65から出力されるソース電位が図33Eに示すようにVsrstとされ、また、リング状ゲート電位制御回路121から出力されるリング状ゲート電極の電位が図33Dに示すようにVgrstとされる。このVsrst、Vgrstは、ソース近傍p型領域37のホールをリセットせず、また余分な電流値が流れないような値であればよい。つまり、Vsrst<Highs、Vgrst<High1とする。通常はVsrst=S1、Vgrst=Lowにすればよい。これは全画素について一括して行われる。次に、フォトダイオードリセット制御回路120は、転送ゲート電位制御回路122を制御して、転送ゲート電極配線125に電位Vtghを出力させる。VtghはVtgh>Vddであり、ドレイン電圧をVrstにしたときに、転送ゲートMOSFET118がオンしないような電圧である。通常は、図33Cに示すように、Vtgh=Vrstにすればよい。このように、予め転送ゲート電極45の電位をVtgh=Vrstに上げておくため、続いて図334に示す期間において、フォトダイオードリセット制御回路120は、ドレイン電位制御回路123を制御して、ドレイン電極配線126へのドレイン電圧を図33Bに示すようにVrstに上げた時に、転送ゲートMOSFET118がオンすることはなく、よって、ドレイン電圧を上げた時に転送ゲートMOSFET118がオンして、ホールがソース近傍p型領域37に転送されないようにできる。一方、図334に示す期間においては、上記のドレイン電極配線126へのドレイン電圧Vrstの出力により、図30Bのn型ドレイン領域38のドレイン電圧Vddよりも高くなるので、図31Bに示したように、フォトダイオードのポテンシャル形状は基板31に向かって緩やかに下がる形状になり、埋め込みp型領域108のホール113はn型領域109及びp型領域110を介して基板31に排出されるフォトダイオード40がリセットされる。その後、フォトダイオードリセット制御回路120は、ドレイン電位制御回路123及び転送ゲート電位制御回路122を順次に制御して、図33B、Cに示すように、リング状ゲートMOSFET116のドレイン電極の電位、転送ゲートMOSFET118の転送ゲート電極の電位の順番で電位をVddに戻す。その後、図33F~Hに示すように中断していた画素信号読み出しをu1行目から続行する。これが動画の場合は、毎フレーム毎に行う。なお、図33I~Qは図3H~Pと同様の信号であり、その説明は省略する。なお、上記により動画撮影の場合に、ショートシャッタが実現できるが、上記に加えて前記第三の問題に対する解決策として、図34に示すように、ゲート酸化膜に電界が集中しないようにデバイス構造を工夫することがより好ましい。図34Aは本発明の第13の実施の形態の上面図、同図Bは同図AのZF-ZF’線に沿う縦断面図を示す。図34A、B中、図30A、Bと同一構成部分には同一符号を付し、その説明を省略する。図34A、Bに示すように、リング状ゲート電極35の周囲のnウェル33内に、n型非注入領域114を設け、リング状ゲート電極35の外周端とn型ドレイン領域38のゲート側端部との間の距離をXdだけ離す。これにより、リング状ゲー卜電極35とnウェル33との電位差が大きくなることに起因して、ゲート酸化膜34の膜厚の耐圧以上に電界がゲート酸化膜34に加わることを防止することができる。なお、図34の実施の形態の構造は、電界のゲート酸化膜34への集中が問題になったときに適用するもので、問題にならないときには、図30に示した第12の実施の形態の構造でよい。なお、リング状ゲート電極35の外周端とn型ドレイン領域38のゲート側端部との間の距離をXdだけ離す方法は、図1、図12~図15、図20~図22、図27の全ての構造に適用可能である。次に、本発明の固体撮像素子におけるピンニングの実現方法について説明する。ピンニングというのはゲート電極の電位をしきい値電圧以上に設定し、シリコン基板表面のゲート酸化膜界面に反転層を形成することをいう。雑音となる暗電流はゲート酸化膜界面に多く発生するが、このようにすると、ゲート酸化膜界面の反転層キャリアのシールド効果により、ゲート酸化膜界面で発生する電荷がシリコン基板へ行くことを抑制でき、雑音を抑制できる。また、反転層キャリアがゲート酸化膜界面の界面準位を埋めるために、反転層のない空乏化した状態にしても、ある一定の時間はゲート酸化膜界面から雑音となる電荷が発生することを抑制できる。リング状ゲート電極を持つ固体撮像素子で、ピンニングを行う方法の従来例としては、特開平10-74928号公報記載の方法がある。この従来方法では、1ライン読み出す毎に、あるいは数ライン読み出す毎にゲート電極下に反転層を形成し、ピンニング状態とし、雑音を抑制する。本発明の前記各実施の形態の固体撮像素子においても、リング状ゲート電極のゲート酸化膜界面で暗電流が発生すると、直ちにポテンシャルの最も低い場所であるソース近傍p型領域37にキャリアであるホールが達し、それは雑音となる。その雑音が許容値以上であれば、ピンニングを行うことは本発明においても重要である。ピンニングを行うためには、ゲート電極下が反転状態になる電圧条件を与えてやる必要がある。しかしながら、反転状態が発生した状態で、ソースドレイン間に電圧差があると、電流が流れるためにソースドレイン電位差を0にする必要がある。それを実現する一つの手段はドレイン電圧をソース電圧まで下げる方法である。1ライン読み出し操作が終わる毎に、ドレイン電圧をソース電圧まで下げ、ゲート電極をしきい値電圧以上にする。この方法は毎水平ラインの読み出し毎にできるので、確実に暗電流を抑制することができるが、毎ライン毎にドレイン電圧を全画素で上下させると、消費電力が多くなってしまう。そのため、1水平ライン毎ではなく、2水平ライン毎、5水平ライン毎、10水平ライン毎などの決められた水平読み出しライン毎に、ピンニングを行うことが可能である。この間隔はゲート酸化膜界面で発生するホールの発生頻度、つまり、製造プロセス依存性が大きいので、一概に何ラインおきと決めることはできないが、実験等により確認することが可能である。この方法を実現したのが図35の本発明の第14の実施の形態のタイミングチャートである。このタイミングチャートでは、2ライン毎にピンニングを行うものとして描いてあるが、代表的にu-1行目の読み出しが終了し、u行目の読み出しが始まるまでの時間と、u1行目の読み出しが終了しu2行目の読み出しが始まるまでの時間に行う2回のピンニング4、5のみが描いてある。つまり図示はされていないが、2行おきに同様のピンニング動作が行われている。なお、図35F~Qは、例えば図2E~Pの波形と同様であり、その説明を省略する。図35のタイミングチャートは本発明のどの実施の形態の構造にも適用可能である。いま、図35Aに示すフレームスタート信号入力後、1フレームの読み出しを開始し、そのうちのu-1行目の読み出し操作が終了すると、読み出し操作を一時中断し、同図Bの4で示す期間、全画素のリング状ゲートMOSFETのドレイン電極電位を、同図Eに示すリング状ゲートMOSFETのソース電極電位と同様のS1にまで下げ、かつ、全画素のリング状ゲート電極電位を、同図Dに示すように、しきい値電圧以上の電位Vthまで上げる。これにより、全画素においてリング状ゲート電極例えば、図1の35下のゲート酸化膜例えば、図1の34の界面が反転状態になり、その反転層に電子がソース領域例えば、図1のn型ソース領域36から、あるいはドレイン領域例えば、図1のn型ドレイン領域38から注入される。図35Bに4で示す一定時間その状態を続けた後ピンニング、再び全画素のリング状ゲートMOSFETのドレイン電極電位を同図Bに示すようにVddに戻し、また全画素のリング状ゲート電極を同図Dに示すようにLowまで戻す。その後、u行、u1行の読み出し操作を行い、再び同図5で示す期間上記のピンニング動作を行う。このような動作を2行読み出し毎に行う。しかし、この方法は1フレームを読み出す間に何度もリング状ゲートMOSFETのドレイン電圧を上げ下げしなければならず、消費電力の点から問題が多い。そこで、逆にリング状ゲートMOSFETのソース電極電位をドレイン電極電位まで上げて、リング状ゲートMOSFETのゲート電極電位をソース、ドレイン電極電位よりしきい値電圧以上上げることで反転層を形成し、ピンニングを行うという方法も考えられる。しかし、この方法は本発明の固体撮像素子の場合、全ての画素の読み出しが終わるまでは使えない。なぜならば、この電圧設定では画素のソース近傍p型領域がリセットされてしまう。そこで、本発明の第15の実施の形態では1Hライン毎にピンニングを行うのではなく、全てのラインを読み終わった後、すなわち1フレームの情報を読み出した後で、ピンニングを行うことにする。この方法では1フレームに1回しかピンニングできないので、雑音抑制効果としては、数ライン毎にピンニングを行うよりも効果が小さいが、一定の効果は得られる。図36はこの実施の形態のタイミングチャートを示す。なお、図36A、F~Qは、図35A、F~Qの波形と同様であり、その説明を省略する。また、この実施の形態の固体撮像素子の構造は前記の実施の形態のいずれにも適用できる。第15の実施の形態では、1フレームの全てのラインの読み出しが終了するまでは、第1の実施の形態等と同じであるが、全てのラインの読み出しが終了した後、図36Eに示すように全画素でリング状ゲートMOSFETのソース電極の電位をVddに上げ、同図Dに示すようにリング状ゲート電極の電位をVddにする。ここで、Vdd>VddVthである。Vthはリング状ゲートMOSFETのしきい値電圧である。Vddはしきい値電圧以上なので、全画素においてリング状ゲート電極例えば、図1の35下のゲート酸化膜例えば、図1の34の界面が反転状態になり、その反転層に電子がソース領域例えば、図1のn型ソース領域36から、あるいはドレイン領域例えば、図1のn型ドレイン領域38から注入され、ピンニングが完了する。なお、本発明は以上の実施の形態に限定されるものではなく、例えば半導体の導電型であるp型、n型を各実施の形態のそれとは逆に作り、電荷として電子を用い、ポテンシャルの方向を逆にとれば、各実施の形態と全く同じ効果が得られることは勿論である。