メモリセルを含む複数のマットと、前記複数のマットのうち、隣り合う2つのマットの間に設けられ、該隣り合う2つのマットのそれぞれに設けられたビット線と接続されるセンスアンプ回路と、前記複数のマットのうち、端に配置されたマットに設けられたダミービット線と、前記端に配置されたマットに設けられた前記ビット線に印加される電位に対応して、前記ダミービット線に印加する電位を制御する制御回路と、を有する半導体記憶装置。請求項1記載の半導体記憶装置において、前記制御回路は、前記端に配置されたマットに設けられた前記ビット線に第1の電位および該第1の電位とは異なる第2の電位のうち、いずれかの電位が印加されると、前記ダミービット線に前記第1の電位または前記第2の電位を印加する、半導体記憶装置。請求項2記載の半導体記憶装置において、前記制御回路は、前記ダミービット線に前記第1の電位を印加するか否かを切り替える第1のトランジスタと、前記第1のトランジスタのゲート電極に出力端子が接続され、前記センスアンプ回路を活性化させるための信号であるセンスアンプ活性化信号と第1のテスト信号が入力されると、前記第1のトランジスタをオンさせる第1の論理ゲートと、前記ダミービット線に前記第2の電位を印加するか否かを切り替える第2のトランジスタと、前記第2のトランジスタのゲート電極に出力端子が接続され、前記センスアンプ活性化信号と第2のテスト信号が入力されると、前記第2のトランジスタをオンさせる第2の論理ゲートと、を有する半導体記憶装置。請求項3記載の半導体記憶装置において、前記制御回路は、前記ダミービット線に、前記第1の電位および前記第2の電位の中間電位を印加するか否かを切り替える第3のトランジスタと、前記第3のトランジスタのゲート電極に出力端子が接続され、前記センスアンプ活性化信号が入力されていない状態で、前記第1または第2のテスト信号が入力される場合、前記第3のトランジスタをオンさせ、前記第1または第2のテスト信号が入力された状態で、前記センスアンプ活性化信号が入力される場合、前記第3のトランジスタをオフさせる第3の論理ゲートと、をさらに有する半導体記憶装置。上述の半導体記憶装置の特性評価を行う際、図7に示したように、端マット内のワード線が選択されても、ダミービット線DBLの電位はVBLに固定され、電位のレベルが変化しない。そのため、端マットのマット<0>におけるビット線BL<0>がダミービット線DBLから受けるノイズと、通常マットのマット<1>におけるビット線/BL<0>がビット線BL<1>から受けるノイズと異なる。その結果、センスアンプ111は、端マットおよび通常マットの間で、ノイズに対する動作マージンに差が生じてしまう。この問題は、半導体記憶装置の特性を正しく評価することの妨げになっている。本発明の半導体記憶装置は、メモリセルを含む複数のマットと、前記複数のマットのうち、隣り合う2つのマットの間に設けられ、該隣り合う2つのマットのそれぞれに設けられたビット線と接続されるセンスアンプ回路と、前記複数のマットのうち、端に配置されたマットに設けられたダミービット線と、前記端に配置されたマットに設けられた前記ビット線に印加される電位に対応して、前記ダミービット線に印加する電位を制御する制御回路と、を有する構成である。本発明によれば、ビット線の電位に対応させてダミービット線の電位を任意に制御することが可能になるため、端に配置されたマット内のビット線に、端以外のマット内のビット線に生じるノイズと同様なノイズを与えることが可能となり、センス動作のノイズマージンにマット間で差が生じることを防ぐことができる。本実施形態の半導体記憶装置の構成を説明する。図1は本実施形態の半導体記憶装置に設けられる制御回路の一構成例を示す回路図である。本実施形態では、図3~図5を参照して説明した半導体記憶装置と同様な構成についての詳細な説明を省略する。本実施形態の半導体記憶装置は、ダミービット線に印加する電圧を制御する制御回路10を有する。制御回路10は、図3に示した周辺回路領域103に設けられている。図1に示すように、制御回路10は、VARY、VBLおよびVSSのうち、いずれかの電圧をダミービット線DBLに印加するMOSトランジスタ21~23と、MOSトランジスタ21~23のオン/オフを切り替える論理ゲート31~33とを有する。なお、本実施形態では、図1に示すように、MOSトランジスタ21~23をN-MOSトランジスタで構成しているが、P-MOSトランジスタまたはC-MOSトランジスタで構成してもよい。本実施形態の半導体記憶装置では、特性評価を行う際にダミービット線に電位を設定するためのモードとして2つのテストモードがあり、2つのテストモードから1つを選択可能な構成である。2つのテストモードとは、ダミービット線にVARYを印加するH制御テストモードと、ダミービット線にVSSを印加するL制御テストモードである。図1に示すように、MOSトランジスタ21~23のそれぞれのソース電極がダミービット線DBLに接続されている。MOSトランジスタ21~23のそれぞれのゲート電極が論理ゲート31~33のそれぞれの出力端子に接続されている。論理ゲート31には、センスアンプ活性化信号SAEと、H制御テスト信号TEST_DBL_Hが入力される。論理ゲート32には、センスアンプ活性化信号SAEと、L制御テスト信号TEST_DBL_Lが入力される。論理ゲート33には、センスアンプ活性化信号SAEと、H制御テスト信号およびL制御テスト信号が入力される。本実施形態では、論理ゲート31、32はAND型論理ゲート回路である。H制御テスト信号はH制御テストモードを実行するための信号であり、L制御テスト信号はL制御テストモードを実行するための信号である。センスアンプ活性化信号SAEがHレベルであると、センスアンプが活性化される。論理ゲート33は、論理ゲート41および論理ゲート42を有する。本実施形態では、論理ゲート41はNAND型論理ゲート回路であり、論理ゲート42はOR型論理ゲート回路である。論理ゲート42には、H制御テスト信号およびL制御テスト信号が入力される。論理ゲート41には、センスアンプ活性化信号SAEと、論理ゲート42の出力が入力される。次に、本実施形態の半導体記憶装置の特性評価を行う際の動作を説明する。ここでは、H制御テストモードが選択された場合における、データの読み出しの動作を説明する。図2は本実施形態の半導体記憶装置の動作を説明するための図であり、端マット内のワード線が選択された場合の信号波形を示す。図2を参照して、動作開始からセンスアンプが活性化されるまでの期間A、センスアンプ活性中の期間B、およびセンスアンプ活性終了後の期間Cに分けて説明する。期間Aでは、H制御テスト信号が活性化されてHレベルになっているが、センスアンプ活性化信号SAEの電位はLレベルに相当するVSSである。このとき、図1に示した論理ゲート33の出力はHレベルとなるので、MOSトランジスタ23が活性化され、ダミービット線DBLにVBLが印加される。期間Bでは、センスアンプ活性化信号SAEがHレベルになると、通常のビット線はメモリセルに蓄積されたデータの電位に応じてセンスされ、HレベルまたはLレベルにスイングする。このとき、図1に示した論理ゲート33の出力がLレベルとなり、かつ、論理ゲート31の出力がHレベルになる。その結果、MOSトランジスタ23が非活性になり、MOSトランジスタ21が活性化される。そのため、ダミービット線DBLにVARYが印加され、図2に示すように、ダミービット線DBLの電位が徐々にHレベルにスイングする。期間Cでセンスアンプ活性化信号SAEの電位がLレベルに戻ると、センスアンプが非活性になり、かつ、ビット線イコライズ信号BLEQTが活性化し、通常のビット線の電位は元のVBLに均一化される。そして、図1に示したMOSトランジスタ21が非活性となり、MOSトランジスタ23が再び活性化され、ダミービット線DBLにVBLが印加され、初期状態に戻る。次に、図1を参照して、L制御テストモードが選択された場合における、半導体記憶装置の動作を簡単に説明する。センスアンプ活性化信号SAEがLレベルの状態で、L制御テスト信号が活性化されてHレベルになると、MOSトランジスタ23が活性化され、ダミービット線DBLにVBLが印加される。続いて、センスアンプ活性化信号SAEがHレベルになると、論理ゲート33の出力がLレベルとなり、かつ、論理ゲート32の出力がHレベルになる。その結果、MOSトランジスタ23が非活性になり、MOSトランジスタ22が活性化され、ダミービット線DBLにVSSが印加される。その後、センスアンプ活性化信号SAEの電位がLレベルに戻ると、MOSトランジスタ22が非活性となり、MOSトランジスタ23が再び活性化され、ダミービット線DBLにVBLが印加される。H制御テスト信号およびL制御テスト信号のそれぞれを、ダミービット線DBLに隣接するビット線BLに出現する電位およびその反転電位のそれぞれに対応させる場合、端マットにおいて、隣接するダミービット線DBLとビット線BLが同電位のときに生じるカップリングノイズが、センスアンプの動作に及ぼす影響を評価することが可能となる。反対に、L制御テスト信号およびH制御テスト信号のそれぞれを、ダミービット線DBLに隣接するビット線BLの電位およびその反転電位のそれぞれに対応させる場合、端マットにおいて、隣接するダミービット線DBLとビット線BLのうち、いずれか一方の電位がHレベルで他方の電位がLレベルのときに生じるカップリングノイズが、センスアンプの動作に及ぼす影響を評価することが可能となる。本実施形態の半導体記憶装置では、センスアンプ活性化信号に同期して、ダミービット線の電位レベルをHレベルまたはLレベルに制御することが可能である。その結果、端マット内のビット線に、通常マット内のビット線に生じるノイズと同様なノイズを与えることが可能となり、センス動作のノイズマージンにマット間で差が生じることを防ぐことができる。そのため、半導体記憶装置の特性をより正しく評価することができる。