第1方向に延びる複数本の第1配線を含む第1配線層と、前記第1方向に対して交差した第2方向に延びる複数本の第2配線を含む第2配線層と、前記第1配線層と前記第2配線層との間に設けられ、導電形がn形の半導体電極と、前記半導体電極と前記第2配線層との間であって、各前記第1配線と各前記第2配線との最近接部分毎に設けられ、ノンドープの非晶質シリコンからなる複数のイオン拡散層と、前記イオン拡散層と前記第2配線との間に設けられ、銀からなる金属電極と、を備え、前記第1配線層及び前記第2配線層はそれぞれ複数層設けられ、交互に積層されており、前記半導体電極、前記イオン拡散層及び前記金属電極は、前記第1配線層と前記第2配線層との間ごとに設けられており、前記半導体電極は、複数の前記最近接部分にわたって連続的に形成されており、前記半導体電極に注入されているドナーとなる不純物の濃度をNdcm-3とし、前記半導体電極の厚さをTBEcmとし、前記第1配線層及び前記第2配線層の積層方向から見た前記イオン拡散層の面積をScm2とし、最大空乏層幅をWdmcmとし、シリコンの誘電率をεSiとし、ボルツマン定数をkとし、絶対温度をTとし、真性キャリア濃度をnicm-3とし、電子の電荷をqとするとき、下記数式を満たすメタルブリッジ型記憶装置。第1方向に延びる複数本の第1配線を含む第1配線層と、前記第1方向に対して交差した第2方向に延びる複数本の第2配線を含む第2配線層と、前記第1配線層と前記第2配線層との間に設けられ、導電形がn形の半導体電極と、前記半導体電極と前記第2配線層との間であって、各前記第1配線と各前記第2配線との最近接部分毎に設けられた複数のイオン拡散層と、前記イオン拡散層と前記第2配線との間に設けられた金属電極と、を備え、前記半導体電極は、複数の前記最近接部分にわたって連続的に形成されているメタルブリッジ型記憶装置。前記半導体電極に注入されているドナーとなる不純物の濃度をNdcm-3とし、前記半導体電極の厚さをTBEcmとし、前記第1配線層及び前記第2配線層の積層方向から見た前記イオン拡散層の面積をScm2とし、最大空乏層幅をWdmcmとし、シリコンの誘電率をεSiとし、ボルツマン定数をkとし、絶対温度をTとし、真性キャリア濃度をnicm-3とし、電子の電荷をqとするとき、下記数式を満たす請求項2記載のメタルブリッジ型記憶装置。前記イオン拡散層は、ノンドープのシリコン、シリコン酸化物、シリコン窒化物及び遷移金属酸化物からなる群から選択された1種の材料によって形成されている請求項2または3に記載のメタルブリッジ型記憶装置。前記金属電極は、銀、ニッケル、コバルト、銅、アルミニウム及びチタンからなる群から選択された1種以上の金属を含む請求項2~4のいずれか1つに記載のメタルブリッジ型記憶装置。前記イオン拡散層がノンドープのシリコンからなり、前記金属電極がシリサイド化しない金属を含む請求項2または3に記載のメタルブリッジ型記憶装置。前記金属電極が銀を含む請求項6記載のメタルブリッジ型記憶装置。前記第1配線層及び前記第2配線層はそれぞれ複数層設けられ、交互に積層されており、前記半導体電極、前記イオン拡散層及び前記金属電極は、前記第1配線層と前記第2配線層との間ごとに設けられている請求項2~5のいずれか1つに記載のメタルブリッジ型記憶装置。本発明の目的は、メモリセルの高集積化が可能なメタルブリッジ型記憶装置を提供することである。実施形態に係るメタルブリッジ型記憶装置は、第1方向に延びる複数本の第1配線を含む第1配線層と、前記第1方向に対して交差した第2方向に延びる複数本の第2配線を含む第2配線層と、前記第1配線層と前記第2配線層との間に設けられ、導電形がn形の半導体電極と、前記半導体電極と前記第2配線層との間であって、各前記第1配線と各前記第2配線との最近接部分毎に設けられた複数のイオン拡散層と、前記イオン拡散層と前記第2配線との間に設けられた金属電極と、を備える。そして、前記半導体電極は、複数の前記最近接部分にわたって連続的に形成されている。以下、図面を参照しつつ、本発明の実施形態について説明する。先ず、第1の実施形態について説明する。第1の実施形態は、メタルブリッジ型記憶装置の実施形態である。図1は、本実施形態に係るメタルブリッジ型記憶装置を例示する斜視図であり、図2は、本実施形態に係るメタルブリッジ型記憶装置を例示する断面図である。図1に示すように、本実施形態に係るメタルブリッジ型記憶装置1以下、単に装置1ともいうにおいては、シリコン基板11が設けられており、シリコン基板11上には多層配線層12が設けられている。シリコン基板11の上面及び多層配線層12の内部には、装置1を駆動するための駆動回路図示せずが形成されている。多層配線層12上には、例えばシリコン酸化物等の絶縁材料からなる層間絶縁膜13が設けられている。層間絶縁膜13内には、駆動回路に接続されるコンタクト図示せずが形成されている。図1及び図2に示すように、層間絶縁膜13上には、クロスポイント型のメモリ部が設けられている。メモリ部においては、それぞれ複数層のワード線配線層21とビット線配線層22とが、交互に積層されている。また、ワード線配線層21とビット線配線層22との間ごとに、1層の半導体電極23が設けられている。半導体電極23は、導電形がn形のシリコンによって連続膜として形成されている。半導体電極23とビット線配線層22との間の空間のうち、下方、すなわち、シリコン基板11側に半導体電極23が配置された空間には、ピラー層24が設けられている。一方、下方にビット線配線層22が配置された空間には、ピラー層25が設けられている。すなわち、層間絶縁膜13上には、下方側から順に、ワード線配線層21、半導体電極23、ピラー層24、ビット線配線層22、ピラー層25、半導体電極23、ワード線配線層21、半導体電極23、ピラー層24、ビット線配線層22、ピラー層25、半導体電極23、ワード線配線層21、が積層されている。より一般的に表現すれば、ワード線配線層21とビット線配線層22とが交互に積層されており、ワード線配線層21とビット線配線層22との間の空間内においては、ワード線配線層21側に半導体電極23が配置されており、ビット線配線層22側にピラー層24又は25が配置されている。ビット線配線層22から見て、下方にはピラー層24が配置され、上方にはピラー層25が配置されている。各ワード線配線層21においては、一方向に延びる複数本のワード線26が設けられている。各ワード線26における半導体電極23側の面上には、バリアメタル層27が設けられている。ワード線26間には、例えばシリコン酸化物からなる層間絶縁膜20が設けられている。各ビット線配線層22においては、複数本のビット線28が設けられている。ビット線28は、ワード線26が延びる方向に対して交差、例えば直交した方向に延びている。ビット線28間には、層間絶縁膜20が設けられている。ピラー層24においては、複数本のピラー24aがマトリクス状に設けられている。各ピラー24aは、ワード線26とビット線28との最近接部分毎に配置されており、半導体電極23及びビット線28に接続されている。ピラー24a間には層間絶縁膜20が設けられている。ピラー層25においては、複数本のピラー25aがマトリクス状に設けられている。各ピラー25aは、ワード線26とビット線28との最近接部分毎に配置されており、半導体電極23及びビット線28に接続されている。ピラー25a間には層間絶縁膜20が設けられている。各ピラー24aにおいては、半導体電極23側からビット線28側に向かって、イオン拡散層31、金属電極32、バリアメタル層33及びビット線コンタクト層34がこの順に積層されている。一方、各ピラー25aにおいては、半導体電極23側からビット線28側に向かって、イオン拡散層31、金属電極32及びバリアメタル層33がこの順に積層されている。すなわち、ピラー25aの層構造は、ピラー24aからビット線コンタクト層34を除いた構造であって、イオン拡散層31、金属電極32及びバリアメタル層33の積層方向を逆転させた構造である。イオン拡散層31は、半導体電極23に接している。イオン拡散層31は、金属電極32に含まれる金属原子のイオンが拡散でき、金属電極32よりも抵抗率が高い材料によって形成されていればよく、例えば、意図的には不純物が導入されていないノンドープの非晶質シリコン、シリコン酸化物、シリコン窒化物又は遷移金属酸化物によって形成されており、例えば、ノンドープの非晶質シリコンによって形成されている。また、イオン拡散層31の厚さは、例えば、5~15nmである。金属電極32は、イオン拡散層31に接しており、イオン拡散層31内に、イオン拡散層31内を移動可能な金属イオンを供給する。金属電極32は、イオン拡散層31と反応しない金属によって形成されており、例えば、イオン拡散層31がノンドープのシリコンからなる場合は、金属電極32は装置1の製造プロセス及び駆動に際してシリサイド化しない金属によって形成される。金属電極32は、例えば、銀Ag、ニッケルNi、コバルトCo、銅Cu、アルミニウムAl及びチタンTiからなる群から選択された1種以上の金属を含み、例えば、銀、ニッケル又はコバルトを含み、例えば、銀を含み、例えば、銀によって形成されている。バリアメタル層33は、例えば、ルテニウムRu、チタンTi、タンタルTa、タングステンW、ハフニウムHf及びアルミニウムAlからなる群から選択された1種以上の金属、その酸化物、又はその窒化物によって形成されている。導電性及びプロセス耐性の観点からは、バリアメタル層33はチタン窒化物TiNによって形成されていることが好ましい。また、バリアメタル層33の厚さは、例えば、5~15nmであることが好ましい。半導体電極23は、複数本のワード線26、及び複数本のピラー24a又は25aに接続されるように、すなわち、複数の最近接部分にわたって、連続的に形成されている。半導体電極23の厚さは、例えば、5~15nmである。また、半導体電極23におけるドナーとなる不純物の濃度は、例えば、全ての不純物が活性化している状態で、1×1017~1×1021cm-3とすることが好ましく、1×1018~1×1020cm-3とすることがより好ましい。更に、半導体電極23の不純物濃度は、下記数式1及び2を満たすことがより好ましい。下記数式1は、半導体電極23において、不純物がメモリセル毎に少なくとも1個は存在する条件を表しており、不純物濃度の好適範囲の下限値を規定している。また、下記数式2は、半導体電極23が完全に空乏化する条件を表しており、不純物濃度の好適範囲の上限値を規定している。ここで、各記号の意味は以下のとおりである。Nd:半導体電極23に注入されているドナーとなる不純物の濃度cm-3TBE:半導体電極23の厚さcmS:イオン拡散層31の面積cm2Wdm:最大空乏層幅cmεSi:シリコンの誘電率k:ボルツマン定数T:絶対温度ni:真性キャリア濃度cm-3q:電子の電荷そして、各ピラー24aと、半導体電極23におけるこのピラー24aの直下域に相当する部分によって、1つのメモリセルが形成される。また、各ピラー25aと、半導体電極23におけるこのピラー25aの直上域に相当する部分によって、1つのメモリセルが形成される。これにより、ワード線配線層21とビット線配線層22との間には、各ワード線26と各ビット線28との最近接点ごとに、複数個のメモリセルがマトリクス状に配列される。また、それぞれ複数層のワード線配線層21及びビット線配線層22が交互に積層されることにより、メモリセルが3次元マトリクス状に配列される。上下方向において隣り合うピラー24a及び25aに形成された2つのメモリセルは、その間に配置されたワード線26又はビット線28を共用する。次に、本実施形態に係るメタルブリッジ型記憶装置1の動作について説明する。図3a~cは、本実施形態に係るメタルブリッジ型記憶装置の動作を例示する模式的断面図であり、aは初期状態を示し、bは低抵抗状態を示し、cは高抵抗状態を示す。先ず、1つのメモリセルの動作について説明する。図3aに示すように、各メモリセルにおいては、半導体電極23、イオン拡散層31及び金属電極32が、この順に積層されている。上述の如く、半導体電極23の導電形はn形であり、半導体電極23内にはキャリアとしての電子が存在している。イオン拡散層31は例えばノンドープの非晶質シリコンからなり、それ自体は高抵抗である。金属電極32には、シリコンと反応せずに陽イオンとなる金属、例えば銀が含まれている。図3bに示すように、メモリセルに、金属電極32が正極、半導体電極23が負極となるような電圧順電圧を印加すると、金属電極32を構成する銀原子が電子を失って正の銀イオンとなり、イオン拡散層31内を負極である半導体電極23に向かって移動する。そして、イオン拡散層31内において半導体電極23から供給された電子と結合し、析出する。このようにして、イオン拡散層31内に、金属電極32から半導体電極23にわたってメタルブリッジ36が形成される。また、半導体電極23内において、キャリアとしての電子は、ワード線26から供給されてイオン拡散層31に向かって移動する。この結果、金属電極32と半導体電極23との間は低抵抗状態となり、半導体電極23からメタルブリッジ36を介して金属電極32に向けて、電子電流が流れる。一方、図3cに示すように、メモリセルに、金属電極32が負極、半導体電極23が正極となるような電圧逆電圧を印加すると、イオン拡散層31内の銀原子は正イオンとなり、負極である金属電極32に向かって移動する。これにより、メタルブリッジ36が半導体電極23から離隔する。また、半導体電極23内において、キャリアとしての電子はイオン拡散層31から遠ざかる側に移動するため、イオン拡散層31との界面から空乏層37が伸びる。この結果、金属電極32と半導体電極23との間は高抵抗状態となる。このようにして、メモリセルの抵抗状態を低抵抗状態と高抵抗状態との間で切り替えることができ、スイッチング動作を実現できる。また、図3bに示すように、メモリセルが低抵抗状態にあるときに、図3cに示すよう逆電圧を印加すると、半導体電極23内に空乏層37が形成されるため、電流はほとんど流れない。このように、メモリセルが低抵抗状態にあっても、印加される電圧が逆電圧であれば、電流は流れない。一方、図3cに示すように、メモリセルが高抵抗状態にあるときに、更に逆電圧を印加しても、メタルブリッジ36がより短くなるだけで、電流はほとんど流れない。従って、メモリセルの抵抗状態によれず、逆電圧が印加されたときは実質的に電流が流れない。この結果、メモリセルにおいて整流特性が実現される。次に、クロスポイント構造において、特定のメモリセルだけに電流を流す動作について説明する。図4aは、本実施形態に係るメタルブリッジ型記憶装置の動作を例示する模式的平面図であり、bはaに示すA-A’線による模式的断面図であり、cはaに示すB-B’線による模式的断面図である。なお、図4a~cにおいては、図を見やすくするために、バリアメタル層及びビット線コンタクト層は図示を省略している。図4aに示すように、1つのメモリセルMC0以下、選択セルともいうを高抵抗状態から低抵抗状態に変化させる場合を考える。この場合、図3bに示すように、選択セルには正電圧を印加する。但し、選択セル以外のメモリセル以下、非選択セルともいうには、正電圧が印加されないようにする。具体的には、図4aに示すように、ワード線配線層21に含まれる複数本のワード線26のうち、選択セルMC0に接続されたワード線26以下、選択ワード線ともいうに低電位、例えば0Vを印加し、他のワード線26以下、非選択ワード線ともいうには高電位、例えば5Vを印加する。また、ビット線配線層22に含まれる複数本のビット線28のうち、選択セルMC0に接続されたビット線28以下、選択ビット線ともいうに高電位、例えば5Vを印加し、他のビット線28以下、非選択ビット線ともいうには低電位、例えば0Vを印加する。この結果、図4a及びbに示すように、選択セルMC0においては、ワード線26から半導体電極23に負電位が印加され、ビット線28から金属電極32に正電位が印加される。これにより、イオン拡散層31内にメタルブリッジ36が形成される。また、半導体電極23内には空乏層37が形成されない。このため、選択ワード線から、半導体電極23、メタルブリッジ36及び金属電極32を介して、選択ビット線に向けて電子電流が流れる。また、選択ビット線と非選択ワード線との間に接続された非選択のメモリセルMC1においては、半導体電極23内に空乏層37は形成されないが、金属電極32と半導体電極23には共に高電位5Vが印加されるため、電流は流れない。同様に、図4a及びcに示すように、非選択ビット線と選択ワード線との間に接続された非選択のメモリセルMC2においても、半導体電極23内に空乏層37は形成されないが、金属電極32と半導体電極23には共に低電位0Vが印加されるため、電流は流れない。更に、非選択ビット線と非選択ワード線との間に接続された非選択のメモリセルMC3においては、ビット線28に低電位0Vが印加され、ワード線26に高電位5Vが印加されるため、金属電極32を負極とし半導体電極23を正極とした逆電圧が印加される。しかしながら、この場合は、半導体電極23内には空乏層37が形成されるため、やはり電流はほとんど流れない。このようにして、非選択セルMC1、MC2、MC3には実質的に電流を流さず、選択セルMC0のみに電流を流すことができる。次に、ワード線26間のリーク電流について説明する。本実施形態においては、複数本のワード線26に接続されるように半導体電極23が設けられているため、半導体電極23を介して隣り合うワード線26間にリーク電流が流れることが懸念される。しかしながら、以下に説明するように、ワード線26間に問題となるようなリーク電流が流れることはない。図4aに示すように、選択セルMC0に正電圧を印加する場合を考える。このとき、非選択ワード線には全て高電位5Vが印加されるため、非選択ワード線間には電位差が発生せず、電流が流れない。特に、非選択ワード線と非選択ビット線とによって挟まれた領域においては、半導体電極23内に空乏層37が発生するため、これによっても、リーク電流が阻止される。一方、選択ワード線と非選択ワード線との間には、電位差が発生する。図4a及びbに示すように、選択セルMC0と非選択セルMC1との間においては、ワード線26間に電位差が発生し、且つ、半導体電極23が空乏化していないため、ワード線26間に半導体電極23を介してリーク電流が流れることが考えられる。しかしながら、選択セルMC0においては、イオン拡散層31内にメタルブリッジ36が形成されているため、電流の大部分がメタルブリッジ36を含む経路に分配される。このため、ワード線26間には、ほとんどリーク電流が流れない。また、図4a及びcに示すように、非選択セルMC2と非選択セルMC3との間においても、ワード線26間に電位差が発生する。しかしながら、非選択セルMC3の近傍において半導体電極23が空乏化しているため、やはりワード線26間にはリーク電流が流れない。次に、本実施形態の効果について説明する。本実施形態においては、各メモリセルに電圧を印加することにより、イオン拡散層31内に形成されたメタルブリッジ36を金属電極32に接触させたり離隔させたりして、メモリセルの抵抗状態を制御することができる。このように、本実施形態に係るメタルブリッジ型記憶装置1は、電圧により伝導パスを制御する電圧動作型の装置であるため、原理的に動作電流が小さく、消費電力が少ない。また、高抵抗状態においては、伝導パスとしてのメタルブリッジ36が物理的に切断されるため、データの保持性が高い。また、本実施形態においては、半導体電極23の導電形をn形としているため、メモリセルに逆電圧、すなわち、金属電極32を負極とし半導体電極23を正極とした電圧を印加したときに、半導体電極23内に空乏層37が形成される。この結果、イオン拡散層31内にメタルブリッジ36が形成された低抵抗状態であっても、逆電圧が印加されたときには電流が流れない。これにより、半導体電極23、イオン拡散層31及び金属電極32からなる記憶素子に、整流特性を持たせることができる。このため、メモリセルに専用の整流素子を設ける必要がなく、メモリセルの高集積化を図ることができる。更に、本実施形態においては、半導体電極23が複数本のピラー24a及び25a、並びに複数本のワード線26に接続された連続膜として形成されている。これにより、半導体電極23が空乏化しやすくなるように、半導体電極23におけるドナーとなる不純物の濃度を低くしても、メモリセルごとの特性のばらつきを抑えることができる。以下、この理由について説明する。仮に、半導体電極23をメモリセルごとに分断し、ピラーの一部とすると、半導体電極23内に不純物が多く含まれているピラーと不純物が少ないピラーとが生じてしまい、メモリセルの特性がばらついてしまう。これに対して、本実施形態のように、半導体電極23を連続膜として形成すれば、半導体電極23におけるピラー24aの直下域に相当する部分又はピラー25aの直上域に相当する部分に不純物が少ないメモリセルにおいても、半導体電極23におけるこの部分の周囲に存在する不純物がキャリアとしての電子を供給するため、メモリセルの動作が安定する。そして、本実施形態においては、半導体電極23における不純物濃度が上記数式1を満たしているため、統計的に見て、大部分のメモリセルを安定して動作させることができる。すなわち、半導体電極23における不純物濃度が上記数式1を満たさない場合には、半導体電極23におけるピラーの直下域又は直上域に相当する部分に含まれる不純物原子の平均個数が1個未満となる。このため、不純物濃度を完全に均一化したとしても、1ビットのセルに対し、不純物原子が1個も含まれないメモリセルが発生してしまう。このような場合には、統計的に見て、全てのメモリセルを上述のように動作させることができなくなる。また、本実施形態においては、半導体電極23における不純物濃度が上記数式2を満たしているため、あるメモリセルに逆電圧が印加されたときに、半導体電極23におけるそのメモリセルに属する部分を、完全に空乏化させることができる。これにより、整流特性が向上すると共に安定する。このように本実施形態においては、上記数式1及び2の双方を満たしているため、メモリセルを微細化しても、実質的に全てのメモリセルにおいてメモリ動作を実現しつつ、良好で安定した整流動作を実現することができる。すなわち、微細化されたメモリセルにおいて、メモリ特性のバラツキの抑制と整流特性を両立させることができる。換言すれば、本実施形態においては、上記数式1を満たす範囲であれば、メモリセルを微細化しても、原理的にはメモリセルのアレイ動作を成立させることができる。すなわち、クロスポイント型の記憶装置においても、記憶容量を増加させるためには、メモリセルの微細化又はメモリアレイの多段化を図る必要がある。しかしながら、メモリアレイを多段化すると、1ビット当たりのウェーハコストは低下するものの、工程数が増加し、1ビット辺りのプロセスコストが増加してしまうため、多段化には限界がある。このため、クロスポイント型の記憶装置においても、メモリセルの微細化が大容量化にとって有効な手法である。但し、メモリセルを微細化していくと、半導体電極に含まれる不純物原子の数が減少していき、上述の如く、不純物原子の数が1メモリセル当たり1個未満となると、すなわち、上記数式1を満たさないと、半導体電極中に不純物原子が含まれないメモリセルが不可避的に発生してしまう。この場合において、仮に、半導体電極がメモリセルごとに分断されていると、メモリセル間における不純物濃度のバラツキの影響を直接的に受けることとなる。例えば、1メモリセル当たりの不純物原子数が数個程度となると、半導体電極の抵抗値及び逆電圧が印加されたときに流れるリバース電流のバラツキが大きくなってメモリセルの動作が不安定になり、1個未満になると、動作しないメモリセルが発生する。これを回避するためには、半導体電極中の不純物濃度を増加させればよいが、そうすると、空乏層が伸びにくくなり、整流特性が低下してしまう。このように、メモリセルを微細化していくと、メモリセルの動作が不安定になる。これに対して、本実施形態によれば、半導体電極が連続膜として形成されているため、半導体電極に含まれるキャリアをメモリセル間で共有することができ、不純物濃度のバラツキの影響を軽減できる。これにより、メモリセルを微細化しても、メモリセルを安定的に動作させることができる。更にまた、本実施形態においては、イオン拡散層31の厚さが5nm以上であるため、高抵抗状態の際の抵抗値を十分に高くすることができる。一方、イオン拡散層31の厚さが15nm以下であるため、メタルブリッジ36を伸ばしてメモリセルを高抵抗状態から低抵抗状態に変化させるセット電圧を低く抑えることができる。更にまた、本実施形態においては、半導体電極23の厚さが5nm以上であるため、半導体電極23の膜厚の均一性を確保することができる。また、半導体電極23の厚さが15nm以下であるため、セット動作時における半導体電極23の抵抗値を低く抑え、メモリセルに印加された電圧のうち、半導体電極23に分配される電圧を低減することができる。更にまた、本実施形態においては、半導体電極23におけるドナーとなる不純物の濃度を1×1020cm-3以下とすることにより、メモリセルに逆電圧が印加されたときに、半導体電極23を完全に空乏化させることができる。一方、不純物の濃度を1×1018cm-3以上とすることにより、セット動作時における半導体電極23の抵抗値を低く抑え、半導体電極23に分配される電圧を低減することができる。次に、第2の実施形態について説明する。第2の実施形態は、前述の第1の実施形態に係るメタルブリッジ型記憶装置の製造方法の実施形態である。図5a及びb、図6a及びb、図7~図10は、本実施形態に係るメタルブリッジ型記憶装置の製造方法を例示する工程断面図である。先ず、図1に示すように、シリコン基板11を用意する。そして、シリコン基板11の上面に、MOSFETMetalOxideSemiconductorFieldEffectTransistor:金属酸化物半導体電界効果トランジスタ等の回路素子を形成する。次に、シリコン基板11上に多層配線層12を形成する。これにより、装置1の駆動回路図示せずが形成される。次に、多層配線層12上に、層間絶縁膜13を形成する。層間絶縁膜13内には、駆動回路に接続されるコンタクト図示せずを形成する。次に、図5aに示すように、層間絶縁膜13上に例えばタングステン等の金属を堆積させることにより、ワード線26となる導電膜を形成し、その上にバリアメタル層27を形成する。次に、例えば、RIEreactiveionetching:反応性イオンエッチング等の異方性エッチングを行い、バリアメタル層27及び導電膜を加工する。これにより、一方向に延びる複数本のワード線26と、その上面上に配置されたバリアメタル層27が形成される。次に、ワード線26間に層間絶縁膜20を埋め込み、上面をCMPChemicalMechanicalPolishing:化学的機械研磨によって平坦化する。これにより、ワード線配線層21が形成される。なお、最下層のワード線26はダマシン法によって層間絶縁膜13の上部に形成してもよい。次に、図5bに示すように、ワード線配線層21上に、例えばn形のシリコンを堆積させて半導体電極23を形成する。次に、例えばノンドープの非晶質シリコンを堆積させてイオン拡散層31を形成する。次に、例えば銀を堆積させて金属電極32を形成する。次に、例えばチタン窒化物を堆積させてバリアメタル層33を形成する。その後、ビット線コンタクト層34を形成する。次に、図6aに示すように、ビット線コンタクト層34上に島状のマスクパターン図示せずを形成する。マスクパターンは、ワード線26の直上域に配置されるように、マトリクス状に配列させる。次に、このマスクパターンをマスクとしてRIE等の異方性エッチングを施し、ビット線コンタクト層34、バリアメタル層33、金属電極32及びイオン拡散層31を加工する。このとき、半導体電極23は加工しない。これにより、半導体電極23上にピラー24aが形成される。次に、図6bに示すように、ピラー24a間に層間絶縁膜20を埋め込み、上面をCMPによって平坦化する。これにより、ピラー層24が形成される。次に、図7に示すように、例えばRIE法により、ピラー層24上に、複数本のビット線28を形成する。ビット線28は、ワード線26が延びる方向に対して交差、例えば直交する方向に延び、複数本のピラー24aの上面に接続されるように形成する。次に、ビット線28間に層間絶縁膜を埋め込み、CMPを施して上面を平坦化する。これにより、ビット線配線層22が形成される。次に、ビット線配線層22上に、バリアメタル層33、金属電極32及びイオン拡散層31をこの順に積層する。次に、例えばフォトリソグラフィ法により、イオン拡散層31上にマスクパターン41を形成する。マスクパターン41は、ピラー24aの直上域に島状に形成し、マトリクス状に配列させる。次に、図8に示すように、マスクパターン41をマスクとしてRIE等の異方性エッチングを施すことにより、イオン拡散層31、金属電極32及びバリアメタル層33を加工する。これにより、ビット線配線層22上に複数本のピラー25aが形成される。次に、図9に示すように、ピラー25a間に層間絶縁膜20を埋め込み、CMPを施して上面を平坦化する。これにより、ピラー層25が形成される。なお、マスクパターン41はこの段階までに除去される。次に、図10に示すように、ピラー層25上に、半導体電極23、バリアメタル層27及びワード線26となる導電膜をこの順に形成する。次に、図2に示すように、RIE等の異方性エッチングを施し、導電膜及びバリアメタル層27をライン状に加工する。これにより、ワード線26及びバリアメタル層27が形成される。このとき、半導体電極23は加工しない。次に、バリアメタル層27間及びワード線26間に層間絶縁膜20を埋め込み、CMPにより上面を平坦化する。これにより、ワード線配線層21が形成される。以後同様に、半導体電極23、ピラー層24、ビット線配線層22、ピラー層25、半導体電極23、ワード線配線層21を繰り返し形成する。これにより、メタルブリッジ型記憶装置1が製造される。次に、本実施形態の効果について説明する。本実施形態によれば、前述の第1の実施形態に係るメタルブリッジ型記憶装置1を製造することができる。また、図6aに示すピラー24aを加工する工程、及び図10に示すワード線26を加工する工程において、半導体電極23を加工していないため、これらの加工が容易になると共に、加工のバラツキが軽減される。これにより、メタルブリッジ型記憶装置の製造コストが低減すると共に、信頼性が向上する。なお、前述の第1及び第2の実施形態においては、イオン拡散層31をメモリセルごとに分断する例を示したが、イオン拡散層31は連続膜として形成されていてもよい。以上説明した実施形態によれば、メモリセルの高集積化が可能なメタルブリッジ型記憶装置を実現することができる。以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。