"線幅の異なる複数のワード線の組が繰り返し配置された半導体記憶装置における全ページのそれぞれの書き込み電圧を取得する工程と、すべての組における前記複数のワード線のうちの第1のワード線に対応するページの書き込み電圧の第1の平均値を演算する工程と、すべての組における前記複数のワード線のうちの、前記第1のワード線と隣り合う第2のワード線に対応するページの書き込み電圧の第2の平均値を演算する工程と、各組の第1のワード線に対応するページに対する書き込み電圧を前記第1の平均値に設定し、各組の第2のワード線に対応するページに対する書き込み電圧を前記第2の平均値に設定する工程と、を備えたことを特徴とする半導体装置の製造方法。前記半導体記憶装置には、前記組が繰り返し配置された複数のブロックを有し、ブロック毎に、前記第1と第2の平均値を演算し、次のブロックの全ページの書き込み電圧を取得する際、前回のブロックで演算された前記第1と第2の平均値のいずれかを用いて、各書き込み電圧の探索を開始することを特徴とする請求項1記載の半導体装置の製造方法。前記第1の平均値を演算する際、当該ブロックを含む当該ブロックより以前のブロックでのすべての組における前記複数のワード線のうちの第1のワード線に対応するページの書き込み電圧の平均値を前記第1の平均値として演算し、前記第2の平均値を演算する際、当該ブロックを含む当該ブロックより以前のブロックでのすべての組における前記複数のワード線のうちの第2のワード線に対応するページの書き込み電圧の平均値を前記第2の平均値として演算することを特徴とする請求項2記載の半導体装置の製造方法。前記第1のワード線に対応するページ内のメモリセルは、前記第1の平均値を用いて順に高くなる複数の電圧によってデータが書き込まれ、前記第2のワード線に対応するページ内のメモリセルは、前記第2の平均値を用いて順に高くなる複数の電圧によってデータが書き込まれることを特徴とする請求項1~3いずれか記載の半導体装置の製造方法。各組の第1のワード線は、偶数番目のワード線であり、各組の第2のワード線は、奇数番目のワード線であることを特徴とする請求項1~4いずれか記載の半導体装置の製造方法。前記第1の平均値と前記第2の平均値は、前記半導体装置の書込み初期電圧に用いられる電圧値であることを特徴とする請求項1~5いずれか記載の半導体装置の製造方法。本発明の実施形態は、幅寸法が異なるワード線に対する書き込み電圧の設定の適正化を図ることが可能な半導体装置の製造方法を提供することを目的とする。実施形態の半導体装置の製造方法は、線幅の異なる複数のワード線の組が繰り返し配置された半導体記憶装置における全ページのそれぞれの書き込み電圧を取得する工程と、すべての組における前記複数のワード線のうちの第1のワード線に対応するページの書き込み電圧の第1の平均値を演算する工程と、すべての組における前記複数のワード線のうちの、前記第1のワード線と隣り合う第2のワード線に対応するページの書き込み電圧の第2の平均値を演算する工程と、各組の第1のワード線に対応するページに対する書き込み電圧を前記第1の平均値に設定し、各組の第2のワード線に対応するページに対する書き込み電圧を前記第2の平均値に設定する工程と、を備えた。第1の実施形態第1の実施形態では、半導体装置の一例として、不揮発性のNAND型フラッシュメモリ装置NAND型EEPROM装置について、その製造方法を説明する。特に、加工後のD/Sテストの際の書き込み電圧のトリミング処理について説明する。なお、以下に説明する半導体装置の製造方法の対象となる半導体装置については、NAND型メモリ装置に限らず、その他の電荷蓄積層を有する半導体記憶装置メモリ装置についても有効である。第1の実施形態について、以下、図面を用いて説明する。第1の実施形態における半導体装置の製造方法の要部工程を示すフローチャート図が図1に示されている。図1では、半導体装置の製造方法の一部として、特に、製品加工後のD/Sテストの際の書き込み電圧のトリミング処理方法のフローチャートを示している。図1において、第1の実施形態における半導体装置の書き込み電圧のトリミング処理方法では、初期ブロック設定工程S102と、初期ページ設定工程S104と、初期書き込み電圧設定工程S106と、書き込み処理工程S108と、判定工程S110と、書き込み電圧加算工程S112と、書き込み電圧出力工程S114と、判定工程S116と、ページ変更工程S118と、偶数ワード線対応ページの書き込み電圧平均値算出工程S120と、奇数ワード線対応ページの書き込み電圧平均値算出工程S122と、判定工程S124と、ブロック変更工程S126と、パラメータ設定工程S128といった一連の工程を実施する。第1の実施形態におけるNAND型フラッシュメモリ装置の構成の一部を示すブロック図が図2に示されている。図2において、NAND型フラッシュメモリ装置100は、メモリセルアレイ16を備えている。メモリセルアレイ16内には、データ保持可能な複数の不揮発性のメモリセルトランジスタ10、および複数の選択トランジスタ12が配置される。なお、メモリセルアレイ16以外の構成については、図示を省略しているが、制御部、ロウデコーダ、センスアンプ、およびカラムデコータ等、NAND型フラッシュメモリ装置100にとって通常必要な構成を備えていることは言うまでもない。メモリセルトランジスタ10としては、例えば、電荷蓄積層と制御ゲート制御電極を含む積層ゲートを備えたnチャネルMOSトランジスタが該当する。各メモリセルトランジスタ10の制御ゲートはワード線WLとして機能する。各メモリセルトランジスタ10のドレインはビット線BLに電気的に接続され、ソースはソース線SLに電気的に接続されている。また、メモリセルアレイ16内には、隣り合う一方のメモリセルトランジスタ10のドレインと他方のメモリセルトランジスタ10のソースとが接続、或いは共用して、直列に複数配置された複数のNANDストリング構造が配置される。NANDストリング構造の各々は、例えば行番号0~nまでのn1個のメモリセルトランジスタ10a~cと、両端に1つずつ配置された選択トランジスタ12a,bとを有している。各NANDストリング構造は、例えば、64個のメモリセルトランジスタ10を有している。各NANDストリング構造は、選択トランジスタ12a,12b間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタ10の一端側のドレイン領域は選択トランジスタ12aのソース領域に接続され、他端側のソース領域は選択トランジスタ12bのドレイン領域に接続されている。かかる各NANDストリング構造が並列に列番号0~mまでのm1個配列した複数のNANDストリング構造によって1つのブロック14を構成する。メモリセルアレイ16内には、番号0~sまでのs1個配列した複数のブロック14が配置され、各ブロック14の各列のNANDストリング構造は、他のブロック14の同じ列のNANDストリング構造と直列に接続され、列毎に1つのビット線BLに接続される。よって、各ブロック14内の列番号0列のNANDストリング構造のドレインは列番号0列目のビット線BL0に接続され、各ブロック14内の列番号1列目のNANDストリング構造のドレインは列番号1列目のビット線BL1に接続され、各ブロック14内の列番号m列目のNANDストリング構造のドレインは列番号m列目のビット線BLmに接続される。一方、各ブロック14の各列のNANDストリング構造のドレインは、すべて共通するソース線SLに接続される。また、各ブロック14内では、各NANDストリング構造の同一行にあるメモリセルトランジスタ10の制御ゲート電極はワード線WL0~WLnのいずれかに共通接続される。言い換えれば、各NANDストリング構造の行番号0のメモリセルトランジスタ10a0~10amは、ワード線WL0に接続される。NANDストリング構造の行番号n-1のメモリセルトランジスタ10b0~10bmは、ワード線WLn-1に接続される。NANDストリング構造の行番号nのメモリセルトランジスタ10b0~10cmは、ワード線WLnに接続される。そして、同一行にある選択トランジスタ12a,12bのゲート電極は、それぞれセレクトゲート線SGD、SGSに共通接続されている。言い換えれば、各NANDストリング構造の選択トランジスタ12a0~12amは、セレクトゲート線SGDに接続される。各NANDストリング構造の選択トランジスタ12b0~12bmは、セレクトゲート線SGSに接続される。なお、選択トランジスタ12a,12bは必ずしも両方必要ではなく、NANDストリングを選択出来るのであればいずれか一方のみが設けられていても良い。同一のワード線WLに接続された複数のメモリセルトランジスタ10には一括してデータが書き込まれ、この単位をページ18と呼ぶ。すなわち、図2において、各ブロックにおいて、同じワード線WLに接続されるm1個のメモリセルトランジスタ10で1つのページ18を構成する。具体的には、例えば、ワード線WL0に接続されるメモリセルトランジスタ10a0~amでページ180を構成する。ワード線WLn-1に接続されるメモリセルトランジスタ10b0~bmでページ18n-1を構成する。ワード線WLnに接続されるメモリセルトランジスタ10c0~cmでページ18nを構成する。但し、1つのワード線に対して1つのページである場合に限るものではない。例えば、1つのワード線に複数のページを定義しても構わない。次に、NAND型フラッシュメモリの読み出し動作について説明する。例えば、ブロック14sのワード線WLn-1を選択ワード線として説明する。読み出し時は、選択ワード線WLn-1に正の読み出し電圧Vcgrを印加する。そして、ブロック14sの非選択ワード線WL0~n-2,nと他のブロック14のすべてのワード線に例えば、正の電圧Vreadを印加する。また、各ブロック14のセレクトゲート線SGD、SGSに正の電圧Vscを印加する。なお、電圧Vscは、例えば4.0Vとする。電圧Vreadは、データの有無に関わらずメモリセルトランジスタ10をオン状態とする電圧で設定される。読み出し電圧Vcgrは、読み出し対象となるメモリセルトランジスタ10bに印加される電圧であり、例えば、0又は1の2値データを読み出す場合には一意に設定され、多値データを読み出す場合には読みだそうとするデータに応じて変化する。電圧Vscは、選択トランジスタ12a,bをオン状態とする電圧で設定される。かかる電圧の印加によって、非選択ワード線WL0~n-2,nに接続されたメモリセルトランジスタ10はオン状態となり、チャネルが形成される。また選択トランジスタ12a,bもオン状態となる。そして、選択ワード線WLn-1に接続されたメモリセルトランジスタ10bがオン状態となれば、ビット線BLとソース線SLとが電気的に導通状態となる。つまり、ビット線BLからソース線SLへ電流が流れる。その際、ビット線BLに流れるドレイン電流を検出することで、読み出しデータを1と判定する。他方、オフ状態であれば、ビット線BLとソース線SLとは電気的に非導通状態となる。すなわち、ビット線BLからソース線SLへは電流は殆ど流れない。かかる場合には、読み出しデータを0と判定する。以上の動作により、全ビット線BLにつき一括してデータが読み出される。次に、NANDフラッシュメモリの書き込み動作について説明する。例えば、ブロック14sのワード線WLn-1を選択ワード線として説明する。データの書き込み時に、書き込みたいメモリセルトランジスタ10の列に接続された選択ビット線BLには書き込みデータが転送される。すなわち、書き込み対象のメモリセルトランジスタ10の電荷蓄積層に電子を注入するには、選択ビット線BLにビット線用の書き込み電圧0Vが印加される。他方、電子を注入しない場合には、ビット線用の正の書き込み禁止電圧Vddが印加される。すなわち、非選択ビット線BLには電圧Vddを印加する。また、選択トランジスタ12aは、オン状態になるようにセレクトゲート線SGDに電圧を印加する。例えば、電圧Vddが印加される。また、対象ブロック14sの選択トランジスタ12bは、オフ状態とする。例えば、電圧0Vが印加される。その他のブロック14の選択トランジスタ12aは、オン状態とする。一方、ソース線には、例えば、電圧Vddが印加される。一方、選択ワード線WLn-1にはワード線用の正の書き込み電圧Vpgmを印加する。対象ブロック14sの非選択ワード線WL0~n-2,nと他のブロック14のすべてのワード線には、正の書き込み電圧Vpgmより低い電圧Vpassを印加する。以上により、選択ワード線WLn-1及び非選択ワード線WL0~n-2,nに接続されたメモリセルトランジスタ10はオン状態となり、チャネルが形成される。そして、書き込みたい列のビット線BLに、書き込み電圧0Vが印加されている場合、ソース線は選択トランジスタ12bによって遮断されているので、書き込み電圧0Vがメモリセルトランジスタ10のチャネルへ転送される。すると、選択ワード線WLn-1に接続された書き込みたい列のメモリセルトランジスタ10bでは、ゲートとチャネル間との電位差がほぼ電圧Vpgmとなり、負の電荷電子が電荷蓄積層に注入される。一方、非選択ワード線WL0~n-2,nに接続されたメモリセルトランジスタ10では、ゲートとチャネルとの電位差が電圧Vpgmに比べ小さいため、電荷蓄積層に電荷が保持データが遷移するほどには注入されない。よって、書き込まれない。そして、非選択ビット線BLでは、書き込み禁止電圧Vddが印加されているので、非選択ビット線BLに接続されたいずれのメモリセルトランジスタ10でもゲートとチャネルとの電位差が電圧Vpgmに比べ小さいため、電荷蓄積層に電荷が保持データが遷移するほどには注入されない。よって、書き込まれない。また、データ消去を行う場合には、すべてのワード線WLは0Vにして、基板の消去対象ブロック領域に高電圧を印加することで、ゲートに比べてチャネル側が高電位になるため、電荷蓄積層に蓄積された電荷をチャネル側に移動させる。これにより、ブロック単位でデータが消去される。以上のような書き込み動作を実行するために、適正なワード線用の書き込み電圧Vpgmの設定が必要となる。不必要に高い電圧を設定すれば、それだけゲート酸化膜の劣化が進んでしまう。また、不必要に低い電圧を設定すれば、データを書き込むまでのステップアップ回数が増加してしまう。しかしながら、以下に説明するように、パターンの微細化に伴って、ワード線の線幅は一様ではない。第1の実施形態におけるNAND型メモリセルトランジスタの断面図が図3に示されている。図3において、例えば、上面を含む上部位置にn型領域とp型領域とが交互に形成されたp型半導体基板200上にトンネル絶縁膜210が配置される。そして、p型領域を中央部にし、両側の2つのn型領域の一部を跨ぐ位置において、トンネル絶縁膜210上にゲート部分が配置される。ゲート部分は、トンネル絶縁膜210上に電荷蓄積層220が配置され、電荷蓄積層220上に電極間絶縁膜230が配置される。そして、電極間絶縁膜230上に制御ゲート制御電極膜240が配置される。ワード線が、かかる制御ゲート240を兼ねている。そして、隣り合うゲート部分間に位置するn型領域が、ソースドレイン部分となる。NAND型フラッシュメモリでは、隣り合うメモリセルトランジスタの一方のドレインと他方のソースが共用となるように構成される。ここで、NANDストリングを構成する複数のメモリセルトランジスタは、例えば、寸法W1の線幅の制御ゲート膜240ワード線と寸法W2の線幅の制御ゲート膜240ワード線とが交互に形成される。これは、かかるメモリセルトランジスタを製造する際の加工時に発生する現象である。第1の実施形態におけるNAND型メモリ装置の製造方法の工程の一部を示す工程断面図が図4に示されている。まず、図4aに示すように、半導体基板200上に、トンネル絶縁膜210、電荷蓄積層220、電極間絶縁膜230、及び制御ゲート膜240を積層する。トンネル絶縁膜210および電極間絶縁膜230の材料として、例えば、酸化シリコンSiO2、窒化シリコンSiN、又はこれらの積層膜が挙げられる。電荷蓄積層220の材料として、例えば、ポリシリコンが挙げられる。制御ゲート膜240の材料として、例えば、ポリシリコン、或いはタングステン、又はこれらの積層膜が挙げられる。また、これらの膜は、いずれも化学気相成長CVD法を用いて形成すればよい。次に、制御ゲート膜240上に、絶縁膜250を形成し、絶縁膜250上にレジスト膜260を形成する。そして、リソグラフィ技術で解像可能な幅寸法であって、所望の線幅の例えば約2倍の幅で1:1のラインアンドスペースパターンをレジスト膜260上に露光する。露光後に現像することで、図4bに示すように、レジスト膜260によるレジストパターンを形成する。次に、図4cでは、レジスト膜260を等方エッチングにより例えば半分の幅寸法になるまで、レジストパターンをスリミング処理する。このようにして、レジスト膜260による1:3のラインアンドスペースパターンのレジストパターン262が形成できる。次に、図4dでは、1:3のラインアンドスペースパターンのレジストパターン262をマスクとして、露出した絶縁膜250を制御ゲート膜240表面まで貫通するようにエッチングして開口部を形成する。その後、アッシング処理により、レジストパターン262を除去する。これにより、絶縁膜250による1:3のラインアンドスペースパターンが形成できる。第1の実施形態におけるNAND型メモリ装置の製造方法の工程の他の一部を示す工程断面図が図5に示されている。図5aでは、1:3のラインアンドスペースパターンとなる絶縁膜250を覆うように、絶縁膜250及び制御ゲート膜240上に別の絶縁膜270を形成する。絶縁膜270の材料として、例えば、酸化シリコンが好適である。絶縁膜250と絶縁膜270との間でエッチング選択比が大きくなる材料を用いると良い。次に、図5bでは、絶縁膜270を等方エッチングによりエッチバックし、絶縁膜250の側壁に絶縁膜270によるサイドウォール膜272を形成する。その際、サイドウォール膜272の幅寸法が、絶縁膜250の膜パターンの幅寸法と同じになるように制御する。ここで、エッチバック後に絶縁膜250上に絶縁膜270が残るような場合には化学機械研磨CMP法により絶縁膜250表面が露出するまで研磨すればよい。次に、図5cでは、絶縁膜250をウェットエッチング法により除去する。これにより、図5cに示すような、サイドウォール膜272による膜パターンを形成できる。サイドウォール膜272による膜パターンは、理想的には、1:1のラインアンドスペースパターンとなるはずである。しかも、図4bでのレジスト膜260に露光されたパターンの線幅がリソグラフィの解像限界となる最小加工寸法であるとすれば、サイドウォール膜272による膜パターンは、リソグラフィの解像限界となる最小加工寸法の1/2の寸法にまで微細化できる。そして、かかるサイドウォール膜272をマスクとして、エッチング法により、制御ゲート膜240、電極間絶縁膜230、及び電荷蓄積層220に開口部を形成する。そして、開口部にn型の不純物をイオン注入して、半導体基板200の上部にソースドレイン領域を形成することで、図3に示す断面構造のNAND型メモリ装置を製造できる。しかしながら、以上のように形成されたサイドウォール膜272による膜パターンは、例えば、奇数番目のサイドウォール膜と偶数番目のサイドウォール膜とで幅寸法に差が生じてしまう場合がある。ここでは、奇数番目のサイドウォール膜272の幅寸法をL1、偶数番目のサイドウォール膜272の幅寸法をL2で示している。また、かかるサイドウォール膜272をマスクとして、ゲート積層膜を形成した場合、上述したマスク寸法のばらつきやサイドウォール膜272の肩部の形状ばらつき等によって、エッチング後のメモリトランジスタは、上述したように、例えば、寸法W1の線幅の制御ゲート膜240ワード線と寸法W2の線幅の制御ゲート膜240ワード線とが交互に形成されてしまうことになる。そこで、第1の実施形態では、以上のような偶数番目或いは奇数番目によって幅寸法の異なる複数種のワード線に対して、チップ加工後のD/Sテストの際に、それぞれの適正な書き込み電圧を探索し、設定する。以下、工程順に沿って説明する。初期ブロック設定工程S102として、最初に設定を行うブロック初期ブロックを設定する。ここでは、例えば、最初の0番目のブロックを示すN=0を設定する。初期ページ設定工程S104として、設定されたブロック内で、最初に設定を行うページ初期ページを設定する。ここでは、例えば、最初の0番目のページを示すP=0を設定する。初期書き込み電圧設定工程S106として、ステップアップ方式で印加する最初の電圧V0を書き込み電圧Vpgmとして設定する。書き込み処理工程S108として、対象のブロック内の全てのページについて、それぞれの書き込み電圧Vpgmを取得する。言い換えれば、線幅の異なる複数のワード線の組が繰り返し配置されたNAND型フラッシュメモリ装置における全ページのそれぞれの書き込み電圧Vpgmを取得する。書き込み処理は、以下のようにステップアップ方式で行なう。第1の実施形態におけるステップアップ方式の書き込み処理を説明するための図が図6に示されている。第1の実施形態におけるステップアップ方式の書き込み処理では、順に高くなる複数のパルス電圧を印加していく。まず、設定された最初の電圧V0で書き込み処理を行う。続いて読み出し処理を行う。これにより、選択ワード線に対応するページの各メモリセルトランジスタ10について、読み出しができてデータが書き込まれたセルと、読み出せなかった、すなわちデータが書き込まれなかったセルとを判別する。続いて、電圧をV0からΔVだけ高くして、同様に、書き込み処理を行う。続いて読み出し処理を行う。同様に、選択ワード線に印加する電圧をΔVずつ順に高くしながら、その都度、書き込みのチェックを行う。書き込みチェックの結果、データが書き込まれたセルはその時点で書き込み処理を中断し、データが書き込まれなかったセルは継続して電圧をΔVずつ順に高くする。かかる動作を例えば5段階のパルス電圧で行う。このように、順に高くなる複数のパルス電圧を印加しながら、ページ内のメモリセルトランジスタ10に書き込むことで、閾値分布が広がるのを抑制できる。言い換えれば、閾値分布の幅を狭くできる。判定工程S110として、上述したステップアップ方式で書き込み処理をおこなった結果、V0を最初の電圧とするステップアップ方式で選択ワード線に対応するページ内の全てのメモリセルトランジスタ10が書き込まれたかどうかを判定する。言い換えれば、初期値の電圧V0のパルスから最終段の電圧V04ΔVのパルスが印加されるまでに書き込みができないメモリセルトランジスタ10が存在するかどうかを判定する。まだ書き込まれないメモリセルトランジスタ10が存在する場合には、書き込み電圧加算工程S112に進み、ページ内すべてのメモリセルトランジスタ10が書き込まれた場合には書き込み電圧出力工程S114に進む。書き込み電圧加算工程S112として、初期値の電圧V0から始まるステップアップ方式での電圧印加では、まだページ内の全てのメモリセルトランジスタ10が書き込まれない場合、ステップアップ方式の最初の電圧V0を変更する。具体的には、最初の電圧V0に電圧αを加算したV0αを電圧Vpgmとして設定する。そして、書き込み処理工程S108に戻る。以上の書き込み処理工程S108から書き込み電圧加算工程S112を繰り返すことで、選択ワード線に対応するページ内の全てのメモリセルトランジスタ10が書き込まれる書き込み電圧Vpgmを探索し、取得する。書き込み電圧出力工程S114として、選択ワード線に対応するページの書き込み電圧Vpgmを出力する。或いは記録する。判定工程S116として、選択ブロック内のすべてのページについて、書き込み電圧Vpgmを取得できたかどうかを判定する。選択ブロック内のすべてのページについて、書き込み電圧Vpgmを取得できている場合には、偶数ワード線対応ページの書き込み電圧平均値算出工程S120に進む。選択ブロック内のすべてのページについて、書き込み電圧Vpgmを取得できていない場合には、ページ変更工程S118に進む。ページ変更工程S118として、選択ブロック内のすべてのページについて、書き込み電圧Vpgmを取得できていない場合、探索対象を次のページに変更する。具体的には、現在のページの所属番号に1を加算したP1をPとして設定する。そして、初期書き込み電圧設定工程S106に戻る。以上の初期書き込み電圧設定工程S106からページ変更工程S118を繰り返すことで、選択ブロック内のすべてのページについて、書き込み電圧Vpgmを探索し、取得する。偶数ワード線対応ページの書き込み電圧平均値算出工程S120として、選択ブロック内の偶数番目の複数のワード線に対応するページの書き込み電圧の平均値第1の平均値を演算する。演算された平均値は出力される。或いは記録される。奇数ワード線対応ページの書き込み電圧平均値算出工程S122と、選択ブロック内の奇数番目の複数のワード線に対応するページの書き込み電圧の平均値第2の平均値を演算する。演算された平均値は出力される。或いは記録される。上述した例では、偶数番目のワード線と奇数番目のワード線との2種類の線幅のワード線の組が繰り返し配置される例を示しているが、これに限るものではない。例えば、3種類以上の線幅が異なるワード線の組が繰り返し配置される場合もあり得る。言い換えれば、隣り合う2以上の複数のワード線で、他とは異なる幅になる可能性がある。例えば、上述したサイドウォール膜272を用いたパターン形成を2回繰り返すことにより、4種類の線幅が異なるワード線の組が繰り返し配置される場合である。第1の実施形態では、すべての組における前記複数のワード線のうちの第1のワード線に対応するページの書き込み電圧の平均値第1の平均値を演算する工程を実施する。そして、すべての組における前記複数のワード線のうちの、第1のワード線と隣り合う第2のワード線に対応するページの書き込み電圧の平均値第2の平均値を演算する工程を実施する。そして、同様に、すべての組における前記複数のワード線のうちの、第L-1Lは自然数のワード線と隣り合う第Lのワード線に対応するページの書き込み電圧の平均値第Lの平均値を演算する工程を実施する。なお、これらの平均値演算処理は、直列で行う場合に限るものではなく、同時期に並列的に演算しても構わない。判定工程S124として、NAND型フラッシュメモリ装置100内のすべてのブロックについて、各ページの書き込み電圧Vpgmを取得できたかどうかを判定する。すべてのブロックについて、各ページの書き込み電圧Vpgmを取得できている場合には、パラメータ設定工程S128に進む。すべてのブロックについて、各ページの書き込み電圧Vpgmを取得できていない場合には、ブロック変更工程S126に進む。ブロック変更工程S126として、すべてのブロックについて、各ページの書き込み電圧Vpgmを取得できていない場合、探索対象を次のブロックに変更する。具体的には、現在のブロックの所属番号に1を加算したN1をNとして設定する。そして、初期ページ設定工程S104に戻る。以上の初期ページ設定工程S104からブロック変更工程S126を繰り返すことで、すべてのブロックについて、各ページの書き込み電圧Vpgmを探索し、取得する。そして、すべてのブロックについて、ブロック毎に、偶数番目の複数のワード線に対応するページの書き込み電圧の平均値と奇数番目の複数のワード線に対応するページの書き込み電圧の平均値とを演算し、取得する。ここで、次のブロックの全ページの書き込み電圧を取得する際、前回のブロックで演算された偶数番目の複数のワード線に対応するページの書き込み電圧の平均値第1の平均値と奇数番目の複数のワード線に対応するページの書き込み電圧の平均値第2の平均値のいずれかを用いて、各書き込み電圧の探索を開始する。言い換えれば、初期書き込み電圧設定工程S106として、ステップアップ方式で印加する最初の電圧V0を書き込み電圧Vpgmとして設定する際、前回のブロックで演算された偶数番目の複数のワード線に対応するページの書き込み電圧の平均値第1の平均値と奇数番目の複数のワード線に対応するページの書き込み電圧の平均値第2の平均値のいずれかを設定する。例えば、低い方の書き込み電圧の平均値を用いると好適である。或いは、初期書き込み電圧設定工程S106において、偶数番目の複数のワード線には、前回のブロックで演算された偶数番目の複数のワード線に対応するページの書き込み電圧の平均値を設定し、奇数番目の複数のワード線には、前回のブロックで演算された奇数番目の複数のワード線に対応するページの書き込み電圧の平均値を設定しても好適である。これにより、書き込み処理工程S108の際、偶数番目のワード線に対応するページ内のメモリセルは、偶数番目の複数のワード線に対応するページの書き込み電圧の平均値第1の平均値を用いて順に高くなる複数の電圧によってデータが書き込まれる。そして、奇数番目のワード線に対応するページ内のメモリセルは、奇数番目の複数のワード線に対応するページの書き込み電圧の平均値第2の平均値を用いて順に高くなる複数の電圧によってデータが書き込まれる。かかる操作により、書き込み電圧Vpgmの探索を高速化できる。以上のように、順に偶奇それぞれ、前回のブロックで演算された書き込み電圧の平均値を探索する際の最初の電圧V0として設定することで、偶数番目のワード線に対応するページの書き込み電圧の平均値第1の平均値を演算する際、当該ブロックを含む当該ブロックより以前のブロックでの偶数番目のワード線に対応するページの書き込み電圧の平均値を当該ブロックでの偶数番目のワード線に対応するページの書き込み電圧の平均値第1の平均値として演算すると好適である。同様に、奇数番目のワード線に対応するページの書き込み電圧の平均値第2の平均値を演算する際、当該ブロックを含む当該ブロックより以前のブロックでの奇数番目のワード線に対応するページの書き込み電圧の平均値を当該ブロックでの奇数番目のワード線に対応するページの書き込み電圧の平均値第2の平均値として演算すると好適である。パラメータ設定工程S128として、NAND型フラッシュメモリ装置100に対して、偶数番目のワード線に対応するページに対する書き込み電圧Vpgmを演算された偶数番目のワード線に対応するページの書き込み電圧の平均値第1の平均値に設定する。そして、奇数番目のワード線に対応するページに対する書き込み電圧Vpgmを演算されたを奇数番目のワード線に対応するページの書き込み電圧の平均値第2の平均値に設定する。言い換えれば、各組の第1のワード線に対応するページに対する書き込み電圧を第1の平均値に設定し、各組の第2のワード線に対応するページに対する書き込み電圧を第2の平均値に設定する。各組の第Lのワード線に対応するページに対する書き込み電圧を第Lの平均値に設定する。ここで、最終的に設定される偶数番目のワード線に対応するページに対する書き込み電圧Vpgmは、各ブロック共通で、最終段のブロックについて得られた偶数番目のワード線に対応するページの書き込み電圧の平均値第1の平均値に設定されると好適である。そして、同様に、最終的に設定される奇数番目のワード線に対応するページに対する書き込み電圧Vpgmは、各ブロック共通で、最終段のブロックについて得られた奇数番目のワード線に対応するページの書き込み電圧の平均値第2の平均値に設定されると好適である。これにより、偶奇それぞれ全てのブロックの平均値を設定できる。以上のように設定されたNAND型フラッシュメモリ装置100では、実際に製品として使用される際、偶奇それぞれ設定された書き込み電圧をステップアップ方式の最初の電圧としてデータ書き込みを実施することになる。以上のように、第1の実施形態によれば、幅寸法が異なるワード線に対する書き込み電圧の設定の適正化を図ることができる。その結果、ワード線の一方にとっては、必要以上に高い書き込み電圧が印加されることを防止できる。よって、余計なストレスがかかることを抑制できる。その結果、ゲート酸化膜の劣化を抑制できる。また、ワード線の他方にとっては、必要な電圧にステップアップされるまでの回数を低減できる。以上、具体例を参照しつつ実施形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。また、各膜の膜厚や、開口部のサイズ、形状、数などについても、半導体集積回路や各種の半導体素子において必要とされるものを適宜選択して用いることができる。その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置の製造方法、或いは、書き込み電圧のトリミング処理方法は、本発明の範囲に包含される。また、説明の簡便化のために、半導体産業で通常用いられる手法、例えば、フォトリソグラフィプロセス、処理前後のクリーニング等は省略しているが、それらの手法が含まれ得ることは言うまでもない。"