"方法であって、N個の入力データビットストリームを一次ループによって受け取る工程であって、前記N個の入力データビットストリームのうちのそれぞれの入力データビットストリームが、入力データレートにおける入力データビットを含む工程と、前記N個の入力データビットストリームにおける前記入力データビットに基づいて、回復されたクロック信号を前記一次ループによって生成する工程であって、前記回復されたクロック信号はクロック周波数及び回復されたクロック位相を有する工程と、前記回復されたクロック信号の回復された位相が、N個のそれぞれのサブループによって生成されたN個のクロック信号のうちのN個の位相の平均であるように、かつ、前記回復されたクロック位相に対する個別の位相オフセットにおける個別の位相及び前記クロック周波数を有する前記回復されたクロック信号に基づいて前記N個の入力データビットストリームのうちの対応する一入力データビットストリームに対するクロック信号をN個のサブループそれぞれによって生成する工程と、前記N個のサブループのうちの対応するサブループによって生成される前記N個のクロック信号のうちの個別のクロック信号と、前記N個の入力データビットストリームそれぞれとの間の位相差を前記一次ループによって検出する工程と、それぞれの位相差を実質的になくすよう前記N個のクロック信号の位相を調節する工程であって、前記調節する工程は、前記N個の入力データビットストリームのうちの個別の入力データビットストリームにおける入力データビットに前記N個のクロック信号それぞれがロックされるように前記N個のクロック信号のうちのN個のそれぞれのクロック位相オフセットのうちの1つ又は複数を移動させる工程を備える工程とを含む方法。請求項1記載の方法であって、Nの値は2であり、前記N個の入力データビットストリームのうちの第1の入力データビットストリームは第1のクロック位相、及び前記回復されたクロック位相に対する第1のクロック位相オフセットを有し、前記N個の入力データビットストリームのうちの第2の入力データビットストリームは第2のクロック位相、及び前記回復されたクロック位相に対する第2のクロック位相オフセットを有し、第2の位相オフセットは第1の位相オフセットと逆の方向であり、前記回復されたクロック信号の前記回復された位相が、第1のクロック信号の位相及び第2のクロック信号の位相の平均であるように前記第1の位相オフセットと同じ振幅を有し、第1の位相差及び第2の位相差を実質的になくすよう前記第1のクロック信号の第1の位相及び前記第2のクロック信号の第2の位相を調節する工程は、前記第1のクロック信号が入力データビットストリームのうちの前記第1の入力データビットストリームにおける入力データビットにロックされ、前記第2のクロック信号が入力データビットストリームのうちの前記第2の入力データビットストリームにおける入力データビットにロックされるように、前記第1の位相オフセットが、前記第2の位相オフセットが移動させられる振幅と同じ振幅であるが、前記第2の位相オフセットが移動させられる方向と反対の方向に移動させられるように前記第1の位相オフセット及び前記第2の位相オフセットを移動させる工程を含む方法。請求項1記載の方法であって、K個の逆多重化されたデータビットストリームに前記N個の入力データビットストリームそれぞれを逆多重化する工程を更に含む方法。請求項3記載の方法であって、前記回復されたクロック信号、及び前記N個のサブループによって生成されたN個のクロック信号はK位相クロック信号であり、前記N個の生成されたクロック信号それぞれの各位相は、前記N個の入力データビットストリームのうちの個別の入力データビットストリームからの前記K個の逆多重化されたデータビットストリームのうちの対応するデータビットストリームをサンプリングするために使用される方法。方法であって、入力データレートにおける第1の入力データビットを含む第1の入力データビットストリームを第1の位相検出回路によって受け取る工程と、ベースクロック信号及び第1の位相補間器制御信号に基づいて第1のクロック位相及びクロック周波数を有する第1のクロック信号を第1の位相補間器回路によって生成する工程であって、前記ベースクロック信号は前記クロック周波数及びベースクロック位相を有する工程と、それぞれの第1の入力データビットをサンプリングすることによって回復された第1の回復データビットを含む第1の回復データビットストリームを生成するよう、前記第1のクロック信号に基づいて第1の入力データストリームを前記第1の位相検出回路によってサンプリングする工程と、前記第1の入力データビットと前記第1のクロック信号との間の第1の位相差を前記第1の位相検出回路によって検出する工程と、前記入力データレートにおける第2の入力データビットを含む第2の入力データビットストリームを第2の位相検出回路によって受け取る工程と、前記ベースクロック信号及び第2の位相補間器制御信号に基づいて第2のクロック位相及び前記クロック周波数を有する第2のクロック信号を第2の位相補間器回路によって生成する工程と、それぞれの第2の入力データビットをサンプリングすることによって回復された第2の回復データビットを含む第2の回復データビットストリームを生成するよう、前記第2のクロック信号に基づいて第2の入力データストリームを前記第2の位相検出回路によってサンプリングする工程と、前記第2の入力データビットと前記第2のクロック信号との間の第2の位相差を前記第2の位相検出回路によって検出する工程と、前記第1の位相差及び前記第2の位相差を実質的になくすよう前記第1のクロック信号及び前記第2のクロック信号の第1の位相及び第2の位相それぞれを調節する工程とを含み、前記調節する工程は、前記第1の位相差に基づいて1つ又は複数の第1の位相補正信号を前記第1の位相検出回路によって生成する工程と、前記第2の位相差に基づいて1つ又は複数の第2の位相補正信号を前記第2の位相検出回路によって生成する工程と、前記1つ又は複数の第1の位相補正信号及び前記1つ又は複数の第2の位相補正信号に基づいて電流を1つ又は複数のチャージポンプによって発生させる工程と、前記1つ又は複数のチャージポンプによって発生した電流に基づいて制御信号を第1のフィルタによって生成する工程と、前記制御信号に基づいて前記ベースクロック信号をクロック信号生成器回路によって生成する工程と、前記第1の位相補正信号及び前記第2の位相補正信号の機能に基づいて前記第1の位相補間器回路及び前記第2の位相補間器回路それぞれの前記第1の位相補間器制御信号及び前記第2の位相補間器制御信号を第2のフィルタによって生成する工程とを含み、前記第1の位相補間器制御信号は、前記第1の位相と前記第1の入力データビットストリームとの間の位相オフセットを実質的になくすために、前記第1の位相補間器回路に、前記第1のクロック信号の前記第1の位相を進めるか、又は遅延させるよう前記第1のクロック信号の位相を歪ませ、前記第2の位相補間器制御信号は、前記第2の位相と前記第2の入力データビットストリームとの間の位相オフセットを実質的になくすために、前記第2の位相補間器回路に、前記第2のクロック信号の前記第2の位相を進めるか、又は遅延させるよう前記第2のクロック信号の位相を歪ませる方法。請求項5記載の方法であって、前記第2の位相補間器制御信号が前記第2の位相補間器に前記第2のクロック信号の前記第2の位相を反対方向にではあるが歪ませる量と等しい量だけ、前記第1の位相補間器制御信号が前記第1の位相補間器に前記第1のクロック信号の前記第1の位相を歪ませるように、前記第1の位相補間器制御信号は、前記第2の位相補間器制御信号に対して相補的であり、前記ベースクロック信号のべース位相は、前記第1の位相及び前記第2の位相の平均である方法。請求項6記載の方法であって、前記第1の入力データビットストリームにおける前記第1の入力データビット及び前記第2の入力データビットストリームにおける前記第2の入力データビットは先行して、単一のシンボルストリームから復号化されており、前記シンボルストリームにおけるシンボルはそれぞれ、少なくとも第1のシンボルビット及び第2のシンボルビットを含み、第1の入力データビットはそれぞれ、前記第1のシンボルビットのうちの1つを含み、第2のシンボルビットはそれぞれ、前記第2のシンボルビットのうちの1つを含む方法。請求項7記載の方法であって、前記第1のシンボルビット及び前記第2のシンボルビットは、差動4位相偏移DPQSK変調されたデータビットを含む方法。請求項7記載の方法であって、前記第1の回復データビットストリーム及び前記第2の回復データビットストリームを合成して前記シンボルストリームを再構成する工程を更に備える方法。請求項5記載の方法であって、前記第1の入力データビットストリームをK個の第1の逆多重化データビットストリームに逆多重化する工程、及び前記第2の入力データビットストリームをK個の第2の逆多重化データビットストリームに逆多重化する工程を更に含む方法。請求項10記載の方法であって、前記ベースクロック信号、前記第1のクロック信号、及び前記第2のクロック信号はそれぞれ、K位相クロック信号であり、前記第1のクロック信号の各位相は、前記K個の第1の逆多重化データビットストリームのうちの対応する第1の逆多重化データビットストリームをサンプリングするよう使用され、前記第2のクロック信号の各位相は、前記K個の第2の逆多重化データビットストリームのうちの対応する第2の逆多重化データビットストリームをサンプリングするよう使用され、前記K個の第1の逆多重化データビットストリーム及び前記K個の第2の逆多重化データビットストリームはそれぞれ、前記入力データレートの1/Kであり、前記クロック周波数は前記入力データレートの1/Kである方法。請求項11記載の方法であって、前記第1の回復データビットストリーム及び前記第2の回復データビットストリームはそれぞれ、前記K個の第1の逆多重化データビットストリーム及び前記K個の第2の逆多重化データビットストリームのうちの対応する第1の逆多重化データビットストリーム及び第2の逆多重化データビットストリームをサンプリングすることによって得られるK個のデータビットストリームを含む方法。請求項5記載の方法であって、位相補間器回路はそれぞれ、±UI/4未満の位相補間範囲を有するよう構成され、UIは、前記入力データビットストリームにおける前記入力データビットの単位間隔であり、前記第1の位相と前記第2の位相との間の合計相対位相オフセットは±UI/2未満である方法。回路であって、N個の入力データビットストリームを受け取り、前記N個の入力データビットストリームのうちの入力データビットストリームそれぞれが、入力データレートにおける入力データビットを含む機能と、前記N個の入力データビットストリームにおける入力データビットに基づいて、回復されたクロック信号を生成する機能であって、前記回復されたクロック信号が、クロック周波数及び回復されたクロック位相を有する機能とを行うよう構成された一次ループと、N個のサブループとを備え、前記N個のサブループはそれぞれ、前記回復されたクロック信号の回復された位相が、N個のそれぞれのサブループによって生成されたN個のクロック信号のうちのN個の位相の平均であるように、かつ、前記回復されたクロック位相に対する個別の位相オフセットにおける個別の位相及び前記クロック周波数を有する前記回復されたクロック信号に基づいて前記N個の入力データビットストリームのうちの対応する一入力データビットストリームに対するクロック信号を生成するよう構成され、前記一次ループは更に、前記N個のサブループのうちの対応するサブループによって生成される前記N個のクロック信号のうちの個別のクロック信号と、前記N個の入力データビットストリームそれぞれとの間の位相差を検出する機能と、前記N個の入力データビットストリームのうちの個別の入力データビットストリームにおける入力データビットに前記N個のクロック信号それぞれがロックされるように前記N個のクロック信号のうちのN個のそれぞれのクロック位相オフセットのうちの1つ又は複数を移動させることにより、前記位相差を実質的になくすよう前記N個のクロック信号の位相を調節する機能とを行うよう更に構成された回路。請求項14記載の回路であって、Nの値は2であり、前記N個の入力データビットストリームのうちの第1の入力データビットストリームは第1のクロック位相、及び前記回復されたクロック位相に対する第1のクロック位相オフセットを有し、前記N個の入力データビットストリームのうちの第2の入力データビットストリームは第2のクロック位相、及び前記回復されたクロック位相に対する第2のクロック位相オフセットを有し、第2の位相オフセットは第1の位相オフセットと逆の方向であり、前記回復されたクロック信号が、第1のクロック信号及び第2のクロック信号の位相の平均であるように前記第1の位相オフセットと同じ振幅を有し、第1の位相差及び第2の位相差を実質的になくすよう前記第1のクロック信号の前記第1の位相及び前記第2のクロック信号の前記第2の位相を調節するために、前記回路は、前記第1のクロック信号が入力データビットストリームのうちの前記第1の入力データビットストリームにおける入力データビットにロックされ、前記第2のクロック信号が入力データビットストリームのうちの前記第2の入力データビットストリームにおける入力データビットにロックされるように、前記第1の位相オフセットが、前記第2の位相オフセットが移動させられる振幅と同じ振幅であるが、第2の位相オフセットが移動させられる方向と反対の方向に移動させられるように前記第1の位相オフセット及び前記第2の位相オフセットを移動させるよう構成される回路。請求項14記載の回路であって、前記回路は、前記N個の入力データビットストリームそれぞれをK個の逆多重化データビットストリームに逆多重化するよう構成された1つ又は複数の逆多重化器を備える回路。請求項16記載の回路であって、前記回復されたクロック信号、及び前記N個のサブループによって生成された前記N個のクロック信号はそれぞれ、K位相クロック信号であり、前記N個の生成されたクロック信号それぞれの各位相は、前記N個の入力データビットストリームのうちの個別の入力データビットストリームから前記K個の逆多重化データビットストリームのうちの対応する逆多重化データビットストリームをサンプリングするために使用される回路。回路であって、ベースクロック信号及び第1の位相補間器制御信号に基づいて第1のクロック位相及びクロック周波数を有する第1のクロック信号を生成するよう構成された第1の位相補間器回路であって、前記ベースクロック信号は前記クロック周波数及びベースクロック位相を有する第1の位相補間器回路と、前記ベースクロック信号及び第2の位相補間器制御信号に基づいて第2のクロック位相及び前記クロック周波数を有する第2のクロック信号を生成するよう構成された第2の位相補間器回路と、入力データレートにおける第1の入力データビットを含む第1の入力データビットストリームを受け取る機能と、それぞれの第1の入力データビットをサンプリングすることによって回復された第1の回復データビットを含む第1の回復データビットストリームを生成するよう、前記第1のクロック信号に基づいて第1の入力データストリームをサンプリングする機能と、前記第1の入力データビットと前記第1のクロック信号との間の第1の位相差を検出する機能と、前記第1の位相差に基づいて1つ又は複数の第1の位相補正信号を生成する機能とを行うよう構成された第1の位相検出回路と、前記入力データレートにおける第2の入力データビットを含む第2の入力データビットストリームを受け取る機能と、それぞれの第2の入力データビットをサンプリングすることによって回復された第2の回復データビットを含む第2の回復データビットストリームを生成するよう、前記第2のクロック信号に基づいて第2の入力データストリームをサンプリングする機能と、前記第2の入力データビットと前記第2のクロック信号との間の第2の位相差を検出する機能と、前記第2の位相差に基づいて1つ又は複数の第2の位相補正信号を生成する機能とを行うよう構成された第2の位相検出回路と、前記1つ又は複数の第1の位相補正信号及び前記1つ又は複数の第2の位相補正信号に基づいて電流を発生させるよう構成された1つ又は複数のチャージポンプと、前記1つ又は複数のチャージポンプによって発生した前記電流に基づいて制御信号を生成するよう構成された第1のフィルタと、前記制御信号に基づいて前記ベースクロック信号を生成するよう構成されたクロック信号生成器と、前記第1の位相補正信号及び前記第2の位相補正信号の機能に基づいて前記第1の位相補間器回路及び前記第2の位相補間器回路それぞれの前記第1の位相補間器制御信号及び前記第2の位相補間器制御信号を生成するよう構成された第2のフィルタとを備え、前記第1の位相補間器制御信号は、第1の位相と前記第1の入力データビットストリームとの間の位相オフセットを実質的になくすために、前記第1の位相補間器回路に、前記第1のクロック信号の前記第1の位相を進めるか、又は遅延させるよう前記第1のクロック信号の位相を歪ませ、前記第2の位相補間器制御信号は、第2の位相と前記第2の入力データビットストリームとの間の位相オフセットを実質的になくすために、前記第2の位相補間器回路に、前記第2のクロック信号の前記第2の位相を進めるか、又は遅延させるよう前記第2のクロック信号の位相を歪ませる回路。請求項18記載の回路であって、前記第2の位相補間器制御信号が前記第2の位相補間器に前記第2のクロック信号の前記第2の位相を反対方向にではあるが歪ませる量と等しい量で、前記第1の位相補間器制御信号が前記第1の位相補間器に前記第1のクロック信号の前記第1の位相を歪ませるように、前記第1の位相補間器制御信号は、前記第2の位相補間器制御信号に対して相補的であり、前記ベースクロック信号のべース位相は、前記第1の位相及び前記第2の位相の平均である回路。請求項19記載の回路であって、前記第1の入力データビットストリームにおける前記第1の入力データビット及び前記第2の入力データビットストリームにおける前記第2の入力データビットは先行して、単一のシンボルストリームから復号化されており、前記シンボルストリームにおけるシンボルはそれぞれ、少なくとも第1のシンボルビット及び第2のシンボルビットを含み、第1の入力データビットはそれぞれ、前記第1のシンボルビットのうちの1つを含み、第2のシンボルビットはそれぞれ、前記第2のシンボルビットのうちの1つを含む回路。それぞれが個別の入力データビットストリームを受け取る2つのCDR回路を備える従来のCDRシステムの重大な問題点の1つには、前述のCDRシステムが、データ逆多重化なしで個々のCDR回路それぞれにおけるフルレートCDRのみに適しているという点がある。すなわち、入力データビットストリーム毎に生成される回復データビットストリームのデータレート又は周波数及び入力データビットストリーム毎に生成される回復クロック信号の周波数は、それぞれの入力データビットストリームと同じ周波数又はレートを共有する。さもなければ、各CDR回路からの相対的なクロック及びデータ位相における不確実性が存在しており、システムは誤動作し得る。残念ながら、例えば高速光通信アプリケーションにおける実用的なCDRシステムの多く又は大半は、例えば高い入力データレートに対処するために、2つ、4つ、又は5つ以上の個々のストリームに入力データビットストリームそれぞれを逆多重化するか、又は、1/2速度若しくは1/4速度のCDRアーキテクチャを使用する。特定の実施例は、シリアル通信システムアプリケーションのクロック及びデータ回復CDRの電子回路、装置、システム、又は方法に関する。より具体的には、本願の開示は、2つ以上の入力データビットストリームを受け取り、入力データビットストリームにおける入力データビットに基づいて入力データビットストリーム毎にクロック信号を生成し、入力データビットストリームそれぞれにおけるデータビットを回復し、個別の入力データビットストリームからの回復されたビットとともに、入力データビットストリーム毎の回復されたデータビットストリームを出力するCDRアーキテクチャの例を提供する。一部の実施例では、CDRアーキテクチャは次いで、回復されたデータビットストリームからの回復されたデータビットを合成し、2つ以上の入力データビットストリームからの回復されたデータビットがインターリーブされる1つ又は複数の出力データビットストリームを出力する。例として、1つの例示的な実施例では、各シンボルが2つのデータビットを符号化する差動4位相偏移DQPSK変調されたシンボルストリームなどの単一のシンボルストリームを復調又は復号化することによってそれぞれが生成される2つの入力データビットストリームを受け取る。前述の例示的な実施例では、CDRアーキテクチャは、2つの入力データビットストリームが生成された元のDQPSK変調されたシンボルストリームにおけるビットの配列及び値を再構成する1つ又は複数の出力データビットストリームを出力するよう、入力データビットストリームからの回復されたデータビットを再合成し得る。一般に、説明する種々の実施例は、何れのN入力のCDRアプリケーションにも使用することが可能である。しかし、特定の実施例は、光通信において利用される直並列変換器内のCDRアーキテクチャの使用に関する。例として、特定の実施例は、DQPSK光トランスポンダにおいて利用し得る。2入力CDRアーキテクチャを参照して以下に説明した特定の実施例では、2つの入力データビットストリームは同じデータレートを有し、それぞれ、DQPSKシンボルストリームの各シンボルが2つのデータビット例えば、2進データビットを符号化するDQPSK変調シンボルストリームを復調又は復号化することによって生成される。しかし、代替的な実施例を他の特定のアプリケーションにおいて、かつ、非光通信例えば、電子を使用した有線通信の場合に、適宜、利用し得る。特定の実施例は、高速通信システム例えば、10ギガビット/秒Gb/sよりも大きなデータビットレートにおいて利用することができ、より特定の実施例では、20Gb/s又は40Gb/s以上のデータレートを有する通信システムにおいて利用することができる。特定の実施例は、相補性金属酸化膜半導体CMOSアーキテクチャによって実現し得る。本明細書及び特許請求の範囲記載の一ストリームは、適宜、一本の電線を表し得、逆も同様であり、又は、あるいは、一ストリームは一バス例えば、複数本の電線又は通信回線を表し得、逆も同様である。更に、本明細書及び特許請求の範囲記載のorは、and及びorを示唆し得る。すなわち、orは、明示しているか、又は暗黙的に示唆していることがない限り、必ずしもandを排除している訳でない。図1は、例示的なCDRアーキテクチャ、システム、装置、又は回路100CDR100を示す。CDR100は、第1の入力データビットストリームdin1から第1の入力データビットを受け取り、第2の入力データビットストリームdin2から第2の入力データビットを受け取るよう構成される。特定の実施例では、第1の入力データビットストリームdin1及びdin2は、単一のシンボルストリームを復調又は復号化することによって生成され、それぞれは、入力データビット周波数における入力データビットを含むこの例では、入力データビット周波数は、2つの入力データビットストリームが生成されたストリームのシンボル周波数の半分である。特定の実施例では、シンボルストリームはDQPSK変調されたデータストリームである。特定の実施例において、かつ、本開示において説明するように、第1の入力データビットストリームdin1における第1の入力データビットはDQPSKシンボルストリームからの偶数ビットであり得る一方、第2の入力データビットストリームdin2における第2の入力データビットはDQPSKシンボルストリームからの奇数ビットであり得る逆も同様であり得る。すなわち、例えば、DQPSKシンボルストリームからの復調シンボルそれぞれの第1のビットは、第1の入力データビットストリームdin1に出力し得る一方、DQPSKシンボルストリームからの復調シンボルそれぞれの第2のビットは、第2の入力データビットストリームdin2に出力し得る。特定の実施例では、第1の入力データビットストリームdin1及び第2の入力データビットストリームdin2はそれぞれ、差動信号例えば、データ信号及びそのコンプリメントの差で形成される信号の形式で送信される。DQPSKは、一度に2ビットがグループ化され、出力を位相変調するために使用される変調手法である。例として、例示的な実現形態では、シンボル毎に2ビットが光の位相において符号化される。変調は差動的であり、これは、入力シンボル2ビットが、出力の特定の位相に対応する訳でない一方、先行するシンボルの位相に対する位相の変動に対応する。図2は、例示的なDQPSK変調手法を示す。図2に示す例では、シンボル00は出力位相におけるゼロ変動をもたらし、シンボル01は位相変動π/2をもたらし、シンボル11は位相変動πをもたらし、シンボル10は位相変動3π/2をもたらす。このようにして、復調は、通信媒体における位相シフトに対して無感応にされ得る。DQPSK受信器は、DQPSKシンボルストリームを復調してシンボル毎に2ビットを取得し、よって、2つの2進データのストリームdin1及びdin2を取得し、前述のストリームは次いで、増幅し、CDRに送出し得る。例を、各ビットが文字で表される教示の目的で図3に示す2つの入力ストリームdin1及びdin2は、同じデータレート入力データビット周波数を有するが、2つの入力データストリームdin1及びdin2間の厳密な位相関係は、例えば、DQPSK復調器からCDR100までの経路内のミスマッチによって未知である。適切なCDR回路は、入力データビットストリームからクロック及び個々のデータを回復するのみならず、2つの入力データビットストリームから、回復されたビットを正しく再合成する、すなわち、特定の実施例では、DQPSKシンボルストリームからの同じ対応するシンボルにdin1及びdin2からのどのビットが対応するかを判定し、DQPSKシンボルストリームから受け取られたように適切な順序で前述のビットを出力する。例として、図3に示す例示的なデータビットを参照すれば、回復され、再合成されたビットはa,b,c,d,e,f,g等として配列すべきである。図1に示す実施例では、CDR100は、位相補間器PI114及び116、電圧制御発振器VCO112、ループフィルタ110、チャージポンプCP106及び108、並びに、位相検出器PD102及び104を備える一次フィードバックループを含む。特定の実施例では、CDR100は更に、クロック信号Clk1及びClk2それぞれを生成するそれぞれの位相補間器114及び116の制御を設定する位相補間器114又は116のうちの個別の位相補間器に対する入力毎に1つの相補出力をそれぞれが備える2つの局所ループを含む。特定の実施例では、いくつかの反復又は短期間の後、回復されたデータビットストリームdout1及びdout2における回復されたデータは、局所クロック信号Clk1及びClk2それぞれと同期しており、よって、後述するようにClk1、Clk2、又はClk0であり得る大局クロック信号とその後、同期させる。特に、図1を参照して例証し、説明した実施例は、CD100のレートを制限しない。すなわち、一般に、CDR100は、1/2KレートのCDR例えば、Kは1、2、4、又は特定の他の所望の数であるであり得、位相検出器102及び104それぞれは入力データビットストリームdin1及びdin2それぞれをK個の個別ストリームに逆多重化する。前述の実施例では、個別の入力データビットストリームdin1又はdin2を逆多重化することによって生成されるK個のデータビットストリームそれぞれは、個別の入力データビットストリームdin1又はdin2のデータレ―トの1/Kのものであり、回復された入力クロックClk0、Clk1及びClk2それぞれの周波数は、入力データビットストリームdin1及びdin2それぞれの周波数又はデータレートの1/Kのものである。更に、前述の実施例では、回復されたデータビットストリームdout1及びdout2は、その場合、個別の入力データビットストリームdin1又はdin2のデータレートの1/Kの、逆多重化された入力データビットストリームdin1及びdin2それぞれからの回復されたビットのうちの選択されたビットをそれぞれが含むK個の個々のストリームを含み得る。別の表記では、回復されたデータビットストリームdout1は、Dout1[1,3,5,...2K-1]と記載し得る。ここで、括弧内の各数字は、dout1を併せて含むK個の回復されたデータビットストリームのうちの対応する個別のデータビットストリームからのdin1のKビットのデータサイクル毎、及び、よって、din1が生成された元のシンボルストリームの2Kビットサイクル毎の回復されたKビットのうちの対応するものに対応している。同様に、別の表記では、回復されたデータビットストリームdout2は、Dout2[2,4,6,...2K]と記載し得る。ここで、括弧内の各数字は、dout2を併せて含むK個の回復されたデータビットストリームのうちの対応する個別のデータビットストリームからのdin2のKビットのデータサイクル毎、及び、よって、din2が生成された元のシンボルストリームの2Kビットサイクル毎の回復されたKビットのうちの対応するものに対応している。例示的な一実施例では、位相検出器102及び104はそれぞれ、生成されたクロック信号Clk1及びClk2それぞれに基づいて、入力データビットストリームdin1及びdin2から受け取られた入力データビットそれぞれをサンプリングするためのサンプラ又はサンプリング回路を備える。位相検出器102及び104は次いで、入力データビットストリームdin1及びdin2それぞれからのサンプリングされたビットに基づいて、回復されたデータビットストリームdout1及びdout2それぞれを出力する。一実施例では、位相検出器102及び104はそれぞれ、n倍だけ、個別のデータビットストリームdin1又はdin2をオーバサンプリングする。前述の実施例では、例えば、個別のデータビットの眼の中心に最もうまく対応するサンプルである回復された出力ビットストリームdout1又はdout2に対する出力のために個別のサンプラによってサンプリングされるオーバサンプリングされたビットのうちの1つを選択するための選択器又は選択回路を備え得る。更に、位相検出器102及び104はそれぞれ、単一の回路ブロック又はエレメントとして示すが、位相検出器102及び104はそれぞれ、一般に、個々の1つ又は複数の回路又は回路エレメントそれぞれを含み得る。より一般に、位相検出器102及び104それぞれ、並びに、本明細書及び特許請求の範囲記載のCDR100の何れかの他の構成部分は、本明細書及び特許請求の範囲記載の実施例を行うよう動作可能な当該2つ以上の構成部分若しくは装置の組み合わせ、ロジック又はハードウェアの何れかの適した構成部分若しくは装置を含み得る。特定の実施例では、位相検出器102及び104は、図1が示すように、クロック信号Clk1又はClk2それぞれ、及びdin1又はdin2それぞれの間の位相差を検出又は判定する。入力データビットストリームdin1及びdin2それぞれがK個の個々のストリームに逆多重化される実施例では、クロック信号Clk1及びClk2はそれぞれ、マルチ位相クロック信号例えば、それぞれ、入力データビットストリームdin1及びdin2それぞれの周波数又はデータレートの1/Kの周波数又はデータレートを有するが、入力データビットストリームdin1又はdin2のうちの個別の入力データビットストリームを逆多重化することによって得られるその他のK個の個別のストリームそれぞれと同じ周波数又はデータレートを有するK位相クロック信号であり得、特定のクロックサイクル内の各クロック信号の各位相は、個別の入力データビットストリームdin1又はdin2を逆多重化することによって得られるK個の個々のデータビットストリームのうちの対応するデータビットストリームからの対応するビットをサンプリングするよう、対応するサンプラをトリガする。din1とClk1との間の検出された位相差が存在する場合、上記din1とClk1との間の検出された位相差に基づいて、位相検出器102により、1つ又は複数の位相補正信号が生成され、上記生成された補正信号はチャージポンプ106に出力され得る。同様に、din2とClk2との間の検出された位相差が存在する場合、上記din2とClk2との間の検出された位相差に基づいて、位相検出器104により、1つ又は複数の位相補正信号が生成され、上記生成された補正信号はチャージポンプ108に出力され得る。特定の実施例では、位相検出器102及び104から受け取られた位相補正信号に基づいて、チャージポンプ106及び108は、ループフィルタ110によってフィルタリングされる応答する電流ICPの上昇、低下、又は維持をもたらす。ループフィルタ110は一般に、フィードバックループの動的挙動に影響を及ぼし、チャージポンプ106及び108からの電流ICP出力に関連付けられた高周波雑音が存在する場合、上記高周波雑音を除去する。ループフィルタ110は、上記一次フィードバックループを形成するVCO112から出力されるクロックClk1及びClk2、並びに、クロック信号Clk0の周波数及び位相を制御するICPに基づいて制御電圧VCTRLを出力する。前述のように、CDR100は、入力データビットストリームdin1及びdin2を受け取り、いくつかの反復にわたり、以下に更に詳細に説明するように、入力データビットストリームdin1及びdin2又はそれらから生成される逆多重化されたストリームの周波数及び位相に一致するクロック信号Clk1及びClk2を生成するよう構成される。特定の実施例では、位相検出器102及び104は、入力データビットストリームdin1及びdin2それぞれを受け取り、事実上、入力データビットストリームdin1及びdin2におけるデータビットの位相をそれぞれ、クロック信号Clk1及びClk2の位相と比較する。例えば、位相検出器102は、入力データビットストリームdin1とクロック信号Clk1との間の位相差又は、din1がK個の個別のストリームに逆多重化される実施例では、din1の逆多重化によって得られるK個の個々のストリームとK位相クロック信号Clk1との間の位相差を検出した場合、クロック信号Clk1の位相において最終的に調節をもたらすよう位相補正信号を生成し得る。位相検出器102によって生成される位相補正信号は、アップ信号UP1及びダウン信号DN1という2つの信号のうちの一方を送信するか、又はアサートすることによって実現し得、ここで、UP1信号は、電流ICPを増加させ、それにより、クロック信号Clk1の位相又は周波数を増加させるために使用され、DN1信号は、電流ICPを低減させ、それにより、クロック信号Clk1の位相又は周波数を低減させるために使用される。一般に、位相補正信号UP1及びDN1は、電流ICPに対して同等であるが、逆の影響を及ぼす。すなわち、UP1は、電流ICPを、DN1が低減させる振幅と同じ振幅だけ低減させ得る。同様に、位相検出器104は、入力データビットストリームdin2とクロック信号Clk2との間の位相差又は、din2がK個の個別のストリームに逆多重化される実施例では、din2の逆多重化によって得られるK個の個々のストリームとK位相クロック信号Clk2との間の位相差を検出した場合、クロック信号Clk2の位相において最終的に調節をもたらすよう位相補正信号を生成し得る。位相検出器104によって生成される位相補正信号は、アップ信号UP2及びダウン信号DN2という2つの信号のうちの一方を送信するか、又はアサートすることによって実現し得、ここで、UP2信号は、電流ICPを増加させて、それにより、クロック信号Clk2の位相又は周波数を増加させるために使用され、DN2信号は、電流ICPを低減させ、それにより、クロック信号Clk2の位相又は周波数を低減させるために使用される。この場合も、一般に、位相補正信号UP2及びDN2は、電流ICPに対して同等であるが、逆の影響を及ぼす、すなわち、UP2は、DN2が電流ICPを低減させる振幅と同じ振幅だけ電流ICPを増加させ得る。以下に更に詳細に説明するように、位相検出器102及び位相検出器104が、反対の信号を送信する時点が存在し得る。例えば、位相検出器104がDN2信号を出力する一方で位相検出器102はUP1信号を出力し得、逆に、位相検出器104がUP2信号を出力する一方で位相検出器102がDN1信号を出力する。特定の実施例では、位相補正信号UP1及びUP2は電流ICPに対して同等の影響を及ぼす。同様に、位相補正信号DN1及びDN2は、電流ICPに対して同等の影響を及ぼす。よって、位相検出器104がDN2をアサートする一方で位相検出器102がUP1をアサートするか、又は、同様に、位相検出器104がUP2をアサートする一方で位相検出器102がDN1をアサートする場合、ICPには純増加又は純減少はなくなるこのようにして、高周波雑音からもたらされる位相の差異が平均される。同様に、位相検出器102がUP1をアサートし、位相検出器104がUP2をアサートする場合、UP1及びUP2の一方のみがアサートされた場合、かつ、DN1もDN2もアサートされなかった場合の増加の2倍であり得、同様に、位相検出器104がDN2をアサートする一方で位相検出器102がDN1をアサートする場合、ICPにおける純低減は、DN1及びDN2の一方のみがアサートされた場合、及び、UP1もUP2もアサートされなかった場合の低減の2倍であり得る。特定の実施例では、位相検出器102は、何れかの特定の時点における位相補正信号UP1及びDN1の一方のみをアサートするか、何れもアサートしない。同様に、特定の実施例では、位相検出器104は、何れかの特定の時点における位相補正信号UP2及びDN2の一方のみをアサートするか、何れもアサートしない。ループフィルタ110から出力された制御電圧VCTRL出力に基づいて、VCO112は、一部の実施例ではマルチ位相例えば、K位相のクロック信号であり得るクロック信号Clk0を生成する。特定の実施例では、クロック信号Clk0の位相は、事実上、位相din1と位相din2との間の位相オフセットの中央にロックされる。特定の実施例では、ループフィルタ110は、低域通過フィルタ若しくは低域通過フィルタ回路であるか、又は低域通過フィルタ若しくは低域通過フィルタ回路を備える。特定の実施例では、クロック信号Clk0は位相補間器114及び116それぞれに出力される。例示的な一部の実施例では、位相補間器114及び116それぞれはアナログ位相補間器であり、この場合、位相補間器114及び116それぞれはアナログ電圧VPI又は-VPIによって制御されるすなわち、-VPIはVPIの補数である。他の例示的な実施例では、位相補間器114及び116それぞれがディジタル位相補間器であり、この場合、位相補間器114及び116それぞれは、LPF118から出力されるディジタル符号PICODE又は-PICODEによって制御される。いずれにせよアナログであってもディジタルであっても、制御VPI及び-VPI又はPICODE及び-PICODEは、それぞれの位相補間器114又は116に、同じ振幅だけClk0の位相を、反対方向であるが歪めさせてそれぞれのクロック信号Clk1及びClk2を生成させる。すなわち、例えば、VPIの値が、例えば、din1に対してClk1の位相を進めるためにClk1を生成するようClk0の一位相又は、Clk0及びClk1がマルチ位相クロック信号の場合、複数の位相を位相補間器114に、順方向に向けさせるようなものである場合、-VPIの値は、よって、同じ位相振幅だけ、例えば、din2に対してClk2の位相を遅延させるためにClk2を生成するよう、Clk0の一位相又は、Clk0及びClk2がマルチ位相クロック信号の場合、複数の位相を位相補間器116に、逆方向に向けさせ、逆も同様である。特定の実施例では、局所ループそれぞれの収束間の相互依存を避けるために、CDR100に対する入力のうちの1つは、一次ループが収束した後にのみイネーブルされる。例として、このことは、一次ループが収束した後にのみすなわち、クロック信号Clk1の位相が入力データビットストリームdin1の位相に一致する場合にのみ又は、din1がK個の個々のストリームに逆多重化される実施例では、K位相クロック信号Clk1の位相が、din1の逆多重化から得られるK個の個々のストリームにおけるデータビットの位相に一致する場合にのみ、位相検出器104又は、あるいは、位相検出器102をイネーブルすることによって実現し得る。特定の実施例では、LPF118は、位相検出器102及び104からのUP1、DN1、UP2、及びDN2出力を入力として受け取り、位相補間器114及び116がアナログであるかディジタルであるかに応じて相補的なアナログ電圧VPI及び-VPI、又は相補的なディジタル符号PICODE及び-PICODEを生成する。より具体的には、例示的な一実施例において、LPF118は、2つの差UP1-DN1及びUP2-DN2を平均する。すなわち、LPF118は、UP1UP2-DN1-DN21という式1を平均する。このようにして、前述の実施例では、VPI及び-VPI、又はディジタル符号PICODE及び-PICODEに対する位相補間器114及び116の対称性を使用することにより、VCO112によって生成されるクロック信号Clk0の位相は、クロック信号Clk1及びClk2の位相の平均であることが保証される。更に、Clk1とClk2との間の位相オフセットは、ループが収束すると、din1とdin2との間の位相オフセットに等しく、よって、din1とdin2との間の位相オフセットを補償するよう保証される。特定の実施例では、位相補間器114及び116はそれぞれ、±UI/4未満の位相補間範囲を有するよう構成されるここで、UIは、入力データビットストリームdin1及びdin2における入力データビットの単位間隔である。前述の実施例では、Clk1とClk2との間の合計相対位相オフセットは±UI/2未満である。±UI/4未満の範囲を有するよう位相補間器114及び116を構成することは、回復された出力データビットストリームdout1及びdout2におけるビットの誤った配列を避けるために特定の実施例において行われる。上記誤った配列を避けることが上記特定の実施例によって行われない場合、CDRロックすなわち、入力ビットストリームdin1及びdin2それぞれへのクロック信号Clk1及びClk2の位相のループ収束及びロックの処理中に、位相補間器114及び116が、図4B及び図4Cに示すケース2及び3と同様に、隣接する入力ビットにロックした場合に、上記誤った配列は、一部の実現形態において生じ得る。前述の別々のケース即ち、ケース2及び3が存在することが認められた場合、ケース2又は3の発生を検出し、CDR100をリセットして、図4Aが示すケース1と同様に適切なロックを保証するために、相対的に複雑な制御回路が必要になる。更に、構成により、回復されたビットストリームそれぞれにおける回復されたビットの配列は、その他の回復されたビットストリームに対して知られており、よって、回復されたビットの再合成は些細なことである。上述の通り、特定の実施例では、CDR100は、入力データビットストリームdin1及びdin2からのクロック及び個々のデータを回復するのみならず、更に、2つの入力データビットストリームdin1及びdin2からの回復されたビットを再合成するすなわち、入力データビットストリームdin1及びdin2内のビットが得られたDQPSKシンボルストリームからの同じ対応するシンボルにdin1及びdin2からのどのビットが対応するかを判定し、DQPSKシンボルストリームにおいて配列されていたような適切な順序例えば、a、b、c、d、e、f、g等で前述のビットを出力する。よって、特定の実施例では、CDR100は更に、回復されたデータビットストリームdout1及びdout2からのビットをインターリーブするか、又は合成し、1つ又は複数の出力ストリームにおけるビットの値及び配列がDQPSKシンボルストリームにおけるビットの値及び配列に対応する1つ又は複数の出力ストリームを生成する。例として、データ合成器は、回復されたデータビットストリームdout1及びdout2を合成し、合成された回復データビットストリームdout1及びdout2からのそれぞれのビットを含む出力ストリームをそれぞれが搬送する何れかの数例えば、1、2、4、8等の電線を有する出力バス上に、合成されたビットを出力し得る。例示的な一実施例では、データ合成器は、実際のハードウェアを必要としないが、i=1..Kの場合、dout[2i-1]=dout1[i]であり、dout[2i]=dout2[i]であるように、回復されたデータdout1[K:1]及びdout2[K:1]を単一のストリーム又はバスdout[2K:1]にバンドリングする。図5は、N個の入力データストリームdin1、din2、...dinNに一般化された図1のCDRアーキテクチャの変形である例示的なCDR500を示す。CDR500は、位相検出器それぞれが、N個の入力データビットストリームのうちの対応する一入力データビットストリームを受け取り、N個の入力データビットストリームのうちの個別の一入力データビットストリームにおけるそれぞれのデータビットを回復して、回復されたデータビットストリームdout1、dout2、...doutNのうちの個別の一データビットストリームを生成するN個の位相検出器5021乃至502Nを備える。上述の通り、位相検出器5021乃至502Nはそれぞれ、受け取る入力データビットストリームのうちの個別の一入力データビットストリームをK個の個々のストリームに逆多重化し得る。よって、別の表記では、例えば、dout1をDout1[1,N1,2N1,...K-1N1]として記述し得る一方、dout2は、Dout2[2,N2,2N2,...K-1N2]等として記述し得、doutNは、DoutN[N,2N,3N,...KN]として記述し得る。CDR500は更に、それぞれを上述と同様に構成し、しかし、図5に示し、以下に説明するように修正し得る低域通過フィルタ512、位相補間器5101乃至510N、VCO508、ループフィルタ506、及びチャージポンプ5041乃至504Nを更に備える。特定の実施例では、位相補間器5101乃至510Nそれぞれの制御VPI1乃至VPINアナログ位相補間器の場合又はPICODE1乃至PICODENディジタル位相補間器の場合は、位相検出器5021乃至502N全てからLPF512によって受け取られたUP位相補正信号及びDN位相補正信号の差の平均によって減衰させた、位相検出器5021乃至502Nのうちの個別の位相検出器によって生成される対応するUP位相補正信号及びDN位相補正信号の差例えば、位相補間器5101の場合のUP1-DN1をフィルタリングすることにより、LPF512によって得られる。例として、図6は、前述のフィルタリング機能を行うためにLPF512としての使用に適した例示的なN入力N出力の低域通過フィルタリングアーキテクチャ又は回路を示す。図6に示す実施例では、LPF512は、個別の位相検出器5021乃至502Nからそれぞれの位相補正信号差を受け取る加算器6141乃至614Nを含む。LPF512は、上記位相補正信号差全てを受け取り、和を除算器618に出力する加算器616を更に含む。除算器618は和をNで除算する。加算器6141乃至614Nそれぞれは次いで、位相検出器のうちの個別の一位相検出器から受け取られた個別の位相補正信号差から、除算された和平均を減算する。加算器6141乃至614Nそれぞれは次いで、結果を低域通過フィルタ6201乃至620Nのうちの対応する一低域通過フィルタに出力する。上記一低域通過フィルタは、それぞれのアナログ又はディジタルの制御をそれぞれの位相補間器5101乃至510Nに出力する。このようにして、個々のチャンネル全てに対する入力の共通モードは、ゼロであることが保証される。したがって、個々のフィルタ6201乃至620Nが、DCにおいて極を有しないか、又は、前述のフィルタのうちの1つ又は複数がDCにおける極を有する場合に、適切な初期化が施されるか、又は、位相補間器のアナログ又はディジタル制御が同じ特性を維持する。このようにして、VCO508によって生成されるクロック信号Clk0の位相は、この場合も、それぞれの位相補間器5101乃至510Nから出力されたクロック信号Clk1乃至ClkN全ての平均になることが保証される。前述の実施例は、従来のCDR回路に対して1つ又は複数の利点を提供する。特に、上述した実施例は、フルレートアーキテクチャを必要としない。更に、上述した実施例は、単一のVCOを利用し得る。これは、CDRアーキテクチャが必要とする電力消費及び面積を削減し、複数のVCOを利用するCDRアーキテクチャにおけるVCO間で、上記削減がなければ生じ得る潜在的に損害を与える結合をなくし得る。本開示は、当業者が理解するであろう、本明細書及び特許請求の範囲に記載の実施例に対する変更、置換、変形、改変、及び修正全てを包含する。同様に、本願の特許請求の範囲は、適宜、当業者が理解するであろう、本明細書及び特許請求の範囲に記載の実施例に対する変更、置換、変形、改変、及び修正全てを包含する。付記1N個の入力データビットストリームを一次ループによって受け取る工程であって、前記N個の入力データビットストリームのうちのそれぞれの入力データビットストリームが、入力データレートにおける入力データビットを含む工程と、前記N個の入力データビットストリームにおける前記入力データビットに基づいて、回復されたクロック信号を前記一次ループによって生成する工程であって、前記回復されたクロック信号はクロック周波数及び回復されたクロック位相を有する工程と、前記回復されたクロック信号の回復された位相が、N個のそれぞれのサブループによって生成されたN個のクロック信号のうちのN個の位相の平均であるように、かつ、前記回復されたクロック位相に対する個別の位相オフセットにおける個別の位相及び前記クロック周波数を有する前記回復されたクロック信号に基づいて前記N個の入力データビットストリームのうちの対応する一入力データビットストリームに対するクロック信号をN個のサブループそれぞれによって生成する工程と、前記N個のサブループのうちの対応するサブループによって生成される前記N個のクロック信号のうちの個別のクロック信号と、前記N個の入力データビットストリームそれぞれとの間の位相差を前記一次ループによって検出する工程と、それぞれの位相差を実質的になくすよう前記N個のクロック信号の位相を調節する工程であって、前記調節する工程は、前記N個の入力データビットストリームのうちの個別の入力データビットストリームにおける入力データビットに前記N個のクロック信号それぞれがロックされるように前記N個のクロック信号のうちのN個のそれぞれのクロック位相オフセットのうちの1つ又は複数を移動させる工程を備える工程とを含むことを特徴とする方法。付記2Nの値は2であり、前記N個の入力データビットストリームのうちの第1の入力データビットストリームは第1のクロック位相、及び前記回復されたクロック位相に対する第1のクロック位相オフセットを有し、前記N個の入力データビットストリームのうちの第2の入力データビットストリームは第2のクロック位相、及び前記回復されたクロック位相に対する第2のクロック位相オフセットを有し、第2の位相オフセットは第1の位相オフセットと逆の方向であり、前記回復されたクロック信号の前記回復された位相が、第1のクロック信号の位相及び第2のクロック信号の位相の平均であるように前記第1の位相オフセットと同じ振幅を有し、第1の位相差及び第2の位相差を実質的になくすよう前記第1のクロック信号の第1の位相及び前記第2のクロック信号の第2の位相を調節する工程は、前記第1のクロック信号が入力データビットストリームのうちの前記第1の入力データビットストリームにおける入力データビットにロックされ、前記第2のクロック信号が入力データビットストリームのうちの前記第2の入力データビットストリームにおける入力データビットにロックされるように、前記第1の位相オフセットが、前記第2の位相オフセットが移動させられる振幅と同じ振幅であるが、前記第2の位相オフセットが移動させられる方向と反対の方向に移動させられるように前記第1の位相オフセット及び前記第2の位相オフセットを移動させる工程を含むことを特徴とする付記1に記載の方法。付記3K個の逆多重化されたデータビットストリームに前記N個の入力データビットストリームそれぞれを逆多重化する工程を更に含むことを特徴とする付記1に記載の方法。付記4前記回復されたクロック信号、及び前記N個のサブループによって生成されたN個のクロック信号はK位相クロック信号であり、前記N個の生成されたクロック信号それぞれの各位相は、前記N個の入力データビットストリームのうちの個別の入力データビットストリームからの前記K個の逆多重化されたデータビットストリームのうちの対応するデータビットストリームをサンプリングするために使用されることを特徴とする付記3に記載の方法。付記5入力データレートにおける第1の入力データビットを含む第1の入力データビットストリームを第1の位相検出回路によって受け取る工程と、ベースクロック信号及び第1の位相補間器制御信号に基づいて第1のクロック位相及びクロック周波数を有する第1のクロック信号を第1の位相補間器回路によって生成する工程であって、前記ベースクロック信号は前記クロック周波数及びベースクロック位相を有する工程と、それぞれの第1の入力データビットをサンプリングすることによって回復された第1の回復データビットを含む第1の回復データビットストリームを生成するよう、前記第1のクロック信号に基づいて第1の入力データストリームを前記第1の位相検出回路によってサンプリングする工程と、前記第1の入力データビットと前記第1のクロック信号との間の第1の位相差を前記第1の位相検出回路によって検出する工程と、前記入力データレートにおける第2の入力データビットを含む第2の入力データビットストリームを第2の位相検出回路によって受け取る工程と、前記ベースクロック信号及び第2の位相補間器制御信号に基づいて第2のクロック位相及び前記クロック周波数を有する第2のクロック信号を第2の位相補間器回路によって生成する工程と、それぞれの第2の入力データビットをサンプリングすることによって回復された第2の回復データビットを含む第2の回復データビットストリームを生成するよう、前記第2のクロック信号に基づいて第2の入力データストリームを前記第2の位相検出回路によってサンプリングする工程と、前記第2の入力データビットと前記第2のクロック信号との間の第2の位相差を前記第2の位相検出回路によって検出する工程と、前記第1の位相差及び前記第2の位相差を実質的になくすよう前記第1のクロック信号及び前記第2のクロック信号の第1の位相及び第2の位相それぞれを調節する工程とを含み、前記調節する工程は、前記第1の位相差に基づいて1つ又は複数の第1の位相補正信号を前記第1の位相検出回路によって生成する工程と、前記第2の位相差に基づいて1つ又は複数の第2の位相補正信号を前記第2の位相検出回路によって生成する工程と、前記1つ又は複数の第1の位相補正信号及び前記1つ又は複数の第2の位相補正信号に基づいて電流を1つ又は複数のチャージポンプによって発生させる工程と、前記1つ又は複数のチャージポンプによって発生した電流に基づいて制御信号を第1のフィルタによって生成する工程と、前記制御信号に基づいて前記ベースクロック信号をクロック信号生成器回路によって生成する工程と、前記第1の位相補正信号及び前記第2の位相補正信号の機能に基づいて前記第1の位相補間器回路及び前記第2の位相補間器回路それぞれの前記第1の位相補間器制御信号及び前記第2の位相補間器制御信号を第2のフィルタによって生成する工程とを含み、前記第1の位相補間器制御信号は、前記第1の位相と前記第1の入力データビットストリームとの間の位相オフセットを実質的になくすために、前記第1の位相補間器回路に、前記第1のクロック信号の前記第1の位相を進めるか、又は遅延させるよう前記第1のクロック信号の位相を歪ませ、前記第2の位相補間器制御信号は、前記第2の位相と前記第2の入力データビットストリームとの間の位相オフセットを実質的になくすために、前記第2の位相補間器回路に、前記第2のクロック信号の前記第2の位相を進めるか、又は遅延させるよう前記第2のクロック信号の位相を歪ませることを特徴とする方法。付記6前記第2の位相補間器制御信号が前記第2の位相補間器に前記第2のクロック信号の前記第2の位相を反対方向にではあるが歪ませる量と等しい量だけ、前記第1の位相補間器制御信号が前記第1の位相補間器に前記第1のクロック信号の前記第1の位相を歪ませるように、前記第1の位相補間器制御信号は、前記第2の位相補間器制御信号に対して相補的であり、前記ベースクロック信号のべース位相は、前記第1の位相及び前記第2の位相の平均であることを特徴とする付記5に記載の方法。付記7前記第1の入力データビットストリームにおける前記第1の入力データビット及び前記第2の入力データビットストリームにおける前記第2の入力データビットは先行して、単一のシンボルストリームから復号化されており、前記シンボルストリームにおけるシンボルはそれぞれ、少なくとも第1のシンボルビット及び第2のシンボルビットを含み、第1の入力データビットはそれぞれ、前記第1のシンボルビットのうちの1つを含み、第2のシンボルビットはそれぞれ、前記第2のシンボルビットのうちの1つを含むことを特徴とする付記6に記載の方法。付記8前記第1のシンボルビット及び前記第2のシンボルビットは、差動4位相偏移DPQSK変調されたデータビットを含むことを特徴とする付記7に記載の方法。付記9前記第1の回復データビットストリーム及び前記第2の回復データビットストリームを合成して前記シンボルストリームを再構成する工程を更に備えることを特徴とする付記7に記載の方法。付記10前記第1の入力データビットストリームをK個の第1の逆多重化データビットストリームに逆多重化する工程、及び前記第2の入力データビットストリームをK個の第2の逆多重化データビットストリームに逆多重化する工程を更に含むことを特徴とする付記5に記載の方法。付記11前記ベースクロック信号、前記第1のクロック信号、及び前記第2のクロック信号はそれぞれ、K位相クロック信号であり、前記第1のクロック信号の各位相は、前記K個の第1の逆多重化データビットストリームのうちの対応する第1の逆多重化データビットストリームをサンプリングするよう使用され、前記第2のクロック信号の各位相は、前記K個の第2の逆多重化データビットストリームのうちの対応する第2の逆多重化データビットストリームをサンプリングするよう使用され、前記K個の第1の逆多重化データビットストリーム及び前記K個の第2の逆多重化データビットストリームはそれぞれ、前記入力データレートの1/Kであり、前記クロック周波数は前記入力データレートの1/Kであることを特徴とする付記10に記載の方法。付記12前記第1の回復データビットストリーム及び前記第2の回復データビットストリームはそれぞれ、前記K個の第1の逆多重化データビットストリーム及び前記K個の第2の逆多重化データビットストリームのうちの対応する第1の逆多重化データビットストリーム及び第2の逆多重化データビットストリームをサンプリングすることによって得られるK個のデータビットストリームを含むことを特徴とする付記11に記載の方法。付記13位相補間器回路はそれぞれ、±UI/4未満の位相補間範囲を有するよう構成され、UIは、前記入力データビットストリームにおける前記入力データビットの単位間隔であり、前記第1の位相と前記第2の位相との間の合計相対位相オフセットは±UI/2未満であることを特徴とする付記5に記載の方法。付記14N個の入力データビットストリームを受け取り、前記N個の入力データビットストリームのうちの入力データビットストリームそれぞれが、入力データレートにおける入力データビットを含む機能と、前記N個の入力データビットストリームにおける入力データビットに基づいて、回復されたクロック信号を生成する機能であって、前記回復されたクロック信号が、クロック周波数及び回復されたクロック位相を有する機能とを行うよう構成された一次ループと、N個のサブループとを備え、前記N個のサブループはそれぞれ、前記回復されたクロック信号の回復された位相が、N個のそれぞれのサブループによって生成されたN個のクロック信号のうちのN個の位相の平均であるように、かつ、前記回復されたクロック位相に対する個別の位相オフセットにおける個別の位相及び前記クロック周波数を有する前記回復されたクロック信号に基づいて前記N個の入力データビットストリームのうちの対応する一入力データビットストリームに対するクロック信号を生成するよう構成され、前記一次ループは更に、前記N個のサブループのうちの対応するサブループによって生成される前記N個のクロック信号のうちの個別のクロック信号と、前記N個の入力データビットストリームそれぞれとの間の位相差を検出する機能と、前記N個の入力データビットストリームのうちの個別の入力データビットストリームにおける入力データビットに前記N個のクロック信号それぞれがロックされるように前記N個のクロック信号のうちのN個のそれぞれのクロック位相オフセットのうちの1つ又は複数を移動させることにより、前記位相差を実質的になくすよう前記N個のクロック信号の位相を調節する機能とを行うよう更に構成されたことを特徴とする回路。付記15Nの値は2であり、前記N個の入力データビットストリームのうちの第1の入力データビットストリームは第1のクロック位相、及び前記回復されたクロック位相に対する第1のクロック位相オフセットを有し、前記N個の入力データビットストリームのうちの第2の入力データビットストリームは第2のクロック位相、及び前記回復されたクロック位相に対する第2のクロック位相オフセットを有し、第2の位相オフセットは第1の位相オフセットと逆の方向であり、前記回復されたクロック信号が、第1のクロック信号及び第2のクロック信号の位相の平均であるように前記第1の位相オフセットと同じ振幅を有し、第1の位相差及び第2の位相差を実質的になくすよう前記第1のクロック信号の前記第1の位相及び前記第2のクロック信号の前記第2の位相を調節するために、前記回路は、前記第1のクロック信号が入力データビットストリームのうちの前記第1の入力データビットストリームにおける入力データビットにロックされ、前記第2のクロック信号が入力データビットストリームのうちの前記第2の入力データビットストリームにおける入力データビットにロックされるように、前記第1の位相オフセットが、前記第2の位相オフセットが移動させられる振幅と同じ振幅であるが、第2の位相オフセットが移動させられる方向と反対の方向に移動させられるように前記第1の位相オフセット及び前記第2の位相オフセットを移動させるよう構成されることを特徴とする付記14に記載の回路。付記16前記回路は、前記N個の入力データビットストリームそれぞれをK個の逆多重化データビットストリームに逆多重化するよう構成された1つ又は複数の逆多重化器を備えることを特徴とする付記14に記載の回路。付記17前記回復されたクロック信号、及び前記N個のサブループによって生成された前記N個のクロック信号はそれぞれ、K位相クロック信号であり、前記N個の生成されたクロック信号それぞれの各位相は、前記N個の入力データビットストリームのうちの個別の入力データビットストリームから前記K個の逆多重化データビットストリームのうちの対応する逆多重化データビットストリームをサンプリングするために使用されることを特徴とする付記16に記載の回路。付記18ベースクロック信号及び第1の位相補間器制御信号に基づいて第1のクロック位相及びクロック周波数を有する第1のクロック信号を生成するよう構成された第1の位相補間器回路であって、前記ベースクロック信号は前記クロック周波数及びベースクロック位相を有する第1の位相補間器回路と、前記ベースクロック信号及び第2の位相補間器制御信号に基づいて第2のクロック位相及び前記クロック周波数を有する第2のクロック信号を生成するよう構成された第2の位相補間器回路と、入力データレートにおける第1の入力データビットを含む第1の入力データビットストリームを受け取る機能と、それぞれの第1の入力データビットをサンプリングすることによって回復された第1の回復データビットを含む第1の回復データビットストリームを生成するよう、前記第1のクロック信号に基づいて第1の入力データストリームをサンプリングする機能と、前記第1の入力データビットと前記第1のクロック信号との間の第1の位相差を検出する機能と、前記第1の位相差に基づいて1つ又は複数の第1の位相補正信号を生成する機能とを行うよう構成された第1の位相検出回路と、前記入力データレートにおける第2の入力データビットを含む第2の入力データビットストリームを受け取る機能と、それぞれの第2の入力データビットをサンプリングすることによって回復された第2の回復データビットを含む第2の回復データビットストリームを生成するよう、前記第2のクロック信号に基づいて第2の入力データストリームをサンプリングする機能と、前記第2の入力データビットと前記第2のクロック信号との間の第2の位相差を検出する機能と、前記第2の位相差に基づいて1つ又は複数の第2の位相補正信号を生成する機能とを行うよう構成された第2の位相検出回路と、前記1つ又は複数の第1の位相補正信号及び前記1つ又は複数の第2の位相補正信号に基づいて電流を発生させるよう構成された1つ又は複数のチャージポンプと、前記1つ又は複数のチャージポンプによって発生した前記電流に基づいて制御信号を生成するよう構成された第1のフィルタと、前記制御信号に基づいて前記ベースクロック信号を生成するよう構成されたクロック信号生成器と、前記第1の位相補正信号及び前記第2の位相補正信号の機能に基づいて前記第1の位相補間器回路及び前記第2の位相補間器回路それぞれの前記第1の位相補間器制御信号及び前記第2の位相補間器制御信号を生成するよう構成された第2のフィルタとを備え、前記第1の位相補間器制御信号は、第1の位相と前記第1の入力データビットストリームとの間の位相オフセットを実質的になくすために、前記第1の位相補間器回路に、前記第1のクロック信号の前記第1の位相を進めるか、又は遅延させるよう前記第1のクロック信号の位相を歪ませ、前記第2の位相補間器制御信号は、第2の位相と前記第2の入力データビットストリームとの間の位相オフセットを実質的になくすために、前記第2の位相補間器回路に、前記第2のクロック信号の前記第2の位相を進めるか、又は遅延させるよう前記第2のクロック信号の位相を歪ませることを特徴とする回路。付記19前記第2の位相補間器制御信号が前記第2の位相補間器に前記第2のクロック信号の前記第2の位相を反対方向にではあるが歪ませる量と等しい量で、前記第1の位相補間器制御信号が前記第1の位相補間器に前記第1のクロック信号の前記第1の位相を歪ませるように、前記第1の位相補間器制御信号は、前記第2の位相補間器制御信号に対して相補的であり、前記ベースクロック信号のべース位相は、前記第1の位相及び前記第2の位相の平均であることを特徴とする付記18に記載の回路。付記20前記第1の入力データビットストリームにおける前記第1の入力データビット及び前記第2の入力データビットストリームにおける前記第2の入力データビットは先行して、単一のシンボルストリームから復号化されており、前記シンボルストリームにおけるシンボルはそれぞれ、少なくとも第1のシンボルビット及び第2のシンボルビットを含み、第1の入力データビットはそれぞれ、前記第1のシンボルビットのうちの1つを含み、第2のシンボルビットはそれぞれ、前記第2のシンボルビットのうちの1つを含むことを特徴とする付記19記載の回路。付記21前記第1のシンボルビット及び前記第2のシンボルビットは、差動4位相偏移DPQSK変調データビットを含むことを特徴とする付記20記載の回路。付記22前記第1の回復データビットストリーム及び前記第2の回復データビットストリームを合成して前記シンボルストリームを再構成するよう構成されたデータ合成器を更に備えることを特徴とする付記20記載の回路。付記23前記第1の入力データビットストリームをK個の第1の逆多重化データビットストリームに逆多重化する工程、及び前記第2の入力データビットストリームをK個の第2の逆多重化データビットストリームに逆多重化するよう構成された1つ又は複数の逆多重化器を更に含むことを特徴とする付記18記載の回路。付記24前記ベースクロック信号、前記第1のクロック信号、及び前記第2のクロック信号はそれぞれ、K位相クロック信号であり、前記第1のクロック信号の各位相は、前記K個の第1の逆多重化データビットストリームのうちの対応する第1の逆多重化データビットストリームをサンプリングするよう使用され、前記第2のクロック信号の各位相は、前記K個の第2の逆多重化データビットストリームのうちの対応する第2の逆多重化データビットストリームをサンプリングするよう使用され、前記K個の第1の逆多重化データビットストリーム及び前記K個の第2の逆多重化データビットストリームはそれぞれ、入力データレートの1/Kであり、クロック周波数は前記入力データレートの1/Kであることを特徴とする付記23記載の回路。付記25前記第1の回復データビットストリーム及び前記第2の回復データビットストリームはそれぞれ、前記K個の第1の逆多重化データビットストリーム及びK個の第2の逆多重化データビットストリームのうちの対応する第1の逆多重化データビットストリーム及び第2の逆多重化データビットストリームをサンプリングすることによって得られるK個のデータビットストリームを含むことを特徴とする付記24記載の回路。付記26前記位相補間器回路はそれぞれ、±UI/4未満の位相補間範囲を有するよう構成され、UIは、前記入力データビットストリームにおける前記入力データビットの単位間隔であり、前記第1の位相と前記第2の位相との間の合計相対位相オフセットは±UI/2未満であることを特徴とする付記18記載の回路。"