"主表面を有する半導体基板と、前記半導体基板内に形成された第1導電型の第1領域と、前記半導体基板内であって前記第1領域の前記主表面側に形成された第1導電型の第2領域と、前記半導体基板内であって前記第2領域の前記主表面側に形成され、かつ前記第2領域との間でpn接合を構成する第2導電型の第3領域と、前記第2領域の前記主表面側において前記第2領域と接するとともに前記第3領域と隣り合うように前記半導体基板内に形成され、かつ前記第2領域よりも高い第1導電型の不純物濃度を有する第1導電型の第4領域と、前記第1領域と前記第2領域とを電気的に分離するように前記第1領域と前記第2領域との間の前記半導体基板内に形成された第2導電型の第5領域と、前記第5領域と前記第2領域との間の前記半導体基板内に形成され、かつ前記第2領域よりも高い第1導電型の不純物濃度を有する第1導電型の第6領域と、前記第3領域と接するように前記主表面に形成され、かつ前記第3領域よりも高い第2導電型の不純物濃度を有するドレイン領域とを備え、前記第6領域は、前記第3領域と前記第4領域との接合部の少なくとも直下に位置し、かつ前記ドレイン領域の直下を避けて配置されている、半導体装置。前記主表面から前記第5領域に達するように前記半導体基板内に形成された第2導電型の第7領域をさらに備え、前記ドレイン領域に印加される電位と同じ電位が前記第5および第7領域に印加されるように構成されており、前記第6領域と前記第7領域との間に前記第2領域が挟まれており、前記第6領域は前記第7領域と直接接していない、請求項1に記載の半導体装置。前記第2、第3および第4領域を含む横型素子が構成され、前記第7領域は、前記横型素子の周囲を前記主表面において取り囲むように形成される、請求項2に記載の半導体装置。前記半導体基板は前記主表面に分離用溝を有し、前記分離用溝は、前記横型素子の形成領域の周囲を、前記第7領域の外側において前記第7領域と接するように前記主表面において取り囲むとともに、前記主表面から前記第5領域を少なくとも貫通するように形成されている、請求項3に記載の半導体装置。前記横型素子は横型の絶縁ゲート型電界効果トランジスタである、請求項3または4に記載の半導体装置。しかしながら上記1つ目の構造では、n型分離領域がカソード電位となっているため、逆バイアス時にはn型分離領域とpエピタキシャル領域との接合部に生じる空乏層と、pエピタキシャル領域とn型ドリフト領域との接合部に生じる空乏層とが先にパンチスルーし、n型分離領域とアノード領域との間に電位差が生じる。これにより、p型ボディ領域とn型ドリフト領域との接合付近に電界集中が発生し、前述のn型分離領域を有しないRESURF構造よりも低耐圧になるという問題がある。また上記2つ目の構造では、オン耐圧が低下する可能性がある。本発明は、上記の課題に鑑みてなされたものであり、その目的は、ハイサイド素子として用いても誤動作が少なく、かつオン耐圧およびオフ耐圧の双方を高く維持することのできる半導体装置を提供することである。本発明の一実施例による半導体装置は、半導体基板と、第1導電型の第1、第2、第4および第6領域と、第2導電型の第3、第5領域およびドレイン領域とを備えている。半導体基板は主表面を有している。第1領域は半導体基板内に形成されている。第2領域は、半導体基板内であって第1領域の主表面側に形成されている。第3領域は、半導体基板内であって第2領域の主表面側に形成され、かつ第2領域との間でpn接合を構成している。第4領域は、第2領域の主表面側において第2領域と接するとともに第3領域と隣り合うように半導体基板内に形成され、かつ第2領域よりも高い第1導電型の不純物濃度を有している。第5領域は、第1領域と第2領域とを電気的に分離するように第1領域と第2領域との間の半導体基板内に形成されている。第6領域は、第5領域と第2領域との間の半導体基板内に形成され、かつ第2領域よりも高い第1導電型の不純物濃度を有している。ドレイン領域は、第3領域と接するように主表面に形成され、かつ第3領域よりも高い第2導電型の不純物濃度を有している。第6領域は、第3領域と第4領域との接合部の少なくとも直下に位置し、かつドレイン領域の直下を避けて配置されている。本実施例によれば、第1導電型の第1領域および第2領域が第2導電型の第5領域によって電気的に分離されている。このため、ハイサイド素子として用いても誤動作を少なくすることができる。また第2領域よりも高い不純物濃度を有する第6領域が、第5領域と第2領域との間に形成されている。この第6領域により、逆バイアス時に第3領域と第2領域とのpn接合から第2領域側に広がった空乏層が、第5領域と第6領域との間のpn接合に生じた空乏層と繋がることが抑制される。これによりパンチスルーの発生が抑制され、第3領域と第4領域との接合部における電界の集中を緩和させることができ、その結果オフ耐圧を高く維持することができる。この第6領域が第3領域と第4領域との接合部の少なくとも直下に位置することにより、第3領域と第4領域との接合部から最短の距離となる位置に第6領域を設けることができるため、上記の効果をより高めることができる。さらに第6領域がドレイン領域の直下を避けて配置されることにより、オン耐圧の低下を抑制することができる。以下、本発明の実施の形態について図に基づいて説明する。実施の形態1まず図1を用いて本実施の形態の半導体装置の構成について説明する。図1を参照して、本実施の形態の半導体装置はたとえばLDMOSトランジスタ横型の絶縁ゲート型電界効果トランジスタを有している。この半導体装置は、半導体基板SUBと、pエピタキシャル領域第1領域EP1と、n埋め込み領域第5領域NBと、p埋め込み領域第6領域PBと、pエピタキシャル領域第2領域EP2と、n型ドリフト領域第3領域DRIと、p型ボディ領域第4領域BOと、nドレイン領域DRAドレイン領域と、nソース領域SOと、ゲート絶縁膜GIと、ゲート電極層GEと、STI構造TR,BIとを主に有している。半導体基板SUBはたとえばシリコンよりなっている。この半導体基板SUBは、主表面図中上側の面を有している。この半導体基板SUBの内部には、pエピタキシャル領域EP1が形成されている。半導体基板SUB内であってpエピタキシャル領域EP1の主表面側には、pエピタキシャル領域EP2が形成されている。半導体基板SUB内であってpエピタキシャル領域EP2の主表面側には、n型ドリフト領域DRIが形成されている。このn型ドリフト領域DRIは、pエピタキシャル領域EP2との間で主表面に沿う方向に延びるpn接合を構成している。半導体基板SUB内であってpエピタキシャル領域EP2の主表面側には、p型ボディ領域BOが形成されている。このp型ボディ領域BOは、pエピタキシャル領域EP2と接するように、かつn型ドリフト領域DRIとpn接合を構成して隣り合うように形成されている。このp型ボディ領域BOは、pエピタキシャル領域EP2よりも高いp型不純物濃度を有している。STI構造TR,BIは、溝TRと埋め込み絶縁膜BIとを有している。溝TRは、半導体基板SUBの主表面であってn型ドリフト領域DRI内に形成されている。埋め込み絶縁膜BIは、溝TR内を埋め込むように形成されている。nドレイン領域DRAは、n型ドリフト領域DRIと接するように半導体基板SUBの主表面に形成され、かつn型ドリフト領域DRIよりも高いn型不純物濃度を有してる。このnドレイン領域DRAは、STI構造TR,BIを基準にしてp型ボディ領域BOとは反対側に位置しており、かつSTI構造TR,BIに隣接するように形成されている。nドレイン領域DRAに電気的に接続するように半導体基板SUBの主表面上にはドレイン電極DEが形成されている。nソース領域SOは、p型ボディ領域BOとpn接合を構成するように半導体基板SUBの主表面に形成されている。さらに半導体基板SUBの主表面には、nソース領域SOと接し、かつp型ボディ領域BOよりも高いp型不純物濃度を有するp不純物領域IRが形成されている。このnソース領域SOおよびp不純物領域IRの双方に電気的に接続するように半導体基板SUBの主表面上にはソース電極SEが形成されている。ゲート電極層GEは、nドレイン領域DRAとnソース領域SOとに挟まれたp型ボディ領域BO上およびn型ドリフト領域DRI上にゲート絶縁膜GIを介在して形成されている。このゲート電極層GEの一部は、STI構造TR,BI上に乗り上げている。pエピタキシャル領域EP1とpエピタキシャル領域EP2との間には、n埋め込み領域NBが形成されている。このn埋め込み領域NBは、pエピタキシャル領域EP1とpn接合を構成するように、かつpエピタキシャル領域EP1とpエピタキシャル領域EP2とを互いに電気的に分離するように形成されている。p埋め込み領域PBは、このn埋め込み領域NBとpエピタキシャル領域EP2との間に形成されている。このp埋め込み領域PBは、pエピタキシャル領域EP2よりも高いp型不純物濃度を有している。n埋め込み領域NBはp埋め込み領域PBとの間でpn接合を構成するとともに、pエピタキシャル領域EP2との間でもpn接合を構成している。p埋め込み領域PBは、少なくともn型ドリフト領域DRIとp型ボディ領域BOとの接合部の直下に位置し、かつドレイン電極DEの直下を避けて配置されている。すなわちドレイン電極DEの直下においてはp埋め込み領域PBが配置されず、n埋め込み領域NBとpエピタキシャル領域EP2とが互いに接するように配置されている。上記の条件を満たせば、たとえば図1のようにソース電極SEの直下においてもp埋め込み領域PBが配置されてもよい。上記においてLDMOSトランジスタは、n型ドリフト領域DRIと、p型ボディ領域BOと、nドレイン領域DRAと、nソース領域SOと、ゲート絶縁膜GIと、ゲート電極層GEとを有している。次に、図1の半導体装置の各領域における不純物濃度分布について、図2A、Bを用いて説明する。図2Aは、図1の構造のうち特に、n埋め込み領域NBと接するようにp埋め込み領域PBが配置された領域と配置されない領域との境界付近の領域における不純物の拡散状態を示しており、図2Bは上記境界付近の領域における不純物濃度分布の1次元プロファイルを示している。すなわち図2B中の実線で示された曲線は図2Aの一点鎖線で示す領域における不純物濃度分布を示している。図2Bの縦軸はNetDopingの対数値を示し、横軸は半導体基板SUB内の位置を示している。図2Bを参照して、p埋め込み領域PBの形成領域を通る半導体基板SUBの主表面に平行な方向の不純物密度分布において、p埋め込み領域PBが形成されている領域はたとえば1×1016cm3程度のp型不純物濃度を有している。またp埋め込み領域PBが配置される領域とp埋め込み領域PBが配置されない領域との境界部において、不純物濃度が他に比べて非常に低くなる1×1014cm3程度変曲点が存在する。この変曲点を概ね境界として、図の右側においてはp埋め込み領域PBによるp型不純物濃度の高い領域が、図の左側においてはn埋め込み領域NBがドレイン電極DE側図の上側に盛り上がるように拡散することに起因するn型不純物濃度の高い領域が存在する。このため図に示すような形状の不純物濃度のカーブを描く。なおn埋め込み領域NBに接するようにp埋め込み領域PBが配置される領域とp埋め込み領域PBが配置されない領域との境界部において不純物濃度の低い変曲点が生じるのは、n埋め込み領域NB内のn型不純物と、p埋め込み領域PB内のp型不純物とが互いに相殺されるためである。この変曲点の位置からp埋め込み領域PBのドレイン領域直下側の端部の位置を認識することができる。本実施の形態では、この変曲点は、ドレイン領域DRAの直下の領域よりもn型ドリフト領域DRIとp型ボディ領域BOとの接合部の直下の位置側に位置している。次に、図1に示すLDMOSトランジスタのアレーarray配置について図3、図4を用いて説明する。図3A、Bを参照して、このLDMOSトランジスタのアレー配置の第1例においては、半導体基板SUBの主表面においてnドレイン領域DRAの周囲がゲート電極GEで取り囲まれており、かつそのnドレイン領域DRAの両側にnソース領域SOが配置されている。図3の点線で囲まれた領域Iは図1の構成に対応している。図4A、Bを参照して、このLDMOSトランジスタのアレー配置の第2例においては、半導体基板SUBの主表面においてnソース領域SOの周囲がゲート電極GEおよびnドレイン領域DRAで取り囲まれている。なお図4の点線で囲まれた領域Iは図1の構成に対応している。また図3A、図4Aともに図中のピッチPの範囲の構成が主表面に沿う方向に複数回繰り返されることによりアレー配置を構成する。次に、図5~図11および図1を用いて、本実施の形態の製造方法について説明する。図5を参照して、まずエピタキシャル成長により、半導体基板SUBにpエピタキシャル領域EP1が形成される。図6を参照して、そのpエピタキシャル領域EP1の表面にイオン注入法によってn型イオンが注入される。図7を参照して、アニールが施され、pエピタキシャル領域EP1に注入されたn型イオンが拡散されることにより、pエピタキシャル領域EP1の表面上にn埋め込み領域NBが形成される。図8を参照して、通常の写真製版技術によりn埋め込み領域NBの表面上にはフォトレジストパターンPHRが形成される。次にフォトレジストパターンPHRをマスクとして用いて、n埋め込み領域NBの表面にイオン注入法によってp型イオンが注入される。このときフォトレジストパターンPHRによりn埋め込み領域の表面に対して選択的に領域RAのみにp型イオンが注入される。この後、フォトレジストPHRは、たとえばアッシングなどによって除去される。図9を参照して、上記のp型イオンの注入などによって、n埋め込み領域NBの表面上にp埋め込み領域PBが形成される。具体的にはフォトレジストパターンPHRに覆われた領域RBにはp埋め込み領域PBが形成されず、フォトレジストパターンPHRが形成されていない領域RAにはp埋め込み領域PBが形成される。図10を参照して、エピタキシャル成長により、p埋め込み領域PBおよびn埋め込み領域NBの上にpエピタキシャル領域EP2が形成される。このpエピタキシャル領域EP2は、p埋め込み領域PBの側部を取り囲むように形成される。図11を参照して、この後、n型ドリフト領域DRI、p型ボディ領域BO、nドレイン領域DRA、nソース領域SO、p不純物領域IR、STI構造TR,BI、ゲート絶縁膜GI、ゲート電極GEなどが形成される。この後、ドレイン電極DEおよびソース電極SEが形成されて、図1に示す本実施の形態の半導体装置が製造される。次に、図12~図29を用いて、本実施の形態の作用効果について比較例1~3と比較などして説明する。図12に示す比較例1は、図1に示す本実施の形態の構成からn埋め込み領域NBおよびp埋め込み領域PBを省略した構成を有している。この比較例1は、pエピタキシャル領域EP上にn型ドリフト領域DRIが接することによりRESURF構造を有している。このため、pエピタキシャル領域EPとn型ドリフト領域DRIとに逆バイアスが印加されてブレークダウンした状態以下、単にブレークダウン状態と称するにおいては、図13に示すようにn型ドリフト領域DRI下のpエピタキシャル領域EPに空乏層が広がり、高耐圧化が可能となる。なお図13内に示された複数の曲線は空乏層内のポテンシャル電位の等高線であり、これは図16に示された複数の曲線についても同様である。ここで図中、ポテンシャルの等高線が広がる領域は空乏層が広がっていることを意味する。しかし、この比較例1の構成では、ソース電極SEまたはp型ボディ領域BOとpエピタキシャル領域EPとが電気的に分離されていないため、ハイサイド素子として使用することが難しいという問題がある。つまり図12に示す比較例1のトランジスタを図14のハイサイド素子TRHとして使用した場合、このトランジスタTRHのドレインにたとえば45Vの電源電位Vddが印加されると、ソースには約44Vの電位が印加されることとなる。ここで、図12に示す比較例1のトランジスタではソース電極SEまたはp型ボディ領域BOとpエピタキシャル領域EPとが電気的に分離されていない。このため、このトランジスタTRHのソース電位が44VとHighになると、pエピタキシャル領域EPに電気的に接続された基板電位であるグランド電位GNDが不安定となる。グランド電位が不安定になると、図14に示すローサイド素子TRLのグランド電位であるソースバックゲートの電位も不安定となり、ローサイド素子TRLの誤動作が生じる。そこで、pエピタキシャル領域とソース電極またはp型ボディ領域とを電気的に分離するためのn型分離領域を設けた構成として、たとえば図15に示す比較例2が考えられる。図15に示す比較例2は、上記のn型分離領域としてn埋め込み領域NBを設けた構成を有している。この比較例2の構成は、ブレークダウン状態においては、図16に示すようにn埋め込み領域NBとpエピタキシャル領域EP2との接合部に生じる空乏層とpエピタキシャル領域EP2とn型ドリフト領域DRIとの接合部に生じる空乏層とが先にパンチスルーを生じることがある。この場合、n埋め込み領域NBとnソース領域SOとの間に電位差が生じる。これにより、p型ボディ領域BOとn型ドリフト領域DRIとの接合付近に電界集中が発生するため、比較例2は比較例1よりも低耐圧になる。図15の比較例2の構成が示すオフ耐圧を変化させたときの実効オン抵抗の値の変化をシミュレーションにより調べた。その結果を図17に示す。図17を参照して、図15のn型ドリフト領域DRIのうち、特にnソース領域SOとnドレイン領域DRAとの間の電流に寄与する領域の幅であるWDRI図3,4参照が長くなるに従い、実効オン抵抗が高くなるとともに、オフ耐圧が上昇するというトレードオフの関係を示す。これはn型ドリフト領域DRIの幅が広がることにより、pエピタキシャル領域EP2とn型ドリフト領域DRIとに逆バイアスが印加された際に、pエピタキシャル領域EP2から広がる空乏層が収束し得るn型ドリフト領域DRIの領域が広くなるためである。しかしオフ耐圧が一定の値たとえば約90Vを超えると、n型ドリフト領域DRIの幅を大きくしてもオフ耐圧がさほど大きくならなくなり、実効オン抵抗の上昇が目立つようになる。オフ電圧に対して実効オン抵抗が過剰に大きくなるために、もはやオフ耐圧を上昇することが困難になる。このようにオフ耐圧が上昇できなくなるのは以下の理由に基づく。上記のように、図15の構成においてはn埋め込み領域NBとpエピタキシャル領域EP2との接合部に生じる空乏層とpエピタキシャル領域EP2とn型ドリフト領域DRIとの接合部に生じる空乏層とがパンチスルーを起こすことがある。このときpエピタキシャル領域EP2を延びる2つの空乏層同士がぶつかり合うため、空乏層がこれ以上延びることができなくなり、耐圧をさらに大きくすることができなくなる。その結果、オフ耐圧の上昇が抑えられ、かつp型ボディ領域BOとn型ドリフト領域DRIとの接合付近に電界集中が発生することになる。図18に示す比較例3は、図12に示す比較例1の構成に、図15の比較例2と同様のn埋め込み領域NBと、n埋め込み領域NBの上面に接するように形成されたp埋め込み領域PBとが追加された構成を有している。この場合、p埋め込み領域PBはpエピタキシャル領域EP2に比べて高いp型の不純物濃度を有するために、p埋め込み領域PBとn埋め込み領域NBとの接合付近に高電界領域が発生する。これに伴い図18のソース電極SEまたはp型ボディ領域BOにおける電位は、たとえば図12および図15のソース電極SEまたはp型ボディ領域BOにおける電位よりも高くなる。その結果、図18のp型ボディ領域BOとn型ドリフト領域DRIとの接合付近における電界は、図12および図15のp型ボディ領域BOとn型ドリフト領域DRIとの接合付近における電界よりも低くなる。また、図18におけるp埋め込み領域PBとn埋め込み領域NBとの接合部は、たとえば図15のpエピタキシャル領域EP2とn埋め込み領域NBとの接合部よりも下側pエピタキシャル領域EP1側にシフトする。このためn埋め込み領域NBとpエピタキシャル領域EP2p埋め込み領域PBとの接合部に生じる空乏層が延びることが可能な距離が長くなり、オフ耐圧を高めることができる。図15比較例2の構造と図18比較例3の構造との、ブレークダウン時の電界強度の分布について調べた。その図15の構造における結果を図19Aに、図18の構造における結果を図19Bにそれぞれ示す。また図15比較例2の構造と図18比較例3の構造との、ブレークダウン時のポテンシャルの等高線を図19C、Dに示す。図19Aの結果から、図15のようにp埋め込み領域PBを設けない構成においては、n型ドリフト領域DRIおよびp型ボディ領域BOの接合部図中の点線で囲んだ領域Aにおいて、図19Bに示すp埋め込み領域PBを設けた構成におけるn型ドリフト領域DRIおよびp型ボディ領域BOの接合部図中の点線で囲んだ領域Bに比べて電界が集中していることがわかる。一方、図19Aにおけるpエピタキシャル領域EP2とn埋め込み領域NBとの接合部図中の点線で囲んだ領域Cにおける電界は低い。これに対して図19Bの結果から、図18に示すようにp埋め込み領域PBを設けることにより、電界の集中がn型ドリフト領域DRIおよびp型ボディ領域BOの接合部図中の点線で囲んだ領域Bと、p埋め込み領域PBとn埋め込み領域NBとの接合部図中の点線で囲んだ領域Dとに分散していることがわかる。このことから図18に示すようにp埋め込み領域PBを設けることにより、n型ドリフト領域DRIおよびp型ボディ領域BOの接合部図19A中の領域Aおよび図19B中の領域Bにおける電界の集中を緩和できることがわかる。また本発明者らは、比較例3のようにp埋め込み領域PBを形成することにより、オフ耐圧を向上することができるか否かをシミュレーションにより調べた。その結果を図20に示す。図20を参照して、図15に示す比較例2に比べて、図18に示す比較例3では、オフ耐圧を95Vとした際における実効オン抵抗が約1.8mΩcm2から約1.2mΩcm2へと約30減少した。また実効オン抵抗を1.4mΩcm2とした場合に、図15の比較例2は約92Vのオフ耐圧を示すのに対し、図18に示す比較例3は約97Vのオフ耐圧を示すことから、両者間でオフ耐圧が約5V上昇した。以上より、p埋め込み領域PBが配置されることにより、n型ドリフト領域DRIとp型ボディ領域BOとの接合部における電界を緩和させ、オフ耐圧を向上することができるといえる。次に、p埋め込み領域PBが配置されることによりオン耐圧が受ける影響について述べる。本発明者らは、図15比較例2の構造と図18比較例3の構造とが示すオン耐圧と実効オン抵抗との関係を調べた。その結果を図21に示す。図21を参照して、図15比較例2の構造はオン耐圧の上昇に伴い実効オン抵抗が上昇するトレードオフ特性を示すが、図18比較例3の構造はオン耐圧の値が約83V以上に上がることなく、実効オン抵抗が1.4mΩcm2以上の領域においては実効オン抵抗の上昇に伴いオン耐圧が低下している。また実効オン抵抗の値にかかわらず、図18の構造は図15の構造よりもオン耐圧が低下することがわかった。また図15比較例2の構造と図18比較例3の構造とが示すドレイン電圧Vdとドレイン電流Idとの関係を調べた。その結果を図22に示す。なお図22の結果を示す構造の実効オン抵抗は1.4mΩcm2であり、当該構造のゲート電圧は5Vとした。図22を参照して、ドレイン電圧Vdが70V以下である場合には、図18の方が図15よりもドレイン電流Idが小さいが、ドレイン電圧Vdが約70V以上になると図18のドレイン電流が急上昇して、図12よりもドレイン電流Idが大きくなることがわかった。ここで図15および図18の各構造における、オン動作時のドレインに高いバイアスが印加された状態を比較検討した。具体的には、オン状態すなわちゲート電圧が5V、ドレイン電圧Vdが75Vの条件下で電流分布とインパクトイオン化率とをシミュレーションした。インパクトイオン化率の結果を図23A、Bに、電流分布を図23C、Dに示す。また上記と同様のオン状態の条件下でのホール電流の分布を図24A、Bに示す。図23C、Dを参照して、電流ポテンシャル等高線が示す電流分布より、図12および図18のいずれの構造においてもドレイン電極DEと同じ電位が印加されているn埋め込み領域NBにも電流が流れていることがわかる。図23A、Bを参照して、n埋め込み領域NBとp埋め込み領域PBpエピタキシャル領域EP2との接合部付近特に点線で囲んだ領域D、Eにおいて、図18の構造のインパクトイオン化率は図15の構造のインパクトイオン化率よりも高くなっていることがわかる。これは、図18の構造はn埋め込み領域NBと接するようにp埋め込み領域PBが形成されており、これらの接合部において高い電界が発生するためである。n埋め込み領域NBと接する方向にp埋め込み領域PBにおいても電流が流れるため、図18の構造においては電界と電流との積により強度が決定するインパクトイオン化率が上昇したものと考えられる。図24A、Bを参照して、ホール電流はインパクトイオン化により発生したものである。このため点線で囲んだ領域Fよりも点線で囲んだ領域Gにおいてホール電流の値が大きくなっている。特に図22において図18の構造が示す、ドレイン電圧Vdが70V以上の際の急激なドレイン電流Idの上昇は、インパクトイオン化率の上昇に伴いホール電流の値が上昇したことによるものと考えられる。以上より、図18のようにn埋め込み領域NBの全面に接するようにp埋め込み領域PBが形成された構成は、オン動作時にインパクトイオン化率が上昇することによりオン耐圧が低下することがわかった。次に本実施の形態の図1の構造において、上記図20~図24と同様の調査を行なった。図25~図29にその結果を示す。図25、図26および図27を参照して、これらはそれぞれ図20、図21および図22の示す各データに、図1の本実施の形態の構造において対応するデータを加えたものである。図1に関する加えられたデータは、実効オン抵抗が1.4mΩcm2の条件下でシミュレーションされたものである。図25より、図1の構造は、実効オン抵抗が1.4mΩcm2の場合におけるオフ耐圧の値が図18比較例3の構造と同様であることがわかった。また図26より、図1の構造は、オン耐圧の値が図15より大きくなることがわかった。また図27により、ドレイン電圧Vdの値にかかわらず、図1の構成は、図15および図18の構成に比べてドレイン電流Idが同等または小さくなることがわかった。図1の構造においては、特にドレイン電圧Vdが70V以上の領域において、図18の構造が示すような急激なドレイン電流Idの値の上昇は見られなかった。図1実施の形態1の構造のオン状態におけるインパクトイオン化率を図28Aに、電流分布を図28Bに示す。図28Aと図23Bとを比較すれば、n埋め込み領域NBとp埋め込み領域PBとの接合部付近特に点線で囲んだ領域H、Eにおいて、図1の構造のインパクトイオン化率は図18の構造のインパクトイオン化率よりも低くなっていることがわかる。また図29および図24Bを比較すれば、特に点線で囲んだ領域Jにおけるホール電流が点線で囲んだ領域Gにおけるホール電流より小さいことがわかる。このように図1の構造はホール電流の値が小さいため、図27に示すようにホール電流の上昇による急激なドレイン電流Idの上昇は見られなかった。なお図28および図29において、n埋め込み領域NBとp埋め込み領域PBとの境界における曲線が左側において上方に盛り上がっているが、この盛り上がった部分はp埋め込み領域PBが配置されないことを示す。以上のように、本実施の形態においては、まずドレイン電位と同じ電位が印加されるn埋め込み領域NBによりpエピタキシャル領域EP1とpエピタキシャル領域EP2とが電気的に分離されるため、ハイサイド素子として用いても誤動作を少なくすることができる。またn埋め込み領域NBとpエピタキシャル領域EP2との間においてp埋め込み領域PBを有することにより、オフ耐圧を高くすることができる。ここで本実施の形態のように、特に少なくともn型ドリフト領域DRIとp型ボディ領域BOとの接合部の真下においてn埋め込み領域NBと接合するp埋め込み領域PBを配置する。このとき、p埋め込み領域PBとn埋め込み領域NBとの接合部は、n型ドリフト領域DRIとp型ボディ領域BOとの接合部の電界の集中を分散する効果が高まる。n型ドリフト領域DRIとp型ボディ領域BOとの接合部の真下のp埋め込み領域PBにおいて、n型ドリフト領域DRIとp型ボディ領域BOとの接合部からp埋め込み領域PBまでの距離が最短となる。このためn型ドリフト領域DRIとp型ボディ領域BOとの接合部の真下にp埋め込み領域PBを配置すれば、n型ドリフト領域DRIとp型ボディ領域BOとの接合部の強い電界強度を分散する効果が高まる。その結果、半導体装置のオフ耐圧を向上する効果が高まる。さらに本実施の形態においては、p埋め込み領域PBをn埋め込み領域NBの全面に接するように形成せず、ドレイン電極DEの直下にはp埋め込み領域PBを配置しない。このようにすれば、図28Aの領域Hが図23Bの領域Eよりインパクトイオン化率が低いことからわかるように、インパクトイオン化率が高くなることを抑制できる。これは図28Aのようにドレイン電極DEの直下にp埋め込み領域PBを配置しないことにより、その領域の電界が高くなることを抑制することができ、結果的に電界と電流との積により強度が決定するインパクトイオン化率が高くなることを抑制できるためである。したがって、ドレイン領域DEの直下にp埋め込み領域PBを配置しないことにより、オン耐圧の低下を抑制することができる。すなわち上記の構成においては、ハイサイド素子として用いても誤動作が少なく、かつオン動作時およびオフ時の双方における耐圧を高く維持することができる。実施の形態2まず図30A、Bを用いて本実施の形態の半導体装置の構成について説明する。図30Aを参照して、本実施の形態の第1例の半導体装置は、基本的に実施の形態1の図1と同様の構成を有しているが、n型領域第7領域NRをさらに有している。n型領域NRは、半導体基板SUBの主表面からn埋め込み領域NBに達するように半導体基板SUB内に形成されている。このn型領域NRは、上記主表面側からn埋め込み領域NBに達するように延びるn型拡散領域DNWと、上記主表面に形成されかつn型拡散領域DNWよりも高いn型不純物濃度を有するn型コンタクト領域NCRとを有している。このn型コンタクト領域NCRに電気的に接続するように半導体基板SUBの主表面上には、ドレイン電位を印加される電極DEが形成されている。このようにn型領域NRおよびn埋め込み領域NBは、nドレイン領域DRAと同じドレイン電位を印加されるように構成されている。n型コンタクト領域NCRとp不純物領域IRとの間の半導体基板SUBの主表面には、STI構造TR,BIが形成されている。p埋め込み領域PBは、p埋め込み領域PBとn型拡散領域DNWとの間にpエピタキシャル領域EP2を挟むことにより、n型拡散領域DNWと直接接触しないように形成されている。このp埋め込み領域PBは、n埋め込み領域NBおよびpエピタキシャル領域EP2の双方に接するように形成されている。なお、これ以外の本実施の形態の構成については、図1に示す構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。図30Bを参照して、図中の実線で示された曲線は図30Aの一点鎖線で示す領域、すなわちp埋め込み領域PB、pエピタキシャル領域EP2およびn型拡散領域DNWの一部の領域における不純物濃度分布を示している。図30Bの縦軸はNetDopingの対数値を示し、横軸は半導体基板SUB内一点鎖線XXXB-XXXB上の位置を示している。p埋め込み領域PBにおけるp型不純物の濃度は、pエピタキシャル領域EP2に含まれるp型不純物の濃度よりも高い。具体的には、p埋め込み領域PBのp型不純物濃度はたとえば1×1016cm3程度であり、pエピタキシャル領域EP2のp型不純物濃度はたとえば1×1015cm3である。p埋め込み領域PBとpエピタキシャル領域EP2との境界付近にグラフの変曲点が存在することから、p埋め込み領域PBよりも不純物濃度の低いpエピタキシャル領域EP2がp埋め込み領域PBとn型拡散領域DNWとの間に形成されていることがわかる。一方、n型拡散領域DNWとpエピタキシャル領域EP2との接合部においては、n型拡散領域DNW内のn型不純物と、pエピタキシャル領域EP2内のp型不純物とが互いに相殺され、図に示す不純物の濃度分布を示す。pエピタキシャル領域EP2とn型拡散領域DNWとの境界付近には急峻な濃度変化が認められることから、両領域の境界の存在が認められる。次に、図30Aに示す第1例のLDMOSトランジスタのアレーarray配置について図31A、Bを用いて説明する。図31A、Bを参照して、このLDMOSトランジスタのアレー配置においては、基本的に図3A、Bに示す実施の形態1の第1例のアレー配置と同様であるが、図に示すようにn型拡散領域DNWが配置されることにより、図中のピッチP1の範囲の構成が主表面に沿う方向に繰り返される。なお図30Aは図31の点線で囲まれた領域XXXの断面図を示している。なお上記の本実施の形態の第1例では、ドレイン領域DRI側よりもソース領域SO側に近い方にn型領域NRを配置した構成について説明したが、n型領域NRはソース領域SO側よりもドレイン領域DRI側に近い方に配置されてもよい。n型領域NRがソース領域SO側よりもドレイン領域DRI側に近い方に配置された構成を本実施の形態の第2例として図32および図33を用いて以下に説明する。図32を参照して、本実施の形態の第2例の半導体装置においては、n型拡散領域DNWがn型ドリフト領域DRIと接続されており、かつn型拡散領域DNWの主表面側に形成されるnコンタクト領域がnドレイン領域DRAと一体となっている。上記以外の第2例の構成は、図30A、Bに示した第1例の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。図33A、Bを参照して、第2例のLDMOSトランジスタのアレー配置においては、基本的に図4A、Bに示す実施の形態1の第2例のアレー配置と同様であるが、図に示すようにn型拡散領域DNWが配置されることにより、図中のピッチP2の範囲の構成が主表面に沿う方向に繰り返される。なお図32は図33の点線で囲まれた領域XXXIIの断面図を示している。この第2例のアレー配置においては、n型拡散領域DNWをn型ドリフト領域DRIと接続でき、図30に示す第1例のアレー配置のようにn型拡散領域DNWをpコンタクト領域IRと電気的に分離するためのSTI構造TR,BIを設ける必要がない。このため、第2例のアレー配置のピッチP2を、第1例のアレー配置のピッチP1よりも小さくすることができる。一方、図30に示す第1例のアレー配置においては、主表面においてゲート電極層GEがnドレイン領域DRAの外周を囲むように配置されるため、空乏層が外側に広がるのを抑制し、耐圧の低下を抑制することができる。本実施の形態におけるn型拡散領域DNWは、n型不純物を半導体基板SUBの主表面近傍に高濃度で注入した後に高温、長時間のアニール処理で拡散させることによって、n埋め込み領域NBと接するように形成されてもよい。またn型拡散領域DNWは、n型不純物を高エネルギー注入によってpエピタキシャル領域EP2の深い位置に注入した後に、アニール処理で拡散させることによってn埋め込み領域NBと接するように形成されてもよい。次に、本実施の形態の作用効果について説明する。本実施の形態においては、実施の形態1の作用効果に加えて、以下の作用効果を有する。本実施の形態においては、p埋め込み領域PBとn型拡散領域DNWとの間にp埋め込み領域PBよりもp型の不純物濃度が低いpエピタキシャル領域EP2を挟む構成とすることにより、n型拡散領域DNWとn埋め込み領域NBとの間の接触抵抗の低下を抑制することができる。実施の形態3アナログデジタル混載技術においては、実施の形態1のようなLDMOSトランジスタが、CMOSComplementaryMOS、バイポーラトランジスタ、ダイオード、メモリー素子などと同一プロセスで1チップ上に形成される場合がある。そのようなチップ上で実施の形態1のトランジスタをレイアウトする場合、そのトランジスタを他の素子と電気的に分離する必要がある。本実施の形態においては、その電気的分離のための構造について図34および図35を用いて説明する。図34および図35を参照して、本実施の形態においては、たとえば図3A、Bに示すようなLDMOSトランジスタのレイアウトが繰り返されるアレー横型素子が配置された領域ARAの周囲を平面視において取り囲むようにn型拡散領域DNW第7領域が形成されている。n型拡散領域DNWは、pエピタキシャル領域EP2とpn接合を構成するように、かつ半導体基板SUBの主表面からn埋め込み領域NBに達するように半導体基板SUB内に形成されている。このn型拡散領域DNWにより、LDMOSトランジスタのアレーは他の素子と電気的に分離されている。この分離領域としてのn型拡散領域DNWおよびn埋め込み領域NBにはドレイン電極DE図30参照と同じ電位が印加される。あるいは図34および図35におけるn型拡散領域DNWが図32および図33のn型拡散領域DNWであってもよい。この場合、図33のn型拡散領域DNWの内側に形成されるLDMOSトランジスタのアレーが、図33のn型拡散領域DNWにより他の素子と電気的に分離される。n型拡散領域DNWのn型不純物がLDMOSトランジスタのアレー配置領域ARAまで拡散すると、トランジスタ性能に影響を及ぼす。よって、n型拡散領域DNWとアレー配置領域ARAとの間隔X1を、トランジスタ性能に影響を及ぼさない幅に設計する必要がある。上記間隔X1は、たとえば図31のn型拡散領域DNWが図34のn型拡散領域DNWに相当する場合には、図31の間隔X1に相当する。実施の形態4図36および図37を参照して、本実施の形態においては、LDMOSトランジスタのアレー配置領域ARAを他の素子と電気的に分離するためのトレンチ分離が形成されている。このトレンチ分離は、分離用溝TRSと、充填絶縁層BISとを有している。分離用溝TRSは、LDMOSトランジスタのアレー配置領域ARAの周囲を平面視において取り囲んでいる。この分離用溝TRSは、半導体基板SUBの主表面からn埋め込み領域NBを貫通してpエピタキシャル領域EP1に達している。このようにすれば、n埋め込み領域NBによるアレー配置領域ARAと、たとえばアレー配置領域に隣接する他の素子との電気的接続を抑制することができる。充填絶縁層BISは、その分離用溝TRS内を充填するように形成されている。本実施の形態では、アレー配置領域ARAを他の素子から電気的に分離するためにトレンチ分離が用いられているため、実施の形態3のn型拡散領域DNWを設けた場合のようなn型不純物の拡散によるトランジスタへの影響を考慮する必要がない。たとえば、n型拡散領域DNWがトレンチ分離の外側へ向かおうと主表面に沿う方向に広がっても、その拡散がトレンチ分離によって抑えられることにより、図36に示すようにトレンチ分離の外側にはn型拡散領域DNWが配置されない態様となる。このため、実施の形態3の拡散分離の場合よりも、トレンチ分離とその外側に隣接するアレー配置領域ARA図示せずとの間隔を狭めることができたとえば間隔を0にすることもでき、実施の形態3よりもチップシュリンクが可能となる。実施の形態5図38および図39を参照して、本実施の形態においては、実施の形態4のn型拡散領域DNWが、平面視における領域ARAの周囲のうち一方向図の右側のみに形成されており、他の点については実施の形態4と同様の構成である。本実施の形態においては、アレー配置領域ARAと他の素子との電気的な分離はトレンチ分離によってなされる。したがってn型拡散領域DNWはもっぱらn埋め込み領域NBにドレイン電極DE図30参照に印加される電位と同じ電位を印加するために形成される。このため主表面におけるアレー配置領域ARAの周囲の一部のみに形成されればよい。このようにすれば、n型拡散領域DNWが形成される領域が少なくなる分だけ、主表面における半導体装置の占有面積を削減することができ、チップ面積削減効果が得られる。実施の形態6図40を参照して、上記実施の形態2~5においてアレー配置領域ARAと電気的に分離する他の素子として、たとえば図40の左側に示すLDMOSトランジスタが考えられる。図40の左側に示すLDMOSトランジスタは図18の第3の比較例の構造を有しているが、たとえば図12の第1の比較例、図15の第2の比較例の構造であってもよい。さらに図40の左側に示すLDMOSトランジスタは一例であり、他にもダイオード、IGBTInsulatedGateBipolarTransistorなどが形成されてもよい。図40の右側には図3の本発明の実施の形態1の第2例の構造が示されるが、他の実施の形態の任意の構造が用いられてもよい。図40の左側に示すLDMOSトランジスタは、図40の右側に示す図3の構造のLDMOSトランジスタと同一の層として形成されている。このように、図40の右側に示す本実施の形態のp埋め込み領域PBと、図40の左側のp埋め込み領域PBとが同一の層として形成されれば、両者を1回の成膜処理および写真製版処理などにより同時に形成することができる。このため写真製版処理に用いる加工用マスクたとえばフォトマスクを追加で準備する必要がなくなり、製造コストを削減することができる。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"