第1のチップと、第2のチップと、前記第1のチップと前記第2のチップとを接続する第1信号配線及び第2信号配線とを備え、前記第1のチップは、複数ビットの第1デジタル信号を1ビットのパルス密度変調信号に変換し、前記パルス密度変調信号を出力するノイズシェーパーと、前記第1信号配線を介して前記パルス密度変調信号を含む1ビットの送信信号を送信し、前記第2信号配線を介して前記送信信号に同期したクロック信号を送信する送信部とを有し、前記第2のチップは、前記第1信号配線を介して前記送信信号を受信して前記パルス密度変調信号を生成し、前記第2信号配線を介して前記クロック信号を受信する受信部と、前記パルス密度変調信号を複数ビットの第2デジタル信号に変換するビット数変換部と、前記第2デジタル信号をDA変換して第1アナログ信号を出力するDA変換部とを有する、ことを特徴とする信号処理装置。前記ノイズシェーパーは、エラーフィードバック型又はΔΣ変調型であり、前記ビット数変換部は、FIRフィルター及び移動平均フィルターの一方を含む、ことを特徴とする請求項1に記載の信号処理装置。前記DA変換部はDEM方式であることを特徴とする請求項1又は2に記載の信号処理装置。前記第2のチップは演算部を備え、前記ノイズシェーパーは、ディザ信号を用いて前記パルス密度変調信号を生成し、前記ディザ信号を前記送信部に出力し、前記送信部は、前記ディザ信号を前記パルス密度変調信号に多重化して前記送信信号を生成し、前記受信部は、受信した前記送信信号から前記パルス密度変調信号と前記ディザ信号を分離し、前記演算部は、前記第1アナログ信号から前記受信部が出力する前記ディザ信号を減算して、第2アナログ信号を出力する、ことを特徴とする信号処理装置。前記送信部は、前記クロック信号の立ち上がり又は立ち下がりの一方のタイミングに同期して前記パルス密度変調信号を前記送信信号に多重化し、前記クロック信号の立ち上がり又は立ち下がりの他方のタイミングに同期して前記ディザ信号と同期信号を前記送信信号に多重化し、前記受信部は、受信した前記送信信号を前記クロック信号の立ち上がり又は立ち下がりの一方のタイミングに同期してラッチして前記パルス密度変調信号を分離し、受信した前記送信信号を前記クロック信号の立ち上がり又は立ち下がりの他方のタイミングに同期してラッチして前記同期信号と前記ディザ信号とを分離する、ことを特徴とする請求項4に記載の信号処理装置。ところで、チップ間の信号配線は、リードフレームを介して接続される場合と、直接ボンディングする場合があり得るが、いずれの場合でも配線数が多いと歩留まりが低くなり、コストも高くなる。I2Sフォーマットは、信号配線が多いといった問題があった。1ビットのΔΣ信号をデジタル回路で生成し、これをアナログ回路に伝送し、アナログ回路においてローパスフィルターを介してアナログ信号を取り出すことも考えられる。この場合は、信号配線を削減できる。しかしながら、1ビットのΔΣ信号は、ジッタ耐性が悪く、さらに、変調率に一定の制限があるので、十分なSN比を得ることができないといった問題があった。本発明は、上述した点に鑑みてなされたものであり、2個のチップを接続する配線本数を削減しつつ、SN比の低下を抑制することを解決課題とする。上記課題を解決するため、本発明に係る信号処理装置は、第1のチップと、第2のチップと、前記第1のチップと前記第2のチップとを接続する第1信号配線及び第2信号配線とを備え、前記第1のチップは、複数ビットの第1デジタル信号を1ビットのパルス密度変調信号に変換し、前記パルス密度変調信号を出力するノイズシェーパーと、前記第1信号配線を介して前記パルス密度変調信号を含む1ビットの送信信号を送信し、前記第2信号配線を介して前記送信信号に同期したクロック信号を送信する送信部とを有し、前記第2のチップは、前記第1信号配線を介して前記送信信号を受信して前記パルス密度変調信号を生成し、前記第2信号配線を介して前記クロック信号を受信する受信部と、前記パルス密度変調信号を複数ビットの第2デジタル信号に変換するビット数変換部と、前記第2デジタル信号をDA変換して第1アナログ信号を出力するDA変換部とを有する、ことを特徴とする。この発明によれば、複数ビットの第1デジタル信号を1ビットのパルス密度変調信号に変換し、第1信号配線を介してパルス密度変調信号を第1のチップから第2のチップへ伝送したので、配線数を低減することができる。また、パルス密度変調信号のビット数を変換してDA変換部に供給することで、マルチビットに対応したDA変換器を用いることができる。この結果、SN比と精度を向上させることができる。上述した信号処理装置において、前記ノイズシェーパーは、エラーフィードバック型又はΔΣ変調型であり、前記ビット数変換部は、FIRフィルター及び移動平均フィルターの一方を含むことが好ましい。特に、移動平均フィルターを採用する場合には、ノイズシェーパーの入力において第1デジタル信号のゲインを下げ、移動平均フィルターにおいてゲインを上げることにより、1ビットのパルス密度変調信号に変換することによる歪を抑圧することが可能となる。また、上述した信号処理装置において、前記DA変換部はDEMDynamicElementMatching方式であることが好ましい。この場合は、抵抗等をレーザートリミングしなくてもDA変換の精度を向上させることができる。また、上述した信号処理装置において、前記第2のチップは演算部を備え、前記ノイズシェーパーは、ディザ信号を用いて前記パルス密度変調信号を生成し、前記ディザ信号を前記送信部に出力し、前記送信部は、前記ディザ信号を前記パルス密度変調信号に多重化して前記送信信号を生成し、前記受信部は、受信した前記送信信号から前記パルス密度変調信号と前記ディザ信号を分離し、前記演算部は、前記第1アナログ信号から前記受信部が出力する前記ディザ信号を減算して、第2アナログ信号を出力することが好ましい。この場合には、送信信号にディザ信号を多重化したので、信号配線の数を低減させることができる。より具体的には、前記送信部は、前記クロック信号の立ち上がり又は立ち下がりの一方のタイミングに同期して前記パルス密度変調信号を前記送信信号に多重化し、前記クロック信号の立ち上がり又は立ち下がりの他方のタイミングに同期して前記ディザ信号と同期信号を前記送信信号に多重化し、前記受信部は、受信した前記送信信号を前記クロック信号の立ち上がり又は立ち下がりの一方のタイミングに同期してラッチして前記パルス密度変調信号を分離し、受信した前記送信信号を前記クロック信号の立ち上がり又は立ち下がりの他方のタイミングに同期してラッチして前記同期信号と前記ディザ信号とを分離することが好ましい。この場合には、同期信号を検出することによって、ディザ信号を抽出することができる。また、クロック信号の立ち上がり又は立ち下がりの一方を用いてパルス密度変調信号を分離できるので、パルス密度変調信号を簡単に再生することができる。次に、本願に好適な実施の形態について、図面を参照して説明する。図1は、信号処理装置100の構成を示すブロック図である。本実施形態の信号処理装置100は、1つのICモジュールで構成されている。このICモジュールは、第1のチップ10と第2のチップ20とを備え、それらのチップは第1信号配線L1及び第2信号配線L2を介して接続されている。これらの配線はチップ間で直接接続してもよいが、この例では、リードフレーム間に設けられている。なお、第1のチップ10と第2のチップ20とは、第1信号配線L1及び第2信号配線L2の他にグランド間を接続するグランド配線図示せずによって接続されている。第1のチップ10はデジタル処理を実行し、第2のチップ20は主としてアナログ処理を実行する。用途の相違から、例えば、第1のチップ10は最小配線幅を018μmとし、第2のチップ20は最小配線幅を035μmとする。また、第2のチップ20は第1のチップ10と比較して高耐圧のトランジスタを形成可能なプロセスを採用してもよい。第1のチップ10は、インターフェース回路11及び信号処理回路12を備える。これらの構成には、外部よりI2Sフォーマットの信号が供給される。インターフェース回路11には、各種の制御信号CTLが供給される。制御信号CTLは、例えば、ミュートを指示するミュート信号である。信号処理回路12は、DSPDigitalSignalProcessor等で構成される。信号処理回路12には、PCM形式のオーディオデータDinが供給される。オーディオデータDinのデータレートはサンプリング周波数fsである。信号処理回路12は、オーディオデータDinにデジタル処理を施して、第1データD1を生成する。第1データD1は24ビットのデータであり、そのデータレートは4fsである。また、第1のチップ10は、第1データD1にオーバーサンプリング処理を施して第2データD2を生成するオーバーサンプリング回路13と、量子化誤差ノイズを高域にシフトさせて第3データD3を生成するノイズシェーパー14、及びPDM送信回路15を備える。オーバーサンプリング回路13は、4倍のオーバーサンプリングフィルターとIIRフィルターを備えている。オーバーサンプリングフィルターはナイキスト周波数を上げ、入力された第1データD1のエイリアシングノイズを低下させるために用いる。このデータを32回の直線補完、もしくは前置ホールを行うことで、そのデータレートは128fsとなる。このデータにIIRフィルターを接続してエイリアシング除去と後述する移動平均フィルター22の周波数特性補正を行い、32ビットの第2データD2となる。次に、ノイズシェーパー14は、256fsのクロック信号YCLKを1/2分周した128fsのクロック信号CLKに同期して動作し、クロック信号CLK及びYCLKをPDM送信回路15に出力する。図2にノイズシェーパー14の構成を示す。ノイズシェーパー14は、7個の加算器410~416と、8個の乗算器420~427と、4個の遅延回路450~453を備える。さらに、ノイズシェーパー14は、加算器410の出力データに矩形ディザ信号X1を加算する加算器43、加算器43の出力データにランダムディザ信号X2を加算する加算器44、加算器44の出力データを量子化する量子化器46、量子化誤差データDeを生成する加算器47、加算器47の出力データと加算器414の出力データとを加算して遅延回路450に供給する加算器48を備える。ランダムディザ信号X2は、疑似ランダム信号発生回路図示略を用いてM系列のデータを発生させることにより生成される。M系列のデータを全て用いることによって、DCオフセットが重畳することを回避できる。なお、最大出力はマスクする。また、アイドリングトーン防止のため、ランダムディザ信号X2は量子化器46の前で-18dB減衰されて加算される。このノイズシェーパー14は、ナイキスト周波数帯域全体で一様に分布している量子化誤差ノイズを可聴周波数帯域内において低減させる4次のノイズシェーピング処理を実行する。量子化器46は、52ビットのデータを12ビットのデータに圧縮するため、量子化誤差ノイズが発生する。量子化誤差データDeは誤差分を表している。量子化誤差ノイズは現在のサンプルに対して未来のサンプルに分配される。未来のサンプルに分配するために、4個の遅延回路450~453が用いられ、分配の割合が係数a0~a3及びb0~b3によって定められる。上述したように量子化器46の出力データは12ビットである。一方、第1のチップ10と第2のチップとを接続する配線は、データを伝送する第1信号配線L1とクロック信号YCLKを伝送する第2信号配線L2とに限られている。このため、クリップ回路50を用いて、12ビットの出力データをクリップして1ビットの第3データD3を生成している。この第3データD3は、パルスの密度がレベルに応じて変調されたパルス密度変調信号となっている。次に、PDM送信回路15について説明する。以上の説明では、インターフェース回路11、信号処理回路12、オーバーサンプリング回路13及びノイズシェーパー14を1系統で説明したが、PDM送信回路15の説明においては、LチャネルとRチャネルとの2系統を想定し、各系統から第3データD3が供給されるものとし、Lチャネルの第3データD3をLチャネルデータDL、Rチャネルの第3データD3をRチャネルデータDRと称する。また、LチャネルとRチャネルの2系統は同期して動作しており、クロック信号YCLKは各系統で共通であるものとする。図3にPDM送信回路15及びPDM受信回路21のタイミングチャートを示す。PDM送信回路15は、LチャネルデータDLとRチャネルデータDRとを交互に並べたオーディオデータDaを生成すると共に、制御データDbを生成する。制御データDbは、16ビットを1フレームとしており、第1ビットから第4ビットに同期データDsを割り当てる。また、フレーム周波数は16fsとなる。同期データDsのビットパターンは0111である。また、第8ビット、第11ビット及び第14ビットには0を割り当て、第5ビット~第7ビット、第9ビット、第10ビット、第12ビット、第13ビット、第15ビット、及び第16ビットには、データd0~d8を割り当てる。第8ビット、第11ビット及び第14ビットには0を割り当てたのは、データd0~d8がどのような値となっても、0111の同期データが生じ無いようにして同期データDsを判別可能とするためである。また、この例では、制御データDbのデータd0にLチャネルの矩形ディザ信号X1を割り当て、データd1にRチャネルの矩形ディザ信号X1を割り当てる。なお、矩形ディザ信号X1のデータレートは4fsであり、フレームレート16fsの1/4になっている。したがって、データd0及びd1に矩形ディザ信号X1を割り当てることによって、これらを伝送することができる。また、制御データDbのデータd2にはLチャネルのミュート信号が割り当てられ、データd3にはRチャネルのミュート信号が割り当てられる。PDM送信回路15は、オーディオデータDaと制御データDbとを時分割多重して送信信号YPDMを生成し、送信信号YPDMに同期したクロック信号YCLKを第2信号配線L2に出力し、送信信号YPDMを第1信号配線L1に出力する。すわわち、PDM送信回路15は、クロック信号YCLKの立ち下がりのタイミングに同期してオーディオデータDaを送信信号YPDMに多重化し、クロック信号YCLKの立ち上がりのタイミングに同期して矩形ディザ信号X1と同期データDsを送信信号YPDMに多重化する。なお、PDM送信回路15は、クロック信号YCLKの立ち上がりタイミングに同期してオーディオデータDaを送信信号YPDMに多重化し、クロック信号YCLKの立ち下がりのタイミングに同期して矩形ディザ信号X1と同期データDsを送信信号YPDMに多重化してもよい。次に、第2のチップ20について説明する。図1に示すように第2のチップ20は、PDM受信回路21、移動平均フィルター22、クリップ回路24、DEM-DAC25、アンプ26、及びバッファ27を備える。PDM受信回路21は、送信信号YPDMとクロック信号YCLKを受信すると、図3に示すように送信信号YPDMからオーディオデータDa’と制御データDb’とを再生し、さらに、オーディオデータDa’をLチャネルデータDLとRチャネルデータDRとに分離し、制御データDb’から、Lチャネル及びRチャネルの矩形ディザ信号X1、並びにLチャネル及びRチャネルのミュート信号Mを再生する。具体的には、PDM受信回路21は、受信した送信信号YPDMをクロック信号YCLKの立ち上がりでラッチする第1ラッチ回路と、受信した送信信号YPDMをクロック信号YCLKの立ち下がりでラッチする第2ラッチ回路とを備えている。第1ラッチ回路は図3に示す制御データDb’を出力する一方、第2ラッチ回路は図3に示すオーディオデータDa’を出力する。さらに、PDM受信回路21は、制御データDb’のビットパターンを監視して同期データDs=0111を検出し、フレームの先頭を特定する。そして、制御データDb’からデータd0~d8を特定して、Lチャネル及びRチャネルの矩形ディザ信号X1、並びにLチャネル及びRチャネルのミュート信号Mを再生する。また、フレームの先頭を特定することによって、オーディオデータDa’からLチャネルデータDL及びRチャネルデータDR第3データD3を識別する。このようにしてPDM受信回路21は、1ビットの第3データD3を再生するが、後述するDEM-DAC25は、5ビットの入力データに対応するDA変換器である。このため、1ビットの第3データD3を5ビットのデータに変換する必要がある。移動平均フィルター22は、1ビットの第3データD3のビット数を拡張する機能がある。図4に移動平均フィルター22の構成を示す。この図に示すように移動平均フィルター22は、32個の遅延回路600~6031と31個の加算器610~6130とを備える。遅延回路600~6031は、周波数が128fsとなるクロック信号で動作するDフリップフロップで構成される。加算器6130からは、6ビットの第4データD4が出力される。図5に移動平均フィルター22の周波数特性を示す。この図に示すように、移動平均フィルター22の周波数特性は櫛型の特性となる。32段の移動平均フィルター22では、20KHzのゲインが-016dBとなる。図6に信号処理装置100の各部の周波数特性を示す。なお、同図において、BILはオーバーサンプリング回路13に含まれるオーバーサンプリングフィルターと直線補完の周波数特性であり、IIR2は、オーバーサンプリング回路13に含まれるIIRフィルターの周波数特性であり、MAF32は移動平均フィルター22の周波数特性であり、全体はオーバーサンプリング回路13の入力から移動平均フィルター22の出力までの周波数特性を示している。図6から明らかなように、IIRフィルターは30KHz付近にゲインのピークがあり、20KHzにおけるオーバーサンプリングフィルターと直線補完及び移動平均フィルター22のゲインの低下を補正している。次に、クリップ回路24は、6ビットの第4データD4をクリップさせて5ビットの第5データD5を生成し、DEM-DAC25に供給する。クリップ回路24は、DEM-DAC25の入力ビット数に合わせる機能があるDEM-DAC25は、5ビットのマルチビットDACであり、DEMDynamicElementMatching方式を採用する。DEM方式では電流デバイダを用いることにより、レーザートリミングによる抵抗値の調整をしなくても高精度のDA変換が可能となる。DEM-DAC25は、第5データD5をDA変換して得た第1アナログ信号S1をアンプ26に出力する。アンプ26は、第1アナログ信号S1から矩形ディザ信号X1を減算して第2アナログ信号S2を生成する。バッファ27は、第2アナログ信号S2を信号処理装置100の外部に設けられたローパスフィルターを介してスピーカ32に出力する。この例のローパスフィルターは、コイル30とコンデンサ31とで構成される。本実施形態では、第1のチップ10と第2のチップ20とを接続する配線数を削減するために、第1のチップ10においてノイズシェーパー14を用いて1ビットの第3データD3パルス密度変調信号を生成し、これに矩形ディザ信号X1やミュート信号Mを多重化して得た送信信号YPDMを第2のチップ20に伝送した。一方、第2のチップ20では、高いSN比を得るためにマルチビットのDEM-DAC25を用いてDA変換を実行する。このため、送信信号YPDMから再生した1ビットの第3データD3のビット数を移動平均フィルター22によって拡張し、クリップ回路24を用いてDEM-DAC25の入力ビット数に整合させた。これによって、第1のチップ10と第2のチップ20とを接続する配線数を削減することが可能となった。ところで、ノイズシェーパー14は、図2を参照して説明したようにクリップ回路50を用いて第3データD3のビット数を制限している。正弦波のオーディオ信号Dinが供給された場合、量子化器46の出力信号は、図7に示すようになる。この例では、1ビットに相当する振幅が05~05となっている。これをクリップ回路50に供給すると、05以上の部分と05以下の部分がクリップして歪となる。図8に信号処理装置100の各部のレベルと歪の関係を示す。上述したようにPDM伝送は1ビットで行われるため、最大振幅が表現できず歪が発生する。そこで、ノイズシェーパー14の入力では、フルスケールFSからゲインを6dB下げている。これによって、PDM伝送で発生する歪を回避できる。図9は、ノイズシェーパー14から出力される1ビットの第3データD3を32段の移動平均フィルター22に供給した場合、移動平均フィルター22の出力データの歪率とノイズシェーパー14の入力レベルとの関係を示したものである。なお、入力レベルは、フルスケールFSを0dBとした表示となっている。ここで、許容できる歪のレベルとフルスケールFSとの比率を変調率とした場合、このグラフから変調率が50程度であれば許容できることがわかる。これが、ノイズシェーパー14の入力において、フルスケールFSからゲインを6dB下げた理由である。一方、移動平均フィルター22では段数に応じたゲインが与えられる。本実施形態のように32段の場合、移動平均フィルター22のゲインは6dBとなる。これにより、ノイズシェーパー14の入力で下げたゲインを移動平均フィルター22で補正することができる。このように本実施形態では、ノイズシェーパー14の入力でゲインを下げて変調率を下げて、1ビットの第3データD3を生成し、移動平均フィルター22でゲインを上げたので、歪を低減することができる。なお、上述した実施形態では、ノイズシェーパー14としてエラーフィードバック型を採用したが、本発明はこれに限定されるものではなく、ノイズシェーパー14をΔΣ変調型で構成してもよい。上述した実施形態では1ビットの第3データD3のビット数を拡張するために移動平均フィルター22を用いたが、本発明はこれに限定されるものではなく、DEM-DAC25の入力ビット数と整合が取れるのであれば、どのような手段を採用してもよい。例えば、FIRフィルターを用いてビット数を拡張させてもよい。上述した実施形態では1ビットの第3データD3をDEM-DAC25の入力ビット数である5ビットに変換するために、移動平均フィルター22及びクリップ回路24を用いて5ビットの第5データD5を生成したが、本発明はこれに限定されものではなく、第3データD3パルス密度変調信号をDEM-DAC25の入力ビット数に変換できるのであれば、どのような手段を用いてもよい。要は、1ビットのパルス密度変調信号をマルチビット入力のDA変換と整合が取れるようにビット数を変換するビット数変換部であればよい。例えば、DEM-DAC25が6ビット入力であれば、クリップ回路24は不要である。また、上述した実施形態において、信号処理装置100のうち、オーバーサンプリング回路13及びノイズシェーパー14はDSPを用いて構成してもよい。