一導電型を有する半導体層に、互いに離間して形成された、前記半導体層と反対導電型を有する低不純物濃度ソース層および低不純物濃度ドレイン層と、前記低不純物濃度ソース層および低不純物濃度ドレイン層に挟まれたチャネル領域と、前記低不純物濃度ソース層の表面部に形成され、前記低不純物濃度ソース層と同一導電型を有する高不純物濃度ソース層と、前記低不純物濃度ドレイン層の表面部に形成され、前記低不純物濃度ドレイン層と同一導電型を有する高不純物濃度ドレイン層と、前記チャネル領域と前記高不純物濃度ドレイン層との間の、前記低不純物濃度ドレイン層上に形成された第1絶縁膜と、前記チャネル領域と前記高不純物濃度ソース層との間の、前記低不純物濃度ソース層上に形成された第2絶縁膜と、前記チャネル領域上に形成されたゲート絶縁膜と、前記第1絶縁膜上、前記ゲート絶縁膜上および前記第2絶縁膜上に跨って形成されたゲート電極と、前記ゲート電極の表面に形成された表面絶縁膜と、前記第1絶縁膜上の、前記ゲート電極と隣接する領域に、少なくとも一部が前記表面絶縁膜と接する状態で形成された、導電体からなる第1導電性プレートと、を備えたことを特徴とする半導体装置。前記第1導電性プレートは電気的にフローティングである請求項1記載の半導体装置。前記第2絶縁膜上の、前記ゲート電極と隣接する領域に、少なくとも一部が前記表面絶縁膜と接する状態で形成された、導電体からなる第2導電性プレートをさらに備えた請求項1または2記載の半導体装置。前記第2導電性プレートは電気的にフローティングである請求項3記載の半導体装置。一導電型を有する半導体層に、互いに離間して形成された、前記半導体層と反対導電型を有する高不純物濃度ソース層および低不純物濃度ドレイン層と、前記高不純物濃度ソース層および低不純物濃度ドレイン層に挟まれたチャネル領域と、前記低不純物濃度ドレイン層の表面部に形成され、前記低不純物濃度ドレイン層と同一導電型を有する高不純物濃度ドレイン層と、前記チャネル領域と前記高不純物濃度ドレイン層との間の、前記低不純物濃度ドレイン層上に形成された第1絶縁膜と、前記チャネル領域上に形成されたゲート絶縁膜と、前記高不純物濃度ソース層の端部上、前記ゲート絶縁膜上および前記第1絶縁膜上に跨って形成されたゲート電極と、前記ゲート電極の表面に形成された表面絶縁膜と、前記第1絶縁膜上の、前記ゲート電極と隣接する領域に、少なくとも一部が前記表面絶縁膜と接する状態で形成された、導電体からなる第1導電性プレートと、を備えたことを特徴とする半導体装置。前記第1導電性プレートは電気的にフローティングである請求項5記載の半導体装置。前記第1導電性プレートの上層に、層間絶縁膜を介して、前記第1導電性プレートの少なくとも一部と対向する状態で設けられた第3導電性プレートをさらに備えた請求項1から6のいずれか1項に記載の半導体装置。前記第3導電性プレートが電圧供給源に電気的に接続された請求項7記載の半導体装置。前記電圧供給源は、接地電圧と前記半導体装置の駆動電源電圧との間の所定の電圧を供給する請求項8に記載の半導体装置。前記第1導電性プレートは、電圧供給源に電気的に接続されていることを特徴とする請求項1または5に記載の半導体装置。前記電圧供給源は、前記高不純物濃度ドレイン層に与えられる電位と、前記ゲート電極の電位との中間の所定電位を生ずるように設定された請求項10に記載の半導体装置。前記第1導電性プレートと前記第2導電性プレートとが電気的に分離され、それぞれが独立した電圧供給源に電気的に接続された請求項3記載の半導体装置。前記第1導電性プレートに接続する前記電圧供給源は、前記高不純物濃度ドレイン層と前記ゲート電極の電位の差が前記高不純物濃度ソース層と前記ゲート電極の電位の差より大きいとき、前記ドレイン層の電位と前記ゲート電極の電位との中間の所定電位を生ずるように設定され、前記第2導電性プレートに接続する前記電圧供給源は、前記高不純物濃度ソース層と前記ゲート電極の電位の差が前記高不純物濃度ドレイン層と前記ゲート電極の電位の差より大きいとき、前記ソース層の電位と前記ゲート電極の電位との中間の所定電位を生ずるように設定された請求項12に記載の半導体装置。図11に示した従来のMOS型トランジスタは、所定の高耐圧特性および印加される高電圧に対して一応の信頼性を備えたものである。しかしながら、MOS型トランジスタに対しては、更なる耐圧の改善および信頼性の向上を要求されることが予想される。その場合、上述した従来型のMOS型トランジスタの構造を維持したままではこの要求を達成することが困難であるという問題があった。図11a、bに示したようなトランジスタでは、ゲート絶縁膜からLOCOS法で形成された厚い絶縁膜にかけての領域を覆うようにゲート電極が設けられている。そのため、厚い絶縁膜上のゲート電極部分がフィールドプレートとして作用し、その部分直下のドレインオフセット層における電界を緩和させることは可能である。しかしながら、ゲート電極端部に起因して、厚い絶縁膜下面近傍のドレインオフセット層に生じる電界集中を回避することは困難であり、トランジスタとしての耐圧をさらに向上させることも困難であった。加えて、場合によっては上記電界集中によりドレインオフセット層中のキャリアが加速されてインパクトイオン化を起こし、それに伴うキャリア増倍現象が生じ、キャリアの一部が厚い絶縁膜中にトラップされて荷電した界面準位を形成する。こうした界面準位の生成と増加はドレインオフセット層中の電界分布を変化させ、電界分布の変化がドレイン耐圧の経年変化を生じさせる。すなわち、トランジスタの耐圧に関する信頼性を劣化させるのである。本発明は上記課題を解決するものであって、耐圧およびその信頼性が改善された、特に高電圧で駆動するトランジスタおよびそのトランジスタを含む半導体装置を提供することを目的とする。上記課題を解決するための本発明に係る第1の半導体装置は、一導電型を有する半導体層に、互いに離間して形成された、前記半導体層と反対導電型を有する低不純物濃度ソース層および低不純物濃度ドレイン層と、前記低不純物濃度ソース層および低不純物濃度ドレイン層に挟まれたチャネル領域と、前記低不純物濃度ソース層の表面部に形成され、前記低不純物濃度ソース層と同一導電型を有する高不純物濃度ソース層と、前記低不純物濃度ドレイン層の表面部に形成され、前記低不純物濃度ドレイン層と同一導電型を有する高不純物濃度ドレイン層と、前記チャネル領域と前記高不純物濃度ドレイン層との間の、前記低不純物濃度ドレイン層上に形成された第1絶縁膜と、前記チャネル領域と前記高不純物濃度ソース層との間の、前記低不純物濃度ソース層上に形成された第2絶縁膜と、前記チャネル領域上に形成されたゲート絶縁膜と、前記第1絶縁膜上、前記ゲート絶縁膜上および前記第2絶縁膜上に跨って形成されたゲート電極と、前記ゲート電極の表面に形成された表面絶縁膜と、前記第1絶縁膜上の前記ゲート電極と隣接する領域に、少なくとも一部が前記表面絶縁膜と接する状態で形成された、導電体からなる第1導電性プレートとを備える。上記課題を解決するための本発明に係る第2の半導体装置は、一導電型を有する半導体層に、互いに離間して形成された、前記半導体層と反対導電型を有する高不純物濃度ソース層および低不純物濃度ドレイン層と、前記高不純物濃度ソース層および低不純物濃度ドレイン層に挟まれたチャネル領域と、前記低不純物濃度ドレイン層の表面部に形成され、前記低不純物濃度ドレイン層と同一導電型を有する高不純物濃度ドレイン層と、前記チャネル領域と前記高不純物濃度ドレイン層との間の、前記低不純物濃度ドレイン層上に形成された第1絶縁膜と、前記チャネル領域上に形成されたゲート絶縁膜と、前記高不純物濃度ソース層の端部上、前記ゲート絶縁膜上および前記第2絶縁膜上に跨って形成されたゲート電極と、前記ゲート電極の表面に形成された表面絶縁膜と、前記第1絶縁膜上の、前記ゲート電極と隣接する領域に、少なくとも一部が前記表面絶縁膜と接する状態で形成された、導電体からなる第1導電性プレートとを備える。上記第1および第2の半導体装置においては、望ましくは前記第1導電性プレートが電気的にフローティングとされる。また、上記第1および第2の半導体装置の一形態においては、前記第1導電性プレートの上層に、層間絶縁膜を介して、前記第1導電性プレートの少なくとも一部と対向する状態で設けられた第3導電性プレートを有する。この第3導電性プレートはさらに電圧供給源に電気的に接続されることが望ましく、その場合、前記電圧供給源は接地電圧と前記半導体装置の駆動電源電圧との間の所定の電圧を供給するように設定することができる。上記第1および第2の半導体装置の他の一形態では、前記第1導電性プレートは電圧供給源に電気的に接続される。この場合、第1の半導体装置において、前記電圧供給源は、前記高不純物濃度ドレイン層に与えられる電位と、前記ゲート電極の電位との中間の所定電位を生ずるように設定されることが望ましい。第1の半導体装置のさらに他の一形態においては、前記第2絶縁膜上の、前記ゲート電極と隣接する領域に、少なくとも一部が前記表面絶縁膜と接する状態で形成された、導電体からなる第2導電性プレートをさらに備える。この場合、望ましくは第2導電性プレートは電気的にフローティングとされる。また、第1導電体プレートと第2導電体プレートとを電気的に分離し、それぞれに独立した電圧供給源を電気的に接続することもできる。前記第1導電性プレートおよび第2導電性プレートのそれぞれに電圧供給源が接続される場合、第1導電性プレートに接続する電圧供給源は、前記高不純物濃度ドレイン層と前記ゲート電極の電位の差が前記高不純物濃度ソース層と前記ゲート電極の電位の差より大きいとき、前記ドレイン層の電位と前記ゲート電極の電位との中間の所定電位を生ずるように設定され、第2導電性プレートに接続する電圧供給源は、前記高不純物濃度ソース層と前記ゲート電極の電位の差が前記高不純物濃度ドレイン層と前記ゲート電極の電位の差より大きいとき、前記ソース層の電位と前記ゲート電極の電位との中間の所定電位を生ずるように設定されることが望ましい。本発明に係る半導体装置は、少なくともチャネル領域と高不純物濃度ドレイン層との間の、低不純物濃度ドレイン層上に形成された第1絶縁膜上に、ゲート電極と隣接する状態で設けられた第1導電性プレートを備えている。第1導電性プレートは、少なくとも一部がゲート電極の表面絶縁膜と接しており、一つの望ましい場合には、第1導電性プレートが電気的にフローティングとされる。このような第1導電性プレートは、ゲート電極に容量結合し、半導体装置の動作中にゲート電極電位と高不純物濃度ドレイン層の電位の中間電位に自動的に設定される。この状態にある第1導電性プレートによって、高不純物濃度ドレイン層に高電圧が印加されても特に第1絶縁膜下面近傍の低不純物濃度ドレイン層部分の電界集中が緩和され、半導体装置の耐圧が向上する。また耐圧の経時変動が抑制されて耐圧信頼性が向上する。また、ソース層側の第2絶縁膜上にも、少なくとも一部がゲート電極の表面絶縁膜と接する状態で第2導電性プレートが設けられる場合は、ドレイン層側と同様にソース層側の耐圧およびその信頼性も向上する。また、本発明に係る他の形態の半導体装置は、電気的にフローティングの第1導電性プレートや第2導電性プレートに代えて、ゲート電極電位と高不純物濃度ドレイン層など高電圧が印加される側の電位の中間の適切な電位を生ずる電圧供給源に接続された第1導電性プレートや第2導電性プレートを備える。このような第1導電性プレートや第2導電性プレートによっても半導体装置の耐圧およびその信頼性が向上する。以下、本発明の実施形態について図面を参照しながら説明する。以下の実施形態において説明する半導体装置は、電源電圧十数Vから250V程度で駆動する横型でかつMOS型のトランジスタであり、最初に述べた中耐圧ないしは高耐圧トランジスタに対応する。しかしながら、構造の面からは実質的に高耐圧トランジスタというべきデバイスであるから、以下の説明では中耐圧、高耐圧をまとめて高耐圧トランジスタという。第1の実施形態図1は、本発明の第1の実施形態おける半導体装置である、高耐圧MOS型トランジスタPチャネル型の一例を示す断面図である。また、図2は、図1に示す高耐圧MOS型トランジスタの平面レイアウトを示す図である。この高耐圧MOS型トランジスタは特に駆動電圧が20Vから100V程度の場合に好適なものである。なお、図1に示す断面図は、図2におけるA-A線に沿う断面である。図1において、例えば単結晶シリコンからなるP型半導体基板1に低不純物濃度1016cm3のオーダーのN型のウェル2が形成されている。ウェル2は半導体基板1への不純物熱拡散によって形成可能である。あるいは、半導体基板1上に成長させたN型エピタキシャル層としてウェル2を形成することもできる。また、半導体基板1自体をN型としてもよい。このようなウェル2自体、ウェル2が形成されるエピタキシャル層および半導体基板1自体をまとめて半導体層とする。これは、以下のすべての実施形態においても適用される。ウェル2内には、互いに離間して低不純物濃度1×1017cm3程度のP型ソース層3と低不純物濃度1×1017cm3程度のP型ドレイン層4が形成されている。これら低不純物濃度ソース層3およびドレイン層4はそれぞれソースオフセット層、ドレインオフセット層と呼ばれる不純物層であり、高耐圧MOS型トランジスタのドリフト領域として働き、それぞれソース耐圧、ドレイン耐圧を確保する。以下では、低不純物濃度ソース層3およびドレイン層4を、それぞれ、ソースオフセット層3、ドレインオフセット層4という。また、図1において、ソースオフセット層3の表面の一部から外部にあるウェル2の表面にわたる領域、およびドレインオフセット層4の表面の一部から外部にあるウェル2の表面にわたる領域は、LOCOS法で形成された例えば膜厚約400nmの素子分離絶縁膜7に被覆されている。また、ソースオフセット層3およびドレインオフセット層4の表面には、それらに挟まれるトランジスタのチャネル領域を囲むように、厚いオフセット絶縁膜8が設けられて当該チャネル領域を区画する。また、オフセット絶縁膜8のチャネル側端部はソースオフセット層3およびドレインオフセット層4の端部とほぼ一致している。チャネル長は例えば約4μmである。オフセット絶縁膜8は素子分離絶縁膜7と同時にLOCOS法で形成され、その膜厚は約400nmである。また、オフセット絶縁膜8のチャネル長方向の長さはソースオフセット層3上およびドレインオフセット層4上共に例えば約4μmである。なお、以下では、適宜、オフセット絶縁膜8のうち、ドレインオフセット層4上に形成された部分第1絶縁膜をドレイン側オフセット絶縁膜8aという。また、オフセット絶縁膜8のうち、ソースオフセット層3上に形成された部分第2絶縁膜をソース側オフセット絶縁膜8bという。オフセット絶縁膜8によって区画されたウェル2のチャネル領域上には膜厚約150nmのゲート絶縁膜9が形成され、当該ゲート絶縁膜9上にゲート電極10が形成されている。ゲート電極10は、例えば、膜厚が約300nmのN型ポリシリコン膜からなり、ゲート絶縁膜9上からその両側のオフセット絶縁膜8上にかけて延在する。ドレイン側オフセット絶縁膜8a上の、ゲート電極10と隣接する領域には、導電体からなる第1導電性プレート11aが設けられている。第1導電性プレート11aは、例えば、膜厚が約300nmのN型またはP型のポリシリコン膜からなり、ゲート電極10の形成工程とは別の工程で形成される。例えば、図1に示す高耐圧MOS型トランジスタのゲート電極形成工程とは別の工程でゲート電極が形成されるMOS型トランジスタ例えば、低電圧駆動MOS型トランジスタが、図1に示す高耐圧MOS型トランジスタと同一の基板上に混載される場合には、当該MOS型トランジスタのゲート電極形成と同一の工程において、第1導電性プレート11aを形成することができる。第1導電性プレート11aは、その一部がゲート電極10の表面に形成された表面絶縁膜20と接し、かつ表面絶縁膜20の一部を被覆している。本実施形態では、特に、第1導電性プレート11aの一部をゲート電極10上にオーバーラップさせた構造を採用している。表面絶縁膜20は、ゲート電極10と第1導電性プレート11aとを電気的に分離可能であればゲート電極10の一部に設けられていてもよいが、図1の例では、ゲート電極10の表面全体を被覆する表面絶縁膜20を設けている。特に限定されないが、ここでは、N型ポリシリコン膜からなるゲート電極10を形成した後、ゲート電極10の表面を熱酸化法により酸化することでシリコン酸化膜からなる絶縁膜を形成するとともに、必要に応じて、さらに絶縁膜を堆積することで表面絶縁膜20を形成している。堆積する絶縁膜は特に限定されないが、例えば、TEOStetraethylorthosilicate膜、シリコン窒化膜、シリコン酸窒化膜を使用することができる。また、ソース側オフセット絶縁膜8b上の、ゲート電極10と隣接する領域には、導電体からなる第2導電性プレート11bが設けられている。第1導電性プレートと同様に、第2導電性プレート11bは、例えば、N型またはP型のポリシリコン膜で形成することができる。第2導電性プレート11bは、その一部がゲート電極10の表面に形成された表面絶縁膜20と接し、かつ表面絶縁膜20の一部を被覆している。本実施形態では、第2導電性プレート11bの一部をゲート電極10上にオーバーラップさせた構造を採用している。本実施形態では、第1導電性プレート11aおよび第2導電性プレート11bは、同一の工程において同時に形成される。なお、後述するように、この高耐圧MOS型トランジスタでは、第1導電性プレート11aと第2導電性プレート11bとは電気的に接続されている。以下、第1導電性プレート11aと第2導電性プレート11bとを区別しない場合は、単に、導電性プレート11という。なお、導電性プレート11は、電気的にフローティングの状態にある。ソースオフセット層3内の表面部にはソース層5が形成され、またドレインオフセット層4内の表面部にはドレイン層6が形成されている。これらソース層5およびドレイン層6は、例えばゲート電極10および導電性プレート11の形成後、素子分離絶縁膜7とオフセット絶縁膜8をマスクとし、イオン注入などで不純物導入することによって同時に形成される。ソース層5およびドレイン層6はP型の高不純物濃度を有し、濃度は例えば約1×1020cm3である。素子分離絶縁膜7、オフセット絶縁膜8、ゲート電極10および導電性プレート11を含む全面をシリコン酸化膜からなる層間絶縁膜12が被覆し、ソース層5上およびドレイン層6上の層間絶縁膜12の部分にコンタクトホール13が開口されている。さらに、コンタクトホール13上には、例えば、Ti/TiNバリアメタル膜とAl合金膜の積層膜からなる配線14、15が形成される。配線14はソース層5に、配線15はドレイン層6にそれぞれ電気的に接続されている。次に、本発明の第1の実施形態における半導体装置の平面パターンレイアウト、すなわち平面視における構造の例を図2を参照して説明する。半導体基板1あるいはN型ウェル2図示省略の表面は素子分離絶縁膜7で被覆されており、所定の箇所にソース層5図1参照のためのソース層開口領域17、ドレイン層6図1参照のためのドレイン層開口領域18およびチャネル領域区画開口領域19が設けられている。そして、ドレイン層開口領域18とチャネル領域区画開口領域19の間の両者が対向する部分、およびソース層開口領域17とチャネル領域区画開口領域19の間の両者が対向する部分も実質的に素子分離絶縁膜7で構成されるが、この部分がドレイン側オフセット絶縁膜8aおよびソース側オフセット絶縁膜8b図1参照に対応する。ソース層開口領域17およびドレイン層開口領域18上に複数のコンタクトホール13が形成され、その上にそれぞれ配線14、配線15が形成されている。ゲート電極10はチャネル領域区画開口領域19を完全に被覆するとともに、素子分離絶縁膜7オフセット絶縁膜8にオーバーラップしている。チャネル幅方向の、ゲート電極10の長さは、例えば数十μmである。ゲート電極10は、表面絶縁膜20および層間絶縁膜12図1参照に開口されたコンタクトホール13を通じて配線16と電気的に接続されている。図2の例では、導電性プレート11は、配線16の直下を除くゲート電極10の外縁部と、例えば、0.1μmから0.5μmの幅の重なりを有し、ゲート電極10を取り囲む状態で配置されている。また、導電性プレート11は、半導体装置を構成する他の部分例えば配線などとも電気的に接続されない。また、導電性プレート11は図2に示すように、ソース層5に対する配線14およびドレイン層6に対する配線15それぞれとチャネル長方向に距離S1、S2をもって離間しており、その値は共に1μm以上である。なお、配線16の直下に導電性プレート11を配置することも可能である。図1および図2に示す高耐圧MOS型トランジスタにおいては、ソース層5、ソースオフセット層3、ドレイン層6、ドレインオフセット層4、ソース層開口領域17、ドレイン層開口領域18の名称を固定して説明している。しかしながら、この高耐圧MOS型トランジスタは、高耐圧半導体回路中において、動作中のある期間に例えばソース層5に接地電圧のような低電圧が印加されてドレイン層6に高電圧が印加されるが、他の期間には逆にソース層5に高電圧が印加されてドレイン層6に低電圧が印加されるような回路素子として設計されている。このため、ソース側とドレイン側の役目を入れ替えても実質的に同一の特性が得られるように、ゲート電極10の中心を通りチャネル幅方向図2における縦方向に延びる直線に関して線対称のパターン配置となるように、ゲート電極10、導電性プレート11、オフセット絶縁膜8など、すべてのトランジスタ構成要素が形成されている。なお、ゲート電極10はチャネル領域の電流を制御するだけである。したがって、ソース側とドレイン側の入れ替わりがあってもゲート電極10に与えられる電圧はその入れ替わりに対して原則的には独立である。Pチャネル型の場合、ゲート電圧はソース層としての役割を果たす不純物層に印加される電圧に対して、数V例えば5V程度の負電圧とする場合と高電位差例えば、20~100V程度の負電圧とする場合との両方のケースがあり得る。ここで、用語について定義する。電位は、ウェル2のような半導体層に外部から与えられる設定電位半導体層の電位という。を基準とした電位である。高電圧は、半導体層とゲート電極間の電位差よりも大きい電位差を意味する。高電位は、半導体層とゲート電極間の電位差より大きい電位差高電圧が印加されるときの、前記半導体層の電位を基準とした電位の絶対値を意味する。したがって、例えば、半導体層の電位が接地電位のとき、負の高電圧が印加される箇所の電位も高電位という。このような定義は、本発明に関する説明すべてにわたって適用される。本実施形態における半導体装置は、上述したように、オフセット絶縁膜8上の、ゲート電極10と隣接する領域に、ゲート電極10と所定のオーバーラップ幅で重なりを有するとともに電気的にフローティング状態にある導電性プレート11を備えており、この導電性プレート11の作用によって半導体装置の耐圧が改善される。なお、図1および図2に示すPチャネル高耐圧MOS型トランジスタのような半導体装置の耐圧値は以下の方法によって得られる。第1の方法では、ウェル2、ソース層5およびゲート電極10を接地電位にし、配線15を介してドレイン層6に負の電圧を印加して次第にその電圧の絶対値を上昇させていき、ドレイン層6との境界を含むドレインオフセット層4内で降伏現象を起こし始める電圧を測定する。第2の方法では、ドレイン層6を接地電位にし、ウェル2、ソース層5およびゲート電極10に正の電圧を印加して次第に電圧を上昇させていき、ドレイン層6との境界を含むドレインオフセット層4内で降伏現象を起こし始める電圧を測定する。この第2の方法は第1の方法と等価である。図5は、本実施形態によるMOS型トランジスタにおいて、導電性プレート11を除去したトランジスタのドレインオフセット層4内に生ずる電位分布図であり、等電位線pを点線で示している。トランジスタの各部は、上述した第1の方法による電圧にバイアスされているものとする。図5に示すように、ドレイン層6が高電位に設定された場合、ドレインオフセット層4内の電位は、チャネル領域の方向に向かって次第に低下する。このトランジスタの場合、ドレインオフセット層4のドレイン層6に近い部分のオフセット絶縁膜8底面近傍領域では横方向への電圧値の減少は比較的緩やかである。しかしながら、ドレインオフセット層4のゲート電極10の端部直下部分のオフセット絶縁膜8底面近傍領域で電圧値の横方向への減少割合が大きく、電界集中が起こっている。これによりこの部分で降伏を起こす確率が大きく、トランジスタとしての耐圧が低下し易い。一方、図4は、本実施形態によるMOS型トランジスタにおいて、ドレインオフセット層4内に生ずる電位分布図であり、図5と同じく等電位線pを点線で示している。また、トランジスタの各部は上述した第1の方法による電圧にバイアスされているものとする。ドレイン層6が高電位とされ、ソース層5とゲート電極10間の電位差よりドレイン層6とゲート電極10間の電位差の方が著しく大きい条件下にあるとき、ゲート電極10と導電性プレート11との強い容量結合によって導電性プレート11が自動的に、ゲート電極10の接地電位と配線15またはドレイン層6に設定された負の高電位の中間電位に設定される。これはゲート電極10と導電性プレート11とが表面絶縁膜20を介して対向しており、この間の結合容量が比較的大きいことと、導電性プレート11が電気的にフローティングであることに基づく。また、図4に示すようにドレインオフセット層4のドレイン層6に近い部分のオフセット絶縁膜8底面近傍領域においては、導電性プレート11第1導電性プレート11aが存在することによってドレイン層6からチャネル領域方向に向かう電圧降下は緩やかではないが、導電性プレート11の電位がゲート電極10の接地電位よりはかなり高い中間電位を保持しているのでドレイン層6と導電性プレート11との電位差は大きくなく、電界集中は小さいといえる。一方、ドレインオフセット層4のゲート電極10の端部直下部分のオフセット絶縁膜8底面近傍領域では、導電性プレート11が中間電位であることにより、図5の場合より低電位とすることができる。この結果、図4に示すようにゲート電極10の直下に位置するドレインオフセット層4ではチャネル長方向の電位勾配や電界集中が緩和され、ゲート電極10の端部に起因する電界集中が抑制される。このようにして高耐圧MOS型トランジスタとしての耐圧が向上する。このことは高耐圧半導体回路中の一素子として本発明に係るトランジスタが動作中、例えば、ドレイン層に高電圧が印加されていてトランジスタがオフ状態にあるときに流れるオフリーク電流が低減することを意味する。また高電界に起因するインパクトイオン化を通じてエネルギーを得たキャリアがオフセット絶縁膜へ注入され、界面準位となってドレインオフセット層内の電位分布を経時的に変化させ、耐圧を変動させることがなくなり、ドレイン耐圧などの信頼性が向上する。図1および図2に示したゲート電極10と導電性プレート11の配置は一例であり、図示の配置に限らず、ゲート電極10のオフセット絶縁膜8上におけるチャネル長方向の端部位置、ゲート電極10と導電性プレート11とのオーバーラップ幅、表面絶縁膜20の膜厚、第1導電性プレート11aのドレイン層6と対向する端部のドレイン側オフセット絶縁膜8a上の位置などは必要に応じて調整することができる。このような調整によってドレインオフセット層4内の電位分布を適切に変化させ、電界強度を最小に抑制することが可能である。高耐圧MOS型トランジスタでは、オン抵抗を低減して特性を向上させるためにドレインオフセット層4の不純物濃度を増加させることが望ましい同時にソースオフセット層3の不純物濃度も増加する。。しかしながら、ドレインオフセット層4の不純物濃度を高くした場合、特にドレインオフセット層4のチャネル領域に近い部分のドレイン側オフセット絶縁膜8a底面領域で電界強度が最大となる傾向がある。本発明によれば、図4に示したように、特にドレインオフセット層4のチャネル領域に近い部分で電界集中が緩和されるのでドレインオフセット層4の不純物濃度を増加させることができる余裕が生じるという利点も得られる。なお、本実施形態によるトランジスタはゲート電極の中心に関して左右対称な形状を有するので、ソース層とドレイン層の役割を入れ替え、印加する電圧を交換して駆動させても効果には変化がない。図2では、導電性プレート11がゲート電極10を、配線16が設置される領域を除いて概ね取り囲むようなパターンを有する場合を示した。図3は、別の平面パターンを有する導電性プレートを備えた高耐圧MOS型トランジスタを示す平面レイアウト図である。このトランジスタのチャネル長方向図3の横方向の断面構造は図1と同じであり、導電性プレートの平面パターンだけが異なる。この例では、第1導電性プレート11aと第2導電性プレート11bとが電気的に分離されている。各導電性プレート11a、11bとゲート電極10との重なりなどの配置、寸法は、図1および図2におけるトランジスタと同等に設定される。また、第1導電性プレート11a、第2導電性プレート11bは電気的にフローティングである。図2に示すトランジスタが有する導電性プレート11はゲート電極10の周囲を取り囲む一体物として形成されるため、導電性プレート11とゲート電極10との間の容量結合を強めることができる。しかしながら、ゲート電極10とドレイン層6との間に位置する領域において導電性プレート11第1導電性プレート11aに自動的に設定された上記中間電位はゲート電極10とソース層5との間に位置する領域の導電性プレート11第2導電性プレート11bの部分にも設定されることになる。そうするとこの設定電位がソースオフセット層3内部の電位分布にも影響を及ぼす可能性がある。これに対し、図3に示す構造を採用すると、トランジスタの動作中、第1導電性プレート11aは、例えば、容量結合によりゲート電極10とドレイン層6の電位の中間電位に設定される一方、第2導電性プレート11bは、ほぼ接地電位に設定される。したがって、図3に示す構造を採用した場合、第1導電性プレート11aに設定される中間電位がソースオフセット層3内部の電位分布に与える影響をなくすことができる。なお、第1導電性プレート11aと第2導電性プレート11bとは、互いの容量結合を回避するためにゲート電極10のチャネル幅方向の端部に隣接する部分において、図3にS3で示す相当の距離、例えば1μm以上離間しておくことが望ましい。第2の実施形態図6は、本発明の第2の実施形態における半導体装置である、高耐圧MOS型トランジスタPチャネル型の一例を示す断面図である。また、図7は、図6に示す高耐圧MOS型トランジスタの平面レイアウトを示す図である。なお、図6に示す断面図は、図7におけるB-O-C線に沿う断面である。すなわち、図6に表示した点線より左の部分B-OはMOS型トランジスタのチャネル幅方向の断面であり、点線より右の部分O-Cはチャネル長方向の断面である。図6において、例えば単結晶シリコンからなるP型半導体基板21に低不純物濃度1016cm3のオーダーのN型のウェル22が形成されている。ウェル22は第1の実施形態と同様にして形成される。まず、チャネル長方向、すなわちO-C間の断面について説明する。ウェル22内には、P型の低不純物濃度1×1017cm3程度を有するドレイン層23が形成され、高耐圧MOS型トランジスタのP型ドレインオフセット層となっている以下、ドレイン層23をドレインオフセット層23という。。ドレインオフセット層23上の一部から右外側のウェル22の表面はLOCOS法で形成された例えば膜厚約400nmの素子分離絶縁膜25に被覆されている。また、図1において、ドレインオフセット層23の左側部分の上には素子分離絶縁膜25と同時にLOCOS法で形成された厚いオフセット絶縁膜26ドレイン側オフセット絶縁膜26aが設けられており、例えばその膜厚は約400nm、チャネル長方向の長さは約4μmに設定されている。ドレインオフセット層23内の表面部にはさらにP型の高不純物濃度約1×1020cm3を有するドレイン層24が形成されている。一方、トランジスタのチャネル領域となるウェル22の表面上にはオフセット絶縁膜26に接して例えば膜厚約150nmのゲート絶縁膜27が形成され、当該ゲート絶縁膜27上にゲート電極28が形成されている。ゲート電極28は、例えば、膜厚が約300nmのN型ポリシリコン膜からなり、ゲート絶縁膜27上からオフセット絶縁膜26上に延在してゲート電極28が形成されている。当該ゲート電極28には、第1の実施形態のトランジスタと同様、ゲート電極28の表面全体を被覆する表面絶縁膜40が設けられている。なお、図6にはトランジスタのソース部分を表示していないが、実際には本トランジスタも、チャネル長方向に、第1の実施形態に係る高耐圧MOS型トランジスタ図1参照と同様の断面構造を有している。すなわち、ゲート電極28直下のチャネル領域を挟んでドレインオフセット層23、ドレイン層24およびオフセット絶縁膜26ドレイン側オフセット絶縁膜26aと反対側に、それらに対応したP型の低不純物濃度ソースオフセット層、P型の高不純物濃度ソース層およびソースオフセット層上に形成されたオフセット絶縁膜ソース側オフセット絶縁膜26bが存在する。なお、以下では、ドレイン側オフセット絶縁膜26aおよびソース側オフセット絶縁膜26bを区別しない場合、適宜、オフセット絶縁膜26と呼称する。また、チャネル長方向と垂直なチャネル幅方向、すなわちB-O間の断面に示すように、ウェル22の表面上にゲート絶縁膜27に隣接して素子分離絶縁膜25が形成されている。そして、ゲート絶縁膜27上から素子分離絶縁膜25上まで延在してゲート電極28が位置している。以上に説明したB-O、O-C断面の結合構造から理解できるように、素子分離絶縁膜25およびオフセット絶縁膜26はトランジスタのチャネル領域を取り囲むことによってチャネル領域を区画している。チャネル長は、例えば約4μmである。また、オフセット絶縁膜26のチャネル側端部はドレインオフセット層23の端部とほぼ一致している。また、第1の実施形態と同様に、ドレイン側オフセット絶縁膜26a上の、ゲート電極28と隣接する領域に、導電体からなる第1導電性プレート29aが設けられている。また、ソース側オフセット絶縁膜26b上の、ゲート電極28と隣接する領域に、導電体からなる第2導電性プレート29bが設けられている図7参照。第1導電性プレート29aおよび第2導電性プレート29bは、その一部がゲート電極28の表面に形成された表面絶縁膜40と接し、かつ表面絶縁膜20の一部を被覆している。本実施形態では、第1導電性プレート29aの一部および第2導電性プレート29bの一部がゲート電極28上にオーバーラップしている。後述するように、この高耐圧MOS型トランジスタでは、第1導電性プレート29aと第2導電性プレート29bとは電気的に接続されている。以下、第1導電性プレート29aと第2導電性プレート29bとを区別しない場合は、単に、導電性プレート29という。導電性プレート29は、ゲート電極28の外縁部と、例えば、0.1μmから0.5μmの幅の重なりを有し、ゲート電極28を取り囲む状態で配置されている。また、導電性プレート29は、半導体装置を構成する他の部分例えば配線などとも電気的に接続されない。また、本実施形態の場合、導電性プレート29のチャネル幅方向の長さは第1の実施形態のそれより大幅に大きく設定されている。素子分離絶縁膜25、オフセット絶縁膜26、ゲート電極28および導電性プレート29を含む全面をシリコン酸化膜からなる層間絶縁膜30が被覆し、ドレイン層24上の層間絶縁膜30の部分にコンタクトホール31が開口されている。さらに、コンタクトホール31上には、例えば、Ti/TiNバリアメタル膜とAl合金膜の積層膜からなる配線33が形成されドレイン層24に電気的に接続されている。さらに、層間絶縁膜30上には、導電性プレート29の、ゲート電極28とチャネル方向に隣接する部分に対向するように面積の大きい第3導電性プレート35が設けられている。第3導電性プレート35は配線33と同時に形成できる。この場合、配線33は、Ti/TiNバリアメタル膜とAl合金膜の積層膜からなる。次に、本実施形態における半導体装置の平面パターンレイアウト、すなわち平面視における構造の例を図7を参照して説明する。半導体基板21あるいはN型ウェル22図示省略の表面は素子分離絶縁膜25で被覆され、所定の箇所に上に述べた高不純物濃度のソース層のためのソース層開口領域36、ドレイン層24図6参照のためのドレイン層開口領域37およびチャネル領域区画開口領域38が設けられている。そして、ドレイン層開口領域37とチャネル領域区画開口領域38間で両者が対向する部分、およびソース層開口領域36とチャネル領域区画開口領域38間で両者が対向する部分も実質的に素子分離絶縁膜25となっているが、この部分はドレイン側オフセット絶縁膜26aおよびソース側オフセット絶縁膜26b図6参照に対応する。素子分離絶縁膜25はこのような開口領域36、37、38を有するので、上記高不純物濃度のソース層およびドレイン層24は、例えばゲート電極28および導電性プレート29の形成後に、素子分離絶縁膜25とオフセット絶縁膜26をマスクとし、イオン注入などで不純物導入することによって同時に形成される。ソース層開口領域36およびドレイン層開口領域37上に複数のコンタクトホール31が形成され、その上にそれぞれ配線32、配線33が形成されている。また、導電性プレート29は、図7に示すようにソース層に対する配線32およびドレイン層24に対する配線33それぞれとチャネル長方向に距離S4、S5をもって離間しており、その値は共に1μm以上である。ゲート電極28はチャネル領域区画開口領域38を完全に被覆するとともに、素子分離絶縁膜25オフセット絶縁膜26にオーバーラップしている。チャネル幅方向の、ゲート電極28の長さは、例えば数十μmである。ゲート電極28は、表面絶縁膜40および層間絶縁膜30図6参照に開口されたコンタクトホール31を通じて配線34と電気的に接続されている。図7の例では、導電性プレート29は、配線34の直下を除くゲート電極28の外縁部と重なりを有している。さらに、第3導電性プレート35は導電性プレート29と大きい面積で重なり合い、層間絶縁膜30を介して対向するように設けられている。このために導電性プレート29の、ゲート電極28とチャネル方向に隣接する部分はゲート電極28から当該方向に大きく突出するパターンに形成され、それに対応して第3導電性プレート35の面積も大きく形成されている。また、第3導電性プレート35は、図示していないが例えば外部電源に接続されており、あるいはトランジスタが半導体回路の一素子として設けられているときは当該トランジスタの電源ライン、接地電圧からトランジスタの駆動電源電圧間の任意の電圧を発生する基準電圧発生回路、接地ラインなど適切な電圧供給源に接続されている。本実施形態による高耐圧MOS型トランジスタは、導電性プレート29および第3導電性プレート35を除き、第1の実施形態による高耐圧MOS型トランジスタと断面構造、平面パターンレイアウト、各層の不純物濃度などについてはほぼ同一である。またこのトランジスタは第1の実施形態とほぼ同一のバイアス条件で駆動し、ドレイン側とソース側の役目を入れ替えて駆動が可能であるように設計されている。本実施形態による高耐圧MOS型トランジスタは、第3導電性プレート35と、層間絶縁膜30を介して第3導電性プレート35と対向する部分を有する導電性プレート29とを備える点で第1の実施形態で説明した高耐圧MOS型トランジスタと相違する。これら導電性プレート29および第3導電性プレート35によって、第1の実施形態と同様にドレイン耐圧およびその信頼性を向上させることができる。図8は、図6および図7に示したトランジスタにおけるゲート電極28、導電性プレート29および第3導電性プレート35間の容量結合状態を示す図である。電気的にフローティング状態の導電性プレート29の電位V0は近似的に以下に示す式で表される。この式は、トランジスタが例えば第1の実施形態で述べた耐圧の第1の測定方法と同一のバイアス条件、すなわちウェル22、ソース層およびゲート電極28が接地電位に設定され、ドレイン層24に負の高電圧が印加されてトランジスタが動作している場合にも適用できるので、以下この場合について説明する。上記式において、V1:ゲート電極28の電位、V2:ゲート電極28の近傍でチャネル幅方向に延びる素子分離絶縁膜25直下のウェル22の電位、V3:トランジスタが動作中の場合は、ドレイン側オフセット絶縁膜26a直下における、ドレインオフセット層23の代表電圧およびソースオフセット層図示していないの代表電圧を考慮した有効電位、V4:第3導電性プレート35の電位である。また、C1:ゲート電極28と導電性プレート29との表面絶縁膜40を介した結合容量、C2:導電性プレート29の一部と、ゲート電極28の近傍でチャネル方向に延びる素子分離絶縁膜25直下のウェル22との間の容量、C3:導電性プレート29と、ドレインオフセット層23およびソースオフセット層との間の容量、C4:導電性プレート29と第3導電性プレート35間の結合容量である。上記式から、第3導電性プレート35への印加電圧あるいは設定電位と、導電性プレート29および第3導電性プレート35間の容量C4、すなわち両者のオーバーラップ対向面積とを変化させて導電性プレート29の電位V0を調節できることが理解できる。その他の容量や電位、例えばC2、C3、V1、V2、V3もV0に寄与するがこれらはトランジスタに固定されたパラメータであり、故意に変更することが難しい。また、ゲート電極28と導電性プレート29間の容量C1は両者の対向面積や表面絶縁膜40の膜厚の制限対向面積はゲート電極28のサイズに基づく上限があり、表面絶縁膜40の膜厚は、ゲート電極28と導電性プレート29との間の耐圧を確保するための下限がある。によりC1を過度に大きくできず、V0への寄与がある程度制限を受ける。これに対して、第3導電性プレート35および導電性プレート29の、ゲート電極28にチャネル方向に隣接する部分のパターン設計は比較的自由度が高い。したがって、V4として所望の電圧を選択するとともに導電性プレート29および第3導電性プレート35のオーバーラップ面積を大きく設定してC4による強い容量結合を作り、フローティングの導電性プレート29の電位V0を、トランジスタの耐圧および信頼性をさらに向上できる適切な電位とすることが可能となる。この点で本実施形態は、第1の実施形態より耐圧とその信頼性向上効果を大きくできる利点を有する。また、本実施形態によるトランジスタが半導体集積回路装置の一素子である場合、V4専用の供給電圧発生回路や外部電源を用意せず、V4として当該集積回路の接地電位、電源電位、基準電圧発生回路から得られる電位を流用しても十分V0値を制御することができる。なお、本実施形態における第3導電性プレートを、図3に示す半導体装置の第1導電性プレート11aおよび第2導電性プレート11bのそれぞれに、独立に適用することも可能である。また、図3に示す半導体装置の第1導電性プレート11aのみに第3導電性プレートを適用してもよい。第3の実施形態図9は、本発明の第3の実施形態における半導体装置である、高耐圧MOS型トランジスタPチャネル型の一例を示す断面図である。また、図10は、図9に示す高耐圧MOS型トランジスタの平面レイアウトを示す図ある。この高耐圧MOS型トランジスタは特に駆動電圧が20V~200V程度の場合に好適なものである。図9に示す断面図は、図10におけるD-D線に沿う断面である。図9において、例えば単結晶シリコンからなるP型半導体基板41に低不純物濃度1016cm3のオーダーのN型のウェル42が形成されている。ウェル42は第1の実施形態と同様にして形成される。ウェル42内の所定の領域には、高不純物濃度濃度は例えば約1×1020cm3のP型ソース層43が形成されている。また、ソース層43と離間して低不純物濃度1×1017cm3程度のドレイン層44以下、ドレインオフセット層44という。が形成され、ドレインオフセット層44の領域に高不純物濃度濃度は例えば約1×1020cm3のP型ドレイン層45が形成されている。ソース層43から外側のウェル42の表面、およびドレインオフセット層44の表面の一部から外側にあるウェル42の表面は、LOCOS法で形成された例えば膜厚約400nmの素子分離絶縁膜46で被覆されている。また、ドレインオフセット層44の表面には、ドレイン層45の端部とトランジスタのチャネル領域の間に厚いオフセット絶縁膜47が設けられている。オフセット絶縁膜47のチャネル側端部は、ドレインオフセット層44の端部およびドレイン層45の端部とほぼ一致している。また、オフセット絶縁膜47は素子分離絶縁膜46と同時にLOCOS法で形成されるのでその膜厚は約400nmであり、そのチャネル長方向の長さは例えば約4μmである。オフセット絶縁膜47に隣接してウェル42のチャネル領域上には膜厚約150nmのゲート絶縁膜48が形成され、ゲート絶縁膜48上からオフセット絶縁膜47上に跨ってゲート電極49が形成されている。ゲート電極49は、例えばその膜厚が約300nmのN型ポリシリコン膜からなり、図では見えないがソース層43の端部と微小な領域でオーバーラップするとともにオフセット絶縁膜47上で終端する。当該ゲート電極49には、第1の実施形態のトランジスタと同様、ゲート電極49の表面全体を被覆する表面絶縁膜60が設けられている。また、第1の実施形態と同様に、オフセット絶縁膜47上の、ゲート電極49と隣接する領域に、導電体からなる第1導電性プレート50が設けられている。第1導電性プレート50は、その一部がゲート電極49の表面に形成された表面絶縁膜60と接し、かつ表面絶縁膜20の一部を被覆している。本実施形態では、第1導電性プレート50の一部がゲート電極49上にオーバーラップしている。第1導電性プレート50は、電気的にフローティングの状態にある。上述したソース層43およびドレイン層45は素子分離絶縁膜46、オフセット絶縁膜47および上記ゲート電極49をマスクとして例えばイオン注入などで同時に不純物導入することによって形成できる。素子分離絶縁膜46、オフセット絶縁膜47、ゲート電極49および第1導電性プレート50を含む全面をシリコン酸化膜からなる層間絶縁膜51が被覆し、ソース層43上およびドレイン層45上の層間絶縁膜51の部分にコンタクトホール52が開口されている。さらに、コンタクトホール52上には、例えば、Ti/TiNバリアメタル膜とAl合金膜の積層膜からなる配線53、54が形成される。配線53はソース層43に、配線54はドレイン層45にそれぞれ電気的に接続されている。次に、本発明の第3の実施形態における半導体装置の平面パターンレイアウト、すなわち平面視における構造の例を図10を参照して説明する。半導体基板41あるいはN型ウェル42図示省略の表面は素子分離絶縁膜46で被覆されており、所定の箇所にソース層42図9参照とトランジスタのチャネル領域を区画するためのソースチャネル領域区画開口領域56、ドレイン層45図9参照のためのドレイン層開口領域57が設けられている。ドレイン層開口領域57とソースチャネル領域区画開口領域56間で両者が対向する部分も実質的に素子分離絶縁膜46となっているが、この部分はオフセット絶縁膜47図9参照に対応する。ソースチャネル領域区画開口領域56およびドレイン層開口領域57上に複数のコンタクトホール52が形成され、その上にそれぞれ配線53、配線54が形成されている。ゲート電極49はソースチャネル領域区画開口領域56のチャネル領域を被覆するとともに、素子分離絶縁膜46オフセット絶縁膜47にオーバーラップしている。チャネル幅方向の、ゲート電極49の長さは、例えば数十μmである。ゲート電極49は、表面絶縁膜60および層間絶縁膜51図9参照に開口されたコンタクトホール52を通じて配線55と電気的に接続されている。図10の例では、第1導電性プレート50は、少なくともゲート電極49のドレイン層開口領域57側に、例えば、0.1μmから0.5μmの幅の重なりを有している。また、第1導電性プレート50は、半導体装置を構成する他の部分例えば配線などとも電気的に接続されない。第1導電性プレート50の長さはゲート電極49のチャネル幅方向の長さと概ね同一である。また、図10に示すように第1導電性プレート50は、ドレイン層45に対する配線54とチャネル長方向に距離S6をもって離間しており、その値は1μm以上である。なお、第1導電性プレート50はゲート電極49との結合容量を増加させるために、ゲート電極49のチャネル幅方向の端部とも、少なくとも部分的に重なるようなパターンに形成されていてもよい。本実施形態による高耐圧MOS型トランジスタは、以上に説明したように第1の実施形態による高耐圧MOS型トランジスタにおいて、ソースオフセット層3が存在しない構造にしたデバイスである。そして、このトランジスタは単体素子であるか、半導体集積回路中の一素子であるかに関わらず、常時、例えばソース層43に接地電位が与えられ、ドレイン層45にパルス状の負の高電圧が印加されて動作するように設計されており、ソース層43とドレイン層45との間で印加電圧の入れ替えは行われない。ただし、ゲート電極49に印加される電圧はPチャネル型の場合、第1および第2の実施形態と同様ソース層43に印加される電圧に対して数V例えば5V程度の負電圧とする場合と高電位差例えば、20~100V程度の負電圧とする場合との両方のケースがあり得る。本実施形態による半導体装置は、オフセット絶縁膜47上の、ゲート電極49と隣接する領域に、ゲート電極49と所定のオーバーラップ幅で重なりを有するとともに電気的にフローティング状態にある第1導電性プレート50を備えている。そのため、第1導電性プレート50が、トランジスタの動作中にゲート電極49の電位とドレイン層45または配線54の電位の中間電位に設定され、第1の実施形態と同様の効果を奏する。なお、本実施形態における半導体装置の第1導電性プレート50の少なくとも一部に層間絶縁膜51を介して第2の実施形態における第3導電性プレートを対向させた構造にしてもよい。なお、上述した実施形態は本発明の技術的範囲を制限するものではなく、既に記載したもの以外でも、本発明の技術的思想を逸脱しない範囲において、種々の変形および応用が可能である。例えば、上述の各実施形態では、各導電性プレートは電気的にフローティングに形成された。しかしながら、各導電性プレートには、ソース層およびドレイン層に与えられる電位のうち、ゲート電極の電位との差が大きい方の電位と、ゲート電極の電位との中間の所定の電位を直接与えるようにしてもよい。この場合、導電性プレートとゲート電極などとの容量結合なしで、導電性プレートの電位を外部電源や集積回路中に設けた基準電圧発生回路などを用いて自由に強制設定できる。したがって、ゲート電極端部直下の部分を含むオフセット絶縁膜底面近傍のドレインオフセット層またはソースオフセット層内の電界を最小にするような電位を、導電性プレートに設定すれば、ドレイン耐圧ソース耐圧およびその信頼性を最大に向上させることができる。導電性プレートに所定の電位を設定する場合、第1の実施形態において図2に示した平面パターンレイアウトを有する半導体装置では、例えば、ゲート電極10用のコンタクトホール13とチャネル長方向に対向する導電性プレート11上の位置にコンタクトホールを設け、導電性プレート11に上記所定の電位を与える電圧供給源につながる配線を接続したパターンにできる。また、第3の実施形態に係る半導体装置に対しても第1導電性プレート50上にコンタクトホールとそれを通じて当該第1導電性プレート50に所定の電位を与える配線を設けることができる。第1実施形態において図3に示した平面パターンレイアウトを有する半導体装置では、第1導電性プレート11a上および第2導電性プレート11b上のそれぞれにコンタクトホールおよび配線を設け、それぞれの配線に独立した電圧供給源を接続し、独立に電位を設定できるようにする。半導体装置の動作中にソース層5図1参照とドレイン層6図1参照に印加される高電圧が既に述べたように時間的に交換されるので、ソース層5に高電圧が印加される期間ソース層5とゲート電極10間の電位差がドレイン層6とゲート電極10の電位差より大きくなる期間に同期して第2導電性プレート11bにゲート電極10とソース層5の電位の中間の所定電位を、またドレイン層6に高電圧が印加される期間ドレイン層6とゲート電極10間の電位差がソース層5とゲート電極10の電位差より大きくなる期間に同期して第1導電性プレート11aにゲート電極10とドレイン層6の電位の中間の所定電位を印加する回路を追加して実現することができる。また、この半導体装置では、第1導電性プレート11a、第2導電性プレート11bの少なくとも一方に上記のような方法で所定電位を印加できるようにし、他方を電気的フローティングにしてもよい。また、上記各実施形態では素子分離絶縁膜やオフセット絶縁膜としてLOCOS法で形成する絶縁膜を採用したが、半導体層に形成した溝にシリコン酸化膜を含む絶縁膜を埋め込んで形成したSTIShallowTrenchIsolation構造を採用してもよい。またゲート電極、導電性プレートには、ポリシリコン膜以外に基本的に導電性の材質であれば、ポリシリコン膜と高融点金属シリサイド膜との積層膜、アルミニウム、銅やそれらを含む膜を使用してもよい。さらに、上記各実施形態では、半導体装置としてPチャネルのMOS型トランジスタを例示したが、本発明はウェルなどの半導体層、ソースオフセット層、ドレインオフセット層、ソース層、ドレイン層の導電型を反転させたNチャネルMOS型トランジスタにも適用することができる。