"複数のゲート配線とソース配線が行列状に配置され、その交差部に画素とその駆動トランジスタを配置した液晶パネルと、ソース配線駆動回路と、ゲート配線駆動回路と、前記ソース配線駆動回路とゲート配線駆動回路の駆動タイミング制御を行うタイミング制御回路とを有する液晶表示装置において、前記液晶パネルから出力する複数のゲート配線駆動信号毎に立下がり遅延時間を測定し、前記複数の遅延時間に基づいてソース配線駆動タイミングを制御することを特徴とする液晶表示装置。2本のゲート配線駆動信号にそれぞれ対応した立下がり遅延時間を測定し、該2つの遅延時間を平均した値を用いて、上記2本のゲート配線間に配置された画素を駆動するソース配線駆動タイミングを制御することを特徴とする請求項1に記載の液晶表示装置。複数のゲート配線とソース配線が行列状に配置され、その交差部に画素とその駆動トランジスタを配置した液晶パネルと、ソース配線駆動回路と、ゲート配線駆動回路と、前記ソース配線駆動回路とゲート配線駆動回路の駆動タイミング制御を行うタイミング制御回路とを有する液晶表示装置の駆動方法であって、前記液晶パネルから出力する複数のゲート配線駆動信号毎に立下がり遅延時間を測定し、前記複数の遅延時間に基づいてソース配線駆動タイミングを制御することを特徴とする液晶表示装置の駆動方法。上述のように、ゲート配線駆動回路において出力タイミングが変動する対策においては、ゲート配線駆動回路に例えばある製造メーカのゲートドライバICを採用している液晶表示装置において、調達性やコストなど諸般の事情により当該メーカ製に代えて、そのドライバICと同等の性能を持つ他の製造メーカ製のゲートドライバIC変更を検討する場合、デバイス特性の差異による出力遅延時間に相違が生じ、タイミング調整が必要となり、置き換えが容易ではなく、タイミング制御回路内部の定数変更を伴うなどコストアップに繋がる。本願は上記問題点を解決することができ、液晶表示装置におけるゲートドライバICの出力特性の許容性を拡大するものである。この発明による液晶表示装置は、液晶パネルから出力する複数のゲート配線駆動信号毎に立下がり遅延時間を測定し、前記複数の遅延時間に基づいてソース配線駆動タイミングを制御することを特徴とする。本発明における動作タイミングの補正により、液晶表示装置における画素書き込みタイミングが常に一定となるため、使用環境の温度変化に対する視認性の低下を抑制できる。また、駆動回路においてゲートドライバIC置き換え時に、タイミング調整を必要とせず容易に置き換えが可能となりコスト削減に寄与する。以下、本発明の実施の形態について図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図において同一または相当する機能を有する要素には同一の符号を付してある。実施の形態1.本発明における実施形態を図1に基づいて説明する。図1には、液晶表示装置1の概略構成図であり、複数のゲート配線とソース配線が行列状に配置され、その交差部に複数の画素とそれを駆動するTFT図示せずを配置した液晶パネル2と、ソース配線駆動回路としてソースドライバICが2個、ゲート配線駆動回路としてゲートドライバIC1個がCOFChipOnFilm実装されており、液晶表示装置1の外部から電源図示せず、水平、垂直同期信号図示せず、データ信号図示せずおよび基準クロック信号が制御基板14に供給される。図1において、ソースドライバIC12とゲートドライバIC13の複数の入出力端子は液晶パネル2と制御基板14間に接続され、複数のソース配線とゲート配線を駆動する。タイミング制御回路15は、外部より入力される上記基準クロック信号および水平、垂直同期信号を基にゲートドライバIC制御信号3およびソースドライバIC制御信号4を生成し、ソースドライバIC12とゲートドライバIC13を制御する。また、制御基板14はタイミング制御回路15、電源回路16、レベル変換回路部17などで構成される。液晶パネル2のゲート配線入力端子に印加された各ゲート配線駆動信号は、液晶パネル2内の1段目、n段目、最終段のゲート配線G1、Gn、Gend3本が反入力端子側図1において右側から取り出されて上記レベル変換回路部17に入力し、レベル変換回路部17を介してタイミング制御回路15へ入力する。本実施の形態では、このレベル変換されたゲート配線駆動信号OG1,OGn、OGendに基づいてゲート信号遅延tdを検出のうえ、その値に応じてソースドライバIC12に出力するソースドライバIC制御信号4を所定量遅延させるものである。その結果、液晶パネル2内部におけるゲート配線駆動信号に対し、ソースドライバIC12より出力されるソースドライバIC制御信号4のタイミングは常に一定の間隔を保持することが可能となる。図2は上記タイミング回路15の概略構成図を示したものであり、タイミング回路15はタイミング生成回路21と第一カウンタ22カウンタ1と3つの第二カウンタ23カウンタ2a、カウンタ2b、カウンタ2cおよび演算回路25により構成される。本実施の形態においては、さらに上記3本のゲート配線駆動信号の振幅レベルを制御基板に入力可能な信号振幅レベルに変換するレベル変換回路部17が必要である。複数の第二カウンタ23は上記3本のゲート配線駆動信号の実行的な水平走査期間を測定し、演算回路25が遅延時間tdをそれぞれ検出およびその値を記憶し、それらの記憶値に基づいて演算回路25が、ソースドライバIC制御信号4のタイミング補正値18を算出し、タイミング生成回路21へ出力する。次に、タイミング回路15内における上記ソースドライバIC制御信号4のタイミング補正動作について詳細に説明する。3つの振幅変換回路を有するレベル変換回路部17を介して入力された3本のゲート配線駆動信号OG1、OGn、OGendは、それぞれ対応する3つの第二カウンタ23カウンタ2a、カウンタ2b、カウンタ2cにより実行的な1水平走査期間を基準クロック信号DCLKによりカウントされる。ここで、実行的な1水平走査期間とはGn段の水平走査開始タイミングからOGn信号の立下りまでの期間である。カウントされた値は演算回路25にて、第一カウンタ22より入力した1水平走査期間の理論値であるカウント値と比較され、その差が各ゲート配線駆動信号Gnの遅延時間として検出される。第一カウンタ22および第二カウンタ23のカウンタ制御信号9カウンタリセットおよびカウント開始指令は、タイミング生成回路21から各カウンタに入力する。ここで第一カウンタ22のカウント開始および停止は、上記カウンタ制御信号9に基づき行われ、各ゲート配線の理論的走査期間に相当する期間、カウント動作を行う。一方、3つの第二カウンタ23は、カウント開始は上記第一カウンタ22と同一タイミングであり、水平走査開始タイミングと同一であるが、カウント停止はゲート配線駆動信号OG1、OGn、OGendの立下りタイミングに同期して行われ、そのカウント値が実行的な1水平走査期間に相当する。ここで第一カウンタ22における1水平走査期間の理論値は、起動時に液晶パネル2の解像度に応じて設定することが可能である。図2では、一つのゲートドライバICから出力したゲート配線駆動信号出力であっても複数の出力配線の内、各配線毎の出力遅延が出力段で異なることを想定し、任意に3点の検出ポイントを設け説明しているが、検出ポイントを限定するものではない。図3は各カウンタにおける1水平走査期間の測定タイミングを示したものであり、一例としてゲート配線Gn段を取り上げて詳細タイミングを説明する。同図におけるn段目ゲート配線走査期間を表すGn信号は、ゲートドライバIC13の理想的な出力波形であり、Gn信号の立ち上がり時から立下がり期間が図3記載のCount1となり、図2で示した第一カウンタ22のカウント値である。これは1水平走査期間の理論値となる。一方、図3において、前記ゲート配線n段目ゲート配線走査期間を表す信号Gnの立ち上がり時からn段目ゲート配線駆動信号OGnの立下り時までの期間すなわちCount2nが第二カウンタ23でカウントした実行的なn段の1水平走査期間のカウント値である。液晶表示装置において、ゲートドライバIC13の出力は数百段あり、各ゲート配線の段数によって実際の駆動信号において信号遅延時間tdに相違が生じる可能性がある。この相違は、ゲートドライバIC13の各出力段毎の出力インピーダンスバラつきおよび液晶パネル2のゲート配線の浮遊容量のバラつきが主要な要因である。図4は、ゲート配線駆動信号OG1、OGn、OGendの遅延時間の検出タイミング例である。同図に示すように3つの第二カウンタ23により初段G1、任意の出力段Gn、最終段Gnedにおけるゲート配線駆動信号による実行的な水平走査期間を基準クロック信号DCLKによりカウントし、1水平走査期間の理論値とゲート配線駆動信号の遅延を含むカウント値Count2a、2b、2cを基に、各ゲート配線駆動信号毎の遅延時間tda、tdb、tdcを演算回路25において演算、記憶し、タイミング生成回路21に出力する。本実施の形態では、上記3つ遅延時間値に所定の定数負の数も有る得るを加算し、ソース配線駆動出力タイミング補正値18Tgsを計算してタイミング生成回路21内に記憶する。さらに上記液晶パネル2の全ゲート配線G1~Gendによる走査期間を2分割し、すなわち垂直走査期間を2分割し、2つタイミング補正値18Tgsa、Tgsbとして、次フレームのゲート配線G1からGend段による水平走査期間に適用する。すなわちゲート配線G1段からGn段による水平走査期間においては、ゲート配線G1の遅延時間tdaと同Gnの遅延時間tdbとの平均値に応じたタイミング補正値18Tgsaを用い、ゲート配線Gn1からGend段による水平走査期間においては、ゲート配線Gnの遅延時間tdbと同Gendの遅延時間tdcとの平均値に応じたタイミング補正値18Tgsbを用いる。図5にゲート配線駆動信号OGn、OGn1波形とソースドライバIC12制御信号のタイミング図を示す。演算回路25によりソース配線駆動出力タイミング補正値18は、次フレームにおけるソース配線駆動回路ソースドライバIC12への出力する制御信号4図5のLD、POL、Data他の出力タイミングに対して反映され、同図にて破線で示した理想的なゲート配線駆動信号に対して、常に実効的なゲート配線駆動信号の立ち下がり時点に応じた一定のタイミングを維持することとなる。その結果、液晶パネルの画素書き込みタイミングは使用環境やゲートドライバIC13の特性ばらつきによる表示品位の劣化を抑制できる。なお、本実施の形態では、ゲート配線駆動信号の遅延時間tdをG1段、Gn段、Gend段の3本にて測定したが、測定の本数に制限はなく、複数であればその間の平均値が演算可能である。さらに該演算値に基づいて次フレームのソース配線駆動タイミングを補正するが、検出から次フレーム間の補正値の記憶場所として演算回路内であってもよく、またはタイミング生成回路であってもよい。一方、3つのゲート配線駆動信号遅延値により、液晶パネルを2つの領域に分けてソース配線駆動タイミング補正の実施を例示したが、特に2つの領域である理由はなく、検出するゲート配線駆動信号を増やして、領域を増やせばさらにきめ細かく補正が可能となる。また、本実施の形態ではゲート配線G1段からGn段による水平走査期間においては、ゲート配線G1の遅延時間tdaと同Gnの遅延時間tdbとの平均値に応じたタイミング補正値を用い、ゲート配線Gn1からGend段による水平走査期間においては、ゲート配線Gnの遅延時間tdbと同Gendの遅延時間tdcとの平均値に応じたタイミング補正値を用いたが、ゲート配線G1段からGn1段による水平走査期間においては、ゲート配線G1の遅延時間tdaと同Gnの遅延時間tdbとの平均値に応じたタイミング補正値を用い、ゲート配線GnからGend段による水平走査期間においては、ゲート配線Gnの遅延時間tdbと同Gendの遅延時間tdcとの平均値に応じたタイミング補正値を用いてもよい。一般的に、外付けのタイミング制御回路はASICApplicationSpecificIntegratedCircuit、FPGAFieldProgrammableGateArray、マイコンマイクロコントローラ:microcontrollerなどの大規模集積回路により構成されており、本発明においてゲート配線駆動信号の遅延を検出するカウンタ回路、ゲート配線駆動信号の遅延に準じて出力タイミングを調整する演算回路を包含することが可能であり、液晶表示装置からのゲート出力信号を入力するためのレベル変換回路の追加程度で実現可能である。"