"炭化珪素半導体の結晶の0001面に対して予め定められたオフ角を有する表面を形成した第1の炭化珪素半導体層と、上記第1の炭化珪素半導体層の表面上にエピタキシャル成長により形成したメサ状の第2の炭化珪素半導体層とを備え、上記メサ状の第2の炭化珪素半導体層の結晶の0001面が上記第1の炭化珪素半導体層の上記表面に対して傾斜している方向であるオフ方向を、11-20方向とし、上記メサ状の第2の炭化珪素半導体層は、長側面と短側面とを有し、上記長側面が延在している延在方向を、上記オフ方向から、上記第1の炭化珪素半導体層の上記表面の法線を中心軸として回転する方向に、50°から75°の範囲で傾斜させた方向としたことを特徴とするバイポーラ半導体素子。請求項1に記載のバイポーラ半導体素子において、上記第1の炭化珪素半導体層は、炭化珪素半導体の結晶の0001面に対して予め定められたオフ角を有する表面を形成した基板であることを特徴とするバイポーラ半導体素子。請求項1に記載のバイポーラ半導体素子において、上記第1の炭化珪素半導体層は、炭化珪素半導体の結晶の0001面に対して予め定められたオフ角を有する表面を形成した基板の表面上にエピタキシャル成長により形成したものであり、上記基板は除去されていることを特徴とするバイポーラ半導体素子。請求項1から3のいずれか1つに記載のバイポーラ半導体素子において、上記第1の炭化珪素半導体層または上記メサ状の第2の炭化珪素半導体層の一方がカソードエミッタ層であり、上記第1の炭化珪素半導体層または上記メサ状の第2の炭化珪素半導体層の他方がアノードエミッタ層であるゲートターンオフサイリスタであることを特徴とするバイポーラ半導体素子。請求項1から3のいずれか1つに記載のバイポーラ半導体素子において、上記第1の炭化珪素半導体層または上記メサ状の第2の炭化珪素半導体層の一方がコレクタ層であると共に上記第1の炭化珪素半導体層または上記メサ状の第2の炭化珪素半導体層の他方がエミッタ層であるバイポーラトランジスタであることを特徴とするバイポーラ半導体素子。請求項1から3のいずれか1つに記載のバイポーラ半導体素子において、上記第1の炭化珪素半導体層または上記メサ状の第2の炭化珪素半導体層の一方がコレクタ層であり、上記第1の炭化珪素半導体層または上記メサ状の第2の炭化珪素半導体層の他方がエミッタ層であるIGBTであることを特徴とするバイポーラ半導体素子。そこで、この発明の課題は、表面欠陥を低減でき、オン電圧ドリフトを抑制できるバイポーラ半導体素子を提供することにある。上記課題を解決するため、この発明のバイポーラ半導体素子は、炭化珪素半導体の結晶の0001面に対して予め定められたオフ角を有する表面を形成した第1の炭化珪素半導体層と、上記第1の炭化珪素半導体層の表面上にエピタキシャル成長により形成したメサ状の第2の炭化珪素半導体層とを備え、上記メサ状の第2の炭化珪素半導体層の結晶の0001面が上記第1の炭化珪素半導体層の上記表面に対して傾斜している方向であるオフ方向を、11-20方向とし、上記メサ状の第2の炭化珪素半導体層は、長側面と短側面とを有し、上記長側面が延在している延在方向を、上記オフ方向から、上記第1の炭化珪素半導体層の上記表面の法線を中心軸として回転する方向に、50°から75°の範囲で傾斜させた方向としたことを特徴としている。この発明のバイポーラ半導体素子によれば、上記メサ状の炭化珪素半導体層は、長側面が延在している延在方向を、11-20方向であるオフ方向から、上記基板の上記表面の法線を中心軸として回転する方向に、50°から75°の範囲で傾斜させた方向とした。これにより、上記メサ状の半導体層の長側面を、表面欠陥が入りやすい11-20面から離して表面欠陥が入りにくい01-10面に近づけると共に、上記長側面の延在方向が11-20であるオフ方向と一致している場合に比べて、メサ状の炭化珪素半導体層の側面に現れる0001面の層の数を減らすことができる。よって、0001面の層内に入る表面欠陥を減少できるので、オン電圧ドリフトを抑制できる。ここで、図16図17を参照して、01-10面の方が、11-20面に比べて、表面欠陥が入りにくくなる理由を説明する。図16に示す01-10面の法線と11-20方向のバーガーズベクトルBV1とが挟む角度は、図17に示す11-20面の法線と11-20方向のバーガーズベクトルBV1とが挟む角度に比べて大きい。このため、01-10面に対する11-20方向のバーガーズベクトルBV1の角度が、11-20面に対する11-20方向のバーガーズベクトルBV1の角度よりも、浅くなる。したがって、01-10面では、11-20面に比べて、表面欠陥が発生するのに必要なバーガーズベクトルの長さが長くなる。よって、01-10面の方が、11-20面に比べて表面欠陥が入りにくくなる。表面欠陥の発生には、表面から結晶内部に向かって、11-20方向のバーガーズベクトルを持つ欠陥が入る必要がある。この発明では、上記メサ状の炭化珪素半導体層の長側面が延在している延在方向を、11-20方向であるオフ方向から、上記第1の炭化珪素半導体層の上記表面の法線を中心軸として回転する方向に、50°~75°の範囲で傾斜させた方向とした。これにより、図19に示すように、上記オフ方向を11-20方向と同じ方向にした場合に比べて、積層欠陥を確実に低減できる。その理由は、上記メサ状の半導体層の長側面を表面欠陥が入りにくい01-10面に近づけるだけでなく、図12図13を参照して後述するように、上記メサ状の半導体層の01-10面であるか01-10面に近い長側面に現れる0001面の層の数を減らすことができ、0001面の層内に入る表面欠陥を減らすことができることによる。また、一実施形態のバイポーラ半導体素子では、上記第1の炭化珪素半導体層は、炭化珪素半導体の結晶の0001面に対して予め定められたオフ角を有する表面を形成した基板である。この実施形態によれば、上記第1の炭化珪素半導体層を基板としたバイポーラ半導体素子において、表面欠陥を低減でき、オン電圧ドリフトを抑制できる。また、一実施形態のバイポーラ半導体素子では、上記第1の炭化珪素半導体層は、炭化珪素半導体の結晶の0001面に対して予め定められたオフ角を有する表面を形成した基板の表面上にエピタキシャル成長により形成したものであり、上記基板は除去されている。この実施形態によれば、上記基板が除去されているから、順方向通電時に少数キャリアが基板に到達することで基板に含まれる基底面転位が積層欠陥へ拡大するという現象をなくすることができる。したがって、この実施形態のバイポーラ半導体素子によれば、高温や電流密度が高い条件下でも順方向電圧の増大を防ぐことができる。また、一実施形態のバイポーラ半導体素子では、上記第1の炭化珪素半導体層または上記メサ状の第2の炭化珪素半導体層の一方がカソードエミッタ層であり、上記第1の炭化珪素半導体層または上記メサ状の第2の炭化珪素半導体層の他方がアノードエミッタ層であるゲートターンオフサイリスタである。この実施形態によれば、表面欠陥を低減でき、オン電圧ドリフトを抑制できるSiCGTOを提供できる。また、一実施形態のバイポーラ半導体素子では、上記第1の炭化珪素半導体層または上記メサ状の第2の炭化珪素半導体層の一方がコレクタ層であると共に上記第1の炭化珪素半導体層または上記メサ状の第2の炭化珪素半導体層の他方がエミッタ層であるバイポーラトランジスタである。この実施形態によれば、表面欠陥を低減でき、オン電圧ドリフトを抑制できるSiCバイポーラトランジスタを提供できる。また、一実施形態のバイポーラ半導体素子では、上記第1の炭化珪素半導体層または上記メサ状の第2の炭化珪素半導体層の一方がコレクタ層であり、上記第1の炭化珪素半導体層または上記メサ状の第2の炭化珪素半導体層の他方がエミッタ層であるIGBTである。この実施形態によれば、表面欠陥を低減でき、オン電圧ドリフトを抑制できるSiCIGBTを提供できる。この発明のバイポーラ半導体素子によれば、メサ状の炭化珪素半導体層は、長側面が延在している延在方向を、オフ方向から、第1の炭化珪素半導体層の表面の法線を中心軸として回転する方向に、50°から75°の範囲で傾斜させた方向とした。これにより、上記メサ状の半導体層の長側面を、表面欠陥が入りやすい11-20面から離して表面欠陥が入りにくい01-10面に近づけると共に、上記長側面の延在方向が11-20方向と一致している場合に比べて、メサ状の炭化珪素半導体層の側面に現れる0001面の層の数を減らすことができ、0001面の層内に入る表面欠陥を減少できるので、オン電圧ドリフトを抑制できる。以下、この発明を図示の実施の形態により詳細に説明する。図1はこの発明のバイポーラ半導体素子としてのゲートターンオフサイリスタの実施形態の平面図であり、図2は上記実施形態のGTOの断面図であり、図1のA‐A’断面を示している。図2に示すように、この実施形態のGTOは、カソード端子に接続される第1の主電極としてのカソード電極11を下面に有する厚さが約350μm、不純物濃度が1019cm-3程度以上の高不純物濃度の第1の導電型としてのn型のSiC半導体のカソードエミッタ層1を第1のエミッタ層として有する。このカソードエミッタ層1はn型の4H型SiC基板であり、第1の炭化珪素半導体層をなす。なお、4H型のHは六方晶を表し、4H型の4は原子積層が4層周期となる結晶構造を表している。上記カソードエミッタ層1の上に、順に、厚さが約15μmで不純物濃度が1017cm-3程度のp型SiC層によるバッファ層2、厚さが約75μmで不純物濃度が1016~1013cm-3程度の低不純物濃度の第2の導電型としてのp型のSiC半導体のベース層3を第1のベース層として形成する。このp型ベース層3の上に厚さ数μm程度の薄いn型ベース層4を第2のベース層として形成する。n型ベース層4の全面に、後の工程で中央領域を残してp型アノードエミッタ層5とするp型層をエピタキシャル成長法により形成する。なお、上記バッファ層2は必ずしも必要ではなく、これを形成しない場合もある。また、n型カソードエミッタ層1とp型バッファ層2の間に、n型バッファ層を形成してもよい。上記p型アノードエミッタ層5が、メサ状の第2の炭化珪素半導体層となる。次に、第2のエミッタ層としてのp型層のアノードエミッタ層5となる領域を残して、他の領域を反応性イオンエッチング法により、n型ベース層4の表面が露出しかつ表面部分がいくらか除去される程度に深くエッチングしてメサ状のアノードエミッタ層5を形成する。露出したn型ベース層4にイオン注入をして、順次、n型の低抵抗ゲート領域6およびn型のゲートコンタクト領域7を、メサ状のp型アノードエミッタ層5を取り囲むように形成する。なお、低抵抗ゲート領域6は必ずしも必要でなく、これを形成しない場合もある。n型の低抵抗ゲート領域6の不純物濃度は、n型ベース層4の不純物濃度の3倍以上であるのが好ましい。イオン注入の工程で低抵抗ゲート領域6がベース層4の上面近傍にまで形成されてもよい。低抵抗ゲート領域6はアノードエミッタ層5とベース層4の接合部Jから若干離れて形成される。ゲートコンタクト領域7は低抵抗ゲート領域6より更に不純物濃度の高い低抵抗領域であり、接合部Jから離れた位置に形成される。アノードエミッタ層5にアノード端子13につながるアノード電極12を第2の主電極として形成する。また、図2の断面図に示すように、上記メサ状のp型アノードエミッタ層5上に第2の主電極としてのアノード電極12が形成され、上記n型ゲートコンタクト領域7上にゲート電極19が形成される。また、上記ゲート電極19n型SiCベース層4メサ状のp型アノードエミッタ層5およびアノード電極12上に絶縁層としての酸化膜20が形成される。この酸化膜20には、アノード電極用のコンタクトホール20Aが形成され、このコンタクトホール20Aを通してアノード電極12に電気的に接続されるようにアノード端子13が形成される。なお、上記絶縁層としては、SiO2SiN等を採用できる。図1の平面図および図3の模式的な斜視図に示すように、この実施形態のGTOでは、上記メサ状のアノードエミッタ層5は、上記n型ベース層4の上面に沿ってR1R2の2列の列状に配列されている。なお、図3の模式図では、ゲート電極19酸化膜20アノード電極12アノード端子1314の記載を省略している。各アノードエミッタ層5上には上記アノード電極12が形成されており、1つの列R1に配列された複数のメサ状のp型アノードエミッタ層5上のアノード電極12上に1つのアノード端子13が形成されている。また、もう1つの列R2に配列された各メサ状のアノードエミッタ層5上にもアノード電極12が形成されている。この列R2の各アノード電極12に亘って1つのアノード端子14が形成されている。このアノード端子14は、上記酸化膜20に形成されたコンタクトホールを通して上記各アノード電極12に電気的に接続されている。また、この実施形態のGTOでは、図1に示すように、上記メサ状のアノードエミッタ層5による2列R1R2の間で列方向に延在している列間の第1のコンタクトホール20Bが上記酸化膜20に形成され、この第1のコンタクトホール20Bに上記ゲート電極19を露出させる。この第1のコンタクトホール20Bに露出されたゲート電極19に上記第1のコンタクトホール20Bを通して電気的に接続されるように第1のゲート端子15が形成される。また、この実施形態のGTOでは、第2第3の制御端子としての端側のゲート端子1617を有する。この端側のゲート端子16は、上記メサ状のアノードエミッタ層5による上記1つの列R1よりも端側で上記列に沿って列方向に延在している。この端側のゲート端子16は、上記酸化膜20に形成されて上記ゲート電極19を露出させる第2のコンタクトホール20Cに形成されている。これにより、上記端側のゲート端子16は第2のコンタクトホール20Cを通して上記ゲート電極19に電気的に接続されている。また、上記端側のゲート端子17は、上記メサ状のアノードエミッタ層5によるもう1つの列R2よりも端側で上記列に沿って列方向に延在している。この端側のゲート端子17は、上記酸化膜20に形成されて上記ゲート電極19を露出させる第3のコンタクトホール20Dに形成されている。これにより、上記端側のゲート端子17は第3のコンタクトホール20Dを通して上記ゲート電極19に電気的に接続されている。なお、図1の平面図には酸化膜20を示していないが、図1において酸化膜20の外周縁はn型成長層4の外周縁と同様である。また、図1の平面図ではN型ゲートコンタクト領域7ゲート電極19の外周縁のみを描いている。図2の断面図から分かるように、N型ゲートコンタクト領域7ゲート電極19は図1の平面図に示す列R1列R2の領域では列方向に連続して延在しているのではなくて、図1において列方向に隣り合う2つのメサ状p型アノードエミッタ層5間で存在していない領域が有る。一方、N型ゲートコンタクト領域7ゲート電極19は、図1の平面図に示す列R1列R2の領域の外では連続的に延在している。すなわち、図1では詳細に描いていないが、N型ゲートコンタクト領域7ゲート電極19は、図1の平面図に示す列R1および列R2の領域において各メサ状p型アノードエミッタ層5に沿ってメサ状p型アノードエミッタ層5と重ならずに間隔を隔てて梯子状に延在している。この実施形態では、n型SiCベース層4の表面4Aは、SiC半導体結晶の0001面に対して、角度θ=4°のオフ角で傾斜している。したがって、上記カソードエミッタ層1をなすn型の4H型SiC基板の表面1Aは、SiC半導体結晶の0001面に対して、角度θ=4°のオフ角で傾斜している。また、この実施形態では、図1図12図14に示すように、上記メサ状のp型アノードエミッタ層5は、n型SiCベース層4の表面4Aの法線Q1を中心軸として回転する方向に、11-20方向であるオフ方向から角度φ=60°で傾斜させた方向に延在している。これにより、短側面5Cは11-20面となり、長側面5Bは01-10面となる。この実施形態のGTOの動作を以下に説明する。上記アノード端子1314の電位が上記カソード電極11の電位より高い状態で、上記ゲート端子151617の電位を上記アノード端子1314の電位よりも低くして上記アノード端子1314と上記ゲート端子151617との間に順バイアス電圧を印加すると、上記アノード端子1314から上記ゲート端子151617に電流が流れる。この状態では、上記メサ状のアノードエミッタ層5からn型ベース層4にホールが注入されてp型のベース層3に入ると共に、電子がn型のカソードエミッタ層1からp型のベース層3に注入され、GTOはターンオンしてオン状態となる。一方、上記アノード端子1314と上記ゲート端子151617との間に逆バイアス電圧を印加し、上記カソード電極11から上記アノード端子1314に流れる電子流を上記ゲート端子151617に転流すると、GTOはターンオフする。この実施形態のSiCGTOによれば、上記メサ状のp型アノードエミッタ層5の長側面5Bが01-10面になるので、この01-10面である長側面5Bには上記11-20面である短側面5Cに比べて、表面欠陥が入りにくくなる。ここで、図16図17を参照して、上記メサ状のp型アノードエミッタ層5の長側面5Bを01-10面としたことにより、表面欠陥を低減できる理由を説明する。図16は、この実施形態の上記メサ状のp型アノードエミッタ層5の長側面5Bから結晶内部に向かって入る基底面転位のバーガーズベクトルBVを示す模式図である。この実施形態では、上記メサ状のp型アノードエミッタ層5の長側面5Bは、01-10面である。一方、図17は、比較例のメサ状のp型アノードエミッタ層505の長側面505Bから結晶内部に向かって入る基底面転位のバーガーズベクトルBVを示す模式図である。この比較例では、上記メサ状のp型アノードエミッタ層505の長側面505Bは、11-20面である。つまり、この比較例は、図15に示すように、n型SiCベース層504の表面504A上にメサ状のp型アノードエミッタ層505が形成され、このメサ状のp型アノードエミッタ層505は、長側面505Bが11-20面であり、短側面505Cが01-10面である。また、図16図17において、SFは積層欠陥を示し、SDは表面欠陥を示す。この表面欠陥SDにおいて、実線部分は表面欠陥と素子の表面とが交わっている領域を示し、1点鎖線の部分はCコア、波線の部分はSiコアを表している。この表面欠陥SDは、通電による少数キャリアの再結合が起こると拡大し、電流の流れを妨げる積層欠陥SFとなる。図16に示す本実施形態のメサ状のp型アノードエミッタ層5の長側面5Bから結晶内部に向かって入る11-20方向のバーガーズベクトルBV1と長側面5Bの法線とが挟む角度は、図17に示す比較例のメサ状のp型アノードエミッタ層505の長側面505Bから結晶内部に向かって入る11-20方向のバーガーズベクトルBV1と長側面505Bの法線とが挟む角度よりも大きい。また、図16に示す本実施形態のメサ状のp型アノードエミッタ層5の長側面5Bから結晶内部に向かって入る11-20方向のバーガーズベクトルBV2と長側面5Bの法線とが挟む角度は、図17に示す比較例のメサ状のp型アノードエミッタ層505の長側面505Bから結晶内部に向かって入る11-20方向のバーガーズベクトルBV2と長側面505Bの法線とが挟む角度よりも大きい。これにより、11-20面の長側面505Bを持つ比較例に比べて、01-10面の長側面5Bを持つ本実施形態の方が、11-20方向のバーガーズベクトルの角度が浅くなって表面欠陥が発生するのに必要なバーガーズベクトルの長さが長くなる。これにより、本実施形態では、メサ状のp型アノードエミッタ層5の長側面5Bに表面欠陥が入り難くなる。したがって、本実施形態では、pn接合近傍で通電による少数キャリアの再結合が起こることで表面欠陥が拡大して発生する積層欠陥の発生を抑制できる。よって、電流の流れを妨げて通電領域を狭める積層欠陥の発生を抑制できるので、オン電圧ドリフトを抑制できる。尚、図18に、上記メサ状のp型アノードエミッタ層5の長側面5Bが、面から傾斜した場合の角度を横軸とし、縦軸は上記傾斜の角度φが0°のときに発生した表面欠陥発生割合を1としたときの表面欠陥発生割合を示す。上記傾斜角度φが60°120°180°240°300°360°の場合、上記長側面5Bは,,,,,となる。これらの面は、いずれも01-10面に該当する。図18から、上記長側面5Bが01-10面に該当する場合に、表面欠陥発生割合が極小値1となることが分かる。また、上記長側面5Bが、11-20面であるの場合に、表面欠陥発生割合が極大値5.5となることが分かる。なお、図18の特性図では、放射光トポグラフやPLにより、欠陥を特定して、欠陥の個数をカウントし、次に、欠陥を計測したエリアの面積を求めている。上記欠陥の個数を上記エリアの面積で除算した値を表面欠陥発生の割合としている。また、この実施形態のSiCGTOによれば、図12に示すように、上記SiC半導体結晶の0001面が上記n型4H型SiC基板の表面1Aに対して傾斜している方向であるオフ方向を、11-20方向とした。また、上記長側面5Bが延在している延在方向を、上記オフ方向から、上記基板の上記表面1Aの法線Q1を中心軸として回転する方向に、角度φ=60°だけ傾斜させた方向とした。図19の特性図に示すように、この実施形態によれば、図10図11に示す比較例のように、11-20方向であるオフ方向を長側面605Bの延在方向と一致させた場合に比べて、積層欠陥を低減できる。なお、図19の特性図においても、図18の特性図と同様、放射光トポグラフやPLにより、欠陥を特定して、欠陥の個数をカウントし、次に、欠陥を計測したエリアの面積を求めている。上記欠陥の個数を上記エリアの面積で除算した値を積層欠陥発生の割合としている。以下に、延在方向がオフ方向に対して角度φ=60°で傾斜している本実施形態が、延在方向とオフ方向とが一致している比較例に比べて、積層欠陥を低減できる理由を説明する。図10図11に示す比較例では、n型SiCベース層604の表面604Aは、SiC半導体結晶の0001面に対して、角度θ=4°のオフ角で傾斜している。上記0001面が上記n型SiCベース層4の表面4Aに対して傾斜している方向であるオフ方向は、11-20方向であり、このオフ方向と長側面605Bの延在方向とは一致している。上記0001面は、メサ状のp型アノードエミッタ層605の長側面605Bに角度θで傾斜した線として現れる。この長側面605Bは、01-10面となり、短側面605Cは11-20面となる。ここで、上記メサ状のp型アノードエミッタ層605の長さをLとすると、上記長側面605Bに現れる上記線の長さZ1の合計ΣZ1は、次式で算出される。ΣZ1=×d=L×hd...上式において、hは、上記メサ状のp型アノードエミッタ層605の厚さ、dは、上記0001面間の距離である。上記厚さhは、一例として、2000nmである。また、SiCペアで上記0001面を構成すると仮定すると、上記距離dは、0252nmである。これに対し、図12に示す本実施形態では、n型SiCベース層4の表面4Aは、SiC半導体結晶の0001面に対して、角度θ=4°のオフ角で傾斜している点、および、上記0001面が上記n型SiCベース層4の表面4Aに対して傾斜している方向であるオフ方向を、11-20方向とした点は、図11の比較例と同様である。一方、本実施形態では、上記長側面5Bが延在している方向を、上記0001面が上記n型SiCベース層4の表面4Aに対して傾斜している方向であるオフ方向から、上記ベース層4の上記表面4Aの法線Q1を中心軸として回転する方向に、角度φ=60°だけ傾斜させた方向とした。この場合、上記メサ状のp型アノードエミッタ層5の長側面5Bに現れる上記0001面による線は、アノードエミッタ層5のエッジに対して傾斜角θ’で傾斜する。この長側面5Bに現れる0001面による線の長さZ2の合計ΣZ2は、次式で算出される。また、上記角度θ’と角度θと角度φとの間には、次式が成り立つ。ΣZ2=Lhcosθ...tanθ’=tanθ×cosφ...上式において、hは、上記メサ状のp型アノードエミッタ層605の厚さ、dは、上記0001面間の距離である。上記厚さhは、一例として、2000nmである。また、SiCペアで上記0001面を構成すると仮定すると、上記距離dは、0252nmである。上式において、角度φが0°から90°に向かって増加すると、cosφが減少するから、角度θ’が減少し、cosθ’が増加するので、上式から0001面による線の長さZ2の合計ΣZ2が減少する。図13は、上記長側面5Bの傾斜の角度φ=0°のときの線の長さZ2の合計ΣZ2を1とした場合の角度φと線の長さZ2の合計ΣZ2との関係を示すグラフである。図13に示すように、角度φを0°から90°に向かって増加させることにより、メサ状のp型アノードエミッタ層5の長側面5Bに現れる上記0001面による線の合計長さを減少させることができる。これにより、上記メサ状のp型アノードエミッタ層5の長側面5Bに現れる0001面の層の数を減らすことができる。これにより、図19に示すように、上記角度φ=60°にすることで、角度φ=0°の場合に比べて、積層欠陥が発生する割合を確実に低減できる。したがって、この実施形態SiCGTOによれば、表面欠陥を低減でき、オン電圧ドリフトを抑制できる。また、この実施形態のゲートターンオフサイリスタによれば、隣り合う2列R1R2のメサ状のp型アノードエミッタ層5の間で列方向に延在している列間の第1のゲート端子15だけでなく、各列R1R2の端側で各列R1R2に沿って列方向に延在している端側の第2第3のゲート端子1617を有する。これにより、上記メサ状のアノードエミッタ層5による列R1と列R2との間に配列された第1のゲート端子15と端側の第2第3のゲート端子1617とでターンオフ時の転流を分担できて、転流の不揃いを抑制でき、転流能力を向上できる。また、この実施形態では、上記メサ状のアノードエミッタ層5の上記列方向と直交する行方向の寸法が上記アノード端子1314の上記行方向の寸法よりも長い。これにより、上記メサ状のアノードエミッタ層5の行方向の端部が上記アノード端子1314から行方向にはみ出ており、電気特性が不安定になりやすい上記メサ状のアノードエミッタ層5の行方向の端部に上記アノード端子1314が被さらなくなる。よって、アノード端子1314とゲート電極19との間の耐電圧を向上できる。尚、上記実施形態では、上記SiC半導体結晶の0001面が上記n型SiCベース層4の表面4Aに対して傾斜している方向であるオフ方向を11-20方向とし、上記長側面5Bが延在している方向を、上記オフ方向から、上記ベース層4の上記表面4Aの法線Q1を中心軸として回転する方向に、角度φ=60°だけ傾斜させた方向としたが、上記角度φを50°~75°の範囲内の角度に設定してもよい。この角度設定により、図19に示すように、角度φ=0°の場合に比べて、積層欠陥が発生する割合を確実に低減できる。また、上記実施形態では、n型の4H型SiC基板の表面1Aを、SiC半導体結晶の0001面に対して、角度θ=4°のオフ角で傾斜させたが、オフ角θを8°としてもよい。また、上記実施形態では、図1に示すように、n型ベース層4上に2列に配列されたメサ状のアノードエミッタ層5を備えたが、このメサ状のアノードエミッタ層5を図1において上記行方向に3列以上の複数列に配列し、複数列のメサ状アノードエミッタ層5の各列間で列方向に延在する複数の第1のコンタクトホールを酸化膜20に形成し、この複数の第1のコンタクトホールに露出したゲート電極19に複数の第1のゲート端子を電気的に接続してもよい。この場合、第2第3のゲート端子1617と複数の第1のゲート端子とによるさらに多くのゲート端子で転流を分担できて転流の不均一を抑制でき、ゲート電極による転流能力を向上できる。さらに、上記メサ状のアノードエミッタ層5を、図1において上下方向に複数の列に配列してもよい。また、n型ベース層4上にメサ状のアノードエミッタ層5を一列に配列してもよく、n型ベース層4上にメサ状のアノードエミッタ層5を一つだけ配置してもよい。尚、上記実施形態では、第1の炭化珪素半導体層をn型の4H型SiC基板によるカソードエミッタ層1としたが、このn型の4H型SiC基板によるカソードエミッタ層1に替えて、第1の炭化珪素半導体層として図2に仮想線で示すn型の4H型SiCカソードエミッタ層31を備えてもよい。この場合、カソード電極11は、n型の4H型SiCカソードエミッタ層31の下面に形成される。このn型カソードエミッタ層31は、一例として、厚さが150μmで、不純物濃度が1018cm-3である。このn型の4H型SiCカソードエミッタ層31は、厚さが200μmで不純物濃度が1019cm-3であるn型の4H型SiC基板30の表面上にエピタキシャル成長により形成したものである。このn型の4H型SiC基板30の表面30Aは、SiC半導体結晶の0001面に対して、角度θ=4°のオフ角で傾斜している。このn型の4H型SiC基板30は、上記n型の4H型SiCカソードエミッタ層31を形成した後、上記n型の4H型SiC基板30の全て部分をCMPにて除去した。この場合、上述のようなエピタキシャル成長の後、n型4HSiC基板30の全ての部分をCMPにて除去したので、順方向通電時に少数キャリアが基板に到達することで基板に含まれる基底面転位が積層欠陥へ拡大するという現象をなくすることができる。これにより、順方向電圧劣化がほとんど生じなくなるので、長時間の使用が可能となり寿命が長くなる。また、上記実施形態における各層の導電型のp型とn型とを入れ替えて、図5に示すように、p型アノードエミッタ層51n型バッファ層52n型ベース層53p型ベース層54メサ状のn型カソードエミッタ層55と露出したp型ベース層54に形成されたp型の低抵抗ゲート領域56およびp型のゲートコンタクト領域57を備える構成としてもよい。図5の断面図に示すように、上記メサ状のn型カソードエミッタ層55上に第2の主電極としてのカソード電極62が形成され、上記p型ゲートコンタクト領域57上にゲート電極59が形成される。また、上記ゲート電極59p型SiCベース層54メサ状n型カソードエミッタ層55およびカソード電極62上に絶縁層としての酸化膜70が形成される。この酸化膜70には、カソード電極用のコンタクトホール70Aが形成され、このコンタクトホール70Aを通してカソード電極62に電気的に接続されるようにカソード端子63が形成される。また、図4の平面図に示すように、上記メサ状のカソードエミッタ層55は、上記p型ベース層54の上面に沿ってR1R2の2列の列状に配列されている。各カソードエミッタ層55上には上記カソード電極62が形成されており、1つの列R1に配列された複数のメサ状のp型カソードエミッタ層55上のカソード電極62上に1つのカソード端子63が形成されている。また、もう1つの列R2に配列された各メサ状のカソードエミッタ層55上にもカソード電極62が形成されている。この列R2の各カソード電極62に亘って1つのカソード端子64が形成されている。このカソード端子64は、上記酸化膜70に形成されたコンタクトホールを通して上記各カソード電極62に電気的に接続されている。この場合、p型アノードエミッタ層51の下面に形成される電極61はアノード電極となる。また、図4に示すように、酸化膜70に形成された第1のコンタクトホール70Bに上記ゲート端子65が形成されている。この第1のコンタクトホール70Bとゲート端子65は列R1と列R2との間で列方向に延在している。また、酸化膜70に形成された第2第3のコンタクトホール70C70Dに第2第3のゲート端子6667が形成され、この第2第3のゲート端子6667は上記ゲート電極59に電気的に接続されている。上記メサ状n型カソードエミッタ層55の列R1の両脇に第2のコンタクトホール70Cと第1のコンタクトホール70Bが位置し、上記メサ状n型カソードエミッタ層55の列R2の両脇に第3のコンタクトホール70Dと第1のコンタクトホール70Bが位置している。この構成では、第1第2第3のゲート端子656667とカソード端子6364とが近接しているので、アノード電極61の電位がカソード端子6364の電位よりも高い状態で、カソード端子6364とゲート端子656667との間に順バイアス電圧を印加すると、ゲート端子656667からカソード端子6364に電流が流れる。その結果、p型アノードエミッタ層51からn型ベース層53にホールが注入されてp型のベース層54に入ると共に、電子がn型カソードエミッタ層55からp型ベース層54に注入され、GTOはターンオンしてオン状態となる。一方、カソード端子6364とゲート端子656667との間に逆バイアス電圧を印加し、アノード電極61からカソード端子6364に流れる電流をゲート端子656667に転流させると、GTOはターンオフする。この場合の構成においても、上記メサ状のカソードエミッタ層55による列R1と列R2との間に配列された列間の第1のゲート端子65と端側の第2第3のゲート端子6667とでターンオフ時の転流を分担できて、転流の不揃いを抑制できる。また、この変形例においても、上記実施形態と同様、上記メサ状のn型カソードエミッタ層55は、11-20方向に延在していて、短側面55Cを11-20面とし、長側面55Bを01-10面としている。したがって、この変形例のSiCGTOにおいても、上記メサ状のn型カソードエミッタ層55の長側面55Bを01-10面としたことにより、この01-10面である長側面55Bには上記11-20面である短側面55Cに比べて、表面欠陥が入りにくくなる。したがって、上記メサ状のn型カソードエミッタ層55の長側面55Bと短側面55Cとを合わせた側面全体に入る表面欠陥を低減でき、積層欠陥を低減できるので、オン電圧ドリフトを抑制できる。また、この変形例においても、上記SiC半導体結晶の0001面が上記p型SiCベース層54の表面54Aに対して傾斜している方向であるオフ方向を、11-20方向とし、上記長側面55Bが延在している方向を、上記オフ方向から、上記ベース層54の上記表面54Aの法線Q1を中心軸として回転する方向に、角度φ=50°~75°の範囲で傾斜させた方向とした。したがって、この変形例においても、上記長側面55Bの延在方向を上記オフ方向と一致させた場合に比べて、メサ状のn型カソードエミッタ層55で発生する積層欠陥を低減でき、オン電圧ドリフトを抑制できる。なお、この変形例において、第1の炭化珪素半導体層としてのp型4H型アノードエミッタ層51に替えて、図5に仮想線で示すp型4H型アノードエミッタ層71を第1の炭化珪素半導体層として備えてもよい。この場合、アノード電極61は、p型の4H型SiCアノードエミッタ層71の下面に形成される。このp型の4H型SiCアノードエミッタ層71は、p型の4H型SiC基板70の表面上にエピタキシャル成長により形成したものである。このp型の4H型SiC基板70の表面70Aは、SiC半導体結晶の0001面に対して、角度θ=4°のオフ角で傾斜している。このp型の4H型SiC基板70は、上記p型の4H型SiCアノードエミッタ層71を形成した後、上記p型の4H型SiC基板70の全て部分がCMPにて除去されている。この場合、順方向通電時に少数キャリアが基板に到達することで基板に含まれる基底面転位が積層欠陥へ拡大するという現象をなくすることができる。これにより、順方向電圧劣化がほとんど生じなくなるので、長時間の使用が可能となり寿命が長くなる。図6はこの発明のバイポーラ半導体素子としてのバイポーラトランジスタの実施形態の平面図であり、図7は上記実施形態のバイポーラトランジスタの断面図であり、図6のA‐A’断面を示している。図6に示すように、この実施形態のバイポーラトランジスタは、第1の炭化珪素半導体層をなすn型の4H型SiCの基板81上に、n型4H-SiC、p型4H-SiC、n型4H-SiCの順番で連続的にエピタキシャル成長させて作製したnpnバイポーラトランジスタ80である。n型の4H型SiCの基板81は、改良レーリー法によって成長したインゴットをオフ角θが4度となるようにスライスし、鏡面研磨することによって作製した。コレクタとなる基板81はn型であり、ホール効果測定法によって測定したキャリヤ密度は8×1018cm-3、厚さは400μmである。この基板81のC面の上に、CVD法によって窒素ドープn型SiC層のバッファ層82とドリフト層83を成膜する。バッファ層82とドリフト層83がn型コレクタ層になる。なお、上記バッファ層82は必ずしも必要ではなく、これを形成しない場合もある。このドリフト層83の上にアルミドープp型SiCのp型成長層84、および窒素ドープn型SiC層のn型成長層85を順番にエピタキシャル成長法で成膜した。バッファ層82はドナー密度7×1017cm-3、膜厚は10μmである。一方、上記ドリフト層83はドナー密度約5×1015cm-3、膜厚は15μmである。また、p型ベース層となるp型成長層84はアクセプタ密度2×1017cm-3、膜厚は1μmである。また、n型エミッタ層となるn型成長層85はドナー密度約7×1017cm-3、膜厚は0.75μmである。上記n型エミッタ層となるn型成長層85が、メサ状の第2の炭化珪素半導体層となる。次に、上記npnバイポーラトランジスタ80の製造工程を説明する。n型の4H型SiCの基板81は、改良レーリー法によって成長したインゴットをオフ角θが4度となるようにスライスし、鏡面研磨することによって作製した。コレクタとなる基板81はn型であり、ホール効果測定法によって測定したキャリヤ密度は8×1018cm-3、厚さは400μmである。この基板81のC面の上に、CVD法によって窒素ドープn型SiC層のバッファ層82とドリフト層83を成膜する。まず、材料ガスとして、シランおよびプロパンを用いる。ドーパントガスとして窒素およびトリメチルアルミニウムAl3を用いる。また、キャリアガスとして水素を用いる。各ガスの流量は、sccmまたは、slmで表す。また、圧力は、kPaで表す。そして、以下の説明において、各ガスの名称の後に付したかっこ内の数値は流量を表す。SiC基板81の温度は1550°Cに保たれており、処理チャンバー内の圧力は5.6kPaに保たれている。基板81のC面にバッファ層82を形成する工程では、シラン30sccm、プロパン12sccm、窒素30sccm及び水素10slmを供給する。処理時間は40分である。ドリフト層83の形成工程では、シラン30sccm、プロパン12sccm、窒素0.2sccm及び水素10slmを供給する。処理時間は60分である。P型接合層84の形成工程では、シラン30sccm、プロパン12sccm、トリメチルアルミニウム6sccm及び水素10slmを供給する。処理時間は4分である。n型成長層85の形成工程では、シラン30sccm、プロパン12sccm、窒素30sccm及び水素10slmを供給する。処理時間は3分である。上記の処理により、この第2実施形態のnpnバイポーラトランジスタ用のSiCエピタキシャルウェハができる。このSiCエピタキシャルウェハに以下に説明する加工を施すことにより、図7に示す本実施形態のnpnバイポーラトランジスタ80ができあがる。まず、反応性イオンエッチングRIEによりn型成長層85を幅10μm、深さ0.75μm、ピッチ23μmでエッチングし、エミッタとなるn型成長層85を残す。RIEのエッチングガスにはCF4とO2を用い、圧力は0.05Torr、高周波電力260Wの条件でエッチングした。このときのマスク材料として、CVDによって堆積したSiO2膜厚さ10μmを用いた。次に、ベース領域において素子分離を行うために、反応性イオンエッチングRIEによりメサ構造にする。RIEのエッチングガスにはCF4とO2を用い、圧力は0.05Torr、高周波電力260Wの条件で深さ約1μmまでエッチングした。このときのマスク材料として、CVDによって堆積したSiO2膜を用いた。上記エミッタとなるメサ構造のn型成長層85が第2導電型の凸型の第2の半導体層をなす。本実施形態では、ベース端部での電界集中を緩和するためのガードリングと、ベースのコンタクト領域87を同一プロセスのAlイオン注入によってp型ベース層となるp型成長層84に形成した。このp型成長層84が第1導電型の第1の半導体層をなす。ベースのコンタクト領域87は幅3μmでエミッタとの間隔は5μmであり、p型ガードリングの幅は150μmである。深さは共に0.5μmである。p型ガードリング、あるいはベースのコンタクト領域87形成時のAlイオン注入のエネルギーは40~560keVであり、トータルドーズ量は1.0×1013cm-2である。イオン注入のマスクには、CVDにより形成したSiO2膜厚さ5μmを用いた。イオン注入はすべて室温で行い、注入イオン活性化のための熱処理はアルゴンガス雰囲気中の温度1600°C、時間5分の条件で行った。次に、基板81の下面に第1の主電極としてのコレクタ電極89を形成する。ベースをなすp型成長層84のコンタクト領域87に、制御電極をなすベース電極100を形成する。また、上記エミッタとなるメサ構造のn型成長層85上にエミッタ電極104が形成される。さらにCVDによってSiO2膜を堆積させ、合計15μmの酸化膜90を形成した。この酸化膜90には、エミッタ電極用のコンタクトホール90Aが形成され、このコンタクトホール90Aを通してエミッタ電極104に電気的に接続されるようにエミッタ端子105が形成される。図6の平面図に示すように、この第2実施形態のnpnバイポーラトランジスタでは、上記メサ状のn型成長層85は、上記p型成長層84の上面に沿って2列R61R62の列状に配列されている。各メサ状のn型成長層85上には上記エミッタ電極104が形成されており、1つの列R61に配列された複数のメサ状のn型成長層85上に形成されたエミッタ電極104上に1つのエミッタ端子105が形成されている。また、もう1つの列R62に配列された各メサ状のn型成長層85上にもエミッタ電極104が形成されている。この列R62の各エミッタ電極104に亘って1つのエミッタ端子106が形成されている。このエミッタ端子106は、上記酸化膜90に形成されたコンタクトホールを通して上記各エミッタ電極104に電気的に接続されている。また、この実施形態のnpnバイポーラトランジスタ80では、図6に示すように、上記メサ状のn型エミッタ層85による2列R61R62の間で列方向に延在している列間の第1のコンタクトホール90Bが上記酸化膜90に形成され、この第1のコンタクトホール90Bに上記ベース電極100を露出させる。この第1のコンタクトホール90Bに露出されたベース電極100に上記第1のコンタクトホール90Bを通して電気的に接続されるように第1のベース端子103が形成される。また、この実施形態のnpnバイポーラトランジスタでは、第2第3の制御端子としての端側の第2第3のベース端子101102を有する。この端側のベース端子101は、上記メサ状のn型成長層85による上記1つの列R61よりも端側で上記列に沿って列方向に延在している。この端側のベース端子101は、上記酸化膜90に形成されて上記ベース電極100を露出させる第2のコンタクトホール90Cに形成されている。これにより、上記端側のベース端子101は第2のコンタクトホール90Cを通して上記ベース電極100に電気的に接続されている。また、上記端側のベース端子102は、上記メサ状のn型成長層85によるもう1つの列R62よりも端側で上記列に沿って列方向に延在している。この端側のベース端子102は、上記酸化膜90に形成されて上記ベース電極100を露出させる第3のコンタクトホール90Dに形成されている。これにより、上記端側のベース端子102は第3のコンタクトホール90Dを通して上記ベース電極100に電気的に接続されている。なお、図6の平面図では、酸化膜90ベース電極100の外周縁のみを描いている。図7の断面図から分かるように、上記酸化膜90ベース電極100は、図6の平面図に示す列R61列R62の領域では列方向に連続して延在しているのではなくて、列方向に隣り合う2つのメサ状のn型成長層85の間で存在していない領域が有る。一方、上記酸化膜90ベース電極100は、図6の平面図に示す列R61列R62の領域の外では連続的に延在している。つまり、図6では詳細に描いていないが、酸化膜90は、図6の平面図に示す列R61および列R62の領域においてメサ状のn型成長層85に沿って梯子状に延在している。また、上記ベース電極100は図6の平面図に示す列R61および列R62の領域においてメサ状のn型成長層85に沿ってメサ状のn型成長層85に重ならずに間隔を隔てて梯子状に延在している。この実施形態のnpnバイポーラトランジスタ80では、p型SiCベース層84の表面84Aは、SiC半導体結晶の0001面に対して、角度θ=4°のオフ角で傾斜している。したがって、上記コレクタ層をなすn型の4H型SiC基板81の表面81Aは、SiC半導体結晶の0001面に対して、角度θ=4°のオフ角で傾斜している。また、この実施形態では、上記0001面が上記p型SiCベース層84の表面84Aに対して傾斜している方向であるオフ方向を、11-20方向とし、上記メサ状のn型成長層85の長側面85Bの延在方向を、上記オフ方向から上記ベース層84の上記表面84Aの法線Q1を中心軸として回転する方向に、角度φ=60°だけ傾斜させた方向とした。これにより、上記メサ状のn型成長層85の短側面85Cは11-20面となり、長側面85Bは01-10面となる。したがって、この01-10面である長側面85Bには上記11-20面である短側面85Cに比べて、表面欠陥が入りにくくなる。したがって、上記メサ状のn型カソードエミッタ層85の長側面85Bと短側面85Cとを合わせた側面全体として表面欠陥を低減でき、積層欠陥を低減できるので、オン電圧ドリフトを抑制できる。また、この実施形態では、長側面85Bの延在方向を、上記オフ方向から角度φ=60°だけ傾斜させたことで、長側面85Bの延在方向とオフ方向とが一致している場合に比べて、メサ状のn型カソードエミッタ層85の長側面85Bに現れる0001面の層の数を減らすことができて、0001面の層内に入る表面欠陥を減少できる。したがって、図19の特性図を参照して説明したように、長側面85Bの延在方向を、オフ方向と一致させた場合に比べて、メサ状のn型カソードエミッタ層85で発生する積層欠陥を確実に低減でき、オン電圧ドリフトを抑制できる。また、この実施形態のnpnバイポーラトランジスタ80によれば、隣り合う2列R61R62のメサ状のn型成長層85の間で列方向に延在している列間の第1のベース端子103だけでなく、各列R61R62の端側で各列R61R62に沿って列方向に延在している端側の第2第3のベース端子101102を有する。これにより、上記メサ状のn型成長層85による列R61と列R62との間に配列された第1のベース端子103と端側の第2第3のベース端子101102とでベース電流を分担できて、ベース電流の不揃いを抑制でき、ベース電流の制御能力を向上できる。また、この実施形態では、上記メサ状のn型成長層85の上記列方向と直交する行方向の寸法が上記エミッタ端子106105の上記行方向の寸法よりも長い。これにより、上記メサ状のn型成長層85の行方向の端部が上記エミッタ端子106105から行方向にはみ出ており、上記エミッタ端子106105が、電気特性が不安定になりやすい上記メサ状のn型成長層85の行方向の端部に被さらなくなる。よって、エミッタ端子106105とベース電極100との間の耐電圧を向上できる。尚、上記実施形態では、上記SiC半導体結晶の0001面が上記p型SiCベース層84の表面84Aに対して傾斜している方向であるオフ方向を、11-20方向とし、上記長側面85Bが延在している方向を、上記オフ方向から、上記ベース層84の上記表面84Aの法線Q1を中心軸として回転する方向に、角度φ=60°だけ傾斜させた方向としたが、上記角度φを50°~75°の範囲内の角度にすることで、図19に示したのと同様、角度φ=0°の場合に比べて、積層欠陥が発生する割合を確実に低減できる。また、上記実施形態では、n型の4H型SiC基板81の表面81Aを、SiC半導体結晶の0001面に対して、角度θ=4°のオフ角で傾斜させたが、オフ角θを8°としてもよい。また、上記実施形態では、図6に示すように、p型成長層84上に2列に配列されたメサ状のn型成長層85を備えたが、このメサ状のn型成長層85を図6において上記行方向に3列以上の複数列に配列し、複数列のメサ状のn型成長層85の各列間で列方向に延在する複数の第1のコンタクトホールを酸化膜90に形成し、この複数の第1のコンタクトホールに露出したベース電極に複数の第1のベース端子を電気的に接続してもよい。この場合、第2第3のベース端子101102と複数の第1のゲート端子とによるさらに多くのベース端子でベース電流を分担できてベース電流の不揃いを抑制でき、ベース電流の制御能力を向上できる。さらに、上記メサ状のn型成長層85を図6において上下方向に複数の列に配列してもよい。また、p型成長層84上にメサ状のn型成長層85を一列に配列してもよく、p型成長層84上にメサ状のn型成長層85を一つだけ配置してもよい。尚、上記実施形態では、第1の炭化珪素半導体層をn型の4H型SiC基板81としたが、このn型の4H型SiC基板81に替えて、第1の炭化珪素半導体層として図7に仮想線で示すn型の4H型SiC半導体層111を備えてもよい。この場合、コレクタ電極89は、n型の4H型SiC半導体層111の下面に形成される。このn型4H型SiC半導体層111は、一例として、厚さが100μmで、不純物濃度が1×1018cm-3である。このn型の4H型SiC半導体層111は、厚さが300μmで不純物濃度が8×1018cm-3であるn型の4H型SiC基板110の表面上にエピタキシャル成長により形成したものである。このn型の4H型SiC基板110の表面110Aは、SiC半導体結晶の0001面に対して、角度θ=4°のオフ角で傾斜している。このn型の4H型SiC基板110は、上記n型の4H型SiC半導体層111を形成した後、上記n型の4H型SiC基板110の全て部分をCMPにて除去した。この場合、上述のようなエピタキシャル成長の後、n型4HSiC基板110の全ての部分をCMPにて除去したので、順方向通電時に少数キャリアが基板に到達することで基板に含まれる基底面転位が積層欠陥へ拡大するという現象をなくすることができる。これにより、順方向電圧劣化がほとんど生じなくなるので、長時間の使用が可能となり寿命が長くなる。また、上記実施形態における各層の導電型のp型とn型とを入れ替えて、p型SiC基板81p型SiCバッファ層82p型SiCドリフト層83n型ベース層84メサ状のp型エミッタ層85と露出したn型ベース層84に形成されたn型のベースコンタクト領域87を備える構成としてもよい。図8はこの発明のバイポーラ半導体素子としてのIGBTの実施形態の平面図であり、図9は上記実施形態のIGBTの断面図であり、図8のA‐A’断面を示している。図9に示すように、この実施形態のIGBTは、第1の炭化珪素半導体層をなすn型の4H型SiCによる基板121上に、一例として膜厚の時間当たりの増加速度が15μm/hで、p型4H-SiC層、n型4H-SiC層、p型4H-SiC層の順番で3つの層をエピタキシャル成長させ、以下に詳しく説明するようにして、IGBT120を作製した。このIGBT120では、p層とn層の主たる接合面は、0001面から4度のオフ角θの面となっている。次に、このIGBT120の作製方法を説明する。すなわち、面方位が、0001面から4度のオフ角θの面をもつn型の4H型SiCを用いた基板上に、15μm/hの成膜速度で、p型4H-SiC層、n型4H-SiC層、p型4H-SiC層を順次形成する。上記SiC基板121は、改良レーリー法によって成長したインゴットを0001面からから4度傾いた面でスライスし、鏡面研磨することによって作製した。コレクタとなる基板121はn型で、厚さは400μm、ホール効果測定法によって求めたキャリヤ密度は5×1018cm-3である。このSiC基板121上に、CVD法によって、アルミニウムドープp型SiC層、窒素ドープn型SiC層、アルミニウムドープp型SiC層の三層を連続的にエピタキシャル成長した。このp型SiC層は、図9のバッファ層122とドリフト層123となる。このバッファ層122はアクセプタ密度が1×1017cm-3、膜厚は3μmである。また、ドリフト層123はアクセプタ密度が約5×1015cm-3、膜厚は15μmである。また、ドリフト層123の上に形成される第1導電型の成長層としてのn型成長層124はドナー密度2×1017cm-3、膜厚は2μmである。このn型成長層124の上に形成されるp型成長層125はアクセプタ密度が約1×1018cm-3、膜厚は0.75μmである。次に、このIGBT120を作製するときの処理条件を説明する。まず、材料ガスとして、シランおよびプロパンを用いる。また、ドーパントガスとして窒素およびトリメチルアルミニウム{Al3}を用いる。また、キャリアガスとして水素を用いる。ここで、各ガスの流量は、sccmまたは、slmで表す。また、圧力は、kPaで表す。また、以下の説明において、各ガスの名称の後に付したかっこ内の数値は流量を表す。基板121の温度は1550°Cに保たれており、処理チャンバー内の圧力は5.6kPaに保たれている。n型SiC基板121のC面上にp型SiCバッファ層122を形成する工程では、シラン、プロパン、トリメチルアルミニウムおよび水素を供給する。この工程の処理時間は12分である。ドリフト層123の形成工程では、シラン30sccm、プロパン12sccm、トリメチルアルミニウム0.15sccm及び水素10slmを供給する。処理時間は60分である。n型成長層124の形成工程では、シラン30sccm、プロパン12sccm、窒素9sccm及び水素10slmを供給する。処理時間は8分である。p型成長層125の形成工程では、シラン30sccm、プロパン12sccm、トリメチルアルミニウム30sccm及び水素10slmを供給する。処理時間は3分である。上記の処理により、本実施形態のIGBT用のSiCエピタキシャルウェーハができる。このようにして作製したSiCエピタキシャルウェーハから図9に示す構造のIGBT120を作製する。まず、フォトリソグラフ法を用いて、第2導電型のp成長層125のメサ状の中央部125AをRIEでエッチングして孔126Aを設け、窒素をイオン注入することにより、コレクタとなるコンタクト領域126を形成する。上記メサ状のp型中央部125Aがメサ状の第2の炭化珪素半導体層であり第2導電型の凸型の第2の半導体層としての第2導電型の成長層となる。ゲート領域を形成するために、RIEによりp成長層125とn成長層124をエッチングして孔128Aをあける。次に孔128Aの壁面にMOS構造を形成するために、CVDによりSiO2膜を堆積させ絶縁膜127を形成する。基板121のコレクタ領域にNiを蒸着しコレクタ端子129とする。またコンタクト領域126にエミッタ電極133を蒸着する。次に熱処理を行って、それぞれオーミック接合を形成する。さらに、酸化膜127の上にMo電極を形成し制御電極としてのゲート電極130とする。この実施形態のIGBT120では、CVDによってSiO2膜を堆積させ、合計3μmの酸化膜140を形成した。この酸化膜140には、エミッタ電極用のコンタクトホール140Aが形成され、このコンタクトホール140Aを通してエミッタ電極133に電気的に接続されるようにエミッタ端子141が形成される。この実施形態のIGBT120では、図8の平面図に示すように、凸型の第2の半導体層としてのメサ状の中央部125Aが、上記n型成長層124の上面に沿って2列R71R72の列状に配列されている。各メサ状のp型中央部125A上には上記エミッタ電極133が形成されており、1つの列R71に配列された複数のメサ状のp型中央部125上に形成されたエミッタ電極133上に1つのエミッタ端子141が列方向に延在するように形成されている。また、もう1つの列R72に配列された各メサ状のp型中央部125上にもエミッタ電極133が形成されている。この列R72の各エミッタ電極133に亘って1つのエミッタ端子142が列方向に延在するように形成されている。このエミッタ端子142は、上記酸化膜140に形成されたコンタクトホールを通して上記列R72の各エミッタ電極133に電気的に接続されている。また、この実施形態のIGBT120では、図8に示すように、上記メサ状の中央部125Aによる2列R71R72の間で列方向に延在している列間の第1のコンタクトホール140Bが上記酸化膜140に形成され、この第1のコンタクトホール140Bに上記ゲート電極130を露出させる。この第1のコンタクトホール140Bに露出されたゲート電極130に上記第1のコンタクトホール140Bを通して電気的に接続されるように第1のゲート端子137が形成される。また、この実施形態のIGBT120では、第2第3の制御端子としての端側のゲート端子135136を有する。この端側のゲート端子135は、上記メサ状のp型中央部125Aによる上記1つの列R72よりも端側で上記列R72に沿って列方向に延在している。この端側のゲート端子135は、上記酸化膜140に形成されて上記ゲート電極130を露出させる第2のコンタクトホール140Cに形成されている。これにより、上記端側のゲート端子135は第2のコンタクトホール140Cを通して上記ゲート電極130に電気的に接続されている。また、上記端側のゲート端子136は、上記メサ状のp型中央部125Aによるもう1つの列R71よりも端側で上記列R71に沿って列方向に延在している。この端側のゲート端子136は、上記酸化膜140に形成されて上記ゲート電極130を露出させる第3のコンタクトホール140Dに形成されている。これにより、上記端側のゲート端子136は第3のコンタクトホール140Dを通して上記ゲート電極130に電気的に接続されている。なお、図8の平面図では、ゲート電極130の外周縁のみを描いている。図9の断面図から分かるように、上記ゲート電極130は、図8の平面図に示す列R71R72の領域では列方向に連続して延在しているのではなくて、図8において列方向に隣り合う2つのメサ状p型中央部125A間で存在していない領域が有る。一方、上記ゲート電極130は、図8の平面図に示す列R71列R72の領域の外では連続的に延在している。つまり、図8では詳細に描いていないが、上記ゲート電極130は、図8の平面図に示す列R71R72の領域においてメサ状p型中央部125Aに沿ってメサ状p型中央部125Aに重ならずに間隔を隔てて梯子状に延在している。この実施形態のIGBT120では、n型SiC成長層124の表面124Aは、SiC半導体結晶の0001面に対して、角度θ=4°のオフ角で傾斜している。したがって、上記コレクタをなすn型の4H型SiC基板121の表面121Aは、SiC半導体結晶の0001面に対して、角度θ=4°のオフ角で傾斜している。また、この実施形態では、上記0001面が、n型SiC成長層124の表面124Aに対して傾斜している方向であるオフ方向を、11-20方向とし、上記メサ状のp型中央部125Aの長側面125A1の延在方向を、上記オフ方向から上記n型SiC成長層124の表面124Aの法線Q1を中心軸として回転する方向に、角度φ=60°だけ傾斜させた方向とした。これにより、上記メサ状のp型中央部125Aの短側面125A2は11-20面となり、長側面125A1は01-10面となる。したがって、この01-10面である長側面125A1には上記11-20面である短側面125A2に比べて、表面欠陥が入りにくくなる。したがって、上記メサ状のp型中央部125Aの長側面125A1と短側面125A2とを合わせた側面全体として表面欠陥を低減でき、積層欠陥を低減できるので、オン電圧ドリフトを抑制できる。また、この実施形態では、長側面125A1の延在方向を、上記オフ方向から角度φ=60°だけ傾斜させたことで、長側面125A1の延在方向とオフ方向とが一致している場合に比べて、メサ状のp型中央部125Aの長側面125A1に現れる0001面の層の数を減らすことができて、0001面の層内に入る表面欠陥を減少できる。したがって、図19の特性図を参照して説明したように、長側面125A1の延在方向を、オフ方向と一致させた場合に比べて、メサ状のp型中央部125Aで発生する積層欠陥を確実に低減でき、オン電圧ドリフトを抑制できる。また、この実施形態のIGBT120によれば、隣り合う2つの列R71R72のメサ型のp型中央部125Aの間で列方向に延在している列間の第1のゲート端子137だけでなく、各列R71R72よりも端側で各列R71R72に沿って列方向に延在している端側の第2第3のゲート端子135136を有する。これにより、上記メサ型のp型中央部125Aによる列R71と列R72との間に配列された第1のゲート端子137と端側の第2第3のゲート端子135136とでゲート電界によるチャネル形成を分担できてチャネル形成の不揃いを抑制でき、ゲート電極130による制御能力を向上できる。また、この実施形態では、上記メサ型の中央部125Aの上記列方向と直交する行方向の寸法が上記エミッタ端子142141の上記行方向の寸法よりも長い。これにより、上記メサ型の中央部125Aの行方向の端部が上記エミッタ端子142141から行方向にはみ出ており、電気特性が不安定になりやすい上記メサ型のn型成長層85の行方向の端部に上記エミッタ端子142141が被さらなくなる。よって、エミッタ端子142141とゲート電極130との間の耐電圧を向上できる。尚、上記実施形態では、上記SiC半導体結晶の0001面が上記n型SiC成長層124の表面124Aに対して傾斜している方向であるオフ方向を、11-20方向とし、メサ状のp型中央部125Aの長側面125A1の延在方向を、上記オフ方向から上記n型SiC成長層124の表面124Aの法線Q1を中心軸として回転する方向に、角度φ=60°だけ傾斜させた方向としたが、上記角度φを50°~75°の範囲内の角度にすることで、図19に示したのと同様、角度φ=0°の場合に比べて、積層欠陥が発生する割合を確実に低減できる。また、上記実施形態では、n型の4H型SiC基板121の表面121Aを、SiC半導体結晶の0001面に対して、角度θ=4°のオフ角で傾斜させたが、オフ角θを8°としてもよい。また、上記実施形態では、図8に示すように、2列に配列されたメサ型のp型中央部125Aを備えたが、このメサ型のp型中央部125Aを図8において上記行方向に3列以上の複数列に配列し、複数列のメサ型のp型中央部125Aの各列間で列方向に延在する複数の第1のコンタクトホールを酸化膜140に形成し、この複数の第1のコンタクトホールに露出したゲート電極130に複数の第1のゲート端子を電気的に接続してもよい。この場合、第2第3のゲート端子135136と複数の第1のゲート端子とによるさらに多くのゲート端子でゲート電界によるチャネル形成を分担できてチャネル形成の不揃いを抑制でき、ゲート電極130による制御能力を向上できる。さらに、上記メサ型のp型中央部125Aを図8において上下方向に複数の列に配列してもよい。また、メサ状のp型中央部125Aを一列に配列してもよく、メサ状のp型中央部125Aを一つだけ配置してもよい。尚、上記実施形態では、第1の炭化珪素半導体層をn型の4H型SiC基板121としたが、このn型の4H型SiC基板121に替えて、第1の炭化珪素半導体層として図9に仮想線で示すn型の4H型SiC半導体層151を備えてもよい。この場合、コレクタ電極129は、n型の4H型SiC半導体層151の下面に形成される。このn型4H型SiC半導体層151は、一例として、厚さが100μmで、不純物濃度が1×1018cm-3である。このn型の4H型SiC半導体層151は、厚さが300μmで不純物濃度が5×1018cm-3であるn型の4H型SiC基板150の表面上にエピタキシャル成長により形成したものである。このn型の4H型SiC基板150の表面150Aは、SiC半導体結晶の0001面に対して、角度θ=4°のオフ角で傾斜している。このn型の4H型SiC基板150は、上記n型の4H型SiC半導体層151を形成した後、上記n型の4H型SiC基板150の全て部分をCMPにて除去した。この場合、上述のようなエピタキシャル成長の後、n型4HSiC基板150の全ての部分をCMPにて除去したので、順方向通電時に少数キャリアが基板に到達することで基板に含まれる基底面転位が積層欠陥へ拡大するという現象をなくすることができる。これにより、順方向電圧劣化がほとんど生じなくなるので、長時間の使用が可能となり寿命が長くなる。また、上記実施形態における各層の導電型のp型とn型とを入れ替えて、p型SiC基板121n型SiCバッファ層122n型SiCドリフト層123p型成長層124n型成長層125メサ型のn型中央部125Aを備える構成としてもよい。"