第1の方向に延在する複数のワード線と、前記第1の方向に交差する第2の方向に延在する第1乃至第3のビット線と、前記第1及び第3のビット線に接続された第1の端子を有する複数の可変抵抗素子と、半導体基板内に設けられ、かつ前記第1乃至第3のビット線に交差するようにして前記第1の方向に対して斜め方向に延在する複数のアクティブ領域と、前記複数のアクティブ領域に設けられ、かつ前記ワード線に接続されたゲートを有し、かつ前記可変抵抗素子の第2の端子に電流経路の一端が接続された複数の選択トランジスタと、前記選択トランジスタの電流経路の他端と前記第3のビット線とを接続する複数のコンタクトプラグと、を具備し、前記複数のアクティブ領域の各々には、拡散領域を共有するようにして2つ選択トランジスタが設けられ、前記複数の可変抵抗素子は、前記第2の方向に並ぶようにして、前記第1のビット線の下方かつ前記複数のワード線間のそれぞれに配置された第1の可変抵抗素子群と、前記第2の方向に並ぶようにして、前記第3のビット線の下方かつ前記複数のワード線間のそれぞれに配置された第2の可変抵抗素子群とからなり、前記複数のコンタクトは、前記第2の方向に並ぶようにして、前記第2のビット線の下かつ前記複数のワード線間のそれぞれに配置されることを特徴とする抵抗変化メモリ。前記第1乃至第3のビット線は、同じレベルの配線層で構成されることを特徴とする請求項1に記載の抵抗変化メモリ。前記第1のビット線に接続された可変抵抗素子にデータを書き込む場合に、前記第2及び第3のビット線を同電圧にする書き込み回路をさらに具備することを特徴とする請求項1又は2に記載の抵抗変化メモリ。前記書き込み回路は、前記第3のビット線に電圧を印加するタイミングを、前記第2のビット線に電圧を印加するタイミングよりも遅くすることを特徴とする請求項3に記載の抵抗変化メモリ。前記第1のビット線に接続された可変抵抗素子にデータを書き込む場合に、前記第3のビット線をフローティング状態にする書き込み回路をさらに具備することを特徴とする請求項1又は2に記載の抵抗変化メモリ。実施形態は、セルサイズの微細化が可能な抵抗変化メモリを提供する。実施形態に係る抵抗変化メモリは、第1の方向に延在する複数のワード線と、前記第1の方向に交差する第2の方向に延在する第1乃至第3のビット線と、前記第1及び第3のビット線に接続された第1の端子を有する複数の可変抵抗素子と、半導体基板内に設けられ、かつ前記第1乃至第3のビット線に交差するようにして前記第1の方向に対して斜め方向に延在する複数のアクティブ領域と、前記複数のアクティブ領域に設けられ、かつ前記ワード線に接続されたゲートを有し、かつ前記可変抵抗素子の第2の端子に電流経路の一端が接続された複数の選択トランジスタと、前記選択トランジスタの電流経路の他端と前記第3のビット線とを接続する複数のコンタクトプラグとを具備する。前記複数のアクティブ領域の各々には、拡散領域を共有するようにして2つ選択トランジスタが設けられる。前記複数の可変抵抗素子は、前記第2の方向に並ぶようにして、前記第1のビット線の下方かつ前記複数のワード線間のそれぞれに配置された第1の可変抵抗素子群と、前記第2の方向に並ぶようにして、前記第3のビット線の下方かつ前記複数のワード線間のそれぞれに配置された第2の可変抵抗素子群とからなる。前記複数のコンタクトは、前記第2の方向に並ぶようにして、前記第2のビット線の下かつ前記複数のワード線間のそれぞれに配置される。以下、実施形態について図面を参照して説明する。ただし、図面は模式的または概念的なものであり、各図面の寸法および比率などは必ずしも現実のものと同一とは限らないことに留意すべきである。また、図面の相互間で同じ部分を表す場合においても、互いの寸法の関係や比率が異なって表される場合もある。特に、以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。[1.抵抗変化メモリの構成]本実施形態の抵抗変化メモリとしては、磁気ランダムアクセスメモリMRAM:MagneticRandomAccessMemory、抵抗ランダムアクセスメモリReRAM:ResistiveRandomAccessMemory、相変化ランダムアクセスメモリPCRAM:PhaseChangeRandomAccessMemoryなど様々な種類のメモリを使用することが可能である。本実施形態では、抵抗変化メモリとしてMRAMを一例に挙げて説明する。MRAMは、磁気抵抗magnetoresistive効果を利用するMTJMagneticTunnelJunction素子を記憶素子として備え、このMTJ素子の磁化配列により情報を記憶する。図1は、本実施形態に係るMRAM10の構成を示すブロック図である。メモリセルアレイ11は、メモリセルMCがマトリクス状に配列されて構成されている。メモリセルMCは、MTJ素子可変抵抗素子20及び選択トランジスタ21を備えている。メモリセルアレイ11には、それぞれが第1方向に延在するm本のワード線WL1~WLm、及びそれぞれが第1方向と交差する第2方向に延在するn本のビット線BL1~BLnが配設されている。mは2以上の整数、nは3以上の整数である。ワード線WL1~WLmには、ロウデコーダ12が接続されている。ロウデコーダ12は、ロウアドレスに基づいてワード線WLの選択動作を行う。ビット線BL1~BLnには、カラム選択回路13を介して、センスアンプ読み出し回路15及びライトドライバ書き込み回路16が接続されている。カラム選択回路13は、例えば、ビット線BL1~BLnに対応する数のNチャネルMOSFETMetalOxideSemiconductorFieldEffectTransistorを備えており、カラムデコーダ14の指示に応じて、動作に必要なビット線BLを選択する。カラムデコーダ14は、カラムアドレスをデコードし、このデコード信号をカラム選択回路13に送る。センスアンプ15は、読み出し対象である選択メモリセルに流れる読み出し電流に基づいて、選択メモリセルに記憶されたデータを検知する。センスアンプ15によって読み出されたデータは、入出力バッファI/Oバッファ19を介して外部に出力される。ライトドライバ16は、I/Oバッファ19を介して、外部から書き込みデータを受ける。ライトドライバ16は、ビット線に書き込み電流を流すことで、書き込み対象である選択メモリセルにデータを書き込む。アドレスバッファ17は、外部からアドレスを受ける。そして、アドレスバッファ17は、ロウアドレスをロウデコーダ12に送り、カラムアドレスをカラムデコーダ14に送る。制御信号バッファ18は、外部から制御信号を受け、この制御信号をセンスアンプ15及びライトドライバ16に送る。この制御信号は、書き込みコマンド、読み出しコマンド及び消去コマンドなどを含む。次に、メモリセルアレイ11の構成について説明する。図2は、メモリセルアレイ11の平面図である。図3は、図2に示したA-A ́線に沿ったメモリセルアレイ11の断面図である。図4は、図2に示したB-B ́線に沿ったメモリセルアレイ11の断面図である。図5は、図2に示したC-C ́線に沿ったメモリセルアレイ11の断面図である。なお、図2には、6本のワード線WL1~WL6、6本のビット線BL1~BL6、及びこれらに接続されたメモリセルを抽出して示している。P型半導体基板30内には、素子分離絶縁層31が設けられており、P型半導体基板30の表面領域のうち素子分離絶縁層31が形成されていない領域が素子領域アクティブ領域AAである。図2では、一点鎖線で囲まれた部分が素子領域AAを示している。素子分離絶縁層31は、例えば、STIShallowTrenchIsolationから構成される。複数の素子領域AAは、島状パターンを有しており、その平面形状が例えば長方形である。各素子領域AAは、3本のビット線及び2本のワード線に交差するようにして斜め方向に延在している。第2方向に並んだ複数の素子領域AAは、並進対称であり、かつ等間隔で配置されている。1つの素子領域AAには、2つの選択トランジスタ21が設けられている。選択トランジスタ21は、例えばNチャネルMOSFETから構成される。具体的には、素子領域AA内には、ソース領域32S及びドレイン領域32Dが設けられている。ソース領域32S及びドレイン領域32Dはそれぞれ、素子領域AAに高濃度のN型不純物リンP、ヒ素As等を導入して形成されたN型拡散領域により構成される。ソース領域32S及びドレイン領域32D間の素子領域AA上すなわち、チャネル領域上には、ゲート絶縁膜33を介してゲート電極34が設けられている。このゲート電極34は、ワード線WLに対応する。ゲート絶縁膜33としては、例えばシリコン酸化物が用いられる。ゲート電極34としては、例えば多結晶シリコンが用いられる。ドレイン領域32D上には、コンタクトプラグ35を介してMTJ素子20が設けられている。MTJ素子20の平面形状については特に限定されない。例えば、円形であってもよいし、四角形、楕円形などであってもよい。MTJ素子20上には、ビアプラグ36を介して第2方向に延在するビット線BLが設けられている。すなわち、素子領域AA上にはコンタクトプラグ35、MTJ素子20、及びビアプラグ36が配置されていると言える。ソース領域32S上には、コンタクトプラグ37が設けられている。コンタクトプラグ37上には、MTJ素子20に接続されたビット線と隣接し、かつ、同一レベルに形成されたビット線BLが設けられている。すなわち、素子領域AA上にはコンタクトプラグ37が配置されていると言える。同一の素子領域AAに設けられた2つの選択トランジスタ21は、ソース領域32Sを共有している。そして、これら2つの選択トランジスタ21はそれぞれ、ソース領域32Sを介して共通のビット線BLに接続されている。P型半導体基板30とビット線BLとの間は、層間絶縁層38で満たされている。図4に示すように、素子分離絶縁層31は半導体基板30中に形成されている。また、ワード線WLは素子領域AA及び素子分離絶縁層31を跨ぐように第1方向に延びている。ここで、MTJ素子20及びコンタクトプラグ37のレイアウトの特徴について説明する。3本のビット線BL1~BL3に接続されたメモリセル群を1つのユニットとすると、このユニットが第1方向に繰り返されてメモリセルアレイ11が構成される。以下の説明では、ビット線BL1~BL3に接続された第1のユニットのレイアウトを例に挙げて説明するが、ビット線BL1~BL3に接続された第2のユニット、及びそれ以降のユニットについても同様の構成を有している。図2に示すように、ビット線BL1に接続されかつ第2方向に並んだ第1のMTJ素子群は、ビット線BL1の下方直下に配置され、また、ワード線WL1~WL6間にそれぞれ1つずつ配置されている。同様に、ビット線BL3に接続されかつ第2方向に並んだ第2のMTJ素子群は、ビット線BL3の下方直下に配置され、また、ワード線WL1~WL6間にそれぞれ1つずつ配置されている。ビット線BL2に接続されかつ第2方向に並んだコンタクトプラグ37群は、ビット線BL2の下に配置され、また、ワード線WL1~WL6間にそれぞれ1つずつ配置されている。図2のようなレイアウトを有するメモリセルアレイ11では、ビット線の幅並びにスペース及びワード線の幅並びにスペースがそれぞれ最小加工寸法Fminimumfeaturesizeで形成されているものとすると、メモリセルのサイズ繰り返し単位が6F2となる。さらに、全てのビット線BLが同一レベルの配線層で構成できる。すなわち、MTJ素子20に接続されたビット線とソース領域32S上のコンタクトプラグ37に接続されるビット線とを同一レベルの配線層で構成できる。その結果、製造工程を簡略化することができる。このように、本実施形態では、全てのビット線BLが同一レベルの配線層で構成できるとともに、6F2のセルサイズ繰り返し単位を実現できる。図2のように、ビット線及びワード線のピッチが同じでありかつビット線とワード線とが直交している場合、素子領域AAは、第2方向に対して45度傾いている。しかし、これに限定されるものではなく、ビット線とワード線とのピッチが異なっていてもよい。例えば、ビット線は同一ピッチで形成され、ワード線は同一ピッチで形成され、かつビット線のピッチとワード線のピッチとが異なっていてもよい。次に、MTJ素子20の構成について説明する。図6は、MTJ素子20の構成を示す概略図である。MTJ素子20は、参照層固定層ともいう20A、非磁性層20B、及び記録層記憶層、自由層ともいう20Cが順に積層されて構成されている。なお、積層順序は逆転していても構わない。記録層20C及び参照層20Aはそれぞれ、強磁性材料からなる。記録層20C及び参照層20Aはそれぞれ、膜面に垂直な方向の磁気異方性を有し、それらの容易磁化方向は膜面に対して垂直である。すなわち、MTJ素子20は、記録層20C及び参照層20Aの磁化方向がそれぞれ膜面に対して垂直方向を向く、いわゆる垂直磁化MTJ素子である。なお、MTJ素子20は、磁化の方向が膜面に水平方向である面内磁化MTJ素子であってもよい。記録層20Cは、磁化或いはスピン方向が可変である反転する。参照層20Aは、磁化方向が不変である固定されている。参照層20Aは、記録層20Cよりも十分大きな垂直磁気異方性エネルギーを持つように設定する。磁気異方性の設定は、材料構成や膜厚を調整することで可能となる。このようにして、記録層20Cの磁化反転電流を小さくし、参照層20Aの磁化反転電流を記録層20Cのそれよりも大きくする。これにより、所定の書き込み電流に対して、磁化方向が可変の記録層20Cと磁化方向が不変の参照層20Aとを備えたMTJ素子20を実現できる。非磁性層20Bとしては、非磁性金属、非磁性半導体、絶縁体などを用いることができる。非磁性層20Bとして絶縁体を用いた場合はトンネルバリア層と呼ばれ、非磁性層20Bとして金属を用いた場合はスペーサ層と呼ばれる。本実施形態では、MTJ素子20に直接に書き込み電流を流し、この書き込み電流によってMTJ素子20の磁化状態を制御するスピン注入書き込み方式を採用している。MTJ素子20は、記録層20Cと参照層20Aとの磁化の相対関係が平行か反平行かによって、高抵抗状態と低抵抗状態との2つの状態のいずれかを取ることができる。図6aに示すように、MTJ素子20に対して、記録層20Cから参照層20Aへ向かう書き込み電流を流すと、記録層20Cと参照層20Aとの磁化の相対関係が平行になる。この平行状態の場合、MTJ素子20の抵抗値は最も低くなる、すなわち、MTJ素子20は低抵抗状態に設定される。MTJ素子20の低抵抗状態を、例えばデータ0と規定する。一方、図6bに示すように、MTJ素子20に対して、参照層20Aから記録層20Cへ向かう書き込み電流を流すと、記録層20Cと参照層20Aとの磁化の相対関係が反平行になる。この反平行状態の場合、MTJ素子20の抵抗値は最も高くなる、すなわち、MTJ素子20は高抵抗状態に設定される。MTJ素子20の高抵抗状態を、例えばデータ1と規定する。これにより、MTJ素子20を1ビットデータ2値データを記憶可能な記憶素子として使用することができる。次に、メモリセルアレイ11の回路構成について説明する。図7は、メモリセルアレイ11の回路図である。図7の回路図は、図2のレイアウトに対応させて示してある。各メモリセルMCは、MTJ素子20及び選択トランジスタ21から構成されている。メモリセルMC3Aは、ビット線BL1及びBL2間に電気的に接続されている。メモリセルMC3Aに含まれるMTJ素子20-3Aの第1の端子は、ビット線BL1に電気的に接続されている。MTJ素子20-3Aの第2の端子は、同じくメモリセルMC1に含まれる選択トランジスタ21-3Aの電流経路の一端に電気的に接続されている。選択トランジスタ21-3Aの電流経路の他端は、ノード37を介してビット線BL2に電気的に接続されている。図6のノード37は、図2のコンタクトプラグ37に対応する。選択トランジスタ21-3Aのゲートは、ワード線WL3に電気的に接続されている。メモリセルMC3Aの数3は、ワード線WLの数3に対応する。メモリセルMC2は、ビット線BL3及びBL2間に電気的に接続されている。メモリセルMC2に含まれるMTJ素子20-2Bの第1の端子は、ビット線BL3に電気的に接続されている。MTJ素子20-2Bの第2の端子は、同じくメモリセルMC2Bに含まれる選択トランジスタ21-2Bの電流経路の一端に電気的に接続されている。選択トランジスタ21-2Bの電流経路の他端は、ノード37を介してビット線BL2に電気的に接続されている。選択トランジスタ21-2Bのゲートは、ワード線WL2に電気的に接続されている。メモリセルMC2Bの数2は、ワード線WLの数2に対応する。図7に示した選択トランジスタ21-3A及び21-2Bは、同一の素子領域AAに形成される。メモリセルMC3Bは、ビット線BL2及びBL3間に電気的に接続されている。メモリセルMC3Bに含まれるMTJ素子20-3Bの第1の端子は、ビット線BL3に電気的に接続されている。MTJ素子20-3Bの第2の端子は、同じくメモリセルMC3Bに含まれる選択トランジスタ21-3Bの電流経路の一端に電気的に接続されている。選択トランジスタ21-3Bの電流経路の他端は、コンタクトプラグ37を介してビット線BL2に電気的に接続されている。図6のコンタクトプラグ37は、図2のコンタクトプラグ37に対応する。選択トランジスタ21-3Bのゲートは、ワード線WL3に電気的に接続されている。メモリセルMC3Bの数3は、ワード線WLの数3に対応する。図7に示した選択トランジスタ21-3A及び21-3Bのゲートはワード線WL3で共用されている。以下、メモリセルMC3A、MC3B、MC2Bと同様にMC1A、MC1B、MC2A、MC4A乃至MC6Bが接続される。なお、1つのユニットに含まれるメモリセルMCの数はワード線WLの数の2倍になる。[2.動作]次に、MRAM10の動作について説明する。図8は、MRAM10の書き込み動作を説明する図である。一例として、図8の破線丸印で示したMTJ素子20-3Aにデータを書き込むものとする。まず、ロウデコーダ12は、ワード線WL3を選択し、ワード線WL3をハイレベルにする。これにより、MTJ素子20-3Aに接続された選択トランジスタ21-3Aがオンする。続いて、ライトドライバ16は、ビット線BL1及びBL2に所定の電圧を印加し、MTJ素子20-3Aに書き込みデータに応じた書き込み電流を流す。これにより、MTJ素子20-3Aは、データに対応した磁化配列に設定される。ここで、ワード線WL3がハイレベルになり、かつビット線BL2に所定の電圧が印加されるため、ワード線WL3に接続された選択トランジスタ21-3Bがオンし、この選択トランジスタ21-3Bに接続されたMTJ素子20-3Bが半選択状態となる。よって、ビット線BL3の電圧レベルによって、MTJ素子20-3Bに電流が流れてしまう可能性があり、MTJ素子20-2の磁化配列が変化誤書き込みが発生してしまう可能性がある。この対策として、本実施形態では、ライトドライバ16は、半選択状態のMTJ素子20-3Bに接続されたビット線BL3に、ビット線BL2と同じ電圧を印加する。これにより、半選択状態のMTJ素子20-3Bに電流が流れるのを防ぐことができる。また、ビット線BL2には、選択されたメモリセルMC3Aに接続される選択トランジスタ21-3A以外にも複数の選択トランジスタ21が接続されている。そのため、ワード線WL3以外のWLは、例えば、0Vを印加し、選択トランジスタをオフにする。その結果、ワード線WL3以外に接続される選択トランジスタはオフされる。すなわち、ワード線WL1、WL2、WL4乃至WL6に接続されるメモリセルMCのMTJ素子20-2には電流が流れない。なお、ビット線BL2には、複数の選択トランジスタ21が接続されているので、トランジスタの拡散領域に起因するジャンクション容量が付加される。このため、選択トランジスタ21が接続されるビット線BL2は、MTJ素子20が接続されるビット線BL1及びBL3に比べて、容量が大きい。よって、ライトドライバ16は、ビット線BL1及びBL3に電圧を印加するタイミングを、ビット線BL2に電圧を印加するタイミングよりも遅くする。これにより、ビット線BL2及びBL3間に電位差が生じるのを防ぐことができ、ひいては、半選択状態のMTJ素子20-3Bに電流が流れるのをより効果的に防ぐことができる。また、ライトドライバ16は、MTJ素子20-3Aにデータを書き込む際、ビット線BL3をフローティング状態にしてもよい。これにより、ビット線BL3の電圧がカップリングによりビット線BL2の電圧と同程度になるため、ビット線BL2及びBL3間に電位差が生じるのを抑制することができる。また、第2のユニットにおけるメモリセルMCでワード線WL3に接続されたメモリセルMC3C、MC3Dのいずれか一方のメモリセルMCは、ビット線BL4、5、6の電位関係をビット線BL1、BL2と同じ関係にすれば、メモリセルMC3Aと同時にデータを書き込むことも可能である。また、非選択にしたい場合は、半選択状態のMTJ素子20-3Bと同様の電位関係にすればよい。[3.製造方法]次に、MRAM10の製造方法について説明する。図9は、MRAM10の製造工程を示す平面図、図10は、図9に示したD-D ́線に沿った断面図である。まず、例えばCVDChemicalVaporDeposition法を用いて、半導体基板30上に、ハードマスク層となる絶縁層40を堆積する。絶縁層40としては、例えばシリコン酸化物が用いられる。続いて、リソグラフィー法を用いて、絶縁層40上に、ラインアンドスペースパターンを有する複数のレジスト層41を形成する。レジスト層41の延在方向は、素子領域AAの延在方向と同じ方向であり、すなわち、レジスト層41は、第2方向に対して斜めに延在している。本実施形態では、例えば、レジスト層41は、第2方向に対して45度方向に延在している。続いて、図11及び図12に示すように、例えばウェットエッチング法を用いて、レジスト層41の幅を狭くする、いわゆるスリミング工程をレジスト層41に施す。このスリミング工程により、レジスト層41の幅は、スリミング工程前に比べておおよそ半分まで狭くなる。続いて、図13に示すように、レジスト層41をマスクとして例えばRIEReactiveIonEtching法により絶縁層40をパターニングする。これにより、半導体基板30上に、ラインアンドスペースパターンを有する複数のハードマスク層40が形成される。その後、レジスト層41を除去する。続いて、図14に示すように、装置全体に、例えばCVD法を用いて、絶縁層42を堆積する。この絶縁層42は、ハードマスク層40に対してエッチング選択比を有する材料が用いられ、例えばシリコン窒化物が用いられる。続いて、図15及び図16に示すように、例えばRIE法を用いて、絶縁層42を選択的にエッチングし、ハードマスク層40の側面に側壁42を形成する。この側壁42は、ハードマスク層40の周囲にループ状に形成される。続いて、図17に示すように、例えばウェットエッチング法を用いて、ハードマスク層40を除去する。これにより、半導体基板30上に、複数の側壁42のみが残る。続いて、図18及び図19に示すように、リソグラフィー法を用いて、素子領域AA形成予定領域を覆うレジスト層43A及び43Bを形成する。すなわち、ループ状の側壁42のうち、斜め方向両端部及び中央部のみが露出された状態となる。続いて、図20及び図21に示すように、例えばRIE法を用いて、レジスト層43A及び43Bをマスクとして側壁42をエッチングする。その後、レジスト層43A及び43Bを除去する。これにより、半導体基板30上に、素子領域AAと同じ形状の側壁絶縁層42が残る。続いて、図22に示すように、例えばRIE法を用いて、絶縁層42をマスクとして半導体基板を選択的にエッチングし、半導体基板30に溝44を形成する。続いて、図23及び図24に示すように、例えばCVD法を用いて、半導体基板30の溝44内に素子分離絶縁層31を堆積する。続いて、例えばCMPChemicalMechanicalPolishing法を用いて、絶縁層42を除去するとともに、素子分離絶縁層31上面を平坦化する。これにより、半導体基板30の表面領域に、素子分離絶縁層31によって分離された複数の素子領域AAが形成される。続いて、一般的な製造方法を用いて、選択トランジスタ21、MTJ素子20、及び各種配線層を形成する。このようにして、本実施形態のMRAM10が製造される。[4.変形例]次に、本実施形態の変形例について説明する。図25は、本実施形態の変形例に係るメモリセルアレイ11の平面図である。図26は、図25に示したE-E ́線に沿ったメモリセルアレイ11の断面図である。ビット線BL1~BL3を含む第1のユニットと、ビット線BL4~BL6を含む第2のユニットとが図25のように配置されているとすると、図26に示すように、第1のユニットの素子領域AAと第2のユニットの素子領域AAとが接続されていてもよい。素子領域AA以外の構成は、図2と同じである。書き込み動作としては、例えばワード線WL3を選択してビット線BL3に接続されたMTJ素子20に書き込み電流を流す場合、ワード線WL3の左側に隣接するワード線WL2をローレベルにする。これにより、ワード線WL2に接続された選択トランジスタ21がオフする。従って、第2のユニットには不要な電流が流れないので、選択MTJ素子以外の非選択MTJ素子に誤書き込みが発生することはない。変形例によれば、図18及び図19に示した素子領域AAの製造工程を簡略化することができる。これにより、MRAM10の製造コストを低減することができる。[5.効果]以上詳述したように本実施形態では、半導体基板30上に第1方向に延在する複数のワード線WLを設け、また、半導体基板30の上方に第2の方向に延在する3本のビット線BL1~BL3を設ける。そして、複数のワード線WL間にそれぞれ1つずつ配置するようにして、ビット線BL1の下方に第2方向に並んだ複数のMTJ素子を配置する。ビット線BL3の下方にも、ビット線BL1と同様に、複数のMTJ素子を配置する。また、複数のワード線WL間にそれぞれ1つずつ配置するようにして、ビット線BL2の下に選択トランジスタ21に接続される複数のコンタクトプラグ37を配置する。さらに、選択トランジスタ21が形成される素子領域AAは、第1方向に対して斜め方向に延在し、1つの素子領域AAに2つの選択トランジスタ21が1つの拡散領域を共有して形成される。従って本実施形態によれば、6F2のセルサイズ繰り返し単位を有するMRAM10を実現することができる。これにより、MRAM10の微細化が可能となる。また、MTJ素子20に電流を供給するための全てのビット線BLを同じレベルの配線層で形成することができる。また、MTJ素子20及びコンタクトプラグ37が規則正しく配置される。これにより、製造工程が簡略化でき、歩留まりが低下するのを防ぐことができる。また、本実施形態のレイアウトを採用することで、ビット線及びコンタクトプラグの幅を十分確保することができる。これにより、配線抵抗及びコンタクト抵抗を抑制することができる。また、ビット線の間隔や、ビット線とコンタクトプラグとの間隔を十分確保することができる。これにより、寄生容量を低減することができる。この結果、MRAM10の動作性能を向上できる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。