"ドレイン用となり、平面上で、第1辺および第2辺を長辺、第3辺および第4辺を短辺として略長方形状に形成される第1導電型の第1半導体層と、平面上で、前記第1半導体層内に、前記第1および第2辺側を長辺、前記第3および第4辺側を短辺して略長方形状に形成され、前記第1半導体層よりも高い不純物濃度を持つ前記第1導電型の第2半導体層と、ソース用となり、平面上で、前記第1辺、前記第2辺および前記第3辺にそれぞれ対向する第5辺、第6辺および第7辺を持ち、前記第1半導体層を前記第1、第2および第3辺側から取り囲むように形成される前記第1導電型の第3半導体層と、平面上で、前記第1半導体層の前記第1、第2および第3辺と前記第3半導体層の前記第5、第6および第7辺との間の領域に形成される第2導電型の第4半導体層と、断面上で前記第4半導体層の上部にゲート絶縁膜を介して形成されるゲート層と、平面上で、前記第2半導体層内に、前記第1および第2辺側を長辺、前記第3および第4辺側を短辺して略長方形状に配置され、断面上で、前記第2半導体層の上部に配置されるドレイン用の第1コンタクト領域と、断面上で前記第3半導体層の上部に配置されるソース用の第2コンタクト領域と、断面上で前記第1コンタクト領域の上部に配置されるドレイン用の第1メタル配線層と、断面上で前記第2コンタクト領域の上部に配置されるソース用の第2メタル配線層とを備え、前記第2コンタクト領域は、平面上で、前記第3半導体層の前記第5辺側の領域内と前記第6辺側の領域内にそれぞれ配置され、前記第7辺側の領域内には配置されないことを特徴とする半導体装置。請求項1記載の半導体装置において、平面上で、前記第1コンタクト領域の前記第3辺側の短辺と前記第2半導体層の前記第3辺側の短辺との間隔は、前記第1コンタクト領域の前記第1辺側の長辺と前記第2半導体層の前記第1辺側の長辺との間隔よりも3倍以上広いことを特徴とする半導体装置。請求項2記載の半導体装置において、前記ゲート層は、平面上で前記第1半導体層の外周部分でリング状に形成され、平面上で、前記第1コンタクト領域の前記第4辺側の短辺と前記第2半導体層の前記第4辺側の短辺との間隔は、前記第1コンタクト領域の前記第1辺側の長辺と前記第2半導体層の前記第1辺側の長辺との間隔よりも3倍以上広いことを特徴とする半導体装置。請求項1記載の半導体装置において、前記半導体装置は、さらに、平面上で、前記第3半導体層の前記第6辺側の領域を中心線として、前記第1~第4半導体層、前記ゲート層、前記第1および第2コンタクト領域、ならびに前記第1および第2メタル配線層を線対称に配置したようなマルチフィンガ構造を備えていることを特徴とする半導体装置。請求項1記載の半導体装置において、前記半導体装置は、更に、LED接続用の外部出力端子と、PWM信号を出力する制御回路とを備え、前記第1メタル配線層は、前記外部出力端子に結合され、前記ゲート層には前記PWM信号が入力されることを特徴とする半導体装置。前述したようなパワーデバイスの代表として、パワーMOSFETMetalOxideSemiconductorFieldEffectTransistorが広く知られている。パワーMOSFETは、例えば数十Vレベルの電圧や数百mAレベル又は数Aレベル等の電流を制御する。このようなパワーMOSFETは、例えば大電力を取り扱う配線基板上等で一部の部品として実装されるため、配線基板上のノイズや、外部からのサージや、あるいは周辺に実装された部品の何らかの故障等によって意図しない高電圧、大電流が印加される場合がある。この場合、パワーMOSFETの破壊等が生じると、電力が大きいことから大きな損害が生じる恐れがあるため、パワーMOSFETには特に高い信頼性が必要とされる。図5は、本発明の前提として検討した半導体装置において、その主要部のレイアウト構成例を示す平面図である。図6aは、図5におけるA2-A2’間およびB2-B2’間の構成例を示す断面図であり、図6bは、図5におけるC2-C2’間の構成例を示す断面図である。図5および図6a、bには、一例としてパワーMOSFETQ3の構成例が示されている。図5の例では、略矩形状に形成されたドレイン用のn型の半導体層DF2nが配置され、DF2nの2個の長辺と1個の短辺をコの字型に取り囲むように半導体領域DFAが配置される。図6aに示すように、DFAは、ソース用のn型の半導体層DF3nと、バックゲート基板バイアス用のp型の半導体層DF5pを備えている。DF2nは、図5および図6aに示すように、その内部に形成されたn型の半導体層DF1nとDF1nの上部Z軸方向に形成されたコンタクト層CNTdを介してドレイン電極となるメタル配線層MLdに接続される。DFADF3n,DF5pは、図5および図6aに示すように、その上部に形成されたコンタクト層CNTsを介してソース電極となるメタル配線層MLsに接続される。CNTsは、図5に示すように、DFAと同様にコの字型の形状を備えており、2個の長辺に対応するコンタクト層CNTs1,CNTs2と1個の短辺に対応するコンタクト層CNTs3から構成される。また、図6aに示すように、DFAは、チャネル領域となるp型の半導体層DF4p内に形成され、DF4pには、CNTs1,CNTs2およびバックゲート用のDF5pを介してソースと同じ電圧が印加される。ソースの一部となるDF3nとドレインの一部となるDF2nは、DF4pならびにn-型のエピタキシャル層EPIn-を介して接続される。DF4pの上部には図示しないゲート絶縁膜を介してゲート層GTが配置される。GTは、図5に示すように、コンタクト層CNTgを介してゲート電極となるメタル配線層MLgに接続される。したがって、GTに所定のゲート電圧が印加されると、GTの下部のDF4p内にチャネルが形成され、DF3nをソース、EPIn-、DF2nおよびDF1nをドレインとして当該MOSFETがオンとなる。このような構成において、本発明者等が検証したところによれば、ソースおよびバックゲートを接地電圧としてドレインに高電圧を印加した際に、図5の経路RT2に示すように、コンタクト層CNTdの端部短辺部分に電流が集中し、これによって当該MOSFETの破壊が生じ得ることが見出された。具体的には、特に、CNTdの端部の一方からソース用のコンタクト層CNTs3に向けた電流により、例えば図6aのコンタクト層CNTdから図6bのコンタクト層CNTsCNTs3の間に介在する各半導体層の破壊が最も大きな問題となった。また、CNTdの端部の他方からの電流に伴いゲート絶縁膜の破壊等が生じる可能性も考えられた。本発明は、このようなことを鑑みてなされたものであり、その目的の一つは、信頼性が高い半導体装置を提供することにある。本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。本実施の形態による半導体装置は、第1導電型の第1~第3半導体層と、第2導電型の第4半導体層と、ゲート層と、第1および第2コンタクト領域と、第1および第2メタル配線層とを備える。第1半導体層DF2nおよび第2半導体層DF1nのそれぞれは、ドレイン用であり、平面上で略長方形状に形成され、第2半導体層は、第1半導体層よりも高い不純物濃度を持ち第1半導体層の内部に形成される。第3半導体層DF3nは、ソース用であり、平面上で第1半導体層の少なくとも2個の長辺第1辺および第2辺と1個の短辺第3辺を取り囲むように形成される。第4半導体層DF4pは、チャネル領域となり平面上で第1半導体層DF2nと第3半導体層DF3nの間の領域に形成され、ゲート層GTは、断面上で第4半導体層DF4pの上部にゲート絶縁膜を介して形成される。第1コンタクト領域CNTdは、平面上で第2半導体層DF1n内に略長方形状に形成され、断面上で第2半導体層の上部に配置される。第2コンタクト領域CNTs1,CNTs2は、断面上で第3半導体層DF3nの上部に配置される。第1メタル配線層MLdは断面上で第1コンタクト領域CNTdの上部に配置され、第2メタル配線層MLsは断面上で第2コンタクト領域CNTs1の上部に配置される。ここで、第2コンタクト領域CNTs1,CNTs2は、平面上で、第3半導体層DF3n内の前述した第1辺側および第2辺側の領域内にそれぞれ配置され、第3辺側の領域には配置されない構成となっている。これによって、例えば、ドレイン電極となる第1メタル配線層MLdに高電圧高電流が印加された際に、ソース用となる第3半導体層DF3nの第3辺側短辺側ではなく第1辺側および第2辺側長辺側に向けて電流が流れ易くなり、半導体装置の耐圧信頼性の向上が実現可能になる。また、半導体装置の耐圧信頼性の更なる向上を実現するためには、平面上で、第1コンタクト領域CNTdの第3辺側の短辺と第2半導体層DF1nの第3辺側の短辺との間隔が、第1コンタクト領域CNTdの第1辺側の長辺と第2半導体層DF1nの第1辺側の長辺との間隔よりも3倍以上広いことが望ましい。本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、信頼性が高い半導体装置を実現可能になる。以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のCMOS相補型MOSトランジスタ等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態では、MISFETMetalInsulatorSemiconductorFieldEffectTransistorの一例としてMOSFETMetalOxideSemiconductorFieldEffectTransistorを用いるが、ゲート絶縁膜として非酸化膜を除外するものではない。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。実施の形態1《半導体装置主要部の構成[1]》図1は、本発明の実施の形態1による半導体装置において、その主要部のレイアウト構成例を示す平面図である。図2aは、図1におけるA1-A1’間の構成例を示す断面図であり、図2bは、図1におけるB1-B1’間の構成例を示す断面図であり、図2cは、図1におけるC1-C1’間の構成例を示す断面図である。図1および図2a~図2cには、一例としてパワーMOSFETQ1の構成例が示されている。図1の例では、X軸方向を長手方向とする略矩形状のn型の半導体層拡散層又はオフセット領域:第1半導体層DF2nが配置され、当該DF2nにおける2個の長辺第1辺、第2辺とすると1個の短辺第3辺とするをコの字型に取り囲むように半導体領域DFAが配置される。DF2nとDFAの間の領域の上部Z軸方向には、DF2nの第1~第3辺、ならびに第3辺と対向する短辺第4辺とするをリング状に取り囲むようにゲート層GTが配置される。DF2nの内部には、これと同様にX軸方向を長手方向とする略矩形状のn型の半導体層拡散層:第2半導体層DF1nが配置される。DF1nの上部には、X軸方向を長手方向とする略矩形状のコンタクト層第1コンタクト領域CNTdが配置され、更に、その上部にX軸方向を長手方向とする略矩形状のメタル配線層第1メタル配線層MLdが配置される。MLdはドレイン用の電極となる。DFAにおける前述した第1辺側の領域の上部には、X軸方向を長手方向とする略矩形状のコンタクト層第2コンタクト領域CNTs1が配置され、DFAにおける前述した第2辺側の領域の上部には、X軸方向を長手方向とする略矩形状のコンタクト層第2コンタクト領域CNTs2が配置される。更に、DFAの上部には、これと同様のコの字型の形状を持つメタル配線層第2メタル配線層MLsが形成され、CNTs1,CNTs2は、Z軸方向においてDFAとMLsの間に配置される。MLsはソース用およびバックゲート用の電極となる。また、GTにおける前述した第4辺側の領域の上部には、コンタクト層CNTgが配置され、更に、その上部にメタル配線層MLgが配置される。MLgはゲート用の電極となる。図2aの例では、p-型の半導体基板SUBp-の上部にn型の半導体層埋め込み層DF6nが形成され、更にその上部にn-型のエピタキシャル層半導体層EPIn-が形成される。EPIn-内において、DF6nの上部にはp型の半導体層埋め込み層DF7pが形成され、更にその上部にn型の半導体層拡散層又はオフセット領域DF2nおよび2個のp型の半導体層拡散層又はウエル領域:第4半導体層DF4pが形成される。DF2nは、Y軸方向の両側において、2個のEPIn-を挟んで2個のDF4pにそれぞれ接合する。なお、n型の半導体層は、例えばシリコンSi中にリンPやヒ素As等の不純物を導入することで形成され、p型の半導体層は、例えばシリコンSi中にボロンB等の不純物を導入することで形成される。また、n型、n型、n-型の不純物濃度は、n型>n型>n-型の順に高く、p型、p型、p-型の不純物濃度は、p型>p型>p-型の順に高い。2個のDF4pのそれぞれの中には、p型の半導体層拡散層DF5pとn型の半導体層拡散層:第3半導体層DF3nが形成される。DF5p,DF3nは、図1に示す半導体領域DFAを構成する。DF3nは、DF5pと比べてDF2nに近い側に形成され、ソースの一部となる。また、DF5pはチャネル領域バックゲート領域となるDF4pの給電ノードとなる。2個のDF4pの一方に含まれるDFAの上部にはコンタクト層CNTs1が形成され、2個のDF4pの他方に含まれるDFAの上部にはコンタクト層CNTs2が形成される。CNTs1,CNTs2は、その上部に形成された共通のメタル配線層MLsに接続される。DF2nの中には、n型の半導体層拡散層DF1nが形成される。DF1nの上部にはコンタクト層CNTdが形成され、CNTdは、その上部に形成されたメタル配線層MLdに接続される。各コンタクト層は、例えばタングステンW等を主体とする導電膜で構成され、各メタル配線層は、例えばアルミニウムAl合金膜等を主体として構成される。Y軸方向においてDF3nとDF2nの間に位置するDF4pおよびEPIn-の上部には、図示しないゲート絶縁膜例えばSiO2を介してゲート層GTが形成される。GTは、例えば、多結晶シリコンとタングステンシリサイドWSixの積層膜等によって構成される。GTに所定のゲート電圧が印加されると、GTの下部のDF4p内にチャネルが形成され、DF3nをソース、EPIn-、DF2nおよびDF1nをドレインとして当該MOSFETがオンとなる。この際に、EPIn-、DF2nはオフセット領域として機能し、これよって例えばドレインとゲート間の電界強度が緩和され、MOSFETの耐圧信頼性向上等が図れる。このような構造は、DMOSDiffusedMOS又はLDMOSLaterallyDiffusedMOS等と呼ばれる。また、EPIn-の主面上で、ソースバックゲート用のコンタクト層CNTs1,CNTs2が接続されるDFA、ドレイン用のコンタクト層CNTdが接続されるDF1n、ならびにGTの形成領域以外の部分には、絶縁膜例えばSiO2ISL1が形成される。更に、ISL1の上部には保護膜層間絶縁膜例えば、TEOSTetraethylorthosilicate/BPSGBoronPhosphorusSiliconGlass/TEOSISL2が形成される。CNTs1,CNTs2,CNTdは、ISL2内に形成され、MLs,MLdは、ISL2上に形成される。《本実施の形態1の主要な特徴および効果》このような構成例において、本実施の形態1の半導体装置の主要な特徴は下記2点にある。1図1に示すように、前述した図5の場合と比較して、ドレイン用の半導体層拡散層DF1nの短辺とドレイン用のコンタクト層CNTdの短辺との間にある程度の間隔が確保された点にある。すなわち、図1において、DF1nの短辺とCNTdの短辺との間のX軸方向の距離をX1とし、DF1nの長辺とCNTdの長辺との間のY軸方向の距離をY1とすると、例えばY1:X1=1:4程度となっている。X1は、特に限定はされないが、例えば7μm等である。一方、図5では、Y1:X1=1:1程度となっており、これに伴い図1のB1-B1’断面となる図2bではコンタクト層CNTdが存在しないが、これと同一箇所に対応し、図5のB2-B2’断面となる図6aではCNTdが存在することになる。このように、X1/Y1の値を大きくすることで、CNTdの端部短辺の一方からソースバックゲート用の半導体層DFAまでのX軸方向の距離と、CNTdの端部短辺の他方からゲート層GTまでのX軸方向の距離を十分に確保することができる。その結果、例えばCNTdに大電圧大電流が印加された際に、X軸方向に向かう経路上の電界強度電流密度を低減することができ、MOSFETの耐圧信頼性を向上させることが可能になる。なお、X1/Y1の値は、4程度に限られるものではなく、例えば2以上、望ましくは3以上であればよい。ただし、この値が過大になるとドレインのコンタクト抵抗が増大する恐れがあるため、X1/Y1の値は、所定の耐圧を保てる範囲内例えば2以上の範囲内でできるだけ小さい方が望ましい。2図1に示すように、前述した図5の場合と比較して、ソースバックゲート用の一部のコンタクト層CNTs3が削除された点にある。これに伴い、図1のC1-C1’断面となる図2cではメタル配線層MLsのごく一部がCNTs1,CNTs2を介して半導体層DF3nに接続されるが、これと同一箇所に対応し、図5のC2-C2’断面となる図6bではMLsの大部分がCNTs3を介してDF3nに接続されることになる。このように、CNTs3を設けないことで、例えばCNTdに大電圧大電流が印加された際に、瞬時的には、CNTs1,CNTs2の下部付近に位置する半導体層DFAの電位が接地電源電圧VSSであるのに対してCNTs3の下部付近に位置するDFAの電位はハイインピーダンスに近い状態となる。その結果、図1の経路RT1に示すように、CNTdからCNTs1,CNTs2に向けたY軸方向の電流がX軸方向の電流よりも流れ易くなる。Y軸方向の電流はX軸方向の電流よりも大きい領域で流れるため、X軸方向に流れる場合よりも電界強度電流密度を低減することができ、MOSFETの耐圧信頼性を向上させることが可能になる。なお、図1の例では、ゲート層GTをリング状に形成したが、場合によっては、第4辺側の領域を持たないコの字型に形成することも可能である。また、図1の例では、半導体領域DFAをコの字型に形成したが、場合によってはリング状に形成することも可能である。更に、図1の例では、それぞれ略矩形状の形状を持つ3個のコンタクト層CNTs1,CNTs2,CNTdを示したが、各コンタクト層は、必ずしも1個のコンタクトホールによって構成される必要はない。すなわち、互いに近接して配置された複数のコンタクトホールの集合体として1個のコンタクト層コンタクト領域を形成するような構造であってもよい。《半導体装置全体の概略構成》図3は、本発明の実施の形態1による半導体装置において、その概略構成の一例を示すブロック図である。図3には、半導体装置の一例としてLED駆動装置LEDDVICの構成例が示されている。LEDDVICは、特に限定はされないが、例えば一つの半導体チップによって構成される。LEDDVICは、例えば、シリアルインタフェース回路SERIF、アドレスデコード回路ADRDEC、およびクロック生成回路CKGENと、m個のPWMPulseWidthModulation制御回路PWCTL[1]~PWCTL[m]、アンド演算回路AD[1]~AD[m]、およびパワーMOSFETQ[1]~Q[m]等を備えている。各パワーMOSFETは、ソースおよびバックゲートが接地電源電圧VSSに接続され、当該各パワーMOSFETに図1、図2a~図2cで述べたような構成例が適用される。特に限定はされないが、各パワーMOSFETには、例えば40V等の耐圧が要求される。各パワーMOSFETQ[k]kは1~mの整数のドレインは、外部出力端子OT[k]に接続されると共に、内部に備わったESD保護用のクランプ素子ダイオードD1[k]を介して電源電圧VDDに接続される。また、Q[k]のソースドレイン間にもESD保護用のクランプ素子ダイオードD2[k]が備わっている。D2[k]は、例えば図2a等においてソースドレイン間に形成される寄生ダイオード所謂ボディーダイオードとは別に備わっている。OT[1]~OT[m]は、それぞれ、外部に設置されたLED素子LED[1]~LED[m]の駆動用端子となる。シリアルインタフェース回路SERIFは、外部入力端子SS,SCL,SDAを介して入力されたシリアル信号から必要な情報を抽出し、ADRDECに伝送する。例えばSSには、必要な情報の伝送開始を通知するスタート信号が入力され、SCLにはクロック信号が入力され、SDAにはデータ信号が入力される。当該シリアル信号によって、例えば、LED[1]~LED[m]内のどの箇所をどの程度の輝度で発光させるかを指定することができる。ADRDECは、外部入力端子ADR[1]~ADR[n]からのアドレス信号が自身のアドレスに一致する際には、SERIFから通知された発光箇所の指定情報とその輝度情報に応じてPWM制御回路PWCTL[1]~PWCTL[m]を適宜制御する。例えば、発光箇所としてLED[1]が指定された際にはPWCTL[1]に対してLED[1]の輝度情報を通知する。なお、アドレス信号ADR[1]~ADR[n]は、図3に示すLEDDVICを複数設けて使用することを前提とし、複数のLEDDVICをそれぞれ区別するために備わっている。CKGENは、所定の発振周波数を持つクロック信号を生成し、PWCTL[1]~PWCTL[m]に出力する。各PWCTL[k]は、例えば、ADRDECからの輝度情報に応じてCKGENからのクロック信号をカウントすること等で輝度情報に応じたデューティ比を持つPWM信号[k]を生成する。当該PWM信号[k]は、対応するアンド演算回路AD[k]の2入力の一方を介してパワーMOSFETQ[k]のゲートに入力される。これによって、LED[k]にPWM信号[k]に応じた電流が供給される。LED[k]は、この電流が供給されている期間すなわちPWM信号の1サイクル中のオン期間で発光し、オンデューティに応じた輝度で発光する。なお、AD[1]~AD[m]の2入力の他方には、外部端子ENからのイネーブル信号が入力され、各LEDの制御は、当該イネーブル信号が活性状態アサートである場合に行われる。このようなLED駆動装置では、各外部出力端子OT[k]において例えば数十Vレベルの電圧図3の電源電圧VCCと百mAレベルの電流のオンオフが頻繁にスイッチング制御され、また、当該外部出力端子の本数も多数設けられることから、OT[k]に大きなノイズやサージ等が混入する恐れがある。このような場合でもパワーMOSFETが破壊されないように、パワーMOSFETには高い耐圧信頼性が求められる。そこで、図1および図2a~図2cに示したようなパワーMOSFETを設けることが有益となる。以上、本実施の形態1の半導体装置を用いることで、代表的には、信頼性が高い半導体装置が実現可能になる。実施の形態2《半導体装置主要部の構成[2]》図4は、本発明の実施の形態2による半導体装置において、その主要部のレイアウト構成例を示す平面図である。図4には、一例としてパワーMOSFETQ2の構成例が示されている。図4のパワーMOSFETQ2は、図1のパワーMOSFETQ1を所謂マルチフィンガ構造に拡張した構成となっている。図4に示すQ2は、図1に示したQ1に対して更に、n型の半導体層DF2[2]nと、n型の半導体層DF1[2]nと、メタル配線層MLd[2],MLg[2]と、ゲート層GT[2]と、コンタクト層CNTg[2],CNTd[2],CNTs1[2]が追加されたような構成となっている。当該Q2は、概略的には、図1におけるコンタクト層CNTs2または半導体領域DFAの第2辺側の領域を中心線として、図1の各部材を線対象に配置したような構成となる。CNTs1[2]は、Y軸方向において、CNTs1との間でCNTs2を等間隔で挟むように配置される。DF2[2]n,DF1[2]n,MLd[2],MLg[2],GT[2],CNTg[2],CNTd[2]は、CNTs2とCNTs1[2]の間で、図1で説明したCNTs1とCNTs2の間のDF2n,DF1n,MLd,MLg,GT,CNTg,CNTdの配置と同様にして配置される。また、このような配置に伴い、半導体領域DFAならびにメタル配線層MLsは、前述した1本の幹と2本の枝を持つコの字型から1本の幹と3本の枝を持つ櫛の歯状の形状に拡張されている。図示は省略しているが、MLdとMLd[2]は共通に接続され、MLgとMLg[2]も共通に接続される。なお、図1で述べたように、CNTd[2]はCNTdと同様にX軸方向のサイズが調整された形状を備え、CNTs2とCNTs1[2]の間にはCNTs1とCNTs2の間と同様にY軸方向に延伸するコンタクト層が存在しない。このようなマルチフィンガ構造を用いると、図1のような構成例と比較してパワーMOSFETの出力電流を増加させることが可能になる。ただし、出力電流を増加させると、例えば図3の外部出力端子OT[1]~OT[m]に混入するノイズ等も増大する恐れがあるため、パワーMOSFETには、十分な耐圧信頼性が求められる。そこで、図4に示したようなレイアウト構成例を用い、図1の場合と同様にして耐圧信頼性を向上させることが有益となる。なお、ここでは、ゲート層の数を基準として2フィンガ構造を示したが、勿論、同様にして3フィンガ以上の構造に拡張することも可能である。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、ここでは、n型のパワーMOSFETを例に説明を行ったが、同様にしてp型のパワーMOSFETを実現することも可能である。また、必ずしもパワーMOSFETに限られるものではなく、場合によっては比較的小電力を取り扱う通常のMOSFET等に適用することも可能である。"