第1導電型半導体基板の一方の表面近傍に第1の第2導電型半導体領域が形成され、前記第1の第2導電型半導体領域の表面近傍にカソード電極と接合する第1導電型半導体領域およびゲート電極と接合する第2の第2導電型半導体領域が形成され、前記第1導電型半導体基板の他方の表面近傍にアノード電極と接合する第3の第2導電型半導体基板が形成されたサイリスタにおいて、前記ゲート電極と前記第2の第2導電型半導体領域とが接合してオーミック接触を形成し、前記ゲート電極と前記第1の第2導電型半導体領域とが接合して非オーミック接触を形成することを特徴とするサイリスタ。前記カソード電極と接合する第1導電型半導体領域は、前記カソード電極の幅と同じ幅に連続して形成されていることを特徴とする請求項1に記載のサイリスタ。前記第2の第2導電型半導体領域は、複数の前記オーミック接触する領域が、前記非オーミック接触の領域と交互に形成されていることを特徴とする請求項1または請求項2に記載のサイリスタ。前記第2の第2導電型半導体領域は、等間隔で形成されていることを特徴とする請求項1から請求項3のいずれか1項に記載のサイリスタ。前記第2の第2導電型半導体領域は、前記複数の前記オーミック接触する領域の不純物濃度が等しく形成されていることを特徴とする請求項3または請求項4に記載のサイリスタ。このような構成の一般的なサイリスタ400において、アノード電極Aとカソード電極K間には、電圧源V1と抵抗R1により順方向電圧を印加する。そして、電圧源V2と抵抗R2により、ゲート電極Gに正の雪崩開始電圧以下の電圧を印加すると、サイリスタ400はオフの状態となり、ゲート電極Gに正の雪崩開始電圧以上の電圧を印加すると、サイリスタ400はオンの状態となる。しかしながら、従来技術によるサイリスタ400をスイッチとして用いる場合、オンオフ状態を制御するゲート電流Igを制御するために、ゲート電極Gとカソード電極K間に印加電圧源V2と、電流制御用の抵抗R2を接続する必要があった。この抵抗R2の値を用途に応じて選択することで、ゲート電流Igを制御していた。本発明は、上記の問題点に鑑みてなされたものであって、ゲート電極の接触抵抗の値を制御できるサイリスタを提供することを目的としている。上記目的を達成するため、本発明は、第1導電型半導体基板の一方の表面近傍に第1の第2導電型半導体領域が形成され、前記第1の第2導電型半導体領域の表面近傍にカソード電極と接合する第1導電型半導体領域およびゲート電極と接合する第2の第2導電型半導体領域が形成され、前記第1導電型半導体基板の他方の表面近傍にアノード電極と接合する第3の第2導電型半導体基板が形成されたサイリスタにおいて、前記ゲート電極と前記第2の第2導電型半導体領域とが接合してオーミック接触を形成し、前記ゲート電極と前記第1の第2導電型半導体領域とが接合して非オーミック接触を形成することを特徴としている。また、本発明に係るサイリスタにおいて、前記カソード電極と接合する第1導電型半導体領域は、前記カソード電極の幅と同じ幅に連続して形成されているようにしてもよい。また、本発明に係るサイリスタにおいて、前記第2の第2導電型半導体領域は、複数の前記オーミック接触する領域が、前記非オーミック接触の領域と交互に形成されているようにしてもよい。また、本発明に係るサイリスタにおいて、前記第2の第2導電型半導体領域は、等間隔で形成されているようにしてもよい。また、本発明に係るサイリスタにおいて、前記第2の第2導電型半導体領域は、前記複数の前記オーミック接触する領域の不純物濃度が等しく形成されているようにしてもよい。本発明によれば、ゲート電極と第1の第2導電型半導体領域より不純物濃度が高い第2の第2導電型半導体領域とが接合してオーミック接触が形成される領域と、ゲート電極と第1の第2導電型半導体領域とが接合して非オーミック接触が形成される領域とを設けた。これにより、ゲート電極と第2の第2導電型半導体領域との接合部はオーミック接触が実現され、ゲート電極と第1の第2導電型半導体領域との接合部は非オーミック接触が実現される。このため、オーミック接触が実現されるゲート電極と第2の第2導電型半導体領域との接触面積と、非オーミック接触が実現されるゲート電極と第1の第2導電型半導体領域との接触面積とを調整して形成することで、ゲート電極の接触抵抗の値を制御できる。この結果、従来技術で必要であったゲート電流調整用の抵抗が不要になる。また、本発明によれば、カソード電極に接合する第1導電型半導体層をカソード電極Kと同じ幅で連続させて形成した。これにより、カソード電極Kからアノード電極へ電荷が移動する面積を大きくでき、カソード電極とアノード電極間の電流が流れやすくなる。この結果、オン抵抗VTを低くすることができる。以下、図面を用いて本発明の実施形態について詳細に説明する。また、以下の図面においては、各構成をわかりやすくするために、実際の構造と各構造における縮尺等が異なっている。図1は、本実施形態に係るサイリスタ1の断面構成図である。なお、図1において、左右方向をx軸方向、積層方向をy軸方向とする。図1において、p型半導体基板12は、不純物濃度が高濃度となるように形成されている。p型半導体基板12の不純物濃度は、例えば、2×1019[cm-3]である。p型半導体基板12の厚みは、例えば、10[μm]である。また、p型半導体基板12は、表面近傍でアノード電極22に接合されている。なお、p型半導体基板12の不純物濃度が高いため、アノード電極22との接触抵抗値が小さい。このため、p型半導体基板12とアノード電極22とは、オーミック接触している。裏面p型半導体基板13は、不純物濃度が高濃度となるようにp型半導体基板12の一方の表面側に形成されている。裏面p型半導体基板13の不純物濃度は、例えば、1×1018[cm-3]~1×1020[cm-3]である。裏面p型半導体層13の厚みh1は、例えば、30~40[μm]である。n型半導体基板14第1導電型半導体基板は、裏面p型半導体基板13の一方の表面側に、不純物濃度が低濃度となるように形成されている。n型半導体基板14の不純物濃度は、例えば、1×1013[cm-3]~1×1016[cm-3]である。n型半導体基板14の表面までの厚みh2は、例えば、160~170[μm]であり、n型半導体基板14内に形成されているp型半導体領域16までの厚みh3は、例えば、120[μm]である。p型半導体領域16第1の第2導電型半導体領域は、n型半導体基板14内の表面近傍に、不純物濃度が高濃度となるように形成され、このp型半導体領域16はアノード電極22と反対の表面と接している。p型半導体領域16の不純物濃度は、例えば、1×1017[cm-3]~1×1019[cm-3]である。また、p型半導体領域16の厚みh4は、例えば、40[μm]である。n型半導体領域17第1導電型半導体領域は、p型半導体領域16内の表面近傍に、不純物濃度がn型半導体基板14より高濃度となるように形成されている。n型半導体領域17の不純物濃度は、例えば、1×1019[cm-3]~1×1020[cm-3]である。n型半導体領域17の厚みは、例えば20[μm]である。n型半導体領域17は、p型半導体領域16の表面近傍でカソード電極20に接合されている。また、n型半導体領域17の不純物濃度が高いため、カソード電極20との接触抵抗値が小さい。このため、n型半導体領域17とカソード電極20とは、オーミック接触している。p型半導体領域18-1~18-3第2の第2導電型半導体領域は、p型半導体領域16内の表面近傍に、不純物濃度がp型半導体領域16より高濃度となるように形成されている。p型半導体領域18-1~18-3の不純物濃度は、例えば、1×1019[cm-3]~1×1020[cm-3]である。p型半導体領域18の厚みは、例えば10[μm]である。また、p型半導体領域18-1~18-3は、互いに離れて形成されている。p型半導体領域18-1~18-3は、p型半導体領域16の表面近傍でゲート電極21に接合されている。また、p型半導体領域18-1~18-3の不純物濃度が高いため、ゲート電極21との接触抵抗値が小さい。このため、p型半導体領域18-1~18-3とゲート電極21とは、オーミック接触している。また、n型半導体領域17とp型半導体領域18とは、互いに離れて形成されている。なお、以下、p型半導体領域18-1~18-3を総称して、p型半導体領域18という。また、サイリスタ1の両側には、不純物濃度がp型半導体層13より高濃度のp型半導体によるアイソレーション15が形成されている。次に、p型半導体領域18-1~18-3の配置について図2を用いて説明する。図2は、本実施形態に係るp型半導体領域16の断面構成図である。図2において、左右方向をx軸方向、上下方向半導体層の積層方向をy軸方向とする。図2に示すように、p型半導体領域18-1のx軸方向の幅は、L1である。p型半導体領域18-1は、破線丸101で示した領域である表面近傍で、ゲート電極21とオーミック接触が形成されている。同様に、p型半導体領域18-2のx軸方向の幅は、L2である。p型半導体領域18-2は、破線丸102で示した領域である表面近傍で、ゲート電極21とオーミック接触が形成されている。また、p型半導体領域18-1とp型半導体領域18-2とは、互いに距離L4だけ離間して形成されている。また、p型半導体領域18-1とp型半導体領域18-2とが離間されている破線丸111で示した領域は、p型半導体領域16とゲート電極21とにより非オーミック接触が形成されている。同様に、p型半導体領域18-3のx軸方向の幅は、L3である。p型半導体領域18-3は、破線丸103で示した領域である表面で近傍で、ゲート電極21とオーミック接触が形成されている。また、p型半導体領域18-2とp型半導体領域18-3とは、互いに距離L5だけ離間して形成されている。また、p型半導体領域18-2とp型半導体領域18-3とが離間されている破線丸112で示した領域は、p型半導体領域16とゲート電極21とにより非オーミック接触が形成されている。n型半導体領域17のx軸方向の幅は、L7である。n型半導体領域17は、カソード電極Kと同じ幅で連続させて形成されている。このn型半導体領域17とp型半導体領域18-1とは、互いに距離L8だけ離間して形成されている。このように、ゲート電極21にオーミック接触している領域と非オーミック接触する領域を形成した場合、従来技術のようにゲート電極に不純物濃度の高いp型半導体領域を連続して形成した場合の接触抵抗値より大きな接触抵抗値となる。この接触抵抗の成分は、p型半導体領域18-1とp型半導体領域18-2との間に形成されている非オーミック接触の幅L4に基づく抵抗値r1と、p型半導体領域18-2とp型半導体領域18-3との間に形成されている非オーミック接触の幅L5に基づく抵抗値r2との並列抵抗であるとみなせる。非オーミック接触による抵抗分は、ゲート電極21とカソード電極20との間に流れる電流に対する抵抗分であるため、従来技術で使用していた電流制御用の抵抗R2図8として用いることができる。そして、上述したように、この抵抗分は、p型半導体領域18の数と間隔により、接触抵抗値を調整できる。このため、サイリスタ1の用途に応じて、p型半導体領域18の数と間隔とを予め設計時にシミュレーションや実験により求めて設計することで、ゲート電極21とカソード電極20間に流れる電流制御用の抵抗を制御することができる。また、図2において、p型半導体領域18-1~18-3の各幅L1~L3、p型半導体領域18-1と18-2との距離L4、およびp型半導体領域18-2と18-3との距離L5の合計の長さはL6であり、ゲート電極21の幅と同じである。しかしながら、合計の長さL6とゲート電極21の幅は同じでなくともよく、ゲート電極21の幅が、合計の長さL6より長くなるように形成されるようにしてもよい。また、p型半導体領域18-1~18-3の各幅L1~L3は、サイリスタ1の用途に応じて、全て同じ幅でもよく、あるいは、異なる幅でもよい。また、幅L1~L3を異なるように形成する場合、例えば、幅L1が幅L2より長く、幅L2が幅L3より長く形成するようにしてもよい。あるいは、幅L1が幅L2より長く、幅L3が幅L2より長く形成するようにしてもよい。同様に、p型半導体領域18-1と18-2との距離L4、およびp型半導体領域18-2と18-3との距離L5もサイリスタ1の用途に応じて、同じ距離でも異なる距離に形成してもよい。ゲート電極21に正の電圧を印加すると、n型半導体基板14とp型半導体層16との間にできる空乏層へ、ゲート電極21と接して形成されているp型半導体領域18からのホールが注入される。例えば、図2のp型半導体領域18-1~18-3の幅L1~L3を合計した幅の1つのp型半導体領域18を形成した場合、ゲート電極への正の電圧印加時、p型半導体領域16内に、この1つのp型半導体領域18に対する空乏層が形成される。このため、ゲート電極21と接して形成されている1つのp型半導体領域18からホールが注入される。一方、p型半導体領域18-1~18-3を、図2のように、距離L4、L5離間して、オーミック接触と非オーミック接触を交互に形成した場合、p型半導体領域18-1~18-3は、ゲート電極21のx軸方向に対して分散して形成されている。この場合、ゲート電極への正の電圧印加時、p型半導体領域16内に、ゲート電極21のx軸方向全体に空乏層が形成される効果がある。さらに、1つp型半導体領域18を形成した場合に比べて、ゲート電極21のx軸方向全体からホールが注入される効果がある。図3は、本実施形態に係るサイリスタ1の平面図である。なお、図1および図2の断面図は、図3のA-A線の断面図である。図3において、左右方向をx軸方向、積層方向をy軸方向、上下方向をz軸方向とする。図3に示すように、p型半導体領域18-1は、x軸方向に辺201と202を有し、辺201と202は直線である。同様に、p型半導体領域18-2は、x軸方向に辺203と204を有し、辺203と204は直線である。同様に、p型半導体領域18-3は、x軸方向に辺205と206を有し、辺205と206は直線である。すなわち、p型半導体領域18-1~18-3は、島状に離間間隔L4とL5で形成されている。図3に示したように、p型半導体領域18-1~18-3のxz平面から見た面積は、各々異なっていてもよく、あるいは同じでもよい。図4は、本実施形態に係るサイリスタ1bの平面図である。なお、図1および図2の断面図は、図4のA-A線の断面図である。図4において、左右方向をx軸方向、上下方向をz軸方向、積層方向をy軸方向とする。また、図4において、カソード電極20とゲート電極21は省略している。図4に示すように、サイリスタ1bは、p型半導体領域16内の表面近傍に、不純物濃度が高濃度となるようにp型半導体領域18-1’~18-3’が各々形成されている。p型半導体領域18-1’~18-3’の不純物濃度は、図1と同様である。図3との差異は、p型半導体領域18-1’~18-3’の形状である。すなわち、図4に示すように、p型半導体領域18-1’は、x軸方向に辺211と212を有し、辺211と212は曲線である。同様に、p型半導体領域18-2’は、x軸方向に辺213と214を有し、辺213と214は曲線である。同様に、p型半導体領域18-3’は、x軸方向に辺215と216を有し、辺215と216は曲線である。この場合においても、p型半導体領域18-1’~18-3’のxz平面から見た面積は、各々異なっていてもよく、あるいは同じでもよい。図5aと図5bは、本実施形態に係るサイリスタ1cと1c’の平面図である。なお、図1および図2の断面図は、図5のA-A線の断面図である。図5において、左右方向をx軸方向、積層方向をy軸方向、上下方向をz軸方向とする。また、図5において、カソード電極20とゲート電極21は省略している。図5aに示すように、サイリスタ1cは、p型半導体領域16内に、不純物濃度が高濃度となるようにp型半導体領域18-1’’~18-5’’が各々形成されている。p型半導体領域18-1’’~18-5’’の不純物濃度は、図1と同様である。図3と図4との差異は、p型半導体領域18-1’’~18-3’’の形状である。すなわち、図5に示すように、p型半導体領域18-1’’~18-3’’は、各々円形である。この場合においても、p型半導体領域18-1’’~18-5’’のxz平面から見た面積は、各々異なっていてもよく、あるいは同じでもよい。図5bは、図5aにおけるp型半導体領域18の形状の変形例である。図5bに示すように、サイリスタ1c’は、p型半導体領域16内の表面近傍に、不純物濃度が高濃度となるようにp型半導体領域18’が形成されている。そして、このp型半導体領域18’は、p型半導体領域16がゲート端子21と非オーミック接触を形成するように、例えば筒状の貫通穴16-1~16-5が形成されている。このように、p型半導体領域16内の表面近傍に、ゲート電極21の下面にp型半導体領域18’を形成した後、p型半導体領域18’をy軸方向に貫通する貫通孔16-1~16-5を形成するようにしてもよい。この場合においても、貫通穴16-1~16-5のxz平面から見た面積は、各々異なっていてもよく、あるいは同じでもよい。図6aと図6bは、本実施形態に係るp型半導体領域18の他の形状の断面図である。なお、図6において、左右方向をx軸方向、積層方向をy軸方向とする。図1において、断面図で見た場合、p型半導体領域18の形状が長方形の例を説明したがこれに限られない。例えば、図6aと図6bのように、p型半導体領域18の先端部が、ゲート電極21からy軸方向に向かって小さくなるような形状でも良く、あるいは先端部が大きくなるような形状であってもよい。さらに、図6aと図6bにおいて、p型半導体領域18の3つの形状は、同一であってもよく、異なっていてもよい。図7a~図7cは、本実施形態に係るp型半導体領域18の他の形状の平面図である。なお、図7において、左右方向をx軸方向、積層方向をy軸方向、上下方向をz軸方向とする。図7aのxz平面におけるレイアウト図のように、渦巻き状を含む一筆書きで形成してもよい。また、p型半導体領域18のxz平面における形状は、図7bのようにH状または王状、図7cのように同心状に所定の離間間隔で形成してもよい。すなわち、x軸方向の所定の位置の断面において、ゲート電極21とp型半導体領域18とによるオーミック接触する領域と、ゲート電極21とp型半導体領域16とによる非オーミック接触する領域とが形成さればよい。以上のように、本発明によれば、ゲート電極21とp型半導体領域16より不純物濃度が高いp型半導体領域18とが接合してオーミック接触が形成される領域と、ゲート電極21とp型半導体領域16とが接合して非オーミック接触が形成される領域とを設けた。これにより、ゲート電極21とp型半導体領域18との接合部はオーミック接触が実現され、ゲート電極21とp型半導体領域16との接合部は非オーミック接触が実現される。このため、オーミック接触が実現されるゲート電極21とp型半導体領域18との接触面積と、非オーミック接触が実現されるゲート電極21とp型半導体領域16との接触面積とを調整して形成することで、ゲート電極21の接触抵抗の値を制御できる。この結果、図8の従来技術で必要であったゲート電流Ig調整用の抵抗R2が不要になる。さらに、上記の構成による従来のサイリスタ1において、アノード電極22とカソード電極20間に順方向電圧を印加し、さらにゲート電極21に正の電圧を印加すると、n型半導体基板14とp型半導体層16との間にできる空乏層へ、ゲート電極21と接して形成されているp型半導体領域18からのホールが注入される。このため、空乏層が狭くなり、アノード電極22からカソード電極20に電流が流れる。このゲート電流値に応じてブレークオーバー点孤が発生し、そして、ブレークオーバー点孤によるON状態でアノード電極22とカソード電極20間にオン電圧VTが発生する。本実施形態では、カソード電極20に接合するn型半導体領域17をカソード電極20と同じ幅で連続させて形成した。これにより、カソード電極20からアノード電極22へ電荷が移動する面積を大きくでき、カソード電極20とアノード電極22間の電流が流れやすくなる。この結果、オン抵抗VTを低くすることができる。なお、本発明は係る実施形態に限定されず、その技術思想の範囲内で種々の変更が可能である。例えば、本実施形態では、pnpn型サイリスタの例を説明したが、不純物基板及び領域のp型、n型を入れ替えたnpnp型サイリスタにおいても同一の効果が得られる。この場合、ゲート電極に負の電流を付加することでオンまたはオフ状態を制御する。なお、本実施形態では、図2に示したように、p型半導体領域18を、3つ形成する例を説明したが、p型半導体領域18の数は1つ以上であればよい。この場合、例えば、p型半導体領域18-1のみが形成され、破線丸101で示した領域のみがゲート電極21とオーミック接触を形成する。そして、ゲート電極21の他の領域破線丸111、102、112、103がp型半導体領域16と非オーミック接触を形成する。すなわち、p型半導体領域16の表面とゲート電極21との接触において、オーミック接触する領域と、非オーミック接触する領域が形成されていればよい。また、p型半導体領域18を複数形成する場合、複数のp型半導体領域18の不純物濃度は、ゲート電極21とオーミック接触を形成する濃度あれば、同一でなくてもよい。また、例えば、図2において、p型半導体領域18-1、18-2、および18-3のy軸方向の厚み深さは同一でなくてもよい。また、本実施形態では、図2に示したように、アノード電極22もオーミック接触を形成するように、p型半導体基板12が、裏面p型半導体基板13の一方の表面側に形成されている例を説明した。しかしながら、p型半導体基板12は備えなくてもよく、この場合においても、ゲート電極21に対してオーミック接触と非オーミック接触との領域を形成しているため、本実施形態の効果を得ることができる。また、本実施形態では、サイリスタ単体の構成について説明したが、半導体集積回路上に形成する場合にも有効である。さらにまた、本実施形態で説明時にあげた各領域の不純物濃度および厚み深さの例に限られるものではなく、本実施形態における各半導体層の不純物濃度に応じた不純物濃度の関係、および、各半導体層の厚みに応じた関係であればよい。