"2つのメモリセルアレイと、前記2つのメモリセルアレイで共有されるセンスアンプと、前記2つのメモリセルアレイからのデータ読み出しを制御する制御回路と、を有し、前記各メモリセルアレイは、m本mは2以上の整数のワード線と、n本nは2以上の整数のビット線と、前記ビット線と前記ワード線の交差点に設けられたメモリセルと、少なくとも一部の前記ビット線とダミーワード線の交差点に設けられたダミーセルと、を有し、前記制御回路は、一方のメモリセルアレイからデータを読み出す場合に、他方のメモリセルアレイの前記ダミーワード線を活性化して前記ダミーセルにより前記センスアンプのリファレンスレベルを生成するように制御することを特徴とする半導体記憶装置。前記メモリセルは、前記ワード線にゲートが接続され、前記ビット線にドレインが接続されたセルトランジスタであり、前記ダミーセルは、前記ダミーワード線にゲートが接続され、前記ビット線にドレインが接続され、ソースが接地された、前記セルトランジスタのレプリカトランジスタであり、前記ダミーセルは、前記n本のビット線のうちn/2本のビット線と前記ダミーワード線との交差点に設けられていることを特徴とする請求項1に記載の半導体記憶装置。前記n本のビット線に一方の端子がそれぞれ接続されるn個のカラムスイッチと、前記n個のカラムスイッチの他方の端子が共通に接続される共通ビット線と、を有し、前記センスアンプは、前記各メモリセルアレイの前記共通ビット線が接続され、前記制御回路は、一方のメモリセルアレイからデータを読み出す場合に、前記一方のメモリセルアレイ内の前記カラムスイッチのうちのデータを読み出すメモリセルに対応したカラムスイッチ及び前記他方のメモリセルアレイ内の前記n個のカラムスイッチを導通状態とし、前記一方のメモリセルアレイ内の前記ワード線と前記他方のメモリセルアレイ内の前記ダミーワード線を活性化することを特徴とする請求項1又は2に記載の半導体記憶装置。前記各ビット線を所定の電位にプリチャージする第1プリチャージ回路と、前記共通ビット線を前記所定の電位にプリチャージする第2プリチャージ回路と、を有し、前記制御回路は、一方のメモリセルアレイからデータを読み出す場合に、前記各メモリセルアレイ内の前記n個のカラムスイッチを導通状態とし、前記第1プリチャージ回路及び前記第2プリチャージ回路を活性化して、前記各メモリセルアレイの前記n本のビット線をプリチャージした後、前記第1プリチャージ回路及び前記第2プリチャージ回路を非活性化し、前記一方のメモリセルアレイ内の前記カラムスイッチのうちのデータを読み出すメモリセルに対応したカラムスイッチのみを導通状態とし、他方のメモリセルアレイ内の前記n個のカラムスイッチを導通状態とし、前記一方のメモリセルアレイ内の前記ワード線と前記他方のメモリセルアレイ内の前記ダミーワード線を活性化することを特徴とする請求項3に記載の半導体記憶装置。前記2つのメモリセルアレイは、第1のメモリセルアレイと第2のメモリセルアレイであって、前記第1のメモリセルアレイと、前記第2のメモリセルアレイと、前記センスアンプとを有する複数のメモリブロックと、前記各メモリブロック内の前記第1のメモリセルアレイに接続された前記共通ビット線が第1スイッチ回路を介して相互に接続されるとともに、前記各メモリブロック内の前記第2のメモリセルアレイに接続された前記共通ビット線が第2スイッチ回路を介して相互に接続され、前記制御回路は、前記第1のメモリセルアレイ内の前記ダミーワード線を活性化するときに、前記第1スイッチ回路を導通状態とし前記第2スイッチ回路を非導通状態とする一方、前記第2のメモリセルアレイ内の前記ダミーワード線を活性化するときに、前記第1スイッチ回路を非道通状態とし前記第2スイッチ回路を導通状態とすることを特徴とする請求項3又は4に記載の半導体記憶装置。前記各メモリセルアレイは、前記各ビット線を短絡する第3スイッチ回路を有し、前記制御回路は、前記ダミーワード線を活性化するときに前記第3スイッチ回路を導通状態にして前記各ビット線を短絡することを特徴とする請求項1~5のいずれか1つに記載の半導体記憶装置。前記各メモリセルアレイ内の前記メモリセルの領域上には、第1拡散領域と、前記第1拡散領域上に形成され、列方向に延在される前記ビット線と、前記第1拡散領域と前記ビット線を接続する第1コンタクトと、前記第1コンタクトよりも第1方向側の前記第1拡散領域上に形成され、前記列方向と直交する行方向に延在される第1のワード線と、前記第1コンタクトよりも前記第1方向と反対方向の第2方向側の前記第1拡散領域上に形成され、前記行方向に延在される第2のワード線と、前記第1のワード線よりも前記第1方向側の前記第1拡散領域上に形成され、前記行方向に延在される第1の電源配線と、前記第2のワード線よりも前記第2方向側の前記第1拡散領域上に形成され、前記行方向に延在される第2の電源配線と、を有し、前記第1拡散領域に、前記第1コンタクトを中心にして前記第1方向側と前記第2方向側にそれぞれ前記メモリセルが形成され、前記各メモリセルアレイ内の前記ダミーセルの領域上には、第2拡散領域と、前記第2拡散領域上に形成され、前記列方向に延在される前記ビット線と、前記第2拡散領域と前記ビット線を接続する第2コンタクトと、前記第2コンタクトよりも前記第1方向側の前記第2拡散領域上に形成され、前記行方向に延在される第1のダミーワード線と、前記第2コンタクトよりも前記第2方向側の前記第2拡散領域上に形成され、前記行方向に延在される第2のダミーワード線と、前記第1のダミーワード線よりも前記第1方向側の前記第2拡散領域上に形成され、前記行方向に延在される第3の電源配線と、前記第2のダミーワード線よりも前記第2方向側の前記第2拡散領域上に形成され、前記行方向に延在される第4の電源配線と、を有し、前記第2拡散領域に、前記第2コンタクトを中心にして前記第1方向側と前記第2方向側にそれぞれ前記ダミーセルが形成されていることを特徴とする請求項1~6のいずれか1つに記載の半導体記憶装置。前記制御回路は、一方のメモリセルアレイからデータを読み出す場合において、前記一方のメモリセルアレイの前記第1のワード線が活性化されるときには、他方のメモリセルアレイの前記第1のダミーワード線を活性化する一方、前記一方のメモリセルアレイの前記第2のワード線が活性化されるときには、前記他方のメモリセルアレイの前記第2のダミーワード線を活性化することを特徴とする請求項7に記載の半導体記憶装置。前記制御回路は、一方のメモリセルアレイからデータを読み出す場合において、前記一方のメモリセルアレイの前記第1のワード線及び前記第2のワード線のいずれか1つが活性化されるときに、他方のメモリセルアレイの前記第1のダミーワード線及び前記第2のダミーワード線を活性化することを特徴とする請求項7に記載の半導体記憶装置。m本mは2以上の整数のワード線と、n本nは2以上の整数のビット線と、前記ビット線と前記ワード線の交差点に設けられたメモリセルと、少なくとも一部の前記ビット線とダミーワード線の交差点に設けられたダミーセルとを有する2つのメモリセルアレイと、前記2つのメモリセルアレイで共有されるセンスアンプとを有する半導体記憶装置からデータを読み出すデータ読み出し方法であって、前記2つのメモリセルアレイのうち一方のメモリセルアレイからデータを読み出すときに、他方のメモリセルアレイの前記ダミーワード線を活性化して前記ダミーセルにより前記センスアンプのリファレンスレベルを生成することを特徴とするデータ読み出し方法。ところが、上記リファレンスレベル生成回路113では、所望のリファレンスレベルを生成するためには、メモリセルMCに接続されるビット線BLの負荷寄生容量を再現するようにダミービット線DBL0,DBL1をそれぞれ形成する必要がある。このため、ダミービット線DBL0,DBL1を形成する分だけレイアウト面積が増大するという問題がある。本発明の一観点によれば、2つのメモリセルアレイと、前記2つのメモリセルアレイで共有されるセンスアンプと、前記2つのメモリセルアレイからのデータ読み出しを制御する制御回路と、を有し、前記各メモリセルアレイは、m本mは2以上の整数のワード線と、n本nは2以上の整数のビット線と、前記ビット線と前記ワード線の交差点に設けられたメモリセルと、少なくとも一部の前記ビット線とダミーワード線の交差点に設けられたダミーセルと、を有し、前記制御回路は、一方のメモリセルアレイからデータを読み出す場合に、他方のメモリセルアレイの前記ダミーワード線を活性化して前記ダミーセルにより前記センスアンプのリファレンスレベルを生成するように制御する。本発明の一観点によれば、レイアウト面積の増大を抑制することができるという効果を奏する。第1実施形態以下、第1実施形態を図1~図7に従って説明する。図1に示すように、半導体記憶装置1は、メモリセルアレイセルアレイ10U,10Dと、カラムスイッチ20U,20Dと、センスアンプ30と、出力ラッチ40と、コントローラ50と、カラムデコーダ70U,70Dと、ロウデコーダ80U,80Dとを有している。半導体記憶装置1は、読み出し専用の記憶装置ReadOnlyMemory:ROMである。セルアレイ10U及びカラムスイッチ20Uは、図1においてセンスアンプ30よりも上側に設けられている。一方、セルアレイ10D及びカラムスイッチ20Dは、図1においてセンスアンプ30よりも下側に設けられている。これら2つのセルアレイ10U,10Dはセンスアンプ30を共有している。セルアレイ10Uは、列方向図中の縦方向に並設されたm本のワード線WL0U~WLmUと行方向図中の横方向に並設されたn本ここでは、16本のビット線BL0U~BL15Uとの交差点に設けられた複数のメモリセルMCを有している。各ワード線WLUワード線WL0U~WLmUを一般的に示すは行方向に延在するように形成されており、行方向に並ぶメモリセルMCが共通のワード線WLUに接続されている。また、各ビット線BLUビット線BL0U~BL15Uを一般的に示すは列方向に延在するように形成されており、列方向に並ぶメモリセルMCが共通のビット線BLUに接続されている。これらメモリセルMCは、所望のデータセル情報が書き込まれたリアルセルである。また、セルアレイ10Uは、上記ビット線BLUと行方向に延在するように形成されたダミーワード線DWLUとの交差点に設けられた複数のダミーセルDMCを有している。これらダミーセルDMCは、他方のセルアレイ10Dからデータが読み出されるときセルアレイ10Uが非アクセス時に、センスアンプ30のリファレンスレベルを生成する回路として機能する。カラムスイッチ20Uは、カラムデコーダ70Uから供給されるカラム選択信号C0U~C15Uに基づいて、ビット線BL0U~BL15Uのうちの1つを選択し、その選択したビット線BLUをセンスアンプ30に接続する。セルアレイ10Dは、列方向に並設されたm本のワード線WL0D~WLmDと行方向に並設されたn本ここでは、16本のビット線BL0D~BL15Dとの交差点に設けられた複数のメモリセルMCを有している。各ワード線WLDワード線WL0D~WLmDを一般的に示すは行方向に延在するように形成されており、行方向に並ぶメモリセルMCが共通のワード線WLDに接続されている。また、各ビット線BLDビット線BL0D~BL15Dを一般的に示すは列方向に延在するように形成されており、列方向に並ぶメモリセルMCが共通のビット線BLDに接続されている。これらメモリセルMCは、所望のデータが書き込まれたリアルセルである。また、セルアレイ10Dは、上記ビット線BLDと行方向に延在するように形成されたダミーワード線DWLDとの交差点に設けられた複数のダミーセルDMCを有している。これらダミーセルDMCは、他方のセルアレイ10Uからデータが読み出されるときセルアレイ10Dが非アクセス時に、センスアンプ30のリファレンスレベルを生成する回路として機能する。カラムスイッチ20Dは、カラムデコーダ70Dから供給されるカラム選択信号C0D~C15Dに基づいて、ビット線BL0D~BL15Dのうちの1つを選択し、その選択したビット線BLDをセンスアンプ30に接続する。ここで、例えばセルアレイ10UのメモリセルMCからデータを読み出す際には、複数のワード線WL0U~WLmUのうちの1つのワード線WLUが選択され、複数のビット線BL0U~BL15Uのうちの1つのビット線BLUが選択される。そして、それら選択されたワード線WL及びビット線BLに接続されたメモリセルMCに書き込まれたデータがセンスアンプ30に読み出される。このとき、セルアレイ10Dでは、ダミーワード線DWLDが選択され、全てのビット線BL0D~BL15Dが選択される。すると、ダミーセルDMCによってビット線BL0D~BL15Dの電位が変化し、その変化した電位がセンスアンプ30に出力される。そして、このダミーセルDMCによって生成された電圧がセンスアンプ30のリファレンスレベルとなる。センスアンプ30は、差動アンプ型のセンスアンプである。このセンスアンプ30は、セルアレイ10Uからデータを読み出す際には、セルアレイ10Uから読み出された微少電荷と、セルアレイ10DのダミーセルDMCによって生成されたリファレンスレベルとの差電圧を増幅する。一方、センスアンプ30は、セルアレイ10Dからデータを読み出す際には、セルアレイ10Dから読み出された微少電荷と、セルアレイ10UのダミーセルDMCによって生成されたリファレンスレベルとの差電圧を増幅する。そして、センスアンプ30は、増幅した信号AX,AZを出力ラッチ40に出力する。出力ラッチ40は、センスアンプ30から出力される増幅信号AX,AZをラッチし、そのラッチした信号を出力データAとして外部に出力する。コントローラ50には、アドレス信号A0~Ak、クロック信号CK及びチップイネーブル信号CEが外部から入力される。このコントローラ50は、プリデコーダ51と、センスアンプドライバ52と、ダミーワード線ドライバ53とを有している。プリデコーダ51は、アドレス信号A0~Akをプリデコードし、そのプリデコード信号をロウデコーダ80U,80D及びカラムデコーダ70U,70Dに供給する。なお、アドレス信号A0~Akは、アドレス信号A0~A3がカラムスイッチの選択を行うカラムアドレス信号であり、アドレス信号A4~Ak-1がワード線の選択を行うロウアドレス信号であり、アドレス信号Akがセルアレイの選択を行うアドレス信号である。センスアンプドライバ52は、クロック信号CK及びチップイネーブル信号CEに基づいて、センスアンプイネーブル信号SAE及びイコライズ信号EQを生成してセンスアンプ30に出力する。また、ダミーワード線ドライバ53は、アドレス信号Ak、クロック信号CK及びチップイネーブル信号CEに基づいて、ダミーワード線DWLU,DWLDのいずれか1本のダミーワード線を選択活性化する。ここでは、ダミーワード線ドライバ53は、選択したダミーワード線の電位を低電位電源グランドの電圧レベルLレベルから高電位電源VDD図2参照の電圧レベルHレベルに遷移させる。具体的には、ダミーワード線ドライバ53は、一方のセルアレイ10Uからデータが読み出される際には、他方のセルアレイ10Dのダミーワード線DWLDを活性化する。その一方で、ダミーワード線ドライバ53は、セルアレイ10Dからデータが読み出される際には、セルアレイ10Uのダミーワード線DWLUを活性化する。カラムデコーダ70Uは、プリデコード信号をデコードしてカラム選択信号C0U~C15Uを生成し、そのカラム選択信号C0U~C15Uをカラムスイッチ20Uに供給する。カラムスイッチ20Uでは、カラム選択信号C0U~C15Uに基づいて、ビット線BL0U~BL15Uのうちの所定のビット線BLUが選択される。具体的には、セルアレイ10Uのアクセス時には、ビット線BL0U~BL15Uのいずれか1本のビット線BLUが選択される。また、セルアレイ10Dのアクセス時セルアレイ10Uの非アクセス時には、全てのビット線BL0U~BL15Uが選択される。カラムデコーダ70Dは、プリデコード信号をデコードしてカラム選択信号C0D~C15Dを生成し、そのカラム選択信号C0D~C15Dをカラムスイッチ20Dに供給する。カラムスイッチ20Dでは、カラム選択信号C0D~C15Dに基づいて、ビット線BL0D~BL15Dのうちの所定のビット線BLDが選択される。具体的には、セルアレイ10Dのアクセス時には、ビット線BL0D~BL15Dのいずれか1本のビット線BLDが選択される。また、セルアレイ10Uのアクセス時セルアレイ10Dの非アクセス時には、全てのビット線BL0D~BL15Dが選択される。ロウデコーダ80Uは、プリデコード信号をデコードしてワード線WL0U~WLmUのいずれか1本のワード線WLUを選択活性化する、つまり所定のワード線WLUの電位をHレベルに引き上げる。具体的には、ロウデコーダ80Uは、セルアレイ10Uからデータが読み出される際セルアレイ10Uのアクセス時には、ワード線WL0U~WLmUのいずれか1本のワード線WLUを選択する。なお、ロウデコーダ80Uは、セルアレイ10Dからデータが読み出されるとき、つまりセルアレイ10Uの非アクセス時には、全てのワード線WL0U~WLmUを選択しない。ロウデコーダ80Dは、プリデコード信号をデコードしてワード線WL0D~WLmDのいずれか1本のワード線WLDを選択する、つまり所定のワード線WLDの電位をHレベルに引き上げる。具体的には、ロウデコーダ80Dは、セルアレイ10Dのアクセス時には、ワード線WL0D~WLmDのいずれか1本のワード線WLDを選択する。なお、ロウデコーダ80Dは、セルアレイ10Uからデータが読み出されるとき、つまりセルアレイ10Dの非アクセス時には、全てのワード線WL0D~WLmDを選択しない。次に、セルアレイ10U,10D及びカラムスイッチ20U,20Dの内部構成例を図2に従って説明する。セルアレイ10Uは、各ビット線BLUをプリチャージするプリチャージ回路11と、ワード線WLUとビット線BLUとの交差点に設けられたメモリセルMCと、ダミーワード線DWLUとビット線BLUとの交差点に設けられたダミーセルDMCとを有している。プリチャージ回路11は、各ビット線BL0U~BL15Uに対応して設けられ、各ビット線BL0U~BL15Uを高電位電源VDDに接続する複数のスイッチ回路S1を有している。各スイッチ回路S1は、例えばPチャネルMOSトランジスタである。各スイッチ回路S1は、そのソースが高電位電源VDDに接続され、ドレインが対応するビット線BLUに接続されている。各スイッチ回路S1のゲートには、プリチャージ信号CH1が供給される。これらスイッチ回路S1は、ワード線WLUやビット線BLUの選択前に供給されるLレベルのプリチャージ信号CH1に応答してオンする。スイッチ回路S1がオンすると、各ビット線BL0U~BL15Uが高電位電源VDDに接続される。すなわち、プリチャージ回路11は、プリチャージ信号CH1がLレベルの間に、全てのビット線BL0U~BL15Uを高電位電源VDDの電圧レベルHレベルにプリチャージする。各メモリセルMCは、1つのセルトランジスタT1を有している。このセルトランジスタT1は、例えばNチャネルMOSトランジスタである。0のデータを格納したセルトランジスタT1は、ドレインが対応するビット線BLUに接続され、ソースが低電位電源グランドに接続され、ゲートが対応するワード線WLUに接続されている。このため、ワード線WLUが選択されてセルトランジスタT1がオンされると、ビット線BLUがグランドレベルLレベルとなり、0のデータが読み出される。一方、1のデータを格納したセルトランジスタT1は、ドレインが対応するビット線BLUに接続され、ソースがオープン状態とされ、ゲートが対応するワード線WLUに接続されている。このため、ワード線WLUが選択されてセルトランジスタT1がオンされると、ビット線BLUはプリチャージレベルHレベルとなり、1のデータが読み出される。各ダミーセルDMCは、1つのダミートランジスタDTを有している。ダミートランジスタDTは、例えばNチャネルMOSトランジスタである。ダミートランジスタDTは、上記セルトランジスタT1と同一の電気的特性を有する。すなわち、ダミートランジスタDTは、セルトランジスタT1のレプリカトランジスタである。このダミートランジスタDTは、そのドレインが対応するビット線BLUに接続され、ソースがグランドに接続され、ゲートがダミーワード線DWLUに接続されている。なお、2本のビット線BLUのうち1本のビット線BLUには、ドレインが対応するビット線BLUに接続され、ソースがオープン状態とされ、ゲートが対応するダミーワード線DWLUに接続されたトランジスタDT1が設けられている。このトランジスタDT1は、ダミーセルDMCダミートランジスタDTとして機能しない。すなわち、ダミートランジスタDTダミーセルDMCは、n本のビット線BLUのうちn/2本のビット線BLUに対して設けられている。換言すると、ダミーワード線DWLU及びn本のビット線BLUにそれぞれ接続されるn個のトランジスタのうちn/2個のダミートランジスタDTのソースがグランドに接続され、残りのn/2個のトランジスタDT1のソースがオープン状態とされる。このため、ダミーワード線DWLUが選択された場合に、2本のビット線BLU例えば、ビット線BL0U,BL1Uに対して1つのダミートランジスタDTが設けられることになる。これにより、1つのダミートランジスタDTに対するビット線BLUの負荷寄生容量が、1つのセルトランジスタT1に対するビット線BLUの負荷の約2倍になる。したがって、ダミーワード線DWLUが選択された場合のビット線BLUの電位変化における時定数は、メモリセルMCからデータが読み出されるときの時定数の約2倍になる。この結果、ダミーワード線DWLUが選択された場合の各ビット線BLUの電位が、メモリセルMCから0のデータが読み出される際の電位と1のデータが読み出される際の電位との中間の電位になる。そして、このようなダミートランジスタDTによって生成された中間電位がセンスアンプ30におけるリファレンスレベルとして利用される。カラムスイッチ20Uは、各ビット線BL0U~BL15Uに対応して設けられた複数のカラムスイッチSUを有している。カラムスイッチSUは、例えばNチャネルMOSトランジスタである。各カラムスイッチSUは、その第1端子例えば、ドレインがビット線BLUに接続され、第2端子例えば、ソースがデータビット線DBUに接続されている。ビット線BL0U~BL15Uにそれぞれ対応するカラムスイッチSUのゲートには、カラム選択信号C0U~C15Uがそれぞれ供給される。これらカラムスイッチSUは、Hレベルのカラム選択信号C0U~C15Uに応答してオンする。カラムスイッチSUがオンすると、そのカラムスイッチSUに対応するビット線BLUとデータビット線DBUとが接続される。なお、セルアレイ10Dのアクセス時には、全てのカラム選択信号C0U~C15UがHレベルとなるため、全てのカラムスイッチSUがオンされ、全てのビット線BL0U~BL15Uがデータビット線DBUに共通に接続される。データビット線DBUは、センスアンプ30に接続されている。このデータビット線DBUには、プリチャージ用のスイッチ回路S2が接続されている。スイッチ回路S2は、例えばPチャネルMOSトランジスタである。スイッチ回路S2は、そのドレインがデータビット線DBUに接続され、ソースが高電位電源VDDに接続されている。スイッチ回路S2のゲートには、プリチャージ信号CH2が供給される。このスイッチ回路S2は、ワード線WLUやビット線BLUの選択前に供給されるLレベルのプリチャージ信号CH2に応答してオンする。このスイッチ回路S2がオンすると、データビット線DBUに高電位電源VDDが接続されるため、データビット線DBUがHレベルにプリチャージされる。なお、セルアレイ10D及びカラムスイッチ20Dは、セルアレイ10U及びカラムスイッチ20Uとそれぞれ略同様の構成を有している。このため、同様の要素には同じ符号、もしくはセルアレイ10U及びカラムスイッチ20Uの符号末尾のUの代わりにDを付して示し、それら各要素についての詳細な説明を省略する。次に、センスアンプ30の内部構成例を図3に従って説明する。センスアンプ30は、データビット線DBU,DBDと読み出しビット線RDBU,RDBDとをそれぞれ接続するPチャネルMOSトランジスタP1,P2と、プリチャージ回路31と、センスアンプ部32と、読み出しビット線RDBU,RDBDにそれぞれ接続されたインバータ回路33,34とを有している。トランジスタP1,P2のゲートには、センスアンプイネーブル信号SAEが供給される。これらトランジスタP1,P2は、Lレベルのセンスアンプイネーブル信号SAEに応答してオンし、データビット線DBU,DBDと読み出しビット線RDBU,RDBDとをそれぞれ接続する。なお、これらトランジスタP1,P2は、センスアンプ部32に接続される読み出しビット線RDBU,RDBDを、メモリセルMCに接続されるデータビット線DBU,DBDから切り離すことで、そのデータビット線DBU,DBDの容量をセンスアンプ部32から見えなくするものである。プリチャージ回路31は、読み出しビット線RDBUと読み出しビット線RDBDとの間に接続されたPチャネルMOSトランジスタP3と、読み出しビット線RDBUと接続されたPチャネルMOSトランジスタP4と、読み出しビット線RDBDと接続されたPチャネルMOSトランジスタP5とを有している。トランジスタP4は、そのソースが高電位電源VDDに接続され、ドレインが読み出しビット線RDBUに接続されている。トランジスタP5は、そのソースが高電位電源VDDに接続され、ドレインが読み出しビット線RDBDに接続されている。また、トランジスタP3,P4,P5のゲートには、イコライズ信号EQが供給される。これらトランジスタP3~P5は、ワード線WLUやビット線BLUの選択前に供給されるLレベルのイコライズ信号EQに応答してオンする。すなわち、プリチャージ回路31は、イコライズ信号EQがLレベルの間に、読み出しビット線RDBU,RDBDをHレベルにプリチャージする。センスアンプ部32は、入力と出力が互いに接続された一対のCMOSインバータI1,I2と、CMOSインバータI1,I2とグランドとの間に設けられたNチャネルMOSトランジスタN1とを有している。CMOSインバータI1の出力は、CMOSインバータI2の入力と読み出しビット線RDBUに接続されている。CMOSインバータI2の出力は、CMOSインバータI1の入力と読み出しビット線RDBDに接続されている。CMOSインバータI1,I2は、高電位電源VDDに接続されるとともに、トランジスタN1を介してグランドに接続されている。トランジスタN1のゲートには、センスアンプイネーブル信号SAEが供給される。このトランジスタN1は、Hレベルのセンスアンプイネーブル信号SAEに応答してオンする。すなわち、センスアンプ部32は、Hレベルのセンスアンプイネーブル信号SAEに応答して活性化し、読み出しビット線RDBU,RDBDの電圧差を高電位電源VDDレベルHレベル及びグランドレベルLレベルに増幅する。次に、コントローラ50の内部構成例を図4に従って説明する。コントローラ50では、クロック信号CKがNAND回路54に入力され、チップイネーブル信号CEがインバータ回路55を介してNAND回路54に入力される。NAND回路54の出力信号は、奇数段図4では1段のインバータ回路56を介してクロック信号MCLKとして出力される。このクロック信号MCLKは、チップイネーブル信号CEがLレベルの状態でクロック信号CKがHレベルに遷移すると、その遷移からインバータ回路56の動作遅延時間後にHレベルとなる。そして、クロック信号MCLKは、センスアンプドライバ52、ダミーワード線ドライバ53及び第1~第3プリデコーダ51A~51Cに供給される。センスアンプドライバ52では、クロック信号MCLKが偶数段のインバータ回路57に入力される。インバータ回路57の出力信号は、奇数段図4では5段のインバータ回路58を介してNAND回路59に供給されるとともに、NAND回路59に直接供給される。NAND回路59の出力信号は、インバータ回路を介して上記センスアンプイネーブル信号SAEとして出力される。なお、偶数段のインバータ回路57の動作遅延時間は、上記チップイネーブル信号CEがLレベルに遷移してクロック信号MCLKがHレベルに立ち上がってからセンスアンプ30が活性化するまでの待ち時間に相当する。また、奇数段のインバータ回路58の動作遅延時間は、センスアンプイネーブル信号SAEのパルス幅に相当する。また、センスアンプドライバ52では、偶数段のインバータ回路によって所定時間だけ遅延されたクロック信号MCLKがNOR回路61に入力され、センスアンプイネーブル信号SAEがNOR回路61に入力される。NOR回路61の出力信号は、インバータ回路を介して上記イコライズ信号EQとして出力される。また、コントローラ50では、偶数段のインバータ回路によって所定時間だけ遅延されたクロック信号MCLKがNOR回路62に入力され、センスアンプイネーブル信号SAEがNOR回路62に入力される。NOR回路62の出力信号は、インバータ回路を介して上記プリチャージ信号CH1,CH2として出力される。第1プリデコーダ51Aには、上記クロック信号MCLKとアドレス信号A0~Akの下位4ビットのカラムアドレス信号A0~A3が入力される。第1プリデコーダ51Aは、Hレベルのクロック信号MCLKに基づいて動作し、カラムアドレス信号A0~A3及びその反転信号に基づいてプリデコード信号PC0~PC15を生成する。具体的には、第1プリデコーダ51Aでは、カラムアドレス信号A0~A3に基づいて、プリデコード信号PC0~PC15のいずれか1つの信号がLレベルとなる。第2プリデコーダ51Bには、上記クロック信号MCLKと、アドレス信号A0~Akのうちのロウアドレス信号A4~Ak-1が入力される。第2プリデコーダ51Bは、Hレベルのクロック信号MCLKに基づいて動作し、ロウアドレス信号A4~Ak-1及びその反転信号に基づいてプリデコード信号PWL0~PWLmを生成する。具体的には、第2プリデコーダ51Bでは、ロウアドレス信号A4~Ak-1に基づいて、プリデコード信号PWL0~PWLmのいずれか1つの信号がHレベルとなる。第3プリデコーダ51Cには、上記クロック信号MCLKと、アドレス信号A0~Akの上位1ビットのアドレス信号Akと、そのアドレス信号Akの反転信号XAkとが入力される。第3プリデコーダ51Cでは、クロック信号MCLKがNAND回路63,64に入力されるとともに、アドレス信号Ak及び反転信号XAkがNAND回路63,64にそれぞれ入力される。NAND回路63の出力信号は、インバータ回路を介して選択信号BLKDとして出力される。また、NAND回路63の出力信号は、インバータ回路を介して選択信号BLKUとして出力される。第3プリデコーダ51Cでは、アドレス信号Akに基づいて、選択信号BLKU,BLKDのいずれか一方の信号がHレベルとなる。具体的には、セルアレイ10Uからデータが読み出される際には選択信号BLKUがHレベルとなり、セルアレイ10Dからデータが読み出される際には選択信号BLKDがHレベルとなる。ダミーワード線ドライバ53では、偶数段のインバータ回路によって所定時間だけ遅延されたクロック信号MCLKがNAND回路65,66に入力される。NAND回路65には、上記選択信号BLKDが入力される。このNAND回路65の出力信号は、インバータ回路を介してダミーワード線DWLUに出力される。すなわち、NAND回路65の出力信号の反転レベルがダミーワード線DWLUの電位となる。例えばセルアレイ10Uのアクセス時、つまり選択信号BLKDがLレベルである場合には、クロック信号MCLKの信号レベルに関わらずNAND回路65の出力信号がHレベルとなるため、ダミーワード線DWLUの電位がLレベルになる。一方、セルアレイ10Dのアクセス時、つまり選択信号BLKDがHレベルである場合には、クロック信号MCLKの立ち上がりに応答してNAND回路65の出力信号がLレベルとなるため、ダミーワード線DWLUの電位がHレベルになる。NAND回路66には、上記選択信号BLKUが入力される。このNAND回路66の出力信号は、インバータ回路を介してダミーワード線DWLDに出力される。すなわち、NAND回路66の出力信号の反転レベルがダミーワード線DWLDの電位となる。例えばセルアレイ10Dのアクセス時、つまり選択信号BLKUがLレベルである場合には、クロック信号MCLKの信号レベルに関わらずNAND回路66の出力信号がHレベルとなるため、ダミーワード線DWLDの電位がLレベルになる。一方、セルアレイ10Uのアクセス時、つまり選択信号BLKUがHレベルである場合には、クロック信号MCLKの立ち上がりに応答してNAND回路66の出力信号がLレベルとなるため、ダミーワード線DWLDの電位がHレベルになる。次に、カラムデコーダ70U,70Dの内部構成例を説明する。カラムデコーダ70Uは、第1プリデコーダ51Aから出力されるプリデコード信号PC0~PC15がそれぞれ入力される16個のNAND回路71を有している。各NAND回路71には、選択信号BLKUが入力される。NAND回路71の出力信号は、カラム選択信号C0U~C15Uとして対応するカラムスイッチSU図2参照に供給される。例えばセルアレイ10Uのアクセス時、つまり選択信号BLKUがHレベルである場合には、プリデコード信号PC0~PC15に基づいて、カラム選択信号C0U~C15Uのいずれか1つの信号がHレベルとなる。一方、セルアレイ10Dのアクセス時、つまり選択信号BLKUがLレベルである場合には、カラム選択信号C0U~C15Uが全てHレベルとなる。これにより、ビット線BL0U~BL15Uに接続されるカラムスイッチSUが全てオンされる。カラムデコーダ70Dは、第1プリデコーダ51Aから出力されるプリデコード信号PC0~PC15がそれぞれ入力される16個のNAND回路72を有している。各NAND回路72には、選択信号BLKDが入力される。NAND回路72の出力信号は、カラム選択信号C0D~C15Dとして対応するカラムスイッチSD図2参照に供給される。次に、ロウデコーダ80U,80Dの内部構成例を説明する。ロウデコーダ80Uは、第2プリデコーダ51Bから出力されるプリデコード信号PWL0~PWLmがそれぞれ入力されるm個のNAND回路81を有している。各NAND回路81には、選択信号BLKUが入力される。m個のNAND回路81の出力信号はそれぞれ、インバータ回路を介して対応するワード線WL0U~WLmUに出力される。すなわち、NAND回路81の出力信号の反転レベルがワード線WL0U~WLmUの電位となる。例えばセルアレイ10Uのアクセス時、つまり選択信号BLKUがHレベルである場合には、プリデコード信号PWL0~PWL15に基づいて、ワード線WL0U~WLmUのいずれか1つのワード線WLUの電位がHレベルになる。一方、セルアレイ10Dのアクセス時、つまり選択信号BLKUがLレベルである場合には、全てのNAND回路81の出力信号がHレベルとなる。このため、ワード線WL0U~WLmUの全ての電位がLレベルになる。ロウデコーダ80Dは、第2プリデコーダ51Bから出力されるプリデコード信号PWL0~PWLmがそれぞれ入力されるm個のNAND回路82を有している。各NAND回路82には、選択信号BLKDが入力される。m個のNAND回路82の出力信号はそれぞれ、インバータ回路を介して対応するワード線WL0D~WLmDに出力される。すなわち、NAND回路82の出力信号の反転レベルがワード線WL0D~WLmDの電位となる。なお、本実施形態において、プリチャージ回路11は第1プリチャージ回路の一例、スイッチ回路S2は第2プリチャージ回路の一例、コントローラ50は制御回路の一例、データビット線DBU,DBDは共通ビット線の一例である。次に、図5を併せ参照して、上記半導体記憶装置1の動作を説明する。なお、図5のビット線BLU,BLDにおけるは、図2に示したアドレス信号A0~Ak具体的には、カラムアドレス信号A0~A3に基づいて選択されるビット線であることを示している。また、図5において、縦軸及び横軸は、説明を簡潔にするため、適宜拡大、縮小して示している。まず、セルアレイ10DのメモリセルMCから0データを読み出す場合の動作を説明する。具体的には、セルアレイ10Dのビット線BL0D及びワード線WL0Dに接続されたメモリセルMCが選択されるアドレス信号A0~Akが入力された場合の動作を説明する。プリチャージ動作チップイネーブル信号CEがLレベルのときに、クロック信号CKがHレベルに立ち上がると時刻t1、その立ち上がりから所定時間経過後にクロック信号MCLKがHレベルに立ち上がる。このとき、セルアレイ10Dからデータの読み出しを開始する前にプリチャージ動作が行われている。詳述すると、カラムデコーダ70UからHレベルのカラム選択信号C0U~C15Uが出力され、カラムデコーダ70DからHレベルのカラム選択信号C0D~C15Dが出力される。これにより、セルアレイ10Uの全てのカラムスイッチSUがオンされ、全てのビット線BL0U~BL15Uがデータビット線DBUに共通に接続される。また、セルアレイ10Dの全てのカラムスイッチSDがオンされ、全てのビット線BL0D~BL15Dがデータビット線DBDに共通に接続される。さらに、コントローラ50からLレベルのプリチャージ信号CH1,CH2及びLレベルのイコライズ信号EQが出力され、Lレベルのセンスアンプイネーブル信号SAEが出力される。このLレベルのプリチャージ信号CH1,CH2に応答してスイッチ回路S1,S2がオンされ、ビット線BL0U~BL15U、ビット線BL0D~BL15D及びデータビット線DBU,DBDがHレベルにプリチャージされる。さらに、上記Lレベルのイコライズ信号EQに応答してプリチャージ回路31が活性化され、読み出しビット線RDBU,RDBDがHレベルにプリチャージされている。なお、Lレベルのセンスアンプイネーブル信号SAEに応答してトランジスタP1,P2がオンされるため、データビット線DBU,DBDがセンスアンプ30の読み出しビット線RDBU,RDBDにそれぞれ接続される。このとき、センスアンプ30は、Lレベルのセンスアンプイネーブル信号SAEにより非活性化状態にある。リード動作まず、上記Hレベルのクロック信号MCLKに応答して、プリチャージ信号CH1,CH2及びイコライズ信号EQがLレベルからHレベルに遷移されると、プリチャージ動作が終了し、リード動作に移る時刻t2。すなわち、Hレベルのプリチャージ信号CH1,CH2に応答してスイッチ回路S1,S2がオフされ、高電位電源VDDからビット線BLU,BLD及びデータビット線DBU,DBDへの電流の流れ込みが遮断される。また、Hレベルのイコライズ信号EQに応答してプリチャージ回路31が非活性化し、高電位電源VDDから読み出しビット線RDBU,RDBDへの電流の流れ込みが遮断される。また、上記Hレベルのクロック信号MCLKに基づいて第1~第3プリデコーダ51A~51Cが動作し、プリデコード信号PC0~PC15、プリデコード信号PWL0~PWLm及び選択信号BLKU,BLKDが生成される。すると、ロウデコーダ80Dは、プリデコード信号PWL0~PWLm及び選択信号BLKDに基づいて、ワード線WL0DにHレベルの信号を出力するとともに、ワード線WL1D~WLmDにLレベルの信号を出力する。これにより、セルアレイ10Dにおいて、ワード線WL0Dに接続されたセルトランジスタT1がオン状態になる。また、カラムデコーダ70Dは、上記プリデコード信号PC0~PC15及び選択信号BLKDに基づいて、Hレベルのカラム選択信号C0Dと、Lレベルのカラム選択信号C1D~C15DとをカラムスイッチSDに出力する。これにより、ビット線BL0Dに接続されたカラムスイッチSDのみがオンされるため、ビット線BL0Dのみがデータビット線DBDを介してセンスアンプ30の読み出しビット線RDBDに接続される。このとき、ビット線BL0Dが上記オンされたセルトランジスタT1を介してグランドに接続されるため、ビット線BL0Dの電荷がセルトランジスタT1を介してディスチャージされる。この結果、ビット線BL0Dの電位が徐々に低下する。さらに、このビット線BL0Dの電荷がデータビット線DBD及び読み出しビット線RDBDに転送されるため、ビット線BL0Dの電位と同様に、データビット線DBD及び読み出しビット線RDBDの電位も徐々に低下する。その一方で、ロウデコーダ80Uは、Lレベルの選択信号BLKUに基づいて、ワード線WL0U~WLmUの全てにLレベルの信号を出力する。これにより、セルアレイ10Uにおいては、全てのメモリセルMCがオフ状態になる。このとき、コントローラ50内のダミーワード線ドライバ53は、上記Lレベルの選択信号BLKUに基づいて、Hレベルの信号をダミーワード線DWLUに出力する。これにより、セルアレイ10Uにおいて、全てのダミートランジスタDTがオン状態になる。このとき、上記カラムデコーダ70Uは、Lレベルの選択信号BLKUに基づいて、Hレベルのカラム選択信号C0U~C15UをカラムスイッチSUに出力する。これにより、全てのカラムスイッチSUがオンされるため、ビット線BL0U~BL15Uの全てがデータビット線DBUを介してセンスアンプ30の読み出しビット線RDBUに共通に接続される。すると、ビット線BL0U~BL15Uが上記オンされたダミートランジスタDTを介してグランドに接続されるため、ビット線BL0U~BL15Uの電荷がダミートランジスタDTを介してディスチャージされる。この結果、ビット線BL0U~BL15Uの電位が徐々に低下する。ここで、セルアレイ10Uにおいては、2本のビット線BLU例えば、ビット線BL0U,BL1Uに対して1つのダミートランジスタDTがグランドに接続されている。このため、ダミートランジスタDTに対するビット線BLUの負荷が、セルアレイ10DのセルトランジスタT1に対するビット線BL0Dの負荷の約2倍になる。したがって、読み出しビット線RDBUの電位は読み出しビット線RDBDの電位よりも緩やかに低下する。具体的には、読み出しビット線RDBUの電位は、メモリセルMCから0データが読み出される際の電位と1データが読み出される際の電位との中間の電位になる。この結果、セルトランジスタT1から読み出された電位とダミートランジスタDTによって生成された電位とに差が生じることになり、読み出しビット線RDBU,RDBDに電位差が生じることになる。やがて、センスアンプイネーブル信号SAEが立ち上がると時刻t3、そのHレベルのセンスアンプイネーブル信号SAEに応答してセンスアンプ30が活性化され、読み出しビット線RDBU,RDBDの微少な電位差が増幅される。これにより、読み出しビット線RDBU,RDBDは、HレベルとLレベルとにそれぞれ相補的に遷移する。ここでは、読み出しビット線RDBUがHレベルに遷移し、読み出しビット線RDBDがLレベルに遷移する。そして、読み出しビット線RDBU上の論理と同じ論理読み出しビット線RDBD上のデータの論理と反対の論理を有する出力データA、ここではHレベルの出力データAが出力ラッチ40から出力される。このようにして、ビット線BL0D及びワード線WL0Dに接続されたメモリセルMCに書き込まれた0データを読み出すことができる。次に、セルアレイ10UのメモリセルMCから0データを読み出す場合の動作を簡単に説明する。具体的には、セルアレイ10Uのビット線BL0U及びワード線WL0Uに接続されたメモリセルMCが選択されるアドレス信号A0~Akが入力された場合の動作を説明する。上記同様にプリチャージ動作後に、リード動作が開始される。このとき、セルアレイ10Uにおいて、ワード線WL0Uの電位がHレベルに立ち上がるとともに、Hレベルのカラム選択信号C0Uに応答してビット線BL0Uが選択される時刻t4。すると、それらワード線WL0U及びビット線BL0Uに接続されたセルトランジスタT1を介してビット線BL0Uがディスチャージされ、ビット線BL0Uの電位が低下する。これに伴って、データビット線DBU及び読み出しビット線RDBUの電位も低下する。一方、セルアレイ10Dにおいて、ダミーワード線DWLDの電位がHレベルに立ち上がるとともに、Hレベルのカラム選択信号C0D~C15Dに応答してビット線BL0D~BL15Dが選択される。すると、セルアレイ10DのダミートランジスタDTが全てオン状態となり、そのダミートランジスタDTによって読み出しビット線RDBDの電位が上記中間電位になる。これにより、読み出しビット線RDBU,RDBDに電位差が生じる。その後、Hレベルのセンスアンプイネーブル信号SAEに応答して活性化されたセンスアンプ30によって、読み出しビット線RDBU,RDBDの微少な電位差が増幅される。これにより、読み出しビット線RDBUがLレベルに遷移し、読み出しビット線RDBDがHレベルに遷移する。そして、読み出しビット線RDBU上のデータの論理と同じ論理を有するLレベルの出力データAが出力ラッチ40から出力される。このようにして、ビット線BL0U及びワード線WL0Uに接続されたメモリセルMCに書き込まれた0データを読み出すことができる。次に、セルアレイ10DのメモリセルMCから1データを読み出す場合の動作を説明する。具体的には、セルアレイ10Dのビット線BL1D及びワード線WL0Dに接続されたメモリセルMCが選択されるアドレス信号A0~Akが入力された場合の動作を説明する。上記同様にプリチャージ動作後に、リード動作が開始される。このとき、セルアレイ10Dにおいて、ワード線WL0Dの電位がHレベルに立ち上がるとともに、Hレベルのカラム選択信号C1Dに応答してビット線BL1Dが選択される。すると、それらワード線WL0D及びビット線BL1Dに接続されたセルトランジスタT1が選択されるが、そのセルトランジスタT1のソースがオープン状態になっているため、ビット線BL1Dの電位はHレベルプリチャージレベルに保持される。一方、セルアレイ10Uにおいて、ダミーワード線DWLUの電位がHレベルに立ち上がり、Hレベルのカラム選択信号C0U~C15Uに応答してビット線BL0U~BL15Uの全てが選択される。すると、セルアレイ10UのダミートランジスタDTが全てオン状態となり、そのダミートランジスタDTによって読み出しビット線RDBUの電位が上記中間電位になる。これにより、読み出しビット線RDBU,RDBDに電位差が生じる。その後、Hレベルのセンスアンプイネーブル信号SAEに応答して活性化されたセンスアンプ30によって、読み出しビット線RDBU,RDBDの微少な電位差が増幅される。これにより、読み出しビット線RDBUがLレベルに遷移し、読み出しビット線RDBDがHレベルに遷移する。そして、読み出しビット線RDBU上のデータの論理と同じ論理読み出しビット線RDBD上の論理と反対の論理を有するLレベルの出力データAが出力ラッチ40から出力される。このようにして、ビット線BL1D及びワード線WL0Dに接続されたメモリセルMCに書き込まれた1データを読み出すことができる。以上説明した本実施形態によれば、以下の効果を奏することができる。1一方のセルアレイ例えばセルアレイ10Uからデータを読み出す際に、他方のセルアレイ例えばセルアレイ10D、つまり非アクセスのセルアレイに設けられたダミーセルDMCでセンスアンプ30のリファレンスレベルを生成するようにした。また、メモリセルMCリアルセルに接続されるビット線BLU,BLDに対してダミーセルDMCを接続するようにした。すなわち、メモリセルMCとダミーセルDMCとでビット線BLU,BLDを共有するようにした。これにより、メモリセルMCとは異なるビット線をリファレンスレベル生成回路ここでは、ダミーセルDMCに形成する場合と比べて、レイアウト面積を縮小することができる。2ところで、セルトランジスタT1とダミートランジスタDTは、例えば半導体集積回路の製造プロセスや製造ラインのばらつき等によりそのオン抵抗、閾値電圧やトランジスタサイズがばらつき、ビット線の経過時間に対する電圧振幅にばらつきが生じる。これに起因して、図6に示すように、アクセス対象のセルアレイ例えばセルアレイ10Uのデータビット線DBUの電圧降下と、非アクセスのセルアレイ例えばセルアレイ10Dのデータビット線DBDの電圧降下とにばらつきが生じる。このばらつきにより、データビット線DBDの電位が0データ読み出し時のデータビット線DBUの電位よりも低くなると、データを正常に読み出すことができないという問題が生じる。これに対し、本実施形態では、センスアンプ30のリファレンスレベルを生成する際に、複数本例では、8つのダミーセルDMCリファレンスレベル生成回路を動作させるようにした。これにより、ダミートランジスタDTのばらつきが平均化されるため、図7に示すように、セルトランジスタT1よりもダミートランジスタDTのオン電流Ionのばらつきを小さくすることができる。したがって、トランジスタの製造ばらつきによる影響を低減させることができ、センスアンプ30のリファレンスレベルを所望のレベルに設定することができる。このため、上述したようなダミーセルDMCによって生成されるデータビット線DBDの電位が0データ読み出し時のデータビット線DBUの電位よりも低くなるといった問題の発生を好適に抑制することができる。さらに、このとき、複数のダミーセルDMCの全てでメモリセルMCに接続されたビット線BLU,BLDが共有されるため、レイアウト面積の増大を効果的に抑制することができる。第1実施形態の変形例なお、上記第1実施形態は、これを適宜変更した以下の態様にて実施することもできる。上記第1実施形態におけるセルアレイ10U,10Dを図8及び図9に示されるようにレイアウトしてもよい。以下に、セルアレイ10U,10Dのうちm行×16列のメモリセルMCの一部とダミーセルDMCとの配置例について説明する。まず、セルアレイ10Uのレイアウトについて図8に従って説明する。メモリセルMCセルトランジスタT1が形成される領域には、m/2行×16列に配置された拡散領域ARが形成されている。また、ダミーセルDMCダミートランジスタDTが形成される領域には、1行×16列に配置された拡散領域DARが形成されている。各拡散領域AR,DARは、列方向図中の縦方向に細長く延びるように形成されている。なお、これら拡散領域AR,DARは、例えばシャロートレンチアイソレーションSTIの素子分離絶縁膜図示略によって画定されている。各拡散領域ARには、その略中央部にビット線コンタクトBCT1が配置されている。1つの拡散領域ARには、ビット線コンタクトBCT1を挟んで上下に2つのセルトランジスタT1が形成され、そのビット線コンタクトBCT1が2つのセルトランジスタT1で共有される。また、各拡散領域DARには、その略中央部にビット線コンタクトBCT2が配置されている。1つの拡散領域DARには、ビット線コンタクトBCT2を挟んで上下に2つのダミートランジスタDTが配置され、そのビット線コンタクトBCT2が2つのダミートランジスタDTで共有される。列方向に並んで配置された複数の拡散領域AR及び拡散領域DAR上には、列方向に延在される共通のビット線BLUBL0U~BL15Uが配置されている。そして、そのビット線BL0U~BL15Uが各拡散領域AR,DARのビット線コンタクトBCT1,BCT2に接続されている。行方向図中の横方向に並んで配置された複数の拡散領域AR上には、各拡散領域ARを横切って行方向に延在される2つのワード線WLU例えば、ワード線WL0U,WL1Uがビット線コンタクトBCT1を挟んで上下に配置されている。具体的には、上記2つのワード線WLUのうち、偶数番目のワード線WLU例えば、ワード線WL0Uがビット線コンタクトBCT1の下側に配置され、奇数番目のワード線WLU例えば、ワード線WL1Uがビット線コンタクトBCT1の上側に配置されている。また、行方向に並んで配置された複数の拡散領域AR上には、ビット線コンタクトBCT1に対しワード線WLUの上下外側に、各拡散領域ARを横切って行方向に延在されるプレート電極CPがそれぞれ配置されている。このプレート電極CPには、低電位側電源電圧が印加される。ここで、0データが書き込まれたセルトランジスタT1の場合には、プレート電極CPと拡散領域ARが重なっている領域A1に、プレート電極CPと拡散領域ARとを接続するコンタクトが形成される。また、1データが書き込まれたセルトランジスタT1の場合には、上記領域A1にコンタクトが形成されない。一方、行方向に並んで配置された複数の拡散領域DAR上には、各拡散領域DARを横切って行方向に延在される一対のダミーワード線DWLU0,DWLU1がビット線コンタクトBCT2を挟んで上下に配置されている。具体的には、ダミーワード線DWLU0がビット線コンタクトBCT2の下側に配置され、ダミーワード線DWLU1がビット線コンタクトBCT2の上側に配置されている。なお、これら一対のダミーワード線DWLU0,DWLU1が図1のダミーワード線DWLUに相当する。また、行方向に並んで配置された複数の拡散領域DAR上には、ビット線コンタクトBCT2に対しダミーワード線DWLU0,DWLU1の上下外側に、各拡散領域DARを横切って行方向に延在されるプレート電極CPがそれぞれ配置されている。このプレート電極CPには、低電位側電源電圧が印加される。ここで、偶数番目のビット線BLU例えば、ビット線BL0Uとビット線コンタクトBCT2を介して接続された拡散領域DARでは、ビット線コンタクトBCT2よりも上側にコンタクトCTが形成されるとともに、ビット線コンタクトBCT2よりも下側にコンタクトCTが形成されている。これらコンタクトCTは、拡散領域DARとプレート電極CPを接続する。すなわち、上記拡散領域DARには、ビット線コンタクトBCT2を挟んで上下にダミートランジスタDTが2つ形成されている。このように、本例のダミートランジスタDTのレイアウトでは、セルトランジスタT1の形状に合わせて、ビット線コンタクトBCT2を挟んで上下に2つのダミートランジスタDTを形成するようにした。一方、奇数番目のビット線BLU例えば、ビット線BL1Uとビット線コンタクトBCT2を介して接続された拡散領域DARでは、ビット線コンタクトBCT2よりも上側及び下側に上記コンタクトCTが形成されていない。すなわち、この拡散領域DARには、ダミートランジスタDTが形成されておらず、ソースがオープン状態になるトランジスタDT1図2参照が形成されている。これら1つの偶数番目のビット線BLUと1つの奇数番目のビット線BLUとに対応するダミートランジスタDTが形成された領域が配置の繰り返し単位となる。すなわち、例えばビット線BL0U,BL1Uに対応するダミートランジスタDTが形成された領域と、ビット線BL2U,BL3Uに対応するダミートランジスタDTが形成された領域とでは、拡散領域DAR、ビット線コンタクトBCT2やコンタクトCTの配置が同じになる。次に、セルアレイ10Dのレイアウトについて図9に従って説明する。なお、セルアレイ10Dのレイアウトは、セルトランジスタT1とダミートランジスタDTとが形成される上下関係が異なるが、基本的にはセルアレイ10Uのレイアウトと同様であるため、ここでは詳細な説明を省略する。メモリセルMCセルトランジスタT1が形成される領域では、偶数番目のワード線WLD例えば、ワード線WL0Dはビット線コンタクトBCT1の下側に配置され、奇数番目のワード線WLD例えば、ワード線WL1Dはビット線コンタクトBCT1の上側に配置されている。そして、拡散領域ARには、ビット線コンタクトBCT1を中心にして2つのセルトランジスタT1が形成されている。ダミーセルDMCダミートランジスタDTが形成される領域では、ダミーワード線DWLD0がビット線コンタクトBCT2の下側に配置され、ダミーワード線DWLD1がビット線コンタクトBCT2の上側に配置されている。そして、拡散領域DARには、ビット線コンタクトBCT2を中心にして2つのダミートランジスタDTが形成されている。このようにセルアレイ10U,10Dをレイアウトした場合のコントローラ50図1参照は、図10に示すように、例えばセルアレイ10Dの偶数番目のワード線WL0Dが選択されたときに、セルアレイ10Uのダミーワード線DWLU0を選択するように制御する。このとき、偶数番目のワード線WL0Dはビット線コンタクトBCT1の下側に配置され、そのワード線WL0Dの外側下側にプレート電極CPが配置されている。このため、選択されたメモリセルMCセルトランジスタT1に0データが書き込まれている場合には、対応するビット線BLDからプレート電極CPに向かって電流が流れる。したがって、セルトランジスタT1に流れる電流の向きが下向きになる。一方、ダミーワード線DWLU0もビット線コンタクトBCT2の下側に配置され、そのダミーワード線DWLU0の下側にプレート電極CPが配置されている。このため、ダミートランジスタDTでは、ビット線BLUからプレート電極CPに向かって電流が流れる。したがって、ダミートランジスタDTに流れる電流の向きも下向きになる。これにより、選択されるセルトランジスタT1に流れる電流の方向と、ダミートランジスタDTに流れる電流の方向とを同一方向にすることができる。したがって、セルトランジスタT1とダミートランジスタDTとの形状差に起因して各トランジスタT1,DTに流れる電流に差が生じることを好適に抑制することができる。また、上記選択方法では、ダミーワード線DWLU0のみが選択されるため、拡散領域DARに形成された2つのダミートランジスタDTのうち1つのダミートランジスタDTがオンされる。これにより、2本のビット線BLUに対して1つのダミートランジスタDTが動作されるため、ダミートランジスタDTに対するビット線BLUの負荷がセルトランジスタT1に対するそれの2倍になる。同様に、例えばセルアレイ10Dの奇数番目のワード線WL1Dが選択されたときには、コントローラ50は、セルアレイ10Uのダミーワード線DWLU1を選択する。このように、一方のセルアレイにおいてビット線コンタクトBCT1よりも下側に形成されたワード線が選択されるときには、他方のセルアレイにおいてビット線コンタクトBCT2よりも下側に形成されたダミーワード線を選択する。また、一方のセルアレイにおいてビット線コンタクトBCT1よりも上側に形成されたワード線が選択されるときには、他方のセルアレイにおいてビット線コンタクトBCT2よりも上側に形成されたダミーワード線を選択する。なお、ビット線コンタクトBCT1は第1コンタクトの一例、ビット線コンタクトBCT2は第2コンタクトの一例、拡散領域ARは第1拡散領域の一例、拡散領域DARは第2拡散領域の一例、プレート電極CPは第1~第4の電源配線の一例である。また、偶数番目のワード線WL0U,WL0Dは第1のワード線の一例、奇数番目のワード線WL1U,WL1Dは第2のワード線の一例、ダミーワード線DWLU0,DWLD0は第1のダミーワード線の一例、ダミーワード線DWLU1,DWLD1は第2のダミーワード線の一例である。図11bに示されるように、例えば一方のセルアレイ10Dにおいて任意のワード線WLD例えば、ワード線WL0Dやワード線WL1Dが選択されたときに、他方のセルアレイ10Uにおいてダミーワード線DWLU0,DWLU1の両方を選択するようにしてもよい。すなわち、センスアンプ30のリファレンスレベルを生成するセルアレイにおいて、ビット線コンタクトBCT2を挟んで上下に形成された2つのダミートランジスタDTを両方オンさせるようにしてもよい。これにより、電流の向きが上向きになるダミートランジスタDTと、電流の向きが下向きになるダミートランジスタDTとの双方が動作する。このため、セルトランジスタT1に流れる電流の向きが下向き及び上向きのいずれであっても、セルトランジスタT1とダミートランジスタDTとの形状差を平均化することができる。したがって、これらの形状差に起因して各トランジスタT1,DTに流れる電流に差が生じることを好適に抑制することができる。この場合には、2本のビット線BLU,BLDに対して1つのダミートランジスタDTを動作させるために、図11aに示すように、例えばビット線BL0Uに対して2つのダミートランジスタDTを形成し、ビット線BL1U~BL3Uに対してダミートランジスタDTを形成しないようにする。なお、このような4本のビット線BL0U~BL3Uに対応するダミートランジスタDTの形成領域が配置の繰り返し単位となる。また、図示は省略したが、セルアレイ10Dについても、例えばビット線BL0Dに対して2つのダミートランジスタDTを形成し、ビット線BL1D~BL3Dに対してダミートランジスタDTを形成しないようにする。また、図12aに示すように、隣接するビット線間の距離が異なる場合がある。具体的には、ビット線BL0Uとビット線BL1Uとの間の距離と、ビット線BL1Uとビット線BL2Uとの間の距離と、ビット線BL2Uとビット線BL3Uとの間の距離とは等しいが、これらの距離は、ビット線BL3Uとビット線BL4Uとの間の距離よりも短い。このようなビット線間の距離ピッチが異なると、ビット線の負荷容量が変わるため、セルトランジスタT1及びダミートランジスタDTに流れる電流も変わる。そこで、図12aに示すように、例えば図中の左側のビット線とのピッチが広いダミートランジスタDTと、図中の左側のビット線とのピッチが狭いダミートランジスタDTとを動作させることができるようにコンタクトCTを配置するようにしてもよい。具体的には、図12aの例では、図中の左側に配置されたビット線BL3Uとのピッチが広いビット線BL4Uに対して、そのビット線BL4Uと接続されるビット線コンタクトBCT2を挟んで上下にコンタクトCTを形成する。また、図中の左側に配置されたビット線BL4Uとのピッチが狭いビット線BL5Uに対して、そのビット線BL5Uと接続されるビット線コンタクトBCT2を挟んで上下にコンタクトCTを形成する。同様に、ビット線BL0U,BL1Uに対して、それらビット線BL0U,BL1Uと接続されるビット線コンタクトBCT2を挟んで上下にコンタクトCTを形成する。なお、図示は省略するが、セルアレイ10Dについても同様にレイアウトされる。このようにセルアレイ10U,10Dをレイアウトした場合のコントローラ50図1参照は、図12bに示すように、例えばセルアレイ10Dの偶数番目のワード線WL0Dが選択されたときに、セルアレイ10Uのダミーワード線DWLU0を選択するように制御する。これにより、図中の左側のビット線とのピッチが広いダミートランジスタDTと、図中の左側のビット線とのピッチが狭いダミートランジスタDTとの双方が動作する。したがって、セルアレイ10Dで選択されるビット線BLDが左側のビット線とのピッチが広いビット線であっても、左側のビット線とのピッチが狭いビット線であっても、そのピッチ形状の違いによるセルトランジスタT1とダミートランジスタDTとの形状差を平均化することができる。このため、これらの形状差に起因して各トランジスタT1,DTに流れる電流に差が生じることを好適に抑制することができる。さらに、選択されるセルトランジスタT1に流れる電流の方向と、ダミートランジスタDTに流れる電流の方向とを同一方向にすることができるため、各トランジスタT1,DTに流れる電流に差が生じることをより好適に抑制することができる。また、この場合であっても、2本のビット線BLU,BLDに対して1つのダミートランジスタDTを動作させるために、図12aに示すように、例えばビット線BL0U,BL1Uに対して2つのダミートランジスタDTを形成し、ビット線BL2U,BL3Uに対してダミートランジスタDTを形成しないようにする。なお、このような4本のビット線BL0U~BL3Uに対応するダミートランジスタDTの形成領域が配置の繰り返し単位となる。図13に示されるように、セルアレイ10Uに対して、ビット線BL0U~BL15U間を短絡するスイッチ回路S3を設けるようにしてもよい。また、セルアレイ10Dに対して、ビット線BL0D~BL15D間を短絡するスイッチ回路S4を設けるようにしてもよい。スイッチ回路S3は、ダミーセルDMCの近傍直上又は直下に設けられている。このスイッチ回路S3は、例えばPチャネルMOSトランジスタである。スイッチ回路S3は、第1端子及び第2端子がそれぞれ隣接するビット線BLUに接続され、制御端子に制御信号XDWLUが供給される。各スイッチ回路S3は、Lレベルの制御信号XDWLUに応答してオンする。スイッチ回路S3がオンすると、ビット線BL0U~BL15Uが全て短絡される。ここで、制御信号XDWLUは、ダミーワード線DWLUに出力される信号を論理反転させた信号である。このため、ダミーワード線DWLUが活性化され、ダミーセルDMCによってセンスアンプ30のリファレンスレベルが生成されるときに、Lレベルの制御信号XDWLUに応答してスイッチ回路S3がオンされビット線BL0U~BL15Uの全てが短絡される。ところで、例えばカラムスイッチSUのみでビット線BL0U~BL15Uを全選択した場合には、カラムスイッチSUの抵抗によってダミーセルDMCからビット線BLUの負荷寄生容量が見えにくくなる。例えばビット線BL0Uに接続されたダミーセルDMCは、2つのカラムスイッチSUを介してビット線BL1Uに接続されており、そのビット線BL1Uの負荷が見えにくくなる。すると、ダミーセルDMCから見えるビット線負荷が実際のビット線負荷メモリセルMCの2倍のビット線負荷よりも小さくなるため、ダミーセルDMCによって生成されるセンスアンプ30のリファレンスレベルが0データの読み出し時の電位に近づいてしまう。これに対し、上記構成では、ダミーワード線DWLUが活性化されるときに、ビット線BL0U~BL15Uの全てを短絡するスイッチ回路S3を設けるようにした。これにより、ダミーセルDMCからビット線BLUの寄生容量が確実に見えるようになるため、ダミーセルDMCによって所望のリファレンスレベルを好適に生成することができる。また、スイッチ回路S4は、ダミーセルDMCの近傍直上又は直下に設けられている。このスイッチ回路S4は、例えばPチャネルMOSトランジスタである。スイッチ回路S4は、第1端子及び第2端子がそれぞれ隣接するビット線BLDに接続され、制御端子に制御信号XDWLDが供給される。ここで、制御信号XDWLDは、ダミーワード線DWLDに出力される信号を論理反転させた信号である。このため、ダミーワード線DWLDが活性化され、ダミーセルDMCによってセンスアンプ30のリファレンスレベルが生成されるときに、Lレベルの制御信号XDWLDに応答してスイッチ回路S4がオンされビット線BL0D~BL15Dの全てが短絡される。なお、スイッチ回路S3,S4は第3スイッチ回路の一例である。上記第1実施形態のセルアレイ10U,10Dにおけるプリチャージ回路11を省略するようにしてもよい。この場合には、例えばセルアレイ10U,10Dからデータを読み出す前に、スイッチ回路S2を利用してビット線BLU,BLD及びデータビット線DBU,DBDをHレベルにプリチャージするようにしてもよい。第2実施形態以下、第2実施形態を図14~図16に従って説明する。先の図1~図13に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。以下、第1実施形態との相違点を中心に説明する。上記第1実施形態では、列方向に並設された2つのセルアレイ10U,10Dが1つのセンスアンプ30を共有し、一方のセルアレイからデータを読み出す際に、他方のセルアレイに設けられたダミーセルDMCでセンスアンプ30のリファレンスレベルを生成するようにした。これに対し、本実施形態の半導体記憶装置2では、図14に示すように、行方向に並設された2つのセルアレイ12U,12Dが1つのセンスアンプ30を共有し、一方のセルアレイからデータを読み出す際に、他方のセルアレイに設けられたダミーセルでセンスアンプ30のリファレンスレベルを生成する。このような2つのセルアレイ12U,12Dでは、ワード線WL0~WLmが共有されるとともに、ダミーワード線DWLが共有される。次に、セルアレイ12U,12Dの内部構成例を図15に従って説明する。ここでは、図面の簡略化のために、ワード線WLワード線WL0~WLmを一般的に示すとして1つのワード線WLのみを図示している。セルアレイ12Uには、各ワード線WL毎にAND回路13Uが設けられている。AND回路13Uには、対応するワード線WLが接続されるとともに、選択信号BSUが入力される。このAND回路13Uの出力端子には、セルアレイ12U内部に形成された内部ワード線SWLUが接続されている。ここで、選択信号BSUは、図16に示すコントローラ50Aにおいて、選択信号BLKUが偶数段のインバータ回路66Uの動作遅延時間だけ遅延される信号である。このため、選択信号BSUは、セルアレイ12Uのアクセス時にHレベルになり、セルアレイ12Uの非アクセス時にLレベルになる信号である。また、ロウデコーダ80では、アドレス信号A4~Ak-1がデコードされ、ワード線WL0~WLmのいずれか1つのワード線WLが活性化される。このため、図15において、セルアレイ12Uのアクセス時にワード線WLが活性化されると、AND回路13Uの出力信号がHレベルになり、内部ワード線SWLUの電位がHレベルになる。換言すると、AND回路13Uは、図4に示したロウデコーダ80UのNAND回路81と同様の機能を果たす。また、セルアレイ12Uには、ダミーワード線DWLに接続されるAND回路14Uが設けられている。AND回路14Uには、上記選択信号BSUがインバータ回路を介して入力される。このAND回路14Uの出力端子には、セルアレイ12U内部に形成されたダミーワード線DWLUが接続されている。ここで、図16に示すダミーワード線ドライバ53Aでは、クロック信号MCLKを偶数段のインバータ回路67によって所定時間だけ遅延させた信号がダミーワード線DWLに出力される。このため、図15において、セルアレイ12Uの非アクセス時に、クロック信号MCLKの立ち上がりから所定時間経過すると、AND回路14Uの出力信号がHレベルになり、ダミーワード線DWLUの電位がHレベルになる。換言すると、AND回路14Uは、図4に示したダミーワード線ドライバ53のNAND回路65と同様の機能を果たす。そして、セルアレイ12Uは、内部ワード線SWLUとビット線BLUとの交差点に設けられたメモリセルMCセルトランジスタT1と、ダミーワード線DWLUとビット線BLUとの交差点に設けられたダミーセルDMCダミートランジスタDTとを有している。ビット線BL0U~BL15Uは各々、カラム選択信号C0U~C15Uがそれぞれ入力されるカラムスイッチSUを介して共通のデータビット線DBUに接続され、さらにデータビット線DBUを介してセンスアンプ30に接続されている。セルアレイ12Dは、セルアレイ12Uと略同様の構成を有しているため、同様の要素には同じ符号、もしくはセルアレイ12Uの符号末尾のUの代わりにDを付して示し、それら各要素についての詳細な説明を省略する。なお、セルアレイ12Dに供給される選択信号BSDは、図16に示すように選択信号BLKDが偶数段のインバータ回路66Dの動作遅延時間だけ遅延されて生成される。このため、選択信号BSDは、セルアレイ12Dのアクセス時にHレベルになり、セルアレイ12Dの非アクセス時にLレベルになる信号である。このような半導体記憶装置2においても、上記第1実施形態と同様に、例えば一方のセルアレイ12Uからデータを読み出す際には、他方のセルアレイ12Dのダミーワード線DWLDが活性化され、カラム選択信号C0D~C15Dの全てがHレベルとなってビット線BL0D~BL15Dの全てが選択される。これにより、導通状態となったダミーセルDMCダミートランジスタDTによってセンスアンプ30のリファレンスレベルが生成される。以上説明した本実施形態によれば、上記第1実施形態と同様の効果を奏する。第3実施形態以下、第3実施形態を図17及び図18に従って説明する。先の図1~図16に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。以下、第2実施形態との相違点を中心に説明する。図17に示すように、半導体記憶装置3は、複数図17では3つのメモリブロックMB0~MB2を有している。1つのメモリブロックは、1つのデータI/O端子図示略に対応している。すなわち、各メモリブロックMB0~MB2から読み出されるデータは、対応する1つのI/O端子から出力される。各メモリブロックMB0~MB2は、セルアレイ12U,12D及びカラムスイッチ20U,20Dと、それら2つのセルアレイ12U,12Dで共有されるセンスアンプ30とを有している。メモリブロックMB0では、カラムスイッチ20U,20Dがデータビット線DBU0,DBD0をそれぞれ介してセンスアンプ30に接続されている。メモリブロックMB1では、カラムスイッチ20U,20Dがデータビット線DBU1,DBD1をそれぞれ介してセンスアンプ30に接続されている。メモリブロックMB2では、カラムスイッチ20U,20Dがデータビット線DBU2,DBD2をそれぞれ介してセンスアンプ30に接続されている。データビット線DBD0~DBD2は、転送ゲートG0を介して相互に接続されている。これら転送ゲートG0は、Hレベルの制御信号φ0に応答してオンし、Lレベルの制御信号φ0に応答してオフする。また、データビット線DBU0~DBU2は、転送ゲートG1を介して相互に接続されている。この転送ゲートG1は、Hレベルの制御信号φ1に応答してオンし、Lレベルの制御信号φ0に応答してオフする。ここで、制御信号φ0,φ1は相補的な信号であり、例えばセルアレイ12Uのアクセス時には制御信号φ0,φ1がそれぞれHレベル、Lレベルになる。このため、セルアレイ12Uのアクセス時には、Hレベルの制御信号φ0に応答して転送ゲートG0がオンされ、Lレベルの制御信号φ1に応答して転送ゲートG1がオフされる。これにより、データビット線DB0U~DB2Uが他のデータビット線から切り離され、複数のデータビット線DBD0~DBD2が相互に接続される。このようにして、複数のデータビット線DBD0~DBD2に接続される複数のセルアレイ12Dに設けられたダミーセルDMC図15参照によってセンスアンプ30のリファレンスレベルが生成される。次に、制御信号φ0,φ1について更に詳述する。図18に示すように、コントローラ50Bでは、偶数段のインバータ回路によって所定時間だけ遅延されたクロック信号MCLKがNAND回路68に入力され、選択信号BLKUがNAND回路68に入力される。また、NAND回路68には、センスアンプドライバ52のNAND回路59の出力信号SAE1が入力される。NAND回路68の出力信号は、インバータ回路を介して上記制御信号φ0として出力される。この制御信号φ0は、セルアレイ12Uのアクセス時、つまり選択信号BLKUがHレベルのときには、クロック信号MCLKがHレベル、且つNAND回路59の出力信号SAE1がHレベルの間だけHレベルとなる。このHレベルの制御信号φ0に応答して転送ゲートG0がオンされ、データビット線DBD0~DBD2が相互に接続される。また、制御信号φ0は、セルアレイ12Uのアクセス時には、NAND回路59の出力信号SAE1の立ち下がりに応答してLレベルに立ち下がる。このため、Hレベルのセンスアンプイネーブル信号SAEに応答してセンスアンプ30が活性化する前に、制御信号φ0がLレベルに立ち下がる。これにより、センスアンプ30の活性化前に、データビット線DBD0~DBD2が他のデータビット線から切り離される。一方、制御信号φ0は、セルアレイ12Dのアクセス時、つまり選択信号BLKUがLレベルのときには、そのLレベルの選択信号BLKUに応答してLレベルになる。このLレベルの制御信号φ0に応答して転送ゲートG0がオフされ、データビット線DBD0~DBD2が他のデータビット線と切り離される。同様に、コントローラ50Bでは、偶数段のインバータ回路によって所定時間だけ遅延されたクロック信号MCLKがNAND回路69に入力され、選択信号BLKD及びNAND回路59の出力信号SAE1がNAND回路69に入力される。NAND回路69の出力信号は、インバータ回路を介して上記制御信号φ1として出力される。なお、セルアレイ12Dは第1のメモリセルアレイの一例、セルアレイ12Uは第2のメモリセルアレイの一例、転送ゲートG0は第1スイッチ回路の一例、転送ゲートG1は第2スイッチ回路の一例、データビット線DBU0~DBU2は共通ビット線の一例、データビット線DBD0~DBD2は共通ビット線の一例である。以上説明した実施形態によれば、第1実施形態の1及び2の効果に加えて以下の効果を奏する。3センスアンプ30のリファレンスレベルを生成する際に、複数のセルアレイ12U,12Dに設けられたダミーセルDMCを動作させるようにした。これにより、リファレンスレベルを生成する際に使用するダミーセルDMCを増加させることができるため、製造ばらつき等に起因したダミーセルDMCダミートランジスタT1の特性のばらつきによる影響を低減することができる。第4実施形態以下、第4実施形態を図19~図22に従って説明する。先の図1~図18に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。以下、第1実施形態との相違点を中心に説明する。上記第1実施形態では、2つのセルアレイ10U,10Dが1つのセンスアンプ30を共有し、一方のセルアレイからデータを読み出す際に、他方のセルアレイに設けられたダミーセルDMCでセンスアンプ30のリファレンスレベルを生成するようにした。これに対し、本実施形態の半導体記憶装置4では、2つのセルアレイ15U,15Dが1つのセンスアンプ90を共有し、一方のセルアレイからデータを読み出す際に、他方のセルアレイに設けられたダミーセルDMCでセンスアンプ90のラッチタイミングを決めるラッチ信号Laを生成する。図19に示すように、セルアレイ15Uは、ワード線WLUとビット線BLUとの交差点に設けられたメモリセルMCと、ダミーワード線DWLUとビット線BLUとの交差点に設けられたダミーセルDMCと、各ビット線BLUを高電位電源VDDの電圧レベルにプリチャージするプリチャージ回路11とを有している。各メモリセルMCは、1つのセルトランジスタT1を有している。各ダミーセルDMCは、1つのダミートランジスタDTを有している。ダミートランジスタDTは、上記セルトランジスタT1と同一の電気的特性を有する。すなわち、ダミートランジスタDTは、セルトランジスタT1のレプリカトランジスタである。各ダミートランジスタDTは、そのドレインが対応するビット線BLUに接続され、ソースがグランドに接続され、ゲートがダミーワード線DWLUに接続されている。このダミートランジスタDTは、全てのビット線BL0U~BL15Uに対して設けられている。各ビット線BL0U~BL15UにはカラムスイッチSUが接続されている。各カラムスイッチSUは、その第1端子例えば、ドレインがビット線BLUに接続され、第2端子例えば、ソースがデータビット線DBU及びNAND回路16Uに接続されている。ここで、セルアレイ15Uの非アクセス時には、全てのカラム選択信号C0U~C15UがHレベルとなって全てのカラムスイッチSUがオンされる。このため、セルアレイ15Uの非アクセス時には、全てのビット線BL0U~BL15UがNAND回路16Uに共通に接続される。また、NAND回路16Uには、制御信号BLKUXが入力される。そして、NAND回路16Uからは制御信号U1が出力される。ここで、制御信号BLKUXは、図21に示すコントローラ50Cにおいて、選択信号BLKDが偶数段のインバータ回路101の動作遅延時間だけ遅延されて生成された信号である。このため、制御信号BLKUXは、セルアレイ15Dのアクセス時にHレベルになり、セルアレイ15Dの非アクセス時にLレベルになる。したがって、セルアレイ15Dの非アクセス時には、データビット線DBUには関係なく、Hレベルの制御信号U1が出力され、セルアレイ15Dのアクセス時には、データビット線DBUの反転信号が制御信号U1に出力される。データビット線DBUは、転送ゲートG2を介してメインビット線MBL0に接続されている。転送ゲートG2は、Lレベルの制御信号BLKUXに応答してオンし、Hレベルの制御信号BLKUXに応答してオフする。このため、セルアレイ15Dの非アクセス時には、転送ゲートG2がオンされ、データビット線DBUがメインビット線MBL0を介してセンスアンプ90に接続される。その一方で、セルアレイ15Dのアクセス時には、転送ゲートG2がオフされ、データビット線DBUがメインビット線MBL0と切り離され、データビット線DBUがセンスアンプ90から切り離される。セルアレイ15Dは、セルアレイ15Uと略同様の構成を有しているため、同様の要素には同じ符号、もしくはセルアレイ15Uの符号末尾のUの代わりにDを付して示し、それら各要素についての詳細な説明を省略する。各ビット線BL0D~BL15Dに接続されたカラムスイッチSDは、その第1端子例えば、ドレインがビット線BLDに接続され、第2端子例えば、ソースがデータビット線DBD及びNAND回路16Dに接続されている。ここで、セルアレイ15Dの非アクセス時には、全てのカラム選択信号C0D~C15DがHレベルとなって全てのカラムスイッチSDがオンされる。このため、セルアレイ15Dの非アクセス時には、全てのビット線BL0D~BL15DがNAND回路16Dに共通に接続される。また、NAND回路16Dには、制御信号BLKDXが入力される。そして、NAND回路16Dからは制御信号D1が出力される。ここで、制御信号BLKDXは、図21に示すコントローラ50Cにおいて、選択信号BLKUが偶数段のインバータ回路102の動作遅延時間だけ遅延されて生成された信号である。このため、制御信号BLKDXは、セルアレイ15Uのアクセス時にHレベルになり、セルアレイ15Uの非アクセス時にLレベルになる。したがって、セルアレイ15Uの非アクセス時には、データビット線DBDには関係なく、Hレベルの制御信号D1が出力され、セルアレイ15Uのアクセス時には、データビット線DBUの反転信号が制御信号U1に出力される。データビット線DBDは、転送ゲートG3を介してデータビット線MBL0に接続されている。転送ゲートG3は、Lレベルの制御信号BLKDXに応答してオンし、Hレベルの制御信号BLKDXに応答してオフする。次に、センスアンプ90の内部構成例を図20に従って説明する。センスアンプ90では、メインビット線MBL0の電位がラッチ回路91に供給される。ラッチ回路91は、メインビット線MBL0が入力端子に接続されるインバータ回路91aと、インバータ回路91aの出力端子が入力端子に接続され、出力端子がインバータ回路91aの入力端子に接続されるインバータ回路91bとを有している。図示を省略するが、これらインバータ回路91a,91bには、高電位電源VDD及びグランドが接続されている。このラッチ回路91は、メインビット線MBL0の電位を判定して、Hレベル又はLレベルの読み出しデータAXとして転送ゲート92に出力する。転送ゲート92は、一端がラッチ回路91インバータ回路91aの出力端子に接続され、他端がラッチ回路93の入力端子に接続されている。転送ゲート92は、PチャネルMOSトランジスタとNチャネルMOSトランジスタとを並列に接続したものである。この転送ゲート92は、Lレベルのラッチ信号Laに応答してオンし、Hレベルのラッチ信号Laに応答してオフする。ラッチ回路93は、インバータ回路94a,94bと、転送ゲート95とを有している。インバータ回路94aの入力端子とインバータ回路94bの出力端子との間に転送ゲート95が介在されている。転送ゲート95は、PチャネルMOSトランジスタとNチャネルMOSトランジスタとを並列に接続したものである。この転送ゲート95は、Hレベルのラッチ信号Laに応答してオンし、Lレベルのラッチ信号Laに応答してオフする。このため、転送ゲート92がオンされるときには転送ゲート95がオフされ、転送ゲート92がオフされるときには転送ゲート95がオンされる。そして、ラッチ回路93でラッチされた信号は、インバータ回路96を介して出力データAとして外部に出力される。次に、センスアンプ90の転送ゲート92,95に供給されるラッチ信号Laについて説明する。ラッチ信号Laは、図21に示すコントローラ50Cにおいて、上記制御信号U1,D1に基づいて生成される。具体的には、セルアレイ15Uで生成された制御信号U1は、奇数段図21では5段のインバータ回路103を介してNAND回路104に供給されるとともに、NAND回路104に直接供給される。また、セルアレイ15Dで生成された信号D1は、奇数段図21では5段のインバータ回路105を介してNAND回路106に供給されるとともに、NAND回路106に直接供給される。NAND回路104,106の出力信号はNAND回路107に入力される。このNAND回路107の出力信号は、奇数段図21では5段のインバータ回路108を介してNAND回路109に供給されるとともに、NAND回路109に直接供給される。そして、NAND回路109の出力信号が上記ラッチ信号Laとして出力される。次に、図22を併せ参照して、上記半導体記憶装置4の動作を説明する。なお、図22において、縦軸及び横軸は、説明を簡潔にするため、適宜拡大、縮小して示している。ここでは、セルアレイ15DのメモリセルMCから0データを読み出す場合の動作を説明する。具体的には、セルアレイ15Dのビット線BL0D及びワード線WL0Dに接続されたメモリセルMCが選択されるアドレス信号A0~Akが入力された場合の動作を説明する。プリチャージ動作まず、セルアレイ15Dからデータの読み出しを開始する前にプリチャージ動作が行われる。詳述すると、チップイネーブル信号CEがLレベルのときに、クロック信号CKがHレベルに立ち上がると、その立ち上がりから所定時間経過後にクロック信号MCLKがHレベルに立ち上がる時刻t6。このHレベルのクロック信号MCLK及びアドレス信号A0~Akに基づいて、Hレベルのカラム選択信号C0Dと、Lレベルのカラム選択信号C1D~C15DとがカラムスイッチSDに出力される時刻t7。これにより、ビット線BL0Dに接続されたカラムスイッチSDのみがオンされる。このとき、Lレベルの制御信号BLKDXに応答して転送ゲートG3がオンされるため、上記ビット線BL0Dがデータビット線DBD及びメインビット線MBL0を介してセンスアンプ90に接続される。また、上記Hレベルのクロック信号MCLK及びアドレス信号A0~Akに基づいて、Hレベルのカラム選択信号C0U~C15Uが出力され、全てのカラムスイッチSUがオンされる。このとき、Hレベルの制御信号BLKUXに応答して転送ゲートG2がオフされるため、ビット線BL0U~BL15Uが共通にNAND回路16Uに接続される。また、上記Hレベルのクロック信号MCLK及びアドレス信号A0~Akに基づいて、ワード線WL0D~WLmDのうちワード線WL0Dのみが活性化される。これにより、セルアレイ15Dにおいて、ワード線WL0Dに接続されたセルトランジスタT1がオン状態になる。また、上記Hレベルのクロック信号MCLK及びアドレス信号A0~Akに基づいて、ダミーワード線DWLUが活性化される。これにより、セルアレイ15Uにおいて、ダミートランジスタDTがオン状態になる。さらに、上記Hレベルのクロック信号MCLKに基づいて、Lレベルのプリチャージ信号CH1,CH2が所定期間だけ出力される。すると、Lレベルのプリチャージ信号CH1,CH2に応答してスイッチ回路S1,S2がオンされ、ビット線BL0U~BL15U、ビット線BL0D、データビット線DBU,DBD及びメインビット線MBL0がHレベルにプリチャージされる。その後、上記所定期間が経過すると時刻t8、プリチャージ信号CH1,CH2がHレベルに遷移し、そのHレベルのプリチャージ信号CH1,CH2に応答してスイッチ回路S1,S2がオフされるため、プリチャージ動作が終了する。なお、このプリチャージ期間において、セルアレイ15UのNAND回路16Uから出力される信号U1はLレベルに立ち下がる。一方、セルアレイ15DのNAND回路16Dから出力される信号D1は、制御信号BLKDXがLレベルであるため、Hレベルに保持される。このとき、NAND回路104の出力信号がHレベルとなり、NAND回路106の出力信号がHレベルとなる。このため、NAND回路107の出力信号がLレベルとなり、ラッチ信号LaがHレベルとなる。リード動作上記プリチャージ動作が終了すると時刻t8、ビット線BL0Dの電荷が上記オンされたセルトランジスタT1を介してディスチャージされる。この結果、ビット線BL0Dの電位が徐々に低下する。さらに、このビット線BL0Dの電荷がデータビット線DBD及びメインビット線MBL0に転送されるため、ビット線BL0Dと同様に、データビット線DBD及びメインビット線MBL0の電位も徐々に低下する。このとき、センスアンプ90では、Hレベルのラッチ信号Laに応答して転送ゲート92がオフされているため、メインビット線MBL0の電位がラッチ回路91でラッチされ、ラッチ回路91から出力される読み出しデータAXが転送ゲート92を通じてラッチ回路93に到達はしない。このとき、Hレベルのラッチ信号Laに応答して転送ゲート95がオンされているため、上記読み出しデータAXは未だラッチ回路93でラッチされず、前のデータが保持された状態である。一方、セルアレイ15Uでは、上記プリチャージ動作後に、ビット線BL0U~BL15Uの電荷が上記オンされたダミートランジスタDTを介してディスチャージされる。この結果、ビット線BL0U~BL15Uの電位が徐々に低下する。やがて、ビット線BL0U~BL15Uの電位が低下してNAND回路16Uから出力される制御信号U1がHレベルに遷移すると、NAND回路104の出力信号がLレベルになる。すると、NAND回路107の出力信号がHレベルになるため、ラッチ信号Laがインバータ回路103,108の動作遅延時間分だけLレベルになる。このLレベルのラッチ信号Laに応答して、センスアンプ90の転送ゲート92がオンされ、転送ゲート95がオフされる。これにより、転送ゲート92がオンされる直前にラッチ回路91に入力された読み出しデータAXが転送ゲート92を通じて出力データAとして出力される。このとき、本例では、メインビット線MBL0の電位が略Lレベルまで立ち下がり、ラッチ回路91からHレベルの読み出しデータAXが出力されているため、Hレベルの読み出しデータAXが出力データAとして出力される。このように、ダミートランジスタDTを利用して転送ゲート92の出力タイミングを設定することにより、読み出しデータAXを正常に出力することができる。具体的には、ダミートランジスタDTは、セルトランジスタT1のレプリカトランジスタであり、セルトランジスタT1と同様の負荷が接続されている。このため、ダミートランジスタDTとセルトランジスタT1とによってディスチャージされるビット線BLU,BLDの電位は略同様に低下する。そして、ダミートランジスタDTによってディスチャージされるビット線がLレベルに近づきNAND回路16Uから出力される制御信号U1がHレベルに遷移した後に、転送ゲート92での出力を指示するLレベルのラッチ信号Laが生成される。換言すると、セルトランジスタT1によってディスチャージされるメインビット線MBL0がLレベルに近づきラッチ回路91内のインバータ回路91aの出力信号、つまり読み出しデータAXがHレベルに遷移した後に、上記Lレベルのラッチ信号Laが生成される。したがって、セルアレイから読み出したデータを正常に出力することができる。以上説明した本実施形態によれば、以下の効果を奏することができる。1一方のセルアレイ例えばセルアレイ15Uからデータを読み出す際に、他方のセルアレイ例えばセルアレイ15D、つまり非アクセスのセルアレイに設けられたダミーセルDMCでセンスアンプ90に供給されるラッチ信号Laを生成するようにした。また、メモリセルMCリアルセルに接続されるビット線BLU,BLDに対してダミーセルDMCを接続するようにした。すなわち、メモリセルMCとダミーセルDMCとでビット線BLU,BLDを共有するようにした。これにより、メモリセルMCとは異なるビット線をラッチタイミング生成回路ここでは、ダミーセルDMCに形成する場合と比べて、レイアウト面積を縮小することができる。2ところで、セルトランジスタT1とダミートランジスタDTは、例えば半導体集積回路の製造プロセスや製造ラインのばらつき等によりそのオン抵抗、閾値電圧やトランジスタサイズがばらつき、ビット線の経過時間に対する電圧振幅にばらつきが生じる。これに起因して、アクセス対象のセルアレイ例えばセルアレイ15Dのビット線BLDの電圧降下と、非アクセスのセルアレイ例えばセルアレイ15Uのビット線BLUの電圧降下とにばらつきが生じる。このばらつきにより、データビット線DBUの電位が0データ読み出し時のデータビット線DBUの電位よりも極端に早くLレベルに達すると、データを正常に読み出すことができないという問題が生じる。これに対し、本実施形態では、ラッチ信号Laを生成する際に、複数本例では、16つのダミーセルDMCラッチタイミング生成回路を動作させるようにした。これにより、ダミートランジスタDTのばらつきが平均化されるため、ダミートランジスタDTの特性のばらつきを小さくすることができる。したがって、トランジスタの製造ばらつきによる影響を低減させることができ、Lレベルのラッチ信号Laを所望のタイミングで生成することができる。さらに、このとき、複数のダミーセルDMCの全てでメモリセルMCに接続されたビット線BLU,BLDが共有されるため、レイアウト面積の増大を効果的に抑制することができる。他の実施形態なお、上記実施形態は、これを適宜変更した以下の態様にて実施することもできる。上記第2及び第3実施形態において、上記第1実施形態と同様に、ビット線BLU,BLDをHレベルにプリチャージするプリチャージ回路11を設けるようにしてもよい。上記各実施形態では、複数のダミーセルDMCを設けるようにした。これに限らず、例えば1つのダミーセルDMCのみを設けるようにしてもよい。上記第1~第3実施形態では、n本のビット線BLU,BLDのうちn/2本のビット線BLU,BLDに対してダミーセルDMCを設けるようにした。これに限らず、例えばn本のビット線BLU,BLDの全てにダミーセルDMCを設けるようにしてもよい。この場合には、例えばダミーセルDMCのダミートランジスタDTのオン抵抗がメモリセルMCのセルトランジスタT1のオン抵抗の2倍になるように、ダミートランジスタDTを形成する。以上の様々な実施の形態をまとめると、以下のようになる。付記12つのメモリセルアレイと、前記2つのメモリセルアレイで共有されるセンスアンプと、前記2つのメモリセルアレイからのデータ読み出しを制御する制御回路と、を有し、前記各メモリセルアレイは、m本mは2以上の整数のワード線と、n本nは2以上の整数のビット線と、前記ビット線と前記ワード線の交差点に設けられたメモリセルと、少なくとも一部の前記ビット線とダミーワード線の交差点に設けられたダミーセルと、を有し、前記制御回路は、一方のメモリセルアレイからデータを読み出す場合に、他方のメモリセルアレイの前記ダミーワード線を活性化して前記ダミーセルにより前記センスアンプのリファレンスレベルを生成するように制御することを特徴とする半導体記憶装置。付記2前記メモリセルは、前記ワード線にゲートが接続され、前記ビット線にドレインが接続されたセルトランジスタであり、前記ダミーセルは、前記ダミーワード線にゲートが接続され、前記ビット線にドレインが接続され、ソースが接地された、前記セルトランジスタのレプリカトランジスタであり、前記ダミーセルは、前記n本のビット線のうちn/2本のビット線と前記ダミーワード線との交差点に設けられていることを特徴とする付記1に記載の半導体記憶装置。付記3前記n本のビット線に一方の端子がそれぞれ接続されるn個のカラムスイッチと、前記n個のカラムスイッチの他方の端子が共通に接続される共通ビット線と、を有し、前記センスアンプは、前記各メモリセルアレイの前記共通ビット線が接続され、前記制御回路は、一方のメモリセルアレイからデータを読み出す場合に、前記一方のメモリセルアレイ内の前記カラムスイッチのうちのデータを読み出すメモリセルに対応したカラムスイッチ及び前記他方のメモリセルアレイ内の前記n個のカラムスイッチを導通状態とし、前記一方のメモリセルアレイ内の前記ワード線と前記他方のメモリセルアレイ内の前記ダミーワード線を活性化することを特徴とする付記1又は2に記載の半導体記憶装置。付記4前記各ビット線を所定の電位にプリチャージする第1プリチャージ回路と、前記共通ビット線を前記所定の電位にプリチャージする第2プリチャージ回路と、を有し、前記制御回路は、一方のメモリセルアレイからデータを読み出す場合に、前記各メモリセルアレイ内の前記n個のカラムスイッチを導通状態とし、前記第1プリチャージ回路及び前記第2プリチャージ回路を活性化して、前記各メモリセルアレイの前記n本のビット線をプリチャージした後、前記第1プリチャージ回路及び前記第2プリチャージ回路を非活性化し、前記一方のメモリセルアレイ内の前記カラムスイッチのうちのデータを読み出すメモリセルに対応したカラムスイッチのみを導通状態とし、他方のメモリセルアレイ内の前記n個のカラムスイッチを導通状態とし、前記一方のメモリセルアレイ内の前記ワード線と前記他方のメモリセルアレイ内の前記ダミーワード線を活性化することを特徴とする付記3に記載の半導体記憶装置。付記5前記2つのメモリセルアレイは、第1のメモリセルアレイと第2のメモリセルアレイであって、前記第1のメモリセルアレイと、前記第2のメモリセルアレイと、前記センスアンプとを有する複数のメモリブロックと、前記各メモリブロック内の前記第1のメモリセルアレイに接続された前記共通ビット線が第1スイッチ回路を介して相互に接続されるとともに、前記各メモリブロック内の前記第2のメモリセルアレイに接続された前記共通ビット線が第2スイッチ回路を介して相互に接続され、前記制御回路は、前記第1のメモリセルアレイ内の前記ダミーワード線を活性化するときに、前記第1スイッチ回路を導通状態とし前記第2スイッチ回路を非導通状態とする一方、前記第2のメモリセルアレイ内の前記ダミーワード線を活性化するときに、前記第1スイッチ回路を非道通状態とし前記第2スイッチ回路を導通状態とすることを特徴とする付記3又は4に記載の半導体記憶装置。付記6前記各メモリセルアレイは、前記各ビット線を短絡する第3スイッチ回路を有し、前記制御回路は、前記ダミーワード線を活性化するときに前記第3スイッチ回路を導通状態にして前記各ビット線を短絡することを特徴とする付記1~5のいずれか1つに記載の半導体記憶装置。付記7前記各メモリセルアレイ内の前記メモリセルの領域上には、第1拡散領域と、前記第1拡散領域上に形成され、列方向に延在される前記ビット線と、前記第1拡散領域と前記ビット線を接続する第1コンタクトと、前記第1コンタクトよりも第1方向側の前記第1拡散領域上に形成され、前記列方向と直交する行方向に延在される第1のワード線と、前記第1コンタクトよりも前記第1方向と反対方向の第2方向側の前記第1拡散領域上に形成され、前記行方向に延在される第2のワード線と、前記第1のワード線よりも前記第1方向側の前記第1拡散領域上に形成され、前記行方向に延在される第1の電源配線と、前記第2のワード線よりも前記第2方向側の前記第1拡散領域上に形成され、前記行方向に延在される第2の電源配線と、を有し、前記第1拡散領域に、前記第1コンタクトを中心にして前記第1方向側と前記第2方向側にそれぞれ前記メモリセルが形成され、前記各メモリセルアレイ内の前記ダミーセルの領域上には、第2拡散領域と、前記第2拡散領域上に形成され、前記列方向に延在される前記ビット線と、前記第2拡散領域と前記ビット線を接続する第2コンタクトと、前記第2コンタクトよりも前記第1方向側の前記第2拡散領域上に形成され、前記行方向に延在される第1のダミーワード線と、前記第2コンタクトよりも前記第2方向側の前記第2拡散領域上に形成され、前記行方向に延在される第2のダミーワード線と、前記第1のダミーワード線よりも前記第1方向側の前記第2拡散領域上に形成され、前記行方向に延在される第3の電源配線と、前記第2のダミーワード線よりも前記第2方向側の前記第2拡散領域上に形成され、前記行方向に延在される第4の電源配線と、を有し、前記第2拡散領域に、前記第2コンタクトを中心にして前記第1方向側と前記第2方向側にそれぞれ前記ダミーセルが形成されていることを特徴とする付記1~6のいずれか1つに記載の半導体記憶装置。付記8前記制御回路は、一方のメモリセルアレイからデータを読み出す場合において、前記一方のメモリセルアレイの前記第1のワード線が活性化されるときには、他方のメモリセルアレイの前記第1のダミーワード線を活性化する一方、前記一方のメモリセルアレイの前記第2のワード線が活性化されるときには、前記他方のメモリセルアレイの前記第2のダミーワード線を活性化することを特徴とする付記7に記載の半導体記憶装置。付記9前記制御回路は、一方のメモリセルアレイからデータを読み出す場合において、前記一方のメモリセルアレイの前記第1のワード線及び前記第2のワード線のいずれか1つが活性化されるときに、他方のメモリセルアレイの前記第1のダミーワード線及び前記第2のダミーワード線を活性化することを特徴とする付記7に記載の半導体記憶装置。付記102つのメモリセルアレイと、前記2つのメモリセルアレイで共有されるセンスアンプと、前記2つのメモリセルアレイからのデータ読み出しを制御する制御回路と、を有し、前記各メモリセルアレイは、m本mは2以上の整数のワード線と、n本nは2以上の整数のビット線と、前記ビット線と前記ワード線の交差点に設けられたメモリセルと、少なくとも一部の前記ビット線とダミーワード線の交差点に設けられたダミーセルと、を有し、前記制御回路は、一方のメモリセルアレイからデータを読み出す場合に、他方のメモリセルアレイの前記ダミーワード線を活性化して前記ダミーセルにより前記センスアンプでのラッチタイミングを決定するラッチ信号を生成するように制御することを特徴とする半導体記憶装置。付記11m本mは2以上の整数のワード線と、n本nは2以上の整数のビット線と、前記ビット線と前記ワード線の交差点に設けられたメモリセルと、少なくとも一部の前記ビット線とダミーワード線の交差点に設けられたダミーセルとを有する2つのメモリセルアレイと、前記2つのメモリセルアレイで共有されるセンスアンプとを有する半導体記憶装置からデータを読み出すデータ読み出し方法であって、前記2つのメモリセルアレイのうち一方のメモリセルアレイからデータを読み出すときに、他方のメモリセルアレイの前記ダミーワード線を活性化して前記ダミーセルにより前記センスアンプのリファレンスレベルを生成することを特徴とするデータ読み出し方法。"