基板と、前記基板の上に形成され、制御ベースゲート及び前記制御ベースゲートの上に形成される制御金属ゲートを有する制御ゲート電極と、前記制御ゲート電極及び前記基板の間に形成される電荷格納領域と、前記制御ゲート電極の上に形成される制御ゲートマスクパターンと、前記制御ゲートマスクパターン及び前記制御ベースゲートの間に形成された前記制御金属ゲートの側壁の上の酸化防止スペーサと、を備え、前記制御金属ゲートの幅は、前記制御ゲートマスクパターンの幅より小さいことを特徴とする不揮発性記憶素子。前記制御金属ゲートの幅及び前記制御金属ゲートの第1側壁及び第2側壁に形成される前記酸化防止スペーサの幅の合計は、前記制御ゲートマスクパターンの幅より小さいことを特徴とする請求項1に記載の不揮発性記憶素子。前記制御金属ゲートの幅及び前記制御金属ゲートの第1側壁及び第2側壁に形成される前記酸化防止スペーサの幅の合計は、前記制御ゲートマスクパターンの幅と同一であることを特徴とする請求項1に記載の不揮発性記憶素子。前記酸化防止スペーサの幅は、前記制御金属ゲートの最も狭い部分の幅の1/2より小さいことを特徴とする請求項1に記載の不揮発性記憶素子。前記制御ベースゲート及び前記制御金属ゲートの間に形成される下部バリアーパターンをさらに備えることを特徴とする請求項1に記載の不揮発性記憶素子。前記下部バリアーパターンの厚さは、前記制御金属ゲートの厚さの1/2より小さいことを特徴とする請求項5に記載の不揮発性記憶素子。前記下部バリアーパターンの幅は、前記制御ゲートマスクパターンの幅より小さいことを特徴とする請求項5に記載の不揮発性記憶素子。前記制御金属ゲート及び前記制御ゲートマスクパターンの間に形成される上部バリアーパターンをさらに備えることを特徴とする請求項1に記載の不揮発性記憶素子。前記上部バリアーパターンの厚さは、前記制御金属ゲートの厚さの1/2より小さいことを特徴とする請求項8に記載の不揮発性記憶素子。前記上部バリアーパターンの幅は、前記制御ゲートマスクパターンの幅より小さいことを特徴とする請求項8に記載の不揮発性記憶素子。前記制御ベースゲートの上部の幅は、前記制御ベースゲートの下部の幅より小さいことを特徴とする請求項1に記載の不揮発性記憶素子。前記酸化防止スペーサは、前記制御ベースゲートの前記上部の側壁及び上部面を覆うことを特徴とする請求項11に記載の不揮発性記憶素子。前記制御ゲート電極の上に形成される絶縁膜をさらに備えることを特徴とする請求項1に記載の不揮発性記憶素子。前記不揮発性記憶素子のメモリセル領域は、複数の制御ゲート電極を備え、隣接する複数の制御ゲート電極の間の絶縁膜内に空隙が存在することを特徴とする請求項13に記載の不揮発性記憶素子。前記電荷格納領域は、前記基板の上に形成されるトンネル誘電膜、前記トンネル誘電膜の上に形成されるフローティングゲート、及び前記フローティングゲートの上のブロッキング膜を備えることを特徴とする請求項1に記載の不揮発性記憶素子。前記フローティングゲート及びブロッキング膜は、パターニングされて前記制御ベースゲートの側壁に整列された側壁を有することを特徴とする請求項15に記載の不揮発性記憶素子。前記フローティングゲートの側壁の上の酸化膜をさらに備えることを特徴とする請求項15に記載の不揮発性記憶素子。前記電荷格納領域は、前記基板の上に形成されるトンネル誘電膜、前記トンネル誘電膜の上に形成される誘電電荷格納膜、及び前記誘電電荷格納膜の上に形成されるブロッキング膜を備えることを特徴とする請求項1に記載の不揮発性記憶素子。前記電荷格納領域は、ONOoxide-nitride-oxideタイプの構造を有することを特徴とする請求項18に記載の不揮発性記憶素子。前記誘電電荷格納膜及びブロッキング膜は、パターニングされて前記制御ベースゲートの側壁に整列された側壁を有することを特徴とする請求項18に記載の不揮発性記憶素子。前記制御ベースゲートの側壁の上に形成される酸化膜をさらに備えることを特徴とする請求項1に記載の不揮発性記憶素子。前記不揮発性記憶素子は、記憶セル領域を備え、前記制御ゲート電極及び制御ゲートマスクパターンは、前記記憶セル領域内に位置し、前記不揮発性記憶素子は、周辺領域をさらに備え、前記周辺領域は、前記周辺領域内の前記基板の上に形成され、周辺ベースゲート及び前記周辺ベースゲートの上に形成される周辺金属ゲートを有する周辺ゲート電極と、前記周辺ゲート電極の上に形成され、前記周辺金属ゲートの幅より大きい幅を有する周辺ゲートマスクパターンと、前記周辺ゲートマスクパターンの下及び前記周辺金属ゲートの側壁に形成される酸化防止スペーサと、を備えることを特徴とする請求項1に記載の不揮発性記憶素子。前記周辺ベースゲートは、前記制御ベースゲートと同一の材料であり、前記周辺金属ゲートは前記制御金属ゲートと同一の材料であり、前記周辺金属ゲートの側壁の上の酸化防止スペーサは前記制御金属ゲートの側壁の上の前記酸化防止スペーサと同一の材料であることを特徴とする請求項22に記載の不揮発性記憶素子。前記周辺金属ゲートの側壁の上の酸化防止スペーサの厚さは、前記制御金属ゲートの側壁の上の酸化防止スペーサの厚さより大きいことを特徴とする請求項22に記載の不揮発性記憶素子。前記制御ベースゲート及び周辺ベースゲートの中で少なくとも1つは、下部及び上部を含み、前記上部は前記下部の幅より小さい幅を有することを特徴とする請求項22に記載の不揮発性記憶素子。前記周辺ゲート電極は、前記周辺ベースゲート及び前記基板の間の周辺底ゲートと、前記周辺底ゲート及び前記基板の間の周辺ゲート誘電膜と、前記周辺ベースゲート及び周辺底ゲートの間の層間誘電パターンと、をさらに備え、前記周辺金属ゲートは、前記周辺ベースゲート及び層間誘電パターン内の開口部を通じて前記周辺底ゲートに直接接触することを特徴とする請求項22に記載の不揮発性記憶素子。前記酸化防止スペーサは、窒化物を含むことを特徴とする請求項1に記載の不揮発性記憶素子。前記酸化防止スペーサは、絶縁性窒化物を含むことを特徴とする請求項27に記載の不揮発性記憶素子。前記酸化防止スペーサは、シリコン窒化物及びシリコン酸化窒化物の中で選択された材料を含むことを特徴とする請求項28に記載の不揮発性記憶素子。前記酸化防止スペーサは、導電性窒化物を含むことを特徴とする請求項27に記載の不揮発性記憶素子。前記酸化防止スペーサは、金属窒化物、窒化チタンTiN、窒化タンタルTaN及び窒化タングステンWNの中で選択された材料を含むことを特徴とする請求項30に記載の不揮発性記憶素子。前記酸化防止スペーサの高さは、前記制御金属ゲートの高さと同一であることを特徴とする請求項1に記載の不揮発性記憶素子。基板と、前記基板の上に配置され金属を含む制御ゲート電極と、前記制御ゲート電極及び基板の間に形成される電荷格納領域と、前記制御ゲート電極の上に形成される制御ゲートマスクパターンと、前記制御ゲートマスクパターン及び前記電荷格納領域の間に形成された前記制御ゲート電極の側壁の上の酸化防止スペーサと、を備え、前記制御ゲート電極の幅は、前記制御ゲートマスクパターンの幅より小さいことを特徴とする不揮発性記憶素子。基板と、前記基板の上に形成され、制御ベースゲート及び前記制御ベースゲートの上に形成される制御金属ゲートを有する制御ゲート電極と、前記制御ゲート電極及び前記基板の間に形成される電荷格納領域と、前記制御ゲート電極の上に形成される制御ゲートマスクパターンと、前記制御ゲートマスクパターン及び前記制御ベースゲートの間に形成された前記制御金属ゲートの側壁の上の酸化防止スペーサと、を備え、前記制御金属ゲートの幅は、前記制御ベースゲートの幅より小さいことを特徴とする不揮発性記憶素子。基板の上に電荷格納膜を提供する段階と、前記電荷格納膜の上に制御ベースゲート膜を提供する段階と、前記制御ベースゲート膜の上に制御金属ゲート膜を提供する段階と、前記制御金属ゲート膜の上に制御ゲートマスクパターンを提供する段階と、前記制御ゲートマスクパターンをエッチングマスクとして使用して、前記制御金属ゲート膜及び制御ベースゲート膜をエッチングして第1制御金属ゲートパターン及び金属ベースゲートパターンを形成する段階と、前記第2制御金属ゲートパターンの幅を前記制御ゲートマスクパターンの幅より小さ区なるように、前記第1制御金属ゲートパターンの側壁をエッチングして第2制御金属ゲートパターンを形成する段階と、前記制御ゲートマスクパターン及び制御ベースゲートパターンの間に位置された前記第2制御金属ゲートパターンの側壁の上に酸化防止スペーサを提供する段階と、を含むことを特徴とする不揮発性記憶素子の製造方法。基板の上に電荷格納領域を提供する段階と、電荷格納領域の上に金属を含む制御ゲート電極膜を提供する段階と、前記制御ゲート電極膜の上に制御ゲートマスクパターンを提供する段階と、前記制御ゲートマスクパターンをエッチングマスクとして使用して、前記制御ゲート電極膜をエッチングして第1制御ゲート電極パターンを形成する段階と、前記第2制御ゲート電極パターンの幅を前記制御ゲートマスクパターンの幅より小さくなるように、前記第1制御ゲート電極パターンの側壁をエッチングして第2制御ゲート電極パターンを形成する段階と、前記電荷格納領域及び前記制御ゲートマスクパターンの間に位置された前記第2制御ゲート電極パターンの側壁の上に酸化防止スペーサを提供する段階と、を含むことを特徴とする不揮発性記憶素子の製造方法。本発明の目的は、信頼性を向上可能な不揮発性記憶素子及びその製造方法を提供することにある。本発明の他の目的は、高速かつ高集積に適用可能な不揮発性記憶素子及びその製造方法を提供することにある。本発明によれば、不揮発性記憶素子は、基板と、基板の上に形成され、制御ベースゲート及び前記制御ベースゲートの上に形成される制御金属ゲートを有する制御ゲート電極と、制御ゲート電極及び基板の間に形成される電荷格納領域と、制御ゲート電極の上に形成される制御ゲートマスクパターンと、前記制御ゲートマスクパターン及び前記制御ベースゲートの間に形成された前記制御金属ゲートの側壁に形成された酸化防止スペーサと、を備える。このとき、制御金属ゲートの幅は、制御ゲートマスクパターンの幅より小さい。また、本発明によれば、制御金属ゲートの幅及び制御金属ゲートの第1側壁及び第2側壁に形成される酸化防止スペーサの幅の合計は、制御ゲートマスクパターンの幅より小さいことがあり得る。また、本発明によれば、制御金属ゲートの幅及び制御金属ゲートの第1側壁及び第2側壁に形成される酸化防止スペーサの幅の合計は、制御ゲートマスクパターンの幅と同一であり得る。また、本発明によれば、酸化防止スペーサの幅は制御金属ゲートの最も狭い部分の幅の1/2より小さいことがあり得る。また、本発明によれば、不揮発性記憶素子は制御ベースゲート及び制御金属ゲートの間に形成される下部バリアーパターンをさらに備える。また、本発明によれば、下部バリアーパターンの厚さは、制御金属ゲートの厚さの1/2より小さい。また、本発明によれば、下部バリアーパターンの幅は、制御ゲートマスクパターンの幅より小さい。また、本発明によれば、不揮発性記憶素子は、制御金属ゲート及び制御ゲートマスクパターンの間の上部バリアーパターンをさらに備える。また、本発明によれば、上部バリアーパターンの厚さは、制御金属ゲートの厚さの1/2より小さい。また、本発明によれば、上部バリアーパターンの幅は、制御ゲートマスクパターンの幅より小さい。また、本発明によれば、制御ベースゲートは下部及び上部を包含し、上部の幅は下部の幅より小さい。また、本発明によれば、酸化防止スペーサは制御ベースゲートの上部の側壁及び上部面を覆う。また、本発明によれば、不揮発性記憶素子は制御ゲート電極の上の絶縁膜をさらに備える。また、本発明によれば、不揮発性記憶素子のメモリセル領域は、複数の制御ゲート電極を備え、隣接する制御ゲート電極の間の絶縁膜内に空隙が存在する。また、本発明によれば、電荷格納領域は基板の上のトンネル誘電膜、トンネル誘電膜の上のフローティングゲート、及びフローティングゲート膜の上のブロッキング膜を備える。また、本発明によれば、フローティングゲート及びブロッキング膜はパターニングされて、制御ベースゲートの側壁に整列された側壁を有する。また、本発明によれば、不揮発性記憶素子はフローティングゲートの側壁膜の上の酸化膜をさらに備える。また、本発明によれば、電荷格納領域は基板の上のトンネル誘電膜、トンネル誘電膜の上の誘電電荷格納膜、及び誘電電荷格納膜の上のブロッキング膜を備える。また、本発明によれば、電荷格納領域はONOoxide-nitride-oxideタイプの構造を有する。また、本発明によれば、誘電電荷格納膜及びブロッキング膜はパターニングされて、制御ベースゲートの側壁に整列された側壁を有する。また、本発明によれば、不揮発性記憶素子は制御ベースゲートの側壁の上の酸化膜をさらに備える。また、本発明によれば、不揮発性記憶素子は記憶セル領域を備えており、制御ゲート電極及び制御ゲートマスクパターンは記憶セル領域内に位置することができる。不揮発性記憶素子は周辺領域をさらに備える。この時、周辺領域は周辺領域内の基板の上の周辺ゲート電極と、周辺ゲート電極は周辺ベースゲート及び周辺ベースゲートの上の周辺金属ゲートを含み、周辺ゲート電極の上の周辺ゲートマスクパターンと、周辺金属ゲートの幅は周辺ゲートマスクパターンの幅より小さく、周辺ゲートマスクパターンの下及び周辺金属ゲートの側壁の上の酸化防止スペーサを備える。また、本発明によれば、周辺ベースゲートは制御ベースゲートと同一の材料であり、周辺金属ゲートは制御金属ゲートと同一の材料であり得る。周辺金属ゲートの側壁の上の酸化防止スペーサは、制御金属ゲートの側壁の上の酸化防止スペーサと同一の材料であり得る。また、本発明によれば、周辺金属ゲートの側壁の上の酸化防止スペーサの厚さは制御金属ゲートの側壁の上の酸化防止スペーサの厚さより大きい。また、本発明によれば、制御ベースゲート及び周辺ベースゲートの中で少なくとも1つは下部及び上部を包含でき、上部の幅は下部の幅より小さい。また、本発明によれば、周辺ゲート電極は、周辺ベースゲート及び基板の間の周辺底ゲートと、周辺底ゲート及び基板の間の周辺ゲート誘電膜と、周辺ベースゲート及び周辺底ゲートの間の層間誘電パターンをさらに備える。周辺金属ゲートは、周辺ベースゲート及び層間誘電パターン内の開口部を通じて周辺底ゲートに直接接触され得る。また、本発明によれば、酸化防止スペーサは窒化物を包含する。また、本発明によれば、酸化防止スペーサは絶縁性窒化物を包含する。また、本発明によれば、酸化防止スペーサはシリコン窒化物及びシリコン酸化窒化物の中で選択された材料を包含する。また、本発明によれば、酸化防止スペーサは導電性窒化物を包含する。また、本発明によれば、酸化防止スペーサは金属窒化物、窒化チタンTiN、窒化タンタルTaN及び窒化タングステンWNの中で選択された材料を包含する。また、本発明によれば、酸化防止スペーサの高さは制御金属ゲートの高さと同一であり得る。また、本発明によれば、不揮発性記憶素子は、基板と、基板の上に配置され金属を含む制御ゲート電極と、制御ゲート電極及び基板の間の電荷格納領域と、制御ゲート電極の上の制御ゲートマスクパターンと、制御ゲートマスクパターン及び電荷格納領域の間に位置された制御ゲート電極の側壁の上の酸化防止スペーサと、を備え、制御ゲート電極の幅は制御ゲートマスクパターンの幅より小さい。また、本発明によれば、不揮発性記憶素子は、基板と、基板の上に形成され、制御ベースゲート及び制御ベースゲートの上の制御金属ゲートを有する制御ゲート電極と、制御ゲート電極及び基板の間の電荷格納領域と、制御ゲート電極の上の制御ゲートマスクパターンと、制御ゲートマスクパターン及び制御ベースゲートの間に位置された制御金属ゲートの側壁の上の酸化防止スペーサと、を備え、制御金属ゲートの幅は制御ベースゲートの幅より小さい。また、本発明によれば、不揮発性記憶素子の製造方法は、基板の上に電荷格納膜を提供する段階と、電荷格納膜の上に制御ベースゲート膜を提供する段階と、制御ベースゲート膜の上に制御金属ゲート膜を提供する段階と、制御金属ゲート膜の上に制御ゲートマスクパターンを提供する段階と、制御ゲートマスクパターンをエッチングマスクとして使用して制御金属ゲート膜及び制御ベースゲート膜をエッチングして、第1制御金属ゲートパターン及び金属ベースゲートパターンを形成する段階と、第2制御金属ゲートパターンの幅を制御ゲートマスクパターンの幅より小さくなるように、第1制御金属ゲートパターンの側壁をエッチングして第2制御金属ゲートパターンを形成する段階と、制御ゲートマスクパターン及び制御ベースゲートパターンの間に位置された第2制御金属ゲートパターンの側壁の上に酸化防止スペーサを提供する段階と、を包含する。また、本発明によれば、不揮発性記憶素子の製造方法は、基板の上に電荷格納領域を提供する段階と、電荷格納領域の上に金属を含む制御ゲート電極膜を提供する段階と、制御ゲート電極膜の上に制御ゲートマスクパターンを提供する段階と、制御ゲートマスクパターンをエッチングマスクとして使用して制御ゲート電極膜をエッチングして第1制御ゲート電極パターンを形成する段階と、第2制御ゲート電極パターンの幅を制御ゲートマスクパターンの幅より小さくなるように、第1制御ゲート電極パターンの側壁をエッチングして第2制御ゲート電極パターンを形成する段階と、電荷格納領域及び制御ゲートマスクパターンの間に位置された第2制御ゲート電極パターンの側壁の上に酸化防止スペーサを提供する段階と、を包含する。本発明の不揮発性記憶素子によれば、酸化防止スペーサが制御金属パターンの両側壁の上に配置される。これにより、制御金属ゲートが酸化工程及び/又は酸化物等によって酸化されることを防止することができる。また、酸化防止スペーサが制御金属ゲートの上下に配置された制御ベースゲートの両縁及びゲートマスクパターンの両縁の間に限定的に配置されることによって、セルゲートパターンの線幅の増加分を最小にすることができる。その結果、信頼性を向上することができ、また、高集積化された不揮発性記憶素子を具現することができる。また、制御ゲート電極が低い比抵抗を有する制御金属ゲートを包含することによって、高速に動作する不揮発性記憶素子を具現することができる。以上の本発明の目的、他の目的、特徴及び長所は添付された図面と関連された以下の望ましい実施形態を通じて容易に理解できる。しかし、本発明はここで説明される実施形態に限定されなく他の形態に具体化できる。むしろ、ここで紹介される実施形態は開示された内容が徹底して完全になり得るように、そして当業者に本発明の思想が十分に伝達できるようにするために提供されることである。本明細書で、ある膜又は層が他の膜又は層又は基板の上にあったと言及される場合に、それは他の膜又は層又は基板の上に直接形成できるか、又はそれらの間に第3の膜又は層が介在され得る。また、図面において、構成の大きさ及び厚さ等は明確性のために誇張されたことである。また、本明細書の多様な実施形態で第1、第2、第3等の用語が多様な領域、膜又は層等を記述するために使用されたが、これらの領域、膜がこのような用語によって限定されない。これらの用語は単に所定の領域又は膜又は層を他の領域又は膜又は層と区別するために使用されただけである。したがって、いずれか一つの実施形態で第1膜質として言及された膜質が他の実施形態では第2膜質として言及されることもあり得る。ここに説明され、例示される各実施形態はそれの相補的な実施形態も含む。本明細書で及び/又はという表現は前後に並べた構成要素の中で少なくとも1つを含む意味に使用される。明細書全体に掛けて同一な参照番号に表示された部分は同一な構成要素を示す。第1実施形態図1は本発明の第1実施形態による不揮発性記憶素子を示す断面図である。図1を参照すれば、不揮発性記憶素子が備える半導体基板100以下、基板と称するはセル領域50及び周辺領域60を含む。セル領域50は論理データを格納する不揮発性記憶セルが配置される領域に該当する。周辺領域60は周辺回路を構成する単一要素例えば、周辺電界効果トランジスター等が配置される領域に該当する。基板100はシリコン基板、ゲルマニウム基板又はシリコン-ゲルマニウム基板等であり得る。しかし、本発明はこれに限定されない。基板100は化合物半導体基板であり得る。基板100に活性部ACT1、ACT2を定義する図示しない素子分離パターンが配置される。素子分離パターンはセル領域50内の第1活性部ACT1及び周辺領域60内の第2活性部ACT2を定義する。第1活性部ACT1は素子分離パターンによって囲まれたセル領域50内の基板100の一部分である。第2活性部ACT2は素子分離パターンによって囲まれた周辺領域60内の基板100の一部分である。第1活性部ACT1は第1導電形のドーパントでドーピングされ得る。第2活性部ACT2は第1活性部ACT1と同一なタイプのドーパントでドーピングされ得る。これとは異なりに、第2活性部ACT2は第1活性部ACT1と異なるタイプ、即ち、第2導電形のドーパントでドーピングされ得る。第1活性部ACT1の上にセルゲートパターンCGが配置される。セルゲートパターンCGは不揮発性記憶セルに包含され得る。セルゲートパターンCGは、第1活性部ACT1の上部を横切る制御ゲート電極137を含む。制御ゲート電極137は順に積層された制御ベースゲート120a及び制御金属ゲート125anを含む。セルゲートパターンCGは、制御ゲート電極137の上に配置された第1ゲートマスクパターン130をさらに含む。これに加えて、セルゲートパターンCGは、制御ゲート電極137及び第1活性部ACT1の間に順に積層されたトンネル誘電膜105、電荷格納領域としての電荷格納層110a及びブロッキング誘電膜115aをさらに含む。第1ゲートマスクパターン130は第1幅W1を有し、制御金属ゲート125anは第2幅W2を有し、制御ベースゲート120aは第3幅W3を有する。この時、制御金属ゲート125anの第2幅W2は第1ゲートマスクパターン130の第1幅W1及び制御ベースゲート120aの第3幅W3より小さいことが望ましい。これにしたがって、制御金属ゲート125anの両側に一対の第1アンダーカット領域UC1が各々定義される。一対の第1アンダーカット領域UC1は第1ゲートマスクパターン130の両縁の下に定義される。一対の第1酸化防止スペーサ135aが制御金属ゲート125anの両側壁の上に各々配置される。一対の第1酸化防止スペーサ135aは第1ゲートマスクパターン130の両縁及び制御ベースゲート120aの両縁の間に配置されることが望ましい。言い換えれば、第1酸化防止スペーサ135aの下端は制御ベースゲート120aの上部面のレベルと同一であるか、或いは高いレベルに位置でき、第1酸化防止スペーサ135aの上端は第1ゲートマスクパターン130の下部面のレベルと同一であるか、或いは低いレベルに位置することができる。一対の第1酸化防止スペーサ135aは制御金属ゲート125anの両側壁と直接接触される。第1実施形態によれば、一対の第1酸化防止スペーサ135aは一対の第1アンダーカット領域UC1内に各々限定的に配置される。制御金属ゲート125anは低い非抵抗を有する金属を含む。例えば、制御金属ゲート125anはタングステン又は銅等を含む。第1酸化防止スペーサ135aは耐酸化性が優れた材料を含む。例えば、第1酸化防止スペーサ135aは窒化物を含む。第1実施形態によれば、第1酸化防止スペーサ135aは絶縁性窒化物を含む。例えば、第1酸化防止スペーサ135aはシリコン窒化物及び/又はシリコン酸化窒化物等を含む。他の実施形態によれば、第1酸化防止スペーサ135aは導電性窒化物を含む。例えば、第1酸化防止スペーサ135aは導電性金属窒化物例えば、窒化チタン、窒化タンタル及び/又は窒化タングステン等を含む。制御ベースゲート120aは制御金属ゲート125anに対してエッチング選択比を有する導電材料を含む。例えば、制御ベースゲート120aはドーパントでドーピングされた半導体例えば、ドーパントでドーピングされたシリコン、ドーパントでドーピングされたシリコン―ゲルマニウム等を含む。第1実施形態によれば、制御ベースゲート120aがドーパントでドーピングされた半導体を含む場合に、制御ベースゲート120aは炭素carbonをさらに含む。即ち、制御ベースゲート120aはドーパント及び炭素によってドーピングされた半導体を含む。ドーパントは第1導電形のドーパント又は第2導電形のドーパントである。第1導電形のドーパント及び第2導電形のドーパントの中でいずれか1つはn形ドーパントであり、他の1つはp形ドーパントである。しかし、本発明はこれに限定されない。制御ベースゲート120aは制御金属ゲート125anとエッチング選択比を有する他の導電材料も含む。第1実施形態によれば、制御ベースゲート120aは導電性金属窒化物例えば、TiN、TaN等及び/又は遷移金属例えば、Ti、Ta等も含む。これとは異なりに、制御ベースゲート120aはドーパントでドーピングされた半導体又はドーパント及び炭素にドーピングされた半導体及び導電性金属窒化物を含む。これと異なりに、制御ベースゲート120aはドーパントでドーピングされた半導体又はドーパント及び炭素にドーピングされた半導体、遷移金属及び導電性金属窒化物も含む。第1ゲートマスクパターン130は制御金属ゲート125anに対してエッチング選択比を有する誘電材料を含む。また、第1ゲートマスクパターン130は第1酸化防止スペーサ135aに対してエッチング選択比を有する誘電材料を含む。例えば、第1ゲートマスクパターン130は酸化物例えば、シリコン酸化物等を含む。しかし、本発明はこれに限定されない。第1酸化防止スペーサ135aが導電性窒化物を含む場合に、第1ゲートマスクパターン130はシリコン酸化物、シリコン窒化物及び/又はシリコン酸化窒化物等も含む。電荷格納層110aは半導体材料を含む。例えば、電荷格納層110aは多結晶シリコン等を含む。この場合に、電荷格納層110aはフローティングゲートである。言い換えれば、データ格納のための電荷は電荷格納層110aの内で自由電荷の形態に格納される。電荷格納層110aは制御ベースゲート120aの両側壁に実質的に自己整合した両側壁を含む。電荷格納層110aはアンドープされた状態である。これと異なりに、電荷格納層110aはドーパントでドーピングされた状態である。第1実施形態によれば、電荷格納層110aは電荷格納層110aの下の第1活性部ACT1と異なるタイプのドーパントである第2導電形のドーパントでドーピングされる。第1導電形のドーパント及び第2導電形のドーパントの中でいずれか1つはn形ドーパントであり、他の1つはp形ドーパントである。これとは異なりに、電荷格納層110aは第1活性部ACT1と同一なタイプである第1導電形のドーパントでドーピングされる。電荷格納層110a及び第1活性部ACT1が互に同一なタイプのドーパントでドーピングされる場合に、電荷格納層110aに格納される電荷は電荷格納層110a内の多数キャリヤーが互に反対のタイプである。この場合に、電荷格納層110a内に格納された電荷とトンネル誘電膜105との間のエネルギー障壁が大きくなり、不揮発性記憶セルのデータ維持特性が向上する。第1実施形態によれば、電荷格納層110aは炭素がドーピングされる。例えば、電荷格納層110aは炭素がドーピングされたシリコンを含む。これに加えて、電荷格納層110aは炭素及びドーパントがドーピングされる。例えば、電荷格納層110aは炭素及びドーパント第1導電形のドーパント又は第2導電形のドーパントでドーピングされたシリコンを含む。トンネル誘電膜105は酸化物例えば、シリコン酸化物等及び/又は酸化窒化物例えば、シリコン酸化窒化物等を含む。例えば、トンネル誘電膜105は、第1活性部ACT1に酸化工程を遂行して形成された酸化物及び/又は第1活性部ACT1に酸化窒化工程を遂行して形成された酸化窒化物等を含む。ブロッキング誘電膜115aはONOoxide/nitride/oxideを含む。これとは異なりに、ブロッキング誘電膜115aはトンネル誘電膜105より高い誘電常数を有する高誘電材料例えば、酸化アルミニウム、酸化ハフニウム等のような絶縁性金属酸化物等を含む。これに加えて、ブロッキング誘電膜115aは高誘電材料及び障壁誘電材料を含む。障壁誘電材料は高誘電材料より大きいエネルギーバンドギャップを有する誘電材料例えば、シリコン酸化物等を含む。第1実施形態によれば、酸化膜140が制御ベースゲート120aの両側壁及び電荷格納層110aの両側壁の上に配置される。例えば、酸化膜140は制御ベースゲート120aの両側壁及び電荷格納層110aの両側壁が酸化されて形成された酸化物を含む。セルゲートパターンCG両側に隣接する第1活性部ACT1の内にセルソース/ドレーン145が定義される。第1実施形態によれば、セルソース/ドレーン145は第1活性部ACT1と異なるタイプのドーパント即ち、第2導電形のドーパントでドーピングされる。第1ゲートスペーサ150aがセルゲートパターンCGの両側壁の上に配置される。第1実施形態によれば、複数のセルゲートパターンCGが第1活性部ACT1の上に配置される。セルゲートパターンCGは互に横に離隔される。図1に開示されたように、第1実施形態によれば、隣接するセルゲートパターンCGの間の空間の少なくとも一部は第1ゲートスペーサ150aによって満たされる。例えば、少なくとも第1ゲートマスクパターン130の下部面の下の空間は第1ゲートスペーサ150aによって満たされる。しかし、本発明はこれに限定されない。第1ゲートスペーサ150aは酸化物例えば、シリコン酸化物等を含む。第1実施形態によれば、第1ゲートスペーサ150aはシリコン窒化物を包含しないこともあり得る。続いて、図1を参照すれば、周辺領域60の第2活性部ACT2の上に周辺ゲートパターンPGが配置される。周辺ゲートパターンPGは順に積層された周辺ゲート誘電膜106、周辺ゲート電極138及び第2ゲートマスクパターン131を含む。周辺ゲート電極138は順に積層された周辺底ゲート111aperipheralbottomgate、周辺サブ-ゲート120bperipheralsub-gate及び周辺金属パターン125bnを含む。周辺金属パターン125bnの幅は第2ゲートマスクパターン131の幅及び周辺サブ-ゲート120bの幅より小さいことがある。これにしたがって、一対の第2アンダーカット領域UC2が周辺金属パターン125bnの両側に各々定義される。一対の第2アンダーカット領域UC2は第2ゲートマスクパターン131の両縁の下に各々定義される。一対の第2酸化防止スペーサ135bが周辺金属パターン125bn両側壁の上に各々配置される。この時、一対の第2酸化防止スペーサ135bは、第2ゲートマスクパターン131の両縁及び周辺サブ-ゲート120bの両縁の間に介在する。第2酸化防止スペーサ135bの下端は周辺サブ-ゲート120bの上部面のレベルと同一であるか、或いは高いレベルに位置することができる。第2酸化防止スペーサ135bの上端は第2ゲートマスクパターン131の下部面のレベルと同一であるか、或いは低いレベルに位置することができる。一対の第2酸化防止スペーサ135bは周辺金属パターン125bnの両側壁と直接接触する。第1実施形態によれば、一対の第2酸化防止スペーサ135bは一対の第2アンダーカット領域UC2の内に各々限定的に配置される。第2酸化防止スペーサ135bは耐酸化性が優れた材料を含む。例えば、第2酸化防止スペーサ135bは第1酸化防止スペーサ135aと同一の材料で形成される。第2ゲートマスクパターン131は周辺金属パターン125bnに対してエッチング選択比を有する誘電材料を含む。周辺サブ-ゲート120bは周辺金属パターン125bnに対してエッチング選択比を有する導電材料を含む。周辺金属パターン125bnは制御金属ゲート125anと同一の材料で形成される。第2ゲートマスクパターン131は第1ゲートマスクパターン130と同一の誘電材料で形成される。周辺サブ-ゲート120bは制御ベースゲート120aと同一の導電材料を含む。周辺底ゲート111aは電荷格納層110aと同一の半導体材料を含む。この時、周辺底ゲート111aはドーパントによってドーピングされて電気的伝導性を有することができる。周辺サブ-ゲート120bは周辺底ゲート111aと電気的に接続される。層間誘電パターン115bが周辺サブ-ゲート120bと周辺底ゲート111aとの間に介在する。この時、周辺サブ-ゲート120bは延長されて層間誘電パターン115bを貫通する開口部117を満たす。これにしたがって、周辺サブ-ゲート120bは周辺底ゲート111aと直接接触する。層間誘電パターン115bはブロッキング誘電膜115aと同一の材料で形成され得る。周辺領域60の周辺ゲートパターンPGを含むパターンの稠密度はセル領域50のセルゲートパターンCGを含むパターンの稠密度と異なることがあり得る。これにしたがって、様々なローディング効果によって周辺ゲートパターンPGの側壁の傾斜度とセルゲートパターンCGの側壁の傾斜度とが異なることがあり得る。より具体的には、周辺ゲートパターンPGの側壁及び基板100の上部面の間の傾斜角がセルゲートパターンCGの側壁及び基板100の上部面の間の傾斜角と異なることがあり得る。したがって、制御金属ゲート125anの側壁を基準とした第1酸化防止スペーサ135aの第1厚さT1は周辺金属パターン125bnの側壁を基準とした第2酸化防止スペーサ135bの第2厚さT2と異なることがあり得る。第1酸化防止スペーサ135aは制御金属ゲート125anの側壁に隣接する第1内側壁及び第1内側壁に対向する第1外側壁を有する。第1酸化防止スペーサ135aの第1厚さT1は第1酸化防止スペーサ135aの第1内側壁及び第1外側壁の間の最短距離に該当する。これと同様に、第2酸化防止スペーサ135bは周辺金属パターン125bnの側壁に隣接する第2内側壁及び第2内側壁に対向する第2外側壁を有する。第2酸化防止スペーサ135bの第2厚さT2は第2酸化防止スペーサ135bの第2内側壁及び第2外側壁の間の最短距離に該当する。第1実施形態によれば、周辺ゲートパターンPGの側壁がセルゲートパターンCGの側壁より緩く傾く。即ち、周辺ゲートパターンPGの側壁及び基板100の上部面の間の傾斜角がセルゲートパターンCGの側壁及び基板100の上部面の間の傾斜角より小さいことがあり得る。この場合に、第2酸化防止スペーサ135bの第2厚さT2が第1酸化防止スペーサ135aの第1厚さT1より大きくなり得る。第1実施形態によれば、第1酸化防止スペーサ135aの第1外側壁は第1ゲートマスクパターン130の側壁より横にリセスされた状態である。したがって、制御金属ゲート125anの第2幅W2は制御ベースゲート120aの第3幅W3より小さいか、又は第1ゲートマスクパターン130の第1幅W1より小さい。また、制御金属ゲート125anの第2幅W2と一対の第1酸化防止スペーサ135aの第1厚さT1の合計は制御ベースゲート120aの第3幅W3より小さいか、又は第1ゲートマスクパターン130の第1幅W1より小さい。第1実施形態において、一対の酸化防止スペーサ135aの中の1つの第1厚さT1は制御金属ゲート125anの最も狭い部分の幅W2の1/2より小さいことがあり得る。また、酸化防止スペーサの高さは制御金属ゲート125anの高さと実質的に同一であり得る。第1実施形態によれば、周辺サブ-ゲート120b及び周辺底ゲート111aの両側壁の上にも酸化膜140が配置される。周辺ソース/ドレーン148が周辺ゲートパターンPG両側の隣接する第2活性部ACT2の内に各々配置される。周辺ソース/ドレーン148は第2活性部ACT2内のドーパントと異なるタイプのドーパントでドーピングされる。第2ゲートスペーサ150bが周辺ゲートパターンPGの両側壁の上に各々配置される。周辺ソース/ドレーン148は低濃度領域146及び高濃度領域147を含むLDD構造であり得る。第2ゲートスペーサ150bは第1ゲートスペーサ150aと同一の材料で形成され得る。層間誘電膜155がゲートスペーサ150a、150b及びゲートパターンCG、PGを含む基板100全面の上に配置される。層間誘電膜155は酸化物を含む。上述された不揮発性記憶素子によれば、一対の第1酸化防止スペーサ135aが制御金属ゲート125anの両側壁の上に配置される。これにしたがって、制御金属ゲート125anが後続の酸化工程、酸化物、及び/又は他の酸素の露出例えば、酸化膜140を形成するための工程の間に等によって酸化されることを防止することができる。また、第1酸化防止スペーサ135aが第1ゲートマスクパターン130の両縁及び制御ベースゲート120aの両縁の間に限定的に配置されることによって、第1酸化防止スペーサ135aによってセルゲートパターンCGの線幅が増加されることを最小化できる。その結果、優れた信頼性を有し、高集積化に最適化された不揮発性記憶素子を具現することができる。また、低い非抵抗を有する制御金属ゲート125anによって制御ゲート電極137の抵抗を最小化できる。これにしたがって、高速に動作する不揮発性記憶素子を具現することができる。これと同様に、第2酸化防止スペーサ135bが周辺金属パターン125bnの両側壁の上に配置されることにより、周辺金属パターン125bnが酸化されることを防止する。また、第2酸化防止スペーサ135bが第2ゲートマスクパターン131の両縁及び周辺サブ-ゲート120bの両縁の間に限定的に配置されることによって、周辺ゲートパターンPGの線幅の増加分が最小になる。その結果、周辺領域60内の周辺トランジスターは優れた信頼性を有し、高集積化に最適化され得る。これに加えて、周辺ゲート電極138も、低抵抗特性を有する周辺金属パターン125bnを包含することによって、周辺トランジスターは高速に動作することができる。これに加えて、第1実施形態によれば、第2酸化防止スペーサ135bの第2厚さT2が第1酸化防止スペーサ135aの第1厚さT1より大きくなり得る。したがって、相対的に狭い線幅及び/又は間隔を有するセルゲートパターン137は薄い第1酸化防止スペーサ135aによって制御金属ゲート125anの酸化を防止することとさらに狭い線幅及び/又は間隔を維持することができる。また、相対的に広い幅を有する周辺ゲートパターン137は厚い第2酸化防止スペーサ135bによって周辺金属パターン125bnの酸化をより効率的に防止することができる。結果的に、優れた信頼性を有し高集積化に最適化された不揮発性記憶素子を具現することができる。次に、第1実施形態による不揮発性記憶素子の様々な変形例を図面に基づいて説明する。図1によれば、制御金属パターン120anの幅W2と一対の第1酸化防止スペーサ135aの厚さT1との合計は制御ベースゲート120aの幅W3より小さいことがあり得る。しかし、本発明はこれに限定されない。図2に開示されたように、制御金属ゲート125anの幅と制御金属ゲート125anの両側壁の上に配置された一対の第1酸化防止スペーサ135a’の厚さとの合計は制御ベースゲート120aの幅と実質的に同一であり得る。この場合に、第1酸化防止スペーサ135a’の外側壁は第1ゲートマスクパターン130の側壁と実質的に自己整合する。図2の第1酸化防止スペーサ135a’は図1の第1酸化防止スペーサ135aと同一の材料で形成され得る。図3は、本発明の第1実施形態による不揮発性記憶素子の他の変形例を示す断面図である。本変形例によれば、図3に開示されたように、制御ゲート電極137’に含まれた制御ベースゲート120a’の側壁は階段形態であり得る。具体的に、制御ベースゲート120a’の上部の幅は制御ベースゲート120a’の下部の幅より小さいことがあり得る。したがって、制御ベースゲート120a’の側壁は階段形態であり得る。この場合に、制御ベースゲート120a’の上部の幅は第1ゲートマスクパターン130の第1幅W1と実質的に同一であり、制御ベースゲート120a’の下部の幅は第1ゲートマスクパターン130の第1幅W1より大きくなり得る。電荷格納層110a’の両側壁は制御ベースゲート120a’の下部の両側壁に磁気整列され得る。第1実施形態によれば、制御ベースゲート120a’の側壁が階段形態である場合に、第1酸化防止スペーサ135a’の外側壁は第1ゲートマスクパターン130の側壁に実質的に自己整合する。また、本変形形態で、第1酸化防止スペーサ135a’は制御ベースゲート135’の上部の側壁の一部分及び上部面の一部分を覆うことができる。これと同様に、図3に示す変形例では、周辺ゲート電極138’に含まれた周辺サブ-ゲート120b’の側壁も階段形態であり得る。即ち、周辺サブ-ゲート120b’の上部の幅は下部の幅より小さいことがあり得る。この場合に、周辺底ゲート111a’の両側壁は周辺サブ-ゲート120b’の下部の両側壁に実質的に自己整合する。図4は本発明の第1実施形態による不揮発性記憶素子のその他の変形例を示す断面図である。本変形例によれば、図4に開示されたように、制御ゲート電極137内の制御ベースゲート120aの両側壁は平らな反面に、周辺ゲート電極138’内の周辺サブ-ゲート120b’の側壁は階段形態であり得る。この場合に、第1酸化防止スペーサ135aの外側壁は第1ゲートマスクパターン130の側壁より横にリセスされ得る。しかし、本発明はこれに限定されない。図4で、第1酸化防止スペーサ135aの外側壁は、図2の実施形態に開示されたように、第1ゲートマスクパターン130の側壁に実質的に自己整合する。図5は本発明の第1実施形態による不揮発性記憶素子のその他の変形例を示す断面図である。図5を参照すれば、本変形例の制御ゲート電極137aは、制御ベースゲート120a及び制御金属ゲート125anの間に介在された第1下部バリアーパターン170aをさらに含む。この場合に、制御ベースゲート120aはドーピングされた半導体例えば、ドーピングされたシリコン、ドーピングされたシリコン-ゲルマニウム等で形成され得る。第1下部バリアーパターン170aは制御金属ゲート125an内の金属原子が制御ベースゲート120aの内部へ拡散する割合を最少にする導電材料で形成され得る。例えば、第1下部バリアーパターン170aは導電性金属窒化物例えば、窒化チタン、窒化タンタル又は窒化タングステン等を含む。これに加えて、第1下部バリアーパターン170aは導電性金属窒化物と制御ベースゲート120aとの間に介在された遷移金属例えば、チタン又はタンタル等をさらに含む。第1下部バリアーパターン170aの基板100の上部面の水平な方向への幅は制御金属ゲート125anの幅より大きくなり得る。この場合に、一対の第1酸化防止スペーサ135aは第1マスクゲートパターン130の両縁及び第1下部バリアーパターン170aの両縁の間に配置され得る。第1下部バリアーパターン170aの両側壁は第1ゲートマスクパターン130の両側壁に実質的に自己整合する。第1実施形態によれば、制御ゲート電極137aは制御金属ゲート125anと第1ゲートマスクパターン130との間に介在された第1上部バリアーパターン175aをさらに含む。第1上部バリアーパターン175aは制御金属ゲート125an内の金属原子が第1ゲートマスクパターン130へ拡散されることを最小化できる導電材料で形成され得る。例えば、第1上部バリアーパターン175aは導電性金属窒化物例えば、窒化チタン、窒化タンタル又は窒化タングステン等を含む。これに加えて、第1上部バリアーパターン175aは導電性金属窒化物と制御金属ゲート125anとの間に介在された遷移金属例えば、チタン又はタンタル等をさらに含むこともあり得る。第1上部バリアーパターン175aの幅は制御金属ゲート125anの幅より大きくなり得る。この時、一対の第1酸化防止スペーサ135aは第1上部バリアーパターン175aの両縁及び第1下部バリアーパターン170aの両縁の間に介在する。第1上部バリアーパターン175aの両側壁は第1ゲートマスクパターン130の両側壁に実質的に自己整合する。第1実施形態によれば、第1下部バリアーパターン170a及び第1上部バリアーパターン175aの中でいずれか1つは省略できる。セルゲートパターンと同様に、周辺領域60内の周辺ゲート電極138aは周辺サブ-ゲート120b及び周辺金属パターン125bnの間に介在する第2下部バリアーパターン170bをさらに含む。第2下部バリアーパターン170bの幅は周辺金属パターン125bnの幅より大きくなり得る。この場合に、一対の第2酸化防止スペーサ135bは第2下部バリアーパターン170bの両縁及び第2ゲートマスクパターン131の両縁の間に介在する。第2下部バリアーパターン170bの両側壁は第2ゲートマスクパターン131の両側壁に実質的に自己整合する。周辺ゲート電極138aは周辺金属パターン125bn及び第2ゲートマスクパターン131の間に介在する第2上部バリアーパターン175bをさらに含む。第2上部バリアーパターン175bの幅は周辺金属パターン125bnの幅より大きくなり得る。この場合に、一対の第2酸化防止スペーサ135bは第2上部バリアーパターン175bの両縁及び第2下部バリアーパターン170bの両縁の間に配置され得る。第2下部バリアーパターン170bは第1下部バリアーパターン170aと同一の導電材料で形成でき、第2上部バリアーパターン175bは第1上部バリアーパターン175aと同一の導電材料で形成され得る。第1実施形態によれば、第2下部バリアーパターン170b及び第2上部バリアーパターン175bの中でいずれか1つは省略され得る。第1及び第2下部バリアーパターン170a、170b及び/又は第1及び第2上部バリアーパターン175a、175bは上述された図2乃至図4の不揮発性記憶素子の中でいずれか1つに適用され得る。第1実施形態によれば、下部バリアーパターン170aの厚さは制御金属ゲート125anの厚さの1/2より小さいことがあり得る。これと同様に、上部バリアーパターン175aの厚さは制御金属ゲート125anの厚さの1/2より小さいことがあり得る。第1実施形態によれば、隣接するセルゲートパターンCGの間の空間内に空隙157が配置され得る。隣接するセルゲートパターンCG間の間隔が狭小されることにしたがって、空隙157が形成され得る。空隙157は第1ゲートスペーサ150aによって覆うことができる。空隙157は酸化物より低い誘電率を有する。これにしたがって、隣接するセルゲートパターンCGの間の寄生靜電容量が最小化されて優れた信頼性を有する不揮発性記憶素子が具現され得る。第1実施形態によれば、図1乃至図4の不揮発性記憶素子に含まれた隣接するセルゲートパターンCGの間にも空隙157が形成できる。次に、本発明の第1実施形態による不揮発性記憶素子の製造方法を図面に基づいて説明する。図6A乃至図6Gは本発明の第1実施形態による不揮発性記憶素子の製造方法を説明するための断面図であり、図7は本発明の第1実施形態による不揮発性記憶素子の酸化防止スペーサ及びゲートパターンを形成する方法を説明するためのフローチャートである。図6Aを参照すれば、セル領域50及び周辺領域60を含む基板100を準備する。セル領域50内の第1活性部ACT1及び周辺領域60内の第2活性部ACT2を定義する。第1活性部ACT1の上にトンネル誘電膜105及び第1半導体パターン110を順に形成する。第2活性部ACT2の上に周辺ゲート誘電膜106及び第2半導体パターン111を順に形成する。第1及び第2活性部ACT1、ACT2は基板100に形成された図示しない素子分離パターンによって定義され得る。第1半導体パターン110は第1活性部ACT1に自己整合的に形成され、第2半導体パターン111は第2活性部ACT2に自己整合的に形成され得る。例えば、セル領域50の基板100の上にトンネル誘電膜105を形成する。周辺領域60の基板100の上に周辺ゲート誘電膜106を形成する。トンネル誘電膜105及び周辺ゲート誘電膜106は同時に形成され得る。これとは異なりに、トンネル誘電膜105及び周辺ゲート誘電膜106は順序に関わらず順次的に形成され得る。誘電膜105、106を有する基板100の全面上に半導体膜及びハードマスク膜を順に形成する。ハードマスク膜、半導体膜、誘電膜105、106及び基板100を連続的にパターニングして、第1及び第2活性部ACT1、ACT2を定義する図示しないトレンチを形成する。この時、第1活性部ACT1の上のトンネル誘電膜105の上に第1半導体パターン110及び図示しない第1ハードマスクパターンが順に形成され、第2活性部ACT2の周辺ゲート誘電膜106の上に第2半導体パターン111及び図示しない第2ハードマスクパターンが形成される。したがって、第1及び第2半導体パターン110、111は第1及び第2活性部ACT1、ACT2に各々自己整合的に形成され得る。続いて、トレンチを満たす図示しない素子分離パターンを形成する。続いて、第1及び第2ハードマスクパターンを除去する。第2半導体パターン111はドーパントでドーピングされ、電気的伝導性を有する。第1半導体パターン110はアンドープされた状態又はドーパントでドーピングされた状態である。第1及び第2半導体パターン110、111が互に同一なタイプのドーパントでドーピングされる場合に、半導体膜をインシツin-situ方式にドーピングできる。これと異なりに、第1半導体パターン110がアンドープされた状態又は第2半導体パターン111と異なるタイプのドーパントでドーピングされる場合に、半導体膜に選択的ドーピング方法を遂行できる。しかし、本発明はこれに限定されない。第1及び第2半導体パターン110、111は他の方法によって形成され得る。図6Bを参照すれば、第1及び第2半導体パターン110、111を有する基板100の上にブロッキング誘電膜115を形成する。周辺領域60内のブロッキング誘電膜115をパターニングして、第2半導体パターン111を露出させる開口部117を形成する。続いて、基板100の全面上にベース導電膜120及び金属膜125を順に形成する。周辺領域60内のベース導電膜120は開口部117を満たして第2半導体パターン111と接触される。金属膜125の上にゲートマスク膜を形成し、ゲートマスク膜をパターニングして、セル領域50内の第1ゲートマスクパターン130及び周辺領域60内の第2ゲートマスクパターン131を形成する。ゲートマスク膜は金属膜125、ベース導電膜120及び半導体パターン110、111に対してエッチング選択比を有する誘電材料を含む。例えば、ゲートマスク膜は酸化膜で形成され得る。図6Cを参照すれば、第1及び第2ゲートマスクパターン130、131をエッチングマスクとして使用して金属膜125をエッチングして、セル領域50内の制御金属パターン125a及び周辺領域60内に周辺金属パターン125bを形成する。金属膜125は、異方性が強い第1乾式エッチング工程でエッチングできる。制御金属パターン125a及び周辺金属パターン125bの両側のベース導電膜120が露出される。第1実施形態によれば、セル領域50及び周辺領域60の間のパターン稠密度の差異等によって、制御金属パターン125a及び第1ゲートマスクパターン130の側壁の傾斜度は周辺金属パターン125b及び第2ゲートマスクパターン131の側壁の傾斜度と異なることがあり得る。例えば、周辺領域60内の積層されたパターン125b、131の側壁がセル領域50内の積層された制御金属パターン125a、及び第1ゲートマスクパターン130の側壁に比べて緩く傾く。即ち、周辺領域60内に積層された周辺金属パターン125b、第2ゲートマスクパターン131の側壁と基板100の上部面との間の傾斜角がセル領域50内の積層された制御金属パターン125a、及び第1ゲートマスクパターン130の側壁と基板100の上部面との間の傾斜角より小さい。図6Dを参照すれば、制御金属パターン125aの両側壁及び周辺金属パターン125bの両側壁を横にエッチングする。これにしたがって、一対の第1アンダーカット領域UC1が横にエッチングされた制御金属ゲート125anの両側に各々形成される。また、一対の第2アンダーカット領域UC2が横にエッチングされた周辺金属パターン125bnの両側に形成される。一対の第1アンダーカット領域UC1は第1ゲートマスクパターン130の両縁の下に各々形成され、一対の第2アンダーカット領域UC2は第2ゲートマスクパターン131の両縁の下に各々形成される。この方法で、アンダーカット領域UC1、UC2はそれらの上に配置された第1ゲートマスクパターン130、第2ゲートマスクパターン131の外縁に比べて横方向にリセスされる。第1実施形態によれば、制御金属パターン125a及び周辺金属パターン125bの両側壁は反応性乾式エッチング工程によって横にエッチングされる。反応性乾式エッチング工程は強い等方性を有する。これにしたがって、制御金属パターン125a及び周辺金属パターン125bの両側壁が横にエッチングされる。例えば、反応性乾式エッチング工程のバックバイアスを減少させるか、或いは反応性乾式エッチング工程のエッチングガス内のラジカル成分を増加させ得る。これとは異なりに、制御金属パターン125a及び周辺金属パターン125bの両側壁は湿式エッチング工程でもエッチングされ得る。図6Eを参照すれば、アンダーカット領域UC1、UC2を有する基板100の上に酸化防止膜135を蒸着する。酸化防止膜135は化学気相蒸着工程又は原子層蒸着工程等に蒸着され得る。酸化防止膜135はアンダーカット領域UC1、UC2を部分的又は完全に満たすことができる。第1実施形態によれば、上述したように、側壁の傾斜度差異によって、セル領域50内の積層された制御金属ゲート125an、130の側壁の上の酸化防止膜135の蒸着厚さは周辺領域60内の積層されたパターン125bn、131の側壁の上の酸化防止膜135の蒸着厚さは異なる。例えば、周辺領域60内の積層されたパターン125bn、131の側壁がセル領域50内の積層された制御金属ゲート125an、130の側壁より緩く傾く場合に、周辺領域60内の積層されたパターン125bn、131の側壁の上の酸化防止膜135の蒸着厚さがセル領域50内の積層された制御金属ゲート125an、130の側壁の上の酸化防止膜135の蒸着厚さより大きくなる。ゲートマスクパターン130、131及びベース導電膜120の上部面の上の酸化防止膜135は制御金属ゲート125an、130、125bn、131の側壁の上の酸化防止膜135より厚くなる。次に、酸化防止スペーサ及びゲートパターンの形成方法を図7のフローチャートを参照して具体的に説明する。図6E、図6F及び図7を参照すれば、酸化防止膜135をエッチングしてゲートマスクパターン130、131の両側のベース導電膜120を露出させるS300。この時、第1アンダーカット領域UC1内に第1酸化防止スペーサ135aが形成され、第2アンダーカット領域UC2内に第2酸化防止スペーサ135bが形成される。酸化防止膜135は、異方性が強い第2乾式エッチング工程でエッチングできる。第2乾式エッチング工程は強い異方性エッチング成分、及び、弱い等方性エッチング成分を含む。第2乾式エッチング工程の強い異方性エッチング成分によってゲートマスクパターン130、131及びベース導電膜120上の酸化防止膜135がエッチングされてゲートマスクパターン130、131及びベース導電膜120の上部面が露出される。第2乾式エッチング工程の弱い等方性エッチング成分によって、ゲートマスクパターン130、131の側壁の上の酸化防止膜135がエッチングされる。第1実施形態によれば、第2乾式エッチング工程を遂行した直後に、第1及び第2酸化防止スペーサ135a、135bの一部分がアンダーカット領域UC1、UC2の外部に配置され得る。例えば、ゲートマスクパターン130、131の側壁の少なくとも一部の上に第1及び第2酸化防止スペーサ135a、135bの一部分が配置される。他の変形例によれば、第2乾式エッチング工程を遂行した直後に、第1及び第2酸化防止スペーサ135a、135bの中で少なくとも1つはアンダーカット領域UC1及び/又はUC2内に限定的に形成され得る。例えば、周辺領域60内の積層されたパターン125bn、131の側壁の上の酸化防止膜135がセル領域50内の積層された制御金属ゲート125an、130の側壁の上の酸化防止膜135より厚い場合に、第1酸化防止スペーサ135aは第1アンダーカット領域UC1内に限定的に形成され、第2酸化防止スペーサ135bの一部は第2アンダーカット領域UC2外部に配置される。これとは異なりに、第2乾式エッチング工程を遂行した直後に、第1及び第2酸化防止スペーサ135a、135bの全てが第1及び第2アンダーカット領域UC1、UC2内に限定的に形成されることもあり得る。ゲートマスクパターン130、131をエッチングマスクとして使用して、露出されたベース導電膜120、ブロッキング誘電膜115及び半導体パターン110、111を連続的にエッチングするS302。これにしたがって、第1活性部ACT1の上に順に積層された電荷格納層110a、パターニングされたブロッキング誘電膜115a及び制御ベースゲート120aが形成される。また、第2活性部ACT2の上に順に積層された周辺底ゲート111a、層間誘電パターン115b及び周辺サブ-ゲート120bが形成される。層間誘電パターン115bは開口部117を含む。これにしたがって、周辺サブ-ゲート120bは周辺底ゲート111aと電気的に接続される。ベース導電膜120、ブロッキング誘電膜115及び半導体パターン110、111は第3乾式エッチング工程でエッチングされ得る。第1実施形態によれば、第3乾式エッチング工程は第1サブ-エッチング工程、第2サブ-エッチング工程及び第3サブ-エッチング工程を含む。第1サブ-エッチング工程によってベース導電膜120がエッチングされ、第2サブ-エッチング工程によってブロッキング誘電膜115がエッチングされる。第3サブ-エッチング工程によって半導体パターン110、111がエッチングされる。第1実施形態によれば、第1、第2及び第3サブ-エッチング工程のエッチングレシピは互に異なることがあり得る。第3乾式エッチング工程は強い異方性エッチング成分、及び、弱い等方性エッチング成分を有する。言い換えれば、第1、第2及び第3サブ-エッチング工程の各々は強い異方性エッチング成分及び弱い等方性エッチング成分を有する。上述したように、第2乾式エッチング工程の直後に第1及び第2酸化防止スペーサ135a、135bの一部分が第1及び第2アンダーカット領域UC1、UC2外部へ延長される。この場合に、第3乾式エッチング工程を遂行した後に、アンダーカット領域UC1、UC2の外部に位置された第1及び第2酸化防止スペーサ135a、135bの一部分がエッチングされる。これにしたがって、第3乾式エッチング工程の後に第1及び第2酸化防止スペーサ135a、135bは第1及び第2アンダーカット領域UC1、UC2内に限定的に形成される。第2乾式エッチング工程を遂行した直後に第1及び第2酸化防止スペーサ135a、135bの中で少なくとも1つがアンダーカット領域UC1及び/又はUC2内に限定的に形成される場合に、限定された酸化防止スペーサ135a及び/又は135bの外側壁は第3乾式エッチング工程の弱い等方性エッチング成分によってゲートマスクパターン130及び/又は131の側壁より横にリセスされる。第1実施形態によれば、第3乾式エッチング工程を遂行した後に、酸化防止膜135の厚さ差異によって第1酸化防止スペーサ135aの外側壁は第1ゲートマスクパターン130の側壁より横にリセスされ得る。しかし、本発明はこれに限定されない。第1実施形態によれば、第3乾式エッチング工程を遂行した後にも第1及び第2酸化防止スペーサ135a、135bの中で少なくとも1つの一部はアンダーカット領域UC1及び/又はUC2外部に配置でされることもあり得る。S302を遂行した後に、基板100に洗浄工程を遂行するS304。第3乾式エッチング工程を遂行した後に第1及び第2酸化防止スペーサ135a、135bの中で少なくとも1つの一部がアンダーカット領域UC1及び/又はUC2外部に配置される場合に、洗浄工程によって除去される。結果的に、S300、S302、又はS304を遂行した直後に、第1及び第2酸化防止スペーサ135a、135bは第1及び第2アンダーカット領域UC1、UC2内に限定的に形成される。したがって、第1及び第2酸化防止スペーサ135a、135bはアンダーカット領域UC1、UC2内のみに各々配置される。図6G及び図7を参照すれば、洗浄工程S304を遂行した後に、基板100にゲート酸化工程を遂行するS306。これにしたがって、制御ベースゲート120a、電荷格納層110a、周辺サブ-ゲート120b及び周辺底ゲート111aの両側壁の上に酸化膜140が形成される。ゲート酸化工程によってゲート120a、120b、111a及び電荷格納層110aのエッチングされた側壁がキュアリングcuringされる。ゲート酸化工程は酸素ソースガス雰囲気で遂行される。例えば、ゲート酸化工程の酸素ソースガスは酸素O2、酸化窒素NO、水蒸気H2O及び/又は二酸化窒素N2O等を含む。ゲート酸化工程の工程温度は約300°C乃至約900°Cである。上述した方法によれば、ゲート酸化工程を遂行S306する時、制御金属ゲート125an及び周辺金属パターン125bnは第1及び第2酸化防止スペーサ135a、135bによって酸化等から保護される。したがって、制御金属ゲート125an、125bnが酸化される度合いを最少にして優れた信頼性を有する不揮発性記憶素子を具現することができる。仮に、ゲート酸化工程によって制御金属ゲート125an、125bnが酸化される場合に、酸化膜の異常成長等の様々な問題点が発生して不揮発性記憶素子の信頼性が劣化され得る。しかし、第1実施形態によれば、第1及び第2酸化防止スペーサ135a、135bが制御金属ゲート125an、125bnを保護することによって、優れた信頼性を有する不揮発性記憶素子を具現することができる。また、第1及び第2酸化防止スペーサ135a、135bは第1及び第2アンダーカット領域UC1、UC2内に限定的に形成される。したがって、ゲートパターンの線幅が増加されること等の現象を最小化できる。その結果、高集積化に最適化された不揮発性記憶素子を具現することができる。続いて、図6Gを参照すれば、第1ゲートマスクパターン130両側の第1活性部ACT1内にセルソース/ドレーン145を形成する。第2ゲートマスクパターン131両側の第2活性部ACT2内に周辺ソース/ドレーンの低濃度領域146を形成する。セルソース/ドレーン145及び低濃度領域146は同時に形成されるか、或いは順序に関わらず順次的に形成され得る。続いて、ゲートスペーサ膜を形成し、ゲートスペーサ膜をエッチバックして図1の第1及び第2ゲートスペーサ150a、150bを形成する。続いて、周辺ゲートパターンPG及び第2ゲートスペーサ150bをマスクとして使用して第2活性部ACT2内にドーパントを提供して、図1の高濃度領域147を形成する。したがって、図1の周辺ソース/ドレーン148が形成される。続いて、基板100の全面上に層間誘電膜155を形成する。したがって、図1の不揮発性記憶素子を具現することができる。一方、図2乃至図4に開示された不揮発性記憶素子の製造方法は図6A乃至図6G及び図7を参照して説明したことと同様である。図2乃至図4の不揮発性記憶素子は図6Eの酸化防止膜135の厚さを調節することによって具現され得る。例えば、図6Eで、セル領域50内の積層された制御金属ゲート125an、130の側壁の上の酸化防止膜135の厚さが周辺領域60の積層されたパターン125bn、131の側壁の上の酸化防止膜135の厚さと同様な場合に、図に開示された不揮発性記憶素子が具現され得る。図6Eで、セル領域50の内に積層された制御金属ゲート125an、130及び周辺領域60の内に積層されたパターン125bn、131の側壁の上の酸化防止膜135が十分に厚くなり得る。この場合に、図7のS302を遂行する時、アンダーカット領域UC1、UC2外部に配置された第1及び第2酸化防止スペーサ135a、135bの一部分がエッチングマスクとして使用される。したがって、図3に開示されたように、制御ベースゲート120a’及び周辺サブ-ゲート120b’の側壁は階段形態に形成される。この場合にも、アンダーカット領域UC1、UC2外部に位置された酸化防止スペーサ135a、135bの一部分は図7のS302又はS304直後に除去される。したがって、酸化防止スペーサ135a、135bはアンダーカット領域UC1、UC2内に限定的に形成され得る。図6Eで、傾斜度の差異によって第1ゲートマスクパターン130の側壁の上の酸化防止膜135の厚さが第2ゲートマスクパターン131の側壁の上の酸化防止膜135の厚さより薄くなり、また、第2ゲートマスクパターン131の側壁の上の酸化防止膜135の厚さが十分に厚くなる。この場合に、図4に開示されたように、制御ベースゲート120aの側壁は平坦であり、周辺サブ-ゲート120b’の側壁は階段形態に形成される。この場合に、図7のS302又はS304後に第2アンダーカット領域UC2外部に位置された第2酸化防止スペーサ135bの一部分は除去される。したがって、第2酸化防止スペーサ135bは第2アンダーカット領域UC2内に限定的に形成され得る。次に、図5に開示された不揮発性記憶素子の製造方法を図面に基づいて説明する。図8A乃至図8Dは図5に開示された不揮発性記憶素子の製造方法を説明するための断面図である。図8Aを参照すれば、ベース導電膜120を形成した後に、下部バリアー膜170、金属膜125、上部バリアー膜175を順に形成する。セル領域50の上部バリアー膜175の上に第1ゲートマスクパターン130を形成し、周辺領域60の上部バリアー膜175の上に第2ゲートマスクパターン131を形成する。第1実施形態によれば、下部バリアー膜170及び上部バリアー膜175の中でいずれか1つは省略することもできる。以下説明では、説明を簡単にするために下部及び上部バリアー膜170、175が全て形成された場合に対して説明する。図8Bを参照すれば、第1及び第2ゲートマスクパターン130、131をエッチングマスクとして使用して上部バリアー膜175、金属膜125、及び下部バリアー膜170を連続的にエッチングする。これにしたがって、第1ゲートマスクパターン130の下に積層された第1下部バリアーパターン170a、制御金属パターン125a及び第1上部バリアーパターン175aが形成される。また、第2ゲートマスクパターン131の下に積層された第2下部バリアーパターン170b、周辺金属パターン125b及び第2上部バリアーパターン175bが形成される。図8Cを参照すれば、制御金属パターン125a及び周辺金属パターン125bの両側壁を横にエッチングする。これにしたがって、横にエッチングされた制御金属ゲート125an両側に第1アンダーカット領域UC1が形成され、横にエッチングされた周辺金属パターン125bn両側に第2アンダーカット領域UC2が形成される。制御金属パターン125a及び周辺金属パターン125bは図6Dを参照して説明した方法と同様に横にエッチングできる。図5を参照して説明したように、下部及び上部バリアーパターン170a、170b、175a、175bは制御金属パターン125a、125bに対してエッチング選択比を有する。これにしたがって、第1アンダーカット領域UC1は第1下部及び上部バリアーパターン170a、175aの間に形成され、第2アンダーカット領域UC2は第2下部及び上部バリアーパターン170b、175bの間に形成される。続いて、図6E、図6F、図7及び図6Gを参照して説明した酸化防止膜の形成工程と、図7のS300、S302、S304、S306を順次遂行する。これにしたがって、図8Dに開示されたように、第1及び第2アンダーカット領域UC1、UC2内に第1及び第2酸化防止スペーサ135a、135bが形成される。また、第1下部バリアーパターン170aの下に順に積層された電荷格納層110a、パターニングされたブロッキング誘電膜115a、及び制御ベースゲート120aが形成される。第2下部バリアーパターン170bの下に順に積層された周辺底ゲート111a、層間誘電パターン115b及び周辺サブ-ゲート120bが形成される。酸化膜140がゲート120a、120b、111a及び電荷格納層110aの側壁の上に形成される。この後続の工程は図6G及び図1を参照して説明したことと同様に遂行できる。第2実施形態図9は本発明の第2実施形態に不揮発性記憶素子を示す断面図である。図9を参照すれば、セル及び周辺領域50、60を含む基板100に図示しない素子分離パターンが形成されてセル領域50内の第1活性部ACT1及び周辺領域60内の第2活性部ACT2を定義する。第1活性部ACT1の上にセルゲートパターンCGが配置され、第2活性部ACT2の上に周辺ゲートパターンPGが配置される。セルゲートパターンCGは第1活性部ACT1を横切る制御ゲート電極237を含む。また、セルゲートパターンCGは制御ゲート電極237の上に配置された第1ゲートマスクパターン230をさらに含む。これに加えて、セルゲートパターンCGは制御ゲート電極237の下に順に積層されたトンネル誘電膜205、電荷格納層210、及びブロッキング誘電膜215を含む。周辺ゲートパターンPGは第2活性部ACT2を横切る周辺ゲート電極238を含む。また、周辺ゲートパターンPGは周辺ゲート電極238の上に配置された第2ゲートマスクパターン231と、周辺ゲート電極238及び第2活性部ACT2の間に介在された周辺ゲート誘電膜217とをさらに含む。制御ゲート電極237は順に積層された制御ベースゲート220a及び制御金属パターン225anを含む。制御金属パターン225anの幅は第1ゲートマスクパターン230及び制御ベースゲート220aの幅より小さい。したがって、制御金属パターン225anの両側に一対の第1アンダーカット領域UC1が定義される。一対の第1酸化防止スペーサ235aが制御金属パターン225anの両側壁の上に各々配置される。一対の第1酸化防止スペーサ235aは第1ゲートマスクパターン230の両縁及び制御ベースゲート220aの両縁の間に配置されることが望ましい。第1酸化防止スペーサ235aは第1アンダーカット領域UC1内に限定的に配置される。周辺ゲート電極238は順に積層された周辺サブ-ゲート220b及び周辺金属パターン225bnを含む。第2実施形態によれば、周辺サブ-ゲート220bは周辺ゲート誘電膜217の直上に配置される。周辺金属パターン225bnの幅は第2ゲートマスクパターン231及び周辺サブ-ゲート220bの幅より小さい。したがって、周辺金属パターン225bn両側に一対の第2アンダーカット領域UC2が各々定義される。一対の第2酸化防止スペーサ235bが周辺金属パターン225bnの両側壁の上に各々配置される。一対の第2酸化防止スペーサ235bは第2ゲートマスクパターン231の両縁及び周辺サブ-ゲート220bの両縁の間に介在されることが望ましい。第2酸化防止スペーサ235bは第2アンダーカット領域UC2内に限定的に配置される。第1実施形態によれば、制御金属パターン225anの側壁を基準とした第1酸化防止スペーサ235aの厚さは周辺金属パターン225bnの側壁を基準とした第2酸化防止スペーサ235bの厚さと異なることがあり得る。例えば、第2酸化防止スペーサ235bの厚さは第1酸化防止スペーサ235aの厚さより厚くなる。第1酸化防止スペーサ235aの外側壁は第1ゲートマスクパターン230の側壁より横にリセスされる。制御金属パターン225anは小さい比抵抗を有する金属を含む。例えば、制御金属パターン225anはタングステン及び/又は銅等を含む。第1ゲートマスクパターン230は制御金属パターン225an及び制御ベースゲート220aに対してエッチング選択比を有する誘電材料を含む。例えば、第1ゲートマスクパターン230は酸化物を含む。制御ベースゲート220aは制御金属パターン225anに対してエッチング選択比を有する導電材料を含む。また、制御ベースゲート220aは特定仕事関数を有する導電材料を含む。第1実施形態によれば、第2ゲートマスクパターン231、周辺金属パターン225bn及び周辺サブ-ゲート220bは第1ゲートマスクパターン230、制御金属パターン225an及び制御ベースゲート220aと各々同一の材料で形成される。第1及び第2酸化防止スペーサ235a、235bは図1の第1及び第2酸化防止スペーサ135a、135bと同一の材料で形成される。トンネル誘電膜205は酸化物例えば、熱酸化物及び/又は酸化窒化物等を含む。電荷格納層210は電荷を格納するトラップを有する誘電材料を含む。例えば、電荷格納層210はシリコン窒化物、ナノドットを含むシリコン酸化物及び/又は絶縁性金属酸化物例えば、酸化ハフニウム等等を含む。ナノドットは半導体材料及び/又は金属等を含む。ブロッキング誘電膜215はトンネル誘電膜205の誘電常数より高い誘電常数を有する高誘電材料例えば、酸化アルミニウム及び/又は酸化ハフニウム等のような絶縁性金属窒化物等を含む。これに加えて、ブロッキング誘電膜215は高誘電材料より大きいエネルギーバンドギャップを有する障壁誘電材料例えば、酸化物等をさらに含む。電荷格納層210がトラップを有する誘電材料を包含することによって、電荷格納層210は隣接するセルゲートパターン内の電荷格納層と連結される。例えば、図9に示したように、電荷格納層210及びブロッキング誘電膜215は制御ゲート電極237の両側壁を越えて横に延長されて隣接するセルゲートパターンの電荷格納層及びブロッキング誘電膜215と連続的に連結される。第1実施形態の変形例によれば、制御ベースゲート220aの仕事関数を調節して、制御ベースゲート220a及びブロッキング誘電膜215の間のエネルギー障壁を増加させる。例えば、本発明の実施形態による不揮発性記憶セルがNMOS形である場合に、制御ベースゲート220aはn形シリコンの仕事関数より大きい仕事関数を有する導電材料を含む。例えば、制御ベースゲート220aはp形シリコン、p形シリコン-ゲルマニウム、TiN、TaN、TaSiN及び/又はWN等を含む。第1実施形態の変形例によれば、制御ベースゲート220aがシリコン又はシリコン-ゲルマニウムを含む場合に、制御ベースゲート220aは炭素をさらに含む。周辺ゲート誘電膜217は酸化物を含む。周辺ゲート誘電膜217の厚さはトンネル誘電膜205と異なる厚さを有する。酸化膜240が制御ベースゲート220a及び周辺サブ-ゲート220bの両側壁の上に配置される。酸化膜240はゲート220a、220bの両側壁が酸化されて形成された酸化物を含む。第1ゲートスペーサ250aがセルゲートパターンCGの両側壁の上に配置され、第2ゲートスペーサ250bが周辺ゲートパターンPGの両側壁の上に配置される。第1及び第2ゲートスペーサ250a、250bは酸化物を含む。第1実施形態によれば、第1及び第2ゲートスペーサ250a、250bはシリコン窒化物を包含しないこともあり得る。第1ゲートマスクパターン230両側の第1活性部ACT1内にセルソース/ドレーン245が定義される。第1実施形態によれば、セルソース/ドレーン245は第1活性部ACT1のドーピングドーパントと異なるタイプのドーパントでドーピングされる。これと異なりに、セルソース/ドレーン245は、制御ゲート電極237へ印加された動作電圧に生成される周辺部電界によって生成される反転層として定義され得る。第2ゲートマスクパターン231両側の第2活性部ACT2内に周辺ソース/ドレーン248が配置される。周辺ソース/ドレーン248は第2活性部ACT2のドーパントと異なるタイプのドーパントでドーピングされ得る。周辺ソース/ドレーン248はLDD構造を有することができる。層間誘電膜255が基板100の全面上に配置される。層間誘電膜255は酸化物を含む。上述された不揮発性記憶素子によれば、第1及び第2酸化防止スペーサ235a、235bが制御金属パターン225an及び周辺金属パターン225bnの両側壁の上に配置される。これにしたがって、金属パターン225an、225bnが酸化することを防止して優れた信頼性を有する不揮発性記憶素子を具現することができる。また、第1及び第2酸化防止スペーサ235a、235bがアンダーカット領域UC1、UC2内に限定的に配置されることによって、高集積化に最適化された不揮発性記憶素子を具現することができる。図10は第2実施形態による不揮発性記憶素子の変形例を示す断面図である。図10を参照すれば、制御ゲート電極237’に含まれた制御ベースゲート220a’は、図3で説明したように、階段形態の側壁を有することができる。この場合に、第1酸化防止スペーサ235a’は第1アンダーカット領域UC1を満たす。周辺ゲート電極238’に含まれた周辺サブ-ゲート220b’の側壁も階段形態である。第1実施形態によれば、制御ベースゲートの側壁は平らな形態であり、周辺サブ-ゲート220b’の側壁は階段形態である。図11は第2実施形態による不揮発性記憶素子の他の変形例を示す断面図である。図11を参照すれば、本変形例の隣接するセルゲートパターンCG内の電荷格納層210aは互に分離されて横に離隔される。これと同様に、隣接するセルゲートパターンCG内のブロッキング誘電膜215aも互に分離されて横に離隔される。図12は第2実施形態による不揮発性記憶素子のその他の変形例を示す断面図である。図12を参照すれば、制御ゲート電極237aは制御金属パターン225an及び制御ベースゲート220aの間に介在された第1下部バリアーパターン270aをさらに含む。これに加えて、制御ゲート電極237aは第1ゲートマスクパターン230及び制御金属パターン225anの間に介在された第1上部バリアーパターン275aをさらに含む。第1下部及び上部バリアーパターン270a、275aの幅は制御金属パターン225anの幅より大きい。これにしたがって、一対の第1酸化防止スペーサ235aは第1下部バリアーパターン270aの両縁及び第1上部バリアーパターン275aの両縁の間に配置される。第1下部及び上部バリアーパターン270a、275aは図5の第1下部及び上部バリアーパターン170a、175aと各々同一の材料で形成される。第1実施形態によれば、第1下部バリアーパターン270a及び第1上部バリアーパターン275aの中でいずれか1つは省略され得る。制御ゲート電極237が第1下部バリアーパターン270aを含む場合に、制御ベースゲート220aはドーピングされた半導体例えば、ドーピングされたシリコン、ドーピングされたシリコン-ゲルマニウム等を含む。これと同様に、周辺ゲート電極238aは周辺金属パターン225bn及び周辺サブ-ゲート220bの間に介在する第2下部バリアーパターン270b、及び/又は第2ゲートマスクパターン231及び周辺金属パターン225bnの間に介在する第2上部バリアーパターン275bをさらに含む。第2酸化防止スペーサ235bは第2下部バリアーパターン270bの両縁及び第2上部バリアーパターン275bの両縁の間に介在する。第2下部及び上部バリアーパターン270b、275bは第1下部及び上部バリアーパターン270a、275aと各々同一の材料で形成される。第1実施形態の変形例によれば、隣接するセルゲートパターンCGの間に空隙257が形成される。空隙257は第1ゲートスペーサ250aによって覆われる。図9乃至図11に開示された不揮発性記憶素子の隣接するセルゲートパターンCGの間にも空隙257が生成される。次に、第2実施形態による不揮発性記憶素子の製造方法を図面に基づいて説明する。図13A乃至図13Dは本発明の第2実施形態による不揮発性記憶素子の製造方法を示す断面図であり、図14は本発明の第2実施形態による不揮発性記憶素子の酸化防止スペーサ及びゲートパターンを形成する方法を説明するためのフローチャートである。図13Aを参照すれば、基板100に図示しない素子分離パターンを形成してセル領域50内の第1活性部ACT1及び周辺領域60内の第2活性部ACT2を定義する。第1活性部ACT1の上にトンネル誘電膜205、電荷格納層210及びブロッキング誘電膜215を順に形成する。第2活性部ACT2の上に周辺ゲート誘電膜217を形成する。第1実施形態によれば、第1及び第2活性部ACT1、ACT2を有する基板の全面上にトンネル誘電膜205、電荷格納層210及びブロッキング誘電膜215を順に形成する。周辺領域60内のブロッキング誘電膜215、電荷格納層210及びトンネル誘電膜205を除去して第2活性部ACT2を露出させる。この時、セル領域50内のトンネル誘電膜205、電荷格納層210及びブロッキング誘電膜215は残存される。露出された第2活性部ACT2の上に周辺ゲート誘電膜217を形成する。しかし、本発明はこれに限定されない。順に積層されたトンネル誘電膜205、電荷格納層210及びブロッキング誘電膜215と、周辺ゲート誘電膜217は他の方法でも形成され得る。続いて、基板100の全面上にベース導電膜220及び金属膜225を形成する。ベース導電膜220はブロッキング誘電膜215及び周辺ゲート誘電膜217の直上に形成される。続いて、セル領域50内の金属膜225の上の第1ゲートマスクパターン230及び周辺領域60内の金属膜225の上に第2ゲートマスクパターン231を形成する。図13Bを参照すれば、ゲートマスクパターン230、231をエッチングマスクとして使用して、金属膜225をエッチングして制御金属パターン225a及び周辺金属パターン225bを形成する。金属膜225は強い異方性を有する第1乾式エッチング工程でエッチングできる。図13Cを参照すれば、制御金属パターン225a及び周辺金属パターン225bの両側壁を横にエッチングする。これにしたがって、横にエッチングされた制御金属パターン225anの両側に第1アンダーカット領域UC1が形成され、横にエッチングされた周辺金属パターン225bnの両側に第2アンダーカット領域UC2が形成される。制御金属パターン225a及び周辺金属パターン225bの両側壁は反応性乾式エッチング工程によって横にエッチングされる。反応性乾式エッチング工程は図6Dを参照して説明した反応性エッチング工程と同一であり得る。次に、酸化防止スペーサ及びゲートパターンを形成する方法を図14のフローチャートを参照して具体的に説明する。図13C、図13D及び図14を参照すれば、アンダーカット領域UC1、UC2を有する基板100上に酸化防止膜を蒸着するS310。酸化防止膜は化学気相蒸着工程及び/又は原子層蒸着工程等で蒸着され得る。酸化防止膜はアンダーカット領域UC1、UC2内にも形成される。酸化防止膜をエッチングしてゲートマスクパターン230、231両側のベース導電膜220を露出させるS312。この時、第1及び第2アンダーカット領域UC1、UC2内に第1及び第2酸化防止スペーサ235a、235bが形成される。ゲートマスクパターン230、231の上部面上の酸化防止膜も除去されてゲートマスクパターン30、231も露出される。ゲートマスクパターン230、231をエッチングマスクとして使用して露出されたベース導電膜220をエッチングするS314。これにしたがって、制御金属パターン225anの下に制御ベースゲート220aが形成され、周辺金属パターン225bnの下に周辺サブ-ゲート220bが形成される。続いて、基板100に洗浄工程を遂行するS316。第1及び第2酸化防止スペーサ235a、235bはS312、S314又はS316の後に第1及び第2アンダーカット領域UC1、UC2内に限定的に形成される。続いて、基板100にゲート酸化工程S318を遂行する。これにしたがって、制御ベースゲート220a及び周辺サブ-ゲート220bの両側壁の上に酸化膜240が形成される。以後に、図9の周辺ソース/ドレーン248、ゲートスペーサ250a、250b及び層間誘電膜255を形成する。セルソース/ドレーン245がドーパントでドーピングされる場合に、セルソース/ドレーン245も形成され得る。第1実施形態によれば、ゲートスペーサ250a、250bを形成した後に、隣接するセルゲートパターンCGの間にも図12の空隙257が形成されることがあり得る。第1実施形態で上述したように、セル領域50内の積層されたパターン225an、230の側壁の傾斜度が周辺領域60内の積層されたパターン225bn、231の側壁の傾斜度と異なる。これにしたがって、セル領域50内の積層されたパターン225an、230の側壁の上の酸化防止膜の厚さが周辺領域60内の積層されたパターン225bn、231の側壁の上の酸化防止膜の厚さが異なる。これにしたがって、第1酸化防止スペーサ235aの厚さは第2酸化防止スペーサ235bの厚さと異なる。例えば、第2酸化防止スペーサ235bの厚さは第1酸化防止スペーサ235aの厚さより厚い。第1実施形態によれば、積層されたパターン225an、230、225bn、231の側壁の上の酸化防止膜の厚さを調節して、図10に開示された階段形態の側壁を有する制御ベースゲート220a’及び周辺サブ-ゲート220b’を具現することができる。第1実施形態によれば、制御ベースゲート220a及び周辺サブ-ゲート220bを形成した後に、ゲートマスクパターン230、231をエッチングマスクとして使用してブロッキング誘電膜215及び電荷格納層210をエッチングする。これにしたがって、図11に図示された不揮発性記憶素子を具現することができる。次に、図12に開示された不揮発性記憶素子の製造方法を特徴的な部分を主に説明する。図15A乃至図15Cは図12に開示された不揮発性記憶素子の製造方法を説明するための断面図である。図13A及び図15Aを参照すれば、金属膜225を形成する前にベース導電膜220の上に下部バリアー膜を形成する。金属膜225はベース導電膜220の上に形成される。ゲートマスクパターン230、231を形成する前に、金属膜225の上に上部バリアー膜を形成する。ゲートマスクパターン230、231は上部バリアー膜の上に形成される。ゲートマスクパターン230、231をエッチングマスクとして、使用して上部バリアー膜、金属膜225及び下部バリアー膜を連続的にエッチングする。これにしたがって、第1ゲートマスクパターン230の下に順に積層された第1下部バリアーパターン270a、制御金属パターン225a及び第1上部バリアーパターン275aが形成される。また、第2ゲートマスクパターン231の下に順に積層された第2下部バリアーパターン270b、周辺金属パターン225b及び第2上部バリアーパターン275bが形成される。図15Bを参照すれば、制御金属パターン225a及び周辺金属パターン225bの両側壁を横にエッチングして第1及び第2アンダーカット領域UC1、UC2を形成する。この時、バリアーパターン270a、270b、275a、275bは金属パターン225a、225bに対してエッチング選択比を有する。これにしたがって、第1アンダーカット領域UC1は第1下部及び上部バリアーパターン270a、275aの間に形成され、第2アンダーカット領域UC2は第2下部及び上部バリアーパターン270b、275bの間に形成される。図15Cを参照すれば、続いて、図14のフローチャートに開示された段階を遂行する。これにしたがって、アンダーカット領域内に酸化防止スペーサ235a、235bが形成され、制御ベースゲート220a及び周辺サブ-ゲート220bが形成される。また、制御ベースゲート220a及び周辺サブ-ゲート220bの両側壁の上に酸化膜240が形成される。以後に図12のセルソース/ドレーン245、周辺ソース/ドレーン248、ゲートスペーサ250a、250b及び層間誘電膜255を形成する。上述された第1実施形態に開示された不揮発性記憶素子及び第2実施形態に開示された不揮発性記憶素子はNOR形NORtype不揮発性記憶素子又はNAND形NANDtyep不揮発性記憶素子に具現され得る。第3実施形態第3実施形態では、上述された実施形態と同一な構成は同一な参照符号を使用する。図16Aは本発明の第3実施形態による不揮発性記憶素子を示す断面図であり、図16Bは図16AのA部分を拡大した図面である。図16A及び図16Bを参照すれば、セル領域50内で、第1ゲートマスクパターン130の第1幅W1は制御ゲート電極137内の制御金属ゲート125anの第2幅W2より大きい。したがって、第1ゲートマスクパターン130の両縁領域の下及び制御金属ゲート125anの両横に第1アンダーカット領域UCaが各々定義され得る。制御金属ゲート125anの下の制御ベースゲート120aはブロッキング誘電膜115aの上に順に積層された第1部分及び第2部分を含む。即ち、制御ベースゲート120aの第1部分はブロッキング誘電膜115a及び制御ベースゲート120aの第2部分の間に配置される。制御ベースゲート120aの第1部分は制御ベースゲート120aの第2部分より広い。制御ベースゲート120aの第1部分の第3幅W3は第1ゲートマスクパターン130の第1幅W1と実質的に同一である。制御ベースゲート120aの第2部分の第4幅W4は第1ゲートマスクパターン130の第1幅W1より小さい。制御ベースゲート120aの第2部分の第4幅W4は制御金属ゲート125anの第2幅W2より大きい。したがって、第1アンダーカット領域UCaは下へ延長されて第1アンダーカット領域UCaの下端は制御金属ゲート125anの下部面より低いレベルに位置する。より具体的には、第4幅W4を有する第2部分によって、制御ベースゲート120aは第1上部面122及び第1上部面122より低いレベルに位置された第2上部面123を含む。第1上部面122は制御ベースゲート120aの第2部分の上部面に該当する。第2上部面123は第2部分両側に位置された第1部分の上部面に各々該当する。第1アンダーカット領域UCaの内面は第1ゲートマスクパターン130の一縁領域の下部面、制御金属ゲート125anの一側壁、制御ベースゲート120aの第2部分の上部面の一部分、制御ベースゲート120aの第2部分の一側壁、及び制御ベースゲート120aの第2上部面123を含む。制御ベースゲート120aの第2部分の第4幅W4は制御金属ゲート125anの第2幅W2より大きい。したがって、第1アンダーカット領域UCaの内面は制御金属ゲート125an横に位置された第1上部面122の一縁領域をさらに含む。図16A及び図16Bでは、第1上部面122が平らな状態に図示されている。しかし、本発明はこれに限定されない。第1実施形態によれば、第1アンダーカット領域UCaの内面に含まれた第1上部面122の一縁領域は、制御金属ゲート125anの下に位置する第1上部面122の中央領域より低いレベルにも位置することもあり得る。一対の第1酸化防止スペーサ335aがセルゲートパターンCGに定義された一対の第1アンダーカット領域UCa内に各々配置される。第1酸化防止スペーサ335aは上述された第1実施形態の第1酸化防止スペーサ135aと同一の材料で形成される。一対の第1酸化防止スペーサ335aは制御金属ゲート125anの両側壁を覆う。また、一対の第1酸化防止スペーサ335aは制御金属ゲート125an及び制御ベースゲート120aの間の界面の両端を覆う。第1酸化防止スペーサ335aは制御金属ゲート125anの両側壁及び界面の両端を覆うことによって、酸素が制御金属ゲート125anに浸透され得る経路が最少化になる。その結果、第1酸化防止スペーサ335aによって、制御金属ゲート125anが酸化工程及び/又は酸化物等によって酸化されることが防止されて優れた信頼性を有する不揮発性記憶素子が具現され得る。これと同様に、図16Aに開示されたように、周辺領域60内の周辺ゲート電極138に含まれた周辺金属パターン125bnはその上の第2ゲートマスクパターン131の幅より小さい幅を有する。したがって、第2ゲートマスクパターン131の両縁領域の下に一対の第2アンダーカット領域UCbが定義される。周辺ゲート電極138に含まれた周辺サブ-ゲート120bも順に積層された第1部分及び第2部分を含む。周辺サブ-ゲート120bの第1部分の幅は第2ゲートマスクパターン131の幅と実質的に同一であるか、或いは大きいし、周辺サブ-ゲート120bの第2部分の幅は第2ゲートマスクパターン131の幅より小さい。これにしたがって、一対の第2アンダーカット領域UCbは下へ延長される。即ち、一対の第2アンダーカット領域UCbの下端は周辺金属パターン125bnの下部面より低いレベルに位置する。一対の第2酸化防止スペーサ335bが周辺金属パターン125bnの両横に定義された一対の第2アンダーカット領域UCb内に各々配置される。これにしたがって、一対の第2酸化防止スペーサ335bは周辺金属パターン125bnの両側壁、及び周辺金属パターン125bnと周辺-サブゲート120bとの間の界面の両端を覆う。したがって、周辺金属パターン125bn二酸化工程及び/又は酸化物等によって酸化されることが防止されて、優れた信頼性を有する不揮発性記憶素子を具現することができる。第2酸化防止スペーサ335bは第1酸化防止スペーサ335aと同一の材料で形成される。第1実施形態によれば、第1酸化防止スペーサ335aは第1アンダーカット領域UCa内に限定的に配置される。第2酸化防止スペーサ335bは第2アンダーカット領域UCb内に限定的に配置される。上述された第1実施形態の様々な変形形態は本実施形態による不揮発性記憶素子に適用され得る。例えば、制御金属ゲート125anの側壁を基準とした第1酸化防止スペーサ335aの厚さは周辺金属パターン125bnの側壁を基準とした第2酸化防止スペーサ335bの厚さと異なる。第1実施形態によれば、第2酸化防止スペーサ335bの厚さは第1酸化防止スペーサ335aの厚さより大きい。第3実施形態によれば、第1アンダーカット領域UCaの下に位置された制御ベースゲート120aの第1部分は、図3の制御ベースゲート120a’の側壁のように、階段形態である。この場合に、制御ベースゲート120aの第1部分の少なくとも下部は第1ゲートマスクパターン130の第1幅W1より大きい幅を有する。これと同様に、第2アンダーカット領域UCbの下に位置された周辺サブ-ゲート120bの第1部分の側壁も階段形態である。第1実施形態によれば、図5に開示されたように、図16AのセルゲートパターンCGの間に空隙が配置できることもあり得る。第3実施形態によるアンダーカット領域UCa、UCb及び酸化防止スペーサ335a、335bは上述された第2実施形態に開示された不揮発性記憶素子にも適用され得る。次に、第3実施形態による不揮発性記憶素子の変形例を図面に基づいて説明する。図17Aは本発明の第3実施形態による不揮発性記憶素子の変形例を示す断面図であり、図17Bは図17AのB部分を拡大した図面である。図17A及び図17Bを参照すれば、セル領域50内の制御ゲート電極137a’は順に積層された制御ベースゲート120a、第1下部バリアーパターン170a’、制御金属ゲート125an、第1上部バリアーパターン175a’を含む。第1下部バリアーパターン170a’及び第1上部バリアーパターン175a’は各々図5に開示された第1下部バリアーパターン170a及び第1上部バリアーパターン175aと同一の材料で形成される。制御ゲート電極137a’が第1下部バリアーパターン170a’を含む場合に、制御ベースゲート120aはドーパントでドーピングされた半導体例えば、ドーパントでドーピングされたシリコン等、又はドーパント及び炭素にドーピングされた半導体例えば、ドーパント及び炭素にドーピングされたシリコン等等に形成される。第1下部バリアーパターン170a’の幅Waは第1ゲートマスクパターン130の第1幅W1より小さい。これと同様に、第1上部バリアーパターン175a’の幅Wbも第1ゲートマスクパターン130の第1幅W1より小さい。したがって、図17Bに開示されたように、制御金属ゲート125an両側に定義された一対の第1アンダーカット領域UCa’は下及び上へ延長される。第1アンダーカット領域UCa’は第1ゲートマスクパターン130の両縁領域の下に各々定義される。第1下部及び第1上部バリアーパターン170a’、175a’の幅Wa、Wbは制御金属ゲート125anの第2幅W2より大きい。一対の第1酸化防止スペーサ335aが一対の第1アンダーカット領域UCa’内に各々配置される。第1一対の第1酸化防止スペーサ335aは制御金属ゲート125anの両側壁、制御金属ゲート125anと第1下部バリアーパターン170a’との間の界面の両端、及び制御金属ゲート125anと第1上部バリアーパターン175a’との間の界面の両端を覆う。これに加えて、一対の第1酸化防止スペーサ335aは第1下部バリアーパターン170a’の両側壁及び第1上部バリアーパターン175a’の両側壁も覆う。したがって、制御金属ゲート125anが酸化されることが防止され得る。これと同様に、周辺領域60内の周辺ゲート電極138a’は順に積層された周辺底ゲート111a、周辺サブ-ゲート120b、第2下部バリアーパターン170b’、周辺金属パターン125bn及び第2上部バリアーパターン175b’を含む。この時、第2下部バリアーパターン170b’の幅は第2ゲートマスクパターン131の幅より小さい。第2上部バリアーパターン175b’の幅も第2ゲートマスクパターン131の幅より小さい。したがって、周辺金属パターン125bnの両横に定義された第2アンダーカット領域UCb’は垂直になる方向に下及び上へ延長される。第2アンダーカット領域UCb’は第2ゲートマスクパターン131の両縁領域下に各々定義される。第2下部及び第2上部バリアーパターン170b’、175b’の幅は周辺金属パターン125bnの幅より大きい。第2下部バリアーパターン170b’及び第2上部バリアーパターン175b’は各々第1下部バリアーパターン170a’及び第2上部バリアーパターン175a’と同一の材料で形成される。一対の第2酸化防止スペーサ335bが第2アンダーカット領域UCb’内に各々配置される。一対の第2酸化防止スペーサ335bは周辺金属パターン125bnの両側壁、周辺金属パターン125bnと第2下部バリアーパターン170b’との間の界面の両端、及び周辺金属パターン125bnと第2上部バリアーパターン175b’との間の界面の両端を覆う。また、一対の第2酸化防止スペーサ335bは第2下部バリアーパターン170b’の両側壁及び第2上部バリアーパターン175b’の両側壁を覆う。したがって、一対の第2酸化防止スペーサ335bによって周辺金属パターン125bnが酸化されることが防止され得る。上述された第1実施形態の変形例は図17A及び図17Bに開示された不揮発性記憶素子にも適用され得る。図17A及び図17Bに開示されたアンダーカット領域UCa’、UCb’及び酸化防止スペーサ335a、335bは上述された第2実施形態に開示された不揮発性記憶素子にも適用され得る。次に、第3実施形態による不揮発性記憶素子の製造方法を説明する。この方法は図6A乃至図6Bと図7を参照して説明した方法と同様であり得る。例えば、第3実施形態による製造方法は図6A乃至図6Cを参照して説明した方法を含む。図18Aは本発明の第3実施形態による不揮発性記憶素子の製造方法を説明するための断面図であり、図18Bは図18AのC部分を拡大した図面である。図6C、図18A及び図18Bを参照すれば、第1及び第2ゲートマスクパターン130、131をエッチングマスクとして使用して図6Bの金属膜125をエッチングしてセル領域50内の制御金属パターン125a図6C参照及び周辺領域60内の周辺金属パターン125b図6C参照を形成する。この時、制御金属パターン125a及び周辺金属パターン125b両横のベース導電膜120の上部がエッチングされる。したがって、制御金属パターン125aの下に第1突出部が定義され、周辺金属パターン125bの下に第2突出部が定義される。第1突出部は、制御金属パターン125aの下のベース導電膜120の一部分に該当し、第2突出部は周辺金属パターン125bの下のベース導電膜120の一部分に該当する。制御金属パターン125a及び周辺金属パターン125bの両側壁を横にエッチングする。この時、第1突出部の両側壁及び第2突出部の両側壁も横にエッチングできる。したがって、図18Aの第1アンダーカット領域UCa及び第2アンダーカット領域UCbが形成される。図18Bに開示されたように、横にエッチングされた第1突出部121の幅は第1ゲートマスクパターン130の幅より小さい。したがって、図18Bに開示された第1アンダーカット領域UCaが形成される。これと同様に、横にエッチングされた第2突出部≡第2ゲートマスクパターン131の幅より小さい幅を有する。したがって、図18Aに開示され図16Aを参照して説明した第2アンダーカット領域UCbが形成される。一対の第1アンダーカット領域UCaが横にエッチングされた制御金属ゲート125an両横に各々形成され、一対の第2アンダーカット領域UCbが横にエッチングされた周辺金属パターン125bn両横に各々形成される。アンダーカット領域UCa、UCbの形成のためのエッチング工程の時に、第1及び第2突出部のエッチング率は制御金属パターン125a及び周辺金属パターン125bのエッチング率より小さい。したがって、図18Bに開示されたように、横にエッチングされた第1突出部121の幅は横にエッチングされた制御金属ゲート125anの幅より大きい。また、横にエッチングされた第2突出部の幅は横にエッチングされた周辺金属パターン125bnの幅より大きい。ベース導電膜120の第1及び第2突出部の両側壁、及び制御金属パターン125a及び周辺金属パターン125bの両側壁は反応性乾式エッチング工程又は湿式エッチング工程によって横にエッチングされる。反応性乾式エッチング工程は強い等方性を有する。以後の工程は図6D乃至図6G及び図7を参照して説明したことと同様に遂行できる。図19Aは本発明の第3実施形態による不揮発性記憶素子の製造方法の変形例を説明するための断面図であり、図19Bは図19AのD部分を拡大した図面である。本変形例による不揮発性記憶素子の製造方法は図8A及び図8Bを参照して説明した方法を含む。図8B、図19A及び図19Bを参照すれば、図8Bの第1及び第2下部バリアーパターン170a、170b、制御金属パターン125a及び周辺金属パターン125b、及び第1及び第2上部バリアーパターン175a、175bを形成した後に、制御金属パターン125a及び周辺金属パターン125bの両側壁を横にエッチングする。この時、第1及び第2下部バリアーパターン170a、170bと第1及び第2上部バリアーパターン175a、175bも横にエッチングされる。したがって、横にエッチングされた第1下部及び上部バリアーパターン170a’、175a’の幅は第1ゲートマスクパターン130の幅より小さいし、横にエッチングされた第2下部及び上部バリアーパターン170b’、175b’の幅は第2ゲートマスクパターン131の幅より小さい。その結果、第1ゲートマスクパターン130の両縁領域の下に一対の第1アンダーカット領域UCa’が形成され、第2ゲートマスクパターン130の両縁領域の下に一対の第2アンダーカット領域UCb’が形成される。アンダーカット領域UCa’、UCb’の形成のためのエッチング工程の時に、バリアーパターン170a、170b、175a、175bのエッチング率は制御金属パターン125a及び周辺金属パターン125bのエッチング率より小さい。以後の工程は図8Dを参照して説明したことと同様に遂行できる。第4実施形態第4実施形態では、上述された実施形態と同一な構成要素は同一な参照符号を使用する。図20は本発明の第4実施形態による不揮発性記憶素子を示す断面図である。図20を参照すれば、周辺領域60の内に周辺ゲート電極138kは順に積層された周辺底ゲート111a、周辺サブ-ゲート120k及び周辺金属パターン125bkを含む。層間誘電パターン115bが周辺底ゲート111a及び周辺サブ-ゲート120kの間に配置される。この時、周辺金属パターン125bkは、周辺サブ-ゲート120k及び層間誘電パターン115bを連続的に貫通する開口部117aを満たす。したがって、周辺金属パターン125bkは周辺サブ-ゲート120k及び周辺底ゲート111aと直接接触される。周辺サブ-ゲート120k及び周辺金属パターン125bkはセル領域50内の制御ゲート電極137の制御ベースゲート120a及び制御金属ゲート125anと各々同一の材料で形成される。一対の第2酸化防止スペーサ135bが周辺金属パターン125bk両横に定義された第2アンダーカット領域UC2内に各々配置される。第4実施形態による不揮発性記憶素子の周辺ゲート電極138kは上述された第1実施形態の変形例又は上述された第3実施形態の不揮発性記憶素子にも適用され得る。図21A及び図21Bは本発明の第4実施形態による不揮発性記憶素子の製造方法を説明するための断面図である。第4実施形態による製造方法は図6Aを参照して説明した方法を含む。図6A及び図21Aを参照すれば、図6Aの第1及び第2半導体パターン110、111を有する基板100の上にブロッキング誘電膜115及びベース導電膜120を順に形成する。図21Bを参照すれば、周辺領域60内のベース導電膜120及びブロッキング誘電膜115を連続的にパターニングして第2半導体パターン111を露出させる開口部117aを形成する。続いて、基板100の上に開口部117aを満たす金属膜125を形成する。セル領域50内の金属膜125の上に第1ゲートマスクパターン130を形成でき、周辺領域60内の金属膜125の上に第2ゲートマスクパターン131を形成する。以後の後続工程は図6C乃至図6G及び図7を参照して説明したことと同様に遂行できる。又は、後続工程は上述された第3実施形態で説明したことと同様に遂行できることもあり得る。第5実施形態第5実施形態では、上述された第1乃至第4実施形態の不揮発性記憶素子がNAND形不揮発性記憶素子に具現された例を説明する。図22は本発明の第5実施形態による不揮発性記憶素子を示す断面図である。図22を参照すれば、基板100のセル領域50内に定義された第1活性部ACT1の上に第1選択ゲートパターンGSG及び第2選択ゲートパターンSSGが配置される。複数のセルゲートパターンCGが第1及び第2選択ゲートパターンGSG、SSGの間の第1活性部ACT1の上に配置される。第1選択ゲートパターンGSG一側の第1活性部ACT1内に共通ソースCSRが配置され、第2選択ゲートパターンSSG一側の第1活性部ACT1内に共通ドレーンCDRが配置される。第1選択ゲートパターンGSG、複数のセルゲートパターンCG及び第2選択ゲートパターンSSGは共通ソースCSR及び共通ドレーンCDRの間の第1活性部ACT1の上に配置される。各セルゲートパターンCG両側の第1活性部ACT1内にセルソース/ドレーン145が配置される。第1選択ゲートパターンGSGは第1選択トランジスターに含まれ、セルゲートパターンCGは不揮発性記憶セルに各々含まれ、第2選択ゲートパターンSSGは第2選択トランジスターに含まれる。第1選択トランジスター、不揮発性記憶セル及び第2選択トランジスターは1つのセルストリングを構成することができる。第1選択ゲートパターンGSGは順に積層された第1選択ゲート誘電膜及び第1選択ゲート電極137gを含む。第1選択ゲート電極137gは順に積層された第1サブ-ゲート110g、第2サブ-ゲート120g及び第3サブ-ゲート125gを含む。また、第1選択ゲートパターンGSGは第3サブ-ゲート125gの上に配置された第1選択マスクパターンをさらに含む。第3サブ-ゲート125gはセルゲートパターンCGの制御金属パターンと同一な金属を含む。第3サブ-ゲート125gの幅は第1選択マスクパターン及び第2サブ-ゲート120aの幅より小さい。これにしたがって、第3サブ-ゲート125gの両側に第1選択アンダーカット領域が定義される。一対の第1選択酸化防止スペーサ135gが第3サブ-ゲート125gの両側壁の上に配置される。一対の第1選択酸化防止スペーサ135gは第1選択アンダーカット領域内に限定的に配置される。第1及び第2サブ-ゲート110g、120gの間に第1選択層間パターンが介在される。この場合に、第2サブ-ゲート120gは第1選択層間パターンを貫通する第1選択開口部を経由して第1サブ-ゲート110gに接続される。これと同様に、第2選択ゲートパターンSSGも順に積層された第2選択ゲート誘電膜、第2選択ゲート電極137s及び第2選択マスクパターンを含む。第2選択ゲートパターン137sは順に積層された第1サブ-ゲート110s、第2サブ-ゲート120s及び第3サブ-ゲート125sを含む。第2選択ゲートパターンSSGの第3サブ-ゲート125sは制御金属パターンと同一な金属を含む。第2選択ゲートパターンSSGの第3サブ-ゲート125s両側に第2選択アンダーカット領域が定義され、第2選択酸化防止スペーサ135sが第2選択ゲートパターンSSGの第3サブ-ゲート125s両側壁の上に配置される。第2選択酸化防止スペーサ135sは第2選択アンダーカット領域内に限定的に配置される。第2選択ゲートパターンSSGの第1、第2及び第3サブ-ゲート110s、120s、125sも互に電気的に接続される。第1及び第2選択ゲートパターンGSG、SSGの第1サブ-ゲート110g、110sはセルゲートパターンCGの電荷格納層と同一の半導体材料を含む。第2サブ-ゲート120g、120sはセルゲートパターンCGの制御ベースゲートと同一の材料を含み、第3サブ-ゲート125g、125sはセルゲートパターンCGの制御金属パターンと同一な金属を含む。第1及び第2選択マスクパターンはセルゲートパターンCGの第1ゲートマスクパターンと同一の材料で形成される。周辺領域60内に図1に開示された周辺ゲートパターンPGを含む周辺トランジスターが配置され得る。選択ゲートパターンGSG、SSG及びセルゲートパターンCGの約側壁の上に第1ゲートスペーサが配置される。この時、セルゲートパターンCGの間にゲートスペーサによって覆われた空隙157が生成されることもあり得る。しかし、本発明はこれに限定されない。空隙157が生成されないこともあり得る。第1層間誘電膜155が基板100の全面上に配置される。共通ソースライン160が第1層間誘電膜155を貫通して共通ソースCSRに電気的に接続される。第1層間誘電膜155及び共通ソースライン160の上に第2層間誘電膜162が配置される。第1コンタクトプラグ165がセル領域50内の第2及び第1層間誘電膜162、155を連続的に貫通して共通ドレーンCDRに電気的に接続される。第2コンタクトプラグ166が周辺領域60内の第2及び第1層間誘電膜162、155を連続的に貫通して周辺ソース/ドレーン148に電気的に接続される。ビットライン180がセル領域50内の第2層間誘電膜162の上に配置されて第1コンタクトプラグ165と電気的に接続される。配線181が周辺領域60内の第2層間誘電膜162の上に配置されて第2コンタクトプラグ166の上に電気的に接続される。図22で、セルゲートパターンCG及び周辺ゲートパターンPGは図1のセルゲートパターンCG及び周辺ゲートパターンPGを図示した。しかし、本発明はこれに限定されない。図22のセルゲートパターンCG及び周辺ゲートパターンPGは図2乃至図5、図9乃至図12、図17A又は図18AのセルゲートパターンCG及び周辺ゲートパターンPGの中でいずれか1つで代替され得る。この場合に、選択ゲートパターンGSG、SSGは周辺ゲートパターンPGと同様な形態を有する。図23は本発明の第5実施形態による不揮発性記憶素子の変形例を示す断面図である。図23を参照すれば、本変形形態による不揮発性記憶素子の周辺ゲートパターンPGは図20に開示された周辺ゲート電極138kを含む周辺ゲートパターンPGと同一な形態である。この場合に、第1選択ゲート電極137g’の第3サブ-ゲート125g’は第2サブ-ゲート120g及び第1選択層間パターンを連続的に貫通する第1選択開口部を満たす。したがって、第1選択ゲート電極137g’の第3サブ-ゲート125g’は第1選択ゲート電極137g’の第1サブゲート110gに直接接触する。これと同様に、第2選択ゲート電極137s’の第3サブ-ゲート125s’は第2サブゲート120s及び第2選択層間パターンを連続的に貫通する第2選択開口部を満たす。したがって、第2選択ゲート電極137s’の第3サブ-ゲート125s’は第2選択ゲート電極137s’の第1サブゲート110sに直接接触する。上述された実施形態で開示された不揮発性記憶素子は、多様な形態の半導体パッケージに具現され得る。例えば、本発明の複数の実施形態のいずれかによる不揮発性記憶素子は、PoPPackageonPackage、BallgridarraysBGAs、ChipscalepackagesCSPs、PlasticLeadedChipCarrierPLCC、PlasticDualIn-LinePackagePDIP、DieinWafflePack、DieinWaferForm、ChipOnBoardCOB、CeramicDualIn-LinePackageCERDIP、PlasticMetricQuadFlatPackMQFP、ThinQuadFlatpackTQFP、SmallOutlineSOIC、ShrinkSmallOutlinePackageSSOP、ThinSmallOutlineTSOP、ThinQuadFlatpackTQFP、SystemInPackageSIP、MultiChipPackageMCP、Wafer-levelFabricatedPackageWFP、Wafer-LevelProcessedStackPackageWSP等の方式によりパッケージングされ得る。本発明の複数の実施形態のいずれかによる不揮発性記憶素子が実装されたパッケージは不揮発性記憶素子を制御するコントローラ及び/又は論理素子等をさらに含むことも得る。図24は本発明の複数の実施形態のいずれかによる不揮発性記憶素子を含む電子システムの一例を示したブロック図である。図24を参照すれば、本発明の第1実施形態による電子システム1100はコントローラ1110、入出力装置1120、記憶装置1130、インターフェイス1140及びバス1150を含む。コントローラ1110、入出力装置1120、記憶装置1130及び/又はインターフェイス1140はバス1150を通じて互に結合される。バス1150はデータが移動される通路に該当する。コントローラ1110はマイクロプロセッサー、デジタル信号プロセス、マイクロコントローラ、及びこれらと同様な機能を遂行できる論理素子の中で少なくとも1つを含む。入出力装置1120はキーパッドkeypad、キーボード及びディスプレイ装置等を含む。記憶装置1130はデータ及び/又は命令語等を格納できる。記憶装置1130は上述された実施形態に開示された不揮発性記憶素子の中で少なくとも1つを含む。また、記憶装置1130は他の形態の半導体記憶素子例えば、相変化記憶素子、磁気記憶素子、DRAM素子及び/又はSRAM素子等をさらに含む。インターフェイス1140は通信ネットワークにデータを伝送するか、或いは通信ネットワークからデータを受信する機能を果たす。インターフェイス1140は有線又は無線形態であり得る。例えば、インターフェイス1140はアンテナ又は有無線トランシーバー等を含む。図示しないが、電子システム1100はコントローラ1110の動作を向上させるための動作記憶素子として、高速のDRAM素子及び/又はSRAM素子等をさらに含むこともあり得る。電子システム1100は個人携帯用情報端末機PDA、personaldigitalassistantポータブルコンピューターportablecomputer、ウェブタブレットwebtablet、無線電話機wirelessphone、モバイルフォンmobilephone、デジタルミュージックプレーヤーdigitalmusicplayer、メモリカードmemorycard、又は情報を無線環境で送信及び/又は受信できる全て電子製品に適用され得る。図25は本発明の複数の実施形態のいずれかによる不揮発性記憶素子を含むメモリカードの一例を示したブロック図である。図25を参照すれば、本発明の第1実施形態によるメモリカード1200は記憶装置1210を含む。記憶装置1210は上述された実施形態による不揮発性記憶素子の中で少なくとも1つを含む。また、記憶装置1210は半導体記憶素子例えば、相変化記憶素子、磁気記憶素子、DRAM素子及び/又はSRAM素子等をさらに含む。メモリカード1200はホストと記憶装置1210との間のデータ交換を制御するメモリコントローラ1220を含む。メモリコントローラ1220はメモリカードの全般的な動作を制御するプロセシングユニット1222を含む。また、メモリコントローラ1220はプロセシングユニット1222の動作メモリとして使用されるSRAM1221を含む。これに加えて、メモリコントローラ1220はホストインターフェイス1223、メモリインターフェイス1225をさらに含む。ホストインターフェイス1223はメモリカード1200とホストHostとの間のデータ交換プロトコルを具備することができる。メモリインターフェイス1225はメモリコントローラ1220と記憶装置1210とを接触させ得る。さらに、メモリコントローラ1220はエラー訂正ブロック1224Eccをさらに含む。エラー訂正ブロック1224は記憶装置1210から読出されたデータのエラーを検出及び訂正できる。図示しないが、メモリカード1200はホストとのインターフェイシングのためのコードデータを格納するROM装置をさらに含むこともあり得る。メモリカード1200は携帯用データ格納カードとして使用され得る。これと異なりに、メモリカード1200はコンピューターシステムのハードディスクを代替できる固相ディスクSSD、SolidStateDiskでも具現され得る。以上、添付された図面を参照して本発明の実施形態を説明したが、本発明はその技術的思想や必須的な特徴を変形しなくとも、他の具体的な形態で実施されることもあり得る。したがって、以上で記述した実施形態には全ての面で例示的なことであり、限定的ではないにこととして理解しなければならない。