"行列状に配列される複数のメモリセル、各メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続する複数のビット線、電源電圧を供給する電源供給ノード、各前記メモリセル列に対応して配置され、各々が対応の列のメモリセルに前記電源電圧を伝達する複数のセル電源線、内部データ線、各前記メモリセル列に対応して配置され、各々が対応の列のビット線に接続され、列選択信号に従って対応の列のビット線を前記内部データ線に電気的に接続する複数の列選択ゲート、および各前記メモリセルに対応する列選択ゲート付近に配置され、データ書き込み時に活性化される書込指示信号を受け、各々が前記列選択信号に従って対応の列のセル電源線を前記電源供給ノードに電気的に結合または前記電源供給ノードから電気的に分離する複数の書込補助回路を備え、各前記書込補助回路は、前記列選択信号が対応の列を選択しない時は該対応の列のセル電源線を前記電源供給ノードに電気的に結合し、前記書込指示信号が活性化しかつ前記列選択信号が該対応の列を選択する時は、該対応の列のセル電源線を前記電源供給ノードから電気的に分離する、半導体記憶装置。行列状に配列される複数のメモリセル、各メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続する複数のビット線、電源電圧を供給する電源供給ノード、各前記メモリセル列に対応して配置され、各々が対応の列のメモリセルに前記電源電圧を供給する複数のセル電源線、内部データ線、各前記メモリセル列に対応して配置され、各々が対応の列のビット線に接続され、列選択信号に従って対応の列のビット線を前記内部データ線に電気的に接続する複数の列選択ゲート、各前記メモリセル列に対応する列選択ゲート付近に配置され、データ書込時に活性化される書込指示信号を受け、各々が列選択信号に従って対応の列のセル電源線を前記電源供給ノードに電気的に結合または前記電源供給ノードから電気的に分離する複数の書込補助回路を備える、半導体記憶装置。各前記メモリセル列に対応して配置され、各々が前記書込補助回路と対向するメモリセル列の端部に配置される電位保持回路をさらに備え、前記書込指示信号が活性化しかつ前記列選択信号が対応の列を選択する時には、該対応の列のセル電源線は、該対応の列の電位保持回路により所定電圧レベルに保持される、請求項1または2記載に半導体記憶装置。特許文献1に示される構成においては、メモリセルアレイのメモリセルに共通に、電圧供給回路からの電圧がメモリセルの内部電源電圧として供給される。したがって、書込サイクル時において、メモリセルの内部電圧動作電源電圧を低下させることにより、書込マージンを改善することができる。行デコーダにより選択されて活性化されたワード線に接続されるメモリセルのすべての内部電圧が低下する。したがって、列デコーダにより選択された列の書込対象のメモリセルは、スタティックノイズマージンが小さくされて、書込を容易に行なうことができる。しかしながら、同時に、非選択列かつ選択行の非書込対象のメモリセルも、そのスタティックノイズマージンが低下し、データの書込が容易に生じる状態となる。したがって、この選択行かつ非選択列のメモリセルの読出マージンスタティックノイズマージンが低下し、ビット線電流カラム電流によりデータが反転し、記憶データが消失する可能性がある。特許文献2に示される構成においては、列単位で、基板電位を変更することにより、書込マージンを改善することを図る。選択列および非選択列の基板電位の設定の制御のために、列アドレス信号を用いる。列単位での電圧制御のために、基板領域は、1列のメモリセルに共通なウェル領域で形成され、その抵抗および容量が比較的大きい。特に、メモリ容量が増大した場合、1列に配列されるメモリセルの数が大きくなる。この状態において、基板領域の配線抵抗および容量を抑制するためには、基板電位を切換えるためのスイッチング素子を、各列において複数箇所に配置するのが望ましい。この場合、基板電位切換のために、基板電位切換用スイッチング素子に対して列選択用の列アドレス信号を配線する必要がある。この結果、配線数が増加し、配線レイアウト面積が増大し、応じてメモリセルアレイの面積が増大する。また、列アドレス信号を高速で基板電位切換用スイッチング素子へ伝達するために、ドライブ回路等が余分に必要となり、回路規模が増大し、また消費電流が増大する。さらに、基板電位切換用のスイッチング素子を制御するための信号を伝達する配線長も長くなるため、スイッチング素子制御信号伝達線の充放電電流が大きくなり、消費電力が増加するという問題が生じる。また、基板電位変更のタイミングと列アドレス信号の変化タイミングとの調整を行なって、メモリセルのスタティックノイズマージンが低下した状態で、メモリセルへのデータの書込を行なう必要があり、タイミング設計が困難となるという問題が生じる。また、特許文献3に示される構成においては、メモリセル列単位で、VDD/VSSソース線の電位を制御している。しかしながら、この特許文献3は、メモリセルのハイ側電源電位VDDソース電位またはメモリセルロー側電源電圧VSSソース電位を制御しているものの、スタンバイ状態時または非選択列メモリセルのゲートリーク電流を低減し、かつ選択列のビット線の充放電電流を低減することにより、消費電力を低減することを目的としている。特許文献3においては、データ書込時の書込マージンを改善する構成は示されていない。また、VDDソース線およびVSSソース線の電位制御には、列選択信号が用いられており、電位制御用スイッチの配置によっては、先の特許文献2と同様の問題が生じる。それゆえ、この発明の目的は、低電源電圧下においても、消費電流を増大させることなく安定に書込/読出を行なうことのできる半導体記憶装置を提供することである。この発明の他の目的は、簡易な回路構成で選択列のハイ側電源電圧および/またはロー側電源線の電位を列単位で容易に調整することのできるスタティック型半導体記憶装置を提供することである。この発明の第1の観点に係る半導体記憶装置は、行列状に配列される複数のメモリセルと、各メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続する複数のビット線と、電源電圧を供給する電源供給ノードと、各メモリセル列に対応して配置され、各々が対応の列のメモリセルに電源電圧を伝達する複数のセル電源線と、内部データ線と、各メモリセル列に対応して配置され、各々が対応の列のビット線に接続され、列選択信号に従って対応の列のビット線を内部データ線に電気的に接続する複数の列選択ゲートと、各メモリセルに対応する列選択ゲート付近に配置され、データ書き込み時に活性化される書込指示信号を受け、各々が列選択信号に従って対応の列のセル電源線を電源供給ノードに電気的に結合または前記電源供給ノードから電気的に分離する複数の書込補助回路を備える。各書込補助回路は、列選択信号が対応の列を選択しない時は該対応の列のセル電源線を前記電源供給ノードに電気的に結合し、前記書込指示信号が活性化しかつ前記列選択信号が該対応の列を選択する時は、該対応の列のセル電源線を前記電源供給ノードから電気的に分離する。この発明の第2の観点に係る半導体記憶装置は、行列状に配列される複数のメモリセルと、各メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続する複数のビット線と、電源電圧を供給する電源供給ノードと、各メモリセル列に対応して配置され、各々が対応の列のメモリセルに電源電圧を供給する複数のセル電源線と、内部データ線と、各メモリセル列に対応して配置され、各々が対応の列のビット線に接続され、列選択信号に従って対応の列のビット線を前記内部データ線に電気的に接続する複数の列選択ゲートと、各メモリセル列に対応する列選択ゲート付近に配置され、データ書込時に活性化される書込指示信号を受け、各々が列選択信号に従って対応の列のセル電源線を電源供給ノードに電気的に結合または該電源供給ノードから電気的に分離する複数の書込補助回路を備える。ビット線電位に従って、メモリセル列のセル電源線またはウェル領域の電圧供給を制御しており、したがって、列アドレス信号を利用することなく、また複雑なタイミング制御を行なうことなく、メモリセル列単位でセル電源線またはウェル領域の電圧制御を行なうことができる。また、セル電源線への第1の電源電圧供給を遮断することにより、セル電源線がフローティング状態または別の電圧レベルとなり、選択列のメモリセルの電源電位がスタティックノイズマージンを低下する方向に変化し、応じて高速書込を行なうことができる。一方、スタンバイ時および読出時においては、ビット線電位変化はないかまたは微小であり、セル電源線への電源供給を持続することにより、安定にデータの保持および読出を行なうことができる。また、ウェル領域への電圧を調整することにより、メモリセルトランジスタのバックゲートバイアス効果によりトランジスタの電流駆動力を大きくすることができ、高速でデータの書込を行なうことができる。また、列選択信号を利用していないため、電源線の電圧制御の回路構成が簡略化でき、またタイミング設計も選択信号のタイミングを考慮する必要がなく、設計が容易となる。また、特に列選択信号を利用する必要がなく、消費電力を低減することができる。また、第1および第2のセル電源線を用いてメモリセルの電源線電位を調整することにより、これらのセル電源線の電位差の変化を早くさせることができ、書込補助を早いタイミングで機能させることができ、書込を高速化することができる。また、この書込モード指示信号と列選択信号とに従って、第1および第2のセル電源線電位を調整するにより、ビット線電位変換前に、選択列のセル電源電圧を変更することができ、より書込動作を高速化することができる。また、この列選択信号を利用する場合、書込が行なわれる列のメモリセルの電源電圧を変化させ、データ読出時および非選択列のセル電源線には第1および第2の電源電圧が供給され、非選択メモリセルのデータ記憶特性を悪化させることなく、またデータ読出時の動作マージンを低下させることがなく、安定に書込および読出動作を行なうことができる。また、列選択信号を利用するものの、基板領域に較べて充分に寄生容量および寄生抵抗の小さなセル電源線の電位を調整するだけであり、セル電源線の両端に書込補助用のスイッチング素子を配置するだけで十分に対応することができる。この書込補助回路を列選択回路の近傍に書込補助回路を配置することにより、配線の錯綜を防止することができ、また、配線長が長くなるのを抑制することができ、セル電源線の電位制御のための列選択信号生成部の消費電流の増大を抑制することができる。以上により、低電源電圧下においても安定にデータの書込/読出を行なうことができ、電源電圧を低下させることにより、半導体記憶装置全体の消費電力を低減することが可能となる。また、安定に書込/読出を行なうことができ、素子の微細化に伴ってしきい値電圧などのトランジスタ特性のばらつきが大きくなっても、書込/読出のマージンを改善することができ、歩留り向上を実現でき、またコストを低減することができる。[全体の構成]図1は、この発明に従う半導体記憶装置の全体の構成を概略的に示す図である。図1において、半導体記憶装置は、メモリセルMCが行列状に配列されるメモリセルアレイ1と、メモリセル列それぞれのメモリセル電源電圧を、各列単位で調整するセル電源制御ユニット2を含む。メモリセルMCを各列に対応して対を成して、ビット線BL0,/BL0、...、BLn,/BLnが配列される。メモリセルアレイ1において、さらに、メモリセルMCの各行に対応してワード線WL0-WLmが配設される。メモリセルアレイ1においては、さらに、各メモリセル列単位でその電圧レベルが設定されるセル電源線PVL0-PVLnが配設される。セル電源制御ユニット2は、ビット線対BL0,/BL0、...、BLn,/BLnそれぞれに対して設けられる書込補助回路PCK0-PCKnを含む。これらの書込補助回路PCK0-PCKnは、それぞれ対応のビット線対BL0,/BL0、...BLn/BLnの電圧レベルに従って、対応のセル電源線PVLへのセル電源電圧の供給を遮断するで構成されており、バックゲート電圧は、その基板領域へ印加される電圧である。この半導体記憶装置は、さらに、内部行アドレス信号RAに従ってアドレス指定された行に対応するワード線を選択状態へ駆動する行選択駆動回路3と、内部列アドレス信号CAに従って選択列に対応するビット線対を選択する列選択回路4と、データ書込時、列選択回路4により選択された列に対応するビット線対へ書込データを伝達する書込回路5と、列読出時、列選択回路4より選択された列に対応するビット線からのデータを検知し増幅して読出データを生成する読出回路6と、外部からのアドレス信号ADと書込指示信号WEとチップイネーブル信号CEとに従って、内部行アドレス信号RA、内部列アドレス信号CAおよび各動作に必要な制御信号を生成する主制御回路7を含む。行選択駆動回路3は、行アドレス信号をデコードするロウデコーダおよびロウデコード結果にしたがって選択ワード線を選択状態へ駆動するワード線駆動回路を含み、主制御回路7からのワード線活性化タイミング信号に従って選択行に対応するワード線を選択状態へ駆動する。同様、列選択回路4も、主制御回路7からの列選択タイミング信号に従って、列アドレス信号CAをデコードしかつデコード結果に従って生成される列選択信号に基づいて、選択列に対応するビット線を選択する。書込回路5は、入力バッファおよび書込ドライブ回路を含み、データ書込時、外部からの書込データDIに従って内部書込データを生成する。読出回路6は、センスアンプ回路および出力バッファを含み、データ読出モード時、センスアンプにより検知、増幅されたデータを出力バッファでバッファ処理して外部読出データDOを生成する。書込回路5および読出回路6は、複数ビットのデータの書込および読出をそれぞれ行なっても良く、また、図1に示すメモリセルアレイ1が、1ビットの入出力データに対応して配置されていてもよい。メモリセルアレイ1において、また、ビット線BL0,/BL0...BLn,/BLnに対して、ビット線を所定の電圧レベルにプリチャージしかつ読出時読出電流カラム電流を供給するビット線負荷回路が設けられるが、図1においては、このビット線負荷回路は示していない。図2は、図1に示すメモリセルMCの構成の一例を示す図である。図2においては、メモリセルMCが、フルCMOSシングルポートSRAMセルで構成される場合を示す。図2において、メモリセルMCは、ハイ側電源ノードVHとストレージノードND1の間に接続されかつそのゲートがストレージノードND2に接続されるPチャネルMOSトランジスタ絶縁ゲート型電界効果トランジスタPQ1と、ストレージノードND1とロー側電源ノードVLの間に接続されかつそのゲートがストレージノードND2に接続されるNチャネルMOSトランジスタNQ1と、ハイ側電源ノードVHとストレージノードND2の間に接続されかつそのゲートがストレージノードND1に接続されるPチャネルMOSトランジスタPQ2と、ストレージノードND2とロー側電源ノードVLの間に接続されかつそのゲートがストレージノードND1に接続されるNチャネルMOSトランジスタNQ2と、ワード線WL上の電圧に従ってストレージノードND1およびND2を、それぞれビット線BLおよび/BLに結合するNチャネルMOSトランジスタNQ3およびNQ4を含む。この図2に示すメモリセルMCの構成においては、MOSトランジスタPQ1およびNQ1が、CMOSインバータを構成し、また、MOSトランジスタPQ2およびNQ2がCMOSインバータを構成し、これらのインバータの入力および出力が交差結合され、インバータラッチを構成する。したがって、ストレージノードND1およびND2には、互いに相補なデータが保持される。図3は、図2に示すメモリセルMCのトランジスタPQ1、PQ2、NQ1およびNQ2のインバータラッチの伝達特性を示す図である。図3において、横軸に、ストレージノードND1の電圧レベルを示し、縦軸に、ストレージノードND2の電圧レベルを示す。曲線k1がMOSトランジスタPQ1、NQ1およびNQ3のインバータ特性を示し、曲線k2が、MOSトランジスタPQ2、NQ2およびNQ4のインバータ特性を示す。この曲線k1および曲線k2は、一方の曲線を傾き45°の線に対して対称に折り返した関係になる。この曲線k1および曲線k2においては、いわゆるセルの目と呼ばれる領域が形成される。このセルの目における図において破線で示す内接正方形の一辺の長さが、データ保持時および読出時のスタティックノイズマージンSNMと称され、保持データの安定性を示す。このスタティックノイズマージンSNMは、また、曲線の内接円の直径で規定されることもある。曲線k1およびk2の両端の交点S1およびS2は、安定点を示し、点S1が、データ0を示し、点S2が、データ1を示す。入出力伝達特性において、ハイ側電源電圧VDDまたは電圧レベルが低下した場合、曲線k1が、曲線kk1に移動し、曲線k2が、曲線kk2に移動し、応じてスタティックノイズマージンが低下し、データの安定性が劣化する。また、ロー側電源電圧VSSを上昇させた場合、曲線k2および曲線k1が、同様、ハイ側電源電圧VDDの変化の時とそれぞれ反対の方向に変化し、スタティックノイズマージンが劣化する。データ書込時においてはアクセストランジスタNQ3およびNQ4を介して内部のストレージノードND1およびND2がビット線BLおよび/BLに結合される。このときのメモリセルの入出力伝達特性としては、図3の点S2またはS1が存在せず、曲線k1およびk2は、この部分で開いた状態となり、単一の安定点を持つことが必要となる。データ書込時においては、メモリセルのラッチ力が大きい場合、データの反転が生じず、データの書込を行えない。したがって、安定にデータを書込むためには、メモリセルのラッチ能力を小さくして、書込マージンを大きくする必要がある。本発明の実施の形態においては、これを利用して、データ書込時、ビット線電位がHレベル論理ハイレベルおよびLレベル論理ローレベルに駆動されることを利用して、選択列のセル電源電圧VDDまたはVSSの電圧レベルを変化させて、セルのデータ保持の安定性を低下させて、書込マージンを増大させる。図1に示すセル電源線PVL0-PVLnは、前述のように、ハイ側電源電圧VDDおよびロー側電源電圧VSSおよびバックゲート電圧のいずれであってもよい。以下においては、まず、ハイ側電源電圧VDDの電圧レベルを調整する構成について説明する。また、上述の構成においては、ビット線BLおよび/BLの一方端に書込補助回路が配置されている。しかしながら、この書込補助回路は、ビット線の両端に設けられてもよく、また、ビット線の中央部において1つ配置されてもよい。従って、ビット線対あたりの書込補助回路の数は、従って、少なくとも1つであればよく、その数は、VDDソース線の負荷、メモリセルの電流駆動力およびライトドライバの電流駆動力等を考慮して適切な値に定められる。[実施の形態1]図4は、この発明の実施の形態1に従う書込補助回路の構成を示す図である。図4においては、1対のビット線BLおよび/BLに対して設けられる書込補助回路の構成を示す。図4において、ビット線BLおよび/BLには、1列のメモリセルMCが共通に結合される。このビット線BLおよび/BLに対し、セル電源線として、ハイ側電源電圧VDDを伝達するハイ側電源線以下、VDDソース線と称すVDMが設けられる。このVDDソース線VDMは、対応の列のメモリセルMCのハイ側電源ノードVHに共通に結合される。書込補助回路は、VDDソース線VDMの両端に設けられる書込補助回路PCKaおよびPCKbを含む。これらの書込補助回路PCKaおよびPCKbは、同一回路構成を有し、それぞれの対応する部分には同一参照番号を付す。書込補助回路PCKaは、ビット線BLの電圧を受けるインバータIV1と、補のビット線/BL上の電圧を受けるインバータIV2と、ハイ側電源ノードとVDDソース線VDMの間に直列に接続され、それぞれのゲートにインバータIV1およびIV2の出力信号を受けるPチャネルMOSトランジスタPT1およびPT2を含む。VDDソース線VDMの両端に、書込補助回路PCKaおよびPCKbを配置することにより、このVDDソース線VDMの配線抵抗を等価的に小さくすることができ、安定に電圧降下を生じさせることなく対応のメモリセルへハイ側電源電圧VDDを供給することができ、また、書込完了後、高速で、VDDソース線VDMを元のハイ側電源電圧VDDレベルに復帰させることができる。ビット線BLおよび/BLは、図1に示す列選択回路4に含まれる列選択ゲートCSGを介して、ライトドライバ回路5aおよびセンスアンプ回路6aに結合される。ライトドライバ5aは、図1に示す書込回路5に含まれ、センスアンプ回路6aは、図1に示す読出回路6に含まれる。図5は、図4に示すメモリセルMCのトランジスタの接続を示す図である。図5に示すように、メモリセルMCのPチャネルMOSトランジスタPQ1およびPQ2のハイ側電源ノードソースノードVHが共通にVDDソース線VDMに結合される。ストレージノードND1およびND2には、記憶データに応じてHレベルまたはLレベルの相補データが保持される。また、ビット線BLおよび/BLに対して、データ読出時カラム電流を供給するビット線負荷回路9が設けられる。このビット線負荷回路9は、ビット線BLおよび/BLを、ハイ側電源電圧VDDレベルにプリチャージする。通常、データ書込時においては、このビット線負荷回路9は、非活性状態とされ、ビット線の電圧を確実に書込データに応じて高速でフルスイングさせるVDDおよびVSSのレベルに駆動する。図6は、図4に示す回路以下、1列のメモリセルおよび書込補助回路をメモリ回路と称すのデータの読出および書込時の動作を簡単に示す信号波形図である。以下、図6を参照して、図4に示すメモリ回路の動作原理を簡単に説明する。データ読出時、まず行アドレス信号図1の行アドレス信号RAに従って、図1に示す行選択駆動回路3により、選択行に対応するワード線WLがHレベル電圧VDDレベルへ駆動される。このワード線WLが選択状態へ駆動されると、図5に示すアクセストランジスタNQ3およびNQ4が導通し、ビット線BLおよび/BLがストレージノードND1およびND2にそれぞれ接続される。ビット線負荷回路9からは、ビット線BLおよび/BLに、カラム電流が供給されており、このビット線BLおよび/BLの電位が、変化する。今、ストレージノードND1およびND2に、それぞれHレベルおよびLレベルデータが格納されている状態を考える。この場合、ビット線BLからカラム電流がストレージノードND2をおよびMOSトランジスタNQ2を介してロー側電源ノードへ放電され、補のビット線/BLの電位が低下する。ストレージノードND2の電圧レベルは、アクセストランジスタNQ4とドライバトランジスタNQ2の電流駆動力チャネル抵抗とビット線負荷抵抗とにより決定される電圧レベルに上昇する。一方、ストレージノードND1は、Hレベルであり、ビット線BLの電位とほぼ同じであり、MOSトランジスタNQ1がオフ状態であり、したがって、ノードND1の電圧レベルはほとんど変化しない。補のビット線/BLは、選択メモリセルを介して放電され、その電圧レベルは低下する。ビット線BLおよび/BLは、列選択ゲートCSGを介して内部データ線に結合され、さらにセンスアンプに結合されてデータの読出が行なわれる。このデータ読出時において、ビット線の電圧振幅は小さく、補のビット線/BLの電位は、インバータIV2の入力論理しきい値VTよりも高い電圧レベルである。したがって、インバータIV2の出力信号はLレベルを維持し、書込補助回路PCKaおよびPCKbそれぞれにおいて、MOSトランジスタPT1およびPT2はオン状態であり、VDDソース線VDMはハイ側電源ノードに結合され、VDDソース線VDMはハイ側電源電圧VDDレベルを維持する。したがって、データ読出時、ストレージノードND2の電圧レベルが、MOSトランジスタNQ2およびNQ4のβ比コンダクタンス比に応じてその電圧レベルが上昇するものの、スタティックノイズマージンは十分大きく、データの破壊を生じることなく安定にデータを読出すことができる。選択列かつ非選択行のメモリセルにおいても、安定にセル電源電圧が供給され、また、アクセストランジスタはオフ状態であり、非選択メモリセルにおいて電流の流れる経路は存在せず、安定にデータは保持される。データ読出期間が完了すると、ワード線WLが非選択状態となり、MOSトランジスタNQ3およびNQ4がオフ状態となると、ストレージノードND1およびND2は、元のHレベルおよびLレベルに復帰する。また、ビット線BLおよび/BLも、ビット線負荷回路9により、元のプリチャージ電圧VDDレベルに復帰する。データ書込時においても、同様、ワード線WLが選択状態へ駆動される。次いで、ライトドライバ回路5aから列選択ゲートCSGを介して書込データ画選択列のビット線に伝達され、書込データに応じてビット線BLおよび/BLがHレベルおよびLレベルに駆動される。今、ストレージノードND1がHレベルに保持された状態で、ビット線BLがLレベルへ、またビット線/BLがHレベルに駆動される場合を考える。この場合、ストレージノードND1およびND2に保持されるデータと逆論理レベルのデータがメモリセルに書込まれる。このとき、ビット線BLおよび/BLのうち、Lレベルのビット線ビット線BLの電位レベルは、ロー側電源電圧VSSレベルである。したがって、書込補助回路PCKaおよびPCKbにおいて、インバータIV1の出力信号がHレベルとなり、MOSトランジスタPT1がオフ状態となり、ハイ側電源ノードVDD供給ノードとVDDソース線VDMとが分離され、VDDソース線VDMは、フローティング状態にある。ワード線WLが選択状態へ駆動されると、アクセストランジスタNQ3およびNQ4を介してストレージノードND1およびND2がビット線BLおよび/BLにより結合され、その電圧レベルが書込データに応じて変化する。このデータ書込時、メモリセルMCにおいてデータ反転時、MOSトランジスタPQ1およびPQ2を介してともに電流が流れセル内の貫通電流およびLレベルビット線への放電、フローティング状態のVDDソース線VDMの蓄積電荷が放電され、選択メモリセルMCのハイ側電源ノードVHの電圧レベルが低下する。応じて、メモリセルMCのデータ保持特性が低下し、書込特性が改善され、正確にかつ高速で書込データに応じて、ストレージノードND1およびND2を、それぞれLレベルおよびHレベルに駆動することができる。図7は、この図4に示すメモリセル回路のより具体的な動作波形を示す図である。データ読出時、ワード線WLが選択状態へ駆動されると、図5に示すMOSトランジスタNQ3およびNQ4がオン状態となり、ビット線BLおよび/BLがストレージノードND1およびND2にそれぞれ結合される。この場合、上述のように、ビット線BLまたは/BLの電位が記憶データに応じて変化するものの、その変化電位は、インバータIV1およびIV2の入力論理しきい値VTよりも高い電圧レベルである。したがって、インバータIV1およびIV2の出力信号はHレベルを維持し、PチャネルMOSトランジスタPT1およびPT2はともにオン状態にあり、VDDソース線VDMは、選択メモリセルを介して放電されても、電源電圧VDDレベルを維持する。したがって、ストレージノードND1およびND2のうち、Lレベルデータを記憶するストレージノードストレージノードND2の電位が、データ読出時、ビット線からのカラム電流により上昇しても、十分にスタティックノイズマージンは大きくされており、安定にデータを保持することができ、正確にデータを読出すことができ、また、データの破壊は生じない。データ書込時、まずビット線BLおよび/BLに、図4に示すライトドライバ回路5aから選択列に対するビット線BLおよび/BLへ、列選択ゲートCSG図4参照を介して書込データが伝達され、これらのビット線BLおよび/BLの電圧レベルがHレベルおよびLレベルに設定される。このビット線BLおよび/BLの電位変化により、書込補助回路PCKaおよびPCKbにおいて、インバータIV1およびIV2の出力信号の一方がHレベルとなり、対応のPチャネルMOSトランジスタPT1またはPT2がオフ状態OFFとなり、VDDソース線VDMがフローティング状態となる。この状態で、ワード線WLが選択状態に駆動され、ストレージノードND1およびND2がビット線BLおよび/BLにそれぞれ結合される。このとき、メモリセルMCの保持データと逆論理レベルの書込データが伝達されているため、MOSトランジスタPQ1、PQ2、NQ1およびNQ2において貫通電流が流れ、また、Lレベルのビット線にセルハイ側電源ノードVHから電流が流れ、フローティング状態のVDDソース線VDMの電位が降下する。このVDDソース線VDMの電位降下と並行して、ビット線BLおよび/BLの電位に応じて、ストレージノードND1およびND2の電位が変化する。図7において、ストレージノードND1およびND2が、それぞれHレベルおよびLレベルデータの格納時に、LレベルおよびHレベルデータが格納される場合の信号波形を示す。セルのデータ保持特性に従ってストレージノードND1およびND2の電圧レベルが、ビット線電圧に応じて緩やかに変化し、その電圧レベルが同一となると、セルのラッチ状態が反転し、高速でビット線電圧に応じたHおよびLレベルに、これらのストレージノードND1およびND2の電圧レベルが変化する。したがって、VDDソース線の電圧レベルの低下に従って、保持特性の安定性が低下し、書込マージンが増大すると、容易にストレージノードND1およびND2の電位レベルが、安定点から不安定点に変化し、これらのストレージノードND1およびND2は、その電位が変化し、書込データに応じた電位レベルに維持される。ノードND1およびND2が、それぞれ書込データに応じて電圧VDD-ΔVおよびVSSレベルに駆動されると、メモリセルMCにおいて、貫通電流が流れる経路が遮断されるため、VDDソース線VDMの電位降下が停止するハイ側ストレージノードと同一電圧レベルとなる;負荷トランジスタPQ1、PQ2のチャネル抵抗を無視する。ハイ側ストレージノードの電圧は、このときVDDソース線VDMの電圧レベルであり、書込補助回路PCKaおよびPCKbにおいてMOSトランジスタPT1およびPT2がオフ状態であり、対応のビット線BLまたは/BLの電圧レベルがVDDレベルであっても、ワード線電圧が電圧VDDであれば、アクセストランジスタNQ3、NQ4のしきい値電圧の影響によりストレージノードは、最大電圧VDD-Vthの電圧レベルにまでライトドライバにより駆動されるだけであり、電源電圧VDDより低い電圧レベルとなる。データ書込が完了すると、ワード線WLが非選択状態へ駆動され、メモリセルのデータが安定に維持され、次いでビット線BLおよび/BLは、列選択ゲートCSGにより、書込ドライバ回路5aと分離され、ビット線BLおよび/BLが、ビット線負荷回路9図4参照により、元の電圧レベルに復帰する。ビット線BLおよび/BLの電圧復帰に応じて、インバータIV1およびIV2の出力信号はともにHレベルとなり、応じて、MOSトランジスタPT1およびPT2がオン状態となり、再び、VDDソース線VDMの電圧レベルがハイ側電源電圧VDDレベルに復帰する。このVDDソース線VDMの電圧レベルの復帰に従ってハイ側ストレージノードの電圧が電圧VDDレベルにまで上昇する。データ書込時、選択行かつ非選択列のメモリセルについては、書込データは伝達されず、ビット線BLおよび/BLには、データ読出時と同様の電位変化が生じる。したがって、読出動作時と同様、選択列かつ選択行のメモリセルのVDDソース線VDMは、ハイ側電源電圧VDDレベルに維持されており、選択行/非選択列のデータ保持特性は劣化せず、データの読出破壊は生じる可能性は極めて小さく、安定にデータを保持することができる。また、非選択行かつ選択列のメモリセルにおいては、セルハイ側電源ノードVHの電圧レベルが低下するものの、アクセストランジスタはオフ状態にあり、セル内部において電流が流れる経路は存在せず、安定に記憶データは保持される。以上のように、この発明の実施の形態1に従えば、ビット線電位に従って、ハイ側電源電圧を供給するVDDソース線を選択的にフローティングまたは電源供給状態に維持している。したがって、データ書込時においてのみ、選択列のメモリセルの電源電圧レベルを変化させることができ、書込マージンを増大させて、高速でデータの読出を行なうことができる。また、読出時においては、選択列のビット線電位振幅は小さく、VDDソース線は、ハイ側電源電圧VDDレベルに維持され、メモリセルは安定にデータを保持する。また、このVDDソース線VDM両側に、書込補助回路PCKaおよびPCKbを配置することにより、VDDソース線VDMの配線抵抗に起因する電位低下を防止することができ等価的にVDDソース線の配線長を1/2に設定することができ、応じて、読出動作時に、メモリセルのスタティックノイズマージンが低下するのを防止することができる。また、単にビット線電位に基づいて、VDDソース線の電位を制御しているだけであり、列アドレス信号を利用する必要がなく、この列アドレス信号を電圧制御に用いるための配線が不要となる。また、ビット線電圧を利用しており、VDDソース線の状態を設定しており、ワード線選択時には、メモリセル電源線の状態は設定されており、電源線の状態の設定とワード線選択との間のタイミング調整を行なうための回路は特に要求されず、電源制御の構成が簡略化される。また、書込特性を改善することができ、ハイ側電源電圧VDDを低下させても、安定にメモリ動作を行なうことができ、データ保持特性が保証される下限電圧レベルの限度はあるものの、セル電源電圧を低下させることにより、消費電力を低減することができる。なお、書込補助回路PCKaおよびPCKbにおいて、VDDソース線とハイ側電源ノードとの接続を制御するMOSトランジスタは、メモリセルアレイ内の最適な位置に配置することができ、両端だけでなく、このVDDソース線の中央部に配置される構成が用いられてもよい。レイアウトの自由度が改善されるとともに、VDDソース線の配線抵抗に起因する電圧降下を抑制することができ、低電源電圧下における動作マージンを保持することができる。[実施の形態2]図8は、この発明の実施の形態2に従う半導体記憶装置の1列のメモリセルMCに関連する部分メモリセル回路の構成を概略的に示す図である。図8に示す構成においても、VDDソース線VDMの両側に、書込補助回路PCKaおよびPCKbが設けられる。VDDソース線VDMは、各列ごとに個々に配置され、対応の列において1列に整列するメモリセルMCのハイ側電源ノードVHに共通に結合される。図8においては、4行に配列されるメモリセルMCを代表的に示す。各メモリセル行に対応してワード線WL0-WL3が配置される。ビット線BLおよび/BLが、メモリセル列に対応して配置され、ビット線BLおよび/BLは、列選択ゲートCSGを介して内部データバスIOに結合される。この列選択ゲートCSGは、コラムデコーダ4aからの列選択信号CSLに従って選択的に導通し、対応のビット線BLおよび/BLを内部データバスIOに結合する。コラムデコーダ4aは、図1に示す列選択回路に含まれ、主制御回路7から与えられる列アドレス信号CAをデコードし、列選択信号CSLを生成する。ビット線BLおよび/BLには、図4に示す構成と同様、ビット線負荷回路が設けられるもの、図8においては、図面を簡略化するため、このビット線負荷回路は示していない。スタンバイ状態時においては、ビット線BLおよび/BLは、電源電圧VDDレベルのHレベルにプリチャージされる。このビット線負荷回路は、データ書込時、非導通状態に設定される。書込補助回路PCKaおよびPCKbは、同一構成を有し、対応する部分には同一参照番号を付す。書込補助回路PCKaおよびPCKbの各々は、ビット線BLおよび/BLの電圧を受ける2入力NANDゲートNG1と、NANDゲートNG1の出力信号に従ってVDD電源ノードをVDDソース線VDMに結合するPチャネルMOSトランジスタPT3を含む。すなわち、図8に示す書込補助回路PCKaおよびPCKbにおいては、先の実施の形態1の構成と異なり、ビット線BLおよび/BLそれぞれに対して配置されるインバータに代えて、2入力NANDゲートNG1が設けられる。メモリセルMCの接続は、図5に示すメモリセルMCの接続と同じであり、負荷トランジスタPQ1,PQ2のハイ側電源ノードVHが共通にVDDソース線VDMに結合される。図9は、図8に示すメモリセル回路の動作を示す信号波形図である。以下、図9を参照して、図8に示すメモリセル回路の動作について簡単に説明する。データ読出時、アドレス指定された行に対応するワード線WLの電位がHレベルVDDレベルに立上がる。応じて、メモリセルMCにおいて、アクセストランジスタNQ3,NQ4がオン状態となり、ストレージノードND1およびND2が、ビット線BLおよび/BLに結合される。これにより、Lレベルデータを記憶するストレージノードたとえばND2の電位が、ビット線たとえば/BLを介して流れるコラム電流にしたがって上昇するトランジスタNQ3,NQ4とドライバトランジスタNQ1,NQ2のβ比とビット線負荷回路の抵抗値とに応じた電圧レベル。また、ビット線BLおよび/BLは、選択行のメモリセルMCの記憶データに応じて、その電位が変化する。ビット線BLおよび/BLは、列選択ゲートCSGを介して内部データバスIOに結合され、その電位レベルが持続的に変化する。しかしながら、このデータ読出時においては、ビット線BLおよび/BLの電位振幅は、NANDゲートNG1の入力論理しきい値VTGの電圧レベルよりも高く、NANDゲートNG1は、ビット線BLおよび/BLの電圧レベルはともにHレベルと判断し、その出力信号はLレベルに維持する。したがって、MOSトランジスタPT3はオン状態を維持し、VDDソース線VDMは、ハイ側電源電圧VDDレベルに維持される。これにより、先の実施の形態1同様に、安定にメモリセルMCのデータを保持しつつデータの読出を行なうことができる。データ書込時においては、ビット線BLおよび/BLが、列選択ゲートCSGからライトドライバ回路5aを介して与えられる書込データに応じて、その電圧レベルがHレベルVDDレベルおよびLレベルVSSレベルに駆動される。応じて、ビット線BLおよび/BLの一方の電圧レベルの低下により、NANDゲートNG1の一方の入力がLレベルとなり、その出力信号がHレベルとなり、応じて、PチャネルMOSトランジスタPT3がオフ状態となり、VDDソース線VDMがフローティング状態となる。ワード線WLが、次いで、図示しない行選択回路の出力信号に従って選択状態へ駆動されると、選択行のメモリセルにおいて、ストレージノードND1およびND2がビット線BLおよび/BLに結合される。メモリセルの記憶データと逆論理レベルのデータの書込時においては、選択メモリセルのストレージノードND1およびND2の電圧レベルが変化する。このストレージノードの電位変化時、メモリセル内において、負荷トランジスタおよびドライバトランジスタを介して貫通電流が流れ、フローティング状態のVDDソース線VDMの電荷が消費され、その電圧レベルが低下し、ストレージノードND1およびND2の電位差がさらに小さくなり、データ保持特性が、このVDDソース線VDMの電位低下により低下し書込マージンが増大し、ストレージノードND1およびND2は、それぞれの記憶データが反転し、ビット線BLおよび/BLに伝達された書込データに応じた電圧レベルに設定される。データ書込完了後、ワード線WLが非選択状態へ駆動され、また、ビット線BLおよび/BLが元のプリチャージ電圧レベルに復帰し、応じて、NANDゲートNG1の出力信号がLレベルとなり、VDDソース線VDMの電圧レベルがハイ側電源電圧VDDレベルに復帰する。ワード線WLが選択状態であっても、列選択ゲートCSGが非導通状態のときには、ビット線BLおよび/BLへの書込データの伝達は行なわれず、ビット線は、プリチャージ電圧レベルから、データ読出時と同様の電位変化を生じる。しかしながら、この場合、その電位振幅は小さく、NANDゲートNG1の出力信号はLレベルであり、VDDソース線VDMはハイ側電源電圧VDDを、PチャネルMOSトランジスタPT3を介して供給され、その電圧レベルは、ハイ側電源電圧VDDレベルに維持される。従って、選択行かつ非選択列のメモリセルは、安定に記憶データを保持する。非選択行かつ選択列のメモリセルにおいては、実施の形態1と同様、メモリセルにおいては、電流が流れる経路は存在せず、記憶データは安定に保持される。以上のように、この図8に示す実施の形態2に従う書込補助回路の構成を用いても、実施の形態1と同様の効果を得ることができる。また、NANDゲートNG1により、ビット線BLおよび/BLの電圧を受けてその変化を検出しており、ハイ側電源電圧VDDの供給ノードとVDDソース線VDMとの間には、1つのPチャネルMOSトランジスタPT3が接続されるだけである。したがって、このハイ側電源電圧供給ノードとVDDソース線の間の抵抗成分チャネル抵抗が小さくなり、VDDソース線のハイ側電源電圧VDDへの復帰を高速に行なうことができる。また、VDDソース線VDLの配線抵抗が小さくされ、その電圧降下が小さく、安定に所定の電圧レベルVDDレベルのセル電源電圧を、対応の列のメモリセルのハイ側電源ノードへ供給することができる。[実施の形態3]図10は、この発明の実施の形態3に従う半導体記憶装置のメモリセルアレイ部の構成を概略的に示す図である。図10においては、4行4列に配列されるメモリセルMCに対する回路構成を概略的に示す。メモリセル列それぞれに対応して、ビット線対BL0,/BL0、BL1,/BL1、BL2,/BL2およびBL3,/BL3が配設される。ビット線BL0,/BL0およびBL1,/BL1は、2:1セレクタ4b0に結合され、ビット線BL2,/BL2およびBL3,/BL3は、同様、2:1セレクタ4b1に結合される。これらの2:1セレクタ4b0および4b1は、列アドレス信号CAに従って2:1選択を行ない、対応の2つのビット線対から1つのビット線対を選択する。2:1セレクタ4b0に対して、ライトドライバ回路5a0およびセンスアンプ回路6a0が配設され、2:1セレクタ4b1に対して、ライトドライバ回路5a1およびセンスアンプ回路6a1が設けられる。2:1セレクタ4B0および4b1は、図1に示す列選択回路4に含まれ、列アドレス信号CAに従って並行して列選択動作を行なう。ライトドライバ回路5a0およびセンスアンプ回路6a0が、データDI0およびDO0をそれぞれ入出力し、また、ライトドライバ回路5a1およびセンスアンプ回路6a1がそれぞれ、データビットDI1およびDO1をそれぞれ入出力する。したがって、この図10に示す構成においては、2ビットデータの書込/読出が実行される。メモリセル列それぞれに対応して、ワード線WL0-WL3が配設される。図10に示すメモリセル電源制御の構成においては、各ビット線対においてメモリセルを複数のグループに分割し、各メモリセルグループに対して、分割VDDソース線が配設される。すなわち、ビット線BL0,/BL0に対して、分割VDDソース線VDM0AおよびVDM0Bが列方向において平行に配設され、また、ビット線BL1,/BL1に対し、分割VDDソース線VDM1AおよびVDM1Bが設けられる。ビット線BL2,/BL2に対し、分割VDDソース線VDM2AおよびVDM2Bが設けられ、ビット線BL3,/BL3に対し、分割VDDソース線VDM3AおよびVDM3Bが設けられる。分割VDDソース線VDM0A-VDM3Aそれぞれに対応して、書込補助回路PCKa0-PCKa3が設けられ、分割VDDソース線VDM0B-VDM3Bそれぞれに対応して、書込補助回路PCKb0-PCKb3が設けられる。これらの書込補助回路PCKa0-PCKa3およびPCKb0-PCKb3は、先の図8に示す書込補助回路PCKaおよびPCKbと同様の構成を備え、対応する構成要素には、同一の参照番号を付す。これらの書込補助回路PCKa0-PCKa3およびPCKb0-PCKb3の各々は、対応のビット線対の各ビット線の電圧を受けるNANDゲートNG1と、対応のNANDゲートNG1の出力信号に従ってハイ側電源電圧VDDの供給ノード以下、VDD供給ノードと称すと対応の分割VDDソース線とを選択的に結合するPチャネルMOSトランジスタPT3を含む。この図10に示すメモリセル電源制御の構成において、データ読出時の動作は、先の実施の形態2に示す書込補助回路を用いた構成のそれと同じであり、ワード線選択に従って、各ビット線対において電位差が生じるものの、その電位差は小さく、対応のビット線の電位は、NANDゲートNG1により、Hレベルであると判定され、それぞれ分割VDDソース線VDM0A-VDM3AおよびVDM0B-VDM3Bは、ハイ側電源電圧VDDレベルに維持され、安定なデータの読出が行なわれる。列アドレス信号CAに従って、2:1セレクタ4b0および4b1により、それぞれ2:1選択が行なわれ、対応の2対のビット線のうち1対のビット線が選択され、2ビットデータDO0およびDO1が読出される。データ書込時においても、列アドレス信号CAに従って2:1セレクタ4b0および4b1が2:1選択を行い、ライトドライバ回路5a0および5a1が、それぞれ並行に書込データビットDI0およびDI1に従って選択列のビット線を駆動する。この場合、選択ワード線たとえばワード線WL3に接続されるメモリセルにおいて、放電が行なわれる。分割VDDソース線VDM0B-VDM3Bのうち選択列に対応する分割VDDソース線の電位が低下する既に、選択列の書込補助回路において、データ書込時、MOSトランジスタPT3は、すべてオフ状態にある。非選択列の分割VDDソース線は、ビット線電位はHレベルであると判定され、MOSトランジスタPT3はオン状態にあり、ハイ側電源電圧VDDレベルに維持され、記憶データは安定に保持される。一方、非選択ワード線に対して設けられる分割VDDソース線VDM0A-VDM3Aに対しては、対応のメモリセルは、すべて非選択状態であり、分割VDDソース線VDM0A-VDM3Aはフローティング状態であるものの、メモリセルにおいて、ハイ側電源ノードからロー側電源ノードへ電流が流れる経路は存在せず、分割VDDソース線VDM0A-VDM3Aは、電源電圧VDDレベルを維持する。具体的に、ワード線WL選択時において、たとえば、ビット線BL0および/BL0が選択された場合、分割VDDソース線VDM0Bの電圧レベルが降下し、対応のメモリセルMCの書込マージンが増大し、高速でビット線BL0および/BL0の書込データに応じたデータのメモリセルへの書込が行なわれる。このとき、ビット線BL1および/BL1は非選択状態であり、図示しないビット線負荷回路によりプリチャージされた電圧レベルから対応のメモリセルMCを介して電流が流れ、ビット線BL1および/BLの一方の電位レベルが低下するものの、その電位低下量は、データ読出時と同様であり、書込補助回路PCKb1は、NANDゲートNG1の出力信号がLレベルであり、MOSトランジスタPT3がオン状態であり、安定にハイ側電源電圧VDDがメモリセルに対して供給され、安定にデータを保持する。上述の動作は、ビット線対BL2,/BL2およびBL3,/BL3についても同様である。この図10に示す構成において、各メモリセル列に対応して設けられるVDDソース線を分割し、分割VDDソース線ごとに、その電圧レベルを、対応のビット線の電位に応じて制御することにより、VDDソース線の配線容量が低減され、データ書込時、分割VDDソース線の電位降下が高速となり、高速の書込を行なうことができ、また、書込完了後、選択列の分割VDDソース線の電位を高速で元の電源電圧レベルVDDレベルに復帰させることができ、書込時間を短縮することができる。分割VDDソース線の配線抵抗の影響は、先の実施の形態1におけるように、各列に1つの連続的に延在するVDDソース線を設け、両端に書込補助回路を設ける構成の場合と同様である。また、図10に示す構成においては、メモリセルアレイにおいて、VDDソース線を2分割し、分割VDDソース線の境界領域に、書込補助回路PCKa0-PCKa3を配置している。しかしながら、書込補助回路PCKa0-PCKa3は、分割VDDソース線VDM0A-VDM3Aの他方端2:1セレクタに近い端に配置され、メモリセルアレイ両端に、書込補助回路PCKa0-PCKa3およびPCKb0-PCKb3が対向して配置される構成が用いられてもよい。また、各列ごとに、VDDソース線は2分割構造とされているものの、この分割数はさらに大きくされてもよい。分割VDDソース線の分割数を大きくすることにより、その配線長を短くすることができ、応じて配線容量を低減でき、その電圧変化を高速化することができ、書込動作を高速化することができる。また、データビットそれぞれに対して2列のメモリセルが配置されているものの、データ1ビット当りに配列されるメモリセル列の数は2に限定されず、任意である。また、同時に入出力されるデータのビット数も8ビット、16ビットなど、さらに広いビット幅のデータが用いられてもよい。[実施の形態4]図11は、この発明の実施の形態4に従う書込補助回路の構成を示す図である。図11においては、1つのビット線対BL,/BLに対して設けられる書込補助回路PCKの構成を代表的に示す。メモリセルアレイにおける配置は、先の実施の形態1から3の構成のいずれが用いられてもよい。書込補助回路PCKは、ビット線BLおよび/BLの電圧レベルに従って、VDDソース線VDMのインピーダンスを調整する電源制御部VCTと、電源制御部VCTからのビット線電圧検出信号に従ってワンショットのパルス信号を発生するワンショットパルス生成回路10と、ワンショットパルス生成回路10の出力信号に従ってVDDソース線VDMをロー側電源電圧VSS;第2の電源電圧レベルへ駆動するNチャネルMOSトランジスタNT1を含む。電源制御部VCTは、ビット線BLおよび/BLの電圧を受けるNANDゲートNG1と、NANDゲートNG1の出力信号に従ってVDD供給ノードとVDDソース線VDMとを結合するPチャネルMOSトランジスタPT3を含む。したがって、電源制御部VCTは、先の実施の形態2および3における書込補助回路の構成に対応し、同様の構成を備える。ワンショットパルス生成回路10は、このNANDゲートNG1の出力信号を所定時間遅延しかつ反転する反転遅延回路11と、反転遅延回路11の出力信号とNANDゲートNG1の出力信号を受けるANDゲートAG1を含む。ワンショットパルス生成回路10は、NANDゲートNG1の出力信号の立上がりに応答して、所定の時間幅を有するワンショットパルス信号を生成する。このワンショットパルス信号のHレベル期間は、反転遅延回路11の有する遅延時間により決定される。図12は、図11に示す書込補助回路PCKのデータ書込時の動作を示す信号波形図である。以下、図12を参照して、図11に示す書込補助回路PCKの動作について説明する。データ書込時、ビット線BLまたは/BLの電位が、書込データに応じてHレベルからLレベルに変化すると、NANDゲートNG1の出力ノードNDAの電圧レベルがLレベルからHレベルに変化する。応じて、ワンショットパルス生成回路10から、所定期間Hレベルとなるワンショットのパルス信号が生成される。NANDゲートNG1の出力信号がHレベルとなると、MOSトランジスタPT3がオフ状態となり、VDDソース線VDMが、VDD供給ノードから分離される。このとき、また、ワンショットパルス生成回路10からのワンショットパルス信号ノードNDB上の信号は、Hレベルとなり、応じて、MOSトランジスタNT1がオン状態となる。VDD供給ノードから分離されたVDDソース線VDMが、ロー側電源ノードに結合され、その電圧レベルが低下する。選択メモリセルにおいて、ストレージノードND1,ND2:図示せずは、そのVDDソース線VDMの電位降下に応じてデータ保持特性が急激に低下し、高速でその電位レベルが、ビット線BLおよび/BLの電位レベルに応じて変化する。これにより、データ書込に要する時間ストレージノードND1およびND2の電位を、書込データに応じた電位レベルに設定するまでに要する時間を短縮することができ、高速書込が実現される。データ書込が完了すると、ワード線WLが非選択状態となり、ビット線BLおよび/BLが列選択回路により内部データ線から分離されて、それらの電圧レベルが、再び、図示しないビット線負荷回路により、元のプリチャージ電圧レベルに復帰する。このときには、ワンショットパルス生成回路10からのワンショットパルス信号は、既にLレベルであり、MOSトランジスタNT1はオフ状態である。このビット線BLおよび/BLのプリチャージ電位への復帰に従って、電源制御部VCTにおいてNANDゲートNG1の出力信号がLレベルとなり、応じてMOSトランジスタPT3により、VDDソース線VDMの電圧レベルが元の電圧VDDレベルに復帰する。この図11に示すように、ビット線電位変化に応答して、所定期間VDDソース線の電圧レベルをロー側電源電圧VSSレベル方向へ駆動して、その電圧レベルを強制的に低下させることにより、メモリセルの書込マージンが増大し、高速の書込を実現することができる。また、非選択メモリセルにおいては、実施の形態1から3と同様、データ書込モード時においても安定にデータを保持することができる。[実施の形態5]図13は、この発明の実施の形態5に従う書込補助回路PCKの構成を示す図である。この図13に示す電圧制御回路PCKにおいては、VDDソース線VDMを、ビット線BL,/BLの電位変化時第2の電源電圧ロー側電源電圧VSSレベルへ駆動するPチャネルMOSトランジスタPT4が設けられる。このMOSトランジスタPT4のオン/オフ状態の制御は、ワンショットパルス生成回路10により行なわれる。このワンショットパルス生成回路10は、電源制御部VCTに含まれるNANDゲートNG1の出力信号の立上がりに応答して所定期間Lレベルとなるワンショットのパルス信号を生成して、PチャネルMOSトランジスタPT4のゲートへ与える。電源制御部VCTの構成は、先の図11に示す電源制御部VCTの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。ワンショットパルス生成回路10は、反転遅延回路11と、反転遅延回路11の出力信号と電源制御部VCTのNANDゲートNG1の出力信号を受けるNANDゲートNG2を含む。このワンショットパルス生成回路10の生成するワンショットパルス信号のLレベル期間は、反転遅延回路11の有する遅延時間により決定される。図14は、図13に示す書込補助回路PCKのデータ書込時の動作を示す信号波形図である。以下、図14を参照して、図13に示す書込補助回路PCKの動作について説明する。データ書込時、選択列に対応するビット線BLおよび/BLの電圧レベルが、書込データに応じてHレベルおよびLレベルに駆動される。このビット線BLおよび/BLの電位変化に従って、電源制御部VCTからノードNDAに出力される信号がHレベルに立上がり、応じて、ワンショットパルス生成回路10からノードNDCへ与えられるワンショットパルス信号が所定期間Lレベルとなる。このノードNDCのLレベルの信号に応答して、MOSトランジスタPT4がオン状態となり、VDDソース線VDMが、ロー側電源電圧方向へ駆動される。このとき、MOSトランジスタPT3は、NANDゲートNG1の出力信号によりオフ状態であり、VDD供給ノードから分離されたVDDソース線VDMが、高速で、その電圧レベルが低下される。したがって、先の図11に示す実施の形態4に示される書込補助回路の構成と同様、書込マージンが増大し、選択メモリセルのストレージノードND1,ND2の電位レベルを書込データに応じて高速で変化させることができる。ビット線BLおよび/BLが非選択列のときまたはデータ読出モード時においては、ビット線BLおよび/BL電位はハイレベルであり、NANDゲートNG1の出力信号はLレベルであり、MOSトランジスタPT3がオン状態にある。NANDゲートNG1の出力信号がLレベルに固定されるため、ワンショットパルス生成回路10の出力ノードNDCはHレベルを維持し、MOSトランジスタPT4はオフ状態を維持する。したがって、非選択列のビット線およびデータ読出時のビット線は、VDDソース線VDMは確実に、ハイ側電源電圧VDDを供給されており、スタティックノイズマージンは確保されて安定にデータを保持する。図15は、図13に示すMOSトランジスタPT3およびPT4の断面構造を概略的に示す図である。MOSトランジスタPT3およびPT4は、Nウェル20内に形成される。PチャネルMOSトランジスタPT3は、Nウェル20の表面に間をおいて形成されるP型不純物領域21cおよび21dと、これらの不純物領域21cおよび21dの間のウェル領域表面上に図示しないゲート絶縁膜を介して形成されるゲート電極22bを含む。MOSトランジスタPT4は、Nウェル20の表面に間をおいて形成されるP型不純物領域21aおよび21bと、これらの不純物領域21aおよび21bの間のウェル領域表面上に図示しないゲート絶縁膜を介して形成されるゲート電極22aを含む。不純物領域21aが、ロー側電源電圧VSSを受けるように結合され、不純物領域21dが、ハイ側電源電圧VDDを受けるように結合される。ゲート電極22aおよび22bは、それぞれ図13に示すノードNDCおよびNDAに結合される。不純物領域21bおよび21cが、VDDソース線VDMに結合される。Nウェル20は、ハイ側電源電圧VDDレベルにバイアスされる。不純物領域21bおよび21cは、連続的に形成される不純物領域であってもよく、これらの間に、素子分離領域が形成されていてもよい。ノードNDAの電圧レベルが、Hレベル電圧VDDレベルのときには、MOSトランジスタPT3はオフ状態であり、VDD供給ノードとVDDソース線VDMとは分離される。一方、ノードNDCがLレベルのときには、不純物領域21aおよび21cの間にチャネルが形成され、VDDソース線VDMが、ロー側電源電圧VSSに結合される。VDDソース線VDMの電圧レベルが低下した場合、不純物領域21bとNウェル20の間のPN接合が深い逆バイアス状態となり、MOSトランジスタPT4のゲート-ソース間電圧の絶対値が相対的に小さくなり、電流駆動力が低下され、VDDソース線VDMの電圧レベルが低下しすぎるのを防止することができるバックゲートバイアス効果による。従って、VDDソース線VDMの電圧レベルが低下しすぎ、非選択メモリセルのデータ保持特性が劣化して、選択列かつ選択行のメモリセルの保持データが破壊されるという状態が生じるのを防止することができる。以上のように、この発明の実施の形態5に従えば、VDDソース線に対して、PチャネルMOSトランジスタを用いてビット線電位変化時フローティング状態のVDDソース線の電位レベルを強制的に低下させており、高速で、選択列のVDDソース線の電圧レベルを低下させるとともに、その電圧レベルの過剰低下を防止することができ、選択列の非選択行のメモリセルの保持データが破壊されるのを防止することができる。また、過剰にVDDソース線電圧が低下するのを防止することができ、応じて、書込完了時高速でVDDソース線を下の電圧レベルに復帰させることができる。[実施の形態6]図16は、この発明の実施の形態6に従う書込補助回路PCKの構成を示す図である。図16に示す書込補助回路PCKにおいて、VDDソース線VDMに対し、ダイオード接続されるPチャネルMOSトランジスタPT5が接続される。このダイオード接続されるPチャネルMOSトランジスタPT5は、ゲートおよびドレインがVDDソース線VDMに接続され、ソースがVDD供給ノードに結合される。電源制御部VCTの構成は、先の実施の形態1から5の書込補助回路の構成と同じであり、ビット線BLおよび/BLの電圧を受けるNANDゲートNG1と、NANDゲートNG1の出力信号に従ってVDDソース線VDMとVDD供給ノードとを選択的に分離するPチャネルMOSトランジスタPT3を含む。図17は、図16に示す書込補助回路PCKのデータ書込時の動作を示す信号波形図である。以下、図17を参照して、図16に示す書込補助回路PCKの動作について説明する。データ書込時、選択列において、ビット線BLおよび/BLの電圧レベルが、書込データに応じてHレベルおよびLレベルに変化する。ビット線BLおよび/BLの一方のビット線の電位降下に従って、NANDゲートNG1の出力信号がHレベルとなり、応じてMOSトランジスタPT3がオフ状態となる。ワード線WLが選択状態へ駆動されると、選択メモリセルを介して電流が流れ、VDDソース線VDMの電圧レベルが低下する。このVDDソース線VDMの電圧レベルが、電圧VDD-Vtp以上のときには、MOSトランジスタPT5はオフ状態になる。ここで、Vtpは、MOSトランジスタPT5のしきい値電圧の絶対値を示す。VDDソース線VDMの電圧レベルが、電圧VDD-Vtp以下となると、MOSトランジスタPT5がオン状態となり、VDDソース線VDMを、VDD供給ノードに結合し、VDDソース線VDMの電位低下を防止する。したがって、VDDソース線VDMの電圧レベルは、VDD-Vtpのレベルにクランプされる。電源制御部VCTの動作は、先の実施の形態1から6に示す構成と同様であるものの、クランプトランジスタPT5により、選択列のVDDソース線VDMの電圧レベルの過剰降下を防止することができ、選択列かつ非選択行のメモリセルのデータ保持特性が劣化するのを抑制でき、保持データが破壊されるのを防止することができる。なお、このVDDソース線VDMの電圧レベルクランプ素子としては、PNダイオードなどの別の素子が用いられてもよい。以上のように、この発明の実施の形態6に従えば、VDDソース線の電圧レベルの低下を抑制するための電圧クランプ手段を設けており、選択列/非選択行のメモリセルの保持データの破壊を防止することができるハイ側電源電圧が低下しすぎるのを防止することができ、応じてデータ保持特性の低下を抑制できるため。[実施の形態7]図18は、この発明の実施の形態7に従う書込補助回路PCKの構成を示す図である。図18に示す書込補助回路PCKは、以下の点で、図16に示す書込補助回路の構成と異なる。すなわち、電源制御部VCTにおいて、ビット線BLおよび/BLの電圧を受けるNANDゲートNG1に代えて、冗長信号CRD、ビット線BLおよび/BLの電圧を受けるNANDゲートNG3が設けられる。このNANDゲートNG3の出力信号に従って、MOSトランジスタPT3が、VDD供給ノードとVDDソース線VDMとを選択的に結合する。冗長信号CRDは、メモリセルアレイにおいて不良列を指定する信号であり、不良列のビット線は、常時非選択状態とされ、そのアドレスがスペアビット線対と置換される。この不良列のビット線をスペアビット線対と置換することにより、不良列アドレスを使用することが可能となり、不良列の救済が行なわれる。図18に示す電源制御回路PCKにおいては、また、ダイオード接続されるPチャネルMOSトランジスタPT5とVDD供給ノードの間に、インバータIV3の出力信号に従って選択的にオン状態となるPチャネルMOSトランジスタPT6が接続される。このインバータIV3へは、冗長信号CRDが与えられる。この図18に示す書込補助回路PCKの構成においては、VDDソース線VDMは、メモリセル列ごとに対応して配置され、各列でその電圧レベルが調整されるものの、さらに、不良列救済時において、不良列に対する電源制御を行なう。すなわち、不良列に対しては、冗長信号CRDがLレベルに設定され、NANDゲートNG3の出力信号はHレベルに固定され、応じて、MOSトランジスタPT3は常時オフ状態に設定される。また、インバータIV3の出力信号がHレベルとなり、MOSトランジスタPT6が常時オフ状態となり、VDD供給ノードとMOSトランジスタPT5の間の電流経路は遮断される。したがって、不良列に対しては、VDDソース線VDMは、VDD供給ノードから完全に分離され、不良列の不良メモリセルに起因するリーク電流の経路を遮断し、消費電力を低減する。一方、不良メモリセルが存在しない正常列に対しては、冗長信号CRDはHレベルに設定される。この場合、NANDゲートNG3は、ビット線BLおよび/BLの電位に従って、その出力信号の論理レベルが決定され、また、インバータIV3の出力信号はLレベルに固定され、MOSトランジスタPT6がオン状態となる。したがって、この場合には、先の図16に示す書込補助回路PCKと同様の動作が実現される。図19は、この発明の実施の形態7に従う半導体記憶装置の要部の構成を概略的に示す図である。図19において、メモリセルアレイは、正規メモリセルMCが行列状に配列される正規メモリセルアレイ1nと、不良列救済のためのスペアメモリセルSMCが配列されるスペアメモリセルアレイ1sを含む。冗長置換救済において、不良列を除いてビット線とコラムデコーダの出力との対応をずらせる、いわゆるシフトリダンダンシィ方式に従って不良列の救済が行なわれてもよい。しかしながら、ここでは、不良列の救済を示すために、単に正規メモリセルアレイの不良列をスペアビット線対で置換して不良列を救済する構成を示す。正規メモリセルアレイ1nには、ビット線対BLPが配置され、各ビット線対BLPに対応して、VDDソース線VDMが配設され、VDDソース線VDMそれぞれに対応して、書込補助回路PCKが配置される。スペアメモリセルアレイ1sにおいても、スペアビット線対SBLがスペアメモリセル列SMCに対応して配置され、また、スペアビット線対SBLPに対応して、スペアVDDソース線SVDMが配設される。このスペアメモリセルアレイ1sにおけるスペアビット線対SBLPの数は、救済可能な不良列の数に応じて定められる。列選択回路は、正規メモリセルアレイ1nに対応して配置される正規列選択回路4nと、メモリセルアレイ1sに対応して配置される冗長列選択回路4sを含む。この正規列選択回路4nおよび冗長列選択回路4sの動作を制御するために、冗長列置換制御回路20が設けられる。冗長列置換制御回路20は、内部に不良列を特定する不良列アドレスを格納するプログラム回路を含み、列アドレス信号CAとプログラムされた不良列アドレスとの一致/不一致に従って正規列選択イネーブル信号NEおよびスペア列選択イネーブル信号NEZを生成する。アドレス指定された選択列が、正常列の場合には、冗長列置換制御回路20は、正規選択イネーブル信号NEを活性化し、正規列選択回路4nが、アドレス指定された列に対応するビット線対BLPを選択する。冗長列選択回路4sは非活性状態にあり、スペア列は非選択状態に維持される。一方、列アドレス信号CAが、不良列を指定する場合には、冗長列置換制御回路20が、不良スペア列置換イネーブル信号NEZを活性化し、冗長列選択回路4sが、対応の冗長置換用のスペアビット線対SBLPを選択する。その場合、正規列選択回路4nにおいては、列選択動作は停止される信号NEが非活性状態。書込補助回路PCKに対して、各列単位で書込補助回路PCKのイネーブル/ディスエーブルを制御するセル電源制御ユニット22が設けられる。このセル電源制御ユニット22は、不良列情報に従って、対応の書込補助回路PCKに対する冗長信号CRDを生成する。図20は、図19に示すセル電源制御ユニット22に含まれる1列のVDDソース線に対する冗長信号を生成する回路の構成の一例を示す図である。図20において、冗長信号生成部は、ハイ側電源ノードと内部ノードND10の間に接続される溶断可能なリンク素子FLと、内部ノードND10に一端が接続される高抵抗抵抗素子Zと、内部ノードND10の電圧信号を反転するインバータIV10と、インバータIV10の出力信号を反転して冗長信号CRDを生成するインバータIV11と、高抵抗抵抗素子Zとロー側電源ノードの間に接続されかつそのゲートにインバータIV10の出力信号を受けるNチャネルMOSトランジスタNT10と、高抵抗抵抗素子Zとロー側電源ノードの間に接続されかつそのゲートにリセット信号RSTを受けるNチャネルMOSトランジスタNT11を含む。リセット信号RSTは、システムリセット時または電源投入時、所定期間Hレベルとなる。また、不良列に対するリンク素子FLが溶断される。リンク素子FLが溶断されているときには、ノードNDは、ハイ側電源ノードVDDから分離される。リセット信号RSTに従ってMOSトランジスタNT11がオン状態となると、高抵抗抵抗素子Zを介して、内部ノードND10がロー側電源ノードの電圧レベルに駆動される。応じて、インバータIV10の出力信号がHレベルとなり、MOSトランジスタNT10がオン状態となる。リセット信号RSTがLレベルとなり、MOSトランジスタNT11がオフ状態となっても、ノードND10は、高抵抗抵抗素子ZおよびMOSトランジスタNT10により、ロー側電源ノードの電圧レベルに維持される。この状態においては、冗長信号CRDは、インバータIV11によりLレベルに固定され、不良列に対するVDDソース線の電源制御は停止され、対応のVDDソース線は、常時フローティング状態に維持される。一方、リンク素子FLが非溶断状態の場合には、内部ノードND10は、ハイ側電源ノードVDDに結合される。リセット信号RSTに従ってMOSトランジスタNT11がオン状態となっても、高抵抗抵抗素子Zの抵抗値により、ノードND10は、Hレベル電圧VDDレベルを維持する。したがって、インバータIV10の出力信号はLレベルとなり、MOSトランジスタNT10はオフ状態である。したがって、リセット信号RSTがLレベルとなった後においては、内部ノードND10は、電圧VDDレベルに維持され、応じて、冗長信号CRDがHレベルに維持される。MOSトランジスタNT10は、インバータIV10の出力信号によりオフ状態であり、冗長信号生成部において貫通電流が流れる経路は遮断される。セル電源ユニット22の構成としては、不良列をスペア列と置換する構成に対するセル電源制御ユニットの構成が示されているものの、シフトリダンダンシ方式に従って不良列の救済が行われても良い。シフトリダンダンシィ方式で不良列を救済する場合、列デコーダからの列選択信号の列選択ゲートに対する伝播経路が切換えられる。この経路切換指定用の信号を用いて、セル電源制御ユニット22において、冗長信号CRDが生成されても良い。すなわち、各列選択信号の列選択ゲートに対する伝播経路が、2つあり、1つの信号伝播経路が利用される場合、不良列の列選択ゲートに対しては列選択信号が伝播されないように経路が切り換えられる。従って、不良列において、列選択信号の伝播経路が切り換えられることなり、隣接列の列選択信号伝播経路を設定する信号と不良列の列選択信号の伝播経路を設定する信号とは論理レベルが異なる。従って、各列において、隣接列対の列選択信号伝播経路設定信号の論理が同じか異なるかを判定するゲート回路を利用することにより、各列に対して冗長信号を生成することができる。以上のように、この発明の実施の形態7に従えば、不良列に対するVDDソース線に対する電源制御を停止し、対応のVDDソース線をフローティング状態に設定しており、不良列のメモリセルによりリーク電流が流れるのを防止することができ、応じて消費電流を低減することができる。[実施の形態8]図21は、この発明の実施の形態8に従う書込補助回路PCKの構成を示す図である。図21に示す書込補助回路PCKにおいては、電源制御部VCTのNANDゲートNG1の出力信号を受けるインバータIV13と、インバータIV13の出力信号に従って、VDDソース線VDMを、中間電圧供給ノードに結合するPチャネルMOSトランジスタPT13が設けられる。電源制御部VCTは、先の実施の形態1から7と同様、NANDゲートNG1およびPチャネルMOSトランジスタPT3を含む。MOSトランジスタPT3は、通常の電源電圧VDD1を受けるノードVDD供給ノードに結合される。一方、MOSトランジスタPT13は、この通常の電源電圧VDD1よりも低い電圧VDD2を受ける中間電圧ノードに結合される。図22は、図21に示す書込補助回路PCKの書込時の動作を示す信号波形図である。以下、図22を参照して、この図21に示す書込補助回路PCKのデータ書込時の動作について説明する。データ書込時、ビット線BLおよび/BLには、書込データに応じた電圧が供給され、これらのビット線の電圧が、HレベルおよびLレベルに駆動される。応じて、電源制御部VCTにおいて、NANDゲートNG1の出力信号がHレベルとなり、MOSトランジスタPT3がオフ状態となり、VDDソース線VDMは、電圧VDD1を供給するノードから分離される。一方、インバータIV13の出力信号がLレベルとなり、応じてMOSトランジスタPT13がオン状態となり、VDDソース線VDMが中間電圧VDD2を受ける。この電圧VDD2は、電源電圧レベルの電圧VDD1よりも低い電圧レベルである。データ書込時、確実に、VDDソース線VDMの電圧レベルを低下させ、メモリセルの書込マージンを増大させることができ、高速でデータの書込を行なうことができる。この場合、中間電圧VDD2を生成する回路から電圧VDD2が発生されており、ダイオード接続されたMOSトランジスタを用いる場合などのように、トランジスタパラメータによるしきい値電圧のばらつきの影響を受けることなく所望の電圧レベルに、VDDソース線VDMの電圧レベルを設定することができる。応じて、確実に、非選択列/選択行のメモリセルのスタティックノイズマージンを大きな状態に設定することができ、保持データの破壊を確実に防止することができる。図23は、図21に示す2つの電圧VDD1およびVDD2を発生する電源電圧発生部の構成を概略的に示す図である。図23において、電源電圧発生部は、外部からの電源電圧VDDを受けて、ノイズ除去などの安定化処理を行なってセル電源電圧VDD1を生成する電源回路25と、電源回路25の出力電圧VDD1を降圧して中間電圧VDD2を生成する降圧回路26を含む。電源回路25は、単に、ノイズ除去などのフィルタ処理を行なって、外部からの電源電圧VDDと同一電圧レベルのセル電源電圧VDD1を生成する。降圧回路26については、基準電流発生回路の出力電流を電圧に変換する回路などの構成により、中間電圧VDD2を生成してもよく、また、たとえばDRAMダイナミックランダムアクセスメモリなどにおいて用いられ構成、すなわち、基準電圧と中間電圧VDD2に対応する電圧とを比較し、比較結果に従って電源ノードからVDD2電源線へ電流を供給するフィードバック制御型の内部降圧回路VDC;ボルテージダウンコンバータが用いられてもよい。図23に示す電源電圧発生回路を利用することにより、外部からの電源電圧VDDから、所望の電圧レベルの安定なセル電源電圧VDD1および中間電圧VDD2を生成することができる。この発明の実施の形態8に従えば、VDDソース線電圧を、ビット線電圧に従って、通常の電源電圧VDD1とそれより低い中間電圧VDD2の間に切換えており、データ書込時、確実に所望の電圧レベルに、VDDソース線電圧を選択列に対して設定することができ、安定にかつ高速でデータの書込を行なうことができる。また、中間電圧を利用することにより、選択列のVDDソース線電圧を所望の電圧レベルに設定することができ、非選択メモリセルのデータ保持特性が劣化するのを防止することができ、非選択メモリセルの保持データが破壊されるのを防止することができる。[実施の形態9]図24は、この発明の実施の形態9に従う半導体記憶装置の要部の構成を示す図である。図24においては、1列に整列されるメモリセルMCに対する書込補助回路の構成を示す。メモリセルMCは、4行1列に配列され、各行に対応してワード線WL0-WL3が配設される。メモリセル列に対応してビット線BLおよび/BLが配設される。メモリセル列それぞれに対応して、先の実施の形態1から8と同様、VDDソース線VDMが配設される。さらに、VDDソース線VDMと平行にメモリセル列それぞれに対応して、ダミーVSSソース線DVSMが配設される。メモリセルに対してロー側電源電圧VSSを供給するVSSソース線は図においては示していないが、別途配置される。書込補助回路PCKaおよびPCKbは、VDDソース線VDMおよびダミーVSSソース線DVSMの両端に対向して配置され、ダミーVSSソース線DVSMのプリチャージおよびVDDソース線VDMおよびダミーVSSソース線DVSMの選択的結合を行なって、ダミーVSSソース線の蓄積電荷を利用してVDDソース線VDMの電圧レベルを調整する。書込補助回路PCKaおよびPCKbは、同一の構成を有し、対応する部分には同一参照番号を付す。書込補助回路PCKaおよびPCKbの各々は、ビット線BLおよび/BLの電圧レベルの変化に従って、VDDソース線VDMのVDD供給ノードと分離する電源制御部VCTと、この電源制御部VCTに含まれるNANDゲートNG1の出力信号を反転するインバータIV15と、NANDゲートNG1およびインバータIV15の出力信号に従って、VDDソース線VDMとダミーVSSソース線DVSMを選択的に接続するトランスミッションゲートTXと、インバータIV15の出力信号に従ってダミーVSSソース線DVSMをロー側電源ノードVSS供給ノードに結合するNチャネルMOSトランジスタNT15を含む。トランスミッションゲートTXは、PチャネルMOSトランジスタとNチャネルMOSトランジスタの並列体からなるCMOSトランスミッションゲートで構成され、電圧信号を、しきい値電圧の損失を生じさせることなく伝達する。図25は、図24に示す書込補助回路データ書込時の動作を示す信号波形図である。以下、図25を参照して、図24に示す書込補助回路PCKaおよびPCKbの動作について説明する。スタンバイ状態時およびデータ読出時においては、ビット線BLおよび/BLの電圧レベルは論理ハイレベルであり、NANDゲートNG1の出力信号ノードNDAの電位は、Lレベルである。応じて、MOSトランジスタPT3およびNT15がオン状態、また、トランスミッションゲートTXが非導通状態である。したがって、VDDソース線VDMがハイ側電源電圧VDDレベルに維持され、またダミーVSSソース線DVSMは、ロー側電源電圧VSSレベルに維持される。データ書込が始まり、選択列のビット線BLおよび/BLに書込データが伝達されると、ビット線BLおよび/BLの電圧レベルが書込データに応じて変化する。ビット線BLおよび/BLの電位変化に従って、電源制御部VCTにおいて、NANDゲートNG1の出力信号ノードNDAの電圧がHレベルとなる。応じて、MOSトランジスタPT3およびNT15がオフ状態となる。一方、トランスミッションゲートTXがオン状態となり、VDDソース線VDMおよびダミーVSSソース線DVSMが電気的に結合される。これらのVDDソース線VDMおよびダミーVSSソース線DVSMはフローティング状態であり、これらのダミーVSSソース線DVSMとVDDソース線の間で蓄積電荷の移動が生じる。VDDソース線VDMの容量がCd、ダミーVSSソース線の容量がCsとすると、トランスミッションゲートTX導通後のソース線VDMおよびDVSMの電位Vは、次式で示すように、容量比Cs/Cdで決定される電圧レベルとなる。V=CdVDD/CdCsただし、ロー側電源電圧VSSは接地電圧0Vとする。たとえば、容量比Cd:Csを10:1に設計した場合、VDDソース線の電位は、トランスミッションゲートTXによるイコライズにより、ほぼ10/11倍の電圧レベルとなり、約10低下する。これにより、選択メモリセルMCにおいて、ハイ側電源ノードの電圧レベルが低下し、書込マージンが増大し、メモリセルの記憶データの反転を容易に行なうことができ、書込時間を短縮することができ、また確実に書込を行なうことができる。非選択メモリセルにおいては、ストレージノードの電圧レベルは最大、読出時と同様の変化が生じるだけであり、安定に記憶データを保持することができる。また、この電荷再分配の場合、VDDソース線VDMの電圧レベルが、メモリセルへの書込による放電により電圧レベルが低下する場合に比べて、より高速でVDDソース線の電位が低下するため、より高速な書込動作を実現することができる。書込完了後、図示しないビット線負荷回路により、ビット線BLおよび/BLの電圧レベルがそれぞれ元のHレベル電圧VDDレベルとなると、NANDゲートNG1の出力信号がLレベルとなり、応じて、トランスミッションゲートTXがオフ状態となり、MOSトランジスタPT3およびNT15がオン状態となる。応じて、VDDソース線VDMおよびダミーVSSソース線DVSMの電圧レベルは、それぞれ、ハイ側電源電圧VDDおよびロー側電源電圧VSSレベルに復帰する。このダミーVSSソース線DVSMは、VDDソース線VDMと同一配線層または異なる配線層でありかつメモリセルMC上を延在する配線を用いて配置する。これにより、各列ごとにVDDソース線VDMおよびダミーソース線DVCMを配置することができ、また、VDDソース線VDMおよびダミーVSSソース線DVSMの配線長さをメモリセルの行数が増大しても同一することができ、応じて、容量比Cd:Csも一定に維持することができる。従って、メモリセルアレイの行/列数が変更される場合においても、VDDソース線VDMおよびダミーVSSソース線DVSMを列方向に直線的に延在させるだけであり、配線レイアウトにおいて再設計を行なう必要がなく、またメモリセルアレイのレイアウト変更を行なう必要がない。また、同一レイアウトの書込補助回路を利用することができ、メモリセルアレイ構成変更時のセル電源制御ユニット部の面積増大も抑制される列の数に応じて書込補助回路の数が変更されるだけであり、列方向のメモリセルの数が増大しても書込補助回路の構成は変更する必要はない。なお、このVDDソース線VDMおよびダミーVSSソース線DVSMの配線容量比については、VDDソース線VDMに、メモリセルMCのハイ側電源ノードVHが接続され、その寄生容量が存在する。ハイ側電源ノードVHの寄生容量を考慮して、VDDソース線VDMおよびダミーVSSソース線DVSMの容量比を設定することにより、ソース線VDMおよびDVSMの列方向の長さが延びる場合においても、同様、寄生容量を考慮した配線容量比は同じとなる。以上のように、この発明の実施の形態9に従えば、データ書込時、ビット線電圧に従って、ダミーVSSソース線およびVSSソース線をフローティング状態とするとともに、これらは電気的に短絡しており、高速で、VDDソース線の電圧レベルを低下させることができ、選択メモリセルの書込マージンを増大させることができ、高速でデータの書込を行なうことができる。[実施の形態10]図26は、この発明の実施の形態10に従うメモリセル回路の構成を示す図である。この図26においては、1列に配設されるメモリセルに対する書込補助回路の構成を示す。メモリセルMCは、図26においては、4行1列に配列され、各行に対応してワード線WL0-WL3が配設される。メモリセル列に対応して、ビット線BLおよび/BLが配設され、これらのビット線BLおよび/BLは、それぞれ列選択ゲートCSGおよびビット線負荷回路9に結合される。この構成は先の実施の形態1から9までの構成と同じであり、また従来のメモリセルアレイの配置と同様である。メモリセル列それぞれに対応して、ロー側電源電圧VSSを伝達するVSSソース線VSMが配設される。この実施の形態10においては、セル電源線PVLセル0-PVLnとして、VSSソース線VSMが用いられる。VSSソース線VSMの電圧レベルインピーダンスを、対応の列のビット線BLおよび/BLの電圧レベルに従って制御する。このVSSソース線VSMの両端に、書込補助回路PCKcおよびPCKdが配設される。これらの書込補助回路PCKcおよびPCKdは、同一構成を有し、ロー側電源ノードとVSSソース線VSMの間に直列に接続されるNチャネルMOSトランジスタNT20およびNT21を含む。MOSトランジスタNT20およびNT21のゲートは、それぞれ対応の列のビット線BLおよび/BLに接続される。VSSソース線VSMは、各列ごとに分離して配置される。図27は、図26に示すメモリセルMCの内部接続を概略的に示す図である。図27に示すように、ドライバトランジスタNQ1およびnQ2のソース側ノード、すなわちロー側電源ノードVLが共通にVSSソース線VSMに結合される。負荷トランジスタPQ1およびPQ2のソースノード、すなわちハイ側電源ノードVHへは、常時、電源電圧VDDが供給される。ストレージノードND1およびND2は、それぞれ、アクセストランジスタNQ3およびNQ4を介してビット線BLおよび/BLに結合される。図28は、図26に示すメモリセル回路の動作を示す信号波形図である。以下、図28を参照して、図26および図27に示すメモリセル回路の動作について説明する。データ読出時、ワード線WLが選択状態へ駆動され、メモリセルMCはアクセストランジスタNQ3およびNQ4が導通する。応じて、ストレージノードND1およびND2がビット線BLおよび/BLに結合され、このストレージノードND1およびND2の保持データに応じてビット線BLおよび/BLの電位レベルが変化する。しかしながら、この場合、ビット線負荷回路9からのカラム電流により、ビット線BLおよび/BLの電位変化は小さく、その電圧レベルはともにMOSトランジスタNT20およびNT21のしきい値電圧Vthよりも十分高い電圧レベルである。したがって、MOSトランジスタNT20およびNT21はともにオン状態にあり、VSSソース線VSMは、ロー側電源ノードに結合され、安定に、ロー側電源電圧VSSレベルに維持される。したがって、カラム電流に応じてストレージノードND1またはND2の電圧レベルが上昇しても、ノイズマージンは十分に大きく、メモリセルMCは、安定にデータを保持する。このデータ読出時においては、選択メモリセルおよび非選択メモリセルいずれにおいても、安定にロー側電源電圧VSMが、ロー側電源電圧VSSレベルに維持され、また、ハイ側電源ノードVHもハイ側電源電圧VDDに結合されて、スタティックノイズマージンは十分に確保され、安定に記憶データを保持する。データ書込時、まず、ビット線BLおよび/BLの電圧レベルが、書込データに応じて変化する。この場合、Lレベルへ駆動されるビット線の電圧レベルが、MOSトランジスタNT20またはNT21のしきい値電圧Vthよりも低下すると、MOSトランジスタNT20またはNT21がオフ状態となり、VSSソース線VSMがロー側電源ノードから分離され、VSSソース線VSMがフローティング状態となる。データ書込時に記憶データと逆論理レベルのデータが書込まれる状態を考える。ワード線WLが選択状態へ駆動され、応じてアクセストランジスタNQ3およびNQ4がオン状態となると、ビット線BLおよび/BLとストレージノードND1およびND2の間に電流が流れ、ストレージノードND1およびND2の電圧レベルが変化する。この後、アクセストランジスタNQ3およびNQ4とドライバトランジスタNQ1およびNQ2のβ比に従ってインバータラッチのラッチ能力に応じて、ストレージノードの電圧レベルが変化する。この電圧変化時において、メモリセルMC内におけるハイ側電源ノードVHからロー側電源ノードVLへの貫通電流およびビット線からの書込電流により、メモリセルMCにおいてロー側電源ノードVLへ電流が流れ、VSSソース線VSMの電圧レベルが上昇する。VSSソース線VSMの電圧レベルが上昇すると、メモリセルMCの書込マージンが増大し、ビット線BLおよび/BLの書込データに応じて、ストレージノードND1およびND2の電圧レベルが高速で変化し、正常にデータの書込を行なうことができる。ストレージノードND1およびND2の電圧レベルが、それぞれハイ側電源電圧VDDおよびロー側電源電圧VSSレベルに駆動されると、メモリセルMCにおいて貫通電流が流れる経路が遮断され、VSSソース線VSMの電圧レベルの上昇は停止する。メモリセルへのデータの書込が完了すると、ビット線BLおよび/BLは、列選択ゲートCSGにより内部データ線から分離されるとともに、ビット線負荷回路9によりハイ側電源電圧VDDレベルに駆動される。ビット線BLおよび/BLの電位上昇に従って、オフ状態のMOSトランジスタNT20またはNT21が、オン状態となり、VSSソース線VSMがロー側電源ノードに結合され、その電圧レベルがロー側電源電圧VSSレベルに復帰する。選択行および選択列のメモリセルMCにおいては、対応のワード線が選択状態にあるため、ビット線BLおよび/BLがストレージノードND1およびND2に結合される。しかしながら、書込データは伝達されておらず、ビット線負荷回路9によりプリチャージされた電圧レベルにビット線BLおよび/BLが保持されており、データ読出と同様の微小電位変化が対応のビット線に生じるだけであり、この非選択列かつ選択行のメモリセルは、安定に記憶データを保持するVSSソース線VSMは、ロー側電源電圧をVSSレベルに維持されるため。以上のように、この発明の実施の形態10に従えば、メモリセル電源線PVLとしてVSSソース線を用い、データ書込時、ロー側セル電源電圧VSSをビット線電圧に応じて調整する場合においても、書込時の選択メモリセルのデータ保持特性を低下させて、高速で書込を行なうことができる。[実施の形態11]図29は、この発明の実施の形態11に従うメモリセル回路の構成を示す図である。この図29に示すメモリセル回路は、以下の点で、図26に示すメモリセル回路とその構成が異なる。すなわち、書込補助回路PCKcおよびPCKd各々において、ビット線BLおよび/BLの電圧を受けるANDゲートAG10と、ANDゲートAG10の出力信号を受けるNチャネルMOSトランジスタNT22が設けられる。MOSトランジスタNT22は、ロー側電源ノードとVSSソース線VSMの間に結合され、導通時、ロー側電源ノードとVSSソース線VSMを結合する。この図29に示すメモリセル回路の他の構成は、図26に示すメモリセル回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。この図29に示すメモリ構成においては、実質的にその動作は、先の実施の形態10に示すメモリセル回路の動作の同じである。しかしながら、データ書込時、ビット線BLおよび/BLの一方が、ANDゲートAG10の入力論理しきい値よりも低下すると、ANDゲートAG10の出力信号がLレベルとなり、応じて、MOSトランジスタNT22がオフ状態となる。応じて、VSSソース線VSMがフローティング状態となり、その電圧レベルが、選択メモリセルにおける書込電流および貫通電流より上昇し、選択メモリセルの書込マージンが増大し、高速の書込が実現される。選択行かつ非選択列のメモリセルにおいては、メモリセルのストレージノードND1,ND2が、対応のビット線に接続されるものの、この場合、ビット線BLおよび/BLがビット線負荷回路9にもプリチャージされた電圧レベルからわずかに低下するだけであり、その電圧レベルはANDゲートAG10の入力論理しきい値よりも高い電圧レベルであり、安定に記憶データを保持する。また、非選択行かつ選択列のメモリセルにおいては、ストレージノードND1,ND2は、対応のビット線BLおよび/BLから分離されており、電流が流れる経路は存在せず、ストレージノードの電圧レベルは、安定に維持される。したがって、この図29に示す構成においても、これまでの実施の形態と同様に、非選択メモリセルの記憶データの破壊を生じさせることなく高速でデータの書込を行なうことができ、また、保持データ読出時においても、安定に保持データを保持することができる。また、図29に示す書込補助回路PCKcおよびPCKdにおいては、ロー側電源ノードとVSSソース線VSMの間に1つのMOSトランジスタが配置されるだけである。したがって、VSSソース線VSMの配線抵抗をより低減することができ、メモリセルデータ読出時におけるカラム電流を、メモリセルを介してロー側電源ノードVSSへ高速で放電することができ、高速の読出を実現することができる。なお、この図29に示す構成においても、VSSソース線VSMは、メモリセル列の所定数行のメモリセルごとに分割され、それぞれに、書込補助回路が配置されてもよい。以上のように、この発明の実施の形態11に従えば、ビット線電圧をANDゲートで受け、このANDゲートの出力信号に従ってVSSソース線をロー側電源ノードに選択的に結合しており、メモリセルのデータの安定読出および高速書込を実現することができるとともに、VSSソース線の配線抵抗が等価的に低減され、高速の読出を行なうことができる。VSSソース線の電圧レベルを制御する構成としては、先のVDDソース線の電圧レベルを制御する構成、特に特定の電源電圧レベルに維持するクランプするまたは別の電圧源に結合するなどの構成をまた利用することができる。すなわち、たとえばVSSソース線と接地ノードとの間に、ダイオード接続されたMOSトランジスタで構成されるクランプ素子を設けることにより、VDDソース線VSMの電圧レベルが、このダイオード接続されるMOSトランジスタのしきい値電圧以上に上昇するのを抑制することができる。また、ダミーVDDソース線を用いて、VSSソース線とデータ書込時選択的に結合することにより、VSSソース線の電圧レベルを上昇させることができる。さらに、このVSSソース線を、データ書込時選択列に対して、所定の中間電圧を供給する電源ノードに結合することにより、安定に所望の電圧レベルにVSSソース線を選択列に対して決定することができ、高速確認を安定に行なうことができる。[実施の形態12]図30は、この発明の実施の形態12に従う半導体記憶装置の要部の構成を概略的に示す図である。この図30に示す半導体記憶装置においては、メモリセルアレイの基板領域30に、PウェルおよびNウェルが、PウェルがNウェルに挟まれるように交互に配置される。このPウェルPWと両側のNウェルNW1およびNW2により、一列に整列するメモリセルMCを配置するメモリセル列形成領域MFRが構成される。メモリセル列形成領域MFRにおいて、PウェルPWにメモリセルのNチャネルMOSトランジスタが形成され、Nウェルに負荷トランジスタを構成するPチャネルMOSトランジスタが形成される。メモリセル列形成領域MFRに対応してビット線BLおよび/BLが配置される。また、メモリセル列形成領域MFRにそれぞれ対応して、書込補助回路PCKが配置される。この書込補助回路PCKは、対応のビット線BLおよび/BLの電位に従って、対応のPウェルPWの電位を調整する。したがってこの実施の形態12における書込補助回路PCKは、メモリセルのNチャネルMOSトランジスタのバックゲート電位をビット線BLおよび/BLの電圧に従って調整する。このため、各PウェルPWに対して個々に書込補助回路PCKからのバックゲート電圧VSBが供給される。図31は、図30に示すメモリセルMCの配置を概略的に示す図である。メモリセルMCに対して、中央部にPウェルPWが配置され、その両側にNウェルNW1およびNW2が配置される。メモリセルMCにおいて、ロー側電源ノードVLとストレージノードND1の間に、NチャネルMOSトランジスタNQ1が配置され、ストレージノードND1とビット線BLの間にNチャネルMOSトランジスタNQ3が配置される。また、ロー側電源ノードVLとストレージノードND2の間に、NチャネルMOSトランジスタNQ2が配置され、ストレージノードND2とビット線/BLの間にNチャネルMOSトランジスタNQ4が配置される。MOSトランジスタNQ1およびNQ2のゲートが、それぞれ、ストレージノードND2およびND1に結合され、MOSトランジスタNQ3およびNQ4のゲートへワード線WLが接続される。これらのMOSトランジスタNQ1-NQ4が、PウェルPW内に形成され、これらのMOSトランジスタNQ1-NQ4のバックゲートへは、共通に対応の書込補助回路からの基板電圧VSBが供給される。メモリセルMCにおいては、さらに、NウェルNW1およびNW2に、それぞれPチャネルMOSトランジスタPQ1およびPQ2が配置される。MOSトランジスタPQ1はハイ側電源ノードVHとストレージノードND1の間に接続されかつそのゲートはストレージノードND2に接続され、MOSトランジスタPQ2が、ハイ側電源ノードVHとストレージノードND2の間に接続されかつそのゲートが、ストレージノードND1に結合される。これらのMOSトランジスタPQ1およびPQ2のバックゲートは特に示示していないが、対応のNウェルNW1およびNW2のバイアス電圧によりバイアスされる。NウェルNW1およびNW2は、隣接列のメモリセルの負荷トランジスタを形成する領域と共有される。なお、この図31に示すメモリセルの配置は一例であり、メモリセル列ごとに、中央部に、Nウェルが配置され、負荷トランジスタが形成され、その両側にPウェルが設けられて、アクセストランジスタおよびドライバトランジスタがそれぞれビット線BLおよび/BL用に配置されてもよい。この場合、隣接列のメモリセルのウェル領域を分離するために、Pウェルが各列ごとに接合分離などの適当な分離構造を用いて分離される。図32は、図30に示す書込補助回路PCKの構成およびウェルバイアス電圧VSBを発生する回路の構成の一例を示す図である。図32において、書込補助回路PCKは、ビット線BLおよび/BLの電圧を受けるANDゲートAG30と、ロー側電源ノードとウェルバイアス電圧伝達線SBLの間に接続され、かつANDゲートAG30の出力信号に応答して選択的にオン状態となるNチャネルMOSトランジスタNT30と、ANDゲートAG30の出力信号を受けるインバータIV30と、インバータIV30の出力信号に従って選択的にオン状態となり、バイアス電圧発生回路30のバイアス電圧を伝達するNチャネルMOSトランジスタN32を含む。バイアス電圧発生回路30は、ハイ側電源ノードとノードNDIの間に接続される高抵抗の抵抗素子31と、ノードNDIとロー側電源ノードの間に接続されかつそのゲートがノードNDIに接続されるNチャネルMOSトランジスタ32を含む。このMOSトランジスタ32は、ダイオードモードで動作し、ノードNDIに、そのしきい値電圧Vthnの電圧を生成する。MOSトランジスタ32のしきい値電圧Vthnは、ロー側電源電圧VSSよりも高い電圧レベルでありかつ、PウェルPWとNチャネルMOSトランジスタのN型不純物領域の間のPN接合の順方向降下電圧Vfよりも低い電圧レベルである。図33は、図30から図32に示す書込補助回路の動作を示す信号波形図である。以下、図33を参照して、図30から図32に示す回路の動作について説明する。ビット線BLおよび/BLの電圧レベルは、図示しないビット線負荷回路により、Hレベルにプリチャージされている。データ読出時においては、選択列においては、ビット線BLおよび/BLの電位振幅は小さく、それらの電圧レベルは、ANDゲートAG30の入力論理しきい値よりも高い状態にあり、ANDゲートAG30の出力信号はHレベルである。応じて、MOSトランジスタNT30がオン状態、MOSトランジスタNT32はオフ状態であり、PウェルPWPW1、PW2へのバイアス電圧VSBは、ロー側電源電圧VSSレベルに維持されて、安定にデータの読出が行なわれる。一方、データ書込時において、ビット線BLおよび/BLの電圧レベルは書込データに応じて変化すると、ビット線BLおよび/BLの一方の電位降下に従って、ANDゲートAG30の出力信号がHレベルからLレベルに低下する。応じて、MOSトランジスタNT30がオフ状態となり、一方、MOSトランジスタNT32がオン状態となり、ウェルバイアス電圧伝達線SBLへは、バイアス電圧発生回路30からのバイアス電圧がウェルバイアス電圧VSBとして伝達される。バイアス電圧発生回路30の発生する電圧Vthnは、ロー側電源電圧VSSよりも高い電圧レベルである。したがって、MOSトランジスタNQ1-NQ4のバックゲート-ソース間が順方向にバイアスされ、そのしきい値電圧が低下し、応じて、これらのMOSトランジスタNQ1-NQ4の駆動するドレイン電流Idsが増加する。これにより、ビット線BLおよび/BLへの書込データに応じて、ストレージノードND1およびND2の電圧レベルが変化し、ストレージノードND1およびND2が高速で、ビット線BL1および/BL1上の書込データに応じたHレベルおよびLレベルの電圧レベルに駆動される。非選択列においては、Pウェル電位は、ロー側電源電圧VSSレベルであり、安定に記憶データが保持される。非選択行かつ選択列のメモリセルにおいては、このPウェルPWの電圧VSBの電圧レベルが、ロー側電源電圧VSSよりも高い電圧レベルに駆動されるものの、MOSトランジスタNQ1-NQ4に共通にバックゲートバイアス効果が作用し、そのしきい値電圧シフトは同じであり、アクセストランジスタとドライバトランジスタのβ比は変化せず、スタティックノイズマージンは劣化せず、また、ストレージノードは対応のビット線から分離されており、内部において電流が流れる経路は存在せず、安定に記憶データは保持される。以上のように、この発明の実施の形態12に従えば、メモリセル列ごとに、アクセストランジスタおよびドライバトランジスタが配置されるウェル領域のバイアス電圧をビット線電圧に従って調整しており、書込時、このNチャネルMOSトランジスタの基板バイアス効果を小さくして、等価的にゲート-ソース間電圧を大きくして駆動電流量を大きくしており、高速かつ安定にデータの書込を行なうことができる。[実施の形態13]図34は、この発明の実施の形態13に従う半導体記憶装置の要部の構成を概略的に示す図である。図34においては、1列のメモリセルに関連する部分の構成を示す。ビット線BLおよび/BLに接続されるメモリセルMCが、2つのメモリセルグループMG1およびMG2に分割される。これに対応して、VDDソース線VDMは、メモリセルグループMG1に対応する分割VDDソース線VDM1と、メモリセルグループMG2に対応する分割VDDソース線VDM2に分割される。これらの分割VDDソース線VDM1およびVDM2には、それぞれ、PチャネルMOSトランジスタPT35およびPT36が結合される。これらのMOSトランジスタPT35およびPT36は、ビット線BLおよび/BLの電圧を受けるNANDゲートNG1の出力信号に従って選択的にオン状態/オフ状態となり、オン状態時、対応の分割VDDソース線VDM1およびVDM2へ、ハイ側電源電圧VDDを供給する。この図34に示す書込補助回路の構成は、図10に示す実施の形態3に示される分割VDDソース線の構成において、NANDゲートNG1が、このメモリセルグループMG1およびMG2に共通に設けられる点を除いて同じであり、したがって、データ書込および読出時の動作は、先の図11に示す実施の形態3に示す構成と同じであり、各ビット線対ごとに、対応のVDDソース線VDMの電圧/インピーダンス制御が行なわれる。この図34に示す構成の場合、ビット線BLおよび/BLの一方端側に、NANDゲートNG1が設けられてMOSトランジスタPT35およびPT36を共通に制御しており、書込補助回路の占有面積を低減することができる。[変更例]図35は、この発明の実施の形態13の変更例の構成を概略的に示す図である。図35に示す構成においては、ビット線BLおよび/BLの中央部に、書込補助回路PCKが配置される。この書込補助回路PCKが、メモリセルグループMG1およびMG2それぞれに設けられる分割VDDソース線VDM1およびVDM2を、対応のビット線BLおよび/BLの電圧レベルに従って制御する。書込補助回路PCKは、図34に示すNANDゲートNG1と、PチャネルMOSトランジスタPT35およびPT36とを含む。これらの分割VDDソース線VDM1およびVDM2は、それぞれ、メモリセルグループMG1およびMG2のメモリセルMCのハイ側電源ノードVHに結合される。図35に示す構成の場合、書込補助回路PCKが、メモリセルアレイ中央部に配置される。書込補助回路PCKを構成するNANDゲートNG1およびPチャネルMOSトランジスタPT35およびPT36を、メモリセルMCを構成するPチャネルMOSトランジスタおよびNチャネルMOSトランジスタを用いて実現するこができ、アレイレイアウト面積の増大を抑制することができる。図36は、図35に示す書込補助回路PCKおよびメモリセルMCの平面レイアウトを示す図である。図36においては、活性領域からコンタクトの形成工程完了後の配線レイアウトを示す。図36において、メモリセル列配置領域の中央部に、NウェルNWが列方向に直線的に延在して配置され、NウェルNW両側に、PウェルPW1およびPW2が、列方向に延在して配置される。NウェルNWおよびPウェルPW1およびPW2において、行方向に延在する領域において、各々1ビットのメモリセルを形成するメモリセル領域MCaおよびMCbが配置される。これらのメモリセル領域MCaおよびMCbの間に、書込補助回路PCKを形成する領域PGaおよびPGbが配置される。これらの書込補助回路形成領域PGaおよびPGbは、それぞれ、メモリセル領域MCaおよびMCbと同じ列方向の長さを有する。NウェルNWおよびPウェルPWは、それぞれ同一半導体基板表面に形成されるN型領域およびP型領域であり、それぞれにおいて、PチャネルMOSトランジスタおよびNチャネルMOSトランジスタまたはP型およびN型トランジスタ素子形成用活性領域が形成され、これらのウェルNWおよびPWは、MOSトランジスタの基板領域バックゲートとして作用する。すなわち、NウェルNWは、PチャネルMOSトランジスタ形成領域であり、PウェルPWは、NチャネルMOSトランジスタ形成領域である。PウェルPW1およびPW2それぞれにおいて、列方向に連続的に延在する活性領域AR1およびAR6が形成される。NウェルNWにおいて、活性領域AR2が、メモリセル領域MCaに設けられ、また、活性領域AR3が、領域PGbおよびMCbに渡って列方向に延在して形成される。また、領域MCaおよびPGa領域に渡って列方向に延在して活性領域AR4が形成され、メモリセル領域MCbにおいて列方向に延在して活性領域AR5が形成される。メモリセルMCa領域において、行方向に延在して、ポリシリコン配線PL1およびPL2が形成される。ポリシリコン配線PL1は、PウェルPW1およびNウェルNWに渡って延在し、一方、ポリシリコン配線PL2は、PウェルPW1領域においてのみ延在する。PウェルPW1において、活性領域AR1を横切るように、ポリシリコン配線PL3、PL4、PL5、PL6、PL7およびPL8が行方向に延在して形成される。ポリシリコン配線PL3、PL8が、このPウェルPW1の領域内にのみ行方向に延在する。一方、ポリシリコン配線PL4およびPL5は、PウェルPW1、NウェルNWおよびPウェルPW2に渡って行方向に直線的に延在する。ポリシリコン配線PL6およびPL7は、それぞれPウェルPW1およびNウェルNWに渡って行方向に延在しかつ活性領域AR1およびAR3をそれぞれ横切るように配設される。ポリシリコン配線PL11は、NウェルNWおよびPウェルPW2内の活性領域AR5およびAR6を横切るように行方向に延在して配設される。PウェルPW2においては、PウェルPW2領域内においてのみ行方向に延在するようにポリシリコン配線PL12、PL13およびPL14が配置される。これらのポリシリコン配線PL12-PL14は、各々、活性領域AR6を横切るように配設される。ポリシリコン配線PL2、PL3およびPL8は、それぞれの一端側においてコンタクトCT1、CT2およびCT3が形成される。活性領域AR1においては、ポリシリコン配線PL4およびPL5の間の領域を除いて、コンタクトCT4-CT11が各ポリシリコン配線の間に配設される。ポリシリコン配線PL4に対しては、PウェルおよびNウェルの境界領域においてコンタクトCT12が設けられる。活性領域AR2において、ポリシリコン配線PL1に関して、一方側領域にコンタクトCT13が設けられ、他方側領域に共有コンタクトST1が設けられる。共有コンタクトST1は、活性領域AR2の対応の不純物領域とポリシリコン配線PL9とを直接接続する。したがって、この共有コンタクトST1は、素子分離用の絶縁膜上を渡って延在してポリシリS紺配線PL9上部にまで配置される。共有コンタクトを利用することにより、活性領域AR2とポリシリコン配線PL9を接続するための配線層の金属配線を用いるのを回避する。活性領域AR3において、ポリシリコン配線PL5、PL6およびPL7それぞれに対応してコンタクトCT15、CT16およびCT17が設けられ、その他方端領域において、共有コンタクトST2が設けられる。この共有コンタクトST2により、活性領域AR3の下端の不純物領域が、ポリシリコン配線PL11に接続される。活性領域AR4においても、ポリシリコン配線PL1に対して、共有コンタクトST3が設けられ、また、ポリシリコン配線PL9、PL10およびPL4それぞれに対応してコンタクトCT17、CT18およびCT19が設けられる。活性領域AR5においても、共有コンタクトST3を介してポリシリコン配線PL7に接続され、他方側に、コンタクトCT21が設けられる。活性領域AR6においても、各ポリシリコン配線に対応して、各不純物領域に対するコンタクトCT22-CT29が設けられる。この活性領域AR6においても、活性領域AR1と同様、ポリシリコン配線PL4およびPL5の間には、コンタクトは設けられない。ポリシリコン配線PL12、PL13およびPL14に対して、それぞれ他方端に、コンタクトCT30、CT31およびCT32が設けられる。図36に示す配線レイアウトに見られるように、メモリセル領域MCaおよびMCbのトランジスタのゲート配線と書込補助回路形成領域PGaおよびPGbのゲート配線の延在方向は同じであり、また、配線のレイアウトにおいても領域PGaおよびPGbの境界領域の中央部に関して点対称であり、配線レイアウトが簡略化されるとともに、メモリセルの配線パターンの規則性を維持することができる。また、活性領域も列方向に直線的に延在しているだけであり、面積効率よくトランジスタを配置することができる。また、PウェルPW1およびPW2においては、連続的に活性領域AR1およびAR6が直線状に配置されており、パターニングが容易となり、微細化にも確実に対応することができる。図37は、図36に示す配線レイアウトの電気的等価回路を示す図である。図37において、メモリセル領域MCaについて、PウェルPW1において、NチャネルMOSトランジスタNQ1およびNQ3が直列に配置され、また、PウェルPW2において、NチャネルMOSトランジスタNQ4およびNQ2が、直列に配置される。これらのMOSトランジスタNQ1-NQ4は、先の図31等において示すメモリセルMCのドライバトランジスタおよびアクセストランジスタに対応し、同一参照符号は、同一の素子を示す。メモリセル領域MCaについて、NウェルNWにおいては、PチャネルMOSトランジスタPQ1およびPQ2が行および列方向についての位置をずらせて配置される。これらのMOSトランジスタPQ1およびPQ2は、先の図31に示すメモリセルMCの構成における負荷トランジスタに対応し、同一参照符号は、同一の構成要素を示す。MOSトランジスタNQ1の一方導通ノードがコンタクトCT4に接続され、MOSトランジスタNQ3のゲートがコンタクトCT1に接続される。MOSトランジスタNQ1およびPQ1のゲートが、共有コンタクトST3を介して、MOSトランジスタPQ2の一方導通ノードドレインノードに接続される。MOSトランジスタPQ1の一方導通ノードドレインノードが、MOSトランジスタPQ2およびNQ2のゲートに共有コンタクトST1を介して接続される。MOSトランジスタNQ4は、その一方導通ノードがコンタクトCT22に接続され、そのゲートがコンタクトCT30に接続される。書込補助回路形成領域について、PウェルPW1において、領域PGaおよびPGbそれぞれにMOSトランジスタNT60、NT50、およびNT52およびNT72が配置されて、導通ノードソース/ドレインが直列に接続される活性領域AR1内に形成される。また、PウェルPW2においても、MOSトランジスタNT72、NT54、NT56およびNT62が直列に接続される。領域PGaにおいて、NウェルNWの領域において、PチャネルMOSトランジスタPT35およびPT50が配置され、領域PGbについて、NウェルNW内において、PチャネルMOSトランジスタPT52およびPT36が直列に配置される。MOSトランジスタPT35およびPT36は、メモリセル電源のインピーダンスを制御するトランジスタであり、図34に示すMOSトランジスタPT35およびPT36に対応する。MOSトランジスタNT60のゲートが、コンタクトCT2に接続され、MOSトランジスタNT50、PT50およびNT54のゲート、が共通の配線ポリシリコン配線PL4を介してコンタクトCT12に結合される。MOSトランジスタNT52、PT52およびNT56のゲートが共通に接続されポリシリコン配線PL5によりかつコンタクトCT35に接続される。MOSトランジスタPT52の一方導通ノードがコンタクトCT15に結合され、MOSトランジスタPT50の一方導通ノードがコンタクトCT19に接続される。また、MOSトランジスタNT70およびPT36のゲートが共通にポリシリコン配線PL6を介してコンタクトCT20に結合され、MOSトランジスタNT72およびPT35のゲートが、共通にポリシリコン配線PL10を介してコンタクトCT14に結合される。MOSトランジスタNT62のゲートはコンタクトCT31に接続される。メモリセル形成領域MCbにおいても、同様、NチャネルMOSトランジスタNQ1-NQ4とPチャネルMOSトランジスタPQ1およびPQ2が、メモリセル領域MCaと同じレイアウトで配置される。MOSトランジスタNQ3のゲートがコンタクトCT3に接続され、MOSトランジスタNQ3の一方導通ノードがコンタクトCT11に接続される。MOSトランジスタPQ2およびNQ4のゲートが共有コンタクトST2を介してMOSトランジスタPQ1の一方導通ノードに接続されて、MOSトランジスタNQ1およびPQ1のゲートが、共有コンタクトST4を介してMOSトランジスタPQ2の一方導通ノードに接続される。MOSトランジスタPQ2およびNQ4は、それぞれの一方導通ノードが、コンタクトCT22およびCT21に接続され、MOSトランジスタNQ2のゲートがコンタクトCT32に接続される。書込補助回路の形成のために2つのメモリセル形成領域を利用することにより、両側のメモリセル領域MCaおよびMCbのメモリセルのレイアウトの規則性を維持することができ列方向においてメモリセルが鏡映対象のレイアウトを有する、書込補助回路を配置しても、メモリセルアレイのメモリセルに対するレイアウトを再設計する必要がない。図38は、図36に示す配線レイアウトに対する上層配線のレイアウトを示す図であり、第1層金属配線と、この第1層金属配線に形成される第1ビアのレイアウトを示す。図36においては、また、活性領域およびポリシリコン配線をその参照符号とともに併せて示す。図38において、メモリセル領域MCaにおいて、活性領域AR1にコンタクトを介して接続される第1金属配線FML1と、ポリシリコン配線PL2にコンタクトを介して接続される第2金属配線FML4が配設される。第1金属配線FML4は、ワード線WLi1の一部を構成し、第1金属配線FML1は、ロー側電源電圧VSSを伝達する金属配線の一部を構成する。また、第1ポリシリコン配線PL1およびPL2の間に、活性領域AR1を活性領域AR2に結合しかつ第1ポリシリコン配線PL9に結合する第1金属配線FML5が設けられる。この第1金属配線FML5は、活性領域AR2において下部に形成される共有コンタクトを介して活性領域AR2に結合されかつ第1ポリシリコン配線PL9に結合される。ポリシリコン配線PL1に関して第1金属配線FML5と反対の領域において、活性領域AR2にコンタクトを介して結合される第1金属配線FML2が形成される。この第1金属配線FML2は、最終的に分割VDDソース線VDM2に結合される。また、メモリセル領域MCaにおいて、活性領域AR4に共有コンタクトを介して結合されかつ第1ポリシリコン配線PL1に接続されかつさらに活性領域AR6にコンタクトを介して結合される第1金属配線FML6が設けられる。活性領域AR6の第1ポリシリコン配線PL12に関して対応する領域には、第1金属配線FML3が配設される。第1金属配線FML3には、第1ビアVが形成され、最終的に補のビット線/BLに結合される。メモリセル領域MCaのPウェルPW2において、行方向に長い矩形形状に第1金属配線FML7が形成される。この第1金属配線FML7は、第1ポリシリコン配線PL12にコンタクトを介して結合され、ワード線WLi1の一部を構成する。メモリセル領域MCaと書込補助回路形成領域PGaの間の境界領域において、活性領域AR1、AR5およびAR6それぞれに対して、行方向に長い矩形形状の第1金属配線FML8、FML9およびFML10が設けられる。これらの第1金属配線FML8-FML10は、それぞれコンタクトを介して対応の活性領域に結合され、かつそれぞれの一部に、第1ビアが形成される。第1金属配線FML8は、ビット線BLに最終的に結合され、第1金属配線FML9は、分割VDDソース線VDM1に最終的に結合される。第1金属配線FML10は、ロー側電源電圧VSSを伝達する電圧線の一部を構成する。書込補助回路形成領域PGaにおいて、第1ポリシリコン配線PL3に対して、コンタクトを介して接続される第1金属配線FML11が設けられる。この第1金属配線FML11は、行方向に長い矩形形状を有し、最終的に第1ビアを介してロー側電源電圧VSSを伝達する電源線に結合される。第1ポリシリコン配線PL3およびPL4の間に、行方向に延在しかつ列方向にNウェルNW領域において直線的に延在する第1金属配線FML12が設けられる。この第1金属配線FML12は、活性領域AR1に接続され、かつ第1ポリシリコン配線PL10にコンタクトを介して接続される。この第1金属配線FML12は、さらに、NウェルNWの領域において、第1ポリシリコン配線PL4を越えて列方向に延在し、かつ領域PGaおよびPGbの境界領域において行方向に延在し活性領域AR4にコンタクトを介して接続される。この第1金属配線FML12は、行および列方向に直線的に延びる部分配線により階段状に形成され、NANDゲートNG1の出力ノードを形成する。この領域PGaにおいて、さらに、活性領域AR4にコンタクトを介して結合される第1金属配線FML13が、ポリシリコン配線PL10およびPL4の間に配設される。この第1金属配線FML13は、ハイ側電源電圧VDDを伝達する電源線に第1ビアを介して結合される。PウェルPW2の領域において、第1ポリシリコン配線PL10およびPL4の間に、第1金属配線FML14が設けられる。この第1金属配線FML14は、第1ビアを介してロー側電源電圧VSSを伝達するVSソース線に最終的に結合される。領域PGaおよびPGbの境界領域において、ポリシリコン配線PL4にコンタクトを介して結合されかつ活性領域AR1にまで延在する第1金属配線FML15が設けられ、また、活性領域AR6にまで延在しかつ第1ポリシリコン配線PL5に結合される第1金属配線FML16が設けられる。これらの第1金属配線FML15およびFML16は、活性領域AR1およびAR6においては、コンタクトが設けられていないため、活性領域AR1およびAR6とは分離される。配線レイアウトの規則性を維持するために、これらの第1金属配線FML15およびFML16が、活性領域AR1およびAR6上部にまで延在するように配置される。領域PGbにおいて、ポリシリコン配線PL5およびPL6の間に、活性領域AR1にコンタクトを介して接続される第1金属配線FML17が設けられる。この第1金属配線FML17は、ロー側電源電圧VSSを伝達する。NウェルNWにおいて活性領域AR3にコンタクトを介して接続される第1金属配線FML18が設けられる。この第1金属配線FML18は、ハイ側電源電圧VDDを伝達するVDDソース線に結合される。活性領域AR4に対しては、領域PGaからの第1金属配線FML12がコンタクトを介して結合され、この第1金属配線FML12は、さらに、領域PGb内においても連続的にL字形状に列方向および行方向に延在し、ポリシリコン配線PL6にコンタクトを介して結合される。この第1金属配線FML12は、またさらに、PウェルPW2内の活性領域AR6のポリシリコン配線PL5およびPL14の間の領域にコンタクトを介して結合される。領域PGbにおいて、さらに、第1ポリシリコン配線PL13が、コンタクトを介して行方向に長い矩形形状の第1金属配線FML19に結合される。この第1金属配線FML19は、隣接列のメモリセルとの境界領域に配置され、ロー側電源電圧VSSを伝達するVSSソース線に最終的に結合される。領域PGbおよびMCbの境界領域において、活性領域AR1にコンタクトを介して接続される第1金属配線FML20が設けられる。この第1金属配線FML20は、ロー側電源電圧VSSを、ポリシリコン配線PL6およびPL7の間の活性領域AR1に伝達する。NウェルNWにおいて、活性領域AR3に対してコンタクトを介して接続される第1金属配線FML21が配置され、またPウェルPW2において活性領域AR6にコンタクトを介して接続される第1金属配線FML22が設けられる。第1金属配線FML20-FML22には、さらに、上層配線との接続用の第1ビアが設けられる。第1金属配線FML21は、分割VDDソース線VDM2に最終的に結合され、第1金属配線FML22が、補のビット線/BLに結合される。メモリセル領域MCbにおいても、同様、メモリセル領域MCaと同様のレイアウトで、PウェルPW1の領域において、第1ポリシリコン配線PL8に接続する第1金属配線FML24が設けられ、また、活性領域AR1にコンタクトを介して接続する第1金属配線FML25が設けられる。第1ポリシリコン配線PL7およびPL8の間に、活性領域AR1およびAR3に結合される第1金属配線FML26が設けられる。第1金属配線FML26は、活性領域AR1にコンタクトを介して接続され、かつ活性領域AR3に共有コンタクトを介して結合される。したがって、第1金属配線FML26は、第1ポリシリコン配線PL11と結合される。また、メモリセル領域MCbにおいて、さらに、NウェルNW内の活性領域AR5に共有コンタクトを介して結合されかつ第1ポリシリコン配線PL7に結合される第1金属配線FML28が設けられる。第1金属配線FML28は、さらに、PウェルPW2にまで延在して、活性領域AR6のポリシリコン配線PL14およびPL11の間の領域にコンタクトを介して結合される。活性領域AR5の端部においては、また、コンタクトを介して活性領域AR5に結合される第1金属配線FML27が設けられ、また、活性領域AR6において、コンタクトを介して結合される第1金属配線FML30が設けられる。第1金属配線FML30は、ロー側電源電圧VSSを伝達するVSSソース線に、第1ビアを介して結合される。第1金属配線FML27は、分割VDDソース線VDM2に結合され、第1金属配線FML20は、第1ビアを介してビット線BLに結合される。メモリセル領域MCbにおいて、さらに、ポリシリコン配線PL14にコンタクトを介して結合される行方向に長い矩形形状の第1金属配線FML29が設けられる。隣接列との境界領域に対向して配置される第1金属配線FML24およびFML29が、共通のワード線WLiの一部を構成する。この図38に示すように、第1金属配線も、そのレイアウトは単に直線的に行方向または列方向に延在するだけであり、内部ノード接続の配線が最短距離で配置され、配線抵抗を小さくすることができる。図39は、図38に示す配線レイアウトの電気的等価回路を示す図である。図39において、MOSトランジスタNQ1およびNQ3の接続ノードが、MOSトランジスタPQ2およびNQ2のゲートに第1金属配線FML5を介して接続される。PチャネルMOSトランジスタPQ1の一方導通ノードソースノードが、第1金属配線FML2を介して分割VDDソース線VDM1に結合される。MOSトランジスタPQ1およびNQ1のゲートが、第1金属配線FML6を介してMOSトランジスタNQ4およびNQ2の間の接続ノードに結合される。MOSトランジスタNQ4は、その一方導通ノードが第1金属配線FML3を介して補のビット線/BLの一部を構成するノードに結合され、そのゲートが、第1金属配線FML7を介してワード線WLi1に結合される。MOSトランジスタNQ3およびNT60の間の接続ノードが第1金属配線FML8を介してビット線BLに結合される。また、MOSトランジスタPQ2およびPT35の間の接続ノードが、第1金属配線FML9を介して分割VDDソース線VDM1に結合される。MOSトランジスタNQ2およびNT72の接続ノードが、第1金属配線FML10を介してロー側電源電圧VSSを供給するノードに結合される。領域PGaにおいて、MOSトランジスタNT60のゲートが第1金属配線FML11を介してロー側電源電圧VSSに結合され、また第1金属配線FML12により、MOSトランジスタNT60およびNT50の間の接続ノードが、MOSトランジスタPT35およびNT72のゲートに接続され、MOSトランジスタPT52の一方導通ノードとMOSトランジスタNT74およびNT54のゲートを共通に結合するポリシリコン配線が第1金属配線FML15に結合される。この第1金属配線FML15は、この配線工程完了時点においては、端部はフローティング状態である。また、MOSトランジスタNT52、PT52およびNT51のゲートを共通接続するポリシリコン配線が第1金属配線FML16に接続される。この第1金属配線FML16は端部は原稿定款領事においては。フローティング状態であるが、最終的に補のビット線/BLに結合される。領域PGbにおいて、さらに、MOSトランジスタNT52およびNT70の間の接続ノードが、第1金属配線FML17を介してロー側電源電圧VSSを供給するノードに結合される。MOSトランジスタPT52およびPT36の間の接続ノードが、第1金属配線FML18を介してハイ側電源電圧VDDを供給するノードに結合される。MOSトランジスタNT62は、そのゲートが第1金属配線FML19を介してロー側電源電圧VSSを供給するノードに結合される。領域PGbおよびMCbの間の境界領域において、MOSトランジスタNT70およびNQ1の間の接続ノードが、第1金属配線FML20を介してロー側電源電圧VSSを供給するノードに結合される。MOSトランジスタPT36およびPQ1の間の接続ノードが、第1金属配線FML21を介して、分割VDDソース線VDM2に結合される。MOSトランジスタNT62およびNQ2の間の接続ノードが、第1金属配線FML22を介して補のビット線/BLに結合される。メモリセル領域MCbにおいて、第1金属配線FML28により、MOSトランジスタNQ2およびNQ4の間の接続ノードが、MOSトランジスタPQ1およびNQ1のゲートに接続され、また、第1金属配線FML26により、MOSトランジスタPQ2およびNQ4のゲートが、MOSトランジスタNQ1およびNQ3の間の接続ノードに接続される。MOSトランジスタNQ3の一方導通ノードは、第1金属配線FML25を介してビット線BLに結合される。MOSトランジスタPQ2は、その一方導通ノードが、第1金属配線FML27を介して、分割VDDソース線VDM2に結合される。MOSトランジスタNQ4の一方導通ノードは、第1金属配線FML30を介し、ロー側電源電圧VSSを供給するノードに結合される。これらのメモリセル領域MCaおよびMCbの配線レイアウトは同一である。メモリセル領域MCaのMOSトランジスタNQ4およびNQ3のゲートがワード線WLi1に結合され、メモリセル領域MCbのMOSトランジスタNQ4およびNQ3のゲートがワード線WLiに結合され、また、それぞれ分割VDDソース線VDM1およびVDM2が、セルハイ側電源ノードに結合される点が異なるだけである。図40は、図38に示す配線レイアウトの上層の第2金属配線のレイアウトを示す図である。図40において、下層の第1金属配線については、図38に示す配線レイアウトの対応する部分と同一参照番号を付し、その詳細説明は省略する。図40において、メモリセル領域MCaのPウェル領域PW1において、第1金属配線FML1に対し、第1ビアを介して、第2金属配線SML1が配置される。第2金属配線SML1は、ロー側電源電圧VSSを供給する。第1金属配線FML4に対応して、第2金属配線SML2が設けられ、ワード線WLi1に結合される。また、領域MCaのPウェルPW2においては、第1金属配線FML7が、第1ビアを介して、ワード線WLi1の一部を構成する第2金属配線SML11に結合される。領域PGaのPウェルPW1の領域において、第1金属配線FML11に対しては、第1ビアを介して結合される第2金属配線SML3が設けられる。この第2金属配線SML3は、ロー側電源電圧VSSを供給する。領域PGaのPウェルPW2の領域において、第1金属配線FML10およびFML14が、それぞれ第1コンタクトを介して第2金属配線SML12により相互接続される。第2金属配線SML12は、ロー側電源電圧VSSを供給する。領域PGaおよびPGbに渡って延在する第1金属配線FML12を横切るように、第2金属配線SML8が設けられる。この第2金属配線SML8は、第1ビアを介して第1金属配線FML13およびFML18に結合され、それぞれハイ側電源電圧VDDを供給するノードを構成する。領域PGbにおいて、第1金属配線FML17およびFML20が、それぞれ第1ビアを介して第2金属配線SML4により相互接続される。第1金属配線FML19が、第1ビアを介して第2金属配線SML13に結合される。この第2金属配線SML13が、ロー側電源電圧VSSを供給するノードを構成する。メモリセルMCbの領域において、第1金属配線FML24が第1ビアを介して第2金属配線SML5に結合され、ワード線WLiの一部を構成する。第1金属配線FML30は、第1ビアを介して第2金属配線SML15に結合され、ロー側電源電圧VSSを伝達するノードの一部を構成する。また、対向端部の第1金属配線FML29が、第1ビアを介して第2金属配線SML14に結合される。第2金属配線SML14がまたワード線WLiの一部を構成する。PウェルPW1の領域に、列方向に連続的に延在して、第2金属配線SML6が配設される。この第2金属配線SML6は、第1ビアを介して第1金属配線FML8、FML15およびFML25各々に接続され、ビット線BLを構成する。NウェルNWにおいて、第2金属配線SML7が、列方向に延在してメモリセル領域MCa内に配置され、第1ビアを介して第1金属配線FML2およびFML9に結合される。また、メモリセル領域MCb内において、第2金属配線SML9が、列方向に延在して配置され、第1ビアを介して第1金属配線FML21およびFML27に結合される。第2金属配線SML9が、分割VDDソース線VDM2の一部を構成する。第2金属配線SML7が、分割VDDソース線VDM1の一部を構成する。PウェルPW2において、列方向に連続的に直線的に延在して第2金属配線SML10が配置される。第2金属配線SML10は、第1ビアを介して、第1金属配線FML3、FML16、およびFML22各々に結合され、補のビット線/BLを構成する。分割VDDソース線VDM1は、図40の列方向の上向きに連続的に延在し、一方、分割VDDソース線VDM2が、列方向の下向き連続的に延在する。ビット線BLおよび/BLを構成する第2金属配線SML6およびSML0は、列方向に沿って直線的に連続的に延在して、1列のメモリセルに結合する。第1金属配線FML15およびFML16がMOSトランジスタのゲートにのみ接続されており、ビット線BLおよび/BLが書込補助回路の内部ノードに結合されるのは回避される。この第2金属配線のレイアウトにより、図31に示す電気的等価回路において、同一のワード線またはビット線に結合されるノードが、相互接続される。図41は、図40に示す配線レイアウトの上層の配線のレイアウトを示す図である。図41において下層の第2金属配線のレイアウトを対応の参照符号とともに併せて示す。図41において、行方向に連続的に延在して、第3金属配線TML1ないしTML7が間をおいて配置される。第3金属配線TML1は、第2金属配線SML1と第2ビアVVを介して結合され、ロー側電源電圧VSSを供給する。第3金属配線TML2は、第2ビアを介して第2金属配線SML2およびSML11に結合され、ワード線WLi1を構成する。第3金属配線TML3は、第2ビアを介して第2金属配線SML3およびSML12に結合され、同様、ロー側電源電圧VSSを伝達する。第3金属配線TML4は、第2ビアを介して第2金属配線SML8に結合され、ハイ側電源電圧VDDを供給する。第3金属配線TML5は、第2ビアを介して第2金属配線SML13およびSML4に結合されて、ロー側電源電圧VSSを伝達する。第3金属配線TML6は、第2ビアを介してメモリセルMCbの領域に配置され、第2ビアを介して第2金属配線SML5およびSML14に結合されて、ワード線WLiを形成する。第3金属配線TML7が、第2ビアを介して第2金属配線SML15に結合されて、ロー側電源電圧VSSを伝達する。この図41に示すように、ビット線BLおよび/BLをそれぞれ構成する第2金属配線SML6およびSML10の間に、分割VDDソース線VDM1およびVDM2を構成する第2金属配線SML7およびSML6を、これらのビット線BLおよび/BLを構成する第2金属敗戦SML6およびSML10と平行に配設する。これにより、メモリセル列単位で、各メモリセルのハイ側電源ノードの電圧をビット線BLおよび/BLの電圧レベルにおいて調整することができる。なお、図41に示す配線レイアウトにおいては、ロー側電源電圧VSSを伝達する配線が、行方向に連続的に延在しており、行方向に整列するメモリセル、すなわちメモリセル行単位でVSSソース線の電圧レベルの調整が可能な配置となっている。しかしながら、各列単位でVSSソース線の電圧を調整する構成を実現する場合には、第4金属配線を用いて列方向に整列するメモリセルに対して共有されるようにVSSソース線が配置されてもよい。すなわち、図41のレイアウトにおいて第3金属配線TML1、TML3、TML5およびTML6をメモリセル領域内においてのみ行方向に配置し、列方向においてビット線と同一方向に並行に第4金属配線をVSSソース線として配置してもよい。配線層の数が増大するものの、各列ごとにVSSソース線の電圧を調整することができる。図42は、図41に示す配線レイアウト完了後の書込補助回路PCKの内部接続を示す電気的等価回路図である。図42において、NANDゲートNG1は、MOSトランジスタNT50、NT52、NT54、NT56と、PチャネルMOSトランジスタPT50およびPT52により形成される。MOSトランジスタNT50およびNT52が、出力ノードNGOとロー側電源ノード電圧VSSノードの間に直列に接続されかつそれぞれのゲートがビット線BLおよび/BLに接続される。MOSトランジスタNT54およびNT56が、出力ノードNGOとロー側電源ノードとの間に直列に接続され、それぞれのゲートがビット線BLおよび/BLに結合される。PチャネルMOSトランジスタPT50が、電源ノードと出力ノードNDOの間に接続されかつそのゲートがビット線BLに結合される。PチャネルMOSトランジスタPT52が、電源ノードと出力ノードNGOとの間に接続されかつそのゲートが、補のビット線/BLに結合される。MOSトランジスタNT70およびNT72は、NANDゲートND1の出力ノードNGOにそのゲートが接続される。これらのMOSトランジスタNT70およびNT72は、NANDゲートNG1の動作自体には影響せず、メモリセルアレイにおける配線パターンの繰返しの規則性を維持するために配置され、形状ダミートランジスタとして利用される。MOSトランジスタNT60およびNT62各々は、そのゲートがロー側電源電圧VSSに結合されており、常時オフ状態に維持される。これにより、NANDゲートNG1の出力ノードNGOがビット線BLおよび/BLに結合されるのを防止する。これらのMOSトランジスタNT60およびNT62を分離トランジスタとして作用させることにより、書込補助回路領域とメモリセル領域の間に素子分離用の領域を設ける必要がなくなる。すなわち、常時オフ状態となる分離用のトランジスタND60およびNTおよび形状ダミートランジスタNT70およびNT72を配置することにより、メモリセルのドライバまたはアクセストランジスタの活性領域と書込補助回路のトランジスタの活性領域が連続的に延在していても、メモリセル領域と書込補助回路の間は、確実に分離され、回路動作上の問題は何ら生じない。これにより、PウェルPW1およびPW2において活性領域を連続的に列方向に延在させてトランジスタを形成することが可能となる。したがって、Pウェル内において、活性領域を列方向に沿って連続的に延在して配置することができ、この活性領域のレイアウトが簡略化され、パターン形成が容易となり、微細化に容易に対応することができる。すなわち、メモリセルを形成するウェル領域内に、メモリセルのレイアウトに影響を及ぼすことなく、メモリセルの行方向のピッチと最大同一ピッチで書込補助回路を形成することができ、また、列方向においても2つのメモリセル形成領域を利用することにより、メモリセルの鏡映対称配置に影響を及ぼすことなく書込補助回路を配置することができる。この書込補助回路PCKを構成する列方向の長さは、最大メモリセルのピッチの2倍であり、これより短くてもよいメモリセルトランジスタのレイアウトを利用することができればよい。[変更例2]図43は、この発明の実施の形態13の変更例の構成を示す図である。この図43においては、ポリシリコン配線およびコンタクトの形成後の配線レイアウトを示す。この図43に示す配線レイアウトは、図36に示す配線レイアウトと以下の点で異なる。すなわち、NウェルNW内において領域PGaおよびPGbの中央部に形成される活性領域AR20が連続的に形成される。すなわち、図36に示す活性領域AR3およびAR4が、連続的にその不純物領域活性領域が延在する様に一体的に形成されて活性領域AR20を構成する。具体的に、NウェルNWにおいて、活性領域AR20は、ポリシリコン配線PL4およびPL5と交差する領域AR20aにおいて行方向に連続的に形成される。したがって、活性領域AR20は、活性領域AR2と列方向において整列する領域と、活性領域AR5と列方向において整列する領域と、2列の幅を有する中央領域AR20aとを有し、この中央領域AR20aに形成されるMOSトランジスタチャネル幅ゲート幅が2倍以上に広くれる。図43に示す配線レイアウトの活性領域AR1、AR2、AR5およびAR6の配線レイアウトは図36に示す配線レイアウトと同じであり、またコンタクトのレイアウトも同じであり、対応する部分には同一参照符号を付して、その詳細説明は省略する。図43に示す配線レイアウトにおいては、活性領域AR20の中央領域AR20aにおいて、NANDゲートのMOSトランジスタPT50およびPT52が、それぞれ領域PGaおよびPGb内において形成される。この場合、図36に示す配線レイアウトに比べて、これらのMOSトランジスタPT50およびPT52のチャネル幅ゲート幅Wが広くたとえば2倍以上にされ、NANDゲートがレシオレス回路となる。この場合、チャネル長Lは同じであり、PチャネルMOSトランジスタPT50およびPT52の電流駆動力が大きくなりW/Lが大きくなるため、応じて、NANDゲートNG1の入力論理しきい値が高くなり、ビット線BLおよび/BLの電位が中間電圧VDD/2よりも高い電圧レベルでPチャネルMOSトランジスタがオン状態となり、その出力信号がLレベルとなり、より高速で、分割VDDソース線VDM1およびVDM2をフローティング状態または所望の電圧レベル電圧切り換え時に設定することができ、書込速度を早くすることができる。上層配線のレイアウトとしては、図38、図40および図41に示す配線レイアウトと同様の配線レイアウトを利用することができる。以上のように、この発明の実施の形態13に従えば、メモリセルアレイ内において、書込補助回路を設け、メモリセル群に対応して配置される分割VDDソース線の電圧レベルを対応のビット線電位に応じて調整しており、高速かつ安定な書込を実現することができる。また、この書込補助回路は、メモリセル内のトランジスタ配置と同じトランジスタを用い、またゲート配線も、メモリセルトランジスタのゲート配線と同じ配線を利用しており、配線レイアウトおよび製造工程を複雑化させることなくまたメモリセルのレイアウトに影響を及ぼすことなく、メモリセルアレイ内に書込補助回路を配置することができる。なお、この実施の形態13においても、分割VDDソース線の電圧制御の構成として、各実施の形態を組み合わせて利用することができる。また、書込補助回路は、メモリセルアレイの中央部、すなわち、各ビット線対の中央位置に配置されている。しかしながら、書込補助回路は、ビット線対の端部に配置され、各分割VDDソース線それぞれに対応して配置されてもよい。この場合においても、書込補助回路をメモリセルの配線レイアウトを利用して上述の実施の形態13において説明した書込補助回路と同様のレイアウトで形成することができる。また、書込補助回路は、ビット線負荷回路9との配置関係から、書込補助回路、ビット線負荷回路およびメモリセルの順でビット線周辺回路として各列に対して配置されてもよく、また、ビット線負荷回路、書込補助回路およびメモリセルの順で各列ごとにビット線周辺回路として配置されてもよい。これらのビット線周辺回路の配置順序は、書込補助回路の回路構成、ビット線の配線およびVDDソース線VDMの配線の配置および配線層に応じて、最適な順序に定められる。このビット線周辺回路書込補助回路及びビット線負荷回路は、ビット線の中央部に配置されてもよく、また、ビット線の両端にそれぞれ配置されてもよく、また、ビット線の一端においてのみ配置されてもよい。また、ビット線負荷回路がビット線対の一端においてのみ配置され、書込補助回路が、ビット線対の両端、中央部および一方端に配置されていてもよいこの場合においても、近接して配置されるビット線負荷回路と書込補助回路の位置関係は上述の配置順序のいずれが用いられてもよい。[実施の形態14]図44は、この発明の実施の形態14に従うメモリセル回路の構成を概略的に示す図である。図44においては、1列に配列されるメモリセルMCに関連する書込補助回路の構成を示す。図44において、書込補助回路PCKは、ビット線BLおよび/BLそれぞれに対応して配置されるVDDソース線VDMLおよびVDMRを駆動する。すなわち、書込補助回路PCKは、ビット線BLの電位を受けるインバータIV40と、インバータIV40の出力信号に従って選択的にオン状態となり、オン状態時、左側VDDソース線VDMLへハイ側電源電圧VDDを供給するPチャネルMOSトランジスタPT80と、補のビット線/BLの電圧を受けるインバータIV42と、インバータIV42の出力信号に従って選択的にオン状態となり、オン状態時、ハイ側電源電圧VDDを右側VDDソース線VDMRへ伝達するPチャネルMOSトランジスタPT82を含む。このVDDソース線VDMLおよびVDMRは、メモリセルMCのハイ側電源ノードVHLおよびVHRにそれぞれ結合される。VDDソース線VDMLおよびVDMRは、列方向においてメモリセルグループに対応して分割される分割VDDソース線構造とされてもよい。図45は、図44に示すメモリセルの内部接続を概略的に示す図である。図45に示すように、メモリセルMCにおいて、負荷トランジスタをPQ1およびPQ2のハイ側電源ノードVHLおよびVHRが、それぞれVDDソース線VDMLおよびVDMRに結合され、それぞれ、ビット線BLおよび/BLの電圧に応じて個々に駆動される。図46は、図44に示す書込補助回路の動作を示す信号波形図である。以下、図46を参照して、図44および図45に示すメモリセル回路の動作について説明する。読出動作時においては、ビット線BLおよび/BLは、図45に示すストレージノードND1およびND2の記憶データに応じて電圧レベルが変化する。この場合、ビット線BLおよび/BLの電位振幅は小さく図46においては、ビット線/BLの電位レベルが低下する場合を示す。、インバータIV40およびIV42は、ビット線BLおよび/BLの電位は入力論理しきい値よりも高いレベルであり、それらの出力信号をLレベルに維持する。MOSトランジスタPT80およびPT82はスタンバイ時と同様オン状態を維持し、VDDソース線VDMLおよびVDMRは、ハイ側電源電圧VDDレベルに維持される。したがって、データ読出時、ビット線カラム電流によりストレージノードND1またはND2の電圧レベルが上昇しても、データ保持特性は劣化せず、安定にデータを保持することができる。データ書込時においては、ビット線BLおよび/BLの電位が書込データに応じて変化する。今、ストレージノードND1およびND2に、それぞれHレベルおよびLレベルのデータが保持されており、ビット線BLおよび/BLに逆論理レベルのLレベルおよびHレベルデータが書込む場合を考える。この場合、ビット線BLの電位が低下すると、インバータIV40の出力信号がHレベルとなり、応じて、MOSトランジスタPT80がオフ状態となり、左側VDDソース線VDMLがフローティング状態となる。一方、ビット線/BLは、Hレベルであり、インバータIVの出力信号はLレベルである。MOSトランジスタPT82は、オン状態を維持し、右側VDDソース線VDMRは、ハイ側電源電圧VDDレベルに維持される。ワード線WLが選択されて、ストレージノードND1およびND2がビット線BLおよび/BLにそれぞれ結合されると、ストレージノードND1およびND2の電位レベルが変化する。この場合、フローティング状態の左側VDソース線VDMLは、蓄積電荷の放出により、その電圧レベルが低下する。したがって、MOSトランジスタPQ1の電流駆動力が、MOSトランジスタPQ2の電流駆動力よりも小さくなり、このメモリセルMCにおけるインバータラッチのラッチ能力に非平衡が生じ、書込マージンが増大し、Hレベルデータが書込まれたビット線/BLにより、ストレージノードND2の電圧レベルが高速でHレベルへ上昇する。一方、このストレージノードND2の電圧レベル上昇により、導通状態とされたMOSトランジスタNQ1の放電により、ストレージノードND1の電圧レベルが急速にロー側電源電圧VSSレベルに低下する。これにより、書込データに応じてメモリセルMCの記憶データを反転させることができ、正確なデータの書込を高速で行なうことができる。このビット線BLおよび/BLに対してVDDソース線VDMLおよびVDMRが設け、それぞれ対応のビット線BLおよび/BLの電位に従って、これらのVDDソース線VDMLおよびVDMRの状態インピーダンス状態を制御することにより、書込データに応じて、メモリセルのインバータラッチのラッチ能力を非平衡状態とすることができ、書込マージンを増大させることができ、高速でデータの書込を行なうことができる。また、メモリセルの負荷トランジスタ個々にVDDソース線を設けており、これらの負荷トランジスタの電源ノード両者を共通のVDDソース線により制御する場合に比べて、VDDソース線の容量を軽減することができ、より高速で電圧変化を生じさせることができる。なお、VDDソース線をビット線BLおよび/BLに対応して個々に設ける構成の書込補助回路の構成においては、先の実施の形態2から12に示すように、クランプ素子または電圧変換手段などが用いられてもよい。[実施の形態15]図47は、この発明の実施の形態15に従う半導体基板の要部の構成を概略的に示す図である。ビット線は、グローバルビット線GBLおよび/GBLとローカルビット線LBLおよび/LBLの階層構造を有する。図47においては、1つのローカルビット線LBLおよび/LBLに関連する部分の構成を代表的に示す。グローバルビット線GBLおよび/GBLには、列方向に沿って複数のローカルビット線対が配設される。ローカルビット線LBLおよび/LBLそれぞれに対応して、VDDソース線VDMLおよびVDMRが配置される。これらのVDDソース線VDMLおよびVDMRは、対応の列のメモリセルMCのハイ側電源ノードVHLおよびVHRにそれぞれ結合される。メモリセルMCの接続は、したがって図45に示すメモリセルMCの接続と同じである。書込補助回路PCKが、ローカルビット線LBLおよび/LBLに対応して配置され、グローバルビット線GBLおよび/GBLの電圧に従って、これらのVDDソース線VDMLおよびVDMRのインピーダンスを個々に調整する。すなわち、書込補助回路PCKは、グローバルビット線GBLの電圧に従ってハイ側電源電圧VDDを左側VDDソース線VDMLへ伝達するPチャネルMOSトランジスタPT90と、グローバルビット線/GBLの電圧に従って選択的にオン状態となり、ハイ側電源電圧VDDを右側VDDソース線VDMRに伝達するPチャネルMOSトランジスタPT92と、VDDソース線VDMLおよびVDMRの電圧レベルの下限値を、VDD-Vthpの電圧レベルにクランプするPチャネルMOSトランジスタPT94およびPT96を含む。Vthpは、MOSトランジスタPT94およびPT96のしきい値電圧の絶対値を示す。MOSトランジスタPT94およびPT96は、ダイオード接続されてダイオードモードで動作する。ローカルビット線LBLおよび/LBLに対してデータの書込/読出を行なうために、周辺回路PHとして、ローカルビット線書込/読出回路が設けられる。このローカルビット線書込/読出回路は、プリチャージ指示信号PCGに従ってハイ側電源電圧VDDをローカルビット線LBLおよび/LBLに伝達するプリチャージ用PチャネルMOSトランジスタPPQ1およびPPQ2と、グローバルビット線GBLおよび/GBLにそれぞれのゲートが接続される書込用NチャネルMOSトランジスタWNQ1およびWNQ3と、プリチャージ指示信号PCGに従って選択的にオン状態となり、導通時、MOSトランジスタWNQ1およびWNQ3をロー側電源ノードVSSに接続する書込用NチャネルMOSトランジスタWNQ2およびWNQ4を含む。MOSトランジスタWNQ1およびWNQ2が、グローバルビット線GBLの電圧に従ってローカルビット線LBLに対してデータを書込む書込回路92lを構成し、MOSトランジスタWNQ3およびWNQ4が、グローバルビット線/GBLの電位に従ってローカルビット線/LBLへデータを書込む書込回路92rを構成する。データ読出部は、ローカルビット線LBLの電位に従って、ハイ側電源電圧VDDをグローバルビット線GBLに伝達するPチャネルMOSトランジスタRPQ1と、ローカルビット線/LBLの電位に従って選択的にオン状態となり、グローバルビット線/GBLへハイ側電源電圧VDDを伝達するPチャネルMOSトランジスタRPQ2と、ローカルビット線LBLおよび/LBLの電圧レベルを保持する電位保持回路100を含む。電位保持回路100は、ゲートおよびドレインが交差結合されるPチャネルMOSトランジスタPT100およびPT102を含み、ローカルビット線LBLおよび/LBLのうちの高電位側のローカルビット線の電圧をハイ側電源電圧VDDレベルに維持する。図47に示す半導体記憶装置の構成において、スタンバイ状態時においては、プリチャージ指示信号PCGはLレベルであり、ローカルビット線LBLおよび/LBLは、MOSトランジスタPPQ1およびPPQ2によりHレベルに維持される。グローバルビット線GBLおよび/GBLは、Lレベルであり、書込補助回路PCKにおいてMOSトランジスタPT92およびPT90は、オン状態であり、VDDソース線VDMLおよびVDMRは、ハイ側電源電圧VDDレベルに維持される。データ読出時、ローカルビット線LBLおよび/LBLに接続されるメモリセルが選択されるときワード線が選択されるとき、プリチャージ指示信号PCGがHレベルとなり、プリチャージ用のMOSトランジスタPPQ1およびPPQ2がオフ状態となり、ローカルビット線LBLおよび/LBLへのプリチャージ動作が停止する。続いて、ワード線の選択に従って、ローカルビット線LBLおよび/LBLに選択メモリセルの記憶データに応じた電圧変化が生じる。電位保持回路100は、ローカルビット線LBLおよび/LBLのうち高電位側のローカルビット線をハイ側電源電圧VDDレベルに維持する。したがって、選択メモリセルを介した放電により、低電位側のローカルビット線電位が、次第に低下する。このローカルビット線の電圧レベルの低下に応じて、読出用のPチャネルMOSトランジスタRPQ1およびRPQ2の一方がオン状態となり、グローバルビット線GBLまたは/GBLの電圧レベルが上昇する。このグローバルビット線GBLまたは/GBLの電圧レベルが上昇する。いま、説明を簡単にするために、グローバルビット線GBLの電圧レベルが上昇するとする。グローバルビット線/GBLは、MOSトランジスタRPQ2がオフ状態に維持されるため、プリチャージ状態のLレベルを維持する。この状態において、グローバルビット線GBLの電圧レベルが上昇すると、書込回路92lにおいて、書込用のMOSトランジスタWNQ1がオン状態となり、ローカルビット線LBLの電圧レベルをロー側電源電圧方向へ駆動し、応じて、読出用のMOSトランジスタRPQ1が高速でオン状態となり、グローバルビット線GBLの電位レベルが高速で上昇する。一方、書込回路92rにおいては、グローバルビット線/GBLは、Lレベルであり、MOSトランジスタWNQ3はオフ状態であり、ローカルビット線/LBLはHレベルを維持する。グローバルビット線GBLの電圧レベル上昇時、データ読出時においては、グローバルビット線GBLの電圧上昇幅は小さいMOSトランジスタWNQ1のしきい値電圧よりも高い電圧レベル。すなわち、グローバルビット線GBLは、配線容量が大きく、その電圧レベルは、電圧VDDレベルまでフルスイングせず、また、電圧VDD-Vthpレベルまでも上昇しない。したがって、MOSトランジスタPT90は、オン状態を維持し、VDDソース線VDMLおよびVDMRは、ともにハイ側電源電圧VDDレベルに維持され、データの破壊を伴うことのない安定かつ高速なデータの読出が行なわれる。データ書込時においても、書込前の状態においては、グローバルビット線GBLおよび/GBLはLレベルにプリチャージされ、書込補助回路PCKにより、VDDソース線VDMLおよびVDMRは、ハイ側電源電圧VDDレベルにプリチャージされる。また、プリチャージ指示信号PCGにより、ローカルビット線LBLおよび/LBLはHレベルにプリチャージされる。データ書込時、グローバルビット線GBLおよび/GBLが、書込データに応じてHレベルおよびLレベルにフルスイングする。応じて、書込補助回路PCKにおいて、Hレベルデータが伝達されたグローバルビット線に対するMOSトランジスタPT90またはPT92がオフ状態となる。いま、グローバルビット線GBLにHレベルデータが伝達される場合を考える。この場合、ローカルビット線LBLがロー側電源電圧レベルにMOSトランジスタWNQ1およびWNQ2を介して放電される。ローカルビット線/LBLは、書込回路92rにおいてMOSトランジスタWNQ3がオフ状態であり、Hレベルを維持する。書込補助回路PCKにおいてMOSトランジスタPT90がオフ状態となり、VDDソース線VDMLがフローティング状態となる。選択メモリセルMCに逆データ論理レベルが保持データと逆のデータが書込まれる場合、メモリセル内の各インバータの貫通電流により、左側VDDソース線VDMLの電圧レベルが低下する。この状態においては、電位保持回路100によりローカルビット線/LBLがハイ側電源電圧VDDレベルに維持され、一方、ローカルビット線LBLがLレベルに駆動される。この場合、VDDソース線VDMLの電圧レベルの低下に応じて、メモリセル内のインバータラッチのラッチ能力が低下し、応じて書込マージンが増大し、選択メモリセルにおいて高速でデータの書込を行なうことができる。このデータ書込動作時においては、ハイ側電源ノードVHRに接続される負荷トランジスタがローカルビット線LBLからのLレベルデータに従って高速でオン状態となり、対応のストレージノードをHレベルに駆動し、他方の負荷トランジスタをオフ状態として、各ストレージノードが高速で書込データに応じた電圧レベルに駆動される。したがって、Lレベルデータが伝達されるローカルビット線に対応して配置されるVDDソース線をフローティング状態としても、メモリセルMCにおいてインバータラッチは、そのラッチ能力が非平衡状態となり、Hレベルを駆動するインバータ側の電流駆動能力は大きくされるため、高速の書込を実現することができる。また、MOSトランジスタPT94およびPT96は、データ書込に長時間を要し、VDDソース線VDMLおよびVDMRの電圧レベルが低下し過ぎて選択列かつ非選択行のメモリセルのデータ保持特性が低下するのを抑制する。しかしながら、書込が高速に行なわれ、VDDソース線VDMLおよびVDMRの電圧レベル低下が、選択列かつ非選択行のメモリセルの保持データに悪影響を及ぼさない場合には、特に、クランプ用のMOSトランジスタPT94およびPT96が設ける必要はない。また、このクランプ用のトランジスタPT04およびPT96に代えて、先の実施の形態において示したような電源電圧を切換える構成、また、ワンショットパルス駆動などの構成が用いられてもよい。図48は、この発明の実施の形態15における半導体記憶装置のグローバルビット線対に関連する部分の構成を概略的に示す図である。グローバルビット線GBLおよび/GBLに対し、複数の行ブロックMBa-MBmのメモリセルが配置される。行ブロックMBa-MBmそれぞれにおいて、ワード線WL0-WLnが配設される。たとえば、行ブロックMBa-MBm各々において、16行または32行のメモリセルが配置される。ローカルビット線の負荷を軽減し、また、グローバルビット線に対してはメモリセルが接続しないため、グローバルビット線の負荷を軽減し、高速でデータの書込/読出を行なう。行ブロックMBa-MBmそれぞれに対応して、ローカルビット線LBL0,/LBL0-LBLm,/LBLmが配設される。ローカルビット線対LBL0,/LBL0-LBLm,/LBLmそれぞれに対応して、VDDソース線対VDML0,VDMR0-VDMLm,VDMRmが設けられる。行ブロックMBa-MBmそれぞれに対応して、書込補助回路PCKa-PCKmが設けられ、これらの書込補助回路PCKa-PCKmは、それぞれ、グローバルビット線GBL,/GBLの電位レベルに従って、対応のVDDソース線LBL0,/LBL0-LBLm,/LBLmの電圧レベルインピーダンスを制御する。また、さらに行ブロックMBa-MBmそれぞれに対応して、内部データの書込/読出をグローバルビット線と対応のローカルビッ線との間で行なう周辺回路PHa-PHmが設けられる。これらの周辺回路PHa-PHm各々は、図47に示す周辺回路PHの構成と同様の構成を備え、内部データの書込/読出を行なう。周辺回路PHa-PHmへは、それぞれプリチャージ指示信号PCGa-PCGmが与えられる。プリチャージ指示信号PCGa-PCGmは、それぞれ、選択行を含む行ブロックを特定する行ブロック選択信号に基づいて活性/非活性が制御される。非選択行ブロックに対して、プリチャージ指示信号は非活性状態を維持し、対応のローカルビット線は、プリチャージ状態を維持する。したがって、書込補助回路PCKa-PCKmにおいて、グローバルビット線GBLおよび/GBLの電圧レベルの変化に従って、各行ブロックのVDDソース線VDMLまたはVDMRがフローティング状態とされても、対応のワード線は非選択状態であり、メモリセルMCにおいては、電流が流れる経路は遮断されており、非選択行ブロックかつ選択列のメモリセルにおいても、安定にデータは保持される。1つの選択行ブロック内の非選択メモリセルにおいても、先の実施の形態各々と同様安定にデータは保持される。すなわち、選択行/非選択列の書込補助回路においては、グローバルビット線GBLおよび/GBLはともにLレベルであり、VDDソース線VDMLおよびVDMRはハイ側電源電圧VDDレベルに維持される。以上のように、この発明の実施の形態15に従えば、ビット線がグローバルビット線およびローカルビット線の階層構造を有する場合においても、メモリセルのハイ側電源線をローカルビット線に応じて分割構造とし、各分割VDDソース線に書込補助回路を設けるとともに、メモリセルのハイ側電源ノードを個々に駆動することにより、VDDソース線VDML,VDMRの負荷が軽減され、高速でデータ書込時その電位を変化させることができ、高速書込が実現することができる。また、グローバルビット線電位に従って、VDDソース線電位を変化させており、早いタイミングで、VDDソース線の電圧レベルを変化させることができ、高速書込が実現される。また、電源線制御のタイミングはグローバルビット線の電圧に応じて設定されており、いわゆるセルフタイミングで動作制御が行われており、タイミング制御が簡略化される。[実施の形態16]図49は、この発明の実施の形態16に従う半導体記憶装置の要部の構成を概略的に示す図である。図49においては、ビット線BLおよび/BLに配置されるメモリセルMCに関連する構成を概略的に示す。ビット線BLおよび/BLに対して、セル電源線PVLが各列毎に分離して配置される。このセル電源線PVLVDDソース線またはVSSソース線またはウェルに対して、書込補助回路PCKが設けられる。この書込補助回路PCKは、内部データ線IOLおよび/IOLの電位と列選択信号CSLとに従って、選択列のセル電源線PVLの電圧レベルインピーダンスを制御する。ビット線BLおよび/BLは、列選択ゲートCSGに従って内部データ線IOLおよび/IOLに結合される。書込時、内部データ線IOLおよび/IOLの電圧レベルが、ビット線BLおよび/BLよりも早いタイミングで変化する。したがって、列選択信号CSLに従って、選択列に対するセル電源線PVLの電圧レベルインピーダンスを調整することにより、早いタイミングで、書込時、メモリセルの書込マージンを増大させて、高速の書込を実現することができる。データ読出時の動作は、これまでに説明した実施の形態のものと同様である。但し、この図49に示す構成の場合、列選択信号CSLを利用する必要があり、列選択信号CSLを発生する部分の駆動力を大きくすることが要求され、レイアウト面積および消費電力が少し大きくなる。しかしながら、セルフタイミングでセル電源線の電圧インピーダンス制御を行なっており、制御回路の構成が簡略化され、レイアウト面積および消費電力の大幅な増大は抑制される。以上のように、この発明の実施の形態16に従えば、内部データ線の電圧に従って、各列単位で、セル電源線の電圧レベルを調整しており、データ書込を高速で行なうことができる。[実施の形態17]図50は、この発明の実施の形態17に従う半導体記憶装置の全体の構成を概略的に示す図である。この図50に示す半導体記憶装置においては、セル電源制御ユニット2において、ビット線対BL0,/BL0,...,BLn,/BLnそれぞれに対応して書込補助回路APCK0,...,APCKnが設けられる。これらの書込補助回路APCK0-APCKnの各々は、対応の列ビット線対に対して設けられるセル電源線対APVL0-APVLnの電圧レベルをデータ書込時、データ読出時と異なる電圧レベルに設定する。これらのセル電源線APVL0-APVLnは、メモリセル列それぞれに対応して配置され、各々、セルハイ側電源電圧VDDおよびセルロー側電源電圧VSSを伝達するセル電源線第1および第2セル電源線を含む。書込補助回路APCK0-APCKnは、それぞれ、対応のセル電源線対APVL0-APVLnを介して伝達されるセル電源電圧VDDおよびVSSの電圧レベルを、データ書込時、電源電圧VDDおよびVSSの間の中間電圧レベルに設定する。これにより、書込時、選択メモリセルMCを不安定状態として、書込を高速に実行する。この図50に示す半導体記憶装置の他の構成は、図1に示す半導体記憶装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。この図50に示す書込補助回路APCK0-APCKnにおいては、書込時、セル電源線対APVL0-APVLn上の電源電圧VDDおよびVSSをともに変更する。したがって、VDDソース線またはVSSソース線の一方のみの電圧レベルを変更する場合に比べてより早く、メモリセルを不安定状態にすることができノイズマージンを小さくすることができ、すなわち書込マージンを大きくすることができ、書込を高速に行なうことができる。図51は、図50に示すメモリセルMCの構成の一例を示す図である。図51に示すメモリセルMCは、図2に示すメモリセルと以下の点でその構成が異なる。すなわち、メモリセルMCにおいて、ロー側電源ノードVLがVSSソース線VSMに結合される。このロー側電源ノードVLは、データ記憶用のNチャネルMOSトランジスタNQ1およびNQ2のソースに共通に接続される。図51に示すメモリセルMCの他の構成は、図5に示すメモリセルの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。ハイ側電源ノードVHおよびロー側電源ノードVLが、それぞれ、セル電源線対APCKに含まれるVDDセル電源線VDDソース線VDMおよびVSSセル電源線VSSソース線VSMに結合される。メモリセルのハイ側電源ノードVHおよびロー側電源ノードVLが、データ書込時に、その電圧レベルがともに変更される。図52は、図50に示す半導体記憶装置の動作を示す信号波形図である。図52において、図51に示すメモリセルMCにおいて記憶ノードND1にHレベル、記憶ノードND2がLレベルのデータが保持されている場合の動作を示す。データ読出時において、ワード線WLが選択状態へ駆動されると、メモリセルMCにおいてMOSトランジスタNQ3およびNQ4が導通し、記憶ノードND1およびND2がビット線BLおよび/BLに接続される。応じて、メモリセルMCの記憶データに応じてビット線BLおよび/BLの間に電位差が生じる。このビット線BLおよび/BLの電位差は、図1に示す書込補助回路APCK0-APCKnの電位変化動作を起動する電圧レベルVTよりもともに高い電圧レベルである。したがって、VDDソース線VDMおよびVSSソース線VSMの電圧レベルは、それぞれ、ハイ側電源電圧VDDおよびロー側電源圧VSSに維持される。メモリセルMCにおいてLレベルの記憶ノードND2の電圧レベルが、補のビット線/BLとの接続によりその電圧レベルが上昇するものの、ハイ側電源ノードVHおよびロー側電源ノードVLの電圧レベルは、それぞれハイ側電源電圧VDDおよびロー側電源電圧VSSレベルであり、安定にデータを保持して、データの読出を行なうことができる。一方、データ書込動作時において、ワード線WLが選択され、また、ビット線BLおよび/BLが書込データに応じて、それらの電圧レベルが、電源電圧VDDおよびVSSレベルにフルスイングする。この書込時、ビット線BLおよび/BLの一方が、書込補助回路の入力論理しきい値電圧VTよりも低くなると、図50に示す書込補助回路APCK0-APCKnが起動され、VDDソース線VDMおよびVSSソース線VSMの電圧レベルを変更する。これにより、VDDソース線VDMの電圧レベルが電圧ΔVH低下し、またVSSソース線VSMの電圧レベルが電圧ΔVL上昇する。したがって、メモリセルMCにおいて、ハイ側電源ノードVHとロー側電源ノードVLの電圧差が、電圧ΔVHΔVLだけ小さくなり、メモリセルMCの記憶ノードND1およびND2の電圧レベルが、ビット線BLおよび/BLに伝達された書込データに応じて高速で変化する記憶ノードND1およびND2がそれぞれ、LレベルおよびHレベルに駆動される。したがって、データ書込時、ハイ側メモリセルのハイ側電源ノードVHおよびロー側電源ノードVLの電圧レベルを変更して、それらの電圧差を小さくすることにより、スタティックノイズマージンが小さくなり、高速でデータの書込を行なうことができる。また、VDDソース線VDMおよびVSSソース線VSMは、各々対応の列のメモリセルの電源ノードに結合されており、それらの寄生容量はほぼ同一である。したがって、これらのソース線VDMおよびVSMにおいて、ほぼ同じ大きさの電位変化を容易に生成することができる。この構成の場合、メモリセル列に対応してソース線VDMおよびVSMを配置し、これらのソース線VDMおよびVSMの電圧レベルを変更する。したがって、ダミーの電源線を別途設ける必要がなく、配線面積が低減され、応じて、配線レイアウトが簡略される。メモリセル列それぞれに対応して、VDDソース線およびVSSソース線を配置する構成は、先の実施の形態VDDソース線およびダミーソース線を配置する構成と同様の構成を利用することができる。ダミーソース線DVSMに代えてVSSソース線が用いられれば良い。[書込補助回路の具体的構成1]図53は、この発明の実施の形態17に従う半導体記憶装置の書込補助回路の具体的構成を示す図である。図53においては、1列に整列して配置されるメモリセルMCに関連する部分の構成を示す。各メモリセル列に対応して、図53に示す書込補助回路APCKAPCKa,APCKbが設けられる。図53において、メモリセル列に対応して、ビット線の両端に対向して書込補助回路APCKaおよびAPCKbが設けられる。これらの書込補助回路APCKaおよびAPCKbは同一構成を有するため、対応する部分には同一参照番号を付す。書込補助回路APCKaおよびAPCKbの各々は、対応の列のビット線BLおよび/BL上の電位に従って、セル電源線対APVLに対する電源供給を制御するセル電源制御部AVCTと、セル電源制御部AVCTの出力信号に従って、VDDソース線VDMおよびVSSソース線VSMを電気的に結合するPチャネルMOSトランジスタPT100を含む。セル電源線対APVLに含まれるVDDソース線VDMおよびVSSソース線VSMは、それぞれメモリセル列毎に設けられ、それぞれ、対応の列のメモリセルMCのハイ側電源ノードVHおよびロー側電源ノードVLに結合される。セル電源制御部AVCTは、実質的に、図24に示すセル電源制御部VCTの構成と同様の構成を備え、ビット線BLおよび/BL上の電圧を受けるNANDゲートNG1と、NANDゲートNG1の出力信号を受けるインバータIV15と、NANDゲートNG1の出力信号に従って、選択的に、VDDソース線VDMと電源ノードVDDとを分離するPチャネルMOSトランジスタPT3と、インバータIV15の出力信号に従ってVSSソース線VSMを接地ノードから選択的に分離するNチャネルMOSトランジスタNT100を含む。PチャネルMOSトランジスタPT100は、インバータIV15の出力信号に従って選択的に導通し、VDDソース線VDMおよびVSSソース線VSMを電気的に結合する。このPチャネルMOSトランジスタPT100は、そのオン抵抗が比較的高く設定され、PチャネルMOSトランジスタPT100の導通時においても、これらのソース線VDMおよびVSMにおける電荷の移動により電位変化を生じさせるものの、ソース線VDMおよびVSMの電位は、同一電位とはされず、両者の間には有限時間内においては電位差が生じる。MOSトランジスタPT100のオン抵抗をZ、VDDソース線VDMおよびVSSソース線VSMの配線容量をともにCとすると、これらのソース線VDMおよびVSMのそれぞれの電位変化速度は、VDDΔVHΔVL/RCに比例する。ソース線VDMおよびVSMの電位差が大きい場合には電位変化速度が大きく、徐々に電位変化速度が低下する。従って、書込時において、最初に大きな電位変化をVDDソース線VDMおよびVSSソース線VSMの間に生じさせることができ、書込時の動作マージンを大きくすることができる。また、VDDソース線VDMおよびVSSソース線VSMの配線容量がほぼ同じであり、電圧変化ΔVHおよびΔVLもほぼ同じ大きさとなる。従って、一方のセル電源線の電位変化を生じさせる場合に較べて、ほぼ2倍の電位変化をメモリセルの電源ノードVLおよびVHの間に生じさせることができ、高速でメモリセルを不安定化して書込マージンを大きくすることができる。なお、図53においては、4本のワード線WL0-WL3が代表的に示されるものの、1列に整列して配置されるメモリセル各々に対応してワード線が設けられる。図54は、図53に示す構成のデータ書込時の動作を示す信号波形図である。以下、図54を参照して、図53に示す書込補助回路の動作について説明する。データ書込前において、ビット線BLおよび/BLは、スタンバイ状態にあり、ビット線BLおよび/BLには、図示しないビット線負荷回路が設けられており、このビット線負荷回路によりスタンバイ時、ビット線BLおよび/BLは、電源電圧レベルにまたはそれに近い電圧レベルにプリチャージされ、Hレベルにある。この状態においては、NANDゲートNG1の出力ノードNDAはLレベルであり、MOSトランジスタPT3およびNT100は、ともにオン状態であり、VDDソース線VDMが電源ノードに結合され、VSSソース線VSMが、接地ノードに結合され、それぞれ電源電圧VDDおよびVSSレベルにある。データ書込時、書込データに従ってビット線BLおよび/BLの電位が変化する。このビット線BLおよび/BLの一方の電位が、NANDゲートNG1の入力論理しきい値VTを超えると、NANDゲートNG1の出力信号がHレベルとなり、MOSトランジスタPT3およびNT100がオフ状態となり、ソース線VDMおよびVSMが、ハイ側電源ノードおよびロー側電源ノードから分離され、フローティング状態となる。これと並行して、PチャネルMOSトランジスタPT100が導通し、VDDソース線VDMとVSSソース線VSMが電気的に結合される。PチャネルMOSトランジスタPT100は、比較的そのオン抵抗チャネル抵抗およびソース/ドレイン拡散抵抗が大きくされており、このフローティング状態のソース線VDMおよびVSMにおいて、VDDソース線VDMからVSSソース線VSMへ電荷が移動しても、これらの両者の間の電位は、有限時間内においてはイコライズされない。すなわち、VDDソース線VDMの電圧レベルが、電源電圧VDDから少し低下し、また、VSSソース線VSMの電圧レベルがロー側電源電圧VSSよりも少し上昇する電圧変化速度は、最初は大きく、徐々に小さくなる。このソース線VDMおよびVSMの電圧レベルの変化により、メモリセルMCのラッチ能力が小さくなり、書込マージンが大きくなり、高速でデータの書込を行なうことができる。また、このソース線VDMおよびVSMの電圧レベルの変化は、小さく、この選択レベル列の非選択メモリセルのスタティックノイズマージンは十分確保され、安定にデータを保持することができる。同様、非選択列の選択行のメモリセルにおいても、読出動作時と同じ状態にメモリセルが維持され、安定にデータを読出時と同様に保持することができる。データ読出時およびスタンバイ時においては、ビット線BLおよび/BLの電圧レベルは、このNANDゲートNG1の入力論理しきい値VTよりも高い電圧レベルであり、MOSトランジスタPT3およびNT100はオン状態にあり、またMOSトランジスタPT100は、オフ状態にある。したがって、VDDソース線VDMおよびVSSソース線VSMは、それぞれ確実に、ハイ側電源電圧VDDおよびロー側電源電圧VSSに維持され、安定にデータの保持および読出を行なうことができる。以上のように、この実施の形態17に従えば、メモリセル列それぞれに対応して配置されるVDDソース線およびVSSソース線を用いて、その電圧レベル両者をデータ書込時変化させており、先の図24に示すようなダミーソース線が不要となり、配線レイアウト面積を低減することができ、また、1つのMOSトランジスタがCMOSトランスミッションゲートに代えて用いられるだけであり、そのレイアウト面積を低減することができる。なお、この発明の実施の形態17におけるソース線VDMおよびVSMの配線は、各メモリセル列ごとに、PウェルおよびNウェルおよびPウェルを設け、VDDソース線およびVSSソース線を各ウェル領域に列方向に沿って配設することによりたとえば第3メタル配線を用いて、実現される。また、セル電源制御部AVCTにおいて、列方向に整列する2つのメモリセルと同一のトランジスタレイアウトを利用することにより、NANDゲートNG1、インバータIV15、およびMOSトランジスタPT3、NT100の回路構成を実現することができる。このレイアウトにおいて、VDDソース線VDMおよびVSSソース線VSMを電気的に結合するPチャネルMOSトランジスタPT100が、さらに必要とされるだけである。[書込補助回路の構成2]図55は、この発明の実施の形態17に従う書込補助回路の第2の構成を示す図である。図55に示す書込補助回路APCKaおよびAPCKbは、以下の点で、その構成が図53に示す書込補助回路の構成と異なる。すなわち、VDDソース線VDMとVSSソース線VSMを電気的に結合するトランジスタ素子として、ノードNDA上の信号に従って選択的に導通するNチャネルMOSトランジスタNT102が用いられる。この図55に示す書込補助回路APCKaおよびAPCKbの他の構成は、図53に示す書込補助回路APCKaおよびAPCKbの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。また、メモリセルMC、ワード線WL0-WL3、およびセル電源線対APVLの配置は、図53に示す配置と同じである。すなわち、セル電源線対APVLソース線VDM,VSMが、各メモリセル列ごとに設けられる。この図55に示す書込補助回路APCKaおよびAPCKbにおいて、データ書込時、ビット線BLおよび/BLの一方の電位が、NANDゲートNG1の入力論理しきい値VT図54参照より低い電圧レベルとなる。NANDゲートNG1の出力信号がHレベルとなると、NチャネルMOSトランジスタNT102がオン状態となり、MOSトランジスタPT3およびNT100がオフ状態となる。このNチャネルMOSトランジスタNT102のオン抵抗も大きく、VDDソース線VDMおよびVSSソース線VSMの間の電荷の移動は抑制され、これらのソース線VDMおよびVSMの電位のイコライズは行なわれず、電圧差が維持される。すなわち、先の図54に示す信号波形図と同様、VDDソース線VDMの電位レベルが少し低下し、VSSソース線VSMの電圧レベルが少し上昇する。これにより、メモリセルMCを不安定状態として、書込マージンを大きくすることができる。したがって、データ書込時にVDDソース線VDMおよびVSSソース線VSMを電気的に結合する素子として、NチャネルMOSトランジスタNT102を用いても、先の図53に示す書込補助回路の構成と同様、書込時の動作マージンを向上させることができ、図53に示す構成と同様の効果を得ることができる。この図55に示す書込補助回路の構成の場合、2列のメモリセルと同様のレイアウトのトランジスタを利用して書込補助回路を実現することができる。すなわち、電気的に結合するNチャネルMOSトランジスタNT102として、メモリセルのアクセストランジスタに対応するトランジスタを利用することができ、内部配線のレイアウトが異なるものの、トランジスタ形成領域を規則的に繰返し配置して、書込補助回路を配置することができる。[書込補助回路の構成3]図56は、この発明の実施の形態17に従う書込補助回路の第3の構成を示す図である。図56に示す書込補助回路は、以下の点で、図53および図54に示す書込補助回路APCKaおよびAPCKbとその構成が異なる。すなわち、VDDソース線VDMおよびVSSソース線VSMの間に直列にNチャネルMOSトランジスタNT110およびPチャネルMOSトランジスタPT110が設けられる。NチャネルMOSトランジスタNT110のゲートがノードNDAに結合され、MOSトランジスタPT110は、ゲートにインバータIV15の出力信号を受ける。NチャネルMOSトランジスタNT110が、VDDソース線VDMに結合され、PチャネルMOSトランジスタPT110は、VSSソース線VSMに結合される。この図56に示す書込補助回路の他の構成およびメモリセルの配置は、図53または図55に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。図57は、図56に示す書込補助回路のデータ書込時の動作を示す信号波形図である。以下、図57を参照して、この図56に示す書込補助回路の動作について説明する。データ書込時、ビット線BLおよび/BLの電位が書込データにおいて変化し、一方のビット線電位がNANDゲートNG1の入力論理しきい値VTよりも低くなると、ノードNDAの電圧レベルがHレベルとなる。応じて、MOSトランジスタPT3およびNT100がオフ状態となり、一方、MOSトランジスタNT110およびPT110がオン状態となる。これらのMOSトランジスタPT110およびNT110を介して、フローティング状態とされたVDDソース線VDMおよびVSSソース線VSMが電気的に結合される。MOSトランジスタPT110およびNT110のオン抵抗の合成抵抗は、1つのMOSトランジスタのオン抵抗に比べて十分大きく、したがって、フローティング状態のソース線VDMおよびVSMの間での電荷の移動は抑制される。したがって、図57に示すように、VDDソース線VDMおよびVSSソース線VSMの電位変化は、1つのMOSトランジスタが用いられる場合に比べて抑制される。これにより、VSSソース線VSMの電位が過度に上昇するまたはVDDソース線VDMの電位が過度に低下して、メモリセルのデータ保持特性が劣化し、データ破壊が生じるのを抑制する。これにより、より安全にデータ保持特性の低下を抑制しつつ書込動作マージンを大きくすることができる。[変更例]図58は、書込補助回路の第3の構成の変更例の構成を示す図である。この図58に示す書込補助回路APCKaおよびAPCKbにおいては、VDDソース線VDMおよびVSSソース線VSMの間に、PチャネルMOSトランジスタPT112およびNチャネルMOSトランジスタNT112が直列に接続される。PチャネルMOSトランジスタPT112はゲートに、インバータIV15の出力信号を受け、NチャネルMOSトランジスタNT112は、そのゲートがノードNDAに結合される。PチャネルMOSトランジスタPT112が、VDDソース線VDMに結合され、NチャネルMOSトランジスタNT112が、VSSソース線VSMに結合される。この図58に示す書込補助回路の他の構成およびメモリセルの配置およびセル電源線の配置は、図56に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。この図58に示す構成においては、VDDソース線VDMおよびVSSソース線VSMを電気的に結合するMOSトランジスタの位置が、図56に示す書込補助回路におけるトランジスタ素子の配置と交換される。したがって、この図58に示す構成を用いても、図56に示す書込補助回路の構成と同様の効果を得ることができ、VDDソース線およびVSSソース線の電位変化量を抑制でき、メモリセルのデータ保持特性の劣化を抑制することができ、保持データを安定に保持することができる。なお、上述の実施の形態17の構成においては、ビット線の両端に書込補助回路が配置されている。しかしながら、この書込補助回路は、ビット線の中央部において設けられても良く、また、ビット線がローカル/グローバルビット線の階層構造の場合には、各ローカルビット線ごとに、この書込補助回路が設けられても良い。また、上述の説明においては、セル電源対APVL0-APVLnVDDソース線VDMおよびVSSソース線VSM、それぞれ、メモリセル列に対応して個々に配設されている。しかしながら、このセルのVDDソース線およびVSSソース線は、メモリアレイブロックに共通に設けられ、このハイ側電源電圧およびロー側電源電圧が、アレイブロック単位で調整されてもよい。以上のように、この発明の実施の形態17に従えば、メモリセルアレイ内を配設されるハイ側電源線VDDソース線およびロー側電源線VSSソース線を電気的にデータ書込時結合しており、メモリセルの電源ノード間の電圧をデータ書込時、より確実に小さくすることができ、書込時の動作マージンを大きくすることができる。また、セル電源線は電源ノードから分離されており、VDDソース線とVSSソース線との間で電荷が移動するだけであり、ハイ側およびロー側電源ノードの間で貫通電流が流れるのを防止することができ、消費電流を低減することができる。[実施の形態18]図59は、この発明の実施の形態18に従う半導体記憶装置の要部の構成を概略的に示す図である。この図59に示す半導体記憶装置は、以下の点が、図50に示す半導体記憶装置とその構成が異なる。すなわち、セル電源制御回路150は、ビット線対に対応して配置されるセル電源線対APVL0-APVLnそれぞれに対応して設けられる書込補助回路BPCK0-BPCKnを含む。これらの書込補助回路BPCK0-BPCKnは、各々、列選択回路4からの列選択信号CSL0-CSLnと主制御回路7からの書込指示信号WENとに従って、選択列に対応して配置されるセル電源線対の電圧レベルを変更する。列選択回路4からの列選択信号CSL0-CSLnは、図8に示すように、列デコーダ4aからの列選択信号CSLに相当し、列アドレス信号CAに従って生成される。書込指示信号WENは、主制御回路7から、外部からのライトイネーブル信号WEおよびチップイネーブル信号CEに従って生成され、書込動作時、活性化される。セル電源線対APVL0-APVLnの、セル電源制御回路150と対向する端部に、電位保持回路160が設けられる。この電位保持回路160は、セル電源線対APVL0-APVLnそれぞれに対応して設けられるキーパー回路KP0-KPnを含む。キーパー回路KP0-KPnは、各々、対応のセル電源線対APVL0-APVLnのハイ側電源電圧VDDの下限値およびロー側電源電圧VSSの上限値を所定電圧レベルにクランプする。これにより、データ書込時、このセル電源線対APVL0-APVLnの電位が過剰に変化するのを抑制する。この図59に示す半導体記憶装置の他の構成は、図50に示す半導体記憶装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。この図59に示す構成においては、書込補助回路BPCK0-BPCKnが、書込指示信号WENと列選択信号CSL0-CSLnに従って対応のセル電源線対APVL0-APVLnの電圧レベルを調整する。したがって、ビット線電位が変化する前に、セル電源線対APVL0-APVLnの電圧レベルを調整することができ、早いタイミングで、書込動作を完了することができる。また、このセル電源制御回路150を列選択回路の近傍に配置することにより、列選択信号線の配線長が増大するのを抑制して、各書込補助回路に対して列選択信号を伝達することができる。また、書込補助回路BPCK0-BPCKnHが、各々、対応のビット線対の電位に従ってセル電源線VDDソース線VDMおよびVSMソース線VSMの電位を調整するだけであり、基板領域ウェル領域の電位制御に較べて、負荷は小さく、トランジスタサイズは小さくても良く、回路レイアウト面積の増大を抑制することができる。図60は、図59に示すキーパー回路KP0-KPnおよび書込補助回路BPCK0-BPCKnの具体的構成の一例を示す図である。図60においては、1列のメモリセルに関連する部分の構成を代表的に示す。メモリセルMCそれぞれ2対応してワード線WL0-WL3が配置される。1列に整列して配置されるメモリセルの数は、さらに多くても良い。この図60に示す構成が、各メモリセル列に対応して設けられる。ビット線対BL,/BLの一端には、ビット線電位を電源電圧またはそれより低い所定電圧レベルにプリチャージするとともにビット線にカラム電流を供給するビット線負荷回路9と、列選択信号CSLに従って導通し、対応のビット線BLおよび/BLを内部データ線対IOに結合する列選択ゲートCSGが設けられる。書込補助回路BPCKは、列選択信号CSLと書込指示信号WENを受けるNANDゲートNG10と、NANDゲートNG10の出力信号を反転するインバータIV20と、インバータIV20の出力信号に従ってVDDソース線VDMをハイ側電源ノードVDDノードに結合するPチャネルMOSトランジスタPPQ1と、NANDゲートNG10の出力信号に従ってVSSソース線VSMをロー側電源ノードVSSノードに結合するNチャネルMOSトランジスタNNQ1と、NANDゲートNG10の出力信号に従ってソース線VDMおよびVSMを電気的に結合するPチャネルMOSトランジスタPPQ2を含む。書込指示信号WENは、活性化時データ書込動作時Hレベルに設定される。列選択信号CSLは、選択時Hレベルである。したがって、NANDゲートNG10は、対応の列が列選択信号CSLにより指定されたときに、Lレベルの信号を出力する。キーパー回路KPは、VDDソース線VDMとハイ側電源ノードVDDノードの間に接続される、ダイオード接続されたPチャネルMOSトランジスタPPQ3と、VSSソース線VSMとロー側電源ノードVSSノードの間に接続されるダイオード接続されるNチャネルMOSトランジスタNNQ2を含む。MOSトランジスタPPQ3は、ゲートがVDDソース線VDMに結合されており、このVDDソース線VDMの電圧の下限値を、電圧VDD-Vthpの電圧レベルにクランプする。MOSトランジスタNNQ2は、ゲートがロー側電源ノードに結合されており、VSSソース線VSMの電圧の上限値を、電圧VthnVSSのレベルにクランプする。ここで、VthpおよびVthnは、MOSトランジスタPPQ3およびNNQ2のしきい値電圧の絶対値をそれぞれ示す。図61は、図60に示す構成のデータ書込時の動作を示す信号波形図である。以下、図61を参照して、図60に示す書込補助回路の動作について説明する。スタンバイ状態時およびデータ読出時においては、書込指示信号WENは、Lレベルであり、NANDゲートNG10の出力信号はHレベルであり、インバータIV20の出力信号がLレベルである。したがって、この状態においては、MOSトランジスタPPQ1およびNNQ1がともにオン状態となり、一方、MOSトランジスタPPQ2はオフ状態である。したがって、VDDソース線VDMおよびVSSソース線VSMは、それぞれ、ハイ側電源電圧VDDおよびロー側電源電圧VSSレベルに維持される。この状態においては、キーパ回路KPのクランプ用のMOSトランジスタPPQ3およびNNQ3は、逆バイアス状態であり、ともにオフ状態である。データ書込時、書込指示信号WENが、ライトイネーブル信号WEに従って活性化される。このとき、列選択信号CSLが選択状態にあり、Hレベルのときには、NANDゲートNG10の出力信号はLレベルとなり、応じて、インバータIV20の出力信号がHレベルとなる。この状態においては、MOSトランジスタPPQ1およびNNQ1がオフ状態となり、一方、MOSトランジスタPPQ2がオン状態となる。これにより、VDDソース線VDMおよびVSSソース線VSMが、対応の電源ノードから分離されるとともに、MOSトランジスタPPQ2を介して電気的に結合され、その電圧レベルが変化する。MOSトランジスタPPQ2のオン抵抗が小さく、VDDソース線VDMおよびVSSソース線VSMの電圧レベルが大きく変化する場合には、キーパー回路KPのMOSトランジスタPPQ3およびNNQ2により、それぞれの電圧レベルがクランプされ、このVDDソース線VDMおよびVSSソース線VSMが、それぞれ電圧VDD-VthpおよびVSSVthnを超えて変化するのが防止される。これにより、メモリセルの電源電圧VHおよびVLが大きく変化してデータ保持特性が劣化するのを防止することができる。したがって、この場合、ビット線BLおよび/BLに、書込データに応じて電位変化が生じる前に、書込指示信号WENに従ってVDDソース線VDMおよびVSSソース線VSMの電圧レベルを変更することができ、選択列のメモリセルのノイズマージンを小さくした状態で書込データに従って書込を行なうことができ、高速の書込を実現することができる。一方、このデータ書込時、非選択列のメモリセルに対しては、列選択信号CSLが非選択状態でありLレベルである。したがって、NANDゲートNG10の出力信号がHレベルとなり、読出時またはスタンバイ時と同じ状態に、これらのVDDソース線VDMおよびVSSソース線VSMの電圧レベルは、それぞれ、ハイ側電源電圧VDDおよびロー側電源電圧VSSレベルに維持される。データ書込を行なうメモリセル列に対してのみ、メモリセル電源電圧のレベルを調整しており、非選択列のメモリセルの誤書込は確実に防止される。また、選択列の非選択行のメモリセルに対しても、VDDソース線VDMおよびVSSソース線VSMの電圧レベルの電位変化量は小さくされており、データ保持特性の劣化は抑制されており、確実にデータを保持することができる。また、非選択列のセル電源線VDMおよびVSMの電位は変化せず、選択列においてのみセル電源線の電位変化が生じ、セル電源線の電圧復帰時においては選択列が非選択列となったときに実行することが溶融され、全列のセル電源線の電圧復帰を行なう必要がなく、消費電流が低減される。なお、図60に示す書込補助回路BPCKの構成において、ソース線VDMおよびVSMを電気的に結合するPチャネルMOSトランジスタPPQ2に代えて、NチャネルMOSトランジスタが用いられてもよい。この場合、インバータIV20の出力信号を、この電位変化促進用のNチャネルMOSトランジスタのゲートへ与える。[変更例]図62は、この発明の実施の形態18に従う書込補助回路の変更例の構成を示す図である。この図62に示す書込補助回路BPCKにおいては、VDDソース線VDMとVSSソース線VSMの間に直列に、NチャネルMOSトランジスタNNQ3およびPチャネルMOSトランジスタPPQ4が設けられる。MOSトランジスタNNQ3のゲートはノードNDBに結合され、MOSトランジスタPPQ4のゲートは、NANDゲートNG10の出力に結合される。この図62に示す書込補助回路の他の構成、メモリセルの配置およびキーパー回路KPの構成は、図60に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。MOSトランジスタNNQ3およびPPQ4の直列体により、1つのスイッチングトランジスタトランスファーゲートが設けられる場合に比べて、VDDソース線VDMおよびVSSソース線VSMを大きなオン抵抗を介して電気的に結合することができる。したがって、データ書込時の選択列に対応して配置されるVDDソース線VDMおよびVSSソース線の電位変化量をより小さくすることができ、確実に、書込動作マージンを大きくし、また非選択メモリセルの保持データ破壊を抑制することができる。なお、この図62に示す構成においては、NチャネルMOSトランジスタNNQ3およびPPQ4の位置が交換されてもよい。また、MOSトランジスタNNQ3およびPPQ4のオン抵抗が十分な値に設定され、VDDソース線VDMおよびVSSソース線VSMの電位変化量が小さい場合には、キーパー回路KPは特に設ける必要はない。以上のように、この発明の実施の形態18に従えば、書込時、選択列に対して設けられるセル電源線の電圧レベルは調整しており、書込動作マージンを大きくして、高速でデータの書込を行なうことができる。また、電位変化時、単にフローティング状態とされたVDDソース線およびVSSソース線を電気的に結合するだけであり、書込サイクルが長くなる場合においても、セル電源線間において、電荷の移動が生じても、電源ノードと接地ノードの間の直流電流貫通電流が流れるのを防止することができる。この書込サイクルが長くなる場合においてDC電流を抑制する効果は、また、実施の形態17においても実現される。また、実施の形態18においても、ビット線がローカル/グローバルビット線の階層ビット線構成とされていても良い。各書込補助回路をローカルビット線に対応して配置する。また、書込補助回路BPCKは、実施の形態17の場合と同様、NANDゲートNG10、インバータ20、MOSトランジスタPPQ1およびNNQ1を、2つのメモリセルと同様のトランジスタのレイアウトを有するトランジスタ形成領域を利用して、配置配線することが可能である。"