"基板と、前記基板上に互いに離間して形成される半導体素子部及び容量部とを備える薄膜半導体装置であって、前記半導体素子部は、前記基板上に形成された遮光性のゲート電極と、前記ゲート電極上に形成された第1絶縁層と、前記第1絶縁層上に形成されたチャネル層と、前記チャネル層上に形成された第2絶縁層と、前記第2絶縁層上に形成されたソース電極及びドレイン電極とを備え、前記容量部は、透明導電性材料で前記基板上に形成された第1容量電極と、前記第1絶縁層と同一の材料で、前記第1容量電極上に形成された誘電体層と、前記ソース電極及び前記ドレイン電極の少なくとも一方と同一の導電性材料で、前記誘電体層上に形成された第2容量電極とを備え、前記ゲート電極、前記チャネル層、および前記第2絶縁層は、上面視したときに外形輪郭線が一致するように積層される薄膜半導体装置。前記ゲート電極は、前記透明導電性材料で形成された第1ゲート電極と、遮光性導電性材料で前記第1ゲート電極上に形成された第2ゲート電極とで構成される請求項1に記載の薄膜半導体装置。前記半導体素子部は、さらに、前記第2絶縁層と前記ソース電極との間、及び前記第2絶縁層と前記ドレイン電極との間に介在し、前記チャネル層の側面とコンタクトするコンタクト層を備える請求項1又は2に記載の薄膜半導体装置。前記容量部は、さらに、前記誘電体層と前記第2容量電極との間に、前記コンタクト層と同じ材料で形成された中間層を備える請求項3に記載の薄膜半導体装置。前記チャネル層は、結晶性シリコン薄膜で形成されている請求項1~4のいずれか1項に記載の薄膜半導体装置。前記半導体素子部は、さらに、前記チャネル層上に非結晶性の真性シリコン薄膜を備える請求項1~5のいずれか1項に記載の薄膜半導体装置。前記第2ゲート電極、前記チャネル層、前記非結晶性の真性シリコン薄膜、および前記第2絶縁層は、上面視したときに外形輪郭線が一致するように積層される請求項6に記載の薄膜半導体装置。前記第2絶縁層は、有機材料で形成される請求項1~7のいずれか1項に記載の薄膜半導体装置。基板を準備する第1工程と、前記基板上に、遮光性導電性材料でゲート電極を形成すると共に、前記ゲート電極と離間した位置に透明導電性材料で第1容量電極を形成する第2工程と、前記ゲート電極上および前記第1容量電極上に、第1絶縁層を形成する第3工程と、前記第1絶縁層上に半導体層を形成する第4工程と、前記半導体層上に、第2絶縁層を形成する第5工程と、前記半導体層をエッチングすることにより、前記ゲート電極に重畳する位置にチャネル層を形成する第6工程と、前記第2絶縁層上の前記チャネル層に重畳する位置にソース電極及びドレイン電極を形成すると共に、前記第1絶縁層上の前記第1容量電極に重畳する位置に第2容量電極を形成する第7工程とを含み、前記第5工程では、前記半導体層上に前記第2絶縁層を形成した後に、前記基板の前記ゲート電極および前記第1容量電極が形成された面と反対側の面から、前記第2絶縁層に対して前記ゲート電極をマスクに用いて前記第2絶縁層を感光させる光で露光する露光工程と、前記第2絶縁層を現像する現像工程とによって、前記ゲート電極に重畳する位置の前記第2絶縁層を残し、且つ前記第1容量電極に重畳する位置の前記第2絶縁層を除去し、前記第6工程では、前記ゲート電極に重畳する位置に残された前記第2絶縁層をマスクとして前記半導体層をエッチングする工程によって、前記半導体層を前記ゲート電極に重畳する位置の前記チャネル層として残し、且つ前記第1容量電極に重畳する位置からは前記半導体層を除去することにより、前記ゲート電極、前記チャネル層、および前記第2絶縁層は、上面視したときに外形輪郭線が一致するように形成される薄膜半導体装置の製造方法。前記ゲート電極は、第1ゲート電極と、前記第1ゲート電極上に形成される第2ゲート電極とで構成され、前記第2工程は、前記基板上に、前記透明導電性材料で前記第1ゲート電極と前記第1容量電極とを同時に形成する工程と、前記第1ゲート電極上に、遮光性導電性材料で前記第2ゲート電極を形成する工程とを含む請求項9に記載の薄膜半導体装置の製造方法。前記半導体層は、前記光を透過する厚みである請求項9又は10に記載の薄膜半導体装置の製造方法。前記半導体層の厚みは、30nm以上、200nm以下である請求項11に記載の薄膜半導体装置の製造方法。前記半導体層は、結晶シリコン層と非結晶シリコン層とを積層して形成され、前記非結晶シリコン層の厚みは、50nm以下である請求項11又は12に記載の薄膜半導体装置の製造方法。前記ゲート電極は、前記透明導電性材料で前記第1容量電極と一体形成される第1ゲート電極と、前記第1ゲート電極上に前記遮光性導電性材料で形成される第2ゲート電極とで構成され、前記第2工程では、ハーフトーンマスクを用いて前記第1ゲート電極、前記第2ゲート電極、及び前記第1容量電極を同時に形成する請求項9~13のいずれか1項に記載の薄膜半導体装置の製造方法。上記構成の画素回路900において、チャネル保護層960は、例えば、有機材料をパターニングすることによって、結晶シリコン層941のチャネル領域に重畳する位置に選択的に形成される。このとき、ゲート電極921をマスクとして裏面側図11の下側から露光すると、第1容量電極922がマスクとなって容量部にも有機材料が残留してしまう。そこで、チャネル保護層960をパターニングするためには、上面側図11の上側から露光する必要がある。そうすると、図11に示されるように、チャネル保護層960の幅がゲート電極921より狭くなるので、チャネル保護層960の左右の領域図11の楕円で囲った領域に寄生容量が生じ、高精細化を困難にするという課題を生じる。また、結晶シリコン層941、非結晶シリコン層951、及びコンタクト層971、972は、ソース電極981及びドレイン電極982をマスクとしてエッチングすることによって形成される。このとき、ソース電極981及びドレイン電極982と同一材料で形成される第2容量電極983がマスクとなって、容量部にも第1~第3シリコン層942、952、973が残留する。その結果、容量部がMISMetal-Insulator-Semiconductorとなり、電圧によって容量値が変化するという課題を生じる。そこで、本発明は、上記の課題に鑑みてなされたものであり、寄生容量の少ない半導体素子部と、MIMMetal-Insulator-Metal型の容量部とで構成される薄膜半導体装置を提供することを目的とする。本発明の一形態に係る薄膜半導体装置は、基板と、前記基板上に互いに離間して形成される半導体素子部及び容量部とを備える。前記半導体素子部は、前記基板上に形成された遮光性のゲート電極と、前記ゲート電極上に形成された第1絶縁層と、前記第1絶縁層上に形成されたチャネル層と、前記チャネル層上に形成された第2絶縁層と、前記第2絶縁層上に形成されたソース電極及びドレイン電極とを備える。前記容量部は、透明導電性材料で前記基板上に形成された第1容量電極と、前記第1絶縁層と同一の材料で、前記第1容量電極上に形成された誘電体層と、前記ソース電極及び前記ドレイン電極の少なくとも一方と同一の導電性材料で、前記誘電体層上に形成された第2容量電極とを備える。そして、前記ゲート電極、前記チャネル層、および前記第2絶縁層は、上面視したときに外形輪郭線が一致するように積層される。本発明によれば、寄生容量の少ない半導体素子部と、MIM型の容量部とで構成される薄膜半導体装置を得ることができる。本発明の一形態に係る薄膜半導体装置は、基板と、前記基板上に互いに離間して形成される半導体素子部及び容量部とを備える。前記半導体素子部は、前記基板上に形成された遮光性のゲート電極と、前記ゲート電極上に形成された第1絶縁層と、前記第1絶縁層上に形成されたチャネル層と、前記チャネル層上に形成された第2絶縁層と、前記第2絶縁層上に形成されたソース電極及びドレイン電極とを備える。前記容量部は、透明導電性材料で前記基板上に形成された第1容量電極と、前記第1絶縁層と同一の材料で、前記第1容量電極上に形成された誘電体層と、前記ソース電極及び前記ドレイン電極の少なくとも一方と同一の導電性材料で、前記誘電体層上に形成された第2容量電極とを備える。そして、前記ゲート電極、前記チャネル層、および前記第2絶縁層は、上面視したときに外形輪郭線が一致するように積層される。上記構成によれば、上面視したときにゲート電極とチャネル保護層との外形輪郭線が一致する。これにより、チャネル保護層の左右の領域でゲート電極とソース電極及びドレイン電極とが重畳しないので、この領域の寄生容量を削減することができる。また、第1容量電極と第2容量電極との間に介在する半導体層が介在しないので、MIM型の容量部を形成することができる。一例として、前記ゲート電極は、前記透明導電性材料で形成された第1ゲート電極と、遮光性導電性材料で前記第1ゲート電極上に形成された第2ゲート電極とで構成されてもよい。さらに、前記半導体素子部は、前記第2絶縁層と前記ソース電極との間、及び前記第2絶縁層と前記ドレイン電極との間に介在し、前記チャネル層の側面とコンタクトするコンタクト層を備えてもよい。さらに、前記容量部は、さらに、前記誘電体層と前記第2容量電極との間に、前記コンタクト層と同じ材料で形成された中間層を備えてもよい。また、前記チャネル層は、結晶性シリコン薄膜で形成されてもよい。さらに、前記半導体素子部は、前記チャネル層上に非結晶性の真性シリコン薄膜を備えてもよい。また、前記第2ゲート電極、前記チャネル層、前記非結晶性の真性シリコン薄膜、および前記第2絶縁層は、上面視したときに外形輪郭線が一致するように積層されてもよい。また、前記第2絶縁層は、有機材料で形成されてもよい。本発明の一形態に係る薄膜半導体装置の製造方法は、基板を準備する第1工程と、前記基板上に、遮光性導電性材料でゲート電極を形成すると共に、前記ゲート電極と離間した位置に透明導電性材料で第1容量電極を形成する第2工程と、前記ゲート電極上および前記第1容量電極上に、第1絶縁層を形成する第3工程と、前記第1絶縁層上に半導体層を形成する第4工程と、前記半導体層上に、第2絶縁層を形成する第5工程と、前記半導体層をエッチングすることにより、前記ゲート電極に重畳する位置にチャネル層を形成する第6工程と、前記第2絶縁層上の前記チャネル層に重畳する位置にソース電極及びドレイン電極を形成すると共に、前記第1絶縁層上の前記第1容量電極に重畳する位置に第2容量電極を形成する第7工程とを含む。前記第5工程では、前記半導体層上に前記第2絶縁層を形成した後に、前記基板の前記ゲート電極および前記第1容量電極が形成された面と反対側の面から、前記第2絶縁層に対して前記ゲート電極をマスクに用いて前記第2絶縁層を感光させる光で露光する露光工程と、前記第2絶縁層を現像する現像工程とによって、前記ゲート電極に重畳する位置の前記第2絶縁層を残し、且つ前記第1容量電極に重畳する位置の前記第2絶縁層を除去する。前記第6工程では、前記ゲート電極に重畳する位置に残された前記第2絶縁層をマスクとして前記半導体層をエッチングする工程によって、前記半導体層を前記ゲート電極に重畳する位置の前記チャネル層として残し、且つ前記第1容量電極に重畳する位置からは前記半導体層を除去することにより、前記ゲート電極、前記チャネル層、および前記第2絶縁層は、上面視したときに外形輪郭線が一致するように形成される。上記方法のように、ゲート電極を遮光性導電性材料で形成し、且つ基板の裏面側から第2絶縁層を露光することにより、第2絶縁層の外形輪郭線がゲート電極の外形輪郭線に一致するようにセルフアライメントされる。また、第2絶縁層をマスクとして半導体層をエッチングすることにより、第1及び第2容量電極の間から半導体層を除去することができる。すなわち、上記方法によれば、比較的容易に上記構成の薄膜半導体装置を得ることができる。また、前記ゲート電極は、第1ゲート電極と、前記第1ゲート電極上に形成される第2ゲート電極とで構成されてもよい。そして、前記第2工程は、前記基板上に、前記透明導電性材料で前記第1ゲート電極と前記第1容量電極とを同時に形成する工程と、前記第1ゲート電極上に、遮光性導電性材料で前記第2ゲート電極を形成する工程とを含んでもよい。また、前記半導体層は、前記光を透過する厚みであってもよい。また、前記半導体層の厚みは、30nm以上、200nm以下であってもよい。また、前記半導体層は、結晶シリコン層と非結晶シリコン層とを積層して形成されてもよい。そして、前記非結晶シリコン層の厚みは、50nm以下であってもよい。非結晶性の真性シリコン薄膜は、露光工程での光に対しての吸収率が高く、厚くしすぎると、第2絶縁層に必要な露光量が届かず、露光が不十分になってしまう恐れがある。もしくは、必要な露光量を得るために長時間の露光工程が必要になってしまい、生産性を著しく落としてしまう懸念がある。但し、非結晶性の真性シリコン薄膜の厚みは、露光工程で用いる光の光量を強くすれば50nm以上とすることもできる。また、前記ゲート電極は、前記透明導電性材料で前記第1容量電極と一体形成される第1ゲート電極と、前記第1ゲート電極上に前記遮光性導電性材料で形成される第2ゲート電極とで構成されてもよい。そして、前記第2工程では、ハーフトーンマスクを用いて前記第1ゲート電極、前記第2ゲート電極、及び前記第1容量電極を同時に形成してもよい。上記構成によれば、第1ゲート電極、第2ゲート電極、及び第1容量電極を1プロセスで形成することができる。以下、図面を参照して、本発明に係る薄膜半導体装置及びその製造方法を説明する。なお、本発明は、請求の範囲の記載に基づいて特定される。よって、以下の実施の形態における構成要素のうち、請求項に記載されていない構成要素は、本発明の課題を達成するのに必ずしも必要ではない。すなわち、以下の実施の形態は、本発明のより好ましい形態を説明するものである。また、各図は模式図であり、必ずしも厳密に図示したものではない。実施の形態図1及び図2を参照して、本発明の実施の形態に係る有機ELElectroLuminescenceディスプレイ有機EL表示パネル10及び画像表示装置用の薄膜トランジスタアレイ装置以下、単に薄膜トランジスタアレイ装置と表記する20を説明する。なお、図1は、薄膜半導体アレイ基板1を示す図である。図2は、本発明の実施の形態に係る表示装置の一例である有機ELディスプレイ10の斜視図である。まず、薄膜半導体アレイ基板1は、図1に示されるように、複数図1では2個の有機ELディスプレイ10で構成されている。また、有機ELディスプレイ10は、図2に示されるように、下層より、薄膜トランジスタアレイ装置20、層間絶縁膜平坦化膜11図2では図示省略、陽極下部電極12、有機EL層有機発光層13、及び透明陰極上部電極14の積層構造体である。また、陽極12及び有機EL層13の間には正孔輸送層図示省略が、有機EL層13及び透明陰極14の間には電子輸送層図示省略が積層される。薄膜トランジスタアレイ装置20には、複数の画素100が行列状マトリックス状に配置されている。各画素100は、それぞれに設けられた画素回路30によって駆動される。また、薄膜トランジスタアレイ装置20は、行状に配置される複数のゲート配線21と、ゲート配線21と交差するように列状に配置される複数のソース配線信号配線22と、ソース配線22に平行に延びる複数の電源配線23図2では図示省略とを備える。このゲート配線21は、画素回路30のそれぞれに含まれるスイッチング素子として動作する薄膜トランジスタのゲート電極41図2では図示省略を行毎に接続する。ソース配線22は、画素回路30のそれぞれに含まれるスイッチング素子として動作する薄膜トランジスタのソース電極42図2では図示省略を列毎に接続する。電源配線23は、画素回路30のそれぞれに含まれる駆動素子として動作する薄膜トランジスタのドレイン電極52図2では図示省略を列毎に接続する。次に、図3及び図4を参照して、画素100の構造を説明する。なお、図3は、画素100に含まれる画素回路30の回路図である。図4は、画素100の構成を示す平面図である。画素回路30は、図3に示されるように、スイッチ素子として動作する第1のトランジスタ40と、駆動素子として動作する第2のトランジスタ50と、対応する画素に表示するデータを記憶するキャパシタ60とで構成される。第1のトランジスタ40は、ゲート配線21に接続されるゲート電極41と、ソース配線22に接続されるソース電極42と、キャパシタ60及び第2のトランジスタ50のゲート電極51に接続されるドレイン電極43とで構成される。この第1のトランジスタ40は、接続されたゲート配線21及びソース配線22に電圧が印加されると、当該ソース配線22に印加された電圧値を表示データとしてキャパシタ60に保存する。第2のトランジスタ50は、ゲート電極51と、電源配線23及びキャパシタ60に接続されるドレイン電極52と、ソース電極53とで構成される。この第2のトランジスタ50は、キャパシタ60が保持している電圧値に対応する電流を電源配線23からソース電極53を通じて陽極12に供給する。すなわち、上記構成の有機ELディスプレイ10は、ゲート配線21とソース配線22との交点に位置する画素100毎に表示制御を行うアクティブマトリックス方式を採用している。なお、図4に示されるように、第1のトランジスタ40のドレイン電極43と、第2のトランジスタ50のゲート電極51とは、コンタクトホール70を介して電気的に接続されている。また、第2のトランジスタのソース電極53は、中継電極80を介して陽極12図4では図示省略に電気的に接続されている。さらに、図4に示されるように、ゲート配線21、及びゲート電極41、51は、それぞれ2種類の金属を積層して構成される。具体的には、ゲート配線21は、第1ゲート配線21aと第2ゲート配線21bとを積層して構成されている。ゲート電極41は、第1ゲート電極41aと第2ゲート電極41bとを積層して構成されている。ゲート電極51は、第1ゲート電極51aと第2ゲート電極51bとを積層して構成されている。次に、図5及び図6A~図6Dを参照して、第2のトランジスタ50及びキャパシタ60の詳細な構成を説明する。図5は、図4の線分Aにおける断面図である。図6A~図6Dは、画素100を上面視したときの各構成要素の位置関係を説明するための図である。なお、第1のトランジスタ40の構成は、第2のトランジスタ50と共通するので、第2のトランジスタ50を中心に説明する。まず、図5に示されるように、第2のトランジスタ半導体素子部50とキャパシタ容量部60とは、共通の基板110上に互いに離間して形成されている。第2のトランジスタ50は、基板110上に、ゲート電極51と、ゲート絶縁膜第1絶縁層120と、結晶シリコン層54と、非結晶シリコン層55と、チャネル保護層131と、一対のコンタクト層141、142と、ソース電極53及びドレイン電極52とを、この順に積層して構成されるボトムゲート型の薄膜トランジスタである。キャパシタ60は、基板110上に、第1容量電極61と、誘電体層として機能するゲート絶縁膜120と、シリコン層143と、第2容量電極62とを、この順に積層して構成される。基板110は、例えば、石英ガラス、無アルカリガラス、高耐熱性ガラス等のガラス材料からなるガラス基板である。なお、ガラス基板の中に含まれるナトリウムやリン等の不純物が結晶シリコン層54に侵入することを防止するために、基板110上にシリコン窒化膜SiNx、酸化シリコンSiOy又はシリコン酸窒化膜SiOyNx等からなるアンダーコート層を形成してもよい。また、アンダーコート層は、レーザアニールなどの高温熱処理プロセスにおいて、基板110への熱の影響を緩和させる役割を担うこともある。アンダーコート層の膜厚は、例えば100nm~2000nm程度とすることができる。ゲート電極51及び第1容量電極61は、基板110上に所定形状でパターン形成される。より具体的には、ゲート電極51は、基板110上にパターン形成される第1ゲート電極51aと、第1ゲート電極51a上にパターン形成される第2ゲート電極51bとの積層構造体である。また、第1容量電極61は、第1ゲート電極51aと同一の材料で基板110上にパターン形成される。本実施の形態においては、図6Aに示されるように、第1ゲート配線21aと第1のトランジスタ40の第1ゲート電極41aとが連続した単一のパターンとして形成され、第2のトランジスタ50の第1ゲート電極51aと第1容量電極61とが連続した単一のパターンとして形成される。そして、第1ゲート配線21a上に第2ゲート配線21bが、第1のトランジスタ40の第1ゲート電極41a上に第2ゲート電極41bが、第2のトランジスタ50の第1ゲート電極51a上に第2ゲート電極51bが、それぞれ別個独立したパターンとして形成される。第1ゲート電極51a及び第1容量電極61は、透明導電性材料で形成される。透明導電性材料の具体例は特に限定されないが、例えば、ITOIndiumTinOxide、SnO2、In2O3、ZnO等を用いることができる。一方、第2ゲート電極51bは、遮光性導電性材料で形成される。遮光性導電性材料の具体例は特に限定されないが、例えば、モリブデンMo、アルミニウムAl、銅Cu、タングステンW、チタンTi、クロムCr、及びモリブデンタングステンMoW等を用いることができる。ゲート電極51の膜厚は、例えば20~500nm程度とすることができる。ゲート絶縁膜第1絶縁層120は、ゲート電極51及び第1容量電極61を覆うように、基板110上の全面に形成される。すなわち、ゲート絶縁膜120は、第2のトランジスタ50の領域ではゲート絶縁膜として機能し、キャパシタ60の領域では誘電体層として機能する。ゲート絶縁膜120は、例えば、酸化シリコンSiOy、窒化シリコンSiNx、シリコン酸窒化膜SiOyNx、酸化アルミニウムAlOz又は酸化タンタルTaOwの単層膜又はこれらの積層膜によって構成することができる。ゲート絶縁膜120の膜厚は、例えば50nm~300nmとすることができる。なお、本実施の形態では、第2のトランジスタ50のチャネル領域を結晶シリコン層54に形成しているので、ゲート絶縁膜120に酸化シリコンを用いることが好ましい。酸化シリコンは、結晶シリコン層54とゲート絶縁膜120との界面状態を良好にするのに適しており、これによって第2のトランジスタ50の閾値電圧特性が向上する。結晶シリコン層チャネル層54は、ゲート絶縁膜120上のゲート電極51に重畳する位置にパターン形成される半導体膜であって、ゲート電極51の電圧によってキャリアの移動が制御される領域である所定のチャネル領域を有する。第2のトランジスタ50のチャネル長は、チャネル保護層131の幅として定義される。本実施の形態においては、図6Bに示されるように、第2のトランジスタ50の第2ゲート電極51bと結晶シリコン層54とは、上面視したときに外形輪郭線が一致するように積層される。ここで、外形輪郭線が一致するとは、第2ゲート電極51bと結晶シリコン層54とが同一形状形及び面積が同一であって、且つ第2ゲート電極51bと結晶シリコン層54とが水平方向にズレることなく配置されていることを指す。同様に、第1のトランジスタ40の第2ゲート電極41bと結晶シリコン層44とは、上面視したときに外形輪郭線が一致するように積層される。結晶シリコン層54は、結晶性の組織構造を有する結晶性シリコン薄膜であって、微結晶シリコン薄膜又は多結晶シリコン薄膜からなる。結晶シリコン層54は、例えば、非結晶性の非晶質シリコンアモルファスシリコンを結晶化することによって形成することができる。また、結晶シリコン層54は、アモルファスシリコン非結晶シリコンと結晶性シリコンとの混晶構造を有するシリコン薄膜とすることができる。この場合、優れたオン特性を得るために、少なくともチャネル領域の結晶性シリコンの割合を多くするのが好ましい。結晶シリコン層54と非結晶シリコン層55とを合わせた膜厚は、例えば、30nm~200nm程度後述する裏面からの露光光が透過する程度とすることができる。なお、結晶シリコン層54に含まれるシリコン結晶の主面方位は[100]であることが好ましい。これにより、結晶性に優れた結晶シリコン層54を形成することができる。なお、結晶シリコン層54における結晶シリコンの平均結晶粒径は、5nm~1000nm程度であり、結晶シリコン層54には、上記のような平均結晶粒径が100nm以上の多結晶、あるいは、平均結晶粒径が10nm~100nmのマイクロクリスタルμcと呼ばれる微結晶も含まれる。非結晶シリコン層バックチャネル層55は、結晶シリコン層54上にパターン形成される。本実施の形態においては、図6Cに示されるように、第2のトランジスタ50の第2ゲート電極51bと結晶シリコン層54と非結晶シリコン層55とは、上面視したときに外形輪郭線が一致するように積層される。同様に、第1のトランジスタ40の第2ゲート電極41bと結晶シリコン層44と非結晶シリコン層45とは、上面視したときに外形輪郭線が一致するように積層される。非結晶シリコン層55は、例えば、意図的に不純物のドーピングを行っていないアモルファスシリコン膜真性アモルファスシリコンによって形成されている。この非結晶シリコン層55は、局在準位密度トラップ密度が結晶シリコン層54より高い。すなわち、非結晶シリコン層55の負キャリアの電荷密度によってチャネル保護層131の正の固定電荷を相殺して電界遮蔽を行うことができる。これにより、バックチャネルの形成を抑制することができ、オフ時のリーク電流を抑制することができるので、第2のトランジスタ50のオフ特性が向上する。なお、非結晶シリコン層55の膜厚は、50nm以下とするのが望ましい。チャネル保護層第2絶縁層131は、非結晶シリコン層55上のチャネル領域に重畳する位置にパターン形成される。本実施の形態においては、図6Dに示されるように、第2のトランジスタ50の第2ゲート電極51bと結晶シリコン層54と非結晶シリコン層55とチャネル保護層131とは、上面視したときに外形輪郭線が一致するように積層される。同様に、第1のトランジスタ40の第2ゲート電極41bと結晶シリコン層44と非結晶シリコン層45とチャネル保護層132とは、上面視したときに外形輪郭線が一致するように積層される。チャネル保護層131は、チャネル領域を含む半導体層結晶シリコン層54、非結晶シリコン層55を保護するチャネルエッチングストッパCES層として機能する。すなわち、チャネル保護層131は、一対のコンタクト層141、142を形成するときのエッチング処理時において、結晶シリコン層54及び非結晶シリコン層55がエッチングされることを防止する機能を有する。チャネル保護層131を形成する材料には、例えば、シリコン、酸素及びカーボンを含む有機材料を主として含有する有機材料を用いることができる。本実施の形態におけるチャネル保護層131は、感光性塗布型の有機材料をパターニング及び固化することによって形成することができる。また、チャネル保護層131を構成する有機材料には、例えば、有機樹脂材料、界面活性剤、溶媒及び感光剤が含まれる。有機樹脂材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト又はベンゾシクロブテン等の中の1種又は複数種からなる感光性又は非感光性の有機樹脂材料を用いることができる。界面活性剤としては、シロキサン等のシリコン化合物からなる界面活性剤を用いることができる。溶媒としては、プロピレングリコールモノメチルエーテルアセテート又は1,4-ジオキサン等の有機溶媒を用いることができる。また、感光剤としては、ナフトキノンジアジト等のポジ型感光剤を用いることができる。なお、感光剤には、炭素だけではなく硫黄も含まれている。チャネル保護層131を形成する場合、上記の有機材料をスピンコート法等の塗布法を用いて形成することができる。なお、チャネル保護層131の形成には、塗布法だけではなく、滴吐出法等その他の方法を用いることもできる。例えば、スクリーン印刷やオフセット印刷等の所定のパターンを形成することができる印刷法等を用いることにより、所定形状の有機材料を選択的に形成することもできる。チャネル保護層131の膜厚は、例えば、300nm~1000nmとすることができる。チャネル保護層131の膜厚の下限は、エッチングによるマージン及びチャネル保護層131中の固定電荷の影響を抑制すること等を考慮して決定される。また、チャネル保護層131の膜厚の上限は、コンタクト層141、142やソース電極53及びドレイン電極52との段差の増大に伴うプロセス信頼性の低下を抑制することを考慮して決定される。一対のコンタクト層141、142は、チャネル保護層131、非結晶シリコン層55、及び結晶シリコン層54を覆うようにパターン形成される。また、コンタクト層141とコンタクト層142とは、互いに所定の間隔をあけて対向配置される。さらに、コンタクト層141は、キャパシタ60の位置にまで延在している。より具体的には、コンタクト層141は、チャネル保護層131の上面の一部、チャネル保護層131の一方側図5の左側の側面、非結晶シリコン層55の一方側図5の左側の側面、及び結晶シリコン層54の一方側図5の左側の側面に跨るように形成されている。そして、コンタクト層141は、結晶シリコン層54の一方側の側面とコンタクトしている。また、コンタクト層142は、チャネル保護層131の上面の一部、チャネル保護層131の他方側図5の右側の側面、非結晶シリコン層55の他方側図5の右側の側面、及び結晶シリコン層54の他方側図5の右側の側面に跨るように形成され、さらに、ゲート絶縁膜120上をキャパシタ60の位置にまで延在している。そして、コンタクト層142は、結晶シリコン層54の他方側の側面とコンタクトしている。コンタクト層141、142は、不純物を高濃度に含む非晶質半導体膜であり、1×1019[atm/cm3]以上の高濃度の不純物を含むn層である。より具体的には、コンタクト層141、142は、アモルファスシリコンに不純物としてリンPをドーピングしたn型半導体膜によって構成することができる。また、コンタクト層141、142の膜厚は、例えば5nm~100nmとすることができる。なお、コンタクト層141、142は、下層の低濃度の電界緩和層n-層と上層の高濃度のコンタクト層n層との2層から構成されてもよい。低濃度の電界緩和層には、1×1017[atm/cm3]程度のリンがドーピングされている。上記2層は、CVDChemicalVaporDeposition装置において連続的に形成することが可能である。ソース電極53及びドレイン電極52は、コンタクト層141、142及びゲート絶縁膜120上のチャネル領域に重畳する位置にパターン形成される。また、ソース電極53とドレイン電極とは、互いに所定の間隔をあけて対向配置される。より具体的には、ソース電極53は、コンタクト層141上に、チャネル保護層131の上面の一部、チャネル保護層131の一方側の側面、非結晶シリコン層55の一方側の側面、及び結晶シリコン層54の一方側の側面に跨るように形成されている。同様に、ドレイン電極52は、コンタクト層142上に、チャネル保護層131の上面の一部、チャネル保護層131の他方側の側面、非結晶シリコン層55の他方側の側面、結晶シリコン層54の他方側の側面、及びキャパシタ60に跨るように形成されている。なお、ドレイン電極52の第1容量電極61に重畳する部分は、第2容量電極62として機能する。第2容量電極62は、ソース電極53及びドレイン電極52の少なくとも一方と同一材料で、コンタクト層142上の第1容量電極61に重畳する位置に形成される。なお、本実施の形態においては、図4に示されるように、電源配線23の一部が第2容量電極62として機能する。本実施の形態において、ソース電極53、ドレイン電極52、及び第2容量電極62は、導電性材料及びその合金等の単層構造又は多層構造とすることができる。例えば、アルミニウムAl、モリブデンMo、タングステンW、銅Cu、チタンTi及びクロムCr等によって構成される。本実施の形態では、ソース電極53、ドレイン電極52、及び第2容量電極62は、MoW/Al/MoWの三層構造によって形成されている。ソース電極53、ドレイン電極52、及び第2容量電極62の膜厚は、例えば、100nm~500nm程度とすることができる。上記構成の第2のトランジスタ50によれば、図6A~図6Dを用いて説明したように、第2ゲート電極51bとチャネル保護層131とは、上面視したときに外形輪郭線が一致する。これにより、図5に示される断面において、チャネル保護層131の下面の左右の端部が、第2ゲート電極51bの左右の側面の延長線上に位置することになる。その結果、チャネル保護層131の左右の領域でゲート電極51とソース電極53及びドレイン電極52とが重畳しないので、この領域の寄生容量を削減することができる。なお、図5に示されるチャネル保護層131は、下面から上面に向かって断面積が小さくなるテーパ形状となっているので、少なくともチャネル保護層131の下面の外形輪郭線が、第2ゲート電極51b、結晶シリコン層54、及び非結晶シリコン層55の外形輪郭線に一致すればよい。また、上記構成のキャパシタ60によれば、第1容量電極61と第2容量電極62との間に介在するシリコン層がコンタクト層142のみとなる。膜厚5nm~100nm程度のコンタクト層142の有無はキャパシタ60の機能にほとんど影響がないので、キャパシタ60は、実質的にMIM型の容量部とみなすことができる。次に、図7A~図7Kを参照して、本発明の実施の形態に係る薄膜半導体装置の製造方法を説明する。図7A~図7Kは、本発明の実施の形態に係る薄膜半導体装置の製造方法における各工程の構成を模式的に示した断面図である。まず、図7Aに示されるように、基板110を準備する。なお、ゲート電極51及び第1容量電極61を形成する前に、プラズマCVD等によって基板110上にシリコン窒化膜、シリコン酸化膜、及びシリコン酸窒化膜などからなるアンダーコート層を形成してもよい。次に、図7B及び図7Cに示されるように、基板110上に、所定形状のゲート電極51及び第1容量電極61を形成する。ここでは、第1ゲート電極51a、第2ゲート電極51b、及び第1容量電極61を同時1プロセスに形成する方法を説明するが、これに限定されず、一層ずつ順に形成してもよい。まず、図7Bに示されるように、基板110の上面全域に、第1ゲート電極51a及び第1容量電極61を構成する透明導電性材料61Mをスパッタによって成膜する。次に、透明導電性材料61Mの上面全域に、第2ゲート電極51bを構成する遮光性導電性材料51Mをスパッタによって成膜する。次に、フォトリソグラフィ法を用いて、遮光性導電性材料51M上にマスク90を形成する。ここで形成されるマスク90は、透明導電性材料61M及び遮光性導電性材料51Mの両方を残す領域の厚みが相対的に厚く、透明導電性材料61Mのみを残す領域の厚みが相対的に薄いハーフトーンマスクである。そして、ウェットエッチング法を用いて、遮光性導電性材料51M及び透明導電性材料61Mをパターニングする。これにより、図7Cに示されるように、所定形状のゲート電極51及び第1容量電極61を形成することができる。なお、ウェットエッチングには、例えば、リン酸HPO4、硝酸HNO3、酢酸CH3COOH及び水を所定の配合で混合した薬液を用いて行うことができる。次に、図7Dに示されるように、ゲート電極51及び第1容量電極61を覆うように、基板110の上面全域にゲート絶縁膜120を形成する。例えば、酸化シリコンからなるゲート絶縁膜120をプラズマCVD等によって成膜する。酸化シリコンは、例えば、シランガスSiH4と亜酸化窒素ガスN2Oとを所定の濃度比で導入することで成膜することができる。次に、図7Eに示されるように、ゲート絶縁膜120の上面全域に、結晶シリコン層54となる結晶シリコン薄膜54Mを形成する。結晶シリコン薄膜54Mは、例えば、アモルファスシリコン非晶質シリコンからなる非結晶シリコン薄膜をプラズマCVD等によって成膜し、脱水素アニール処理を行った後に、非結晶シリコン薄膜をアニールして結晶化させることによって形成することができる。なお、非結晶シリコン薄膜は、例えば、シランガスSiH4と水素ガスH2とを所定の濃度比で導入することで成膜することができる。なお、本実施の形態では、エキシマレーザを用いたレーザアニールによって非結晶シリコン薄膜を結晶化させたが、結晶化の方法としては、波長370~900nm程度のパルスレーザを用いたレーザアニール法、波長370~900nm程度の連続発振レーザを用いたレーザアニール法、又は急速熱処理RTPによるアニール法を用いても構わない。また、非結晶シリコン薄膜を結晶化するのではなく、CVDによる直接成長などの方法によって結晶シリコン薄膜54Mを成膜してもよい。その後、結晶シリコン薄膜54Mに対して水素プラズマ処理を行うことにより、結晶シリコン薄膜54Mのシリコン原子に対して水素化処理を行う。水素プラズマ処理は、例えばH2、H2/アルゴンAr等の水素ガスを含むガスを原料として高周波RF電力により水素プラズマを発生させて、当該水素プラズマを結晶シリコン薄膜54Mに照射することにより行われる。この水素プラズマ処理によって、シリコン原子のダングリングボンド欠陥が水素終端され、結晶シリコン薄膜54Mの結晶欠陥密度が低減して結晶性が向上する。次に、図7Fに示されるように、結晶シリコン薄膜54Mの上面全域に、非結晶シリコン層55となる非結晶シリコン薄膜55Mを形成する。非結晶シリコン薄膜55Mは、例えば、アモルファスシリコン非晶質シリコンをプラズマCVD等によって成膜し、脱水素アニール処理を行うことにより形成することができる。非結晶シリコン薄膜55Mは、後述の露光工程での光に対しての吸収率が高い。そのため、非結晶シリコン薄膜55Mの膜厚を厚くしすぎると、絶縁膜131Mの露光が不十分になってしまう恐れがある。もしくは、必要な露光量を得るために長時間の露光が必要になってしまい、生産性を著しく落としてしまう懸念がある。そこで、非結晶シリコン薄膜55Mの厚みは、望ましくは50nm以下である。但し、露光工程で用いる光の光量を強くすれば、非結晶シリコン薄膜55Mの厚みは、50nm以上とすることもできる。次に、図7Gに示されるように、非結晶シリコン薄膜55Mの上面全域に、チャネル保護層131となる絶縁膜131Mを形成する。具体的には、まず、所定の塗布方式によってチャネル保護層131を構成する有機材料を非結晶シリコン薄膜55M上に塗布し、スピンコートやスリットコートを行うことによって非結晶シリコン薄膜55Mの上面全域に絶縁膜131Mを成膜する。有機材料の膜厚は、有機材料の粘度やコーティング条件回転数、ブレードの速度などで制御することができる。なお、絶縁膜131Mの材料としては、シリコン、酸素及びカーボンを含む感光性塗布型の有機材料を用いることができる。次に、絶縁膜131Mに対して約110°Cの温度で約60秒間のプリベークを行って、絶縁膜131Mを仮焼成する。これにより、絶縁膜131Mに含まれる溶剤が気化する。その後、第2ゲート電極51bをマスクとして基板110の裏面ゲート電極51及び第1容量電極61が形成されている面の反対側の面側から絶縁膜131Mを感光させる光を照射し、絶縁膜131Mを露光させる。そして、露光された絶縁膜131Mをパターニングすることによって、図7Hに示されるように、第2ゲート電極51bに重畳する領域に所定形状のチャネル保護層131を形成する。次に、パターン形成されたチャネル保護層131に対して280°C~300°Cの温度で約1時間のポストベークを行ってチャネル保護層131を本焼成して固化する。これにより、有機成分の一部が気化及び分解して、膜質が改善されたチャネル保護層131を形成することができる。このように、遮光性導電性材料で形成された第2ゲート電極51bをマスクとして絶縁膜131Mを露光することにより、第2ゲート電極51bとチャネル保護層131の下面との外形輪郭線が一致するように、セルフアライメントされる。これにより、チャネル保護層131の左右の領域で第2ゲート電極51bとソース電極53及びドレイン電極52とが重畳しないので、この領域に生じる寄生容量を削減することができる。一方、透明導電性材料で形成された第1容量電極61は露光光を透過するので、キャパシタ60の位置の絶縁膜131Mは除去される。なお、従来の製造方法で上記構成の薄膜半導体装置を得ようとすれば、チャネル保護層131のセルフアライメントのための裏面露光と、キャパシタ60の位置の絶縁膜131Mの除去するための表面露光とを行なう必要がある。それに対して、本実施の形態のように、第1容量電極61を透明導電性材料で形成すれば、1回の裏面露光で実現することができる。すなわち、従来より製造工程を大幅に削減することが可能となる。なお、絶縁膜131Mをパターニングすると、チャネル保護層131は、所望の大きさより若干小さくなる。すなわち、チャネル保護層131の下面の外形輪郭線は、ゲート電極51の上面の外形輪郭線の内側に後退している。また、結晶シリコン層54及び非結晶シリコン層55は、後述するようにチャネル保護層131をマスクとして形成されるので、チャネル保護層131と同じように、第2ゲート電極51bの外形輪郭線の内側に後退する。そこで、本明細書では、製造プロセス中に生じる0.5μm以内の誤差は、外形輪郭線が一致するの範囲内に含めるものとする。次に、チャネル保護層131をマスクとして、結晶シリコン薄膜54M及び非結晶シリコン薄膜55Mにドライエッチングを施す。これにより、図7Iに示されるように、ゲート電極51に重畳する位置に、結晶シリコン層54及び非結晶シリコン層55を同時に形成する。チャネル保護層131をマスクとして用いることにより、結晶シリコン層54及び非結晶シリコン層55の外形輪郭線がチャネル保護層131の下面の外形輪郭線に一致する。これにより、後述の工程で形成されるコンタクト層141、142を結晶シリコン層54の側面と直接コンタクトさせることができる。その結果、ソース電極53及びドレイン電極52と結晶シリコン層54との間の電流パスに、高抵抗の非結晶シリコン層55が含まれなくなるので、オン抵抗を低減することができる。また、キャパシタ60の位置の結晶シリコン薄膜54M及び非結晶シリコン薄膜55Mを除去することができる。次に、図7Jに示されるように、チャネル保護層131の上面及び両側面、結晶シリコン層54及び非結晶シリコン層55の両側面、及びゲート絶縁膜120の上面を覆うように、コンタクト層141、142となるコンタクト層用薄膜141Mを形成する。例えば、プラズマCVDによって、リン等の5価元素の不純物をドープしたアモルファスシリコンからなるコンタクト層用薄膜141Mを成膜する。なお、コンタクト層用薄膜141Mは、下層の低濃度の電界緩和層と上層の高濃度のコンタクト層との2層から構成されてもよい。低濃度の電界緩和層は1×1017[atm/cm3]程度のリンをドーピングすることによって形成することができる。上記2層は、例えばCVC装置において連続的に形成することが可能である。次に、コンタクト層用薄膜141M上に、ソース電極53、ドレイン電極52、及び第2容量電極62をパターン形成する。この場合、まず、ソース電極53、ドレイン電極52、及び第2容量電極62となるソースドレイン金属膜を、例えばスパッタによって成膜する。その後、ソースドレイン金属膜上に所定形状にパターニングされたレジストを形成し、ウェットエッチングを施すことによってソースドレイン金属膜をパターニングする。このとき、コンタクト層用薄膜141Mがエッチングストッパとして機能する。その後、レジストを除去することにより、図7Kに示されるように、所定形状のソース電極53、ドレイン電極52、及び第2容量電極62を形成することができる。次に、ソース電極53及びドレイン電極52をマスクとしてドライエッチングを施すことにより、コンタクト層用薄膜141Mを形成する。なお、ドライエッチングには、塩素系ガスを用いるとよい。この工程で、ソース電極53及びドレイン電極52の下に一対のコンタクト層141、142が形成され、第2容量電極62の下にシリコン層143が形成される。このようにして、図5に示されるような本発明の実施の形態に係る薄膜半導体装置を製造することができる。続いて、図示は省略するが、本実施の形態に係る有機ELディスプレイ10を製造する方法を説明する。具体的には、上記の薄膜トランジスタアレイ装置20上に層間絶縁膜11、バンク15、陽極12、有機EL層13、及び透明陰極14を、この順に積層する方法を説明する。まず、ソース電極53及びドレイン電極52上に、層間絶縁膜11を形成する。その後、フォトリソグラフィ法、エッチング法により、層間絶縁膜11を貫通する貫通孔図示省略を形成する。この貫通孔は、後に陽極12と中継電極80とを接続するコンタクトホール図示省略となる。次に、バンク15は、層間絶縁膜11上の各画素100の境界に対応する位置に形成される。さらに、陽極12は、層間絶縁膜11上で、バンク15の開口部内に画素100毎に形成される。このとき、陽極12を構成する材料が貫通孔に充填され、コンタクトホールが形成される。このコンタクトホールを介して、陽極12と中継電極80とが電気的に接続される。陽極12の材料は、例えば、モリブデン、アルミニウム、金、銀、銅などの導電性金属若しくはそれらの合金、PEDOT:PSSなどの有機導電性材料、酸化亜鉛、又は、鉛添加酸化インジウムのいずれかの材料である。これらの材料からなる膜を真空蒸着法、電子ビーム蒸着法、RFスパッタ法、又は、印刷法などにより作成し、電極パターンを形成する。有機EL層13は、陽極12上で、バンク15の開口部内に画素100毎に形成される。この有機EL層13は、正孔注入層、正孔輸送層、発光層、電子輸送層、及び電子注入層などの各層が積層されて構成される。例えば、正孔注入層として銅フタロシアニンを、正孔輸送層としてα-NPDBis[N-1-Naphthyl-N-Phenyl]benzidineを、発光層としてAlq3tris8-hydroxyquinolinealuminumを、電子輸送層としてオキサゾール誘導体を、電子注入層としてAlq3を用いることができる。なお、これらの材料は、あくまで一例であって他の材料を用いてもよい。透明陰極14は、有機EL層13上に連続的に形成される透過性を有する電極である。透明陰極14の材料は、例えば、ITO、SnO2、In2O3、ZnO又はこれらの組み合わせなどである。変形例1次に、図8を参照して、上記の実施の形態の変形例1を説明する。図8は、図5に対応する図である。なお、上記の実施の形態との共通点の説明は省略し、相違点を中心に説明する。図8に示される薄膜半導体装置は、第2のトランジスタ50のゲート電極51が遮光性導電性材料のみで構成されている点が図5と異なる。図8に示される薄膜半導体装置は、ゲート電極51及び第1容量電極61の一方をパターニングした後、他方をパターニングすることによって製造することができる。このように、製造工程は、上記の実施の形態より増加するものの、図5の第1ゲート電極51aに相当するパターンが不要となるので、第2のトランジスタ50を薄膜化することができる。変形例2次に、図9及び図10を参照して、上記の実施の形態の変形例2を説明する。図9及び図10は、それぞれ図4及び図6Aに対応する図である。なお、上記の実施の形態との共通点の説明は省略し、相違点を中心に説明する。図9に示される画素100’は、ゲート電極41、51と異なる層にゲート配線21’が形成されている点で図4と相違する。すなわち、図9に示される画素100’は、図5に示されるソース電極53及びドレイン電極52上にパッシベーション膜図示省略を形成し、パッシベーション膜上にゲート配線21’を形成している。そして、ゲート配線21’は、ゲート絶縁膜120及びパッシベーション膜を連通するコンタクトホール71を介してゲート電極41に接続される。その結果、図10に示されるように、第1ゲート電極41a、51a及び第1容量電極61と同じ層に図4の第1ゲート配線21aに相当するパターンが不要となる。ボトムゲート型の薄膜トランジスタは、チャネル層より先にゲート電極41、51を形成する必要があるので、ゲート電極41、51を形成する材料は、チャネル層のレーザ結晶化工程での温度600°C程度に絶え得る高い耐熱性が必要である。しかしながら、一般的に耐熱性の高い材料は高抵抗であるので、図4に示されるように、ゲート電極41、51と同じ材料でゲート配線21を形成すると、配線抵抗が高くなる。そこで、図9に示されるように、ゲート配線21’をゲート電極41、51より上の層に形成することにより、ゲート配線21’及びゲート電極41、51をそれぞれに適した材料で構成することができる。すなわち、ゲート配線21’を低抵抗な材料で形成し、ゲート電極41、51を高耐熱性の材料で形成すればよい。また、ゲート配線21とソース配線22及び電源配線23との交差部分には、寄生容量が生じる。ここで、パッシベーション膜はゲート絶縁膜120と比較して、膜厚を自由に設定することができる。そこで、ゲート配線21とソース配線22及び電源配線23とを、当該パッシベーション膜の上下に配置することにより、寄生容量を低減することができる。以上、図面を参照してこの発明の実施形態を説明したが、この発明は、図示した実施形態のものに限定されない。図示した実施形態に対して、この発明と同一の範囲内において、あるいは均等の範囲内において、種々の修正や変形を加えることが可能である。"