半導体基板上の第1領域において、前記半導体基板上に位置する第1絶縁層と、前記第1絶縁層の表面に埋め込まれた第1配線と、前記第1絶縁層上に位置する第2絶縁層と、前記第2絶縁層上に位置する第3絶縁層と、前記第2絶縁層及び前記第3絶縁層に、バリアメタルを介して埋め込まれ、前記第1配線と接続するビア及び第2配線と、を有し、前記半導体基板上の第2領域においてさらに、前記半導体基板上に位置する前記第1絶縁層と、前記第1絶縁層の表面に埋め込まれたゲート電極と、前記第1絶縁層上に位置する前記第2絶縁層と、前記第2絶縁層上に位置する半導体層と、前記半導体層上に位置する前記第3絶縁層と、平面視で前記半導体層と重なる位置に前記ゲート電極を挟み込むように、前記第3絶縁層にバリアメタルを介して埋め込まれ、前記バリアメタルを介して前記半導体層と接続している第1導電体及び第2導電体と、を有する半導体装置。請求項1に記載の半導体装置において、前記第1導電体に接する前記バリアメタルと前記半導体層との第1接触領域、及び、前記第2導電体に接する前記バリアメタルと前記半導体層との第2接触領域の少なくとも一方は、平面視で、前記ゲート電極と重ならない半導体装置。請求項2に記載の半導体装置において、前記第1接触領域及び前記第2接触領域の一方は、平面視で前記ゲート電極と重なり、他方は、平面視で前記ゲート電極と重ならない半導体層装置。請求項1に記載の半導体装置において、前記第2領域を複数有し、第1の第2領域においては、前記第1導電体に接する前記バリアメタルと前記半導体層との第1接触領域、及び、前記第2導電体に接する前記バリアメタルと前記半導体層との第2接触領域の少なくとも一方は、平面視で、前記ゲート電極と重ならず、第2の第2領域においては、第1接触領域及び前記第2接触領域のいずれも、平面視で、前記ゲート電極と重なる半導体装置。請求項1から4のいずれか1項に記載の半導体装置において、前記半導体層は、InGaZnO層、InZnO層、ZnO層、ZnAlO層、又は、ZnCuO層である半導体装置。請求項1から5のいずれか1項に記載の半導体装置において、前記半導体層の上には、SiN、SiO2、及び、SiCOHの中の1つ以上を含むハードマスクが形成されており、前記バリアメタルを介して埋め込まれた前記第1導電体及び前記第2導電体は、前記ハードマスクを貫通している半導体装置。請求項6に記載の半導体装置において、前記ハードマスクは、SiNを含む層、SiO2を含む層、及び、SiCOHを含む層の中の2つ以上の層を積層している半導体装置。請求項6又は7に記載の半導体装置において、前記ハードマスクと前記半導体層は、平面形状が略同一である半導体装置。請求項1から8のいずれか1項に記載の半導体装置において、前記バリアメタルは、Ti、Ta、Ru及びWからなる第1群の中のいずれか1つ以上を含む半導体装置。請求項1から9のいずれか1項に記載の半導体装置において、前記ビア、前記第2配線、前記第1導電体及び前記第2導電体は、同一の材料で構成されている半導体装置。請求項10に記載の半導体装置において、前記ビア、前記第2配線、前記第1導電体及び前記第2導電体はCuを含み、前記バリアメタルは、Ti、Ta、Ru及びWからなる第1群の中のいずれか1つ以上を含む半導体装置。請求項10に記載の半導体装置において、前記ビア、前記第2配線、前記第1導電体及び前記第2導電体はAlを含み、前記バリアメタルは、Ti、Ta、Ru及びWからなる第1群の中のいずれか1つ以上を含む半導体装置。請求項1から12のいずれか1項に記載の半導体装置において、前記ゲート電極は、前記第1絶縁層に、前記第2絶縁層と接して埋め込まれており、前記第1配線と前記ゲート電極は、同一の材料で構成されている半導体装置。請求項13に記載の半導体装置において、前記第1配線と前記ゲート電極はCuを含む半導体装置。請求項1から14のいずれか1項に記載の半導体装置において、前記半導体基板上にゲート絶縁膜を介して形成された基板上ゲート電極と、前記半導体基板に不純物を注入して形成されたソース及びドレインと、を有する基板上素子をさらに有し、前記第2領域に形成された前記ゲート電極、前記第2絶縁層、前記半導体層、前記バリアメタル、前記第1導電体及び前記第2導電体を有する配線層素子と、前記基板上素子とは、電気的に接続されている半導体装置。請求項15に記載の半導体装置において、第1の前記配線層素子は、前記第1の配線層素子の前記ゲート電極に電気的に接続された前記基板上素子から当該ゲート電極に入力される第1の信号によってスイッチ動作する機能を有し、当該スイッチ動作によって、前記第1の配線層素子に電気的に接続されている第1のデバイスに対して前記第1の信号よりも高い電圧を供給する半導体装置。請求項16に記載の半導体装置において、前記第1の配線層素子の前記第1導電体は、前記第1の信号よりも高い電圧を供給する第1の電圧電源と電気的に接続し、前記第1の配線層素子の前記第2導電体は、前記第1のデバイスと電気的に接続している半導体装置。請求項15から17のいずれか1項に記載の半導体装置において、第2の前記配線層素子は、前記第2の配線層素子の前記ゲート電極に電気的に接続された第2のデバイスから当該ゲート電極に入力される第2の信号によってスイッチ動作する機能を有し、当該スイッチ動作によって、前記基板上素子に対して前記第2の信号よりも低い電圧を供給する半導体装置。請求項18に記載の半導体装置において、前記第2の配線層素子の前記第1導電体は、前記第2の信号よりも低い電圧を供給する第2の電圧電源と電気的に接続し、前記第2の配線層素子の前記第2導電体は、前記基板上素子と電気的に接続している半導体装置。請求項17または19に記載の半導体装置において、前記第1導電体に接する前記バリアメタルと前記半導体層との第1接触領域は、平面視で、前記ゲート電極と重ならない半導体装置。請求項20に記載の半導体装置において、前記第2導電体に接する前記バリアメタルと前記半導体層との第2接触領域は、平面視で、前記ゲート電極と重なる半導体装置。半導体基板上に、第1絶縁層を形成する第1絶縁層形成工程と、前記第1絶縁層に導電材料を埋め込み、第1配線及びゲート電極を形成する第1埋め込み工程と、前記第1埋め込み工程の後、前記第1絶縁層上に、第2絶縁層を形成する第2絶縁層形成工程と、前記第2絶縁層上の、平面視で前記ゲート電極と重なる領域に選択的に、半導体層を形成する選択的半導体層形成工程と、前記半導体層及び前記第2絶縁層上に、第3絶縁層を形成する第3絶縁層形成工程と、平面視で前記半導体層と重なる位置に前記ゲート電極を挟み込むように、前記第3絶縁層にバリアメタルを介して導電材料を埋め込み、前記バリアメタルを介して前記半導体層と接続する第1導電体及び第2導電体を形成するとともに、前記第3絶縁層及び前記第2絶縁層にバリアメタルを介して導電材料を埋め込み、前記バリアメタルを介して前記第1配線と接続するビア及び第2配線を形成する第2埋め込み工程と、を有する半導体装置の製造方法。請求項22に記載の半導体装置の製造方法において、前記第2埋め込み工程では、埋め込み後の状態において、前記第1導電体に接する前記バリアメタルと前記半導体層との第1接触領域、及び、前記第2導電体に接する前記バリアメタルと前記半導体層との第2接触領域の少なくとも一方は、平面視で、前記ゲート電極と重ならないようにする半導体装置の製造方法。請求項23に記載の半導体装置の製造方法において、前記第2埋め込み工程では、埋め込み後の状態において、前記第1接触領域及び前記第2接触領域の一方は、平面視で、前記ゲート電極と重なり、他方は前記ゲート電極と重ならないようにする半導体装置の製造方法。請求項22に記載の半導体装置の製造方法において、前記第1埋め込み工程では、第1のゲート電極及び第2のゲート電極を形成し、前記第2埋め込み工程では、埋め込み後の状態において、前記第1のゲート電極を挟み込む前記第1導電体及び前記第2導電体各々に接する前記バリアメタル各々と前記半導体層との第1接触領域及び第2接触領域の少なくとも一方は、平面視で、前記第1のゲート電極と重ならないようにし、前記第2のゲート電極を挟み込む前記第1導電体及び前記第2導電体各々に接する前記バリアメタル各々と前記半導体層との第1接触領域及び第2接触領域はいずれも、平面視で、前記第2のゲート電極と重なるようにする半導体装置の製造方法。請求項22から25のいずれか1項に記載の半導体装置の製造方法において、前記第2埋め込み工程は、前記第3絶縁層に、前記半導体層が露出する接続孔を形成する第1工程と、前記接続孔の底面に露出している前記半導体層に、還元性プラズマによる処理、又は、窒素含有プラズマによる処理を行う第2工程と、前記第2工程の後、前記接続孔内に、バリアメタルを介して導電材料を埋め込む第3工程と、を有する半導体装置の製造方法。請求項22から25のいずれか1項に記載の半導体装置の製造方法において、前記選択的半導体層形成工程は、前記第2絶縁層上に、半導体層を形成する半導体層形成工程と、前記半導体層上の、平面視で前記ゲート電極と重なる領域に選択的に、SiN、SiO2、及び、SiCOHの中の1つ以上を含むハードマスクを形成するハードマスク形成工程と、前記ハードマスクをマスクとして、前記半導体層をドライエッチングするドライエッチング工程と、を有し、前記第2埋め込み工程は、平面視で前記半導体層と重なる位置に前記ゲート電極を挟み込むように、前記第3絶縁層及び前記ハードマスクにバリアメタルを介して導電材料を埋め込み、前記バリアメタルを介して前記半導体層と接続する前記第1導電体及び前記第2導電体を形成するとともに、前記第3絶縁層及び前記第2絶縁層にバリアメタルを介して導電材料を埋め込み、前記バリアメタルを介して前記第1配線と接続する前記ビア及び前記第2配線を形成する、半導体装置の製造方法。半導体基板上に、第1絶縁層を形成する第1絶縁層形成工程と、前記第1絶縁層に導電材料を埋め込み、第1配線及びゲート電極を形成する第1埋め込み工程と、前記第1埋め込み工程の後、前記第1絶縁層上に、第2絶縁層を形成する第2絶縁層形成工程と、前記第2絶縁層上に、半導体層を形成する半導体層形成工程と、前記半導体層上の、平面視で前記ゲート電極と重なる領域に選択的に、SiN、SiO2、及び、SiCOHの中の1つ以上を含むハードマスクを形成するハードマスク形成工程と、前記ハードマスクをマスクとして、前記半導体層をドライエッチングするドライエッチング工程と、を有する半導体装置の製造方法。請求項28に記載の半導体装置の製造方法において、前記ドライエッチング工程の後、前記ハードマスク及び前記第2絶縁層上に、第3絶縁層を形成する第3絶縁層形成工程と、平面視で前記半導体層と重なる位置に前記ゲート電極を挟み込むように、前記第3絶縁層及び前記ハードマスクにバリアメタルを介して導電材料を埋め込み、前記バリアメタルを介して前記半導体層と接続する第1導電体及び第2導電体を形成するとともに、前記第3絶縁層及び前記第2絶縁層にバリアメタルを介して導電材料を埋め込み、前記バリアメタルを介して前記第1配線と接続するビア及び第2配線を形成する第2埋め込み工程と、を有する半導体装置の製造方法。請求項29に記載の半導体装置の製造方法において、前記第2埋め込み工程では、埋め込み後の状態において、前記第1導電体に接する前記バリアメタルと前記半導体層との第1接触領域、及び、前記第2導電体に接する前記バリアメタルと前記半導体層との第2接触領域の少なくとも一方は、平面視で、前記ゲート電極と重ならないようにする半導体装置の製造方法。請求項30に記載の半導体装置の製造方法において、前記第2埋め込み工程では、埋め込み後の状態において、前記第1接触領域及び前記第2接触領域の一方は、平面視で、前記ゲート電極と重なり、他方は前記ゲート電極と重ならないようにする半導体装置の製造方法。請求項29に記載の半導体装置の製造方法において、前記第1埋め込み工程では、第1のゲート電極及び第2のゲート電極を形成し、前記第2埋め込み工程では、埋め込み後の状態において、前記第1のゲート電極を挟み込む前記第1導電体及び前記第2導電体各々に接する前記バリアメタル各々と前記半導体層との第1接触領域及び第2接触領域の少なくとも一方は、平面視で、前記第1のゲート電極と重ならないようにし、前記第2のゲート電極を挟み込む前記第1導電体及び前記第2導電体各々に接する前記バリアメタル各々と前記半導体層との第1接触領域及び第2接触領域はいずれも、平面視で、前記第2のゲート電極と重なるようにする半導体装置の製造方法。請求項27、29から32のいずれか1項に記載の半導体装置の製造方法において、前記第2埋め込み工程は、前記第3絶縁層及び前記ハードマスクに、前記半導体層が露出する接続孔を形成する第1工程と、前記接続孔の底面に露出している前記半導体層に、還元性プラズマによる処理、又は、窒素含有プラズマによる処理を行う第2工程と、前記第2工程の後、前記接続孔内にバリアメタルを介して導電材料を埋め込む第3工程と、を有する半導体装置の製造方法。請求項27から33のいずれか1項に記載の半導体装置の製造方法において、前記半導体層形成工程の後、かつ、前記ハードマスク形成工程の前に、前記半導体層に対して酸化処理を行う半導体装置の製造方法。請求項34に記載の半導体装置の製造方法において、前記酸化処理は、O2又はN2Oを用いたプラズマ処理である半導体装置の製造方法。請求項27から35のいずれか1項に記載の半導体装置の製造方法において、前記ハードマスクは、SiNを含む層、SiO2を含む層、及び、SiCOHを含む層の中の2つ以上の層を積層している半導体装置の製造方法。請求項22から36のいずれか1項に記載の半導体装置の製造方法において、前記半導体層は、InGaZnO層、InZnO層、ZnO層、ZnAlO層、又は、ZnCuO層である半導体装置の製造方法。請求項22から37のいずれか1項に記載の半導体装置の製造方法において、前記半導体層は酸化物半導体層であり、前記半導体層を形成する工程において、前記半導体基板を400°C以下の温度に加熱する半導体装置の製造方法。半導体基板に形成された半導体素子のレイアウトを変更せずに、半導体装置の機能を変更できるようにすると、同一の半導体基板を用いて互いに異なる機能を有する複数種類の半導体装置を製造することができるようになる。この場合、半導体装置の製造コストを削減することができる。一方、半導体基板上の配線層には配線、容量素子、及びヒューズ等しか形成されていなかったため、配線層の構成を変更するのみでは、半導体装置の機能を変更することには一定の限界があった。このため、配線層に新たな機能を有する素子を形成できるようになれば、半導体基板に形成された半導体素子のレイアウトを変更せずに、半導体装置の機能を大幅に変更できるようになる。本発明によれば、半導体基板上の第1領域において、前記半導体基板上に位置する第1絶縁層と、前記第1絶縁層の表面に埋め込まれた第1配線と、前記第1絶縁層上に位置する第2絶縁層と、前記第2絶縁層上に位置する第3絶縁層と、前記第2絶縁層及び前記第3絶縁層に、バリアメタルを介して埋め込まれ、前記第1配線と接続するビア及び第2配線と、を有し、前記半導体基板上の第2領域においてさらに、前記半導体基板上に位置する前記第1絶縁層と、前記第1絶縁層の表面に埋め込まれたゲート電極と、前記第1絶縁層上に位置する前記第2絶縁層と、前記第2絶縁層上に位置する半導体層と、前記半導体層上に位置する前記第3絶縁層と、平面視で前記半導体層と重なる位置に前記ゲート電極を挟み込むように、前記第3絶縁層にバリアメタルを介して埋め込まれ、前記バリアメタルを介して前記半導体層と接続している第1導電体及び第2導電体と、を有する半導体装置が提供される。また、本発明によれば、半導体基板上に、第1絶縁層を形成する第1絶縁層形成工程と、前記第1絶縁層に導電材料を埋め込み、第1配線及びゲート電極を形成する第1埋め込み工程と、前記第1埋め込み工程の後、前記第1絶縁層上に、第2絶縁層を形成する第2絶縁層形成工程と、前記第2絶縁層上の、平面視で前記ゲート電極と重なる領域に選択的に、半導体層を形成する選択的半導体層形成工程と、前記半導体層及び前記第2絶縁層上に、第3絶縁層を形成する第3絶縁層形成工程と、平面視で前記半導体層と重なる位置に前記ゲート電極を挟み込むように、前記第3絶縁層にバリアメタルを介して導電材料を埋め込み、前記バリアメタルを介して前記半導体層と接続する第1導電体及び第2導電体を形成するとともに、前記第3絶縁層及び前記第2絶縁層にバリアメタルを介して導電材料を埋め込み、前記バリアメタルを介して前記第1配線と接続するビア及び第2配線を形成する第2埋め込み工程と、を有する半導体装置の製造方法が提供される。また、本発明によれば、半導体基板上に、第1絶縁層を形成する第1絶縁層形成工程と、前記第1絶縁層に導電材料を埋め込み、第1配線及びゲート電極を形成する第1埋め込み工程と、前記第1埋め込み工程の後、前記第1絶縁層上に、第2絶縁層を形成する第2絶縁層形成工程と、前記第2絶縁層上に、半導体層を形成する半導体層形成工程と、前記半導体層上の、平面視で前記ゲート電極と重なる領域に選択的に、SiN、SiO2、及び、SiCOHの中の1つ以上を含むハードマスクを形成するハードマスク形成工程と、前記ハードマスクをマスクとして、前記半導体層をドライエッチングするドライエッチング工程と、を有する半導体装置の製造方法が提供される。本発明の半導体装置は、配線層と同層に半導体素子が形成され、この半導体素子はスイッチング素子であるトランジスタとして機能することができる。従って、半導体基板に形成された半導体素子のレイアウトを変更せずに、半導体装置の機能を大幅に変更できる。本発明によれば、配線層に新たな機能を有する素子を設けることができ、その結果、半導体基板に形成された半導体素子のレイアウトを変更せずに、半導体装置の機能を大幅に変更できる。本発明の実施の形態について、図面を参照して詳細に説明する。以下の構造図は全て本発明の実施の形態を模式的に示すものであり、特にことわりがない限り、構成要素の図面上の比率により、本発明による構造の寸法を規定するものではない。また、同様の構成要素には同様の符号を付し、適宜説明を省略する。<実施形態1>図2は、実施形態1に係る半導体装置の断面図の一例である。図1は、図2の要部を拡大した断面図の一例であり、図2に示した半導体装置が有する半導体素子200の構成を示す図である。図3は、半導体素子200の平面レイアウトを示す平面図の一例である。図1に示すように、本実施形態の半導体装置は、第1領域図1中、A-Aの破線より左側の領域において、半導体基板100図1中、図示せず上に位置する第1絶縁層156と、第1絶縁層156の表面に埋め込まれた第1配線154と、第1配線154と接続するビア152と、を有する。また、当該領域において、本実施形態の半導体装置は、第1絶縁層156上に位置する第2絶縁層160と、第2絶縁層160上に位置する第3絶縁層170と、を有し、さらに、第2絶縁層160及び第3絶縁層170に、バリアメタル187を介して埋め込まれ、第1配線154と接続するビア189及び第2配線188を有する。また、本実施形態の半導体装置は、第2領域図1中、A-Aの破線より右側の領域において、半導体基板100図1中、図示せず上に位置する第1絶縁層156と、第1絶縁層156の表面に埋め込まれたゲート電極210と、第1絶縁層156上に位置する第2絶縁層160と、第2絶縁層160上に位置する半導体層220と、半導体層220上に位置する第3絶縁層170と、を有する。また、当該領域において、本実施形態の半導体装置は、平面視で半導体層220と重なる位置にゲート電極210を挟み込むように、第3絶縁層170にバリアメタル185を介して埋め込まれた第1導電体184、186及び第2導電体184、186を有する。第1導電体184、186及び第2導電体184、186は、バリアメタル185を介して半導体層220と接続している。ここで、第2領域図1中、A-Aの破線より右側の領域に示す半導体素子200は、トランジスタとして機能する。すなわち、この半導体素子200は、半導体層220、ゲート絶縁膜第2絶縁層160、及びゲート電極210を備える。また、半導体層220と接するバリアメタル185が、ソース電極/ドレイン電極を構成する。そして、半導体層220の2つのバリアメタル185各々と接する2つの領域に挟まれた領域が、半導体チャネル領域となる。第1絶縁層156は、例えば酸化シリコンより誘電率が低い例えば比誘電率が2.7以下低誘電率絶縁層である。低誘電率絶縁層は、例えばSiOCH膜やSiLK登録商標等の炭素含有膜、HSQハイドロジェンシルセスキオキサン膜、MHSQメチル化ハイドロジェンシルセスキオキサン膜、MSQメチルシルセスキオキサン膜、又はこれらの多孔質膜を用いることができる。第1配線154及びゲート電極210は、図示するように同一層に形成されている。第1配線154及びゲート電極210は、同一の材料で構成することができ、さらに、第1配線154及びゲート電極210は、同一の処理で形成することができる。例えば、第1配線154及びゲート電極210はCuを主成分とすることができ、ダマシン法を用いて同一の処理で第1絶縁層156に埋め込むことができる。ゲート電極210の幅は、例えば50nm以上500nm以下である。第2絶縁層160は、上述の通りゲート絶縁膜として機能するほか、拡散防止膜としても機能する。第2絶縁層160は、第1配線層150上の略全面に設けられる。このような第2絶縁層160は、例えば、SiN膜、SiO2膜、又は、SiCN膜であり、厚さが10nm以上50nm以下である。半導体層220は、厚さが例えば50nm以上300nm以下である。半導体層220は、例えば、InGaZnOIGZO、InZnOIZO、ZnO、ZnAlO、又は、ZnCuOなどの酸化物半導体層を有している。半導体層220は、上記した酸化物半導体層の単層構造であっても良いし、上記した酸化物半導体層と他の層の積層構造であっても良い。後者の例としては、上から順に、IGZO/Al2O3/IGZO/Al2O3の積層構造がある。また半導体層220はポリシリコン層又はアモルファスシリコン層であってもよい。なお、半導体層220のバリアメタル185と接する領域以下、コンタクト領域というには、還元性プラズマ例:水素プラズマによる処理又は窒素含有プラズマ例:アンモニアプラズマによる処理が行われていてもよい。前者の処理を行った場合、コンタクト領域には酸素欠陥領域が形成され、後者の処理を行った場合、コンタクト領域には窒素が選択的に導入される。その結果、バリアメタル185との接触抵抗が低減される。第3絶縁層170は、例えば上記した低誘電率絶縁層もしくはシリコン酸化膜である。バリアメタル185及びバリアメタル187は、同一の材料で構成することができ、さらに、バリアメタル185及びバリアメタル187は、同一の処理で形成することができる。バリアメタル材料としては、例えば、Ti、Ta、Ru、W、これらの窒化物又は酸化物などが考えられる。なお、バリアメタル185及びバリアメタル187は、これらの材料で構成された単層であってもよいし、2つ以上の層が積層したものであってもよい。積層の例としては、例えば、TiN上層/Ti下層、又は、TaN上層/Ta下層の積層構造がある。ビア189、第2配線188、第1導電体184、186及び第2導電体184、186は、同一の材料で構成することができ、さらに、これらは、同一の処理で形成することができる。当該材料としては、例えば、Al又はCuなどが考えられる。なお、第1導電体184、186及び第2導電体184、186の184で示す箇所は、ビア189より大径であってもよい。本図に示す例において、184で示す構成部分は、平面視で半導体層220と完全に重なっているが、平面視で半導体層220と一部が重なるように構成してもよい。第1導電体184、186及び第2導電体184、186の平面形状は特段制限されないが、例えば、図中、184で示す箇所は第1領域のビア189と同様に構成され、186で示す箇所は第1領域の第2配線188と同様に構成されてもよい。第1導電体184、186及び第2導電体184、186は、バリアメタル185を通じて、半導体素子200のソース及びドレインを形成している。なお、第1導電体184、186及び第2導電体184、186は、第2絶縁層160を貫通していない。これに対し、第1領域のビア189は第2絶縁層160を貫通している。なお、第1導電体184、186及び第2導電体184、186と、バリアメタル185と、の材料の組み合わせは特段制限されず、あらゆる組み合わせを選択することができる。例えば、第1導電体184、186及び第2導電体184、186は、Al又はCuを含み、バリアメタル185は、Ti、Ta、Ru、W、これらの窒化物又は酸化物のいずれか1つ以上を含んで構成することができる。次に、図2を用いて、本実施形態の半導体装置の他の部分の構成について説明する。図2に示すように、半導体基板100にはMOSトランジスタ型の半導体素子110基板上素子が形成されている。半導体素子110は、例えばトランジスタ又は容量素子として機能し、ゲート絶縁膜112、ゲート電極114、及びソース及びドレインである不純物領域116を備える。半導体素子110が形成されている素子領域は、素子分離膜102によって分離されている。そして半導体素子110は、平面視において少なくとも一部が半導体層220と重なっている。半導体素子110は、配線を介して半導体素子200配線層素子と電気的に接続されていてもよい。当該前提は、以下の全ての実施形態において同様である。なお、図2に示す例において、第1配線層150と半導体基板100の間には、コンタクト層120及び配線層130が形成されている。配線層130はコンタクト層120上に位置している。コンタクト層120は、絶縁層124及びコンタクト122を有しており、配線層130は絶縁層134及び配線132を有している。配線132はコンタクト122を介して半導体素子110に接続している。配線132は、第1絶縁層156に形成されたビア152を介して第1配線154に接続している。また、絶縁層124は例えば酸化シリコン層であり、絶縁層134は例えば上記した低誘電率絶縁層である。また配線層130と第1配線層150の間には、SiCN膜などの拡散防止膜140が形成されている。そして半導体素子110は、半導体素子200と電気的に接続している。次に、図2、図4及び図5を用いて、本実施形態に係る半導体装置の製造方法を説明する。まず、図2に示したように、半導体基板100に素子分離膜102を形成し、さらにゲート絶縁膜112、ゲート電極114、及び、不純物領域116をこの順に形成する。次いで、コンタクト層120、配線層130、及び、拡散防止膜140を形成する。ここまでは、従来技術に準じて実現することができる。その後、図4aに示すように、拡散防止膜140上に第1絶縁層156を形成する第1絶縁層形成工程。次いで第1絶縁層156にビア152、第1配線154、及びゲート電極210を、シングルダマシン法又はデュアルダマシン法を用いて埋め込む第1埋め込み工程。このようにして、第1配線層150が形成される。その後、第1配線層150上に第2絶縁層160を、例えばプラズマCVD法を用いて形成する第2絶縁層形成工程。なお、上記したように第2絶縁層160は、ゲート絶縁膜として機能するほか、拡散防止膜としても機能するため、第1配線層150の全面に形成される。次に、第2絶縁層160の全面上に半導体層を形成し、この半導体層を、マスク膜を用いたエッチングにより選択的に除去することで、図4bに示す状態が得られる選択的半導体層形成工程。なお、半導体層220は、平面視でゲート電極210と重なる位置に設けられる。第2絶縁層160の全面上に設けられる半導体層の形成方法としては特段制限されないが、半導体層がInGaZnO、InZnO、ZnO、ZnAlO、又は、ZnCuOなどの酸化物半導体層を含んでいる場合、半導体層は例えばスパッタリング法により形成することができる。このとき半導体基板100は、400°C以下の温度に加熱される。なお半導体層がポリシリコン層やアモルファスシリコン層である場合、半導体層は、例えばプラズマCVD法により形成することができる。次に、第2絶縁層160及び半導体層220の上に第3絶縁層170を形成し第3絶縁層形成工程、次いで、第3絶縁層170に、バリアメタル185を介して第1導電体184、186及び第2導電体184、186を埋め込むとともに、バリアメタル187を介してビア189及び第2配線188を埋め込むことで、図5に示す状態が得られる第2埋め込み工程。なお、バリアメタル185及びバリアメタル187は同一処理により形成することができる。また、第1導電体184、186、第2導電体184、186、ビア189及び第2配線188は同一処理により形成することができる。例えば、第3絶縁層170上の略全面にバリアメタルを形成し、その後、開口内を導電材料で埋め込んだ後、CVDやエッチバックで開口内に選択的にバリアメタル及び導電材料を残すことで、バリアメタル185、バリアメタル187、第1導電体184、186、第2導電体184、186、ビア189及び第2配線188を形成してもよい。なお、半導体層220のコンタクト領域には、還元性プラズマ例:水素プラズマによる処理又は窒素含有プラズマ例:アンモニアプラズマによる処理が行われていていもよい。例えば、第3絶縁層170に、第1導電体184、186、及び、第2導電体184、186を埋め込む開口部を形成第1工程した後、この開口部の底面に露出している半導体層220に対して、還元性プラズマ例:水素プラズマによる処理又は窒素含有プラズマ例:アンモニアプラズマによる処理を行う第2工程。その後、開口部内に、バリアメタルを介して導電材料を埋め込んでもよい第3工程。開口部に選択的にプラズマ処理を行うことで、開口部の設計に応じてソース、ドレインを形成することが可能である。次に、本実施形態の作用及び効果について説明する。1本実施形態の半導体素子200はスイッチング素子であるトランジスタとして機能する。従って、半導体基板に形成された半導体素子のレイアウトを変更せずに、半導体装置の機能を大幅に変更できる。2ここで、化合物半導体層を用いた薄膜トランジスタにおいて、ソース及びドレインを形成する手段としては、例えば、化合物半導体層上に形成されたゲート電極をマスクとして化合物半導体層に対してプラズマ処理を行い、化合物半導体層中にソース及びドレインを形成する手段が考えられる。しかし、当該手段の場合、化合物半導体層に形成されるチャネルの実寸法が、設計寸法と異なってしまい、設計値から得られると想定したトランジスタ特性が得られない恐れがある。これに対し、本実施形態の半導体装置は、半導体層220と接するバリアメタル185によりソース及びドレインを形成するので、設計チャネル寸法通りのトランジスタ構造の形成が可能である。また、半導体層220に対してプラズマ処理を行う場合であっても、チャネル領域を覆うゲート電極をマスクとしてプラズマ処理を行うのでなく、半導体層220とバリアメタル185とが接する領域のみを開口する第3絶縁層170をマスクとしてプラズマ処理を行うので、チャネルの実寸法が設計寸法に対して大きく異なることを抑制できる。3また、本実施形態においては、第2絶縁層160に拡散防止膜としての機能を持たせている。従って、半導体素子200のゲート絶縁膜と、拡散防止膜とを別々に設ける必要が無くなり、プロセス数を大幅に低減することが可能で、半導体装置の製造コストが増大することを抑制でき、低コストで形成可能である。4また、本実施形態においては、半導体素子200のゲート電極210を、第1配線層150の第1配線154と同一層に設けているため、ゲート電極210と第1配線154を同一工程で形成することができる。従って、半導体装置の製造コストが増大することを抑制できる。5また、本実施形態においては、半導体層220を形成するときの半導体基板100の加熱温度を400°C以下にすることができる。従って、半導体層220より下に位置する配線層に熱的なダメージが加わることを抑制できる。このため、配線層として、低誘電率絶縁膜及び銅配線を使用することができる。6また、本実施形態においては、平面視において、半導体素子110、200は互いに少なくとも一部が重なっている。従って、半導体装置の集積率を上げることができる。以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。例えば、第1配線154及びゲート電極210は銅配線であり、ダマシン法を用いて第1絶縁層156に埋め込まれているのが好ましいが、その他の配線層に位置する配線、例えば配線132、及び第2配線188の少なくとも一方については、他の金属材料例えばAl又はAl合金で形成されていても良い。この場合、ビア152、189も銅以外の金属材料により形成される。例えば配線132、第1配線154、ビア152、及びゲート電極210が銅又は銅合金により形成され、半導体素子200より上層に位置する第2配線188、ビア189がAl又はAlCuなどの合金により形成されていても良い。なお、図1においては、第2配線188、ビア189、第1導電体184、186及び第2導電体184、186はバリアメタル185、187を介して埋め込まれており、これに対して、コンタクト122、配線132、ビア152、第1配線154、及び、ゲート電極210はバリアメタルを介さず埋め込まれているように記載されているが、コンタクト122、配線132、ビア152、第1配線154、及び、ゲート電極210についても、バリアメタルを介して埋め込まれてもよい。当該前提は、すべての図において同様である。<実施形態2>図6は、実施形態2に係る半導体装置の断面図の一例である。図6は、図7の要部を拡大した断面図の一例であり、図7に示した半導体装置が有する半導体素子200の構成を示す図である。本実施形態の半導体装置は、半導体層220の上にハードマスク300を設けている点で実施形態1の半導体装置と異なる。その他の構成は、実施形態1の半導体装置と同様である。ハードマスク300は、SiN、SiO2、及び、SiCOHの中の1つ以上を含んで構成することができる。なお、ハードマスク300は単層であってもよいし、積層構造であってもよい。例えば、ハードマスク300は、SiNを含む層、SiO2を含む層、及び、SiCOHを含む層の中の2つ以上の層を積層した積層構造であってもよい。なお、これらの層を形成する前に、半導体層220に対して、in-situで酸素、N2Oなどの酸化性ガスを導入したプラズマ処理を行い、半導体層220の表面の酸化状態を安定化させた後に、その上に、CVDChemicalVaporDeposition法を用いてハードマスク300を成膜してもよい。ハードマスク300と半導体層220は、平面形状が略同一であってもよい。ここでの平面形状が略同一とは、平面視した際のハードマスク300の外輪郭と、半導体層220の外輪郭とが略同一であって、平面視した際に互いの外輪郭が重なっていることを意味する。これは、ハードマスク300をマスクとしたエッチング処理により半導体層220を加工することで実現される構成である。なお、第1導電体184、186及び第2導電体184、186は、ハードマスク300を貫通し、バリアメタル185を介して半導体層220と接している。ここで、半導体層220上のハードマスク300は、半導体チャネルをプロセス雰囲気から守る保護膜として機能する。このハードマスクは、半導体層220上に絶縁層、配線層等を形成する際の還元作用、プラズマダメージなどから半導体チャネル層を保護する機能を有し、多層膜中に半導体素子200を形成した際にも、半導体層220のチャネル層がプロセス劣化することなく、半導体特性を保持することが可能となる。また、本実施形態の半導体装置は、ハードマスク300を半導体層の上に設けた状態で半導体層を加工し、半導体層220を形成することで、ドライエッチングによる半導体層220の微細加工が可能となる。次に、図7乃至図13を用いて、本実施形態に係る半導体装置の製造方法を説明する。まず、図8に示したように、半導体基板100に素子分離膜102を形成し、さらにゲート絶縁膜112、ゲート電極114、及び、不純物領域116をこの順に形成する。次いで、コンタクト層120、配線層130、及び、拡散防止膜140を形成する。ここまでは、従来技術に準じて実現することができる。その後、図9に示すように、拡散防止膜140上に第1絶縁層156を形成する第1絶縁層形成工程。次いで第1絶縁層156にビア152、第1配線154、及びゲート電極210を、シングルダマシン法又はデュアルダマシン法を用いて埋め込む第1埋め込み工程。このようにして、第1配線層150が形成される。その後、第1配線層150上に第2絶縁層160を、例えばプラズマCVD法を用いて形成する第2絶縁層形成工程。なお、第2絶縁層160は、ゲート絶縁膜として機能するほか、拡散防止膜としても機能するため、第1配線層150の全面に形成される。次に、図10に示すように、第2絶縁層160の全面上に半導体層220 ́を形成する半導体層形成工程。半導体層220 ́は、例えばInGaZnO層、InZnO層、ZnO層、ZnAlO層、又は、ZnCuO層であり、例えばスパッタリング法により形成される。このとき半導体基板100は、400°C以下、好ましくは300°Cの温度に加熱される。次に、半導体層220 ́の上にハードマスク300 ́を形成するハードマスク形成工程。なお、半導体層220 ́が例えば、InGaZnO層、InZnO層、ZnO層、ZnAlO層、又は、ZnCuO層などの酸化物半導体の層である場合、in-situで酸素、N2Oなどの酸化性ガスを導入したプラズマ処理を行い、半導体層220 ́の表面の酸化状態を安定化させた後に、酸化雰囲気でハードマスク300 ́を、プラズマCVD法を用いて形成してもよい。このようにすれば、半導体層220 ́の半導体特性を保護することが可能である。すなわち、加工後の半導体層220及びハードマスク300上に、絶縁層、配線層を形成する際に、形成時の還元雰囲気、プラズマダメージから半導体層220を保護することができる。なお、半導体層220 ́上に直接SiN絶縁膜をSiH4ガス、NH3ガスを用いCVDで形成した場合、SiH4プラズマ、NH3プラズマにより半導体層220 ́中の酸素が還元されて、酸素欠陥が多い膜となることや、プラズマダメージにより半導体層220 ́中に変質層が形成され、半導体特性が劣化する恐れがある。半導体層220 ́上に、半導体層220 ́の半導体特性を劣化しないように絶縁性のハードマスクを形成し、順次、半導体層220及びハードマスク300上に絶縁層や配線層を形成していくことで、半導体層220が直接の還元雰囲気や、プラズマダメージから守られ、半導体層220の酸素欠陥の生成やプラズマダメージを防ぐことが可能であり、多層配線中における半導体素子の半導体特性の損失を防ぐことが可能である。図10に戻り、半導体層220 ́の上にハードマスク300 ́を形成した後、図11に示すように、ハードマスク300 ́上にレジストパターン310を形成する。その後、ハードマスク300 ́をパターニングし、レジストパターン310を除去することで、図12に示す状態が得られる。次に、パターニングされたハードマスク300をマスクとしてドライエッチングにより半導体層220 ́の加工を行うことで、図13に示すように、パターニングされた半導体層220が形成されるドライエッチング工程。なお、半導体層220の形成は、ハードマスク300 ́をパターニング後、レジストパターン310を除去せずに行ってもよい。このドライエッチングは、例えば、Cl2、BCl3、及び、N2の混合ガスを用いて行われてもよい。この混合ガスを用いた場合、上述のドライエッチングを十分な精度で行うことができる。なお、このエッチングガスはあくまで一例であり、これに限定されない。このように、ハードマスク300を用いた半導体層220 ́のドライエッチングによれば、半導体特性の損失を防止しつつ、半導体層220 ́の微細加工が可能であり、微細化が進むLSIの配線層内に微細な酸化物半導体素子を形成することが可能となる。次に、第2絶縁層160及びハードマスク300の上に第3絶縁層170を形成し第3絶縁層形成工程、次いで、第3絶縁層170及びハードマスク300に、バリアメタル185を介して第1導電体184、186及び第2導電体184、186を埋め込むとともに、第3絶縁層170に、バリアメタル187を介してビア189及び第2配線188を埋め込むことで、図7に示す状態が得られる第2埋め込み工程。なお、バリアメタル185及びバリアメタル187は同一処理により形成することができる。また、第1導電体184、186、第2導電体184、186、ビア189及び第2配線188は同一処理により形成することができる。なお、半導体層220のコンタクト領域には、還元性プラズマ例:水素プラズマによる処理又は窒素含有プラズマ例:アンモニアプラズマによる処理が行われていていもよい。例えば、第3絶縁層170及びハードマスク300に、第1導電体184、186、及び、第2導電体184、186を埋め込む開口部を形成第1工程した後、この開口部の底面に露出している半導体層220に対して、還元性プラズマ例:水素プラズマによる処理又は窒素含有プラズマ例:アンモニアプラズマによる処理を行う第2工程。その後、開口部にバリアメタルを介して電電材料を埋め込んでもよい第3工程。開口部に選択的にプラズマ処理を行うことで、開口部の設計に応じてソース、ドレインを形成することが可能である。次に、本実施形態の作用及び効果について説明する。本実施形態の半導体装置は、実施形態1で説明した作用効果に加えて、以下のような作用効果を奏する。本実施形態によれば、半導体層220上に半導体層220の半導体特性が劣化しないような絶縁性材料からなるハードマスク300を形成するので、半導体層220、ハードマスク300上に配線層、絶縁層を形成する際の半導体層220への還元作用、プラズマダメージ等を抑制することができ、結果、多層配線中の半導体素子の半導体特性の劣化を防ぐことができる。すなわち、本実施形態によれば、多層配線層内に半導体素子200を形成することができ、半導体素子200はスイッチング素子であるトランジスタとして機能する。<実施形態3>図14は、実施形態3に係る半導体装置の断面図の一例であり、実施形態1における図1に相当する図である。本実施形態に係る半導体装置は、半導体層220上にトラップ膜230及びバックゲート電極240を有している点を除いて、実施形態1に係る半導体装置と同様の構成である。トラップ膜230及びバックゲート電極240は、平面視において、半導体層220のチャネル領域と重なっている。なお本図に示す例において、バックゲート電極240上には、バックゲート電極240を形成するときに用いたマスクパターン54が残っている。マスクパターン54は、例えば酸化シリコン膜であるが、窒化シリコン膜や炭窒化シリコン膜であってもよい。なおバックゲート電極240に接続するコンタクト図示せずは、マスクパターン54を貫通している。トラップ膜230は、例えばSiN膜であり、厚さが5nm以上50nm以下である。バックゲート電極240は、例えばTiN膜である。バックゲート電極240は、例えば図示しないコンタクトを介して、第2配線188と同一層の配線図示せずに電気的に接続している。本実施形態において半導体素子200は、トランジスタとして機能するほか、メモリ素子としても機能することができる。後者の場合、半導体素子110は半導体素子200のセレクタ回路の一部であってもよい。図32は、半導体素子200がメモリ素子として機能する原理を説明する図である。半導体素子200をメモリ素子として機能させる場合、トラップ膜230に電荷例えばホールを注入トラップさせたり、注入した電荷を除去したりすればよい。トラップ膜230に注入された電荷の有無により、半導体素子200をトランジスタとして機能させるときの閾値電圧Vthが変化するためである。具体的には、初期状態半導体素子200に情報が書き込まれていないでは、バックゲート電極240の電圧VBG=0とする。そして半導体素子200に情報を書き込むとき、バックゲート電極240に負の電圧例えば-2.5Vを印加して、ゲート電極210の電圧VG=0とする。すると、トラップ膜230にホールが注入され、半導体素子200の閾値電圧が-側にシフトする。そして、半導体素子200から情報を消去するとき、バックゲート電極240に正の電圧例えば2.5Vを印加して、ゲート電極210に負の電圧例えば-2.5Vを印加する。すると、トラップ膜230に注入されていたホールが除去され、半導体素子200の閾値電圧が初期値に戻る。なお、半導体素子200をメモリ素子として使用せずにトランジスタとして使用する場合においても、トラップ膜230に電荷を注入することにより、トランジスタの閾値電圧を変更することができる。次に、本実施形態に係る半導体装置の製造方法を、図14乃至図16の各図を用いて説明する。この半導体装置の製造方法は、第1配線層150上に第2絶縁層160を形成するまでは、実施形態1と同様であるため説明を省略する。図15aに示すように、第2絶縁層160を形成した後第2絶縁層形成工程、まず第2絶縁層160上に半導体層220を形成する半導体層形成工程。次いで半導体層220上にトラップ膜230及びバックゲート電極240を形成する。トラップ膜230は、例えばプラズマCVD法により形成され、バックゲート電極240は、例えばスパッタリング法により形成される。次いで図15bに示すように、バックゲート電極240上にマスクパターン52を形成し、マスクパターン52をマスクとしてバックゲート電極240、トラップ膜230、及び半導体層220をドライエッチングする。これにより、半導体層220は半導体素子200となるようにパターニングされる。なおバックゲート電極240及びトラップ膜230の形状は、半導体層220の形状と略同じである。次いで、マスクパターン52を除去する。次いで、バックゲート電極240上にマスクパターン54を形成する。マスクパターン54は、例えば酸化シリコン膜を形成し、この酸化シリコン膜を選択的に除去することにより形成される。なお、マスクパターン54は、窒化シリコン膜や炭窒化シリコン膜などの他の膜を選択的に除去することにより形成されても良い。次いで、マスクパターン54をマスクとしてトラップ膜230及びバックゲート電極240をドライエッチングする。これにより、図16に示すように、トラップ膜230及びバックゲート電極240は、半導体素子200となるようにパターニングされる。次に、第2絶縁層160、半導体層220、及び、マスクパターン54の上に第3絶縁層170を形成し第3絶縁層形成工程、次いで、第3絶縁層170に、バリアメタル185を介して第1導電体184、186及び第2導電体184、186を埋め込むとともに、バリアメタル187を介してビア189及び第2配線188を埋め込むことで、図14に示す状態が得られる第2埋め込み工程。なお、バリアメタル185及びバリアメタル187は同一処理により形成することができる。また、第1導電体184、186、第2導電体184、186、ビア189及び第2配線188は同一処理により形成することができる。なお、半導体層220のコンタクト領域には、還元性プラズマ例:水素プラズマによる処理又は窒素含有プラズマ例:アンモニアプラズマによる処理が行われていていもよい。例えば、第3絶縁層170に、第1導電体184、186、及び、第2導電体184、186を埋め込む開口部を形成した後第1工程、この開口部の底面に露出している半導体層220に対して、還元性プラズマ例:水素プラズマによる処理又は窒素含有プラズマ例:アンモニアプラズマによる処理を行ってもよい第2工程。その後、開口部にバリアメタルを介して電電材料を埋め込んでもよい第3工程。開口部に選択的にプラズマ処理を行うことで、開口部の設計に応じてソース、ドレインを形成することが可能である。ここで、本実施形態の半導体装置は、半導体層220の上に、実施形態2で説明したハードマスク300を設けることもできる。かかる場合、トラップ膜230、バックゲート電極240及びマスクパターン54からなる積層体は、ハードマスク300を貫通して設けられる。本実施形態によっても、実施形態1及び実施形態2と同様の効果を得ることができる。また、半導体素子200をメモリ素子として使用することができる。<実施形態4>図17は、実施形態4に係る半導体装置の断面図の一例であり、実施形態3における図1に相当する図である。この半導体装置は、ゲート電極210が設けられておらず、ゲート絶縁膜232及びゲート電極242が半導体層220上に位置している点を除いて、実施形態3に係る半導体装置と同様の構成である。ゲート絶縁膜232は、実施形態3におけるトラップ膜230と同様の構成であり、ゲート電極242は、実施形態3におけるバックゲート電極240と同様の構成である。また、第1配線層150の上には、拡散防止膜162が設けられている。拡散防止膜162の構成は、実施形態3における第2絶縁層160と同様である。本実施形態にかかる半導体装置の製造方法は、第1配線154を形成するときにゲート電極210が形成されない点を除いて、第3の実施形態に係る半導体装置の製造方法と同様である。ここで、本実施形態の半導体装置は、半導体層220の上に、実施形態2で説明したハードマスク300を設けることもできる。かかる場合、ゲート絶縁膜232、ゲート電極242及びマスクパターン54からなる積層体は、ハードマスク300を貫通して設けられる。本実施形態によっても、実施形態1及び実施形態2と同様の効果を得ることができる。また、半導体素子200をメモリ素子として使用することができる。<実施形態5>図33は、実施形態5に係る半導体装置の断面図の一例であり、実施形態1における図1に相当する図である。本実施形態は、1つの半導体層220に対して複数のゲート電極210が第2絶縁層160ゲート絶縁膜を介して接続し、平面視で各ゲート電極210を挟み込むように複数の第1導電体184、186及び第2導電体184、186が第3絶縁層170に埋め込まれている点で、実施形態1と相違する。複数の第1導電体184、186及び第2導電体184、186は、バリアメタル185を介して半導体層220と接続している。なお、図示しないが、実施形態2の構成に準じて、半導体層220の上にハードマスク300を設けてもよい。また、図示しないが、実施形態3の構成に準じて、トラップ膜230、バックゲート電極240及びマスクパターン54からなる積層体を半導体層220の上に設けてもよい。さらに、図示しないが、実施形態4の構成に準じて、複数のゲート電極210を設けず、代わりに、ゲート絶縁膜232、ゲート電極242及びマスクパターン54からなる積層体を、半導体層220の上であって、図33中ソースS及びドレインDとして示す複数の第1導電体184、186及び第2導電体184、186の間に設けてもよい。本実施形態の半導体装置は、実施形態1乃至4で説明した製造方法に準じて製造することができる。なお、実施形態2で説明した製造方法を利用した場合、ハードマスク300を用いたドライ加工により、密に微細チャネルトランジスタを形成することができる。このような本実施形態の半導体装置によれば、面積あたりのオン電流を効果的に高めることができる。また、配線トランジスタは、信号パッド、電源パッドの下層配線中に形成することで、I/OInput/Output信号スイッチや電源スイッチとして用いることが出来る。次に、本実施形態の半導体装置の一例として、複数のゲートを用いた櫛型のゲートトランジスタについて説明する。まず、図34に櫛形ゲートトランジスタの平面概略図の一例を示す。図34aはゲート電極210の平面概略図の一例であり、図34bはゲート電極210の上に半導体層220を重ねて示した平面概略図の一例であり、図34cは図34bに示す図の上に第1導電体及び第2導電体の184の部分を重ねて示した平面概略図であり、図34dは図34cに示す図の上に第1導電体及び第2導電体の186の部分をさらに重ねて示した平面概略図である。図に示す櫛型ゲートトランジスタは、ゲート、S/Dコンタクトを密に形成することが可能で、面積あたりのオン電流を効率的に高めることができる。これは、小面積化と高オン電流の実現につながり、小型で高性能な配線スイッチを実現可能である。ここで、図34に示すような平面形状正方形形状でレイアウトした場合の櫛型ゲートトランジスタの面積とオン電流の関係を図35に示す。図35のプロットは、櫛型ゲートトランジスタで、ゲート長=0.46μmで、実効チャネル長=0.4μm、ゲートピッチ=0.8μmにおいて、Ion=0.1μA/μm、1μA/μm、及び、10μA/μm、各々の特性を有している場合のプロットを示している。特に、Ion=10μA/μmのとき、櫛型ゲートトランジスタの面積が信号パッド10μm□相当で1mA、電源パッド30μm□相当で10mAの非常に高いオン電流を有する配線内スイッチを形成することが可能である。<実施形態6>図36は、実施形態6に係る半導体装置の断面図の一例であり、実施形態1における図1に相当する図である。図37は、図36に示す構造を含む半導体装置の断面図の一例である。なお、図36に示す半導体装置は、図1に示す半導体装置のさらに上層に、絶縁層193にバリアメタル192例:Tiを介して例えばAlからなる第3配線190及びビア191を埋め込んだ配線層を有している。すなわち、本実施形態の半導体装置は、上層パッドAl配線第3配線190と該パッドAl配線下層のCu配線に対して、配線トランジスタ半導体素子200を形成したものである。第3配線190は、例えば、電源ライン又は信号ラインとして使用される。そして、第3配線190は、図示しないコンタクトを介して、第1導電体184、186及び第2導電体184、186と接続している。また、ゲート電極210は、図示しないコンタクトを介して、下層の配線と接続している。図37に、ゲート電極210が下層の配線と接続している半導体装置の一例を示してある。このような構造の半導体装置によれば、図38に示すように、電源、信号I/Oラインとロジック配線をフレキシブルに切り替えることが可能なスイッチとしての動作が可能である。次に、図58を用いて、本実施形態の半導体装置の適用例について説明する。上述のように、本実施形態の半導体装置は、電源パッド、I/Oパッド及びロジック配線をフレキシブルに切り替えることが可能なスイッチとしての動作が可能である。また、本実施形態の半導体装置は、ダイオード、例えばESD保護素子として利用することができる。なお、図示しないが、実施形態2の構成に準じて、半導体層220の上にハードマスク300を設けてもよい。また、図示しないが、実施形態3の構成に準じて、トラップ膜230、バックゲート電極240及びマスクパターン54からなる積層体を半導体層220の上に設けてもよい。さらに、図示しないが、実施形態4の構成に準じて、複数のゲート電極210を設けず、代わりに、ゲート絶縁膜232、ゲート電極242及びマスクパターン54からなる積層体を、半導体層220の上であって、図33中ソースS及びドレインDとして示す複数の第1導電体184、186及び第2導電体184、186の間に設けてもよい。さらに、第3配線層190及びビア191はともにCu配線であってもよい。<実施形態7>図49aは、実施形態7に係る半導体装置の要部を抽出した断面図の一例である。図49bは、半導体層220及びゲート電極210を抽出した平面図の一例である。なお、図49bにおいては、半導体層220とバリアメタル185との接触領域第1接触領域185 ́、及び、第2接触領域185 ́ ́を示している。本実施形態の半導体装置の構成は、ゲート電極210と、第1接触領域185 ́及び第2接触領域185 ́ ́との位置関係以外については実施形態1、2、3、5及び6の中のいずれかの構成と同様である。図49a及びbに示すように、ゲート電極210は、平面視で、第1接触領域185 ́と重なり、第2接触領域185 ́ ́とは重ならないように構成することができる。なお、ゲート電極210は、平面視で、第2接触領域185 ́ ́と重なり、第1接触領域185 ́と重ならないように構成することもできる。このように、ゲート電極210が、第1接触領域185 ́及び第2接触領域185 ́ ́の一方と重なり、他方と重ならない構成とする場合には、ゲート電極210は、電圧を印加されない0Vとなる側の接触領域第1接触領域185 ́又は第2接触領域185 ́ ́と平面視で重なるように構成されるのが好ましい。なお、ゲート電極210は、平面視で、第1接触領域185 ́、及び、第2接触領域185 ́ ́の両方と重ならない構成とすることもできる。次に、本実施形態の半導体装置の作用効果について、説明する。図50a及びbに示すように、ゲート電極210が、第1接触領域185 ́及び第2接触領域185 ́ ́の両方と平面視で重なる場合、ゲート電極210と、第1接触領域185 ́又は第2接触領域185 ́ ́との間の電位差が直接に印加される構造であり、ゲート絶縁膜第2絶縁層160の絶縁破壊電界強度により、デバイス半導体素子200の破壊電圧が決まる。すなわち、デバイス耐圧はゲート絶縁膜第2絶縁層160の絶縁破壊電界強度、すなわちゲート絶縁膜第2絶縁層160の耐圧で決まる。ゲート絶縁膜自体の高耐圧化のためには、ゲート絶縁膜第2絶縁層160の厚膜化といった方法が考えられるが、ゲート容量が下がってしまい、トランジスタのオン電流が低下することが懸念される。そこで、本実施形態の半導体装置は、ゲート絶縁膜第2絶縁層160を厚膜化することなく、ゲート端の電界強度を低減することで、デバイス半導体素子200の耐圧を改善する。例えば、図49bに示すように、ゲート電極210は、平面視で、第1接触領域185 ́、及び、第2接触領域185 ́ ́の少なくとも一方と重ならないように構成することで、ゲート電極210から、ゲート電極210と平面視で重ならない第1接触領域185 ́又は第2接触領域185 ́ ́までの距離、すなわち、図示するような、ゲート電極210の端から、ゲート電極210と平面視で重ならない第1接触領域185 ́又は第2接触領域185 ́ ́の端までの距離を、図50aに示す構造のゲート電極210から、第1接触領域185 ́又は第2接触領域185 ́ ́までの距離に比べて大きくすることができ、ゲート端部における電界強度を低減することが可能となる。すなわち、本実施形態の半導体装置によれば、ゲート電極210の端から、ゲート電極210と平面視で重ならない第1接触領域185 ́又は第2接触領域185 ́ ́の端までの距離を調整することで、デバイス半導体素子200の耐圧を制御することができる。また、ゲート電極210は、平面視で、第1接触領域185 ́及び第2接触領域185 ́ ́のうち、電圧を印加されない0Vとなる側の接触領域第1接触領域185 ́又は第2接触領域185 ́ ́と重なり、他方と重ならない構成とした場合には、上述のように、ゲート端部における電界強度を低減することができるほか、ゲート電極210と接触領域第1接触領域185 ́又は第2接触領域185 ́ ́とが重なる部分において、ゲート容量をかせぐことができ、トランジスタのオン電流の低下を抑制することができる。なお、本実施形態の半導体装置が複数の半導体素子200を有する場合、複数の半導体素子200の中には、図49a及びbに示すように、ゲート電極210は、平面視で、第1接触領域185 ́及び第2接触領域185 ́ ́の少なくとも一方と重ならないように構成されたものと、図50a及びbに示すように、ゲート電極210は、第1接触領域185 ́及び第2接触領域185 ́ ́の両方と平面視で重なるように構成されたものが含まれてもよい。また、本実施形態の半導体装置が、ゲート電極210は、平面視で、第1接触領域185 ́及び第2接触領域185 ́ ́の少なくとも一方と重ならないように構成された半導体素子200を複数有する場合には、複数の半導体素子200の中には、図49a及びbに示すように、ゲート電極210は、平面視で、第1接触領域185 ́及び第2接触領域185 ́ ́の一方と重なり、他方と重ならないように構成されたものと、ゲート電極210は、平面視で、第1接触領域185 ́及び第2接触領域185 ́ ́の両方と重ならないように構成されたものが含まれていてもよい。第1接触領域185 ́及び第2接触領域185 ́ ́のいずれか一方がゲート電極210と重ならない半導体装置は、例えば、ソースまたはドレインのいずれか一方のみに高電圧がかかり、高耐圧特性が要求される半導体装置の構成として利用することができる。かかる場合、第1接触領域185 ́及び第2接触領域185 ́ ́の他方がゲート電極210と重なることで、オン電流を高めることができる。第1接触領域185 ́及び第2接触領域185 ́ ́の両方がゲート電極210と重ならない半導体装置は、例えば、ソースまたはドレインのいずれにも高電圧がかかり、高耐圧特性が要求される半導体装置の構成として利用することができる。第1接触領域185 ́及び第2接触領域185 ́ ́の両方がゲート電極210と重なる半導体装置は、例えば、SiN膜厚等で実現できるデバイス耐圧が要求性能を満たすとともに、更にオン電流を高めたいという要求がある半導体装置の構成として利用することができる。本実施形態の半導体装置の製造方法は、実施形態1、2、3、5及び6に準じて実現することができる。すなわち、第2埋め込み工程では、埋め込み後の状態において、第1接触領域185 ́及び第2接触領域185 ́ ́の少なくとも一方は、平面視で、ゲート電極と重ならないようにすればよい。その他の例としては、第1埋め込み工程では、第1のゲート電極及び第2のゲート電極を形成し、第2埋め込み工程では、埋め込み後の状態において、第1のゲート電極を挟み込む第1導電体及び第2導電体各々に接するバリアメタル各々と半導体層との第1接触領域及び第2接触領域の少なくとも一方は、平面視で、第1のゲート電極と重ならないようにし、第2のゲート電極を挟み込む第1導電体及び第2導電体各々に接するバリアメタル各々と半導体層との第1接触領域及び第2接触領域はいずれも、平面視で、第2のゲート電極と重なるようにすればよい。<実施形態8>図52bに、本実施形態の半導体装置10の要部を抽出し、模式的に示した断面図を示す。図52bに示すように、本実施形態の半導体装置10は、基板上素子1を有する。基板上素子1は、半導体基板上にゲート絶縁膜を介して形成された基板上ゲート電極と、半導体基板に不純物を注入して形成されたソース及びドレインと、を有する。基板上素子1は、Si基板表面に形成されている。また、本実施形態の半導体装置10は、基板上素子1の上層に形成された多層配線層を有する。基板上素子1と多層配線層の一部とにより、ロジック回路3が形成されている。また、本実施形態の半導体装置10は、多層配線層中に、配線層素子2を有する。配線層素子2は、実施形態1乃至7で説明した、第2領域に形成された素子、例えば、図1中、A-Aの破線より右側の領域に形成された素子である。すなわち、配線層素子2は、ゲート電極、第2絶縁層、半導体層、バリアメタル、第1導電体及び第2導電体を有する。なお、図52bに示す配線層素子2の構成はあくまで一例であり、実施形態1乃至7で説明した構成のすべてを適用することができる。そして、基板上素子1と、配線層素子2とは、多層配線層を介して電気的に接続されている。次に、図52aに、図52bに示す本実施形態の半導体装置10の活用法の一例を説明するための図を示す。以下説明する。半導体装置10は例えばLSIチップであり、外部のデバイス11に接続されている。外部のデバイス11は、カーエレクトロニクスなどの半導体装置のほか、モーター、送受信装置、センサ、などが含まれ、ロジック回路3を駆動する電圧以下、ロジック回路電圧よりも高い電圧で駆動する必要があるものであればどんなデバイスでもよい。以下、デバイス11を駆動するための電圧をデバイス電圧という。このような、デバイス11は、半導体装置10との間で、ロジック回路電圧よりも高い電圧で信号等のやり取りを行う。一方で、ロジック回路電圧よりも高いデバイス電圧が直接、ロジック回路3に入力されると、ロジック回路3を構成する素子が破壊してしまう。そこで、配線層素子2が、電圧レベルの異なる信号を仲介する役割を果たす。例えば、ロジック回路3からデバイス11に信号を供給する際は、10Aに示すように、配線層素子2のドレインを高電圧電源ロジック回路電圧よりも高い電圧を供給する電源に接続し、ロジック回路3から供給される入力信号を、配線層素子2のゲートに入力するよう接続する。この入力信号によって配線層素子2を介して、高電圧電源からデバイス11に電流が供給され、デバイス11が駆動される。一方、デバイス11からロジック回路3に信号を供給する際は、10Bに示すように、デバイス11から半導体装置10に伝達される高電圧信号を、高耐圧を有する配線層素子2のゲートに入力する。この場合の配線層素子2のドレイン側は低電圧電源デバイス電圧よりも低い電圧を供給する電源に接続しておく。そして、デバイス11から入力される高電圧信号によって配線層素子2を介して、低電圧電源からロジック回路3に電流が供給され、信号が伝達される。このように、配線層素子2は、ロジック回路3からの低電圧信号を、デバイス11を駆動するための高電圧信号に変換したり、また、デバイス11から入力される高電圧信号を、ロジック回路3に入力するための低電圧信号に変換したりする役割を果たす。ここで、ロジック回路3は消費電力を低減するために低電圧で駆動することが好ましく、デバイス11は、それよりも高い電圧で駆動されることが特徴である。ロジック回路3を1Vで駆動させている場合は、デバイス11は、例えば3.3Vで駆動されたり、5Vで駆動されたりする。さらに、配線層素子2は、耐圧を50V以上とすることも可能であるので、デバイス11の駆動電圧が車載デバイスや液晶ドライバ等で用いられるような10V~20Vといった高い電圧、さらに40V、場合によっては100V級のデバイスを駆動することも可能である。以上説明したように、本実施形態の半導体装置10は、第1の配線層素子2のゲート電極に電気的に接続された基板上素子1ロジック回路3に含まれるから当該ゲート電極に入力される第1の信号によってスイッチ動作する機能を有し、当該スイッチ動作によって、第1の配線層素子2に電気的に接続されている第1のデバイス11に対して、第1の信号よりも高い電圧を供給する。このような本実施形態の半導体装置10は、図52aの10Aに示すように、第1の配線層素子2の第1導電体ドレインは、第1の信号よりも高い電圧を供給する第1の電圧電源と電気的に接続し、第1の配線層素子2の第2導電体ソースは、第1のデバイス11と電気的に接続している。また、本実施形態の半導体装置10の第2の配線層素子2は、第2の配線層素子2のゲート電極に電気的に接続された第2のデバイス11から当該ゲート電極に入力される第2の信号によってスイッチ動作する機能を有し、当該スイッチ動作によって、ロジック回路3中の基板上素子1に対して、第2の信号よりも低い電圧を供給する。このような本実施形態の半導体装置10は、図52aの10Bに示すように、第2の配線層素子2の第1導電体ドレインは、第2の信号よりも低い電圧を供給する第2の電圧電源と電気的に接続し、第2の配線層素子2の第2導電体ソースは、基板上素子1と電気的に接続している。このような本実施形態の半導体装置10において、配線層素子2を、実施形態7で説明した構成とする場合には、第1導電体ドレインに接するバリアメタルと半導体層との第1接触領域は、平面視で、ゲート電極と重ならないように構成してもよい。また、第2導電体ソースに接するバリアメタルと半導体層との第2接触領域は、平面視で、ゲート電極と重なるように構成してもよい。なお、図52aにおいては、低電圧電源及び高電圧電源を半導体装置10内に記載しているが、これらの電源を半導体装置10外に設けてもよい。<実施例>以下、半導体層にInGaZnO層を用いた際の種々の実験結果について示す。なお、本発明者は、半導体層に、InZnO層、ZnO層、ZnAlO層、又は、ZnCuO層を用いた場合についても同様の実験結果が得られることを確認している。<実施例1>まず、RFマグネトロンスパッタリングを用いてInGaZnO膜を成膜した。成膜条件は、パワー:2kW、圧力:3.0mTorr、スパッタガス:Ar酸素=25sccm、基板温度:300°Cで、酸素濃度:0~24で、8インチSi基板上に形成した。ここで、Si基板上に形成したInGaZnO膜厚:100nm/SiO2膜厚:100nmの2層膜で、電極にInを用いた際の電気特性の酸素濃度依存性を測定した結果を図18に示す。スパッタガスであるArと酸素の比率により、InGaZnOの抵抗率が大きく変わることが分かる。酸素濃度が低い場合O2/Ar濃度:0及び4、スパッタ膜に酸素欠陥が取り込まれやすく、電流のリークパスとなるために抵抗率が下がり、酸素過多の条件では、絶縁性の特性を示すと考えられる。この結果は、InGaZnOが直接の還元雰囲気にさらされると、大幅に抵抗が下がってしまい、半導体特性が失われることを示唆している。次に、Si基板上に形成したInGaZnO膜厚:100nm/SiO2膜厚:100nmの2層膜のサンプルで、シート抵抗の温度依存性から活性化エネルギーを算出した結果を図20に示す。O2/Ar濃度:0及び4では金属特性、O2/Ar濃度:8~20ではn型半導体特性で活性化エネルギーが60meV~80meV、O2/Ar濃度:24では絶縁体特性となった。図18のInGaZnO膜の抵抗率の酸素濃度依存性を参照すると、低酸素濃度条件O2/Ar濃度:0及び4のリークの高い膜では金属、酸素過多O2/Ar濃度:24の膜では絶縁体であるが、酸素濃度の制御により所望の半導体特性が得られることが分かる。さらに、図20の測定試料のうち、酸素濃度12、16、及び、20のInGaZnO膜厚:100nm/SiO2膜厚:100nmの膜に関して、ホール効果測定を行った結果を図19に示す。これらのInGaZnO膜では、n型の半導体特性を示し、移動度:7cm2/Vs以上26cm2/Vs以下、キャリア濃度:2×1017cm-3以上6×1019cm-3以下の膜が得られた。前述した抵抗率、半導体特性の測定結果から、InGaZnO膜中に酸素欠陥が多い場合、InGaZnOが半導体として機能しないことが分かる。したがって、n型半導体特性を有するInGaZnO膜に対して、還元雰囲気で絶縁膜を形成する場合、InGaZnOの酸素欠陥が増大し、絶縁膜の形成によりInGaZnOが半導体特性を失う。<実施例2>次に、InGaZnO膜厚:50nm上にSiN膜膜厚:50nmをSiH4ガス、NH3ガスを用いてプラズマCVD法にて形成し、SiN膜にドライエッチングでInGaZnOとのコンタクトを形成し、InGaZnOの抵抗率を測定した結果について述べる。InGaZnO膜の成膜条件は、実施例1と同様とした。酸素濃度は8とした。ここで、SiN膜厚:50nm/InGaZnO膜厚:50nmの膜構造でのInGaZnOの抵抗率を図21に示す。図より、InGaZnO上にSiNを形成することで、抵抗率が2~3桁下がってしまうことが分かった。これは、SiN膜CVD成膜時のSiH4ガス、NH3ガスによりInGaZnOが還元され、酸素欠陥の多い金属性の膜となったためであると考えられる。この結果は、InGaZnOを半導体チャネル層に用いた多層配線中の半導体素子を形成する際、InGaZnO上に絶縁層、配線層を形成していくと、最終的にInGaZnOがチャネル層としての機能を失うことを意味している。これに対し、本発明者は、InGaZnO上に半導体特性を劣化させないハードマスクを形成すると、絶縁膜、配線層形成時の還元、プラズマダメージから半導体層を保護することが可能であり、多層配線中のInGaZnOを用いた半導体素子の半導体特性が失われることを防ぐことが可能であることを確認している。InGaZnOを多層配線中の半導体チャネルとして用いる際は、InGaZnO上のハードマスクとして、InGaZnOの還元を防ぐもしくは還元耐性を高めるような酸化処理を行い、還元作用の小さい膜を用いると良いと考えられる。<実施例3>ところで、InGaZnOを半導体チャネル層に用いた多層配線中の半導体素子を形成する際、InGaZnOとのオーミックコンタクトの形成が非常に重要である。本発明の半導体装置は、オーミックコンタクトを形成するための追加プロセスを設けず、第1領域におけるビア189のバリアメタル187の形成と図1参照、第2領域におけるバリアメタル185の形成を同時に行っており、プロセス数の低減を図ることが可能である。ここで、InGaZnOとTi、Ruの室温スパッタ電極、Au蒸着膜及び300°Cアニール処理を行った際の電流―電圧特性の結果を図22に示す。Ti電極では、アニール処理を行うことで、室温成膜と比較して、InGaZnO/電極間抵抗が下がり、オーミックコンタクトが形成できる。また、Ru、Auでもオーミックコンタクトが形成可能である。なお、本発明者は、Ta電極、及び、W電極を用いた場合にもオーミックコンタクトが形成できることを確認している。<実施例4>次に、Ti膜厚:100nm/InGaZnO膜厚:100nm/Si積層構造の断面TEM像を図23に示す。図23より、アニール処理により、InGaZnO中に拡散層が形成されていることが分かる。拡散層の元素プロファイルを詳しく見るために、図23に対応するSIMS二次イオン質量分析法分析を行った結果を図24に示す。アニール処理により、InGaZnO中にTiが拡散していることが分かり、その膜厚は大体5nm~8nmであることが分かる。アニール処理後のInGaZnO中のTiの拡散層の形成がTi/InGaZnO間の抵抗低減につながり、良好なオーミックコンタクトの形成を実現可能である。<実施例5>次に、エッチング後のTi/InGaZnOのコンタクトについて述べる。ここでは、多層配線のコンタクトエッチングを想定して、Si基板上に形成したSiO2膜厚:100nm/InGaZnO膜厚:100nm/SiO2膜厚:100nm積層構造で、InGaZnO上のSiO2をCF4/Arガスを用いたドライエッチングで取り除き、その後にTi膜厚:10nmの電極を形成した試料を用いた。この試料のI-V特性の検証は、半導体素子を多層配線内に形成する際に、InGaZnOへのソース、ドレインコンタクトの開口時のInGaZnO層へのエッチング処理の影響の検証に相当している。図25に、Ti膜厚:10nm/InGaZnO膜厚:100nm/SiO2膜厚:100nm/Si基板試料において、Si基板上に形成したSiO2膜厚:100nm/InGaZnO膜厚:100nm/SiO2膜厚:100nm積層構造に対して上記エッチングを行った後、1そのままTi10nmを形成したもの、2エッチング後に有機洗浄、もしくはRFエッチング処理を行った後にTi10nmを形成したもののI-V特性を示す。また、図47に、エッチング後に有機洗浄、かつ、RFエッチング処理を行った場合のI-V特性を示す。InGaZnO上のコンタクト開口時のドライエッチングにより、絶縁性のInGaZnO膜表面が形成され、エッチング後にそのままTi電極を形成したものでは、Ti/InGaZnOのオーミックコンタクトが取れないことが分かる。それに対して、有機洗浄、RFエッチング処理を施すと、該コンタクトエッチング相当のエッチング後のInGaZnO表面の絶縁性が改善され、Ti/InGaZnOのオーミックコンタクトが形成されることが分かる。以上より、多層配線中に形成したInGaZnOチャネル層を用いた半導体素子に対して、ソース、ドレインのTi電極によってオーミックコンタクトが形成できる。なお、Tiは配線層の拡散防止金属としても機能する。なお、本発明者は、Tiの代わりに、Ta、Ru、又は、Wを適用した場合、また、Ti、Ta、Ru、又は、Wの酸化物又は窒化物を適用した場合においても同様の結果が得られることを確認している。<実施例6>次に、InGaZnOチャネルのドライエッチング加工を検討した結果について述べる。ここで、InGaZnOチャネルのドライ加工に関する本発明の工程断面図の一例を図26に示す。まず、図26aに示すように、ハードマスクSiO2SiN又はSiCOHでもよい、レジストマスクを用いて加工し、ドライエッチングをInGaZnO膜で止める加工を行う。次に、図26bに示すように、ハードマスクSiO2をマスクにして、InGaZnOのパターン加工を行い、InGaZnO下層の絶縁膜SiNでドライエッチングを止め、HM-SiO2/InGaZnOの微細パターンを形成する。図26bの加工においては、HM-SiO2/InGaZnOの選択比が高くなければ、SiO2をハードマスクとしてInGaZnOを加工することは不可能であり、高選択比が必須である。更に、SiN加工におけるInGaZnO/SiNの選択比を高めることで、InGaZnO加工後のオーバーエッチ分のプロセスマージンが広くなり、SiNがInGaZnOパターン加工のオーバーエッチ分で完全に抜けてしまうことを防ぎ易くなる。まず、InGaZnOのドライエッチングについての検討を行った。メタルエッチング性の高いCl2ガスを用いたエッチングでは、InGaZnO膜のエッチングレートは19.2nm/minであった。それに対して、還元性ガスであるBCl3ガスとメタルエッチング性の高いCl2ガスを混合してドライエッチングを行ったところ、InGaZnO膜のエッチングレートは27.6nm/minであった。次に、SiN中に含まれる元素で構成されるN2を導入することでSiNのエッチングレートを抑制し、InGaZnO/SiN選択比を高めた結果、選択比1.6が得られた。同条件でのSiO2/InGaZnOの選択比は1.7であった。以上の結果をまとめて、図27に示す。図27に示した高選択比条件を用いることで、図26に示した、ハードマスクSiO2を用いたInGaZnOのドライエッチングによる微細加工が可能であることが分かった。また、InGaZnO/SiNも高選択比であることから、SiNをハードマスクにしたInGaZnOのドライエッチングも同様に可能である。<実施例7>次に、実際に作製したInGaZnOチャネルを用いたMOSトランジスタについて述べる。まず、トランジスタ断面構造とトランジスタパターンを図28に示す。基本構造は、図7と同様である。特に、図28においては、半導体層としてInGaZnOを用い、その上のハードマスクとしてSiNもしくはSiO2を用い、ソース、ドレインコンタクトはTi電極Tiハードメタル/InGaZnOとし、コンタクト配線はAlCuを用いている。なお、図28bに示すLはソース-ドレイン間の距離を示してあり、Wiはソース及びドレインの幅を示してある当該前提は、以下の全ての実施例において同様である。。ハードマスクSiNもしくはSiO2は200°CのプラズマCVD法、InGaZnOは300°Cのスパッタリング法、拡散防止膜かつゲート絶縁膜であるSiNは350°CのプラズマCVD法にて形成しており、LSIの多層配線プロセス温度に対応している。図28のゲート電極はCU配線を用いており、バックゲート型の構造をとっている。SiNはSiH4ガス、NH3ガスを用いて、SiO2はSiH4ガス、N2Oガスを用いてプラズマCVD法にて形成した。図29に、ハードマスクとしてSiNもしくはSiO2を用いた場合の、ソース-ドレイン間電流以下、Idというと、ゲートバイアス以下、Vgというのプロットを示す。SiNは還元作用の強いガスSiH4、NH3を用いるのに対して、SiO2は酸化作用のあるガスN2Oガスと、SiH4を用いて形成するため、チャネルの還元作用に伴う低抵抗化がやや抑制されている。しかしながら、InGaZnO上のハードマスクSiNもしくはSiO2を前処理無しで、直接CVD法により形成した場合、InGaZnOチャネルがSiH4やNH3により還元されてしまうことで、InGaZnO膜の抵抗が下がり、半導体特性を失ってしまう恐れがあることが分かる。<実施例8>次に、半導体素子のトランジスタ特性の比較を行った。図30に、トランジスタ特性のN2Oプラズマ処理依存性について示す。縦軸は、チャネル幅あたりの電流を示している。図中の記載で、例えば、N2Oプラズマ層間膜は、層間膜第3の絶縁層形成時にin-situのN2Oプラズマの前処理を行ったことを示し、N2Oプラズマハードマスクは、ハードマスク形成時にin-situのN2Oプラズマの前処理を行ったことを示し、N2Oプラズマハードマスク層間膜は、層間膜第3の絶縁層形成時及びハードマスク形成時にin-situのN2Oプラズマの前処理を行ったことを示す。図30より、N2Oプラズマ処理によって、InGaZnOチャネルの半導体特性の劣化が抑制され、スイッチング特性が得られていることが分かる。ハードマスク形成時、もしくは、InGaZnOパターン形成のためのドライエッチング加工後層間膜形成時にN2Oプラズマ処理を行うことで、酸化物半導体の半導体特性の劣化抑制、もしくは劣化を回復させる効果がある。前述したように、ハードマスク形成時のN2Oプラズマ処理では、InGaZnOチャネルの酸化状態を安定化させることが可能で、半導体特性の劣化が抑制されると考えられる。また、InGaZnOパターンのドライエッチング加工後のN2Oプラズマ処理では、層間膜形成時の還元作用の抑制効果がある。さらに、InGaZnOパターンのドライエッチング加工で、BCl3ガスによりInGaZnO側壁から還元性ダメージが入っている恐れがあるが、加工後のN2Oプラズマ処理によるInGaZnOチャネルの酸化により、InGaZnOの半導体特性が回復でき、特性の劣化が抑制できると考えられる。図30のトランジスタ特性では、プラズマN2O処理を行った水準に関して、Vg=3.3V、Vd=1.0Vにおいて、オフ電流~10pA/μm、オン電流~1μA/μmのスイッチング特性が得られている。図31に、オン電流のチャネル長依存性を示す。オン電流は、Vg=3.3V、Vd=1.0Aでの値をプロットしている。チャネル長の微細化により、駆動力が向上し、オン電流が大幅に向上することが分かる。例えば、L=20μmでオン電流~0.15μAに対して、微細化したL=0.6μmではオン電流~4.5μAで約30倍向上している。ハードマスクSiO2を用いたドライエッチングによるInGaZnOチャネルの微細化により、トランジスタのオン電流を向上させることが可能である。ハードマスクを用いた酸化物半導体層のドライエッチングにより、バックゲート型の酸化物半導体素子の微細加工が可能である。更に、ハードマスク、層間膜形成時のin-situのN2Oプラズマ処理により、酸化物半導体素子の半導体特性の劣化を防ぎ、多層配線中に微細な酸化物半導体素子を形成することが可能である。<実施例9>次に、図39に示すCuバックゲート型のトランジスタ構造のゲート図中Gと示す-ゲート絶縁膜図中SiNと示す-酸化物半導体チャネル層図中IGZOと示すにおけるバンド図を図40に示す。また、当該トランジスタ構造のソース図中Sと示す-酸化物半導体チャネル図中IGZOと示す-ドレイン図中Dと示す方向のバンド図を、図41に示す。図40では、ゲート材料の仕事関数と酸化物半導体チャネル層のフェルミ準位を揃えるように、仕事関数差φmsに起因するバンド曲がりが形成される。特に、ゲート材料の仕事関数の方が深い場合、ゲートバイアス0Vにおいて、酸化物半導体チャネル層に空乏層が形成され、オフ状態となる。ここで、ゲートにCu電極、酸化物半導体チャネル層にIGZOを用いた場合、Cuの仕事関数:4.68eV、IGZOの電子親和力:4.0eV、IGZOの仕事関数:約4.05eV~4.2eVで、Cuの仕事関数の方が、準位が深いために、図40に示すようなバンド曲がりが形成され、ゲートバイアス0Vでオフ状態が形成される。正のゲートバイアスを印加していくと、ゲートに誘起されるキャリアが増加することで、オン状態となり、オンオフ特性を有するトランジスタとして機能する。すなわち、このトランジスタを、信号スイッチや電源スイッチとして用いることができる。このようなゲートの変調作用が起きていることは、図44に示すC-V測定の結果から確認できる。図44は、図40に示したバンド図に相当する構造におけるゲート容量のCuゲートバイアス依存性を示す図である。図44より、負バイアス印加時にはキャリアは空乏化しており、正バイアスを印加していくとキャリアの蓄積が起きており、図40のバンド図に沿ったゲートバイアスによる変調作用が得られていることが分かる。これは、ゲートの変調作用によるチャネル中のキャリア濃度を制御できることと同義であり、トランジスタ動作が得られる。よって、当該トランジスタは、信号スイッチや電源スイッチとして用いることができる。図48にトランジスタパターンのSD間抵抗のゲートバイアス依存性を示す。長チャネルL=20μmのパターンを用いており、SD間抵抗はほぼチャネル抵抗と考えて良い。ここで、ゲートバイアスによって抵抗の変調が起きており、ゲートバイアスが負の場合はキャリアの空乏高抵抗状態、正に印加していくとキャリアの蓄積低抵抗状態が起きていると考えられる。また、フラットバンド状態は、チャネルにバンド曲がりが起きていない、つまり、チャネルのバルク伝導状態に相当する。ここで、バルク抵抗の算出値であるρ=0.1Ωcmをグラフへの外挿した際の、ゲートバイアスとの交点はフラットバンド電圧に相当し、1.2Vである。該トランジスタは、ゲートバイアスを印加しない場合は、オフ状態であるノーマリーオフ特性を有しているといえる。次に、図41は、ソース、ドレインとチャネル層でオーミック接合が形成されている場合において、ゲート、ソースに電圧を印加しない際のバンド図を示している。図40に示すようなバンド曲がりにより、IGZOチャネルの伝導帯がIGZOチャネルの電子親和力とゲートの仕事関数差の分だけ高エネルギー側に上がっている。従って、ソース、ドレインとIGZOの接触部分がオーミック接合である場合に、ソース、ゲートに電圧を印加しない状態で、ソース-酸化物半導体チャネル-ドレイン間に障壁が形成されている。これは、バックゲートCUのチャネルより深い仕事関数により形成されるIGZOのバンド曲がりにより形成される障壁であり、ゲートが特にない場合は、ソース-酸化物半導体チャネル-ドレイン間は通常の抵抗体としてしか機能しない。Cuバックゲート構造によって、ソース、ドレインとIGZOチャネル間に障壁が形成されるため、ゲート、ソースの印加電圧が0Vの場合、ドレインバイアスの印加によって障壁高さが変調、つまり、ソース-ドレイン間抵抗が変調する。従って、該バックゲート型トランジスタはソースードレイン間で、ドレイン電圧によって整流性を有するダイオードとして機能する。ここで、L/Wi=0.6μm/0.6μmでの、ソース-ドレイン間電流の絶対値とドレインバイアス依存性の対数プロットを図42に示す。ドレイン電圧Vdsを正に印加した場合は、ドレインの伝導帯が下がり、ドレイン/チャネル間の障壁が高くなるために、電流は殆ど流れない。一方、ドレインバイアスVdsを負に印加していくと、ドレイン/チャネル間の障壁が小さくなり、大電流が流れていることが分かる。特に、このダイオードでは、0Vでのオフ電流とドレイン電圧Vds=-5Vでのオン電流の比において約6桁の特性を有している。次に、図39に示すトランジスタ構造における、ゲート絶縁膜図中SiNと示すを20nm、30nm、40nm及び50nmにした場合であって、Vds=1V、Vg=3.3Vにおけるオン電流とゲート絶縁膜図中SiNと示すの膜厚依存性を図43に示す。ゲート絶縁膜の薄膜化によりゲート容量の高容量化が可能であり、誘起されるキャリアがゲート容量に応じて増加することが分かる。ゲート容量はゲート絶縁膜厚に反比例し図43より、オン電流もおおよそゲート絶縁膜厚の約-1乗に比例して改善していることが分かる。また、ゲート絶縁膜の膜厚に依らず、ゲートリーク電流が10-11A以下であることを確認している。次に、図45、図46及び図59に、SiN20nm、L/Wi0.6μm/0.6μmでのトランジスタ特性を示す。図45及び図59はId-VgプロットのVd依存性を示し、図46はId-VdプロットのVg依存性を示している。これらの図より、SiN20nmのような薄膜化したゲート絶縁膜の場合でも、ゲートリークがなく、非常に高い、高性能なトランジスタ動作が確認できる。したがって、配線中へ形成したトランジスタで、高性能な電源、信号スイッチとして機能する。<実施例10>次に、図51a及びbに、図49a及びbに示す構成の半導体装置における、ゲート電極210と第1接触領域185 ́又は第2接触領域185 ́ ́との平面視での重なりの大きさに対する、ゲート絶縁膜の耐圧依存性を示す。図中、GDOverlaplengthは、ゲート電極210の端と、第1接触領域185 ́又は第2接触領域185 ́ ́の端との平面視での距離図49に示すdを示してあり、ゲート電極210と第1接触領域185 ́又は第2接触領域185 ́ ́とが平面視で重なる場合は正の値、重ならない場合は負の値となる。図51aから分かるように、GDOverlaplengthが正の値をとる場合は、20V付近で破壊しているのに対して、GDOverlaplengthが負の値をとる場合は、27V付近まで破壊していないことが分かる。破壊電圧が異なる原因は、GDOverlaplengthが正の値をとる場合には、Vd印加時にドレイン第1接触領域185 ́又は第2接触領域185 ́ ́-ゲートゲート電極210間のオーバーラップ部におけるゲート絶縁膜にVdが直接かかるのに対して、オーバーラップが無い構造では、ゲート端にかかる電界強度が緩和されるためである。次に、図53に、ダイオード接続した際のドレイン電圧とドレインのオフリーク電流、ゲートリーク電流の関係を示す。ドレイン電圧の印加に伴い、ゲートリークが増加し、ゲート絶縁膜破壊が起きている箇所でドレイン破壊が同時に起きていることが分かる。従って、本発明の半導体素子のデバイス耐圧は、ゲート絶縁膜破壊電圧に相当することが分かる。次に、図54に、キャップ膜兼ゲート絶縁膜SiNの膜厚とデバイス破壊電圧の関係を示す。SiNが厚膜になるほど、デバイス耐圧が改善していることが分かり、デバイス破壊がゲート絶縁膜破壊により起きることを示している。図54のプロットを線形近似すると、破壊電界強度が8.7MV/cmとなり、本発明の半導体素子は高いデバイス耐圧を有するデバイスであるといえる。ゲート絶縁膜を厚膜化することで更に高耐圧なトランジスタを実現することも可能である。デバイス破壊がドレイン破壊で起きないため、S/D間距離が小さい、つまりチャネル長が短い構造でも高耐圧特性が実現できる。一般的にSiでは、ドレイン耐圧を高めるためには、S/D間距離を大きく離すのに対して、本発明のデバイスではゲート耐圧がデバイス耐圧を決めるために、S/D間距離を非常に小さいままで高耐圧特性が実現できる。チャネル長L=0.6μm、ゲート幅0.6μmの微細デバイスで、上記の高耐圧トランジスタを配線層内に形成可能であり、省面積かつ低コストで形成可能である。また、更に微細化した場合でも、本発明で述べている高耐圧特性を実現できる。次に、図55に、ゲート端とドレイン端間の設計を変えた際のドレインのオフ電流とドレイン電圧の関係を示す。設計として、図56に示すように、オーバーラップ量が0.16μmである構造図56a、0μmである構造図56b、及び、ゲート端とドレイン端が0.16μm離れた構造図56cを用いている。なお、図56aに示す構造の結果データは、図55において、Ref0.16として示している。図56bに示す構造の結果データは、図55において、0として示している。図56cに示す構造の結果データは、図55において、-0.16として示している。ゲート端とドレイン端の距離が変わらない構造、つまり、最近接距離がSiN膜厚に相当する構造0、Ref0.16では、破壊電圧が同等になっていることが分かる。それに対して、ゲート端とドレイン端を離した構造で-0.16は、他構造よりも破壊電圧が高電圧側にシフトしていることが分かる。これは、ドレインを離すことで、ドレイン電圧印加時にゲート端にかかる電界強度が緩和され、ゲート絶縁膜破壊電界相当に達するまでにドレインに印加可能な電圧が高くなるためであると考えられる。図55の検討では、ソース、ドレインをゲートから対称に離した構造を用いているが、ゲート、ソース間のみにオーバーラップを有し、ゲート、ドレイン間にオーバーラップを有さない構造においても、ドレイン電圧印加時のゲート端にかかる電界緩和の効果は同様に得られるため、同様の耐圧改善効果は得られると考えられる。すなわち、本発明の効果は、ドレイン、ゲート間距離を離しさえすれば実現され、ゲート、ソース間のオーバーラップ設計には依らない。ゲート、ドレイン間距離を離すほどゲート端にかかる電界強度は低減されるため、ゲート-ドレイン間距離によって耐圧を大幅に改善することも可能である。次に、図57に、ゲートとドレインのオーバーラップ設計とドレイン耐圧の関係についてSiN膜厚各々に対してプロットしたグラフを示す。図57は、図51bに示すデータに相当するデータであり、SiNの膜厚を変えた際のデータを示すものである。当該データより、ゲート-ドレイン間距離によって耐圧が改善していることが明らかである。ゲート-ドレイン間距離を更に離すことによって、更なる耐圧改善効果も得られると考えられる。上記説明によれば、以下の発明も開示されている。<発明1>Si基板上に形成されたトランジスタ基板上素子と、多層配線と、該多層配線層中に形成された半導体素子配線層素子と、を有する半導体装置であって、前記半導体素子配線層素子が、当該半導体素子配線層素子が有するゲート端子に前記トランジスタ基板上素子から多層配線を介して入力される第1電圧信号によってスイッチ動作する機能を有し、該スイッチ動作によって、当該半導体素子配線層素子が有する端子に接続された外部デバイスに対して前記第1電圧信号よりも高い電圧を供給する動作を制御することを特徴とする半導体装置。<発明2>Si基板上に形成されたトランジスタ基板上素子と、多層配線と、該多層配線層中に形成された半導体素子配線層素子と、を有する半導体装置であって、前記半導体素子配線層素子が、当該半導体素子配線層素子が有するゲート端子に外部デバイスから供給される第2電圧信号によってスイッチ動作する機能を有し、該スイッチ動作によって、当該半導体素子配線層素子が有する端子に前記多層配線を介して接続された前記トランジスタ基板上素子に対して前記第2電圧信号よりも低い電圧を供給する動作を制御することを特徴とする半導体装置。