コース遅延ライン及びファイン遅延ラインを有する階層的遅延ライン構造のディレイロックループブロックと、前記ディレイロックループブロックから出力された位相比較信号及びコース遅延調整終了信号に応答して、コース遅延調整終了時点での比較対象クロックの位相状態を記憶するための位相状態記憶手段と、前記位相比較信号、前記コース遅延調整終了信号及び前記位相状態の記憶手段から出力された位相状態信号に応答して、ファイン遅延調整によって前記位相比較信号の遷移時点を検出し、その時点にアサートされるディレイロック信号を生成するためのディレイロック状態検出手段とを備えてなる半導体素子。請求項1に記載の半導体素子において、前記位相状態記憶手段は、前記コース遅延調整終了信号に応答して、前記位相比較信号をスイッチングするためのスイッチング部と、前記スイッチング部の出力信号をラッチするためのラッチ部とを含んでなることを特徴とする半導体素子。請求項1又は2に記載の半導体素子において、前記ディレイロック状態検出手段は、ファイン遅延調整過程で前記位相比較信号が論理レベルハイからローに遷移される時点を検出するための第1遷移検出部と、ファイン遅延調整過程で前記位相比較信号が論理レベルローからハイに遷移される時点を検出するための第2遷移検出部と、前記第1遷移検出部及び第2遷移検出部の共通出力ノードに接続されて、前記ディレイロック信号を出力する出力部とを含んでなることを特徴とする半導体素子。請求項3に記載の半導体素子において、前記出力部は、前記第1遷移検出部及び第2遷移検出部の共通出力ノードに係る信号をラッチするラッチ部と、リセット信号に応答して、前記共通出力ノードを初期化するリセット部とを含んでなることを特徴とする半導体素子。請求項4に記載の半導体素子において、前記第1遷移検出部及び第2遷移検出部は、それぞれ、前記コース遅延調整終了信号及び前記位相状態信号により制御される第1スイッチング素子と、現在の前記位相比較信号により制御される第2スイッチング素子と、ラッチされる以前の前記位相比較信号により制御される第3スイッチング素子とを含んでなり、前記第1スイッチング素子、第2スイッチング素子及び第3スイッチング素子は、前記第1遷移検出部及び第2遷移検出部の共通出力ノードと接地電圧端との間に直列に接続されていることを特徴とする半導体素子。請求項4に記載の半導体素子において、前記第1遷移検出部は、前記位相状態信号を入力とする第1インバータと、前記インバータの出力信号及び前記コース遅延調整終了信号を入力とする第1NANDゲートと、前記第1NANDゲートの出力信号を入力とする第2インバータと、前記位相比較信号を入力とする第3インバータと、前記ディレイロックループブロックの比較動作周期ごとに前記位相比較信号をラッチするためのフリップフロップと、前記共通出力ノードと接地電圧端との間に直列に接続され、それぞれ、前記第2インバータの出力信号、前記第3インバータの出力信号、前記フリップフロップの出力信号をゲート入力とする第1NMOSトランジスタ、第2NMOSトランジスタ及び第3NMOSトランジスタとを含んでなることを特徴とする半導体素子。請求項6に記載の半導体素子において、前記第2遷移検出部は、前記位相状態信号及び前記コース遅延調整終了信号を入力とする第2NANDゲートと、前記第2NANDゲートの出力信号を入力とする第4インバータと、前記フリップフロップの出力信号を入力とする第5インバータと、前記共通出力ノードと前記接地電圧端との間に直列に接続され、それぞれ、前記第4インバータの出力信号、前記位相比較信号、前記第5インバータの出力信号をゲート入力とする第4NMOSトランジスタ、第5NMOSトランジスタ及び第6NMOSトランジスタとを含んでなることを特徴とする半導体素子。請求項2に記載の半導体素子において、前記位相状態記憶手段の前記スイッチング部は、前記位相比較信号を入力とする第1インバータと、前記コース遅延調整終了信号を入力とする第2インバータと、前記コース遅延調整終了信号及び前記第2インバータの出力信号により制御されて、前記第1インバータの出力信号を選択的に前記ラッチ部に伝達するトランスファゲートとを含んでなることを特徴とする半導体素子。請求項8に記載の半導体素子において、前記位相状態記憶手段の前記ラッチ部は、前記スイッチング部の出力信号を入力とするインバータラッチと、前記インバータラッチの出力信号を入力として前記位相状態信号を出力する第3インバータとを含んでなることを特徴とする半導体素子。請求項4に記載の半導体素子において、前記出力部の前記ラッチ部は、前記第1遷移検出部及び第2遷移検出部の共通出力ノードに接続されたインバータラッチを含んでなることを特徴とする半導体素子。請求項4に記載の半導体素子において、前記出力部の前記リセット部は、前記リセット信号をゲート入力とし、電源電圧端と前記第1遷移検出部及び第2遷移検出部の共通出力ノードとの間に接続されたPMOSトランジスタを含んでなることを特徴とする半導体素子。この発明は、上述した従来技術の問題点に鑑みてなされたものであって、その目的とするところは、階層的遅延ラインを備えたディレイロックループDLL回路のディレイロック状態を検出し、ディレイロック状態の情報の使用が可能な半導体素子を提供することにある。上記目的を達成するため、この発明によれば、コース遅延ライン及びファイン遅延ラインを備えた階層的遅延ライン構造のディレイロックループブロックと、前記ディレイロックループブロックから出力された位相比較信号及びコース遅延調整終了信号に応答して、コース遅延調整終了時点での比較対象クロックの位相状態を記憶するための位相状態記憶手段と、前記位相比較信号、前記コース遅延調整終了信号及び前記位相状態記憶手段から出力された位相状態信号に応答して、ファイン遅延調整によって前記位相比較信号の遷移時点を検出し、その時点にアサートされるディレイロック信号を生成するためのディレイロック状態検出手段とを備えてなる半導体素子を提供する。この発明は、階層的遅延ラインを備えたDLLにおいて、コース遅延調節動作を終了する時点での内部クロックと、外部クロックとの位相がどのような関係にあるかを予め記憶しておき、ファイン遅延調節動作を行って内部クロックと外部クロックとの位相が既に記憶された以前の位相状態とは異なり、位相が同じJYなる時点を検出し、この時点にDLLがディレイロック状態になったことを示す内部信号をアサートするようにする。この発明によれば、ディレイロック時点を簡単に明確に検出でき、これによってDLLブロック内において、又は半導体素子内の他のブロックにおいて、DLLのディレイロック状態の情報を使用して他のいろいろな動作を行わせることのできる根拠を設けた。また、ディレイロック状態の情報を使用すれば、半導体素子の不必要な動作を防止して、電力消耗を大幅に減らすことができるという効果を奏する。以下、この発明の最も好ましい実施形態を、添付の図面を参照しながら説明する。図1は、この発明の実施形態に係る半導体素子のブロック図である。図1を参照すれば、この実施形態に係る半導体素子2000は、コース遅延ライン及びファイン遅延ラインを含む階層的遅延ライン構造のDLLブロック1000と、階層的遅延ライン構造のDLLブロック1000から出力された位相比較信号pcout1及びコース遅延調整終了信号cdendに応答して、コース遅延調整終了時点でのソースクロックiclkに対するフィードバッククロックfbclkの位相状態を記憶するための位相状態記憶部200と、位相比較信号pcout1、コース遅延調整終了信号cdend及び位相状態格納部200から出力された位相状態信号lockselに応答して、ファイン遅延調整による前記位相比較信号pcout1の遷移時点を検出して、その時点にアサートされるディレイロック信号lockinを生成するためのディレイロック状態検出部300とを備えて構成される。すなわち、この実施形態に係る半導体素子は、コース遅延ライン及びファイン遅延ラインを備えた階層的遅延ライン構造のDLLブロック1000に対して、ディレイロック状態を示すことのできるディレイロック信号lockinを生成するための位相状態記憶部200とディレイロック状態検出部300とを追加した。位相状態記憶部200とディレイロック状態検出部300は、階層的遅延ライン構造のDLLブロック1000から出力された位相比較信号pcout1と、コース遅延調整終了信号cdendとを用いる。図2は、図1の位相状態記憶部200の構成を示す回路図である。図2を参照すれば、位相状態格納部200は、コース遅延調整終了信号cdendに応答して位相比較信号pcout1をスイッチングするスイッチング部210と、スイッチング部210の出力信号をラッチするラッチ部220と含んで構成されている。ここで、スイッチング部210は、位相比較信号pcout1を入力とするインバータINV1と、コース遅延調整終了信号cdendを入力とするインバータINV2と、コース遅延調整終了信号cdend及びインバータINV2の出力信号に制御されて、インバータINV1の出力信号を選択的にラッチ部220に伝達するためのトランスファーゲートTGとを含む。また、ラッチ部220は、スイッチング部210の出力信号を入力とするインバータラッチINV3及びINV4と、インバータラッチINV3及びINV4の出力信号を入力として位相状態信号lockselを出力するインバータINV5とを備える。図3a及び図3bは、階層的遅延ライン構造のDLLブロック1000内の位相比較対象クロックであるソースクロックiclkとフィードバッククロックfbclkとのコース遅延調整終了時点における位相状態に応じて、位相比較信号pcout1及び位相状態信号lockselがいかなる論理レベルを呈するかを説明するための図である。図3aを参照すれば、コース遅延調整終了信号cdendが論理レベルハイにアサートされた時点、すなわち、コース遅延調整が完了した時点において、フィードバッククロックfbclkの立上りエッジがソースクロックiclkの立上りエッジより先行する位相を有する場合には、位相比較信号pcout1は論理レベルハイHを呈し、この時位相状態信号lockselは論理レベルローLを呈する。他方、図3bを参照すれば、コース遅延調整が完了した時点でフィードバッククロックfbclkの立上りエッジがソースクロックiclkの立上りエッジより遅れた位相を有する場合には、位相比較信号pcout1は論理レベルローLを呈し、この時位相状態信号lockselは論理レベルハイHを呈する。図4は、図1のディレイロック状態検出部300の回路構成を示す回路図である。図4を参照すれば、ディレイロック状態検出部300は、ファイン遅延調整過程でフィードバッククロックfbclkの位相がソースクロックiclkの位相に比べ、初めて遅れる時点を検出するための第1遷移検出部310と、ファイン遅延調整過程でフィードバッククロックfbclkの位相がソースクロックiclkの位相に比べ、初めて先行する時点を検出するための第2遷移検出部320と、第1遷移検出部310及び第2遷移検出部320の共通出力ノードAに接続されて、ディレイロック信号lockinを出力する出力部330とを含んで構成されている。ここで、出力部330は、第1遷移検出部310及び第2遷移検出部320の共通出力ノードAに現れる信号をラッチするラッチ部と、リセット信号に応答して共通出力ノードAを初期化するためのリセット部とを有している。ラッチ部は、共通出力ノードAに接続されたインバータラッチINV11及びINV12で実現でき、リセット部は、リセット信号をゲート入力とし電源電圧端と共通出力ノードAとの間に接続されたPMOSトランジスタN7で実現できる。一方、第1遷移検出部310は、位相状態信号lockselを入力とするインバータINV6と、インバータINV6の出力信号及びコース遅延調整終了信号cdendを入力とするNANDゲートNAND1と、NANDゲートNAND1の出力信号を入力とするインバータINV7と、位相比較信号pcout1を入力とするインバータINV8と、周期クロックperiodicclkをクロック入力とし、位相比較信号pcout1をデータ入力とするフリップフロップFFと、共通出力ノードAと接地電圧端との間に直列に接続され、それぞれ、インバータINV7の出力信号、インバータINV8の出力信号、フリップフロップFFの出力信号pcout1ffをゲート入力とするNMOSトランジスタN1、N2、N3とを含んで構成されている。また、第2遷移検出部320は、位相状態信号locksel及びコース遅延調整終了信号cdendを入力とするNANDゲートNAND2と、NANDゲートNAND2の出力信号を入力とするインバータINV9と、フリップフロップFFの出力信号pcout1ffを入力とするインバータINV10と、共通出力ノードAと接地電圧端との間に直列に接続され、それぞれ、インバータINV9の出力信号、位相比較信号pcout1、インバータINV10の出力信号をゲート入力とするNMOSトランジスタN4、N5、N6とを含んで構成されている。以下、図1~図4を参照して、この実施形態に係る半導体素子の動作を説明する。まず、階層的遅延ライン構造のDLLブロック1000において、コース遅延調整終了信号cdendがアサートされる時までコース遅延調整過程を行う。コース遅延調整終了信号cdendは、初期状態から論理レベルローを呈するが、フィードバッククロックfbclkの位相がソースクロックiclkの位相に一定程度以内に近接するようになると、論理レベルハイにアサートされる。次いで、コース遅延調整終了信号cdendがアサートされることよって、コース遅延調整過程が終了され、ファイン遅延調整が開始される。ところが、コース遅延調整過程が終了される時点におけるフィードバッククロックfbclkとソースクロックiclkとの位相関係は、図3a及び図3bに示すように、2つの場合が存在する。コース遅延調整終了信号cdendが論理レベルハイにアサートされる前に、図2に示す位相状態記憶部200のトランスファーゲートTGが開かれていると、位相比較信号pcout1が反転され位相状態信号lockselとして出力されたが、コース遅延調整終了信号cdendが論理レベルハイにアサートされると、トランスファゲートTGが閉められ、位相比較信号pcout1を遮断して、最終的な出力値がラッチ部220に記憶される。コース遅延調整が完了した時点でフィードバッククロックfbclkの立上りエッジがソースクロックiclkの立ち上がりエッジより先行する位相を有する場合は、図3aのように、位相比較信号pcout1は、論理レベルハイHを呈し、位相状態信号lockselは論理レベルローLを呈するようになる。他方、コース遅延調整が完了した時点でフィードバッククロックfbclkの立上りエッジがソースクロックiclkの立上りエッジより遅れた位相を有する場合は、図3bに示すように、位相比較信号pcout1は、論理レベルローLを呈し、位相状態信号lockselは、論理レベルハイHを呈する。すなわち、位相状態信号lockselは、コース遅延調整が完了した時点におけるフィードバッククロックfbclkとソースクロックiclkとの位相状態に関する情報を有していることになる。コース遅延調整終了信号cdendが論理レベルハイにアサートされた後には、階層的遅延ライン構造のDLLブロック1000で、ファイン遅延調整過程を行うことになる。コース遅延調整が完了した時点でフィードバッククロックfbclkの立上りエッジがソースクロックiclkの立上りエッジより先行した位相を有する場合は、図3aに示すように、ファイン遅延ラインに対する遅延調整によって、フィードバッククロックfbclkの位相を少しずつ後に押す過程を行うようになり、このような過程を繰り返して行っていけば、ある瞬間にはフィードバッククロックfbclkの立上りエッジがソースクロックiclkの立上りエッジより遅れる状態が生じるようになる。この時、位相比較信号pcout1が論理レベルハイから論理レベルローに遷移される。一方、コース遅延調整が完了した時点でフィードバッククロックfbclkの立上りエッジがソースクロックiclkの立上りエッジより遅れた位相を有する場合は、図3bに示すように、ファイン遅延ラインに対する遅延調整によって、フィードバッククロックfbclkの位相を少しずつ前に引く過程を行うようになり、このような過程を繰り返して行っていけば、ある瞬間にはフィードバッククロックfbclkの立上りエッジがソースクロックiclkの立上りエッジより先行する状態が生じるようになる。この時、位相比較信号pcout1が論理レベルローからハイに遷移される。この発明では、このようにファイン遅延調整過程で生じる位相比較信号pcout1の遷移時点を検出し、その時点をディレイロック状態として認識するようにする。前記図4に示されたディレイロック状態検出部300は、コース遅延調整過程が完了した時点に記憶された位相状態信号lockselを基準として、ファイン遅延調整過程で位相比較信号pcout1が遷移される時点を検出して、ディレイロック信号lockinを生成する回路である。以下、ディレイロック状態検出部300の動作を説明する。まず、初期動作時リセット信号が論理レベルローにパルス化してアサートされれば、PMOSトランジスタN7がターンオンされ共通出力ノードAを論理レベルハイに初期化する。したがって、ディレイロック信号lockinは、論理レベルロー状態を呈するようになる。この時、コース遅延調整終了信号cdendは、論理レベルロー状態であるので、位相比較信号pcout1の論理値に関係なく、第1遷移検出部310及び第2遷移検出部320で接地電圧端と共通出力ノードAとの間がオープンされて、共通出力ノードAが放電されない。次いで、階層的遅延ライン構造のDLLブロック1000において、コース遅延調整過程を行うことになる。このとき、上述したようにコース遅延調整終了信号cdendが論理レベルハイにアサートされるまでは、位相状態信号locksel及び位相比較信号pcout1の論理値と関係なく、共通出力ノードAの論理値が変化しない。次いで、コース遅延調整終了信号cdendが論理レベルハイにアサートされれば、階層的遅延ライン構造のDLLブロック1000では、コース遅延調整過程を終了し、ファイン遅延調整過程を行うことになる。ここで、コース遅延調整過程が完了した時点で、フィードバッククロックfbclkの立上りエッジがソースクロックiclkの立上りエッジより先行する位相を有する場合は、図3aに示すように、位相比較信号pcout1が論理レベルハイHであり、位相状態信号lockselが論理レベルローLであるので、第1遷移検出部310のNMOSトランジスタN1がターンオンされる。また、周期クロックperiodicclk例えば、8tCKごとに論理レベルハイにアサートされるクロックの立上りエッジが発生する時点ごとに、位相比較信号pcout1をラッチするフリップフロップF/Fの出力信号pcout1ffも論理レベルハイ状態になって、NMOSトランジスタN3もまたターンオン状態となる。このような状態でファイン遅延調整過程を繰り返しながら、位相比較信号pcout1が論理レベルローに遷移すれば、NMOSトランジスタN2もターンオンされ、共通出力ノードAを放電させて、最終的な出力であるディレイロック信号lockinは、論理レベルハイにアサートされる。一方、このように第1遷移検出部310が動作する間、第2遷移検出部320のNMOSトランジスタN4はターンオフ状態を維持するので、共通出力ノードAに影響を与えない。他方、コース遅延調整過程が完了した時点でフィードバッククロックfbclkの立上りエッジがソースクロックiclkの立上りエッジより遅い位相を有する場合は、図3bに示すように、位相比較信号pcout1が論理レベルローであり、位相状態信号lockselが論理レベルハイであるので、第1遷移検出部310のNMOSトランジスタN4がターンオンされ、フリップフロップF/Fの出力信号pcout1ffも論理レベルロー状態になってNMOSトランジスタN6もまたターンオン状態となる。このような状態でファイン遅延調整過程を繰り返しながら、位相比較信号pcout1が論理レベルハイに遷移すれば、NMOSトランジスタN5もターンオンされ、共通出力ノードAを放電させて、最終的な出力であるディレイロック信号lockinは、論理レベルハイにアサートされる。一方、このように第2遷移検出部320が動作する間、第1遷移検出部310のNMOSトランジスタN1は、ターンオフ状態を維持するので、共通出力ノードAに影響を与えない。すなわち、第1遷移検出部310と第2遷移検出部320とは、コース遅延調整が完了した時点でのフィードバッククロックfbclkとソースクロックiclkとの位相関係に応じて、排他的に動作し、ファイン遅延調整過程で発生する位相比較信号pcout1の遷移時点を検出する。なお、この発明は、上記した実施形態に限られるものではなく、この発明の技術的思想から逸脱しない範囲内で、多様に変更して実施することが可能である。例えば、上述した実施形態では図5に示された従来技術同様のブロック構成を有する階層的遅延ライン構造のDLL回路を例として説明したが、この発明はそれに対して一部構成上に相違点があっても、階層的遅延ラインを有する構造の場合であれば、採用が可能である。このような趣旨で、位相比較器を一つだけ使用する場合にも、この発明を採用することができる。また、上述した実施形態で用いられたトランスファゲート及びNMOSトランジスタは、他のスイッチング素子でもって代替することができる。