"行列状に配置された、画素信号を出力する複数の画素と、前記複数の画素に設けられ、画素信号をサンプルホールドするサンプルホールド回路と、前記複数の画素の列毎に設けられ、前記サンプルホールドされた画素信号を出力するための複数の列信号線と、前記複数の画素の行毎に設けられ、選択されることにより該行の画素のサンプルホールド回路と前記列信号線とを接続させ前記サンプルホールドされた画素信号を前記列信号線に印加する複数の行信号線と、前記行信号線を順に選択するためのシフトレジスタを有する垂直走査回路と、前記垂直走査回路のシフトレジスタを順次シフトさせることにより前記列信号線に印加された画素信号を順に読み出す制御手段と、を有し、前記制御手段は、前記垂直走査回路のシフトレジスタにより最後の前記行信号線までシフトされた状態においてさらに該シフトレジスタをシフトさせた上で、前記サンプルホールド回路にサンプルホールドさせる制御を行うことを特徴とする撮像装置。前記サンプルホールド回路は、前記制御手段は、前記垂直走査回路のシフトレジスタにより最後の前記行信号線までシフトされた状態においてさらに該シフトレジスタをシフトさせることにより、すべての前記複数の画素を前記列信号線と接続されていない状態とすることを特徴とする請求項1に記載の撮像装置。前記サンプルホールド回路は前記画素が受光することにより得られる画素信号をサンプルホールドする第一のサンプルホールド回路と、前記画素が受光せずに得られる画素信号をサンプルホールドする第二のサンプルホールド回路とを有し、前記列信号線は前記第一のサンプルホールド回路に対応する第一の列信号線と、前記第二のサンプルホールド回路に対応する第二の列信号線とを有し、前記第一の列信号線と前記第二の列信号線を定電圧に保持する定電流源と、を更に有することを特徴とする請求項1または2に記載の撮像装置。前記第一の列信号線から得られた画素信号と、前記第二の列信号線から得られた画素信号との差分により画像データを得るノイズ低減手段を更に有することを特徴とする請求項3に記載の撮像装置。前記制御手段により、前記第一の列信号線と前記第一の列信号線に接続されるすべての前記第一のサンプルホールド回路との接続、および前記第二の列信号線と前記第二の列信号線に接続されるすべての前記第二のサンプルホールド回路との接続をオフにした時刻をTHI1とし、THI1後に接続をオンにし走査を開始する時刻をTHI2とし、前記第一の列信号線および第二の列信号線を前記定電流源が定電圧にするまでに要する最大の時間をTMAXとしたとき、前記読み出しが終了してから次の読み出しを開始するまでの間に、THI2-THI1≧TMAXという関係が成立することを特徴とする請求項3に記載の撮像装置。前記制御手段は、前記シフトレジスタへのクロック供給を途中で止める制御をすることを特徴とする請求項1乃至5のいずれか1項に記載の放射線撮像装置。前記サンプルホールド回路は前記画素毎に設けられることを特徴とする請求項1乃至6のいずれか1項に記載の撮像装置。行列状に配置され、画素信号を出力する複数の画素と、前記複数の画素に設けられ、画素信号をサンプルホールドするサンプルホールド回路と、前記複数の画素の列毎に設けられ、前記サンプルホールドされた画素信号を出力するための複数の列信号線と、前記複数の画素の行毎に設けられ、選択されることにより該行の画素のサンプルホールド回路と前記列信号線とを接続させ前記サンプルホールドされた画素信号を前記列信号線に印加する複数の行信号線と、前記行信号線を順に選択するためのシフトレジスタを有する垂直走査回路と、を有する撮像素子の制御方法であって、前記垂直走査回路のシフトレジスタを順次シフトさせることにより前記列信号線に印加された画素信号を順に読み出し、前記垂直走査回路のシフトレジスタにより最後の前記行信号線までシフトされた状態においてさらに該シフトレジスタをシフトさせることで、すべての前記複数の画素を前記列信号線と接続されていない状態とし、すべての前記複数の画素を前記列信号線と接続されていない状態で、前記サンプルホールド回路に前記複数の画素の画素信号をサンプルホールドさせることを特徴とする制御方法。しかしながら、垂直走査回路により最後の行信号線が選択された状態で画素内のサンプルホールド回路でサンプルホールドを行うと最後の行信号線に対応する画素の信号が列信号線に印加され、列信号線の寄生容量が充電されてしまう。これにより、その後の読み出し駆動で、寄生容量に充電された電荷分のオフセットが重畳された状態で画素回路からの読み出しを行うためノイズが重畳する。画像に重畳したオフセットを減算するためのオフセットパターンは光を照射しないで取得するため、オフセットパターンによる減算を行ってもノイズを消去することができない。特に一部の列の画素が受光し、他の列は受光していない場合には、行方向に段差が生じてしまう。信号線をリセットする回路を設けることでノイズを低減することができるが、回路が複雑化してしまうという問題がある。そこで本発明の一態様に係る撮像装置は、行列状に配置された、画素信号を出力する複数の画素と、前記複数の画素に設けられ、画素信号をサンプルホールドするサンプルホールド回路と、前記複数の画素の列毎に設けられ、前記サンプルホールドされた画素信号を出力するための複数の列信号線と、前記複数の画素の行毎に設けられ、選択されることにより該行の画素のサンプルホールド回路と前記列信号線とを接続させ前記サンプルホールドされた画素信号を前記列信号線に印加する複数の行信号線と、前記行信号線を順に選択するためのシフトレジスタを有する垂直走査回路と、前記垂直走査回路のシフトレジスタを順次シフトさせることにより前記列信号線に印加された画素信号を順に読み出す制御手段と、を有し、前記制御手段は、前記垂直走査回路のシフトレジスタにより最後の前記行信号線までシフトされた状態においてさらに該シフトレジスタをシフトさせた上で、前記サンプルホールド回路にサンプルホールドさせる制御を行うことを特徴とする。本発明によれば、最後の行信号線が選択された状態で更にシフトレジスタをシフトさせる制御を行うことで、専用の回路を具備せずに容易に画像に重畳するオフセット成分を低減することができる。以下、図を参照して本発明の実施の形態について詳細に説明する。図1に、タイリングに用いられるCMOS型矩形半導体基板に二次元に構成される画素回路の、1画素分の画素回路の一例を示す。図1において、PDは光電変換を行うフォトダイオードである。M2はフローティングディフュージョンに蓄積された電荷を放電させるためのリセットMOSトランジスタリセットスイッチであり、リセット駆動回路を形成する。Cfdは電荷を蓄積するフローティングディフュージョン浮遊拡散領域の容量である。M4はソースフォロアとして動作する増幅MOSトランジスタ画素アンプ1である。M3は画素アンプ1M4を動作状態とさせるための選択MOSトランジスタ選択スイッチ1である。画素アンプM4の後段は光電変換部で発生するkTCノイズを除去するクランプ回路が設けられている。Cclはクランプ容量で、M5はクランプ用MOSトランジスタクランプスイッチである。M7はソースフォロアとして動作する増幅MOSトランジスタ画素アンプ2である。M6は画素アンプM7を動作状態とするための選択MOSトランジスタ選択スイッチ2である。画素アンプ2M7の後段には、サンプリング駆動を実行するため、1画素毎に2つのサンプルホールド回路サンプリング駆動回路が設けられている。光信号用のサンプルホールド回路第一のサンプルホールド回路は光信号蓄積用のサンプルホールド用MOSトランジスタサンプルホールドスイッチSM8と、光信号用ホールド容量CSとを有する。基準電圧信号用サンプルホールド回路第二のサンプルホールド回路は、基準電圧信号蓄積用のサンプルホールドMOSトランジスタサンプルホールドスイッチNM11と、基準電圧信号用ホールド容量CNとを有する。M10はソースフォロアとして動作する光信号の増幅MOSトランジスタ画素アンプSである。M9は画素アンプSM10で増幅された光信号をS信号出力線へ出力するためのアナログスイッチ転送スイッチSである。M13はソースフォロアとしての動作する基準電圧信号の増幅MOSトランジスタ画素アンプNである。M12は画素アンプNM13で増幅された基準電圧信号をN信号出力線へ出力するためのアナログスイッチ転送スイッチNである。EN信号は、選択スイッチ1M3、選択スイッチ2M6のゲートに接続され、画素アンプ1M4、画素アンプ2M7を動作状態とさせるための制御信号である。EN信号がハイレベルの時、画素アンプ1M4、画素アンプ2M7は同時に動作状態となる。WIDE信号は、感度切り換えスイッチM1のゲートに接続され感度の切換を制御する。WIDE信号がローレベルの時は、感度切り換えスイッチがオフし高感度モードとなる。PRES信号は、リセットスイッチM2をオンしてフォトダイオードPDに蓄積された電荷を放電させるリセット信号である。PCL信号はクランプスイッチM5を制御する信号で、PCL信号がハイレベルのときクランプスイッチM5がオンし、クランプ容量Cclを基準電圧VCLにセットする。TS信号は光信号サンプルホールド制御信号で、TS信号をハイレベルとし、サンプルホールドスイッチSM8をオンすることで光信号が画素アンプ2M7を通して容量CSに一括転送される。次いで、全画一括で信号TSをローレベルとし、サンプルスイッチSM8をオフすることで、サンプルホールド回路への光信号電荷の保持が完了する。TN信号は基準電圧信号サンプルホールド制御信号で、TN信号をハイレベルとし、サンプルホールドスイッチNM11をオンすることで基準電圧信号が画素アンプ2M7を通して容量CNに一括転送される。次いで、全画一括で信号TNをローレベルとし、サンプルスイッチNM11をオフすることで、サンプルホールド回路への基準電圧信号電荷の保持が完了する。容量CS、容量CNのサンプルホールド後は、サンプルホールドスイッチSM8、サンプルホールドスイッチNM11がオフとなる。容量CS、容量CNは前段の蓄積回路と切り離されるため、再度サンプルホールドされるまで蓄積した光信号を非破壊で読み出すことが可能である。図2は図1の画素回路における、固定フレームレートでX線ウィンドウ制限のある動画撮影時の駆動制御の一例を示すタイミングチャートである。以下、動画像撮影において、光信号用ホールド容量CSおよび基準電圧信号用ホールド容量CNに電荷がサンプルホールドされるまでの制御信号のタイミングについて図2を用いて説明する。図2のタイムチャートにおいて、t50で撮影開始設定がなされ、t51から撮影のための駆動が開始される。t51で始まるリセット駆動R1について説明する。リセット駆動R1は、リセットとクランプを行う駆動である。まず、t51で信号ENをハイレベルにし、画素アンプ1M4、画素アンプ2M7を動作状態にする。次にt52で信号PRESをハイレベルにし、フォトダイオードPDを基準電圧VRESに接続する。次にt53で信号PCLをハイレベルにすることによりクランプスイッチをオンM5し、クランプ容量Cclの画素アンプ2M7側に基準電圧VCLが接続される。同時に信号TS、TNをハイレベルにし、サンプルホールドスイッチSM8とサンプルホールドスイッチM11をオンする。t54で信号PRESをローレベルにしてリセットを終了し、クランプ容量Cclの画素アンプ1M4側にリセット電圧がセットされる。t55でクランプスイッチM5をオフし、基準電圧VCLと基準電圧VRESの差分の電圧に応じた電荷がクランプ容量Cclに蓄積されクランプが終了する。サンプルホールドスイッチSM8とサンプルホールドスイッチM11もオフされ、光信号用ホールド容量CSと基準電圧信号用ホールド容量CNに基準電圧VCLにセットされた時の基準電圧信号がサンプルホールドされる。光信号用ホールド容量CSと基準電圧信号用ホールド容量CNの電荷をサンプルホールド前に一定にしていることにより残像の影響が低減される。リセット駆動R1を終了し、t55からフォトダイオードPD、フローティングディフュージョン容量Cfdの光電変換部の蓄積が開始される。t56で信号ENをローレベルとし、画素アンプ1M4、画素アンプ2M7を非動作状態にする。蓄積状態になったので曝射許可信号をイネーブルにしX線の曝射を要求する。後に続くリセット駆動もこのタイミングで制御される。タイリングされた矩形半導体基板は、動画撮影時に撮像素子間、走査線間の時間的スイッチングのずれにより発生する画像ズレを防止するために、タイリングされた各撮像素子の全ての画素を一括して同一のタイミング、同一の期間でリセット駆動が行われる。その後一括露光による蓄積が行われ各画素回路のフォトダイオードPDで発生した光電荷が容量Cfdに蓄積される。リセット駆動のt52からt54のフォトダイオードPDへの基準電圧VRESの印可において光電変換部でリセットノイズkTCノイズが発生する。このリセットノイズはクランプ回路のクランプ容量Cclの画素アンプ2M7側に基準電圧VCLをセットすることにより除去される。t60で始まるサンプリング駆動S1について説明する。t60で信号ENをハイレベルにし選択スイッチ1M3、選択スイッチ2M6をオンする。これにより容量Cfdに蓄積されている電荷は電荷/電圧変換されソースフォロアとして動作する画素アンプ1M4により電圧としてクランプ容量Cclに出力される。画素アンプ1M4の出力はリセットノイズを含むが、クランプ回路によりリセット時に画素アンプ2M7側を基準電圧VCLにセットしているので、リセットノイズが除去された光信号となって画素アンプ2M7に出力される。次にt61でサンプルホールド制御信号TSをハイレベルとし、サンプルホールドスイッチSM8をオンすることで、光信号は画素アンプ2M7を通して光信号用ホールド容量CSに一括転送される。サンプルホールドを開始したので、t62で曝射許可信号をディセーブルとしX線曝射は禁止される。t63で信号TSをローレベルとし、サンプルホールドスイッチSM8をオフすることで、光信号用ホールド容量CSに光電荷信号がサンプルホールドされる。次にt64でリセット信号PRESをハイレベルとし、リセットスイッチM2をオンし、容量Cfdを基準電圧VRESにリセットする。次にt65で信号PCLをハイレベルとする。クランプ容量Cclには電圧VCLと電圧VRESの差分の電圧にリセットノイズが重畳した電荷が蓄積される。t66でリセット信号PRESをローレベルとしリセットを完了する。t67で信号TNをハイレベルとし、サンプルホールドスイッチNM11をオンすることで、基準電圧VCLにセットされた時の基準電圧信号を基準電圧信号用ホールド容量CNに転送する。続いてt68で、信号TNをローレベルとし、サンプルホールドスイッチNM11をオフすることで、基準電圧信号用ホールド用容量CNに基準電圧信号がサンプルホールドされる。t69で信号PCLをローレベル、t70で信号ENをローレベルとし、サンプリング駆動S1を終了する。サンプリング駆動S1は全画素を一括して行う。後に続くサンプリング駆動もこのタイミングで制御される。サンプリング駆動S1の後、t91にて再びリセット駆動R1が行われ、次のフレームのフォトダイオードPDでの蓄積を開始させる。光信号および基準電圧信号の走査は画素ごとに行われる。転送スイッチSM9、転送スイッチNM12をオンすることで、光信号用ホールド容量CSの電圧、基準電圧信号用ホールド用容量CNの電圧が、画素アンプSM10、画素アンプNM13を通して、それぞれ光信号出力線と基準電圧信号出力線に転送される。基準電圧信号出力線と光信号出力線に転送された信号は、基準電圧信号出力線と光信号出力線に接続された不図示の作動入力アンプで減算される。これにより、画素アンプでの熱ノイズ、1/fノイズ、温度差、プロセスばらつきによるFPNを除去している。なお、センサからの読み出しが可能な期間は、t68のサンプルホールド終了時から、光信号用ホールド容量CS、基準電圧信号用ホールド容量CNに、次フレームの光電荷信号のサンプルホールドが再び開始されるt91までの間である。サンプリング駆動S1終了後に画素の読み出し処理RD11が行われる。読み出し処理は画像表示までのディレイをできる限り短くするよう、サンプルホールド直後に行われる。図1の画素回路において、フォトダイオードPDの蓄積開始のタイミングは、図2に示すリセット完了後に信号PCLをローレベルにしてクランプが完了した時点t55やt69である。また蓄積終了のタイミングは信号TSをローレベルにして光信号をサンプルホールドした時点t63である。これにより、光信号および基準電圧信号をサンプルホールドするサンプリング駆動S1とサンプリング駆動S1の間に、蓄積時間開始のためのリセット駆動R1またはサンプリング駆動S1を挿入することにより、蓄積時間を制限している。図2においては、t60で始まるサンプリング駆動S1とt90で始まるサンプリング駆動S1の間にt81で始まるリセット駆動R1を挿入することにより、実質的な蓄積時間であるX線ウィンドウをt85からt93の期間Tに制限している。図3はCMOS矩形半導体基板の内部構造の一例を模式的に示す図である。矩形半導体基板301は、チップセレクト端子CSx,光信号出力端子S,基準電圧信号出力端子N、垂直走査回路スタート信号VST、垂直走査回路クロック端子CLKV、水平走査回路スタート信号端子HST、水平走査回路クロック端子CLKHを有する。矩形半導体基板には光電変換素子を含む画素画素回路が行列状に複数配置されている。行列状に配置された複数の画素により、撮像領域が形成されている。なお、行列状に配置されている画素の大部分は受光に応じて電荷を蓄積し、画素信号として出力するものであるが、一部の画素は受光できないマスク画素その他の画素信号を出力しない画素であってもよい。また、画素信号を出力しない画素、画素列または画素行が画素群の上下左右の一端に配置されていてもよい。垂直走査回路303は横方向の画素群を行毎に選択し、垂直走査クロックCLKVに同期して画素群を順次副走査方向である垂直方向に走査する。垂直走査回路はシフトレジスタを有している。垂直走査クロックCLKVに同期してシフトレジスタが順次シフトし、行信号線が選択される。選択された行信号線は画素のサンプルホールド回路と列信号線との接続をオンし、サンプルホールド回路にてサンプルホールドされた画素信号が列信号線に印加される。次にシフトレジスタがシフトされると接続がオンとなっていた列信号線と1列に並んだ画素群との接続がオフとなり、隣の画素列と列信号線との接続がオンとなる。水平走査回路304は垂直走査回路により選択された主査方向である横方向の画素群の列信号線を水平走査クロックCLKHに同期して順次1画素ずつ選択する。水平走査回路もシフトレジスタを有し、クロックに同期してシフトレジスタがシフトされ、1画素ずつ画素信号がアナログ出力線に出力される。列信号線は1画素列毎に設けられており、当該画素列の画素信号が印加される。1画素列に対して、受光により得られた画素信号光信号を出力するための列信号線第一の列信号線と、非受光状態で得られた画素信号基準電圧信号を出力するための列信号線第二の列信号線とを有している。302は図1に示した画素回路で、垂直走査回路303の出力線である行信号線305がイネーブルになることにより、列信号線306、307にサンプルホールドされた光信号S、基準電圧信号Nを出力する。列信号線306,307に出力された電圧信号を水平走査回路304が順次選択することにより、アナログ出力線308,309に各画素の電圧信号が順次出力される。列信号線306、307にはそれぞれ寄生の抵抗310、311および容量312、313があり、また定電流源314、315により接地されている。以上のように、矩形半導体基板では、垂直走査回路303、水平走査回路304を使用したXYアドレス方式によるスイッチング動作によって画素選択が行われる。トランジスタで増幅された各画素の光信号S、基準電圧信号Nの電圧信号は、列信号線306,307、アナログ出力線308,309を通してアナログ出力端子S,Nに出力される。アナログ出力線308,309にはそれぞれ寄生の抵抗320、321および容量322、323があり、また定電流源324、325により接地されている。端子CSxはチップセレクト信号入力端子で、端子CSxをオンすることにより内部走査に従った撮像素子の光信号S、基準電圧信号Nがアナログ出力端子S、Nから出力される。スイッチングトランジスタは、読み出し走査の伝送回路を構成している。スイッチングトランジスタは、アナログスイッチ転送スイッチS、N信号出力切り換えアナログスイッチ転送スイッチN、光信号S、基準電圧信号Nの伝送路である列信号線306、307、列信号線を水平走査回路304の出力により切り換える。端子CLKVは垂直走査回路のクロック、端子VSTは垂直走査回路のスタート信号である。垂直走査スタート信号VSTをハイにした後、垂直走査クロックCLKVを入力することにより、V1,V2,Vmと行選択信号が順次イネーブルに入れ替わる。垂直走査が開始されたら垂直走査スタート信号VSTをローにする。端子CLKHは水平走査回路のクロック、端子HSTは水平走査回路のスタート信号である。水平走査スタート信号HSTをハイにし、水平走査クロックCLKHを入力することにより、H1,H2,Hnと列選択信号が順次イネーブルに入れ替わる。水平走査が開始されたら水平走査スタート信号HSTをローにする。垂直走査回路303の行選択信号V1出力がイネーブルになると行選択信号V1に接続する横1行の画素群1,1からn、1が選択され、横1行の各画素からそれぞれの列信号線306、307にS,N電圧信号が出力される。水平走査回路304の列選択信号のイネーブルをH1,H2,Hnと順次切り換えることにより、横1行の画素のS,N電圧信号が順次アナログ出力線308、309を経由してアナログログ出力端子S、Nに出力される。行選択信号Vmまで同様な水平走査を行うことにより、全画素の画素出力が得られる。図5は、タイリングされた3枚の矩形半導体基板の画素データを1つのA/Dで読み出すためのタイムチャートである。t1からt2までの間に1フレームが読み出される。信号CS0~CS2は矩形半導体基板のアナログ信号の出力を制御するチップセレクト信号である。図3の矩形半導体基板の端子CSxに該当する端子にそれぞれ接続され、3枚の矩形半導体基板の出力が順次オンになる。画像の読み出しは、まずチップセレクトCS0が選択される。垂直走査スタート信号VSTがハイの状態で、垂直走査クロックCLKVが立ち上がると、図3の垂直走査回路の行信号線V1がイネーブルとなる。これにより行信号V1で選択される画素群1,1からn,1の出力が有効になり、列信号線に画素群1,1からn,1の各画素の画素電圧信号が出力される。水平走査スタート信号HSTがハイの状態で、水平走査クロックCLKHが立ち上がると、水平走査回路の列選択行信号H1がイネーブルとなる。CLKHの立ち上がりに同期して、水平走査回路の列選択行信号がH2,Hnと切り換わり、画素を1,1から順番にn,1まで選択し、水平方向のチップセレクトC0で選択された矩形半導体基板の横方向画素群の走査を終了する。A/D変換はCLKHに同期して行われる。次にチップセレクトをC1に切り換え同様に水平走査を行い、C2も同様に水平走査を行うことにより、3枚の矩形半導体基板の、横1ラインに配列した画像群の読み出しを終了する。以降、CLKVにより垂直走査回路の行信号線を順次切り換えながら、同様に水平走査をVmまで行うことにより、矩形半導体基板3枚の全画素の読み出しが完了する。CLKVは、Vmまでの垂直走査を行った後は、次の垂直走査を開始するまで走査を停止することにより、シフトレジスタのスイッチング動作による電力の消費を抑えている。受光状態で上述の走査を行い、受光した被写体情報を含む画像データを得る。かかる画像データは、受光状態で得た光信号Sと基準電圧信号Nとの差分を取って得られるデータである。また、非受光状態で上述の走査を行い、オフセットパターンをあらわす画像データを得る。かかる画像データは非受光状態で得た光信号Sと基準電圧信号Nとの差分を取って得られるデータである。画像処理装置101で受光状態で得られた画像データと、非受光状態で得られた画像データとの差分を取ることで、ノイズ低減処理を行う。図4は、本発明による撮像装置の第一の実施形態を示す大面積フラットパネル式の放射線動画撮像システム全体の模式的ブロックである。放射線動画撮像システムは、放射線撮像装置放射線撮像部100と、画像処理装置及びシステム制御装置101、画像表示装置102、X線発生装置103、X線管104を有する。撮影時には画像処理装置及びシステム制御装置101により、放射線撮像装置100とX線発生装置103が同期制御される。被写体を透過した放射線は不図示のシンチレータにより可視光に変換される。光量に応じた光電変換後A/D変換が行われ、X線照射に対応したフレーム画像データが放射線撮像装置100から画像処理装置101に転送され、画像処理が行われる。その後画像表示装置102に放射線画像がリアルタイムに表示される。放射線撮像装置100内部の105はフラットパネルセンサである。フラットパネルセンサ105は、シリコン半導体ウエハから二次元の光電変換素子を短冊状に切り出したCMOS型撮像素子である矩形半導体基板106が、不図示の平面基台上に12列×2行のマトリクス状にタイリングされている。矩形半導体基板106は、つなぎ用エリアセンサとして開発されている。矩形半導体基板106上に生成される光電変換画素は等ピッチで二次元に並んでいる。前記平面基台上で隣接する矩形半導体基板は、矩形半導体基板と矩形半導体基板の境界を挟んで光電変換画素が矩形半導体基板上と同じピッチになるようにタイリングされている。フラットパネルセンサ105の上辺と下辺部には、マトリクス状に並んだ矩形半導体基板の不図示の外部端子電極パットが一列に並んでいる。矩形半導体基板の電極パットは不図示のフライングリード式プリント配線板で外部の回路と接続される。矩形半導体基板上にはアナログ出力のイネーブル/ディセーブルを切り換えるアナログスイッチ素子等の切り換え素子が構成されている。アナログ出力用スイッチ素子を構成することにより、チップセレクト制御信号による矩形半導体基板の出力制御が可能で、矩形半導体基板のアナログ出力線同士をまとめて接続し直接増幅器に接続することができる。撮影制御部109は、画像処理装置101と制御コマンドの通信、同期信号の通信、画像処理装置101への画像データの送信をおこなう。また、撮影制御部109は、フラットパネルセンサの制御機能も兼ね備えている。フラットパネルセンサの駆動制御、撮影モード制御、放射線撮像装置100内の複数のA/D変換装置からA/D変換されたブロックごとのデジタル画像データをフレームデータに合成し、画像処理装置101に転送する。よって撮影制御部109は、サンプルホールド回路やクランプ回路、画素アンプ、垂直走査回路及び水平走査回路等の放射線撮像装置100内の回路を統合的に制御する。以下、放射線撮像装置100の制御について、特に主体を明示しない場合には、特段の事情がある場合を除き撮影制御部109が制御の主体となる。コマンド制御用インターフェース110は、画像処理装置101からは撮影制御部109への撮影モードの設定、各種パラメータの設定、撮影開始設定、撮影終了設定などが、撮影制御部109からは画像処理装置101へ放射線撮像装置の状態等が通信される。111は画像データインターフェースで、撮影された画像データが、撮影制御部109から画像処理装置101へ送られる。112はREADY信号で放射線撮像装置100が撮影可能状態になったことを撮影制御部109から画像処理装置101へ伝える信号である。113は外部同期信号で、画像処理装置101が撮影制御部109のREADY信号112を受け、撮影制御部109にX線曝射のタイミングを知らせる信号である。114は曝射許可信号で、曝射許可信号114がイネーブルの間に画像処理装置101からX線発生装置103に曝射信号が送信され、X線管103から曝射されたX線が有効なX線として蓄積され、X線画像が形成される。次に、本発明の特徴である、図3における垂直走査回路の動作について、図12を用いて説明する。図12は図3の回路における、本発明による動画撮影時の垂直走査回路の駆動制御のタイムチャートの概略図である。図12における画素回路内駆動では、図1に示す回路のEN、TS、TN、PCL、PRESの駆動を簡略して表している。図2に示すリセット駆動R1リセット動作が行われている時はR1、サンプリング駆動S1が行われている時はS1と記載した。画素読み出し駆動では、図3に示す回路が画素回路302から順次画素情報を読み出す駆動を行っている時間をRD2で表記している。RD2ではVST、CLKV、HST、CLKH、CSxの駆動が行われている。R1、S1駆動によりそれぞれの画素回路の光信号用ホールド容量CSと基準電圧用ホールド容量CNに画素情報が蓄積し、RD2で順次読み出す。図12では説明のために、RD2におけるVST,CLKVのみ動作を表記している。図3における垂直走査回路はシフトレジスタにより、順次画素回路を選択していく。VSTがアサートされた状態でCLKVが立ち上がるCLK1のタイミングで、水平方向1列分の矩形半導体基板106内の画素回路302の1列目が選択される。その後CLK2で2列目、CLK3で3列目が順次選択されていき、CLKmでm列目が選択される。ここでm列目の画素列は端部の行信号線に対応する画素列であり、シフトレジスタのシフト方向との関係では最後に選択される行信号線である。この状態で、さらにCLKm1でCLKVを立ち上げると、垂直方向走査回路のシフトレジスタはさらにシフトされ、どの列の画素も選択しない状態になる。次に本発明による動画撮影時の駆動制御のタイムチャートの一例を図6、図7を用いて示す。図6は図1の画素回路における、固定フレームレートでX線ウィンドウ制限のある動画撮影時の駆動制御の一例を示すタイミングチャートである。図2とは、t100からt101のサンプリング駆動S1が開始するまでに画素の読み出し処理RD20を行っていることに相違がある。読み出し処理RD20での駆動の詳細を図7に示す。図7は、タイリングされた3枚の矩形半導体基板の画素データを1つのA/Dで読み出すためのタイムチャートである。t200からt201までの間に1フレームが読み出される。信号CS0~CS2は矩形半導体基板のアナログ信号の出力を制御するチップセレクト信号である。図4の矩形半導体基板のアナログ出力信号に振られている番号は、タイムチャートのチップセレクト信号CSxの数字と1対1で対応している。たとえば、CS0がHの間は矩形半導体基板のアナログ出力信号番号0のアナログ出力が有効になり、次段の増幅器107に出力される。CS1がHの時はアナログ出力信号番号1のアナログ出力が有効になり、次段の増幅器107に出力される。CS0はアナログ出力信号番号0の矩形半導体基板に接続され、CS1はアナログ出力信号番号1の矩形半導体基板に接続され、CS2はアナログ出力信号番号2の矩形半導体基板に接続されている。画像の読み出しは、まずチップセレクトC0が選択される。垂直走査スタート信号VSTがハイの状態で、垂直走査クロックCLKVが立ち上がると、図3の垂直走査回路の行信号線V1がイネーブルとなる。すると行信号V1で選択される画素群1,1からn,1の出力が有効になり、列信号線に画素群1,1からn,1の各画素の画素電圧信号が出力される。水平走査スタート信号HSTがハイの状態で、水平走査クロックCLKHが立ち上がると、水平走査回路の列選択行信号H1がイネーブルとなる。CLKHの立ち上がりに同期して、水平走査回路の列選択行信号がH2,Hnと切り換わり、画素を1,1から順番にn,1まで選択し、水平方向のチップセレクトC0で選択された矩形半導体基板の横方向画素群の走査を終了する。A/D変換はCLKHに同期して行われる。次にチップセレクトをC1に切り換え同様に水平走査を行い、C2も同様に水平走査を行うことにより、3枚の矩形半導体基板の、横1ラインに配列した画像群の読み出しを終了する。以降、CLKVにより垂直走査回路の行信号線を順次切り換えながら、t201まで同様に水平走査をVmまで行うことにより、矩形半導体基板3枚の全画素の読み出しが完了する。CLKVは、Vmまでの垂直走査を行った後は、t202からt203に示すように、さらにCLKVを立ち上げる。CLKVを立ち上げることにより、シフトレジスタである垂直走査回路において行信号V1からVmまですべてディセーブルの状態になり、どの画素も選択されない状態になる。これにより図3に示す列信号線306、307は全ての画素回路から切り離され、それぞれ電流源314、315によりグランドレベルに固定される。t200からt203までの動作を読み出し処理RD20で行う。よってどの画素回路に光が照射された場合でも、列信号線306と307は両者ともグランドレベルに固定されている。このことにより読み出し処理RD21にて画像データを画素回路から読み取った時に、列信号線306と307の電圧が同等になる。読み出し処理RD21およびそれ以降の読み出し処理も図7の通りに駆動させれば、読み出し処理開始時に常に列信号線306と307の電圧が同等になる。オフセットパターンも同様の駆動により取得すれば、オフセットパターンの減算後も、一連の画像に列信号線上のノイズは現れることはない。このように、CLKVの立ち上がりを一つ加えるだけで、列信号線306、307をグランドレベルに固定できるので、特殊な回路を加えて回路規模を大きくすることがなく、また、1回多く走査しただけであるので、電力消費の増加も最小限に抑えることができる。図6において読み出し処理RD20のみに関しては、図8に示すt210からt212の駆動を行ってもよい。すなわち、CLKVをm1だけ走査する。図8に示す駆動を行えば、CLKVが動作可能な最大周波数で走査を行うことができ、図7にくらべ、短時間で列信号線306、307を全ての画素回路から切り離すことができる。また、読み出し処理RD20を撮影開始設定がなされてから行っているが、放射線撮像装置の電源が投入さてからただちに行ってもよい。読み出し処理RD20を電源投入直後に行えば、撮影開始設定がなされてから、曝射が許可されるまでの時間を短縮できる。ここで、垂直走査回路の行信号V1からVmによりどの画素も選択されない状態の保持時間および開始のタイミングについて図10を用いて説明する。図10では例として、図6の読み出し処理RD21とRD22を用いて、読み出し処理RD22の前の垂直走査回路の行信号V1からVmによりどの画素も選択されない状態の保持時間および開始のタイミングについて図示している。図10では読み出し処理RD21とRD22のそれぞれ画素の読み出し有効の時間をRD21 ́、RD22 ́で表している。読み出し有効の時間とは、実際に読み出すべき画素が出力されている時間で、図7においてt206からt201までが該当する。すなわち、CLKVとCLKHにより画素が順次走査されて、かつCS0~2までが順次アサートされている状態である。RD21 ́の読み出し有効の終了時刻が時刻TRD1であり、図7のt201に該当する。RD22 ́の読み出し有効の開始時刻が時刻TRD2であり、図7のt206に該当する。図10の信号線接続は垂直走査回路の行信号V1からVmによりどの画素も選択されない状態であればOFF、いずれかの画素が選択されている状態であればONとなる。時刻THI1は読み出し処理RD21において画素の選択が終了しどの画素も選択されていない状態が開始された時刻で、図7ではt202に該当する。時刻THI1で信号線接続がOFFとなる。またTHI1≧TRD1の関係が成り立つ。時刻THI2は読み出し処理RD22が開始し、画素の選択が開始された時間、すなわち図7においてt205に該当する。時刻THI2において、信号線接続はONとなる。またTHI2≦TRD2の関係が成立する。ここで、読み出し処理RD22が開始する時刻THI2より前に、信号線接続ONの状態が、行信号線306と307が両者とも同じ電圧レベルここではグランドレベルになる時間保持されればよい。つまり、行信号線306と307が両者とも同じ電圧レベルになる最大の時間をTMAXにした時、THI2-THI1≧TMAXが成立すればよい。THI2-THI1≧TMAXは読み出し処理RD23以降も成り立つ。また、読み出し処理RD21では、サンプリング駆動S1とリセット駆動R1の間に図7のt200からt201までの駆動を行う。t201からt203までの駆動は、次の読み出し処理RD22における図7のt205を起点として、時間TMAXより前までに終了することもできる。読み出し処理RD20とRD21の間についても同様にTHI2-THI1≧TMAXが成り立つ。図11に読み出し処理RD20とRD21の間の駆動タイミングを示した。図11では読み出し処理RD20に図8に示す駆動を用いている場合を示した。図10との相違点を述べる。図10では前フレームの読み出し処理があったが、RD20では読み出すべき画素の走査がないため、図11ではTRD1の図示はしてない。また、図11では図7においてCLKVのm1回目の立ち上がりであるt211のタイミングに該当する。ここでも、垂直走査回路の行信号V1からVmによりどの画素も選択されない状態の最低保持時間はTMAXで、開始のタイミングTHI1はTHI2-THI1≧TMAXを満たせばよい。よって、読み出し処理RD21における図7のt205を起点として、時間TMAXより前までに読み出し処理RD20が終了するように読み出し処理RD20を起動開始すればよい。この条件を満たせば、例えば図6においてリセット駆動R1より後に読み出し処理RD20を行うことも可能となる。ここで、図1の回路におけるTMAXを算出する。列信号線上の寄生容量312および313は、最大電圧はVCLとなる。よって、寄生容量の静電容量をCと表すと、この寄生容量に蓄積する電荷Qの最大値はC×VCLである。列信号線上に接続されている定電流源の電流がIであるとすると、寄生容量の電荷がゼロになる最大の時間TMAXはC×VCL/Iで求まる。例えばCが100pFでVCLが5V、Iが1μAである場合、TMAXは500μsである。よって、読み出しを行う500μs以上前に列信号線306、307を全ての画素回路から切り離しておくことが必要となる。なお、寄生容量の電荷は必ずしも0とする必要はない。また非受光状態で得られるオフセットパターンの撮影時と診断上同等と判断できるレベルまで寄生容量の電荷が下がっていれば良い。以上の実施例では、光信号のサンプルホールド前の読み出し駆動時に、シフトレジスタのシフトを二次元センサの行数よりも多い回数行う制御を撮影制御部109が行うことにより、画素信号を出力するいずれの画素も列信号線を接続されていない状態とする。これにより専用の回路を必要とすることなく画像に重畳するオフセットノイズを低減することができる。また、上述の制御を画素信号の読み出し駆動と合わせて行うことができるため、容易に制御することができる。また、列信号線に定電流源が接続されているセンサにおいて、列信号線の寄生容量の電荷が十分に減少する時間だけ列信号線と画素とを非接続状態としておくことで、定電流源によって列信号線の寄生容量に起因するノイズを有効に除去することができる。また、画素毎にサンプルホールド回路が設けられたセンサにおいて、サンプルホールド回路から画素共通の列信号線に重畳するノイズにより列毎に重畳するノイズのばらつきが生じてしまうが、本発明により係るノイズのばらつきを抑えることができる。また、画素毎にサンプルホールド回路が設けられたセンサでは、サンプルホールド回路では画素内の素子及び回路に起因するノイズは低減することができるものの、画素信号読み出しにより生じた列信号線のノイズを低減することができない。本実施例の処理により、サンプルホールド回路で低減することができないノイズを低減することができる。更に、画素内に設けられた二つのサンプルホールド回路と、本実施例の制御とによって、画素内および列信号線のノイズを大きく低減することができる。特に、部位によってセンサの受光量が大きく異なる被写体を撮影するX線センサにおいては、ノイズを低減することでダイナミックレンジを拡大し、画質の良い画像を提供することができる。図9は、本発明による第二の実施形態の連続X線透視モードでの駆動制御を示すタイミングチャートである。装置の構成については実施例1と同様であるため省略し、実施例1と異なる点について説明する。本実施例では、動画撮影にパルスX線を用いず、連続X線を使用する。そのため、X線ウィンドウはフルオープンとなる。サンプリング駆動S1を連続で行うことにより、連続X線透視モードでの撮影を実現している。t150で撮影開始設定がされて、t151からのt152の間にサンプリング駆動S1を行う。図9による駆動では、t151からのサンプリング駆動S1にてサンプリングされたデータは、フォトダイオードに電荷を蓄積する前の情報である。よって読み出し処理は不要であるが、t153からの読み出し処理RD21を行う。この読み出処理RD21により、列信号線306、307を全ての画素回路から切り離される。読み出し処理RD21は図8に示す駆動が時間短縮の面で好ましいが、列信号線306、307を全ての画素回路から切り離す動作であれば、例えば図7に示す動作でもよい。読み出し処理RD22以降の読み出し処理は、図7に示す動作を行う。これにより、毎フレームの読み出し処理の前に、列信号線306、307を全ての画素回路から切り離される。よって、画像データを画素回路から読み取った時に、毎フレーム列信号線上のノイズが画像に現れることはない。以上、実施例1のパルスX線の場合だけでなく、連続X線を使用する場合にも列信号線の寄生容量に起因するノイズを有効に低減することができる。本発明による第三の実施形態の固定フレームレートでX線ウィンドウ制限のある動画撮影時の駆動制御の一例を図13に基づいて説明する。なお装置の構成については実施例1と同様であるため説明を省略し、実施例1または2と異なる点について以下説明する。図13ではCMOS型矩形半導体基板内の不定電圧により発生するノイズ成分を除去するために、放射線の曝射前に画素回路を駆動させている。また、図13では、図2、図6、図9に比べて高線量取得モード用の信号WIDE、画素加算用の信号ADD0およびADD1、さらに内部走査ISが新たに加わっている。高線量取得モードについて、図14を用いて説明する。図14は1画素分の画素回路であり、図1の画素回路に、高線量取得モード用回路400を追加したものである。高線量取得モード用回路400においてM1は高線量取得モードと高感度モードを切り換えるための感度切り換え用MOSトランジスタ感度切り換えスイッチである。C1は高線量取得モード用の容量であり、感度切り換えスイッチM1をオンすると電荷の蓄積が可能となる。感度切り換えスイッチM1をオンするとフローティングノード部の容量が実質増え、感度は低くなるが高線量時でも画素値が飽和せず取得することができる。よって例えば高感度が必要な透視撮影時には感度切り換えスイッチM1をオフし、高線量時も画素値の取得が必要なDSA撮影時などには感度切り換えスイッチM1をオンする。次に画素加算について図15を用いて説明する。図15はCMOS型矩形半導体基板内の画素加算回路の回路図および模式的構成図である。図15aは図1の画素回路を2回路分簡略した回路に画素加算回路を挿入した回路例である。実際の回路はS信号、N信号それぞれ画素加算回路が構成されているが、図15ではS信号、N信号のサンプルホールド回路は説明簡略化のため片方のみ記載している。160、161は、それぞれの回路のフォトダイオードであり、図14のフォトダイオードPDにあたる。162、163、166、167、172、173はそれぞれの回路のソースフォロアとして動作する増幅MOSトランジスタ画素アンプである。162、163は図14の画素アンプ1M4にあたり、166、167は図14の画素アンプ2M7にあたり、172、173は図14の画素アンプSM10もしくは画素アンプNM13にあたる。164、165はそれぞれの回路のクランプ容量であり、図14のクランプ容量Cclにあたる。168、169は、それぞれの回路の光信号もしくは基準電圧信号蓄積用のサンプルホールド回路を構成する、サンプルMOSトランジスタサンプルスイッチである。168、169は図14のサンプルホールドスイッチSM8もしくはサンプルホールドスイッチNM11にあたる。170、171は光信号用もしくは基準電圧信号用ホールド容量であり、図14の光信号用ホールド容量CSもしくは基準電圧信号用ホールド容量CNにあたる。150および151は画素加算回路を構成する加算用MOSトランジスタ加算スイッチである。図15bは矩形半導体基板の1画素分の画素回路を□で表した画素加算回路を示す。図15aの点線で囲まれた部分と図15bの点線で囲まれた部分は同じ回路部を示している。図15bに示すように、隣り合う画素ごとの光信号もしくは基準電圧信号用ホールド容量を接続し、画素加算を行う。これにより画素情報を捨てることなく走査する画素を減らし、より高速なフレームレートでの信号の読み出しを可能としている。図15bでは、信号ADD0をハイレベル、信号ADD1をローレベルにすると、2×2の画素加算を行う。信号ADD0をハイレベル、信号ADD1をハイレベルにすると4×4の画素加算を行う。高線量取得モード用回路400および画素加算回路では、その回路を機能させない時に不定電圧部位を発生させる。図14で感度切り換えスイッチM1がオフのときは、容量C1が不定電圧であり、図15で加算スイッチ150、151がオフのときは、加算スイッチ150、151間が不定電圧となる。図13に示すタイムチャートは、例として、4×4の画素加算を行う高線量取得モードを示している。画像処理装置101と撮影制御部109の間でコマンド制御用インターフェース110によりコマンド通信が行われ、撮影開始設定がなされると、t300から、リセット駆動R1、サンプリング駆動S1、内部走査ISを順に行う。リセット駆動R1、サンプリング駆動S1を行う際は、信号WIDEをオンし、容量C1をリセット電圧VRESで固定している。また、放射線を曝射していないので、光信号用ホールド容量CSと基準電圧信号用ホールド容量CNには基準電圧であるクランプ電圧VCLが保持される。t301からの内部走査IS時にはADD0およびADD1がオンされ、加算スイッチ150、151間は基準電圧で固定される。内部走査ISでは読み出し回路内の不定電圧をグランドレベルに固定しており、矩形半導体基板の読み出し系の内部走査を行っている。すなわち内部走査ISでは図8に示す駆動行う。この駆動によりt302の時点で垂直走査回路の行信号V1からVmによりどの画素も選択されない状態にする。内部走査ISを行っている時間でADD0およびADD1をオンすることで、加算スイッチ150、151間の基準電圧への固定化とどの画素も選択されない状態への移行の2つの処理の並列処理ができ、時間を短縮できる。内部走査ISでは、最短の時間で垂直走査回路を走査するために、図8の駆動を採用している。しかしながら最終的に垂直走査回路の行信号V1からVmによりどの画素も選択されない状態になれば、図16に示すように、読み出し回路が実質垂直方向1回、水平方向に少なくとも1回の走査を行うような駆動でもよい。図16ではt350からt351の間に垂直方向にm行走査し、ここで撮影制御部109は、垂直走査回路のシフトレジスタへのクロック供給を途中で止める制御をしている。t352からt353の間に水平方向にn列走査している。さらにt354でm1回目のCLKVを立ち上げ、どの画素も選択されない状態にしている。t300からt302までの一連の駆動により、不定電圧により発生するノイズ成分を除去している。図13ではこの駆動を、さらにt303からとt304からの計3回行っている。t305にて外部同期信号を受信し撮影を開始する。このとき、毎回の内部走査ISでどの画素も選択されない状態にしているため、その後の読み出し駆動で列信号線上のノイズが画像に現れることはない。なお、CMOS型矩形半導体基板内の不定電圧により発生するノイズ成分を除去する駆動は、撮影開始設定後でもモード設定後でも各種パラメータの設定後でもよい。また、t300からt302までの一連の駆動は3回行っているが、1回以上であれば何回行ってもよい。本実施例では、内部走査ISにおいて、シフトレジスタをセンサの行数よりも多くシフトさせることにより、基準電圧の固定化に加えて画素と列信号線との接続を解除し、ノイズを有効に低減することができる。また、上述の内部走査ISにおいて、垂直方向への走査の途中の任意のタイミングで水平方向の走査をおこなうことができるため、任意の行の画素の電圧をアナログ線に印加することができ、センサ全体の電位をより安定させることができる。特に、特定の行の画素においてその他の行の画素とは異なる特性を有するような場合には、かかる異なる特性の影響を避け、センサに重畳するノイズを有効に除去することができる。図17は、本発明による第四の実施形態の固定フレームレートでX線ウィンドウ制限のある動画撮影時の駆動制御の一例を示すタイミングチャートである。図13と異なる点は、読み出し駆動RD21の前に、t306にて、内部走査ISが挿入されていることである。この場合でも、THI2-THI1≧TMAXが成り立つように、t306にて内部走査ISを開始すればよい。本実施例においても、内部走査ISにおいて、シフトレジスタをセンサの行数よりも多くシフトさせることにより、基準電圧の固定化に加えて画素と列信号線との接続を解除し、ノイズを有効に低減することができる。また、蓄積と読み出しを繰り返す間に重畳するノイズを撮影中に効率的に低減することができる。その他の実施例上述の実施例において、放射線撮影システムの1つの装置内で行われている処理を複数の装置で分散させてして実現してもよい。また1つの機能ブロックとしてまとめられている処理を複数の回路または機能ブロックで分散させて実現してもよい。また、本発明の適用範囲は上述の記載の実施形態に限られない。"