表示パネルと、マスタークロック信号、デジタルデータ及び駆動指示信号を提供するタイミングコントローラと、それぞれ前記マスタークロック信号を受信し、前記デジタルデータを受信及び保存し、保存された前記デジタルデータによる駆動信号を生成し、対応する駆動信号を前記表示パネルに提供する複数のデータドライバを備えるデータライン駆動部と、を備え、前記複数のデータドライバは、複数のセッティング信号のうち、対応するセッティング信号に応答して順次に活性化して前記デジタルデータを受信及び保存し、前記各データドライバは、前記マスタークロック信号に同期して前記デジタルデータを受信し、受信された前記デジタルデータを保存するデータ処理部と、保存された前記デジタルデータ及び前記駆動指示信号に応答して前記駆動信号を生成し、前記駆動信号を前記表示パネルに提供する駆動信号出力部と、を備えることを特徴とするディスプレイ装置。前記セッティング信号は、論理ハイを表す第1電圧、論理ローを表す第2電圧及びハイインピダンス状態を表す電圧のうち、少なくとも一つにより定義されることを特徴とする請求項1に記載のデータドライバ。前記データ処理部は、前記マスタークロック信号を受信して内部クロック信号を生成し、前記マスタークロック信号に同期して前記デジタルデータを受信する受信部と、イネーブルパルスに応答して受信される前記デジタルデータを順次に保存し、前記駆動指示信号に応答して保存されたデータを前記駆動信号生成部に提供するデータ保存部と、前記複数のセッティング信号のうち、対応するセッティング信号に応答して前記イネーブルパルスを生成する制御部と、を備えることを特徴とする請求項2に記載のディスプレイ装置。前記データ保存部は、前記内部クロック信号に同期して前記イネーブルパルスを順次にシフティングして出力するシフトレジスタと、前記イネーブルパルスに応答して前記デジタルデータを順次に保存する第1ラッチ部と、前記駆動指示信号に応答して前記第1ラッチ部に保存されたデータを保存し、前記駆動信号生成部に出力する第2ラッチ部と、を備えることを特徴とする請求項3に記載のディスプレイ装置。前記制御部は、前記内部クロック信号をカウンティングし、カウンティング値を提供するカウンタと、前記カウンティング値が臨界値と同一な時に前記イネーブルパルスを生成するパルス生成部を備え、前記臨界値は、複数のセッティング信号のうち、対応するセッティング信号により決定されることを特徴とする請求項4に記載のディスプレイ装置。表示パネルを駆動するためのデータドライバにおいて、マスタークロック信号に同期してデジタルデータを受信し、受信された前記デジタルデータを保存するデータ処理部と、保存された前記デジタルデータ及び駆動指示信号に応答して駆動信号を生成し、前記表示パネルに提供する駆動信号出力部と、を備え、前記データ処理部は、印加されたセッティング信号により決定される時点で活性化されることを特徴とするデータドライバ。前記セッティング信号は、論理ハイを表す第1電圧、論理ローを表す第2電圧及びハイインピダンス状態を表す電圧のうち、少なくとも一つにより定義されることを特徴とする請求項6に記載のデータドライバ。前記データ処理部は、前記マスタークロック信号を受信して内部クロック信号を生成し、前記マスタークロック信号に同期して前記デジタルデータを受信する受信部と、イネーブルパルスに応答して受信される前記デジタルデータを順次に保存し、前記駆動指示信号に応答して保存されたデータを前記駆動信号生成部に出力するデータ保存部と、前記セッティング信号に応答して前記イネーブルパルスを生成する制御部と、を備えることを特徴とする請求項7に記載のデータドライバ。前記データ保存部は、前記内部クロック信号に同期して前記イネーブルパルスを順次にシフティングして出力するシフトレジスタと、前記イネーブルパルスに応答して前記デジタルデータを順次に保存する第1ラッチ部と、前記駆動指示信号に応答して前記第1ラッチ部に保存されたデータを保存し、前記駆動信号生成部に出力する第2ラッチ部と、を備えることを特徴とする請求項8に記載のデータドライバ。前記制御部は、前記内部クロック信号をカウンティングし、カウンティング値を提供するカウンタと、前記カウンティング値が臨界値と同一な時に前記イネーブルパルスを生成するパルス生成部と、を備え、前記臨界値は、複数のセッティング信号のうち、対応するセッティング信号により決定されることを特徴とする請求項9に記載のデータドライバ。本発明が解決しようとする技術的課題は、外部から別途の活性化信号が印加されなくても、既定の時点になれば自動的に活性化してデータを受信することができるデータドライバを提供することである。本発明が解決しようとする他の技術的課題は、外部から別途の活性化信号が印加されなくても、既定の時点になれば自動的に活性化してデータを受信することができるデータドライバを備えるディスプレイ装置を提供することである。前記技術的課題を達成するための本発明の一実施形態によるデータドライバは、表示パネルを駆動するためのものであって、マスタークロック信号に同期してデジタルデータを受信し、受信された前記デジタルデータを保存するデータ処理部及び保存された前記デジタルデータ及び駆動指示信号に応答して駆動信号を生成し、前記表示パネルに提供する駆動信号出力部を備える。前記データ処理部は、印加されたセッティング信号により決定される時点で活性化されることを特徴とする。前記他の技術的課題を達成するための本発明の一実施形態によるディスプレイ装置は、表示パネル、マスタークロック信号、デジタルデータ及び駆動指示信号を提供するタイミングコントローラ;及びデータライン駆動部を備える。前記データライン駆動部は、複数のデータドライバを備える。前記複数のデータドライバそれぞれは前記マスタークロック信号を受信し、前記デジタルデータを受信及び保存し、保存された前記デジタルデータによる駆動信号を生成し、対応する駆動信号を前記表示パネルに提供する複数のデータドライバを備える。前記複数のデータドライバは、複数のセッティング信号のうち、対応するセッティング信号に応答して順次に活性化して前記デジタルデータを受信及び保存する。前記各データドライバは、前記マスタークロック信号に同期して前記デジタルデータを受信し、受信された前記デジタルデータを保存するデータ処理部と、保存された前記デジタルデータ及び前記駆動指示信号に応答して前記駆動信号を生成し、前記駆動信号を前記表示パネルに提供する駆動信号出力部と、を備えることを特徴とする。前記他の技術的課題を達成するための本発明の他の一実施形態によるディスプレイ装置は、表示パネル、マスタークロック信号とデジタルデータとを提供するタイミングコントローラ及び複数のデータドライバを備えるデータライン駆動部を備える。前記複数のデータドライバそれぞれは、前記マスタークロック信号と前記デジタルデータとを受信及び保存し、保存された前記デジタルデータに対応する駆動信号を生成して前記表示パネルに提供する。前記複数のデータドライバは、複数のセッティング信号のうち、対応するセッティング信号に応答して順次に活性化して前記デジタルデータを受信して保存することを特徴とする。本発明によるデータドライバは、外部から印加される別途の活性化信号、すなわち、スタートパルスなしでも正常にデータを受信することができて、前記スタートパルスのタイミング問題やノイズによる誤動作が防止される。本発明によるディスプレイ装置は、外部から印加される別途の活性化信号、すなわち、スタートパルスなしでも正常にデータを受信することができるデータドライバを備えて、前記スタートパルスのタイミング問題やノイズによる誤動作が防止されて高画質の映像を安定して提供する。本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照せねばならない。以下、添付した図面を参照して本発明の実施形態を説明することで、本発明を詳細に説明する。先ず、本発明が適用されるディスプレイ装置について説明する。図1は、表示パネルを備えるディスプレイ装置のブロック図であり、図2は、図1に図示されたデータライン駆動部120が3個のデータドライバを備える場合のブロック図である。図1及び図2を参照すれば、表示パネルを備えるディスプレイ装置100は、タイミングコントローラ110、データライン駆動部120及び表示パネル130を備える。タイミングコントローラ110は、クロック信号MCLKとデジタルデータDATAとをデータライン駆動部120に出力する。データライン駆動部120は、表示パネル130のデータラインに駆動信号を印加する複数のデータドライバ122_1ないし122_nを備える。各データドライバ122_1ないし122_nは、対応するスタートパルスDIO1ないしDIOnに応答して順次に一つずつ活性化して、タイミングコントローラからのデジタルデータDATAを受信し、適切なタイミングに次のデータドライバを活性化させるためのスタートパルスDIO1ないしDIOnを生成して出力する。具体的に第1データドライバ122_1は、タイミングコントローラ110から入力されるスタートパルスDIO1に応答して活性化し、第2データドライバ122_2ないし第nデータドライバ122_nは、それぞれ以前データドライバ122_1ないし122_n-1からのスタートパルスDIO2ないしDIOnに応答して活性化される。前述したように、図1に図示されたディスプレイ装置100は、外部から印加されるスタートパルスDIO1ないしDIOnに応答して活性化されるデータドライバ122_1ないし122_nを備える。したがって、前記スタートパルスDIO1ないしDIOnのための別途の配線を備えねばならないので、PCB面積が大きくなってコストアップになる。また、データドライバ122_1ないし122_nが、対応する前記スタートパルスDIO1ないしDIOnの受信時点で活性化されるので、前記スタートパルスDIO1ないしDIOnの歪曲や遅延によって誤動作しうる。図3は、本発明の一実施形態によるディスプレイ装置のブロック図である。図3を参照すれば、本発明の一実施形態によるディスプレイ装置300は、タイミングコントローラ310、データライン駆動部320、スキャンライン駆動部340及び表示パネル330を備える。表示パネル330は、複数のスキャンラインSL1ないしSLmと複数のデータラインDL11ないしDLnnとを備え、前記各スキャンラインSL1ないしSLm及び前記各データラインDL11ないしDLnnの交差点に単位画素図示せずを備える。タイミングコントローラ310は、スキャンライン駆動部340及びデータライン駆動部320の動作を制御し、マスタークロック信号MLCK、デジタルデータDATA及び駆動指示信号TP1をデータライン駆動部120に伝送する。スキャンライン駆動部340は、タイミングコントローラ310から制御信号CONを受信して、表示パネル330のスキャンラインSL1ないしSLmを順次に活性化させる。スキャンライン駆動部340は、スキャンパルスまたはゲートオンパルスを表示パネル330のスキャンラインSL1ないしSLmに順次に印加する。スキャンパルスまたはゲートオンパルスが印加されたスキャンラインの画素図示せずは、対応するデータラインDL11ないしDLnnを通じて印加される駆動信号を受信する。前記制御信号CONは、クロック信号CPV、スキャンライン駆動部340の活性化を指示する垂直開始信号STV及び各スキャンラインの活性化幅を制御する出力イネーブル信号OEなどを含むことができる。データライン駆動部320は、表示パネル330のデータラインDL11ないしDLnnに駆動信号を印加するためのn個nは2以上の自然数のデータドライバ322_1ないし322_nを備える。前記データドライバ322_1ないし322_nは、タイミングコントローラ310からマスタークロック信号MCLK、デジタルデータDATA及び駆動指示信号TP1を受信し、駆動信号を生成して表示パネル330のデータラインDL11ないしDLnnに印加する。表示パネル330を駆動するために前記データドライバ322_1ないし322_nは、一つずつ順次に活性化して前記タイミングコントローラ310から出力されるデジタルデータDATAを受信し、これを保存する。前記デジタルデータDATAの受信が完了すれば、前記駆動指示信号TP1に応答して保存されたデジタルデータDATAに相応する駆動信号を生成し、これを表示パネル330の対応するデータラインDL11ないしDLnnに印加する。具体的に、前記データドライバ322_1ないし322_nは、いずれも前記タイミングコントローラ310から出力されるマスタークロック信号MCLKを受信する。一方、デジタルデータDATAの受信と関連しては、前記データドライバ322_1ないし322_nはそれぞれ定められた時点になれば活性化して、前記タイミングコントローラ310から出力されるデジタルデータDATAを受信する。前記データドライバ322_1ないし322_nは、図1及び図2に図示されたディスプレイ装置100が備えるデータドライバ122_1ないし122_nとは異なって、外部から印加されるスタートパルスに応答して活性化しない。前記データドライバ322_1ないし322_nそれぞれはセッティング信号SET_1ないしSET_nを受信する。前記セッティング信号SET_1ないしSET_nは、対応するデータドライバ322_1ないし322_nの活性化時点を決定する。したがって、前記セッティング信号SET_1ないしSET_nは、対応するデータドライバ322_1ないし322_nが順次に一つずつ活性化されるように異ならせて設定される。前記データドライバ322_1ないし322_nは、対応する前記セッティング信号SET_1ないしSET_nによって定められた時点になれば、自動的に活性化して前記タイミングコントローラ310から出力されるデジタルデータDATAを受信する。一つのデータドライバ322_1ないし322_nに印加される前記セッティング信号SET_1ないしSET_nは、一つ1ビットまたは複数2ビット以上でありうる。各データドライバ322_1ないし322_nごとに活性化時点を定めるために必要な前記セッティング信号SET_1ないしSET_nの最小数またはビット数は、前記タイミングコントローラ310とマルチドロップ方式で連結された前記データドライバ322_1ないし322_nの数を考慮して定められる。例えば、前記タイミングコントローラ310とマルチドロップ方式で連結されたデータドライバの数が4以上ならば、これらを区別するためには、一つのデータドライバに印加せねばならないセッティング信号は、少なくとも2個の入力値2ビットで構成されねばならない。図4は、図3のデータライン駆動部320が3個のデータドライバを備え、各データドライバに1ビットのセッティング信号が印加されることを示すブロック図である。図3及び図4を参照すれば、本発明の一実施形態によるディスプレイ装置300は、表示パネル330を駆動するために3個のデータドライバ410ないし430を備える。前記3個のデータドライバ410ないし430それぞれは、タイミングコントローラ310からマスタークロック信号MCLK、デジタルデータDATA及び駆動指示信号TP1を受信する。また、前記3個のデータドライバ410ないし430それぞれは、セッティング信号を入力されるための一つのセッティング端子SETを備える。各データドライバに前記セッティング端子SETを通じて入力される信号は、ディスプレイ装置300が製造される時に予め定められる。前記セッティング端子SETは、電源電圧VDD1または接地電圧VSSに連結されるか、またはフローティング状態にセッティングされうる。結局、前記各データドライバ410ないし430に印加されるセッティング信号は論理ハイまたは論理ローに固定されるか、またはハイインピダンスHi-Zに固定される。したがって、各データドライバに一つのセッティング信号を印加するだけでも、前記3個のデータドライバ410ないし430は互いに区別されうる。具体的に、タイミングコントローラ310がデジタルデータDATAを出力すれば、セッティング端子SETが電源電圧VDD1に連結された第1データドライバ410が最初に活性化して、前記デジタルデータDATAを受信してこれを保存する。前記第1データドライバ410がデータ受信を完了した後には、セッティング端子SETが接地電圧VSSに連結された第2データドライバ420が活性化して、前記デジタルデータDATAを受信してこれを保存する。最後に、前記第2データドライバ420がデータ受信を完了した後には、セッティング端子SETがフローティング状態である第3データドライバ430が活性化して、前記デジタルデータDATAを受信してこれを保存する。これにより、3個のデータドライバ410ないし430は順次に一つずつ活性化して、タイミングコントローラ310が出力するデジタルデータDATAを受信する。前記3個のデータドライバ410ないし430がデータ受信を完了すれば、タイミングコントローラ310から出力される駆動指示信号TP1に応答して、前記3個のデータドライバ410ないし430は保存されたデータに相応する駆動信号を生成し、生成された駆動信号を表示パネル330のデータラインDL11ないしDL3nに出力する。説明の便宜上、図4には第1データドライバ410及び第2データドライバ420のセッティング端子SETがそれぞれ電源電圧VDD1及び接地電圧VSSに連結され、第3データドライバ430のセッティング端子SETがフローティングされると図示されているが、前記各データドライバのセッティング端子SETに印加される信号がこれに限定されるものではない。図5は、図3のデータライン駆動部320が5個のデータドライバを備え、各データドライバに2ビットのセッティング信号が印加されることを示すブロック図である。図3及び図5を参照すれば、本発明の一実施形態によるディスプレイ装置300は、表示パネル340を駆動するために5個のデータドライバ510ないし550を備える。前記5個のデータドライバ510ないし550それぞれは、タイミングコントローラ310からマスタークロック信号MCLK、デジタルデータDATA及び駆動指示信号TP1を受信する。また、前記5個のデータドライバ510ないし550それぞれは、セッティング信号を入力されるための2個のセッティング端子SET1、SET2を備える。各データドライバに前記2つのセッティング端子SET1、SET2を通じて入力される信号は、ディスプレイ装置300が製造される時にあらかじめ定められる。前記セッティング端子SET1、SET2は、電源電圧VDD1または接地電圧VSSに連結されるか、またはフローティング状態にセッティングされうる。結局、前記各データドライバに印加されるセッティング信号は、論理ハイまたは論理ローに固定されるか、またはハイインピダンスHi-Zに固定される。したがって、各データドライバに2個のセッティング信号を印加するだけでも、前記5個のデータドライバ510ないし550は互いに区別できる。具体的に、第1セッティング端子SET1及び第2セッティング端子SET2がそれぞれ電源電圧VDD1及び接地電圧VSSに連結された第1データドライバ510が最初に活性化して、タイミングコントローラ310から出力されるデジタルデータDATAを受信し、これを保存する。前記第1データドライバ510がデータ受信を完了した後には、第1セッティング端子SET1及び第2セッティング端子SET2がいずれも接地電圧VSSに連結された第2データドライバ520が活性化して、タイミングコントローラ310から出力されるデジタルデータDATAを受信し、これを保存する。前記第2データドライバ520がデータ受信を完了した後には、第1セッティング端子SET1及び第2セッティング端子SET2がそれぞれ接地電圧VSS及び電源電圧VDD1に連結された第3データドライバ530が活性化して、タイミングコントローラ310から出力されるデジタルデータDATAを受信し、これを保存する。前記第3データドライバ530がデータ受信を完了した後には、第1セッティング端子SET1及び第2セッティング端子SET2がいずれも電源電圧VDD1に連結された第4データドライバ540が活性化して、タイミングコントローラ310から出力されるデジタルデータDATAを受信し、これを保存する。最後に前記第4データドライバ540がデータ保存を完了した後には、第1セッティング端子SET1が電源電圧VDD1に連結され、第2セッティング端子SET2がフローティング状態である第5データドライバ550が活性化して、タイミングコントローラ310から出力されるデジタルデータDATAを受信し、これを保存する。これにより5個のデータドライバ510ないし550は順次に一つずつ活性化して、タイミングコントローラ310から出力されるデジタルデータDATAを受信して保存する。5個のデータドライバ510ないし550がデータ受信を完了すれば、タイミングコントローラ310から出力される駆動指示信号TP1に応答して、前記5個のデータドライバ510ないし550は保存されたデータに相応する駆動信号を生成し、生成された駆動信号を表示パネル340のデータラインDL11ないしDL5nに出力する。説明の便宜上、図5には、第1データドライバ510ないし第5データドライバ550それぞれに印加される第1及び第2セッティング信号SET1、SET2の論理状態が図示されているが、前記第1及び第2セッティング信号SET1、SET2の組み合わせ及び順序がこれに限定されるものではない。図6A及び図6Bは、図3に図示されたデータライン駆動部320が備えるデータドライバと、各データドライバに印加されるセッティング信号との一例を示す。図6Aは、一つのセッティング信号SETで3個のデータドライバを区別する組み合わせ例を示し、図6Bは、2つのセッティング信号SET1、SET2で9個のデータドライバを区別する組み合わせ例を示す。セッティング信号一つが論理ハイ、論理ロー及びハイインピダンスの論理状態を持つことができる。したがって、1ビットのセッティング信号ではデータドライバ3個まで区別でき、2ビットのセッティング信号ではデータドライバ9個まで区別できる。以下、本発明の一実施形態によるディスプレイ装置は、説明の便宜のために、各画素データは8ビットであり、タイミングコントローラとデータドライバとの間には、mini-LVDS標準インターフェースによって6対の伝送ラインを通じてデータを送受信し、5個のデータドライバを備え、前記データドライバそれぞれは720個の出力チャンネルを備えることとする。しかし、本発明が各画素データのビット数、タイミングコントローラとデータドライバとのデータインターフェース方式、データドライバの数、及び各データドライバの出力チャンネル数により限定されるものではない。図7は、本発明の一実施形態によるディスプレイ装置において、タイミングコントローラとデータドライバとの間に適用できるMini-LVDSインターフェースを説明するためのブロック図である。図7を参照すれば、タイミングコントローラ710は、マスタークロック信号MCLKを、1対のクロックラインLVCLKP、LVCLKNを通じて差動的に伝送するクロック送信器と、8ビットデータを6対のデータラインLV0P、LV0N、LV1P、LV1N、LV2P、LV2N、LV3P、LV3N、LV4P、LV4N、LV5P、LV5Nを通じて差動的に伝送する6個のデータ送信器とを備える。前記各送信器は、CMOS/TTL信号をMini-LVDS信号に変換して伝送する。データドライバ720は、1対のクロックラインLVCLKP、LVCLKNを通じて差動的に伝えられる前記マスタークロック信号MCLKを復元するクロック受信器と、6対のデータラインLV0P、LV0N、LV1P、LV1N、LV2P、LV2N、LV3P、LV3N、LV4P、LV4N、LV5P、LV5Nを通じて伝えられるデジタルデータDATAを受信する6個のデータ受信器とを備える。各受信器は、前記Mini-LVDS信号をCMOS/TTL信号に変換する。図8及び図9は、図7に図示されたMini-LVDSインターフェースのプロトコルを示す。タイミングコントローラとデータドライバとの間のインターフェースのプロトコルは、データ区間と制御区間とで構成される。データ区間では、表示パネルの1水平ライン分のデータ以下、ラインデータが伝送され、制御区間では、データドライバを制御するための制御信号が伝送される。図8を参照すれば、制御区間でタイミングコントローラは、水平ラインデータを出力する直前にリセットパルスResetを伝送する。前記リセットパルスResetは、前記制御区間で6対のデータ伝送ラインのうち、第1ライン対LV0を通じてデータドライバに伝えられる。前記リセットパルスResetは、データドライバにラインデータの出力を知らせる信号であって、データドライバは、前記リセットパルスが受信されれば初期化され、それぞれ定められている活性化時点に到達したかどうかをモニタリングする準備をする。図9を参照すれば、制御区間でタイミングコントローラは、ラインデータの伝送が完了すれば、駆動指示信号TP1を伝送する。前記駆動指示信号TP1は、別途の駆動指示信号用伝送ラインを通じてデータドライバに伝えられる。駆動指示信号TP1は、データドライバにラインデータの伝送が完了したことを知らせる信号であって、データドライバは、タイミングコントローラから前記駆動指示信号TP1が受信されれば、保存されたデータに相応する駆動信号を生成して表示パネルに出力する。図10は、図7に図示されたMini-LVDSインターフェースによってデータドライバがデータを受信することを示す。図10を参照すれば、8ビット画素データを構成する8個のビットは、1対のデータラインLViP、LViNを通じて直列伝送される。また、6対のデータラインLV0P、LV0N、LV1P、LV1N、LV2P、LV2N、LV3P、LV3N、LV4P、LV4N、LV5P、LV5Nを通じて、6個の8ビット画素データ1R、1G、1B、2R、2G、2Bが並列に伝送される。データドライバは、マスタークロック信号MCLKの上昇エッジ及び下降エッジでそれぞれデータをサンプリングする。したがって、マスタークロック信号MCLKの1サイクル中に1対のデータラインLViP、LViNを通じて、8ビット画素データを構成する2個のビットが受信される。したがって、マスタークロック信号MCLKの4サイクル中に8ビット画素データを構成する8個のビットがいずれも受信される。データドライバは、画素データ8ビットがいずれも受信されてからこれを保存するので、データドライバがタイミングコントローラから伝送されるデータを保存するのに基準になるクロック信号である内部クロック信号HCLKは、マスタークロック信号を4分周したクロック信号になる。したがって、データドライバは、マスタークロック信号MCLKの4サイクル中、または内部クロック信号HCLKの1サイクル中に6個の8ビット画素データ1R、1G、1B、2R、2G、2Bを受信し、これを保存する。図11は、本発明の一実施形態によるディスプレイ装置が5個のデータドライバを備える場合に、タイミングコントローラから出力されるラインデータが各データドライバに分配されることを説明するための図面である。図11を参照すれば、タイミングコントローラから伝送されるn番目のラインデータ以下、nラインデータは、5個のデータドライバに順次に分配される。各データドライバは720個の出力チャンネルを備えるので、各データドライバが受信すべき画素データは720個である。マスタークロック信号MCLKを基準に、各データドライバは4サイクル中に6個の画素データを受信する。したがって、各データドライバがタイミングコントローラからのデータを受信完了するには、720/64=480サイクルがかかる。具体的に5個のデータドライバそれぞれはリセットパルスに応答して初期化され、前記マスタークロック信号MCLKをカウントする。第1データドライバは、リセットパルスが受信された以後480サイクル中にデータを受信し、これを保存する。第2データドライバは、前記リセットパルスが受信された以後480サイクルが経過すれば、480サイクル中にデータを受信し、これを保存する。第3データドライバは、前記リセットパルスが受信された以後960サイクルが経過すれば、480サイクル中にデータを受信し、これを保存する。第4データドライバは、前記リセットパルスが受信された以後1440サイクルが経過すれば、480サイクル中にデータを受信し、これを保存する。第5データドライバは、前記リセットパルスが受信された以後1920サイクルが経過すれば、480サイクル中にデータを受信し、これを保存する。このような方式で、本発明の一実施形態によるディスプレイ装置が備える5個のデータドライバは順次に活性化して、タイミングコントローラから出力されるラインデータを受信する。前記のように5個のデータドライバの活性化順序、すなわち、活性化時点は異ならせて定められる。前記5個のデータドライバはいずれも同じ構成を持つことが一般的である。したがって、各データドライバが何番目に活性化すべきかについての情報が必要である。このために各データドライバは、外部からセッティング信号SET1、SET2を受信する。各データドライバは、対応するセッティング信号SET1、SET2を受信して活性化時点に関する情報を得る。具体的に前記セッティング信号SET1、SET2により、前記基準時点以後に何番目のクロックで活性化すべきかが定められる。ディスプレイ装置が備えるデータドライバは、活性化順序毎に活性化時点が定められている。ただし、前記活性化時点は設計スペックによって変わる。前記ディスプレイ装置の設計スペックには、各画素データのビット数、タイミングコントローラとデータドライバ間のデータインターフェース方式、データドライバの数、及び各データドライバの出力チャンネル数などが含まれうる。例えば、本発明の一実施形態によるディスプレイ装置の設計スペックは、説明の便宜のために画素データは8ビットであり、タイミングコントローラとデータドライバとの間には、mini-LVDS標準インターフェースによって6対の伝送ラインを通じてデータを送受信し、5個のデータドライバを備え、前記データドライバそれぞれは720個の出力チャンネルを備えると前提した。したがって、最初に活性化されるデータドライバは、基準時点以後から活性化し、2番目に活性化されるデータドライバは、基準時点以後480サイクルが経過すれば活性化し、3番目に活性化されるデータドライバは、基準時点以後960サイクルが経過すれば活性化し、4番目に活性化されるデータドライバは、基準時点以後1440サイクルが経過すれば活性化し、最後に活性化されるデータドライバは、基準時点以後1920サイクルが経過すれば活性化されることを既に説明した。結局、各データドライバに印加される前記セッティング信号SET1、SET2は、活性化順序をセッティングすることになる。言い換えれば、前記セッティング信号SET1、SET2により、設計スペックによって定められている複数の値のうちいずれか一つがデータドライバの活性化時点に選択されることである。各データドライバは、対応する前記セッティング信号SET1、SET2により定められた活性化時点に到達したかを判断するために、基準時点以後マスタークロック信号MCLKまたは内部クロック信号HCLKをカウントする。カウント結果が前記セッティング信号SET1、SET2により定められた臨界値に到達すれば、活性化してタイミングコントローラからデータを受信し、これを保存する。前記基準時点は、リセットパルスの受信時点でありうる。この場合、前記リセットパルスにより5個のデータドライバのクロックカウンティング動作は同期化され、カウント結果は初期化される。一方、5個のデータドライバは、活性化時点に到達したかどうかを確認するためにマスタークロック信号MCLKの代わりに内部クロック信号HCLKをカウントすることもできる。図12は、本発明の一実施形態によるデータドライバ1200の構成を示すブロック図である。図12を参照すれば、本発明の一実施形態によるデータドライバ1200は、データ処理部1210及び駆動信号出力部1220を備える。データ処理部1210は、外部からマスタークロック信号MCLK、データDATA、駆動至信信号TP1及びセッティング信号SET1、SET2を受信し、駆動信号出力部1220にn個の出力チャンネルのためのn個の8ビット画素データを伝達する。具体的に、データ処理部1210は、セッティング信号SET1、SET2により定められた時点になれば活性化される。活性化したデータ処理部1210は、マスタークロック信号MCLKに同期してデータDATAを受信及び保存する。必要とするデータDATAの受信が完了すれば、非活性化されてこれ以上外部データを保存しない。ここでデータ処理部1210が活性化されるというのは、外部データの受信及び保存動作が活性化されるということを意味する。したがって、データ処理部1210が既に保存されたデータを外部に出力する動作は、前記データ処理部1210の活性化及び非活性化如何に制限されない。前記データ処理部1210は、外部から印加される駆動指示信号TP1に応答して既に保存されたデータを駆動信号出力部1220に伝達する。駆動信号出力部1220は、レベル変換部1222、デジタル-アナログ変換部1224及び出力バッファ部1226を備える。レベル変換部1222は、前記データ処理部1210から出力されるデジタルデータの電圧レベルを、表示パネル図示せず駆動に適したレベルに変換する。デジタル-アナログ変換部1224は、前記レベル変換部1222から出力されるレベル変換されたデジタルデータをアナログ信号に変換する。出力バッファ部1226は、デジタル-アナログ変換部1224から出力されたアナログ信号をバッファリングして、表示パネル図示せずのデータラインDL1ないしDLnに出力する。図13は、図12に図示されたデータ処理部1210の構成を示すブロック図である。図13を参照すれば、データ処理部1210は、受信部1212、制御部1214及びデータ保存部1216を備える。受信部1212は、タイミングコントローラ図示せずからマスタークロック信号MCLK、データDATA及び駆動至信信号TP1を受信し、内部クロック信号HCLK、リセット信号RST、データDATA及び駆動指示信号TP1を出力する。具体的に受信部1212は、1対のクロック伝送ラインを通じてタイミングコントローラ図示せずから出力されるmini-LVDS信号レベルのマスタークロック信号MCLKをCMOS/TTL信号レベルに復元し、前記マスタークロック信号MCLKを4分周して内部クロック信号HCLKを生成する。また、6対pairsのデータ伝送ラインを通じて、タイミングコントローラ図示せずから出力されるmini-LVDS信号レベルのデータDATAをCMOS/TTL信号レベルに復元し、前記マスタークロック信号MCLKに同期してデータをサンプリングした後、6個の8ビット画素データで再構成する。制御部1214は、前記受信部1212から前記内部クロック信号HCLKを受信してカウントしつつ、外部から印加されるセッティング信号SET1、SET2により定められた時点になれば、イネーブルパルスENを生成して出力する。具体的に制御部1214はリセットパルスにより初期化されてから、前記内部クロック信号HCLKをカウントする。前記セッティング信号SET1、SET2の論理組み合わせにより臨界値が定められる。制御部1214は、前記内部クロック信号HCLKが前記臨界値までカウントされれば、データ保存部1216を活性化させるためのイネーブルパルスENを生成して出力する。データ保存部1216は、シフトレジスタ部1216_2、第1ラッチ部1216_4及び第2ラッチ部1216_6を備える。シフトレジスタ部1216_2は、前記制御部1214から出力されるイネーブルパルスENに応答して第1ラッチ部1216_4を制御する。シフトレジスタ部1216_2は、入力されたイネーブルパルスENを内部クロック信号HCLKに同期して、順次にシフトさせて出力する。第1ラッチ部1216_4は、前記シフトレジスタ部1216_2からシフトされて出力されるイネーブルパルスENに応答して、前記受信部1212から出力されるデータDATAを保存する。第1ラッチ部1216_4へのデータ保存が完了すれば、駆動指示信号TP1に応答して第2ラッチ部1216_6に一度に保存される。図14は、図13に図示された制御部1214の構成を示すブロック図である。図14を参照すれば、制御部1214は、Nビットカウンタ1214_2及びイネーブルパルス生成部1214_4を備える。Nビットカウンタ1214_2は、リセットパルスRSTに応答して初期化された後内部クロック信号HCLKをカウントする。イネーブルパルス生成部1214_4は、セッティング信号SET1、SET2を受信し、Nビットカウンタ1214_2の出力と前記セッティング信号SET1、SET2により定められた臨界値とが同一ならば、イネーブルパルスENを生成して出力する。イネーブルパルス生成部1214_4は、入力されるセッティング信号SET1、SET2と前記Nビットカウンタ1214_2の出力とを論理組み合わせすることで、イネーブルパルスENを生成して出力できる。以上のように図面と明細書で最適の実施形態が開示された。ここで特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者ならば、これより多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想により定められねばならない。