バースト信号から入力データ信号を再生するバーストCDR回路であって、システムクロックから、前記バースト信号の1ビット幅に対して1/NNは2以上の整数位相ずつずれたN位相クロックを生成するN位相クロック生成回路と、前記N位相クロックをサンプリングクロックとして、前記バースト信号に対するサンプリングを実行し、サンプリングデータを出力するN位相クロックサンプリング回路と、隣接位相に係る前記サンプリングデータに対するEXOR演算結果に基づいて、前記バースト信号のデータエッジ位相を検出し、このデータエッジ位相から最も離れた位相を簡易中心位相として抽出する簡易位相選択回路と、前記簡易中心位相に係る中心位相データを並列展開する第1DEMUX回路と、並列展開された前記中心位相データをnnは2以上の整数回積算し、最も頻度の高い中心位相データを中心位相番号として抽出するとともに、前記中心位相番号が偶数番号か奇数番号かを示す偶奇番号データを出力する中心位相積算抽出回路と、前記偶奇番号データに基づいて、隣接位相に係る前記サンプリングデータから、前記偶奇番号データに対応したサンプリングデータを出力するセレクタ回路と、前記セレクタ回路からのサンプリングデータを並列展開する第2DEMUX回路と、並列展開された前記サンプリングデータをmmはm>nを満たす整数回積算し、最も頻度の高いデータエッジ位相を検出し、このデータエッジ位相から最も離れた位相でサンプリングされたサンプリングデータを再生データとして出力する最適位相データ高精度抽出回路と、を備えたことを特徴とするバーストCDR回路。バースト信号から入力データ信号を再生するバーストCDR回路であって、システムクロックから、前記バースト信号速度のMMは2以上の整数倍の速度を持ち、前記バースト信号の1ビット幅に対して1/NNは2以上の整数位相ずつずれたM倍N位相クロックを生成するM倍N位相クロック生成回路と、前記M倍N位相クロックをサンプリングクロックとして、前記バースト信号に対するサンプリングを実行し、サンプリングデータを出力するM倍N位相クロックサンプリング回路と、前記M倍N位相クロックサンプリング回路に同期したクロックを基準として、前記バースト信号の1ビット時間の1/M時間ごとに切り替え信号を発生する1/Mタイマ回路と、隣接位相に係る前記サンプリングデータから、前記切り替え信号に応じてサンプリングデータを出力するセレクタ回路と、前記セレクタ回路からのサンプリングデータを並列展開する第3DEMUX回路と、並列展開された前記サンプリングデータをmmは2以上の整数回積算し、最も頻度の高いデータエッジ位相を検出し、このデータエッジ位相から最も離れた位相でサンプリングされたサンプリングデータを再生データとして出力する最適位相データ高精度抽出回路と、を備えたことを特徴とするバーストCDR回路。バーストCDR回路において、バースト信号から入力データ信号を再生する方法であって、システムクロックから、前記バースト信号の1ビット幅に対して1/NNは2以上の整数位相ずつずれたN位相クロックを生成するN位相クロック生成ステップと、前記N位相クロックをサンプリングクロックとして、前記バースト信号に対するサンプリングを実行し、サンプリングデータを出力するN位相クロックサンプリングステップと、隣接位相に係る前記サンプリングデータに対するEXOR演算結果に基づいて、前記バースト信号のデータエッジ位相を検出し、このデータエッジ位相から最も離れた位相を簡易中心位相として抽出する簡易位相選択ステップと、前記簡易中心位相に係る中心位相データを並列展開する第1DEMUXステップと、並列展開された前記中心位相データをnnは2以上の整数回積算し、最も頻度の高い中心位相データを中心位相番号として抽出するとともに、前記中心位相番号が偶数番号か奇数番号かを示す偶奇番号データを出力する中心位相積算抽出ステップと、前記偶奇番号データに基づいて、隣接位相に係る前記サンプリングデータから、前記偶奇番号データに対応したサンプリングデータを出力するセレクタステップと、前記セレクタステップにおけるサンプリングデータを並列展開する第2DEMUXステップと、並列展開された前記サンプリングデータをmmはm>nを満たす整数回積算し、最も頻度の高いデータエッジ位相を検出し、このデータエッジ位相から最も離れた位相でサンプリングされたサンプリングデータを再生データとして出力する最適位相データ高精度抽出ステップと、を備えたことを特徴とするバースト信号から入力データ信号を再生する方法。バーストCDR回路において、バースト信号から入力データ信号を再生する方法であって、システムクロックから、前記バースト信号速度のMMは2以上の整数倍の速度を持ち、前記バースト信号の1ビット幅に対して1/NNは2以上の整数位相ずつずれたM倍N位相クロックを生成するM倍N位相クロック生成ステップと、前記M倍N位相クロックをサンプリングクロックとして、前記バースト信号に対するサンプリングを実行し、サンプリングデータを出力するM倍N位相クロックサンプリングステップと、前記M倍N位相クロックサンプリングステップに同期したクロックを基準として、前記バースト信号の1ビット時間の1/M時間ごとに切り替え信号を発生する1/Mタイマステップと、隣接位相に係る前記サンプリングデータから、前記切り替え信号に応じてサンプリングデータを出力するセレクタステップと、前記セレクタステップにおけるサンプリングデータを並列展開する第3DEMUXステップと、並列展開された前記サンプリングデータをmmは2以上の整数回積算し、最も頻度の高いデータエッジ位相を検出し、このデータエッジ位相から最も離れた位相でサンプリングされたサンプリングデータを再生データとして出力する最適位相データ高精度抽出ステップと、を備えたことを特徴とするバースト信号から入力データ信号を再生する方法。しかしながら、従来技術には、以下のような課題がある。従来のバーストCDR回路は、上述した高速な応答速度を有するバーストCDR動作を実現するために、サンプリングする位相クロックとして、8位相程度の位相分解能を適用している。そのため、入力データが例えば1.25Gbpsのビットレートである場合には、サンプリングデータ量は、1.25Gbps×8位相=10.0Gbpsとなり、入力データ信号に対して、必要とされる回路処理能力が大きくなるという問題がある。また、サンプリングデータを積算することにより、最適な中心位相を選択する低速論理回路に入力するために、高速なサンプリングデータを低速な入力データに変換するDEMUX回路において、並列展開数が処理能力に応じて非常に多くなるので、結果的に、回路消費電力が大幅に増加するという問題もある。また、最適中心位相の選択精度を向上させるために、データエッジ位相を判定するためのビット間隔BitIntervaltoDecideOptimumPhaseを増やすと、回路処理能力×ビット間隔に比例して回路規模が大きくなるので、さらに消費電力が増加するという問題もある。この発明は、上記のような課題を解決するためになされたものであり、時間的に間欠し、互いに異なる位相情報を有するバースト信号から、入力データ信号に最適な位相クロックを有するクロック信号を抽出するとともに、入力データ信号をリタイミング再生することができ、かつ処理が高速で低消費電力なバーストCDR回路およびバースト信号から入力データ信号を再生する方法を得ることを目的とする。この発明に係るバーストCDR回路は、バースト信号から入力データ信号を再生するバーストCDR回路であって、システムクロックから、バースト信号の1ビット幅に対して1/NNは2以上の整数位相ずつずれたN位相クロックを生成するN位相クロック生成回路と、N位相クロックをサンプリングクロックとして、バースト信号に対するサンプリングを実行し、サンプリングデータを出力するN位相クロックサンプリング回路と、隣接位相に係るサンプリングデータに対するEXOR演算結果に基づいて、バースト信号のデータエッジ位相を検出し、このデータエッジ位相から最も離れた位相を簡易中心位相として抽出する簡易位相選択回路と、簡易中心位相に係る中心位相データを並列展開する第1DEMUX回路と、並列展開された中心位相データをnnは2以上の整数回積算し、最も頻度の高い中心位相データを中心位相番号として抽出するとともに、中心位相番号が偶数番号か奇数番号かを示す偶奇番号データを出力する中心位相積算抽出回路と、偶奇番号データに基づいて、隣接位相に係るサンプリングデータから、偶奇番号データに対応したサンプリングデータを出力するセレクタ回路と、セレクタ回路からのサンプリングデータを並列展開する第2DEMUX回路と、並列展開されたサンプリングデータをmmはm>nを満たす整数回積算し、最も頻度の高いデータエッジ位相を検出し、このデータエッジ位相から最も離れた位相でサンプリングされたサンプリングデータを再生データとして出力する最適位相データ高精度抽出回路とを備えたものである。また、この発明に係るバーストCDR回路は、バースト信号から入力データ信号を再生するバーストCDR回路であって、システムクロックから、バースト信号速度のMMは2以上の整数倍の速度を持ち、バースト信号の1ビット幅に対して1/NNは2以上の整数位相ずつずれたM倍N位相クロックを生成するM倍N位相クロック生成回路と、M倍N位相クロックをサンプリングクロックとして、バースト信号に対するサンプリングを実行し、サンプリングデータを出力するM倍N位相クロックサンプリング回路と、M倍N位相クロックサンプリング回路に同期したクロックを基準として、バースト信号の1ビット時間の1/M時間ごとに切り替え信号を発生する1/Mタイマ回路と、隣接位相に係るサンプリングデータから、切り替え信号に応じてサンプリングデータを出力するセレクタ回路と、セレクタ回路からのサンプリングデータを並列展開する第3DEMUX回路と、並列展開されたサンプリングデータをmmは2以上の整数回積算し、最も頻度の高いデータエッジ位相を検出し、このデータエッジ位相から最も離れた位相でサンプリングされたサンプリングデータを再生データとして出力する最適位相データ高精度抽出回路とを備えたものである。また、この発明に係るバースト信号から入力データ信号を再生する方法は、バーストCDR回路において、バースト信号から入力データ信号を再生する方法であって、システムクロックから、前記バースト信号の1ビット幅に対して1/NNは2以上の整数位相ずつずれたN位相クロックを生成するN位相クロック生成ステップと、前記N位相クロックをサンプリングクロックとして、前記バースト信号に対するサンプリングを実行し、サンプリングデータを出力するN位相クロックサンプリングステップと、隣接位相に係る前記サンプリングデータに対するEXOR演算結果に基づいて、前記バースト信号のデータエッジ位相を検出し、このデータエッジ位相から最も離れた位相を簡易中心位相として抽出する簡易位相選択ステップと、前記簡易中心位相に係る中心位相データを並列展開する第1DEMUXステップと、並列展開された前記中心位相データをnnは2以上の整数回積算し、最も頻度の高い中心位相データを中心位相番号として抽出するとともに、前記中心位相番号が偶数番号か奇数番号かを示す偶奇番号データを出力する中心位相積算抽出ステップと、前記偶奇番号データに基づいて、隣接位相に係る前記サンプリングデータから、前記偶奇番号データに対応したサンプリングデータを出力するセレクタステップと、前記セレクタステップにおけるサンプリングデータを並列展開する第2DEMUXステップと、並列展開された前記サンプリングデータをmmはm>nを満たす整数回積算し、最も頻度の高いデータエッジ位相を検出し、このデータエッジ位相から最も離れた位相でサンプリングされたサンプリングデータを再生データとして出力する最適位相データ高精度抽出ステップとを備えたものである。また、この発明に係るバースト信号から入力データ信号を再生する方法は、バーストCDR回路において、バースト信号から入力データ信号を再生する方法であって、システムクロックから、前記バースト信号速度のMMは2以上の整数倍の速度を持ち、前記バースト信号の1ビット幅に対して1/NNは2以上の整数位相ずつずれたM倍N位相クロックを生成するM倍N位相クロック生成ステップと、前記M倍N位相クロックをサンプリングクロックとして、前記バースト信号に対するサンプリングを実行し、サンプリングデータを出力するM倍N位相クロックサンプリングステップと、前記M倍N位相クロックサンプリングステップに同期したクロックを基準として、前記バースト信号の1ビット時間の1/M時間ごとに切り替え信号を発生する1/Mタイマステップと、隣接位相に係る前記サンプリングデータから、前記切り替え信号に応じてサンプリングデータを出力するセレクタステップと、前記セレクタステップにおけるサンプリングデータを並列展開する第3DEMUXステップと、並列展開された前記サンプリングデータをmmは2以上の整数回積算し、最も頻度の高いデータエッジ位相を検出し、このデータエッジ位相から最も離れた位相でサンプリングされたサンプリングデータを再生データとして出力する最適位相データ高精度抽出ステップとを備えたものである。この発明に係るバーストCDR回路によれば、簡易位相選択回路は、N位相クロックサンプリング回路において、N位相クロックでサンプリングされた、隣接位相に係るサンプリングデータに対するEXOR演算結果に基づいて、バースト信号のデータエッジ位相を検出して、このデータエッジ位相から最も離れた位相を簡易中心位相として抽出し、中心位相積算抽出回路は、第1DEMUX回路で並列展開された中心位相データをn回積算し、最も頻度の高い中心位相データを中心位相番号として抽出するとともに、中心位相番号が偶数番号か奇数番号かを示す偶奇番号データを出力し、最適位相データ高精度抽出回路は、セレクタ回路において、偶奇番号データに基づいて得られ、第2DEMUX回路で並列展開されたサンプリングデータをm回積算し、最も頻度の高いデータエッジ位相を検出し、このデータエッジ位相から最も離れた位相でサンプリングされたサンプリングデータを再生データとして出力する。また、この発明に係るバーストCDR回路によれば、1/Mタイマ回路は、M倍N位相クロックサンプリング回路に同期したクロックを基準として、バースト信号の1ビット時間の1/M時間ごとに切り替え信号を発生し、セレクタ回路は、M倍N位相クロックサンプリング回路において、M倍N位相クロックでサンプリングされた、隣接位相に係るサンプリングデータから、切り替え信号に応じてサンプリングデータを出力し、最適位相データ高精度抽出回路は、セレクタ回路において、偶奇番号データに基づいて得られ、第3DEMUX回路で並列展開されたサンプリングデータをm回積算し、最も頻度の高いデータエッジ位相を検出し、このデータエッジ位相から最も離れた位相でサンプリングされたサンプリングデータを再生データとして出力する。また、この発明に係るバースト信号から入力データ信号を再生する方法によれば、簡易位相選択ステップは、N位相クロックサンプリングステップにおいて、N位相クロックでサンプリングされた、隣接位相に係るサンプリングデータに対するEXOR演算結果に基づいて、バースト信号のデータエッジ位相を検出して、このデータエッジ位相から最も離れた位相を簡易中心位相として抽出し、中心位相積算抽出ステップは、第1DEMUXステップで並列展開された中心位相データをn回積算し、最も頻度の高い中心位相データを中心位相番号として抽出するとともに、中心位相番号が偶数番号か奇数番号かを示す偶奇番号データを出力し、最適位相データ高精度抽出ステップは、セレクタステップにおいて、偶奇番号データに基づいて得られ、第2DEMUXステップで並列展開されたサンプリングデータをm回積算し、最も頻度の高いデータエッジ位相を検出し、このデータエッジ位相から最も離れた位相でサンプリングされたサンプリングデータを再生データとして出力する。また、この発明に係るバースト信号から入力データ信号を再生する方法によれば、1/Mタイマステップは、M倍N位相クロックサンプリングステップに同期したクロックを基準として、バースト信号の1ビット時間の1/M時間ごとに切り替え信号を発生し、セレクタステップは、M倍N位相クロックサンプリングステップにおいて、M倍N位相クロックでサンプリングされた、隣接位相に係るサンプリングデータから、切り替え信号に応じてサンプリングデータを出力し、最適位相データ高精度抽出ステップは、セレクタステップにおいて、偶奇番号データに基づいて得られ、第3DEMUXステップで並列展開されたサンプリングデータをm回積算し、最も頻度の高いデータエッジ位相を検出し、このデータエッジ位相から最も離れた位相でサンプリングされたサンプリングデータを再生データとして出力する。そのため、時間的に間欠し、互いに異なる位相情報を有するバースト信号から、入力データ信号に最適な位相を有するクロック信号を抽出するとともに、入力データ信号をリタイミング再生することができ、かつ処理が高速で低消費電力なバーストCDR回路およびバースト信号から入力データ信号を再生する方法を得ることができる。以下、この発明に係るバーストCDR回路の好適な実施の形態につき図面を用いて説明するが、各図において同一、または相当する部分については、同一符号を付して説明する。実施の形態1.図1は、この発明の実施の形態1に係るバーストCDR回路を示すブロック構成図である。図1において、このバーストCDR回路は、システムクロック発生回路1、N位相クロック生成回路2、N位相クロックサンプリング回路3、簡易位相選択回路4、低速回路出力回路DEMUX回路5第1DEMUX回路、中心位相積算抽出回路6、セレクタ回路7、DEMUX回路8第2DEMUX回路および最適位相データ高精度抽出回路9を備えている。また、簡易位相選択回路4は、排他的論理和回路EXOR回路41、データ変化位相データエッジ位相検出回路42および即時中心位相抽出回路43を有している。以下、この発明の実施の形態1に係るバーストCDR回路の各部位の動作について詳細に説明する。なお、動作説明において、回路動作を理解しやすくするために、回路遅延等が理想的にない場合について説明する。また、動作説明中の論理レベルHi、Lowは、説明を容易にするための便宜的なものであり、回路動作を制限するものではない。まず、システムクロック発生回路1は、システムと周波数同期した基準クロックであるシステムクロックを発生し、N位相クロック生成回路2、中心位相積算抽出回路6および最適位相データ高精度抽出回路9に出力する。N位相クロック生成回路2は、システムクロック発生回路1から出力されたシステムクロックから、入力データの1ビット幅に対して1/NNは2以上の整数位相ずつずれた位相0~NのN位相クロックを生成し、N位相クロックサンプリング回路3に出力する。続いて、N位相クロックサンプリング回路3は、N位相クロック生成回路2から出力されたN位相クロックをサンプリングクロックとして、光受信器図示せず等から出力された入力データバースト信号に対するサンプリングを実行し、サンプリングデータを出力する。すなわち、N位相クロックサンプリング回路3からは、システムクロックに周波数同期し、かつ位相が0~Nまで1/N位相ずつずれた入力データのサンプリング結果が出力される。N位相クロックサンプリング回路3から出力された、N位相クロックに対応したサンプリングデータは、隣接位相の組み合わせで、簡易位相選択回路4のEXOR回路41およびセレクタ回路7に出力される。ここで、この発明の実施の形態1に係るバーストCDR回路のN位相クロックサンプリング回路3におけるサンプリング動作について、図2のタイミングチャートを参照しながら説明する。なお、ここでは、動作説明を容易にするために、N=4の場合を例に説明する。また、クロックのサンプリング方法は、立ち下がりエッジ同期型とする。4位相クロックサンプリング回路では、4位相クロックN=1、2、3、4で入力データがサンプリングされ、サンプリングデータN=1、2、3、4が取得される。取得されたサンプリングデータN=1、2、3、4は、任意の基準位相クロックN=1にすべて乗せ換えられて、同期出力される。このとき、図2に示したように、入力データのデータエッジ位相が、クロックN=2とクロックN=3との間にある場合には、同期データであるサンプリングデータ同期出力N=1、2、3、4において、出力データがクロックN=2とクロックN=3とで1クロック分ずれることとなる。次に、簡易位相選択回路4のEXOR回路41は、N位相クロックサンプリング回路3からの出力データにおける隣接位相のサンプリングデータ同期出力どうしの組み合わせから、変化点を検出し、データ変化位相エッジ検出回路42に出力する。具体的には、データエッジ位相がクロックN=2とクロックN=3との間にある場合には、出力データが1クロック分ずれるので、サンプリングデータ同期出力N=2とサンプリングデータ同期出力N=3とがEXOR回路41に入力されると、データエッジ位相を示す変化点として、例えばHiが出力される。データ変化位相エッジ検出回路42は、EXOR回路41からHiが出力された結果に基づいて、この場合には、エッジ位相番号をN=3としてエンコードする。即時中心位相抽出回路43は、データ変化位相エッジ検出回路42から出力されたエッジ位相番号に基づいて、データエッジ位相から最も離れた位相番号を中心位相として抽出し、DEMUX回路5に出力する。具体的には、即時中心位相抽出回路43は、例えば図3に示されるような、事前に設定された組み合わせテーブルによって、中心位相を抽出する。続いて、DEMUX回路5は、即時中心位相抽出回路43から出力された中心位相番号データを、高速なN位相クロックサンプリング回路3側から低速な論理回路側に出力するために、データを並列展開して出力する。並列展開された中心位相番号データは、低速な論理回路上に配置された中心位相積算抽出回路6に入力される。次に、中心位相積算抽出回路6は、まず、システムクロック発生回路1から出力されたシステムクロックに応じて、DEMUX回路5から出力された中心位相番号データをnnは2以上の整数回積算し、積算結果に基づいて、最も確からしい頻度の高い中心位相番号を抽出する。ここで、積算回数n回は、入力される中心位相番号データの同符号連続ビット時間程度の時間に相当する回数として設定される。具体的には、中心位相積算抽出回路6は、例えば図4に示されるように、n回の積算の間にカウントされた中心位相番号データの分布幅に基づいて、最も確からしい中心位相番号を抽出する。例として、図4に示されたn=10回の積算条件を用いて説明すると、中心位相積算抽出回路6は、n=10回の間に入力された各中心位相番号データにおけるカウント数を計測し、最もカウント数の多い中心位相番号N=3を、中心位相番号として抽出する。なお、中心位相積算抽出回路6は、カウント数がすべての中心位相番号で等しい場合等には、カウントされた中心位相番号の分布幅の中心の位相番号を、中心位相番号として抽出してもよい。また、カウントされる中心位相番号がない場合には、前回のn回の積算により抽出された中心位相番号を再度利用してもよい。続いて、中心位相積算抽出回路6は、抽出された中心位相番号に基づいて、中心位相番号が偶数番号か奇数番号かといった、隣接する番号から片方を選択する偶奇番号データのみを抽出し、高速なN位相クロックサンプリング回路3側のセレクタ回路7に出力する。次に、セレクタ回路7は、中心位相積算抽出回路6から出力された偶奇番号データに基づいて、N位相クロックサンプリング回路3からの出力データにおける隣接位相のサンプリングデータ同期出力から、偶奇番号データに対応したサンプリングデータ同期出力を選択し、DEMUX回路8に出力する。続いて、DEMUX回路8は、セレクタ回路7から出力されたサンプリングデータ同期出力を、高速なN位相クロックサンプリング回路3側から低速な論理回路側に出力するために、データを並列展開して出力する。並列展開されたサンプリングデータ同期出力は、低速な論理回路上に配置された最適位相データ高精度抽出回路9に入力される。最適位相データ高精度抽出回路9は、システムクロック発生回路1から出力されたシステムクロックに応じて、DEMUX回路8から出力されたサンプリングデータ同期出力をmmはm>nを満たす整数回積算し、図4に示した中心位相番号決定処理と同等の処理により中心位相番号を決定し、該当する中心位相番号でサンプリングされたサンプリングデータ同期出力を再生データとして選択し、外部に出力する。ここで、積算回数m回は、要求されるバースト応答時間を満足する範囲内で設定される。以上のように、実施の形態1によれば、簡易位相選択回路は、N位相クロックサンプリング回路において、N位相クロックでサンプリングされた、隣接位相に係るサンプリングデータに対するEXOR演算結果に基づいて、バースト信号のデータエッジ位相を検出して、このデータエッジ位相から最も離れた位相を簡易中心位相として抽出し、中心位相積算抽出回路は、第1DEMUX回路で並列展開された中心位相データをn回積算し、最も頻度の高い中心位相データを中心位相番号として抽出するとともに、中心位相番号が偶数番号か奇数番号かを示す偶奇番号データを出力し、最適位相データ高精度抽出回路は、セレクタ回路において、偶奇番号データに基づいて得られ、第2DEMUX回路で並列展開されたサンプリングデータをm回積算し、最も頻度の高いデータエッジ位相を検出し、このデータエッジ位相から最も離れた位相でサンプリングされたサンプリングデータを再生データとして出力する。そのため、時間的に間欠し、互いに異なる位相情報を有するバースト信号から、入力データ信号に最適な位相を有するクロック信号を抽出するとともに、入力データ信号をリタイミング再生することができ、かつ処理が高速で低消費電力なバーストCDR回路を得ることができる。すなわち、実施の形態1によれば、高速回路と低速回路とを接続するDEMUX回路、および論理回路における中心位相積算抽出回路の処理容量を削減することができ、N位相クロックサンプリング手法を用いたバーストCDR回路における消費電力を大幅に低減することができる。また、中心位相の抽出において、サンプリングデータをnm回にわたって積算することにより、中心位相を高精度に抽出することができる。これにより、バースト応答時間を満足しながら、入力データに対するジッタ耐性、および入力パルス幅歪耐力を向上させることができる。実施の形態2.図5は、この発明の実施の形態2に係るバーストCDR回路を示すブロック構成図である。図5において、このバーストCDR回路は、システムクロック発生回路1、M倍N位相クロック生成回路2A、M倍N位相クロックサンプリング回路3A、1/Mタイマ回路10、セレクタ回路7A、DEMUX回路8第3DEMUX回路および最適位相データ高精度抽出回路9を備えている。以下、この発明の実施の形態2に係るバーストCDR回路の各部位の動作について詳細に説明する。なお、動作説明において、回路動作を理解しやすくするために、回路遅延等が理想的にない場合について説明する。また、動作説明中の論理レベルHi、Lowは、説明を容易にするための便宜的なものであり、回路動作を制限するものではない。また、上記実施の形態1と同様の動作については、説明を省略する。まず、システムクロック発生回路1は、システムと周波数同期した基準クロックであるシステムクロックを発生し、M倍N位相クロック生成回路2Aおよび最適位相データ高精度抽出回路9に出力する。M倍N位相クロック生成回路2Aは、システムクロック発生回路1から出力されたシステムクロックから、入力データ速度のM倍の速度を持ち、入力データの1ビット幅に対して1/NNは2以上の整数位相ずつずれた位相0~NのM倍N位相クロックを生成し、M倍N位相クロックサンプリング回路3Aに出力する。続いて、M倍N位相クロックサンプリング回路3Aは、M倍N位相クロック生成回路2Aから出力されたM倍N位相クロックをサンプリングクロックとして、光受信器図示せず等から出力された入力データバースト信号に対するサンプリングを実行し、サンプリングデータを出力する。すなわち、M倍N位相クロックサンプリング回路3Aからは、システムクロックに周波数同期し、かつ位相が0~Nまで1/N位相ずつずれた入力データのサンプリング結果が、1ビット幅に対しM回出力される。M倍N位相クロックサンプリング回路3Aから出力された、M倍N位相クロックに対応したサンプリングデータは、隣接位相の組み合わせで、セレクタ回路7Aに出力される。次に、1/Mタイマ回路10は、M倍N位相クロックサンプリング回路3Aに同期したクロックを基準として、入力データの1ビット時間の1/M時間ごとに切り替え信号を発生し、セレクタ回路7Aに出力する。続いて、セレクタ回路7Aは、1/Mタイマ回路10からの切り替え信号に応じて、入力データの1ビット時間の1/M時間ごとに、M倍N位相クロックサンプリング回路3Aからの出力データにおける隣接位相のサンプリングデータから、偶数番号および奇数番号に対応したデータを、交互にDEMUX回路8に出力する。次に、DEMUX回路8は、セレクタ回路7Aから出力されたサンプリングデータを、高速なM倍N位相クロックサンプリング回路3A側から低速な論理回路側に出力するために、データを並列展開して出力する。並列展開されたサンプリングデータは、低速な論理回路上に配置された最適位相データ高精度抽出回路9に入力される。すなわち、入力データの1ビット時間の間に、各M倍N位相クロックに対応したサンプリングデータは、それぞれ1回ずつ最適位相データ高精度抽出回路9に入力される。最適位相データ高精度抽出回路9は、上述した実施の形態1と同様にして再生データを選択し、外部に出力する。以上のように、実施の形態2によれば、1/Mタイマ回路は、M倍N位相クロックサンプリング回路に同期したクロックを基準として、バースト信号の1ビット時間の1/M時間ごとに切り替え信号を発生し、セレクタ回路は、M倍N位相クロックサンプリング回路において、M倍N位相クロックでサンプリングされた、隣接位相に係るサンプリングデータから、切り替え信号に応じてサンプリングデータを出力し、最適位相データ高精度抽出回路は、セレクタ回路において、偶奇番号データに基づいて得られ、第3DEMUX回路で並列展開されたサンプリングデータをm回積算し、最も頻度の高いデータエッジ位相を検出し、このデータエッジ位相から最も離れた位相でサンプリングされたサンプリングデータを再生データとして出力する。そのため、上記実施の形態1と同様の効果を得ることができる。さらに、実施の形態2によれば、高速回路と低速回路とを接続するDEMUX回路を削減することができ、N位相クロックサンプリング手法を用いたバーストCDR回路における消費電力を大幅に低減することができる。