"半導体チップと前記半導体チップの内部温度とアクセス可否とを対応づけたデータを保持する不揮発性の第1記憶部と、前記半導体チップの内部温度を計測する温度計測部と、前記データから、計測された内部温度に対応するアクセス可否を算出し、アクセス可の半導体チップに対して、シーケンスを実行し、アクセス否の半導体チップに対して、動作シーケンスを実行しないメモリコントローラとを備えることを特徴とするメモリシステム。前記第1記憶部と前記温度計測部は、前記半導体チップ内に設けられており、前記メモリコントローラは、前記半導体チップの外に設けられており、前記メモリコントローラは、前記アクセス可否に基づいて、読み出し動作、書き込み動作、または消去動作に関する前記動作シーケンスを実行することを特徴とする請求項1記載のメモリシステム。前記半導体チップは、揮発性の第2記憶部をさらに有し、パワーオン時に、第1記憶部に保持された前記データを前記第2記憶部に読み出すことを特徴とする請求項1又は請求項2記載のメモリシステム。前記半導体チップを複数有し、前記制御部は、前記半導体チップごとに出力されたアクセス可否に基づいて、アクセス可の半導体チップに対して、前記動作シーケンスを実行することを特徴とする請求項1乃至請求項3いずれか1項に記載のメモリシステム。前記半導体チップ内において、複数の前記内部温度に対して所望の演算を行う演算回路をさらに備え、前記制御部は、所望の演算結果に基づいて、アクセス可否を算出することを特徴とする請求項1乃至請求項4いずれか1項に記載のメモリシステム。実施形態は、動作効率の低減を防止可能なメモリシステムを提供する。本実施形態のメモリシステムによれば、半導体チップの内部温度とアクセス可否とを対応づけたデータを保持する不揮発性の第1記憶部と、前記半導体チップの内部温度を計測する温度計測部と、前記データから、計測された内部温度に対応するアクセス可否を算出し、アクセス可の半導体チップに対して、シーケンスを実行し、アクセス否の半導体チップに対して、シーケンスを実行しないメモリコントローラとを備えることを特徴とする。以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。また、図面の寸法比率は、図示の比率に限定されるものではない。第1の実施形態本実施形態に係るメモリシステムは、NAND型フラッシュメモリ内に複数の半導体チップ第1半導体チップ、第2半導体チップ、...を有する。第1半導体チップの内部温度が所望の温度より低い場合、その第1半導体チップにデータの書き込み、データの読み出し動作を行う。他方、第2半導体チップの内部温度が所望の温度より高い場合、その第2半導体チップにデータの書き込み、データの読み出し動作を行わない。所望の期間経過後に、第2半導体チップの内部温度を計測し、所望の温度より低い場合に、データの書き込み動作を行う。本実施形態に係るメモリシステムでは、半導体チップに対するデータの書き込み、データの読み出し動作を所望の温度より低い状態で行うことができる。その結果、より動作効率を向上可能なメモリシステムを提供できる。[メモリシステムの構成]本実施形態に係るメモリシステムについて、図1に示すブロック図を説明する。図1に示すように、メモリシステム1000例えばメモリカードは、メモリコントローラ10と、NAND型フラッシュメモリ20を備える。<メモリコントローラ10>図1に示すように、メモリコントローラ10は、ホストインターフェース回路ホストIF11と、MPU12、ROMReadonlymemory13、RAMRandomaccessmemory14、メモリインターフェース回路メモリIF15を備えている。ホストインターフェース回路11は、メモリコントローラ10とホスト機器2000との間における情報コマンドCMD、アドレスADD、データDATの入出力の制御を行う機能を有する。MPU12は、メモリコントローラ10全体の動作を制御する機能を有する。MPU12は、メモリシステム1000が電源供給を受けて、例えばROM13などに格納されているファームウェア制御プログラムをRAM14上に読み出して所定の処理を実行することにより、各種のテーブルをRAM14上に生成する。MPU12は、ホスト機器2000から例えばパワーオンから所定の期間経過後に、ステータスコマンドをNAND型フラッシュメモリ20に発行する。このステータスコマンドは、NAND型フラッシュメモリ20内の複数の半導体チップそれぞれの内部温度を判別するためのコマンドである。このステータスコマンドが各半導体チップそれぞれに入力されて、複数の半導体チップに対して所望の測定などを行ったのち、各半導体チップから、各半導体チップに関するステータス信号が出力される。メモリシステム1000のMPU12は、このステータス信号に基づいて、データの書き込み動作、読み出し動作、消去動作を制御する。なお、データの読み出し要求や書き込み要求をMPU12が受けたのちに、MPU12は読み出し動作や書き込み動作を行う前にステータスコマンドの発行をしてもよい。ROM13は、MPU12により制御される制御プログラム等を格納する。RAM14は、MPU12の作業エリアとして使用され、ROM13から読み出された制御プログラムや各種のテーブルを記憶する。メモリインターフェース回路15は、メモリコントローラ10とNAND型フラッシュメモリ20との間における情報の入出力の制御を行う。<NAND型フラッシュメモリ>次に、NAND型フラッシュメモリ20について、図1及び図2のブロック図を用いて説明する。図1に示すように、本実施形態のNAND型フラッシュメモリ20は、複数のメモリモジュール20a,20bを有する。図1では説明の便宜上、メモリモジュールを2個示した。メモリモジュール20a,20bは、それぞれ独立の信号線群を介してメモリコントローラ10と接続される。メモリモジュール20a,20bは、それぞれ並列にアクセス制御される。メモリモジュール20a、20bはそれぞれ複数の半導体チップ21a~21d、22a~22dを有する。メモリモジュール20a、20bはそれぞれ同様の構造をなし、メモリモジュール20a内の半導体チップ21a~21dは、チップイネーブル信号線及びレディー/ビジー信号線は半導体チップごとに異なるが、その他のコマンド、アドレス、データを含むI/O信号線と制御信号線はメモリモジュール20a内で共通する。MPU12からの読み出し指令/書き込み指令に基づいて、メモリモジュール20a、20b内の半導体チップ21,22にそれぞれ個別にコマンド、アドレス、データを含むI/O信号と制御信号とを送信し、半導体チップ21,22にそれぞれに対するリード/ライトを実行する。以下、1つの半導体チップ21,22の構成について、図2を用いて具体的に説明する。半導体チップ21,22は、メモリセルアレイ30、ロウデコーダ40、ドライバ回路50、電圧発生回路60、データ入出力回路70、制御部80、ソース線SLドライバ90、及びセンスアンプ100を備える。<<メモリセルアレイ>>メモリセルアレイ30は、複数の不揮発性のメモリセルMTを含んだブロックBLK0乃至BLKsを備えるsは自然数。ブロックBLK0乃至BLKsの各々は、複数のNANDストリングNSを備える。このNANDストリングNSは、複数の不揮発性のメモリセルと、選択トランジスタST1、ST2を含む。図1に示すように、64個のメモリセルは、選択トランジスタST1、ST2間に、その電流経路が直列接続されるようにして配置される。直列接続されたメモリセルMTの一端側のドレイン領域は選択トランジスタST1のソース領域に接続され、他端側のソース領域は選択トランジスタST2のドレイン領域に接続されている。またメモリセルMTは、隣接するもの同士でソース、ドレインを共有している。なお、直列接続されるメモリセルMTの個数は64個に限られず、128個や256個、512個等であってもよく、その数は限定されるものではない。メモリセルMTは、2値以上のデータを保持可能とする。このメモリセルMTの構造は、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層例えば絶縁膜と、電荷蓄積層上に形成された絶縁膜電荷蓄積層より誘電率の高い絶縁膜と、この絶縁膜上に形成された制御ゲートとを有するMONOS構造である。なお、メモリセルMTの構造は、FG型であってもよい。FG型とは、p型半導体基板上にゲート絶縁膜を介在して形成された浮遊ゲート導電層と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んだ構造である。メモリセルMTの制御ゲートはワード線WLに電気的に接続され、ドレインはビット線BLに電気的に接続され、ソースはソース線SLに電気的に接続されている。同一行にあるメモリセルMTの制御ゲートはワード線WL0~WL63のいずれかに共通接続され、同一行にあるメモリセルMTの選択トランジスタST1、ST2のゲート電極は、それぞれセレクトゲート線SGD1、SGS1に共通接続されている。また、メモリセルアレイ1において同一列にある選択トランジスタST1のドレインは、いずれかのビット線BL0~BLnに共通接続される。選択トランジスタST2のソースはソース線SLに共通接続される。また、同一のワード線WLに接続された複数のメモリセルMTには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、複数のメモリセルMTはブロックBLK単位で一括してデータが消去される。メモリセルアレイ30は、温度管理テーブルを保持するROMFUSE領域を有する。温度管理テーブルは、表1に示すように、温度の変化に対して一意に変化する所定のノードの例えば電圧値アナログ値と、デジタル信号と、半導体チップに対するアクセスが許可されるか否かを示すアクセス可否のデータとを対応付けた表である。表1を用いて具体的に説明すると、所定のノードの電圧値がBV以下である場合には、デジタル信号として00が対応し、メモリセルアレイにアクセスをできない否。所定ノードの電圧値がBVより高くCV以下である場合には、デジタル信号として01が対応し、メモリセルアレイにアクセスをできない否。所定ノードの電圧値がCVより高くDV以下である場合には、デジタル信号として10が対応し、メモリセルアレイにアクセスできる可。所定ノードの電圧値がDVより高い場合には、デジタル信号として11が対応し、メモリセルアレイにアクセスできる可。なお、表1では、所定のノードの例えば電圧値と、デジタル信号と、アクセス可否のデータを対応付けたが、これに限定されることなく、所定のノードの電流値でも抵抗値などであってもよい。また、温度の変化に対して一意に変化するものであり、基準となりえるものであればどのような対象であってもよい。<ロウデコーダ>ロウデコーダ40は、ブロックデコーダ41、及び転送トランジスタNチャネルMOSトランジスタ42乃至44を備える。ブロックデコーダ41は、データの書き込み動作時、読み出し動作時、及び消去時において、制御部詳細は後述80から与えられたブロックアドレスをデコードし、その結果に基づいてブロックBLKを選択する。ブロックデコーダ41からブロック選択信号が転送トランジスタ42乃至44に転送される。ブロック選択信号がアサートされると、転送トランジスタ42乃至44はオン状態となる。これにより、ロウデコーダ40はセレクトゲート線SGD1、SGS1、及びワード線WL0~WL63に対し、ドライバ回路50から与えられた電圧をそれぞれ転送する。<ドライバ回路>ドライバ回路50は、セレクトゲート線SGD1、SGS1毎に設けられたセレクトゲート線ドライバ51,52、及びワード線WL毎に設けられたワード線ドライバ53を備える。本実施形態では、ワード線ドライバ53、セレクトゲート線ドライバ51,52は、ブロックBLK0乃至ブロックBLKsに設けられる。セレクトゲート線ドライバ51は、データの書き込み時、読み出し時、消去時、更にはデータのベリファイ時に、セレクトゲート線SGD1を介して、例えば信号sgdを選択トランジスタST1のゲートに転送する。なお、信号sgdは、その信号がLレベルであった場合、0Vとされ、Hレベルであった場合電圧VDD例えば、1.8Vする。また、セレクトゲート線ドライバ51と同様に、セレクトゲート線ドライバ52は、選択ブロックBLKに対応するセレクトゲート線SGS1を介し、データの書き込み時、読み出し時、データのベリファイ時にセレクトゲート線SGS1を介してそれぞれ必要とする電圧を選択トランジスタST2のゲートに転送する。この時、セレクトゲート線ドライバ52は選択トランジスタST2のゲートに信号sgsを転送する。信号sgsは、その信号がLレベルであった場合0Vとされ、Hレベルであった場合電圧VDDとする。<電圧発生回路>電圧発生回路60は、外部から与えられる電圧を昇圧または降圧することにより、データのプログラム、読み出し、及び消去に必要な電圧を発生する。そして発生した電圧を、ドライバ回路50に供給する。<データ入出力回路>データ入出力回路70は、図示せぬI/O端子を介してホスト機器2000から供給されたアドレス及びコマンドを制御部80に出力する。また、データ入出力回路70は、書き込みデータを、データ線Dlineを介してセンスアンプ100に出力する。また、データをホスト機器2000に出力する際は、制御部80の制御に基づき、センスアンプ100が増幅したデータを、データ線Dlineを介して受け取った後、I/O端子を介してホスト機器2000へ出力する。<制御部>制御部80は、半導体チップ21,22全体の動作を制御する。すなわち、データ入出力回路70を介して、ホスト機器2000から与えられた上記アドレスADD、及びコマンドCMDに基づいて、データの書き込み動作、読み出し動作、及び消去動作における動作シーケンスを実行する。制御部80はアドレス、及び動作シーケンスに基づき、ブロック選択信号/カラム選択信号を生成する。制御部80は、前述したブロック選択信号をロウデコーダ40に出力する。また、制御部80はカラム選択信号をセンスアンプ100に出力する。カラム選択信号とは、センスアンプ100のカラム方向を選択する信号である。また、制御部80には、メモリコントローラ10から供給された制御信号が与えられる。制御部80は供給された制御信号により、図示せぬI/O端子を介してホスト機器2000からデータ入出力回路80に供給された信号がアドレスであるのか、データであるのかを区別する。制御部80について、図3のブロック図を用いて具体的に説明する。図3に示すように、制御部80は、温度計測回路81と、A/D変換器82と、内部温度レジスタ83と、NAND型フラッシュメモリ20全体の動作を制御するステートマシン84を備える。温度計測回路81は、半導体チップ21,22の内部温度を計測する回路である。この温度計測回路81は、それぞれの半導体チップ21,22ごとに設けられる。この温度計測回路81は、例えば、温度の変化に対して一意に変化する所定のノードの例えば電圧値アナログ値を計測する回路である。温度計測回路81には、後述するステートマシン84からポーリング信号が入力される。このポーリング信号は、アサートされると温度計測回路81がアクティブになる信号である。すなわち、温度計測回路81は、ポーリング信号がアサートされると、所定のノードの例えば電圧値を測定開始する。そして、温度計測回路81は、測定した電圧値アナログをA/D変換器82に出力する。A/D変換器82は、測定されたアナログ値例えば電圧値をデジタル信号に変換する機能を有する。このA/D変換器82は、温度計測回路81と接続される。温度計測回路82には、ポーリング信号が入力される。このポーリング信号により、A/D変換器82はアクティブとなる。すなわち、ポーリング信号がアサートされると、温度計測回路81から入力された電圧値アナログをデジタル信号に変換する。A/D変換器82は、温度管理テーブルのデータを保持する揮発性のレジスタを有する。メモリシステムのパワーオン時に、メモリセルアレイ30のROMFUSE領域から読み出された温度管理テーブルに基づいて、デジタル信号に変換する。例えば、温度計測回路81から入力された電圧値がBV~CVの間の電圧であるの場合には、表1に示すように10のデジタル信号に変換される。内部温度レジスタ83は、A/D変換器82から出力されたデジタルデータを一時的に保持するレジスタである。この内部温度レジスタ83は、A/D変換器82及びステートマシン84と接続される。内部温度レジスタ83には、ステートマシン84からクロックCLKが入力される。このクロックCLKに同期して、A/D変換器82のデジタル信号を内部温度レジスタ83に読み込み、保持する。ステートマシン84は、入力されるコマンド例えば書き込みコマンドを受けて、内部温度レジスタ83で保持されたデジタル信号例えば10を読み込み、このデジタル信号をステータス信号として、メモリコントローラ10に出力する。<ソース線SLドライバ>ソース線SLドライバ90は、制御部80により入力される内部制御信号で動作する。例えば、消去の際に、ソース線SLドライバ90は制御部80により制御されて、ソース線SL側からビット線BLに電圧VDDが転送される。<センスアンプ>センスアンプ100は、読み出し動作の際には、メモリセルアレイ30から読み出されたデータをセンス増幅して一時的に保持し、データ線Dlineを介してデータ入出力回路70に転送する。また、書き込み動作の際には、ビット線BLを介して、センスアンプ100は、データ入出力回路70から転送されたデータをメモリセルアレイ30に転送する。[半導体記憶装置の動作方法]次に本実施形態の半導体記憶装置の動作方法について、図4及び図5を用いて説明する。1パワーオン時のNAND型フラッシュメモリの動作方法と、2データの読み出し時のメモリシステムの動作方法について説明する。まず、パワーオン時のNAND型フラッシュメモリの動作方法について、図4を用いて説明する。説明の便宜上、本実施形態の動作に関係する部分のみ記載をし、その他の動作を省略する。1パワーオン時のNAND型フラッシュメモリの動作方法まず、ステップS1で、NAND型フラッシュメモリ20がパワーオンをパワーオンリセット回路図示略で検知する。そして、ステップS2で、制御部80は、パワーオンリセット回路からリセット信号を受ける。ステートマシン84は、このリセット信号に基づいて、メモリセルアレイ30内のROMFUSE領域から温度管理テーブルを、A/D変換器82内のレジスタ図示略に読み出し、MPU12はRAM13に読み出し、終了するステップS3。2データの読み出し時のメモリシステムの動作方法ステータスコマンド発行の動作を行ったのちに、データの読み出し動作を行うメモリシステムを例として説明する。2-1ステータスコマンドの発行の動作方法次に、ステータスコマンドの発行の動作方法について、図5を用いて説明する。まず、ステップS1で、ホスト機器2000から読み出し要求を半導体記憶装置1000が受けると、MPU12は、ステータスコマンドをNAND型フラッシュメモリ20に発行する。ステップS2で、半導体チップ21,22に入力されたステータスコマンドは、データ入出力回路70を介して制御部80ステートマシン84に入力される。そして、ステートマシン84は、ポーリング信号をアサートし、温度計測回路81,A/D変換器82をアクティブにする。ステップS3で半導体チップ21,22それぞれの内部温度が計測されて、メモリコントローラ10に出力される。具体的には、温度計測回路81は、所定のノードの例えば電圧値を計測し、測定された電圧値アナログをA/D変換器82に出力する。そして、A/D変換器82は、A/D変換器82内のレジスタに保持された温度管理テーブルに基づいて、測定された電圧値をデジタル信号に変換する。ステートマシン84から入力されるクロックCLKに同期して、変換されたデジタル信号を内部温度レジスタ83に読み出し、保持し、終了するステップS4。2-2メモリシステムのデータの読み出し動作次に、データの読み出し時のメモリシステムの動作方法について、図6を用いて説明する。まず、ステップS1で、ホスト機器2000から読み出し要求をMPU12が受けると、MPU12は、NAND型フラッシュメモリ20の半導体チップ2122それぞれに読み出しコマンドなどを出力する。ステップS2で、読み出しコマンドを各半導体チップ2122内の制御部80のステートマシン84が受けると、2-1で保持したデジタル信号を、データ入出力回路70を介してメモリコントローラ10に出力する。ステップS3で、MPU12は、NAND型フラッシュメモリ20から入力されたデジタル信号をRAM14に読み出し、RAM14は、温度管理テーブルのデータとデジタル信号を保持する。ステップS4で、半導体チップ21,22それぞれのデジタル信号から、MPU12は、温度管理テーブルに基づいて、アクセス可否が算出する。例えば、MPU12は、半導体チップ21aから00のデジタル信号が入力されたとき、アクセスできないと算出し、他方で、半導体チップ21dから11のデジタル信号が入力されたとき、アクセスできると算出する。ステップS5で、MPU12がデジタル信号からアクセスできると判断した場合にはステップS5、Yes、その半導体チップ21,22のデータを読み出し、ホスト機器2000にデータを出力するステップS6。MPU12がデジタル信号からアクセスできないと判断した場合にはステップS5、No、タイムアウトでなければステップS7、No、待機しステップS8、所望の期間経過後に再度ステータスコマンドを発行する。タイムアウトであればステップS7、Yes、エラーを出力し、終了するステップS9。[第1実施形態の効果]以上より、実施形態は、動作効率の低減を防止可能なメモリシステムを提供できる。以下、具体的に説明する。NAND型フラッシュメモリの動作温度範囲は定められている。動作温度の範囲でNAND型フラッシュメモリを安定的に動作させるために、例えば、NAND型フラッシュメモリが高温になり動作温度範囲を超えた場合に動作を停止することが考えられる。しかし、その場合には、NAND型フラッシュメモリの動作効率動作パフォーマンスが低下する。そこで、本実施形態では、NAND型フラッシュメモリの動作を停止せずに、内部温度が所望の温度より低い状態の半導体チップを優先的にアクセスする。その結果、上記の比較例に対して、NAND型フラッシュメモリの動作効率の低下を防止しつつ、動作温度範囲内でNAND型フラッシュメモリを動作できる。以上より、実施形態は、動作効率の低減を防止可能なメモリシステムを提供できる。変形例1本実施形態では、内部温度レジスタ83に入力されるクロックCLKに同期して、A/D変換器82のデジタル信号を内部温度レジスタ83に読み出すが、変形例1では、内部温度レジスタ83とA/D変換器82と間に演算回路85を有する。この演算回路85は、図7のブロック図に示すように、温度計測回路81から複数の電圧値が出力される場合、それらの例えば平均を演算する回路である。所望の期間、複数回ステートマシン84から入力されるポーリング信号がアサートされると、その間に複数の電圧値所定のノードの電圧値がA/D変換器82を介して演算回路85に出力される。A/D変換器82は、温度測定回路81から出力された電圧値をデジタル信号に変換する。演算回路85は、複数の電圧値の例えば平均値を算出し、複数回ポーリング信号がアサートされる場合の電圧値の平均値を内部温度レジスタ83に出力する。内部温度レジスタ83は、入力されるクロックCLKに同期してこのデジタル信号を読み出す。この場合にも、第1実施形態と同様の効果を奏する。また、変形例1では、第1実施形態と比べて複数回のポーリング信号がアサートされる場合の電圧値を元に、メモリシステムの動作を行う。したがって、変形例1は、第1実施形態と比べて、より精度よく半導体チップの内部温度を把握できる。その結果、より精度よく動作温度範囲内でNAND型フラッシュメモリを動作できる。なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。例えば、上記実施形態では、MPU12は、半導体チップの内部温度からアクセス可否を算出するが、NAND型フラッシュメモリの制御部80が半導体チップの内部温度からアクセス可否を算出してもよい。そのアクセス可否をMPU12に出力することで、半導体メモリ内でアクセス可否の処理を行うことができる。その結果、利用者の利便性が向上する。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。"