電源端子と出力端子との間に接続されたハイサイドスイッチと、前記出力端子と接地端子との間に接続されたローサイドスイッチと、制御信号に応じて、前記ハイサイドスイッチ及び前記ローサイドスイッチのいずれか一方のスイッチをオフし、第1の期間の間第1の電圧を他方のスイッチの制御端子に供給して前記他方のスイッチをオンさせ、前記第1の期間経過後に前記他方のスイッチの前記制御端子に前記第1の電圧よりも高い第2の電圧を供給する駆動回路と、を備えたことを特徴とするスイッチング回路。前記駆動回路は、前記第1の期間経過後において前記出力端子の短絡を検出したときは前記他方をオフに切り替え、前記出力端子の短絡を検出しないときは前記他方に前記第2の電圧を供給することを特徴とする請求項1記載のスイッチング回路。前記第1の期間は、前記ハイサイドスイッチ及び前記ローサイドスイッチのいずれかの寄生ダイオードの逆方向回復時間以下であることを特徴とする請求項1または2に記載のスイッチング回路。前記第1の期間は、前記ハイサイドスイッチ及び前記ローサイドスイッチのいずれかの寄生ダイオードの逆方向回復時間以上であることを特徴とする請求項1または2に記載のスイッチング回路。前記駆動回路は、前記第1の電圧を前記ハイサイドスイッチに供給し、前記第1の期間経過後に前記出力端子と前記接地端子との短絡を検出したとき前記ハイサイドスイッチをオフに切り替えることを特徴とする請求項2~4のいずれか1つに記載のスイッチング回路。前記駆動回路は、前記第1の電圧を前記ローサイドスイッチに供給し、前記第1の期間経過後に前記出力端子と前記電源端子との短絡を検出したとき前記ローサイドスイッチをオフに切り替えることを特徴とする請求項2~4のいずれか1つに記載のスイッチング回路。請求項1~6のいずれか1つに記載のスイッチング回路と、入力された電圧に応じて制御信号を出力して前記スイッチング回路を制御する制御回路と、を備えたことを特徴とするDC-DCコンバータ。前記出力端子に一端が接続されたインダクタと、前記インダクタの他端と接地端子との間に接続され、前記制御回路に電圧を帰還する帰還抵抗と、をさらに備えたことを特徴とする請求項7記載のDC-DCコンバータ。本発明の実施形態は、スイッチングノイズの低減と動作効率の向上を図り、併せてスイッチ素子の破壊を防止したスイッチング回路及びDC-DCコンバータを提供する。実施形態によれば、ハイサイドスイッチと、ローサイドスイッチと、駆動回路と、を備えたスイッチング回路が提供される。前記ハイサイドスイッチは、電源端子と出力端子との間に接続されている。前記ローサイドスイッチは、前記出力端子と接地端子との間に接続されている。前記駆動回路は、制御信号に応じて、前記ハイサイドスイッチ及び前記ローサイドスイッチのいずれか一方のスイッチをオフし、第1の期間の間第1の電圧を他方のスイッチの制御端子に供給して前記他方のスイッチをオンさせ、前記第1の期間経過後において前記他方のスイッチの前記制御端子に前記第1の電圧よりも高い第2の電圧を供給することを特徴とする。以下、本発明の実施形態について図面を参照して詳細に説明する。なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。第1の実施形態図1は、第1の実施形態に係るスイッチング回路の構成を例示する回路図である。スイッチング回路1においては、電源端子2と出力端子との間にハイサイドスイッチ3が接続されている。出力端子5と接地端子GNDとの間にローサイドスイッチ4が接続されている。ハイサイドスイッチ3とローサイドスイッチ4とは、直列に接続されている。出力端子5には、誘導性負荷6が接続されている。ハイサイドスイッチ3とローサイドスイッチ4とを制御する信号は、駆動回路7で生成される。駆動回路7は、外部から入力されたハイサイド制御信号VH及びローサイド制御信号VLに応じて、ハイサイドスイッチ3及びローサイドスイッチ4をそれぞれオンまたはオフする。ハイサイドスイッチ3がオンでローサイドスイッチがオフのとき、出力端子5は、電源端子2と電気的に接続される。このとき、出力端子5の電圧、すなわち出力電圧VLXは、電源端子2に供給される電源電圧VINになる。そして、誘導性負荷6に電流が流れ、電源端子2を介して電源からエネルギーが供給される。ハイサイドスイッチ3がオフでローサイドスイッチがオンのとき、出力端子5は、接地端子GNDと電気的に接続される。このとき、出力電圧VLXは、0Vになる。誘導性負荷6には、回生電流が流れ、エネルギーが減少していく。スイッチング回路1は、ハイサイド制御信号VH、ローサイド制御信号VLに応じて、誘導性負荷6を駆動する。なお、図1においては、誘導性負荷6として、インダクタを例示しているが、例えば、DC-DCコンバータのインダクタや、モータなどのアクチュエータでもよい。次に各部について説明する。ハイサイドスイッチ3は、PチャンネルMOSFET以下、PMOSであり、ソースは、電源端子2に接続され、ドレインは、出力端子5に接続されている。また、ハイサイドスイッチ3のゲート制御端子18は、駆動回路7に接続される。ハイサイドスイッチ3には、図示しない寄生ダイオードが含まれる。ローサイドスイッチ4は、NチャンネルMOSFET以下、NMOSであり、ソースは、接地端子GNDに接続され、ドレインは、出力端子5に接続されている。また、ローサイドスイッチ4のゲートは、駆動回路7に接続される。ローサイドスイッチ4には、寄生ダイオードDLが含まれる。駆動回路7においては、ハイサイド制御信号VHは、否定回路INV8、9、10を介して、第1のトランジスタ11、第2のトランジスタ12に入力される。第1及び第2のトランジスタ11、12は、PMOSで構成され、電源端子2と内部電源線13との間に直列に接続されている。第1のトランジスタ11のソースは、電源端子2に接続され、ドレインは、制御端子18に接続されている。第1のトランジスタ11のゲートは、INV9の出力に接続されている。第2のトランジスタ12のソースは、制御端子18に接続され、ドレインは、内部電源線13に接続されている。第2のトランジスタ12のゲートは、INV10の出力に接続されている。また、第3のトランジスタ14は、第2のトランジスタ12と並列に接続されている。第3のトランジスタ14は、NMOSで構成され、ドレインは、制御端子18に接続され、ソースは内部電源線13に接続されている。第3のトランジスタ14のゲートは、論理和の否定回路NOR15の出力に接続されている。NOR15は、INV8の出力と、INV8の出力を遅延回路16で遅延させた信号VRと、の論理和信号VDを生成する。なお、遅延回路16は、抵抗とコンデンサとで構成されている。信号VDは、INV8の出力の立ち上がりはそのままで、立ち下がりだけを遅延させ、さらに反転させた信号である。なお、遅延時間は、図2及び図4において説明するように、ローサイドスイッチ4の寄生ダイオードDLの逆方向回復時間Trrとほぼ等しい第1の期間T1に設定される。内部電源線13には、電源端子2に対して、-VI2の電圧が供給されている。INV8、9、10などの駆動回路7の内部の各論理回路には、内部電源電圧としてVI2が供給されている。駆動回路7の内部の各論理回路は、内部電源線13の電位を基準として動作する。上記のとおり、第1のトランジスタ11、第2のトランジスタ12及び第3のトランジスタ14は、制御端子18に接続されている。図2において説明するように、駆動回路7は、ハイサイド制御信号VH、出力電圧VLXに応じて、ハイサイドスイッチ3のゲート電圧制御端子の電圧VGを制御する。また、駆動回路7は、ローサイド制御信号VLをそのままの論理でローサイドスイッチ4のゲートに出力する。次にスイッチング回路1の動作について説明する。図2は、図1に表したスイッチング回路の主要な信号のタイミングチャートであり、aはハイサイド制御信号VH、bはローサイド制御信号VL、cは信号VR、dは信号VD、eはゲート電圧VG、fは出力電圧VLX、gはハイサイド電流IHを表す。なお、図2bにおいては、ローサイドスイッチ4がオンまたはオフに制御されていることを、それぞれON、OFFで表している。また、図2eにおいては、ハイサイドスイッチ3がオンまたはオフに制御されていることを、それぞれON、OFFで表している。図2においては、ハイサイド制御信号VHとして、ハイレベルとローレベルとを周期的に繰り返す矩形波を入力した場合を例示している図2a。また、ローサイド制御信号VLは、ハイサイド制御信号VHを反転した信号である図2b。なお、ハイサイドスイッチ3とローサイドスイッチ4とが同時にオンになることを避けるために設けられるデッドタイムは、省略している。ハイサイド制御信号VHがローレベル、ローサイド制御信号VLがハイレベルのとき図2a、b、ハイサイドスイッチ3はオフ、ローサイドスイッチ4はオンである。このとき、出力電圧VLXはローレベルである図2f。また、信号VDは、ローレベルである図2d。また、ローサイドスイッチ4には、誘導性負荷6の回生電流が流れている。ハイサイド制御信号VHがローレベルからハイレベルに変化すると図2a、ローサイド制御信号VLはハイレベルからローレベルに変化する図2b。ローサイドスイッチ4はオフになり、ローサイドスイッチ4を流れていた回生電流は、寄生ダイオードDLを流れる。信号VDは、ハイサイド制御信号VHに対して第1の期間T1だけ遅延しているため、ローレベルである図2d。第1のトランジスタ11はオフ、第2のトランジスタ12はオン、第3のトランジスタ14はオフになる。第2のトランジスタ12はソースフォロワ出力のため、ハイサイドスイッチ3のゲート電圧VGは、内部電源線13の電位よりも第2のトランジスタ12のしきい値電圧Vthだけ高い第1の電圧V1になる図2e。なお、図2eにおいては、電源端子2の電位VINを基準にして、ゲート電圧VGを表している。ここで、第1の電圧V1は、内部電源電圧VI2よりも低く設定されている。ハイサイドスイッチ3のオン抵抗Ronは、内部電源電圧VI2を供給した場合よりも大きい値になっている。そのため、寄生ダイオードDLの逆方向電流はオン抵抗Ronに制限され、ハイサイドスイッチ3の電流IHとして流れる図2gの一点鎖線Rで囲んだ部分。遅延回路16の出力の信号VRは、時定数に従って低下する図2c。第1の期間T1において、信号VRは、NOR15の論理しきい電圧よりも低下する。信号VDは、ハイレベルに変化する図2d。信号VDは、ハイサイド制御信号VHの立上がりを第1の期間T1だけ遅延させた信号になる。ハイサイド制御信号VHがハイレベルに変化してから第1の期間T1経過後、信号VDは、ハイレベルになる。このとき、出力電圧VLXは、ハイレベルである図2fの一点鎖線Pで囲んだ部分。第3のトランジスタ14は、オンになり、ゲート電圧VGは、第2の電圧V2=-VI2になる。出力電圧VLXは、電源電圧VINまで上昇する図2f。このとき、寄生ダイオードDLの逆方向回復時間Trrとほぼ等しい第1の期間T1を経過しているため、寄生ダイオードDLの逆方向回復電流はすでに減少している。ハイサイドスイッチ3の電流IHは、ほぼ直線的に上昇していく図2g。ハイサイド制御信号VHがローレベル、ローサイド制御信号VLがハイレベルに変化すると、ハイサイドスイッチ3はオフ、ローサイドスイッチ4はオンに切り替えられる。次サイクル以降、同様の動作が繰り返される。このように、駆動回路7は、ハイサイド制御信号VHがローレベル、ローサイド制御信号VLがハイレベルのとき、ハイサイドスイッチ3をオフ、ローサイドスイッチ4をオンに切り替える。このとき、ローサイドスイッチ4に誘導性負荷6の回生電流が流れる。また、ハイサイド制御信号VHがハイレベル、ローサイド制御信号VLがローレベルに変化したとき、ローサイドスイッチ4をオフに切り替える。同時に、ハイサイドスイッチ3の制御端子に第1の期間T1の間は、第1の電圧V1を供給する。このとき、ハイサイドスイッチ3の電流IHは、オン抵抗Ronに制限されたローサイドスイッチ4の寄生ダイオードDLの逆方向回復電流が流れることになる。そして、第1の期間経過後は、第1の電圧V1よりも高い第2の電圧V2として電源電圧VINを供給してハイサイドスイッチ3をオンに切り替える。このときのハイサイドスイッチ3のオン抵抗は、第1の期間T1における値よりも小さくなっている。スイッチング回路1においては、ハイサイドスイッチ3がオフからオンに変化するときの第1の期間T1の間ゲート駆動電圧を低くすることにより、寄生ダイオードDLの逆方向回復電流が抑制される。そして第1の期間T1の経過後、寄生ダイオードDLに流れる電流がなくなるころに、ハイサイドスイッチ3のゲート駆動電圧が高くなり、オン抵抗をより小さくする。なお、第1の期間T1の間に、出力端子5と接地端子GNDとが短絡した場合でも、ハイサイドスイッチ3を流れる電流IHは、比較的高いオン抵抗により制限された値になる。図3は、ゲートソース間電圧Vgsとオン抵抗Ronとの関係を表す特性図である。図3においては、ハイサイドスイッチ3のゲートソース間電圧Vgsを横軸、オン抵抗Ronを縦軸にとり、オン抵抗Ronのゲートソース間電圧Vgs依存性を表している。なお、各電圧は絶対値を表している。しきい値電圧Vth以上のゲートソース間電圧Vgsに対して、オン抵抗Ronは単調に低下する。ゲート電圧VGは、電源端子2の電位VINを基準にしているため、ゲート電圧VGは、ハイサイドスイッチ3のゲートソース間電圧Vgsと等しい。ゲート電圧VGが第1の電圧V1のとき、オン抵抗はRon1である。ゲート電圧が第2の電圧V2=VI2のとき、オン抵抗はRon2である。ここで、|Vgs1|<|Vgs2|、Ron1>Ron2になっている。図4は、ハイサイドスイッチの状態を表す特性図であり、aはオン抵抗Ron、bはハイサイド電流IHを表す。図4aにおいては、横軸に時間t、縦軸にオン抵抗Ronをとり、ハイサイドスイッチ3のオン抵抗Ronの時間変化を表している。図4bにおいては、横軸に時間t、縦軸にハイサイドスイッチ3の電流IHをとり、電流IHの時間変化を表している。時間t=0でハイサイド制御信号VHがローレベルからハイレベルに変化した場合において、第1の期間T1の間、オン抵抗Ronは、Ron1になる。第1の期間T1経過後、オン抵抗Ronは、Ron1よりも小さいRon2になる。ハイサイドスイッチ3の電流IHは、第1の期間T1の間、比較的大きいオン抵抗Ron1のために、オン抵抗Ron2の場合に流れる寄生ダイオードDLの逆方向回復電流Irrよりも小さい値に制限されている。したがって、スイッチングノイズが低減され、動作効率が向上する。なお、図4bにおいては、第1の期間T1が寄生ダイオードDLの逆方向回復時間Trrと等しい場合の電流IHを例示している。しかし、第1の期間T1は、寄生ダイオードDLの逆方向回復時間Trrと等しくなくてもよい。例えば、第1の期間T1は、寄生ダイオードDLの逆方向回復時間Trr以下に設定してもよい。この場合、第1の期間T1の間は、比較的大きいオン抵抗Ron1により電流IHは制限され、第1の期間T1経過後も逆方向回復時間Trrまでは、寄生ダイオードDLの逆方向回復電流Irrが流れることになる。しかし、第1の期間T1を設定せず、時間t=0でオン抵抗をRon2の小さい値に設定した場合と比較すると、流れる逆方向回復電流Irrは小さくなる。そのため、第1の期間T1を設定しない場合と比較して、スイッチングノイズが低減され、動作効率が向上する。また、第1の期間T1を逆方向回復時間Trrと等しく設定した場合と比較して、オン抵抗の小さい期間が長くなるため、動作効率が向上する。また、第1の期間T1は、寄生ダイオードDLの逆方向回復時間Trrよりも大きく設定してもよい。この場合、逆方向回復時間Trr経過後も第1の期間T1が経過するまでの間は、比較的大きいオン抵抗Ron1に保たれることになる。しかし、第1の期間T1が、ハイサイド制御信号VHがハイレベルである期間、すなわちハイサイドスイッチ3がオンしている期間と比較して十分短ければ、動作効率の低下はわずかである。なお、図1に表したスイッチング回路1においては、第1のトランジスタ11及び第2のトランジスタ12は、PMOS、第3のトランジスタ14は、NMOSでそれぞれ構成されている。しかし、第1のトランジスタ11及び第2のトランジスタ12は、NMOS、第3のトランジスタ14は、PMOSでそれぞれ構成されてもよい。第2の実施形態図5は、第2の実施形態に係るスイッチング回路の構成を例示する回路図である。スイッチング回路1aにおいては、ハイサイドスイッチ3、ローサイドスイッチ4、駆動回路7aを備える。スイッチング回路1aは、図1に表したスイッチング回路1の駆動回路7を駆動回路7aに置き換えた構成である。また、駆動回路7aは、図1に表した駆動回路7のINV8を論理積の否定回路NAND22に置き換え、さらに短絡検出回路17を追加した構成である。これ以外については、図1に表したスイッチング回路1と同様である。駆動回路7aにおいては、ハイサイド制御信号VHは、NAND22、INV9、10を介して、第1のトランジスタ11、第2のトランジスタ12に入力される。第1及び第2のトランジスタ11、12は、PMOSで構成され、電源端子2と内部電源線13との間に直列に接続されている。第1のトランジスタ11のソースは、電源端子2に接続され、ドレインは、制御端子18に接続されている。第1のトランジスタ11のゲートは、INV9の出力に接続されている。第2のトランジスタ12のソースは、制御端子18に接続され、ドレインは、内部電源線13に接続されている。第2のトランジスタ12のゲートは、INV10の出力に接続されている。また、第3のトランジスタ14は、第2のトランジスタ12と並列に接続されている。第3のトランジスタ14は、NMOSで構成され、ドレインは、制御端子18に接続され、ソースは内部電源線13に接続されている。第3のトランジスタ14のゲートは、NOR15の出力に接続されている。NOR15は、NAND22の出力と、NAND22の出力を遅延回路16で遅延させた信号VRと、の論理和信号VDを生成する。なお、遅延回路16は、抵抗とコンデンサとで構成されている。信号VDは、NAND8の出力の立ち上がりはそのままで、立ち下がりだけを遅延させ、さらに反転させた信号である。なお、遅延時間は、ローサイドスイッチ4の寄生ダイオードDLの逆方向回復時間Trrとほぼ等しい第1の期間T1に設定される。また、短絡検出回路17は、出力端子5と接地端子GNDとの短絡を検出する。図5においては、短絡検出回路17は、D型フリップフロップDFFで構成されている。DFFのクロック端子CKには、信号VDが入力され、DFFの入力端子Dには出力電圧VLXが入力される。DFFの出力端子Qに短絡検出信号VSが出力される。なお、短絡検出回路17のDFFは、信号VDの立ち上がりエッジでクロックされる。NAND22は、ハイサイド制御信号VHと短絡検出信号VSとの論理積の否定を生成する。なお、図6において説明するように、NAND22は、短絡検出信号VSで、ハイサイド制御信号VHをマスクしている。また、短絡検出回路17を構成するDFFは、初期状態として、短絡を検出しない状態、すなわちハイレベルを出力する状態にセットされる。なお、DFFを外部からセットして初期状態に戻せるように、スイッチング回路1aにセット端子を設けてもよい。内部電源線13には、電源端子2に対して、-VI2の電圧が供給されている。NAND22、INV9、10などの駆動回路7の内部の各論理回路には、内部電源電圧としてVI2が供給されている。駆動回路7aの内部の各論理回路は、内部電源線13の電位を基準として動作する。上記のとおり、第1のトランジスタ11、第2のトランジスタ12及び第3のトランジスタ14は、制御端子18に接続されている。駆動回路7aは、ハイサイド制御信号VH、出力電圧VLXに応じて、ハイサイドスイッチ3のゲート電圧制御端子の電圧VGを制御する。また、駆動回路7aは、ローサイド制御信号VLをそのままの論理でローサイドスイッチ4のゲートに出力する。次にスイッチング回路1の動作について説明する。図6は、図5に表したスイッチング回路の主要な信号のタイミングチャートであり、aはハイサイド制御信号VH、bはローサイド制御信号VL、cは信号VR、dは信号VD、eはゲート電圧VG、fは出力電圧VLX、gは短絡検出信号VS、hはハイサイド電流IHを表す。なお、図6bにおいては、ローサイドスイッチ4がオンまたはオフに制御されていることを、それぞれON、OFFで表している。また、図6eにおいては、ハイサイドスイッチ3がオンまたはオフに制御されていることを、それぞれON、OFFで表している。図6においては、ハイサイド制御信号VHとして、ハイレベルとローレベルとを周期的に繰り返す矩形波を入力した場合を例示している図6a。また、ローサイド制御信号VLは、ハイサイド制御信号VHを反転した信号である図6b。なお、ハイサイドスイッチ3とローサイドスイッチ4とが同時にオンになることを避けるために設けられるデッドタイムは、省略している。ハイサイド制御信号VHがローレベル、ローサイド制御信号VLがハイレベルのとき図6a、b、ハイサイドスイッチ3はオフ、ローサイドスイッチ4はオンである。このとき、出力電圧VLXはローレベルである図6f。また、信号VDは、ローレベルである図6d。また、ローサイドスイッチ4には、誘導性負荷6の回生電流が流れている。ローサイド制御信号VLがハイレベルからローレベルに変化すると図6b、ハイサイド制御信号VHはローレベルからハイレベルに変化する図6a。ローサイドスイッチ4はオフになり、ローサイドスイッチ4を流れていた回生電流は、寄生ダイオードDLを流れる。信号VDは、ハイサイド制御信号VHに対して第1の期間T1だけ遅延しているため、ローレベルである図6d。従って、短絡検出信号VSは、出力電圧VLXによらずハイレベルになる図6g。第1のトランジスタ11はオフ、第2のトランジスタ12はオン、第3のトランジスタ14はオフになる。第2のトランジスタ12はソースフォロワ出力のため、ハイサイドスイッチ3のゲート電圧VGは、内部電源線13の電位よりも第2のトランジスタ12のしきい値電圧Vthだけ高い第1の電圧V1になる図6e。なお、図6eにおいては、電源端子2の電位VINを基準にして、ゲート電圧VGを表している。ここで、第1の電圧V1は、内部電源電圧VI2よりも低く設定されている。ハイサイドスイッチ3のオン抵抗Ronは、内部電源電圧VI2を供給した場合よりも大きい値になっている。そのため、寄生ダイオードDLの逆方向電流はオン抵抗Ronに制限され、ハイサイドスイッチ3の電流IHとして流れる図6hの一点鎖線Rで囲んだ部分。遅延回路16の出力の信号VRは、時定数に従って低下する図6c。第1の期間T1において、信号VRは、NOR15の論理しきい電圧よりも低下する。信号VDは、ハイレベルに変化する図6d。信号VDは、ハイサイド制御信号VHの立上がりを第1の期間T1だけ遅延させた信号になる。ハイサイド制御信号VHがローレベルに変化してから第1の期間T1経過後、信号VDは、ハイレベルになり図6d、短絡検出回路17のDFFがクロックされる。このとき、出力電圧VLXは、ハイレベルである図6fの一点鎖線Pで囲んだ部分。そのため、短絡検出回路17は、短絡を検出せず、短絡検出信号VSはハイレベルのままである図6g。第3のトランジスタ14は、オンになり、ゲート電圧VGは、第2の電圧V2=-VI2になる。出力電圧VLXは、電源電圧VINまで上昇する図6f。このとき、寄生ダイオードDLの逆方向回復時間Trrとほぼ等しい第1の期間T1を経過しているため、寄生ダイオードDLの逆方向回復電流はすでに減少している。ハイサイドスイッチ3の電流IHは、ほぼ直線的に上昇していく図6h。ハイサイド制御信号VHがローレベル、ローサイド制御信号VLがハイレベルに変化すると、ハイサイドスイッチ3はオフ、ローサイドスイッチ4はオンに切り替えられる。次サイクル以降、同様の動作が繰り返される。また、第1の期間T1の経過時に、出力電圧VLXがローレベルの場合図6fの一点破線Qで囲んだ部分、短絡検出回路17は、短絡を検出し短絡検出信号VSとしてローレベルを出力する図6g。NAND22にローレベルの短絡検出信号VSが入力され、NAND22は、ハイレベルを出力する。信号VDは、ローレベルになる。第1のトランジスタ11はオン、第2のトランジスタ12はオフ、第3のトランジスタ14はオフになる。したがって、ハイサイドスイッチ3は、オフに切り替えられ、ハイサイドスイッチ3の電流IHは0になる図6h。このように、駆動回路7aは、ハイサイド制御信号VHがローレベル、ローサイド制御信号VLがハイレベルのとき、ハイサイドスイッチ3をオフ、ローサイドスイッチ4をオンに切り替える。このとき、ローサイドスイッチ4に誘導性負荷6の回生電流が流れる。また、ハイサイド制御信号VHがハイレベル、ローサイド制御信号VLがローレベルに変化したとき、ローサイドスイッチ4をオフに切り替える。同時に、ハイサイドスイッチ3に第1の期間T1の間は、第1の電圧V1を供給する。このとき、ハイサイドスイッチ3の電流IHは、オン抵抗Ron=Ron1に制限されたローサイドスイッチ4の寄生ダイオードDLの逆方向回復電流が流れることになる。そして、第1の期間経過後は、第1の電圧V1よりも高い第2の電圧V2として電源電圧VINを供給してハイサイドスイッチ3をオンに切り替える。このときのハイサイドスイッチ3のオン抵抗Ron=Ron2は、第1の期間T1における値よりも小さくなっている。スイッチング回路1aにおいては、ハイサイドスイッチ3がオフからオンに変化するときの第1の期間T1の間ゲート駆動電圧を低くすることにより、寄生ダイオードDLの逆方向回復電流が抑制される。そして第1の期間T1の経過後、寄生ダイオードDLに流れる電流がなくなるころに、ハイサイドスイッチ3のゲート駆動電圧が高くなり、オン抵抗をより小さくする。また、ハイサイド制御信号VHがローレベルからハイレベルに変化してから第1の期間T1の経過後に、出力端子5の出力電圧VLXがローレベルのままの場合、短絡検出信号VSがローレベルになる。NAND22は、ハイレベルを出力して、ハイサイドスイッチ3をオフさせる。ハイサイドスイッチ3に過電流が連続的に流れるのを防ぎ、破壊を防止する。なお、第1の期間T1の間に、出力端子5と接地端子GNDとが短絡した場合でも、ハイサイドスイッチ3を流れる電流IHは、比較的高いオン抵抗Ron=Ron1により制限された値になる。図7は、第2の実施形態に係るスイッチング回路の他の構成を例示する回路図である。図7に表したように、スイッチング回路1bは、ハイサイドスイッチ3、ローサイドスイッチ4、駆動回路7bを備える。スイッチング回路1bは、図5に表したスイッチング回路1aの駆動回路7aを駆動回路7bに置き換えた構成である。ローサイドスイッチ4のゲート制御端子18に第1の電圧V1及び第2の電圧V2が供給される点以外、ハイサイドスイッチ3、ローサイドスイッチ4については、スイッチング回路1aと同様である。駆動回路7bにおいては、ローサイド制御信号VLは、論理積回路AND19、INV9、10を介して、第1のトランジスタ11、第2のトランジスタ12に入力される。第1及び第2のトランジスタ11、12は、NMOSで構成され、内部電源線13と接地端子GNDとの間に直列に接続されている。第1のトランジスタ11のソースは、接地端子GNDに接続され、ドレインは、ローサイドスイッチ4のゲート制御端子18に接続されている。第1のトランジスタ11のゲートは、INV9の出力に接続されている。第2のトランジスタ12のソースは、制御端子18に接続され、ドレインは、内部電源線13に接続されている。第2のトランジスタ12のゲートは、INV10の出力に接続されている。また、第3のトランジスタ14は、第2のトランジスタ12と並列に接続されている。第3のトランジスタ14は、PMOSで構成され、ドレインは、制御端子18に接続され、ソースは内部電源線13に接続されている。第3のトランジスタ14のゲートは、NAND20の出力に接続されている。NAND20は、AND19の出力と、AND19の出力を遅延回路16で遅延させた信号VRと、の論理積の否定信号VDを生成する。なお、遅延回路16は、抵抗とコンデンサとで構成されている。信号VDは、AND19の出力の立ち下がりはそのままで、立ち上がりだけを遅延させ、さらに反転させた信号である。なお、遅延時間は、図2及び図4において説明したように、例えば、第1の期間T1に設定することができる。また、短絡検出回路17aは、出力端子5と電源端子2との短絡を検出する。図7においては、短絡検出回路17aは、D型フリップフロップDFFで構成されている。DFFのクロック端子CKには、信号VDが入力され、DFFの入力端子Dには出力電圧VLXが入力される。DFFの出力端子Qに短絡検出信号VSが出力される。なお、短絡検出回路17aのDFFは、信号VDの立ち下がりエッジでクロックされる。AND19は、ローサイド制御信号VLと短絡検出信号VSの否定との論理積を生成する。なお、図8において説明するように、AND19は、短絡検出信号VSの否定で、ローサイド制御信号VLをマスクしている。また、短絡検出回路17aを構成するDFFは、初期状態として、短絡を検出しない状態、すなわちローレベルを出力する状態にリセットされる。なお、DFFを外部からリセットして初期状態に戻せるように、スイッチング回路1bにリセット端子を設けてもよい。内部電源線13には、接地端子GNDに対して、VI1の電圧が供給されている。AND19、INV9、10などの駆動回路7bの内部の各論理回路には、電源電圧としてVI1が供給されている。駆動回路7bの内部の各論理回路は、接地端子GNDを基準として動作する。上記のとおり、第1のトランジスタ11、第2のトランジスタ12及び第3のトランジスタ14は、制御端子18に接続されている。図8において説明するように、駆動回路7bは、ローサイド制御信号VL、出力電圧VLXに応じてローサイドスイッチ4のゲート電圧VGを制御する。また、駆動回路7bは、ハイサイド制御信号VHをINV21で反転してハイサイドスイッチ3のゲートに出力する。次にスイッチング回路1aの動作について説明する。図8は、図7に表したスイッチング回路の主要な信号のタイミングチャートであり、aはハイサイド制御信号VH、bはローサイド制御信号VL、cは信号VR、dは信号VD、eはゲート電圧VG、fは出力電圧VLX、gは短絡検出信号VSを表す。図8においては、ローサイド制御信号VLとして、ハイレベルとローレベルとを周期的に繰り返す矩形波を入力した場合を例示している図8b。また、ハイサイド制御信号VHは、ローサイド制御信号VLを反転した信号である図8a。なお、ハイサイドスイッチ3とローサイドスイッチ4とが同時にオンになることを避けるために設けられるデッドタイムは、省略している。なお、図8aにおいては、ハイサイドスイッチ3がオンまたはオフに制御されていることを、それぞれON、OFFで表している。また、図8eにおいては、ローサイドスイッチ4がオンまたはオフに制御されていることを、それぞれON、OFFで表している。ハイサイド制御信号VHがハイレベル、ローサイド制御信号VLがローレベルのとき図8a、b、ハイサイドスイッチ3はオン、ローサイドスイッチ4はオフである。このとき、出力電圧VLXはハイレベルである図8f。また、信号VDは、ハイレベルである図8d。ハイサイド制御信号VHがハイレベルからローレベルに変化すると図8a、ローサイド制御信号VLはローレベルからハイレベルに変化する図8b。ハイサイドスイッチ3はオフになる。信号VDは、ローサイド制御信号VLに対して第1の期間T1だけ遅延しているため、ハイレベルである図8d。したがって、短絡検出信号VSは、出力電圧VLXによらずローレベルである図8g。第1のトランジスタ11はオフ、第2のトランジスタ12はオン、第3のトランジスタ14はオフになる。第2のトランジスタ12はソースフォロワ出力のため、ローサイドスイッチ4のゲート電圧VGは、第2のトランジスタ12のしきい値電圧Vthだけ内部電源電圧VI1よりも低い第1の電圧V1になる図8e。なお、図8eにおいては、接地電位の0Vを基準にして、ゲート電圧VGを表している。ここで、第1の電圧V1は、内部電源電圧VI1よりも低く設定されている。ローサイドスイッチ4のオン抵抗Ronは、内部電源電圧VI1を供給した場合よりも大きい値になっている。そのため、ローサイドスイッチ4の電流Ilは、オン抵抗Ronに制限される。遅延回路16の出力の信号VRは、時定数に従って上昇する図8c。第1の期間T1において、信号VRは、NOR15の論理しきい電圧よりも高くなる。信号VDは、ローレベルに変化する図8d。信号VDは、ローサイド制御信号VLの立上がりを第1の期間T1だけ遅延させ、さらに反転させた信号になる。ローサイド制御信号VLがハイレベルに変化してから第1の期間T1経過後、信号VDは、ローレベルになり図8d、短絡検出回路17aのDFFがクロックされる。このとき、出力電圧VLXは、ローレベルである図8fの一点鎖線Pで囲んだ部分。そのため、短絡検出回路17aは、短絡を検出せず、短絡検出信号VSはローレベルのままである図8h。第3のトランジスタ14は、オンになり、出力電圧VLXは、接地電位0Vまで低下する図8f。ローサイド制御信号VLがローレベル、ハイサイド制御信号VHがハイレベルに変化すると、ローサイドスイッチ4はオフ、ハイサイドスイッチ3はオンに切り替えられる。次サイクル以降、同様の動作が繰り返される。また、第1の期間T1の経過時に、出力電圧VLXがハイレベルの場合図8fの一点破線Qで囲んだ部分、短絡検出回路17aは、短絡を検出してハイレベルを出力する図8h。AND19にハイレベルの短絡検出信号VSが入力され、AND19は、ローレベルを出力する。信号VDは、ハイレベルになる。第1のトランジスタ11はオン、第2のトランジスタ12はオフ、第3のトランジスタ14はオフになる。したがって、ローサイドスイッチ4は、オフに切り替えられる。このように、駆動回路7bは、ハイサイド制御信号VHがハイレベル、ローサイド制御信号VLがローレベルのとき、ハイサイドスイッチ3をオン、ローサイドスイッチ4をオフに切り替える。また、ハイサイド制御信号VHがローレベル、ローサイド制御信号VLがハイレベルに変化したとき、ハイサイドスイッチ3をオフに切り替える。同時に、ローサイドスイッチ4に第1の期間T1の間は、第1の電圧V1を供給する。このとき、ローサイドスイッチ4の電流ILは、オン抵抗Ron=Ron1に制限される。そして、第1の期間経過後は、第1の電圧V1よりも高い第2の電圧V2として内部電源電圧VI1を供給してローサイドスイッチ4をオンに切り替える。このときのローサイドスイッチ4のオン抵抗Ron=Ron2は、第1の期間T1における値Ron1よりも小さくなっている。スイッチング回路1bにおいては、ローサイドスイッチ4がオフからオンに変化するときの第1の期間T1の間、ゲート駆動電圧を低くすることにより、ローサイドスイッチ4の電流を制限している。そのため、出力端子5が電源端子2と短絡した場合でも、ローサイドスイッチ4に過電流が流れるのを防ぎ、破壊を防止すことができる。また、ローサイド制御信号VLがローレベルからハイレベルに変化してから第1の期間T1の経過後に、出力端子5の出力電圧VLXがハイレベルのままの場合、短絡検出信号VSがハイレベルになる。AND19は、ローレベルを出力して、ローサイドスイッチ4をオフさせる。そのため、ローサイドスイッチ4に過電流が連続的に流れるのを防ぎ、破壊を防止する。なお、図1、図5、図7にそれぞれ表したスイッチング回路1、1a、1bにおいては、ハイサイドスイッチ3は、PMOS、ローサイドスイッチ4は、NMOSでそれぞれ構成されている。しかし、ハイサイドスイッチ3、ローサイドスイッチ4は、ともにNMOS、PMOSでもよい。また、図7に表したスイッチング回路1bにおいては、第1のトランジスタ11及び第2のトランジスタ12は、NMOS、第3のトランジスタ14は、PMOSでそれぞれ構成されている。しかし、第1のトランジスタ11及び第2のトランジスタ12は、PMOS、第3のトランジスタ14は、NMOSでそれぞれ構成されてもよい。また、図1、図5にそれぞれ表したスイッチング回路1、1aにおいては、内部電源線13に内部電源電圧-VI2を供給している。しかし、内部電源電圧-VI2を供給せず、内部電源線13は、接地端子GNDに接続されていてもよい。また、図7に表したスイッチング回路1bにおいては、内部電源線13に内部電源電圧VI1を供給している。しかし、内部電源電圧VI1を供給せず、内部電源線13は、電源端子2に接続されていてもよい。第3の実施形態図9は、第3の実施形態に係るDC-DCコンバータの構成を例示する回路図である。図9に表したように、DC-DCコンバータ30においては、スイッチング回路1aに、スイッチング回路1aを制御する制御回路31が追加されている。スイッチング回路1aについては、図5に表したスイッチング回路1aと同様である。また、DC-DCコンバータ32においては、スイッチング回路1aの出力端子5に、インダクタ33の一端が接続されている。インダクタ33の他端と接地端子GNDとの間に、帰還抵抗34と35とが直列に接続されている。さらに、平滑コンデンサ36が、インダクタ33の他端と接地端子GNDとの間に接続されている。帰還抵抗34、35は、インダクタ33の他端の出力電圧VOUTを分圧した電圧VFBを制御回路31に帰還する。制御回路31は、スイッチング回路1にハイサイド制御信号VH、ローサイド制御信号VLを出力する。制御回路31は、インダクタ33の他端の出力電圧VOUTに応じて、スイッチング回路1aを制御する。図10は、図9に表したDC-DCコンバータの主要な信号のタイミングチャートであり、aはハイサイド制御信号VH、bはローサイド制御信号VL、cはゲート電圧VG、dはスイッチング回路の出力電圧VLX、eはハイサイド電流IH、fはローサイド電流IL、gはインダクタ電流ILLを表す。なお、図10bにおいては、ローサイドスイッチ4がオンまたはオフに制御されていることを、それぞれON、OFFで表している。また、図10cにおいては、ハイサイドスイッチ3がオンまたはオフに制御されていることを、それぞれON、OFFで表している。また、ハイサイドスイッチ3とローサイドスイッチ4とが同時にオンになることを避けるために、デッドタイムTdが設けられている。ハイサイド制御信号VHがローレベル、ローサイド制御信号VLがハイレベルのとき図10a、b、ハイサイドスイッチ3のゲート電圧VGは、ハイレベルである図10c。ハイサイドスイッチ3はオフ、ローサイドスイッチ4はオンである。このとき、スイッチング回路1aの出力電圧出力端子5の電圧VLXは、ローレベルである図10d。ローサイドスイッチ4には、インダクタ33の電流ILLと等しい回生電流ILが流れている図10f、g。制御回路31がハイサイド制御信号VHをローレベルからハイレベル、ローサイド制御信号VLをハイレベルからローレベルに切り替えると図2a、b、ローサイドスイッチ4はオフになる。ローサイドスイッチ4を流れていた回生電流ILは、寄生ダイオードDLを流れる。また、ゲート電圧VGは、第1の期間T1の間、第1の電圧V1になる図10c。ここで、第1の電圧V1は、図2において説明したように、内部電源電圧VI2よりも低く設定されている。ハイサイドスイッチ3のオン抵抗Ron=Ron1は、内部電源電圧VI2を供給した場合よりも大きい値になっている。そのため、寄生ダイオードDLの逆方向電流はオン抵抗Ron=Ron1に制限され、ハイサイドスイッチ3の電流IHとして流れる図10eの一点鎖線Rで囲んだ部分。インダクタ33の電流ILLは増加していく図10g。ハイサイド制御信号VHがハイレベルに変化してから第1の期間T1経過後、出力電圧VLXは、ハイレベルであるため図10dの一点鎖線Pで囲んだ部分、短絡検出回路17は、短絡を検出せず、ゲート電圧VGは、第2の電圧V2=-VI2になる図10c。スイッチング回路1aの出力電圧VLXは、電源電圧VINまで上昇する図10d。このとき、寄生ダイオードDLの逆方向回復時間Trrとほぼ等しい第1の期間T1を経過しているため、寄生ダイオードDLの逆方向回復電流はすでに減少している。ハイサイドスイッチ3の電流IH及びインダクタ33の電流ILLは、ほぼ直線的に上昇していく図10e、g。制御回路31がハイサイド制御信号VHをローレベル、ローサイド制御信号VLをハイレベルに変化させと、ハイサイドスイッチ3はオフ、ローサイドスイッチ4はオンに切り替えられる。ローサイドスイッチ4には、インダクタ33の回生電流ILLが流れる図10f、g。次サイクル以降、同様の動作が繰り返される。また、第1の期間T1の経過時に、出力電圧VLXがローレベルの場合図10dの一点破線Qで囲んだ部分、短絡検出回路17は、短絡を検出して、ゲート電圧VGは、ハイレベルになる図10c。ハイサイドスイッチ3は、オフに切り替えられ、ハイサイドスイッチ3の電流IHは0になる図10e。このように、DC-DCコンバータ32においては、ハイサイド制御信号VHがローレベル、ローサイド制御信号VLがハイレベルのとき、ハイサイドスイッチ3をオフ、ローサイドスイッチ4をオンに切り替える。このとき、ローサイドスイッチ4にインダクタ33の電流ILLに等しい回生電流ILが流れる。また、ハイサイド制御信号VHがハイレベル、ローサイド制御信号VLがローレベルに変化したとき、ローサイドスイッチ4をオフに切り替える。同時に、ハイサイドスイッチ3を第1の期間T1の間は、第1の電圧V1を供給してオンに切り替える。このとき、ハイサイドスイッチ3の電流IHは、オン抵抗Ron=Ron1に制限されたローサイドスイッチ4の寄生ダイオードDLの逆方向回復電流が流れることになる。そして、第1の期間経過後は、第1の電圧V1よりも高い第2の電圧V2として電源電圧VINを供給する。このときのハイサイドスイッチ3のオン抵抗Ron=Ron2は、第1の期間T1における値よりも小さくなっている。DC-DCコンバータ32においては、ハイサイドスイッチ3がオフからオンに変化するときの第1の期間T1の間ゲート駆動電圧を低くすることにより、寄生ダイオードDLの逆方向回復電流が抑制される。そして第1の期間T1の経過後、寄生ダイオードDLに流れる電流がなくなるころに、ハイサイドスイッチ3のゲート駆動電圧が高くなり、オン抵抗をより小さくする。また、ハイサイド制御信号VHがローレベルからハイレベルに変化してから第1の期間T1の経過後に、出力端子5の出力電圧VLXがローレベルのままの場合、短絡が検出され、ゲート駆動電圧にハイレベルを出力して、ハイサイドスイッチ3をオフさせる。ハイサイドスイッチ3に過電流が連続的に流れるのを防ぎ、破壊を防止する。なお、第1の期間T1の間に、出力端子5と接地端子GNDとが短絡した場合でも、ハイサイドスイッチ3を流れる電流IHは、比較的高いオン抵抗により制限された値になる。図9においては、スイッチング回路1aを用いたDC-DCコンバータ32の構成を例示した。しかし、スイッチング回路1、1bを用いてDC-DCコンバータを構成することもできる。すなわち、図9に表したスイッチング回路1aを、図1に表したスイッチング回路1または図7に表したスイッチング回路1bに置き換えた構成である。図11は、図9に表したDC-DCコンバータの主要な信号の他のタイミングチャートであり、aはハイサイド制御信号VH、bはローサイド制御信号VL、cはゲート電圧VG、dはスイッチング回路の出力電圧VLX、eはハイサイド電流IH、fはローサイド電流IL、gはインダクタ電流ILLを表す。図11においては、スイッチング回路1bを用いたDC-DCコンバータの主要な信号を表している。なお、図11aにおいては、ハイサイドスイッチ3がオンまたはオフに制御されていることを、それぞれON、OFFで表している。また、図11cにおいては、ローサイドスイッチ4がオンまたはオフに制御されていることを、それぞれON、OFFで表している。また、ハイサイドスイッチ3とローサイドスイッチ4とが同時にオンになることを避けるために、デッドタイムTdが設けられている。ハイサイド制御信号VHがローレベル、ローサイド制御信号VLがハイレベルのとき図11a、b、ローサイドスイッチ4のゲート電圧VGは、ローレベルである図11c。ハイサイドスイッチ3はオン、ローサイドスイッチ4はオフである。このとき、スイッチング回路1bの出力電圧出力端子5の電圧VLXは、ハイレベルである図11d。ローサイドスイッチ4には、インダクタ33の電流ILLと等しい回生電流ILが流れている図11f、g。制御回路31がハイサイド制御信号VHをハイレベルからローレベル、ローサイド制御信号VLをローレベルからハイレベルに切り替えると図2a、b、ハイサイドスイッチ3はオフになる。ローサイドスイッチ4のゲート電圧VGは、第1の期間T1の間、第1の電圧V1になる図11c。ここで、第1の電圧V1は、図8において説明したように、内部電源電圧VI1よりも低く設定されている。ローサイドスイッチ4のオン抵抗Ronは、内部電源電圧VI1を供給した場合よりも大きい値になっている。そのため、ローサイドスイッチ4の電流ILは、オン抵抗Ron=Ron1に制限される図11f。インダクタ33の電流ILLは減少していく図10g。ローサイド制御信号VLがハイレベルに変化してから第1の期間T1経過後、出力電圧VLXは、ローレベルであるため図11dの一点鎖線Pで囲んだ部分、短絡は検出されず、ゲート電圧VGは、第2の電圧V2=VI1になる図11c。スイッチング回路1bの出力電圧VLXは、接地端子GNDの電位0Vまで低下する図11d。ローサイドスイッチ4の電流IL及びインダクタ33の電流ILLは、ほぼ直線的に減少していく図11f、g。制御回路31がハイサイド制御信号VHをハイレベル、ローサイド制御信号VLをローレベルに変化させと、ハイサイドスイッチ3はオン、ローサイドスイッチ4はオフに切り替えられる。ハイサイドスイッチ3には、ローサイドスイッチ4の寄生ダイオードDLの逆方向回復電流Irrにより電流IHが流れる図10e。次サイクル以降、同様の動作が繰り返される。また、第1の期間T1の経過時に、出力電圧VLXがハイレベルの場合図11dの一点破線Qで囲んだ部分、短絡が検出されてゲート電圧VGは、ローレベルになる図11c。ローサイドスイッチ4は、オフに切り替えられ、ローサイドスイッチ4の電流ILは0になる図10f。このように、スイッチング回路1bを用いた場合、ハイサイド制御信号VHがハイレベル、ローサイド制御信号VLがローレベルのとき、ハイサイドスイッチ3をオン、ローサイドスイッチ4をオフに切り替える。このとき、ハイサイドスイッチ3にローサイドスイッチ4の寄生ダイオードDLの逆方向回復電流Irrにより電流IHが流れる。また、ハイサイド制御信号VHがローレベル、ローサイド制御信号VLがハイレベルに変化したとき、ハイサイドスイッチ3をオフに切り替える。同時に、ローサイドスイッチ4に第1の期間T1の間は、第1の電圧V1を供給する。このとき、ローサイドスイッチ4の電流ILは、オン抵抗Ron=Ron1に制限される。そして、第1の期間経過後は、第1の電圧V1よりも高い第2の電圧V2として内部電源電圧VI1を供給してローサイドスイッチ4をオンに切り替える。このときのローサイドスイッチ4のオン抵抗Ron=Ron2は、第1の期間T1における値よりも小さくなっている。このように、ローサイドスイッチ4がオフからオンに変化するときの第1の期間T1の間ゲート駆動電圧を低くすることにより、ローサイドスイッチ4を流れる電流を制限することができる。そして第1の期間T1の経過後、ローサイドスイッチ4のゲート駆動電圧が高くなり、オン抵抗をより小さくする。そのため、ローサイド制御信号VLがローレベルからハイレベルに変化してから第1の期間T1の経過後に、出力端子5の出力電圧VLXがハイレベルの場合、短絡が検出され、ゲート駆動電圧にローレベルを出力して、ローサイドスイッチ4をオフさせる。ローサイドスイッチ4に過電流が連続的に流れるのを防ぎ、破壊を防止する。なお、第1の期間T1の間に、出力端子5と電源端子2とが短絡した場合でも、ローサイドスイッチ4を流れる電流ILは、比較的高いオン抵抗により制限された値になる。なお、スイッチング回路1、1a、1bを用いたDC-DCコンバータについて説明した。しかし、スイッチング回路としては、図1に表したスイッチング回路1または図5に表したスイッチング回路1aにおいて、内部電源線13を接地端子GNDに接続してもよい。図7に表したスイッチング回路1bにおいて、内部電源線13を電源端子2に接続してもよい。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。