"以下の工程を含むことを特徴とする半導体装置の製造方法:a半導体基板の主面上にパッド絶縁膜を形成する工程;b所定の領域の前記パッド絶縁膜および前記半導体基板を順次加工して、前記半導体基板の主面に、0.2μm以下の幅を有する第1溝および1.0μm以上の幅を有する第2溝を含む複数の溝を形成する工程;c前記複数の溝の側面および底面を熱酸化する工程;d前記複数の溝の内部を含む前記半導体基板の主面上に、塗布法によりポリシラザンを含有する溶液を塗布して、前記複数の溝の内部に埋め込む最初の絶縁膜としての第1ポリシラザン膜を形成する工程、ここで、前記d工程では、前記第1溝の内部は全て前記第1ポリシラザン膜で埋めて、前記第2溝の内部は全て前記第1ポリシラザン膜で埋めない。請求項1記載の半導体装置の製造方法において、前記d工程の後、さらに以下の工程を含むことを特徴とする半導体装置の製造方法:e水蒸気雰囲気で300°C~800°Cの熱処理を行い、前記第1ポリシラザン膜を酸化シリコン膜に転化して、第1埋め込み酸化膜を形成する工程;f前記第1埋め込み酸化膜の上面に、CVD法により第2埋め込み酸化膜を形成する工程;g前記第1埋め込み酸化膜および前記第2埋め込み酸化膜の表面を研磨して、平坦化する工程;h前記g工程の後、前記パッド絶縁膜を除去する工程。請求項1記載の半導体装置の製造方法において、前記d工程の後、さらに以下の工程を含むことを特徴とする半導体装置の製造方法:e水蒸気雰囲気で300°C~800°Cの熱処理を行い、前記第1ポリシラザン膜を酸化シリコン膜に転化して、第1埋め込み酸化膜を形成する工程;f前記第1埋め込み酸化膜の上面に、塗布法によりポリシラザンを含有する溶液を塗布して、第2ポリシラザン膜を形成する工程;g水蒸気雰囲気で300°C~800°Cの熱処理を行い、前記第2ポリシラザン膜を酸化シリコン膜に転化して、第2埋め込み酸化膜を形成する工程;h前記第1埋め込み酸化膜および前記第2埋め込み酸化膜の表面を研磨して、平坦化する工程;i前記h工程の後、前記パッド絶縁膜を除去する工程。請求項1記載の半導体装置の製造方法において、前記d工程の後、さらに以下の工程を含むことを特徴とする半導体装置の製造方法:e前記第1ポリシラザン膜の上面に、塗布法によりポリシラザンを含有する溶液を塗布して、第2ポリシラザン膜を形成する工程;f水蒸気雰囲気で300°C~800°Cの熱処理を行い、前記第1ポリシラザンを酸化シリコン膜に転化して、第1埋め込み酸化膜を形成し、同時に、前記第2ポリシラザン膜を酸化シリコン膜に転化して、第2埋め込み酸化膜を形成する工程;g前記第1埋め込み酸化膜および前記第2埋め込み酸化膜の表面を研磨して、平坦化する工程;h前記g工程の後、前記パッド絶縁膜を除去する工程。請求項1記載の半導体装置の製造方法において、前記d工程では、前記第1溝の内部に埋まる前記第1ポリシラザン膜の上面は前記パッド絶縁膜の上面よりも高く、かつ前記第2溝の内部に埋まる前記第1ポリシラザン膜の上面は前記パッド絶縁膜の上面よりも低いことを特徴とする半導体装置の製造方法。請求項5記載の半導体装置の製造方法において、前記第2溝の内部に埋まる前記第1ポリシラザン膜の上面は、前記半導体基板の主面よりも低いことを特徴とする半導体装置の製造方法。請求項1記載の半導体装置の製造方法において、前記d工程では、0.2μmよりも広く、1.0μmよりも狭い幅を有する第3溝の内部の全てに、前記第1ポリシラザン膜を埋めることを特徴とする半導体装置の製造方法。請求項1記載の半導体装置の製造方法において、前記パッド絶縁膜は窒化シリコン膜からなり、前記半導体基板の主面と前記パッド絶縁膜との間には酸化シリコン膜が形成されていることを特徴とする半導体装置の製造方法。以下の工程を含むことを特徴とする半導体装置の製造方法:a半導体基板の主面上にパッド絶縁膜を形成する工程;b所定の領域の前記パッド絶縁膜および前記半導体基板を順次加工して、前記半導体基板の主面に、0.2μm以下の幅を有する第1溝および1.0μm以上の幅を有する第2溝を含む複数の溝を形成する工程;c前記複数の溝の側面および底面を熱酸化する工程;d前記複数の溝の内部を含む前記半導体基板の主面上に、塗布法によりポリシラザンを含有する溶液を塗布して、前記複数の溝の内部に埋め込む最初の絶縁膜としての第1ポリシラザン膜を形成する工程;e水蒸気雰囲気で300°C~800°Cの熱処理を行い、前記第1ポリシラザン膜を酸化シリコン膜に転化して、第1埋め込み酸化膜を形成する工程;f前記第1埋め込み酸化膜の上面をエッチバックする工程;g前記第1埋め込み酸化膜の上面に、塗布法によりポリシラザンを含有する溶液を塗布して、第2ポリシラザン膜を形成する工程;h水蒸気雰囲気で300°C~800°Cの熱処理を行い、前記第2ポリシラザン膜を酸化シリコン膜に転化して、第2埋め込み酸化膜を形成する工程。請求項9記載の半導体装置の製造方法において、前記d工程では、前記第1溝の内部は全て前記第1ポリシラザン膜で埋めて、前記第2溝の内部は全て前記第1ポリシラザン膜で埋めないことを特徴とする半導体装置の製造方法。請求項9記載の半導体装置の製造方法において、前記d工程では、前記第1溝の内部に埋まる前記第1ポリシラザン膜の上面は前記パッド絶縁膜の上面よりも高く、かつ前記第2溝の内部に埋まる前記第1ポリシラザン膜の上面は前記パッド絶縁膜の上面よりも低いことを特徴とする半導体装置の製造方法。請求項11記載の半導体装置の製造方法において、前記f工程では、前記第1溝の内部に埋まる前記第1埋め込み酸化膜の上面が、前記パッド絶縁膜の上面よりも低くなるまでエッチバックすることを特徴とする半導体装置の製造方法。請求項11記載の半導体装置の製造方法において、前記第2溝の内部に埋まる前記第1ポリシラザン膜の上面は、前記半導体基板の主面よりも低いことを特徴とする半導体装置の製造方法。請求項9記載の半導体装置の製造方法において、前記d工程では、0.2μmよりも広く、1.0μmよりも狭い幅を有する第3溝の内部の全てに、前記第1ポリシラザン膜を埋めることを特徴とする半導体装置の製造方法。請求項9記載の半導体装置の製造方法において、前記パッド絶縁膜は窒化シリコン膜からなり、前記半導体基板の主面と前記パッド絶縁膜との間には酸化シリコン膜が形成されていることを特徴とする半導体装置の製造方法。請求項9記載の半導体装置の製造方法において、前記h工程の後、さらに以下の工程を含むことを特徴とする半導体装置の製造方法:i前記第1埋め込み酸化膜および前記第2埋め込み酸化膜の表面を研磨して、平坦化する工程;j前記i工程の後、前記パッド絶縁膜を除去する工程。塗布法による酸化膜の形成では、その材料に主としてポリペルヒドロシラザン{通称:ポリシラザンPolysilazane}が用いられている。ポリシラザンは-SiH2-NHn-の分子構造を有する高分子材料であり、水蒸気などとの酸化反応によってSiO2に転化する性質を有する。この性質を利用して素子分離用の酸化膜を形成することができる。以下に、ポリシラザンを材料とする塗布法を用いた素子分離用の酸化膜の形成方法について簡単に説明する。まず、複数の素子分離用の溝が形成された基板を用意し、この基板の主面上にジブチルエーテル等の有機溶剤にポリシラザンを溶解した溶液ポリシラザン溶液を塗布法スピンコート法により塗布する。続いて、大気中で150°C程度のベーク処理を行うことにより有機溶剤を蒸発させた後、水蒸気雰囲気等で300°C以上の熱処理を行うことにより、ポリシラザンをSiO2へ転化させて埋め込み酸化膜を形成する。続いて、余分な埋め込み酸化膜をCMPChemicalMechanicalPolishing法により除去する。続いて、フッ化水素HF等を含む溶液を用いたエッチバックによって、溝の内部の埋め込み酸化膜の厚さを調整することにより、素子分離部を形成する。しかしながら、ポリシラザンを材料とする塗布法を用いた素子分離用の酸化膜の形成方法については、以下に説明する種々の技術的課題が存在する。図21に示すように、狭い分離幅の溝以下、狭分離溝という102および広い分離幅の溝以下、広分離溝という103のいずれに対しても、これら溝の内部を完全に埋めるように、塗布法を用いて埋め込み酸化膜101は形成される。ここで、狭分離溝102は0.2μmm以下の溝幅代表的な溝幅は0.2μmを有し、広分離溝103は1.0μm以上の溝幅代表的な溝幅は1.0μmを有している。具体的には、基板100の主面に形成されたパッド絶縁膜104の上面よりも埋め込み酸化膜101の上面が高い位置となるように、埋め込み酸化膜101は形成される。この理由は、狭分離溝102および広分離溝103のそれぞれの内部が完全に埋め込み酸化膜101により埋まらない状態で、埋め込み酸化膜101に対してCMPを行うと、素子分離部に段差が形成されるとともに、その後の工程で形成される素子のパターン崩れが誘発されるからである。また、広分離溝103に埋まる埋め込み酸化膜101の上面の高さは、狭分離溝102に埋まる埋め込み酸化膜101の上面の高さに比べて低くなる傾向にある。そこで、パッド絶縁膜104の上面よりも広分離部103に埋まる埋め込み酸化膜101の上面の高さが高い位置になるように、埋め込み酸化膜101は形成される。ところが、本発明者らが検討したところ、0.2μm以下の幅を有する狭分離溝102の内部に、局所的にボイド105が形成されることが明らかとなった。このボイド105は、0.2μmよりも広い幅を有する溝の内部には形成され難く、例えば広分離溝103では確認することはできなかった。このボイド105の発生は、ポリシラザン溶液を塗布法により塗布する際の泡噛み表面に泡がついたままポリシラザン溶液が塗布され、泡の跡が未塗布となる、ポリシラザン溶液中に溶存する窒素ポリシラザン溶液の加圧圧送に使用される窒素の溶出、または300°C以上の熱処理における脱ガスなどが原因と考えられる。しかし、この状態で埋め込み酸化膜101に対してCMPが行われるので、パッド絶縁膜の上部近傍から狭分離溝102の上部にかけてボイド105が形成されていると、素子分離部に段差が形成されるとともに、その後の工程で形成される素子のパターン崩れが誘発される。さらに、本発明者らが検討したところ、上記ボイド105の有無に関係なく、狭分離溝102に埋まる埋め込み酸化膜101のフッ化水素等を含む溶液に対するエッチング速度が、広分離溝103に埋まる埋め込み酸化膜101のフッ化水素等を含む溶液に対するエッチング速度よりも速いことが明らかとなった。このエッチング速度の違いは、埋め込み酸化膜の101の密度の違いに起因すると考えられる。そのため、狭分離溝102の内部にボイド105が形成された状態で、埋め込み酸化膜101に対してCMPを行い、さらにフッ化水素等を含む溶液によるエッチバックを行うと、ボイド105はさらに大きくなるので、狭分離溝102における素子分離部の段差等の問題は深刻となる。本発明の目的は、塗布法を用いて形成した酸化膜を溝の内部に充填した溝型の素子分離部を有する半導体装置において、溝の内部におけるボイドの発生を抑制して、埋め込み不良を低減することのできる技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。この実施の形態は、溝型の素子分離部を有する半導体装置の製造方法である。半導体基板の主面に所定の幅を有する複数の溝を形成した後、複数の溝の内部に埋め込む最初の絶縁膜として、半導体基板の主面上にポリシラザン膜を形成する。この際、0.2μm以下の溝幅を有する狭分離溝の内部に埋まるポリシラザン膜の上面がパッド絶縁膜の上面よりも高く、かつ1.0μm以上の溝幅を有する広分離溝の内部に埋まるポリシラザン膜の上面がパッド絶縁膜の上面よりも低くなるように、ポリシラザン膜を形成する。続いて、300°C以上の熱処理を行うことにより、ポリシラザン膜を酸化シリコンSiO2からなる第1埋め込み酸化膜へ転化すると同時に、狭分離溝の上部に局所的に生じたボイドを消滅させる。続いて、第1埋め込み酸化膜の上面に第2埋め込み酸化膜を形成する。本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。塗布法を用いて形成される酸化膜を溝の内部に充填した溝型の素子分離部を有する半導体装置において、溝の内部におけるボイドの発生を抑制して、埋め込み不良を低減することができる。以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態において、ウエハと言うときは、SiSilicon単結晶ウエハを主とするが、それのみではなく、SOISiliconOnInsulatorウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。実施の形態1次に、本実施の形態1による溝型の素子分離部を適用した半導体装置の製造方法を図1~図15を用いて工程順に説明する。図1~図5および図7~図10は、素子分離部の製造工程を説明する要部断面図、図6は、塗布法により形成された埋め込み酸化膜に生じる欠陥ボイドの数の変化を説明するグラフ図、図11~図15は、半導体素子電界効果トランジスタの製造工程を説明する要部断面図である。まず、図1に示すように、例えば単結晶シリコンに、例えばボロンBなどのp型不純物を導入した半導体基板この段階では半導体ウエハと称する平面略円形状の半導体の薄板1を用意する。続いて、半導体基板1の主面上に、酸化シリコン膜2およびパッド絶縁膜3を順次形成する。パッド絶縁膜3は、例えば窒化シリコン膜からなる。酸化シリコン膜2の厚さは、例えば10nm程度、パッド絶縁膜3の厚さは、例えば0.05μm~0.2μm程度である。次に、リソグラフィ法およびドライエッチング法を用いて、パッド絶縁膜3、酸化シリコン膜2、および半導体基板1を順次加工することにより、半導体基板1の所望する領域に、互いに溝幅の異なる複数の溝を形成する。本実施の形態1では、これらのうち、互いに溝幅の異なる2つの溝のみを例示している。図中の符号4Sで示す溝は、例えば0.2μm以下の溝幅を有する溝狭分離溝、第1溝であり、符号4Lで示す溝は1.0μm以上の溝幅を有する溝広分離溝、第2溝である。溝4Sの最小溝幅は、例えば50nmである。また、溝4L,4Sの深さは、例えば半導体基板1の主面から0.15μm~0.4μm程度である。ここでは、溝4L,4Sの側面とパッド絶縁膜3の側面とがほぼ同一面となるように加工しているが、溝4L,4Sの側面がパッド絶縁膜3の側面よりもはみ出した状態、すなわちオフセットが付いた状態となるように加工してもよい。次に、図2に示すように、溝4L,4Sの内部を洗浄した後、溝4L,4Sの内壁側面および底面の半導体基板1を熱酸化法により酸化して、内壁酸化膜5を形成する。内壁酸化膜5の厚さは、例えば3nm~20nm程度である。熱酸化法として、ラジカル酸化法などの活性酸化種を用いる方法を使用すると、面方位が互いに異なる溝4L,4Sの側面と底面とを、ほぼ同じ酸化速度で均一に酸化することができる。オフセットが付いた状態で溝4L,4Sを形成した場合は、活性領域の半導体基板1の主面の端部がラウンド状に酸化されるので、例えば半導体基板1の主面に電界効果トランジスタを形成した場合には、動作させた際の電界集中による不具合を緩和することができる。また、内壁酸化膜5を形成した後に、続いて窒化処理を行っても良い。これにより、酸化例えばSiO2膜が酸窒化例えばSiON膜となり、溝4L,4Sの内壁側面および底面の半導体基板1の酸化を抑制することができる。次に、図3に示すように、例えば溝4L,4Sの内部を含む半導体基板1の主面上に、溝4L,4Sの最初の埋め込み絶縁膜として、塗布法スピンコート法によりジブチルエーテル等の有機溶剤にポリシラザン-SiH2-NHn-を溶解したポリシラザン溶液を塗布して、ポリシラザン膜6形成する。塗布法における回転数は、例えば1000rpmである。ここで、溝4Sの内部に埋まるポリシラザン膜6の上面がパッド絶縁膜3の上面よりも高く、かつ溝4Lの内部に埋まるポリシラザン膜6の上面がパッド絶縁膜3の上面よりも低くなるように、ポリシラザン膜6を形成する。さらに、好ましくは、溝4Sの内部半導体基板1の主面よりも下は全てポリシラザン膜6で埋まり、溝4Lの内部半導体基板1の主面よりも下は全てポリシラザン膜6で埋まらないように、ポリシラザン膜6を形成する。または、最小溝幅を有する溝4Sの内部が埋まる厚さ、例えば最小溝幅の半分の厚さのポリシラザン膜6を形成する。本実施の形態1では、最小溝幅を50nmとしていることから、ポリシラザン膜6の厚さは、例えば25nmとする。ポリシラザン膜6の厚さを溝4Sの最小溝幅の半分よりも薄く形成すると、最小溝幅を有する溝4Sがポリシラザン膜6により埋まらない状態となり、それ自体が埋め込み不良の原因となってしまうからである。ところで、半導体基板1の主面上にポリシラザン膜6を形成すると、狭分離溝である溝4Sの内部に、局所的に複数のボイド7が形成される場合がある。しかし、前述したように、ポリシラザン膜6の厚さを調整しているので、溝4Sの上部半導体基板1の主面に近い場所にあるボイド7は完全にポリシラザン膜6に埋まらずに、その上部が開口した状態にすることができるなお、この時点で、一部のボイド7は浮上し、ポリシラザン膜6の上面まで到達して消滅する場合もある。なお、図3はボイド7が形成された溝4Sの断面を示しており、ボイド7が形成されていない溝4Sでは、点線で示すように、パッド絶縁膜3の上面よりも高くポリシラザン膜6は形成されている。次に、大気中で150°C程度のベーク処理を行うことにより、有機溶剤を蒸発させる。その後、水蒸気雰囲気等で300°C以上の熱処理、例えば300°C~800°Cの水蒸気雰囲気または1000°C程度の不活性ガス雰囲気で熱処理を行う。これにより、図4に示すように、ポリシラザン膜6が焼き締められて化学量論的組成SiO2に転化し、第1埋め込み酸化膜8が形成される。その際、ポリシラザン膜6から第1埋め込み酸化膜8への構造の変化に伴い、ボイド7が浮上する、またはボイド7が表面張力により第1埋め込み酸化膜8の上面に近寄ることにより、溝4Sの上部にあったボイド7は徐々に消滅する。なお、完全にボイド7は消滅しなくても、第1埋め込み酸化膜8に残るボイド7は、ポリシラザン膜6に形成された状態での大きさよりも小さくなる。従って、溝4Sの内部に埋まる第1埋め込み酸化膜8の上面は凹形状となるが、パッド絶縁膜3の上面とほぼ同じ高さまたはそれよりも高くなる。次に、図5に示すように、第1埋め込み酸化膜8の上面に第2埋め込み酸化膜9を形成する。第2埋め込み酸化膜9は、例えば塗布法、SA-CVDSubAtmosphericChemicalVaporDeposition法、またはHDP-CVDHighDensityPlasmaChemicalVaporDeposition法を用いて形成される。ここで、溝4Lの内部に埋まる第2埋め込み酸化膜9の上面が、パッド絶縁膜3の上面よりも高くなるように、第2埋め込み酸化膜9は形成される。塗布法を用いて第2埋め込み酸化膜9を形成する場合には、前述した第1埋め込み酸化膜8と同様にして形成される。すなわち、まず、半導体基板1の主面上に、塗布法スピンコート法によりジブチルエーテル等の有機溶剤にポリシラザン-SiH2-NHn-を溶解したポリシラザン溶液を塗布して、ポリシラザン膜を形成する。塗布法における回転数は、例えば1000rpmである。続いて、大気中で150°C程度のベーク処理を行うことにより、有機溶剤を蒸発させる。その後、水蒸気雰囲気等で300°C以上の熱処理、例えば300°C~800°Cの水蒸気雰囲気または1000°C程度の不活性ガス雰囲気で熱処理を行う。これにより、ポリシラザン膜が焼き締められて化学量論的組成SiO2を有する第2埋め込み酸化膜9が形成される。ところで、第2埋め込み酸化膜9を、塗布法により形成する場合には、第1埋め込み酸化膜8を形成した後の焼き締め300°C以上の熱処理を行わず、第2埋め込み酸化膜9を形成した後の焼き締め300°C以上の熱処理のみを行い、第1埋め込み酸化膜8を形成するためのポリシラザン膜6と第2埋め込み酸化膜9を形成するためのポリシラザン膜とを同時に焼き締めてもよい。すなわち、第1の方法として、ポリシラザン溶液の第1塗布、第1ベーク処理、および第1焼き締めにより第1埋め込み酸化膜8を形成した後、ポリシラザン溶液の第2塗布、第2ベーク処理、および第2焼き締めにより第2埋め込み酸化膜9を形成する方法がある。また、第2の方法として、ポリシラザン溶液の第1塗布、第1ベーク処理、ポリシラザン溶液の第2塗布、第2ベーク処理、および第1焼き締めにより、第1埋め込み酸化膜8および第2埋め込み酸化膜9を形成する方法がある。図6に、塗布法により形成された埋め込み酸化膜に生じる欠陥ボイドの数の変化を説明するグラフ図を示す。図6には、上記第1の方法で形成された第1埋め込み酸化膜と第2埋め込み酸化膜との積層膜、上記第2の方法で形成された第1埋め込み酸化膜と第2埋め込み酸化膜との積層膜、および第1埋め込み酸化膜よりも厚く形成された従来の1層の埋め込み酸化膜例えば前述の図21を用いて説明した埋め込み酸化膜においてそれぞれに生じた欠陥の数を示している。図6に示すように、従来の方法で形成された埋め込み酸化膜よりも、第2の方法で形成された第1埋め込み酸化膜と第2埋め込み酸化膜との積層膜の方が、欠陥数は減少する。さらに、第2の方法で形成された第1埋め込み酸化膜と第2埋め込み酸化膜との積層膜よりも、第1の方法で形成された第1埋め込み酸化膜と第2埋め込み酸化膜との積層膜の方が、欠陥数は減少する。従って、第2の方法では、焼き締め工程が一工程減るので製造時間の短縮化を図ることができるが、第1の方法の方が、第2の方法よりもボイドの消失効果は有効であると考えられる。次に、図7に示すように、パッド絶縁膜3をストッパ膜として第2埋め込み酸化膜9の表面、さらに第1埋め込み酸化膜8の表面をCMP法により研磨する。これにより、溝4Lの内部に第1埋め込み酸化膜8と第2埋め込み酸化膜9とからなる素子分離膜10Lが形成され、溝4Sの内部に第1埋め込み酸化膜8からなる素子分離膜10Sが形成される。前述したように、上記300°C以上の熱処理によって、溝4Sの上部半導体基板1の主面に近い場所に局所的に存在したボイド7は消滅するので、溝4Sの内部に形成された素子分離膜10S第1埋め込み膜8におけるボイド起因の埋め込み不良が改善する。また、上記300°C以上の熱処理によって、溝4Sの上部半導体基板1の主面に近い場所に局所的に存在したボイド7が完全に消滅しなくても、溝4Sの内部に埋まる第1埋め込み酸化膜8の上面はパッド絶縁膜3の上面よりも高くなるので、残存しているボイド7はCMPにより除去することが可能である。また、溝4Sの溝幅0.2μm以下よりも広く、溝4Lの溝幅1.0μm以上よりも狭い範囲の溝幅を有する溝においては、第1埋め込み酸化膜8と第2埋め込み酸化膜9とが埋まり、素子分離膜を形成する。次に、図8に示すように、フッ化水素等を含む溶液を用いて、素子分離膜10L,10Sをウエットエッチングする。ここで、素子分離膜10Sのエッチングレートが高く、素子分離膜10Lのエッチングレートが低いため、素子分離膜10Sの上面の位置は素子分離膜10Lの上面の位置よりも低くなる。本実施の形態1では、素子分離膜10Lの上面が半導体基板1の主面よりも高く、素子分離溝10Sの上面が半導体基板1の主面よりも低くなるように、素子分離膜10L,10Sのエッチング量を調整する。次に、図9に示すように、半導体基板1の主面上に、CVD法により酸化膜からなる保護膜11を素子分離膜10S,10Lを覆うように形成する。この保護膜11により、素子分離膜10Sがエッチングされた溝4Sの内部を埋め込むことができる。次に、図10に示すように、保護膜11の表面をCMP法により除去する。これにより、溝4Lの内部には素子分離膜10Lが充填され、溝4Sの内部には素子分離膜10Sおよび保護膜11が充填される。続いて、熱リン酸を用いて、パッド絶縁膜3を除去する。以上の製造工程により、本実施の形態1による素子分離部12L,12Sが形成される。次に、素子分離部に囲まれた活性領域に種々の半導体素子を形成する。ここでは、一例としてCMISComplementaryMetalInsulatorOxideSemiconductorデバイスの製造工程を簡単に説明する。以下の説明においては、電界効果トランジスタを代表するMISFETMetalInsulatorSemiconductorFieldEffectTransistorをMISと略し、pチャネル型のMISFETをpMIS、nチャネル型のMISFETをnMISと略す。まず、図11に示すように、nMISが形成される領域nMIS形成領域の半導体基板1にp型の導電性を示す不純物をイオン注入してp型ウェル13を形成し、同様に、pMISが形成される領域pMIS形成領域の半導体基板1にn型の導電性を示す不純物をイオン注入してn型ウェル14を形成する。次に、半導体基板1の主面を洗浄した後、半導体基板1の主面p型ウェル13およびn型ウェル14のそれぞれの表面にゲート絶縁膜15を形成する。上記洗浄の際に、半導体基板1の主面に形成された酸化シリコン膜2は除去される。続いて、nMIS形成領域のゲート絶縁膜15上にnMISのゲート電極を構成する導電体膜例えばn型の導電性を示す不純物が導入された多結晶シリコン膜16nAを形成し、同様に、pMIS形成領域のゲート絶縁膜15上にpMISのゲート電極を構成する導電体膜例えばp型の導電性を示す不純物が導入された多結晶シリコン膜16pAを形成する。次に、図12に示すように、リソグラフィ法およびドライエッチング法を用いて、上記導電体膜16nAを加工することにより、nMIS形成領域のゲート絶縁膜15上にnMISのゲート電極16nを形成し、同様に、上記導電体膜16pAを加工することにより、pMIS形成領域のゲート絶縁膜15上にpMISのゲート電極16pを形成する。前述したように、溝4Sの上部にはボイド7が無く、第1埋め込み酸化膜8および保護膜11が十分に埋め込まれており、また、溝4Lの上部には第1埋め込み酸化膜8の埋め込み不足による凹部が無く、第1埋め込み酸化膜8と第2埋め込み酸化膜9とが十分に埋め込まれている。さらに、素子分離部12L,12Sと活性領域との境界面には顕著な段差は生じていない。これらのことから、素子分離部12L,12Sには、ボイド7、凹部、または段差に起因したエッチング残り等が生じないので、ゲート電極16n,16pの加工不良の問題等を回避することができる。次に、図13に示すように、nMISのゲート電極16nおよびpMISのゲート電極16pのそれぞれの側壁にサイドウォール17を形成する。続いて、nMISのゲート電極16nの両側のp型ウェル13にn型の導電性を示す不純物をイオン注入し、nMISのソースドレインとして機能するn型半導体領域18をゲート電極16nおよびサイドウォール17に対して自己整合的に形成する。同様に、pMISのゲート電極16pの両側のn型ウェル14にp型の導電性を示す不純物をイオン注入し、pMISのソースドレインとして機能するp型半導体領域19をゲート電極16pおよびサイドウォール17に対して自己整合的に形成する。次に、図14に示すように、半導体基板1の主面上に絶縁膜20を形成する。続いて、リソグラフィ法およびドライエッチング法を用いて、絶縁膜20を加工することにより、接続孔21を形成する。この接続孔21はn型半導体領域18上またはp型半導体領域19上などの必要部分に形成する。続いて、接続孔21の内部に、例えばタングステンW膜を主導体とするプラグ22を形成する。次に、図15に示すように、半導体基板1の主面上にストッパ絶縁膜23および配線形成用の絶縁膜24を順次形成する。ストッパ絶縁膜23は絶縁膜24への溝加工の際にエッチングストッパとなる膜であり、絶縁膜24に対してエッチング選択比を有する材料を用いる。ストッパ絶縁膜23は、例えばプラズマCVD法により形成される窒化シリコン膜とし、絶縁膜24は、例えばプラズマCVD法により形成される酸化シリコン膜とすることができる。次に、リソグラフィ法およびドライエッチング法を用いて、ストッパ絶縁膜23および絶縁膜24の所定の領域に凹形状の配線溝25を形成する。次に、図16に示すように、半導体基板1の主面上にバリアメタル膜26を形成する。バリアメタル膜26は、例えば窒化チタンTiN膜、タンタルTa膜、または窒化タンタルTaN膜等である。続いて、CVD法またはスパッタリング法によりバリアメタル膜26上に銅Cuのシード層図示は省略を形成し、さらに電解めっき法によりシード層上に銅めっき膜27を形成する。銅めっき膜27により配線溝25の内部を埋め込む。次に、配線溝25の内部以外の領域の銅めっき膜27、シード層、およびバリアメタル膜26をCMP法により除去して、銅膜を主導体とする第1層目の配線を形成する。なお、本実施の形態では、第1層目の配線を構成する主導体である銅膜を電解めっき法により形成したが、CVD法、スパッタリング法、またはスパッタリフロー法などにより形成してもよい。その後、図示は省略するが、さらに上層の配線を形成した後、最上層の配線上に外部からの水分や不純物の侵入防止およびα線の透過の抑制を行うパッシベーション膜を形成する。次に、パッシベーション膜を加工して、最上層の配線の一部ボンディングパッド部を露出させた後、露出した最上層の配線に接続してバンプ下地電極を形成し、バンプ下地電極に接続してバンプ電極を形成することにより、本実施の形態である半導体装置が略完成する。なお、このバンプ電極は外部接続用電極となる。この後、ウエハから半導体チップに個々に切り分けられ、パッケージ基板等に実装されるが、それらの説明は省略する。このように、本実施の形態1によれば、まず、0.2μm以下の溝幅を有する溝4Sの内部に埋まるポリシラザン膜6の上面が、パッド絶縁膜3の上面よりも高く、かつ1.0μm以上の溝幅を有する溝4Lの内部に埋まるポリシラザン膜6の上面が、パッド絶縁膜3の上面よりも低くなるように薄膜化したポリシラザン膜6を形成し、その後、300°C以上の熱処理を行うことにより、ポリシラザン膜6を酸化シリコンSiO2からなる第1埋め込み酸化膜8へ転化すると同時に、溝4Sの上部半導体基板1の主面に近い場所に局所的に生じたボイド7を消滅させることができる。さらに、その後、第2埋め込み酸化膜9を第1埋め込み酸化膜8の上面に形成することにより、溝4Lの埋め込み不足が解消できる。これらにより、埋め込み性の良好な狭分離溝からなる素子分離部12Sおよび広分離溝からなる素子分離部12Lを形成することができる。実施の形態2本実施の形態2による溝型の素子分離部を適用した半導体装置の製造方法を図17~図20を用いて工程順に説明する。図17~図20は、素子分離部の製造工程を説明する要部断面図である。まず、前述した実施の形態1と同様にして、例えば0.2μm以下の溝幅を有する溝狭分離溝4S、および1.0μm以上の溝幅を有する溝広分離溝4Lを形成する。さらに、溝4L,4Sの内壁側面および底面に内壁酸化膜5を形成する。次に、図17に示すように、例えば溝4L,4Sの内部を含む半導体基板1の主面上に、塗布法スピンコート法によりジブチルエーテル等の有機溶剤にポリシラザン-SiH2-NHn-を溶解したポリシラザン溶液を塗布して、ポリシラザン膜6を形成する。塗布法における回転数は、例えば1000rpmである。半導体基板1の主面上にポリシラザン膜6を形成すると、狭分離溝である溝4Sの内部に、局所的に複数のボイド7が形成される場合がある。前述した実施の形態1では、溝4Sの上部半導体基板1の主面に近い場所にあるボイド7が完全にポリシラザン膜6に埋まらずに、その上部が開口した状態で存在するように、ポリシラザン膜6を形成した。しかし、本実施の形態2では、溝4Sの上部半導体基板1の主面に近い場所にあるボイド7が完全にポリシラザン膜6に埋まり、ボイド7の上部が開口しない状態で存在するように、ポリシラザン膜6を形成する。続いて、大気中で150°C程度のベーク処理を行うことにより、有機溶剤を蒸発させる。その後、水蒸気雰囲気等で300°C以上の熱処理、例えば300°C~800°Cの水蒸気雰囲気または1000°C程度の不活性ガス雰囲気で熱処理を行う。これにより、ポリシラザン膜6が焼き締められて化学量論的組成SiO2を有する第1埋め込み酸化膜8が形成される。次に、図18に示すように、フッ化水素等を含む溶液を用いて、パッド絶縁膜3の上面近くまでまたはパッド絶縁膜3の上面が露出するまで第1埋め込み酸化膜8をエッチバックして、溝4Sの上部半導体基板1の主面に近い場所にあるボイド7の上部を開口し、さらにボイド7を拡大する。なお、ボイド7が形成されていない溝4Lにおいて、第1埋め込み酸化膜8の上面がパッド絶縁膜3の上面よりも低くなるまで、第1埋め込み酸化膜8をエッチバックすれば、ボイド7の上部が確実に開口するので、より好ましい。次に、図19に示すように、第1埋め込み酸化膜8の上面に第2埋め込み酸化膜9を形成して、開口したボイド7および広分離溝である溝4Lの埋め込み不足部分凹部を第2埋め込み酸化膜9により埋める。例えば溝4Lの内部に埋まる第2埋め込み酸化膜9の上面が、パッド絶縁膜3の上面よりも高くなるように、第2埋め込み酸化膜9は形成される。第2埋め込み酸化膜9は、例えば塗布法、SA-CVD法、またはHDP-CVD法により形成することができるが、ボイド7への埋め込み等を考慮すると、塗布法による成膜が望ましい。塗布法により第2埋め込み酸化膜9を形成する場合には、前述した第1埋め込み酸化膜8と同様にして形成される。すなわち、まず、半導体基板1の主面上に、塗布法スピンコート法によりジブチルエーテル等の有機溶剤にポリシラザン-SiH2-NHn-を溶解したポリシラザン溶液を塗布して、ポリシラザン膜を形成する。その後、大気中で150°C程度のベーク処理を行い、さらに、水蒸気雰囲気等で300°C以上の熱処理を行う。これにより、ポリシラザン膜が焼き締められて化学量論的組成SiO2を有する第2埋め込み酸化膜9が形成される。次に、前述した実施の形態1と同様に、パッド絶縁膜3をストッパ膜として第2埋め込み酸化膜9の表面、さらに第1埋め込み酸化膜8の表面をCMP法により研磨する。さらに、フッ化水素等を含む溶液を用いて、素子分離膜10L,10Sの上面の高さを調整する。さらに、必要であれば、前述した実施の形態1と同様に、保護膜11を形成する。次に、図20に示すように、熱リン酸を用いて、パッド絶縁膜3を除去する。以上の製造工程により、本実施の形態2による素子分離部12L,12Sが形成される。なお、前述した実施の形態1と同様に、0.2μm以下の溝幅を有する溝4Sの内部に埋まるポリシラザン膜6の上面が、パッド絶縁膜3の上面よりも高く、かつ1.0μm以上の溝幅を有する溝4Lの内部に埋まるポリシラザン膜6の上面が、パッド絶縁膜3の上面よりも低くなるように、ポリシラザン膜6を形成してもよい。この場合は、溝4Sの上部半導体基板1の主面に近い場所に局所的に生じたボイド7は開口しているが、エッチバックすることにより、ボイド7が拡大するので、その後のボイド7への埋め込みが容易になる。このように、本実施の形態2によれば、塗布法により形成されたポリシラザン膜6をエッチバックして、0.2μm以下の溝幅を有する溝4Sの上部半導体基板1の主面に近い場所に局所的に生じたボイド7を開口させた後、300°C以上の熱処理を行うことにより、ポリシラザン膜6を酸化シリコンSiO2からなる第1埋め込み酸化膜8へ転化させると同時に、ボイド7を消滅させることができる。さらに、その後、第2埋め込み酸化膜9を第1埋め込み酸化膜8の上面に形成することにより、溝4Lの埋め込み不足が解消できる。これらにより、埋め込み性の良好な狭分離溝からなる素子分離部12Sおよび広分離溝からなる素子分離部12Lを形成することができる。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。"