被試験デバイスに信号を出力するドライバおよびこのドライバに接続されるコンパレータと前記ドライバのタイミングを校正するために設けた基準コンパレータとの間の経路に信号を反射する複数の反射物が設けられる半導体試験装置であって、前記コンパレータが前記ドライバから出力されて前記基準コンパレータで反射した校正信号を検出するときに、前記反射物で多重反射した反射信号が前記校正信号の検出に干渉しないように、前記経路を前記反射物が分割した各分割経路の電気長を設定したことを特徴とする半導体試験装置。前記各分割経路の電気長は、前記ドライバから前記コンパレータに直接的に入力される校正信号が1段目に波形変化を終了したときから前記コンパレータに入力される校正信号が2段目に波形変化を開始するまでの間のタイミングまたは前記2段目の波形変化を終了したときよりも後のタイミングで前記反射信号が前記コンパレータに入力されるように前記電気長を設定したことを特徴とする請求項1記載の半導体試験装置。前記2段目に波形変化を終了したときのタイミングを、前記校正信号に前記経路の伝送損失による波形なまりを生じていないときと比較して、前記波形なまりの分だけ遅延させたタイミングに設定したことを特徴とする請求項2記載の半導体試験装置。前記各分割経路の電気長は、遅延素子を用いて設定していることを特徴とする請求項1乃至3の何れか1項に記載の半導体試験装置。ドライバと基準コンパレータとの間の電気長を測定するためには、1つのドライバを選択的に基準コンパレータと接続する必要がある。特許文献1の技術では、1つのドライバを選択的に接続するために経路選択部を設けている。そして、順次接続するドライバを切り替えることで、経路の接続を確立している。経路の接続を確立するために、経路選択部にはスイッチを設ける。このスイッチとしては、小型且つ長寿命、また高速にオンとオフとを切り替えることができるため、半導体スイッチが使用される。そして、半導体スイッチをトーナメント方式で配置する。トーナメント方式とすることで、各ドライバと基準コンパレータとの間の電気長を等しい長さに近づけることができる。ただし、半導体スイッチには、オン抵抗信号が通過するときに生じる抵抗やオフ容量信号の経路に接続される他のオフになっているスイッチの容量が存在する。オン抵抗やオフ容量はインピーダンスの不整合を生じ、経路を伝送される信号が反射する要因反射物となる。トーナメント方式の半導体スイッチは多段に配置された構成となる。そして、各段で信号が反射を繰り返し多重反射を行い、この多重反射した信号がコンパレータに入力される。コンパレータは電気長を測定するための本来の信号校正信号を入力して測定を行っているが、この校正信号に多重反射した信号が影響を与える。具体的には、校正信号がコンパレータに入力されているときに反射信号がコンパレータに入力されると、校正信号に反射信号が干渉する。校正信号が入力されているときには、コンパレータの電圧が変化立ち上がりまたは立ち下がるするが、この変化時に反射信号が干渉して、意図しない変化をコンパレータが検出する。これにより、校正信号の検出タイミングに誤差を生じ、電気長の測定精度を低下させる。このため、正確なタイミング校正を行うことができなくなる。そこで、本発明は、複数のドライバのタイミングを校正するときに、高い精度のタイミング校正を行うことを目的とする。以上の課題を解決するため、本発明の第1の半導体試験装置は、被試験デバイスに信号を出力するドライバおよびこのドライバに接続されるコンパレータと前記ドライバのタイミングを校正するために設けた基準コンパレータとの間の経路に信号を反射する複数の反射物が設けられる半導体試験装置であって、前記コンパレータが前記ドライバから出力されて前記基準コンパレータで反射した校正信号を検出するときに、前記反射物で多重反射した反射信号が前記校正信号の検出に干渉しないように、前記経路を前記反射物が分割した各分割経路の電気長を設定したことを特徴とする。この半導体試験装置によれば、校正信号に反射信号が干渉しないように、各分割経路の電気長を設定している。このため、多重反射による反射信号が生じたとしても、校正信号の検出タイミングに誤差を生じなくなる。これにより、正確なタイミング校正を行うことができるようになる。本発明の第2の半導体試験装置は、第1の半導体試験装置であって、前記各分割経路の電気長は、前記ドライバから前記コンパレータに直接的に入力される校正信号が1段目に波形変化を終了したときから前記コンパレータに入力される校正信号が2段目に波形変化を開始するまでの間のタイミングまたは前記2段目の波形変化を終了したときよりも後のタイミングで前記反射信号が前記コンパレータに入力されるように前記電気長を設定したことを特徴とする。この半導体試験装置によれば、反射信号がコンパレータに入力されるタイミングを設定していることで、校正信号に反射信号が干渉しなくなる。これにより、誤差のない電気長の測定を行うことができ、正確なタイミング校正を行うことができるようになる。本発明の第3の半導体試験装置は、第2の半導体試験装置であって、前記2段目に波形変化を終了したときのタイミングを、前記校正信号に前記経路の伝送損失による波形なまりを生じていないときと比較して、前記波形なまりの分だけ遅延させたタイミングに設定したことを特徴とする。この半導体試験装置によれば、波形なまりの分だけ2段目の波形変化の終了タイミングを遅延させている。校正信号の経路には伝送損失が生じているため、この伝送損失分の遅延を考慮したタイミングとすることにより、タイミング校正の正確性をさらに向上させることができるようになる。本発明の第4の半導体試験装置は、第1乃至第3の半導体試験装置であって、前記各分割経路の電気長は、遅延素子を用いて設定していることを特徴とする。この半導体試験装置によれば遅延素子を用いて電気長を設定している。遅延素子を用いることで、経路の配線長をコントロールする必要がなく、小型且つ容易に正確なタイミング校正を行うことができるようになる。本発明は、ドライバのタイミングを校正する校正信号に対して、校正信号の経路に設けられる反射物で多重反射した反射信号が干渉しないような電気長に各分割経路を設定している。これにより、反射信号が校正信号に干渉することなく、正確なタイミング校正を行うことができるようになる。以下、図面を参照して、本発明の実施形態について説明する。図1はDUTDeviceUnderTest1の試験を行う半導体試験装置2の概略を示している。DUT1は半導体試験装置2の試験対象となる被試験デバイスである。図中ではDUT1の個数は1つになっているが、複数を設けるようにしてもよい。半導体試験装置2はピンエレクトロニクスカード図中ではPEカード3を有して構成している。ピンエレクトロニクスカード3は1枚を装着してもよいし、複数枚を装着してもよい。ピンエレクトロニクスカード3はnnは2以上の整数個の駆動部4-1~4-n総称して駆動部4と経路選択部5と基準コンパレータ6とタイミング制御部7とを備えて構成している。また、各駆動部4とDUT1との間の経路には半導体スイッチ8-1~8―n総称して半導体スイッチ8が設けられている。駆動部4はドライバ10とコンパレータ11と抵抗12と電気長検出部13とタイミング校正部14とを備えて構成している。ドライバ10はDUT1に対して信号を出力している。ドライバ10が出力した信号はDUT1に入力されて、DUT1はこの信号に基づいて応答信号を出力する。この応答信号をコンパレータ11が入力する。コンパレータ11は所定の閾値と入力した信号との電圧の比較を行い、DUT1の良否判定を行う。コンパレータ11はドライバ10の出力側と接続されている関係になる。抵抗12はドライバ10の出力側に接続した抵抗である。電気長検出部13はドライバ10と基準コンパレータ6との間の電気長を検出する。検出した電気長はタイミング制御部7に出力される。タイミング校正部14はドライバ10のタイミングを校正する可変遅延素子である。タイミング校正部14がドライバ10のタイミングを遅延させ、且つ遅延量を可変にすることで、ドライバ10の信号出力タイミングを変化させている。このタイミングを変化させることで、ドライバ10のタイミングを校正している。タイミング校正部14の遅延量の制御はタイミング制御部7が行っている。各駆動部4の出力側の経路は分岐して、一方がDUT1に入力され、他方が経路選択部5に入力される。経路選択部5に入力される側の経路はドライバ10のタイミングを校正する側の経路になる。経路選択部5を図2に示している。なお、同図において、ドライバ10は10-1~10-nとして各駆動部4-1~4-nに対応させている。経路選択部5はトーナメント方式により各ドライバ10と基準コンパレータ6との間の経路を確立するために複数の半導体スイッチ15を設けている。トーナメント方式は複数の校正経路Lから1つの校正経路Lを選択し、選択された複数の校正経路Lから1つの校正経路Lを選択する。そして、最終的に1つの校正経路Lを選択する。トーナメント方式は1つの校正経路Lを選択するために半導体スイッチ15のオンとオフとを制御する1つの校正経路Lのみが選択されるようにオンとオフとを制御する。これにより、1つのドライバ10と基準コンパレータ6とが接続される校正経路Lが確立される。トーナメント方式を採用することで、各ドライバ10と基準コンパレータ6との間のそれぞれの校正経路Lの電気長を等しい長さに近づけることができる。よって、トーナメント方式を採用することが望ましいが、各ドライバ10からの経路にそれぞれ1つの半導体スイッチ15を設けて基準コンパレータ6に接続する方式を採用してもよい。基準コンパレータ6はn個の駆動部4に対して1つを設けており、ピンエレクトロニクスカード3に1つを設けている。この基準コンパレータ6は経路選択部5を介して各駆動部4に接続される。基準コンパレータ6は所定の閾値と駆動部4のドライバ10が出力した信号との間で電圧の比較を行っている。比較結果はタイミング制御部7に出力される。タイミング制御部7は電気長検出部13が検出した電気長を取得し、取得した電気長を使用してタイミング校正部14の可変遅延素子の遅延量を校正値として得る。そして、この校正値をタイミング校正部14に設定することで、ドライバ10の信号出力タイミングを校正して、タイミング校正を行う。以上が構成である。次に、動作について説明する。図3aは校正信号の経路を示しており、同図bは校正信号および反射信号を示している。なお、同図aにおいて、校正経路Lは3つの半導体スイッチ15により3つの分割経路L1、L2、L3に分割されており、これらを分割経路L1、L2、L3とするつまり、校正経路L=L1L2L3。分割経路L3は抵抗21に接続され、この抵抗21はグランド22に接地される。そして、分割経路L3に基準コンパレータ6が接続される。同図bにおいて、ドライバ10は校正信号を基準コンパレータ6に出力する。抵抗21とグランド22との間にはスイッチ21Sを設けており、このスイッチ21Sをオフにすることにより、抵抗21をハイインピーダンスに設定する。これにより、校正信号は全反射する。そして、校正経路Lを伝送されてコンパレータ11に入力される。つまり、校正信号は校正経路Lを往復することになる。図4はコンパレータ11に入力される信号のグラフを示している。ドライバ10が出力した信号が伝送される校正経路Lにはコンパレータ11が接続される。このため、ドライバ10が出力した信号が分圧されてコンパレータ11にも入力される。これにより、コンパレータ11の電圧はドライバ10が出力した分圧された電圧半分の電圧にまで波形変化する立ち上がる。よって、ドライバ10が出力した校正信号の半分の電圧の信号がコンパレータ11に入力される。この信号によりコンパレータ11の電圧の波形が変化する立ち上がる。図4の1段目の波形変化立ち上がりはその状態を示している。そして、ドライバ10の校正信号の半分の電圧にまで立ち上がったときに電圧は一定になる。分割された校正信号のうち半分は校正経路Lを往復してコンパレータ11に入力される。この校正経路Lを往復した校正信号がコンパレータ11に入力されることで、さらにコンパレータ11の電圧が変化する立ち上がる。図4の2段目の立ち上がりはその状態を示している。そして、ドライバ10が出力した電圧にまで立ち上がったときに電圧は一定になる。コンパレータ11は所定の閾値Vcmp1、Vcmp2>Vcmp1と比較を行っている。閾値Vcmp1を1段目の電圧の立ち上がりの所定の割合ここでは、50:ドライバ10が出力する電圧の25に設定し、閾値Vcmp2を2段目の電圧の立ち上がりの所定の割合ここでは、50:ドライバ10が出力する電圧の75に設定する。コンパレータ11は入力する校正信号の電圧と閾値Vcmp1およびVcmp2とを比較して、その変化点を得る。これら2つの変化点の時間差は校正信号が校正経路Lを往復する時間になる。よって、片道分の時間は前記の時間差の半分になり、この半分の時間差が校正経路Lの電気長Tpdになる。電気長検出部13はこの電気長Tpdを検出している。図3bに示すように、校正経路Lにはトーナメント方式により複数3つの半導体スイッチ15が介在している。各半導体スイッチ15は校正信号を反射させる要因となる反射物となる。よって、校正信号は半導体スイッチ15で一部が反射する。この反射した一部の信号が反射信号となり、ドライバ10およびコンパレータ11に向かう信号となる。なお、校正経路Lには半導体スイッチ15以外にも校正信号を反射させる反射物が存在する。例えば、経路インピーダンスの不整合等によっても、校正信号を反射させる。このような経路インピーダンスの不整合等も反射物となる。反射信号Aはドライバ10側の最初の半導体スイッチ15で反射をした信号、反射波信号Bは次の半導体スイッチ15で反射をした信号、反射信号Cは最後の半導体スイッチ15で反射をした信号を示している。反射信号A~Cは全てコンパレータ11に入力される。よって、コンパレータ11が検出している電圧の波形に影響を与える。ただし、反射信号A~Cは全て1段目の波形変化が終了した後から2段目の波形変化が開始するまでの間のタイミングで入力している。反射信号A~Cは何れも半導体スイッチ15で反射した信号になる。このため、ドライバ10から出力された校正信号が直接的にコンパレータ11に入力されるタイミングよりも後のタイミングで反射信号A~Cはコンパレータ11に入力される。このために、図4に示すコンパレータ11に入力される校正信号の電圧の波形が1段目に立ち上がったよりも後のタイミングで反射信号A~Cは入力される。また、反射信号A~Cは校正信号が校正経路Lを往復するよりも前のタイミングでコンパレータ11に入力される。よって、図4に示すコンパレータ11に入力される校正信号の電圧の波形が2段目に立ち上がるよりも前のタイミングで反射信号A~Cは入力される。従って、反射信号A~Cは図4の波形が1段目の波形変化が終了した後のタイミング1段目の波形が立ち上がった後のタイミング:図中の時刻t1と2段目の波形変化が開始する前のタイミング2段目の波形が立ち上がる前のタイミング:図中の時刻t2との電圧が一定値になっている間に入力される。反射信号は校正信号の一部が反射した信号であり、反射信号の影響は小さなものになる。よって、電圧が一定値になっている間に反射信号がコンパレータ11に入力されたとしても、閾値Vcmp1、Vcmp2に影響を与えることはない。このため、半導体スイッチ15で反射した反射信号A~Cの影響は無視できる。一方、図5で示す反射信号DおよびE、そして図6で示す反射信号FおよびGは校正信号に影響を与える可能性がある。図5の反射信号DおよびEは3回の多重反射を行っており、図6の反射信号FおよびGは5回の多重反射を行っている。最初に、図5の反射信号DおよびEについて説明する。反射信号Dはドライバ10が出力した校正信号がドライバ10から見て3個目の半導体スイッチ15で反射し、2個目の半導体スイッチ15でさらに反射し、再び3個目の半導体スイッチ15で反射する信号になる。つまり、合計3回の多重反射を行った信号が反射信号Dであり、この反射信号Dはコンパレータ11に入力される。反射信号Eは3個目の半導体スイッチ15で反射し、1個目の半導体スイッチ15でさらに反射し、再び3個目の半導体スイッチ15で反射する信号になる。この反射信号Eも合計3回の多重反射を行っており、コンパレータ11に入力される。ここで、ドライバ10およびコンパレータ11と基準コンパレータ6との間の電気長つまり、電気長検出部13が検出する電気長をTpdとする。ドライバ10から出力されて、基準コンパレータ6で全反射をして、コンパレータ11に入力される校正信号は校正経路Lを1回往復する。よって、校正信号がドライバ10から出力されてコンパレータ11に入力されるまでの時間TXはTX=2×Tpdとなる。校正経路Lは分割経路L1、L2およびL3に分割されていることは既に述べたとおりである。分割経路L1の電気長をTpd1、分割経路L2の電気長をTpd2、分割経路L3の電気長をTpd3としたときに、校正経路Lの電気長はTpd=Tpd1Tpd2Tpd3となる。従って、ドライバ10から出力された校正信号がコンパレータ11に入力されるまでの時間TXはTX=2×Tpd1Tpd2Tpd3となる。一方、反射信号Dは分割経路L1を1回往復し、分割経路L2を2回往復する。よって、ドライバ10が校正信号を出力した時点から反射信号Dがコンパレータ11に入力されるまでの時間TDはTD=2×Tpd14×Tpd2になる。この時間TDとTXとが同じ或いはほぼ同じタイミングになることがある。前記の2つの式からTX=TDとなるのは、Tpd2=Tpd3となるときである。つまり、分割経路L2とL3との電気長が等しい場合には、時間TDとTXとが等しくなる。この場合に、コンパレータ11に校正信号と反射信号Dとが同じタイミングで入力される。そうすると、図4に示す2段目に立ち上がる波形変化のタイミングで反射信号Dが干渉し、本来の校正信号の波形に変化を生じさせる。これにより、校正信号と閾値Vcmp2との比較に影響を与える校正信号が閾値Vcmp2になった時点が時間軸方向に変化する。この影響はタイミング校正の精度を低下させる要因となる。反射信号Eも同様である。反射信号Eは分割経路L1およびL2を2回往復する。よって、ドライバ10が校正信号を出力した時点から反射信号Eがコンパレータ11に入力されるまでの間の時間TEはTE=4×Tpd1Tpd2になる。この時間TEと時間TXとが同じ或いはほぼ同じタイミングになることがある。つまり、Tpd1Tpd2=Tpd3となるときに、時間TEとTXとが等しくなる。これにより、校正信号と反射信号Eとが干渉して、タイミング校正の精度を低下させる要因となる。図6の反射信号FおよびGは往復の回数が反射信号DおよびEよりも増えている。反射信号Fは分割経路L1を1回往復し、分割経路L2を3回往復している。よって、反射信号Fが入力されるまでの間の時間TFはTF=2×Tpd16×Tpd2になる。この時間TFと時間TXとが同じ或いはほぼ同じタイミングになることがある。つまり、2×Tpd2=Tpd3となるときに、時間TFとTXとが等しくなる。これにより、校正信号と反射信号Fとが干渉して、タイミング校正の精度を低下させる。反射信号Gは分割経路L1を3回往復している。よって、反射信号Gが入力されるまでの間の時間TGはTG=6×Tpd1になる。この時間TGと時間TXとが同じ或いはほぼ同じタイミングになることがある。つまり、2×Tpd1=Tpd2Tpd3となるときに、時間TGとTXとが等しくなる。これにより、校正信号と反射信号Gとが干渉して、タイミング校正の精度を低下させる。以上のような反射信号D~Gが校正信号と干渉するのは、校正信号と反射信号とが同じタイミング或いはほぼ同じタイミングでコンパレータ11に入力される場合である。各反射信号がコンパレータ11に入力されるタイミングは分割経路L1~L3の電気長Tpd1~Tpd3によって定められる。よって、反射信号が校正信号と干渉しないように電気長Tpd1~Tpd3を設定する。電気長Tpd1~Tpd3の設定は多重反射の反射回数を何回まで考慮するかによって変わる。つまり、多重反射の回数を多くするほど、電気長Tpd1~Tpd3の設定は複雑になる。なお、多重反射の最も少ない回数は3回になる図5の反射信号DおよびE。反射回数を何回まで考慮するかは、半導体スイッチ15の種類や校正経路Lのパターンインピーダンス、ドライバ10のタイミング校正に必要な精度等によって総合的に判断される。半導体スイッチ15はオン抵抗が小さければオフ容量が大きくなり、オフ容量が小さければオン抵抗が大きくなる傾向を持つ。いずれにしても、インピーダンスの不整合により反射物としての半導体スイッチ15で所定の反射率を生じる。ただし、反射信号は校正信号の一部が反射した信号であり、多重反射によって生じる反射信号はさらにその一部となる。よって、多重反射の回数が多くなると、その影響は非常に小さなものとなり、コンパレータ11で校正信号と干渉したとしても、その誤差は殆ど無視できるものとなる。図5の反射信号DおよびEであっても、3回の多重反射を行っていることから、コンパレータ11に入力される反射信号DおよびEは非常に小さな信号電圧が低い信号になる。3回までの多重反射を考慮する場合には、前述したようにTpd2=Tpd3およびTpd1Tpd2=Tpd3となったときに、校正信号に干渉する。よって、電気長Tpd2およびTpd3をTpd2≠Tpd3およびTpd1Tpd2≠Tpd3となるように設定する。これにより、多重反射した反射信号DおよびEが校正信号に干渉しなくなる。ドライバ10のタイミング校正に高精度が要求される場合には、さらに5回までの多重反射を考慮する。この場合には、前述した条件の他に図6の反射信号FおよびGが校正信号に干渉しないような条件を追加する。すなわち、2×Tpd2=Tpd32×Tpd1=Tpd2Tpd3となったときに、校正信号に干渉する。よって、電気長Tpd1、Tpd2およびTpd3を2×Tpd2≠Tpd3および2×Tpd1≠Tpd2Tpd3となる条件をさらに追加して設定する。これらの条件を追加して電気長を設定することで、5回までの多重反射の反射信号が校正信号に干渉しないようにすることができる。従って、多重反射の反射信号が校正信号に干渉しないように各分割経路L1~L3の電気長Tpd1~Tpd3を設定している。反射信号と校正信号とを干渉させないために、本実施形態では、コンパレータ11に入力される校正信号が1段目に波形変化を終了してから2段目に波形変化を開始するまで1段目に波形が立ち上がり終わった後から2段目に波形が立ち上がり始めるまでまたは2段目に波形変化を終了した後2段目に波形が立ち上がり終わった後に、反射信号がコンパレータ11に入力されるように電気長Tpd1~Tpd3を設定する。図4に示すように、時刻t1で1段目の波形変化が終了し、時刻t2で2段目の波形変化を開始するまでの間は電圧の値は一定になっている。また、時刻t3で2段目の波形変化を終了した後も電圧の値は一定になっている。逆に、時刻t2からt3までの間はコンパレータ11が入力する信号の電圧の値が変化しており、この間に校正経路Lを往復した校正信号を入力している。そして、閾値Vcmp2と比較を行っている。つまり、この時刻t2から時刻t3までの間に反射信号が入力されると、校正信号に対して反射信号が干渉して、電気長の測定に誤差を生じさせるドライバ10のタイミング校正の精度を低下させる。よって、時刻t1からt2の間、または時刻t3よりも後のタイミングで反射信号がコンパレータ11に入力されるように電気長Tpd1~Tpd3を設定する。これにより、校正信号と多重反射を起こした反射信号とが干渉しなくなり、ドライバ10のタイミング校正の精度を向上させることができる。ところで、ドライバ10から基準コンパレータ6に至るまでの経路には校正信号に伝送損失を生じさせる種々の要因が存在する。半導体スイッチ15もその要因の1つとなる。この伝送損失により校正信号の波形になまりを生じさせる。図7は伝送損失を生じた校正信号の波形コンパレータ11に入力される波形を示している。同図の一点鎖線は伝送損失を生じていない状態の理想的な波形である。ただし、実際には伝送損失を生じており、校正経路Lを往復した校正信号がコンパレータ11に入力される波形2段目に波形変化を生じている波形にはなまりを生じている。これにより、波形変化の度合いが緩やかになっている緩やかに立ち上がっている。この場合には、校正信号と多重反射を起こした反射信号とが干渉しない範囲を拡張する必要がある。つまり、図4で説明した2段目に波形変化を終了した時刻t3が遅延することになる。図7の時刻t4は波形なまりを生じた場合における波形変化を終了した時刻t4>t3を示している。よって、伝送損失による波形なまりを考慮した場合、時刻t1からt2の間のタイミングまたは時刻t4よりも後のタイミングで多重反射の反射信号がコンパレータ11に入力されるように、電気長Tpd1~Tpd3を設定する。これにより、伝送損失により校正信号に波形なまりを生じたとしても、干渉を生じないようにすることができる。電気長Tpd1~Tpd3の設定は実際の配線パターンを長くし、或いは短くすることにより設定することができる。ただし、配線パターンの長さをコントロールすることは難しく、また配線パターンを長くするような設定を行うときには、基板ピンエレクトロニクスカード3の配線領域を確保しなければならない。これにより、実装面積が大型になる。また、回路間の配線パターンの長さには所定の長さが必要になり、必要最低限の長さより短くすることはできない。この場合にも、配線パターンの長さをコントロールして電気長Tpd1~Tpd3を設定することができなくなる。そこで、電気長Tpd1~Tpd3の設定を遅延素子ディレイラインにより行う。遅延素子は適宜に遅延量を設定できることから、電気長Tpd1~Tpd3を容易にコントロールすることができる。また、配線パターンを長く確保する必要がないことから、実装面積を小型化することができ、基板全体のコンパクト化を実現できる。