"トレンチゲート型半導体装置において、半導体基体内に位置する第1導電型の第1半導体層および前記第1半導体層と隣接する第2導電型の第2半導体層と、前記半導体基体の一方の主表面から前記第2半導体層内に伸びる少なくとも2つの間隔を持つ複数のトレンチゲートと、前記の隣り合う間隔の狭い前記トレンチゲートの間に位置する第1導電型の第3半導体層と、前記第3半導体層内に位置し、前記トレンチゲートに接する第2導電型の第4半導体層と、前記の隣り合う間隔の広い前記トレンチゲートの間に位置する第1導電型の第5半導体層と、前記第3半導体層及び前記第4半導体層に電気的に接続する第1主電極と、前記第1半導体層に電気的に接続する第2主電極とを備え、前記の第5半導体層は、抵抗を介して前記第1主電極に電気的に接続され、前記第5半導体層を低抵抗化する低抵抗化手段を備えることを特徴としたトレンチゲート型半導体装置。請求項1において、前記低抵抗化手段が、前記第5半導体層に設けられる、前記第5半導体層よりも高不純物濃度の第1導電型の半導体層であることを特徴とするトレンチゲート型半導体装置。請求項1において、前記低抵抗化手段が、前記第5半導体層に電気的に接触するコンタクト電極であることを特徴とするトレンチゲート型半導体装置。請求項1において、前記抵抗が前記の第5半導体層の表面に設けた多結晶シリコンからなる抵抗であることを特徴とするトレンチゲート型半導体装置。しかしながら、低損失を実現するためにフローティングp層を設けたことによりIGBTがオフ状態からオン状態に移行する際に、絶縁ゲート電極以下、ゲート電極と略記の電圧の上昇率dV/dtを制御することが困難になるという問題があった。IGBTはオフ状態ではp導電型のベース層やフローティングp層はエミッタ電極とほぼ同電位となっており、コレクタ-エミッタ間の電圧は主にn導電型のドリフト層により分担されている。ゲート電極に閾値電圧が加わるとp導電型のベース層にチャネルが形成され、n導電型のエミッタ層からチャネル反転層を経由してn導電型のドリフト層に電子が注入される。このことにより、n導電型のドリフト層は伝導度変調し、p導電型のコレクタ層、n導電型のバッファ層を経由しn導電型のドリフト層にホールが流れコレクタ-エミッタ間が導通状態となる。この過渡的な過程において、フローティングp層はゲート電極よりも電位が高くなる期間が発生する。このため、フローティングp層はゲート容量を介しゲート電位を上昇させる。更に変位電流を流すため、この変位電流はゲート-エミッタ間に存在するゲート抵抗に電圧を発生させる。この発生した電圧によってもゲート電圧は上昇する。これらの結果、ゲート電極はフローティングp層により電位が持ち上げられ、電子の注入、伝導度変調が加速されdV/dtが大きくなる。これはインバータ回路において対アームのダイオードの過電圧ノイズVpが高くなる現象を引き起こし、ダイオードの定格電圧を超える可能性がある。これに対し、フローティングp層をエミッタに接地することにより対策しているが、その弊害として高周波ノイズが発生することが判明した。またdV/dt制御性を改善するために接地部を増やすと、本来の低損失性が損なわれる。この対策として隔離型フローティングp層を持つトレンチゲート型IGBT前記、特許文献2参照が知られているが、dV/dt制御性は十分ではなく、フローティングp層を部分的にエミッタ電極に接地する必要があった。この場合も、dV/dt制御性を高めるために接地間距離を狭めていくと、低損失性が損なわれるばかりでなく、高周波ノイズが発生するという問題がある。本発明は、上記の問題点を考慮してなされたものであり、低損失性と低ノイズ性を両立できるトレンチゲート型半導体装置を提供することを目的とする。本発明は、トレンチゲート型半導体装置において、半導体基体内に位置する第1導電型の第1半導体層および前記第1半導体層と隣接する第2導電型の第2半導体層と、前記半導体基体の一方の主表面から該半導体基体内に伸びる少なくとも2つの間隔を持つ複数のトレンチゲートと、前記隣り合う間隔の狭い前記トレンチゲートの間に位置する第1導電型の第3半導体層と、前記第3半導体層内に位置し、前記トレンチゲートに接する第2導電型の第4半導体層と、前記の隣り合う間隔の広い前記トレンチゲートの間に位置する第1導電型の第5半導体層と、前記第3半導体層及び前記第4半導体層に電気的に接続する第1主電極と、前記第1半導体層に電気的に接続する第2主電極とを備え、前記の第5半導体層は、抵抗を介して前記第1主電極に電気的に接続され、前記第5半導体層を低抵抗化する低抵抗化手段を備える。第5半導体層を低抵抗化することにより、高周波ノイズの発生を抑制し、その上で抵抗を介しエミッタを接地することにより低損失性を確保することができる。図1に、本発明の一実施例である隔離型フローティングp層を持つトレンチゲート型IGBTの断面構造図を示す。本実施例の半導体装置は、コレクタ電極100、p導電型のコレクタ層101、n導電型のバッファ層102、n導電型のドリフト層103、p導電型のベース層104、ゲート電極105、ゲート絶縁膜106、絶縁膜107、エミッタ電極108、n導電型のエミッタ層109、p導電型のコンタクト層110、ゲート端子112、エミッタ端子111、フローティングp層113、抵抗114、コレクタ端子115を備えている。ここで隔離型とは、フローティングp層113とトレンチゲートとの間にドリフト層103が介在していることを示している。コレクタ電極100は、半導体基板の一端部に形成される第1導電型の第1半導体層、たとえば、p導電型のコレクタ層101に電気的に接続している。このコレクタ層101に隣接して第2導電型の第2半導体層、たとえば、n導電型の半導体層が設けられる。本実施例では、この半導体層は、n導電型のバッファ層102と、バッファ層102に隣接しバッファ層102よりも不純物濃度が低いn-導電型のドリフト層103とからなっている。なお、ここで、n-,n,nという表記は、この順に不純物濃度が相対的に高くなることを示す慣用的表記であるp導電型の場合も同様。半導体基板の主表面から内部に伸びるトレンチ溝の中には、2つの異なる間隔を持つ複数のゲート電極105が設けられている。トレンチ溝内において、ゲート電極の外側はゲート絶縁膜106に覆われている。すなわち、ゲート絶縁膜106は、半導体基板の表面とゲート電極105の間に設けられる。ドリフト層103に隣接し、隣り合う間隔の狭いゲート電極の間に第1導電型の第3の半導体層、たとえば、p導電型のベース層104が設けられる。またドリフト層103に隣接し、隣り合う間隔の広いゲート電極の間には第1導電型の第5の半導体層、たとえば、フローティングp層113が設けられる。ベース層104およびフローティングp層の主表面上には、絶縁膜107が設けられている。また、ベース層104内には、ゲート電極105に接する第2導電型の第4半導体層、たとえば、n導電型のエミッタ層109が形成されている。エミッタ電極108は、n導電型のエミッタ層109に電気的に接続するとともに、p導電型のコンタクト層110を介してベース層104に電気的に接続する。これによって、二つのゲート電極105の間にチャネルが形成される。フローティングp層113は、低抵抗化されており、抵抗114を介しエミッタ電極111に電気的に接続される。本実施例においては、後述するように、フローティングp層113内に、フローティングp層113よりも不純物濃度が高いp層120を設けることにより、フローティングp層113が低抵抗化される。ゲート電極105、エミッタ電極110、コレクタ電極100は、それぞれゲート端子112、エミッタ端子111、コレクタ端子115に電気的に接続され、これら端子が外部回路と接続される。図2a及びbは、フローティングp層113とそれを低抵抗化するためのp層120の平面パターン構成を示す。ストライプ状のフローティングp層113の表面から内部に向かってストライプ状のp層120が形成される。フローティングp層113とp層120はその長手方向を同じくし、p120は、フローティングp層113の幅方向の略中央部に位置する。なお、p層120のストライプ形状は、aのように連続的形状であっても良いし、抵抗値を適宜調整するためにbのような断続的形状としても良い。p層120には、コンタクト窓130を介して、部分的にエミッタ電極と電気的に接続される。図3は本実施例の等価回路である。また、図4、図5はそれぞれ従来装置の断面構造例とその等価回路である。図1と同じ構成要素には同一の符号を付してある。従来装置ではフローティングp層の電流経路に分散的に存在する寄生抵抗と寄生容量、インダクタンスにより寄生LCR回路が形成されている。dV/dt制御性を向上させるためにエミッタへの接地点を増やすことにより、寄生抵抗値は小さくなっていく。このことが寄生LCR回路の発振を容易にしている。一方、本実施例ではフローティングp層を低抵抗化しているため寄生LCR回路が等価回路上Lが短絡されて実質存在せず、発振の発生が防止される。また低抵抗化したフローティングp層を、部分的に、抵抗を介しエミッタに接地しているため、キャリア蓄積効果が確保され、低損失化することができる。上記本実施例は隔離型フローティングp層を持つIGBTについて説明しているが、隔離型に限らずフローティングp層を持つIGBTであれば同様の効果が得られる。また、上記実施例では、フローティングp層に設けられた高不純物濃度層によりフローティングp層を低抵抗化したが、フローティングp層の表面に電気的に接触するコンタクト電極を設けることにより低抵抗化したフローティングp層の一部をエミッタ電極と電気的に接続しても良い。また、上記実施例における抵抗114を、フローティングp層113の表面上に設けられた多結晶Siからなる抵抗としても良い。"