第1配線層及び第1メモリセル層を順次形成することと、前記第1配線層及び前記第1メモリセル層をパターニングすることにより、第1方向に沿ったストライプ形状の第1構造を第1領域に形成し、第2構造を第2領域に形成することと、前記第1構造及び前記第2構造上に、第2配線層及び第2メモリセル層を順次形成することと、前記第2配線層及び前記第2メモリセル層をパターニングすることにより、第1方向と異なる第2方向に沿ったストライプ形状を有し、且つ前記第2領域における前記第2構造直上の領域で折り返すパターンを有する第3構造を前記第1領域に形成することと、前記第3構造の前記折り返す部分における前記第2配線層及び前記第2メモリセル層、並びにその直下に位置する前記第2構造の前記第1メモリセル層及び前記第1配線層を除去することとを具備し、前記第3構造の前記折り返す部分における前記第2配線層及び前記第2メモリセル層、並びにその直下に位置する前記第1メモリセル層及び前記第1配線層を除去することは、前記第2配線層及び前記第2メモリセル層上にマスク層を形成することと、前記マスク層に開口部を形成することと、前記開口部の形成された前記マスク層をマスクに用いてエッチングを行うこととを備え、前記第2構造は前記開口部の内側に位置し、前記第1構造は、第3領域において折り返す構造を有し、前記第3構造の前記折り返す部分における前記第2配線層及び前記第2メモリセル層、並びにその直下に位置する前記第1メモリセル層及び前記第1配線層を除去する際に、前記第1構造の前記折り返す部分における前記第1配線層及び前記第1メモリセル層も除去されることを特徴とする半導体記憶装置の製造方法。第1配線層及び第1メモリセル層を順次形成することと、前記第1配線層及び前記第1メモリセル層をパターニングすることにより、第1方向に沿ったストライプ形状の第1構造を第1領域に形成し、第2構造を第2領域に形成することと、前記第1構造及び前記第2構造上に、第2配線層及び第2メモリセル層を順次形成することと、前記第2配線層及び前記第2メモリセル層をパターニングすることにより、第1方向と異なる第2方向に沿ったストライプ形状を有し、且つ前記第2領域における前記第2構造直上の領域で折り返すパターンを有する第3構造を前記第1領域に形成することと、前記第3構造の前記折り返す部分における前記第2配線層及び前記第2メモリセル層、並びにその直下に位置する前記第2構造の前記第1メモリセル層を除去することとを具備することを特徴とする半導体記憶装置の製造方法。前記第3構造の前記折り返す部分における前記第2配線層及び前記第2メモリセル層、並びにその直下に位置する前記第2構造の前記第1メモリセル層を除去することは、前記第2配線層及び前記第2メモリセル層上にマスク層を形成することと、前記マスク層に開口部を形成することと、前記開口部の形成された前記マスク層をマスクに用いてエッチングを行うこととを備え、前記第2構造は前記開口部の内側に位置することを特徴とする請求項2記載の半導体記憶装置の製造方法。前記第3構造の前記折り返す部分における前記第2配線層及び前記第2メモリセル層、並びにその直下に位置する前記第2構造の前記第1メモリセル層を除去する際には、前記折り返す部分直下の前記第1配線層も除去されることを特徴とする請求項2または3記載の半導体記憶装置の製造方法。前記第1構造は、第3領域において折り返す構造を有し、前記第3構造の前記折り返す部分における前記第2配線層及び前記第2メモリセル層、並びにその直下に位置する前記第1メモリセル層を除去する際に、前記第1構造の前記折り返す部分における前記第1配線層及び前記第1メモリセル層も除去されることを特徴とする請求項2から4のいずれか1項記載の半導体記憶装置の製造方法。第1配線層及び第1メモリセル層を順次形成することと、前記第1配線層及び前記第1メモリセル層をパターニングすることにより、第1領域に、第1方向に沿ったストライプ形状を有し、且つ第2領域で折り返すパターンを有する第1構造を形成することと、前記第1構造上に、第2配線層及び第2メモリセル層を順次形成することと、前記第2配線層及び前記第2メモリセル層をパターニングすることにより、第1方向と異なる第2方向に沿ったストライプ形状の第2構造を前記第1領域に形成し、第3構造を前記第2領域において前記第1構造が折り返す部分の直上に形成することと、前記折り返す部分における前記第3構造の前記第2配線層及び前記第2メモリセル層並びに前記第1配線層及び前記第1メモリセル層を除去することとを具備することを特徴とする半導体記憶装置の製造方法。製造工程を簡略化出来る半導体記憶装置の製造方法を提供する。実施形態の半導体装置は、第1配線層及び第1メモリセル層を順次形成することと、前記第1配線層及び前記第1メモリセル層をパターニングすることにより、第1方向に沿ったストライプ形状の第1構造を第1領域に形成し、第2構造を第2領域に形成することと、前記第1構造及び前記第2構造上に、第2配線層及び第2メモリセル層を順次形成することと、前記第2配線層及び前記第2メモリセル層をパターニングすることにより、第1方向と異なる第2方向に沿ったストライプ形状を有し、且つ前記第2領域における前記第2構造直上の領域で折り返すパターンを有する第3構造を前記第1領域に形成することと、前記第3構造の前記折り返す部分における前記第2配線層及び前記第2メモリセル層、並びにその直下に位置する前記第2構造の前記第1メモリセル層を除去することとを具備する。以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。[実施形態]一実施形態に係る半導体記憶装置の製造方法について説明する。以下では半導体記憶装置として、3次元のクロスポイント型メモリであるReRAMResistiveRAMを例に挙げて説明する。1.半導体記憶装置の構成についてまず、本実施形態に係る半導体記憶装置の構成について説明する。1.1半導体記憶装置の全体構成について図1は、本実施形態に係る半導体記憶装置のブロック図である。図示するように半導体記憶装置10は、メモリセルアレイ11、ロウデコーダ12、カラムデコーダ13、コントローラ14、及び電源15を備えている。メモリセルアレイ11は、データを保持可能な複数のメモリセルMCを備えている。図2はメモリセルアレイ11の回路図である。図示するように、メモリセルアレイ11中に、ダイオード及び可変抵抗素子を備えるメモリセルMCがマトリクス状に配置されている。本例では、ダイオードのカソードは可変抵抗素子の一端に接続され、同一行にあるメモリセルMCのダイオードのアノードは同一のワード線WLに接続され、同一列にあるメモリセルMCの可変抵抗素子の他端は同一のビット線BLに接続される。図2では紙面の都合上、メモリセルアレイ11を2次元で表記しているが、メモリセルアレイ11内では、図2に示す構成が紙面に対して垂直な方向で積層されている。図1に戻って説明を続ける。ロウデコーダ12は、ワード線選択部及びワード線ドライバを含む。そしてワード線選択部が、コントローラ14から受信したロウアドレスに基づいてワード線WLを選択する。そしてワード線ドライバが、選択ワード線及び非選択ワード線に対して、データの読み出し、書き込み、及び消去に必要な電圧を印加する。カラムデコーダ13は、ビット線選択部及びビット線ドライバを含む。そしてビット線選択部は、コントローラ14から受信したカラムアドレスに基づいてビット線BLを選択する。そしてビット線ドライバが、選択ビット線及び非選択ビット線に対して、データの読み出し、書き込み、及び消去に必要な電圧を印加する。コントローラ14は、半導体記憶装置10全体の動作を制御する。また、前述のように必要なアドレスを、ロウデコーダ12及びカラムデコーダ13に送信する。またコントローラ14は、データの書き込み時には、選択されたメモリセルMCの可変抵抗素子の抵抗状態を変化させるため、必要な電圧を印加するようにロウデコーダ12及びカラムデコーダ13に命令する。またデータの読み出し時には、選択されたメモリセルMCの可変抵抗素子の抵抗値を、当該メモリセルMCの記憶状態として検出するため、必要な電圧を印加するようにロウデコーダ12及びカラムデコーダ13に命令する。電源15は、データの読み出し、書き込み、及び消去に必要な所定の電圧セットを生成する。より具体的には、電源15は、選択ワード線のバイアス電圧VSWと非選択ワード線のバイアス電圧VUWを生成し、これをロウデコーダ12に供給する。また電源15は、選択ビット線のバイアス電圧VSBと非選択ワード線のバイアス電圧VUBを生成し、これをカラムデコーダ13に供給する。これにより、例えばデータの書き込みの際には、選択ワード線と選択ビット線との間に大きい電位差が発生され、可変抵抗素子の抵抗状態が遷移される。またデータの読み出しの際には、抵抗状態の遷移が生じない範囲で、選択ワード線と選択ビット線との間に電位差が発生され、ビット線またはワード線に流れる電流が検出される。1.2メモリセルアレイ11の詳細について次に、上記メモリセルアレイ11の構成の詳細について説明する。図3は、メモリセルアレイ11の平面図である。図示するようにメモリセルアレイ11は、大まかにはメモリセル部20、ビット線フックアップhookup部BLHU部21、及びワード線フックアップ部WLHU部22を備えている。メモリセル部20は、メモリセルアレイ11内に複数含まれ、各々が図2で説明した複数のメモリセルMCを備えている。BLHU部21は、メモリセル部20に第2方向D2で隣接している。そして、メモリセル部20のビット線BLがBLHU部21まで引き出されている。BLHU部21では、引き出されたビット線BLが、周辺回路カラムデコーダ13と接続される。WLHU部22は、メモリセル部20に、第2方向D2に直交する第1方向D1で隣接している。そして、メモリセル部20のワード線WLがWLHU部22まで引き出されている。WLHU部22では、引き出されたワード線WLが、周辺回路ロウデコーダ12と接続される。なお、図3ではメモリセル部20が2つある場合を示しているが、1つでも良いし、3つ以上であっても良い。またメモリセル部20は、第2方向D2に沿って複数設けられても良い。このことは、BLHU部21及びWLHU部22についても同様である。次に、上記構成のメモリセルアレイ11の断面構成について、図4を用いて説明する。図4は、メモリセルアレイ11の断面図である。図4では、メモリセルアレイ11が4層構造を有する場合、すなわち、図2の構成が紙面に対して垂直な方向に4層積層された例について示している。図示するように、半導体基板シリコン基板30上に、周辺回路23ロウデコーダ12やカラムデコーダ13等、メモリセルアレイ11以外のものを含むが形成されている。そして、この周辺回路23上に、図示せぬ層間絶縁膜を介在してメモリセルアレイ11が形成される。第1層目のメモリセル部20では、ワード線WLとなる金属配線層32が、バリアメタル層31を介して層間絶縁膜上に形成されている。この金属配線層32は、WLHU部22まで引き出されている。そして金属配線層32は、WLHU部22内において、コンタクトプラグや金属配線層を介して、半導体基板30上の周辺回路23に電気的に接続されている。金属配線層32上には、複数のメモリセルMCが形成されている。メモリセルMCは、バリアメタル層33-1、選択素子34-1、バリアメタル層35-1、可変抵抗素子36-1、及び電極37-1が順次積層された構造を有している。以下、第i層目iは1以上の自然数のメモリセル部20におけるメモリセルMCを構成する各層の参照符号には、iのサフィックスを付す場合がある。但し、各層を区別しない場合にはサフィックスは付さない。そして、複数のメモリセルMCの電極37-1を接続するようにして、ビット線BLとなる金属配線層39が、バリアメタル層38を介して形成されている。この金属配線層39は、第2層目のメモリセル部20のビット線BLとしても機能し、BLHU部21まで引き出されている。そして金属配線層39は、BLHU部21内において、コンタクトプラグや金属配線層を介して、半導体基板30上の周辺回路23に電気的に接続されている。第2層目のメモリセル部20では、第1層目のメモリセル部20のビット線BLとして機能する金属配線層39上に、複数のメモリセルMCが形成されている。メモリセルMCは、バリアメタル層33-2、選択素子34-2、バリアメタル層35-2、可変抵抗素子36-2、及び電極37-2が順次積層された構造を有している。そして、複数のメモリセルMCの電極37-2を接続するようにして、ワード線WLとなる金属配線層32が、バリアメタル層31を介して形成されている。この金属配線層32は、第3層目のメモリセル部20のワード線WLとしても機能する。そして、WLHU部22まで引き出されて、コンタクトプラグや金属配線層を介して周辺回路23に電気的に接続されている。以下、第3層目及び第4層目のメモリセル部40も同様の構成を有している。なお、紙面の都合上、図4ではビット線BLとワード線WLとが平行に描かれているが、実際にはこれらは直交している。上記構成において、BLHU部21及びWLHU部22におけるコンタクトプラグは、ある階層数毎に一回形成される。そして、各階層においてはコンタクトプラグの一部に引っ掛けるようにしてコンタクトプラグと配線とを接続するのが一般的である。これは、階層毎に接続用のコンタクトを形成すると、工程数が増加し高コスト化するからである。そのため、ある配線とあるコンタクトプラグとの接続部の位置は、別の配線と別のコンタクトプラグとの接続部の位置とずらして設ける必要がある。以上の構成において、可変抵抗素子36は、例えばHfOxを材料に用いて形成される。このHfOxに代表される抵抗変化材は、低抵抗状態と高抵抗状態の少なくとも2つの抵抗値を遷移する素材である。そして、高抵抗状態の抵抗変化材は、ある一定以上の電圧が印加されると低抵抗状態に遷移し、低抵抗状態の抵抗変化材は、ある一定以上の電流が流れると高抵抗状態に遷移することが知られている。可変抵抗素子36は、HfOx以外にも、ZnMn2O4、NiO、TiO2、SrZrO3、Pr0.7Ca0.3MnO3、及び炭素等の材料の少なくとも1つを含む薄膜で形成することが可能である。選択素子34は、シリコン等の半導体のpn接合を用いたダイオードや、金属-絶縁膜-金属MIMの積層構造からなるトンネル素子等である。以下では、選択素子34をダイオード層34または単にダイオード34と呼ぶことがある。2.メモリセルアレイの製造方法について次に、図2~4に示すメモリセルアレイ11の製造方法について、図5~図37を用いて説明する。以下では説明の簡単化のために、メモリセルアレイ11が2層構造である場合を例に挙げて説明する。図5は、メモリセルアレイ11の製造工程を示す斜視図である。まず図5に示すように、例えばシリコン基板30上に、ReRAMの動作を制御する周辺回路23が形成され、次に周辺回路23を被覆するようにして、層間絶縁膜40がシリコン基板30上に形成される。引き続き、層間絶縁膜40上に、バリアメタル層41、ワード線膜42、バリアメタル層43、pinダイオード層44、バリアメタル層45、可変抵抗膜46、電極膜47、及びマスク材48が順次形成される。バリアメタル層41、ワード線膜42、バリアメタル層43、pinダイオード層44、バリアメタル層45、可変抵抗膜46、及び電極膜47はそれぞれ、図4で説明したバリアメタル層31、ワード線32、バリアメタル層33-1、ダイオード34-1、バリアメタル層35-1、可変抵抗素子36-1、及び電極37-1に対応する。一例として、バリアメタル層41は膜厚5nmのTiN膜、ワード線膜42は膜厚50nmのタングステン膜、バリアメタル層43は膜厚5nmのTiN膜、ダイオード層44は上面及び下面にp型不純物層及びn型不純物層の形成された膜厚100nmのアモルファスシリコン膜、バリアメタル層45は膜厚5nmのTi/TiN膜、電極膜47は膜厚50nmのタングステン膜で形成される。また、マスク材48はSiN膜で形成される。そしてバリアメタル層43、ダイオード層44、バリアメタル層45、可変抵抗膜46、及び電極膜47は、メモリセルアレイ11の1層目を形成するためのものである。次に、側壁スペーサ膜を用いたダブルパターニング技術により、ワード線膜42をパターニングするためのマスクを形成する。すなわち、図5に示すように、まずメモリセル部20において、第1方向D1に沿ったストライプ形状のマスク材以下、芯材49を形成する。芯材49は、例えば膜厚150nmのシリコン酸化膜で形成される。この芯材49の製造方法は次の通りである。すなわち、まずマスク材48上の全面に芯材49を形成する。次に、芯材49上にフォトレジストを塗布し、フォトリソグラフィ技術を用いて、フォトレジストにパターンを転写する。このパターンのピッチは、ワード線WLのピッチの倍とされる。そして、このフォトレジストをマスクに用いて、芯材49をエッチングする。引き続き、HF系のウェット処理により芯材49のスリミングslimmingを行い、芯材49の線幅を、所望のビット線幅に設定する。図6はメモリセルアレイ11の平面図であり、特に芯材49の平面パターンを示している。なお、図5は、図6における領域A1を図中の矢印の方向から見た構造に対応する。本実施形態において用いる斜視図は以下同様である。図示するように、芯材49はメモリセル部20から、更にWLHU部22まで引き出されている。そして、芯材49の一端は、WLHU部22において別の芯材49の一端に接続されている。言い換えれば、1本の芯材49が、一方のWLHU部22から、メモリセル部20を通過して他方のWLHU部22に達し、更にこのWLHU部22で折り返して、再度メモリセル部20を通過して元のWLHU部22に戻るような形状を有している。なお、図6では、WLHU部22で折り返すパターンを有する芯材49の内側に、直線パターンの芯材49が形成される場合を例示している。しかしこれは一例に過ぎず、直線パターンの芯材49も、その外側の芯材49と同様に、WLHU部22で折り返すパターンを有していても良い。また芯材49は、BLHU部21内にも形成される。BLHU部21の芯材49は、ダミーのメモリセル構造を形成するためのものであり、ビット線BLの折り返し部に重なる位置に設けられる。この点については後に詳細に説明する。もちろん、BLHU部21の芯材49は、ダミーのメモリセル構造だけでなく、必要な配線を形成するために設けられても良い。次に図7に示すように、マスク材48及び芯材49上に例えばアモルファスシリコン層を用いてマスク材以下、側壁材50を形成する。引き続き図8に示すように、側壁材50をエッチバックして、芯材49の側壁にのみ、ワード線WLのハーフピッチの膜厚を有する側壁材50を残存させる。次に図9に示すように、BLHU部21の芯材49及び側壁材50をフォトレジスト51で被覆した状態で、HF系のウェット処理を行う。これにより、メモリセル部20の芯材49を除去して、側壁材50を残存させる。次に図10に示すように、BLHU部21のフォトレジスト51を剥離した後、側壁材50をマスクに用いてマスク材48をエッチングし、その後側壁材50を除去する。以上のダブルパターニング技術の結果、図10に示すように、メモリセル部20では、アモルファスシリコン層50の膜厚に対応し、且つフォトリソグラフィ限界よりも狭い線幅のマスクパターンが形成される。他方、BLHU部21では、メモリセル部20よりも幅の広いマスクパターンが形成される。なお、この段階では、メモリセル部20における2本のマスク材48は、WLHU部22において接続されている。言い換えれば、マスク材48は、それぞれがいずれかのWLHU部22で折り返すようなパターンを有している。従って、この1本のマスク材48を、その折り返す位置において分離する必要がある。しかしながら、この分離工程は、この段階では行わない以下、分離工程をループカットと呼び、ループカットが行われる領域をループカット部と呼ぶ。次に図11に示すように、反応性イオンエッチングRIE:ReactiveIonEtching等により、マスク材48をマスクに用いたエッチングが行われて、電極膜47、可変抵抗膜46、バリアメタル層45、ダイオード層44、バリアメタル層43、ワード線膜42、及びバリアメタル層41が、一括してパターニングされる。これにより、メモリセル部20において第1方向D1に沿ったストライプ形状のワード線WLが形成される。またBLHU部21では、同様の積層構造を有するダミーのメモリセル構造DM1が形成される。当然ながらこの段階では、ワード線WLはWLHU部22で折り返すパターンを有している。次に図12に示すように、マスク材48が除去される。そして、層間絶縁膜40上に、例えばポリシラザンPSZのような塗布型の層間絶縁膜52が形成される。これにより、図11の工程で生じた溝部が、層間絶縁膜52によって埋め込まれる。その後、CMPChemicalMechanicalPolishing法等により層間絶縁膜52が平坦化され、電極膜47の上面が露出される。次に図13に示すように、電極膜47及び層間絶縁膜52上に、バリアメタル層53、ビット線膜54、バリアメタル層55、pinダイオード層56、バリアメタル層57、可変抵抗膜58、及び電極膜59が順次形成される。これらはそれぞれ、図4で説明したバリアメタル層38、ビット線39、バリアメタル層33-2、ダイオード34-2、バリアメタル層35-2、可変抵抗素子36-2、及び電極37-2に対応する。また、バリアメタル層53、ビット線膜54、バリアメタル層55、ダイオード層56、バリアメタル層57、及び電極膜59の材料及び膜厚は、バリアメタル層41、ワード線膜42、バリアメタル層43、ダイオード層44、バリアメタル層45、及び電極膜47のそれと同様である。そしてバリアメタル層55、ダイオード層56、バリアメタル層57、可変抵抗膜58、及び電極膜59は、メモリセルアレイ11の2層目を形成するためのものである。次に、図5~図10を用いて説明したダブルパターニング技術を用いて、ビット線BL形成用のマスク材を形成する。すなわち、図14及び図15に示すように、第2方向D2に沿ったストライプ形状のマスク材60を、電極膜59上に形成する。図15はメモリセルアレイ11の平面図であり、パターニングされたマスク材60と、それより下層に存在するダミーのメモリセル構造DM1とを示している。図14は、図15の領域A1を矢印の方向から見た構造に対応する。図示するようにマスク材60は、図10で説明したワード線WL形成用のマスク材48と同様に、BLHU部21で折り返すようなパターンを有している。この際、マスク材60のうち、ビット線BLのループカット部に対応する領域は、図11で形成されたダミーのメモリセル構造DM1とオーバーラップするように形成される。この様子を図16に示す。図16は、BLHU部21の一部領域を示す。なお、図16では、折り返しパターンのマスク材60が4本描かれているが、この本数は任意であり、一例に過ぎない。またマスク材60は、WLHU部22にも形成される。WLHU部22に形成されたマスク材60は、ダミーのメモリセル構造を形成するためのものであり、ワード線WL図11のワード線膜42のループカット部にオーバーラップする位置に設けられる。この様子を図17に示す。図17は、WLHU部22の一部領域を示している。次に図18に示すように、反応性イオンエッチング等により、マスク材60をマスクに用いたエッチングが行われて、電極膜59、可変抵抗膜58、バリアメタル層57、ダイオード層56、バリアメタル層55、ビット線膜54、バリアメタル層53、電極膜47、可変抵抗膜46、バリアメタル層45、ダイオード層44、及びバリアメタル層43が一括してパターニングされる。これにより、第2方向D2に沿ったストライプ形状のビット線BLが形成される。また、本工程により、電極膜47、可変抵抗膜46、バリアメタル層45、ダイオード層44、及びバリアメタル層43が、メモリセルMC毎に分離される。また、WLHU部22のマスク材60の存在により、電極膜59、可変抵抗膜58、バリアメタル層57、ダイオード層56、バリアメタル層55、ワード線膜54、バリアメタル層53、電極膜47、可変抵抗膜46、バリアメタル層45、ダイオード層44、及びバリアメタル層43を含む積層構造を有するダミーのメモリセル構造DM2が形成される。このダミーのメモリセル構造DM2に含まれるワード線膜54、バリアメタル層53、電極膜47、可変抵抗膜46、バリアメタル層45、ダイオード層44、及びバリアメタル層43は、1層目のワード線WLのループカット部を含んでいる。次に図19に示すように、マスク材60を除去した後、全面に例えば塗布型の層間絶縁膜61を形成して、図18の工程で生じた溝部を埋め込み、層間絶縁膜の上面を平坦化する。その結果、電極膜59の上面が露出される。次に、ビット線膜54のループカットが行われる。この際、ワード線膜42のループカットも同時に行われる。本工程について、まず図20~図24を用いて説明する。図20はメモリセルアレイ11の斜視図である。図21はBLHU部21の平面図であり、特にビット線BLとダミーのメモリセル構造DM1との位置関係を示している。図22はWLHU部22の平面図であり、特にワード線WLとダミーのメモリセル構造DM2との位置関係を示している。図23はメモリセルアレイ11の第2方向に沿った断面図であり、図21のY1-Y1’線に沿った断面図に相当する。図24はメモリセルアレイ11の第1方向に沿った断面図であり、図21のX1-X1’線に沿った断面図に相当する。図示するように、図19で完成した構造上に、フォトレジスト62が塗布される。そして、フォトリソグラフィ技術により、ワード線WL及びビット線BLのループカット部のフォトレジストが除去される。これによりフォトレジスト62には、ビット線BLのループカット部に開口部OP1が形成され、ワード線WLのループカット部に開口部OP2が形成される。この際、図21及び図22に示すように、上面から見たときに、開口部OP1の内部にダミーのメモリセル構造DM1が全て収まり、開口部OP2の内部にダミーのメモリセル構造DM2が収まるように、開口部OP1、OP2が設けられる。従って、開口部OP1には、電極膜59の折り返し部分が露出される。開口部OP2では、矩形の電極膜59が露出される。次に、フォトレジスト62をマスクに用いたエッチングが行われる。この様子を図25~図29に示す。図25~図29は、図20~図24と同じ領域を示す。図示するように、反応性のエッチング等により、層間絶縁膜61の上面から、バリアメタル層41の下面層間絶縁膜40の上面まで、一括してエッチングが行われる。この結果、BLHU部21では、ビット線膜54がループカットされると共に、ダミーのメモリセル構造DM1の全てが除去される図26及び図28参照。またWLHU部22では、ワード線膜42がループカットされると共に、ダミーのメモリセル構造DM2の全てが除去される図27及び図29参照。以上の工程により、ループカットが行われる。次に図30~図32に示すように、フォトレジスト62を除去した後、層間絶縁膜61上に、ポリシラザン等の塗布型の層間絶縁膜63を形成して、図25~図29の工程で形成された溝部を埋め込む。その後、CMP法により層間絶縁膜63を平坦化して、電極膜59の上面を露出させる。これにより、層間絶縁膜63は、ループカット部の溝部内にのみ残存する。なお図31及び図32は、それぞれ図28及び図29と同じ領域を示す断面図である。次に図33に示すように、電極膜59及び層間絶縁膜61、63上に、バリアメタル層64及びワード線膜65を形成する。これらは、図4におけるメモリセルアレイ11の2層目のバリアメタル層31及びワード線32に相当し、その材料及び膜厚はバリアメタル層41及びワード線膜42と同様である。引き続き、ダブルパターニング技術により、ワード線膜65上にワード線パターニング用のマスク材66を形成する。次に図34及び図35に示すように、反応性イオンエッチング等により、マスク材66をマスクに用いたエッチングが行われる。図34はメモリセルアレイ11の斜視図であり、図35はワード線ループカット部を含む第1方向D1に沿った断面図である。図示するように、ワード線膜65、バリアメタル層64、電極膜59、可変抵抗膜58、バリアメタル層57、ダイオード層56、及びバリアメタル層55が一括してパターニングされる。これにより、第1方向D1に沿ったストライプ形状のワード線WL第2層目のワード線が形成される。また、本工程により、電極膜59、可変抵抗膜58、バリアメタル層57、ダイオード層56、及びバリアメタル層55が、メモリセルMC毎に分離される。すなわち、2層目のメモリセルアレイ11のメモリセルMCが完成する。次に図36及び図37に示すように、2層目のワード線のループカットを行う。図36はメモリセルアレイ11の斜視図であり、図37はワード線ループカット部を含む第1方向D1に沿った断面図である。図示するように、マスク材66を除去した後、全面に例えば塗布型の層間絶縁膜67を形成して、図34及び図35の工程で生じた溝部を埋め込み、層間絶縁膜67の上面を平坦化する。その結果、ワード線膜65の上面が露出される。その後、全面にフォトレジストを塗布して、フォトリソグラフィ技術と反応性のエッチングにより、ワード線膜65のループカット部を除去する。その後、ループカット部内を層間絶縁膜68で埋め込む。以上により、2層構造のメモリセルアレイ11が完成する。なお、上記製造工程を繰り返すことで、3層以上のメモリセルアレイ11を製造することも可能である。3.本実施形態に係る効果上記のように、本実施形態によれば、半導体記憶装置の製造工程を簡略化出来る。本効果につき、以下、順を追って説明する。3.1ReRAMについて浮遊ゲートを用いた従来の不揮発性半導体メモリEEPROMは、二十数nm世代以降の微細化が困難である。そこで、更なる大容量化が可能な不揮発性半導体メモリの候補として、3次元クロスポイントセルが期待されている。この中でも、可変抵抗素子を用いたReRAMが、次世代不揮発性半導体メモリとして有力である。ReRAMのクロスポイントセルは、直交する配線ワード線及びビット線間にダイオード及び可変抵抗を有し、3次元にアレイ状に配置される。可変抵抗素子に電圧を印加すると、ある電圧Vsetで、可変抵抗素子はその抵抗値が1~2桁下がった低抵抗状態に遷移する。これをSET書き込みと呼ぶ。また、低抵抗状態の可変抵抗素子に電圧を印加し電流を流すと、可変抵抗素子は、ある電圧Vresetで高抵抗状態に遷移する。これをRESET消去と呼ぶ。この低抵抗状態と高抵抗状態を、流れる電流差により検知し、メモリセルの保持する0データ及び1データを検出する。また、三十数nm世代以降の半導体メモリでは、従来のArFレーザを使用した露光技術では解像が困難である。従って、側壁スペーサ膜を用いたダブルパターニング技術が用いられるのが一般的である。3.2問題点このようなReRAMの従来の製造方法であると、以下のような問題点があった。まず、必要な露光回数が多い。すなわち、1層の配線を作るためには、1ダブルパターニング工程における通常のレジストパターン形成、2フックアップ部とメモリセル部との間でマスク材を別々に作る際のレジストパターン形成、及び3ループカット、の3回の露光が必要である。特に3次元クロスポイント型のメモリでは、積層数だけこの露光回数が必要となり、露光回数が大幅に増大し、コスト低減が困難である。また、フックアップ部の面積が増大する。ダブルパターニング技術では、心材となるマスク材をウェット処理により除去する図9参照。この際、フックアップ部はフォトレジストで被覆されているが、ウェット処理の等方性エッチング特性により、フォトレジスト境界からフックアップ部へウェット液が染み込む。そこで、このウェット液が染み込む領域を考慮して、0.3~0.4μm程度の領域をマージンとして確保する必要がある。この点、3次元メモリでは、ワード線及びビット線をドライバに接続するため、積層した配線層の数だけ、フックアップ部を設ける必要がある。更にReRAMでは、メモリセルアレイを小さい複数の領域に分け図3のメモリセル部20、それぞれにフックアップ部を設けて別々に駆動する必要がある。これは、ReRAMのメモリセルが可変抵抗素子とダイオードとを直列接続した構成を有するからである。すなわち、1本の配線に非常に多数のメモリセルを接続すると、例えダイオードに逆バイアスを印加したとしても、各ダイオードのオフリーク電流の総量が増大してしまうからである。つまり、ReRAMでは、各配線のフックアップ領域の数は、積層配線数×メモリセル部20の数に比例して存在する。そのため、例え1箇所あたりの面積増加が0.3~0.4μm程度であったとしても、メモリ装置全体としては爆発的な面積増加となり、コスト上昇が大きな問題となる。また、フックアップ部には、CMP時例えば図12参照のdishingを防止するために、ダミー領域が必要となる。図38は、メモリセルアレイのいずれかの層におけるメモリセル部とWLHU部の平面図である。配線の存在しない領域では、CMP時にdishingが生じるおそれがある。従って、図示するようなダミーのメモリセル構造DM10を設ける必要がある。そしてフックアップ部の面積が増大すれば、必要なダミー領域の面積も増加し、ますますメモリセル部に対するフックアップ部の割合が増加する、という悪循環を招くという問題がある。3.3本実施形態しかしながら、本実施形態に係る製造方法であれば、上記問題を解決出来る。まず、ループカット用の露光回数を削減出来る。本実施形態に係る製造方法であると、ワード線WLに関して図10及び図11の工程ではループカットは行わず、図20~図29で説明したビット線BLのループカット時に、あわせてワード線WLもループカットする。すなわち、2つの配線層のループカットを同時に行う。そのため、ループカット用の露光回数を、従来の約半分、すなわち、メモリセルアレイ11のレイヤ数の1/2に削減出来る。これにより、製造工程を簡略化し、製造コストを低減出来る。更に、dishing防止のためのダミー領域の面積を削減出来る。本実施形態では、ダミーのメモリセル構造DM1は図12のCMP工程におけるdishingを抑制し、ダミーのメモリセル構造DM2は図19のCMP工程におけるdishingを抑制する。そして本実施形態に係る製造方法であると、ビット線ループカットの際、ワード線ループカットだけでなく、ダミーのメモリセル構造DM1、DM2の除去も行われる。この際、ビット線のループカット部は、ダミーのメモリセル構造DM1と完全にオーバーラップする。より具体的には、図21及び図23、並びに図26及び図28に示すように、ループカットされる領域の内側に、ダミーのメモリセル構造DM1の全てが収まっている。同様に、ワード線のループカット部は、ダミーのメモリセル構造DM2と完全にオーバーラップする。より具体的には、図22及び図24、並びに図27及び図29に示すように、ループカットされる領域の内側に、ダミーのメモリセル構造DM2の全てが収まっている。これにより、ダミーのメモリセル構造DM1、DM2の占有面積を削減出来る。このダミーのメモリセル構造DM1、DM2は、ループカットの露光例えばKrFレーザに対して、合わせばらつき、寸法ばらつき、加工変換差とそのばらつき、及び層間膜厚ばらつき等が考慮された大きさとされる。図39は、一例としてワード線WL、ダミーのメモリセル構造DM2、及びワード線ループカット部LC2言い換えれば、図22における開口部OP2の平面図である。ある設計例によれば、ループカット部LC2の縦と横のサイズをd1、w1とすると、ダミーのメモリセル構造DM2の縦と横のサイズはそれぞれ0.53d1、0.78w1であった。そして全体としては、従来に較べてダミー領域を17削減することが出来た。このことは、ダミーのメモリセル構造DM1についても同様である。3.4本実施形態の変形例3.4.1第1の変形例上記実施形態では、図25~図29の工程において、ワード線WLの下までエッチングを行うことで、開口部OP1、OP2に露出されているワード線膜42及びバリアメタル層41を除去している。しかしながら図40に示すように、ワード線膜42の上面でエッチングを停止しても良い。図40は、図28に示す領域に対応する。すなわち、ワード線膜42及びバリアメタル層41を残存させても良い。そして、ワード線ループカットは図34及び図35の工程の後の、ワード線膜65のループカット時に同時に行っても良い。図41は、1層目及び2層目のワード線WLを一括してループカットした際の様子を示し、図37で示す領域に対応する。3.4.2第2の変形例上記実施形態では、BLHU部21とWLHU部22の両方にそれぞれダミーのメモリセル構造DM1、DM2を形成する場合について説明した。しかし、いずれか一方のみが形成される場合であっても良い。BLHU部21にダミーのメモリセル構造DM1を形成しない場合には、図5の工程においてBLHU部21に芯材49を形成しなければ良い。またWLHU部22にダミーのメモリセル構造DM2を形成しない場合には、図14の工程においてWLHU部22にマスク材60を形成しなければ良い。特に、メモリセルアレイの最上位層の配線の加工時には、ダミーのメモリセル構造の形成を省略しても良い。例えば、上記実施形態で説明した製造工程によれば、ワード線膜65が、メモリセルアレイ11の最上位層の配線となる。この場合、ワード線膜65直下のダミーのメモリセル構造DM2の形成を省略しても良い。なぜなら、メモリセルアレイ11の最上位層より上にはメモリセルMCは存在せず、また存在する配線は、メモリセル部20に較べて配線ルールがかなり緩い。従って、図19の工程において多少のdishingが生じたとしても、特に問題では無いからである。3.4.3第3の変形例上記実施形態で説明した製造方法であると、BLHU部21のダミーのメモリセル構造DM1は、ビット線膜54よりも下に存在する。逆にWLHU部22のダミーのメモリセル構造DM2は、ワード線膜42よりも上に存在する。しかしながら、この位置関係は逆であっても良い。これは、上記説明においてビット線BLとワード線WLとを入れ替えた場合に相当する。すなわち、配線層42、65をビット線BLとして機能させ、配線層54をワード線WLとして機能させた場合、位置関係は逆になる。すなわち、BLHU部21のダミーのメモリセル構造DM1は、ビット線よりも上に存在し、WLHU部22のダミーのメモリセル構造DM2はワード線よりも下に存在することになる。[変形例等]以上のように、実施形態に係る半導体記憶装置の製造方法は、第1配線層及び第1メモリセル層を順次形成することと、前記第1配線層及び前記第1メモリセル層をパターニングすることにより、第1方向に沿ったストライプ形状の第1構造を第1領域に形成し、第2構造を第2領域に形成することと、前記第1構造及び前記第2構造上に、第2配線層及び第2メモリセル層を順次形成することと、前記第2配線層及び前記第2メモリセル層をパターニングすることにより、第1方向と異なる第2方向に沿ったストライプ形状を有し、且つ前記第2領域における前記第2構造直上の領域で折り返すパターンを有する第3構造を前記第1領域に形成することと、前記第3構造の前記折り返す部分における前記第2配線層及び前記第2メモリセル層、並びにその直下に位置する前記第2構造の前記第1メモリセル層を除去することとを具備する。これにより、CMP工程におけるダミー領域の面積を削減すると共に、製造工程を簡略化出来る。なお、上記実施形態は唯一の実施形態では無く、種々の変形が可能である。例えば、上記説明した全ての例において、ビット線とワード線を入れ替えても良い。また、ビット線とワード線は必ずしも直交する必要は無く、その向きが異なっていれば良い。更に上記実施形態では、各層につき具体的な材料及び膜厚を挙げて説明したが、その他の材料や膜厚を適宜用いても良く、また製造工程も可能な限り入れ替えることが出来る。またメモリセルアレイ11の各層は、下から順にダイオード及び可変抵抗素子が順次積層された構造を有する例を挙げて説明した。しかし、可変抵抗素子がダイオードの下にある場合であっても良いし、この順序が各層で異なっていても良い。また、ダイオードのアノード及びカソードの向きも適宜変更出来る。更に上記実施形態では半導体記憶装置としてReRAMを例に挙げて説明したが、実施形態は、ReRAMに限定されるものでは無い。すなわち実施形態は、ある方向に沿った配線と、別の方向に沿った配線とが交差する領域にメモリセルが形成されるクロスポイント型の半導体メモリ全般に適用可能である。このような半導体メモリの例としては、他にMRAMMagneticRAM等が挙げられる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。