サブワード選択信号の供給線と基準電位の間に直列に接続されたPチャネル型トランジスタ及び第1Nチャネル型トランジスタと、前記Pチャネル型トランジスタと第1Nチャネル型トランジスタの間の接続部に接続された第2Nチャネル型トランジスタとを有するサブワード線駆動回路と、第1のサブワード選択信号を前記サブワード線駆動回路に供給する第1の出力回路と、前記第1のサブワード選択信号とは異なる第2のサブワード選択信号を前記サブワード線駆動回路に供給する第2の出力回路と、を備え、前記サブワード線駆動回路のサブワード線を活性化させた状態で、前記第1の出力回路は前記サブワード線駆動回路のPチャネル型トランジスタのソースにHi-Z信号を供給し、前記第2の出力回路は前記サブワード線駆動回路の第2Nチャネル型トランジスタのゲートにHi信号を供給することを特徴とする半導体記憶装置。前記第1の出力回路は、外部から入力されたアドレス信号に基づくサブデコーダ回路からのサブデコーダ信号を受け、第1のサブワード選択信号を出力することを特徴とする請求項1に記載の半導体記憶装置。前記第2の出力回路は、外部から入力されたアドレス信号に基づくサブデコーダ回路からのサブデコーダ信号を受け、第2のサブワード選択信号を出力することを特徴とする請求項1に記載の半導体記憶装置。サブワード線駆動回路のサブワード線を活性化させた状態で、サブワード選択信号の供給線と基準電位の間に直列に接続されたPチャネル型トランジスタ及び第1Nチャネル型トランジスタにおけるPチャネル型トランジスタのソースから第1のサブワード選択信号としてHi-Z信号を供給し、前記Pチャネル型トランジスタと第1Nチャネル型トランジスタの間の接続部に接続される第2Nチャネル型トランジスタのゲートから前記第1のサブワード選択信号とは異なる第2のサブワード選択信号としてHi信号を供給することを特徴とするサブワード線駆動回路の試験方法。しかしながら、上述のテスト方法では、直接不良箇所の不良確認ができないという問題があった。サブワード線SWLのオープン不良が発生した際、ウェハテストで検出することが非常に困難であり、テストモードで検出可能な状態を作り出す必要があった。ところで、本発明者らの研究によれば、サブワード選択信号FXのTrueとBarを独立して制御することで、直接不良箇所の確認ができるのではないかとの見地に達し、サブワード線駆動回路に供給するサブワード選択信号FXT、FTBに着目してテスト方法の改良を重ねた。ここで、図8を参照しつつ、サブワード選択信号FXを供給する従来のサブワード選択信号発生回路100について説明する。サブワード選択信号発生回路100は、FXT信号出力回路101とFXB信号出力回路102を備えている。FXT信号出力回路101は、PMOSQ4、PMOSQ5、NMOSQ6、NMOSQ7、PMOSQ8、NMOSQ9、PMOSQ10、NMOSQ11から構成される。PMOSQ4、Q8、Q10はソースに昇圧電位Vppを受け、PMOSQ5のソースはPMOSQ4のドレインに接続する。PMOSQ5、Q8、Q10のドレインはNMOSQ6、Q9、Q11のドレインと接続する。NMOSQ6、Q7、Q9、Q11はソースに負電位Vkkを受ける。PMOSQ4、Q5とNMOSQ5、Q6のゲートは前段からの信号を受ける。PMOSQ8とNMOSQ9のゲートは、PMOSQ5とNMOSQ6間のノードと接続する。PMOSQ10とNMOSQ11は、PMOSQ8とNMOSQ9間のノードに接続する。また、FXB信号出力回路102において、PMOSQ12は、ソースに昇圧電位Vpp、ゲートに前段からの信号を受け、ドレインはNMOSQ13のドレインと接続する。NMOSQ13はソースに負電位Vkk、ゲートに前段からの信号を受け、ドレインはPMOSQ12のドレインと接続する。また、PMOSQ14は、ソースに昇圧電位Vppを受け、ゲートはPMOSQ12とNMOSQ13間のノード、ドレインはNMOSQ15のドレインと接続する。NMOSQ15はソースに負電位Vkk、ゲートはPMOSQ12とNMOSQ13間のノード、ドレインはPMOSQ14のドレインと接続する。サブワード線駆動回路にサブワード選択信号FXT、FXBを供給する上記サブワード選択信号発生回路100においては、サブワード選択信号FXTとFXBは連動しており、サブワード選択信号FXBがHiの場合はその反転信号であるサブワード選択信号FXTがLoとなる。また、予めサブワード線SWLに電位を与えた状態で、入力を与えてサブワード線SWLの電位が下がるか否か判別したいが、現状ではPre命令を入れるまでサブワード選択信号FXは反転せず、Pre命令が入るとメインワード線信号MWLBが上がってしまい都合が悪かった。本発明者らは、上記従来技術の欠点を解消して正確な不良検出をすることを目的として鋭意研究を重ねた結果、サブワード選択信号FXTの出力最終段にHi-ZHiでもLoでも無い状態を出力し、さらにサブワード選択信号FXBの出力最終段にHiを出力することにより注目箇所の不良を正確に検出できることを発見し、この知見に基づく発明を完成するに至った。本発明は、サブワード線駆動回路の不良箇所を直接確認できる技術を提供することを目的とする。上述の課題に鑑み、本発明の一態様は、サブワード選択信号の供給線と基準電位の間に直列に接続されたPチャネル型トランジスタ及び第1Nチャネル型トランジスタと、上記Pチャネル型トランジスタと第1Nチャネル型トランジスタの間の接続部に接続された第2Nチャネル型トランジスタとを有するサブワード線駆動回路と、第1のサブワード選択信号を上記サブワード線駆動回路に供給する第1の出力回路と、上記第1のサブワード選択信号とは異なる第2のサブワード選択信号を上記サブワード線駆動回路に供給する第2の出力回路と、を備え、上記サブワード線駆動回路のサブワード線を活性化させた状態で、上記第1の出力回路は上記サブワード線駆動回路のPチャネル型トランジスタのソースにHi-Z信号を供給し、上記第2の出力回路は上記サブワード線駆動回路の第2Nチャネル型トランジスタのゲートにHi信号を供給する半導体記憶装置に関する。本発明の他の態様は、サブワード線駆動回路のサブワード線を活性化させた状態で、サブワード選択信号の供給線と基準電位の間に直列に接続されたPチャネル型トランジスタ及び第1Nチャネル型トランジスタにおけるPチャネル型トランジスタのソースから第1のサブワード選択信号としてHi-Z信号を供給し、上記Pチャネル型トランジスタと第1Nチャネル型トランジスタの間の接続部に接続される第2Nチャネル型トランジスタのゲートから上記第1のサブワード選択信号とは異なる第2のサブワード選択信号としてHi信号を供給するサブワード線駆動回路の試験方法に関する。本発明によれば、正確な不良検出により、適切な救済が行えるようになるため、製品歩留の向上が期待できる。また、チップの全体特性を向上させることができるだけでなく、コスト削減にも有効である。本発明の更なる利点及び実施形態を、記述と図面を用いて下記に詳細に説明する。以下、本発明の好ましい実施形態に従う半導体記憶装置及びそのテスト方法について、添付図面を参照しつつ詳しく説明する。但し、以下に説明する実施形態によって本発明の技術的範囲は何ら限定解釈されることはない。図示はしないが、DRAMは周知のように、メモリセルアレイ、センスアンプ、Xデコーダ、Yデコーダ、制御信号用のアドレスバッファ、コマンドバッファ、データ回路等から構成される。DRAMの読み出し動作は、Xデコーダによりメモリセルのワード線が活性化され、メモリセルのデータはセンスアンプにより増幅される。Yデコーダで選択されたセンスアンプのデータがデータ回路から読み出される。書き込み動作は、メモリセルのワード線が活性化され、外部からのデータがデータ回路にラッチされる。データはYデコーダで選択されたセンスアンプを経由してセルに書き込まれる。初めに、図1は、本発明の実施形態によるメモリセルアレイの概略図である。同図に示すように、メモリセルアレイにはメモリセル群と、メモリセル周辺にセンスアンプとサブワード線駆動回路SWDとが配置されている。このうち、センスアンプはカラム方向に配列された列選択線及びビット線に接続できる位置に配置されており、サブワード線駆動回路SWDはロウ方向に配列されたメインワード線とサブワード線と接続できる位置に配置されている。また、サブワード線駆動回路SWDはサブデコーダ回路不図示からサブワード選択信号発生回路を介して延びるサブワード選択線FXにも接続されている。図1に記載のメモリセルアレイにおいて、任意のメモリセルに書き込むには、メインワード線MWLとサブワード選択線SWLを活性化させてサブワード線SWLに電位を与える必要がある。図2は、本発明の実施形態によるサブワード線駆動回路10の状態を示す図である。図2に示すように、DRAMにおけるサブワード線駆動回路10は、サブワード選択信号の供給線と負電位Vkkの間に直列に接続されたPMOSQ1及びNMOSQ2と、PMOSQ1とNMOSQ2の接続ノードに接続されたNMOSQ3とから構成される。PMOSQ1は、ソースにサブワード選択信号FXT、ゲートにメインワード線信号MWLBを受け、ドレインはNMOSQ2のドレインと接続する。NMOSQ2はソースに負電位Vkk、ゲートにメインワード線信号MWLBを受け、ドレインはPMOSQ1のドレインと接続する。メインワード線信号MWLBは、メインワードデコーダからの出力信号である。NMOSQ3は、ソースに負電位Vkk、ゲートにサブワード選択信号FXBを受け、ドレインがサブワード線SWLと接続する。通常、メインワード線信号MWLBがLoの選択レベルの際は、PMOSQ1がオン、NMOSQ2がオフされる。このとき、オン状態のPMOSQ1を介してサブワード選択信号FXTのHiがサブワード線SWLに伝えられて選択状態にする。メインワード線信号MWLBがHiの非選択レベルの際は、PMOSQ1がオフ、NMOSQ2がオンされる。これにより、サブワード選択信号FXのHiレベルLoレベルに無関係にサブワード線SWLはLoの非選択レベルに固定される。本発明の実施形態において、図3に示すように、サブワード線駆動回路10をテストする際には、次のように動作させる。まず、テストしたいサブワード線SWLに接続されるメモリセルに論理値0を書き込む。次に、サブワード線SWLの電位をHi状態にして、ACTコマンドを入力する。そして、サブワード線駆動回路に対して、FXT出力回路21からHi-Z、FXB出力回路22からHiのテストコマンドを入力する。その際、引き抜き用のトランジスタに不良が無い場合には、サブワード線SWLの電位は引き抜かれLo状態になる。一方、引き抜き用のトランジスタに不良が有る場合には、サブワード線SWLの電位はHi状態のままである。続いて、書き込みコマンドを入力して論理値1を書き込む。上記良品の場合には、サブワード線SWLの電位がLo状態であるため、メモリセルに論理値1は書き込まれない。つまりデータは論理理0のままとなる。また、上記不良の場合には、サブワード線SWLの電位がHi状態のままであるため論理値1が書き込まれることになる。その結果、リードで注目箇所のデータを読み出して、読み出されたデータが論理値0であれば良品、論理値1であれば不良となる。このように、本発明の実施形態による不良検出方法では、不良のあるサブワード線SWLの電位が引き抜かれていない回路には書き込めてしまうため、サブワード線駆動回路10の不良を直接検出可能となる。図4は、本発明の実施形態によるテストコマンドを入力するためのサブワード選択信号発生回路20の構成を示す。図示されるように、サブワード選択信号発生回路20は、FXT出力回路21とFXB出力回路22を備える。本発明の実施形態では、従来の回路部に加えて、新たに新規追加部を設けることにより、所望のサブワード選択信号FXT、FXBを出力して、サブワード線駆動回路のテストができるように構成されている。より詳細には、FXT出力回路21は従来の回路構成に加えて、ソースに動作電源電圧として昇圧電位Vpp、ゲートに前段からの信号を受け、ドレインはNMOSQ13のドレインと接続するPMOSQ16と、ソースに負電位Vkk、ゲートに前段からの信号を受け、ドレインはPMOSQ12のドレインと接続するNMOSQ17と、ソースに昇圧電位Vpp、ゲートに前段からの信号を受け、ドレインはPMOSQ10のソースと接続するPMOSQ18と、ソースに負電位Vkkを受け、ゲートはPMOSQ16とNMOSQ17間のノード、ドレインはNMOSQ11のソースと接続するNMOSQ19とを含む。上述の説明において、前段からの信号とはサブデコーダ回路からのサブデコーダ信号をいう。また、FXB出力回路22は、従来の構成からPMOSQ13とNMOSQ14を削除し、新たにPMOSQ12とNMOSQ13間のノード及びPMOSQ16とNMOSQ17間のノードに接続し、サブワード選択信号FXBを出力するNANDゲートを含む。上記構成により、FXT出力回路21とFXB出力回路22は、前段の出力する信号に応じてそれぞれ独立したHiとHi-Zのサブワード選択信号FXBとFXTを生成する。ACT期間中において、Loのメインワード線信号MWLBをサブワード線駆動回路10に供給して、PMOSQ1をオン、NMOSQ2をオフにする。サブワード選択信号FXTの電位をHi-Z状態とし、サブワード線駆動回路10のPMOSQ1のソースに供給する。サブワード選択信号FXBとしては、Hiを出力し、サブワード線駆動回路10のNMOSQ3をオンさせる。これにより、異常がなければサブワード線SWLの電位が引き抜かれるため、セルに書き込みはできない。サブワード線SWLの電位が引き抜かれていない回路には、書き込めてしまう為不良検出が可能となる。以上の説明では、一例としてDRAMを想定したが、本発明はフラッシュメモリ、PRAM、RRRAM、FeRAMなどのDRAM以外の半導体記憶装置にも適用することができる。