"内部回路に第1電圧を供給する第1端子と、第2電圧を供給する第2端子と、前記第1端子に接続された入力端と出力端とを有する整流素子と、互いに並列に接続された第1段から第n段nは2以上の整数のスイッチング素子とを備え、前記第1段から第n段のスイッチング素子は、前記整流素子の当該出力端からの出力電圧が印加される第1から第nの制御端をそれぞれ有し、前記スイッチング素子の各々は、前記第1端子及び前記第2端子にそれぞれ接続された第1及び第2の被制御端を有し、前記整流素子は、前記第1端子から前記第2電圧よりも高い所定電圧以上の過電圧が入力されたとき、前記第1段から第n段のスイッチング素子をオン状態にする制御電圧を出力して前記第1及び第2の被制御端間を導通させる、ことを特徴とする過電圧保護回路。請求項1に記載の過電圧保護回路であって、前記第1から第nの制御端のうち第kkは2からnのうちの任意整数の制御端と前記整流素子の当該出力端との間に接続され、且つ、前記第kの制御端と第k-1の制御端との間に接続された第1抵抗素子をさらに備えることを特徴とする過電圧保護回路。請求項1または2に記載の過電圧保護回路であって、前記第1段から第n段のスイッチング素子の当該第1の被制御端と前記第1端子との間に接続され、且つ、前記第1段から第n段のスイッチング素子の当該第1の被制御端と前記整流素子の当該入力端との間に接続された第2抵抗素子をさらに備え、前記第1の被制御端は、前記第2抵抗素子を介して前記第1端子に接続されていることを特徴とする過電圧保護回路。請求項3に記載の過電圧保護回路であって、前記第2抵抗素子は、前記第1端子と前記内部回路との間に接続されていることを特徴とする過電圧保護回路。請求項1または2に記載の過電圧保護回路であって、前記第1端子に接続されている配線と、前記第1段から第n段のスイッチング素子の各々の当該第1の被制御端と前記配線との間に接続された第2抵抗素子とをさらに備え、前記第1の被制御端は、前記第2抵抗素子と前記配線とを介して前記第1端子に接続されていることを特徴とする過電圧保護回路。請求項5に記載の過電圧保護回路であって、前記第1端子は、前記配線を介して前記内部回路と接続されていることを特徴とする過電圧保護回路。請求項1から6のうちのいずれか1項に記載の過電圧保護回路であって、前記第1段から第n段のスイッチング素子は、それぞれ第1段から第n段のnチャネル型のMISトランジスタを有し、前記MISトランジスタの各々は、半導体基板上にゲート絶縁膜を介して形成され、前記第1から第nの制御端のいずれかを構成するゲート電極と、前記ゲート電極の両側のうちの一方の側に形成され、前記第2の被制御端を構成するソース領域と、前記ゲート電極の両側のうちの他方の側に形成され、前記第1の被制御端を構成するドレイン領域とを有することを特徴とする過電圧保護回路。請求項7に記載の過電圧保護回路であって、前記第1から第nの制御端は、前記整流素子の当該出力端との配線距離が近い順に配置されており、前記第1段から第n段のMISトランジスタは、前記半導体基板の主面に平行な第1方向に沿って配列され、前記ソース領域と前記ゲート電極と前記ドレイン領域とは、前記第1方向に沿って配列され、前記第1段から第n段のMISトランジスタの当該第1の被制御端と前記第1端子との間の配線距離のうち、前記第1段のMISトランジスタの当該第1の被制御端と前記第1端子との間の配線距離が最大である、ことを特徴とする過電圧保護回路。請求項8に記載の過電圧保護回路であって、前記第1段から第n段のMISトランジスタのうち第m段mは2からnのうちの任意整数のMISトランジスタの当該第1の被制御端と前記第1端子との間の配線距離は、第m-1段のMISトランジスタと前記第1端子との間の配線距離よりも小さいことを特徴とする過電圧保護回路。請求項8または9に記載の過電圧保護回路であって、前記第1段から第n段のMISトランジスタの当該第2の被制御端と前記第2端子との間の配線距離のうち、前記第1段のMISトランジスタの当該第2の被制御端と前記第2端子との間の配線距離が最大であることを特徴とする過電圧保護回路。請求項1から10のうちのいずれか1項に記載の過電圧保護回路であって、前記整流素子は、前記入力端と前記出力端との間に降伏電圧以上の逆方向バイアスが前記過電圧として印加されたときにブレークダウンするpn接合部を有することを特徴とする過電圧保護回路。請求項11に記載の過電圧保護回路であって、前記整流素子は、pn接合型ダイオード素子であることを特徴とする過電圧保護回路。請求項11に記載の過電圧保護回路であって、前記整流素子は、前記pn接合部を寄生ダイオードとして有するMISトランジスタであることを特徴とする過電圧保護回路。請求項1から10のうちのいずれか1項に記載の過電圧保護回路であって、前記整流素子は、前記第1端子から前記過電圧の供給を受けてオフ状態からオン状態に遷移するバイポーラトランジスタであることを特徴とする過電圧保護回路。請求項1から14のうちのいずれか1項に記載の過電圧保護回路と、前記内部回路とを備えることを特徴とする半導体集積回路。しかしながら、従来のサージ保護回路100では、複数のMOSトランジスタN01~N0nのブレークダウンのタイミングにバラツキが生じてサージ電流をいち早くVSS端子102に引き込むことに失敗し、内部回路90がサージ電圧に応答して破壊されるという問題がある。上記に鑑みて本発明の目的は、異常な過電圧から内部回路を確実に保護することができる過電圧保護回路及びこれを有する半導体集積回路を提供することである。本発明による過電圧保護回路は、内部回路に第1電圧を供給する第1端子と、第2電圧を供給する第2端子と、前記第1端子に接続された入力端と出力端とを有する整流素子と、互いに並列に接続された第1段から第n段nは2以上の整数のスイッチング素子とを備え、前記第1段から第n段のスイッチング素子は、前記整流素子の当該出力端からの出力電圧が印加される第1から第nの制御端をそれぞれ有し、前記スイッチング素子の各々は、前記第1端子及び前記第2端子にそれぞれ接続された第1及び第2の被制御端を有し、前記整流素子は、前記第1端子から前記第2電圧よりも高い所定電圧以上の過電圧が入力されたとき、前記第1段から第n段のスイッチング素子をオン状態にする制御電圧を出力して前記第1及び第2の被制御端間を導通させることを特徴とする。本発明による半導体集積回路は、前記過電圧保護回路と前記内部回路とを備えることを特徴とする。本発明によれば、過電圧に応答した整流素子が複数のスイッチング素子をオン状態にし、これらスイッチング素子を通じて過電流を第2端子に引き込むことができる。したがって、異常な過電圧から内部回路を確実に保護することができる。以下、本発明に係る種々の実施の形態について図面を参照しつつ説明する。実施の形態1.図2は、本発明に係る実施の形態1の半導体集積回路1Aの構成を概略的に示す図である。この半導体集積回路1Aは、入力端子3、過電圧保護回路2A、VSS端子4及び内部回路5を備えている。内部回路5は、たとえば、インバータ回路やバッファ回路などを含む集積回路であり、入力端子3から配線ラインWdと抵抗素子RC0とを介して供給された電圧に応じて動作する。VSS端子4は、所定の電源電圧たとえば、VDD電圧よりも低い電圧たとえば、接地電圧を供給するものである。過電圧保護回路2Aは、図2に示されるように、入力端子3とVSS端子4との間に互いに並列に接続された第1段から第n段nは4以上の整数のn個の保護回路部101,102,...,10n-1,10nを有する。これら保護回路部101,102,...,10n-1,10nは、スイッチング素子としてのnチャネル型のMOSトランジスタNM1,NM2,...,NMn-1,NMnをそれぞれ有している。なお、保護回路部101~10nの個数nは、必ずしも4個以上である必要はなく、2個または3個であってもよいが、たとえば、目標とするESD耐性を満たすMOSトランジスタNM1~NMnのトータルゲート幅を、これらMOSトランジスタNM1~NMnのゲートの本数で割った値にすることができる。MOSトランジスタNM1~NMnの各々は、抵抗素子RC0の一端から延びる配線ラインWdに接続されたドレイン一方の被制御端と、VSS端子4から延びる配線ラインWsに接続されたソース他方の被制御端と、ゲート制御端とを有する。バックゲートは、ソースとともに配線ラインWsに接続されている。図2に示されるように、MOSトランジスタNM1~NMnのゲートと入力端子3との間にpn接合型のダイオード素子D10が接続されている。このダイオード素子D10は、入力端子3から降伏電圧以上のサージ電圧の供給を受けたときにその逆バイアス印加でブレークダウンする整流素子である。本実施の形態では、ダイオード素子D10のカソードは、逆バイアス電圧が印加される入力端として、入力端子3に接続されている。一方、ダイオード素子D10のアノードは、出力端として、配線ラインW1を介してMOSトランジスタNM1~NMnのゲートに接続されている。また、保護回路部101~10n-1は、n-1個の抵抗素子RC1,RC2,...,RCn-1をそれぞれ有する。これらn-1個の抵抗素子RC1,RC2,...,RCn-1は、最終段のMOSトランジスタMMnのゲートと入力端子3との間に直列に接続されている。第1段初段の抵抗素子RC1は、配線ラインW1を介してダイオード素子D10のアノードに接続された一端を有し、配線ラインW2を介して第2段の抵抗素子RC2に接続された他端を有する。また、第1段の抵抗素子RC1は、第1段のMOSトランジスタNM1のゲートと次段のMOSトランジスタNM2のゲートとの間にも接続されている。第2段の抵抗素子RC2は、配線ラインW2を介して前段の抵抗素子RC1に接続された一端を有し、配線ラインW3を介して次段の抵抗素子RC3に接続された他端を有する。また、第2段の抵抗素子RC2は、第2段のMOSトランジスタNM2のゲートと次段のMOSトランジスタNM3のゲートとの間にも接続されている。本実施の形態では、第k段kは2以上n-1以下の任意の整数の抵抗素子RCkは、配線ラインWkを介して前段の抵抗素子RCk-1に接続された一端を有し、配線ラインWk1を介して次段の抵抗素子RCk1に接続された他端を有している。また、第k段の抵抗素子RCkは、第k段のMOSトランジスタNMkのゲートと次段のMOSトランジスタNMk1のゲートとの間にも接続されている。抵抗素子RC0は、MOSトランジスタNM1~NMnの全てのドレインとダイオード素子D10のカソードとの間に接続されている。このため、抵抗素子RC0は、入力端子3からダイオード素子D10のカソードに印加される電圧よりも低い電圧をMOSトランジスタNM1~NMnのドレインに印加する。図3は、上記過電圧保護回路2Aのレイアウトの一例を模式的に示す図である。図3に示されるように、配線ラインWdが抵抗素子RC0の一端からY軸方向に延在し、配線ラインWsがVSS端子4からY軸方向に延在している。また、一方の配線ラインWdからX軸方向Y軸方向と直交する方向に複数本の帯状のドレイン用配線DE,DE,...が延びており、他方の配線ラインWsから複数本の帯状のソース用配線SE,SE,...が-X軸方向に延びている。これらドレイン用配線DEとソース用配線SEとは、Y軸方向に沿って交互に配列されている。また、ドレイン用配線DEの直下には、MOSトランジスタを構成するドレイン領域DRが形成されており、ソース用配線SEの直下には、当該MOSトランジスタを構成するソース領域SRが形成されている。そして、ソース用配線SEとドレイン用配線DEとの間には、MOSトランジスタNM1~NMnをそれぞれ構成するゲート配線ゲート電極G1~Gnが形成されている。これらゲート配線G1,...,Gnは、それぞれ、配線ラインW1,...,WnからX軸方向に延在したものである。図4は、本実施の形態のMOSトランジスタNM1の構造の一例を概略的に示す断面図である。図4に示されるように、このMOSトランジスタNM1は、P型半導体基板30の主面上にシリコン酸化膜などのゲート絶縁膜31を介して形成されたゲート配線G1を有する。ゲート配線G1は、たとえば、不純物がドープされたポリシリコン材料を用いて形成することができる。ゲート配線G1の両側壁には、絶縁材料からなるサイドウォールスペーサ32A,32Bが形成されている。このゲート配線G1の両側のうちの一方の側では、P型半導体基板30の主面近傍にn型不純物拡散領域であるソース領域SRが形成されており、その他方の側では、P型半導体基板30の主面近傍にn型不純物拡散領域であるドレイン領域DRが形成されている。また、ドレイン領域DRの一端から水平方向に突出するようにエクステンション領域n型不純物拡散領域DReが形成され、ソース領域SRの一端からも水平方向に突出するようにエクステンション領域n型不純物拡散領域SReが形成されている。ソース領域SRは、層間絶縁膜33内に設けられたコンタクトプラグ34を介して上層配線であるソース用配線SEと電気的に接続される。一方、ドレイン領域DRは、層間絶縁膜33内に設けられたコンタクトプラグ35を介して上層配線であるドレイン用配線DEと電気的に接続される。他のMOSトランジスタNM2~NMnも、ソース領域SRとドレイン領域DRの配置を除いて、MOSトランジスタNM1とほぼ同様の構造を有している。なお、MOSトランジスタの構造は、図4に示した構造に限定されるものではなく、他の公知のMOSトランジスタの構造を使用してもよい。MOSトランジスタNM1~NMnは、図3に示されるようにY軸方向に沿って配列されている。これらMOSトランジスタNM1,...,NMnのゲート配線G1,...,Gnは、ダイオード素子D10のアノード出力端との配線距離が近い順に配置されている。すなわち、ゲート配線G1とダイオード素子D10のアノードとの間の配線距離ほぼ配線ラインW1の長さは、他のゲート配線G2~Gnとダイオード素子D10のアノードとの間の配線距離よりも短い。また、第k段のゲート配線Gkkは2以上n-1以下の任意整数とダイオード素子D10のアノードとの間の配線距離は、第k1段のゲート配線Gk1とダイオード素子D10のアノードとの間の配線距離よりも短い。よって、最終段第n段のゲート配線Gnは、ダイオード素子D10のアノードから最も大きな配線距離を有している。一方、MOSトランジスタNMn,NMn-1,...,NM1のドレイン領域DR,...,DRは、入力端子3との配線距離が近い順に配置されている。すなわち、最終段のMOSトランジスタNMnのドレイン領域DRと入力端子3との間の配線距離は、図3に示されるように、他のMOSトランジスタNMn-1~NM1のドレイン領域DRと入力端子3との間の配線距離よりも短い。また、第k段のMOSトランジスタNMkのドレイン領域DRと入力端子3との間の配線距離は、第k-1段のMOSトランジスタNMk-1のドレイン領域DRと入力端子3との間の配線距離よりも短い。よって、初段第1段のMOSトランジスタNM1のドレイン領域DRは、入力端子3から最も大きな配線距離を有している。次に、上記過電圧保護回路2Aの動作を説明する。図5及び図6は、入力端子3からサージ電圧が入力されたときのサージ電流Fsの伝搬経路及び分岐経路を概略的に示す図である。入力端子3から時間とともに急峻に上昇するサージ電圧が入力されたとき、抵抗素子RC0の存在により、内部回路5がブレークダウンするよりも先に、ダイオード素子D10がブレークダウンして応答を開始する。その後、ダイオード素子D10のアノードは、配線ラインW1の電位を上昇させる。その上昇した電位が初段のMOSトランジスタNM1のしきい値を超えると、MOSトランジスタNM1はオフ状態からオン状態に遷移して導通するので、入力端子3とVSS端子4との間の電流F1の経路サージ経路が形成される。その後、配線ラインW2の電位が第2段のMOSトランジスタNM2のしきい値を超えると、このMOSトランジスタNM2はオフ状態からオン状態に遷移するので、入力端子3とVSS端子4との間の電流F2の経路サージ経路が形成される。ここで、抵抗素子RC1の存在により、MOSトランジスタNM2は、MOSトランジスタNM1よりも若干遅れてオン状態に遷移する。その後、配線ラインWkkは3~nのいずれかの電位が第k段のMOSトランジスタNMkのしきい値を超えると、MOSトランジスタNMkはオフ状態からオン状態に遷移するので、入力端子3とVSS端子4との間の電流Fkの経路サージ経路が形成される。ここで、抵抗素子RCk-1の存在により、第k段のMOSトランジスタNMkは、前段のMOSトランジスタNMk-1よりも若干遅れてオン状態に遷移する。したがって、入力端子3からサージ電圧が入力されたとき、MOSトランジスタNM1,...,NMnは、順次オン状態に遷移して入力端子3とVSS端子4との間にサージ電流Fsの経路を形成することとなる。以上に説明したように実施の形態1のサージ保護回路2Aによれば、入力端子3にサージ電圧が印加されたとき、ダイオード素子D10は、内部回路5がブレークダウンするよりも先にブレークダウンして、MOSトランジスタNM1~NMnをオン状態に遷移させる。したがって、図1の従来の構成と比べると、サージ電流Fsを短時間でVSS端子4に引き込むことができるので、内部回路5内の素子が破壊されることを確実に防止することができる。また、MOSトランジスタNM1,...,NMnはこの順番でオフ状態からオン状態に遷移するので、サージ電流の経路が一部の領域に偏ることを防止することができる。図6に示されるように、MOSトランジスタNM1,...,NMnは、入力端子3からの配線距離が遠い位置にあるMOSトランジスタから順番にオン状態に遷移するので、MOSトランジスタNM1,...,NMnの全体にサージ電流を分岐させて流すことができるのである。仮に、MOSトランジスタNM1,...,NMnが、入力端子3からの配線距離が近い位置にあるMOSトランジスタから順番にオン状態に遷移したとすれば、電流は最短経路を流れるので、入力端子3からの配線距離が遠い位置にあるMOSトランジスタNM1,NM2にはほとんど電流F1,F2が流れなくなり、サージ電流の伝搬経路が一部の領域に制限される。このような場合、短時間で入力端子3の電位を低下させることができないおそれがある。図7は、図1の従来のサージ保護回路のレイアウトの一例を概略的に示す図である。図7に示されるように、配線ラインWdが入力端子101からY軸方向に延在し、配線ラインWsがVSS端子102からY軸方向に延在している。また、一方の配線ラインWdからX軸方向Y軸方向と直交する方向に複数本の帯状のドレイン用配線が延びており、他方の配線ラインWsからも複数本の帯状のソース用配線が-X軸方向に延びている。また、ドレイン用配線の直下には、MOSトランジスタを構成するドレイン領域DRが形成されており、ソース用配線の直下には、当該MOSトランジスタを構成するソース領域SRが形成されている。そして、MOSトランジスタN01~N0nをそれぞれ構成するゲート配線ゲート電極G1~Gnが形成されている。図7のレイアウトでは、入力端子101にサージ電圧が印加されたとき、MOSトランジスタN01,...,N0nは、入力端子101からの配線距離が近い位置にあるMOSトランジスタから順番にオン状態に遷移するので、サージ電流Fsの伝搬経路はほぼMOSトランジスタN01に限定され、他のMOSトランジスタN02~N0nにはほとんどサージ電流Fsは流れない。このため、入力端子101の電位を短時間で低下させることができず、サージ電圧に応答した内部回路90が破壊されるおそれがある。このような事態を防ぐためには、図8に示されるように、VSS端子102を、入力端子101に対して対角線上に配置すればよい。これにより、サージ電流Fsは、MOSトランジスタN01,...,N0nの全体を流れるが、VSS端子102の形成位置が制限されるので、レイアウトの設計自由度が低くなるという欠点がある。これに対し、実施の形態1の図3のレイアウトでは、VSS端子4の位置によらずに、サージ電流Fsを回路全体に均等に流すことができるので、レイアウトの設計自由度が高いという利点がある。実施の形態2.次に、本発明に係る実施の形態2について説明する。図9は、実施の形態2の半導体集積回路1Bの構成を概略的に示す図である。この半導体集積回路1Bは、入力端子3、過電圧保護回路2B、VSS端子4及び内部回路5を備える。この半導体集積回路1Bの構成は、図2の半導体集積回路1Aの抵抗素子RC0の代わりに抵抗素子RC01~RC0nが設けられている点を除いて、実施の形態1の半導体集積回路1Aの構成とほぼ同じである。本実施の形態の過電圧保護回路2Bでは、MOSトランジスタNM1~NMnのドレインと、入力端子3から延びる配線ラインWdとの間に抵抗素子RC01~RC0nがそれぞれ設けられている。すなわち、k段目の抵抗素子RC0kの一端は、MOSトランジスタNMkのドレインと接続され、抵抗素子RC0kの他端は、配線ラインWdと接続されている。以下、本実施の形態の過電圧保護回路2Bの動作を説明する。図10は、入力端子3からサージ電圧が入力されたときのサージ電流Fsの伝搬経路及び分岐経路を概略的に示す図である。入力端子3から時間とともに急峻に上昇するサージ電圧が入力されたとき、抵抗素子RC01~RC0nの存在により、内部回路5がブレークダウンするよりも先に、ダイオード素子D10がブレークダウンして応答を開始する。その後、ダイオード素子D10のアノードは、配線ラインW1の電位を上昇させる。その上昇した電位が初段のMOSトランジスタNM1のしきい値を超えると、MOSトランジスタNM1はオフ状態からオン状態に遷移して導通するので、入力端子3とVSS端子4との間の電流F1の経路サージ経路が形成される。その後、配線ラインWkkは2~nのいずれかの電位が第k段のMOSトランジスタNMkのしきい値を超えると、MOSトランジスタNMkはオフ状態からオン状態に遷移するので、入力端子3とVSS端子4との間の電流Fkの経路サージ経路が形成される。ここで、抵抗素子RCk-1の存在により、第k段のMOSトランジスタNMkは、前段のMOSトランジスタNMk-1よりも若干遅れてオン状態に遷移する。したがって、入力端子3からサージ電圧が入力されたとき、MOSトランジスタNM1,...,NMnは、順次オン状態に遷移して入力端子3とVSS端子4との間にサージ電流Fsの経路を形成することとなる。本実施の形態のサージ保護回路2Bによれば、入力端子3にサージ電圧が印加されたときは、上記実施の形態1の場合と同様に、ダイオード素子D10は、内部回路5がブレークダウンするよりも先にブレークダウンして、MOSトランジスタNM1~NMnをオン状態に遷移させる。したがって、サージ電流Fsを短時間でVSS端子4に引き込むことができるので、内部回路5内の素子が破壊されることを確実に防止することができる。また、本実施の形態のMOSトランジスタNM1,...,NMnが図3のレイアウトのように配置されている場合には、MOSトランジスタNM1,...,NMnはこの順番でオフ状態からオン状態に遷移するので、サージ電流の経路が一部の領域に集中することを防止することができる。さらに、本実施の形態では、入力端子3と内部回路5との間の配線ラインWdには抵抗素子が設けられていないので、入力端子3から内部回路5に供給される電圧が低下することを抑制することができる。したがって、サージ保護回路2Bの存在が内部回路5に与える影響を小さくし、内部回路5を期待どおりに動作させることができる。実施の形態3.次に、本発明に係る実施の形態3について説明する。図11は、実施の形態3の半導体集積回路1Cの構成を概略的に示す図である。この半導体集積回路1Cは、入力端子3、過電圧保護回路2C、VSS端子4及び内部回路5を備えている。この半導体集積回路1Cの構成は、図2の半導体集積回路1Aのダイオード素子D10の代わりにnチャネルMOSトランジスタN20が整流素子として設けられている点を除いて、上記実施の形態1の半導体集積回路1Aの構成とほぼ同じである。MOSトランジスタN20のソース入力端とドレイン出力端とは、入力端子3と配線ラインW1とにそれぞれ接続されており、MOSトランジスタN20のゲートとバックゲートとはともにVSS端子4に接続されている。以下、本実施の形態の過電圧保護回路2Cの動作を説明する。図12は、入力端子3からサージ電圧が入力されたときのサージ電流Fsの伝搬経路及び分岐経路を概略的に示す図である。入力端子3から時間とともに急峻に上昇するサージ電圧が入力されたとき、抵抗素子RC0の存在により、内部回路5がブレークダウンするよりも先に、MOSトランジスタN20のpn接合部がブレークダウンして応答を開始する。その後、MOSトランジスタN20は、配線ラインW1の電位を上昇させる。その上昇した電位が初段のMOSトランジスタNM1のしきい値を超えると、MOSトランジスタNM1はオフ状態からオン状態に遷移して導通するので、入力端子3とVSS端子4との間の電流F1の経路サージ経路が形成される。その後、配線ラインWkkは2~nのいずれかの電位が第k段のMOSトランジスタNMkのしきい値を超えると、MOSトランジスタNMkはオフ状態からオン状態に遷移するので、入力端子3とVSS端子4との間の電流Fkの経路サージ経路が形成される。ここで、抵抗素子RCk-1の存在により、第k段のMOSトランジスタNMkは、前段のMOSトランジスタNMk-1よりも若干遅れてオン状態に遷移する。したがって、入力端子3からサージ電圧が入力されたとき、MOSトランジスタNM1,...,NMnは、順次オン状態に遷移して入力端子3とVSS端子4との間にサージ電流Fsの経路を形成することとなる。本実施の形態のサージ保護回路2Cによれば、入力端子3にサージ電圧が印加されたときは、ブレークダウンしたMOSトランジスタN20がMOSトランジスタNM1~NMnをオン状態に遷移させる。したがって、サージ電流Fsを短時間でVSS端子4に引き込むことができるので、内部回路5内の素子が破壊されることを確実に防止することができる。また、本実施の形態のMOSトランジスタNM1,...,NMnが図3のレイアウトのように配置されている場合には、MOSトランジスタNM1,...,NMnはこの順番でオフ状態からオン状態に遷移するので、サージ電流の経路が一部の領域に集中することを防止することができる。さらに、本実施の形態では、ダイオード素子D10よりも耐圧性能の高いMOSトランジスタN20を使用しているので、サージ保護性能の高い過電圧保護回路2Cを提供することができる。実施の形態4.次に、本発明に係る実施の形態4について説明する。図13は、実施の形態4の半導体集積回路1Dの構成を概略的に示す図である。この半導体集積回路1Dは、入力端子3、過電圧保護回路2D、VSS端子4及び内部回路5を備えている。この半導体集積回路1Dの構成は、図11の半導体集積回路1Cの抵抗素子RC0の代わりに抵抗素子RC01~RC0nが設けられている点を除いて、上記実施の形態3の半導体集積回路1Cの構成とほぼ同じである。抵抗素子RC01~RC0nは、MOSトランジスタNM1~NMnのドレインと、入力端子3から延びる配線ラインWdとの間にそれぞれ設けられている。すなわち、k段目の抵抗素子RC0kの一端は、MOSトランジスタNMkのドレインと接続され、抵抗素子RC0kの他端は、配線ラインWdと接続されている。以下、本実施の形態の過電圧保護回路2Dの動作を説明する。図14は、入力端子3からサージ電圧が入力されたときのサージ電流Fsの伝搬経路及び分岐経路を概略的に示す図である。入力端子3から時間とともに急峻に上昇するサージ電圧が入力されたとき、抵抗素子RC01~RC0nの存在により、内部回路5がブレークダウンするよりも先に、MOSトランジスタN20のpn接合部がブレークダウンして応答を開始する。その後、MOSトランジスタN20は、配線ラインW1の電位を上昇させる。その上昇した電位が初段のMOSトランジスタNM1のしきい値を超えると、MOSトランジスタNM1はオフ状態からオン状態に遷移して導通するので、入力端子3とVSS端子4との間の電流F1の経路サージ経路が形成される。その後、配線ラインWkkは2~nのいずれかの電位が第k段のMOSトランジスタNMkのしきい値を超えると、MOSトランジスタNMkはオフ状態からオン状態に遷移するので、入力端子3とVSS端子4との間の電流Fkの経路サージ経路が形成される。ここで、抵抗素子RCk-1の存在により、第k段のMOSトランジスタNMkは、前段のMOSトランジスタNMk-1よりも若干遅れてオン状態に遷移する。したがって、入力端子3からサージ電圧が入力されたとき、MOSトランジスタNM1,...,NMnは、順次オン状態に遷移して入力端子3とVSS端子4との間にサージ電流Fsの経路を形成することとなる。本実施の形態のサージ保護回路2Dによれば、入力端子3にサージ電圧が印加されたときは、上記実施の形態3の場合と同様に、MOSトランジスタN20は、内部回路5がブレークダウンするよりも先にブレークダウンして、MOSトランジスタNM1~NMnをオン状態に遷移させる。したがって、サージ電流Fsを短時間でVSS端子4に引き込むことができるので、内部回路5内の素子が破壊されることを確実に防止することができる。また、本実施の形態のMOSトランジスタNM1,...,NMnが図3のレイアウトのように配置されている場合には、MOSトランジスタNM1,...,NMnはこの順番でオフ状態からオン状態に遷移するので、サージ電流の経路が一部の領域に集中することを防止することができる。さらに、本実施の形態では、入力端子3と内部回路5との間の配線ラインWdには抵抗素子が設けられていないので、入力端子3から内部回路5に供給される電圧が低下することを抑制することができる。したがって、サージ保護回路2Dの存在が内部回路5に与える影響を小さくし、内部回路5を期待どおりに動作させることができる。実施の形態5.次に、本発明に係る実施の形態5について説明する。図15は、実施の形態5の半導体集積回路1Eの構成を概略的に示す図である。この半導体集積回路1Eは、入力端子3、過電圧保護回路2E、VSS端子4及び内部回路5を備えている。この半導体集積回路1Eの構成は、図2の半導体集積回路1Aのダイオード素子D10の代わりにバイポーラトランジスタB30が整流素子として設けられている点を除いて、上記実施の形態1の半導体集積回路1Aの構成とほぼ同じである。図15に示されるように、バイポーラトランジスタB30のベースには、抵抗素子RE0を介して電源電圧が供給されている。また、バイポーラトランジスタB30のエミッタ入力端とコレクタ出力端とは、入力端子3と配線ラインW1とにそれぞれ接続されている。以下、本実施の形態の過電圧保護回路2Eの動作を説明する。図16は、入力端子3からサージ電圧が入力されたときのサージ電流Fsの伝搬経路及び分岐経路を概略的に示す図である。入力端子3からサージ電圧が入力されたとき、抵抗素子RC0の存在により、内部回路5がブレークダウンするよりも先に、バイポーラトランジスタB30にベース電流が発生し、バイポーラトランジスタB30がオン状態となる。そして、バイポーラトランジスタB30は、配線ラインW1の電位を上昇させる。その上昇した電位が初段のMOSトランジスタNM1のしきい値を超えると、MOSトランジスタNM1はオフ状態からオン状態に遷移して導通するので、入力端子3とVSS端子4との間の電流F1の経路サージ経路が形成される。その後、配線ラインWkkは2~nのいずれかの電位が第k段のMOSトランジスタNMkのしきい値を超えると、MOSトランジスタNMkはオフ状態からオン状態に遷移するので、入力端子3とVSS端子4との間の電流Fkの経路サージ経路が形成される。ここで、抵抗素子RCk-1の存在により、第k段のMOSトランジスタNMkは、前段のMOSトランジスタNMk-1よりも若干遅れてオン状態に遷移する。したがって、入力端子3からサージ電圧が入力されたとき、MOSトランジスタNM1,...,NMnは、順次オン状態に遷移して入力端子3とVSS端子4との間にサージ電流Fsの経路を形成することとなる。本実施の形態のサージ保護回路2Eによれば、入力端子3にサージ電圧が印加されたときは、オン状態のバイポーラトランジスタB30がMOSトランジスタNM1~NMnをオン状態に遷移させる。したがって、サージ電流Fsを短時間でVSS端子4に引き込むことができるので、内部回路5内の素子が破壊されることを確実に防止することができる。また、本実施の形態のMOSトランジスタNM1,...,NMnが図3のレイアウトのように配置されている場合には、MOSトランジスタNM1,...,NMnはこの順番でオフ状態からオン状態に遷移するので、サージ電流の経路が一部の領域に集中することを防止することができる。さらに、本実施の形態では、上記実施の形態1~4のように整流素子のブレークダウンが発生しないため、サージに対する応答速度が早く、サージ保護機能を十分に発揮することができる。実施の形態6.次に、本発明に係る実施の形態6について説明する。図17は、実施の形態6の半導体集積回路1Fの構成を概略的に示す図である。この半導体集積回路1Fは、入力端子3、過電圧保護回路2F、VSS端子4及び内部回路5を備えている。この半導体集積回路1Fの構成は、図15の半導体集積回路1Eの抵抗素子RC0の代わりに抵抗素子RC01~RC0nが設けられている点を除いて、上記実施の形態5の半導体集積回路1Eの構成と同じである。抵抗素子RC01~RC0nは、MOSトランジスタNM1~NMnのドレインと、入力端子3から延びる配線ラインWdとの間にそれぞれ設けられている。すなわち、k段目の抵抗素子RC0kの一端は、MOSトランジスタNMkのドレインと接続され、抵抗素子RC0kの他端は、配線ラインWdと接続されている。以下、本実施の形態の過電圧保護回路2Fの動作を説明する。図18は、入力端子3からサージ電圧が入力されたときのサージ電流Fsの伝搬経路及び分岐経路を概略的に示す図である。入力端子3から時間とともに急峻に上昇するサージ電圧が入力されたとき、抵抗素子RC01~RC0nの存在により、内部回路5がブレークダウンするよりも先に、バイポーラトランジスタB30にベース電流が発生し、バイポーラトランジスタB30がオン状態となる。そして、バイポーラトランジスタB30は、配線ラインW1の電位を上昇させる。その上昇した電位が初段のMOSトランジスタNM1のしきい値を超えると、MOSトランジスタNM1はオフ状態からオン状態に遷移して導通するので、入力端子3とVSS端子4との間の電流F1の経路サージ経路が形成される。その後、配線ラインWkkは2~nのいずれかの電位が第k段のMOSトランジスタNMkのしきい値を超えると、MOSトランジスタNMkはオフ状態からオン状態に遷移するので、入力端子3とVSS端子4との間の電流Fkの経路サージ経路が形成される。ここで、抵抗素子RCk-1の存在により、第k段のMOSトランジスタNMkは、前段のMOSトランジスタNMk-1よりも若干遅れてオン状態に遷移する。したがって、入力端子3からサージ電圧が入力されたとき、MOSトランジスタNM1,...,NMnは、順次オン状態に遷移して入力端子3とVSS端子4との間にサージ電流Fsの経路を形成することとなる。本実施の形態のサージ保護回路2Fによれば、入力端子3にサージ電圧が印加されたときは、オン状態のバイポーラトランジスタB30がMOSトランジスタNM1~NMnをオン状態に遷移させる。したがって、サージ電流Fsを短時間でVSS端子4に引き込むことができるので、内部回路5内の素子が破壊されることを確実に防止することができる。また、本実施の形態のMOSトランジスタNM1,...,NMnが図3のレイアウトのように配置されている場合には、MOSトランジスタNM1,...,NMnはこの順番でオフ状態からオン状態に遷移するので、サージ電流の経路が一部の領域に集中することを防止することができる。また、バイポーラトランジスタB30が使用されるので、サージに対する応答速度が早く、サージ保護機能を十分に発揮することができる。さらに、入力端子3と内部回路5との間の配線ラインWdには抵抗素子が設けられていないので、入力端子3から内部回路5に供給される電圧が低下することを抑制することができる。したがって、サージ保護回路2Fの存在が内部回路5に与える影響を小さくし、内部回路5を期待どおりに動作させることができる。実施の形態1~6の変形例.以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な形態を採用することもできる。たとえば、上記実施の形態1~6では、MOSトランジスタNM1~NMnが使用されているが、これに限定されず、これらMOSトランジスタNM1~NMnに代えて、MISMetal-Insulator-Semiconductor構造を有するMISトランジスタ群を採用してもよい。"