"メモリセルに接続されたビットラインを含む複数のメモリセルアレイブロックを有し、前記複数のメモリセルアレイブロックに対してアクセスが可能な第1モードと、前記複数のメモリセルアレイブロックのビットラインをフローティングにする第2モードと、を備え、前記第2モードから前記第1モードへの遷移時に、前記複数のメモリセルアレイブロックのうちアクセスされるメモリセルアレイブロックのビットラインのみを順次プリチャージすることを特徴とする半導体記憶装置。前記複数のメモリセルアレイブロックから前記アクセスされるメモリセルアレイブロックを選択する選択信号、前記第1モード又は前記第2モードに制御するモード制御信号、及びプリチャージするタイミングを示すプリチャージ制御信号を用いて、前記アクセスされるメモリセルアレイブロックのビットラインをプリチャージすることを特徴とする請求項1に記載の半導体記憶装置。前記複数のメモリセルアレイブロックのそれぞれに対して、前記選択信号と前記モード制御信号を入力とするフリップフロップを含み、前記フリップフロップの出力及び前記プリチャージ制御信号を用いて、前記アクセスされるメモリセルアレイブロックのビットラインをプリチャージすることを特徴とする請求項2に記載の半導体記憶装置。前記複数のメモリセルアレイブロックのそれぞれに対して、第1インバータ回路、第2インバータ回路、第3インバータ回路、第1NANDゲート回路、及び第2NANDゲート回路を含み、前記第1NANDゲート回路は、前記フリップフロップの出力の前記第1インバータ回路による反転信号と、前記モード制御信号の前記第2インバータ回路による反転信号とを入力とし、前記第2NANDゲート回路は、前記第1NANDゲート回路の出力の前記第3インバータ回路による反転信号と、前記プリチャージ制御信号とを入力とし、前記第2NANDゲート回路の出力を用いて、前記アクセスされるメモリセルアレイブロックのビットラインをプリチャージすることを特徴とする請求項3に記載の半導体記憶装置。ところで、メモリセルアレイの各メモリセルに接続されているビットラインを電源から切断してフローティングにするようなパワーダウンモードを備えたメモリマクロでは、次のような問題が生じる可能性がある。例えば、パワーダウンモードの後、メモリセルアレイに対するアクセスが可能になる通常の動作モードへと遷移させる際、モードの遷移を制御する制御信号に基づき、フローティングとされていた全てのビットラインが電源に再接続され、プリチャージされる。しかし、この時、全てのビットラインが一度に電源に再接続されるため、メモリマクロに比較的大きな電流が流れ込み、メモリマクロが搭載されたチップ全体で電圧降下が発生する可能性がある。その場合、メモリマクロにおいては、保持していた記憶情報が破壊されてしまう恐れがある。このような問題は、チップに搭載されるメモリマクロの大容量化に伴い、より深刻なものとなり得る。本発明の一観点によれば、メモリセルに接続されたビットラインを含む複数のメモリセルアレイブロックを有し、前記複数のメモリセルアレイブロックに対してアクセスが可能な第1モードと、前記複数のメモリセルアレイブロックのビットラインをフローティングにする第2モードとを備え、前記第2モードから前記第1モードへの遷移時に、前記複数のメモリセルアレイブロックのうちアクセスされるメモリセルアレイブロックのビットラインのみを順次プリチャージする半導体記憶装置が提供される。開示の半導体記憶装置によれば、ビットラインをフローティングにするモードからアクセスが可能なモードへの遷移時に、大電流の流れ込み、それによる電圧降下の発生を抑制し、記憶情報の破壊を抑制することが可能になる。以下、半導体記憶装置について、SRAMマクロを例に、詳細に説明する。まず、SRAMマクロに適用される階層構造について説明する。図1に階層化されたSRAMマクロの一例を示す。図1に示すSRAMマクロ100は、4つのメモリセルアレイブロック11a,11b,11c,11dと、2つのローカルIO回路12a,12bを含んでいる。更に、SRAMマクロ100は、内部制御信号を生成するクロックパルス生成回路30、指定されたアドレスに従ってメモリセルアレイブロック11a,11b,11c,11dを選択するデコーダ回路20、及びIO回路40を含んでいる。メモリセルアレイブロック11a,11bは、ローカルIO回路12aに接続され、メモリセルアレイブロック11c,11dは、ローカルIO回路12bに接続されている。各ローカルIO回路12a,12bは、マクロ下端のIO回路40に接続されている。ここで、SRAMマクロにおけるメモリセルアレイブロックとローカルIO回路の一部の構成例を図2に示す。図2には、図1に示したメモリセルアレイブロック11aとローカルIO回路12aの一部を例示している。尚、図2では、ワードラインの図示は省略している。メモリセルアレイブロック11aは、複数のメモリセル11mと、メモリセル11mに接続された複数のビットライン対BL,/BLを含む。ローカルIO回路12aは、メモリセルアレイブロック11aの各ビットライン対BL,/BLに接続されたプリチャージ回路50及びコラムスイッチ70、並びにビットライン対BL,/BLがデータバスライン91,92を介して接続されるセンスアンプ80を含む。各プリチャージ回路50は、プリチャージ信号PCii=0~nに基づき、それに接続されたビットライン対BL,/BLの電源との接続プリチャージ又は切断フローティングを行う。コラムスイッチ70は、コラム選択信号CSii=0~nに基づき、メモリセルアレイブロック11aの所定のビットライン対BL,/BLを選択するコラム選択。コラム選択信号CSii=0~nに基づいていずれかのコラムスイッチ70が選択されると、選択されたコラムのビットライン対BL,/BLがデータバスライン91,92と接続される。これにより、選択されたコラムのビットライン対BL,/BLの振幅がデータバスライン91,92に伝わるようになる。選択されたコラムのビットライン対BL,/BLの振幅がデータバスライン91,92に伝わった後、そのコラムスイッチ70を閉じ、センスアンプ80をセンスアンプ起動信号SAEに基づいて起動する。これにより、データバスライン91,92の信号がセンスアンプ80で増幅され、センスアンプ80から出力される。ローカルIO回路12aには、この図2に例示するメモリセルアレイブロック11aと共に接続される、図1のもう一方のメモリセルアレイブロック11bについても同様に、その各ビットライン対BL,/BLに接続されたプリチャージ回路及びコラムスイッチが設けられる。センスアンプ80は、両メモリセルアレイブロック11a,11bについて共通に用いられ、メモリセルアレイブロック11b側のコラムスイッチで選択されたビットライン対BL,/BLも上記センスアンプ80に接続され、増幅されるようになっている。また、図1に示したもう一方のローカルIO回路12bについても同様に、メモリセルアレイブロック11c,11dのそれぞれに対して設けられたプリチャージ回路及びコラムスイッチ、並びにメモリセルアレイブロック11c,11dに共通のセンスアンプが設けられる。SRAMマクロ100の構成について更に述べる。図1のデコーダ回路20には、メモリセルアレイブロック11a,11b,11c,11d内のメモリセルに接続される所定のワードラインを選択するワードラインドライバ、ローカルIO回路12a,12bに含まれるコラムスイッチを制御する回路が含まれる。更に、デコーダ回路20には、SRAMマクロ100のパワーダウンモードへの遷移、パワーダウンモードから通常動作モードへの遷移を制御する回路モード制御回路が含まれる。尚、通常動作モード及びパワーダウンモードについては後述する。モード制御回路は、ローカルIO回路12a,12bそれぞれに含まれるプリチャージ回路に接続され、プリチャージ回路によるビットラインのプリチャージ又はフローティングを制御する。クロックパルス生成回路30は、外部から入力されるクロック信号、アドレス信号等に基づき、内部制御信号を生成する。デコーダ回路20は、クロックパルス生成回路30で生成される内部制御信号に基づき、各種信号を生成する。例えば、デコーダ回路20は、ワードラインドライバで所定のワードラインを選択する信号、コラムスイッチで所定のコラムを選択する信号、センスアンプを起動させる信号、モード制御回路及びプリチャージ回路の制御に用いる信号を生成する。IO回路40は、メモリセルアレイブロック11a,11b,11c,11d及びローカルIO回路12a,12bと共に、SRAMマクロ100に対する書き込み動作、読み出し動作を行う。例えば、ローカルIO回路12a,12bを1本のビットライングローバルビットラインでIO回路40と接続し、そのビットラインを用いて、メモリセルアレイブロック11a,11b,11c,11dに記憶されている情報を読み出す。上記のような階層構造を採用することにより、個々のビットラインに繋がるメモリセルの個数を減らすことができ、各メモリセルアレイブロック11a,11b,11c,11dに対する書き込み、読み出し動作時のビットラインの負荷を軽減することができる。それにより、SRAMマクロ100の処理動作の高速化が図られるようになる。上記のようなSRAMマクロ100において、各メモリセルアレイブロック11a,11b,11c,11dに対するアクセスが可能な動作モードを通常動作モードと言う。SRAMマクロ100は、このような通常動作モードを備えるほか、メモリセルアレイブロック11a,11b,11c,11dに属する全てのビットラインをフローティングにするモードを備える。ここでは、このようなモードをパワーダウンモードと言う。例えば、SRAMマクロ100は、ある一定期間、いずれのメモリセルアレイブロック11a,11b,11c,11dに対してもアクセスを行わない場合に、所定の制御信号に基づき、パワーダウンモードに遷移する。パワーダウンモードに遷移することにより、待機電力を削減する。ここで、パワーダウンモードでビットラインをフローティングにする回路の一例について説明する。まず、SRAMマクロの一形態について説明する。図3はSRAMマクロの回路図の一例である。図3には、SRAMマクロ100Aが備える複数のメモリセルアレイブロックのうちの1つのメモリセルアレイブロック1111a,11b,11c又は11dとそれに接続されているローカルIO回路1212a又は12bの一部、並びにデコーダ回路20の一部を例示している。尚、図3では、ワードラインの図示は省略している。メモリセルアレイブロック11内のメモリセル11mは、所定数ずつ、ビットライン対BL,/BLに接続されている。各ビットライン対BL,/BLはそれぞれ、ローカルIO回路12に含まれる各プリチャージ回路50に接続されている。各プリチャージ回路50は、例えば、Pチャネル型MOSMetalOxideSemiconductor電界効果トランジスタPMOS51,52,53、及びNANDゲート回路54を含む。各プリチャージ回路50のPMOS51,52,53のゲートには、NANDゲート回路54の出力が、プリチャージ信号PCii=0~nとして入力される。各プリチャージ回路50は、プリチャージ信号PCii=0~nによってPMOS51,52,53が全てオン状態とされた時に、それに接続されているビットライン対BL,/BLを、電源電位VDDレベルハイレベルHレベルにプリチャージする。また、各プリチャージ回路50は、PMOS51,52,53が全てオフ状態とされている時は、それに接続されているビットライン対BL,/BLを、電源から切断し、フローティングロウレベルLレベルにする。プリチャージ信号PCii=0~nを出力するNANDゲート回路54には、デコーダ回路20側からパワーダウンモード制御信号PDの反転信号と、プリチャージ制御信号PCXが入力される。パワーダウンモード制御信号PDは、通常動作モードとパワーダウンモードを制御する信号である。パワーダウンモード制御信号PDは、ローカルIO回路12に設けられたNOTゲートインバータ回路55を介して、NANDゲート回路54に入力される。プリチャージ制御信号PCXは、プリチャージのタイミングを制御する信号である。プリチャージ制御信号PCXは、上記のクロックパルス生成回路30で生成される内部制御信号に基づき、デコーダ回路20で処理され、ローカルIO回路12に入力される。SRAMマクロ100Aに対するアクセスを行う通常動作モードでは、パワーダウンモード制御信号PDがLレベルとされる。パワーダウンモード制御信号PDは、インバータ回路55で反転され、その反転されたHレベルの出力信号PDXがNANDゲート回路54に入力される。通常動作モードでの書き込み、読み出し前は、アクセスされるローカルIO回路12に入力されるプリチャージ制御信号PCXがHレベルとされ、Hレベルのプリチャージ制御信号PCXがNANDゲート回路54に入力される。この時、NANDゲート回路54の出力、即ちプリチャージ信号PCii=0~nはLレベルとなる。従って、各プリチャージ回路50のPMOS51,52,53が全てオン状態となり、各ビットライン対BL,/BLが電源に接続され、プリチャージされる。通常動作モードでの書き込み、読み出し時には、アクセスされるローカルIO回路12に入力されるプリチャージ制御信号PCXがLレベルとなり、そのLレベルのプリチャージ制御信号PCXがNANDゲート回路54に入力される。この時、NANDゲート回路54の出力であるプリチャージ信号PCii=0~nはHレベルとなる。従って、各プリチャージ回路50のPMOS51,52,53が全てオフ状態となり、各ビットライン対BL,/BLが電源から切断され、フローティングになり、書き込み、読み出しが可能な状態になる。その後、プリチャージ制御信号PCXがLレベルからHレベルとされると、各ビットライン対BL,/BLが再びプリチャージされるようになる。SRAMマクロ100Aは、ある一定期間、図3に示したメモリセルアレイブロック11を含むいずれのメモリセルアレイブロックに対してもアクセスを行わない場合には、パワーダウンモードに遷移移行する。図3のメモリセルアレイブロック11を例に述べると、パワーダウンモードでは、パワーダウンモード制御信号PDがHレベルとされる。この場合は、インバータ回路55の出力信号PDXがLレベルとなるため、プリチャージ制御信号PCXがどのような値をとっても、NANDゲート回路54の出力であるプリチャージ信号PCii=0~nはHレベルとなる。従って、各プリチャージ回路50のPMOS51,52,53が全てオフ状態となり、メモリセルアレイブロック11に属するビットライン対BL,/BLが全てフローティングになる。パワーダウンモードでは、SRAMマクロ100Aに含まれる全てのメモリセルアレイブロックについて同様の動作が行われる。SRAMマクロ100Aでは、パワーダウンモードに移行することで、全てのメモリセルアレイブロックのビットラインBL,/BLが一斉にフローティングになり、各ビットラインBL,/BLからメモリセル11mのグランドに抜けるリーク電流の削減が図られる。即ち、SRAMマクロ100Aのメモリセル11mにおける、ビットラインBL,/BLに接続されているトランスファトランジスタから、グランド接続されているドライバトランジスタのそのグランドに抜けるリーク電流の削減が図られる。このようなリーク電流の削減をSRAMマクロ100A全体で行うことで、その待機時の消費電力の削減が図られる。パワーダウンモードから通常動作モードに復帰する場合には、プリチャージ制御信号PCXがHレベルとされ、パワーダウンモード制御信号PDがLレベルとされて、ビットラインBL,/BLがプリチャージされる。但し、図3に示したSRAMマクロ100Aの場合、パワーダウンモードからの復帰の際、Lレベルのパワーダウンモード制御信号PDが、SRAMマクロ100A内の全てのローカルIO回路12に同様に入力される。そして、全てのローカルIO回路12のプリチャージ回路50でプリチャージ信号PCii=0~nがLレベルとなることで、SRAMマクロ100A内の全てのビットラインBL,/BLが一度に電源に接続され、プリチャージされるようになる。この時、SRAMマクロ100Aには、その容量にもよるが、全てのビットラインBL,/BLのプリチャージに要する比較的大きな電流が流れ込み、SRAMマクロ100Aが搭載されるチップ半導体装置において電源電圧の降下が発生する可能性がある。そのような電圧降下が発生した場合、SRAMマクロ100Aにおいては、記憶情報が破壊されてしまうといったことも起こりかねない。尚、複数のSRAMマクロ100Aがチップに搭載されるような場合には、遅延回路を設けて、複数のSRAMマクロ100Aに流れ込む電流のピークを分散せることが可能である。しかし、パワーダウンモードからの復帰の際、1つのSRAMマクロ100Aのサイズが大きい場合や、1つのSRAMマクロアレイブロックが大きい場合等、個々のSRAMマクロ100Aに比較的大きな電流が流れ込んでしまうような場合がある。そのような場合には、上記同様、チップの電圧降下、それによる記憶情報の破壊が起こり得る。そこで、SRAMマクロ100に、次の図4に示すような回路を適用する。図4はSRAMマクロの回路図の一例である。図4には、SRAMマクロ100が備える複数のメモリセルアレイブロックのうちの1つのメモリセルアレイブロック11とそれに接続されているローカルIO回路12の一部、並びにデコーダ回路20の一部を例示している。尚、図4では、ワードラインの図示は省略している。上記同様、メモリセルアレイブロック11内のメモリセル11mは、所定数ずつ、ビットライン対BL,/BLに接続され、各ビットライン対BL,/BLは、ローカルIO回路12に含まれる各プリチャージ回路50に接続されている。各プリチャージ回路50のPMOS51,52,53のゲートには、NANDゲート回路54の出力がプリチャージ信号PCii=0~nとして入力される。NANDゲート回路54には、デコーダ回路20に設けたモード制御回路60の出力信号モード制御信号PDXと、プリチャージ制御信号PCXが入力される。モード制御回路60は、パワーダウンモード制御信号PDとブロック選択信号BLKを入力とするSRSetReset型のフリップフロップFF61を含む。パワーダウンモード制御信号PDは、ここでは一例として、2つのインバータ回路62,63を介して、フリップフロップ61Sに入力される信号P。ブロック選択信号BLKは、アクセスするSRAMマクロ100内のメモリセルアレイブロック11を選択する信号であり、アドレス信号rowアドレス信号を用いて生成され、フリップフロップ61Rに入力される。ブロック選択信号BLKは、例えば、メモリセルアレイブロック11を選択する場合にHレベルとされ、メモリセルアレイブロック11を非選択とする場合にLレベルとされる。尚、ブロック選択信号BLKは、SRAMマクロ100に含まれる複数のメモリセルアレイブロックのうち、選択する1つのメモリセルアレイブロックについてHレベルとされ、残りの非選択のメモリセルアレイブロックについてはLレベルとされる。このようなブロック選択信号BLKが、パワーダウンモード制御信号PDと共に、モード制御回路60のフリップフロップ61に入力される。そして、パワーダウンモード制御信号PD及びブロック選択信号BLKに基づいて生成されるモード制御信号PDXが、各プリチャージ回路50に入力される。モード制御回路60のフリップフロップ61の出力信号FF出力信号PMは、インバータ回路64、NANDゲート回路65、インバータ回路66を介して、プリチャージ回路50のNANDゲート回路54に入力される。FF出力信号PMは、インバータ回路64で反転され、NANDゲート回路65に入力される。NANDゲート回路65には、このFF出力信号PMの反転信号と共に、パワーダウンモード制御信号PDのインバータ回路62による反転信号PXが入力される。パワーダウンモード制御信号PDの反転信号PX、及びFF出力信号PMの反転信号を入力とするNANDゲート回路65の出力信号は、インバータ回路66で反転される。そして、このインバータ回路66で反転された信号が、モード制御信号PDXとして、各プリチャージ回路50のNANDゲート回路54に入力される。各プリチャージ回路50のNANDゲート回路54には、このモード制御信号PDXと共に、プリチャージ制御信号PCXが入力される。これらの入力に応じたNANDゲート回路54の出力信号が、各プリチャージ回路50のPMOS51,52,53のゲートに、プリチャージ信号PCii=0~nとして入力される。図4に示すSRAMマクロ100では、各プリチャージ回路50のNANDゲート回路54に入力されるモード制御信号PDXを、パワーダウンモード制御信号PDとブロック選択信号BLKを入力とするフリップフロップ61によって制御する。以下、このようなフリップフロップ61を含むSRAMマクロ100の動作について、上記の図4並びに、次の図5及び図6を参照して、説明する。図5はフリップフロップの真理値表、図6はタイミングチャートの一例である。図4に示すSRAMマクロ100では、まず電源投入時にフリップフロップ61の初期化が行われる。初期化が行われることで、フリップフロップ61のFF出力信号PMは、Lレベルになる。SRAMマクロ100に対するアクセスを行う通常動作モードでは、図6に示すように、パワーダウンモード制御信号PDはLレベルである。パワーダウンモード制御信号PDは、モード制御回路60のフリップフロップ61Sに、インバータ回路62,63を介して入力される信号P。図4に示すメモリセルアレイブロック11がブロック選択信号BLKに基づいて選択される場合、このモード制御回路60のフリップフロップ61Rに入力されるブロック選択信号BLKは、Hレベルである図6。従って、図5より、FF出力信号PMは、Lレベルにセットされる。この時、パワーダウンモード制御信号PDのインバータ回路62による反転信号PXはHレベルである。そのため、NANDゲート回路65の2入力はいずれもHレベルとなり、その出力はLレベル、インバータ回路66から出力されるモード制御信号PDXはHレベルとなる。従って、各ビットライン対BL,/BLは、プリチャージ制御信号PCXに基づいて、プリチャージされ、又はフローティングにされるようになる。通常動作モードでの書き込み、読み出し前は、プリチャージ制御信号PCXはHレベルである図6。また、上記のように、モード制御信号PDXはHレベルである。そのため、NANDゲート回路54の出力であるプリチャージ信号PCii=0~nはLレベルとなる図6。従って、各プリチャージ回路50のPMOS51,52,53が全てオン状態となり、メモリセルアレイブロック11に属する各ビットライン対BL,/BLがプリチャージされる。通常動作モードでの書き込み、読み出し時には、プリチャージ制御信号PCXがHレベルからLレベルとされる図6。そのため、NANDゲート回路54の出力であるプリチャージ信号PCii=0~nは、Hレベルになる図6。従って、各プリチャージ回路50のPMOS51,52,53が全てオフ状態となり、メモリセルアレイブロック11に属する各ビットライン対BL,/BLがフローティングになり、書き込み、読み出しが可能になる。その後、プリチャージ制御信号PCXがLレベルからHレベルとされると、プリチャージ信号PCii=0~nはLレベルとなり図6、各ビットライン対BL,/BLが再びプリチャージされるようになる。尚、このメモリセルアレイブロック11が非選択である時、即ちブロック選択信号BLKがLレベルになった時であっても、FF出力信号PMはLレベルに保持されているために、モード制御信号PDXがHレベルとなる。従って、プリチャージ信号PCii=0~nは、プリチャージ制御信号PCXによってのみ制御される。SRAMマクロ100に対するアクセスを行わないパワーダウンモードに移行する場合には、図6に示すように、パワーダウンモード制御信号PDがLレベルからHレベルとされる。図4のメモリセルアレイブロック11を例に述べると、パワーダウンモード制御信号PDがHレベルとされることで、モード制御回路60のフリップフロップ61Sには、インバータ回路62,63を介してHレベルの信号Pが入力される。パワーダウンモードではブロック選択信号BLKがLレベルであるので図6、図5より、FF出力信号PMは、Hレベルにセットされる。この時、パワーダウンモード制御信号PDのインバータ回路62による反転信号PXはLレベルである。そのため、NANDゲート回路65の2入力はいずれもLレベルとなり、モード制御信号PDXはLレベルとなる。従って、プリチャージ制御信号PCXの値にかかわらずHレベルであっても、NANDゲート回路54の出力であるプリチャージ信号PCii=0~nはHレベルとなる図6。これにより、各プリチャージ回路50のPMOS51,52,53が全てオフ状態となり、メモリセルアレイブロック11に属する各ビットライン対BL,/BLがフローティングになる。パワーダウンモードへの移行時には、この図4のメモリセルアレイブロック11のほか、SRAMマクロ100に含まれる他のメモリセルアレイブロックについても同様の動作が行われる。SRAMマクロ100内の全てのビットラインBL,/BL対をフローティングにすることで、待機時の消費電力の削減が図られる。パワーダウンモードの後、再びSRAMマクロ100に対するアクセスを行う場合には、図6に示すように、パワーダウンモード制御信号PDがHレベルからLレベルとされる。SRAMマクロ100は、パワーダウンモード制御信号PDがHレベルからLレベルとされることで、パワーダウンモードから通常動作モードに復帰する。SRAMマクロ100では、このようにパワーダウンモード制御信号PD信号PがHレベルからLレベルとなった場合、図5より、ブロック選択信号BLKがHレベルとならない限り、フリップフロップ61のFF出力信号PMの電位レベルが保持される。即ち、FF出力信号PMは、パワーダウンモード時のHレベルに保持される。従って、モード制御信号PDXはLレベルのままであり、プリチャージ制御信号PCXの値にかかわらずHレベルであっても、プリチャージ信号PCii=0~nはHレベルで図6、ビットラインBL,/BLはフローティングのままとなる。モード制御信号PDXは、フリップフロップ61と論理をとっており、パワーダウンモードからの復帰の際、フリップフロップ61は、図5より、ブロック選択信号BLKがHレベルとなることによってリセットLレベルにセットされる。FF出力信号PMがLレベルになると、モード制御信号PDXがHレベルとなるため、その時点からプリチャージが開始される図6。ブロック選択信号BLKは、SRAMマクロ100内の全メモリセルアレイブロックのうち、アクセスする1つのメモリセルアレイブロックを選択する信号である。SRAMマクロ100では、ブロック選択信号BLKがHレベルとなり、1つのメモリセルアレイブロックが選択されてはじめて、その選択されたメモリセルアレイブロック内の各ビットライン対BL,/BLのプリチャージが可能になる。即ち、図6に示すように、ブロック選択信号BLKがHレベルとなってメモリセルアレイブロック11が選択された時に、選択されたメモリセルアレイブロック11内の各ビットライン対BL,/BLのプリチャージを開始する。ブロック選択信号BLKがHレベルとなった時に、プリチャージ制御信号PCXがLレベルとなっている場合には、各ビットライン対BL,/BLのフローティングの状態が維持される。また、ブロック選択信号BLK及びプリチャージ制御信号PCXが共にHレベルでプリチャージを開始した後は、ブロック選択信号BLKがLレベルとなっても、FF出力信号PMの電位レベルが保持されることで、プリチャージが継続される。例えば、1つのメモリセルアレイブロック11のプリチャージ開始後、他のメモリセルアレイブロックにアクセスするために、メモリセルアレイブロック11についてのブロック選択信号BLKをHレベルからLレベルにしても、メモリセルアレイブロック11のプリチャージが継続される。パワーダウンモードからの復帰の際には、他のメモリセルアレイブロックについても、これと同様の動作が行われる。即ち、当該他のメモリセルアレイブロックが、ブロック選択信号BLKがHレベルとなって選択された時にはじめて、それに接続されているビットライン対BL,/BLのプリチャージが行われる。このようにSRAMマクロ100では、パワーダウンモードからの復帰の際、ブロック選択信号BLKで選択されたメモリセルアレイブロック、即ちアクセスされるメモリセルアレイブロックのビットライン対BL,/BLから順次、プリチャージが行われていく。従って、パワーダウンモードからの復帰から時間差をもって、SRAMマクロ100内のビットライン対BL,/BLがプリチャージされていくため、SRAMマクロ100に流れ込む、プリチャージに要する電流のピークを分散させることができる。これにより、SRAMマクロ100に比較的大きな電流が一度に流れ込むのを抑制することができる。上記のSRAMマクロ100によれば、それを搭載するチップにおいて、SRAMマクロ100のパワーダウンモードからの復帰時に、チップ内で電圧降下が発生するのを抑制することが可能になる。これにより、そのような電圧降下による、SRAMマクロ100内の記憶情報の破壊を抑制することが可能になる。また、上記のSRAMマクロ100では、パワーダウンモードからの復帰後、アクセスされないメモリセルアレイブロック11については、プリチャージが行われない。従って、このようにアクセスされないメモリセルアレイブロック11内のメモリセル11mについては、パワーダウンモード時と同様のリーク電流の削減効果が得られるようになる。尚、以上の説明では、SRAMを例にしたが、上記の手法は、SDRAMSynchronousDynamicRandomAccessMemoryやROMReadOnlyMemory等、他の半導体記憶装置にも同様に適用可能である。また、上記手法は、複数の半導体記憶装置が1つのチップに搭載される場合には、搭載される半導体記憶装置の全部又は一部について、同様に適用可能である。"