共通の基準クロックを分周する複数の分周回路と、前記複数の分周回路の前段に配置されたゲート回路と、を備え、各分周回路のリセットが解除され各分周回路の分周動作が許可された後に、前記ゲート回路を介して前記基準クロックを各分周回路に入力するようにしたことを特徴とするクロック分周装置。各分周回路をリセットさせるか否かを制御するリセット信号に応じてゲート信号を生成し、前記ゲート信号を前記ゲート回路に出力するゲート信号生成回路を更に備え、前記基準クロックが前記ゲート回路を介して各分周回路に入力されるタイミングを、前記ゲート信号を用いて制御することにより、各分周回路のリセット解除後に前記基準クロックを各分周回路に入力することを特徴とする請求項1に記載のクロック分周装置。前記ゲート信号生成回路は、前記リセット信号を遅延させた信号を前記ゲート信号として生成することを特徴とする請求項2に記載のクロック分周装置。前記ゲート信号生成回路は、自身に入力された前記リセット信号を、遅延素子、シフトレジスタ回路又はカウンタ回路を用いて遅延させることで前記ゲート信号を生成することを特徴とする請求項3に記載のクロック分周装置。近年、デジタル回路の動作周波数は高周波数になってきており、数100MHzで動作する回路も多く存在する。数100MHzの動作クロックの元となるソースクロックの周波数は、数GHzにも達し、ソースクロックの1サイクルの時間は1ns以下になることも多い。更に、分周回路811及び812の配置位置が離れてくると、遅延時間Tad、Tab及びTacの差クロックスキューを小さく抑えることが難しくなり、エッジタイミングTd3からエッジタイミングTb4及びTc4までの時間図9のTdb4及びTdc4に相当はクロックサイクルよりも小さくなることもある。図8の回路を意図通りに動作させるには、時間Tdb3及びTdc3を時間Tdb4及びTdc4よりも小さく抑える等の必要条件を満たす設計が必要となるが、上述のような厳しい制約条件の下では、このような必要条件を満たす配線設計が困難になることがある。尚、特許文献1及び2に記載された方法は、複数の分周回路を設けた装置に対する上述の課題の解決に寄与するものではない。そこで本発明は、複数の分周回路の動作開始タイミングを容易に揃えることのできるクロック分周装置を提供することを目的とする。本発明に係るクロック分周装置は、共通の基準クロックを分周する複数の分周回路と、前記複数の分周回路の前段に配置されたゲート回路と、を備え、各分周回路のリセットが解除され各分周回路の分周動作が許可された後に、前記ゲート回路を介して前記基準クロックを各分周回路に入力するようにしたことを特徴とする。このように構成することにより、複数の分周回路の分周動作開始タイミングを容易に揃えることが可能となる。各分周回路のリセットが解除されてからゲート回路を介して基準クロックを各分周回路に与えるまでの時間を適切に設定することで、高周波数のソースクロックに対しても、緩い制約条件の下で配線設計が可能となる。具体的には例えば、各分周回路をリセットさせるか否かを制御するリセット信号に応じてゲート信号を生成し、前記ゲート信号を前記ゲート回路に出力するゲート信号生成回路を当該クロック分周装置に更に設けるとよい。そして例えば、当該クロック分周装置は、前記基準クロックが前記ゲート回路を介して各分周回路に入力されるタイミングを、前記ゲート信号を用いて制御することにより、各分周回路のリセット解除後に前記基準クロックを各分周回路に入力してもよい。より具体的には例えば、前記ゲート信号生成回路は、前記リセット信号を遅延させた信号を前記ゲート信号として生成してもよい。更に具体的には例えば、前記ゲート信号生成回路は、自身に入力された前記リセット信号を、遅延素子、シフトレジスタ回路又はカウンタ回路を用いて遅延させることで前記ゲート信号を生成してもよい。本発明によれば、複数の分周回路の動作開始タイミングを容易に揃えることのできるクロック分周装置を提供することが可能である。以下、本発明の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、状態量又は部材等を参照する記号又は符号を記すことによって該記号又は符号に対応する情報、信号、物理量、状態量又は部材等の名称を省略又は略記することがある。図1に、本発明の実施形態に係るクロック分周装置クロック分周回路1の概略構成図を示す。クロック分周装置1は、共通のソースクロック基準クロックを分周する複数の分周回路と、各分周回路の前段に配置され、ソースクロックを各分周回路に出力するか否かをゲート信号に応じて制御するゲート回路13と、ゲート信号を生成するゲート信号生成回路14とを備え、更に、ソースクロックを生成及び出力するソースクロック生成回路21及びリセット信号を生成及び出力するリセット信号生成回路22を備えうる。分周回路の個数は3以上でも良いが、ここでは、2つの分周回路として第1分周回路11及び第2分周回路12が備えられているとする。ソースクロック生成回路21から出力されたソースクロックは、回路21と回路13及び14との間の共通配線31を伝播した後、分岐点aにて分岐し、回路13及び14のクロック入力点e及びfの夫々に入力される。リセット信号生成回路22から出力されたリセット信号は、回路22と回路11、12及び14との間の共通配線32を伝播した後、分岐点Aにて分岐し、回路11、12及び14のリセット信号入力点B、C及びFの夫々に入力される。ゲート信号生成回路14は出力点G1からゲート信号を出力し、該ゲート信号はゲート回路13の入力点G2に入力される。ゲート回路13は、入力点eに入力されたソースクロックを出力点hから出力するか否かを、入力点G2に入力されたゲート信号に応じて制御するクロックゲート回路である。故に、出力点hから出力されるソースクロックをゲーテッドクロックと呼ぶ。ゲート回路13の出力点hから出力されたゲーテッドクロックは、回路13及び11間の配線及び回路13及び12間の配線を介して、分周回路11のクロック入力点b及び分周回路12のクロック入力点cに入力される。以下、ソースクロック又はゲーテッドクロックを単にクロックと呼ぶこともある。リセット信号は、各分周回路をリセットさせるか否かを制御する電圧信号であり、ハイレベル又はローレベルの電圧レベルをとる。ローレベルのリセット信号は、分周回路をリセットさせて分周回路の分周動作を停止させるリセット指示信号として機能し、ハイレベルのリセット信号は、分周回路のリセットを解除させて分周回路の分周動作を許可するリセット解除信号として機能する。従って、ローレベルのリセット信号が分周回路11の入力点Bに入力されているとき、分周回路11はリセットされて分周回路11の分周動作は停止する。入力点Bにおけるリセット信号のレベルがローレベルからハイレベルに切り替わると、分周回路11のリセットは解除され、クロック入力点bへの入力クロックの次回の立ち上がりエッジにて、分周回路11は分周動作を開始する。分周回路12についても同様である。クロックは矩形波であって、クロックの立ち上がりエッジとは、クロックの電圧レベルのローレベルからハイレベルへの変化、又は、その変化のタイミングを指す。リセット信号の立ち上がりエッジも同様である。また、クロックの立ち上がりエッジを、単にクロックエッジとも言う。分周動作の実行時において、分周回路11及び12は、ゲート回路13からゲーテッドクロックとして入力点b及びcへ供給されるソースクロックを個別に分周し、これによって得た第1及び第2分周信号を出力する。図2は、クロック分周装置1のタイミングチャートである。図2を参照して、分周動作の開始時点周辺のタイミング関係について説明する。図2において、実線波形301~312は、夫々、点a、A、f、F、G1、e、G2、h、b、B、c及びCの信号波形である。尚、実線波形308に付与された矩形波状破線は、便宜上に示したものであって、点hにおける実際の信号波形ではない。図2の例では、分岐点Aでのリセット信号が、タイミングtAにおいてローレベルからハイレベルに切り替わり、その後、ハイレベルに維持されている波形302参照。分岐点Aでのリセット信号は、点A及びF間の配線遅延時間後、入力点Fに現われる波形304参照。ゲート信号生成回路14は、入力点Fにて受けたリセット信号を、所定時間TFG分だけ遅延させ、遅延後のリセット信号を出力点G1からゲート信号として出力する波形305参照。図2の例では、ゲート信号生成回路14が、入力点fに入力されたソースクロックに基づき、入力点Fにて受けたリセット信号をソースクロックの4サイクル4周期分だけ遅延させてゲート信号を得ている。即ち例えば、ゲート信号生成回路14は、入力点Fでのリセット信号の立ち上がりエッジの後、入力点fでのクロックエッジの回数をカウントし、該回数が4回に達した時点で出力点G1でのゲート信号をローレベルからハイレベルに切り替え、以後、出力点G1でのゲート信号をハイレベルに維持する。勿論、ゲート信号生成回路14における遅延量は4サイクル以外でも良い。図2において、矢印321~323は共通のクロックエッジを表し、クロックエッジ322及び323は、クロックエッジ321が遅延したものである。ゲート回路13は、入力点G2でのゲート信号がハイレベルに切り替わった後、入力点eのソースクロックの次ぎの立ち上がりエッジ322から、入力点eのソースクロックを、ゲーテッドクロックとして出力点hより出力する。この結果、ゲート回路13の出力であるゲーテッドクロックは、分岐点Aにおけるリセット信号の立ち上がりエッジリセット解除指示からソースクロックの5サイクル5周期後にアクティブとなる。例えば、ゲート回路13では、ゲート信号をローアクティブのラッチ回路で受けて、ソースクロックのローレベル期間にゲート信号をアクティブにし、出力にグリッチが発生しないようにしつつ、入力点e及び出力点h間のゲートをオン/オフする。より具体的には例えば、図3に示す如く、ラッチ回路31及びアンド回路論理積回路32にてゲート回路13を構成することができる。ラッチ回路31は、入力点eでのソースクロックのレベルがローレベルであるときに、入力点G2でのゲート信号をラッチして、ラッチしたゲート信号をアンド回路32の第1入力点に入力する。アンド回路32の第2入力点には入力点eへのソースクロックが入力される。アンド回路32は、第1及び第2入力点への信号の論理積を表す信号をゲーテッドクロックとして出力点hから出力する。一方、タイミングtAから点A及びB間の配線遅延時間が経過したタイミングtBにおいて、入力点Bでのリセット信号がローレベルからハイレベルに切り替わり波形310参照、これによって分周回路11のリセットが解除されて分周回路11の分周動作が可能な状態分周回路11の分周動作が許可された状態になる。同様に、タイミングtAから点A及びC間の配線遅延時間が経過したタイミングtCにおいて、入力点Cでのリセット信号がローレベルからハイレベルに切り替わり波形312参照、これによって分周回路12のリセットが解除されて分周回路12の分周動作が可能な状態分周回路12の分周動作が許可された状態になる。しかしながら、タイミングtB及びtCにおいては、ゲーテッドクロックがまだアクティブ状態になっていない即ち、ソースクロックがゲーテッドクロックとしてゲート回路13から出力されていない。このため、タイミングtBにおいて分周回路11は分周動作を開始せず且つタイミングtCにおいて分周回路12は分周動作を開始せず、分周回路11及び12はクロックが入力されるのを待つ状態になる。分周回路11及び12が分周動作を開始するのは、夫々、ゲーテッドクロックがアクティブになった最初のクロックエッジ324及び325タイミングtb及びtcに対応からになる。即ち、分周回路11はタイミングtbから分周動作を開始し、分周回路12はタイミングtcから分周動作を開始する。タイミングtbは、入力点bに入力されたゲーテッドクロックの最初の立ち上がりエッジ324のタイミングであり、タイミングtcは、入力点cに入力されたゲーテッドクロックの最初の立ち上がりエッジ325のタイミングである。図2において、矢印321~325は共通のクロックエッジを表し、クロックエッジ324及び325は、クロックエッジ323が遅延したものである。尚、図2において、TAbはタイミングtA及びtb間の時間を表し、TAcはタイミングtA及びtc間の時間を表す。図2に示す状況とは異なるが、分周回路11及び12のリセットが解除されるタイミングtB及びtCがタイミングtb及びtCよりも遅かったり、タイミングtBからタイミングtbまでの時間TBb及びタイミングtCからタイミングtcまでの時間TCcが、分周回路11及び12で使用しているフリップフロップのリカバリ時間よりも短かったりすると、ゲーテッドクロックがアクティブになった最初のクロックエッジから分周回路11及び12を動作開始させることに対して保証が得られない。これに鑑み、クロック分周装置1では、この保障に得るのに必要な時間だけ例えばソースクロックの数サイクル分リセット信号を遅延させ、この遅延を利用して得たゲーテッドクロックを分周回路11及び12に共通入力するようにしている。このため、時間TBb及び時間TCcを十分に確保することができる。逆に考えれば、タイミングtB及びtCが夫々タイミングtb及びtcよりも早くなるように、且つ、時間TBb及びTCcが分周回路11及び12で使用しているフリップフロップのリカバリ時間よりも長くなるように、ゲート信号生成回路14における遅延時間TFGを定めておくとよい。上述の如く、本実施形態では、各分周回路のリセットが解除されて各分周回路の分周動作が許可された後に即ち、タイミングtB及びtCよりも後に、ゲート回路13を介してソースクロックゲーテッドクロックを各分周回路に入力する。このため、分周回路11及び12は、ソースクロックの同じクロックエッジ324及び325から確実に分周動作を開始することが可能となる。各分周回路のリセットが解除されてからゲート回路13が開くまでの時間各分周回路のリセットが解除されてからソースクロックが出力点hより出力開始されるまでの時間を十分に長くとることで、高周波数のソースクロックに対しても、緩い制約条件の下で配線設計が可能となる。即ち、複数の分周回路を同じクロックエッジから動作開始させるという同期関係を持たせた回路を、高周波数のソースクロックに対しても、容易に設計することが可能となる。ゲート信号生成回路14について説明を加える。図1のゲート信号生成回路14では、入力点Fに入力されたリセット信号を遅延させることでゲート信号を生成している。そして、クロック分周装置1では、ソースクロックがゲート回路13を介して分周回路11及び12に入力されるタイミングをゲート信号を用いて制御し、これによって、各分周回路のリセットの解除後にソースクロックが各分周回路に入力されるようにしている。ゲート信号生成回路14は、リセット信号を遅延させてゲート信号を得るために、任意の素子又は回路を利用することができる。例えば、ゲート信号生成回路14を、遅延素子51、シフトレジスタ回路52又はカウンタ回路53を用いて形成することができる図4a、b及びc参照。遅延素子51は、入力点Fに入力されたリセット信号を、所定時間TFG分だけ遅延させ、遅延後のリセット信号を出力点G1からゲート信号として出力する。遅延素子51を単純な配線を用いて形成することもでき、この場合、ゲート信号生成回路14へのソースクロックの入力は不要である。但し、ソースクロックを用いて上記遅延を実現する遅延素子51を形成しても良いこの場合、遅延素子51はシフトレジスタ回路52の一種となりうる。シフトレジスタ回路52及びカウンタ回路53を用いる場合、ソースクロックを用いてリセット信号を遅延させることでゲート信号を生成することができる。図2の例の如く、ソースクロックの4サイクル4周期分の遅延を行う場合には、ソースクロックを基準として動作する4段分のフリップフロップを直列接続してシフトレジスタ回路52を形成すれば良く、或いは、ソースクロックのサイクル数をカウントする3ビット以上のカウンタ回路53を形成すればよい。ゲート信号をソフトウェアの制御の下で生成するようにしてもよい。例えば、クロック分周装置1において、ゲート信号生成回路14の代わりに、図6に示すマイクロコンピュータ61を設けておいても良い。マイクロコンピュータ61は、図1のリセット信号生成回路22を内包し、マイクロコンピュータ61上にて動作するソフトウェアの制御の下で、リセット信号を共通配線32及び分岐点Aを介して入力点B及びCに出力する。一方において、マイクロコンピュータ61は、ゲート信号生成回路14の機能をも内包し、上記ソフトウェアの制御の下で、リセット信号とは独立して、マイクロコンピュータ61における出力点G1からゲート回路13の入力点G2へゲート信号を出力する。このマイクロコンピュータ61マイクロコンピュータ61内のゲート信号生成回路にソースクロックを供給する必要は必ずしも無く、図2の同様のタイミング関係が実現されるように、リセット信号に応じてゲート信号を生成及び出力すればよいリセット信号を遅延させた信号をゲート信号として生成及び出力すればよい。即ち、マイクロコンピュータ61は、自身が出力するリセット信号の電圧レベルをローレベルからハイレベルに切り替えた時点から、所定時間TFG後に、出力点G1のゲート信号の電圧レベルをローレベルからハイレベルに切り替えればよい。尚、マイクロコンピュータ61とは別のリセット信号生成回路から分周回路11及び12に対するリセット信号が出力されていても良い。本発明の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本発明の実施形態の例であって、本発明ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。各信号におけるローレベルとハイレベルの関係を逆にしてもよい。クロック分周装置1を任意のデジタル回路及びデジタル回路を含む任意の機器例えば、デジタルカメラ等の撮像装置、パーソナルコンピュータ、携帯電話機などの携帯端末に搭載することができる。