"第1レートでΔΣAD変換するΔΣADCであって、MMは2以上の整数個の信号系列が、前記第1レートより低い第2レートで時分割統合された時分割統合信号、及び、フィードバック信号を積分するオペアンプと、前記M個の積分容量と、前記M個の積分容量のうち、使用する積分容量を選択制御するスイッチと、前記オペアンプ、及び、前記スイッチにより選択された前記積分容量により形成される積分処理部における積分結果をコード化してコード値に変換する比較部と、前記コード値を、前記M個の信号系列ごとに記憶する記憶部と、前記M個の信号系列ごとに記憶された前記M個の前記コード値から1つを選択する選択部と、選択された前記コード値をDA変換して前記フィードバック信号を生成するDACと、を具備するΔΣADC。前記時分割統合信号をサンプルホールドする第1のサンプルホールド回路と、前記フィードバック信号をサンプルホールドする第2のサンプルホールド回路と、を更に具備し、前記オペアンプは、サンプルホールド後の前記時分割統合信号及びサンプルホールド後の前記フィードバック信号を積分する、請求項1に記載のΔΣADC。前記スイッチは、外部から入力される選択信号に応じて、前記使用する積分容量を切り替える、請求項1に記載のΔΣADC。前記記憶部は、前記M個の記憶部を有し、前記M個の記憶部のうち、外部から入力される選択信号に応じた前記記憶部は、前記コード値を記憶し、前記M個の記憶部のうち、前記選択信号に応じた前記記憶部以外の前記記憶部は、既に記憶されている前記コード値を保持する、請求項1に記載のΔΣADC。前記選択部は、外部から入力される選択信号に応じて、前記M個の記憶部のうち、1つを選択し、選択した前記記憶部に記憶される前記コード値を、前記DACに出力する、請求項4に記載のΔΣADC。前記比較部は、前記積分結果と、2^LLは0以上の整数個の基準レベルとを比較して、Lビットの前記コード値に変換する請求項1に記載のΔΣADC。前記積分処理部を複数具備し、複数の前記積分処理部における複数の積分結果に対応する前記フィードバック信号を用いて、複数次のΔΣAD変換を行う、請求項1に記載のΔΣADC。しかしながら、上記時分割ΔΣADCでは、低いサンプリングレートでΔΣADCを動作させることが困難であるという課題があった。また、上記時分割ΔΣADCでは、高速に時分割動作を行うと、ΔΣADCの前段のスイッチを高精度に制御したり、スイッチ制御においてノンオーバーラップ処理を盛り込むなどしなければならない。このような場合では、時分割ΔΣADCの実現の難易度が上がり、また、時分割ΔΣADCの回路規模が増加するという課題がある。一方で、ノイズシェーピング特性は、サンプリングレートが高いほど、DC近傍の量子化ノイズの抑圧効果が高いという特徴がある。そのため、時分割を行うためのスイッチの切り替え速度が低く、実際のサンプリングレートが低くなると、ノイズシェーピング特性が劣化するという課題がある。本発明の目的は、時分割を行うためのスイッチの切り替え速度がΔΣADCのサンプリングレートより低い場合においても、ノイズシェーピング機能を損なうことなく、回路規模の増加を抑えることのできるΔΣADCを提供することである。本発明のΔΣADCは、第1レートでΔΣAD変換するΔΣADCであって、MMは2以上の整数個の信号系列が、前記第1レートより低い第2レートで時分割統合された時分割統合信号、及び、フィードバック信号を積分するオペアンプと、前記M個の積分容量と、前記M個の積分容量のうち、使用する積分容量を選択制御するスイッチと、前記オペアンプ、及び、前記スイッチにより選択された前記積分容量により形成される積分処理部における積分結果をコード化してコード値に変換する比較部と、前記コード値を、前記M個の信号系列ごとに記憶する記憶部と、前記M個の信号系列ごとに記憶された前記M個の前記コード値から1つを選択する選択部と、選択された前記コード値をDA変換して前記フィードバック信号を生成するDACと、を具備する構成を採る。本発明によれば、時分割を行うスイッチの切り替え速度がΔΣADCのサンプリングレートより低い場合においても、ノイズシェーピング機能を損なうことなく、回路規模の増加を抑えることができる。以下、本発明の実施の形態について、図面を参照して詳細に説明する。実施の形態1図1は、本発明の実施の形態1に係るΔΣADCの構成を示すブロック図である。図1に示すΔΣADC100は、離散時間型の時分割ΔΣADCである。なお、図1に示すΔΣADC100は、2系列を1系列に時分割統合する、ブランチ数が2の構成を示している。なお、ブランチ数は2に限られず、本発明は、ブランチ数が3以上であり、3系列以上の複数系列を1系列に時分割統合する場合にも適用することができる。以下では、ブランチ数が2の場合を例に、2系列を1系列に時分割統合するシステムについて説明する。ΔΣADC100は、サンプルホールドS/H:SampleHold回路101、オペアンプ102、スイッチ103-1、スイッチ103-2、容量積分容量104-1、容量積分容量104-2、比較器105、第1記憶部106-1、第2記憶部106-2、選択部107、DACDigitaltoAnalogConverter108及びS/H回路109を具備する。なお、図1において、ΔΣADC100の前段には、切替器110が設けられ、また、ΔΣADC100の後段には、分離器120及びフィルタ130-1,130-2が設けられている。切替器110は、第1入力端子111-1から入力される第1信号系列と第2入力端子111-2から入力される第2信号系列とを時分割して、これら2系列の信号が統合された1系列の時分割統合信号を生成する。具体的には、例えば、第1信号系列又は第2信号系列のNNは1以上の整数個のサンプリングデータが入力されるごとに、切替器110は、ブランチ選択信号に応じて、後段のS/H回路101に出力する信号を切り替える。これにより、切替器110から、時分割統合信号がΔΣADC100のS/H回路101に出力される。なお、切替器110は、第1信号系列又は第2信号系列のNNは1以上の整数個のサンプリングデータが入力されるごとに、後段のS/H回路101に出力する信号を切り替える。そのため、切替器110の切替速度fswは、ΔΣADC100のサンプリングレートfsを用いて、fsw=fs/2Nで表される。S/H回路101は、時分割統合信号をサンプリングし、次の入力信号が入力されるまで、サンプリングした信号を保持し続ける。オペアンプ102は、反転入力端子及び非反転入力端子を具備し、反転入力端子には、S/H回路101から出力される信号が入力され、オペアンプ102は、この信号を増幅する。オペアンプ102の非反転端子は、接地されている。容量104-1及び容量104-2は、オペアンプ102の反転入力端子と出力との間に設けられ、オペアンプ102の出力信号がスイッチ103-1又はスイッチ103-2を介して入力される。このようにして、S/H回路101で保持された信号は、オペアンプ102、容量104-1及び容量104-2により形成される積分ステージ処理部によって積分処理がなされる。なお、図1に示すΔΣADC100は、S/H回路101により保持された信号を積分するために、2つの容量104-1及び容量104-2を有するが、容量は2個に限らない。ΔΣADC100が、M個の信号系列を時分割統合する場合は、容量はM個用意される。容量104-1は、スイッチ103-1によって制御される。また、容量104-2は、スイッチ103-2によって制御される。第1系列信号が切替器110により選択されている時は、スイッチ103-1はONになり、スイッチ103-2はOFFになる。また、第2系列信号が切替器110により選択されている時は、スイッチ103-1はOFFになり、スイッチ103-2はONになる。これらスイッチ103-1及びスイッチ103-2の制御は、第1信号系列及び第2信号系列から信号系列を選択するための信号として、外部より入力される選択信号以下ブランチ選択信号というにより制御される。後述する比較器105、選択部107及び分離器120には、当該ブランチ選択信号が入力される。したがって、当該ブランチ選択信号を用いることにより、比較器105、選択部107及び分離器120は、切替器110においてどちらの信号系列が選択されているか判断することができる。なお、オペアンプ102及び容量104-1により積分処理された積分結果は、第1の積分結果と呼ぶ。また、オペアンプ102及び容量104-2により積分処理された積分結果は、第2の積分結果と呼ぶ。第1及び第2の積分結果は、オペアンプ102から比較器105に出力される。上述したように、スイッチ103-1とスイッチ103-2は、Nサンプルごとに交互にON/OFFされるので、比較器105には、第1の積分結果と第2の積分結果とがNサンプルごとに交互に入力される。比較器105は、第1の積分結果又は第2の積分結果と、所定の基準電圧とを比較することにより、第1の積分結果又は第2の積分結果をL値のディジタルコードに変換する。本実施の形態では、比較器105が、2値L=2の1ビット比較器である場合を例に説明する。なお、Lが3以上であって、比較器105が多ビット比較器の場合においても、L=2の場合と同様に処理を行うことができ、それらは本発明に含まれる。なお、比較器105は、ブランチ選択信号に応じて、ディジタルコードに変換した1ビットのコード値のうち、第1信号系列に対応するコード値を、第1記憶部106-1に出力する。また、比較器105は、ブランチ選択信号に応じて、ディジタルコードに変換した1ビットのコード値のうち、第2信号系列に対応するコード値を、第2記憶部106-2に出力する。第1記憶部106-1は、比較器105から出力される第1信号系列に対応するコード値を記憶する。第2記憶部106-2は、比較器105から出力される第2信号系列に対応するコード値を記憶する。なお、第1信号系列が選択されている時は、第2記憶部106-2は、次の新しい第2信号系列のコード値が入力されるまで既に記憶しているコード値を保持し続ける。これに対し、第2信号系列が選択されている時は、第1記憶部106-1は、次の新しい第1信号系列のコード値が入力されるまで既に記憶しているコード値を保持し続ける。選択部107は、ブランチ選択信号に応じて、第1記憶部106-1又は第2記憶部106-2から出力されるコード値から、フィードバック信号を生成するために使用されるコード値を選択する。具体的には、切替器110において第1信号系列が選択されている時は、選択部107は、第1記憶部106-1に記憶されたコード値を選択する。一方、切替器110において第2信号系列が選択されている時は、選択部107は、第2記憶部106-2に記憶されたコード値を選択する。選択部107は、選択したコード値をDAC108に出力する。DAC108は、コード値をディジタルアナログ変換してフィードバック信号を生成する。S/H回路109は、DAC108により生成されたフィードバック信号をサンプリングし、次のフィードバック信号が入力されるまで、サンプリングしたフィードバック信号を保持し続ける。このようにして、ΔΣADC100は、フィードバック信号と、次のタイムステップの入力信号とを、オペアンプ102と、容量104-1又は容量104-2とを用いて同時に積分することによりΔΣAD変換を実施する。フィードバック信号は、S/H回路109に保持されている信号である。また、次のタイムステップの入力信号は、S/H回路101に保持されている信号である。比較器105から出力されたコード値は、分離器120に出力される。分離器120は、ブランチ選択信号に応じて、比較器105から出力されるコード値を2系列に分離し、分離した信号を、フィルタ130-1及びフィルタ130-2に出力する。フィルタ130-1及びフィルタ130-2は、分離された信号に対しフィルタ演算により補間処理をする。フィルタ130-1及びフィルタ130-2は、補間後の信号を出力する。次に、以上のように構成されたΔΣADC100における時系列処理について説明する。図2は、ΔΣADC100における時系列処理を説明するためのタイムチャートである。なお、図2において、時間t0、t1、...、t15の時間は、ΔΣADC100のサンプリング時間=1/fsに対応する。時間t0、t1では、第1入力端子111-1より入力される第1信号系列が、切替器110により選択され、S/H回路101に出力される。以降、時間t0、t1において入力される第1信号系列は、A0信号とする。時間t0で、S/H回路101によりA0信号がサンプリングされて、サンプリングされたA0信号は、次の入力があるまで、S/H回路101に保持される。時間t1では、オペアンプ102と、容量104-1又は容量104-2とで形成される積分ステージにおいて、A0信号に関する積分が行われる。具体的には、スイッチ103-1がONになり、スイッチ103-2がOFFになることで、容量104-1のみがオペアンプ102に接続される。そして、A0信号は、オペアンプ102、及び、第1信号系列用の積分容量である容量104-1によって積分される。それ以降、第1信号系列に対する積分処理に関しては、容量104-1がオペアンプ102に接続されて、容量104-1は、第1信号系列の過去の信号情報を蓄積していく積分容量として使用される。時間t2になると、時間t1にて積分された値第1積分結果は、比較器105に出力される。そして、比較器105により2値化されて得られたコード値は、第1記憶部106-1に入力される。第1記憶部106-1では、次の第1信号系列のコード値が入力されるまで、このコード値が記憶される。次に、選択部107では、第1記憶部106-1に記憶されているコード値が選択され、DAC108において、選択されたコード値に対応するアナログ信号が生成される。そして、時間t2が終わるまで、S/H回路109により、DAC108からのアナログ信号がサンプリングされる。そして、サンプリングされた信号は、フィードバック信号として、S/H回路109に保持される。また、時間t2、t3では、次の入力信号である第1信号系列が、S/H回路101にてサンプルされて保持されている。以降、時間t2、t3において入力される第1信号系列は、A1信号とする。時間t2までに、S/H回路101は、A1信号をサンプリングして保持する。次に時間t3において、S/H回路101で保持されている第1信号系列のA1信号と、S/H回路109で保持されているA0信号のフィードバック信号とが、積分ステージに入力される。なお、積分ステージは、オペアンプ102と、容量104-1又は容量104-2とで形成されている。時間t3で積分される信号も第1信号系列に関するので、時間t1で行われた操作と同様に、ブランチ選択信号に基づいて、スイッチ103-1がONになり、スイッチ103-2がOFFになるように操作される。これにより、容量104-1のみが、オペアンプ102に接続されるように操作される。そして、A1信号は、オペアンプ102、及び、第1信号系列用の積分容量である容量104-1によって積分される。このとき、容量104-1では、時間t1から時間t3まで継続して、第1信号系列が積分される。時間t4、t5では、前述した時間t2、t3における処理と同様の処理がなされる。時間t6、t7では、第2入力端子111-2より入力される第2信号系列が、切替器110により選択され、S/H回路101に出力される。以降、時間t6、t7において入力される第2信号系列は、B0信号とする。時間t6でS/H回路101によりB0信号がサンプリングされて、サンプリングされたB0信号は次の入力があるまでS/H回路101に保持される。時間t7では、オペアンプ102と、容量104-1又は容量104-2とで形成される積分ステージにおいて、B0信号に関する積分が行われる。具体的には、スイッチ103-1がOFFになり、スイッチ103-2がONになることで、容量104-2のみがオペアンプ102に接続される。これにより、B0信号は、オペアンプ102、及び、第2信号系列用の積分容量である容量104-2によって積分される。それ以降、第2信号系列に対する積分処理に関しては、容量104-2がオペアンプ102に接続される。そして、容量104-2は、第2信号系列の過去の信号情報を蓄積する積分容量として使用される。時間t8になると、時間t7で積分された値第2積分結果は、比較器105に出力される。そして、比較器105により2値化されて得られたコード値は、第2記憶部106-2に入力される。第2記憶部106-2では、次の第2信号系列のコード値が入力されるまで、このコード値が記憶される。次に、選択部107では、第2記憶部106-2に記憶されているコード値が選択され、DAC108において、選択されたコード値に対応するアナログ信号が生成される。そして、時間t8が終わるまで、S/H回路109によりDAC108からのアナログ信号がサンプリングされ、その信号はフィードバック信号としてS/H回路109に保持される。また、時間t8、t9では、次の入力信号である第2信号系列が、S/H回路101でサンプルされて保持されている。以降、時間t8、t9で入力される第1信号系列は、B1信号とする。時間t8までに、S/H回路101は、B1信号をサンプリングして保持する。次に時間t9において、S/H回路101で保持されている第2信号系列のB1信号と、S/H回路109で保持されているB0信号のフィードバック信号とが、積分ステージに入力される。なお、積分ステージは、オペアンプ102と、容量104-1又は容量104-2とで形成されている。時間t9で積分される信号も第2信号系列に関するので、時間t7で行われた操作と同様に、ブランチ選択信号に基づいて、スイッチ103-1がOFFになり、スイッチ103-2がONになるように操作される。このようにして、容量104-2のみが、オペアンプ102に接続されるように操作される。B1信号は、オペアンプ102、及び、第2信号系列用の積分容量である容量104-2によって積分される。このとき、容量104-2では、時間t7から時間t9まで継続して、第2信号系列が積分される。時間t10、t11では、前述した時間t8、t9における処理と同様の処理がなされる。時間t12、t13では、第1入力端子111-1より入力される第1信号系列が、切替器110により再び選択され、S/H回路101に出力される。以降、時間t0、t1において入力される第1信号系列は、A3信号とする。時間t12で、S/H回路101によりA3信号がサンプリングされて、サンプリングされたA3信号は、次の入力があるまでS/H回路101に保持される。時間t12と時間t0とで異なる点は、時間t12では、A3信号の一つ前の第1信号系列のA2信号に対するコード値が、第1記憶部106-1に記憶されている点である。これにより、選択部107により、A2信号に対するコード値が選択されて、DAC108により、選択されたコード値に対応するアナログ信号が生成され、当該アナログ信号がS/H回路109によりサンプリングされる。また、その信号は、フィードバック信号として保持されている。第1記憶部106-1は、次の第1信号系列のコード値が入力されるまで、第1信号系列のみに関する比較器105の出力を記憶し続ける。また、第2記憶部106-2は、次の第2信号系列のコード値が入力されるまで、第2信号系列のみに関する比較器105の出力を記憶し続ける。次に時間t13において、S/H回路101で保持されている第1信号系列のA3信号と、S/H回路109で保持されているA2信号のフィードバック信号とが、積分ステージに入力される。積分ステージは、オペアンプ102と、容量104-1又は容量104-2とで形成されている。時間t13で積分される信号も第1信号系列に関するので、時間t1で行われた操作と同様に、スイッチ103-1がONになり、スイッチ103-2がOFFになるように操作される。これにより、容量104-1のみが、オペアンプ102に接続されるように操作される。A3信号は、オペアンプ102、及び、第1信号系列用の積分容量である容量104-1によって積分される。以上のように、本実施の形態に係るΔΣADC100は、サンプリングレートfsでΔΣ変換する離散時間型のΔΣADCである。S/H回路101は、MMは2以上の整数個の信号系列が、切替速度fswで時分割に切り替えて入力された入力信号を、サンプルホールドする。スイッチ103-1及びスイッチ103-2は、2個の容量104-1又は容量104-2のうち、積分容量として使用する容量を選択制御する。比較器105は、オペアンプ102、及び、スイッチ103-1又はスイッチ103-2により選択された容量により形成される積分処理部における積分結果を、コード化してコード値に変換する。第1記憶部106-1及び第2記憶部106-2は、当該コード値を、信号系列ごとに記憶する。選択部107は、信号系列ごとに記憶された2個のコード値から1つを選択する。DAC108は、選択されたコード値をDA変換して、フィードバック信号を生成する。S/H回路109は、フィードバック信号をサンプルホールドする。オペアンプ102は、サンプルホールド後の入力信号、及び、サンプルホールド後のフィードバック信号を積分する。このように、ΔΣADC100は、比較器105により得られるコード値に対して、時分割統合信号を構成する信号系列第1信号系列及び第2信号系列ごとに、第1記憶部106-1及び第2記憶部106-2を具備する。そして、2個の第1記憶部106-1及び第2記憶部106-2のうち、ブランチ選択信号に応じた記憶部は、比較器105により得られるコード値を記憶する。また、2個の第1記憶部106-1及び第2記憶部106-2のうち、ブランチ選択信号に応じた記憶部以外の記憶部は、既に記憶されているコード値を保持する。例えば、第1信号系列が入力されている時は、選択部107は、第1信号系列に対応するコード値を選択して、当該コード値をそのままDAC108に出力する。一方、第1信号系列が入力されていない時は、次に第1信号系列に対応するコード値が入力されるまで、第1記憶部106-1は、既に記憶されているコード値を保持し続けるようにする。これにより、切替器110の切り替え速度fswが、ΔΣADC100のサンプリングレートfsに比べ低い場合においても、切替器110で生成された時分割統合信号に対して、時分割ΔΣAD変換することができる。このように、本実施の形態に係るΔΣADC100は、複数信号系列が時分割統合された時分割多重信号に対するΔΣAD変換処理を1つのΔΣADC100で実現することができるため、回路規模を大幅に削減することができる。また、複数信号系列に対し複数のΔΣADCを用いる場合には、複数のディジタル信号を出力するための複数の出力端子が必要となる。これに対し、ΔΣADC100からは、ディジタルコードとして1系列のコード値のみが出力されるため、出力端子数を削減することができる。また、本実施の形態に係るΔΣADC100は、時分割を行うための切替器110の切り替え速度fswが低下し、実質上サンプリングレートが低くなる場合においても、ノイズシェーピング特性の劣化を抑えることができる。この点について、以下では、量子化ノイズのシミュレーション結果を用いて説明する。図3Aは、従来の時分割ΔΣADCの量子化ノイズのシミュレーション結果を示す。また、図3Bは、本実施の形態に係るΔΣADC100の量子化ノイズのシミュレーション結果を示す。なお、図3A及び図3Bにおいて、横軸は周波数Frequency[Mz]を示し、縦軸は第1信号系列と第2信号系列の電力Magnitudesquared[dB]を示す。また、図3A及び図3Bは、従来の時分割ΔΣADC及び本実施の形態に係るΔΣADC100が、4.1MHzの第1信号系列と、5.1MHzの第2信号系列とに対して、時分割ΔΣ変調を行う場合のシミュレーション結果である。なお、サンプリングレートfsが低い場合でも、本実施の形態に係るΔΣADC100のノイズシェーピング機能は、損なわれないことを示す。このために、シミュレーションでは、サンプリングレートfsは100MHzとした。また、時分割を行うための切替器110の切り替え速度fswは、100MHzとした。図3Aから分かるように、従来の時分割ΔΣADCでは、DC近傍の量子化ノイズN101と高周波数での量子化ノイズN102との差は大きくなく、量子化ノイズが周波数軸でほぼ一様に分布している。このように、従来の時分割ΔΣADCでは、量子化ノイズは、DC近傍から高周波数までの全域にわたりほぼ一様に発生する。これは、サンプリングレートfsが低い場合、従来の時分割ΔΣADCでは、2系列間で信号が混ざり、異常動作が発生して、正常にΔΣADC変換が行われていないことを示している。この結果、従来の時分割ΔΣADCでは、ΔΣADC特有の効果であるノイズシェーピング機能が働かず、DC近傍から高周波数までの全域にわたりほぼ一様に量子化ノイズが発生する。これに対し、図3Bから分かるように、本実施の形態に係るΔΣADC100では、DC近傍の量子化ノイズN103は、高周波数での量子化ノイズN104に比べ小さく、DC近傍での量子化ノイズが高周波数に移動したことが分かる。このように、本実施の形態に係るΔΣADC100では、サンプリングレートfsが低い場合でも、DC近傍の量子化ノイズが抑圧され、ノイズシェーピング機能が働いていることが分かる。これは、サンプリングレートfsが低い場合でも、本実施の形態に係るΔΣADC100は、2系列間での信号混ざりを回避することができることを示している。この結果、本実施の形態に係るΔΣADC100は、ノイズシェーピング機能を損なわず、時分割ΔΣAD変換することができる。実施の形態2実施の形態1では、S/H回路を具備する離散時間型のΔΣADCについて説明した。本実施の形態では、連続時間型のΔΣADCについて説明する。図4は、本実施の形態に係るΔΣADCの要部構成を示すブロック図である。図4に示すΔΣADC200は、連続時間型のΔΣADCである。なお、図4の本実施の形態に係るΔΣADC200において、図1のΔΣADC100と共通する構成部分には、図1と同一の符号を付して説明を省略する。図4のΔΣADC200は、図1のΔΣADC100に対して、S/H回路101、109を削除した構成を採る。すなわち、本実施の形態では、切替器110及びDAC108から、出力信号が直接オペアンプ102と、容量104-1又は容量104-2とによって形成される積分ステージに入力される。次に、以上のように構成されたΔΣADC200における時系列処理について説明する。図5は、ΔΣADC200における時系列処理を説明するためのタイムチャートである。なお、図5において、時間t0、t1、...、t15の時間は、ΔΣADC100のサンプリング時間に対応する。第1入力端子111-1から入力される第1信号系列のA0信号は、切替器110により選択され、オペアンプ102と、容量104-1又は容量104-2とにより形成される積分ステージに入力される。実施の形態1では、あるタイミングでサンプルされた信号がそのまま保持されて、その保持信号が積分ステージに入力された。これに対し、実施の形態2では、時間t1、t2における全ての連続信号が積分ステージに入力されて積分処理される。時間t1、t2では、第1信号系列に関する積分が行われるので、スイッチ103-1はONになり、スイッチ103-2はOFFになり、容量104-1のみがオペアンプ102接続されている状態になる。そして、時間t1が終わるまで、A0信号に対する積分処理が行われ、時間t2になると、積分処理により得られた第1積分結果が比較器105に入力される。その後、比較器105から出力されるコード値が第1記憶部106-1に記憶されて、選択部107では、第1記憶部106-1のコード値が選択されて、時間t2が終わるまでにDAC108にコード値が入力される。時間t3になると、そのDAC108からアナログ信号が出力されて、次のコード値が入力されるまでその信号が維持される。一方、時間t2、t3では、次のA1信号がオペアンプ102と、容量104-1又は容量104-2とから形成される積分ステージに入力される。この積分ステージでは、時間t2、t3にて入力されるA1信号と、時間t2にてDAC108から出力されるA0信号のフィードバック信号との2つの信号に対して積分が行われる。以後t4からt15に関しても、実施の形態1と同様の処理がなされる。以上のように、本実施の形態に係るΔΣADC200は、サンプリングレートfsでΔΣ変換する連続時間型のΔΣADCである。オペアンプ102は、MMは2以上の整数個の信号系列が、切替速度fswで時分割に切り替えて入力された入力信号、及び、フィードバック信号を積分する。スイッチ103-1及びスイッチ103-2は、2個の容量104-1又は容量104-2のうち、積分容量として使用する容量を選択制御する。オペアンプ102、及び、スイッチ103-1又はスイッチ103-2により選択された容量により積分処理部は、形成される。比較器105は、その積分処理部における積分結果をコード化して、コード値に変換する。第1記憶部106-1及び第2記憶部106-2は、当該コード値を、信号系列ごとに記憶する。選択部107は、信号系列ごとに記憶された2個のコード値から1つを選択する。DAC108は、選択されたコード値をDA変換してフィードバック信号を生成する。そして、ΔΣADC200は、比較器105により得られるコード値に対して、時分割統合信号を構成する信号系列第1信号系列及び第2信号系列ごとに、第1記憶部106-1及び第2記憶部106-2を具備する。そして、2個の第1記憶部106-1及び第2記憶部106-2のうち、ブランチ選択信号に応じた記憶部は、比較器105により得られるコード値を記憶する。2個の第1記憶部106-1及び第2記憶部106-2のうち、ブランチ選択信号に応じた記憶部以外の記憶部は、既に記憶されているコード値を保持する。例えば、第1信号系列が入力されている時は、選択部107は、第1信号系列に対応するコード値を選択して、当該コード値をそのままDAC108に出力する。一方、第1信号系列が入力されていない時は、次に第1信号系列に対応するコード値が入力されるまで、第1記憶部106-1は、既に記憶されているコード値を保持し続けるようにする。これにより、切替器110の切り替え速度fswが、ΔΣADC200のサンプリングレートfsに比べ低い場合においても、ΔΣADC200は、時分割統合信号に対して、時分割ΔΣAD変換することができる。このように、本実施の形態では、複数信号系列が時分割統合された時分割多重信号に対するΔΣAD変換処理を1つのΔΣADC200で実現することができるため、回路規模を大幅に削減することができる。また、複数信号系列に対し、複数のΔΣADCを用いる場合には、複数のディジタル信号を出力するための複数の出力端子が必要となる。これに対し、ΔΣADC200からは、ディジタルコードとして1系列のコード値のみが出力されるため、出力端子数を削減することができる。なお、以上の説明では、3N=3サンプルごとに信号系列が切り替わるシステムを例に説明をしたが、これに限らない。一般的に、NNは1を含めた自然数個のサンプルごとに信号系列を切り替えるシステムに対しても、本発明は、時分割ΔΣAD変換することができる。すなわち、切替器110の切替速度fswと、ΔΣADC100のサンプリングレートfsとが、fsw≦fs/2の関係を満たすシステムにおいて本発明は適用可能である。なお、以上の説明では1bit型のΔΣADCに関して説明したが、より多bitのΔΣADCにおいても同様に、本発明は適用できる。以上の説明では、1次型のΔΣADCに関して説明したが、より高次のΔΣADCにおいても同様に、本発明は適用できる。高次のΔADCでは、オペアンプ及び容量により形成される積分ステージ処理部を複数具備し、複数の積分ステージにおける複数の積分結果に対応するフィードバック信号を用いて、複数次のΔΣAD変換を行う。また、時分割多重される信号系列数多重数は、2系列に限らず、3以上の信号系列が多重された信号に対しても同様に実現することが可能である。また、ブランチ選択信号を固定とする場合には、上記ΔΣADCを用いて、従来の1系列のΔΣAD変換を実現することができる。2010年1月20日出願の特願2010-010109に含まれる明細書、図面及び要約書の開示内容は、すべて本願に援用される。"