複数のメモリセルが行列状に配置された不揮発性半導体記憶装置の制御方法であって、前記複数のメモリセルのうち選択された選択メモリセルにデータを書き込むためのプログラム動作において、前記選択されたメモリセルに近接する近接メモリセルに書き込まれるデータが判定される第1のステップと、前記第1のステップにおける判定結果に基づいて、前記選択されたメモリセルへ注入される電荷量が制御されつつ前記選択されたメモリセルへのデータ書き込みが行われる第2のステップと、を有することを特徴とする不揮発性半導体記憶装置の制御方法。前記第1のステップおよび前記第2のステップは、初期のデータ書き込み終了後に他の動作のバックグラウンドジョブとして実行されることを特徴とする請求項1に記載の不揮発性半導体記憶装置の制御方法。前記第1のステップおよび前記第2のステップは、前記近接メモリセルへの書き込み前に前記選択メモリセルに対して実行されることを特徴とする請求項1に記載の不揮発性半導体記憶装置の制御方法。前記第2のステップは、前記第1のステップにおける判定結果に基づいて、前記近接メモリセルに対応するワード線に異なる電圧が印加されてベリファイ読み出しが実行されるステップを備えていることを特徴とする請求項1乃至3に記載の不揮発性半導体記憶装置の制御方法。前記第2のステップは、前記第1のステップにおける判定結果に基づいて、前記選択メモリセルに対応するワード線に異なる電圧が印加されてベリファイ読み出しが実行されるステップを備えていることを特徴とする請求項1乃至3に記載の不揮発性半導体記憶装置の制御方法。本発明は、メモリセルにおけるしきい値分布の広がりを抑制することができる不揮発性半導体記憶装置の制御方法を提供する。本発明の一態様によれば、複数のメモリセルが行列状に配置された不揮発性半導体記憶装置の制御方法であって、前記複数のメモリセルのうち選択された選択メモリセルにデータを書き込むためのプログラム動作において、前記選択されたメモリセルに近接する近接メモリセルに書き込まれるデータが判定される第1のステップと、前記第1のステップにおける判定結果に基づいて、前記選択されたメモリセルへ注入される電荷量が制御されつつ前記選択されたメモリセルへのデータ書き込みが行われる第2のステップと、を有することを特徴とする不揮発性半導体記憶装置の制御方法が提供される。以下、図面を参照しながら、本発明の実施の形態を説明する。図1は、本発明の実施例1に係る不揮発性半導体記憶装置の制御方法におけるプログラム動作を示すフロー図である。ここでは、一例として、NANDフラッシュメモリにおいて、選択されたメモリセルワード線WLnに対応する。以下、メモリセルWLnともいう。にデータが書き込まれるプログラム動作にかかわる部分を示した。本発明の実施例1に係る不揮発性半導体記憶装置の制御方法は、メモリセルWLnへの初期書き込みを行うステップST11、メモリセルWLnに近接するメモリセルWLn1のデータを判定するステップST12、ST12の判定結果に基づいてベリファイレベルを設定するステップST13およびST14、ステップST13、ST14のベリファイレベルによりメモリセルWLnのベリファイ読み出しを行うステップST16、およびメモリセルWLnのベリファイ追加書き込みを行うステップST15を備えている。初期書き込みステップST11では、選択されたメモリセルWLnに書き込まれるデータに応じてフローティングゲートFGに通常の方法で電子が注入され、これによりメモリセルWLnのしきい値が変化する。4値NANDフラッシュメモリの場合、例えば、データ1に対応するメモリセルWLnのしきい値はA状態Astateに遷移し、データ2に対応するメモリセルWLnのしきい値はB状態Bstateに遷移し、データ3に対応するメモリセルWLnのしきい値はC状態Cstateに遷移する。NANDフラッシュメモリでは、プログラム動作に先立って対象となるブロックのメモリセルはすべて消去E状態され、データ0に対応するメモリセルWLnのFGには電子は注入されない。したがって、この場合しきい値はE状態Estateのままとなる。判定ステップST12では、メモリセルWLnに近接するメモリセルWLn1に書き込まれるべきデータが0E状態であるかが判定される。ST12の判定結果がYes、つまり、メモリセルWLn1に書き込まれるデータが0である場合には、第1のベリファイレベル設定ステップST13で、メモリセルWLnに対応するワード線の読み出し電圧レベルベリファイレベルが通常より高いVFINEとなるよう設定される。また、ST12の判定結果がNo、つまり、メモリセルWLn1に書き込まれるデータが0以外である場合には、第2のベリファイレベル設定ステップST14で、メモリセルWLnに対応するワード線の読み出し電圧レベルベリファイレベルが通常のVFINE<VFINEとなるよう設定される。すなわち、ST12における判定結果に基づいて、メモリセルWLnに対応するワード線には異なる読み出し電圧ベリファイレベルが印加されることになる。ベリファイST16では、ST13またはST14で設定されたベリファイレベルによりメモリセルWLnの読み出しが行われる。この結果により、ベリファイパス、ベリファイフェイルが判定される。次にベリファイフェイルになった場合はベリファイ追加書き込みステップST15が行われる。ベリファイ追加書き込みST15では、ST13またはST14を用いたベリファイ読み出しステップST16の結果によりベリファイレベルを用いて追加書き込みベリファイが実行される。すなわち、メモリセルWLn1に書き込まれるデータに基づいて、FGに注入される電子量を制御しつつメモリセルWLnへの追加書き込みが行われる。この結果、メモリセルWLn1に書き込まれるデータが0である場合には、データが0以外である場合に比べメモリセルWLnのFGにはより多くの電子が注入され、この時点メモリセルWLnへの追加書き込み終了直後では、メモリセルWLn1に書き込まれるデータが0以外である場合に比べ、メモリセルWLnのしきい値は相対的に高くなっている。図2は、本発明の実施例1に係る不揮発性半導体記憶装置の制御方法におけるプログラム動作を示すイメージ図である。ここでは、図1に対応して、4値のNANDフラッシュメモリにおいて、選択されたカラム書き込みカラムに複数配置されたメモリセル21a~21eに順次データが書き込まれるプログラム動作にかかわる部分を示した。図2aは、書き込みカラムのメモリセルWLn1までのデータ書き込みが終了し、メモリセルWLnへのデータ書き込みデータ3を行う際のベリファイステップST16における各ワード線の電圧レベルを示したイメージ図である。ここで、書き込みカラムのメモリセル21aがワード線WLn2に対応し、メモリセル21bがワード線WLn1に対応し、メモリセル21cがワード線WLnに対応し、メモリセル21dがワード線WLn1に対応し、メモリセル21eがワード線WLn2に対応しており、メモリセル21aにデータ3C状態に対応する。が書き込まれ、メモリセル21bにデータ1A状態に対応する。が書き込まれる。また、メモリセル21cにデータ3C状態に対応する。が書き込まれる予定であり、メモリセル21dにデータ0E状態に対応する。が書き込まれる予定であり、メモリセル21eにデータ1A状態に対応する。が書き込まれる予定である。また、図2bは、書き込みカラムに配置されたメモリセルに順次データ書き込みを行った場合の近接するメモリセルの近接効果による影響の様子を示すイメージ図である。図2bに示したように、本発明の不揮発性半導体記憶装置の制御方法におけるプログラム動作は、選択された書き込みカラムにおいて複数のメモリセルWLn1、WLn、WLn1に対して順次データ書き込みが実行される。したがって、メモリセルWLnへのデータ書き込みが終了した時点でメモリセルWLnの近接効果による影響でメモリセルWLn1のしきい値が遷移し、メモリセルWLn1へのデータ書き込みが終了した時点でメモリセルWLn1の近接効果による影響でメモリセルWLnのしきい値が遷移することになる。近接効果の影響によるメモリセルのしきい値の遷移について具体的な一例を挙げれば、例えば図2aに示したように、メモリセル21cへのデータ書き込みが終了した時点ではメモリセル21cはC状態となるので、この近接効果によりメモリセル21bのしきい値は、メモリセル21bへのデータ書き込み1が終了した直後の値から高い方へ遷移する。これに対し、メモリセル21dへのデータ書き込みが終了した時点では、メモリセル21dはE状態のままであるので、この近接効果によるメモリセル21cのしきい値は、メモリセル21cへのデータ書き込み3が終了した直後の値から変化せずしきい値の遷移は発生しない。本発明の実施例1に係る不揮発性半導体記憶装置の制御方法は、この近接効果の影響によるしきい値の遷移量の差異を当該メモリセルのデータ書き込みベリファイ時点であらかじめ補正しておこうとするものである。すなわち、次にデータ書き込みが行われるメモリセルがE状態になるならば、あらかじめベリファイレベルを上げてVFINE追加書き込みを行うことで、結果的に、次にデータ書き込みが行われるメモリセルがE状態以外の場合と同程度のしきい値の遷移がそのメモリセルに生ずるようにFGへ注入される電荷量を制御するものである。なお、次に書き込まれるデータは、例えば、センスアンプ中のラッチ回路などに記憶されている。図2aの場合では、メモリセル21cへのデータ書き込みする時にメモリセル21dのデータEがラッチ回路に記憶されている。このラッチ回路のデータをもとに図1の判定ステップST12が行われる。図3は、本発明の実施例1に係る不揮発性半導体記憶装置のデータ書き込みにおける状態遷移しきい値分布の変化の一例を示すイメージ図である。ここでは、一例として、通常の方法でメモリセルWLnに0以外のあるデータを書き込んだ直後のしきい値分布とその近接メモリセルWLn1にデータ書き込みを行った後のメモリセルWLnのしきい値分布とを比較して示した。図3の横軸はメモリセルのしきい値電圧Vを示し、縦軸はそのしきい値でのメモリセル数を示している。左側の山形波形実線は、メモリセルWLnへのデータ書き込みが終了した時点でのメモリセルWLnのしきい値分布元の分布を示し、右側の3つの山形波形は近接メモリセルWLn1へのデータ書き込みが終了した後のメモリセルWLnのしきい値分布を示している。左側の波形元の分布は、プログラム動作中のしきい値変化を分かり易く説明するため一般的なしきい値分布の波形を示したものであり、実際にメモリセル全体でこのようなしきい値分布が発現するわけではない。別の言葉で言い替えると、左側の波形元の分布は、近接メモリセルWLn1からの近接効果の影響によるしきい値の遷移がないと仮定した場合のメモリセルWLnのしきい値分布を示している。近接メモリセルWLn1へのデータ書き込みが終了すると、メモリセルWLn1がE状態であれば、右側に実線の山形波形で示したようにしきい値の遷移は殆ど発生しない。これに対し、近接メモリセルWLn1がE状態以外であれば、右側に太い実線の山形波形で示したように元の分布から高い方へしきい値の遷移が発生する。したがって、メモリ全体のしきい値分布は右側に点線の山形波形で示したように元の分布に比べてより広がった分布となる。このような近接効果は、簡易的に、Z=XαST56では、ST52またはST53で設定されたメモリセルWLn1の読み出し電圧を印加してメモリセルWLnの読み出しが行われる。この結果により、ベリファイパス、ベリファイフェイルが判定される。次にベリファイフェイルになった場合はベリファイ追加書き込みステップST55が行われる。ベリファイ追加書き込みST55では、ST52またはST53で設定された読み出し電圧メモリセルWLn1のワード線電圧を用いたベリファイ読み出しの結果により追加書き込みベリファイが実行される。すなわち、メモリセルWLn1に書き込まれるデータに基づいて、FGに注入される電子量を制御しつつメモリセルWLnへの追加書き込みが行われる。メモリセルWLn1のワード線電圧VreadK、VreadKは、メモリセルに書き込まれたデータの如何にかかわらず、つまり、そのメモリセルのしきい値如何にかかわらずそのメモリセルが十分にON状態導通状態になる電圧レベルである。また、VreadKは、VreadKとの差が実施例1の図3で説明した近接効果のαY-Yiと同程度のしきい値の遷移を生ずるように、VreadKより高く設定されている。この結果、メモリセルWLn1に書き込まれるデータが0である場合には、データが0以外である場合に比べメモリセルWLnのFGにはより多くの電子が注入され、この時点メモリセルWLnへの追加書き込み終了直後では、メモリセルWLn1に書き込まれるデータが0以外である場合に比べ、メモリセルWLnのしきい値は相対的に高くなっている。図6は、本発明の実施例2に係る不揮発性半導体記憶装置の制御方法におけるプログラム動作を示すイメージ図である。ここでは、図5に対応して、4値のNANDフラッシュメモリにおいて、選択されたカラム書き込みカラムに複数配置されたメモリセル21a~21eに順次データが書き込まれるプログラム動作にかかわる部分を示した。図6aは、書き込みカラムのメモリセルWLn1までのデータ書き込みが終了し、メモリセルWLnへのデータ書き込みを行う際のベリファイ読み出しのステップST56における各ワード線の電圧レベルを示したイメージ図である。また、図6bは、書き込みカラムに配置されたメモリセルに順次データ書き込みを行った場合の近接するメモリセルの近接効果による影響の様子を示すイメージ図である。図6に示したプログラムの流れおよび例として用いたデータなどは実施例1と同様であるので、同じ符号、名称を用い詳しい説明は省略する。実施例1との違いは、図5で説明したように、メモリセルWLnに印加される電圧とメモリセルn1のワード線電圧に印加される電圧である。すなわち、実施例2では、メモリセルWLnのベリファイステップST56において、メモリセルWLn1に書き込まれるデータの如何にかかわらずベリファイレベルは通常のVFINEを用い、メモリセルWLn1に書き込まれるデータに応じてメモリセルWLn1のワード線電圧をVreadKまたはVreadKに設定してメモリセルWLnのベリファイを実行する。本発明の実施例2に係る不揮発性半導体記憶装置の制御方法は、近接効果の影響によるしきい値の遷移量の差異を当該メモリセルのデータ書き込みベリファイ時点であらかじめ補正しておこうとするものである。すなわち、次にデータ書き込みが行われるメモリセルがE状態ならば、近接メモリセルのワード線電圧を通常より高くVreadKして追加書き込みを行う。その結果、次にデータ書き込みが行われるメモリセルがE状態以外の場合と同程度のしきい値の遷移がそのメモリセルに生ずるようにFGへ注入される電荷量を制御するものである。上記実施例2によれば、近接メモリセルからの近接効果の影響を補正しているので、メモリセルのしきい値分布の広がり分布幅を狭くすることができ、データエラー率を低減し高い信頼性を持った不揮発性半導体記憶装置を提供することができる。また、上記実施例2によれば、データエラー率を低減することができるので、搭載するECCErrorCorrectingCodeの救済数を下げ、読み出し性能やコスト競争力を向上させることができる。また、書き込み時に近接メモリセルWLn1の影響を補正することにより、読み出し時に近接メモリセルWLn1の影響を補正する必要が無くなる。その結果、読み出し時間が短くなる。特に、メモリセルWLnにデータを1回書き込んだ後、データの読み出しを多く行う場合に効果が大きい。上述の実施例2の説明では、初期書き込みステップST54は読み出し電圧設定ステップST52およびST53の後に実行されるとしたが、本発明はこれに限られるものではなく、例えば実施例1と同様に、最初に初期書き込みステップST54を実行するようにしても良い。また、ベリファイパスするまで、ベリファイ読み出し、ベリファイ追加書き込みが行われる場合がある。その場合、全てのベリファイ読み出しにおいて、メモリセルWLn1に印加される読み出し電圧を、読み出し電圧設定ステップST52およびST53で設定した電圧にしても良い。また、上述の実施例2の説明では、メモリセルWLnのデータ書き込みの際にメモリセルWLn1に書き込まれるデータE状態を判定しているが、本発明はこれに限られるものではなく、例えば、メモリセルWLn1へのデータ書き込みが終了した後にメモリセルWLnの追加書き込みベリファイを実行するようにしても良いし、あるいは、他の動作のバックグランドジョブとしてメモリセルWLn1の判定ST51、WLn1のワード線読み出し電圧設定ST52およびST53、およびメモリセルWLnのベリファイST56、ST55を実行するようにしても良い。その結果、次に書き込まれるデータをラッチ回路などに記憶する必要が無くなる。そのため、書き込み動作を簡略化することができる。また、書き込み動作を高速化することができる。さらに、上述の実施例1および2の説明では、4値NANDフラッシュメモリを一例として用いたが、本発明はこれに限られるものではなく、原理的には近接効果の影響によりしきい値分布が広くなるような不揮発性半導体記憶装置に適用可能である。以上において本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、電荷蓄積層が浮遊ゲート電極ではなく、絶縁膜に電荷をトラップさせる、いわゆるMONOS型のメモリセルにも対応することが可能である。