半導体基板の表層に不純物拡散領域を形成する工程と、前記半導体基板の上に絶縁膜を形成する工程と、前記不純物拡散領域の上の前記絶縁膜にホールを形成する工程と、前記絶縁膜の上面と前記ホール内とに、プラグ用導電膜を形成する工程と、前記プラグ用導電膜を研磨して前記ホール内にのみ残し、該ホール内の該プラグ用導電膜を前記不純物拡散領域と電気的に接続された導電性プラグとする工程と、前記絶縁膜と前記導電性プラグのそれぞれの上面に下地導電膜を形成する工程と、前記下地導電膜の上面を研磨して平坦化する工程と、前記下地導電膜の上に結晶性導電膜を形成する工程と、前記結晶性導電膜の上に、下部電極、強誘電体材料よりなるキャパシタ誘電体膜、及び上部電極を順に積層してなるキャパシタを形成する工程と、を有することを特徴とする半導体装置の製造方法。前記下地導電膜の上面を平坦化した後に、該下地導電膜の上面を窒素含有プラズマに曝す工程、又は前記結晶性導電膜の上面を窒素含有プラズマに曝す工程を行うことを特徴とする請求項1に記載の半導体装置の製造方法。前記窒素含有プラズマはN2Oプラズマであることを特徴とする請求項2に記載の半導体装置の製造方法。前記結晶性導電膜を形成する工程は、前記下地導電膜上にチタン膜を形成する工程と、窒素含有雰囲気内において前記チタン膜を加熱して窒化する工程とを有することを特徴とする請求項1に記載の半導体装置の製造方法。前記結晶性導電膜を形成した後に、該結晶性導電膜の上に酸素バリアメタル膜を形成する工程を有し、前記キャパシタを形成する工程において、前記酸素バリアメタル膜の上に前記キャパシタを形成することを特徴とする請求項4に記載の半導体装置の製造方法。前記キャパシタを形成した後に、前記キャパシタ誘電体膜に対して酸素含有雰囲気中でアニールを行う工程を有することを特徴とする請求項5に記載の半導体装置の製造方法。前記アニール行う工程の後に、前記キャパシタで覆われていない部分の前記酸素バリアメタル膜、前記結晶性導電膜、及び前記下地導電膜をエッチバックして、これらの膜を前記キャパシタの下に島状に残す工程を有することを特徴とする請求項6に記載の半導体装置の製造方法。前記キャパシタを形成した後に、該キャパシタ上と前記酸素バリアメタル上とにキャパシタ保護絶縁膜を形成する工程を有し、前記酸素バリアメタル膜をエッチバックする工程において、前記キャパシタ保護絶縁膜もエッチバックして前記キャパシタの側面にのみ前記キャパシタ保護絶縁膜を残すことを特徴とする請求項7に記載の半導体装置の製造方法。前記キャパシタ保護絶縁膜としてアルミナ膜を形成することを特徴とする請求項8に記載の半導体装置の製造方法。本発明の目的は、強誘電体キャパシタが備えるキャパシタ誘電体膜の結晶性を向上させることが可能な半導体装置の製造方法を提供することにある。本発明の一観点によれば、半導体基板の表層に不純物拡散領域を形成する工程と、前記半導体基板の上に絶縁膜を形成する工程と、前記不純物拡散領域の上の前記絶縁膜にホールを形成する工程と、前記絶縁膜の上面と前記ホール内とに、プラグ用導電膜を形成する工程と、前記プラグ用導電膜を研磨して前記ホール内にのみ残し、該ホール内の該プラグ用導電膜を前記不純物拡散領域と電気的に接続された導電性プラグとする工程と、前記絶縁膜と前記導電性プラグのそれぞれの上面に下地導電膜を形成する工程と、前記下地導電膜の上面を研磨して平坦化する工程と、前記下地導電膜の上に結晶性導電膜を形成する工程と、前記結晶性導電膜の上に、下部電極、強誘電体材料よりなるキャパシタ誘電体膜、及び上部電極を順に積層してなるキャパシタを形成する工程と、を有する半導体装置の製造方法が提供される。本発明によれば、プラグ用導電膜を研磨してホール内に導電性プラグを形成する際に、過剰な研磨によってホールの周囲の絶縁膜にリセスが発生しても、この絶縁膜上に形成される下地導電膜を研磨してその上面を平坦化するので、上記のリセスに起因して下部電極の結晶性が乱れるのを防ぐことができる。しかも、下地導電膜に対する研磨によって下地導電膜の結晶が歪んでも、結晶性金属膜を形成したことでその歪みが下部電極に伝わり難くなると共に、結晶性金属膜の作用によってその上の下部電極の配向を良好に保つことができる。これにより、本発明では、良好な結晶性を有する下部電極の作用によりキャパシタ誘電体膜の結晶性を高めることができ、キャパシタ誘電体膜の強誘電体特性、例えば残留分極電荷量を向上させることが可能となる。また、下地導電膜の上面を平坦化した後に、該下地導電膜の上面を窒素含有プラズマに曝し、平坦化によって下地導電膜に発生した結晶の歪みを解消するようにしてもよい。更に、結晶性導電膜の上面を窒素含有プラズマに曝し、結晶性導電膜の結晶性を更に高めてもよい。なお、窒素含有雰囲気内において窒化されたチタン膜を結晶性導電膜として採用する場合は、上記した二つのプラズマ処理を行わなくても、結晶性導電膜の結晶性を維持することができる。更に、結晶性導電膜の上に酸素バリアメタル膜を形成し、その上にキャパシタを形成するようにしてもよい。キャパシタを構成する強誘電体膜には、FeRAMに特有な様々なアニール、例えば酸素含有雰囲気での回復アニールが行われるが、上記の酸素バリアメタル膜により酸素が導電性プラグに到達するのが阻止され、導電性プラグが酸化してコンタクト不良が発生するのを抑止することができる。そのような酸素バリアメタル膜を形成する場合は、上記したアニールの後に、キャパシタで覆われていない部分の酸素バリアメタル膜、結晶性導電膜、及び下地導電膜をエッチバックして、これらの膜をキャパシタの下に島状に残すのが好ましい。本発明によれば、下地導電膜を平坦化するので、その上方に形成される下部電極の結晶性が高められる。更に、平坦化により下地導電膜の結晶に歪みが発生しても、結晶性導電膜によってその歪みが下部電極に伝わるのが阻止されると共に、結晶性導電膜の結晶の作用によって下部電極の結晶性が良好になる。その結果、下部電極の上に形成されるキャパシタ誘電体膜の結晶性も高められ、その強誘電体特性を向上させることができる。以下に、本発明の実施の形態について、添付図面を参照しながら詳細に説明する。1予備的事項の説明本実施形態の説明に先立ち、本発明の予備的事項について説明する。図1~図3は、仮想的な半導体装置の製造途中の断面図である。この半導体装置は、スタック型のFeRAMであり、以下のようにして作成される。最初に、図1aに示す断面構造を得るまでの工程について説明する。まず、n型又はp型のシリコン半導体基板10表面に、トランジスタの活性領域を画定するSTI用の溝を形成し、その中に酸化シリコン等の絶縁膜を埋め込んで素子分離絶縁膜11とする。なお、素子分離構造はSTIに限られず、LOCOS法で素子分離絶縁膜11を形成してもよい。次いで、シリコン基板10の活性領域にp型不純物を導入してpウェル12を形成した後、その活性領域の表面を熱酸化することにより、ゲート絶縁膜13となる熱酸化膜を形成する。続いて、シリコン基板10の上側全面に非晶質又は多結晶のシリコン膜を形成し、これらの膜をフォトリソグラフィによりパターニングして二つのゲート電極14を形成する。pウェル12上には、上記の2つのゲート電極14が間隔をおいて平行に配置され、それらのゲート電極14はワード線の一部を構成する。次いで、ゲート電極14をマスクにするイオン注入により、ゲート電極14の横のシリコン基板10にn型不純物を導入し、第1、第2ソース/ドレインエクステンション15a、15bを形成する。その後に、シリコン基板10の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極14の横に絶縁性サイドウォール16を形成する。その絶縁膜として、例えばCVD法により酸化シリコン膜を形成する。続いて、絶縁性サイドウォール16とゲート電極14をマスクにしながら、シリコン基板10にn型不純物を再びイオン注入することにより、二つのゲート電極14の側方のシリコン基板10の表層に第1、第2ソース/ドレイン領域不純物拡散領域17a、17bを形成する。ここまでの工程により、シリコン基板10の活性領域には、ゲート絶縁膜13、ゲート電極14、及び第1、第2ソース/ドレイン領域17a、17bによって構成される第1、第2MOSトランジスタTR1、TR2が形成されたことになる。次に、シリコン基板1の上側全面に、スパッタ法によりコバルト層等の高融点金属層を形成した後、この高融点金属層を加熱してシリコンと反応させ、シリコン基板1上に高融点金属シリサイド層18を形成する。その高融点金属シリサイド層18はゲート電極14の表層部分にも形成され、それによりゲート電極14が低抵抗化されることになる。その後、素子分離絶縁膜11の上等で未反応となっている高融点金属層をウエットエッチングして除去する。続いて、プラズマCVD法により、シリコン基板1の上側全面に窒化シリコンSiN膜を厚さ約80nmに形成し、それをカバー絶縁膜19とする。次いで、このカバー絶縁膜19の上に、TEOSガスを使用するプラズマCVD法により第1絶縁膜20として酸化シリコン膜を厚さ約11000nmに形成する。その後に、第1絶縁膜20の上面をCMP法により研磨して平坦化する。このCMPの結果、第1絶縁膜11の厚さは、シリコン基板10の平坦面上で約800nmとなる。次に、図1bに示すように、フォトリソグラフィによりカバー絶縁膜19と第1絶縁膜20とをパターニングして、第1ソース/ドレイン領域17aの上に第1コンタクトホール20aを形成する。続いて、図1cに示すように、第1絶縁膜20の上面と第1コンタクトホール20aの内面に、グルー膜23としてスパッタ法によりチタン膜と窒化チタン膜とをこの順にそれぞれ30nm、20nmの厚さに形成する。更に、このグルー膜23の上に、六フッ化タングステンガスを用いるCVD法によりプラグ用導電膜24としてタングステン膜を形成し、そのプラグ用導電膜24で第1コンタクトホール20aを完全に埋め込む。このプラグ用導電膜24は、第1絶縁膜20の平坦面上で約300nmの厚さを有する。次いで、図2aに示すように、第1絶縁膜20の上の余分なグルー膜23とプラグ用導電膜24とをCMP法により研磨して除去する。これにより、グルー膜23とプラグ用導電膜24は、第1ソース/ドレイン領域17aと電気的に接続される第1導電性プラグ25として第1コンタクトホール20a内にのみ残される。このCMPでは、研磨対象であるグルー膜23とプラグ用導電膜24の研磨速度が下地の第1絶縁膜20よりも速くなるようなスラリ、例えばCabotMicroelectronicsCorporation製のSSW2000を使用する。そして、第1絶縁膜20上に研磨残を残さないために、このCMPの研磨量は各膜23、24の合計膜厚よりも厚く設定され、このCMPはオーバー研磨となる。その結果、図示のように、第1導電性プラグ25の上面の高さが第1絶縁膜20のそれよりも低くなり、第1導電性プラグ25の周囲の第1絶縁膜20にリセス20bが形成されることになる。次に、図2bに示すように、窒化チタン膜等の結晶性導電膜31と、第1導電性プラグ25の酸化を防ぐ酸素バリアメタル膜32とをこの順にスパッタ法により形成する。その酸素バリアメタル膜32は、例えば窒化チタンアルミニウム膜である。そして、スパッタ法によりイリジウム膜等の第1導電膜33を形成し、更にその上にMOCVD法によりPZT膜等の強誘電体膜34を形成する。その後、スパッタ法により第2導電膜35として酸化イリジウム膜を形成する。この後に、図3に示すように、第2導電膜35から結晶性導電膜31までをパターニングすることにより、下部電極33a、キャパシタ誘電体膜34a、及び上部電極35aをこの順に積層してなるキャパシタQを形成する。以上の工程により、スタック型FeRAMの基本構造が完成したことになる。そのFeRAMでは、キャパシタQの下部電極33aが、その直下に形成された第1導電性プラグ25と電気的に接続された構造となる。ところで、第1導電性プラグ25を形成する工程では、図2aを参照して説明したように、グルー膜23とプラグ用導電膜24のCMPがオーバー研磨となるように行われ、それによりコンタクトホール20aの周囲の第1絶縁膜20にリセス20bが形成される。しかしながら、このようなリセス20bが存在すると、リセス20bの上の下部電極33aの結晶性が乱れ、それにつられてキャパシタ誘電体膜34aの結晶性も乱れてしまい、キャパシタ誘電体膜34aの強誘電体特性、例えば残留分極電荷量が低下することになる。このような結晶性の乱れについて図4を参照して説明する。図4の上側の図は、上記した半導体装置の製造途中において、その断面をTEMにより観察して得られた像である。また、図4の下側の図は、上記の断面の点A~Eにおける電子線回折像である。図4の回折像から明らかなように、第1絶縁膜20の平坦面上の点Cでは、酸素バリアメタル膜32を構成する窒化チタンアルミニウム膜が方向に配向していると共に、その上の第1導電膜33が方向に良好に配向している。これに対し、第1導電性プラグ25の上方における点A、Bでは、上記の点Cと比較して酸素バリアメタル膜32や第1導電膜33の方向の回折線が弱く、更に方向以外の回折像も現れている。このことから、第1導電性プラグ25の上方では、他の部分と比較して各膜32、33の結晶性が乱れてしまうことが理解される。また、強誘電体膜34に注目すれば、第1導電性プラグ25から離れている点Dでは、強誘電体膜34を構成するPZTの方向や方向の回折線が強く現れている。これに対し、第1導電性プラグ25に近い点Eでは、点Dと比較して回折線の強度が弱く、PZTの結晶性が乱れているのが理解される。図4の結果から、第1導電性プラグ25の周囲の第1絶縁膜20に形成されるリセス20bにより、その上の第1導電膜33や強誘電体膜34の結晶性が劣化することが裏付けられた。ところで、キャパシタQ図3参照を形成した後には、プロセス中にキャパシタ誘電体膜34aが受けたダメージを回復させるために、酸素含有雰囲気中において回復アニールと呼ばれるアニールがキャパシタ誘電体膜34aに対して行われる。酸素バリアメタル膜32は、この回復アニールの際に、酸化し易いタングステンを主にして構成される第1導電性プラグ25を保護して、第1導電性プラグ25が酸化してコンタクト不良を引き起こすのを防止するように機能する。ところが、既述のように第1絶縁膜20にリセス20bが形成されていると、このリセス20bを反映した凹部が酸素バリアメタル膜32に形成される。酸素バリアメタル膜32は、ステップカバレッジ特性に乏しいスパッタ法で形成されるので、図3の点線円内に示されるように、上記の凹部の側面での膜厚が他の部分よりも薄くなる。こうなると、酸素バリアメタル膜32の酸素透過阻止能力がその側面において低下し、矢印で示されるような経路で酸素が第1導電性プラグ25に到達し易くなる。その結果、第1導電性プラグ25が酸化されてコンタクト不良を引き起こし、半導体装置の歩留まりが低下してしまう。本願発明者は、このような問題点に鑑み、以下に説明するような本発明の実施の形態に想到した。2本発明の実施の形態図5~図11は、本実施形態に係る半導体装置の製造途中の断面図である。その半導体装置を製造するには、まず、既述の図1a~図2aの工程を行う。次いで、図5aに示すように、第1絶縁膜20と第1導電性プラグ25のそれぞれの上面に、下地導電膜30としてスパッタ法により窒化チタン膜を形成し、この下地導電膜30でリセス20bを埋め込む。このような埋め込みを可能にするために、本実施形態では、リセス20bの深さDよりも厚く下地導電膜30を形成する。リセス20bの深さDは典型的には約50nm程度であるから、下地導電膜20の厚さは100~300nm、例えば約100nmとされる。また、下地導電膜20は窒化チタン膜に限定されず、タングステン膜、シリコン膜、及び銅膜のいずれかを下地導電膜30として形成してもよい。第1導電性プラグ25の周囲の第1絶縁膜20に既述のように形成されたリセス20bを反映して、その下地導電膜30の上面には凹部30bが形成される。しかし、このような凹部30bが形成されていると、図4で説明したように、下地導電膜30の上方に後で形成される強誘電体膜の結晶性が劣化する恐れがある。そこで、本実施形態では、CMP法により下地導電膜30の上面を研磨して平坦化し、上記した凹部30bを除去する。このCMPで使用されるスラリは特に限定されないが、本実施形態ではCabotMicroelectronicsCorporation製のSSW2000を使用する。ところで、CMP後の下地導電膜30の厚さは、研磨誤差に起因して、シリコン基板の面内や、複数のシリコン基板間でばらつく。そのばらつきを考慮して、本実施形態では、研磨時間を制御することにより、CMP後の下地導電膜30の厚さの目標値を50~100nm、より好ましくは50nmとする。ところで、上記のように下地導電膜30に対してCMPを行った後では、下地導電膜30の上面付近の結晶が研磨によって歪んだ状態となっている。しかし、このように結晶に歪が発生している下地導電膜30の上方にキャパシタの下部電極を形成すると、その歪みを下部電極が拾ってしまって下部電極の結晶性が劣化し、ひいてはその上の強誘電体膜の強誘電体特性が劣化することになる。このような不都合を回避するために、次の工程では、図5bに示すように、下地導電膜30の上面を窒素含有プラズマ、例えばN2Oプラズマに曝すことで、下地導電膜30の結晶の歪みがその上の膜に伝わらないようにする。このN2Oプラズマ処理の条件は特に限定されないが、本実施形態では、プラズマ処理チャンバ内の圧力を3.0Torr、基板温度を350°C、N2Oガス流量を700sccm、N2ガス流量を200sccmとし、周波数が13.56MHzでパワーが300Wの高周波電力をチャンバ内に印加する。また、処理時間は約4分とされる。次に、図5cに示すように、上記のN2Oプラズマ処理によって結晶の歪みが解消された下地導電膜30の上に、結晶性導電膜31としてスパッタ法により窒化チタン膜を厚さ約20nmに形成する。結晶性導電膜31は、自身の配向の作用によってその上に後で形成される膜の配向を高める機能の他に、密着膜としての機能も有する。その結晶性導電膜31の成膜方法は上記したスパッタ法に限定されない。例えば、スパッタ法により形成されたチタン膜に対し、窒素含有雰囲気中でアニールを施し、これにより窒化したチタン膜を結晶性導電膜31として採用してもよい。そのアニールは、例えば基板温度を675°C、処理時間を60秒とするRTAである。なお、このようにアニールによって窒化されたチタン膜を結晶性導電膜31として形成する場合は、図5bで説明したN2Oプラズマ処理を省いてもよい。続いて、図6aに示すように、結晶性導電膜31の上面を窒素含有プラズマ、例えばN2Oプラズマに曝し、結晶性導電膜31の結晶性を更に高める。このN2Oプラズマ処理の条件は、図5bで説明した下地導電膜30に対するN2Oプラズマ処理の条件と同じなので、その説明は省略する。なお、RTAにより窒化されたチタン膜を配向制御層31とする場合、結晶性導電膜31の結晶性が良好なので、このN2Oプラズマ処理を省いてもよい。次いで、図6bに示すように、アルゴンガスと窒素ガスとの混合ガスをスパッタガスとして使用し、且つチタンアルミニウムよりなるスパッタターゲットを用いるスパッタ法により、結晶性導電膜31の上に窒化チタンアルミニウム膜を厚さ約100nmに形成し、それを酸素バリアメタル膜32とする。この酸素バリアメタル膜32は、酸素透過防止機能に優れており、酸化され易いタングステンを主に構成される第1導電性プラグ25が外部の酸素により酸化してコンタクト不良が発生するのを抑制する役割を担う。そのような機能を有する膜としては、上記の窒化チタンアルミニウム膜の他に、窒化チタン膜、イリジウム膜、酸化イリジウム膜、プラチナ膜、ルテニウム膜、及びSRO膜があり、これらのうちのいずれか一つを酸素バリアメタル膜32として形成してよい。次に、図7aに示す断面構造を得るまでの工程について説明する。まず、スパッタ法により、酸素バリアメタル膜32上に第1導電膜33としてイリジウム膜を厚さ約50~200nmに形成する。なお、イリジウム膜に代えて、プラチナ膜、ルテニウム膜、ロジウム膜、レニウム膜、オスミウム膜、及びパラジウム膜のいずれかを第1導電膜33として形成してもよい。次いで、第1導電膜33の上に、MOCVD法によりPZT膜を厚さ約120nmに形成し、それを強誘電体膜34とする。このMOCVD法では、Pb、Zr4、及びTi22がPb、Zr、Tiの原料としてそれぞれ0.32ml/分、0.2ml/分、及び0.2ml/分の流量でMOCVDチャンバに供給され、基板温度は約580°Cとされる。また、成膜雰囲気には酸素も導入され、雰囲気中の酸素の分圧は約5Torrに設定される。なお、強誘電体膜34の成膜方法としては、MOCVD法の他に、スパッタ法やゾルゲル法もある。本実施形態のようにMOCVD法を用いる場合は成膜時に強誘電体膜34が結晶化しているが、スパッタ法を採用する場合は、成膜時に強誘電体膜34が結晶化していないので、結晶化を行うために酸素雰囲気中で結晶化アニールを行う。その結晶化アニールは、例えば、アルゴンと酸素との混合ガス雰囲気安価で基板温度600°C、処理時間90秒の条件を第1ステップ、酸素雰囲気中で基板温度750°C、処理時間60秒の条件を第2ステップとする2ステップのRTAである。更に、強誘電体膜34の材料は上記のPZTに限定されず、一般式がABO3で表されるPZT以外のペロプスカイト構造の誘電体、例えばBLT4Ti3O12や、SrBi2Ta2O9、SrBi22O9等のBi層状構造化合物で強誘電体膜34を構成してもよい。更に、上記のPZTにランタン、カルシウム、ストロンチウム、及びシリコンのいずれかをドープしてもよい。その後に、強誘電体膜34の上にスパッタ法により酸化イリジウム膜を厚さ約200nmに形成し、その酸化イリジウム膜を第2導電膜34とする。第2導電膜24として形成し得る膜としては、酸化イリジウム膜の他に、プラチナ膜、ルテニウム膜、ロジウム膜、レニウム膜、オスミウム膜、パラジウム膜、及びSRO膜もある。既述のように、本実施形態では下地導電膜30の上面を平坦化してあるので、上記した第1導電膜33、強誘電体膜34、及び第2導電膜34の平坦性は良好となる。次に、図7bに示す断面構造を得るまでの工程について説明する。まず、第2導電膜35の上に第1マスク材料層36としてスパッタ法で窒化チタン膜を形成し、更にその上にTEOSガスを使用するCVD法で酸化シリコン膜を形成し、その酸化シリコン膜を第2マスク材料層37とする。次いで、第2マスク材料層37を島状にパターニングした後、この第2マスク材料層37をマスクにして第1マスク材料層36をエッチングすることにより、島状の第1、第2マスク材料層37、38で構成されるハードマスク38を形成する。次に、図8aに示すように、HBr、O2、Ar、及びC4F8の混合ガスをエッチングガスとするプラズマエッチングにより、ハードマスク38で覆われていない部分の第1導電膜33、強誘電体膜34、及び第2導電膜35をドライエッチングし、下部電極33a、キャパシタ誘電体膜34a、及び上部電極34aで構成されるキャパシタQを形成する。このエッチングは酸素バリアメタル膜32の上で停止し、エッチングが終了して後でもシリコン基板10の全面が酸素バリアメタル膜32で覆われた状態となっている。続いて、図8bに示すように、ドライエッチング又はウエットエッチングにより第2マスク材料層37を除去した後、シリコン基板10の上側全面にスパッタ法により第1キャパシタ保護絶縁膜40としてアルミナ膜を20~50nmの厚さに形成する。第1キャパシタ保護絶縁膜40の成膜方法としては、スパッタ法の他に、MOCVD法やALD法もある。第1キャパシタ保護絶縁膜40を構成するアルミナ膜は、水素や水分等の還元性物質が透過するのを阻止する機能に優れており、還元性物質によってキャパシタ誘電体膜34aが還元されてその強誘電体特性が劣化するのを防止する役割を担う。なお、この第1キャパシタ保護絶縁膜40の膜剥がれを防止するために、第1キャパシタ保護絶縁膜40の形成前に酸素を含む炉内でアニールを行ってもよい。そのアニールは、例えば基板温度350°C、処理時間1時間の条件で行われる。ところで、キャパシタ誘電体膜34aは、スパッタやキャパシタQのパターニング等によってダメージを受け酸素欠乏の状態となっており、その強誘電体特性が劣化している。そこで、キャパシタ誘電体膜34aのダメージを回復させる目的で、酸素含有雰囲気中でキャパシタ誘電体膜34aに対して回復アニールを施す。この回復アニールの条件は特に限定されないが、本実施形態では、炉内において基板温度550°C~650°Cとして行われる。このように、酸素含有雰囲気中で回復アニールを行っても、既述のようにシリコン基板10の上側全面に酸素バリアメタル膜32が残存しているので、アニール雰囲気中の酸素が酸素バリアメタル膜32にブロックされ、第1導電性プラグ25には至らない。これにより、非常に酸化され易いタングステンで主に構成される第1導電性プラグ25が酸化してコンタクト不良を引き起こすのが防止され、半導体装置の歩留まりを向上させることが可能となる。しかも、本実施形態では、下地導電膜30を形成したことで、リセス20bに起因した凹部が酸素バリアメタル膜32に形成されないので、シリコン基板10の上側全面に酸素バリア膜32が均一な厚さで形成されている。そのため、酸素バリアメタル膜32の全ての部分において酸素が効果的にブロックされるので、第1導電性プラグ25の酸化を確実に防止しながら、回復アニールを十分に行うことが可能となる。この酸素バリアメタル膜32は、上記の回復アニールを終了した後には不要となる。そこで、次の工程では、図9aに示すように、シリコン基板10の上方から全面エッチバックを行い、キャパシタQで覆われていない部分の酸素バリアメタル膜32、結晶性導電膜31、及び下地導電膜30をエッチングして除去し、これらの膜をキャパシタQの下にのみ島状に残す。そのエッチバックは、例えば、ダウンフロー型プラズマエッチングチャンバ内に流量比で5のCF4ガスと95のO2ガスとの混合ガスをエッチングガスとして供給すると共に、チャンバの上部電極に周波数が2.45GHzでパワーが1400Wの高周波電力を供給して、基板温度200°Cの条件で行われる。或いは、H2O2、NH3OH、及び純水の混合溶液をエッチング液とするウエットエッチングにより上記のエッチバックを行ってもよい。なお、このエッチバックでは、キャパシタQの上面に残存していた第1マスク材料層36も除去される。また、このエッチバックは異方的に行われるので、キャパシタQの側面には第1キャパシタ保護絶縁膜40が残存し、キャパシタQの側面からキャパシタ誘電体膜34aにエッチングのダメージが入るのが防止される。次に、図9bに示す断面構造を得るまでの工程について説明する。まず、シリコン基板10の上側全面に、第2キャパシタ保護絶縁膜42としてスパッタ法によりアルミナ膜を厚さ約20~100nmに形成する。なお、スパッタ法に代えて、MOCVD法やALD法で第2キャパシタ保護絶縁膜42を形成してもよい。また、この第2キャパシタ保護絶縁膜42の膜剥がれを防止するために、第2キャパシタ保護絶縁膜42の形成前に酸素含有雰囲気中でアニールを行ってもよい。そのアニールは、例えば酸素を含む炉の中において、基板温度350°C、処理時間1時間の条件で行われる。次いで、シランを反応ガスとして使用するHDPCVD法を用いて、第2キャパシタ保護絶縁膜42上に第2絶縁膜43を形成し、隣接する二つのキャパシタQの間の空間をその第2絶縁膜43で埋め込む。その後に、CMP法により第2絶縁膜43の上面を研磨して平坦化する。平坦化後の第2絶縁膜43の厚さは、シリコン基板10の平坦面上で約2000nmとなる。次に、図10aに示す断面構造を得るまでの工程について説明する。まず、フォトリソグラフィとエッチングにより、第2絶縁膜43からカバー絶縁膜19までをパターニングし、第2ソース/ドレイン領域17b上のこれらの絶縁膜に第2コンタクトホール20bを形成する。そして、この第2コンタクトホール20bの内面と第2絶縁膜43の上面に、グルー膜としてスパッタ法により窒化チタン膜を形成し、更にそのグルー膜の上にCVD法でタングステン膜を形成し、このタングステン膜で第2コンタクトホール20bを完全に埋め込む。その後に、第2絶縁膜43上の余分なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの膜を第2コンタクトホール20b内にのみ第2導電性プラグ45として残す。続いて、この第2コンタクトホール20bと第2絶縁膜43のそれぞれの上面にCVD法により酸窒化シリコン膜を厚さ約100nmに形成し、この酸窒化シリコン膜を酸化防止絶縁膜46とする。次いで、図10bに示すように、酸化防止絶縁膜46、第2絶縁膜43、及び第2キャパシタ保護絶縁膜42をパターニングし、これらの膜にホール43aを形成する。ホール43aを形成した後に、ここまでの工程でキャパシタ誘電体膜34aが受けたダメージを回復させるために、酸素含有雰囲気中で回復アニールを行ってもよい。その回復アニールの際、第2導電性プラグ45の上面は酸化防止絶縁膜46で覆われているので、第2導電性プラグ45が酸化してコンタクト不良が発生するのを抑制できる。次に、図11に示す断面構造を得るまでの工程について説明する。まず、上記の酸化防止絶縁膜46をエッチングして除去する。次いで、第2絶縁膜43の上面とホール43aの内面に、スパッタ法により金属積層膜を形成する。その金属積層膜は、例えば、厚さ約50nmの窒化チタン膜、厚さ約360nmの銅含有アルミニウム膜、及び厚さ約70nmの窒化チタン膜をこの順に積層してなる。その後に、フォトリソグラフィとエッチングによりこの金属積層膜をパターニングして、上部電極35aと電気的に接続される一層目金属配線47aを形成すると共に、第2コンタクトプラグ45の上にビット線用金属パッド47bを形成する。この後は、一層目金属配線47aと金属パッド47bの上に第3絶縁膜を形成する工程に移るが、その詳細については省略する。以上により、本実施形態に係る半導体装置の基本構造が完成したことになる。上記した本実施形態によれば、図5aを参照して説明したように、第1導電性プラグ25と第1絶縁膜20の上に下地導電膜30を形成し、更にその下地導電膜30の上面をCMPにより平坦化した。従って、この下地導電膜30の上面には、第1導電性プラグ25の周囲の第1絶縁膜20に発生しているリセス20bを反映した凹部が形成されない。そのため、図11に示したように、下地導電膜30の上方の下部電極33aも平坦に形成されるので、下部電極33aの結晶性が向上し、下部電極33aを構成するイリジウム膜の方向への配向が強められる。そして、このような下部電極33aの良好な配向の作用によって、その上のキャパシタ誘電体膜34aがその分極方向である方向に強く配向し、キャパシタ誘電体膜34aの強誘電体特性が高められ、キャパシタQへの情報の書き込みや読み出しが容易になる。ところで、本実施形態では、CMPで平坦化された下地導電膜30の上に結晶性導電膜31を形成し、その結晶性導電膜31の上方に下部電極33aを形成したが、この結晶性導電膜31を省き、下地導電膜30の上に下部電極33aを直接形成することも考えられる。しかしながら、CMPが行われた下地導電膜30の表面では、下地導電膜30を構成する窒化チタンの結晶がCMPによって歪んでいるので、その上に下部電極33aを直接形成すると、窒化チタンの結晶の歪みを下部電極33が拾い、下部電極33の結晶性が乱される。図12、図13は、このことを確認するために本願発明者が行った実験の結果を示す図である。この実験では、平坦な窒化チタン膜にCMPを施さずにその上にイリジウム膜を直接形成した場合と、窒化チタン膜にCMPを施してからその上にイリジウム膜を形成した場合のそれぞれにおいて、イリジウムの配向の強度をXRDにより調査した。特に、図12はイリジウムの方向と方向の配向の強度ついて、そして図13は方向の配向の強度について調査して得られたものである。なお、これらの図の横軸におけるθはX線の回折方向を示し、縦軸はX線のカウント数を示す。図12から明らかなように、CMPを行った場合では、CMPを行わない場合と比較してイリジウムの方向の配向の強度が低下している。また、図13を見ると、CMPを行わない場合では、ロッキングカーブのピークが凡そ一つであり、イリジウムが方向に良好に配向しているのが分かる。これに対し、CMPを行った場合では、ロッキングカーブのピークが二つ表れ、イリジウムに複数の配向が混在し、イリジウムの結晶性が乱れているのが分かる。これらの結果より、CMPを行った窒化チタン膜の上にイリジウム膜を形成すると、イリジウム膜の配向が乱れることが明らかとなった。この点に鑑み、本実施形態では、既述のようにCMP後の下地導電膜30上に結晶性導電膜31を形成し、その上方に下部電極33aを形成するようにしたので、CMPに起因する下地導電膜30の結晶性の乱れを下部電極33aが拾わなくなり、下部電極33aの結晶性が向上する。しかも、上記の結晶性導電膜31を形成する前と後に、N2Oプラズマ処理を行ったので、結晶性導電膜31の結晶性が良好となり、その結晶性導電膜31の作用によって下部電極33aの結晶性をより一層高めることが可能となる。また、本実施形態では、第1導電性プラグ25の構成材料として、ロジック用半導体装置等において従来から広く使用されているタングステンを使用しており、その材料を変更する必要が無い。これにより、今まで蓄積されている半導体装置の設計資産を活かして第1導電性プラグ25を設計することができ、第1導電性プラグ25を新たに設計するのに要する労力やコストを削減することができる。以下に、本発明の特徴を付記する。付記1半導体基板と、前記半導体基板の表層に形成された不純物拡散領域と、前記半導体基板上に形成され、前記不純物拡散領域の上にホールを備えた絶縁膜と、前記ホール内に形成されて前記不純物拡散領域と電気的に接続された導電性プラグと、前記導電性プラグ上とその周囲の前記絶縁膜上に形成され、上面が平坦な下地導電膜と、前記下地導電膜の上に形成された結晶性導電膜と、前記結晶性導電膜の上に、下部電極、強誘電体材料よりなるキャパシタ誘電体膜、及び上部電極を順に積層して形成されたキャパシタと、を有することを特徴とする半導体装置。付記2前記下地導電膜は、タングステン膜、シリコン膜、窒化チタン膜、及び銅膜のいずれかであることを特徴とする付記1に記載の半導体装置。付記3前記結晶性導電膜は、窒化チタン膜であることを特徴とする付記1に記載の半導体装置。付記4前記導電性プラグの上面の高さが、前記絶縁膜の上面の高さよりも低いことを特徴とする付記1に記載の半導体装置。付記5半導体基板の表層に不純物拡散領域を形成する工程と、前記半導体基板の上に絶縁膜を形成する工程と、前記不純物拡散領域の上の前記絶縁膜にホールを形成する工程と、前記絶縁膜の上面と前記ホール内とに、プラグ用導電膜を形成する工程と、前記プラグ用導電膜を研磨して前記ホール内にのみ残し、該ホール内の該プラグ用導電膜を前記不純物拡散領域と電気的に接続された導電性プラグとする工程と、前記絶縁膜と前記導電性プラグのそれぞれの上面に下地導電膜を形成する工程と、前記下地導電膜の上面を研磨して平坦化する工程と、前記下地導電膜の上に結晶性導電膜を形成する工程と、前記結晶性導電膜の上に、下部電極、強誘電体材料よりなるキャパシタ誘電体膜、及び上部電極を順に積層してなるキャパシタを形成する工程と、を有することを特徴とする半導体装置の製造方法。付記6前記下地導電膜の上面を平坦化した後に、該下地導電膜の上面を窒素含有プラズマに曝す工程、又は前記結晶性導電膜の上面を窒素含有プラズマに曝す工程を行うことを特徴とする付記5に記載の半導体装置の製造方法。付記7前記窒素含有プラズマはN2Oプラズマであることを特徴とする付記6に記載の半導体装置の製造方法。付記8前記結晶性導電膜を形成する工程は、前記下地導電膜上にチタン膜を形成する工程と、窒素含有雰囲気内において前記チタン膜を加熱して窒化する工程とを有することを特徴とする付記5に記載の半導体装置の製造方法。付記9前記結晶性導電膜を形成した後に、該結晶性導電膜の上に酸素バリアメタル膜を形成する工程を有し、前記キャパシタを形成する工程において、前記酸素バリアメタル膜の上に前記キャパシタを形成することを特徴とする付記8に記載の半導体装置の製造方法。付記10前記キャパシタを形成した後に、前記キャパシタ誘電体膜に対して酸素含有雰囲気中でアニールを行う工程を有することを特徴とする付記9に記載の半導体装置の製造方法。付記11前記アニール行う工程の後に、前記キャパシタで覆われていない部分の前記酸素バリアメタル膜、前記結晶性導電膜、及び前記下地導電膜をエッチバックして、これらの膜を前記キャパシタの下に島状に残す工程を有することを特徴とする付記10に記載の半導体装置の製造方法。付記12前記キャパシタを形成した後に、該キャパシタ上と前記酸素バリアメタル上とにキャパシタ保護絶縁膜を形成する工程を有し、前記酸素バリアメタル膜をエッチバックする工程において、前記キャパシタ保護絶縁膜もエッチバックして前記キャパシタの側面にのみ前記キャパシタ保護絶縁膜を残すことを特徴とする付記11に記載の半導体装置の製造方法。付記13前記キャパシタ保護絶縁膜としてアルミナ膜を形成することを特徴とする付記12に記載の半導体装置の製造方法。付記14前記エッチバックは、CF4ガスとO2ガスとを含むエッチングガスを使用するドライエッチング、又はH2O2、NH3OH、及び純水の混合溶液をエッチング液とするウエットエッチングにより行われることを特徴とする付記11に記載の半導体装置の製造方法。付記15前記酸素バリアメタル膜として、窒化チタンアルミニウム膜、窒化チタン膜、イリジウム膜、酸化イリジウム膜、プラチナ膜、ルテニウム膜、及びSRO膜のいずれかであることを特徴とする付記9に記載の半導体装置の製造方法。付記16前記下地導電膜として、タングステン膜、シリコン膜、窒化チタン膜、及び銅膜のいずれかを形成することを特徴とする付記5に記載の半導体装置の製造方法。付記17前記結晶性導電膜として窒化チタン膜を形成することを特徴とする付記5に記載の半導体装置の製造方法。