第1電極と第2電極の間に第1可変抵抗体を挟持してなり、前記第1電極と前記第2電極の間に電圧パルスを印加することにより前記第1可変抵抗体の電気抵抗を高抵抗状態と低抵抗状態の間で遷移させて情報を記憶する第1可変抵抗素子と、第3電極と第4電極の間に第2可変抵抗体を挟持してなり、前記第3電極と前記第4電極の間に電圧パルスを印加することにより前記第2可変抵抗体の電気抵抗を高抵抗状態と低抵抗状態の間で遷移させて情報を記憶する第2可変抵抗素子と、ドレイン端子が、前記第1可変抵抗素子の前記第2電極と前記第2可変抵抗素子の前記第4電極に、ゲート端子がワードラインに、ソース端子がコモンラインに夫々接続されたトランジスタと、を備え、前記第1電極を構成する第1電極材料の仕事関数が、前記第2電極を構成する第2電極材料の仕事関数より大きい値に設定され、前記第3電極を構成する第3電極材料の仕事関数が、前記第4電極を構成する第4電極材料の仕事関数より小さい値に設定される、または、前記第1電極材料の仕事関数が、前記第2電極材料の仕事関数より小さい値に設定され、前記第3電極材料の仕事関数が、前記第4電極材料の仕事関数より大きい値に設定されることを特徴とする不揮発性メモリセル。前記第2電極と前記第4電極が一体に構成され、前記第1可変抵抗体と前記第2可変抵抗体が一体に構成されてなり、前記第2電極及び前記第4電極を構成し、半導体基板に垂直な方向に延伸する柱状導電体と、前記第1可変抵抗体及び前記第2可変抵抗体を構成し、前記柱状導電体の側面を直接覆うように円筒状に形成される可変抵抗体と、を備え、前記柱状導電体及び前記可変抵抗体の周囲の領域において、第1絶縁体層、第1電極層、第2絶縁体層、第3電極層、第3絶縁体層がこの順に、下方から垂直方向に積層されてなり、前記柱状導電体と前記可変抵抗体と前記第1電極層が、前記第1可変抵抗素子を構成し、前記柱状導電体と前記可変抵抗体と前記第3電極層が、前記第2可変抵抗素子を構成することを特徴とする請求項1に記載の不揮発性メモリセル。前記第2電極材料及び前記第4電極材料が同一材料であり、前記柱状導電体を構成する材料が、W、TiN、TaNの内の何れか1つであり、前記第1電極材料及び前記第3電極材料の一方が、Pt、Ni、Ruの内の何れか1つであり、前記第1電極材料及び前記第3電極材料の他方が、Ti、Ta、Hf、Zrの内の何れか1つであることを特徴とする請求項2に記載の不揮発性メモリセル。前記第1可変抵抗体と前記第2可変抵抗体が一体に構成されてなり、前記第4電極を構成し、半導体基板に垂直な方向に延伸する柱状導電体と、前記第2電極を構成し、前記柱状導電体の側面の一部を直接覆うように筒状に形成された筒状電極層と、前記第1可変抵抗体及び前記第2可変抵抗体を構成し、前記柱状導電体の側面及び前記筒状電極層の側面を直接覆うように筒状に形成される可変抵抗体と、を備え、前記柱状導電体及び前記可変抵抗体の周囲の領域において、第1絶縁体層、第1電極層、第2絶縁体層、第3電極層、第3絶縁体層がこの順に、下方または上方から垂直方向に積層され、且つ、前記筒状電極層の底面と頂面の間の位置に前記第1電極層が、前記筒状電極層の底面と頂面の間を除く前記柱状導電体の底面と頂面の間の位置に前記第3電極層が形成され、前記筒状電極層と前記可変抵抗体と前記第1電極層が、前記第1可変抵抗素子を構成し、前記柱状導電体と前記可変抵抗体と前記第3電極層が、前記第2可変抵抗素子を構成することを特徴とする請求項1に記載の不揮発性メモリセル。前記第1電極材料及び前記第4電極材料が同じ第1材料で構成され、前記第2電極材料及び前記第3電極材料が同じ第2材料で構成されてなり、前記第1材料及び前記第2材料の一方が、TiN、TaNの何れか1つであり、前記第1材料及び前記第2材料の他方が、Ti、Taの何れか1つで構成されることを特徴とする請求項4に記載の不揮発性メモリセル。前記第1電極材料及び前記第4電極材料が同じ第1材料で構成され、前記第2電極材料及び前記第3電極材料が同じ第2材料で構成されてなり、前記第1材料及び前記第2材料の一方が、Pt、TiNの何れか1つであり、前記第1材料及び前記第2材料の他方が、Ti、Ta、Hf、Zrの何れか1つで構成されることを特徴とする請求項1に記載の不揮発性メモリセル。請求項1~6の何れか1項に記載の不揮発性メモリセルと、前記不揮発性メモリセル夫々の前記第1電極に接続する第1ビットラインと、前記不揮発性メモリセル夫々の前記第3電極に接続する第2ビットラインと、2つの入力端子が、前記第1ビットラインと前記第2ビットラインに接続されたコンパレータを備えることを特徴とする不揮発性半導体記憶装置。ところで、可変抵抗変化メモリを適用して大容量の不揮発性半導体記憶装置を実現するためには、最先端の微細化に適応し、最先端の加工技術で製造された最小のトランジスタの駆動能力で、データの書き換え動作及び読み出し動作を行えることが必要となる。即ち、1V程度の低電圧、10μA程度の低電流の書き換え条件で、可変抵抗素子の抵抗を変化させなければならない。一方、集積化された多数の可変抵抗素子の特性は、素子間で一定のばらつきが出ることは避けられない。ここで、図8は、可変抵抗メモリを用いた不揮発性半導体記憶装置の概略部分構成例を示している。図8に示す不揮発性半導体記憶装置は、一端がビットラインに接続された複数の可変抵抗素子と、ゲート端子がワードラインに、ソース端子がソースラインに、ドレイン端子が可変抵抗素子の他端に夫々接続されたトランジスタと、を備えた可変抵抗メモリを複数備え、当該可変抵抗メモリを列及び行方向にマトリクス状に配置したメモリセルアレイを備えている。更に、当該不揮発性半導体記憶装置は、ローデコーダと、カラムデコーダと、カラムデコーダから出力される複数の信号の内の1つを選択して出力するマルチプレクサと、リファレンス電圧を生成するリファレンスレベル作成用アレイと、マルチプレクサの出力信号の電圧レベル可変抵抗素子の抵抗値の換算値に相当をリファレンス電圧の電圧レベルリファレンス素子の抵抗値の換算値に相当と比較するセンスアンプと、を備えている。図8に示す不揮発性半導体記憶装置では、センスアンプにより、選択ビットラインの信号の電圧レベルとリファレンス電圧の電圧レベルを比較することにより、可変抵抗素子の抵抗状態を検知する。ここで、比較的大容量の不揮発性半導体記憶装置において、可変抵抗素子の抵抗状態を正しく検知するためには、以下のようなことを考慮する必要がある。図9は、高抵抗状態の可変抵抗素子の抵抗分布と、低抵抗状態の可変抵抗素子の抵抗分布の一例を示すグラフであり、横軸は抵抗値、縦軸は累積確率である。図9より、1高抵抗状態の可変抵抗素子が取り得る抵抗値の内の最も低い抵抗値>リファレンス素子の抵抗値センスアンプの不感帯に対応する抵抗値、2低抵抗状態の可変抵抗素子が取り得る抵抗値の内の最も大きい抵抗値<リファレンス素子の抵抗値センスアンプの不感帯に対応する抵抗値の2つの関係が成り立たなければならない。ここで、センスアンプの不感帯とは、センスアンプが二つの信号を識別できる最小の信号の強度差のことである。尚、微細化により、書き込み電流が減少すると読み出し電流は更に減少する。更に、集積度が増大すると可変抵抗素子の数に応じて抵抗値のばらつきが増大する。そして、可変抵抗素子の抵抗状態を正しく検知するためのマージンは狭まってくる。このため、検知マージンを大きくする技術が望まれている。本発明は上記の問題に鑑みてなされたものであり、その目的は、検知マージンを大きくして可変抵抗素子の抵抗状態をより正しく検知することができる不揮発性メモリセルを提供する点にある。上記目的を達成するための本発明に係る不揮発性メモリセルは、第1電極と第2電極の間に第1可変抵抗体を挟持してなり、前記第1電極と前記第2電極の間に電圧パルスを印加することにより前記第1可変抵抗体の電気抵抗を高抵抗状態と低抵抗状態の間で遷移させて情報を記憶する第1可変抵抗素子と、第3電極と第4電極の間に第2可変抵抗体を挟持してなり、前記第3電極と前記第4電極の間に電圧パルスを印加することにより前記第2可変抵抗体の電気抵抗を高抵抗状態と低抵抗状態の間で遷移させて情報を記憶する第2可変抵抗素子と、ドレイン端子が、前記第1可変抵抗素子の前記第2電極と前記第2可変抵抗素子の前記第4電極に、ゲート端子がワードラインに、ソース端子がコモンラインに夫々接続されたトランジスタと、を備え、前記第1電極を構成する第1電極材料の仕事関数が、前記第2電極を構成する第2電極材料の仕事関数より大きい値に設定され、前記第3電極を構成する第3電極材料の仕事関数が、前記第4電極を構成する第4電極材料の仕事関数より小さい値に設定される、または、前記第1電極材料の仕事関数が、前記第2電極材料の仕事関数より小さい値に設定され、前記第3電極材料の仕事関数が、前記第4電極材料の仕事関数より大きい値に設定されることを第1の特徴とする。更に好ましくは、上記特徴の不揮発性メモリセルは、前記第2電極と前記第4電極が一体に構成され、前記第1可変抵抗体と前記第2可変抵抗体が一体に構成されてなり、前記第2電極及び前記第4電極を構成し、半導体基板に垂直な方向に延伸する柱状導電体と、前記第1可変抵抗体及び前記第2可変抵抗体を構成し、前記柱状導電体の側面を直接覆うように円筒状に形成される可変抵抗体と、を備え、前記柱状導電体及び前記可変抵抗体の周囲の領域において、第1絶縁体層、第1電極層、第2絶縁体層、第3電極層、第3絶縁体層がこの順に、下方から垂直方向に積層されてなり、前記柱状導電体と前記可変抵抗体と前記第1電極層が、前記第1可変抵抗素子を構成し、前記柱状導電体と前記可変抵抗体と前記第3電極層が、前記第2可変抵抗素子を構成する。更に好ましくは、上記特徴の不揮発性メモリセルは、前記第2電極材料及び前記第4電極材料が同一材料であり、前記柱状導電体を構成する材料が、W、TiN、TaNの内の何れか1つであり、前記第1電極材料及び前記第3電極材料の一方が、Pt、Ni、Ruの内の何れか1つであり、前記第1電極材料及び前記第3電極材料の他方が、Ti、Ta、Hf、Zrの内の何れか1つである。更に好ましくは、上記第1の特徴の不揮発性メモリセルは、前記第1可変抵抗体と前記第2可変抵抗体が一体に構成されてなり、前記第4電極を構成し、半導体基板に垂直な方向に延伸する柱状導電体と、前記第2電極を構成し、前記柱状導電体の側面の一部を直接覆うように筒状に形成された筒状電極層と、前記第1可変抵抗体及び前記第2可変抵抗体を構成し、前記柱状導電体の側面及び前記筒状電極層の側面を直接覆うように筒状に形成される可変抵抗体と、を備え、前記柱状導電体及び前記可変抵抗体の周囲の領域において、第1絶縁体層、第1電極層、第2絶縁体層、第3電極層、第3絶縁体層がこの順に、下方または上方から垂直方向に積層され、且つ、前記筒状電極層の底面と頂面の間の位置に前記第1電極層が、前記筒状電極層の底面と頂面の間を除く前記柱状導電体の底面と頂面の間の位置に前記第3電極層が形成され、前記筒状電極層と前記可変抵抗体と前記第1電極層が、前記第1可変抵抗素子を構成し、前記柱状導電体と前記可変抵抗体と前記第3電極層が、前記第2可変抵抗素子を構成する。更に好ましくは、上記特徴の不揮発性メモリセルは、前記第1電極材料及び前記第4電極材料が同じ第1材料で構成され、前記第2電極材料及び前記第3電極材料が同じ第2材料で構成されてなり、前記第1材料及び前記第2材料の一方が、TiN、TaNの何れか1つであり、前記第1材料及び前記第2材料の他方が、Ti、Taの何れか1つで構成される。更に好ましくは、上記第1の特徴の不揮発性メモリセルは、前記第1電極材料及び前記第4電極材料が同じ第1材料で構成され、前記第2電極材料及び前記第3電極材料が同じ第2材料で構成されてなり、前記第1材料及び前記第2材料の一方が、Pt、TiNの何れか1つであり、前記第1材料及び前記第2材料の他方が、Ti、Ta、Hf、Zrの何れか1つで構成される。上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、上記何れかの特徴の不揮発性メモリセルと、前記不揮発性メモリセル夫々の前記第1電極に接続する第1ビットラインと、前記不揮発性メモリセル夫々の前記第3電極に接続する第2ビットラインと、2つの入力端子が、前記第1ビットラインと前記第2ビットラインに接続されたコンパレータを備えることを特徴とする。検知マージンを大きくする方法としては、例えば、図10に示すように、相補型の1対の可変抵抗素子を用いることが考えられる。具体的には、図10に示す不揮発性メモリセルは、一端が第1ビットラインに接続された第1可変抵抗素子と、ドレイン端子が第1可変抵抗素子の他端に、ソース端子がコモンラインに、ゲート端子がゲートラインに夫々接続された第1トランジスタと、一端が第2ビットラインに接続された第2可変抵抗素子と、ドレイン端子が第2可変抵抗素子の他端に、ソース端子がコモンラインに、ゲート端子がゲートラインに夫々接続された第2トランジスタと、を備えて構成される。図10に示す不揮発性メモリセルでは、第1可変抵抗素子と第2可変抵抗素子は、同じ印加電圧に対し、一方が高抵抗状態となり、他方が低抵抗状態となる相補的な関係を有する。第1可変抵抗素子に接続する第1ビットラインと、第2可変抵抗素子に接続する第2ビットラインが、センスアンプの入力端子に接続されている。センスアンプにより、第1ビットラインの電圧と第2ビットラインの電圧を比較し、大小関係を検知することで、不揮発性メモリセルのデータを読み出すことが可能になる。図10に示す不揮発性メモリセルの場合、検知マージンは図11のように大きく改善されるが、1つの不揮発性メモリセルに、2つのトランジスタと2つの可変抵抗素子を用いるため、不揮発性メモリセルのサイズが大きくなり、コストが増大することになる。これに対し、上記特徴の不揮発性メモリセルによれば、1つの不揮発性メモリセルに、1つのトランジスタと2つの可変抵抗素子を用いるため、図10に示す不揮発性メモリセルに比べてトランジスタ1つ分のサイズ低減を図ることができる。特に、多数の不揮発性メモリセルを用いる大容量の不揮発性半導体記憶装置では、大きくサイズ低減を図ることができる。更に、上記特徴の不揮発性メモリセルによれば、第1可変抵抗素子を構成する第1電極材料と第2電極材料の仕事関数の大小関係と、第2可変抵抗素子を構成する第3電極材料と第4電極材料の仕事関数の大小関係が、互いに逆向きとなるように設定され、相補型メモリセルとして機能するので、検知マージンを確保することが可能になる。より具体的には、第1可変抵抗素子及び第2可変抵抗素子は、例えば、パイポーラスイッチング動作では、印加電圧の極性により、一方が高抵抗状態に、他方が低抵抗状態となる。これらの抵抗状態の差を検知することにより、検知マージンを大きくすることが可能になる。従って、上記特徴の不揮発性メモリセルによれば、検知マージンを大きくとることが可能になるので、可変抵抗素子の抵抗値にばらつきがあっても、より正確にデータを読み出すことが可能になる。更に、検知マージンを大きくとることができるため、書き換え動作及び読み出し動作の高速化を図ることが可能になる。更に、上記特徴の不揮発性メモリセルを、柱状導電体を用いて三次元的に形成すれば、更に、不揮発性メモリセルの専有面積を低減することが可能になり、不揮発性半導体記憶装置の低コスト化を図ることが可能になる。上記特徴の不揮発性半導体記憶装置では、上記何れかの特徴の不揮発性メモリセルを用いるので、不揮発性メモリセル夫々の面積の低減を図ることができ、集積度を向上させることができる。以下、本発明に係る不揮発性メモリセル及び不揮発性半導体記憶装置の実施形態を図面に基づいて説明する。第1実施形態本発明に係る不揮発性メモリセル及び不揮発性半導体記憶装置の第1実施形態について、図1及び図2を基に説明する。先ず、不揮発性半導体記憶装置の構成について、図1を基に説明する。ここで、図1は、本発明に係る不揮発半導体記憶装置の一部分について示している。図1に示すように、不揮発性半導体記憶装置は、第1可変抵抗素子RD1、第2可変抵抗素子RD2及び1つのトランジスタTを備える不揮発性メモリセルM1~Mnと、不揮発性メモリセルM1~Mn夫々の第1可変抵抗素子RD1を構成する第1電極に接続する第1ビットラインBL1と、不揮発性メモリセルM1~Mn夫々の第2可変抵抗素子RD2を構成する第3電極に接続する第2ビットラインBL2と、2つの入力端子が、第1ビットラインBL1と第2ビットラインBL2に接続されたコンパレータCOMPを備えて構成されている。更に、不揮発性半導体記憶装置は、第1ビットラインBL1にトランジスタST1を介して接続する第1グローバルラインGL1と、第2ビットラインBL2にトランジスタST2を介して接続する第2グローバルラインGL2と、コモンラインCLと、トランジスタST1のゲート端子に接続する制御ラインAL1と、トランジスタST2のゲート端子に接続する制御ラインAL2と、を備えている。次に、不揮発性メモリセルM1~Mnの構造について、図2を基に説明する。不揮発性メモリセル1A図1に示す不揮発性メモリセルM1~Mnは、図2に示すように、第1電極ET1と第2電極EB1の間に可変抵抗体R1を挟持してなり、第1電極ET1と第2電極EB1の間に電圧パルスを印加することにより可変抵抗体R1の電気抵抗を高抵抗状態と低抵抗状態の間で遷移させて情報を記憶する第1可変抵抗素子RD1と、第3電極ET2と第4電極EB2の間に可変抵抗体R2を挟持してなり、第3電極ET2と第4電極EB2の間に電圧パルスを印加することにより可変抵抗体R2の電気抵抗を高抵抗状態と低抵抗状態の間で遷移させて情報を記憶する第2可変抵抗素子RD2と、ドレイン端子が、第1可変抵抗素子RD1の第2電極EB1と第2可変抵抗素子RD2の第4電極EB2に、ゲート端子が図1のワードラインWLに、ソース端子が図1のコモンラインCLに夫々接続されたトランジスタTBと、を備えている。トランジスタTBは、本実施形態では、P型半導体基板SB上に積層されたゲート10と、ゲート10の下部領域に隣接するP型半導体基板SB内の領域に形成されたソース領域11及びドレイン領域12で構成されている。また、当該トランジスタTBのドレイン領域12上には、可変抵抗素子RD1の第2電極EB1と接続する導電体のプラグP1と、可変抵抗素子RD2の第4電極EB2と接続する導電体のプラグP2が形成されている。更に、可変抵抗素子RD1の第2電極EB1と、図1の第1ビットラインBL1を構成する配線W1を接続するプラグが形成され、可変抵抗素子RD2の第4電極EB2と、図1の第2ビットラインBL2を構成する配線W2を接続するプラグが形成されている。第1可変抵抗素子RD1は、第2電極EB1、可変抵抗体R1、第1電極ET1が、半導体基板SB側からこの順に積層されてなり、第1電極ET1を構成する第1電極材料の仕事関数が第2電極EB1を構成する第2電極材料の仕事関数より大きい値となるように設定されている。可変抵抗体R1を構成する可変抵抗材料は、N型の導電性を持つ金属酸化物であり、例えば、HfOXやZrOX、TiOX、AlOXHfO2やZrO2、TiO2、AlO2等、可変抵抗素子に使用されている既知の材料を用いる。また、第1電極ET1を構成する第1電極材料第1材料としては、例えば、Pt、TiN等を用いる。第2電極EB1を構成する第2電極材料第2材料としては、例えば、Ti、Ta、Hf、Zr等を用いる。このように、各材料を選択することにより、可変抵抗材料と第1電極ET1がショットキ接合を形成し、可変抵抗材料と第2電極EB1がオーミック接合を形成する。尚、第1材料であるPt、TiNの仕事関数>第2材料であるTi、Ta、Hf、Zrの仕事関数となっている。第2可変抵抗素子RD2は、第4電極EB2、可変抵抗体R2、第3電極ET2が、半導体基板SB側からこの順に積層されてなり、第3電極ET2を構成する第3電極材料の仕事関数が、第4電極EB2を構成する第4電極材料の仕事関数より小さい値に設定されている。可変抵抗体R2を構成する可変抵抗材料は、可変抵抗体R1の可変抵抗材料と同じであり、HfO2やZrO2、TiO2等を用いる。また、本実施形態では、第3電極材料は、第2電極材料第2材料と同じである。第4電極材料は、第1電極材料第1材料と同じである。上述したように材料を選択することにより、第1可変抵抗素子RD1は、第2電極EB1を基準として第1電極ET1に対し正の電圧を印加すると、高抵抗状態になり、第2可変抵抗素子RD2は、第4電極EB2側を基準として第3電極ET2に対し正の電圧を印加すると、低抵抗状態になる。また、第1可変抵抗素子RD1は、第2電極EB1を基準として第1電極ET1に対し、負の電圧を印加すると、低抵抗状態になり、第2可変抵抗素子RD2は、第4電極EB2側を基準として第3電極ET2に対し、負の電圧を印加すると、高抵抗状態になる。即ち、第1可変抵抗素子RD1及び第2可変抵抗素子RD2は、同じ極性の電圧を印加した場合に、一方が高抵抗状態に、他方が低抵抗状態となる相補的な関係となる。次に、不揮発性半導体記憶装置の書き込み処理、消去処理及び読み出し処理について、図1を基に簡単に説明する。ここでは、不揮発性メモリセルM1が処理対象である場合を想定して説明する。書き込み処理では、グローバルラインGL1及びグローバルラインGL2に同じ書き込み電圧V1を印加し、コモンラインCLを0Vにする。更に、トランジスタST1のゲート端子に接続する制御ラインAL1、トランジスタST2のゲート端子に接続する制御ラインAL2、及び、ワードラインWL1に電圧を印加して、トランジスタST1及びST2、不揮発性メモリセルM1のトランジスタTをオン状態にする。これにより、不揮発性メモリセルM1の第1可変抵抗素子RD1には、第2電極EB1を基準として0v第1電極ET1に正の書き込み電圧V1が印加され、高抵抗状態となる。不揮発性メモリセルM1の第2可変抵抗素子RD2には、第4電極EB2を基準として0v第3電極ET2に正の書き込み電圧V1が印加され、低抵抗状態となる。このとき、ワードラインWL2~WLnは0Vであり、非選択の不揮発性メモリセルM2~MnのトランジスタTはオフ状態となっている。これにより、非選択の不揮発性メモリセルM2~Mnに対しては、書き込み処理は実行されず、第1可変抵抗素子RD1及び第2可変抵抗素子RD2の抵抗値は変化しない。消去処理では、グローバルラインGL1及びグローバルラインGL2を0Vにし、コモンラインCLに消去電圧V2を印加する。更に、トランジスタST1のゲート端子に接続する制御ラインAL1、トランジスタST2のゲート端子に接続する制御ラインAL2、及び、ワードラインWL1に電圧を印加して、トランジスタST1及びST2、不揮発性メモリセルM1のトランジスタTをオン状態にする。これにより、不揮発性メモリセルM1の第1可変抵抗素子RD1には、第2電極EB1を基準として第1電極ET1に負の電圧V2が印加され、低抵抗状態となる。不揮発性メモリセルM1の第2可変抵抗素子RD2には、第4電極EB2を基準として第3電極ET2に負の電圧V2が印加され、高抵抗状態となる。このとき、ワードラインWL2~WLnは0Vであり、非選択の不揮発性メモリセルM2~MnのトランジスタTはオフ状態となっている。これにより、非選択の不揮発性メモリセルM2~Mnに対しては、書き込み処理は実行されず、第1可変抵抗素子RD1及び第2可変抵抗素子RD2の抵抗値は変化しない。読み出し処理では、グローバルラインGL1及びグローバルラインGL2を0Vにし、コモンラインCLに読み出し電圧V3を印加する。更に、トランジスタST1のゲート端子に接続する制御ラインAL1、トランジスタST2のゲート端子に接続する制御ラインAL2、及び、ワードラインWL1に電圧を印加して、トランジスタST1及びST2、不揮発性メモリセルM1のトランジスタTをオン状態にする。そして、第1可変抵抗素子RD1に接続された第1ビット線BL1と第2可変抵抗素子RD2に接続された第2ビット線BL2に流れる電流を比較するコンパレータCOMPの出力に基づいてデータを読み出す。このとき、ワードラインWL2~WLnは0Vであり、非選択の不揮発性メモリセルM2~MnのトランジスタTはオフ状態となっている。尚、本発明に係る不揮発性メモリMでは、図10に示すように個々にトランジスタを設けていないため、ビットラインBL1とビットラインBL2が、非選択の不揮発性メモリセルM2~Mnの第1可変抵抗素子RD1と第2可変抵抗素子RD2により接続している状態となっている。但し、グローバルラインGL1及びグローバルラインGL2が同電位であり、第1可変抵抗素子RD1と第2可変抵抗素子RD2の一方は必ず高抵抗状態となっていることから、短絡状態とはならず、選択された不揮発性メモリセルM1を良好に読み出すことができる。尚、本実施形態では、第1材料第1電極材料及び第4電極材料としてPt、TiNの何れか1つを、第2材料第2電極材料及び第3電極材料として、Ti、Ta、Hf、Zrの何れか1つを用いる場合について説明したが、逆でも良い。即ち、第1材料として、Ti、Ta、Hf、Zrの何れか1つを用い、第2材料として、Pt、TiNの何れか1つを用いるように構成しても良い。この場合には、第2材料であるPt、TiNの仕事関数>第1材料であるTi、Ta、Hf、Zrの仕事関数となる。また、書き込み処理及び消去処理で、第1可変抵抗素子RD1と第2可変抵抗素子RD2の抵抗状態が逆に遷移し、読み出し処理では、コンパレータCOMPの出力が逆になる。第2実施形態本発明に係る不揮発性メモリセル及び不揮発性半導体記憶装置の第2実施形態について、図3及び図4を基に説明する。尚、本実施形態では、第1実施形態とは、不揮発性メモリセル1Bの等価回路図1に示す不揮発性メモリセルM1~Mnは同じとなるが、構造が異なる場合について説明する。不揮発性半導体記憶装置は、不揮発性メモリセルの構造が異なる以外は、第1実施形態と同じ構成である。更に、第1実施形態と同じ書き込み処理、消去処理及び読み出し処理が実行でき、書き込み処理及び消去処理における抵抗値の遷移方向、及び、読み出し処理におけるコンパレータCOMPの出力値は、上記第1実施形態と同じになる。不揮発性メモリセル1Bは、第1可変抵抗素子RD1と、第2可変抵抗素子RD2と、1つの縦型のトランジスタTLと、を備えている。トランジスタTLは、図3に示すように、本実施形態では縦型に形成されており、半導体基板SB上に形成されたソース領域21と、ソース領域21の柱状上部領域チャネル領域の周囲に円筒状に構成されたゲート20と、チャネル領域の上部領域に形成されたドレイン22で構成されている。第1可変抵抗素子RD1及び第2可変抵抗素子RD2は、本実施形態では、図3に示すように、第2電極と第4電極が一体に構成され、第1可変抵抗体と第2可変抵抗体が一体に構成されている。より具体的には、図3に示すように、ドレイン22の上部に、ドレイン22と接続し、半導体基板SBに垂直な方向に延伸する柱状導電体EPが形成され、これが第2電極及び第4電極を構成している。第1可変抵抗体及び第2可変抵抗体を一体に構成する可変抵抗体Rが、柱状導電体EPの側面を直接覆うように円筒状に形成されている。更に、柱状導電体EP及び可変抵抗体Rの周囲の領域において、第1絶縁体層IL1、第1電極層EL1、第2絶縁体層IL2、第3電極層EL3、第3絶縁体層IL3が下方から垂直方向にこの順に積層されている。尚、第1絶縁体層IL1は、トランジスタTLの周囲の領域を含み、可変抵抗体Rの一部を覆うように形成されている。ここで、可変抵抗体Rの材料としては、例えば、HfOX、ZrOX、TiOX、AlOX等を用いる。また、柱状導電体EPを構成する材料、即ち、第2電極材料及び第4電極材料としては、W、TiN、TaN等の内の何れか1つを用いる。また、第1電極層EL1を構成する第1電極材料として、Pt、Ni、Ru等の内の何れか1つを用い、第3電極層EL3を構成する第3電極材料として、Ti、Ta、Hf、Zr等の内の何れか1つを用いる。尚、第1電極材料Pt、Ni、Ruの仕事関数>柱状導電体EPW、TiN、TaNの仕事関数>第3電極材料Ti、Ta、Hf、Zrの仕事関数となっている。このように構成することにより、柱状導電体EPと可変抵抗体Rと第1電極層EL1が、第1可変抵抗素子RD1を構成し、柱状導電体EPと可変抵抗体Rと第3電極層EL3が、第2可変抵抗素子RD2を構成している。図3に示すように、本実施形態では、縦型のトランジスタTLを用いると共に、トランジスタTL、第1可変抵抗素子RD1及び第2可変抵抗素子RD2をこの順に、下方から垂直方向に縦一列に形成している。このように形成することにより、図1に示す場合に比べ、面積を更に低減できる。次に、本実施形態における不揮発性メモリセル1Bの製造方法について、図4を基に説明する。尚、トランジスタTLについては、公知の製造方法を用いるものとし、図4では、第1可変抵抗素子RD1及び第2可変抵抗素子RD2の製造工程のみ示している。図4aに示すように、公知の方法でトランジスタTLを形成後、第1絶縁体層IL1を構成する層間絶縁膜を堆積し、CMP化学機械研磨により平坦化する。同様にして、第1電極層EL1、第1絶縁体層IL1と同じ材料で構成される第2絶縁体層IL2、第3電極層EL3、第1絶縁体層IL1と同じ材料で構成される第3絶縁体層IL3をこの順に積層する。更に、トランジスタTLのドレイン22に達する円柱状のコンタクトホールCHを形成する。引き続き、図4bに示すように、ALD原子層成長やCVD化学気相成長のように、膜厚を均一に生成できるステップカバレッジの良い方法で、HfOX、ZrOX、TiOX、AlOX等の可変抵抗体Rの材料R’を用いて成膜する。引き続き、図4cに示すように、可変抵抗体Rの材料R’を公知のドライエッチングにより加工し、コンタクトホールCHの側壁部分のみ残して、円筒状の可変抵抗体Rを形成する。引き続き、図4dに示すように、コンタクトホールCH内に柱状導電体EPの材料を充填して、柱状導電体EPを形成する。これにより、第1可変抵抗素子RD1及び第2可変抵抗素子RD2を形成できる。尚、本実施形態では、第1電極材料として、Pt、Ni、Ru等の内の何れか1つを用い、第3電極材料として、Ti、Ta、Hf、Zr等の内の何れか1つを用いる場合について説明したが、逆であっても良い。即ち、第1電極材料として、Ti、Ta、Hf、Zr等の内の何れか1つを用い、第3電極材料として、Pt、Ni、Ru等の内の何れか1つを用いても良い。この場合には、第1電極材料Pt、Ni、Ruの仕事関数<柱状導電体EPW、TiN、TaNの仕事関数<第3電極材料Ti、Ta、Hf、Zrの仕事関数となる。また、書き込み処理及び消去処理で、第1可変抵抗素子RD1と第2可変抵抗素子RD2の抵抗状態が逆に遷移し、読み出し処理では、コンパレータCOMPの出力が逆になる。第3実施形態本発明に係る不揮発性メモリセル及び不揮発性半導体記憶装置の第3実施形態について、図5及び図6を基に説明する。尚、本実施形態では、第1及び第2実施形態とは、不揮発性メモリセル1Cの等価回路図1に示す不揮発性メモリセルM1~Mnは同じとなるが、構造が異なる場合について説明する。不揮発性半導体記憶装置は、不揮発性メモリセルの構造が異なる以外は、第1実施形態と同じ構成である。更に、第1実施形態と同じ書き込み処理、消去処理及び読み出し処理が実行でき、書き込み処理及び消去処理における抵抗値の遷移方向、及び、読み出し処理におけるコンパレータCOMPの出力値は、上記第1実施形態と同じになる。不揮発性メモリセル1Cは、第1可変抵抗素子RD1と、第2可変抵抗素子RD2と、1つの縦型のトランジスタTLと、を備えている。トランジスタTLは、図5に示すように、第2実施形態と同様に、縦型に形成されており、半導体基板SB上に形成されたソース領域21と、ソース領域21の柱状上部領域チャネル領域の周囲に円筒状に構成されたゲート20と、チャネル領域の上部領域に形成されたドレイン22で構成されている。第1可変抵抗素子RD1及び第2可変抵抗素子RD2は、本実施形態では、図3に示すように、第1可変抵抗体と第2可変抵抗体が一体に構成されている。より具体的には、図5に示すようにドレイン22の上部に、ドレイン22と接続し、半導体基板SBに垂直な方向に延伸する柱状導電体EP1が形成され、第4電極を構成している。更に、柱状導電体EP1の側面の下半分を直接覆うように筒状に筒状電極層EP2が形成され、第2電極を構成している。第1可変抵抗体及び第2可変抵抗体を一体に構成する可変抵抗体Rが、柱状導電体EP1の側面及び筒状電極層EP2の側面を直接覆うように筒状に形成されている。更に、柱状導電体EP1及び可変抵抗体Rの周囲の領域において、第1絶縁体層IL1、第1電極層EL1、第2絶縁体層IL2、第3電極層EL3、第3絶縁体層IL3が、下方から垂直方向にこの順に積層されている。また、本実施形態では、筒状電極層EP2の底面と頂面の間の位置に第1電極層EL1が形成され、筒状電極層EP2の底面と頂面の間を除く柱状導電体EP1の底面と頂面の間の位置に第3電極層EL3が形成されている。ここで、可変抵抗体Rの材料としては、例えば、HfOX、ZrOX、TiOX、AlOX等を用いる。また、柱状導電体EP1を構成する第4電極材料第1材料としては、TiN、TaN等の何れか1つを用いる。筒状電極層EP2を構成する第2電極材料第2材料としては、Ti、Ta等の何れか1つを用いる。更に、第1電極層EL1を構成する第1電極材料は、第4電極材料と同じ第1材料を用いる。第3電極層EL3を構成する第3電極材料は、第2電極材料と同じ第2材料を用いる。尚、第1電極材料及び第4電極材料TiN、TaNの仕事関数>第2電極材料及び第3電極材料Ti、Taの仕事関数となっている。このように構成することにより、柱状導電体EP1と可変抵抗体Rと第1電極層EL1が、第1可変抵抗素子RD1を構成し、筒状電極層EP2と可変抵抗体Rと第3電極層EL3が、第2可変抵抗素子RD2を構成する。次に、本実施形態における不揮発性メモリセル1Cの製造方法について、図6を基に説明する。尚、トランジスタTLについては、公知の製造方法を用いるものとし、図6では、第1可変抵抗素子RD1及び第2可変抵抗素子RD2の製造工程のみ示している。図6aに示すように、公知の方法でトランジスタTLを形成後、第1絶縁体層IL1を構成する層間絶縁膜を堆積し、CMPにより平坦化する。同様にして、第1電極層EL1、第1絶縁体層IL1と同じ材料で構成される第2絶縁体層IL2、第3電極層EL3、第1絶縁体層IL1と同じ材料で構成される第3絶縁体層IL3をこの順に積層する。更に、トランジスタTLのドレイン22に達する円柱状のコンタクトホールCHを形成する。引き続き、図6bに示すように、ALDやCVDのように、膜厚を均一に生成できるステップカバレッジの良い方法で、HfOX、ZrOX、TiOX、AlOX等の可変抵抗体Rの材料R’を用いて成膜する。更に、公知のドライエッチングにより加工し、コンタクトホールCHの側壁部分のみ残して、円筒状の可変抵抗体Rを形成する。引き続き、図6cに示すように、可変抵抗体Rと同様の方法で、可変抵抗体Rの側壁に、第2電極材料からなる円筒状の筒状電極層EP2’を形成する。更に、筒状電極層EP2’の内部に可変抵抗体PRを充填する。引き続き、図6dに示すように、公知のドライエッチングにより、可変抵抗体PRをコンタクトホールCHの半分程度まで除去し、その後、筒状電極層EP2’をウェットエッチングまたはドライエッチングで除去する。引き続き、図6dに示すように、可変抵抗体PRを除去し、図6fに示すように、コンタクトホールCHに第4電極材料を充填し、柱状導電体EP1第4電極を形成する。本実施形態の不揮発性メモリセル1Cは、不揮発性メモリセル1Bに比べ、構造と製造工程がより複雑になるが、電極材料として半導体プロセスとの整合性のよい材料のみを使用可能になる。尚、本実施形態では、第1電極材料及び第4電極材料第1材料として、TiN、TaN等の内の何れか1つを用い、第2電極材料及び第3電極材料第2材料として、Ti、Ta等の内の何れか1つを用いる場合について説明したが、逆であっても良い。即ち、第1材料として、Ti、Taの内の何れか1つを用い、第2材料として、TiN、TaNの内の何れか1つを用いても良い。この場合には、第1材料Ti、Taの仕事関数<第2材料Ti、Taの仕事関数となる。また、書き込み処理及び消去処理で、第1可変抵抗素子RD1と第2可変抵抗素子RD2の抵抗状態が逆に遷移し、読み出し処理では、コンパレータCOMPの出力が逆になる。更に、本実施形態では、柱状導電体EP1の下半分に筒状電極層EP2を形成したが、これに限るものではない。柱状導電体EP1の上半分に筒状電極層EP2を形成しても良いし、他の部分であっても良い。尚、柱状導電体EP1の上半分に筒状電極層EP2を形成する場合は、第1絶縁体層IL1、第1電極層EL1、第2絶縁体層IL2、第3電極層EL3、第3絶縁体層IL3をこの順に、上方から垂直方向に積層する。別実施形態上記第2実施形態では、図3に示す不揮発性メモリセル1Bは、縦型のトランジスタTLを用いて構成したが、図7に示すように、横型のトランジスタTBを用いて構成しても良い。同様に、図示しないが、上記第3実施形態の図5に示す不揮発性メモリセル1Cにおいて、横型のトランジスタTBを用いても良い。ここで、小規模メモリを混載したSOC等の場合、不揮発性メモリセルの大きさよりも工程数の方がコストに対する影響が大きい。横型のトランジスタTBは、縦型のトランジスタTLに比べて工程数が削減できることから、小規模メモリを混載したSOC等において有用である。更に、図示しないが、図2に示す不揮発性メモリセル1Aにおいて、横型のトランジスタTBに代えて、縦型のトランジスタTLを用いても良い。