"基板上のウェル上に、第1のトランジスタと第2のトランジスタが形成されてなる半導体装置であって、前記第1および第2のトランジスタは、夫々、前記ウェル上の所定の領域にゲート絶縁膜を介して形成されたゲート電極、前記ウェル内の表層に、前記ゲート電極を挟んで互いに対向する位置に形成される前記ウェルと同導電型の第1半導体層および第2半導体層、前記ウェル内の表層に、前記ゲート電極を挟んで前記第1半導体層と対向する位置であって前記第2半導体層より外側に形成される、前記ウェルと逆導電型の第3半導体層、前記ウェル内に形成され、前記第1半導体層を覆い、且つ、前記第2半導体層に向かって延伸する前記ウェルと同導電型であって前記第1半導体層より低濃度の第4半導体層、及び、前記ウェル内に形成され、前記第2半導体層および第3半導体層を覆い、且つ、前記第1半導体層に向かって延伸する前記ウェルと逆導電型であって前記第3半導体層より低濃度の第5半導体層を有し、前記第4半導体層と前記第5半導体層が、前記ゲート絶縁膜下方の前記ウェルを介して分離形成され、前記ゲート絶縁膜が、前記第4半導体層上面の一部の領域において、膜厚の厚い厚膜絶縁膜となっており、前記ゲート電極が、前記ゲート絶縁膜上に、前記厚膜絶縁膜と、厚膜化されていない前記ゲート絶縁膜との前記第5半導体層側の境界を跨いで形成され、前記第1のトランジスタにおいて、前記第4半導体層が、前記境界を超えて、前記第5半導体層に向って延伸し、前記第2のトランジスタにおいて、前記第4半導体層が、前記第5半導体層に向って延伸しているが、前記境界を超えてまで延伸していないことを特徴とする半導体装置。前記第1のトランジスタにおいて、前記第4半導体層の前記第5半導体層側の端部の位置が、前記境界から前記第5半導体層側に0.3μm以上離れ、前記第2のトランジスタにおいて、前記第4半導体層の前記第5半導体層側の端部の位置が、前記境界から前記第1半導体層側に0.3μm以上離れていることを特徴とする請求項1に記載の半導体装置。前記厚膜絶縁膜が、素子分離領域に形成される酸化膜と同一の材料、同一の膜厚を有し、輪郭部において同一の深さ方向の断面形状を有してなることを特徴とする請求項1または2に記載の半導体装置。前記第4半導体層、前記ウェル、及び、前記第5半導体層の夫々が、その上面において前記ゲート絶縁膜と接触し、前記ゲート絶縁膜との当該接触面の夫々が、一の平坦な平面上にあることを特徴とする請求項1または2に記載の半導体装置。従来の半導体装置では、出力回路用のトランジスタとアナログ回路用のトランジスタは、共に同一構成のトランジスタで実現していたため、必ずしも夫々に要求される特性に最適化されているわけではなかった。即ち、耐圧の高いアナログ回路用に適したトランジスタの構成を、低オン抵抗が要求される出力回路用トランジスタにも採用していた。この場合、低オン抵抗化が困難なため、出力回路用トランジスタについて所望のオン抵抗を得るためには大きなトランジスタアレイを構成する必要が生じる。この結果、チップサイズが増大し、コストの押し上げ要因となっていた。特許文献1に記載のLDMOSトランジスタでは、ドリフト層204側に向かって2μm以上、ロコス酸化膜208b上にゲート電極を突出させることで、低オン抵抗で、且つ、ドレイン電圧に対してフラットな電圧電流特性が得られるとしているが、その構成上、ロコス幅が2μm以下の微細なデバイスには適用できない。上述の状況を鑑み、本発明は、出力回路用、或いは、アナログ回路用の2種類の特性に夫々特性が最適化されてなるトランジスタを備えた半導体装置を、低コストで実現することをその目的とする。上記目的を達成するための本発明に係る半導体装置は、基板上のウェル上に、第1のトランジスタと第2のトランジスタが形成されてなる半導体装置であって、前記第1および第2のトランジスタは、夫々、前記ウェル上の所定の領域にゲート絶縁膜を介して形成されたゲート電極、前記ウェル内の表層に、前記ゲート電極を挟んで互いに対向する位置に形成される前記ウェルと同導電型の第1半導体層および第2半導体層、前記ウェル内の表層に、前記ゲート電極を挟んで前記第1半導体層と対向する位置であって前記第2半導体層より外側に形成される、前記ウェルと逆導電型の第3半導体層、前記ウェル内に形成され、前記第1半導体層を覆い、且つ、前記第2半導体層に向かって延伸する前記ウェルと同導電型であって前記第1半導体層より低濃度の第4半導体層、及び、前記ウェル内に形成され、前記第2半導体層および第3半導体層を覆い、且つ、前記第1半導体層に向かって延伸する前記ウェルと逆導電型であって前記第3半導体層より低濃度の第5半導体層を有し、前記第4半導体層と前記第5半導体層が、前記ゲート絶縁膜下方の前記ウェルを介して分離形成され、前記ゲート絶縁膜が、前記第4半導体層上面の一部の領域において、膜厚の厚い厚膜絶縁膜となっており、前記ゲート電極が、前記ゲート絶縁膜上に、前記厚膜絶縁膜と、厚膜化されていない前記ゲート絶縁膜との前記第5半導体層側の境界を跨いで形成され、前記第1のトランジスタにおいて、前記第4半導体層が、前記境界を超えて、前記第5半導体層に向って延伸し、前記第2のトランジスタにおいて、前記第4半導体層が、前記第5半導体層に向って延伸しているが、前記境界を超えてまで延伸していないことを第1の特徴とする。上記第1の特徴の本発明に係る半導体装置に依れば、第2半導体層ソース領域に向かって延伸する第4半導体層ドリフト領域の延伸範囲を調整することで、異なった特性を満足するLDMOSトランジスタを、同一基板上に形成できる。即ち、上記第4半導体層の延伸範囲を、厚膜ゲート絶縁膜の第5半導体層ボディ領域側の境界を超えて延伸させることで、低オン抵抗を実現できる。一方、上記第4半導体層の延伸範囲を、厚膜ゲート絶縁膜の第5半導体層側の境界より内側にとどめることで、ドレイン電圧に対してフラットな電流特性を実現できる。本発明では、前者の構成を出力回路用トランジスタ第1のトランジスタとして、後者の構成をアナログ回路用トランジスタ第2のトランジスタとして、同一基板上に形成する。尚、上記第1トランジスタ及び第2トランジスタにおける第4半導体層の形成は、ともに同一のフォト工程、同一のイオン注入工程で形成できるため、製造コストの増加はない。上記第1の特徴の本発明に係る半導体装置は、更に、前記第1のトランジスタにおいて、前記第4半導体層の前記第5半導体層側の端部の位置が、前記境界から前記第5半導体層側に0.3μm以上離れ、前記第2のトランジスタにおいて、前記第4半導体層の前記第5半導体層側の端部の位置が、前記境界から前記第1半導体層側に0.3μm以上離れていることが好ましい。このような構成とすることで、第1のトランジスタのオン抵抗として第2のトランジスタの3/4以下を確保でき、第2のトランジスタの耐圧として第1のトランジスタの1.2倍以上を確保できる。上記第1の特徴の本発明に係る半導体装置は、更に、前記厚膜絶縁膜が、素子分離領域に形成される酸化膜と同一の材料、同一の膜厚を有し、輪郭部において同一の深さ方向の断面形状を有してなることを第2の特徴とする。上記第2の特徴の本発明に係る半導体装置に依れば、厚膜絶縁膜が、素子分離領域に形成される酸化膜と、その基板面上のレイアウト配置を除いて同一の構造とすることで、厚膜のゲート絶縁膜を製造工程を増加させることなく形成可能となり、且つ、高耐圧のトランジスタを実現できる。この場合、当該厚膜絶縁膜は、素子分離膜の形成工程において、素子分離膜と同時に厚膜絶縁膜を形成することができるため、製造コストの増加はない。上記第1の特徴の本発明に係る半導体装置は、更に、前記第4半導体層、前記ウェル、及び、前記第5半導体層の夫々が、その上面において前記ゲート絶縁膜と接触し、前記ゲート絶縁膜との当該接触面の夫々が、一の平坦な平面上にあることを第3の特徴とする。上記第3の特徴の本発明に係る半導体装置に依れば、第2半導体層ソース領域から第1半導体層ドレイン領域に至る電流経路が一直線状となるため電子または正孔の走行経路が短くなり、より低オン抵抗のトランジスタを実現できる。以上、本発明に依れば、出力回路用の第1のトランジスタ、及び、アナログ回路用の第2のトランジスタを備え、夫々のトランジスタが出力回路用、アナログ回路用の何れかに特性が最適化されている半導体装置を、低コストで実現することが可能となる。第1実施形態本発明の一実施形態に係る半導体装置以下、適宜本発明装置1と称すについて、以下に、詳細に説明する。図1は本発明装置1のデバイス構造を模式的に示す断面図である。尚、図1に示す断面構造図では、適宜、要部を強調して示すこととし、図面上の各構成部分の寸法比と実際の寸法比とは必ずしも一致するものではない。これは以降の断面構造図についても同様とする。本発明装置1は、同一の基板101上に、出力回路用の第1のトランジスタ1aと、アナログ回路用の第2のトランジスタ2aが、P型の当該基板101上に形成されたN型のウェル102上に夫々形成されてなる。うち出力回路用の第1のトランジスタ1aの断面構造図を図1aに、アナログ回路用の第2のトランジスタ2aの断面構造図を図1bに、夫々示す。図1aにおいて、第1のトランジスタ1aは、N型のウェル102上の所定の領域にゲート絶縁膜108a、108bを介して形成されたゲート電極110、ドレイン電極111、及び、ソース電極112を備え、ドレイン電極111は、層間絶縁膜115を貫通するコンタクトプラグ114aを介してN型のドレイン領域第1半導体層104と接続し、ソース電極112は、層間絶縁膜115を貫通する別のコンタクトプラグ114bを介してN型のソース領域第2半導体層105およびP型のボディコンタクト領域第3半導体層106と接続している。トランジスタ1aは、N型のウェル102、及び、素子分離膜113によって素子分離がされている。当該N型のドレイン領域104およびソース領域105は、ゲート電極110を挟んで互いに対向するように、ウェル102の表層に配置され、更に、P型のボディコンタクト領域106が、ソース領域105よりも外側で、ゲート電極110を挟んでドレイン領域104と対向する位置に、ウェル102の表層に配置されている。N型のドレイン領域104の下方には、当該ドレイン領域104を覆うように、ドレイン領域104より低濃度のN型のドリフト領域第4半導体層107が、ウェル102内に形成され、且つ、ソース領域105の方向に延伸している。一方、N型のソース領域105の下方には、当該ソース領域105、および、ボディコンタクト領域106を覆うように、当該ボディコンタクト領域106より低濃度のP型のボディ領域第5半導体層103が、ウェル102内に形成され、且つ、ドレイン領域104の方向に延伸している。即ち、ドリフト領域107とボディ領域103は、互いに近接するように、一方が他方の方向に向かって相互に延伸しているが、両領域が重なり合うことはなく、ゲート電極108の下方のウェル102を介して分離形成されている。尚、ボディコンタクト領域106は、ソース電極に印加される電圧をボディ領域103に供給する役割を有している。ここで、ゲート絶縁膜108は、絶縁膜108aと厚膜絶縁膜108bからなり、ドリフト領域107の上面において、一部が膜厚の厚い厚膜絶縁膜108bとなっている。尚、当該厚膜絶縁膜108bの膜厚は、絶縁膜108aが13~17nm程度であるのに対し、80nm~200nm程度である。ゲート電極110が、厚膜絶縁膜108bのボディ領域103側の境界図中の破線Aを跨ぐように、絶縁膜108a上および厚膜絶縁膜108b上に形成されている。更に、ドリフト領域107が、厚膜絶縁膜108bのボディ領域103側の境界図中の点線Aを超えて、ボディ領域103に向って延伸している。言い換えると、ドリフト領域107のボディ領域103側の端部の位置図中の破線Bの位置が、厚膜絶縁膜108bのボディ領域103側の境界図中の破線Aを基準として、ボディ領域103側にある。このような構造の場合、第1のトランジスタ1aは、ドリフト領域107がボディ領域103に近接して形成されるため、ドレイン電圧の増加とともに空乏層がボディ領域103側に広がる。このため、チャネル領域が狭くなり、ドレイン電圧の増加とともにドレイン電流が増加する電流電圧特性を示す。また、ゲート下での電界強度が高くなるため、低いオン抵抗が得られる代わりに、耐圧は低くなる。したがって、第1のトランジスタ1aは、出力回路用に好適な構造である。図2に、トランジスタ1aのドレイン電圧Vdソース電極112を基準としてドレイン電極111に印加する電圧に対して流れるドレイン電流Idとの関係を、ゲート電圧Vgが1V~5Vの場合に、夫々示す。一方、図1bにおいて、第2のトランジスタ1bは、ゲート電極110、ドレイン電極111、及び、ソース電極112を備え、N型のウェル102内に、N型のドレイン領域第1半導体層104、N型のソース領域第2半導体層105、P型のボディコンタクト領域第3半導体層106、N型のドリフト領域第4半導体層107、及び、P型のボディ領域第5半導体層103が形成され、第1のトランジスタ1aと同様の構造をしている。しかしながら、ドリフト領域107が、厚膜絶縁膜108bの下方を超えてまで、ボディ領域103に向って延伸してはいない点において、図1aに示す第1のトランジスタ1aと相違する。言い換えると、第2のトランジスタ1bにおいて、ドリフト領域107のボディ領域103側の端部の位置図中の破線Bの位置が、厚膜絶縁膜108bのボディ領域103側の境界図中の破線Aを基準として、ドレイン領域104側にある。このような構造の場合、第2のトランジスタ1bは、ドリフト領域107がボディ領域103と十分に離間して形成されているため、ボディ領域103内に空乏層が形成されることはなく、ドレイン電圧の変化に対して平坦なドレイン電流の特性を示す。したがって、第2のトランジスタ1bは、アナログ回路用に好適な構造である。図3に、トランジスタ1bのドレイン電圧Vdソース電極112を基準としてドレイン電極111に印加する電圧に対して流れるドレイン電流Idとの関係を、ゲート電圧Vgが1V~5Vの場合に、夫々示す。図4に、上記トランジスタ1a及び1bにおける、ドリフト領域107の延伸範囲図1中の破線Aの位置を基準とした破線Bの相対位置xとオフ耐圧との関係を、図5にオン抵抗との関係を、夫々、x=0の値に対する比として示す。尚、図4及び図5において、x<0の領域が、ドリフト領域107が厚膜絶縁膜108bの下方を超えてボディ領域103に向って延伸している場合であり、図1aに示す第1トランジスタの構成に相当する。一方、x>0の領域が、ドリフト領域107の延伸範囲が厚膜絶縁膜108bのボディ領域103側の境界より内側の場合であり、図1bに示す第2トランジスタ1bの構成に相当する。また、図4及び図5は、ゲート幅が40μmのLDMOSトランジスタにおける実験結果であり、x=0において、オフ耐圧BVdssが30Vで、オン抵抗Ronが150Ωの場合の結果である。また、厚膜絶縁膜108bの膜厚は120nmである。図4及び図5に示すように、ドリフト領域107が厚膜絶縁膜108bのボディ領域103側の境界より内側にある場合x>0には、オン抵抗が高くなるが、耐圧が向上する。一方、ドリフト領域を厚膜絶縁膜108bのボディ領域103側の境界を超えて延伸させた場合x<0には、耐圧が低くなるが、低オン抵抗となる。一般的なLDMOSトランジスタのゲート駆動電圧は、1.8~6V程度なので、出力回路用LDMOSトランジスタの耐圧よりも6V程度高い耐圧が、ブートストラップ回路用のLDMOSトランジスタに要求されるが、図4及び図5に示すように、ドリフト領域107の延伸範囲を厚膜絶縁膜108bのボディ領域103側の境界より内側に設定することで、所望の耐圧を得ることができる。例として、出力回路用トランジスタ第1のトランジスタ1aのxをx=-0.3[μm]以下に設定し、アナログ回路用トランジスタ第2のトランジスタ1bのxをx=0.3[μm]以上に設定することで、出力回路用トランジスタよりも1.2倍以上高い耐圧を、アナログ回路用トランジスタに対して確保でき、アナログ回路用トランジスタの3/4以下のオン抵抗を、出力回路用トランジスタに対して確保できる。以下に、本発明装置1の製造方法につき、図面を参照して詳細に説明する。図6~図14は本発明の半導体装置の製造方法を模式的に示す工程断面図である。先ず、図6a、bに示すように、公知のフォトリソグラフィー技術により、基板101上の所定の領域に開口部を有するレジストパターン121を形成後、公知のイオン注入技術により、N型不純物のイオン注入を行い、N型のウェル102を、第1のトランジスタ1aの形成領域図6a、第2のトランジスタ1bの形成領域図6bに夫々形成する。このとき、基板表面には犠牲酸化膜120が形成されている。次に、図7a、bに示すように、公知のフォトリソグラフィー技術により、基板101上の所定の領域に開口部を有するレジストパターン122を形成後、公知のイオン注入技術により、P型不純物のイオン注入を行い、P型のボディ領域103を、第1のトランジスタ1aの形成領域図7a、第2のトランジスタ1bの形成領域図7bに夫々形成する。次に、図8a、bに示すように、公知のフォトリソグラフィー技術により、基板101上の所定の領域に開口部を有するレジストパターン123を形成後、公知のイオン注入技術により、N型不純物のイオン注入を行い、N型のドリフト領域107を形成する。このとき、レジストパターン123により設定される開口部の幅を、第1のトランジスタ1aの形成領域図8aと第2のトランジスタ1bの形成領域図8bにおいて異ならせ、第1のトランジスタ1aにおいて形成されるドリフト領域107が、第2のトランジスタ1aにおいて形成されるドリフト領域107よりも、ボディ領域103に向かって近接して形成されるように、開口部の大きさを設定する。次に、図9a、bに示すように、窒化シリコン膜124を全面に堆積後、公知のフォトリソグラフィー技術により、素子分離領域に開口部を有するレジストパターン125を形成し、公知のエッチング技術により素子分離領域に形成された窒化シリコン膜124を除去する。その後、図10a,bに示すように、第1のトランジスタ1aの素子分離領域図10aと第2のトランジスタ1bの素子分離領域図10bに、夫々、熱酸化により素子分離膜113を形成する。そして、素子分離膜113の形成後、各トランジスタ形成領域上の窒化シリコン膜124、及び、犠牲酸化膜120を除去する。次に、図11a、bに示すように、熱酸化法により、第1のトランジスタ1aの形成領域図11aと第2のトランジスタ1bの形成領域図11bに、厚膜の酸化膜を、例えば120nmの膜厚となるように全面に形成する。その後、公知のフォトリソグラフィー技術およびエッチング技術により、各トランジスタ形成領域上の所定の領域を覆うレジストパターンを用いて酸化膜をエッチングすることで、当該所定の領域においてのみ厚膜の酸化膜を残存させる。その後、全面の熱酸化を行い例えば15nmのゲート酸化膜を成長させることにより、各トランジスタ形成領域上に形成されるゲート絶縁膜が、当該所定の領域において厚膜絶縁膜108bとなり、他の領域においては薄膜化した絶縁膜108aとなる。ここで、厚膜絶縁膜を残存させる所定の領域は、その少なくとも一部がドリフト領域107上にあるように設定されるが、第1のトランジスタ1aの形成領域図11aにおいては、ボディ領域103に向かう方向において、下方に形成されるドリフト領域107に覆われるように、一方、第2のトランジスタ1bの形成領域図11bにおいては、ボディ領域103に向かう方向において、下方に形成されるドリフト領域107を跨ぐように、夫々、設定される。次に、図12a、bに示すように、ゲート電極材料例えば、ポリシリコンを全面に堆積後、公知のフォトリソグラフィー技術およびエッチング技術により、第1のトランジスタ1aの形成領域図12aと第2のトランジスタ1bの形成領域図12bに、夫々、絶縁膜108aと厚膜絶縁膜108bとのボディ領域103側の境界を跨ぐよう所定の領域にゲート電極110を形成する。次に、図13a、bに示すように、公知のフォトリソグラフィー技術により、ボディ領域103内の所定の領域に開口部を有するレジストパターン126を形成後、公知のイオン注入技術により、P型不純物のイオン注入を行い、ボディ領域103より高濃度のP型のボディコンタクト領域106を、第1のトランジスタ1aの形成領域図13a、及び、第2のトランジスタ1bの形成領域図13bに、夫々形成する。次に、図14a、bに示すように、公知のフォトリソグラフィー技術により、ボディ領域103内の所定の領域、及び、ドリフト領域107内の所定の領域に開口部を有するレジストパターン127を形成後、公知のイオン注入技術により、N型不純物のイオン注入を行い、ドリフト領域107より高濃度のN型のドレイン領域104、及び、N型のソース領域105を、第1のトランジスタ1aの形成領域図14a、及び、第2のトランジスタ1bの形成領域図14bに、夫々形成する。レジストパターン127を除去後、層間絶縁膜115を全面に堆積し、その後、当該層間絶縁膜115及び絶縁膜108aを貫通し、ドレイン領域104と接続するコンタクトプラグ114a、及び、当該層間絶縁膜115及び絶縁膜108aを貫通し、ソース領域103及びボディコンタクト領域105と接続するコンタクトプラグ114bを、夫々、公知の半導体プロセス技術により形成する。その後、コンタクトプラグ114a上にドレイン電極111を、コンタクトプラグ114b上にソース電極112を形成することで、図1に示す第1のトランジスタ1aと第2のトランジスタ1bが形成される。上記図6~図14に示す製造工程により形成されるトランジスタ1a、1bは、図11に示したように、トランジスタ1a、1bの形成領域の全面を酸化することで厚膜絶縁膜108bを全面に形成し、その後、全面の熱酸化により薄膜の絶縁膜108aを形成する。このため、厚膜絶縁膜108b下に成長する酸化膜の膜厚と、シリコン露出面において成長する酸化膜の膜厚とは、厳密に言えば異なるもののその差はわずかであり、ドリフト領域107、ウェル102、ボディ領域103の夫々とゲート絶縁膜108a、108bとの接触面が、全て、実質的に同一の平面上にあるとみなせる。この結果、ソース領域103からドレイン領域104へ至る電流経路が一直線状となり、電子正孔の走行経路が短くなるため、オン抵抗の低いトランジスタ1a、1bを実現できる。第2実施形態本発明の一実施形態に係る半導体装置以下、適宜本発明装置2と称すについて、デバイス構造の模式図を、図15に示す。本発明装置2は、本発明装置1と同様、同一の基板101上に、出力回路用の第1のトランジスタ2aと、アナログ回路用の第2のトランジスタ2bが、P型の当該基板101上に形成されたN型のウェル102上に夫々形成されてなる。また、第1のトランジスタ2a、第2のトランジスタ2bともに、ゲート電極110、ドレイン電極111、及び、ソース電極112を備え、N型のウェル102内に、N型のドレイン領域第1半導体層104、N型のソース領域第2半導体層105、P型のボディコンタクト領域第3半導体層106、N型のドリフト領域第4半導体層107、及び、P型のボディ領域第5半導体層103が形成され、本発明装置1と同様、ドリフト領域107の延伸範囲が、第1のトランジスタ2aと第2のトランジスタ2bとで異なっている。しかしながら、本発明装置2は、ドリフト領域107上に形成される厚膜絶縁膜108cが、より厚膜の絶縁膜250nm以上により構成されている点で、上述の第1実施形態に係る本発明装置1と相違する。絶縁膜108cをより厚膜化することで、ドレイン領域104とボディ領域103に逆バイアス印化時の電界を大幅に緩和することができるため、更なる高耐圧化が可能となる。尚、本実施形態において、厚膜絶縁膜108cは、後述するように素子分離膜LOCOS113の形成と同時に、同一工程で形成される。したがって、厚膜絶縁膜108cは、素子分離膜113と材料、膜厚が同一であり、輪郭部において同一の深さ方向の断面形状を有している。以下に、本発明装置2の製造方法について説明する。先ず、図6~図8に示した本発明装置1の製造工程と同様、公知のフォトリソグラフィー技術およびイオン注入技術により、N型のウェル102、P型のボディ領域103、及び、N型のドリフト領域107を、第1のトランジスタ2aの形成領域、第2のトランジスタ2bの形成領域に、夫々形成する。ここまでは第1実施形態に示す製造方法と共通であり、詳細な説明は割愛する。次に、図16a、bに示すように、窒化シリコン膜124を全面に堆積後、公知のフォトリソグラフィー技術により、素子分離領域およびトランジスタ2a、2bの形成領域内の一部の所定の領域に開口部を有するレジストパターン128を形成し、公知のエッチング技術により素子分離領域および当該所定の領域に形成された窒化シリコン膜124を除去する。このとき、第1のトランジスタ2aの形成領域図16a内に形成される開口部については、ボディ領域103に向かう方向において、ドリフト領域107の上面を開口するようにレジストパターン128の形状を設定し、第2のトランジスタ2bの形成領域図16b内に形成される開口部については、ボディ領域103に向かう方向において、ドリフト領域107とウェル2の双方の上面を跨いで開口するように、レジストパターン128の形状を設定する。次に、図17a,bに示すように、公知の半導体プロセス技術により、開口部の露出面を熱酸化させ、厚膜の酸化膜を成長させる。この結果、素子分離膜113が形成されるとともに、第1のトランジスタ2aの形成領域図17a、及び、第2のトランジスタ2bの形成領域図17bに厚膜絶縁膜108cが形成される。そして、当該厚膜絶縁膜108c、及び、素子分離膜113の形成後、各トランジスタ形成領域上に残存する窒化シリコン膜124、及び、犠牲酸化膜120を除去する。その後、図18a,bに示すように、第1のトランジスタ2aの形成領域図18a、及び、第2のトランジスタ2bの形成領域図18bの全面を熱酸化し、圧膜絶縁膜108cよりも薄膜の絶縁膜108aを形成する。以降の製造工程については、第一実施形態の図12~図14に示す工程と略同様であり、ゲート電極110を形成し、ボディコンタクト領域106、ドレイン領域104、ソース領域105を、夫々イオン注入により形成し、更に、層間絶縁膜115を堆積後、コンタクトプラグ114a、114bを形成し、コンタクトプラグ114a上にドレイン電極111を、コンタクトプラグ114b上にソース電極112を形成することで、図15に示す第1のトランジスタ2aと第2のトランジスタ2bが形成される。上記製造方法では、厚膜絶縁膜108cを形成するための製造工程を別途増加させることなく、耐圧に優れた第1及び第2のトランジスタを搭載することができる。以上、本発明に依れば、製造工程の増加を抑制しつつ、出力回路用の第1のトランジスタ、及び、アナログ回路用の第2のトランジスタを備え、夫々のトランジスタが出力回路用、アナログ回路用の何れかに特性が最適化されている半導体装置を、低コストで実現することが可能となる。以下に、別実施形態について説明する。1上記実施形態では、第1のトランジスタ1a2a、第2のトランジスタ1b2bがともにNチャネルLDMOSトランジスタである場合を例として説明したが、本発明はこれに限られるものではない。PチャネルLDMOSトランジスタの場合も、ウェル102、ボディ領域103、ドレイン領域104、ソース領域105、ボディコンタクト領域106の導電型を逆にすることで、当然に実現可能である。2上記第1実施形態では、厚膜絶縁膜108bを形成するにあたって、トランジスタ形成領域の全面を熱酸化後、厚膜絶縁膜108bが形成される領域以外の酸化膜をエッチングにより除去し、その後、更に全面の熱酸化により厚膜絶縁膜108bよりも膜厚の薄い絶縁膜108aを形成しているが、エッチング除去後、更に別の絶縁膜を全面に堆積させることによっても、絶縁膜108aを形成することができる。また、厚膜絶縁膜108bを別途堆積後、パターニングにより形成することも可能である。例えば、トランジスタ形成領域の全面に絶縁膜108aを熱酸化により形成後、別の第2絶縁膜例えば、窒化シリコン膜を全面に堆積し、厚膜絶縁膜108bの形成領域を覆うレジストパターンで当該第2絶縁膜をエッチングにより除去することで、厚膜絶縁膜108bを形成することができる。これらの方法で絶縁膜108aを形成することで、トランジスタ1a、1bは、ドリフト領域107、ウェル102、及びボディ領域103の夫々と、ゲート絶縁膜108a又は108bとの接触面が、全て、同一の平面上にある。この結果、ソース領域103からドレイン領域104へ至る電流経路が一直線状となり、電子正孔の走行経路が短くなるため、オン抵抗の低いトランジスタ1a、1bを実現できる。"