"第1の電源電圧で動作する第1の回路と、前記第1の電源電圧よりも低い第2の電源電圧で動作する第2の回路とを有する出力回路と、外部クロック信号に基づき、前記出力回路の動作タイミングを制御する第1の内部クロック信号を生成する位相同期回路とを備え、前記位相同期回路は、前記第2の電源電圧で動作する回路を含む一方、前記第1の電源電圧で動作する回路を含まないことを特徴とする半導体装置。前記位相同期回路は、前記第1の内部クロック信号を遅延させるフィードバック回路と、前記外部クロック信号と前記フィードバック回路の出力信号とに基づいて前記第1の内部クロック信号を生成する内部クロック信号生成回路とを有することを特徴とする請求項1に記載の半導体装置。前記位相同期回路は、前記第1の内部クロック信号と同期した第2の内部クロック信号も生成し、前記半導体装置は、前記第2の内部クロック信号を受けて動作するレイテンシカウンタをさらに備えることを特徴とする請求項1又は2に記載の半導体装置。前記第1の内部クロック信号と前記第2の内部クロック信号とは同一の信号であることを特徴とする請求項3に記載の半導体装置。前記半導体装置は、外部から供給されるリードコマンドに応じて第1の内部リードコマンドを生成し、前記レイテンシカウンタに供給するコマンドデコーダをさらに備え、前記レイテンシカウンタは、前記第2の内部クロック信号の1クロックごとに順次活性化する複数の出力ゲート信号を生成するゲート制御信号生成部と、前記複数の出力ゲート信号のそれぞれを遅延させることにより複数の入力ゲート信号を生成する遅延回路部と、前記複数の出力ゲート信号のうち、前記第1の内部リードコマンドが供給されたときに活性化していた前記入力ゲート信号に予め対応付けられた前記出力ゲート信号が次に活性化したことに応じて、第2の内部リードコマンドの生成を開始するコマンド信号ラッチ部とを有することを特徴とする請求項3又は4に記載の半導体装置。前記遅延回路部は、前記第2の電源電圧で動作する回路を含む一方、前記第1の電源電圧で動作する回路を含まないことを特徴とする請求項5に記載の半導体装置。前記半導体装置は、前記第2の内部リードコマンドに同期してリードデータの出力を開始するFIFO回路をさらに備え、前記出力回路は、前記FIFO回路が出力した前記リードデータを外部に出力することを特徴とする請求項5又は6に記載の半導体装置。前記第1の回路は、データ入出力端子に共通に接続された1又は複数のバッファ回路を有し、前記第2の回路は、前記1又は複数のバッファ回路のうちの少なくとも1つのインピーダンスを制御するインピーダンス制御回路を含むことを特徴とする請求項1乃至7のいずれか一項に記載の半導体装置。前記第1の回路は、前記1又は複数のバッファ回路のうちの少なくとも1つのスルーレートを調整するスルーレート調整回路をさらに含むことを特徴とする請求項8に記載の半導体装置。前記出力回路は、前記第2の回路から出力される信号の振幅値を、前記第2の電源電圧から前記第1の電源電圧に変換するレベルシフト回路をさらに有することを特徴とする請求項1乃至9のいずれか一項に記載の半導体装置。請求項1乃至10のいずれか一項に記載の半導体装置と、前記半導体装置に前記外部クロック信号を供給するとともに、前記出力回路の出力信号を受けるコントローラとを備えることを特徴とするデータ処理システム。第1の内部クロック信号に基づいて第2の内部クロック信号を生成する位相同期回路と、前記第1の内部クロック信号に基づいて第3の内部クロック信号を生成するタイミング発生回路と、前記第3の内部クロック信号に同期して第1の内部リードコマンドを出力するコマンドデコーダと、前記第2の内部クロック信号と前記第1の内部リードコマンドとに基づいて第2の内部リードコマンドを生成するレイテンシカウンタと、データ入出力端子に接続され、かつ第1の電源電圧で動作する第1の回路、及び、前記第1の回路に接続され、かつ前記第1の電源電圧よりも低い第2の電源電圧で動作する第2の回路を有し、前記第2のリードコマンドに応じたタイミングで前記第2の回路に供給されたデータを、前記第1の回路を経由して前記データ入出力端子から出力する出力回路とを備え、前記位相同期回路、前記タイミング発生回路、及び前記コマンドデコーダは、前記第2の電源電圧で動作する回路を含む一方、前記第1の電源電圧で動作する回路を含まないことを特徴とする半導体装置。前記位相同期回路は、前記第2の内部クロック信号を遅延させるフィードバック回路と、前記第1の内部クロック信号と前記フィードバック回路の出力信号とに基づいて前記第2の内部クロック信号を生成する内部クロック信号生成回路とを有することを特徴とする請求項12に記載の半導体装置。前記レイテンシカウンタは、前記第2の内部クロック信号の1クロックごとに順次活性化する複数の出力ゲート信号を生成するゲート制御信号生成部と、前記複数の出力ゲート信号のそれぞれを遅延させることにより複数の入力ゲート信号を生成する遅延回路部と、前記複数の出力ゲート信号のうち、前記第1の内部リードコマンドが供給されたときに活性化していた前記入力ゲート信号に予め対応付けられた前記出力ゲート信号が次に活性化したことに応じて、前記第2の内部リードコマンドの生成を開始するコマンド信号ラッチ部とを有することを特徴とする請求項12又は13に記載の半導体装置。前記遅延回路部は、前記第2の電源電圧で動作する回路を含む一方、前記第1の電源電圧で動作する回路を含まないことを特徴とする請求項14に記載の半導体装置。前記第1の回路は、前記データ入出力端子に共通に接続された1又は複数のバッファ回路を有し、前記第2の回路は、前記1又は複数のバッファ回路のうちの少なくとも1つのインピーダンスを制御するインピーダンス制御回路を含むことを特徴とする請求項12乃至15のいずれか一項に記載の半導体装置。前記第1の回路は、前記1又は複数のバッファ回路のうちの少なくとも1つのスルーレートを調整するスルーレート調整回路をさらに含むことを特徴とする請求項16に記載の半導体装置。前記出力回路は、前記第2の回路から出力される信号の振幅値を、前記第2の電源電圧から前記第1の電源電圧に変換するレベルシフト回路をさらに有することを特徴とする請求項12乃至17のいずれか一項に記載の半導体装置。請求項12乃至18のいずれか一項に記載の半導体装置と、前記半導体装置に外部クロック信号を供給するとともに、前記出力回路の出力信号を受けるコントローラとを備え、前記半導体装置は、前記外部クロック信号に基づいて前記第1の内部クロック信号を生成するクロック入力回路をさらに備えることを特徴とするデータ処理システム。ところで、レイテンシカウンタを用いる半導体装置で内部電圧を用いる場合、入力ゲート信号CITに同期して内部リードコマンドMDRDTを取り込む際のマージンレイテンシカウンタのラッチマージンが低下し、結果として取り込みに失敗してしまう可能性がある。以下、詳しく説明する。上述したように、内部クロック信号LCLKはDLL回路で生成される。DLL回路は、出力回路と同等の遅延を生ずるように調整されたフィードバック回路と、フィードバック回路の出力タイミングが後述する内部クロック信号PreCLKと同期するように内部クロック信号LCLKを調整する回路とを含んで構成される。したがって、内部クロック信号LCLKの位相は、フィードバック回路の遅延時間によって変動する。一方、内部リードコマンドMDRDTは、コマンドデコーダによって生成される。コマンドデコーダは、リードコマンドREADを受けるコマンド入力回路からリードコマンドREADの供給を受け、これに基づいて内部リードコマンドMDRDTを生成し、次に説明する内部クロック信号ICKに同期したタイミングで出力する。内部クロック信号PreCLK及び内部クロック信号ICKは、それぞれ次のようにして生成される。すなわち、まず、外部クロック信号を受けるクロック入力回路が、外部クロック信号に基づいて内部クロック信号PreCLKを生成する。DLL回路には、この内部クロック信号PreCLKが供給される。内部クロック信号PreCLKはタイミング発生回路にも供給され、内部クロック信号ICKに変換される。コマンドデコーダには、この内部クロック信号ICKが供給される。内部電圧を用いる場合、ここまでに挙げた回路のうち、DLL回路、コマンドデコーダ、タイミング発生回路、及びレイテンシカウンタは、原則として内部電圧のみで動作するように構成される。消費電力を削減するためである。一方、内部電圧を用いる場合であっても、クロック入力回路及びコマンド入力回路は、外部電圧で動作する回路を含んで構成される。振幅値が外部電圧に等しい信号を外部から受け付けるためである。また、DLL回路内のフィードバック回路にも、例外的に、外部電圧で動作する回路が含まれる。これは、リードデータを外部に出力する出力回路には、外部電圧で動作する回路を含まざるを得ないことによるものである。ここで、外部電圧に変動が発生したと仮定する。すると、ここまでに説明した各クロック信号のうち少なくとも内部クロック信号PreCLK及び内部クロック信号LCLKに、位相の変動が生ずる。これらを生成するクロック入力回路とDLL回路に、外部電圧で動作する回路が含まれているからである。内部クロック信号PreCLKは内部リードコマンドMDRDTと入力ゲート信号CITとに共通なので、たとえ位相に変動が生じても、少なくともレイテンシカウンタのラッチマージンに影響が波及することはない。一方、内部クロック信号LCLKの位相に変動が生ずると、入力ゲート信号CITのみに位相の変動が生じ、内部リードコマンドMDRDTにはそのような変動は生じない。その結果、内部リードコマンドMDRDTの位相と入力ゲート信号CITの位相がずれ、レイテンシカウンタのラッチマージンが低下してしまうことになる。このように、外部電圧が変動すると、内部リードコマンドMDRDTは変化しない一方、入力ゲート信号CITの位相に変動が発生することから、レイテンシカウンタのラッチマージンが低下してしまう。場合によっては内部リードコマンドMDRDTの取り込みに失敗してしまう可能性もあるため、外部電圧の変動に伴うラッチマージンの低下を抑制する技術が望まれている。本発明による半導体装置は、第1の電源電圧で動作する第1の回路と、前記第1の電源電圧よりも低い第2の電源電圧で動作する第2の回路とを有する出力回路と、外部クロック信号に基づき、前記出力回路の動作タイミングを制御する第1の内部クロック信号を生成する位相同期回路とを備え、前記位相同期回路は、前記第2の電源電圧で動作する回路を含む一方、前記第1の電源電圧で動作する回路を含まないことを特徴とする。また、本発明によるデータ処理システムは、前記半導体装置と、前記半導体装置に前記外部クロック信号を供給するとともに、前記出力回路の出力信号を受けるコントローラとを備えることを特徴とする。本発明の他の一側面による半導体装置は、第1の内部クロック信号に基づいて第2の内部クロック信号を生成する位相同期回路と、前記第1の内部クロック信号に基づいて第3の内部クロック信号を生成するタイミング発生回路と、前記第3の内部クロック信号に同期して第1の内部リードコマンドを出力するコマンドデコーダと、前記第2の内部クロック信号と前記第1の内部リードコマンドとに基づいて第2の内部リードコマンドを生成するレイテンシカウンタと、データ入出力端子に接続され、かつ第1の電源電圧で動作する第1の回路、及び、前記第1の回路に接続され、かつ前記第1の電源電圧よりも低い第2の電源電圧で動作する第2の回路を有し、前記第2のリードコマンドに応じたタイミングで前記第2の回路に供給されたデータを、前記第1の回路を経由して前記データ入出力端子から出力する出力回路とを備え、前記位相同期回路、前記タイミング発生回路、及び前記コマンドデコーダは、前記第2の電源電圧で動作する回路を含む一方、前記第1の電源電圧で動作する回路を含まないことを特徴とする。また、本発明の他の一側面によるデータ処理システムは、前記半導体装置と、前記半導体装置に外部クロック信号を供給するとともに、前記出力回路の出力信号を受けるコントローラとを備え、前記半導体装置は、前記外部クロック信号に基づいて前記第1の内部クロック信号を生成するクロック入力回路をさらに備えることを特徴とする。本発明によれば、位相同期回路が第1の電源電圧で動作する回路を含まないことから、第1の電源電圧の変動による内部クロックの位相の変動が防止される。したがって、第1の電源電圧の変動に伴うレイテンシカウンタのラッチマージンの低下が抑制される。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図1は、本発明の好ましい実施の形態による半導体装置10の全体構成を示すブロック図である。本実施の形態による半導体装置10はシンクロナスDRAMであり、外部端子として、クロック端子11a,11b、クロックイネーブル端子11c、コマンド端子12a~12e、リセット端子13、アドレス端子14、データ入出力端子15、電源端子16a,16b,17a,17b、及びキャリブレーション端子18を備えている。クロック端子11a,11bはそれぞれ外部クロック信号CK,/CKが供給される端子であり、クロックイネーブル端子11cはクロックイネーブル信号CKEが入力される端子である。供給された外部クロック信号CK,/CK及びクロックイネーブル信号CKEは、クロック入力回路21に供給される。本明細書において信号名の先頭に/が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、クロック信号CK,/CKは互いに相補の信号である。クロック入力回路21の出力である内部クロック信号PreCLKは、タイミング発生回路22及びDLL回路23位相同期回路に供給される。タイミング発生回路22は、内部クロック信号PreCLKに基づいて内部クロック信号ICKを生成し、これをデータ出力系の回路を除く各種内部回路に供給する役割を果たす。また、DLL回路23は内部クロック信号LCLKOET第1の内部クロック信号及び内部クロック信号LCLKOEFT第2の内部クロック信号を生成し、内部クロック信号LCLKOETをデータ出力系の各回路に、内部クロック信号LCLKOEFTをレイテンシカウンタ55にそれぞれ供給する役割を果たす。なお、内部クロック信号LCLKOEFTは、DLL回路23の内部で内部クロック信号LCLKOETを分岐して出力した信号であり、原則として内部クロック信号LCLKOETと同一の信号である。ただし、DLL回路23の内部に遅延回路を設けることにより、内部クロック信号LCLKOETに対して若干遅延した信号としてもよい。DLL回路23は、内部クロック信号LCLKOETの位相を、クロック信号CK,/CKに基づいて制御する機能を有している。具体的には、後述するデータ入出力回路78が、内部クロック信号LCLKOETに同期してデータ入出力端子15からリードデータDQを出力するにあたり、データ入出力端子15におけるリードデータDQの位相がクロック信号CK,/CKの位相と一致するよう、内部クロック信号LCLKOETの位相を制御する。DLL回路23については、後ほどより詳しく説明する。なお、DLL回路23は常に使用されるわけではなく、モードレジスタ56へのセット内容に応じて、その使用の可否が選択される。つまり、モードレジスタ56にDLLオンモードがセットされている場合には、DLL回路23は使用状態とされ、内部クロック信号LCLKOETはクロック信号CK,/CKに対して位相制御される。一方、モードレジスタ56にDLLオフモードがセットされている場合には、DLL回路23は不使用状態とされ、内部クロック信号LCLKOETはクロック信号CK,/CKに対して位相制御されなくなる。モードレジスタ56によるDLL回路23の制御は、モード信号DLLdisによって行われる。コマンド端子12a~12eは、それぞれロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、ライトイネーブル信号/WE、チップセレクト信号/CS、及びオンダイターミネーション信号ODTが供給される端子である。これらのコマンド信号は、コマンド入力回路31を介して、コマンドデコーダ32に供給される。コマンドデコーダ32は、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドICMDを生成する回路である。生成される内部コマンドICMDは、内部クロックICKに同期した信号となる。コマンド信号がリードコマンドREADとして認識される信号であった場合には、コマンドデコーダ32は、内部コマンドICMDとしての内部リードコマンドMDRDT第1の内部リードコマンドを生成する。コマンドデコーダ32で生成された内部コマンドICMDは、ロウ系制御回路51、カラム系制御回路52、リード制御回路53、レイテンシカウンタ55、モードレジスタ56などに供給される。各種内部コマンドICMDのうち内部リードコマンドMDRDTは、少なくともレイテンシカウンタ55及びリード制御回路53に供給される。レイテンシカウンタ55は、内部リードコマンドMDRDTを遅延させることにより、内部リードコマンドDRC第2の内部リードコマンドを生成する回路である。遅延の量は、コマンド入力回路31にリードコマンドREADが供給されてから、モードレジスタ56に予め設定されたCASレイテンシCLが経過した後にリードデータDQが出力されることとなるように決定される。ここで、内部リードコマンドMDRDTは内部クロックICKに同期した信号である一方、レイテンシカウンタ55の出力である内部リードコマンドDRCは、内部クロック信号LCLKOETに同期している必要がある。そこで、レイテンシカウンタ55は、内部リードコマンドDRCを、内部クロック信号LCLKOEFTに同期して出力する。つまり、内部リードコマンドMDRDTの同期対象となるクロックを、内部クロックICKから内部クロック信号LCLKOEFTに乗せ替える役割も果たす。レイテンシカウンタ55についても、後ほどより詳しく説明する。アドレス端子14は、アドレス信号ADDが供給される端子である。アドレス端子14に供給されたアドレス信号ADDは、アドレス入力回路41を介して、アドレスラッチ回路42に供給される。アドレスラッチ回路42は、内部クロックICKに同期してアドレス信号ADDをラッチする回路である。アドレス信号ADDは、通常、メモリセルアレイ70内の1又は複数のメモリセルを特定する信号である。メモリセルアレイ70においては、複数のワード線WLと複数のビット線BLが交差しており、その交点にはメモリセルMCが配置されている。メモリセルアレイ70に隣接して配置されるセンス回路73にはビット線BLごとのセンスアンプSAが設けられており、複数のビット線BLはそれぞれ、センス回路73内の対応するセンスアンプSAに接続されている。なお、図1では、1本のワード線WL、1本のビット線BL、1個のセンスアンプSA、及び1個のメモリセルMCのみを示している。アドレス信号ADDは、ワード線WLを特定するロウアドレスと、ビット線BLセンスアンプSAを特定するカラムアドレスとを含んで構成される。アドレスラッチ回路42にラッチされたアドレス信号ADDのうち、ロウアドレスについてはロウ系制御回路51に供給され、カラムアドレスについてはカラム系制御回路52に供給される。モードレジスタセットにエントリーしている場合のアドレス信号ADDは、メモリセルではなく、同時期に入力されるコマンド信号に応じた所定の情報を示す信号となる。この場合、アドレスラッチ回路42にラッチされたアドレス信号ADDは、モードレジスタ56に供給される。ロウ系制御回路51は、ロウアドレスをロウデコーダ71に供給する回路である。ロウ系制御回路51は、欠陥のあるワード線を示すロウアドレスと、冗長ワード線を示すロウアドレスとを対応付けて記憶しており、アドレスラッチ回路42からロウアドレスが供給されると、そのロウアドレスが欠陥のあるワード線のものとして記憶しているロウアドレスと一致するか否かを判定する。一致しないと判定した場合には、アドレスラッチ回路42から供給されたロウアドレスをそのままロウデコーダ71に供給する。一方、一致すると判定した場合には、アドレスラッチ回路42から供給されたロウアドレスと対応付けて記憶している冗長ワード線を示すロウアドレスを、ロウデコーダ71に供給する。ロウデコーダ71は、メモリセルアレイ70に含まれる複数のワード線WLのうち、ロウ系制御回路51から供給されるロウアドレスに対応するワード線WLを選択する回路である。カラム系制御回路52は、カラムアドレスをカラムデコーダ72に供給する回路である。カラム系制御回路52は、欠陥のあるビット線を示すカラムアドレスと、冗長ビット線を示すカラムアドレスとを対応付けて記憶しており、アドレスラッチ回路42からカラムアドレスが供給されると、そのカラムアドレスが欠陥のあるビット線のものとして記憶しているカラムアドレスと一致するか否かを判定する。一致しないと判定した場合には、アドレスラッチ回路42から供給されたカラムアドレスをそのままカラムデコーダ72に供給する。一方、一致すると判定した場合には、アドレスラッチ回路42から供給されたカラムアドレスと対応付けて記憶している冗長ビット線を示すカラムアドレスを、カラムデコーダ72に供給する。カラムデコーダ72は、メモリセルアレイ70に含まれる複数のビット線BLのうち、カラム系制御回路52から供給されるカラムアドレスに対応するビット線BLに接続されたセンスアンプSAを選択する回路である。カラムデコーダ72によって選択されたセンスアンプSAは、データアンプ74に接続される。データ入出力端子15は、リードデータDQの出力及びライトデータDQの入力を行うための端子であり、データ入出力回路78に接続されている。データ入出力回路78は、マルチプレクサ76及びFIFO回路75を介してデータアンプ74に接続される。リード動作時には、メモリセルアレイ70からFIFO回路75にプリフェッチされた複数のリードデータDQが、マルチプレクサ76及びデータ入出力回路78を介して、データ入出力端子15からバースト出力される。ライト動作時には、データ入出力端子15にバースト入力された複数のライトデータDQが、データ入出力回路78及びマルチプレクサ76を介してFIFO回路75にプリフェッチされ、メモリセルアレイ70に同時に書き込まれる。データ入出力回路78のインピーダンスは、モードレジスタ56に予め設定される。設定された値は、インピーダンス設定コードRonとして、モードレジスタ56からデータ入出力回路78に供給される。詳しくは後述するが、データ入出力回路78は、このインピーダンス設定コードRonに従って、自身のインピーダンスを調整する機能を有している。データ入出力回路78についても、後ほどより詳しく説明する。リード時のFIFO回路75の動作は、リード制御回路53によって制御される。リード制御回路53は、コマンドデコーダ32から内部リードコマンドMDRDTが供給されると、内部クロック信号ICKに同期したタイミングで、FIFO回路75にリードデータDQの出力を指示する回路である。FIFO回路75には、レイテンシカウンタ55によって生成される内部リードコマンドDRCも供給される。FIFO回路75は、リード制御回路53からリードデータDQの出力を指示されると、内部リードコマンドDRCに同期したタイミングで、リードデータDQの出力を開始する。マルチプレクサ76は、クロック分割回路77から供給される相補の内部クロック信号LCLKOEDT,LCLKOEDBに同期して動作するよう構成される。クロック分割回路77は、DLL回路23から内部クロック信号LCLKOETの供給を受け、これに基づいて相補の内部クロック信号LCLKOEDT,LCLKOEDBを生成する回路である。電源端子16a,16bは、それぞれ外部電圧VDD第1の電源電圧及び外部電圧VSSが供給される端子であり、内部電圧発生回路60及びデータ入出力回路78に接続されている。内部電圧発生回路60は、外部電圧VDD,VSSから内部電圧VPERI第2の電源電圧その他の各種内部電圧を生成する回路である。内部電圧VPERIは、外部電圧VDDよりも低い電圧である。電源端子17a,17bは、それぞれ外部電圧VDDQ及び外部電圧VSSQが供給される端子であり、データ入出力回路78に接続されている。外部電圧VDDQ及び外部電圧VSSQの各電位は、それぞれ外部電圧VDD及び外部電圧VSSの各電位と等しくなっている。外部電圧VDD及び外部電圧VSSとは別に外部電圧VDDQ及び外部電圧VSSQを供給しているのは、電源配線を通じてノイズが拡散することを防止するためである。半導体装置10では、少なくともタイミング発生回路22、DLL回路23、レイテンシカウンタ55、クロック分割回路77、マルチプレクサ76、及びコマンドデコーダ32は、それぞれ内部電圧VPERIで動作するよう構成され、外部電圧VDD,VDDQで動作する回路を含まない。このように、相対的に高い外部電圧VDDではなく相対的に低い内部電圧VPERIを使用することで、消費電力の低減を実現している。一方、少なくともデータ入出力回路78は、内部電圧VPERIで動作する回路第1の回路と、外部電圧VDD,VDDQで動作する回路第2の回路との両方を含んで構成される。これは、データ入出力端子15から出力されるリードデータDQの振幅値を、外部電圧VDDに合わせる必要があるためである。第1の回路と第2の回路の間には、信号の振幅値を変換するレベルシフト回路が挿入される。詳しくは後述する。キャリブレーション端子18は、キャリブレーション用の外部抵抗不図示が接続される端子であり、キャリブレーション回路66に接続されている。キャリブレーション回路66は、データ入出力回路78内の後述する単位バッファと同じ回路構成を有するレプリカバッファを有している。単位バッファ1個当たりのインピーダンスは例えば240Ωと決められているが、外気温や電源電圧の変化等により若干変動する場合がある。キャリブレーション回路66は、この変動をキャンセルするためのインピーダンスコードZQCODEを生成し、データ入出力回路78に供給する回路である。キャリブレーション端子18に接続される図示しない外部抵抗は、単位バッファのインピーダンスの設計値例えば240Ωと同じインピーダンスをもった抵抗となる。キャリブレーション回路66は、この外部抵抗の抵抗値とレプリカバッファのインピーダンスとを一致させる動作キャリブレーション動作を行うことで、インピーダンスコードZQCODEを生成する。以上が本実施の形態による半導体装置10の全体構成である。本発明の特徴はデータ入出力回路78及びDLL回路23の内部構成にある。そこで以下では、まず初めにデータ入出力回路78及びDLL回路23の内部構成について説明しながら、本発明に特徴的な構成について詳しく説明する。また、本発明により奏される効果は、外部電圧VDDの変動に伴うレイテンシカウンタ55のラッチマージンの低下が抑制される点第1の効果、並びに、DLL回路23内に外部電圧VDDで動作する回路を含まなくても、精度のよい内部クロック信号LCLKOETを得られる点第2の効果にある。第2の効果については、DLL回路23の内部構成を説明する際に、詳しく説明する。第1の効果については、本発明に特徴的な構成の説明を終えた後、レイテンシカウンタ55の構成について説明し、その動作を示す動作波形図を参照しながら、詳しく説明することにする。図2は、データ入出力回路78出力回路の構成を示すブロック図である。同図には、クロック分割回路77及びマルチプレクサ76についても表示している。同図に示すように、データ入出力回路78は、インバータ431,441、NANDゲート回路432,433,442,443、インピーダンス制御回路511~513、レベルシフト回路520、スルーレート調整回路531~533、及び単位バッファ501~507バッファ回路を有している。マルチプレクサ76は、クロック分割回路77から供給される相補の内部クロック信号LCLKOEDT,LCLKOEDBを受け、FIFO回路75から供給されるリードデータDQからプルアップデータDQP及びプルダウンデータDQNを生成する回路である。プルアップデータDQP及びプルダウンデータDQNは、互いに同相の信号である。上述したように、マルチプレクサ76が内部電圧VPERIで動作するよう構成されていることから、プルアップデータDQP及びプルダウンデータDQNの振幅値は内部電圧VPERIに等しくなる。データ入出力回路78内の各回路は、3つのグループに分けられる。1つ目は、インバータ431,441、インピーダンス制御回路511、スルーレート調整回路531、及び単位バッファ501~504を含むグループである。2つ目は、NANDゲート回路432,442、インピーダンス制御回路512、スルーレート調整回路532、及び単位バッファ505,506を含むグループである。3つ目は、NANDゲート回路433,443、インピーダンス制御回路513、スルーレート調整回路533、及び単位バッファ507を含むグループである。2つ目と3つ目のグループは、モードレジスタ56から供給されるインピーダンス設定コードRonによって、互いに独立して無効化可能に構成される。1つ目のグループは、常に有効である。単位バッファ501~507は互いに同じインピーダンス例えば240Ωを持つように設計されており、かつデータ入出力端子15に共通接続されている。したがって、1又は複数のグループを有効化又は無効化することによって、データ入出力端子15に接続される外部コントローラから見た半導体装置10のインピーダンスを調節することが可能になる。各単位バッファのインピーダンスが240Ωであるとして具体的な例を挙げると、2つ目と3つ目のグループがいずれも無効化されている場合、インピーダンスは60Ω=240Ω/4となる。また、2つ目のグループが有効化され、3つ目のグループが無効化されている場合には、インピーダンスは40Ω=240Ω/6となる。3つ目のグループが有効化され、2つ目のグループが無効化されている場合には、インピーダンスは48Ω=240Ω/5となる。2つ目と3つ目のグループがいずれも有効化されている場合には、インピーダンスは34.3Ω≒240Ω/7となる。インピーダンス設定コードRonは、図2に示すように、第1の設定ビット40Tと第2の設定ビット48Tとを含んで構成される。このうち第1の設定ビット40Tは、2つ目のグループに属するNANDゲート回路432,442に供給され、第2の設定ビット48Tは、3つ目のグループに属するNANDゲート回路433,443に供給される。2つ目のグループに属するNANDゲート回路432,442には、それぞれプルアップデータDQPの反転信号及びプルダウンデータDQNの反転信号がさらに供給される。したがって、第1の設定ビット40Tがハイレベルである場合、すなわち2つ目のグループが有効化されている場合には、NANDゲート回路432から出力されるプルアップデータDQP2はプルアップデータDQPと同一の値となり、NANDゲート回路442から出力されるプルダウンデータDQN2はプルダウンデータDQNと同一の値となる。一方、第1の設定ビット40Tがロウレベルである場合、すなわち2つ目のグループが無効化されている場合には、プルアップデータDQP2及びプルダウンデータDQN2はともにハイレベルに固定される。同様に、3つ目のグループに属するNANDゲート回路432,442にも、それぞれプルアップデータDQPの反転信号及びプルダウンデータDQNの反転信号がさらに供給される。したがって、第2の設定ビット48Tがハイレベルである場合、すなわち3つ目のグループが有効化されている場合には、NANDゲート回路433から出力されるプルアップデータDQP3はプルアップデータDQPと同一の値となり、NANDゲート回路443から出力されるプルダウンデータDQN3はプルダウンデータDQNと同一の値となる。一方、第2の設定ビット48Tがロウレベルである場合、すなわち3つ目のグループが無効化されている場合には、プルアップデータDQP3及びプルダウンデータDQN3はともにハイレベルに固定される。1つ目のグループに属するインバータ431,441には、それぞれプルアップデータDQPの反転信号とプルアップデータDQNの反転信号のみが供給され、インピーダンス設定コードRonは供給されない。したがって、インバータ431から出力されるプルアップデータDQP1は常時プルアップデータDQPと同一の値を有し、インバータ441から出力されるプルダウンデータDQN1は常時プルダウンデータDQNと同一の値を有する。つまり、1つ目のグループは、常に有効化されている。プルアップデータDQP1及びプルダウンデータDQN1は、インピーダンス制御回路511に供給される。同様に、プルアップデータDQP2及びプルダウンデータDQN2はインピーダンス制御回路512に供給され、プルアップデータDQP3及びプルダウンデータDQN3はインピーダンス制御回路513に供給される。インピーダンス制御回路511~513は、それぞれが属するグループ内の単位バッファのインピーダンスを、設計値例えば240Ωに合わせる機能を有している。この機能により、例えば外気温や電源電圧が変化しても、各単位バッファのインピーダンスを設計値に合わせることが可能になる。以下、インピーダンス制御回路511の構成について、詳しく説明する。インピーダンス制御回路512,513については詳しく説明しないが、インピーダンス制御回路511と同様である。図3は、インピーダンス制御回路511の回路図である。同図に示すように、インピーダンス制御回路511は、プルアップデータDQP1とインピーダンスコードZQCODEとを受ける5つのOR回路540~544プルアップ論理回路と、プルダウンデータDQN1とインピーダンスコードZQCODEとを受ける5つのAND回路545~549プルダウン論理回路とによって構成されている。図3に示すように、インピーダンスコードZQCODEは、プルアップインピーダンス調整コードDRZQP1~DRZQP5とプルダウンインピーダンス調整コードDRZQN1~DRZQN5とから構成されている。このうちプルアップインピーダンス調整コードDRZQP1~DRZQP5はそれぞれOR回路540~544に供給される。また、プルダウンインピーダンス調整コードDRZQN1~DRZQN5はそれぞれAND回路545~549に供給される。かかる構成により、OR回路540~544それぞれの出力信号であるプルアップデータDQP11~DQP15の値は、対応するプルアップインピーダンス調整コードがハイレベルである場合にハイレベルに固定される。一方、対応するプルアップインピーダンス調整コードがロウレベルである場合には、プルアップデータDQP11~DQP15の値はプルアップデータDQP1に等しくなる。また、AND回路545~549それぞれの出力信号であるプルダウンデータDQN11~DQN15の値は、対応するプルダウンインピーダンス調整コードがロウレベルである場合にロウレベルに固定される。一方、対応するプルダウンインピーダンス調整コードがハイレベルである場合には、プルダウンデータDQN11~DQN15の値はプルダウンデータDQN1に等しくなる。インピーダンス制御回路511から出力されるプルアップデータDQP11~DQP15及びプルダウンデータDQN11~DQN15は、図2に示すように、レベルシフト回路520を介して、スルーレート調整回路531に供給される。同様に、インピーダンス制御回路512から出力されるプルアップデータDQP21~DQP25及びプルダウンデータDQN21~DQN25は、レベルシフト回路520を介して、スルーレート調整回路532に供給される。また、インピーダンス制御回路513から出力されるプルアップデータDQP31~DQP35及びプルダウンデータDQN31~DQN35は、レベルシフト回路520を介して、スルーレート調整回路533に供給される。レベルシフト回路520は、入力信号の振幅値をVPERIからVDDに変換する回路である。図2に示すように、インバータ431,441、NANDゲート回路432,433,442,443、及びインピーダンス制御回路511~513以上、第1の回路はいずれも内部電圧VPERIで動作するよう構成され、一方、スルーレート調整回路531~533及び単位バッファ501~507以上、第2の回路はいずれも外部電圧VDD外部電圧VDDQで動作するよう構成される。したがって、前者の出力信号プルアップデータDQP11~DQP15及びプルダウンデータDQN11~DQN15などを後者に供給する際には、振幅値をVPERIからVDDに変換する必要がある。レベルシフト回路520は、この変換を行うために設けられている。図4は、レベルシフト回路520の構成を示すブロック図である。同図にはインピーダンス制御回路511に対応する部分のみを示しているが、インピーダンス制御回路512,513に対応する部分も同様である。同図に示すように、レベルシフト回路520は、インピーダンス制御回路511~513の出力信号ごとに設けられる。各レベルシフト回路520は、互いに同一の構成を有している。図5は、レベルシフト回路520の構成を示すブロック図である。同図にはプルアップデータDQP11に対応するレベルシフト回路520のみを示しているが、他のレベルシフト回路520も同様である。図5に示すように、レベルシフト回路520は、2つのレベルシフト回路LV1,LV2と、プルアップデータDQP11を反転させるインバータ521と、レベルシフト回路LV1の出力を反転させるインバータ522とを含んでいる。これら2つのレベルシフト回路LV1,LV2は、互いに同じ回路構成を有している。レベルシフト回路LV1にはプルアップデータDQP11が反転されることなく入力され、レベルシフト回路LV2にはインバータ521によって反転されたプルアップデータDQPが入力される。そして、インバータ522によって反転されたレベルシフト回路LV1の出力と、レベルシフト回路LV2の出力は短絡され、プルアップデータDQP11Dとして出力される。なお、図5に示す例では、レベルシフト回路LV1にプルアップデータDQP11が反転されることなく入力されているが、レベルシフト回路LV1,LV2に相補の入力信号が供給される限り、レベルシフト回路LV1,LV2の前段に設けられる入力回路の回路構成は問わない。同様に、図5に示す例では、レベルシフト回路LV2の出力が反転されることなくインバータ522の出力に短絡されているが、レベルシフト回路LV1,LV2から出力される相補の出力信号が同相に変換された後に短絡される限り、レベルシフト回路LV1,LV2の後段に設けられる出力回路の回路構成は問わない。図6aはレベルシフト回路LV1の回路図であり、図6bはレベルシフト回路LV2の回路図である。ただし、これらの図には上述したインバータ521,522も示している。図6aに示すように、レベルシフト回路LV1は、ソースが電源端子16a外部電圧VDDに接続され、クロスカップルされたPチャンネル型MOSトランジスタ411,412と、ソースが電源端子17b外部電圧VSSに接続され、それぞれトランジスタ411,412に直列接続されたNチャンネル型MOSトランジスタ413,414とを備えている。トランジスタ413のゲート電極にはプルアップデータDQP11が供給され、トランジスタ414のゲート電極にはインバータ415を介したプルアップデータDQP11が供給される。そして、トランジスタ412とトランジスタ414の接続点からレベルシフトされた出力信号が取り出され、インバータ416,522を介してプルアップデータDQP11Dとして出力される。レベルシフト回路LV2も全く同じ回路構成を有している。つまり、図6bに示すように、ソースが電源端子16a外部電圧VDDに接続され、クロスカップルされたPチャンネル型MOSトランジスタ421,422と、ソースが電源端子16b外部電圧VSSに接続され、それぞれトランジスタ421,422に直列接続されたNチャンネル型MOSトランジスタ423,424とを備えている。トランジスタ423のゲート電極にはインバータ521を介したプルアップデータDQP11が供給され、トランジスタ424のゲート電極にはインバータ521,425を介したプルアップデータDQP11が供給される。そして、トランジスタ422とトランジスタ424の接続点からレベルシフトされた出力信号が取り出され、インバータ426を介してプルアップデータDQP11Dとして出力される。そして、図5に示したように、レベルシフト回路LV2の出力と、インバータ522を介したレベルシフト回路LV1の出力は短絡される。これにより、レベルシフト回路LV1,LV2の出力が合成され、プルアップデータDQP11Dの波形は合成された波形となる。プルアップデータDQP11Dは、図2に示したように、スルーレート調整回路531に供給される。スルーレート調整回路531~533は、それぞれが属するグループ内の単位バッファのスルーレートを、上述したインピーダンスコードZQCODEに基づいて調整する回路である。インピーダンスコードZQCODEに基づいて単位バッファのスルーレートを調整できる理由は次の通りである。つまり、単位バッファの実際のインピーダンスが設計値よりも高くなるという現象が生じるのは、単位バッファを構成するトランジスタの能力が設計値よりも低下しているためであり、このような場合、単位バッファのスルーレートが設計値よりも低下する傾向にある。したがって、このようなケースでは単位バッファのスルーレートを高めることにより、スルーレートを設計値に近づけることが可能となる。逆に、単位バッファの実際のインピーダンスが設計値よりも低くなるという現象が生じるのは、単位バッファを構成するトランジスタの能力が設計値よりも上昇しているためであり、このような場合、単位バッファのスルーレートが設計値よりも上昇する傾向にある。したがって、このようなケースでは単位バッファのスルーレートを低下させることにより、スルーレートを設計値に近づけることが可能となる。以下、スルーレート調整回路531の構成について、詳しく説明する。スルーレート調整回路532,533については詳しく説明しないが、スルーレート調整回路531と同様である。図7abは、スルーレート調整回路531の回路図である。スルーレート調整回路531は、プルアップデータDQP11D~DQP15Dのスルーレートを調整するスルーレート調整回路531Pと、プルアップデータDQP11N~DQP15Nのスルーレートを調整するスルーレート調整回路531Nとを有しており、図7aはスルーレート調整回路531Pの回路図を、図7bはスルーレート調整回路531Nの回路図を、それぞれ示している。スルーレート調整回路531Pは、プルアップデータDQP11D~DQP15Dに基づいてそれぞれオン信号Pon11~Pon15を生成する駆動回路450~454によって構成されている。駆動回路450は、図7aに示すように、NチャンネルMOSトランジスタ選択トランジスタ461~463と、NチャンネルMOSトランジスタ調整トランジスタ471~473とを有している。選択トランジスタ461と調整トランジスタ471とは、オン信号Pon11が出力される配線と、外部電圧VSSが供給される電源配線電源端子16bとの間に直列に接続される。選択トランジスタ462と調整トランジスタ472、選択トランジスタ463と調整トランジスタ473についても同様である。選択トランジスタ461~463の制御端子にはプルアップデータDQP11Dが共通に供給され、調整トランジスタ471~473の制御端子には、それぞれスルーレート調整信号SRP1~SRP3が供給される。駆動回路451~454の構成も、駆動回路450と同様である。かかる構成により、オン信号Pon11~Pon15は、対応するプルアップデータDQP11D~DQP15Dがハイレベルである場合に、ロウレベルに活性化される。そして、オン信号Pon11~Pon15の波形は、スルーレート調整信号SRP1~SRP3によって調整される。具体的には、各駆動回路内においてオンになっている調整トランジスタの数が多いほど、オン信号Pon11~Pon15のスルーレートが高くなる。スルーレート調整信号SRP1~SRP3は、図示しないスルーレート調整信号生成回路により、プルアップインピーダンス調整コードDRZQP1~DRZQP5に基づいて生成される信号である。スルーレート調整信号生成回路は、プルアップインピーダンス調整コードDRZQP1~DRZQP5により示されるインピーダンスが高いほど、各駆動回路内においてオンとなる調整トランジスタの数が多くなるよう、スルーレート調整信号SRP1~SRP3を生成する。逆に、プルアップインピーダンス調整コードDRZQP1~DRZQP5により示されるインピーダンスが低いほど、各駆動回路内においてオフとなる調整トランジスタの数が多くなるよう、スルーレート調整信号SRP1~SRP3を生成する。したがって、プルアップインピーダンス調整コードDRZQP1~DRZQP5により示されるインピーダンスが高いほど、オン信号Pon11~Pon15のスルーレートが高くなり、プルアップインピーダンス調整コードDRZQP1~DRZQP5により示されるインピーダンスが低いほど、オン信号Pon11~Pon15のスルーレートが低くなることになる。スルーレート調整回路531Nは、プルアップデータDQN11D~DQN15Dに基づいてそれぞれオン信号Non11~Non15を生成する駆動回路455~459によって構成されている。駆動回路455は、図7bに示すように、PチャンネルMOSトランジスタ選択トランジスタ481~483と、PチャンネルMOSトランジスタ調整トランジスタ491~493とを有している。選択トランジスタ481と調整トランジスタ491とは、オン信号Non11が出力される配線と、外部電圧VDDが供給される電源配線電源端子16aとの間に直列に接続される。選択トランジスタ482と調整トランジスタ492、選択トランジスタ483と調整トランジスタ493についても同様である。選択トランジスタ481~483の制御端子にはプルダウンデータDQN11Dが共通に供給され、調整トランジスタ491~493の制御端子には、それぞれスルーレート調整信号SRN1~SRN3が供給される。駆動回路456~459の構成も、駆動回路455と同様である。かかる構成により、オン信号Non11~Non15は、対応するプルダウンデータDQN11D~DQN15Dがロウレベルである場合に、ハイレベルに活性化される。そして、オン信号Non11~Non15の波形は、スルーレート調整信号SRN1~SRN3によって調整される。具体的には、各駆動回路内においてオンになっている調整トランジスタの数が多いほど、オン信号Non11~Non15のスルーレートが高くなる。スルーレート調整信号SRN1~SRN3は、上述したスルーレート調整信号生成回路により、プルダウンインピーダンス調整コードDRZQN1~DRZQN5に基づいて生成される信号である。スルーレート調整信号生成回路は、プルダウンインピーダンス調整コードDRZQN1~DRZQN5により示されるインピーダンスが高いほど、各駆動回路内においてオンとなる調整トランジスタの数が多くなるよう、スルーレート調整信号SRN1~SRN3を生成する。逆に、プルダウンインピーダンス調整コードDRZQN1~DRZQN5により示されるインピーダンスが低いほど、各駆動回路内においてオフとなる調整トランジスタの数が多くなるよう、スルーレート調整信号SRN1~SRN3を生成する。したがって、プルダウンインピーダンス調整コードDRZQN1~DRZQN5により示されるインピーダンスが高いほど、オン信号Non11~Non15のスルーレートが高くなり、プルダウンインピーダンス調整コードDRZQN1~DRZQN5により示されるインピーダンスが低いほど、オン信号Non11~Non15のスルーレートが低くなることになる。以上のようにしてスルーレートの調整を受けたオン信号Pon11~Pon15,Non11~Non15は、対応する単位バッファ501~504に共通に供給される。スルーレート調整回路532により生成されるオン信号Pon21~Pon25,Non21~Non25、スルーレート調整回路533により生成されるオン信号Pon31~Pon35,Non31~Non35も、それぞれ同様にスルーレートの調整を受け、対応する単位バッファに供給される。図8は、単位バッファ501の回路構成を示す図である。同図には示していないが、単位バッファ502~507も同様の回路構成を有している。図8に示すように、単位バッファ501は、プルアップ回路PU及びプルダウン回路PDを有している。プルアップ回路PUは、一端がデータ入出力端子15に接続された120Ωの抵抗231と、抵抗231の他端と電源端子17a外部電圧VDDQとの間に並列接続された5つのPチャンネルMOSトランジスタ600~604とを有している。一方、プルダウン回路PDは、一端がデータ入出力端子15に接続された120Ωの抵抗232と、抵抗232の他端と電源端子17b外部電圧VSSQとの間に並列接続された5つのNチャンネルMOSトランジスタ605~609とを有している。トランジスタ600~604のゲートには、オン信号Pon11~Pon15がそれぞれ供給されている。また、トランジスタ605~609のゲートには、オン信号Non11~Non15がそれぞれ供給されている。これにより、単位バッファ501に含まれる10個のトランジスタは、10本のオン信号Pon11~Pon15,Non11~Non15によって、個別にオン/オフ制御がされる。インピーダンスを微細且つ広範囲に調整するためには、並列回路を構成する複数のトランジスタのW/L比ゲート幅/ゲート長比を互いに異ならせることが好ましく、2のべき乗の重み付けをすることが特に好ましい。この点を考慮して、本実施の形態では、トランジスタ600のW/L比を1WLpとした場合、トランジスタ601~604のW/L比をそれぞれ2WLp,4WLp,8WLp,16WLpに設定している。同様に、トランジスタ605~609のW/L比をそれぞれ1WLp,2WLp,4WLp,8WLp,16WLpに設定している。これにより、インピーダンスコードZQCODEによってオンさせるトランジスタを適宜選択することによって、製造条件によるばらつきや温度変化などにかかわらず、プルアップ回路PU及びプルダウン回路PDそれぞれのオン抵抗抵抗231,232の抵抗を含むを、所望のインピーダンス240Ωに固定することが可能になる。以上が、データ入出力回路78の内部構成である。ここまで説明してきたように、半導体装置10では、レベルシフト回路520がインピーダンス制御回路511~513とスルーレート調整回路531~532の間に設けられている。これは、本発明の発明者が提案する新規な構成であり、従来はインピーダンス制御回路511~513よりも半導体装置10の内側DLL回路23に近い位置に設けられていた。本発明の構成を採用することで、半導体装置10では、DLL回路23内に外部電圧VDDで動作する回路を設けなくても、精度よく内部クロック信号LCLKOET,LCLKOEFTを生成することが可能になっている上述した第2の効果。この点についての詳細は、次のDLL回路23の説明と併せて説明する。図9は、DLL回路23の構成を示すブロック図である。同図に示すように、DLL回路23は、ディレイライン80,81と、カウンタ回路82,83と、分周回路84と、位相検出回路85と、フィードバック回路86と、デューティ検出回路87と、信号合成器88とを含んでいる。これらの回路はいずれも内部電圧VPERIで動作するよう構成され、外部電圧VDDで動作する回路はDLL回路23内には含まれていない。上述したように、DLL回路23は、内部クロック信号LCLKOET,LCLKOEFTを生成する回路である。フィードバック回路86を除く各回路は、外部クロック信号とフィードバック回路86の出力信号とに基づいて内部クロック信号LCLKOET,LCLKOEFTを生成する内部クロック信号生成回路を構成する。本実施の形態では、図9から明らかなように、内部クロック信号LCLKOETと内部クロック信号LCLKOEFTとは同一の信号である。ただし、内部クロック信号LCLKOETの信号線上に遅延回路を配置し、これによって内部クロック信号LCLKOETのみを遅延させてもよい。フィードバック回路86は、図9に示すように、クロック分割回路90、マルチプレクサ91、インピーダンス調整回路92が直列接続された構成を有している。クロック分割回路90には内部クロック信号LCLKOETが供給され、インピーダンス調整回路92からは、相補のフィードバッククロック信号fbCLK,fbCLKBが出力される。フィードバッククロック信号fbCLKは、位相検出回路85へ供給されるとともに、バッファ94を介してデューティ検出回路87へも供給される。フィードバッククロック信号fbCLKBは、バッファ93を介して位相検出回路85へ供給される。クロック分割回路90、マルチプレクサ91、及びインピーダンス調整回路92はそれぞれ、クロック分割回路77図1、マルチプレクサ76図1、及びインピーダンス制御回路511~513図2と同等の遅延を生ずるよう構成された回路である。つまり、相補のフィードバッククロック信号fbCLK,fbCLKBは、内部クロック信号LCLKOETに対し、図2に示したインピーダンス制御回路511~513の出力信号プルアップデータDQP11などと同等の遅延を受けた信号となっている。上記各回路はいずれも内部電圧VPERIで動作する回路であるので、クロック分割回路90、マルチプレクサ91、及びインピーダンス調整回路92も内部電圧VPERIで動作するよう構成される。フィードバック回路86に、外部電圧VDDで動作する回路は含まれない。ディレイライン80は、内部クロック信号PreCLKを遅延させることによって内部クロック信号LCLK1を生成する回路である。ディレイライン80を用いた遅延量の調整は、内部クロック信号PreCLKとフィードバッククロック信号fbCLKとの位相差PDに基づいて行われる。位相差PDは、位相検出回路85によって検出される。一方、ディレイライン81は、内部クロック信号PreCLKをインバータによって反転してなる内部クロック信号PreCLKBを遅延させることによって、内部クロック信号LCLK2を生成する回路である。ディレイライン81を用いた遅延量の調整は、相補の内部クロック信号LCLKOETのデューティDCCに基づいて行われる。デューティDCCは、デューティ検出回路87によって検出される。デューティ検出回路87は、フィードバッククロック信号fbCLK,fbCLKBに基づいて、内部クロック信号LCLKOETのデューティを検出する機能を有している。ディレイライン80,81によって生成された内部クロック信号LCLK1,LCLK2は信号合成器88に供給される。信号合成器88は、内部クロック信号LCLK1,LCLK2に基づいて、内部クロック信号LCLKOET,LCLKOEFTを生成する。特に限定されるものではないが、ディレイライン80,81には、相対的に粗い調整ピッチで外部クロック信号を遅延させるコースディレイラインと、相対的に細かい調整ピッチで外部クロック信号を遅延させるファインディレイラインを含んでいることが好ましい。カウンタ回路82は、ディレイライン80の遅延量を調整する回路である。カウンタ回路82のカウント値は、位相検出回路85から供給される位相差PDに基づき、後述する分周回路84から供給されるサンプリングクロック信号SYNCLKに同期して更新される。具体的には、位相差PDが位相の進みすぎを示している場合、カウンタ回路82は、サンプリングクロック信号SYNCLKに同期してそのカウント値をアップカウントする。これを受け、ディレイライン80は、内部クロック信号LCLK1の立ち上がりエッジを遅らせる。逆に、位相差PDが位相の遅れを示している場合、カウンタ回路82は、サンプリングクロック信号SYNCLKに同期してそのカウント値をダウンカウントする。これを受け、ディレイライン80は、内部クロック信号LCLK1の立ち上がりエッジを早める。以上のようにして、カウンタ回路82及びディレイライン80は、位相差に基づく内部クロック信号LCLK1の立ち上がりエッジの位置調整を行う。分周回路84は、内部クロック信号PreCLKを分周することにより、サンプリングクロック信号SYNCLKを生成する回路である。サンプリングクロック信号SYNCLKはカウンタ回路82,83に供給され、カウント値の更新タイミングを示す同期信号として用いられる。分周回路84を用いている理由は、カウンタ回路82,83の更新及びディレイライン80,81の遅延量変更にはある一定の時間が必要だからであり、内部クロック信号PreCLKの毎周期ごとにカウンタ回路82,83の更新及びディレイライン80,81の遅延量変更を行うことは困難だからである。また、カウンタ回路82,83の更新及びディレイライン80,81の遅延量変更を必要以上に高頻度に行うと、消費電力が大幅に増大するからである。カウンタ回路83は、ディレイライン81の遅延量を調整する回路である。カウンタ回路83のカウント値は、デューティ検出回路87から供給されるデューティ検出信号DCCに基づき、サンプリングクロック信号SYNCLKに同期して更新される。具体的には、デューティ検出信号DCCが50未満のデューティを示している場合、カウンタ回路83は、サンプリングクロック信号SYNCLKに同期してそのカウント値をアップカウントする。これを受け、ディレイライン81は、内部クロック信号LCLK2の立ち上がりエッジを遅らせる。逆に、デューティ検出信号DCCが50超のデューティを示している場合、カウンタ回路83は、サンプリングクロック信号SYNCLKに同期してそのカウント値をダウンカウントする。これを受け、ディレイライン81は、内部クロック信号LCLK2の立ち上がりエッジを早める。以上のようにして、カウンタ回路83及びディレイライン81は、デューティに基づく内部クロック信号LCLK2の立ち上がりエッジの位置調整を行う。ここまで説明したDLL回路23内の各回路は、すべて内部電圧VPERIで動作するように構成される。したがって、内部クロック信号LCLKOET,LCLKOEFTが外部電圧VDDの変動に影響されることはなく、外部電圧VDDの変動による内部クロック信号LCLKOET,LCLKOEFTの位相の変動が防止されることから、半導体装置10では、外部電圧VDDの変動に伴うレイテンシカウンタ55のラッチマージンの低下が抑制される。ここで、図2を参照して説明したように、データ入出力回路78には、外部電圧VDD外部電圧VDDQを含むで動作する回路が含まれる。したがって、データ入出力回路78での遅延を厳密に再現しようとするならば、これらの外部電圧VDDで動作する回路のレプリカ回路もフィードバック回路86内に配置する必要があるが、半導体装置10ではそのような構成は採用していない。これは、外部電圧VDDの変動による内部クロック信号LCLKOET,LCLKOEFTの位相の変動を防止するためであるが、一方で、内部クロック信号LCLKOET,LCLKOEFTの精度が犠牲になる。しかしながら、上述したように、半導体装置10のデータ入出力回路78では、レベルシフト回路520をインピーダンス制御回路511~513とスルーレート調整回路531~532の間に設けており、これにより、従来に比べて外部電圧VDDで動作する回路部分を減らしている。したがって、フィードバック回路86内に外部電圧VDDで動作する回路のレプリカ回路を設けなくても、精度よく内部クロック信号LCLKOET,LCLKOEFTを生成することが実現されている。なお、インピーダンス調整回路92の後段に、所定量の遅延を生ずる遅延回路を挿入することとしてもよい。この遅延回路による遅延の大きさを、できるだけデータ入出力回路78に含まれる回路のうち外部電圧VDDで動作する回路の遅延量に近づけることで、内部クロック信号LCLKOET,LCLKOEFTの精度をより高めることが可能になる。以下、レイテンシカウンタ55の内部構成を説明しながら、上述した本発明の第1の効果について、詳しく説明する。図10は、レイテンシカウンタ55の構成を示すブロック図である。同図に示すように、レイテンシカウンタ55は、ゲート制御信号生成部100と、遅延回路部200と、コマンド信号ラッチ部300とを含んでいる。また、図11は、レイテンシカウンタ55に関連する各信号のタイミングチャートを示す図である。以下では、適宜図11も参照しながら、レイテンシカウンタ55の構成を説明する。ゲート制御信号生成部100は、内部クロック信号LCLKOEFTから8ラインの出力ゲート信号COT0~7を生成する回路である。出力ゲート信号COT0~COT7は、図11に示すように、1クロックごとに順次活性化するように構成される。遅延回路部200は、出力ゲート信号COT0~COT7のそれぞれを遅延させることにより、8ラインの入力ゲート信号CIT0~CIT7を生成する回路である。図12は、遅延回路部200の構成を示すブロック図である。同図に示すように、遅延回路部200は遅延回路200-0~200-7からなり、それぞれ出力ゲート信号COT0~COT7の供給を受け、入力ゲート信号CIT0~CIT7を生成するように構成される。図12には、遅延回路200-0の回路図も示している。図示していないが、遅延回路200-1~200-7も同様の回路構成を有している。同図に示すように、遅延回路200-0は、出力ゲート信号COT0が供給される入力端と入力ゲート信号CIT0が出力される出力端との間に、遅延回路D1、遅延回路D2、及びスイッチSWが直列に接続された構成を有している。スイッチSWは2入力1出力のスイッチであり、一方の入力端が遅延回路D2の出力端に接続され、他の入力端が遅延回路D1の出力端に接続される。遅延回路D2は、DLL回路23での信号遅延量に相当する遅延を起こすように構成される。上述したモード信号DLLdisによってDLL回路23の不使用が示される場合、スイッチSWは遅延回路D1の出力信号を入力ゲート信号CIT0として出力する。一方、モード信号DLLdisによってDLL回路23の使用が示される場合には、スイッチSWは遅延回路D2の出力信号を入力ゲート信号CIT0として出力する。図12に示すように、遅延回路D1,D2はいずれも、内部電圧VPERIで動作するよう構成される。スイッチSWも同様である。したがって、遅延回路200での信号遅延量が、外部電圧VDDの変動による影響を受けることはない。遅延回路部200での遅延を受け、入力ゲート信号CIT0~CIT7は図11に示すように、出力ゲート信号COT0~COT7を所定時間分遅延させた信号となる。コマンド信号ラッチ部300には、ここまで説明した出力ゲート信号COT0~COT7及び入力ゲート信号CIT0~CIT7に加え、内部リードコマンドMDRDTが供給される。コマンド信号ラッチ部300は、内部リードコマンドMDRDTが供給されると、図11に示すように、その時点で活性化していた入力ゲート信号に同期してこれを取り込むよう構成される。図11の例では、入力ゲート信号CIT0に同期して内部リードコマンドMDRDTを取り込んでいる。なお、図10には示していないが、内部リードコマンドMDRDTは、コマンド信号ラッチ部300に取り込まれる前の段階で、上述した遅延回路D2と同様の遅延回路を通過するように構成される。ただし、モード信号DLLdisによってDLL回路23の不使用が示される場合には、この遅延回路はスキップされる。これにより、内部リードコマンドMDRDTと入力ゲート信号CIT0~CIT7の間でのタイミングずれが防止される。出力ゲート信号COT0~COT7と入力ゲート信号CIT0~CIT7とは、予め一対一に対応付けられる。図11には、入力ゲート信号CIT0~CIT7のそれぞれに対し、出力ゲート信号COT7,COT0~COT6が対応付けられている例を示している。図11の例に即して説明すると、コマンド信号ラッチ部300は、内部リードコマンドMDRDTの取り込みに用いた入力ゲート信号CIT0に対応する出力ゲート信号COT7が活性化したタイミングで、レイテンシカウンタ55の出力信号である内部リードコマンドDRCの活性化を開始する。これを受け、FIFO回路75からリードデータの出力が開始され、データ入出力回路78を経て、データ入出力端子15からリードデータDQが出力される。以上のように、入力ゲート信号CIT0~CIT7は、内部クロック信号LCLKOEFTに基づいて生成される信号である。内部クロック信号LCLKOEFTはDLL回路23によって生成されるが、上述したように、DLL回路23は内部電圧VPERIで動作するよう構成され、外部電圧VDDで動作する回路を含まない。また、レイテンシカウンタ55も内部電圧VPERIで動作するよう構成されており、外部電圧VDDで動作する回路を含まない。したがって、入力ゲート信号CIT0~CIT7の位相が、外部電圧VDDの変動による影響を受けることはない。内部リードコマンドMDRDTの位相も同様に外部電圧VDDの変動による影響を受けないので、半導体装置10では、入力ゲート信号CIT0~CIT7の位相と内部リードコマンドMDRDTの位相との間で外部電圧VDDの変動に起因するずれが起きることは、回避される。つまり、半導体装置10では、外部電圧VDDの変動によるレイテンシカウンタのラッチマージンLM図11の低下が抑制されている。以下、レイテンシカウンタ55の構成について、より詳しく説明する。図13は、レイテンシカウンタ55の構成の一例を詳細に示す図である。同図に示すように、本例によるレイテンシカウンタ55のゲート制御信号生成部100は、内部クロック信号LCLKOEFTに基づいて分周クロック信号LCLKE,LCLKOを生成する分周回路110と、分周クロック信号LCLKEをカウントする第1のカウンタ回路120と、分周クロック信号LCLKOに同期して第1のカウンタ回路120のカウント値を取り込む第2のカウンタ回路130と、第1及び第2のカウンタ回路120,130のカウント値を排他的に選択する選択回路140とを有している。また、コマンド信号ラッチ部300は、入力選択回路310と、シフト回路320と、ラッチ回路330と、出力選択回路340と、出力合成回路350とを有している。まず、ゲート制御信号生成部100の構成について説明する。分周回路110は、内部クロック信号LCLKOEFTの立ち下がりエッジに同期してラッチ動作を行うラッチ回路101と、ラッチ回路101の出力端Qより出力される分周信号LQを反転させて入力端Dに供給するインバータ102と、内部クロック信号LCLKOEFTと分周信号LQの論理積をとるAND回路103と、内部クロック信号LCLKOEFTと分周信号LQの反転信号の論理積をとるAND回路104とを備えている。このような回路構成により、図13に示すように、AND回路103の出力である分周クロック信号LCLKEは、偶数番目の内部クロック信号LCLKOEFTに連動した波形となり、AND回路104の出力である分周クロック信号LCLKOは、奇数番目の内部クロック信号LCLKOEFTに連動した波形となる。このため、分周クロック信号LCLKE,LCLKOは、アクティブな期間ハイレベルである期間が0.5tCKとなり、非アクティブな期間ローレベルである期間が1.5tCKとなる。ただし、1tCKは内部クロック信号LCLKOEFTの一周期に相当する時間である。分周回路110は、内部クロック信号LCLKOEFTを2分周することによって、互いに位相の異なる2つの分周クロック信号LCLKE,LCLKOを生成している。生成された分周クロック信号LCLKE,LCLKOはそれぞれ、図13に示すように第1及び第2のカウンタ回路120,130に供給される。このため、第1及び第2のカウンタ回路120,130はそれぞれ、内部クロック信号LCLKOEFTの半分の周波数で動作を行うことになる。第1のカウンタ回路120は、リップル型のフリップフロップ111,112が従属接続されてなる2ビットのリップルカウンタと、このリップルカウンタの出力をデコードするデコーダ113とを含んでいる。フリップフロップ111のクロック端には分周クロック信号LCLKEが供給される。また、第2のカウンタ回路130は、データラッチ型のフリップフロップ121,122と、これらの出力をデコードするデコーダ123とを含んでいる。フリップフロップ121,122のクロック端には、フリップフロップ2段分に相当する遅延量を有する遅延回路124にて遅延された分周クロック信号LCLKOが供給される。フリップフロップ111の出力ビットB1は、フリップフロップ1段分に相当する遅延量を有する遅延回路114を介して、デコーダ113及びフリップフロップ121のデータ入力端Dに供給される。フリップフロップ112の出力ビットB2は、遅延回路を介さずに、デコーダ113及びフリップフロップ122のデータ入力端Dに供給される。フリップフロップ121の出力ビットB3、フリップフロップ122の出力ビットB4は、ともにデコーダ123に供給される。なお、遅延回路114及び遅延回路124を設けているのは、出力ビットB1~B4の間で変化タイミングに差が発生することを防止するためである。選択回路140は、8個のAND回路140-0~140-7によって構成される。デコーダ113は4本の出力を有しており、それぞれAND回路140-0,140-2,140-4,140-6に接続されている。デコーダ113は、ビットB1を下位ビット、ビットB2を上位ビットとするバイナリ信号の値に基づいて、これら4本の出力のうちのいずれか一つを、ハイレベルに活性化させる。また、デコーダ123も4本の出力を有しており、それぞれAND回路140-1,140-3,140-5,140-7に接続されている。デコーダ123は、ビットB3を下位ビット、ビットB4を上位ビットとするバイナリ信号の値に基づいて、これら4本の出力のうちのいずれか一つを、ハイレベルに活性化させる。AND回路140-0,140-2,140-4,140-6には、分周クロック信号LCLKEも供給される。また、AND回路140-1,140-3,140-5,140-7には、分周クロック信号LCLKOも供給される。AND回路140-0~140-7の出力信号は、それぞれ上述した出力ゲート信号COT0~COT7となる。かかる構成により、出力ゲート信号COT0~COT7は、図11に示したように、1クロックごとに順次活性化する信号となる。出力ゲート信号COT0~COT7は、図13に示すように、対応する遅延回路200-0~200-7に供給されるとともに、コマンド信号ラッチ部300内の出力選択回路340にも供給される。次に、コマンド信号ラッチ部300の構成について説明する。図13に示すように、コマンド信号ラッチ部300には、内部リードコマンドMDRDTが供給される。内部リードコマンドMDRDTが供給されるコマンド信号ラッチ部300の端部は、2本の配線に接続される。このうち一方の配線は直接マルチプレクサ360に、他方の配線は遅延回路361を介してマルチプレクサ360に、それぞれ接続される。マルチプレクサ360の出力端は、入力選択回路310に接続される。上述したモード信号DLLdisによってDLL回路23の使用が示される場合、マルチプレクサ360は、遅延回路361を通過した内部リードコマンドMDRDTを、入力選択回路310に供給する。一方、上述したモード信号DLLdisによってDLL回路23の不使用が示される場合、マルチプレクサ360は、遅延回路361を通過しない内部リードコマンドMDRDTを、入力選択回路310に供給する。こうするのは、内部リードコマンドMDRDTと入力ゲート信号CIT0~CIT7の間でのタイミングずれを防止するためである。入力選択回路310は、8つのタイミング制御回路310-0~310-7によって構成される。これらタイミング制御回路310-0~310-7には、マルチプレクサ360からリードコマンドMDRDTが共通に入力されるとともに、入力ゲート信号CIT0~CIT7がそれぞれ入力される。タイミング制御回路310-0の出力信号は、内部リードコマンドDRCa0である。図11に示すように、タイミング制御回路310-0は、内部リードコマンドMDRDTが活性化しているときの入力ゲート信号CIT0の活性化に応じて内部リードコマンドDRCa0を活性化し、その入力ゲート信号CIT0の非活性化に応じて内部リードコマンドDRCa0を非活性化する。タイミング制御回路310-1~310-7についても同様である。タイミング制御回路310-1~310-7の出力信号はそれぞれ、内部リードコマンドDRCa1~DRCa7である。内部リードコマンドDRCa0~DRCa7は、シフト回路320に供給される。シフト回路320は、内部リードコマンドDRCa0~DRCa7の供給を受け、内部リードコマンドDRCb0~DRCb7を出力する回路である。図14は、シフト回路320の回路図である。同図に示すように、シフト回路320は、それぞれ内部リードコマンドDRCa0~DRCa7が供給される信号経路La0~La7と、それぞれ内部リードコマンドDRCb0~DRCb7を出力するための信号経路Lb0~Lb7と、これらの間に設けられたマルチプレクサ320-0~320-7とを有している。マルチプレクサ320-0~320-7はそれぞれ、信号経路La0~La7のすべてに接続される。したがって、マルチプレクサ320-0~320-7のそれぞれには、内部リードコマンドDRCa0~DRCa7のすべてが供給される。一方、マルチプレクサ320-0~320-7の出力は、それぞれ信号経路Lb0~Lb7に接続される。マルチプレクサ320-0~320-7はそれぞれ、信号経路La0~La7のいずれかと、信号経路Lb0~Lb7のうちの対応するものとを接続する回路である。マルチプレクサ320-0~320-7にはモードレジスタ56からCASレイテンシCLが供給されており、これにより、各マルチプレクサ内の結線が決定される。図15abは、CASレイテンシCLと各マルチプレクサ内における結線との関係を説明するための図である。図15aはCL=8の例、図15bはCL=7の例をそれぞれ示している。図15abに示す外側のリングLaは、入力側となる信号経路La0~La7を示し、内側のリングLbは出力側となる信号経路Lb0~Lb7を示している。そして、これらリングに付された目盛りの位置が一致する2つの信号経路が、各マルチプレクサ内で相互に接続される。具体的に説明すると、図15aの例CL=8では、信号経路La0~La7と信号経路Lb0~Lb7との差分が0に設定される。この場合、信号経路La0~La7はそれぞれ信号経路Lb0~Lb7と接続される。一方、図15bの例CL=7では、信号経路La0~La7と信号経路Lb0~Lb7との差分が7に設定される。この場合、信号経路La0~La7はそれぞれ信号経路Lb7,Lb0~Lb6と接続される。差分は0~7のいずれかに設定可能であり、設定された状態においては、入力側の信号経路Laと出力側の信号経路Lbとの対応関係は固定される。このように、シフト回路320は、入力側の信号経路Laと出力側の信号経路Lbとの対応関係をCASレイテンシCLに基づいてシフトする役割を果たす。シフト回路320から出力される内部リードコマンドDRCb0~DRCb7は、ラッチ回路330を構成するラッチ回路330-0~330-7にそれぞれ供給される。ラッチ回路330-0~330-7の後段には、出力選択回路340を構成する出力ゲート340-0~340-7がそれぞれ接続されている。以下、図11も参照しながら、ラッチ回路330-7及び出力ゲート340-7の動作に着目して説明する。ラッチ回路330-7は、図11に示すように、入力される内部リードコマンドDRCb7が活性化することによりセットされ、少なくとも対応する出力ゲート信号CIT7が次に非活性化するまでの間、その状態で維持される。好適には、出力ゲート信号CIT7が非活性化した後、次に他の出力ゲート信号この場合は出力ゲート信号CIT0が活性化するタイミングでリセットされる。出力ゲート340-7は、対応する出力ゲート信号CIT7が活性化されている間、ラッチ回路330-7の出力を配線352に出力する回路である。出力ゲート信号CIT7が活性化されていない場合には、出力ゲート340-7の出力はハイインピーダンス状態となる。図11に示すように、出力ゲート信号CIT7が活性化され、かつラッチ回路330-7の出力がハイレベルになっている場合、出力ゲート340-7の出力はハイレベルとなる。一方、出力ゲート信号CIT7が活性化され、かつラッチ回路330-7の出力がロウレベルになっている場合、出力ゲート340-7の出力はロウレベルとなる。配線352には、図13に示すように、ラッチ回路352aが接続されている。これにより、一旦出力ゲート340-7の出力がハイレベルになると、次に出力ゲート340-7の出力がロウレベルになるまで、図11に示すように、配線352の電位はハイレベルに維持される。ラッチ回路330-0~330-6及び出力ゲート340-0~340-6の動作についても、それぞれラッチ回路330-7及び出力ゲート340-7と同様である。ただし、ラッチ回路330-0,2,4,6の出力は、図13に示すように、配線352ではなく配線351に供給される。配線351にも、出力ゲートの出力を維持するラッチ回路351aが接続されている。配線351,352は、ORゲート回路353の入力端に接続される。ORゲート回路353の出力は、ANDゲート回路354を通過した後、ラッチ回路355にてラッチされ、内部リードコマンドDRCとして出力される。図1を用いて説明したとおり、内部リードコマンドDRCはFIFO回路75に供給され、これにより、リードデータDQの出力タイミングが規定される。ラッチ回路355は、内部クロック信号LCLKOEFTに同期してラッチ動作を行い、その出力は反転してANDゲート回路354に帰還する。これにより、内部リードコマンドDRCの活性化期間は図11に示すように1tCKとなり、配線351又は配線352が活性化している間、1tCK間隔で内部リードコマンドDRCの活性化と非活性化が繰り返されることとなる。以上説明したように、本実施の形態による半導体装置10によれば、DLL回路23が外部電圧VDDで動作する回路を含まないことから、外部電圧VDDの変動による内部クロック信号DCLKOEFTの位相の変動が防止される。したがって、外部電圧VDDの変動に伴うレイテンシカウンタ55のラッチマージンの低下が抑制される。また、データ入出力回路78において、レベルシフト回路520をインピーダンス制御回路511~513とスルーレート調整回路531~532の間に設けていることから、DLL回路23内に外部電圧VDDで動作する回路を設けなくても、精度よく内部クロック信号LCLKOET,LCLKOEFTを生成することが可能になっている。図16は、本実施の形態による半導体装置10を用いたデータ処理システム800の構成を示すブロック図である。図16に示すように、データ処理システム800は、データプロセッサ820コントローラ、本実施の形態による半導体装置10であるDRAM10、ストレージデバイス840、I/Oデバイス850、及びROM860が、システムバス810を介して相互に接続された構成を有している。データプロセッサ820は、DRAM10に外部クロック信号CK,/CKを供給するとともに、DRAM10のデータ入出力回路図1の出力信号リードデータDQを受け取り、受け取ったリードデータDQに応じた処理を実行する機能を有する。具体的なデータプロセッサ820としては、例えば、マイクロプロセッサMPU、ディジタルシグナルプロセッサDSPなどを用いることができる。なお、データプロセッサ820とDRAM10とは、システムバス810を介さずにローカルなバスによって互いに接続されていても構わない。ストレージデバイス840としては、ハードディスクドライブ、光学ディスクドライブ、フラッシュメモリなどを用いることができる。また、I/Oデバイス850としては、液晶ディスプレイなどのディスプレイデバイスや、キーボード、マウスなどの入力デバイスなどを用いることができる。なお、I/Oデバイス850は、入力デバイス及び出力デバイスのいずれか一方のみであっても構わない。図16には、簡単のためシステムバス810が1組しか描かれていないが、必要に応じ、コネクタなどを介しシリアルないしパラレルに複数のシステムバス810が設けられていても構わない。また、ストレージデバイス840、I/Oデバイス850、及びROM860は、必ずしも必須の構成要素ではない。さらに、図16に示す各構成要素は簡単のため1つずつ描かれているが、本発明がこれに限定されるものではなく、1又は2以上の構成要素がそれぞれ複数個ずつ設けられていても構わない。以上、本発明の好ましい実施の形態について説明したが、本発明は、上記の実施の形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。例えば、上記実施の形態ではレイテンシカウンタ55の詳しい構成例を説明したが、本発明に対応するレイテンシカウンタの構成はこれに限られるものではない。また、上記実施の形態ではDLL回路23が出力する内部クロック信号を内部クロック信号LCLKOETと内部クロック信号LCLKOEFTの2つに分けたが、これを1つの内部クロック信号LCLKで代用することとしてもよい。また、上記実施の形態ではデータ入出力回路78が複数の単位バッファを有することを前提として説明したが、1つの単位バッファのみを有することとしてもよい。"