"回路ブロックをパワーダウンさせる前に実行される第1の組のオペレーションと、前記回路ブロックをパワーアップさせるためにその後に実行させる第2の組のオペレーションとを識別するデータを記憶するメモリと、前記メモリ及び制御回路を含むシステム内のプロセッサがパワーダウンされるときの間に、前記回路ブロックをパワーダウンさせる要求を受信するために接合された制御回路であって、前記要求に応答して、前記第1の組のオペレーションに対応する前記メモリ内で識別されたオペレーションを実行する前記制御回路と、を含む装置。前記第1の組のオペレーションは、前記回路ブロックにおける複数の第1レジスタに関する複数の第1のレジスタ書込みオペレーションを含み、前記メモリ内のデータは、前記複数の第1レジスタを識別する複数の第1アドレスと、前記複数の第1アドレスに書込まれる複数の第1データ値とを含み、前記第2の組のオペレーションは、前記回路ブロックにおける複数の第2レジスタに関する複数の第2のレジスタ書込みオペレーションを含み、前記メモリ内のデータは、前記複数の第2レジスタを識別する複数の第2アドレスと、前記複数の第2アドレスに書込まれる複数の第2データ値とを含む、ことを特徴とする請求項1に記載の装置。第1レジスタが、前記複数の第1レジスタ及び前記複数の第2のレジスタの両方に含まれる、請求項2に記載の装置。前記メモリは、前記第1の組のオペレーション及び第2の組のオペレーションによりソフトウェアによってプログラム可能な1以上のレジスタを含む、請求項1に記載の装置。前記制御回路は、前記システム内のプロセッサがパワーダウンされるときの間に前記回路ブロックをパワーアップさせる要求を受信し、及び、前記回路ブロックをパワーアップさせる要求に応答して、前記第2の組のオペレーションに対応する前記メモリ内で識別されたオペレーションを実行する、請求項1に記載の装置。1以上のプロセッサと、前記回路ブロックが前記1以上のプロセッサに結合されたキャッシュである、請求項1に記載された装置とを含むシステムであって、前記制御回路と前記メモリは前記キャッシュに結合されたブリッジ内に含まれ、前記メモリは、前記第1の組のオペレーション及び前記第2の組のオペレーションをあらわすデータによりプログラム可能である複数のレジスタを含み、前記ブリッジは、前記キャッシュに関するパワーダウンイベントに応答して前記第1の組のオペレーションを実行し、そして前記キャッシュに関するパワーアップイベントに応答して前記第2の組のオペレーションを実行する、前記システム。前記1以上のプロセッサがパワーダウンされることの検出に応答し、更に1以上の周辺機器から未処理のオペレーションがないことを検出することに応答して、パワーダウンイベントを生成するよう構成されたパワーマネージャーを更に含む、請求項6に記載のシステム。前記ブリッジは、前記複数の第1オペレーションを完了することに応答して、前記パワーダウンイベントを肯定応答する、請求項7に記載のシステム。前記パワーマネージャーは前記パワーアップイベントを生成し、前記ブリッジは前記複数の第2オペレーションが完了することに応答して前記パワーアップイベントを肯定応答する、請求項7に記載のシステム。複数の命令を実行することに応答して、1以上のプロセッサのうちの第1プロセッサが、前記キャッシュの1以上のコンフィグレーションレジスタを初期化し、パワーダウンイベント及びその後のパワーアップイベントに引き続いて前記コンフィグレーションレジスタを自動的に元の状態に戻すために、前記ブリッジ内のメモリに前記コンフィグレーションレジスタに関する対応データを書込む、処理を行なう請求項6に記載のシステム。前記複数の命令を実行することに応答して、前記第1プロセッサが、各コンフィグレーションレジスタに関する各対応データに対して、前記対応データがパワーアップイベント中に書込まれることを示すフラグを書込むよう更に構成される、請求項10に記載のシステム。前記複数の命令を実行することに応答して、前記第1プロセッサが、パワーダウンイベント中に実行される1以上の追加的レジスタ書込みオペレーションに対応する前記ブリッジ内のメモリにデータを書込み、前記1以上の追加的レジスタ書込みオペレーションがパワーダウンイベント中に実行されることを示す、前記追加的レジスタ書込みオペレーション対応フラグを書込むよう更に構成される、請求項14に記載のシステム。前記1以上の追加的レジスタ書込みオペレーションは前記キャッシュ内に同期オペレーションを生じさせる、請求項12に記載のシステム。回路ブロックに結合された1以上のプロセッサを含むシステム内で前記回路ブロックがパワーアップされることを検出する処理と、前記回路ブロック及び1以上の周辺機器に結合される制御回路に要求を発行する処理と、前記回路ブロック内の1以上のコンフィグレーションレジスタを初期化するために、前記制御回路が、前記制御回路に記憶された複数のオペレーションを実行することによって前記要求に応答する処理と、を含む方法。各オペレーションは前記コンフィグレーションレジスタのアドレス、及び前記コンフィグレーションレジスタ内に書込まれる値によってあらわされる、請求項14に記載の方法。パワーダウンされる前記回路ブロックを検出する処理と、前記制御回路へ第2の要求を発行する処理と、前記制御回路が、前記制御回路に記憶された1以上の第2のオペレーションを実行することによって前記第2の要求に応答する処理と、を更に含む、請求項14に記載の方法。前記1以上の第2のオペレーションは前記回路ブロック内で同期オペレーションを生じさせる、請求項16に記載の方法。前記1以上の第2のオペレーションが完了したことを前記制御回路により決定する処理と、前記決定に応答して、前記制御回路は前記第2の要求を肯定応答する処理と、前記ブリッジの肯定応答に応答して前記回路ブロックをパワーダウンさせる処理と、を更に含む、請求項16に記載の方法。一実施例において、制御回路は、パワーダウンされた後にパワーアップされる回路ブロックにオペレーションを送信し、オペレーション用の回路ブロックを再初期化するよう構成される。オペレーションはメモリ例えば、一組のレジスタ内に格納され、制御回路はこのメモリに結合し、そして制御回路及び回路ブロックを含むシステム内で実行するソフトウェアは、回路ブロックがパワーダウンする前に一度にオペレーションによってメモリをプログラム処理化する。一実施例において、回路ブロックがパワーダウンする前に、制御回路はメモリから回路ブロックへ他のオペレーションを送信するよう構成される。したがって、システム内のプロセッサがパワーダウンされるしたがって、ソフトウェアがそのときに実行可能でないときの間であっても、パワーアップ/パワーダウンイベントのためにプロセッサを活動させることなしに、回路ブロックはパワーアップされたりパワーダウンされたりし得る。一実施例において、回路ブロックは1以上のプロセッサに結合されたキャッシュであり、制御回路は、1以上の周辺機器に結合するブリッジ及び/又はキャッシュに対する終編インタフェースコントローラの一部である。プロセッサがパワーダウンされ、かつ周辺機器が一時期少なくともアクセスメモリに関してアイドル状態である場合、キャッシュはパワーダウンされる。周辺メモリオペレーションのために、メモリプロセッサをパワーアップするために、キャッシュをパワーアップする。一実施例において、キャッシュ制御回路はパワーダウンされるが、キャッシュメモリはキャッシュに格納されるキャッシュブロックを保持するためにパワーされ続ける。後述する詳細な説明は添付の図面を引用する。図面の簡単な説明は以下のとおりである。本発明は様々な修正及び代替態様を受け入れる余地がある一方で、それらの特定の実施例は図面で例示する方法によって示され、詳細が記述されるであろう。しかしながら、図面及び詳細な説明は、ここでは本願発明を開示された特別な態様に限定する意図はなく、これとは反対に、あらゆる修正、均等、及び代替が添付の図面により定められる本願の精神及び範囲内に収まるようにカバーされることを理解されたい。ここで用いている見出しは記載を組織化する目的であり、記載の範囲を制限するために用いている意味ではない。本願全体を通して用いられているできるは、義務の意味すなわち、しなければならないというよりは、許可の意味すなわち、可能性を持つ意味である。同様に、含むの語は、含むの意味であり、これに制限されることではないことを理解されたい。様々な装置、回路、又は他の構成要素が、1以上のタスクを実行するよう構成されるものとして記載され得る。そのような意味で、構成されるは、オペレーション中のタスクを実行する回路をもつ一般的意味の構成である広い規定である。その結果、装置/回路/構成要素は、現時点では存在しないときでさえ当該タスクを実行するよう構成することができる。一般的に、構成されるに対応する構成を形成する回路はハードウェア回路を含む。メモリは、静的又は動的なランダムアクセスメモリなどの揮発性メモリ、及び/又は光又は磁気ディスク媒体、フラッシュメモリ、プログラム可能なリードオンリーメモリなどの不揮発性メモリを含むことができる。同様に、様々な装置/回路/構成要素は、記載の簡便さのためにタスクを実行するものとして記載されている。このような記載は構成されるを含むものとして解釈されるべきである。1以上のタスクを実行するよう構成された装置/回路/構成要素を規定することは、装置/回路/構成要素の解釈である合衆国法典35編第112条第6パラグラフを行使しないよう明確に意図されている。典型的なシステム及び集積回路を以下に示すが、そこではプロセッサがパワーダウンされていながら、レベル2L2キャッシュがパワーアップ又はダウンされる。そして、ブリッジ内の制御回路は、パワーアップでキャッシュを初期化し、及び/又は、パワーダウンのためのキャッシュを準備するオペレーションを実行するよう構成される。しかしながら、他の実施例は、システム内のプロセッサがパワーダウンしている間に任意の回路ブロックをパワーアップ/パワーダウンさせる同様のメカニズムを実装する。L2キャッシュに関して後述するとおり、オペレーションはレジスタ書込みオペレーションの構成であったり、又はレジスタ読出しオペレーションなどの他のタイプのオペレーション若しくはパワーアップ/パワーダウンに関する回路ブロック状態を変更する回路ブロックによって解釈されるコマンドであったりする。一般的に、回路ブロックは1以上の識別可能な機能を実行する一組の関連回路を含む。この関連回路は論理回路又は論理電気回路と呼ばれるが、その理由としては、その回路が出力を生成する入力に関する論理オペレーションを実行するからである。所与の回路ブロック内の複数の回路が関連するので、それらはユニットとしてパワーアップ/パワーダウンされる。集積回路の設計の間で各回路ブロックはユニットとして一般的に扱われる例えば、ユニットとして集積回路内に物理的に配置される。回路ブロックはメモリ回路例えば、様々なスタティックランダムアクセスメモリ、すなわちSRAM、及び論理回路の部分である他の記憶デバイスを更に含む。例えば、システムオンチップSOCを実装する集積回路において、SOCのコンポーネントはそれぞれ別個の回路ブロックである。概観図1を参照すると、システム5の一実施例のブロック図が示されている。図1の実施例において、システム5は外部メモリ12A-12Bに接合された集積回路IC10を含む。例示の実施例の場合、集積回路10は中央処理装置CPUブロック14を含み、CPUブロック14は1以上のプロセッサ16とレベル2L2キャッシュ18を含む。別の実施例はL2キャッシュ18を含まないか、付加的なレベルのキャッシュを含むの少なくとも何れかである。さらに、2以上のプロセッサ16を含む実施例、及び1つだけのプロセッサ16を含む実施例が検討される。集積回路10は更に1以上の非リアルタイムNRT周辺機器20のセットと、1以上のリアルタイムRT周辺機器22のセットを含む。例示の実施例の場合、CPUブロック14は、ブリッジ/ダイレクトメモリアクセスDMAコントローラ30に結合され、ブリッジ/ダイレクトメモリアクセスDMAコントローラ30は1以上の周辺デバイス32A-32C及び/又は1以上の周辺インタフェースコントローラ34に結合する。様々な実施例において、周辺デバイス32及び周辺インタフェースコントローラ34の数は、0から任意の所望の数まで変化する。図1に示したシステム5はG038A及びG138Bなどの1以上のグラフィックコントローラを含むグラフィックユニットを更に含む。グラフィックユニット当りのグラフィックコントローラの数、及びグラフィックユニットの数は、他の実施例では変わることがある。図1に示すように、システム5は1以上のメモリ物理インタフェース回路PHY42A-42Bに結合するメモリコントローラ40を含む。メモリ物理インタフェース回路PHY42A-42Bは、メモリ12A-12Bと集積回路10のピン上で通信するよう構成されている。また、メモリコントローラ40は、一組のポート44A-44Eを含む。ポート44A-44Bのそれぞれは、グラフィックコントローラ38A-38Bのそれぞれと結合する。CPUブロック14はポート44Cと結合する。NRT非リアルタイム周辺機器20及びRTリアルタイム周辺機器22は、ポート44D-44Eとそれぞれ結合する。メモリコントローラ40に含まれるポート数は、メモリコントローラの数であるので、他の実施例において変化し得る。つまり、図1に示すポートよりも多かったり少なかったりするポートがあり得る。メモリPHY42A-42Bの数及び対応するメモリ12A-12Bは、他の実施例においては1又は2以上である。一般的に、ポートは、1以上のソースと通信するメモリコントローラ40上の通信ポイントである。或るケースにおいては、ポートはソース専用となる例えば、ポート44A-44Bは、グラフィックコントローラ38A-38Bそれぞれに専用となる。他のケースでは、多数のソース間でポートが共有される例えば、プロセッサ16はCPUポート44Cを共有し、NRT周辺機器20はNRTポート44Dを共有し、ディスプレイパイプ26及びイメージプロセッサ24などのRT周辺機器はRTポート44Eを共有する。各ポート44A-44Eは、その各エージェントと通信するインタフェースに結合する。インタフェースは任意のタイプの通信媒体例えば、バス、ポイントツーポイント相互接続などであり、任意のプロトコルを実装する。メモリコントローラとソース間の相互接続もまた、メッシュ、チップファブリックのネットワーク、共有バス、ポイントツーポイント相互接続などの他の任意の所望の相互接続を含む。プロセッサ16は、どんな命令セットアーキテクチャもインプリメントし、その命令セットアーキテクチャに定義されている命令を実行演算する。プロセッサ16はスケーラー、スーパースケーラ-、パイプライン、スーパーパイプライン、順序外、順序どおり、推論、非推論等又はそれらの組み合わせを含む任意のマイクロアーキテクチャを用いる。プロセッサ16は、回路を含み、そしてマイクロコーディングテクニックを選択的にインプリメントする。プロセッサ16は1以上のレベル1キャッシュを含み、そしてその結果、キャッシュ18はL2キャッシュである。他の実施例では、プロセッサ16内のマルチキャッシュレベルを含む。キャッシュ18は階層的に次のレベルに下降する。キャッシュ18は任意のサイズ及びコンフィグレーションセット関連、ダイレクトマッピングなどを適用する。グラフィックコントローラ38A-38Bは、グラフィック処理回路である。一般的に、グラフィックコントローラ38A-38Bはフレームバッファに表示されるようオブジェクトをレンダーする。グラフィックコントローラ38A-38Bは、一部又は全てのグラフィックオペレーションを実行するグラフィックソフトウェア、又は或るグラフィックオペレーションのハードウェア加速の少なくともいずれかを演算するグラフィックプロセッサを含む。ハードウェア加速の量及びソフトウェアインプリメンテーションは、各実施例で変化する。NRT周辺機器20は、非リアルタイム周辺機器を含み、そのパフォーマンス及び/又はバンド幅の理由から、メモリ12A-12Bへの独立したアクセスを提供する。つまり、NRT周辺機器20によるアクセスは、CPUブロック14とは独立し、CPUブロックメモリオペレーションとは並行して進む。周辺機器34などの他の周辺機器及び/又は周辺インタフェースコントロール34によって制御された周辺インタフェースと接合する周辺機器も非リアルタイム周辺機器であるが、独立したメモリアクセスを要求していない。NRT周辺機器20の様々な実施例は、ビデオエンコーダ及びデコーダ、スケーラーローテイター回路、画像の圧縮復元回路などを含む。RT周辺機器22はメモリ待ち時間を要求するリアルタイムをもつ任意の周辺機器を含む。例えば、RT周辺機器はイメージプロセッサ及び1以上のディスプレイパイプを含む。ディスプレイパイプは1以上のフレームをフェッチし、フレームをブレンドし、ディスプレイイメージを形成する回路を含む。ディスプレイパイプは1以上のビデオパイプラインを更に含む。ディスプレイパイプの結果は、ディスプレイスクリーン上のディスプレイスクリーンに表示されるべきピクセルストリームである。ディスプレイスクリーン上のディスプレイに関するディスプレイコントローラにピクセル値を送信する。イメージプロセッサはカメラデータを受信し、メモリに記憶されるイメージにデータを処理する。ブリッジDMAコントローラ30は周辺機器32及びメモリ空間に対する周辺インタフェースコントローラ34にブリッジする回路を含む。例示の実施例の場合、ブリッジDMAコントローラ30は、ブロック14を介した、周辺インタフェースコントローラからCPUメモリコントローラ40へのメモリオペレーションをブリッジする。また、CPUブロック14は、ブリッジされたメモリオペレーション群、及びプロセッサ16L2キャッシュ18からのメモリオペレーション群間のコヒーレンスを保持する。L2キャッシュ18は、CPUインタフェース上で送信されるプロセッサ16からCPUポート44Cまでのメモリオペレーションによりブリッジされたメモリオペレーションを仲介する。また、ブリッジDMAコントローラ30は、周辺機器32及び周辺インタフェースコントローラ34のためにDMAオペレーションを提供し、メモリから及びメモリへデータブロックを転送する。詳細にいうと、DMAコントローラは、周辺機器32及び周辺インタフェースコントローラ34のために、メモリコントローラ40を介して、メモリ12A-12Bから及びメモリ12A-12Bへの転送を実行するよう構成されている。DMAコントローラは、プロセッサ16によってプログラム化され、DMAコントローラは、オペレーションを実行する。例えば、DMAコントローラは、記述子を介してプログラム可能である。この記述子はDMA変換子例えば、送信元アドレス及び宛先アドレス、サイズなどを記述するメモリ12A-12Bに記憶されたデータ構造である。或いは又、DMAコントローラはDMAコントローラ不図示内のレジスタを介してプログラム化が可能である。周辺機器32A-32Cは、所望の入力出力デバイス又は集積回路10に含まれる他のハードウェアデバイスを含む。例えば、周辺機器32A-32Cは、イーサネット登録商標MACメディアアクセスコントローラ又は無線フィデリティWiFiなどの1以上のネットワークMACといったネットワーク周辺機器を含む。様々なオーディオ処理デバイスを含むオーディオユニットが周辺機器32A-32Cに含まれる。1以上のデジタル信号プロセッサが周辺機器32A-32Cに含まれる。周辺機器32A-32Cは、タイマー、onチップシークレットメモリ、暗号エンジンやこれらの組み合わせなど他の任意の機能を含む。周辺インタフェースコントローラ34は、任意のタイプの周辺インタフェースに関する任意のコントローラを含む。例えば、周辺インタフェースコントローラは、USBコントローラ、周辺コンポーネント相互接続高速PCIeコントローラ、フラッシュメモリインタフェース、汎用入出力IOピンなどの様々なインタフェースコントローラを含む。メモリ12A-12Bは、ダイナミックランダムアクセスメモリDRAM、同期DRAMSDRAM、ダブルデータレートDDR,FDDR2,DDR3など、mDDR3などの携帯バージョンのSDRAM、LPDDR2などの低パワーバージョンのSDRAMの少なくともいずれかを含むSDRM、RAMBUSDRAMRDRAM、スタティックRAMSRAMなどの任意のタイプのメモリである。1以上のメモリデバイスがメモリモジュールを形成する回路基板上で接合される。ここで、メモリモジュールとは、単一インラインメモリモジュールSIMM、デュアルインラインメモリモジュールDIMMなどである。あるいはまた、デバイスはチップonチップ構成、パッケージonパッケージ構成、又はマルチチップモジュール構成の集積回路10によりマウントされる。メモリPHY42A-42Bは、メモリ12A-12Bに対して低レベル周辺インタフェースを扱う。例えば、メモリPHY42A-42Bは、同期DRAMメモリなどに正確なクロッキングclocking用の信号タイミングに責任を負う。一実施例において、メモリPHY42A-42Bは、集積回路10内に供給されるクロックをロックするよう構成され、そしてメモリ12により用いられるクロックを生成するよう構成される。他の実施例は、図1で示すコンポーネント及び/又は他のコンポーネントのサブセット又はスーパーセットを含むコンポーネントの組み合わせを含むことに留意されたい。所与のコンポーネントの一実例が図1に示される一方で、他の実施例は所与のコンポーネントの1以上の実例を含む。同様に、発明の詳細な説明の全体を通して、所与のコンポーネントの1以上の実例は、たとえ1つしか示されていないとしても、1つの実例を含む実施例を含み、複数の実例が示される場合にも用いられる。L2キャッシュのパワーアップ/パワーダウン図2を参照すると、集積回路10の一部の実施例のブロック図が詳細に示されている。特に、CPUブロック14及びブリッジDMAコントローラ30がパワーマネージャー50と共に示されている。CPUブロック14はプロセッサ16及びL2キャッシュ18を含む。図2の実施例の場合、L2キャッシュ18はL2キャッシュコントロール18A及びL2キャッシュメモリ18Bとして示されている。L2キャッシュコントロール18Aは、キャッシュ制御回路52及びコヒーレンス制御回路54を含む。キャッシュ制御回路52及びコヒーレンス制御回路54のそれぞれは、コンフィグレーションレジスタ56A-56Dなどのコンフィグレーションレジスタを含む。プロセッサ16は、L2キャッシュコントロール18A、特にコヒーレンス制御回路54と結合される。コヒーレンス制御回路54はキャッシュ制御回路52と結合される。L2キャッシュコントロール18A及び特にキャッシュ制御回路52は、L2キャッシュメモリ18Bと結合される。L2キャッシュコントロール18Aは更にメモリコントローラ40例えば、図1のCPUポート44Cと結合する。パワーマネージャー50は、L2キャッシュコントロール18A例えば、図2のL2パワー制御信号及びプロセッサ16例えば、図2のプロセッサパワー制御信号と結合する。ブリッジDMAコントローラ30は、コヒーレントIOインタフェースユニットCIF58、パワーアップ/パワーダウンメモリ60、DMAコントローラ62を含む。CIF58は、ワーアップ/パワーダウンメモリ60と、DMAコントローラ62と、L2キャッシュコントロール18Aと特に、コヒーレンス制御回路54、パワーマネージャー50と例えば、図2のIOアイドル、PWrUpReq、PWrUpAck信号を介して、周辺回路32A-32Cと、周辺インタフェースコントローラ34との少なくとも何れか一つと結合される。DMAコントローラ62は更に、周辺回路32A-32Cと、周辺インタフェースコントローラ34と結合する。一実施例において、DMAコントローラ62及びCIF58は、周辺回路32A-32C及び/又は周辺インタフェースコントローラ34の各サブセットと結合する。サブセットはオーバーラップし得る例えば、ある周辺機器周辺インタフェースコントローラは、DMAを介して及びCIF58との直接通信を介しての両方によりメモリと通信するよう構成されている。他の周辺機器周辺インタフェースコントローラは、DMAを介してのみ又はCIF58に直接送信されたオペレーションを介してのみメモリと通信する。コンフィグレーションレジスタ56A-56Dはソフトウェアによってプログラム化され、キャッシュ制御回路52及びコヒーレンス制御回路54のオペレーションの様々な面を制御する。一般的に、回路ブロックは、様々なプログラム可能なコンフィグレーションの間でソフトウェアを選択できるようにするコンフィグレーションレジスタを実装する。例えば、L2キャッシュ18のサイズ及びコンフィグレーションは、或る所定の最大数の範囲内で選択可能であう。キャッシュの書込みスルー書込みバックオペレーションが構成される。コヒーレントモードはコンフィグレーションレジスタ56A-56Dを通じて有効化されコントロールされる。或る実施例において、キャッシュ制御回路52だけがキャッシュコンフィグレーションレジスタ56A-56Dを含むか、若しくは、コヒーレンス制御回路54だけがキャッシュコンフィグレーションレジスタを56A-56Dを含む。L2キャッシュ18がパワーダウンされる場合、コンフィグレーションレジスタ56A-56Dの少なくとも幾つかに記憶されたコンフィグレーションデータが失われる。L2キャッシュ18がパワーダウンされ、その後にパワーアップされた後にコンフィグレーションを復活させるため、コンフィグレーションデータをパワーアップ/パワーダウンメモリ60に記憶する。例えば、ソフトウェアがコンフィグレーションレジスタ56A-56Dをパワーアップで復活されるはずの値でプログラムされるとき、ソフトウェアはパワーアップ/パワーダウンメモリ60に値を書込む。同様に、パワーダウンの前に実行される、コンフィグレーションレジスタ書込み又は他のレジスタ書込みがある。例えば、パワーダウンの前に、任意の未処理メモリオペレーション若しくは他の通信が完了することを保証しながらレジスタがL2キャッシュ18を同期させる同期コマンドで書込まれる。パワーアップ/パワーダウンイベントの間中、CIF58はパワーアップ/パワーダウンメモリ60からオペレーションを読出すように構成される。パワーマネージャー50はCIF58に対してパワーアップ又はパワーダウンイベントを信号送信するよう構成され、そしてCIF58はメモリ60を読出して対応のイベントをL2キャッシュ18に送信するよう構成される。オペレーションが終了すると、CIF58はパワーマネージャー50に対して終了報告を通信するよう構成される。これに応答して、パワーマネージャー50はパワーアップ/パワーダウンイベントを完了させる。パワーマネージャー50及びCIF58の間で任意の通信が実行される。例示した実施例においては、パワーマネージャー50はPwrUpReq信号を用いながらパワーアップ若しくはパワーダウンイベントを信号送信する。詳しく言うと、パワーマネージャー50は、L2キャッシュ18がパワーアップされることを示すためにPwrUpReq信号をアクティブな状態にし、L2キャッシュ18がパワーダウンされることを示すためにPwrUpReq信号をアクティブでない状態に構成される。PwrUpReq信号のアクティブ状態にあわせて、CIF58の間58は、パワーアップオペレーションとして示されるパワーアップ/パワーダウンメモリ60内の任意のオペレーションを読出して、このオペレーションをL2キャッシュ18に通信するよう構成されている。CIF58は、オペレーションが完了したことを決定し例えば、各レジスタ書込みオペレーションに対応する書込み完了を受信すること、そしてパワーアップイベントを肯定応答するためにCIF58はPwrUpAck信号をアクティブ状態にする。パワーマネージャー50は、PwrUpAck信号のアクティブ状態に反応してL2キャッシュ18への通信を再びイネーブルする。L2キャッシュ18をパワーダウンすることはキャッシュ制御回路52を少なくともパワーダウンすることを含む。ある実施例においては、コヒーレンス制御回路54もまたパワーダウンされる。L2キャッシュ18Bは幾つかの実施例においては、キャッシュ内のキャッシュ状態例えば、メモリからの様々なキャッシュブロック、タグ有効性コヒーレンス状態などのキャッシュブロックを保持しながらパワーオンされたままである。或いはまた、L2キャッシュ18Bは、L2キャッシュ18をパワーダウンする一部としてパワーダウンされている。パワーダウンされた回路メモリは、パワーアップイベントに応答して再びパワーアップされ得る。パワーアップ/パワーダウンメモリ60は任意の半導体ストレージから形成される。例えば、ソフトウェアによって読出され書込まれるマルチレジスタが提供される。他の実施例は、他の形式のストレージ例えば、スタティックRAMなどのランダムアクセスメモリRAMを用いる。パワーアップ/パワーダウンメモリ60は一般的にマルチエントリを含む。図2のメモリ60に典型的な2つのエントリを示す。例示の実施例の場合、パワーアップ/パワーダウンメモリ60内の各エントリは、図2のエントリにおいて、フィールドとデータフィールドとして示したように、アドレスとデータの組を含む。アドレスは書込まれるコンフィグレーションレジスタを識別し、データはそのコンフィグレーションレジスタに書込まれる値である。アドレスは相対的なものであり例えば、アドレスはL2キャッシュコントロール18Aに対応するベースアドレスからのオフセットであったり、又は、コヒーレンス制御回路54及び/又はキャッシュ制御回路52のためのベースアドレスである。或いはまた、このアドレスは、対応のレジスタ56A-56Dに対する書込みオペレーションにある、プロセッサが送信したであろう完全アドレスである。また、各エントリは、エントリが有効情報を記憶しているか否かを示す有効ビットVを含む。さらに、この実施例の場合、各エントリは、パワーダウン中又はパワーアップ中にコンフィグレーションレジスタ書込みが実行されるかどうかを示すパワーダウンDフィールドを含む。Dフィールド内のDビットはパワーダウンレジスタ書込みを示すためにセットされ、パワーアップレジスタ書込みを示すことが明らかである。他の実施例は、パワーダウン及びパワーアップに関して異なるメモリを使用したり、又は既知の形式でメモリを分割したりし、そしてDフィールドは各エントリに含まれていないかもしれない。一実施例において、ソフトウェアは、パワーアップ/パワーダウンメモリ60の初期エントリにパワーダウンアドレス/データの組を書込み、そしてその後のエントリにパワーアップアドレス/データの組を書込むことが見込まれている。このような実施例の場合、パワーダウンイベントに応答して、Dビットをクリアさせるエントリに遭遇するまで、CIF58は初期エントリをもつオペレーション始めを読出す。CIF58はポインタをエントリに残し、パワーアップイベントに応答して示されたエントリからパワーアップオペレーションを読出すことを始めるその後で、そのポインタは初期エントリに対するポイントに再びリセットされる。パワーアップ/パワーダウンメモリ60がコンフィグレーションレジスタ書込みを記憶する一方で、他の実施例は実行されるべき任意のタイプのオペレーション例えば、レジスタ書込み、レジスタ読出し、コマンドなどを記憶する。したがって、L2キャッシュ18をパワーアップし及びパワーダウンするためのフレキシブルなメカニズムがサポートされる。このメカニズムはL2キャッシュ18をパワーアップし又はパワーダウンすることをサポートしながら、プロセッサ16をプロセッサ16を起動することなくパワーダウンする。くわえて、オペレーションがメモリ60内でプログラム可能であることから、実行されるはずのオペレーションは変更され、そしてオペレーションの順序が変更される。したがって、メカニズム自体がハードウェアで動作かするとしても、そのメカニズムはソフトウェア変更を介してオペレーティングにエラーがあれば訂正される。一般的に、キャッシュ制御回路52はL2キャッシュ18Bにアクセスすることを管理するよう構成される。このキャッシュ制御回路52は、キャッシュアクセスに関するヒットミスを検出し、ミスのためのキャッシュ充填を開始し、L2キャッシュ18内の置き換えポリシーを管理したりする。コヒーレンス制御回路54は、プロセッサ16のメモリオペレーションのために、そしてCIF58からのメモリオペレーションのために例えば、DMAコントローラ62からのDMAオペレーション及び/又は周辺機器32A-32Cから直接受信した他のメモリオペレーション及び/又は周辺インタフェースコントローラ34、CPUブロック14におけるキャッシュコヒーレントをコントロールする。コヒーレンス制御回路54は、プロセッサ16内のキャッシュに関するスヌープ詮索タグを保持し、そしてキャッシュコヒーレンス目的のためにL2キャッシュメモリ18Bを詮索するため、キャッシュコントロールプロセッサ16に対するキャッシュアクセスを生成するよう構成される。パワーマネージャー50は、プロセッサ16及びL2キャッシュ18、さらには集積回路10における他の様々なアクティビティ不図示をモニタリングするよう構成される。パワーマネージャー50は、プロセッサ16のパワーアップ又はダウンを含むパワー状態を、プロセッサパワー制御信号を介してコントロールする。プロセッサ16は様々な実施例において独立して又は同期してパワーアップ又はパワーダウンされる。パワーマネージャー50は、L2キャッシュ18がアイドル遊休状態である場合、L2キャッシュ18をパワーダウンする。パワーマネージャー50は、L2キャッシュ18が様々な態様でアイドル遊休状態であることを検出する。例えば、プロセッサ16がパワーダウンされ、その結果、どのメモリオペレーションもプロセッサ16から見込まれていないことにパワーマネージャー50は気づく。さらに、パワーマネージャー50は、ブリッジDMAコントローラが少なくともメモリオペレーションに関してアイドル状態であることを検出する。例示の実施例の場合、CIF58はIOアイドル信号を生成する。CIF58は、周辺機器32A-32C及び/又は周辺インタフェースコントローラ34からのメモリオペレーションがないということを示すIOアイドル信号DMAコントローラ62からの何のメモリオペレーションもないことを含むをアサートする。一実施例において、CIF58は、パワーマネージャー50へIOアイドル信号をアサートする前に、プログラム可能な連続クロックサイクル数に関するメモリオペレーションがないことを検出する。一実施例において、CIF58はIOアイドル信号をアサートしないよう構成される。しかしながら、CIF58は、パワーマネージャー50から、メモリオペレーションが送信され得る知らせを待つ。その知らせは、パワーマネージャー50がメモリオペレーションを受信する前にパワーダウンイベントを開始したという競争状態を避け、その結果、パワーダウンイベントの一環として失われることとなるL2キャッシュ18へのメモリオペレーション送信を避ける。一実施例において、準備完了信号不図示がパワーマネージャー50によって提供され、IOアイドル信号のアサーション及びアサーション停止の後に、L2キャッシュ18がメモリオペレーションにとって準備完了であることを示す。次に、図3~6を参照すると、パワーマネージャー50及びL2キャッシュ18をパワーアップ及びダウンさせるCIF58のオペレーションをあらわすフローチャートが示されている。理解を容易にするために特定の順序でブロックを示しているが、他の順序も用いられる。パワーマネージャー50及び/又はCIF58の組み合わせ論理において並行してブロックが実行される。ブロック、ブロックの組み合わせ、及び/又はフローチャートは、全体として、マルチクロックサイクルでパイプラインされる。メモリコントローラ40は、図19に示すオペレーションを実行するように構成される。パワーマネージャー50及び/又はCIF58はフローチャートに示したオペレーションを実行するよう構成される。詳細には、パワーマネージャー50及び/又はCIF58は、図示したオペレーションを実行するハードウェア回路を含む。図3は、パワーダウンイベントに関するパワーマネージャー50の一実施例におけるオペレーションを示したフローチャートである。パワーマネージャー50は、プロセッサ16がパワーダウンし判断ブロック70のYes、かつ、CIF5858が信号送信されたIOアイドルをもつ場合判断ブロック72のYes、パワーダウンイベントが生じたことを決定する。その場合、パワーマネージャー50は、CIF58にPwrUpReq信号のアサート停止をしてブロック74、パワーダウンイベントを開始する。パワーマネージャー50は、CIF58からの肯定応答Ackを待ち判断ブロック76、そしてPwrUpAckのアサート停止に応答して判断ブロック76のYes、パワーマネージャー50はL2キャッシュをパワーダウンさせるブロック78。図4は、パワーダウンイベントに関するCIF58の一実施例におけるオペレーションを示したフローチャートである。パワーダウンイベントのCIF58処理は、パワーマネージャー50からのPwrUpReq信号をアサーション停止することに応答して開始する判断ブロック80のYes。CIF58は、パワーアップパワーダウンメモリ60から初期エンティティを読出しブロック82、そのエンティティが有効であり且つパワーダウンイベントに関するものであるか否かを決定するV及びDセット、判断ブロック84。そうである場合判断ブロック84がYes、CIF58はアドレスデータの組をL2コントロール18Aに送信して、識別されたコンフィグレーションレジスタ56A-56Dをアップデートするブロック86とともに、次のエントリをメモリ60に読出すブロック82。そうでない場合判断ブロック84がNo、CIF58はすべてのコンフィグレーションレジスタ書込みに対する書込み応答がL2コントロール18Aから受信されたかどうかを決定する判断ブロック88のYes。応答が受信されていた場合判断ブロック80のYes、L2コントロール18Aはパワーダウンのために準備され、そしてCIF58はパワーダウン要求を肯定応答するためにPwrUpAck信号をアサート停止にするブロック90。図5は、パワーアップイベントに関するパワーマネージャー50のオペレーションを示したフローチャートである。パワーマネージャー50は、プロセッサ16がパワーアップされる場合若しくはメモリオペレーションがCIF58に受信される場合にIOアイドルのアサート停止を生じさせることになる、パワーアップイベントが生じることを決定する。パワーマネージャー50は、L2キャッシュコントロールをパワーアップしブロック100、そしてパワーが安定するまで待つ。パワーマネージャー50はPwrUpReq信号をアサートしブロック102、L2キャッシュ18が初期化されて再び通信の準備完了であることを決定するために、アサートされるはずのPwrUpAck信号を待つブロック104。図6は、パワーアップイベントに関するCIF58のオペレーションを示したフローチャートである。CIF58は、PwrUpReq信号のアサーションに応答して開始する判断ブロック110のYes。CIF58は、パワーアップパワーダウンメモリ60内の次のエンティティを読出すブロック112。そのエンティティが有効であり且つパワーアップオペレーションであるならばVセット及びDクリア、判断ブロック114のYes、CIF58はコンフィグレーションレジスタ書込みをL2キャッシュコントロール18Aに送信しブロック116、そしてメモリ60内の次のエンティティを読出すブロック112。エンティティが有効ではないか又はパワーダウンオペレーションであるならば判断ブロック114のNo、CIF58はレジスタ書込みに対する応答が受信されたかどうかを決定する判断ブロック118。応答が受信されていた場合判断ブロック118のYes、CIF58はPwrUpAck信号をアサートするブロック120。或る実施例において、パワーマネージャー50は、パワーアップイベントの処理の間中、L2キャッシュ18がパワーダウンされているかを決定したり、又はパワーダウンイベントの処理の間中、L2キャッシュ18がパワーアップされているかを決定する。幾つかのインプレメンテ-ション実装例において、パワーマネージャー50は、新たな遷移を開始する前に、進行中の遷移を完了できるようにする。別のインプレメンテ-ションにおいては、パワーマネージャー50は、例えば、PwrUpReq信号の状態を変化させることによって決定がなされると新たな遷移を信号送信するよう構成される。CIF58は、状態変化を検出するためのPwrUpReq信号をモニタリングし、進行中のイベントを処理することを終わらせる。CIF58は、更なる処理をすることなく変化した状態を肯定応答したり、或いは新たなイベントを処理新たなイベントに関するレジスタ書込みを実行することしたりのいずれかを行なう。図7は、一実施例に関するL2キャッシュ18のパワーダウン及びパワーアップシーケンスを示すタイミング図である。時間タイムは、図7の左から右に任意の単位で増加する。このL2キャッシュ18はタイミング図の開始でパワーアップしオペレーティングされブロック130、そしてPwrUpReq及びPwrUpAck信号の両方ともがアサートされる。パワーマネージャー50は、L2キャッシュがパワーダウンされているかを決定し、PwrUpReq信号をアサート停止にする点線132。CIF58は、レジスタ書込みを送信し応答を収集することを開始する。ブロック134。ひとたび書込みが完了して応答が受信されると、CIF58はPwrUpAck信号をアサート停止にし点線136、そしてL2キャッシュ18はパワーダウンされるブロック138。後のポイントで、パワーマネージャー50は、L2キャッシュがパワーアップされているかを決定し、L2キャッシュ18にパワーを確立したあとでPwrUpReq信号をアサートする点線140。CIF58はコンフィグレーションレジスタを初期化するためにレジスタ書込みを送信しブロック142、書込みを完了すること及び応答を受信することに反応してPwrUpAck信号をアサートする点線144。L2キャッシュ18はパワーアップされ、そしてこのポイントで再びオペレートするブロック146。図8を参照すると、L2キャッシュコンフィグレーションをアップデートするソフトウェアの一実施例を示すフローチャートが記載されている。例えば、ソフトウェアは、システム5のブート中及び/又はL2キャッシュコンフィグレーションを変更するシステムオペレーション間の他の時点で演算されるコンフィグレーションコードを含む。L2コンフィグレーションコードは図8に示すオペレーションをインプリメントするプロセッサ16の一つで演算される。つまり、L2コンフィグレーションコードは命令を含み、それはプロセッサ16の一つによって演算されるときに図8に示すオペレーションを実行インプレメントする。理解を容易にするために特定の順序でブロックを示しているが、他の順序も用いられる。L2キャッシュコンフィグレーションコードはL2キャッシュ18内に1以上のコンフィグレーションレジスタを書込むブロック150。1以上のコンフィグレーションレジスタがL2キャッシュ18中に書込まれることを必要とされるならば判断ブロック152のYes、このコードはパワーアップパワーダウンメモリ60に対するコンフィグレーションレジスタのアドレス及び対応データを書込むブロック154。例えば、L2キャッシュ18の同期を生じさせるレジスタ書込みを含む。コードは、パワーダウン書込みにより各エントリ書込みにV及びDビットをセットする。1以上のコンフィグレーションレジスタがL2キャッシュ18のパワーアップ中に回復される場合判断ブロック156のYes、このコードはパワーアップパワーダウンメモリ60に対するコンフィグレーションレジスタのアドレス及び対応データを書込み、そして各エントリにVビットをセットしてDビットをクリアするブロック158。幾つかの実施例において、パワーダウン書込み及びパワーアップ書込みの両方に、同じコンフィグレーションレジスタを含むことに留意されたい。別の実施例において、CIF58は、コンフィグレーションレジスタ56A-56Dに対する書込み又はパワーアップイベントに再び記憶され及び/又はパワーダウンイベントに書込まれるはずのコンフィグレーションレジスタのサブセットを検出するよう構成される。CIF58は、レジスタに書かれた値をパワーアップパワーダウンメモリ60において自動的にキャプチャーする。その結果、L2コンフィグレーションコードはメモリ60への書込みを明示的に実行する必要はない。このような実施例の場合、L2コンフィグレーションコードは、上述した自動的なキャプチャーに加えて、メモリ60をアップデートこともできる。L2コンフィグレーションコードは、例えば、パワーダウンイベントのための同期コマンドを挿入する。図9を参照すると、コンピュータアクセス可能な記憶媒体200のブロック図が示されている。一般的に言って、コンピュータアクセス可能な記憶媒体は、コンピュータに命令及び/又はデータを提供するために使用する間にコンピュータがアクセスする任意の記憶媒体を含む。例えば、コンピュータアクセス可能な記憶媒体は、例えばディスク固定若しくはリムーバブル、テープ、CD-ROMやDVD-ROM、CR-R、CD-RW、DVD-R、DVD-RW、又はブルーレイといった磁気や光メディアの記憶媒体を含む。記憶媒体は、RAN例えば、同期ダイナミックRAMSDRAM、ダブルデータレートDDR,FDDR2,DDR3など、SDRAM、低パワーDDRLPDDR2など、SDRAM、RambusDRAMRDRAM、スタティックRAMSRAMなど、ROM、フラッシュメモリ、ユニバーサルバスUSBインタフェースなどの周辺インタフェースを介してアクセス可能な不揮発性メモリ例えば、フラッシュメモリ。記憶媒体は、マイクロマシン技術MEMESの他に、ネットワーク及び/又は無線リンクなどの通信媒体を介してアクセス可能な記憶媒体を含む。図9のコンピュータアクセス可能な記憶媒体200は、L2コンフィグレーションコードを記憶し、それは図8のフローチャートを実行する。一般的に、コンピュータアクセス可能な記憶媒体200は命令のセットを記憶し、それは実行時において、図8のフローチャートの一部又は全部を実行する。キャリア媒体は、コンピュータアクセス可能な記憶媒体と、優先若しくは無線伝送の伝送媒体とを含む。図10を参照すると、システム350の一実施例のブロック図が示されている。例示の実施例において、システム350は、外部メモリ12に結合された集積回路10の少なくとも1つのインスタンスを含む。外部メモリ352は図1に関して上述した主メモリサブシステムを形成する例えば、外部メモリ352はメモリ12A-12Bを含む。集積回路10は1以上の周辺機器354及び外部メモリ12に結合する。電源供給356が提供され、集積回路358に電圧を供給するとともに、メモリ352及び/又は周辺機器354に電圧を供給する。幾つかの実施例において、1より多い集積回路10のインスタンスが含まれるそして同様に、1より多い外部メモリ352が含まれる。メモリ352は任意のタイプのメモリである。例えば、ダイナミックランダムアクセスメモリDRAM、同期ダイナミックRAMSDRAM、ダブルデータレートDDR,FDDR2,DDR3など、SDRAMmDDR3などのSDRAMのモバイルバージョン、及び/又はLPDDR2などのSDRAMの低パワーバージョンを含む、RAMBUSDRAMRDRAM、スタティックRAMSRAMなどである。1以上のメモリデバイスは、単一インラインメモリモジュールSIMM、デュアルインラインメモリモジュールDIMMなどのメモリモジュールを形成する回路基板上に接合される。或いはまた、デバイスはチップオンチップコンフィグレーション、パッケージオンパッケージコンフィグレーション、マルチチップモジュールコンフィグレーションの集積回路10によりマウントされる。周辺機器354はシステム350のタイプによって望しい回路を含む。例えば、一実施例において、システム350はモバイル機器例えば、携帯情報端末PDA、スマートフォンなどであり、そして周辺機器354は様々なタイプの無線通信例えば、wifi、bluetooth、セルラー、GPSなどを含む。また、周辺機器354はRAM記憶媒体、固体記憶媒体、ディスク記憶媒体を含む追加的ストレージを含む。周辺機器354はディスプレイスクリーンなど例えば、タッチディスプレイスクリーン又はマルチタッチディスプレイスクリーン、キーボード若しくは他の入力デバイス、マイクロフォン、スピーカーのユーザインタフェース機器を含む。他の実施例では、システム350は任意のタイプのコンピュータシステム例えば、デスクトップPC、ラップトップ、ワークステーション、ネットトップなどである。上述したように開示が理解される場合、様々なバリエーション及び修正が当業者にとって明らかとなる。添付の特許請求の範囲はこのようなバリエーション及び修正をとらえるために解釈されることを意図している。"