"不揮発性メモリセルアレイで複数のメモリセルを読み出す方法において、シングル読出しコマンドに基づいて、複数のハード判定電圧のセット及び複数のソフト判定電圧の少なくとも第1セットを利用してメモリセルからデータを読み出す段階を含む読み出す方法。前記読み出す段階は、シングル読出しコマンド、アドレス、及び解像度指示器に基づいて、複数のハード判定電圧の前記セット及び複数のソフト判定電圧の少なくとも前記第1セットを利用してデータを読み出し、前記解像度指示器はソフト判定電圧のセットの個数を指示する請求項1に記載の読み出す方法。もし、読出し解像度が2つのセットを指示すれば、前記読み出す段階は複数のハード判定電圧の前記セット、複数のソフト判定電圧の前記第1セット、及び複数のソフト判定電圧の第2セットを利用して前記メモリセルからデータを読み出す請求項2に記載の読み出す方法。前記第2セットで複数のソフト判定電圧の個数は、前記第1セットより大きい請求項3に記載の読み出す方法。第1読出し出力コマンドに応答して、前記ハード判定電圧に基づいて第1読出し結果を出力する段階をさらに含む請求項1に記載の読み出す方法。第2読出し出力コマンドに応答して、複数のソフト判定電圧の前記第1セットに基づいて第2読出し結果を出力する段階をさらに含む請求項5に記載の読み出す方法。前記読み出す段階は前記読出しコマンドに応答して、ハード判定電圧の前記セットを利用し、前記複数のソフト判定電圧の前記第1セットを利用し、複数のソフト判定電圧の第2セットを利用して前記メモリセルからデータを読み出し、第3読出し出力コマンドに応答して複数のソフト判定電圧の前記第2セットに基づいて第3読出し結果を出力する段階をさらに含む請求項6に記載の読み出す方法。前記第2読出し結果を出力する段階は、前記第1読出し結果を出力する段階で各々のハードビットを出力するためにシングルソフトビットを出力し、前記第3読出し結果を出力する段階は、前記第1読出し結果を出力する段階で各々のハードビットを出力するためにシングルソフトビットを出力する請求項7に記載の読み出す方法。前記第2読出し結果を出力する段階は、前記第1読出し結果を出力する段階で各々のハードビットを出力するためのシングルソフトビットを出力する請求項6に記載の読み出す方法。前記読み出す段階は前記読出しコマンドに応答して、複数のハード判定電圧の前記セット、複数のソフト判定電圧の前記第1セット、及び複数のソフト判定電圧の前記第2セットに基づいてデータを読み出す動作を順次的に遂行する請求項7に記載の読み出す方法。前記読み出す段階は、前記読出しコマンドに応答して複数のハード判定電圧の前記セット及び複数のソフト判定電圧の前記第1セットに基づいてデータを読み出す動作を順次的に遂行する請求項1に記載の読み出す方法。前記読み出す段階は、前記読出しコマンドを受信した後に、複数のハード判定電圧の前記セットを利用して前記メモリセルからデータを読み出す段階と、前記第1読出し出力コマンドを受信した後に、複数のソフト判定電圧の前記第1セットを利用して前記メモリセルからデータを読み出す段階と、前記第2読出し出力コマンドを受信した後に、複数のソフト判定電圧の前記第2セットを利用して前記メモリセルからデータを読み出す段階と、を含む請求項7に記載の読み出す方法。前記読み出す段階は、前記読出しコマンドを受信した後に、複数のハード判定電圧の前記セットを利用して前記メモリセルからデータを読み出す段階と、前記第1読出し出力コマンドを受信した後に、複数のソフト判定電圧の前記第1セットを利用して前記メモリセルからデータを読み出す段階と、を含む請求項5に記載の読み出す方法。前記読み出す段階は、前記読出しコマンドを受信した後に、複数のハード判定電圧の前記セットを利用して前記メモリセルからデータを読み出す段階と、複数のハード判定電圧の前記セットを利用して読み出されたデータを出力した後に、複数のソフト判定電圧の前記第1セットを利用して前記メモリセルからデータを読み出す段階と、を含む請求項1に記載の読み出す方法。前記読み出す段階は、前記第1読出し結果を出力する段階と同時に複数のソフト判定電圧の前記第1セットに基づいてデータを読み出す段階と、前記第2読出し結果を出力する段階と同時に複数のソフト判定電圧の前記第2セットに基づいてデータを読み出す段階と、を含む請求項7に記載の読み出す方法。前記読み出す段階は、前記第1読出し結果を出力する段階と同時に複数のソフト判定電圧の前記第1セットに基づいてデータを読み出す段階を含む請求項5に記載の読み出す方法。前記複数のメモリセルは複数のマルチ-レベルメモリセルである請求項1に記載の読み出す方法。不揮発性メモリセルアレイで複数のメモリセルを読み出す方法において、読出しコマンドを伝送する段階と、第1読出し出力コマンドを伝送する段階と、前記第1読出し出力コマンドに応答して、複数のハード判定電圧のセットを利用する読出し動作に基づいて遂行された第1読出し結果を受信する段階と、第2読出し結果で複数のエラーが訂正できるか否かを判定する第1判定段階と、前記第1判定段階が前記第1読出し結果で複数のエラーが訂正できないと判定すれば、関連した読出しコマンドを伝送せずに第2読出し出力コマンドを伝送する段階と、前記第2読出し出力コマンドに応答して、複数のソフト判定電圧の第1セットを利用する読出し動作に基づいて遂行された前記第2読出し結果を受信する段階と、を含む読み出す方法。前記第1判定段階が前記第1読出し出力結果で複数のエラーが訂正できると判定すれば、前記読出し出力コマンドは伝送しない請求項18に記載の読出し方法。前記読出しコマンドに関連した読出し解像度を伝送する段階をさらに含み、前記読出し解像度はハード読出し動作と共に遂行するために複数のソフト読出し動作の個数を指示し、前記ハード読出し動作は複数のハード判定電圧の前記セットに基づいて遂行され、各ソフト読出し動作は複数のソフト判定電圧の他のセットに基づいて遂行される請求項18に記載の読み出す方法。読出し解像度が2つのソフト読出し動作を指示すれば、前記読み出す方法は、第2読出し結果で複数のエラーが訂正できるか否かを判定する第2判定段階と、前記第2判定段階が第2読出し結果で複数のエラーが訂正できないと判定すれば、関連した読出しコマンドを伝送せずに第3読出し出力コマンドを伝送する段階と、前記第3読出し出力コマンドに応答して、複数のソフト判定電圧の第2セットを利用する読出し動作に基づいて遂行された第3読出し結果を受信する段階と、をさらに含む請求項20に記載の読み出す方法。前記第2判定段階が前記第1読出し結果で複数のエラーが訂正できないと判定すれば、前記第3読出し出力コマンドが伝送されない請求項21に記載の読み出す方法。前記第2読出し結果で複数のエラーが訂正できるか否か判定する第3判定段階をさらに含む請求項21に記載の読み出す方法。前記第2読出し結果で複数のエラーが訂正できるか否かを判定する第2判定段階と、前記第2判定段階が前記第2読出し結果で複数のエラーが訂正できないと判定すれば、関連した読出しコマンドを伝送せずに第3読出し出力コマンドを伝送する段階と、前記第3読出し出力コマンドに応答して、複数のソフト判定電圧の第2セットを利用する読出し動作に基づいて遂行された前記第3読出し結果を受信する段階と、をさらに含む請求項18に記載の読み出す方法。前記第2判定段階が前記第1読出し結果で複数のエラーが訂正できないと判定すれば、第3読出し出力コマンドが伝送されない請求項24に記載の読み出す方法。前記第2読出し結果で複数のエラーが訂正できるか否かを判定する第3判定段階をさらに含む請求項24に記載の読み出す方法。前記第2読出し結果を受信する段階は、前記第1読出し結果を受信する段階で入力された各ハードビットのためにシングルソフトビットを受信し、前記第3読出し結果を受信する段階は、前記第1読出し結果を受信する段階で入力された各ハードビットのためにシングルソフトビットを受信する請求項24に記載の読み出す方法。前記第2読出し結果を受信する段階は、前記第1読出し結果を受信する段階で入力された各ハードビットのためにシングルビットを受信する請求項24に記載の読み出す方法。前記複数のメモリセルは複数のマルチ-レベルメモリセルである請求項18に記載の読み出す方法。不揮発性マルチ-レベルメモリ装置において、不揮発性メモリセルアレイと、シングル読出しコマンドにに基づいて、複数のハード判定電圧のセット及び複数のソフト判定電圧の少なくとも第1セットを利用して前記メモリセルアレイからデータを読み出す制御ロジックと、を含むメモリ装置。データ格納システムにおいて、請求項20のメモリ装置と、前記読出しコマンドを提供する制御器と、を含むデータ格納システム。電子装置において、請求項30のメモリ装置と、制御器と、を含み、前記制御器は、前記メモリ装置から出力される読出し結果をエラー訂正するエラー訂正コーディングユニット及び前記読出しコマンドを提供するプロセッサーを含む電子装置。コンピューティングシステムにおいて、プロセッサーと、請求項30の前記メモリ装置及び前記読出しコマンドを提供する制御器を含むメモリシステムと、前記プロセッサー及び前記メモリシステムを通信的に連結するバスと、を含むコンピューティングシステム。本発明の目的は、エラー訂正に所要される性能損失は最少化しながらも、エラー訂正の効率は増進させ得るフラッシュメモリ装置及びそれの読み出す方法を提供することである。本発明の他の目的は、エラー訂正に使用されるデータに対する読出し及び出力動作のオーバーヘッドを減らすことができるフラッシュメモリ装置及びそれの読み出す方法を提供することである。本発明のその他の目的は、フラッシュメモリ装置から読み出されたデータの信頼性を向上させることができるフラッシュメモリ装置及びそれの読み出す方法を提供することである。本発明の一実施形態において、不揮発性メモリセルのアレイ内のメモリセルを読み出す方法は、シングル読出しコマンドに基づいて、ハード判定電圧の1つセット及び少なくとも第1セットのソフト判定電圧を利用してメモリセルからデータを読み出す段階を含む。本発明の他の実施形態において、不揮発性メモリセルのアレイ内のメモリセルを読み出す方法は、読出しコマンドを伝送し、第1読出し出力コマンドを伝送し、前記第1読出しコマンドに応答して第1読出し結果を受信する。第1読出し結果はハード判定電圧セットを利用する読出し動作に基づく。前記方法は第1読出し結果内のエラーが訂正できるか否かを判定する第1判定段階と、第1判定は第1読出し結果内のエラーが訂正できないと判定される場合、関連された読出し出力コマンドを伝送せずに第2読出し出力コマンドを伝送する段階と、をさらに含む。第2読出し結果は前記第2読出しコマンドに応答して受信され、前記第2読出し結果はソフト判定電圧の第1セットを利用して読出し動作に基づく。本発明の一実施形態において、不活性メモリ装置は不揮発性メモリセルのアレイと、ハード判定電圧セット及び少なくともシングル読出しコマンドに基づいたソフト判定電圧の第1セットを利用してメモリセルアレイからデータを読み出すように構成された制御ロジックを含む。本発明の複数の実施形態はまた、データストレージシステム、電子装置、コンピューティングシステム等、及びメモリ装置の実施形態又はメモリセルを読み出す方法を採択し、これに関連した動作方法に関する。以上のような本発明によると、フラッシュメモリからエラー訂正回路にハード判定データと、信頼性データの各ビットとが順次的に提供されて、エラー訂正回路が段階的なエラー訂正動作を遂行できる。段階的に遂行されたエラー訂正の結果にしたがって、フラッシュメモリからエラー訂正回路への信頼性データの出力と、これを利用する次の段階のエラー訂正動作が省略され得る。その結果、エラー訂正に所要される性能損失を最少化し、エラー訂正の効率を増進させることができる。また、以上のような本発明によると、エラー訂正に使用されるハード判定データと、信頼性データの各ビットとに対する読出し動作及び出力動作がパイプライン方式に遂行され得る。したがって、エラー訂正に使用されるデータに対する読出し及び出力動作のオーバーヘッドを減らし、フラッシュメモリ装置から読み出されたデータの信頼性を向上させることができる。以下、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できるするように詳細に説明するために、本発明の実施形態を添付されたの図面を参照して説明する。同一な構成要素は同一な参照番号を利用して引用される。類似の構成要素は類似の参照番号を利用して引用される。以下で説明される本発明によるフラッシュメモリ装置の回路構成と、それによって遂行される読出し動作とは例えば説明したことに過ぎないし、本発明の技術的思想を逸脱しない範囲内で多様な変化及び変更が可能する。図1は本発明によるフラッシュメモリ100と、それを含むメモリシステム1000の概略的な構成を示す図面である。図1を参照すれば、本発明のメモリシステム1000はフラッシュメモリ100とメモリコントローラー200とで構成され得る。メモリコントローラー200はフラッシュメモリ100を制御するように構成され得る。メモリコントローラー200の内部にはフラッシュメモリ100から読み出されたデータのエラーを訂正するためのエラー訂正回路ErrorCorrectionCircuit、ECC230が具備され得る。エラー訂正回路230に適用されるエラー訂正方式は、ハード判定harddecision方式とソフト判定softdecision方式とに区分され得る。ハード判定方式は、所定の基準読出し電圧例えば、ReadRef図6A乃至図6EのV4参照を印加する時のメモリセルのオン/オフ特性にしたがって読み出されたデータ以下、ハード判定データと称するとエラー訂正符号ErrorCorrectionCodesのみを利用してデータのエラーを訂正することを意味する。そして、ソフト判定方式は、ハード判定データ及びエラー訂正符号以外にハード判定データの信頼性に対する付加情報以下、信頼性データと称するを追加的に利用してデータのエラーを訂正することを意味する。本発明ではさらに精巧なエラー訂正を遂行するために、エラー訂正回路230がソフト判定方式のエラー訂正を遂行する場合が例示的に説明される。本発明で、エラー訂正回路230に適用され得る信頼性データのビット数と信頼性データのエンコーディング方式等は、特定形態に制限されなく多様な形態で構成され得る。以下で詳細に説明されるが、本発明のフラッシュメモリ100は制御ロジック150の制御にしたがって、ソフト判定読出し動作によって読み出されたハード判定データと、信頼性データの各ビット例えば、最上位ビットMSB、最下位ビットLSBとをエラー訂正回路230へ順次的に出力することができる。また、本発明で遂行されるハード判定データと、信頼性データの各ビット例えば、MSB、LSBとの読出し及び出力動作は、キャッシュ読み出す方法のようにパイプライン方式によって並列に遂行されることもできる。エラー訂正回路230は、フラッシュメモリ100から順次的に提供されたハード判定データと、信頼性データの各ビットとを利用して、ハード判定データを適用したエラー訂正動作と、信頼性データの各ビットを適用したエラー訂正動作とを段階的に遂行できる。段階的に遂行されたエラー訂正の結果にしたがって、フラッシュメモリ100からエラー訂正回路230への信頼性データの各ビットに対する出力と、これを利用する次の段階のエラー訂正動作とが省略され得る。このため、メモリコントローラー200は段階的に遂行されたエラー訂正の結果にしたがって、フラッシュメモリ100へ提供されるソフト判定出力コマンドCMDの発生を省略でき、場合によってはフラッシュメモリ100へインターラプト信号Intr又はリセット信号を発生できる。以上のような本発明の構成によれば、エラー訂正動作の時、フラッシュメモリ100とエラー訂正回路230との間に最初から大量のデータが送受信されなくとも、最小限のデータ送受信動作を通じてエラー訂正の正確度を段階的に増加させることができる。その結果、エラー訂正に所要される性能損失を最少化し、エラー訂正の効率を増進させることができる。また、エラー訂正に使用されるデータに対する読出し及び出力動作のオーバーヘッドを減らし、フラッシュメモリ装置から読み出されたデータの信頼性を向上させることができる。図2は、図1に示されたメモリシステム1000の詳細構成を例示的に示す図面である。図3は、図1及び図2に示されたフラッシュメモリ100の詳細構成を例示的に示す図面である。図2及び図3を参照すれば、フラッシュメモリ100はメモリセルアレイ110、行選択回路X-SEL120、ページバッファー回路130、列選択回路Y-SEL140、制御ロジック150、及び電圧発生回路160を包含できる。そして、電圧発生回路160は可変読出し電圧発生部variablereadvoltagegeneratingunit170を包含できる。フラッシュメモリコントローラー200はエラー訂正回路ECC230、メーンコントローラー240、及びシステムバス250を包含できる。メモリセルアレイ110は、図3に示したようにビットラインBL0~BLm-1に各々連結された複数のセルストリング又はNANDストリング111を包含できる。各列のセルストリング111は少なくとも1つのストリング選択トランジスターSSTと、少なくとも1つの接地選択トランジスターGSTとを包含できる。選択トランジスターSST、GSTの間には、複数個のメモリセル又は、メモリセルトランジスターMC0~MCn-1が直列に連結され得る。各々のメモリセルMC0~MCn-1は、セル当り複数のビットのデータ情報を格納するMLCで構成され得る。複数のストリング111は、対応するビットラインBL0~BLm-1に各々電気的に連結され得る。図3には、本発明のフラッシュメモリ100がNAND形フラッシュメモリNAND-typeFlashmemoryで構成される場合が例示的に示されている。しかし、本発明のフラッシュメモリ100はNANDフラッシュメモリのみに制限されることではない。例えば、メモリセルアレイ110はNORフラッシュメモリNOR-typeFlashmemory、少なくとも2種類以上のメモリセルが混合されたハイブリッドフラッシュメモリ、メモリチップ内にコントローラーが内装されたOne-NANDフラッシュメモリ等でも構成され得る。本発明のフラッシュメモリ100の動作特性は、電荷格納層が伝導性浮遊ゲートで構成されたフラッシュメモリ装置は勿論、電荷格納層が絶縁膜で構成されたチャージトラップ形フラッシュChargeTrapFlash、CTFと称するにも適用され得る。制御回路150は、フラッシュメモリ100のプログラム、消去、及び読出し動作と関連された諸般動作を制御することができる。電圧発生回路160は、動作モードにしたがって各々のワードラインへ供給されるワードライン電圧例えば、プログラム電圧Vpgm、読出し電圧Vread、パス電圧Vpass、等と、複数のメモリセルが形成されたバルク例えば、ウェル領域へ供給される電圧を発生できる。電圧発生回路160の電圧発生動作は、制御回路150によって制御され得る。電圧発生回路160から発生するワードライン電圧の中で読出し電圧Vreadは、正常読出し動作又は、ハード判定読出し動作と称するの時、データを読み出す基準読出し電圧図6A乃至図6EのV4に対応されるとして使用され得る。電圧発生回路160内部には、可変読出し電圧発生部170が具備されて、前記基準読出し電圧を基準に所定の電圧差を有する複数の可変読出し電圧を発生できる。複数の可変読出し電圧はソフト判定読出し動作softdecisionreadoperationsに適用され得る。行選択回路120図2にはX-SEL示すは、制御回路150の制御に応答してメモリセルアレイ110の複数のメモリブロック又は複数のセクターの中で1つを選択し、選択されたメモリブロックの複数のワードラインの中で1つを選択することができる。行選択回路120は、制御回路150の制御に応答して電圧発生回路160から発生したワードライン電圧を選択されたワードライン及び非選択されたワードラインへ各々提供できる。ページバッファー回路130は、制御回路150によって制御され、動作モードにしたがって感知増幅器senseamplifier又は書込みドライバーwritedriverとして動作できる。例えば、検証/正常読出し動作の場合、ページバッファー回路130はメモリセルアレイ110からデータを読み出すための感知増幅器として動作する。正常読出し動作の時、列選択回路140図2にはY-SELと示すは、列アドレス情報Y-addrに応答してページバッファー回路130から読み出されたデータを外部例えば、メモリコントローラー200又はホストへ出力する。これと異なりに、検証読出し動作の時、読み出されたデータはフラッシュメモリ100内部のパス/フェイル検証回路図示せずへ提供されて、メモリセルのプログラムの成功の可否を判断するのに利用され得る。プログラム動作の場合、ページバッファー回路130は、メモリセルアレイ110に格納されるデータにしたがってビットラインを駆動する書込みドライバーとして動作する。ページバッファー回路130はプログラム動作の時、メモリセルアレイ110に書き込まれるデータをバッファー図示せずから受信し、受信されたデータにしたがってビットラインを駆動する。ページバッファー回路130は、複数の列又は複数のビットライン又は列対又はビットライン対に各々対応される複数個例えば、1つ又はその以上のページに対応するの複数のページバッファーPBで構成され得る。各々のページバッファーPB内部には、複数のラッチ図12のS、U、M、L、C参照が具備され得る。複数のラッチは、ページバッファーPBを通じて読み出されたハード判定データと、複数の信頼性データビットとをラッチできる。複数の信頼性データビットの値は、ソフト判定読出し動作を通じて読み出された複数のデータをエンコーディングすることによって決定され得る。信頼性データビットの値を決定するためのエンコーディング動作は、ページバッファー回路130内部で遂行されることもでき、ページバッファー回路130の外部例えば、メモリコントローラーで遂行されることもできる。図4は、2ビットソフト判定読出し動作を説明するための図面であり、図5は3ビットソフト判定読出し動作を説明するための図面である。図4を参照すれば、メモリセルにプログラムされたデータ状態は、理想的には隣接データ状態Si、Si1と所定の電圧間隔が維持されて読出しマージンreadmarginが十分に確保されなければならない。基準読出し電圧は理想的なデータ状態に基づいて設定され得る。実線で表示された理想的なデータ状態Si、Si1は、101で表示された基準読出し電圧によって区別され得る。基準読出し電圧101を利用して遂行される読出し動作をハード判定読出し動作と称する。しかし、各データ状態は、点線で表示されたように理想的でない形態に変形され得る。もし実線で表示されたデータ状態Si、Si1が点線で表示されたように変化されれば、ハード判定読出し動作のみを利用して変化されたデータ状態Si、Si1を区別するのが難しくなる。このような問題は、1つのメモリセルに格納されたデータのビット数が増加することによってさらに深刻になる。また、そのような問題は、電荷損失、時間の経過、温度の増加、隣接するセルのプログラミングの時、生じるカップリング、隣接するセルの読み出し、セル欠陥等のような、多様な原因によってさらに深刻になる。この場合、変化されたデータ状態Si、Si1の区別は、ソフト判定読出し動作を通じて遂行され得る。ソフト判定読出し動作によって獲得された信頼性データは、ハード判定データと共にエラー訂正回路230へ提供されて、変化されたデータ状態Si、Si1が有するエラーを訂正するのに使用され得る。ソフト判定読出し動作は、所定の読出し解像度readresolutionを有することができる。読出し解像度が増加するほど、ソフト判定読出し動作の間に遂行される読出し/感知回数が増加するようになる。例えば、黒点●で表示されたメモリセルのデータは2ビットソフト判定読出し動作によって判別され得る。2ビットソフト判定読出し動作は、読出し電圧101、102、103を基準に連続的に行われる3回の読出し動作を包含できる。ソフト判定読出し動作で3回の読出し動作を通じて読み出されたデータをエンコーディングすることによって、1ビットの実際データ又は、ハード判定データと1ビットの信頼性データとが生成され得る。実際ハード判定データはエラー訂正回路230で信頼性データの値にしたがって‘1’又は‘0’に決定される。より正確なデータを判定するため、ソフト判定読出し動作に適用される読出し解像度が増加し得る。読出し解像度が増加するほど、ソフト判定読出し動作の間に遂行される読出し/感知回数が増加するようになる。図5を参照すれば、黒点●で表示されたメモリセルのデータは3ビットソフト判定読出し動作によって判別され得る。3ビットソフト判定読出し動作は、7つの読出し電圧を基準として行われる7回の読出し動作を包含できる。7回の読出し動作を通じて読み出されたデータは、1ビットの実際データ即ち、ハード判定データと、2ビットの信頼性データとにエンコーディングされ得る。実際データは、エラー訂正回路230で2ビットの信頼性データ値にしたがって最終的に‘1’又は‘0’に決定される。エラー訂正回路230がmビットmは1より大きいか、或いは同一の整数の信頼性データに基づいて実際データの値を決定する方式は、エラー訂正回路230に具備されたエラー訂正エンジンの構成にしたがって多様に具現され得る。また、ソフト判定読出し動作の時、読み出された複数のデータからmビットの信頼性データをエンコーディングする方式もやはり多様に具現され得る。本発明では、フラッシュメモリ100のページバッファーPB内部でmビットの信頼性データがエンコーディングされる場合が例示的に説明される。一実施形態において、各々のページバッファーPBはソフト判定読出し動作で読み出された複数のデータをラッチする時、前記データを所定ビット例えば、mビットの信頼性データにエンコーディングするように構成され得る。例えば、ページバッファー回路130はソフト判定読出し動作の時、ページバッファーPBから所定値例えば、0のデータが読み出す時毎に、ラッチに格納されているデータ値を異なる値にトグリングさせる等の方式に複数のデータを所定ビットの信頼性データに直接変換又はエンコーディングできる。ソフト判定読出し動作の時、ページバッファーPBで読み出された複数のデータから信頼性データをエンコーディングするページバッファーPBのエンコーディング方式によれば、フラッシュメモリ100又はメモリコントローラー200内にエンコーダーのような付加回路を具備しなくともページバッファーPBが所定ビットの信頼性データを内部的に発生できる。したがって、チップサイズが小さくなり、フラッシュメモリ100からエラー訂正回路230へ伝送されるデータの量が少なくなる。そして、フラッシュメモリ100とエラー訂正回路230との間のデータ伝送率が向上される。しかし、以上で説明された信頼性データのエンコーディング方法は、本発明に適用される一例に過ぎず、前記信頼性データのエンコーディング方法は特定形態に制限されることなく多様な形態で構成できる。図6A~図6Eは、マルチビットフラッシュメモリの各セルに形成され得る閾値電圧分布と、それに適用され得る信頼性データとの構成を例示的に示す図面である。図6A~図6Eを参照すれば、セル当り3ビットのデータがプログラムされたメモリセルの閾値電圧は、8レベルのデータ状態E、P1~P7の中でいずれか1つに対応され得る。各々のデータ状態は所定の閾値電圧ウインドーthresholdvoltagewindowを形成できる。プログラムされたMLCの理想的なデータ状態は、隣接データ状態と所定の電圧間隔が維持されて、読出しマージンreadmarginが十分に確保されなければならない。しかし、マルチビットフラッシュメモリの実際具現において、各データ状態の閾値電圧分布は、図6A~図6Eの点線で表示されたように理想的ではない形態に変形され得る。より正確なデータ判定及びエラー訂正を遂行するために、本発明では基準読出し電圧以外に複数の可変読出し電圧V1~V3,V5~V7参照を追加的に利用して読出し動作を複数回遂行するソフト判定読出し方式が適用され得る。2ビットソフト判定読出し動作で各々のページバッファーPBから出力されるデータの構成は、[表1]のとおりである。図6A~図6E及び[表1]を参照すれば、2ビットソフト判定読出し動作の場合、各々のビットライン又はビットライン対に対応される各々のページバッファーPBは、合わせて2ビットのデータをエラー訂正回路230へ出力することができる。ページバッファーPBで出力される1つのビット値は基準読出し電圧即ち、V4が適用された時、読み出されたデータとして、実質的にはハード判定データ値に該当する。そして、ページバッファーPBで出力される残り1つのビット値は信頼性データ値として、2つの可変読出し電圧即ち、V2、V6が適用された時、読み出されたデータのエンコーディング結果に該当する。信頼性データは、対応されるハード判定データが正しく判定されたか否かを確率的に表示した情報である。信頼性データ値が1であれば、対応されるハード判定データの信頼度が高いことを意味するstrong:S。そして、信頼性データ値が0であれば、対応されるハード判定データ値の信頼度が低いことを意味するweak:W。3ビットソフト判定読出し動作で各々のページバッファーPBから出力されるデータの構成は、[表2]の通りである。図6A~図6E及び表2を参照すれば、3ビットの解像度を有する3ビットソフト判定読出し動作の場合、各々のページバッファーPBは合わせて3ビットのデータをエラー訂正回路230へ出力することができる。この時、出力される3ビットのデータは、1ビットのハード判定データと2ビットの信頼性データとで構成され得る。3ビットソフト判定読出し動作で得られた1ビットのハード判定データ値は、基準読出し電圧即ち、V4が適用された時、読み出され得る。2ビットの信頼性データの中でMSB値は、2つの可変読出し電圧即ち、V2、V6が適用された時、読み出されたデータのエンコーディング結果に該当し得る。図6A~図6Eに示したように、信頼性データのMSB値は2ビットソフト判定読出し動作で獲得された1ビットの信頼性データ値と実質的に同一である。これは信頼性データのMSB値を適用したエラー訂正動作が2ビットソフト判定読出し動作で獲得された信頼性データ値を適用したエラー訂正動作と実質的に同一であることを意味する。そして、2ビットの信頼性データの中でLSB値は4つの可変読出し電圧即ち、V1、V3、V5、V7が適用された時、読み出されたデータのエンコーディング結果に該当し得る。信頼性データのLSB値は、信頼性データのMSB値2ビットソフト判定読出し動作で獲得された信頼性データ値によって判定できる確率的な領域をさらに細分化されことに該当する。即ち、信頼性データのMSB値は、単なる対応されるハード判定データの信頼度が高いことstrongと低いことweakとのみで区分できる反面、信頼性データのLSB値は、対応されるハード判定データの信頼度が非常に高いことverystrong、VSと高いことstrong、S、及び低いことweak、Wと非常に低いことveryweak、VWにさらに細分化できる。先に説明したように、ソフト判定方式のエラー訂正動作は、ハード判定データのみを利用するハード判定方式よりエラー訂正能力が優れる。この時、ソフト判定読出し動作に適用される解像度が増加すれば、信頼度情報の正確度が増加してエラー訂正能力がさらに向上する。しかし、ソフト判定読出し動作に適用される読出し解像度が増加するほど、必要とする読出し回数と読み出されたデータの容量とが増加する。したがって、フラッシュメモリ100がデータを読み出す時間と読み出されたデータとをフラッシュメモリ100からエラー訂正回路230へ伝送するのに所要する時間が増加する。したがって、本発明ではソフト判定読出しの動作の時、フラッシュメモリ100がデータを読み出す時間と、読み出されたデータをフラッシュメモリ100からエラー訂正回路230へ伝送するのに所要する時間を最適化するために、低い読出し解像度に対応されるソフト読出し結果から、高い解像度に対応されるソフト読出し結果の順にフラッシュメモリ100のデータの出力を制御する。例えば、本発明のフラッシュメモリ100は、3ビットソフト判定読出し動作から獲得されたデータをエラー訂正回路230へ初めから全て出力せずに、順次的に前記データを出力することができる。例えば、本発明のフラッシュメモリ100は、ハード判定データ値基準読出し電圧を適用して読み出されたデータ、信頼性データのMSB値2ビットソフト判定読出し動作で得られた信頼性データ値に対応する、及び信頼性データのLSB値3ビットソフト判定読出し動作で得られた信頼性データのLSB値に対応するをエラー訂正回路230へ順次的に出力することができる。そして、エラー訂正回路230は、フラッシュメモリ100から順次的に提供されたハード判定データ値、信頼性データのMSB値、及び信頼性データのLSB値に応答して、段階的なエラー訂正を遂行できる。例えば、エラー訂正回路230は、ハード判定データを適用したエラー訂正動作、信頼性データのMSBを適用したエラー訂正動作、及び信頼性データのLSBを適用したエラー訂正動作を段階的に遂行できる。エラー訂正回路230で段階的に遂行されたエラー訂正結果は、信頼性データの次回ビットをエラー訂正に適用されるか否かを決定するのに利用され得る。例えば、信頼性データのMSBを適用したエラー訂正動作によってエラーが訂正できれば、信頼性データのMSB以後のビットに対するデータ出力動作とこれを適用したエラー訂正動作とが省略又は中断される。即ち、エラー訂正回路230は、順次的に提供されるソフト判定読出し結果に応答して、低い正確度を有するエラー訂正動作から高い正確度を有するエラー訂正動作を順次的に遂行できる。このような本発明の構成によれば、段階的なエラー訂正動作に実際適用されるデータのみがフラッシュメモリ100とエラー訂正回路230との間で順次的に送受信され得る。したがって、エラー訂正に所要される性能損失は最小化されながらもエラー訂正の効率は増進できる。また、本発明のフラッシュメモリ100は、ソフト判定読出し動作の時、ハード判定データと信頼性データとの各ビット例えば、MSB及びLSBを読み出す動作と、出力する動作とをパイプライン方式に並列に遂行できる。したがって、エラー訂正に使用されるデータに対する読出し及び出力動作のオーバーヘッドを減らし、フラッシュメモリ装置から読み出されたデータの信頼性を向上させることができる。図7A、図7Bは、本発明の第1実施形態によるソフト判定読み出す方法及びそれを適用したエラー訂正方法を示すフローチャートである。そして、図8は、本発明によるソフト判定読み出す方法及びそれを適用したエラー訂正方法を説明するためのタイミング図の一例である。図7A、図7B及び図8には、3ビットソフト判定読み出す方法と、これに対応されるコマンドシークェンスが例示的に示されている。図7A、図7B及び図8を参照すれば、ソフト判定読出しコマンドSoftDecisionReadCommandは、第1セットコマンド1stsetcommand図8で00hで表示されると、第2セットコマンド2ndsetcommand図8で3Chで表示されるで構成され得る。そして、第1セットコマンドと第2セットコマンドとの間には、ソフト判定読出し動作が遂行されるページのアドレスAddrが入力される。ここで、第2セットコマンドは、信頼性データのビット数を決定するのに使用され得る。フラッシュメモリ100は、メモリコントローラー200から発生したソフト判定読出しコマンド00h、3chと、アドレスに応答して、対応されるページのメモリセルからハード判定データと、信頼性データのMSB、及び信頼性データのLSBを順次的に読み出すことができるS1000、S1100、S1200。3ビットソフト判定読出し動作では、合わせて7回の読出し動作が遂行でき、各々のページバッファーPBには3ビットソフト判定読出し動作の読出し結果として、3ビットのデータ即ち、ハード判定データ、信頼性データのMSB、及び信頼性データのLSBがラッチされ得る。フラッシュメモリ100で3ビットソフト判定読出し動作が遂行される間にR/B信号は論理ハイ状態から論理ロー状態へ遷移できる。そして、フラッシュメモリ100で3ビットソフト判定読出し動作が遂行された後に、R/B信号が論理ロー状態から論理ハイ状態へ復帰され得る。続いて、各々のページバッファーPBにラッチされたハード判定データ、信頼性データのMSB、及び信頼性データのLSBはメモリコントローラー200から発生した複数のソフト判定出力コマンドに応答して、順次的にエラー訂正回路230へ提供され得る。例えば、メモリコントローラー200からフラッシュメモリ100へソフト判定出力コマンドSoftDecisionDataOutCommand図8で41hで表示されるが入力されれば、フラッシュメモリ100のページバッファーPBにラッチされているハード判定データがメモリコントローラー200側に具備されているエラー訂正回路230へ出力され得るS1300。ソフト判定出力コマンド41hがフラッシュメモリ100へ入力された後、R/B信号は論理ロー状態になり得る。その後、所定の時間が経過した後に前記R/B信号が論理ロー状態から論理ハイ状態へ復帰されれば、ハード判定データがフラッシュメモリ100からエラー訂正回路230へ出力され得る。エラー訂正回路230は、フラッシュメモリ100からハード判定データを受信して、ハード判定データを適用したエラー訂正動作を遂行するS2000。その後、エラー訂正回路230は、S2200で遂行されたエラー訂正動作即ち、ハード判定データを適用したエラー訂正動作によって読出しデータに含まれているエラーが全て訂正できるか否かを判別するS2100。S2100での判別結果、ハード判定データを適用したエラー訂正動作によってエラーが訂正できれば例えば、1セクター当り60個以下のエラーが存在すれば、残りのソフト判定データ即ち、信頼性データのMSB及び信頼性データのLSBを出力する動作及びエラー訂正動作が終了されるS2800。もしS2100での判別結果、ハード判定データを適用したエラー訂正動作によってエラーが訂正できなければ、ソフト判定出力コマンド41hがフラッシュメモリ100へ提供される。フラッシュメモリ100は、ソフト判定出力コマンド41hに応答して信頼性データのMSBをエラー訂正回路230へ出力するS1400。そして、エラー訂正回路230は、フラッシュメモリ100から信頼性データのMSBを受信してエラー訂正動作を遂行するS2200。一方、S1400で出力される信頼性データのMSBは、図6A~図6Eに示したように2ビットソフト判定読出し動作で出力される信頼性データに該当する。したがって、S2200で遂行されるエラー訂正動作は、実質的に2ビットソフト判定読出し動作で出力される信頼性データを適用したエラー訂正動作に該当する。続いて、エラー訂正回路230は、S2200で遂行されたエラー訂正動作即ち、信頼性データのMSBを適用したエラー訂正動作によって読出しデータに含まれているエラーが訂正できるか否かを判別するS2300。S2300での判別結果、信頼性データのMSBを適用したエラー訂正動作によってエラーが訂正できれば、残りのソフト判定データ即ち、信頼性データのLSBを出力する動作及びエラー訂正動作が終了するS2800。もし、S2300での判別結果、信頼性データのMSBを適用したエラー訂正動作によってエラーが訂正できなければ、最終ソフト判定データ即ち、信頼性データのLSBを出力するための第3ソフト判定出力コマンド4Bhがフラッシュメモリ100へ提供される。フラッシュメモリ100は、ソフト判定出力コマンド4Bhに応答して信頼性データのLSBをエラー訂正回路230へ出力するS1500。エラー訂正回路230は、フラッシュメモリ100から提供された信頼性データLSBを利用してエラー訂正動作を遂行するS2400。S1500で出力される信頼性データのLSBは、図6A~図6Eに示したように2ビットソフト判定読出し動作で出力される信頼性データをさらに細分化されたことであり、3ビットソフト判定読出し動作のみで獲得できる信頼性データに該当する。したがって、S2400で遂行されるエラー訂正動作は、実質的に3ビットソフト判定読出し動作で出力される信頼性データを適用したエラー訂正動作に該当する。続いて、エラー訂正回路230は、S2400で遂行されたエラー訂正動作即ち、信頼性データのLSBを適用したエラー訂正動作によって読出しデータに含まれているエラーが訂正できるか否かを判別するS2500。S2500での判別結果、信頼性データのLSBを適用したエラー訂正動作によってエラーが訂正できれば、エラー訂正動作が終了されるS2700。S2500での判別結果、信頼性データのLSBを適用したエラー訂正動作によってエラーが訂正できなければ、エラー訂正動作はフェイルであると判定されるS2600。図9は、本発明によるソフト判定読み出す方法及びそれを適用したエラー訂正方法を説明するためのタイミング図の他の例である。図9には、2ビットソフト判定読み出す方法に対応するコマンドシークェンスが例示的に示されている。図9に示されたタイミング図は、図8に示したタイミング図と比較する時、ソフト判定読出し動作に適用される読出し解像度に差異がある。読出し解像度の差異は、ソフト判定読出し動作で発生する信頼性データビット数の差異を意味する。したがって、信頼性データのビット数を決定するのに使用される第2セット3Bhと、最終信頼性データを出力するためのコマンド4Ahとの形態は、読出し解像度に差異がある図8と図9とが互に異なる。しかし、図9に示された残りのコマンドの構成と各々のコマンドに対するデータの読出し及び出力動作とは、図8と実質的に同一である。したがって、同一な構成に対する重複される説明は、以下で省略する。図8及び図9で、フラッシュメモリ100からエラー訂正回路230へ順次的に提供されたハード判定データ、信頼性データのMSB、及び信頼性データのLSBは、エラー訂正回路230で段階的なエラー訂正に使用され得る。段階的に遂行されたエラー訂正の結果は、信頼性データの次回ビットをエラー訂正に適用するか否かを決定するのに利用され得る。例えば、信頼性データのMSBを適用したエラー訂正動作によってエラーが訂正できれば、エラー訂正動作は終了され、信頼性データのMSB以後のソフト判定データに対する出力と、これを適用したエラー訂正動作とが全て省略される。このため、本発明のメモリコントローラー200は、エラーが訂正された後、次回のソフト判定データを出力するためのソフト判定出力コマンドをそれ以上発生しない。その結果、エラー訂正回路230でエラーが訂正された以後にフラッシュメモリ100からソフト判定データを出力する動作が省略又は中断されることになる。したがって、エラー訂正に使用されるデータに対する読出し及び出力動作のオーバーヘッドを減らし、フラッシュメモリ100から読み出されたデータの信頼性を向上させることができる。以上ではソフト判定読出し動作の解像度が2である場合と、3である場合とが例示的に説明された。しかし、これは本発明が適用される一例に過ぎないし、ソフト判定読出し動作に適用できる読出し解像度は、特定形態に制限されずに多様に構成できる。そして、適用されるソフト判定読出し動作の読出し解像度が変形されることにしたがって、ソフト判定データに含まれる信頼性データのビット数も多様に変更できる。図10A、図10Bは、本発明の第2実施形態によるソフト判定読み出す方法及びそれを適用したエラー訂正方法を示すフローチャートである。図10A、図10Bに示されたフローチャートは、ソフト判定読出し動作の時、ハード判定データ、信頼性データのMSB、及び信頼性データのLSBを読み出す側面で図7A、図7Bに示されたソフト判定読み出す方法と差異点がある。しかし、図10A、図10Bに示されたソフト判定読み出す方法は、別のコマンドシークェンスを追加的に構成しなくとも図8及び図9で説明されたタイミング図を適用して遂行できる特徴を有する。図8及び図9に示されたタイミング図は、ソフト判定読出し動作の解像度に差異がある。したがって、以下で図9に示したタイミング図を例として図10A、図10Bに示したフローチャートの動作が説明される図8及び図10A、図10Bを参照すれば、本発明のフラッシュメモリ100は、メモリコントローラー200から発生したソフト判定読出しコマンド00h、3Chと,アドレスに応答して、対応されるページのメモリセルからハード判定データを読み出すS3000。ソフト判定読出しコマンドは、第1セットコマンド1stsetcommand図8で00hで表示されると、第2セットコマンド2ndsetcommand図8で3Chで表示されるで構成され得る。そして、第1セットコマンドと第2セットコマンドとの間には、ソフト判定読出し動作が遂行されるページのアドレスが入力され、第2セットコマンドは、信頼性データのビット数を決定するのに使用され得る。フラッシュメモリ100は、メモリコントローラー200から発生した第1ソフト判定出力コマンド41hに応答して、ハード判定データをエラー訂正回路230へ伝送するS3100。例示的な実施形態において、フラッシュメモリ100はハード判定データがエラー訂正回路230へ伝送された後、別のソフト判定データ読出しコマンドが追加的に入力されなくとも信頼性データのMSBを読み出す動作が連続に遂行できるS3200。エラー訂正回路230は、フラッシュメモリ100からハード判定データを受信して、ハード判定データを適用したエラー訂正動作を遂行するS4000。その後、エラー訂正回路230は、S4000で遂行されたエラー訂正動作即ち、ハード判定データを適用したエラー訂正動作によって、読出しデータに含まれているエラーが訂正できるか否かを判別するS4100。S4100での判別結果、ハード判定データを適用したエラー訂正動作によってエラーが訂正できれば、残りのソフト判定データ即ち、信頼性データのMSB及び信頼性データのLSBを読み出すか、或いは出力する動作と、エラー訂正動作とが終了されるS4800。もし、S4100での判別結果、ハード判定データを適用したエラー訂正動作によってエラーが訂正できなければ、信頼性データのMSBを出力するための第2ソフト判定出力コマンド41hがフラッシュメモリ100へ提供される。フラッシュメモリ100は、メモリコントローラー200から発生した第2ソフト判定出力コマンド41hに応答して、信頼性データのMSBをエラー訂正回路230へ伝送するS3300。例示的な実施形態において、フラッシュメモリ100は、信頼性データのMSBがエラー訂正回路230へ伝送された後、別のソフト判定データ読出しコマンドが追加的に入力されなくとも信頼性データのLSBを読み出す動作を連続に遂行できるS3400。エラー訂正回路230は、フラッシュメモリ100から信頼性データのMSBを受信して、信頼性データのMSBを適用したエラー訂正動作を遂行するS4200。一方、S3300で出力される信頼性データのMSBは、図6A~図6Eで示したように2ビットソフト判定読出し動作で出力される信頼性データに該当する。したがって、S4200で遂行されるエラー訂正動作は、実質的に2ビットソフト判定読出し動作で出力される信頼性データを適用したエラー訂正動作に該当する。続いて、エラー訂正回路230は、S4200で遂行されたエラー訂正動作即ち、信頼性データのMSBを適用したエラー訂正動作によって読出しデータに含まれているエラーが訂正できるか否かを判別するS4300。S4300での判別結果、信頼性データのMSBを適用したエラー訂正動作によってエラーが訂正できれば、残りのソフト判定データ即ち、信頼性データのLSBを読み出すか、或いは出力する動作と、エラー訂正動作とが終了するS4800。もし、S4300での判別結果、信頼性データのMSBを適用したエラー訂正動作によってエラーが訂正できなければ、最終ソフト判定データ即ち、信頼性データのLSBを出力するための第3ソフト判定出力コマンド4Bhがフラッシュメモリ100へ提供される。フラッシュメモリ100はメモリコントローラー200から発生した第3ソフト判定出力コマンド4Bhに応答して、信頼性データのLSBをエラー訂正回路230へ伝送するS3500。エラー訂正回路230は、フラッシュメモリ100から信頼性データのLSBを受信して、信頼性データのLSBを適用したエラー訂正動作を遂行するS4400。一方、S3500で出力される信頼性データのLSBは、図6A~図6Eに示したように2ビットソフト判定読出し動作で出力される信頼性データをさらに細分化したものであり、3ビットソフト判定読出し動作のみで獲得できる信頼性データに該当する。したがって、S4400で遂行されるエラー訂正動作は、実質的に3ビットソフト判定読出し動作で出力される信頼性データを適用したエラー訂正動作に該当する。続いて、エラー訂正回路230は、S4400で遂行されたエラー訂正動作即ち、信頼性データのLSBを適用したエラー訂正動作によって読出しデータに含まれているエラーが訂正できるか否かを判別するS4500。S4500での判別結果、信頼性データのLSBを適用したエラー訂正動作によってエラーが訂正できれば、エラー訂正動作が終了するS4700。もし、S4500での判別結果、信頼性データのLSBを適用したエラー訂正動作によってエラーが訂正できなければ、エラー訂正動作はフェイルであることと判定されるS4600。図11A、図11B及び図12は、本発明の第3実施形態によるソフト判定読出し方法及びそれを適用したエラー訂正方法を示す図面である。図12にはキャッシュ読出し方式にソフト判定読み出す方法が適用される時、ページバッファーPB内でのデータの流れが例示的に示されている。図11A、図11B及び図12を参照すれば、フラッシュメモリ100は、メモリコントローラー200から発生したソフト判定読出しコマンドと、アドレスとに応答して、対応されるページのメモリセルからハード判定データを読み出すS5000。その後、メモリコントローラー200から発生したソフト判定出力コマンドに応答してハード判定データをエラー訂正回路230へ出力することと同時に信頼性データのMSBを読み出すS5100。即ち、ハード判定データを出力する動作と、信頼性データのMSBを読み出す動作とが同時に又は並列に遂行された。図12に示したように、各々のビットライン対に対応する各々のページバッファーPB内には、複数のラッチS、U、M、L、Cが具備され得る。ここで、Sで表示されたラッチは、感知ラッチとして対応するビットライン対からデータを読み出してラッチする機能を遂行できる。Cで表示されたラッチは、キャッシュラッチとして外部から入力されたデータを臨時的に格納する機能と、ページバッファーPBで外部に出力されるデータを臨時的に格納する機能とを遂行できる。そして、Uで表示されたラッチは、上部ラッチとして、Mで表示されたラッチは、中部ラッチとして、及びLで表示されたラッチは、下部ラッチとして、各々称され、感知ラッチSから提供された、又はキャッシュラッチCへ提供されるデータをラッチできる。例えば、感知ラッチSにラッチされているデータは、上部ラッチU、中部ラッチM、及び下部ラッチLの中でいずれか1つにダンプされ得る。そして、上部ラッチU、中部ラッチM、及び下部ラッチLに格納されているデータは、キャッシュラッチCに臨時的に格納された後に外部へ出力され得る。このようなラッチの構成は、本発明が適用される一例に過ぎず、各々のページバッファーPBに具備されたラッチの個数及び機能は特定形態に制限されることなく多様な形態に構成できる。例示的な実施形態において、ハード判定データは、S5000で感知ラッチSを通じて読み出された後、下部ラッチLにラッチされ得る。そして、下部ラッチLにラッチされたハード判定データは、エラー訂正回路230へ出力されるためにS5100でキャッシュラッチCに移動される。これと同時に、信頼性データのMSBが感知ラッチSを通じて読み出された後、中部ラッチMにラッチされ得る。エラー訂正回路230は、フラッシュメモリ100からハード判定データを受信して、ハード判定データを適用したエラー訂正動作を遂行するS6000。その後、エラー訂正回路230は、S6000で遂行されたエラー訂正動作即ち、ハード判定データを適用したエラー訂正動作によって読出しデータに含まれているエラーが訂正できるか否かを判別するS6100。S6100での判別結果、ハード判定データを適用したエラー訂正動作によってエラーが訂正できれば、残りのソフト判定データ、例えば、信頼性データのMSBを出力する動作と、信頼性データのLSBを読出し出力する動作とが中止され、エラー訂正動作が終了されるS6800。S6100での判別結果、ハード判定データを適用したエラー訂正動作によってエラーが訂正できなければ、ソフト判定出力コマンドがフラッシュメモリ100へ提供される。フラッシュメモリ100はソフト判定出力コマンドに応答して、S5100で読み出された信頼性データのMSBをエラー訂正回路230へ出力することと同時に信頼性データのLSBを読み出すS5200。この時、中部ラッチMにラッチされた信頼性データのMSBは出力するためにキャッシュラッチCへ移動され、信頼性データのLSBが感知ラッチSを通じて読み出されて上部ラッチUにラッチされる。エラー訂正回路230は、フラッシュメモリ100から信頼性データのMSBを受信してエラー訂正動作を遂行するS6200。信頼性データのMSBを適用したエラー訂正動作は、実質的に2ビットソフト判定読出し動作で出力される信頼性データを適用したエラー訂正動作に該当する。続いて、エラー訂正回路230は、S6200で遂行されたエラー訂正動作即ち、信頼性データのMSBを適用したエラー訂正動作によって、読出しデータに含まれているエラーが訂正できるか否かを判別するS6300。S6300での判別結果、信頼性データのMSBを適用したエラー訂正動作によってエラーが訂正できれば、残りのソフト判定データ即ち、信頼性データのLSBを出力する動作を中止し、エラー訂正動作が終了するS6800。もし、S6300での判別結果、信頼性データのMSBを適用したエラー訂正動作によってエラーが訂正できなければ、最終信頼性データを出力するためのソフト判定出力コマンドがフラッシュメモリ100へ提供される。この時、上部ラッチUにラッチされている信頼性データのLSBは出力するためにキャッシュラッチCへ移動される。フラッシュメモリ100は、最終信頼性データを出力するためのコマンドに応答して信頼性データのLSBをエラー訂正回路230へ出力するS5300。エラー訂正回路230は、フラッシュメモリ100から信頼性データのLSBを受信してエラー訂正動作を遂行するS6400。一方、S5300で出力される信頼性データのLSBは、図6A~図6Eに示したように、2ビットソフト判定読出し動作で出力される信頼性データをさらに細分化したものであり、3ビットソフト判定読出し動作のみで獲得され得る信頼性データに該当する。続いて、エラー訂正回路230は、S6400で遂行されたエラー訂正動作即ち、信頼性データのLSBを適用したエラー訂正動作によって、読出しデータに含まれているエラーが訂正できるか否かを判別するS6500。S6500での判別結果、信頼性データのLSBを適用したエラー訂正動作によってエラーが訂正できれば、エラー訂正動作が終了するS6700。もし、S6500での判別結果、信頼性データのLSBを適用したエラー訂正動作によってエラーが訂正できなければ、エラー訂正動作はフェイルであることと判定されるS6600。図13及び図14は、図12に示されたソフト判定読み出す方法及びそれを適用したエラー訂正方法を説明するためのタイミング図である。図13には、3ビットソフト判定読出し方法に対応するキャッシュ読出し方式のコマンドシークェンスを例示的に示され、図14には、2ビットソフト判定読み出す方法に対応するキャッシュ読出し方式のコマンドシークェンスを例示的に示されている。図13及び図14を参照すれば、パイプライン方式のソフト判定読出し動作が遂行される場合、第1セットコマンド00h及び第2セットコマンド3Ch、3Bhで構成されるソフト判定読出しコマンドの基本的な構成は、図8及び図9に示されたことと同一である。また、ソフト判定読出しコマンドの第2セットコマンドが信頼性データのビット数を決定するのに使用される構成も、やはり図8及び図9に示されたことと同一である。図13に示されたタイミング図は、図14に示されたタイミング図と比較する時、ソフト判定読出し動作に適用される読出し解像度に差異がある。読出し解像度の差異は、ソフト判定読出し動作で発生する信頼性データビット数の差異を意味する。これは、図13及び図14で信頼性データのビット数を決定するのに使用される第2セットコマンド3Ch、3Bhと、最終信頼性データを出力するためのコマンド4Bh、40hとの形態に差異があることを意味する。しかし、これを除外した残りのコマンドの構成と各々のコマンドに対するデータの読出し及び出力動作とは、図13及び図14で実質的に同一である。したがって、以下ではキャッシュ読出し方式に基づいてソフト判定読出し動作を説明することにおいて、図13に示されたタイミング図を例として説明し、図13及び図14で重複される説明は以下で省略する。図11A、図11B及び図13を参照すれば、フラッシュメモリ100は、メモリコントローラー200から発生したソフト判定読出しコマンド00h、3Chと,アドレスに応答して対応するページのメモリセルからハード判定データを読み出す。その後、フラッシュメモリ100は、メモリコントローラー200から各々のソフト判定出力コマンド41hが発生する時毎に、以前に読み出されたデータ例えば、ハード判定データをエラー訂正回路230へ出力することと同時に、次回に出力されるソフト判定データ例えば、信頼性データのMSBを読み出す動作を遂行できる。その結果、ソフト判定読出し動作でデータを読み出す動作と、読み出されたデータを出力する動作とがパイプライン方式に遂行され得る。ここで、第2セットコマンドが複数のページに対応する信頼性データのビット数を示すように設定された場合、M番目ページの最終ソフト判定データが出力される動作とM1番目ページのハード判定データを読み出す動作とを同時に遂行できる。ここで、だ2セットコマンドによって設定される信頼性データのビット数は、特定ページに対応する信頼性データビット数のみに制限されなく、多様な形態で構成され得る。図13及び図14で、パイプライン方式にフラッシュメモリ100でエラー訂正回路230へ順次的に提供されたハード判定データ、信頼性データのMSB、及び信頼性データのLSBはエラー訂正回路230で段階的なエラー訂正に使用され得る。段階的に遂行されたエラー訂正の結果は、次回のソフト判定データビットをエラー訂正に適用するか否かを決定するのに利用され得る。例えば、信頼性データのMSBを利用してエラーが訂正されれば、エラー訂正動作は終了され、信頼性データのMSB以後のビットに対するソフト判定データの出力動作とこれを適用したエラー訂正動作とが省略又は中断される。このため、本発明のメモリコントローラー200は、現在遂行されたエラー訂正動作に使用されたソフト判定データビット以後のデータビットがフラッシュメモリ100からエラー訂正回路230へ出力されないようにするため、ソフト判定出力コマンドをそれ以上発生しないか、或いはインターラプト信号Intrを人為的に発生できる。その結果、エラー訂正回路230でエラーが訂正された以後にフラッシュメモリ100からソフト判定データを出力する動作が省略又は中断されて、エラー訂正に使用されるデータに対する読出し及び出力動作のオーバーヘッドを減らし、フラッシュメモリ100から読み出されたデータの信頼性を向上させることができる。図15乃至図17は、本発明によるソフト判定読出し動作の時、ページバッファーPBで遂行される読出し順序と、データ出力順序とを例示的に示す図面である。図15乃至図17で[]内の数字は、ソフト判定読出し動作に含まれた7回の読出し動作の中で何番目の読出し動作に該当するかを意味する。そして、○内の数字はソフト判定読出し動作によって獲得されたデータの出力順序を意味する。フラッシュメモリ100が3ビットソフト判定読出し動作を遂行する場合、7回の読出し動作が遂行され、各々のページバッファーPBには1ビットのハード判定データと2ビットの信頼性データとがラッチされ得る。例示的な実施形態において、2ビットの信頼性データはページバッファーPBで内部的にエンコーディングされ得る。図15を参照すれば、本発明のフラッシュメモリ100は、出力されるデータの順序に対応されるように読出し順序を決定することができる。例えば、フラッシュメモリ100はハード判定データを先ず読み出し、信頼性データMSBと信頼性データLSBを順次的に読み出すことができる。例示的な実施形態において、ハード判定データは、V4電圧を印加して1番目に読み出され得る[1]参照。1番目に読み出されたハード判定データは、メモリコントローラー200から提供された第1ソフト判定出力コマンドに応答してエラー訂正回路230へ1番目に出力され得る参照。エラー訂正回路230へ提供されたハード判定データは、段階的なエラー訂正動作の中で1番目段階のエラー訂正動作に使用され得る。1番目段階のエラー訂正結果、ハード判定データにエラーが訂正できる場合、エラー訂正動作は終了され、信頼性データMSB及びLSBに対する読出し及び/又は出力動作が省略される。そして、ハード判定データでエラーが訂正できない場合、メモリコントローラー200は、フラッシュメモリ100へソフト判定出力コマンドを発生して、フラッシュメモリ100が信頼性データMSBを出力するように制御する。信頼性データMSBは、ページバッファーPBでV2電圧及びV6電圧を印加して2番目と3番目とに読み出された2つのデータに対するエンコーディング結果として発生し得る[2]及び[3]参照。エンコーディングされた信頼性データMSBは、メモリコントローラー200から提供された第2ソフト判定出力コマンドに応答してエラー訂正回路230へ2番目に出力され得る参照。エラー訂正回路230へ提供された信頼性データMSBは、段階的なエラー訂正動作の中で2番目段階のエラー訂正動作に使用され得る。2番目段階のエラー訂正結果、信頼性データMSBでエラーが訂正できる場合、エラー訂正動作は終了され、信頼性データLSBに対する読出し及び/又は出力動作が省略される。そして、信頼性データMSBでエラーが訂正できない場合、メモリコントローラー200は、フラッシュメモリ100へ第3ソフト判定出力コマンドを発生して、フラッシュメモリ100が信頼性データLSBを出力するように制御する。信頼性データLSBは、ページバッファーPBでV1、V3、V5、及びV7電圧を印加して4番目から7番目までに読み出された4つのデータに対するエンコーディング結果として発生し得る[4]乃至[7]参照。エンコーディングされた信頼性データLSBは、メモリコントローラー200から提供された第3ソフト判定出力コマンドに応答してエラー訂正回路230へ3番目に出力され得る参照。エラー訂正回路230へ提供された信頼性データLSBは、段階的なエラー訂正動作の中で3番目段階のエラー訂正動作に使用され得る。3番目段階のエラー訂正結果、信頼性データLSBでエラーが訂正できない場合、メモリコントローラー200はエラー訂正動作がフェイルであることと判定する。そして、信頼性データLSBでエラーが訂正できる場合、エラー訂正動作は終了する。図16及び図17は、本発明の他の実施形態によるフラッシュメモリ100のソフト判定読出し動作での読出し順序とデータ出力順序とを例示的に示す図面である。図16及び図17を参照すれば、本発明のフラッシュメモリ装置100は、ソフト判定読出し動作の時、順次的に増加又は減少されたレベルの可変電圧V1~V7を順次的に印加して複数の読出し動作を遂行できる図16の[1]~[7]及び図17の[7]~[1]参照。順次的に読み出されたデータは、ページバッファーPBに具備されている複数のラッチにラッチされ得る。例えば、フラッシュメモリ装置100が順次的に増加又は減少されたレベルを有する電圧を順次的に印加して4番目データが読み出されれば[4]参照、ようやくエラー訂正回路230へ1番目データ出力を遂行できる参照。続いて、6番目データ[6]参照まで読み出された後、フラッシュメモリ100は以前の2番目に読み出されたデータ[2]参照と、現在読み出された6番目データ[6]参照とをエンコーディングして信頼性データのMSBとして出力する参照。そして、7番目データ[7]参照まで読み出された後、フラッシュメモリ100は以前の1番目、3番目、及び5番目に読み出されたデータ[1]、[3]、[5]参照と、現在読み出された7番目データ[7]参照とをエンコーディングして信頼性データのLSBとして出力される参照。このような構成によれば、ソフト判定読出し動作の時、ページバッファーPB内で遂行される読出し動作の順序とデータ出力順序とが互に一致しない。しかし、可変読出し電圧が順次的に発生することによって、フラッシュメモリ100のワードライン電圧発生効率が改善され得る。一方、先に説明されたページバッファーPB内で遂行される読出し動作とデータ出力動作とは各々独立的に遂行され得り、キャッシュ読み出す方法のようにパイプライン方式によって並列に遂行され得る。また、図15乃至図17で説明されたページバッファーPBの読出し順序と出力順序とは、特定形態のみに制限されることなく多様な形態に変更及び変形可能する。図18は本発明の実施形態によるフラッシュメモリ100を含むデータ格納システムDataStorageSystemの構成を例示的に示す図面である。図18にはデータ格納システムとして、半導体メモリを主格納部として使用する半導体ディスクシステムSolidStateDisk:SSD1002が例示的に示されている。図18を参照すれば、SSDシステム1002はホスト1100とSSD1200とを包含できる。SSD1200はSSDコントローラー1210、バッファーメモリ1220、及びフラッシュメモリ100を包含できる。SSDコントローラー1210は、ホスト1100とSSD1200との物理的連結を提供できる。即ち、SSDコントローラー1210は、ホスト1100のバスフォーマットBusformatによってSSD1200とのインターフェイシングを提供できる。SSDコントローラー1210は、ホスト1100から提供される命令語をデコーディングできる。デコーディングされた結果にしたがって、SSDコントローラー1210は、フラッシュメモリ100をアクセスできる。ホスト1100のバスフォーマットBusformatとしてUSBUniversalSerialBus、SCSISmallComputerSystemInterface、PCIexpress、ATA、PATAParallelATA、SATASerialATA、SASSerialAttachedSCSI等が包含され得る。バッファーメモリ1220は、SSD1200で充分なバッファーリングを提供するために同期式DRAMSynchronousDRAMで構成され得る。しかし、これはバッファーメモリ1220を構成する一例として、特定形態のメモリのみに制限されることなく、多様な形態に変更できる。バッファーメモリ1220には、ホスト1100から提供される書込みデータ又はフラッシュメモリ100から読み出されたデータが臨時的に格納され得る。ホスト1100の読出し要請の時、フラッシュメモリ100に存在するデータがバッファーメモリ1220に格納されている場合には、バッファーメモリ1220は、格納されているデータを直接ホスト1100へ提供するキャッシュ機能を支援できる。一般的に、ホスト1100のバスフォーマット例えば、SATA又はSASによるデータ伝送速度は、SSD1200のメモリチャンネルの伝送速度より著しく速い。ホスト1100のインターフェイス速度が著しく速い場合、大容量のバッファーメモリ1220を提供することによって速度差異に発生する性能の低下を最小化できる。フラッシュメモリ100は、SSD1200の主メモリとして使用され得る。このため、フラッシュメモリ100は、大容量の格納能力を有するNANDフラッシュメモリNAND-typeFlashmemoryで構成され得る。しかし、SSD1200に具備されるフラッシュメモリ100の形態は、NANDフラッシュメモリのみに制限されることではない。例えば、NORフラッシュメモリNOR-typeFlashmemory、少なくとも2つの種類以上のメモリセルが混合されたハイブリッドフラッシュメモリ、メモリチップ内にコントローラーが内装されたOne-NANDフラッシュメモリ等も適用され得る。そして、SSD1200内には複数のチャンネルが具備され、各々のチャンネルには複数のフラッシュメモリ100が接続され得る。以上では、主メモリとしてNANDフラッシュメモリを例として説明されたが、その他の不揮発性メモリ装置で構成され得る。例えば、主メモリとしてPRAM、MRAM、ReRAM、FRAM等の不揮発性メモリと、DRAM、SRAM等の揮発性メモリ装置との中で少なくとも1つが使用されることもあり得る。図18に示されたフラッシュメモリ100は、図1及び図2に示されたフラッシュメモリと実質的に同様に構成され得る。フラッシュメモリ100は、所定の基準読出し電圧と、基準読出し電圧から可変された複数の可変読出し電圧とを適用してメモリセルに対する読出し動作を複数回遂行できる。複数回遂行された読出し動作から得られた読出しデータは、ハード判定データと複数の信頼性データとで構成され得る。本発明のフラッシュメモリ100は、エラー訂正回路230へ読出しデータを提供することにおいて、複数の信頼性データをそのまま提供することもあり得、複数の信頼性データが所定のデータ形態にエンコーディングされた形態即ち、信頼性データに提供することもできる。例示的な実施形態において、本発明のフラッシュメモリ100で提供されるハード判定データ及び信頼性データは、エンコーダーのような別の回路を具備しなくともフラッシュメモリ100内に具備されたページバッファーで自体的にエンコーディングされ得る。一方、本発明に適用され得る信頼性データのビット数と、信頼性データのエンコーディング方式等は、特定形態に制限されることなく多様な形態に構成され得る。本発明のフラッシュメモリ100は、制御ロジック150の制御にしたがって、ソフト判定読出し動作によって読み出されたハード判定データと、信頼性データの各ビット例えば、MSB、LSBとをSSDコントローラー1210に具備されたエラー訂正回路に順次的に出力することができる。また、本発明で遂行されるハード判定データと、信頼性データの各ビット例えば、MSB、LSBとの読出し及び出力動作は、キャッシュ読み出す方法のようにパイプライン方式によって並列に遂行されることもできる。SSDコントローラー1210は、フラッシュメモリ100から順次的に提供されたハード判定データと、信頼性データの各ビットとを利用して、ハード判定データを適用したエラー訂正動作と、信頼性データの各ビットとを適用したエラー訂正動作とを段階的に遂行できる。段階的に遂行されたエラー訂正の結果にしたがって、フラッシュメモリ100からエラー訂正回路230への信頼性データの各ビットに対する出力と、これを利用する次の段階のエラー訂正動作とが省略され得る。このため、メモリコントローラー200は段階的に遂行されたエラー訂正の結果にしたがってフラッシュメモリ100へ提供されるソフト判定出力コマンドCMDの発生を省略でき、場合によってはフラッシュメモリ100へインターラプト信号Intr又はリセット信号を発生できる。図19は本発明によるメモリシステム2000の構成を例示的に示す図面である。図19を参照すれば、本発明によるメモリシステム2000はフラッシュメモリ100とメモリコントローラー2100とを包含できる。図19に示されたフラッシュメモリ100は、図1及び図2に示されたフラッシュメモリと実質的に同様に構成され得る。また、図19に示されたフラッシュメモリ100は、以上で説明された本発明のソフト判定読出し動作と同一な読出し及びデータ出力方式が適用され得る。メモリコントローラー2100は、フラッシュメモリ100を制御するように構成され得る。メモリコントローラー2100は、図2に示されたメモリコントローラー200と同様に構成され得る。したがって、同一な構成に対する重複された説明は以下で省略する。メモリシステム2000は、フラッシュメモリ100とメモリコントローラー2100との結合によってメモリカード、又は半導体ディスク装置SolidStateDisk:SSDを構成することができる。SRAM2110は、プロセシングユニット2120の動作メモリに使用され得る。ホストインターフェイス2130は、メモリシステム2000と接続されるホストのデータ交換プロトコルを具備することができる。メモリコントローラー2100に具備されたエラー訂正回路2140は、図2に示されたエラー訂正回路230と実質的に同様に構成され得る。エラー訂正回路2140は、フラッシュメモリ100から提供された複数の信頼性データ又は信頼性データを利用して、読出しデータに含まれているエラーを検出及び訂正できる。メモリインターフェイス2150は、本発明のフラッシュメモリ100とインターフェイシングできる。プロセシングユニット2120は、メモリコントローラー2100のデータを交換するための諸般制御動作を遂行できる。たとえば図面には図示していないが、本発明によるメモリシステム2000はホストHostとのインターフェイシングするためのコードデータを格納するROM図示せず等がさらに提供され得る。フラッシュメモリ100は、複数のフラッシュメモリチップで構成されるマルチ-チップパッケージに提供され得る。以上の本発明のメモリシステム2000は、エラーの発生確率が低い高信頼性の格納媒体に提供され得る。特に、最近活発に研究されている半導体ディスク装置SolidStateDisk:以下、SSDのようなメモリシステムで本発明のフラッシュメモリ装置が具備され得る。この場合、メモリコントローラー2100は、USB、MMC、PCI-E、SAS、SATA、PATA、SCSI、ESDI、及びIDE等のような多様なインターフェイスプロトコルの中で1つを通じて、外部例えば、ホストと通信するように構成される。また、メモリコントローラー2100には、ランダム演算を遂行するための構成がさらに包含され得る。図20は、本発明によるフラッシュメモリ100を含むコンピューティングシステム3000の構成を例示的に示す図面である。図20を参照すれば、本発明によるコンピューティングシステム3000は、システムバス3600に電気的に連結されたマイクロプロセッサー3200、RAM3300、使用者インターフェイス3400、ベースバンドチップセットBasebandchipsetのようなモデム3500及びメモリシステム3100を包含できる。メモリシステム3100は、メモリコントローラー3110、及びフラッシュメモリ100を包含できる。メモリコントローラー3110は、システムバス3600を通じてCPU3200とフラッシュメモリ100との物理的連結を提供する。即ち、メモリコントローラー3110は、CPU3200のバスフォーマットBusformatに対応してフラッシュメモリ100とのインターフェイシングを提供できる。図20に示されたフラッシュメモリ100は、図1及び図2に示されたフラッシュメモリ装置と実質的に同様に構成され得る。また、図20に示されたフラッシュメモリ100は以上で説明された本発明のソフト判定読出し動作と同一な読出し及びデータ出力方式が適用され得る。したがって、同一な構成に対する重複された説明は以下で省略する。本発明によるコンピューティングシステム3000がモバイル装置である場合、コンピューティングシステム3000の動作電圧を供給するためのバッテリー図示せずが追加的に提供される。たとえば図面には図示していないが、本発明によるコンピューティングシステム3000には、応用チップセットApplicationchipset、カメライメージプロセッサーCameraImageProcessor:CIS、モバイルDRAM、等がさらに提供され得る。メモリシステム3100は、例えば、データを格納するのに不揮発性メモリを使用するSSDSolidStateDrive/Diskを構成することができる。例えば、図20に示されたメモリシステム3100は、図18に示されたSSD1200を構成することができる。この場合、メモリコントローラー3110はSSDコントローラーとして動作するようになる。本発明による不揮発性メモリ装置、及び/又はメモリコントローラーは、多様な形態のパッケージを利用して実装され得る。例えば、本発明によるフラッシュメモリ装置及び/又はメモリコントローラーは、PoPPackageonPackage、BallgridarraysBGAs、ChipscalepackagesCSPs、PlasticLeadedChipCarrierPLCC、PlasticDualIn-LinePackagePDIP、DieinWafflePack、DieinWaferForm、ChipOnBoardCOB、CeramicDualIn-LinePackageCERDIP、PlasticMetricQuadFlatPackMQFP、ThinQuadFlatpackTQFP、SmallOutlineSOIC、ShrinkSmallOutlinePackageSSOP、ThinSmallOutlineTSOP、SystemInPackageSIP、MultiChipPackageMCP、Wafer-levelFabricatedPackageWFP、Wafer-LevelProcessedStackPackageWSP、等のようなパッケージを利用して実装され得る。以上のように図面と明細書とで実施形態が開示された。ここで、特定な用語が使用されたが、これは単なる本発明を説明するための目的で使用されたことであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使用されたことではない。したがって、本技術分野の通常の知識を有する者であれば、これから多様な変形及び均等な他の実施形態が可能する点を理解できる。したがって、本発明の真の技術的保護範囲は添付された特許請求の範囲の技術的思想によって定まれなければならない。"