ドレイン8、ソース7、及び、絶縁ゲート12で覆われたバルク領域を含む絶縁MOSトランジスタで構成されたメモリセルであって、前記バルク領域は、ゲート面に平行に延在する互いに逆の導電型を有する2つの異なる領域13、14に前記バルク領域の厚さ方向で分けられ、前記ゲートに近い方の前記バルク領域は、前記ドレイン/ソースの導電型と逆の導電型を有することを特徴とするメモリセル。SOI構造から構成されることを特徴とする請求項1に記載のメモリセル。前記ドレイン/ソースの導電型と逆の導電型を有する半導体基板によって支持されていることを特徴とする請求項1に記載のメモリセル。FINFET構造から構成されることを特徴とする請求項1に記載のメモリセル。前記ゲートに近い方の前記バルク領域は、5から50nmの範囲の厚さ、好ましくは10nmから20nmの厚さを有し、ドーピングレベルは1016atoms/cm3より小さいことを特徴とする請求項1乃至3のいずれか1項に記載のメモリセル。前記ゲートに遠い方のバルク領域は、5から50nmの範囲の厚さ、好ましくは10から40nmの厚さを有し、ドーピングレベルは1016atoms/cm3と1018atoms/cm3との間の範囲であることを特徴とする請求項1乃至3及び5のいずれか1項に記載のメモリセル。請求項1乃至6のいずれか1項に記載のメモリセルを使用する方法であって、前記ソースの電圧は参照電圧として見なされ、前記ソース及びドレイン領域はN型である場合に、前記ドレインに正電圧を印加し、該正電圧を印加する間前記ゲートに短い正電圧を印加する1を書き込む工程、前記ドレインに極めて微小な正電圧、ゼロ電圧又は負電圧を印加し、前記ゲートに正電圧を印加する0を書き込む工程、前記ゲートに負電圧を印加して前記ドレインに微小の正電圧を印加して読み出す工程、及び前記ゲートに負電圧を印加して前記ドレインに微小な正電圧又はゼロ電圧を印加して維持する工程を任意の順序で有することを特徴とする方法。本発明は、周知の単一トランジスタのメモリセルの少なくともいくつかの不利益を解消するキャパシタを具備しない単一のトランジスタRAMセルを提供することを目的とする。したがって、本発明の実施形態は、ドレイン、ソース、及び、絶縁ゲートで覆われたバルク領域を含む絶縁MOSトランジスタで構成されたメモリセルであって、前記バルク領域は、ゲート面に平行に延在する互いに逆の導電型を有する2つの異なる領域に前記バルク領域の厚さ方向で分けられ、前記ゲートに近い方の前記バルク領域は、前記ドレイン/ソースの導電型と逆の導電型を有するメモリセルを提供する。本発明の実施形態によれば、前記メモリセルはSOI構造から構成される。本発明の実施形態によれば、前記メモリセルは前記ドレイン/ソースの導電型と逆の導電型を有する半導体基板によって支持されている。本発明の実施形態によれば、前記メモリセルはFINFET構造から構成される。本発明の実施形態によれば、前記ゲートに近い方の前記バルク領域は、5から50nmの範囲の厚さ、好ましくは10から20nmの厚さを有し、ドーピングレベルは1016atoms/cm3より小さい。本発明の実施形態によれば、前記ゲートに遠い方のバルク領域は、5から50nmの範囲の厚さ、好ましくは10から40nmの厚さを有し、ドーピングレベルは1016atoms/cm3と1018atoms/cm3との間の範囲である。本発明の実施形態は、上述したメモリセルを使用する方法であって、前記ソースの電圧は参照電圧として見なされ、前記ソース及びドレイン領域はN型である場合に、前記ドレインに正電圧を印加し、該正電圧を印加する間前記ゲートに短い正電圧を印加する1を書き込む工程、前記ドレインに極めて微小な正電圧、ゼロ電圧又は負電圧を印加し、前記ゲートに正電圧を印加する0を書き込む工程、前記ゲートに負電圧を印加して前記ドレインに微小の正電圧を印加して読み出す工程、及び前記ゲートに負電圧を印加して前記ドレインに微小な正電圧又はゼロ電圧を印加して維持する工程を任意の順序で有することを特徴とする方法を提供する。本発明の前述及び他の目的、特徴及び利点を、添付図面を参照して本発明を限定するものではない具体的な実施形態について以下に詳細に説明する。明確のために、異なる図面において同じ要素は同じ参照番号を付与する。また、集積回路の表現で通常のように、様々な図面は同一の縮尺ではない。図1は、キャパシタを具備しないメモリセルを示す断面図である。このメモリセルは、支持部3、一般的にはシリコンウエハに積層された絶縁層1に形成されたMOSトランジスタを備える。MOSトランジスタによって占有される領域すなわち活性化領域は、絶縁周辺部5によって定められる。MOSトランジスタは、バルク領域によって分離される第1の導電型の高濃度でドープされたソース及びドレイン領域7、8を備える。後述するように、第1の導電型はN型であり、第2の導電型はP型であるが、これに限定されるものではない。ソース及びドレイン領域は、ソース端子S及びドレイン端子Dに接続されたソースメタライゼーション10及びドレインメタライゼーション11を使ってそれぞれソリッドされる。トランジスタのバルク部分は、ゲート端子Gに接続された絶縁ゲート12を頂上に有する。バルク領域は厚さ方向にゲート12側の上側バルク領域13及び絶縁層1の近くの下側バルク領域14に分けられる。上側バルク領域13はドレイン/ソースの導電型と逆の導電型を有し、好ましくは1016atoms/cm3より小さいドーピングレベルを有する。下側バルク領域14はドレイン/ソースの導電型と同じ導電型を有する。状態0で下側部分14が完全にデプリーションされ、状態1で十分に利用できる電子を含有するように、下側バルク領域14の厚さに応じてそのドーピングレベルは1016atoms/cm3から1018atoms/cm3までの範囲で選択されることが好ましい。状態0及び1は後ほど定義する。5nmよりも正確に、好ましくは1nm程度の層の厚さを得ることができる技術を使うことで図1の構造が構成されることが好ましい。側面の大きさが50nmより低い最小値で定義される技術もまた選択される。そのような状況下では、一例として、トランジスタ全体の厚さが100nmより小さく、上側バルク領域が5nmから50nmの範囲の厚さ、好ましくは10nmに近い厚さを有し、下側バルク領域が5nmから50nmの範囲の厚さ、好ましくは10nmから40nmの範囲の厚さを有する構造を形成するように決められ得る。トランジスタのチャネルの長さは65nmより小さいことが好ましく、例えば35nmである。メモリセルとして図1の構造が使用される方法を図2乃至4に関連して説明する。図2A及び2Bは、図1のメモリセルに1を書き込む工程を示している。以下では、簡略化するために、ソースSは、接地するように構成される参照電圧に永続的に接続されているものとする。1を書き込むために、図2Aで示すように、相対的に高い正電圧、例えば1から3Vまでの電圧がトランジスタドレインに初めに印加され、正電圧がドレインに印加されている間にゲートが正電圧に短時間セットされる。結果として、チャネル領域が上側バルク領域に形成されこの段階に微小電流が阻害されずに下側バルク領域に流れることができ、電子がソースからドレインに流れる。ドレイン-ソースの電位差が相対的に高くなるように選択されると、これらの電子は衝突によって上側バルク領域で電子ホールのペアを生成する。生成された電子は電流を起こし、ホールが上側バルク領域に残る。ソース及びドレイン間の電流が不意に中断された場合図2B、ドレインを切りかえる前にゲートを負電圧に切りかえることによって、図2A及び図2Bの記号によって示されたホールが上側バルク領域13に残る。図3はメモリセルに0を書き込む工程を示している。繰り返し述べると、ゲートは正電圧であるが、この時、ドレイン8は微小の正電圧、ゼロ電圧又は負電圧に接続される。そのとき、ソース-ドレインの電位差は電子ホールペアの生成を提供するには不十分である。上側バルク領域13のゲートによって生成される静電バイアスのために、この上側バルク領域に存在し得るホールは、ドレイン及び/又はソースの方向にドレインオフされる。したがって、あるケース1の書き込みにおけるホールが上側バルク領域13に蓄えられること、及び別のケース0の書き込みにおける電荷が上側バルク領域13に蓄えられないことによって図2B及び3の状態は区別される。図4A及び図4Bは、図1のメモリセルから0及び1を読み出すことをそれぞれ示している。読み出す又は保持する段階で、負電圧がゲートに維持されて微小の正電圧がドレインに維持される。図4Aで示すように、0が記憶された場合、つまり、電荷が上側バルク領域13に蓄えられない場合に、同じドレイン及び同じソースを並行して共有するトランジスタは両方オフになる。ゲートが負であるので、上側バルク領域に対応するトランジスタを介して電流は流れない。また、負のゲート電圧は下側バルク領域をデプリートして電流が流れないことになる。蓄えられる電荷が下側バルク領域に十分な影響を及ぼすために、上側バルク領域は十分に薄くしなければならないことは理解されるべきであろう。好ましくは上側バルク領域が10nmに近い厚さを有することになる。しかし、図4Bに示すように、1が書き込まれた場合、つまり、正電荷が上側バルク領域13に蓄えられる場合に、ゲートが負であって電子チャネル領域がこの上側バルク領域に生成されないので、この上側バルク領域に対応するトランジスタを介して電流は流れない。しかし、上側バルク領域に蓄えられた正電荷が負のゲート電圧を遮り、電流が、ソース及びドレインとしての領域7、8、並びにバルクとしてのデプリートされていない下側バルク領域14を有するトランジスタを介して流れる。したがって、読み出す段階の電流の存在又は不在によって状態1は状態0から区別されることができる。0を読み出す間にドレイン及びソース間に電流が完全に流れないので2つの状態は非常に良く区別されることに留意されるべきである。状態0が存在する間に電流が全体的に不足しているために、状態1を読み出す間でさえ上側バルク領域で蓄えられる電荷の微小の損失が起こり、装置は非常に長い保持時間を有することになって常に状態0と状態1との間に著しい違いが起こる。読み出す状態の間に微小の正電圧のみがドレインに印加されるので、読み出す間に下側バルク領域14に衝突による電荷生成はないことに留意するべきである。メモリセルの動作をより明確に示すために、図5A、図5B及び図5Cの各々は、1を書き込む状態WR1、0を書き込む状態WR0及び読み出す状態RDの間で、ドレイン電圧VD及びゲート電圧VGのそれぞれの例を示している。1を書き込む状態の間に図5A、ドレイン電圧がゼロ電圧又は微小の正電圧VD1、例えば0.1Vから明確な正電圧VD2、例えば1から2.2Vに変更するように構成され、ドレイン電圧VD2が印加される期間例えば、5nsから30nsの間に、ゲートは負電圧VG1から正電圧VG2、例えば-1.2Vから1Vに素早く例えば、1nsから10ns立ち上がる。ゼロを書き込む間に図5B、ドレイン電圧は低電圧VD1に維持され、ゲートは短時間、例えば1から10ナノ秒の範囲で正電圧に立ち上がって上側バルク領域に存在し得る電荷をドレインオフすることができる。読み出し又は保持状態の間に図5C、ドレインは低電圧値VD1に維持され、ゲートはその負の値VG1に維持される。ゲート及びドレインで2つの可能な電圧レベルを提供するだけなので図5Aから5Cに関連して述べられている電圧印加モードは特定の利点がある。しかし、例えば、ドレイン電圧が2つの電圧レベルより大きいレベル間、例えば0の書き込み期間の間にゼロ若しくは負電圧レベル、又は保持期間の間にゼロ電圧レベルで切り替えられる、より複雑な電圧切り替えモードが提供されることは可能である。1の書き込み期間の間で、衝突電離によるホールの生成とは別の現象が利用できる。ゲートに強い負電圧例えば、-2.5Vを印加してドレインに正電圧を印加することで、ホールはBtoBトンネリング又は寄生バイポーラトランジスタの活性化によって生成される。BtoBトンネリングによるホールの生成は好ましい実施例である。前述した電圧値は単に示したものであり、前述した大きさを実質的に有するメモリセルに与えられることに留意すべきである。これらの値を特定の構成要素の特定の特性に適合することは当業者の能力の範囲内である。図1のような構造を構成することはとりわけ単純である。例えば、絶縁層1で覆われた支持部3に、基板上にエピタキシによって成長された低濃度にドープされたP型層を有するN型にドープされた基板を有するSOI型の構造から始めることができる。その際又は中間の工程の間に、ゲート酸化膜、ゲート及びソース-ドレイン領域を形成する一般的な工程が実行された後に所望の活性領域を囲む絶縁周辺部5が形成される。前述したメモリセルは多くの変形及び修正をすることが可能である。図6は、この技術でFINFET構造finfield-effecttransistorと一般的に呼ばれる構成による実施例を示している。この図面は、バルク部分の断面図及び斜視図、並びにこの構造のドレイン部分の断面図及び斜視図を示している。図示しないソース部分は図面の前方に存在する。フィン型シリコン突出部が絶縁層31に覆われたウエハ30の上方に形成されている。この突出部は、図1の上側バルク領域13及び下側バルク領域14にそれぞれ対応する左側部分33及び右側部分34に分かれる。絶縁ゲートメタライゼーション38、39は、左側部分33及び右側部分34の前でフィンのいずれかの側に配置される。左側バルク部分及び右側バルク部分の機能を選択的に反転するように2つのゲート38、39は使用され得る。同様に、図1の構造において、絶縁層1を介して下側バルク領域14を活性するために、例えば、下側トランジスタの閾値電圧を適合するために突出部が選択的にバイアス支持部3に提供されることができる。下側ゲートもまた加えることができる。図7は、図1の構造の変形例におけるFINFETの実施例をより模式的に示している。2つの領域に分かれている代わりに、トランジスタバルクは、P型左側領域41、N型中央領域43及びP型右側領域45の3つの領域に分かれている。絶縁ゲート46は左側領域41の前に配置され、絶縁ゲート47は右側領域45の前に配置されている。したがって、2ビットのメモリセル、つまり、4状態のメモリセルが得られる。左側ゲートは左側バルク領域41に電荷を蓄える又は蓄えないことができる。右側ゲートは右側バルク領域45に電荷を蓄える又は蓄えないことができる。電荷が左及び右に蓄えられる場合に第1の状態11が得られ、電荷が左及び右のいずれにも蓄えられない場合に第2の状態00が得られ、電荷が左に蓄えられて右に蓄えられない場合に第3の状態10が得られ、電荷が右に蓄えられて左に蓄えられない場合に第4の状態01が得られる。状態01及び状態10は様々な方法で区別できる。特に、左側ゲート及び右側ゲートが異なる場合異なるワーク機能又は異なる絶縁物の厚さを有する場合、及び/又は印加される電圧が異なる場合、1の書き込みの各々において異なる電荷量が左側バルク領域及び右側バルク領域に蓄えられる。したがって、中央バルク領域に流れる4つの可能な電流値は明確に区別される。本発明の特定の実施形態が説明された。様々な変更、修正及び改良は当業者によって実行される。特に、MOSトランジスタの形成のための多くの変形、例えば、チャネル領域近くの低濃度にドープされたソース及びドレイン領域LDDの形成のための多くの変形は適合される。ストレージ状態の1つを状態1と呼ぶこと及び別のストレージ状態を状態0と呼ぶことが全く任意であることは理解されるべきである。前述した事項は、第1の極性の電荷を蓄え得るバルク及び第1の極性と逆の極性の電荷を伝導し得るバルクである2つのバルクを有するトランジスタに関連する。したがって、同じバルクに相反する極性の電荷は共存しない。これは、前述した構造が前述した従来の単一トランジスタのメモリセルの不利益制限された保持時間、高い消費量、2つのストレージ状態間の低い区別、制御の複雑性、低い動作速度、電子及びホールが同時に存在することを保証しなければならないトランジスタバルクの厚さを減少することの不可能性を避ける主な理由の1つである。また、前述した装置は単一のゲートで動作でき、制御が比較的容易である。単一のトランジスタを使ったメモリセルの様々な実施形態及び変形例が述べられた。当業者は、いかなる進歩性も示すことなくこれらの様々な実施形態及び変形例の様々な要素を組み合わせてもよい。特に、詳細に前述した実施形態内で絶縁MOSトランジスタは絶縁層1によって絶縁されている。このようなMOSトランジスタは接合部によって絶縁されること、つまり、ドレイン/ソース領域の導電型と逆の導電型のシリコン基板の上方に直接形成されることができる。つまり、下側バルク領域のようにドレイン/ソース領域がN型である場合、P型基板となる。