"基板と、前記基板上に形成され、フィン領域と該フィン領域の両端にそれぞれ形成されるソース領域とドレイン領域とを有する半導体層と、前記フィン領域の少なくとも2面の一部と接する凸部を有するゲート電極と、を備える電界効果型トランジスタ。前記ゲート電極の凸部は、前記フィン領域の周囲を取り囲むように、前記フィン領域の一部とゲート絶縁膜を介して接し、前記フィン領域は、前記ゲート電極の凸部と接する第1のワイヤ部、および前記ゲート電極の凸部と接しない第2のワイヤ部を含むナノワイヤ構造を有し、前記第1のワイヤ部の径が前記第2のワイヤ部の径より小さい請求項1に記載の電界効果型トランジスタ。前記ゲート電極の凸部は、前記フィン領域に接する第一の面の幅が該第一の面と対向する第二の面の幅より狭いテーパ形状を有する請求項1又は請求項2に記載の電界効果型トランジスタ。基板上にフィン領域と、該フィン領域の両端にそれぞれ形成されるソース領域及びドレイン領域とを有する半導体層を形成する工程と、前記フィン領域の少なくとも2面に接するように、前記半導体層とのエッチング選択比がある膜を形成する工程と、前記膜の前記フィン領域の少なくとも2面の一部が露出するように開口部を形成する工程と、前記膜を介して前記フィン領域と接するようにゲート電極を形成する工程と、を備える電界効果型トランジスタの製造方法。前記半導体層を形成後、前記フィン領域の周囲が露出するように、前記フィン領域と接する基板をエッチングにより除去する工程と、前記開口部を有する前記膜をマスクとして前記フィン領域の周囲の一部をエッチングする工程と、をさらに備え、前記膜を形成する工程は、前記フィン領域の露出している面と接するように前記膜を形成し、前記開口部は、前記フィン領域の周囲の一部が露出するように形成される請求項4に記載の電界効果型トランジスタの製造方法。前記開口部は、前記フィン領域に接する第1の面の幅が該第1の面と対向する第2の面の幅より狭いテーパ形状を有する請求項4又は請求項5に記載の電界効果型トランジスタの製造方法。前記膜を除去する工程をさらに有することを特徴とする請求項4乃至請求項6に記載の電界効果型トランジスタの製造方法。入射光を受光し光電変換によって信号電荷を生成する画素部と、前記信号電荷を出力する周辺回路と、を備え、前記画素部および前記周辺回路の少なくともいずれか一方が基板と、前記基板上に形成され、フィン領域と該フィン領域の両端にそれぞれ形成されるソース領域とドレイン領域とを有する半導体層と、前記フィン領域の少なくとも2面の一部と接する凸部を有するゲート電極と、を備える電界効果型トランジスタを有する固体撮像装置。入射光を受光し光電変換によって信号電荷を生成する画素部と、前記信号電荷を出力する周辺回路と、を備え、前記画素部および前記周辺回路の少なくともいずれか一方が基板と、前記基板上に形成され、フィン領域と該フィン領域の両端にそれぞれ形成されるソース領域とドレイン領域とを有する半導体層と、前記フィン領域の少なくとも2面の一部と接する凸部を有するゲート電極と、を備える電界効果型トランジスタを有する固体撮像装置と、前記光電変換部に前記入射光を導く光学レンズと、前記電気信号を処理する信号処理回路と、を備える電子機器。平面型の電界効果型トランジスタは、平面にゲート電極を形成するのに対し、マルチゲート構造の電界効果型トランジスタは、基板及びフィン領域からなる凹凸面上にゲート電極を形成する。そのため、凹凸の影響によりゲート電極の微細加工が難しいという問題があった。本発明は、上述の点を鑑みてなされたものであり、ゲート電極の微細化が可能な電界効果型トランジスタ、及び該トランジスタの製造方法を提供するものである。また、本発明は、かかる電界効果型トランジスタを備えた固体撮像装置及び該固体撮像装置を備えた電子機器を提供するものである。本発明に係る電界効果型トランジスタは、基板と、前記基板上に形成され、フィン領域と該フィン領域の両端にそれぞれ形成されるソース領域とドレイン領域とを有する半導体層と、前記フィン領域の少なくとも2面の一部と接する凸部を有するゲート電極と、を備える。ゲート電極が凸部を有することで、フィン領域と接するゲート電極を微細化することができる。本発明に係る電界効果型トランジスタの製造方法は、基板上にフィン領域と、該フィン領域の両端にそれぞれ形成されるソース領域及びドレイン領域とを有する半導体層を形成する工程と、前記フィン領域の少なくとも2面に接するように、前記半導体層とのエッチング選択比がある膜を形成する工程と、前記膜の前記フィン領域の少なくとも2面の一部が露出するように開口部を形成する工程と、前記膜を介して前記フィン領域と接するようにゲート電極を形成する工程と、を備える。本発明に係る固体撮像装置は、入射光を受光し光電変換によって信号電荷を生成する画素部と、前記信号電荷を出力する周辺回路と、を備え、前記画素部又は前記周辺回路のいずれか又は両方が、上述した電界効果型トランジスタを有する。本発明に係る電子機器は、上述した固体撮像装置と、光学レンズと、信号処理回路とを有する。本発明によれば、マルチゲート構造の電界効果型トランジスタのゲート電極を微細化することができる。第1実施形態図1は、本発明の第1実施形態に係る電界効果型トランジスタ1を示す構成図である。ここでは、マルチゲート構造の一例であるNanowire構造の電界効果型トランジスタについて説明する。図1aは、電界効果型トランジスタ1の平面図、図1bは、図1aの線分A-Aにおける断面図、図1cは、図1aの線分B-Bにおける断面図である。図1に示す電界効果型トランジスタ1は、SOI基板10と、絶縁膜BOX層11と、SOI層12とが順に積層された構造となっている。SOI層12は、フィン領域13とこのフィン領域13の両端にそれぞれ形成されるソース領域14とドレイン領域15とを有する半導体層である。フィン領域13の少なくとも2面、ここでは4面の周囲を取り囲むように、ゲート絶縁膜16を介してゲート電極17がフィン領域13の一部と接している。SOI層12のフィン領域13は、Nanowire構造となっており、ソース領域14やドレイン領域15と比べ線幅が細くなっている。フィン領域13は、ゲート電極17とゲート絶縁膜16を介して接する第1のワイヤ部131と、ゲート電極17との間に隙間を有しゲート電極17とは接しない第2のワイヤ部132とを有している。第1のワイヤ部131の径は、第2のワイヤ部132より小さい。フィン領域13のゲート電極17と接する領域、即ち第1のワイヤ部131をチャネル領域と称する。このチャネル領域のチャネル長は第1のワイヤ部131の長さに等しい。絶縁膜11には、フィン領域13の下側に対応する位置に凹部121がある。この凹部121内にもゲート電極17を形成することで、フィン領域13の周囲を取り囲むようにゲート電極17を配置することができる。ゲート電極17は、フィン領域13の周囲を囲むように、円周状の内周面を有する。ゲート電極17は、フィン領域13の第1のワイヤ部131とゲート絶縁膜16を介して接する凸部171を有している。凸部171は、フィン領域13の周囲を囲む内周面において、内側内周面の断面形状である円形状の中心側に向けて突出するように、内周面に沿って全周にわたって、第1のワイヤ部131の線方向図1bにおける左右方向の略中央位置に設けられる。凸部171は、ゲート電極17側の幅に対し、第1のワイヤ部131側内側の幅が小さい略テーパ形状を有している。すなわち、ゲート電極17は、フィン領域13の第1のワイヤ部131と接する第1の面の幅L1が、第1の面と対向する第2の面の幅L2より狭いL1<L2テーパ形状を有する。ゲート電極17は、凸部171により、ゲート電極17の線幅より狭い領域でフィン領域13と接することになる。図2~図7を用いて電界効果型トランジスタ1の製造方法について説明する。図2~図7の各図のaは、電界効果型トランジスタ1の製造過程の平面図である。図2~図7の各図のbは、図1aのA-A’位置に対応する位置における断面図である。図2~図7の各図のcは、図1aのB-B’位置に対応する位置における断面図である。まず、図2に示すように、SOI基板10上に絶縁膜11を形成する。次に絶縁膜11に第2のワイヤ部132と同じ幅を有する矩形のフィン領域13と、このフィン領域13の両端にそれぞれ形成されるソース領域14とドレイン領域15とを有するSOI層12をフォトリソグラフィ/ドライエッチング技術を用いて形成する。図3に示すように、フィン領域13と接する絶縁膜11をDHFDilutedHydrofluoricAcidによる等方エッチングにより除去し、絶縁膜11に凹部121を形成する。この処理により、フィン領域13の周囲が露出する。なお、本実施形態では、凹部121を形成するための方法の例としてDHFによるウェットエッチング処理を挙げているが、凹部121は、等方エッチング条件を用いたドライエッチング処理でも形成可能である。図4に示すようにSOI層12の露出している表面にSiNからなる膜18以下SiN膜と称するを成膜する。本実施形態では、ここで形成する膜の材料としてSiNを挙げているが、SOI層12のようなシリコンとエッチング選択比がある材料であればよく、例えばSiOやSiONなどを用いてもよい。また、ここでは、SiN膜18は単層としているが、SiNとSiOとを積層した膜でもよい。SiN膜18は、SiH4,NH3,N2などのガスを用いること、RFパワーの範囲を100W~3000Wとすること、圧力の範囲を0.001Torr~50Torrのとすること等を条件として成膜される。上述した成膜条件により膜ストレスを制御することで、フィン領域13にストレスを印加し、フィン領域13を移動するキャリアの高移動度化を実現できる。具体的には、SOI層のSi表面が100面で、電界効果型トランジスタ1がn型である場合、電流方向に平行して引っ張り応力がフィン領域13に印加されるようにSiN膜18を成膜する。一方、電界効果型トランジスタ1がp型の場合、電流方向に平行して圧縮応力が印加されるようにする。次に、図5に示すように開口を有するフォトレジスト19をSiN膜18上に形成する。フォトレジスト19をマスクとしてSiN膜18をドライエッチングし、フィン領域13の周囲が露出するように開口部20を形成する図5b参照。このフォトレジストドライエッチング工程は、例えばCHxFy、NFx、O2などを使用し、例えば100mTorr以上の高圧力、0W~50Wの範囲の低バイアス下というデポ物が発生しやすい条件で行う。図8を用いて、SiN膜18に開口部20を形成する工程の詳細を説明する。図8aは、開口部20を形成する前の電界効果型トランジスタ1の平面図である。図8bは、図1aのA-A’位置に対応する位置における断面図である。図8c~eは、図1aのB-B’位置に対応する位置における断面図であり、ドライエッチングの工程を示している。図8a~cに示すように、開口部20を設ける領域を除きフォトレジスト19が形成されるが、フィン領域13直下のフォトレジスト19は露光できないため、絶縁膜11上のフォトレジスト19は除去されず残る。絶縁膜11とフィン領域13との間にフォトレジスト19が残存していても、図8d、eに示すように、ドライエッチング時のサイドエッチングによりフィン領域13直下のSiN膜18に開口部20が形成される。図5に戻る。上述した工程により形成した開口部20は、図5bに示す断面視で、フィン領域13側にかけて幅狭となるテーパ形状を有する。開口部20の形状により電界効果型トランジスタ1のチャネル長が決定する。チャネル長の詳細については後述する。次に、図6に示すように、フォトレジスト19を除去する。その後、水素アニール処理及び酸化処理を行い、フィン領域13の周囲の一部の形状を滑らかにし、フィン領域13の一部の径を細くする。細くなったフィン領域13が第1のワイヤ部131となり、残りが第2のワイヤ部132となる。水素アニール処理は、例えば水素雰囲気中で800度の条件で行う。酸化処理は、例えば酸素雰囲気中で1000°Cの条件で行う。またフィン領域13の細線化の方法としては、上述した方法以外にも低ダメージであるWETプロセスやCDEChemicalDryEtchingを用いてもよい。図7に示すようにSiN膜18及び第1のワイヤ部131の表面に、ゲート絶縁膜16及びゲート電極17を形成する。SiN膜18に開口部20を形成した時にチャネル長は決定されているので、ゲート加工時に微細パターンは要求されない。ゲート絶縁膜16の材料としては、例えば、Siシリコン、Hfハフニウム、Taタンタル、Tiチタン、Zrジルコニウム、Laランタン、Alアルミニウムなどの酸化物を用いる。また、ゲート電極17の材料としては、例えばポリシリコンやTiN窒化チタン、TaN窒化タンタルなどの金属を用いる。ゲート電極17は、カバレッジが良好なALDAtomicLayerDpositionyaCVDchemicalvapordepositionなどを用いて形成する。次に、SiN膜18を除去する。これにより、図1に示す電界効果型トランジスタ1が得られる。なお、コンタクト及び配線を形成する工程は、従来と同様であるため説明を省略する。続いて、図9を用いてチャネル長の詳細を説明する。図9は、図5bの開口部20を拡大した図である。フォトレジスト19で決定される線幅、つまりフォトレジスト19の開口の幅をLPR、チャネル長をLCHN、SiN膜の開口部20のテーパ角をα°とすると、以下の式1が成り立つ。LCHN=LPR-2×SiN膜18の膜厚/tanα1このように、SiN膜18にテーパ形状の開口部20を形成することで、チャネル長LCHNをフォトレジスト19で決まる線幅LPRより微細化することができる。例えば、SiN膜18の膜厚が100nm、テーパ角αが80°の時、チャネル長LCHNを10nmにするためには、フォトレジスト19で決まる線幅LPRを43.3nmまで大きくすることができる。つまり、フォトレジスト19の開口が大きくてもチャネル長LCHNをより微細化することができる。以上のように、第1の実施形態に係る電界効果型トランジスタによると、ゲート電極17の一部を凸部171とすることで、フィン領域13と接するゲート電極17を微細化することができる。また、ゲート電極17を形成する場合に、フィン領域13がSiN膜18で覆われているため、フィン領域13はエッチングダメージを受けにくく、エッチングダメージによる電流リークや界面準位の増加を抑制することができる。また、例えばフィン領域13の断線等のフィン領域13のパターン破壊を抑制することができる。また、フィン領域13は、ゲート電極17と接する第1のワイヤ部131の径が第2のワイヤ部132より細くなっている。言い換えると、Nanowire構造におけるフィン領域13は、ワイヤ部の線方向の一部に、第2のワイヤ部132に対する縮径部分である第1のワイヤ部131を有する。これにより、フィン領域13の極限まで細線化される部分が少なくなり、フィン領域13のパターン破壊を抑制することができる。なお、本実施形態では、ゲート電極17を形成後、SiN膜18を除去しているが、SiN膜18は除去せずに残してもよい。SiN膜18を残す場合、上述したようにSiN膜18の膜ストレスを制御することでチャネル領域にストレスを印加し、キャリアの高移動度化を実現できる。変形例1上述した実施形態では、SiN膜18に開口部20を設ける方法としてフォトレジストドライエッチングを用いたが、低温酸化膜によるレジストシュリンクを用いてもよい。低温酸化膜によるレジストシュリンクを用いる場合について、図10を用いて説明する。図10aに示すフォトレジスト19をSiN膜18上に形成する工程は、図5と同じである。本変形例では、フォトレジスト19の上にさらに酸化膜21を低温で形成する図10b。次に、酸化膜21をエッチバックすることにより、フォトレジスト19の開口より狭い開口部22を形成する図10c。フォトレジスト19と酸化膜21をマスクとしてSiN膜18をドライエッチングすることで、開口部20をSiN膜18に形成する図10d。図10b、cに示すようにフィン領域13直下のフォトレジスト19は露光できないため、絶縁膜11上のフォトレジスト19には開口がない。従って、酸化膜21も成膜されず、開口部22も形成されないが、上述したように、ドライエッチング時のサイドエッチングにより、フィン領域13直下のSiN膜18にも開口部20が形成される。本変形例のSiN膜18の開口部20は、テーパ形状を有していないが、酸化膜21を用いることで、フォトレジスト19の開口より狭い開口部20をSiN膜18に形成することができる。第2実施形態続いて、本発明の第2実施形態に係る電界効果型トランジスタ2を説明する。本実施形態に係る電界効果型トランジスタ2は、Fin構造である点で、Nanowire構造の第1実施形態と異なる。第1実施形態と同じ構成には同一符号を付し説明を省略する。図11aは、本実施形態に係る電界効果型トランジスタ2の平面図である。図11bは、同図aのA-A’における電界効果型トランジスタ2の断面図であり、図11cは、同図aのB-B’における電界効果型トランジスタ2の断面図である。電界効果型トランジスタ2は、シリコン基板23と、シリコン基板23上に形成されるSOI層24とを有する。SOI層24は、フィン領域25とこのフィン領域25の両端にそれぞれ形成されるソース領域14とドレイン領域15とを有する半導体層である。電界効果型トランジスタ2は、フィン領域25の少なくとも2面の一部とゲート絶縁膜16を介して接する凸部172を有するゲート電極17を有している。凸部172は、SOI基板24側となる下側に向けて先細に形成されて突出する部分である。電界効果型トランジスタ2は、Fin構造であるため、上述したように少なくとも2方向から電界が印加される。従って、ゲート電極17は、フィン領域25に対して、少なくとも電界が印加される2面とゲート絶縁膜16を介して接する。本実施形態では、ゲート電極17は、フィン領域25に対して、ゲート絶縁膜16を介して、フィン領域25がシリコン基板23と接する下面以外の3面と接する。本実施形態では、ゲート電極17は、凸部172でフィン領域25と接するため、フィン領域25の一部、即ちソース領域14とドレイン領域15との間の幅よりも狭い幅でフィン領域25と接する。つまり、上記のとおり先細に形成される凸部172の先端は、SOI層24におけるソース領域14とドレイン領域15との間の寸法よりも小さい寸法を有する。すなわち、ゲート電極17の凸部172は、フィン領域13と接する第1の面の幅L1が、第1の面と対向する第2の面の幅L2より狭いL1<L2テーパ形状を有する。ゲート電極17は、凸部172により、SOI層24に対して、ソース領域14とドレイン領域15との間の領域であるフィン領域25の一部に接触する。次に、図12~図14を用いて電界効果型トランジスタ2の製造方法について説明する。図12~図14の各図のaは、電界効果型トランジスタ1の製造過程の平面図である。図12~図14の各図のbは、図11aのA-A’位置に対応する位置における断面図である。図12~図14の各図のcは、図11aのB-B’位置に対応する位置における断面図である。図12に示すように、シリコン基板23上に矩形のフィン領域25と、このフィン領域25の両端にそれぞれ形成されるソース領域14とドレイン領域15とを有するSOI層24をフォトリソグラフィ/ドライエッチング技術を用いて形成する。図13に示すように、フィン領域25上にSiN膜18を成膜する。次に、開口を有するフォトレジスト19をSiN膜18上に形成する。フォトレジスト19をマスクとしてSiN膜18をドライエッチングし、フィン領域25の少なくとも2面の一部が露出するように開口部20を形成する。開口部20は、第1実施形態と同様にテーパ形状を有する。フォトレジスト19を除去後、ゲート絶縁膜16及びゲート電極17を形成する。SiN膜18にテーパ形状を有する開口部20が形成されているため、ゲート電極17には、開口部20の形状に対応して、テーパ形状の凸部172が形成される。ゲート電極17形成後にSiN膜18を除去することで、図11に示す電界効果型トランジスタ1が得られる。以上のように、第2の実施形態に係る電界効果型トランジスタによると、ゲート電極17の一部を凸部172とすることで、Fin構造の電界効果型トランジスタであっても、フィン領域25と接するゲート電極17を微細化することができる。なお、本実施形態では、ゲート電極17を形成後、SiN膜18を除去しているが、SiN膜18は除去せずに残してもよい。SiN膜18を残す場合、SiN膜18の膜ストレスを制御することでチャネル領域にストレスを印加し、キャリアの高移動度化を実現できる。また、図11では、電界効果型トランジスタ2の基板をシリコン基板23としたが、SOI基板としてもよい。この場合、SOI基板と、SOI層との間には絶縁膜が形成される。第3実施形態第3実施形態では、電界効果型トランジスタ1の応用例を説明する。図15は、電界効果型トランジスタ1を用いた固体撮像装置100を示す図である。図15に示す固体撮像装置100は、シリコンで構成される基板111と、基板111上に配列された複数の画素112を有する画素部113と、垂直駆動回路114と、カラム信号処理回路115と、水平駆動回路116と、出力回路117と、制御回路118と、を備える。垂直駆動回路114、カラム信号処理回路115、水平駆動回路116、出力回路117、制御回路118等、画素部113を除く回路をまとめて周辺回路とも称する。画素部113は、入射光を受光し光電変換によって信号電荷を生成する。周辺回路は、画素部113が生成した信号電荷を出力する。画素部113は、2次元アレイ状に規則的に複数配置された画素112を有する。画素部113は、実際に入射光を受光し光電変換によって生成された信号電荷を増幅してカラム信号処理回路115に読み出す有効画素領域と、黒レベルの基準になる光学的黒を出力するための黒基準画素領域図示せずとで構成される。黒基準画素領域は、通常有効画素領域の外周部に形成される。画素112は、例えばフォトダイオードである光電変換素子図示せずと、複数の画素トランジスタ図示せずで構成される。画素112は、基板11上に2次元アレイ状に規則的に複数配置される。複数の画素トランジスタは、転送トランジスタ、リセットトランジスタ、選択トランジスタ、アンプトランジスタで構成される4つのトランジスタであっても、選択トランジスタを除いた3つのトランジスタであってもよい。このトランジスタとして、図1に示すNanowire構造の電界効果型トランジスタ1を用いる。制御回路118は、垂直同期信号、水平同期信号及びマスタクロックに基づいて、垂直駆動回路114、カラム信号処理回路115、及び水平駆動回路116の動作の基準となるクロック信号や制御信号を生成する。制御回路118は、クロック信号や制御信号を用いて垂直駆動回路114、カラム信号処理回路115、及び水平駆動回路116を制御する。垂直駆動回路114は、例えばシフトレジスタで構成され、画素112を行単位で順次垂直方向に選択走査する。垂直駆動回路114は、画素112の光電変換素子での受光量に応じて生成された信号電荷に基づく画素信号を、垂直信号線119を通してカラム信号処理回路115に供給する。カラム信号処理回路115は、例えば画素112の列毎に配置されており、1行分の画素112から出力される信号を画素列毎に黒基準画素領域からの信号によって、ノイズ除去や信号増幅などの信号処理を行う。カラム信号処理回路115の出力段には、図示しない水平選択スイッチが水平信号線120との間に設けられている。水平駆動回路116は、例えばシフトレジスタで構成される。水平駆動回路116は、水平走査パルスを順次出力することで、カラム信号処理回路115の各々を順番に選択し、各カラム信号処理回路115から画素信号を水平信号線120に出力させる。出力回路117は、水平信号線120を介して、各カラム信号処理回路115から順次供給される画素信号に対し信号処理を施して図示しない外部装置に出力する。周辺回路の少なくとも一部が有するトランジスタ、例えば水平選択スイッチや水平駆動回路116が有するトランジスタとして図1に示すNanowire構造の電界効果型トランジスタ1を用いる。これにより、本実施形態に係る固体撮像装置100は、図1に示す電界効果型トランジスタ1で回路が構成されているため、ゲート電極の微細化が可能な電界効果型トランジスタで回路を構成でき、電界効果型トランジスタの電流制御性等を向上させることができる。これにより固体撮像装置100の性能を向上させることができる。固体撮像装置100としてCMOS型の固体撮像装置を例に説明したが、CCD型の固体撮像装置であっても図1に示す電界効果型トランジスタ1で回路を用いることができることは言うまでもない。また、固体撮像装置100に第1実施形態に係る電界効果型トランジスタ1を搭載する例を示したが、固体撮像装置100に変形例1、第2実施形態に係る電界効果型トランジスタを用いてもよい。第4実施形態次に、図16を用いて、本発明の第4実施形態では、固体撮像装置100の応用例を説明する。図16は、固体撮像装置100を電子機器400に応用した例を示す。電子機器400としては、例えばデジタルカメラや、携帯電話機等のカメラ、スキャナ、監視カメラ等が挙げられるが、ここでは電子機器400がデジタルカメラである場合について説明する。本実施形態に係る電子機器400は、固体撮像装置100と、光学レンズ210と、シャッタ装置211と、駆動回路212と、信号処理回路213とを有する。光学レンズ210は、被写体からの像光入射光を固体撮像装置100の撮像面上に結像させる。これにより固体撮像装置100内に一定期間信号電荷が蓄積される。シャッタ装置211は、固体撮像装置100への光照射期間及び遮光期間を制御する。駆動回路212は、固体撮像装置100の転送動作およびシャッタ装置211のシャッタ動作を制御する駆動信号を供給する。固体撮像装置100は、駆動信号に基づき光電変換素子PDに蓄積された信号電荷を電気信号として出力する。信号処理回路213は、各種の信号処理を行う。信号処理回路213は、固体撮像装置100が出力する電気信号に対して信号処理を施して映像信号を生成し、逗子市内メモリなどの記憶媒体やモニタ等に出力する。以上のように、本実施形態に係る電子機器400は、第1実施形態に係る固体撮像装置100を搭載しているため、光感度を向上させることができ、映像信号の画質を向上させることができる。ここでは、電子機器400に第3実施形態に係る固体撮像装置100を搭載する例を示したが、変形例1、第2実施形態に係る電界効果型トランジスタを有する固体撮像装置を搭載してもよい。また、固体撮像装置100が電界効果型トランジスタ1を備える例を説明したが、電子機器400のその他の回路、例えば信号処理回路213等が第1、第2実施形態、変形例1に係る電界効果型トランジスタを有していてもよい。最後に、上述した各実施形態の説明は本発明の一例であり、本発明は上述の実施の形態に限定されることはない。このため、上述した各実施の形態以外であっても、本発明に係る技術的思想を逸脱しない範囲であれば、設計等に応じて種々の変更が可能であることは勿論である。"