複数本のビット線と、複数本のワード線と、セルを有し前記複数本のワード線に接続されたメモリセルトランジスタがそのソースドレインを共有することによって直列に接続されたNANDストリングと、複数本のソース線と、前記複数本のソース線にそれぞれドレイン及びソースのいずれか一方が接続された複数の第1の選択ゲートトランジスタと、前記複数本のビット線にそれぞれドレイン及びソースのいずれか一方が接続された複数の第2の選択ゲートトランジスタと、一端は、前記第1の選択ゲートトランジスタにおける前記ドレイン及び前記ソースのいずれか他方と接続され、他端は、前記第2の選択ゲートトランジスタにおける前記ドレイン及び前記ソースのいずれか他方と接続された複数本のNANDストリングと、制御装置と、を備え、前記複数本のNANDストリングの前記メモリセルトランジスタは、前記複数本のワード線をゲートとして共有することによりページを構成し、前記セルの書き込みにおいて、前記制御装置は前記複数の第2の選択ゲートトランジスタに第1電位を与えた後、前記第1電位よりも低い第2電位を与え、前記複数のビット線のうち、書き込み不十分の前記セルに第3電位を与え、書き込み終了に間近の前記セルに前記第3電位より高い第4電位を与え、書き込みが終わったセルに前記第4電位より高い第5電位を与え、前記制御装置は、前記第2電位を与えた後、前記複数のワード線のうち選択されたワード線に書き込み電位を与え、前記第1電位は、前記第2の選択ゲートトランジスタをオンすることにより前記第3電位をNANDストリングに転送する電位であり、前記第2電位は、前記第3電位をNANDストリングに転送した後、前記第2の選択ゲートトランジスタをオフする電位であることを特徴とする不揮発性半導体記憶装置。前記第2電位は、前記第2の選択ゲートトランジスタをオンすることにより、前記第4電位をNANDストリングに転送する電位であることを特徴とする請求項1に記載の不揮発性半導体記憶装置。前記セルに最も高い閾値分布に割り当てられたデータを書き込む場合、前記制御回路は、前記複数の第2の選択ゲートトランジスタに第1電位を与えた後、前記第2電位よりも低い第6電位を与えることを特徴とする請求項1または2に記載の不揮発性半導体記憶装置。前記セルに最も高い閾値分布に割り当てられたデータを書き込む場合、前記制御回路は、前記書き込み不十分の前記セルと前記書き込みが終わった前記セルのみを判別することを特徴とする請求項3記載の不揮発性半導体記憶装置。前記制御回路は、前記第2電位を与えた後、前記第4電位を与えることを特徴とする請求項1~4のいずれかに記載の不揮発性半導体記憶装置。本発明の実施形態は、高集積化を図ることができる不揮発性半導体記憶装置を提供する。実施形態に係る不揮発性半導体記憶装置は、複数本のビット線と、複数本のワード線と、セルを有し前記複数本のワード線に接続されたメモリセルトランジスタがそのソースドレインを共有することによって直列に接続されたNANDストリングと、複数本のソース線と、前記複数本のソース線にそれぞれドレイン及びソースのいずれか一方が接続された複数の第1の選択ゲートトランジスタと、前記複数本のビット線にそれぞれドレイン及びソースのいずれか一方が接続された複数の第2の選択ゲートトランジスタと、一端は、前記第1の選択ゲートトランジスタにおける前記ドレイン及び前記ソースのいずれか他方と接続され、他端は、前記第2の選択ゲートトランジスタにおける前記ドレイン及び前記ソースのいずれか他方と接続された複数本のNANDストリングと、制御装置と、を備える。前記複数本のNANDストリングの前記メモリセルトランジスタは、前記複数本のワード線をゲートとして共有することによりページを構成し、前記セルの書き込みにおいて、前記制御装置は前記複数の第2の選択ゲートトランジスタに第1電位を与えた後、前記第1電位よりも低い第2電位を与え、前記複数のビット線のうち、書き込み不十分の前記セルに第3電位を与え、書き込み終了に間近の前記セルに前記第3電位より高い第4電位を与え、書き込みが終わったセルに前記第4電位より高い第5電位を与え、前記制御装置は、前記第2電位を与えた後、前記複数のワード線のうち選択されたワード線に書き込み電位を与え、前記第1電位は、前記第2の選択ゲートトランジスタをオンすることにより前記第3電位をNANDストリングに転送する電位であり、前記第2電位は、前記第3電位をNANDストリングに転送した後、前記第2の選択ゲートトランジスタをオフする電位である。第1の実施形態以下、図面を参照しつつ、実施形態について説明する。先ず、第1の実施形態に係る不揮発性半導体記憶装置21の構成について説明する。図1は、第1の実施形態に係る不揮発性半導体記憶装置を例示するブロック図である。図2は、第1の実施形態に係るメモリセルトランジスタアレイを例示する図である。図3は、第1の実施形態に係るNANDストリングを例示する断面図である。図4は、第1の実施形態に係るSGDドライバ回路を例示するブロック図である。図1~図3に示すように、本実施形態に係る不揮発性半導体記憶装置21には、メモリセルトランジスタアレイ1と、センスアップ回路2と、ロウデコーダ3と、コントローラ4と、入出力バッファ5と、ROMフューズ6と、電圧発生回路7とが設けられている。先ず、メモリセルトランジスタアレイ1について説明する。メモリセルトランジスタアレイ1には、マトリックス配列されたNANDセルユニット10が設けられている。一つのNANDセルユニット10には、複数個直列に接続されたメモリセルトランジスタMCMC0、MC1、、MC31、以下セルMCというと、その両端に接続される選択ゲートトランジスタS1及びS2とが設けられている。選択ゲートトランジスタS1は、例えば、nチャネル形のトランジスタである。選択ゲートトランジスタS1のソース22aは共通ソース線CELSRCに接続され、選択ゲートトランジスタS2のドレイン22bはビット線BLBL0、BL1、、BLjに接続されている。ビット線BLは、複数本設けられ、共通ソース線CELSRCに直交する方向に延びている。セルMCは、例えば、nチャネル形のトランジスタである。セルMCは、例えば、シリコン基板13に設けられている。シリコン基板13の上層部分には、セルウェルが形成されており、このセルウェルにメモリトランジスタアレイ1が形成されている。セルウェルの上層部分には、STIshallowtrenchisolationによって分断された複数本のアクティブエリアが形成されている。アクティブエリアの導電形はp形である。そして、アクティブエリアに複数のn形の不純物領域であるソースドレイン22が相互に離隔して形成されている。アクティブエリアにおけるソースドレイン22の間の部分は、チャネル24となっている。チャネル24上には、ゲート絶縁膜14トンネル絶縁膜が形成されている。ゲート絶縁膜14上には、電荷蓄積層として、電荷蓄積層FGが形成されている。本実施形態においては、電荷蓄積層がフローティングゲートである場合を例に挙げて説明する。ただし、電荷蓄積層は電荷トラップ膜であっても良い。電荷蓄積層FG上に、ゲート間絶縁膜を介してコントロールゲート電極が形成されている。各NANDセルユニット10においては、このような複数個のセルMCが、ソースドレイン22を共有することによって直列に接続されて、NANDストリングを構成している。NANDストリングは、ビット線BLが延びる方向に延びている。NANDストリングの一端は、選択ゲートトランジスタS1におけるドレイン22bと接続され、他端は、選択ゲートトランジスタS2におけるソース22aと接続されている。したがって、NANDセルユニット10は、NANDストリングの両端に選択ゲートトランジスタS1及びS2が接続されたものである。NANDセルユニット10内のセルMCのコントロールゲートはそれぞれ異なる複数本のワード線WLWL0、WL1、...、WL31により構成されている。ワード線WLは、共通ソース線CELSRCが延びる方向に延びている。選択ゲートトランジスタS1及びS2のゲートはワード線WLと並行する選択ゲート線SGS及びSGDにそれぞれ接続されている。1本のワード線WLを共有する複数のセルMCの集合は、1ページを構成する。なお、1つのセルMCに2つのデータを書き込む場合は2ページとなり、1つのセルMCに3つのデータを書き込む場合は3ページとなる。このような1本のワード線がゲートを構成する複数個のセルMCの集合をページを構成するセルMCという。ワード線WLと選択ゲート線SGS、SGDを共有する複数のNANDセルユニット10の集合は、データ消去の単位となるブロックBLKを構成する。なお、ワード線WLの本数は32本に限られず、16本、64本などでも良いし、ダミーワード線を含んでいても良い。メモリセルトランジスタアレイ1には、ビット線BL方向に複数のブロックBLKBLK0、BLK1、...、BLKnが配置されている。次に、メモリセルトランジスタアレイ1以外の構成について説明する。メモリセルトランジスタアレイ1のビット線BLには、読み出しデータをセンスし書き込みデータを保持するためのページバッファを構成し、複数のセンスアンプSAを含むセンスアンプ回路2が接続されている。センスアンプ回路2はカラム選択ゲートを含む。ロウデコーダ3は、ワード線ドライバ及びSGDドライバ回路31を含み、ワード線WL及び選択ゲート線SGD、SGSを選択して駆動させる。コントローラ4は、書き込みイネーブル信号WEn、読み出しイネーブル信号REn、アドレスラッチイネーブル信号ALE、コマンドラッチイネーブル信号CLE等の外部制御信号を受けて、メモリ動作の全般の制御を行う。また、コントローラ4は、コマンドインタフェースやアドレス保持、転送回路を含み、供給されたデータが書き込みデータであるかアドレスデータであるかを判定する。この判定結果に応じて、書き込みデータはセンスアンプ回路2に転送され、アドレスデータはロウデコーダ3やセンスアンプ回路2に転送される。さらに、コントローラ4は、外部制御信号に基づいて、読み出し、書き込み消去のシーケンス制御、印加電圧の制御等を行う。また、SGDドライバ回路31に制御信号を送ることによってSGDドライバ回路31を制御し、選択ゲートトランジスタS2のゲートにゲート電位を印加させる。データ入出力バッファ5は、センスアンプ回路2と外部入出力端子との間でデータ授受を行う他、コマンドデータやアドレスデータを受け取る。ROMフェーズ6は、書き込み動作及び消去動作のパルス電圧のパルス幅やパルス高さを、電圧設定データとして格納しておくことができる。同様に、書き込み回数、及び、消去回数も、電圧設定データとして格納しておくことができる。電圧発生回路7は、複数個例えば8個の昇圧回路11と、パルス発生回路12とを備えている。昇圧回路11は、それぞれ周知のチャージポンプ回路から構成され得る。電圧発生回路7は、コントローラ4からの制御信号に基づいて、駆動される昇圧回路11の数を切替え、さらにパルス発生回路12を制御して、例えば、パルス電圧のパルス幅やパルス高さを調整する。次に、SGDドライバ回路31について説明する。図4に示すように、SGDドライバ回路31は、ロウデコーダ3に設けられている。SGDドライバ回路31には、VSGD発生回路32と、Vdd発生回路33と、トランジスタAと、トランジスタBと、トランジスタCとが設けられている。トランジスタAのソース及びドレインのいずれか一方は、VSGD発生回路32に接続され、他方は選択ゲート線SGDに接続されている。トランジスタBのソース及びドレインのいずれか一方は、Vdd発生回路33に接続され、他方は選択ゲート線SGDに接続されている。トランジスタCのソース及びドレインのいずれか一方は、電源Vssに接続され、他方は、選択ゲート線SGDに接続されている。VSGD発生回路32は、選択ゲートトランジスタS2のゲート電位として、ゲート電位Vsgdを生成することができる。Vdd発生回路33は、選択ゲートトランジスタS2のゲート電位としてゲート電位VsgdLを生成することができる。次に、本実施形態に係る不揮発性記憶装置21の動作について説明する。図5は、第1の実施形態に係るメモリセルトランジスタの閾値の分布を例示するグラフ図であり、横軸は電位を示し、縦軸は分布数を示す。図6は、第1の実施形態に係るステップアップ書き込みを例示するタイミング図であり、横軸は書込時間を示し、縦軸はワード線の電位を示す。図7は、第1の実施形態に係るいわゆるクイックパスライト方式におけるメモリセルトランジスタの閾値の分布を例示するグラフ図であり、横軸は電位を示し、縦軸は分布数を示す。図8は、第1の実施形態に係る書き込み動作を例示するフローチャート図である。図9、図12及び図17は、第1の実施形態に係るワード線、ビット線及び選択ゲート線の電位を例示するタイミング図であり、横軸は時間を示し、縦軸は電位を示す。図10、図13及び図15は、第1の実施形態に係るNANDストリングを例示する断面図である。図11、図14及び図16は、第1の実施形態に係るメモリセルトランジスタを例示する断面図である。図5に示すように、本実施形態に係るセルMCには、互いに異なる3つ以上の設定閾値、例えば、閾値分布E、A、B、Cが設定される以下、単に分布E、A、B、Cと称する場合がある。分布Eを除くそれぞれの分布の下限は設定閾値XV2~XV4によって決められている。また、分布Eの上限は消去閾値XV1で決められている。ここで、それぞれの設定閾値XV2~XV4以上の閾値を示すセルMCの分布を、それぞれ分布A、分布B及び分布Cとする。また、消去閾値XV1以下の閾値を示すセルMCの分布を分布Eとする。分布E、分布A、分布B及び分布Cに属するセルMCには、それぞれ2ビットのデータ’11’、’10’、’01’及び’00’が割り付けられている。書き込み動作では、例えば、’11’から’10’の状態、’10’から’01’の状態及び’01’から’00’の状態に移動するように、セルMCの閾値を変化させる。例えば、設定閾値をXV2とした場合に、閾値が設定閾値XV2を超えたセルMCは、書き込み終了と判断され、次の書き込み時に書き込みされないように制御される。次に、ステップアップ書き込みについて説明する。図6に示すように、書き込みの1回目には、セルMCのゲートを構成するワード線WLに、書込電位として初期書込電位InitialVpgmを印加する。そして、ワード線WLにはセルMCの閾値が設定閾値に達するまで書込電位を複数回印加する。書込電位を印加する毎に、セルMCの閾値が設定閾値に達したかどうかが検証される。ここで、書込電位Vpgmを段階的に増加させる以降、ステップアップ書き込みと称する場合がある。例えば、先ず、ワード線WLの電位を立ち上げ、1回目の初期書込電位IinitialVpgmとして、例えば15Vを印加する。そして、15Vに保ち、その後0Vまで減少させる。ここで、電位の波形はパルス状になる。次に、セルMCの閾値の読み出しを行い、追加書き込みが必要か書き込み終了かを検証する以降ベリファイと称する場合がある。さらに、ワード線WLの電位を立ち上げ、IinitialVpgmより高い電位、例えば0.5V増加させた15.5Vを印加する。これが2回目の書き込みである。その後、ベリファイを行い、追加書き込みが必要か書き込み終了かを検証する。このようなパルス状の電位の書き込みと読み出しを繰り返す。繰り返される書き込みと読み出しをループという。書込電位Vpgmと書き込みパルスの回数nとの関係は、以下の1式で表すことができる。Vpgm=InitialVpgmn-1×ΔVpgm1ΔVpgmは、1回毎に増加させる電位で、例えば0.5Vである。次に、クイックパスライト方式QuickPassWrite方式:以下QPW方式という。の書き込みについて説明する。図7に示すように、QPW方式とは、セルMCの状態を判別するための基準となる閾値の数を増やして、セルMCの分布を制御する方式である。図7においては、図5に示すセルMCの閾値の2つの分布、例えば分布Eと分布Aのみ示している。QPW方式を行う場合、セルMCの閾値電位の3つの状態を判別する。そのために、設定閾値XV2の他に、設定閾値XV2より低い低閾値XVL2が設定される。そして、設定閾値XV2と、低閾値XVL2の2つの閾値を基準にして、セルMCの閾値分布を制御する。領域1の状態にあるセルMC、すなわち、低閾値XVL2未満の閾値をもつセルMCは、書き込み不十分の状態のセルMCである。したがって、領域1の状態にあるセルMCの閾値と設定閾値XV2との間の電位差は大きいので、次の書き込みでは、領域1の状態にあるセルMCの閾値の移動量を相対的に大きく増加させる。領域2の状態にあるセルMC、すなわち、低閾値XVL2以上かつ設定閾値XV2未満の閾値をもつセルMCは、書き込み終了に間近の状態のセルMCである。したがって、領域2の状態にあるセルMCの閾値と設定閾値XV2との間の電位差は小さいので、次の書き込みでは、領域2の状態にあるセルMCの閾値の移動量を相対的に小さく増加させる。なぜなら、領域2の状態にあるセルMCの閾値を相対的に大きく増加させると、設定閾値XV2をはるかに超えて、分布Aの横軸の範囲が拡がり、分布Bと重なってしまうからである。領域3の状態にあるセルMC、すなわち、設定閾値XV2以上の閾値をもつセルMCは、書き込み終了の状態である。したがって、領域3の状態にあるセルMCの閾値は設定閾値XV2を超えているので、次の書き込みでは、領域3の状態にあるセルMCの閾値を増加させないようにする。次に、前述したステップアップ書き込みとQPW方式の書き込みを利用した本実施形態に係る書き込み動作について説明する。1.分布Eから書き込まない場合図8のステップS100に示すように、複数個のセルMCが1本のワード線WLをゲートとして共有する、すなわち、ページを構成するセルMCの少なくとも一部について、その閾値を、分布Eから書き込まない場合は、書き込みは行わない。すなわち、全ての書き込みデータが分布Eに割り当てられたデータである場合である。初期の書き込み前においては、ページを構成するセルMCの閾値は消去状態分布Eに属しているからである。そして、ステップS101に示すように、設定閾値のうち、それぞれの設定閾値XV2~XV4には、それぞれの設定閾値XV2~XV4に付随して新たにそれぞれの設定閾値XV2~XV4より低い低閾値XVL2~XVL4が設定されている。この低閾値XVL2~XVL4は、例えば、センスアップSAのラッチ回路に読み込まれ、一時保存される。2.最も高い設定閾値XV4以外のいずれかの設定閾値まで変化させる場合2-1.1回目の書き込み先ず、ステップS102に示すように、ページを構成するセルMCの少なくとも一部について、その閾値を、分布Eから最も高い設定閾値XV4以外のいずれかの設定閾値、例えば、設定閾値XV2まで変化させる場合について説明する。始めに、1回目の書き込みについて説明する。ステップS103に示すように、ページを構成するセルMCの閾値が、低閾値XVL2未満となっている場合は、ステップS112に進む。図8のステップS112及び図9に示すように、時刻t1から時刻t2の間に、選択ゲートトランジスタS2のゲートに接続された選択ゲート線SGDに、ゲート電位VsgdLより高い電位Vsgdhを印加して、時刻t2後にゲート電位VsgdLを印加する。ゲート電位VsgdLは、選択ゲートトランジスタS2の閾値に転送マージンを加えた電位である。選択ゲートトランジスタS1のゲートにはゲート電位Vsgsを印加する。ゲート電位Vsgsは、例えば0~0.6Vで選択ゲートトランジスタS1の閾値より低い電位である。ステップS113に示すように、データを書き込むセルMC、すなわち、閾値を設定閾値XV2まで変化させるセルMCに接続されたビット線BLには、書込ビット線電位Vssを印加する。書込ビット線電位Vssは、例えば0Vである。次に、ステップS114に示すように、選択されたワード線WLには、時刻t3から時刻t4の間に書込電位Vpgmをパルス状に印加する。なお、非選択のワード線WLには、時刻t3より先、または、時刻t3とほぼ同時に、書き込みパス電位Vpassが印加される。なお、書き込みパス電位Vpassは分布Cの閾値分布の上限より大きい電位である。書き込み電位Vpgmは、時刻t5に0Vになる。ソース線CESRCには、ソース電位Vsrc、例えば1~2.5Vを印加する。これにより、図10及び図11に示すように、選択ゲートトランジスタS1はオフ状態となるが、選択ゲートトランジスタS2はオン状態となる。そして、セルMCのチャネル24には、ビット線BLを介して、書込ビット線電位Vssが印加される。ワード線WLに印加された書込電位Vpgmとチャネルとの間の電位差より、トンネル絶縁膜中に電界が発生し、FNトンネリングにより電子が電荷蓄積層FGに注入される。これにより、セルMCの閾値が変化する。その後、ステップS115に示すように、セルMCの閾値が検証される。すべての閾値が設定閾値になるまで、ステップS103の動作に戻される。2-2.複数回目の書き込み次に、図8のステップS103に示すように、書き込みループが1回以上実行され、ページを構成するセルMCの少なくとも1つの閾値が低閾値XVL2以上かつ設定閾値XV2未満となった場合について説明する。1ページ単位で書き込むため、この状態では、書き込み不十分の状態のセルMC、書き込み終了に間近の状態のセルMC、書き込みが終わったセルMCが混在していると言える。図8のステップS108及び図12に示すように、時刻t1から時刻t2の間に、選択ゲートトランジスタS2のゲートにゲート電位Vsgdより高い電位Vsgdhを印加して、読み出し動作をした後、時刻t2以降はゲート電位Vsgdを印加する。ゲート電位Vsgdは、前述のゲート電位VsgdLより高い電位とする。選択ゲートトランジスタS1のゲートにはゲート電位Vsgsを印加する。ゲート電位Vsgsは、例えば0~0.6Vで選択ゲートトランジスタS1の閾値より低い電位である。次に、ステップS109に示すように、閾値が設定閾値XV2以上であるセルMCが接続されたビット線BLには、非書込ビット線電位Vinhibitが印加される。また、閾値が低閾値XVL2未満であるセルMCが接続されたビット線BLには、書込ビット線電位Vssが印加される。さらに、閾値が低閾値XVL2以上かつ設定閾値XV2未満であるセルMCが接続されたビット線BLには、選択ゲートトランジスタS2がオン状態となる電位であって、書込ビット線電位Vssより高く、非書込ビット線電位Vinhibitより低いQPW電位Vqpwが印加される。また、ステップS110に示すように、ワード線WLには、時刻t3から時刻t4の間に書込電位Vpgmが印加される。この時の書込電位Vpgmは、1回目の書込電位Vpgmより、1式で求められる値まで昇圧されている。図13及び図14に示すように、非書込ビット線電位Vinhibitが印加されたビット線BLに接続された選択ゲートトランジスタS2はオフ状態となる。また、時刻t3の時点においても選択ゲートトランジスタS1もオフ状態である。すなわち、ゲート電位Vsgdhは、非書込ビット線電位Vinhibitが印加された場合において、チャネルに電位Vinhibitを転送できる値に設定する。ゲート電位Vsgdは、非書込ビット線電位Vinhibitがチャネル24に転送された後に、チャネル24に高い電位を維持したまま選択ゲートトランジスタS2をオフするように設定する。一方、すなわち、選択ゲートトランジスタS2のオフリークなどのリークを除いた理想的な場合において、チャネル24に非書込ビット線電位Vinhibitを維持したまま、ワード線WLとの容量結合により、チャネル24の電位を上昇させる。これにより、時刻t3の時点において、セルMCのチャネル24も含めたアクティブエリアは、ビット線BL及びソース線CELSRCと電気的に分離してフローティング状態になる。そして、ワード線WLとの容量結合により、チャネル24の電位が上昇する。この結果、ワード線WLとチャネルとの電位差が減少する。これにより、フローティングゲートFGへの電子の注入が起きない。よって、セルMCの閾値は変化しない。書込電位Vssが印加されたビット線BLに接続された選択ゲートトランジスタS2は、時刻t1の選択ゲートトランジスタS1に電位Vsgdが印加されてからはオン状態である。そして、セルMCのチャネル24には、ビット線を介して書込ビット線電位Vssが印加される。時刻t3において、ワード線WLに印加された書込電位Vpgmとチャネル24との電位差より、トンネル絶縁膜中に電界が発生し、電荷蓄積層FGに電子が注入される。よって、セルMCの閾値が変化する。図15及び図16に示すように、QPW電位Vqpwが印加されたビット線BLに接続された選択ゲートトランジスタS2はオン状態である。すなわち、ゲート電位Vsgdは、ビット線にQPW電位Vqpwが印加された場合において、選択ゲートトランジスタS2をオンするように設定する。したがって、セルMCのチャネル24は、Vqpwと同程度となる。これにより、時刻t3において、ワード線WLに印加された書込電位Vpgmとチャネル24との電位差により、トンネル絶縁膜中に電界が発生して、電荷蓄積層FGへの電子の注入が起きる。しかし、その注入量は前述の書込ビット線電位Vssが印加された場合より少ない。このように、領域2の状態にあるセルMCの閾値の増加量を相対的に小さくすることで、領域3を大きく超えない分布Aに制御することが可能となる。その後、ステップS111に示すように、値を書き込もうとする全てのセルMCの閾値が設定閾値に達したか否かを検証する。全てのセルMCの閾値が設定閾値に達していたら、書込動作を終了する。閾値が設定閾値に達していない場合は、ステップS103に戻る。このようにして、すべてのセルMCの閾値が設定閾値になるまで、上述の動作を繰り返す。3.最も高い設定閾値XV4まで変化させる場合次に、ステップS102に示すように、ページを構成するセルMCの少なくとも一部について、その閾値を、設定閾値のうち、最も高い設定閾値XV4まで変化させる場合について説明する。この場合には、図8のステップS104及び図17に示すように、選択ゲートトランジスタS2のゲートには、時刻t1から時刻t2の間に、ゲート電位VsgdLより高い電位を印加して、読み出し動作をした後、時刻t2からゲート電位VsgdLを印加する。次に、ステップS105に示すように、閾値が設定閾値XV4以上であるセルMCが接続されたビット線BLには、非書込ビット線電位Vinhibitを印加する。閾値が設定閾値XV4未満であるセルMCが接続されたビット線BLには、書込ビット線電位Vssを印加する。ステップS106に示すように、選択されたワード線WLに書込電位Vpgmを印加する。これにより、時刻t3において、非書込ビット線電位Vinhibitが印加されたビット線BLに接続されている選択ゲートトランジスタS2はオフ状態となる。したがって、セルMCの電荷蓄積層FGに電子は注入されない。よって、セルMCのチャネル24の閾値は変化しない。一方、時刻t3において、書込電位Vpgmが印加されたビット線BLに接続されている選択ゲートトランジスタS2はオン状態となる。したがって、セルMCの電荷蓄積層FGに電子は注入されて、セルMCのチャネル24の閾値は変化する。その後、ステップS107に示すように、セルMCの閾値が検証される。すべてのセルMCの閾値が設定閾値にまるまで、ステップS104の動作に戻される。ループの1回目から最終ループまでの間に、ワード線WLに対する書込電位Vpgmの印加、及び、セルMCの閾値が目的とする設定閾値以上であるか否かの検証を、全てのセルMCの閾値が目的とする設定閾値に達するまで繰り返す。繰り返す度に、書込電位Vpgmを昇圧させる。次に、選択ゲートトランジスタS2のゲート電位の制御動作について説明する。コントローラ4は、選択ゲートトランジスタS2のゲートに印加するゲート電位として、ゲート電位Vsgdまたはゲート電位VsgdLのどちらの電位が必要かを判断し、制御信号をSGDドライバ回路31に転送する。SGDドライバ回路31に設けられたVSGD発生回路32はゲート電位Vsgdを生成する。また、SGDドライバ回路31に設けられたVdd発生回路33はゲート電位VsgdLを生成する。SGDドライバ回路31は、ゲート電位Vsgdを必要とするコントローラ4の制御信号に基づいて、トランジスタAをオン状態とし、トランジスタB及びCをオフ状態とする。これにより、SGDドライバ回路31からゲート電位Vsgdが出力される。一方、SGDドライバ回路31は、ゲート電位VsgdLを必要とするコントローラ4の制御信号に基づいて、トランジスタBをオン状態とし、トランジスタA及びCをオフ状態とする。これにより、SGDドライバ回路31からゲート電位VsgdLが出力される。SGDドライバ回路31は、ゲート電位Vsgd及びゲート電位VsgdLを印加しない場合は、トランジスタCをオン状態にし、トランジスタA及びBをオフ状態にして、SGDドライバ回路31からゲート電位Vssを出力する。本実施形態においては、最も低い設定閾値以外の設定閾値であって最も高い設定閾値以外のいずれかの設定閾値まで変化させる場合に、閾値が低閾値以上かつ設定閾値以下の場合には、ビット線BLにQPW電位を印加する。そして、選択ゲートトランジスタS2をオン状態にする。そのために、選択ゲートトランジスタS2のゲートに印加する電位をゲート電位Vsgdとする。ビット線BLに非書込ビット線電位Vinhibitを印加して、セルMCをフローティングにした場合には、ゲート容量を介したカップリングにより、セルMCのチャネルの電位が上昇する。ここで、一旦、選択ゲートトランジスタS2のゲート電位Vsgdとして、ゲート電位Vsgd1とすることにより、書き込みが終わったセルMCに対しては、セルMCのチャネルにVinhibitを転送した後、選択ゲートトランジスタS2のゲート電位Vsgd1として、チャネル24の電位を上昇させると共に、書き込み終了に間近の状態のセルMCには、セルMCのチャネル24にQPW電位Vqpwを転送する。したがって、誤書き込みを防止するとともに、QPW方式によりセルMCに正確に書き込むことができる。一方、最も低い設定閾値以外の設定閾値であって最も高い設定閾値以外のいずれかの設定閾値まで変化させる場合に、閾値が低閾値未満又は設定閾値以上の場合、及び、最も高い設定閾値まで変化させる場合は、ビット線BLにQPW電位を印加しない。最も高い設定閾値なので、閾値分布の幅を狭くする要請が小さいからである。そのため、選択ゲートトランジスタS2のゲート電位を、ゲート電位Vsgdより低いゲート電位VsgdLとすることができる。その結果、選択ゲートトランジスタS2のカットオフ特性を向上させることができ、セルMCのチャネルからのリークを低減することができる。その結果、誤書き込みを防止することができる。また、リーク低減のためにゲート長を長くする必要がないので高集積化することができる。また、選択ゲートトランジスタS2のゲート電位VsgdLを、不揮発性半導体記憶装置21の電源電位と共有することができる。よって、新たな電源発生回路が不要となり、不揮発性半導体記憶装置21を高集積化することができる。なお、本実施形態において、SGDドライバ回路31に設けられたVSGD発生回路32は、ゲート電位Vsgdを生成するものとした。しかし、VSGD発生回路32は、ゲート電位Vsgd及びゲート電位VsgdLの両方を生成してもよい。この場合、SGDドライバ回路32は、コントローラ4の制御信号に基づいて必要とするゲート電位をVSGD発生回路32に生成させる。第1の実施形態の変形例次に、本実施形態の変形例について説明する。図18は、本変形例に係るワード線、ビット線及び選択ゲートトランジスタの電位を例示するタイミング図であり、横軸は時間を示し、縦軸は電位を示す。本変形例においては、選択ワード線WLに印加する電位を2段階昇圧とする。すなわち、時刻t3から時刻t4の間における前半に、書込電位Vpgmより低い書き込みパス電位Vpassを印加し、時刻t3から時刻t4の後半に書込電位Vpgmを印加する。ワード線に書込電位Vpgmを印加する前に、ワード線に書込電位よりも低い書き込みパス電位Vpassを印加することによって、隣接ワード線との電位差による電位の損失を低減することができる。第2の実施形態次に、第2の実施形態について説明する。図19は、第2の実施形態に係る書き込み動作を例示するフローチャート図である。本実施形態における不揮発性半導体記憶装置21の構成は、前述の第1の実施形態と同様である。次に、本実施形態における不揮発性半導体記憶装置21の動作について説明する。1.分布Eから書き込まない場合図19のステップS100に示すように、最も低い設定閾値とする場合には、前述の第1の実施形態と同様に、書き込み動作は行わない。2.最も高い設定閾値以外のいずれかの設定閾値まで変化させる場合図19のステップS101に示すように、最も低い設定閾値以外の設定閾値まで変化させる場合には、それぞれの設定閾値に設定された低閾値を読み込む。ステップS102に示すように、ページを構成するセルMCの少なくとも一部について、その閾値を、設定閾値のうち、最も低い設定閾値以外の設定閾値であって最も高い設定閾値以外のいずれかの設定閾値まで変化させる場合には、ステップS108に進む。そして、書込動作時に、選択ゲートトランジスタS2のゲートにゲート電位Vsgdを印加する。次ぎに、ステップS109に示すように、閾値が設定閾値以上となっているセルMCが接続されたビット線BLには、非書込ビット線電位Vinhibitを印加する。また、閾値が低閾値XVL未満であるセルMCが接続されたビット線BLには、書込ビット線電位Vssを印加する。さらに、閾値が低閾値XV以上かつ設定閾値XV未満であるセルMCが接続されたビット線には、QPW電位Vqpwを印加する。ステップS110に示すように、ワード線WLには、書込電位Vpgmを印加する。これは、ステップS110に該当する。これにより、非書込ビット線電位Vinhibitが印加されたビット線BLに接続しているセルMCの閾値は変化しない。QPW電位Vqpwが印加されたビット線BLに接続しているセルMCの閾値は相対的に小さく変化する。書込ビット線電位が印加されたビット線BLに接続しているセルMCの閾値は相対的に大きく変化する。そして、ステップS111に示すように、セルMCの閾値が検証される。全てのセルMCの閾値が設定閾値に達していたら、書込動作を終了する。閾値が設定閾値に達していない場合は、ステップS108に戻る。このようにして、全てのセルMCの閾値が設定閾値になるまで、上述の動作を繰り返す。3.最も高い設定閾値まで変化させる場合次に、ステップS102に示すように、ページを構成するセルMCの少なくとも一部について、その閾値を、設定閾値のうち、最も高い設定閾値XVまで変化させる場合について説明する。この場合には、ステップS104に示すように、書込動作時に、選択ゲートトランジスタS2のゲートにゲート電位Vsgdより低いゲート電位VsgdLを印加する。次に、ステップS105に示すように、閾値が設定閾値XV以上であるセルMCが接続されたビット線BLには、非書込ビット線電位Vinhibitを印加する。閾値が設定閾値XV未満であるセルMCが接続されたビット線BLには、書込ビット線電位Vssを印加する。その後、ステップS106に示すように、ワード線WLに書込電位Vpgmを印加する。これにより、非書込ビット線電位Vinhibitが印加されたビット線BLに接続しているセルMCの閾値は変化しない。書込ビット線電位が印加されたビット線BLに接続しているセルMCの閾値は変化する。そして、ステップS107に示すように、セルMCの閾値が検証される。全てのセルMCの閾値が設定閾値に達していたら、書込動作を終了する。閾値が設定閾値に達していない場合は、ステップS104に戻る。このようにして、全てのセルMCの閾値が設定閾値になるまで、上述の動作を繰り返す。繰り返す度に、書込電位Vpgmを上昇させる。本実施形態によれば、最も高い設定閾値まで変化させる場合においては、QPW方式を取りやめて、選択ゲートトランジスタS2のゲートに印加するゲート電位をゲート電位Vsgdより低いゲート電位VsgdLとする。これにより、前述の第1の実施形態における図8のステップS103に示すように、セルMCの閾値が低閾値以上設定閾値未満か検証する動作を省くことができるので、処理時間を短縮することができる。第3の実施形態次に、第3の実施形態について説明する。図20は、第3の実施形態に係る書き込み動作を例示するフローチャート図である。本実施形態における不揮発性半導体記憶装置21の構成は、前述の第1の実施形態と同様である。次に、本実施形態における不揮発性半導体記憶装置21の動作について説明する。1.分布Eから書き込まない場合図20のステップS100に示すように、最も低い設定閾値とする場合には、前述の第1の実施形態と同様に、書き込み動作は行わない。2.いずれかの設定閾値まで変化させる場合ステップS101に示すように、それぞれの設定閾値に設定された低閾値を読み込む。次に、ページを構成するセルMCの少なくとも一部について、その閾値を、設定閾値のうち、最も低い設定閾値以外のいずれかの設定閾値まで変化させる場合について説明する。ステップS103に示すように、ページを構成するセルMCの閾値が低閾値VXL未満又は設定閾値XV以上の場合には、ステップS112に進む。そして、選択ゲートトランジスタS2のゲートにゲート電位VsgdLを印加する。次に、ステップS113に示すように、閾値が設定閾値XV以上であるセルMCが接続されたビット線BLには、非書込ビット線電位Vinhibitを印加し、閾値が低閾値XVL未満であるセルMCが接続されたビット線BLには、書込ビット線電位Vssを印加する。その後、ステップS114に示すように、ワード線WLに書込電位Vpgmを印加する。そして、ステップS115に示すように、セルMCの閾値が検証される。全てのセルMCの閾値が設定閾値に達していたら、書込動作を終了する。閾値が設定閾値に達していない場合は、ステップS103に戻る。このようにして、全てのセルMCの閾値が設定閾値になるまで、上述の動作を繰り返す。また、ページを構成する少なくとも1つのセルMCの閾値が低閾値XVL以上かつ設定閾値XV未満の場合には、ステップS108に示すように、選択ゲートトランジスタS2のゲートにゲート電位Vsgdを印加する。そして、ステップS109に示すように、閾値が設定閾値XV以上であるセルMCが接続されたビット線BLには、非書込ビット線電位Vinhibitを印加し、閾値が低閾値XVL未満であるセルMCが接続されたビット線BLには、書込ビット線電位Vssを印加する。閾値が低閾値XVL以上かつ設定閾値XV未満であるセルMCが接続されたビット線BLには、QPW電位Vqpwを印加する。また、ステップS110に示すように、ワード線WLに書込電位Vpgmを印加する。そして、ステップS111に示すように、セルMCの閾値が検証される。全てのセルMCの閾値が設定閾値に達していたら、書込動作を終了する。閾値が設定閾値に達していない場合は、ステップS103に戻る。このようにして、全てのセルMCの閾値が設定閾値になるまで、上述の動作を繰り返す。本実施形態によれば、最も高い設定閾値までセルMCの閾値を変化させる場合にも、QPW方式を採用したまま、ページを構成するセルMCの閾値が低閾値VXL未満又は設定閾値XV以上の場合に、選択ゲートトランジスタS2のゲートにゲート電位Vsgdより低い電位のゲート電位VsgdLを印加することができる。これにより、最も高い設定閾値に設定されたセルMCの分布の幅を狭くしつつ、セルMCのチャネルからのリークを低減することができる。その結果、書き込みパス電位Vpassを低くすることができ、誤書き込みを防止することが出来る。また、前述の第1の実施形態における図8のステップS103に示すように、設定閾値が最も高い設定閾値かどうか検証する動作を省くことができるので、処理時間を短縮することができる。以上説明した実施形態によれば、高集積化を図ることができる不揮発性半導体記憶装置を提供することができる。以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。