"各々が光電変換素子と電界効果型のトランジスタとを含む複数の画素を有する撮像部と、前記トランジスタを用いて前記画素内に蓄積された信号電荷の読み出し駆動およびリセット駆動を行う駆動部とを備え、前記駆動部は、前記リセット駆動を1フレーム期間内で間欠的に複数回行い、前記トランジスタに対し、1フレーム期間内の少なくとも1回のリセット期間にわたってまたはその一部の期間において、他の回のリセット期間に印加される第1の電圧よりも低い第2の電圧を印加して前記トランジスタのオン動作を行う撮像装置。前記駆動部は、少なくとも最終回のリセット駆動の際に、前記トランジスタに対して前記第2の電圧を印加する請求項1に記載の撮像装置。前記駆動部は、前記第2の電圧を時系列に沿って段階的に低くなるように設定する請求項1に記載の撮像装置。前記第2の電圧の印加期間は前記第1の電圧の印加期間よりも短い請求項3に記載の撮像装置。前記第2の電圧は、前記トランジスタの閾値電圧よりも大きい請求項1に記載の撮像装置。前記駆動部は、前記読み出し駆動に伴って、1フレーム期間内の1回目のリセット駆動を前記第1の電圧を用いて行い、最終回のリセット駆動の際に前記第2の電圧を用いる請求項1に記載の撮像装置。前記光電変換素子が、PIN型のフォトダイオードまたはMIS型センサからなる請求項1に記載の撮像装置。前記撮像部が、入射した放射線に基づいて電気信号を発生させるものである請求項1に記載の撮像装置。前記撮像部は、前記光電変換素子上に、放射線を前記光電変換素子の感度域に変換する波長変換層を有する請求項8に記載の撮像装置。前記放射線がX線である請求項9に記載の撮像装置。前記トランジスタの前記半導体層は、アモルファスシリコン、多結晶シリコン、微結晶シリコンまたは酸化物半導体よりなる請求項1に記載の撮像装置。撮像装置と、この撮像装置により得られた撮像信号に基づく画像表示を行う表示装置とを備え、前記撮像装置は、各々が光電変換素子と電界効果型のトランジスタとを含む複数の画素を有する撮像部と、前記トランジスタを用いて前記画素内に蓄積された信号電荷の読み出し駆動およびリセット駆動を行う駆動部とを備え、前記駆動部は、前記リセット駆動を1フレーム期間内で間欠的に複数回行い、前記トランジスタに対し、1フレーム期間内の少なくとも1回のリセット期間にわたってまたはその一部の期間において、他の回のリセット期間に印加される第1の電圧よりも低い第2の電圧を印加して前記トランジスタのオン動作を行う撮像表示システム。上記のような撮像装置では一般に、複数の画素に対し信号電荷の読み出し駆動およびリセット駆動を行うことにより撮像データが得られるが、このリセット駆動に起因して出力信号においてノイズが生じ、撮像画像の画質が劣化するという問題がある。本開示はかかる問題点に鑑みてなされたもので、その目的は、撮像画像の高画質化を実現することが可能な撮像装置、およびそのような撮像装置を備えた撮像表示システムを提供することにある。本開示の撮像装置は、各々が光電変換素子と電界効果型のトランジスタとを含む複数の画素を有する撮像部と、トランジスタを用いて画素内に蓄積された信号電荷の読み出し駆動およびリセット駆動を行う駆動部とを備え、駆動部は、リセット駆動を1フレーム期間内で間欠的に複数回行い、トランジスタに対し、1フレーム期間内の少なくとも1回のリセット期間にわたってまたはその一部の期間において、他の回のリセット期間に印加される第1の電圧よりも低い第2の電圧を印加して前記トランジスタのオン動作を行うものである。本開示の撮像表示システムは、上記本開示の撮像装置と、この撮像装置により得られた撮像信号に基づく画像表示を行う表示装置とを備えたものである。本開示の撮像装置および撮像表示システムでは、撮像部の各画素において入射光に基づく光電変換がなされ、信号電荷の読み出し駆動およびリセット駆動が行われることにより、入射光に基づく撮像画像が得られる。駆動部は、リセット駆動を1フレーム期間内で間欠的に複数回行い、トランジスタに対し、1フレーム期間内の少なくとも1回のリセット期間にわたってまたはその一部の期間において、他の回のリセット期間に印加される第1の電圧よりも低い第2の電圧を印加する。リセット駆動時のトランジスタのオン動作からオフ動作への切り替えに起因して生じる、いわゆるチャージインジェクションを低減することができる。本開示の撮像装置および撮像表示システムによれば、撮像部の各画素が光電変換素子を含み、駆動部が、各画素からの信号電荷の読み出し駆動およびリセット駆動を行うことにより、入射光に基づく撮像画像を得ることができる。駆動部が、複数回のリセット駆動を行い、かつトランジスタに対し、1フレーム期間内の少なくとも1回のリセット期間にわたってまたはその一部の期間において、他の回のリセット期間において印加される第1の電圧よりも低い第2の電圧を印加する。これにより、リセット動作に伴って生じるチャージインジェクションを低減することができる。よって、撮像画像の高画質化を実現することが可能となる。以下、本開示における実施の形態について、図面を参照して詳細に説明する。尚、説明は以下の順序で行う。1.実施の形態1回目のリセット駆動時のゲート電圧よりも2回目のリセット駆動時のゲート電圧を低くして撮像動作を行う撮像装置の例2.変形例12回目のゲート電圧を段階的に低くした例3.変形例2パッシブ型の画素回路の他の例4.変形例3パッシブ型の画素回路の他の例5.変形例4,5アクティブ型の画素回路の例6.変形例6,7放射線に基づいて撮像を行う撮像部の例7.適用例撮像表示システムへの適用例<実施の形態>[撮像装置1の全体構成]図1は、本開示の一実施の形態に係る撮像装置撮像装置1の全体のブロック構成を表すものである。撮像装置1は、入射光撮像光に基づいて被写体の情報を読み取る被写体を撮像するものである。この撮像装置1は、撮像部11、行走査部13、A/D変換部14、列走査部15およびシステム制御部16を備えている。これらのうち、行走査部13、A/D変換部14、列走査部15およびシステム制御部16が、本開示における駆動部の一具体例に対応する。撮像部11撮像部11は、入射光撮像光に応じて電気信号を発生させるものである。この撮像部11では、画素撮像画素,単位画素20が、行列状マトリクス状に2次元配置されており、各画素20は、撮像光の光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換素子後述の光電変換素子21を有している。尚、図1中に示したように、以下、撮像部11内における水平方向行方向をH方向とし、垂直方向列方向をV方向として説明する。図2は、この撮像部11の概略構成例である。撮像部11は、画素20毎に光電変換素子21が配置された光電変換層111を有している。光電変換層111では、図中に示したように、入射した撮像光Linに基づく光電変換撮像光Linから信号電荷への変換がなされるようになっている。図3は、画素20の回路構成いわゆるパッシブ型の回路構成を、A/D変換部14内の後述する列選択部17の回路構成とともに例示したものである。このパッシブ型の画素20には、1つの光電変換素子21と、1つのトランジスタ22とが設けられている。この画素20にはまた、H方向に沿って延在する読み出し制御線Lreadと、V方向に沿って延在する信号線Lsigとが接続されている。光電変換素子21は、例えばPINPositiveIntrinsicNegative型のフォトダイオードまたはMISMetalInsulatorSemiconductor型センサからなり、前述したように、入射光撮像光Linの光量に応じた電荷量の信号電荷を発生させるようになっている。尚、この光電変換素子21のカソードは、ここでは蓄積ノードNに接続されている。トランジスタ22は、読み出し制御線Lreadから供給される行走査信号に応じてオン状態となることにより、光電変換素子21により得られた信号電荷入力電圧Vinを信号線Lsigへ出力するトランジスタ読み出し用トランジスタである。このトランジスタ22は、ここではNチャネル型N型の電界効果トランジスタFET;FieldEffectTransistorにより構成されている。但し、トランジスタ22はPチャネル型P型のFET等により構成されていてもよい。このトランジスタ22はまた、例えば、非晶質シリコンアモルファスシリコン、微結晶シリコンまたは多結晶シリコンポリシリコン等のシリコン系半導体を用いて構成されている。あるいは、酸化インジウムガリウム亜鉛InGaZnOまたは酸化亜鉛ZnO等の酸化物半導体を用いて構成されていてもよい。画素20の回路構成において、トランジスタ22のゲートは読み出し制御線Lreadに接続されており、ソースは、例えば信号線Lsigに接続されており、ドレインは、例えば光電変換素子21のカソードに蓄積ノードNを介して接続されている。また、光電変換素子21のアノードは、ここではグランドに接続接地されている。本実施の形態では、このトランジスタ22のゲートに対し、ゲートパルスとして、2値のオン電位後述のオン電位Von1,Von2とオフ電圧オフ電圧Voffとを切り替えて印加できるようになっている。このような電圧切り替え動作は、例えば後述するバッファ回路135A,135Bにより実現される。行走査部13行走査部13は、後述のシフトレジスタ回路や所定の論理回路等を含んで構成されており、撮像部11内の複数の画素20に対して行単位水平ライン単位での駆動線順次走査を行う画素駆動部行走査回路である。具体的には、後述する読み出し動作やリセット動作等の撮像動作を例えば線順次走査により行う。尚、この線順次走査は、読み出し制御線Lreadを介して前述した行走査信号を各画素20へ供給することによって行われるようになっている。図4は、行走査部13のブロック構成例である。行走査部13は、V方向に沿って延在する複数の単位回路130を有している。尚、ここでは、図中に示した4つの単位回路130に接続された8つの読み出し制御線Lreadを、上から順に、Lread~Lreadとして示している。各単位回路130は、複数列ここでは2列のシフトレジスタ回路131,132図中のブロック内では便宜上、S/Rと記載;以下同様と、4つのAND回路論理積回路133A~133Dと、2つのOR回路論理和回路134A,134Bと、2つのバッファ回路135A,135Bとを有している。シフトレジスタ回路131は、システム制御部16から供給されるスタートパルスVST1およびクロック信号CLK1に基づいて、複数の単位回路130全体として、V方向に順次シフトするパルス信号を生成する回路である。同様に、シフトレジスタ回路132は、システム制御部16から供給されるスタートパルスVST2およびクロック信号CLK2に基づいて、複数の単位回路130全体として、V方向に順次シフトするパルス信号を生成する回路である。これらのシフトレジスタ回路131,132は、後述するリセット駆動の実効回数例えば2回に対応して設けられたものである実行回数に対応して2列設けられている。即ち、例えば、シフトレジスタ回路131は、1回目のリセット駆動用のパルス信号を生成する役割を担う一方、シフトレジスタ回路132は、2回目のリセット駆動用のパルス信号を生成する役割を担っている。AND回路133A~133Dにはそれぞれ、シフトレジスタ回路131,132から出力される各パルス信号各出力信号の有効期間を制御規定するための4種類のイネーブル信号EN1~EN4が入力されている。具体的には、AND回路133Aでは、一方の入力端子にはシフトレジスタ回路132からのパルス信号が入力され、他方の入力端子にはイネーブル信号EN1が入力されている。AND回路133Bでは、一方の入力端子にはシフトレジスタ回路131からのパルス信号が入力され、他方の入力端子にはイネーブル信号EN2が入力されている。AND回路133Cでは、一方の入力端子にはシフトレジスタ回路132からのパルス信号が入力され、他方の入力端子にはイネーブル信号EN3が入力されている。AND回路133Dでは、一方の入力端子にはシフトレジスタ回路131からのパルス信号が入力され、他方の入力端子にはイネーブル信号EN4が入力されている。OR回路134Aは、AND回路133Aからの出力信号とAND回路133Bからの出力信号との論理和信号OR信号を生成する回路である。同様に、OR回路134Bは、AND回路133Cからの出力信号とAND回路133Dからの出力信号との論理和信号を生成する回路である。このようにして、上記したAND回路133A~133DとOR回路134A,134Bとによって、シフトレジスタ回路131,132からの出力信号パルス信号同士の論理和信号が、各出力信号の有効期間を制御しつつ生成される。これにより、後述する複数回のリセット駆動の際の駆動タイミング等が規定される。バッファ回路135Aは、OR回路134Aからの出力信号パルス信号に対するバッファとして機能する回路であり、バッファ回路135Bは、OR回路134Bからの出力信号に対するバッファとして機能する回路である。これらのバッファ回路135A,135Bによるバッファ後のパルス信号行走査信号は、読み出し制御線Lreadを介して撮像部11内の各画素20へ出力されるようになっている。図5A,Bは、バッファ回路135A135Bの一例を表す回路図である。上述のように、読み出し制御線Lreadには、2値のオン電位Von1,Von2が切り替え可能に印加されるが、このような電圧切り替え動作は、例えば図5Aに示したように、スイッチスイッチSW31,SW32を利用した構成により実現することができる。具体的には、バッファ回路135A135Bのhigh側にスイッチSW31,SW32を設け、スイッチSW31をオン状態、スイッチSW32をオフ状態にそれぞれ保持することにより、high側がオン電位Von1に切り替えられる。一方、スイッチSW31をオフ状態、スイッチSW32をオン状態にそれぞれ保持することにより、high側がオン電位Von2に切り替えられる。あるいは、図5Bに示したように、撮像装置1の外部において2値Von1,Von2の電圧パルスを形成し、これをhigh側電圧として使用することも可能である。A/D変換部14A/D変換部14は、複数ここでは4つの信号線Lsigごとに1つ設けられた複数の列選択部17を有しており、信号線Lsigを介して入力した信号電圧信号電荷に基づいてA/D変換アナログ/デジタル変換を行うものである。これにより、デジタル信号からなる出力データDout撮像信号が生成され、外部へ出力されるようになっている。各列選択部17は、例えば図3および図6に示したように、チャージアンプ172、容量素子コンデンサ,フィードバック容量素子C1、スイッチSW1、サンプルホールドS/H回路173、4つのスイッチSW2を含むマルチプレクサ回路選択回路174、およびA/Dコンバータ175を有している。これらのうち、チャージアンプ172、容量素子C1、スイッチSW1、S/H回路173およびスイッチSW2はそれぞれ、信号線Lsig毎に設けられている。マルチプレクサ回路174およびA/Dコンバータ175は、列選択部17毎に設けられている。チャージアンプ172は、信号線Lsigから読み出された信号電荷を電圧に変換Q-V変換するためのアンプ増幅器である。このチャージアンプ172では、負側-側の入力端子に信号線Lsigの一端が接続され、正側側の入力端子には所定のリセット電圧Vrstが入力されるようになっている。チャージアンプ172の出力端子と負側の入力端子との間は、容量素子C1とスイッチSW1との並列接続回路を介して帰還接続フィードバック接続されている。即ち、容量素子C1の一方の端子がチャージアンプ172の負側の入力端子に接続され、他方の端子がチャージアンプ172の出力端子に接続されている。同様に、スイッチSW1の一方の端子がチャージアンプ172の負側の入力端子に接続され、他方の端子がチャージアンプ172の出力端子に接続されている。尚、このスイッチSW1のオンオフ状態は、システム制御部16からアンプリセット制御線Lcarstを介して供給される制御信号アンプリセット制御信号によって制御される。S/H回路173は、チャージアンプ172とマルチプレクサ回路174スイッチSW2との間に配置されており、チャージアンプ172からの出力電圧Vcaを一時的に保持するための回路である。マルチプレクサ回路174は、列走査部15による走査駆動に従って4つのスイッチSW2のうちの1つが順次オン状態となることにより、各S/H回路173とA/Dコンバータ175との間を選択的に接続または遮断する回路である。A/Dコンバータ175は、スイッチSW2を介して入力されたS/H回路173からの出力電圧に対してA/D変換を行うことにより、上記した出力データDoutを生成して出力する回路である。列走査部15列走査部15は、例えば図示しないシフトレジスタやアドレスデコーダ等を含んで構成されており、上記した列選択部17内の各スイッチSW2を走査しつつ順番に駆動するものである。このような列走査部15による選択走査によって、信号線Lsigの各々を介して読み出された各画素20の信号上記した出力データDoutが、順番に外部へ出力されるようになっている。システム制御部16システム制御部16は、行走査部13、A/D変換部14および列走査部15の動作を制御するものである。具体的には、システム制御部16は、前述した各種のタイミング信号制御信号を生成するタイミングジェネレータを有しており、このタイミングジェネレータにおいて生成される各種のタイミング信号を基に、行走査部13、A/D変換部14および列走査部15の駆動制御を行う。このシステム制御部16の制御に基づいて、行走査部13、A/D変換部14および列走査部15がそれぞれ撮像部11内の複数の画素20に対する撮像駆動線順次撮像駆動を行うことにより、撮像部11から出力データDoutが取得されるようになっている。[撮像装置1の作用効果]本実施の形態の撮像装置1では、撮像光Linが撮像部11へ入射すると、各画素20内の光電変換素子21では、この撮像光Linが信号電荷に変換光電変換される。このとき、蓄積ノードNでは、光電変換により発生した信号電荷の蓄積によって、ノード容量に応じた電圧変化が生じる。具体的には、蓄積ノード容量をCs、発生した信号電荷をqとすると、蓄積ノードNではq/Csの分だけ電圧が変化ここでは低下する。このような電圧変化に応じて、トランジスタ22のドレインには入力電圧Vin信号電荷に対応した電圧が印加される。このトランジスタ22へ供給される入力電圧Vinは、読み出し制御線Lreadから供給される行走査信号に応じてトランジスタ22がオン状態になると、蓄積ノードNに蓄積された信号電荷が画素20から信号線Lsigへ読み出される。読み出された信号電荷は、信号線Lsigを介して複数ここでは4つの画素列ごとに、A/D変換部14内の列選択部17へ入力される。列選択部17では、まず、各信号線Lsigから入力される信号電荷毎に、チャージアンプ172等からなるチャージアンプ回路においてQ-V変換信号電荷から信号電圧への変換を行う。次いで、変換された信号電圧チャージアンプ172からの出力電圧Vca毎に、S/H回路173およびマルチプレクサ回路174を介してA/Dコンバータ175においてA/D変換を行い、デジタル信号からなる出力データDout撮像信号を生成する。このようにして、各列選択部17から出力データDoutが順番に出力され、外部へ伝送されるまたは図示しない内部メモリーへ入力される。以下、このような撮像駆動動作について詳細に説明する。露光期間,読み出し期間における動作図7A,Bは、露光期間および読み出し期間における画素20および列選択部17内のチャージアンプ回路の動作例を表したものである。尚、以下では説明の便宜上、トランジスタ22のオンオフ状態を、スイッチを用いて図示している。まず、図7Aに示したように、露光期間Texでは、トランジスタ22はオフ状態となっている。この状態では、画素20内の光電変換素子21へ入射した撮像光Linに基づく信号電荷は、蓄積ノードNに蓄積され、信号線Lsig側へは出力されない読み出されない。一方、チャージアンプ回路では、後述するアンプリセット動作チャージアンプ回路のリセット動作がなされた後の状態であるため、スイッチSW1がオン状態となっており、結果としてボルテージフォロワ回路が形成されている。続いて、この露光期間Tex後には、画素20から信号電荷を読み出す動作読み出し動作と共に、画素20内に蓄積された信号電荷をリセット排出するため動作リセット動作,画素リセット動作がなされる。本実施の形態では、画素20がパッシブ型の画素回路を有することから、上記読み出し動作に伴ってリセット動作が行われる。尚、このリセット動作が、後述する複数回のリセット動作のうちの1回目のリセット動作第1のリセット動作に対応する。従って、以下では、この読み出し期間を、読み出し/第1リセット期間Tr1あるいは単に期間Tr1と称して説明を行う。具体的には、読み出し/第1リセット期間Tr1では、図7Bに示したように、トランジスタ22がオン状態となることにより、画素20内の蓄積ノードNから信号線Lsig側へ信号電荷が読み出される図中の矢印P11参照。このようにして読み出された信号電荷は、チャージアンプ回路へ入力される。一方、チャージアンプ回路では、スイッチSW1がオフ状態となっているチャージアンプ回路が読み出し動作状態となっている。従って、チャージアンプ回路へ入力された信号電荷は容量素子C1に蓄積され、その蓄積電荷に応じた信号電圧出力電圧Vcaがチャージアンプ172から出力される。尚、容量素子C1に蓄積された電荷は、後述するアンプリセット動作の際にスイッチSW1がオン状態となることにより、リセットされるアンプリセット動作がなされる。この読み出し/第1リセット期間Tr1では、上記のような読み出し動作に伴って、以下のようなリセット動作1回目のリセット動作が行われる。即ち、図中の矢印P12で示したように、チャージアンプ回路チャージアンプ172における仮想短絡イマジナリーショート現象を利用して、1回目のリセット動作がなされる。詳細には、仮想短絡現象によって、チャージアンプ172における負側の入力端子側信号線Lsig側の電圧が、正側の入力端子に印加されているリセット電圧Vrstに略等しくなることから、蓄積ノードNもリセット電圧Vrstとなる。このように、パッシブ型の画素回路を用いた本実施の形態では、読み出し/第1リセット期間Tr1において、上記した読み出し動作に伴って、蓄積ノードNが所定のリセット電圧Vrstにリセットされる。読み出し/リセット後の信号電荷の残存上述のように、読み出し/第1リセット期間Tr1では、読み出し動作に伴ってリセット動作がなされるが、この期間Tr1後であっても、それ以前に蓄積されていた信号電荷の一部が画素20内に残存残留する場合がある。信号電荷の一部が画素20内に残ると、次の読み出し動作時次のフレーム期間での撮像時においてその残留電荷に起因した残像が発生し、撮像画質が劣化してしまう。以下、図8~図12を参照して、このような信号電荷の残存について、詳細に説明する。ここで、光電変換素子21がPIN型のフォトダイオード薄膜フォトダイオードである場合、具体的には以下の2つの構造のものに大別される。即ち、図8A,Bに示したような、いわゆるラテラル型横型構造のものと、図9に示したような、いわゆるバーティカル型縦型構造のものである。ラテラル型構造の場合、光電変換素子21は横方向積層面内方向に沿って、p型半導体層21P、真性半導体層i層21Iおよびn型半導体層21Nを、この順に有している。また、真性半導体層21I付近でゲート絶縁膜図示せずを介して対向配置された、ゲート電極21Gを有している。一方、バーティカル型構造の場合には、光電変換素子21は縦方向積層方向に沿って、例えば、下部電極211a、p型半導体層21P、真性半導体層21I、n型半導体層21Nおよび上部電極211bを、この順に有している。尚、以下では、光電変換素子21が、上記2つの構造のうち、ラテラル型構造のPIN型のフォトダイオードである場合を想定して説明を行う。信号電荷残存のメカニズム上記のような信号電荷の残存が発生する理由の一つとして、外光特に、強外光の影響を受けて画素20内の電荷が飽和してしまうことが考えられる。光電変換素子21では、ゲート電極21Gに印加されるゲート電圧により、真性半導体層21Iが、蓄積状態飽和状態、空乏状態、反転状態のいずれかの状態となる。ところが、薄膜フォトダイオードでは、その蓄積状態もしくは反転状態においてゲート電極21G側の界面に電荷が誘起された状態図8Aから、空乏状態図8Bに遷移するには、数百μsオーダーの時間が必要である。通常、PIN型のフォトダイオードは、空乏状態で光感度が最大となるため空乏状態で使用するが、例えば強外光が照射されてVnp<0Vの状態になると、蓄積状態に遷移する。尚、Vnpは、p型半導体層21P側から見たn型半導体層21Nの電位である。このため、例えば、強外光が照射された直後に暗状態に環境が変化し、かつリセット動作1回目のリセット動作が行われてVnp>0の状態に戻っても、数百μsの間は蓄積状態から空乏状態に遷移しない。ここで、空乏状態と、蓄積状態もしくは反転状態とでは、上記したゲート電極21G側の界面に誘起された電荷の影響により、PIN型のフォトダイオードにおける容量特性が異なることが知られている。具体的には、図8A,Bに示したように、ゲート電極21Gとp型半導体層21Pと間に形成される寄生容量Cgpは、蓄積状態では大きく、空乏状態では小さくなる。ここで、蓄積ノードNに接続されているPIN型のフォトダイオード光電変換素子21では、その寄生容量Cgpが空乏状態,蓄積状態および反転状態の状態毎に異なる場合、上記のような状態遷移により、画素20内における全体のカップリング量寄生容量の大きさが変化する。このため、読み出し/第1リセット期間Tr1後においても、その期間Tr1の直前まで入射していた光の情報電荷が、蓄積ノードNに残ってしまう。このようなメカニズムにより、強外光が照射されて画素20内の電荷が飽和してしまう場合、リセット動作を伴う読み出し/第1リセット期間Tr1後においても、その直前まで蓄積されていた信号電荷の一部が、画素20内に残存してしまうのである。あるいは、上記のような場合強外光の影響により電荷が飽和してしまう場合に限らず、以下に説明するような理由から信号電荷が残存する場合もある。即ち、Decay電流が光電変換素子21PIN型のフォトダイオードから生ずることによっても、残留電荷が発生する。図10A,Bはそれぞれ、前述したPIN型のフォトダイオードにおける、エネルギーバンド構造各層の位置とエネルギー準位との関係を表したものである。これらの図から分かるように、真性半導体層21Iには多数の欠陥準位Edが存在している。そして、図10Aに示したように、読み出し/第1リセット期間Tr1の直後においては、これらの欠陥準位Edに電荷eが捕獲トラップされた状態となっている。ところが、例えば図10Bに示したように、読み出し/第1リセット期間Tr1からある程度の時間が経過すると、欠陥順位Edにトラップされている電荷eが、真性半導体層21Iからフォトダイオード光電変換素子21の外部へ放出される図中の破線の矢印参照。これにより、上記したDecay電流電流Idecayが光電変換素子21から発生する。ここで、図11A,Bに、読み出し/第1リセット期間Tr1後の経過時間tと電流Idecayとの関係の一例を示す。図11Aでは、縦軸および横軸とも対数logスケールで示し、図11Bでは、縦軸を対数スケール、横軸を線形リニアスケールでそれぞれ示している。各図において破線で囲った部分G1が相対応する部分である。これらの図から分かるように、電流Idecayは、読み出し/第1リセット期間Tr1の終了時t=0から時間の経過と共に相乗的に減少していく傾向にあるIdecay=I0/t,I0:定数値。また、このときに発生する残留電荷q1とするは、例えば図12に示したように、電流Idecay=I0/tを経過時間tで積分することにより求められることが分かる。このような光電変換素子21から発生するdecay電流によっても、画素20内に残留電荷が発生する。以上のような理由強外光照射による画素飽和,Decay電流の発生により、リセット動作を伴う読み出し/第1リセット期間Tr1後においても、画素20内に残留電荷q1が発生してしまうのである。複数回のリセット動作そこで本実施の形態では、複数回ここでは、上記読み出し/第1リセット期間Tr1におけるリセット動作を含む計2回のリセット動作が行われる。また、読み出し駆動およびリセット駆動は、後述するように線順次でなされ、詳細には読み出し駆動および複数回のリセット駆動が単一の線順次駆動によってなされる。これにより、上記残留電荷を低減し、この残留電荷に起因して生じる残像を抑えるようにしている。具体的には、図13に示したように、1垂直期間1フレーム期間ΔTvにおいて、露光期間Tex後、期間Tr1において読み出し動作および1回目のリセット動作がなされた後、所定の時間間隔後の第2リセット期間Tr2において2回目のリセット動作第2リセット動作がなされる。また、これらのうち、期間Tr1,Tr2における読み出し動作およびリセット動作の各動作はそれぞれ線順次に行われるシステム制御部16の制御に基づいて、各画素20では、線順次読み出し駆動および線順次リセット駆動がなされる。線順次駆動例図14~図17に、線順次撮像駆動線順次読み出し駆動および線順次リセット駆動の際の各動作のタイミングの一例について示す。図14は、本実施の形態に係る線順次撮像駆動の一例を、タイミング波形図で表わしたものである。ここで、A~Fはそれぞれ、読み出し制御線Lread~Lread,Lread~Lreadの電位Vread~Vread,Vread~Vreadのタイミング波形を示している。また、図中に示したΔThは、1水平期間1水平走査期間を表している。図15~図17ではそれぞれ、前述したアンプリセット制御線Lcarstの電位Vcarstを、前述した第1の動作例の場合各図のDおよび第2の動作例の場合各図のEの各々について示している。線順次撮像駆動の際には、例えば図14A~Fに示したように、全ライン分の1回目のリセット動作等読み出し/第1リセット期間Tr1の動作が行われる期間線順次駆動期間ΔTr1と、全ライン分の2回目のリセット動作が行われる期間線順次駆動期間ΔTr2とでは、部分的に重畳した期間駆動オーバーラップ期間ΔTol1が存在している。駆動オーバーラップ期間ΔTol1では、各リセット動作の期間期間Tr1,Tr2が、以下のように設定されている。具体的には、1回目の線順次リセット駆動の際の各リセット期間線順次駆動期間ΔTr1内の各期間Tr1と、2回目の線順次リセット駆動の際の各リセット期間線順次駆動期間ΔTr2内の各期間Tr2とが、次のように設定される。即ち、駆動オーバーラップ期間ΔTol1において、各読み出し/第1リセット期間Tr1と各第2リセット期間Tr2とがいずれも重ならない非重畳期間非オーバーラップ期間が、少なくとも一部に存在するように設定される例えば、図14中の符号P5で示した期間参照。図15A~Eに、符号P5で示した期間付近の拡大波形を示す。図15A~Eに示したように、駆動オーバーラップ期間ΔTol1内では、読み出し/第1リセット期間Tr1と第2リセット期間Tr2とが、オーバーラップすることなく、各リセット駆動がなされている。この例では、符号P5で示した期間内において、Vread第2リセット期間Tr2→Vread読み出し/第1リセット期間Tr1→Vread第2リセット期間Tr2の順に、行走査信号に相当する電位Vreadオン電位Von1またはオン電位Von2が印加されている。一方、例えば図16A~E中に示した他の符号P5aの期間では、Vread読み出し/第1リセット期間Tr1→Vread第2リセット期間Tr2→Vread第2リセット期間Tr2の順に、電位Vreadが印加されている。また、例えば図17A~E中に示した他の符号P5bの期間では、駆動オーバーラップ期間ΔTol1内の各読み出し/第1リセット期間Tr1および各第2リセット期間Tr2において、上記した非オーバーラップ期間が一部の期間でのみ設けられている。換言すると、読み出し/第1リセット期間Tr1と第2リセット期間Tr2との一部に、重畳期間動作オーバーラップ期間ΔTol2が存在している。いずれの例においても、駆動オーバーラップ期間ΔTol1において、少なくとも一部に非オーバーラップ期間が設けられている。このような線順次撮像駆動の際の各動作のタイミング等は、例えば図4に示した単位回路130を有する行走査回路13によって実現される。具体的には、線順次リセット駆動の実行回数に対応して設けられた複数列のシフトレジスタ回路131,132と、各列のシフトレジスタ回路131,132からの出力信号同士の論理和信号を、各出力信号の有効期間を制御しつつ生成する論理回路AND回路133A~133DおよびOR回路134A,134Bと、によって実現される。上記のように、線順次駆動期間ΔTr1と線順次駆動期間ΔTr2との駆動オーバーラップ期間ΔTol1内のリセット動作の期間読み出し/第1リセット期間Tr1および第2リセット期間Tr2に、上記した非オーバーラップ期間が少なくとも一部に存在するように設定される。これにより、複数回の線順次リセット駆動の際の各リセット動作の期間やタイミング等が、任意に設定可能となる。また、特に図17に示した例のように、駆動オーバーラップ期間ΔTol1内の読み出し/第1リセット期間Tr1と第2リセット期間Tr2との非オーバーラップ期間を一部にのみ設けた場合には、他の例図15および図16と比べ、線順次撮像駆動の高速化高フレームレート化を実現できる。尚、このような動作タイミング等を実現している本実施の形態の行走査回路13に対して、従来の標準的な行走査回路ゲートドライバ回路では、異なる走査線に接続される画素における動作同士を、少なくとも一部がオーバーラップしないタイミング等で行うことはできない。以下、上記のような線順次撮像駆動における1ライン分の撮像駆動動作について、詳細に説明する。図18Aは、読み出し制御線Lreadの電位Vreadのタイミング波形を、図18Bは、チャージアンプ172からの出力電圧Vcaのタイミング波形を、図18Cは信号線Lsigの電位Vsigのタイミング波形を、図18Dは蓄積ノードNの電位Vnのタイミング波形を、それぞれ表したものである。尚、これらの各タイミング波形は、1フレーム期間ΔTvを含む前後の期間についてのものである。1フレーム期間ΔTvでは、まず露光期間Texタイミングt11~t12において、前述図7Aのようにして露光動作がなされ、各画素20内の光電変換素子21では、入射した撮像光Linが信号電荷に変換光電変換される。そして、この信号電荷が画素20内の蓄積ノードNに蓄積されることにより、蓄積ノードNの電位Vnが徐々に変化する図18D中のP31。ここでは、光電変換素子21のカソード側が蓄積ノードNに接続されているため、露光期間Texでは、電位Vnがリセット電圧Vrst側から0Vへ向けて徐々に低下する。次いで、読み出し/第1リセット期間Tr1タイミングt13~t14では、前述のように、読み出し動作と共に1回目のリセット動作が行われる。この際、本実施の形態では、読み出し制御線Lreadに対しオン電位Von1が印加される。具体的には、電位Vreadでは、タイミングt13において、オフ電位Voffからオン電位Von1への切り替えがなされ、タイミングt14においてオン電位Von1からオフ電位Voffへ切り替えられる。尚、オン電位Von1は、トランジスタ22をオフ状態からオン状態に切り替え可能な電位電圧パルスにおけるhigh側の電位例えば正電位である。オフ電位Voffは、トランジスタ22をオン状態からオフ状態に切り替え可能な電位電圧パルスにおけるlow側の電位例えば負電位である。また、その後のタイミングt15において、チャージアンプ回路におけるスイッチSW1がオン状態となることにより、このチャージアンプ回路内の容量素子C1に蓄積された電荷がリセットされるアンプリセット動作が行われる。この読み出し/第1リセット期間Tr1後には、上述したような理由から、残留電荷q1が発生し、蓄積ノードNの電位Vnが徐々に低下する図18D中のP32。そこで、読み出し/第1リセット期間Tr1後、所定の時間間隔をおいて続く第2リセット期間Tr2タイミングt16~t17において、以下に説明する2回目のリセット動作が行われる。2回目のリセット動作第2リセット期間Tr2では、具体的には、例えば図19Aに示した第1の動作例のようにして、2回目のリセット動作が行われる。即ち、画素20内のトランジスタ22がオン状態になると共に、チャージアンプ回路におけるスイッチSW1もオン状態となっている。これにより、チャージアンプ172を用いたボルテージフォロワ回路が形成されている。このため、チャージアンプ172では、その帰還特性フィードバック特性により、負側の入力端子側信号線Lsig側の電圧が、正側の入力端子に印加されているリセット電圧Vrstに略等しくなる。このように第1の動作例では、チャージアンプ172における帰還特性を利用して、画素20内の蓄積ノードNの電位Vnがリセット電圧Vrstに変位する2回目のリセット動作がなされる。あるいは、図19Bに示した第2の動作例のように、2回目のリセット動作が行われてもよい。即ち、前述した1回目のリセット動作と同様、チャージアンプ回路における仮想短絡現象を利用して、2回目のリセット動作がなされてもよい図中のP42。この仮想短絡現象によっても、画素20内の蓄積ノードNの電位Vnがリセット電圧Vrstに変位する。但し、この例では、読み出し/第1リセット期間Tr1のときと同様に、画素20内のトランジスタ22がオン状態であると共にチャージアンプ回路におけるスイッチSW1がオフ状態であることから、チャージアンプ回路が読み出し動作状態となっている。つまり、図中の矢印P41で示したように、この第2の動作例では、蓄積ノードNに残存している電荷をチャージアンプ回路によって読み出すことも可能である。このようにして本実施の形態では、画素20内の蓄積電荷のリセット動作が、1フレーム期間内において間欠的に繰り返し行われるリセット動作が複数回行われる。具体的には、ここでは1回目のリセット動作読み出し/第1リセット期間Tr1と2回目のリセット動作第2リセット期間Tr2とが、所定の時間間隔をおいて行われる。これにより、1回目のリセット動作後における画素20内の残留電荷q1信号電荷の残存量が低減される。具体的には、1回目のリセット動作の終了時Tr1の終了時から2回目のリセット動作の終了時Tr2の終了時までの時間をΔt12とすると、残留電荷q1のうちの低減される電荷量は、例えば図20に示したようになる。即ち、例えば図12において説明した残留電荷q1のうち、時間Δt12の開始時t1=0から終了時t2までの時間積分値に対応する電荷q12を、この2回目のリセット動作によって排出する低減することができる。尚、q1-q12=q23により算出される電荷q23が、2回目のリセット動作後に残存する電荷量に相当するため、上記した時間Δt12はできるだけ長くなるように設定するのが望ましい。このようにして、複数回のリセット動作により、1回目のリセット動作後における残留電荷q1が低減され、次の読み出し動作時次のフレーム期間での撮像時において、この残留電荷に起因した残像の発生を抑えることができる。チャージインジェクションの低減上述のように、複数回のリセット動作がなされることにより、残留電荷を抑制して残像発生を低減することができるが、この残留電荷排出のためのリセット駆動に伴って、いわゆるチャージインジェクションと呼ばれる新たな現象が生じる。即ち、画素20内の蓄積ノードNでは、上述のように読み出し/第1リセット期間Tr1後に所定のリセット電圧Vrstとなるが、この後、トランジスタ22がオン状態からオフ状態に遷移する。この際、例えば図21に示したように、画素20内の寄生容量トランジスタ22のゲートチャネル間に形成されたゲート容量Cgc図示せず,ゲートドレイン間に形成された寄生容量Cgdに蓄積された電荷に起因して、蓄積ノードNの電位がリセット電圧Vrstから微小に変動する図中のP2参照。ここでは、蓄積ノードNが光電変換素子21のカソード側に接続されていることから、電位Vnがリセット電位Vrstから所定の電位分、降下する図18D中の矢印X1。このようなチャージインジェクションの発生は、撮像データDoutにおいてノイズとなり画質劣化を招くことから、できるだけ低減されることが望ましい。比較例ここで、図22A~Eに、本実施の形態の比較例に係る撮像駆動動作を表すタイミング波形図を示す。比較例では、本実施の形態と同様の回路構成を用いて撮像駆動動作がなされる。また、読み出し制御線Lreadに対して2値オン電位Von1およびオフ電位Voffの電圧パルスが印加されるようになっている。この比較例では、1回目および2回目のいずれのリセット動作に際しても、電位Vreadにおいて、オン電位Von1が印加される。具体的には、タイミングt13~t14およびタイミングt16~t17の各期間において、同一のオン電位Vonが印加される。このような比較例においても、リセット動作に伴って、上述したようなチャージインジェクションが生じるが、2回目のリセット動作に際して1回目と同一のオン電位Von1を印加した場合には、チャージインジェクションが生じ易くなる。これにより、リセット電位Vrstからの電位降下図22D中の矢印X0が大きなものとなる。また、この電位降下によって、各画素における電荷蓄積のためのダイナミックレンジDR0が狭くなってしまう。これに対し、本実施の形態では、2回目のリセット動作の際、上記第1および第2の動作例のいずれにおいても、トランジスタ22をオン状態とするが、この際、次のような駆動がなされる。即ち、図18Aに示したように、読み出し制御線Lreadに対し、オン電位Von1よりも低く設定されたオン電位Von2が印加される。換言すると、2回目のリセット動作時において、電位Vreadの振幅が小さく設定して駆動がなされる。具体的には、電位Vreadが、タイミング16においてオフ電位Voffからオン電位Von2へ切り替えられた後、タイミングt17にオン電位Von2からオフ電位Voffに切り替えられる。オン電位Von2は、第2リセット期間Tr2の電圧パルスにおけるhigh側の電位であるが、このオン電位Von2は、図23に示したように、オン電位Von1よりは低いものの、トランジスタ22の閾値電圧Vthよりも大きな電圧をゲートに与えるように設定されている。より詳細には、オン電位Von2の印加により、その閾値電圧Vthとリセット電圧Vrstとを足し合わせた電圧VrstVthよりも大きな電圧がトランジスタ22のゲートへ与えられる。尚、図23では、1回目のリセット動作の際の電圧波形に対応する部分を破線、2回目のリセット動作の際の電圧波形に対応する部分を実線で示している。尚、オン電位オン電圧Von1が本開示における第1の電圧の一具体例、オン電位オン電圧Von2が本開示における第2の電圧の一具体例にそれぞれ相当する。このように、2回目のリセット動作に際し、読み出し制御線Lread2にオン電位Von1よりも低いオン電位Von2を印加することにより、リセット動作に伴って生じるチャージインジェクションを抑制することができる。これは、ゲート容量Cgc,寄生容量Cgd図21等に基づく蓄積電荷が発生しにくくなるためである。これにより、チャージインジェクションの発生を低減でき、これに起因するリセット電位Vrstの変動図18Dに示した例では電位降下;矢印X1が軽減される。つまり、オフセット電圧が低減される。更に、複数の画素20をアレイ状に配置した撮像部11では、面内の領域毎にチャージインジェクションの発生具合が異なる。これは以下のような理由による。即ち、電位Vreadにおいて、オン電位からオフ電位への切り替えを行った場合、実際には、トランジスタ22がオン状態からオフ状態へ完全に遷移するまでに、ある程度の時間を要する。ここで、オン状態から完全にオフ状態となるまでの期間では、トランジスタ22は実質的にオン状態にあるため、光電変換素子21が充電され得る状態となっている。従って、この期間は、寄生容量Cgd等ではなく光電変換素子21の側へ電荷が流れる。このことから、トランジスタ22でのオン状態からオフ状態への遷移が遅くなる程、電荷が光電変換素子21にチャージされ易くなり、ゲート容量Cgc,寄生容量Cgd等に起因するチャージインジェクションが低減される。トランジスタ22における状態遷移は、撮像部11の面内の端部から中央部に向かって徐々に遅くなる傾向があるため、面内の領域毎にチャージインジェクションの発生具合が異なるのである。本実施の形態では、上述のように、オフセット成分を低減可能であるため、結果として、面内のオフセット成分のばらつきも軽減される。上記のように、オフセット成分が低減され、また、その面内ばらつきが軽減されることから、各画素20において信号蓄積に必要なダイナミックレンジDRを小さくする必要最小限とすることが可能となる。即ち、ダイナミックレンジDRにおいて、オフセット分やその面内ばらつきを考慮して従来確保されていた、本来必要のない領域分を減らすことができる。以上のように本実施の形態では、撮像部11の各画素20において入射光撮像光Linに基づく光電変換がなされ、信号電荷の読み出し駆動およびリセット駆動が行われることにより、入射光に基づく撮像画像が得られる。1フレーム期間内において、リセット駆動を間欠的に複数回行い、トランジスタ22のゲートに対し、1回目のリセット駆動時にはオン電位Von1を印加する一方、2回目のリセット駆動時には、オン電位Von1よりも低いオン電位Von2を印加する。リセット駆動時のトランジスタのオン動作からオフ動作への切り替えに起因して生じる、いわゆるチャージインジェクションを低減することができる。よって、ノイズを減らし、撮像画像の高画質化を実現することが可能となる。尚、上記実施の形態では、1フレーム期間内に2回のリセット駆動を行う場合を例に挙げて説明したが、これには限られず、1フレーム期間内で3回以上のリセット駆動を行うようにしてもよい。この場合にも、例えば1回目に印加したオン電位Von1よりも低いオン電位Von2を、他のいずれかの回のリセット動作の際に行うようにすればよい。但し、望ましくは、1フレーム期間における最終回のリセット動作の際に行うようにするとよい。続いて、上記実施の形態の変形例変形例1~7について説明する。尚、上記実施の形態における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。<変形例1>図24は、変形例1に係る撮像動作を説明するためのタイミング波形図である。このように、例えば2回目のリセット駆動の際、段階的に電圧を切り替える段階的に電圧が低くなるように設定してもよい。換言すると、第2リセット期間Tr2の一部の期間において、オン電位Von1よりも低いオン電位Von2が印加される。具体的には、上述した第2リセット期間Tr2において、タイミングt16に、電位Vreadをオフ電位Voffからオン電位Von1へ切り替え、続くタイミングt16aにおいて、オン電位Von1からこれよりも低いオン電位Von2へ切り替え、更に続くタイミングt16bに、そのオン電位Von2からオフ電位Voffへの切り替えを行う。尚、図24では、1回目のリセット動作の際の電圧波形に対応する部分を破線で示し、2回目のリセット動作の際の電圧波形に対応する部分を実線で示している。このように、2回目のリセット動作に際し、電位Vreadにおけるオン電位を段階的に低くなるようにしてもよく、このような駆動によっても、上記実施の形態と同様、リセット動作に伴うチャージインジェクションの発生を抑制することができる。よって、変形例1においても、上記実施の形態と同等の効果を得ることができる。加えて、本変形例のように段階的にオン電位を切り替えるようにすれば、リセット期間ここでは第2リセット期間Tr2を時間的に短縮することができる。つまり、タイミングt16~t16bの期間は、上記実施の形態におけるタイミングt16~t17よりも短くした場合であっても、ほぼ同等の効果を得ることができる。これは、以下の理由による。即ち、リセット期間ではそもそも放電により電荷を排出リセットする動作がなされるが、この放電効果は、より高電圧を印加することによって効果的に得られる。一方、トランジスタ22のオン動作からオフ動作への切り替えに際しては、上述のようにチャージインジェクションが発生することから、これを低減するために切り替え前のオン電位が低電位であることが望ましい。従って、リセット期間のうちの前半チャージインジェクションの発生に寄与しにくい期間は、相対的に高電圧に設定し、後半チャージインジェクションの発生に寄与し易い期間は、相対的に低電圧に設定することで、より短期間でノイズ発生を抑制しつつリセット動作を行うことができる。尚、上記変形例1では、2回目のリセット動作において、2値のオン電位Von1,Von2を用いて段階的にオン電圧が低くなるようにしたが、これに限らず3値以上のオン電圧を段階的に変化させて駆動を行ってもよい。<変形例2>図25は、変形例2に係る画素画素20Aの回路構成を、上記実施の形態で説明した列選択部17の回路構成例と共に表したものである。本変形例の画素20Aは、実施の形態の画素20と同様にいわゆるパッシブ型の回路構成となっており、1つの光電変換素子21と1つのトランジスタ22とを有している。また、この画素20AにはH方向に沿って延在する読み出し制御線Lreadと、V方向に沿って延在する信号線Lsigとが接続されている。但し、本変形例の画素20Aでは、上記実施の形態の画素20とは異なり、光電変換素子21のアノードが蓄積ノードNに接続され、カソードが電源に接続されている。このように、画素20Aにおいて光電変換素子21のアノードに蓄積ノードNが接続されるようにしてもよく、このように構成した場合であっても、上記実施の形態の撮像装置1と同様の効果を得ることが可能である。<変形例3>図26は、変形例3に係る画素画素20Dの回路構成を、上記実施の形態で説明した列選択部17の回路構成例と共に表したものである。本変形例の画素20Dは、実施の形態の画素20と同様にいわゆるパッシブ型の回路構成となっており、1つの光電変換素子21を有しており、H方向に沿って延在する読み出し制御線Lreadと、V方向に沿って延在する信号線Lsigとに接続されている。但し、本変形例では、画素20Dが、2つのトランジスタトランジスタ22A,22Bを有している。これら2つのトランジスタ22A,22Bは、互いに直列に接続されている一方のソースまたはドレインと他方のソースまたはドレインとが電気的に接続されている。また、各トランジスタ22A,22Bにおける各ゲートは読み出し制御線Lreadに接続されている。このように、画素20D内に直列接続させた2つのトランジスタ22A,22Bを設けてもよく、この場合にも、上記実施の形態で説明したような読み出し駆動およびリセット駆動を行うことにより、チャージインジェクションに起因する電位Vnの変動を抑制することができる。<変形例4,5>図27は、変形例4に係る画素画素20Bの回路構成を、以下説明する列選択部17Bの回路構成例とともに表したものである。また、図28は、変形例5に係る画素画素20Cの回路構成を、列選択部17Bの回路構成例とともに表したものである。これらの変形例4,5に係る画素20B,20Cはそれぞれ、これまで説明した画素20,20Aとは異なり、いわゆるアクティブ型の画素回路を有している。このアクティブ型の画素20B,20Cには、1つの光電変換素子21と、3つのトランジスタ22,23,24とが設けられている。これらの画素20B,20Cにはまた、H方向に沿って延在する読み出し制御線Lreadおよびリセット制御線Lrstと、V方向に沿って延在する信号線Lsigとが接続されている。画素20B,20Cではそれぞれ、トランジスタ22の一方のゲートが読み出し制御線Lread1、他方のゲートが読み出し制御線Lread2にそれぞれ接続され、ソースが信号線Lsigに接続され、ドレインが、ソースフォロワ回路を構成するトランジスタ23のドレインに接続されている。トランジスタ23のソースは電源VDDに接続され、ゲートは、蓄積ノードNを介して、光電変換素子21のカソード図27の例またはアノード図28の例と、リセット用トランジスタとして機能するトランジスタ24のドレインとに接続されている。トランジスタ24のゲートはリセット制御線Lrstに接続され、ソースにはリセット電圧Vrstが印加されるようになっている。図27の変形例4では、光電変換素子21のアノードがグランドに接続接地され、図28の変形例5では、光電変換素子21のカソードが電源に接続されている。また、これらの変形例4,5において列選択部17Bは、前述した列選択部17において、チャージアンプ172、容量素子C1およびスイッチSW1に代わりに、定電流源171およびアンプ176を設けたものとなっている。アンプ176では、正側の入力端子には信号線Lsigが接続されると共に、負側の入力端子と出力端子とが互いに接続され、ボルテージフォロワ回路が形成されている。尚、信号線Lsigの一端側には定電流源171の一方の端子が接続され、この定電流源171の他方の端子には電源VSSが接続されている。このようなアクティブ型の回路構成を有する画素20B,20Cを有する撮像装置においても、リセット動作に伴ってチャージインジェクションに起因して蓄積ノードNの電位Vnが変動例えば降下する。このため、変形例4,5においても、上記実施の形態と同様、所定のオン電圧を用いてリセット駆動を行うことにより、チャージインジェクションを低減して、撮像画像の高画質化を図ることができる。但し、アクティブ型の回路構成を有する画素20B,20Cに対しては、以下のようにして撮像動作線順次撮像駆動が行われる。即ち、例えば図29に示したように、線順次読み出し駆動と複数回ここでは2回の線順次リセット駆動とが、互いに独立して間欠的に行われる。具体的には、読み出し期間Tr1aの線順次動作を行うための線順次読み出し駆動と、1回目のリセット期間第1リセット期間Tr1bの線順次動作を行うための1回目の線順次リセット駆動と、2回目のリセット期間第2リセット期間Tr2の線順次動作を行うための2回目の線順次リセット駆動とが、互いに独立してなされる。尚、アクティブ型の回路構成の場合、各リセット動作は、リセット用トランジスタとしてのトランジスタ24がオン状態となることによって行われる。<変形例6,7>図30A,Bはそれぞれ、変形例6,7に係る撮像部撮像部11A,11Bの概略構成を模式的に表したものである。図30Aに示した変形例6に係る撮像部11Aは、上記実施の形態で説明した光電変換層111上受光面側に、更に波長変換層112を有している。波長変換層112は、放射線Rradα線,β線,γ線,X線等を、光電変換層111の感度域に波長変換するものであり、これにより光電変換層111では、この放射線Rradに基づく情報を読み取ることが可能となっている。この波長変換層112は、例えばX線などの放射線を可視光に変換する蛍光体例えば、シンチレータからなる。このような波長変換層112は、例えば光電変換層1113の上部に、有機平坦化膜、スピンオングラス材料等からなる平坦化膜を形成し、その上部に蛍光体膜をCsI、NaI、CaF2等によって形成することにより得られる。この撮像部11Aは、例えばいわゆる間接型の放射線撮像装置に適用されるものである。図30Bに示した変形例7に係る撮像部11Bは、上記実施の形態と異なり、入射した放射線Rradを電気信号に変換する光電変換層111Bを有するものである。光電変換層111Bは、例えば、アモルファスセレンa-Se半導体や、カドミニウムテルルCdTe半導体などにより構成されている。この撮像部11Bは、例えばいわゆる直接型の放射線撮像装置に適用されるものである。これらの変形例6,7に係る撮像部11A,11Bを備えた撮像装置では、入射した放射線Rradに基づいて電気信号を得る、様々な種類の放射線撮像装置として利用される。放射線撮像装置としては、例えば、医療用のX線撮像装置DigitalRadiography等や、空港等で用いられる携帯物検査用X線撮影装置、工業用X線撮像装置例えば、コンテナ内の危険物等の検査や、鞄等の中身の検査を行う装置などに適用することが可能である。<適用例>続いて、上記実施の形態および各変形例変形例1~7に係る撮像装置は、以下に説明するような撮像表示システムへ適用可能である。図31は、適用例に係る撮像表示システム撮像表示システム5の概略構成例を模式的に表したものである。撮像表示システム5は、上記実施の形態等に係る撮像部1111A,11B等を有する撮像装置1と、画像処理部52と、表示装置4とを備えており、この例では放射線を用いた撮像表示システム放射線撮像表示システムとして構成されている。画像処理部52は、撮像装置1から出力される出力データDout撮像信号に対して所定の画像処理を施すことにより、画像データD1を生成するものである。表示装置4は、画像処理部52において生成された画像データD1に基づく画像表示を、所定のモニタ画面40上で行うものである。この撮像表示システム5では、撮像装置1ここでは放射線撮像装置が、光源ここではX線源等の放射線源51から被写体50に向けて照射された照射光ここでは放射線に基づき、被写体50の画像データDoutを取得し、画像処理部52へ出力する。画像処理部52は、入力された画像データDoutに対して上記した所定の画像処理を施し、その画像処理後の画像データ表示データD1を表示装置4へ出力する。表示装置4は、入力された画像データD1に基づいて、モニタ画面40上に画像情報撮像画像を表示する。このように、本適用例の撮像表示システム5では、撮像装置1において被写体50の画像を電気信号として取得可能であるため、取得した電気信号を表示装置4へ伝送することによって画像表示を行うことができる。即ち、従来のような放射線写真フィルムを用いることなく、被写体50の画像を観察することが可能となり、また、動画撮影および動画表示にも対応することが可能となる。尚、本適用例では、撮像装置1が放射線撮像装置として構成されており、放射線を用いた撮像表示システムとなっている場合を例に挙げて説明したが、本開示の撮像表示システムは、他の方式の撮像装置を用いたものにも適用することが可能である。以上、実施の形態、変形例および適用例を挙げたが、本開示内容はこれらの実施の形態等に限定されず、種々の変形が可能である。例えば、撮像部における画素の回路構成は、上記実施の形態等で説明したもの画素20,20A~20Dの回路構成には限られず、他の回路構成であってもよい。同様に、行走査部や列選択部等の回路構成についても、上記実施の形態等で説明したものには限られず、他の回路構成であってもよい。また、上記実施の形態等では、画素の回路構成としてパッシブ型のものとアクティブ型のものを例示したが、これらのうちアクティブ型を用いた場合には、上述のように読み出し動作とリセット動作とが互いに独立してなされる。このため、読み出し動作直後に行うリセット動作1回目のリセット動作時においても、オン電位を低電位に設定してもよいし、段階的に変化させてもよい。更に、上記実施の形態等で説明した撮像部、行走査部、A/D変換部列選択部および列走査部等はそれぞれ、例えば同一基板上に形成されているようにしてもよい。具体的には、例えば低温多結晶シリコンなどの多結晶半導体を用いることにより、これらの回路部分におけるスイッチ等も同一基板上に形成することができるようになる。このため、例えば外部のシステム制御部からの制御信号に基づいて、同一基板上における駆動動作を行うことが可能となり、狭額縁化3辺フリーの額縁構造や配線接続の際の信頼性向上を実現することができる。尚、本開示は以下のような構成を取ることも可能である。1各々が光電変換素子と電界効果型のトランジスタとを含む複数の画素を有する撮像部と、前記トランジスタを用いて前記画素内に蓄積された信号電荷の読み出し駆動およびリセット駆動を行う駆動部とを備え、前記駆動部は、前記リセット駆動を1フレーム期間内で間欠的に複数回行い、前記トランジスタに対し、1フレーム期間内の少なくとも1回のリセット期間にわたってまたはその一部の期間において、他の回のリセット期間に印加される第1の電圧よりも低い第2の電圧を印加して前記トランジスタのオン動作を行う撮像装置。2前記駆動部は、少なくとも最終回のリセット駆動の際に、前記トランジスタに対して前記第2の電圧を印加する上記に記載の撮像装置。3前記駆動部は、前記第2の電圧を時系列に沿って段階的に低くなるように設定する上記またはに記載の撮像装置。4前記第2の電圧の印加期間は前記第1の電圧の印加期間よりも短い上記に記載の撮像装置。5前記第2の電圧は、前記トランジスタの閾値電圧よりも大きい上記~のいずれかに記載の撮像装置。6前記駆動部は、前記読み出し駆動に伴って、1フレーム期間内の1回目のリセット駆動を前記第1の電圧を用いて行い、最終回のリセット駆動の際に前記第2の電圧を用いる上記~のいずれかに記載の撮像装置。7前記光電変換素子が、PIN型のフォトダイオードまたはMIS型センサからなる上記~のいずれかに記載の撮像装置。8前記撮像部が、入射した放射線に基づいて電気信号を発生させるものである上記~のいずれかに記載の撮像装置。9前記撮像部は、前記光電変換素子上に、放射線を前記光電変換素子の感度域に変換する波長変換層を有する上記に記載の撮像装置。10前記放射線がX線である上記に記載の撮像装置。11前記トランジスタの前記半導体層は、アモルファスシリコン、多結晶シリコン、微結晶シリコンまたは酸化物半導体よりなる上記~のいずれかに記載の撮像装置。12撮像装置と、この撮像装置により得られた撮像信号に基づく画像表示を行う表示装置とを備え、前記撮像装置は、各々が光電変換素子と電界効果型のトランジスタとを含む複数の画素を有する撮像部と、前記トランジスタを用いて前記画素内に蓄積された信号電荷の読み出し駆動およびリセット駆動を行う駆動部とを備え、前記駆動部は、前記リセット駆動を1フレーム期間内で間欠的に複数回行い、前記トランジスタに対し、1フレーム期間内の少なくとも1回のリセット期間にわたってまたはその一部の期間において、他の回のリセット期間に印加される第1の電圧よりも低い第2の電圧を印加して前記トランジスタのオン動作を行う撮像表示システム。"