第1導電部と、第2導電部と、前記第1導電部と前記第2導電部との間に設けられ、前記第1導電部と前記第2導電部とを介して供給される電流により、抵抗が低い第1状態と前記第1状態よりも抵抗が高い第2状態との間を可逆的に遷移可能で、カルコパイライト構造を有する記憶層と、を備え、前記記憶層は、AxMyXzAは、Mn、Fe、Co、Ni、Cu、Zn、Mg、Al及びGaよりなる群から選択された少なくともいずれかであり遷移元素を含み、は、Si、Ge、Al及びGaよりなる群から選択された少なくともいずれかであり、Xは、N、P及びAsよりなる群から選択された少なくともいずれかを含み、0.3≦x≦1、0.9≦y≦1.1、1.9≦z/y≦2.1であるで表される材料を含み、前記第1導電部及び前記第2導電部の少なくともいずれかは、不純物がドープされた、Si、及び、IIIV族化合物半導体の少なくともいずれかを含む不揮発性記憶装置。第1導電部と、第2導電部と、前記第1導電部と前記第2導電部との間に設けられ、前記第1導電部と前記第2導電部とを介して供給される電流により、抵抗が低い第1状態と前記第1状態よりも抵抗が高い第2状態との間を可逆的に遷移可能で、カルコパイライト構造を有する記憶層と、を備えた不揮発性記憶装置。前記記憶層は、AxMyXzAは、Mn、Fe、Co、Ni、Cu、Zn、Mg、Al及びGaよりなる群から選択された少なくともいずれかであり、Mは、Si、Ge、Al及びGaよりなる群から選択された少なくともいずれかであり、Xは、N、P及びAsよりなる群から選択された少なくともいずれかを含み、0.3≦x≦1、0.9≦y≦1.1、1.9≦z/y≦2.1であるで表される材料を含む請求項2記載の不揮発性記憶装置。前記Aは、遷移元素を含む請求項3記載の不揮発性記憶装置。前記記憶層は、珪窒化コバルト、珪窒化マンガン、珪窒化鉄、窒化ゲルマニウムマンガン、窒化ゲルマニウム鉄、窒化ゲルマニウムコバルト、珪リン化コバルト、珪リン化マンガン、珪リン化鉄、リン化ゲルマニウムマンガン、リン化ゲルマニウム鉄、リン化ゲルマニウムコバルト、珪窒化コバルト亜鉛、珪窒化マンガン亜鉛、及び、珪窒化鉄亜鉛よりなる群から選択された少なくともいずれかを含む請求項2記載の不揮発性記憶装置。前記第1導電部及び前記第2導電部の少なくともいずれかは、不純物がドープされた、Si、及び、IIIV族化合物半導体の少なくともいずれかを含む請求項2~5のいずれか1つに記載の不揮発性記憶装置。本発明の実施形態は、プロセス耐性が高く、高い性能を維持する不揮発性記憶装置を提供する。本発明の実施形態によれば、第1導電部と、第2導電部と、記憶層と、を含む不揮発性記憶装置が提供される。前記記憶層は、前記第1導電部と前記第2導電部との間に設けられる。前記記憶層は、前記第1導電部と前記第2導電部とを介して供給される電流により、抵抗が低い第1状態と前記第1状態よりも抵抗が高い第2状態との間を可逆的に遷移可能である。前記記憶層は、カルコパイライト構造を有する。以下に、本発明の各実施の形態について図面を参照しつつ説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。第1の実施形態図1は、第1の実施形態に係る不揮発性記憶装置の構成を例示する模式的断面図である。図1に表したように、本実施形態に係る不揮発性記憶装置110は、第1導電部10と、第2導電部20と、記憶層15と、を含む。記憶層15は、第1導電部10と第2導電部20との間に設けられる。記憶層15には、第1導電部10と第2導電部20とを介して電流が供給される。記憶層15は、その電流により、抵抗が低い第1状態低抵抗状態と、第1状態よりも抵抗が高い第2状態高抵抗状態との間を可逆的に遷移可能である。記憶層15は、カルコパイライト構造を有する。記憶層15は、例えば、AxMyXzで表される材料を含む。ここで、Aは、例えば、Mn、Fe、Co、Ni、Cu、Zn、Mg、Al及びGaよりなる群から選択された少なくともいずれかである。Mは、例えば、Si、Ge、Al及びGaよりなる群から選択された少なくともいずれかである。Xは、例えば、N、P及びAsよりなる群から選択された少なくともいずれかを含む。上記のMは、Aとは異なる元素を含む。これにより、AxMyXzで表される化合物は、カルトパイライト構造となる。また、実施形態において、Aは、遷移元素を含むことができる。例えば、Aとして遷移元素が用いられる。また、Aとして、複数の種類の元素例えば元素αと元素βが用いられる場合において、複数の元素の少なくともいずれかが遷移元素とすることができる。例えば、記憶層15としてαx1β1-x1xMyXzで表される材料を用いることができ、元素α及び元素βの少なくともいずれかは、遷移元素である。図2は、第1の実施形態に係る不揮発性記憶装置の構成を例示する模式図である。図2は、記憶層15の結晶構造を例示している。なお、この例では、AはCoであり、MはSiであり、XはNである。図2に表したように、記憶層15は、カルコパイライト構造を有する。例えば、酸化物を用いた抵抗変化素子を半導体プロセスにさらすと、抵抗変化素子の特性が大きく変化する場合があることが分かった。例えば、抵抗変化素子に用いられる酸化物が過酷な半導体プロセスにより変質し、実際のデバイスを形成したときに所望の特性が得難いことが分かった。特に、半導体プロセスで用いられるウエットプロセスを酸化物の抵抗変化部に適用すると、所望の特性を維持することが困難である。例えば、抵抗変化素子が半導体プロセスを経るとダメージを受け、抵抗変化素子におけるスイッチング回数が減る。このことは、本願発明者が実験により見出した課題であり、実施形態は、この新に見出された課題を解決する。本実施形態に係る不揮発性記憶装置110においては、記憶層15として、カルコパイライト構造を有する化合物を用いる。カルコパイライト構造を有する化合物においては、元素どうしが強固に結合しているため、プロセス耐性が高い。そして、実施形態においては、記憶層15として、酸化物などのような比較的不安定な材料を用いた場合に比べて、種々のプロセスを経た後でも、良好で安定した特性を維持できる。以下、本実施形態に係る不揮発性記憶装置110における動作の例をモデル的に説明する。図3は、第1の実施形態に係る不揮発性記憶装置の動作を例示する模式図である。図3に表したように、記憶層15は、抵抗抵抗率が低い低抵抗状態低抵抗状態LRと、低抵抗状態よりも抵抗抵抗率が相対的に高い高抵抗状態高抵抗状態HRとを有する。記憶層15において、低抵抗状態LRと、高抵抗状態HRと、の間を可逆的に遷移可能である。以下では、記憶層15の初期状態が高抵抗状態HRである場合として説明する。記憶層15に設けられた電位勾配により、記憶層15を変化させ、記憶層15を低抵抗状態LRにすることにより情報の書き込みを行う。記憶層15は、位置が固定された陽イオン第1陽イオン51と、移動可能な陽イオン第2陽イオン52と、陰イオン53と、を含む。例えば、第1陽イオン51として上記のMの元素が用いられ、第2陽イオン52として上記のAの元素が用いられ、陰イオン53として上記のXの元素が用いられる。例えば、第2陽イオン52の少なくとも一部は、遷移元素である。すなわち、第2陽イオン52の価数は変化可能である。まず、例えば、第2導電部20の電位が、第1導電部10の電位よりも相対的に低い状態を作る。例えば、第1導電部10を固定電位例えば、接地電位とし、第2導電部20に負の電位を与える。これにより、第2陽イオン52の一部が結晶中を防止するための整流素子34を付加することができる。図8は、第2の実施形態に係る不揮発性記憶装置の一部の構成を例示する模式的断面図である。図8に表したように、ワード線WLiとビット線BLjとの間には、メモリセル33及び整流素子34が設けられる。なお、ワード線WLiとビット線BLjとの上下の配置の関係は任意である。ワード線WLiとビット線BLjとの間における、メモリセル33と整流素子34との配置の順番は、任意である。図8に表したように、メモリセル33は、記憶部22を含む。記憶部22は、第1導電部10と、第2導電部20と、第1導電部10と第2導電部20との間に設けられた記憶層15と、を含む。記憶層15には、第1の実施形態に関して説明した構成が適用できる。メモリセル33は、保護層33Bをさらに含むことができる。本具体例では、保護層33Bは、記憶部22のビット線BLjの側に設けられているが、保護層33Bは、記憶部22のワード線WLiの側に設けても良く、整流素子34とワード線WLiとの間に設けても良い。メモリセル33は、記憶部22と保護層33Bとの間に設けられたヒータ層35をさらに含むことができる。ヒータ層35及び保護層33Bは、必要に応じて設けられ、省略可能である。なお、第1導電部10及び第2導電部20の少なくともいずれかとして、記憶部22に隣接する、例えば、ワード線WLi、整流素子34、ヒータ層35、保護層33B、ビット線BLjの少なくともいずれかを用いても良い。図9及び図10は、第2の実施形態に係る別の不揮発性記憶装置の構成を例示する模式的斜視図である。図9及び図10に表したように、本実施形態に係る不揮発性記憶装置211及び212においては、ワード線、ビット線、及び、それらの間に設けられたメモリセル33を含む積層構造体が、複数積み重ねられる。これにより、3次元構造の不揮発性記憶装置が形成される。本実施形態に係る不揮発性記憶装置210、211、212においては、駆動部となるワード線ドライバ31及びビット線ドライバ32は、ワード線WLi及びビット線BLjを介して、記憶層15への電圧の印加、及び、記憶層15への電流の通電、の少なくともいずれかを行う。これにより、記憶層15に変化を発生させて情報を書き込む。例えば、駆動部は、記憶層15に電圧を印加して記憶層15に変化を発生させて情報を書き込む。また、書き込んだ情報を読み出すことができる。また、消去を行うことができる。本実施形態に係る不揮発性記憶装置210、211、212においても、プロセス耐性が高く、高い性能を維持する不揮発性記憶装置が提供できる。第3の実施の形態本実施形態に係る不揮発性記憶装置は、プローブメモリ型の構成を有する。図11は、第3の実施形態に係る不揮発性記憶装置の構成を例示する模式的斜視図である。図12は、第3の実施形態に係る不揮発性記憶装置の構成を例示する模式的平面図である。図11及び図12に表したように、本実施形態に係る不揮発性記憶装置250では、XYスキャナ516の上に、電極521の上に設けられた記憶層15が配置されている。記憶層15に対向するように、プローブアレイが配置される。電極521は、例えば、基板520上に設けられる。プローブアレイは、例えば、基板523と、基板523の一面側にアレイ状に配置される複数のプローブヘッド524と、を有する。プローブ524として、例えば、カンチレバーが用いられる。複数のプローブ524は、マルチプレクスドライバ525、526により駆動される。複数のプローブ524は、それぞれ、基板523内のマイクロアクチュエータを用いて個別に動作可能である。また、全てをまとめて同じ動作をさせて記憶媒体記憶層15のデータエリア531に対してアクセスを行うこともできる。例えば、電極521が第1導電部10として用いられ、プローブ524が第2導電部20として用いられる。また、記憶層15の上に導電性の保護層が設けられる場合は、その保護層が、第2導電部20となる。例えば、マルチプレクスドライバ525、526を用いて、全てのプローブ524をX方向に一定周期で往復動作させ、記憶媒体記憶層15のサーボエリア532からY方向の位置情報を読み出す。Y方向の位置情報は、ドライバ515に転送される。ドライバ515は、この位置情報に基づいてXYスキャナ516を駆動し、記憶媒体記憶層15をY方向に移動させ、記憶媒体記憶層15とプローブとの位置決めを行う。両者の位置決めが完了したら、データエリア531上のプローブ524を用いてデータの書き込み、読み出しまたは消去を行う。例えば、1つのデータエリア531に対応して1つのプローブヘッドが設けられ、1つのサーボエリア532に対して1つのプローブが設けられる。各プローブ524は、例えばマルチプレクスドライバ525、526を介して、駆動部600に接続される。駆動部600は、それぞれのプローブ524に、情報記憶のための、電圧及び電流の少なくともいずれかを供給する。記憶層15は、プローブ524を介して与えられた電圧及び電流によって、高抵抗状態と低抵抗状態との間を遷移する。また、駆動部600は、記憶層15に記憶された高抵抗状態と低抵抗状態とを検出し、記憶された情報を読み出す。このような構成の不揮発性記憶装置250は、記憶層15と、記憶層15への電圧の印加、及び、記憶層15への電流の通電、の少なくともいずれかによって、記憶層15に変化を発生させて情報を記憶する駆動部600と、を備える。不揮発性記憶装置250は、記憶層15に併設されたプローブ524をさらに備え、駆動部600は、プローブ524を介して、記憶層15の記憶単位に対して電圧の印加及び電流の通電の少なくともいずれかを行う。これにより、記憶層15に変化を発生させて情報を記憶する。なお、駆動部600は、上記のドライバ515及びXYスキャナ516を含むこともでき、逆に、駆動部は、上記のドライバ515及びXYスキャナ516に含まれても良い。本実施形態に係るプローブメモリ型の不揮発性記憶装置250においても、プロセス耐性が高く、高い性能を維持する不揮発性記憶装置が提供できる。第4の実施の形態本実施形態に係る不揮発性記憶装置は、フラッシュメモリ型の構成を有する。図13は、第4の実施形態に係る不揮発性記憶装置の構成を例示する模式的断面図である。図14は、第4の実施形態に係る不揮発性記憶装置の動作を例示する模式的断面図である。図13に表したように、本実施形態に係る不揮発性記憶装置260においては、フラッシュメモリ型のメモリセルを有する。このメモリセルは、MISトランジスタの構成を有する。半導体基板41の表面領域には、複数の拡散層42が形成される。複数の拡散層42の間にチャネル領域42cが設けられる。チャネル領域42c上には、ゲート絶縁層43が形成される。ゲート絶縁層43上には、実施形態に係る記憶層15が形成される。記憶層15の上には、コントロールゲート電極45が形成される。記憶層15は、第1の実施形態で説明した構成を有する。例えば、チャネル領域42cが第1導電部10であり、コントロールゲート電極45が第2導電部20であると見なすことができる。また、ゲート絶縁層43と、コントロールゲート電極45との間に、第1導電部10、第2導電部20及び記憶層15を含む記憶部22が設けられても良い。以下の図においては、記憶部22を、適宜、記憶層15として省略して表示する。半導体基板41は、ウェル領域でも良い。半導体基板41は、拡散層42の導電形に対して逆の導電形を有する。コントロールゲート電極45は、ワード線となる。コントロールゲート電極45には、例えば、導電性ポリシリコンが用いられる。本実施形態においては、図示しない駆動部が、コントロールゲート電極45に接続されて設けられる。駆動部は、コントロールゲート電極45を介して、記憶層15への電圧の印加、及び、記憶層15への電流の通電、の少なくともいずれかを行う。図14に表したように、セット書き込み動作SOでは、コントロールゲート電極45に電位V1を与え、半導体基板41に電位V2を与える。電位V1及び電位V2の差は、記憶層15が変化、すなわち、抵抗が変化するのに十分な大きさである。ただし、電位の差の極性は、特に、限定されない。すなわち、V1>V2、及び、V1<V2のいずれでも良い。例えば、初期状態リセット状態において、記憶層15が高抵抗状態HRであると仮定すると、ゲート絶縁層43が厚くなったことになるため、メモリセルMISトランジスタの閾値は、高くなる。この状態から電位V1、V2を与えて記憶層15を低抵抗状態LRに変化させると、ゲート絶縁層43が薄くなったことになるため、メモリセルMISトランジスタの閾値は、低くなる。なお、電位V2は、半導体基板41に与えたが、これに代えて、メモリセルのチャネル領域42cに拡散層42から電位V2を転送するようにしても良い。なお、同図において、矢印Aeは電子の移動を表し、矢印Aiはイオンの移動を表している。一方、リセット消去動作ROでは、コントロールゲート電極45に電位V1’を与え、拡散層42の一方に電位V3を与え、拡散層42の他方に電位V4<V3を与える。電位V1’は、セット状態のメモリセルの閾値を越える値にする。この時、メモリセルはオンになり、電子が拡散層42の他方から一方に向かって流れると共に、ホットエレクトロンが発生する。このホットエレクトロンは、ゲート絶縁層43を介して記憶層15に注入されるため、記憶層15の温度が上昇する。これにより、記憶層15は、低抵抗状態LRから高抵抗状態HRに変化するため、ゲート絶縁層43が厚くなったことになり、メモリセルMISトランジスタの閾値は、高くなる。このように、フラッシュメモリと類似した原理により、メモリセルの閾値を変えることができ、不揮発性記憶装置として利用できる。本実施形態に係る不揮発性記憶装置260においては、記憶層15として第1の実施形態に関して説明した記憶層15を用いているので、プロセス耐性が高く、高い性能を維持する不揮発性記憶装置が提供できる。図15は、第4の実施形態に係る別の不揮発性記憶装置の構成を例示する模式図である。図16a~図16cは、第4の実施形態に係る別の不揮発性記憶装置を例示する模式的断面図である。本実施形態に係る別の不揮発性記憶装置261は、NAND型フラッシュメモリである。図15は、NANDセルユニット261cの回路図を示している。図26aは、NANDセルユニット261cの構造を例示している。図15に表したように、NANDセルユニット261cは、直列接続される複数のメモリセルMCからなるNANDストリングと、その両端に1つずつ接続される合計2つのセレクトゲートトランジスタSTと、を含む。図16aに表したように、p形半導体基板41a内には、n形ウェル領域41b及びp形ウェル領域41cが設けられる。p形ウェル領域41c内に、NANDセルユニット261cが形成される。この例では、メモリセルMCは、セレクトゲートトランジスタSTと同じ構造を有する。具体的には、これらは、n形拡散層42と、n形拡散層42の間のチャネル領域42c上のゲート絶縁層43と、ゲート絶縁層43上の記憶層15と、記憶層15上のコントロールゲート電極45と、を含む。図15に表したように、各コントロールゲート電極45CGは、駆動部600に電気的に接続される。なお、駆動部600は、NANDセルユニット261cが設けられる基板に設けられても良く、それとは別の基板に設けられても良い。メモリセルMCの記憶層15の状態高抵抗状態HR及び低抵抗状態LRは、図14に関して説明した動作により変化させることが可能である。これに対し、セレクトゲートトランジスタSTの記憶層15は、セット状態、すなわち、低抵抗状態LRに固定される。セレクトゲートトランジスタSTの1つは、ソース線SLに接続され、他の1つは、ビット線BLに接続される。セット書き込み動作SOの前には、NANDセルユニット261c内の全てのメモリセルは、リセット状態抵抗大になっているものとする。セット書き込み動作SOにおいては、ソース線SL側のメモリセルMCからビット線BL側のメモリセルに向かって1つずつ順番に行われる。選択されたワード線コントロールゲート電極WLに書き込み電位としてV1正電位を与え、非選択のワード線WLに転送電位メモリセルMCがオンになる電位としてVpassを与える。ソース線SL側のセレクトゲートトランジスタSTをオフ、ビット線BL側のセレクトゲートトランジスタSTをオンにし、ビット線BLから選択されたメモリセルMCのチャネル領域42cにプログラムデータを転送する。例えば、プログラムデータが1の時は、選択されたメモリセルMCのチャネル領域42cに書き込み禁止電位例えば、V1と同じ程度の電位を転送し、選択されたメモリセルMCの記憶層15の抵抗値が高い状態から低い状態に変化しないようにする。また、プログラムデータが0の時は、選択されたメモリセルMCのチャネル領域42cにV2<V1を転送し、選択されたメモリセルMCの記憶層15の抵抗値を高い状態から低い状態に変化させる。一方、リセット消去動作ROでは、例えば、全てのワード線コントロールゲート電極WLにV1’を与え、NANDセルユニット261c内の全てのメモリセルMCをオンにする。また、2つのセレクトゲートトランジスタSTをオンにし、ビット線BLにV3を与え、ソース線SLにV4<V3を与える。この時、ホットエレクトロンがNANDセルユニット261c内の全てのメモリセルMCの記憶層15に注入されるため、NANDセルユニット261c内の全てのメモリセルMCに対して一括してリセット動作が実行される。読み出し動作は、選択されたワード線コントロールゲート電極WLに読み出し電位正電位を与え、非選択のワード線コントロールゲート電極WLには、メモリセルMCがデータ0、1によらず必ずオンになる電位を与える。また、2つのセレクトゲートトランジスタSTをオンにし、NANDストリングに読み出し電流を供給する。選択されたメモリセルMCは、読み出し電位が印加されると、それに記憶されたデータの値に応じてオンまたはオフになるため、例えば、読み出し電流の変化を検出することにより、データを読み出すことができる。図16bに表したように、本実施形態に係る別の不揮発性記憶装置262では、セレクトゲートトランジスタSTについては、記憶層15を設けずに、通常のMISトランジスタが用いられている。このように、セレクトゲートトランジスタSTの構造は任意である。図16cに表したように、本実施形態に係る別の不揮発性記憶装置263では、NANDストリングを構成する複数のメモリセルMCのゲート絶縁層がp形半導体層47に置き換えられている。図17は、第4の実施形態に係る別の不揮発性記憶装置の構成を例示する模式図である。図18は、第4の実施形態に係る別の不揮発性記憶装置の構成を例示する模式的断面図である。本実施形態に係る別の不揮発性記憶装置264は、NOR型フラッシュメモリである。図17は、NORセルユニット264cの回路図を示している。図18は、NORセルユニット264cの構造を例示している。図18に表したように、p形半導体基板41a内には、n形ウェル領域41b及びp形ウェル領域41cが形成される。p形ウェル領域41c内に、NORセルが形成される。NORセルは、ビット線BLとソース線SLとの間に接続される1つのメモリセルMISトランジスタMCを含む。メモリセルMCは、n形拡散層42と、n形拡散層42の間のチャネル領域42c上のゲート絶縁層43と、ゲート絶縁層43上の記憶層15と、記憶層15上のコントロールゲート電極45と、を含む。図17に表したように、各コントロールゲート電極45CGは、駆動部600に電気的に接続される。なお、駆動部600は、NORセルユニット264cが設けられる基板に設けられても良く、それとは別の基板に設けられても良い。不揮発性記憶装置264においても、図14に関して説明した動作が実施される。図19は、第4の実施形態に係る別の不揮発性記憶装置の構成を例示する模式図である。図20は、第4の実施形態に係る別の不揮発性記憶装置の構成を例示する模式的断面図である。本実施形態に係る別の不揮発性記憶装置265は、2トラ型フラッシュメモリである。図19は、2トラセルユニット265cの回路図を示している。図20は、2トラセルユニット265cの構造を例示している。図19及び図20に表したように、2トラセルユニット265cは、NANDセルユニットの特徴とNORセルの特徴とを併せ持ったセル構造を有する。p形半導体基板41a内には、n形ウェル領域41b及びp形ウェル領域41cが形成される。p形ウェル領域41c内に、2トラセルユニット265cが形成される。2トラセルユニット265cは、直列接続される1つのメモリセルMCと、1つのセレクトゲートトランジスタSTと、を含む。メモリセルMCは、セレクトゲートトランジスタSTと同じ構造を有する。具体的には、これらは、n形拡散層42と、n形拡散層42の間のチャネル領域42c上のゲート絶縁層43と、ゲート絶縁層43上の記憶層15と、記憶層15上のコントロールゲート電極45と、を含む。セレクトゲートトランジスタSTは、ソース線SLに接続され、メモリセルMCは、ビット線BLに接続される。各コントロールゲート電極45CGは、駆動部600に電気的に接続される。なお、駆動部600は、2トラセルユニット265cが設けられる基板に設けられても良く、それとは別の基板に設けられても良い。不揮発性記憶装置265においても、図14に関して説明した動作が実施される。図21は、第4の実施形態に係る別の不揮発性記憶装置の構成を例示する模式的断面図である。図21に表したように、本実施形態に係る別の不揮発性記憶装置266では、セレクトゲートトランジスタSTについては、記憶層15を設けずに、通常のMISトランジスタが用いられている。このように、セレクトゲートトランジスタSTの構造は、任意である。また、実施形態に係る不揮発性記憶装置を記憶媒体に応用しても良い。本実施形態によれば、プロセス耐性が高く、高い性能を維持する不揮発性記憶装置が提供される。以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。例えば、不揮発性記憶装置に含まれる第1導電部、第2導電部、記憶層、整流素子、基板、配線及び駆動部などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。また、各具体例のいずれか2つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。その他、本発明の実施の形態として上述した不揮発性記憶装置を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性記憶装置も、本発明の要旨を包含する限り、本発明の範囲に属する。その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。