半導体基板上に第1の層と、この第1の層上に形成された第の2層と、この第2の層上に形成された第3の層とを含む多層構造を形成し、前記半導体基板と前記多層構造との上部を除去することにより、前記半導体基板上に複数のフィンとこのフィン上に前記多層構造の一部を形成し、前記フィンの間に、上面が多層構造の上面と一致する分離材料を形成し、前記第2の層を露出するよう前記第3の層と前記分離材料の上部とをエッチングし、前記第1の層が露出するように前記第2の層と残存する前記分離材料の上部の一部とをエッチングすることを特徴とするフィンの製造方法。前記第2の層は、ALD法で形成されることを特徴とする請求項1記載のフィンの製造方法。請求項1記載の製造方法は、終端エッチング法であることを特徴とする請求項1記載のフィンの製造方法。前記第3の層と前記分離材料との上部のエッチング後における前記分離材料のリセスの深さは、前記第2の層及び残存する前記分離材料の上部をエッチングした後の深さに対し、約30以上で約70以下であることを特徴とする請求項1記載のフィンの製造方法。前記第2の層と前記分離材料との選択エッチング比は、約1:2以上で約1:10以下であることを特徴とする請求項1記載のフィンの製造方法。前記第1の層と前記第2の層とは、前記第3の層及び前記分離材料の前記上部のエッチング処理の間、被覆される前記第3の層によって保護されることを特徴とする請求項1記載のフィンの製造方法。前記第1の層は、前記第2の層及び残存する前記分離材料の前記上部に対するエッチング処理の間、被覆される前記第2の層によって保護されることを特徴とする請求項1記載のフィンの製造方法。半導体基板上に少なくとも3の層以上の多層構造を形成し、前記半導体基板の上部と前記多層構造の上部とをそれぞれ除去し、前記半導体基板上に複数のフィンとこのフィン上の前記多層構造とを形成し、複数の隣接する前記フィン間に分離材料を形成し、終端エッチング処理のみを含む多段階のエッチング処理を実行し、前記多段エッチング処理の1段階は前記多層構造の一層と前記分離材料の上部とを除去し、前記多段処理多段階のエッチングにおける前記第1段階のエッチング処理は、エッチングされる前記層が除去され、下層が露出されたとほぼ同時に終了することを特徴とするSTIリセスの製造方法。前記多層構造の1層以上の層は、前記半導体基板のほぼ膜厚のバラつき以下となるように形成されることを特徴とする請求項8記載のSTIリセスの製造方法。前記少なくとも1層以上の層は、ALD法で形成されることを特徴とする請求項9記載のSTIリセスの製造方法。多層構造はN層膜N:少なくとも3以上の整数であり、多段階行われるエッチング処理の回数Mは、少なくとも1以上からN-iまたはそれ以下とされる値であり、第M回目のエッチング処理によって前記多層構造における第N-M1層が除去され、前記M回目のエッチング処理は、第N-M層目が露出したとほぼ同時に終了することを特徴とする請求項8記載のSTIリセスの製造方法。前記N-M層の上面は第N-M1層によって被覆され、前記第M回目のエッチング処理は前記N-M層の前記上面が露出したとほぼ同時に停止されることを特徴とする請求項11記載のSTIリセスの製造方法。フィンの高さの均一性が向上した半導体装置を提供する。以下、本実施形態のうち、幾つかの特徴に係る基本的な理解を提供するため、明細書の記載内容を要約する。この要約は、開示した内容を広い概念で示すものでなく、発明のきっかけまたは記載内容の重要な構成を特定しようとするものでもなく、記載内容の技術的範囲を描写するものでもない。後述する詳細な説明の前段階として、ここでは以下の記載内容に示すいくつかの概念を示すことを目的とする。本実施形態の第1の特徴はフィンを形成する方法を提供することである。製造方法は、フィンと分離材料の上に多層構造を形成することと、多層構造及び分離材料の上部をそれぞれ除去するために多段階のエッチング処理を行うこととを含む。フィンの上部は多段階のエッチング処理を経て分離材料の上部が除去されることで露出される。多層構造は、3層を備え得る。すなわち、フィン及び分離材料上に形成された第1の層すなわち一番下の層、この第1の層上に形成された第2の層すなわち中間層、及びこの第2の層上に形成された第3の層すなわち最上層を備える。多層構造が3層構造である場合、多段階のエッチング処理における第1のエッチング処理は、第3の層と分離材料の上部を除去し、この第1のエッチング処理は第2の層の上面が露出したとほぼ同時に終了される。多段階のエッチング処理における第2のエッチング処理は、第2の層と残存する分離材料の上面とをそれぞれ除去し、第1の層の上面が露出したとほぼ同時に終了させる。この実施形態の第2の特徴は半導体構造に係るものである。半導体構造は、フィンを備えた半導体基板、フィン上に形成され3層以上の層を備えた多層構造の複数の部分、及び半導体基板の上方に形成されたフィン間の分離材料を具備し、その分離領域の上面は多層構造の上面と同一平面内であることを備える。以下の記述および添付された図面は、明細書のある実例となる態様を示している。しかしながら、これらの態様は、明細書の原則が用いられ得るいくつかの種々の方法を示している。明細書の他の利点および新しい特徴は、図面とともに考慮することで以下の開示された情報の詳細な説明から明らかになり得る。第1の実施形態本実施形態は、フィンの高さ及びその形成方法がそれぞれ向上した特性を有するフィンを提供する。フィンは半導体トランジスタを含む半導体構造で用いられる。この実施形態はフィンの高さ特性が向上し、また向上させたFinFETのフィンの形成方法を備えたFinFETのためのフィンを提供するものである。FinFETは、複数のフィンとこれらフィン間に形成されたashallowtrenchisolation例えば、STIとを備える。このようなFinFETにおいて、STIの上面上におけるフィンの高さは、STIの高さまたはSTI領域例えばSTI形成用のリセス溝を形成するリセスの深さによってある程度決定される。本実施形態はSTIの正確な膜厚制御やSTI用の溝の深さの正確な制御が出来、フィンの高さの均一性が向上したFinFETを提供できる。本実施形態は、フィン及び絶縁材料の上に多層構造を形成することと、STI用のリセスを形成するため多段階エッチング処理を行い、その結果STI上に形成されたフィンの上部を露出する。多段階のエッチング処理のうち各々のエッチング処理は、多層構造のある層が除去されたとほぼ同時に、または多層構造のある層が露出したとほぼ同時に停止される。STI上のフィンの高さ、すなわちSTI用リセスの深さは、多層構造のそれぞれの膜厚及び/または多層構造の材料とSTIの材料との選択エッチング比に依存しうる。望ましいフィンの高さまたは望ましいSTI用リセスの深さが得られるまで2回のエッチング処理またはそれ以上のエッチング処理が実行される。多層構造が3層である場合、2回のエッチング処理が適用される。第1回目のエッチング処理は、第3層、すなわち多層構造のうち最上位層がエッチングにより除去されるとほぼ同時に停止される。換言すれば、第1回目のエッチング処理は、最上位層例えば、第2番目の層の下部に位置する層の材料が検知されるとほぼ同時に停止される。第2回目のエッチング処理及びそれ以降エッチング処理においても同様である。この実施形態では、第1回目のエッチング処理後におけるSTI用リセスの第1の深さは、最終的なSTI用リセスの深さに対しおよそ半分程度である。多段階のエッチング処理における第1回目のエッチング処理は、適切な終端までのエッチング処理、すなわち終端検知技術によって終了する。終端エッチング技術、すなわち終端検知技術において、多段階のエッチング処理において各々のエッチング処理の終端は、信号層、すなわちエッチングされた層の下に形成された層がエッチング処理によって露出されたことを検知することで制御される。多段階のエッチング処理において、時間エッチングまたは時間に基づいたエッチング処理方法を採用する必要はない。そのため、本実施形態は、1つ以上の以下の効果を得ることが出来る。つまり、STI用リセスの深さのバラつきを減らすことが出来る。また、フィンの高さの均等性を向上させることが出来る。フィン上における多層構造において第1番目の層、すなわち最下層が受けるダメージを防止しすることが出来る、すなわち第1目の層は、多段階のエッチング処理の期間、多層構造の他の層で覆われていることから、多段階のエッチング処理の間に受けるダメージを緩和することが出来る。クレームに記載された主要事項を、図面を参照しつつ記載する。また同一部分に同一符号を使用する。以下の記載において、クレームに記載した主要事項を十分理解してもらうよう、さまざまな明確な詳細を示す。しかしながら、クレームされた主要事項が明確な詳細がなくとも実施可能であることが明らかなことがある。例えば、クレームの主要事項の記載を容易するため公知の構造や装置はブロック図で示される。図1~図5を用いて、FinFETの形成について複数ある代表的な実施形態のうちの1つについて具体的に図示する。フィンはあらゆる半導体構造に用いることが出来るが、本実施形態は、例示的なFinFETと関連させた図を用いて説明する。図1は、例示的なFinFET100の形成途中の状態を示す断面図である。FinFETは比較的厚い半導体基板例えば、バルク状の半導体基板102、半導体基板上に形成された多層構造104、及びこの多層構造上に形成されたレジストパターン膜を備える。多層構造104はN層とされ、このNは3以上の整数値である。半導体基板に接する第1の層、すなわち最下層はハードマスク膜で形成される。この第1の層は、例えばシリコン酸化膜のような酸化物、並びに例えばシリコン窒化膜、シリコンリッチの窒化物、及び酸化リッチなシリコン窒化物のような窒化物を含む誘電材料、またこれらと同様の材料である。第1の層は、PECVDplasmaenhancedchemicalvapordeposition法、LPCVDlowpressurechemicalvapordeposition法、及びHPCVDhighpressurechemicalvapordeposition法、またはこれらと同様な手法を用いたCVDChemicalvapordeposition法によって形成される。多層構造における各層の膜厚はそれぞれ異なり、形成されるFinFETにおける所望の構造に応じて、各層はあらゆる適切な膜厚を備える。一態様として第1の層の膜厚は、少なくとも約10nm以上で約100nm以下とされる。別の態様として、第1の層の膜厚は約20nm以上から約80nm以下とされる。更に別の一態様であると、その第1の層の膜厚は、約30nm以上から約60nm以下とされる。また更に別の一態様では、第1の層の膜厚はおよそ40nmとされる。多層構造におけるN番目の層、すなわち最上層はキャップ層とされる。そのN番目の層は以下詳細に記述する次段以降の工程においてCMPchemicalmechanicalpolishing法のストップ層とする役割を担う。そのN番目の層は、例えばシリコン酸化膜のような酸化物を含む誘電材料、並びに、例えばシリコン窒化膜、シリコンリッチな窒化膜、及び酸化リッチなシリコン窒化膜のような窒化物を含む誘電材料、またこれらと同様の材料である。そのN番目の層は、PECVD法、LPCVD法、及びHPCVD法、またはそれらに相当するCVD法で形成される。一態様において、N番目の層の膜厚は、約5nm以上約80nm以下である。別の一態様であると、N番目の層の膜厚は約10nm以上約60nm以下である。更に別の一態様では、N番目の層の膜厚は約15nm以上約40nm以下である。また更に別の一態様では、N番目の層の膜厚はおよそ30nmである。多層構造は、第1の層と第N層との間に形成された少なくとも1つ以上の中間層を備える。半導体基板の断面方向に沿って少なくとも1つの中間層は均一性の取れた膜厚を備える。膜厚のバラつきは膜厚の最大値とその最小値との差で定義される幅である。一態様では、半導体基板の断面方向に沿ったその中間層の膜厚のバラつきはおよそ3未満である。別の一態様では、半導体基板の断面方向に沿ったその中間層の膜厚のバラつきはおよそ2未満である。更に別の一態様では、半導体基板の断面方向に沿ったその中間層の膜厚のバラつきはおよそ1未満である。その中間層が10nmの膜厚である場合、その中間層の膜厚のバラつきは0.1nm未満である。一態様において、中間層の膜厚は、約1nm以上約30nm以下膜厚である。別の一態様において、中間層の膜厚は、約3nm以上約25nm以下の膜厚である。更に別の一態様であると、中間層の膜厚は、約5nm以上約20nm以下の膜厚である。また更に別の一態様において、中間層の膜厚は、約10nmである。この中間層は、例えばPECVD法、LPCVD法、及びHPCVD法、またはこれら方法に相当するCVD法で形成されうる。一態様において、この中間層はALDanatomiclayerdeposition法用いて形成される。一般的に、ALD法は原子レベルの膜厚制御及び積層膜の均一性の制御に対して最適な手法である。通常、ALD法は、現在使用されているCVD法よりも低い約25°Cから約400°Cまでの条件下において積層膜上に各々の物質が自律的に規則正しく動作する手法である。一態様において、この中間層はALD法で形成された金属層である。この金属層は少なくとも、Alaluminum、Tititanium、Zrzirconium、Hfhafnium、及びTatantalumからなるグループのうち少なくとも1つの材料を含む。多層構造は少なくとも3層以上の積層構造を備えうるが、簡素化するために、図1は多層構造を3層とした場合について図示している。一態様において、この多層構造は、半導体基板102上に形成された第の層108、すなわち最下層108と、この第の層108上に形成された第2の層110、すなわち中間層110と、この第2の層上に形成された第3の層112、すなわち最上位層112とを備える。第3の層112は、多段階のエッチング処理のうちの第1回目のエッチング処理によって除去され、また第2の層110は後述する第1回目のエッチング処理が終了したことを示す目印としての役割を果たす。第2の層110は、多段階のエッチング処理のうち第2回目のエッチング処理によって除去され、第1の層108はその第2回目のエッチング処理が終了したことを示す目印としての役割を果たす。その第2の層110は上述したように非常に均一な膜厚である。パターン化されたレジスト層106は、適切な手法で形成される。例えば、レジスト層膜106は側壁イメージ転送技術またはそれに相当する光転写によって形成される。図1に示していないが、レジスト層106は側壁イメージ転写技術によって三角形、台形、または同様な形に形成される。図2は、半導体基板102の上部及び多層構造104の部分を除去した図を示す。その結果、半導体基板102上にフィン202とこのフィン202上であって積層構造の一部204が開口部206と繰り返し形成される。多層構造の一部204はそれぞれ第1の層108の一部208と第2の層110の一部210と第3の層112の一部212とを備える。図2に幅の小さいフィンを4つ、幅の大きなフィンを1つ示したが、FinFET100は形成されるトランジスタに応じて適当なフィンの数を備えることが可能である。フィン202と多層構造の一部204は、半導体基板102及び多層構造104の上面をそれぞれ除去することで形成される。半導体基板102及び多層構造104の一部は、例えばエッチングなどの適当な技術で除去させることが出来る。半導体基板102と多層構造104との一部分は、この半導体基板102と多層構造104とにダメージがそれほどないまたは/及びFinFET100を構成する他の部材を除去しない程度の適当なエッチャントに浸すことで除去される。適切な処理方法及びエッチング溶液の選択は、例えば半導体基板102や多層構造104をそれぞれ構成する材料、フィンの幅及び高さ、及び所望とするFinFET100の構成などに依存する。等方性エッチングまたは/及び非等方性エッチングを含むウェットエッチング及び/またはドライエッチングを使用することが出来る。シリコンの半導体基板のためのウェットエッチング液は、例えばテトラアルキルアンモニウム水酸化物例えば、テトラメルチルアンモニウム水酸化物TMAHやアルカリメタル水酸化物例えばカリウム水酸化物KORやセリウム水酸化物CeOHである。ドライエッチングの一例として、例えばHBrを含む混合ガス例えば、HBrとO2とを混合したガス、HBr/NF3/HeとO2とを混合したガス、SF6とHBrとO2との混合ガスを用いたRIEreactiveionetching法がある。その混合ガスは更にCl2が含まれる。フィンは形成されたFinFET100の所望の寸法に応じた適切な幅を有する。そのフィンの幅が異なることは本実施形態において重要事項ではない。つまり、全てのフィンは同じ幅、または複数のフィンの幅が異なったり、または全てのフィンの幅が互いに異なる幅であってもよい。図2にフィンが長方形の断面を有した様子を示すが、このフィンの断面は一般的に台形または他の形とされる。一態様では、このフィンの幅は約5nm以上約30nm以下である。別の一態様では、このフィンの幅は約10nm以上約20nm以下である。更に別の一態様では、このフィンの幅は約12nm以上約18nm以下である。また更に別の一態様であると、このフィンの幅は約15nmである。隣接するフィンの間隔、すなわちフィンとフィンとのピッチ幅は形成されたFinFET100の所望の実装に応じた長さとされる。各々のフィン間のピッチ幅は異なるが、本実施形態において重要な事項ではない。全てのフィン間のピッチ幅が等しく、または複数のフィン間のピッチ幅が異なる、または全てのフィン間がそれぞれ異なるピッチ幅とされてもよい。この一態様では、フィン間のピッチ幅は約15nm以上約70nm以下である。別の一態様ではフィン間のピッチ幅は約25nm以上約50nmまたはそれ以下の未満である。また別の一態様では、フィン間のピッチ幅は約30nm以上約40nm以下である。また更に別の一態様では、フィン間のピッチ幅は約35nmである。フィンは、形成されるFinFET100の所望とされる構造に応じて適当な高さとされる。その高さは変化するが本実施形態において重要事項ではない。つまり、全てのフィンの高さが等しく、または複数のフィンの高さが異なり、または全てのフィンがそれぞれ異なる高さとされてもよい。一態様において、フィンの高さは約5nm以上約80nm以下である。別の一態様では、フィンの高さは約10nm以上約70nm以下である。更に別の一態様では、フィンの高さは約15nm以上約60nm以下である。図3に、半導体基板102に繰り返し形成されるフィン間に形成された開口部206に分離材料300を形成した様子を示す。分離材料300は酸化膜例えばシリコン酸化膜及び窒化膜例えばシリコン窒化膜のような適切な絶縁材料である。この分離材料300は所定の技術によって形成される。例えば、半導体基板102上に絶縁層図示せぬが形成され、次いでこの絶縁層の上部は除去される。その結果、フィン間に分離材料300が残存する。その分離材料300の上面は多層構造204の例えば、第3の層の一部212の上面最上位層の上面と一致、すなわち同一面とされる。その絶縁層300は例えばPECVD法、LPCVD法、及びHPCVD法またはこれらに相当する手法といったCVD法によって形成される。絶縁層300の上部は、CMP法及び/またはエッチング法例えばRIEによって除去される。例えば、多層構造204の最上位層の表面の位置が下がる例えば、第3番目の層の一部212の上面CMP法によって絶縁層300の上部は平坦化される。図4、図5に多段階のエッチング処理を経て分離材料300の上部を除去することによりSTIshallowtrenchisolationを形成した様子を示す。更に図4、図5に多段階のエッチング処理を経て分離材料300の上部を除去させてSTIの上面よりも上にフィン504の上部を露出させた様子を示す。図4に示すように、中間STI用リセス400は少なくとも1回以上の多段階のエッチング処理によって形成される。図5に示すように、最終工程のSTI用リセス504は多段階のエッチング処理すべての工程を経て形成される。このように、分離材料300の上部は、多段階のエッチング処理によって除去される。多層構造のうちの1層は、多段階のエッチング処理のうちのある1回のエッチング処理が終了することを示す膜として用いられる。多段階のエッチング処理においてそれぞれのエッチング処理は、エッチング処理された層が除去されるかまたはそのエッチング処理された層の下に位置しエッチング処理の終了を示す層が露出するとほぼ同時に終了する。多層構造においてその数をN層とした時、多段階のエッチング処理の回数はN-1回とされる。多段階のエッチング処理のうち第1のエッチング処理は、多層構造において第Nの層、すなわち最上位層を除去し、第N-1の層の上面を露出することである。つまり、この第1のエッチング処理はN番目の層が除去され、その後N-1番目の層の上面が露出されたとほぼ同時に終了する。多段階のエッチング処理における第2のエッチング処理は、多層構造において第N-1の層を除去し、第N-2の層の上面を露出させることである。つまり、この第2のエッチング処理は第N-1の層が除去され、その後この第N-2の層の上面が露出したとほぼ同時に終了する。多段階のエッチング処理において第N-1のエッチング処理は、多層構造における第2の層を除去し、最下層を露出させることである。つまり、第N-1のエッチング処理は第2の層を除去し、第1の層、すなわち最下層に位置するその上面を露出させるとほぼ同時に終了する。同様に、多段階のエッチング処理において第Mのエッチング処理は多層構造における第N-M1の層を除去することである。つまり、第Mのエッチング処理は第N-M1の層が除去され、第N-Mの層の上面が露出されたとほぼ同時に終了する。ここで、Mは整数であり、1以上でN-1以下である。多段階のエッチング処理において各エッチング処理は、エッチングされた下の層例えば、下に積層された層が露出されたことを検知して終了する。エッチング処理をストップさせる技術は、終端検知処理法として言及される。多段階のエッチング処理のうち各々のエッチング処理は、終端までエッチングする工程、すなわち終端検知技術によって終了する。一態様において、多段階のエッチング処理のうちあるエッチング処理は、エッチングチャンバー中において蒸発気化させた反応ガスを分光させる発光分光法opticalemissionspectroscopyを用いて停止する。そのガスによって放射されたスペクトルの強度は、発光分光分析装置内の電気的又は化学的な条件が変化した時に変化する。このような変化は、目的とする層が完全にエッチングされ、その下の層が露出した際に生じる。エッチングされた層が完全に除去されると、エッチング装置に寄与する値が変化し、分光したスペクトルの強度がこの変化に影響する。これら分光したスペクトルの放射をモニターすることで、エッチング処理の終端地点を設定することが出来る。多段階のエッチング処理において各々のエッチング処理は、エッチングの停止を示す層の検知に基づいて停止することが可能となる。多段階のエッチング処理におけるある1回のエッチング処理によって多層構造のうちのある1層を除去したとほぼ同時にSTI用のリセスはある深さに達する。換言すれば、多段階のエッチング処理におけるあるエッチング処理が終端点検知技術によって停止される時とほぼ同時にSTI用リセスはある深さに達する。このように、多段階のエッチング処理におけるある1回のエッチング処理は、時間エッチングまたは時間に基づいたエッチング法を用いると引き起こすであろう、オーバーエッチング又は分離材料のエッチング不足を避けるように制御することが可能とされる。更に、STI用リセスの深さは、多層構造204を構成する層と分離材料300とのエッチング選択比の組み合わせで制御可能とされる。また多層構造204の膜厚については後述する。化学的な選択エッチングは、ある決まった層のみをエッチングするために用いられる。このことから、他の積層膜に対するダメージをこのエッチング処理から和らげることが出来及び/又は他の積層膜へのダメージや他の積層膜例えば、エッチング対象とされる膜の下層へのオーバーエッチングを防止することが出来る。選択性エッチングであるため、エッチング処理された層は、エッチング処理が制御され、エッチング処理でのダメージが緩和され及び/または下層へのダメージを防止されているため非常に均一がとれている。これにより、下層膜の整合性を向上させることが出来る。多段階のエッチング処理における第1のエッチング処理は、多層構造において第N-1番目の層と選択性を持たせて第Nの層を除去することである。多段階のエッチング処理のうち第2のエッチング処理は、多層構造において第N-2番目の層と選択性を持たせて第N-1番目の層を除去することである。多段階のエッチング処理における第N-1のエッチング処理は、多層構造において第1の層と選択性を持たせて第2の層を除去することである。同様に、多段階のエッチング処理における第Mのエッチング処理は、多層構造の第N-M番目の層と選択性を持たせて第N-M1番目の層を除去することである。ここでMとは整数であり、1以上でN-1以下である。各々の膜は、適切な材料を備えるため、多段階のエッチング処理のうちある特定のエッチング処理で、エッチング処理によって対象とする膜を除去し、またそのエッチング処理でSTI用のリセスを所望の深さまで達することが出来る。つまり、各積層膜の材料は選択可能であるため、各積層膜の材料と分離材料との間における適切な選択エッチング比がある。多層構造の材料は、多段階エッチング処理を実行する分離材料よりも低いエッチングレートである。下層に位置する積層膜は、エッチング処理を行っている間、そのエッチングによるダメージから保護される。その下層の上面はエッチング処理の間、エッチング処理の対象とされる膜によって覆われている。またエッチング処理は、その下層に位置する膜の上面が露出したとほぼ同時に停止される。第1の層から第N-1番目の膜は、第Nの層を除去する多段階のエッチング処理のうちの第1のエッチング処理の間保護される。第1の層から第N-2番目までの層は、第N-1番目の層を除去する多段階のエッチング処理のうちの第2のエッチング処理の間、このエッチング処理によるダメージから保護される。同様に、第1の層から第N-M番目までの層は、第N-M1番目の層を除去する多段階のエッチング処理のうちの第Mのエッチング処理の間、このエッチング処理によるダメージから保護される。ここで、Mは整数であり、1以上でN-1以下である。第N-M番目の層の上面は、第Mのエッチング処理の間、第N-M1番目の層によって覆われている。また第Mのエッチング処理は、第N-M番目の層の上面が露出されるとほぼ同時に停止される。下層膜は上記エッチング処理によるダメージから保護されるので、下層膜は原型を維持することができる。すなわち多段階のエッチング処理のあとであっても膜が崩れることはない。多段階エッチング処理を行う前において下層膜の断面が長方形を模っていたとき、その下層膜の断面は多段階のエッチング処理の後であっても長方形を維持することが出来る。多段階のエッチング処理の前において、下層膜の断面が台形を模っていたとき、その下層膜の断面は多段階のエッチング処理の後であっても台形を維持することが出来る。多段階のエッチング処理のうち各々のエッチング処理において、積層構造のある特定の層と分離材料の上部は、FinFET100を構成する他の部材を除去及び/またはダメージを与えない程度の適当な腐食液を浸すことで除去される。適切なエッチング処理及びエッチング溶液の選択は、例えば多層構造及び分離材料の材料、STI用リセスの深さ、多層構造の厚み、及び適切なFinFET100の寸法に起因する。多段階のエッチング処理における各エッチング処理では、等方性エッチング及び/または非等方性エッチングであるウェットエッチング及び/またはドライエッチングをそれぞれ使用している。例えば、ドライエッチングの一例にRIEがある。図4に多段階のエッチング処理のうち多層構造の第3の層212及び分離材料300の上部それぞれ除去する第1のエッチング処理示す。その結果、STI用リセス400が途中まで形成され、第2の層210が露出する。第1のエッチング処理は信号層としてのの第2の層210を用いることにより終了し、この第1のエッチング処理は、この第2の層210の上面が露出したことを検知したことをに応じて終了する。この第1のエッチング処理は第3の層212が除去され、第2の層210の上面が露出したとほぼ同時に終了する。一態様では、この第3の層はシリコン酸化膜を含み、また分離材料300はシリコン窒化膜を備える。一態様では、第3の層212と分離材料300とのエッチング比は約1:1.5である。これは、多段階のエッチング処理のうち第1のエッチング処理が多層構造における第3の層よりも分離材料300を約1.5倍の早さでエッチングすることを示す。第3の層の膜厚が40nmであった場合、第1のエッチング処理が第3の層を除去したとほぼ同時に中間層STI用のリセスは約60nmの深さだけエッチングされる。このように、第1のエッチング処理の後の中間層STI用リセスの深さは、第3の層212と分離材料300との選択エッチング比及び第3の層の膜厚によって制御可能とされる。別の一態様では、第3の層212と分離材料300とのエッチング比は約1:1以上の比率で約1:2以下の比率である。また別の一態様では、第3の層212と分離材料300とのエッチング比は約1:1.2以上の比率で約1:1.8以下の比率である。また更に別の一態様では、第3の層212と分離材料300とのエッチング比は約1:1.4以上の比率で約1:1.6以下の比率である。多段階のエッチング処理の第1のエッチング処理によって分離材料300の上部のうち適量が除去される。このとき中間層STI用のリセス400は適切な深さとされる。この深さとは、第1のエッチング処理を行う前の分離材料300の上面と第1のエッチング処理後の分離材料300の上面との垂直方向の距離のことである。一態様において、中間層STI用リセス400の深さは、最終的なSTI用リセス400の深さ例えば、分離材料300がエッチングされた総合的な量に対し約30以上で約70以下の比率に相当する深さとされる。別の一態様では、中間STI用リセス400の深さは、最終的なSTI用リセス400の深さに対し、約40以上で約60以下の比率の深さとされる。更に別の一態様では、中間STI用リセス400の深さは、最終的なSTI用リセス400の深さに対し約50程度の深さである。第1の層208及び第2の層210は、多段階のエッチング処理のうちの第1エッチング処理の間、第3の層212によって覆われている。この第1のエッチング処理は、第2の層210の上面が露出されたとほぼ同時に終了する。第3の層212によって覆われた第1の層208及び第2の層210は、この第3の層212と分離材料300の上面をエッチング処理する間、第1のエッチング処理によるダメージから保護される。第2の層210で覆われたその第1の層208は、第2の層210と残存した分離材料300の上部のエッチング処理の間ダメージから保護される。第2の層210によって覆われた第1の層208は、第2の層210と残存する分離材料300の上部のエッチング処理におけるダメージから保護される。第1のエッチング処理を行う前に第1、第2の層208、210の断面が、長方形を模っている場合、その第1、第2の層208、210はその第1のエッチング処理の後であってもその形長方形を維持することが出来る。第1のエッチング処理を行う前において、その第1、第2の層208、210の断面がそれぞれ台形を模っていると、第1のエッチング処理の後であってもその第1、第2の層208、210はその形台形を維持することができる。これにより、下層膜の整合性を向上させることが出来る。図5に多層構造204のうち第2の層210を除去し、また更に分離材料300の上部を除去する第2のエッチング処理のエッチング処理を示す。このエッチング処理により、STI用リセス500が完成し、第1の層208が露出する。更に図5に隣接するフィン202間にSTI502が形成され、フィン202における上部504が露出された様子を示す。第2のエッチング処理はその第2のエッチング処理の終了を示す役割を果たす第1の層208を用いることで終了し、この第2のエッチング処理はこの第1の層が露出したことを検知して終了する。つまり、この第2のエッチング処理は、第2の層が除去され、第1の上面が露出したとほぼ同時に終了する。一態様において、第2の層210と分離材料300とのエッチング比は約1:6である。これは、多段階のエッチング処理のうち第2のエッチング処理において分離材料300を第2の層210よりも6倍の速度でエッチングすることを示す。第2の層が10nmの膜厚であるとき、この第2のエッチング処理によって第2の層の除去とほぼ同時にSTI用リセスの深さは約60nmだけ進む。このように、第2のエッチング処理によってSTI用リセス400の深さは、第2の層と分離材料300とのエッチング比、または/及び第2の層の膜厚に応じて制御される。第2のエッチング処理によってSTI300の上面上に露出したフィンの上部504の高さは第2の層210と分離材料300との選択エッチング比、または/及びこの第2の層210の膜厚に応じて制御される。別の一態様では、第2の層210と分離材料300との選択エッチング比は約1:2以上で約1:10以下とされる。更に別の一態様では、第2の層210と分離材料300との選択エッチング比は約1:4以上で約1:8以下とされる。また更に別の一態様として、第2の層210と分離材料300との選択エッチング比は約1:5以上で約1:7以下とされる。第1の層208は、多段階のエッチング処理のうちの第2のエッチング処理の間、第2の層210に被覆されている。またこの第2のエッチング処理は第1の層208の上面が露出したとほぼ同時に終了する。第1の層208は、第2のエッチング処理の間ダメージから保護される。第1の層208の断面形状は、多段階のエッチング処理のうちの第2のエッチング処理前において長方形であるとき、その第1の層208はこの第2のエッチング処理後であってもその断面は長方形を維持する。その第1の層208の断面形状が、多段階のエッチング処理のうちの第2のエッチング処理前において台形の形状であるとき、この第2のエッチング処理後であってもその第1の層208の断面形状は台形を維持する。この結果、第1の層208の大きさの整合性が向上する。フィン202の上部504は、多段階のエッチング処理によってSTI502の上面上に露出される。一態様において、STI502の上面上に形成されたフィン504の高さHfinは約10nm以上で約100nm以下である。別の一態様であると、STI502の上面上に形成されたフィン504の高さHfinは約20nm以上で約80nm以下である。また別の一態様であると、STI502の上面上に形成されたフィン504の高さHfinは約30nm以上で約60nm以下である。また更に別の一態様であると、STI502の上面上に形成されたフィン504の高さHfinは約40nmである。図6に、フィンを形成する代表的な方法600示す。まず、ステップ602において、多層構造は半導体基板上に形成される。多層構造は半導体基板上に形成された第1番の層と、この第1の層上に形成された第2の層と、第2の層上に形成された第3の層を備える。ステップ604において、半導体基板の上部と多層構造の上部は除去され、その結果、半導体基板102のフィンとフィン上の多層構造とがそれぞれ形成される。ステップ606において、分離材料300は隣接するフィン202間に形成される。分離材料300の上面は多層構造204の上面と同一面とされる。ステップ608において第3の層212と分離材料300の上部が第2の層210を露出する第1のエッチング処理によって除去される。第1のエッチング処理は第2の層210が露出したとほぼ同時に停止する。ステップ610において、第2の層210と残存した分離材料300の上部とがそれぞれ第1の層208を露出する多段階あるエッチング処理のうちの第2のエッチング処理によって除去される。第2のエッチング処理はこの第1の層208が露出したとほぼ同時に停止する。図6に示してはいないが、この方法は少なくとも1つ以上の特徴を有する。半導体基板102の断面方向に沿って第2の層210の膜厚のバラつきは3未満で形成される。この第2の層210はALD法で形成される。この方法は終端エッチング法のみである。換言すれば、この方法は、時間エッチング処理法ではない。第3の層208のエッチング後における分離材料300とその分離材料300の上部との間のリセスの深さは、第2の層210と残存する分離材料300の上部とをエッチングした後の深さの約30以上で約70以下である。第3の層と分離材料300との選択エッチング比は約1:1以上で約1:2以下である。第2の層210と分離材料300との選択エッチング比は約1:2以上で約1:10以下である。第1の層208と第2の層210はそれぞれ第3の層212と分離材料300の上部のエッチング処理の間、その被覆された第3の層212によってエッチング処理から保護される。第1の層208は第2の層210と残存する分離材料300の上部のエッチング処理の間、その被覆された第2の層210によってエッチング処理から保護される。図7に、STI用リセス400を形成する方法の代表例をステップ700に図示する。まずステップ702において、3層以上を備えた多層構造を半導体基板上に形成する。次いでステップ704において、半導体基板の上部と多層構造を構成する各層の一部とをそれぞれ除去する。その結果、半導体基板上にフィンとこのフィン上に多層構造の一部がそれぞれ形成される。次いでステップ706において、分離材料を互いに隣接するフィンの間に形成する。更にステップ708において、多段階のエッチング処理が行われる。この多段階行われるエッチング処理は、終端エッチング法のみを使用する。多層構造のうちのある1層と分離材料の上部とが、それぞれ第1のエッチング処理によって除去される。その第1のエッチング処理は、そのエッチングされるその層が除去され、その後その層の下層の上面が露出したとほぼ同時に終了する。図7において示していないが、このエッチング方法は少なくとも1つ以上の特徴を備える。多層構造204において、少なくとも一層以上は、それぞれ半導体基板102の断面方向に沿った膜厚に対し、その膜厚のバラつきが約3未満になるように形成される。また多層構造204において、少なくとも一層以上は、それぞれALD法で形成される。また、多段階行われるエッチング処理では時間制御エッチング処理ではない方法を用いる。この多層構造はN層であり、このNは少なくとも3以上の整数である。多段階行われるエッチング処理数は、M回である。このMの値は、少なくとも1以上からN-1以下の整数値である。第M回目のエッチング処理によって、多層構造における第N-M1層が除去される。この第M回目のエッチング処理は、第N-M層が露出したとほぼ同時に終了する。一態様では、Nの値は3である。第N-M層の上面は、その第M回目のエッチング処理の間、第N-M1層によって被覆されている。また、この第M回目のエッチング処理は、第N-M層の上面が露出したとほぼ同時に停止する。上述した内容は、本実施形態の例を含む。もちろん、考えられる構成要素の組み合わせまたは開示された発明を述べる目的のための方法を全て述べることはできないが、通常の当業者は、開示された本実施形態におけるより多くの組み合わせおよび置換が可能であることを理解することができる。これによって、開示された発明は、添付の請求項の範囲および概念に含まれる全ての代替物、改良物、変形物を網羅することが意図されている。