直列に接続した複数のメモリセルを含むメモリストリングと、前記メモリストリングの両端部にそれぞれ接続する第1及び第2選択トランジスタとを、含む不揮発性メモリ装置であって、前記メモリストリングが、第1半導体層、及びメモリゲート絶縁膜を隔てて前記第1半導体層と接する第2導電層を含み、前記第1及び第2選択トランジスタが、それぞれ、前記第1半導体層の一端及び他端と接続する第2及び第3半導体層を含み、前記第2導電層が配置されない領域の前記第1半導体層と接する第4半導体層と、を含むことを特徴とする不揮発性メモリ装置。前記第1半導体層が、基板に対して垂直方向に延び一方向に配列される第1ないし第4柱部と、前記第1及び第2柱部の下端を接続させる第1接続部と、前記第3及び第4柱部の下端を接続させる第2接続部と、前記第2及び第3柱部の上端を接続させる第3接続部と、を含み、前記第2導電層が、前記メモリゲート絶縁膜を隔てて前記第1ないし第4柱部の側面を取り囲み、前記第2及び第3半導体層が、それぞれ、前記第1及び第4柱部上に配置され、前記第4半導体層が、前記第3接続部上に配置されることを特徴とする請求項1に記載の不揮発性メモリ装置。前記第2及び第3半導体層が、それぞれ自身の上部に形成された第1及び第2接合領域を含み、前記第1及び第4半導体層が、第1導電型を有し、前記第1及び第2接合領域が、前記第1導電型と相反する第2導電型を有することを特徴とする請求項1または2に記載の不揮発性メモリ装置。前記第1導電型が、P型であり、前記第2導電型が、N型であることを特徴とする請求項3に記載の不揮発性メモリ装置。前記第4半導体層のP型不純物濃度が、前記第1半導体層のP型不純物濃度より高いことを特徴とする請求項4に記載の不揮発性メモリ装置。前記第4半導体層の上部に配置される第1配線と、前記第2及び第3半導体層のうちの何れか一つの上部に配置され、前記第1配線と平行な方向に延びる第2配線と、前記第2及び第3半導体層のうち、他の何れか一つの上部にコンタクトを介在して配置され、前記第2配線と交差する方向に延びる第3配線と、をさらに含むことを特徴とする請求項1または2に記載不揮発性メモリ装置。前記第1及び第2接続部と接する第1導電層と、前記第1導電層と前記第1及び第2接続部との間に介在されるゲート絶縁膜と、をさらに含むことを特徴とする請求項2に記載の不揮発性メモリ装置。前記第3接続部と接する第3導電層と、前記第3導電層と前記第3接続部との間に介在されるゲート絶縁膜と、をさらに含むことを特徴とする請求項2に記載の不揮発性メモリ装置。前記メモリセルに対する消去動作時に、前記第4半導体層に消去電圧が印加されることを特徴とする請求項1または2に記載の不揮発性メモリ装置。前記消去電圧が、10Vないし25Vの範囲を有することを特徴とする請求項9に記載の不揮発性メモリ装置。直列に接続した複数のメモリセルを含むメモリストリングと、前記メモリストリングの両端部にそれぞれ接続する第1及び第2選択トランジスタと、を含む不揮発性メモリ装置の製造方法であって、第1半導体層、及びメモリゲート絶縁膜を隔てて前記第1半導体層と接する第2導電層を含む前記メモリストリングを形成するステップと、前記第1半導体層の一端及び他端とそれぞれ接続する第2及び第3半導体層と、前記第2導電層が配置されない領域の前記第1半導体層と接続する第4半導体層と、を形成するステップと、を含むことを特徴とする不揮発性メモリ装置の製造方法。前記メモリストリングの形成ステップが、基板に対して垂直方向に延び一方向に配列される第1ないし第4柱部と、前記第1及び第2柱部の下端を接続させる第1接続部と、前記第3及び第4柱部の下端を接続させる第2接続部と、前記第2及び第3柱部の上端を接続させる第3接続部と、を含む前記第1半導体層と、前記メモリゲート絶縁膜を隔てて、前記第1ないし第4柱部の側面を取り囲む前記第2導電層と、を形成するステップを含むことを特徴とする請求項11に記載の不揮発性メモリ装置の製造方法。ゲート絶縁膜を隔てて前記第1及び第2接続部と接する第1導電層を形成するステップをさらに含むことを特徴とする請求項12に記載の不揮発性メモリ装置の製造方法。ゲート絶縁膜を隔てて前記第3接続部と接する第3導電層を形成するステップをさらに含むことを特徴とする請求項12に記載の不揮発性メモリ装置の製造方法。前記第2ないし第4半導体層の形成ステップが、前記第2半導体層が前記第1柱部上に配置され、前記第3半導体層が前記第4柱部上に配置され、前記第4半導体層が前記第3接続部上に配置されるように行われることを特徴とする請求項12に記載の不揮発性メモリ装置の製造方法。前記第2ないし第4半導体層の形成ステップ後に、前記第2及び第3半導体層に選択的に不純物をドーピングして、第1及び第2接合領域を形成するステップをさらに含むことを特徴とする請求項11、12、または15のうちの何れか1項に記載の不揮発性メモリ装置の製造方法。前記第1及び第2接合領域の形成ステップが、前記第1及び第4半導体層の導電型と相反する導電型の不純物をドーピングすることを特徴とする請求項16に記載の不揮発性メモリ装置の製造方法。前記第2ないし第4半導体層の形成ステップ後に、前記第4半導体層上に第1配線を形成しながら、前記第2及び第3半導体層のうちの何れか一つの上に第1配線と平行な第2配線を形成するステップと、前記第1及び第2配線を覆う絶縁層を形成するステップと、前記絶縁層を貫通して前記第2及び第3半導体層のうち、他の一つと接続するコンタクトを形成するステップと、前記絶縁層上に前記コンタクトと接続しながら前記第1配線と交差する第3配線を形成するステップと、をさらに含むことを特徴とする請求項11または12に記載の不揮発性メモリ装置の製造方法。基板上に第1導電層を形成するステップと、2つ以上の溝を形成するために、前記第1導電層を選択的にエッチングするステップと、前記2つ以上の溝を埋め込んで、第1犠牲層パターンを形成するステップと、第1層間絶縁層及び第2導電層を交互に積層して、セルゲート構造物を形成するステップと、前記セルゲート構造物を選択的にエッチングして、一つの溝内の前記第1犠牲層パターンを露出させる第1及び第2チャネルホールと、前記一つの溝と隣接した溝内の前記第1犠牲層パターンを露出させる第3及び第4チャネルホールと、を形成するステップと、前記第1及び第2チャネルホールの下端を接続させる第1パイプチャネルホールと、前記第3及び第4チャネルホールの下端を接続させる他の第1パイプチャネルホールと、前記第2及び第3チャネルホールの上端を接続させる第2パイプチャネルホールと、を形成するステップと、前記第1ないし第4チャネルホール、前記2つの第1パイプチャネルホール及び前記第2パイプチャネルホールの内壁に沿ってメモリゲート絶縁膜を形成するステップと、前記第1ないし第4チャネルホール、前記2つの第1パイプチャネルホール及び前記第2パイプチャネルホール内に第1半導体層を形成するステップと、第2パイプチャネルホール内の第1半導体層上にこれと電気的に接続する第1配線を形成するステップと、を含むことを特徴とする不揮発性メモリ装置の製造方法。前記2つの第1パイプチャネルホール及び前記第2パイプチャネルホールの形成ステップが、前記第1ないし第4チャネルホールを第2犠牲層で埋め込むステップと、前記第1及び第2チャネルホール間、前記第2及び第3チャネルホール間、及び前記第3及び第4チャネルホール間の前記セルゲート構造物を最下部層の第1層間絶縁層が露出するまでエッチングして、第1ないし第3トレンチを形成するステップと、前記第1ないし第3トレンチを絶縁物質で埋め込むステップと、前記第1ないし第3トレンチが絶縁物質で埋め込まれた結果物上に第3導電層を形成するステップと、前記第3導電層を選択的にエッチングして、前記第1ないし第4チャネルホールに埋め込まれた前記第2犠牲層を露出させながら前記第2及び第3チャネルホール間の構造物を露出させる開口部を形成するステップと、前記開口部により露出する前記第2犠牲層及び前記第1犠牲層パターンを除去するステップと、を含むことを特徴とする請求項19に記載の不揮発性メモリ装置の製造方法。本発明は、上記のような従来技術の問題を解決するために提案されたものであって、その目的は、メモリセルのチャネル層が基板と直接接続されなくても基板ボディーのような機能を果たす層を提供することによって、F-Nトンネリング方式の消去動作を可能にする不揮発性メモリ装置及びその製造方法を提供することにある。そこで、上記の目的を達成するための本発明に係る不揮発性メモリ装置は、直列に接続した複数のメモリセルを含むメモリストリングと、前記メモリストリングの両端部にそれぞれ接続する第1及び第2選択トランジスタとを、含む不揮発性メモリ装置であって、前記メモリストリングが、第1半導体層、及びメモリゲート絶縁膜を隔てて前記第1半導体層と接する第2導電層を含み、前記第1及び第2選択トランジスタが、それぞれ、前記第1半導体層の一端及び他端と接続する第2及び第3半導体層を含み、前記第2導電層が配置されない領域の前記第1半導体層と接する第4半導体層と、を含む。また、上記の目的を達成するための本発明に係る不揮発性メモリ装置の製造方法は、直列に接続した複数のメモリセルを含むメモリストリングと、前記メモリストリングの両端部にそれぞれ接続する第1及び第2選択トランジスタと、を含む不揮発性メモリ装置の製造方法であって、第1半導体層、及びメモリゲート絶縁膜を隔てて前記第1半導体層と接する第2導電層を含む前記メモリストリングを形成するステップと、前記第1半導体層の一端及び他端とそれぞれ接続する第2及び第3半導体層と、前記第2導電層が配置されない領域の前記第1半導体層と接続する第4半導体層と、を形成するステップと、を含む。また、上記の目的を達成するための本発明に係る不揮発性メモリ装置の製造方法は、基板上に第1導電層を形成するステップと、2つ以上の溝を形成するために、前記第1導電層を選択的にエッチングするステップと、前記2つ以上の溝を埋め込んで、第1犠牲層パターンを形成するステップと、第1層間絶縁層及び第2導電層を交互に積層して、セルゲート構造物を形成するステップと、前記セルゲート構造物を選択的にエッチングして、一つの溝内の前記第1犠牲層パターンを露出させる第1及び第2チャネルホールと、前記一つの溝と隣接した溝内の前記第1犠牲層パターンを露出させる第3及び第4チャネルホールと、を形成するステップと、前記第1及び第2チャネルホールの下端を接続させる第1パイプチャネルホールと、前記第3及び第4チャネルホールの下端を接続させる他の第1パイプチャネルホールと、前記第2及び第3チャネルホールの上端を接続させる第2パイプチャネルホールと、を形成するステップと、前記第1ないし第4チャネルホール、前記2つの第1パイプチャネルホール及び前記第2パイプチャネルホールの内壁に沿ってメモリゲート絶縁膜を形成するステップと、前記第1ないし第4チャネルホール、前記2つの第1パイプチャネルホール及び前記第2パイプチャネルホール内に第1半導体層を形成するステップと、第2パイプチャネルホール内の第1半導体層上にこれと電気的に接続する第1配線を形成するステップと、を含む。本発明の不揮発性メモリ装置及びその製造方法によれば、メモリセルのチャネル層が基板と直接接続されなくても、基板ボディーのような機能を果たす層を提供することによって、F-Nトンネリング方式の消去動作を可能にする。以下では、本発明の最も好ましい実施形態が説明される。図面において、厚さと間隔は、説明の便宜のために表現されたものであって、実際の物理的厚さに比べて誇張されて図示されうる。本発明を説明するにあたって、本発明の要旨と無関係の公知の構成は省略されうる。各図面の構成要素に参照番号を付するにあたって、同じ構成要素に限っては、たとえ他の図面上に表示されても可能な限り同じ番号を有するようにしていることに留意すべきである。図2~図17は、本発明の一実施形態に係る3次元構造の不揮発性メモリ装置及びその製造方法を説明するための断面図及び平面図である。各B図は、平面図を示し、各A図は、各B図のX-X ́線及びY-Y ́線に沿う断面図である。特に、図17A及び図17Bは、本発明の一実施形態に係る3次元構造の不揮発性メモリ装置を示す断面図及び平面図で、図2~図16は、図17A及び図17Bの装置を製造するための中間工程ステップを示す図である。まず、図2~図17を参照して、本発明の一実施形態に係る不揮発性メモリ装置の製造方法を説明する。図2A及び図2Bに示すように、基板100上に第1パイプチャネルトランジスタのゲート電極を形成するための第1導電層110を形成する。基板100は、シリコン基板などのような半導体基板でありうる。第1導電層110は、例えば、不純物のドーピングされたポリシリコンを含むことができる。図3A及び図3Bに示すように、第1導電層110を選択的にエッチングして溝を形成し、この溝の内部を絶縁物質、例えば、窒化膜で埋め込むことによって、第1導電層110の内部に埋め込まれる第1犠牲層パターン115を形成する。第1犠牲層パターン115は、後述する第1パイプチャネルトランジスタのチャネルホールを形成するためのものであって、一方向、例えば、Y-Y ́方向の長軸と他方向、例えば、X-X ́方向の短軸を有するバー状を有する。以下では、説明の便宜のために、X-X ́方向を第1方向とし、Y-Y ́方向を第2方向とする。複数の第1犠牲層パターン115は、第1方向及び第2方向に沿ってマトリックス状に配列されるが、第2方向に沿って配列されながら互いに隣接した2つの第1犠牲層パターン115を一対の第1犠牲層パターン115とする。図4A及び図4Bに示すように、第1犠牲層パターン115及び第1導電層110上に垂直方向に積層される複数のメモリセルを形成するために、第1層間絶縁層120及び第2導電層125を交互に形成する。以下、説明の便宜のために、第1層間絶縁層120及び第2導電層125が交互に積層された構造物をセルゲート構造物CGSとする。ここで、第1層間絶縁層120は、複数層のメモリセル間を分離するためのものであって、例えば、酸化膜を含むことができる。第2導電層125は、メモリセルの制御ゲート電極を形成するためのものであって、例えば、不純物のドーピングされたポリシリコンを含むことができる。本実施形態では、4層の第2導電層125が示されているが、本発明がこれに限定されるものではない。図5A及び図5Bに示すように、セルゲート構造物CGSを選択的にエッチングして一対の第1犠牲層パターン115のうち、何れか一つの第1犠牲層パターン115を露出させる一対の第1及び第2チャネルホールH1、H2と他の一つの第1犠牲層パターン115を露出させる一対の第3及び第4チャネルホールH3、H4とを形成する。第1ないし第4チャネルホールH1、H2、H3、H4は、メモリセルのチャネルを形成するための空間である。また、一対のチャネルホール、すなわち、第1及び第2チャネルホールH1、H2または第3及び第4チャネルホールH3、H4は、一つの第1犠牲層パターン115上に配置されるものの、第1犠牲層パターン115の長軸方向に並べて配列される。次に、第1ないし第4チャネルホールH1、H2、H3、H4の内部に埋め込まれる第2犠牲層パターン130を形成する。第2犠牲層パターン130は、後述する第1ないし第3トレンチ形成工程図6A及び図6B参照において第2導電層125の損傷を防止するためのものである。第2犠牲層パターン130は、例えば、窒化膜を含むことができる。また、第2犠牲層パターン130は、第1ないし第4チャネルホールH1、H2、H3、H4を含む結果物上に窒化膜などの絶縁物質を蒸着した後、セルゲート構造物CGSの表面が露出するまで平坦化工程、例えば、CMPChemicalMechanicalPolishingを行うことで形成されることができる。図6A及び図6Bに示すように、第1チャネルホールH1と第2チャネルホールH2との間、第2チャネルホールH2と第3チャネルホールH3との間、及び第3チャネルホールH3と第4チャネルホールH4との間のセルゲート構造物CGSを選択的にエッチングして、セルゲート構造物CGS内に第1方向に延びるスリット状の第1ないし第3トレンチT1、T2、T3を形成する。ここで、第1トレンチT1は、一つの第1犠牲膜パターン115上に配置される一対の第1及び第2チャネルホールH1、H2の間に配置されるトレンチを示し、第3トレンチT3は、他の一つの第1犠牲膜パターン115上に配置される一対の第3及び第4チャネルホールH3、H4の間に配置されるトレンチを示し、第2トレンチT2は、一つの第1犠牲膜パターン115と他の一つの第1犠牲膜パターン115との間、すなわち、第2チャネルホールH2と第3チャネルホールH3との間に配置されるトレンチを示す。このとき、第1ないし第3トレンチT1、T2、T3を形成するためのセルゲート構造物CGSに対したエッチングは、最下部層の第1層間絶縁層120をエッチング停止膜とするものの、最下部層の第2導電層125が十分に分離されうるように、適切な過度エッチングで行われることができる。上記のような第1ないし第3トレンチT1、T2、T3の形成によってセルゲート構造物CGSに含まれる複数層の第2導電層125は、第2方向からチャネルホールH1、H2、H3またはH4別に互いに分離される。図7A及び図7Bに示すように、第1ないし第3トレンチT1、T2、T3内に埋め込まれる第3犠牲層パターン132を形成する。第3犠牲層パターン132は、例えば、窒化膜を含むことができる。また、第3犠牲層パターン132は、第1ないし第3トレンチT1、T2、T3を含む結果物上に窒化膜などの絶縁物質を蒸着した後、セルゲート構造物CGSの表面が露出するまで、平坦化工程、例えば、CMPを行うことによって形成されることができる。次に、第2及び第3犠牲層パターン130、132を含むセルゲート構造物CGS上に第2パイプチャネルトランジスタのゲート電極を形成するための第3導電層135を形成する。このような第3導電層135は、不純物のドーピングされたポリシリコンを含むことができる。このとき、第3導電層135は、第2パイプトランジスタのチャネルが形成される領域に対応する開口部、すなわち、第2パイプチャネルホールPH2を含む。第2パイプチャネルホールPH2は、第2犠牲層パターン130をそれぞれ露出させながら、進んで、一対の第1犠牲層パターン115のうち、何れか一つの第1犠牲層パターン115上に配置されながら他の一つの第1犠牲層パターン115と隣接した方向に配置される第2犠牲層パターン130、例えば、第2チャネルホールH2に埋め込まれる第2犠牲層パターン130と、前記他の一つの第1犠牲層パターン115上に配置されながら前記何れか一つの第1犠牲層パターン115と隣接した側に配置される第2犠牲層パターン130、例えば、第3チャネルホールH3に埋め込まれる第2犠牲層パターン130間の空間図7Bの領域Aを参照をさらに露出させるように形成される。図8A及び図8Bに示すように、第3導電層135により露出した第2犠牲層パターン130を除去し、それにより露出する第1犠牲層パターン115を除去する。第2犠牲層パターン130及び第1犠牲層パターン115の除去工程は、ウェットエッチングを利用して行われる。第2犠牲層パターン130及び第1犠牲層115が、例えば窒化膜を含む場合、リン酸などを含むエッチング溶液を利用してウェットエッチングを行うことができる。それにより、第2犠牲層パターン130が除去されて第1ないし第4チャネルホールH1、H2、H3、H4が開放される。また、第1犠牲層パターン115が除去されて第1パイプチャネルトランジスタのチャネルを形成するための空間、すなわち、第1パイプチャネルホールPH1が形成される。本工程結果、第1及び第2チャネルホールH1、H2は、自身の下部に配置された第1パイプチャネルホールPH1によって互いに接続され、第3及び第4チャネルホールH3、H4は、自身の下部に配置された第1パイプチャネルホールPH1によって互いに接続される。第2及び第3チャネルホールH2、H3は、自身の上部に配置された第2パイプチャネルホールPH2によって互いに接続される。すなわち、第1ないし第4チャネルホールH1、H2、H3、H4、第1パイプチャネルホールPH1及び第2パイプチャネルホールPH2は、互いに接続され、全体的にWと類似の形状を有する。図9A及び図9Bに示すように、第1ないし第4チャネルホールH1、H2、H3、H4、第1パイプチャネルホールPH1及び第2パイプチャネルホールPH2の内壁に沿ってメモリゲート絶縁膜140を形成し、メモリゲート絶縁膜140上にメモリセルのチャネル及び、第1及び第2パイプチャネルトランジスタのチャネルとして利用される第1半導体層145を形成する。メモリゲート絶縁膜140は、電荷遮断膜、電荷トラップ膜及びトンネル絶縁膜を順次蒸着して形成されることができる。ここで、トンネル絶縁膜は、電荷トンネリングのためのものであって、例えば、酸化膜からなりえ、電荷トラップ膜は、電荷をトラップさせてデータを格納するためのものであって、例えば、窒化膜からなりえ、電荷遮断膜は、電荷トラップ膜内の電荷が外部に移動することを遮断するためのものであって、例えば、酸化膜からなりえ、すなわち、メモリゲート絶縁膜140は、ONOOxide-Nitride-Oxideの三重膜構造を有することができる。かかるメモリゲート絶縁膜140は、メモリセルのゲート電極及びチャネルとしてそれぞれ利用される第2導電層125及び第1半導体層145の間では、第2導電層125と第1半導体層145とを電気的に絶縁させながら電荷をトラップして、実質的にデータを格納する機能を果たすことができる。また、メモリゲート絶縁膜140は、第1パイプチャネルトランジスタのゲート電極及びチャネルとしてそれぞれ利用される第1導電層110及び第1半導体層145の間または第2パイプチャネルトランジスタのゲート電極及びチャネルとしてそれぞれ利用される第3導電層135及び第1半導体層145の間では、これらを絶縁させるゲート絶縁膜としての機能を果たすことができる。第1半導体層145は、メモリゲート絶縁膜140に沿ってポリシリコンなどの半導体物質を蒸着することで形成されることができる。このとき、第1半導体層145は、第1導電型を有することができ、第1導電型は、例えば、P型でありうる。本実施形態では、第1半導体層145がメモリゲート絶縁膜140の形成された第1ないし第4チャネルホールH1、H2、H3、H4、第1パイプチャネルホールPH1及び第2パイプチャネルホールPH2を埋め込む厚さに形成されているが、本発明がこれに限定されるものではない。他の実施形態では、第1半導体層145がメモリゲート絶縁膜140が形成された第1ないし第4チャネルホールH1、H2、H3、H4、第1パイプチャネルホールPH1及び第2パイプチャネルホールPH2を埋め込まない薄い厚さに形成されることもできる。結局、第1半導体層145は、第1ないし第4チャネルホールH1、H2、H3、H4内にそれぞれ形成されて柱状を有する部分以下、第1ないし第4柱部と、第1パイプチャネルホールPH1内に形成されて前記第1及び第2柱部の下端と前記第3及び第4柱部の下端とをそれぞれ接続させる部分以下、第1及び第2接続部と、第2パイプチャネルホールPH2内に形成されながら前記第1及び第4柱部のそれぞれの上部に配置される柱状の部分以下、第5及び第6柱部と、第2パイプチャネルホールPH2内に形成されながら前記第2及び第3柱部の上端を接続させる部分以下、第3接続部を含み、それにより全体的にWと類似の形状を有する。ここで、前記第1ないし第4柱部は、メモリセルのチャネルとして利用され、前記第1及び第2接続部は、第1パイプチャネルトランジスタのチャネルとして利用され、前記第3接続部、第5柱部及び第6柱部は、第2パイプチャネルトランジスタのチャネルとして利用されることができる。本工程結果、基板100上には、第1半導体層145の第1及び第2接続部、第1及び第2接続部の側面及び下面を取り囲む第1導電層110、第1及び第2接続部と第1導電層110との間に介在されるメモリゲート絶縁膜140を含む第1パイプチャネルトランジスタが形成される。第1パイプチャネルトランジスタ上には、第1半導体層145の第1ないし第4柱部、前記第1ないし第4柱部のそれぞれに沿って積層されながら前述した第1ないし第3トレンチT1、T2、T3によって第1ないし第4柱部別に分離される複数層の第2導電層125、第1ないし第4柱部と第2導電層125との間に介在されるメモリゲート絶縁膜140を含む複数層のメモリセルが形成される。以下、第1ないし第4柱部のそれぞれに沿って積層された複数層のメモリセルを第1ないし第4垂直ストリングとする。本実施形態において第1ないし第4垂直ストリングのそれぞれは、4層のメモリセルを含むことができるが、本発明がこれに限定されるものではない。第1ないし第4垂直ストリングは、前記第1ないし第3接続部によって接続されるので、結局第1ないし第4垂直ストリングは、全体的に直列に接続されて一つのメモリストリングを構成する。本実施形態において一つのメモリストリングは、16個のメモリセルを含むことができる。複数層のメモリセル上には、第1半導体層145の第3接続部及び第5及び第6柱部と、第3接続部及び第5及び第6柱部の側面を取り囲む第3導電層135と、第3接続部及び第5及び第6柱部と第3導電層135との間に介在されるメモリゲート絶縁膜140を含む第2パイプチャネルトランジスタが形成される。前記第1ないし第4垂直ストリングの接続は、第1及び第2パイプチャネルトランジスタによって制御されうる。すなわち、第1及び第2垂直ストリングの接続と、第3及び第4垂直ストリングの接続は、第1パイプチャネルトランジスタによって制御され、第2及び第3垂直ストリングの接続は、第2パイプチャネルトランジスタによって制御されうる。図10A及び図10Bに示すように、図9A及び図9Bの工程結果物上に、第1及び第2選択トランジスタを形成するために、第2層間絶縁層150、第4導電層155及び第2層間絶縁層150を順次形成する。以下、説明の便宜のために第2層間絶縁層150、第4導電層155及び第2層間絶縁層150の積層構造物を選択ゲート構造物SGSとする。第4導電層155は、第1及び第2選択トランジスタのゲート電極を形成するためのものであって、例えば、不純物のドーピングされたポリシリコンを含むことができる。第2層間絶縁層150は、第4導電層155をその上部及び下部構造と絶縁させるためのものであって、例えば、酸化膜を含むことができる。図11A及び図11Bに示すように、選択ゲート構造物SGSを選択的にエッチングして、第1半導体層145の第5柱部を露出させる第5チャネルホールH5と、第1半導体層145の第6柱部を露出させる第6チャネルホールH6とを形成する。第5及び第6チャネルホールH5、H6は、それぞれ第1及び第2選択トランジスタのチャネルが形成される領域である。同時にまたは時間間隔をおいて、選択ゲート構造物SGSを選択的にエッチングして、第1半導体層145の第3接続部を露出させる第4トレンチT4を形成する。第4トレンチT4は、第3接続部のうちでも第2チャネルホールH2内の第2柱部と第3チャネルホールH3内の第3柱部との間を露出させることができる。第4トレンチT4は、後述する第4半導体層が形成される領域である。本実施形態では、第4トレンチT4がホール状を有すると示されているが、本発明がこれに限定されるものではなく、他の実施形態で第4トレンチT4は、第3接続部、例えば、第3接続部のうち、第2柱部及び第3柱部の間を露出させながら第1方向に延びるライン状を有することもできる。図12A及び図12Bに示すように、第5及び第6チャネルホールH5、H6と第4トレンチT4の側壁にゲート絶縁膜160を形成し、ゲート絶縁膜160の形成された第5及び第6チャネルホールH5、H6と第4トレンチT4の内部に埋め込まれる半導体層165A、165B、165Cを参照とを形成する。半導体層の形成は、第5及び第6チャネルホールH5、H6と第4トレンチT4とを含む結果物上にポリシリコンなどの半導体物質を蒸着し平坦化工程、例えば、CMPを行う方式からなることができる。以下、第5及び第6チャネルホールH5、H6と第4トレンチT4の内部に埋め込まれる半導体層をそれぞれ第2ないし第4半導体層165A、165B、165Cとする。第2ないし第4半導体層165A、165B、165Cは、第1半導体層145と同じ導電型、すなわち、前記第1導電型を有することができ、前記第1導電型は、例えば、P型でありうる。ここで、第5及び第6チャネルホールH5、H6にそれぞれ埋め込まれる第2及び第3半導体層165A、165Bは、第1及び第2選択トランジスタのチャネルとして利用されることができる。また、第4トレンチT4に埋め込まれる第4半導体層165Cは、メモリストリングのチャネルとして利用される第1半導体層145に直接接続されることによって、第1半導体層145に所定の電圧を印加できるノードとして作用できる。言い換えれば、第4半導体層165Cは、ウェルピックアップ領域などが形成される基板ボディーのような機能を果たすことができる。したがって、第4半導体層165Cに消去電圧を印加することによって、データを消去する動作が行われうる。前述したように、第4半導体層165の導電型がP型で、特に第1半導体層145に比べて高濃度でドーピングされたP型不純物を含む場合、第4半導体層165は、複数のメモリセルに格納されたデータを消去する消去動作時に第1半導体層145に正孔を供給することによって、F-Nトンネリング方式の消去動作を可能にする。ゲート絶縁膜160は、第2及び第3半導体層165A、165Bと第4導電層155との間及び第4半導体層と第4導電層155との間にそれぞれ介在されて、これらを電気的に絶縁させる。図13A及び図13Bに示すように、第1及び第2選択トランジスタと第4半導体層165Cとを分離させるために、第2及び第4半導体層165A、165Cの間と第3及び第4半導体層165B、165Cの間の選択ゲート構造物SGSを選択的にエッチングして、第1方向に延びるトレンチを形成した後、このトレンチ内部に埋め込まれる第1絶縁層170を形成する。結果的に、第1絶縁層170は、第1方向に延びるライン状を有しながら、第2及び第4半導体層165A、165Cの間と第3及び第4半導体層165B、165Cの間の選択ゲート構造物SGS内に配置される。本工程結果、第2パイプチャネルトランジスタ上には、第2半導体層165A、第2半導体層165Aの側面を取り囲みながら第1方向に延びる第4導電層155及び第2半導体層165Aと第4導電層155との間に介在されるゲート絶縁膜160を含み、メモリストリングの一端に接続される第1選択トランジスタと、第3半導体層165B、第3半導体層165Bの側面を取り囲みながら第1方向に延びる第4導電層155及び第3半導体層165Bと第4導電層155との間に介在されるゲート絶縁膜160を含み、メモリストリングの他端に接続する第2選択トランジスタが配置される。第1及び第2選択トランジスタの間には、前述した第4半導体層165Cが配置され、これらは、全部第1絶縁層170によって互いに分離される。以下では、説明の便宜のために第1選択トランジスタをドレイン選択トランジスタとし、第2選択トランジスタをソース選択トランジスタとする。しかしながら、他の実施形態では、これと反対であっても良い。図14A及び図14Bに示すように、第1及び第2選択トランジスタのチャネルとして利用される第2及び第3半導体層165A、165Bに選択的に不純物をドーピングして、第2及び第3半導体層165A、165Bの上部にそれぞれ第1及び第2接合領域180A、180Bを形成する。本実施形態において第1接合領域180Aは、ドレイン領域で、第2接合領域180Bは、ソース領域でありうるが、本発明がこれに限定されるものではなく、これと反対であってもよい。ここで、第1及び第2接合領域180A、180Bは、第1及び第4半導体層145、165Cの導電型と相反する第2導電型を有することができ、第2導電型は、例えば、N型でありうる。図15A及び図15Bに示すように、図14A及び図14Bの結果物を覆う第2絶縁層185を形成し、これを選択的にエッチングして第3及び第4半導体層165B、165Cをそれぞれ露出させながら第1方向に延びるトレンチを形成した後、このトレンチの内部を導電物質で埋め込むことによって、第1方向に配列される第4半導体層165Cと接続されながら第1方向に延びる第1配線190と、第1方向に配列される第3半導体層165Bの上部の第2接合領域180Bと接続されながら、第1方向に延びる第2配線195を形成する。ここで、第1配線190は、基板ボディーのような機能を果たす第4半導体層165Cに所定のボディー電圧を印加するための配線でありえ、特に、前述した消去動作に用いられる消去電圧を印加するための配線でありうる。このような消去電圧は、相対的に高電圧であって、例えば、10~25Vでありうる。第2配線195は、第2接合領域180Bに接続する配線であって、第2接合領域180Bがソース領域である場合、第2配線195は、ソースラインでありうる。図16A及び図16Bに示すように、図15A及び図15Bの結果物を覆う第3絶縁層200を形成し、これを選択的にエッチングして第2半導体層165Aの上部の第1接合領域180Aをそれぞれ露出させるコンタクト孔を形成した後、このコンタクト孔の内部を導電物質で埋め込むことによって、第1接合領域180Aと電気的に接続されるコンタクト205を形成する。第1接合領域180Aがドレイン領域である場合、コンタクト205は、ドレインコンタクトでありうる。図17A及び図17Bに示すように、第3絶縁層200上にコンタクト205と接続されながら第2方向に延びる第3配線210を形成する。コンタクト205がドレインコンタクトである場合、第3配線210は、例えば、ビットラインでありうる。以下、図17A及び図17Bを再度参照して、本発明の一実施形態に係る不揮発性メモリ装置について説明する。本実施形態の装置は、前述した図2~図16の工程によって製造されうるが、本発明がこれに限定されるものではなく、他の工程ステップによっても本実施形態の装置が製造されうる。本装置の構成要素及び役割は、前述した製造方法の説明で既に説明されたので、本装置の説明は、簡略にする。図17A及び図17Bに示すように、本発明の一実施形態に係る不揮発性メモリ装置は、基板100と、基板100の上部に配置され第1半導体層145及びメモリゲート絶縁膜140を隔てて第1半導体層145と接する複数の第2導電層125を含むメモリストリングと、前記メモリストリングの一端に接続され第2半導体層165A及びゲート絶縁膜160を隔てて第2半導体層165Aと接する第4導電層155を含む第1選択トランジスタと、前記メモリストリングの他端に接続され第3半導体層165B及びゲート絶縁膜160を隔てて第3半導体層165Bと接する第4導電層155を含む第2選択トランジスタと、第1及び第2選択トランジスタの間に配置され第1半導体層145の中で複数の第2導電層125が配置されない領域の第1半導体層145に接続される第4半導体層165Cを含む。さらに具体的に、第1半導体層145は、第1ないし第4チャネルホールH1、H2、H3、H4内にそれぞれ形成されて基板100に対して垂直方向に延びながら第2方向に配列される第1ないし第4柱部と、前記第1及び第2柱部の下端を接続させる第1接続部と、前記第3及び第4柱部の下端を接続させる第2接続部と、前記第2及び第3柱部の上端を接続させる第3接続部とを含むことができる。第1及び第2接続部は、前述した第1パイプチャネルホールPH1内に形成されることができ、第3接続部は、前述した第2パイプチャネルホールPH2内に形成されることができる。また、前記第1及び第4柱部のそれぞれの上部には、第2パイプチャネルホールPH2内に形成される第5及び第6柱部が配置されることができる。メモリゲート絶縁膜140は、前記第1ないし第4柱部の側面を取り囲むように配置されることができる。進んで、メモリゲート絶縁膜140は、前記第1ないし第3接続部と第5及び第6柱部とを取り囲むように配置されることができる。複数の第2導電層125は、メモリゲート絶縁膜140を隔てて第1ないし第4柱部の側面を取り囲みながら第1方向に延び、第1ないし第3トレンチT1、T2、T3によって第2方向から互いに分離されうる。ここで、第1ないし第4柱部のそれぞれを取り囲む第2導電層125は、第1層間絶縁層120を隔てて複数の層で積層できる。第1半導体層145の第1及び第5柱部上には、これと整列される第1選択トランジスタの第2半導体層165Aが配置され、第4及び第6柱部上には、これと整列される第2選択トランジスタの第3半導体層165Bが配置されることができる。第1半導体層145の第3接続部上には、第4半導体層165Cが配置されることができる。なお、本実施形態の装置は、メモリゲート絶縁膜140を隔てて第1及び第2接続部を取り囲む第1導電層110をさらに含むことができ、それにより、前記メモリストリングの下部に第1パイプチャネルトランジスタが配置されることができる。また、メモリゲート絶縁膜140を隔てて第3接続部、第5及び第6柱部と接する第3導電層135をさらに含むことができ、それにより、前記メモリストリングの上部に第2パイプチャネルトランジスタが配置されることができる。また、第2及び第3半導体層165A、165Bは、それぞれ自身の上部に形成された第1及び第2接合領域180A、180Bをさらに含むことができる。第1及び第2接合領域180A、180Bは、それぞれドレイン領域及びソース領域でありうる。第1及び第2接合領域180A、180B上には、それぞれ互いに交差する方向に延びる第2配線195及び第3配線210が配置される。このとき、第2及び第3配線195、210の延長方向が互いに交差するので、第2及び第3配線195、210は、互いに異なる層に配置されなければならない。したがって、第2及び第3配線195、210のうち、何れか一つの配線、例えば、第3配線195は、コンタクト205を隔てて第1接合領域180A上に配置される。また、第4半導体層165C上には、第2配線195と平行な方向に延びる第1配線190が配置される。以上説明した本発明の一実施形態に係る不揮発性メモリ装置及びその製造方法によれば、メモリセルのチャネル層と直接接続されて基板ボディーのような機能を果たす層、すなわち、前記第4半導体層165Cを提供することによって、F-N方式の消去動作を可能にし、それによって消去動作速度等不揮発性メモリ装置の動作特性を改善できる。なお、本発明は、上記の実施形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。