第1導電型基板1と、前記第1導電型基板1上に形成された第1導電型のドリフト層2と、前記ドリフト層2上に形成された第2導電型層3と、前記第2導電型層3上に形成された第1導電型層4とを有する炭化珪素からなる半導体基板5と、前記半導体基板5のうちのトランジスタセル領域R1に形成されたトランジスタと、前記トランジスタセル領域の外周を囲む外周耐圧構造領域R2に形成された外周耐圧構造とを有し、前記外周耐圧構造領域R2に備えられた外周耐圧構造は、前記トランジスタセル領域R1の外周を囲むように形成され、前記第1導電型層4と前記第2導電型層3よりも深く、前記ドリフト層2に達する第1凹部17と、前記第1凹部17の内周側の側面の位置において、前記トランジスタ領域R1の外周を囲むように形成された第1トレンチ13、45と、前記第1トレンチ13、45内に埋め込まれ、前記第1凹部17の側面を構成する第2導電型埋込層15、46を含む電界緩和構造と、を有した構成とされていることを特徴とする炭化珪素半導体装置。前記第1導電型層4の厚みよりも深く、前記トランジスタセル領域R1の外周を囲むように形成された第2凹部16を有し、前記第1凹部17は、前記第2凹部16よりも前記トランジスタセル領域R1の外周側に形成され、前記第2凹部16よりも深く形成されており、前記第1トレンチ13、45は、前記第2凹部16と前記第1凹部17の境界位置に形成されていることを特徴とする請求項1に記載の炭化珪素半導体装置。前記第2凹部16の底面のうち前記第1凹部17側と、前記第1凹部17の底面のうちの前記第2凹部16側には、前記第2導電型埋込層15、46に接続される第2導電型層18、19が形成され、これらの接続構造により構成される第2導電型リサーフ層20によって前記電界緩和構造が構成されていることを特徴とする請求項2に記載の炭化珪素半導体装置。前記第1トレンチ13、45は、前記第2凹部16と前記第1凹部17との境界位置から更に外周側にも複数本形成され、前記第1トレンチ13、45それぞれに前記第2導電型埋込層15、46が備えられており、複数の前記第1トレンチ13、45内に備えられた前記第2導電型埋込層15、46により構成されるガードリング構造によって前記電界緩和構造が構成されていることを特徴とする請求項2に記載の炭化珪素半導体装置。前記第2凹部16と前記第1凹部17との境界位置よりも内側にも形成され、前記第1トレンチ13、45それぞれに前記第2導電型埋込層15、46が備えられており、複数の前記第1トレンチ13、45内に備えられた前記第2導電型埋込層15、46により構成されるガードリング構造によって前記電界緩和構造が構成されていることを特徴とする請求項2または4に記載の炭化珪素半導体装置。前記ガードリング構造を構成する前記第1トレンチ13、45は、前記トランジスタセル領域R1の外周方向に向かうに連れて幅が狭くされていることを特徴とする請求項4または5に記載の炭化珪素半導体装置。前記トランジスタセル領域R1は、前記第2導電型層3を第1ゲート領域とすると共に前記第1導電型層4をソース領域とし、前記第1導電型層4および第2導電型層3を貫通して前記ドリフト層2まで達する第2トレンチ6と、前記第2トレンチ6の内壁上にエピタキシャル成長によって形成された第1導電型のチャネル層7と、前記チャネル層7の上に形成された第2導電型の第2ゲート領域8と、前記第1導電型層4に電気的に接続されたソース電極10と、前記第1導電型基板1に電気的に接続されたドレイン電極12とを有し、前記第1ゲート領域3と前記第2ゲート領域8の少なくとも一方の電位を制御することにより、ソース-ドレイン間の電流を制御するJFETが形成されていることを特徴とする請求項1ないし6のいずれか1つに記載の炭化珪素半導体装置。前記第1トレンチ13と前記第2トレンチ6が同じ深さとされ、前記第1トレンチ13には、第1導電型埋込層14を介して前記第2導電型埋込層15が形成されていることを特徴とする請求項7に記載の炭化珪素半導体装置。前記トランジスタセル領域R1は、前記第2導電型層3をベース領域とすると共に前記第1導電型層4をソース領域とし、前記ソース領域と前記ドリフト層との間に位置する前記ベース領域の表面に形成されたゲート絶縁膜40と、前記ゲート絶縁膜40の表面に形成されたゲート電極41と、前記第1導電型層4に電気的に接続されたソース電極10と、前記第1導電型基板1に電気的に接続されたドレイン電極12と、前記第1導電型層4および第2導電型層3を貫通して前記ドリフト層2まで達する第2トレンチ42と、前記第2トレンチ42内に埋め込まれた第2導電型のディープ層43とを有し、前記ゲート電極41の電位を制御することにより、ソース-ドレイン間の電流を制御するMOSFETが形成されていることを特徴とする請求項1ないし6のいずれか1つに記載の炭化珪素半導体装置。前記第1トレンチ45と前記第2トレンチ42が同じ深さとされていることを特徴とする請求項9に記載の炭化珪素半導体装置。前記トランジスタセル領域R1には、前記第1導電型層4および前記第2導電型層3を貫通して前記ドリフト層2まで達するトレンチ6が形成され、該トレンチ内6に前記ゲート絶縁膜40および前記ゲート電極41が形成されることで、前記MOSFETがトレンチゲート構造とされており、該トレンチゲート構造における前記トレンチ6よりも前記第2トレンチ42の深さが深くされていることを特徴とする請求項9または10に記載の炭化珪素半導体装置。第1導電型基板1と、前記第1導電型基板1上に形成された第1導電型のドリフト層2と、前記ドリフト層2上に形成された第2導電型層3と、前記第2導電型層3上に形成された第1導電型層4とを有する炭化珪素からなる半導体基板5と、前記半導体基板5のうちのトランジスタセル領域R1に形成されたトランジスタと、前記トランジスタセル領域の外周を囲む外周耐圧構造領域R2に形成された外周耐圧構造とを有してなる炭化珪素半導体装置の製造方法であって、前記半導体基板5を用意する工程と、前記外周耐圧構造領域R2に前記トランジスタ領域R1の外周を囲む第1トレンチ13、45を形成する工程と、前記第1トレンチ13、45内に埋め込まれる第2導電型埋込層15、46を形成する工程と、前記トランジスタセル領域R1の外周を囲むように、前記第1導電型層4と前記第2導電型層3よりも深く、前記ドリフト層2に達する第1凹部17を形成する工程とを含み、前記第1凹部17を形成する工程では、前記第1トレンチ13、45が前記第1凹部17の内周側の側面となる場所に位置し、前記第1凹部17の側面が第2導電型埋込層15、46にて構成されるようにすることで、前記第2導電型埋込層15、46を含む電界緩和構造を構成することを特徴とする炭化珪素半導体装置の製造方法。前記第1導電型層4の厚みよりも深く、前記トランジスタセル領域R1の外周を囲むように第2凹部16を形成する工程を含み、前記第1凹部17を形成する工程では、前記第1トレンチ13、45が前記第2凹部16と前記第1凹部17との境界位置に位置し、前記第2凹部16と前記第1凹部17との境界位置における前記第1凹部17の側面が第2導電型埋込層15、46にて構成されるようにすることで、前記第2導電型埋込層15、46を含む電界緩和構造を構成することを特徴とする請求項12に記載の炭化珪素半導体装置の製造方法。前記第2凹部16を形成する工程および前記第1凹部17を形成する工程の後に、基板表面にマスク32を形成し、該マスク32を用いて基板法線方向から第2導電型不純物をイオン注入することにより、前記第2凹部16の底面のうち前記第1凹部17側と、前記第1凹部17の底面のうちの前記第2凹部16側に、前記第2導電型埋込層15、46に接続される第2導電型層18、19を形成し、これらの接続構造により第2導電型リサーフ層20を構成することによって前記電界緩和構造を構成することを特徴とする請求項13に記載の炭化珪素半導体装置の製造方法。前記第1トレンチ13、45を形成する工程では、前記第2凹部16と前記第1凹部17との境界位置から更に外周側にも前記第1トレンチ13、45を複数本形成し、前記第2導電型埋込層15、46を形成する工程では、前記第1トレンチ13、45それぞれに前記第2導電型埋込層15、46が形成されるようにすることで、複数の前記第1トレンチ13、45内に備えられた前記第2導電型埋込層15、46により構成されるガードリング構造によって前記電界緩和構造が構成されるようにすることを特徴とする請求項12に記載の炭化珪素半導体装置の製造方法。前記第1トレンチ13、45を形成する工程では、前記第2凹部16と前記第1凹部17との境界位置よりも内側にも前記第1トレンチ13、45を形成し、前記第1トレンチ13、45それぞれに前記第2導電型埋込層15、46が形成されるようにすることで、複数の前記第1トレンチ13、45内に備えられた前記第2導電型埋込層15、46により構成されるガードリング構造によって前記電界緩和構造が構成されるようにすることを特徴とする請求項12または15に記載の炭化珪素半導体装置の製造方法。前記第1トレンチ13、45を形成する工程は、複数の前記トレンチ13、45が前記トランジスタセル領域R1の外周方向に向かうに連れて幅が狭くなるようにすることを特徴とする請求項15または16に記載の炭化珪素半導体装置の製造方法。前記トランジスタセル領域R1において、前記第1導電型層4および第2導電型層3を貫通して前記ドリフト層2まで達する第2トレンチ6を形成する工程と、前記第2トレンチ6の内壁上にエピタキシャル成長によって第1導電型のチャネル層7を形成する工程と、前記チャネル層7の上に第2導電型の第2ゲート領域8を形成する工程と、前記第1導電型層4に電気的に接続されるソース電極10を形成する工程と、前記第1導電型基板1に電気的に接続されるドレイン電極12を形成する工程とを有し、前記第2導電型層3を第1ゲート領域とすると共に前記第1導電型層4をソース領域として、前記第1ゲート領域3と前記第2ゲート領域8の少なくとも一方の電位を制御することにより、ソース-ドレイン間の電流を制御するJFETを形成することを特徴とする請求項12ないし17のいずれか1つに記載の炭化珪素半導体装置の製造方法。前記第1トレンチ13に第1導電型埋込層14を形成する工程を有し、前記第2導電型埋込層15を形成する工程を前記第1トレンチ13に前記第1導電型埋込層14を形成した後に行い、前記第1トレンチ13を形成する工程と前記第2トレンチ6を形成する工程とを同時に行い、前記第1導電型埋込層14を形成する工程と前記チャネル層7を形成する工程とを同時に行い、前記第2導電型埋込層15を形成する工程と前記第2ゲート領域8を形成する工程を同時に行うことを特徴とする請求項18に記載の炭化珪素半導体装置の製造方法。前記トランジスタセル領域R1において、前記第1導電型層4および第2導電型層3を貫通して前記ドリフト層2まで達する第2トレンチ42を形成する工程と、前記第2トレンチ42内に埋め込まれる第2導電型のディープ層43を形成する工程と、前記第2導電型層3をベース領域とすると共に前記第1導電型層4をソース領域として、前記ソース領域と前記ドリフト層との間に位置する前記ベース領域の表面にゲート絶縁膜40を形成する工程と、前記ゲート絶縁膜40の表面にゲート電極41を形成する工程と、前記第1導電型層4に電気的に接続されるソース電極10を形成する工程と、前記第1導電型基板1に電気的に接続されるドレイン電極12を形成する工程とを有し、前記ゲート電極41の電位を制御することにより、ソース-ドレイン間の電流を制御するMOSFETを形成することを特徴とする請求項12ないし17のいずれか1つに記載の炭化珪素半導体装置の製造方法。前記第1トレンチ45を形成する工程と前記第2トレンチ42を形成する工程を同時に行い、前記第2導電型埋込層46を形成する工程と前記ディープ層43を形成する工程を同時に行うことを特徴とする請求項20に記載の炭化珪素半導体装置の製造方法。前記トランジスタセル領域R1において、前記第1導電型層4および前記第2導電型層3を貫通して前記ドリフト層2まで達するトレンチ6を形成する工程を有し、該トレンチ内6に前記ゲート絶縁膜40および前記ゲート電極41を形成することで、前記MOSFETをトレンチゲート構造とし、該トレンチゲート構造における前記トレンチ6よりも前記第2トレンチ42の深さが深くなるようにすることを特徴とする請求項20または21に記載の炭化珪素半導体装置の製造方法。上記のようなSiC半導体装置に外周耐圧構造を構成する場合、JFETが形成されるトランジスタセル領域の周囲を囲む外周領域に凹部を形成することでメサ構造を構成し、凹部の境界位置においてP型リサーフ層やP型ガードリング層などを形成することが考えられる。これらP型リサーフ層やP型ガードリング層は凹部を形成した後に、選択的にP型不純物をイオン注入することによって形成されるが、次のような問題が発生する。この問題について、図18を参照して説明する。図18は、外周耐圧構造としてP型リサーフ層の形成工程を示した断面図である。この図に示すように、N型SiC基板J1上に、N型ドリフト層J2とP型の第1ゲート領域J3およびN型ソース領域J4を順に形成したのち、これらを貫通するトレンチJ5を形成し、このトレンチJ5内にN型チャネル層J6およびP型の第2ゲート領域J7を形成することでJFETの基本構造を構成する。続いて、マスクを用いた選択エッチングによってN型ソース領域J3よりも深い凹部J8を形成したのち、さらに異なるマスクを用いた選択エッチングによって第1ゲート領域J3よりも深い凹部J9をする。そして、P型不純物を選択的にイオン注入することで、P型リサーフ層J10を形成する。このとき、P型リサーフ層J10を形成するためのP型不純物のイオン注入は、図18aに示すように基板表面に対する法線方向から行う場合と、図18bに示すように基板表面に対する法線方向に対して所定角度傾斜した角度で行う斜めイオン注入により行う場合が考えられる。しかしながら、基板表面に対する法線方向からイオン注入を行う場合には、P型リサーフ層J10が凹部J9の側面および側面と底面との境界となるコーナ部には形成されない。このため、凹部J9の側面に第1ゲート領域J3とp型リサーフ層J10が離間され、オフ時のドレイン耐圧が例えば400V以下に大幅に低下することになる。つまり、凹部J9のコーナ部にP型リサーフ層J10が存在しないために、この部分に電界集中が発生し、ドレイン耐圧を低下させる。一方、斜めイオン注入により行う場合には、P型リサーフ層J10が凹部J9の側面やコーナ部にも形成されることになるため、オフ時のドレイン耐圧を例えば1300V程度まで向上させることが可能となる。ところが、JFETが形成されたトランジスタセル領域を中心として、斜めイオン注入を4方向から順番に行う必要があるため、イオン注入工程が煩雑となって時間が掛かることになり、引いては装置製造コストを増大させることになる。なお、ここでは外周耐圧構造としてP型リサーフ層J10を形成する場合について説明したが、P型リサーフ層J10に限らず、P型ガードリングを形成する場合にも、同様のことが言える。本発明は上記点に鑑みて、斜めイオン注入を行わなくても、JFETなどが形成されるトランジスタセル領域の外周を囲む外周耐圧構造を形成でき、かつ、高いドレイン耐圧を得ることができる構造のSiC半導体装置およびその製造方法を提供することを目的とする。上記目的を達成するため、請求項1に記載の発明では、外周耐圧構造領域R2に備えられた外周耐圧構造は、トランジスタセル領域R1の外周を囲むように形成され、第1導電型層4と第2導電型層3よりも深く、ドリフト層2に達する第1凹部17と、第1凹部17の内周側の側面の位置において、トランジスタ領域R1の外周を囲むように形成された第1トレンチ13、45と、第1トレンチ13、45内に埋め込まれ、第1凹部17の側面を構成する第2導電型埋込層15、46を含む電界緩和構造と、を有した構成とされていることを特徴としている。このように、第1凹部17の側面を第2導電型埋込層15、46で構成した電界緩和構造を備えることで、側面と底面との境界となるコーナ部での電界集中が緩和され、ブレークダウン位置を第1凹部17の底面におけるドリフト層2にシフトできるため、電界緩和を行うことが可能となる。したがって、ドレイン耐圧を向上させることが可能となる。そして、このような構造の第2導電型埋込層15、46は、第1トレンチ13、45に対して埋め込まれることで形成されることから、斜めイオン注入を行わなくても形成できる。これにより、斜めイオン注入を行わなくても、トランジスタセル領域R1の外周を囲む外周耐圧構造を形成でき、かつ、高いドレイン耐圧を得ることが可能となる。請求項2に記載の発明では、第1導電型層4の厚みよりも深く、トランジスタセル領域R1の外周を囲むように形成された第2凹部16を有し、第1凹部17は、第2凹部16よりもトランジスタセル領域R1の外周側に形成され、第2凹部16よりも深く形成されており、第1トレンチ13、45は、第2凹部16と第1凹部17の境界位置に形成されていることを特徴としている。このように、第2凹部16を形成する場合、第1凹部17を第2凹部16よりもトランジスタセル領域R1の外周側に形成されるようにすれば良い。請求項3に記載の発明では、第2凹部16の底面のうち第1凹部17側と、第1凹部17の底面のうちの第2凹部16側には、第2導電型埋込層15、46に接続される第2導電型層18、19が形成され、これらの接続構造により構成される第2導電型リサーフ層20によって電界緩和構造が構成されていることを特徴としている。このように、第2凹部16の底面のうち第1凹部17側の第2導電型層18と、第1凹部17の底面のうちの第2凹部16側の第2導電型層19が第2導電型埋込層15、46に連続的に接続されるようにすることで第2導電型リサーフ層20を構成しているため、理想的なオフ時のドレイン耐圧を確保することが可能となる。請求項4に記載の発明では、第1トレンチ13、45は、第2凹部16と第1凹部17との境界位置から更に外周側にも複数本形成され、第1トレンチ13、45それぞれに第2導電型埋込層15、46が備えられており、複数の第1トレンチ13、45内に備えられた第2導電型埋込層15、46により構成されるガードリング構造によって電界緩和構造が構成されていることを特徴としている。このように、複数の第1トレンチ13、45内に備えられた第2導電型埋込層15、46によりガードリング構造を構成するようにしている。このようなガードリング構造を備える場合においても、第1トレンチ13、45や第2導電型埋込層15、46を用いて、第1凹部17の側面に第2導電型埋込層15、46が配置されるようにすることができる。このような構造であっても、請求項3と同様の効果を得ることができる。請求項5に記載の発明では、第2凹部16と第1凹部17との境界位置よりも内側にも形成され、第1トレンチ13、45それぞれに第2導電型埋込層15、46が備えられており、複数の第1トレンチ13、45内に備えられた第2導電型埋込層15、46により構成されるガードリング構造によって電界緩和構造が構成されていることを特徴としている。このように、第2凹部16と第1凹部17との境界位置よりも内側にもガードリング構造が形成されるようにすることができる。この場合において、第1トレンチ13内に第1導電型埋込層14を介して第2導電型埋込層15が形成される構造とすれば、第2凹部16内にも第1トレンチ13や第1導電型埋込層14および第2導電型埋込層15を用いたガードリング構造が構成されることになり、各第1トレンチ13の間に第2導電型層3が配置された状態となる。このため、第2導電型埋込層15と第2導電型層3がガードリング構造として機能し、これらの間の間隔が第1導電型埋込層14の膜厚分のみとなる。したがって、よりガードリング構造内部での電界が小さくなり、安定かつ容易にドレイン耐圧を確保することが可能となる。請求項6に記載の発明では、ガードリング構造を構成する第1トレンチ13、45は、トランジスタセル領域R1の外周方向に向かうに連れて幅が狭くされていることを特徴としている。このように、第1トレンチ13、45の幅をトランジスタセル領域R1の外周方向に向かうに連れて徐々に狭くするようにすることができる。この場合において、各第1トレンチ13、45内に第2導電型埋込層15、46を形成する前に、第1導電型埋込層14もしくは第2導電型埋込層15、46よりも低不純物濃度とされた第1導電型もしくは第2導電型の埋込層47を形成するようにすれば、第2導電型埋込層15、46の底部の位置が徐々に浅くなるようにできる。このような構成とすれば、オフ時に更に電界緩和することが可能となり、第2導電型埋込層15、46の底部の位置が等しくなる場合と比較して、外周耐圧構造領域R2の面積が少なくても、同等もしくは大きなドレイン耐圧を確保することが可能となる。請求項7に記載の発明では、トランジスタセル領域R1は、第2導電型層3を第1ゲート領域とすると共に第1導電型層4をソース領域とし、第1導電型層4および第2導電型層3を貫通してドリフト層2まで達する第2トレンチ6と、第2トレンチ6の内壁上にエピタキシャル成長によって形成された第1導電型のチャネル層7と、チャネル層7の上に形成された第2導電型の第2ゲート領域8と、第1導電型層4に電気的に接続されたソース電極10と、第1導電型基板1に電気的に接続されたドレイン電極12とを有し、第1ゲート領域3と第2ゲート領域8の少なくとも一方の電位を制御することにより、ソース-ドレイン間の電流を制御するJFETが形成されていることを特徴としている。このように、例えばトランジスタセル領域R1にJFETを構成するSiC半導体装置に対して本発明を適用することができる。JFETを構成する場合には、第2トレンチ6やチャネル層7および第2ゲート領域8を形成することになるため、これらの形成工程を用いて、第1トレンチ13の形成工程や第2導電型埋込層15の形成工程等を行うことができる。これにより、製造工程の共通化が図れ、製造工程の増加無しで電界緩和構造を実現できる。この場合、請求項8に記載の発明のように、第1トレンチ13と第2トレンチ6が同じ深さとなり、第1トレンチ13には、第1導電型埋込層14を介して第2導電型埋込層15が形成されることになる。請求項9に記載の発明では、トランジスタセル領域R1は、第2導電型層3をベース領域とすると共に第1導電型層4をソース領域とし、ソース領域とドリフト層との間に位置するベース領域の表面に形成されたゲート絶縁膜40と、ゲート絶縁膜40の表面に形成されたゲート電極41と、第1導電型層4に電気的に接続されたソース電極10と、第1導電型基板1に電気的に接続されたドレイン電極12と、第1導電型層4および第2導電型層3を貫通してドリフト層2まで達する第2トレンチ42と、第2トレンチ42内に埋め込まれた第2導電型のディープ層43とを有し、ゲート電極41の電位を制御することにより、ソース-ドレイン間の電流を制御するMOSFETが形成されていることを特徴としている。このように、例えばトランジスタセル領域R1にMOSFETを構成するSiC半導体装置に対しても本発明を適用することができる。MOSFETを構成する場合には、第2トレンチ43を形成し、この第2トレンチ43内にディープ層43を埋め込んで形成することができるため、これらの形成工程を用いて、第1トレンチ13の形成工程や第2導電型埋込層15の形成工程等を行うことができる。これにより、製造工程の共通化が図れ、製造工程の増加無しで電界緩和構造を実現できる。この場合、請求項10に記載の発明のように、第1トレンチ45と第2トレンチ42が同じ深さになる。請求項11に記載の発明では、トランジスタセル領域R1には、第1導電型層4および第2導電型層3を貫通してドリフト層2まで達するトレンチ6が形成され、該トレンチ内6にゲート絶縁膜40およびゲート電極41が形成されることで、MOSFETがトレンチゲート構造とされており、該トレンチゲート構造におけるトレンチ6よりも第2トレンチ42の深さが深くされていることを特徴としている。このように、トランジスタセル領域R1に形成されるMOSFETとして、トレンチゲート構造のMOSFETとすることができる。この場合、ディープ層43が埋め込まれる第2トレンチ42の方がトレンチゲート構造を構成するトレンチ6よりも深さが深くされる。これにより、ゲート絶縁膜40に印加されるオフ時の電界が緩和され、ゲート絶縁膜破壊を防止できる。以上説明した請求項2ないし11では、本発明を装置発明として把握した場合について説明したが、本発明を製造方法の発明として把握することもできる。請求項12ないし22に記載の発明は、請求項1ないし11に記載のSiC半導体装置の製造方法に相当する発明である。請求項12に記載の発明では、半導体基板5を用意する工程と、外周耐圧構造領域R2にトランジスタ領域R1の外周を囲む第1トレンチ13、45を形成する工程と、第1トレンチ13、45内に埋め込まれる第2導電型埋込層15、46を形成する工程と、トランジスタセル領域R1の外周を囲むように、第1導電型層4と第2導電型層3よりも深く、ドリフト層2に達する第1凹部17を形成する工程とを含み、第1凹部17を形成する工程では、第1凹部17の内周側の側面となる場所に位置し、第1凹部17の側面が第2導電型埋込層15、46にて構成されるようにすることで、第2導電型埋込層15、46を含む電界緩和構造を構成することを特徴としている。このような製造方法により、請求項1に記載のSiC半導体装置を製造することができる。請求項13に記載の発明では、第1導電型層4の厚みよりも深く、トランジスタセル領域R1の外周を囲むように第2凹部16を形成する工程を含み、第1凹部17を形成する工程では、第1トレンチ13、45が第2凹部16と第1凹部17との境界位置に位置し、第2凹部16と第1凹部17との境界位置における第1凹部17の側面が第2導電型埋込層15、46にて構成されるようにすることで、第2導電型埋込層15、46を含む電界緩和構造を構成することを特徴としている。このような製造方法により、請求項2に記載のSiC単結晶製造装置を製造することができる。請求項14に記載の発明では、第2凹部16を形成する工程および第1凹部17を形成する工程の後に、基板表面にマスク32を形成し、該マスク32を用いて基板法線方向から第2導電型不純物をイオン注入することにより、第2凹部16の底面のうち第1凹部17側と、第1凹部17の底面のうちの第2凹部16側に、第2導電型埋込層15、46に接続される第2導電型層18、19を形成し、これらの接続構造により第2導電型リサーフ層20を構成することによって電界緩和構造を構成することを特徴としている。このように、基板法線方向から第2導電型不純物をイオン注入することにより、第2導電型層18、19を形成できる。これにより、請求項3に記載のSiC半導体装置を製造できる。請求項15に記載の発明では、第1トレンチ13、45を形成する工程では、第2凹部16と第1凹部17との境界位置から更に外周側にも第1トレンチ13、45を複数本形成し、第2導電型埋込層15、46を形成する工程では、第1トレンチ13、45それぞれに第2導電型埋込層15、46が形成されるようにすることで、複数の第1トレンチ13、45内に備えられた第2導電型埋込層15、46により構成されるガードリング構造によって電界緩和構造が構成されるようにすることを特徴としている。これにより、請求項4に記載のSiC半導体装置を製造できる。請求項16に記載の発明では、第1トレンチ13、45を形成する工程では、第2凹部16と第1凹部17との境界位置よりも内側にも第1トレンチ13、45を形成し、第1トレンチ13、45それぞれに第2導電型埋込層15、46が形成されるようにすることで、複数の第1トレンチ13、45内に備えられた第2導電型埋込層15、46により構成されるガードリング構造によって電界緩和構造が構成されるようにすることを特徴としている。これにより、請求項5に記載のSiC半導体装置を製造できる。請求項17に記載の発明では、第1トレンチ13、45を形成する工程は、複数のトレンチ13、45がトランジスタセル領域R1の外周方向に向かうに連れて幅が狭くなるようにすることを特徴としている。これにより、請求項6に記載のSiC半導体装置を製造できる。請求項18に記載の発明では、トランジスタセル領域R1において、第1導電型層4および第2導電型層3を貫通してドリフト層2まで達する第2トレンチ6を形成する工程と、第2トレンチ6の内壁上にエピタキシャル成長によって第1導電型のチャネル層7を形成する工程と、チャネル層7の上に第2導電型の第2ゲート領域8を形成する工程と、第1導電型層4に電気的に接続されるソース電極10を形成する工程と、第1導電型基板1に電気的に接続されるドレイン電極12を形成する工程とを有し、第2導電型層3を第1ゲート領域とすると共に第1導電型層4をソース領域として、第1ゲート領域3と第2ゲート領域8の少なくとも一方の電位を制御することにより、ソース-ドレイン間の電流を制御するJFETを形成することを特徴としている。これにより、請求項7に記載のSiC半導体装置を製造できる。そして、このようにトランジスタセル領域R1にJFETを形成する場合には、請求項19に記載の発明のように、第1トレンチ13に第1導電型埋込層14を形成する工程を行うと共に、第2導電型埋込層15を形成する工程を第1トレンチ13に第1導電型埋込層14を形成した後に行い、第1トレンチ13を形成する工程と第2トレンチ6を形成する工程とを同時に行い、第1導電型埋込層14を形成する工程とチャネル層7を形成する工程とを同時に行い、第2導電型埋込層15を形成する工程と第2ゲート領域8を形成する工程を同時に行うようにすることで、製造工程の共通化が図れ、製造工程の増加無しで電界緩和構造を実現できる。請求項20に記載の発明では、トランジスタセル領域R1において、第1導電型層4および第2導電型層3を貫通してドリフト層2まで達する第2トレンチ42を形成する工程と、第2トレンチ42内に埋め込まれる第2導電型のディープ層43を形成する工程と、第2導電型層3をベース領域とすると共に第1導電型層4をソース領域として、ソース領域とドリフト層との間に位置するベース領域の表面にゲート絶縁膜40を形成する工程と、ゲート絶縁膜40の表面にゲート電極41を形成する工程と、第1導電型層4に電気的に接続されるソース電極10を形成する工程と、第1導電型基板1に電気的に接続されるドレイン電極12を形成する工程とを有し、ゲート電極41の電位を制御することにより、ソース-ドレイン間の電流を制御するMOSFETを形成することを特徴としている。これにより、請求項9に記載のSiC半導体装置を製造できる。そして、このようにトランジスタセル領域R1にMOSFETを形成する場合には、請求項21に記載の発明のように、第1トレンチ45を形成する工程と第2トレンチ42を形成する工程を同時に行い、第2導電型埋込層46を形成する工程とディープ層43を形成する工程を同時に行うことで、製造工程の共通化が図れ、製造工程の増加無しで電界緩和構造を実現できる。また、トランジスタセル領域R1に形成されるMOSFETをトレンチゲート構造のMOSFETとする場合には、請求項22に記載の発明のように、トランジスタセル領域R1において、第1導電型層4および第2導電型層3を貫通してドリフト層2まで達するトレンチ6を形成する工程を有し、該トレンチ内6にゲート絶縁膜40およびゲート電極41を形成することで、MOSFETをトレンチゲート構造とし、該トレンチゲート構造におけるトレンチ6よりも第2トレンチ42の深さが深くなるようにすることで、請求項11に記載のSiC半導体装置を製造できる。なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。第1実施形態本発明の一実施形態を適用したSiC半導体装置として、JFETを備えたSiC半導体装置を例に挙げて説明する。図1は、本実施形態にかかるJFETを備えたSiC半導体装置を示した図であり、図1aが上面レイアウト図、bがaのA-A’断面図である。以下、この図に基づいて本実施形態にかかるJFETを備えたSiC半導体装置の構成について説明する。図1に示すように、JFETのセルが形成されるトランジスタセル領域JFET形成領域R1と、トランジスタセル領域R1の外周を囲むように配置される外周耐圧構造領域R2を備えた構成とされる。トランジスタセル領域R1には、トレンチに対してエピタキシャル層を埋め込んでゲート構造を構成した埋込エピ領域R3が短冊状に複数本並べられたストライプ状にレイアウトされ、これを囲むように外周耐圧構造領域R2が備えられている。SiC半導体装置は、SiCからなるN型基板第1導電型基板1、N型ドリフト層2、P型層第2導電型層3およびN型層第1導電型層4の積層構造で構成された半導体基板5を用いて形成されている。N型基板1は、例えばN型不純物濃度が1×1019cm3以上とされている。N型ドリフト層2は、例えばN型基板1よりもN型不純物濃度が低い1×1015~5×1016cm3とされ、P型層3は、例えばP型不純物濃度が1×1018~5×1019cm3とされ、N型層4は、例えばN型ドリフト層2よりもN型不純物濃度が高い1×1018~5×1020cm3とされている。そして、この半導体基板5の内部側に多数セルのJFETが備えられたトランジスタセル領域R1が形成されると共に、そのトランジスタセル領域R1を囲むように外周耐圧構造領域R2が形成されることで、SiC半導体装置が構成されている。トランジスタセル領域R1における半導体基板5の主表面側には、N型層4およびP型層3を貫通してN型ドリフト層2まで達するトレンチ第2トレンチ6が形成されている。このトレンチ6は、図1aに示すように、一方向を長手方向として、複数本が所定間隔で並べられた状態で形成されている。この複数のトレンチ6それぞれの内壁面には、例えば厚さが1μm以下、N型不純物濃度が5×1015~1×1017cm3とされたN型チャネル層第4半導体層7と、P型不純物濃度が1×1018~5×1020cm3とされたP型層第5半導体層8とが順にエピタキシャル成長されている。これらN型チャネル層7とP型層8によってトレンチ6が埋め込まれており、これらによって埋込エピ領域R3が構成されている。そして、JFETのセルが構成されるトランジスタセル領域R1においては、P型層3によって第1ゲート領域が構成され、P型層8によって第2ゲート領域が構成され、N型層4によってN型ソース領域が構成される。第1ゲート領域を成すP型層3には、図示しないが第1ゲート電極が電気的に接続されており、この第1ゲート電極を通じて第1ゲート領域のゲート電圧が制御される。また、第2ゲート領域を成すP型層8には、第2ゲート電極9が電気的に接続されており、この第2ゲート電極9を通じて第2ゲート領域のゲート電圧が制御される。例えば、第1ゲート電極は、第1ゲート領域を成すP型層3の表面上に形成されているが、図1とは別断面の位置に形成されており、コンタクトホールを介してP型層3と接触させられている。また、第2ゲート電極9は、第2ゲート領域を成すP型層8の各表面に形成されている。これら第1ゲート電極や第2ゲート電極9は、例えばP型半導体とオーミック接触可能な材質であるNiと、その上に積層されたTiおよびAlの合金膜とから構成される。さらに、N型ソース領域を成すN型層4の表面には、例えばNiから構成されたソース電極10が形成されている。このソース電極10は、層間絶縁膜11を介して、第1ゲート電極や第2ゲート電極9から電気的に分離された構成となっている。また、半導体基板5の裏面側にはN型基板1と電気的に接続されたドレイン電極12が形成され、このような構成によって複数のJFETによるトランジスタセル領域R1が構成されている。一方、外周耐圧構造領域R2でも、半導体基板5の主表面側に、N型層4およびP型層3を貫通してN型ドリフト層2まで達するトレンチ第1トレンチ13が形成されている。このトレンチ13は、トランジスタセル領域R1の外周を1周囲むように形成されている。このトレンチ13内にも、N型チャネル層7と同時に形成されたN型層第1導電型埋込層14や、P型層8と同時に形成されたP型層第2導電型埋込層15が備えられている。また、半導体基板5の主表面側には、N型層4の厚みよりも深い第2凹部に相当する凹部16が形成されていると共に、この凹部16よりも外縁側において、N型層4およびP型層3を貫通してN型ドリフト層2まで達する深さの第1凹部に相当する凹部17が形成されることで、メサ構造が構成されている。つまり、トランジスタセル領域R1を囲むように凹部17が形成されており、その内周側においてトランジスタ領域R1を囲むように凹部16が形成された構造のメサ構造が構成されている。さらに、凹部16の底面のうちの外縁部、つまり凹部17側と、凹部17の底面のうち側面との境界位置側、つまり凹部16側には、トランジスタセル領域R1を1周囲むように、例えばP型不純物濃度が1×1018~5×1020cm3例えば5×1018cm3とされたP型領域18、19が形成されている。そして、凹部17の底面と側面との境界位置段差部と、上記したトレンチ13との位置が一致させられており、トレンチ13内に配置されたP型層15によって凹部17の側面が構成された構造とされている。このような構造により、凹部16の底面に形成されたP型領域18と、トレンチ13内に配置されたP型層15、および、凹部17の底面に形成されたP型領域19とが繋がり、これらによってP型リサーフ層20を構成される。このP型リサーフ層20によって電界緩和構造が構成される。また、外周耐圧構造領域R2には、凹部17の底面のうちP型リサーフ層20よりも更に外周側において、N型ドリフト層2の表層部にはN型層21が形成されている。そして、このN型層21には電極22が接続されており、これらN型層21および電極22により、電界カット用チャネルストッパーEQRが構成されている。以上のような構造により、本実施形態にかかるJFETを備えたSiC半導体装置が構成されている。このように構成されたSiC半導体装置において、トランジスタセル領域R1に形成されたJFETはノーマリオフで作動する。この作動は、第1ゲート電極や第2ゲート電極9への印加電圧によって制御され、以下のように行われる。第1ゲート電極と第2ゲート電極9とが電気的に接続され、これらの電位を同電位に制御可能な態様の場合、もしくは、互いに電気的に接続されておらず独立してそれぞれの電位が制御可能な態様の場合には、ダブルゲート駆動が行われる。すなわち、第1ゲート電極や第2ゲート電極9の電位に基づいて、第1、第2ゲート領域となるP型層3、8からN型チャネル層7側に延びる空乏層の延び量が制御される。例えば、第1ゲート電極や第2ゲート電極9に電圧を印加していない時には、N型チャネル層7がP型層3、8から延びる空乏層によってピンチオフされる。これにより、ソース-ドレイン間の電流がオフされる。そして、P型層3、8とN型チャネル層7との間に順バイアスをかけると、N型チャネル層7に延びる空乏層の延び量が縮小される。これにより、チャネル領域が設定されて、ソース-ドレイン間に電流が流される。また、このように構成されたSiC半導体装置において、外周耐圧構造領域R2では、凹部16の底面に形成されたP型領域18と、トレンチ13内に配置されたP型層15、および、凹部17の底面に形成されたP型領域19とによってP型リサーフ層20を構成している。このP型リサーフ層20がトランジスタセル領域R1の周囲を囲むように構成されることから、側面と底面との境界となるコーナ部での電界集中が緩和され、ブレークダウン位置を凹部17の底面におけるN型ドリフト層2にシフトできるため、電界緩和を行うことが可能となる。したがって、ドレイン耐圧を向上させることが可能となる。図2は、凹部17の底面と側面との境界位置段差部にP型層15が配置された場合におけるP型層15の不純物濃度とドレイン耐圧の関係を調べた結果を示すグラフである。また、参考として、凹部17の底面と側面との境界位置にP型層15を配置しなかった場合のドレイン耐圧についても図中に記してある。この図に示されるように、凹部17の底面と側面との境界位置にP型層15が配置されるようにすると、P型層15が配置されない場合と比較して大幅にドレイン耐圧が向上することが判る。特に、P型不純物濃度が3.0×1017cm3以上になると、1100Vを超える高いドレイン耐圧を得ることが可能となる。このため、P型層15のP型不純物濃度を3.0×1017cm3以上に設定することで高いドレイン耐圧が得られるようにしており、ここでは1×1018~5×1020cm3例えば5×1018cm3に設定することで、より確実に高いドレイン耐圧が得られるようにしている。次に、図1に示すSiC半導体装置の製造工程について、図3、図4に示す製造工程図を用いて説明する。なお、図3および図4では、図1bに示した断面のうちP型リサーフ層20よりも外周側については省略してある。図3aに示す工程まず、上記不純物濃度で構成されたN型基板1を用意し、N型基板1の表面に、N型ドリフト層2、P型層3およびN型層4を順にエピタキシャル成長させることで半導体基板5を形成する。図3bに示す工程フォトリソグラフィにより、トランジスタセル領域R1において、N型層4およびP型層3を貫通してN型ドリフト層2に達するトレンチ6を形成すると同時に、外周耐圧構造領域R2においても、N型層4およびP型層3を貫通してN型ドリフト層2に達するトレンチ13を形成する。本実施形態では、トレンチ6、13を同じ幅、同じ深さで形成している。図3cに示す工程エピタキシャル成長法により、N型SiCとP型SiCを半導体基板5の表面全面にエピタキシャル成長させることにより、N型層30およびP型層31を形成し、これらによってトレンチ6、13内を埋め込む。図4aに示す工程エッチバックやCMPChemicalMechanicalPolishingなどによって半導体基板5の表面を平坦化することで、トレンチ6、13の内部にのみN型層30およびP型層31を残す。これにより、トレンチ6内にN型チャネル層7およびP型層8が形成されると共に、トレンチ13内にN型層14およびP型層15が形成される。図4bに示す工程RIEReactiveIonEtching等の異方性エッチングにより、トランジスタセル領域R1の外縁部において、N型層4よりも深い位置までエッチングして凹部16を形成する。具体的には、凹部16の形成予定領域外周耐圧構造領域R2が開口するマスクを配置した後、異方性エッチングを行うことで凹部16を形成する。続いて、先ほど使用したマスクとは異なるマスクを用いて、再びRIE等の異方性エッチングにより、凹部16の底面における外縁部において、P型層3よりも深い位置まで選択エッチングして凹第2部17を形成する。具体的には、凹部17の形成予定領域セル領域の外縁部のうちP型リサーフ層15が配置される部分から外周側が開口するマスクを配置した後、異方性エッチングを行うことで凹部17を形成する。このようにして、メサ構造が構成される。このとき、トレンチ13内に配置されたP型層15によって凹部17の側面が構成されるようにしている。図4cに示す工程イオン注入用のマスク32を配置したのち、P型領域18、19の形成予定領域に開口部を形成する。その後、基板表面に対する方線方向からP型不純物をイオン注入することで、P型領域18、19を形成する。このとき、図4bに示す工程において、トレンチ13内に配置されたP型層15によって凹部17の側面が構成される様にしていることから、凹部16の底面に形成されたP型領域18と、トレンチ13内に配置されたP型層15、および、凹部17の底面に形成されたP型領域19とが繋がり、これらによってP型リサーフ層20が構成される。なお、マスク32に対して開口部を形成する際に、凹部17の側面にマスク32の残渣が残っている場合があり、この残渣によってイオン注入が遮断され、若干P型領域19の終端位置が凹部17のコーナ部から離れることがある。しかしながら、トレンチ13内に配置されたP型層15が凹部17の底面にも存在していることから、P型層15とP型領域19とが途切れることなく形成されるようにできる。この後の工程については図示しないが、マスク32を除去したのち、メタルマスクなどを用いてN型不純物をイオン注入し、更に注入した不純物を活性化させることでN型層21を形成する。そして、半導体基板5の表面全面に層間絶縁膜11を成膜したのち、層間絶縁膜11やN型層4の所定領域にコンタクトホールを形成し、層間絶縁膜11の上に配線層を成膜すると共に配線層をパターニングすることで、第1ゲート電極や第2ゲート電極9、ソース電極10および電極22を形成する。そして、半導体基板5の裏面側にドレイン電極12を形成することで、図1に示すSiC半導体装置が完成する。以上説明したように、本実施形態に示すSiC半導体装置では、凹部16の底面に形成されたP型領域18と、トレンチ13内に配置されたP型層15、および、凹部17の底面に形成されたP型領域19とによってP型リサーフ層20を構成することで電界緩和構造としている。このP型リサーフ層20がトランジスタセル領域R1の周囲を囲むような構成とされることから、側面と底面との境界となるコーナ部での電界集中が緩和され、ブレークダウン位置を凹部17の底面におけるN型ドリフト層2にシフトできるため、電界緩和を行うことが可能となる。したがって、ドレイン耐圧を向上させることが可能となる。特に、本実施形態のように、P型領域18とP型層15およびP型領域19が連続的に接続したP型リサーフ層20を構成しているため、理想的なオフ時のドレイン耐圧を確保することが可能となる。このように構成されるP型リサーフ層20は、イオン注入時に凹部17の側面にイオンが注入されなくても良く、凹部16や凹部17の底面のP型領域18、19のみが形成されれば良い。このため、斜めイオン注入を行わなくてもP型リサーフ層20を形成することが可能となる。したがって、斜めイオン注入を行わなくても、JFETなどが形成されるトランジスタセル領域R1の外周を囲む外周耐圧構造を形成でき、かつ、高いドレイン耐圧を得ることができる構造のSiC半導体装置とすることが可能となる。そして、このような構造を実現するためのトレンチ13やN型層14およびP型層15については、JFETを構成するためのトレンチ6やN型層7およびP型層8と同時に形成できるため、製造工程の共通化が図れ、製造工程の増加なしで、上記構造を実現できる。第2実施形態本発明の第2実施形態について説明する。本実施形態は、第1実施形態に対して外周耐圧構造領域R2の構造を変更したものであり、その他に関しては第1実施形態と同様であるため、異なる部分についてのみ説明する。図5は、本実施形態にかかるJFETを備えたSiC半導体装置の断面図である。この図に示すように、トレンチ13を複数個形成し、各トレンチ13内をN型層14やP型層15によって埋め込んでいる。そして、最も内周側、つまりトランジスタセル領域R1側のトレンチ13と凹部17の底面と側面との境界位置段差部の位置が一致させられており、トレンチ13内に配置されたP型層15によって凹部17の側面が構成された構造とされている。そして、それよりも外周側に形成された各トレンチ13内のP型層15は、その上部が凹部17によって除去された構造となるが、等間隔に配置された構造として残り、これによってガードリング構造が構成されている。このように、本実施形態では、外周耐圧構造領域R2において、第1実施形態で説明したP型リサーフ層20の代わりにガードリング構造を備えるようにしている。このようなガードリング構造を備える場合においても、トレンチ13やN型層14およびP型層15を用いて、凹部17の側面にP型層15が配置されるようにすることができる。このような構造であっても、第1実施形態と同様の効果を得ることができる。なお、本実施形態のSiC半導体装置の製造工程については第1実施形態とほぼ同様であるが、図6に示すように、第1実施形態で説明した図3bの工程においてトレンチ13を等間隔に複数個形成しておくことが異なる。このようにトレンチ13を等間隔に複数個形成しておけば、各トレンチ13内がN型層14およびP型層15で埋め込まれる。そして、凹部16や凹部17を形成する際に、最も内周側、つまりトランジスタセル領域R1側のトレンチ13と凹部17の底面と側面との境界位置が一致するように選択エッチングを行えば、本実施形態にかかるSiC半導体装置を製造することができる。このように、外周耐圧構造領域R2にP型リサーフ層20に代えてガードリング構造を備えるSiC半導体装置であれば、イオン注入工程を行わなくてもガードリング構造を形成することが可能となる。第3実施形態本発明の第3実施形態について説明する。本実施形態は、第2実施形態に対してガードリング構造の形状を変更したものであり、その他に関しては第2実施形態と同様であるため、異なる部分についてのみ説明する。図7は、本実施形態にかかるJFETを備えたSiC半導体装置の断面図である。この図に示すように、本実施形態でも、トレンチ13やN型層14およびP型層15を用いてガードリング構造を構成しているが、トレンチ13の幅が外周側に向かうに連れて徐々に狭くなるようにしている。そして、トレンチ13の幅が狭くなるほどN型層14の膜厚が厚くなっており、N型層14の上に形成されたP型層15の底部の位置が徐々に浅くなっている。このような構造では、P型層15の底部の接合深さが連続的に浅くなるため、オフ時に更に電界緩和することが可能となり、P型層15の底部の位置が等しくなっている第2実施形態と比較して、外周耐圧構造領域R2の面積が少なくても、同等もしくは大きなドレイン耐圧を確保することが可能となる。なお、本実施形態のSiC半導体装置の製造工程については第2実施形態とほぼ同様であるが、図8に示すように、第1実施形態で説明した図3bの工程においてトレンチ13の幅が外周側に向かうに連れて徐々に狭くなるようにしておくことが異なる。このようにトレンチ13の幅が外周側に向かうに連れて徐々に狭くなるようにすると、トレンチ13の幅に応じてトレンチ13の底部に成膜されるN型層14の膜厚が変化し、トレンチ13の幅が狭くなるほどN型層14の膜厚が厚くなる。このため、N型層14の上に形成されたP型層15の底部の位置が徐々に浅い位置となるようにできる。このようにすれば、本実施形態にかかるSiC半導体装置を製造することができる。第4実施形態本発明の第4実施形態について説明する。本実施形態は、第2、第3実施形態に対してガードリング構造の形状を変更したものであり、その他に関しては第2、第3実施形態と同様であるため、異なる部分についてのみ説明する。図9は、本実施形態にかかるJFETを備えたSiC半導体装置の断面図である。上記第2、第3実施形態では、外周耐圧構造領域R2に形成した複数のトレンチ13のうち最も内周側に配置されたものが凹部17の底面と側面の境界位置段差部の位置と一致するようにしたが、必ずしも最も内周側のものに限る訳ではない。すなわち、図9に示すように、複数のトレンチ13のうちの最も内側のものから数えて数本目のトレンチ13が凹部17の底面と側面の境界位置段差部の位置と一致するようにしても良い。つまり、凹部17の底面と側面の境界位置と一致するトレンチ13よりも内側に更にトレンチ13が設けられるようにしても良い。ガードリング構造では、複数リング状に配置されたP型領域第2、第3実施形態および本実施形態でいうトレンチ13内に配置されたP型層15の間に位置するN型層14やN型ドリフト層2が電界緩和層として機能する。第2、第3実施形態のように、外周耐圧構造領域R2に形成した複数のトレンチ13のうち最も内周側に配置されたものが凹部17の底面と側面の境界位置段差部の位置と一致する構造の場合、凹部17内に形成されたP型層15のみがガードリング構造を構成することになる。このため、各ガードリングの間隔は隣り合う両トレンチ13内のN型層14の膜厚分やそれらの間に存在するN型ドリフト層2の幅分を足した長さとなる。これに対して、本実施形態の場合、凹部16内にもトレンチ13やN型層14およびP型層15を用いたガードリング構造が構成されることになり、各トレンチ13の間にP型層3が配置された状態となる。このため、P型層15とP型層3がガードリング構造として機能し、これらの間の間隔がN型層14の膜厚分のみとなる。したがって、よりガードリング構造内部での電界が小さくなり、安定かつ容易にドレイン耐圧を確保することが可能となる。なお、図9は、第2実施形態のようにトレンチ13の幅を等しくする場合について図示したが、第3実施形態のようにトレンチ14の幅が外周側に向かうに連れて徐々に狭くなるような場合についても、同様のことが言える。第5実施形態本発明の第5実施形態について説明する。本実施形態は、第1実施形態に対して、トランジスタセル領域R1に形成するトランジスタを変更したものであり、その他に関しては第1実施形態と同様であるため、異なる部分についてのみ説明する。図10は、本実施形態にかかるSiC半導体装置の断面図である。この図に示すように、本実施形態では、トレンチゲート構造のMOSFETを備えた構造としている。具体的には、本実施形態のSiC半導体装置も、SiCからなるN型基板第1導電型基板1、N型ドリフト層第1導電型層2、P型層第2導電型層3およびN型層4の積層構造で構成された半導体基板5を用いて形成されるが、P型層3をチャネル領域を形成するためのP型ベース領域として機能させる。また、トレンチ6内には、第1実施形態で説明したN型チャネル層7とP型層8に代えて、ゲート絶縁膜40およびゲート絶縁膜40の表面に形成したゲート電極41を備えた構造とし、これらゲート絶縁膜40およびゲート電極41によってトレンチ6内が埋め込まれるようにしている。また、トランジスタセル領域R1において、トレンチ6の側面から所定間隔離間した位置に、N型層4およびP型層3を貫通してN型ドリフト層2まで達するトレンチ6よりも深いトレンチ第2トレンチ42が形成されており、このトレンチ42内がP型ディープ層43によって埋め込まれている。このようにトレンチ42をトレンチ6よりも深くしているため、ゲート絶縁膜40に印加されるオフ時の電界が緩和され、ゲート絶縁膜破壊を防止できる。トレンチ42内は、すべてP型ディープ層43によって埋め込まれていても良いが、トレンチ42の底部にP型もしくはN型で構成された低濃度層44が形成され、この低濃度層44が形成されていることでP型ディープ層43の底部のコーナ部が丸くされ、電界集中が抑制されるようにしている。そして、ゲート電極41を覆うように層間絶縁膜11が形成されていると共に、層間絶縁膜11の上にソース電極10が形成され、層間絶縁膜11に形成されたコンタクトホールを介して、ソース領域を構成するN型層4およびP型ディープ層43を通じてP型ベース領域を構成するP型層3に電気的に接続されている。このような構造により、トレンチゲート構造のMOSFETが構成されている。一方、外周耐圧構造領域R2でも、半導体基板5の主表面側に、N型層4およびP型層3を貫通してN型ドリフト層2まで達するトレンチ第1トレンチ45が形成されている。このトレンチ45は、トランジスタセル領域R1の外周を1周囲むように形成されている。このトレンチ45内にも、P型ディープ層43や低濃度層44と同時に形成されたP型層第2導電型埋込層46や低濃度層第1導電型もしくは第2導電型の埋込層47が備えられている。そして、凹部17の底面と側面との境界位置段差部と、上記したトレンチ45との位置が一致させられており、トレンチ45内に配置されたP型層46によって凹部17の側面が構成された構造とされている。このような構造により、凹部16の底面に形成されたP型領域18と、トレンチ45内に配置されたP型層46、および、凹部17の底面に形成されたP型領域19とが繋がり、これらによってP型リサーフ層20が構成されるようにしている。このように、トレンチゲート構造のMOSFETが備えられるSiC半導体装置でも、トレンチ45内に配置されたP型層46によって凹部17の側面が構成されるようにすることで、第1実施形態と同様の効果を得ることができる。次に、図10に示すSiC半導体装置の製造工程について、図11、図12に示す製造工程図を用いて説明する。なお、図11および図12では、図10に示した断面のうちP型リサーフ層20よりも外周側については省略してある。図11aに示す工程まず、上記不純物濃度で構成されたN型基板1を用意し、N型基板1の表面に、N型ドリフト層2、P型層3およびN型層4を順にエピタキシャル成長させることで半導体基板5を形成する。図11bに示す工程フォトリソグラフィにより、トランジスタセル領域R1において、N型層4およびP型層3を貫通してN型ドリフト層2に達するトレンチ42を形成すると同時に、外周耐圧構造領域R2においても、N型層4およびP型層3を貫通してN型ドリフト層2に達するトレンチ45を形成する。本実施形態では、トレンチ42、45を同じ幅、同じ深さで形成している。図11cに示す工程エピタキシャル成長法により、P型SiCもしくはN型SiCとP型SiCを半導体基板5の表面全面に順にエピタキシャル成長させることにより、低濃度層44、47およびP型ディープ層43やP型層46を形成し、これらによってトレンチ42、45内を埋め込む。図12aに示す工程エッチバックやCMPChemicalMechanicalPolishingなどによって半導体基板5の表面を平坦化する。これにより、トレンチ42、45の内部にのみ低濃度層44、47およびP型ディープ層43やP型層46が残された状態となる。図12bに示す工程第1実施形態で説明した図4bと同様の工程を行うことで、凹部16および凹部17を形成する。これにより、メサ構造が構成される。このとき、トレンチ45内に配置されたP型層46によって凹部17の側面が構成されるようにしている。図12cに示す工程半導体基板5の表面全面にトレンチエッチング用マスク図示せずを配置した後、トレンチエッチングを行うことでトレンチ6を形成する。そして、熱酸化などによってゲート絶縁膜40を形成したのち、ドープトPoly-Si等を成膜することでトレンチ6内にゲート電極41を形成する。そして、エッチバックなどによってゲート電極41がトレンチ6内に残るように平坦化する。この後の工程については図示しないが、第1実施形態で説明した図4cと同様に、P型領域18、19の形成予定領域に開口部が形成されたイオン注入用のマスクを配置したのち、基板表面に対する方線方向からP型不純物をイオン注入することで、P型領域18、19を形成する。このとき、図12bに示す工程において、トレンチ45内に配置されたP型層46によって凹部17の側面が構成されるようにしていることから、凹部16の底面に形成されたP型領域18と、トレンチ13内に配置されたP型層46、および、凹部17の底面に形成されたP型領域19とが繋がり、これらによってP型リサーフ層20が構成される。そして、マスクを除去したのち、メタルマスクなどを用いてN型不純物をイオン注入し、更に注入した不純物を活性化させることでN型層21を形成する。その後、層間絶縁膜11を成膜したのち、層間絶縁膜11やN型層4の所定領域にコンタクトホールを形成し、層間絶縁膜11の上に配線層を成膜すると共に配線層をパターニングすることで、ソース電極10および電極22を形成する。そして、半導体基板5の裏面側にドレイン電極12を形成することで、図10に示すSiC半導体装置が完成する。以上説明したように、本実施形態に示すSiC半導体装置では、トレンチゲート構造のMOSFETを有するSiC半導体装置において、凹部16の底面に形成されたP型領域18と、トレンチ45内に配置されたP型層46、および、凹部17の底面に形成されたP型領域19とによってP型リサーフ層20を構成している。このような構造であっても、第1実施形態と同様に、ドレイン耐圧を向上させることが可能となる。また、このように構成されるP型リサーフ層20も、イオン注入時に凹部17の側面にイオンが注入されなくても良いため、斜めイオン注入を行わなくても、MOSFETなどが形成されるトランジスタセル領域R1の外周を囲む外周耐圧構造を形成でき、かつ、高いドレイン耐圧を得ることができる構造のSiC半導体装置とすることが可能となる。そして、このような構造を実現するためのトレンチ45やP型層46については、MOSFETを構成するためのトレンチ42やP型ディープ層43と同時に形成できるため、製造工程の増加なしで、上記構造を実現できる。第6実施形態本発明の第6実施形態について説明する。本実施形態は、第5実施形態に対して外周耐圧構造領域R2の構造を変更したものであり、その他に関しては第5実施形態と同様であるため、異なる部分についてのみ説明する。図13は、本実施形態にかかるMOSFETを備えたSiC半導体装置の断面図である。この図に示すように、トレンチ45を複数個形成し、各トレンチ45内を低濃度層47およびP型層46によって埋め込んでいる。そして、最も内周側、つまりトランジスタセル領域R1側のトレンチ45と凹部17の底面と側面との境界位置段差部の位置が一致させられており、トレンチ45内に配置されたP型層46によって凹部17の側面が構成された構造とされている。そして、それよりも外周側に形成された各トレンチ45内のP型層46は、その上部が凹部17によって除去された構造となるが、等間隔に配置された構造として残り、これによってガードリング構造が構成されている。このように、本実施形態では、外周耐圧構造領域R2において、第5実施形態で説明したP型リサーフ層20の代わりにガードリング構造を備えるようにしている。このようなガードリング構造を備える場合においても、トレンチ45およびP型層46を用いて、凹部17の側面にP型層46が配置されるようにすることができる。このような構造であっても、第5実施形態と同様の効果を得ることができる。なお、本実施形態のSiC半導体装置の製造工程については第5実施形態とほぼ同様であるが、図14に示すように、第5実施形態で説明した図11bの工程においてトレンチ45を等間隔に複数個形成しておくことが異なる。このようにトレンチ45を等間隔に複数個形成しておけば、低濃度層44およびP型ディープ層43を形成する際に各トレンチ45内が低濃度層47およびP型層46で埋め込まれる。そして、凹部16や凹部17を形成する際に、最も内周側、つまりトランジスタセル領域R1側のトレンチ45と凹部17の底面と側面との境界位置が一致するように選択エッチングを行えば、本実施形態にかかるSiC半導体装置を製造することができる。このように、外周耐圧構造領域R2にP型リサーフ層20に代えてガードリング構造を備えるSiC半導体装置であれば、イオン注入工程を行わなくてもガードリング構造を形成することが可能となる。第7実施形態本発明の第7実施形態について説明する。本実施形態は、第6実施形態に対してガードリング構造の形状を変更したものであり、その他に関しては第6実施形態と同様であるため、異なる部分についてのみ説明する。図15は、本実施形態にかかるMOSFETを備えたSiC半導体装置の断面図である。この図に示すように、本実施形態でも、トレンチ45内が低濃度層47およびP型層46を用いてガードリング構造を構成しているが、トレンチ45の幅が外周側に向かうに連れて徐々に狭くなるようにしている。そして、トレンチ45の幅が狭くなるほど低濃度層47の膜厚が厚くなっており、低濃度層47の上に形成されたP型層46の底部の位置が徐々に浅くなっている。このような構造では、オフ時により電界緩和することが可能となり、P型層46の底部の位置が等しくなっている第6実施形態と比較して、外周耐圧構造領域R2の面積が少なくても、同等もしくは大きなドレイン耐圧を確保することが可能となる。なお、本実施形態のSiC半導体装置の製造工程については第6実施形態とほぼ同様であるが、図16に示すように、第5実施形態で説明した図11bの工程においてトレンチ45の幅が外周側に向かうに連れて徐々に狭くなるようにしておくことが異なる。このようにトレンチ45の幅が外周側に向かうに連れて徐々に狭くなるようにすると、トレンチ45の幅に応じてトレンチ45の底部に成膜される低濃度層47の膜厚が変化し、トレンチ45の幅が狭くなるほど低濃度層47の膜厚が厚くなる。このため、低濃度層47の上に形成されたP型層46の底部の位置が徐々に浅い位置となるようにできる。このようにすれば、本実施形態にかかるSiC半導体装置を製造することができる。第8実施形態本発明の第8実施形態について説明する。本実施形態は、第6、第7実施形態に対してガードリング構造の形状を変更したものであり、その他に関しては第6、第7実施形態と同様であるため、異なる部分についてのみ説明する。図17は、本実施形態にかかるMOSFETを備えたSiC半導体装置の断面図である。上記第6、第7実施形態では、外周耐圧構造領域R2に形成した凹部17の底面の高さを同じにしているため、複数のガードリングを構成する各P型層46の高さが等しくなっている。これに対して、図17に示すように、トランジスタセル領域R1の外側に向かうに連れて徐々に凹部17の底面の高さが低くなるようにし、複数のガードリングを構成する各P型層46の高さが徐々に低くなるようにしても良い。このように、複数のガードリングを構成する各P型層46の高さが徐々に低くなるようにすることにより、より効果的に電界緩和を行うことが可能となり、よりドレイン耐圧を向上することが可能となる。他の実施形態上記実施形態では、電界緩和構造として、凹部16と凹部17の境界位置における凹部17の側面をP型層15、46で構成し、これを用いてP型リサーフ層20やガードリング構造を構成することで外周耐圧構造を構成する場合について説明した。このような外周耐圧構造は、少なくとも凹部16と凹部17の境界位置における凹部17の側面をP型層15、46で構成した電界緩和構造を含む構造であれば良く、電界緩和構造を用いたP型リサーフ層20やガードリング構造もしくはこれらの組み合わせなど、どのような構造の外周耐圧構造としても構わない。上記各実施形態では、N型チャネル層7にチャネル領域が設定されるNチャネルタイプのJFETやP型ベース領域を構成するP型層3にチャネル領域が設定されるNチャネルタイプのMOSFETを例に挙げて説明したが、各構成要素の導電型を逆にしたPチャネルタイプのJFETやMOSFETに対しても本発明を適用することができる。また、トランジスタセル領域R1に形成されるトランジスタとしてJFETやMOSFETを例に挙げたが、他のトランジスタであっても構わない。また、上記第1実施形態では、JFETとして、第1、第2ゲート領域の電位を共に制御することでソース-ドレイン間の電流を制御するダブルゲート駆動としたが、第1、第2ゲート領域のいずれか一方の電位のみを制御することでソース-ドレイン間の電流を制御するシングルゲート駆動であってもよい。さらに、上記実施形態では、ソース領域を構成するN型層4をエピタキシャル成長させたものについて説明したが、第1ゲート領域3に対してN型不純物をイオン注入することによってN型層4を形成しても良い。この場合、N型層4をメサ構造から離して形成しておけば凹部16を形成しなくてもよいため、凹部17のみによってメサ構造を構成しても良い。また、上記第1~第4実施形態では、トランジスタセル領域R1にJFETが備えられるSiC半導体装置において、第1トレンチに相当するトレンチ13と第2トレンチに相当するトレンチ6とを同時に形成できることから、トレンチ13内にN型層14およびP型層15が備えられる構造を用いてP型リサーフ層20やガードリング構造などの電界緩和構造を構成した。また、第5~第8実施形態でも、トランジスタセル領域R1にMOSFETが備えられるSiC半導体装置において、第1トレンチに相当するトレンチ45と第2トレンチに相当するトレンチ42とを同時に形成できることから、トレンチ42内にP型層42が備えられる構造を用いてP型リサーフ層20やガードリング構造などの電界緩和構造を構成した。しかしながら、JFETが備えられるSiC半導体装置において、第5~第8実施形態で説明したようなトレンチ42内にP型層42が備えられる構造、もしくは、MOSFETがSiC半導体装置において、トレンチ13内にN型層14およびP型層15が備えられる構造を用いて、P型リサーフ層20やガードリング構造などの電界緩和構造を構成しても良い。