誘電スタック内に形成された集積回路インダクターであって、該集積回路インダクターは、少なくとも1つの45°曲がりを含む第1のループと、少なくとも1つの45°曲がりを含む第2のループとを含み、該第1のループおよび該第2のループは、直列に結合されており、該誘電スタックのそれぞれの層内に形成されている、集積回路インダクター。前記第1のループが、前記第2のループ内に入れ子にされることにより、該第1のループは、該第2のループと重ならない、請求項1に記載の集積回路インダクター。前記第1のループが、前記第2のループに対して横にオフセットされることにより、該第1のループと該第2のループとは、少なくとも部分的に重ならない、請求項1に記載の集積回路インダクター。前記第1のループおよび前記第2のループは、8角形の形状を有する、請求項1に記載の集積回路インダクター。前記第1のループおよび前記第2のループの各々は、6つの側を有し、該第1のループおよび該第2のループの各々は、少なくとも1つの90°曲がりを含む、請求項1に記載の集積回路インダクター。前記第1のループおよび前記第2のループは、それぞれ、第1の金属ルーティング層および第2の金属ルーティング層内に形成されており、前記集積回路インダクターは、前記誘電スタック内の介在する領域をさらに含み、該介在する領域は、該第1の金属ルーティング層と該第2の金属ルーティング層との間に形成されている少なくとも1つの誘電金属ルーティング層を含む、請求項1に記載の集積回路インダクター。前記第1のループおよび前記第2のループの各々は、互いに対してビアによって並列にショートされている少なくとも1対の導電性ループ形状のラインを含む、請求項1に記載の集積回路インダクター。誘電スタック内に形成された集積回路インダクターであって、該集積回路インダクターは、少なくとも1対の導電性ループ形状のラインを含む上部ループ部分であって、該少なくとも1対の導電性ループ形状のラインは、互いに対してビアによって並列にショートされている、上部ループ部分と、少なくとも1対の導電性ループ形状のラインを含む下部ループ部分であって、該少なくとも1対の導電性ループ形状のラインは、互いに対してビアによって並列にショートされている、下部ループ部分とを含み、該上部ループ部分および該下部ループ部分は、直列に結合されており、該誘電スタックのそれぞれの層内に形成されている、集積回路インダクター。前記上部ループ部分は、該上部ループ内の前記1対の導電性ループ形状のラインに対してビアによって並列にショートされている少なくとも1つの追加の導電性ループ形状のラインをさらに含み、前記下部ループ部分は、該下部ループ部分内の前記1対の導電性ループ形状のラインに対してビアによって並列にショートされている少なくとも1つの追加の導電性ループ形状のラインをさらに含む、請求項8に記載の集積回路インダクター。前記上部ループ部分内の前記1対のループ形状のラインは、それぞれ、第1の金属ルーティング層および第2の金属ルーティング層内に形成されているループ形状のラインを有し、前記下部ループ部分内の前記1対のループ形状のラインは、それぞれ、第3の金属ルーティング層および第4の金属ルーティング層内に形成されているループ形状のラインを有し、金属が欠けており、かつ該第1および第2の金属ルーティング層と該第3および第4の金属ルーティング層との間に配置されている少なくとも1つの誘電金属ルーティング層をさらに含む、請求項8に記載の集積回路インダクター。互いに対して、ビアによって並列にショートされている少なくとも1対の導電性ループ形状のラインを含む追加のループ部分をさらに含み、前記下部ループ部分と該追加のループ部分とは、直列に結合されており、該誘電スタックの別々の層内に形成されている、請求項8に記載の集積回路インダクター。前記上部ループ部分と前記下部ループ部分とは、互いに対して入れ子にされており、互いに対して重ならない、請求項8に記載の集積回路インダクター。前記上部ループ部分および前記下部ループ部分は、共通の直径を有し、該上部ループ部分が、該下部ループ部分に対して横にオフセットされることにより、該上部ループ部分と該下部ループ部分とは、少なくとも部分的に重ならない、請求項8に記載の集積回路インダクター。誘電スタック内に形成された集積回路インダクターであって、該集積回路インダクターは、導電性ラインを含む上部ループと、導電性ラインを含む下部ループと、該上部ループと該下部ループとを分離させる少なくとも1つの誘電金属ルーティング層を含む介在する領域とを含み、該上部ループと該下部ループとは、該介在する領域内に形成された金属ビアを介して直列接続されており、該上部ループと該下部ループとは、該誘電スタックのそれぞれの層内に形成されている、集積回路インダクター。前記上部ループと前記下部ループとが、異なる直径を有し、かつ互いに対して入れ子にされることにより、該上部ループと該下部ループとは重ならない、請求項14に記載の集積回路インダクター。前記上部ループが、前記下部ループに対して横にオフセットされることにより、該上部ループと該下部ループとは、少なくとも部分的に重ならない、請求項14に記載の集積回路インダクター。誘電スタック内に形成された集積回路インダクターであって、該集積回路インダクターは、少なくとも該誘電スタックの第1の層内に形成された第1のループと、少なくとも該誘電スタックの第2の層内に形成された第2のループとを含み、該第1のループおよび該第2のループは、直列に結合されており、該第1のループが該第2のループ内に入れ子にされることにより、該第1のループは、該第2のループと重ならない、集積回路インダクター。前記誘電スタックの前記第1の層と前記第2の層との間に配置された介在する領域をさらに含み、該介在する領域は、金属が欠けている少なくとも1つの誘電金属ルーティング層を含む、請求項17に記載の集積回路インダクター。前記第1のループおよび前記第2のループの各々は、複数の45°曲がりを有する8角形の形状を有する、請求項17に記載の集積回路インダクター。前記第1のループは、互いに対してビアによって並列にショートされている少なくとも1対の導電性ループ形状のラインを含み、前記第2のループは、互いに対してビアによって並列にショートされている少なくとも1対の導電性ループ形状のラインを含む、請求項19に記載の集積回路インダクター。要約集積回路には、所望のインダクタンス値および品質因子を示すと同時に最小表面積を消費するインダクターを提供され得る。インダクターは、発振器回路例えば、電圧制御された発振器回路、ワイヤレス回路例えば、無線周波数トランシーバ回路、または他の適切なサーキットリーを実装することにおいて使用され得る。インダクターは、集積回路の誘電スタック領域内に形成され得る。誘電スタックは、シリコンのような基板上に形成され得る。インダクターは、実質的に8角形の形状を有し得る。インダクターは、金属ビアを介して下部ループ部分と直列接続されている上部ループ部分を有し得る。上部ループ部分および下ループ部分の各々は、1つ以上のターンを有する金属ラインを含み得る。インダクターループの上部部分の金属ラインは、第1の金属ルーティング層内に形成され得る。インダクターループの上部部分のラインは、第2の金属ルーティング層内に形成されている接続ライン例えば、アンダーパスブリッジを用いて接続され得る。第2の金属ルーティング層は、第1の金属ルーティング層の下に設置され得る。上部部分の金属ラインは、インダクターの第1のポートとして機能する第1の終端を有し得る。上部部分の金属ラインは、第2の金属ルーティング層内に形成されている中間金属スタブに上部部分を接続する金属ビアを含む第2の終端を有し得る。下部部分の金属ラインは、第2の金属ルーティング層の下にある第3の金属ルーティング層内に形成され得る。下部部分は、第3の金属ルーティング層の下にある第4の金属ルーティング層内に形成されているアンダーパスブリッジを含み得る。下部部分の金属ラインは、インダクターの第2のポートとして機能する第3の終端を有し得る。下部部分の金属ラインは、下部部分を中間金属スタブに接続するビアを含む第2の終端を有し得る。それ故に、金属スタブは、上部部分と下部部分とが直列に接続されるポイントを示し得る。介在する誘電層インダクターの付近において金属が欠けている誘電金属ルーティング層は、上部部分と下部部分との間の容量性カップリングを低減させるために、インダクターの上部部分と下部部分との間に形成され得る。ループの上部部分および下部部分の各々は、金属ラインの直列抵抗を減少させるために並列にショートされている複数層の金属ラインを用いて形成され得る。上部ループ部分および下部ループ部分は、容量性カップリングを低減させるために、実質的に整列され得、またはオフセットされ得る。上部ループ部分および下部ループ部分が、例えば、同じ直径を有し得るが、横にオフセットされ得るすなわち、誘電スタックの面内に互いに対してシフトされ得ることにより、上部ループ部分は、下部ループ部分に対して部分的、または完全に重ならない。所望なら、下部部分が、上部部分内に入れ子にされ得ることまたはその逆の場合により、上部部分は、下部部分と重ならないすなわち、集積回路の上から見た場合に、上部ループと下部ループとは、完全に重ならない。インダクター例えば、介在する金属ルーティング層、並列にショートされた金属ライン、およびオフセット配列を有するインダクターは、増大されたインダクター品質因子を示し得ると同時に、優れたインダクタンス値を示し、かつ比較的に少量の表面積を消費し得る。インダクターは、実質的に6角形の形状を有し得る。6角形のインダクターは、上部部分と下部部分とを有し得る。上部部分と下部部分とは、連続の金属ルーティング層内に形成され得、2つの連続の金属ルーティング層を分離させるビア層内に形成されているビアを介して接続され得る。6角形のインダクターの上部部分および下部部分は、容量性カップリング効果を低減させるために、互いに対してオフセットされ得る。6角形のインダクターは、ノイズを低減させるために、入力出力I/Oパッドの下に形成され得る。本発明のさらなる特徴、その本質およびさまざまな利点は、添付の図面および以下の詳細な説明からより明白になる。詳細な説明本発明の実施形態は、インダクターを有する集積回路に関する。インダクターが提供される集積回路は、プロセッサ、メモリチップ、プログラマブル集積回路、特定用途の集積回路、オーディオおよびビデオ回路等を含む任意の適切なタイプの集積回路であり得る。インダクターは、発振器、無線周波数回路、例えば、データ上または電力ライン上のノイズを減少させるためのフィルタ回路等を実装することにおいて使用され得る。ワイヤレス能力を有する集積回路が、ときどき、例として本明細書に説明される。しかしながら、この集積回路は、単に例示的なものである。1つ以上のインダクターを提供され得るタイプの集積回路が図1に示されている。集積回路10は、無線周波数トランシーバサーキットリーのようなワイヤレスサーキットリーを含み得、それ故に、ときどきにワイヤレス集積回路と呼ばれ得る。図1に示されるように、集積回路10は、トランシーバサーキットリー12のようなワイヤレス通信サーキットリーと、他の無線周波数サーキットリーとを有し得る。集積回路10は、アナログサーキットリー例えば、アナログサーキットリー14、入力出力I/Oサーキットリー例えば、I/Oサーキットリー16、デジタルサーキットリー、および他のサーキットリーを有し得る。トランシーバサーキットリー12は、例えば、電圧制御された発振器18のような2つの電圧制御された発振器VCDを含み得る。一例として2つの電圧制御された発振器18は、それぞれ、高周波数位相ロックループおよび低周波数位相ロックループにおいて使用され得る。所望なら、2つよりも多い電圧制御された発振器18または2つよりも少ない電圧制御された発振器が、集積回路10上に形成され得る。各電圧制御された発振器18は、インダクター例えば、インダクター20のうちの1つを含み得る。インダクター20が、直接に集積回路基板上にすなわち、集積回路10のサーキットリーが形成されているシリコン基板の表面上の誘電スタック内に形成されるので、インダクター20は、ときどき、オンチップインダクターと呼ばれ得る。集積回路10は、他の無線周波数サーキットリー、例えば、等化器、フィルタ、インダクター20を含むマッチング回路を有し得る。インダクター20は、例えば、入力出力ピン、電源ライン、データライン等の上のノイズを減少させるためのフィルタ、または他の回路においても使用され得る。図1に示されるように、アナログサーキットリー14およびI/Oサーキットリー16もインダクター20を含み得る。インダクター20は、磁場の形態のエネルギーを格納する受動電気部品である。インダクター20は、ループ内に配列された導電性ラインを用いて形成され得る。導電性ラインは、誘電スタックの層内に形成されているパターン化されたトレース例えば、銅トレースまたは他の金属トレースから形成され得る。集積回路の誘電スタックは、導電性構造が形成され得る酸化シリコン層または他の誘電層を含む。一般的には、誘電スタックは、金属相互接続層ときどき、金属層または金属ルーティング層とも呼ばれ得るおよびビア層を含む。金属ルーティング層は、金属ルーティングラインときどき、相互接続とも呼ばれるを含み得る。ビア層は、垂直な導電構造例えば、タングステビアまたは他の金属ビアのような導電性ビアを含み得る。所望なら、例えば、連続的な誘電の領域を形成するために金属層またはビア層の一部分から金属が省略され得る。インダクター20は、金属ルーティング層の金属ラインと、ビア層のビアとから形成され得る。金属ライン、ビア、およびブランク領域すなわち、連続的な誘電層に対して使用される構成が、インダクター性能を増大するように選択され得る。重要なインダクター計量は、インダクタンス値とインダクター品質因子Qとを含む。インダクターのインダクタンス値は、ループのターンの数、導電性ラインの長さ/幅等に依存し得る。インダクターの品質因子Qは、インダクター内に格納されたエネルギー対インダクターによって浪費されたエネルギーの比率である。低いQ値を有するインダクターは、非効率的であり、かつ回路性能を劣化させ得る。Qの値は、インダクターを形成するために使用された導電性ラインの抵抗によって影響され得る。比較的により高い抵抗を有する導体は、より悪いQ値を有するインダクターを生成し得る。比較的により低い抵抗を有する導体は、より高いQ値を有するインダクターを生成し得る。インダクターの品質因子Qはまた、インダクターの形状に依存し得る。概して、より円形の形状例えば、円形ループのパターンを有するインダクターは、4角の形状例えば、長方形ループのパターンを有するインダクターより高いQ値を示し得る。これは、ループ内の同じ数のターンを達成するためにより短い金属の長さが要求され、それによって、所与の面積のインダクターを形成するために使用される金属ラインの抵抗を低減させるからである。例えば、円形インダクター、8角形インダクター、6角形インダクター、および4角形インダクターの各々が5nHのインダクタンス値を有するシナリオを考慮する。円形インダクター、8角形インダクター、6角形インダクター、および4角形インダクターは、それぞれ、例として2.7GHzの動作周波数において6.8、6.5、6.0、および5.6のQ値を有し得る。4角形インダクターは、比較的により面積効率的であり得る。集積回路10上に消費される所与の量の表面積に対してすなわち、所与のフットプリントに対して、4角形インダクターは、面積の約100を利用し得るが、例として6角形インダクター、8角形インダクター、および円形インダクターは、それぞれ、面積の65、82.8、および78.5を占有し得る。面積効率性を向上するようにインダクターのフットプリントを減少させるために、直列接続のインダクターは、金属ビアを介して接続された複数の金属ルーティング層を用いて形成され得る。このアプローチを用いて形成されたインダクターは、ときどき、直列接続のスパイラルインダクターまたはマルチレベル積層インダクターと呼ばれ得る。1つの適切な配列に関して、インダクター20は、8角形の直列接続のインダクター例えば、8つの約45°曲がりを有するインダクターであり得る。8角形の直列接続のインダクターは、3つのターンを有し得、かつそれぞれに図2Aと2Bとに示されるように、上部部分例えば、上部部分22Aと下部部分例えば、下部部分22Bとを有し得る。上部部分および下部部分は、金属ビア例えば、ビア28を介して直列接続され得る。上部部分22Aは、第1の終端例えば、終端PORTAを有し得る。終端PORTAは、8角形の直列接続のインダクターの第1の入力出力ポートとして機能し得る。上部部分22Aは、金属ライン例えば、金属ライン24を用いて形成された3つのターンを有し得る。ライン24は、第1の金属ルーティング層内に形成され得る。図2Aに示されるように、金属ライン例えば、アンダーパスラインブリッジ26が、所望の接続を形成するために使用され得る。アンダーパスブリッジ26は、第1の金属ルーティング層の下にある第2の金属ルーティング層内に形成され得る。所望なら、オーバーパスブリッジ第1の金属ルーティング層の上にある層内に形成された金属ラインが所望の接続を形成するために使用され得る。上部部分22Aは、金属ビア28を含む第2の終端を有し得る。ビア28は、金属スタブ例えば、金属スタブ30に接続され得る。スタブ30は、第2の金属ルーティング層内に形成され得る。スタブ30は、上部部分22Aと下部部分22Bとの間の直列接続において中間点として機能し得る。下部部分22Bは、第1の終端例えば、終端PORTBを有し得る。終端PORTBは、8角形の直列接続のインダクターの第2の入力出力ポートとして機能し得る。下部部分22Bは、金属ライン例えば、金属ライン36を用いて形成された3つのターンを有し得る。ライン36は、第2の金属ルーティング層の下にある第3の金属ルーティング層内に形成され得る。アンダーパスブリッジ38が、図2Bの所望の接続を形成するために使用され得る。アンダーパスライン38は、第3の金属ルーティング層の下にある第4の金属ルーティング層内に形成され得る。所望なら、オーバーパスブリッジ例えば、第3の金属ルーティング層の上にある層内に形成された金属ラインが所望の接続形成するために使用され得る。図3は、点線32に基づく断面カットに沿って断面化された図2Aおよび2Bの8角形の直列接続のインダクターの断面側面図である。集積回路10は、基板上に形成された誘電スタックを有し得る。誘電スタックは、ビア層によって分離されている複数の金属ルーティング層を含み得る。金属ルーティング層は、誘電材料例えば、二酸化珪素または他の絶縁材料で形成された金属ルーティングワイヤを含み得る。ビア層は、類似な誘電材料で形成された金属ビアを含み得る。金属ルーティング層とビア層とは、ときどき、相互接続層と呼ばれ得る。直列接続のインダクターの上部部分22Aは、金属ルーティング層40および42と、ビア層48とを用いて形成され得る。金属ライン24が、金属ルーティング層40内に形成され得る。層40は、誘電スタックの最上層であり得、アルミニウムパッドAP層と呼ばれ得る。アンダーパスブリッジ26が、金属ルーティング層42内に形成され得る。集積回路10が11金属ルーティング層プロセスAP層を除いてを用いて形成されることを仮定して、層42がM11金属ルーティング層と呼ばれ得る。AP層は、銅および/または他の材料を含み得る。M11ブリッジ26は、ビア層48内に形成されているビア28を介してそれぞれの金属ライン24に接続され得る。ビア層48は、AP金属ルーティング層40とM11金属ルーティング層42とを分離させるビア層である。図3は、金属スタブ30に直接に接続されたビア28を有する上部部分22Aの第2の終端を示す。金属スタブ30はまた、M11金属ルーティング層42内に形成され得る。スパイラルインダクターの下部部分22Bが、金属ルーティング層44および46と、ビア層52とを用いて形成され得る。金属ライン36が、金属ルーティング層44内に形成され得る。層44は、M11金属ルーティング層以下の1つの金属ルーティング層であるM10金属ルーティング層と呼ばれ得る。アンダーパスブリッジ38が、金属ルーティング層46内に形成され得る。層46は、M10金属ルーティング層以下の1つの金属ルーティング層であるM9金属ルーティング層と呼ばれ得る。M9ブリッジ38は、ビア層52内に形成されているビア28を介してそれぞれの金属ライン36に接続され得る。ビア層52は、M10金属ルーティング層44とM9金属ルーティング層46とを分離させるビア層である。図3は、下部部分22Bを金属スタブ30に直接に接続するビア28例えば、ビア層50内のビアを有する下部部分22Bの第2の終端を示す。上部部分22Aと下部部分22Bとは、8角形の直列接続のインダクターを形成するために、M11スタブ30を介して直列接続され得る。図3に関連して説明されたタイプのインダクター20は、単なる例示に過ぎない。直列接続のインダクター20の上部部分と下部部分とが、ビア層50によって分離されているすなわち、部分22Aおよび22Bが、介在する金属ルーティング層によって分離されていない。このアプローチを用いて形成された連続部分を有するインダクターは、望ましくない容量性カップリングを経験し得る。容量性カップリングは、インダクターの自己共鳴周波数を低下させ得、それによってより高い動作周波数において品質因子Qを劣化させる。所望なら、図4に示されるように、図2Aおよび2Bの直列接続のインダクターは、少なくとも1つの介在する金属ルーティング層を用いて形成され得る。図4は、点線34例えば、図2Aおよび2Bを参照に基づく断面カットに沿って断面化されたインダクターの断面側面図を示す。図4のインダクター20は、部分22Aおよび22Bを分離する誘電スタック内の領域56によって示されるように、複数の介在する金属ルーティング層すなわち、インダクターのフットプリント内に金属が欠けており、従って中間に配置され誘電セパレーター層として機能する金属ルーティング層を有し得る。誘電層すなわち、空emptyの金属ルーティング層を用いてインダクター20の上部部分と下部部分とを分離することは、インダクターの積層された層の間の容量性カップリングを減少させ得、それによって、インダクターの自己共鳴周波数を増大させることによってインダクターのQ値を向上させ得る。図4に示されるように、部分22Aと22Bのそれぞれの中の導電性ライン24と36は、それぞれ、抵抗を低減させ、それによってQを向上させるために、並列にショートされた2つのまたは2つより多い金属ルーティング層を用いて形成され得る。図2Aの金属ライン24は、互いに対して平行に延び、かつ中間に配置されたビア66によって並列にショートされている金属ループ形状のライン68および70を含み得る。金属ライン68および70は、それぞれ、金属ルーティング層40および42内に形成され得、その一方で、ビア66は、ビア層62内に形成され得る。同様に、図2Bの金属ライン36は、ループ形状すなわち、4角形のループ形状、6角形のループ形状、または他の適切なループ形状の金属ワイヤ72および74を含み、金属ワイヤ72および74が、ビア層64内に形成されたビア66によって並列にショートされている。金属ワイヤ72および74は、それぞれ、金属ルーティング層58および60内に形成され得る。例えば、金属ライン68および70は、例えば、集積回路10が12層相互接続テクノロジーを用いて形成されることを仮定して、それぞれ、AP金属ルーティング層およびM12金属ルーティング層内に形成され得る。アンダーパスブリッジ26が、M11金属ルーティング層内に形成され得る。この例において、1つの介在する金属ルーティング層が形成され、上部部分22Aと下部部分22Bとを分離させる。それ故に、領域56は、1つの金属ルーティング層すなわち、任意のインダクター金属ラインを含まないM10介在する金属ルーティング層を含む。金属ライン72および74は、それぞれ、M9金属ルーティング層およびM8金属ルーティング層内に形成され得る。アンダーパスブリッジ38が、M7金属ルーティング層内に形成され得る。所望なら、ブリッジ38は、オーバーパスとして機能するために、M10金属ルーティング層内に形成され得る。少なくとも1つの金属スタブ構造が、上部のインダクター部分と下部のインダクター部分とを直列接続するために、介在する金属ルーティング層例えば、M10層内に形成され得る。それぞれに並列にショートされた金属ラインを有する上部部分および下部部分を有する図4のインダクター20のようなインダクターは、所与のインダクタンスに対して減少された直列抵抗を示し得、従って、増大された品質因子Qによって特徴付けられ得る。図4に示されるように、インダクター20は、距離xで半導体基板75の表面から分離されている最底層例えば、下部部分22Bの底層を有し得る。所望なら、他のサーキットリーまたは金属ルーティングが、インダクター20下の領域76内に形成され得る。領域76は、誘電スタック内の残りの金属ルーティング層およびビア層を含み得る。概して、電磁気的に誘起された渦電流が基板を通して流れることを防ぐために、基板の表面から比較的に遠く離れてすなわち、xを最大化するようにインダクター20を保持することが望ましい。渦電流の存在は、Q値を劣化させ得る。これは、難しい設計を示す。直列抵抗を低減させるために並列にラインをショートさせることが望ましいが、これを行うことは、インダクターにおいて層の数を増大させ、望ましくないように距離xを小さくする。介在するブランク金属ルーティング層が、容量性カップリングを低下させるために提供され得るが、これを行うことはまた、インダクター20の下部部分から基板の表面までの距離を減少させる。まとめると、品質因子Qを最適化するためのインダクター20の設計は、並列にショートされた金属ライン、介在する金属ルーティング層、インダクターから基板までのより長い距離等の間の関係を考慮することを必要とし得る。従って説明されたスパイラル直列接続のインダクター20は、直列に接続された2つの部分すなわち、上部部分22Aおよび下部部分22Bをさらに含む。これは、単なる示に過ぎない。所望なら、2つ以上の部分例えば、下部のループ部分の下の第3のループ部分、第3のループ部分の下の第4のループ部分等が、追加の金属スタブを介して直列に接続され得る。図3および4に関連して説明されたタイプのインダクターは、それぞれのアウトライン78および80を有する上部のループ部分および下部のループ部分を有し得る例えば、図5Aおよび5Bを参照。上部のループ部分および下部のループ部分は、同じ直径すなわち、共通の直径を有し得る。1つの適切な配列に関して、図5Aに示されるように、2つの部分が実質的に配列され得る。この方法で横に配列される場合に、上部ループおよび下部ループ内のラインが重なる。しかしながら、これは、容量性カップリング効果を引き起こし得る。別の適切な配列に関して、図5Bに示されるように、2つの部分は、互いに対して横にオフセットされ得る例えば、それにより、上部部分のラインが下部部分のラインと部分的のみ重なる。このタイプのオフセット構成を用いて形成されたインダクターは、インダクターQ因子を向上させる、低減されたカップリング容量性を示し得る。図5Bに示されるタイプの配列は、比較的に控えめの横のオフセットを有し得すなわち、それにより、図5Bに示されるように上から見た場合に、上部ループと下部ループとが部分的に重なる、またはほぼ完全に重ならない構成を引き起こす、誘電スタックの面内のより大きな量の横シフトを有し得る。複数のターンを有する配列において、横のオフセットは、上部ループのターンが直接に下部ループのターンと重ならないことを確保するために使用され得、または他の部分内の対応するターンに対して一部分の各ターンを部分的にシフトするために使用され得る。所望なら、インダクターの下部部分のラインは、インダクターの上部部分のライン内に完全に入れ子にされ得、またはその逆の場合もあり得るすなわち、従って、ループのそれぞれの部分内のインダクターラインの間に重なりがない。図5Cに示されるように、上部部分および下部部分は、それぞれ、領域82および84内に形成され得る。下部ループの直径が、上部ループの直径より小さいので、領域82と領域84とは重ならないすなわち、領域82は、領域84と重ならない場合もある。図5Bに示されるタイプの配列を用いて実装されたインダクターと比較されると、入れ子にされ、かつ重ならない構成を用いて形成されたインダクターは、さらに低いカップリング容量性を提供し、品質因子Qを向上させ得る。別の適切な配列において、インダクター20は、6角形の直列接続のインダクター例えば、2つの約90°曲がりと4つの約45°曲がりとを有するインダクターであり得る。6角形の直列接続のインダクターは、2つのターンを有し得、図6Aおよび6Bにそれぞれに示されるように、上部部分例えば、上部部分86Aと下部部分例えば、下部部分86Bとを有し得る。上部部分および下部部分は、金属ビア90を介して直列接続され得る。上部部分86Aは、第1の終端例えば、終端PORTAを有し得る。終端PORTAは、6角形の直列接続の第1のインダクターの入力出力ポートとして機能し得る。上部部分86Aは、金属ライン例えば、ループ形状の金属ライン88を用いて形成された2つのターンを有し得る。ライン88は、第1の金属ルーティング層内に形成され得る。上部部分86Aは、金属ビア90を含む第2の終端を有し得る。ビア90は、上部部分86Aを下部部分86Bに直接に接続し得る。下部部分86Bは、ビア90に接続されている第1の終端を有し得る。下部部分86Bは、金属ライン例えば、ループ形状の金属ライン92を用いて形成された2つのターンを有し得る。ライン92は、第1の金属ルーティング層下にある第2の金属ルーティング層内に形成され得る。下部部分86Bは、第2の金属ルーティング層下にある第3の金属ルーティング層内に形成されている金属ライン98に接続されたビア96を含む第2の終端を有し得る。金属ライン98は、終端PORTBのような終端を有し得る。終端PORTBは、6角形の直列接続のインダクターの第2の入力出力ポートとして機能し得る。図7は、点線94に基づく断面カットに沿って断面化された図6Aおよび6Bの6角形の直列接続のインダクターの断面側面図である。直列接続のインダクターの上部部分86Aは、M11金属ルーティング層を用いて形成され得る例えば、金属ライン88が、M11金属ルーティング層内に形成される。M11金属ルーティング層は、AP層100の直下の金属ルーティング層であり得る。層100は、誘電スタックの最上層であり得る。6角形のインダクターの下部部分86Bは、M10金属ルーティング層を用いて形成され得る例えば、金属ライン92が、M10金属ルーティング層内に形成され得る。図7に示されるように、上部部分86Aは、ビア90を介して下部部分86Bに接続され得る。ビア90は、M10金属ルーティング層とM11金属ルーティング層とを分離させるビア層104内に形成され得る。点線108によって示されるように、部分86Aおよび86Bの金属ラインが、互いに対してオフセットされ得る。6角形の直列接続のインダクターは、はんだパッド下に形成され得る。例えば、はんだ102は、AP層100上に形成され、図7における導体103によって概略的に示されるように、ラインリード、パッケージパッド、または他の外部導体にAP層を接続し得る。6角形のインダクターは、はんだ102および導体103によって提供された電気的接続を通過する信号に関連付けられた望ましくないノイズ供給源例えば、高周波数信号摂動を省略するように機能し得る。図6A、6B、および7に関連して説明されたタイプの6角形の直列接続のインダクター構成は、単なる例示に過ぎない。任意数のターンが、6角形のインダクター20を形成するために使用され得る例えば、1ターン、2ターン、3ターン、3より多いターン等。所望なら、6角形のインダクターは、上部部分と下部部分とを有し得、上部部分と下部部分とは、並列にショートされた金属ライン、上部部分と下部部分との間の少なくとも1つの介在する層、実質的オフセットの構成例えば、上部部分が、下部部分と部分的のみ重なる構成、入れ子にされた構成例えば、上部部分が下部部分と重ならない構成、任意の所望の形状例えば、8角形、6角形、長方形等、任意数の金属ルーティング層、これらの属性の任意の組み合わせ等を用いて形成される。追加の実施形態追加の実施形態1誘電スタック内に形成された集積回路インダクターであって、該集積回路インダクターは、少なくとも1つの45°曲がりを含む第1のループと、少なくとも1つの45°曲がりを含む第2のループとを含み、該第1のループおよび該第2のループは、直列に結合されており、該誘電スタックのそれぞれの層内に形成されている、集積回路インダクター。追加の実施形態2上記第1のループが、上記第2のループ内に入れ子にされることにより、該第1のループは、該第2のループと重ならない、追加の実施形態1に記載の集積回路インダクター。追加の実施形態3上記第1のループが、上記第2のループに対して横にオフセットされることにより、該第1のループと該第2のループとは、少なくとも部分的に重ならない、追加の実施形態1に記載の集積回路インダクター。追加の実施形態4上記第1のループおよび上記第2のループは、8角形の形状を有する、追加の実施形態1に記載の集積回路インダクター。追加の実施形態5上記第1のループおよび上記第2のループの各々は、6つの側を有し、該第1のループおよび該第2のループの各々は、少なくとも1つの90°曲がりを含む、追加の実施形態1に記載の集積回路インダクター。追加の実施形態6上記第1のループおよび上記第2のループは、それぞれ、第1の金属ルーティング層および第2の金属ルーティング層内に形成されており、上記集積回路インダクターは、上記誘電スタック内の介在する領域をさらに含み、該介在する領域は、該第1の金属ルーティング層と該第2の金属ルーティング層との間に形成されている少なくとも1つの誘電金属ルーティング層を含む、追加の実施形態1に記載の集積回路インダクター。追加の実施形態7上記第1のループおよび上記第2のループの各々は、互いに対してビアによって並列にショートされている少なくとも1対の導電性ループ形状のラインを含む、追加の実施形態1に記載の集積回路インダクター。追加の実施形態8誘電スタック内に形成された集積回路インダクターであって、該集積回路インダクターは、少なくとも1対の導電性ループ形状のラインを含む上部ループ部分であって、該少なくとも1対の導電性ループ形状のラインは、互いに対してビアによって並列にショートされている、上部ループ部分と、少なくとも1対の導電性ループ形状のラインを含む下部ループ部分であって、該少なくとも1対の導電性ループ形状のラインは、互いに対してビアによって並列にショートされている、下部ループ部分とを含み、該上部ループ部分および該下部ループ部分は、直列に結合されており、該誘電スタックのそれぞれの層内に形成されている、集積回路インダクター。追加の実施形態9上記上部ループ部分は、該上部ループ内の上記1対の導電性ループ形状のラインに対してビアによって並列にショートされている少なくとも1つの追加の導電性ループ形状のラインをさらに含み、上記下部ループ部分は、該下部ループ部分内の上記1対の導電性ループ形状のラインに対してビアによって並列にショートされている少なくとも1つの追加の導電性ループ形状のラインをさらに含む、追加の実施形態8に記載の集積回路インダクター。追加の実施形態10上記上部ループ部分内の上記1対のループ形状のラインは、それぞれ、第1の金属ルーティング層および第2の金属ルーティング層内に形成されているループ形状のラインを有し、上記下部ループ部分内の上記1対のループ形状のラインは、それぞれ、第3の金属ルーティング層および第4の金属ルーティング層内に形成されているループ形状のラインを有し、金属が欠けており、かつ該第1および第2の金属ルーティング層と該第3および第4の金属ルーティング層との間に配置されている少なくとも1つの誘電金属ルーティング層をさらに含む、追加の実施形態8に記載の集積回路インダクター。追加の実施形態11互いに対して、ビアによって並列にショートされている少なくとも1対の導電性ループ形状のラインを含む追加のループ部分をさらに含み、上記下部ループ部分と該追加のループ部分とは、直列に結合されており、該誘電スタックの別々の層内に形成されている、追加の実施形態8に記載の集積回路インダクター。追加の実施形態12上記上部ループ部分と上記下部ループ部分とは、互いに対して入れ子にされており、互いに対して重ならない、追加の実施形態8に記載の集積回路インダクター。追加の実施形態13上記上部ループ部分および上記下部ループ部分は、共通の直径を有し、該上部ループ部分が、該下部ループ部分に対して横にオフセットされることにより、該上部ループ部分と該下部ループ部分とは、少なくとも部分的に重ならない、追加の実施形態8に記載の集積回路インダクター。追加の実施形態14誘電スタック内に形成された集積回路インダクターであって、該集積回路インダクターは、導電性ラインを含む上部ループと、導電性ラインを含む下部ループと、該上部ループと該下部ループとを分離させる少なくとも1つの誘電金属ルーティング層を含む介在する領域とを含み、該上部ループと該下部ループとは、該介在する領域内に形成された金属ビアを介して直列接続されており、該上部ループと該下部ループとは、該誘電スタックのそれぞれの層内に形成されている、集積回路インダクター。追加の実施形態15上記上部ループと上記下部ループとが、異なる直径を有し、かつ互いに対して入れ子にされることにより、該上部ループと該下部ループとは重ならない、追加の実施形態14に記載の集積回路インダクター。追加の実施形態16上記上部ループが、上記下部ループに対して横にオフセットされることにより、該上部ループと該下部ループとは、少なくとも部分的に重ならない、追加の実施形態14に記載の集積回路インダクター。追加の実施形態17誘電スタック内に形成された集積回路インダクターであって、該集積回路インダクターは、少なくとも該誘電スタックの第1の層内に形成された第1のループと、少なくとも該誘電スタックの第2の層内に形成された第2のループとを含み、該第1のループおよび該第2のループは、直列に結合されており、該第1のループが該第2のループ内に入れ子にされることにより、該第1のループは、該第2のループと重ならない、集積回路インダクター。追加の実施形態18上記誘電スタックの上記第1の層と上記第2の層との間に配置された介在する領域をさらに含み、該介在する領域は、金属が欠けている少なくとも1つの誘電金属ルーティング層を含む、追加の実施形態17に記載の集積回路インダクター。追加の実施形態19上記第1のループおよび上記第2のループの各々は、複数の45°曲がりを有する8角形の形状を有する、追加の実施形態17に記載の集積回路インダクター。追加の実施形態20上記第1のループは、互いに対してビアによって並列にショートされている少なくとも1対の導電性ループ形状のラインを含み、上記第2のループは、互いに対してビアによって並列にショートされている少なくとも1対の導電性ループ形状のラインを含む、追加の実施形態19に記載の集積回路インダクター。上記の内容は、単なる本発明の原理の例示に過ぎず、さまざまな改変が、本発明の範囲および精神から逸脱することなしに、当業者によって加えられ得る。上記実施形態は、単独も任意の組み合わせでも実装され得る。