複数のメモリセルがマトリクス状に配設されたメモリセルアレイと、制御信号に応じて、前記複数のメモリセルの中から動作を行うメモリセルを選択するデコーダと、前記デコーダに対して前記制御信号を出力するか否かを選択する制御回路と、を有し、前記複数のメモリセルのそれぞれは、酸化物半導体によってチャネル領域が形成される選択トランジスタをオフ状態とすることによってデータの保持が行われることを特徴とする半導体記憶装置。前記複数のメモリセルのそれぞれにおいて、一方の電極が前記選択トランジスタのソース及びドレインの一方に電気的に接続された容量素子が設けられ、前記容量素子が保持する電荷の多寡を判別することによって前記データの読み出しが行われることを特徴とする請求項1に記載の半導体記憶装置。前記複数のメモリセルのそれぞれにおいて、ゲートが前記選択トランジスタのソース及びドレインの一方に電気的に接続された読み出しトランジスタが設けられ、前記読み出しトランジスタの導通状態を判別することによって前記データの読み出しが行われることを特徴とする請求項1に記載の半導体記憶装置。前記複数のメモリセルのそれぞれにおいて、一方の電極が前記選択トランジスタのソース及びドレインの一方並びに前記読み出しトランジスタのゲートに電気的に接続され、他方の電極が読み出しワード線に電気的に接続された容量素子が設けられ、前記読み出しトランジスタのソース及びドレインの一方が読み出しビット線に電気的に接続され、ソース及びドレインの他方が一定電位を供給する配線に電気的に接続されることを特徴とする請求項3に記載の半導体記憶装置。前記複数のメモリセルのそれぞれにおいて、一方の電極が前記選択トランジスタのソース及びドレインの一方並びに前記読み出しトランジスタのゲートに電気的に接続され、他方の電極が読み出しワード線に電気的に接続された容量素子が設けられ、前記複数のメモリセルに含まれる列方向に配設されたn個のメモリセルnは、3以上の自然数のk番目に配設されたメモリセルkは、2以上n未満の自然数が有する読み出しトランジスタのソース及びドレインの一方が、k-1番目に配設されたメモリセルが有する読み出しトランジスタのソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方が、k1番目に配設されたメモリセルが有する読み出しトランジスタのソース及びドレインの一方に電気的に接続され、前記列方向に配設されたn個のメモリセルの1番目に配設されたメモリセルが有する読み出しトランジスタのソース及びドレインの一方が、一定電位を供給する配線に電気的に接続され、前記列方向に配設されたn個のメモリセルのn番目に配設されたメモリセルが有する読み出しトランジスタのソース及びドレインの他方が、読み出しビット線に電気的に接続されることを特徴とする請求項3に記載の半導体記憶装置。前記制御回路が、電源供給開始後の特定期間において前記制御信号を出力せず、且つ前記特定期間経過後に前記制御信号を出力することを特徴とする請求項1乃至請求項5のいずれか一項に記載の半導体記憶装置。前記制御回路が、リセット信号によってスイッチングが制御されるスイッチを有し、前記制御信号が、前記スイッチを介して前記デコーダに供給され、前記リセット信号が前記特定期間において接地電位を示すことで前記スイッチをオフ状態とすることを特徴とする請求項6に記載の半導体記憶装置。前記制御信号が、第1の配線を介して前記制御回路に供給され、前記制御信号の反転信号である反転制御信号が、第2の配線を介して前記制御回路に供給され、前記制御回路が、前記第1の配線の電位及び前記第2の配線の電位が反転状態となった場合に、前記制御信号を出力することを特徴とする請求項1乃至請求項5のいずれか一項に記載の半導体記憶装置。上述の問題に鑑み、本発明の一態様は、電力が供給されない状況でも記憶内容の保持が可能不揮発性で、且つ、書き込み回数にも制限が無い、新たな構造の半導体記憶装置を提供することを目的の一とする。また、本発明の一態様は、データの書き込みに高電圧を必要としない不揮発性の半導体記憶装置を提供することを目的の一とする。また、本発明の一態様は、電源供給開始直後等において各種配線にノイズが発生した場合であってもデータの誤書き換えを抑制することが可能な不揮発性の半導体記憶装置を提供することを目的の一とする。なお、本発明の一態様は、上述した目的の少なくとも一を達成することを課題とする。本発明の一態様は、複数のメモリセルがマトリクス状に配設されたメモリセルアレイと、制御信号に応じて、複数のメモリセルの中から動作を行うメモリセルを選択するデコーダと、デコーダに対して制御信号を出力するか否かを選択する制御回路と、を有し、複数のメモリセルのそれぞれは、酸化物半導体によってチャネル領域が形成される選択トランジスタをオフ状態とすることによってデータの保持が行われる半導体記憶装置である。なお、当該酸化物半導体は、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低いことを特徴とする。このような酸化物半導体によってトランジスタのチャネル領域が形成されることで、オフ電流リーク電流が極めて低いトランジスタを実現することができる。加えて、当該酸化物半導体は、電子供与体ドナーとなり得る水分または水素などの不純物濃度が低減されたi型真性又はi型に限りなく近い酸化物半導体purifiedOxideSemiconductor:purifiedOSであることが好ましい。これにより、酸化物半導体によってチャネル領域が形成されるトランジスタのオフ電流リーク電流をさらに低減することが可能である。具体的には、当該酸化物半導体は、二次イオン質量分析法SIMS:SecondaryIonMassSpectroscopyによる水素濃度の測定値が、5×1019atoms/cm3以下、好ましくは5×1018atoms/cm3以下、より好ましくは5×1017atoms/cm3以下である。また、ホール効果測定により測定できる当該酸化物半導体のキャリア密度は、1×1014/cm3未満、好ましくは1×1012/cm3未満、さらに好ましくは1×1011/cm3未満である。また、酸化物半導体のバンドギャップは、2eV以上、好ましくは2.5eV以上、より好ましくは3eV以上である。ここで、二次イオン質量分析法SIMS:SecondaryIonMassSpectroscopyで行う水素濃度の分析について触れておく。SIMS分析は、その原理上、試料表面近傍や、材質が異なる膜との積層界面近傍のデータを正確に得ることが困難であることが知られている。そこで、膜中における水素濃度の厚さ方向の分布をSIMSで分析する場合、対象となる膜が存在する範囲において、値に極端な変動が無く、ほぼ一定の値が得られる領域における平均値を、水素濃度として採用する。また、測定の対象となる膜の厚さが小さい場合、隣接する膜内の水素濃度の影響を受けて、ほぼ一定の値が得られる領域を見いだせない場合がある。この場合、当該膜が存在する領域における、水素濃度の最大値または最小値を、当該膜中の水素濃度として採用する。さらに、当該膜が存在する領域において、最大値を有する山型のピーク、最小値を有する谷型のピークが存在しない場合、変曲点の値を水素濃度として採用する。なお、酸化物半導体は、四元系金属酸化物であるIn-Sn-Ga-Zn-O系酸化物半導体、三元系金属酸化物であるIn-Ga-Zn-O系酸化物半導体、In-Sn-Zn-O系酸化物半導体、In-Al-Zn-O系酸化物半導体、Sn-Ga-Zn-O系酸化物半導体、Al-Ga-Zn-O系酸化物半導体、Sn-Al-Zn-O系酸化物半導体、二元系金属酸化物であるIn-Zn-O系酸化物半導体、Sn-Zn-O系酸化物半導体、Al-Zn-O系酸化物半導体、Zn-Mg-O系酸化物半導体、Sn-Mg-O系酸化物半導体、In-Mg-O系酸化物半導体、In-Ga-O系酸化物半導体、及びIn-O系酸化物半導体、Sn-O系酸化物半導体、Zn-O系酸化物半導体などを用いることができる。なお、本明細書においては、例えば、In-Sn-Ga-Zn-O系酸化物半導体とは、インジウムIn、錫Sn、ガリウムGa、亜鉛Znを有する金属酸化物、という意味であり、その組成比は特に問わない。また、上記酸化物半導体は、シリコンを含んでいてもよい。また、本明細書において、酸化物半導体は、例えば、化学式InMO3ZnOmm>0で表記することができる。ここで、Mは、Ga、Al、MnおよびCoから選ばれた一または複数の金属元素を指す。本発明の一態様に係る半導体記憶装置は、複数のメモリセルのそれぞれにおいて、酸化物半導体によってチャネル領域が形成される選択トランジスタをオフ状態とすることによってデータの保持が行われる。これにより、電力の供給がない場合ただし、各種配線の電位は一定であることが望ましいであっても、長期にわたって記憶内容を保持することが可能である。また、本発明の一態様に係る半導体記憶装置では、データの書き込みに高電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、本発明の一態様に係る半導体記憶装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのスイッチングによって、データの書き込みが行われるため、高速な動作も容易に実現しうる。また、データを消去するための動作が不要であるというメリットもある。また、本発明の一態様に係る半導体記憶装置は、所望のメモリセルを選択するデコーダに対して、制御信号を出力するか否かを選択する制御回路を有する。これにより、電源投入等において各種配線にノイズが発生した場合であってもデコーダの誤動作の発生を抑制することが可能である。したがって、データの誤書き換えを抑制することが可能となる。以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。まず、本発明の一態様に係る半導体記憶装置について図1~8を参照して説明する。<半導体記憶装置の構成例>図1Aは、半導体記憶装置の構成例を示す図である。図1Aに示す半導体記憶装置は、複数のメモリセル20がマトリクス状に配設されたメモリセルアレイ10と、メモリセルアレイ10の特定行を選択する行デコーダ11と、メモリセルアレイ10の特定列を選択する列デコーダ12と、行デコーダ11及び列デコーダ12に対してアドレス信号、リードイネーブル信号、ライトイネーブル信号などの制御信号を出力するか否かを選択する制御回路13と、を有する。なお、図1Aに示す半導体記憶装置においては、制御信号に応じて行デコーダ11及び列デコーダ12が特定行及び特定列を選択することで特定のメモリセル20が選択され図1Aでは、斜線を付したメモリセル20が該当、選択されたメモリセル20においてデータの書き込み動作又は読み出し動作が行われる。図1Bは、図1Aに示した半導体記憶装置が有するメモリセル20の構成例を示す図である。図1Bに示すメモリセル20は、酸化物半導体OSによってチャネル領域が形成されるトランジスタ21と、トランジスタ21がオフ状態となることによって浮遊状態となるノードを含む回路22とを有する。なお、メモリセル20は、当該ノードにおいて電荷を保持することが可能であり、2値又は多値のデータを当該ノードの電位の値に対応させるメモリセルである。また、当該ノードは、トランジスタ21のソース及びドレインの一方に電気的に接続されている。そのため、当該ノードの電位は、トランジスタ21を介した電荷の授受によって容易に制御できる。これにより、メモリセル20では、容易に保持データの多値化を行うことが可能である。加えて、当該ノードにおいて保持されるデータは、上述したフラッシュメモリなどと比較して特定の半導体素子から受ける影響が少ない。すなわち、メモリセル20は、半導体素子の特性バラツキなどに大きく依存することなくデータの保持を行うことが可能である。これにより、当該ノードの電位を細分化してメモリセル20における保持データとすることができる。例えば、0V、1V、2V、及び3Vのそれぞれを当該ノードの電位とすることでメモリセル20の保持データを4値とするのではなく、0V、0.25V、0.5V、及び0.75Vのそれぞれを当該ノードの電位とすることでメモリセル20の保持データを4値とすることができる。<酸化物半導体によってチャネル領域が形成されるトランジスタのオフ電流>ここで、酸化物半導体によってチャネル領域が形成されるトランジスタのオフ電流リーク電流を測定した結果について示す。まず、上記測定に用いたトランジスタの作製方法について図2を参照して説明する。始めに、ガラス基板90上に膜厚100nmの窒化シリコン層及び膜厚150nmの酸化窒化シリコン層の積層からなる下地層91をCVD法により形成した図2A参照。次いで、当該下地層91上に膜厚100nmのタングステン層をスパッタリング法により形成した。さらに、当該タングステン層をフォトリソグラフィ法を用いて選択的にエッチングすることでゲート層92を形成した図2B参照。次いで、下地層91上及びゲート層92上に膜厚100nmの酸化窒化シリコン層からなるゲート絶縁膜93をCVD法により形成した図2C参照。次いで、ゲート絶縁膜93上に膜厚25nmの酸化物半導体層をスパッタリング法により形成した。なお、当該酸化物半導体層の形成には、In2O3:Ga2O3:ZnO=1:1:2[mol]の金属酸化物ターゲットを用いた。また、当該酸化物半導体層の形成は、基板温度を200°C、チャンバー内圧を0.6Pa、直流電源を5kW、酸素及びアルゴンの混合雰囲気酸素流量50sccm、アルゴン流量50sccmという条件において行っている。さらに、当該酸化物半導体層をフォトリソグラフィ法を用いて選択的にエッチングすることで酸化物半導体層94を形成した図2D参照。次いで、窒素及び酸素の混合雰囲気窒素80、酸素20下で450°C、1時間の熱処理を行った。次いで、フォトリソグラフィ法を用いてゲート絶縁膜93を選択的にエッチングした図示しない。なお、当該エッチング工程は、ゲート層92と、後に形成される導電層とのコンタクトホールを形成するための工程である。次いで、ゲート絶縁膜93及び酸化物半導体層94上に膜厚100nmのチタン層、膜厚200nmのアルミニウム層、及び膜厚100nmのチタン層の積層をスパッタリング法により形成した。さらに、当該積層をフォトリソグラフィ法を用いて選択的にエッチングすることでソース層95a及びドレイン層95bを形成した図2E参照。次いで、窒素雰囲気下で300°C、1時間の熱処理を行った。次いで、ゲート絶縁膜93、酸化物半導体層94、ソース層95a、及びドレイン層95b上に膜厚300nmの酸化シリコン層からなる保護絶縁層96を形成した。さらに、保護絶縁層96をフォトリソグラフィ法を用いて選択的にエッチングした図2F参照。なお、当該エッチング工程は、ゲート層、ソース層、及びドレイン層と、後に形成される導電層とのコンタクトホールを形成するための工程である。次いで、保護絶縁層96上に膜厚1.5μmのアクリル層を塗布し、該アクリル層を選択的に露光することによって平坦化絶縁層97を形成した図2G参照。さらに、窒素雰囲気下で250°C、1時間の熱処理を行うことで、アクリル層からなる平坦化絶縁層97を焼き固めた。次いで、平坦化絶縁層97上に膜厚200nmのチタン層をスパッタリング法により形成した。さらに、当該チタン層をフォトリソグラフィ法を用いて選択的にエッチングすることでゲート層92に接続する導電層図示しない、ソース層95aに接続する導電層98a、及びドレイン層95bに接続する導電層98bを形成した図2H参照。次いで、窒素雰囲気下で250°C、1時間の熱処理を行った。以上の工程によって、上記測定に用いたトランジスタを作製した。さらに、上記測定に用いた特性評価用回路によるオフ電流の値の算出方法について以下に説明する。特性評価用回路による電流測定について、図3を用いて説明する。図3は、特性評価用回路を説明するための図である。まず、特性評価用回路の回路構成について図3Aを用いて説明する。図3Aは、特性評価用回路の回路構成を示す回路図である。図3Aに示す特性評価用回路は、複数の測定系801を備える。複数の測定系801は、互いに並列に接続される。ここでは、8個の測定系801が並列に接続される構成とする。複数の測定系801を用いることにより、同時に複数の測定を行うことができる。測定系801は、トランジスタ811と、トランジスタ812と、容量素子813と、トランジスタ814と、トランジスタ815と、を含む。トランジスタ811、トランジスタ812、トランジスタ814、及びトランジスタ815は、N型の電界効果トランジスタである。トランジスタ811のソース及びドレインの一方には、電圧V1が入力され、トランジスタ811のゲートには、電圧Vext_aが入力される。トランジスタ811は、電荷注入用のトランジスタである。トランジスタ812のソース及びドレインの一方は、トランジスタ811のソース及びドレインの他方に接続され、トランジスタ812のソース及びドレインの他方には、電圧V2が入力され、トランジスタ812のゲートには、電圧Vext_bが入力される。トランジスタ812は、リーク電流評価用のトランジスタである。なお、ここでのリーク電流とは、トランジスタのオフ電流を含むリーク電流である。容量素子813の一方の電極は、トランジスタ811のソース及びドレインの他方に接続され、容量素子813の他方の電極には、電圧V2が入力される。なお、ここでは、電圧V2は、0Vである。トランジスタ814のソース及びドレインの一方には、電圧V3が入力され、トランジスタ814のゲートは、トランジスタ811のソース及びドレインの他方に接続される。なお、トランジスタ814のゲートと、トランジスタ811のソース及びドレインの他方、トランジスタ812のソース及びドレインの一方、並びに容量素子813の一方の電極との接続箇所をノードAともいう。なお、ここでは、電圧V3は、5Vである。トランジスタ815のソース及びドレインの一方は、トランジスタ814のソース及びドレインの他方に接続され、トランジスタ815のソース及びドレインの他方には、電圧V4が入力され、トランジスタ815のゲートには、電圧Vext_cが入力される。なお、ここでは、電圧Vext_cは、0.5Vである。さらに、測定系801は、トランジスタ814のソース及びドレインの他方と、トランジスタ815のソース及びドレインの一方との接続箇所の電圧を出力電圧Voutとして出力する。ここでは、トランジスタ811として、図2を用いて説明した作製方法によって形成される、チャネル長L=10μm、チャネル幅W=10μmのトランジスタを用いる。また、トランジスタ814及びトランジスタ815として、図2を用いて説明した作製方法によって形成される、チャネル長L=3μm、チャネル幅W=100μmのトランジスタを用いる。なお、少なくともトランジスタ812は、図3Bに示すようにゲート層92及びソース層95aと、ゲート層92及びドレイン層95bとが重畳せず、幅1μmのオフセット領域を有する。当該オフセット領域を設けることにより、寄生容量を低減することができる。さらに、トランジスタ812としては、チャネル長L及びチャネル幅Wの異なる6つのトランジスタのサンプルSMPともいうを用いる表1参照。図3Aに示すように、電荷注入用のトランジスタと、リーク電流評価用のトランジスタとを別々に設けることにより、電荷注入の際に、リーク電流評価用のトランジスタを常にオフ状態に保つことができる。また、電荷注入用のトランジスタと、リーク電流評価用のトランジスタとを別々に設けることにより、それぞれのトランジスタを適切なサイズとすることができる。また、リーク電流評価用トランジスタのチャネル幅Wを、電荷注入用のトランジスタのチャネル幅Wよりも大きくすることにより、リーク電流評価用トランジスタのリーク電流以外の特性評価回路のリーク電流成分を相対的に小さくすることができる。その結果、リーク電流評価用トランジスタのリーク電流を高い精度で測定することができる。同時に、電荷注入の際に、リーク電流評価用トランジスタを一度オン状態とする必要がないため、チャネル領域の電荷の一部がノードAに流れ込むことによるノードAの電圧変動の影響もない。次に、図3Aに示す特性評価回路のリーク電流測定方法について、図3Cを用いて説明する。図3Cは、図3Aに示す特性評価回路を用いたリーク電流測定方法を説明するためのタイミングチャートである。図3Aに示す特性評価回路を用いたリーク電流測定方法は、書き込み期間及び保持期間に分けられる。それぞれの期間における動作について、以下に説明する。書き込み期間では、電圧Vext_bとして、トランジスタ812がオフ状態となるような電圧VL-3Vを入力する。また、電圧V1として、書き込み電圧Vwを入力した後、電圧Vext_aとして、一定期間トランジスタ811がオン状態となるような電圧VH5Vを入力する。これによって、ノードAに電荷が蓄積され、ノードAの電圧は、書き込み電圧Vwと同等の値になる。その後、電圧Vext_aとして、トランジスタ811がオフ状態となるような電圧VLを入力する。その後、電圧V1として、電圧VSS0Vを入力する。また、保持期間では、ノードAが保持する電荷量の変化に起因して生じるノードAの電圧の変化量の測定を行う。電圧の変化量から、トランジスタ812のソースとドレインとの間を流れる電流値を算出することができる。以上により、ノードAの電荷の蓄積とノードAの電圧の変化量の測定とを行うことができる。このとき、ノードAの電荷の蓄積及びノードAの電圧の変化量の測定蓄積及び測定動作ともいうを繰り返し行う。まず、第1の蓄積及び測定動作を15回繰り返し行う。第1の蓄積及び測定動作では、書き込み期間に書き込み電圧Vwとして5Vの電圧を入力し、保持期間に1時間の保持を行う。次に、第2の蓄積及び測定動作を2回繰り返し行う。第2の蓄積及び測定動作では、書き込み期間に書き込み電圧Vwとして3.5Vの電圧を入力し、保持期間に50時間の保持を行う。次に、第3の蓄積及び測定動作を1回行う。第3の蓄積及び測定動作では、書き込み期間に書き込み電圧Vwとして4.5Vの電圧を入力し、保持期間に10時間の保持を行う。蓄積及び測定動作を繰り返し行うことにより、測定した電流値が、定常状態における値であることを確認することができる。言い換えると、ノードAを流れる電流IAのうち、過渡電流測定開始後から時間経過とともに減少していく電流成分を除くことができる。その結果、より高い精度でリーク電流を測定することができる。一般に、ノードAの電圧VAは、出力電圧Voutの関数として式1のように表される。また、ノードAの電荷QAは、ノードAの電圧VA、ノードAに接続される容量CA、定数constを用いて、式2のように表される。ここで、ノードAに接続される容量CAは、容量素子813の容量と容量素子813以外の容量成分の和である。ノードAの電流IAは、ノードAに流れ込む電荷またはノードAから流れ出る電荷の時間微分であるから、ノードAの電流IAは、式3のように表される。なお、ここでは、Δtを約54000secとする。このように、ノードAに接続される容量CAと、出力電圧Voutから、リーク電流であるノードAの電流IAを求めることができるため、特性評価回路のリーク電流を求めることができる。次に、上記特性評価回路を用いた測定方法による出力電圧の測定結果及び該測定結果より算出した特性評価回路のリーク電流の値について、図4を用いて説明する。図4Aに、SMP4、SMP5、及びSMP6におけるトランジスタの上記測定第1の蓄積及び測定動作に係る経過時間Timeと、出力電圧Voutとの関係を示し、図4Bに、上記測定に係る経過時間Timeと、該測定によって算出された電流IAとの関係を示す。測定開始後から出力電圧Voutが変動しており、定常状態に到るためには10時間以上必要であることがわかる。また、図5に、上記測定により得られた値から見積もられたSMP1乃至SMP6におけるノードAの電圧とリーク電流の関係を示す。図5では、例えばSMP4において、ノードAの電圧が3.0Vの場合、リーク電流ここでは、単位チャネル幅1μmあたりの値は28yA/μmである。リーク電流にはトランジスタ812のオフ電流も含まれるため、トランジスタ812のオフ電流も28yA/μm以下とみなすことができる。また、図6乃至図8に、85°C、125°C、及び150°Cにおける上記測定により見積もられたSMP1乃至SMP6におけるノードAの電圧とリーク電流の関係を示す。図6乃至図8に示すように、150°Cの場合であっても、リーク電流は、100zA/μm以下であることがわかる。以上のように、酸化物半導体によってチャネル領域が形成されるトランジスタを用いた特性評価用回路において、リーク電流が十分に低いため、該トランジスタのオフ電流が十分に小さいことがわかる。また、該トランジスタのオフ電流は、温度が上昇した場合であっても十分に低いことがわかる。<本明細書で開示される半導体記憶装置について>本明細書で開示される半導体記憶装置は、複数のメモリセルのそれぞれにおいて、酸化物半導体によってチャネル領域が形成される選択トランジスタをオフ状態とすることによってデータの保持が行われる。これにより、電力の供給がない場合ただし、各種配線の電位は一定であることが望ましいであっても、長期にわたって記憶内容を保持することが可能である。また、本明細書で開示される半導体記憶装置では、情報の書き込みに高電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、本明細書で開示される半導体記憶装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのスイッチングによって、データの書き込みが行われるため、高速な動作も容易に実現しうる。また、データを消去するための動作が不要であるというメリットもある。また、本明細書で開示される半導体記憶装置は、所望のメモリセルを選択するデコーダに対して、制御信号を出力するか否かを選択する制御回路を有する。これにより、電源投入等において各種配線にノイズが発生した場合であってもデコーダの誤動作の発生を抑制することが可能である。したがって、データの誤書き換えを抑制することが可能となる。<具体例>上述した半導体記憶装置の具体例について図9~22を参照して説明する。<メモリセル20の具体例1>図9Aは、上述したメモリセル20の具体例を示す回路図である。図9Aに示すメモリセル20は、ゲートがワード線34に電気的に接続され、ソース及びドレインの一方がビット線35に電気的に接続されたトランジスタ31と、一方の電極がトランジスタ31のソース及びドレインの他方に電気的に接続され、他方の電極が一定電位を供給する配線36に電気的に接続された容量素子33と、を有する。なお、図9Aに示すメモリセル20は、トランジスタ31のソース及びドレインの他方並びに容量素子33の一方の電極が電気的に接続するノード32においてデータの保持を行うメモリセルである。また、当該一定電位としては、接地電位GND又は0Vなどを適用することが可能である。図9Aに示すメモリセル20では、2値又は多値のデータをノード32の電位の値に直接的に対応させることが可能である。具体的には、トランジスタ31がオン状態となる読み出し時におけるビット線35の電位は、容量素子33に保持された電荷の多寡によって変動する。したがって、読み出し時におけるビット線の電位の値によってメモリセル20に保持されたデータを判別することが可能である。<メモリセル20の具体例2>図9Bは、図9Aとは異なるメモリセル20の具体例を示す回路図である。図9Bに示すメモリセル20は、ゲートが書き込みワード線45に電気的に接続され、ソース及びドレインの一方が書き込みビット線48に電気的に接続されたトランジスタ41と、ゲートがトランジスタ41のソース及びドレインの他方に電気的に接続され、ソース及びドレインの一方が読み出しビット線47に電気的に接続され、ソース及びドレインの他方が一定電位を供給する配線49に電気的に接続されたトランジスタ43と、一方の電極がトランジスタ41のソース及びドレインの他方並びにトランジスタ43のゲートに電気的に接続され、他方の電極が読み出しワード線46に電気的に接続された容量素子44と、を有する。なお、図9Bに示すメモリセル20は、トランジスタ41のソース及びドレインの他方、トランジスタ43のゲート、及び容量素子44の一方の電極が電気的に接続するノード42においてデータの保持を行うメモリセルである。また、当該一定電位としては、接地電位GND又は0Vなどを適用することが可能である。また、トランジスタ41は、酸化物半導体OSによってチャネル領域が形成されるトランジスタであるが、トランジスタ43のチャネル領域を形成する半導体材料は特に限定されない。図9Bに示すメモリセル20では、ノード42の電位に応じて、トランジスタ43のスイッチングを制御することが可能である。加えて、ノード42の電位は、読み出しワード線46との容量結合によって制御することが可能である。そのため、図9Bに示すメモリセル20では、多値の情報を記憶することが可能である。すなわち、読み出しワード線46の電位が異なる複数の条件においてトランジスタ43の導通状態オン状態又はオフ状態を判別することで、ノード42の電位が多値化されていても読み出しを行うことが可能である。なお、当該読み出しは、トランジスタ43を用いて構成された分圧回路の出力信号を判別することなどによって行うことができる。また、図9Bに示すメモリセル20は、2値の情報を保持するメモリセルとして使用することもできる。<メモリセル20の具体例3>図9Cは、図9A、Bとは異なるメモリセル20の具体例を示す回路図である。図9Cに示すメモリセル20は、一列に配設されたn個のメモリセルのいずれか一である。メモリセル20は、ゲートが書き込みワード線55に電気的に接続され、ソース及びドレインの一方が書き込みビット線58に電気的に接続されたトランジスタ51と、ゲートがトランジスタ51のソース及びドレインの他方に電気的に接続されたトランジスタ53と、一方の電極がトランジスタ51のソース及びドレインの他方並びにトランジスタ53のゲートに電気的に接続され、他方の電極が読み出しワード線56に電気的に接続された容量素子54と、を有する。また、k番目kは、2以上n未満の自然数に配設されたメモリセル20が有するトランジスタ53のソース及びドレインの一方は、k-1番目に配設されたメモリセル20が有するトランジスタ53のソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方は、k1番目に配設されたメモリセル20が有するトランジスタ53のソース及びドレインの一方に電気的に接続される。なお、1番目に配設されたメモリセル20が有するトランジスタ53のソース及びドレインの一方は、一定電位を供給する配線59に電気的に接続される。また、n番目に配設されたメモリセル20が有するトランジスタ53のソース及びドレインの他方は、読み出しビット線57に電気的に接続される。なお、図9Cに示すメモリセル20は、トランジスタ51のソース及びドレインの他方、トランジスタ53のゲート、及び容量素子54の一方の電極が電気的に接続するノード52においてデータの保持を行うメモリセルである。また、当該一定電位としては、接地電位GND又は0Vなどを適用することが可能である。また、トランジスタ51は、酸化物半導体OSによってチャネル領域が形成されるトランジスタであるが、トランジスタ53のチャネル領域を形成する半導体材料は特に限定されない。図9Cに示すメモリセル20では、ノード52の電位に応じて、トランジスタ53のスイッチングを制御することが可能である。加えて、ノード52の電位は、読み出しワード線56との容量結合によって制御することが可能である。なお、図9Cに示すメモリセル20を有する半導体記憶装置においては、一列に配設されたn個のメモリセル20のいずれか一に保持されたデータの読み出しを行う際に、当該メモリセル20以外のn-1個のメモリセル20の読み出しワード線56の電位をハイレベルに上昇させる。これにより、当該メモリセル20以外のn-1個のメモリセル20が有するトランジスタ53がオン状態となる。そのため、当該メモリセル20が有するトランジスタ53のソース及びドレインの一方が一定電位を供給する配線に電気的に接続され、ソース及びドレインの他方が読み出しビット線57に電気的に接続される。ここで、当該メモリセル20が有するトランジスタ53の状態オン状態又はオフ状態を判別することで、保持されたデータが得られる。具体的には、当該メモリセル20が有するトランジスタ53を用いて分圧回路を構成し、該分圧回路の出力信号を判別することなどで保持されたデータが得られる。なお、図9Cに示すメモリセル20において多値のデータを判別する場合は、読み出しワード線56の電位が異なる複数の条件においてトランジスタ53の状態オン状態又はオフ状態を判別する必要がある。また、図9Cに示すメモリセル20は、2値の情報を保持するメモリセルとして使用することもできる。<制御回路13の具体例1>図10A~Cのそれぞれは、上述した制御回路13の具体例を示す回路図である。端的に述べると、図10A~Cに示す制御回路13は、リセット信号RESETに応じて、外部から入力される制御信号図10A~C中においては、アドレス信号ADDR_in、読み出し制御信号RE_in、書き込み制御信号WE_inが該当を行デコーダ及び列デコーダに対して出力するか否かを選択する回路である。例えば、電源供給が開始される際の特定期間に渡って制御回路13が行デコーダ及び列デコーダに対して制御信号を出力せず、当該特定期間経過後に出力する構成とすることが可能である。この場合、リセット信号RESETが接地電位GNDを示す期間において、制御回路13が行デコーダ及び列デコーダに対して制御信号を出力しない構成とすることが好ましい。これは、リセット信号RESETが接地電位GND以外の電位を示す期間において、制御回路13が行デコーダ及び列デコーダに対して制御信号を出力しない構成とすると、電源供給開始以後制御回路13にリセット信号RESETを供給する配線の電位が当該接地電位GND以外の電位を示すまでの期間において、制御信号が行デコーダ及び列デコーダに供給され、誤動作を生じる可能性があるからである。なお、図10A~Cに示す制御回路13は、接地電位GNDであるロウレベルの電位と、当該接地電位GNDよりも高電位であるハイレベルの電位とによって動作が制御されるデジタル回路であることとする。図10Aに示す制御回路13は、入力端子がリセット信号RESETを供給する配線に電気的に接続されたインバータ61と、入力端子がアドレス信号ADDR_inを供給する配線に電気的に接続されたスイッチ62と、入力端子が読み出し制御信号RE_inを供給する配線に電気的に接続されたスイッチ63と、入力端子が書き込み制御信号WE_inを供給する配線に電気的に接続されたスイッチ64とを有する。なお、スイッチ62~64は、リセット信号RESETがハイレベルの電位となる場合にオン状態となり、ロウレベルの電位となる場合にオフ状態となるように設計されている。したがって、図10Aに示す制御回路13は、リセット信号RESETの電位がハイレベルの間は、行デコーダ及び列デコーダに対して制御信号を出力し、リセット信号RESETの電位がロウレベルの間は、行デコーダ及び列デコーダに対して制御信号を供給する配線の電位を不定状態とする回路である。なお、図10Aに示す制御回路13は、図10B、Cに示す制御回路13と比較して、回路を構成するのに必要とされるトランジスタ数を低減することができる点で好ましい。また、図10Bに示す制御回路13は、第1の入力端子がリセット信号RESETを供給する配線に電気的に接続され、第2の入力端子がアドレス信号ADDR_inを供給する配線に電気的に接続されたANDゲート66と、第1の入力端子がリセット信号RESETを供給する配線に電気的に接続され、第2の入力端子が読み出し制御信号RE_inを供給する配線に電気的に接続されたANDゲート67と、第1の入力端子がリセット信号RESETを供給する配線に電気的に接続され、第2の入力端子が書き込み制御信号WE_inを供給する配線に電気的に接続されるANDゲート68と、を有する。したがって、図10Bに示す制御回路13は、リセット信号RESETの電位がハイレベルの間は、行デコーダ及び列デコーダに対して制御信号を出力し、リセット信号RESETの電位がロウレベルの間は、行デコーダ及び列デコーダに対して制御信号を供給する配線の電位をロウレベルにする回路である。なお、図10Bに示す制御回路13は、行デコーダ及び列デコーダに対して制御信号を供給する配線の電位が不定状態となることがない点で好ましい。これにより、行デコーダ及び列デコーダにおける誤動作の発生確率をさらに低減することが可能である。また、図10Cに示す制御回路13は、制御信号図10C中においては、アドレス信号ADDR_in、書き込み制御信号WE_in、及び読み出し制御信号RE_inが該当、クロック信号CK、及びリセット信号RESETが入力されるフリップフロップ69を有する。なお、図10Cに示すフリップフロップ69は、リセット信号RESETの電位がハイレベルとなる場合に、制御信号をクロック信号の周期に従って出力し、リセット信号RESETの電位がロウレベルとなる場合に、行デコーダ及び列デコーダに対して制御信号を供給する配線の電位をロウレベルにする回路である。なお、図10Cに示す制御回路13は、行デコーダ及び列デコーダに対して制御信号を供給する配線の電位が不定状態となることがない点で好ましい。これにより、行デコーダ及び列デコーダにおける誤動作の発生確率をさらに低減することが可能である。図10Dは、図10A~Cに示した制御回路13の具体的な動作例を示すタイミングチャートである。図10Dに示す動作例においては、電源供給開始後の特定期間に渡ってリセット信号RESETがロウレベルの電位を示すリセット期間を有する。これにより、制御回路13に対して制御信号アドレス信号ADDR_in、読み出し制御信号RE_in、書き込み制御信号WE_inを供給する配線の電位が、電源供給が開始される際のノイズによって変動した場合であっても、当該配線の電位が行デコーダ及び列デコーダに入力されることがない。すなわち、行デコーダ及び列デコーダの誤動作を抑制することが可能である。<制御回路13の具体例2>図11A、Bのそれぞれは、上述した制御回路13の具体例を示す回路図である。端的に述べると、図11A、Bに示す制御回路13は、制御信号図11A、B中においては、アドレス信号ADDR_inが該当が供給される配線の電位と、当該制御信号の反転信号である反転制御信号図11A、B中においては、反転アドレス信号ADDRB_inが該当が供給される配線の電位とが反転状態となった場合に、当該制御信号及び当該反転制御信号を行デコーダ及び列デコーダに対して出力し、反転状態とならない場合に、当該制御信号及び当該反転制御信号を行デコーダ及び列デコーダに出力しない回路である。なお、図11A、Bに示す制御回路13を有する半導体記憶装置においては、行デコーダ及び列デコーダが制御信号及び反転制御信号に応じて特定のメモリセルを選択することとする。ただし、行デコーダ及び列デコーダが当該制御信号のみを用いて動作する場合には、制御回路13を、当該制御信号が供給される配線の電位及び当該反転制御信号が供給される配線の電位の状態反転状態か否かに応じて、当該制御信号のみを行デコーダ及び列デコーダに対して出力するか否かを選択する回路とすることも可能である。図11Aに示す制御回路13は、第1の入力端子が読み出し制御信号RE_inを供給する配線に電気的に接続され、第2の入力端子が書き込み制御信号WE_inを供給する配線に電気的に接続されたXORゲート71と、第1の入力端子がアドレス信号ADDR_inを供給する配線に電気的に接続され、第2の入力端子が反転アドレス信号ADDRB_inを供給する配線に電気的に接続されたXORゲート72と、第1の入力端子がXORゲート71の出力端子に電気的に接続され、第2の入力端子がXORゲート72の出力端子に電気的に接続されたANDゲート73と、入力端子がANDゲート73の出力端子に電気的に接続されたインバータ74と、入力端子が読み出し制御信号RE_inを供給する配線に電気的に接続されたスイッチ75と、入力端子が書き込み制御信号WE_inを供給する配線に電気的に接続されたスイッチ76と、入力端子がアドレス信号ADDR_inを供給する配線に電気的に接続されたスイッチ77と、入力端子が反転アドレス信号ADDRB_inを供給する配線に電気的に接続されたスイッチ78と、を有する。なお、スイッチ75~78は、ANDゲート73の出力信号がハイレベルの電位インバータ74の出力信号がロウレベルの電位となる場合にオン状態となり、ANDゲート73の出力信号がロウレベルの電位インバータ74の出力信号がハイレベルの電位となる場合にオフ状態となるように設計されている。したがって、図11Aに示す制御回路13は、読み出し制御信号RE_inを供給する配線の電位及び書き込み制御信号WE_inを供給する配線の電位の一方のみがハイレベルとなり、且つアドレス信号ADDR_inを供給する配線の電位が反転アドレス信号ADDRB_inを供給する配線の電位の反転状態となった場合に、行デコーダ及び列デコーダに対して読み出し制御信号RE_in、書き込み制御信号WE_in、アドレス信号ADDR_in、及び反転アドレス信号ADDRB_inを出力し、この条件を満たさない場合に、行デコーダ及び列デコーダに対してそれらの信号を供給する配線の電位を不定状態とする回路である。図11Aに示す制御回路13は、読み出し制御信号RE_in、書き込み制御信号WE_in、アドレス信号ADDR_in、及び反転アドレス信号ADDRB_inのいずれか一を供給する配線の電位がノイズなどによって変動した場合であっても、行デコーダ及び列デコーダが誤動作を起こす確率を低減することが可能である。また、図11Aに示す制御回路13は、図11Bに示す制御回路13と比較して、回路を構成するのに必要とされるトランジスタ数を低減することができる点で好ましい。また、図11Bに示す制御回路13は、第1の入力端子が読み出し制御信号RE_inを供給する配線に電気的に接続され、第2の入力端子が書き込み制御信号WE_inを供給する配線に電気的に接続されたXORゲート81と、第1の入力端子がアドレス信号ADDR_inを供給する配線に電気的に接続され、第2の入力端子が反転アドレス信号ADDRB_inを供給する配線に電気的に接続されたXORゲート82と、第1の入力端子がXORゲート81の出力端子に電気的に接続され、第2の入力端子がXORゲート82の出力端子に電気的に接続されたANDゲート83と、第1の入力端子がANDゲート83の出力端子に電気的に接続され、第2の入力端子が読み出し制御信号RE_inを供給する配線に電気的に接続されたANDゲート84と、第1の入力端子がANDゲート83の出力端子に電気的に接続され、第2の入力端子が書き込み制御信号WE_inを供給する配線に電気的に接続されたANDゲート85と、第1の入力端子がANDゲート83の出力端子に電気的に接続され、第2の入力端子がアドレス信号ADDR_inを供給する配線に電気的に接続されたANDゲート86と、第1の入力端子がANDゲート83の出力端子に電気的に接続され、第2の入力端子が反転アドレス信号ADDRB_inを供給する配線に電気的に接続されたANDゲート87と、を有する。したがって、図11Bに示す制御回路13は、読み出し制御信号RE_inを供給する配線の電位及び書き込み制御信号WE_inを供給する配線の電位の一方のみがハイレベルとなり、且つアドレス信号ADDR_inを供給する配線の電位が反転アドレス信号ADDRB_inを供給する配線の電位の反転状態となった場合に、行デコーダ及び列デコーダに対して読み出し制御信号RE_in、書き込み制御信号WE_in、アドレス信号ADDR_in、及び反転アドレス信号ADDRB_inを出力し、この条件を満たさない場合に、行デコーダ及び列デコーダに対してそれらの信号を供給する配線の電位をロウレベルとする回路である。なお、図11Bに示す制御回路13は、行デコーダ及び列デコーダに対して制御信号を供給する配線の電位が不定状態となることがない点で好ましい。これにより、行デコーダ及び列デコーダにおける誤動作の発生確率をさらに低減することが可能である。<半導体記憶装置を構成するトランジスタの具体例>以下では、上述した半導体記憶装置が有するトランジスタの一例について説明する。具体的には、半導体材料を含む基板を用いて形成されるトランジスタ及び酸化物半導体を用いて形成されるトランジスタの一例について示す。図12に示すトランジスタ160は、半導体材料を含む基板100に設けられたチャネル領域116と、チャネル領域116を挟むように設けられた一対の不純物領域114a、114b及び一対の高濃度不純物領域120a、120bこれらをあわせて単に不純物領域とも呼ぶと、チャネル領域116上に設けられたゲート絶縁膜108aと、ゲート絶縁膜108a上に設けられたゲート層110aと、不純物領域114aと電気的に接続するソース層130aと、不純物領域114bと電気的に接続するドレイン層130bとを有する。なお、ゲート層110aの側面にはサイドウォール絶縁層118が設けられている。また、半導体材料を含む基板100のサイドウォール絶縁層118と重ならない領域には、一対の高濃度不純物領域120a、120bが存在し、一対の高濃度不純物領域120a、120b上には一対の金属化合物領域124a、124bが存在する。また、基板100上にはトランジスタ160を囲むように素子分離絶縁層106が設けられており、トランジスタ160を覆うように、層間絶縁層126および層間絶縁層128が設けられている。ソース層130aは、層間絶縁層126および層間絶縁層128に形成された開口を通じて、金属化合物領域124aと電気的に接続され、ドレイン層130bは、層間絶縁層126および層間絶縁層128に形成された開口を通じて、金属化合物領域124bと電気的に接続されている。つまり、ソース層130aは、金属化合物領域124aを介して高濃度不純物領域120aおよび不純物領域114aと電気的に接続され、ドレイン層130bは、金属化合物領域124bを介して高濃度不純物領域120bおよび不純物領域114bと電気的に接続されている。また、後述するトランジスタ164の下層には、ゲート絶縁膜108aと同一材料からなる絶縁層108b、ゲート層110aと同一材料からなる電極層110b、並びにソース層130a及びドレイン層130bと同一材料からなる電極層130cが設けられている。図12に示すトランジスタ164は、層間絶縁層128上に設けられたゲート層136dと、ゲート層136d上に設けられたゲート絶縁膜138と、ゲート絶縁膜138上に設けられた酸化物半導体層140と、酸化物半導体層140上に設けられ、酸化物半導体層140と電気的に接続されているソース層142aと、ドレイン層142bとを有する。ここで、ゲート層136dは、層間絶縁層128上に形成された絶縁層132に、埋め込むように設けられている。また、ゲート層136dと同様に、トランジスタ160が有する、ソース層130aに接する電極層136a及びドレイン層130bに接する電極層136bが形成されている。また、電極層130cに接する電極層136cが形成されている。また、トランジスタ164の上には、酸化物半導体層140の一部と接するように、保護絶縁層144が設けられており、保護絶縁層144上には層間絶縁層146が設けられている。ここで、保護絶縁層144および層間絶縁層146には、ソース層142a及びドレイン層142bにまで達する開口が設けられており、当該開口を通じて、ソース層142aに接する電極層150d、ドレイン層142bに接する電極層150eが形成されている。また、電極層150d、電極層150eと同様に、ゲート絶縁膜138、保護絶縁層144、層間絶縁層146に設けられた開口を通じて、電極層136aに接する電極層150a、電極層136bに接する電極層150b、及び電極層136cに接する電極層150cが形成されている。ここで、酸化物半導体層140は水素などの不純物が十分に除去され、高純度化されている。具体的には、酸化物半導体層140の水素濃度は5×1019atoms/cm3以下である。なお、酸化物半導体層140の水素濃度は、5×1018atoms/cm3以下であることが望ましく、5×1017atoms/cm3以下であることがより望ましい。水素濃度が十分に低減されて高純度化された酸化物半導体層140を用いることで、極めて優れたオフ電流特性のトランジスタ164を得ることができる。例えば、ドレイン電圧Vdが1Vまたは10Vの場合、リーク電流は1×10-13[A]以下となる。このように、水素濃度が十分に低減されて高純度化された酸化物半導体層140を適用することで、トランジスタ164のリーク電流を低減することができる。なお、上述の酸化物半導体層140中の水素濃度は、二次イオン質量分析法SIMS:SecondaryIonMassSpectrometryで測定したものである。また、層間絶縁層146上には絶縁層152が設けられており、絶縁層152に埋め込まれるように、電極層154a、電極層154b、電極層154c、電極層154dが設けられている。なお、電極層154aは電極層150aと接しており、電極層154bは電極層150bと接しており、電極層154cは電極層150cおよび電極層150dと接しており、電極層154dは電極層150eと接している。図12に示すトランジスタ160が有するソース層130aは、上層領域に設けられた電極層136a、電極層150a、及び電極層154aに電気的に接続している。そのため、トランジスタ160のソース層130aは、これらの電極層を適宜形成することにより、上層領域に設けられたトランジスタ164が有する電極層のいずれかと電気的に接続させることが可能である。また、トランジスタ160が有するドレイン層130bについても同様に、上層領域に設けられたトランジスタ164が有する電極層のいずれかと電気的に接続させることが可能である。なお、図12には図示していないが、トランジスタ160が有するゲート層110aが、上層領域に設けられた電極層を介して、トランジスタ164が有する電極層のいずれかと電気的に接続する構成にすることもできる。同様に、図12に示すトランジスタ164が有するソース層142aは、下層領域に設けられた電極層130c及び電極層110bに電気的に接続している。そのため、トランジスタ164のソース層142aは、これらの電極層を適宜形成することにより、下層領域に設けられたトランジスタ160のゲート層110a、ソース層130a、又はドレイン層130bと電気的に接続させることが可能である。なお、図12には図示していないが、トランジスタ164が有するゲート層136d又はドレイン層142bが、下層領域に設けられた電極層を介して、トランジスタ160が有する電極層のいずれかと電気的に接続する構成にすることもできる。<トランジスタの作製工程例>次に、トランジスタ160及びトランジスタ164の作製方法の一例について説明する。以下では、はじめにトランジスタ160の作製方法について図13を参照しながら説明し、その後、トランジスタ164の作製方法について図14および図15を参照しながら説明する。まず、半導体材料を含む基板100を用意する図13A参照。半導体材料を含む基板100としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用することができる。ここでは、半導体材料を含む基板100として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般にSOI基板は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板をも含むこととする。つまり、SOI基板が有する半導体層は、シリコン半導体層に限定されない。また、SOI基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成も含まれるものとする。基板100上には、素子分離絶縁層を形成するためのマスクとなる保護層102を形成する図13A参照。保護層102としては、例えば、酸化シリコンや窒化シリコン、窒化酸化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、n型の導電性を付与する不純物元素やp型の導電性を付与する不純物元素を基板100に添加してもよい。半導体がシリコンの場合、n型の導電性を付与する不純物としては、例えば、リンや砒素などを用いることができる。また、p型の導電性を付与する不純物としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。次に、上記の保護層102をマスクとしてエッチングを行い、保護層102に覆われていない領域露出している領域の基板100の一部を除去する。これにより分離された半導体領域104が形成される図13B参照。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。次に、半導体領域104を覆うように絶縁層を形成し、半導体領域104に重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層106を形成する図13B参照。当該絶縁層は、酸化シリコンや窒化シリコン、窒化酸化シリコンなどを用いて形成される。絶縁層の除去方法としては、CMPChemicalMechanicalPolishingなどの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。なお、半導体領域104の形成後、または、素子分離絶縁層106の形成後には、上記保護層102を除去する。次に、半導体領域104上に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。絶縁層は後のゲート絶縁膜となるものであり、CVD法やスパッタリング法等を用いて得られる酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等を含む膜の単層構造または積層構造とすると良い。他に、高密度プラズマ処理や熱酸化処理によって、半導体領域104の表面を酸化、窒化することにより、上記絶縁層を形成してもよい。高密度プラズマ処理は、例えば、He、Ar、Kr、Xeなどの希ガスと、酸素、酸化窒素、アンモニア、窒素などとの混合ガスを用いて行うことができる。また、絶縁層の厚さは特に限定されないが、例えば、1nm以上100nm以下とすることができる。導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、導電材料を含む多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、CVD法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、ここでは、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁膜108a、ゲート層110aを形成する図13C参照。次に、ゲート層110aを覆う絶縁層112を形成する図13C参照。そして、半導体領域104に硼素B、リンP、ヒ素Asなどを添加して、浅い接合深さの一対の不純物領域114a、114bを形成する図13C参照。なお、一対の不純物領域114a、114bの形成により、半導体領域104のゲート絶縁膜108a下部には、チャネル領域116が形成される図13C参照。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。また、ここでは、絶縁層112を形成した後に一対の不純物領域114a、114bを形成する工程を採用しているが、一対の不純物領域114a、114bを形成した後に絶縁層112を形成する工程としても良い。次に、サイドウォール絶縁層118を形成する図13D参照。サイドウォール絶縁層118は、絶縁層112を覆うように絶縁層を形成した後に、当該絶縁層に異方性の高いエッチング処理を適用することで、自己整合的に形成することができる。また、この際に、絶縁層112を部分的にエッチングして、ゲート層110aの上面と、一対の不純物領域114a、114bの上面を露出させると良い。次に、ゲート層110a、一対の不純物領域114a、114b、サイドウォール絶縁層118等を覆うように、絶縁層を形成する。そして、一対の不純物領域114a、114bの一部に対して硼素B、リンP、ヒ素Asなどを添加して、一対の高濃度不純物領域120a、120bを形成する図13E参照。その後、上記絶縁層を除去し、ゲート層110a、サイドウォール絶縁層118、一対の高濃度不純物領域120a、120b等を覆うように金属層122を形成する図13E参照。金属層122は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層122は、半導体領域104を構成する半導体材料と反応して低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。次に、熱処理を施して、金属層122と半導体材料とを反応させる。これにより、一対の高濃度不純物領域120a、120bに接する一対の金属化合物領域124a、124bが形成される図13F参照。なお、ゲート層110aとして多結晶シリコンなどを用いる場合には、ゲート層110aの金属層122と接触する部分にも、金属化合物領域が形成されることになる。上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理が実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、一対の金属化合物領域124a、124bを形成した後には、金属層122は除去する。次に、上述の工程により形成された各構成を覆うように、層間絶縁層126、層間絶縁層128を形成する図13G参照。層間絶縁層126や層間絶縁層128は、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。また、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、層間絶縁層126や層間絶縁層128の二層構造としているが、層間絶縁層の構成はこれに限定されない。層間絶縁層128の形成後には、その表面を、CMPやエッチング処理などによって平坦化しておくことが望ましい。その後、上記層間絶縁層に、一対の金属化合物領域124a、124bにまで達する開口を形成し、当該開口に、ソース層130a、ドレイン層130bを形成する図13H参照。ソース層130a及びドレイン層130bは、例えば、開口を含む領域にPVD法やCVD法などを用いて導電層を形成した後、エッチング処理やCMPといった方法を用いて、上記導電層の一部を除去することにより形成することができる。なお、ソース層130a及びドレイン層130bを形成する際には、その表面が平坦になるように加工することが望ましい。例えば、開口を含む領域にチタン膜や窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する場合には、その後のCMPによって、不要なタングステン、チタン、窒化チタンなどを除去すると共に、その表面の平坦性を向上させることができる。このように、ソース層130a及びドレイン層130bを含む表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。なお、ここでは、一対の金属化合物領域124a、124bと接触するソース層130a及びドレイン層130bのみを示しているが、この工程において、配線として機能する電極層例えば、図12における電極層130cなどをあわせて形成することができる。ソース層130a及びドレイン層130bとして用いることができる材料について特に限定はなく、各種導電材料を用いることができる。例えば、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料を用いることができる。また、それらの少なくとも一を含む合金を用いることもできる。例えば、銅を主構成元素とし、さらにマグネシウム及びアルミニウムを含む合金を用いることができる。以上により、半導体材料を含む基板100を用いたトランジスタ160が形成される。なお、上記工程の後には、さらに電極や配線、絶縁層などを形成しても良い。配線の構造として、層間絶縁層および導電層の積層構造でなる多層配線構造を採用することにより、高度に集積化した回路を提供することができる。次に、図14および図15を用いて、層間絶縁層128上にトランジスタ164を作製する工程について説明する。なお、図14および図15は、層間絶縁層128上の各種電極層や、トランジスタ164などの作製工程を示すものであるから、トランジスタ164の下部に存在するトランジスタ160等については省略している。まず、層間絶縁層128、ソース層130a、ドレイン層130b、電極層130c上に絶縁層132を形成する図14A参照。絶縁層132はPVD法やCVD法などを用いて形成することができる。また、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。次に、絶縁層132に対し、ソース層130a、ドレイン層130b、および電極層130cにまで達する開口を形成する。この際、後にゲート層136dが形成される領域にも併せて開口を形成する。そして、上記開口に埋め込むように、導電層134を形成する図14B参照。上記開口はマスクを用いたエッチングなどの方法で形成することができる。当該マスクは、フォトマスクを用いた露光などの方法によって形成することが可能である。エッチングとしてはウェットエッチング、ドライエッチングのいずれを用いても良いが、微細加工の観点からは、ドライエッチングを用いることが好適である。導電層134の形成は、PVD法やCVD法などの成膜法を用いて行うことができる。導電層134の形成に用いることができる材料としては、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料や、これらの合金、化合物例えば窒化物などが挙げられる。より具体的には、例えば、PVD法により開口を含む領域にチタン膜を薄く形成し、CVD法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、PVD法により形成されるチタン膜は、界面の酸化膜を還元し、下部電極層ここでは、ソース層130a、ドレイン層130b、電極層130cなどとの接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。導電層134を形成した後には、エッチング処理やCMPといった方法を用いて導電層134の一部を除去し、絶縁層132を露出させて、電極層136a、電極層136b、電極層136c、ゲート層136dを形成する図14C参照。なお、上記導電層134の一部を除去して電極層136a、電極層136b、電極層136c、ゲート層136dを形成する際には、表面が平坦になるように加工することが望ましい。このように、絶縁層132、電極層136a、電極層136b、電極層136c、ゲート層136dの表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。次に、絶縁層132、電極層136a、電極層136b、電極層136c、ゲート層136dを覆うように、ゲート絶縁膜138を形成する図14D参照。ゲート絶縁膜138は、CVD法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁膜138は、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどを含むように形成するのが好適である。なお、ゲート絶縁膜138は、単層構造としても良いし、積層構造としても良い。例えば、原料ガスとして、シランSiH4、酸素、窒素を用いたプラズマCVD法により、酸化窒化珪素でなるゲート絶縁膜138を形成することができる。ゲート絶縁膜138の厚さは特に限定されないが、例えば、10nm以上500nm以下とすることができる。積層構造の場合は、例えば、膜厚50nm以上200nm以下の第1のゲート絶縁膜と、第1のゲート絶縁膜上の膜厚5nm以上300nm以下の第2のゲート絶縁膜の積層とすると好適である。なお、不純物を除去することによりi型化または実質的にi型化された酸化物半導体高純度化された酸化物半導体は、界面準位や界面電荷に対して極めて敏感であるため、このような酸化物半導体を酸化物半導体層に用いる場合には、ゲート絶縁膜との界面は重要である。つまり、高純度化された酸化物半導体層に接するゲート絶縁膜138には、高品質化が要求されることになる。例えば、μ波2.45GHzを用いた高密度プラズマCVD法は、緻密で絶縁耐圧の高い高品質なゲート絶縁膜138を形成できる点で好適である。高純度化された酸化物半導体層と高品質ゲート絶縁膜とが密接することにより、界面準位密度を低減して界面特性を良好なものとすることができるからである。もちろん、ゲート絶縁膜として良質な絶縁層を形成できるものであれば、高純度化された酸化物半導体層を用いる場合であっても、スパッタリング法やプラズマCVD法など他の方法を適用することができる。また、形成後の熱処理によって、膜質や界面特性が改質される絶縁層を適用しても良い。いずれにしても、ゲート絶縁膜138としての膜質が良好であると共に、酸化物半導体層との界面準位密度を低減し、良好な界面を形成できるものを形成すれば良い。次いで、ゲート絶縁膜138上に、酸化物半導体層を形成し、マスクを用いたエッチングなどの方法によって該酸化物半導体層を加工して、島状の酸化物半導体層140を形成する図14E参照。酸化物半導体層としては、少なくともIn、Ga、Sn、Zn、Al、Mg、Hf及びランタノイドから選ばれた一種以上の元素を含有する。例えば、In-Sn-Ga-Zn系、In-Ga-Zn系、In-Sn-Zn系、In-Al-Zn系、Sn-Ga-Zn系、Al-Ga-Zn系、Sn-Al-Zn系、In-Hf-Zn系、In-La-Zn系、In-Ce-Zn系、In-Pr-Zn系、In-Nd-Zn系、In-Sm-Zn系、In-Eu-Zn系、In-Gd-Zn系、In-Tb-Zn系、In-Dy-Zn系、In-Ho-Zn系、In-Er-Zn系、In-Tm-Zn系、In-Yb-Zn系、In-Lu-Zn系、Zn-Mg系、Sn-Mg系、In-Mg系、In-Ga系、In-Zn系、Sn-Zn系、Al-Zn系、In系、Sn系、Zn系の酸化物半導体層、特に非晶質酸化物半導体層を用いるのが好適である。ここでは、酸化物半導体層としてIn-Ga-Zn系の金属酸化物ターゲットを用いて、非晶質の酸化物半導体層をスパッタ法により形成することとする。なお、非晶質の酸化物半導体層中にシリコンを添加することで、その結晶化を抑制することができるから、例えば、SiO2を2重量以上10重量以下含むターゲットを用いて酸化物半導体層を形成しても良い。酸化物半導体層をスパッタリング法で作製するためのターゲットとしては、例えば、酸化亜鉛などを主成分とする金属酸化物のターゲットを用いることができる。また、In、Ga、およびZnを含む金属酸化物ターゲット組成比として、In2O3:Ga2O3:ZnO=1:1:1[mol比]、In:Ga:Zn=1:1:0.5[atom比]などを用いることもできる。また、In、Ga、およびZnを含む酸化物半導体ターゲットとして、In:Ga:Zn=1:1:1[atom比]、またはIn:Ga:Zn=1:1:2[atom比]の組成比を有するターゲットなどを用いても良い。金属酸化物ターゲットの充填率は90以上100以下、好ましくは95以上例えば99.9である。充填率の高い金属酸化物ターゲットを用いることにより、緻密な酸化物半導体層が形成される。酸化物半導体層の形成雰囲気は、希ガス代表的にはアルゴン雰囲気、酸素雰囲気、または、希ガス代表的にはアルゴンと酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、数ppm程度望ましくは数ppb程度にまで除去された高純度ガスを用いるのが好適である。酸化物半導体層の形成の際には、減圧状態に保持された処理室内に基板を保持し、基板温度を100°C以上600°C以下好ましくは200°C以上400°C以下とする。基板を加熱しながら酸化物半導体層を形成することにより、酸化物半導体層に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。そして、処理室内の残留水分を除去しつつ水素および水が除去されたスパッタガスを導入し、金属酸化物をターゲットとして酸化物半導体層を形成する。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることができる。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水H2Oなど水素原子を含む化合物より好ましくは炭素原子を含む化合物も等が排気されるため、当該成膜室で形成した酸化物半導体層に含まれる不純物の濃度を低減できる。形成条件としては、例えば、基板とターゲットの間との距離が100mm、圧力が0.6Pa、直流DC電力が0.5kW、雰囲気が酸素酸素流量比率100雰囲気、といった条件を適用することができる。なお、パルス直流DC電源を用いると、ごみが軽減でき、膜厚分布も均一となるため、好ましい。酸化物半導体層の厚さは、2nm以上200nm以下、好ましくは5nm以上30nm以下とする。なお、適用する酸化物半導体材料により適切な厚さは異なるから、その厚さは用いる材料に応じて適宜選択すればよい。なお、酸化物半導体層をスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁膜138の表面に付着しているゴミを除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところ、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、基板付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いても良い。上記酸化物半導体層のエッチングには、ドライエッチング、ウェットエッチングのいずれを用いても良い。もちろん、両方を組み合わせて用いることもできる。所望の形状にエッチングできるよう、材料に合わせてエッチング条件エッチングガスやエッチング液、エッチング時間、温度等を適宜設定する。ドライエッチングに用いるエッチングガスには、例えば、塩素を含むガス塩素系ガス、例えば塩素Cl2、三塩化硼素BCl3、四塩化珪素SiCl4、四塩化炭素CCl4などなどがある。また、フッ素を含むガスフッ素系ガス、例えば四弗化炭素CF4、六弗化硫黄SF6、三弗化窒素NF3、トリフルオロメタンCHF3など、臭化水素HBr、酸素O2、これらのガスにヘリウムHeやアルゴンArなどの希ガスを添加したガス、などを用いても良い。ドライエッチング法としては、平行平板型RIEReactiveIonEtching法や、ICPInductivelyCoupledPlasma:誘導結合型プラズマエッチング法を用いることができる。所望の形状にエッチングできるように、エッチング条件コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等は適宜設定する。ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ITO-07N関東化学社製などのエッチング液を用いてもよい。次いで、酸化物半導体層140に第1の熱処理を行うことが望ましい。この第1の熱処理によって酸化物半導体層の脱水化または脱水素化を行うことができる。第1の熱処理の温度は、300°C以上750°C以下、好ましくは400°C以上基板の歪み点未満とする。例えば、抵抗発熱体などを用いた電気炉に基板を導入し、酸化物半導体層140に対して窒素雰囲気下450°Cにおいて1時間の熱処理を行う。この間、酸化物半導体層140は、大気に触れることなく、水や水素の再混入が行われないようにする。なお、熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置であっても良い。例えば、GRTAGasRapidThermalAnneal装置、LRTALampRapidThermalAnneal装置等のRTARapidThermalAnneal装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光電磁波の輻射により、被処理物を加熱する装置である。GRTA装置は、高温のガスを用いて熱処理を行う装置である。気体としては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。例えば、第1の熱処理として、650°C~700°Cの高温に加熱した不活性ガス中に基板を投入し、数分間加熱した後、当該不活性ガス中から基板を取り出すGRTA処理を行ってもよい。GRTA処理を用いると短時間での高温熱処理が可能となる。また、短時間の熱処理であるため、基板の歪み点を超える温度条件であっても適用が可能となる。なお、第1の熱処理は、窒素、または希ガスヘリウム、ネオン、アルゴン等を主成分とする雰囲気であって、水、水素などが含まれない雰囲気で行うことが望ましい。例えば、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、6N99.9999以上、好ましくは7N99.99999以上すなわち、不純物濃度が1ppm以下、好ましくは0.1ppm以下とする。第1の熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層が結晶化し、微結晶または多結晶となる場合もある。例えば、結晶化率が90以上、または80以上の微結晶の酸化物半導体層となる場合もある。また、第1の熱処理の条件、または酸化物半導体層の材料によっては、結晶成分を含まない非晶質の酸化物半導体層となる場合もある。また、非晶質の酸化物半導体例えば、酸化物半導体層の表面に微結晶粒径1nm以上20nm以下代表的には2nm以上4nm以下が混在する酸化物半導体層となる場合もある。また、非晶質中に微結晶を配列させることで、酸化物半導体層の電気的特性を変化させることも可能である。例えば、In-Ga-Zn-O系の金属酸化物ターゲットを用いて酸化物半導体層を形成する場合には、電気的異方性を有するIn2Ga2ZnO7の結晶粒が配向した微結晶部を形成することで、酸化物半導体層の電気的特性を変化させることができる。より具体的には、例えば、In2Ga2ZnO7のc軸が酸化物半導体層の表面に垂直な方向をとるように配向させることで、酸化物半導体層の表面に平行な方向の導電性を向上させ、酸化物半導体層の表面に垂直な方向の絶縁性を向上させることができる。また、このような微結晶部は、酸化物半導体層中への水や水素などの不純物の侵入を抑制する機能を有する。なお、上述の微結晶部を有する酸化物半導体層は、GRTA処理による酸化物半導体層の表面加熱によって形成することができる。また、Znの含有量がInまたはGaの含有量より小さいスパッタターゲットを用いることで、より好適に形成することが可能である。酸化物半導体層140に対する第1の熱処理は、島状の酸化物半導体層140に加工する前の酸化物半導体層に行うこともできる。その場合には、第1の熱処理後に、加熱装置から基板を取り出し、フォトリソグラフィ工程を行うことになる。なお、上記熱処理は、酸化物半導体層140に対する脱水化、脱水素化の効果があるから、脱水化処理、脱水素化処理などと呼ぶこともできる。このような脱水化処理、脱水素化処理は、酸化物半導体層の形成後、酸化物半導体層140上にソース層及びドレイン層を積層させた後、又はソース層及びドレイン層上に保護絶縁層を形成した後、などのタイミングにおいて行うことが可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。次に、酸化物半導体層140に接するように、ソース層142a及びドレイン層142bを形成する図14F参照。ソース層142a及びドレイン層142bは、酸化物半導体層140を覆うように導電層を形成した後、当該導電層を選択的にエッチングすることにより形成することができる。当該導電層は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、トリウムのいずれか一または複数から選択された材料を用いてもよい。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素を単数、または複数組み合わせた材料を用いてもよい。導電層は、単層構造であっても良いし、2層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された2層構造、チタン膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。ここで、エッチングに用いるマスク形成時の露光には、紫外線やKrFレーザ光やArFレーザ光を用いるのが好適である。トランジスタのチャネル長Lは、ソース層142aの下端部と、ドレイン層142bの下端部との間隔によって決定される。なお、チャネル長Lが25nm未満の露光を行う場合には、数nm~数10nmと極めて波長が短い超紫外線ExtremeUltravioletを用いてマスク形成の露光を行う。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長Lを10nm以上1000nm以下とすることも可能であり、回路の動作速度を高速化できる。なお、導電層のエッチングの際には、酸化物半導体層140が除去されないように、それぞれの材料およびエッチング条件を適宜調節する。なお、材料およびエッチング条件によっては、当該工程において、酸化物半導体層140の一部がエッチングされ、溝部凹部を有する酸化物半導体層となることもある。また、酸化物半導体層140とソース層142aの間、又は酸化物半導体層140とドレイン層142bの間に、酸化物導電層を形成してもよい。酸化物導電層と、ソース層142a及びドレイン層142bを形成するための金属層とは、連続して形成すること連続成膜が可能である。酸化物導電層は、ソース領域またはドレイン領域として機能しうる。このような酸化物導電層を設けることで、ソース領域またはドレイン領域の低抵抗化を図ることができるため、トランジスタの高速動作が実現される。また、上記マスクの使用数や工程数を削減するため、透過した光が複数の強度となる露光マスクである多階調マスクによってレジストマスクを形成し、これを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは、複数の厚みを有する形状階段状となり、アッシングによりさらに形状を変形させることができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。つまり、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって、露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が図れる。なお、上述の工程の後には、N2O、N2、またはArなどのガスを用いたプラズマ処理を行うのが好ましい。当該プラズマ処理によって、露出している酸化物半導体層の表面に付着した水などが除去される。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。次に、大気に触れさせることなく、酸化物半導体層140の一部に接する保護絶縁層144を形成する図14G参照。保護絶縁層144は、スパッタ法など、保護絶縁層144に水、水素等の不純物を混入させない方法を適宜用いて形成することができる。また、その厚さは、少なくとも1nm以上とする。保護絶縁層144に用いることができる材料としては、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素などがある。また、その構造は、単層構造としても良いし、積層構造としても良い。保護絶縁層144を形成する際の基板温度は、室温以上300°C以下とするのが好ましく、雰囲気は、希ガス代表的にはアルゴン雰囲気、酸素雰囲気、または希ガス代表的にはアルゴンと酸素の混合雰囲気とするのが好適である。保護絶縁層144に水素が含まれると、その水素の酸化物半導体層140への侵入や、水素による酸化物半導体層140中の酸素の引き抜き、などが生じ、酸化物半導体層140のバックチャネル側が低抵抗化してしまい、寄生チャネルが形成されるおそれがある。よって、保護絶縁層144はできるだけ水素を含まないように、形成方法においては水素を用いないことが重要である。また、処理室内の残留水分を除去しつつ保護絶縁層144を形成することが好ましい。これは、酸化物半導体層140および保護絶縁層144に水素、水酸基または水分が含まれないようにするためである。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水H2Oなど水素原子を含む化合物等が除去されているため、当該成膜室で形成した保護絶縁層144に含まれる不純物の濃度を低減できる。保護絶縁層144を形成する際に用いるスパッタガスとしては、水素、水、水酸基または水素化物などの不純物が、濃度ppm程度望ましくは、濃度ppb程度にまで除去された高純度ガスを用いることが好ましい。次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第2の熱処理好ましくは200°C以上400°C以下、例えば250°C以上350°C以下を行うのが望ましい。例えば、窒素雰囲気下で250°C、1時間の第2の熱処理を行う。第2の熱処理を行うと、トランジスタの電気的特性のばらつきを軽減することができる。また、大気中、100°C以上200°C以下、1時間以上30時間以下の熱処理を行ってもよい。この熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、100°C以上200°C以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。また、この熱処理を、保護絶縁層の形成前に、減圧下で行ってもよい。減圧下で熱処理を行うと、加熱時間を短縮することができる。なお、当該熱処理は、上記第2の熱処理に代えて行っても良いし、第2の熱処理の前後などに行っても良い。次に、保護絶縁層144上に、層間絶縁層146を形成する図15A参照。層間絶縁層146はPVD法やCVD法などを用いて形成することができる。また、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。層間絶縁層146の形成後には、その表面を、CMPやエッチングなどの方法によって平坦化しておくことが望ましい。次に、層間絶縁層146、保護絶縁層144、およびゲート絶縁膜138に対し、電極層136a、電極層136b、電極層136c、ソース層142a、ドレイン層142bにまで達する開口を形成し、当該開口に埋め込むように導電層148を形成する図15B参照。上記開口はマスクを用いたエッチングなどの方法で形成することができる。当該マスクは、フォトマスクを用いた露光などの方法によって形成することが可能である。エッチングとしてはウェットエッチング、ドライエッチングのいずれを用いても良いが、微細加工の観点からは、ドライエッチングを用いることが好適である。導電層148の形成は、PVD法やCVD法などの成膜法を用いて行うことができる。導電層148の形成に用いることができる材料としては、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料や、これらの合金、化合物例えば窒化物などが挙げられる。具体的には、例えば、開口を含む領域にPVD法によりチタン膜を薄く形成し、CVD法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、PVD法により形成されるチタン膜は、界面の酸化膜を還元し、下部電極ここでは、電極層136a、電極層136b、電極層136c、ソース層142a、ドレイン層142bとの接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。導電層148を形成した後には、エッチングやCMPといった方法を用いて導電層148の一部を除去し、層間絶縁層146を露出させて、電極層150a、電極層150b、電極層150c、電極層150d、電極層150eを形成する図15C参照。なお、上記導電層148の一部を除去して電極層150a、電極層150b、電極層150c、電極層150d、電極層150eを形成する際には、表面が平坦になるように加工することが望ましい。このように、層間絶縁層146、電極層150a、電極層150b、電極層150c、電極層150d、電極層150eの表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。さらに、絶縁層152を形成し、絶縁層152に、電極層150a、電極層150b、電極層150c、電極層150d、電極層150eにまで達する開口を形成し、当該開口に埋め込むように導電層を形成した後、エッチングやCMPなどの方法を用いて導電層の一部を除去し、絶縁層152を露出させて、電極層154a、電極層154b、電極層154c、電極層154dを形成する図15D参照。当該工程は、電極層150a等を形成する場合と同様であるから、詳細は省略する。<トランジスタの変形例>図16乃至図19には、トランジスタ164の構成の変形例を示す。つまり、トランジスタ160の構成は上記と同様である。図16には、酸化物半導体層140の下にゲート層136dを有し、ソース層142a及びドレイン層142bの端面の一部が、酸化物半導体層140と接する構成のトランジスタ164を示す。図16に示す構成と図12に示す構成の大きな相違点として、ソース層142a及びドレイン層142bと、酸化物半導体層140との接続の位置が挙げられる。つまり、図12に示す構成では、酸化物半導体層140の端面の一部がソース層142a及びドレイン層142bと接するのに対して、図16に示す構成では、ソース層142a及びドレイン層142bの端面の一部が酸化物半導体層140と接する。そして、この接触の相違に起因して、その他の電極層、絶縁層などの配置が異なるものとなっている。なお、各構成要素の詳細は、図12と同様である。具体的には、図16に示すトランジスタ164は、層間絶縁層128上に設けられたゲート層136dと、ゲート層136d上に設けられたゲート絶縁膜138と、ゲート絶縁膜138上に設けられた、ソース層142a及びドレイン層142bと、ソース層142a及びドレイン層142bの上側表面に接する酸化物半導体層140と、を有する。また、トランジスタ164の上には、酸化物半導体層140を覆うように、保護絶縁層144が設けられている。図17には、酸化物半導体層140の上にゲート層136dを有するトランジスタ164を示す。ここで、図17Aは、ソース層142a及びドレイン層142bが、酸化物半導体層140の下側表面において酸化物半導体層140と接する構成の例を示す図であり、図17Bは、ソース層142a及びドレイン層142bが、酸化物半導体層140の上側表面において酸化物半導体層140と接する構成の例を示す図である。図12又は図16に示す構成と図17に示す構成の大きな相違点は、酸化物半導体層140の上にゲート層136dを有する点である。また、図17Aに示す構成と図17Bに示す構成の大きな相違点は、ソース層142a及びドレイン層142bが、酸化物半導体層140の下側表面または上側表面のいずれにおいて接するか、という点である。そして、これらの相違に起因して、その他の電極層、絶縁層などの配置が異なるものとなっている。なお、各構成要素の詳細は、図12などと同様である。具体的には、図17Aに示すトランジスタ164は、層間絶縁層128上に設けられたソース層142a及びドレイン層142bと、ソース層142a及びドレイン層142bの上側表面に接する酸化物半導体層140と、酸化物半導体層140上に設けられたゲート絶縁膜138と、ゲート絶縁膜138上の酸化物半導体層140と重畳する領域のゲート層136dと、を有する。また、図17Bに示すトランジスタ164は、層間絶縁層128上に設けられた酸化物半導体層140と、酸化物半導体層140の上側表面に接するように設けられたソース層142a及びドレイン層142bと、酸化物半導体層140、ソース層142a、及びドレイン層142b上に設けられたゲート絶縁膜138と、ゲート絶縁膜138上の酸化物半導体層140と重畳する領域に設けられたゲート層136dと、を有する。なお、図17に示す構成では、図12に示す構成などと比較して、構成要素が省略される場合がある例えば、電極層150aや、電極層154aなど。この場合、作製工程の簡略化という副次的な効果も得られる。もちろん、図12などに示す構成においても、必須ではない構成要素を省略できることはいうまでもない。図18には、素子のサイズが比較的大きい場合であって、酸化物半導体層140の下にゲート層136dを有する構成のトランジスタ164を示す。この場合、表面の平坦性やカバレッジに対する要求は比較的緩やかなものであるから、配線や電極などを絶縁層中に埋め込むように形成する必要はない。例えば、導電層の形成後にパターニングを行うことで、ゲート層136dなどを形成することが可能である。図18Aに示す構成と図18Bに示す構成の大きな相違点は、ソース層142a及びドレイン層142bが酸化物半導体層140の端面の一部に接するか、又は酸化物半導体層140の端面がソース層142a及びドレイン層142bの端面の一部に接するか、という点である。そして、これらの相違に起因して、その他の電極層、絶縁層などの配置が異なるものとなっている。なお、各構成要素の詳細は、図12などと同様である。具体的には、図18Aに示すトランジスタ164は、層間絶縁層128上に設けられたゲート層136dと、ゲート層136d上に設けられたゲート絶縁膜138と、ゲート絶縁膜138上に設けられた、ソース層142a及びドレイン層142bと、ソース層142a及びドレイン層142bの端面の一部に接する酸化物半導体層140と、を有する。また、図18Bに示すトランジスタ164は、層間絶縁層128上に設けられたゲート層136dと、ゲート層136d上に設けられたゲート絶縁膜138と、ゲート絶縁膜138上のゲート層136dと重畳する領域に設けられた酸化物半導体層140と、酸化物半導体層140の端面に接するように設けられたソース層142a及びドレイン層142bと、を有する。なお、図18に示す構成においても、図12に示す構成などと比較して、構成要素が省略される場合がある。この場合も、作製工程の簡略化という効果が得られる。図19には、素子のサイズが比較的大きい場合であって、酸化物半導体層140の上にゲート層136dを有する構成のトランジスタ164を示す。この場合にも、表面の平坦性やカバレッジに対する要求は比較的緩やかなものであるから、配線や電極などを絶縁層中に埋め込むように形成する必要はない。例えば、導電層の形成後にパターニングを行うことで、ゲート層136dなどを形成することが可能である。図19Aに示す構成と図19Bに示す構成の大きな相違点は、ソース層142a及びドレイン層142bが酸化物半導体層140の端面の一部に接するか、又は酸化物半導体層140の端面がソース層142a及びドレイン層142bの端面の一部に接するか、という点である。そして、これらの相違に起因して、その他の電極層、絶縁層などの配置が異なるものとなっている。なお、各構成要素の詳細は、図12などと同様である。具体的には、図19Aに示すトランジスタ164は、層間絶縁層128上に設けられたソース層142a及びドレイン層142bと、ソース層142a及びドレイン層142bの端面に接する酸化物半導体層140と、ソース層142a、ドレイン層142b、及び酸化物半導体層140上に設けられたゲート絶縁膜138と、ゲート絶縁膜138上の酸化物半導体層140と重畳する領域に設けられたゲート層136dと、を有する。また、図19Bに示すトランジスタ164は、層間絶縁層128上に設けられた酸化物半導体層140と、酸化物半導体層140の端面に接するように設けられたソース層142a及びドレイン層142bと、ソース層142a、ドレイン層142b、及び酸化物半導体層140上に設けられたゲート絶縁膜138と、ゲート絶縁膜138上に設けられたゲート層136dと、を有する。なお、ゲート層136dは、ゲート絶縁膜138を介して、酸化物半導体層140と重畳する領域に設けられる。なお、図19に示す構成においても、図12に示す構成などと比較して、構成要素が省略される場合がある。この場合も、作製工程の簡略化という効果が得られる。また、図12に示す酸化物半導体層140と、ソース層142a、ドレイン層142bとの間に、ソース領域及びドレイン領域として機能する酸化物導電層をバッファ層として設けてもよい。図20、21は、図12のトランジスタ164に酸化物導電層を設けたトランジスタを示す図である。図20、21のトランジスタ164は、酸化物半導体層140と、ソース層142a、ドレイン層142bとの間に、ソース領域及びドレイン領域として機能する酸化物導電層162a、162bが形成されている。図20、21のトランジスタ164の違いは、作製工程により酸化物導電層162a、162bの形状が異なる点である。図20のトランジスタ164では、酸化物半導体層と酸化物導電層の積層を形成し、酸化物半導体層と酸化物導電層との積層を同じフォトリソグラフィ工程によって形状を加工して島状の酸化物半導体層140と酸化物導電層を形成する。酸化物半導体層及び酸化物導電層上にソース層142a、ドレイン層142bを形成した後、ソース層142a、ドレイン層142bをマスクとして、島状の酸化物導電層をエッチングし、ソース領域およびドレイン領域となる酸化物導電層162a、162bを形成する。図21のトランジスタ164では、酸化物半導体層140上に酸化物導電層を形成し、その上に金属導電層を形成し、酸化物導電層および金属導電層を同じフォトリソグラフィ工程によって加工して、ソース領域およびドレイン領域となる酸化物導電層162a、162b、ソース層142a、ドレイン層142bを形成する。なお、酸化物導電層の形状を加工するためのエッチング処理の際、酸化物半導体層が過剰にエッチングされないように、エッチング条件エッチング材の種類、濃度、エッチング時間等を適宜調整する。酸化物導電層162a、162bの成膜方法は、スパッタリング法や真空蒸着法電子ビーム蒸着法などや、アーク放電イオンプレーティング法や、スプレー法を用いる。酸化物導電層の材料としては、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウム、インジウム錫酸化物などを適用することができる。また、上記材料に酸化珪素を含ませてもよい。ソース領域及びドレイン領域として、酸化物導電層を酸化物半導体層140とソース層142a、ドレイン層142bとの間に設けることで、ソース領域及びドレイン領域の低抵抗化を図ることができ、トランジスタ164が高速動作をすることができる。また、このような構成とすることによって、トランジスタ164の耐圧を向上させることができる。なお、図20、21では、図12に示したトランジスタ164の酸化物半導体層140と、ソース層142a及びドレイン層142bとの間に酸化物導電層を設ける構成について示したが、図16、17、18、19に示したトランジスタ164の酸化物半導体層140と、ソース層142a及びドレイン層142bとの間に酸化物導電層を設ける構成とすることも可能である。なお、ここでは、トランジスタ160上にトランジスタ164を積層して形成する例について説明したが、トランジスタ160及びトランジスタ164の構成はこれに限られるものではない。例えば、同一平面上にトランジスタ160及びトランジスタ164を形成することができる。さらに、トランジスタ160と、トランジスタ164とを重畳して設けても良い。<酸化物半導体層の作製工程の変形例>上述したトランジスタの作製工程と異なる酸化物半導体層の作製工程について図22を用いて説明する。当該酸化物半導体層は、第1の結晶性酸化物半導体層上に第1の結晶性酸化物半導体層よりも厚い第2の結晶性酸化物半導体層を有する。絶縁層400上に絶縁層437を形成する。ここでは、絶縁層437として、PECVD法またはスパッタリング法を用いて、50nm以上600nm以下の膜厚の酸化物絶縁層を形成する。例えば、当該酸化物絶縁層として、酸化シリコン層、酸化ガリウム層、酸化アルミニウム層、酸化窒化シリコン層、酸化窒化アルミニウム層、若しくは窒化酸化シリコン層から選ばれた一層またはこれらの積層を用いることができる。次に、絶縁層437上に膜厚1nm以上10nm以下の第1の酸化物半導体層を形成する。第1の酸化物半導体層の形成は、スパッタリング法を用い、そのスパッタリング法による成膜時における基板温度は200°C以上400°C以下とする。ここでは、金属酸化物ターゲットIn-Ga-Zn-O系金属酸化物ターゲットIn2O3:Ga2O3:ZnO=1:1:2[mol数比]を用いて、基板とターゲットの間との距離を170mm、基板温度250°C、圧力0.4Pa、直流DC電源0.5kW、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚5nmの第1の酸化物半導体層を成膜する。次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第1の加熱処理を行う。第1の加熱処理の温度は、400°C以上750°C以下とする。第1の加熱処理によって第1の結晶性酸化物半導体層450aを形成する図22A参照。成膜時における基板温度や第1の加熱処理の温度にもよるが、成膜や第1の加熱処理によって、膜表面から結晶化が起こり、膜の表面から内部に向かって結晶成長し、c軸配向した結晶が得られる。第1の加熱処理によって、亜鉛と酸素が膜表面に多く集まり、上平面が六角形をなす亜鉛と酸素からなるグラフェンタイプの二次元結晶が最表面に1層または複数層形成され、これが膜厚方向に重なり積層となる。加熱処理の温度を上げると表面から内部、そして内部から底部と結晶成長が進行する。第1の加熱処理によって、酸化物絶縁層である絶縁層437中の酸素を第1の結晶性酸化物半導体層450aとの界面またはその近傍界面からプラスマイナス5nmに拡散させて、第1の結晶性酸化物半導体層の酸素欠損を低減する。従って、下地絶縁層として用いられる絶縁層437は、膜中バルク中、第1の結晶性酸化物半導体層450aと絶縁層437の界面、のいずれかには少なくとも化学量論比を超える量の酸素が存在することが好ましい。次いで、第1の結晶性酸化物半導体層450a上に10nmよりも厚い第2の酸化物半導体層を形成する。第2の酸化物半導体層の形成は、スパッタリング法を用い、その成膜時における基板温度は200°C以上400°C以下とする。成膜時における基板温度を200°C以上400°C以下とすることにより、第1の結晶性酸化物半導体層の表面上に接して成膜する第2の酸化物半導体層にプリカーサの整列が起き、所謂、秩序性を持たせることができる。ここでは、金属酸化物ターゲットIn-Ga-Zn-O系金属酸化物ターゲットIn2O3:Ga2O3:ZnO=1:1:2[mol数比]を用いて、基板とターゲットの間との距離を170mm、基板温度400°C、圧力0.4Pa、直流DC電源0.5kW、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚25nmの第2の酸化物半導体層を成膜する。次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第2の加熱処理を行う。第2の加熱処理の温度は、400°C以上750°C以下とする。第2の加熱処理によって第2の結晶性酸化物半導体層450bを形成する図22B参照。第2の加熱処理は、窒素雰囲気下、酸素雰囲気下、または窒素と酸素の混合雰囲気下で行うことにより、第2の結晶性酸化物半導体層の高密度化及び欠陥数の減少を図る。第2の加熱処理によって、第1の結晶性酸化物半導体層450aを核として膜厚方向、即ち底部から内部に結晶成長が進行して第2の結晶性酸化物半導体層450bが形成される。また、絶縁層437の形成から第2の加熱処理までの工程を大気に触れることなく連続的に行うことが好ましい。絶縁層437の形成から第2の加熱処理までの工程は、水素及び水分をほとんど含まない雰囲気不活性雰囲気、減圧雰囲気、乾燥空気雰囲気など下に行うことが好ましく、例えば、水分については露点-40°C以下、好ましくは露点-50°C以下の乾燥窒素雰囲気とする。次いで、第1の結晶性酸化物半導体層450aと第2の結晶性酸化物半導体層450bからなる酸化物半導体積層を加工して島状の酸化物半導体積層からなる酸化物半導体層453を形成する図22C参照。図では、第1の結晶性酸化物半導体層450aと第2の結晶性酸化物半導体層450bの界面を点線で示し、酸化物半導体積層と説明しているが、明確な界面が存在しているのではなく、あくまで分かりやすく説明するために図示している。酸化物半導体積層の加工は、所望の形状のマスクを酸化物半導体積層上に形成した後、当該酸化物半導体積層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。なお、酸化物半導体積層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。また、上記作製方法により、得られる第1の結晶性酸化物半導体層及び第2の結晶性酸化物半導体層は、c軸配向を有していることを特徴の一つとしている。ただし、第1の結晶性酸化物半導体層及び第2の結晶性酸化物半導体層は、単結晶構造ではなく、非晶質構造でもない構造であり、c軸配向を有した結晶CAxisAlignedCrystal;CAACとも呼ぶを含む酸化物を有する。なお、第1及び第2の結晶性酸化物半導体層は、四元系金属の酸化物であるIn-Sn-Ga-Zn-O系の材料や、三元系金属の酸化物であるIn-Ga-Zn-O系の材料IGZOとも表記する。、In-Sn-Zn-O系の材料、In-Al-Zn-O系の材料、Sn-Ga-Zn-O系の材料、Al-Ga-Zn-O系の材料、Sn-Al-Zn-O系の材料や、In-Hf-Zn-O系の材料、In-La-Zn-O系の材料、In-Ce-Zn-O系の材料、In-Pr-Zn-O系の材料、In-Nd-Zn-O系の材料、In-Sm-Zn-O系の材料、In-Eu-Zn-O系の材料、In-Gd-Zn-O系の材料、In-Tb-Zn-O系の材料、In-Dy-Zn-O系の材料、In-Ho-Zn-O系の材料、In-Er-Zn-O系の材料、In-Tm-Zn-O系の材料、In-Yb-Zn-O系の材料、In-Lu-Zn-O系の材料や、二元系金属の酸化物であるIn-Zn-O系の材料、Sn-Zn-O系の材料、Al-Zn-O系の材料、Zn-Mg-O系の材料、Sn-Mg-O系の材料、In-Mg-O系の材料や、In-Ga-O系の材料、一元系金属の酸化物であるIn-O系の材料、Sn-O系の材料、Zn-O系の材料などがある。また、上記の材料にSiO2を含ませてもよい。ここで、例えば、In-Ga-Zn-O系の材料とは、インジウムIn、ガリウムGa、亜鉛Znを有する酸化物、という意味であり、その組成比は特に問わない。また、InとGaとZn以外の元素を含んでいてもよい。また、第1の結晶性酸化物半導体層上に第2の結晶性酸化物半導体層を形成する2層構造に限定されず、第2の結晶性酸化物半導体層の形成後に第3の結晶性酸化物半導体層を形成するための成膜と加熱処理のプロセスを繰り返し行って、3層以上の積層構造としてもよい。酸化物半導体層453のような第1の結晶性酸化物半導体層と第2の結晶性酸化物半導体層の積層をトランジスタに用いることで、安定した電気的特性を有し、且つ、信頼性の高いトランジスタを実現できる。<半導体記憶装置の利用例>以下では、上述した半導体記憶装置の使用例として、RFIDRadioFrequencyIdentificationタグ500を示す図23参照。RFIDタグ500は、アンテナ回路501及び信号処理回路502を有する。信号処理回路502は、整流回路503、電源回路504、復調回路505、発振回路506、論理回路507、メモリコントロール回路508、メモリ回路509、論理回路510、アンプ511、変調回路512を有する。メモリ回路509は、上述した半導体記憶装置を有する。アンテナ回路501によって受信された通信信号は復調回路505に入力される。受信される通信信号、すなわちアンテナ回路501とリーダ/ライタ間で送受信される信号の周波数は極超短波帯においては915MHz、2.45GHzなどがあり、それぞれISO規格などで規定される。もちろん、アンテナ回路501とリーダ/ライタ間で送受信される信号の周波数はこれに限定されず、例えばサブミリ波である300GHz~3THz、ミリ波である30GHz~300GHz、マイクロ波である3GHz~30GHz、極超短波である300MHz~3GHz、超短波である30MHz~300MHzのいずれの周波数も用いることができる。また、アンテナ回路501とリーダ/ライタ間で送受信される信号は、搬送波を変調した信号である。搬送波の変調方式は、アナログ変調またはデジタル変調であり、振幅変調、位相変調、周波数変調及びスペクトラム拡散のいずれかでよい。好ましくは、振幅変調または周波数変調である。発振回路506から出力された発振信号は、クロック信号として論理回路507に供給される。また、変調された搬送波は、復調回路505で復調される。復調後の信号も論理回路507に送られ解析される。論理回路507で解析された信号は、メモリコントロール回路508に送られる。メモリコントロール回路508は、メモリ回路509を制御し、メモリ回路509に記憶されたデータを取り出し、当該データを論理回路510に送る。論理回路510では当該データに対してエンコード処理を行う。その後、エンコード処理された当該データは、アンプ511で増幅され、これに基づいて変調回路512は搬送波に変調をかける。この変調された搬送波によりリーダ/ライタがRFIDタグ500からの信号を認識する。整流回路503に入った搬送波は整流された後、電源回路504に入力される。このようにして得られた電源電圧を電源回路504より復調回路505、発振回路506、論理回路507、メモリコントロール回路508、メモリ回路509、論理回路510、アンプ511、変調回路512などに供給する。信号処理回路502とアンテナ回路501におけるアンテナとの接続については特に限定されない。例えば、アンテナと信号処理回路502をワイヤボンディング接続やバンプ接続を用いて接続する、またはチップ化した信号処理回路502の一面を電極にしてアンテナに貼り付ける。信号処理回路502とアンテナとの貼り付けにはACFanisotropicconductivefilm:異方性導電性フィルムを用いることができる。アンテナは、信号処理回路502と共に同じ基板上に積層して設けるか、外付けのアンテナを用いる。もちろん、信号処理回路の上部もしくは下部にアンテナが設けられる。整流回路503は、アンテナ回路501が受信する搬送波により誘導される交流信号を直流信号に変換する。RFIDタグ500はバッテリー561を有してもよい図24参照。整流回路503から出力される電源電圧が、信号処理回路502を動作させるのに十分でないときには、バッテリー561からも信号処理回路502を構成する各回路復調回路505、発振回路506、論理回路507、メモリコントロール回路508、メモリ回路509、論理回路510、アンプ511、変調回路512などに電源電圧を供給する。整流回路503から出力される電源電圧のうちの余剰分をバッテリー561に充電すれば良い。RFIDタグ500にアンテナ回路501及び整流回路503とは別にさらにアンテナ回路及び整流回路を設けることにより、無作為に生じている電磁波等からバッテリー561に蓄えるエネルギーを得ることができる。バッテリーに充電することで連続的に使用できる。バッテリーはシート状に形成された電池を用いる。例えば、ゲル状電解質を用いるリチウムポリマー電池や、リチウムイオン電池、リチウム2次電池等を用いると、バッテリーの小型化が可能である。例えば、ニッケル水素電池、ニッケルカドミウム電池、または大容量のコンデンサーなどが挙げられる。なお、図25に示すように、RFIDの用途は広範囲にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類運転免許証や住民票等、図25A参照、記録媒体DVDソフトやビデオテープ等、図25B参照、包装用容器類包装紙やボトル等、図25C参照、乗り物類自転車等、図25D参照、身の回り品鞄や眼鏡等、食品類、植物類、動物類、人体、衣類、生活用品類、または電子機器液晶表示装置、EL表示装置、テレビジョン受像機、または携帯電話等の物品、若しくは各物品に取り付ける荷札図25E、図25F参照等に設けて使用することができる。RFIDタグ1500は、プリント基板に実装する、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込む、または有機樹脂からなるパッケージであれば当該有機樹脂に埋め込み、各物品に固定される。RFIDタグ1500は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等にRFIDタグ1500を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等にRFIDタグ1500を取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、RFIDタグ1500を取り付けることにより、盗難などに対するセキュリティを高めることができる。以上のように、上述した半導体記憶装置を各用途に用いることにより、情報のやりとりに用いられるデータを正確の値のまま維持することができるため、物品の認証性、またはセキュリティを高めることができる。