a実素子領域内に複数のチップパターンを有し、前記複数のチップパターンのそれぞれに少なくとも一つの第1アライメントマークを備えたレチクルを用意する工程、b半導体基板を用意する工程、c前記半導体基板に加工対象物を形成する工程、d前記加工対象物上にフォトレジスト膜を形成する工程、e前記レチクルを用いて前記フォトレジスト膜を露光する工程、を有することを特徴とする半導体装置の製造方法。前記e工程の前に、前記レチクルの中心部にある前記第1アライメントマークを用いて露光光のフォーカスの補正を行うことを特徴とする請求項1記載の半導体装置の製造方法。前記e工程の前に、前記レチクルの端部にある前記第1アライメントマークを用いて露光光のフォーカスの補正を行うことを特徴とする請求項2記載の半導体装置の製造方法。前記e工程の前に、前記実素子領域外にある第2アライメントマークを用いて露光光のフォーカスの補正を行うことを特徴とする請求項2記載の半導体装置の製造方法。前記チップパターンのそれぞれに形成された前記第1アライメントマークは前記複数のチップパターンのそれぞれの内側の外周部に配置されていることを特徴とする請求項1記載の半導体装置の製造方法。a実素子領域内に複数のチップパターンを有し、前記実素子領域の中心部に第1アライメントマークを備えたレチクルを用意する工程、b半導体基板を用意する工程、c前記半導体基板に加工対象物を形成する工程、d前記加工対象物上にフォトレジスト膜を形成する工程、e前記レチクルを用いて前記フォトレジスト膜を露光する工程、を有することを特徴とする半導体装置の製造方法。前記実素子領域の中心部は矩形の平面形状を有する前記実素子領域の中心点から前記実素子領域の対角線の長さの4分の1の距離だけ離れた箇所までの範囲であることを特徴とする請求項6記載の半導体装置の製造方法。前記e工程の前に、前記第1アライメントマークを用いて露光光のフォーカスの補正を行うことを特徴とする請求項6記載の半導体装置の製造方法。前記レチクルの端部に第2アライメントマークが配置されていることを特徴とする請求項8記載の半導体装置の製造方法。前記e工程の前に、前記第2アライメントマークを用いて露光光のフォーカスの補正を行うことを特徴とする請求項9記載の半導体装置の製造方法。前記第1アライメントマークは前記複数のチップパターンのそれぞれに少なくとも一つ形成されていることを特徴とする請求項6記載の半導体装置の製造方法。前記第1アライメントマークは前記複数のチップパターンのそれぞれを囲うように配置されたスクライブラインに形成されていることを特徴とする請求項6記載の半導体装置の製造方法。前記第2アライメントマークは前記複数のチップパターンに形成されていることを特徴とする請求項9記載の半導体装置の製造方法。前記第2アライメントマークは前記複数のチップパターンのそれぞれを囲うように配置されたスクライブラインに形成されていることを特徴とする請求項9記載の半導体装置の製造方法。前記第2アライメントマークは前記実素子領域外に形成されていることを特徴とする請求項9記載の半導体装置の製造方法。投影露光装置では、フォーカス自動補正機能を利用し、ウエハを搭載するウエハステージを上下方向に移動させることにより露光領域のフォーカス焦点を制御している。この場合、レチクル表面の実素子領域製品領域の外レクトに形成されたフォーカス自動補正マークに照射された露光光を、ウエハステージ上に設けられた基準マークに投影することで、基準マークの下部の感光素子ディテクターが露光光を検出して最適な焦点位置ベストフォーカスを決定する方法が考えられる。フォトレジスト膜などの感光膜を露光する工程を繰り返した場合、露光光を複数回繰り返し投影レンズに照射することになり、投影レンズにおいて特に放熱性が低い中心部が高温となり、当該中心部のレンズ形状が変形し、または当該中心部の屈折率が変化する。これに対し、投影レンズの端部外周部は放熱性が高いため、露光工程を繰り返しても熱が溜まりにくく、投影レンズの中心部のように変形する虞が低いため、投影レンズの端部を透過して照射される露光光はフォーカスがずれにくい。レクトに形成されたフォーカス自動補正マークを投影する露光光は投影レンズの端部を透過して感光素子に照射されるため、投影レンズの中心部を通って半導体基板の実素子領域に照射される露光光のフォーカスにずれが生じていても、そのずれを検出することができない問題がある。この場合、フォーカス自動補正マークを用いてフォーカスの補正動作を行ったとしても、投影レンズの中心部を透過する露光光のフォーカスを補正することができないためにデフォーカスが起こり、半導体基板上に形成するパターンの寸法不良が発生する。本発明の目的は、半導体装置のパターン形成不良を防ぐ技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。すなわち、本願発明の半導体装置の製造方法は、a実素子領域内に複数のチップパターンを有し、前記複数のチップパターンのそれぞれに少なくとも一つの第1アライメントマークを備えたレチクルを用意する工程、b半導体基板を用意する工程、c前記半導体基板に加工対象物を形成する工程、d前記加工対象物上にフォトレジスト膜を形成する工程、e前記レチクルを用いて前記フォトレジスト膜を露光する工程、を有するものである。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。代表的な実施の形態によれば、半導体装置のパターン形成不良を防ぐことができる。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。実施の形態1まず、本実施の形態の半導体装置の製造工程に用いる投影露光装置およびレチクルを、図1~図5を参照して説明する。本実施の形態は、図1に示す投影露光装置を用いて半導体基板上に形成した感光膜を露光する工程を有する半導体装置の製造方法に関するものである。図1は、フォーカス自動補正機能を備えた投影露光装置の概略図である。図2はレチクルの平面図であり、図3~図5はレチクルの一部を拡大して示す平面図である。ここでは、図1に示す投影露光装置が半導体基板の主面にステップアンドリピートによりデバイスパターンを投影していくステッパであるものとして説明する。図1に示すように、投影露光装置は半導体基板半導体ウエハSBを搭載するための台であって、上下左右前後方向に可動するウエハステージXYZステージWSを有し、ウエハステージの上部には、露光光を発する光源および露光光の照射方向を調整するレンズなどを含む露光照明系OSが配置されている。露光照明系OSとウエハステージWSとの間にはレチクルステージRSに搭載されたレチクルRTが配置されており、レチクルRTとウエハステージWSとの間には複数の投影レンズを含む投影光学系OLが配置されている。レチクルRTは例えばクロムCrを含むパターンが表面に形成された、光の透過性を有する原版である。半導体基板への露光工程では、露光照射系OSから露光光をレチクルRTに照射し、レチクルRTのパターンが形成されていない領域を透過した露光光を投影光学系OL内の投影レンズを介してウエハステージWS上の半導体基板SBの表面に照射することで、レチクルRTに形成されたパターンを縮小したパターン形状で半導体基板SBの上面の感光膜を露光する。このとき、レチクルRTの表面に形成されたパターンは露光工程により1/4または1/5程度に縮小されて半導体基板SBの上面に投影される。図1では、露光光を投影する際の光の軌道を矢印で示している。露光工程ではレチクルRTに形成された微細なパターンをさらに縮小して投影するため、半導体基板SBへの露光をXY方向の位置、または半導体基板SBへの露光光のフォーカス焦点などを正確に合わせることが重要となる。ここでは、露光光を最適な焦点ベストフォーカスで半導体基板SBに照射するために、レチクルRTの表面にクロムを含むクロムパターンの一部として形成されたフォーカス自動補正マークアライメントマークFMを設けており、また、ウエハステージWS上に形成された基準マークBMと、基準マークBMの下部のウエハステージWSの上面に形成された受光素子ディテクターDTとを設けている。フォーカス自動補正機能により露光光のフォーカスを調整する際には、露光照明系OSから照射された露光光が、レチクルRT、フォーカス自動補正マークFMおよび投影光学系OL内の投影レンズを透過して受光素子DTに投影されるように照射する。露光光を受光素子DTが感知している状態でウエハステージWSを上下方向に移動させれば、露光光のフォーカスが合ったときに受光素子DTが検出する光の出力が最も大きくなるため、露光光の焦点が最適となるウエハステージWSの位置を決定することができる。このような動作により、露光光のフォーカスを自動的に補正し、最適なフォーカスで露光を行うことができる。なお、レチクルRTの表面には複数のフォーカス自動補正マークFMが形成されているが、ここでは図を分かりやすくするためにフォーカス自動補正マークFMを一つだけ示している。レチクルRTの平面図を図2に示す。図2はレチクルRTの主面側の同一層内に形成されたクロムパターンのレイアウトを示す図であり、図1では、クロムパターンが形成された側のレチクルRTの表面は下向きに配置されている。図2に示すように、レチクルRTの表面の中心部には、素子製品のパターン形状を投影するためのクロムパターンが形成された実素子領域D1が設けられており、レチクルRTの表面の周縁部には、実素子領域D1を囲むように、素子製品のクロムパターンが形成されていないレクト周辺部領域R1が設けられている。実素子領域D1は、投影レンズを用いた露光によりクロムパターンを半導体基板に投影できる領域であり、その外側の領域であるレクトR1は、配線パターンを形成しても半導体基板にそのパターン形状を投影することが困難な領域である。つまり、レクトR1には半導体基板上に製品パターンを形成するためのクロムパターンは形成されていない。実素子領域D1とレクトR1との間にはクロムパターンの一部である遮光帯BRが形成されており、実素子領域D1とレクトR1とを分離している。半導体基板上に実素子領域D1内のデバイスパターンを投影する際は、矩形のデバイスパターンの全面を半導体基板の上面に一括して露光した後、前記露光工程により半導体基板上に露光した領域以外の領域例えば前露光工程で露光した領域と隣り合う領域に前記露光工程と同様の露光を行う。このように露光工程を繰り返すステップアンドリピートの工程により、半導体基板の上面に極力多くのデバイスパターンを投影する。なお、ここでは図をわかりやすくするために、遮光帯BRにハッチングを付している。また、後述するスキャナでは、ステップアンドリピートにより露光を行うステッパとは異なる露光方法を用いる。図2に示す実素子領域D1内のデバイスパターンは、レチクルRTの主面に沿うX方向およびX方向に直交するY方向に複数並んでマトリクス状に配置された矩形のチップパターンCPを含むものである。チップパターンCPを投影して形成したパターンを含む半導体基板は、後の工程でダイシングされて複数の半導体チップに個片化されるため、チップパターンCP同士の間には所定の間隔を設け、チップパターンCP同士の間の領域にスクライブラインSLを設けている。スクライブラインSLは、半導体チップの個片化の際にダイシングブレードにより半導体基板を切断するための領域であり、各チップパターンCPの外側を囲うように配置されている。チップパターンCPはマトリクス状に配置されているため、それらの間を通るスクライブラインSLは格子状の平面形状を有している。なお、ここではチップパターンCPとスクライブラインSLとを含む領域を実素子領域D1と呼ぶ。実素子領域は矩形の平面形状を有している。遮光帯BRは実素子領域D1を囲むような四角形のライン状の形状を有しており、遮光帯BRを構成する四辺のうち対向する二辺のそれぞれの両端の外側のレクトR1には、前述した複数のフォーカス自動補正マークFMのうちの一つのフォーカス自動補正マークアライメントマークF1がそれぞれ形成されている。つまり、矩形の遮光帯BRの四隅のそれぞれの近傍のレクトR1にクロムパターンの一部であるフォーカス自動補正マークF1が形成されている。フォーカス自動補正マークF1は、レチクルRTの中心部ではなく端部に配置されたアライメントマークである。なお、ここでは遮光帯BRの四隅のそれぞれの近傍のレクトR1にフォーカス自動補正マークF1を形成する構成について説明したが、遮光帯BRを構成する四辺のうち対向する二辺のそれぞれの辺の中央近傍のレクトR1に自動補正マークを追加して形成してもよい。言い換えれば、実素子領域D1の中心点を通りX方向に延びる中心線に重なる位置のレクトR1上であって、遮光帯BRの近傍の領域に、前記中心点を挟んで対向するように自動補正マークを形成してもよい。本実施の形態では、複数のチップパターンCPのそれぞれに、少なくとも一つのフォーカス自動補正マークアライメントマークF2が設けられている。フォーカス自動補正マークF2は、各チップパターンCPの内側の外周部に形成されている。このように、レチクルRTの主面上には、実素子領域D1に形成された全チップ数以上の数のフォーカス自動補正マークF1、F2が形成されている。フォーカス自動補正マークF2は、レチクルRTの中心部に形成されたものと、レチクルRTの端部に形成されたものとを含んでいる。図3に、図2の実素子領域D1内の一つのチップパターンCPを拡大した平面図を示す。図3に示すように、チップパターンCPには、半導体基板を加工して形成する半導体チップ内に配線パターンなどを形成するためのクロムパターンが形成されている。ただし、チップパターンCP上の全てのクロムパターンが半導体チップを動作させるためのパターンを形成する目的で設けられているわけではなく、上述したフォーカス自動補正マークF2は露光光のフォーカスを合わせるために用いられるものであり、その他にも、形成した半導体チップ内の素子が正常に動作するかどうかを検査するためのテストパターンなども存在する。図4に、図3において破線で囲った領域であって矩形のチップパターンCPの一つの角部を拡大した平面図を示す。図4に示すチップパターンCPの角部にはフォーカス自動補正マークF2が形成されており、フォーカス自動補正マークF2のX方向またはY方向に並んでテストパターンTPが複数形成されている。つまり、チップパターンCPの一つの辺に沿ってテストパターンが配置され、テストパターンTPと並んでフォーカス自動補正マークF2がチップパターンCPの一つの辺の端部近傍に配置されている。なお、図3および図4に示すように、一つのチップパターンCP上にはフォーカス自動補正マークF2が一つだけ形成されているが、フォーカス自動補正マークF2はチップパターンCPの四隅のそれぞれに形成されていてもよく、また、チップパターンCPの角部に限らずチップパターンCP内のその他の領域に設けられていてもよい。また、図3および図4には示していないが、チップパターンCPの外側の領域にはスクライブラインSL図2参照が存在している。ここでは、図4に示すように、テストパターンTPおよびフォーカス自動補正マークF2はチップパターンCP内の配線パターンなどと同じ領域に形成されているのではなく、元々配線パターンなどの形成に用いられない領域に配置されている。したがって、テストパターンTPなどがある余った領域の近傍にフォーカス自動補正マークF2を設けるため、フォーカス自動補正マークF2をチップパターンCP内に設けたとしても、フォーカス自動補正マークF2を設けない場合に対してチップパターンCP内のスペースを犠牲にすることはない。つまり、フォーカス自動補正マークF2をチップパターンCPの端部に設けているので、フォーカス自動補正マークF2を設けることで半導体装置の集積度が低下することはない。フォーカス自動補正マークF2は、図5に示すように複数のスリット状の隙間を有するクロムパターンにより構成されている。図5は図2および図3に示すフォーカス自動補正マークF2を拡大して示した平面図である。ここでは図をわかりやすくするために、クロムパターンが形成されている領域にハッチングを付している。フォーカス自動補正マークF2は、X方向に延在してY方向に複数並ぶスリットと、その近傍に形成されたY方向に延在してX方向に複数並ぶスリットとからなる。なお、図2に示すフォーカス自動補正マークF1も同一の構造を有している。投影露光装置のウエハステージに対する露光光のフォーカスを自動補正させる際には、上記のフォーカス自動補正マークF1またはF2のスリットに露光光を照射し、前記スリットおよび投影レンズを透過した露光光により図1に示すウエハステージWS上の受光素子DTに前記スリットのパターンを結像させる。受光素子はレチクルRTに形成されたフォーカス自動補正マークFMにより投影された像に対応する形状を有している。つまり、受光素子DTは、X方向に延在してY方向に複数並ぶストライプ状のパターンと、その近傍に形成されたY方向に延在してX方向に複数並ぶストライプ状のパターンとを含む平面形状を有している。受光素子DTには例えばフォトダイオードが用いられている。ウエハステージWSを上下方向Z方向に移動させるた際に、フォーカス自動補正マークFMのスリットを透過して投影された露光光を受光素子DTにより受光したときの光の強度が最も高くなる位置が、ウエハステージWS上の半導体基板SBに露光を行う際のベストフォーカス位置となる。このような動作によりベストフォーカス位置を検出し、その後半導体基板SBに露光を行うことで、最適な焦点距離での露光を行うことができる。なお、焦点距離が最適な距離でなく、露光光の投影像のピントがずれた状態で半導体基板SBに露光を行うと、フォーカスが合っていない領域では半導体基板SB上に形成された露光対象の膜であるフォトレジスト膜に、半導体基板SBの主面に対して垂直な方向から露光光が照射されず、様々な角度から露光光が照射される現象デフォーカスが起こる。本来、フォトリソグラフィ技術により半導体基板SB上に形成するフォトレジスト膜の側壁は半導体基板SBの主面に対して垂直に形成されていることが望ましいが、デフォーカスが起きた場合には、露光工程後にフォトレジスト膜を現像すると側壁にテーパーが付いたフォトレジスト膜が残るため、所望の幅を持つフォトレジスト膜を形成することができなくなる。このような形状不良を有するフォトレジスト膜をマスクとしてエッチング法を用いて絶縁膜または導電膜などをパターニングした場合、例えば配線の太さが所望の太さよりも細くなったり太くなったりする配線の寸法不良の問題、およびパターンの位置ずれが顕著になる問題などが生じる。また、上記のような形状不良を有するフォトレジスト膜をマスクとして半導体基板SBなどにイオン注入を行うと、イオン注入を行う位置がずれたり、導入されたイオンの濃度が部分的に薄くなったりする問題が生じる。本実施の形態の半導体装置の製造工程では、図2に示す実素子領域D1内の中心部の一つのフォーカス自動補正マークF2と、レクトR1上に設けたフォーカス自動補正マークF1とを用いてフォーカスの自動補正を行うことにより、実素子領域D1のクロムパターンを半導体基板SBに投影した際に実素子領域D1内のチップパターンCPが全体的にベストフォーカス位置に近いフォーカスで露光を行えるようにする。以下では、本実施の形態の半導体装置の製造工程を図6~図21を用いて説明する。図6~図12、図14、図15および図17~図21は、本実施の形態の半導体装置、例えばnチャネル型の電界効果トランジスタMISFET:MetalInsulatorSemiconductorFieldEffectTransistorを有する半導体装置の製造工程中の断面図である。図6~図12、図14、図15および図17~図21では、図の左側にpチャネル型MISFET形成領域A1を示し、図の中央にnチャネル型MISFET形成領域B1を示し、図の右側に半導体チップの端部となる領域であって図5に示すフォーカス自動補正マークF2のスリット形状の露光光が照射される領域である補正マーク投影露光領域C1を示している。まず、図6に示すように、例えば1~10Ωcm程度の比抵抗を有するp型の単結晶シリコンなどからなる半導体基板半導体ウエハ1を準備する。次に、この半導体基板1を熱酸化してその表面に例えば厚さ11nm程度の絶縁膜2を形成した後、その上層にCVDChemicalVaporDeposition法などにより、例えば厚さ90nm程度の絶縁膜3を堆積する。絶縁膜2は酸化シリコンなどからなり、絶縁膜3は窒化シリコン膜などからなる。次に、図7に示すように、半導体基板1上の全面にフォトレジスト膜PR1を塗布する。次に、図8に示すように、図1に示す投影露光装置を用いてフォトレジスト膜PR1を露光し、続いて現像を行った後に、フォトレジスト膜PR1の不要な部分を取り除き、半導体基板1上にフォトレジスト膜PR1からなるフォトレジストパターンを残す。このとき、補正マーク投影露光領域C1では、フォーカス自動補正マークのスリット状の形状に対応したストライプ状のフォトレジスト膜PR1が絶縁膜3上に残る。なお、フォトレジスト膜PR1を露光する前に、最適なフォーカスで露光を行うために図1~図5を用いて説明した投影露光装置のフォーカスの自動補正を行う。自動補正の詳しい方法については後述する。次に、図9に示すように、フォトレジスト膜PR1をエッチングマスクとして絶縁膜3、絶縁膜2および半導体基板1を順次ドライエッチングすることにより、素子分離形成予定領域の半導体基板1に、例えば深さ300nm程度の溝素子分離用の溝4aを形成した後、酸素プラズマなど用いたアッシング灰化を行うことでフォトレジスト膜PR1を除去する。溝4aは、素子分離用の溝であり、すなわち後述する素子分離領域4形成用の溝である。次に、図10に示すように、溝4aの内部側壁および底部を含む半導体基板1の主面上に、例えば厚み10nm程度の絶縁膜4bを形成する。それから、半導体基板1の主面上すなわち絶縁膜4b上に、溝4a内を埋めるように、絶縁膜4cをCVD法などにより形成堆積する。絶縁膜4bは、酸化シリコン膜または酸窒化シリコン膜からなる。絶縁膜4bが酸窒化シリコン膜の場合には、絶縁膜4b形成工程以降の熱処理によって溝4aの側壁が酸化することによる体積膨張を防止でき、半導体基板1に働く圧縮応力を低減できる効果がある。絶縁膜4cは、HDP-CVDHighDensityPlasmaCVD:高密度プラズマCVD法により成膜された酸化シリコン膜、またはO3-TEOS酸化膜などである。なお、O3-TEOS酸化膜とは、O3オゾンおよびTEOSTetraethoxysilane:テトラエトキシシラン、TetraEthylOrthoSilicateともいうを原料ガスソースガスとして用いて熱CVD法により形成した酸化シリコン膜である。続いて、半導体基板1を例えば1150°C程度で熱処理することにより、溝4aに埋め込んだ絶縁膜4cを焼き締める。焼き締め前の状態では、O3-TEOS酸化膜よりもHDP-CVD法により成膜された酸化シリコン膜の方が緻密である。このため、絶縁膜4cがO3-TEOS酸化膜の場合、焼き締めによる絶縁膜4cの収縮により、半導体基板1に働く圧縮応力を低減できる効果がある。一方、絶縁膜4cがHDP-CVD法により成膜された酸化シリコン膜の場合には、絶縁膜4cがO3-TEOS酸化膜の場合に比べて、焼き締め時の絶縁膜4cの収縮が少ないため、素子分離領域4によって半導体基板1に働く圧縮応力が大きくなる。次に、図11に示すように、絶縁膜4cをCMPChemicalMechanicalPolishing:化学的機械的研磨法により研磨して絶縁膜3を露出させ、熱リン酸などを用いたウエットエッチングにより絶縁膜3を除去した後、フッ酸HF水溶液などを用いて溝4aの外部の絶縁膜4cおよび絶縁膜2を除去し、溝4aの内部に絶縁膜4b、4cを残すことにより、素子分離領域素子分離4を形成する。補正マーク投影露光領域C1では、ストライプ状の素子分離領域4が形成される。このようにして、溝4a内に埋め込まれた絶縁膜4b、4cからなる素子分離領域4が形成される。本実施の形態では、素子分離領域4は、LOCOSLocalOxidizationofSilicon法ではなく、STIShallowTrenchIsolation法により形成される。すなわち、本実施の形態の素子分離領域4は、好ましくは、半導体基板1に形成された素子分離用の溝4a内に埋め込まれた絶縁体ここでは絶縁膜4b、4cからなる。後述するnチャネル型MISFETQnすなわちnチャネル型MISFETQnを構成するゲート絶縁膜7、ゲート電極8aおよびソースドレイン用のn-型半導体領域9aおよびn型半導体領域9bは、素子分離領域4で規定された囲まれた活性領域に形成される。次に、図12に示すように、半導体基板1の主面から所定の深さに渡ってp型ウエル5およびn型ウエル6を形成する。p型ウエル5は、pチャネル型MISFET形成予定領域を覆うフォトレジスト膜図示しないをイオン注入阻止マスクとして、nチャネル型MISFET形成予定領域の半導体基板1に例えばホウ素Bなどのp型の不純物をイオン注入することなどによって形成することができる。また、n型ウエル6は、nチャネル型MISFET形成予定領域を覆う他のフォトレジスト膜図示しないをイオン注入阻止マスクとして、pチャネル型MISFET形成予定領域の半導体基板1に例えばリンPまたはヒ素Asなどのn型の不純物をイオン注入することなどによって形成することができる。なお、図示していない上記フォトレジスト膜のパターンを形成する際にも図1に示す投影露光装置を用い、前記フォトレジスト膜の塗布後であってフォトレジスト膜を露光する工程の前には、図1~図5を用いて説明したフォーカスの自動補正を行う。p型ウエル5およびn型ウエル6を形成する際、補正マーク投影露光領域C1においてストライプ状に露出している半導体基板1の主面には、p型の不純物例えばホウ素Bおよびn型の不純物例えばリンPまたはヒ素Asが共に注入された半導体領域6aが形成される。続いて、例えばフッ酸HF水溶液を用いたウェットエッチングなどにより半導体基板1の表面を清浄化洗浄した後、半導体基板1の表面すなわちp型ウエル5およびn型ウエル6の表面上に絶縁膜7aを形成する。絶縁膜7aは、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。続いて、半導体基板1上に、ゲート電極形成用の導体膜として、多結晶シリコン膜のようなシリコン膜8を形成する。シリコン膜8のうちのnチャネル型MISFET形成領域B1の、後述するゲート電極8aとなる領域は、フォトレジスト膜図示しないをマスクとして用いてリンPまたはヒ素Asなどのn型の不純物をイオン注入することなどにより、低抵抗のn型半導体膜ドープトポリシリコン膜とする。また、シリコン膜8のうちのpチャネル型MISFET形成領域A1の、後述するゲート電極8bとなる領域は、他のフォトレジスト膜図示しないをマスクとして用いてホウ素Bなどのp型の不純物をイオン注入することなどにより、低抵抗のp型半導体膜ドープトポリシリコン膜とする。上記のようにnチャネル型MISFET形成領域B1およびpチャネル型MISFET形成領域A1のそれぞれに別々の導電型を有する不純物を注入する工程において、シリコン膜8の補正マーク投影露光領域C1の直上のシリコン膜8には、n型の不純物およびp型の不純物がいずれも導入される。このように、nチャネル型MISFET形成領域B1とpチャネル型MISFET形成領域A1とで別々の不純物を打ち分けて導入する場合に、それらの不純物がいずれも補正マーク投影露光領域C1に注入されるのは、半導体装置の製造工程中に行われる複数のフォトレジスト膜の形成工程で用いるレチクルのそれぞれにフォーカス自動補正マークが設けられているためである。その後、シリコン膜8上にフォトレジスト膜PR2を塗布する。なお、シリコン膜8は、成膜時にはアモルファスシリコン膜であったものを、成膜後イオン注入後の熱処理により多結晶シリコン膜に変えることもできる。次に、フォトレジスト膜PR2の露光を行う前に、図1~5を用いて説明したフォーカスの自動補正を行う。ここでは、図13を用いてフォーカスの自動補正方法を詳しく説明する。図13は本実施の形態の半導体装置の製造工程における露光工程で用いるレチクルを示した平面図である。露光光を半導体基板に照射する際のフォーカスの自動補正は、図1を用いて説明したように、露光照明系OS内の光源から露光光をレチクルRTに対して照射する。レチクルRTの表面に設けたフォーカス自動補正マークFMのクロムパターンが形成されていないスリット状の領域を透過した露光光は、投影光学系OLを透過してウエハステージWS上面の基準マークBMおよび受光素子DTに照射される。このとき、ウエハステージWSを上下方向に移動させ、受光素子DTが検出する露光光の強さがピークとなるウエハステージWSの位置が、露光を行う際のベストフォーカスが得られる位置となる。このようにして、フォーカス自動補正マークFMの形状を投影した像のピントが合う最適の焦点距離を自動で計測することでフォーカスの補正を行う。ただし、一回のフォーカス自動補正動作でフォーカスを合わせることができるのは、レチクルRT上に複数形成されたフォーカス自動補正マークFMのうちの一つのみである。つまり、一度の補正動作でベストフォーカスを計測することができるのは、レチクルRT内の一つのフォーカス自動補正マークFMが形成された限られた領域のみとなる。フォーカス自動補正マークFMは図2に示すフォーカス自動補正マークF1、F2を含み、フォーカス自動補正マークF1は図5に示すフォーカス自動補正マークF2と同一のパターン形状を有している。フォーカス自動補正マークF2は図2に示すように実素子領域D1内に並ぶ複数のチップパターンCPのそれぞれに少なくとも一つずつ設けられている。上述したように、一つのフォーカス自動補正マークFMを投影してフォーカスの補正動作を行っても、レチクルRT内の他の領域を投影すると、フォーカスが合わず、著しくピントがずれてデフォーカスが生じる虞がある。一つのフォーカス自動補正マークFMのみを用いてフォーカスの補正を行った後に実素子領域D1のパターンを半導体基板に投影した際、フォーカスの補正を行った箇所以外の領域でデフォーカスが起こる理由としては、例えば図1に示す投影光学系OL内の投影レンズが、露光工程を繰り返すうちに熱を帯び、部分的に変形または屈折率が変化するなどしてレンズの特性が変化することが考えられる。また、投影露光装置内の投影レンズは理想的な形状で形成されているとは限らず、露光を行う前から部分的に歪みなどを有している場合が考えられ、レンズによって屈折特性の機差を有している場合がある。これらの要因により、例え一点のフォーカス自動補正マークFMを用いてベストフォーカスを検出したとしても、当該フォーカス自動補正マークFMの近傍の領域以外の領域では、露光光による投影像のフォーカスが合わず、デフォーカスが起きる虞がある。図11に示すようなSTI構造を有する素子分離領域4または図15を用いて後述するゲート電極8a、8bなどは特にデフォーカスによる寸法不良のマージンが少なく、精度良く形成する必要がある。したがってフォーカスの自動補正を行う際は、レチクルRT上に形成されたフォーカス自動補正マークF1およびF2を含む全てのフォーカス自動補正マークFMの一つ一つに対して露光を行い、受光素子DT図1参照に各フォーカス自動補正マークFMのパターンを投影してフォーカスの自動補正を行うことが望ましい。レチクルRT上に形成された全てのフォーカス自動補正マークFM毎にフォーカスの補正動作を行うことにより、レチクルRT内のクロムパターンを投影させる際、実素子領域D1の全体のフォーカスをベストフォーカスに近づけることができる。しかし、レチクルRT上には多数のフォーカス自動補正マークFMが設けられているため、それら全てのフォーカス自動補正マークFMについて自動補正動作を行うとフォーカスの自動補正動作に費やす時間が増大し、半導体装置の製造のスループットが低下する。したがって、レチクルRT上の幾つかのフォーカス自動補正マークFMを選択し、少ない補正動作で投影像の全体のピントが合うようにすることが重要となる。フォーカス自動補正動作で用いるフォーカス自動補正マークFMを、図13を用いて説明する。図13は、図2と同様のレチクルRTを示す平面図である。本実施の形態では、レクトR1上に形成された四つのフォーカス自動補正マークF1と、実素子領域D1の中心部に形成された一つのフォーカス自動補正マークF2と用いてレチクルRT全体の投影像のフォーカス自動補正動作を行う。レクトR1上に形成された四つのフォーカス自動補正マークF1とは、実素子領域D1を囲む四角形の遮光帯BRを構成する四辺のうち対向する二辺のそれぞれの両端の外側のレクトR1上にそれぞれ設けられたものを指す。また、実素子領域D1の中心部のフォーカス自動補正マークF2とは、実素子領域D1内にマトリクス状に並ぶ複数のチップパターンCPのそれぞれに形成されたフォーカス自動補正マークF2のうち、矩形の実素子領域D1の対角線が交わる中心点から、前記対角線上の点であって、前記対角線の4分の1の距離にある点を結んだ矩形の範囲内に存在する一つのフォーカス自動補正マークF2を指す。つまり、実素子領域D1がX方向に延在する辺とY方向に延在する辺とを有する矩形の領域であるとした場合、図13に示す破線で囲まれた領域のように、実素子領域D1の対角線が交わる中心点を中心とし、X方向に延在する辺の長さが実素子領域D1の同方向の辺の長さの半分であり、Y方向に延在する辺の長さが実素子領域D1の同方向の辺の長さの半分である矩形の領域が実素子領域D1の中心部である。したがって、実素子領域D1の中心部とは矩形の領域であり、その対角線は実素子領域D1の対角線と重なり、実素子領域D1の矩形の中心部の対角線の長さは実素子領域D1の対角線の半分の長さとなる。ここでは、実素子領域D1の中心部はレチクルRTの中心部と同意義であるものとし、実素子領域D1の端部、すなわちレチクルRTの端部とは、前記中心部よりも外側の領域をいうものとする。なお、例えば投影光学系OL図1参照内の投影レンズが直径31.11mmの直径を有し、矩形の実素子領域D1の一辺の長さが22mm、または26mm程度であるとき、実素子領域D1の前記4分の1の距離にある点とは、実素子領域D1の中心点、すなわち実素子領域D1の対角線の交点から当該対角線に沿う方向に4.5mm離れた点であるものとする。図2および図13では、フォーカスの自動補正に用いるフォーカス自動補正マークにのみハッチングを付している。実素子領域D1内の中心部の一つのフォーカス自動補正マークF2を選択して補正動作を行う場合、選択するフォーカス自動補正マークF2は矩形の実素子領域D1の対角線同士が交わる中心点に最も近い場所に位置するフォーカス自動補正マークF2を用いることが望ましい。これにより、半導体基板に投影するチップパターンの全体の焦点をベストフォーカスに近づけることができる。上記のようにして図1に示すレチクルRT上の複数の箇所のフォーカス自動補正マークFMのパターンを基準マークBM上に投影することでフォーカスの自動補正を行う。つまり、ここでフォーカスの自動補正に用いるために選択したフォーカス自動補正マークの数は、図13に示す四つのフォーカス自動補正マークF1および実素子領域D1の中心部にある一つのフォーカス自動補正マークF2の計五つである。その後、ウエハステージWSをX方向およびY方向前後左右方向に移動させて、下記のように半導体基板SBの表面の所定の位置に実素子領域D1図2および図13参照のクロムパターンを投影してフォトレジスト膜を露光する。すなわち、図14に示すように、図1に示す投影露光装置を用いてフォトレジスト膜PR2を露光する。その後現像を行い、続いて酸素プラズマなど用いたアッシング灰化を行うことでフォトレジスト膜PR2の不要な部分を取り除き、半導体基板1上にフォトレジスト膜PR2からなるフォトレジストパターンを残す。このとき、補正マーク投影露光領域C1では、フォーカス自動補正マークの形状に対応したストライプ状のフォトレジスト膜PR2がシリコン膜8上に残る。次に、図15に示すように、フォトレジスト膜PR2をマスクとしてドライエッチング法を用いてシリコン膜8をパターニングすることにより、ゲート電極8a、8bを形成する。nチャネル型MISFETのゲート電極となるゲート電極8aは、n型の不純物を導入した多結晶シリコンn型半導体膜、ドープトポリシリコン膜からなり、p型ウエル5上に絶縁膜7aからなるゲート絶縁膜7を介してnチャネル型MISFET形成領域B1に形成される。また、pチャネル型MISFETのゲート電極となるゲート電極8bは、p型の不純物を導入した多結晶シリコンp型半導体膜、ドープトポリシリコン膜からなり、n型ウエル6上に絶縁膜7aからなるゲート絶縁膜7を介してpチャネル型MISFET形成領域A1に形成される。ゲート電極8a、8bのゲート長は、必要に応じて変更できるが、例えば50nm程度とすることができる。ここでは、ゲート電極8a、8bが形成されると共に、補正マーク投影露光領域C1では半導体領域6a上に絶縁膜7aを介してシリコン膜8がストライプ状の形状で残る。つまり、補正マーク投影露光領域C1では、ゲート電極8a、8bと同様の積層構造が形成される。ゲート電極8a、8bのシリコン膜8およびその下部の絶縁膜7aは一方向例えばX方向に延在する積層パターンとして形成され、シリコン膜8の延在方向に直交する方向例えばY方向に複数並んで配置される。また、その近傍には、前述したシリコン膜8とは異なる方向例えばY方向に延在する積層パターンが、その延在方向に直交する方向例えばX方向に複数並んで配置される。なお、ここでいうストライプ状の形状とは、半導体基板の主面に沿う方向に延在し、前記延在方向に直交する方向に複数並んで形成されているパターンの形状を指す。つまり、平面視において図16に示すようなパターンが形成される。シリコン膜8および絶縁膜7aからなる積層パターンは図5に示すフォーカス自動補正マークF2のスリットのパターンに対応する平面形状で形成されるため、図16に示すように、X方向に延在してY方向に複数並ぶパターンと、その近傍に形成されたY方向に延在してX方向に複数並ぶパターンとを構成する。図16は、フォーカス自動補正マークF2図5参照が投影された半導体基板上の領域である補正マーク投影露光領域C1に形成されたシリコン膜8のパターンを示す平面図である。図16に示すように、シリコン膜8のパターンの周囲の半導体基板の主面には、素子分離領域4が形成されている。なお、図14に示す補正マーク投影露光領域C1に形成されたシリコン膜8を含む膜は、この後の工程により完成する半導体装置内において電気的に機能しない構造体である。次に、図17に示すように、p型ウエル5のゲート電極8aの両側の領域にリンPまたはヒ素Asなどのn型の不純物をイオン注入することにより、一対のn-型半導体領域9aを形成し、n型ウエル6のゲート電極8bの両側の領域にホウ素Bなどのp型の不純物をイオン注入することにより、一対のp-型半導体領域10aを形成する。n-型半導体領域9aおよびp-型半導体領域10aの深さ接合深さは、例えば30nm程度とすることができる。次に、ゲート電極8a、8bの側壁上に、絶縁膜として、例えば酸化シリコンまたは窒化シリコンあるいはそれら絶縁膜の積層膜などからなる側壁スペーサまたはサイドウォール側壁絶縁膜11を形成する。サイドウォール11は、例えば、半導体基板1上に酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜を堆積し、この酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜をRIEReactiveIonEtching法などにより異方性エッチングすることによって形成することができる。サイドウォール11は、補正マーク投影露光領域C1に形成されたパターンであって、ゲート電極8a、8bと同様の構造を有するシリコン膜8の側壁にも形成される。サイドウォール11の形成後、一対のn型半導体領域9bソース、ドレイン領域を、例えば、p型ウエル5のゲート電極8aおよびサイドウォール11の両側の領域にリンPまたはヒ素Asなどのn型の不純物をイオン注入することにより形成する。例えば、リンPを5×1015/cm2程度、ヒ素Asを4×1015/cm2程度注入して形成する。また、一対のp型半導体領域10bソース、ドレイン領域を、例えば、n型ウエル6のゲート電極8bおよびサイドウォール11の両側の領域にホウ素Bなどのp型の不純物をイオン注入することにより形成する。例えば、ホウ素Bを4×1015/cm2程度注入して形成する。n型半導体領域9bを先に形成しても、あるいはp型半導体領域10bを先に形成しても良い。イオン注入後、導入した不純物の活性化のためのアニール処理を、例えば1050°C程度で5秒程度の熱処理スパイクアニール処理にて行うこともできる。n型半導体領域9bおよびp型半導体領域10bの深さ接合深さは、例えば80nm程度とすることができる。n型半導体領域9bを形成する際は、pチャネル型MISFET形成領域A1を覆うフォトレジスト膜を形成した状態でイオン注入を行う。また、p型半導体領域10bを形成する際は、nチャネル型MISFET形成領域B1を覆うフォトレジスト膜を形成した状態でイオン注入を行う。いずれの工程においても、フォトレジスト膜を形成する前には図13などを用いて説明したフォーカスの自動補正を行う。なお、n型半導体領域9bおよびp型半導体領域10bを形成するイオン注入工程では、フォトレジスト膜により補正マーク投影露光領域C1のほぼ全域を覆っていたとしても、図5に示すようにレチクル上のフォーカス自動補正マークF2のクロムパターンにはフォーカスの補正に使用するスリット状に開口したパターンが形成されているため、図17に示すシリコン膜8の直上にはフォトレジスト膜が形成されない。したがって、n型半導体領域9bおよびp型半導体領域10bを形成するイオン注入工程で注入する不純物は、いずれもシリコン膜8にも注入される。n型半導体領域9bは、n-型半導体領域9aよりも不純物濃度が高く、p型半導体領域10bは、p-型半導体領域10aよりも不純物濃度が高い。これにより、nチャネル型MISFETのソースまたはドレインとして機能するn型の半導体領域不純物拡散層が、n型半導体領域不純物拡散層9bおよびn-型半導体領域9aにより形成され、pチャネル型MISFETのソースまたはドレインとして機能するp型の半導体領域不純物拡散層が、p型半導体領域不純物拡散層10bおよびp-型半導体領域10aにより形成される。従って、nチャネル型MISFETおよびpチャネル型MISFETのソースドレイン領域は、LDDLightlydopedDrain構造を有している。n-型半導体領域9aは、ゲート電極8aに対して自己整合的に形成され、n型半導体領域9bは、ゲート電極8aの側壁上に形成されたサイドウォール11に対して自己整合的に形成される。p-型半導体領域10aは、ゲート電極8bに対して自己整合的に形成され、p型半導体領域10bは、ゲート電極8bの側壁上に形成されたサイドウォール11に対して自己整合的に形成される。このようにして、p型ウエル5に、電界効果トランジスタとしてnチャネル型MISFETQnが形成される。また、n型ウエル6に、電界効果トランジスタとしてpチャネル型MISFETQpが形成される。これにより、図9の構造が得られる。nチャネル型MISFETQnは、nチャネル型の電界効果トランジスタとみなすことができ、pチャネル型MISFETQpは、pチャネル型の電界効果トランジスタとみなすことができる。また、n型半導体領域9bは、nチャネル型MISFETQnのソースまたはドレイン用の半導体領域とみなすことができ、p型半導体領域10bは、pチャネル型MISFETQpのソースまたはドレイン用の半導体領域とみなすことができる。次に、サリサイドSalicide:SelfAlignedSilicide技術により、nチャネル型MISFETQnのゲート電極8aおよびソースドレイン領域ここではn型半導体領域9bの表面と、pチャネル型MISFETQpのゲート電極8bおよびソースドレイン領域ここではp型半導体領域10bの表面とに、低抵抗の金属シリサイド層後述の金属シリサイド層41に対応を形成する。シリサイド層の形成工程では、まずゲート電極8a、8b、シリコン膜8、n型半導体領域9bおよびp型半導体領域10b上を含む半導体基板1の主面全面上に金属膜を、例えばスパッタリング法を用いて形成堆積する。金属膜12は、例えばNiニッケル-Pt白金合金膜NiとPtの合金膜からなるものとする。その後、半導体基板1に250°C~300°Cの温度で第1の熱処理1stアニール処理を施す。続いてウェット洗浄処理を行うことにより、未反応の金属膜を除去した後、半導体基板1に第2の熱処理2ndアニール処理を施す。第2の熱処理は、上記第1の熱処理の熱処理温度とほぼ同程度の熱処理温度か、第1の熱処理温度よりも高い温度で行う。これにより、ゲート電極8a、8b、n型半導体領域9bおよびp型半導体領域10bのそれぞれの上部にNiSiニッケルシリサイドを主に含む金属シリサイド層41を形成する。なお、金属シリサイド層41の形成工程では、ゲート電極8a、8bのそれぞれの上面と同様に、補正マーク投影露光領域C1のシリコン膜8の上面にも金属シリサイド層41が形成される。次に、図19に示すように、半導体基板1の主面上に絶縁膜42を形成する。すなわち、ゲート電極8a、8bおよびシリコン膜8を覆うように、金属シリサイド層41上を含む半導体基板1上に絶縁膜42を形成する。絶縁膜42は例えば窒化シリコン膜からなり、成膜温度基板温度450°C程度のプラズマCVD法などにより形成することができる。続いて、絶縁膜42上に絶縁膜42よりも厚い絶縁膜43を形成する。絶縁膜43は例えば酸化シリコン膜などからなり、TEOSを用いて成膜温度450°C程度のプラズマCVD法などにより形成することができる。これにより、絶縁膜42、43からなる層間絶縁膜が形成される。その後、絶縁膜43の表面をCMP法により研磨するなどして、絶縁膜43の上面を平坦化する。下地段差に起因して絶縁膜42の表面に凹凸形状が形成されていても、絶縁膜43の表面をCMP法により研磨することにより、その表面が平坦化された層間絶縁膜を得ることができる。次に、図20に示すように、絶縁膜43上に形成したフォトレジストパターン図示しないをエッチングマスクとして用いて、絶縁膜43、42をドライエッチングすることにより、絶縁膜42、43にコンタクトホール貫通孔、孔44を形成する。このとき、まず絶縁膜42に比較して絶縁膜43がエッチングされやすい条件で絶縁膜43のドライエッチングを行い、絶縁膜42をエッチングストッパ膜として機能させることで、絶縁膜43にコンタクトホール44を形成してから、絶縁膜43に比較して絶縁膜42がエッチングされやすい条件でコンタクトホール44の底部の絶縁膜42をドライエッチングして除去する。コンタクトホール44の底部では、半導体基板1の主面の一部、例えばn型半導体領域9b、p型半導体領域10b、ゲート電極8a、8bおよびシリコン膜8の表面上の金属シリサイド層41の一部が露出される。また、同工程において、補正マーク投影露光領域C1の絶縁膜42および43がエッチングにより加工され、コンタクトホール44が形成されることによりシリコン膜8の上面の金属シリサイド層41も露出される。上記フォトレジストパターンを形成する前にも、図13を用いて説明したフォーカスの自動補正を行う。次に、コンタクトホール44内に、タングステンWなどからなるプラグ接続用導体部、埋め込みプラグ、埋め込み導体部45を形成する。プラグ45を形成するには、例えば、コンタクトホール44の内部底部および側壁上を含む絶縁膜43上に、成膜温度基板温度450°C程度のプラズマCVD法によりバリア導体膜45a例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜を形成する。続いて、タングステン膜などからなる主導体膜45bをCVD法などによってバリア導体膜45a上にコンタクトホール44を埋めるように形成し、絶縁膜43上の不要な主導体膜45bおよびバリア導体膜45aをCMP法またはエッチバック法などによって除去することにより、コンタクトホール44内にプラグ45を形成することができる。ゲート電極8a、8b、n型半導体領域9bまたはp型半導体領域10b上に形成されたプラグ45は、その底部でゲート電極8a、8b、n型半導体領域9bまたはp型半導体領域10bの表面上の金属シリサイド層41と接して、電気的に接続される。また、シリコン膜8上に形成されたプラグ45は、その底部でシリコン膜8の表面上の金属シリサイド層41と接して、シリコン膜8と電気的に接続される。次に、図21に示すように、プラグ45が埋め込まれた絶縁膜43上に、ストッパ絶縁膜51および配線形成用の絶縁膜52を順次形成する。ストッパ絶縁膜51は絶縁膜52への溝加工の際にエッチングストッパとなる膜であり、絶縁膜52に対してエッチング選択比を有する材料を用いる。ストッパ絶縁膜51は、例えばプラズマCVD法により形成される窒化シリコン膜とし、絶縁膜52は、例えばプラズマCVD法により形成される酸化シリコン膜とすることができる。なお、ストッパ絶縁膜51と絶縁膜52には次に説明する第1層目の配線が形成される。次に、シングルダマシン法により第1層目の配線を形成する。まず、フォトレジストパターン図示しないをマスクとしたドライエッチングによって絶縁膜52およびストッパ絶縁膜51の所定の領域に配線溝53を形成した後、半導体基板1の主面上すなわち配線溝の底部および側壁上を含む絶縁膜52上にバリア導体膜バリアメタル膜54を形成する。バリア導体膜54は、例えば窒化チタン膜、タンタル膜または窒化タンタル膜などを用いることができる。続いて、CVD法またはスパッタリング法などによりバリア導体膜54上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成する。銅めっき膜により配線溝53の内部を埋め込む。それから、配線溝53以外の領域の銅めっき膜、シード層およびバリア導体膜54をCMP法により除去して、銅を主導電材料とする第1層目の配線55を形成する。配線55は、プラグ45を介してnチャネル型MISFETQnおよびpチャネル型MISFETQpのソースまたはドレイン用のn型半導体領域9bおよびp型半導体領域10bやゲート電極8a、8bなどと電気的に接続されている。この工程により、補正マーク投影露光領域C1では、プラグ45上にプラグ45と同等の幅を有する第1層目の配線55が形成される。ただし、シリコン膜8およびシリコン膜8に電気的に接続されたプラグ45および第1層目の配線55は図13に示すレチクルRTのチップパターンCPのそれぞれにフォーカス自動補正マークF2があるために形成された構造体であり、完成した半導体装置内においては電気的に機能しない導体である。その後、デュアルダマシン法により第2層目の配線などの上層配線を形成するが、ここでは図示およびその説明は省略する。第1層目の配線55上の積層配線を形成した後に最上層の配線を一部露出して、電極として用いるパッド部を形成する。続いて、スクライブラインに沿って半導体基板1を切り分けて個片化することで、図13に示すチップパターンCPのそれぞれに対応する領域に形成された半導体チップを複数形成する。以上により、本実施の形態の半導体装置が完成する。このように、完成したそれぞれの半導体チップの基板上には、図21の補正マーク投影露光領域C1に示すような、フォーカス自動補正マークに対応した形状のストライプ状の構造体であって、電気的に機能しない膜が形成される。レチクルRTのチップパターンCPにフォーカス自動補正マークがなければ、完成した半導体装置内において図21の補正マーク投影露光領域C1に示されているようなストライプ状の構造体は形成されることはない。なお、上述したようにフォーカス自動補正マークのスリット形状に対応した形状で半導体領域6a上にほぼ同一の幅を有する絶縁膜7a、シリコン膜8、プラグ45および配線55が積層して形成されるのは、半導体装置の製造工程中に用いるレチクルがいずれも同じ位置にフォーカス自動補正マークを有している場合に限られる。つまり、レチクル毎にフォーカス自動補正マークの位置が違う場合には、素子分離領域4の直上に絶縁膜7aを介してシリコン膜8が形成されたり、シリコン膜8上にプラグ45が形成されないこともある。次に、本実施の形態の効果について、より詳細に説明する。図1~図5を用いて説明したように、レチクルに形成されたクロムパターンを半導体基板上に投影する際に、デフォーカスが起きることを防ぐ目的でフォーカスの自動補正を行う。フォーカスの自動補正を一回行うことにより、レチクル上の一部の領域のパターンの投影像のピントが合ったとしても、レチクル上のその他の領域のパターンはピントが合っていない場合がある。これは、上述したように図1に示す投影光学系OL内の投影レンズが部分的に変形または屈折率が変化するなどして、投影レンズの特性が投影レンズ内において一様ではない場合があるからである。また、露光を行う前のフォーカス自動補正をレチクル上の複数のフォーカス自動補正マークを対象に行い、レチクルの投影像を全体的に最適な焦点距離で結像することができたとしても、その後に多数の半導体基板に対して露光処理を行ううちに投影レンズが露光光により熱を帯び、投影レンズが熱によって部分的に変形することによってデフォーカスが起きる虞がある。投影レンズは中心部が厚く、端部周縁部が薄く、中心部の方が端部よりも露光光に晒される場合が多い。このため、投影レンズは中心部よりも端部の方が露光光に晒されることが少なく、さらに放熱性が高いため、投影レンズの端部にくらべて中心部が高温になる。つまり、投影レンズの中心部は露光処理の繰り返しにより耐熱して変形しやすいのに対し、投影レンズの端部は露光処理を繰り返しても熱を帯びにくいため変形は少ない。したがって、露光処理を複数回行うことで、投影レンズ内の端部と中心部とでレンズの特性が相対的に変化する。また、露光光の光源としてi線波長365nmの光を用いる場合は投影レンズの部材にガラスを用い、露光光の光源としてKrFフッ化クリプトン線波長248nmの光を用いる場合は投影レンズの部材に石英を用い、露光光の光源としてArFフッ化アルゴン線波長193nmの光を用いる場合は投影レンズの部材に蛍石を用いる場合が考えられる。上記の投影レンズの部材は露光光の波長に合わせて、当該波長を有する光を通しやすい材料を用いるものである。なお、i線は水銀ランプを光源として用いた光である。このとき、石英は比較的熱吸収が低く、投影レンズの中心部であっても比較的高温になりにくいが、ガラスからなる投影レンズは熱吸収が高く、蛍石はガラスよりも熱吸収が高いため、露光処理による高温化が顕著となる。また、クロムパターンが形成されたレチクルの一つの面の大きさに対してクロムパターンが占める面積の割合が少ないレチクルを用いた場合、露光光がクロムパターンにより遮られる領域が少ないので投影レンズが高温となる傾向がある。また、露光光の照射時間が長く一回の露光量が大きい露光工程を行う場合、露光光の照射時間が比較的短い場合に比べて投影レンズに熱が溜まるため、投影レンズの変形が顕著となる。ここで図31に、複数枚の半導体基板半導体ウエハを露光した場合のフォーカス値の変動量を表わしたグラフを示す。図31は、縦軸をフォーカス値のずれ変動量の大きさを示す値とし、横軸を露光を行った半導体ウエハの枚数としている。つまり、グラフの右側の計測値ほど、より多数の露光工程を経た場合のフォーカス値を示している。図31には、投影レンズの中心のフォーカス値を測定したグラフCT1と、投影レンズの端部を透過してレチクル表面のフォーカス自動補正マークF1図2参照のパターンを投影した箇所のフォーカス値を測定したグラフED1とを示しており、ここではいずれのグラフも一枚目の半導体ウエハを露光した際のフォーカス値を基準としてその値を0に設定している。なお、フォーカス値の変動量とは、フォーカスの像高差の変動量を示すものであり、投影レンズ内においてこのような像高差フォーカス値の差および変動が一切ないことが理想である。図31に示すグラフED1は露光工程毎にフォーカスの自動補正を行っているため、そのフォーカス値は20枚以上の半導体ウエハに露光を行っても0に近い値を保っている。これは、フォーカスの自動補正により毎回露光工程前にウエハステージを移動させてフォーカスを調整しているためであり、また、フォーカス自動補正マークF1図2参照のパターンを通った露光光が透過する投影レンズの端部は投影レンズ内でも熱を帯びにくい領域であるので、露光を繰り返し行っても熱履歴によるフォーカス値の変化が少ないためである。なお、ここでは温度と時間の積で表される熱量を熱履歴と呼ぶ。投影レンズは熱履歴が大きくなり高温になると変形し、または屈折率が変化してフォーカスが変動する性質を有する。これに対し、グラフCT1では露光枚数が増え、露光回数が増える毎にフォーカス値が変動し、一定の露光枚数を超えるとフォーカス値の変化は少なくなり、ほぼ一定のフォーカス値を保つようになる。これは、グラフCT1が投影レンズの中心部を通る投影像のフォーカス値を測るものであり、また、投影レンズの中心部は熱吸収が高く、変形または屈折率の変化によるフォーカス値の変化が起こりやすい部分だからである。グラフCT1のフォーカス値の値が途中からほぼ一定になっているのは、露光により投影レンズに加えられる熱と放熱される熱とのバランスがとれ、投影レンズの熱が上がらなくなっているためである。また、グラフCT1の測定箇所は実際に製品として使用される実素子領域であって、レチクルの中心部のパターンが投影される箇所のフォーカス値を測定した結果である。ここでは、グラフCT1はグラフED1のようにフォーカス自動補正マークを用いたフォーカスの補正を行っておらず、フォーカス値の変化を補正していないためにフォーカス値が大きく変動している。フォーカス値は、基準となる0の値から絶対値が0.2μmより大きく変動した場合、デフォーカスの現象が顕著となって半導体装置の信頼性が著しく低下する。グラフCT1では、露光処理を行う半導体ウエハの枚数が5枚を超えた時点からフォーカス値の変動量が0.2μmを超えているため、デフォーカスが発生してしまう。このように、繰り返し露光を行うことにより帯熱した投影レンズの中心部のフォーカス値の変化は無視できるものではない。また、レチクルの端部例えばレクトに形成されたフォーカス自動補正マークのみを用いてフォーカスの補正動作を行った場合、熱によるフォーカスの変化が殆どないレチクルの端部の露光光をベストフォーカスで照射できたとしても、熱によるフォーカスの変化が著しいレチクル中心部を通る露光光がフォーカスのずれが生じているかどうかを検出することができず、中心部の自動補正を行うことができない。したがって、レチクル上に設けるフォーカス自動補正マークの配置として、レチクルのレクト上にのみフォーカス自動補正マークを設け、実素子領域の外側に形成されたフォーカス自動補正マークのみを用いてフォーカスの自動補正を行う方法が考えられるが、この場合熱によってフォーカスが変化しやすい投影レンズの中心部を通って投影されるレチクルの実素子領域のフォーカスを補正することが困難である。これに対し、図13に示すレチクルRTでは、レチクルRT上のレクトに設けたフォーカス自動補正マークF1のみならず、レチクルRTの実素子領域D1に並ぶチップパターンCPのそれぞれに少なくとも一つのフォーカス自動補正マークF2を設けている。本実施の形態の半導体装置の製造工程では、実素子領域D1の中心部のフォーカス自動補正マークF2をフォーカスの自動補正動作に用いることで、度重なる露光による熱履歴によって形状変化が起こりやすい投影レンズの中心部を透過して投影される露光光についてフォーカスを補正することを可能としている。これによりデフォーカスの発生を防ぐことで、フォトリソグラフィ技術を用いて形成するパターンを所望の形状および位置で形成することができるため、半導体装置の信頼性を向上させることができる。実際にフォーカスの補正を行う際は、レクト上に形成された四つのフォーカス自動補正マークF1および実素子領域D1の中心部の一つのフォーカス自動補正マークF2を用いて自動補正を行う。図31に示すような特性を有する投影レンズを用いる場合、投影レンズの中心部を通って投影された像のフォーカスをベストフォーカスに近付けるために、ウエハステージを移動させてグラフCT1のフォーカス値をプラス側に移動させるような補正を行うことになる。このとき、グラフED1のフォーカス値も側に大きくなる方に変動する。つまり、投影レンズの端部と中心部とが熱履歴などによって収差が生じている場合、投影レンズの端部のフォーカス値を変動させずに投影レンズの中央部のフォーカス値を変動させることはこの装置ではできない。したがって、ここでは図22に示すように、レチクルの端部を投影した露光光のフォーカス値の変動量を示すグラフED2と、レチクルの中央部を投影した露光光のフォーカス値の変動量を示すグラフCT2との絶対値が0.2未満になるようにフォーカスの補正を行う。つまり、投影レンズの中央部を通った露光光のフォーカス値と、投影レンズの端部を通った露光光のフォーカス値とのそれぞれの絶対値がほぼ同一になるようにフォーカスの補正を行う。これにより、レチクルの端部に形成されたフォーカス自動補正マークのみを用いてフォーカスの補正を行う場合に対して、投影レンズの中央部を通って投影される露光光のフォーカスの変動量を減らし、半導体基板上において製品領域となる半導体チップを形成する領域においてデフォーカスが発生することを防ぐことができる。なお、図22は図31と同様にフォーカス値の変動量と半導体ウエハの露光枚数との関係を示すグラフであり、投影レンズの端部を通って投影される露光光のフォーカス値を示すグラフED2および投影レンズの中心部を通って投影される露光光のフォーカス値を示すグラフCT2の二つのグラフを示している。以上に述べたように、投影レンズの中心部と端部とは熱負荷に対する影響度に差がありフォーカスの変動量が異なるため、レチクル上の端部レクトのフォーカス自動補正マークのみを用いてフォーカスの補正を行っても、投影レンズの中心部のフォーカスが正しく自動補正されず、実素子領域においてデフォーカスが生じる問題がある。これに対し、本実施の形態の半導体装置の製造方法では、レチクル上の実素子領域の各チップパターンのそれぞれにフォーカス自動補正マークを形成し、そのうち実素子領域の中心部のフォーカス自動補正マークを用いてフォーカスの補正を行うことで、露光領域の中心部のデフォーカスの発生を防ぐことを可能としている。これにより、配線などの寸法不良および位置ずれの発生を防ぎ、半導体装置の信頼性を向上させることができる。また、投影レンズの中心部と端部とで熱負荷の影響度に差があることに起因してフォーカスの変動量が異なる状態となる場合とは別に、元々投影レンズの中心部と端部とではフォーカス差が生じている場合がある。これは、同じ規格で製造された投影レンズであっても個々の投影レンズで収差の特性が異なる機差がある場合、または経年劣化により投影レンズの中心部と端部とでフォーカス差が生じている場合などが考えられる。図31および図22に示すように、投影レンズは露光に使用されて熱を帯びることで、特定の方向図31および図22に示すフォーカス値の-マイナス方向にフォーカス値が変動する特性がある。上記のように収差があり、露光を行う前から投影レンズの中心部と端部とでフォーカス差がある投影レンズでは、図23に示すように最初の露光一枚目の半導体ウエハを露光する時点において、投影レンズの端部を通る露光光のフォーカス値のグラフED3よりもプラス側に投影レンズの中心部を通る露光光のフォーカス値のグラフCT3がずれている場合がある。なお、図23は図22と同様にフォーカス値の変動量と半導体ウエハの露光枚数との関係を示すグラフであり、投影レンズの端部を通って投影される露光光のフォーカス値を示すグラフED3および投影レンズの中心部を通って投影される露光光のフォーカス値を示すグラフCT3の二つのグラフを示している。このような投影レンズを用いて露光を行った場合、投影レンズの中心部が高温になることでグラフCT3がグラフED3のフォーカス値に近付き、投影レンズの中心部と端部とでフォーカス差小さくなることで、投影レンズが全体的に均一なフォーカス値を有する理想的な状態に近いフォーカス特性を得ることができる。投影レンズの中心部が高温になり、そのフォーカス値が投影レンズの端部のフォーカス値に近付くことで投影レンズ全体の収差が小さくなる効果を得るためには、図13に示すレクトR1上のフォーカス自動補正マークF1などの実素子領域D1の端部の近傍のフォーカス自動補正マークはフォーカス補正動作に用いず、実素子領域D1の中心部のフォーカス自動補正マークF2のみを使用してフォーカスの補正を行えばよい。すなわち、図24に示すように、実素子領域D1の中心部のフォーカス自動補正マークF2のみを用いてフォーカスの自動補正を行うことで、上述したように元々収差がある投影レンズの収差を小さくし、投影レンズを全体的にフォーカス値の差が少ない状態で使用することができる。これにより、投影レンズの中央部および端部のフォーカスが共にベストフォーカスに近付くため、デフォーカスによる寸法不良の発生を防ぐことができる。なお、図24は本実施の形態の半導体装置の製造方法において使用するレチクルの変形例を示す平面図である。図ではフォーカスの自動補正に用いるフォーカス自動補正マークにのみハッチングを付している。また、これによって機差がある投影レンズを複数使う場合であっても、前記機差による半導体ウエハ毎または露光工程ショット毎の寸法ばらつきの発生を抑えることができる。また、この場合実素子領域の端部近傍のフォーカス自動補正マークを用いてフォーカスの自動補正を行う必要はなく、フォーカス自動補正マークを用いてフォーカスの自動補正を行う回数を減らすことができるため、半導体装置の製造工程におけるスループットを向上させることができる。上記のように露光前から元々フォーカスに機差がある投影レンズを用いる場合でなくても、投影レンズの端部よりも実素子領域を投影する中心部の方が熱履歴によるフォーカス値の変動が大きいことを考慮するならば、例えばレクト上に形成されるようなフォーカス自動補正マークは用いず、図24に示すようにレチクルRTの実素子領域D1の中心部にある一つのフォーカス自動補正マークF2のみを用いてフォーカスの自動補正を行ってもよい。このように実素子領域D1の中心部のフォーカス自動補正マークF2のみを用いてフォーカスの自動補正を行えば、実素子領域D1の中心部よりも外側の領域のフォーカス自動補正マークのみを用いてフォーカスの自動補正を行う場合に比べて、より効果的にデフォーカスの発生を抑えることができる。これは、実素子領域D1の中心部よりも外側の領域例えばレクトR1のフォーカス自動補正マークのみを用いてフォーカスの自動補正を行うと、熱履歴によってフォーカスが著しく変化する投影レンズの中心部を通って半導体基板に投影される露光光のフォーカスを検出して補正することができないためである。また、この場合、上記したように実素子領域D1の端部の近傍のフォーカス自動補正マークを用いてフォーカスの自動補正を行う工程を省略することができるため、半導体装置の製造工程におけるスループットを向上させることができる。本実施の形態では、図24に示す矩形の実素子領域D1内に極力多くのチップパターンCPを並べたレチクルRTを用いてステップアンドリピートで一枚の半導体基板の上面に露光工程を繰り返し行う方法を用いる露光装置であるステッパを例として説明したが、本発明はスキャナにも適用することができる。ここで、図25に本実施形態の半導体装置の製造方法の変形例において用いるスキャナ走査型縮小投影露光装置の概略図を示す。図25に示すように、スキャナの構成は図1に示すステッパと似ているが、レチクルRTを保持するレチクルステージRSが前後左右方向X、Y方向に可動する点と、レチクルRTと露光照明系OSとの間にスリットを有する視野絞り板S1を有している点でステッパとは大きく異なる。スキャナはレチクルRTのマスクパターンを半導体基板SB上に転写するための露光装置の一種である。具体的には、投影レンズのスリット状の収差の少ない部分を用いるために視野絞り板S1を用いて光束の断面をスリット状に絞った露光光を照射し、レチクルステージRSを1チップ分走査スキャンすると同時にウエハステージWSを走査して半導体基板SBの露光を行う装置である。このとき、図25に矢印で示すように、レチクルステージESとウエハステージWSとは同時に逆方向に走査させる。ステッパでは投影レンズに内接する正方形あるいは長方形の部分を実素子領域として使うのに対し、スキャナでは投影レンズのスリット状の収差の少ない部分を利用でき、また、前記スリットの長辺とレチクルステージRSのスキャン距離で露光領域が決まるため、ステッパよりも露光領域が大きくとれる。スキャナはステッパに比べて投影レンズの収差が少ない領域を用いて露光を行うことができるが、上述したステッパと同様に、露光を行うと投影レンズの中心部が高温になり、投影レンズの端部と中心部とでフォーカス値に差が生じるため、本発明を適用することで半導体基板上に形成するパターンの寸法不良の発生を防ぐことができる。実施の形態2前記実施の形態1では、図13に示すようにレクトR1上のフォーカス自動補正マークF1および実素子領域D1の中心部のフォーカス自動補正マークF2とを用いてフォーカスの補正を行う場合と、図24に示すように実素子領域D1の中心部のフォーカス自動補正マークF2のみを用いてフォーカスの補正を行う場合とについて説明した。本実施の形態では、図26に示すように、レチクルRT上の実素子領域D1内に並ぶチップパターンCPのそれぞれに少なくとも一つ形成されたフォーカス自動補正マークF2のうち、前述した実素子領域D1の矩形の中心部破線で囲われた領域の角部の近傍に位置する四つのフォーカス自動補正マークF2を用いてフォーカスの自動補正を行う方法について説明する。図26は本実施の形態の半導体装置の製造工程における露光工程で用いるレチクルを示した平面図である。図26では、フォーカスの自動補正に用いるフォーカス自動補正マークにのみハッチングを付している。本実施の形態で製造する半導体装置の製造工程は図1~図23を用いて説明した方法とほぼ同様であるが、前記実施の形態1とはフォーカスの自動補正の際に用いるフォーカス自動補正マークの選択の仕方が異なる。具体的には、矩形の実素子領域D1の対角線上の点であって、実素子領域D1の対角線の端部から当該対角線の4分の1の距離にある点の近傍にあるフォーカス自動補正マークF2を用いてフォーカスの自動補正を行う。言い換えれば、実素子領域D1の対角線上の点であって、矩形の実素子領域D1の対角線同士が交わる箇所から当該対角線の4分の1の距離にある点の近傍にあるフォーカス自動補正マークF2を用いてフォーカスの自動補正を行う。実素子領域D1の対角線上の点であって、実素子領域D1の対角線の端部から当該対角線の4分の1の距離にある点の近傍にあるフォーカス自動補正マークF2とは、例えば前記点から最も近いフォーカス自動補正マークF2を指すものとする。これは、実素子領域D1の中心と実素子領域D1の四つの角部のそれぞれとの間の中間点の近傍にあるフォーカス自動補正マークF2を用いるものである。つまり、このようにして選択された四つのフォーカス自動補正マークF2は、いずれも実素子領域D1の中心部との距離が実素子領域D1の最も近い角部との間の距離とほぼ同じ長さになる場所に位置するものである。このように実素子領域D1の中心部および端部の両方に近いフォーカス自動補正マークF2を補正動作に用いることにより、4ヶ所のフォーカス自動補正マークF2のみを対象とした少ない補正動作でレチクルRT全体のフォーカスをほぼ均一に自動補正することができる。したがって、前記実施の形態1と同様に熱履歴による投影レンズの中心部のフォーカス変動に対応してフォーカスを補正し、デフォーカスに起因する半導体装置の寸法不良の発生を防ぐことができる。また、5ヶ所以上のフォーカス自動補正マークを対象としてフォーカスの補正動作を行う場合に比べて補正動作を行う回数を減らすことができるので、半導体装置を製造する際のスループットを向上させることができる。このような効果が得られるのは、厳密に投影レンズの端部と中心部とのフォーカス差を検出しなくても、投影レンズの端部と中心部に対応するレチクルRT上の実素子領域D1の端部と中心部との中間点のフォーカス自動補正マークF2を用いて補正動作を行えば、投影レンズの端部および中心部のフォーカスを含む全体のフォーカスをベストフォーカスに近付けることができるためである。これにより、実素子領域D1の中心のみを補正を行うことで実素子領域D1の端部近傍のフォーカスの補正が一切できないような事態を防ぐことができる。実施の形態3本実施の形態では、図13および図26に示したように実素子領域D1が遮光帯BRの内側に極力大きい面積で形成されている場合ではなく、図27に示すように、実素子領域D1が遮光帯BRから大きく距離を空けて配置されている場合について説明する。図27は、本実施の形態の半導体装置の製造方法で用いるレチクルRTの平面図である。図27では、フォーカスの自動補正に用いるフォーカス自動補正マークにのみハッチングを付している。本実施の形態の半導体装置の製造工程は前記実施の形態1および2と同様に行うものであるが、図27に示すように、レチクルRT内のチップパターンCPの配置が前記実施の形態1および2と異なる。図27に示すように、レチクルRT上の実素子領域D1は遮光帯BRの中心部に配置されており、実素子領域D1と遮光帯BRとの間には実素子領域D1内のチップパターンCPをさらに配置できるだけの間隔が空いている。このようにレチクルRTの中心部のみに比較的小さい面積でチップパターンCPを設けているのは、使用により周縁部から曇り始める投影レンズをできるだけ長く使い続け、半導体装置の製造コストを低減させるためである。つまり、露光に用いる投影レンズは使用による経年劣化によって、中心部ではなく端部から曇りだし、中心部よりも先に端部が使用できない状態になる傾向がある。そこで、端部が曇った投影レンズでも使用することができるように、図27に示すように遮光帯BRの内側の領域の端部にはチップパターンを形成していないレチクルRTを用いることにより、投影露光装置内の投影レンズを長持ちさせることを可能としている。ただし、上記のようなレチクルを用いてステップアンドリピートにより半導体基板に露光を行う場合は、実素子領域の面積が小さいため、遮光帯内にできるだけ多くのチップパターンを配置して露光を行う場合に比べてより多くの露光を繰り返して半導体基板の全面にチップパターンを露光を行う必要がある。図27に示すレチクルRTを用いてフォーカスの自動補正を行う場合、露光に使用するレチクルRT上の実素子領域D1は遮光帯BRの中心部のみであるので、当該中心部にあるチップパターンCPのそれぞれに形成されたフォーカス自動補正マークF2か、または実補正領域D1の中心部の一つのフォーカス自動補正マークF2のみを用いてフォーカスの補正を行う。これにより前記実施の形態1と同様の効果を得ることができる。また、本実施の形態では遮光帯BR内の領域の端部、すなわちレクトR1の近傍にはチップパターンは形成されていないため、チップパターン内のフォーカス自動補正マークを用いてフォーカスの自動補正を行えば、レクト上に形成されたフォーカス自動補正マークのみを用いてフォーカスの自動補正を行う場合に比べ、特に効果的にデフォーカスの発生を防ぐことができる。実施の形態4本実施の形態では、図28に示すようにレチクルRT上の実素子領域D1内の各チップパターンCPのそれぞれの四隅にフォーカス自動補正マークF2を設け、更にスクライブラインSL上にもフォーカス自動補正マークアライメントマークF3を設けているレチクルRTを使用してフォーカスの自動補正を行う場合の半導体装置の製造方法について説明する。図28は本実施の形態の半導体装置の製造工程における露光工程で用いるレチクルを示した平面図である。図28では、フォーカスの自動補正に用いるフォーカス自動補正マークにのみハッチングを付している。本実施の形態で製造する半導体装置の製造工程は図1~図23を用いて説明した方法とほぼ同様であるが、前記実施の形態1とはフォーカスの自動補正の際に用いるレチクル上のフォーカス自動補正マークの配置および選択の仕方が異なる。具体的には、図28に示すように実素子領域D1内に極力多く配置されたチップパターンCPのそれぞれの角部の内側にはフォーカス自動補正マークF2が形成されている。つまり、矩形のチップパターンCPはいずれもその各角部にフォーカス自動補正マークF2を有している。つまり、各チップパターンCP内にはフォーカス自動補正マークF2が四つ配置されている。また、半導体基板に投影された際にダイシング工程で切断される領域となるレチクルRT上のスクライブラインSLにもチップパターンCP上のフォーカス自動補正マークF2図5参照と同じ構造のフォーカス自動補正マークF3が形成されている。ここでは、フォーカス自動補正マークF3はスクライブラインSLの矩形の外周部の四つの角部と、前記外周部の対向する2辺のそれぞれの中央部と、スクライブラインSLの中央部とに配置されている。スクライブラインSLの中央部とは、例えば実素子領域D1の中心点と重なるスクライブラインSLの一部分であるものとする。つまり、フォーカス自動補正マークF3はレチクルRTの中心部および端部に配置されたアライメントマークである。本実施の形態において投影露光装置を用いる際のフォーカスの自動補正動作では、図28に示すレチクルRT上の複数のチップパターンCP上に形成された全てのフォーカス自動補正マークF2のうち、最も実素子領域D1の角部に近い四つのフォーカス自動補正マークF2と、前記スクライブラインSLの中央部のフォーカス自動補正マークF3とを用いる。つまり、実素子領域D1内における中心部と角部に形成されたフォーカス自動補正マークであって、特にチップパターンCPに近い箇所のフォーカス自動補正マークを対象としてフォーカスの自動補正動作を行う。これにより、実際に半導体チップとして動作する領域であるチップパターンCPに最も近いフォーカス自動補正マークを選択することで、実際に素子が形成される領域のフォーカスをより正確に補正することを可能とし、実素子領域D1の外側のフォーカス自動補正マークのみを使用する場合よりも効果的にデフォーカスの発生を防ぐことができる。ここではチップパターンCP内の四隅およびスクライブラインSL上にもフォーカス自動補正マークを設けることにより、フォーカス自動補正マークの選択肢の幅を広げ、より精密にフォーカスの補正を行いたい領域のフォーカスを検出して補正することを可能としている。なお、スクライブラインSL上にフォーカス自動補正マークF3を設けているため、スクライブラインSLが投影される領域の半導体基板上のスクライブ領域には、図16および図21の補正マーク投影露光領域C1に示すシリコン膜8を含むストライプ状の構造体と同様の構造体が形成される。実施の形態5本実施の形態では、図29に示すようにレチクルRT上において遮光帯BRまたはレクトR1から離れた領域に形成されたスクライブラインSLおよび実素子領域D1のそれぞれにフォーカス自動補正マークを設けた場合について説明する。図29は本実施の形態の半導体装置の製造工程における露光工程で用いるレチクルを示した平面図である。本実施の形態で用いるレチクルRTのレイアウトは、前記実施の形態3で説明したレチクルと同様に、遮光帯BR内から大きく距離を空けて遮光帯BRの中心部に配置された複数のチップパターンCPを有するものである。ただし、チップパターンCPを囲うように配置されたスクライブラインSLの矩形の外周の四つの角部にはそれぞれフォーカス自動補正マークF3が形成されており、実素子領域D1内のチップパターンCPのそれぞれの内側の四つの角部にもそれぞれフォーカス自動補正マークF2が形成されている。本実施の形態で製造する半導体装置の製造工程は前記実施の形態3とほぼ同様であるが、前記実施の形態3とはフォーカスの自動補正の際に用いるレチクル上のフォーカス自動補正マークの配置および選択の仕方が異なる。本実施の形態では、スクライブラインSL上に形成された角部の四つのフォーカス自動補正マークF3と、スクライブラインSL上に位置する実素子領域D1の中心点に最も近い四つのチップパターンCP内のフォーカス自動補正マークF2のうち最も前記中心点に近いフォーカス自動補正マークF2とを用いてフォーカスの補正動作を行う。これにより、前記実施の形態3と同様の効果を得ることができる。なお、ここでは実素子領域D1に近い四つのフォーカス自動補正マークF2と、実素子領域D1の四隅に近いフォーカス自動補正マークF3を使用することにより、前記実施の形態3よりもより効果的にデフォーカスの発生を抑えることができる。図29に示すレチクルRTのように、レクトR1から離れている箇所に実素子領域D1が形成されている場合、すなわちレチクルRTの中心部のみにチップパターンCPが形成されているような場合は、露光に用いる投影レンズの中心部に集中的に露光光が照射され、その周囲の前記投影レンズの端部には殆ど露光光が当たらないため、特に投影レンズの中心部と端部との温度差が生じやすい。このようにレチクル内におけるクロムパターンの面積の占有率が低いレチクルを使用する場合は特に投影レンズの中心部のフォーカス値の変動が大きいため、実素子領域D1内の中心部に近いフォーカス自動補正マークを重点的に選択することが望ましい。これは、実素子領域が小さいために半導体基板上に露光をステップアンドリピートで行う回数が増え、投影レンズの中心部の吸熱量が大きくなるためである。このようにして、レチクル表面のクロムパターンの占有率またはレイアウトに応じたフォーカス自動補正マークの選択を行うことにより、投影レンズのフォーカス値の変動を抑え、また、投影レンズ内のフォーカス値のばらつきを抑えることができる。実施の形態6本実施の形態では、前記実施の形態4で図28を用いて説明したレチクルと同様の形成上を有するレチクルを用いて露光を行う場合について説明する。図30は本実施の形態の半導体装置の製造工程における露光工程で用いるレチクルを示した平面図である。図30に示すレチクルと図28に示すレチクルとは同じ構造を有しているが、フォーカスの自動補を行うために選択するフォーカス自動補正マークが異なる。具体的には、スクライブラインSLの中央に形成された一つのフォーカス自動補正マークF3と、当該中心部、すなわち実素子領域D1の中心部に最も近い四つのフォーカス自動補正マークF2とを用いてフォーカスの補正動作を行う。ここでは、スクライブラインSLの中心部に隣接した二つのチップパターンCPのそれぞれの内側に形成された四つのフォーカス自動補正マークF2のうち、前記中心部に近い二つを選択している。つまり、本実施の形態でフォーカスの自動補正動作のために選択されるフォーカス自動補正マークは、実素子領域D1の中心部にあるフォーカス自動補正マークを重点的に選択したものである。したがって、実素子領域D1の端部外周部の近傍に配置されているフォーカス自動補正マークは選択しておらず、フォーカスの自動補正には用いない。これにより、前記実施の形態1で述べたように、投影レンズの機差または経年劣化などにより、中心部のみのフォーカスを自動補正すれば、投影レンズの中心部の温度が上昇することで投影レンズの中心部および端部のフォーカスがいずれもベストフォーカスに近付くような投影レンズを使用する露光工程において、投影像の全体が理想的なフォーカスに近い状態で露光を行うことができる。このように、機差によって部分的に収差が異なるような投影レンズを用いる場合には、レチクル上に形成した複数のフォーカス自動補正マークのうちの特定の領域のフォーカス自動補正マークを選択することで、投影レンズの機差に応じてばらつきを抑えるようなフォーカスの補正を行うことができる。このような効果は全てのチップパターン内に少なくとも一つのフォーカス自動補正マークを設けたことにより得られるものである。以上、本発明者らによってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、前記実施の形態1と同様に、前記実施の形態2~6の半導体装置の製造方法はスキャナを用いた露光工程を有する半導体装置の製造方法に適用することができる。