バイポーラトランジスタのバンドギャップ電圧を利用して基準電圧を生成する第1の基準電圧発生部と、電界効果トランジスタを用いて基準電圧を生成する第2の基準電圧発生部と、前記第1の基準電圧発生部の出力電圧、または前記第2の基準電圧発生部の出力電圧のいずれかを参照して定電圧を生成する定電圧生成部と、前記第1の基準電圧発生部、前記第2の基準電圧発生部、および前記定電圧生成部を制御する制御部と、を備え、起動初期期間において前記第1の基準電圧発生部と前記第2の基準電圧発生部とを動作させ、その後の動作期間において前記第1の基準電圧発生部を停止させることを特徴とする定電圧回路。前記制御部は、前記第2の基準電圧発生部の出力電圧の補正に用いられる補正値が記憶された記憶部を有し、前記起動初期期間において、前記第1の基準電圧発生部の出力電圧を参照して生成された前記定電圧生成部の出力電圧を用いて前記制御部を起動し、前記制御部は、前記記憶部に記憶された前記補正値を読み出して前記第2の基準電圧発生部の出力電圧を補正し、その後の前記動作期間において、前記定電圧生成部は前記第2の基準電圧発生部の出力電圧を参照して出力電圧を生成し、前記第1の基準電圧発生部を停止させることを特徴とする請求項1に記載の定電圧回路。参照電圧が与えられる外部電圧入力端子と、前記制御部に与えられる電圧を前記定電圧生成部からの出力電圧と前記参照電圧とから選択するスイッチと、前記定電圧生成部からの出力電圧をモニター可能に構成されたモニターピンと、を備え、前記補正値は、前記制御部に前記参照電圧が与えられた際の前記定電圧生成部の出力電圧が所定値となるように決定されたことを特徴とする請求項2に記載の定電圧回路。前記記憶部は、書き換え可能に構成されたことを特徴とする請求項1から請求項3のいずれかに記載の定電圧回路。前記第2の基準電圧発生部は、ダイオード接続された2つの電界効果トランジスタを備え、温度変化による一方の電界効果トランジスタの特性変動の影響を、他方の電界効果トランジスタにより相殺可能に構成されたことを特徴とする請求項1から請求項4のいずれかに記載の定電圧回路。前記第2の基準電圧発生部は、ゲートが互いに接続された2つの電界効果トランジスタと、一端が前記ゲートと接続された第1のキャパシタと、一端が前記第1のキャパシタの他端と接続された第2のキャパシタと、を備え、前記第2のキャパシタの他端に所定の電圧が与えられることにより、前記ゲートの急激な電圧変動を抑制可能に構成されたことを特徴とする請求項1から請求項5のいずれかに記載の定電圧回路。上述した基準電圧発生回路の特徴から、定電圧を迅速に生成する必要があるデジタル回路では、バイポーラトランジスタを用いた基準電圧発生回路を含む定電圧回路が用いられることが多い。しかし、当該基準電圧発生回路はベース電流によって駆動されるバイポーラトランジスタを含むため、定電圧回路の消費電力が大きくなってしまうという問題がある。一方、消費電力を抑制するために電界効果トランジスタを用いた基準電圧発生回路を用いると安定した電圧での起動は難しくなる。このように、従来の定電圧回路では、安定した電圧での起動と低消費電力とを両立させることは困難であった。本発明はかかる点に鑑みてなされたものであり、安定起動と低消費電力とを両立させた定電圧回路を提供することを目的とする。本発明の定電圧回路は、バイポーラトランジスタのバンドギャップ電圧を利用して基準電圧を生成する第1の基準電圧発生部と、電界効果トランジスタを用いて基準電圧を生成する第2の基準電圧発生部と、前記第1の基準電圧発生部の出力電圧、または前記第2の基準電圧発生部の出力電圧のいずれかを参照して定電圧を生成する定電圧生成部と、前記第1の基準電圧発生部、前記第2の基準電圧発生部、および前記定電圧生成部を制御する制御部と、を備え、起動初期期間において前記第1の基準電圧発生部と前記第2の基準電圧発生部とを動作させ、その後の動作期間において前記第1の基準電圧発生部を停止させることを特徴とする。この構成によれば、定電圧起動性に優れるバイポーラトランジスタを用いた第1の基準電圧発生部により定電圧回路を立ち上げ、その後、第1の基準電圧発生部を停止させ、消費電力の低い電界効果トランジスタを用いた第2の基準電圧発生部により定電圧を生成することができるため、安定起動と低消費電力とを両立させた定電圧回路が実現する。本発明の定電圧回路において、前記制御部は、前記第2の基準電圧発生部の出力電圧の補正に用いられる補正値が記憶された記憶部を有し、前記起動初期期間において、前記第1の基準電圧発生部の出力電圧を参照して生成された前記定電圧生成部の出力電圧を用いて前記制御部を起動し、前記制御部は、前記記憶部に記憶された前記補正値を読み出して前記第2の基準電圧発生部の出力電圧を補正し、その後の前記動作期間において、前記定電圧生成部は前記第2の基準電圧発生部の出力電圧を参照して出力電圧を生成し、前記第1の基準電圧発生部を停止させても良い。この構成によれば、第2の基準電圧発生部におけるプロセスばらつきの影響を、レーザートリミング、ヒューズトリミングなどの方法を用いずに抑制することができるため、定電圧回路の製造コストを抑制できる。本発明の定電圧回路において、参照電圧が与えられる外部電圧入力端子と、前記制御部に与えられる電圧を前記定電圧生成部からの出力電圧と前記参照電圧とから選択するスイッチと、前記定電圧生成部からの出力電圧をモニター可能に構成されたモニターピンと、を備え、前記補正値は、前記制御部に前記参照電圧が与えられた際の前記定電圧生成部の出力電圧が所定値となるように決定されても良い。本発明の定電圧回路において、前記記憶部は、書き換え可能に構成されても良い。本発明の定電圧回路において、前記第2の基準電圧発生部は、ダイオード接続された2つの電界効果トランジスタを備え、温度変化による一方の電界効果トランジスタの特性変動の影響を、他方の電界効果トランジスタにより相殺可能に構成されても良い。本発明の定電圧回路において、前記第2の基準電圧発生部は、ゲートが互いに接続された2つの電界効果トランジスタと、一端が前記ゲートと接続された第1のキャパシタと、一端が前記第1のキャパシタの他端と接続された第2のキャパシタと、を備え、前記第2のキャパシタの他端に所定の電圧が与えられることにより、前記ゲートの急激な電圧変動を抑制可能に構成されても良い。本発明によれば、安定起動と低消費電力とを両立させた定電圧回路を提供することができる。以下、図面を参照して、本発明の一実施の形態に係る定電圧回路の構成について説明する。図1は、本発明の一実施の形態に係る定電圧回路1の構成例を示すブロック図である。本実施の形態に係る定電圧回路1は、バイポーラトランジスタを用いた第1の基準電圧発生部2と、電界効果トランジスタを用いた第2の基準電圧発生部3と、第1の基準電圧発生部2の出力電圧、または第2の基準電圧発生部3の出力電圧を参照して定電圧を生成する定電圧生成部4と、第1の基準電圧発生部2、第2の基準電圧発生部3、および定電圧生成部4を制御する制御部5と、を有する。また、定電圧回路1は、第2の基準電圧発生部3の補正値を決定する際に外部からの参照電圧が与えられる外部電圧入力端子6と、補正値の決定の際に制御部5に参照電圧を与えるためのスイッチ7と、補正値の決定の際に定電圧生成部4からの出力電圧をモニターするためのモニターピン8と、を有する。図2は、定電圧回路1における第1の基準電圧発生部2の構成例を示す回路図である。第1の基準電圧発生部2は、バイポーラ型トランジスタのバンドギャップ電圧を元に第1の基準電圧VREF1を生成可能に構成されている。第1の基準電圧発生部2は、NPN型バイポーラトランジスタ以下、NPN型BJT201、202と、抵抗203~206と、オペアンプ207と、Nチャネル型電界効果トランジスタ以下、N型FET208、209とを含む。NPN型BJT202は、8個のNPN型BJTが並列に接続されたものに相当する。第1の基準電圧発生部2では、NPN型BJT201に対してNPN型BJTを8個並列に並べたNPN型BJT202を配置することで、2つのトランジスタのVBEに差が生じる。オペアンプ207の入力電圧はバーチャルショートとなり等しくなることから、VBEの差に相当する電圧が抵抗205にかかり、電流が流れることにより出力電圧がバンドギャップ電圧に対応する第1の基準電圧VREF1に保たれる。ここで、NPN型BJTがシリコンで構成される場合、第1の基準電圧VREF1は約1.2Vである。NPN型BJT201は、電源電圧Vddが与えられる端子A1と接地電圧VssGNDが与えられる端子B1との間に、抵抗203、206などを介して接続されている。また、NPN型BJT202は、端子A1と、端子B1との間に、抵抗204、205、206などを介して接続されている。NPN型BJT201のコレクタおよび、NPN型BJT202のコレクタは、それぞれオペアンプ207の2つの入力端と接続されているため、オペアンプ207の出力端からは、NPN型BJT201のコレクタ電圧と、NPN型BJT202のコレクタ電圧との差分に対応する電圧が出力される。また、オペアンプ207の出力端は、第1の基準電圧発生部2の出力端子C1に接続されると共に、NPN型BJT201のベースと、NPN型BJT202のベースとに接続されているため、オペアンプ207の出力端と接続された出力端子C1の電圧が略一定の第1の基準電圧VREF1に保たれる。N型FET208は、NPN型BJT201、202と直列に接続されており、ゲートに印加される制御部5からの反転選択信号SEL_N選択信号SELを反転させた信号によって端子A1-B1間を流れる電流を制御可能に構成されている。反転選択信号SEL_Nが高電圧以下、ハイレベルの場合、N型FET208がオンになりNPN型BJT201、202には電流が流れる。この場合、第1の基準電圧発生部2はイネーブルとなる。反転選択信号SEL_Nが低電圧以下、ローレベルの場合、N型FET208がオフになりNPN型BJT201、202には電流が流れない。この場合、第1の基準電圧発生部2はディセーブルとなる。反転選択信号SEL_Nは、第1の基準電圧発生部2を動作させる起動初期期間においてハイレベルとなり、第1の基準電圧発生部2を動作させる必要がない動作期間においてローレベルとなるように制御部5において生成されるため、第1の基準電圧発生部2を動作させる必要がない期間において第1の基準電圧発生部2を停止させることができる。これにより、第1の基準電圧発生部2による電力の消費を抑制できる。N型FET209は、制御部5からのパワーセーブ信号PSによって制御される。パワーセーブ信号PSがハイレベルの場合、N型FET209がオンになりオペアンプ207の出力端の電圧を接地電圧Vssに落とす。パワーセーブ信号PSは、定電圧回路1の動作時にローレベルとなるため、オペアンプ207の出力端は定電圧回路1の動作時において接地電圧Vssから切り離される。上述した第1の基準電圧発生部2にハイレベルの反転選択信号SEL_N、ローレベルのパワーセーブ信号PSが入力されると定電圧回路1の起動、N型FET208はオンになり、N型FET209はオフになる。そうすると、NPN型BJT201、202には電流が流れ、NPN型BJT201、202のコレクタ電圧に相当する電圧がオペアンプ207の2つの入力端に入力される。その結果、オペアンプ207はNPN型BJT201、202のコレクタ電圧の差に対応する電圧を出力する。NPN型BJT201、202には、抵抗203~206が接続されているため、NPN型BJT201、202のコレクタ電圧は、NPN型BJT201、202を流れる電流によって変動する。また、NPN型BJT201、202を流れる電流は、NPN型BJT201、202のベース電圧に依存する。NPN型BJT201、202のベースにはオペアンプ207の出力端が接続されているため、オペアンプ207の出力端の電圧は、所定のレベル第1の基準電圧VREF1に保たれる。その後、反転選択信号SEL_Nがローレベルになると、N型FET208はオフになり、第1の基準電圧発生部2は停止する。図3は、定電圧回路1における第2の基準電圧発生部3の構成例を示す回路図である。第2の基準電圧発生部3は、複数のFETにより第2の基準電圧VREF2を生成可能に構成されている。第2の基準電圧発生部3は、Pチャネル型電界効果トランジスタ以下、P型FET301~303と、N型FET304~311と、抵抗312、313と、可変抵抗314と、キャパシタ315、316とを含む。第2の基準電圧発生部3は、P型FET303を流れる電流を略一定となるように制御することにより出力電圧となるP型FET303のドレイン電圧を略一定に保つ。P型FET303は、電源電圧Vddが与えられる端子A2と接地電圧VssGNDが与えられる端子B2との間に接続されている。このため、P型FET303がオンになることで、P型FET303には端子A2から端子B2の向きに電流が流れる。P型FET303のドレインは、ドレイン電圧が第2の基準電圧発生部3の出力電圧となるよう、第2の基準電圧発生部3の出力端子C2に接続されている。また、P型FET303のドレインは、抵抗313、可変抵抗314、ダイオード接続されたN型FET306を介して端子B2と接続されており、P型FET303のドレイン電圧、すなわち出力端子C2の出力電圧が、抵抗313、可変抵抗314、およびダイオード接続されたN型FET306の抵抗値とP型FET303のゲート電圧とによって制御可能になっている。ここで、可変抵抗314の抵抗値は、プロセスばらつきに起因する第2の基準電圧発生部3の出力電圧ばらつきを補正するため、制御部5からの補正信号に応じて決定される。これにより、レーザートリミング、ヒューズトリミングなどの方法を用いずにプロセスばらつきなどの影響を補正することができるため、安定した第2の基準電圧VREF2を生成可能な定電圧回路1を低コストに提供できる。P型FET303のゲートは、P型FET301、302のゲートと接続されており、これらの電圧は等しくなっている。P型FET301は、端子A2と端子B2との間に接続されている。また、P型FET301は、N型FET304、307を介して端子B2と接続されている。このため、P型FET301、N型FET304、307がオンになることで、これらには端子A2から端子B2の向きに電流が流れる。P型FET302は、端子A2と端子B2との間に接続されている。また、P型FET302は、抵抗312を介して端子A2と接続されており、N型FET305を介して端子B2と接続されている。このため、P型FET302とN型FET305とがオンになることで、P型FET302とN型FET305とには端子A2から端子B2の向きに抵抗312の抵抗値に応じた電流が流れる。ここで、抵抗312は、温度特性の異なる複数の抵抗を組み合わせたものとする。温度特性の異なる複数の抵抗を組み合わせた抵抗312により温度依存性を低減することができるため、安定した第2の基準電圧VREF2を生成できる。P型FET301はダイオード接続されており、ドレイン電圧とゲート電圧とが等しくなっている。P型FET301~303のゲートは互いに接続されているから、P型FET301~303のゲート電圧はP型FET301のドレイン電圧と等しくなる。同様に、N型FET305はダイオード接続されており、ドレイン電圧とゲート電圧とが等しくなっている。また、N型FET304、305のゲートは互いに接続されており、これらの電圧は等しくなっている。つまり、N型FET304、305のゲート電圧はN型FET305のドレイン電圧と等しくなる。上述したように、N型FET305とN型FET306とは共にダイオード接続されている。また、N型FET305とN型FET306とは同じプロセスで製造されていることとする。このため、N型FET305とN型FET306とは同等の特性を有する。このようなN型FET306によって、温度変化によるN型FET305の特性変動の影響を相殺可能になるため、第2の基準電圧発生部3の出力電圧の温度ばらつきを抑制できる。つまり、安定した第2の基準電圧VREF2を生成できる。図4は、第2の基準電圧発生部3の出力電圧V:縦軸と温度°C:横軸との関係を示すグラフである。実線は第2の基準電圧発生部3の出力電圧を、破線はN型FET306の代わりに固定抵抗を用いた基準電圧発生部の出力電圧を示している。図4から、本実施の形態に係る第2の基準電圧発生部3の出力電圧は、広い温度範囲において安定していることが分かる。N型FET304、305のゲートは、キャパシタ315と、反転パワーセーブ信号PS_Nパワーセーブ信号PSを反転させた信号によって制御されるN型FET308とを介して端子A2に接続されている。また、N型FET308のソースと、キャパシタ315の一端とは、キャパシタ316を介して端子B2に接続されている。このように、N型FET304、305のゲートに電源電圧Vddを与えるキャパシタ315およびN型FET308が接続されると共に、キャパシタ315がキャパシタ316と接続されることで、N型FET304、305のゲート電圧が安定化する。例えば、上述した構成を有さない場合、電源電圧Vddが急激に降下するとN型FET304、305のゲート電圧も降下し、基準電圧の発生が停止してしまう。しかし、上述した構成を有する第2の基準電圧発生部3では、電源電圧が急激に降下すると、電源電圧に連動して反転パワーセーブ信号PS_Nもローレベルとなり、N型FET308はオフになる。このため、N型FET304、305のゲート電圧は大きく変動しない。これは、N型FET308が反転パワーセーブ信号PS_Nによって制御されることでダイオードのように機能するためである。これにより、電源電圧の急激な変動による第2の基準電圧発生部3の動作不具合を防止できるため、安定した第2の基準電圧VREF2を生成できる。N型FET309~311は、制御部5からのパワーセーブ信号PSによって制御される。パワーセーブ信号PSがハイレベルの場合、N型FET309~311がオンになりN型FET309~311のドレインが接続されるノードの電圧を接地電圧Vssに落とす。定電圧回路1の動作時にはパワーセーブ信号PSはローレベルであるから、N型FET309~311はオフとなる。上述した第2の基準電圧発生部3にローレベルのパワーセーブ信号PS、ハイレベルの反転パワーセーブ信号PS_Nが入力されると定電圧回路1の起動、反転パワーセーブ信号PS_Nによって制御されるN型FET307、308はオンになる。そうすると、N型FET304、305のゲートには、N型FET308、およびキャパシタ315を介してハイレベルが印加され、N型FET304、305がオンになる。N型FET304、305がオンになることでP型FET301のドレインにはローレベルが印加されるから、P型FET301~303のゲートにもローレベルが印加され、P型FET301~303はオンになる。これによりP型FET301~303には電流が流れる。P型FET303を流れる電流はカレントミラー回路によりP型FET302のミラー電流となるように制御されるため、P型FET303のドレイン電圧は略一定に保たれ、第2の基準電圧発生部3の出力電圧として第2の基準電圧VREF2が得られる。図5は、定電圧回路1における定電圧生成部4の構成例を示す回路図である。定電圧生成部4は、第1の基準電圧発生部2、または第2の基準電圧発生部3の出力電圧を元に定電圧を生成可能に構成されている。定電圧生成部4は、P型FET401~409と、N型FET410~423と、抵抗424~427と、キャパシタ428、429と、EXNOR回路430とを含む。定電圧生成部4は、P型FET406を流れる電流を制御することにより略一定の出力電圧を生成する。本実施の形態では、定電圧生成部4で生成される電圧を約1.8Vとするが、本発明はこれに限定されない。P型FET406は、電源電圧Vddが与えられる端子A3と接地電圧VssGNDが与えられる端子B3との間に接続されている。P型FET406のドレインは、ドレイン電圧が定電圧生成部4の出力電圧となるよう、定電圧生成部4の出力端子C3に接続されている。また、P型FET406のドレインは、P型FET409、抵抗427を介して端子B3と接続されており、P型FET406のドレイン電圧、すなわち出力端子C3の出力電圧が、抵抗427を流れる電流によって制御されるようになっている。P型FET406のゲートは、端子A3と端子B3との間に接続されたP型FET402のドレインと接続されている。P型FET402のドレインは、N型FET411を介して、第1の基準電圧発生部2の出力電圧によって制御されるN型FET412と接続されており、N型FET413を介して、第2の基準電圧発生部3の出力電圧によって制御されるN型FET414と接続されている。また、N型FET412のソースとN型FET414のソースとは、ゲートが第2の基準電圧発生部3の出力端子C2と接続されたN型FET419~422を介して端子B3と接続されている。つまり、N型FET411および412と、N型FET413および414とは、端子A3と端子B3との間において互いに並列に接続されている。N型FET412のゲートは、P型FET407、N型FET410を介して第1の基準電圧発生部2の出力端子C1と接続されている。一方、N型FET414のゲートは、第2の基準電圧発生部3の出力端子C2と接続されている。また、N型FET411のゲートには反転選択信号SEL_Nが入力されており、N型FET411は第1の基準電圧発生部2がイネーブルとなるタイミングでオンになる。一方、N型FET413のゲートには選択信号SELが入力されており、N型FET413は第1の基準電圧発生部2がディセーブルとなるタイミングでオンになる。このため、第1の基準電圧発生部2が動作している間は、電流はN型FET411、412を流れ、第1の基準電圧発生部2が停止した後には、電流はN型FET413、414を流れる。これにより、第1の基準電圧発生部2、および第2の基準電圧発生部3の動作状況に応じた電圧がP型FET406のゲートに印加され、出力端子C3の出力電圧が制御される。P型FET402のゲートは、端子A3と端子B3との間においてダイオード接続されたP型FET404のゲートドレインと接続されている。このため、P型FET402のゲートには、P型FET404のドレイン電圧が印加され、P型FET404を流れる電流に対応する電流がP型FET402を流れる。なお、P型FET404のドレインは、N型FET415、416、419~422を介して端子B3と接続されている。P型FET401のゲートには、選択信号SELを元にEXNOR回路430で生成される信号が入力される。P型FET403のゲートには、反転パワーセーブ信号PS_Nが入力される。P型FET405、409のゲートには、反転パワーセーブ信号PS_Nを遅延させた遅延反転パワーセーブ信号PS_1Nが入力される。P型FET407、N型FET417のゲートには、選択信号SELが入力される。P型FET408、N型FET410、423のゲートには、反転選択信号SEL_Nが入力される。N型FET418のゲートには、パワーセーブ信号PSが入力される。上述した定電圧生成部4にローレベルのパワーセーブ信号PS、ハイレベルの反転パワーセーブ信号PS_N、ローレベルの選択信号SEL、ハイレベルの反転選択信号SEL_Nが入力されると定電圧回路1の起動、P型FET407はオンになり、P型FET401~404、408はオフになり、N型FET410、411、423はオンになり、N型FET413、417、418はオフになる。このとき、遅延反転パワーセーブ信号PS_1Nはローレベルであるから、P型FET405、409はオンになる。所定時間の後に第1の基準電圧VREF1が立ち上がると、端子A3から、P型FET405、N型FET411、412、419~422を通じて電流が流れ、P型FET405のドレイン、すなわちP型FET406のゲートには所定のレベルが与えられる。N型FET412には第1の基準電圧VREF1が印加されるから、P型FET406のゲートには第1の基準電圧VREF1に対応する電圧が印加される。これにより、出力端子C3の電圧は上昇を開始する。なお、P型FET406のゲートは、キャパシタ429および抵抗425を介して出力端子C3と接続されており、出力端子C3はP型FET409および抵抗427を介して端子B3と接続されているため、出力端子C3の電圧は徐々に上昇する。その後、遅延反転パワーセーブ信号PS_1Nがハイレベルになると、P型FET405、409はオフになる。そして、出力端子C3の電圧は約1.8Vまで上昇する。選択信号SELがハイレベルになり、反転選択信号SEL_Nがローレベルになると、P型FET408はオンになり、P型FET407はオフになり、N型FET413、417はオンになり、N型FET410、411、423はオフになる。このとき、N型FET416はオンになるから、P型FET402、404もオンになる。その結果、端子A3から、P型FET404、N型FET415、416、419~422を通じて電流が流れる。また、N型FET414には第2の基準電圧VREF2が印加されるから、端子A3から、P型FET402、N型FET413、414、419~422を通じて電流が流れる。これにより、P型FET406のゲートには第2の基準電圧VREF2に対応する電圧が印加され、出力端子C3の電圧は1.8Vを維持する。制御部5は、パワーセーブ信号PS、選択信号SEL等の制御信号を生成する制御信号生成部501と、第2の基準電圧発生部3の出力電圧を補正するための補正値を記憶した記憶部502とを有する。記憶部502は、電力の供給が無くとも記憶を保持できる不揮発性のものであれば特に限定されない。記憶部502に書き込まれる補正値は、例えば、次のようにして取得される。まず、外部電圧入力端子6に外部から参照電圧を与える。参照電圧として、定電圧回路1が正常に動作する場合に生成する電圧と等しい電圧を用いる。本実施の形態で示すように、定電圧回路の生成電圧が1.8Vである場合、参照電圧として1.8Vを用いる。次に、スイッチ7を操作して、制御部5に参照電圧を与える。このとき、第2の基準電圧発生部3の可変抵抗314の抵抗値に応じて、定電圧生成部4からの出力電圧は変化する。このため、定電圧生成部4からの出力電圧をモニターし、可変抵抗314の抵抗値を変化させて、適切な出力電圧が得られる条件を取得する。条件を取得した後は、当該条件を補正値として記憶部502に書き込む。以上により、補正値を取得することができる。なお、定電圧生成部4からの出力電圧は、モニターピン8の電圧をモニターすることにより確認することができる。以下、上述した定電圧回路1の動作について説明する。図6は、本実施の形態に係る定電圧回路1の動作タイミングを示すタイミングチャートである。まず、定電圧回路1を起動させると、電源電圧Vddの上昇とともにパワーセーブ信号PSをはじめとする制御信号の信号レベルが上昇し、それと同時に、第1の基準電圧発生部2の出力電圧が上昇を開始する。電源電圧Vddが所定レベルに到達すると、パワーセーブ信号PSはローレベルとなり、反転パワーセーブ信号PS_Nはハイレベルとなり、選択信号SELはローレベルとなり、反転選択信号SEL_NはハイレベルとなるタイミングT1。そして、第1の基準電圧発生部2の出力電圧は第1の基準電圧VREF1まで上昇し、定電圧生成部4の出力電圧は約1.8Vになる。第1の基準電圧発生部2はいわゆるバンドギャップ基準電圧発生回路であり、起動直後でも出力電圧は安定なため、定電圧回路1の安定起動を実現できる。定電圧生成部4の出力電圧が安定したタイミングタイミングT2で、制御部5は記憶部502に格納されている補正値を読み出して第2の基準電圧発生部3に与える。これにより、第2の基準電圧発生部3の可変抵抗314の抵抗値は、読み出された補正値に相当する値となる。その後、可変抵抗314の抵抗値の補正が完了したタイミングタイミングT3で、選択信号SELはハイレベルとなり、反転選択信号SEL_Nはローレベルとなる。その結果、第1の基準電圧発生部2はディセーブルとなり停止する。第2の基準電圧発生部3は動作を続け、定電圧生成部4は第2の基準電圧発生部3からの第2の基準電圧VREF2を元に1.8Vを生成する。第2の基準電圧発生部3は、消費電力の小さい電界効果トランジスタを用いているため、定電圧回路1の消費電力を抑制することができる。上述したように本実施の形態に係る定電圧回路1は、1.2V近辺の一定電圧の起動性に優れるバイポーラトランジスタを用いた第1の基準電圧発生部2により定電圧回路1を立ち上げ、その後、第1の基準電圧発生部2を停止させ、消費電力の低い電界効果トランジスタを用いた第2の基準電圧発生部3により定電圧を生成することができる。このため、安定起動と低消費電力とを両立させた定電圧回路1が実現する。また、可変抵抗314の抵抗値を適正値に補正することで第2の基準電圧発生部3におけるプロセスばらつきの影響を緩和しているため、レーザートリミング、ヒューズトリミングなどのコスト高となる方法を用いる必要がない。このため、定電圧回路1の製造コストを抑制できる。なお、本発明は上記実施の形態の記載に限定されず、その効果が発揮される態様で適宜変更して実施することができる。例えば、本発明の定電圧回路1には、動作に支障をきたさない範囲で他の回路要素を含むことがある。同様に、動作に支障をきたさない範囲で回路要素が省略されることがある。また、各構成要素のインピーダンス、キャパシタンスなどは、生成する電圧、トランジスタの特性などに応じて適宜変更することができる。