"半導体基板と、前記半導体基板における素子分離絶縁膜により区画された活性領域上にゲート絶縁膜を介して形成された電荷蓄積層と、前記素子分離絶縁膜の上面、前記電荷蓄積層の側面及び前記電荷蓄積層の上面に形成された電極間絶縁膜と、前記電極間絶縁膜上に形成された制御電極層とを備え、前記電極間絶縁膜は、第1のシリコン酸化膜、第1のシリコン窒化膜、第2のシリコン酸化膜および第2のシリコン窒化膜を積層形成した積層構造を有し、且つ、前記素子分離絶縁膜の上面上で、前記第2のシリコン酸化膜の膜厚が零であり前記第1のシリコン窒化膜と前記第2のシリコン窒化膜が接すると共に、前記第2のシリコン窒化膜が前記制御電極層に接することを特徴とする半導体装置。半導体基板と、前記半導体基板における素子分離絶縁膜により区画された活性領域上にゲート絶縁膜を介して形成された電荷蓄積層と、前記素子分離絶縁膜の上面、前記電荷蓄積層の側面及び前記電荷蓄積層の上面に形成された電極間絶縁膜と、前記電極間絶縁膜上に形成された制御電極層とを備え、前記電極間絶縁膜は、第1のシリコン酸化膜、第1のシリコン窒化膜、第2のシリコン酸化膜および第2のシリコン窒化膜を積層形成した積層構造を有し、前記第2のシリコン酸化膜のうちの前記素子分離絶縁膜の上面上の部分の膜厚が前記電荷蓄積層の上面上の部分の膜厚より薄くなるように構成したことを特徴とする半導体装置。前記第2のシリコン窒化膜と前記制御電極層との間に膜厚が1nm以下のシリコン酸化膜が形成されたことを特徴とする請求項2記載の半導体装置。半導体基板と、前記半導体基板における素子分離絶縁膜により区画された活性領域上にゲート絶縁膜を介して形成された電荷蓄積層と、前記素子分離絶縁膜の上面、前記電荷蓄積層の側面及び前記電荷蓄積層の上面に形成された電極間絶縁膜と、前記電極間絶縁膜上に形成された制御電極層とを備え、前記電極間絶縁膜は、第1のシリコン酸化膜、第1のシリコン窒化膜および第2のシリコン酸化膜を積層形成した積層構造を有し、前記第2のシリコン酸化膜のうちの前記素子分離絶縁膜の上面上の部分の膜厚が零であり前記第1のシリコン窒化膜が前記制御電極層に接することを特徴とする半導体装置。半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に電荷蓄積層を形成する工程と、前記半導体基板、前記ゲート絶縁膜および前記電荷蓄積層に素子分離溝を形成する工程と、前記電荷蓄積層の上面及び側面上部を露出させつつ、前記素子分離溝に素子分離絶縁膜を埋め込む工程と、前記素子分離絶縁膜の上面、前記電荷蓄積層の側面及び前記電荷蓄積層の上面に電極間絶縁膜を形成する工程と、前記電極間絶縁膜上に制御電極層を形成する工程とを備え、前記電極間絶縁膜を形成する工程は、前記素子分離絶縁膜の上面、前記電荷蓄積層の側面及び前記電荷蓄積層の上面に第1のシリコン酸化膜を形成し、前記第1のシリコン酸化膜上に第1のシリコン窒化膜を形成し、前記第1のシリコン窒化膜上に前記電荷蓄積層の上面上の膜厚が前記素子分離絶縁膜の上面上の膜厚よりも厚い膜厚構造の第2のシリコン酸化膜を形成した後、前記第2のシリコン酸化膜を等方性エッチングまたは窒化して前記第2のシリコン酸化膜のうちの前記素子分離絶縁膜の上面上の部分の膜厚を零にすることを特徴とする半導体装置の製造方法。そこで、隣接セルの書き込み閾値の変動を抑制すると共に、制御ゲート電極膜とシリコン基板との間のリーク電流を低減して消去特性を向上させることができる半導体装置および半導体装置の製造方法を提供する。本実施形態の半導体装置は、半導体基板と、前記半導体基板における素子分離絶縁膜により区画された活性領域上にゲート絶縁膜を介して形成された電荷蓄積層と、前記素子分離絶縁膜の上面、前記電荷蓄積層の側面及び前記電荷蓄積層の上面に形成された電極間絶縁膜と、前記電極間絶縁膜上に形成された制御電極層とを備える。前記電極間絶縁膜は、第1のシリコン酸化膜、第1のシリコン窒化膜、第2のシリコン酸化膜および第2のシリコン窒化膜を積層形成した積層構造を有する。そして、前記電極間絶縁膜は、前記第2のシリコン酸化膜のうちの前記素子分離絶縁膜の上面上の部分の膜厚が前記電荷蓄積層の上面上の部分の膜厚より薄くなるように構成した。本実施形態の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に電荷蓄積層を形成する工程と、前記半導体基板、前記ゲート絶縁膜および前記電荷蓄積層に素子分離溝を形成する工程と、前記電荷蓄積層の上面及び側面上部を露出させつつ、前記素子分離溝に素子分離絶縁膜を埋め込む工程と、前記素子分離絶縁膜の上面、前記電荷蓄積層の側面及び前記電荷蓄積層の上面に電極間絶縁膜を形成する工程と、前記電極間絶縁膜上に制御電極層を形成する工程とを備える。前記電極間絶縁膜を形成する工程は、前記素子分離絶縁膜の上面、前記電荷蓄積層の側面及び前記電荷蓄積層の上面に第1のシリコン酸化膜を形成し、前記第1のシリコン酸化膜上に第1のシリコン窒化膜を形成する。そして、前記第1のシリコン窒化膜上に前記電荷蓄積層の上面上の膜厚が前記素子分離絶縁膜の上面上の膜厚よりも厚い膜厚構造の第2のシリコン酸化膜を形成した後、前記第2のシリコン酸化膜を等方性エッチングまたは窒化して前記第2のシリコン酸化膜のうちの前記素子分離絶縁膜の上面上の部分の膜厚を零にする。以下、複数の実施形態について、図面を参照して説明する。尚、各実施形態において、実質的に同一の構成部位には同一の符号を付し、説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。第1実施形態図1は、本実施形態の不揮発性半導体記憶装置半導体装置のメモリセル領域の平面構造を模式的に示す平面図である。この図1に示すように、メモリセル領域M内には、多数のメモリセルトランジスタTrmがワード線方向およびビット線方向にマトリクス状に配列されており、図示しない周辺回路がメモリセルトランジスタTrmに記憶保持されたデータを読み出し、書き込み、消去可能に構成されている。このようなメモリセル構造を有する不揮発性半導体記憶装置としては、2つの選択トランジスタ間に複数のメモリセルトランジスタTrmを直列接続したセルユニット構造を備えたNAND型のフラッシュメモリ装置が挙げられる。図2aは、各メモリセルのワード線方向ゲート幅方向に沿う断面構造を模式的に示す図図1中のA-A線に沿う断面図であり、図2bは、各メモリセルのビット線方向ゲート長方向に沿う断面構造を模式的に示す図図1中のB-B線に沿う断面図である。この図2a、bを参照しながら、本実施形態のメモリセル領域におけるゲート電極構造について説明する。図2a、bに示すように、p型のシリコン基板1の上部には、素子分離溝4がX方向に離間して複数形成されている。これら素子分離溝4は、活性領域3を図1中のX方向に分離している。素子分離溝4内には、素子分離絶縁膜5が形成されており、素子分離領域STIshallowtrenchisolation2を構成している。メモリセルトランジスタは、シリコン基板1に形成されたn型の拡散層6と、シリコン基板1上に形成されたゲート絶縁膜7と、ゲート絶縁膜7上に設けられたゲート電極MGとを含んで構成される。ゲート電極MGは、電荷蓄積層となる浮遊ゲート電極膜FGと、浮遊ゲート電極膜FG上に形成された電極間絶縁膜9と、電極間絶縁膜9上に形成された制御ゲート電極膜CG制御電極層とを有する。拡散層6は、シリコン基板1の表層におけるメモリセルトランジスタのゲート電極MGの両脇に位置して形成されており、メモリセルトランジスタのソース/ドレイン領域を構成している。ゲート絶縁膜トンネル絶縁膜7は、シリコン基板1活性領域3上に形成されている。ゲート絶縁膜7としては、例えばシリコン酸化膜を用いている。浮遊ゲート電極膜FGとしては、例えばリン等の不純物がドープされた多結晶シリコン層導電層8を用いている。電極間絶縁膜9は、素子分離絶縁膜5の上面、浮遊ゲート電極膜FGの上部側面、および、浮遊ゲート電極膜FGの上面に沿って形成されており、インターポリ絶縁膜、導電層間絶縁膜、電極間の絶縁膜として機能する。電極間絶縁膜9としては、例えば、第1のシリコン酸化膜11/第1のシリコン窒化膜12/第2のシリコン酸化膜13/第2のシリコン窒化膜14の積層構造の膜、即ち、いわゆるONON積層構造の膜を用いている。但し、電極間絶縁膜9のうちの素子分離絶縁膜5の上面5a上の部分については、第2のシリコン酸化膜13が除去消失されており、第1のシリコン窒化膜12と第2のシリコン窒化膜14が一体化した1つの層のシリコン窒化膜12aとなっている。即ち、電極間絶縁膜9のうちの素子分離絶縁膜5の上面5a上の部分については、ON積層構造の膜となっており、上部のシリコン窒化膜12aは制御ゲート電極膜CGと直接接する構成となっている。制御ゲート電極膜CGは、メモリセルトランジスタのワード線WLとして機能する導電層10で構成される。この導電層ワード線WL10は、個々のメモリセルトランジスタTrmの制御ゲート電極膜CGを連結する。導電層10は、例えばリン等の不純物がドープされた多結晶シリコン層と、この多結晶シリコン層の直上に形成されたタングステンW、コバルトCo、ニッケルNiなどの何れかの金属によってシリサイド化されたシリサイド層との積層構造を有する。シリサイド層は、本実施形態の場合、例えばニッケルシリサイドNiSiで構成される。尚、導電層10をすべてシリサイド層即ち、シリサイド層単体で構成しても良い。また、図2bに示すように、メモリセルトランジスタのゲート電極MGは、Y方向に並設されており、各ゲート電極MGは電極分離用の溝15によって互いに電気的に分離されている。この溝15内にはメモリセル間絶縁膜16が形成されている。このメモリセル間絶縁膜16としては、例えばTEOStetraethylorthosilicateを用いたシリコン酸化膜または低誘電率絶縁膜を用いている。メモリセル間絶縁膜16の上面、制御ゲート電極膜CGの側面および上面上には、例えばシリコン窒化膜からなるライナー絶縁膜17が形成されている。このライナー絶縁膜17上には、例えばシリコン酸化膜からなる層間絶縁膜18が形成されている。ライナー絶縁膜17は、シリコン酸化膜からなる層間絶縁膜18の形成時に酸化剤が制御ゲート電極膜CGへ到達することを防ぎ、特に導電層10のシリサイド層の酸化によるワード線WLの高抵抗化を防ぐ機能を有する。また、制御ゲート電極膜CG間はライナー絶縁膜17を完全に埋め込む構造となっていないことから、寄生容量の増大による配線遅延の影響を低減することが可能である。上記構成の不揮発性半導体記憶装置は、図示しない周辺回路からワード線WL及びシリコン基板1のPウェル間に高電界を印加すると共に、各電気的要素ソース/ドレインに適切な所定電圧を与えることによってメモリセルのデータを消去/書き込み可能に構成されている。この場合、書き込み時には、周辺回路が書き込み選択のワード線WL制御ゲート電極膜CGに高電圧を印加すると共に、シリコン基板1のPウェル等に低電圧を印加する。また、消去時には、周辺回路が消去対象のワード線WL制御ゲート電極膜CGに低電圧を印加すると共に、シリコン基板1のPウェルに高電圧を印加する。次に、上記構成の不揮発性半導体記憶装置の製造方法について、図3ないし図12参照して説明する。尚、図3ないし図12は、不揮発性半導体記憶装置のメモリセル領域の製造方法を模式的に示す断面図であって、図3ないし図11は図1中のA-A線に沿う断面図であり、図12は図1中のB-B線に沿う断面図である。まず、図3に示すように、不純物がドーピングされたシリコン基板1の上面にトンネル絶縁膜としてのゲート絶縁膜7を熱酸化法により例えば6nm程度の厚さ形成する。続いて、ゲート絶縁膜7の上にCVDchemicalvapordeposition法によって浮遊ゲート電極膜FG電荷蓄積層となるリンドープ多結晶シリコン層8を例えば100nm程度の厚さ形成する。次いで、CVD法によってマスク膜としてのシリコン窒化膜19を形成し、更に、CVD法によってマスク膜としてのシリコン酸化膜20を形成する。この後、シリコン酸化膜20上に、フォトレジスト図示しないを塗布し、露光現像することにより上記フォトレジストをパターニングする。次に、上記パターニングしたフォトレジストを耐エッチングマスク第1のレジストマスクにしてRIEreactiveionetching法によりシリコン酸化膜20をエッチングする。そして、エッチング後にフォトレジストを除去し、シリコン酸化膜20をマスクにしてRIE法によりシリコン窒化膜19をエッチングし、次いで、RIE法により多結晶シリコン層8浮遊ゲート電極膜FG、ゲート絶縁膜7及びシリコン基板1をエッチングすることにより素子分離のための溝素子分離溝4を形成する図4参照。この場合、活性領域3の幅寸法及び素子分離溝4の幅寸法は、いずれも例えば50nm程度である。続いて、シリコン酸化膜20上および素子分離溝4内に例えばポリシラザン塗布技術等を用いて素子分離絶縁膜5としてシリコン酸化膜を形成することによって素子分離溝4を埋め込む。この後、図5に示すように、CMP法によってシリコン窒化膜19をストッパーにして平坦化を行うことにより、シリコン窒化膜19上のシリコン酸化膜20を除去し、素子分離溝4内にシリコン酸化膜素子分離絶縁膜5を残す。次いで、マスク材であるシリコン窒化膜19を化学薬液等でエッチングして除去剥離し、多結晶シリコン層8の上面を露出させる。続いて、シリコン酸化膜素子分離絶縁膜5の上側部分を希フッ酸溶液によってエッチング除去する。このとき、特にメモリセル領域については多結晶シリコン層8の側面の上側部分が露出するまで素子分離絶縁膜4をエッチングし、露出させる側面の高さは、例えば50nm程度とする。これによって、図6に示すような構造を得る。次に、図7ないし図10に示すように、電極間絶縁膜9を全面即ち、素子分離絶縁膜5の上面5a、浮遊ゲート電極膜FG多結晶シリコン層8の上部側面、並びに、浮遊ゲート電極膜FGの上面に形成する。具体的には、まず、図7に示すように、例えばLP-CVDlowpressurechemicalvapordeposition法を用いて、第1のシリコン酸化膜11、第1のシリコン窒化膜12をこの順に積層形成する。次に、図8に示すように、第1のシリコン窒化膜12を局所集中酸化することによって、浮遊ゲート電極膜FGの頂部上面上の部分の膜厚が厚く、且つ、浮遊ゲート電極膜FGの側面上の部分および素子分離絶縁膜5の上面5a上の部分の膜厚が薄い第2のシリコン酸化膜13を形成する。この後、図9に示すように、ウエット処理等の等方性エッチングにより素子分離絶縁膜5の上面5a上の第2のシリコン酸化膜13を除去して第1のシリコン窒化膜12を露出させる。続いて、例えばラジカル窒化法により、第2のシリコン窒化膜14を形成する。これにより、図10に示すような構造を得る。この構成の場合、電極間絶縁膜9のうちの浮遊ゲート電極膜FGの頂部上面および側面上の部分は、第1のシリコン酸化膜11/第1のシリコン窒化膜12/第2のシリコン酸化膜13/第2のシリコン窒化膜14の積層構造の膜即ち、ONON積層構造の膜となっている。そして、電極間絶縁膜9のうちの素子分離絶縁膜5の上面5a上の部分は、第1のシリコン酸化膜11と、第2のシリコン酸化膜13が除去されて第1のシリコン窒化膜12と第2のシリコン窒化膜14が一体化した1つの層のシリコン窒化膜12aとからなる積層構造の膜即ち、ON積層構造の膜となっている。尚、第2のシリコン窒化膜14を形成する際に用いたラジカル窒化法は、窒化ガスを含む雰囲気内でマイクロ波を使ってプラズマを発生させることにより、窒素ラジカルと窒素イオンを発生させて、シリコン窒化膜を形成する方法である。また、第1のシリコン窒化膜12を局所集中酸化するプロセスとして、本実施形態では、例えばプラズマ酸化方法を用いた。具体的には、例えば10~300Pa程度の低圧において、酸素ガスを含む雰囲気内でマイクロ波を使ってプラズマを発生させることにより、酸素ラジカルと酸素イオンを発生させて、第1のシリコン窒化膜12を局所集中的に酸化し、浮遊ゲート電極膜FGの頂部上面上の部分の膜厚が厚く、且つ、浮遊ゲート電極膜FGの側面上の部分および素子分離絶縁膜5の上面5a上の部分の膜厚が薄い第2のシリコン酸化膜13を形成した。尚、局所集中酸化の酸化量や局所集中の程度等例えば第2のシリコン酸化膜13のうちの浮遊ゲート電極膜FGの上面上の部分の膜厚や、第2のシリコン酸化膜13のうちの浮遊ゲート電極膜FGの側面上の部分の膜厚や、素子分離絶縁膜5の上面5a上の部分の膜厚等は、プラズマ酸化方法の処理条件により任意に調整可能である。さて、上記したようにして電極間絶縁膜9を形成した後は、図11に示すように、電極間絶縁膜9の上に、LPCVD法を用いて制御ゲート電極膜CGとなるリンドープ多結晶シリコン層10を例えば100nm程度の厚さ形成する。これにより、電極間絶縁膜9のうちの素子分離絶縁膜5の上面5a上の部分では、電極間絶縁膜9のシリコン窒化膜12、14一体化したシリコン窒化膜12aが制御ゲート電極膜CG多結晶シリコン層10に直接接する。次に、多結晶シリコン層10上にCVD法によりRIEのマスク膜としてのシリコン窒化膜21図12参照を形成する。続いて、シリコン窒化膜21上に、前記第1のレジストマスクのパターンと直交するパターンを有する第2のレジストマスク図示せずを形成する。この後、第2のレジストマスクをマスクにしてRIE法によりマスク膜シリコン窒化膜21、多結晶シリコン層導電層10、電極間絶縁膜9、多結晶シリコン層8及びゲート絶縁膜7を順次エッチングし、電極分離用の溝15を形成する図12参照。これにより、浮遊ゲート電極膜FG多結晶シリコン層8、電極間絶縁膜9および制御ゲート電極膜CG多結晶シリコン層10の積層ゲート構造が形成される。積層ゲート構造の幅寸法および積層ゲート構造間の間隔寸法は、いずれも50nm程度である。次いで、膜厚が例えば10nm程度のゲート側壁膜図示しないを、熱酸化法およびCVD法により形成する。続いて、イオン注入法と熱アニールによりソース/ドレイン領域となる不純物拡散層6図2b参照を形成する。次に、溝15内にメモリセル間絶縁膜16図2b参照を形成した後、平坦化し、落とし込む。更に、多結晶シリコン層10の上部にニッケルシリサイド層を形成した後、図2bに示すように、ライナー絶縁膜17と層間絶縁膜18を形成する。この後、公知の技術を用いて配線等図示しないを形成する。以上のようにして、シリコン基板半導体基板上1上に形成されたゲート絶縁膜7と、ゲート絶縁膜7上に形成された浮遊ゲート電極膜FGと、浮遊ゲート電極膜FG上に形成された電極間絶縁膜9と、電極間絶縁膜9上に形成された制御ゲート電極膜CGと、浮遊ゲート電極膜FG下のチャネル領域を挟む不純物拡散層6とを備えた不揮発性半導体記憶装置が得られる。このようにして得られた不揮発性半導体記憶装置の各メモリセルでは,シリコン基板1と制御ゲート電極膜CGとの間に高電圧を印加することで、カップリング比に応じた電界がゲート絶縁膜7に印加され、ゲート絶縁膜7にトンネル電流が流れる。その結果、浮遊ゲート電極膜FGの蓄積電荷量が変化して、メモリセルの閾値が変化し、データの書き込み或いは消去動作が行われる。実際の不揮発性半導体記憶装置では、複数のメモリセルがワード線方向及びビット線方向に配列されている。このような構成の不揮発性半導体記憶装置としては、例えば、直列接続された複数のメモリセルを選択トランジスタ間に設けた構成を有するNAND型フラッシュメモリ装置がある。ここで、本実施形態の上記した構造の電極間絶縁膜9の作用効果について説明する。電極間絶縁膜9のうちの素子分離絶縁膜5の上面5a上の部分において、一体化したシリコン窒化膜12aと制御ゲート電極膜CGとが直接接するように構成した。この構成では、第1のシリコン窒化膜12と第2のシリコン窒化膜14が接すると共に第2のシリコン窒化膜14と制御ゲート電極膜CGとが直接接しているため、第1のシリコン窒化膜12中に電子が溜まらないようにできる。従って、隣接セルの閾値変動誤書き込みを改善することができる。更に、上記した構造では、制御ゲート電極膜CGと直接接する一体化したシリコン窒化膜12aを有するように構成したため、制御ゲート電極膜CGに低電圧を印加すると共にシリコン基板1に高電圧を印加するデータの消去動作において、制御ゲート電極膜CGと直接接するシリコン窒化膜を有していない構成に比べて、制御ゲート電極膜CGからシリコン基板1側へ電子がトンネリングする際の距離が長くなる。従って、データの消去時にシリコン基板1と制御ゲート電極膜CGとの間のリーク電流を低減でき、消去特性を向上させることができる。ところで、電極間分離用の溝15を形成した後図12参照、RIEダメージを修復する目的で後酸化を加える場合がある。このような場合には、電極間絶縁膜9中へ酸化剤が侵入して、電極間絶縁膜9のうちの浮遊ゲート電極膜FGの上面上の部分のシリコン酸化膜の端部にバーズビ-クが形成されてしまうことがある。このバーズビークは、カップリング比を低下させ、メモリセル特性へ大きな悪影響を与えてしまうことがある。これに対して、本実施形態では、浮遊ゲート電極膜FGの上面において、電極間絶縁膜9の最上部に第2のシリコン窒化膜14を形成したので、上記バーズビークの形成を抑制することができる。尚、電極間絶縁膜9の最下部第1のシリコン酸化膜11の下にもシリコン窒化膜を形成すると、バーズビークの形成をより一層抑制することができる。そして、本実施形態では、上記したように構成しながら、素子分離絶縁膜5の上面5a上の部分において、一体化したシリコン窒化膜12aと制御ゲート電極膜CGとを直接接するように構成して、第1のシリコン窒化膜12への電子トラップを抑制したので、隣接セルの閾値変動誤書き込みを改善できる。更に、制御ゲート電極膜CGと直接接する一体化したシリコン窒化膜12aを有するため、データの消去時に、制御ゲート電極膜CGからシリコン基板1側へ電子がトンネリングする際の距離が長くなることから、シリコン基板1と制御ゲート電極膜CGとの間のリーク電流を低減でき、消去特性を良好にすることができる。尚、素子分離絶縁膜5の上面5aにおいて、第2のシリコン窒化膜14を、プラズマ等で励起させたラジカル窒素で窒化処理して形成する場合、理想的な窒化膜のトラップ準位の他にプラズマダメージによる複数の準位が生成し、耐圧が保てなくなることがある。このような場合には、第2のシリコン窒化膜14一体化したシリコン窒化膜12aと制御ゲート電極膜CGとの間に膜厚が1nm以下のシリコン酸化膜を挟むように構成しても良い。このように構成すると、複数の準位を有する窒化膜が形成された場合であっても耐圧低下を回避することができる。一方で、素子分離絶縁膜5の上面5a上における電子トラップが及ぼす隣接セルへの影響が非常に大きい場合には、一体化したシリコン窒化膜12aを制御ゲート電極膜CGに直接接するように構成することが望ましい。更に、本実施形態では、電極間絶縁膜9のうちの浮遊ゲート電極膜FGの上面上の部分において、ONON積層構造の膜を形成するように構成した。この構成によれば、高電界が印加されるデータ書き込み時に浮遊ゲート電極膜FGの上面上での電界を緩和して書き込み特性を良好にすることができる。ここで、図13は、シリコン窒化膜を2層のシリコン酸化膜で挟んだ積層構造ONO膜構造において、上部のシリコン酸化膜の膜厚を変化させながら、シリコン窒化膜にトラップされる電子の量を測定した結果を示す特性図である。この図13から、上部のシリコン酸化膜を薄くすることに伴ない、書き込み特性に寄与するシリコン窒化膜中への電子のトラップが少なくなっていることがわかる。これは、高電界が印加されるデータの書き込み時に書き込み特性に寄与するためには、バリアハイトの高い第2のシリコン酸化膜13について、第1のシリコン窒化膜12中へ十分電子の捕獲が行われる程度の膜厚が必要であることを示している。本実施形態においては、浮遊ゲート電極膜FGの上面上の部分の電極間絶縁膜9として、第1のシリコン窒化膜12上に第2のシリコン酸化膜13が十分残る構成としたことで、第1のシリコン窒化膜12に捕獲された電子はONO膜全体としては電界を緩和することができ、電極間絶縁膜9におけるリーク電流を低減して書き込み特性の向上を図ることができる。第2実施形態図14は、第2実施形態を示すものである。第1実施形態と同一構成には、同一符号を付している。この第2実施形態では、第2のシリコン窒化膜14を形成しないで、即ち、図9に示すように、素子分離絶縁膜5の上面5a上の第2のシリコン酸化膜13を除去して第1のシリコン窒化膜12を露出させた後、図14に示すように、制御ゲート電極膜CGとなるリンドープ多結晶シリコン層10を例えば100nm程度の厚さ形成した。尚、上述した以外の第2実施形態の構成は、第1実施形態の構成と同じ構成となっている。従って、第2実施形態においても、制御ゲート電極膜CGと直接接している第1のシリコン窒化膜12中に電子が溜まらないようにでき、第1実施形態とほぼ同じ作用効果を得ることができる。特に、第2実施形態では、電極間絶縁膜9の最上部にシリコン窒化膜を形成しないことにより電極間絶縁膜9の物理膜厚を薄くすることができ、隣接する浮遊ゲート電極膜FG間に電極間絶縁膜9を介して制御ゲート電極膜CGとなる多結晶シリコン層10を形成する際の埋め込み性を向上させることができる。また、浮遊ゲート電極膜FGの側面及び上面において、シリコン酸化膜よりも誘電率の高いシリコン窒化膜を最上部に配することなく所望の電気膜厚を有する電極間絶縁膜9を形成すれば、電極間絶縁膜9の物理膜厚を薄膜化しながらメモリセルのカップリングを保持することができる。その他の実施形態以上説明した複数の実施形態に加えて以下のような構成を採用しても良い。上記した各実施形態では、第1のシリコン窒化膜12をLP-CVD法を用いて形成したが、これに限られるものではなく、例えばALDAtomicLayerDeposition法を用いても良く、堆積窒化膜を形成する方法であれば良い。というのは、第1のシリコン窒化膜12を局所集中酸化して第2のシリコン酸化膜13を形成する場合、第1のシリコン窒化膜12が堆積窒化膜であることが望ましいためである。なお、LP-CVD法やALD法を用いる場合、Si原料としては、ジシラン、DCSDichlorosilane、SiH2Cl2、HCDHexachloroDisilane、Si2Cl6等の無機材料や、Siにアミノ基を結合させた有機Siソースを用い、N原料としては、NH3やラジカル窒素等を用いて窒化膜を堆積させることができる。また、上記各実施形態では、電極間絶縁膜9として、第1のシリコン酸化膜11/第1のシリコン窒化膜12/第2のシリコン酸化膜13/第2のシリコン窒化膜14の積層構造の膜即ち、いわゆるONON膜、または、第1のシリコン酸化膜11/第1のシリコン窒化膜12/第2のシリコン酸化膜13の積層構造の膜即ち、いわゆるONO膜を用いたが、これに限られるものではなく、電極間絶縁膜9の最下部にシリコン窒化膜を形成したNONON膜またはNONO膜を用いても良い。また、ウェハ面内の均一性を確保したい場合には、LP-CVD法に代えてALD法などの方法を用いて成膜を行うことが好ましい。また、上記各実施形態では、局所集中酸化方法として、プラズマ酸化方法ラジカル酸化法を用いたが、これに限定されるものではなく、局所集中性をもった酸化方法であれば他の酸化方法でも良く、同様の効果が得られる。また、酸化処理回数に制限は無く、第1のシリコン窒化膜12および第2のシリコン酸化膜13ひいては電極間絶縁膜9が所望の膜厚となる範囲で酸化処理回数や酸化量等を適宜調整すれば良い。また、上記各実施形態では、局所集中酸化によって第2のシリコン酸化膜13を形成したが、これに代えて、ローディング効果の大きい堆積シリコン酸化膜を形成しても良い。例えば、通常のLP-CVD法によって圧力を上げて堆積率を向上させるように構成すると、上記第2のシリコン酸化膜13とほぼ同じ膜厚構造のシリコン酸化膜を形成することができる。また、ラジカルの酸化種とSiソースを交互に流す成膜方法によっても上記第2のシリコン酸化膜13とほぼ同じ膜厚構造のシリコン酸化膜を形成することが可能である。尚、局所集中酸化を行わず、堆積シリコン酸化膜を形成する場合には、第1のシリコン窒化膜12を形成するときに、最終的に目標とする膜厚で形成することが好ましい。また、上記各実施形態では、素子分離絶縁膜5の上面5a上の第2のシリコン酸化膜13を除去する場合に、ウエットエッチングを用いたが、これに限られるものではなく、ケミカルエッチングやRIE等のシリコン酸化膜を精度良くエッチング可能な方法であれば良い。また、第1実施形態では、第1のシリコン窒化膜12を局所集中酸化して第2のシリコン酸化膜13を形成した後、素子分離絶縁膜5の上面5a上の第2のシリコン酸化膜13をエッチングにより除去したが、エッチングしないで、即ち、図8に示す状態で、ラジカル窒化処理を行って、第2のシリコン窒化膜14を形成しても良い。この場合、局所集中酸化により素子分離絶縁膜5の上面5a上に形成される第2のシリコン酸化膜13の膜厚は十分薄いことから、この薄い第2のシリコン酸化膜13に対してラジカル窒化処理を行うと、薄い第2のシリコン酸化膜13が消失して第2のシリコン窒化膜14が形成され得るためである。また、第1のシリコン窒化膜12と第2のシリコン窒化膜14との間に膜厚が薄い1nm程度以下の第2のシリコン酸化膜13が残っても支障がないためである。即ち、このように素子分離絶縁膜5の上面5a上で第1のシリコン窒化膜12と第2のシリコン窒化膜14との間に薄い第2のシリコン酸化膜13を残った場合であっても、その膜厚が1nm以下程度であれば、図13に示したように、素子分離絶縁膜5の上面5a上の電極間絶縁膜9においては第1のシリコン窒化膜12にトラップされる電子の量を低減でき、隣接セルの閾値変動を抑制することができる。これに対し、浮遊ゲート電極膜FGに接する電極間絶縁膜9においては第2のシリコン酸化膜13を厚く形成したことで、第1のシリコン窒化膜12中への電子トラップによる電界緩和を確保することができ、特に浮遊ゲート電極膜FGの上面上の部分におけるリーク電流を低減して書き込み特性を向上させることができる。また、同様に第2実施形態においても、素子分離絶縁膜5の上面5a上の第2のシリコン酸化膜13を消失させたが、膜厚が薄い1nm以下程度のシリコン酸化膜を残すように構成しても良い。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"