複数の信号線のうち一の信号線から供給された輝度信号電圧または基準電圧を当該電圧に対応した信号電流に変換する駆動トランジスタを有する電流制御部と、前記信号電流が流れることにより発光する発光素子とを備える発光画素がマトリクス状に配置され、複数の前記発光画素行を一駆動ブロックとした2以上の駆動ブロックを構成する画像表示装置の駆動方法であって、kkは自然数番目の駆動ブロックの有する全ての前記電流制御部に、前記駆動トランジスタの閾値電圧に対応した電圧を同時に保持させる第1閾値保持ステップと、前記第1閾値保持ステップの後、k番目の駆動ブロックの有する前記発光画素において、前記電流制御部に、前記閾値電圧に対応した電圧に前記輝度信号電圧が加算された加算電圧を発光画素行順に保持させる第1輝度保持ステップと、前記第1閾値保持ステップの後、k1番目の駆動ブロックの有する全ての前記電流制御部に、前記駆動トランジスタの閾値電圧に対応した電圧を同時に保持させる第2閾値保持ステップと、前記第1輝度保持ステップの後、前記駆動トランジスタのドレイン-ソース間電流として、k番目の駆動ブロックの有する全ての前記発光素子に、同時に前記信号電流を流して発光させる第1発光ステップとを含み、前記第1閾値保持ステップでは、k番目の駆動ブロックの有する全ての前記駆動トランジスタのゲート及びソースに接続された第1容量素子に、前記駆動トランジスタの閾値電圧に対応した電圧を同時に保持させ、前記第1輝度保持ステップでは、k番目の駆動ブロックの有する前記発光画素において、前記第1容量素子に、前記閾値電圧に対応した電圧に前記輝度信号電圧が加算された加算電圧を発光画素行順に保持させ、前記第2閾値保持ステップでは、k1番目の駆動ブロックの有する全ての前記第1容量素子に、前記駆動トランジスタの閾値電圧に対応した電圧を同時に保持させる画像表示装置の駆動方法。前記第2閾値保持ステップの後、k1番目の駆動ブロックの有する前記発光画素において、前記第1容量素子に、前記閾値電圧に対応した電圧に前記輝度信号電圧が加算された加算電圧を発光画素行順に保持させる第2輝度保持ステップと、前記第2輝度保持ステップの後、前記駆動トランジスタのドレイン-ソース電流として、k1番目の駆動ブロックの有する全ての前記発光素子に、同時に前記信号電流を流して発光させる第2発光ステップを含む請求項1に記載の画像表示装置の駆動方法。前記第1閾値保持ステップでは、k番目の駆動ブロックの有する全ての前記駆動トランジスタへの電圧の印加を同時に停止する第1電圧印加停止ステップと、前記第1電圧印加停止ステップの後、第1信号線から前記基準電圧をk番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに同時に印加する第1基準電圧印加ステップと、前記第1基準電圧印加ステップの後、発光画素行ごとに配置された第1制御線から、初期化電圧をk番目の駆動ブロックの有する全ての前記駆動トランジスタのソースに同時に印加する第1初期化電圧印加ステップと、前記第1初期化電圧印加ステップの後、k番目の駆動ブロックの有する全ての前記駆動トランジスタのドレインに所定の電圧を同時に印加する第1電圧印加ステップと、前記第1電圧印加ステップの後、k番目の駆動ブロックの有する全ての前記駆動トランジスタのドレインへの前記所定の電圧の印加を停止し、前記第1信号線とk番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートとを同時に非導通にする第1非導通ステップとを含み、前記第2閾値保持ステップでは、k1番目の駆動ブロックの有する全ての前記駆動トランジスタへの電圧の印加を同時に停止する第2電圧印加停止ステップと、前記第2電圧印加停止ステップの後、前記第1信号線と異なる第2信号線から前記基準電圧をk1番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに同時に印加する第2基準電圧印加ステップと、前記第2基準電圧印加ステップの後、発光画素行ごとに配置された第1制御線から、初期化電圧をk1番目の駆動ブロックの有する全ての前記駆動トランジスタのソースに同時に印加する第2初期化電圧印加ステップと、前記第2初期化電圧印加ステップの後、k1番目の駆動ブロックの有する全ての前記駆動トランジスタのドレインに所定の電圧を同時に印加する第2電圧印加ステップと、前記第2電圧印加ステップの後、k1番目の駆動ブロックの有する全ての前記駆動トランジスタのドレインへの前記所定の電圧の印加を停止し、前記第2信号線とk1番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートとを同時に非導通にする第2非導通ステップとを含む請求項1または2に記載の画像表示装置の駆動方法。前記発光素子は、一方の端子が第1電源線に接続され、他方の端子が前記駆動トランジスタのソースに接続され、前記第1電圧印加停止ステップ及び前記第2電圧印加停止ステップでは、ゲートが発光画素行ごとに配置された第2制御線に接続され、ソース及びドレインが前記所定の電圧を供給する第2電源線と前記駆動トランジスタのドレインとの間に挿入された第1スイッチングトランジスタを非導通にすることにより、前記駆動トランジスタのドレインへの電圧の印加を停止し、前記第1基準電圧印加ステップでは、ゲートが発光画素行ごとに配置された走査線に接続され、ソース及びドレインの一方が前記第1信号線に接続され、ソース及びドレインの他方が前記駆動トランジスタのゲートに接続された第2スイッチングトランジスタを導通させることにより、前記第1信号線から前記基準電圧を前記駆動トランジスタのゲートに印加し、前記第2基準電圧印加ステップでは、ゲートが発光画素行ごとに配置された走査線に接続され、ソース及びドレインの一方が前記第2信号線に接続され、ソース及びドレインの他方が前記駆動トランジスタのゲートに接続された第2スイッチングトランジスタを導通させることにより、前記第2信号線から前記基準電圧を前記駆動トランジスタのゲートに印加し、第1初期化電圧印加ステップ及び第2初期化電圧印加ステップでは、発光画素行ごとに配置された第1制御線から、初期化電圧を前記駆動トランジスタのソースに印加し、前記第1電圧印加ステップ及び前記第2電圧印加ステップでは、前記第1スイッチングトランジスタを導通させることにより、前記駆動トランジスタのドレインに所定の電圧を印加し、前記第1非導通ステップでは、前記第1スイッチングトランジスタを非導通にすることにより、前記駆動トランジスタのドレインへの前記所定の電圧の印加を停止し、前記第2スイッチングトランジスタを非導通にすることにより、前記第1信号線と前記駆動トランジスタのゲートとを非導通にし、前記第2非導通ステップでは、前記第1スイッチングトランジスタを非導通にすることにより、前記駆動トランジスタのドレインへの前記所定の電圧の印加を停止し、前記第2スイッチングトランジスタを非導通にすることにより、前記第2信号線と前記駆動トランジスタのゲートとを非導通にし、前記第1輝度保持ステップでは、前記第2スイッチングトランジスタを導通させることにより、前記第1信号線から前記輝度信号電圧を前記駆動トランジスタのゲートに印加し、前記第2輝度保持ステップでは、前記第2スイッチングトランジスタを導通させることにより、前記第2信号線から前記輝度信号電圧を前記駆動トランジスタのゲートに印加し、前記第1発光ステップ及び前記第2発光ステップでは、前記第1スイッチングトランジスタを導通させることにより、前記駆動トランジスタのドレインへの前記所定の電圧を印加し前記信号電流を前記発光素子に流す請求項3に記載の画像表示装置の駆動方法。前記第1閾値保持ステップでは、第1信号線から前記基準電圧をk番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに順次印加し、前記第1信号線とk番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートとを順次非導通にする第1基準電圧印加ステップと、前記第1基準電圧印加ステップの後、発光画素行ごとに配置された第1制御線から、初期化電圧をk番目の駆動ブロックの有する全ての前記駆動トランジスタのソースに同時に印加する第1初期化電圧印加ステップと、前記第1初期化電圧印加ステップの後、前記第1信号線から前記基準電圧をk番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに同時に印加する第1閾値検出ステップと、前記第1閾値検出ステップの後、前記第1容量素子とk番目の駆動ブロックの有する全ての前記駆動トランジスタのソースとを同時に非導通とし、前記第1信号線とk番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートとを同時に非導通にする第1非導通ステップとを含み、前記第2閾値保持ステップでは、第2信号線から前記基準電圧をk1番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに順次印加し、前記第2信号線とk1番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートとを順次非導通にする第2基準電圧印加ステップと、前記第2基準電圧印加ステップの後、発光画素行ごとに配置された第1制御線から、初期化電圧をk1番目の駆動ブロックの有する全ての前記駆動トランジスタのソースに同時に印加する第2初期化電圧印加ステップと、前記第2初期化電圧印加ステップの後、前記第2信号線から前記基準電圧をk1番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに同時に印加する第2閾値検出ステップと、前記第2閾値検出ステップの後、前記第1容量素子とk1番目の駆動ブロックの有する全ての前記駆動トランジスタのソースとを同時に非導通とし、前記第2信号線とk1番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートとを同時に非導通にする第2非導通ステップとを含む請求項1に記載の画像表示装置の駆動方法。しかしながら、特許文献1に記載された従来の画像表示装置は、発光画素行ごとに配置された走査線及び給電線の信号レベルのオンオフが多い。例えば、閾値補正期間を発光画素行ごとに設定しなければならない。また、信号線からスイッチングトランジスタを介して輝度信号電圧がサンプリングされると、引き続いて発光期間を設けなければならない。よって、画素行ごとの閾値補正タイミング及び発光タイミングを設定する必要がある。このため、表示パネルが大面積化されるにつれ、行数も増加するので、各駆動回路から出力される信号が多くなり、また、その信号切り換えの周波数が高くなり、走査線駆動回路及び給電線駆動回路の信号出力負荷が大きくなる。また、特許文献1に記載された従来の画像表示装置は、駆動トランジスタの閾値電圧Vthの補正期間は2H未満であり、高精度の補正が要求される画像表示装置としては限界がある。上記課題に鑑み、本発明は、駆動回路の出力負荷が低減され、表示品質が向上した画像表示装置を提供することを目的とする。上記目的を達成するために、本発明の一態様に係る画像表示装置は、マトリクス状に配置された複数の発光画素を有する画像表示装置であって、発光画素列ごとに配置され、発光画素の輝度を決定する信号電圧を前記発光画素に与える第1信号線及び第2信号線と、第1電源線及び第2電源線と、発光画素行ごとに配置された走査線と、発光画素行ごとに配置された第1制御線を備え、前記複数の発光画素は、複数の発光画素行を一駆動ブロックとした2以上の駆動ブロックを構成し、前記複数の発光画素のそれぞれは、一方の端子が前記第2電源線に接続され、前記信号電圧に応じた信号電流が流れることにより発光する発光素子と、少なくとも、前記第1電源線、前記発光素子の他方の端子及び前記第1制御線に接続され、前記信号電圧を前記信号電流に変換する電流制御部と、kkは自然数番目の駆動ブロックに属する前記発光画素は、さらに、前記走査線がゲート電極に接続され、ソース及びドレインの一方が前記第1信号線に接続され、ソース及びドレインの他方が前記電流制御部に接続され、前記第1信号線と前記電流制御部との導通及び非導通を切り換える第1スイッチ素子を備え、k1番目の駆動ブロックに属する前記発光画素は、さらに、前記走査線がゲート電極に接続され、ソース及びドレインの一方が前記第2信号線に接続され、ソース及びドレインの他方が前記電流制御部に接続され、前記第2信号線と前記電流制御部との導通及び非導通を切り換える第2スイッチ素子を備え、前記第1制御線は、同一駆動ブロック内の全発光画素では共通化されており、異なる駆動ブロック間では独立していることを特徴とする。本発明の画像表示装置およびその駆動方法によれば、駆動トランジスタの閾値電圧補正期間及びタイミングを駆動ブロック内で一致させることが可能となるので信号レベルのオンからオフもしくはオフからオンへの切替え回数を減らすことができ、発光画素の回路を駆動する駆動回路の負荷が低減する。上記駆動ブロック化及び発光画素列ごとに配置された2本の信号線により、駆動トランジスタの閾値電圧補正期間を1フレーム期間に対して大きくとることができるので、高精度な駆動電流が発光素子に流れ、画像表示品質が向上する。本発明の一態様に係る画像表示装置は、マトリクス状に配置された複数の発光画素を有する画像表示装置であって、発光画素列ごとに配置され、発光画素の輝度を決定する信号電圧を前記発光画素に与える第1信号線及び第2信号線と、第1電源線及び第2電源線と、発光画素行ごとに配置された走査線と、発光画素行ごとに配置された第1制御線を備え、前記複数の発光画素は、複数の発光画素行を一駆動ブロックとした2以上の駆動ブロックを構成し、前記複数の発光画素のそれぞれは、一方の端子が前記第2電源線に接続され、前記信号電圧に応じた信号電流が流れることにより発光する発光素子と、少なくとも、前記第1電源線、前記発光素子の他方の端子及び前記第1制御線に接続され、前記信号電圧を前記信号電流に変換する電流制御部と、kkは自然数番目の駆動ブロックに属する前記発光画素は、さらに、前記走査線がゲート電極に接続され、ソース及びドレインの一方が前記第1信号線に接続され、ソース及びドレインの他方が前記電流制御部に接続され、前記第1信号線と前記電流制御部との導通及び非導通を切り換える第1スイッチ素子を備え、k1番目の駆動ブロックに属する前記発光画素は、さらに、前記走査線がゲート電極に接続され、ソース及びドレインの一方が前記第2信号線に接続され、ソース及びドレインの他方が前記電流制御部に接続され、前記第2信号線と前記電流制御部との導通及び非導通を切り換える第2スイッチ素子を備え、前記第1制御線は、同一駆動ブロック内の全発光画素では共通化されており、異なる駆動ブロック間では独立している。上記構成により、第1制御線信号のタイミングを駆動ブロック内で一致させることが可能となる。よって、発光素子に流れる駆動電流を制御する信号を出力する駆動回路の負荷が低減する。また、上記駆動ブロック化及び発光画素列ごとに配置された2本の信号線により、第1制御線による電流制御部の制御動作期間を1フレーム期間の中で長くとることができるので、高精度な駆動電流が発光素子に流れ、画像表示品質を向上させることが可能となる。また、本発明の一態様に係る画像表示装置は、前記電流制御部は、ソース及びドレインの一方が前記発光素子の他方の端子に接続され、ゲート-ソース間に印加される前記信号電圧をソース-ドレイン間電流である前記信号電流に変換する駆動トランジスタを備え、前記第1スイッチ素子は、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記第1信号線に接続され、ソース及びドレインの他方が前記駆動トランジスタのゲートに接続されたスイッチングトランジスタであり、前記第2スイッチ素子は、ゲートが前記走査線に接続され、ソース及びドレインの一方が前記第2信号線に接続され、ソース及びドレインの他方が前記駆動トランジスタのゲートに接続されたスイッチングトランジスタであり、前記電流制御部は、さらに、一方の端子が前記駆動トランジスタのゲートに接続され、他方の端子が前記駆動トランジスタのソースに接続された第1容量素子と、一方の端子が前記駆動トランジスタのソースに接続され、他方の端子が前記第1制御線に接続された第2容量素子とを備えるものである。上記構成により、駆動トランジスタの閾値電圧補正期間及びタイミングを駆動ブロック内で一致させることが可能となる。また、上記駆動ブロック化及び発光画素列ごとに配置された2本の信号線により、駆動トランジスタの閾値電圧補正期間を1フレーム期間の中で長くとることができるので、高精度な駆動電流が発光素子に流れ、画像表示品質が向上する。また、本発明の一態様に係る画像表示装置は、さらに、発光画素行ごとに配置された第2制御線を備え、前記電流制御部は、さらに、ゲートが前記第2制御線に接続され、ソース及びドレインの一方が前記第1容量素子の他方の端子に接続され、ソース及びドレインの他方が前記駆動トランジスタのソースに接続された第3スイッチ素子を備えるものである。本態様によれば、第3スイッチ素子、第1容量素子及び第2容量素子が配置された発光画素回路、駆動ブロック化された各発光画素への制御線、走査線及び信号線の配置により、駆動トランジスタの閾値電圧補正期間及びそのタイミングを同一駆動ブロック内で一致させることが可能となる。よって、電流パスを制御する信号を出力し信号電圧を制御する駆動回路の負荷が低減する。また、さらに、上記駆動ブロック化及び発光画素列ごとに配置された2本の信号線により、駆動トランジスタの閾値電圧補正期間を、全発光画素を書き換える時間である1フレーム期間Tfのなかで大きくとることができる。これは、k番目の駆動ブロックにおいて輝度信号がサンプリングされている期間に、k1番目の駆動ブロックにおいて閾値電圧補正期間が設けられることによるものである。よって、閾値電圧補正期間は、発光画素行ごとに分割されるのではなく、駆動ブロックごとに分割される。よって、表示領域が大面積化されるほど、発光デューティを減少させることなく、1フレーム期間に対する相対的な閾値電圧補正期間を長く設定することが可能となる。これにより、高精度に補正された輝度信号電圧に基づいた駆動電流が発光素子に流れ、画像表示品質が向上する。また、本発明の一態様に係る画像表示装置は、さらに、前記第1信号線、前記第2信号線、前記第1制御線、前記第2制御線及び前記走査線を制御して前記発光画素を駆動する駆動回路を具備し、前記駆動回路は、前記第1信号線から基準電圧をk番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに順次印加することにより、前記第1信号線とk番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートとを順次非導通にし、前記第1制御線から初期化電圧をk番目の駆動ブロックの有する全ての前記駆動トランジスタのソースに同時に印加し、前記第1信号線から前記基準電圧をk番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに同時に印加し、前記第2制御線から前記第3スイッチ素子をオフ状態とする電圧を印加することにより、前記第1容量素子とk番目の駆動ブロックの有する全ての前記駆動トランジスタのソースとを同時に非導通とし、前記走査線から前記第1スイッチ素子をオフ状態とする電圧を印加することにより、前記第1信号線とk番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートとを同時に非導通にし、前記第2信号線から前記基準電圧をk1番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに順次印加することにより、前記第2信号線とk1番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートとを順次非導通にし、前記第1制御線から初期化電圧をk1番目の駆動ブロックの有する全ての前記駆動トランジスタのソースに同時に印加し、前記第2信号線から前記基準電圧をk1番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに同時に印加し、前記第2制御線から前記第3スイッチ素子をオフ状態とする電圧を印加することにより、前記第1容量素子とk1番目の駆動ブロックの有する全ての前記駆動トランジスタのソースとを同時に非導通とし、前記走査線から前記第2スイッチ素子をオフ状態とする電圧を印加することにより、前記第2信号線とk1番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートとを同時に非導通にするものである。本態様によれば、前記第1信号線、前記第2信号線、前記第1制御線、前記第2制御線及び前記走査線の電圧を制御する駆動回路が、上記閾値補正期間、信号電圧書き込み期間及び発光期間を制御する。また、本発明の一態様に係る画像表示装置は、さらに、発光画素行ごとに配置された第2制御線を備え、前記電流制御部は、さらに、ゲートが前記第2制御線に接続され、ソース及びドレインが前記第1電源線と前記発光素子の他方の端子との間に挿入され、前記駆動トランジスタのソース-ドレイン間電流のオンオフを切り換える第4スイッチ素子を備えるものである。これにより、駆動トランジスタのソース-ドレイン電流のオンオフを制御することが可能となるので、駆動トランジスタへの信号電圧印加タイミングと独立して発光素子の発光動作を行うことが可能となる。また、本発明の一態様に係る画像表示装置は、さらに、前記第1信号線、前記第2信号線、前記第1制御線、前記第2制御線及び前記走査線を制御して前記発光画素を駆動する駆動回路とを具備し、前記駆動回路は、k番目の駆動ブロックの有する全ての前記駆動トランジスタへの電圧の印加を同時に停止し、前記第1信号線から基準電圧をk番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに同時に印加し、前記第1制御線から初期化電圧をk番目の駆動ブロックの有する全ての前記駆動トランジスタのソースに同時に印加し、前記第2制御線から前記第4スイッチ素子をオン状態とする電圧を印加することにより、k番目の駆動ブロックの有する全ての前記駆動トランジスタのドレインに所定の電圧を同時に印加し、前記第2制御線から前記第4スイッチ素子をオフ状態とする電圧を印加することにより、k番目の駆動ブロックの有する全ての前記駆動トランジスタのドレインへの前記所定の電圧の印加を停止し、前記走査線から前記第1スイッチ素子をオフ状態とする電圧を印加することにより、前記第1信号線とk番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートとを同時に非導通にし、k1番目の駆動ブロックの有する全ての前記駆動トランジスタへの電圧の印加を同時に停止し、前記第2信号線から前記基準電圧をk1番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに同時に印加し、前記第1制御線から、前記初期化電圧をk1番目の駆動ブロックの有する全ての前記駆動トランジスタのソースに同時に印加し、前記第2制御線に対し、前記第4スイッチ素子をオン状態とする電圧を印加することにより、k1番目の駆動ブロックの有する全ての前記駆動トランジスタのドレインに所定の電圧を同時に印加し、前記第2制御線から前記第4スイッチ素子をオフ状態とする電圧を印加することにより、k1番目の駆動ブロックの有する全ての前記駆動トランジスタのドレインへの前記所定の電圧の印加を停止し、前記走査線から前記第1スイッチ素子をオフ状態とする電圧を印加することにより、前記第2信号線とk1番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートとを同時に非導通にするものである。本態様によれば、前記第1信号線、前記第2信号線、前記第1制御線、前記第2制御線及び前記走査線の電圧を制御する駆動回路が、上記閾値補正期間、信号電圧書き込み期間及び発光期間を制御する。また、本発明の一態様に係る画像表示装置は、前記第2制御線は、同一駆動ブロック内の全発光画素では共通化されており、異なる駆動ブロック間では独立している。これにより、第2制御線により第4スイッチ素子を同一ブロック内で同時制御することにより、同一ブロック内での同時発光を実現することが可能となり、第2制御線からの信号を出力する駆動回路の負荷が低減する。また、本発明の一態様に係る画像表示装置は、前記第4スイッチ素子は、ゲートが前記第2制御線に接続され、ソース及びドレインの一方が前記駆動トランジスタのソース及びドレインの他方に接続され、ソース及びドレインの他方が前記第1電源線と接続されたスイッチングトランジスタである。上記構成により、駆動トランジスタの閾値電圧補正期間及びタイミングを駆動ブロック内で一致させることが可能となる。また、第4スイッチ素子及び第2容量素子の配置により、発光期間及びタイミングも駆動ブロック内で一致させることが可能となる。よって、各スイッチ素子の導通及び非導通を制御する信号及び駆動トランジスタのドレインへの電圧印加のオンオフを制御する信号を出力する駆動回路の負荷が低減する。また、上記駆動ブロック化及び発光画素列ごとに配置された2本の信号線により、駆動トランジスタの閾値電圧補正期間を1フレーム期間の中で長くとることができるので、高精度な駆動電流が発光素子に流れ、画像表示品質が向上する。また、本発明の一態様に係る画像表示装置は、前記信号電圧は、前記発光素子を発光させるための輝度信号電圧、及び、前記駆動トランジスタの閾値電圧に対応した電圧を前記第1容量素子に記憶させるための基準電圧からなり、前記画像表示装置は、さらに、前記信号電圧を前記第1信号線及び前記第2信号線に出力する信号線駆動回路と、前記信号線駆動回路が前記信号電圧を出力するタイミングを制御するタイミング制御回路とを備え、前記タイミング制御回路は、前記第1信号線及び前記第2信号線に対し前記輝度信号電圧及び前記基準電圧を互いに排他的に出力させるものである。本態様によれば、k番目の駆動ブロックにおいて輝度信号がサンプリングされている期間に、k1番目の駆動ブロックにおいて閾値電圧補正期間が設けられる。よって、閾値電圧補正期間は、発光画素行ごとに分割されるのではなく、駆動ブロックごと分割される。よって、表示領域が大面積化されるほど、相対的な閾値電圧補正期間を長く設けることが可能となる。また、本発明の一態様に係る画像表示装置は、全ての前記発光画素を書き換える時間をTfとし、前記駆動ブロックの総数をNとすると、前記駆動トランジスタの閾値電圧を検出する時間は、最大でTf/Nである。また、本発明は、このような特徴的な手段を備える画像表示装置として実現することができるだけでなく、画像表示装置に含まれる特徴的な手段をステップとする画像表示装置の駆動方法として実現することができる。本発明の一態様に係る画像表示装置の駆動方法は、複数の信号線のうち一の信号線から供給された輝度信号電圧または基準電圧を当該電圧に対応した信号電流に変換する駆動トランジスタを有する電流制御部と、前記信号電流が流れることにより発光する発光素子とを備える発光画素がマトリクス状に配置され、複数の前記発光画素行を一駆動ブロックとした2以上の駆動ブロックを構成する画像表示装置の駆動方法であって、kkは自然数番目の駆動ブロックの有する全ての前記電流制御部に、前記駆動トランジスタの閾値電圧に対応した電圧を同時に保持させる第1閾値保持ステップと、前記第1閾値保持ステップの後、k番目の駆動ブロックの有する前記発光画素において、前記電流制御部に、前記閾値電圧に対応した電圧に前記輝度信号電圧が加算された加算電圧を発光画素行順に保持させる第1輝度保持ステップと、前記第1閾値保持ステップの後、k1番目の駆動ブロックの有する全ての前記電流制御部に、前記駆動トランジスタの閾値電圧に対応した電圧を同時に保持させる第2閾値保持ステップとを含む。また、本発明の一態様に係る画像表示装置の駆動方法は、前記第1閾値保持ステップでは、k番目の駆動ブロックの有する全ての前記駆動トランジスタのゲート及びソースに接続された第1容量素子に、前記駆動トランジスタの閾値電圧に対応した電圧を同時に保持させ、前記第1輝度保持ステップでは、k番目の駆動ブロックの有する前記発光画素において、前記第1容量素子に、前記閾値電圧に対応した電圧に前記輝度信号電圧が加算された加算電圧を発光画素行順に保持させ、前記第2閾値保持ステップでは、k1番目の駆動ブロックの有する全ての前記第1容量素子に、前記駆動トランジスタの閾値電圧に対応した電圧を同時に保持させる。また、本発明の一態様に係る画像表示装置の駆動方法は、前記第1輝度保持ステップの後、前記駆動トランジスタのドレイン-ソース間電流として、k番目の駆動ブロックの有する全ての前記発光素子に、同時に前記信号電流を流して発光させる第1発光ステップを含む。また、本発明の一態様に係る画像表示装置の駆動方法は、前記第2閾値保持ステップの後、k1番目の駆動ブロックの有する前記発光画素において、前記第1容量素子に、前記閾値電圧に対応した電圧に前記輝度信号電圧が加算された加算電圧を発光画素行順に保持させる第2輝度保持ステップと、前記第2輝度保持ステップの後、前記駆動トランジスタのドレイン-ソース電流として、k1番目の駆動ブロックの有する全ての前記発光素子に、同時に前記信号電流を流して発光させる第2発光ステップを含む。また、本発明の一態様に係る画像表示装置の駆動方法は、前記第1閾値保持ステップでは、k番目の駆動ブロックの有する全ての前記駆動トランジスタへの電圧の印加を同時に停止する第1電圧印加停止ステップと、前記第1電圧印加停止ステップの後、第1信号線から前記基準電圧をk番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに同時に印加する第1基準電圧印加ステップと、前記第1基準電圧印加ステップの後、発光画素行ごとに配置された第1制御線から、初期化電圧をk番目の駆動ブロックの有する全ての前記駆動トランジスタのソースに同時に印加する第1初期化電圧印加ステップと、前記第1初期化電圧印加ステップの後、k番目の駆動ブロックの有する全ての前記駆動トランジスタのドレインに所定の電圧を同時に印加する第1電圧印加ステップと、前記第1電圧印加ステップの後、k番目の駆動ブロックの有する全ての前記駆動トランジスタのドレインへの前記所定の電圧の印加を停止し、前記第1信号線とk番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートとを同時に非導通にする第1非導通ステップとを含み、前記第2閾値保持ステップでは、k1番目の駆動ブロックの有する全ての前記駆動トランジスタへの電圧の印加を同時に停止する第2電圧印加停止ステップと、前記第2電圧印加停止ステップの後、前記第1信号線と異なる第2信号線から前記基準電圧をk1番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに同時に印加する第2基準電圧印加ステップと、前記第2基準電圧印加ステップの後、発光画素行ごとに配置された第1制御線から、初期化電圧をk1番目の駆動ブロックの有する全ての前記駆動トランジスタのソースに同時に印加する第2初期化電圧印加ステップと、前記第2初期化電圧印加ステップの後、k1番目の駆動ブロックの有する全ての前記駆動トランジスタのドレインに所定の電圧を同時に印加する第2電圧印加ステップと、前記第2電圧印加ステップの後、k1番目の駆動ブロックの有する全ての前記駆動トランジスタのドレインへの前記所定の電圧の印加を停止し、前記第2信号線とk1番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートとを同時に非導通にする第2非導通ステップとを含む。また、本発明の一態様に係る画像表示装置の駆動方法は、前記発光素子は、一方の端子が第1電源線に接続され、他方の端子が前記駆動トランジスタのソースに接続され、前記第1電圧印加停止ステップ及び前記第2電圧印加停止ステップでは、ゲートが発光画素行ごとに配置された第2制御線に接続され、ソース及びドレインが前記所定の電圧を供給する第2電源線と前記駆動トランジスタのドレインとの間に挿入された第1スイッチングトランジスタを非導通にすることにより、前記駆動トランジスタのドレインへの電圧の印加を停止し、前記第1基準電圧印加ステップでは、ゲートが発光画素行ごとに配置された走査線に接続され、ソース及びドレインの一方が前記第1信号線に接続され、ソース及びドレインの他方が前記駆動トランジスタのゲートに接続された第2スイッチングトランジスタを導通させることにより、前記第1信号線から前記基準電圧を前記駆動トランジスタのゲートに印加し、前記第2基準電圧印加ステップでは、ゲートが発光画素行ごとに配置された走査線に接続され、ソース及びドレインの一方が前記第2信号線に接続され、ソース及びドレインの他方が前記駆動トランジスタのゲートに接続された第2スイッチングトランジスタを導通させることにより、前記第2信号線から前記基準電圧を前記駆動トランジスタのゲートに印加し、第1初期化電圧印加ステップ及び第2初期化電圧印加ステップでは、発光画素行ごとに配置された第1制御線から、初期化電圧を前記駆動トランジスタのソースに印加し、前記第1電圧印加ステップ及び前記第2電圧印加ステップでは、前記第1スイッチングトランジスタを導通させることにより、前記駆動トランジスタのドレインに所定の電圧を印加し、前記第1非導通ステップでは、前記第1スイッチングトランジスタを非導通にすることにより、前記駆動トランジスタのドレインへの前記所定の電圧の印加を停止し、前記第2スイッチングトランジスタを非導通にすることにより、前記第1信号線と前記駆動トランジスタのゲートとを非導通にし、前記第2非導通ステップでは、前記第1スイッチングトランジスタを非導通にすることにより、前記駆動トランジスタのドレインへの前記所定の電圧の印加を停止し、前記第2スイッチングトランジスタを非導通にすることにより、前記第2信号線と前記駆動トランジスタのゲートとを非導通にし、前記第1輝度保持ステップでは、前記第2スイッチングトランジスタを導通させることにより、前記第1信号線から前記輝度信号電圧を前記駆動トランジスタのゲートに印加し、前記第2輝度保持ステップでは、前記第2スイッチングトランジスタを導通させることにより、前記第2信号線から前記輝度信号電圧を前記駆動トランジスタのゲートに印加し、前記第1発光ステップ及び前記第2発光ステップでは、前記第1スイッチングトランジスタを導通させることにより、前記駆動トランジスタのドレインへの前記所定の電圧を印加し前記信号電流を前記発光素子に流す。また、本発明の一態様に係る画像表示装置の駆動方法は、前記第1閾値保持ステップでは、第1信号線から前記基準電圧をk番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに順次印加し、前記第1信号線とk番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートとを順次非導通にする第1基準電圧印加ステップと、前記第1基準電圧印加ステップの後、発光画素行ごとに配置された第1制御線から、初期化電圧をk番目の駆動ブロックの有する全ての前記駆動トランジスタのソースに同時に印加する第1初期化電圧印加ステップと、前記第1初期化電圧印加ステップの後、前記第1信号線から前記基準電圧をk番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに同時に印加する第1閾値検出ステップと、前記第1閾値検出ステップの後、前記第1容量素子とk番目の駆動ブロックの有する全ての前記駆動トランジスタのソースとを同時に非導通とし、前記第1信号線とk番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートとを同時に非導通にする第1非導通ステップとを含み、前記第2閾値保持ステップでは、第2信号線から前記基準電圧をk1番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに順次印加し、前記第2信号線とk1番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートとを順次非導通にする第2基準電圧印加ステップと、前記第2基準電圧印加ステップの後、発光画素行ごとに配置された第1制御線から、初期化電圧をk1番目の駆動ブロックの有する全ての前記駆動トランジスタのソースに同時に印加する第2初期化電圧印加ステップと、前記第2初期化電圧印加ステップの後、前記第2信号線から前記基準電圧をk1番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートに同時に印加する第2閾値検出ステップと、前記第2閾値検出ステップの後、前記第1容量素子とk1番目の駆動ブロックの有する全ての前記駆動トランジスタのソースとを同時に非導通とし、前記第2信号線とk1番目の駆動ブロックの有する全ての前記駆動トランジスタのゲートとを同時に非導通にする第2非導通ステップとを含む。実施の形態1本実施の形態における画像表示装置は、マトリクス状に配置された複数の発光画素を有する画像表示装置であって、発光画素列ごとに配置された第1信号線及び第2信号線と、発光画素行ごとに配置された第1制御線とを備え、複数の発光画素は、複数の発光画素行を一単位とした2以上の駆動ブロックを構成し、複数の発光画素のそれぞれは、駆動トランジスタと、両端子が駆動トランジスタのゲート及びソースに接続された第1容量素子と、駆動トランジスタのソースに接続された発光素子と、駆動トランジスタのソース-ドレイン間電流のオンオフを切り換える第4スイッチ素子と、駆動トランジスタのソースと前記第1制御線との間に挿入された第2容量素子とを備え、kkは自然数番目の駆動ブロックに属する発光画素は、さらに、第1信号線と前記駆動トランジスタのゲートとの間に挿入された第1スイッチ素子を備え、k1番目の駆動ブロックに属する発光画素は、さらに、第2信号線と駆動トランジスタのゲートとの間に挿入された第2スイッチ素子を備え、第1制御線は、同一駆動ブロックの全発光画素では共通化されている。これにより、駆動トランジスタの閾値電圧補正期間及び発光期間を駆動ブロック内で一致させることが可能となる。よって、駆動回路の負担負荷が低減する。また、閾値電圧補正期間を1フレーム期間に対して大きくとることができるので、画像表示品質が向上する。以下、本発明の実施の形態について、図面を参照しながら説明する。図1は、本発明の実施の形態1に係る画像表示装置の電気的な構成を示すブロック図である。同図における画像表示装置1は、表示パネル10と、タイミング制御回路20と、電圧制御回路30とを備える。表示パネル10は、複数の発光画素11A及び11Bと、信号線群12と制御線群13と走査/制御線駆動回路14と、信号線駆動回路15とを備える。発光画素11A及び11Bは、表示パネル10上に、マトリクス状に配置されている。ここで、発光画素11A及び11Bは、複数の発光画素行を一駆動ブロックとする2以上の駆動ブロックを構成している。発光画素11Aは、奇数番目の駆動ブロックを構成し、また、発光画素11Bは偶数番目の駆動ブロックを構成する。信号線群12は、発光画素列ごとに配置された複数の信号線からなる。ここで、各発光画素列につき2本の信号線が配置されており、奇数番目の駆動ブロックの発光画素は一方の信号線に接続され、偶数番目の駆動ブロックの発光画素は他方の信号線に接続されている。制御線群13は、発光画素ごとに配置された走査線及び制御線からなる。走査/制御線駆動回路14は、制御線群13の各走査線へ走査信号を、また、各制御線へ制御信号を出力することにより、発光画素の有する回路素子を駆動する。信号線駆動回路15は、信号線群12の各信号線へ輝度信号または基準信号を出力することにより、発光画素の有する回路素子を駆動する。タイミング制御回路20は、走査/制御線駆動回路14から出力される走査信号及び制御信号の出力タイミングを制御する。また、タイミング制御回路20は、信号線駆動回路15から出力される輝度信号または基準信号を出力するタイミングを制御する。電圧制御回路30は、走査/制御線駆動回路14から出力される走査信号及び制御信号の電圧レベルを制御する。図2Aは、本発明の実施の形態1に係る画像表示装置における奇数駆動ブロックの発光画素の回路構成図であり、図2Bは、本発明の実施の形態1に係る画像表示装置における偶数駆動ブロックの発光画素の回路構成図である。図2A及び図2Bに記載された発光画素11A及び11Bは、いずれも、有機ELエレクトロルミネッセンス素子113と、駆動トランジスタ114を含む電流制御部100と、スイッチングトランジスタ115と、第2制御線131と、第1制御線132と、走査線133と、第1信号線151と、第2信号線152とを備える。電流制御部100は、第1電源線である電源線110、有機EL素子113のアノード、第2制御線131、第1制御線132及びスイッチングトランジスタ115のソース及びドレインの一方の端子に接続されている。この構成により、電流制御部100は、第1信号線151又は第2信号線152から供給される信号電圧を駆動トランジスタ114のソースドレイン電流である信号電流に変換する機能を有する。有機EL素子113は、例えば、カソードが第2電源線である電源線112に接続されアノードが電流制御部100に接続された発光素子であり、駆動トランジスタ114の駆動電流が流れることにより発光する。駆動トランジスタ114は、ゲート-ソース間に信号電圧に対応した電圧が印加されることにより、当該電圧に対応した電圧をソース-ドレイン間電流に変換する。そして、このソース-ドレイン間電流は、駆動電流として有機EL素子113に供給される。駆動トランジスタ114は、例えば、n型の薄膜トランジスタn型TFTで構成される。スイッチングトランジスタ115は、ゲートが走査線133に接続され、ソース及びドレインの一方が電流制御部100に接続されている。また、そのソース及びドレインの他方は、奇数駆動ブロックの発光画素11Aにおいては、第1信号線151に接続され、第1スイッチ素子として機能し、偶数駆動ブロックの発光画素11Bにおいては、第2信号線152に接続され、第2スイッチ素子として機能する。また、電流制御部100は、上記信号電流をオンオフする機能を有することが好ましい。図3Aは、本発明の実施の形態1に係る画像表示装置における奇数駆動ブロックの発光画素の具体的な回路構成図であり、図3Bは、本発明の実施の形態1に係る画像表示装置における偶数駆動ブロックの発光画素の具体的な回路構成図である。図3A及び図3Bに記載された電流制御部100は、図2A及び図2Bに記載された電流制御部100と比較して、スイッチングトランジスタ116が電流制御部100の構成要素として具体化されている点が異なる。以下、図2A及び図2Bに記載された画像表示装置の構成と重複する点は説明を省略する。図3A及び図3Bにおいて、スイッチングトランジスタ116は、ゲートが第2制御線131に接続され、ソース及びドレインの他方が正電源線である電源線110に接続された第4スイッチ素子である。スイッチングトランジスタ116は、駆動トランジスタ114のソース-ドレイン間電流をオンオフさせる機能を有する。なお、スイッチングトランジスタ116は、そのソース及びドレインが電源線110と有機EL素子のアノードとの間に接続されていればよい。この配置により、駆動トランジスタ114のソース-ドレイン間電流をオンオフさせることが可能となる。スイッチングトランジスタ115及び116は、例えば、n型の薄膜トランジスタn型TFTで構成される。また、電流制御部100は、上記信号電圧に対応した電圧を保持する機能、及び、駆動トランジスタ114の閾値電圧を検出し保持する機能を有することが好ましい。図4Aは、本発明の実施の形態1に係る画像表示装置における奇数駆動ブロックの発光画素の具体的な回路構成図であり、図4Bは、本発明の実施の形態1に係る画像表示装置における偶数駆動ブロックの発光画素の具体的な回路構成図である。図4A及び図4Bに記載された電流制御部100は、図3A及び図3Bに記載された電流制御部100と比較して、静電保持容量117及び118が電流制御部100の構成要素として具体化されている点が異なる。以下、図3A及び図3Bに記載された画像表示装置の構成と重複する点は説明を省略する。図4A及び図4Bにおいて、有機EL素子113は、例えば、カソードが負電源線である電源線112に接続されアノードが駆動トランジスタ114のソースに接続された発光素子であり、駆動トランジスタ114の駆動電流が流れることにより発光する。駆動トランジスタ114は、ドレインがスイッチングトランジスタ116のソース又はドレインの一方に接続され、ソースが有機EL素子113のアノードに接続された駆動トランジスタである。駆動トランジスタ114は、ゲート-ソース間に印加された信号電圧に対応したソース-ドレイン間電流に変換する。そして、このソース-ドレイン間電流を駆動電流として有機EL素子113に供給する。スイッチングトランジスタ115は、ゲートが走査線133に接続され、ソース及びドレインの一方が駆動トランジスタ114のゲートに接続されている。静電保持容量117は、一方の端子が駆動トランジスタ114のゲートに接続され、他方の端子が駆動トランジスタ114のソースに接続された第1容量素子である。静電保持容量117は、第1信号線151または第2信号線152から供給された信号電圧に対応した電荷を保持し、例えば、スイッチングトランジスタ115がオフ状態となった後に、駆動トランジスタ114から有機EL素子113へ供給する信号電流を制御する機能を有する。静電保持容量118は、静電保持容量117の他方の端子と第1制御線132との間に接続された第2容量素子である。静電保持容量118は、まず、定常状態において駆動トランジスタ114のソース電位を記憶し、輝度信号電圧がスイッチングトランジスタ115から印加された場合でもそのソース電位の情報は静電保持容量117と静電保持容量118との間のノードに残る。なおこのタイミングでのソース電位とは駆動トランジスタ114の閾値電圧である。その後、上記信号電圧の保持から発光までのタイミングが発光画素行ごとに異なっても、静電保持容量117の他方の端子の電位が確定されるので駆動トランジスタ114のゲート電圧が確定される。一方、駆動トランジスタ114のソース電位は既に定常状態であるので、静電保持容量118は、結果的に駆動トランジスタ114のソース電位を保持する機能を有する。第2制御線131は、走査/制御線駆動回路14に接続され、発光画素11A及び11Bを含む画素行に属する各発光画素に接続されている。これにより、第2制御線131は、駆動トランジスタ114のソース-ドレイン間電流をオンオフするタイミングを供給する機能を有する。第1制御線132は、走査/制御線駆動回路14に接続され、発光画素11A及び11Bを含む画素行に属する各発光画素に接続されている。これにより、第1制御線132は、電圧レベルを切り換えることにより、駆動トランジスタ114の閾値電圧を検出する環境を整える機能を有する。走査線133は、発光画素11A及び11Bを含む画素行に属する各発光画素へ輝度信号電圧または基準電圧である信号電圧を書き込むタイミングを供給する機能を有する。第1信号線151及び第2信号線152は、信号線駆動回路15に接続され、それぞれ、発光画素11A及び11Bを含む画素列に属する各発光画素へ接続され、駆動TFTの閾値電圧を検出するための基準電圧と、発光強度を決定する信号電圧とを供給する機能を有する。なお、図2A~図4Bには記載されていないが、電源線110及び電源線112は、それぞれ、他の発光画素にも接続されており電圧源に接続されている。次に、第2制御線131、第1制御線132、走査線133、第1信号線151及び第2信号線152の発光画素間における接続関係について説明する。図5は、本発明の実施の形態1に係る画像表示装置の有する表示パネルの一部を示す回路構成図である。同図には、2つの隣接する駆動ブロック及び各制御線、各走査線及び各信号線が記載されている。図面及び以下の説明では、各制御線、各走査線及び各信号線を符号ブロック番号、当該ブロックにおける行番号または符号ブロック番号で表している。前述したように、駆動ブロックとは、複数の発光画素行で構成され、表示パネル10の中には2以上の駆動ブロックが存在する。例えば、図5に記載された各駆動ブロックは、m行の発光画素行で構成されている。図5の上段に記載されたk番目の駆動ブロックでは、第2制御線131kが当該駆動ブロック内の全発光画素11Aの有するスイッチングトランジスタ116のゲートに共通して接続されている。また、第1制御線132kが当該駆動ブロック内の全発光画素11Aの有する静電保持容量118に共通して接続されている。一方、走査線133k、1~走査線133k、mは、それぞれ、発光画素行ごとに個別に接続されている。また、図5の下段に記載されたk1番目の駆動ブロックでも、k番目の駆動ブロックと同様の接続がなされている。ただし、k番目の駆動ブロックに接続された第2制御線131kとk1番目の駆動ブロックに接続された第2制御線131k1とは、異なる制御線であり、走査/制御線駆動回路14から個別の制御信号が出力される。また、k番目の駆動ブロックに接続された第1制御線132kとk1番目の駆動ブロックに接続された第1制御線132k1とは、異なる制御線であり、走査/制御線駆動回路14から個別の制御信号が出力される。また、k番目の駆動ブロックでは、第1信号線151が当該駆動ブロック内の全発光画素11Aの有するスイッチングトランジスタ115のソース及びドレインの他方に接続されている。一方、k1番目の駆動ブロックでは、第2信号線152が当該駆動ブロック内の全発光画素11Bの有するスイッチングトランジスタ115のソース及びドレインの他方に接続されている。上記駆動ブロック化により、駆動トランジスタ114のドレインへの電圧印加のオンオフを制御する第2制御線131の本数が削減される。また、駆動トランジスタ114の閾値電圧Vthを検出するVth検出回路を制御する第1制御線132の本数が削減される。よって、これらの制御線に駆動信号を出力する走査/制御線駆動回路14の出力本数が低減し、回路規模の削減を可能にする。次に、本実施の形態に係る画像表示装置1の駆動方法について図6Aを用いて説明する。なお、ここでは、図4A及び図4Bに記載された具体的回路構成を有する画像表示装置についての駆動方法を詳細に説明する。図6Aは、本発明の実施の形態1に係る画像表示装置の駆動方法の動作タイミングチャートである。同図において、横軸は時間を表している。また縦方向には、上から順に、k番目の駆動ブロックの走査線133k、1、133k、2及び133k、m、第1信号線151、第2制御線131k及び第1制御線132kに発生する電圧の波形図が示されている。また、これらに続き、k1番目の駆動ブロックの走査線133k1、1、133k1、2及び133k1、m、第2信号線152、第2制御線131k1及び第1制御線132k1に発生する電圧の波形図が示されている。また、図7は、本発明の実施の形態1に係る画像表示装置の有する発光画素の状態遷移図である。また、図8は、本発明の実施の形態1に係る画像表示装置の動作フローチャートである。まず、時刻t0の直前では、走査線133k、1~133k、mの電圧レベルは全てLOWであり、第1制御線132k及び第2制御線131kもLOWである。図7aのように、第2制御線131kをLOWとした瞬間から、スイッチングトランジスタ116はオフ状態となる。これにより、有機EL素子113は消光し、kブロックにおける発光画素の一斉発光が終了する。同時に、kブロックにおける非発光期間が開始する。次に、時刻t0において、走査/制御線駆動回路14は、走査線133k、1~133k、mの電圧レベルを同時にLOWからHIGHに変化させ、スイッチングトランジスタ115をオン状態とする。また、この時、既に第2制御線131kはLOWとなってスイッチングトランジスタ116はオフとなっており図8のS11、信号線駆動回路15は、第1信号線151の信号電圧を、輝度信号電圧から駆動トランジスタ114がオフとなる基準電圧に変化させてある図8のS12。これにより、基準信号電圧が駆動トランジスタ114のゲートに印加される。次に、時刻t1において、走査/制御線駆動回路14は、第1制御線132kの電圧レベルをLOWからHIGHに変化させ、一定期間経った後、時刻t2においてLOWに変化させる図8のS13。また、このとき、第2制御線131kの電圧レベルはLOWに維持されているので、駆動トランジスタ114のソース電極SMと有機EL素子113のカソード電極との間の電位差は、有機EL素子113の閾値電圧に漸近していく。ここで、例えば、基準信号電圧及び電源線112電位を0Vとし、第1制御線132kのHIGH電圧レベルVgHとLOW電圧レベルVgLの電位差VgH-VgLをΔVreset、静電保持容量118の静電容量値をC2、有機EL素子113の静電容量及び閾値電圧を、それぞれCEL及びVTELとする。このとき、第1制御線132kの電圧レベルをLOWからHIGHにした瞬間、駆動トランジスタ114のソース電極SMの電位Vsは、C2とCELとで分配される電圧と、VTELとの和とほぼ等しく、式1となる。その後、図7bに示すように、有機EL素子113の自己放電がなされることにより、上記Vsは、定常状態では、VTELに漸近していく。すなわち、Vs→VTELとなる。その後、時刻t2において、走査/制御線駆動回路14が第1制御線132kの電圧レベルをHIGHからLOWに変化させることにより、Vsがバイアスされ、式2となる。この第1制御線132kのHIGHからLOWへの変化により、駆動トランジスタ114のゲートソース間電圧であるVgsには、駆動トランジスタ114の閾値電圧Vthよりも大きな電圧が発生するようにΔVresetを設定している。つまり、静電保持容量117に発生する電位差を駆動トランジスタの閾値電圧が検出できる電位差とし、閾値電圧の検出過程への準備が完了する。次に、時刻t3において、走査/制御線駆動回路14は、第2制御線131kの電圧レベルをLOWからHIGHに変化させてスイッチングトランジスタ116をオン状態とする。これにより、図7cに示すように、駆動トランジスタ114はオン状態となり、ドレイン-ソース間電流を、静電保持容量117、118及びオフ状態となっている有機EL素子113へと流す。このとき、式2で規定されたVsは、-Vthに漸近していく。これにより、静電保持容量117、118及び有機EL素子113には駆動トランジスタ114のゲート-ソース間電圧が記録される。なお、このとき、有機EL素子113のアノード電極電位すなわち駆動トランジスタのソース電極電位は-Vth<0よりも低い電位であり、有機EL素子113のカソード電位は0Vであるので逆バイアス状態となり、有機EL素子113は発光せず、静電容量CELとして機能する。時刻t3~時刻t4の期間、発光画素11Aの回路は定常状態となり、静電保持容量117および118には駆動トランジスタ114の閾値電圧Vthに相当する電圧が保持される。なお、閾値電圧Vthに相当する電圧を静電保持容量117および118に保持させるために流れる電流は微少であるため、定常状態となるまでには時間を要する。よって、この期間が長いほど、静電保持容量117に保持される電圧は安定し、この期間を十分長く確保することにより、高精度な電圧補償が実現される。次に、時刻t4において、走査/制御線駆動回路14は、第2制御線131kの電圧レベルをHIGHからLOWに変化させる図8のS14。これにより、駆動トランジスタ114への電流供給が停止される。このとき、k番目の駆動ブロックの全発光画素11Aの有する静電保持容量117及び118には駆動トランジスタ114の閾値電圧Vthに相当する電圧が同時に保持される。次に、時刻t5において、走査/制御線駆動回路14は、走査線133k、1~133k、mの電圧レベルを同時にHIGHからLOWに変化させ、スイッチングトランジスタ115をオフ状態とする。以上、時刻t0~時刻t5の期間では、駆動トランジスタ114の閾値電圧Vthの補正が、k番目の駆動ブロック内において同時に実行されている。次に、時刻t5~時刻t7の期間において、走査/制御線駆動回路14は、走査線133k、1~133k、mの電圧レベルを、順次、LOW→HIGH→LOWに変化させ、スイッチングトランジスタ115を、発光画素行ごとに順次オン状態とする。また、この時、信号線駆動回路15は、第1信号線151の信号電圧を基準電圧から輝度信号電圧Vdataに変化させる図8のS15。これにより、図7dに示すように、駆動トランジスタ114のゲートに輝度信号電圧Vdataが印加される。このとき、静電保持容量117及び118の接点Mにおける電位VM=Vsは、信号電圧の変化量ΔVdataがC1及びC2で分配された電圧と、時刻t4におけるVs電位である-Vthとの和となり、式3となる。つまり、静電保持容量117に保持される電位差Vgsは、Vdataと上記式3で規定された電位との差分であり、式4となる。つまり、静電保持容量117には、この輝度信号電圧Vdataに応じた電圧と、先に保持された駆動トランジスタ114の閾値電圧Vthに相当する電圧とが加算された加算電圧が書き込まれる。以上、時刻t5~時刻t7の期間では、補正された輝度信号電圧の書き込みが、k番目の駆動ブロック内で発光画素行ごとに、順次実行されている。次に、時刻t7以降において、第2制御線131kの電圧レベルをLOWからHIGHに変化させる図8のS16。これにより、上記加算電圧に応じた駆動電流が有機EL素子113に流れる。つまり、k番目の駆動ブロック内の全発光画素11Aでは、同時に発光が開始される。以上、時刻t7以降の期間では、有機EL素子113の発光が、k番目の駆動ブロック内において同時に実行されている。ここで、駆動トランジスタ114を流れるドレイン電流idは、式4で規定されたVgsから、駆動トランジスタ114の閾値電圧Vthを減じた電圧値を用いて、式5と表される。ここで、βは移動度に関する特性パラメータである。式5から、有機EL素子113を発光させるためのドレイン電流idは、駆動トランジスタ114の閾値電圧Vthに依存しない電流となっていることが解る。以上、発光画素行を駆動ブロック化することにより、駆動ブロック内では、駆動トランジスタ114の閾値電圧Vth補償が同時に実行される。また、有機EL素子113の発光も駆動ブロック内で同時に実行される。これにより、駆動トランジスタ114の駆動電流のオンオフの制御を駆動ブロック内で同期でき、また、当該駆動電流のソース以降の電流経路の制御を駆動ブロック内で同期できる。よって、第1制御線132及び第2制御線131を駆動ブロック内で共通化できる。また、走査線133k、1~133k、mにおいては、走査/制御線駆動回路14とは個別に接続されているが、閾値電圧補償期間においては、駆動パルスのタイミングが同一である。よって、走査/制御線駆動回路14は、出力するパルス信号の高周波化を抑制することができるので、駆動回路の出力負荷を低減できる。上述した、駆動回路の出力負荷の小さい駆動方法は、特許文献1に記載された従来の画像表示装置500では実現困難である。図19に記載された画素回路図においても、駆動トランジスタ512の閾値電圧Vthを補償しているが、当該閾値電圧に相当する電圧が保持容量513に保持された後、駆動トランジスタ512のソース電位は変動し確定しない。このため、画像表示装置500では、閾値電圧Vthを保持した後、続いて輝度信号電圧が加算された加算電圧の書き込みを即座に実行しなければならない。また、上記加算電圧もソース電位の変動の影響を受けるため、続いて発光動作を即座に実行しなければならない。つまり、従来の画像表示装置500では、発光画素行ごとに、上述した閾値電圧補償、輝度信号電圧書き込み及び発光を実行しなければならず、図19に記載された発光画素501では駆動ブロック化はできない。これに対し、本発明の画像表示装置1の有する発光画素11A及び11Bは、前述したように、駆動トランジスタ114のドレインにスイッチングトランジスタ116が付加されている。これにより、駆動トランジスタ114のゲート及びソース電位が安定化されるので、閾値電圧補正による電圧の書き込みから輝度信号電圧の加算書き込みまでの時間、または、当該加算書き込みから発光までの時間を、発光画素行ごとに任意に設定することが可能となる。この回路構成により、駆動ブロック化が可能となり、同一駆動ブロック内での閾値電圧補正期間及び発光期間を一致させることが可能となる。ここで、特許文献1に記載された、2本の信号線を用いた従来の画像表示装置と、本発明の駆動ブロック化された画像表示装置とで、閾値電圧検出期間により規定される発光デューティの比較を行う。図9は、走査線及び信号線の波形特性を説明する図である。同図において、各画素行の1水平期間t1Hにおける閾値電圧Vthの検出期間は、走査線がオン状態の期間であるPWSに相当する。また、信号線においては、1水平期間t1Hは、信号電圧を供給する期間であるPWDと、基準電圧を供給する期間であるtDとを含む。また、PWSの立ち上がり時間及び立ち下がり時間を、それぞれ、tR及びtFとし、PWDの立ち上がり時間及び立ち下がり時間を、それぞれ、tR及びtFとすると、1水平期間t1Hは以下のように表される。さらに、PWD=tDと仮定すると、となる。式6及び式7より、となる。また、Vth検出期間は基準電圧発生期間内に開始し終了しなければならないので、Vth検出時間を最大で確保したとして、となり、式8及び式9より、が得られる。上記式10に対して、例として、走査線本数が1080本ブランキング30本の垂直解像度を有し、120Hz駆動するパネルの発光デューティを比較する。従来の画像表示装置において、2本の信号線を有する場合の1水平期間t1Hは、1本の信号線を有する場合の2倍であるから、t1H={1秒/120Hz×1110本}×2=7.5μS×2=15μSとなる。ここで、tR=tF=2μS、tR=tF=1.5μSとし、これらを式10に代入すると、Vthの検出期間であるPWSは、2.5μSとなる。ここで、十分な精度を有するためのVth検出期間が1000μS必要であるとすると、当該Vth検出に必要な水平期間は、1000μS/2.5μS=400水平期間、が少なくとも非発光期間として必要となる。よって、2本の信号線を用いた従来の画像表示装置の発光デューティは、1110水平期間-400水平期間/1110水平期間=64以下となる。次に、本発明の駆動ブロック化された画像表示装置の発光デューティを求める。上記条件と同様に、十分な精度を有するためのVth検出期間が1000μS必要であるとすると、ブロック駆動の場合には、図6Aに記載された期間A閾値検出準備期間閾値検出期間が上記1000μSに相当する。この場合、1フレームの非発光期間は、上記期間Aと書き込み期間とを含むことから、少なくとも1000μS×2=2000μSとなる。よって、本発明の駆動ブロック化された画像表示装置の発光デューティは、1フレーム時間-2000μS/1フレーム時間であり、1フレーム時間として1秒/120Hzを代入して、76以下となる。以上の比較結果より、2本の信号線を用いた従来の画像表示装置に対して、本発明のようにブロック駆動を組み合わせることにより、同じ閾値検出期間を設置したとしても発光デューティをより長く確保することができる。よって、発光輝度が十分確保され、かつ、駆動回路の出力負荷が低減された長寿命の画像表示装置を実現することが可能となる。逆に言えば、2本の信号線を用いた従来の画像表示装置と、本発明のようにブロック駆動を組み合わせた画像表示装置とを同じ発光デューティに設定した場合、本発明の画像表示装置の方が、閾値検出期間を長く確保することが解る。再び、本実施の形態に係る画像表示装置1の駆動方法について説明する。一方、時刻t8では、k1番目の駆動ブロックにおける駆動トランジスタ114の閾値電圧補正が開始される。まず、時刻t8の直前では、走査線133k1、1~133k1、mの電圧レベルは全てLOWであり、第1制御線132k1及び第2制御線131k1もLOWである。第2制御線131k1をLOWとした瞬間から、スイッチングトランジスタ116はオフ状態となる。これにより、有機EL素子113は消光し、k1ブロックにおける発光画素の一斉発光が終了する。同時に、k1ブロックにおける非発光期間が開始する。まず、時刻t8において、走査/制御線駆動回路14は、走査線133k1、1~133k1、mの電圧レベルを同時にLOWからHIGHに変化させ、スイッチングトランジスタ115をオン状態とする。また、この時、既に第2制御線131k1はLOWとなってスイッチングトランジスタ116はオフとなっており図8のS21、信号線駆動回路15は、第2信号線152の信号電圧は輝度信号電圧から基準電圧に変化させてある図8のS22。これにより、基準電圧が駆動トランジスタ114のゲートに印加される。次に、時刻t9において、走査/制御線駆動回路14は、第1制御線132k1の電圧レベルをLOWからHIGHに変化させ、一定期間経った後、時刻t10においてLOWに変化させる図8のS23。また、このとき、第2制御線131k1の電圧レベルはLOWに維持されているので、駆動トランジスタ114のソース電極SMと有機EL素子113のカソード電極との間の電位差は、有機EL素子113の閾値電圧に漸近していく。これにより、電流制御部100の静電保持容量117に蓄えられる電位差を、駆動トランジスタの閾値電圧が検出できる電位差とし、閾値電圧の検出過程への準備が完了する。次に、時刻t11において、走査/制御線駆動回路14は、第2制御線131k1の電圧レベルをLOWからHIGHに変化させてスイッチングトランジスタ116をオン状態とする。これにより、駆動トランジスタ114はオン状態となり、ドレイン-ソース間電流を、静電保持容量117、118及びオフ状態となっている有機EL素子へと流す。このとき、静電保持容量117、118及び有機EL素子113には駆動トランジスタ114のゲート-ソース間電圧が記録される。なお、このとき、有機EL素子113のアノード電極電位すなわち駆動トランジスタのソース電極電位は-Vth<0よりも低い電位であり、有機EL素子113のカソード電位は0Vであるので逆バイアス状態となり、有機EL素子113は発光せず、静電容量CELとして機能する。時刻t11~時刻t12の期間、発光画素11Bの回路は定常状態となり、静電保持容量117および118には駆動トランジスタ114の閾値電圧Vthに相当する電圧が保持される。なお、この期間が長いほど、静電保持容量117および118に保持される閾値電圧Vthの検出精度が向上する。よって、この期間を十分長く確保することにより、高精度な電圧補償が実現される。次に、時刻t12において、走査/制御線駆動回路14は、走査線133k1、1~133k1、mの電圧レベルを同時にHIGHからLOWに変化させ、スイッチングトランジスタ115をオフ状態とする図8のS24。これにより、駆動トランジスタ114はオフ状態となる。このとき、k1番目の駆動ブロックの全発光画素11Bの有する静電保持容量117には駆動トランジスタ114の閾値電圧Vthに相当する電圧が同時に保持される。次に、時刻t13において、走査/制御線駆動回路14は、第2制御線131k1の電圧レベルをHIGHからLOWに変化させる。以上、時刻t11~時刻t12の期間では、駆動トランジスタ114の閾値電圧Vthの補正が、k1番目の駆動ブロック内において同時に実行されている。次に、時刻t13以降において、走査/制御線駆動回路14は、走査線133k1、1~133k1、mの電圧レベルを、順次、LOW→HIGH→LOWに変化させ、スイッチングトランジスタ115を、発光画素行ごとに順次オン状態とすることを開始する。また、この時、信号線駆動回路15は、第2信号線152の信号電圧を基準電圧から輝度信号電圧に変化させる図8のS25。これにより、駆動トランジスタ114のゲートに輝度信号電圧が印加される。このとき、静電保持容量117には、この輝度信号電圧Vdataに応じた電圧と、先に保持された駆動トランジスタ114の閾値電圧Vthに相当する電圧とが加算された加算電圧が書き込まれる。以上、時刻t13以降の期間では、補正された輝度信号電圧の書き込みが、k1番目の駆動ブロック内で発光画素行ごとに、順次実行されている。次に、時刻t15以降において、第2制御線131k1の電圧レベルをLOWからHIGHに変化させる図8のS26。これにより、上記加算電圧に応じた駆動電流が有機EL素子113に流れる。つまり、k1番目の駆動ブロック内の全発光画素11Bでは、一斉に発光が開始される。以上、時刻t15以降の期間では、有機EL素子113の発光が、k1番目の駆動ブロック内において同時に実行されている。以上の動作が、表示パネル10内のk2番目の駆動ブロック以降においても順次実行される。図6Bは、本発明の実施の形態1に係る駆動方法により発光した駆動ブロックの状態遷移図である。同図には、ある発光画素列における、駆動ブロックごとの発光期間及び非発光期間が表されている。縦方向は複数の駆動ブロックを、また、横軸は経過時間を示す。ここで、非発光期間とは、上述した閾値電圧補正期間及び輝度信号電圧の書き込み期間を含む。本発明の実施の形態1に係る画像表示装置の駆動方法によれば、発光期間は、同一駆動ブロックで一斉に設定される。よって、駆動ブロック間では、行走査方向に対して発光期間が階段状に現れる。以上、スイッチングトランジスタ116及び静電保持容量118が配置された発光画素回路、駆動ブロック化された各発光画素への制御線、走査線及び信号線の配置、及び上記駆動方法により、駆動トランジスタ114の閾値電圧補正期間及びそのタイミングを同一駆動ブロック内で一致させることが可能となる。また、さらに、発光期間及びそのタイミングも同一駆動ブロック内で一致させることが可能となる。よって、各スイッチ素子の導通及び非導通を制御する信号や電流パスを制御する信号を出力する走査/制御線駆動回路14や信号電圧を制御する信号線駆動回路15の負荷が低減する。また、さらに、上記駆動ブロック化及び発光画素列ごとに配置された2本の信号線により、駆動トランジスタ114の閾値電圧補正期間を、全発光画素を書き換える時間である1フレーム期間Tfのなかで大きくとることができる。これは、k番目の駆動ブロックにおいて輝度信号がサンプリングされている期間に、k1番目の駆動ブロックにおいて閾値電圧補正期間が設けられることによるものである。よって、閾値電圧補正期間は、発光画素行ごとに分割されるのではなく、駆動ブロックごと分割される。よって、表示領域が大面積化されても走査/制御線駆動回路14の出力数をさほど増大させることなく、かつ、発光デューティを減少させることなく、1フレーム期間に対する相対的な閾値電圧補正期間を長く設定することが可能となる。これにより、高精度に補正された輝度信号電圧に基づいた駆動電流が発光素子に流れ、画像表示品質が向上する。例えば、表示パネル10をN個の駆動ブロックに分割した場合、各発光画素に与えられる閾値補正期間は、最大Tf/Nとなる。これに対し、発光画素行ごとに異なるタイミングで閾値電圧補正期間を設定する場合、発光画素行がM行M>>Nであるとすると、最大Tf/Mとなる。また、特許文献1に記載されたような信号線を発光画素列ごとに2本配置した場合でも、最大2Tf/Mである。また、駆動ブロック化により、駆動トランジスタ114のドレインへの電圧印加のオンオフを制御する第2制御線、また、当該駆動電流のソース以降の電流経路を制御する第1制御線を駆動ブロック内で共通化できる。よって、走査/制御線駆動回路14から出力される制御線の本数が削減される。よって、駆動回路の負荷が低減する。例えば、特許文献1に記載された従来の画像表示装置500では、発光画素行あたり2本の制御線給電線及び走査線が配置されている。画像表示装置500がM行の発光画素行から構成されているとすると、制御線は合計2M本となる。これに対し、本発明の実施の形態1に係る画像表示装置1では、走査/制御線駆動回路14から、発光画素行あたり1本の走査線、駆動ブロックごとに2本の制御線が出力される。よって、画像表示装置1がM行の発光画素行から構成されているとすると、制御線走査線を含むの合計はM2N本となる。大面積化がなされ、発光画素の行数が大きい場合、M>>Nが実現されるので、この場合には、本発明に係る画像表示装置1の制御線本数は、従来の画像表示装置500の制御線本数に比べ、約1/2に削減することができる。実施の形態2以下、本発明の実施の形態について、図面を参照しながら説明する。図10は、本発明の実施の形態2に係る画像表示装置の有する表示パネルの一部を示す回路構成図である。同図には、2つの隣接する駆動ブロック及び各制御線、各走査線及び各信号線が記載されている。図面及び以下の説明では、各制御線、各走査線及び各信号線を符号ブロック番号、当該ブロックにおける行番号または符号ブロック番号で表している。同図に記載された画像表示装置は、図5に記載された画像表示装置1と比較して、各発光画素の回路構成は同様であるが、第2制御線131が駆動ブロックごとに共通化されておらず、発光画素行ごとに図示されていない走査/制御線駆動回路14に接続されている点のみが異なる。以下、図5に記載された実施の形態1に係る画像表示装置1と同じ点は説明を省略し、異なる点のみ説明する。図5の上段に記載されたk番目の駆動ブロックでは、第2制御線131k、1~131k、mが当該駆動ブロック内の発光画素行ごとに配置されており、各発光画素11Aの有するスイッチングトランジスタ116のゲートに個別に接続されている。また、第1制御線132kが当該駆動ブロック内の全発光画素11Aの有する静電保持容量118に共通して接続されている。一方、走査線133k、1~走査線133k、mは、それぞれ、発光画素行ごとに個別に接続されている。また、図5の下段に記載されたk1番目の駆動ブロックでも、k番目の駆動ブロックと同様の接続がなされている。ただし、k番目の駆動ブロックに接続された第1制御線132kとk1番目の駆動ブロックに接続された第1制御線132k1とは、異なる制御線であり、走査/制御線駆動回路14から個別の制御信号が出力される。また、k番目の駆動ブロックでは、第1信号線151が当該駆動ブロック内の全発光画素11Aの有するスイッチングトランジスタ115のソース及びドレインの他方に接続されている。一方、k1番目の駆動ブロックでは、第2信号線152が当該駆動ブロック内の全発光画素11Bの有するスイッチングトランジスタ115のソース及びドレインの他方に接続されている。上記駆動ブロック化により、Vth検出回路を制御する第1制御線132の本数が削減される。よって、これらの制御線に駆動信号を出力する走査/制御線駆動回路14の負荷が低減する。次に、本実施の形態に係る画像表示装置の駆動方法について図11Aを用いて説明する。図11Aは、本発明の実施の形態2に係る画像表示装置の駆動方法の動作タイミングチャートである。同図において、横軸は時間を表している。また縦方向には、上から順に、k番目の駆動ブロックの走査線133k、1、133k、2及び133k、m、第1信号線151、第2制御線131k、1及び131k、m、及び第1制御線132kに発生する電圧の波形図が示されている。また、これらに続き、k1番目の駆動ブロックの走査線133k1、1、133k1、2及び133k1、m、第2信号線152、第2制御線131k1、1及び131k1、m、及び第1制御線132k1に発生する電圧の波形図が示されている。本実施の形態に係る駆動方法は、図6Aに記載された実施の形態1に係る駆動方法と比較して、駆動ブロック内での発光期間を一致させず、発光画素行ごとに信号電圧の書き込み期間と発光期間を設定している点のみが異なる。まず、時刻t20の直前では、走査線133k、1~133k、mの電圧レベルは全てLOWであり、第1制御線132k及び第2制御線131k、1~131k、mもLOWである。図7aのように、第2制御線131k、1~131k、mをLOWとした瞬間から、スイッチングトランジスタ116はオフ状態となる。これにより、有機EL素子113は消光し、kブロックにおける発光画素の画素行ごとの発光が終了する。同時に、kブロックにおける非発光期間が開始する。次に、時刻t20において、走査/制御線駆動回路14は、走査線133k、1~133k、mの電圧レベルを同時にLOWからHIGHに変化させ、スイッチングトランジスタ115をオン状態とする。また、この時、既に第2制御線131k、1~131k、mはLOWとなってスイッチングトランジスタ116はオフ状態となっており図8のS11、信号線駆動回路15は、第1信号線151の信号電圧を輝度信号電圧から基準電圧に変化させている図8のS12。これにより、基準信号電圧が駆動トランジスタ114のゲートに印加される。次に、時刻t21において、走査/制御線駆動回路14は、第1制御線132kの電圧レベルをLOWからHIGHに変化させ、一定期間経った後、時刻t22においてLOWに変化させる図8のS13。また、このとき、第2制御線131k、1~131k、mの電圧レベルはLOWに維持されているので、駆動トランジスタ114のソース電極SMと有機EL素子113のカソード電極との間の電位差は、有機EL素子113の閾値電圧に漸近していく。このとき、時刻t22において、駆動トランジスタ114のソース電極SMの電位Vsは、実施の形態1で記載した式2で規定される。これにより、電流制御部100の静電保持容量117に発生する電位差を、駆動トランジスタの閾値電圧が検出できる電位差とし、閾値電圧の検出過程への準備が完了する。次に、時刻t23において、走査/制御線駆動回路14は、第2制御線131k、1~131k、mの電圧レベルを一斉にLOWからHIGHに変化させてスイッチングトランジスタ116をオン状態とする。これにより、駆動トランジスタ114はオン状態となり、ドレイン-ソース間電流を、静電保持容量117、118及びオフ状態となっている有機EL素子113へと流す。このとき、式2で規定されたVsは、-Vthに漸近していく。これにより、静電保持容量117、118及び有機EL素子113には駆動トランジスタ114のゲート-ソース間電圧が記録される。なお、このとき、有機EL素子113のアノード電極電位すなわち駆動トランジスタのソース電極電位は-Vth<0よりも低い電位であり、有機EL素子113のカソード電位は0Vであるので逆バイアス状態となり、有機EL素子113は発光せず、静電容量CELとして機能する。時刻t23~時刻t24の期間、発光画素11Aの回路は定常状態となり、静電保持容量117および118には駆動トランジスタ114の閾値電圧Vthに相当する電圧が保持される。なお、閾値電圧Vthに相当する電圧を静電保持容量117および118に保持させるために流れる電流は微少であるため、定常状態となるまでには時間を要する。よって、この期間が長いほど、静電保持容量117および118に保持される電圧は安定し、この期間を十分長く確保することにより、高精度な電圧補償が実現される。次に、時刻t24において、走査/制御線駆動回路14は、第2制御線131k、1~131k、mの電圧レベルを一斉にHIGHからLOWに変化させる図8のS14。これにより、駆動トランジスタ114への電流供給が停止される。このとき、k番目の駆動ブロックの全発光画素11Aの有する静電保持容量117及び118には駆動トランジスタ114の閾値電圧Vthに相当する電圧が同時に保持される。次に、時刻t25において、走査/制御線駆動回路14は、走査線133k、1~133k、mの電圧レベルを同時にHIGHからLOWに変化させ、スイッチングトランジスタ115をオフ状態とする。以上、時刻t20~時刻t25の期間では、駆動トランジスタ114の閾値電圧Vthの補正が、k番目の駆動ブロック内において同時に実行されている。次に、時刻t25以降では、走査/制御線駆動回路14は、走査線133k、1~133k、mの電圧レベルを、順次、LOW→HIGH→LOWに変化させ、スイッチングトランジスタ115を、発光画素行ごとに順次オン状態とする。また、この時、信号線駆動回路15は、第1信号線151の信号電圧を基準電圧から輝度信号電圧Vdataに変化させる図8のS15。これにより、駆動トランジスタ114のゲートに輝度信号電圧Vdataが印加される。このとき、静電保持容量117に保持される電位差Vgsは、Vdataと実施の形態1で記載した式3で規定された電位との差分となり、式4の関係で規定される。つまり、静電保持容量117には、この輝度信号電圧Vdataに応じた電圧と、先に保持された駆動トランジスタ114の閾値電圧Vthに相当する電圧とが加算された加算電圧が書き込まれる。また、走査/制御線駆動回路14は、走査線133k、1の電圧レベルが上記LOW→HIGH→LOWと変化した後、つづいて第2制御線131k、1の電圧レベルをLOWからHIGHへ変化させる。この動作を、順次、発光画素行ごとに繰り返す。以上、時刻t25以降では、補正された輝度信号電圧の書き込み及び発光が、k番目の駆動ブロック内で発光画素行ごとに、順次実行されている。以上、時刻t26以降の期間では、有機EL素子113の発光が、k番目の駆動ブロック内において発光画素行ごとに実行されている。ここで、駆動トランジスタ114を流れるドレイン電流idは、実施の形態1で記載した式4で規定されたVgsから、駆動トランジスタ114の閾値電圧Vthを減じた電圧値を用いて、式5で規定される。式5から、有機EL素子113を発光させるためのドレイン電流idは、駆動トランジスタ114の閾値電圧Vthに依存しない電流となっていることが解る。以上、上述したように、発光画素行を駆動ブロック化することにより、駆動ブロック内では、駆動トランジスタ114の閾値電圧Vth補償が同時に実行される。これにより、当該駆動電流のソース以降の電流経路の制御を駆動ブロック内で同期できる。よって、第1制御線132を駆動ブロック内で共通化できる。また、走査線133k、1~133k、mにおいては、走査/制御線駆動回路14とは個別に接続されているが、閾値電圧補償期間においては、駆動パルスのタイミングが同一である。よって、走査/制御線駆動回路14は、出力するパルス信号の高周波化を抑制することができるので、駆動回路の出力負荷を低減できる。本実施の形態においても、実施の形態1と同様の観点から、特許文献1に記載された、2本の信号線を用いた従来の画像表示装置と比較して、発光デューティをより長く確保することができるという利点がある。よって、発光輝度が十分確保され、かつ、駆動回路の出力負荷が低減された長寿命の画像表示装置を実現することが可能となる。また、2本の信号線を用いた従来の画像表示装置と、本発明のようにブロック駆動を組み合わせた画像表示装置とを同じ発光デューティに設定した場合、本発明の画像表示装置の方が、閾値検出期間を長く確保することが解る。再び、本実施の形態に係る画像表示装置の駆動方法について説明する。一方、時刻t28では、k1番目の駆動ブロックにおける駆動トランジスタ114の閾値電圧補正が開始される。まず、時刻t28の直前では、走査線133k1、1~133k1、mの電圧レベルは全てLOWであり、第1制御線132k1及び第2制御線131k1、1~131k1、mもLOWである。図7aのように、第2制御線131k1、1~131k1、mをLOWとした瞬間から、スイッチングトランジスタ116はオフ状態となる。これにより、有機EL素子113は消光し、k1ブロックにおける発光画素の画素行ごとの発光が終了する。同時に、k1ブロックにおける非発光期間が開始する。次に、時刻t28において、走査/制御線駆動回路14は、走査線133k1、1~133k1、mの電圧レベルを同時にLOWからHIGHに変化させ、スイッチングトランジスタ115をオン状態とする。また、この時、既に第2制御線131k1、1~131k1、mはLOWとなってスイッチングトランジスタ116はオフ状態となっており図8のS21、信号線駆動回路15は、第2信号線152の信号電圧を、輝度信号電圧から基準電圧に変化させている図8のS22。これにより、基準電圧が駆動トランジスタ114のゲートに印加される。次に、時刻t29において、走査/制御線駆動回路14は、第1制御線132k1の電圧レベルをLOWからHIGHに変化させ、一定期間経った後、t30においてLOWに変化させる図8のS23。これにより、電流制御部100の静電保持容量117に発生する電位差を、駆動トランジスタの閾値電圧Vthが検出できる電位差とし、閾値電圧Vthの検出過程への準備が完了する。次に、時刻t31において、走査/制御線駆動回路14は、第2制御線131k1、1~131k1、mの電圧レベルを一斉にLOWからHIGHに変化させてスイッチングトランジスタ116をオン状態とする。これにより、駆動トランジスタ114はオン状態となり、ドレイン-ソース間電流を、静電保持容量117および118へと流す。このとき、静電保持容量117、118及び有機EL素子113には駆動トランジスタ114のゲート-ソース間電圧が保持される。時刻t31~時刻t32の期間、発光画素11Aの回路は定常状態となり、静電保持容量117及び118には駆動トランジスタ114の閾値電圧Vthに相当する電圧が保持される。なお、閾値電圧Vthに相当する電圧を静電保持容量117および118に保持させるために流れる電流は微少であるため、定常状態となるまでには時間を要する。よって、この期間が長いほど、静電保持容量117および118に保持される電圧は安定し、この期間を十分長く確保することにより、高精度な電圧補償が実現される。次に、時刻t32において、走査/制御線駆動回路14は、第2制御線131k1、1~131k1、mの電圧レベルを一斉にHIGHからLOWに変化させる図8のS25。これにより、駆動トランジスタ114への電流供給が停止される。このとき、k1番目の駆動ブロックの全発光画素11Aの有する静電保持容量117及び118には駆動トランジスタ114の閾値電圧Vthに相当する電圧が同時に保持される。次に、時刻t33において、走査/制御線駆動回路14は、走査線133k1、1~133k1、mの電圧レベルを同時にHIGHからLOWに変化させ、スイッチングトランジスタ115をオフ状態とする。以上、時刻t28~時刻t33の期間では、駆動トランジスタ114の閾値電圧Vthの補正が、k1番目の駆動ブロック内において同時に実行されている。次に、時刻t33以降では、走査/制御線駆動回路14は、走査線133k1、1~133k1、mの電圧レベルを、順次、LOW→HIGH→LOWに変化させ、スイッチングトランジスタ115を、発光画素行ごとに順次オン状態とする。また、この時、信号線駆動回路15は、第2信号線152の信号電圧を基準電圧から輝度信号電圧に変化させる図8のS25。これにより、駆動トランジスタ114のゲートに輝度信号電圧が印加される。このとき、静電保持容量117には、この輝度信号電圧に応じた電圧と、先に保持された駆動トランジスタ114の閾値電圧Vthに相当する電圧とが加算された加算電圧が書き込まれる。また、走査/制御線駆動回路14は、走査線133k1、1の電圧レベルが上記LOW→HIGH→LOWと変化した後、つづいて第2制御線131k1、1の電圧レベルをLOWからHIGHへ変化させる。この動作を、順次、発光画素行ごとに繰り返す。以上、時刻t34以降では、補正された輝度信号電圧の書き込み及び発光が、k1番目の駆動ブロック内で発光画素行ごとに、順次実行されている。以上の動作が、表示パネル10内のk2番目の駆動ブロック以降においても順次実行される。図11Bは、本発明の実施の形態2に係る駆動方法により発光した駆動ブロックの状態遷移図である。同図には、ある発光画素列における、駆動ブロックごとの発光期間及び非発光期間が表されている。縦方向は複数の駆動ブロックを、また、横軸は経過時間を示す。ここで、非発光期間とは、上述した閾値電圧補正期間を含む。本発明の実施の形態2に係る画像表示装置の駆動方法によれば、発光期間は、同一駆動ブロック内でも発光画素行ごとに順次設定される。よって、駆動ブロック内においても、行走査方向に対して発光期間が連続的に現れる。以上、実施の形態2においても、スイッチングトランジスタ116及び静電保持容量118が配置された発光画素回路、駆動ブロック化された各発光画素への制御線、走査線及び信号線の配置、及び上記駆動方法により、駆動トランジスタ114の閾値電圧補正期間及びそのタイミングを同一駆動ブロック内で一致させることが可能となる。よって、電流パスを制御する信号を出力する走査/制御線駆動回路14や信号電圧を制御する信号線駆動回路15の負荷が低減する。また、さらに、上記駆動ブロック化及び発光画素列ごとに配置された2本の信号線により、駆動トランジスタ114の閾値電圧補正期間を、全発光画素を書き換える時間である1フレーム期間Tfのなかで大きくとることができる。これは、k番目の駆動ブロックにおいて輝度信号がサンプリングされている期間に、k1番目の駆動ブロックにおいて閾値電圧補正期間が設けられることによるものである。よって、閾値電圧補正期間は、発光画素行ごとに分割されるのではなく、駆動ブロックごと分割される。よって、表示領域が大面積化されるほど、発光デューティを減少させることなく、1フレーム期間に対する相対的な閾値電圧補正期間を長く設定することが可能となる。これにより、高精度に補正された輝度信号電圧に基づいた駆動電流が発光素子に流れ、画像表示品質が向上する。例えば、表示パネル10をN個の駆動ブロックに分割した場合、各発光画素に与えられる閾値補正期間は、最大Tf/Nとなる。実施の形態3本実施の形態における画像表示装置は、マトリクス状に配置された複数の発光画素を有する画像表示装置であって、発光画素列ごとに配置された第1信号線及び第2信号線と、発光画素行ごとに配置された第1制御線とを備え、複数の発光画素は、複数の発光画素行を一単位とした2以上の駆動ブロックを構成し、複数の発光画素のそれぞれは、駆動トランジスタと、二つの端子を備え一方の端子が駆動トランジスタのゲートに接続された第1容量素子と、駆動トランジスタのソースに接続された発光素子と、ソース及びドレインの一方が第1容量素子の他方の端子と接続されソース及びドレインの他方が駆動トランジスタのソースと接続された第3スイッチ素子と、二つの端子を備え一方の端子が第1容量素子の他方の端子と接続され他方の端子が第1制御線と接続された第2容量素子とを備え、kkは自然数番目の駆動ブロックに属する発光画素は、さらに、第1信号線と駆動トランジスタのゲートとの間に挿入された第1スイッチ素子を備え、k1番目の駆動ブロックに属する発光画素は、さらに、第2信号線と駆動トランジスタのゲートとの間に挿入された第2スイッチ素子を備え、第1制御線は、同一駆動ブロックの全発光画素では共通化されている。これにより、駆動トランジスタの閾値電圧補正期間及び発光期間を駆動ブロック内で一致させることが可能となる。よって、駆動回路の回路規模を小さくすることができる。また、閾値電圧補正期間を1フレーム期間に対して大きくとることができるので、画像表示品質が向上する。以下、本発明の実施の形態について、図面を参照しながら説明する。本実施の形態に係る画像表示装置の電気的な構成は、発光画素の回路構成を除き、図1に記載された構成と同様である。つまり、本実施の形態に係る画像表示装置は、表示パネル10と、タイミング制御回路20と、電圧制御回路30とを備える。表示パネル10は、後述する複数の発光画素21A及び21Bと、信号線群12と制御線群13と走査/制御線駆動回路14と、信号線駆動回路15とを備える。以下、実施の形態1及び2と重複する構成については、説明を省略し、発光画素21A及び21Bに関連する構成のみ説明を行う。発光画素21A及び21Bは、表示パネル10上に、マトリクス状に配置されている。ここで、発光画素21A及び21Bは、複数の発光画素行を一駆動ブロックとする2以上の駆動ブロックを構成している。発光画素21Aは、奇数番目の駆動ブロックを構成し、また、発光画素21Bは偶数番目の駆動ブロックを構成する。図12Aは、本発明の実施の形態3に係る画像表示装置における奇数駆動ブロックの発光画素の具体的な回路構成図であり、図12Bは、本発明の実施の形態3に係る画像表示装置における偶数駆動ブロックの発光画素の具体的な回路構成図である。図12A及び図12Bに記載された電流制御部200は、実施の形態1における図2A及び図2Bに記載された電流制御部100と比較して、静電保持容量217、218、及びスイッチングトランジスタ216が電流制御部200の構成要素として具体化されている点が異なる。以下、図2A及び図2Bに記載された画像表示装置の構成と重複する点は説明を省略する。図12A及び図12Bにおいて、有機EL素子213は、例えば、カソードが負電源線である電源線112に接続されアノードが駆動トランジスタ214のソースに接続された発光素子であり、駆動トランジスタ214の駆動電流が流れることにより発光する。駆動トランジスタ214は、ドレインが電源線に接続され、ソースが有機EL素子213のアノードに接続された駆動トランジスタである。駆動トランジスタ214は、信号電圧に対応してゲート-ソース間に印加された電圧をソース-ドレイン間電流に変換する。そして、このソース-ドレイン間電流を駆動電流として有機EL素子213に供給する。スイッチングトランジスタ215は、ゲートが走査線233に接続され、ソース及びドレインの一方が駆動トランジスタ214のゲートに接続され、ソース及びドレインの他方が第1信号線もしくは第2信号線に接続されており、1フレーム期間内に基準電圧及び信号電圧を画素内ノードに印加する機能を有する。スイッチングトランジスタ216は、ゲートが第2制御線231に接続され、ソース及びドレインの一方が静電保持容量217の他方の端子に接続され、ソース及びドレインの他方が駆動トランジスタ214のソースに接続されている。スイッチングトランジスタ216は、信号線からの信号電圧書き込み期間においてはオフ状態となることにより、静電保持容量217に正確な信号電圧に対応した電圧を保持させる機能を有する。一方、閾値電圧検出期間及び発光期間においてはオン状態となることにより、駆動トランジスタ214のソースを静電保持容量217及び218に接続し、正確に静電保持容量217に閾値電圧と信号電圧に対応した電荷を保持させ、駆動トランジスタ214が静電保持容量217に保持された電圧を反映した駆動電流を発光素子に供給させる機能を有する。静電保持容量217は、一方の端子が駆動トランジスタ214のゲートに接続され、他方の端子が静電保持容量218の一方の端子に接続された第1容量素子である。静電保持容量217は、第1信号線251または第2信号線252から供給された信号電圧と駆動トランジスタ214の閾値電圧に対応した電荷を保持し、例えば、スイッチングトランジスタ215がオフ状態となった後に、駆動トランジスタ214から有機EL素子213へ供給する信号電流を制御する機能を有する。静電保持容量218は、静電保持容量217の他方の端子と第1制御線232との間に接続された第2容量素子である。静電保持容量218は、まず、スイッチングトランジスタ216の導通により、定常状態において駆動トランジスタ214のソース電位を記憶し、輝度信号電圧がスイッチングトランジスタ215から印加された際に、第1信号線もしくは第2信号線における輝度信号電圧の基準電圧に対する電圧差が、静電保持容量217に印加される電圧を決定する機能を有する。なお定常状態でのソース電位とは駆動トランジスタ214の閾値電圧である。その後、上記信号電圧の保持から信号電圧書き込みまでのタイミングが発光画素行ごとに異なっても、静電保持容量217の他方の端子の電位が静電保持容量218により確定されるので静電保持容量217の一方の端子の電位も確定され、駆動トランジスタ214のゲート電圧が確定される。一方、駆動トランジスタ214のソース電位は既に定常状態であるので、静電保持容量218は、結果的に駆動トランジスタ214のソース電位を保持する機能をも有する。第2制御線231は、走査/制御線駆動回路14に接続され、発光画素21A及び21Bを含む画素行に属する各発光画素に接続されている。これにより、第2制御線231は、駆動トランジスタ214のソースと静電保持容量217及び静電保持容量218間のノードとを導通または非導通とする状態を発生する機能を有する。第1制御線232は、走査/制御線駆動回路14に接続され、発光画素21A及び21Bを含む画素行に属する各発光画素に接続されている。これにより、第1制御線232は、電圧レベルを切り換えることにより、駆動トランジスタ214の閾値電圧を検出する環境を整える機能を有する。走査線233は、発光画素21A及び21Bを含む画素行に属する各発光画素へ輝度信号電圧または基準電圧である信号電圧を書き込むタイミングを供給する機能を有する。第1信号線251及び第2信号線252は、信号線駆動回路15に接続され、それぞれ、発光画素21A及び21Bを含む画素列に属する各発光画素へ接続され、駆動TFTの閾値電圧を検出するための基準電圧と、発光強度を決定する信号電圧とを供給する機能を有する。なお、図12A~図12Bには記載されていないが、電源線110及び112は、それぞれ、他の発光画素にも接続されており電圧源に接続されている。次に、第2制御線231、第1制御線232、走査線233、第1信号線251及び第2信号線252の発光画素間における接続関係について説明する。図13は、本発明の実施の形態3に係る画像表示装置の有する表示パネルの一部を示す回路構成図である。同図には、2つの隣接する駆動ブロック及び各制御線、各走査線及び各信号線が記載されている。図面及び以下の説明では、各制御線、各走査線及び各信号線を符号ブロック番号、当該ブロックにおける行番号または符号ブロック番号で表している。前述したように、駆動ブロックとは、複数の発光画素行で構成され、表示パネル10の中には2以上の駆動ブロックが存在する。例えば、図13に記載された各駆動ブロックは、m行の発光画素行で構成されている。図13の上段に記載されたk番目の駆動ブロックでは、第2制御線231k、1~231k、mが当該駆動ブロック内の発光画素行ごとに配置されており、各発光画素21Aの有するスイッチングトランジスタ216のゲートに個別に接続されている。また、第1制御線232kが当該駆動ブロック内の全発光画素21Aの有する静電保持容量218に共通して接続されている。一方、走査線233k、1~走査線233k、mは、それぞれ、発光画素行ごとに個別に接続されている。また、図13の下段に記載されたk1番目の駆動ブロックでも、k番目の駆動ブロックと同様の接続がなされている。ただし、k番目の駆動ブロックに接続された第1制御線232kとk1番目の駆動ブロックに接続された第1制御線232k1とは、異なる制御線であり、走査/制御線駆動回路14から個別の制御信号が出力される。また、k番目の駆動ブロックでは、第1信号線251が当該駆動ブロック内の全発光画素21Aの有するスイッチングトランジスタ215のソース及びドレインの他方に接続されている。一方、k1番目の駆動ブロックでは、第2信号線252が当該駆動ブロック内の全発光画素21Bの有するスイッチングトランジスタ215のソース及びドレインの他方に接続されている。上記駆動ブロック化により、Vth検出回路を制御する第1制御線232の本数が削減される。よって、これらの制御線に駆動信号を出力する走査/制御線駆動回路14の回路規模が低減する。またVthの検出時間を長く確保することができ、Vthの検出精度が高くなり、結果表示品位が向上する。次に、本実施の形態に係る画像表示装置の駆動方法について図14Aを用いて説明する。なお、ここでは、図12A及び図12Bに記載された具体的回路構成を有する画像表示装置についての駆動方法を詳細に説明する。図14Aは、本発明の実施の形態3に係る画像表示装置の駆動方法の動作タイミングチャートである。同図において、横軸は時間を表している。また縦方向には、上から順に、k番目の駆動ブロックの走査線233k、1、233k、2及び233k、m、第2制御線231k、1、231k、2及び231k、m、第1制御線232k及び第1信号線251に発生する電圧の波形図が示されている。また、これらに続き、k1番目の駆動ブロックの走査線233k1、1、233k1、2及び233k1、m、第2制御線231k1、1、231k1、2及び231k1、m、第1制御線232k1及び第2信号線252に発生する電圧の波形図が示されている。また、図15は、本発明の実施の形態3に係る画像表示装置の有する発光画素の状態遷移図である。また、図16は、本発明の実施の形態3に係る画像表示装置の動作フローチャートである。まず、時刻t40において、走査線233k、1の電圧レベルをHIGHに変化させ、第1信号線251から基準電圧を、駆動トランジスタ214のゲートに印加する図16のS31。このとき、図15aに示すように、基準電圧は、例えば0Vである。また、時刻t40の直前においては発光モードであったので、この定常状態における駆動トランジスタ214のソース電位Vsを、VELとする。これと、第2制御線231k、1の電圧レベルがHIGH状態によりスイッチングトランジスタ216が導通状態であることから、Vgs=-VEL<VTTFTとなり、駆動トランジスタ214はオフ状態へと変化する。その後、時刻t41において、走査線233k、1の電圧レベルをLOWに変化させ、以下、kブロック内において第1信号線251を基準電圧に維持したまま、走査線233の電圧レベルを、画素行順にLOW→HIGH→LOWとすることにより、有機EL素子213は画素行順に消光する。つまり、kブロックにおける発光画素の発光が画素行順に終了する。同時に、kブロックにおける非発光期間が画素行順に開始する。次に、時刻t42において、走査/制御線駆動回路14は、第1制御線232kの電圧レベルをLOWからHIGHに変化させ、一定期間経った後、LOWに変化させる図16のS32。また、このとき、第2制御線231k、1~231k、mの電圧レベルはHIGHに維持されている。ここで、スイッチングトランジスタ215がオフ状態で、第1制御線232kをΔVreset>0だけ変化させ、静電保持容量218の静電容量値をC2、有機EL素子213の静電容量及び閾値電圧を、それぞれCEL及びVTELとする。このとき、第1制御線232kの電圧レベルをHIGHにした瞬間、駆動トランジスタ214のソース電極SMの電位Vsは、C2とCELとで分配される電圧と、VTELとの和となり、式11となる。その後、図15bに示すように、有機EL素子213の自己放電がなされることにより、上記Vsは、定常状態では、VTELに漸近していく。次に、時刻t43において、走査/制御線駆動回路14は、走査線233k、1~233k、mの電圧レベルを一斉にHIGHに変化させる。続いて、走査/制御線駆動回路14が第1制御線232kの電圧レベルをHIGHからLOWに変化させることにより、Vsがバイアスされ、式12となる。この第1制御線232kのHIGHからLOWへの変化により、駆動トランジスタ214のゲートソース間電圧であるVgsには、駆動トランジスタ214の閾値電圧Vthよりも大きな電圧を発生させている。つまり、静電保持容量217に発生する電位差を駆動トランジスタの閾値電圧が検出できる電位差とし、閾値電圧の検出過程への準備が完了する。これと同時に、図15cに示すように、駆動トランジスタ214はオン状態となり、ドレイン-ソース間電流を、静電保持容量217、218及び有機EL素子213へと流す。このとき、式2で規定されたVsは、-Vthに漸近していく。これにより、静電保持容量217、218には駆動トランジスタ214のVthが記録される。なお、このとき、有機EL素子213へ流れる電流は、アノード電極電位が-Vthよりも低電位であり、カソード電位が0Vであるので有機EL素子213は逆バイアス状態となっているため、有機EL素子213を発光させるための電流とはならない。時刻t43~時刻t44の期間、発光画素21Aの回路は定常状態となり、静電保持容量217および218には駆動トランジスタ214の閾値電圧Vthに相当する電圧が保持される。なお、閾値電圧Vthに相当する電圧を静電保持容量217および218に保持させるために流れる電流は微少であるため、定常状態となるまでには時間を要する。よって、この期間が長いほど、静電保持容量217に保持される電圧は安定し、この期間を十分長く確保することにより、高精度な電圧補償が実現される。次に、時刻t44において、走査/制御線駆動回路14は、走査線233k、1~233k、mの電圧レベルを、一斉にHIGHからLOWに変化させる図16のS33。これにより、静電保持容量217、218への駆動トランジスタ214のVthの記録が完了する。このとき、k番目の駆動ブロックの全発光画素21Aの有する静電保持容量217及び218には駆動トランジスタ214の閾値電圧Vthに相当する電圧が同時に保持される。なお、時刻t44の直前において、第2制御線231k、1~231k、mも一斉にLOWレベルとされており、スイッチングトランジスタ216はオフ状態となっている。これによりVth検出後の駆動トランジスタ214のリーク電流が静電保持容量217、218へ流れ込み、静電保持容量217、218に記録された駆動トランジスタ214の閾値電圧Vthの値がずれることを抑制している。以上、時刻t43~時刻t44の期間では、駆動トランジスタ214の閾値電圧Vthの補正が、k番目の駆動ブロック内において同時に実行されている。次に、時刻t44以降の期間において、走査/制御線駆動回路14は、走査線233k、1~233k、mの電圧レベルを、順次、LOW→HIGH→LOWに変化させ、スイッチングトランジスタ215を、発光画素行ごとに順次オン状態とする。また、この時、信号線駆動回路15は、第1信号線251の信号電圧を各画素の輝度値に応じた輝度信号電圧Vdataに変化させる図16のS34。これにより、図15dに示すように、駆動トランジスタ214のゲートに輝度信号電圧Vdataが印加される。このとき、静電保持容量217及び218の接点Mにおける電位VMは、VdataがC1及びC2で分配された電圧と、時刻t44におけるVs電位である-Vthとの和となり、式13となる。つまり、静電保持容量217に保持される電位差VgMは、Vdataと上記式13で規定された電位との差分であり、式14となる。つまり、静電保持容量217には、この輝度信号電圧Vdataに応じた電圧と、先に保持された駆動トランジスタ214の閾値電圧Vthに相当する電圧とが加算された加算電圧が書き込まれる。また、時刻t46以降の期間において、走査/制御線駆動回路14は、第2制御線231k、1~231k、mの電圧レベルを、順次、LOW→HIGHに変化させ、スイッチングトランジスタ216を、発光画素行ごとに順次オン状態とする図16のS35。これにより、駆動トランジスタ214のゲート-ソース間に式13で示された電圧が印加され、図15eに示されたドレイン電流が流れることにより、閾値補正された信号電圧に対応した発光が、画素行ごとになされる。以上、時刻t46以降の期間では、補正された輝度信号電圧の書き込み及び発光、k番目の駆動ブロック内で発光画素行ごとに、順次実行されている。ここで、駆動トランジスタ214を流れるドレイン電流idは、式14で規定されたVgMから、駆動トランジスタ214の閾値電圧Vthを減じた電圧値を用いて、式15と表される。ここで、βは移動度に関する特性パラメータである。式15から、有機EL素子213を発光させるためのドレイン電流idは、駆動トランジスタ214の閾値電圧Vthに依存せず、さらに有機EL素子213の容量成分に関係しない電流となっていることが解る。以上、上述したように、発光画素行を駆動ブロック化することにより、駆動ブロック内では、駆動トランジスタ214の閾値電圧Vth補償が同時に実行される。これにより、当該駆動電流のソース以降の電流経路の制御を駆動ブロック内で同期できる。よって、第1制御線232を駆動ブロック内で共通化できる。また、走査線233k、1~233k、mにおいては、走査/制御線駆動回路14とは個別に接続されているが、閾値電圧補償期間においては、駆動パルスのタイミングが同一である。よって、走査/制御線駆動回路14は、出力するパルス信号の高周波化を抑制することができるので、駆動回路の出力負荷を低減できる。本実施の形態においても、実施の形態1と同様の観点から、特許文献1に記載された、2本の信号線を用いた従来の画像表示装置と比較して、発光デューティをより長く確保することができるという利点がある。よって、発光輝度が十分確保され、かつ、駆動回路の出力負荷が低減された長寿命の画像表示装置を実現することが可能となる。また、2本の信号線を用いた従来の画像表示装置と、本発明のようにブロック駆動を組み合わせた画像表示装置とを同じ発光デューティに設定した場合、本発明の画像表示装置の方が、閾値検出期間を長く確保することが解る。再び、本実施の形態に係る画像表示装置の駆動方法について説明する。一方、時刻t50では、k1番目の駆動ブロックにおける駆動トランジスタ214の閾値電圧補正が開始される。まず、時刻t50において、走査線233k1、1の電圧レベルをHIGHに変化させ、第2信号線252から基準電圧を、駆動トランジスタ214のゲートに印加する図16のS41。その後、時刻t51において、走査線233k1、1の電圧レベルをLOWに変化させ、以下、k1ブロック内において第2信号線252を基準電圧に維持したまま、走査線233の電圧レベルを、画素行順にLOW→HIGH→LOWとすることにより、有機EL素子213は画素行順に消光する。つまり、k1ブロックにおける発光画素の発光が画素行順に終了する。同時に、k1ブロックにおける非発光期間が画素行順に開始する。次に、時刻t52において、走査/制御線駆動回路14は、第1制御線232k1の電圧レベルをLOWからHIGHに変化させ、一定期間経った後、LOWに変化させる図16のS42。また、このとき、第2制御線231k1、1~231k1、mの電圧レベルはHIGHに維持されている。次に、時刻t53において、走査/制御線駆動回路14は、走査線233k1、1~233k1、mの電圧レベルを一斉にHIGHに変化させる。続いて、走査/制御線駆動回路14が第1制御線232k1の電圧レベルをHIGHからLOWに変化させることにより、Vsがバイアスされる。この第1制御線232kのHIGHからLOWへの変化により、駆動トランジスタ214のゲートソース間電圧であるVgsには、駆動トランジスタ214の閾値電圧Vthよりも大きな電圧を発生させている。つまり、静電保持容量217に発生する電位差を駆動トランジスタの閾値電圧が検出できる電位差とし、閾値電圧の検出過程への準備が完了する。これと同時に、図15cに示すように、駆動トランジスタ214はオン状態となり、ドレイン-ソース間電流を、静電保持容量217、218及び有機EL素子213へと流す。このとき、Vsは、-Vthに漸近していく。これにより、静電保持容量217、218には駆動トランジスタ214のVthが記録される。なお、このとき、有機EL素子213へ流れる電流は、アノード電極電位が-Vthよりも低電位であり、カソード電位が0Vであるので有機EL素子213は逆バイアス状態となっているため、有機EL素子213を発光させるための電流とはならない。時刻t53~時刻t54の期間、発光画素21Aの回路は定常状態となり、静電保持容量217および218には駆動トランジスタ214の閾値電圧Vthに相当する電圧が保持される。なお、閾値電圧Vthに相当する電圧を静電保持容量217および218に保持させるために流れる電流は微少であるため、定常状態となるまでには時間を要する。よって、この期間が長いほど、静電保持容量217に保持される電圧は安定し、この期間を十分長く確保することにより、高精度な電圧補償が実現される。次に、時刻t54において、走査/制御線駆動回路14は、走査線233k1、1~233k1、mの電圧レベルを、一斉にHIGHからLOWに変化させる図16のS43。これにより、静電保持容量217、218への駆動トランジスタ214のVthの記録が完了する。このとき、k1番目の駆動ブロックの全発光画素21Bの有する静電保持容量217及び218には駆動トランジスタ214の閾値電圧Vthに相当する電圧が同時に保持される。なお、時刻t44の直前において、第2制御線231k1、1~231k1、mも一斉にLOWレベルとされており、スイッチングトランジスタ216はオフ状態となっている。これによりVth検出後の駆動トランジスタ214のリーク電流が静電保持容量217、218へ流れ込み、静電保持容量217、218に記録された駆動トランジスタ214の閾値電圧Vthの値がずれることを抑制している。以上、時刻t53~時刻t54の期間では、駆動トランジスタ214の閾値電圧Vthの補正が、k1番目の駆動ブロック内において同時に実行されている。次に、時刻t54以降の期間において、走査/制御線駆動回路14は、走査線233k1、1~233k1、mの電圧レベルを、順次、LOW→HIGH→LOWに変化させ、スイッチングトランジスタ215を、発光画素行ごとに順次オン状態とする。また、この時、信号線駆動回路15は、第2信号線252の信号電圧を各画素の輝度値に応じた輝度信号電圧Vdataに変化させる図16のS44。これにより、図15dに示すように、駆動トランジスタ214のゲートに輝度信号電圧Vdataが印加される。ここで、静電保持容量217には、この輝度信号電圧Vdataに応じた電圧と、先に保持された駆動トランジスタ214の閾値電圧Vthに相当する電圧とが加算された加算電圧が書き込まれる。また、時刻t56以降の期間において、走査/制御線駆動回路14は、第2制御線231k1、1~231k1、mの電圧レベルを、順次、LOW→HIGHに変化させ、スイッチングトランジスタ216を、発光画素行ごとに順次オン状態とする図16のS45。これにより、駆動トランジスタ214のゲート-ソース間に式13で示された電圧が印加され、図15eに示されたドレイン電流が流れることにより、閾値補正された信号電圧に対応した発光が、画素行ごとになされる。以上、時刻t56以降の期間では、補正された輝度信号電圧の書き込み及び発光、k1番目の駆動ブロック内で発光画素行ごとに、順次実行されている。以上の動作が、表示パネル10内のk2番目の駆動ブロック以降においても順次実行される。図14Bは、本発明の実施の形態3に係る駆動方法により発光した駆動ブロックの状態遷移図である。同図には、ある発光画素列における、駆動ブロックごとの発光期間及び非発光期間が表されている。縦方向は複数の駆動ブロックを、また、横軸は経過時間を示す。ここで、非発光期間とは、上述した閾値電圧補正期間を含む。本発明の実施の形態3に係る画像表示装置の駆動方法によれば、発光期間は、同一駆動ブロック内でも発光画素行ごとに順次設定される。よって、駆動ブロック内においても、行走査方向に対して発光期間が連続的に現れる。以上、実施の形態3においても、スイッチングトランジスタ216及び静電保持容量218が配置された発光画素回路、駆動ブロック化された各発光画素への制御線、走査線及び信号線の配置、及び上記駆動方法により、駆動トランジスタ214の閾値電圧補正期間及びそのタイミングを同一駆動ブロック内で一致させることが可能となる。よって、電流パスを制御する信号を出力する走査/制御線駆動回路14や信号電圧を制御する信号線駆動回路15の負荷が低減する。また、さらに、上記駆動ブロック化及び発光画素列ごとに配置された2本の信号線により、駆動トランジスタ214の閾値電圧補正期間を、全発光画素を書き換える時間である1フレーム期間Tfのなかで大きくとることができる。これは、k番目の駆動ブロックにおいて輝度信号がサンプリングされている期間に、k1番目の駆動ブロックにおいて閾値電圧補正期間が設けられることによるものである。よって、閾値電圧補正期間は、発光画素行ごとに分割されるのではなく、駆動ブロックごとに分割される。よって、表示領域が大面積化されるほど、発光デューティを減少させることなく、1フレーム期間に対する相対的な閾値電圧補正期間を長く設定することが可能となる。これにより、高精度に補正された輝度信号電圧に基づいた駆動電流が発光素子に流れ、画像表示品質が向上する。例えば、表示パネル10をN個の駆動ブロックに分割した場合、各発光画素に与えられる閾値補正期間は、最大Tf/Nとなる。以上、実施の形態1~3について説明したが、本発明に係る画像表示装置は、上述した実施の形態に限定されるものではない。実施の形態1~3における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態1~3に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る画像表示装置を内蔵した各種機器も本発明に含まれる。なお、以上述べた実施の形態では、スイッチングトランジスタのゲートの電圧レベルがHIGHの場合にオン状態になるn型トランジスタとして記述しているが、これらをp型トランジスタで形成し、走査線の極性を反転させた画像表示装置でも、上述した各実施の形態と同様の効果を奏する。また、以上に述べた実施の形態では、有機EL素子はカソード側を他の画素と共通化して接続されているが、アノード側を共通化して、カソード側を画素回路と接続した画像表示装置でも、上述した各実施の形態と同様の効果を奏する。また、例えば、本発明に係る画像表示装置は、図17に記載されたような薄型フラットTVに内蔵される。本発明に係る画像表示装置が内蔵されることにより、映像信号を反映した高精度な画像表示が可能な薄型フラットTVが実現される。