"画像処理装置であって、メモリと、前記メモリに接続されたバスラインと、前記バスラインに接続された複数の画像処理ユニットを備え、前記複数の画像処理ユニットの各々は、画像処理回路と画像処理回路のタイミングを規定するタイミングジェネレータと、前記メモリからデータを読み出すためのリードポインタと、前記メモリにデータを書き込むためのライトポインタと、前記画像処理ユニットによる前記メモリへのアクセスモードは、FIFOFirstInFirstOutモードを含み、前記FIFOモードにおいて、予め定められた矩形領域が前記メモリに確保され、前記複数の画像処理ユニットのうちの第1の画像処理ユニットの前記ライトポインタと、前記複数の画像処理ユニットのうちの第2の画像処理ユニットの前記リードポインタとは、前記矩形領域にリング状にアクセスすることにより、FIFO領域を形成する、画像処理装置。前記アクセスモードは、フレームモードをさらに含み、前記フレームモードにおいて、前記画像処理ユニットは、前記メモリに確保される矩形領域に書き込まれるデータに基づく画像を一つの画像として読み出すように構成されている、請求項1に記載の画像処理装置。各前記画像処理ユニットは、信号の入力ソースを切り換えるためのセレクタと、前記セレクタからの出力と、当該画像処理ユニットの前記ライトポインタの値とを比較するための比較器とをさらに含み、前記FIFO領域においてデータが書き込まれた領域として、前記第1の画像処理ユニットの前記ライトポインタの値と、前記第2の画像処理ユニットの前記リードポインタの値とによって定まる領域が、予め設定されたサイズを上回る場合に、前記第2の画像処理ユニットのリードポインタは、前記FIFO領域に格納されているデータを読み出すように構成されている、請求項1または2に記載の画像処理装置。各前記画像処理ユニットは、信号の入力ソースを切り換えるためのセレクタと、前記セレクタからの出力と、当該画像処理ユニットの前記ライトポインタの値とを比較するための比較器とをさらに含み、前記第1の画像処理ユニットの前記ライトポインタの値と、前記第2の画像処理ユニットの前記リードポインタの値とによって定まる前記FIFO領域の中の空白領域が、予め設定されたサイズを上回る場合に、前記第1の画像処理ユニットのライトポインタは前記空白領域にデータを書き込むように構成されている、請求項1~3のいずれかに記載の画像処理装置。請求項1~4のいずれかに記載の画像処理装置を備える、画像表示端末。従来、画像処理ハードウェアを複数使って、順次画像処理を行なわせる場合、1RAMRandomAccessMemory上に1面分の画像データを用意⇒1つの画像処理用のハードウェアを起動⇒結果をRAM上に1面分保存、という処理を、処理ごとに行なう必要がある。あるいは、2画像処理用のハードウェアを縦列接続し、入力側から画像を入力し、出力側から画像を取り出す、という手法しかなかった。前者の場合、画像処理を行なうたびに、テンポラリのフレームバッファが複数必要となり、多数の画像処理を施す場合、大量のRAMが必要となる。後者の場合、各ハードウェアを物理的に接続する必要があり、この場合、接続されるハードウェア間のインターフェイスを合わせる必要がある。特に、各ハードウェアが同じドットクロック、同じHブランク、同じVブランク、同じフレームレートを共有する必要があるため、それぞれの画像処理用のハードウェアの遅い方のインターフェイスに合わせる必要がある。そのため、処理速度が低下する場合もあった。また、必要に応じて画像処理の順序を交換したり、ある画像処理の有無を選択したり、柔軟に処理を変更するのが困難であった。そこで、画像処理に用いられるメモリの増加を抑制することが必要とされ、さらに、画像処理用の複数のハードウェアを容易にインターフェイス接続するための技術や、コンテンツの種類その他必要に応じて画像処理の順序の変更や、画像処理の有無の選択等、画像処理の内容を容易に変更するための技術が必要とされている。本発明は、上述のような問題点を解決するためになされたものであって、その目的は、画像処理のためのメモリの増加が抑制される端末を提供することである。他の目的は、画像処理用の複数のハードウェアが容易にインターフェイス接続できる端末を提供することである。さらに他の目的は、画像処理の内容を容易に変更できる端末を提供することである。一実施の形態に従う画像処理装置は、メモリと、メモリに接続されたバスラインと、バスラインに接続された複数の画像処理ユニットを備える。複数の画像処理ユニットの各々は、画像処理回路と、画像処理回路のタイミングを規定するタイミングジェネレータと、メモリからデータを読み出すためのリードポインタと、メモリにデータを書き込むためのライトポインタとを含む。画像処理ユニットによるメモリへのアクセスモードは、FIFOFirstInFirstOutモードを含む。FIFOモードにおいて、予め定められた矩形領域がメモリに確保される。複数の画像処理ユニットのうちの第1の画像処理ユニットのライトポインタと、複数の画像処理ユニットのうちの第2の画像処理ユニットのリードポインタとは、矩形領域にリング状にアクセスすることにより、FIFO領域を形成する。好ましくは、アクセスモードは、フレームモードをさらに含む。フレームモードにおいて、画像処理ユニットは、メモリに確保される矩形領域に書き込まれるデータに基づく画像を一つの画像として読み出すように構成されている。好ましくは、各画像処理ユニットは、信号の入力ソースを切り換えるためのセレクタと、セレクタからの出力と、当該画像処理ユニットのライトポインタの値とを比較するための比較器とをさらに含む。FIFO領域においてデータが書き込まれた領域として、第1の画像処理ユニットのライトポインタの値と、第2の画像処理ユニットのリードポインタの値とによって定まる領域が、予め設定されたサイズを上回る場合に、第2の画像処理ユニットのリードポインタは、FIFO領域に格納されているデータを読み出すように構成されている。好ましくは、各画像処理ユニットは、信号の入力ソースを切り換えるためのセレクタと、セレクタからの出力と、当該画像処理ユニットのライトポインタの値とを比較するための比較器とをさらに含む。第1の画像処理ユニットのライトポインタの値と、第2の画像処理ユニットのリードポインタの値とによって定まるFIFO領域の中の空白領域が、予め設定されたサイズを上回る場合に、第1の画像処理ユニットのライトポインタは空白領域にデータを書き込むように構成されている。他の実施の形態に従うと、上記のいずれかに記載の画像処理装置を備える画像表示端末が提供される。この発明の上記および他の目的、特徴、局面および利点は、添付の図面と関連して理解され、この発明に関する次の詳細な説明から明らかとなるであろう。以下、図面を参照しつつ、本発明の実施の形態について説明する。以下の説明では、同一の部品には同一の符号を付してある。それらの名称および機能も同じである。したがって、それらについての詳細な説明は繰り返さない。[技術思想]まず、本発明の実施の形態に係る技術思想について説明する。本実施の形態においては、以下の点が考慮される。1各画像処理回路の画像入出力インターフェース部には、共通のバスマスタが接続される。バスマスタには、アクセスモードとして、FIFOFirstin,Firstoutモードとフレームモードとを有する。これにより、新たな画像処理回路を用いることなく既存の画像処理回路を利用することができる。2FIFOモードでは、ライトポインタおよびリードポインタが、メモリ上の矩形領域をリング状にアクセスして、仮想的にFIFO領域を形成する。これにより、必要なメモリ容量が低減されるのでメモリについてのコストを削減できる。また、相互に接続されている画像処理回路その他の処理ブロック前後の各処理ブロックのクロック速度、H/V水平/垂直ブランク、レイテンシ等が吸収され、各ブロック間の制約が吸収され、拡大縮小等の速度差のある処理も間に挟むこともできる。3フレームモードでは、メモリ上の矩形領域が1つの画像として読出回路によってアクセスされる。以下、このようなアクセスをラスタアクセスともいう。これにより、ダブルバッファ、トリプルバッファのように複数フレーム分のバッファを用いた構成も可能になる。非同期に生成される画像に対する処理や、回転を伴う画像処理であっても、ティアリングを発生させることなく画像の表示処理が実行できる。また、処理フレームレートの異なる処理間にたとえば、画像処理回路その他の画像処理単位間にフレームをおくことにより、最適な処理速度で動作させることができるため、省電力化が図れる。4一方、各バスマスタ間では、それぞれのリードポインタおよびライトポインタは、互いを監視し合えるように、バスマスタ同士の接続を変更できる。たとえば、バスマスタが4つ用いられる場合、1番目のバスマスタと2番目のバスマスタと3番目のバスマスタと4番目のバスマスタが接続されている構成を、1番目と3番目のバスマスタが接続される構成に変更できる。これにより、必要に応じて画像処理の順序を交換したり、ある画像処理の有無を選択したり、柔軟に処理を変更することができる。5すべてのバスマスタは、同一メモリに接続される。それぞれのバスマスタがアクセスするアドレス、画像横幅、領域の縦幅等を任意に設定できる。これにより、画像処理接続の変更をしても、1つのメモリを効率よく活用する事ができる。各バスマスタは、ローカルタイミングジェネレータLocalTimingGenerator:LTGと読出ダイレクトメモリアクセス回路リードDMA、LAY回路ともいう。と書込ダイレクトメモリアクセス回路ライトDMA、WRC回路ともいう。と、ポインタ比較器とを備える。当該バスマスタは、予め設定された矩形領域としての動作タイミング信号を他のサブブロックに与える。LAY回路は、LTGからのタイミング信号に間に合うようにメモリからデータを読み出して、読み出したデータを画像処理回路へ供給する。その時、ライン方向のカウンタリードポインタ:RPともいう。を設定された矩形領域の中でリング状に移動する。WRC回路は、画像処理回路から出力されるデータをメモリへ格納する。この時、ライン方向のカウンタライトポインタ:WPともいう。は、設定された矩形領域の中でリング状に移動する。画像処理単位画像処理回路バスマスタは、他の画像処理単位のカウンタRPとカウンタWPを参照するように、選択的に接続可能である。比較器は、当該画像処理単位の前段の画像処理単位におけるカウンタWPと当該画像処理単位のカウンタRPとを比較する。これらのカウンタの差が、設定値RDIST:読み出し間隔より小さくなれば、LTGのライン繰り上げ動作を止める。一方、比較器は、当該画像処理単位の後段の画像処理単位におけるカウンタRPと当該画像処理単位のWPとを比較する。これらのカウンタの差が、設定値WDISTより小さくなれば、LTGのライン繰り上げ動作を止める。このような構成により、前後の画像処理単位の間に、仮想的にFIFO領域が形成される。データが、RDISTライン以上に溜まっていれば、LAY回路は、読出動作を行なう。予め定められたWDISTライン以上の空きがあれば、WRC回路は、書込動作を行なう。読出側および書込側のいずれかが条件を満たさない時、当該画像処理単位は、動作を一時的に止め、前後の画像処理単位の処理を待ち、互いに連携して動作描画、3次元表示処理等を進めることができる。RDISTの監視およびWDISTの監視は、それぞれON/OFF監視を実行または停止することができる。もし読出側に1面分の画像データが既に存在する場合には、RDISTの監視をOFFにすることにより、読出側の処理を待つことなく処理できる。また、書込側に処理後の1面の画像を保存したい場合には、WDISTの監視をOFFすることにより書込側の処理を待つことなく、1面の画像を保存するための処理が実行できる。また、他の局面において、レイヤ合成等を行なうための、複数のLAY回路と1つのWRC回路とを有する画像処理単位や、2次元用の画像データから3次元用の画像データに変換する処理等を行なうための、1つのLAY回路と複数のWRC回路とを有する画像処理単位や、画像をメモリへ入力するための、LAY回路を持たず1つ以上のWRC回路を有する画像処理単位や、画像を表示装置へ出力するための、1つ以上のLAY回路を有しWRCを持たない画像処理単位も構成可能である。[ハードウェア構成]図1を参照して、本発明の実施の形態に係る端末10について説明する。図1は、端末10のハードウェア構成を表わすブロック図である。ある局面において、端末10は、画像を表示する機能を有する携帯電話機、スマートフォン、PDAPersonalDigitalAssistant、タブレット型コンピュータ等として実現されるがこれらに限られない。少なくとも画像を表示可能な端末であればよい。端末10は、アンテナ11,14,16と、通信部12と、ベースバンド部13と、無線通信部15と、チューナ26と、CPUCentralProcessingUnit21と、SDRAMSynchronousDynamicRandomAccessMemory17と、フラッシュメモリ18と、キー19と、センサ20と、カメラセンサ22と、カメラISPImageSignalProcessor23と、LCDLiquidCrystalDisplay24と、LCDコントローラ25を備える。アンテナ11と通信部12とベースバンド部13とは、通信事業者によって提供される通信回線を用いて通信する。アンテナ14と無線通信部15とは、無線LANLocalAreaNetwork、Bluetoothその他の通信機能を実現する。他の局面において、端末10は、複数のGPSGlobalPositioningSystem衛星の各々から送信される信号を受信して位置情報を算出するための回路を有してもよい。アンテナ16とチューナ26とは、ワンセグ放送その他のデジタルテレビ放送、または、ラジオ放送を受信し、選局によって取得された信号をCPU21に送信する。SDRAM17は、CPU21によって生成されたデータ、CPU21に与えられたデータを保持する。フラッシュメモリ18は、CPU21によって生成されたデータ、CPU21に対して与えられたデータ、端末10の製造者によって入力されたデータ等を保持する。キー19は、端末10の使用者によって端末10に与えられる操作を受け付ける。当該操作は、電話着信への応答のための操作、電話を発信するための操作、メールを作成または閲覧するための操作、撮影指示、画像を表示するための操作、2次元で表示されている画像をLCD24に3次元で表示させるための操作等を含むが、これらに限られない。キー19は、LCD24に表示されるソフトウェアキー、ボタンその他のハードウェアキーのいずれであってもよい。センサ20は、端末10の状態を検知し、その検知結果をCPU21に送出する。ある局面において、センサ20は、加速度センサ、照度センサ、ジャイロセンサ等として実現される。CPU21は、端末10の製造者によってROM図示しないに予めインストールされたプログラム、または、端末10の使用者によってフラッシュメモリ18にインストールされたプログラムを実行することにより、端末10に与えられるトリガーに基づいて、端末10の動作を制御する。当該トリガーは、使用者によって与えられる操作、電話の着信、メールの着信、センサ20からの出力等を含む。カメラセンサ22は、CMOSComplementaryMetalOxideSemiconductor、CCDChargeCoupledDeviceその他のイメージセンサによって実現される。カメラセンサ22の出力は、カメラISPImageSignalProcessor23に入力される。カメラISP23は、カメラセンサ22によって出力された信号に対して画像処理を実行し、処理後の信号を、CPU21に送出する。LCDLiquidCrystalDisplay24は、ある局面において、2次元画像または3次元画像を表示できるモニタとして実現される。3次元画像の表示は、たとえば視差バリアの形成によって実現されるが、他の形式であってもよい。LCDコントローラ25は、CPU21から送られる信号に基づいて、LCD24に画像を表示する。図2を参照して、本実施の形態に係る画像処理装置100の構成について説明する。図2は、画像処理装置100の構成を概念的に表わすブロック図である。たとえば、画像処理装置100は、LCDコントローラ25内部で実現される。画像処理装置100は、入力インターフェイスIF110と、キャプチャ回路120と、バス130と、メモリ140と、セレクタ150,152,154,156と、LTGLocalTimingGenerator160,162,164と、PTGPostTimingGenerator168と、出力インターフェイスIF170とを備える。入力インターフェイス110とキャプチャ回路120とは接続されている。キャプチャ回路120と、LTG160,162,164,166と、PTG168と、メモリ140とは、それぞれバス130に接続されている。入力インターフェイス110から出力される信号は、キャプチャ回路120に入力される。当該信号は、シリアルインターフェイスまたはパラレルインターフェイスを介して入力される信号を含む。具体的には、当該信号は、画像を表示するためのデータ等を含む。キャプチャ回路120は、入力信号を画像フレームとして取り込み、入力同期トリガVsyncを出力する。入力同期トリガは、セレクタ150,152,154,156に送られる。PTG168は、出力同期トリガVsyncを出力する。出力同期トリガは、セレクタ150,152,154,156に送られる。セレクタ150は、入力同期トリガまたは出力同期トリガを選択的にLTG160に出力される。セレクタ152は、入力同期トリガまたは出力同期トリガを選択的にLTG162に出力する。セレクタ154は、入力同期トリガまたは出力同期トリガを選択的にLTG164に出力する。セレクタ156は、入力同期トリガまたは出力同期トリガを選択的にLTG166に出力する。PTG168は、出力タイミングデータを出力インターフェイス170に対して出力する。出力されるデータは、たとえば、二次元の画像を表示するためのデータ、三次元の画像を表示するためのデータなどを含む。図3を参照して、本実施の形態に係る仮想FIFO領域について説明する。図3は、仮想FIFO領域200に対するデータの書き込みおよびデータの読み出しを概念的に表わす図である。ある局面において、仮想FIFO領域200は、メモリ140の一部に確保される。仮想FIFO領域200は、幅HWHorizontalWidth×アドレス長VWVerticalWidthを有する矩形領域として規定される。この矩形領域は、ポインタによってリング状にアクセスされるように規定される。図3Aを参照して、仮想FIFO領域200の初期状態において、データの書き込みのためのライトポインタ書き込みポインタ:WP220は、ベースアドレス210からデータを書き込む。リードポインタ読み出しポインタ:RP230は、ライトポインタ220によって書き込まれたデータを順次読み出す。ライトポインタ220は、仮想FIFO領域200の最後に到達すると、ベースアドレス210に戻り、再びベースアドレス210からデータを書き込む。一方、リードポインタ230も同様に、仮想FIFO領域200の終点まで到達すると、ベースアドレス210に戻り、ベースアドレス210からライトポインタ220によって書き込まれたデータを読み出す。図3Bは、仮想FIFO領域200においてデータの読み出しを止める場合の条件を表わす図である。ある局面において、ライトポインタ220は、図3Bに示される位置までデータを書き込んでいるとする。リードポインタ230は、読み出し間隔RDIST240を確保した状態でデータを読み出す。RDIST240は、たとえば、ライトポインタ220が示すアドレスと、リードポインタ230が示すアドレスとの差と比較される。ライトポインタ220とリードポインタ230との間の間隔がRDIST240を下回る場合には、リードポインタ230は、それ以上データの読み出しを行なわない。ライトポインタ220がデータの書き込みを続けて、データの書き込みが完了された位置とデータの読み出しが完了した位置との距離がRDIST240以上になると、リードポインタ230は、再びデータの読み出しを開始する。図3Cは、ライトポインタ220によるデータの書き込みを止める場合の条件を説明するための図である。ある局面において、ライトポインタ220は、アドレス251にある。領域250は、データが書き込まれていない空白の領域である。リードポインタ230がアドレス252にあり、アドレス252とアドレス251との間隔260が、予め設定された書き込み距離WDIST260より小さくなると、ライトポインタ220は、アドレス251に留まり、領域250に対するデータの書き込みを停止する。すなわち、ライトポインタ220は、領域250のサイズが一定以上維持されるように、データの書き込み速度を調整する。その間に、リードポインタ230がアドレス252より先に進んでデータの読み出しを継続する。間隔260がWDIST260以上になると、ライトポインタ220は、領域250に対してデータの書き込みを再開する。図4を参照して、本実施の形態に係る画像処理装置100の構成についてさらに説明する。図4は、複数の画像処理単位が含まれる画像処理装置100の構成を表わす図である。画像処理装置100は、画像処理単位410,430,450を備える。画像処理単位410,430,450は、それぞれメモリバス470を介してメモリ480に接続されている。メモリ480は、たとえば、SDRAMとして実現される。画像処理単位410は、バスマスタ412と、画像処理回路411とを含む。バスマスタ412は、セレクタ413,414と、データを読み出すためのLAY回路415と、リードポインタ416と、セレクタ417と、データをメモリに書き込むためのダイレクトメモリアクセス回路として機能するWRC回路419と、ライトポインタ418と、比較器420,421と、LTG422とを含む。セレクタ413は、複数の信号の入力を受け付けて、そのうちのいずれかを選択的に比較器420に出力する。比較器420には、リードポインタ416からの出力がさらに入力される。比較器420は、セレクタ413からの出力と、リードポインタ416からの出力とを比較して、比較の結果たとえばリードポインタのアドレス値とライトポインタのアドレス値との差が予め設定されたRDISTまたはWDIST以上になるか否かをLTG422に出力する。LAY回路415は、メモリバス470からのデータの入力を受け付けて、セレクタ417に出力する。セレクタ417は、LAY回路415からの出力を含む複数の信号の入力を受け付けて、そのうちのいずれかを選択的に画像処理回路411に出力する。セレクタ414は、画像処理単位430からの出力その他複数の信号の入力を受け付けて、そのうちのいずれかの信号を選択的に比較器421に出力する。比較器421は、さらに、ライトポインタ418からの出力を受け付ける。比較器421は、セレクタ414からの出力と、ライトポインタ418からの出力とを比較して、その比較の結果をLTG422に出力する。LTG422は、画像処理回路411の動作に必要なタイミング信号Vsync,Hsync等を出力するが、比較器420,421からの出力に基づいて次のライン単位の処理を継続するか否かを判断し、必要に応じて次のライン単位の処理をするためのタイミング信号の出力を停止する。画像処理回路411は、セレクタ417から出力される画像データに対して予め構成された画像処理を実行し、処理後のデータをWRC回路419に出力する。WRC回路419は、メモリ480に確保された仮想FIFO領域481にリング状にアクセスするように、ライトポインタ418によって示されるアドレスに従ってデータを書き込む。画像処理単位430は、画像処理回路431と、バスマスタ432とを備える。バスマスタ432は、セレクタ433,434,437と、LAY回路435と、リードポインタ436と、ライトポインタ438と、WRC回路439と、比較器440,441と、LTG442とを備える。セレクタ433は、画像処理単位410から出力される信号を含む複数の信号の入力を受け付けて、いずれかの信号を選択的に比較器440に出力する。セレクタ434は、画像処理単位450から出力される信号を含む複数の信号の入力を受け付けて、いずれかの信号を選択的に比較器441に出力する。セレクタ437は、LAY回路435から出力される信号を含む複数の信号の入力を受け付けて、いずれかの信号を選択的に画像処理回路431に出力する。比較器440は、セレクタ433から出力される信号とリードポインタ436から出力される信号とを比較して、その比較の結果をLTG442に出力する。比較の結果は、たとえば、仮想FIFO領域481におけるライトポインタ418のアドレス値とリードポインタ436のアドレス値との差が予め設定されたRDIST以上否かを含む。リードポインタ436は、仮想FIFO領域481にアクセスしてLAY回路435に対して書き込まれているデータを読み出させる。比較器441が、セレクタ434から出力される信号とライトポインタ438から出力される信号とを比較して、その比較の結果をLTG442に出力する。当該比較の結果は、たとえば、仮想FIFO領域482においてライトポインタ438とリードポインタ456によって示される各アドレス値の差が、データの書き込みを制御するための閾値として予め設定されたWDIST以上か否かを含む。LTG442は、比較器440からの出力および比較器441からの出力に基づいて同期信号を生成し、その信号を画像処理回路431に対して与える。画像処理回路431は、セレクタ437から出力される信号に基づいて予め設定された画像処理を実行し、当該処理によって生成された信号をWRC回路439に対して出力する。WRC回路439は、ライトポインタ438によって示されるアドレス値に従って、画像処理回路431から出力されるデータを、リング状にアクセスされるように設定された仮想FIFO領域482に書き込む。画像処理単位450は、画像処理回路451と、バスマスタ452とを備える。バスマスタ452は、セレクタ453,454,457と、LAY回路455と、リードポインタ456と、ライトポインタ458と、WRC回路459と、比較器460,461と、LYG462とを含む。セレクタ453は、画像処理単位430から出力される信号を含む複数の信号の入力を受け付けて、いずれかの信号を選択的に比較器460に対して出力する。比較器460は、さらに、リードポインタ456から出力される信号を受け付ける。比較器460は、セレクタ453から出力される信号と、リードポインタ456から出力される信号とを比較して、その比較の結果をLTG462に出力する。当該比較の結果は、たとえば、仮想FIFO領域482においてリードポインタ456によって示されるアドレス値とライトポインタ438によって示されるアドレス値との差が予め設定されたRDIST以上か否かを含む。セレクタ454は、画像処理単位450に対して与えられる複数の信号の入力を受け付けて、いずれかの信号を選択的に比較器461に出力する。比較器461は、さらにライトポインタ458から出力される信号を受け付ける。比較器461は、セレクタ454から出力される信号と、ライトポインタ458から出力される信号とを比較し、比較の結果をLTG462に出力する。当該比較の結果は、たとえば、ライトポインタ458によって特定されるアドレス値と、セレクタ454に対して入力される信号についてその信号によって特定される他の画像処理単位のリードポインタのアドレス値との差が予め設定されたWDIST以上か否かを含む。セレクタ457は、LAY回路455から出力される信号を含む複数の信号の入力を受け付けて、いずれかの信号を選択的に画像処理回路451に出力する。LAY回路455は、リードポインタ456によって特定されるアドレスに基づいて、仮想FIFO領域482に格納されているデータを読み出し、読み出したデータをセレクタ457に送信する。画像処理回路451は、セレクタ457から出力される信号に対して予め設定された画像処理を実行し、処理後の信号をWRC回路459に対して出力する。WRC回路459は、ライトポインタ458によって示されるアドレスに従って、画像処理回路451から出力されるデータをメモリ480に確保された領域に書き込む。図5を参照して、本実施の形態に係る画像処理装置100におけるデータの書き込みおよび読み出しの同期について説明する。図5は、画像処理装置100におけるデータの書き込みと読み出しが行なわれる場合におけるタイミングチャートである。図5Aに示されるように、LTGは、入力同期トリガVsyncを発生する。入力同期トリガVsyncは、たとえば、1フレームの同期信号である。図5Bを参照して、LTGは、水平方向の出力同期トリガHsyncを出力する。出力同期トリガHsyncは、たとえば、1ラインの同期信号であり、リードポインタとライトポインタとの比較の結果に基づいて生成される。ポインタの比較のタイミングは、タイミング310,311,312,313,314,315,316,317,318,319として設定される。これらポインタ比較タイミングにて、リードポインタと前段のライトポインタとの差がRDISTより小さい、あるいはライトポインタと後段のリードポインタとの差がWDISTより小さい時、LTGを一時停止する。図5Cを参照して、LTGデータイネーブル信号は、LAY回路からのデータ入力期間を示している。図5Dを参照して、データを読み出すためのLAY回路たとえば、LAY回路35は、図4Cに示されるデータイネーブル信号に応答して、バッファ領域たとえば、仮想FIFO領域481に格納されているデータ320を時刻t10から時刻t11まで読み出し、また、時刻t12から時刻t13までデータ321を読み出し、読み出した各データを画像処理回路へ入力する。図5Eに示されるように、データを書き込むためのWRC回路たとえば、WRC回路439は、ポインタたとえば、ライトポインタ438に従って、画像処理回路から出力されるデータを、たとえばバッファ領域たとえば、仮想FIFO領域482に、データ330,331として書き込む。図6を参照して、本実施の形態に係る画像処理装置についてさらに説明する。図6は、本実施の形態に係る技術思想が適用された画像処理装置500の構成を表わすブロック図である。図6に示される例は、画像処理装置500を備える端末10が、LCD24に2次元の画像を表示する場合に相当する。画像処理装置500は、メモリ480と、画像を取り込むためのキャプチャインターフェイス回路CAP501と、データを読み出すためのLAY回路511,512と、セレクタ513と、LTG514と、画像処理回路515525,545,558と、データを読み出すためのLAY回路521,522と、セレクタ523と、LTG524と、データを読み出すためのLAY回路541,542と、LTG544と、データを読み出すためのLAY回路551,552と、セレクタ553,554,555と、LTG556と、セレクタ557と、データを読み出すためのLAY回路562とを備える。これらの各構成要素は、メモリバス図示しないを介してメモリ480に接続されている。キャプチャインターフェイス回路501から出力される信号は、メモリ480に確保されたフレーム領域481に格納される。フレーム領域481に格納されたデータは、LAY回路512によって読み出され、セレクタ513を介して画像処理回路515に入力される。画像処理回路515は、予め規定された画像処理を実行し、処理後のデータを仮想FIFO領域482に書き込む。仮想FIFO領域482に書き込まれたデータは、LAY回路561によって読み出されて、セレクタ563を介して、PTG570に入力される。図7を参照して、他の局面における画像処理装置500の動作について説明する。図7は、画像処理装置500を有する端末10が、二次元の画像を三次元でLCD24に表示する場合に実現される構成を表わすブロック図である。キャプチャインターフェイス回路501から出力されるデータは、仮想FIFO領域610と、フレーム領域650にそれぞれ書き込まれる。仮想FIFO領域610に書き込まれたデータは、LTG514によって出力される信号に基づいてLAY回路511によって読み出され、セレクタ513に対して出力される。セレクタ513は、そのデータを画像処理回路515に送出する。画像処理回路515は、予め構成された画像処理を実行し、書き込み回路を介してデータを仮想FIFO領域620に出力する。仮想FIFO領域620に書き込まれたデータは、LTG524によって出力される信号に基づいてLAY回路522によって読み出されて、セレクタ523に対して出力される。セレクタ523は、そのデータを画像処理回路525に対して出力する。画像処理回路525は、予め定められた画像処理たとえば、左目用の画像データと右目用の画像データとを生成するための処理を実行する。画像処理回路525は、LTG524によって出力される信号に基づいて、処理後のデータを左目用の画像データおよび右目用の画像データとして、書き込み回路を介して仮想FIFO領域630に書き込む。仮想FIFO領域630に書き込まれた左目用の画像データおよび右目用の画像データは、それぞれ、LAY回路541,542によって読み出されて、画像処理回路545に入力される。このときの読み出しのタイミングは、LTG544からの同期信号に基づいて規定される。画像処理回路545は、予め規定された画像処理を実行し、処理後のデータを左目用の画像デーLおよび右目用の画像データRとして、フレームバッファ領域640にそれぞれ書き込む。左目用のデータLは、LAY回路512によって読み出されて、セレクタ553に入力される。また、右目用のデータRは、LAY回路551によって読み出されて、セレクタ554に入力される。セレクタ553から出力される信号と、セレクタ554から出力される信号とは、それぞれ画像処理回路558に入力される。領域650に書き込まれたデータは、LAY回路552によって読み出されて、セレクタ555に送られる。セレクタ555は、そのデータを画像処理回路558に入力する。画像処理回路558は、セレクタ553,554,555から出力される各信号に対して予め規定された画像合成処理を実行し、画像合成によって得られるデータをセレクタ557に対して出力する。セレクタ557は、画像処理回路558から出力されるデータを送出し、書き込み回路は、そのデータをリングバッファ領域660に書き込む。LAY回路562は、リングバッファ領域660に書き込まれたデータを読み出し、その読み出したデータをセレクタ563に対して出力する。このとき出力されるデータは、画像処理装置500を備える端末が表示する三次元用の画像670に相当する。さらに、セレクタ563には、LAY回路561から出力されるデータが入力され得る。セレクタ563は、LAY回路562から送られたデータをPTG570に送出する。その後、端末10は、画像をLCD24に表示する。以上のようにして、本実施の形態に係る端末10によると、共通のメモリに接続された複数の画像処理単位を有しており、画像処理の内容2次元表示、2次元表示から3次元表示への変換、縦方向または横方向の表示等に応じて、画像処理単位の接続を変更できるように構成されている。このようにすると、画像処理のためのメモリの増加が抑制され得る。また、画像処理用の複数のハードウェアが容易にインターフェイス接続できる。さらに他の局面において、画像処理の内容を容易に変更することができる。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"