"所定の通信プロトコルに従ってデータを送受信する機器に搭載されるプロセッサであって、前記データを記憶する第1のデータ記憶手段と、前記第1のデータ記憶手段から前記データがコピーされる第2のデータ記憶手段と、前記第1のデータ記憶手段から前記第2のデータ記憶手段への前記データ全体のコピーを、不可分処理として実行させるコピー命令が記憶された第1の命令記憶手段と、前記データに対し施す一連の処理命令が記憶された第2の命令記憶手段と、前記コピー命令を実行した場合、前記データ全体のコピーを実行しながら、前記第2の命令記憶手段から読み出した前記処理命令を前記データに施し、処理後に前記第2のデータ記憶手段に記憶することで、データコピーとデータに対する処理を並行に実行する制御手段と、を有し、前記制御手段は、前記データ全体のコピーが完了すると、前記第1のデータ記憶手段の前記コピー命令の次の命令から実行を再開する、ことを特徴とするプロセッサ。前記第2の命令記憶手段は複数の領域に分割された各領域に、互いに異なる前記一連の処理命令を記憶しており、前記制御手段は、前記コピー命令を実行する際に取得した前記領域の指示情報に基づき、前記第2の命令記憶手段から読み出して実行する前記一連の処理命令を切り換える、ことを特徴とする請求項1記載のプロセッサ。前記第2の命令記憶手段には、前記一連の処理命令の末尾に処理の終了を示す終了命令が記憶されており、前記制御手段は、前記終了命令を実行すると所定の回路へのクロック供給を停止し、前記データ全体のコピーが完了した場合に、前記回路へのクロック供給を再開する、ことを特徴とする請求項1又は2記載のプロセッサ。前記制御手段が前記データ全体をコピー中であることを示すフラグを記憶するレジスタ、を有する請求項1~3いずれか1項記載のプロセッサ。しかしながら、ソフトウェアによるメモリコピーは、ハードウェアによるメモリコピーよりも単位時間当たりの転送効率が低下する傾向にあるという問題がある。また、DMAコントローラの様な専用ハードウェアを利用すると、DMAコントローラ自体の回路規模が増加するおそれがある。また、DMAは少なくとも転送の終了時にCPUに割り込みするが、CPUではソフトウェアによる割り込み制御が必要となるため、割り込み処理のオーバーヘッドが無視できない。また、メインのソフトウェアだけでなく割り込み制御のソフトウェアが必要になるため、プログラムが複雑化するという問題もある。本発明は、上記課題に鑑み、メモリコピーにソフトウェアを用いることなく、また、割り込み処理によるオーバーヘッドを低減してメモリコピーが可能なプロセッサを提供することを目的とする。本発明は、所定の通信プロトコルに従ってデータを送受信する機器に搭載されるプロセッサであって、前記データを記憶する第1のデータ記憶手段と、前記第1のデータ記憶手段から前記データがコピーされる第2のデータ記憶手段と、前記第1のデータ記憶手段から前記第2のデータ記憶手段への前記データ全体のコピーを、不可分処理として実行させるコピー命令が記憶された第1の命令記憶手段と、前記データに対し施す処理の処理命令が記憶された第2の命令記憶手段と、前記コピー命令を実行した場合、前記データ全体のコピーを実行しながら、前記第2の命令記憶手段から読み出した前記処理命令を前記データに施し、前記第2のデータ記憶手段に記憶することで、データコピーとデータに対する処理を並行に実行する制御手段と、を有し、前記制御手段は、前記データ全体のコピーが完了すると、前記第1のデータ記憶手段の前記コピー命令の次の命令から実行を再開する、ことを特徴とする。メモリコピーにソフトウェアを用いることなく、また、割り込み処理によるオーバーヘッドを低減してメモリコピーが可能なプロセッサを提供することができる。以下、本発明を実施するための形態について図面を参照しながら実施例を挙げて説明する。図1は、本実施形態のプロセッサによるメモリコピーを模式的に説明する図の一例である。制御部がデータRAM1からデータRAM2にデータをコピーする命令を実行する場合、制御部はコピー対象のデータを全てコピーするまで連続してデータのコピーを繰り返す。データのコピーはハード的に実行されるので、ソフトウェアを用いる場合よりも高速にコピーできる。また、データRAM1からデータRAM2にデータを転送している間、制御部はプログラムRAMから読み出した命令を実行することで、制御部が一時的に記憶するデータに対し処理を施す。この処理は、例えばパケットのヘッダに関する処理である。また、データのコピーが完了すると、制御部は、自動的にコピー前に実行していた処理に復帰する。すなわち、DMAがコピーする場合のように割り込みによるオーバーヘッドが生じない。このようなプロセッサによれば、制御部が処理に多くの時間を割くメモリコピーの間に、並行して必要な処理を行うことができるので、データ転送効率を向上させることができる。また、DMAを利用する場合と比較してソフトウェアの構成を簡易化できる。図2は、プロセッサの構成図の一例を示す。プロセッサ100は、制御部14により全体が制御される。制御部14には、プログラムRAM1符号は13であるが、以下符号は省略する、レジスタ11、演算部12、JTAGJointTestActionGroup回路15及びバスI/F16が接続されている。また、バスI/F16にはシステムバス17を介してプログラムRAM2符号は18であるが、以下符号は省略する、データRAM1符号は19であるが、以下符号は省略する、データRAM2符号は20であるが、以下符号は省略する、及び、メモリI/F21が接続されている。また、メモリI/F21にはフラッシュROM22が接続されている。プログラムRAM1には、制御部14が連続してメモリコピーを実行している間、制御部14が並行して実行する専用プログラムがコピーされる。このように、プログラムRAM1は制御部13に直接、接続され、プログラムRAM2、データRAM1及びデータRAM2とは制御部13へのデータの送信経路が異なっている。これにより制御部14は、メモリコピーとプログラムRAM1の命令の実行を並行して行うことが可能になる。レジスタ11には、演算部12が演算を行う対象のデータが記憶される。レジスタ11は実際には複数の汎用レジスタを有し、演算部12に複数のデータを同期して出力することができる。また、レジスタ11は、プログラムカウンタ、スタックポインタ、ステータスレジスタ、コントロールレジスタなどの特殊レジスタを有している。演算部12は、四則演算、論理演算、シフト操作等の演算をレジスタ11から取得したデータに施す。演算部12が行う演算は、制御部14が命令をデコードすることで制御される。JTAG回路15は、ソフトウェアをデバッグするために設けられている、テスト用のロジックとコントローラが格納された回路である。制御部14は、プログラムRAM1又はプログラムRAM2から命令を読み出してデコードし、デコード結果によって演算部12を含むプロセッサ100の全体を制御する。バスI/F16は、システムバス17に接続されたプログラムRAM2,データRAM1,データRAM2及びメモリI/F21と制御部14を選択的に接続する。バスI/F16は例えば書き込み/読み出しの指定とアドレスを設定する不図示のレジスタを有する。そして、レジスタに設定された内容に応じてプログラムRAM2,データRAM1,データRAM2及びメモリI/F21からデータを読み出し制御部14に出力し、又、制御部14から取得したデータをデータRAM1,データRAM2及びメモリI/F21に書き込む。プログラムRAM2には、制御部14が実行するメインプログラム31が格納される。データRAM1,2には、制御部14が処理の対象とするデータが記憶される。メモリI/F21はプロセッサ100がフラッシュROM22と接続するためのインタフェースである。フラッシュROM22には、メインプログラム31及び専用プログラム32が記憶されている。メインプログラム31は、プロセッサの起動直後から制御部14が実行するプログラムであり、専用プログラム32はメインプログラム31から呼び出され、専用の処理を行うプログラムである。起動手順図3は、本実施形態のプロセッサ100が動作するまでのセットアップブート手順を示す図の一例である。図3の手順は例えばリセット端子がネゲートされるとスタートする。s1:プロセッサ100の制御部14は、リセットが解除されると、フラッシュROM22の予め定められたアドレスの初期処理用のプログラムを実行する。そして、フラッシュROM22の内部に格納されているバイナリコードを全て加算し、所定の値であるか否かを判定することで、フラッシュROM22が正常であることを確認するチェックサム。s2:フラッシュROM22の内容が正常な場合、制御部14は、フラッシュROM22に格納されているメインプログラム31をプログラムRAM2に全てコピーする。RAMに移動してから実行するのは、フラッシュROM22ではデータの読み出しにおいてはRAMのようなアドレス指定によるアクセスができないためである。s3:プログラムRAM2へのコピーが完了した後、制御部14は専用プログラム32をフラッシュROM22の予め設定されている所定のアドレスから読み出し、プログラムRAM1にコピーする。このコピーが完了するとセットアップが完了する。s4:セットアップ完了後、制御部14はプログラムRAM2の決まったアドレスからメインプログラム31の命令をフェッチし、命令を実行を開始する。メインプログラム、専用プログラムメインプログラム31又は専用プログラム32の処理の一例を説明する。このプロセッサ100がネットワークにおいてフレームやパケットを転送する機器に搭載される場合、メインプログラム31及び専用プログラム32は通信プロトコルに基づく処理を行うことが想定される。図4aはLANスイッチによる転送と処理を説明する図の一例である。図4aでは2つのLANスイッチ1,2がタグVLANを形成している。PC1はLANスイッチ1のポート1に、PC2はLANスイッチ1のポート2に、PC3はLANスイッチ2のポート2に、PC4はLANスイッチ2のポート3に、それぞれ接続されている。LANスイッチ1のポート3はLANスイッチ2のポート1と接続されているこれらはタグポートになる。LANスイッチ1,2のポートにはVLANIDが設定されているため、各PC1~4は次のVLANに属する。PC1,4:VLAN1PC2,3:VLAN2したがって、PC1、4はレイヤ2における1つのVLANを、PC2,3はレイヤ2における1つのVLANを、それぞれ構成する。LANスイッチ1は、PC1からフレームを受け取っても、LANスイッチ1のポート2には送信せず、ポート3を介してLANスイッチ2に送信する。LANスイッチ2はPC1と同じVLAN1に属するポート3にのみフレームを送信する。タグVLANでは、このように、異なるLANスイッチ1,2間で仮想的なLANVLANを構築できる。また、VLAN内でフレームの転送を実現するため、LANスイッチ1はフレームの転送時にフレームにVLANタグを付け、また、LANスイッチ2はポートから送信する前にVLANタグを取り外す。図4bは、MACフレームの一例を示す。MACフレームは、プリアンプル、宛先アドレス、送信元アドレス、タイプ、データIPアドレスなどのIPパケットを含む、及び、FCSFrameCheckSequenceの各フィールドを有する。PC1~PC4はこのようなフォーマットのフレームを出力する。フレームを受信したLANスイッチ1,2は、フレームにVLANタグを追加し、また、取り外す。この処理手順を、PC1からPC4にフレームを送信する場合を例に説明する、1LANスイッチ1は、ポート1のVLANIDが1であることを検出する。2次に、LANスイッチ1は、VLANタグにVLANIDこの場合はPC1が属するVLAN1を付ける。3これにより、FCSが変わるので、LANスイッチ1はFCSを再計算してFCSを更新する。4LANスイッチ1はLANスイッチ2にフレームを送信する。この過程で、ポート1からポート3にデータをコピーする必要が生じる。5LANスイッチ2はVLANタグに基づき、フレームをポート3に送信することを検出する。6LANスイッチ2は、フレームからVLANタグを取り外す。7これにより、FCSが変わるので、LANスイッチ2はFCSを再計算してFCSを更新する。8LANスイッチ2はポート3にフレームを送信する。この過程で、ポート1からポート3にデータをコピーする必要が生じる。PC4は送信先のMACアドレスを見て、自分宛であることからフレームを受信する。このように、LANスイッチは転送においていくつかの処理を行っている。ここで、メインプログラム31は、例えば14の処理を行い、VLANタグを取り付ける必要があること、転送元のポート、及び、転送先のポートを検出すると、専用プログラム32を呼び出す。専用プログラム32は、23の処理を行い、処理をメインプログラム31に返す。同様に、LANスイッチ2のメインプログラム31は、58の処理を行い、VLANタグを取り外す必要があること、転送元のポート、及び、転送先のポートを検出すると、専用プログラム32を呼び出す。専用プログラム32は、67の処理を行い、処理をメインプログラム31に返す。本実施形態のプロセッサ100は、このようなデータ転送をメインプログラム31と専用プログラム32により効率的に実行する。また、ルータにおいても同様の処理が発生する。図5はルータによる転送と処理を説明する図の一例である。図5ではLAN1のPC1と、LAN2のPC2がルータを介して接続されている。PC1,PC2,及び、ルータのアドレスは次のようになっている。PC1IP:1.2.3.4MAC:APC2IP:1.2.3.5MAC:BルータLAN1側IP:2.2.2.2MAC:CルータLAN2側IP:2.2.2.0MAC:Dこのような構成において、PC1がPC2にフレームを送信する場合、PC1はネットワークの異なるPC2のMACアドレスが分からないので、ルータのLAN1側のMACアドレスを宛先のMACアドレスとする。PC1にとって、PC2のIPアドレスは既知である。このような場合、ルータはPC1から送信されたフレームのMACアドレスを取り替える。1ルータは宛先のIPアドレスに基づきルーティングテーブルを参照して、フレームをLAN2側に送信することを検出する。2ルータは、送信元のMACアドレスAをルータのLAN2側のMACアドレスDに、宛先のMACアドレスCをPC2のMACアドレスBにそれぞれ置き換える。また、TTLTimeToLiveを1つ減算する。3TTLが変わったので、IPパケットのヘッダチェックサムを再計算する。また、TTL、ヘッダチェックサム、及び、フレームアドレスの変更によりFCSが変わるので、ルータはFCSを再計算してFCSを更新する。4ルータはLAN2にフレームを送信する。この過程で、LAN1側のポートからLAN2側のポートにデータをコピーする必要が生じる。このように、ルータはルーティングにおいていくつかの処理を行っている。ここで、メインプログラム31は、例えば14の処理を行い、MACアドレスを置き換える必要があること、転送元のポートLAN1側と転送先のポートLAN2側を検出すると、専用プログラム32を呼び出す。専用プログラム32は、23の処理を行い、処理をメインプログラム31に返す。本実施形態のプロセッサ100は、このようなデータ転送をメインプログラム31と専用プログラム32により効率的に実行する。この他、ネットワーク機器によっては単にヘッダを取り付けたり、ヘッダを取り付けたりする処理を行う場合もある。動作手順プロセッサ100は、ネットワークからネットワークに転送すべきフレームを不定期に受信しており、フレームを受信するとメインプログラム31の実行により必要な処理を行う。例えば、LANスイッチやルータ内のメモリコピーを行う場合、コピー元のアドレス、コピー先のアドレス、及び、コピーするデータ量を専用プログラム32に通知する。また、必要であれば、処理内容VLANタグを取り付けるのか、MACアドレスを付け替えるのかを通知する。本実施形態では、メインプログラム31から専用プログラム32へ処理を切り換える命令を連続メモリコピー命令と称することとする。図6aは、連続メモリコピー命令の一例を示す図である。連続メモリコピー命令は、コピー対象のデータの全体に対しデータの読み出しと書き込みが不可分に行われる不可分処理命令である。連続メモリコピー命令のニーモニックは、例えば、以下のようになる。CMEMCPsrcAdd,distAdd,byteNumCMEMCPは連続コピー命令オペコードを意味する。srcAddはコピー元アドレスを意味する。distAddはコピー先アドレスを意味する。byteNumはコピーするバイト数を意味する。図7は、プロセッサ100がメインプログラム31と専用プログラム32を実行する手順を示す図の一例である。s1:制御部14は、プログラムRAM2からフェッチした命令をデコードし、それが連続メモリコピー命令であった場合、以下の処理を行う。s2:制御部14はレジスタ11の内容を、ハード的にレジスタ内部にあるバックアップ領域に退避するコンテキストの保存。制御部14はプロセッサ100への割り込みを禁止する。例えば、割り込み端子へのAND回路の一方の入力をゼロにする。制御部14は、プログラムRAM1の専用プログラム32の先頭アドレスをプログラムカウンタにセットする。これにより、制御部14が命令をフェッチするRAMが、プログラムRAM2からプログラムRAM1に変更される。制御部14は、バスI/F16にコピー元アドレスを設定し、データRAM1から決まったバイト数のデータを読み出す。読み出されたデータはレジスタ11に設定される。コピー元アドレスを決まったバイト数だけ大きくしておく。制御部14は、プログラムカウンタに設定したプログラムRAM1のアドレスから命令をフェッチする。制御部14は、フェッチした命令をデコードして演算部12を制御するので、データRAM1に対し決まった処理を実行することができる。制御部14が実行する命令は、上記のように、VLANタグの取り付け取り外し、MACアドレスの付け替え、及び、FCSの再計算などである。プログラムRAM1の命令は、データRAM1のデータの読み出しサイクルに合わせてコーディングされているため、例えばVLANタグやMACアドレスが読み出されるタイミングで、取り付け等を行う命令が読み出される。処理の必要のないサイクルでは例えばNOPが読み出される。また、FCSを求める処理はフレームの全体に対し必要なので、制御部14は命令を実行する毎にFCSを計算する処理を行う。データの読み出し、命令のフェッチ、データに対する処理、書き込み、を繰り返す。図2に示したように、制御部14に対しプログラムRAM1は直接接続されており、データRAM1とデータRAM2はバスI/F16を介して接続されているので、専用プログラム32の命令のフェッチとメモリコピーとは干渉しない。このため、プログラムRAM1から命令を読み出すサイクルと同じサイクルで同時に、データRAM1からデータを読み出すこと又はデータRAM2からデータを記憶すること、が可能である。このように、プロセッサ100は、メモリコピーを実行している間、専用プログラムを並行して実行することができる。s3:専用プログラム32の最後のアドレスには、特別なプログラムストール命令が記憶されている。これにより、制御部14は専用プログラムからメインプログラムに処理を切り換える。図6bはプログラムストール命令の一例を、図6cはプログラムRAM1に格納されている専用プログラム32を模式的に示す図の一例である。プログラムストール命令pstallは専用プログラム32の終了を意味する命令である。このため、add、subなど専用プログラム32の命令の一番最後に記憶されている。制御部14は、プログラムストール命令をデコードすると、メモリコピーが終了することを条件に以下の処理を行う。制御部14はレジスタ11の内容を、ハード的に、バックアップ領域に退避してあるレジスタ11の内容をレジスタ11に復帰させる。制御部14はプロセッサ100への割り込み禁止を解除する。プログラムカウンタに設定されたアドレスにより、最後に実行されたメインプログラム31の次の命令から実行を再開する。s4:この後、制御部14は、メインプログラム31の実行により、データRAM2からデータを次の機器に送信する。送信後は次のデータの転送要求を待ち受けるシーケンスに戻る。このように、本実施形態のプロセッサ100は、連続メモリコピーをハード的に実行している間、並行して、データ転送に必要な処理を実行できる。また、割り込み処理によるオーバーヘッドも生じない。このため、データの転送効率を格段に向上させることができる。本実施例では、プログラムRAM1が複数のバンクに分割されているプロセッサ100について説明する。図8は、本実施例のプロセッサ100の構成図の一例を示す。図8において図2と同一部の説明は省略する。図示するように、プログラムRAM1は複数図では3つのバンクに分かれている。バンクは、制御部14がメモリにアクセスする際に占有する他のアクセスが受け付けられない単位である。また、増設交換の単位にもなる。プログラムRAM1を複数のバンクに分割しておくことで、複数の専用プログラム32をプログラムRAM1に格納できる。図3を使用して、本実施例のプロセッサ100が動作するまでのセットアップブート手順について説明する。実施例1と異なるのは、専用プログラム32のプログラムRAM1へのロードである。s3:プログラムRAM2へのメインプログラム31のコピーが完了した後、制御部14は専用プログラム32をフラッシュROM22の予め設定されている所定のアドレスから読み出し、プログラムRAM1にコピーする。プログラムRAM1は3つのバンクから構成されているので、各バンク毎に違った専用プログラム32をコピーすることが本実施例の特徴の1つになる。このコピーが完了するとセットアップが完了する。s4:セットアップ完了後、制御部14はプログラムRAM2の決まったアドレスからメインプログラム31の命令をフェッチし、命令を実行を開始する。本実施例では、プログラムRAM1が複数のバンクに区分されているので、連続メモリコピー命令により、どのバンクの専用プログラム32を制御部14に実行させるかを指示することができる。図9は、本実施例の連続メモリコピー命令の一例を示す図である。連続メモリコピー命令のニーモニックは、例えば、以下のようになる。CMEMCPsrcAdd,distAdd,byteNum,bankNum実施例1と比較すると、bankNumという引数オペランドが追加されていることが分かる。なお、プロセッサ100のアーキテクチャ上、このような4つのオペランドの記述が仕様にない場合は、メインプログラム31のCMEMCPの直前などにbankNumを通知する命令が記述されている。bankNumは、プログラムRAM1の3つのバンク1~3のうち、どのバンクの専用プログラム32を実行するかを制御部14に指示するCMEMCPの引数である。メインプログラム31は、例えばLANスイッチ又はルータのどちらの機能を提供する状況かを判定して、バンクを指示する。また、フレームにはいくつかの派生したフォーマットがあるので、フォーマットを判定してバンクを指示することもできる。IPパケットについても同様である。制御部14は、bankNumにて指示されるバンクから専用プログラムを読み出し、処理を開始する。以降の手順は実施例1と同様である。本実施例のプロセッサ100は、プログラムRAM1を複数のバンクに区分することで、プロトコル又はデータフォーマットの違いに応じて実行する専用プログラム32を切り換えることができる。本実施例では、専用プログラム32の動作が終了次第スリープし、メモリコピーが終了したら、スリープモードから自動的に復帰するプロセッサ100について説明する。こうすることで、プロセッサ100の消費電力を低減できる。プロセッサ100の構成図は図2又は図8のどちらを採用することもでき、プロセッサ100が動作するまでのセットアップブート手順も図3実施例1又は2の説明と同様である。図10は、プロセッサ100がメインプログラム31と専用プログラム32を実行する手順を示す図の一例である。図10では、制御部14が連続メモリコピー命令を実行してからプログラムストール命令を実行するまでは実施例1又は2と同様である。制御部14は、転送対象のデータのプロトコル又はデータフォーマットに応じて、専用プログラム32の実行による処理を行うが、メモリコピーよりも処理の方が先に終了することがある。したがって、専用プログラム32の実行の終了後は、メモリコピーに必要なリソース以外は停止させることができる。メモリコピーに必要なリソースは以下のようになる。バスI/F16:制御部14がデータRAM1からデータを読み出し、また、データRAM2に記憶するため。ロード/ストアユニット:制御部14がデータRAM1からデータを読み出し、また、データRAM2に記憶するため。ロード/ストアユニットは、例えば、バスI/F16が有していてもよい。なお、ロード/ストアユニットは、演算部12に含まれる場合もあるが、制御部14が演算部12とは別に保有しているものとする。仮に、演算部12だけがロード/ストアユニットを有していても、演算部12のALUは使用しないのでALUは停止することができる。ロードストアユニットはデータRAM1とデータRAM2のアドレスを計算する機能を有する。したがって、制御部14はレジスタ11、演算部12、及び、プログラムRAM1は使用しないので、これらを停止させることができる。制御部14は、プログラムストール命令をデコードすると以下の処理を行う。s3:制御部14は、専用プログラム32の最後のアドレスの特別なプログラムストール命令をフェッチして、実行する。1-レジスタ11、演算部12、及び、プログラムRAM1に対するクロック供給を停止させる。この状態を図ではスリープモードとしている。そして、制御部14は、メモリコピーが終了すると以下の処理を行う。2-制御部14は、レジスタ11、演算部12、及び、プログラムRAM1に対するクロック供給を再開させる。2-制御部14はレジスタ11の内容を、ハード的に、バックアップ領域に退避してあるレジスタ11の内容をレジスタ11に復帰させる。2-制御部14はプロセッサ100への割り込み禁止を解除する。2-プログラムカウンタに設定されたアドレスにより、最後に実行されたメインプログラム31の次の命令から実行を再開する。s4:この後、制御部14は、メインプログラム31の実行により、データRAM2からデータを送信する。送信後は次のデータの転送要求を待ち受けるシーケンスに戻る。したがって、本実施例のプロセッサ100は、専用プログラム32の動作が終了次第、使用しないリソースへのクロック供給を停止することで、プロセッサ100の消費電力を低減できる。本実施例では、連続メモリコピー中であることを示すフラグを立てることができるプロセッサ100について説明する。これにより、制御部14は連続メモリコピー中であることを観測できるため、より柔軟な命令の実行等が可能となる。図11は、本実施例のプロセッサ100の構成図の一例を示す。図11において図2又は図8と同一部の説明は省略する。図示するように、本実施例のプロセッサ100はレジスタ11とは別にフラグレジスタ23を有する。フラグレジスタ23は、制御部14が読み出したり書き込むことが可能なレジスタである。フラグレジスタ23をレジスタ11内又は制御部14内に配置してもよい。制御部14が連続メモリコピー命令を実行すると、レジスタ11の内容をバックアップ領域に退避し、さらに、フラグレジスタ23に連続メモリコピー中であることを示すフラグを立てる。その後、メモリコピーが完了すると、制御部14は、フラグレジスタ23に連続メモリコピーが完了したことを示すフラグを立てる。したがって、制御部14はフラグレジスタ23を参照し、専用プログラム32に限られずプログラムを実行して、連続メモリコピー中であれば可能な処理を実行し、また、禁止された処理を実行することを回避できる。このように、連続メモリコピー中であることを観測できるため、より柔軟な命令の実行等が可能となる。"