半導体集積回路に含まれる複数のメモリのそれぞれを単体でテストした場合に消費される電流を参照し、該複数のメモリから同時にテストすべき複数のメモリを被テストメモリとして選択する工程と、前記複数の被テストメモリを同時にテストした場合に消費される総消費電流をシミュレーションにより生成する工程と、前記総消費電流および前記半導体集積回路のレイアウト情報に基づいて、前記半導体集積回路におけるIRドロップを算出する工程と、算出した電圧降下が所定の許容値以内であるか否かを判定する工程と、を含むことを特徴とする半導体集積回路テスト方法。前記複数の被テストメモリのそれぞれを単体でテストした場合に消費される電流を複数のテストアドレスのそれぞれについて算出する工程と、算出された消費電流をテストアドレスごとに足し合わせることによって、前記複数の被テストメモリを同時にテストした場合に消費される総消費電流をテストアドレスごとに算出する工程と、前記複数のテストアドレスのそれぞれに対する総消費電流に基づいて、前記複数のテストアドレスから1つのテストアドレスを選択する工程と、選択したテストアドレスについて、前記複数の被テストメモリを同時にテストするためのテストデータを生成する工程と、をさらに含むことを特徴とする、請求項1に記載の半導体集積回路テスト方法。前記総消費電流生成工程において、前記テストデータに対するシミュレーションに基づいて、前記複数の被テストメモリを同時にテストした場合に消費される総消費電流を生成することを特徴とする、請求項2に記載の半導体集積回路テスト方法。前記テストアドレス選択工程において、前記複数のテストアドレスの中から、総消費電流が最大のテストアドレスを選択する工程を含むことを特徴とする、請求項2または3に記載の半導体集積回路テスト方法。前記電圧降下が前記所定の許容値を超えた場合には、前記複数のメモリから同時にテストすべきメモリを再度選択し直す工程をさらに含むことを特徴とする、請求項1ないし4のいずれか1項に記載の半導体集積回路テスト方法。前記レイアウト情報は、前記半導体集積回路のネットリスト、チップ電源情報およびパッケージPKG情報の少なくともいずれかを含むことを特徴とする、請求項1ないし5のいずれか1項に記載の半導体集積回路テスト方法。以下の分析は、本発明者によってなされたものである。特許文献1には、上述のように、メモリテスト時に同時にテストするメモリの組み合わせを変更するテスト回路およびテスト方法が記載されている。しかし、特許文献1においては、同時にテストするメモリの組み合わせを検討する段階で、半導体集積回路の物理情報すなわち、実レイアウトを考慮していない。したがって、テスト時にIRドロップに起因してメモリが誤動作するおそれがある。また、誤動作を回避するために、消費電流の上限値を低くした場合には、同時にテストするメモリの個数が少なくなってしまい、効率良くテストを実施することができなくなる。そこで、複数のメモリ例えばSRAMを備えた半導体集積回路において、IRドロップによる誤動作を回避しつつ、効率良いメモリテストを可能とすることが課題となる。本発明の一視点に係る半導体集積回路のテスト方法は、半導体集積回路に含まれる複数のメモリのそれぞれを単体でテストした場合に消費される電流を参照し、該複数のメモリから同時にテストすべき複数のメモリを被テストメモリとして選択する工程と、前記複数の被テストメモリを同時にテストした場合に消費される総消費電流をシミュレーションにより生成する工程と、前記総消費電流および前記半導体集積回路のレイアウト情報に基づいて、前記半導体集積回路におけるIRドロップを算出する工程と、算出した電圧降下が所定の許容値以内であるか否かを判定する工程と、前記電圧降下が前記所定の許容値を超えた場合には、前記複数のメモリから同時にテストすべきメモリを再度選択し直す工程と、を含む。本発明に係る半導体集積回路およびそのテスト方法によると、複数のメモリを備えた半導体集積回路において、IRドロップによる誤動作を回避しつつ、効率良いメモリテストを実現することができる。はじめに、本発明の概要について説明する。なお、この概要に付記する図面参照符号は、専ら理解を助けるための例示であり、本発明を図示の態様に限定することを意図するものではない。図1を参照すると、本発明に係る半導体集積回路テスト方法は、半導体集積回路に含まれる複数のメモリのそれぞれを単体でテストした場合に消費される電流単体テスト消費電流情報D1を参照し、複数のメモリから同時にテストすべき複数のメモリを被テストメモリとして選択する工程ステップS21と、複数の被テストメモリを同時にテストした場合に消費される総消費電流をシミュレーションにより生成する工程ステップS24と、総消費電流IRドロップ解析用消費電流情報D3および半導体集積回路のレイアウト情報レイアウト情報D4に基づいて、半導体集積回路におけるIRドロップを算出する工程ステップS31と、算出した電圧降下が所定の許容値以内であるか否かを判定する工程ステップS32と、電圧降下が所定の許容値を超えた場合にはステップS32のNO、複数のメモリから同時にテストすべきメモリを再度選択し直す工程と、を含む。図1、図3および図4を参照すると、本発明の半導体集積回路テスト方法は、複数の被テストメモリのそれぞれを単体でテストした場合に消費される電流を複数のテストアドレスのそれぞれについて算出する工程と図3の単体テスト消費電流情報D1参照、算出された消費電流をテストアドレスごとに足し合わせることによって、複数の被テストメモリを同時にテストした場合に消費される総消費電流をテストアドレスごとに算出する工程図4の同時テスト消費電力情報D2参照と、複数のテストアドレスのそれぞれに対する総消費電流に基づいて、複数のテストアドレスから1つのテストアドレスを選択する工程と、選択したテストアドレスについて、複数の被テストメモリを同時にテストするためのテストデータを生成する工程と、前記テストデータに対するシミュレーションにより、複数の被テストメモリを同時にテストした場合に消費される総消費電流を生成する工程と、をさらに含んでいてもよい。また、図4を参照すると、上記のテストアドレス選択工程において、複数のテストアドレスの中から、総消費電流が最大のテストアドレス図4のテストアドレス3を選択するようにしてもよい。以上のように、本発明に係る半導体集積回路テスト方法は、メモリ単体テストでの消費電流を算出するステップと、消費電流の算出結果から同時にテストするメモリの個数を検討するステップと、その組み合わせにて同時にテストしたときのIRドロップを物理情報実レイアウトに基づいて確認するステップと、を含む。したがって、本発明に係る半導体集積回路およびそのテスト方法によると、複数のメモリを備えた半導体集積回路において、IRドロップによる誤動作を回避しつつ、効率良くテストを行うことができる。実施形態実施形態に係る半導体集積回路のテスト方法について、図面を参照して説明する。図1は、本実施形態のテスト方法を示すフローチャートである。図1を参照すると、本実施形態のテスト方法は、大きく分けて、3つのステップS10、S20およびS30を含む。まず、メモリ単体テストにおける消費電流を算出するステップS10。次に、同時にテストするメモリの個数を検討するステップS20。さらに、同時テストした場合における電源のIRドロップを確認するステップS30。以下では、ステップS10、S20およびS30について、さらに詳細に説明する。まず、ステップS10では、メモリの単体テストのテストパタンを生成するステップS11。次に、生成したテストパタンに基づいてシミュレーションを実行してステップS12、テストアドレス毎にメモリの消費電流を算出するステップS13。図2は、テストアドレス毎の消費電流を一例として示す図である。単体テストにおける消費電流は、単体テスト消費電流情報D1に格納する。チップに搭載されているすべてのメモリの種類に対して、同様に消費電流を算出し、単体テスト時の消費電流情報を作成して、単体テスト消費電流情報D1に格納する。図3は、単体テスト消費電流情報D1を一例として示す図である。図3を参照すると、単体テスト消費電流情報D1には、テストアドレス毎に消費電流が格納されている。次に、ステップS20では、単体テスト時の消費電流情報を元に、同時にテストするメモリを仮見積りするステップS21。次に、単体テストでの消費電流を足し合わせることで、同時にメモリをテストしたときの消費電流を算出するステップS22。図4は、同時にメモリをテストしたときの消費電流を示す同時テスト消費電流情報D2を一例として示す図である。図4を参照すると、例えば、テストアドレス1について、単体でテストした場合におけるメモリ1の消費電流は5μA、メモリ2の消費電流は4μA、メモリ3の消費電流は2μAである。一方、メモリ1~3を同時にテストした場合には、これらの消費電流を合計した11μAの電流が消費される。次に、同時にテストするメモリに対するテストデータを作成するステップS23。図4の同時テスト消費電流情報D2を参照して、消費電流が最大になるテストアドレスを確認し、そのテストアドレスに対するテストデータを生成する。図4に示した同時テスト消費電流情報D2の場合には、例えば、テストアドレス3に対するテストデータを生成する。次に、生成したテストデータに基づいて、シミュレーションを実行することによってステップS24、IRドロップ解析用の消費電流情報を作成し、IRドロップ解析用消費電流情報D3に格納する。次に、IRドロップ解析用消費電流情報D3および半導体集積回路のレイアウト情報D4を参照して、IRドロップ解析を実施するステップS31。レイアウト情報D4は、例えば、ネットリスト、フロアプラン情報、チップ電源情報、PKG情報等を含む。ここで、ネットリストは、チップ内部回路の素子情報であり、どのような素子例えば、FFフリップフロップ、インバータ、NANDのような組み合わせ回路等が使用されているかに関する情報である。また、チップ電源情報は、チップ電源の配線を含む電源の構造の情報である。さらに、PKG情報は、半導体パッケージのLCR情報である。ネットリストは、チップ内部で消費される消費電流を算出する際に用いられる。また、チップ電源情報は、電源構造と、算出した消費電流と電源構造とから、チップのどの部分でどの程度のIRドロップが発生するかを解析するために用いられる。さらに、PKG情報は、外部から供給される電源電圧が、PKGの外部端子からチップの電極PADまでの間に、どの程度ドロップするかを解析するために用いられる。次に、IRドロップ解析の解析結果が許容値内かを判定するステップS32。IRドロップの解析結果が許容値内でない場合にはステップS32のNO、ステップS21へ戻り、同時にテストするメモリの個数を再度検討する。一方、IRドロップの解析結果が許容値内である場合にはステップS32のYES、同時にテストするメモリを決定するステップS33。最後に、すべてのメモリについて検討を完了したか否かを判定しステップS40、完了した場合にはステップS40のYES、処理を終了する。本実施形態では、図1に示すように、テストフローにおいて、同時にテストするメモリの消費電流を算出する工程ステップS22と、レイアウト情報を用いたIRドロップ解析を行う工程ステップS31とを取り入れることで、IRドロップに関する精度の高い検証を行う。これにより、メモリテスト時においてIRドロップに起因する誤動作を回避しつつ、同時にテストするメモリの個数を好適化し、効率よくテストを実施することが可能となる。なお、上記の特許文献等の先行技術文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示請求の範囲を含むの枠内において、さらにその基本的技術思想に基づいて、実施形態の変更調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。