半導体基板上に絶縁膜を積層し、その上にp型にドープしたSi層を積層した構造上に形成した半導体装置において、前記Si層が10nm以下であり、ゲート長が20nm以下であって、前記半導体基板から負電界のバックゲート電界が印加されていることを特徴とする半導体装置。前記Si層が4nm以上であることを特徴とする請求項1記載の半導体装置。前記半導体基板から0.35MV/cm~2.8MV/cmの負電界のバックゲート電界が印加されていることを特徴とする請求項1又は2に記載の半導体装置。前記半導体基板から1.4MV/cm~2.8MV/cmの負電界のバックゲート電界が印加されていることを特徴とする請求項1~3のいずれか一項に記載の半導体装置。本発明は、上記の課題と問題点を解決することを目的とし、従来のストレスプロセスを全く用いることなく、極微細素子で構成されるトランジスタの駆動電流を向上させることを可能にするSOI基板を用いたMOSFET型半導体装置を提供することを課題とする。上記の課題に鑑み、本願発明は1半導体基板上に絶縁膜を積層し、その上にp型にドープしたSi層を積層した構造上に形成した半導体装置において、前記Si層が10nm以下であり、ゲート長が20nm以下であって、前記半導体基板から負電界のバックゲート電界が印加されていることを特徴とする半導体装置、を提供する。2前記Si層が4nm以上であることを特徴とする請求項1記載の半導体装置、を提供する。3前記半導体基板から0.35MV/cm~2.8MV/cmの負電界のバックバックゲート電界が印加されていることを特徴とする請求項1又は2に記載の半導体装置、を提供する。4前記半導体基板から1.4MV/cm~2.8MV/cmの負電界のバックゲート電界が印加されていることを特徴とする請求項1~3のいずれか一項に記載の半導体装置、を提供する。本発明は、従来のプロセス歪みを一切使用しないで、極微細素子で構成されるトランジスタの駆動電流を向上させることを可能にするSOI基板を用いたMOSFET型半導体装置を提供することができるという優れた効果を有する。特に、トランジスタにおけるバリステッィク伝道というキャリア散乱があまり起きなくなる領域ゲート長が20nm以下で効果が顕著となり、微細化が進めば進むほどドレイン電流を向上させる効果が顕著になるという優れた効果を有する。また、プロセス歪みを用いる必要がないので、今後益々増大すると懸念される製造コストを効果的に抑制することができるという優れた効果を有する。以下、本発明の特徴を、図に沿って具体的に説明する。なお、以下の説明は、本願発明の理解を容易にするためのものであり、これに制限されるものではない。すなわち、本願発明の技術思想に基づく変形、実施態様、他の例は、本願発明に含まれるものである。まず、本発明について説明する前に、発明の説明に関わる用語について定義する。図1に示されるゲート電極3に対して、電源2によって印加される電圧あるいは電界を、ゲート電圧あるいはゲート電界と定義する。また、図1に示される半導体基板9から、電源10を介して印加される電圧あるいは電界を、バックゲートバイアス電圧あるいはバックゲートバイアス電界と定義する。本願発明のSOI基板を用いた半導体装置の概略断面図を図1に示す。図1のように、シリコン基板上に絶縁膜Box:BuriedOxideを積層する。次に、前記絶縁膜上にSi層SOI層を積層する。Si層の厚みは、10nm以下が好ましい。10nmを超え、10nmよりもSOI層が厚くなるに従い、特にゲート長が20nm以下のSOIのN型トランジスタでは、ゲート電圧を閾値電圧以下にしても、トランジスタのドレイン電流がOFF状態にならないという、いわゆる短チャネル効果が顕在化する。この短チャネル効果により、トランジスタとして機能しなくなるからである。また、Si層の厚みは、4nm以上が好適である。厚みが4nm未満の場合、量子力学的な閉じ込め効果によって、ソース端の電子速度は向上するものの、図3に示すように、バックゲート電圧を印加してもソース端の電子速度は変化せず、駆動電流の制御が困難となる。さらに、2nm程度まで薄くすることは、量産的な観点からも極めて困難である。また、SOIを4nm未満に薄くすると現状の量産レベルの半導体技術では、SOI層の細かい凹凸に起因する表面粗さ散乱による激しい移動度劣化が起こり非特許文献3、ゲート長を20nm以下にしても、バリスティック伝導が起こりにくくなる。次に、ドレイン領域及びソース領域を形成した後、ゲート絶縁膜を形成し、Poly-Siあるいは金属ゲート電極を形成する。ゲート電極の幅ゲート長は少なくとも20nm以下である必要がある。このゲート長範囲は、バリステッィク伝導というキャリア散乱があまり起きなくなる領域であり、効果的に駆動電流を向上することができる。一方、20nmを大幅に越えると、バリステッィク伝導が見えなくなり、負のバックゲート電圧を印加すると、移動度が小さくなる散乱が増えるため、むしろ、ドレイン電流が小さくなることが知られている非特許文献1。このように形成した半導体装置において、前記半導体基板から、0.35MV/cm~2.8MV/cmの負電界のゲートバイアスが印加することが好ましく、さらに、1.4MV/cm~2.8MV/cmの負電界のゲートバイアスが印加することが好ましい。正電界のゲートバイアスでは量子力学的な閉じ込めの効果がなく、また、0.35MV/cm未満では、前記閉じ込めの効果が弱い。一方、2.8MV/cm超では、すでに十分な閉じ込めの効果があるため、これ以上の電界は余分の電源電圧の増大を招き、LSI回路構成上、不都合である。また、2.8MV/cmを超過するような強いバックゲート電界を印加すると、下部Box絶縁膜が劣化するため、長期的なデバイスの信頼性を悪化させる。したがって、この範囲のゲートバイアスを印加することで、後述するようにSOI層に存在する有効質量の軽い電子の割合が増え、電子の速度を上昇することができ、その結果、トランジスタの駆動電流を向上させることができる。上記のような半導体装置において、駆動電流を向上させることができるメカニズムは、次のとおりと考えられる。電子は薄いSOI層の中に量子力学的に閉じ込められており、基底状態から、高エネルギー状態へ、いくつかのエネルギー状態を占める形で存在している。そして、基底状態には、有効質量の軽い電子が存在し、第1励起状態には有効質量の重い電子が存在している。この状態において、下側のシリコン基板半導体基板から負の電圧負の電界を印加すると、SOI層に閉じ込められている電子は、SOI層のより上方に寄り集まり、すなわち、さらに量子力学的に閉じ込められることとなる。その結果、電子の量子力学的な分布が変わり、図2に示されるように、電子は基底状態をより占有することになる。図2の計算は、SOI層中の電子の量子力学的な振る舞いを記述するシュレディンガーの方程式と、SOI中の電界強度分布を記述するマクスウエル方程式ガウスの法則を連立し、自己無撞着になるように計算している。その結果、図3に示すように、有効質量の軽い電子の割合が増えることとなり、電子の速度は上昇し、トランジスタのON電流駆動電流を向上させることになる。なお、本計算においては、図2において計算されたSOI中の電子の、密度、束縛エネルギーなどを基に、非特許文献2に基づいて計算されたものである。