"共通の電源からモータに電流を供給する複数のインバータ部と、前記複数のインバータ部の電流供給タイミングを互いにずらす制御部とを備える、モータ駆動装置。前記制御部は、前記複数のインバータ部を構成する一部のインバータ部の駆動信号を、前記一部のインバータ部とは別のインバータ部の駆動信号よりも遅延させる、請求項1に記載のモータ駆動装置。前記制御部は、前記複数のインバータ部間で共通の制御信号を出力する制御信号出力部と、前記一部のインバータ部の駆動信号を前記別のインバータ部の駆動信号よりも遅延させるための遅延信号を出力する遅延信号出力部と、前記制御信号に従って、前記別のインバータ部の駆動信号を出力する第1の駆動信号出力部と、前記制御信号と前記遅延信号に従って、前記一部のインバータ部の駆動信号を出力する第2の駆動信号出力部とを有する、請求項2に記載のモータ駆動装置。前記第2の駆動信号出力部は、前記制御信号を前記遅延信号により遅延させることによって、前記一部のインバータ部の駆動信号を出力する、請求項3に記載のモータ駆動装置。前記第2の駆動信号出力部は、前記制御信号の立ち上がりエッジに対して前記遅延信号に応じて遅延した第1のパルスを出力する第1のパルス出力部と、前記制御信号の立ち下がりエッジに対して前記遅延信号に応じて遅延した第2のパルスを出力する第2のパルス出力部と、前記第1のパルスと前記第2のパルスに応じて、前記一部のインバータ部の駆動信号を出力するフリップフロップ部とを有する、請求項4に記載のモータ駆動装置。前記一部のインバータ部の駆動信号の遅延時間は、前記遅延信号のパルス幅に応じて変化する、請求項3から5のいずれか一項に記載のモータ駆動装置。前記モータは、ドライバーのステアリング操作をアシストするトルクを発生させる、請求項1から6のいずれか一項に記載のモータ駆動装置。前記モータと、請求項1から7のいずれか一項に記載のモータ駆動装置とを備える、制御システム。しかしながら、巻線組に電流を供給するタイミングが第1インバータ部と第2インバータ部で同じ上述の従来技術では、電源から2つのインバータ部への電流の引き込みが同じタイミングで発生するので、その引き込み時の電流ピークが大きくなる。そのため、インバータ部が1系統の場合と同様に、電源電流のリプルが大きくなる場合がある。また、電源電流のリプルを抑制するために、例えば大型のLCフィルタ等を用いると、設置スペースやコストの点で問題がある。そこで、本発明は、電源電流のリプルを低減できる、モータ駆動装置及びそれを備える制御システムの提供を目的とする。上記目的を達成するため、本発明に係るモータ駆動装置は、共通の電源からモータに電流を供給する複数のインバータ部と、前記複数のインバータ部の電流供給タイミングを互いにずらす制御部とを備えることを特徴とするものである。また、上記目的を達成するため、本発明に係る制御システムは、モータと、本発明に係るモータ駆動装置とを備えることを特徴とするものである。本発明によれば、電源電流のリプルを低減できる。以下、図面を参照しながら、本発明を実施するための形態の説明を行う。図1は、本発明に係る制御システムの一実施形態である電動パワーステアリング装置100の構成図である。電動パワーステアリング装置100は、モータ30と、モータ30を駆動するモータ駆動装置70とを備えた車両用モータ制御システムである。電動パワーステアリング装置100は、モータ30の回転によって発生したアシストトルクを、車輪とステアリングホールとの間のステアリング操作伝達機構例えば、ステアリングシャフトやラックバーなどにギヤを介して伝達する。電動パワーステアリング装置100によれば、ドライバーのステアリング操作をアシストできる。モータ30は、フェールセーフ対応のため、ステータコイルが複数の系統に分割されたブラシレスモータである。つまり、どのステータコイルを通電しても、モータ30にアシストトルクを発生させることができるため、例えば1系統が故障しても、ステアリング操作に影響が及ばないようにできる。図1には、モータ30が、2系統のステータコイルM1,M2を有していることが示されている。ステータコイルM1,M2は、いずれも、3相巻線である。モータ駆動装置70は、並列接続された2つのインバータ部10,20と、インバータ部10,20の動作を制御する制御部50と、インダクタLとコンデンサC1から構成された第1のLCフィルタと、インダクタLとコンデンサC2から構成された第2のLCフィルタとを備えている。インバータ部10,20は、バッテリ40からモータ30に電流を供給する。バッテリ40は、インバータ部10,20に共通の電源である。インバータ部10は、バッテリ40からモータ30のステータコイルM1に電流を供給し、インバータ部20は、バッテリ40からモータ30のステータコイルM2に電流を供給する。インバータ部10は、制御部50によってスイッチング駆動されるスイッチング素子Q1~Q6を有するブリッジ回路を備え、インバータ部20は、制御部50によってスイッチング駆動されるスイッチング素子Q7~Q12を有するブリッジ回路を備える。スイッチング素子Q1~Q12の具体例として、パワーMOSFET,IGBTなどの半導体素子が挙げられる。周知の通り、スイッチング素子Q1~Q6のスイッチング動作によって3相交流電流が生成され、その3相交流電流がステータコイルM1に流れることによって、モータ30が回転する。同様に、スイッチング素子Q7~Q12のスイッチング動作によって3相交流電流が生成され、その3相交流電流がステータコイルM2に流れることによって、モータ30が回転する。モータ30の回転によって、ドライバーのステアリング操作をアシストするトルクが発生する。第1のLCフィルタは、バッテリ40とインバータ部10との間に挿入されるように、インバータ部10の電源入力部に接続され、第2のLCフィルタは、バッテリ40とインバータ部20との間に挿入されるように、インバータ部20の電源入力部に接続されている。第1のLCフィルタと第2のLCフィルタで共用されるインダクタLは、バッテリ40に直列に接続されるように電源経路に挿入されている。インダクタLは、第1のLCフィルタと第2のLCフィルタで別々に設けられていてもよい。コンデンサC1,C2は、バッテリ40に並列に接続されるように、正負の電源経路間に挿入されている。第1のLCフィルタによって、バッテリ40とインバータ部10との間に流れる電源電流のリプルが抑制され、第2のLCフィルタによって、バッテリ40とインバータ部20との間に流れる電源電流のリプルが抑制される。電源電流のリプルが抑制されることにより、ラジオノイズを低減できる。制御部50は、インバータ部10,20それぞれがモータ30に電流を供給するタイミングが互いにずれるように、スイッチング素子Q1~Q12のオン/オフのタイミングを制御する駆動信号を、スイッチング素子Q1~Q12の各ゲートに出力する。制御部50は、インバータ部10のU相のスイッチング素子Q1,Q2のオン/オフのタイミングと、インバータ部20のU相のスイッチング素子Q7,Q8のオン/オフのタイミングとを互いにずらす。また、制御部50は、インバータ部10のV相のスイッチング素子Q3,Q4のオン/オフのタイミングと、インバータ部20のV相のスイッチング素子Q9,Q10のオン/オフのタイミングとを互いにずらす。また、制御部50は、インバータ部10のW相のスイッチング素子Q5,Q6のオン/オフのタイミングと、インバータ部20のW相のスイッチング素子Q11,Q12のオン/オフのタイミングとを互いにずらす。図2は、制御部50によって周期Tでスイッチング駆動されるハイサイドのスイッチング素子Q1,Q3,Q5,Q7,Q9,Q11のオン/オフ波形である。ローサイドのスイッチング素子Q2,Q4,Q6,Q8,Q10,Q12のオン/オフ波形は、それぞれに対応するハイサイドのスイッチング素子のオン/オフ波形にデッドタイムが付与された波形であるので、図2では省略する。制御部50は、インバータ部20の各相のスイッチング素子Q7~Q12のオン/オフタイミングを、インバータ部10の各相のスイッチング素子Q1~Q6のオン/オフタイミングに対して遅延時間Td遅延させている。スイッチング素子Q1~Q12それぞれのオンタイミングが互いにずれていることが好ましく、スイッチング素子Q1~Q12それぞれのオフタイミングが互いにずれていることが好ましい。また、スイッチング素子Q1~Q12それぞれのオンタイミングとオフタイミングが互いにずれていることが更に好ましい。このように、インバータ部10,20の電流供給タイミングを互いにずらすことによって、バッテリ40からインバータ部10,20それぞれに引き込まれる電源電流を分散させることが可能なため、例えば大型のLCフィルタを用いなくても、その電源電流のリプルを低減できる。次に、制御部50の構成例について説明する。図3は、制御部50の第1の構成例である制御回路50Aを有する電動パワーステアリング装置の構成図である。制御回路50Aは、CPU53と、プリドライバ51と、プリドライバ52とを備えている。プリドライバ51は、CPU53から供給される第1の制御信号に従ってインバータ部10を駆動する信号を出力する集積回路である。プリドライバ52は、CPU53から供給される第2の制御信号に従ってインバータ部20を駆動する信号を出力する集積回路である。第1の制御信号及び第2の制御信号の具体例として、PWM信号が挙げられる。CPU53は、プリドライバ51に供給する第1の制御信号を出力する第1の制御信号出力部と、プリドライバ52に供給する第2の制御信号を出力する第2の制御信号出力部とを備える演算処理装置である。第1の制御信号出力部の6個の出力端子から、インバータ部10のスイッチング素子Q1~Q6をオン/オフするための6つの第1の制御信号が出力される。第2の制御信号出力部の6個の出力端子から、インバータ部20のスイッチング素子Q7~Q12をオン/オフするための6つの第2の制御信号が出力される。プリドライバ51は、CPU53から供給される第1の制御信号に従って、インバータ部10に供給する第1の駆動信号を出力する第1の駆動信号出力部である。プリドライバ51は、インバータ部10のスイッチング素子Q1~Q6毎の第1の制御信号が入力される6個の入力端子と、スイッチング素子Q1~Q6をオン/オフさせる第1の駆動信号が出力される12個の出力端子とを備えている。プリドライバ52は、CPU53から供給される第2の制御信号に従って、インバータ部20に供給する第2の駆動信号を出力する第2の駆動信号出力部である。プリドライバ52は、インバータ部20のスイッチング素子Q7~Q12毎の第2の制御信号が入力される6個の入力端子と、スイッチング素子Q7~Q12をオン/オフさせる第2の駆動信号が出力される12個の出力端子とを備えている。プリドライバ51,52において、入力端子UHは、U相のハイサイドのスイッチング素子のオン/オフを制御する制御信号が入力され、入力端子ULは、U相のローサイドのスイッチング素子のオン/オフを制御する制御信号が入力される。V相及びW相の他の入力端子についても同様である。また、プリドライバ51,52において、出力端子UHGは、U相のハイサイドのスイッチング素子のゲートに接続され、出力端子UHSは、U相のハイサイドのスイッチング素子のソースに接続される。出力端子ULGは、U相のローサイドのスイッチング素子のゲートに接続され、出力端子ULSは、U相のローサイドのスイッチング素子のソースに接続される。V相及びW相の他の出力端子についても同様である。このようにゲートだけでなくソースも接続することによって、各スイッチング素子に流れる電流が大きくても、各スイッチング素子のオン/オフの誤動作を防止できる。CPU53は、プリドライバ52からインバータ部20に出力される第2の駆動信号が、プリドライブ51からインバータ部10に出力される第1の駆動信号よりも遅延するように、プリドライバ52に供給する第2の制御信号を、プリドライバ51に供給する第1の制御信号よりも遅延させる。つまり、CPU53から供給される第1の制御信号と第2の制御信号が、予め互いにずれた通電パターンで出力される。このように、インバータ部10,20の電流供給タイミングを互いにずらすことによって、バッテリ40からインバータ部10,20それぞれに引き込まれる電源電流を分散させることが可能なため、例えば大型のLCフィルタを用いなくても、その電源電流のリプルを低減できる。図4は、制御部50の第2の構成例である制御回路50Bを有する電動パワーステアリング装置の構成図である。制御回路50Bは、CPU55と、プリドライバ51と、プリドライバ54とを備えている。プリドライバ51は、CPU55から供給される制御信号以下、制御信号dlinというに従ってインバータ部10を駆動する信号を出力する集積回路である。プリドライバ54は、制御信号dlin及びCPU55から供給される遅延信号以下、delay信号というに従ってインバータ部20を駆動する信号を出力する集積回路である。制御信号dlinは、インバータ部10を駆動するプリドライバ51とインバータ部20を駆動するプリドライバ54との間で共用される共通の制御信号である。制御信号dlinの具体例として、PWM信号が挙げられる。CPU55は、プリドライバ51とプリドライバ54の両方に供給する制御信号dlinを出力する制御信号出力部と、プリドライバ54のみに供給するdelay信号を出力する遅延信号出力部とを備える演算処理装置である。制御信号出力部の6個の出力端子から、インバータ部10,20のスイッチング素子Q1~Q12をオン/オフするための6つの制御信号dlinが出力される。遅延信号出力部の1個の出力端子から、delay信号が出力される。delay信号は、プリドドライバ54からインバータ部20に供給される第2の駆動信号を、プリドライバ51からインバータ部10に供給される第1の駆動信号よりも遅延させるための信号である。プリドライバ51は、CPU55から供給される制御信号dlinに従って、インバータ部10に供給する第1の駆動信号を出力する第1の駆動信号出力部である。プリドライバ51は、制御信号dlinが入力される6個の入力端子と、スイッチング素子Q1~Q6をオン/オフさせる第1の駆動信号が出力される12個の出力端子とを備えている。プリドライバ54は、CPU55から供給される制御信号dlin及びdelay信号に従って、インバータ部20に供給する第2の駆動信号を出力する第2の駆動信号出力部である。プリドライバ54は、制御信号dlinが入力される6個の入力端子と、delay信号が入力される1個の入力端子と、スイッチング素子Q7~Q12をオン/オフさせる第2の駆動信号が出力される12個の出力端子とを備えている。プリドライバ54は、プリドライバ54に入力された制御信号dlinをdelay信号により遅延させることによって、インバータ10を駆動する第1の駆動信号に比べて、そのdelay信号に対応する任意の時間だけ遅延した第2の駆動信号をインバータ部20に出力する。なお、プリドライバ51,54において、入力端子UHや出力端子UHG等と入出力される信号との関係は、上述と同様である。このように、delay信号を用いることによって、インバータ部10,20を駆動するための制御信号すなわち、制御信号dlinをインバータ部10,20間で共通化できる。その結果、CPU55において、インバータ部10,20を駆動するための制御信号を出力する端子数を削減することが可能となる。図5は、プリドライバ54のブロック図である。プリドライバ54は、OSC61と、遅延部60と、バッファ62とを有する。OSC61は、一定のクロック信号ckを生成する発振回路である。遅延部60は、delay信号及びクロック信号ckに従って、制御信号dlinを遅延させた駆動信号dloutを出力する位相遅れ回路である。バッファ62は、駆動信号dloutを、インバータ部20のスイッチング素子Q7~Q12を駆動するための第2の駆動信号に変換して出力する増幅回路である。遅延部60及びバッファ62は、6つの制御信号dlin毎に設けられている。なお、Gは、インバータ部20のスイッチング素子の各ゲートに接続される出力端子を表す。また、Sは、インバータ部20のスイッチング素子の各ソースに接続される出力端子を表す。次に、遅延部60の構成例について説明する。図6は、遅延部60の第1の構成例である遅延回路60Aのブロック図である。図7は、遅延回路60Aの各部の動作波形である。遅延回路60Aは、OSC61と、delayカウンタ63と、データラッチ64と、Hカウンタ65と、Lカウンタ66と、RSフリップフロップ67とを備えている。delayカウンタ63は、クロック信号ckに従って、delay信号の立ち上がりエッジから立ち下がりエッジまでのパルス幅ハイレベルの時間をカウントする。データラッチ64は、delayカウンタ63のカウント値が零に更新されるたびに、そのカウント値の最大値をラッチして出力する。一方、Hカウンタ65は、クロック信号ckに従って、制御信号dlinの立ち上がりエッジからの経過時間をカウントする。Hカウンタ65は、制御信号dlinの立ち上がりエッジのタイミングから、データラッチ64から出力されるラッチデータに対応する時間遅延したタイミングで、第1のパルスを出力する。また、Lカウンタ66は、クロック信号ckに従って、制御信号dlinの立ち下がりエッジからの経過時間をカウントする。Lカウンタ65は、制御信号dlinの立ち下がりエッジのタイミングから、データラッチ64から出力されるラッチデータに対応する時間遅延したタイミングで、第2のパルスを出力する。RSフリップフロップ67は、Hカウンタ65の第1のパルスがセット端子Sに入力されることにより、駆動信号dloutのレベルをハイレベルに設定し、Lカウンタ66の第2のパルスがリセット端子Rに入力されることにより、駆動信号dloutのレベルをローレベルに設定する。これにより、制御信号dlinを、delay信号に対応する時間だけ遅延した駆動信号dloutに変換して出力できる。したがって、このように、CPU55が任意の遅延時間をdelay信号のパルス幅に置き換えて出力する構成をとることによって、インバータ部20を駆動する信号にその任意の遅延時間だけ遅延をかけることが、比較的少ない回路で実現できる。その結果、そのような遅延回路をプリドライバ54に容易に内蔵させることができる。例えば、OSC61が、CPU55のクロックに比べて、発振周波数の精度や安定度の面で劣る場合であっても、本構成はCPU55から常に送られるdelay信号によって校正する方式のため、性能上の問題は無い。OSC61のクロック信号ckの周波数が10~20MHzでばらついたり、温度ドリフトしたりしても、0.05~0.1μsの分解能で、遅延時間を設定できる。図8は、遅延部60の第2の構成例である遅延回路60Bのブロック図である。遅延回路60Bは、クロック信号ckがプリドライバ外部のCPUから供給される構成である。このような構成によれば、遅延回路60B又は遅延回路60Bを内蔵するプリドライバから、発振回路を無くして小型化することができる。図9は、遅延部60の第3の構成例である遅延回路60Cのブロック図である。遅延回路60Cは、上述のdelayカウンタ及びデータラッチに代えて、同期通信回路68を備えている。CPUは、インバータ部20を駆動する信号を遅延させる時間に応じたシリアルデータsdataを、クロック信号sclkに同期してシリアル通信する。同期通信回路68は、シリアルデータsdataをパラレルデータDoutに変換して、Hカウンタ65及びLカウンタ66に出力する。このような構成によれば、遅延時間を変更するときのみ通信すれば、インバータ部20の駆動信号をその遅延時間だけ遅延させることができる。図10は、遅延部60の第4の構成例である遅延回路60Dのブロック図である。遅延回路60Dは、発振子69を共振器として使用してクロック信号ckを生成するOSC61を備えた構成である。発振子69は、入力側のXin端子と出力側のXout端子を介して、遅延回路60D又は遅延回路60Dを内蔵するプリドライバに外付けされている。このように、クロック信号ckを生成するために、発振子を利用してもよい。次に、電源電流のリプルの低減効果の実験結果について説明する。図11は、モータ駆動装置70の動作を模擬した回路モデルである。IBは、バッテリ40に流れる電源電流に相当し、I1は、インバータ部10に流れる電流に相当し、I2は、インバータ部20に流れる電流に相当する。図12は、I1とI2を同相で駆動した場合波形aと、I1に対して25μsだけI2を遅らせた場合波形bの、IBのシミュレーション結果である。図12に示されるように、波形bで示される電源電流IBのリプルが、波形aに比べて、1/4程度改善されている。また、電源電流のリプルの許容値が同相駆動時の値程度でよければ、LCフィルタを更に小型化低コスト化できる。図13は、I1とI2を同相で駆動した場合波形cと、I1に対して25μsだけI2を遅らせ且つインダクタLのインダクタンスを1/4にした場合波形dの、IBのシミュレーション結果である。インダクタンスが0.5μHの波形dで示される電源電流IBのリプルは、インダクタンスが2μHの図12の波形bの場合に比べて、若干大きくなるが、同相駆動の波形cの場合よりも小さい。このように、インバータ部10,20の電流供給タイミングを互いにずらすことによって、インダクタLのインダクタンスを小さくしても、電源電流のリプルを小さくできる。以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。例えば、上述の実施例では、モータのステータコイルの数が2つのため、2つのインバータ部を備える例について説明した。しかしながら、モータのステータコイル毎に複数のインバータ部を有していればよいので、3つ以上のステータコイルを有するモータを駆動する場合、モータ駆動装置は、そのモータに内蔵されるステータコイルと同数のインバータ部を有していればよい。また、本発明は、電動パワーステアリング装置以外の他のモータ制御システムに適用できる。"