"第1のフィードバック信号と加算された入力信号を受け取る積分器と、前記積分器からの積分器出力信号と加算された前記入力信号を受け取る量子化器であって、前記積分器の入力に、前記第1のフィードバック信号を出力する量子化器と、入力と前記量子化器との間の量子化雑音をフィードバックする雑音結合ブランチであって、前記雑音結合ブランチは特定の遅延を含み、前記雑音結合ブランチのフィードバックは、前記量子化器の入力に与えられるものである雑音結合ブランチと、前記量子化器に共振器経路量子化雑音をフィードバックする共振器経路とを備えることを特徴とする変調器システム。前記特定の遅延は、一次遅延および二次遅延を含み、前記雑音結合ブランチは、遅延された量子化雑音を増加させ、前記一次遅延は、一次雑音結合ブランチ遅延係数を含み、前記二次遅延は、二次雑音結合ブランチ遅延係数を含み、前記共振器経路は、遅延された共振器経路量子化雑音を増加させ、前記共振器経路は、一次共振器経路遅延を含み、前記一次共振器経路遅延は、一次共振器経路遅延係数を含むことを特徴とする請求項1に記載の変調器システム。前記一次雑音結合ブランチ遅延係数は-2であり、前記二次雑音結合ブランチ遅延係数は1であることを特徴とする請求項2に記載の変調器システム。前記共振器経路は、前記一次雑音結合ブランチ遅延係数に前記一次共振器経路遅延係数を加算することにより、前記雑音結合ブランチと合成されていることを特徴とする請求項2に記載の変調器システム。量子化雑音信号を生成する加算素子をさらに備え、前記加算素子は、入力信号と、前記量子化器からの出力信号を組み合わせることを特徴とする請求項1に記載の変調器システム。一次遅延を前記量子化雑音信号に加える一次遅延素子と、二次遅延を前記量子化雑音信号に加える二次遅延素子と、前記一次遅延素子からの一次遅延素子出力信号を前記量子化器の入力にフィードバックする第1のフィードバック段であって、前記一次遅延素子出力信号は一次遅延素子係数を乗じることで増加されるものである第1のフィードバック段と、前記二次遅延素子からの二次遅延素子出力信号を前記量子化器の入力にフィードバックする第2のフィードバック段と、前記一次遅延素子からの出力信号を前記量子化器の入力にフィードバックする第3のフィードバック段であって、前記出力信号は第3のフィードバック段係数を乗じることで増加されるものである第3のフィードバック段とをさらに備えることを特徴とする請求項5に記載の変調器システム。前記量子化器への入力信号を処理するためのアナログ回路と前記量子化器からの出力信号を処理するためのデジタル回路と備えることを特徴とする請求項1に記載の変調器システム。分離されたアナログ雑音結合ブランチ及びデジタル雑音結合ブランチを備えることを特徴とする請求項7に記載の変調器システム。アクティブ加算器入力より前のデジタル減算によるブランチ整合を備えることを特徴とする請求項7に記載の変調器システム。前記アナログ回路は、前記量子化器への前記入力信号に、アナログ一次遅延を加える第1の一次遅延素子および第2の一次遅延素子と、前記量子化器への前記入力信号に、アナログ二次遅延を加える第1の二次遅延素子と、前記第1の一次遅延素子、前記第2の一次遅延素子、及び前記第1の二次遅延素子からの出力信号を、それぞれ前記量子化器の前記入力にフィードバックするための第1のフィードバック段、第2のフィードバック段、及び第3のフィードバック段であって、各出力信号は、特定の係数を乗じることで増加されており、前記デジタル回路は、前記量子化器からの前記出力信号にデジタル一次遅延を加える第3の一次遅延素子と、前記量子化器からの前記出力信号にデジタル二次遅延を加える第2の二次遅延素子と、前記第3の一次遅延素子および前記第2の二次遅延素子からの出力信号をそれぞれフィードバックするための第4のフィードバック段および第5のフィードバック段であって、各出力信号は、特定の係数を乗じることで増加されていることを特徴とする請求項7に記載の変調器システム。前記アナログ回路は、前記量子化器への前記入力信号より前の段に位置する一次積分器と、前記量子化器への前記入力信号に一次遅延を加える第1の一次遅延素子と、前記量子化器への前記入力信号に二次遅延を加える第1の二次遅延素子と、前記第1の一次遅延素子および前記第1の二次遅延素子からの出力信号を、それぞれ前記一次積分器の前記入力にフィードバックする第1のフィードバック段および第2のフィードバック段であって、各出力信号は、それぞれ第1の一次遅延素子係数および第1の二次遅延素子係数を乗じることで増加されており、前記デジタル回路は、前記量子化器からの前記出力信号にデジタル一次遅延を加える第2の一次遅延素子と、第2の一次遅延素子係数を乗じることで増加された、前記第2の一次遅延素子からの出力信号を、前記一次積分器の前記入力にフィードバックする第3のフィードバック段と、前記量子化器からの前記出力信号にデジタル第3一次遅延を加える第3の一次遅延素子と、前記第3の一次遅延素子からの出力信号が加算された前記量子化器からの前記出力信号にデジタル第4一次遅延を加える第4の一次遅延素子と、第4の一次遅延素子係数を乗じることで増加された、前記第4の一次遅延素子からの出力信号を、前記一次積分器にフィードバックする第4のフィードバック段とを備えることを特徴とする請求項7に記載の変調器システム。前記第1の一次遅延素子係数は、前記第2の一次遅延素子係数と等しいことを特徴とする請求項11に記載の変調器システム。前記第1の一次遅延素子係数および前記第2の一次遅延素子係数は、同一の静電容量により形成されていることを特徴とする請求項12に記載の変調器システム。請求項1記載の変調器システムを備えるアナログデジタル変換器。請求項1記載の変調器システムを備えるデジタルアナログ変換器。入力信号および第1のフィードバック信号を受け取るステップと、前記入力信号および前記第1のフィードバック信号を積分器において積分するステップと、少なくとも前記積分された信号と前記入力信号を加算して加算された信号を生成するステップと、前記加算された信号を量子化器において量子化して、量子化信号を生成するステップと、前記量子化信号を前記第1のフィードバック信号としてフィードバックするステップと、前記量子化器と前記積分器との間の量子化雑音を、特定の遅延を含む雑音結合ブランチを通してフィードバックするステップと、前記量子化器と前記積分器との間の前記量子化雑音を共振器経路を通してフィードバックするステップとを含むことを特徴とする変調方法。前記特定の遅延は、一次遅延および二次遅延を含み、前記変調方法は、前記雑音結合ブランチにおいて、遅延された量子化雑音を増加させるステップであって、前記一次遅延は一次雑音結合ブランチ遅延係数を含み、前記二次遅延は二次雑音結合ブランチ遅延係数を含むものであるステップと、前記共振器経路において、遅延された共振器経路量子化雑音を増加させるステップであって、前記共振器経路は一次共振器経路遅延を含み、前記一次共振器経路遅延は一次共振器経路遅延係数を含むものであるステップとをさらに含むことを特徴とする請求項16に記載の変調方法。前記共振器経路は、前記一次雑音結合ブランチ遅延係数に前記一次共振器経路遅延係数を加算することにより、前記雑音結合ブランチと合成されていることを特徴とする請求項17に記載の変調方法。前記量子化器への入力信号を処理するためのアナログ回路を設けるステップと、前記量子化器からの出力信号を処理するためのデジタル回路を設けるステップと、第1の一次遅延素子および第2の一次遅延素子において、前記量子化器への前記入力信号に、アナログ一次遅延を加えるステップと、第1の二次遅延素子において、前記量子化器への前記入力信号に、アナログ二次遅延を加えるステップと、アナログ第1フィードバック段、アナログ第2フィードバック段、及びアナログ第3フィードバック段を通して、前記第1の一次遅延素子、前記第2の一次遅延素子、及び前記第1の二次遅延素子からの出力信号を、それぞれ前記量子化器の前記入力にフィードバックするステップであって、各出力信号は、各特定の係数を乗じることで増加されるステップと、第3の一次遅延素子において、前記量子化器からの前記出力信号にデジタル一次遅延を加えるステップと、第2の二次遅延素子において、前記量子化器からの前記出力信号にデジタル二次遅延を加えるステップと、デジタル第4フィードバック段およびデジタル第5フィードバック段において、前記第3の一次遅延素子および前記第2の二次遅延素子からの出力信号をそれぞれフィードバックするステップであって、各出力信号は、各特定の係数を乗じることで増加されるステップとをさらに含むことを特徴とする請求項16に記載の変調方法。入力信号および量子化器出力第1フィードバック信号を受け取るステップと、前記入力信号および前記量子化器出力第1フィードバック信号を積分器において積分して積分された信号を生成するステップと、前記量子化器への量子化器入力信号を処理するためのアナログ回路を設けるステップと、前記量子化器からの出力信号を処理するためのデジタル回路を設けるステップと、前記量子化器への前記量子化器入力信号より前の段に位置する一次積分器を設けるステップと、第1の一次遅延素子において、前記量子化器への前記量子化器入力信号に、アナログ一次遅延を加えるステップと、第1の二次遅延素子において、前記量子化器への前記量子化器入力信号に、アナログ二次遅延を加えるステップと、アナログ第1フィードバック段およびアナログ第2フィードバック段を通して、前記第1の一次遅延素子および前記第1の二次遅延素子からの出力信号を、それぞれ前記一次積分器の前記入力にフィードバックするステップであって、各出力信号は、それぞれ第1の一次遅延素子係数および第1の二次遅延素子係数を乗じることで増加されるステップと、第2の一次遅延素子において、前記量子化器からの前記出力信号に、デジタル一次遅延を加えるステップと、デジタル第3フィードバック段を通して、第2の一次遅延素子係数を乗じることにより増加された、前記第2の一次遅延素子からの出力信号を、前記一次積分器の前記入力にフィードバックするステップと、第3の一次遅延素子において、前記量子化器からの前記出力信号に、デジタル第3一次遅延を加えるステップと、第4の一次遅延素子において、前記第3の一次遅延素子からの出力信号と加算された前記量子化器からの前記出力信号に、デジタル第4一次遅延を加えるステップと、デジタル第4フィードバック段を通して、第4の一次遅延素子係数を乗じることにより増加された、前記第4の一次遅延素子からの出力信号を、前記一次積分器にフィードバックするステップとを含むことを特徴とする変調方法。この小共振器係数値の実装は、ゼロ点最適化がない場合と比較して、追加の電力消費と大きなダイ面積を必要とする。それはまた、システム全体にとって高雑音レベルの原因となる可能性もある。これは、より大きい静電容量またはT-ネットワークを使用することによって解決されることも可能だが、これらのどちらも、雑音レベルを低減するために元の変調器よりも多くの電力を必要とする。一般に、コンデンサは、電力を節約するために入力信号に接続される最初の積分器から次の積分器へと縮小される。しかしながら、ゼロ点最適化があると、入力ブランチの1つを通って小共振器フィードバック係数を供給しながら積分器コンデンサを縮小することは困難である。これは、最小許容静電容量が作製プロセスによって決められるからである。一般に、雑音結合は、遅延量子化雑音を加えるか、減じることによって変調器の次数を増加させる技術であり、量子化雑音のより優れたシェーピングを可能にする。雑音結合された変調器は、主な変調器とともに実装することでNTFのゼロ点を実現することができる。しかしながら、主な変調器については、もし一次変調器が使用されるならば、1つのゼロ点だけを移動できる。それゆえに、SQNRの改善は、より高い変調器次数と比較して大きくない。二次変調器に関してさえ、主伝達関数に最適化ゼロ点を入れることは、数フェムトファラッド程度の静電容量を必要とするので困難である。加えて、入力の1つとして共振器フィードバックを有する積分器の電力消費は、この係数によって影響を受ける。結果は、正確なコンデンサを得るためにコンデンササイズを増加させる場合、より大きい面積とより多くの電力消費が必要とされるということである。必要とされているのは、サイズ、電力消費、安定性、または帯域幅を劣化させることなく、SQNR性能を改善するための技術である。ゼロ点最適化技術を用いる改良された雑音結合変調器のための方法および装置が開示される。主伝達関数のブランチ以外のブランチの一部として共振器係数を実現することによって、他の仕様を劣化させることなくSQNRを改善する課題が解決される。二次雑音結合を用いて、最初の積分器に入るフィードバックブランチを使用することなくゼロ点を得る。いくつかの実施形態は、一次変調器、二次雑音結合および共振器resonatorリゾネータを用いる。これは、小さいコンデンサおよび利得係数を除去し、増幅器の数を低減することによって、より少ない電力消費およびより小さいサイズを可能にする。MATLAB登録商標シミュレーションによって、提案されるスキームの性能が、二次エンハンスメントenhancementおよび信号対量子化雑音比SQNRの改善を有することが検証される。MATLAB登録商標は、TheMathWorks商標、Inc.の登録商標である。いくつかの実施形態は、フィードバック信号と加算される入力信号を受け取る積分器と、前記積分器、前記入力信号、およびデジタル雑音結合ブランチから入力を受け取るアナログ雑音結合ブランチと、前記アナログ雑音結合ブランチから入力を受け取る量子化器とを備える変調器システムを提供する。前記量子化器の出力は、前記デジタル雑音結合ブランチに与えられ、共振器係数経路は、フィードバックブランチと並列である。さらなる実施形態は、受信信号および第1のフィードバック信号の第1の加算を行うステップと、前記第1の加算の出力の第1の積分を行い、第1の積分信号を生成するステップと、前記受信信号、前記第1の積分信号、およびデジタル経路信号の第2の加算を行うステップと、アナログ経路で前記第2の加算の出力を処理するステップであって、前記アナログ経路はフィードバックを備えるものであるステップと、前記アナログ経路の出力を量子化するステップとを含むデルタシグマ変換を行うための方法を提供する。前記量子化の出力は、前記デジタル経路に与えられ、前記デジタルフィードバック経路はフィードバックを備え、前記量子化の出力は、第1のフィードバック信号であり、前記量子化の出力は、前記受信信号の変換された出力信号である。本明細書で説明される特徴および利点は包括的でなく、特に、図面、明細書および特許請求の範囲を考慮すれば当業者には多くの追加の特徴および利点が明らかであろう。その上、本明細書で使用される用語は、主に可読性および説明目的のために選択されており、本発明の主題の範囲を限定するためではないことに留意されたい。次の詳細な説明は、添付図面を参照して現在特許請求の範囲に記載されている発明の例示的実施形態を提供する。この説明は例を示すものであり、本発明の範囲を限定するものではないことが意図されている。いくつかの実施形態は、当業者が本発明を実施するのに十分詳細に述べられている。他の実施形態は、本発明の精神または範囲から逸脱することなく、いくらかの変形をともなって実施することができる。ゼロ点最適化図2は、一実施形態のための、雑音結合ブランチにおける二次雑音結合およびゼロ点最適化を有する三次変調器のブロック図200である。入力U205が、加算ノード210および215に与えられる。加算ノード210の出力が、積分器220の入力に与えられる。積分器220の出力が、加算ノード225に与えられる。加算ノード225の出力が、加算ノード215に与えられる。加算ノード215の出力が、出力V235を供給する量子化器230に与えられ、また、加算ノード240にも与えられる。量子化器230の出力はまた、フィードバック経路245を介して加算ノード210にも与えられる。加算ノード240の出力が、遅延素子250および遅延素子255に与えられる。遅延素子255の出力が、加算ノード225に与えられる。遅延素子250の出力が、フィードバック段260およびフィードバック段265に与えられる。フィードバック段260およびフィードバック段265の各々の出力が、加算ノード225に与えられる。フィードバック段260およびフィードバック段265の係数遅延係数は、それぞれ、0.022および2である。このブロック図は、二次雑音結合を有する一次低歪み変調器の使用を描写し、ゼロ点最適化のために使用されるブランチを雑音結合に移動させる。当該変調器は、OSRが16である。加算ノード240では、量子化器230のための入力信号が、量子化器230の出力から減算される。その結果、加算ノード240の出力は、量子化雑音自体を与える。主雑音結合ブランチは、伝達関数-2z1z2を実現し、これらは、量子化雑音をアクティブ加算器の入力に結合する。これは、二次ノイズシェーピングされた量子化雑音をもたらす。フィードバック段260は、0.022という小さい係数を有する共振器経路resonatorpathリゾネータパスとして働き、伝達関数0.022z1を実現し、また量子化雑音をアクティブ加算器の入力にも結合する。雑音結合ブランチと並列に入れられるこの共振器経路は、主雑音結合ブランチの二次ノイズシェーピングされた量子化雑音におけるゼロ点最適化を実現する。ここで、図2の雑音伝達関数NTFは次式で表される。Vz/Ez=1-z11-2z10.022z1z21図3は、一実施形態による、図2の係数を合成した三次変調器300のブロック図である。図2のブロック図と同様に、入力U305が、加算ノード310および315に与えられる。加算ノード310の出力が、積分器320の入力に与えられる。積分器320の出力が、加算ノード325に与えられる。加算ノード325の出力が、加算ノード315に与えられる。加算ノード315の出力が、出力V335を供給する量子化器330に与えられ、また加算ノード340にも与えられる。量子化器330の出力はまた、フィードバック経路345を介して加算ノード310にも与えられる。加算ノード340の出力が、遅延素子350および遅延素子355に与えられる。遅延素子355の出力が、加算ノード325に与えられる。遅延素子350の出力が、フィードバック段360に与えられる。フィードバック段360からの出力が、加算ノード325に与えられる。共振器係数経路は、図2ではフィードバックブランチと並列であるが、図3では合成されている。ここで、係数は、非常に高いOSR値に対してでさえ小さくない。図3の雑音伝達関数NTFは次式で表される。右側の第1の因数項は、雑音結合のない変調器ループから来る。二次の項は、ゼロ点をDCから、雑音結合によって得られる最適周波数に移動させる。このゼロ点最適化は、従来のゼロ点最適化と同じ方法で、いくつかのゼロ点を置くことによってより高次の雑音結合に適用できる。ブランチ最適化図4は、一実施形態における、分離したアナログ雑音結合ブランチ及びデジタル雑音結合ブランチを描写する変調器400のブロック図である。入力U405が、加算ノード410および415に与えられる。加算ノード410の出力が、積分器420の入力に与えられる。積分器420の出力が、加算ノード415に与えられる。加算ノード415の出力が、加算ノード425に与えられる。加算ノード425の出力が、量子化器430ならびに遅延素子435、440、および445に与えられる。加算ノード425から遅延素子435を通って、加算ノード425へ戻る経路が、ループ450を形成する。遅延素子445の出力が、加算ノード425に与えられる。遅延素子440の出力が、フィードバック段455に与えられる。フィードバック段455からの出力もまた、加算ノード425に与えられる。量子化器430は、出力V460を供給し、また遅延素子465および470にも与えられる。遅延素子470の出力が、加算ノード415に与えられる。遅延素子465の出力が、フィードバック段475に与えられる。フィードバック段475からの出力もまた、加算ノード415に与えられる。アナログ区域480は、構成要素425、435、440、445、および455を備える。デジタル区域485は、構成要素465、470、および475を備える。図3の雑音結合ブランチを改良することによって、アクティブ加算器425のフィードバック係数が増加される。これにより、電力消費が低減される。図4は、加算器での雑音結合ブランチのアナログ経路480およびデジタル経路485の分離を示す。この分離は、遅延量子化雑音を供給するためのアナログ経路およびデジタル経路に対して異なる符号をもたらす。アナログ経路のz1ブランチの1つは、積分器を形成するために使用できる。しかしながら、おのとき、ブランチの係数はアナログ経路とデジタル経路の間で整合しない。ブランチの数を整合させるために、デジタル減算が、アクティブ加算器入力より前の遅延ブロックの入力において行われる。図5は、結果として生じる構造を描写する。図5は、本発明の実施形態のための、アクティブ加算器入力より前のデジタル減算によるブランチ整合を描写する変調器500のブロック図である。入力U505が、加算ノード510および515に与えられる。加算ノード510の出力が、積分器520の入力に与えられる。積分器520の出力が、加算ノード515に与えられる。加算ノード515の出力が、加算ノード525に与えられる。加算ノード525の出力が、積分器530に与えられる。積分器530の出力が、量子化器535ならびに遅延素子540および545に与えられる。遅延素子540の出力が、フィードバック段550に与えられる。フィードバック段550からの出力が、加算ノード525に与えられる。遅延素子545の出力もまた、加算ノード525に与えられる。量子化器535は、出力V555を供給し、また遅延素子560および565、ならびに加算ノード570にも与えられる。遅延素子560の出力が、フィードバック段575に与えられる。フィードバック段575からの出力が、加算ノード515に与えられる。加算ノード570の出力が、遅延素子580に与えられる。遅延素子580の出力が、加算ノード515に与えられる。遅延素子565の出力が、加算ノード570に与えられる。アナログ区域592は、構成要素525、530,540,545、および550を備える。デジタル区域594は、構成要素560、565、570、および580を備える。回路が設計されるとき、第2の積分器のフィードバック係数は、コンデンサを共有することによって増加でき、破線および実線のデジタルブランチ585およびアナログブランチ590ブランチを実現する。それゆえに、電力消費が低減できる。加えて、主要な電力節約は、雑音結合手法を使って増幅器の数を低減することから来る。図5では、多ビット量子化器構造に必要とされるアクティブ加算器のオペアンプを含む、2つのオペアンプが、図1の変調器と比較して削減されている。図6は、デルタシグマ変換を行うための方法の流れ図600である。当該方法は、受信信号および第1のフィードバック信号の第1の加算を行うステップ605と、第1の加算の出力の第1の積分を行い、第1の積分信号を生成するステップ610と、受信信号、第1の積分信号、およびデジタル経路信号の第2の加算を行うステップ615と、アナログ経路で第2の加算の出力を処理するステップ620であって、当該アナログ経路はフィードバックを備えるものであるステップと、アナログ経路の出力を量子化するステップ625とを含み、当該量子化の出力は、デジタル経路に与えられ、デジタルフィードバック経路はフィードバックを備え、量子化の出力は第1のフィードバック信号である。さらに、量子化の出力から出力信号を供給するステップ630を含む。図7は、本発明の実施形態についての電力スペクトル密度PSDシミュレーション結果700を示す。-6dB入力正弦波、16のOSR、および15レベルの量子化器を有する一次および三次の変調器が、MATLAB登録商標を使用してシミュレートされた。FFTでは、65536データ点が使用された。図7は、一次変調器の電力スペクトル密度705、ゼロ点最適化のない三次変調器の電力スペクトル密度710より少ない加算ノード130およびフィードバック経路150の図1の三次変調器アーキテクチャからとして、ならびに雑音結合およびゼロ点最適化の効果を例示するために図5で示される変調器実施形態のPSD715を示す。信号帯域端720および積分雑音725も示されている。提案される雑音結合およびゼロ点最適化を使用することによって、二次NTFエンハンスメントおよび7.6dBのSQNR改善が達成される。雑音結合変調器のためのゼロ点最適化技術が開示されている。これらは、低電力システムに適用でき、チップ面積を低減することに加えて、非常に小さいコンデンサおよび利得係数を排除し、オペアンプの数を低減し、フィードバック係数を増加させる。本発明の実施形態に関する上記記述は、例示および説明の目的のために提示されていた。包括的であることや本発明を開示された厳密な形に限定することは意図されていない。多くの改良形態および変形形態がこの開示に照らして可能である。本発明の範囲は、この詳細な記述によって限定されず、添付される特許請求の範囲によって限定されることが意図されている。"