データを記憶する記憶装置を制御する制御装置において、前記記憶装置と接続する信号線を介して、前記記憶装置の状態を設定する第1の設定手段と、前記制御装置に接続される第1の伝送路を介して、前記記憶装置の状態を設定する第2の設定手段と、前記第1の伝送路を介して前記制御装置に接続されると共に、第2の伝送路を介して演算装置と接続され、前記第1の伝送路と前記第2の伝送路とを切り替えて、前記制御装置あるいは前記演算装置の一方を、前記記憶装置と通信可能に接続する切り替え手段と、を備える制御装置。前記切替手段によって前記第2の伝送路に切り替えられると、前記信号線は、前記演算装置と電気的に独立した状態で、特定のレベルの電位に固定される、ことを特徴とする請求項1に記載の制御装置。前記制御装置は、前記演算装置と前記制御装置とを通信可能に接続する通信線を介して、前記演算装置から指示を受けると、前記第2の伝送路を前記第1の伝送路に切り替え、前記指示にしたがって前記記憶装置を特定の状態に設定した後、前記第1の伝送路を前記第2の伝送路に切り替える、ことを特徴とする請求項1に記載の制御装置。前記第1の設定手段は、前記信号線を介して、前記記憶装置に特定の信号を出力し、前記記憶装置を特定の状態に保持する、ことを特徴とする請求項1に記載の制御装置。前記第2の設定手段は、前記第1の伝送路を介して、前記記憶装置の状態を決定するレジスタに特定のデータを書き込み、前記記憶装置を特定の状態に設定する、ことを特徴とする請求項1に記載の制御装置。図1に示した情報処理装置100において、例えば、CPU110に電源を投入すると、CPU110などからノイズが発生する場合がある。この場合、ノイズは、バス交換器130を介してフラッシュメモリ140へと伝搬する。このノイズにより、端子/WPへの信号が0から1に切り替わると、図3に示すように、コントロールレジスタ141のライトプロテクトが解除される。この場合、ノイズのパターンによっては、コントロールレジスタ141のデータが書き換わり、フラッシュメモリ140のライトプロテクトも解除されてしまう。この状態でノイズがフラッシュメモリ140に流れ続けると、フラッシュメモリ140に記憶しているデータの破壊や、フラッシュメモリ140の誤作動を誘発することになる。本制御装置は、1つの側面では、記憶装置と接続する演算装置などで発生するノイズの影響を受けることなく、記憶装置の状態を制御することを目的とする。本制御装置の1つの観点によれば、本制御装置は、データを記憶する記憶装置を制御する。そして、本制御装置は、以下の構成要素を備える。第1の設定手段は、前記記憶装置と接続する信号線を介して、前記記憶装置の状態を設定する。第2の設定手段は、前記制御装置に接続される第1の伝送路を介して、前記記憶装置の状態を設定する。切り替え手段は、前記第1の伝送路を介して前記制御装置に接続されると共に、第2の伝送路を介して演算装置と接続され、前記第1の伝送路と前記第2の伝送路とを切り替えて、前記制御装置あるいは前記演算装置の一方を、前記記憶装置と通信可能に接続する。本制御装置は、1つの態様では、記憶装置と接続する演算装置などで発生するノイズの影響を受けることなく、記憶装置の状態を制御することができる。以下、本実施形態の一例について、図4~図14に基づいて説明する。なお、以下に説明する実施形態はあくまでも例示であり、以下に明示しない種々の変形や技術の適用を排除する意図ではない。すなわち、本実施形態は、その趣旨を逸脱しない範囲で、種々変形して実施することができる。図4は、本実施例に係る情報処理装置400に搭載するシステムボード410の構成例を示す図である。システムボード410は、CPU420と、コントローラ430と、バス交換器440と、フラッシュメモリ450と、メモリ460と、を備える。CPU420は、フラッシュメモリ450や外部記憶装置470などから読み出したプログラムの命令にしたがって、所定の演算などを実行する演算装置である。CPU420は、SPISerialPeripheralInterfaceを利用してフラッシュメモリ450とデータ通信を行なうため使用するSPIマスタ421を備える。なお、図4では記載を省略しているが、SPIマスタ421はSPIバス422と接続している。コントローラ430は、所定のプログラムの命令にしたがって、バス交換器440、フラッシュメモリ450を操作する演算装置である。コントローラ430は、SPIを利用してフラッシュメモリ450とデータ通信を行なうため使用するSPIマスタ431を備える。なお、図4では記載を省略しているが、SPIマスタ431はSPIバス432と接続している。また、コントローラ430は、フラッシュメモリ450の端子/WPと、/WP制御線で直接接続している。バス交換器440は、SPIバス422を介してCPU420と接続している。また、バス交換器440は、SPIバス432を介してコントローラ430と接続している。また、バス交換器440は、SPIバス453を介してフラッシュメモリ450と接続している。バス交換器440は、CPU420とフラッシュメモリ450とを接続する通常使用系統と、コントローラ430とフラッシュメモリ450とを接続する制御系統と、をコントローラ430の指示によって切り替える。フラッシュメモリ450は、データを記憶する不揮発性メモリを含む記憶装置である。フラッシュメモリ450は、例えば、BIOSなどのデータを記憶することができる。そして、フラッシュメモリ450は、SPIを利用してCPU420やコントローラ430とデータ通信を行なうため使用するSPIスレーブ451を備える。なお、図4では記載を省略しているが、SPIスレーブ451はSPIバス453と接続している。また、フラッシュメモリ450は、フラッシュメモリ450を外部から制御するためのインターフェースとして、端子/WPと、コントロールレジスタ452と、を備える。図4に示すように、コントロールレジスタ452には、CRWPビットと、ライトプロテクトビットと、が含まれる。コントローラ430は、端子/WPへの信号と、コントロールレジスタ452の設定によって、フラッシュメモリ450の状態を制御することができる。例えば、図2に示した、端子/WPへの信号とコントロールレジスタ452の設定との組み合わせにしたがって、フラッシュメモリ450は状態を遷移する。CRWPビットは、コントロールレジスタ452への書込みをプロテクトするためのビットである。CRWPビットが1に設定され、端子/WPへの信号が0の場合、フラッシュメモリ450は、コントロールレジスタ452への書込みをプロテクトする。ライトプロテクトビットは、フラッシュメモリ450へのデータの書込みをプロテクトするためのビットである。ライトプロテクトビットに1が設定されている場合、フラッシュメモリ450は、フラッシュメモリ450へのデータの書込みをプロテクトする。コントローラ430は、フラッシュメモリ450へのBIOSなどのデータの書込みやアップデートなどの処理を実行する。また、コントローラ430は、情報処理装置400の主電源投入と同時に起動するので、このタイミングで、フラッシュメモリ450へのデータの書込み、コントロールレジスタ452への書込みをプロテクト状態に設定することができる。フラッシュメモリ450へのデータの書込み、コントロールレジスタ452への書込みをプロテクト状態に設定後、コントローラ430は、制御系アクセスバスを通常アクセスバスに切り替えることができる。この場合、フラッシュメモリ450を、CPU420に対して読み出し専用とすることができる。図5は、本実施例で使用するSPIマスタとSPIスレーブを説明する図である。SPIマスタ510とSPIスレーブ520とは、SPIバス530を介して接続する。SPIマスタ510は、端子SCLK、MOSI、MOSOおよびSSを備える。端子SCLKは、SPIスレーブ520にクロック信号を送信するための信号線を接続する端子である。端子MOSIは、SPIスレーブ520にデータを送信するための信号線を接続する端子である。端子MISOは、SPIスレーブ520からデータを受信するための信号線を接続する端子である。端子SSは、SPIスレーブ520を選択するための信号線を接続する端子である。SPIスレーブ520も、端子SCLK、MOSI、MOSOおよびSSを備える。端子SCLKは、SPIマスタ510からクロック信号を受信するための信号線を接続する端子である。端子MOSIは、SPIマスタ510からデータを受信するための信号線を接続する端子である。端子MISOは、SPIマスタ510にデータを送信するための信号線を接続する端子である。端子SSは、SPIマスタ510がSPIスレーブ520を選択するための信号線を接続する端子である。なお、図5に示したSPIデバイス、すなわち、SPIマスタ510とSPIスレーブ520によるデータ通信は、公知の技術であるので、詳細な説明は省略する。図6は、図4に示したシステムボード410の主要部の具体例を示す図である。CPU420に備わるSPIマスタ421は、信号線SPI_DATA_OUT、SPI_CLK、/SPI_CS0およびSPI_DATA_INを介して、バス交換器440と接続している。CPU420は、SPIマスタ421を操作することにより、SPIを利用した通信を行なう。なお、図6では、主要部の接続関係の理解優先のため省略しているが、接続信号線SPI_DATA_OUT、SPI_CLK、/SPI_CS0およびSPI_DATA_INは、それぞれSPIマスタ421の端子MOSI、SCLK、SSおよびMISOと接続する。CPU420は、システム電源により駆動する。システム電源のCPU420への投入は、情報処理装置400の主電源と接続するスイッチSWをOFFからONに切り替えることにより行なうことができる。コントローラ430に備わるSPIマスタ431は、信号線SPI_DATA_OUT、SPI_CLK、/SPI_CS0およびSPI_DATA_INを介して、バス交換器440と接続している。また、コントローラ430は、信号線/SW_BEおよびSW_BXを介して、バス交換器440と接続している。信号線/SW_BEおよびSW_BXは、それぞれバス交換器440の端子/BEおよびBXと接続している。コントローラ430は、後述するように、端子/BEおよびBXに出力する信号により、バス交換器440を操作することができる。また、コントローラ430は、信号線/FLASH_WPを介して、フラッシュメモリ450と接続している。信号線/FLASH_WPは、フラッシュメモリ450の端子/WPと接続している。コントローラ430は、フラッシュメモリ450の端子/WPに出力する信号と、コントロールレジスタ452への設定により、フラッシュメモリ450の状態、例えば、コントロールレジスタ452やメモリ459のライトプロテクトの設定解除、を操作することができる。なお、図6では、主要部の接続関係の理解優先のため省略しているが、接続信号線SPI_DATA_OUT、SPI_CLK、/SPI_CS0およびSPI_DATA_INは、それぞれSPIマスタ431の端子MOSI、SCLK、SSおよびMISOと接続する。コントローラ430は、情報処理装置400の主電源により駆動する。したがって、例えば、情報処理装置400に主電源が投入されると、コントローラ430は、フラッシュメモリ432から所定のプログラムを読み出す。そして、コントローラ430は、読み出したプログラムの命令にしたがって、処理を開始する。フラッシュメモリ432、バス交換器440およびフラッシュメモリ450も、コントローラ430と同様に、情報処理装置400の主電源により駆動する。バス交換器440は、端子1A1、2A1、3A1、4A1および5A1を備える。端子1A1、2A1、3A1および5A1は、それぞれ、CPU420に備わるSPIマスタ421からの信号線SPI_DATA_OUT、SPI_CLK、/SPI_CS0およびSPI_DATA_INと接続している。また、バス交換器440は、端子1A2、2A2、3A2、4A2および5A2を備える。端子1A2、2A2、3A2、4A2および5A2は、それぞれ、コントローラ430に備わるSPIマスタ431からの信号線SPI_DATA_OUT、SPI_CLK、/SPI_CS0およびSPI_DATA_INと接続している。また、バス交換器440は、端子1B1、2B1、3B1、4B1および5B1と、端子1B2、2B2、3B2、4B2および5B2と、を備える。端子1B1、2B1、3B1および5B1は、それぞれ、フラッシュメモリ450に備わる端子D、C、/SおよびQと接続している。端子1B2、2B2、3B2、4B2および5B2は、本実施例では使用しないので、説明を省略する。バス交換器440は、端子1A1-5A1と端子1B1-5B1、すなわち、端子1A1と1B1、端子2A1と2B1、端子3A1と3B1、端子4A1と4B1および端子5A1と5B1、を接続することができる。また、バス交換器440は、端子1A1-5A1と端子1B2-5B2、すなわち、端子1A1と1B2、端子2A1と2B2、端子3A1と3B2、端子4A1と4B2および端子5A1と5B2、を接続することができる。そして、バス交換器440は、端子1A1-5A1と端子1B1-5B1の接続と、端子1A1-5A1と端子1B2-5B2の接続と、を、端子/BEおよびBXへの入力信号に応じて切り替える。同様に、バス交換器440は、端子1A2-5A2と端子1B1-5B1、すなわち、端子1A2と1B1、端子2A2と2B1、端子3A2と3B1、端子4A2と4B1および端子5A2と5B1、を接続することができる。また、バス交換器440は、端子1A2-5A2と端子1B2-5B2、すなわち、端子1A2と1B2、端子2A2と2B2、端子3A2と3B2、端子4A2と4B2および端子5A2と5B2、を接続することができる。そして、バス交換器440は、端子1A2-5A2と端子1B1-5B1の接続と、端子1A2-5A2と端子1B2-5B2の接続と、を、端子/BEおよびBXへの入力信号に応じて切り替える。バス交換器440は、図7に示すテーブル700にしたがって、端子間の接続を切り替える。例えば、端子/BEおよびBXに0が入力されると、バス交換器440は、端子1A1-5A1と端子1B1-5B1を接続し、端子1A2-5A2と端子1B2-5B2を接続する。また、端子/BEに0が入力され、端子BXに1が入力されると、バス交換器440は、端子1A1-5A1と端子1B2-5B2を接続し、端子1A2-5A2と端子1B1-5B1を接続する。フラッシュメモリ450は、端子D、C、/S、/WPおよびQを備える。端子D、C、/SおよびQは、それぞれバス交換器440の端子1B1、2B1、3B1および5B1と接続する。また、端子/WPは、コントローラ430からの信号線FLASH_WPと接続する。なお、図6では、主要部の接続関係の理解優先のために省略しているが、端子D、C、/SおよびQは、それぞれSPIスレーブ451の端子MOSI、SCLK、SSおよびMISOと接続する。また、フラッシュメモリ450は、SPIスレーブ451およびコントロールレジスタ452に加えて、制御部453と、シフトレジスタ454と、データバッファ455と、アドレスレジスタ456と、デコーダ457および458と、メモリ459と、を備える。制御部453は、SPIスレーブ451を利用して、他の装置、例えばCPU420やコントローラ430とデータ通信を行なう。そして、制御部453は、受信したデータのメモリ459への書込み処理や、メモリ459からのデータの読み出し処理などを行なう。また、制御部453は、コントロールレジスタ452への書込み処理や読み込み処理も行なう。制御部453は、端子/WPへの入力信号が0、かつ、コントロールレジスタ452のCRWPビットが1の場合、コントロールレジスタ452への書込みをプロテクトする。シフトレジスタ454は、シリアルデータを所定のビット長のパラレルデータに変換し、所定のビット長のパラレルデータをシリアルデータに変換する。例えば、SPIスレーブ451から入力されたシリアルデータは、シフトレジスタ454で所定のビット長のパラレルデータに変換される。データバッファ455は、メモリ459へ書き込むデータ、または、メモリ459から読み出したデータ、を一時的に記憶する記憶装置である。アドレスレジスタ456は、メモリ459へ書き込むデータのアドレス、または、メモリ459から読み出すデータのアドレス、を示すアドレスデータを一時的に記憶する記憶装置である。デコーダ457は、アドレスレジスタ456に記憶されたアドレスデータをデコードして、例えば、上位アドレスを抽出する。また、デコーダ458は、アドレスレジスタ456に記憶されたアドレスデータをデコードして、例えば、下位アドレスを抽出する。これら上位アドレスと下位アドレスとによって、メモリ459上のデータのアドレスを選択することができる。メモリ459は、不揮発性メモリである。以上の構成において、制御部453は、制御部453は、SPIスレーブ451からデータを受信すると、シフトレジスタ454により、所定のビット長のデータに変換する。変換したデータに、コントロールレジスタ452への書込み命令が含まれる場合、制御部453は、端子/WPおよびコントロールレジスタ452のCRWPビットを参照する。端子/WPが0かつコントロールレジスタ452のCRWPビットが1の場合、制御部453は、コントロールレジスタ452への書込み処理を抑止する。また、端子/WPが1またはコントロールレジスタ452のCRWPビットが0の場合、制御部453は、変換したデータをコントロールレジスタ452に書き込む処理を行なう。この場合、制御部453は、コントロールレジスタ452の特定のビットだけを変更することもできる。また、シフトレジスタ454で変換したデータに、コントロールレジスタ452の読み出し命令が含まれる場合、制御部453は、コントロールレジスタ452に格納されているデータを、シフトレジスタ454によってシリアルデータに変換する。そして、制御部453は、SPIスレーブ451を介して、コントロールレジスタ452のデータを出力する。また、シフトレジスタ454で変換したデータに、メモリ459への書込み命令が含まれる場合、制御部453は、コントロールレジスタ452のライトプロテクトビットを参照する。そして、ライトプロテクトビットが1の場合、制御部453は、メモリ459への書込み処理を抑止する。また、コントロールレジスタ452のライトプロテクトビットが0の場合、制御部453は、変換したデータに含まれるアドレスデータをアドレスレジスタ456に格納する。また、制御部453は、変換したデータに含まれるデータ部をデータバッファ455に格納する。そして、デコーダ457および458によってデコードされた上位アドレスと下位アドレスとによって特定されるアドレスに、データバッファ455に格納したデータを記憶する。また、シフトレジスタ454で変換したデータに、メモリ459からの読み出し命令が含まれる場合、制御部453は、変換したデータに含まれるアドレスデータをアドレスレジスタ456に格納する。そして、デコーダ457および458によってデコードされた上位アドレスと下位アドレスとによって特定されるアドレスに格納されているデータを、データバッファ455に格納する。制御部453は、データバッファ455に格納したデータを、シフトレジスタ454によってシリアルデータに変換する。そして、制御部453は、SPIスレーブ451を介して、データを出力する。以下では、CPU420-フラッシュメモリ450間を接続する通信線であって、SPIを使用した通信に使用する通信線を、通常アクセスバスという。また、コントローラ430-フラッシュメモリ450間を接続する通信線のうち、SPIを使用した通信に使用する通信線を、制御系アクセスバスという。そして、コントローラ430-フラッシュメモリ450間を接続する通信線のうち、バス交換器440の端子/BEおよびBXと接続する信号線と、フラッシュメモリ450の端子/WPと接続する信号線と、を含む信号線を、制御系信号バスという。図8は、本実施例に係るコントローラ430の処理の一例を示すフローチャートである。情報処理装置400に主電源が投入されると、コントローラ430は、フラッシュメモリ432から読み出したプログラムの命令にしたがって、以下の処理を開始するステップS800。ステップS801において、コントローラ430は、制御系アクセスバスへの切り替えを行なう。この場合、コントローラ430は、信号線/SW_BEを介してバス交換器440の端子/BEに0を出力し、信号線SW_BXを介してバス交換器440の端子BXに1を出力することにより、制御系アクセスバスへの切り替え処理を行なうことができる。ステップS802において、コントローラ430は、制御系アクセスバスを使用して、フラッシュメモリ450とデータ通信を行なう。そして、コントローラ430は、フラッシュメモリ450に対して、コントロールレジスタ452のCRWPビットを1に設定するように指示する。すると、フラッシュメモリ450は、指示にしたがって、コントロールレジスタ452のCRWPビットに1を書き込む処理を行なう。ステップS803において、コントローラ430は、制御系信号バスの信号線/FLASH_WPを通じて、フラッシュメモリ450の端子/WPに0を出力する。なお、制御系信号バスの信号線を通じて出力される信号は、主電源が投入されている間、常時その値が保持される。ステップS802およびS803の処理が完了すると、フラッシュメモリ450のコントロールレジスタ452のライトプロテクトが有効となる。ステップS804において、コントローラ430は、制御系アクセスバスから通常アクセスバスへの切り替えを行なう。この場合、コントローラ430は、信号線/SW_BEを介してバス交換器440の端子/BEに0を出力し、信号線SW_BXを介してバス交換器440の端子BXに0を出力することにより、通常アクセスバスへの切り替え処理を行なうことができる。以上の処理が終了すると、CPU420は、フラッシュメモリ450からデータの読み出しが可能な状態となる。同時に、CPU420から、フラッシュメモリ450のコントロールレジスタ452の変更が抑止される。例えば、ステップS802において、コントロールレジスタ452のライトプロテクトビットも1に設定しておけば、フラッシュメモリ450を、CPU420からデータの読み出しだけが可能な状態にすることができる。以上の処理が終了した状態で、システム電源を投入してCPU420を起動する際、システム電源の投入等によりCPU420内等にノイズが発生する場合が考えられる。しかし、フラッシュメモリ450の端子/WPは、CPU420ではなくコントローラ430と接続しているので、CPU420内等で発生したノイズの影響を受けることはない。その結果、CPU420が通常アクセスバスを介してフラッシュメモリ450と接続した状態で、CPU420内等でノイズが発生しても、フラッシュメモリ450のコントロールレジスタ452やメモリ459のデータを意図せず書き換えることを防止する。以上のように、コントローラ430は、CPU420内等で発生するノイズの影響を受けることなく、フラッシュメモリ450のライトプロテクト状態を制御することが可能となる。このライトプロテクトには、フラッシュメモリ450のCRWPビットに対するライトプロテクトと、フラッシュメモリ450のメモリ459に対するライトプロテクトと、を含むことができる。変形例図9は、図6に示したシステムボード410の変形例を示す図である。コントローラ430は、信号線/FLASH_WPを介して、バス交換器440の端子4A2と接続している。バス交換器440の端子4A1は、グランドされている。したがって、端子4A1には、常に0が入力される。また、バス交換器440の端子4B1は、フラッシュメモリ450の端子/WPと接続している。以上の構成では、例えば、コントローラ430がバス交換器440の端子/BEおよびBXに0を出力すると、バス交換器440は、端子1A1-5A1と端子1B1-5B1を接続する。この場合、CPU420は、通常アクセスバスを介して、フラッシュメモリ450と接続する。しかし、バス交換器440の端子4A1はグランドされているので、端子4A1と接続する端子4B1から、フラッシュメモリ450の端子/WPには、常に0が出力される。この状態で、システム電源を投入してCPU420を起動する際、システム電源の投入等によりCPU420内等にノイズが発生する場合が考えられる。しかし、フラッシュメモリ450の端子/WPは、CPU420と接続されることなくグランドされているので、CPU420内等で発生したノイズの影響を受けることはない。その結果、CPU420が通常アクセスバスを介してフラッシュメモリ450と接続した状態で、CPU420内等でノイズが発生しても、フラッシュメモリ450のコントロールレジスタ452やメモリ459のデータを意図せず書き換えることを防止する。したがって、コントローラ430は、CPU420内等で発生するノイズの影響を受けない、フラッシュメモリ450のライトプロテクトを実現することが可能となる。その他の変形例図10は、図4に示したシステムボード410の変形例を示す図である。図10に示すシステムボード1000に含まれるCPU420とコントローラ430は、専用線等を介して、互いに通信可能に接続する。その他の構成は、図4で説明したので省略する。図11は、図10に示したシステムボード1000の主要部の具体例を示す図である。CPU420とコントローラ430とは、互いに専用の通信線1010で接続している。この通信線1010を介して、CPU420とコントローラ430は、互いに通信を行なう。コントローラ430は、信号線/FLASH_WPを介して、バス交換器440の端子4A1および端子4A2と接続している。また、バス交換器440の端子4B1は、フラッシュメモリ450の端子/WPと接続している。コントローラ430の信号線/FLASH_WPは、バス交換器440の端子4A1および4A2と接続している。したがって、バス交換器440が通常アクセスバスに切り替えられても、または、制御系アクセスバスに切り替えられても、コントローラ430は、信号線/FLASH_WPを介して、フラッシュメモリ450の端子/WPと常に接続している。結果として、図6に示したように、コントローラ430とフラッシュメモリ450の端子/WPとを直接接続した構成と等価となる。このように、フラッシュメモリ450の端子/WPは、CPU420ではなくコントローラ430と常時接続しているので、CPU420内等で発生したノイズの影響を受けることはない。その結果、CPU420が通常アクセスバスを介してフラッシュメモリ450と接続した状態で、CPU420内等でノイズが発生しても、フラッシュメモリ450のコントロールレジスタ452やメモリ459のデータを意図せず書き換えることを防止する。したがって、コントローラ430は、CPU420内等で発生するノイズの影響を受けることなく、フラッシュメモリ450のライトプロテクト状態を制御することが可能となる。図12は、図11に示したシステムボード1000の処理の一例を示すフローチャートである。情報処理装置400に主電源が投入されると、コントローラ430は、フラッシュメモリ450を、ライトプロテクト状態に設定するステップS1201b。なお、この処理は、図8に示した処理と同様なので、詳細な説明は省略する。ここで、例えば、ユーザがシステム電源を投入すると、CPU420に電力が供給される。すると、CPU420は、フラッシュメモリ450へのアクセスを開始するステップS1201a。例えば、CPU420は、フラッシュメモリ450からBIOSなどのデータを読み出して実行する。そして、CPU420は、プログラムの命令にしたがって、周辺機器の初期化などを行なう。そして、例えば、フラッシュメモリ450への書込み処理が必要となった場合、CPU420は、処理をステップS1202aに移行する。そして、CPU420は、フラッシュメモリ450へのアクセスを停止するステップS1202a。ステップS1203aにおいて、CPU420は、コントローラ430に対して、通信線1010を通じて、フラッシュメモリ450へのアクセス停止を通知する。この通知には、フラッシュメモリ450のライトプロテクトを解除する旨の要求を含むことができる。一方、CPU420から、フラッシュメモリ450へのアクセス停止の通知を受信すると、コントローラ430は、フラッシュメモリ450のライトプロテクトを解除するステップS1202b。そして、コントローラ430は、CPU420に対して、通信線1010を通じて、ライトプロテクト解除を通知するステップS1203b。コントローラ430から、フラッシュメモリ450のライトプロテクト解除の通知を受けると、CPU420は、フラッシュメモリ450へのアクセスを開始するステップS1204a。所定のデータのフラッシュメモリ450への書込みが完了すると、CPU420は、フラッシュメモリ450へのアクセスを停止するステップS1205a。そして、CPU420は、コントローラ430に対して、通信線1010を通じて、フラッシュメモリ450へのアクセス停止を通知するステップS1206a。この通知には、フラッシュメモリ450のライトプロテクトを設定する旨の要求を含むことができる。一方、CPU420から、フラッシュメモリ450へのアクセス停止の通知を受信すると、コントローラ430は、フラッシュメモリ450のライトプロテクトを設定するステップS1204b。そして、コントローラ430は、CPU420に対して、通信線1010を通じて、フラッシュメモリ450のライトプロテクト設定完了を通知するステップS1203b。コントローラ430から、フラッシュメモリ450のライトプロテクト設定完了の通知を受けると、CPU420は、フラッシュメモリ450へのアクセスを開始するステップS1207a。図13は、図12に示した処理におけるCPU420およびコントローラ430の具体的な処理を説明するフローチャートである。情報処理装置400に主電源が投入されると、コントローラ430は、フラッシュメモリ432から読み出したプログラムの命令にしたがって、ステップS1301~S1304の処理を行なう。ステップS1301~S1304の処理は、図12に示したS1201bの処理に対応する。なお、このステップS1301~S1304の処理の説明は、図8で説明したので省略する。ここで、例えば、ユーザがシステム電源を投入すると、CPU420に電力が供給される。すると、CPU420は、処理をステップS1305に移行する。そして、CPU420は、フラッシュメモリ450へのアクセスを開始するステップS1305。フラッシュメモリ450へのアクセスを開始すると、CPU420は、例えば、フラッシュメモリ450からBIOSなどのデータを読み出して実行する。そして、CPU420は、プログラムの命令にしたがって、周辺機器の初期化などを行なう。そして、例えば、フラッシュメモリ450への書込み処理が必要となった場合、CPU420は、処理をステップS1306に移行する。この場合、CPU420は、フラッシュメモリ450へのアクセスを停止するステップS1306。フラッシュメモリ450へのアクセスを停止すると、CPU420は、コントローラ430に対して、通信線1010を通じて、フラッシュメモリ450へのアクセスを停止したことを通知するステップS1307。CPU420から、フラッシュメモリ450へのアクセスを停止したことを通知されると、コントローラ430は、通常アクセスバスから制御系アクセスバスにバスを切り替えるステップS1308。コントローラ430は、信号線/SW_BEを介してバス交換器440の端子/BEに0を出力し、信号線SW_BXを介してバス交換器440の端子BXに1を出力することにより、通常アクセスバスから制御系アクセスバスにバスを切り替える。制御系アクセスバスにバスを切り替えると、コントローラ430は、制御系信号バスの信号線/FLASH_WPを通じて、フラッシュメモリ450の端子/WPに1を出力するステップS1309。さらに、コントローラ430は、フラッシュメモリ450に備わるコントロールレジスタ452のCRWPビットを0に設定するステップS1310。具体的には、コントローラ430は、フラッシュメモリ450に対して、コントロールレジスタ452のCRWPビットを0に設定するように指示する。すると、フラッシュメモリ450は、指示にしたがって、コントロールレジスタ452のCRWPビットに0を書き込む処理を行なう。以上の処理が終了すると、コントローラ430は、制御系アクセスバスから通常アクセスバスにバスを切り替えるステップS1311。コントローラ430は、信号線/SW_BEを介してバス交換器440の端子/BEに0を出力し、信号線SW_BXを介してバス交換器440の端子BXに0を出力することにより、制御系アクセスバスから通常アクセスバスにバスを切り替える。上述したステップS1308~S1311の処理が、図12に示したステップS1202bの処理に対応する。この処理によって、フラッシュメモリ450のライトプロテクトが解除される。すると、コントローラ430は、CPU420に対して、通信線1010を通じて、ライトプロテクト解除を通知するステップS1312。コントローラ430からライトプロテクト解除の通知を受けると、CPU420は、フラッシュメモリ450へのアクセス、すなわち、書込み処理を開始するステップS1313。所定のデータのフラッシュメモリ450への書込みが完了すると、CPU420は、フラッシュメモリ450へのアクセスを停止するステップS1314。そして、CPU420は、コントローラ430に対して、通信線1010を通じて、フラッシュメモリ450へのアクセス停止を通知するステップS1315。CPU420から、フラッシュメモリ450へのアクセスを停止したことを通知されると、コントローラ430は、通常アクセスバスから制御系アクセスバスにバスを切り替えるステップS1316。制御系アクセスバスにバスを切り替えると、コントローラ430は、フラッシュメモリ450に備わるコントロールレジスタ452のCRWPビットを1に設定するステップS1317。さらに、コントローラ430は、制御系信号バスの信号線/FLASH_WPを通じて、フラッシュメモリ450の端子/WPに0を出力するステップS1318。以上の処理が終了すると、コントローラ430は、制御系アクセスバスから通常アクセスバスにバスを切り替えるステップS1319。上述したステップS1316~S1319の処理が、図12に示したステップS1205bの処理に対応する。この処理によって、フラッシュメモリ450にライトプロテクトが設定される。すると、コントローラ430は、CPU420に対して、通信線1010を通じて、ライトプロテクトの設定完了を通知するステップS1320。コントローラ430からライトプロテクトの設定完了の通知を受けると、CPU420は、フラッシュメモリ450へのアクセス、すなわち、読み込み処理を開始するステップS1321。また、CPU420は、フラッシュメモリ450への書込み処理が必要となった場合、処理をステップS1306に移行する。図14は、図13に示した処理における装置間の関係を示す図である。情報処理装置400に主電源が投入されると、コントローラ430は、バス交換器440を操作して、制御系アクセスバスへの切り替えを行なうステップS1401c。具体的には、コントローラ430は、信号線/SW_BEを介してバス交換器440の端子/BEに0を出力し、信号線SW_BXを介してバス交換器440の端子BXに1を出力する。すると、バス交換器440は、CPU420の操作にしたがって、制御系アクセスバスにバスを切り替えるステップS1401d。コントローラ430は、ステップS1401cの処理後、一定時間経過すると、処理をステップS1402cに移行する。これは、バス交換器440等のハードウェア等の制約に起因する、バス切り替え完了までの時間を確保するためである。ステップS1402cにおいて、コントローラ430は、制御系アクセスバスを使用して、フラッシュメモリ450とデータ通信を行なう。そして、コントローラ430は、フラッシュメモリ450に対して、コントロールレジスタ452の変更を指示するステップS1402c。具体的には、コントローラ430は、コントロールレジスタ452のCRWPビットを1に設定するように指示する。また、コントローラ430は、コントロールレジスタ452のライトプロテクトビットを1に設定するように指示することができる。コントローラ430から指示を受けると、フラッシュメモリ450は、指示にしたがって、コントロールレジスタ452のCRWPビットを1に設定するステップS1401b。また、フラッシュメモリ450は、指示にしたがって、コントロールレジスタ452のライトプロテクトビットを1に設定するステップS1401b。コントロールレジスタ452の変更が完了すると、コントローラ430は、制御系信号バスの信号線/FLASH_WPを通じて、フラッシュメモリ450の端子/WPに0を出力するステップS1403c。すると、フラッシュメモリ450の端子/WPに入力される信号が確定するステップS1402b。コントローラ430は、ステップS1403cの処理後、一定時間経過すると、処理をステップS1404cに移行する。これは、端子/WPに出力される信号のレベルが確定するまでの時間を確保するためである。ステップS1404cにおいて、コントローラ430は、バス交換器440を操作して、制御系アクセスバスから通常アクセスバスにバスを切り替えるステップS1404c。具体的には、コントローラ430は、信号線/SW_BEを介してバス交換器440の端子/BEに0を出力し、信号線SW_BXを介してバス交換器440の端子BXに0を出力する。すると、バス交換器440は、CPU420の操作にしたがって、制御系アクセスバスから通常アクセスバスにバスを切り替えるステップS1402d。以上の処理が完了すると、フラッシュメモリ450のコントロールレジスタ452のライトプロテクトが有効となる。また、ステップS1401bでライトプロテクトビットが1に設定されていれば、フラッシュメモリ450のメモリ459のライトプロテクトも有効となる。ここで、例えば、ユーザがシステム電源を投入すると、CPU420に電力が供給される。すると、CPU420は、処理をステップS1401aに移行する。そして、CPU420は、フラッシュメモリ450へのアクセス、すなわち、読み出し処理を開始するステップS1401a。そして、例えば、フラッシュメモリ450への書込み処理が必要となった場合、CPU420は、処理をステップS1402aに移行する。この場合、CPU420は、フラッシュメモリ450へのアクセスを停止するステップS1402a。フラッシュメモリ450へのアクセスを停止すると、CPU420は、コントローラ430に対して、通信線1010を通じて、フラッシュメモリ450へのアクセスを停止したことを通知するステップS1403a。CPU420から、フラッシュメモリ450へのアクセスを停止したことを通知されると、コントローラ430は、バス交換器440を操作して、通常アクセスバスから制御系アクセスバスにバスを切り替えるステップS1405c。具体的には、コントローラ430は、信号線/SW_BEを介してバス交換器440の端子/BEに0を出力し、信号線SW_BXを介してバス交換器440の端子BXに1を出力する。すると、バス交換器440は、コントローラ430の操作にしたがって、通常アクセスバスから制御系アクセスバスにバスを切り替えるステップS1403d。制御系アクセスバスにバスを切り替えると、コントローラ430は、制御系信号バスの信号線/FLASH_WPを通じて、フラッシュメモリ450の端子/WPに1を出力するステップS1406c。すると、フラッシュメモリ450の端子/WPに入力される信号が確定するステップS1403b。さらに、コントローラ430は、制御系アクセスバスを使用して、フラッシュメモリ450とデータ通信を行なう。そして、コントローラ430は、フラッシュメモリ450に対して、コントロールレジスタ452の変更を指示するステップS1407c。具体的には、コントローラ430は、コントロールレジスタ452のCRWPビットを0に設定するように指示する。また、コントローラ430は、コントロールレジスタ452のライトプロテクトビットを0に設定するように指示することができる。コントローラ430から指示を受けると、フラッシュメモリ450は、指示にしたがって、コントロールレジスタ452のCRWPビットを0に設定するステップS1404b。また、フラッシュメモリ450は、指示にしたがって、コントロールレジスタ452のライトプロテクトビットを0に設定するステップS1404b。以上の処理が終了すると、コントローラ430は、バス交換器440を操作して、制御系アクセスバスから通常アクセスバスにバスを切り替えるステップS1408c。具体的には、コントローラ430は、信号線/SW_BEを介してバス交換器440の端子/BEに0を出力し、信号線SW_BXを介してバス交換器440の端子BXに0を出力する。すると、バス交換器440は、CPU420の操作にしたがって、制御系アクセスバスから通常アクセスバスにバスを切り替えるステップS1404d。以上の処理が完了すると、フラッシュメモリ450のコントロールレジスタ452のライトプロテクトが解除される。また、ステップS1404bでライトプロテクトビットが0に設定されていれば、フラッシュメモリ450のメモリ459のライトプロテクトも解除される。すると、コントローラ430は、CPU420に対して、通信線1010を通じて、ライトプロテクト解除を通知するステップS1409c。コントローラ430からライトプロテクト解除の通知を受けると、CPU420は、フラッシュメモリ450へのアクセス、すなわち、書込み処理を開始するステップS1404a。所定のデータのフラッシュメモリ450への書込みが完了すると、CPU420は、フラッシュメモリ450へのアクセスを停止するステップS1405a。そして、CPU420は、コントローラ430に対して、通信線1010を通じて、フラッシュメモリ450へのアクセス停止を通知するステップS1406a。CPU420から、フラッシュメモリ450へのアクセスを停止したことを通知されると、コントローラ430は、交換器440を操作して、通常アクセスバスから制御系アクセスバスにバスを切り替えるステップS1410c。具体的には、コントローラ430は、信号線/SW_BEを介してバス交換器440の端子/BEに0を出力し、信号線SW_BXを介してバス交換器440の端子BXに1を出力する。すると、バス交換器440は、CPU420の操作にしたがって、通常アクセスバスから制御系アクセスバスにバスを切り替えるステップS1405d。制御系アクセスバスにバスを切り替えると、コントローラ430は、制御系アクセスバスを使用して、フラッシュメモリ450とデータ通信を行なう。そして、コントローラ430は、フラッシュメモリ450に対して、コントロールレジスタ452の変更を指示するステップS1411c。具体的には、コントローラ430は、コントロールレジスタ452のCRWPビットを1に設定するように指示する。また、コントローラ430は、コントロールレジスタ452のライトプロテクトビットを1に設定するように指示することができる。コントローラ430から指示を受けると、フラッシュメモリ450は、指示にしたがって、コントロールレジスタ452のCRWPビットを1に設定するステップS1405b。また、フラッシュメモリ450は、指示にしたがって、コントロールレジスタ452のライトプロテクトビットを1に設定するステップS1405b。コントロールレジスタ452の変更が完了すると、コントローラ430は、制御系信号バスの信号線/FLASH_WPを通じて、フラッシュメモリ450の端子/WPに0を出力するステップS1412c。すると、フラッシュメモリ450の端子/WPに入力される信号が確定するステップS1406b。以上の処理が終了すると、コントローラ430は、バス交換器440を操作して、制御系アクセスバスから通常アクセスバスにバスを切り替えるステップS1413c。具体的には、コントローラ430は、信号線/SW_BEを介してバス交換器440の端子/BEに0を出力し、信号線SW_BXを介してバス交換器440の端子BXに0を出力する。すると、バス交換器440は、CPU420の操作にしたがって、制御系アクセスバスから通常アクセスバスにバスを切り替えるステップS1406d。以上の処理が完了すると、フラッシュメモリ450のコントロールレジスタ452のライトプロテクトが有効となる。また、ステップS1405bでライトプロテクトビットが1に設定されていれば、フラッシュメモリ450のメモリ459のライトプロテクトも有効となる。すると、コントローラ430は、CPU420に対して、通信線1010を通じて、ライトプロテクトの設定完了を通知するステップS1414c。コントローラ430からライトプロテクトの設定完了の通知を受けると、CPU420は、フラッシュメモリ450へのアクセス、すなわち、読み込み処理を開始するステップS1407a。また、CPU420は、フラッシュメモリ450への書込み処理が必要となった場合、処理をステップS1402aに移行する。以上に説明したように、システムボード1000は、CPU420が、通信線1010を介してコントローラ430に指示することで、フラッシュメモリ450のライトプロテクト状態の設定解除を、CPU420が必要なタイミングで実行することが可能となる。以上の説明において、コントローラ430は、制御装置の一例として挙げられる。フラッシュメモリ450は、記憶装置の一例として挙げられる。信号線/FLASH_WPは、制御装置と記憶装置と接続する信号線の一例として挙げられる。CPU420は、演算装置の一例として挙げられる。第1の設定手段、第2の設定手段および切り替え手段は、コントローラ430に所定のプログラムを実行させることによって実現することができる。例えば、図8に示したステップS803の処理などは、第1の設定手段による処理の一例として挙げられる。また、例えば、図8に示したステップS802の処理などは、第2の設定手段による処理の一例として挙げられる。また、例えば、図8に示したステップS801やS804の処理などは、切り替え手段による処理の一例として挙げられる。制御系アクセスバスは、制御装置と記憶装置とを通信可能に接続する第1の伝送路の一例として挙げられる。また、通常アクセスバスは、演算装置と記憶装置モリとを通信可能に接続する第2の伝送路の一例として挙げられる。以上に説明したように、コントローラ430は、フラッシュメモリ450と接続するCPU420などで発生するノイズの影響を受けることなく、フラッシュメモリ450の状態、例えば、ライトプロテクトの設定解除などを制御することできる。以上の実施例を含む実施形態に関し、さらに以下の付記を開示する。付記1データを記憶する記憶装置を制御する制御装置において、前記記憶装置と接続する信号線を介して、前記記憶装置の状態を設定する第1の設定手段と、前記制御装置に接続される第1の伝送路を介して、前記記憶装置の状態を設定する第2の設定手段と、前記第1の伝送路を介して前記制御装置に接続されると共に、第2の伝送路を介して演算装置と接続され、前記第1の伝送路と前記第2の伝送路とを切り替えて、前記制御装置あるいは前記演算装置の一方を、前記記憶装置と通信可能に接続する切り替え手段と、を備える制御装置。付記2前記切替手段によって前記第2の伝送路に切り替えられると、前記信号線は、前記演算装置と電気的に独立した状態で、特定のレベルの電位に固定される、ことを特徴とする付記1に記載の制御装置。付記3前記制御装置は、前記演算装置と前記制御装置とを通信可能に接続する通信線を介して、前記演算装置から指示を受けると、前記第2の伝送路を前記第1の伝送路に切り替え、前記指示にしたがって前記記憶装置を特定の状態に設定した後、前記第1の伝送路を前記第2の伝送路に切り替える、ことを特徴とする付記1に記載の制御装置。付記4前記第1の設定手段は、前記信号線を介して、前記記憶装置に特定の信号を出力し、前記記憶装置を特定の状態に保持する、ことを特徴とする付記1に記載の制御装置。付記5前記第2の設定手段は、前記第1の伝送路を介して、前記記憶装置の状態を決定するレジスタに特定のデータを書き込み、前記記憶装置を特定の状態に設定する、ことを特徴とする付記1に記載の制御装置。付記6前記記憶装置は、前記第1の設定手段と前記第2の設定手段との設定によって、その状態が決定される記憶装置である、ことを特徴とする付記1に記載の制御装置。