"行列状に配置された複数のメモリセルと、前記メモリセルを前記列方向に分割した前記複数のメモリセルを列単位で試験すると共に、前記分割単位に設けられ、各々対応する分割単位の前記試験結果を格納する複数の結果格納部と、前記複数の結果格納部から前記メモリセルの前記結果情報を読み出す制御を行なう試験制御部と、を有する半導体集積回路。いずれかの前記メモリセルの列と置換可能な冗長メモリセルの列をさらに備え、前記試験制御部は、前記結果格納部に格納された前記複数のメモリセルのいずれかから読みだした結果情報に、不良なメモリセルが存在することを示す前記結果情報が含まれていた場合、当該不良なメモリセルを含む前記メモリセル列を前記複数の冗長メモリセル列に置換する請求項1記載の半導体集積回路。行列状に配置された複数のメモリセル、及び、試験結果を格納する結果格納部を有する半導体集積回路を試験する試験方法であって、前記メモリセルを前記列方向に分割した前記複数のメモリセルを列単位で試験し、複数の結果格納部のうち、分割単位ごとに、対応する結果格納部に試験結果を格納し、前記複数の結果格納部から前記メモリセルの前記結果情報を読み出す半導体集積回路の試験方法。前記半導体集積回路は、いずれかの前記メモリセルの列と置換可能な冗長メモリセルの列をさらに備えており、前記結果格納部に格納された前記複数のメモリセルのいずれかから読みだした結果情報に、不良なメモリセルが存在することを示す前記結果情報が含まれていた場合、当該不良なメモリセルを含む前記メモリセル列を前記複数の冗長メモリセル列に置換する請求項3記載の半導体集積回路の試験方法。開示の技術は、冗長分割数が増加してもRAMの不良判定試験を効率的に行うことを目的とする。本技術は、行列状に配置された複数のメモリセルと、メモリセルを前記列方向に分割した複数のメモリセルを列単位で試験する試験部と、各分割単位ごとに設けられ、各々対応する分割単位の前記試験結果を格納する複数の結果格納部と、前記複数の結果格納部から前記メモリセルの前記結果情報を読み出す制御を行なう試験制御部とを有する。開示の技術によれば、冗長分割数が増加してもRAMの不良判定試験を効率的に行うことができる。以下、開示の技術について、図面を用いて詳細に説明する。実施例1図1は、実施例1に係る比較器付BISTによるRAM試験方法の例を示す。通常、LSIテスタからは電源及びクロック等、試験に必要な他の信号も供給されることが多い。但し、図1において、電源及びクロックは省略されている。図1は、試験対象のLSI1、及びLSIテスタ5が例示されている。LSIテスタ5は、LSIの試験、あるいは特性の測定等のために用いられる装置である。LSIテスタ5を用いて試験、測定等を行う様に設計されたLSI1は、LSIテスタ5による値の設定と値の読出しを行うインターフェースを有している。図1において、LSIテスタ5とLSI1とのインターフェースを、二点鎖線で示す。LSIテスタ5は、このインターフェースを用い、試験に必要な情報をLSI1の内部に設定する。LSIテスタ5は、LSI1の試験終了後、試験結果を読み出す。LSI1は、BISTBuiltInSelfTest付RAMRandomAccessMemory10を有する。BIST付RAM10は、試験制御回路11、RAM12、期待値レジスタ13、及びデータレシーバ14DataReceiver:DRCVを有する。BIST付RAM10は、LSI1の内部に、後述するRAM12を試験するためのアドレス/データ及び制御信号を発生させる試験制御回路11を有する。BIST付RAM10は、外部からの最小限の設定によりRAM12の試験を自動で行い、RAM12の試験結果を格納する。BIST付RAM10は、RAM12の試験結果を参照してRAM12の良否判定を行う。RAM12は、メモリの一例である。期待値は、RAMのBIST試験時にRAMから読み出されるデータと対比する期待値データである。試験制御回路11は、RAM12、期待値レジスタ13、結果レジスタ16、及びLSIレジスタ5とそれぞれ接続されている。試験制御回路11は、LSI1の内部にRAM12を試験するためのアドレス/データ及び制御信号を発生させる。試験制御回路11は、LSIテスタ5の設定値供給機能54から供給され、RAM12の試験に用いられる設定値に基づいて、RAM12の試験を自動で行う。RAM12は、試験制御回路11、比較器15とそれぞれ接続されている。期待値レジスタ13は、試験制御回路11及び比較器15とそれぞれ接続されている。期待値レジスタ13は、RAM12から読み出されるデータと期待値とのタイミングを合わせるために用いられる。データレシーバ14は、比較器15及び結果レジスタ16を有する。比較器15は、RAM12、期待値レジスタ13、及び結果レジスタ16とそれぞれ接続されている。比較器15は、RAM12の試験によって出力されたデータ、及び、期待値レジスタ13から出力されたデータを入力する。比較器15は、RAM12の試験データ、及び期待値レジスタ13から出力された期待値を比較する。比較器15は、RAM12の試験データ、及び期待値レジスタ13から出力された期待値の比較結果を結果レジスタ16に格納する。結果レジスタ16は、試験制御回路11、比較器15、及びLSIテスタ5とそれぞれ接続されている。結果レジスタ16は、比較器15から出力されたRAM12の試験データ、及び期待値レジスタ13から出力された期待値の比較結果を累積的に格納する。具体的には、比較結果に一度でも不一致となった場合には、結果レジスタ16には比較結果に不一致があったことを示すエラー情報が格納される。結果レジスタ16に格納された比較結果のデータは、LSIテスタ5によりスキャンチェーンを介して読出される。LSIテスタ5は、テスタプログラム51、試験データ52、読出し値比較機能53、及び設定値供給機能54を有する。LSIテスタ5は、不図示のCPUCentralProcessingUnit及び主記憶装置を有している。LSIテスタ5は、LSI1の試験制御回路11及び結果レジスタ16とそれぞれ接続されている。テスタプログラム51は、LSI1の試験、及びLSI1の特性の測定等を実行する為のプログラムを含む。LSIテスタ5は、不図示の主記憶装置上に実行可能に展開されたテスタプログラム51により、LSI1の試験、及びLSI1の特性の測定等を実行する。LSIテスタ5は、不図示の主記憶装置上に試験データ52を有する。試験データ52には、LSI1へ入力するテストデータ及びLSI1から読み出されるデータに対する期待値データが含まれる。試験データ52は、不図示のハードディスク装置、SSDSolidStateDrive等の補助記憶装置上に保持してもよい。なお、LSIテスタ5は、試験制御回路11および結果レジスタ16等、LSI1内の回路との不図示のインターフェースを有する。LSIテスタ5は、テスタプログラム51を実行することにより、不図示のインターフェースを介して、設定値供給機能54をBIST付RAM10に供給する。LSIテスタ5の設定値供給機能54は、試験データ52から、RAM12の試験に用いられる設定値を取得する。設定値供給機能54は、取得した設定値を試験制御回路11に供給する。読出し値比較機能53は、LSI1から読み出された結果データを順次期待値と比較する。読出し値比較機能53により得られた比較結果は、LSI1の試験結果として、不図示の出力装置へ出力され、または、不図示の結果ファイル等へ保存される。以下、LSI1の試験実行手順の例を説明する。1LSIテスタ5はテスタプログラム51に従い、不図示の主記憶装置又は補助記憶装置に格納された試験データ52に基づいて、RAMのBIST試験を行うための設定情報を、スキャンチェーンを介して試験制御回路11へ設定する。2試験制御回路11は、LSIテスタ5により設定された設定情報に基づいてRAM12のBIST試験を制御する。具体的には、試験制御回路11は、RAM12のBIST試験を行う際のRAM12へのアドレス信号、ライトデータ及び期待値データの生成を行う。3比較器15は、RAM12から読み出されたデータと、期待値レジスタ13から読み出された期待値とを比較する。比較器15により比較された比較結果は結果レジスタ16に格納される。図1のように、LSI1内に比較器15を設ける場合には、例えば良品=0/不良品=1などの最小限の結果情報が得られる。このため、LSIテスタ5が結果レジスタ16から読み出すデータ量は少ない。次に、図1の半導体集積回路1の詳細について図2を用い、説明する。従来の技術において説明したように、RAMの各ビットは、冗長置換bitを有効に活用するために、複数の分割領域本実施の形態の場合のセルに分割されている。よって、DRCVは、各々の分割領域ごとに不良メモリセルの存在を確認する。この際、DRCV15が単一である場合、分割領域単位の試験結果が格納されたDRCV15から、スキャンチェーンを介してLSI外部に試験結果を読み出す。RAMのカラムセレクタ回路からDRCVへ出力される毎にLSIテスタ5へその結果を通知することになる。しかしながら、LSIテスタ5は、半導体集積装置1の所定の端子に対し、LSIテスタ5から引き出した、通信用の線をクリップで挟むなどにより接続を行うため、高速度での通信を行うことができない。従って、全ての分割領域についての不良メモリセルの検出をするためには、分割領域の分割数の分だけスキャンチェーンを介したDRCVからの試験結果の読み出しを行う必要があり、試験に多くの時間がかかるという問題がある。この点に鑑み、本実施の形態では、分割数と同じDRCVを設けておき、ビットの分割領域全てのスキャンチェーンが完了した時点で、各DRCVが取得した不良メモリセルの有無を示す情報を一括してLSIテスタ5へ送信するものである。この構成により、繰り返し、通信を行う場合に比べ、通信効率を向上し、半導体集積回路1の検査時間を短縮することを可能とする。図2は、実施例1に係る半導体集積回路の構成を示すブロック図である。図2は、データレシーバ114C、データレシーバ214Dから出力される冗長判定データについて説明する。なお、図3において、図1で説明した構成と同様の構成には同一の符号を付し、説明を省略する。図3に示すように、RAMセル面bit021Aは、1bitの冗長単位を、カラム方向に2分割した構造を有する。RAMセル面bitn21BBは、1bitの冗長単位を、カラム方向にn分割した構造を有する。なお、図3において、図1及び図2で説明した構成と同様の構成には同一の符号を付し、説明を省略する。置換回路33は、冗長制御回路31から冗長制御信号が入力されると、RAM21の試験結果に基づいて、不良メモリセルが存在する何れかのRAMセル面bit021A、及びRAMセル面bitn21BBと、冗長用置換bit21Yとを置換する。置換回路33がRAMセル面bit021Aと冗長用置換bit21Yとを置換した場合、カラムアドレスレコーダ回路24は、冗長用置換bit21Yにあるカラム方向のカラムアドレスを指定する。前述したロウアドレスレコーダ回路23によって冗長用置換bit21Yのロウアドレスが活性化されている場合、カラムアドレスレコーダ回路24は、カラムセレクタ回路32を用いて、冗長用置換bit21Yに対応するカラムアドレスセレクト信号を活性化し、置換した冗長用置換bit21Yを、不良メモリセルが存在する何れかのRAMセル面bit021A、及びRAMセル面bitn21BBのかわりに使用する。データレシーバ114A、データレシーバ214Bは、それぞれ、カラムアドレスレコーダ回路24及び試験制御回路11とそれぞれ接続されている。データレシーバ114Cは、データレシーバ選択信号生成回路30からデータレシーバ選択信号が出力された場合、試験制御回路11から出力されたRAMセル面bit021Aに対応する期待値、及びRAMセル面bit021Aから出力されたデータを比較する。データレシーバ114Cは、比較結果を、冗長判定データとして、試験制御回路11に出力する。試験制御回路11は、データレシーバ114Cから出力された冗長判定データを入力する。図3は、図2で示した各ビットの分割領域を複数本実施の形態では2に分割し、上記したように、該分割数に応じた数のDRCVを設けた半導体集積回路の構成を示すブロック図をさらに詳細に説明した図である。なお、図3において、図1、図2で説明した構成と同様の構成には同一の符号を付し、説明を省略する。BIST付RAM10Aは、試験制御回路11、RAM21、データレシーバ114A、データレシーバ214B、RAM21、データレジスタ22、ロウアドレスレコーダ回路23、カラムアドレスレコーダ回路24、アドレスレジスタ25、WEWriteEnableレジスタ26、期待値レジスタ27、LELatchEnableレジスタ28、カラムアドレスレジスタ29、DRCV選択信号生成回路30、及び冗長制御回路31を含む。RAM21は、データレジスタ22、ロウアドレスレジスタ回路23、カラムアドレスレコーダ回路24、及び期待値レジスタ27とそれぞれ接続されている。RAM21は、RAMセル面bit021A、RAMセル面bit121B、RAMセル面bit221C、RAMセル面bitn21BB、及び冗長用置換bit21Yを有する。RAM21は、ロウ方向及びカラム方向にマトリクス状に配列された不図示のメモリセルを有する。RAM21は、ロウ方向に不図示のワード線が配置され、カラム方向に不図示のビット線が配置される。RAM21のメモリセルは、ロウ方向のロウアドレス、及びカラム方向のカラムアドレスによる固有のアドレスによって特定される。RAM21のメモリセルは、不図示のワード線及びビット線に接続される。ワード線及びビット線を活性化することにより、RAM21のメモリセルは、試験制御回路11から供給されたデータを格納する。又、RAM21のメモリセルは、格納したデータをDRCVに出力する。RAM21は、データのbit単位毎に、RAMセル面bit021A、RAMセル面bit121B、RAMセル面bit221C、RAMセル面bitn21BBにそれぞれ分割されている。更に、各々のRAMセルは、2つの分割領域に分割されている。冗長用置換bit21Yは、RAM21の試験結果によってRAM21のRAMセル面bit021A、RAMセル面bit121B、RAMセル面bit221C~RAMセル面bitn21BBのいずれかの分割された分割領域に不良メモリセルが存在する場合、不良メモリセルが発生したRAMセル面と置換する為に設けられる。試験制御回路11は、データレジスタ22、アドレスレジスタ25、WEレジスタ26、冗長制御回路31、期待値レジスタ27、LEレジスタ28、カラムアドレスレジスタ29、及び図1に前述したLSIテスタ5の設定値供給機能54とそれぞれ接続されている。試験制御回路11は、アドレスレジスタ25にRAM21のアドレス信号を出力する。RAM21のアドレス信号は、アドレスレジスタ25に一時的に格納される。又、試験制御回路11は、カラムアドレスレジスタ29にRAM21のアドレス信号を出力する。RAM21のアドレス信号は、カラムアドレスレジスタ29に一時的に格納される。試験制御回路11は、WEレジスタ26にWE信号を出力する。WE信号は、RAM21に対する、データの書込み/読出しの切替信号である。試験制御回路11がRAM21にWE信号が1の信号を出力する場合、RAM21にデータが書込みできる状態となる。試験制御回路11は、RAM21のアドレス信号で指示されるアドレスに、RAM21の書込みデータを書き込む。試験制御回路11がRAM21にWE信号が0の信号を出力する場合、RAM21からデータが読出しできる状態となる。試験制御回路11は、RAM21のアドレス信号で指示されるアドレスに格納されたデータの内容を、RAM21からの読出しデータ信号として出力する。WE信号は、WEレジスタ26に一時的に格納される。試験制御回路11は、データレジスタ22に書込みデータ信号を出力する。書込みデータ信号は、RAM21の書込みデータ信号、及びRAM21の試験に使用される期待値信号を含む。書込みデータ信号は、データレジスタ22に一時的に格納される。試験制御回路11は、LEレジスタ28にLE信号を出力する。LE信号は、後述するデータレシーバDRCV114A、データレシーバ214Bの制御信号である。LE信号は、LEレジスタ28に一時的に格納される。試験制御回路11がRAM21にLE信号が1の信号を出力する場合、データレシーバ114A、データレシーバ214Bは、RAM21から出力される読出しデータ、及び期待値レジスタ27から出力される期待値を比較し、比較結果を取り込む。試験制御回路11がRAM21にLE信号が0の信号を出力する場合、データレシーバ114A、データレシーバ214Bは、比較結果を取り込まない。試験制御回路11は、RAM21の試験において、RAM21からデータを読み出した後、データレシーバ114A、データレシーバ214Bを用いてデータを読出し、RAM21から出力される読出しデータ及び期待値を比較した後、WE信号の反転をLE信号にする方法が考えられる。しかし、この方法では、RAM21からデータを読み出す時に、全ての場合においてデータレシーバ114A、データレシーバ214Bによる比較が行われてしまう。RAM21の試験において、まだ書き込まれていないRAM21のアドレスを読んだ場合、データ信号の値が不定で期待値が確定しない為、RAM21からの読出しデータを比較したくない場合がある。その為、実施例1において、WE信号の反転ではなく、データレシーバ114A及びデータレシーバ214B毎に独立して、RAM21からの読出しデータを比較するか否か制御する為のLE信号が設けられている。試験制御回路11は、図1に前述したLSIテスタ5の設定値供給機能54から、スキャンチェーン信号が入力される。スキャンチェーンの接続線は、図2の破線で示す。スキャンチェーン信号は、RAM21の試験結果によってRAMセル面bit021A、RAMセル面bit121B、RAMセル面bit221C、及びRAMセル面bitn21BBの何れかに不良メモリセルが存在する場合、冗長用置換bit21Yと置換するか選択する設定を行う信号である。試験制御回路11は、入力されたスキャンチェーン信号を、冗長制御回路31に出力する。データレジスタ22は、試験制御回路11、RAM21、及び期待値レジスタ27とそれぞれ接続されている。データレジスタ22は、試験制御回路11から出力されたデータを一時的に格納する。データレジスタ22は、RAM21に、RAM21の試験に使用されるデータを出力する。データレジスタ22は、期待値レジスタ27に、RAM21の試験に使用される期待値を出力する。期待値レジスタ27は、データレジスタ22、データレシーバ114A及びデータレシーバ214Bとそれぞれ接続されている。期待値レジスタ27は、データレジスタ22から出力されたRAMセル面bit021Aに対応する期待値、及びRAMセル面bit121Bに対応する期待値を、一時的に格納する。期待値レジスタ27は、一時的に格納したRAMセル面bit021Aに対応する期待値を、データレシーバ114Aに出力する。期待値レジスタ27は、一時的に格納したRAMセル面bit121Bに対応する期待値を、データレシーバ214Bに出力する。LEレジスタ28は、試験制御回路11と接続されている。試験制御回路11からは、期待値が出力されたことを示すLE信号1、出力がない場合は0を出力している。期待値レジスタ27は、この値を記憶している。カラムアドレスレジスタ29は、試験制御回路11及びデータレシーバ選択信号制御回路30とそれぞれ接続されている。カラムアドレスレジスタ29は、試験制御回路11から出力されたRAM21のカラムアドレス信号を一時的に格納する。カラムアドレスレジスタ29は、一時的に格納したカラムアドレス信号をデータレシーバDRCV選択信号生成回路30に出力する。データレシーバ選択信号生成回路30は、LEレジスタ28、カラムアドレスレジスタ29、データレシーバ114A、データレシーバ214Bの各々と接続されている。データレシーバ選択信号生成回路30は、カラムアドレスレジスタ29から入力されたカラムアドレス信号、及びLEレジスタ28から入力されたLE信号に基づいて、対応するデータレシーバ114A、データレシーバ214Bデータレシーバへ選択信号を出力する。アドレスレジスタ25は、試験制御回路11、ロウアドレスレコーダ回路23及びカラムアドレスレコーダ回路24とそれぞれ接続されている。アドレスレジスタ25は、試験制御回路11から出力されたRAM21のアドレス情報を一時的に格納する。アドレスレジスタ25は、ロウアドレスレコーダ回路23に、RAM21のロウアドレス情報を出力する。アドレスレジスタ25は、カラムアドレスレコーダ回路24に、RAM21のカラムアドレス情報を出力する。WEレジスタ26は、試験制御回路11及びロウアドレスレコーダ回路23とそれぞれ接続されている。WEレジスタ26は、試験制御回路11から出力されたRAM21のWE信号を一時的に格納する。WEレジスタ26は、ロウアドレスレコーダ回路23に、RAM21のWE信号を出力する。ロウアドレスレコーダ回路23は、アドレスレジスタ25、WEレジスタ26及びRAM21とそれぞれ接続されている。ロウアドレスレコーダ回路23は、アドレスレジスタ25から入力されたロウアドレス信号、及び、WEレジスタ26から入力されたWE信号に基づいて、ロウアドレス信号をデコードし、デコードした値が示す不図示のワード線を活性化する。ロウアドレスレコーダ回路23は、入力されるWE信号によって不図示のワード線が活性化すると、デコードの動作を停止する。ロウアドレスレコーダ回路23は、RAMセル面bit021A、RAMセル面bit121B、RAMセル面bit221C、及びRAMセル面bitn21BBにあるロウ方向のロウアドレスを指定する。カラムアドレスレコーダ回路24は、カラムセレクタ回路32及び置換回路33を有する。カラムアドレスレコーダ回路24は、RAMセル面bit021A、RAMセル面bit121B、RAMセル面bit221C、RAMセル面bitn21BB、アドレスレジスタ25、冗長制御回路31、データレシーバ114A及びデータレシーバ214Bとそれぞれ接続されている。カラムアドレスレコーダ回路24は、アドレスレジスタ25から出力されたRAM21のカラムアドレス信号に基づいて、RAMセル面bit021A、RAMセル面bit121B、RAMセル面bit221C、及びRAMセル面bitn21BBにあるカラム方向のカラムアドレスを指定する。前述したロウアドレスレコーダ回路23によってロウアドレスが活性化されている場合、カラムアドレスレコーダ回路24は、指定したRAMセル面bit021A、RAMセル面bit121B、RAMセル面bit221C、及びRAMセル面bitn21BBのカラムアドレスに予め書き込まれているデータを取り出す。カラムアドレスレコーダ回路24は、RAMセル面bit021Aから取り出したデータを、データレシーバ114Aに出力する。カラムアドレスレコーダ回路24は、RAMセル面bit121Bから取り出したデータを、データレシーバ214Bに出力する。カラムセレクタ回路32は、アドレスレジスタ25から入力されたカラムアドレス信号をデコードして、デコードした値が示すカラムアドレスセレクト信号を活性化する。カラムアドレスセレクト信号は、RAM21の不図示のビット線を選択する信号である。置換回路33は、冗長制御回路31から冗長制御信号が入力されると、RAM21の試験結果に基づいて、不良メモリセルが存在する何れかのRAMセル面bit021A、RAMセル面bit121B、RAMセル面bit221C、及びRAMセル面bitn21BBと、冗長用置換bit21Yとを置換する。データレシーバ114A、データレシーバ214Dは、それぞれカラムアドレスレコーダ回路24、期待値レジスタ27、データセレクタ選択信号生成回路30、冗長制御回路31に接続されている。各データレシーバ114A、データレシーバ214Bは、それぞれ、LE信号に同期し、データレシーバ選択信号生成回路30からのデータレシーバ選択信号に応じ、期待値レジスタ27から出力されたRAMセル面21A~Nの対応分割領域に対応する期待値と実際にRAM21から出力されたデータを比較し、その結果を記憶する。図4は、実施例1に係る半導体集積回路のデータレシーバ選択信号生成回路の構成例を示す図である。なお、図4において、図1~図3で説明した構成と同様の構成には同一の符号を付し、説明を省略する。図4に示すように、本実施の携帯のRAM10Aは、RAM21の各bitがカラム方向に4分割された構造を有する。たとえば、RAM21の0bitめのRAMセル面は、分割領域21AA、および、21ABの4つの分割領域に分割されている。RAMセル21Aのメモリセルに付与された番号は、セルアドレスを示す。図6に示されるように、RAMセル面21Aは、カラム方向に8つのセルを並べており、その並びに従って、セルアドレスが付与されている。本実施の携帯の場合、2つの分割領域に分割しているため、4アドレスごとに、分割領域21Aと分割領域Bとの間で交互にアドレスが付与されることとなる。たとえば分割領域21AAは、セルアドレス0、1、2、3、8、9、10が付与されたメモリセルを含む。カラムアドレスレコーダ回路24は、各分割領域に接続されたカラムアドレスレコーダ回路24A,B、および、各カラムアドレスレコーダ回路24A,Bの出力側に接続されたカラムアドレスレコーダ回路24Eとを有する。カラムアドレスレコーダ回路24A,Bは、それぞれ対応する分割領域21A,Bのメモリセルに格納されたデータを読出し、カラムアドレスレコーダ回路24Cに出力する。カラムアドレスレコーダ回路24Eは、カラムアドレスレコーダ回路24A、カラムアドレスレコーダ回路24B、データレシーバ114A,データレシーバ214Bに接続されている。カラムアドレスレコーダ回路24Eは、カラムアドレスレコーダ回路24A~カラムアドレスレコーダ回路24Dの各々から読み出されたデータを、データレシーバ114A、データレシーバ214Bへ出力する。カラムアドレスレジスタ29は、RAM21におけるカラムアドレスを2進数で、0~2ビット目の計3ビットの値で格納しており、図4では、その最上位ビットをMSBMostSignificantBitとし、最下位ビットをLSBLeastSignificantBitと明記している。カラムアドレスレジスタ29のMSB及びLSB及びRAM21のセルアドレスの対応関係は、後述する図5を使用して説明する。データレシーバ選択信号生成回路30は、AND回路などの各回路30A~Hにて形成されている。そして、図に示すように、データレシーバ選択信号生成回路30は、LEレジスタ28の値が1の場合、カラムレジスタMSBの値が、0なら、カラムアドレスレコーダ114Aへ1なら、カラムアドレスレコーダ214Bへ選択信号を出力する。なお、LEレジスタ28の値が0の場合は、テストデータが出力されていない状態であるので、いずれのカラムアドレスレコーダ1、214A,Bからの出力を行わない。カラムアドレスレコーダ1、214A、Bは、この選択信号に応じて期待値レジスタ27の値と、カラムアドレスレコーダ回路24Eからの値とを比較し、その結果を記憶する。図6は、半導体集積回路のデータレシーバ1、414A、Bの構成例を示す図である。なお、データレシーバ1、214A、Bは、同一構成であり、図6では、総称して、データレシーバ14として説明する。また、図6において、図1~図5で説明した構成と同様の構成には同一の符号を付し、説明を省略する。図6に示すように、データレシーバ14は、EX-OR回路17A、OR回路17B、及びレジスタ17Cを有する。EX-OR回路17Aは、カラムアドレスレコーダ回路24、期待値レジスタ27、及びOR回路17Bに接続されている。EX-OR回路17Aは、カラムアドレスレコーダ回路24から入力される読出しデータ、及び期待値レジスタ27から入力される期待値が一致するか判定する判定信号をOR回路17Bに出力する。EX-OR回路17Aは、カラムアドレスレコーダ回路24から入力される読出しデータ、及び期待値レジスタ27から入力される期待値が一致する場合、判定信号0をOR回路17Bに出力する。又、EX-OR回路17Aは、カラムアドレスレコーダ回路24から入力される読出しデータ、及び期待値レジスタ27から入力される期待値が不一致である場合、判定信号1をOR回路17Bに出力する。OR回路17Bは、EX-OR回路17A、レジスタ17Cの出力端子OUT端子、及びレジスタ17Cのデータ端子D端子に接続されている。OR回路17Bは、EX-OR回路17Aから入力される判定信号、及びレジスタ17Cの出力端子から入力される出力信号の論理和を、レジスタ17Cのデータ端子に出力する。レジスタ17CのENEnable端子は、データレシーバ選択回路30に接続されている。レジスタ17Cのデータ端子は、OR回路17Bに接続されている。レジスタ17Cの出力端子は、試験制御回路11及びOR回路17Bにそれぞれ接続されている。レジスタ17Cは、データレシーバ選択回路30からEN信号1が入力されると、データが書込み可能となる。レジスタ17Cは、OR回路17Bから入力したデータを書込む。レジスタ17Cは、書込まれたデータを出力端子から試験制御回路11及びOR回路17Bに出力する。レジスタ17Cは、データレシーバ選択回路30からEN信号0が入力されると、データの書込ができなくなり、レジスタ17Cが初期化される。RAM21の試験時のデータレシーバ14の動作について説明する。最初に、レジスタ17Cは、初期値として0が設定されてからRAM21の試験が開始される。EX-OR回路17Aにおいて、カラムアドレスレコーダ回路24から入力される読出しデータ、及び期待値レジスタ27から入力される期待値が一致する場合、OR回路17Bに判定信号0が出力される。レジスタ17Cは、初期値として0が設定されているため、OR回路17Bは、判定信号0及びレジスタ17Cの初期値である0が入力される。従って、OR回路17Bが出力する論理和は0となり、レジスタ17Cの書込みデータは0になる。一方、EX-OR回路17Aにおいて、カラムアドレスレコーダ回路24から入力される読出しデータ、及び期待値レジスタ27から入力される期待値が不一致である場合、OR回路17Bに判定信号1が出力される。この場合、レジスタ17Cの出力端子から出力される信号に拠らず、OR回路17Bが出力する論理和は1となる。従って、レジスタ17Cの書込みデータは1となる。レジスタ17Cの書込みデータが1回1になると、EX-OR回路17Aからの出力値に拠らず、OR回路17Bが出力する論理和、及びレジスタ17Cの出力端子から出力される信号は1となり、レジスタ17Cの書込みデータは1になり続ける。即ち、RAM21の試験中に、1回でもカラムアドレスレコーダ回路24から入力される読出しデータ、及び期待値レジスタ27から入力される期待値が不一致になると、レジスタ17Cの書込みデータは1になり続ける。RAM21の試験終了後、レジスタ17Cの書込みデータを読出し、書込みデータが1であれば、RAM21の試験中に1回以上の不一致が発生し、RAM21に不具合が発生したことがわかる。図7は、実施例1に係る半導体集積回路のカラムセレクタ回路の構成例を示す図である。なお、図7において、図1~図3で説明した構成と同様の構成には同一の符号を付し、説明を省略する。図7に示すように、実施例1に係るBIST付RAM10Aは、RAM21の1bitの冗長単位がカラム方向に2分割された構造を有する。即ち、RAM21は、bit0のRAMセル面の各領域21AA、AB,bit1のRAMセル面の各分割領域21BA、21BBbitnのRAMセル面の各領域21NA、NBを有する。カラムセレクタ回路32Yは、冗長用置換bit21Y、カラムセレクタ回路32H、及びカラムアドレスレコーダ24に接続されている。カラムセレクタ回路32Yは、いずれかの分割領域21AA、21AB、21BA、21NA、および21NBに不良メモリセルが存在する場合、冗長制御回路31からカラムセレクタ回路32H経由で出力される冗長制御信号に基づいて、冗長用置換bit21Yを、不良メモリセルが存在する何れかのRAMセル面のかわりに使用される。カラムセレクタ回路32Yは、カラムアドレスレコーダ24からの指示に基づいて、分割領域21Yに対応するカラムアドレスセレクト信号を活性化する。カラムセレクタ回路32AAは、分割領域21AA、カラムセレクタ回路32H、及びカラムアドレスレコーダ24に接続されている。カラムセレクタ回路32AAは、カラムアドレスレコーダ24からの指示に基づいて、分割領域21AAに対応するカラムアドレスセレクト信号を活性化する。カラムセレクタ回路32ABは、分割領域21AB、カラムセレクタ回路32H、及びカラムアドレスレコーダ24に接続されている。カラムセレクタ回路32ABは、カラムアドレスレコーダ24からの指示に基づいて、分割領域21ABに対応するカラムアドレスセレクト信号を活性化する。カラムセレクタ回路3BAは、分割領域21BA、カラムセレクタ回路32I、及びカラムアドレスレコーダ24に接続されている。カラムセレクタ回路32BAは、カラムアドレスレコーダ24からの指示に基づいて、分割領域21BAに対応するカラムアドレスセレクト信号を活性化する。カラムセレクタ回路32BBは、分割領域21NA、カラムセレクタ回路32I、及びカラムアドレスレコーダ24に接続されている。カラムセレクタ回路32BBは、カラムアドレスレコーダ24からの指示に基づいて、分割領域21NAに対応するカラムアドレスセレクト信号を活性化する。カラムセレクタ回路32NAは、分割領域21NB、カラムセレクタ回路32J、及びカラムアドレスレコーダ24に接続されている。カラムセレクタ回路32NAは、カラムアドレスレコーダ24からの指示に基づいて、分割領域21NBに対応するカラムアドレスセレクト信号を活性化する。カラムセレクタ回路32NBは、分割領域21Q、カラムセレクタ回路32J、及びカラムアドレスレコーダ24に接続されている。カラムセレクタ回路32NBは、カラムアドレスレコーダ24からの指示に基づいて、分割領域21Qに対応するカラムアドレスセレクト信号を活性化する。カラムセレクタ回路32Hは、カラムセレクタ回路32Y、カラムセレクタ回路32AA、カラムセレクタ回路32AB、冗長制御回路31、及びRAM21の0bit目に対応する不図示のデータレシーバ14に接続されている。カラムセレクタ回路32Hは、カラムセレクタ回路32Y、カラムセレクタ回路32AA、カラムセレクタ回路32ABのうち2つのカラムセレクタ回路を選択する。カラムセレクタ回路32Hは、RAM21の0bit目に対応するデータを、RAM21の0bit目に対応する不図示のデータレシーバ14に出力する。分割領域21AA、分割領域21AB、分割領域21BA、分割領域21NA、分割領域21NB、及び分割領域21Qのうち、いずれかのRAMセル面に不良メモリセルが含まれる場合、カラムセレクタ回路32Hは、冗長制御回路31の指示に基づいて、カラムセレクタ回路32AA、カラムセレクタ回路32ABのうち、不良メモリセルが含まれない正常なRAMセル面に接続された何れか1つのカラムセレクタ回路、及びカラムセレクタ回路32Yを選択する信号を出力する。カラムセレクタ回路32Yは、カラムセレクタ回路32Hから出力される信号と、冗長用置換bit21Yに対応するカラムアドレスレコーダ24からの指示に基づいて、分割領域21Yに対応するカラムアドレスセレクト信号を活性化する。カラムセレクタ回路32Iは、カラムセレクタ回路32AB、カラムセレクタ回路32BA、カラムセレクタ回路32BB、冗長制御回路31、及びRAM21の1bit目に対応する不図示のデータレシーバ14に接続されている。カラムセレクタ回路32Iは、カラムセレクタ回路32AB、カラムセレクタ回路32BA、カラムセレクタ回路32BBのうち2つのカラムセレクタ回路を選択する。カラムセレクタ回路32Iは、RAM21の1bit目に対応するデータを、RAM21の1bit目に対応する不図示のデータレシーバ14に出力する。分割領域21AB、分割領域21BA、及び分割領域21BBのうち、いずれかのRAMセル面に不良メモリセルが含まれる場合、カラムセレクタ回路32Iは、冗長制御回路31の指示に基づいて、カラムセレクタ回路32AB、カラムセレクタ回路32BA、及びカラムセレクタ回路32BBのうち、不良メモリセルが含まれない正常なRAMセル面に接続された2つのカラムセレクタ回路を選択する信号を出力する。不良メモリセルが含まれるRAMセル面は、冗長制御回路31からの指示に基づいて、冗長用置換bit21Yと置換して使用される。カラムセレクタ回路32Jは、カラムセレクタ回路32NA、カラムセレクタ回路32NB、不図示のカラムセレクタ回路、冗長制御回路31、及びRAM21のnbit目に対応する不図示のデータレシーバ14に接続されている。カラムセレクタ回路32Jは、カラムセレクタ回路32AB、カラムセレクタ回路32BA、不図示のカラムセレクタ回路のうち2つのカラムセレクタ回路を選択する。カラムセレクタ回路32Jは、RAM21のnbit目に対応するデータを、RAM21のnbit目に対応する不図示のデータレシーバ14に出力する。分割領域21NA、分割領域21NB、いずれかの分割領域に不良メモリセルが含まれる場合、カラムセレクタ回路32Jは、冗長制御回路31の指示に基づいて、カラムセレクタ回路32NA、カラムセレクタ回路32NB、不図示のカラムセレクタ回路のうち、不良メモリセルが含まれない正常なRAMセル面に接続された2つのカラムセレクタ回路を選択する信号を出力する。不良メモリセルが含まれるRAMセル面は、冗長制御回路31からの指示に基づいて、冗長用置換bit21Yと置換して使用される。図8は、実施例1に係る半導体集積回路のカラムセレクタ回路の構成例を示す図である。図8は、分割領域21AAに不良メモリセル40Aが含まれる構成例を示す。なお、図8において、図1~図7で説明した構成と同様の構成には同一の符号を付し、説明を省略する。図8に示すように、冗長制御回路31は、カラムセレクタ回路32Hに対し、カラムセレクタ回路32Y及びカラムセレクタ回路32ABを選択する信号を出力する。冗長制御回路31は、カラムセレクタ回路32Iに対し、カラムセレクタ回路32BA及びカラムセレクタ回路32BBを選択する信号を出力する。冗長制御回路31は、カラムセレクタ回路32Jに対し、カラムセレクタ回路32NA及びカラムセレクタ回路32NBを選択する信号を出力する。不良メモリセル40Aが含まれる分割領域21AAのかわりに、冗長用置換bit21Yが使用される。そのため、不良メモリセル40Aが含まれる分割領域21AAを切り離すことができる。図9は、実施例1に係る半導体集積回路のカラムセレクタ回路の構成例を示す図である。図9は、分割領域21ABに不良メモリセル40Bが含まれる構成例を示す。なお、図9において、図1~図8で説明した構成と同様の構成には同一の符号を付し、説明を省略する。図9に示すように、冗長制御回路31は、カラムセレクタ回路32Hに対し、カラムセレクタ回路32Y及びカラムセレクタ回路32AAを選択する信号を出力する。冗長制御回路31は、カラムセレクタ回路32Iに対し、カラムセレクタ回路32BA及びカラムセレクタ回路32BBを選択する信号を出力する。冗長制御回路31は、カラムセレクタ回路32Jに対し、カラムセレクタ回路32NA及びカラムセレクタ回路32NBを選択する信号を出力する。不良メモリセル40Bが含まれる分割領域21ABのかわりに、冗長用置換bit21Yが使用される。そのため、不良メモリセル40Bが含まれる分割領域21ABを切り離すことができる。図10は、実施例1に係る半導体集積回路のカラムセレクタ回路の構成例を示す図である。図10は、分割領域21NAに不良メモリセル40Cが含まれる構成例を示す。なお、図10において、図1~図9で説明した構成と同様の構成には同一の符号を付し、説明を省略する。図10に示すように、冗長制御回路31は、カラムセレクタ回路32Hに対し、カラムセレクタ回路32Y及びカラムセレクタ回路32AAを選択する信号を出力する。冗長制御回路31は、カラムセレクタ回路32Iに対し、カラムセレクタ回路32AB及びカラムセレクタ回路32BAを選択する信号を出力する。冗長制御回路31は、カラムセレクタ回路32Jに対し、カラムセレクタ回路32NA及びカラムセレクタ回路32NBを選択する信号を出力する。不良メモリセル40Cが含まれる分割領域21NAのかわりに、冗長用置換bit21Yが使用される。そのため、不良メモリセル40Cが含まれる分割領域21NAを切り離すことができる。図11は、実施例1に係る実施例1に係る半導体集積回路の冗長試験の処理を示すフローチャートである。なお、図11において、図1~図10で説明した構成と同様の構成には同一の符号を付し、説明を省略する。図11に示すLSIテスタ5は、図2に示す試験制御回路11に、RAM21全体の試験を行うように設定するOP1。LSIテスタ5は、図2に示すデータレシーバ114A及びデータレシーバ214Bを含む全てのデータレシーバ14へ初期値を設定するOP2。試験制御回路11は、RAM21の全体試験の実施に際し、図2に示すデータレシーバ選択信号回路30を用いて、冗長分割部分に対応するデータレシーバ114A及びデータレシーバ214Bを含む全てのデータレシーバ14のいずれかを選択するOP3。試験制御回路11は、データレシーバ114A及びデータレシーバ214Bを含む全てのデータレシーバ14を使用して、RAM21全体のメモリセルに格納されたデータの書込み及び読出しを行うOP5。試験制御回路11は、データレシーバ114A及びデータレシーバ214Bを含む全てのデータレシーバ14を使用して、RAM21全体のメモリセルの不良を判定するOP6。試験制御回路11は、データレシーバ114A及びデータレシーバ214Bを含む全てのデータレシーバ14を使用して、RAM21全体のメモリセルの不良判定結果を格納するOP7。試験制御回路11は、データレシーバ114A及びデータレシーバ214Bを含む全てのデータレシーバ14に格納されたRAM21全体のメモリセルの不良判定結果を読み出すOP8。試験制御回路11は、RAM21全体のメモリセルに不良が存在するか判断するOP9。RAM21全体のメモリセルに不良が存在する場合OP9YES、試験制御回路11は、RAM21全体のメモリセルの不良判定結果に基づいて、冗長制御回路31にスキャンチェーン信号を出力するOP10。RAM21全体のメモリセルに不良が存在しない場合OP9NO、試験制御回路11は、冗長試験の処理を終了する。冗長制御回路31は、カラムアドレスレコーダ回路24の置換回路33に、冗長制御信号を出力するOP11。置換回路33は、冗長制御回路31から冗長制御信号が入力されると、RAM21の試験結果に基づいて、不良メモリセルが存在する何れかのRAMセル面bit021A、及びRAMセル面bitn21BBと、冗長用置換bit21Yとを置換するOP12。図12は、実施例1に係る半導体集積回路のマーチ試験時のパタンシーケンス図及びタイミングチャートを示す図である。図2に示す試験制御回路11は、マーチ試験によって、RAM21のアドレスを1つずつ0、1、2、3、進めるアドレス進行によって、RAM21におけるメモリセルの試験を行う。実施例1において、試験制御回路11は、RAM21のアドレスの昇順及び降順において、メモリセルの試験を行う。なお、図12において、図1~図11で説明した構成と同様の構成には同一の符号を付し、説明を省略する。図12に示すように、パタンシーケンス図は、RAM21内のアドレスの進行、RAM21におけるデータの読出しR:Read及び書込みW:Writeを示す。パタンシーケンス図の横軸は、図2に示すRAM21の試験の進行時刻を示す。パタンシーケンス図の縦軸は、RAM21のアドレスを示す。パタンシーケンス図の縦軸の0はRAM21のアドレスの最小値0を示す。RAM21のアドレスは、パタンシーケンス図の縦軸の矢印方向に沿って増加又は減少する。一方、タイミングチャートは、図2に示すBIST付RAM10Aの回路内の信号の変化を示す。タイミングチャートの横軸は、RAM21の試験の進行時刻を示す。タイミングチャートの縦軸において、WEは、図2に示すロウアドレスデコーダ回路23からRAM21に出力されるWriteEnable信号を示す。ADは、ロウアドレスデコーダ回路23からRAM21に出力されるAddressData信号を示す。WDは、データレジスタ22からRAM21に出力されるWriteData信号を示す。LEは、図2に示すLEレジスタ28から、図2に示すデータレシーバ選択信号生成回路30に出力されるLatchEnable信号を示す。LE信号は、図2に示すデータレシーバ114A及びデータレシーバ214Bの制御信号である。EXPは、図2に示す期待値レジスタ27から、データレシーバ114A及びデータレシーバ214Bに出力される期待値を示す。en1は、データレシーバ選択信号生成回路30からデータレシーバ114Aに出力されるデータレシーバ選択信号en1を示す。en2は、データレシーバ選択信号生成回路30からデータレシーバ214Bに出力されるデータレシーバ選択信号en2を示す。次に、時刻0におけるパタンシーケンス図及びタイミングチャートを説明する。パタンシーケンス図の時刻0において、RAM21のアドレス0はW0である。W0のWは書込みW:Writeを示す。W0の0はデータパタンであり、オール0である。試験制御回路11は、時刻0において、RAM21のアドレス0にオール0のデータを書込む処理を行う。タイミングチャートの時刻0において、WEは1である。タイミングチャートの時刻0において、試験制御回路11は、ロウアドレスデコーダ回路23を用いて、RAM21のデータの書込み処理を行う。タイミングチャートの時刻0において、ADは0である。タイミングチャートの時刻0において、RAM21の書込みアドレスは0である。タイミングチャートの時刻0において、WDは0である。タイミングチャートの時刻0において、RAM21の書込みデータパタンは0である。タイミングチャートの時刻0において、LEは0である。タイミングチャートの時刻0において、データレシーバ114A及びデータレシーバ214Bを用いた期待値の比較は行われない。タイミングチャートの時刻0において、EXPはDon‘tCareである。タイミングチャートの時刻0において、データレシーバ114A及びデータレシーバ214Bを用いた期待値の比較は行われないので、期待値の値は不問である。タイミングチャートの時刻0において、en1は0、en2は0である。タイミングチャートの時刻0において、データレシーバ114A及びデータレシーバ214Bを用いた期待値の比較は行われないので、データレシーバ114A及びデータレシーバ214Bのデータの更新は実施されない。このように、パタンシーケンス図で示される試験制御回路11の制御、及びタイミングチャートで示される試験制御回路11の制御は、共に整合性を有することがわかる。次に、試験制御回路11によって、RAM21のアドレス0にオール0のデータを書込む処理を、最大アドレス1023まで実施した時刻T1におけるパタンシーケンス図及びタイミングチャートを説明する。パタンシーケンス図の時刻T1において、RAM21のアドレス0はR0である。R0のRは読出しR:Readを示す。R0の0はデータパタンであり、オール0である。試験制御回路11は、時刻T1において、RAM21のアドレス0における0のデータと、RAM21から読み出されるオール0データとの比較を行う。タイミングチャートの時刻T1において、WEは0である。タイミングチャートの時刻T1において、試験制御回路11は、ロウアドレスデコーダ回路23を用いて、RAM21のデータの読出し処理を行う。タイミングチャートの時刻T1において、ADは0である。タイミングチャートの時刻T1において、RAM21の読出しアドレスは0である。タイミングチャートの時刻T1において、WDは0である。タイミングチャートの時刻T1において、RAM21の期待値データパタンは0である。タイミングチャートの時刻T1において、LEは1である。タイミングチャートの時刻T1において、データレシーバ114A及びデータレシーバ214Bを用いた期待値とRAM21からの読み出しデータとの比較が行われる。タイミングチャートの時刻T1において、EXPは0である。期待値レジスタ27は、データレジスタ22から1サイクル遅れで、ワードレジスタ22からWD0が入力される。EXPは、次のサイクルで、タイミングチャートの時刻T1におけるWDの値0となる。タイミングチャートの時刻T1において、en1は0、en2は0である。データレシーバ114A及びデータレシーバ214Bを用いた期待値の比較は、R0のサイクルの1サイクル後に行われる。従って、R0の1サイクル後において、en1は1、en2は0となる。読出しアドレスADが0であり、データレシーバ114Aは、期待値とRAM21からの読み出しデータとの比較結果を受け取る必要があるため、en1は1となる。一方、データレシーバ214Bは、期待値とRAM21からの読み出しデータとの比較結果を受け取らないため、en2は0となる。このように、パタンシーケンス図で示される試験制御回路11の制御、及びタイミングチャートで示される試験制御回路11の制御は、共に整合性を有することがわかる。図13は、従来のBIST付RAMによる試験時間、及び本実施の形態の技術を適用したのBIST付RAM10Aによる試験時間の比較を示す図である。図9の横軸は、試験時間を示す。なお、上記してきた実施の形態では、説明を容易にするために、各bitのRAMセル面を2分割する例を示してきたが、2に限られることはない。本比較例では、各bitの分割数をw回として、説明を行う。従来のw分割の場合の試験時間を上側に示す。実施例1の試験方法による試験時間を下側に示す。なお、図13において、図1~図12で説明した構成と同様の構成には同一の符号を付し、説明を省略する。図13に示すように、従来のBIST付RAMにおいて、データレシーバがRAMセルに対応して設けられ、ビットの冗長単位がw分割されている場合、ビットにおけるどこの冗長分割単位に含まれるセルが不良となったか判断する必要がある。そのため、試験制御回路は、ビットの冗長単位を制御するセレクタを用いる事で、冗長分割単位を制限して不良判定試験を行い、冗長分割されている個数分だけ試験工程を必要回数繰り返す必要がある。必要回数は、予め用意される置換ビットの置換可能数である。救済できる不良の数の最大値は、用意される置換ビットの数となる為、不良検出数が置換ビットの数に到達するまで救済を繰り返せば不良検出は十分実施されたものとみなされる。1/nに分割された1回目のRAMの試験が終了すると、試験制御回路は、データレシーバの初期化をスキャンチェーンによって行うため、BIST付RAMを構成するシフトレジスタの全bitをシフトする時間が必要となる。従って、データレシーバの初期化に要する時間、及びデータレシーバを用いたRAMの試験結果の読出し時間は同じになる。データレシーバの初期化に要する時間、及びデータレシーバを用いたRAMの試験結果の読出し時間は、RAMの冗長分割数nに比例する。そのため、従来のBIST付RAMにおいて、1/wに冗長分割されたRAMの全分割領域における不良判定試験時間は、冗長分割数nに比例して増加してしまう。このことから、データレシーバの初期化回数、及びデータレシーバを用いたRAM21の試験結果の読出し回数が増加すると、1/wに冗長分割されたRAMの全分割領域における不良判定試験時間が増加することがわかる。一例として、スキャン1回で70,000クロック、且つスキャン時のプロセッサの動作速度を100MHzと設定した場合のスキャン時の試験時間は、100MHzのサイクルタイムは10μsとなるため、70,000×10ns=700μsとなる。一方、RAM試験時における全クロック数を6144クロック、且つプロセッサの動作速度を3GHzと設定した場合のRAM試験時の試験時間は、3GHzのサイクルタイムは0.33nsなので、6144×0.33ns=2.05μsとなる。スキャン時の試験時間は、RAM試験時の試験時間の700/2.05=341倍となる。実施例2実施例1においては、各bitのRAMセルを2分割した場合について説明したが、実施例2は、4分割した場合の例であるなお、図14において、実施例1と同様の構成には同一の符号を付し、説明を省略する。図14に示すように、本実施の携帯のRAM10Aは、RAM21の各bitがカラム方向に4分割された構造を有する。たとえば、RAM21の0bitめRAMセル面は、分割領域21AA、21AB、21AC、および、21ADの4つの分割領域に分割されている。RAMセル21Aのメモリセルに付与された番号は、セルアドレスを示す。たとえば分割領域21AAは、セルアドレス0、1、2、8、9が付与されたメモリセルを含む。カラムアドレスレコーダ回路24は、各分割領域に接続されたカラムアドレスレコーダ回路24A~D、および、各カラムアドレスレコーダ回路24A~Dの出力側に接続されたカラムアドレスレコーダ回路24Eとを有する。カラムアドレスレコーダ回路24A~Dは、それぞれ対応する分割領域21A~Dのメモリセルに格納されたデータを読出し、カラムアドレスレコーダ回路24Cに出力する。カラムアドレスレコーダ回路24Eは、カラムアドレスレコーダ回路24A~カラムアドレスレコーダ回路24D、データレシーバ114A~データレシーバ414Dに接続されている。カラムアドレスレコーダ回路24Eは、カラムアドレスレコーダ回路24A~カラムアドレスレコーダ回路24Dの各々から読み出されたデータを、データレシーバ114A~データレシーバ414Dへ出力する。カラムアドレスレジスタ29は、RAM21におけるカラムアドレスを2進数で、0~2ビット目の計3ビットの値で格納しており、図4では、その最上位ビットをMSBMostSignificantBitとし、最下位ビットをLSBLeastSignificantBitと明記している。カラムアドレスレジスタ29のMSB及びLSB及びRAM21のセルアドレスの対応関係は、後述する図15を使用して説明する。データレシーバ選択信号生成回路30は、AND回路などの各回路30A~Hにて形成されている。そして、図に示すように、データレシーバ選択信号生成回路30は、LEレジスタ28の値が1の場合、カラムレジスタ上位2ビットの値が、00なら、カラムアドレスレコーダ114Aへ01なら、カラムアドレスレコーダ214Bへ10なら、カラムアドレスレコーダ314Cへ11なら、カラムアドレスレコーダ414Dへ選択信号を出力する。なお、LEレジスタ28の値が0の場合は、テストデータが出力されていない状態であるので、いずれのカラムアドレスレコーダ1~414A~Dからの出力を行わない。カラムアドレスレコーダ1~414A~14Dは、この選択信号に応じて期待値レジスタ27の値と、カラムアドレスレコーダ回路24Eからの値とを比較し、その結果を記憶する。以上の構成とすることで、各ビットのRAMセルを4分割にすることが可能となる。なお、本実施例1,2では、RAMの各RAMセル面の分割数を2,4としたが、RAMの各ビットを8分割、16分割等と分割数を増やしたRAMの構成についても同様の構成により実現できる。"