"パイプライン加速器であって、メモリと、複数のハードワイヤパイプライン回路であって各々が、前記メモリと結合されたホストプロセッサと少なくとも1つの他のハードワイヤパイプライン回路とに対して異なるクロック信号で作動し、各々が少なくとも1つのデータ処理ハードワイヤパイプラインを有し、各々がプログラムインストラクションを実行することなく作動する複数のハードワイヤパイプライン回路とを含み、該ハードワイヤパイプライン回路は、データ及び前記データの行く先を示す情報を有するヘッダーを含むメッセージを、前記データ及び前記情報を少なくとも1つの共通バスライン上にて受信することにより受信し、前記データを前記メッセージから抽出し、前記メモリに前記抽出データをローディングし、前記メモリから前記抽出データを検索し、行き先に対応する前記ハードワイヤパイプラインで前記検索データを処理し、前記処理データを外部ソースに提供するように作動する、パイプライン加速器。前記メモリは第1集積回路上に配置され、前記ハードワイヤパイプライン回路は第2集積回路上に配置されている、請求項1記載のパイプライン加速器。前記ハードワイヤパイプライン回路はフィールドプログラマブルゲートアレイ上に配置されている、請求項1記載のパイプライン加速器。パイプライン加速器は、前記処理データをメモリにローディングし、前記メモリから前記処理データを検索し、前記検索処理データを外部ソースに提供することによって、処前記理データを外部ソースに提供するように作動する、請求項1のパイプライン加速器。外部ソースはプロセッサを含み、前記ハードワイヤパイプライン回路は前記プロセッサからデータを受信するように作動する、請求項1記載のパイプライン加速器。パイプライン加速器であって、メモリと、複数のハードワイヤパイプライン回路であって各々が、前記メモリと結合されたホストプロセッサと少なくとも1つの他のハードワイヤパイプライン回路とに対して異なるクロック信号で作動し、各々がハードワイヤパイプラインを有し、各々がプログラムインストラクションを実行せずに作動する複数のハードワイヤパイプライン回路とを含み、該ハードワイヤパイプライン回路は、データを受信し、前記データをそれぞれの前記ハードワイヤパイプラインによって処理し、前記処理データを前記メモリにローディングし、前記メモリから前記処理データを検索し、前記処理データの行き先を示す第1情報を含んだメッセージヘッダーを生成し、前記処理データと前記ヘッダーとを含んだメッセージを生成し、前記メッセージを外部ソースに提供するように作動する、パイプライン加速器。計算マシンであって、少なくとも1つのソフトウェアアプリケーションを実行させるように作動するプロセッサと、前記プロセッサと結合したパイプライン加速器とを含み、前記パイプライン加速器は、メモリと、複数のハードワイヤパイプライン回路であって各々が、前記メモリと結合されたホストプロセッサと少なくとも1つの他のハードワイヤパイプライン回路とに対して異なるクロック信号で作動し、各々がハードワイヤパイプラインを有し、各々がプログラムインストラクションを実行せずに作動する複数のハードワイヤパイプライン回路とを含み、該ハードワイヤパイプライン回路は、前記プロセッサからデータを受信し、前記受信データをそれぞれの前記ハードワイヤパイプラインによって処理し、前記処理データを前記メモリにローディングし、前記処理データのために、前記プロセッサで実行される行き先ソフトアプリケーションを示す情報を含んだメッセージヘッダーを生成し、前記メモリから前記処理データを検索し、前記検索データと前記メッセージヘッダーとを含むメッセージを生成し、前記メッセージを前記プロセッサに提供するように作動する、計算マシン。方法であって、複数のハードワイヤパイプライン回路のうち1つのハードワイヤパイプライン回路であって少なくとも他の1つのハードワイヤパイプライン回路に対して異なるクロック信号で作動する1つのハードワイヤパイプライン回路が、プログラムインストラクションを実行せずに、データと、該データの行き先を示す情報と、メッセージのサイズを示す情報とを含んだメッセージを受領するステップと、前記1つのハードワイヤパイプライン回路が、プログラムインストラクションを実行せずに前記メッセージから前記データを抽出するステップと、前記1つのハードワイヤパイプライン回路が、プログラムインストラクションを実行せずにメモリ内に前記抽出データをローディングするステップと、前記1つのハードワイヤパイプライン回路が、プログラムインストラクションを実行せずに前記メモリから前記抽出データを検索するステップと、前記データの行き先に対応する1つの前記ハードワイヤパイプライン回路に配置されたハードワイヤパイプラインが、プログラムインストラクションを実行せずに前記検索データを処理するステップと、前記ハードワイヤパイプライン回路が、プログラムインストラクションを実行せずに前記処理データを外部ソースに提供するステップとを含む、方法。前記処理データを提供することは、前記1つのハードワイヤパイプライン回路が前記処理データを前記メモリにローディングし、前記1つのハードワイヤパイプライン回路が前記メモリから前記処理データを検索し、前記1つのハードワイヤパイプライン回路が前記検索された処理データを外部ソースに提供する、請求項8記載の方法。方法であって、複数のハードワイヤパイプライン回路のうち1つのハードワイヤパイプライン回路であってホストプロセッサと少なくとも1つの他のハードワイヤパイプライン回路とに対して異なるクロック信号で作動する1つのハードワイヤパイプライン回路が、プログラムインストラクションを実行することなくデータを処理するステップと、前記ハードワイヤパイプライン回路が、プログラムインストラクションを実行せずに前記処理データをメモリにローディングするステップと、前記ハードワイヤパイプライン回路が、プログラムインストラクションを実行せずに前記メモリから前記処理データを検索するステップと、前記ハードワイヤパイプライン回路が、プログラムインストラクションを実行せずに前記処理データの行き先を示す第1情報を有するヘッダーを生成するステップと、前記ハードワイヤパイプライン回路が、プログラムインストラクションを実行せずに前記ヘッダーと前記処理データからメッセージを形成するステップと、前記ハードワイヤパイプライン回路が、プログラムインストラクションを実行せずに前記メッセージを単一のバスを介して外部ソースに提供するステップとを含む、方法。それ故に、プロセッサに基づくマシンの意思決定を為す能力を、ハードウェアに組み込まれたパイプラインに基づくマシンのナンバークランチング速度と組み合わせることを可能とする新しい計算アーキテクチャに対する要望が生じてきている。本発明の実施例に従えば、パイプライン加速器はメモリと該メモリと結合されたハードウェアに組み込まれたパイプライン回路とを含む。ハードウェアに組み込まれたパイプライン回路は、データを受信し、該データをメモリにロードし、該メモリからのそのデータを検索し、その検索データを処理して、その処理されたデータを外部ソースに提供するように動作できる。本発明の別の実施例に従えば、ハードウェアに組み込まれたパイプライン回路は、データを受信し、その受信されたデータを処理し、その処理されたデータをメモリにロードし、メモリからその処理されたデータを検索して、その検索された処理データを外部ソースに提供するように動作できる。パイプライン加速器がピアベクトルマシンの一部としてのプロセッサと結合されている場合、メモリはハードウェアに組み込まれたパイプライン回路とプロセッサが実行するアプリケーションとの間でのデータの転送単向性であろうが二方向性であろうがを補助する。図3は、本発明の一実施例に従ったピアベクトルアーキテクチャを有する計算マシン40の概略ブロック線図である。ホストプロセッサ42に加えて、ピアベクトルマシン40はパイプライン加速器44を含み、それがデータ処理の少なくとも一部を実行して、図1の計算マシン10における共同プロセッサ14の列と効果的に置き換わる。それ故に、ホストプロセッサ42及び加速器44又は以下に議論されるようにそのユニットはデータベクトルを前後に転送できるピアである。加速器44はプログラム命令を実行しないので、所与のクロック周波数で共同プロセッサの列ができるものよりも著しく高速にデータに対して数学的に集中的な演算を典型的には実行する。結果として、プロセッサ42の意思決定能力と加速器44のナンバークランチング能力とを組み合わせることによって、マシン40はマシン10等の従来の計算マシンと同一の能力を有するが、しばしばそれよりもデータをより高速に処理することができる。更には、以下に議論されるように、加速器44にホストプロセッサ42の通信インターフェースと互換性がある通信インターフェースを設けることが、特にプロセッサの通信インターフェースが工業規格である場合に、マシン40の設計及び変更を補助する。そして、加速器44が多数のパイプラインユニット例えば、PLICに基づく回路を含む場合、それら各ユニットに同一の通信インターフェースを設けることが、特にそれら通信インターフェースが工業規格インターフェースと互換性がある場合に、当該加速器の設計及び変更を補助する。更には、マシン40は以下に議論されると共に先行して引用された特許出願におけるような他の長所等をも提供し得る。更に図3で参照されるように、ホストプロセッサ42及びパイプライン加速器44に加えて、ピアベクトル計算マシン40は、プロセッサメモリ46、インターフェースメモリ48、バス50、ファームウェアメモリ52、任意選択的な生データ入力ポート54、処理済みデータ出力ポート58、並びに、任意選択的なルータ61を含む。ホストプロセッサ42は処理ユニット62及びメッセージハンドラー64を含み、プロセッサメモリ46は処理ユニットメモリ66及びハンドラーメモリ68を含み、そのそれぞれがプロセッサユニット及びメッセージハンドラーに対するプログラム及び作業の両メモリとして役立っている。プロセッサメモリ46は、加速器コンフィギュレーションレジストリ70及びメッセージコンフィギュレーションレジストリ72をも含み、それらが、ホストプロセッサ42が加速器44の機能を構成すると共に、該ホストプロセッサ42がメッセージハンドラー64が送信及び受信するメッセージのフォーマットを構成することを可能とするそれぞれのコンフィギュレーションデータを記憶する。パイプライン加速器44は少なくとも1つのPLIC不図示上に配置され、プログラム命令を実行することなしに各データを処理するハードウェアに組み込まれたパイプライン741-74nを含む。ファームウェアメモリ52は加速器44に対するコンフィギュレーションファームウェアを記憶する。もし加速器44が多数のPLIC上に配置されたら、それらPLIC及びそれらの各ファームウェアメモリは多数パイプラインユニット内に配置され得る図4。加速器44及びパイプラインユニットは、以下に議論されると共に、先行して引用された多数パイプラインユニットを有するパイプライン加速器、関連計算マシン、並びに、方法と題された特許文献5に更に議論されている。代替的には、加速器44は少なくとも1つのASIC上に配置され得て、よって構成不可能な内部相互接続を有し得る。この代替例において、マシン40はファームウェアメモリ52を省略し得る。更には、加速器44が多数パイプライン74を含んで示されているが、ただ1つのパイプラインを含み得る。加えて、図示されていないが、加速器44はディジタル信号プロセッサDSP等の1つ或はそれ以上のプロセッサを含み得る。更には、図示されていないが、加速器44はデータ入力ポート及び/或はデータ出力ポートを含み得る。ピアベクトルマシン40の一般動作は、先行して引用された改善された計算アーキテクチャ、関連システム、並びに、方法と題された特許文献2に議論されており、パイプライン加速器44の構造及び動作は図4乃至図9と連携された以下に議論されている。図4は、本発明の一実施例に従った図3のパイプライン加速器44の概略ブロック線図である。加速器44は1つ或はそれ以上のそうしたパイプラインユニット78を含み、それらの各々はPLIC或はASIC等のパイプライン回路80を含む。以下で更に議論されると共に先行して引用された多数パイプラインユニットを有するパイプライン加速器、関連計算マシン、並びに、方法と題された特許文献5にあるように、各パイプラインユニット78はホストプロセッサ42のピアであると共に加速器44の他のパイプラインユニットのピアである。即ち、各パイプラインユニット78はホストプロセッサ42或は他の任意のパイプラインユニットと直接通信できる。よって、このピアベクトルアーキテクチャは、もしパイプラインユニット78の全てがマスターパイプラインユニット不図示或はホストプロセッサ42等の中央箇所を通じて通信した場合に生ずることとなるデータボトルネックを防止する。更には、これは、マシンに対する重大な変更なしに、ピアを追加するか或はピアベクトルマシン40図3からピアを除去することを可能とする。パイプライン回路80は通信インターフェース82を含み、それが、ホストプロセッサ42図3等のピアと、通信シェル84を介したハードウェアに組み込まれたパイプライン741-74n図3コントローラ86、例外マネージャ88、並びに、コンフィギュレーションマネージャ90等の、パイプライン回路の他の構成要素との間でデータを転送する。パイプライン回路80は工業規格バスインターフェース91をも含み得る。代替的は、インターフェース91の機能は通信インターフェース82内に含まれ得る。パイプライン回路80の複数の構成要素を複数の個別モジュールとして設計することによって、そのパイプライン回路の設計をしばしば簡略化することができる。即ち、それら構成要素の各々を個別に設計及び試験することができ、次いでそれらを統合するものであり、それはソフトウェア或はプロセッサに基づく計算システム図1のシステム10等を設計する際に行われることと非常に似ている。加えて、これら構成要素、特に他のパイプライン設計においてたぶん頻繁に使用されるような通信インターフェース82等の構成要素を規定するハードウェア記述言語HDLをライブラリ不図示内に記憶でき、よって同一構成要素を使用する将来のパイプライン設計の設計及び試験の時間を低減する。即ち、ライブラリからHDLを使用することによって、設計者はスクラッチから先行して具現化された構成要素を再設計する必要性がなく、よって設計者の努力を先行して具現化されていない構成要素の設計に対して、或は、先行して具現化された構成要素の変更に対して集中できる。更には、ライブラリ内にパイプライン回路80或はパイプライン加速器44の多数バージョンを画成するHDLを記憶できて、既存の設計の中から精選及び選択できるように為す。通信インターフェース82はメッセージハンドラー64図3によって認識されるフォーマットでデータを送受信し、よってピアベクトルマシン40図3の設計及び変更を典型的には補助する。例えば、もしデータフォーマットが高速I/Oフォーマット等の工業規格であれば、ホストプロセッサ42及び加速器44の間にカスタムインターフェースを設計する必要がない。更には、パイプライン回路80に非バスインターフェースの代わりにパイプラインバス50を介してホストプロセッサ42図3等の他のピアと通信させることを可能にすることによって、パイプラインユニットが追加或は除去されるたびにゼロから非バスインターフェースを再設計する代わりに、パイプラインバスにそれらパイプラインユニット又はそれらを保持する回路カードを単に接続或は接続解除することによってパイプラインユニット78の数を変更できる。ハードウェアに組み込まれたパイプライン741-74nは、図3と連携されて先に議論されると共に、先行して引用された改善された計算アーキテクチャ、関連システム、並びに、方法と題された特許文献2に議論されているようにデータに対して各演算を実行し、通信シェル84はそれらパイプラインをパイプライン回路80の他の構成要素や該パイプライン回路外部の回路以下に議論されるデータメモリ92等とインターフェースする。コントローラ86はハードウェアに組み込まれたパイプライン741-74nを同期し、通信に応じて、即ち他のピアからの事象に応じて、それらが各データ演算を実行するシーケンスをモニタし且つ制御する。例えば、ホストプロセッサ42等のピアはパイプラインバス50を介してパイプラインユニット78に事象を送信し得て、そのピアがデータから成るブロックをパイプラインユニットに送信し終えたことを示して、ハードウェアに組み込まれたパイプライン741-74nにそのデータの処理を始めさせる。データを含む事象は典型的にはメッセージと呼称され、データを含まない事象は典型的にはドアベルと呼称される。更には、図5と連携して以下に議論されるように、パイプラインユニット78も同期信号に応じてパイプライン741-74nを同期し得る。例外マネージャ88はハードウェアに組み込まれたパイプライン741-74n、通信インターフェース82、通信シェル84、コントローラ86、並びに、バスインターフェース91の状況をモニタし、ホストプロセッサ42図3に例外を報告する。例えば、もし通信インターフェース82におけるバッファがオーバーフローすれば、例外マネージャ88はこれをホストプロセッサ42に報告する。例外マネージャはその例外を生んだ問題を修正するか或はその修正を試みることも可能である。例えば、オーバーフローしているバッファに対して例外マネージャ88は、直接的或は以下に議論されるようなコンフィギュレーションマネージャ90を介して、そのバッファのサイズを増大し得る。コンフィギュレーションマネージャ90はハードウェアに組み込まれたパイプライン741-74n、通信インターフェース82、通信シェル84、コントローラ86、例外マネージャ88、並びに、インターフェース91のソフトコンフィギュレーションを、ホストプロセッサ42図3からのソフトコンフィギュレーションデータに応じて設定し、これは先に引用された改善された計算アーキテクチャ、関連システム、並びに、方法と題された特許文献2に議論され、ハードコンフィギュレーションはパイプライン回路80のトランジスタ及び回路ブロックのレベル上における実際のトポロジーを示し、ソフトコンフィギュレーションはハード構成された構成要素の物理的パラメータ例えば、データ幅、テーブルサイズを示す。即ち、ソフトコンフィギュレーションデータはプロセッサ図4に不図示のレジスタにロードされ得るプロセッサの動作モード例えば、バーストメモリモードを設定するデータと同様である。例えばホストプロセッサ42は、コンフィギュレーションマネージャ90に通信インターフェース82におけるキューの数及び各優先レベルを設定させるソフトコンフィギュレーションデータを送信し得る。例外マネージャ88は、コンフィギュレーションマネージャ90に、例えば、通信インターフェース82におけるオーバーフローしているバッファのサイズを増大させるソフトコンフィギュレーションデータをも送信し得る。更に図4で参照されるように、パイプライン回路80に加えて、加速器44のパイプラインユニット78は、データメモリ92、任意選択的な通信バス94、並びに、パイプライン回路がPLICである場合におけるファームウェアメモリ52図3を含む。データメモリ92は、ホストプロセッサ42図3等の別のピアとハードウェアに組み込まれたパイプライン741-74nとの間を流れているデータをバッファすると共に、ハードウェアに組み込まれたパイプラインに対する作業メモリでもある。通信インターフェース82はデータメモリ92をパイプラインバス50通信バス94ともしあれば工業規格インターフェース91とを介してにインターフェースし、通信シェル84はデータメモリをハードウェアに組み込まれたパイプライン741-74nにインターフェースする。工業規格バスインターフェース91は、通信インターフェース82から幾つかのインターフェース回路を効果的にオフロードすることによって、通信インターフェース82のサイズ及び複雑性を低減する従来のバスインターフェース回路である。それ故に、もしパイプラインバス50或はルータ61図3のパラメータを変更することを望めば、インターフェース91を変更するだけでよく、通信インターフェース82を変更する必要がない。代替的には、パイプライン回路80の外部であるIC不図示内にインターフェース91を配置し得る。パイプライン回路80からインターフェース91をオフロードすることは、例えばハードウェアに組み込まれたパイプライン741-74n及びコントローラ86の用途のパイプライン回路上のリソースを解放する。或は、先に議論されたように、バスインターフェース91は通信インターフェース82の一部であり得る。パイプライン回路80がPLICである図3と連携されて先に議論されたように、ファームウェアメモリ52はパイプライン回路のハードコンフィギュレーションを設定するファームウェアを記憶する。このメモリ52はファームウェアを加速器44の構成中にパイプライン回路80にロードし、加速器の構成中或はその後に通信インターフェース82を介してホストプロセッサ42図3から変更されたファームウェアを受信し得る。ファームウェアのローディング及び受信は、先行して引用されたプログラマブル回路、関連計算マシン、並びに、方法と題された特許文献4に更に議論されている。図4で更に参照されるように、パイプライン回路80、データメモリ92、並びに、ファームウェアメモリ52は回路ボード或はカード98上に配置され得て、パーソナルコンピュータ不図示におけるドーターカードがマザーボードのスロットにプラグインされ得ることと非常に類似して、パイプラインバスコネクタ不図示にプラグインされ得る。図示されていないが、従来のIC、電力調整器等の構成要素、並びに、電力シーケンサも周知のようにカード98上に配置され得る。パイプラインユニット78の構造及び動作の更なる詳細は図5と連携されて以下に議論される。図5は、本発明の実施例に従った図4のパイプラインユニット78のブロック線図である。簡略化のため、ファームウェアメモリ52は図5から省略されている。パイプライン回路80はマスターCLOCK信号を受信し、それが直接的或は間接的にパイプライン回路の以下に記載される構成要素を駆動する。パイプライン回路80は従来方式でマスターCLOCK信号から1つ或はそれ以上のスレーブCLOCK信号不図示を生成し得る。またパイプライン回路80は以下に議論されるように同期信号SYNCを受信し得る。データメモリ92は入力デュアルポートスタティックランダムアクセスメモリDPSRAM100、出力DPSRAM102、並びに、任意選択的な作業DPSRAM104を含む。入力DPSRAM100は、通信インターフェース82を介して、ホストプロセッサ42図3等のピアからデータを受信するための入力ポート106を含むと共に、通信シェル84を介してそのデータをハードウェアに組み込まれたパイプライン741-74nに提供するための出力ポート108を含む。一方がデータ入力のためであり且つ他方がデータ出力のためであるこれら2つのポートを有することは、DPSRAM100へのデータ転送/DPSRAM100からのデータ転送の速度及び効率を増大するが、その理由としては通信インターフェース82がDPSRAMにデータを書き込むことができる一方でパイプライン741-74nがそのDPSRAMからデータを読み取ることができるからである。更に、先に議論されたように、ホストプロセッサ42等のピアからデータをバッファすべくDPSRAM100を用いることは、そのピア及びパイプライン741-74nに相互に対して非同期的に動作させることを可能としている。即ちピアは、パイプライン741-74nが現行動作を完了するのを待機することなしに、データをパイプラインに送信できる。同様に、パイプライン741-74nはピアがデータ送信動作を完了するのを待機することなしにデータを検索できる。同じように、出力DPSRAM102は、通信シェル84を介して、ハードウェアに組み込まれたパイプライン741-74nからデータを受信するための入力ポート110を含むと共に、そのデータを通信インターフェース82を介してホストプロセッサ42図3等のピアに提供するための出力ポート112を含む。先に議論されたように、これら2つのデータポート110入力及び112出力はDPSRAM102へのデータ転送/DPSRAM102からのデータ転送の速度及び効率を増大し、パイプライン741-74nからデータをバッファすべくDPSRAM102を用いることは、ピア及びパイプラインに相互に対して非同期的に動作させることを可能としている。即ち、パイプライン741-74nは、出力データハンドラー126がそのピア或は別のピアにデータ転送を完了するのを待機することなしにピアにデータを発行できる。同様に、出力データハンドラー126は、パイプライン741-74nがデータ発行動作を完了するのを待機することなしにデータをピアに転送できる。作業DPSRAM104は、通信シェル84を介して、ハードウェアに組み込まれたパイプライン741-74nからデータを受信するための入力ポート114を含むと共に、その通信シェルを介してそのデータをパイプラインに戻すための出力ポート116を含む。DPSRAM100から受信された入力データを処理している間に、パイプライン741-74nは部分的に処理された、即ち中間データをそのデータの処理を続行する前に一時的に記憶する必要があり得る。例えば、パイプライン741等の第1パイプラインはパイプライン742等の第2のパイプラインによる更なる処理のために中間データを生成し得て、よって、第1パイプラインは第2パイプラインがその中間データを検索するまでそれを一時的に記憶する必要があり得る。作業DPSRAM104はこの一時的記憶装置を提供する。先に議論されたように、2つのデータポート114入力及び116出力はパイプライン741-74n及びDPSRAM104の間でのデータ転送の速度及び効率を増大する。更には別個の作業DPSRAM104を含むことは、DPSRAM100及び102にデータ入力バッファ及びデータ出力バッファ専用としてそれぞれ機能させることによってパイプライン回路80の速度及び効率を典型的には増大する。しかし、パイプライン回路80に対する僅かな変更によって、DPSRAM100及び102の両方或は片方が、DPSRAM104が省略された際に、そしてそれが存在したとしても、パイプライン741-74nに対する作業メモリでもあり得る。DPSRAM100,102,104はパイプライン回路80の外部であるとして記載されているが、それらDPSRAM若しくはそれと同等物の内の1つ或はそれ以上をそのパイプライン回路の内部とすることが可能である。更に図5で参照されるように、通信インターフェース82は、工業規格バスアダプタ118、入力データハンドラー120、入力データ及び入力事象キュー122及び124、出力データハンドラー126、並びに、出力データ及び出力事象キュー128及び130を含む。それらのキュー122,124,128,130がそれぞれ単一キューとして示されているが、それらキューの内の1つ或はそれ以上は、例えば、それらキューに記憶された値の優先順位、或は、それら値が表す各データの優先順位による分離を可能とするサブキュー不図示を含み得る。工業規格バスアダプタ118は、通信バス94を介して、パイプライン回路80及びパイプラインバス50図4の間でのデータの転送を可能とする物理層を含む。それ故に、もしバス94のパラメータの変更が望まれたならば、アダプタ118だけを変更する必要があり、通信インターフェース82全体を変更する必要性はない。工業規格バスインターフェース91がパイプラインユニット78から省略されている場合、アダプタ118をパイプラインバス50及びパイプライン回路80の間での直接的なデータ転送を可能とするように変更し得る。この後者の具現化例において、変更アダプタ118はバスインターフェース91の機能を含み、バス50のパラメータの変更が望まれたならばアダプタ118を変更することだけが必要である。入力データハンドラー120は工業規格アダプタ118からデータを受信し、そのデータを入力ポート106を介してDPSRAM100にロードし、そのデータを指すポインタと対応するデータ識別子を生成してそれらを入力データキュー122に記憶する。もしそのデータがホストプロセッサ42図3等のピアからのメッセージのペイロードであれば、入力データハンドラー120はそのデータをDPSRAM100にロードする前にメッセージからそれを抽出する。入力データハンドラー120はインターフェース132を含み、それがDPSRAM100の入力ポート106にデータを書き込むが、それは図6と連携された以下に更に議論される。代替的には、入力データハンドラー120は抽出ステップを省略できると共にメッセージ全体をDPSRAM100にロードできる。また入力データハンドラー120は工業規格アダプタ118から事象を受信して、その事象を入力事象キュー124にロードする。更には、入力データハンドラー120は有効マネージャ134を含み、それが受信されたデータ或は事象がパイプライン回路80に対して意図されているかを決定する。有効マネージャ134は、データ或は事象を含むメッセージのヘッダー或はその一部を分析することによって、データ或は事象のタイプを分析することによって、或は、データ或は事象の例証識別即ちデータ/事象が意図されているハードウェアに組み込まれたパイプライン74を分析することによって、先の決定を為し得る。もし入力データハンドラー120がパイプライン回路80に対して意図されていないデータ或は事象を受信すれば、有効マネージャ134は入力データハンドラーがその受信データ/事象をロードすることを禁止する。ピアベクトルマシン40がルータ61図3を含んで、パイプラインユニット78が該パイプラインユニットに対して意図されているデータ/事象のみを受信するように為す場合、有効マネージャ134も入力データハンドラー120に例外誤って受信されたデータ/事象やその例外を引き起こしたピアを識別する例外メッセージをホストプロセッサ42図3に送信させ得る。出力データハンドラー126は出力データキュー128によって指されたDPSRAM102の複数箇所から処理データを検索し、それら処理データを工業規格バスアダプタ118を介してホストプロセッサ42図3等の1つ或はそれ以上のピアに送信する。出力データハンドラー126はインターフェース136を含み、それがポート112を介してDPSRAM102から処理データを読み取る。このインターフェース136は図7と連携されて以下に更に議論される。出力データハンドラー126もパイプライン741-74nによって生成された事象を出力事象キュー130から検索し、工業規格バスアダプタ118を介してホストプロセッサ42図3等の1つ或はそれ以上のピアにその検索された事象を送信する。更には、出力データハンドラー126は加入マネージャ138を含み、それが処理データや事象に加入しているホストプロセッサ42図3等のピアのリストを含み、出力データハンドラーはそのリストを用いてデータ/事象を正しいピアに送信する。もしピアがデータ/事象がメッセージのペイロードであることを好めば、出力データハンドラー126は加入マネージャ138からピアのネットワーク或はバスポートアドレスを検索し、アドレスを含むヘッダーを生成し、データ/事象及びヘッダーからメッセージを生成する。DPSRAM100及び102にデータを記憶し記憶されたデータを検索するための技術はポインタやデータ識別子の使用を含むが、他のデータ管理技術を具現化すべく入力及び出力データハンドラー120及び126を変更することができる。そうしたデータ管理技術の従来例は、キー或はトークンを用いるポインタ、入力/出力制御IOCブロック、並びに、スプーリングを含む。通信シェル84はハードウェアに組み込まれたパイプライン741-74nを出力データキュー128、コントローラ86、並びに、DPSRAM100,102,104にインターフェースする物理層を含む。このシェル84はインターフェース140及び142と任意選択的なインターフェース144及び146を含む。インターフェース140及び146はインターフェース136と同様であり得て、インターフェース140はポート108を介してDPSRAM100から入力データを読み取り、そしてインターフェース146はポート116を介してDPSRAM104から中間データを読み取る。インターフェース142及び144はインターフェース132と同様であり得て、インターフェース142はポート110を介してDPSRAM102に処理データを書き込み、そしてインターフェース144はポート114を介してDPSRAM104に中間データを書き込む。コントローラ86はシーケンスマネージャ148及び同期インターフェース150を含み、該同期インターフェースは1つ或はそれ以上の同期信号SYNCを受信する。ホストプロセッサ42図3等のピア、或は、ピアベクトルマシン40図3の外部の装置不図示は、SYNC信号を生成し得て、以下に議論されると共に、先行して引用された多数パイプラインユニットを有するパイプライン加速器、関連計算マシン、並びに、方法と題された特許文献5に議論されるように、それがシーケンスマネージャ148をトリガーしてハードウェアに組み込まれたパイプライン741-74nを起動する。同期インターフェース150もSYNC信号を生成し得て、パイプライン回路80をトリガーするか或は別のピアをトリガーする。加えて、入力事象キュー124からの事象もシーケンスマネージャ148をトリガーして、以下に議論されるように、ハードウェアに組み込まれたパイプライン741-74nを起動する。シーケンスマネージャ148は通信シェル84を介してハードウェアに組み込まれたパイプライン741-74nをそれらの各動作を通じて順序付けする。典型的には、各パイプライン74は、事前処理、処理、並びに、事後処理の少なくとも3つの状態を有する。事前処理中、パイプライン74は、例えば、そのレジスタを初期化して、DPSRAM100から入力データを検索する。処理中、パイプライン74は、例えば、その検索されたデータに対して演算を為し、中間データをDPSRAM104に一時的に記憶し、DPSRAM104からその中間データを検索してから、その中間データに対して演算を為して結果データを生成する。事後処理中、パイプライン74は、例えば、その結果としてのデータをDPSRAM102にロードする。それ故に、シーケンスマネージャ148はパイプライン741-74nの動作又は演算をモニタして、各パイプラインにその動作状態の各々をいつ始めるべきかを命令する。そして、パイプラインタスクを先に記載したものとは異なるように各種動作状態の間に分配し得る。例えば、パイプライン74は事前処理状態中の代わりに処理状態中にDPSRAM100から入力データを検索し得る。更には、シーケンスマネージャ148はハードウェアに組み込まれたパイプライン741-74n間で所定の内部動作同期を維持する。例えば、パイプライン741-74nの全てがDPSRAM100からデータを同時に検索することを回避すべく、第1パイプライン741が事前処理状態である一方で、第2パイプライン742が処理状態、第3パイプライン743が事後処理状態となるようにそれらパイプラインを同期させることが望ましい場合がある。1つのパイプライン74の状態が別のパイプラインの同時発生的に実行されている状態とは異なる数のクロックサイクルを要求し得るので、パイプライン741-74nはもし自由に走らされると同期性を喪失し得る。結果として、特定時に、例えば多数のパイプライン74がDPSRAM100からデータを同時に検索しようとするようなボトルネックがあり得る。同時性の喪失やその望ましくない結果を防止すべく、シーケンスマネージャ148は、それらパイプラインの任意のものに対して次の動作状態に進めさせる前に、パイプライン74の全てに現行の動作状態を完了させる。それ故に、シーケンスマネージャ148が現行の動作状態に対して振り分ける時間は、最も緩慢なパイプライン74にその状態を完了させるに充分な長さである。代替的には、ハードウェアに組み込まれたパイプライン741-74nの間で所定動作同期性を維持するための回路不図示はパイプライン自体内に含ませ得る。ハードウェアに組み込まれたパイプライン741-74nを順序づけすると共に内部的に同期化することに加えて、シーケンスマネージャ148はパイプラインの動作を、1つ或はそれ以上のSYNC信号、或は、入力事象キュー124内の事象に応じて、ホストプロセッサ42図3等の他のピアの動作、及び他の外部装置の動作と同期する。典型的には、SYNC信号はタイムクリティカルな機能をトリガーするが著しいハードウェアリソースを必要とし、比較して、典型的には事象は非タイムクリティカルな機能をトリガーするが著しくより少ないハードウェアリソースを必要とする。先行して引用された多数パイプラインユニットを有するパイプライン加速器、関連計算マシン、並びに、方法と題された特許文献5に議論されているように、SYNC信号はピアからピアに直接的に経路指定されているので、例えば、パイプラインバス50図3、入力データハンドラー120、並びに、入力事象キュー124を通じてその道を作成しなければならない事象よりも迅速に機能をトリガーできる。しかし、それらが個別に経路指定されるので、SYNC信号は、ルーティングライン、バッファ、並びに、SYNCインターフェース150等のパイプライン回路80の専用回路を必要とする。逆に、それらが既存のデータ転送下部組織例えば、パイプラインバス50及び入力データハンドラー120を使用するので、事象は専用の入力事象キュー124のみを必要とする。結果として、設計者はタイムクリティカルな機能のほとんど全てをトリガーすべく事象を使用する傾向がある。以下は機能トリガーリングの一例である。ソナーセンサ要素不図示がパイプラインユニット78にデータから成るブロックを送信することを仮定すると、入力データハンドラー120はこのデータをDPSRAM100に記憶し、パイプライン741はこのデータをそのDPSRAM100からDPSRAM104に転送し、そして、トリガーされると、パイプライン742はDPSRAM104からそのデータを検索して処理する。もしパイプライン742がそのデータに実行する処理がタイムクリティカルであれば、パイプライン741がDPSRAM104にデータブロックの全体をローディングし終えるとすぐに、センサ要素はSYNCパルスを生成してパイプライン742をインターフェース150及びシーケンスマネージャ148を介してトリガーする。パイプラインユニット78及びセンサがパイプライン741がいつ終了されるかを決定すべく利用できる数多くの従来技術がある。例えば、以下に議論されるように、シーケンスマネージャ148は対応するSYNCパルス或は事象をセンサに提供し得る。代替的には、もしパイプライン742が実行する処理がタイムクリティカルでなければ、センサはパイプラインバス50図3を介して事象をシーケンスマネージャ148に送信し得る。シーケンスマネージャ148もホストプロセッサ42図3等のピアにSYNCパルス或は事象を生成することによってハードウェアに組み込まれたパイプライン741-74nの動作に関する情報を提供し得る。シーケンスマネージャ148はSYNCインターフェース150及び専用ライン不図示を介してSYNCパルスを送信し、出力事象キュー130及び出力データハンドラー126を介して事象を送信する。先の例で参照されるように、ピアがパイプライン742からのデータブロックを更に処理すると仮定する。シーケンスマネージャ148は、SYNCパルス或は事象を介して、パイプライン742がデータから成るブロックをいつ処理し終えたかをそのピアに通知する。シーケンスマネージャ148も、対応するSYNCパルス或は事象を生成して適切なピア単数或は複数に送信することによって、SYNCパルス或は事象の受領を確認し得る。更に図5で参照されるようにパイプラインユニット78の動作は本発明の実施例に従って議論される。データに対して、工業規格バスインターフェース91はパイプラインバス50及び、もし有ればルータ61からデータ信号ホストプロセッサ42図3等のピアに起因するを受信し、それら信号をヘッダー及びペイロードを各々が有するメッセージに変換する。次に、工業規格バスアダプタ118はその工業規格バスインターフェース91からのメッセージを入力データハンドラー120と互換性があるフォーマットに変換する。次いで、入力データハンドラー120はそのメッセージヘッダを細かく調べて、各ヘッダーからデータペイロードを記述する部分を抽出する。例えば、抽出されたヘッダー部分は、例えば、パイプラインユニット78のアドレス、ペイロード中のデータのタイプ、或は、そのデータが意図されているパイプライン781-78nを識別する例証識別子を含み得る。次に、有効マネージャ134はその抽出ヘッダー部分を分析し、そのデータがハードウェアに組み込まれたパイプライン741-74nの内の1つに意図されていることを確認し、インターフェース132はそのデータをポート106を介してDPSRAM100の箇所に書き込み、そして、入力データハンドラー120はその箇所と対応するデータ識別子に対するポインタを入力データキュー122に記憶する。データ識別子はデータが意図されているパイプライン或は複数のパイプライン741-74nを識別するか、或は、シーケンスマネージャ148に以下に議論されるようにその識別を行わせることを可能とする情報を含む。代替的には、キュー122は各パイプライン741-74nに対する各サブキュー不図示を含み得て、入力データハンドラー120は意図されたパイプライン或は意図された複数のパイプラインのサブキュー或は複数のサブキュー内にポインタを記憶する。この代替例において、データ識別子は省略し得る。更には、もしデータがメッセージのペイロードであれば、入力データハンドラー120はインターフェース132がDPSRAM100内にそのデータを記憶する前にメッセージからそのデータを抽出する。代替的には、先に議論されたように、インターフェース132はメッセージ全体をDPSRAM100内に記憶し得る。次いで、適時に、シーケンスマネージャ148は入力データキュー122からポインタ及びデータ識別子を読み取って、そのデータ識別子から、データが意図されているパイプライン或は複数のパイプライン741-74nを決定し、そのポインタを通信シェル84を介してそのパイプライン或は複数のパイプラインに渡す。次に、データ受信パイプライン或は複数のデータ受信パイプライン741-74nはインターフェース140にポート108を介してDPSRAM100の指された箇所からデータを検索させる。次いで、データ受信パイプライン或は複数のデータ受信パイプライン741-74nは検索されたデータを処理し、インターフェース142はその処理されたデータをポート110を介してDPSRAM102のある箇所に書き込み、そして、通信シェル84は出力データキュー128にその処理されたデータを指すポインタとその処理されたデータに対するデータ識別子とをロードする。そのデータ識別子は、その処理データに加入しているホストプロセッサ42図3等の仕向先ピア或は複数の仕向先ピアを識別するか、加入マネージャ138に引き続き仕向先ピア或は複数の仕向先ピア例えば、図3のホストプロセッサ42を決定させることを可能とする情報データタイプ等を含む。代替的には、キュー128は各パイプライン741-74nに対する各サブキュー不図示を含み得て、通信シェル84は起因パイプライン或は複数の起因パイプラインのサブキュー或は複数のサブキューにポインタを記憶する。この代替例において、通信シェル84はデータ識別子のキュー128へのローディングを省略し得る。更には、もしパイプライン或は複数のパイプライン741-74nが検索されたデータを処理している間に中間データを生成すれば、インターフェース144はその中間データをポート114を介してDPSRAM104に書き込み、インターフェース146はポート116を介してそのDPSRAM104から中間データを検索する。次に、出力データハンドラー126は出力データキュー128からポインタ及びデータ識別子を検索し、加入マネージャ138はその識別子からデータの仕向先ピア或は複数の仕向先ピアたとえば、図3のホストプロセッサ42を決定し、インターフェース136はポート112を介してDPSRAM102の指された箇所からデータを検索し、出力データハンドラーはそのデータを工業規格バスアダプタ118に送信する。もし仕向先ピアがメッセージのペイロードであるデータを必要とすれば、出力データハンドラー126はそのメッセージを生成してそのメッセージをアダプタ118に送信する。例えば、データが多数の仕向先ピアを有して、パイプラインバス50がメッセージ放送を支援すると仮定する。出力データハンドラー126はその仕向先ピア全てのアドレスを含む単一ヘッダーを生成し、そのヘッダー及びデータを1つのメッセージとして組み合わせて、単一メッセージを仕向先ピアの全てにアダプタ118及び工業規格バスインターフェース91を介して同時に送信する。代替的には、出力データハンドラー126は各ヘッダー、よって各メッセージを各仕向先ピアに対して生成し、それらメッセージの各々を個別に送信する。次いで、工業規格バスアダプタ118は出力データハンドラー126からのデータをフォーマットして、工業規格バスインターフェース91と互換性を持たせるように為す。次に、工業規格バスインターフェース91は工業規格バスアダプタ118からのデータをフォーマットして、パイプラインバス50図3と互換性を持たせるように為す。随伴データを伴わない事象、即ちドアベルに対して、工業規格バスインターフェース91はパイプラインバス50からもしあればルータ61からも信号図3のホストプロセッサ42等のピアに起因するを受信し、その信号を事象を含むヘッダー即ち、データ無しメッセージに変換する。次に、工業規格バスアダプタ118は工業規格バスインターフェース91からのヘッダーを入力データハンドラー120と互換性があるフォーマットに変換する。次いで、入力データハンドラー120はそのヘッダーから事象と事象の記述とを抽出する。例えば、記述は、例えば、パイプラインユニット78のアドレス、事象のタイプ、或は、その事象が意図されているパイプライン781-78nを識別する例証識別子を含み得る。次に、有効マネージャ134は事象記述を分析し、その事象がハードウェアに組み込まれたパイプライン741-74nの内の1つに意図されていることを確認して、入力データハンドラー120はその事象とその記述とを入力事象キュー124に記憶する。次いで、適時に、シーケンスマネージャ148は入力事象キュー124からの事象及びその記述を読み取り、その事象に応じて、先に議論されたように、パイプライン741-74nの内の1つ或はそれ以上の動作をトリガーする。例えば、シーケンスマネージャ148はパイプライン742をトリガーし得て、パイプライン741が先行してDPSRAM104に記憶したデータの処理を始める。事象を出力すべく、シーケンスマネージャ148は事象とその事象の記述を生成し、それら事象及び記述を出力事象キュー130にロードする。事象記述は、もし2つ以上の可能性ある仕向先ピアが存在する場合にその仕向先ピア単数或は複数を識別する。例えば、先に議論されたように、事象は入力事象、入力データ或は入力事象のメッセージ、或は、SYNCパルスの受領及び具現化を確認し得る。次に、出力データハンドラー126は事象とその記述を出力事象キュー130から検索し、加入マネージャ138はその事象記述から該事象の仕向先ピア或は複数の仕向先ピア例えば、図3のホストプロセッサ42を決定し、出力データハンドラーは、先に議論されたように、その事象を工業規格バスアダプタ118及び工業規格バスインターフェース91を介して適切な仕向先ピア或は複数の適切な仕向先ピアに送信する。コンフィギュレーションコマンドに対して、工業規格バスアダプタ118は工業規格バスインターフェース91を介してホストプロセッサ42図3からコマンドを受信し、そのコマンドをデータ無し事象即ち、ドアベルに対して先に議論されたものと同様の方式で入力データハンドラー120に提供する。次に、有効マネージャ134はそのコマンドがパイプラインユニット78に対して意図されていることを確認し、入力データハンドラー120はそのコマンドをコンフィギュレーションマネージャ90にロードする。更に、入力データハンドラー120或はコンフィギュレーションマネージャ90の何れかもそのコマンドを出力データハンドラー126に渡すことができ、それがパイプラインユニット78がコマンドを受信したことをそのコマンドを送信したピア例えば、図3のホストプロセッサ42に送信し戻すことによって確認する。この確認技術はしばしばエコーと呼称される。次いで、コンフィギュレーションマネージャ90はそのコマンドを具現化する。例えば、コマンドはコンフィギュレーションマネージャ90にデバッグ目的でパイプライン741-74nの内の1つをディスエーブルさせ得る。或は、コマンドはホストプロセッサ42図3等のピアに出力データハンドラー126を介してコンフィギュレーションマネージャ90からパイプライン回路80の現行コンフィギュレーションを読み取らせることができる。加えて、コンフィギュレーションコマンドを使用し得て、例外マネージャ88によって認識される例外を規定することができる。例外に対して、パイプライン回路80の入力データキュー122等の構成要素は例外マネージャ88に向けて例外をトリガーする。一具現化例において、その構成要素は当該構成要素をモニタして、所定条件或は各種条件から成る組に応じてその例外をトリガーする例外トリガリングアダプタ不図示を含む。例外トリガリングアダプタは一度で設計され得てから例外を生成するパイプライン回路80の各構成要素の一部として含まれ得る普遍的回路であり得る。次に、例外トリガーに応じて、例外マネージャ88は例外識別子を生成する。例えば、その識別子は入力データキュー122がオーバーフローしたことを示し得る。更には、その識別子は、もし2つ以上の可能性ある仕向先ピアが存在する場合にその仕向先ピアを含み得る。次いで、出力データハンドラー126は例外マネージャ88から例外識別子を検索し、その例外識別子を、先行して引用された改善された計算アーキテクチャを有する計算マシン、関連システム、並びに、方法と題された特許文献3で議論されたようにホストプロセッサ42図3に送信する。代替的には、もし多数の可能性ある仕向先ピアが存在すれば、例外識別子も仕向先情報を含むことができ、それから加入マネージャ138がその識別子の仕向先ピア或は複数の仕向先ピア例えば、図3のホストプロセッサ42を決定する。出力データハンドラー126は、次いで、その識別子を、工業規格バスアダプタ118及び工業規格バスインターフェース91を介して、仕向先ピア或は複数の仕向先ピアに送信する。更に図5で参照されるように、パイプラインユニット78に対する代替実施例が存在する。例えば、DPSRAMを含むものとして説明されているが、データメモリ92はクワッドデータレートQDRSRAM等のメモリICの他のタイプを含み得る。図6は、本発明の実施例に従った図5のインターフェース142のブロック線図である。図5と連携して先に議論されたように、インターフェース142はハードウェアに組み込まれたパイプライン741-74nからDPSRAM102に処理データを書き込む。以下に議論されるように、インターフェース142の構造は、データボトルネックを低減又はなくし、パイプライン回路80図5がPLICである場合、PLICのローカル及びグローバルのルーティングリソースを効率的に利用する。インターフェース142は書き込みチャネル1501-150nを含み、各ハードウェアに組み込まれたパイプライン741-74n図5に対して1つずつのチャネルとなっており、コントローラ152を含む。図示の簡略化の目的のため、チャネル1501が以下に議論され、他のチャネル1502-150nの動作及び構造が別段の説明がない限り同様であることを理解して頂きたい。チャネル1501は書き込みアドレス/データFIFO1541及びアドレス/データレジスタ1561を含む。FIFO1541は、パイプライン741がDPSRAM102に書き込むデータを記憶し、コントローラ152がレジスタ1561を介してDPSRAM102に実際にデータを書き込むことができるまで、パイプラインがデータを書き込むDPSRAM102内の箇所のアドレスを記憶する。それ故に、FIFO1541は、もしコントローラ152が先行するデータの書き込みを終了するまでに、パイプライン741がチャネル1501へのデータ書き込みを待機しなければならなかった場合に生じ得るデータボトルネックを低減又はなくする。FIFO1541はバス1581を介してパイプライン741からデータを受信し、バス1601を介してデータが書き込まれることになる箇所のアドレスを受信し、そのデータ及びアドレスをバス1621及び1641を介してレジスタ1561に提供する。更には、FIFO1541はパイプライン741からライン1661上の書き込みFIFO信号WRITEFIFO信号を受信し、ライン1681を介してクロック信号CLOCK信号を受信し、そしてFIFO充満信号をライン1701上でパイプライン741に提供する。加えて、FIFO1541はライン1721を介してコントローラ152から読み取りFIFO信号を受信して、ライン1741を介してFIFOEMPTY信号FIFO空信号をコントローラに提供する。パイプライン回路80図5がPLICである場合、バス1581,1601,1621,1641及びライン1661,1681,1701,1721,1741は、好ましくはローカルルーティングリソースを用いて形成される。典型的には、ローカルルーティングリソースは、信号帰路長が一般により短く且つルーティングの具現化がより容易であるため、グローバルルーティングリソースよりも好まれる。レジスタ1561は、バス1621及び1641を介して、FIFO1541から書き込まれるべきデータと、書き込み箇所のアドレスとをそれぞれ受信し、それらデータ及びアドレスをアドレス/データバス176を介してDPSRAM102図5のポート110に提供する。更には、レジスタ1561もデータ及びアドレスを、以下に議論されるように、アドレス/データバス1781を介してレジスタ1562-156nから受信する。加えて、レジスタ1561はライン180を介してコントローラ152からシフト/ロード信号SHIFT/LOAD信号を受信する。パイプライン回路80図5がPLICである場合、バス176は典型的にはグローバルルーティングリソースを用いて形成され、バス1781-178n1及びライン180は好ましくはローカルルーティングリソースを用いて形成される。FIFO空信号の受信と読み取りFIFO及びシフト/ロード信号の生成に加えて、コントローラ152は書き込みDPSRAM信号WRITEDPSRAM信号をライン182を介してDPSRAM102図5のポート110に提供する。更に図6で参照されるように、インターフェース142の動作が議論される。先ず、FIFO1541はFIFOの現行状態充満或は非充満と対応する論理レベルまでFIFO充満信号を駆動する。次に、もしFIFO1541が充満していなく且つパイプライン741が書き込むべきデータを処理していれば、パイプラインはデータ及び対応するアドレスをバス1581及び1601までそれぞれ駆動し、書き込み信号をアサートし、よってデータ及びアドレスをFIFOにロードする。しかしながら、もしFIFO1541が充満していれば、パイプライン741はデータをロードする前にFIFOが非充満となるまで待機する。次いで、FIFO1541はFIFO空信号をFIFOの現行状態空或は非空と対応する論理レベルまで駆動する。次に、もしFIFO1541が非空であれば、コントローラ152は読み取りFIFO信号をアサートし、シフト/ロード信号をロード論理レベルまで駆動し、よってFIFOから最初にロードされたデータ及びアドレスをレジスタ1561にロードする。もしFIFO1541が空であれば、コントローラ152は読み取りFIFOをアサートしないが、他のFIFO1542-154nの内の任意のものが空でなければ、シフトロードをロード論理レベルまで駆動する。チャネル1502-150nは同様の方式で動作して、FIFO1542-154nに最初にロードされたデータがそれぞれレジスタ1562-156nにロードされるように為す。次いで、コントローラ152はシフト/ロード信号をシフト論理レベルまで駆動し、書き込みDPSRAM信号をアサートし、よってレジスタ1561-156nからアドレス/データバス176にデータ及びアドレスを順次シフトし、DPSRAM102の対応する箇所にデータをロードする。詳細には、第1シフトサイクル中、レジスタ1561からのデータ及びアドレスはバス176にシフトされて、FIFO1541からのデータはDPSRAM102のアドレス指定された箇所にロードされるように為す。また第1シフトサイクル中、レジスタ1562からのデータ及びアドレスはレジスタ1561にシフトされて、レジスタ1563不図示からのデータ及びアドレスはレジスタ1562にシフトされる、等々である。第2シフトサイクル中、レジスタ1561からのデータ及びアドレスはバス176にシフトされて、FIFO1542からのデータはDPSRAM102のアドレス指定された箇所にロードされるように為す。また第2シフトサイクル中、レジスタ1562からのデータ及びアドレスはレジスタ1561にシフトされ、レジスタ1563不図示からのデータ及びアドレスはレジスタ1562にシフトされる、等々である。n個のシフトサイクルがあって、第n番目のシフトサイクル中、レジスタ156nからのデータ及びアドレスFIFO154nからのデータ及びアドレスであるはバス176にシフトされる。コントローラ152はシフト/ロード信号を脈動することによって、或は、レジスタ1561-156nと結合されているシフトクロック信号不図示を生成することによってそれらシフトサイクルを具現化し得る。更には、対応するFIFO1541-154nがコントローラ152がレジスタにロードした際に空であるので、レジスタ1561-156nの内の1つが特定のシフト動作中に空であれば、コントローラはその空レジスタを迂回し得て、よって、ヌルデータ及びヌルアドレスのバス176へのシフトを回避することによってシフト動作を短縮する。図5及び図6で参照されるように、本発明の実施例に従えば、インターフェース144はインターフェース142と類似し、インターフェース132も該インターフェース132が1つの書き込みチャネル150のみを含むことを除いてインターフェース142と類似している。図7は、本発明の実施例に従った図5のインターフェース140のブロック線図である。図5と連携して先に議論されたように、インターフェース140はDPSRAM100から入力データを読み取って、そのデータをハードウェアに組み込まれた741-74nに転送する。以下に議論されるように、インターフェース140の構造はデータボトルネックを低減或はなくし、パイプライン回路80図5がPLICである場合、PLICのローカル及びグローバルのルーティングリソースを効率的に利用する。インターフェース140は、各ハードウェアに組み込まれたパイプライン741-74n図5に対して1つずつのチャネルである読み取りチャネル1901-190nとコントローラ192とを含む。図示の簡略化のため、読み取りチャネル1901が以下に議論されているが、他の読み取りチャネル1902-190nの動作及び構造は別段の説明がない限り類似していることを理解していただきたい。チャネル1901はFIFO1941及びアドレス/識別子IDレジスタ1961を含む。以下に議論されるように、識別子は、データを受信すべくDPSRAM100の特定箇所からそのデータを読み取る要求を為すパイプライン741-74nを識別する。FIFO1941は2つのサブFIFO不図示を含み、一方がパイプライン741が入力データを読み取ることを望んでいるDPSRAM100内の箇所のアドレスを記憶し、他方がDPSRAM100から読み取られたデータを記憶する。それ故に、FIFO1941は、もしパイプライン741が、コントローラ192が先行するデータの読み取りを終了するまで、チャネル1901に読み取りアドレスを提供するために待機しなければならない場合、或は、コントローラが、コントローラが引き続くデータを読み取る前にパイプライン741が読み取りデータを検索するまで待機しなければならない場合に生じ得るボトルネックを低減或はなくする。FIFO1941はバス1981を介してパイプライン741から読み取りアドレスを受信し、そのアドレス及びIDをバス2001を介してレジスタ1961に提供する。IDはパイプライン741と対応して典型的には変化しないので、FIFO1941はそのIDを記憶し得て、そのIDをアドレスとつなぎ合わせる。代替的には、パイプライン741はIDをバス1981を介してFIFO1941に提供し得る。更には、FIFO1941はライン2021を介してパイプライン741から準備書き込みFIFO信号を受信し、ライン2041を介してCLOCK信号を受信し、読み取りアドレスのFIFO充満信号をライン2061を介してパイプラインに提供する。加えて、FIFO1941はライン2081を介してコントローラ192から書き込み/読み取りFIFO信号WRITE/READFIFO信号を受信し、FIFO空信号をライン2101を介してコントローラに提供する。更には、FIFO1941はバス212を介してコントローラ192から読み取りデータ及び対応するIDを受信し、そのデータをバス2141を介してパイプライン741に提供する。パイプライン回路80図5がPLICである場合、バス1981,2001,2141及びライン2021,2041,2061,2081,2101は好ましくはローカルルーティングリソースを用いて形成され、バス212は典型的にはグローバルルーティングリソースを用いて形成される。レジスタ1961は読み取られるべき箇所のアドレスと対応するIDをバス2061を介してFIFO1941から受信し、そのアドレスをアドレスバス216を介してDPSRAM100図5のポート108に提供して、そのIDをバス218を介してコントローラ192に提供する。更には、レジスタ1961も、以下に議論されるように、アドレス/IDバス2201を介してレジスタ1962-196nからアドレス及びIDを受信する。加えて、レジスタ1961はライン222を介してコントローラ192からシフト/ロード信号を受信する。パイプライン回路80図5がPLICである場合、バス216は典型的にはグローバルルーティングリソースを用いて形成され、バス2201-220n1及びライン222は好ましくはローカルルーティングリソースを用いて形成される。FIFO空信号の受信、書き込み/読み取りFIFO及びシフト/ロード信号の生成、並びに、読み取りデータ及び対応するIDの提供に加えて、コントローラ192はバス224を介してDPSRAM100図5のポート108から読み取られたデータを受信し、読み取りDPSRAM信号READDPSRAM信号をライン226上に生成するが、そのラインがこの信号をポート108と結合する。パイプライン回路80図5がPLICの場合、バス224及びライン226は典型的にはグローバルルーティングリソースを用いて形成される。更に図7で参照されるように、インターフェース140の動作が議論されている。先ず、FIFO1941は、読み取りアドレスに対するFIFOの現行状態充満或は非充満と対応する論理レベルまでFIFO充満信号を駆動する。即ち、もしFIFO1941が読み取られるべきアドレスで充満していれば、FIFO充満の論理レベルを1つのレベルまで駆動し、もしFIFOが読み取りアドレスで充満していなければ、FIFO充満の論理レベルを別のレベルまで駆動する。次に、もしFIFO1941が読み取りアドレスで充満していなく且つパイプライン741がより多くの入力データを処理すべく準備がされると、パイプラインは読み取られるべきデータのアドレスをバス1981まで駆動し、読み取り/書き込みFIFO信号READ/WRITEFIFO信号を書き込みレベルまでアサートし、よってアドレスをFIFOにロードする。図5と連携して先に議論されたように、パイプライン741はシーケンスマネージャ148を介して入力データキュー122からアドレスを得る。しかしながらFIFO1941が読み取りアドレスで充満していれば、パイプライン741は読み取りアドレスのローディング前にFIFOが充満しなくなるまで待機する。次いで、FIFO1941はFIFO空信号を読み取りアドレスに対するFIFOの現行状態空或は非空と対応する論理レベルまで駆動する。即ち、もしFIFO1941が少なくとも1つの読み取りアドレスでロードされれば、FIFO空の論理レベルを1つのレベルまで駆動し、もしFIFOが読み取りアドレス無しでロードされれば、FIFO空の論理レベルを別のレベルまで駆動する。次に、もしFIFO1941が空でなければ、コントローラ192は書き込み/読み取りFIFO信号を読み取り論理レベルまでアサートし、シフト/ロード信号をロード論理レベルまで駆動し、よってFIFOから最初にロードされたアドレスとIDをレジスタ1961にロードする。チャネル1902-190nは同様の方式で動作して、コントローラ192がFIFO1942-194nから最初にロードされたアドレスとIDをレジスタ1962-196nにそれぞれロードする。もしFIFO1942-194nの全てが空であれば、コントローラ192は前進の前にアドレスを受信すべくFIFOの内の少なくとも1つを待機する。次いで、コントローラ192はシフト/ロード信号をシフト論理レベルまで駆動し、読み取りDPSRAM信号をアサートしてレジスタ1961-196nからアドレス及びIDバス216及び218にアドレス及びIDを順次シフトして、バス224を介してDPSRAM100の対応する箇所からデータを順次読み取る。次に、コントローラ192は受信されたデータと対応するIDそのIDはFIFO1941-194nの各々にそれがデータの意図された受取人であるか否かを決定させるをバス212まで駆動し、書き込み/読み取りFIFO信号を書き込みレベルまで駆動し、よってそのデータを各FIFO1941-194nに順次書き込む。次いで、ハードウェアに組み込まれたパイプライン741-74nはそれらの読み取り/書き込みFIFO信号を読み取りレベルまで順次アサートし、そのデータをバス2141-214nを介して順次読み取る。更に図7で参照されるように、それらのデータ読み取り演算子のより詳細な議論が提示される。第1シフトサイクル中、コントローラ192はレジスタ1961からバス216及び218までアドレス及びIDをそれぞれシフトし、読み取りDPSRAMをアサートし、そうして、バス224を介してDPSRAM100の対応する箇所からデータを読み取り、バス218からIDを読み取る。次に、コントローラ192は書き込み/読み取りFIFO信号をライン2081上で書き込みレベルまで駆動し、受信されたデータとIDをバス212に駆動する。IDがFIFO1941からのIDであるので、FIFO1941はそのIDを認識し、よって書き込み/読み取りFIFO信号の書き込みレベルに応じてバス212からデータをロードする。残りのFIFO1942-194nは、バス212上のIDがそれらのIDと対応しないので、データをロードしない。次いで、パイプライン741は読み取り/書き込みFIFO信号をライン2021上で読み取りレベルまでアサートし、バス2141を介して読み取りデータを検索する。また、第1シフトサイクル中、レジスタ1962からのアドレス及びIDはレジスタ1961にシフトされ、レジスタ1963不図示からのアドレス及びIDはレジスタ1962にシフトされ、等々である。代替的には、コントローラ192はIDを認識し、書き込み/読み取りFIFO信号だけをライン2081上で書き込みレベルまで駆動する。これはIDをFIFO1941-194nまで送信すべきコントローラ192に対する必要性をなくする。別の代替例において、書き込み/読み取りFIFO信号は読み取り信号のみであり、FIFO1941他のFIFO1942-194nと共にはバス212上のIDがFIFO1941のIDと符合する場合にバス212上にデータをロードする。これは書き込み信号を生成すべきコントローラ192の必要性をなくする。第2シフトサイクル中、レジスタ1961からのアドレス及びIDはバス216及び218にシフトされて、コントローラ192がFIFO1942によって特定されるDPSRAM100の箇所からデータを読み取るように為す。次に、コントローラ192は書き込み/読み取りFIFO信号を書き込みレベルまで駆動し、受信されたデータとIDをバス212に駆動する。IDがFIFO1942からのIDであるので、FIFO1942はそのIDを認識し、そうしてバス212からデータをロードする。残りのFIFO1941及び1943-194nは、バス212上のIDがそれらのIDと対応しないのでデータをロードしない。次いで、パイプライン742はその読み取り/書き込みFIFO信号を読み取りレベルまでアサートし、バス2142を介して読み取りデータを検索する。また第2シフトサイクル中、レジスタ1962からのアドレス及びIDはレジスタ1961にシフトされ、レジスタ1963不図示からのアドレス及びIDはレジスタ1962にシフトされ、等々である。これはn個のシフトサイクルの間続行、即ち、レジスタ196nFIFO194nからのアドレス及びIDからのアドレス及びIDがバス216及び218にそれぞれシフトされるまで続行する。コントローラ192はシフト/ロード信号を脈動することによって、或はレジスタ1961-196nと結合されたシフトクロック信号不図示を生成することによってそれらシフトサイクルを具現化し得る。更には、もし特定シフトサイクル中にレジスタ1961-194nの内の1つが、その対応するFIFO1941-194nが空であるため空であれば、コントローラ192は空レジスタを迂回し、よってヌルアドレスのバス216へのシフトを回避することによってシフト動作を短縮する。図5及び図6で参照されるように、本発明の実施例に従えば、インターフェース144はインターフェース140と類似し、インターフェース136も該インターフェース136が1つのみの読み取りチャネル190を含むことを除けばインターフェース140と類似し、よってID回路を全く含まない。図8は、本発明の別の実施例に従った図4のパイプラインユニット230の概略ブロック線図である。このパイプラインユニット230は、該パイプラインユニット230が多数のパイプライン回路80を含むことを除いてここでは2つのパイプライン回路80a及び80b図4のパイプラインユニット78と類似している。パイプライン回路80の数を増大することは、典型的には、ハードウェアに組み込まれたパイプライン741-74nの数nに関する増大を可能とし、よってパイプラインユニット78と比較してパイプラインユニット230の機能に関する増大を可能とする。図8のパイプラインユニット230において、サービス構成要素、即ち、通信インターフェース82、コントローラ86、例外マネージャ88、コンフィギュレーションマネージャ90、並びに、任意選択的な工業規格バスインターフェース91はパイプライン回路80a上に配置され、パイプライン741-74n及び通信シェル84はパイプライン回路80b上に配置される。サービス構成要素及びパイプライン741-74nを別々のパイプライン回路上に位置決めすることによって、サービス構成要素及びパイプラインが同一のパイプライン回路上に位置決めされている場合に可能であるものよりも、より多くの数nのパイプライン及び/或はより複雑なパイプラインを含み得る。代替的には、パイプライン741-74nをインターフェース82にインターフェースする通信シェル84の部分とコントローラ86はパイプライン回路80a上に配置される。図9は、本発明の実施例に従った図8のパイプラインユニット230のパイプライン回路80a,80b及びデータメモリ92の概略ブロック線図である。図9のパイプライン構成要素が2つのパイプライン回路上に配置されていること以外、パイプライン回路80a及び80bとメモリ92の構造及び動作は、図5のパイプライン回路80及びメモリ92のものと同一である。先行する議論は当業者が本発明を作製し使用することを可能とすべく提示されている。種々実施例への様々な変更は当業者には容易に明かであろうし、ここでの包括的な原則は本発明の精神及び範囲から逸脱することなしに他の実施例及び適用例に適用され得る。よって、本発明は図示された実施例に限定されることが意図されておらず、ここに開示された原理及び特徴と一貫した最も広い範囲と一致されるべきものである。"