"半導体基板内に形成された第1の素子領域と、前記第1の素子領域上に形成された第1のゲート絶縁膜と、前記第1のゲート絶縁膜上に形成された第1のゲート電極と、前記第1のゲート電極上に形成され、開口を有する第1のゲート間絶縁膜と、前記第1のゲート間絶縁膜上に形成され、前記開口を介して前記第1のゲート電極と接する第2のゲート電極と、前記第1の素子領域、前記第1のゲート絶縁膜および前記第1のゲート電極によって形成された積層構造を囲む第1の素子分離領域と、を具備し、前記第1の素子領域の側面、前記第1のゲート絶縁膜の側面及び前記第1のゲート電極の側面と、前記第1の素子分離領域との間には第1の空隙が形成されていることを特徴とする不揮発性半導体記憶装置。前記第1の素子分離領域の上方には前記第2のゲート電極が配置され、前記第1の素子分離領域と前記第2のゲート電極との間には第2の空隙が形成されていることを特徴とする請求項1に記載の不揮発性半導体記憶装置。前記半導体基板内に形成された複数の第2の素子領域と、前記第2の素子領域上に形成された第2のゲート絶縁膜と、前記第2のゲート絶縁膜上に形成された浮遊ゲート電極と、前記浮遊ゲート電極上に形成された第2のゲート間絶縁膜と、前記第2のゲート間絶縁膜上に形成された制御ゲート電極と、前記複数の第2の素子領域に挟まれ、第3の空隙を有する第2の素子分離領域と、をさらに具備することを特徴とする請求項1または2に記載の不揮発性半導体記憶装置。前記第1の空隙の深さは、前記第1の素子分離領域の底面より浅いことを特徴とする請求項1ないし3のいずれか一項に記載の不揮発性半導体記憶装置。半導体基板上に、ゲート絶縁膜、第1のゲート電極を順に積層する工程と、前記半導体基板、前記ゲート絶縁膜および前記第1のゲート電極を加工することで、前記半導体基板に素子領域を形成する工程と、前記素子領域、前記ゲート絶縁膜および前記第1のゲート電極を囲む素子分離領域を形成する工程と、前記第1のゲート電極および前記素子分離領域上に、ゲート間絶縁膜及び第2のゲート電極を順に形成する工程と、前記第2のゲート電極の下方に位置し、前記第1の素子領域の側面上、前記ゲート絶縁膜の側面上及び前記第1のゲート電極の側面上の前記素子分離領域をエッチングし、前記第1の素子領域の側面、前記ゲート絶縁膜の側面及び前記第1のゲート電極の側面と、前記素子分離領域との間に空隙を形成する工程と、を具備することを特徴とする不揮発性半導体記憶装置の製造方法。前記空隙を形成する工程において、前記素子分離領域の表面を前記素子領域の表面より低くすることを特徴とする請求項5に記載の不揮発性半導体記憶装置の製造方法。周辺トランジスタの幅サイズを縮小した場合、素子分離領域に近接する素子領域アクティブエリアの端部に形成される寄生トランジスタの影響が大きくなり、閾値の低下や閾値低下に起因するオフリーク電流の増加を招いていた。素子領域の端部に寄生トランジスタが形成される原因は、主に素子分離領域内に埋め込まれた絶縁膜中の固定電荷や、製造工程中の素子分離領域へのチャージングであると考えられている。トランジスタの素子領域の端部に形成される寄生トランジスタの影響を軽減することができる不揮発性半導体記憶装置を提供する。一実施態様の不揮発性半導体記憶装置は、半導体基板内に形成された第1の素子領域と、前記第1の素子領域上に形成された第1のゲート絶縁膜と、前記第1のゲート絶縁膜上に形成された第1のゲート電極と、前記第1のゲート電極上に形成され、開口を有する第1のゲート間絶縁膜と、前記第1のゲート間絶縁膜上に形成され、前記開口を介して前記第1のゲート電極と接する第2のゲート電極と、前記第1の素子領域、前記第1のゲート絶縁膜および前記第1のゲート電極によって形成された積層構造を囲む第1の素子分離領域とを具備する。前記第1の素子領域の側面、前記第1のゲート絶縁膜の側面及び前記第1のゲート電極の側面と、前記第1の素子分離領域との間には第1の空隙が形成されていることを特徴とする。以下、図面を参照して実施形態の不揮発性半導体記憶装置とその製造方法について説明する。ここでは、不揮発性半導体記憶装置として、NAND型フラッシュメモリを例に取る。なお、以下の説明において、同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。[1]NAND型フラッシュメモリの構造図1は、実施形態のNAND型フラッシュメモリのレイアウト図である。図示するように、NAND型フラッシュメモリ100は、メモリセル部101、ローデコーダ102、センスアンプ103、及び周辺回路部104を備える。図1において、メモリセル部101の両端左右端には、ローデコーダ102が配置され、メモリセル部101の下端にはセンスアンプ103が配置されている。さらに、センスアンプ103の下側には、周辺回路部104が配置されている。メモリセル部101は、行列状に配置された複数のNANDセルユニットを有する。NANDセルユニットは、直列接続された複数のメモリセルトランジスタ以下、メモリセルMCと、複数のメモリセルMCを挟むように両端に接続された選択ゲートトランジスタS1,S2を有する。メモリセルMCは、浮遊ゲート電極、及び制御ゲート電極を含む不揮発性メモリセルトランジスタからなる。NANDセルユニットの一端は選択ゲートトランジスタS1を介してビット線BLに接続され、NANDセルユニットの他端は選択ゲートトランジスタS2を介して共通ソース線SLに接続される。同一行のメモリセルMCの制御ゲート電極は、ワード線WLに接続されている。また、選択ゲートトランジスタS1,S2の制御ゲート電極は、選択ゲート線SGLにそれぞれ接続されている。ローデコーダ102は、メモリセル部101内のメモリセルMCに接続された複数のワード線WLから、アドレスに基づいて特定のワード線WLを選択する。センスアンプ103は、メモリセルMCに接続されたビット線BLからメモリセルMCに記憶されたデータを読み出す。周辺回路部104は、メモリセル部101内のメモリセルMCに対して書き込み、読み出し、及び消去を行うためのトランジスタ以下、周辺トランジスタを含む回路を有する。まず、周辺回路部104の周辺トランジスタの構造を述べ、続いてメモリセル部101の構造を述べる。なお、ここでは、周辺回路部104が含む周辺トランジスタの構造を述べるが、ローデコーダ102及びセンスアンプ103が含むトランジスタも同様な構造を有する。[1-1]周辺トランジスタ図2は、実施形態のNAND型フラッシュメモリにおける周辺回路部が含む周辺トランジスタの平面図である。図示するように、半導体基板上には、素子分離絶縁領域11にて分離された素子領域アクティブエリア10Aが配置されている。素子領域10Aにはトランジスタが形成される。さらに、素子領域10A上には、ゲート電極12が配置されている。ゲート電極12の両側の素子領域10Aには、コンタクトプラグ13が接続されている。図3及び図4は、NAND型フラッシュメモリにおける周辺トランジスタの断面図である。図3は図2中のA-A線ゲート幅方向に沿った断面であり、図4は図2中のB-B線ゲート長方向に沿った断面である。また、図5は、周辺トランジスタ間の素子分離絶縁領域11上の断面図であり、図2中のC-C線ゲート長方向に沿った断面図である。図3及び図4に示すように、半導体基板10上には、素子分離絶縁領域11にて分離された素子領域10Aが形成されている。素子領域10A上には、ゲート絶縁膜14が形成されている。ゲート絶縁膜14上には第1のゲート電極15が形成され、第1のゲート電極15上にはゲート間絶縁膜16が形成されている。ゲート間絶縁膜16上には、第2のゲート電極12が形成され、さらに、第2のゲート電極12上には層間絶縁膜17が形成されている。半導体基板10は、例えばシリコンから形成される。素子分離絶縁領域11は、例えばSTIから形成される。STIは、半導体基板10の表面領域に設けられた溝に、絶縁膜例えば、シリコン酸化膜が埋め込まれて形成される。ゲート絶縁膜14及び層間絶縁膜17は、例えばシリコン酸化膜から形成される。第1のゲート電極15は、例えばポリシリコン膜、金属膜から形成される。ゲート間絶縁膜16は、例えば、ONO膜、またはNONON膜、NOAON膜、高誘電率を有する膜High-k膜から形成される。ここで、Oはシリコン酸化膜を示し、Nはシリコン窒化膜もしくはシリコン酸窒化膜を、Aは酸化アルミニウム膜を示す。例えば、前記ONO膜は、シリコン酸化膜/シリコン窒化膜/シリコン酸化膜の順で積層された積層膜を示す。第2のゲート電極12は、例えば、積層されたポリシリコン膜12A及びシリサイド膜12Bを有する。シリサイド膜としては、Niシリサイド、Coシリサイドが挙げられる。12BはW等の金属膜でもかまわない。さらに、第1のゲート電極15と第2のゲート電極12間のゲート間絶縁膜16には開口部が形成されており、この開口部を介して第1のゲート電極15と第2のゲート電極12とは電気的に接続されている。また、図3に示すように、素子領域10Aの側面上、ゲート絶縁膜14の側面上、及び第1のゲート電極15の側面上には、素子分離絶縁領域11が配置されている。素子領域10Aの側面、ゲート絶縁膜14の側面及び第1のゲート電極15の側面と、素子分離絶縁領域11との間には、空隙18Aが形成されている。言い換えると、素子領域10Aの側面上、ゲート絶縁膜14の側面上及び第1のゲート電極15の側面上には、空隙18Aを介して素子分離絶縁領域11が配置されている。空隙18Aの深さは、素子領域10Aの側面まで達していればよく、素子分離絶縁膜領域11の底面まで達していなくてもよい。換言すると、空隙18Aは、素子領域10Aの上面端部に隣接して形成されていればよい。また、図3及び図5に示すように、第2のゲート電極12下の素子分離絶縁領域11上には、ゲート間絶縁膜16が形成されている。素子分離絶縁領域11とゲート間絶縁膜16あるいは第2のゲート電極12との間には、空隙18Bが形成されている。言い換えると、素子分離絶縁領域11上には、空隙18Bを介してゲート間絶縁膜16が形成されている。ゲート間絶縁膜16上には、第2のゲート電極12が形成され、第2のゲート電極12上には層間絶縁膜17が形成されている。さらに、図4に示すように、第1のゲート電極15の両側の素子領域には、ソース/ドレイン拡散層19が形成されている。ソース/ドレイン拡散層19上の層間絶縁膜17内には、ソース/ドレイン拡散層19に接続されたコンタクトプラグ13が形成されている。さらに、ゲート絶縁膜14の側面上、第1のゲート電極15の側面上、ゲート間絶縁膜16の側面上、及び第2のゲート電極12の側面上には、ゲート側壁絶縁膜20が形成されている。図2に示した平面図ではゲート側壁絶縁膜は省略している。なお、第1のゲート電極15は、後述するメモリセルの浮遊ゲート電極と同じ材料で、同じ工程により形成される。第2のゲート電極12は、メモリセルの制御ゲート電極と同じ材料で、同じ工程により形成される。前述した構造を有する実施形態では、NAND型フラッシュメモリの周辺トランジスタにおける素子分離絶縁領域STI11に空隙を形成することにより、以下のような効果がある。1寄生トランジスタの影響の軽減素子分離絶縁領域内には、絶縁膜などの埋め込み材による固定電荷や製造工程中のチャージが蓄積されている。このため、これらの電荷が起因して周辺トランジスタの素子領域アクティブエリア端部で閾値が低くなり、オフリーク電流が増加する。さらに、トランジスタのチャネル幅サイズを小さくすることにより、素子領域端部の影響が顕著になる。本実施形態の構造では、ゲート絶縁膜14の側面及び素子領域10Aの側面と、素子分離絶縁領域11との間に空隙18Aが形成されている。シリコン酸化膜の比誘電率はおよそ3.9であり、シリコン窒化膜の比誘電率はおよそ7.0である。対して、空気の比誘電率はおよそ1.0である。このように、誘電率の低い空隙18Aを素子領域の端部近傍の素子分離絶縁領域中に形成することにより、埋め込み材中の固定電荷の影響を抑制することができる。これにより、素子領域端部に形成されるエッジチャネルの形成を抑制することができる。言い換えると、素子領域端部に形成される寄生トランジスタの影響を軽減することができる。なお、ゲート絶縁膜14の側面上及び素子領域10Aの側面上に形成される空隙は、チャネル長の全域に亘って形成される必要はなく、チャネル長全域のうちの一部分に空隙が形成されるだけで前記効果を得ることができる。2ゲート電圧シールド効果によるフィールド反転リークの抑制図2に示したような隣接トランジスタ素子同士互いにひとつのゲート電極12を共有する構造においては素子分離絶縁領域11上にゲート電極12が存在する。このような構造においては、ゲート電極12とゲート間絶縁膜16及び素子分離絶縁領域11内の絶縁膜と半導体基板10において擬似的なMOSトランジスタ構造と考えることができる。このような構造において、ゲート電極12に電圧が印加されるとゲート電極による電位により、半導体基板10に反転層が形成される。上記構造においてはこの反転層を経由した隣接素子間リーク電流が発生することが懸念される。本実施形態の構造では、素子分離絶縁領域11上のゲート電極12の下に誘電率の低い空隙18Bが形成されている。すなわち、素子分離絶縁領域11とゲート電極12との間に空隙18Bが存在している。これにより、ゲート電圧によって素子分離絶縁領域11下の半導体基板に反転層が形成されるのを抑制でき、フィールド反転リークを抑制する効果がある。なお、図3に示した実施形態は、図6に示す構造を有していてもよい。図6は図3に示した実施形態の変形例であり、周辺トランジスタの断面図である。図6に示すように、ゲート絶縁膜14の側面が凹んでいる。これは、後述する製造方法に記載しているように、空隙の形成工程において、素子分離絶縁領域11だけでなく、ゲート絶縁膜14の側面もエッチングされる場合があるからである。その他の構造は、図3に示した構造と同様である。このような変形例でも、実施形態と同様な作用及び効果を得ることができる。[1-2]メモリセル部図7は、実施形態のNAND型フラッシュメモリにおけるメモリセル部の平面図である。図示するように、半導体基板上には、素子分離絶縁領域11にて分離された素子領域10Aが第1方向に複数配列されている。素子領域10Aは、第1方向と直交する第2方向に延伸している。素子領域10A上及び素子分離絶縁領域11上には、制御ゲート電極ワード線12が第2方向に複数配列されている。制御ゲート電極12は第1方向に延伸している。図8は、NAND型フラッシュメモリにおけるメモリセル部の断面図であり、図7中のD-D線第1方向に沿ったワード線上の断面である。図8に示すように、半導体基板10上には、素子分離絶縁領域11にて分離された素子領域10Aが形成されている。素子領域10A上には、ゲート絶縁膜14が形成されている。ゲート絶縁膜14上には浮遊ゲート電極15が形成され、浮遊ゲート電極15上にはゲート間絶縁膜16が形成されている。ゲート間絶縁膜16上には、制御ゲート電極12が形成され、制御ゲート電極12上には層間絶縁膜17が形成されている。さらに、制御ゲート電極12下の素子分離絶縁領域11には、図8に示すように、空隙18Cが形成されている。浮遊ゲート電極15は、例えばポリシリコン膜から形成される。制御ゲート電極12は、例えば、積層されたポリシリコン膜12A及びシリサイド膜12Bを有する。浮遊ゲート電極15は、周辺トランジスタの第1のゲート電極15と同じ材料で、同じ工程により形成される。制御ゲート電極12は、周辺トランジスタの第2のゲート電極12と同じ材料で、同じ工程により形成される。図9は、NAND型フラッシュメモリにおけるメモリセル部の断面図であり、図7中のE-E線第1方向に沿ったワード線を除く領域の断面である。図9に示すように、半導体基板10上には、素子分離絶縁領域11にて分離された素子領域10Aが形成されている。素子分離絶縁領域11の上面は凹んでいる。素子分離絶縁領域11上及び素子領域10A上には、層間絶縁膜17が形成されている。[2]NAND型フラッシュメモリの製造方法実施形態のNAND型フラッシュメモリの製造方法として、周辺トランジスタとメモリセル部の製造方法について説明する。[2-1]周辺トランジスタの製造方法図10~図15は、NAND型フラッシュメモリにおける周辺トランジスタの製造方法を示す断面図である。図10、図11及び図12は、図2中のA-A線に沿った断面であり、図2図13、図14及び図15は、図2中のC-C線に沿った断面である。図10に示すように、半導体基板10に、ゲート絶縁膜14、第1のゲート電極15を順に積層する。次に、積層構造の一部を加工することにより、素子領域10Aを形成する。次に、絶縁膜を埋めこむことで、素子領域10Aを挟む素子分離絶縁領域11を形成する。さらに、第1のゲート電極15および素子分離絶縁領域11上にゲート間絶縁膜16を形成する。第1のゲート電極15の上方に位置するゲート間絶縁膜16の一部を開口した後、ポリシリコン膜12Aを形成する。次に、ゲート間絶縁膜16、ポリシリコン膜12Aを加工することで、図13に示す断面を得る。すなわち、半導体基板10上に、素子分離絶縁領域11が形成され、素子分離絶縁領域11上の一部に、ゲート間絶縁膜16、及びポリシリコン膜12Aが順に形成される。その後、図10に示した構造に対して、ウェットエッチングにより、第1のゲート電極15の側面上、ゲート絶縁膜14の側面上、及び素子領域10Aの側面上の素子分離絶縁領域11をエッチングする。これにより、図11に示すように、第1のゲート電極15の側面、ゲート絶縁膜14の側面、及び素子領域10Aの側面と、素子分離絶縁領域11との間に空隙18Aを形成する。さらに、前記ウェットエッチングにより、ゲート間絶縁膜16下の素子分離絶縁領域11をエッチングし、図11及び図14に示すように、素子分離絶縁領域11とゲート間絶縁膜16との間に空隙18Bを形成する。次に、図12及び図15に示すように、ポリシリコン膜12A上にシリサイド膜12Bを形成する。詳述すると、ポリシリコン膜12A上に金属膜を堆積し、熱処理を行ってポリシリコン膜12Aと金属膜を反応させる。その後、未反応の金属膜を除去する。これにより、ポリシリコン膜12A上にシリサイド膜12Bを形成する。金属膜には、例えばNi、Ti、Co、Pt、Pd、Ta、Moなどが用いられる。その後、シリサイド膜12B上を含む半導体基板10上に層間絶縁膜17を形成する。このとき、空隙18A,18Bは、層間絶縁膜17によって埋め込まれることなく、空隙まま維持される。以上により、周辺トランジスタが製造される。前述した製造方法では、素子分離絶縁領域11に空隙を形成する工程が行われる。この空隙の形成工程において、図4に示すように、素子分離絶縁領域11の表面は素子領域アクティブエリア10Aの表面より低い位置まで除去される。これにより、素子分離絶縁領域11の埋め込み材の応力に起因して素子領域に発生する結晶欠陥を低減することができる。すなわち、埋め込み材は材料固有の応力を持ち、この応力が素子領域に結晶欠陥を発生させる一因になっている。本実施形態の製造方法では、ウェットエッチングにより素子分離絶縁領域11を素子領域10Aより低い高さまで除去することにより、素子領域10Aにおける素子分離絶縁膜の応力による結晶欠陥の発生を抑制する効果を持つ。[2-2]メモリセル部の製造方法図16、図17及び図18は、NAND型フラッシュメモリにおけるメモリセル部の製造方法を示す断面図である。図16a、図17a、及び図18aは、図7中のD-D線に沿った断面図であり、図16b、図17b、及び図18bは、図7中のE-E線に沿った断面図である。図16a,bに示すように、半導体基板10に、素子分離絶縁領域11と、素子分離絶縁領域11にて分離された素子領域10Aを形成する。次に、図16aに示すように、半導体基板10に、ゲート絶縁膜14、浮遊ゲート電極15を順に積層する。次に、積層構造の一部を加工することにより、素子領域10Aを形成する。次に、絶縁膜を埋めこむことで、素子領域10Aを挟む素子分離絶縁領域11を形成する。さらに、浮遊ゲート電極15および素子分離絶縁領域11上にゲート間絶縁膜16、ポリシリコン膜12Aを順に形成する。次に、浮遊ゲート電極15、ゲート間絶縁膜16、及びポリシリコン膜12Aを第1の方向に延伸するようにエッチングし、ワード線を形成する。このエッチングには、ウェットエッチングが用いられ、このウェットエッチングにより、図16bに示すように、素子分離絶縁領域11の表面がエッチングされ、凹みが形成される。その後、図16a,bに示した構造に対して、ウェットエッチングにより、ポリシリコン膜12A下の素子分離絶縁領域11をエッチングする。これにより、図17aに示すように、ポリシリコン膜12Aと素子分離絶縁領域11との間に空隙18Cを形成する。その後、図18bに示すように、素子領域10Aおよび素子分離絶縁領域11上に、層間絶縁膜17を堆積する。このとき、図18aに示すように、空隙18Cは、層間絶縁膜17によって埋め込まれることなく、空隙のまま維持される。次に、図18aに示すように、ポリシリコン膜12A上にシリサイド膜12Bを形成する。詳述すると、ポリシリコン膜12A上に金属膜を堆積し、熱処理を行ってポリシリコン膜12Aと金属膜を反応させる。その後、未反応の金属膜を除去する。これにより、ポリシリコン膜12A上にシリサイド膜12Bを形成する。金属膜には、例えばNi、Ti、Co、Pt、Pd、Ta、Moなどが用いられる。その後、層間絶縁膜やコンタクト、配線を公知の方法で形成することにより、メモリセルが製造される。なお、前述した周辺トランジスタとメモリセル部の製造工程において、同一符号の部材は同一の材料で、同一の工程により形成される。さらに、空隙18A,18Bと空隙18Cは同一の工程によって形成される。本実施形態では、NAND型フラッシュメモリの周辺回路部分に形成されるトランジスタにおいて、素子分離領域STI中に空隙が形成されている。これにより、素子分離領域中の固定電荷に起因する寄生トランジスタの形成を抑制でき、さらにトランジスタ幅サイズを縮小した時のトランジスタ特性の劣化を抑制することが可能である。また、素子分離領域中に空隙を有するトランジスタ構造を形成して、素子分離領域とトランジスタを分離することにより、寄生トランジスタの影響を軽減でき、トランジスタ特性を維持したまま素子サイズを縮小することが可能である。また、素子分離領域の埋め込み材の応力に起因する結晶欠陥を低減させることができる。さらに、ゲートが共通のトランジスタ間の、共通ゲート下の素子分離領域中に空隙が存在するため、フィールド反転耐圧を向上させることができる。以上説明したように実施形態によれば、トランジスタの素子領域の端部に形成される寄生トランジスタの影響を軽減することができる不揮発性半導体記憶装置を提供できる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"