複数の比較器を含むアナログデジタル変換器ADCと、シフタを含むデータ加重平均回路とを備え、前記比較器は、アナログ信号の入力端子と、それぞれの前記比較器につき少なくとも2つのスイッチとを含み、前記スイッチは、タイミング信号に基づき、第1の基準電圧を提供する少なくとも1つの第1のブロックの信号と第2の基準電圧を提供する少なくとも1つの第2のブロックの信号のどちらかを選択して、前記複数の比較器への基準入力とし、前記シフタは、前記タイミング信号に基づき、前記複数の比較器の出力をnゲート遅延でシフトし、それによって、前記複数の比較器の前記出力は複数の出力にランダムに向けられ、前記少なくとも1つの第1のブロックと前記少なくとも1つの第2のブロックの前記信号の非オーバーラップ交番は、2重サンプリング量子化を用いたことを特徴とする高速データ加重平均回路装置。前記シフタは、前記複数の比較器の前記出力を3ゲート遅延でシフトすることを特徴とする請求項1に記載の高速データ加重平均回路装置。前記複数の比較器の前記出力は、複数の偶数番目の出力および複数の奇数番目の出力にランダムに向けられることを特徴とする請求項1に記載の高速データ加重平均回路装置。前記タイミング信号は、第1のタイミング信号と第2のタイミング信号を含むことを特徴とする請求項1に記載の高速データ加重平均回路装置。前記複数の比較器の前記出力は、分割データ加重平均P-DWA:PartitionedDataWeithtedAverageアルゴリズムに基づいて、複数の出力にランダムに向けられることを特徴とする請求項1に記載の高速データ加重平均回路装置。前記シフタは、複数のスイッチを含むことを特徴とする請求項1に記載の高速データ加重平均回路装置。前記シフタは、バイナリ加重制御コードを介して各入力を正しい位置にローテートし、P-DWAアルゴリズムに基づいて複数の経路をランダムに選択することを特徴とする請求項1に記載の高速データ加重平均回路装置。積分器と、高速データ加重平均回路装置と、デジタルアナログ変換器DACとを備え、前記高速データ加重平均回路装置は、複数の比較器を含むアナログデジタル変換器ADCと、シフタを含むデータ加重平均回路とを含み、前記比較器は、前記積分器からのアナログ信号の入力端子と、それぞれの前記比較器につき少なくとも2つのスイッチとを含み、前記スイッチは、タイミング信号に基づき、第1の基準電圧を提供する少なくとも1つの第1のブロックの信号と第2の基準電圧を提供する少なくとも1つの第2のブロックの信号のどちらかを選択して、前記複数の比較器への基準入力とし、前記シフタは、前記タイミング信号に基づき、前記複数の比較器の出力をnゲート遅延でシフトし、それによって、前記複数の比較器の前記出力は、前記DACに提供されるべき複数の出力にランダムに向けられ、前記少なくとも1つの第1のブロックと前記少なくとも1つの第2のブロックの前記信号の非オーバーラップ交番は、2重サンプリング量子化を用いたことを特徴とするデルタシグマ変調器。基準電圧を提供する少なくとも1つの第1のブロックの信号と少なくとも1つの第2のブロックの信号のどちらかを選択して複数の比較器への基準入力とする、それぞれの前記比較器につき少なくとも2つのスイッチと、3ゲット遅延を有するクリティカルパスであって、前記クリティカルパスによって前記複数の比較器の出力は複数の出力に向けられ、それによって、2重サンプリング量子化およびダイナミック素子整合DEM:dynamicelementmatchingを用いた前記少なくとも1つの第1のブロックの信号と前記少なくとも1つの第2のブロックの前記信号の非オーバーラップ交番は、ループ遅延の追加の位相をもたらすことなく、DC成分を除去し、安定性を維持する、クリティカルパスとを備えることを特徴とする高速データ加重平均回路装置。デルタシグマ変調器における高速データ加重平均のための方法であって、前記方法は、少なくとも1つの第1のブロックを選択するステップと、前記少なくとも1つの第1のブロックの信号を比較器の基準入力に提供するステップと、少なくとも1つの第2のブロックを選択するステップと、前記少なくとも1つの第2のブロックの信号を前記比較器の基準入力に提供するステップとを備え、2重サンプリング量子化およびダイナミック素子整合DEM:dynamicelementmatchingを用いた非オーバーラップ交番は、ループ遅延の追加の位相をもたらすことなく、DC成分を除去し、安定性を維持することを特徴とする方法。本発明は、高速データ加重平均の解決案を提供し、該解決案によって、2重サンプリング量子化およびダイナミック素子整合DEMを用いた第1のブロックと第2のブロックの信号の非オーバーラップ交番は、追加のループ遅延をもたらすことなく、小信号入力についてアイドルトーンを引き起こすDC成分を除去し、消費電力を抑え、安定性を維持する。本発明の実施形態は、デルタシグマ変調器のフィードバックDACにおける高速データ加重平均動作のための方法を提供し、この方法は、少なくとも1つの第1のブロックを選択するステップと、前記少なくとも1つの第1のブロックの信号を比較器の基準入力に提供するステップと、少なくとも1つの第2のブロックを選択するステップと、前記少なくとも1つの第2のブロックの信号を前記比較器の基準入力に提供するステップとを備え、2重サンプリング量子化およびDEMの非オーバーラップ交番は、ループ遅延をもたらすことなく、DC成分を除去し、安定性を維持する。本明細書に記載されている特徴および利点は包括的なものではなく、特に多数のさらなる特徴および利点が図面、明細書および特許請求の範囲を考慮して本技術の通常の当業者により明らかになるであろう。さらに、明細書で使用される用語は主に読みやすさ、および教示の目的で選択されたものであり、発明の主題の範囲を制限するためではない、ということに気付くべきである。本発明は、以下で図面を参照して実施例について詳細に説明される。この説明は例示に過ぎず、本発明の態様を制限するものではない。この実施例は当業者が本発明を実施することができるように十分に記載されており、本発明の思想から離れることなくさまざまな変更が可能である。図4は、本発明の実施形態によって構成された高速データ加重平均の構造400を示す回路図およびタイミング図である。ADC483は、比較器基準入力405、アナログ入力IN410、および比較器415具体的には420-435を備える。比較器435の基準入力405はREF0440およびREF1445である。また、ほかの基準入力はREF2-REF13である。REF0440は、Φ1スイッチ450を介して比較器435のマイナス入力に印加される。REF1445は、Φ2スイッチ455を介して比較器435のマイナス入力に印加される。アナログ入力IN410は、図1の積分器106から印加される。量子化器とするADC483は比較器415を備える。また、タイミング図は、Φ1信号460およびΦ2信号465を示す。Φ1タイミング信号の470とΦ2タイミング信号の475は非オーバーラップである。P-DWA481では、比較器420-435の出力CO<0>-CO<13>が、3ゲート遅延485A、485Bおよび485Cを処理するクリティカルパス480をたどり、偶数番目の出力490OUT0-OUT12および奇数番目の出力495OUT1-OUT13につながる。P-DWA481は、クリティカルパスを有するシフタを備え、シフタベースのDWAである。シフタ482は、複数のスイッチを備え、バイナリ加重制御コードを介して各入力を正しい位置にローテートする。P-DWA481は、Φ1タイミング信号460およびΦ2タイミング信号465に基づいて、出力CO<0>-CO<13>を3ゲート遅延でシフトし、P-DWAアルゴリズムに基づいてパスをランダムに選択する。Φ1信号がハイとなる位相Φ1において、比較器415は、入力IN410と奇数番目の基準入力REF1-REF13を比較して、出力CO<0>-CO<13>をP-DWA481に提供し、出力CO<0>-CO<13>は1ゲート遅延485Aでシフトされてホールドされる。同じタイミングで、前のΦ2信号がハイとなる位相Φ2において1ゲート遅延485Aでシフトされた出力CO<0>-CO<13>は、1ゲート遅延458Bでシフトされてホールドされる。同時に、P-DWA481は、前の位相Φ1において提供された偶数番目の出力490OUT0-OUT12および奇数番目の出力495OUT1-OUT13を、3ゲート遅延485A、485Bおよび485CでDAC103または104、105へ出力する。位相Φ2において、比較器415は、入力IN410と偶数番目の基準入力REF0-REF12を比較して、出力CO<0>-CO<13>をP-DWA481に提供し、出力CO<0>-CO<13>は1ゲート遅延485Aでシフトされてホールドされる。同じタイミングで、前の位相Φ1において1ゲート遅延485Aでシフトされた出力CO<0>-CO<13>は、1ゲート遅延458Bでシフトされてホールドされる。同時に、P-DWA481は、前の位相Φ2において提供された偶数番目の出力490OUT0-OUT12および奇数番目の出力495OUT1-OUT13を、3ゲート遅延485A、485Bおよび485CでDAC103または104、105へ出力する。次の位相Φ1において、比較器415は、入力IN410と奇数番目の基準入力REF1-REF13を比較して、出力CO<0>-CO<13>をP-DWA481に提供し、出力CO<0>-CO<13>は1ゲート遅延485Aでシフトされてホールドされる。同時に、前の位相Φ2において1ゲート遅延485Aでシフトされた出力CO<0>-CO<13>は、1ゲート遅延458Bでシフトされてホールドされる。同時に、P-DWA481は、前の位相Φ1において提供された偶数番目の出力490OUT0-OUT12および奇数番目の出力495OUT1-OUT13を、3ゲート遅延485A、485Bおよび485CでDAC103または104、105へ出力する。2重サンプリングによって、量子化およびDEMは非オーバーラップ時間内において行われる。それらの時間遅延を低減することによって、アナログ積分器電力を低減することができる。2つのブロックの交番によって、通常にP-DWAで発生したDCは除去され、また、この交番が比較器入力において行われるので、追加の遅延はない。図5は、本発明の実施形態によって構成されたMATLAB登録商標シミュレーション結果のグラフ500を示す図である。MATLAB登録商標はMathworks株式会社の登録商標である。高速データ加重平均FDWA発明の性能を従来型のデータ加重平均DWAおよび分割データ加重平均P-DWAと比較するために、異なる方法を使用するΔΣ変調器の出力電力スペクトル密度PSDはモデル化された。条件は、-55dBFSの入力正弦波505、8倍のOSR、10ビットDACエラー不整合、15レベル量子化器、および65536データ点を備える。P-DWA510およびFDWA515について結果が示されている。結合された雑音はそれぞれ520および525である。信号帯域エッジ530も示される。P-DWAの場合に、スプリアスフリーダイナミックレンジSFDR:spurious-freedynamicrangeは35.8dBに等しく、この実施形態に関して、FDWAの場合に、SFDRは40.1dBに等しい。この方法は、1次シェーピングfirst-order-shapingDWAで発生したDC値およびトーンを除去する。図6は、高速データ加重平均方法の実施形態を示す流れ図600である。この方法は、複数のDEMブロックを作成するステップ605と、第1のスイッチを選択するステップ610と、第1の基準信号を比較器の入力に提供するステップ615と、第2のスイッチを選択するステップ620と、第2の基準信号を比較器の入力に提供するステップ625とを備え、2重サンプリング量子化およびDEMの非オーバーラップ交番は、ループ遅延の追加の位相をもたらすことなく、DC成分を除去し、安定性を維持する。本発明の実施形態の上記記載を説明と記載の目的のために示してきた。本提出のすべての頁、およびそのすべての内容は、すべての目的のためにどのように特徴付けられ、特定され、または番号付されても、本願内における形式または配列に拘わらず、本願の実質的な部分として見られる。この明細書は、網羅的あること、または本発明を開示された詳細な形態に限定することを意図していない。多数の改良または変形がこの開示を考慮して可能である。