"画素電極を有する第1基板と、透明電極を有する第2基板が所定の間隔でシール材を介して貼り合わされてなる液晶表示素子において、前記第1基板は、第1貫通電極と第2貫通電極を有しており、前記第1貫通電極は、導電性部材を介して前記第2基板の透明電極と接続され、前記第2貫通電極は、前記第1基板の画素電極と接続されており、前記透明電極と前記画素電極への電位供給は、前記第1貫通電極と前記第2貫通電極を介して行われることを特徴とする液晶表示素子。前記第1基板と第2基板は同一外形を有しており、平面的にずれていない状態で貼り合されていることを特徴とする請求項1に記載の液晶表示素子。前記第1基板上の第2貫通電極は前記シール材の下に配置されることを特徴とする請求項1又は2に記載の液晶表示素子。前記導電性部材は、第1基板と第2基板の所定の間隙に合わせて変形可能で、かつ高導電性を備えた材質であることを特徴とする請求項1~3の何れか一つに記載の液晶表示素子。図7に示すような、ガラス基板2に形成された対向電極6と、回路基板3上の電極パッド15とを導電性樹脂7で電気的に接続し、シリコン基板1と回路基板3上の電極パッド14をワイヤー5で接続する構造では、回路基板3と対向電極6及びシリコン基板1と回路基板3を接続する為にガラス基板2とシリコン基板1をずらして貼り合わせる構造にしなければならず、液晶表示素子の小型化への障害となっている。また、導電性樹脂やワイヤーなどの部材費がかかるためコストが大きくなっている。本発明は、より小型化、低コスト化した液晶表示素子を提供することを目的とする。上記目的に鑑み、本発明の液晶表示素子は、画素電極を有する第1基板と、透明電極を有する第2基板が所定の間隔でシール材を介して貼り合わされてなる液晶表示素子において、前記第1基板は、第1貫通電極と第2貫通電極を有しており、前記第1貫通電極は、導電性部材を介して前記第2基板の透明電極と接続され、前記第2貫通電極は、前記第1基板の画素電極と接続されており、前記透明電極と前記画素電極への電位供給は、前記第1貫通電極と前記第2貫通電極を介して行われることを特徴とする。このような構成にすれば、小型化した液晶表示素子を提供でき、同時に部材費削減による液晶表示素子の低コスト化と高歩留まり化が可能になる。また、本発明の液晶表示素子は、前記第1基板と第2基板は同一外形を有しており、平面的にずれていない状態で貼り合されていることを特徴とする。このような構成にすれば、液晶表示素子の小型化が可能になり、一般にずれて貼り合わされた基板よりも加工が簡単になり歩留まりの向上及び、工数削減の効果がある。また、本発明の液晶表示素子は、前記第1基板上の第2貫通電極は前記シール材の下に配置されることを特徴とする。このような構成にすれば、前記画素領域上への前記第2貫通電極からの光漏れを防止しすることが可能であり、またシール材の外側に配置した場合と比較して面積を必要としない為、液晶表示素子の小型化が可能になる。また、本発明の液晶表示素子における前記導電性部材は、第1基板と第2基板の所定の間隙に合わせて変形可能で、かつ高導電性を備えた材質であることを特徴とする。このような構成にすれば、前記第1基板と前記第2基板の間隙に合わせて前記導電性部材が自在に変形するため、正確な間隙の制御が可能になる。本発明によれば、前記第1基板に設けた貫通電極を介して電位供給する構成となり、前記第2基板の対向電極と第1基板とは導電性部材で接続する構成となるので、第1基板と第2基板をずらして貼り合わせた構造にする必要がなくなるため、液晶表示素子を小型化することが可能で、製造コストの削減が可能である。図1は、本発明による液晶表示素子を示す図であり、Aは上面図、BはAのA-A断面図である。図2は本発明による液晶セルを示す図であり、Aは上面図、BはAのA-A断面図、CはAの裏面図である。また、図1は図2の液晶セルを回路基板に実装させた状態の液晶表示素子である。なお、従来技術と共通する部材に関しては同一の符号を用いて説明する。1は、複数の画素電極12を有する第1電極基板で、例えばシリコン基板である。2は、前記シリコン基板1に相対する対向電極6を有する第2電極基板で、例えばガラス基板である。シリコン基板1とガラス基板2は回路基板3上の電極パッド14、電極パッド15と導通をとるため、液晶11を介し、均一な位置関係でシール材9により貼り合わせて液晶セル10を構成し、この液晶セル10を回路基板3上に実装して液晶表示素子17を構成している。本実施例に示す前記回路基板3はある程度の強度を有する基板例えば、補強基板13を供えたフレキシブルプリント基板で構成されているが、ガラエポ基板などにも適用でき、前記構成に限定されるものではない。前記シリコン基板1に形成された画素電極12は貫通電極4を介して、導電性材料16例えば金ペースト、はんだ等によって回路基板3の電極パッド14と電気的に接続される。また、ガラス基板2に形成された対向電極6は、これと対向する位置に配置された前記シリコン基板1上の貫通電極8と導電性樹脂7を介して接続され、貫通電極8の下面側において導電性材料16例えば金ペースト、はんだ等を介して回路基板3の電極パッド15と接続されている。前記画素電極12と前記対向電極6とはそれぞれ異なった電位が供給される。ここで、本発明の特徴は前記シリコン基板1に貫通電極4,8を設け、基板の裏面のみで前記回路基板3と接続することで、前記ガラス基板2とずれて貼り合わされない構造としたことにある。9はシリコン基板1とガラス基板2を貼り合わせるためのシール材である。このシール材9は、画素電極12を囲むようにして形成され、液晶を注入するための注入口9aを有した構成である。液晶注入後、前記注入口9aは封口材9bによって封口されるものである。本実施例によれば、前記ガラス基板2と前記シリコン基板1との間でずれて貼り合わされた構造を持たない為、その分の基板面積が小さくできる。そのため、前記シリコン基板1の個片化前のマザー基板上の有効セル数を増加させることが可能であり、より多くの液晶セル10を得ることができる。また、それに伴い液晶セル10の実装後の液晶表示素子17も小型化が可能になる。前述の通り本実施例の特徴は、前記第1基板1上の複数の画素電極12を電気的に制御する為に貫通電極4を通じて回路基板3に接続し、また前記第2基板2上の透明電極14と前記シリコン基板1は導電性樹脂7と貫通電極8を通じて回路基板3と接続されることであり、前記貫通電極4はシール材9の真下に配置されている。これにより従来の液晶表示素子で回路基板3との接続に必要であった2枚の基板を1mm~2mmずらして貼り合わさったオフセット部が不要になり、従来よりも1mm~2mm程度小さい液晶表示素子を得ることが可能になる。また、貫通電極4は前記シール材9の下に配置されているので、前記画素電極12への貫通電極4からの光漏れを防止することが可能となる。以下、本実施例における液晶表示素子の製造方法について説明する。図3は本発明に係る液晶表示素子の第1マザー基板の製造方法を示す図であり、Aは加工前の第1マザー基板の断面図、Bは第1マザー基板にスルーホールを形成した状態の断面図、Cはスルーホールに電極材を充填した状態の断面図、Dは最表面に回路層を形成した状態の第1マザー基板の断面図である。図3Bに示すように第1マザー基板18をエッチングにより基板上にスルーホール19を形成する。第1マザー基板18はシリコン基板である。その後スルーホール19内にメッキ処理により電極材20である金を充填する。この際に図3Cに示すように前記第1マザー基板18の裏面下側の面には完全にメッキを充填しないようにし、前記第1マザー基板18の裏面と前記電極材20の間には20μm程度の隙間を設けるようにする。その後、図3Dに示すように前記第1マザー基板18の上面に電気回路、画素電極、電極パッドなどを備えた回路層21を形成し、前記第1マザー基板が完成する。図4は本実施例における前記第1マザー基板と第2マザー基板の貼り合わせ工程の前半部を示したものである。まず、図4Aに示すような前記第1マザー基板18にフレキソ印刷によって、図4Bに示すように全ての画素電極12の周辺に対してシール材9を塗布する。続いて、図4Cに示すように貫通電極8の画素電極12側にディスペンサーによって導電性樹脂7を塗布する。また、このときシール材9と導電性樹脂7には1μm~10μm程度のスペーサー不図示が均一な状態で混合されている。前記シール材9は画素電極12を囲むような枠状の形状であるが、液晶を注入する為に一箇所注入口9aが設けられており、また注入口9aの設けられていない側の隣り合うセル同士のシール材9は繋がっているため、シール材9を繋げない場合よりもシール間隔分だけシールの幅を広く取るかセルを縮小させることができる。また液晶注入工程の際に、液晶がシール材9の外側に入ることがない為、液晶洗浄が簡単になり、工数の削減が可能になる。図5は本実施例におけるシール材及び導電性樹脂が塗布された状態の第1マザー基板と第2マザー基板の接合工程を示した工程図である。図5Aは接合前の第1マザー基板の上面図であり、図5Bは図5AのA-A断面図である。ここで、前記第1マザー基板18と第2マザー基板23は、専用の装置によって位置合わせを行い、図5のCに示すようにそれぞれのマザー基板の画素電極12と対応する位置関係となるように位置合わせを行い、図5Dのように2枚のマザー基板の中間に均一な間隙を保持した状態で重ねあわされる。この時、前記導電性樹脂7は、各基板の間隙に合わせて変形可能で、各基板の間隔はシール材9と導電性樹脂7に含まれるスペーサーによって規定されるので正確な間隔の制御が可能である。尚、この導電性樹脂7は高導電性を備えた材質である。重ねあわされた第1マザー基板18と第2マザー基板23は、その状態でUV光を照射することによってシール材9および導電性樹脂7を硬化させることにより接合される。接合された前記第1マザー基板18と前記第2マザー基板23を切断し、個々の液晶セル10に個片化する工程となるが、このとき一般に知られている方法として両面の基板を切断線22に沿ってダイシングにより0.1mm程度の厚みを残した状態で切り込みを入れ、それぞれ逆方向からブレークすることによって切断され、図6A上面図、B側面図に示すような液晶セル10となる。第1マザー基板18をダイシングをする際は、第1マザー基板18がシリコンのため裏面からはダイシングソーのカメラでスクライブストリートラインを確認できない為、通常はシリコン基板上にマーキング等でアライメントマークを形成する必要があるが、本発明では貫通電極4,8が存在する為、これを利用してアライメントが可能である。また、オフセットがないため、上下のスクライブストリートライン切断線22が共通の為、片面一回のブレークで両面の基板が切断でき、これによって大幅な工数削減が可能になる。本実施例において、回路基板3への実装工程は、回路基板3上の電極パッド14と電極パッド15上に導電性材料16例えば、金ペースト、半田等を形成し、この導電性材料16を形成した回路基板3上に液晶注入後の液晶セル10を搭載後、リフロー炉に入れて導電性材料16を溶かして液晶セル10と回路基板3を接合することにより実施される。その後、液晶セル10と回路基板3にできる隙間をエポキシ樹脂不図示によってモールドし、樹脂を熱キュアによって硬化させることで液晶表示素子17が構成されている。通常の液晶セルの実装は液晶セル上の電極パッドから回路基板上の電極パッドへワイヤーボンディングによって行われるが、ワイヤー全体を樹脂でモールドするため部材の消費が大きい点と、ワイヤーボンディングは単個処理のため、それ自体の工数が大きいことが問題であったが、本実施例では、はんだリフロー工程にてバッチ処理が可能な為、工数の削減が可能である。"