"側面および底面を有するゲートトレンチが形成された半導体層と、前記ゲートトレンチの前記側面および前記底面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記半導体層に対向するように、前記ゲートトレンチに埋め込まれたゲート電極とを含み、前記半導体層は、前記半導体層の表面側に露出するように形成され、前記ゲートトレンチの前記側面の一部を形成する第1導電型のソース領域と、前記ソース領域に対して前記半導体層の裏面側に、前記ソース領域に接するように形成され、前記ゲートトレンチの前記側面の一部を形成し、最深部が前記ゲートトレンチの前記底面よりも前記裏面側に位置する第2導電型のチャネル領域と、前記チャネル領域に対して前記半導体層の前記裏面側に前記チャネル領域に接するように形成され、前記ゲートトレンチの前記底面を形成する第1導電型のドリフト領域とを含み、前記チャネル領域は、前記ゲートトレンチの前記側面において、前記ゲートトレンチの深さ方向に沿って一定の第2導電型の不純物濃度を有し、前記ドリフト領域は、前記ゲートトレンチの前記底面において、当該ドリフト領域の他の部分よりも選択的に高い第1導電型の不純物濃度を有する高濃度部分を含む、半導体装置。前記ゲートトレンチは、前記ソース領域および前記チャネル領域を含む単位セルを区画するように形成されており、前記ゲートトレンチの前記底面から前記チャネル領域の前記最深部までの厚さは、前記半導体層の前記表面からの前記ソース領域の厚さよりも大きい、請求項1に記載の半導体装置。前記ゲートトレンチは、前記単位セルをストライプ状に区画するストライプトレンチを含む、請求項2に記載の半導体装置。前記ゲートトレンチは、前記単位セルをマトリクス状に区画する格子トレンチを含む、請求項2または3に記載の半導体装置。前記ドリフト領域の前記高濃度部分は、前記第1導電型の不純物濃度よりも小さい濃度で第2導電型の不純物を含んでいる、請求項1または2に記載の半導体装置。前記ゲート絶縁膜における前記ゲートトレンチの前記底面上の部分は、前記ゲートトレンチの前記側面上の部分と同じ厚さを有している、請求項1~5のいずれか一項に記載の半導体装置。第1導電型の半導体層に、側面および底面を有するゲートトレンチを形成する工程と、第1導電型の不純物を、前記ゲートトレンチの深さ方向に沿って、前記ゲートトレンチの前記底面へ向かって注入することにより、前記底面において前記半導体層の他の部分よりも選択的に高い第1導電型の不純物濃度を有する高濃度部分を含むドリフト領域を形成する工程と、第2導電型の不純物を、前記ゲートトレンチの深さ方向に対して所定の角度で傾斜した斜め方向に沿って、前記ゲートトレンチの前記側面へ向かって注入することにより、前記ゲートトレンチの前記側面の一部を形成し、最深部が前記ゲートトレンチの前記底面よりも前記半導体層の裏面側に位置するチャネル領域を形成する工程と、前記半導体層の表面へ向かって第1導電型の不純物を注入することにより、前記半導体層の前記表面側に露出するように、前記チャネル領域に対して前記半導体層の前記表面側に前記チャネル領域に接し、前記ゲートトレンチの前記側面の一部を形成するソース領域を形成する工程と、前記ゲートトレンチの前記側面および前記底面上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記半導体層に対向するように、前記ゲートトレンチにゲート電極を埋め込む工程とを含む、半導体装置の製造方法。前記ドリフト領域および前記チャネル領域の形成前に、前記ゲートトレンチの前記側面および前記底面上に犠牲酸化膜を形成する工程と、前記ドリフト領域およびチャネル領域の形成後、前記犠牲酸化膜を除去する工程とをさらに含む、請求項7に記載の半導体装置の製造方法。前記ゲート絶縁膜を形成する工程は、前記ドリフト領域および前記チャネル領域の形成前に行われ、前記ドリフト領域を形成する工程は、第1導電型の不純物を、前記ゲート絶縁膜を介して前記ゲートトレンチの前記底面へ向かって注入する工程を含み、前記チャネル領域を形成する工程は、第2導電型の不純物を、前記ゲート絶縁膜を介して、前記ゲートトレンチの前記側面へ向かって注入する工程を含む、請求項7に記載の半導体装置の製造方法。前記チャネル領域を形成する工程は、前記ドリフト領域を形成する工程後に行う、請求項7~9のいずれか一項に記載の半導体装置の製造方法。前記チャネル領域を形成する工程は、前記ドリフト領域を形成する工程前に行う、請求項7~9のいずれか一項に記載の半導体装置の製造方法。前記チャネル領域を形成する工程は、第2導電型の不純物を、前記ゲートトレンチの深さ方向に対して5°~15°の角度で傾斜した方向に沿って、前記ゲートトレンチの前記側面へ向かって注入する工程を含む、請求項7~11のいずれか一項に記載の半導体装置の製造方法。前記チャネル領域を形成する工程は、前記ゲートトレンチの前記側面から所定の深さの位置に、第2導電型の不純物を注入する1段注入工程を含む、請求項7~12のいずれか一項に記載の半導体装置の製造方法。前記チャネル領域を形成する工程は、注入エネルギを変化させることにより、前記ゲートトレンチの前記側面から所定の深さまで第2導電型の不純物を複数段にわたって注入する多段注入工程を含む、請求項7~12のいずれか一項に記載の半導体装置の製造方法。前記ゲートトレンチを形成する工程は、前記ソース領域および前記チャネル領域を含むストライプ状の単位セルを区画するようにストライプトレンチを形成する工程を含む、請求項7~14のいずれか一項に記載の半導体装置の製造方法。前記ゲートトレンチを形成する工程は、前記ソース領域および前記チャネル領域を含むマトリクス状の単位セルを区画するように格子トレンチを形成する工程を含む、請求項7~14のいずれか一項に記載の半導体装置の製造方法。本発明の半導体装置は、側面および底面を有するゲートトレンチが形成された半導体層と、前記ゲートトレンチの前記側面および前記底面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記半導体層に対向するように、前記ゲートトレンチに埋め込まれたゲート電極とを含み、前記半導体層は、前記半導体層の表面側に露出するように形成され、前記ゲートトレンチの前記側面の一部を形成する第1導電型のソース領域と、前記ソース領域に対して前記半導体層の裏面側に、前記ソース領域に接するように形成され、前記ゲートトレンチの前記側面の一部を形成し、最深部が前記ゲートトレンチの前記底面よりも前記裏面側に位置する第2導電型のチャネル領域と、前記チャネル領域に対して前記半導体層の前記裏面側に前記チャネル領域に接するように形成され、前記ゲートトレンチの前記底面を形成する第1導電型のドリフト領域とを含み、前記チャネル領域は、前記ゲートトレンチの前記側面において、前記ゲートトレンチの深さ方向に沿って一定の第2導電型の不純物濃度を有し、前記ドリフト領域は、前記ゲートトレンチの前記底面において、当該ドリフト領域の他の部分よりも選択的に高い第1導電型の不純物濃度を有する高濃度部分を含む。この半導体装置は、たとえば、本発明の半導体装置の製造方法により製造することができる。すなわち、第1導電型の半導体層に、側面および底面を有するゲートトレンチを形成する工程と、第1導電型の不純物を、前記ゲートトレンチの深さ方向に沿って、前記ゲートトレンチの前記底面へ向かって注入することにより、前記底面において前記半導体層の他の部分よりも選択的に高い第1導電型の不純物濃度を有する高濃度部分を含むドリフト領域を形成する工程と、第2導電型の不純物を、前記ゲートトレンチの深さ方向に対して所定の角度で傾斜した斜め方向に沿って、前記ゲートトレンチの前記側面へ向かって注入することにより、前記ゲートトレンチの前記側面の一部を形成し、最深部が前記ゲートトレンチの前記底面よりも前記半導体層の裏面側に位置するチャネル領域を形成する工程と、前記半導体層の表面へ向かって第1導電型の不純物を注入することにより、前記半導体層の前記表面側に露出するように、前記チャネル領域に対して前記半導体層の前記表面側に前記チャネル領域に接し、前記ゲートトレンチの前記側面の一部を形成するソース領域を形成する工程と、前記ゲートトレンチの前記側面および前記底面上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記半導体層に対向するように、前記ゲートトレンチにゲート電極を埋め込む工程とを含む、半導体装置の製造方法により製造することができる。この方法によれば、ゲートトレンチの深さ方向に対して所定の角度で傾斜した方向に沿って第2導電型不純物を入射することにより、ゲートトレンチの側面から第2導電型不純物を注入し、当該側面から所望の深さまで不純物を導入して、チャネル領域を形成する。そのため、ゲートトレンチの側面から同じ深さ位置であれば、半導体層の表面からの深さ位置に関係なく、第2導電型不純物の濃度を一定にすることができる。これにより、ゲート閾値電圧を決定するチャネルの濃度をチャネル方向ゲートトレンチの深さ方向に沿って一定にすることができるので、ゲート閾値電圧のばらつきをなくして安定化させることができる。また、斜め注入によりチャネル領域を形成する際には、ゲートトレンチの側面だけでなく底面にも第2導電型不純物が注入されるが、ゲートトレンチの底面に第1導電型の高濃度部分を形成することにより、底面に注入された不純物に由来する第2導電型をキャンセルして第1導電型を維持することができる。その結果、ドリフト領域としての機能を保持させることができる。そして、このような構造を、高濃度部分を形成するためのイオン注入1工程の増加で形成できるので、工程数の増加などの問題が生じることもない。また、ゲート絶縁膜の厚さは、半導体装置の特性に合わせて設計する。帰還容量は、チャネル領域および高濃度部分を形成するときの注入条件を適宜変更することにより、簡単に制御することができる。そのため、適切な注入条件を定めることにより、帰還容量の安定化を図ることができる。また、本発明では、前記ゲートトレンチは、前記ソース領域および前記チャネル領域を含む単位セルを区画するように形成されており、前記ゲートトレンチの前記底面から前記チャネル領域の前記最深部までの厚さは、前記半導体層の前記表面からの前記ソース領域の厚さよりも大きいことが好ましい。半導体層の表面に衝突した不純物は、当該表面の位置や形状に関わらず、当該表面から一定の距離まで注入される。たとえば、ゲートトレンチの底面から距離Xまで注入可能な条件を設定すると、ゲートトレンチの側面に注入された不純物も、ゲートトレンチの側面から距離Xまでしか注入されない。そのため、ある条件の場合には、ゲートトレンチの側面から注入された不純物が単位セルの中央まで到達せず、その中央部分においてはドリフト領域が単位セルの頂部へ向かって突出した状態で残存することとなる。その結果、第1導電型のソース領域が、第1導電型を維持する突出部分に到達する厚さで形成されると、ソース領域とドリフト領域との間で短絡を生じる。そこで、ゲートトレンチの底面からチャネル領域の最深部までの厚さが、半導体層の表面からのソース領域の厚さよりも大きければ、ソース領域とドリフト領域との短絡を防止することができる。また、前記ゲートトレンチは、前記単位セルをストライプ状に区画するストライプトレンチを含んでいてもよいし、前記単位セルをマトリクス状に区画する格子トレンチを含んでいてもよい。ストライプトレンチであれば、ゲートトレンチを区画する一対の側面の一方に第2導電型不純物を注入した後、他方に注入するというように、全体として2段階で行うだけでよい。すなわち、少ない工程数で、チャネル領域を形成することができる。また、前記ドリフト領域の前記高濃度部分は、前記第1導電型の不純物濃度よりも小さい濃度で第2導電型の不純物を含んでいてもよい。また、本発明の半導体装置の製造方法は、前記ドリフト領域および前記チャネル領域の形成前に、前記ゲートトレンチの前記側面および前記底面上に犠牲酸化膜を形成する工程と、前記ドリフト領域およびチャネル領域の形成後、前記犠牲酸化膜を除去する工程とをさらに含んでいてもよい。また、ゲート絶縁膜を形成する工程を、前記ドリフト領域および前記チャネル領域の形成前に行う場合、前記ドリフト領域を形成する工程は、第1導電型の不純物を、前記ゲート絶縁膜を介して前記ゲートトレンチの前記底面へ向かって注入する工程を含み、前記チャネル領域を形成する工程は、第2導電型の不純物を、前記ゲート絶縁膜を介して、前記ゲートトレンチの前記側面へ向かって注入する工程を含んでいてもよい。これにより、ゲートトレンチの内面を保護する保護膜の形成工程を省略できるので、製造工程をより簡略化することができる。また、前記チャネル領域を形成する工程は、前記ドリフト領域を形成する工程後に行ってもよいし、前記ドリフト領域を形成する工程前に行ってもよい。また、前記チャネル領域を形成する工程は、第2導電型の不純物を、前記ゲートトレンチの深さ方向に対して5°~15°の角度で傾斜した方向に沿って、前記ゲートトレンチの前記側面へ向かって注入する工程を含むことが好ましい。また、前記チャネル領域を形成する工程は、前記ゲートトレンチの前記側面から所定の深さの位置に、第2導電型の不純物を注入する1段注入工程を含んでいてもよいし、注入エネルギを変化させることにより、前記ゲートトレンチの側面から所定の深さまで第2導電型の不純物を複数段にわたって注入する多段注入工程を含んでいてもよい。以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。図1abは、本発明の一実施形態に係るトレンチゲート型MOSトランジスタの模式的な平面図であって、図1aは全体図、図1bは内部拡大図をそれぞれ示す。図2は、図1abに示すトレンチゲート型MOSトランジスタの断面図であって、図1bの切断線A-Aでの切断面を示す。MOSトランジスタ1は、トレンチゲート型DMOSFETDoublediffusedMetalOxideSemiconductorFieldEffectTransistorであり、たとえば、図1aに示すように、平面視正方形のチップ状である。チップ状のMOSトランジスタ1は、図1aの紙面における上下左右方向の長さがそれぞれ数mm程度である。MOSトランジスタ1の表面には、ソースパッド2が形成されている。ソースパッド2は、四隅が外方へ湾曲した平面視略正方形状であり、MOSトランジスタ1の表面のほぼ全域を覆うように形成されている。このソースパッド2には、その一辺の中央付近に除去領域3が形成されている。この除去領域3は、ソースパッド2が形成されていない領域である。除去領域3には、ゲートパッド4が配置されている。ゲートパッド4とソースパッド2との間には間隔が設けられており、これらは互いに絶縁されている。次に、MOSトランジスタ1の内部構造について説明する。MOSトランジスタ1は、p型たとえば、濃度が1×1018~1×1021cm-3のSi基板5を備えている。Si基板5は、MOSトランジスタ1のドレインとして機能する。p型不純物としては、たとえば、ボロンB、アルミニウムAlなどが含まれている。以下同じ。Si基板5の表面6上面には、Si基板5よりも低濃度のp-型たとえば、濃度が1×1015~1×1017cm-3のエピタキシャル層8が積層されている。半導体層としてのエピタキシャル層8の厚さは、たとえば、1μm~100μmである。MOSトランジスタ1には、図1aに示すように、平面視でエピタキシャル層8の中央部に配置され、MOSトランジスタ1として機能する活性領域10と、この活性領域10を取り囲むトランジスタ周辺領域11が形成されている。活性領域10において、エピタキシャル層8の表面9からSi基板5へ向かって掘り下がった、側面12および底面13を有するゲートトレンチ14がストライプ状に形成されている。これにより、エピタキシャル層8には、ストライプ状のゲートトレンチ14の側面12により区画されたストライプ状の単位セル15が複数本形成されている。単位セル15では、ゲートトレンチ14の深さ方向がゲート長方向であり、そのゲート長方向に直交する各単位セル15の周方向がゲート幅方向である。また、エピタキシャル層8の表面9から測定されるゲートトレンチ14の深さD1は、たとえば、0.5μm~2μmである。また、ゲートトレンチ14の深さ方向に直交する単位セル15の最大幅W1互いに隣り合うゲートトレンチ14の間隔は、たとえば、0.05μm~2μmである。エピタキシャル層8においてゲートトレンチ14の周囲には、p型のソース領域16およびn型のチャネル領域17が、エピタキシャル層8の表面9に近い側からこの順に形成されている。チャネル領域17には、n型不純物として、たとえば、リンP、ヒ素Asなどが含まれている。ソース領域16は、エピタキシャル層8の表面9に露出するとともに、ゲートトレンチ14の側面12の上部を形成するように、各単位セル15の表層部に形成されている。表面9からSi基板5へ向かう方向に沿うソース領域16の厚さT1は、たとえば、0.1μm~1μmである。なお、以下の説明で厚さを定義する場合には、特に断りのない限り、エピタキシャル層8の表面9からSi基板5へ向かう方向に沿った厚さのことをいう。チャネル領域17は、ソース領域16に対してSi基板5側エピタキシャル層8の裏面側にソース領域16に接するように、各単位セル15の上部に対して下側全体およびエピタキシャル層8における各単位セル15の直下の部分に形成されている。これにより、チャネル領域17は、ゲートトレンチ14の側面12の上部に対して下側全体を形成している。また、チャネル領域17の厚さT2は、たとえば、0.5μm~1μmであり、チャネル領域17の最深部は、ゲートトレンチ14の底面13よりもSi基板5側に位置している。さらに、ゲートトレンチ14の底面13からチャネル領域17の最深部までの厚さT3は、たとえば、0.3μm~1.2μmであり、この厚さT3はソース領域16の厚さT1よりも大きいことT3>T1が好ましい。一方、エピタキシャル層8における、チャネル領域17に対してSi基板5側の領域は、エピタキシャル成長後のままの状態が維持された、p-型のドリフト領域18となっている。ドリフト領域18は、チャネル領域17に対してSi基板5側にチャネル領域17に接しており、互いに隣り合う単位セル15直下のチャネル領域17の各間に入り込むことにより、ゲートトレンチ14の底面13を形成している。この底面13を形成する部分に、ドリフト領域18は、底面13からSi基板5側へ向かって、ゲートトレンチ14の側面12よりも外側にはみ出す円弧を描くように、ゲートトレンチ14の直下に広がる高濃度領域19を含んでいる。高濃度領域19の厚さT4は、たとえば、0.2μm~1μmであり、この厚さT4はチャネル領域17の厚さT3よりも大きいことT4>T3が好ましい。高濃度領域19は、ドリフト領域18において、他の部分p-型の部分よりも選択的にp型不純物濃度が高くなったp型の部分である。さらに、高濃度領域19において、チャネル領域17の最深部の深さ位置よりも上側表面9側の部分高濃度領域19の上部分20には、高濃度領域19の他の部分に比べてn型不純物を選択的に多く含まれている。また、各単位セル15には、エピタキシャル層8の表面9からソース領域16を貫通してチャネル領域17に達するn型のボディコンタクト領域21が形成されている。ボディコンタクト領域21は、単位セル15の長手方向に沿って間隔を空けて複数形成されている。ゲートトレンチ14の内面には、その全域を覆うように、SiO2からなるゲート絶縁膜22が形成されている。ゲート絶縁膜22の厚さは、ゲートトレンチ14の内面全域にわたって一様であり、底面部23底面13上の部分の厚さと側面部24側面12上の部分の厚さとが同じ厚さたとえば、100Å~1000Åである。なお、底面部23の厚さは、側面部24の厚さよりも薄くてもよい。そして、ゲート絶縁膜22の内側をn型不純物が高濃度にドーピングされたポリシリコン材料で埋め尽くすことにより、ゲートトレンチ14内にゲート電極25が埋設されている。こうして、ソース領域16とドリフト領域18とが、エピタキシャル層8の表面9に垂直な縦方向にチャネル領域17を介して離間して配置された、縦型MOSトランジスタ構造が構成されている。また、トランジスタ周辺領域11において、エピタキシャル層8の表層部には、マトリクス状に配列された単位セル15活性領域10を取り囲むように、活性領域10から間隔を開けてn型のガードリング26が複数本第1実施形態では、4本形成されている。これらのガードリング26は、n型のチャネル領域17を形成する工程と同一のイオン注入工程で形成することができる。各ガードリング26は、平面視において、MOSトランジスタ1の外周に沿う平面視四角環状に形成されている。エピタキシャル層8上には、ゲート電極25を被覆するように、SiO2からなる層間絶縁膜27が積層されている。層間絶縁膜27およびゲート絶縁膜22には、コンタクトホールが形成されている。これにより、コンタクトホール内には、各単位セル15のソース領域16およびボディコンタクト領域21が露出している。層間絶縁膜27上には、ソース電極28が形成されている。ソース電極28は、各コンタクトホールを介して、すべての単位セル15に一括して接している。すなわち、ソース電極28は、すべての単位セル15に対して共通の配線となっている。そして、このソース電極28上には層間絶縁膜図示せずが形成されており、その層間絶縁膜図示せずを介して、ソース電極28がソースパッド2図1a参照に電気的に接続されている。一方、ゲートパッド4図1a参照は、当該層間絶縁膜図示せず上に引き回されたゲート配線図示せずを介して、ゲート電極25に電気的に接続されている。Si基板5の裏面7には、その全域を覆うようにドレイン電極29が形成されている。このドレイン電極29は、すべての単位セル15に対して共通の電極となっている。図3A~図3Iは、図2に示すトレンチゲート型MOSトランジスタの製造工程の一部を示す模式的な断面図であって、図2と同じ位置での切断面を示す。MOSトランジスタ1を製造するには、図3Aに示すように、CVDChemicalVaporDeposition:化学気相成長法、LPELiquidPhaseEpitaxy:液相エピタキシ法、MBEMolecularBeamEpitaxy:分子線エピタキシ法などのエピタキシャル成長法により、Si基板5の表面6Si面上に、p型不純物たとえば、ホウ素B、アルミニウムAlなどをドーピングしながらSi結晶が成長させる。これにより、Si基板5上に、p-型のエピタキシャル層8ドリフト領域18が形成される。次に、たとえば、熱酸化法により、エピタキシャル層8の表面9に酸化膜30を形成する。次に、図3Bに示すように、酸化膜30をパターニングした後、この酸化膜30をハードマスクとして使用して、エピタキシャル層8をエッチングする。これにより、エピタキシャル層8が表面9からドライエッチングされて、ゲートトレンチ14が形成される。それとともに、エピタキシャル層8に複数の単位セル15が形成される。なお、エッチングガスとしては、たとえば、SF6六フッ化硫黄およびO2酸素を含む混合ガスSF6/O2ガス、SF6、O2およびHBr臭化水素を含む混合ガスSF6/O2/HBrガスを用いることができる。次に、図3Cに示すように、たとえば、熱酸化法により、ゲートトレンチ14の内面側面12および底面13に犠牲酸化膜31を形成する。犠牲酸化膜31の膜厚は、たとえば、100Å~1000Åである。次に、図3Dに示すように、ゲートトレンチ14の内部へ向け、p型不純物をゲートトレンチ14の深さ方向に沿ってすなわち、当該深さ方向に対して0°の注入角度注入する。注入は、たとえば、10keV~60keVで、底面13から所定の深さ位置に1段注入する。このときのドーズ量は、たとえば、1×1013cm-2~5×1015cm-2である。これにより、p型不純物がゲートトレンチ14の底面13に注入され、ドリフト領域18の他の部分よりも高濃度な高濃度領域19が形成される。次に、図3Eに示すように、ゲートトレンチ14の内部へ向け、n型不純物たとえば、リンP、ヒ素Asなどを、ゲートトレンチ14の深さ方向に対して傾斜した注入角度で注入する。注入は、ストライプ状のゲートトレンチ14を区画する一対の側面12それぞれに対して、一定のエネルギで側面12から所定の深さ位置に注入する1段注入で行い、一方の側面12に注入した後、他方の側面12に注入するというように、全体として2段階で行う。たとえば、まず、全てのゲートトレンチ14の一方の側面12図3Eの紙面左側の側面12に対して、ゲートトレンチ14の深さ方向に対する注入角度θたとえば、5°~15°で不純物を注入し第1次注入、次に、他方の側面12図3Eの紙面右側の側面12に対して、前者と同じ絶対値の注入角度-θたとえば、-5°~-15°で注入する第2次注入。ゲートトレンチ14の内部に入射したn型不純物は、ゲートトレンチ14の内面側面12および底面13全域に注入されるので、結果、ゲートトレンチ14の内面に沿って全体的に注入されることとなる。その結果、エピタキシャル層8においてn型不純物が注入された部分は、p型の導電型を示すこととなるが、ゲートトレンチ14に底面13に関しては、先に示した図3Dの工程でp型の高濃度領域19が形成されているので、この高濃度領域19では、p型の導電型がキャンセルされてn型の導電型が維持される高濃度領域19の上部分20の形成。そして、p型の導電型を示す部分が、チャネル領域17として形成される。注入条件としては、たとえば、第1次注入および第2次注入が同じである場合、ゲートトレンチ14の底面13からチャネル領域17の最深部までの厚さT3が、単位セル15の最大幅W1の1/2以上T3≧1/2W1となるようにする。すなわち、エピタキシャル層8の表面表面9、側面12および底面13を全て含む概念に衝突したn型不純物は、当該表面の位置や形状に関わらず、当該表面から一定の距離まで注入される。具体的には、底面13から距離Xまで注入可能な条件を設定すると、側面12に注入されたn型不純物も、側面12から距離Xまでしか注入されない。そのため、T3<1/2W1であると、図3Eの破線で示すように、ゲートトレンチ14の側面12から注入されたn型不純物が単位セル15の幅方向中央まで到達せず、その中央部分においてはドリフト領域18が単位セル15の頂部へ向かって突出した状態で残存することとなる。その結果、後の工程において、p型のソース領域16が、p-型を維持する突出部分に到達する厚さT1で形成されると、ソース領域16とドリフト領域18との間で短絡を生じる。そこで、この実施形態のように、T3≧1/2W1であれば、単位セル15のp-型の部分を余すところなくn型のチャネル領域17にできるので、ソース領域16の厚さT1が大きくても、ソース領域16とドリフト領域18との短絡を防止することができる。注入条件の具体的な値としては、たとえば、注入エネルギが30keV~100keVであり、ドーズ量が、たとえば、1×1013cm-2~5×1013cm-2である。なお、第1次注入および第2次注入の注入条件や注入角度を互いに独立して設定する場合には、最終的にT3≧1/2W1となるように、それぞれの注入条件を設定すればよい。次に、図3Fに示すように、ウェットエッチングにより、酸化膜30および犠牲酸化膜31を除去する。次に、図3Gに示すように、たとえば、熱酸化法により、ゲートトレンチ14の内面側面12および底面13およびエピタキシャル層8の表面9にゲート絶縁膜22を形成する。次に、図3Hに示すように、所定の形状のマスクを利用して、エピタキシャル層8の表面9へ向け、p型不純物をゲートトレンチ14の深さ方向に沿って0°注入することにより、ソース領域16を形成する。次に、所定の形状のマスクを利用して、エピタキシャル層8の表面9へ向け、n型不純物をゲートトレンチ14の深さ方向に沿って0°注入することにより、ボディコンタクト領域21を形成する。そして、ソース領域16およびボディコンタクト領域21の形成後、ゲート絶縁膜22にコンタクトホールを形成する。この後、たとえば、800°C~1000°Cでエピタキシャル層8が熱処理される。これにより、エピタキシャル層8に注入された各箇所ドリフト領域18、チャネル領域17などのp型不純物およびn型不純物を拡散させて活性化させる。次に、図3Iに示すように、たとえば、CVD法により、ドーピングされたポリシリコン材料を、エピタキシャル層8の上方から堆積する。ポリシリコン材料の堆積は、少なくともゲートトレンチ14が埋め尽くされるまで続ける。その後、堆積したポリシリコン材料を、エッチバック面がエピタキシャル層8の表面9に対して面一になるまでエッチバックする。これにより、ゲートトレンチ14内に残存するポリシリコン材料からなるゲート電極25が形成される。その後は、層間絶縁膜27、ソース電極28、ドレイン電極29などを形成することにより、図2に示すMOSトランジスタ1が得られる。このMOSトランジスタ1は、たとえば、電動モータ誘導性負荷の一例の駆動回路インバータ回路のスイッチング素子として利用することができる。この場合、ソースパッド2ソース電極28とドレイン電極29との間ソース-ドレイン間にドレイン側が正となるドレイン電圧を印加した状態で、ゲートパッド4に所定の電圧ゲート閾値電圧以上の電圧を印加することによって、チャネル領域17におけるゲート絶縁膜22との界面近傍にゲートトレンチ14の深さ方向に沿ってチャネルを形成する。これにより、ゲートトレンチ14の深さ方向に電動モータに流す電流が流れる。そして、このMOSトランジスタ1では、ゲートトレンチ14の深さ方向に対して角度θ-θで傾斜した方向に沿ってn型不純物を入射することにより、ゲートトレンチ14の側面12からn型不純物を注入し、その後の熱処理熱拡散により側面12から所望の深さまで不純物を導入して、チャネル領域17を形成する。そのため、側面12から同じ深さ位置であれば、エピタキシャル層8の表面9からの深さ位置に関係なく、n型不純物の濃度を一定にすることができる。具体的には、図4の破線グラフで示すように、ソース領域16とチャネル領域17の界面の深さ位置約0.7μmからゲートトレンチ14の底面13の深さ位置約1.5μmまでは、表面9からの深さが大きくなっているのにも関わらず、n型不純物の濃度を一定の値約1×1017cm-3にすることができる。これにより、ゲート閾値電圧を決定するチャネルの濃度をチャネル方向に沿って一定にすることができるので、ゲート閾値電圧のばらつきをなくして安定化させることができる。一方、従来のように、エピタキシャル層8の表面9へ向かってチャネル方向電流が流れる方向に沿ってn型不純物を注入し、その後の熱拡散により表面9から所望の深さまで不純物を導入して、チャネル領域を形成するやり方では、表面9からの深さ位置の変化に伴ってn型不純物濃度も変化する。具体的には、図5の破線グラフで示すように、ソース領域16とチャネル領域17の界面の深さ位置約0.7μmからゲートトレンチ14の底面13の深さ位置約1.5μmにかけて、n型不純物の濃度が3×1017cm-3から3×1016cm-3へと減少しているのが分かる。このような構造では、ソース領域16の深さが異なることにより、チャネルにおける不純物濃度が変わってしまうので、ゲート閾値電圧のばらつきを生じる。しかも、熱処理によりn型不純物を拡散させるので、エピタキシャル層8の面内の熱ムラの影響により、不純物が到達する深さにもばらつきが生じやすく、ゲート閾値電圧のばらつきが一層悪化しやすい。この点、表面9からn型不純物を多段注入したり、多層エピ構造を採用することにより、不純物をドーピングしながらチャネル領域17をエピタキシャル成長させたりする方法が考えられるが、これらの方法は、工程数の増加や深さの制御性などの課題がある。また、特許文献1では斜め注入によりチャネル層を形成しているが、ゲートトレンチへの底面への注入を防止するための分厚い埋め込み酸化膜が、MOSFETの完成後も残存する。そのため、帰還容量が大きくなるという問題がある。そこで、この実施形態では、斜め注入によりチャネル領域17を形成する際には、ゲートトレンチ14の側面12だけでなく底面13にも、n型不純物を注入するが、ゲートトレンチ14の底面13に予めp型の高濃度領域19を形成している図3Dの工程。これにより、底面13のp型の導電型をキャンセルしてn型の導電型を維持することができ、ドリフト領域18としての機能を保持させることができる。そして、このような構造を、高濃度領域19を形成するためのイオン注入1工程の増加で形成できるので、工程数の増加などの問題が生じることもない。高濃度領域19を形成する結果、エピタキシャル層8では、図4の実線グラフで示すように、ゲートトレンチ14の底面131.5μmの深さ位置から2.2μmまでの間のp型不純物の濃度が、他の部分p-型の部分よりも選択的に高くなっているピーク濃度:3×1017cm-3。また、この高濃度領域19の比較的浅い部分2μmの深さ位置までには、図4の破線グラフで示すように、図3Eに示す工程でn型不純物が注入される結果、高濃度領域19の他の部分に比べてn型不純物を選択的に多く含まれているピーク濃度:3.5×1017cm-3。また、この後に形成されるゲート絶縁膜22の厚さは、MOSトランジスタ1の特性に合わせて設計することができ、底面部23の厚さと側面部24の厚さとが同じ厚さにすることができる。帰還容量は、チャネル領域17および高濃度領域19を形成するときの注入条件を適宜変更することにより、簡単に制御することができる。そのため、適切な注入条件を定めることにより、帰還容量の安定化を図ることができる。以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。たとえば、高濃度領域19およびチャネル領域17を形成する際にゲートトレンチ14の内面を保護する膜として、犠牲酸化膜31を使用したが、ゲート絶縁膜22を図3Dの工程前に行なうことにより、ゲート絶縁膜22を使用することもできる。また、図3Dと図3Eの工程を入れ替えることにより、チャネル領域17を先に形成して、その後に高濃度領域19を形成することもできる。また、高濃度領域19およびチャネル領域17は、ゲートトレンチ14の内面へ向かって、10keV~50keVの範囲で注入エネルギを変化させることにより、底面13および側面12から1.5μm~2.5μmの深さまで不純物を複数段にわたって注入多段注入することによって形成してもよい。また、ゲートトレンチの形状は、ストライプ状に限らず、たとえば、図6のMOSトランジスタ61のように、マトリクス状の単位セル15を区画する格子状のゲートトレンチ62であってもよい。また、T3≧1/2W1となる条件でチャネル領域17を形成する図3Eの工程に代えて、図7に示す工程を行うことにより、T3<1/2W1となる条件でチャネル領域17を形成することもできる。これにより、図8に示す半導体装置を製造することができる。図8の半導体装置では、ソース領域16とドリフト領域18との短絡を防止する観点から、ゲートトレンチ14の底面13からチャネル領域17の最深部までの厚さT3は、ソース領域16の厚さT1よりも大きいことT3>T1が好ましい。また、MOSトランジスタ1,61の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、MOSトランジスタ1において、p型の部分がn型であり、n型の部分がp型であってもよい。また、MOSトランジスタ1,61において、エピタキシャル層8を構成する層は、Siからなるエピタキシャル層に限らず、たとえば、ワイドバンドギャップ半導体、たとえば、SiC、GaN、ダイヤモンドからなる層などであってもよい。また、各単位セル15は、ストライプ状、直方体形状四角柱状に限らず、たとえば、三角柱状、五角柱状、六角柱状等の他の多角柱状であってもよい。その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。"