第1伝送接続104、124.1、124.2の第1端106と第2端108の間を伝搬中に第1周期信号refが受ける遅延τを補償するための装置100、200であって、前記第1信号refに対応し、位相が遅延τに等しい時間により位相前進された第2信号refを生成可能な第1手段114と、前記第1伝送接続104、124.1、124.2の前記第2端で取得され、前記第1信号refに対応して、位相が遅延τにより遅延された第3信号refと、前記第2信号refとから、前記第1信号refと同位相である第4信号を生成可能な第2手段116とを少なくとも備えることを特徴とする装置。請求項1記載の装置100、200であって、前記第2信号refを生成可能な前記第1手段114は、前記第1信号refの位相と、第2伝送接続124上を伝搬される信号をτに等しい遅延により遅延可能な前記第2伝送接続124の第1端132で取得される信号の位相とを比較可能な位相比較器118と、前記第1手段の出力部136に対応する出力部が、前記第2伝送接続124の第2端134に接続される電圧制御発振器122と、第3伝送接続126上を伝搬される信号をτに等しい遅延により遅延可能であり、前記位相比較器118の出力部に結合される第1端128と、前記電圧制御発振器122の入力部に結合される第2端130とを備える前記第3伝送接続126とを少なくとも備えることを特徴とする装置。請求項2記載の装置100、200であって、前記第2信号refを生成可能な前記第1手段114は、さらにローパスフィルタ120を備え、前記第3伝送接続126の前記第1端128が少なくとも前記ローパスフィルタ120によって前記位相比較器118の出力部に結合され、または、前記第3伝送接続126の前記第2端130が少なくとも前記ローパスフィルタ120によって前記電圧制御発振器122の入力部に結合されることを特徴とする装置。請求項1記載の装置100、200であって、前記第2信号refを生成可能な前記第1手段114は、前記第1信号refの位相と、第2伝送接続124上を伝搬される信号をτに等しい遅延により遅延可能な前記第2伝送接続124の第1端132で取得される信号の位相とを比較可能な位相比較器118と、前記位相比較器118の出力部に、入力部が接続されるローパスフィルタ120と、前記ローパスフィルタ120の出力部に、入力部が接続される電圧制御発振器122と、第3伝送接続126上を伝搬される信号をτに等しい遅延により遅延可能であり、前記電圧制御発振器122の出力部に接続する第1端128と、前記第1手段の出力部136に対応し、前記第2伝送接続124の第2端134に接続される第2端130とを有する前記第3伝送接続126を少なくとも備えることを特徴とする装置。請求項1記載の装置100、200であって、前記第2信号refを生成可能な前記第1手段114は、前記第1信号refの位相と、第2伝送接続124に伝搬される信号をτに等しい遅延により遅延可能な前記第2伝送接続124の第1端132で取得される信号の位相とを比較可能な位相比較器118と、前記位相比較器118の出力部に、入力部が接続されるローパスフィルタ120と、前記ローパスフィルタ120の出力部に結合する第1入力と、前記第1信号refが印加されることを目的とする第2入力とを備える電圧制御遅延線と、第3伝送接続126に伝搬される信号をτに等しい遅延により遅延可能であり、前記位相比較器118と前記ローパスフィルタ120との間、または、前記ローパスフィルタ120と前記電圧制御遅延線との間、または、前記電圧制御遅延線と前記第2伝送接続との間に導入された前記第3伝送接続126とを少なくとも備えることを特徴とする装置。請求項1~5のいずれか一項に記載の装置100、200であって、前記第4信号を生成可能な前記第2手段116は、前記第4信号を出力として生成可能な少なくとも1つの位相ロックループを備えることを特徴とする装置。請求項6記載の装置100、200であって、前記位相ロックループは、前記第1伝送接続104、124.1、124.2の前記第2端108で取得される前記第3信号refの位相と前記位相ロックループの出力部150で取得される前記第4信号の位相とを比較可能な第1位相比較器138と、前記第1手段114の出力部136で取得される前記第2信号refの位相と、前記位相ロックループの出力部150で取得される前記第4信号の位相とを比較可能な第2位相比較器140と、前記第1位相比較器138及び前記第2位相比較器140の出力部で取得される信号の加算手段142と、約0.5のゲインを有する、前記加算手段142の出力部で取得される信号の減衰器144、146と、前記加算手段142の出力部で取得される信号をフィルタ可能なローパスフィルタ146と、前記ローパスフィルタ146の出力部に接続される入力部と、前記位相ロックループの出力部150に対応し、前記第1位相比較器138の入力部及び前記第2位相比較器140の入力部に連結される出力部とを有する電圧制御発振器148とを少なくとも備えることを特徴とする装置。請求項7記載の装置100、200であって、前記位相ロックループの前記電圧制御発振器148の前記出力部は、前記第1位相比較器138及び前記第2位相比較器140の前記入力部に直接接続され、又は、前記位相ロックループはさらに、入力部が前記電圧制御発振器148の出力部に接続され、出力部が前記第1位相比較器138及び前記第2位相比較器140の前記入力部に接続される周波数分割器152を備え、この場合前記第1位相比較器138及び前記第2位相比較器140は各々、前記第3信号refの位相及び前記第2信号refの位相を、周波数分割器152の出力部において取得される信号の位相と比較可能であることを特徴とする装置。請求項1~請求項5のいずれか一項に記載の装置100、200であって、前記第4信号を生成可能な前記第2手段116は、前記第4信号を出力として生成可能な少なくとも1つの遅延ロックループを備えることを特徴とする装置。請求項9記載の装置100、200であって、前記遅延ロックループは、前記第1伝送接続104、124.1、124.2の前記第2端108で取得される前記第3信号refの位相と前記遅延ロックループの出力部150で取得される前記第4信号の位相とを比較可能な第1位相比較器138と、前記第1手段114の出力部136で取得される前記第2信号refの位相と、前記遅延ロックループの出力部150で取得される前記第4信号の位相とを比較可能な第2位相比較器140と、前記第1位相比較器138及び前記第2位相比較器140の前記出力部で取得される信号の加算手段142と、約0.5のゲインを有する、前記加算手段142の出力部で取得された信号の減衰器144と、前記加算手段142の出力部で取得された信号をフィルタ可能なローパスフィルタ146と、前記ローパスフィルタ146の出力部に接続される第1入力部と、前記第2信号refまたは前記第3信号refが印加されることを目的とする第2入力部と、前記遅延ロックループの出力部150に対応し、前記第1位相比較器138の入力部及び前記第2位相比較器140の入力部に結合される出力部とを有する電圧制御遅延線154とを少なくとも備えることを特徴とする装置。請求項10記載の装置100、200であって、前記第2手段116の前記遅延ロックループの前記電圧制御遅延線154の出力部は、前記第1位相比較器138の前記入力部及び前記第2位相比較器140の前記入力部に直接接続されることを特徴とする装置。請求項1~11のいずれか一項に記載の装置200であって、n個の第1伝送接続104.1-104nの第1端と第2端の間を伝搬中にn個の第1信号ref1からrefnが受けるn個の遅延τ1からτnを補償可能であり、nは2以上の整数であり、前記第1手段114は前記第2信号refを生成可能であり、τはn個の遅延τ1からτnの平均に等しい装置であり、n個の第1信号ref1からrefnのうちの一つの位相と、第2伝送接続124に伝搬される信号をτに等しい遅延により遅延可能な前記第2伝送接続124の第1端で取得される信号の位相とを、各々が比較可能なn個の位相比較器118.1118.nと、n個の第3伝送接続126.1126.nに伝搬される信号を遅延τ1からτnのうちの一つにより各々が遅延可能であり、前記n個の位相比較器118.1118.nの一つの出力部に接続される第1端と、信号の加算手段119の入力部に接続される第2端とを備える前記n個の前記第3伝送接続126.1126.nと、約1nに等しいゲインを有する、前記加算手段119の出力部において取得される信号の減衰器119と、前記加算手段119の出力部で取得される信号をフィルタ可能なローパスフィルタ120と、前記ローパスフィルタ120の出力部に入力部が接続され、前記第1手段114の出力に対応する出力部が前記第2伝送接続124の第2端に結合される電圧制御発振器122とを備え、前記n個の第1伝送接続104.1-104nの前記第2端に接続されるn個の入力部を備え、前記第3信号refを伝搬可能な少なくとも一つの、位相ロックループ202または遅延ロックループをさらに備えることを特徴とする装置。請求項1~11のいずれか一項に記載の装置200であって、n個の第1伝送接続104.1-104nの第1端と第2端の間を伝搬中にn個の第1信号ref1からrefnが受けるn個の遅延τ1からτnを補償可能であり、nは2以上の整数であり、前記第1手段114は前記第2信号refを生成可能であり、τはn個の遅延τ1からτnの平均に等しい装置であり、n個の第1信号ref1からrefnのうちの一つの位相と、第2伝送接続124に伝搬される信号をτに等しい遅延により遅延可能な前記第2伝送接続124の第1端で取得される信号の位相とを、各々が比較可能なn個の位相比較器118.1118.nと、第3伝送接続126.1126.nに伝搬される信号を遅延τ1からτnのうちの一つにより各々が遅延可能であり、前記n個の位相比較器118.1118.nのうちの一つの出力部に接続される第1端と信号の加算手段119の入力部に接続される第2端とを備えるn個の前記第3伝送接続126.1126.nと、約1nに等しいゲインを有する、前記加算手段119の出力部において取得される信号の減衰器と、前記加算手段119の出力部で取得される信号をフィルタ可能なローパスフィルタ120と、前記ローパスフィルタ120の出力部に接続される第1入力部と、前記n個の第1信号ref1からrefnのうちの一つが印加されることを目的とする第2入力部と、前記第1手段114の出力に対応し、前記第2伝送接続124の第2端に結合される出力部とを有する電圧制御遅延線とを備え、前記n個の第1伝送接続104.1-104nの第2端に接続されるn個の入力部を備え、前記第3信号refを伝搬可能な少なくとも一つの、位相ロックループ202または遅延ロックループをさらに備えることを特徴とする装置。クロック信号ref又はクロック信号refと同期した信号が伝搬されることを目的とする数個の伝送接続と、前記伝送接続に結合され、前記伝送接続上の信号の伝搬時間を補償可能な請求項1~13のいずれか一項に記載の複数の遅延補償装置100、200とを備える少なくとも一つのクロック信号refを分配する装置1000、2000。請求項14記載の装置1000、2000であって、前記クロック信号refを生成するための少なくとも一つの装置をさらに備えることを特徴とする装置。請求項14又は15記載の装置2000であって、クロック信号を出力として伝搬可能な少なくとも一つの制御位相ループ2004を備え、前記クロック信号の位相は前記複数の遅延補償装置100、200により伝搬されるいくつかの信号の位相平均に対して同期していることを特徴とする装置。請求項14~16のいずれか一項に記載の装置2000であって、さらに互いに結合する少なくとも2つの遅延補償装置100、200を備え、前記2つの遅延補償装置100、200のうちの第1の遅延補償装置の第2信号を生成可能な前記第1手段114.1の出力部が、前記2つの遅延補償装置100、200のうちの第2の遅延補償装置の第4信号を生成可能な前記第2手段116.2の入力部に結合され、前記2つの遅延補償装置100、200のうちの前記第2の遅延補償装置の第2信号を生成可能な前記第1手段114.2の出力部が、前記2つの遅延補償装置100、200のうちの前記第1の遅延補償装置の第4信号を生成可能な前記第2手段116.2の入力部に結合されることを特徴とする装置。第1伝送接続104、124.1、124.2の第1端106と第2端108の間を伝搬中に第1周期信号refが受ける遅延τを補償する方法であって、前記第1信号refに対応し、位相が遅延τに等しい時間により位相前進された第2信号refを生成するステップと、前記第1伝送接続104、124.1、124.2の前記第2端で取得され、前記第1信号refに対応して、位相が遅延τにより遅延された第3信号refと、前記第2信号refとから、前記第1信号refと同位相である第4信号を生成するステップとを少なくとも備えることを特徴とする方法。本発明の目的の1つは、1以上の伝送接続上の電気信号など、1以上の信号の伝搬遅延または時間を補償する装置及び方法を提供し、実装のための複雑な演算手段を必要とせず、自動的に伝搬時間の補償を行なうことを可能とすることである。上記目的のために、本発明は、第1伝送接続の第1端と第2端の間を伝搬中に第1信号refが受ける遅延または時間τを補償するための装置であって、前記第1信号refに対応し、位相が遅延τに等しい時間により位相前進された第2信号refを生成可能な第1手段と、前記第1伝送接続の前記第2端で得られ、第1信号refに対応し、位相が遅延τにより遅延された第3信号refと、前記第2信号refとから前記第1信号refと同位相である第4信号を生成可能な第2手段とを少なくとも備えることを特徴とする装置を提案する。かかる装置は、クロック信号の伝搬時間に係る課題を解決し、伝送接続に実装される自動補償システムを形成することにより、伝送接続における伝搬時間の補償に効果がある。前記第1信号refは周期信号である。本発明の装置は、位相ロックループPLLsの原理に基づくものであり、クロック信号の分配ネットワーク、例えば分配ツリーまたはPLLネットワークタイプに簡単に適用することができる。本発明の装置はまた、簡単な伝送接続において信号の伝搬時間を補償する効果を有する。本発明の装置は、自動的にその値が伝送接続により形成された伝搬路によりもたらされる位相遅れの値に等しい値により位相前進されたクロック信号を生成する。これらの2つの信号により、前記装置は、その出力部において原信号と同位相及び同期する信号を生成することが可能である。伝送接続という表現は、信号を送信することが可能な全ての種類の接続を指す。然る接続は、例えば、電気ワイヤ、電線、導電性トラックなどの電気接続であることが好適である。しかし、本発明は、オプティカル又は電磁気など他のタイプの伝送接続にも適用可能である。前記第2信号refを生成可能な前記第1手段は、前記第1信号refの位相と、第2伝送接続上を伝搬される電気信号などの信号を実質的にτに等しい遅延により遅延可能な前記第2伝送接続の第1端で取得される信号の位相とを比較可能な位相比較器と、前記第1手段の出力部に対応する出力部が、前記第2伝送接続の第2端に例えば電気的に接続される電圧制御発振器と、第3伝送接続上を伝搬される例えば電気信号の信号を実質的にτに等しい遅延により遅延可能であり、前記位相比較器の出力部に例えば電気的に結合される第1端と前記電圧制御発振器の入力部に例えば電気的に結合される第2端とを有する前記第3伝送接続とを少なくとも備える。前記位相比較器は前記第1伝送接続の前記第1端に例えば電気的に結合される第1入力部と、前記第2伝送接続の第1端に例えば電気的に結合される第2端とを備えてもよい。前記第2信号refを生成可能な第1手段はまた、ローパスフィルタを備えてもよく、前記第3伝送接続の前記第1端が少なくとも前記ローパスフィルタを手段として前記位相比較器の出力部に例えば電気的に結合され、または前記第3伝送接続の前記第2端が少なくとも前記ローパスフィルタによって前記電圧制御発振器の入力部に例えば電気的に結合される。前記第2信号refを生成可能な前記第1手段は、前記第1信号refの位相と、第2伝送接続に伝搬される信号を実質的にτに等しい遅延により遅延可能な前記第2伝送接続の第1端で取得される信号の位相とを比較可能な位相比較器と、前記位相比較器の出力部に、入力部が接続されるローパスフィルタと、前記ローパスフィルタの出力部に、入力部が接続される電圧制御発振器と、第3伝送接続上を伝搬される信号を実質的にτに等しい遅延により遅延可能であり、前記電圧制御発振器の出力部に接続する第1端と、前記第1手段の出力部に対応し前記第2伝送接続の第2端に接続する第2端とを有する前記第3伝送接続とを少なくとも備える。変形例では、前記第2信号refを生成可能な前記第1手段は、前記第1信号refの位相と、第2伝送接続に伝搬される信号を実質的にτに等しい遅延により遅延可能な前記第2伝送接続の第1端で取得される信号の位相とを比較可能な位相比較器と、前記位相比較器の出力部に、入力部が接続されるローパスフィルタと、前記ローパスフィルタの出力部に結合する第1入力と前記第1信号refの適用が意図される第2入力とを備える電圧制御遅延線と、第3伝送接続に伝搬される信号を実質的にτに等しい遅延により遅延可能であり、前記位相比較器と前記ローパスフィルタとの間、または前記ローパスフィルタと前記電圧制御遅延線との間、または前記電圧制御遅延線と前記第2伝送接続との間に導入される前記第3伝送接続とを少なくとも備える。この場合、第3伝送接続が位相比較器とローパスフィルタとの間、またはローパスフィルタと電圧制御遅延線との間に配置されたときは、第1手段の出力部は電圧制御遅延線の出力部に対応してもよい。一方、第3伝送接続が電圧制御遅延線と第2伝送接続との間に配置されたときは、第1手段の出力部は第2伝送接続の端に接続された第3伝送接続の端に対応してもよい。前記第4信号を生成可能な前記第2手段は、前記第4信号を出力として生成可能な少なくとも1つの位相ロックループを備えてもよい。この場合、前記位相ロックループは、前記第1伝送接続の前記第2端で取得される前記第3信号refの位相と前記位相ロックループの出力部で取得される前記第4信号の位相とを比較可能な第1位相比較器と、前記第1手段の出力部で取得される前記第2信号refの位相と、前記位相ロックループの出力部で取得される前記第4信号の位相とを比較可能な第2位相比較器と、前記第1位相比較器及び前記第2位相比較器の出力部で取得される信号の加算手段と、約0.5のゲインを有する、前記加算手段の出力部で取得された信号の減衰器と、前記加算手段の出力部で取得された信号をフィルタ可能なローパスフィルタと、前記ローパスフィルタの出力部に例えば電気的に接続される入力部と、前記位相ロックループの出力部に対応し、前記第1位相比較器の入力部及び前記第2位相比較器の入力部に例えば電気的に結合される出力部とを有する電圧制御発振器とを少なくとも備える。第1の構成では、加算手段の出力部は減衰器の入力部に接続され、減衰器の出力部はローパスフィルタの入力部に接続されてもよい。第2の構成では、加算手段の出力部はローパスフィルタの入力部に接続されてもよい。この場合、ローパスフィルタは、減衰器を構成する、すなわち減衰器の役割を果たすことが可能であり、ローパスフィルタの静的ゲインは減衰ゲインを含むことができる。前記位相ロックループの電圧制御発振器の出力部は、前記第1位相比較器及び前記第2位相比較器の前記入力部に直接接続されてもよい。変形例では、位相ロックループはまた、入力部が例えば電気的に前記電圧制御発振器の出力部に接続され、出力部が例えば電気的に前記第1及び第2位相比較器の入力部に接続される周波数分割器を備えてもよい。この場合、第1及び第2位相比較器はそれぞれ前記第3信号refの位相及び前記第2信号refの位相を周波数分割器の出力部において取得される信号の位相と比較可能である。前記第4信号を生成可能な前記第2手段は、前記第4信号を出力として生成可能な少なくとも1つの遅延ロックループを備えてもよい。一般的には、遅延ロックループDLLは位相比較器と、電圧制御遅延線VCDLと、VCDLを制御して基準信号に関して同期させる補正器を備えることができる。前記遅延ロックループは、前記第1伝送接続の前記第2端で取得される前記第3信号refの位相と前記遅延ロックループの出力部で取得される前記第4信号の位相とを比較可能な第1位相比較器と、前記第1手段の出力部で取得される前記第2信号refの位相と、前記遅延ロックループの出力部で取得される前記第4信号の位相とを比較可能な第2位相比較器と、前記第1位相比較器及び前記第2位相比較器の出力部で取得される信号の加算手段と、約0.5に等しいゲインを有する、前記加算手段の出力部で取得された信号の減衰器と、前記加算手段の出力部で取得された信号をフィルタ可能なローパスフィルタと、前記ローパスフィルタの出力部に例えば電気的に接続される第1入力部と、前記第2信号refまたは前記第3信号refの適用が意図される第2入力部と、前記遅延ロックループの出力部に対応し前記第1位相比較器の入力部及び前記第2位相比較器の入力部に例えば電気的に結合された出力部とを備える電圧制御遅延線とを少なくとも備える。前記第2手段の前記遅延ロックループの前記電圧制御遅延線の出力部は前記第1位相比較器の入力部及び前記第2位相比較器の入力部に直接接続されてもよい。前記装置は、n個の第1伝送接続の第1端と第2端の間を伝搬中にn個の第1信号ref1からrefnによるn個の遅延τ1からτnを補償可能であり、nは2以上の整数であり、前記第1手段は前記第2信号refを生成可能であり、τはn個の遅延τ1からτnの平均に等しい装置であって、n個の第1信号ref1からrefnのうちの一つの位相と、第2伝送接続に伝搬される電気信号などの信号を実質的にτに等しい遅延により遅延可能な前記第2伝送接続の第1端で取得される信号の位相とを、各々が比較可能なn個の位相比較器と、n個の第3伝送接続に伝搬される電気信号などの信号を遅延τ1からτnのうちの一つにより各々が遅延可能であり、前記n個の位相比較器の一つの出力部に例えば電気的に接続される第1端と信号の加算手段の入力部に例えば電気的に接続される第2端とを備える前記n個の第3伝送接続と、約1nに等しいゲインを有する、前記加算手段の出力部において取得される信号の減衰器と、前記加算手段の出力部で取得された信号をフィルタ可能なローパスフィルタと、前記ローパスフィルタの出力部に例えば電気的に入力部が接続され、前記第1手段の出力部に対応し前記第2伝送接続の第2端に例えば電気的に出力部が結合された電圧制御発振器とを備え、前記装置はまた、前記n個の第1伝送接続の第2端に例えば電気的に接続され、前記第3信号refを伝搬可能なn個の入力部を備えた少なくとも一つの、位相ロックループまたは遅延ロックループを備える。変形例では、前記装置は、n個の第1伝送接続の第1端と第2端の間を伝搬中にn個の第1信号ref1からrefnが受けるn個の遅延τ1からτnを補償可能であり、nは2以上の整数であり、前記第1手段は前記第2信号refを生成可能であり、τはn個の遅延τ1からτnの平均に等しい装置であって、n個の第1信号ref1からrefnのうちの一つの位相と、第2伝送接続に伝搬される信号を実質的にτに等しい遅延により遅延可能な前記第2伝送接続の第1端で取得される信号の位相とを、各々が比較可能なn個の位相比較器と、n個の第3伝送接続に伝搬される信号を遅延τ1からτnのうちの一つの遅延により各々が遅延可能であり、前記n個の位相比較器の一つの出力部に接続される第1端と信号の加算手段の入力部に接続される第2端とを備える前記n個の第3伝送接続と、約1nに等しいゲインを有する、前記加算手段の出力部において取得される信号の減衰器と、前記加算手段の出力部で取得された信号をフィルタ可能なローパスフィルタと、前記ローパスフィルタの出力部に接続される第1入力部と、前記n個の第1信号ref1からrefnのうちの一つの適用が意図される第2入力部と、前記第1手段の出力に対応し前記第2伝送接続の第2端に結合される出力部とを備える電圧制御遅延線とを備え、前記装置はまた、n個の第1伝送接続の第2端に接続されるn個の入力部を備え、前記第3信号refを伝搬可能な少なくとも一つの、位相ロックループまたは遅延ロックループを備える。変形例では、前記複数の第3伝送接続は、前記減衰器と前記ローパスフィルタとの間、または前記ローパスフィルタと前記電圧制御発振器または前記電圧制御遅延線との間に配置された単一の第3伝送接続により置換されてもよい。また、第1の構成では、加算手段の出力部は減衰器の入力部に接続されてもよく、減衰器の出力部はローパスフィルタの入力部に接続されてもよい。第2の構成では、加算手段の出力部はローパスフィルタの入力部に接続されてもよい。この場合、ローパスフィルタは、減衰器を構成する、すなわち減衰器の役割を果たすことが可能である。本発明はまた、クロック信号ref、又はクロック信号refと同期した電気信号などの信号の伝搬が意図される数個の伝送接続と、前記伝送接続に結合され前記伝送接続上で信号の伝搬時間を補償可能な本発明の主題でもある複数の遅延補償装置とを備えた、少なくとも一つのクロック信号refを分配する装置に関する。かかる装置はまた、クロック信号を低周波で分配することを可能とする。本装置はまた、クロック信号refを生成する少なくとも一つの装置を備えることができる。前記装置は、クロック信号を出力として伝搬可能な少なくとも一つの制御位相ループを備え、前記クロック信号の位相は前記遅延補償装置により伝搬されるいくつかの信号の位相平均に対して同期している。また、前記装置は互いに結合する少なくとも2つの遅延補償装置を備えてもよく、前記2つの遅延補償装置のうちの第1の遅延補償装置の第2信号を生成可能な前記第1手段の出力部が、例えば電気的に前記2つの遅延補償装置のうちの第2の遅延補償装置の第4信号を生成可能な第2手段の入力部に結合され、前記2つの遅延補償装置のうちの前記第2の遅延補償装置の第2信号を生成可能な前記第1手段の出力部が、例えば電気的に前記2つの遅延補償装置のうちの前記第1の遅延補償装置の第4信号を生成可能な前記第2手段の入力部に結合される。前記2つの遅延補償装置のうちの第1の遅延補償装置の第2信号を生成可能な前記第1手段の出力部は、例えば電気的に前記2つの遅延補償装置のうちの第2の遅延補償装置の第4信号を生成可能な第2手段の入力部に、信号を遅延τにより遅延可能な線により結合される。同様に前記2つの遅延補償装置のうちの前記第2の遅延補償装置の第2信号を生成可能な前記第1手段の出力部は、例えば電気的に前記2つの遅延補償装置のうちの前記第1の遅延補償装置の第4信号を生成可能な前記第2手段の入力部に、信号を遅延τにより遅延可能な線により結合される。本発明はまた、第1伝送接続の第1端と第2端の間を伝搬中に第1信号refが受ける遅延τを補償する方法に関し、少なくとも、前記第1信号refに対応し、位相が遅延τに等しい時間により位相前進された第2信号refを生成するステップと、前記第1伝送接続の前記第2端で取得され、第1信号refに対応し、位相が遅延τにより遅延された第3信号refと、前記第2信号refとから、前記第1信号refと同位相である第4信号を生成するステップとを備える。最初に図3を参照して、ここでは電気信号である信号が伝送接続を通じて伝搬されるときに受ける遅延又は減速の原理を説明する。明細書では、ソース102は、電線である伝送接続104上を伝送接続104の第1端106から第2端108へと送信される周期信号refを生成する。伝送接続104の第2端108は周期信号refを受信することを目的とするターゲットデバイス110の入力部に、例えば同期されるために接続される。ソース102の出力、すなわち伝送接続の第1端106から、ターゲットデバイス110、すなわち伝送接続の第2端108までの伝送接続104によって形成される伝搬経路は遅延または減速をもたらす。τは第1端106から第2端108までの信号の伝搬時間に対応し、この遅延は伝送接続104に配置された遅延エレメント112により記号として表される。したがって、どの時点でもターゲットデバイス110で受信された信号は、実際には、信号ref、すなわち遅延τにより遅延された信号refに相当する。したがって、ターゲットデバイス110がPLLである場合は、PLLは信号refではなく信号refに対して同期する。PLLの出力部にて取得される信号はまた、ソース102から出力された信号に対してτに等しい遅延により遅延される。図4は、信号ref第1信号とするが、ワイヤ104の第1端106と第2端108との間、すなわちソース102からターゲットデバイス110までの伝送接続104第1伝送接続とするを通して伝搬される間に受ける遅延τを補償する装置100を概略的に示す。装置100は、第1信号refに対応し、その位相が時間τにより位相前進された第2信号refを生成可能な第1手段114を備える。この目的のために第1信号refは第1手段114への入力として適用される。第1手段114は、その出力部が第1伝送接続104の第2端108に位置しており、第2信号refを出力として伝搬する。第1伝送接続104の第2端108は、第2手段116の第1入力部に電気的に接続され、第2手段の第2入力部は第1手段114の出力部に電気的に接続される。第1伝送接続104の第2端108で取得され、第1信号refに対応し、その位相が遅延τにより遅延された第3信号refと、前記前記第2信号refとから、第2手段116は第1電気信号ref、すなわち、第1信号refと同期した信号と同位相である第4信号を出力として伝搬することができる。装置100の出力部で取得される電気信号は、第1電気信号refと同様、または第1電気信号refと位相が同期しているが周波数が異なってもよい。伝送接続は、第1手段114の入力部をソース102と第1伝送接続104の第1端106に接続し、第1手段114の出力部を第2手段116の入力部に接続し、第2手段116の出力部をターゲットデバイス110の入力部に接続する。理論上はこれらの伝送接続も伝搬遅延をもたらすが、これらの伝送接続の長さは第1伝送接続104の長さと比較すると無視することが可能である。したがって、この伝送接続において信号が受ける伝搬遅延は、遅延τと比較すると無視することができる。同様に第2手段116内の信号が受ける伝搬遅延もτと比較すると無視することができる。図5は、第1手段114の実施例を示す。この実施例では、第1手段は従来のPLLの全てのエレメントを備える。すなわち、第1手段114は位相比較器または検知器118と、ローパスフィルタ120と、電圧制御発振器122とを備える。しかし、従来のPLLと異なり、第1手段114は2つの伝送接続124と126とを備え、それらは各々第2伝送接続、第3伝送接続と呼ばれ、これらの伝送接続124と126を通じて伝搬される信号を実質的にτに等しい遅延により遅延可能である。第1伝送接続104の第1端106が電気的に接続されるソース102の出力部は、位相比較器118の第1入力部に対応する第1手段114の入力部に電気的に接続される。位相比較器118の出力部はローパスフィルタ120の入力部に電気的に接続される。ローパスフィルタ120の出力部は第3伝送接続126の第1端128に電気的に接続される。第3伝送接続126の第2端130は電圧制御発振器122の入力部に電気的に接続される。電圧制御発振器122の出力部は第1手段114の出力部136に対応する。最後に、第2伝送接続124の第1端132は位相比較器118の第2入力部に電気的に接続され、第2伝送接続124の第2端134は電圧制御発振器122の出力部に電気的に接続される。伝送接続124及び126に起因する遅延τとは別に、第1手段114の他の伝送接続にて信号が受ける伝搬遅延はτに比べれば無視することができる。第2伝送接続124は発振器122により伝搬される信号の位相をτに等しい遅延により遅延することができる。同様に第3伝送接続126はフィルター120からの出力として伝搬される信号の位相をτに等しい遅延により遅延することができる。電気接続または線104、124、126において同じ伝搬遅延を得るために、これらの3つの伝送接続は互いに並んで配設され、実質的に同じ長さであり、同じ材料または遅延の違いが無視できる程度である異なる材料より製造される。これらの3つの伝送接続の近接性により、伝搬遅延が外乱により変化する場合にも、その変化を3つの伝送路において等しくすることができる。従来のPLL同様、第1手段114のエレメントは同期構造を形成する。第1手段114の出力部にて伝搬された信号に対応し、電圧制御発振器122により伝搬された信号をdivとする。第2伝送接続124による遅延τのため、位相比較器118の第2入力部に適用される信号は信号divに相当する。したがって、第1手段114は信号divの位相を信号refの位相に対してスレーブする。過渡期間の後、第1手段114により形成されたフィードバックループは、位相比較器118の入力部に印加される2つの信号を以下のように等しくする。これにより信号divは発振器122の出力部で、信号refに相当することになる。この位相前進は、信号refの周期性により得られる。T:信号周期y:1以上の整数しかし、位相前進は対応する値τ’による位相遅延として常に解釈され得る。n∈Zであり、nはτ’nΤτ0であるように十分に大きな整数である。図6は、位相ドメインにおけるシステム安定後の第1手段114により実行される同期の図を示す。従って、この図では、第1手段114内を伝搬される信号の位相のみが考慮されている。ソース102の出力部で得られる信号の位相は、以下、表記上、φrefと表す場合があるに相当する。位相に関して言えば、位相比較器118により実行される操作は、第1手段114の入力部に印加される信号の位相から、第2伝送接続124よりもたらされる信号の位相、すなわちφdivτを減算することに相当する。以下、表記上、φdivと表す場合がある。したがって、位相比較器118の出力信号εは、次のようになる。ローパスフィルタ120は、ラプラスドメインにおいて、その伝達関数Fにより次のように置き換えられる。第3伝送接続126第1伝送接続104及び第2伝送接続124と同じによりもたらされる遅延は、純粋遅延τに相当し、次のようになる。最後に、制御発振器122は、ラプラスドメインにおいて、Kvcosタイプの整数によって置き換えられる。過渡期間の後、信号εは0に近づく傾向があり、次のように表される。であり、したがって、である。第2伝送接続124及び第3伝送接続126によってクローズループに人工的に導入された遅延により、このループの安定性はクリティカルになる。電圧制御発振器122と位相比較器118との間の第2伝送接続124により導入される遅延は、位相ドメインにおいて、信号位相に加算された単純な定数であり、取得された線形システムの安定性には作用せずに、その動作点に作用する。一方、電圧制御発振器122とローパスフィルタ120との間の第3伝送接続126により導入される遅延τは、ローパスフィルタ120の出力部で伝搬される制御信号uが非周期的な信号であるため、純粋遅延であるラプラスドメインにおいて、。したがって、ローパスフィルタ120は、ループの高い安定性及びゼロ静的誤差を保証するように設けることができるタイプIIのPLLの実施例では、フィルタは純粋インテグレーションオペレーション1sを実行する。然るフィルタは、低周波で-20dBdecの勾配を有する直線に対応する周波数応答を有してもよい。アナログではこの種のフィルタは入力信号を積分するコンデンサにより提供されてもよい。離散ドメインでは、然るフィルタは、その出力が入力に対して符号で調整されるアキュムレータによって実装されてもよい。図5及び図6に関連して説明される実施例では、ローパスフィルタ120は位相比較器118と第3伝送接続126との間に配置される。別の構成では、第3伝送接続126を位相比較器118とローパスフィルタ120との間に配置することも可能である。第1手段114の出力部で取得される信号は、この場合、ローパスフィルタ120が位相比較器118と第2伝送接続124との間に配置された前述の場合と類似する。電圧制御発振器122をローパスフィルタ120と第3伝送接続126との間に配置し、そのあと第2伝送接続124に接続することも可能である。第1手段114の別の変形例では、電圧制御発振器122は、例えば互いに直列に接続された幾つかの遅延セルにより形成される電圧制御遅延線VCDLと置き換えられてもよい。この構成では、遅延線はローパスフィルタ120と第3伝送接続126との間に配置され、ソース120により伝搬される信号、すなわちrefと共にフィルタ120の出力部に伝搬される信号を入力として受信するようにしてもよい。この変形例によれば、位相比較器が入力として信号ref及び2τ第3伝送接続126により受ける第1遅延τ及び第2伝送接続124により受ける第2遅延τにより遅延した信号を受信するならば、遅延線は2τにより前進した信号ref、すなわちrefをその出力として伝搬する。したがって、第1手段114の出力部で取得される信号は、この信号refに対応し、これは第3伝送接続126によりτで遅延され、すなわちrefになる。電圧制御発振器122が電圧制御遅延線により置換される場合、第3伝送接続126を遅延線の下流ではなく、遅延線とローパスフィルタ120との間、またはローパスフィルタ120と位相比較器118との間に配置してもよい。前述した信号の相対位相すなわちφsignalφrefは、図7Aにおいて時間の関数として示される。符号20で示す直線は、位相φref、すなわち、ソース102により伝搬された信号の第1手段114の入力部における位相に相当する。符号22で示す直線は、位相φrefτ、すなわち、第1伝送接続104の第2端108で取得された信号の位相に相当する。最後に、符号24で示す曲線は第1手段114の出力部で取得される信号の位相に相当する。短い過渡期間の後、この位相は安定し、第1手段114の入力部で印加される信号の位相φrefに対してτに等しい一定の差を有することが分かる。前述した信号を図7Bに示す。曲線30、32、34は第1手段114による同期が安定した後に取得された信号ref、ref、divrefに各々対応する。この図から明らかなように、信号refは、信号refに対しτに等しい遅延を有し、一方、第1手段114により伝搬された信号divは信号refに対しτに等しい位相前進を有する。信号32及び34に基づき、手段116はこれらの2つの信号の位相の加算演算を実行するために使用される。図8に第2手段116の第1実施例を示す。第2手段116は、第1伝送接続104の第2端108で取得される電気信号refと第1手段114の出力部で取得された電気信号refとから、第1信号ref同様の電気信号を生成する。この第1実施例では、第2手段116は2つの入力部を有するPLLを形成する。第1伝送接続104の第2端108は、第1位相比較器138の第1入力部に対応する2つの入力部のうちの第1入力部に電気的に接続され、第1手段114の出力部136は、第2位相比較器140の第1入力部に対応するPLLの2つの入力部のうちの第2入力部に電気的に接続される。2つの位相比較器138及び140の出力部は加算器142の2つの入力部に接続される。加算器142の出力部は、0.5に等しいゲインを有する減衰器144の入力部に電気的に接続される。最後に、減衰器144の出力部は、電圧制御発振器148に接続されているローパスフィルタ146の入力部に電気的に接続される。電圧制御発振器148の出力部は第2手段116の出力部150に対応し、位相比較器138及び140の第2入力部に送信され、第2手段116により形成されるPLLのフィードバックループを形成する。そして、第2手段116により形成されるPLLは、出力部150において、過渡時期の後、一時的に第2手段116の2つの入力部に印加される2つの信号の間に位置し、すなわち信号refに対応する信号を生成する。変形例では、第2手段116はPLLのフィードバックループ、すなわち電圧制御発振器148の出力部と位相比較器138及び140の第2入力部との間に周波数分割器152図8に破線として示すを備えてもよい。この周波数分割器152は、1よりも大きいNに等しい分周係数を有してもよく、位相比較器138及び140の入力部に送信される信号を係数Nにより減じることが可能である。したがって第2手段116により伝搬される信号の周波数を係数Nにより増加することが可能であり、これは原信号refに対し装置100の出力として伝搬される信号に相当する。このように装置100は低周波であるクロック信号refに対して同期した高周波数クロック信号を生成することができる。第2手段116により形成されるPLLに周波数分割器152を設けない場合は、PLLのフィードバックループに分周係数N1である周波数分割器を挿入する場合と同様である。変形例では、アプリケーションの要件によって、0N1である分周係数Nを有することが想定される。このような場合は周波数分割器152を出力部150に伝搬される信号の周波数を減らすことが可能な周波数逓倍器と置き換えることに相当する。第2手段116の別の実施例を図9に示す。第2手段116が位相ロックループPLLを形成する図8の実施例と比較すると、図9の第2手段116は遅延ロックループDLLを形成する。図8に示すPLLと比較すると、ここでは電圧制御発振器は、例えば互いに直列に接続される幾つかの遅延セルから形成される電圧制御遅延線154VCDLによって置き換えられる。DLLの入力部における2つの信号ref及びrefが、システムの過渡期間の後、同じ周波数であるとすると、この信号の一方または他方を、時間的な観点から端108と136から送信されDLLの入力部に印加される信号の中間に位置させることによって、フィルタからのコマンドに従いこの信号を遅延または前進させるために、遅延線154への入力として印加することができる。さらに、これらの第2手段116では、加算手段142の出力として伝搬される信号の約0.5に等しいゲイン減衰は、ここではローパスフィルタ146により直接提供され、その静的ゲインによりフィルタがこの減衰を実行する。したがって、ここではローパスフィルタ146は、約0.5に等しいゲインを有し、加算手段142の出力部で取得された信号の減衰器を構成する。ローパスフィルタが減衰器も構成するこの変形例は、図8に関連して前述した実施例にも適用することができる。図10は、位相ドメインにおいて、システムの安定後に第2手段116によって実行される同期を示す。したがって、この図では第2手段116内で伝搬される信号の位相のみが考慮されている。この図では、第2手段116は周波数分割器152を含まない場合を示している。さらに、分かりやすくするために加算器142及び減衰器144は位相比較器138及び140の上流に配置されている。位相信号φref-τ及びφdivφrefτより、位相がφrefに等しい電気信号が取得されることがこの図より分かる。第2手段116の出力部にて取得される信号をclkと呼ぶことにすると、過渡期間の最後では、第2手段116により形成されるPLLによって生成される信号clkは、信号refと同期して次式のようになる。図11Aに示す曲線36及び38はそれぞれ、装置100がまだ安定していないときの信号refとclkに対応する。この図より2つの信号は位相差を有することが分かる。装置100により実行される同期が一度確立されると、これらの2つの信号は、その後同位相となり、第2手段116が周波数分割器152を含まない場合、図11Bに示すように重なる。遅延補償装置100の第1手段114及び第2手段116は、同期される信号の種類及び想定されるアプリケーションによってアナログまたはデジタルエレメントにより構成されてもよい。デジタルPLLsADPLLsは、デジタル位相比較器バングバングタイプコンパレータ、時間デジタル変換器タイプの変換器、XOR等、デジタルフィルタ有限または無限パルス応答及びデジタル制御発振器を備える。アナログPLLsは、アナログ位相比較器例えばチャージポンプを有する、アナログフィルタコンデンサ、インダクタンスエレメント、抵抗器により実装される、及び電圧制御発振器を備える。遅延補償装置100は、例えばクロック分配ツリーの各ブランチに適用されてもよい。然るクロック信号分配装置1000の実装例を図12に示す。装置1000は、クロック信号refを生成し、ソース102を形成する装置を備える。このクロック信号refは、装置1000の全てのブランチに伝搬されることを意図する。各ブランチは、装置1000の全てのブランチに共通であるソース102に接続される伝送接続104を備える。一つのブランチと別のブランチで伝送接続104の長さは異なっても良いし、同じでもよい。遅延補償装置100は装置1000の各ブランチに、すなわち各伝送接続104に接続される。各遅延補償装置100の伝送接続は当該装置100が接続される伝送接続104に合わせた大きさである。このような分配ツリー1000により、ツリー1000のブランチの端に設けられクロック信号refを受信する各ターゲット装置110は、伝送接続104によりもたらされる様々な遅延にも関わらず、遅延補償装置100により伝搬され、クロック信号refに対して同位相であり同期する、遅れていない信号clkを受信する。遅延補償装置100により伝搬される信号はまた、装置100に類似する遅延補償装置に連結された様々なブランチに順に伝搬されてもよい。この場合、装置100により伝搬された信号がソースクロック信号となる。遅延補償装置100はまた、図1に関連して前述したPLLネットワークを備えたアクティブクロック信号分配ツリーに用いられてもよい。然るクロック信号分配装置2000の例を図13に示す。装置2000は、グリッドの形態で互いに電気的に接続された複数のノード2002を備える。各ノード2002は、隣接するノードから送信送されるいくつかのクロック信号を入力として受信し、受信したクロック信号に対して同期したクロック信号を生成することを意図する。2つの隣接するノード2002の間の各伝送接続は、これらの2つの隣接するノード2002の間の伝搬遅延を補償する伝搬遅延補償装置100に連結された第1伝送接続104を備える。図13の実施例では、グリッドの中央に位置するノード2002.1は、4つの隣接するノード2002.2から2002.5に電気的に接続され、したがって入力として4つのクロック信号を受信する。これらの4つのクロック信号は、中央ノード2002.1に接続された4つの伝送接続104に連結された4つの遅延補償装置100により伝搬される信号に対応し、次に制御位相ループ2004の入力部に送信される。この制御位相ループ2004により、出力部2006、すなわちノード2002.1において、ノード2002.1に接続される4つの遅延補償装置100により伝搬されるクロック信号の位相平均に対して位相が同期した信号を生成することが可能である。前述した装置1000と比べて、装置2000はその作動中に、特に装置の1以上のノードの故障に関してロバスト性を向上させる。例えば、ノード2002.2がクロック信号を伝搬しなくなった場合、ノード2002.1は同じように残りの3つのノード2002.3から2002.5に対して同期することができる。クロック信号分配装置2000の変形例では、電気的に接続された隣接する2つのノード2002が互いに伝搬されたクロック信号を相互に使用して同期することが可能である。この場合、2つのノードの間の伝送接続は2つの遅延補償装置100.1及び100.2により実装可能であり、これらの2つの装置の別個の伝送接続104の存在を必要としない。図14は、この構造により形成される2つの隣接するノードを示す。2つの遅延補償装置100.1及び100.2の第1手段114.1及び114.2と第2手段116.1及び116.2を形成する当該装置100.1及び100.2の構成エレメントは、例えば図4、5、8、または9に関連する遅延補償装置100に関して前述したものに類似する。さらに、第1遅延補償装置100.1の第1手段114.1の出力部は、第2遅延補償装置100.2の第2手段116.2の入力部に電気的に接続される。第2遅延補償装置100.2の第1手段114.2の出力部は、第1遅延補償装置100.1の第2手段116.1の入力部に電気的に接続される。この構造では、第2伝送接続124.1及び124.2は、1つのノードから他のノードに前述した信号refに対応するτにより遅延された信号を伝送することを可能とする。したがって、第1遅延補償装置100.1の第1手段114.1の電圧制御発振器122.1により伝搬される信号は、第2遅延補償装置100.2の第2手段116.2によりソースから伝搬された信号とみなされる。同様に、第2遅延補償装置100.2の第1手段114.2の電圧制御発振器122.2により伝搬される信号は、第1遅延補償装置100.1の第2手段116.1によりソースから伝搬された信号とみなされる。この構造により、第2手段116.1及び116.2の出力部にて位相同期しており、したがって互いに位相差を有しないクロック信号の取得を可能とする。さらに、電圧制御発振器122.1をローパスフィルタ120.1と第3伝送接続126.1との間に配置すると共に/又は電圧制御発振器122.2をローパスフィルタ120.2と第3伝送接続126.2との間に配置してもよい。電圧制御発振器122.1及び122.2のうちの一方、又は他方、又は両方を、対応する第1手段の比較器とローパスフィルタとの間に配置してもよい。変形例では、電圧制御発振器122.1及び122.2一方又は他方又は両方は電圧制御遅延線により置換されてもよい。この場合、各遅延線は対応する第1手段114のローパスフィルタと第3伝送接続との間に配置される、又は前述のように第3伝送接続の下流に配置される。図15は、二次元又は三次元PLLネットワークに使用され、n個のソース102.1から102nによって伝搬されるn個のクロック信号ref1からrefnと位相同期したクロック信号を生成し、したがってn個の信号ref1からrefnがn個の第1伝送接続104.1から104n上の伝搬中に受けるn個の遅延τ1からτnを補償することが可能であり、nは2以上の整数である補償装置200の実施例を示す。遅延補償装置200は、電気信号refを生成可能な第1手段114を備え、τは、ここではn個の遅延τ1からτnの平均である。これらの第1手段114は、n個の位相比較器118.1から118nを備え、その各々はn個の第1電気信号ref1からrefnのうちの1つの位相と、これらの第1手段の出力部に伝搬されて取得され、第2伝送接続124上を伝搬される電気信号を実質的にτに等しい遅延により遅延可能な第2伝送接続124を介して送信された電気信号の位相とを比較可能である。n個の位相比較器118.1から118.nにより伝搬された信号はn個の第3伝送接続126.1から126.nを通じて送信され、その各々は前記第3伝送接続を通じて伝搬される電気信号を対応する遅延τ1からτnにより、1nに等しいゲインを有する減衰器に連結された加算器を構成する手段119への入力部において、遅延可能である。減衰器により伝搬された結果は、ローパスフィルタ120を介して送信され、その後第1手段114の出力部において信号refを伝搬する電圧制御発振器の入力部に送信される。これと並行して、n個の第1伝送接続104.1から104.nを介して伝搬されるn個の信号ref1からrefnは、信号refを伝搬する位相ロックループ202の入力部に送信される。前述の遅延補償装置100と同様に、信号ref及びrefは、第2手段116への入力として送信され、例えば図8及び図9に関連して前述したように、すなわち位相ロックループ又は遅延ロックループを有して、n個の信号ref1からrefnの位相平均に相当する位相を有する基準平均信号に対して同期する信号refを出力として伝搬する。遅延補償装置100と同様に、第2手段116のリターンループに周波数分割器を導入して、装置200によって伝搬される電気信号が、n個の信号ref1からrefnの位相平均に相当する位相を有する基準平均信号の周波数と異なる、例えば大きくすることができる。さらに、前述のとおり、電圧制御発振器は電圧制御遅延線によって置換可能である。また、複数の第3伝送接続は、手段119とローパスフィルタ120との間、又はフィルタ120と制御発振器122又は電圧制御遅延線との間に導入された単一の第3伝送接続によって置換されてもよい。