"光ディスクへの情報記録又は上記光ディスクからの情報読み出しを可能とする光ディスク装置であって、ホストシステムとの間でデータ通信を行うためのインタフェース部と、スタティック型メモリセルが配列されて成るバッファメモリと、それぞれ上記バッファメモリにアクセス可能な複数の機能ブロックと、上記バッファメモリへのアクセス要求を調停するためのメモリ調停制御部と、を含み、上記メモリ調停制御部は、上記複数の機能ブロックからのアクセス要求を、上記ホストシステムからのアクセス要求とは分離して調停するための第1メモリ調停制御部と、上記第1メモリ調停制御部での調停結果と、上記ホストシステムからのアクセス要求とを調停するための第2メモリ調停制御部と、を含むことを特徴とする光ディスク装置。上記第2メモリ調停制御部と上記バッファメモリとの間のバス幅をBW1とし、上記第1メモリ調停制御部と上記第2メモリ調停制御部との間のバス幅をBW2とし、上記インタフェース部と上記第2メモリ調停制御部との間のバス幅をBW3とし、上記複数の機能ブロックと上記第1メモリ調停制御部との間のバス幅をBW4とするとき、BW2=BW3=BW4が成立し、且つ、BW2BW3=BW1が成立する請求項1記載の光ディスク装置。上記第2メモリ調停制御部と上記バッファメモリとの間では、上記機能ブロックの通信と、上記インタフェース部を経由する通信とが、上記クロック信号に同期して交互に行われる請求項2記載の光ディスク装置。上記インタフェース部は、上記ホストシステムとの間でSATASerialAdvancedTechnologyAttachmentに準拠したデータ通信を行う請求項3記載の光ディスク装置。本願発明者は、光ディスク装置に搭載される信号処理回路半導体集積回路について検討したところ、以下のような課題を見いだした。光ディスク装置の信号処理回路は、それぞれ所定の機能を有する複数の機能ブロックを含む。上記複数の機能ブロックとしては、例えば変復調回路ブロック、ECCErrorCorrectingCode回路ブロック、マイクロコンピュータなどを挙げることができる。これらの機能ブロックは、バッファメモリに対して必ずアクセスする必要があり、しかも、記録再生速度によって一定期間内のアクセス数が一意に決定される。これに対して光ディスク装置に接続されたパーソナルコンピュータなどのホストシステムにおいては、ホストシステムで起動されるアプリケーションによって、光ディスク装置内のバッファメモリに対するアクセス頻度が異なる。このため、ホストシステムからのアクセス数が多いと、その影響により、光ディスク装置内の各機能ブロックからバッファメモリに対するアクセスが所定期間内に終わらなくなるため、ホストシステムからのアクセスに対して制限をかける必要がある。尚、上記特許文献においては、ホストシステムからのアクセスに対する制限については考慮されていない。本発明の目的は、ホストシステムからのアクセスに対する制限を不要とするための技術を提供することにある。本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。すなわち、ホストシステムとの間でデータ通信を行うためのインタフェース部と、スタティック型メモリセルが配列されて成るバッファメモリと、それぞれ上記バッファメモリにアクセス可能な複数の機能ブロックと、上記バッファメモリへのアクセス要求を調停するためのメモリ調停制御部とを含んで光ディスク装置が構成される。上記メモリ調停制御部は、上記複数の機能ブロックからのアクセス要求を、上記ホストシステムからのアクセス要求とは分離して調停するための第1メモリ調停制御部と、上記第1メモリ調停制御部での調停結果と上記ホストシステムからのアクセス要求とを調停するための第2メモリ調停制御部とを含む。本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。すなわち、光ディスク装置において、ホストシステムからのアクセスに対する制限が不要とされる。1.実施の形態の概要先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。1本発明の代表的な実施の形態に係る光ディスク装置10は、ホストシステムとの間でデータ通信を行うためのインタフェース部20と、スタティック型メモリセルが配列されて成るバッファメモリ14と、それぞれ上記バッファメモリにアクセス可能な複数の機能ブロック16,17,18,19と、上記バッファメモリへのアクセス要求を調停するためのメモリ調停制御部15とを含む。そして上記メモリ調停制御部は、上記複数の機能ブロックからのアクセス要求を、上記ホストシステムからのアクセス要求とは分離して調停するための第1メモリ調停制御部151と、上記第1メモリ調停制御部での調停結果と上記ホストシステムからのアクセス要求とを調停するための第2メモリ調停制御部152とを含む。上記の構成によれば、第1メモリ調停制御部と第2メモリ調停制御部とが設けられ、バッファメモリに対するアクセス競合の調停が、複数の機能ブロックと、ホストシステムとで別個に行われるようになっているため、機能ブロックからのアクセス要求に拘わらずにホストシステムからのアクセス要求に対応可能になる。これにより、ホストシステムからのアクセス数が多い場合でも、ホストシステムからのアクセスに対して制限をかける必要が無くなる。2上記1において、上記第2メモリ調停制御部と上記バッファメモリとの間のバス幅をBW1とし、上記第1メモリ調停制御部と上記第2メモリ調停制御部との間のバス幅をBW2とし、上記インタフェース部と上記第2メモリ調停制御部との間のバス幅をBW3とし、上記複数の機能ブロックと上記第1メモリ調停制御部との間のバス幅をBW4とするとき、次のようにバス幅を設定することができる。すなわち、BW2=BW3=BW4が成立し、且つ、BW2BW3=BW1が成立するようにバス幅を設定する。これにより、バッファメモリと第2メモリ調停制御部との間では、クロック信号に同期して1サイクル毎にBW1=BW2BW3のバス幅でデータ取得を行うようにして、1サイクル分の空きを設け、この1サイクル分の空きを、ホストシステムからのアクセスに割り当てる。3上記2において、上記第1メモリ調停制御部と上記第2メモリ調停制御部との間、及び上記インタフェース部と上記第2メモリ調停制御部との間、並びに上記複数の機能ブロックと上記第1メモリ調停制御部との間では、それぞれクロック信号に同期して連続的に通信を行うことができる。これに対して、上記第2メモリ調停制御部と上記バッファメモリとの間では、上記機能ブロックの通信と、上記インタフェース部を経由する通信とが、上記クロック信号に同期して交互に行われる。このようなメモリ調停制御が行われることにより、ホストシステムからのアクセス要求に常に対応することができる。4上記インタフェース部は、上記ホストシステムとの間でSATASerialAdvancedTechnologyAttachmentに準拠したデータ通信を行うように構成することができる。2.実施の形態の詳細実施の形態について更に詳述する。《実施の形態1》図1には、本発明にかかる光ディスク装置の構成例が示される。図1に示される光ディスク装置10は、特に制限されないが、DVD±R/RWやCD-R/RW、またはブルーレイディスクのような光記録媒体である光ディスク11への情報記録、及び上記光ディスク11に記録された情報の再生を行うことがでる。光ディスク11への情報記録や上記光ディスク11からの情報再生は、信号処理回路12によって行われる。この信号処理回路12は、LSI半導体集積回路とされ、公知の半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板に形成されている。この信号処理回路12は、インタフェースケーブルを介して、パーソナルコンピュータなどのホストシステムHOSTPC13に結合される。尚、光ディスク装置10においては、光ディスク11を回転駆動するスピンドルモータや、光ピックアップを光ディスク11の半径方向に移動する送りモータ等を備えているが、図1においてはそれらが省略されている。上記信号処理回路12は、バッファメモリ14、メモリ調停制御部15、変復調部16、ECCErrorCorrectingCode部17、マイクロコンピュータ18、その他の機能ブロック19、及びインタフェース部20を含む。バッファメモリ14は、複数のスタティク型メモリセルが配列されて成るSRAMStaticRandomAccessMemoryとされる。SRAMは、記憶素子としてフリップフロップ回路を用いるもので、DRAMDynamicRandomAccessMemoryに比べて記憶保持のための動作を必要とせず、高速動作が可能とされる。このバッファメモリ14には、光ディスク11へ記録するための情報や、光ディスク11から再生された情報を含む各種情報が一時的に書き込まれる。メモリ調停制御部15は、上記バッファメモリ14へのアクセス競合を調停する。上記バッファメモリ14へのアクセスには、リードアクセスとライトアクセスとが含まれる。メモリ調停制御部15は、第1メモリ調停制御部151と第2メモリ調停制御部152とを有する。第1メモリ調停制御部151は、複数の機能ブロック、すなわち、変復調部16、ECC部17、マイクロコンピュータ18、その他の機能ブロック19からバッファメモリ14に対するアクセスの競合を調停する。つまり、各機能ブロックからのアクセス要求に対して所定の優先度に従って調停を行い、その調停結果に基づいてアクセス許可信号を機能ブロックに出力する。第2メモリ調停制御部152は、上記第1メモリ調停制御部151での調停結果と、上記ホストシステム13からのアクセスとの競合を調停する。つまり、本例では、バッファメモリ14に対するアクセス競合の調停が、複数の機能ブロック変復調部16、ECC部17、マイクロコンピュータ18、その他の機能ブロック19と、ホストシステム13とで別個に行われる。変復調部16は、光ディスク11への情報記録のための変調処理、及び光ディスク11からの情報再生のための復調処理を行う。ECC部17は、誤り訂正符号に基づいて、光ディスク11から再生された情報の誤り訂正を行う。マイクロコンピュータ18は、所定のプログラムを実行することにより、信号処理回路12全体の動作を制御する。インタフェース部20は、ホストシステム13との間で、SATASerialAdvancedTechnologyAttachmentに準拠したデータ通信を行う。SATAは、コンピュータにハードディスクや光学ドライブなどを接続するためのインタフェース規格とされる。上記第2メモリ調停制御部152と上記バッファメモリ14との間のバス幅はBW1とされ、上記第1メモリ調停制御部151と上記第2メモリ調停制御部152との間のバス幅はBW2とされ、上記インタフェース部20と上記第2メモリ調停制御部152との間のバス幅はBW3とされ、上記複数の機能ブロック16~19と上記第1メモリ調停制御部151との間のバス幅はBW4とされる。このとき、BW2=BW3=BW4が成立し、BW2BW3=BW1が成立するように、各バス幅が決定される。図1に示される構成例では、BW1=32bit、BW2=16bit、BW3=16bit、BW4=16bitとされる。上記構成の光ディスク装置10によれば、バッファメモリ14とメモリ調停制御部15との間のバス幅が32bitとされるため、図2に示される構成に比べて、1度のメモリアクセスで2倍のデータ32bitのデータを取得することができる。これに対して、メモリ調停制御部15と各機能ブロック変復調部16、ECC部17、マイクロコンピュータ18、その他の機能ブロック19との間のバス幅は、16bitであり、図2に示される場合と同じである。このため、本例では、図3のAに示されるように、バッファメモリ14とメモリ調停制御部15との間では、クロック信号に同期して1サイクル毎に32bit幅のデータ取得を行うようにして、1サイクル分の空きを設けるようにしている。つまり、図3のBに示されるように、バッファメモリ14と、メモリ調停制御部15との間の32bit幅のデータ転送が1回行われる毎に、メモリ調停制御部15と各機能ブロック変復調部16、ECC部17、マイクロコンピュータ18、その他の機能ブロック19との間で16bit幅のデータ転送が2回行われるようにして、バッファメモリ14とメモリ調停制御部15との間で、1サイクル分の空きを設ける。この1サイクル分の空きは、ホストシステム13からのアクセスに割り当てられる。本例では、図4のAに示されるように、バッファメモリ14とメモリ調停制御部15との間では、各機能ブロック変復調部16、ECC部17、マイクロコンピュータ18、その他の機能ブロック19からのアクセスと、ホストシステム13からのアクセスとが、32bit単位で交互に行われる。例えば機能ブロックによって取得されるデータA,B、ホストシステム13によって取得されるデータe,f、機能ブロックによって取得されるデータC,D、ホストシステム13によって取得されるデータg,hの順に、バッファメモリ14からのデータ読み出しが行われる。このようなアクセス調停が、図4のBに示されるように、第2メモリ調停制御回路152で行われる。図2には、図1に示される光ディスク装置10の比較対象とされる構成が示される。図2に示される光ディスク装置22が、図1に示されるのと大きく異なるのは、以下の通りである。すなわち、バッファメモリ14がDRAMとされる。また、バッファメモリ14とメモリ調停制御回路15との間のバス幅が16bitとされる。さらにメモリ調停制御部15による調停処理が、複数の機能ブロック変復調部16、ECC部17、マイクロコンピュータ18、その他の機能ブロック19と、ホストシステム13とで分離されていない。複数の機能ブロック変復調部16、ECC部17、マイクロコンピュータ18、その他の機能ブロック19は、バッファメモリ14に対して必ずアクセスする必要があり、しかも、記録再生速度によって一定期間内のアクセス数が一意に決定される。これに対してホストシステム13においては、ホストシステム13で起動されるアプリケーションによって、バッファメモリ14に対するアクセス頻度が異なる。ホストシステム13からのアクセス数が多いと、その影響により、光ディスク装置22内の各機能ブロックからバッファメモリに対するアクセスが所定期間内に終わらなくなる。このため、図2に示される構成では、ホストシステム13からのアクセスに対して制限をかける必要がある。これに対して図1に示される構成によれば、第1メモリ調停制御部151と第2メモリ調停制御部152とが設けられ、バッファメモリ14に対するアクセス競合の調停が、複数の機能ブロック変復調部16、ECC部17、マイクロコンピュータ18、その他の機能ブロック19と、ホストシステム13とで別個に行われるようになっているため、機能ブロックからのアクセス要求に拘わらずにホストシステム13からのアクセス要求に対応することができる。これにより、ホストシステムからのアクセスに対して制限をかける必要が無くなる。また、バッファメモリ14とメモリ調停制御部15との間のバス幅が32bitとされ、メモリ調停制御部15と各機能ブロック変復調部16、ECC部17、マイクロコンピュータ18、その他の機能ブロック19との間のバス幅が16bitとされることで、BW2=BW3=BW4が成立し、BW2BW3=BW1が成立する。そして、バッファメモリ14とメモリ調停制御部15との間では、クロック信号に同期して1サイクル毎に32bit幅のデータ取得を行うようにして、1サイクル分の空きを設けるようにしている。この1サイクル分の空きは、ホストシステム13からのアクセスに割り当てられる。これにより、バッファメモリ14とメモリ調停制御部15との間では、各機能ブロック変復調部16、ECC部17、マイクロコンピュータ18、その他の機能ブロック19からのアクセスと、ホストシステム13からのアクセスとが、32bit単位で交互に行われる。このようなメモリ調停制御が行われることにより、ホストシステム13からのアクセス要求に常に対応することができるので、各機能ブロック変復調部16、ECC部17、マイクロコンピュータ18、その他の機能ブロック19からの一定期間内のアクセス数を確保することができる。さらに、バッファメモリ14として、DRAMに比べて高速アクセス可能なSRAMが用いられている。これは次の理由による。DRAMの場合、RASrowaddressstrobe信号、及びCAScolumnaddressstrobe信号と呼ばれる信号が用いられる。ローアドレスが確定した状態でRAS信号をアクティブにすることで、RAS信号の変化点での状態をローアドレスとして認識させ、RAS信号がアクティブな状態のまま、引き続きカラムアドレスに切り替えて、CAS信号をアクティブにし、CAS信号の変化点での状態をカラムアドレスとして認識させる。またDRAMの場合、データを読み出してプリチャージする必要がある。このためDRAMでは、ランダムアクセスを高速に行うことが困難であり、第2メモリ調停制御部152からの1サイクル毎のランダムアクセスに対応させることが困難とされる。これに対してSRAMの場合には、RAS信号やCAS信号は不要であり、プリチャージを行う必要もなく、クロック信号に同期してリードライト可能であるため、第2メモリ調停制御部152からの1サイクル毎のランダムアクセスに対応させることができる。以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。"