複数のデバイスに対する試験を行う試験装置と、前記試験を並列に行う場合にかかる第1の時間および前記試験を一つのデバイス毎に順次に行う場合にかかる第2の時間を算出する演算部と、前記試験を並列に行う場合に用いる補正データを格納する補正データ作成保存回路とを具備し、前記試験装置は、前記試験を並列に行う場合に前記複数のデバイスに共通に用いるデバイス共通のタイミング設定データと、前記試験を順次に行う場合に前記複数のデバイスのそれぞれに用いるデバイス毎のタイミング設定データとを格納し、前記第1の時間は、前記補正データを前記補正データ作成保存回路から前記試験装置へ供給するロード時間および一度の試験時間の和であり、前記第2の時間は、前記一度の試験時間および前記複数のデバイスの総数の積であり、前記試験装置は、前記第1の時間が前記第2の時間未満である場合には前記試験を並列に行い、前記第1の時間が前記第2の時間以上である場合には前記試験を順次に行う半導体試験装置。請求項1に記載の半導体試験装置において、前記試験装置は、前記補正データおよび前記デバイス共通のタイミング設定データ、または、前記デバイス毎のタイミング設定データ、に基づいて、前記複数のデバイスに供給する試験用信号を生成する信号発生装置をさらに具備し、前記試験は、前記複数のデバイスに対して逐次的に行う複数のシーケンスを具備し、前記試験を並列に行うか順次に行うかは、前記複数のシーケンスのそれぞれにおいて独立に選択し、前記補正データは、前記複数のデバイスおよび前記複数のシーケンスの組み合わせに対応する複数のタイミングキャリブレーションデータを具備し、前記試験を並列に行う場合に、前記補正データ作成保存回路から前記信号発生装置へ、前記補正データから必要なタイミングキャリブレーションデータを選択的に供給する補正データ選択回路と、前記演算部および前記信号発生装置に応じて、前記必要なタイミングキャリブレーションデータを前記補正データ選択回路に指定する測定状況センサとをさらに具備する半導体試験装置。請求項2に記載の半導体試験装置において、前記演算部、前記補正データ作成保存回路、前記補正データ選択回路および前記測定状況センサを具備するタイミング補正装置をさらに具備し、前記タイミング補正装置は、前記ロード時間および前記一度の試験時間を格納するメモリを具備し、前記メモリは、前記演算部7が読み出して前記試験を実行するテストプログラムをさらに格納し、前記演算部7は、前記テストプログラムに基づいて前記デバイス共通のタイミング設定データを算出し、前記補正データおよび前記デバイス共通のタイミング設定データに基づいて前記デバイス毎のタイミング設定データを算出する半導体試験装置。請求項3に記載の半導体試験装置において、前記試験装置は、前記試験用信号を前記複数のデバイスに供給するドライバ部12と、前記試験用信号に応じて前記複数のデバイスが出力する試験結果信号を入力するコンパレータ部17と、前記コンパレータ部17を介して前記試験結果信号を入力して前記複数のデバイスの可否を判定する判定部18とをさらに具備する半導体試験装置。複数のデバイスに対する試験を行うにあたって、前記試験を並列に行う場合にかかる第1の時間および前記試験を一つのデバイス毎に順次に行う場合にかかる第2の時間を算出するステップと、前記第1の時間が前記第2の時間未満である場合に、前記試験を並列に行うステップと、前記第1の時間が前記第2の時間以上である場合に、前記試験を順次に行うステップとを具備し、前記算出するステップは、前記試験を並列に行う場合に用いる補正データを供給するロード時間および一度の試験時間の和を演算して前記第1の時間とするステップと、前記一度の試験時間および前記複数のデバイスの総数の積を演算して前記第2の時間とするステップとを具備し、前記試験を並列に行うステップは、補正データを前記試験装置へ供給するステップと、前記補正データおよび前記試験装置20に格納されたデバイス共通のタイミング設定データを前記複数のデバイスに共通に用いて、前記試験を並列に行うステップとを具備し、前記試験を順次に行うステップは、前記試験装置20に格納されたデバイス毎のタイミング設定データを前記複数のデバイスにそれぞれ用いて、前記試験を順次に行うステップを具備する試験方法。請求項5に記載の試験方法において、前記補正データを取得するステップと、前記ロード時間を取得するステップと、前記一度の試験時間を取得するステップと、前記デバイス共通のタイミング設定データを取得するステップと、前記補正データおよび前記デバイス共通のタイミング設定データに基づいて前記デバイス毎のタイミング設定データを取得するステップとをさらに具備する試験方法。請求項5または6に記載の試験方法において、前記算出するステップ、および、前記試験を並列に行うステップまたは前記試験を順次に行うステップを、複数のシーケンスにわたって繰り返すステップをさらに具備する試験方法。請求項7に記載の試験方法において、前記複数のシーケンスにわたって繰り返すステップを、複数のデバイスにわたって繰り返すステップをさらに具備する試験方法。一般的に、デバイスの可否を判断するためには、複数のテストを、テストプログラムの試験条件が異なる一連のシーケンスとして実行する。これら複数のテストとしては、ファンクションテスト、RAMRandomAccessMemoryテスト、SCAN走査テストなどがある。それぞれのシーケンスにおいて、デバイスに信号を入力するタイミングや、デバイスに印加する電圧などの条件が異なる。そのため、従来技術では、それぞれのシーケンスに対応した補正データを予め準備しておき、それぞれのシーケンスを実施する前に対応する補正データを試験装置にロードしている。その後に、ロードされた補正データに含まれるタイミングキャリブレーションを実施することによって、安定した試験を行っている。この、補正データをロードする動作について、図1を用いて説明する。補正データは、補正データ取得回路106において、シーケンスごとに対応して作成されて、補正データ作成保存回路107に保存される。タイミング補正装置の測定状況センサ109は、試験装置103からシーケンスをしめす試験条件信号を受け取る。測定状況センサ109は、受け取った試験条件信号を、補正データ選択回路110に対して出力する。補正データ選択回路110は、測定状況センサ109から試験条件信号を入力する。補正データ選択回路110は、入力した試験条件信号に基づいて、デバイスのシーケンスを判定する。補正データ選択回路110は、この判定結果に基づいて、補正データ作成保存回路107に保存されている複数の補正データから最適な補正データを選択する。選択された補正データは、タイミング補正装置105から試験装置103に向けてロードされる。すなわち、シーケンスごとに補正データのロード処理が行われる。試験に含まれる一連のシーケンスの数が増えれば増えるほど、このロード処理にかかる時間は増加する。また、多数のデバイスを試験する大型の試験装置において、補正データをロードする際には、長い配線ケーブルなどによる伝達の遅延が発生する。このため、ロードの処理時間がさらに増大することは明らかである。このように、デバイスが良品であるか不良品であるかを判断するための、総試験時間が長い、という課題がある。以下に、発明を実施するための形態で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。本発明による半導体試験装置は、試験装置20と、演算部7と、補正データ作成保存回路8とを具備する。ここで、試験装置20は、複数のデバイス13~16に対する試験を行う。演算部7は、試験を並列に行う場合にかかる第1の時間Aおよび試験を一つのデバイス毎に順次に行う場合にかかる第2の時間Bを算出する。補正データ作成保存回路8は、試験を並列に行う場合に用いる補正データ1を格納する。試験装置20は、デバイス共通のタイミング設定データ3と、デバイス毎のタイミング設定データ4とを格納する。デバイス共通のタイミング設定データ3は、試験を並列に行う場合に複数のデバイスに共通に用いられる。デバイス毎のタイミング設定データ4は、試験を順次に行う場合に複数のデバイスのそれぞれに用いられる。第1の時間Aは、補正データ1を試験装置20へ供給するロード時間5および一度の試験時間6の和である。第2の時間Bは、試験時間6および複数のデバイス13~16の総数の積である。試験装置20は、第1の時間Aが第2の時間B未満である場合には試験を並列に行い、第1の時間Aが第2の時間B以上である場合には試験を順次に行う。本発明による試験方法は、複数のデバイス13~16に対する試験を行うにあたって、試験を並列に行う場合にかかる第1の時間Aおよび試験を一つのデバイス毎に順次に行う場合にかかる第2の時間Bを演算部7が算出するステップS3と、第1の時間Aが第2の時間B未満である場合に、試験を並列に行うステップS5、S6と、第1の時間Aが第2の時間B以上である場合に、試験を順次に行うステップS7とを具備する。算出するステップS3は、試験を並列に行う場合に用いる補正データ1を供給するロード時間5および一度の試験時間6の和を演算して第1の時間Aとするステップと、一度の試験時間6および複数のデバイス13~16の総数の積を演算して第2の時間Bとするステップとを具備する。試験を並列に行うステップS5、S6は、補正データ1を試験装置20へ供給するステップS5と、補正データ1および試験装置20に格納されたデバイス共通のタイミング設定データ3を複数のデバイスに共通に用いて、試験を並列に行うステップS6とを具備する。試験を順次に行うステップS7は、試験装置20に格納されたデバイス毎のタイミング設定データ4を複数のデバイスにそれぞれ用いて、試験を順次に行うステップS7を具備する。本発明によれば、シーケンスごとに、補正データのロード処理を伴う並列試験と、補正データのロードが不要なシングル試験とを比較して、総試験時間が短い方を選択して実行する。こうすることで、総試験時間を最小限に抑えることが出来る。添付図面を参照して、本発明による半導体試験装置およびこの半導体試験装置を用いる試験方法を実施するための形態を以下に説明する。実施形態図3は、本発明の実施形態による半導体試験装置の構成を示すブロック図である。図3の半導体試験装置の構成要素について説明する。なお、本実施形態では、一度に接続可能なデバイスの数が、すなわち同時に並列試験を行えるデバイスの数が、合計4個である場合について説明しているが、この数はあくまでも一例であって、本発明を限定するものではない。図3の半導体試験装置は、タイミング補正装置19と、試験装置20とを具備している。タイミング補正装置19は、演算部7と、補正データ作成保存回路8と、測定状況センサ9と、補正データ選択回路10と、メモリ21とを具備している。補正データ作成保存回路8は、補正データ1を格納している。メモリ21は、テストプログラム2と、補正データロード時間5と、各シーケンスの試験時間6とを格納している。試験装置20は、信号発生装置11と、ドライバ部12と、コンパレータ部17と、判定部18と、メモリ22とを具備している。メモリ22は、複数のデバイスに共通に用いられる各シーケンスのタイミング設定データ3と、各シーケンスのデバイス毎のタイミング設定データ4とを格納している。ドライバ部12は、デバイスと同じ数の、第1~第4のドライバ回路を具備している。コンパレータ部17は、デバイスと同じ数の、第1~第4のコンパレータ回路を具備している。図3の半導体試験装置の構成要素の接続関係について説明する。補正データ作成保存回路8の出力部は、演算部7における第1の入力部と、補正データ選択回路10における第1の入力部とに接続されている。メモリ21における第1~第3の出力部は、演算部7における第2~第4の入力部にそれぞれ接続されている。演算部7における第1の出力部は、測定状況センサ9における第1の入力部に接続されている。演算部7における第2の出力部は、メモリ22における第1および第2の入力部に共通接続されている。測定状況センサ9の出力部は、補正データ選択回路10における第2の入力部に接続されている。補正データ選択回路10の出力部は、信号発生装置11における第1の入力部に接続されている。信号発生装置11における第1の出力部は、測定状況センサ9における第2の入力部に接続されている。メモリ22における第1および第2の出力部は、信号発生装置11における第2の入力部に共通接続されている。信号発生装置11における第2~第5の出力部は、ドライバ部12における第1~第4のドライバ回路の入力部にそれぞれ接続されている。ドライバ部12における第1~第4のドライバ回路の出力部は、第1~第4のデバイス13、14、15および16にそれぞれ接続されている。また、ドライバ部12における第1~第4のドライバ回路の出力部は、さらに、コンパレータ部17における第1~第4のコンパレータ回路の入力部にそれぞれ接続されている。コンパレータ部17における第1~第4のコンパレータ回路の出力部は、判定部18における第1~第4の入力部にそれぞれ接続されている。図3の半導体試験装置の動作、すなわち本発明の実施形態による半導体試験方法について説明する。図4は、本発明の実施形態による半導体試験方法の各ステップを示すフローチャートである。図4のフローチャートは、前処理工程のステップS1と、デバイス試験工程のステップS2と、全デバイス試験の完了を確認するステップS9とを具備している。デバイス試験工程のステップS2は、時間Aと時間Bの長さ抽出を行うステップS3と、時間Aと時間Bの比較を行うステップS4と、補正データのロードを行うステップS5と、並列試験を行うステップS6と、シングル試験を行うステップS7と、全シーケンスの完了を確認するステップS8とを具備する。本実施形態による半導体試験方法の各ステップの動作内容および動作順序について説明する。まず、ステップS1において、前処理工程を実行する。ステップS1では、演算部7が、テストプログラム2の一部を実行して、各シーケンスのタイミング設定データ3と、各シーケンスのデバイス毎のタイミング設定データ4とを生成する。ここで、各シーケンスのデバイス毎のタイミング設定データ4は、各シーケンスのタイミング設定データ3に補正データ1を反映させることで得られる。各シーケンスのタイミング設定データ3および各シーケンスのデバイス毎のタイミング設定データ4は、メモリ22に格納される。ここで、各シーケンスのタイミング設定データ3は、後述するように、ステップS6の並列試験で、全てのデバイス13~16に共通に使用される。また、各シーケンスのデバイス毎のタイミング設定データ4は、後述するように、ステップS7のシングル試験で、デバイス13~16のそれぞれに使用される。なお、補正データ1、ロード時間5および書くシーケンスの試験時間6は、ステップS1を始める以前に既知であるものとする。ステップS1が完了すると、次に、ステップS2が実行される。ステップS2のデバイス試験工程では、デバイスに対する試験が実際に行われる。まず、ステップS3において、第1の時間Aおよび第2の時間Bの長さを抽出する。ここで、第1の時間Aは、1つのシーケンスにおいて、並列試験を行う場合に必要な時間である。また、第2の時間Bは、1つのシーケンスにおいて、シングル試験を順次に行う場合に必要な時間である。並列試験を行う場合は、4つのデバイス13~16に対する試験を、同時に行う。したがって、並列試験に必要な時間Aは、補正データ1を試験装置20に供給する際のロード時間5、および、各シーケンスの試験時間6の、和として算出される。なお、厳密には、信号発生装置11がメモリ22から各シーケンスのタイミング設定データ3を読み取る時間も計算に入れるべきである。しかし、この読み取り時間は、ロード時間5に対して無視出来る長さである。これは、信号発生装置11およびメモリ22が両方とも試験装置20に内蔵されているからである。シングル試験を行う場合は、4つのデバイス13~16に対する試験を、デバイス毎に順次に行う。したがって、シングル試験に必要な時間Bは、各シーケンスの試験時間6および、デバイス13~16の総数の、積として算出される。なお、厳密には、信号発生装置11がメモリ22から各シーケンスのデバイス毎のタイミング設定データ4を読み取る時間も計算に入れるべきである。しかし、この読み取り時間は、各シーケンスの試験時間6に対して無視出来る長さである。これは、信号発生装置11およびメモリ22が両方とも試験装置20に内蔵されているからである。ステップS3が完了すると、次に、ステップS4が実行される。ステップS4では、時間Aおよび時間Bの長さを比較する。比較した結果、時間Aが時間B未満である場合には、次にステップS5を実行する。反対に、時間Aが時間B以上である場合には、次にステップS7を実行する。なお、時間Aが時間Bに等しい場合は、次にステップ5を実行しても構わない。言い換えるなら、時間Bが時間A未満の場合には、次にステップS7を実行し、時間Bが時間A未満の場合には、次にステップS5を実行する、としても良い。ステップS5では、補正データ1のロード動作を行う。このとき、まず、状況センサ9が、演算部7および信号発生装置11から必要な情報を入力し、補正データ1に含まれるどのタイミングキャリブレーションデータが必要なのかを調べる。これは、補正データ1が、複数のシーケンスおよび複数のデバイス13~16の全てまたは一部の組み合わせにおけるタイミングキャリブレーションデータを含んでいるからである。次に、補正データ選択回路10が、状況センサ9からの制御に応じて、補正データ作成保存回路8に格納されている補正データ1から、そのときに必要なタイミングキャリブレーションデータを選択する。最後に、補正データ選択回路10は、選択したタイミングキャリブレーションデータを、信号発生装置11に向けて供給する。ステップS5が完了すると、次に、ステップS6が実行される。ステップS6では、並列試験が実施される。まず、信号発生装置11が、補正データ1および各シーケンスのタイミング設定データ3に基づいて、試験用信号を生成する。次に、信号発生装置11が、生成した試験用信号を、ドライバ部12に向けて出力する。次に、ドライバ部12における複数のドライバ回路が、試験用信号を複数のデバイス13~16に向けて同時に出力する。次に、複数のデバイス13~16が、試験用信号に基づいて、所定の試験動作を行う。次に、複数のデバイス13~16が、所定の試験動作の結果として、試験結果信号を、コンパレータ部17に向けて出力する。次に、コンパレータ部17における複数のコンパレータ回路は、試験結果信号を判定部18に向けて供給する。このとき、コンパレータ部17は、試験結果信号を所定の基準信号と比較して、その結果だけを判定部18に向けて供給しても良い。最後に、判定部18は、コンパレータ部17から供給された信号に基づいて、複数のデバイス13~16の可否、すなわち良品であるか不良品であるかを判定する。ステップS6が完了すると、次に、ステップS8が実行される。ステップS7では、シングル試験が実施される。最初に、第1のデバイス13の試験について説明する。まず、信号発生装置11が、各シーケンスのデバイス毎のタイミング設定データ4から、第1のデバイス13に対応する設定データを選択する。次に、信号発生装置11が、選択した設定データに基づいて、第1のデバイス13用の第1の試験用信号を生成し、ドライバ部12に向けて出力する。次に、ドライバ部12の第1のドライバ回路が、第1の試験用信号を第1のデバイス13に向けて出力する。次に、第1のデバイス13が、第1の試験用信号に基づいて、所定の試験動作を行う。次に、第1のデバイス13が、所定の試験動作の結果として、第1の試験結果信号を、コンパレータ部17に向けて出力する。次に、コンパレータ部17における第1のコンパレータ回路は、第1の試験結果信号を判定部18に向けて供給する。このとき、コンパレータ部17は、第1の試験結果信号を所定の基準信号と比較して、その結果だけを判定部18に向けて供給しても良い。最後に、判定部18は、コンパレータ部17から供給された信号に基づいて、第1のデバイス13の可否、すなわち良品であるか不良品であるかを判定する。同様に、第2のデバイス14、第3のデバイス15および第4のデバイス16についても、順次に試験を行う。ステップS7が完了すると、次に、ステップS8が実行される。ステップS8では、試験に含まれる全シーケンスが完了していることが確認される。完了していないシーケンスが残っている場合Noは、次に、ステップS3~S7の一部が繰り返されて実行される。全シーケンスが完了している場合Yesは、次に、ステップS9が実行される。このようにして、試験に含まれる全てのシーケンスが逐次的に行われる。ステップS9では、全デバイス試験が完了していることが確認される。完了していないデバイス試験が残っている場合Noは、次に、ステップS2、すなわちステップS3~ステップS8の一部、が繰り返されて実行される。全デバイス試験が完了している場合Yesは、本実施形態による半導体試験方法が終了する。以上に説明したように、本発明の半導体試験装置およびその試験方法によれば、複数のデバイスを並列に接続した状態で、複数のシーケンスを含む試験を行うにあたって、試験時間を最小化することが出来る。これは、複数のデバイスへの試験を同時に行う並列検査と、デバイス毎の試験を順次に行うシングル検査とのうち、試験時間の短い方を、シーケンスごとに選択可能としているからである。