メモリアレイと、第1のチャネルを通じて前記メモリアレイに対してアクセスを提供する第1のインターフェースと、第2のチャネルを通じて前記メモリアレイに対してアクセスを提供する第2のインターフェースと、前記第1のインターフェース及び前記第2のインターフェースを通じてアクセス可能な第1のレジスタと、前記第1のインターフェース及び前記第2のインターフェースをイネーブルなステートに同時に保持するコントローラと、を具備してなり、前記メモリアレイにアクセスする前記第1のインターフェース及び前記第2のインターフェースに割り当てられた特権レベルが、少なくとも部分的に、前記第1のレジスタのコンテンツに基づくことを特徴とするメモリデバイス。更に、前記第1のインターフェース及び前記第2のインターフェースを通じてアクセス可能な第2のレジスタを備え、高いほうの特権レベルのインターフェースのビジー状態が、前記第2のレジスタのコンテンツによって示されることを特徴とする請求項1に記載のメモリデバイス。前記メモリアレイは、前記第1のレジスタ及び前記第2のレジスタを含むことを特徴とする請求項2に記載のメモリデバイス。前記第1のインターフェース及び前記第2のインターフェースのうち高いほうの特権レベルを有する一方が前記第2のレジスタに書き込むことが可能であり、前記第1のインターフェース及び前記第2のインターフェースのうち低いほうの特権レベルを有する他方が、前記第2のレジスタに書き込むことができないことを特徴とする請求項2に記載のメモリデバイス。前記第1のインターフェース及び前記第2のインターフェースのうち一方の特権レベルが、前記第1のインターフェース及び前記第2のインターフェースのうち他方の特権レベルよりも高いことを特徴とする請求項1に記載のメモリデバイス。前記メモリデバイスは、デュアルチャネルメモリを備えることを特徴とする請求項1に記載のメモリデバイス。前記メモリアレイは、相変化メモリPCMセルを備えることを特徴とする請求項1に記載のメモリデバイス。前記第1のインターフェースは、移動通信デバイス内に配置された第1のホストに電子的に接続するように適合されるとともに、前記第2のインターフェースは、前記移動通信デバイスの外部にある第2のホストにワイヤレスに接続するように適合されることを特徴とする請求項1に記載のメモリデバイス。前記第1のインターフェース及び前記第2のインターフェースは、単一の電源を用いてエネルギーを与えられることを特徴とする請求項1に記載のメモリデバイス。メモリアレイにアクセスするマルチチャネルメモリの第1のインターフェース部分の第1の特権レベルを決定することと、メモリアレイにアクセスするマルチチャネルメモリの第2のインターフェース部分の第2の特権レベルを決定することと、を具備してなり、前記第1の特権レベル及び第2の特権レベルを確立することは、少なくとも部分的に、第1のレジスタのコンテンツに基づくとともに、前記第1のインターフェース部分及び前記第2のインターフェース部分の両方が同時にイネーブルであることを特徴とする方法。前記第1のインターフェース及び前記第2のインターフェースは、単一の電源を用いてエネルギーを与えられることを特徴とする請求項10に記載の方法。更に、少なくとも部分的に、第2のレジスタのコンテンツに基づいて、前記第1の特権レベル及び/又は第2の特権レベルを決定することを含むことを特徴とする請求項10に記載の方法。更に、少なくとも部分的に、高いほうの特権レベルのインターフェースのビジーステートに基づいて、第2のレジスタに情報を記憶することを含むことを特徴とする請求項10に記載の方法。更に、前記第1のインターフェース部分及び前記第2のインターフェース部分による前記第1のレジスタに対する同時アクセス中に、前記第1のインターフェース部分及び前記第2のインターフェース部分のうち一方が最も高い優先順位を有するように割り当てることを含むことを特徴とする請求項10に記載の方法。メモリアレイと、第1のチャネルを通じて前記メモリアレイに対してアクセスを提供する第1のインターフェースと、第2のチャネルを通じて前記メモリアレイに対してアクセスを提供する第2のインターフェースと、前記第1のインターフェース及び前記第2のインターフェースを通じてアクセス可能な第1のレジスタと、前記第1のインターフェース及び前記第2のインターフェースをイネーブルなステートに同時に保持するメモリコントローラと、を備え、前記メモリアレイにアクセスする前記第1のインターフェース及び前記第2のインターフェースに割り当てられた特権レベルが、少なくとも部分的に、前記第1のレジスタのコンテンツに基づくマルチチャネルメモリデバイスと、1つ又は複数のアプリケーションをホストするとともに、前記マルチチャネルメモリデバイスに対してアクセスを提供する前記メモリコントローラに対してコマンドを開始するプロセッサと、を具備することを特徴とするシステム。更に、前記マルチチャネルメモリデバイスは、前記第1のインターフェース及び前記第2のインターフェースを通じてアクセス可能な第2のレジスタを備え、高いほうの特権レベルのインターフェースのビジー状態が、前記第2のレジスタのコンテンツによって示されることを特徴とする請求項15に記載のシステム。前記第1のインターフェース及び前記第2のインターフェースのうち高いほうの特権レベルを有する一方が前記第2のレジスタに書き込むことが可能であり、前記第1のインターフェース及び前記第2のインターフェースのうち低いほうの特権レベルを有する他方が、前記第2のレジスタに書き込むことができないことを特徴とする請求項16に記載のシステム。前記第1のインターフェース及び前記第2のインターフェースのうち一方の特権レベルが、前記第1のインターフェース及び前記第2のインターフェースのうち他方の特権レベルよりも高いことを特徴とする請求項15に記載のシステム。前記第1のインターフェースは、移動通信デバイス内に配置された第1のホストに電子的に接続するように適合されるとともに、前記第2のインターフェースは、前記移動通信デバイスの外部にある第2のホストにワイヤレスに接続するように適合されることを特徴とする請求項15に記載のシステム。前記第1のインターフェース及び前記第2のインターフェースは、単一の電源を用いてエネルギーを与えられることを特徴とする請求項15に記載のシステム。本明細書全体を通して、一実施形態又は実施形態を参照することは、特別な特色、構造、特徴が、請求項に記載された主題の少なくとも一実施形態に含まれることを意味する。それゆえ、本明細書を通して様々な箇所における一実施形態において又は実施形態という語句の出現は、必ずしも全てが同一の実施形態を参照しているものではない。更に、特定の特色、構造、又は特徴は、1つ又は複数の実施形態において組み合わされてもよい。実施形態において、不揮発性マルチチャネルメモリデバイスは、2つの関連したインターフェースを通じて、2つのホストプロセッサと通信してもよい。このようなインターフェースは、例えば、並列インターフェース及び/又は直列インターフェースを備えてもよい。1つの特定の実装において、第1のホストは、移動通信デバイスのベースバンドプロセッサを備えてもよく、一方では、第2のホストは、ワイヤレス通信を通じて移動通信デバイスと接続された外部プロセッサを備えてもよい。このような実装において、デュアルチャネルメモリデバイスは、第1のインターフェースを通じてベースバンドプロセッサと通信してもよく、第2のインターフェースを通じて外部プロセッサと通信してもよい。制御ロジック又は他の回路は、このような外部プロセッサを、無線インターフェースを介してメモリデバイスと通信させるように、このような第2のインターフェースと無線周波数RFインターフェースとの間に接続されてもよい。実施形態において、上記のような不揮発性マルチチャネルメモリデバイスのインターフェース又はチャネルは、インターフェースを介してメモリデバイスにアクセスすることを試みる2つ以上のプロセッサ間又は2つ以上のプロセッサの下で、メモリアクセスのコンテンション混雑を避けるように管理されてもよい。ここに記載される実施形態は、個々のインターフェースをアクティブに保持する間にメモリにアクセスするために、個々のインターフェースに特定の特権レベルを許可する技術及びアーキテクチャを含む。実装において、例えば、アクティブなインターフェースは、イネーブル使用可能な又はオンステート例えば、パワーオンステートのインターフェースを備えてもよく、一方では、非アクティブなインターフェースは、ディスエーブル使用不可能な又はオフステート例えば、パワーオフステートのインターフェースを備えてもよい。例えば、マルチチャネルメモリデバイスのレジスタのコンテンツは、メモリデバイスに、個々のインターフェースに割り当てられた1つ又は複数の特権レベルを示してもよい。例えば、特定の特権レベルを有するインターフェースは、メモリデバイスの1つ又は複数のレジスタに対するアクセスを有してもよいが、メモリデバイスのメモリアレイに対するアクセスを有しなくてもよい。他の実施例として、特定の特権レベルを有するインターフェースは、メモリデバイスの1つ又は複数のレジスタに対するアクセスを有してもよく、以下に更に詳細に記載されるように、メモリアレイに対するアクセスも有してもよい。マルチチャネルメモリデバイスの特定の実装において、メモリデバイスに組み込まれたスイッチインターフェースSIレジスタは、複数のインターフェースの特権レベルを管理する技術に用いられてもよい。一実装において、このようなSIレジスタは、インターフェースに帰する特権レベルに関係なく、複数のインターフェースを介してアクセス可能であってもよい。特に、任意のインターフェース特権レベルは、SIレジスタに対するアクセスを許可してもよく、一方では、特定の特権レベルのみがメモリアレイに対するアクセスを許可してもよい。例えば、SIレジスタの1つ又は複数のビットを例えば、低いほうから高いほうへ、又は、高いほうから低いほうへ遷移する結果、1つ又は複数のインターフェースは、1つの特権レベルから他の特権レベルに遷移してもよい。特定の実装において、SIレジスタのビットを遷移することは、他のインターフェースが例えば、メモリアレイに対するアクセスを持たない比較的低い特権レベルに遷移する一方で、結果として例えば、メモリアレイに対するアクセスを可能にする比較的高い特権レベルに遷移する1つのインターフェースになってもよい。このような様々な特権レベルに関係なく、インターフェースは、同時にイネーブル使用可能ステートに留まってもよい。一実装において、SIレジスタのステート及び/又はビットが変更される前に例えば、特定のインターフェースの特権レベルが変更される前に、メモリにアクセスするように異なる特権レベルをリクエストするインターフェースはまず、他のインターフェースによって開始された未完了の処理があるかどうかを決定してもよい。このような決定は、インターフェースの特権レベルに関係なく、インターフェースによって読み出され得る、高いほうのレベルのインターフェースのビジーステートが示され得るステータスレジスタのコンテンツを読み出すことによってなされてもよい。一実装において、ステータスレジスタコンテンツは、例えば、ペンディングの消去動作又は書き込み動作に対してステートマシーンビジービットを含んでもよい。特に、デュアルチャネルメモリにおいて、どちらかのインターフェースは、このようなステータスレジスタをいつでも読み出してもよく、一方では、メモリアレイにアクセスする比較的高い特権レベルを有するインターフェースのみが、ステータスレジスタ書き込んでもよい。勿論、デュアルチャネルメモリデバイスを動作することのこのような詳細は単に例示であって、請求項の主題はそのように限定されるものではない。実施形態において、不揮発性のデュアルチャネルメモリデバイスアーキテクチャは、メモリセルアレイと、第1のチャネルを通じてメモリセルアレイにアクセスを提供する第1のインターフェースと、第2のチャネルを通じてメモリセルアレイにアクセスを提供する第2のインターフェースとを備えてもよい。このようなアーキテクチャは更に、例えば、上記のように、SIレジスタを含んでもよい。このようなSIレジスタは、第1のインターフェース及び第2のインターフェースを通じてアクセスされてもよい。このようなアーキテクチャは、第1のインターフェース及び第2のインターフェースをイネーブル使用可能ステートに保持してもよい。実装において、どちらかのインターフェースに与えられたメモリセルアレイに対するアクセスの特権レベルは、少なくとも部分的に、SIレジスタのコンテンツに基づいてもよい。一実装において、不揮発性マルチチャネルメモリデバイスは、高いほうのレベルのインターフェースのビジーステートが、ステータスレジスタのコンテンツによって示され得る、第1のインターフェース及び第2のインターフェースを通じてアクセス可能なステータスレジスタを備えてもよい。このようなステータスレジスタ及び/又はSIレジスタは、メモリデバイスのメモリセルアレイの一部を備えてもよい。一実装において、比較的高い特権レベルを有するインターフェースは、ステータスレジスタに書き込むように許可されてもよく、一方では、比較的低い特権レベルを有する他のインターフェースがステータスレジスタに書き込むように許可されなくてもよい。図1は、実施形態に係るシステム100を示す概略図である。説明を簡単にするために、システム100は、デュアルチャネルメモリデバイス140を採用する。しかしながら、3つ以上のチャネルを有するメモリデバイスを採用するシステムは、請求項の主題から逸脱することなく用いられてもよい。デュアルチャネルメモリデバイス140は、第1のインターフェース130を第1のチャネル上に、第2のインターフェース150を第2のチャネル上にそれぞれ備えてもよい。特定の実装において、3つ以上のチャネルを有するメモリデバイスは、3つ以上の関連したインターフェースを含んでもよい。第1のホスト110は、バス120を介して第1のインターフェース130に電子的に接続されてもよい。同様に、第2のホスト170は、バス160を介して第2のインターフェースに電子的に接続されてもよい。デュアルチャネルメモリデバイス140は、相変化メモリPCM、及び/又は、フラッシュメモリ、揮発性メモリ、又は、不揮発性メモリを備えてもよいが、請求項の主題はこのような実施例に限定されるものではない。例えば、デュアルチャネルメモリデバイス140は、PCMメモリセル及びマイクロコントローラ145等の複数のメモリセルを含むメモリアレイ143を備えてもよい。このようなマイクロコントローラは、デュアルチャネルメモリデバイス140と、ホスト110又はホスト170との間の通信を選択的に許可するために、第1のインターフェース130及び第2のインターフェース150の特権レベルを管理するように用いられてもよい。特定の実装において、マイクロコントローラ145は、メモリアレイ143に組み込まれ得るSIレジスタ147を用いてもよい。第1のインターフェース130及び第2のインターフェース150は、インターフェース130及びインターフェース150に与えられた特権レベルを考慮することなく、SIレジスタ147にアクセスする例えば、書き込むか、又は、読み出すために用いられてもよい。例えば、SIレジスタ147のビットが低く又は高く設定される結果、第1のインターフェース130は、メモリアレイ143にアクセスする比較的高い特権レベルを得てもよいが、一方では、第2のインターフェース150は、メモリアレイ143に対するアクセスの無い比較的低い特権レベルを有してもよい。一実装において、SIレジスタ147のステート及び/又はビットが変更され得る前に例えば、特定のインターフェースの特権レベルが変更され得る前に、メモリアレイ143にアクセスする増加された特権レベルをリクエストする1つのインターフェースはまず、他のインターフェースによって、開始された未完了の処理があるかどうかを決定してもよい。このような決定は、どちらのインターフェースの特権レベルにも関係なく、どちらかのインターフェースによって読み出され得るステータスレジスタ149のコンテンツを読み出すことによってなされてもよい。一実装において、第1のインターフェース130及び第2のインターフェース150は、同じ型式のインターフェース又は異なる型式のインターフェースを備えてもよい。例えば、このようなインターフェースは、単にいくつか例示すると、ダブルデータレートDDRインターフェース、DDR2インターフェース、A/DMUXインターフェース、及び/又は、オープンNANDフラッシュインターフェースONFI等の非標準インターフェース、又は、標準インターフェースを備えてもよい。1つの特定の実施形態において、システム100は、移動通信デバイスに含まれたベースバンドプロセッサを備える第1のホスト110と、ワイヤレスインターフェースを介して移動通信デバイスにワイヤレスに接続された外部プロセッサを備える第2のホスト170とを含んでもよい。従って、メモリデバイス140は、第1のインターフェース130を通じてベースバンドプロセッサと通信してもよく、かつ、第2のインターフェース150を通じて外部プロセッサと通信してもよい。勿論、システム100のこのような詳細は単に例示であって、請求項の主題はそのように限定されるものではない。図1に戻ると、単一の電源115は、第1のホスト110及び第2のホスト170に動作電圧を供給してもよい。1つの特定の実装において、電源115は、例えば、名目1.8ボルトを供給する充電式電池を備えてもよい。他の特定の実装において、電源115は、外部電源から生成された電圧を含んでもよい。更に他の実装において、メモリデバイス140は、メモリデバイス140内のプログラム/消去動作をサポートするために、比較的高い電圧を供給する1つ又は複数のチャージポンプ148を含んでもよい。勿論、請求項の主題は、いかなる特定の型式の電源の使用にもそのように限定されるものではない。図2は、実施形態に係る、デュアルチャネルメモリを動作するために処理200のフローチャート図である。上記のように、デュアルチャネルメモリの特定のインターフェースに与えられた特権レベルは、少なくとも部分的にSIレジスタのコンテンツに基づいて決定されてもよい。ここに記載された実施形態は、2つのチャネルと、それゆえ2つのインターフェースとを有するデュアルチャネルメモリを含むが、請求項の主題は、2つのこのようなチャネル及び/又はインターフェースに限定されるものではない。例えば、プロセッサ200は、3つ以上の電源、チャネル、及び/又はインターフェースが伴われ得る場合に拡張されてもよい。ゆえに、処理200は単に、デュアルチャネルメモリと、2つのインターフェースを含む関連したアーキテクチャと2つのプロセッサ等を伴う説明的な実施例である。ブロック210において、SIレジスタのコンテンツが読み出されてもよい。ブロック220において、このようなコンテンツは、両方のインターフェースの特権レベルを決定するために用いられてもよい。このようにコンテンツは、例えば、1つ又は複数のバイナリビット又はマルチレベルビットを含んでもよい。実装において、比較的低い特権レベルを有するインターフェースは、メモリのメモリアレイに対するアクセスを有しなくてもよい。表1は、特定の実装のために、少なくとも部分的にSIレジスタのコンテンツ及び/又はロジックレベルに基づく特権レベル間における、第1のインターフェースI/F1及び第2のインターフェースI/F2の遷移を示す。表1に示すように、遷移1は、第1のインターフェースI/F1が最初に低い特権レベルを有し、第2のインターフェースI/F2が最初に高い特権レベルを有し、かつ、第1のインターフェースI/F1は、SIレジスタを低いステートに設定することによって高い特権レベルを有するようにリクエストする場合を含む。その結果、第1のインターフェースI/F1はその後に高い特権レベルを有するとともに、第2のインターフェースI/F2はその後に低い特権レベルを有する。遷移2は、第1のインターフェースI/F1が最初に高い特権レベルを有し、第2のインターフェースI/F2が最初に低い特権レベルを有し、かつ、第1のインターフェースI/F1は、SIレジスタを高いステートに設定することによって低い特権レベルを有するようにリクエストする場合を含む。その結果、第1のインターフェースI/F1はその後に低い特権レベルを有するとともに、第2のインターフェースI/F2はその後に高い特権レベルを有する。遷移3は、第1のインターフェースI/F1が最初に低い特権レベルを有し、第2のインターフェースI/F2が最初に高い特権レベルを有し、かつ、第2のインターフェースI/F2は、SIレジスタを高いステートに設定することによって低い特権レベルを有するようにリクエストする場合を含む。その結果、第1のインターフェースI/F1はその後に高い特権レベルを有するとともに、第2のインターフェースI/F2はその後に低い特権レベルを有する。遷移4は、第1のインターフェースI/F1が最初に高い特権レベルを有し、第2のインターフェースI/F2が最初に低い特権レベルを有し、かつ、第2のインターフェースI/F2は、SIレジスタを低いステートに設定することによって高い特権レベルを有するようにリクエストする場合を含む。その結果、第1のインターフェースI/F1はその後に低い特権レベルを有するとともに、第2のインターフェースI/F2はその後に高い特権レベルを有する。低い特権レベルを有するインターフェースは、例えば、表1の遷移1及び遷移4に示されたように、高い特権レベルを有するようにリクエストしてもよい。このようなリクエストは、ブロック230におけるように、ステータスレジスタのコンテンツ及び/又はステートを読み出すことを伴ってもよい。このようなステータスレジスタのコンテンツ及び/又はステートは、高い特権レベルを有するインターフェースによって開始された1つ又は複数の処理が完了されたか否かを示してもよい。高い特権レベルか低い特権レベルのどちらかであるインターフェースは、ステータスレジスタを読み出してもよい。低い特権レベルを有するインターフェースは、しかしながら、ステータスレジスタに書き込まなくてもよい。対照的に、高い特権レベルを有するインターフェースは、ステータスレジスタに書き込んでもよい。従って、高い特権レベルを有するインターフェースは、高い特権レベルを有するインターフェースによって開始された処理が完了したとき、ステータスレジスタに書き込んでもよい。ブロック240において、決定は、高い特権レベルを有するインターフェースによって開始された1つ又は複数の処理が完了されたか否かに関して、少なくとも部分的に、ステータスレジスタのコンテンツ及び/又はステートに基づいてなされてもよい。1つ又は複数の処理が完了されていない場合、処理200は、高い特権レベルを有するインターフェースによって開始された1つ又は複数の処理が完了まで時間が与えられる一方で、ステータスレジスタがモニタされ得るブロック230に戻されてもよい。ステータスレジスタが、このような処理は完了されると示す場合、処理200は、ブロック250に進み、最も近くに高い特権レベルを与えられたインターフェースか、それが今や高い特権レベルを有することを示すようにSIレジスタに書き込んでもよい。その後、処理200は、SIレジスタのコンテンツがインターフェースの特権レベルを決定するように読み出され得るブロック210に戻ってもよい。上で論じたように、SIレジスタは、両方のインターフェースによってアクセスされてもよい。しかしながら、可能な同時アクセスは、望ましくなく競合を生じる場合がある。実施形態において、このような競合は、インターフェースに優先順位を割り当てることによって解決されてもよい。例えば、第1のインターフェースは、最も高い優先順位が割り当てられてもよく、一方で、第2のインターフェースは、最も低い優先順位が割り当てられてもよい。上で論じたように、特権レベル間における第1のインターフェースI/F1及び第2のインターフェースI/F2の遷移は、少なくとも部分的に、SIレジスタのコンテンツ及び/又はロジックレベルに基づいてもよい。表2は、第1のインターフェースI/F1及び第2のインターフェースI/F2からの高い特権レベルを有するための同時リクエストの実施例を示す。表2の場合、第1のインターフェースI/F1は、第2のインターフェースI/F2を超える最も高い優先順位に割り当てられる。表2に示した実施例では、SIレジスタのコンテンツが0であることは高い特権レベルを示し、一方で、1であることは、低い特権レベルを示す。表2で説明した実施例において、第1のインターフェースが最も高い特権レベルを有するとき、I/F2からのリクエストに関係なく、SIレジスタの最終コンテンツは、I/F1からのリクエストに対応してもよい。例えば、I/F1は、SIレジスタに0を書き込もうとすることによって、高い特権レベルを有するようにリクエストしてもよい。同時に、I/F2も、SIレジスタに1を書き込もうとすることによって、低い特権レベルを有するようにリクエストしてもよい例えば、I/F2は、高い特権レベルを有し、I/F2は、その仕事を終了し得たなら、高い特権レベルをI/F1に対して放棄しようとする。I/F1はI/F2を超える優先順位を割り当てられたため、SIレジスタの最終コンテンツは、I/F2からのリクエストは無視される一方で、I/F1に高い特権レベルが与えられるようにI/F1からのリクエストに対応してもよい。図3は、他の実施形態に係るシステム300の概略図である。デュアルチャネルメモリ340は、第1のインターフェース330を第1のチャネル上に、第2のインターフェース350を第2のチャネル上にそれぞれ備えてもよい。第1のホスト310は、バス320を介して第1のインターフェース330に電子的に接続されてもよい。特定の実装において、第2のホスト380は、ワイヤレス接続375を介して、ワイヤレスインターフェース370に通信可能に接続されてもよい。このようなワイヤレス接続は、Bluetooth、WiFi、及び/又は、超広帯域無線ウルトラワイドバンド等のいくつかの通信標準のうち任意の1つを伴ってもよい。ワイヤレスインターフェース370は、バス360を介して第2のインターフェース350に電子的に接続されてもよい。1つの特定の実装において、ワイヤレスインターフェース370は、高周波信号及び/又は赤外線信号を受信/送信とともにこのような信号を処理する電子回路を備えてもよい。デュアルチャネルメモリ340は、PCM及び/又はフラッシュメモリを備えてもよいが、請求項の主題はそのような実施例に限定されるものではない。1つの特定の実施形態において、システム300は、移動通信デバイスに含まれたベースバンドプロセッサを備える第1のホスト310と、ワイヤレスインターフェースを介して移動通信デバイスにワイヤレスに接続された外部プロセッサを備える第2のホスト380とを含んでもよい。従って、デュアルチャネルメモリ340は、第1のインターフェース330を通じてベースバンドプロセッサと通信してもよく、かつ、第2のインターフェース350を通じて外部プロセッサと通信してもよい。システム300は更に、例えば、DRAMを備え得る第2のメモリデバイス395を含んでもよい。第1のホスト310は、バス325及び第2のメモリインターフェース390を介して第2のメモリデバイス395と通信してもよい。他のメモリデバイスも、システム300に含まれてもよいが、請求項の主題は、特定の数及び/又は型式の追加のメモリデバイスに限定されるものではない。一実装において、第1のインターフェース330及び第2のインターフェース350は、例えば、コントローラ345によって実行された管理処理に少なくとも部分的に基づく特定の特権レベルに割り当てられてもよい。このような特権レベルは、デュアルチャネルメモリデバイス340と、ホスト310又はホスト380のどちらかとの間の通信を許可してもよい。特定の実装において、メモリアレイ343に対するアクセスを可能にし得る特権レベルを管理するために、SIレジスタ347は、メモリアレイ343に組み込まれてもよい。第1のインターフェース330及び第2のインターフェース350は、それらの特権レベルを考慮することなく、SIレジスタ347にアクセス例えば、書き込むか、又は、読み出すしてもよい。例えば、SIレジスタ347のビットが低く又は高く設定される結果、第1のインターフェース330は、メモリアレイ343にアクセスする比較的高い特権レベルを得てもよいが、一方では、第2のインターフェース350は、メモリアレイ343に対するアクセスの無い比較的低い特権レベルを有してもよい。一実装において、SIレジスタ347のステート及び/又はビットが変更され得る前に例えば、特定のインターフェースの特権レベルが変更され得る前に、メモリアレイ343にアクセスするための増加された特権レベルをリクエストする1つのインターフェースはまず、他のインターフェースによって開始された未完了の処理があるかどうかを決定してもよい。このような決定は、どちらのインターフェースの特権レベルにも関係なく、どちらかのインターフェースによって読み出され得るステータスレジスタ349のコンテンツを読み出すことによってなされてもよい。一実装において、第1のインターフェース330及び第2のインターフェース350は、同時にイネーブル使用可能にされてもよいが、請求項の主題はこれに限定されない。また、第1のインターフェース330及び第2のインターフェース350は、同じ型式のインターフェースまたは異なるインターフェースを備えてもよい。例えば、このようなインターフェースは、単にいくつか例示すると、ダブルデータレートDDRインターフェース、DDR2インターフェース、A/DMUXインターフェース、及び/又は、オープンNANDフラッシュインターフェースONFI等の非標準インターフェース、又は、標準インターフェースを備えてもよい。図4は、メモリデバイス410を含むコンピュータシステム400の実施形態例を概略的に示す図である。このようなコンピュータデバイスは、例えば、アプリケーション及び/又は他のコードを実行するために、1つ又は複数のプロセッサを備えてもよい。例えば、メモリデバイス410は、図1に示したデュアルチャネルメモリ140等のマルチチャネルメモリを備えてもよい。コンピュータデバイス404は、メモリデバイス410を管理するように構成され得る任意のデバイス、アプリケーション、又は機械を表し得る。メモリデバイス410は、メモリコントローラ415及びメモリ422を含んでもよい。例示であって制限されるものではないが、コンピュータデバイス404は、例えば、デスクトップコンピュータ、ラップトップコンピュータ、ワークステーション、サーバデバイス、又はこれらと類似するような1つ又は複数のコンピュータデバイス及び/又はプラットフォームと、例えば、携帯情報端末、モバイル通信デバイス、又はこれらと類似するような1つ又は複数のパーソナルコンピュータデバイス又は通信デバイス及び/又は装置と、例えば、データベース又はデータ記憶サービスプロバイダ/システムのようなコンピュータシステム及び/又は関連するサービスプロバイダ能力と、及び/又はこれらの任意の組み合わせとを含んでもよい。システム400に示した様々なデバイスの全部又は一部、及び本明細書に更に記載されたような処理及び方法は、ハードウェア、ファームウェア、ソフトウェア、又はこれらの任意の組み合わせを用いるかあるいは含むように実装されてもよい。ゆえに、例示であって限定されるものではないが、コンピュータデバイス404は、バス440及びホスト又はメモリコントローラ415を通してメモリ422に動作的に連結される少なくとも1つの処理ユニット420を含んでもよい。処理ユニット420は、データコンピューティング手順又はデータコンピューティング処理の少なくとも一部を実行するように構成可能な1つ又は複数の回路を表す。例示であって限定されるものではないが、処理ユニット420は、1つ又は複数のプロセッサ、コントローラ、マイクロプロセッサ、マイクロコントローラ、アプリケーション専用集積回路、デジタル信号プロセッサ、プログラマブル論理デバイス、フィールドプログラマブルゲートアレイ、及びこれらと類似するもの、又はこれらの任意の組み合わせを含んでもよい。処理ユニット420は、メモリコントローラ415と通信するように構成されたオペレーティングシステムを含んでもよい。このようなオペレーティングシステムは、例えば、バス440上でメモリコントローラ415に送信されるコマンドを生成してもよい。メモリ422は、任意のデータストレージ機構を表す。メモリ422は、例えば、一次メモリ424及び/又は二次メモリ426を含んでもよい。一次メモリ424は、例えば、ランダムアクセスメモリ、リードオンリメモリ等を含んでもよい。この例示は処理ユニット420から離れて説明したが、一次メモリ824の全部又は一部は処理ユニット420内に備えられていてもよく、あるいは処理ユニット420と同じ場所に設置されているか、又は処理ユニット420に連結されてもよいと理解されるべきである。二次メモリ426は、例えば、一次メモリと同一型式のメモリもしくは類似型式のメモリ、及び/又は、例えば、ディスクドライブ、光学ディスクドライブ、テープドライブ、固体状態メモリドライブ等の1つ又は複数のデータ記憶装置もしくはシステムを含んでもよい。所定の実装例において、二次メモリ426は動作可能的にコンピュータ可読媒体428から受信可能であってもよく、もしくは、コンピュータ可読媒体428に連結するように構成可能であってもよい。コンピュータ可読媒体428は、例えば、システム400における1つ又は複数のデバイスに対するデータ、コード、及び/又は命令を送ることができ、かつ/又は、こうしたデータ、コード、及び/又は命令をアクセス可能にすることができる任意の媒体を含んでもよい。実施形態において、コンピュータシステム400は、第1のインターフェース及び第2のインターフェースに割り当てられた特権レベルが、少なくとも部分的に、メモリデバイス410のレジスタ内のコンテンツに基づき得る、第1のインターフェース及び第2のインターフェースをアクティブステートに同時に保持するメモリコントローラ415を含むマルチチャネルメモリデバイス410を備えてもよい。コンピュータシステム400はまた、1つ又は複数のアプリケーションをホストするとともに、マルチチャネルメモリデバイス410に対するアクセスを提供するメモリコントローラ415に対してコマンドを開始するプロセッサを含んでもよい。コンピュータデバイス404は、例えば、入力/出力432を含んでもよい。入力/出力432は、人及び/又は機械の入力を受入れるように構成可能な、又は導入するように構成可能な1つ又は複数のデバイス又は機能、及び/又は、人及び/又は機械の出力を送出するように構成可能な、又は提供するように構成可能な1つ又は複数のデバイス又は機能を表す。例示であって限定されるものではないが、入力/出力デバイス432は、動作可能に構成されたディスプレイ、スピーカー、キーボード、マウス、トラックボール、タッチスクリーン、データポート等を含んでもよい。本明細書に使用されたように、用語及び、及び/又は、及び又はとは、少なくとも一部において、そのような用語が使用される文脈に応じてまた期待される様々な意味を含み得る。一般に、A、B、又はCのように、リストに関連するように使用された場合の及び/又は並びに又はとは、ここで排他的な意味に使用されたA、B、又はCと同様に、ここで包括的な意味に使用されたA、B、及びCを意味するように意図されてもよい。本明細書全体を通して、一実施形態又は実施形態を参照することは、特別な特色、構造、特徴が、請求項に記載された主題の少なくとも一実施形態に含まれることを意味する。それゆえ、本明細書を通して様々な箇所における一実施形態において又は実施形態という語句の出現は、必ずしも全てが同一の実施形態を参照しているものではない。更に、特定の特色、構造、又は特徴は、1つ又は複数の実施形態において組み合わされてもよい。現時点で考えられる実施形態例について説明して述べてきたが、請求項の主題から逸脱することなく、他の様々な変更がなされてもよく、均等なものに置換されてもよいと当業者に理解され得るものである。加えて、本明細書に開示された主要概念から逸脱することなく、特定の状況を請求項の主題の教示に適用するように多くの変更がなされてもよい。それゆえ、請求項の主題が開示された特定の実施形態に限定されることはないと示され、そのような請求項の主題はまた、添付の特許請求の範囲に含まれる全ての実施形態及びそれらの均等物を包含するものであると示されている。