"基体の一面から掘り込まれた溝部の一面にエッチングカバー層を形成するカバー層形成工程と、前記溝部の底面に堆積した前記基体の自然酸化膜を除去する酸化膜除去工程と、少なくとも該溝部の内壁面を覆うバリア層を形成するバリア層形成工程と、前記バリア層の内側領域に導電材料を埋め込む埋込工程と、を少なくとも備え、前記エッチングカバー層はTaまたはTi、前記導電材料はCuからなることを特徴とする半導体装置の製造方法。前記カバー層形成工程および前記酸化膜除去工程は、同一の高周波スパッタリング装置を用いて、印加する高周波バイアス値を変化させることによって行うことを特徴とする請求項1記載の半導体装置の製造方法。前記埋込工程は、前記バリア層を覆う前記導電材料からなるシード層を形成し、該シード層をリフロー法によって溶融させる工程であることを特徴とする請求項1または2記載の半導体装置の製造方法。前記埋込工程は、前記バリア層を覆うように前記導電材料をスパッタリング法によって積層させる工程であることを特徴とする請求項1または2記載の半導体装置の製造方法。前記バリア層は、Ta,Ti,W,Ru,V,Co,Nbのうち、少なくとも一種を含む材料からなることを特徴とする請求項1ないし4いずれか1項記載の半導体装置の製造方法。前記基体は、半導体基板と、該半導体基板の一面に形成された絶縁層とからなることを特徴とする請求項1ないし5いずれか1項記載の半導体装置の製造方法。請求項1ないし6いずれか1項記載の半導体装置の製造方法を用いて製造したことを特徴とする半導体装置。本発明は上記課題を解決するためになされたものであり、微細な溝部の内部に隙間無く導電材料を埋め込み、導電性に優れた配線を得ることが可能な半導体装置の製造方法および半導体装置を提供する。上記課題を解決するために、本発明は次のような半導体装置の製造方法、半導体装置を提供する。即ち、本発明の半導体装置の製造方法は、基体の一面から掘り込まれた溝部の一面にエッチングカバー層を形成するカバー層形成工程と、前記溝部の底面に堆積した前記基体の自然酸化膜を除去する酸化膜除去工程と、少なくとも該溝部の内壁面を覆うバリア層を形成するバリア層形成工程と、前記バリア層の内側領域に導電材料を埋め込む埋込工程と、を少なくとも備え、前記エッチングカバー層はTaまたはTi、前記導電材料はCuからなることを特徴とする。前記カバー層形成工程および前記酸化膜除去工程は、同一の高周波スパッタリング装置を用いて、印加する高周波バイアス値を変化させることによって行うことを特徴とする。また、前記埋込工程は、前記バリア層を覆う前記導電材料からなるシード層を形成し、該シード層をリフロー法によって溶融させる工程であることを特徴とする。前記埋込工程は、前記バリア層を覆うように前記導電材料をスパッタリング法によって積層させる工程であることを特徴とする。前記バリア層は、Ta,Ti,W,Ru,V,Co,Nbのうち、少なくとも一種を含む材料からなることを特徴とする。前記基体は、半導体基板と、該半導体基板の一面に形成された絶縁層とからなることを特徴とする。本発明の半導体装置は、前記各項記載の半導体装置の製造方法を用いて製造したことを特徴とする。本発明の半導体装置の製造方法、半導体装置によれば、溝部の底面に形成された酸化膜を除去する際に、基体の一面、即ち溝部の頂面をエッチングカバー層で覆ったので、溝部の底面にある酸化膜だけが選択的に除去され、基体の一面がエッチングされることを防止できる。よって、酸化膜をエッチング除去する際に溝部の頂面がテーパー状に削られた、いわゆる肩崩れ形状になることを確実に防止する。これにより、溝部の内側に空洞を生じさせること無く緻密に導電材料を埋め込むことができ、導電性に優れた配線を得ることが可能になる。以下、本発明に係る半導体装置の製造方法、半導体装置について、図面に基づき説明する。なお、本実施形態は発明の趣旨をより良く理解させるために、一例を挙げて説明するものであり、特に指定のない限り、本発明を限定するものではない。また、以下の説明で用いる図面は、本発明の特徴をわかりやすくするために、便宜上、要部となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。半導体装置図1は、本発明の半導体装置の一例を示す要部拡大断面図である。半導体装置10は、基体11を備えている。基体11は、絶縁性基板、例えばガラス基板、樹脂基板などから構成される。なお、この基体11の一部に、例えば半導体素子等が形成されていてもよい。基体11の一面11aには、溝部トレンチ12が形成されている。溝部12は、例えば、基体11の一面11aから基体11の厚み方向に掘り下げられた幅が細く、かつ深い微細な溝からなる。溝部12の底部の幅Wは、例えば20nm~50nm程度になるように形成される。また、溝部12の深さDは、例えば80nm~200nm程度になるように形成される。このような溝部12の内側領域に、例えば半導体素子の回路配線を構成する導電体が形成される。溝部12には、内壁面を覆うように、バリア層バリアメタル13が形成されている。バリア層13は、例えば、Taタンタル窒化物、Ta珪化物、Ta炭化物、Tiチタン窒化物、Ti珪化物、Ti炭化物、Wタングステン窒化物、W珪化物、W炭化物、Ruルテニウム、およびRu酸化物、Vバナジウム酸化物、Coコバルト酸化物、Nbニオブ酸化物などから構成される。バリア層バリアメタル13は、厚みt1が例えば1nm~3nm程度になるように形成される。溝部12におけるバリア層13の内側領域には、導電材料からなる導電体15が形成されている。導電体15は、Cu銅から構成されている。この導電体15は、バリア層13の内側にシード層16を形成し、このシード層16を溶融リフローすることによって、あるいはメッキ成長法によって、溝部12を埋め込む導電体15を形成する。あるいは、バリア層13の内側領域に、スパッタリング法によって導電材料を堆積させて導電体15を形成する。導電体15は、例えば、基体11に形成された半導体素子の回路配線となる。半導体装置の製造方法図2、図3は、本発明の半導体装置の製造方法を段階的に示した要部拡大断面図である。本発明の半導体装置を製造する際には、まず、基体11を用意する図2a参照。基体11としては、絶縁性基板、半導体基板が用いられる。絶縁性基板として、例えば、ガラス基板、樹脂基板が挙げられる。また、半導体基板としては、例えば、シリコンウェーハ、SiCウェーハなどが挙げられる。基体11には、例えば、予め半導体素子図示略が形成されている。次に、この基体11の一面11aに、所定の深さの溝部12を形成する図2b参照:溝部形成工程。溝部12は、例えば、半導体素子の回路配線を象ったパターンとなるように形成される。基体11の一面11aに溝部12を形成する方法としては、例えば、フォトリソグラフィーによるエッチング加工や、レーザー光による加工を用いることができる。このような溝部12の底面12aには、基体11の構成材料が酸化された酸化膜自然酸化膜19が形成されることがある。このような酸化膜19をそのまま残した状態で溝部12に導電体を埋め込むと、導電特性が劣化したり導電体が酸化される原因となるため、後述する酸化膜除去工程で取り除く必要がある。次に、溝部12を除いた基体11の一面11a、即ち溝部12の頂面にエッチングカバー層14を形成する図2c参照:カバー層形成工程。エッチングカバー層14は、例えば、Ta,Tiまたはこれらを含む合金から構成される。エッチングカバー層14の形成は、例えば、スパッタリング法を用いることが好ましい。また、エッチングカバー層14は、厚みt2が例えば1nm~5nm程度になるように形成される。図4は、エッチングカバー層の形成に用いるスパッタリング装置成膜装置の一例を示している。スパッタリング装置成膜装置1は、真空槽2と、真空槽2内部にそれぞれ配置された基板ホルダ7およびターゲット5とを有している。真空槽2には真空排気系9とガス供給系4とが接続されており、真空槽2内部を真空排気し、真空排気しながらガス供給系4からスパッタガスと、化学構造中に窒素又は酸素を含む反応ガスを導入し例えば反応ガスが酸素の場合、流量が0.1sccm以上5sccm以下、真空槽2内部に大気圧よりも低い成膜雰囲気例えば全圧が10-4Pa以上10-1Pa以下を形成する。そして、基体11に溝部12が形成された一面11a側をターゲット5に向けた状態で基板ホルダ7に保持させておく。真空槽2の外部にはスパッタ電源8とバイアス電源6がそれぞれ配置され、ターゲット5はスパッタ電源8に、基板ホルダ7はバイアス電源6にそれぞれ接続されている。真空槽2の外部に磁界形成手段3が配置されており、真空槽2を接地電位に置き、真空槽2内部の成膜雰囲気を維持しながら、ターゲット5に負電圧を印加するとターゲット5はマグネトロンスパッタされる。ターゲット5は、上述したエッチングカバー層14の形成材料が主成分とされる。そして、ターゲット5がマグネトロンスパッタされると、エッチングカバー層の形成材料、即ちTaやTiがスパッタ粒子として放出される。放出されたスパッタ粒子と、反応ガスは基体11の一面11a、即ち溝部12の頂面を覆うエッチングカバー層14が形成される。なお、スパッタリング装置1の成膜条件を適切に制御することによって、溝部12の内側、特に底面12aにはエッチングカバー層14が堆積されないようにすることができる。溝部12の内側にエッチングカバー層14を堆積させないためには、例えば、基板ホルダ7に接続されたバイアス電源6の投入電力をゼロにするなどの制御を行えばよい。次に、溝部12の底面12aに形成された酸化膜19を除去する図2d参照:酸化膜除去工程。酸化膜19を除去する方法としては、例えば、前工程であるカバー層形成工程で用いたスパッタリング装置成膜装置1を用いることができる。図5は、スパッタリング装置成膜装置において、印加するRFバイアスと成膜レートとの関係を示すグラフである。このグラフによれば、スパッタリング装置成膜装置1のRFバイアスが480W付近で成膜レートが0となり、それよりもRFバイアスを低くすることによって、成膜レートが上昇していく。一方、RFバイアスを480W付近よりも高くすることによって、成膜レートはマイナスに転じる。これは即ち、成膜対象物基体をエッチングすることになる。このように、スパッタリング装置1のRFバイアスを変化させることによって、成膜対象物基体に成膜を行ったり、あるいは逆にエッチングを行うことができる。このように、スパッタリング装置成膜装置1を用いて、溝部12の底面12aに形成された酸化膜19をエッチング除去する際に、基体11の一面11a、即ち溝部12の頂面がエッチングカバー層14で覆われているために、溝部12の底面12aにある酸化膜19だけが選択的に除去され、基体11の一面11aがエッチングされることを防止する。基体11の一面11a、即ち溝部12の頂面をエッチングカバー層14で覆うことによって、酸化膜19をエッチング除去する際に溝部12の頂面がテーパー状に削られた、いわゆる肩崩れ形状になることを確実に防止できる。次に、溝部12の内壁面を含む基体11の一面11aに、所定の厚みのバリア層バリアメタル13を形成する図3a参照:バリア層形成工程。バリア層バリアメタル13は、例えば、Ta、Ti、W、Ru、V、Co、Nbのうちの少なくとも1種を含む材料を用いて形成する。バリア層13の形成は、例えば、スパッタリング法を用いることが好ましい。バリア層バリアメタル13は、スパッタリング法によって形成される。例えば、図4に示すスパッタリング装置成膜装置1を用いて、溝部12の内壁面を覆うように成膜する。バリア層バリアメタル13は、厚みt1が例えば1nm~5nm程度になるように形成される。次に、バリア層バリアメタル13を覆うようにシード層16を形成する図3b参照。このシード層16は、次工程においてリフローされ、溝部12に埋め込まれる導電材料となる。シード層16は、Cuから構成される。シード層16は、例えば厚みが3nm~8nm程度になるように形成される。このようなシード層16の形成にあたって、基体11の一面11a、即ち溝部12の頂面がエッチングカバー層14によって覆われて角部が肩崩れしていないので、溝部12の開口面付近にシード層16が過剰に堆積して溝部12の開口面付近を狭めたり閉塞してしまう懸念が無い。従って、溝部12の内部にほぼ均一な厚みでシード層16の形成することが可能になる。次に、シード層16を形成した基体11を、シード層16の溶融温度以上に加熱してリフローを行う図3c参照:埋込工程。これにより、シード層16は溶融して溝部12の内側、即ちバリア層バリアメタル13の内側領域がCuからなる導電材料Mによって埋め込まれる。このような埋込工程において、エッチングカバー層14によってシード層16が溝部12の内部にほぼ均一な厚みで形成されているため、溶融した導電材料Mの内部に空洞が残留することが無く、溝部12の内部に隙間無く導電材料Mを埋め込むことができる。この後、溝部12を除いた基体11の一面11aに積層されているエッチングカバー層14、バリア層13および導電材料Mを除去する図3d参照。これによって、それぞれの溝部12ごとに、溝部12を埋め込む導電体15、即ち回路配線が形成される。なお、溝部12の内側に導電材料を埋め込む埋込工程は、上述したように、シード層16を形成して、このシード層16をリフロー法によって溶融する以外にも、例えば、スパッタリング法やメッキ成長法によって導電材料を埋め込むこともできる。スパッタリング法によって導電材料を埋め込む場合、図5に示すスパッタリング装置成膜装置を用いてターゲット5をCuとして、溝部12の内側領域を含む基体11の一面11a側にCuからなる導電材料を堆積させる。このようなスパッタリング法によって導電材料を埋め込む場合であっても、酸化膜19をエッチング除去する際にエッチングカバー層14によって溝部12の頂面がテーパー状に削られた、いわゆる肩崩れ形状になることを防止できるので、堆積されるCuを溝部12の内側に均一に空洞を生じさせること無く堆積させることが可能になる。"