メモリセルを具備し、前記メモリセルが、強磁性体で形成された磁気記録層と、前記磁気記録層に接合された第1及び第2固定層と、前記磁気記録層に対向するように設けられた複数のリファレンス層と、前記複数のリファレンス層と前記磁気記録層との間にそれぞれに挿入された複数のトンネルバリア膜とを備え、前記第1固定層は、第1方向に固定された磁化を有し、前記第2固定層は、前記第1方向と逆の第2方向に固定された磁化を有し、前記複数のリファレンス層は、前記第1方向又は前記第2方向に固定された磁化を有しており、前記複数のリファレンス層及び前記複数のトンネルバリア膜が、前記第1固定層と前記第2固定層の間の位置に設けられている半導体装置。請求項1に記載の半導体装置であって、更に、前記第1固定層と前記第2固定層の間に書き込み電流を流す書き込み回路を備え、前記メモリセルへのデータ書き込みは、前記磁気記録層の磁壁を、前記複数のリファレンス層のうち前記第1固定層に最近接する第1最近接リファレンス層と前記第1固定層の間の位置、前記複数のリファレンス層のうちの隣接する2つのリファレンス層の間の位置、又は、前記複数のリファレンス層のうち前記第2固定層に最近接する第2最近接リファレンス層と前記第2固定層の間の位置のうちの所望の位置に前記書き込み電流によって移動させることで行われる半導体装置。請求項2に記載の半導体装置であって、前記書き込み回路によって生成される前記書き込み電流の大きさと前記書き込み電流が流される時間との少なくとも一方が可変である半導体装置。請求項1に記載の半導体装置であって、更に、前記第2固定層から前記第1固定層に第1書き込み電流を流すとともに、前記第1固定層から前記第2固定層に第2書き込み電流を流すように構成された書き込み回路を備え、前記メモリセルは、前記磁気記録層の磁壁を、前記複数のリファレンス層のうち前記第1固定層に最近接する第1最近接リファレンス層と前記第1固定層の間の第1位置、前記複数のリファレンス層のうちの隣接する2つのリファレンス層の間の第2位置、又は、前記複数のリファレンス層のうち前記第2固定層に最近接する第2最近接リファレンス層と前記第2固定層の間の第3位置のいずれかに位置させることでデータを記憶し、前記第3位置に対応するデータの書き込みは、前記第1書き込み電流によって前記磁壁を前記第3位置に移動させることで行われ、前記第1位置及び前記第2位置に対応するデータの書き込みは、それぞれ、前記第1書き込み電流によって前記磁壁を前記第3位置に移動させた後、前記第2書き込み電流によって前記磁壁を前記第1位置及び前記第2位置に移動させることで行われる半導体装置。請求項1乃至4のいずれかに記載の半導体装置であって、更に、前記複数のリファレンス層と前記複数のトンネルバリア膜と前記磁気記録層で形成される複数のMTJに読み出し電流を流す読み出し回路を備え、前記読み出し回路は、前記読み出し電流から前記メモリセルに記憶されているデータを判別する半導体装置。請求項5に記載の半導体装置であって、前記読み出し回路は、前記複数のMTJを流れる前記読み出し電流のそれぞれと読み出しリファレンス電流とを比較することにより、前記メモリセルに記憶されているデータを判別する半導体装置。請求項1乃至6のいずれかに記載の半導体装置であって、前記複数のリファレンス層及び前記複数のトンネルバリア膜の数が3である半導体装置。請求項1に記載の半導体装置であって、更に、第1及び第2書き込みビット線と、前記複数のリファレンス層にそれぞれに接続され、前記第1及び第2書き込みビット線の間に前記第1及び第2書き込みビット線と平行に設けられた複数の読み出しビット線とを備え、前記メモリセルが、更に、前記第1固定層に接続されたドレインと前記第1書き込みビット線に接続されたソースとを備える第1MOSトランジスタと、前記第2固定層に接続されたドレインと前記第2書き込みビット線に接続されたソースとを備える第2MOSトランジスタとを備え、前記第1MOSトランジスタが、第1拡散層と前記第1拡散層を横断するように設けられたワード線とで構成され、前記複数の読み出しビット線が、前記複数のリファレンス層のうち前記第1固定層に最近接する第1最近接リファレンス層に接続された第1読み出しビット線を含み、前記第1拡散層が、前記第1MOSトランジスタのソースと前記第1書き込みビット線とを接続するビアから、少なくとも前記第1読み出しビット線の下方の領域に到達するように設けられている半導体装置。請求項8に記載の半導体装置であって、前記第2MOSトランジスタが、第2拡散層と前記ワード線とで構成され、前記ワード線が前記第2拡散層を横断するように設けられ、前記複数の読み出しビット線が、前記複数のリファレンス層のうち前記第2固定層に最近接する第2最近接リファレンス層に接続された第2読み出しビット線を含み、前記第2拡散層が、前記第2MOSトランジスタのソースと前記第2書き込みビット線とを接続するビアから、少なくとも前記第2読み出しビット線の下方の領域に到達するように設けられている半導体装置。請求項1乃至9のいずれかに記載の半導体装置であって、前記磁気記録層には、前記複数のリファレンス層のうち前記第1固定層に最近接する第1最近接リファレンス層と前記第1固定層の間の位置、前記複数のリファレンス層のうちの隣接する2つのリファレンス層の間の位置、及び、前記複数のリファレンス層のうち前記第2固定層に最近接する第2最近接リファレンス層と前記第2固定層の間の位置にくびれ部が設けられる半導体装置。請求項1乃至10のいずれかに記載の半導体装置を備える磁気ランダムアクセスメモリ。したがって、本発明の目的は、高速な読み出し動作に適しながらメモリセルの面積を低減することができる磁壁移動型MRAMを提供することにある。本発明の一の観点では、半導体装置が、メモリセルを具備している。当該メモリセルは、強磁性体で形成された磁気記録層と、磁気記録層に接合された第1及び第2固定層と、磁気記録層に対向するように設けられた複数のリファレンス層と、複数のリファレンス層と磁気記録層との間にそれぞれに挿入された非磁性の複数のトンネルバリア膜とを備えている。第1固定層は、第1方向に固定された磁化を有し、第2固定層は、第1方向と逆の第2方向に固定された磁化を有している。複数のリファレンス層は、第1方向又は第2方向に固定された磁化を有している。リファレンス層及びトンネルバリア膜は、第1固定層と第2固定層の間の位置に設けられている。本発明によれば、高速な読み出し動作に適しながらメモリセルの面積を低減することができる磁壁移動型MRAMを提供することができる。第1の実施形態:図3は、本発明の第1の実施形態の磁気記ランダムアクセスメモリのメモリセル10の構成を示す図である。メモリセル10は、磁気抵抗効果素子1と、NMOSトランジスタ51、52とを備えている。磁気抵抗効果素子1は、固定層11、12と、固定層11、12の上面に接合するように積層された磁気記録層2と、リファレンス層41、42、43と、磁気記録層2とリファレンス層41、42、43との間にそれぞれに挟まれたトンネルバリア膜31、32、33とを備えている。固定層11、12は、いずれも、磁化が固定された強磁性膜で構成される。固定層11、12の磁化は、互いに、逆の方向に向けられている。本実施形態では、固定層11の磁化は上向きに、固定層12の磁化は下向きに固定される。磁気記録層2も、強磁性膜で形成される。ここで、磁気記録層2のうちの、それぞれ固定層11、12に接合する領域2a、2bの磁化は、固定層11、12との交換結合により固定される。以下では、領域2a、2bを、磁化固定領域2a、2bということがある。磁化固定領域2aの磁化は固定層11と同じく上向きに固定され、磁化固定領域2bの磁化は固定層12と同じく下向きに固定される。固定層11と磁化固定領域2aの磁化の向きは矢印101で、固定層12と磁化固定領域2bの磁化の向きは矢印102で表わされている。一方、領域2a、2bの間の領域2cは、磁化が上下方向で反転可能である。以下では、領域2cを磁化反転領域2cということがある。リファレンス層41、42、43は、磁化が固定された強磁性膜で構成される。本実施形態では、リファレンス層41、42、43の磁化は上向きに固定される。ただし、リファレンス層41、42、43の磁化は下向きに固定されてもよい。リファレンス層41、42、43とトンネルバリア膜31、32、33と磁化反転領域2cとで、3つのMTJが形成されている。トンネルバリア膜31、32、33は、非磁性の絶縁膜で形成される。リファレンス層41には、読み出しビット線RBL1が接続される。同様に、リファレンス層42には、読み出しビット線RBL2が接続され、リファレンス層43には、読み出しビット線RBL3が接続される。本実施形態では、固定層11、12、磁気記録層2、及び、リファレンス層41、42、43が、いずれも、上下方向の向きの磁化を有している、即ち、垂直磁気異方性を有している。しかしながら、固定層11、12、磁気記録層2、及び、リファレンス層41、42、43が、面内磁気異方性を有し、面内方向の磁化を有する構成も可能である。この場合でも、固定層11、12の磁化は、逆方向に固定される。NMOSトランジスタ51、52は、読み出し動作時及び書き込み動作時における磁気抵抗効果素子1の選択に使用される。NMOSトランジスタ51のドレインには固定層11が接続され、NMOSトランジスタ51のソースには書き込みビット線BL1が接続され、NMOSトランジスタ51のゲートにはワード線WLが接続される。同様に、NMOSトランジスタ52のドレインには固定層12が接続され、NMOSトランジスタ52のソースには書き込みビット線BL2が接続され、NMOSトランジスタ52のゲートにはワード線WLが接続される。図4は、図3のメモリセル10のレイアウトを示す平面図である。図4には、2つのメモリセル10のレイアウトが図示されている。ワード線WLは、ポリシリコンゲートとして形成されており、拡散層53、54を横断するように設けられている。ワード線WLと拡散層53とでNMOSトランジスタ51が形成され、ワード線WLと拡散層54とでNMOSトランジスタ52が形成される。固定層11、12は、それぞれ、NMOSトランジスタ51、52のドレインに、ビアコンタクト6を介して接続される。更に、NMOSトランジスタ51、52のソースは、ビアコンタクト7を介して書き込みビット線BL1、BL2と接続される。リファレンス層41、42、43は、それぞれ、ビアコンタクト8を介して読み出しビット線RBL1、RBL2、RBL3と接続される。図3、図4に図示されている構造では、読み出しビット線RBL1、RBL2、RBL3が個別に設けられて高速な読み出し動作に適している一方で、1ビットを記憶するために要する面積を小さくすることができる。即ち、図3、図4に図示されている構造は、一つのメモリセル10に2ビットのデータを記憶することができる詳細は後述する。その一方で、図4に図示されているレイアウトでは、各メモリセル10の面積は、10F×3F=30F2である。これは、1ビット当たりの面積が15F2であることを意味している。一方、図2Bの構造では、高速な読み出し動作に適しているものの、1ビットを記憶するために要する面積は、6F×3F=18F2である。このように、本実施形態の磁気ランダムアクセスメモリは、高速な読み出し動作に適しながらメモリセルの面積を低減することができる。以下では、第1の実施形態の磁気ランダムアクセスメモリの動作、特に、メモリセル10に2ビットのデータを書き込むことができ、且つ、データを読み出すことができることを詳細に説明する。図3を再度に参照して、図3の矢印101、102、110、121~123は、それぞれの位置における磁化の向きを示している。メモリセル10は、NMOSトランジスタ51、52を介して磁気記録層2に電流を流し、磁気記録層2の磁化の向き110を変化させることでデータの書き込みを行うように構成されている。一方、データの読み出しは、読み出しビット線RBL1、RBL2、RBL3から各MTJに電流を流し、各MTJの抵抗値の変化を検知することで行われる。メモリセル10は、2ビットのデータを記憶するように構成されている。言い換えれば、メモリセル10は、4つの状態をとり得る。図5A~図5Dは、それぞれ、データ00、01、10、11を記憶したときのメモリセル10の状態を示している。これらの図から理解されるように、メモリセル10は、磁壁の位置によってデータを記憶する。図5Aに図示されているように、メモリセル10がデータ00を記憶する場合、磁壁9は、リファレンス層43と磁化固定領域2bとの間の位置にある。この場合、矢印121~123から理解されるように、磁化反転領域2cの磁壁9と磁化固定領域2aの間の部分の磁化矢印111~113が上向きの状態になる。したがって、リファレンス層41、トンネルバリア膜31、及び磁化反転領域2cで構成されるMTJ、リファレンス層42、トンネルバリア膜32、及び磁化反転領域2cで構成されるMTJ、及び、リファレンス層43、トンネルバリア膜33、及び磁化反転領域2cで構成されるMTJは、全て、低抵抗状態となる。また、図5Bに図示されているように、メモリセル10がデータ01を記憶する場合、磁壁9は、リファレンス層42とリファレンス層43の間の位置にある。このとき、磁化反転領域2cの磁壁9と磁化固定領域2aの間の部分の磁化矢印111、112が上向きの状態になり、磁壁9と磁化固定領域2bの間の部分は磁化矢印113が下向きの状態になる。したがって、リファレンス層41、トンネルバリア膜31、及び磁化反転領域2cで構成されるMTJと、リファレンス層42、トンネルバリア膜32、及び磁化反転領域2cで構成されるMTJとが低抵抗状態となる一方で、リファレンス層43、トンネルバリア膜33、及び磁化反転領域2cで構成されるMTJは高抵抗状態となる。更に、図5Cに図示されているように、メモリセル10がデータ10を記憶する場合、磁壁9は、リファレンス層41とリファレンス層42の間の位置にある。この場合、磁化反転領域2cの磁壁9と磁化固定領域2aの間の部分の磁化矢印111が上向きの状態になり、磁壁9と磁化固定領域2bの間の部分の磁化矢印112、113が下向きの状態になる。したがって、リファレンス層41、トンネルバリア膜31、及び磁化反転領域2cで構成されるMTJが低抵抗状態になる一方で、リファレンス層42、トンネルバリア膜32、及び磁化反転領域2cで構成されるMTJと、リファレンス層43、トンネルバリア膜33、及び磁化反転領域2cで構成されるMTJとは高抵抗状態となる。最後に、図5Dに図示されているように、メモリセル10がデータ11を記憶する場合、磁壁9は、磁化固定領域2aとリファレンス層41の間の位置にある。この場合、磁化反転領域2cの磁壁9と磁化固定領域2bの間の部分の磁化矢印111~113が下向きの状態になる。したがって、リファレンス層41、トンネルバリア膜31、及び磁化反転領域2cで構成されるMTJ、リファレンス層42、トンネルバリア膜32、及び磁化反転領域2cで構成されるMTJ、及び、リファレンス層43、トンネルバリア膜33、及び磁化反転領域2cで構成されるMTJは、いずれも高抵抗状態となる。図6A、図6Bは、本実施形態のメモリセル10への書き込み動作を示す図である。上述のように、メモリセル10は、磁壁9の位置としてデータを記録するから、データ書き込みにおいては磁壁9の位置の制御が問題になる。本実施形態では、データ書き込みが2段階で行われる。まず、図6Aに図示されているように、磁壁9が、リファレンス層43と磁化固定領域2bとの間の位置に移動されて初期化される。この状態は、メモリセル10がデータ00を記憶する状態に対応している。具体的には、NMOSトランジスタ51、52がオン状態にされ、書き込み電流IW0が固定層12から固定層11に向けて流される。図6Aから理解されるように、書き込み前のメモリセル10がデータ00、01、10、11の何れを書き込む状態であっても、書き込み電流IW0の大きさと書き込み電流IW0が流される時間T0とを適切に制御することで、磁壁9をリファレンス層43と磁化固定領域2bとの間の位置に初期化することができる。続いて、図6Bに図示されているように、書き込み電流を固定層11から固定層12に向けて流して磁壁9を所望の位置に移動させることで、所望のデータが書き込まれる。ここで、初期化の直後にはデータ00を記憶する状態になっているので、データ00を書き込む場合には、書き込み電流を流す必要はない。詳細には、データ01を書き込む場合、固定層11から固定層12に書き込み電流IW1が流され、磁壁9がリファレンス層42とリファレンス層43の間の位置に移動される。ここで、磁壁9の移動距離は、書き込み電流IW1の大きさと書き込み電流IW1を流す時間T1とに依存していることに留意されたい。書き込み電流IW1の大きさと書き込み電流IW1を流す時間T1とを適切に制御することで、磁壁9をリファレンス層42とリファレンス層43の間の位置に移動することができる。また、データ10を書き込む場合、固定層11から固定層12に書き込み電流IW2が流され、磁壁9がリファレンス層41とリファレンス層42の間の位置に移動される。この場合でも、書き込み電流IW2の大きさと書き込み電流IW2を流す時間T2とを適切に制御することで、磁壁9をリファレンス層41とリファレンス層42の間の位置に移動することができる。更に、データ11を書き込む場合、固定層11から固定層12に書き込み電流IW3が流され、磁壁9が磁化固定領域2aとリファレンス層41の間の位置に移動される。この場合でも、書き込み電流IW3の大きさと書き込み電流IW3を流す時間T3とを適切に制御することで、磁壁9を磁化固定領域2aとリファレンス層41の間の位置に移動することができる。磁壁9の移動距離は、概略的には、書き込み電流の大きさと、該書き込み電流を流す時間とに比例するから、下記式が成立する:IW0T0>IW3T3>IW2T2>IW1T1ここで、書き込み電流IW0、IW1、IW2、IW3を流す時間T0、T1、T2、T3が同一である場合には、下記式が成立することになる。IW0>IW3>IW2>IW1磁壁9の位置の制御は、書き込み電流の大きさを可変に制御することで行ってもよく、書き込み電流を流す時間を可変に制御することで行ってもよく、また、書き込み電流の大きさと時間の両方を可変に制御することで行ってもよい。一方、図7は、本実施形態のメモリセル10の読み出し動作を示す図である。メモリセル10の各状態での磁化の向きは図5A~図5Dで説明したとおりである。読み出し動作では、磁化反転領域2cの上に形成された3つのMTJに読み出し電流が流され、その読み出し電流が検出される。例えば、NMOSトランジスタ51をオン状態に設定し、読み出しビット線RBL1、RBL2、RBL3と書き込みビット線BL1の間に電圧を印加することで、3つのMTJのそれぞれに読み出し電流を流すことができる。このとき、NMOSトランジスタ51、52が個別に制御可能である場合には、NMOSトランジスタ52をオフ状態に設定してもよい。一方、NMOSトランジスタ51、52が同時にオンオフする構成が採用される場合には、NMOSトランジスタ51、52をオン状態に設定し、書き込みビット線BL1、BL2を同一の電位に設定最も簡便には、接地GNDに接続すればよい。以下では、MTJが低抵抗状態の場合に流れる読み出し電流をIR0、高抵抗状態の読み出し電流をIR1として、メモリセル10の各状態における読み出し動作の説明を行う。メモリセル10がデータ00を記憶している場合、3つのMTJのすべてが低抵抗状態となっている。したがって、読み出しビット線RBL1、RBL2、RBL3と書き込みビット線BL1との間に電圧を印加した場合、リファレンス層41~43には、それぞれ、低抵抗状態の読み出し電流IR0が流れる。即ち、読み出しビット線RBL1、RBL2、RBL3を流れる電流は、いずれも、読み出し電流IR0になる。読み出しビット線RBL1、RBL2、RBL3を流れる電流をセンスアンプで検出し、エンコード回路で2ビット分のデータにエンコードすることで、データ00を得ることができる。一方、メモリセル10がデータ01を記憶している場合、リファレンス層41、トンネルバリア膜31及び磁化反転領域2cで構成されるMTJ、及び、リファレンス層42、トンネルバリア膜32及び磁化反転領域2cで構成されるMTJは低抵抗状態になり、リファレンス層43、トンネルバリア膜33及び磁化反転領域2cで構成されるMTJは高抵抗状態となっている。したがって、読み出しビット線RBL1、RBL2、RBL3と書き込みビット線BL1との間に電圧を印加した場合、リファレンス層41、42には、それぞれ、低抵抗状態の読み出し電流IR0が流れ、リファレンス層43には高抵抗状態の読み出し電流IR1が流れる。即ち、読み出しビット線RBL1、RBL2、RBL3を流れる読み出し電流は、それぞれ、IR0、IR0、IR1になる。読み出しビット線RBL1、RBL2、RBL3を流れる電流をセンスアンプで検出し、エンコード回路で2ビット分のデータにエンコードすることで、データ01を得ることができる。メモリセル10がデータ10を記憶している場合、データ11を記憶している場合でも、同様にして、メモリセル10に記憶されているデータを読み出すことができる。図8は、第1の実施形態のメモリセル10を用いた場合のMRAM200の構成の一例を示すブロック図である。第1の実施形態のMRAM200は、上述の構成の複数のメモリセル10がマトリクス上に配置されたメモリセルアレイを有している。メモリセルアレイには、更に、ワード線WLと、書き込みビット線BL1、BL2と、読み出しビット線RBL1、RBL2、RBL3が設けられている。MRAM200は、更に、Xセレクタ201と、入力デコード回路202と、書き込み用Yセレクタ203と、書き込み電流供給回路204と、読み出し用Yセレクタ205と、読み出し電流負荷回路206と、リファレンス電流回路207と、センスアンプ208と、出力エンコード回路209とを備えている。Xセレクタ201は、ワード線WLに接続されており、データの書き込み動作時、及び読み出し動作時において、選択メモリセルアクセスすべきメモリセル10に接続されたワード線WLを選択ワード線として選択する。図8では、選択メモリセルが符号10sで、選択ワード線が符号WLsで示されている。書き込み用Yセレクタ203は、書き込みビット線BL1、BL2に接続されており、選択メモリセル10sに接続される書き込みビット線BL1、BL2を選択書き込みビット線BL1sおよびBL2sとして選択する。書き込み電流供給回路204は、書き込み動作時に、選択メモリセル10sの初期化に用いられる書き込み電流IW0、及び、書き込むべきデータに対応する書き込み電流IW1、IW2、IW3を選択書き込みビット線BL1s、BL2sに供給する。入力デコード回路202は、その入力DIN1、DIN2に入力されるデータをデコードし、書き込み電流供給回路204が生成すべき書き込み電流IW0、IW1、IW2、IW3を設定する入力デコード信号243を生成する。図9は、書き込み電流供給回路204の構成の具体例の1つである。書き込み電流供給回路204は、並列接続されたPMOSトランジスタ221、222、223と、NMOSトランジスタ231、232、233と、PMOS制御回路211、NMOS制御回路212とを備えている。入力デコード回路202から書き込み電流供給回路204に供給された入力デコード信号243は、PMOS制御回路211とNMOS制御回路212に供給される。PMOS制御回路211は、PMOSトランジスタ221、222、223を制御するPMOS制御信号251、252、253を入力デコード信号243に応じて出力する。同様に、NMOS制御回路212は、NMOSトランジスタ231、232、233を制御するNMOS制御信号261、262、263を入力デコード信号243に応じて出力する。PMOSトランジスタ221、222、223は、そのソースが電源VDDに共通に接続され、そのドレインが共通に書き込み電流出力線241に接続されている。書き込み電流出力線241は、書き込み用Yセレクタ203に接続される。一方、NMOSトランジスタ231、232、233は、そのソースが接地GNDに共通に接続され、そのドレインが共通に書き込み電流引き込み線242に接続されている。書き込み電流引き込み線242は、書き込み用Yセレクタ203に接続されている。図9の書き込み電流供給回路204は、以下の動作により、選択メモリセル10sに所望の大きさの書き込み電流を供給する。書き込み用Yセレクタ203は、選択メモリセル10sに流すべき書き込み電流の向きに応じて、選択書き込みビット線BL1s、BL2sの一方を書き込み電流出力線241に、他方を書き込み電流引き込み線242に接続する。加えて、PMOS制御信号251、252、253、NMOS制御信号261、262、263に応じて、PMOSトランジスタ221、222、223、NMOSトランジスタ231、232、233のうち、流すべき書き込み電流の大きさに応じた数のトランジスタがオンされる。これにより、書き込み電流は、上述の書き込み電流IW0、IW1、IW2、IW3のいずれかに制御される。書き込み電流は、電源VDDから書き込み電流出力線241及びそれに接続された選択書き込みビット線BL1s又はBL2sを介して選択メモリセル10sに供給され、更に、選択メモリセル10sを通過した後、書き込み電流引き込み線242を介して接地GNDに流れる。図8に戻り、読み出し用Yセレクタ205は、読み出しビット線RBL1、RBL2、RBL3に接続されている。読み出し用Yセレクタ205は、選択メモリセル10sに接続される読み出しビット線RBL1、RBL2、RBL3を選択読み出しビット線RBL1s、RBL2s、RBL3sとして選択する。読み出し電流負荷回路206は、選択読み出しビット線RBL1s、RBL2s、RBL3sを流れる読み出し電流を受け取り、それぞれの読み出し電流を積分して読み出し電圧VB1、VB2、VB3に変換する。一方、リファレンス電流回路207は、読み出しリファレンス電流IREFを生成し、その読み出しリファレンス電流IREFを積分して読み出し参照電圧VR1、VR2、VR3を生成する。ここで、読み出し参照電圧VR1、VR2、VR3は、同一の読み出しリファレンス電流IREFから生成される。読み出しリファレンス電流IREFは、定電流回路又はメモリセルと同一の構成のリファレンスセルを用いて生成される。センスアンプ208は、読み出し電圧VB1、VB2、VB3を、それぞれ読み出し参照電圧VR1、VR2、VR3と比較し、その比較結果に対応する判別データVSA1、VSA2、VSA3を生成する。ここで、判別データVSA1は、読み出し電圧VB1と読み出し参照電圧VR1との比較結果に対応しており、判別データVSA2は、読み出し電圧VB2と読み出し参照電圧VR2との比較結果を示しており、判別データVSA3は、読み出し電圧VB3と読み出し参照電圧VR3との比較結果を示している。判別データVSA1、VSA2、VSA2は、出力エンコード回路209へ出力される。出力エンコード回路209は、センスアンプ208で検出した判別データVSA1、VSA2、VSA2を2ビットデータにエンコードし、出力DOUT1、出力DOUT2に出力する。図10A~図10Dは、図8の構成のMRAMの読み出し動作を説明するタイミングチャートである。図10Aは、選択メモリセル10sに記憶されているデータがデータ00である場合、図10Bは、選択メモリセル10sに記憶されているデータがデータ01である場合、図10Cは、選択メモリセル10sに記憶されているデータがデータ10である場合、図10Dは、選択メモリセル10sに記憶されているデータがデータ11である場合の動作を示している。読み出し動作時は、選択ワード線WLsを高電位に設定すると共に、選択読み出しビット線RBL1s、RBL2s、RBL3sを所定の読み出し電位VREADに設定することで行われる。これにより、選択メモリセル10sの3つのMTJを流れる読み出し電流に対応する読み出し電圧VB1、VB2、VB3が、センスアンプ208の入力に生成される。センスアンプ208は、読み出し電圧VB1、VB2、VB3を、リファレンス電流回路207によって生成された読み出し参照電圧VR1、VR2、VR3と比較する。選択メモリセル10sに記憶されているデータがデータ00である場合、図10Aに図示されているように、読み出し電圧VB1、VB2、VB3が、それぞれ、読み出し参照電圧VR1、VR2、VR3よりも低くなる。これにより、判別データVSA1、VSA2、VSA3は、いずれもデータ0になる。出力エンコード回路209は、判別データVSA1、VSA2、VSA3から選択メモリセル10sの3つのMTJの状態を判別し、出力DOUT1、DOU2をいずれも、データ0に設定する。即ち、出力エンコード回路209は、選択メモリセル10sに記憶されているデータがデータ00であると判別したことになる。また、選択メモリセル10sに記憶されているデータがデータ01である場合、図10Bに図示されているように、読み出し電圧VB1、VB2が、それぞれ、読み出し参照電圧VR1、VR2よりも低くなり、読み出し電圧VB3が、読み出し参照電圧VR3よりも高くなる。これにより、判別データVSA1、VSA2は、いずれもデータ0になり、判別データVSA3はデータ1になる。出力エンコード回路209は、判別データVSA1、VSA2、VSA3から選択メモリセル10sの3つのMTJの状態を判別し、出力DOUT1をデータ0に、DOUT2をデータ1に設定する。即ち、出力エンコード回路209は、選択メモリセル10sに記憶されているデータがデータ01であると判別したことになる。選択メモリセル10sに記憶されているデータがデータ10である場合図10C、及び、データ11である場合図10Dも同様に、読み出し電圧VB1、VB2、VB3と読み出し参照電圧VR1、VR2、VR3の比較結果に対応する判別データVSA1、VSA2、VSA3が生成され、その判別データVSA1、VSA2、VSA3をエンコードすることで、それぞれデータ10、11がデータ出力DOUT1、DOUT2から出力される。以上に説明されているように、第1の実施形態のMRAM200のメモリセル10は、読み出しビット線RBL1、RBL2、RBL3が個別に設けられることで高速な読み出し動作に適している一方で、1ビットを記憶するために要する面積を小さくすることができる。これは、MRAM200のコストを低減するために有効である。第2の実施形態:図11は、本発明の第2の実施形態のMRAM200Aの構成を示すブロック図である。上述された図8の構成では、読み出しビット線RBL1、BRL2、RBL3を流れる読み出し電流から読み出し電圧VB1、VB2、VB3をそれぞれに生成し、生成した読み出し電圧VB1、VB2、VB3をそれぞれ読み出し参照電圧VR1、VR2、VR3と比較してデータ判別が行われているが、図7から理解されるように、選択メモリセル10sの3つのMTJを流れる読み出し電流は書き込みビット線BL1を流れるから、書き込みビット線BL1を流れる電流を検出して選択メモリセル10sに記憶されているデータを判別してもよい。図11は、書き込みビット線BL1を流れる電流を検出して選択メモリセル10sに記憶されているデータを判別する構成を示している。第2の実施形態のMRAM200Aでは、読み出しビット線RBL1、RBL2、RBL3が終端回路210に接続され、書き込みビット線BL1が読み出し用Yセレクタ205に接続される。終端回路210のうち、選択読み出しビット線RBL1s、RBL2s、RBL3sに接続されている終端回路210sは、選択読み出しビット線RBL1s、RBL2s、RBL3sを所定の読み出し電位VREADに設定する。読み出し電流負荷回路206は、選択読み出しビット線RBL1s、RBL2s、RBL3sから書き込みビット線BL1に流れ込んだ電流を受け取り、その電流を積分して読み出し電圧VBに変換する。一方、リファレンス電流回路207は、読み出しリファレンス電流を生成し、その読み出しリファレンス電流を積分して読み出し参照電圧VRを生成する。ここで、リファレンス電流回路207は、生成する読み出しリファレンス電流の電流レベルを制御可能に構成されている。リファレンス電流回路207は、電流レベルをIREF1、IREF2、IREF3のうちから選択し、選択した電流レベルの読み出しリファレンス電流を生成する。ここで、IREF1<IREF2<IREF3である。リファレンス電流回路207が生成する読み出し参照電圧VRは、生成された読み出しリファレンス電流の電流レベルに応じて可変である。センスアンプ208は、読み出し電圧VBと読み出し参照電圧VRとを比較し、その比較結果に対応する判別データVSAを生成する。後述のように、読み出し参照電圧VRが読み出し動作の間に変化されるから、判別データVSAは、時間的に変化し得ることに留意されたい。出力エンコード回路209は、読み出し動作の各時点における判別データVSAの値から選択メモリセル10sに記憶されているデータを判別し、判別したデータを出力DOUT1、DOUT2から出力する。図12A~図12Dは、図11の構成のMRAMの読み出し動作を説明するタイミングチャートである。図12Aは、選択メモリセル10sに記憶されているデータがデータ00である場合、図12Bは、選択メモリセル10sに記憶されているデータがデータ01である場合、図12Cは、選択メモリセル10sに記憶されているデータがデータ10である場合、図12Dは、選択メモリセル10sに記憶されているデータがデータ11である場合の動作を示している。図12A~図12Dに図示されているように、読み出し動作においては、リファレンス電流回路207は、第1期間において読み出しリファレンス電流をIREF1に設定し、第1期間に続く第2期間において読み出しリファレンス電流をIREF2に設定し、第2期間に続く第3期間において読み出しリファレンス電流をIREF3に設定する。読み出し参照電圧VRも読み出しリファレンス電流の変化に応じて変化する。センスアンプ208は、第1乃至第3期間のそれぞれにおいて読み出し電圧VBと読み出し参照電圧VRとを比較する。出力エンコード回路209は、第1乃至第3期間における判別データVSAの値をエンコードし、エンコードによって得られた値を出力DOUT1、DOUT2から出力する。例えば、図12Aに図示されているように、選択メモリセル10sに記憶されているデータがデータ00である場合、第1乃至第3期間における読み出し電圧VBが、いずれも、読み出し参照電圧VRよりも低くなる。これにより、第1乃至第3期間のいずれにおいても、判別データVSAの値がデータ0になる。出力エンコード回路209は、判別データVSAから選択メモリセル10sの3つのMTJの状態を判別し、出力DOUT1、DOU2をいずれも、データ0に設定する。即ち、出力エンコード回路209は、選択メモリセル10sに記憶されているデータがデータ00であると判別したことになる。また、選択メモリセル10sに記憶されているデータがデータ01である場合、図12Bに図示されているように、第1期間においては読み出し電圧VBが読み出し参照電圧VRよりも高くなり、第2期間、第3期間においては読み出し電圧VBが読み出し参照電圧VRよりも低くなる。これにより、第1期間において判別データVSAの値がデータ1になり、第2期間、第3期間においては判別データVSAの値がデータ0になる。出力エンコード回路209は、判別データVSAから選択メモリセル10sの3つのMTJの状態を判別し、出力DOUT1をデータ0に、出力DOU2をデータ1に設定する。即ち、出力エンコード回路209は、選択メモリセル10sに記憶されているデータがデータ01であると判別したことになる。選択メモリセル10sに記憶されているデータがデータ10である場合図12C、及び、データ11である場合図12Dも同様に、第1乃至第3期間における読み出し電圧VBと読み出し参照電圧VRの比較結果に対応する判別データVSAをエンコードすることで、それぞれデータ10、11がデータ出力DOUT1、DOUT2から出力される。なお、上述の読み出し動作では選択メモリセル10sの3つのMTJを流れる読み出し電流が選択書き込みビット線BL1sに流されるが、読み出し電流は、選択書き込みビット線BL1sではなく選択書き込みビット線BL2sに流してもよい。この場合、書き込みビット線BL1の代わりに書き込みビット線BL2が読み出し用Yセレクタ205に接続される。第3の実施形態:図13は、本発明の第3の実施形態のMRAMのメモリセルのレイアウトを示すレイアウト図である。第2の実施形態では、磁気記録層2にくびれ部131~134が設けられている。くびれ部131は固定層11とリファレンス層41の間に位置し、くびれ部132はリファレンス層41、42の間に位置している。更に、くびれ部133はリファレンス層42、43の間に位置し、くびれ部134はリファレンス層43と固定層12の間に位置している。くびれ部131、132、133、134は磁壁9に対しピンポテンシャルの役割を果たす。このため、磁壁9の位置制御が容易となり、データ書き込みの信頼性が向上する。第4の実施形態:図14は、本発明の第4の実施形態のMRAMのメモリセルのレイアウトを示すレイアウト図である。図14に図示されている第4の実施形態のレイアウトでは、図4に図示されているレイアウトと比較すると、拡散層53、54の幅W即ち、チャネル幅又はゲート幅が増大されている。より具体的には、本実施形態では、拡散層53が、書き込みビット線BL1と拡散層53を接続するビアコンタクト7から少なくとも読み出しビット線RBL1の下方の領域まで到達するように設けられ、拡散層54は、書き込みビット線BL2と拡散層54を接続するビアコンタクト7から読み出しビット線RBL3の下方の領域まで到達するように設けられる。ここで、図14のレイアウトでは、拡散層53は読み出しビット線RBL1、RBL2の間の領域まで到達するように設けられており、拡散層54は、読み出しビット線RBL2、RBL3の間の領域まで到達するように設けられている。NMOSトランジスタ51、52のチャネル幅ゲート幅を大きくすることで大きな書き込み電流を流すことが可能になり、データ書き込みに要する時間を短縮することができる。大きな書き込み電流を流すという観点からは、拡散層53、54の間の間隔は、デザインルールで許容される最小の寸法であることが好ましい。これにより、NMOSトランジスタ51、52のチャネル幅を最大にすることができる。第5の実施形態:図15は、本発明の第5の実施形態のMRAMのメモリセルのレイアウトを示すレイアウト図である。第1乃至第4の実施形態では、磁気記録層2に3つのMTJ即ち3個のリファレンス層41~43と3個のトンネルバリア膜31~33が設けられているが、第5の実施形態では、n個のMTJ即ち、n個のリファレンス層41~4nとn個のトンネルバリア膜図示されないが設けられる。ここで、nは、2以上の整数である。リファレンス層41~4nは、それぞれ、読み出しビット線RBL1~RBLnに接続される。図15のMRAMのメモリセルでは、磁気記録層2において磁壁が取り得る位置が、固定層11とリファレンス層41の間の位置、隣接する2つのリファレンス層の間の位置、又は、固定層12とリファレンス層4nの間の位置のn1個ある。例えば、リファレンス層41~4nの数が7個であれば、磁壁の取り得る位置が8箇所ある。この場合、メモリセルは、3ビットを記憶するメモリセルとして機能することになる。データ書き込みは、第1の実施形態と同様に、書き込み電流を流すことによって磁壁をこれらのn1個の位置のいずれかに移動させることで行われる。詳細には、第1の実施形態と同様に、書き込み電流を固定層12から固定層11に流すことで磁壁が固定層12とリファレンス層4nの間の位置に移動され、これにより、メモリセルが初期化される。続いて、固定層12とリファレンス層4nの間の位置以外の位置に磁壁を移動させる場合には、書き込み電流を固定層11から固定層12に流すことで磁壁が所望の位置に移動される。データ読み出しは、磁気記録層2に設けられたn個のMTJに読み出し電流を流すことで行われる。読み出し電流に基づくデータ判別は、第1の実施形態のように、読み出しビット線RBL1~RBLnを流れる読み出し電流を、読み出しリファレンス電流とそれぞれに比較することで行ってもよい。その代わりに、第2の実施形態のように、読み出しビット線RBL1~RBLnから書き込みビット線BL1又はBL2に流れ込む電流と、読み出しリファレンス電流とを比較することでデータ判別を行ってもよい。本実施形態では磁気記録層2にn個のMTJが設けられているが、1ビット当たりのメモリセルの面積は磁気記録層2に3つのMTJが設けられる場合に最小にできるので、磁気記録層2に3つのMTJが設けられる構成が最適であることに留意されたい。以上には、本発明の様々な実施形態が記述されているが、本発明は、上記の実施形態に限定して解釈してはならない。本発明は、当業者に自明的な様々な変更と共に実施され得る。また、上述の実施形態は、技術的に矛盾が無い限り、組み合わせて実施できることにも留意されたい。例えば、第3、第4の実施形態の磁気ランダムアクセスメモリのレイアウトは、他の実施形態の磁気ランダムアクセスメモリにも適用可能である。