第1軸に沿って積層された複数の第1電極膜と、前記第1軸に沿って隣り合う2層の前記第1電極膜の間に設けられた第1電極間絶縁膜と、を含む第1積層体と、前記第1積層体を前記第1軸に沿って貫通する第1半導体ピラーと、前記第1軸に対して直交する第2軸に沿って前記第1積層体と並置され、第1軸に沿って積層された複数の第2電極膜と、前記第1軸に沿って隣り合う2層の前記第2電極膜の間に設けられた第2電極間絶縁膜と、を含む第2積層体と、前記第2積層体を前記第1軸に沿って貫通する第2半導体ピラーと、前記第1半導体ピラーと前記第2半導体ピラーとを電気的に接続する接続部と、前記複数の第1電極膜と前記第1半導体ピラーとの間と、前記複数の第2電極膜と前記第2半導体ピラーとの間と、に設けられた第1メモリ膜と、前記第1半導体ピラーと前記第2半導体ピラーとの間において前記複数の第1電極膜と前記複数の第2電極膜とを電気的に分断し、前記接続部に接し、前記第1メモリ膜に用いられる材料を含む積層膜を含む分断部と、を備えたことを特徴とする不揮発性半導体記憶装置。前記第1メモリ膜は、電荷保持膜を含み、前記分断部に含まれる前記積層膜は、前記電荷保持膜に用いられる材料を含む膜を含むことを特徴とする請求項1記載の不揮発性半導体記憶装置。前記第1軸と前記第2軸とに垂直な第3軸に沿って前記第1半導体ピラーと並置され、前記第1積層体を前記第1軸に沿って貫通する第3半導体ピラーと、前記第2軸に沿って前記第3半導体ピラーと並置され、前記第3軸に沿って前記第2半導体ピラーと並置され、前記第2積層体を前記第1軸に沿って貫通する第4半導体ピラーと、前記第3半導体ピラーと前記第4半導体ピラーとを電気的に接続する第2接続部と、前記複数の第1電極膜と前記第3半導体ピラーとの間と、前記複数の第2電極膜と前記第4半導体ピラーとの間と、に設けられた第2メモリ膜と、をさらに備え、前記分断部は、前記第3半導体ピラーと前記第4半導体ピラーとの間において前記複数の第1電極膜と前記複数の第2電極膜とをさらに電気的に分断し、前記分断部は、前記第1半導体ピラーと前記第2半導体ピラーとの間の第1部分と、前記第3半導体ピラーと前記第4半導体ピラーとの間の第2部分と、前記第1部分と前記第2部分との間の第3部分と、を有し、前記第3部分の前記第2軸に沿った厚さは、前記第1部分の前記第2軸に沿った厚さとは異なり、前記第2部分の前記第2軸に沿った厚さとは異なることを特徴とする請求項1または2に記載の不揮発性半導体記憶装置。第1軸に沿って積層された複数の第1電極膜と、前記第1軸に沿って隣り合う2層の前記第1電極膜の間に設けられた第1電極間絶縁膜と、を含む第1積層体と、前記第1積層体を前記第1軸に沿って貫通する第1半導体ピラーと、前記第1軸に対して直交する第2軸に沿って前記第1積層体と並置され、第1軸に沿って積層された複数の第2電極膜と、前記第1軸に沿って隣り合う2層の前記第2電極膜の間に設けられた第2電極間絶縁膜と、を含む第2積層体と、前記第2積層体を前記第1軸に沿って貫通する第2半導体ピラーと、前記第1半導体ピラーと前記第2半導体ピラーとを電気的に接続する接続部と、前記接続部に対向する接続部導電層と、前記複数の第1電極膜と前記第1半導体ピラーとの間と、前記複数の第2電極膜と前記第2半導体ピラーとの間と、前記接続部と前記接続部導電層との間と、設けられた第1メモリ膜と、前記第1半導体ピラーと前記第2半導体ピラーとの間において前記複数の第1電極膜と前記複数の第2電極膜とを電気的に分断する分断部と、を含む不揮発性半導体記憶装置の製造方法であって、前記接続部導電層となる接続部導電膜に設けられ、前記接続部が形成される接続部溝に犠牲層を埋め込み、前記犠牲層の上に前記複数の第1積層体及び前記複数の第2積層体となる積層母体を形成し、前記積層母体を前記第1軸に沿って貫通し前記犠牲層に到達する第1貫通ホールと、前記第1貫通ホールと前記第2軸に沿って並置され前記積層母体を前記第1軸に沿って貫通し前記犠牲層に到達する第2貫通ホールと、前記第1貫通ホールと前記第2貫通ホールとの間において前記積層母体を前記第1軸に沿って貫通し前記犠牲層に到達し前記積層母体を分断するスリットと、を形成し、前記第1貫通ホール、前記第2貫通ホール及び前記スリットの少なくともいずれかを介して前記犠牲層を除去して前記接続部溝の内壁面を露出させ、前記第1貫通ホール、前記第2貫通ホール及び前記接続部溝のそれぞれの内壁面に積層膜を形成して、前記第1メモリ膜を形成しつつ、前記スリットの内部に前記積層膜の少なくとも一部を埋め込んで前記分断部を形成し、前記第1貫通ホール、前記第2貫通ホール及び前記接続部溝の残余の空間に半導体材料を埋め込んで前記第1半導体ピラー、前記第2半導体ピラー及び前記接続部を形成することを特徴とする不揮発性半導体記憶装置の製造方法。前記スリットの前記第2軸に沿った幅は、前記第1メモリ膜の前記第2軸に沿った厚さの2倍よりも小さいことを特徴とする請求項4記載の不揮発性半導体記憶装置の製造方法。第1軸に沿って積層された複数の第1電極膜と、前記第1軸に沿って隣り合う2層の前記第1電極膜の間に設けられた第1電極間絶縁膜と、を含む第1積層体と、前記第1積層体を前記第1軸に沿って貫通する第1半導体ピラーと、前記第1軸に対して直交する第2軸に沿って前記第1積層体と並置され、第1軸に沿って積層された複数の第2電極膜と、前記第1軸に沿って隣り合う2層の前記第2電極膜の間に設けられた第2電極間絶縁膜と、を含む第2積層体と、前記第2積層体を前記第1軸に沿って貫通する第2半導体ピラーと、前記第1半導体ピラーと前記第2半導体ピラーとを電気的に接続する接続部と、前記接続部に対向する接続部導電層と、前記複数の第1電極膜と前記第1半導体ピラーとの間と、前記複数の第2電極膜と前記第2半導体ピラーとの間と、前記接続部と前記接続部導電層との間と、に設けられた第1メモリ膜と、前記第1半導体ピラーと前記第2半導体ピラーとの間において前記複数の第1電極膜と前記複数の第2電極膜とを電気的に分断する分断部と、を含む不揮発性半導体記憶装置の製造方法であって、前記接続部導電層となる接続部導電膜に設けられ、前記接続部が形成される接続部溝に犠牲層を埋め込み、前記犠牲層の上に、第1膜と、前記第1膜よりもエッチング速度が高い第2膜と、を交互に形成して積層構造体を形成し、前記積層構造体を前記第1軸に沿って貫通し前記犠牲層に到達する第1貫通ホールと、前記第1貫通ホールと前記第2軸に沿って並置され前記積層構造体を前記第1軸に沿って貫通し前記犠牲層に到達する第2貫通ホールと、前記第1貫通ホールと前記第2貫通ホールとの間において前記積層構造体を前記第1軸に沿って貫通し前記犠牲層に到達し前記積層構造体を分断するスリットと、を形成し、前記スリットの内部に絶縁材料を埋め込んで前記分断部を形成し、前記第1貫通ホール及び前記第2貫通ホールを介して、前記第1膜を残しつつ前記第2膜及び前記犠牲層を除去し、前記第1貫通ホール、前記第2貫通ホール及び前記接続部溝のそれぞれの内壁面に積層膜を形成して前記第1メモリ膜を形成しつつ、前記第2膜が除去された空間に前記積層膜の少なくとも一部を埋め込んで前記第1電極間絶縁膜及び前記第2電極間絶縁膜を形成し、前記第1貫通ホール、前記第2貫通ホール及び前記接続部溝の残余の空間に半導体材料を埋め込んで前記第1半導体ピラー、前記第2半導体ピラー及び前記接続部を形成することを特徴とする不揮発性半導体記憶装置の製造方法。前記分断部の前記形成と、前記第2膜及び前記犠牲層の前記除去と、の間において、前記第1貫通ホールの内壁面上に形成された前記絶縁材料の膜、及び、前記第2貫通ホールの内壁面上に形成された前記絶縁材料の膜をさらに除去することを特徴とする請求項6記載の不揮発性半導体記憶装置の製造方法。本発明の実施形態は、製造工程数の削減が可能な不揮発性半導体記憶装置及びその製造方法を提供する。本発明の実施形態によれば、第1積層体と、第1半導体ピラーと、第2積層体と、第2半導体ピラーと、接続部と、第1メモリ膜と、分断部と、を備えた不揮発性半導体記憶装置が提供される。前記第1積層体は、第1軸に沿って積層された複数の第1電極膜と、前記第1軸に沿って隣り合う2層の前記第1電極膜の間に設けられた第1電極間絶縁膜と、を含む。前記第1半導体ピラーは、前記第1積層体を前記第1軸に沿って貫通する。前記第2積層体は、前記第1軸に対して直交する第2軸に沿って前記第1積層体と並置され、前記第1軸に沿って積層された複数の第2電極膜と、前記第1軸に沿って隣り合う2層の前記第2電極膜の間に設けられた第2電極間絶縁膜と、を含む。前記第2半導体ピラーは、前記第2積層体を前記第1軸に沿って貫通する。前記接続部は、前記第1半導体ピラーと前記第2半導体ピラーとを電気的に接続する。前記第1メモリ膜は、前記複数の第1電極膜と前記第1半導体ピラーとの間と、前記複数の第2電極膜と前記第2半導体ピラーとの間と、に設けられる。前記分断部は、前記第1半導体ピラーと前記第2半導体ピラーとの間において前記複数の第1電極膜と前記複数の第2電極膜とを電気的に分断し、前記接続部に接し、前記第1メモリ膜に用いられる材料を含む積層膜を含む。以下に、各実施の形態について図面を参照しつつ説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。第1の実施の形態図1は、第1の実施形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的斜視図である。同図においては、図を見易くするために、導電部分を図示し、絶縁部分は省略している。図1に表したように、実施形態に係る不揮発性半導体記憶装置110は、メモリセルアレイ部MCUを備える。メモリセルアレイ部MCUには、複数のメモリセルMCが設けられる。メモリセルアレイ部MCUは、例えば基板11の主面11aの上に設けられる。基板11には、例えば半導体基板が用いられる。基板11には、例えばシリコン基板が用いられる。基板11には、例えば任意の基板の上に設けられた半導体の層などを用いることもできる。実施形態において、基板11は任意である。ここで、基板11の主面11aに対して垂直な軸をZ軸第1軸とする。Z軸に対して垂直な1つの軸をY軸第2軸とする。Z軸とY軸とに対して垂直な軸をX軸第3軸とする。図1に表したように、メモリセルアレイ部MCUは、複数の積層体ML例えば第1~第4積層体ML1~ML4などを含む。複数の積層体MLは、例えば、X軸に沿って延在する。複数の積層体MLは、例えば、Y軸に沿って並ぶ。複数の積層体MLのそれぞれは、Z軸に沿って積層された複数の電極膜61と、Z軸に沿って隣り合う2層の電極膜61の間に設けられた電極間絶縁膜この図では図示しないと、を含む。図1においては、図を見易くするために、電極膜61の数が4である場合が描かれているが、実施形態において、電極膜61の数は任意である。本願明細書において、積層は、互いに接して重ねられる場合の他に、間に他の要素が挿入されて重ねられる場合も含む。メモリセルアレイ部MCUは、複数の半導体ピラーSPを含み、例えば、複数の半導体ピラーSPを第1~第6半導体ピラーSP1~SP6とする。第2半導体ピラーSP2は、Y軸に沿って第1半導体ピラーSP1と並置される。第3半導体ピラーSP3は、X軸に沿って第1半導体ピラーSP1と並置される。第4半導体ピラーSP4は、Y軸に沿って第3半導体ピラーSP3と並置され、X軸に沿って第2半導体ピラーSP2と並置される。第5半導体ピラーSP5及び第6半導体ピラーSP6は、Y軸に沿って第1半導体ピラーSP1と並置される。第1半導体ピラーSP1と第6半導体ピラーSP6との間に第2半導体ピラーSP2が配置される。第2半導体ピラーSP2と第6半導体ピラーSP6との間に第5半導体ピラーSP5が配置される。第1半導体ピラーSP1の底部と、第2半導体ピラーSP2の底部と、は、第1接続部CP1接続部CPで接続されている。第3半導体ピラーSP3の底部と、第4半導体ピラーSP4の底部と、は、第2接続部CP2で接続されている。第5半導体ピラーSP5の底部と、第6半導体ピラーSP6の底部と、は、第3接続部CP3で接続されている。第1半導体ピラーSP1の底部とは反対側の端及び第6半導体ピラーSP6の底部とは反対側の端は、コンタクトビア22aにより、複数のビット線BLの1つに接続される。第2半導体ピラーSP2の底部とは反対側の端及び第5半導体ピラーSP5の底部とは反対側の端は、ソース線SLに接続される。第3半導体ピラーSP3の底部とは反対側の端は、コンタクトビア22cにより、複数のビット線BLのうちで第1半導体ピラーSP1及び第6半導体ピラーSP6が接続されるビット線BLとは異なるビット線BLに接続される。第4半導体ピラーSP4の底部とは反対側の端は、ソース線SLに接続される。複数の半導体ピラーSPのそれぞれは、複数の積層体MLのそれぞれをZ軸に沿って貫通する。第1半導体ピラーSP1及び第3半導体ピラーSP3に貫通される積層体MLを第1積層体ML1とする。第6半導体ピラーSP6に貫通される積層体MLを第4積層体ML4とする。第2半導体ピラーSP2、第4半導体ピラーSP4及び第5半導体ピラーSP5は同じ積層体MLを貫通する。便宜上、第2半導体ピラーSP2及び第4半導体ピラーSP4に貫通される積層体MLの部分を第2積層体ML2と言い、第5半導体ピラーSP5に貫通される積層体MLの部分を第3積層体ML3と言うことにする。第2積層体ML2は、第3積層構造体ML3と連続している。第1積層体ML1とビット線BLとの間に第1選択ゲート電極SG1が設けられる。第2積層体ML2とソース線SLとの間に第2選択ゲート電極SG2が設けられる。第3積層体ML3とソース線SLとの間に第3選択ゲート電極SG3が設けられる。第4積層体ML4とビット線BLとの間に第4選択ゲート電極SG4が設けられる。複数の選択ゲート電極SG第1~第4選択ゲート電極SG1~SG4は、X軸に沿って延在する。第1選択ゲート電極SG1は、第1半導体ピラーSP1及び第3半導体ピラーSP3に貫通される。第2選択ゲート電極SG2は、第2半導体ピラーSP2及び第4半導体ピラーSP4に貫通される。第3選択ゲート電極SG3は、第5半導体ピラーSP5に貫通される。第4選択ゲート電極SG4は、第6半導体ピラーSP6に貫通される。図1に表したように、複数の半導体ピラーSPは、X軸とY軸とに沿ってマトリクス状に設けられる。Z軸に沿って積層される複数の電極膜61と複数の半導体ピラーSPとが交差する部分のそれぞれにメモリセルMCが形成される。メモリセルMCは、Z軸とX軸とY軸とに沿って、3次元マトリクス状に設けられる。接続部CPには、例えば半導体ピラーSPに用いられる半導体材料が用いられる。メモリセルアレイ部MCUは、接続部CP例えば第1~第3接続部CP1~CP3などに対向する接続部導電層CPCをさらに含む。接続部導電層CPCの電位を制御することで、接続部CPのそれぞれに接続された一対の半導体ピラーSPが互いに電気的に接続される。接続された一対の半導体ピラーSPが1つのメモリストリングとなる。図2、図3及び図4、は、不揮発性半導体記憶装置110のメモリセルアレイ部MCUの構成を例示している。図2は、図1のA1-A2線断面の一部を例示している。図3は、図1のB1-B2線断面の一部を例示している。図4は、メモリセルアレイ部MCUの一部をX-Y平面で切断したときの断面図であり、図2のC1-C2線断面図に相当する。図2及び図4に表したように、第1積層体ML1は、Z軸に沿って積層された複数の第1電極膜61aと、Z軸に沿って隣り合う2層の第1電極膜61aの間に設けられた第1電極間絶縁膜62aと、を含む。例えば、第1積層体ML1に、Z軸に沿って延在する第1貫通ホールTH1が設けられ、第1半導体ピラーSP1は、第1貫通ホールTH1の内側に埋め込まれる。第2積層体ML2は、例えば、Y軸に沿って第1積層体ML1と並置される。第2積層体ML2は、Z軸に沿って積層された複数の第2電極膜61bと、Z軸に沿って隣り合う2層第2電極膜61bの間に設けられた第2電極間絶縁膜62bと、を含む。例えば、第2積層体ML1に、Z軸に沿って延在する第2貫通ホールTH2が設けられ、第2半導体ピラーSP2は、第2貫通ホールTH2の内側に埋め込まれる。メモリセルアレイ部MCUは、第1メモリ膜SIF1をさらに含む。第1メモリ膜SIF1は、複数の第1電極膜61aと第1半導体ピラーSP1との間、複数の第2電極膜61bと第2半導体ピラーSP2との間、及び、第1接続部CP1と接続部導電層CPCとの間に設けられる。第1メモリ膜SIF1は、第1半導体ピラーSP1、第2半導体ピラーSP2及び第1接続部CP1の周りを取り囲む。例えば、第1メモリ絶縁膜SIF1は、第1半導体ピラーSP1、第2半導体ピラーSP2及び第1接続部CP1の周りに設けられた第1内側絶縁膜42a内側絶縁膜42と、第1内側絶縁膜42aの周りに設けられた第1電荷保持層48a電荷保持層48と、第1電荷保持層48aの周りに設けられた第1外側絶縁膜43a外側絶縁膜43と、を含む。図2に表したように、メモリセルアレイ部MCUは、第1積層体ML1と第2積層体ML2とを分断する第1分断部IL1分断部ILをさらに含む。第1分断部IL1は、第1半導体ピラーSP1と第2半導体ピラーSP2との間において、複数の第1電極膜61aと複数の第2電極膜61bとを電気的に分断する。第1分断部IL1は、第1接続部CP1に接する。第1分断部IL1は、第1メモリ膜SIF1に用いられる材料を含む積層膜を含む。第1分断部IL1は、X軸に沿って延在する部分を含む。第1分断部IL1は、第3半導体ピラーSP3と第4半導体ピラーSP4との間において複数の第1電極膜61aと複数の第2電極膜61bとをさらに電気的に分断している。図2に例示したように、基板11と接続部導電層CPCとの間に絶縁膜13が設けられている。複数の電極膜61と接続部導電層CPCとの間に層間絶縁膜14が設けられている。さらに、メモリセルアレイ部MCUにおいては、層間絶縁膜15が設けられている。複数の電極膜61は、層間絶縁膜14と層間絶縁膜15との間に配置されている。層間絶縁膜14及び15も積層体MLに含まれるものとする。図3及び図4に表したように、第2メモリ膜SIF2と、第2接続部CP2と、が設けられる。第2メモリ膜SIF2は、複数の第1電極膜61aと第3半導体ピラーSP3との間、複数の第2電極膜61bと第4半導体ピラーSP4との間、及び、第2接続部CP2と接続部導電層CPCとの間に設けられる。第2メモリ膜SIF2は、第3半導体ピラーSP3、第4半導体ピラーSP4及び第2接続部CP2の周りを取り囲む。第2メモリ絶縁膜SIF2は、第3半導体ピラーSP3、第4半導体ピラーSP4及び第2接続部CP2の周りに設けられた第2内側絶縁膜42b内側絶縁膜42と、第2内側絶縁膜42bの周りに設けられた第2電荷保持層48b電荷保持層48と、第2電荷保持層48bの周りに設けられた第2外側絶縁膜43b外側絶縁膜43と、を含む。第1分断部IL1は、第3半導体ピラーSP3と第4半導体ピラーSP4との間において複数の第1電極膜61aと複数の第2電極膜61bとをさらに電気的に分断する。電極膜61及び接続部導電層CPCには、例えばポリシリコンが用いられる。電極間絶縁膜62、内側絶縁膜42及び外側絶縁膜43には、例えば酸化シリコンが用いられる。電荷保持膜48には、例えば、窒化シリコンが用いられる。ただし、電荷蓄積膜48には任意の絶縁材料を用いることができる。さらに、電荷蓄積膜48には導電材料を用いても良い。この場合には、電荷蓄積膜48は、Z軸に沿って隣り合うメモリセルMC電極膜61の間で分断される。電荷保持膜48は、メモリセルMCにおいて、電荷を蓄積し、情報を格納する部分として機能することができる。内側絶縁膜42は、例えばトンネル絶縁膜として機能する。外側絶縁膜43は、ブロック絶縁膜として機能する。メモリセルMCは、例えばMONOS構成を有するトランジスタである。複数の電極膜61は、ワード電極として機能する。図5は、実施形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的平面図である。すなわち、同図は、メモリセルアレイ部MCUの一部を例示している。図5においては、図を見易くするために、1つの電極膜61に対して、X軸に沿って並ぶ3つの半導体ピラーSPが描かれているが、実施形態において、X軸に沿って並ぶ半導体ピラーSPの数は任意である。図5に表したように、メモリセルアレイ部MCUにおいて、例えば、第1半導体ピラーSP1に貫通される第1積層体NL1の第1電極膜61と、第6半導体ピラーSP6に貫通される第4積層体ML4の電極膜61と、が、X軸の一方の端において接続される。接続された電極膜61が、電極膜61Aとなる。第2半導体ピラーSP2に貫通される第2積層体ML2の第2電極膜61bと、第5半導体ピラーSP5に貫通される第3積層体ML3の電極膜61と、が、X軸の他方の端において接続される。接続された電極膜61が、電極膜61Bとなる。第1コンタクト部CU1及び第2コンタクト部CU2のそれぞれが配線に電気的に接続される。第3積層体ML3と第4積層体ML4との間において複数の第3電極膜61cと複数の第4電極膜61dとを電気的に分断する第2分断部LI2が設けられる。この例では、第2分断部LI2は、第1分断部LI1と連続している。図6は、第1の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。図6には、メモリセルアレイ部MCUに関して、図1のA1-A2線に対応する断面と、図1のB1-B2線に対応する断面と、が例示されている。図6に例示したように、基板11において、例えば、メモリ領域MRと、周辺領域PRと、が設けられる。周辺領域PRは、主面11a上において、メモリ領域MRと並置されている。周辺領域PRには、例えば、メモリセルMCを動作させるための周辺回路PR1が設けられる。メモリ領域MRには、例えば、メモリ部MUと、メモリ部周辺回路部MPUと、が設けられる。例えば、基板11の主面11a上にメモリ部周辺回路部MPUが設けられる。メモリ部MUには、例えば、メモリセルアレイ部MCUと、コンタクト部CU例えば第1コンタクト部CU1及び第2コンタクト部CU2などと、が設けられる。コンタクト部CUは、X-Y平面内において、メモリセルアレイ部MCUと並置される。図6に表したように、この例では、選択ゲート電極SGと層間絶縁膜15との間に層間絶縁膜16が設けられている。選択ゲート電極SGどうしの間に、層間絶縁膜17が設けられる。選択ゲート電極SGと半導体ピラーSPとの間に選択ゲート絶縁膜SGIが設けられる。複数の選択ゲート電極SGと複数の半導体ピラーSPとの交差部に選択ゲートトランジスタSGが形成される。なお、半導体ピラーSPのうちで積層体MLを貫通する部分と、選択ゲート電極SGを貫通する部分と、は、一括して形成されても良く、異なる工程で形成されても良い。ソース線SLと選択ゲート電極SGとの間には、層間絶縁膜18が設けられている。ソース線SLとビット線BLとの間には、層間絶縁膜23が設けられている。コンタクトビア22a及び22bは、層間絶縁膜23をZ軸に沿って貫通する。選択ゲート電極SGには、例えばポリシリコンが用いられる。選択ゲート絶縁膜SGIには、例えば、酸化シリコンが用いられる。また、選択ゲート絶縁膜SGIには、内側絶縁膜42、電荷保持膜48及び外側絶縁膜43の少なくとも一部となる材料を用いても良い。層間絶縁膜16、層間絶縁膜17、層間絶縁膜18及び層間絶縁膜23には、例えば酸化シリコンを用いることができる。ソース線SL、ビット線BL、並びに、コンタクトビア22a及び22bには、例えば金属材料等が用いられる。第1コンタクト部CU1においては、積層された複数の電極膜61例えば第1半導体ピラーSPに貫通される電極膜61AのX軸に沿った長さが、階段状に変化している。そして、電極膜61Aのそれぞれに、コンタクト電極31が接続される。コンタクト電極31は、Z軸に沿って延在し、電極膜61Aのそれぞれと、ワード配線32と、を接続する。接続部導電層CPCは、例えば、コンタクト電極33によりバックゲート配線34と接続される。図1~図6に関して説明した構成を有する実施形態に係る不揮発性半導体記憶装置110においては、後述するように、図2に例示した分断部IL第1分断部IL1は、貫通ホールTH内に第1メモリSIF1を形成する際に、スリットILt第1スリットILt1内に第1メモリ膜SIF1となる積層膜を形成することで形成される。スリットILtは、貫通ホールTHと同様に、接続部CPに接する。このように、分断部ILの形成をメモリ膜SIFの少なくとも一部の形成と同時に行うことで、製造工程数の削減が可能になる。例えば、分断部ILに含まれる積層膜は、第1電荷保持膜48aに用いられる材料を含む膜を含む。例えば、第1メモリ膜SIF1の形成の際に、第1電荷保持膜48aとなる膜をスリットILt内に形成することで、分断部ILの少なくとも一部が形成される。さらに、分断部ILに含まれる積層膜は、第1内側絶縁膜42aに用いられる材料を含む膜を含むことができる。例えば、第1メモリ膜SIF1の形成の際に、第1内側絶縁膜42aとなる膜をスリットILt内に形成することで、分断部ILの少なくとも一部が形成される。また、分断部ILに含まれる積層膜は、第1外側絶縁膜43aに用いられる材料を含む膜を含むことができる。例えば、第1メモリ膜SIF1の形成の際に、第1外側絶縁膜43aとなる膜をスリットILt内に形成することで、分断部ILの少なくとも一部が形成される。例えば、分断部ILに含まれる積層膜は、シリコン酸化膜例えば内側絶縁膜42及び外側絶縁膜43に用いられる膜とシリコン窒化膜例えば電荷保持膜48に用いられる膜とを含むことができる。このように、本実施形態においては、分断部ILの形成をメモリ膜SIFの少なくとも一部と同時に行うことで、製造工程数の削減が可能になる。なお、例えば、分断部ILが接続部CPに接するが、分断部ILが第1メモリ膜SIF1に用いられる材料を含む積層膜を含まない参考例の構成も考えられる。この参考例においては、分断部ILの形成がメモリ膜SIFの形成とは別の工程で実施される。この参考例に比べて、本実施形態では、工程数を少なくできる。不揮発性半導体記憶装置110においては、分断部ILのY軸に沿った厚さが実質的に一定であるが、実施形態はこれに限らない。分断部ILのY軸に沿った厚さは、例えばX軸に沿って変化しても良い。図7は、第1の実施形態に係る別の不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。図7は、実施形態に係る不揮発性半導体記憶装置111のメモリセルアレイ部MCUをX-Y平面で切断したときの断面図である。図7に表したように、不揮発性半導体記憶装置111においては、第1分断部IL1分断部ILの断面が曲線状である。これ以外の構成は、不揮発性半導体記憶装置110と同様なので説明を省略する。第1分断部IL1は、第1部分ILL1と、第2部分ILL2と、第3部分ILL3と、を含む。第1部分ILL1は、第1分断部IL1のうちの、第1半導体ピラーSP1と第2半導体ピラーSP2との間の部分である。第2部分ILL2は、第1分断部IL1のうちの、第3半導体ピラーSP3と第4半導体ピラーSP4との間の部分である。第3部分ILL3は、第1部分ILL1と第2部分ILL2との間の部分である。第3部分ILL3は、第1部分ILL1とX軸に沿って連続している。第2部分ILL2は、第3部分ILL3とX軸に沿って連続している。第3部分ILL3のY軸に沿った厚さは、第1部分ILL1のY軸に沿った厚さとは異なる。さらに、第3部分ILL3のY軸に沿った厚さは、第2部分ILL2のY軸に沿った厚さとは異なる。具体的には、第3部分ILL3のY軸に沿った厚さは、第1部分ILL1のY軸に沿った厚さよりも厚く、第2部分ILL2のY軸に沿った厚さよりも厚い。このように、実施形態において、分断部ILのY軸に沿った厚さは、例えばX軸に沿って変化しても良い。幅が互いに異なる第1~第3部分ILL1~ILL3は、製造工程中の露光工程において、例えば露光光の干渉などによって形成される。分断部ILの幅を一定に維持するためには、設計条件及び製造条件に対する制約が厳しくなる。本具体例のように、Y軸に沿った幅が広い第3部分ILL3が形成されることを許容することで、設計条件及び製造条件に対する制約が緩和され、記憶密度をさらに向上でき、電気的特性をさらに向上でき、製造がさらにし易くなる。本具体例では、第3部分ILL3は、導電部分ILCを含む。この導電部分ILCは、例えば、半導体ピラーSPに用いられる材料半導体材料を含む層を含む。第3部分ILL3は、Y軸に沿って半導体ピラーSPと並んでいないので、導電部分ILCを含んでいても動作上問題がない。このような構成にすることで、設計条件及び製造条件に対する制約が緩和され、記憶密度をさらに向上でき、電気的特性をさらに向上でき、製造がさらにし易くなる。第2の実施の形態第2の実施形態は、不揮発性半導体記憶装置の製造方法に係る。本製造方法は、上記の、複数の第1電極膜61aと第1電極間絶縁膜62aとを含む第1積層体ML1と、第1半導体ピラーSP1と、複数の第2電極膜61bと第2電極間絶縁膜62bとを含む第2積層体ML2と、第2半導体ピラーSP2と、第1接続部CP1接続部CPと、接続部導電層CPCと、第1メモリ膜SIF1と、第1分断部IL1分断部ILと、を含む不揮発性半導体記憶装置の製造方法である。この製造方法により製造される不揮発性半導体記憶装置においては、第1分断部IL1分断部ILは、第1メモリ膜SIF1に用いられる材料を含む積層膜を含む。すなわち、本製造方法は、第1の実施形態に係る不揮発性半導体記憶装置110または不揮発性半導体記憶装置111の製造方法である。図8は、第2の実施形態に係る不揮発性半導体記憶装置の製造方法を例示するフローチャート図である。図9a~図9cは、第2の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。図9a~図9cは、図1のA1-A2断面に相当する断面図である。図10a~図10d及び図11a~図11dは、第2の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式図である。図10b、図10d、図11b及び図11dは、図1のA1-A2断面に相当する断面図である。図10a、図10c、図11a及び図11cは、それぞれ、図10b、図10d、図11b及び図11dの部分P1に対応する平面図である。図8に表したように、本製造方法では、接続部導電層CPCとなる接続部導電膜CPCfに設けられ、接続部CPが形成される接続部溝CPtに犠牲層Sfを埋め込むステップS110。例えば、基板11の主面11a上に、周辺回路PR1及びメモリ部周辺回路部MPUなどを形成する。その上に、接続部導電層CPCとなる接続部導電膜CPCfとして、ポリシリコン膜を形成する。そして、図9aに表したように、接続部導電膜CPCfをフォトリソグラフィによりパターニングし、接続部溝CPtを形成する。図9bに表したように、加工体の上に、犠牲層Sfとなる窒化シリコン膜を形成する。さらに、表面をエッチングし、接続部導電膜CPCfの表面を露出させる。これにより、接続部溝CPt内に犠牲層Sfが埋め込まれる。図8に表したように、犠牲層Sfの上に複数の第1積層体ML1及び複数の第2積層体ML2となる積層母体MLfを形成するステップS120。すなわち、図9cに表したように、層間絶縁膜14として、シリコン酸化膜を形成する。層間絶縁膜14の厚さは、最下層の電極膜61に加わる電圧に対しての耐圧が確保できる厚さとされる。層間絶縁膜14の上に、第1電極膜61a及び第2電極膜61bとなる導電膜61fと、第1電極間絶縁膜62a及び第2電極間絶縁膜62bとなる絶縁膜62fと、を交互に積層する。例えば、導電膜61fとして、ポリシリコン膜を形成する。例えば、絶縁膜62fとして、シリコン酸化膜を形成する。図9cにおいては、図を見易くするために導電膜61fが4層描かれ、絶縁膜62fが3層描かれているが、導電膜61fと絶縁膜62fの数は任意である。さらに層間絶縁膜15としてシリコン酸化膜を形成する。これにより、積層母体MLfが形成される。さらに、層間絶縁膜15の上に、選択ゲート電極SGとなる選択ゲート電極膜SGfを形成する。例えば、選択ゲート電極膜SGfとしてポリシリコン膜を形成する。なお、必要に応じて、層間絶縁膜15の上に層間絶縁膜16を形成しても良い。選択ゲート電極膜SGfの上に層間絶縁膜18として、例えばシリコン酸化膜を形成する。本具体例では、積層母体MLfは、層間絶縁膜14、複数の導電膜61f、複数の絶縁膜62f及び層間絶縁膜15に加えて、選択ゲート電極膜SGf及び層間絶縁膜18を含むものとする。図8に表したように、積層母体MLfをZ軸に沿って貫通し犠牲層Sfに到達する第1貫通ホールTH1と、第1貫通ホールTH1とY軸に沿って並置され積層母体MLfをZ軸に沿って貫通し犠牲層Sfに到達する第2貫通ホールTH2と、第1貫通ホールTH1と第2貫通ホールTH2との間において積層母体MLfをZ軸に沿って貫通し犠牲層Sfに到達し積層母体MLfを分断する第1スリットILt1スリットILtと、を形成するステップS130。すなわち、図10a及び図10bに表したように、リソグラフィとエッチングにより、貫通ホールTH例えば第1~第6貫通ホールTH1~TH6などと、スリットILt第1及び第2スリットILt1、ILt2などと、を同時に形成する。本具体例では、スリットILtは、X軸とZ軸とを含む平面で積層母体MLfを分断する。すなわち、スリットILtの側面は、実質的に平面である。ただし、後述するように、スリットILtの側面は、曲面でも良い。貫通ホールTHの径は、後で形成するメモリ膜SIF第1~第2メモリ膜SIF1及びSIF2などで閉塞しない大きさに設定される。スリットILtの幅例えばY軸に沿った幅は、例えばメモリ膜SIFで閉塞される大きさに設定される。例えば、第1貫通ホールTH1のY軸に沿った径、及び、第2貫通ホールTH2のY軸に沿った径は、第1メモリ膜SIF1後で形成される積層膜のY軸に沿った厚さの2倍よりも大きく設定される。例えば、スリットILtのY軸に沿った幅は、第1メモリ膜SIF1のY軸に沿った厚さの2倍よりも小さく設定される。図8、図10c及び図10dに表したように、第1貫通ホールTH1、第2貫通ホールTH2及びスリットILtの少なくともいずれかを介して犠牲層Sfを除去して接続部溝CPtの内壁面を露出させるステップS140。接続部溝CPtに埋め込んだ犠牲層Sf例えばシリコン窒化膜を例えば薬液エッチングにより除去する。図8に表したように、第1貫通ホールTH1、第2貫通ホールTH2及び接続部溝CPtのそれぞれの内壁面に積層膜を形成して、第1メモリ膜SIF1cを形成しつつ、スリットILtの内部に上記の積層膜の少なくとも一部を埋め込んで分断部ILを形成するステップS150。すなわち、図11a及び図11bに表したように、貫通ホールTHと接続部溝CPtのそれぞれの内壁面に、外側絶縁膜43となる膜、電荷保持膜48となる膜及び内側絶縁膜42となる膜、を含む積層膜SIFfを形成する。上記のように、貫通ホールTHの径が、例えば積層膜SIFfのY軸に沿った厚さの2倍よりも大きく設定されることで、貫通ホールTHは、積層膜SIFfで閉塞しない。上記のように、スリットILtのY軸に沿った幅が、積層膜SIFfのY軸に沿った厚さの2倍よりも小さく設定されることで、スリットILtは、例えばメモリ膜SIFで閉塞される。これにより、分断部ILが形成される。図8、図11c及び図11dに表したように、第1貫通ホールTH1、第2貫通ホールTH2及び接続部溝CPtの残余の空間に半導体材料SPfを埋め込んで第1半導体ピラーSP1、第2半導体ピラーSP2及び接続部CPを形成するステップS160。半導体材料SPfとして、例えばポリシリコンが埋め込まれる。これにより半導体ピラーSP及び接続部CP第1~第3接続部CP1~CP3が形成される。このとき、スリットILtの幅が適切に設定されることで、スリットILtは積層膜SIFfにより閉塞している。これにより、半導体材料SPfがスリットILtに入ることがない。すなわち、スリットILt内には導電部が形成されない。これにより、半導体ピラーSPどうしは、スリットILtによって電気的に接続されることがない。その後、各種のコンタクト電極、各種の配線、各種の層間絶縁膜を形成して、不揮発性半導体記憶装置110が形成される。本実施形態に係る製造方法によれば、貫通ホールTHと、スリットILtと、が一括して形成され、さらに、分断部ILの形成が、メモリ膜SIFの形成によって実施される。これにより、これらの工程を独立して実施する場合に比べて製造工程数が削減できる。本実施形態によれば、製造コストが削減可能となる。図12a~図12d及び図13a~図13dは、第2の実施形態に係る別の不揮発性半導体記憶装置の製造方法を例示する工程順模式図である。これらの図は、図7に例示した不揮発性半導体記憶装置111の製造方法の一部を例示している。図12b、図12d、図13b及び図13dは、図1のA1-A2断面に相当する断面図である。図12a、図12c、図13a及び図13cは、それぞれ、図12b、図12d、図13b及び図13dの部分P1に対応する平面図である。不揮発性半導体記憶装置111の製造工程において、図9a~図9cに関して説明した方法を採用できるので、この部分についての説明を省略する。図12a及び図12bに表したように、リソグラフィとエッチングにより、貫通ホールTH例えば第1~第6貫通ホールTH1~TH6などと、スリットILt第1及び第2スリットILt1、ILt2などと、を同時に形成する。貫通ホールTH及びスリットILtは、犠牲層Sfに到達するステップS130。このとき、図12aに表したように、スリットILt第1スリットILt1は、第1スリット部分ILLt1と、第2スリット部分ILLt2と、第3スリット部分ILLt3と、を含む。第1スリット部分ILLt1は、第1スリットILt1のうちの、第1半導体ピラーSP1と第2半導体ピラーSP2との間の部分である。第2スリット部分ILLt2は、第1スリットILt1のうちの、第3半導体ピラーSP3と第4半導体ピラーSP4との間の部分である。第3スリット部分ILLt3は、第1スリット部分ILLt1と第2スリット部分ILLt2との間の部分である。第3スリット部分ILLt3のY軸に沿った幅は、第1スリット部分ILLt1のY軸に沿った幅とは異なる。さらに、第3スリット部分ILLt3のY軸に沿った幅は、第2スリット部分ILLt2のY軸に沿った幅とは異なる。具体的には、第3スリット部分ILLt3のY軸に沿った幅は、第1スリット部分ILLt1のY軸に沿った幅よりも広く、第2スリット部分ILLt2のY軸に沿った幅よりも広い。スリットILtのY軸に沿った幅は、X軸に沿って連続的に変化している。すなわち、スリットILtの側面は、曲面である。第1スリットILtスリットILtの第1スリット部分ILLt1のY軸に沿った幅、及び、第2スリット部分ILLt2のY軸に沿った幅は、第1メモリ膜SIF1のY軸に沿った厚さの2倍よりも小さく設定される。なお、本具体例では、第3スリット部分ILLt3のY軸に沿った幅は、第1メモリ膜SIF1のY軸に沿った厚さの2倍よりも大きい。図12c及び図12dに表したように、貫通ホールTH及びスリットILtの少なくともいずれかを介して、接続部溝CPtに埋め込んだ犠牲層Sf例えばシリコン窒化膜を薬液エッチングにより除去するステップS140。図13a及び図13bに表したように、貫通ホールTHと接続部溝CPtのそれぞれの内壁面に、外側絶縁膜43となる膜、電荷保持膜48となる膜及び内側絶縁膜42となる膜、を含む積層膜SIFfを形成するステップS150。第1スリット部分ILLt1のY軸に沿った幅、及び。第2スリット部分ILLt2のY軸に沿った幅が、積層膜SIFfのY軸に沿った厚さの2倍よりも小さく設定されことにより、第1スリット部分ILLt1及び第2スリット部分ILLt2は、例えばメモリ膜SIFで閉塞される。これにより、分断部ILが形成される。一方、第3スリット部分ILLt3のY軸に沿った幅が、第1メモリ膜SIF1のY軸に沿った厚さの2倍よりも大きいため、第3スリット部分ILLt3には空間が残る。図13c及び図13dに表したように、第1貫通ホールTH1、第2貫通ホールTH2及び接続部溝CPtの残余の空間に、チャネルとなる半導体材料SPf例えばポリシリコンを埋め込むステップS160。これにより半導体ピラーSP及び接続部CP第1~第3接続部CP1~CP3が形成される。このとき、第3スリット部分ILLt3に残った空間に、上記の半導体材料SPfが埋め込まれる。これにより、第3スリット部分ILLt3第3部分ILL3に、導電部分ILCが形成される。その後、各種のコンタクト電極、各種の配線、各種の層間絶縁膜を形成して、不揮発性半導体記憶装置111が形成される。この製造方法においても製造工程数が削減できる。また、この製造方法においては、スリットILtの幅を一定にしない。第3の実施の形態第3の実施形態は、不揮発性半導体記憶装置の製造方法に係る。本製造方法で製造される不揮発性半導体記憶装置の構成は、例えば、分断部ILが単層膜でも良いことを除くと、不揮発性半導体記憶装置110または111の構成と同じなので、説明を省略する。この製造方法により製造される不揮発性半導体記憶装置においては、第1分断部IL1分断部ILは、第1メモリ膜SIF1に用いられる材料を含む積層膜を含まなくて良い。図14は、第3の実施形態に係る不揮発性半導体記憶装置の製造方法を例示するフローチャート図である。図15a~図15cは、第3の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。図15a~図15cは、図1のA1-A2断面に相当する断面図である。図16a~図16d、図17a~図17d及び図18a及び図18bは、第3の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式図である。図16b、図16d、図17b、図17d及び図18bは、図1のA1-A2断面に相当する断面図である。図16a、図16c、図17a、図17c及び図18aは、それぞれ、図16b、図16d、図17b、図17d及び図18bの部分P1に対応する平面図である。図14に表したように、本製造方法では、接続部導電層CPCとなる接続部導電膜CPCfに設けられ、接続部CPが形成される接続部溝CPtに犠牲層を埋め込むステップS210。例えば、基板11の主面11a上に、接続部導電層CPCとなる接続部導電膜CPCfとして、ポリシリコン膜を形成する。そして、図15aに表したように、接続部導電膜CPCfをフォトリソグラフィによりパターニングし、接続部溝CPtを形成する。図15bに表したように、犠牲層Sgを形成する。本具体例では、犠牲層Sgとしてノンドープの不純物濃度が低いポリシリコン膜を用いる。この後、ノンドープのポリシリコン膜の表面をエッチングする。これにより、接続部溝CPt内に犠牲層Sgが埋め込まれる。図14に表したように、犠牲層Sgの上に、第1膜と、第1膜よりもエッチング速度が高い第2膜と、を交互に形成して積層構造体を形成するステップS220。すなわち、図15cに表したように、層間絶縁膜14として、シリコン酸化膜を形成する。層間絶縁膜14の上に、第1膜61gと第2膜62gとを交互に積層する。例えば、第1膜61gとして、不純物を添加したポリシリコン膜を形成する。この不純物としては、例えばボロンが用いられる。第2膜62gとして、ノンドープの不純物濃度が低いポリシリコン膜を形成する。これにより、積層構造体MLgが形成される。図15cにおいては、図を見易くするために第1膜61gが4層描かれ、第2膜62gが4層描かれているが、第1膜61g及び第2膜62gの数は任意である。なお、本具体例では、層間絶縁膜15例えばシリコン酸化膜が省略される。さらに、複数の第1膜61g及び複数の第2膜62gの上に、選択ゲート電極SGとなる選択ゲート電極膜SGfを形成する。例えば、選択ゲート電極膜SGfとしてポリシリコン膜を形成する。例えば、このポリシリコン膜には、不純物が添加される。なお、必要に応じて、層間絶縁膜15の上に層間絶縁膜16を形成しても良い。選択ゲート電極膜SGfの上に層間絶縁膜18として、例えばシリコン酸化膜を形成する。本具体例では、積層構造体MLgは、層間絶縁膜14、複数の第1膜61g及び複数の第2膜62gに加えて、選択ゲート電極膜SGf及び層間絶縁膜18を含むものとする。図14に表したように、積層構造体MLgをZ軸に沿って貫通し犠牲層Sgに到達する第1貫通ホールTH1と、第1貫通ホールTH1とY軸に沿って並置され積層構造体MLgをZ軸に沿って貫通し犠牲層Sgに到達する第2貫通ホールTH2と、第1貫通ホールTH1と第2貫通ホールTH2との間において積層構造体MLgをZ軸に沿って貫通し犠牲層Sgに到達し積層構造体MLgを分断する第1スリットILt1スリットILtと、を形成するステップS230。すなわち、図16a及び図16bに表したように、リソグラフィとエッチングにより、貫通ホールTH例えば第1~第6貫通ホールTH1~TH6などと、スリットILt第1及び第2スリットILt1、ILt2などと、を同時に形成する。貫通ホールTH及びスリットILtは、犠牲層Sgに到達する。本具体例では、スリットILtは、X軸とZ軸とを含む平面で積層母体MLfを分断する。すなわち、スリットILtの側面は、実質的に平面である。不揮発性半導体記憶装置111のように、分断部ILの側面が曲面状である構成を有する不揮発性半導体記憶装置を製造する場合は、スリットILtの側面は、曲面でも良い。図14に表したように、第1スリットILt1スリットILtの内部に絶縁材料を埋め込んで第1分断部IL1分断部ILを形成するステップS235。すなわち、図16c及び図16dに表したように、スリットILt第1スリットILt1及び第2スリットILt2などの内部を絶縁材料の膜ILMで埋め込みつつ、貫通ホールTH第1~第6貫通ホールTH1~TH6などの内壁面に絶縁材料の膜ILMを形成する。この絶縁材料には、例えばシリコン酸化膜が用いられる。ステップS230で形成される第1貫通ホールTH1のZ軸に対して垂直な軸例えばY軸に沿った径、及び、第2貫通ホールTH2のZ軸に対して垂直な軸例えばY軸に沿った径は、ステップS235で形成される絶縁材料形の膜ILMのZ軸に対して垂直な軸例えばY軸に沿った厚さの2倍よりも大きく設定される。例えば、スリットILtのY軸に沿った幅は、絶縁材料の膜ILMのY軸に沿った厚さの2倍よりも小さく設定される。これにより、貫通ホールTHは、絶縁材料の膜ILMにより閉塞せず、内部に空間が残る。そして、スリットILtは、絶縁材料の膜ILMで閉塞される。図14に表したように、第1貫通ホールTH1の内壁面上に形成された絶縁材料の膜ILM、及び、第2貫通ホールTH2の内壁面上に形成された絶縁材料の膜ILMを除去する。ステップS236。すなわち、図17a及び図17bに表したように、貫通ホールTHの内壁面上に形成された絶縁材料の膜ILMを除去する。このとき、スリットILtの内部には空間が残されていないので、スリットILtの内部に形成された絶縁材料の膜ILMは、実質的に除去されない。なお、スリットILtの上部においては、絶縁材料の膜ILMが僅かに除去される場合もある。図14に表したように、第1貫通ホールTH1及び第2貫通ホールTH2を介して、第1膜61gを残しつつ第2膜62g及び犠牲層Sgを除去するステップS240。すなわち、図17c及び図17dに表したように、貫通ホールTHの残された空間を介して、貫通ホールTHの内壁面に形成された絶縁材料の膜ILMを除去する。そして、犠牲層Sgを除去する。これにより、接続部溝CPtの内壁面が露出する。上記の第2膜62g及び犠牲層Sgの除去には、例えば薬液を用いたエッチング処理が用いられる。絶縁材料の膜ILMの除去ステップS236と、第2膜62g及び犠牲層Sgの除去ステップS240と、は、連続的に実施しても良く、別の工程として不連続的に実施しても良い。また、例えば、ステップS236が、ステップS240の一部として実施されても良い。すなわち、ステップS236は必要に応じて実施され、場合によってはステップS236は省略しても良い。図14に表したように、第1貫通ホールTH1、第2貫通ホールTH2及び接続部溝CPtのそれぞれの内壁面に積層膜を形成して第1メモリ膜SIF1、第2メモリ膜SIF2及び接続部絶縁膜SIFcを形成しつつ、第2膜62gが除去された空間にその積層膜の少なくとも一部を埋め込んで第1電極間絶縁膜62a及び第2電極間絶縁膜62bを形成するステップS250。すなわち、図18a及び図18bに表したように、貫通ホールTH及び接続部溝CPtのそれぞれの内壁面に積層膜SIFfを形成する。これにより、第1メモリ膜SIF1が形成される。そして、それと同時に、第2膜62gが除去された空間に積層膜SIFfの少なくとも一部が埋め込まれ、電極間絶縁膜62が形成される。また、例えば最上層の第2膜62gが除去された空間に埋め込まれた積層膜SIFfが層間絶縁膜15となる。第1膜61gが、電極膜61となる。図14に表したように、第1貫通ホールTH1、第2貫通ホールTH2及び接続部溝CPtの残余の空間に半導体材料SPfを埋め込んで第1半導体ピラーSP1、第2半導体ピラーSP2及び接続部CPを形成するステップS260。すなわち、図18a及び図18bに表したように、貫通ホールTH第1~第6貫通ホールTH1~TH6など及び接続部溝CPtに半導体材料SPfを埋め込む。これにより、半導体ピラーSP第1~第6半導体ピラーSP1~SP6など及び接続部CP第1~第3接続部CP1~CP3などが形成される。その後、各種のコンタクト電極、各種の配線、各種の層間絶縁膜を形成して、不揮発性半導体記憶装置が形成される。また、図16a及び図16bに例示したスリットILtの形成において、スリットILtの側面を曲面状にすることで、分断部ILの側面が曲面状である不揮発性半導体記憶装置が形成できる。本実施形態に係る製造方法によれば、貫通ホールTHと、スリットILtと、が一括して形成される。さらに、電極間絶縁膜62の形成が、メモリ膜SIFとなる積層膜SIFfの形成によって実施される。これにより、これらの工程を独立して実施する場合に比べて製造工程数が削減できる。本実施形態によれば、製造コストが削減可能となる。本製造方法においては、第2膜62gのZ軸に沿った厚さは、メモリ膜SIF例えば第1、第2メモリ膜SIF1及びSIF2などのZ軸に対して垂直な軸例えばY軸などに沿った厚さの2倍以下に設定される。すなわち、不揮発性半導体記憶装置が、第3の実施形態に係る製造方法で製造される場合は、電極間絶縁膜62のZ軸に沿った厚さは、メモリ膜SIFのZ軸に対して垂直な軸に沿った厚さの2倍以下に設定される。本製造方法において、例えば、第1膜61gは導電性であり、第2膜62gの比抵抗は、第1膜61gの比抵抗よりも高い。例えば、第1膜61gは不純物が添加された非結晶シリコン膜であり、第2膜62gは、不純物の濃度が第1膜61gよりも低い非結晶シリコン膜である。例えば第1膜61gは、不純物が添加されたアモルファスシリコン膜、または、不純物が添加されたポリシリコン膜であり、第2膜61gは、不純物の濃度が第1膜61gよりも低いアモルファスシリコン膜、または、不純物の濃度が第1膜61gよりも低いポリシリコン膜である。このときの不純物は、ボロンを含む。ただし、実施形態はこれに限らず、第2膜62gのエッチング速度が、第1膜61gのエッチング速度と異なれば良く、第1膜61gと第2膜62gとの組み合わせは任意である。実施形態によれば、製造工程数の削減が可能な不揮発性半導体記憶装置及びその製造方法が提供される。なお、本願明細書において、垂直及び平行は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。例えば、不揮発性半導体記憶装置に含まれる積層体、電極膜、電極間絶縁膜、電荷保持膜、メモリ膜、接続部、分断部、基板及び配線などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。また、各具体例のいずれか2つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。その他、本発明の実施の形態として上述した不揮発性半導体記憶装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性半導体記憶装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。