信号入力端子に接続された第1導電型の第1の半導体領域と、信号出力端子に接続された第2導電型の第2の半導体領域であって、前記第1の半導体領域に接して位置する前記第2の半導体領域と、交流的に接地された第1導電型の第3の半導体領域であって、前記第1の半導体領域から離間し且つ前記第2の半導体領域に接して位置する前記第3の半導体領域と、一端が前記第2の半導体領域に接続され、他端が交流的に接地された第1の抵抗素子と、を含む検波器。請求項1において、前記第2の半導体領域上に位置する第1の絶縁膜と、前記第1の絶縁膜上に位置する第1の導電体膜と、をさらに含む検波器。請求項1において、前記第2の半導体領域上に位置する第1の絶縁膜をさらに含み、前記第1の抵抗素子は、前記第1の絶縁膜上に位置する第1の導電体膜によって構成された検波器。請求項1乃至請求項3の何れか一項において、第1の半導体層と、前記第1の半導体層より薄い第2の半導体層と、前記第1及び第2の半導体層の間に位置する絶縁層と、を含むSOI基板をさらに含み、前記第1、第2及び第3の半導体領域は、前記第2の半導体層に位置する検波器。請求項1乃至請求項4の何れか一項において、前記信号出力端子に接続された第2導電型の第4の半導体領域であって、前記第3の半導体領域に接して位置する前記第4の半導体領域と、前記信号入力端子に接続された第1導電型の第5の半導体領域であって、前記第3の半導体領域から離間し且つ前記第4の半導体領域に接して位置する前記第5の半導体領域と、一端が前記第4の半導体領域に接続され、他端が交流的に接地された第2の抵抗素子と、をさらに含む検波器。請求項1乃至請求項5の何れか一項において、前記信号出力端子に接続された第2導電型の第6の半導体領域であって、前記第1の半導体領域に接して位置する前記第6の半導体領域と、交流的に接地された第1導電型の第7の半導体領域であって、前記第1の半導体領域から離間し且つ前記第6の半導体領域に接して位置する前記第7の半導体領域と、一端が前記第6の半導体領域に接続され、他端が交流的に接地された第3の抵抗素子と、をさらに含む検波器。請求項1乃至請求項5の何れか一項において、第2導電型の第8の半導体領域であって、前記第2の半導体領域から離間し且つ前記第1の半導体領域に接して位置する前記第8の半導体領域と、交流的に接地された第1導電型の第9の半導体領域であって、前記第1の半導体領域から離間し且つ前記第8の半導体領域に接して位置する前記第9の半導体領域と、前記第8の半導体領域上に位置する第2の絶縁膜と、前記信号入力端子に接続され、前記第2の絶縁膜上に位置する第2の導電体膜と、を含む増幅器をさらに含み、前記第1の半導体領域は、前記増幅器を介して前記信号入力端子に接続された検波器。請求項1乃至請求項7の何れか一項記載の検波器と、前記信号入力端子に接続されたアンテナと、を含む受信機。動作電圧範囲、消費電流などで十分余裕がある従来の用途向けでは、トランジスターを多数使用して、複雑な、かつ高性能な回路が構成される。しかしながら、それらの複雑な、かつ高性能な回路は、必ずしも、低電圧、低電流、或いは低電力といった条件下で使用することが想定される回路、例えば、無線センサネットワークなどの無線高周波回路で必要であるとは限らない。本発明は、以上のような技術的課題に鑑みてなされたものである。本発明の幾つかの態様は、低電圧、低電流、或いは低電力といった条件下でも使用することが可能な検波器及び受信機を提供することに関連している。本発明の幾つかの態様において、検波器は、信号入力端子に接続された第1導電型の第1の半導体領域と、信号出力端子に接続された第2導電型の第2の半導体領域であって、第1の半導体領域に接して位置する第2の半導体領域と、交流的に接地された第1導電型の第3の半導体領域であって、第1の半導体領域から離間し且つ第2の半導体領域に接して位置する第3の半導体領域と、一端が第2の半導体領域に接続され、他端が交流的に接地された第1の抵抗素子と、を含む。この態様によれば、低電圧、低電流、或いは低電力といった条件下でも使用することが可能な検波器を提供することが可能となる。上述の態様において、第2の半導体領域上に位置する第1の絶縁膜と、第1の絶縁膜上に位置する第1の導電体膜と、をさらに含んでもよい。これによれば、MOSトランジスターの一部を用いて検波器を構成することができる。上述の態様において、第2の半導体領域上に位置する第1の絶縁膜をさらに含み、第1の抵抗素子は、第1の絶縁膜上に位置する第1の導電体膜によって構成されていることが望ましい。これによれば、第1の抵抗素子を簡易な構成で形成することができる。上述の態様において、第1の半導体層と、第1の半導体層より薄い第2の半導体層と、第1及び第2の半導体層の間に位置する絶縁層と、を含むSOI基板をさらに含み、第1、第2及び第3の半導体領域は、第2の半導体層に位置することが望ましい。これによれば、低雑音の検波器を構成することができる。上述の態様において、信号出力端子に接続された第2導電型の第4の半導体領域であって、第3の半導体領域に接して位置する第4の半導体領域と、信号入力端子に接続された第1導電型の第5の半導体領域であって、第3の半導体領域から離間し且つ第4の半導体領域に接して位置する第5の半導体領域と、一端が第4の半導体領域に接続され、他端が交流的に接地された第2の抵抗素子と、をさらに含んでもよい。これによれば、複数のトランジスターを用いた検波器をコンパクトな構成で実現することができる。上述の態様において、信号出力端子に接続された第2導電型の第6の半導体領域であって、第1の半導体領域に接して位置する第6の半導体領域と、交流的に接地された第1導電型の第7の半導体領域であって、第1の半導体領域から離間し且つ第6の半導体領域に接して位置する第7の半導体領域と、一端が第6の半導体領域に接続され、他端が交流的に接地された第3の抵抗素子と、をさらに含んでもよい。これによれば、複数のトランジスターを用いた検波器をコンパクトな構成で実現することができる。上述の態様において、第2導電型の第8の半導体領域であって、第2の半導体領域から離間し且つ第1の半導体領域に接して位置する第8の半導体領域と、交流的に接地された第1導電型の第9の半導体領域であって、第1の半導体領域から離間し且つ第8の半導体領域に接して位置する第9の半導体領域と、第8の半導体領域上に位置する第2の絶縁膜と、信号入力端子に接続され、第2の絶縁膜上に位置する第2の導電体膜と、を含む増幅器をさらに含み、第1の半導体領域は、増幅器を介して信号入力端子に接続されていることが望ましい。これによれば、検波器の第1の半導体領域によって、増幅器を構成するトランジスターの一部が構成されるので、簡易な構成を用いて入力信号を増幅した後、搬送波を除去することができる。本発明の他の態様において、受信機は、上述の検波器と、信号入力端子に接続されたアンテナと、を含む。この態様によれば、低電圧、低電流、或いは低電力といった条件下でも使用することが可能な受信機を提供することが可能となる。なお、交流的に接地とは、交流信号に対して接地固定電位に接続することを意味する。以下、本発明の実施形態について詳細に説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。また同一の構成要素には同一の参照符号を付して説明を省略する。<1.第1の実施形態>図1Aは、本発明の第1の実施形態に係る検波器の断面図であり、図1Bは当該検波器の回路図である。第1の実施形態に係る検波器50は、第1の半導体層41と、絶縁層43と、第1の半導体層41より薄い第2の半導体層42とを含むSOISilicononInsulator基板400に形成されている。SOI基板400の第2の半導体層42には、ドレイン領域となるP型第1又は第2導電型領域11第1の半導体領域と、P型領域11に隣接するボディ領域となるN型第2又は第1導電型領域12第2の半導体領域と、N型領域12に隣接するソース領域となるP型領域13第3の半導体領域とが形成されている。P型領域11とP型領域13とは、互いに離間した位置に形成されている。なお、P型領域13をドレイン領域とし、P型領域11をソース領域としてもよい。P型領域11とN型領域12との間、及び、P型領域13とN型領域12との間には、それぞれPN接合が形成されている。PN接合においては、バイアス電圧によって伸縮し得る空乏層図示せずが形成される。従って、例えばP型領域11に信号を入力した場合において、P型領域11とN型領域12との間にはダイオードが形成され、P型領域13とN型領域12との間にはキャパシタが形成されていると考えることができる。そこで、P型領域13を交流的に接地する例えば、一定電位Vddに接続するとともに、N型領域12に抵抗素子31R第1の抵抗素子の一端を接続し、抵抗素子31Rの他端を交流的に接地する例えば、一定電位Vddに接続することにより、図8に示す回路図と同様の回路構成を有する簡易な検波器50が形成される。すなわち、P型領域11を信号入力端子INに接続し、N型領域12を信号出力端子OUTに接続し、信号入力端子INに伝送信号を入力すると、伝送信号の高周波成分搬送波が除去され、信号出力端子OUTから信号波が出力される。N型領域12上には、ゲート絶縁膜21第1の絶縁膜が形成されていてもよい。そして、ゲート絶縁膜21上には、ゲート電極31第1の導電体膜が形成されていてもよい。すなわち、P型領域11、N型領域12、P型領域13、ゲート絶縁膜21、及びゲート電極31は、PMOSトランジスターを構成することができる。ゲート電極31は、このPMOSトランジスターにチャネルが形成されないような一定電位Vddに接続されることが好ましい。また、P型領域11とP型領域13との間の分離をよくするため、P型領域11とP型領域13との間の距離ゲート長を長くとることが好ましい。上述の構成を回路図で表すと、図1Bのようになる。すなわち、PMOSトランジスターTr1のドレイン端子Dが信号入力端子INに接続され、ボディ端子Bが信号出力端子OUTに接続される。ボディ端子Bは抵抗素子31Rの一端に接続される。抵抗素子31Rの他端と、PMOSトランジスターTr1のソース端子Sとは、交流的に接地される例えば、一定電位Vddに接続される。また、ゲート端子Gは、PMOSトランジスターにチャネルが形成されないような一定電位Vddに接続される。第1の実施形態によれば、簡易な構成で検波器を実現することができ、低電流、低電圧、低電力の環境下においても動作できる検波器を提供することができる。また、検波器の製造工程において、MOSトランジスターTr1を形成することにより、検波器を構成するために必要なダイオードとキャパシタを同時に形成できる。通常の半導体プロセスにおいては、MOSトランジスターを形成した後に、絶縁層を含むキャパシタが形成されるのに比べて、本実施形態によれば製造工程を簡略化できるので、製造コストを低減することができる。また、SOI基板400の第2の半導体層42に、P型領域11と、N型領域12と、P型領域13とを形成したので、第1の半導体層41からの雑音の混入を絶縁層43によって抑制することができる。<2.第2の実施形態>図2Aは、本発明の第2の実施形態に係る検波器の断面図であり、図2Bは当該検波器の回路図である。第2の実施形態に係る検波器50aは、SOI基板400に形成されている。SOI基板400の第2の半導体層42には、ドレイン領域となるN型領域11aと、N型領域11aに隣接するボディ領域となるP型領域12aと、P型領域12aに隣接するソース領域となるN型領域13aとが形成されている。N型領域11aとN型領域13aとは、互いに離間した位置に形成されている。この構成においても、第1の実施形態と同様に、N型領域11aとP型領域12aとの間にはダイオードが形成され、N型領域13aとP型領域12aとの間にはキャパシタが形成されていると考えることができる。なお、ダイオードの向きは第1の実施形態におけるものと逆である。そこで、N型領域13aを交流的に接地する例えば、基準電位Vss0Vに接続するとともに、P型領域12aに抵抗素子31Rの一端を接続し、抵抗素子31Rの他端を交流的に接地する例えば、基準電位Vss0Vに接続することにより、簡易な検波器50aが形成される。すなわち、N型領域11aを信号入力端子INに接続し、P型領域12aを信号出力端子OUTに接続し、信号入力端子INに伝送信号を入力すると、伝送信号の高周波成分搬送波が除去され、信号出力端子OUTから信号波が出力される。P型領域12a上には、ゲート絶縁膜21が形成されていてもよい。そして、ゲート絶縁膜21上には、ゲート電極31が形成されていてもよい。すなわち、N型領域11a、P型領域12a、N型領域13a、ゲート絶縁膜21、及びゲート電極31は、NMOSトランジスターを構成することができる。ゲート電極31は、このNMOSトランジスターにチャネルが形成されないような一定電位例えば、基準電位Vss0Vに接続されることが好ましい。上述の構成を回路図で表すと、図2Bのようになる。すなわち、NMOSトランジスターTr2のドレイン端子Dが信号入力端子INに接続され、ボディ端子Bが信号出力端子OUTに接続される。NMOSトランジスターTr2のボディ端子Bは抵抗素子31Rの一端に接続される。抵抗素子31Rの他端と、ソース端子Sとは、交流的に接地する例えば、基準電位Vss0Vに接続する。また、ゲート端子Gは、NMOSトランジスターにチャネルが形成されないような一定電位例えば、基準電位Vss0Vに接続される。他の点については、第1の実施形態と同様である。<3.第3の実施形態>図3は、本発明の第3の実施形態に係る検波器を示す平面図である。第3の実施形態に係る検波器50bは、ゲート幅の大きいPMOSトランジスターを用いて構成されている。PMOSトランジスターのソース領域であるP型領域13は、上層の配線層38によってゲート電極31の一端に接続されている。ゲート電極31は、上述の抵抗素子31Rとして用いられても良い。その場合、ゲート電極31の幅チャネル長及び長さチャネル幅は、抵抗素子31Rが所望の抵抗値を有するものとなるように設定される。以上の構成において、PMOSトランジスターのドレイン領域であるP型領域11を信号入力端子INに接続し、ボディ領域であるN型領域12を信号出力端子OUTに接続し、ゲート電極31の上記一端とP型領域13とを交流的に接地する例えば、一定電位Vddに接続する。このように、既存のPMOSトランジスターのゲート電極を抵抗素子31Rとして用いて、第1の実施形態と同様の回路構成を有する検波器50bを構成することができる。他の点については第1の実施形態と同様である。また、以上の構成はNMOSトランジスターを用いた場合においても採用することができる。また、ゲート電極を抵抗素子31Rとして用いる場合に限らず、別途のポリシリコン層、拡散層、合金層などを抵抗素子31Rとして用いてもよい。<4.第4の実施形態>図4は、本発明の第4の実施形態に係る検波器を示す平面図である。第4の実施形態に係る検波器50cは、第3の実施形態と同様のPMOSトランジスターを、複数並列に接続して構成されている。そして、隣り合うPMOSトランジスターのソース領域S又はドレイン領域Dは、互いに共通した領域として構成されている。すなわち、ソース領域となるP型領域13の隣には、ボディ領域となるN型領域14第4の半導体領域が形成され、さらにその隣にはドレイン領域となるP型領域15第5の半導体領域が形成されている。また、ドレイン領域となるP型領域11の隣には、ボディ領域となるN型領域16第6の半導体領域が形成され、さらにその隣にはソース領域となるP型領域17第7の半導体領域が形成されている。このように、P型領域とN型領域とが交互に形成され、このうちP型領域は、交互にソース又はドレインとなる。N型領域12、14、16の上には、ゲート絶縁膜図示せずがそれぞれ形成され、ゲート絶縁膜の上には、抵抗素子を構成するゲート電極31、ゲート電極32第2の抵抗素子、ゲート電極33第3の抵抗素子がそれぞれ形成される。ソース領域であるP型領域13、17は、上層の配線層38によって、ゲート電極31、32、33の各一端に接続されている。ドレイン領域であるP型領域11、15を信号入力端子INに接続し、ボディ領域であるN型領域12、14、16を信号出力端子OUTに接続し、ゲート電極31、32、33の上記各一端とP型領域13、17とを交流的に接地する例えば、一定電位Vddに接続する。以上の構成によれば、複数のPMOSトランジスターを含む検波器50cを、コンパクトな構成で実現することができる。なお、以上の構成はNMOSトランジスターを用いた場合においても採用することができる。<5.第5の実施形態>図5Aは、本発明の第5の実施形態に係る検波器を示す回路図である。第5の実施形態に係る検波器50dは、第2の実施形態と同様の検波器において、信号出力端子OUTとトランジスターTr2のボディ端子Bとの間に抵抗素子37Rを接続し、信号出力端子OUTと基準電位Vss0Vとの間にキャパシタ37Cを接続して構成されている。図5Bは、図5Aの検波器の信号入力端子に入力した入力信号の例を示す波形図である。図5Cは、図5Aの検波器の信号入力端子に、図5Bに示す入力信号を入力した場合の出力信号のシミュレーション結果を示す波形図である。これらの図に示すように、入力信号として入力された伝送信号から高周波の搬送波が除去され、出力信号として信号波が出力される。他の点については第2の実施形態と同様である。また、以上の構成はPMOSトランジスターを用いた場合においても採用することができる。<6.第6の実施形態>図6は、本発明の第6の実施形態に係る検波器を示す断面図である。第6の実施形態に係る検波器50eは、P型の半導体基板100に形成されたN型のウェル12bと、P型領域11bと、P型領域13bとを含んでいる。P型領域11bと、P型領域13bとは、ウェル12b内で、互いに離間した位置に形成されている。他の点については第1の実施形態と同様である。また、以上の構成はNMOSトランジスターを用いた場合においても採用することができる。<7.第7の実施形態>図7Aは、本発明の第7の実施形態に係る検波器及びこれを含む受信機を示す断面図であり、図7Bは当該検波器及び受信機の回路図である。第7の実施形態に係る検波器50fは、SOI基板400の第2の半導体層42に形成されたP型領域11と、P型領域11に隣接するN型領域12と、N型領域12に隣接するP型領域13とを含んでいる。なお、N型領域12上に、ゲート絶縁膜及びゲート電極図示せずが形成されていてもよい。第1の実施形態において説明した通り、P型領域11とN型領域12とによってダイオードが形成され、P型領域13とN型領域12とによってキャパシタが形成される。さらに、第6の実施形態に係る検波器50fは、第2の半導体層42に、P型領域11に隣接するN型領域18第8の半導体領域と、N型領域18に隣接するP型領域19第9の半導体領域とが形成されている。N型領域18上には、ゲート絶縁膜22第2の絶縁膜が形成されている。そして、ゲート絶縁膜22上には、ゲート電極52第2の導電体膜が形成されている。すなわち、P型領域11、N型領域18、P型領域19、ゲート絶縁膜22、及びゲート電極52は、増幅器51となるPMOSトランジスターを構成することができる。この構成において、第1の実施形態と同様に、P型領域13を交流的に接地する例えば、基準電位Vss0Vに接続するとともに、N型領域12に抵抗素子31Rの一端を接続し、抵抗素子31Rの他端を交流的に接地する例えば、基準電位Vss0Vに接続する。また、N型領域12を信号出力端子OUTに接続する。さらに、第7の実施形態においては、増幅器51を構成するP型領域19が交流的に接地例えば、一定電位Vddに接続される。また、増幅器51を構成するゲート電極52が信号入力端子INに接続される。上述の構成を回路図で表すと、図7Bのようになる。すなわち、増幅器51を構成するPMOSトランジスターのドレインが、検波器を構成するダイオード32Dのアノードを兼ねている。これにより、簡易な構成を用いて、入力信号を増幅器51によって増幅し、検波器のダイオード32Dに入力することができる。さらに、検波器50fの信号入力端子INにアンテナ58を接続することにより、無線信号を受信して信号波を出力する受信機59を構成することができる。上述の第2~第6の実施形態に係る検波器にアンテナを接続することにより、受信機を構成することもできる。検波器を構成するPNP構造は、NPN構造に置き換えても良い。