"第1のPチャネルトランジスタおよび第1のNチャネルトランジスタを有する第1のインバータと、第2のPチャネルトランジスタおよび第2のNチャネルトランジスタを有し前記第1のインバータと交差接続する第2のインバータと、ソース/ドレインの一方が前記第1インバータの出力ノードに接続され他方が第1の配線に接続されゲートが第2の配線に接続される第3のNチャネルトランジスタと、ソース/ドレインの一方が前記第2インバータの出力ノードに接続され他方が第3の配線に接続されゲートが前記第2の配線に接続される第4のNチャネルトランジスタと、を有する少なくとも1個のSRAMセルを備え、前記第1および第2のPチャネルトランジスタはそれぞれ第1の半導体領域上に設けられ、前記第1の半導体領域上に設けられた第1の絶縁膜と、前記第1の絶縁膜上に設けられた第1のフローティングゲートと、前記第1のフローティングゲート上に設けられた第2の絶縁膜と、前記第2の絶縁膜上に設けられた第2のフローティングゲートと、前記第2のフローティングゲート上に設けられた第3の絶縁膜と、前記第3の絶縁膜上に設けられた第1の制御ゲートとを備え、前記第1および第2のNチャネルトランジスタはそれぞれ第2の半導体領域上に設けられ、前記第2の半導体領域上に設けられた第4の絶縁膜と、前記第4の絶縁膜上に設けられた第3のフローティングゲートと、前記第3のフローティングゲート上に設けられた第5の絶縁膜と、前記第5の絶縁膜上に設けられた第4のフローティングゲートと、前記第4のフローティングゲート上に設けられた第6の絶縁膜と、前記第6の絶縁膜上に設けられた第2の制御ゲートとを備え、ていることを特徴とする不揮発性メモリ。前記第3および第4のNチャネルトランジスタはそれぞれ前記第2の半導体領域上に設けられ、前記第2の半導体領域上に設けられた第7の絶縁膜と、前記第7の絶縁膜上に設けられた第5のフローティングゲートと、前記第5のフローティングゲート上に設けられた第8の絶縁膜と、前記第8の絶縁膜上に設けられた第6のフローティングゲートと、前記第6のフローティングゲート上に設けられた第9の絶縁膜と、前記第9の絶縁膜上に設けられた第3の制御ゲートとを備えていることを特徴とする請求項1記載の不揮発性メモリ。前記第1および第2のPチャネルトランジスタは基板バイアスが第1の電位に設定され、前記第1および第2のNチャネルトランジスタは基板バイアスが前記第1の電位よりも高い第2の電位に設定されることを特徴とする請求項1または2記載の不揮発性メモリ。前記SRAMセルの中心に対して、前記第1のPチャネルトランジスタおよび第1のNチャネルトランジスタと、前記第2のPチャネルトランジスタおよび第2のNチャネルトランジスタとは点対称となるように配置されることを特徴とする請求項1乃至3のいずれかに記載の不揮発性メモリ。前記SRAMセルの中心線に対して、前記第1のPチャネルトランジスタおよび第1のNチャネルトランジスタと、前記第2のPチャネルトランジスタおよび第2のNチャネルトランジスタとは線対称となるように配置されることを特徴とする請求項1乃至3のいずれかに記載の不揮発性メモリ。前記第1および第2の絶縁膜と、前記第4および第5の絶縁膜はそれぞれ、シリコン酸化層および高誘電体層のうちの一方を含むことを特徴とする請求項1乃至5のいずれかに記載の不揮発性メモリ。前記SRAMセルを構成する各トランジスタのうち、隣接する第1のトランジスタと第2のトランジスタのフローティングゲート間の静電容量が、各トランジスタに含まれる2つのフローティングゲート間の静電容量の10倍より小さいことを特徴とする請求項1乃至6のいずれかに記載の不揮発性メモリ。前記第1のトランジスタのフローティングゲートと前記第2のトランジスタのフローティングゲートが静電的に結合し、前記第1および第2のトランジスタのうちの一方のフローティングゲートの電荷状態が他方のトランジスタのフローティングゲートの電荷状態により変化することを特徴とする請求項7記載の不揮発性メモリ。上記FeFETを有するSRAMでは、強誘電体材料として通常のCMOS製造プロセスで使われないものが用いられる。FeFETの強誘電体材料としては、チタン酸ジルコン酸鉛以下、PZTともいう、タンタル酸ビスマスストロンチウム以下、SBTともいう、チタン酸ビスマスランタン以下、BLTともいう等が挙げられる。PZTは、PbZr、TiO3と表されるように、有害な鉛Pbを含んでいるため、環境規制に対応できない。また、SBTはSrBi2Ta2O9と表され、強誘電性を得るためには700°C以上の高温で結晶化させる必要がある。そして自発分極を持つa軸方向に薄膜を成長させることが困難である。更に、残留分極量が25μC/cm2と相対的に小さい。BLTはBi、Ln4Ti3O12と表され、配向を制御して結晶化させることが困難である。なお、Lnは、La、Nd、Pr等を表す。このため、強誘電体材料は、現状では残留分極量が小さく抗電界が高い等、いずれも産業上の利用が難しい。本発明が解決しようとする課題は、CMOS製造プロセスに用いることのできる材料を用いかつノイズマージンの広い不揮発性メモリを提供することである。本実施形態によれば、第1のPチャネルトランジスタおよび第1のNチャネルトランジスタを有する第1のインバータと、第2のPチャネルトランジスタおよび第2のNチャネルトランジスタを有し前記第1のインバータと交差接続する第2のインバータと、ソース/ドレインの一方が前記第1インバータの出力ノードに接続され他方が第1の配線に接続されゲートが第2の配線に接続される第3のNチャネルトランジスタと、ソース/ドレインの一方が前記第2インバータの出力ノードに接続され他方が第3の配線に接続されゲートが前記第2の配線に接続される第4のNチャネルトランジスタと、を有する少なくとも1個のSRAMセルを備え、前記第1および第2のPチャネルトランジスタはそれぞれ第1の半導体領域上に設けられ、前記第1の半導体領域上に設けられた第1の絶縁膜と、前記第1の絶縁膜上に設けられた第1のフローティングゲートと、前記第1のフローティングゲート上に設けられた第2の絶縁膜と、前記第2の絶縁膜上に設けられた第2のフローティングゲートと、前記第2のフローティングゲート上に設けられた第3の絶縁膜と、前記第3の絶縁膜上に設けられた第1の制御ゲートとを備え、前記第1および第2のNチャネルトランジスタはそれぞれ第2の半導体領域上に設けられ、前記第2の半導体領域上に設けられた第4の絶縁膜と、前記第4の絶縁膜上に設けられた第3のフローティングゲートと、前記第3のフローティングゲート上に設けられた第5の絶縁膜と、前記第5の絶縁膜上に設けられた第4のフローティングゲートと、前記第4のフローティングゲート上に設けられた第6の絶縁膜と、前記第6の絶縁膜上に設けられた第2の制御ゲートとを備えていることを特徴とする。以下に、図面を参照して実施形態を説明する。一実施形態による不揮発性メモリについて図1乃至図4を参照して説明する。本実施形態の不揮発性メモリは、6個のトランジスタを備えているSRAMであって、クロスカップル接続されたインバータを構成するトランジスタが二重フローティングゲートDFG構造を有している。この二重フローティングゲート構造を有するトランジスタの断面を図1に示す。このトランジスタ1は、半導体領域2に離間して設けられ半導体領域2とは導電型が異なるソースおよびドレイン以下、ソース/ドレインともいう4と、ソースとドレインとの間の半導体領域2の部分チャネル上に設けられたゲート構造6とを有している。なお、半導体領域とは、半導体基板、ウェル領域、SOI層等を意味する。このゲート構造6は、第1絶縁膜8と、第1フローティングゲート10と、第2絶縁膜12と、第2フローティングゲート14と、電極間絶縁膜16と、制御ゲート18とがこの順序で積層された構造を有している。第1および第2フローティングゲート10、14は例えばポリシリコンで形成される。また、第1および第2絶縁膜は例えば、シリコン酸化膜または高誘電体highk膜であり、電極間絶縁膜16は第1および第2絶縁膜より厚いシリコン酸化膜か、またはシリコン窒化膜で形成される。高誘電体とは、酸化シリコンよりも高い誘電率を有する材料であって、例えば、SiN、SiON、AlO、AlON、HfO、HfON、ZrO、ZrON等が挙げられる。このように、二重フローティングゲート構造を有するトランジスタは、第2絶縁膜12を間に挟んだポリシリコンなどでできた電荷蓄積層であるフローティングゲート10、14を二つ有する半導体素子のことである。現在社会で広く利用されているNANDフラッシュメモリのセルは電荷蓄積層であるフローティングゲートが一層の場合の素子である。二重フローティンゲート構造を有するトランジスタは、二重フローティングゲート構造が人工的な双極子の振る舞いを示すことが知られている例えば、TTanamotoandKMuraokaApplPhysLett96022105参照。二重フローティングゲート構造では、制御ゲート18に印加した電圧と反対の電荷が制御ゲート18に近い第2フローティングゲート14に集まりやすくなる傾向がある。例えば、図2aに示すように、NMOSトランジスタの場合には、制御ゲート18に半導体領域基板2を基準にして0Vの電圧を印加すると、第1および第2フローティングゲート10、14に正の電荷が集まるが、第2フローティングゲート14に集まる正の電荷は第1フローティングゲート10に集まる正の電荷よりも多い。そして、NMOSトランジスタの場合には、制御ゲート18に半導体領域2を基準にして0.5Vの電圧を印加すると、第1および第2フローティングゲート10、14に負の電荷が集まるが、第2フローティングゲート14に集まる負の電荷は第1フローティングゲート10に集まる負の電荷よりも多い図2b。また、PMOSトランジスタの場合には、制御ゲート18に半導体領域2を基準にして0.5Vの電圧を印加すると、第1および第2フローティングゲート10、14に負の電荷集まるが、第2フローティングゲート14に集まる負の電荷は第1フローティングゲート10に集まる負の電荷よりも多い図2c。そして、PMOSトランジスタの場合には、制御ゲート18に半導体領域2を基準にして0Vの電圧を印加すると、第1および第2フローティングゲート10、14に正の電荷が集まるが、第2フローティングゲート14に集まる正の電荷は第1フローティングゲート10に集まる正の電荷よりも多い図2b。本実施形態で用いられる、二重フローティングゲート構造を有するトランジスタにおいては、二重フローティングゲート構造が、FeFETの誘電体における双極子の代わりの動作をすることになる。二重フローティングゲート構造を用いれば、SrBi2Ta2O9等の強誘電体材料を用いる必要もなく、かつフローティングゲートの形成については、ゲートを形成するための従来のマスクを用いることができる。このような二重フローティングゲート構造を有するトランジスタ1を本明細書では、図3に示すように表す。本実施形態によるSRAMの回路図を図4に示す。この実施形態のSRAMは、Pチャネルトランジスタ1P1、1P2と、Nチャネルトランジスタ1N1、1N2と、Nチャネルトランジスタ1N3、1N4と、を備えている。Pチャネルトランジスタ1P1と、Nチャネルトランジスタ1N1は第1インバータを構成し、Pチャネルトランジスタ1P2と、Nチャネルトランジスタ1N2は第2インバータを構成する。そして第1および第2インバータは入力端子と出力端子がクロスカップル接続された構成となっている。すなわち、第1インバータの入力端子が第2インバータの出力端子に接続され、第1インバータの出力端子が第2インバータの入力端子に接続された構成となっている。第1および第2インバータがSRAMのラッチ部を構成する。Pチャネルトランジスタ1P1、1P2はプルアップトランジスタとなり、Nチャネルトランジスタ1N1、1N2はプルダウントランジスタとなる。そして、Pチャネルトランジスタ1P1、1P2およびNチャネルトランジスタ1N1、1N2は二重フローティングゲート構造を有するトランジスタである。また、Nチャネルトランジスタ1N3、1N4はアクセストランジスタとなる。すなわち、トランジスタ1N3は、ソース/ドレインの一方が第1インバータの出力端子に接続され、ソース/ドレインの他方が第1ビット線BLに接続され、ゲートがワード線WLに接続された構成を有している。トランジスタ1N4は、ソース/ドレインの一方が第2インバータの出力端子に接続され、ソース/ドレインの他方が第2ビット線/BLに接続され、ゲートがワード線WLに接続された構成を有している。Pチャネルトランジスタ1P1、1P2は基板バイアスとして接地電圧VSSに接続され、Nチャネルトランジスタ1N1、1N2、1N3、1N4は、基板バイアスとして電源電圧VDDに接続される。このように構成された本実施形態のSRAMは、6個のトランジスタから構成されたSRAMと同様の書き込み動作および読み出し動作を行うことができる。また、図5に示す本実施形態の変形例のように、アクセストランジスタ1N3、1N4も二重フローティングゲート構造を有するトランジスタとしてもよい。なお、上記説明では、本実施形態およびその変形例においては、SRAMは6個のトランジスタから構成されていたが、SRAMの動作をより安定にするために6個よりも多くのトランジスタで構成してもよい。次に、本実施形態のSRAMについて、本願発明者達によってなされた、より詳細な検討結果を説明する。6個のトランジスタでSRAMの配置を見た場合に、6個のうち、二つのトランジスタ1N3、1N4がアクセストランジスタとなり、残りの4つのトランジスタ1P1、1P2、1N1、1N2がクロスカップル接続をとる。このようなSRAMのクロスカップル接続の4つのトランジスタ1P1、1P2、1N1、1N2の配置として、4つのトランジスタ1P1、1P2、1N1、1N2がSRAMの中心に対して、点対称に配置される点対称配置と、SRAMセルの中心線に対して、線対称に配置される線対称配置がある。すなわち、点対称配置とは、トランジスタ1P1およびトランジスタ1N1と、トランジスタ1P2およびトランジスタ1N2とがSRAMセルの中心に対して点対称となるように配置されることである。また、線対称配置とは、トランジスタ1P1およびトランジスタ1N1と、トランジスタ1P2およびトランジスタ1N2とがSRAMセルの中心線に対して線対称となるように配置されることである。図6に点対称配置のSRAMのラッチ部を、図7に線対称配置のSRAMのラッチ部を示す。簡単のため、図6および図7ではコンタクトホールや一部のゲート電極用の配線を図示していない。またPUはプルアップトランジスタ1P1、1P2を、PDはプルダウントランジスタ1N1、1N2を示す。なお、DFGは二重フローティングゲート構造を示す。また、VDDは回路内の高電位、VSSは基板電圧の電位を表す。以下に、二重フローティングゲート構造で、トランジスタがONとなる閾値電圧を自動的に最適化する動作について、基礎的なモデルに基づいたシミュレーションにより説明する。ここで用いたモデル及び計算手法は、TTanamotoandKMuraokaApplPhysLett96022105で用いられたものに準じる。まず、キャパシタンスネットワークモデルを用いて各フローティングゲートの電荷と電位の関係を求める。ここでは、図8a、8bに示すよう合計8つのフローティングゲートがある。なお、図8aは点対称配置のモデルであり、図8bは線対称配置のモデルである。これらのモデルにおいて、ラッチ部を構成する4つのトランジスタに、方位の意味でN、W、S、Eと符号を振り、第2フローティングゲート14にAを、第1フローティングゲート10にBの記号を振る。例えば、プルアップトランジスタ1P1、1P2をそれぞれW、Sとし、プルダウントランジスタ1N1、1N2をN、Eとする。すると、例えば方位Nに位置するトランジスタ1N1の第2フローティングゲートNAの電荷QNAと電位VNAと、他のフローティングゲートの電位との関係は、以下の1式で表される。ここで、例えば、CNAWAはフローティングゲートNAとフローティングゲートWAの間のキャパシタンスを示し、CNAWgはフローティングゲートNAと方位Wにおけるゲートとのキャパシタンスを示し、VNg、VWg、VSg、VEgは各方位におけるトランジスタのゲート電圧を示す。同様に方位Nの位置にあるトランジスタの第1フローティングゲートNBの電荷QNBは、以下の2式で表される。ここで、VNsub、VWsub、VSsub、VEsubは各方位の基板電位である。QWA,VWA、QWB,VWB、QSA,VSA、QEB,VEBについても同様の式が成り立つ。各キャパシタンスの式としては、平行平板キャパシタンスの式を用いて、フローティングゲート間の面積と距離をそれぞれSi、diとし、フローティングゲート間のトンネル膜の誘電率εとしたとき、以下の3式を用いる。第1および第2フローティングゲート間を流れる電流を電界Eの関数としたとき、その電流密度JEは、公知のものを使う例えば、KFSchuegrafandCHuIEEETransElectronDevice41761参照。電流密度JEは、以下の4式で表される。ここで、eは電荷素量、msiはシリコンの有効質量msi=0.19、moxは第2絶縁膜12の有効質量mox=0.5、εsiはシリコンの誘電率εsi=11.7、酸化シリコンからなる第2絶縁膜12の誘電率をεox=3.9、εoxは第2絶縁膜12の厚さを表す。Φbは酸化シリコンからなる第2絶縁膜12の障壁の高さを表し、その値は2.9[eV]である。hはプランク定数である。なお、上記シミュレーションにおいて、閾値電圧は各時間の電荷配置に対して、基板半導体領域2と第1フローティングゲートの電位差がなくなるような電圧として定義する。次に、本実施形態において、ゲート電圧および基板電圧の分配を図9a、9bに示す。本実施形態の二重フローティングゲート構造を有するトランジスタにおける基板側のバイアスは、通常のトランジスタにおける基板側のバイアスとは、逆になっている。例えば、Nチャネルトランジスタ1N1、1N2の基板側のバイアスは駆動電圧VDDが印加され、Pチャネルトランジスタ1P1、1P2の基板側のバイアスは電圧0Vが印加される。本実施形態のSRAMに記憶される0データと1データの定義を図9a、9bに示すように設定する。すなわち、トランジスタ1P2、1N2から構成される第2インバータの出力端子の電位レベルがHレベルのときに1データが記憶されていると定義し図9a参照、Lレベルのときに0データが記憶されていると定義する図9b参照。図10a、10bに点対称配置のSRAMにおける1データ、0データが記憶されているときのラッチ部を構成するトランジスタのゲートバイアスおよび基板バイアスを示す。この点対称配置のSRAMにおいて、1データという状態と0データという状態との間を変化させたときの、閾値電圧の変化ΔVthを図11に示し、電荷分布の変化を図12a、12bに示す。また、図13a、13bに線対称配置のSRAMにおける1データ、0データが記憶されているときのラッチ部を構成するトランジスタのゲートバイアスおよび基板バイアスを示す。この線対称配置のSRAMにおいて、1データという状態と0データという状態との間を変化させたときの、閾値電圧の変化ΔVthを図14に示し、電荷分布の変化を図15a、15bに示す。図11、図12a、12b、図14、図15a、15bはシミュレーション結果を示している。図11、12a、12b、図14、図15a、15bにおいて、横軸は時間を表し、1データという状態から0データという状態になるまでの時間の関数として、示している。また、図11、図14において、ΔVNth、ΔVEthはそれぞれトランジスタ1N1、1N2の閾値電圧の変化量を示し、ΔVWth、ΔVSthはそれぞれトランジスタ1P1、1P2の閾値電圧の変化量を示す。図12a、12b、図15a、15bにおいて、QWA、QWBはそれぞれトランジスタ1P1の第2および第1フローティングゲートに蓄積される電荷を示し、QNA、QNBはそれぞれトランジスタ1N1の第2および第1フローティングゲートに蓄積される電荷を示す。また、QSA、QSBはそれぞれトランジスタ1P2の第2および第1フローティングゲートに蓄積される電荷を示し、QEA、QEBはそれぞれトランジスタ1N2の第2および第1フローティングゲートに蓄積される電荷を示す。ここで、SRAMのノイズマージンの指標であるSNMを図18a、18bを参照して説明する。SRAMの特性は図18aに示すようにSRAMを二つの部分に分け、その二つのインバータ特性を図18bに示すように纏めたときのSNMと記した領域の大きさで特徴つけられる。この二つのインバータ特性の開きが大きければ、トランジスタ特性のばらつきを受けずに、SRAMに記憶されるデータ0と、データ1が確定するのである。図18bに示す特性曲線は眼鏡カーブと一般的には呼ばれている。図11、14からわかるように、点対称配置、線対称配置のいずれも、閾値電圧の変化が、SRAMのノイズマージンを増やす方向に働いていることが理解できる。例えば、図10aに示すように、1データを記憶している状態では、第1インバータを構成するトランジスタ1P1、1N1のゲートにはVDDの電圧が印加されており、第1インバータのNMOSトランジスタ1N1のチャネルは開く。しかし、第2インバータを構成するNMOSトランジスタ1N2のチャネルは閉ざしておきたい。図11のグラフを見ると、確かにトランジスタ1N1の閾値電圧の変化量ΔVNthはほぼ0であるので閾値電圧はほぼ変わらず、トランジスタ1P1の閾値電圧の変化量ΔVWthの絶対値が0.4V程度であるので閾値電圧は0.4V程度変化している。一方、第二インバータのNチャネルトランジスタIN2の閾値電圧の変化ΔVEthは増加しており、より安定的なOFF状態となっている。これをノイズマージンでみると図18aでV2入力とV1出力の第二インバータのカーブが図19に示すように右側にシフトし、ノイズマージンが増加していることに対応する。図20に同様な理由によりデータが0の場合の眼鏡カーブの変化を示す。上記シミュレーションに用いられるパラメータとして下記の値を使用した。点対称配置および線対称配置のいずれにおいても、加えた電圧VDDは0.5Vである。点対称配置の場合は、第1および第2フローティングゲートの幅は15nm、隣接するトランジスタ間における第1および第2フローティングゲートとの間の距離は15nm、第1および第2フローティングゲートのそれぞれの高さは25nm、半導体基板と第1フローティングゲートとの間の第1絶縁膜の厚さが1nm、第1および第2フローティングゲート間の第2絶縁膜の厚さが1nm、第2フローティングゲートと制御ゲートとの間の電極間絶縁膜の膜厚が1nmとした。また、線対称配置の場合は、第1および第2フローティングゲートの幅は30nm、隣接するトランジスタ間における第1および第2フローティングゲートとの間の距離は30nm、第1および第2フローティングゲートのそれぞれの高さは50nm、半導体基板と第1フローティングゲートとの間の第1絶縁膜の厚さが1nm、第1および第2フローティングゲート間の第2絶縁膜の厚さが1nm、第2フローティングゲートと制御ゲートとの間の電極間絶縁膜の膜厚が1.2nmとした。これらのパラメータを変えると計算結果も変わるが、その変化は予想される通りである。例えば、電圧を増やせば、0データと1データとの間のスイッチング速度が増加し、フローティングゲート間のトンネル膜の厚さを増やせば、スイッチング速度は徐々に減少する。また、メモリセル間の距離を増やせば、セル間干渉が減り、閾値電圧の変化は徐々に少なくなる。このように二重フローティングゲート構造を用いれば、点対称配置のSRAM、線対称配置のSRAMは共に、図10a、10bおよび図13a、13bに示す電圧配置で、眼鏡カーブを広げる閾値電圧シフトができる。また、二重フローティングゲート構造を用いたことによりEOTは、単体トランジスタの場合より増加する。上記の計算では3.2nm1nm1nm1.2nmのゲート絶縁膜に相当する。EOTを減らし、スイッチング動作を速くするためには、二重フローティングゲート構造の絶縁膜にのみSiO2よりもトンネル障壁の小さいいわゆるhigh-K材料を用いることが可能である。ここで、high-K材料をメモリセル間に用いると、メモリセル間の静電容量が増加することになり、より多くの電荷がメモリセル間に蓄積されることになり、スイッチング動作が遅くなる。したがって、high-K材料は第1および第2フローティングゲート間の絶縁膜に入れることがよい。二重フローティングゲート構造を用いた場合、重要となるのは二重フローティングゲート構造間の干渉効果である。本実施形態では、図8に示すように、二重フローティングゲート構造間の干渉効果を、フローティングゲート間のキャパシタンスという形で取り入れている。もし、この干渉効果がない場合、図11、12a、12b、14、15a、15bに示す変化は見られなかった。これは、例えば図9a、9bの波線の六角形で示す場所、つまりデータ1の場合には左側のN、Sのトランジスタ、データ0の場合にはW,Eのトランジスタの存在により、残りの閾値電圧の変化の起こる二つのセル間に相関が無くなる。セル間に干渉があることにより、全体として電荷のプラス、マイナスがバランスよく配置され、SRAM全体として安定になるのである。セル間干渉は通常のNANDフラッシュでは好ましくない現象であるが、SRAMのノイズマージンを効果的に広げるためにはTTanamotoandKMuraokaApplPhysLett96022105と同じように、二重フローティングゲート構造セル間の干渉が必要であることがわかる。フローティングゲートの高さが大きい場合、あるいはセル間が近づきすぎた場合、横方向のフローティングゲート間の相互作用が、一つのセル内の縦方向のフローティングゲート間の結合より強くなる。この場合は、SRAMのノイズ耐性が弱くなり、閾値電圧のシフトが乱れる。図16に点対称配置の場合の閾値電圧のシフトがうまくいかなくなる例を示し、図17に線対称配置の場合の閾値電圧のシフトがうまくいかなくなる例を示す。つまり、フローティングゲート間の縦方向のキャパシタスCBと横方向のフローティングゲート間の結合キャパシタンスCDの比と動作の関係を調べると、具体的にはα=CD/CBと定義した場合、α<0.15程度の範囲に抑える必要が生じる。これは、セル内の二つのフローティングゲート間の距離をdD、セル間の二つのフローティングゲート間の距離をdBとすると、CDは1/dDに比例し、CB∝は1/dBに比例するため、式5はdB<0.1×dDを意味する。フローティングゲート間の電子のトンネリング確率がフローティングゲート間の厚さの指数関数で表されるので、式5はトンネリング確率で表すと、exp-10dB=exp-dB10>exp-dDとなる。つまり、式5は、セル間の電子のトンネリング確率がセル内のトンネリング確率より一桁以上小さいことを補償するものとなる。以上説明したように、本実施形態によれば、シリコン酸化膜もしくは高誘電体材料膜を含んだ二重フローティングゲート構造を用いることにより、人工的に双極子モーメントを発生させて閾値電圧の制御が可能となり、SRAMのノイズ特性を向上させることができる。本実施形態に用いられる二重フローティングゲート構造はすべてCMOS製造プロセスで使用されている材料を用いることが可能となるので、大きな製造装置の変更が不要で、かつ自由に設計可能な人工双極子型SRAMを提供することができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。"