"再生クロックのエッジの近傍と遠方にある伝送データのエッジの個数を計測するデータエッジ位置計測回路と、前記伝送データのエッジの近傍と遠方にある前記再生クロックのエッジの個数を計測するクロックエッジ位置計測回路とを含み、前記データエッジ位置計測回路の計測結果と前記クロックエッジ位置計測回路の計測結果に応じて、前記再生クロックの周波数を調整する周波数調整回路を有することを特徴とするCDR回路。請求項1記載のCDR回路において、参照クロックを必要としないことを特徴とするCDR回路。請求項1記載のCDR回路において、前記再生クロックを生成するインタポレータ回路をさらに有し、前記周波数調整回路は、前記インタポレータ回路で生成された前記再生クロックの周波数を制御することを特徴とするCDR回路。請求項1記載のCDR回路において、前記周波数調整回路は、クロックまたはデータの最小入力振幅差を利用することで前記再生クロックと前記伝送データ間の位相差を判定するエッジ位置判定回路をさらに有することを特徴とするCDR回路。請求項1記載のCDR回路において、前記再生クロックの位相を調整する位相調整回路をさらに有し、前記位相調整回路と前記周波数調整回路の動作速度は個別に制御されることを特徴とするCDR回路。請求項1記載のCDR回路において、前記周波数調整回路は、前記伝送データの周波数に対して前記再生クロックの周波数が低い場合は、前記伝送データで前記再生クロックをラッチし、前記再生クロックの周波数を上げ、前記伝送データの周波数に対して前記再生クロックの周波数が高い場合は、前記再生クロックで前記伝送データをラッチし、前記再生クロックの周波数を下げ、前記再生クロックを前記伝送データでラッチし、または前記伝送データを前記再生クロックでラッチした結果、前記伝送データと前記再生クロックの周波数がほぼ同じ場合は、前記再生クロックの周波数を固定させることを特徴とするCDR回路。請求項1記載のCDR回路において、前記データエッジ位置計測回路は、周波数UP用エッジ位置判定回路と、この周波数UP用エッジ位置判定回路に接続される周波数UP用周波数制御論理回路とを有し、前記クロックエッジ位置計測回路は、周波数DOWN用エッジ位置判定回路と、この周波数DOWN用エッジ位置判定回路に接続される周波数DOWN用周波数制御論理回路とを有し、前記周波数調整回路は、前記周波数UP用周波数制御論理回路と前記周波数DOWN用周波数制御論理回路に接続されるバイアス制御回路と、このバイアス制御回路に接続されるリングオシレータ回路とをさらに有し、前記周波数UP用エッジ位置判定回路は、前記再生クロックと前記伝送データ間の位相差に基づいて、前記再生クロックのエッジの近傍と遠方にある前記伝送データのエッジの位置を判定して、この判定結果を前記周波数UP用周波数制御論理回路に出力し、前記周波数DOWN用エッジ位置判定回路は、前記再生クロックと前記伝送データ間の位相差に基づいて、前記伝送データのエッジの近傍と遠方にある前記再生クロックのエッジの位置を判定して、この判定結果を前記周波数DOWN用周波数制御論理回路に出力し、前記周波数UP用周波数制御論理回路は、前記周波数UP用エッジ位置判定回路の出力信号の平均化処理を行い、この処理結果を前記バイアス制御回路に出力し、前記周波数DOWN用周波数制御論理回路は、周波数DOWN処理の有効/無効を判定し、有効であれば前記周波数DOWN用エッジ位置判定回路の出力信号を平均化処理して、この処理結果を前記バイアス制御回路に出力し、前記バイアス制御回路は、前記周波数UP用周波数制御論理回路からの出力信号に対しては、前記リングオシレータ回路の周波数を高くするバイアスを生成し、前記周波数DOWN用周波数制御論理回路からの出力信号に対しては、前記リングオシレータ回路の周波数を低くするバイアスを生成することを特徴とするCDR回路。受信データからクロックを抽出し、伝送データを復元するCDR回路を有する受信回路であって、前記CDR回路は、再生クロックのエッジの近傍と遠方にある伝送データのエッジの個数を計測するデータエッジ位置計測回路と、前記伝送データのエッジの近傍と遠方にある前記再生クロックのエッジの個数を計測するクロックエッジ位置計測回路とを含み、前記データエッジ位置計測回路の計測結果と前記クロックエッジ位置計測回路の計測結果に応じて、前記再生クロックの周波数を調整する周波数調整回路を有することを特徴とする受信回路。請求項8記載の受信回路において、前記CDR回路は、参照クロックを必要としないことを特徴とする受信回路。請求項8記載の受信回路において、前記CDR回路は、前記再生クロックを生成するインタポレータ回路をさらに有し、前記周波数調整回路は、前記インタポレータ回路で生成された前記再生クロックの周波数を制御することを特徴とする受信回路。請求項8記載の受信回路において、前記周波数調整回路は、クロックまたはデータの最小入力振幅差を利用することで前記再生クロックと前記伝送データ間の位相差を判定するエッジ位置判定回路をさらに有することを特徴とする受信回路。請求項8記載の受信回路において、前記CDR回路は、前記再生クロックの位相を調整する位相調整回路をさらに有し、前記位相調整回路と前記周波数調整回路の動作速度は個別に制御されることを特徴とする受信回路。請求項8記載の受信回路において、前記周波数調整回路は、前記伝送データの周波数に対して前記再生クロックの周波数が低い場合は、前記伝送データで前記再生クロックをラッチし、前記再生クロックの周波数を上げ、前記伝送データの周波数に対して前記再生クロックの周波数が高い場合は、前記再生クロックで前記伝送データをラッチし、前記再生クロックの周波数を下げ、前記再生クロックを前記伝送データでラッチし、または前記伝送データを前記再生クロックでラッチした結果、前記伝送データと前記再生クロックの周波数がほぼ同じ場合は、前記再生クロックの周波数を固定させることを特徴とする受信回路。請求項8記載の受信回路において、前記データエッジ位置計測回路は、周波数UP用エッジ位置判定回路と、この周波数UP用エッジ位置判定回路に接続される周波数UP用周波数制御論理回路とを有し、前記クロックエッジ位置計測回路は、周波数DOWN用エッジ位置判定回路と、この周波数DOWN用エッジ位置判定回路に接続される周波数DOWN用周波数制御論理回路とを有し、前記周波数調整回路は、前記周波数UP用周波数制御論理回路と前記周波数DOWN用周波数制御論理回路に接続されるバイアス制御回路と、このバイアス制御回路に接続されるリングオシレータ回路とをさらに有し、前記周波数UP用エッジ位置判定回路は、前記再生クロックと前記伝送データ間の位相差に基づいて、前記再生クロックのエッジの近傍と遠方にある前記伝送データのエッジの位置を判定して、この判定結果を前記周波数UP用周波数制御論理回路に出力し、前記周波数DOWN用エッジ位置判定回路は、前記再生クロックと前記伝送データ間の位相差に基づいて、前記伝送データのエッジの近傍と遠方にある前記再生クロックのエッジの位置を判定して、この判定結果を前記周波数DOWN用周波数制御論理回路に出力し、前記周波数UP用周波数制御論理回路は、前記周波数UP用エッジ位置判定回路の出力信号の平均化処理を行い、この処理結果を前記バイアス制御回路に出力し、前記周波数DOWN用周波数制御論理回路は、周波数DOWN処理の有効/無効を判定し、有効であれば前記周波数DOWN用エッジ位置判定回路の出力信号を平均化処理して、この処理結果を前記バイアス制御回路に出力し、前記バイアス制御回路は、前記周波数UP用周波数制御論理回路からの出力信号に対しては、前記リングオシレータ回路の周波数を高くするバイアスを生成し、前記周波数DOWN用周波数制御論理回路からの出力信号に対しては、前記リングオシレータ回路の周波数を低くするバイアスを生成することを特徴とする受信回路。上述したように、前記特許文献1などを含む従来のPLL回路を基本した参照クロックレスCDR回路は、容量素子等のアナログ素子の面積が占める割合が高くなり、受信回路を小面積で構成することが困難である。CDR回路を小面積で構成する方法としてインタポレータ回路を使用する方式があるが、受信データの周波数に再生クロックの周波数を合わせる機構を実現することが難しいという問題がある。そこで、本発明は、上述した問題を解決して、参照クロックが不要なインタポレータ方式のCDR回路を小面積で実現することができる技術を提供することを主な目的とするものである。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。すなわち、参照クロックが不要なインタポレータ方式のCDR回路において、再生クロックのエッジの近傍と遠方にある伝送データのエッジの個数と、伝送データのエッジの近傍と遠方にある再生クロックのエッジの個数を計測し、その計測結果に応じて再生クロックの周波数を調整することを特徴とする。さらに好適には、周波数調整回路は、インタポレータ回路で生成された前記再生クロックの周波数を制御することを特徴とする。また、周波数調整回路は、クロックまたはデータの最小入力振幅差を利用することで再生クロックと伝送データ間の位相差を判定することを特徴とする。また、CDR回路は、再生クロックの位相を調整する位相調整回路と再生クロックの周波数を調整する周波数調整回路の動作速度を個別に制御できることを特徴とする。また、上記のような特徴を有するCDR回路を用いた受信回路にも適用することができる。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。すなわち、参照クロックが不要なインタポレータ方式のCDR回路を小面積で実現することができる。ひいては、このCDR回路を用いた受信回路、さらに送受信装置を小面積で構成することが可能となる。以下の実施の形態においては、便宜上その必要があるときは、複数の実施の形態またはセクションに分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。<本発明の実施の形態の概要>本発明の実施の形態のCDR回路は、再生クロックのエッジの近傍と遠方にある伝送データのエッジの個数を計測するデータエッジ位置計測回路117と、伝送データのエッジの近傍と遠方にある再生クロックのエッジの個数を計測するクロックエッジ位置計測回路118とを含み、データエッジ位置計測回路の計測結果とクロックエッジ位置計測回路の計測結果に応じて、再生クロックの周波数を調整する周波数調整回路116を有することを特徴とする。以上説明した本発明の実施の形態の概要に基づいた、各実施の形態を以下において具体的に説明する。以下に説明する実施の形態は本発明を用いた一例であり、本発明は以下の実施の形態により限定されるものではない。<送受信装置の構成>まず、図8に基づいて、本実施の形態における送受信装置の全体構成の一例について説明する。図8は、この送受信装置の全体構成の一例を示すブロック図である。本実施の形態における送受信装置800は、送信データを出力する送信回路801と、この送信回路801から出力されたデータを伝送路806を経由して受信する受信回路802から構成される。送信回路801は、送信データを伝送路806に差動信号P極、N極にて送出するドライバ回路DRV803と、このドライバ回路803に接続され、送信すべきデータを生成してドライバ回路803に出力する論理回路804と、この論理回路804に接続され、論理回路804へクロックを供給するPLL回路805から構成される。受信回路802は、送信回路801から送出された送信データを受信し、波形等化処理を行い、波形整形するレシーバ回路RCV807と、このレシーバ回路807に接続され、レシーバ回路807から出力されたデータからクロックを抽出し、伝送データを復元するCDR回路101から構成される。CDR回路101は、レシーバ回路807と周波数調整回路116に接続され、レシーバ回路807から出力されたデータから伝送データを復元すると共に、周波数調整回路116により周波数制御されたクロックに基づいて再生クロックの位相を制御する位相調整回路115と、レシーバ回路807と位相調整回路115に接続され、レシーバ回路807から出力されたデータからクロックを抽出し、再生クロックの周波数を制御して位相調整回路115に出力する周波数調整回路116から構成される。このように構成される送受信装置800において、送信回路801、受信回路802のそれぞれは、例えば半導体基板上に各回路を形成した半導体装置として製造される。<CDR回路の構成>次に、図1に基づいて、前述したCDR回路101の全体構成の一例について説明する。図1は、このCDR回路101の全体構成の一例を示すブロック図である。本実施の形態におけるCDR回路101は、非線形位相比較器PD102と、平均化回路AVE103と、コーダ回路COD104と、インタポレータ回路IP105と、周波数UP用エッジ位置判定回路106と、周波数DOWN用エッジ位置判定回路107と、周波数UP用周波数制御論理回路LOGIC_FUP108と、周波数DOWN用周波数制御論理回路LOGIC_FDN109と、バイアス制御回路112と、リングオシレータ回路ROS113と、伝送データパターン検出器114から構成される。非線形位相比較器102は、図8に示したレシーバ回路807からの伝送データDATAP/Nを入力とし、インタポレータ回路105からの再生クロックP/Nに基づいて、伝送データDATAP/Nと再生クロックP/Nの位相差を判定する回路である。そして、この非線形位相比較器102は、再生データを出力すると共に、位相差情報を平均化回路103へ出力する。また、非線形位相比較器102は、再生クロック分周を平均化回路103とコーダ回路104へ出力する。平均化回路103は、非線形位相比較器102からの位相差情報を入力とし、非線形位相比較器102からの再生クロック分周に基づいて、この非線形位相比較器102からの位相差情報を平均化する回路である。そして、この平均化回路103は、平均化された位相差情報をもとに生成される位相制御信号をコーダ回路104へ出力する。コーダ回路104は、平均化回路103からの位相制御信号を入力とし、非線形位相比較器102からの再生クロック分周に基づいて、再生クロックの位相を制御する回路である。そして、このコーダ回路104は、再生クロックの位相情報をインタポレータ回路105へ出力する。インタポレータ回路105は、コーダ回路104からの再生クロックの位相情報を入力とし、リングオシレータ回路113からのクロックCLKP/Nに基づいて、再生クロックP/Nを生成する回路である。そして、このインタポレータ回路105は、再生クロックP/Nを非線形位相比較器102、周波数UP用エッジ位置判定回路106、周波数DOWN用エッジ位置判定回路107、周波数UP用周波数制御論理回路108、周波数DOWN用周波数制御論理回路109、伝送データパターン検出器114へ出力する。周波数UP用エッジ位置判定回路106は、インタポレータ回路105からの再生クロックP/Nを入力とし、レシーバ回路807からの伝送データDATAP/Nに基づいて、再生クロックP/Nのエッジの近傍と遠方にある伝送データのエッジ位置を判定する回路である。そして、この周波数UP用エッジ位置判定回路106は、エッジ位置判定結果REGION_1_R,2_R、REGION_1_F,2_Fを周波数UP用周波数制御論理回路108へ出力する。周波数DOWN用エッジ位置判定回路107は、レシーバ回路807からの伝送データDATAP/Nを入力とし、インタポレータ回路105からの再生クロックP/Nに基づいて、伝送データのエッジの近傍と遠方にある再生クロックP/Nのエッジ位置を判定する回路である。そして、この周波数DOWN用エッジ位置判定回路107は、エッジ位置判定結果REGION_1_R,2_R、REGION_1_F,2_Fを周波数DOWN用周波数制御論理回路109へ出力する。周波数UP用周波数制御論理回路108は、周波数UP用エッジ位置判定回路106からのエッジ位置判定結果REGION_1_R,2_R、REGION_1_F,2_Fを入力とし、再生クロックP/Nに基づいて、再生クロックP/Nのエッジの近傍と遠方にある伝送データのエッジの個数を計測する回路である。そして、この周波数UP用周波数制御論理回路108は、伝送データのエッジの個数の計測結果をバイアス制御回路112へ出力する。周波数DOWN用周波数制御論理回路109は、周波数DOWN用エッジ位置判定回路107からのエッジ位置判定結果REGION_1_R,2_R、REGION_1_F,2_Fと、伝送データパターン検出器114からの検出信号を入力とし、再生クロックP/Nに基づいて、伝送データのエッジの近傍と遠方にある再生クロックP/Nのエッジの個数を計測する回路である。そして、この周波数DOWN用周波数制御論理回路109は、再生クロックP/Nのエッジの個数の計測結果をバイアス制御回路112へ出力する。バイアス制御回路112は、周波数UP用周波数制御論理回路108からの伝送データのエッジの個数の計測結果と、周波数DOWN用周波数制御論理回路109からの再生クロックのエッジの個数の計測結果を入力として、バイアスを制御する回路である。そして、このバイアス制御回路112は、バイアス制御信号をリングオシレータ回路113へ出力する。リングオシレータ回路113は、バイアス制御回路112からのバイアス制御信号を入力とし、クロックCLKP/Nを生成する回路である。そして、このリングオシレータ回路113は、クロックCLKP/Nをインタポレータ回路105へ出力する。伝送データパターン検出器114は、レシーバ回路807からの伝送データDATAP/Nを入力とし、インタポレータ回路105からの再生クロックP/Nに基づいて、周波数を下げる処理に必要なパターンを検出する回路である。そして、この伝送データパターン検出器114は、パターン検出結果を周波数DOWN用周波数制御論理回路109へ出力する。以上のように構成されるCDR回路101において、非線形位相比較器102と平均化回路103とコーダ回路104とインタポレータ回路105は、CDR回路101の通常機能である再生クロックの位相を調整する位相調整回路115として構成される。この位相調整回路115を構成する各回路は、一般的な構成で実現される為、ここでは説明を省略する。また、このCDR回路101において、周波数UP用エッジ位置判定回路106と周波数DOWN用エッジ位置判定回路107と周波数UP用周波数制御論理回路108と周波数DOWN用周波数制御論理回路109とバイアス制御回路112とリングオシレータ回路113と伝送データパターン検出器114は、再生クロックの周波数を調整する周波数調整回路116として構成される。この周波数調整回路116において、周波数UP用エッジ位置判定回路106と周波数UP用周波数制御論理回路108は、再生クロックのエッジの近傍と遠方にある伝送データのエッジの個数を計測するデータエッジ位置計測回路117を構成する。また、周波数DOWN用エッジ位置判定回路107と周波数DOWN用周波数制御論理回路109は、伝送データのエッジの近傍と遠方にある再生クロックのエッジの個数を計測するクロックエッジ位置計測回路118を構成する。そして、周波数調整回路116は、データエッジ位置計測回路117の計測結果と、クロックエッジ位置計測回路118の計測結果に応じて、再生クロックの周波数を調整する回路として機能する。本発明は、この周波数調整回路116に特徴があり、以下ではこの特徴部分を主に説明する。<周波数調整アルゴリズム>次に、図2に基づいて、前述した周波数調整回路116による周波数調整アルゴリズムの一例について説明する。図2は、この周波数調整アルゴリズムの一例を示す図である。本発明の周波数調整アルゴリズムは、ラッチされる側の信号の立ち上がり/立ち下がりエッジを基点に設けた領域Region1近傍または近距離と称する、このRegion1を除いた領域Region2遠方または遠距離と称するを、ラッチする側の信号が何回ラッチしたかにより周波数制御を行う。例えば、伝送データの周波数DATAfに対して再生クロックの周波数CLKfが低い場合CLKf<DATAf、図2の上図に示すように、伝送データDATAで再生クロックCLKをラッチする。その結果、再生クロックの半周期で2回以上Region2でラッチ、またはRegion1とRegion2で1回ずつラッチしたのであれば、再生クロックの周波数が伝送データの周波数に比べて低いと判断し、再生クロックの周波数を上げるFrequencyUP。一方、伝送データの周波数DATAfに対して再生クロックCLKfの周波数が高い場合CLKf>DATAf、図2の中図に示すように、再生クロックCLKで伝送データDATAをラッチする。その結果、伝送データの1シンボルで2回以上Region2でラッチ、またはRegion1とRegion2で1回ずつラッチしたのであれば、再生クロックの周波数が伝送データの周波数に比べて高いと判断し、再生クロックの周波数を下げるFrequencyDOWN。ラッチされる側が再生クロックの場合、HiレベルとLoレベルが交互に切り替わる為、周波数は常に安定しているが、ラッチされる側が伝送データの場合、データパターンに依存して周波数が変わる。その為、周波数DOWNの場合、伝送データが最高周波数のパターンの場合のみ周波数DOWN処理を有効にする。周波数UPと周波数DOWNの処理は同時に動作させ、且つ再生クロックの周波数は十分低い周波数から開始する。周波数DOWN処理を有効にさせるデータパターンは、再生クロックの周波数が低い場合でも存在するが、再生クロックの周波数が低い状態では周波数UP処理の方が頻度が高い為、周波数UPが支配的になる。その為、システムとしては、周波数UP処理を行う。再生クロックを伝送データでラッチ、または伝送データを再生クロックでラッチした結果、伝送データの1シンボルで、Region1でのみラッチしたのであれば、伝送データと再生クロックの周波数はほぼ同じと判断しCLKf=DATAf、再生クロックの周波数を固定させるFrequencyFIX、図2下図。<周波数UP用エッジ位置判定回路の構成>次に、図3に基づいて、前述した周波数UP用エッジ位置判定回路106の構成の一例について説明する。図3は、この周波数UP用エッジ位置判定回路106の構成の一例を示すブロック図である。周波数UP用エッジ位置判定回路106は、図2で示した再生クロックに近傍領域Region1/遠方領域Region2を生成し、伝送データでラッチした値がRegion1/Region2のいずれでラッチしたものであるかを判定する周波数UP用のエッジ位置の判定回路である。この周波数UP用エッジ位置判定回路106は、Region1/2判定用に最小入力振幅を通常のCCLCrossCoupledLatch回路304,305よりも大きくしたRegion1/Region2生成用CCL回路302,303と、CCL回路304,305と、FF回路306,307,308,309と、EOR回路310,311と、インバータ回路312,313,314,315と、1/4周期位相を遅らせる遅延回路T/4316と、Region1/2の幅を制御するRegion1/Region2幅調整回路317と、NOR回路318,319と、OR回路320,321と、FF回路322,323と、OR回路324,325と、AND回路326,327,328,329から構成される。Region1/Region2幅調整回路317は、Region1/Region2選択信号REGION_SELを入力とし、Region1/2の幅を制御する信号を生成して、この信号をRegion1/Region2生成用CCL回路302,303へ出力する。Region1/Region2生成用CCL回路302は、Region1/Region2幅調整回路317からの制御信号、再生クロックCLKを入力とし、データDATAに基づいて、Region1/Region2生成用の信号OUT_Pを生成してラッチし、このラッチした信号をFF回路306へ出力する。Region1/Region2生成用CCL回路303は、Region1/Region2幅調整回路317からの制御信号、再生クロックCLKを入力とし、データDATAをインバータ回路314で反転したデータに基づいて、Region1/Region2生成用の信号OUT_Pを生成してラッチし、このラッチした信号をFF回路307へ出力する。CCL回路304は、再生クロックCLKを入力とし、データDATAに基づいて、信号OUT_P、OUT_Nを生成してラッチし、このラッチした信号をFF回路308,322へ出力する。CCL回路305は、再生クロックCLKを入力とし、データDATAをインバータ回路314で反転したデータに基づいて、信号OUT_P、OUT_Nを生成してラッチし、このラッチした信号をFF回路309,323へ出力する。FF回路306は、Region1/Region2生成用CCL回路302からの信号OUT_Pを入力とし、データDATAを遅延回路316で遅延したデータに基づいて、ラッチした信号を出力する。FF回路307は、Region1/Region2生成用CCL回路303からの信号OUT_Pを入力とし、データDATAを遅延回路316で遅延し、さらにインバータ回路315で反転したデータに基づいて、ラッチした信号を出力する。FF回路308は、CCL回路304からの信号OUT_Pを入力とし、データDATAを遅延回路316で遅延したデータに基づいて、ラッチした信号を出力する。FF回路322は、CCL回路304からの信号OUT_Nを入力とし、データDATAを遅延回路316で遅延したデータに基づいて、ラッチした信号を出力する。FF回路309は、CCL回路305からの信号OUT_Pを入力とし、データDATAを遅延回路316で遅延し、さらにインバータ回路315で反転したデータに基づいて、ラッチした信号を出力する。FF回路323は、CCL回路305からの信号OUT_Nを入力とし、データDATAを遅延回路316で遅延し、さらにインバータ回路315で反転したデータに基づいて、ラッチした信号を出力する。これらのFF回路306,307,308,322,309,323からの出力信号は、以降に接続される、EOR回路310,311によるEOR演算、NOR回路318,319によるNOR演算、OR回路324,320,325,321によるOR演算、インバータ回路312,313による反転、AND回路326,327,328,329によるAND演算を経て、出力信号REGION_1_R,REGION_2_R,REGION_1_F,REGION_2_Fとして出力される。<周波数DOWN用エッジ位置判定回路の構成>同様に、図4に基づいて、前述した周波数DOWN用エッジ位置判定回路107の構成の一例について説明する。図4は、この周波数DOWN用エッジ位置判定回路107の構成の一例を示すブロック図である。周波数DOWN用エッジ位置判定回路107は、図2で示した伝送データに近傍領域Region1/遠方領域Region2を生成し、再生クロックでラッチした値がRegion1/Region2のいずれでラッチしたものであるかを判定する周波数DOWN用のエッジ位置の判定回路である。この周波数DOWN用エッジ位置判定回路107は、Region1/2判定用に最小入力振幅を通常のCCL回路404,405よりも大きくしたRegion1/Region2生成用CCL回路402,403と、CCL回路404,405と、FF回路406,407,408,409と、EOR回路410,411と、インバータ回路412,413,414,415と、1/4周期位相を遅らせる遅延回路T/4416と、Region1/2の幅を制御するRegion1/Region2幅調整回路417と、NOR回路418,419と、OR回路420,421と、FF回路422,423と、OR回路424,425と、AND回路426,427,428,429から構成される。Region1/Region2幅調整回路417は、Region1/Region2選択信号REGION_SELを入力とし、Region1/2の幅を制御する信号を生成して、この信号をRegion1/Region2生成用CCL回路402,403へ出力する。Region1/Region2生成用CCL回路402は、Region1/Region2幅調整回路417からの制御信号、データDATAを入力とし、再生クロックCLKに基づいて、Region1/Region2生成用の信号OUT_Pを生成してラッチし、このラッチした信号をFF回路406へ出力する。Region1/Region2生成用CCL回路403は、Region1/Region2幅調整回路417からの制御信号、データDATAを入力とし、再生クロックCLKをインバータ回路414で反転したクロックに基づいて、Region1/Region2生成用の信号OUT_Pを生成してラッチし、このラッチした信号をFF回路407へ出力する。CCL回路404は、データDATAを入力とし、再生クロックCLKに基づいて、信号OUT_P、OUT_Nを生成してラッチし、このラッチした信号をFF回路408,422へ出力する。CCL回路405は、データDATAを入力とし、再生クロックCLKをインバータ回路414で反転したクロックに基づいて、信号OUT_P、OUT_Nを生成してラッチし、このラッチした信号をFF回路409,423へ出力する。FF回路406は、Region1/Region2生成用CCL回路402からの信号OUT_Pを入力とし、再生クロックCLKを遅延回路416で遅延したクロックに基づいて、ラッチした信号を出力する。FF回路407は、Region1/Region2生成用CCL回路403からの信号OUT_Pを入力とし、再生クロックCLKを遅延回路416で遅延し、さらにインバータ回路415で反転したクロックに基づいて、ラッチした信号を出力する。FF回路408は、CCL回路404からの信号OUT_Pを入力とし、再生クロックCLKを遅延回路416で遅延したクロックに基づいて、ラッチした信号を出力する。FF回路422は、CCL回路404からの信号OUT_Nを入力とし、再生クロックCLKを遅延回路416で遅延したクロックに基づいて、ラッチした信号を出力する。FF回路409は、CCL回路405からの信号OUT_Pを入力とし、再生クロックCLKを遅延回路416で遅延し、さらにインバータ回路415で反転したクロックに基づいて、ラッチした信号を出力する。FF回路423は、CCL回路405からの信号OUT_Nを入力とし、再生クロックCLKを遅延回路416で遅延し、さらにインバータ回路415で反転したクロックに基づいて、ラッチした信号を出力する。これらのFF回路406,407,408,422,409,423からの出力信号は、以降に接続される、EOR回路410,411によるEOR演算、NOR回路418,419によるNOR演算、OR回路424,420,425,421によるOR演算、インバータ回路412,413による反転、AND回路426,427,428,429によるAND演算を経て、出力信号REGION_1_R,REGION_2_R,REGION_1_F,REGION_2_Fとして出力される。<CCL回路の構成>次に、図5に基づいて、前述したCCL回路304,305,404,405の構成の一例について説明する。図5は、このCCL回路304,305,404,405の構成の一例を示す回路図である。CCL回路304,305,404,405は、電源VDDに接続される抵抗517,518から構成される抵抗部502と、この抵抗部502に接続され、入力データDIN_Pにより制御されるMOS509および入力データDIN_Nにより制御されるMOS510から構成される伝送データ入力MOS部503と、この伝送データ入力MOS部503に接続され、伝送データ入力MOS部503の動作状態で制御されるMOS511,512から構成されるカットオフ用MOS部504と、電源VDDとグランドとの間に直列に接続され、抵抗515とドレイン電圧FB_Pにより制御されるMOS513から構成される出力信号生成部505、および抵抗516とMOSのドレイン電圧FB_Nにより制御されるMOS514から構成される出力信号生成部506と、カットオフ用MOS部504とグランドとの間に接続され、再生クロックCLKを受けるMOS508から構成されるクロック用MOS部507から構成される。このCCL回路304,305,404,405の動作説明は以下の通りである。クロックが立ち上がった際、クロック用MOS部507のMOS508がON状態となる。すると、カスコード接続された各MOSのドレイン/ソース端の電位が下がり始め、伝送データの差動電圧差に依存して、伝送データ入力MOS部503を構成しているMOS509とMOS510のどちらかが先にスイッチしON状態となる。ON状態となったMOSのドレイン電圧FB_PまたはFB_Nは急速にグランド方向へ引っ張られると同時に、カットオフ用MOS部504を構成しているMOS511またはMOS512のうち、伝送データ入力MOS部503のON状態となったMOSのドレイン端子に接続されているMOSがOFF状態となる。OFF状態となったMOSのドレイン端子と接続されている伝送データ入力MOS部503のMOSのドレイン端子FB_PまたはFB_Nは電源VDD方向に引っ張られる。MOS509とMOS510のドレイン端子はそれぞれ出力信号生成部505,506を構成しているMOS513とMOS514と接続されており、伝送データに依存して変化するMOS509/MOS510のドレイン電圧によりCCL回路304,305,404,405の出力信号OUT_P、OUT_Nが決定される。<Region1/Region2生成用CCL回路の構成>次に、図6に基づいて、前述したRegion1/Region2生成用CCL回路302,303,402,403の構成の一例について説明する。図6は、このRegion1/Region2生成用CCL回路302,303,402,403の構成の一例を示す回路図である。Region1/Region2生成用CCL302,303,402,403は、前述したCCL回路304,305,404,405のMOS509,510のドレインに接続されている抵抗値を個別に変化させることで、MOS509,510に流れる電流値にオフセットを生成させ、最小入力振幅を変えている。この電流値のオフセット生成は、図6に示すように、抵抗部602に、外部より抵抗値を制御できるRegion幅調整部619,620を並列接続することで実現している。すなわち、このRegion1/Region2生成用CCL302,303,402,403は、電源VDDに接続される抵抗617,618から構成される抵抗部602と、この抵抗部602に接続され、入力データDIN_Pにより制御されるMOS609および入力データDIN_Nにより制御されるMOS610から構成される伝送データ入力MOS部603と、この伝送データ入力MOS部603に接続され、伝送データ入力MOS部603の動作状態で制御されるMOS611,612から構成されるカットオフ用MOS部604と、電源VDDとグランドとの間に直列に接続され、抵抗615とドレイン電圧FB_Pにより制御されるMOS613から構成される出力信号生成部605、および抵抗616とドレイン電圧FB_Nにより制御されるMOS614から構成される出力信号生成部606と、カットオフ用MOS部604とグランドとの間に接続され、再生クロックCLKを受けるMOS608から構成されるクロック用MOS部607に加えて、抵抗部602に並列に接続され、外部より抵抗値を制御できるMOS621,622,...から構成されるRegion幅調整部619、および外部より抵抗値を制御できるMOS623,624,...から構成されるRegion幅調整部620から構成される。このRegion1/Region2生成用CCL302,303,402,403の動作により、伝送データ入力MOS部603を構成しているMOS609および610のドレインに接続されている抵抗値を個別に変化させ、MOS609および610に流れる電流値にオフセットを生成させることができるので、Region1/2判定用に最小入力振幅を変えることが可能となる。<Region1/Region2でのラッチ判定方法>次に、図7に基づいて、前述した周波数調整アルゴリズムにおけるRegion1/Region2でのラッチ判定方法の一例について説明する。図7は、このRegion1/Region2でのラッチ判定方法の一例を示す概念図である。本実施の形態の周波数調整アルゴリズムは、ラッチした位置が近傍領域Region1/遠方領域Region2のどちらであるかを判定することで周波数調整を行っている。この判定は、図3,図4および図5,図6に示した、CCL回路304,305,404,405と、Region1/Region2生成用CCL回路302,303,402,403の出力信号を比較することで実現している。図7に示すように、CCL回路およびRegion1/Region2生成用CCL回路の最小入力振幅に依存して、クロックCLKまたはデータDATAのエッジ付近を領域A/B/Cに分ける。例えば、領域Aは、CCL回路とRegion1/Region2生成用CCL回路とも最小入力振幅以下の信号をラッチする為、正しい値が出力されないOUT_P/OUT_NともLo出力。領域Bでは、CCL回路のみ最小入力振幅以上の信号をラッチできる為、CCL回路はラッチした信号に依存した適切な出力信号が得られるOUT_P/OUT_NはHi出力またはLo出力。また、領域Cでは、CCL回路とRegion1/Region2生成用CCL回路とも最小入力振幅以上の信号をラッチする為、両回路ともラッチした信号に依存した適切な出力信号が得られるOUT_P/OUT_NはHi出力またはLo出力。これに基づいて、Region1/Region2の境界を領域BとCの境界にする場合に、NOR回路318418および319419、OR回路320420および321421による、領域AのEOR結果Lo信号の補正が必要となる。また、適切な周波数制御信号を得る為に、OR回路324424および325425、AND回路326~329426~429による、CCL回路出力OUT_PがHi信号のEOR結果のみを周波数制御に使用する補正が必要となる。以上の構成により、CCL回路出力とRegion1/Region2生成用CCL回路出力の補正後EOR出力がHiの時Region1、補正後EOR出力がLoの時Region2とすることで、ラッチ位置がRegion1またはRegion2のいずれであるかを認識できる。以上の周波数調整アルゴリズムにおけるRegion1/Region2でのラッチ判定方法を適用し、図1に示した周波数UP用エッジ位置判定回路106と周波数DOWN用エッジ位置判定回路107の出力信号は、それぞれ周波数UP用周波数制御論理回路108と周波数DOWN用周波数制御論理回路109に入力される。周波数UP用周波数制御論理回路108は、周波数UP用エッジ位置判定回路106の出力信号の平均化処理を行う。周波数DOWN用周波数制御論理回路109は、周波数DOWN処理の有効/無効を伝送データパターン検出器114の出力信号を用いて判定し、有効であれば周波数DOWN用エッジ位置判定回路107の出力信号を平均化処理する。周波数UP用周波数制御論理回路108と周波数DOWN用周波数制御論理回路109はバイアス制御回路112に接続される。バイアス制御回路112は、周波数UP用周波数制御論理回路108からの出力信号に対しては、リングオシレータ回路113の周波数を高くするバイアスを、周波数DOWN用周波数制御論理回路109からの出力信号に対しては、リングオシレータ回路113の周波数を低くするバイアスを生成する。本実施の形態では、周波数UP処理と周波数DOWN処理の頻度により、どちらの処理に重みを与えるかを決定している。図1に示したCDR回路101では、周波数調整回路116による周波数調整と同時に、CDR回路101の本来の機能である再生クロックの位相調整を位相調整回路115で行う。この周波数調整と位相調整の速度は、平均化回路103、周波数UP用周波数制御論理回路108、周波数DOWN用周波数制御論理回路109およびバイアス制御回路112で調整される。位相調整の速度は平均化回路103で調整され、周波数調整の速度は周波数UP用周波数制御論理回路108、周波数DOWN用周波数制御論理回路109およびバイアス制御回路112で調整され、位相調整と周波数調整の動作速度は個別に制御される。<本実施の形態の効果>以上説明した本実施の形態のCDR回路101、およびCDR回路101を用いた受信回路802、さらに送受信装置800によれば、参照クロックが不要なインタポレータ方式のCDR回路101において、データエッジ位置計測回路117とクロックエッジ位置計測回路118を含む周波数調整回路116を有することで、再生クロックのエッジの近傍と遠方にある伝送データのエッジの個数と、伝送データのエッジの近傍と遠方にある再生クロックのエッジの個数を計測し、その計測結果に応じて再生クロックの周波数を調整することにより、CDR回路101を小面積で実現することができる。すなわち、PLL回路を基本とした参照クロックレスCDR回路で問題となる容量の面積増加を防ぐことが可能となり、小面積なインタポレータ方式の参照クロックレスCDR回路101が実現できる。ひいては、このCDR回路101を用いた受信回路802、さらに送受信装置800を小面積で構成することが可能となる。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。"