"n個nは3以上の整数の映像データでなる信号が入力される入力端子を有し、前記信号を前記n個の映像データに分割する第1機能回路と、n個の第1メモリ素子およびn個の第2メモリ素子を有し、前記第1機能回路で分割された前記n個の映像データが前記n個の第1メモリ素子に入力され、前記n個の第1メモリ素子に保持された前記映像データを同じタイミングで前記n個の第2メモリ素子に転送する第2機能回路と、前記n個の第2メモリ素子に保持されている前記映像データをn本のソース線に書き込む第3機能回路と、を有する表示装置。n個nは3以上の整数の映像データでなる信号が入力される入力端子を有し、前記信号を前記n個の映像データに分割する第1機能回路と、n個の第1メモリ素子およびn個の第2メモリ素子を有し、前記第1機能回路で分割された前記n個の映像データが前記n個の第1メモリ素子に入力され、前記n個の第1メモリ素子に保持された前記映像データを同じタイミングで前記n個の第2メモリ素子に転送する第2機能回路と、前記n個の第2メモリ素子に保持されている前記映像データをn本のソース線に書き込む第3機能回路と、画素領域と、を有し、前記第1乃至第3機能回路は、前記画素領域と同じ基板上に一体的に形成されている表示装置。請求項2において、前記画素領域および前記第1乃至第3機能回路は、チャネル形成領域が酸化物半導体層でなるトランジスタを有する表示装置。請求項2または3において、前記第1機能回路の前記入力端子に前記n個の映像データを出力する第4機能回路を有し、前記第4機能回路は前記基板に実装されたICチップに形成されている表示装置。1つの入力端子と、前記1つの入力端子に並列に接続された異なる信号によりオン、オフが制御されるn個のスイッチと、互いに異なる前記n個のスイッチに接続されたn個の第1メモリ素子と、互いに異なる前記n個の第1メモリ素子の出力に接続されたn個の転送用スイッチと、互いに異なる前記n個の転送用スイッチの出力に接続され、同じ信号によりオン、オフが制御されるn個の第2メモリ素子と、互いに異なる前記n個の第2メモリ素子の出力に接続されたn個のバッファと、互いに異なる前記n個のバッファの出力に接続されたn本のソース線と、を有する表示装置。ソース線の入力に接続されたバッファと、前記バッファの入力に接続された第2メモリ素子と、転送用スイッチを介して、前記第2メモリ素子の入力に接続された第1メモリ素子と、前記第1メモリ素子の入力に接続されたスイッチと、n個nは3以上の整数の前記スイッチが並列に接続された入力端子と、を有し、前記入力端子に接続されている前記n個の転送用スイッチは同じ信号によりオン、オフが制御され、前記n個のスイッチは異なる信号によりオン、オフが制御される表示装置。請求項5または6において、前記スイッチ、前記第1および第2メモリ素子、前記転送用スイッチならびに前記バッファが、前記ソース線が形成されている基板に形成されている表示装置。請求項5乃至7のいずれか1項において、前記スイッチ、前記転送用スイッチ、および前記バッファのトランジスタは、チャネル形成領域が酸化物半導体でなるトランジスタで形成されている表示装置。上述したように、図13の表示装置650では、ソースドライバ回路にアナログスイッチアレイを設けることで、外付けのICチップの数を削減できるという利点があるが、一方でソース線に映像データを書き込む期間が短くなるという問題を生ずる。例えば、表示装置650では、図15に示すように、Rの映像データを書き込む期間を1とすると、Gは2/3、Bは1/3に短縮されている。駆動速度が1倍速1秒間当たり60フレーム表示であれば、図15の駆動方式は表示品位に大きな影響を与えない。近年、表示装置の表示品位を向上するために駆動速度を2倍以上倍速駆動とも呼ばれるにすることが行われている。また、3次元3D表示の表示装置を実現するには、右目用と左目用の画像を交互に表示する必要があるため、2倍速駆動または4倍速駆動で表示装置を動作させることが求められる。従って、複数の映像データをICチップの1つの端子から出力させる図15のような駆動方式で倍速駆動を行うと、ソース線への書き込み期間が不足する問題が顕在化する。例えば、図15の駆動方式で4倍速駆動を行うと、Bの映像データをソース線に書き込む期間は、1倍速駆動の書き込み期間を基準にすると、12=4×3分の1になってしまう。画素の応答速度に対して書き込み期間が不足すると、画素が応答できなくなり、表示装置として機能しなくなる。従って、3D表示や高品位表示等のために倍速駆動で表示装置を動作させ、かつソース線に映像データを書き込む期間を確保するためには、図11の表示装置600のようにソースドライバICチップの1つの出力端子からは1種類の映像データを出力する構成を採用することになる。このように、倍速駆動と外付けICチップの使用数の削減を両立することは非常に困難である。そこで、本出願は、倍速駆動と外付けICチップの使用数の削減との両立を容易にする表示装置を提供することを目的の1つとする。本出願で開示される発明の一形態は、n個nは3以上の整数の映像データでなる信号が入力される入力端子を有し、入力端子に入力された信号をn個の映像データに分割する第1機能回路と、第1機能回路で分割されたn個の映像データが入力されるn個の第1メモリ素子と、n個の第2メモリ素子を有し、n個の第1メモリ素子に蓄積された映像データを同じタイミングでn個の第2メモリ素子に転送する第2機能回路と、n個の第2メモリ素子に蓄積された映像データを互いに異なるn本のソース線に出力する第3機能回路とを有する表示装置である。上記形態において、第1乃至第3機能回路を表示装置の画素領域と同じ基板に一体的に形成することができる。また、画素領域ならびに第1乃至第3機能回路のトランジスタとして、チャネル形成領域が酸化物半導体層でなるトランジスタを用いることができる。また、ICチップで、第1機能回路にn個の映像データを出力する第4の機能回路を設けることができる。本出願で開示される発明の他の一形態は、1つの入力端子と、前記1つの入力端子に並列に接続されたn個のスイッチと、互いに異なるn個のスイッチに接続されたn個の第1メモリ素子と、互いに異なるn個の第1メモリ素子の出力に接続されたn個の転送用スイッチと、互いに異なるn個の転送用スイッチの出力に接続されたn個の第2メモリ素子と、互いに異なるn個の第2メモリ素子の出力に接続されたn個のバッファと、互いに異なるn個のバッファの出力に接続されたn本のソース線とを有する表示装置である。本出願で開示される発明の他の一形態は、ソース線の入力に接続されたバッファと、バッファの入力に接続された第2メモリ素子と、転送用スイッチを介して第2メモリ素子の入力に接続された第1メモリ素子と、第1メモリ素子の入力に接続されたスイッチと、n個nは3以上の整数のスイッチが並列に接続された入力端子とを有する表示装置である。上記2つの形態において、共通の入力端子に接続されているn個のスイッチは異なる信号によりオン、オフが制御され、n個の転送用スイッチは、同じ信号によりオン、オフが制御される。また、これらの形態に係る表示装置おいて、スイッチ、第1および第2メモリ素子、転送用スイッチならびにバッファをソース線が形成されている基板に形成することができる。また、スイッチ、転送用スイッチ、およびバッファにトランジスタを用いた場合、これらのトランジスタは、チャネル形成領域を酸化物半導体で形成することが好ましい。ここで、本明細書におけるトランジスタのソース、ドレインの記載で留意する点を説明する。トランジスタは、ゲート、ソースおよびドレインでなる3つの端子を有する素子である。トランジスタを含む回路では、当該トランジスタの極性、電流の方向、電位の大きさによって、トランジスタのソースとドレインが入れ替わることがある。このため本出願においては、トランジスタの説明は、ソースとドレインの用語を入れ替えて、読み替えることができる。また、本出願では、トランジスタの3つの端子のうちソースまたはドレインとして機能する2つの端子を第1端子、第2端子と記載する。すなわちトランジスタの第1端子および第2端子は、一方がソースとして機能した場合、他方がドレインとして機能するような端子のことをいう。1つの入力端子から複数の映像データを入力する構成であっても、複数の映像データを分割する機能と、第1および第2メモリ素子と、第1メモリ素子から第2メモリ素子へデータを転送する機能を備えることで、1つの入力端子から入力される順序によらず、複数の映像データのソース線への書き込み期間を同じにすることができる。従って、ソース線へのデータ書き込み期間の確保が容易になり、倍速駆動と外付けICチップの使用数の削減を両立することが容易になる。実施の形態1図1-図6を用いて、本実施の形態の表示装置を説明する。図1は、本実施の形態の表示装置の構成の一例を示すブロック図である。図1に示す表示装置100は、映像が表示される画素領域110と、ゲートドライバ回路120、ソースドライバ回路130を有する。画素領域110には、複数の画素111、複数のゲート線112、および複数のソース線113が形成されている。ソースドライバ回路130は、ソースドライバICチップ131、アナログスイッチアレイ132、アナログメモリアレイ133、およびアナログバッファ回路134を有する。表示装置100は2枚の基板101、基板102を有し、基板101には、画素領域110のトランジスタと共に、ゲートドライバ回路120、アナログスイッチアレイ132、アナログメモリアレイ133、およびアナログバッファ回路134が形成されている。基板102は基板101に対向して設けられている。ソースドライバICチップ131は、基板101の基板102と重なっていない領域にCOGで実装されている。もちろん、ソースドライバICチップ131の実装方法はCOG以外の方法でもよい。ソースドライバ回路130を構成するソースドライバICチップ131以外の回路は、画素領域110と一体的に基板101上に形成することが可能である。つまり、画素領域110を基板101に作製する工程で、アナログスイッチアレイ132、アナログメモリアレイ133、およびアナログバッファ回路134を基板101上に形成することができる。また、ゲートドライバ回路120は、ICチップを基板101に実装して設けることができる。図2は、アナログスイッチアレイ132、アナログメモリアレイ133、およびアナログバッファ回路134の構成の一例を示す回路図である。アナログスイッチアレイ132は、ソースドライバICチップ131の1つの出力端子につき、1つの入力端子210を有する。図2では、2つの入力端子210を示している。アナログスイッチアレイ132には、1つの入力端子210に対して、3つのトランジスタ221-223が接続されている。これらのトランジスタ221-223はスイッチとして機能する。アナログスイッチアレイ132において、1つの入力端子210に接続されるアナログスイッチの数は、入力端子210から入力される映像データの数によって決まる。あるいは、ソースドライバICチップ131の1つの出力端子から出力される映像データが最終的に入力されるソース線の数で、1つの入力端子210に接続されるスイッチの数が決まる。本実施の形態では、表示装置100ではRGBの3原色の映像データでカラー表示を行い、ソースドライバICチップ131の1つの出力端子からは、RGB3種類の映像データが出力される例を示す。そこで、図2に示すように、アナログスイッチアレイ132において、1つの入力端子210に3つのアナログスイッチトランジスタ221-223が並列に接続されている。また、カラー表示の方法としては、例えば、RGBW赤、緑、青、白、RGBY赤、緑、青、黄等4色の映像信号でカラー表示を行う場合には、4つのアナログスイッチトランジスタを入力端子210ごとに設ければよい。図2に示すように、トランジスタ221-223のゲートは、異なるサンプリング信号線151-153に接続されている。サンプリング信号線151-153には、異なるタイミングでトランジスタ221-223をオンにするためのサンプリング信号SMP-R、SMP-G、SMP-Bが入力される。また、トランジスタ221-223の第1端子は共通の入力端子210に接続され、同第2端子はアナログメモリアレイ133に設けられている別々の第1メモリ素子に接続されている。アナログメモリアレイ133には、アナログスイッチアレイ132の1つの出力に対して、2つのメモリ素子第1メモリ素子、第2メモリ素子と1つのスイッチが設けられている。よって、1つの入力端子210に対して、入力端子210から入力される映像データの数と同数の素子を備える。つまり、アナログメモリアレイ133は、1つの入力端子210に対して、3つの第1メモリ素子容量231-233、3つの転送用スイッチ転送用トランジスタ241-243、3つの第2メモリ素子容量251-253を備える。図2の例では、第1および第2メモリ素子を容量で構成し、転送用スイッチをトランジスタで構成している。図2に示すように、転送用トランジスタ241-243の第1端子には、異なるアナログスイッチトランジスタ221-223が接続されている。容量231-233の一方の端子は転送用トランジスタ241-243の第1端子に接続され、容量251-253の一方の端子は転送用トランジスタ241-243の第2端子に接続されている。容量231-233、251-253の他方の端子は、それぞれ、接地電位等の定電位が供給される。また、転送用トランジスタ241-243のゲートには、転送用信号TRが入力される転送信号線161が接続されている。アナログバッファ回路134には、アナログメモリアレイ133の1つの出力に対して、1つのバッファが設けられている。つまり、1つの入力端子210に対して、3つのバッファが設けられている。図2においては、転送用トランジスタ241-243の第2端子に、それぞれ、アナログバッファ261-263が設けられている。各アナログバッファ261―263の出力端子271-273は、画素領域110に形成された互いに異なる3本のソース線113に接続されている。出力端子271-273からは、R、G、Bの映像データが出力される。図3にアナログバッファ261―263の具体的な構成の一例を示す。図3に示すように、アナログバッファ261―263の一例として、ソースフォロワ回路を挙げることができる。ソースフォロワ回路は、例えば、2つのトランジスタ281、282、入力端子283、出力端子284、およびバイアス端子285を有する。もちろん、アナログバッファ261―263は、ソースフォロワ回路には限定されるものではない。次に、図4のタイミングチャートを用いて、アナログスイッチアレイ132、アナログメモリアレイ133およびアナログバッファ回路134の動作を説明する。図4には、図2の回路132-134のタイミングチャートの一例として、画素領域110の解像度がQVGAの場合のタイミングチャートを示す。画素領域110には、行方向に240本のゲート線112が240本設けられ、列方向に320×3RGB=960本のソース線113が設けられている。ここでは、240本のゲート線112を区別するため1番目のゲート線112をゲート線G1と表している。また、ソース線113については、配置と入力される映像信号の色の違いを示すため、ソース線S1R等と示す。ソース線S1Rとは赤の映像データ以下、Rデータと呼ぶ。緑、青の映像データも同様に表記する。が入力される1番目のソース線113を表している。図4には、ゲート信号線G1、G2、...G240に入力される選択信号のタイミングチャート、ゲート信号線Gm-1、Gmの選択期間での図2の回路132-134のタイミングチャートが示されている。また、m-1、mは、m-1行目、m行目の画素111に入力される映像データであることを示している。本実施の形態では、ソースドライバICチップ131の1つの出力端子から3つの映像データを1つのデータとして出力する。この結果、ソース線113の本数に対して、ソースドライバICチップ131の出力端子の数ピン数を1/3にすることができる。つまり、ソース線113ごとにソースドライバICチップのピンを接続する場合よりも、ソースドライバICチップ131の数を1/3にすることができる。ソースドライバICチップ131は、RGBの3種類の映像データを1つの信号として出力する。この信号は、アナログスイッチアレイ132の入力端子210に入力される。図4に示すように、ゲート信号線Gm-1の選択期間に、m行目の画素111に入力されるRデータ、Gデータ、およびBデータが入力端子210に順次入力される。アナログスイッチアレイ132の全ての入力端子210に、対応するソース線113のm行目の映像データが入力される。同選択期間に、サンプリング信号線151-153には、それぞれ、サンプリング信号SMP-R、SMP-G、およびSMP-Bが入力され、アナログスイッチアレイ132の各トランジスタ221-223が順次オンになる。入力端子210から入力されたデータはアナログスイッチトランジスタ221-223によりm行目のRデータ、GデータおよびBデータの3つのデータにサンプリングされ、容量231-233へと出力される。図4にアナログスイッチトランジスタ221-223の出力データを示す。ゲート線Gm-1の選択期間では、次行m行目の映像データが、アナログメモリアレイ133の容量231-233にサンプリングされる。ゲート線Gmの選択期間で、転送信号線161に転送用信号TRが入力され、転送用トランジスタ241-243が全てオンになるので、容量231-233に蓄積されていたm行目のデータが容量251-253に同じタイミングで転送され、蓄積される。容量251-253で保持されているm行目の映像データは、アナログバッファ261-263を介して、出力端子271-273に接続されている各ソース線113に書き込まれる。このように、ゲート線Gmの選択期間では、ソース線S1R、S1G、...S320Bにm行目の映像データが入力される。また、この選択期間に容量231-233にm1行目の映像データが蓄積される。そして、ゲート線Gm1の選択期間で、容量231-233で保持されていた映像データがソース線S1R、S1G、...S320Bに書き込まれる。以上述べたように、ゲート線G1、G2、...G240が順次選択されることで、1つの画像が画素領域110に表示される。本実施の形態でも図15の駆動方式と同様に、RGBの順序で映像データが共通の入力端子210から入力されるが、本実施の形態では、RGBの3つの映像データをソース線に同じタイミングで書きこむことができるため、Rデータ、GデータおよびBデータのソース線113への書き込み期間を等しくすることができる。また、その期間をゲート線選択期間と同じ長さにすることもできる。上述したように、アナログスイッチアレイ132は、入力端子210から入力されたデータをn個nは3以上の整数、図4はn=3の例を示している。の映像データに分割してサンプリングするための機能回路である。異なる信号サンプリング信号SMP-R、SMP-G、SMP-Bによりn個のスイッチトランジスタ221-223のオンオフが制御され、n個の映像データは並列にアナログメモリアレイ133に入力され、n個の第1メモリ素子に保持される。アナログメモリアレイ133は、n個の転送用スイッチ転送用トランジスタ241-243のオンオフに連動して、n個の第1メモリ素子容量231-233に蓄積された映像データを互いに異なるn個の第2メモリ素子容量251-253に同じタイミングで転送する機能を備えた機能回路である。n個の転送用スイッチ転送用トランジスタ241-243は同じ信号転送用信号TRによりオン、オフが制御される。また、n個の第2メモリ素子に蓄積された映像データはそれぞれ並列にアナログバッファ回路134に出力される。アナログバッファ回路134では、入力されたn個の映像データをバッファし、n本のソース線113に書き込む。図4に示すように、本実施の形態では、各ソース線113にデータを書き込む期間は、ゲート線112の選択期間とほぼ同じ期間とすることができる。また、RGBの各映像データは入力端子210に入力されるタイミングが異なるが、Rデータ、GデータおよびBデータをソース線113に書き込む期間を同じにすることができる。つまり、ソースドライバICチップ131の出力端子数ピンの数をソース線113の数よりも削減したのにもかかわらず、ソース線113にデータを書き込むために十分な期間を確保することが可能になる。次に、図4のタイミングチャートに従って、画素111の動作を説明する。ここでは、表示装置100をEL表示装置に適用した場合を説明する。図5にEL表示装置のための画素領域110の構成例を示す。図5に示すように、画素領域110は複数の画素111を有し、画素111に対応して、行方向に配置された複数のゲート線112、ならびに列方向に配置された複数のソース線113および電位供給線114が設けられている。各ソース線113には、対応する列のアナログバッファ261―263の出力が接続されている図2参照。1つの画素111には、選択トランジスタ301、駆動トランジスタ302、保持容量303、およびEL素子304が設けられている。選択トランジスタ301はゲートがゲート線112に接続され、第1端子および第2端子の一方がソース線113に接続され、他方が駆動トランジスタ302のゲートに接続されている。駆動トランジスタ302は、第1端子および第2端子の一方が電位供給線114に接続され、他方がEL素子304の一方の電極に接続されている。保持容量303は、一方の電極が駆動トランジスタ302のゲートに接続され、他方の電極が電位供給線114に接続されている。EL素子304は、一方の電極が駆動トランジスタ302のソースに接続され、他方の電極が画素領域110に設けられた定電位電源306に接続されている。EL素子304は、陽極および陰極の2つの電極と、これら電極に挟まれたEL層を有する。次に図4のフローチャートに従って図5の画素111の動作を説明する。ゲート線Gm-1の選択期間においては、m-1行目の画素111の選択トランジスタ301が選択され、オンになる。ソース線S1R、S1G、...S320Bからm-1行目の映像データが、m-1行目の画素111の駆動トランジスタ302のゲート、および保持容量303に書き込まれる。駆動トランジスタ302のゲートの電位値に応じた電流がEL素子304に供給され、EL素子304は電流値に応じた輝度で発光する。これにより、m-1行目の画素は、ソースドライバICチップ131から出力された映像データに従った諧調を表示する。次に、ゲート線Gmの選択期間では、m-1行目の選択トランジスタ301はオフになり、m行目の選択トランジスタがオンになり、m行目の画素111に映像データが書き込まれる。以上を繰り返すことで、各行の画素111にソースドライバICチップ131から出力された映像データが書き込まれる。ここでは、表示装置100の一例としてEL表示装置を説明したが、液晶表示装置にも、本実施の形態を適用することができる。図6に液晶表示装置のための画素111の構成例を示す。図6の画素111を有する液晶表示装置にも、本実施の形態を適用することができる。図6に示すように、1つの画素111には、選択トランジスタ321、保持容量323および液晶素子324が設けられている。液晶素子324は画素電極、対向電極および液晶材料を有する。液晶材料は基板101と基板102の間に存在する。画素電極は選択トランジスタ321に接続される。対向電極と保持容量323の一方の電極は定電位電源326に接続される。液晶表示装置の場合もEL表示装置と同様、選択トランジスタ321が選択されオン状態の期間に、ソース線113から液晶素子324に映像データが書き込まれ、画素111で所定の諧調で表示が行われる。以上述べたように、本実施の形態では、各ソース線S1R、S1G、...S320Bにデータを書き込む期間は、ゲート線112の選択期間とほぼ同じ期間とすることができる。つまり、ソースドライバICチップ131の出力端子数をソース線113の数よりも削減したのにもかかわらず、各ソース線S1R、S1G、...S320Bにデータを書き込むために十分な期間を確保することができる。従って、本実施の形態を適用することで、ソースドライバICチップの使用数の削減によるコスト削減と、倍速駆動のための画素の応答時間確保との両立が実現できる。例えば、3D表示が可能な表示装置や、倍速駆動により表示品位に優れた表示装置を安価に提供することが可能になる。実施の形態2本実施の形態では、表示装置100に用いられるトランジスタについて説明する。表示装置100において、画素領域110のトランジスタと共に、少なくとも、アナログスイッチアレイ132、アナログメモリアレイ133、アナログバッファ回路134が基板101に一体的に形成されることが好ましい。ゲートドライバ回路120も基板101に一体的に形成されることはより好ましい。この場合、これら回路132-134、120を構成するトランジスタは、微結晶シリコン、多結晶シリコン、単結晶シリコン等の第14族元素でなる結晶性半導体、または酸化物半導体でチャネル形成領域が形成されているトランジスタが好ましい。また、画素111のトランジスタもこれら回路と同じ構成のトランジスタを適用すればよい。スイッチとして用いられているアナログスイッチアレイ132のトランジスタ221-223、ならびにアナログメモリアレイ133の転送用トランジスタ241-243は、電荷が漏洩しないことが望ましいので、チャネル形成領域を酸化物半導体で形成するとよい。それは、第14族でなる半導体と比較して酸化物半導体を用いたトランジスタはオフ電流が少なく、電荷の漏洩を防止することができるからである。また、ガラス基板、石英基板およびシリコンウエハ等をベース基板に用いたSOI半導体基板を用いることで、単結晶シリコンでなる半導体層を有するトランジスタを作製することができる。本実施の形態では、図7A-図7D、図8Aおよび図8Bを用いて、表示装置100に適用されるトランジスタの構造の一例として、酸化物半導体でなるチャネル形成領域を有するトランジスタの構成の一例を説明する。図7A-図7D、図8Aおよび図8Bは、トランジスタの断面および積層構造を説明する図である。図7A-図7Cのトランジスタ710、720、730は、ボトムゲート構造のトランジスタの一例であり、逆スタガ型トランジスタともいう。図7D、図8Aおよび図8Bのトランジスタ740、750、760は、トップゲート構造のトランジスタの一例である。図7Aに示すように、トランジスタ710は、基板700の上に設けられた導電層711と、導電層711の上に設けられた絶縁層712と、絶縁層712を挟んで導電層711の上に設けられた酸化物半導体層713と、酸化物半導体層713の一部の上に設けられた導電層715および導電層716とを有する。トランジスタ710には、酸化物半導体層713の他の一部導電層715および導電層716が設けられていない部分に接する酸化物絶縁層717と、酸化物絶縁層717の上に保護絶縁層719が設けられている。酸化物絶縁層717には、例えば、酸化シリコン層等の酸化物絶縁層を用いることができる。図7Bのトランジスタ720は、チャネル保護型チャネルストップ型ともいう。トランジスタである。トランジスタ720は、基板700の上に設けられた導電層721と、導電層721の上に設けられた絶縁層722と、絶縁層722を挟んで導電層721の上に設けられた酸化物半導体層723と、絶縁層722および酸化物半導体層723を挟んで導電層721の上に設けられた絶縁層727と、酸化物半導体層723の一部の上および絶縁層727の一部の上に設けられた導電層725および導電層726とを有する。トランジスタ720には、保護絶縁層729を設けることができる。トランジスタ720において、酸化物半導体層723の一部または全てが導電層721と重なる構造にすると、酸化物半導体層723への光の入射を抑えることができる。絶縁層727は、トランジスタのチャネル形成層を保護する層チャネル保護層ともいう。としての機能を有する。図7Cに示すように、トランジスタ730は、基板700の上に設けられた導電層731と、導電層731の上に設けられた絶縁層732と、絶縁層732の一部の上に設けられた導電層735および導電層736と、絶縁層732、導電層735および導電層736を挟んで導電層731の上に設けられた酸化物半導体層733とを有する。トランジスタ730には、酸化物半導体層733の上面および側面と接する酸化物絶縁層737と、および酸化物絶縁層737の上に設けられた保護絶縁層739とを設けることができる。酸化物絶縁層737には、例えば、酸化シリコン層等の酸化物絶縁層を用いることができる。酸化物半導体層733の一部または全てが導電層731と重なる構造にすると、酸化物半導体層733への光の入射を抑えることができる。図7Dに示すように、トランジスタ740は、絶縁層747を挟んで基板700の上に設けられた酸化物半導体層743と、酸化物半導体層743の一部の上にそれぞれ設けられた導電層745および導電層746と、酸化物半導体層743、導電層745および導電層746の上に設けられた絶縁層742と、絶縁層742を挟んで酸化物半導体層743の上に設けられた導電層741とを有する。絶縁層747は、基板700からの不純物元素の拡散を防止するトランジスタ740の下地層としての機能を有する。絶縁層747には、例えば、窒化シリコン層、酸化シリコン層、窒化酸化シリコン層、酸化窒化シリコン層、酸化アルミニウム層、および酸化窒化アルミニウム層から選ばれた層を1層または複数積層させて用いる。または、絶縁層747には、前述の層と、遮光性を有する層とを積層させて用いる。または、絶縁層747には、遮光性を有する層を用いる。絶縁層747に少なくとも遮光性の層を少なくとも1つ形成することで、酸化物半導体層743への光の入射を抑えることができる。なお、トランジスタ710、720、730にも、トランジスタ740と同様に、基板700と導電層711、721、731との間にそれぞれ絶縁層747下地層を設けてもよい。各トランジスタ710、720、730および740が形成される基板700は、例えば、ガラス基板バリウムホウケイ酸ガラス基板やアルミノホウケイ酸ガラス基板等、絶縁体でなる基板セラミック基板、石英基板、サファイア基板等、結晶化ガラス基板、プラスチック基板、または、半導体基板シリコン基板等を用いることができる。各導電層711、721、731、741の一部は、トランジスタ710、720、730、740のゲートとして機能する。これらの導電層711、721、731、741には、一例として、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、およびスカンジウム等の金属材料の層、または、当該金属材料を主成分とする合金材料の層を用いる。絶縁層712、722、732、742は、トランジスタ710、720、730、740のゲート絶縁層としての機能する部分を有する。これらの絶縁層712、722、732、742は、例えば、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、酸化ハフニウム層、または、酸化アルミニウムガリウム層から選ばれた1層または複数積層した層で形成される。絶縁層712、722、732、742の酸化物半導体層713、723、733、743と接する部分は、ゲート絶縁層としての機能を有するため、この部分は少なくとも酸素を含む絶縁層で形成されることが好ましい。当該酸素を含む絶縁層が、化学量論的組成比より酸素が多い領域酸素過剰領域とも表記するで形成されることがより好ましい。ゲート絶縁層が酸素過剰領域であることにより、酸化物半導体層713、723、733、743からゲート絶縁層への酸素の移動を防ぐことができる。また、ゲート絶縁層の酸素過剰領域から酸化物半導体層713、723、733、743への酸素の供給を行うこともできる。よって、酸化物半導体層713、723、733、743を、十分な量の酸素を含有する層とすることができる。また、絶縁層712、722、732、742は、水素や水等の不純物を混入させない方法を用いて成膜することが好ましい。酸化物半導体層713、723、733、743に接する絶縁層に水素や水等の不純物が含まれると、酸化物半導体層713、723、733、743への水素や水等の不純物の侵入や、水素や水等の不純物による酸化物半導体層713、723、733、743中の酸素の引き抜き等によって、酸化物半導体層713、723、733、743が低抵抗化n型化してしまい、寄生チャネルが形成されるおそれがあるからである。絶縁層712、722、732、742の形成は、例えば、水素や水等の不純物が除去された高純度ガスをスパッタガスに用いたスパッタリング法で行うとよい。また、絶縁層712、722、732、742には、酸素を供給する処理を行うことが好ましい。酸素を供給する処理としては、酸素雰囲気における熱処理、酸素ドープ処理等がある。また電界で加速した酸素イオンを絶縁層712、722、732、742に照射して、酸素を添加してもよい。なお、本明細書において、酸素ドープ処理とは、酸素をバルクに添加することをいい、当該バルクの用語は、酸素を膜表面のみでなく膜内部に添加することを明確にする趣旨で用いられている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。例えば、絶縁層712、722、732、742の少なくとも1層に酸化アルミニウムガリウム層を用いた場合、酸素ドープ処理等の酸素を供給する処理を行うことにより、GaxAl2-xO3α0<x<2、0<α<1とすることができる。または、スパッタリング法を用いて絶縁層712、722、732、742を形成する際に、酸素ガス、または、不活性気体例えば、アルゴン等の希ガス、または、窒素と酸素との混合ガスを導入することで、絶縁層712、722、732、742に酸素過剰領域を形成することができる。絶縁層712、722、732、742に対して酸素を供給する処理を行うことにより、ゲート絶縁層として好適な、化学量論的組成比より酸素が多い領域が形成される。このような領域の存在により、酸化物半導体層713、723、733、743に酸素が供給され、酸化物半導体層713、723、733、743中または絶縁層712、722、732、742との界面の酸素不足欠陥を低減することができる。酸化物半導体層713、723、733、743には、チャネル形成領域が存在する。酸化物半導体層713、723、733、743に用いる酸化物半導体としては、少なくともインジウムInあるいは亜鉛Znを含むことが好ましい。特にInとZnを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウムGaを有することが好ましい。また、スタビライザーとしてスズSnを有することが好ましい。また、スタビライザーとしてハフニウムHfを有することが好ましい。また、スタビライザーとしてアルミニウムAlを有することが好ましい。また、他のスタビライザーとして、ランタノイドである、ランタンLa、セリウムCe、プラセオジムPr、ネオジムNd、サマリウムSm、ユウロピウムEu、ガドリニウムGd、テルビウムTb、ジスプロシウムDy、ホルミウムHo、エルビウムEr、ツリウムTm、イッテルビウムYb、ルテチウムLuのいずれか一種あるいは複数種を有してもよい。例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるIn-Zn系酸化物、Sn-Zn系酸化物、Al-Zn系酸化物、Zn-Mg系酸化物、Sn-Mg系酸化物、In-Mg系酸化物、In-Ga系酸化物、三元系金属の酸化物であるIn-Ga-Zn系酸化物IGZOとも表記する、In-Al-Zn系酸化物、In-Sn-Zn系酸化物、Sn-Ga-Zn系酸化物、Al-Ga-Zn系酸化物、Sn-Al-Zn系酸化物、In-Hf-Zn系酸化物、In-La-Zn系酸化物、In-Ce-Zn系酸化物、In-Pr-Zn系酸化物、In-Nd-Zn系酸化物、In-Sm-Zn系酸化物、In-Eu-Zn系酸化物、In-Gd-Zn系酸化物、In-Tb-Zn系酸化物、In-Dy-Zn系酸化物、In-Ho-Zn系酸化物、In-Er-Zn系酸化物、In-Tm-Zn系酸化物、In-Yb-Zn系酸化物、In-Lu-Zn系酸化物、四元系金属の酸化物であるIn-Sn-Ga-Zn系酸化物、In-Hf-Ga-Zn系酸化物、In-Al-Ga-Zn系酸化物、In-Sn-Al-Zn系酸化物、In-Sn-Hf-Zn系酸化物、In-Hf-Al-Zn系酸化物を用いることができる。In-Ga-Zn系の酸化物半導体材料は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、かつ、電界効果移動度が高い特徴を有している。また、In-Sn-Zn系酸化物半導体材料を用いたトランジスタは、In-Ga-Zn系の酸化物半導体材料を用いたトランジスタよりも電界効果移動度を三倍以上にすることができ、かつ、しきい値電圧を正にしやすい特徴を有している。これらの半導体材料は、本発明の一態様における半導体装置を構成するトランジスタに用いることのできる好適な材料の一つである。なお、ここで、例えば、In-Ga-Zn系酸化物とは、InとGaとZnを主成分として有する酸化物という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素が入っていてもよい。例えば、In:Ga:Zn=1:1:1=1/3:1/3:1/3あるいはIn:Ga:Zn=2:2:1=2/5:2/5:1/5の原子数比のIn-Ga-Zn系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1:1:1=1/3:1/3:1/3、In:Sn:Zn=2:1:3=1/3:1/6:1/2あるいはIn:Sn:Zn=2:1:5=1/4:1/8:5/8の原子数比のIn-Sn-Zn系酸化物やその組成の近傍の酸化物を用いるとよい。しかし、これらに限られず、必要とする半導体特性移動度、しきい値、ばらつき等に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。例えば、In-Sn-Zn系酸化物では比較的容易に高い移動度が得られる。しかしながら、In-Ga-Zn系酸化物でも、バルク内欠陥密度を軽減することにより移動度を上げることができる。なお、例えば、In、Ga、Znの原子数比がIn:Ga:Zn=a:b:cabc=1である酸化物が、原子数比がIn:Ga:Zn=A:B:CABC=1の酸化物のrだけ近傍であるとは、a、b、cが、a―A2b―B2c―C2≦r2を満たすことをいう。rとしては、例えば、0.05とすればよい。他の酸化物でも同様である。酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さRaが1nm以下、好ましくは0.3nm以下、より好ましくは0.1nm以下の表面上に形成するとよい。なお、Raは、JISB0601で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、基準面から指定面までの偏差の絶対値を平均した値と表現でき、以下の式1にて定義される。なお、上記において、S0は、測定面座標x1,y1x1,y2x2,y1x2,y2で表される4点によって囲まれる長方形の領域の面積を指し、Z0は測定面の平均高さを指す。Raは原子間力顕微鏡AFM:AtomicForceMicroscopeにて評価可能である。また、酸化物半導体層713、723、733、743を、In-O系金属酸化物、Sn-O系金属酸化物、Zn-O系金属酸化物等で形成することができる。また、上記金属酸化物にSiO2を含ませた酸化物半導体で酸化物半導体層713、723、733、743を形成することもできる。また、酸化物半導体層713、723、733、743を、InMO3ZnOmm>0で表記される酸化物半導体で形成することができる。ここで、Mは、Ga、Al、Mn、およびCoから選ばれた一つまたは複数の金属元素を示す。例えば、Mとしては、Ga、GaおよびAl、GaおよびMn、GaおよびCo等が挙げられる。また、酸化物半導体が結晶性を有する場合として、c軸配向し、かつab面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、c軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ab面においてはa軸またはb軸の向きが異なるc軸を中心に回転した結晶CAAC:CAxisAlignedCrystalともいう。を含む酸化物について説明する。CAACを含む酸化物とは、広義に、非単結晶であって、そのab面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつc軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物をいう。CAACは単結晶ではないが、非晶質のみから形成されているものでもない。また、CAACは結晶化した部分結晶部分を含むが、1つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。CAACに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、CAACを構成する個々の結晶部分のc軸は一定の方向例えば、CAACを支持する基板面、CAACの表面などに垂直な方向に揃っていてもよい。または、CAACを構成する個々の結晶部分のab面の法線は一定の方向例えば、CAACを支持する基板面、CAACの表面などに垂直な方向を向いていてもよい。CAACは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。このようなCAACの例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子または窒素原子の層状配列が認められる結晶を挙げることもできる。CAACに含まれる結晶構造の一例について図16A乃至図18Cを用いて詳細に説明する。なお、特に断りがない限り、図16A乃至図16Eでは、上方向をc軸方向とし、c軸方向と直交する面をab面とする。なお、単に上半分、下半分という場合、ab面を境にした場合の上半分、下半分をいう。また、図16A-Eにおいて、丸で囲まれたOは4配位のOを示し、二重丸で囲まれたOは3配位のOを示す。図16Aに、1個の6配位のInと、Inに近接の6個の4配位の酸素原子以下4配位のOと呼ぶ。と、を有する酸化物半導体の結晶構造を示す。ここでは、金属原子が1個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図16Aの構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図16Aの上半分および下半分にはそれぞれ3個ずつ4配位のOがある。図16Aに示す小グループは電荷が0である。図16Bに、1個の5配位のGaと、Gaに近接の3個の3配位の酸素原子以下3配位のOと、Gaに近接の2個の4配位のOと、を有する構造を示す。3配位のOは、いずれもab面に存在する。図16Bの上半分および下半分にはそれぞれ1個ずつ4配位のOがある。また、Inも5配位をとるため、図16Bに示す構造をとりうる。図16Bに示す小グループは電荷が0である。図16Cに、1個の4配位のZnと、Znに近接の4個の4配位のOと、を有する構造を示す。図16Cの上半分には1個の4配位のOがあり、下半分には3個の4配位のOがある。または、図16Cの上半分に3個の4配位のOがあり、下半分に1個の4配位のOがあってもよい。図16Cに示す小グループは電荷が0である。図16Dに、1個の6配位のSnと、Snに近接の6個の4配位のOと、を有する構造を示す。図16Dの上半分には3個の4配位のOがあり、下半分には3個の4配位のOがある。図16Dに示す小グループは電荷が1となる。図16Eに、2個のZnを含む小グループを示す。図16Eの上半分には1個の4配位のOがあり、下半分には1個の4配位のOがある。図16Eに示す小グループは電荷が-1となる。ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループユニットセルともいう。と呼ぶ。ここで、これらの小グループ同士が結合する規則について説明する。図16Aに示す6配位のInの上半分の3個のOは、下方向にそれぞれ3個の近接Inを有し、下半分の3個のOは、上方向にそれぞれ3個の近接Inを有する。5配位のGaの上半分の1個のOは、下方向に1個の近接Gaを有し、下半分の1個のOは、上方向に1個の近接Gaを有する。4配位のZnの上半分の1個のOは、下方向に1個の近接Znを有し、下半分の3個のOは、上方向にそれぞれ3個の近接Znを有する。この様に、金属原子の上方向の4配位のOの数と、そのOの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の4配位のOの数と、そのOの上方向にある近接金属原子の数は等しい。Oは4配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は4になる。従って、金属原子の上方向にある4配位のOの数と、別の金属原子の下方向にある4配位のOの数との和が4個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、6配位の金属原子InまたはSnが下半分の4配位のOを介して結合する場合、4配位のOが3個であるため、5配位の金属原子GaまたはInまたは4配位の金属原子Znのいずれかと結合することになる。これらの配位数を有する金属原子は、c軸方向において、4配位のOを介して結合する。また、この他にも、層構造の合計の電荷が0となるように複数の小グループが結合して中グループを構成する。図17Aに、In-Sn-Zn-O系の層構造を構成する中グループのモデル図を示す。図17Bに、3つの中グループで構成される大グループを示す。なお、図17Cは、図17Bの層構造をc軸方向から観察した場合の原子配列を示す。図17Aにおいては、簡単のため、3配位のOは省略し、4配位のOは個数のみ示し、例えば、Snの上半分および下半分にはそれぞれ3個ずつ4配位のOがあることを丸枠の3として示している。同様に、図17Aにおいて、Inの上半分および下半分にはそれぞれ1個ずつ4配位のOがあり、丸枠の1として示している。また、同様に、図17Aにおいて、下半分には1個の4配位のOがあり、上半分には3個の4配位のOがあるZnと、上半分には1個の4配位のOがあり、下半分には3個の4配位のOがあるZnとを示している。図17Aにおいて、In-Sn-Zn-O系の層構造を構成する中グループは、上から順に4配位のOが3個ずつ上半分および下半分にあるSnが、4配位のOが1個ずつ上半分および下半分にあるInと結合し、そのInが、上半分に3個の4配位のOがあるZnと結合し、そのZnの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分および下半分にあるInと結合し、そのInが、上半分に1個の4配位のOがあるZn2個からなる小グループと結合し、この小グループの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分および下半分にあるSnと結合している構成である。この中グループが複数結合して大グループを構成する。ここで、3配位のOおよび4配位のOの場合、結合1本当たりの電荷はそれぞれ-0.667、-0.5と考えることができる。例えば、In6配位または5配位、Zn4配位、Sn5配位または6配位の電荷は、それぞれ3、2、4である。従って、Snを含む小グループは電荷が1となる。そのため、Snを含む層構造を形成するためには、電荷1を打ち消す電荷-1が必要となる。電荷-1をとる構造として、図16Eに示すように、2個のZnを含む小グループが挙げられる。例えば、Snを含む小グループが1個に対し、2個のZnを含む小グループが1個あれば、電荷が打ち消されるため、層構造の合計の電荷を0とすることができる。具体的には、図17Bに示した大グループが繰り返されることで、In-Sn-Zn-O系の結晶In2SnZn3O8を得ることができる。なお、得られるIn-Sn-Zn-O系の層構造は、In2SnZn2O7ZnOmmは0または自然数。とする組成式で表すことができる。また、このほかにも、四元系金属の酸化物であるIn-Sn-Ga-Zn系酸化物や、三元系金属の酸化物であるIn-Ga-Zn系酸化物IGZOとも表記する。、In-Al-Zn系酸化物、Sn-Ga-Zn系酸化物、Al-Ga-Zn系酸化物、Sn-Al-Zn系酸化物や、In-Hf-Zn系酸化物、In-La-Zn系酸化物、In-Ce-Zn系酸化物、In-Pr-Zn系酸化物、In-Nd-Zn系酸化物、In-Sm-Zn系酸化物、In-Eu-Zn系酸化物、In-Gd-Zn系酸化物、In-Tb-Zn系酸化物、In-Dy-Zn系酸化物、In-Ho-Zn系酸化物、In-Er-Zn系酸化物、In-Tm-Zn系酸化物、In-Yb-Zn系酸化物、In-Lu-Zn系酸化物や、二元系金属の酸化物であるIn-Zn系酸化物、Sn-Zn系酸化物、Al-Zn系酸化物、Zn-Mg系酸化物、Sn-Mg系酸化物、In-Mg系酸化物、In-Ga系酸化物などを用いた場合も同様である。例えば、図18Aに、In-Ga-Zn-O系の層構造を構成する中グループのモデル図を示す。図18Aにおいて、In-Ga-Zn-O系の層構造を構成する中グループは、上から順に4配位のOが3個ずつ上半分および下半分にあるInが、4配位のOが1個上半分にあるZnと結合し、そのZnの下半分の3個の4配位のOを介して、4配位のOが1個ずつ上半分および下半分にあるGaと結合し、そのGaの下半分の1個の4配位のOを介して、4配位のOが3個ずつ上半分および下半分にあるInと結合している構成である。この中グループが複数結合して大グループを構成する。図18Bに3つの中グループで構成される大グループを示す。なお、図18Cは、図18Bの層構造をc軸方向から観察した場合の原子配列を示している。ここで、In6配位または5配位、Zn4配位、Ga5配位の電荷は、それぞれ3、2、3であるため、In、ZnおよびGaのいずれかを含む小グループは、電荷が0となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に0となる。また、In-Ga-Zn-O系の層構造を構成する中グループは、図18Aに示した中グループに限定されず、In、Ga、Znの配列が異なる中グループを組み合わせた大グループも取りうる。具体的には、図18Bに示した大グループが繰り返されることで、In-Ga-Zn-O系の結晶を得ることができる。なお、得られるIn-Ga-Zn-O系の層構造は、InGaO3ZnOnnは自然数。とする組成式で表すことができる。n=1InGaZnO4の場合は、例えば、図33Aに示す結晶構造を取りうる。なお、図33Aに示す結晶構造において、図16Bで説明したように、GaおよびInは5配位をとるため、GaがInに置き換わった構造も取りうる。また、n=2InGaZn2O5の場合は、例えば、図33Bに示す結晶構造を取りうる。なお、図33Bに示す結晶構造において、図16Bで説明したように、GaおよびInは5配位をとるため、GaがInに置き換わった構造も取りうる。導電層715、716、725、726、735、736、745、746は、トランジスタの第1端子または第2端子を構成し、ソースまたはドレインとしての機能を有する。導電層715、716、725、726、735、736、745、746は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、もしくは、タングステン等の金属材料の層、および、これらの金属材料を主成分とする合金材料の層を1層または複数積層した層で形成することができる。例えば、導電層715、716、725、726、735、736、745、746として、アルミニウムおよび銅等の金属材料の層と、チタン、モリブデン、およびタングステン等の高融点金属材料層とを積層して形成する。または、複数の高融点金属材料の層の間にアルミニウムおよび銅等の金属材料の層を形成する。また、導電層715、716、725、726、735、736、745、746としてアルミニウム層を用いる場合は、耐熱性を向上させるため、ヒロックやウィスカーの発生を防止する元素シリコン、ネオジム、スカンジウム等を添加するとよい。また、導電層715、716、725、726、735、736、745、746として、酸化インジウムIn2O3、酸化スズSnO2、酸化亜鉛ZnO、酸化インジウム-酸化スズIn2O3―SnO2、もしくは、酸化インジウム-酸化亜鉛In2O3―ZnO等の金属酸化物の層、または、これらの金属酸化物に酸化シリコンを含ませた金属酸化物層を形成することもできる。ボトムゲート型のトランジスタ710、720、730の保護絶縁層719、729、739には、例えば、窒化シリコン層、窒化アルミニウム層、窒化酸化シリコン層、および窒化酸化アルミニウム層等の無機絶縁層を用いることができる。トップゲート型のトランジスタ740において、酸化物半導体層743と導電層745との間、および酸化物半導体層743と導電層746との間に、ソース領域およびドレイン領域として機能する酸化物導電層をバッファ層として設けてもよい。ソース領域およびドレイン領域として機能する酸化物導電層を設けることで、ソース領域およびドレイン領域の低抵抗化を図ることができ、トランジスタを高速動作することができる。また、トランジスタの耐圧を向上することができる。このような酸化物導電層が設けられたトランジスタの構成の一例を図8Aおよび図8Bに示す。図8Aに示すように、トランジスタ750には、酸化物半導体層743と導電層745および導電層746との間に、ソース領域およびドレイン領域として機能する酸化物導電層782および酸化物導電層784が形成されている。酸化物導電層782および酸化物導電層784の形成は次のように行うことができる。酸化物半導体膜と酸化物導電膜とを積層し、この積層膜を同じフォトマスクを用いてエッチングする。このエッチングにより酸化物半導体膜からは島状に酸化物半導体層743が形成され、酸化物半導体層743上に島状に酸化物導電膜が形成される。次に導電層745、746を形成する。次に、導電層745、746をマスクとして、島状の酸化物導電膜をエッチングする。このエッチングにより酸化物導電層782および酸化物導電層784が形成される。図8Bに示すように、トランジスタ760には、酸化物半導体層743と導電層745および導電層746との間に、ソース領域およびドレイン領域として機能する酸化物導電層792および酸化物導電層794が形成されている。これら酸化物導電層792、794の形成は次のように行うことができる。酸化物半導体層743上に酸化物導電膜を形成し、その上に金属導電膜を形成する。次に、同じフォトリソグラフィ工程によって形成されたフォトマスクにより酸化物導電膜および金属導電膜をエッチングする。その結果、酸化物導電膜から酸化物導電層792および酸化物導電層794が形成され、金属導電膜から導電層745および導電層746が形成される。なお、トランジスタ750、760の作製において、酸化物導電層782、784、792、794のエッチング処理で、酸化物半導体層743が過剰にエッチングされないように、エッチング条件エッチング材の種類、濃度、エッチング時間等を適宜調整する。酸化物導電層782、784、792、794を構成する酸化物導電膜の形成には、スパッタリング法や真空蒸着法電子ビーム蒸着法等や、アーク放電イオンプレーティング法や、スプレー法を用いる。酸化物導電層の材料としては、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウム、酸化珪素を含むインジウム錫酸化物等を適用することができる。また、上記材料に酸化珪素を含ませてもよい。本実施の形態は、他の実施の形態および他の実施例と適宜組み合わせて実施することが可能である。実施の形態3図9A-図9Eを用いて、表示装置100のトランジスタの半導体層として酸化物半導体層を形成する方法の一例を説明する。ここでは、第1の結晶性酸化物半導体層上に第1の結晶性酸化物半導体層よりも厚い第2の結晶性酸化物半導体層を有する積層構造の半導体層の形成方法を説明する。基板800上に絶縁層801を形成する図9A参照。本実施の形態では、絶縁層801として、PCVD法またはスパッタリング法を用いて、50nm以上600nm以下の膜厚の酸化物絶縁層を形成する。絶縁層801として、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、および窒化酸化シリコン膜等から選ばれた膜を一層またはこれらを積層して形成することができる。次に、絶縁層801上に膜厚1nm以上10nm以下の第1の酸化物半導体膜803を形成する。第1の酸化物半導体膜803の形成は、スパッタリング法を用い、そのスパッタリング法による成膜時における基板温度は200°C以上400°C以下とする。また、雰囲気は、酸素および/またはアルゴン雰囲気とする。本実施の形態では、酸化物半導体用ターゲットIn-Ga-Zn-O系酸化物半導体用ターゲットIn2O3:Ga2O3:ZnO=1:1:2[mol数比]を用いて、基板とターゲット間の距離160mm、基板温度250°C、圧力0.4Pa、直流DC電源0.5kWの条件下で、膜厚5nmの第1の酸化物半導体膜803を成膜する図9A参照。また、In-Sn-Zn系酸化物は、ITZOと呼ぶことができる。In-Sn-Zn系酸化物用ターゲットの組成比は、In:Sn:Znが原子数比で、1:2:2、2:1:3、1:1:1、または20:45:35などとなる酸化物ターゲットを用いた。このようなITZOを酸化物半導体として用いても良い。次いで、第1の酸化物半導体膜803に第1の加熱処理を行う。第1の熱処理は、窒素、または乾燥空気の雰囲気で行い、処理温度は、400°C以上750°C以下とする。第1の加熱処理によって第1の結晶性酸化物半導体層804が形成される図9B参照。加熱温度によるが、第1の加熱処理によって、第1の酸化物半導体膜803の表面から結晶化が起こり、膜の表面から内部に向かって結晶成長し、c軸配向した結晶が得られる。これは、第1の加熱処理によって、亜鉛と酸素が第1の酸化物半導体膜803表面に多く集まり、上平面が六角形をなす亜鉛と酸素からなるグラフェンタイプの二次元結晶が最表面に1層または複数層形成され、これが膜厚方向に成長して重なり積層となる。第1の加熱処理の温度を上げると表面から内部、そして内部から底部と結晶成長が進行する。第1の加熱処理によって、絶縁層801酸化物絶縁層中の酸素を第1の酸化物半導体膜803との界面またはその近傍界面からプラスマイナス5nmに拡散させて、酸素欠損が低減された第1の結晶性酸化物半導体層804を得ることができる。従って、下地絶縁層として用いられる絶縁層801は、膜中バルク中、第1の酸化物半導体膜803と絶縁層801との界面、のいずれかには少なくとも化学量論比を超える量の酸素が存在することが好ましい。次いで、第1の結晶性酸化物半導体層804上に10nmよりも厚い第2の酸化物半導体膜805を形成する。第2の酸化物半導体膜805の形成は、スパッタリング法を用い、その成膜時における基板温度は200°C以上400°C以下とする。それは、基板温度を200°C以上400°C以下とすることにより、第1の結晶性酸化物半導体層804の表面上に接して堆積される酸化物半導体にプリカーサの整列が起きやすくなり、第2の酸化物半導体膜805において原子の配列に秩序性を持たせることができるからである。本実施の形態では、酸化物半導体用ターゲットIn-Ga-Zn-O系酸化物半導体用ターゲットIn2O3:Ga2O3:ZnO=1:1:2[mol数比]を用いて、基板とターゲットの間との距離170mm、基板温度400°C、圧力0.4Pa、直流DC電源0.5kWの条件下で、膜厚25nmの第2の酸化物半導体膜805を成膜する。雰囲気は酸素および/またはアルゴンとすることができる図9C参照。次いで、基板800を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第2の酸化物半導体膜805に対して第2の加熱処理を行う。第2の加熱処理の温度は、400°C以上750°C以下とする。第2の加熱処理によって、第1の結晶性酸化物半導体層804を核として、第2の酸化物半導体膜805において、膜厚方向、すなわち底部から内部に結晶成長が進行し、第2の結晶性酸化物半導体層806が形成される図9D参照。また、第2の加熱処理を行うことにより、第2の結晶性酸化物半導体層806の高密度化と、欠陥の低減ができる。なお、図9Dでは、説明の都合のため、第1の結晶性酸化物半導体層804と第2の結晶性酸化物半導体層806を異なるハッチングで表記しているが、第1の結晶性酸化物半導体層804と第2の結晶性酸化物半導体層806との積層物に明確な界面が存在しているのではない。本実施の形態では、絶縁層801の形成から第2の加熱処理までの工程を大気に触れることなく連続的に行うことが好ましい。絶縁層801の形成から第2の加熱処理までの工程は、水素および水分をほとんど含まない雰囲気不活性雰囲気、減圧雰囲気、乾燥空気雰囲気等下に制御することが好ましく、例えば、水分については露点-40°C以下、好ましくは露点-50°C以下の乾燥窒素雰囲気とする。次いで、第1の結晶性酸化物半導体層804および第2の結晶性酸化物半導体層806からなる層を加工して酸化物半導体層808を形成する図9E参照。例えば、所望の形状のマスクを第2の結晶性酸化物半導体層806に形成した後、第1の結晶性酸化物半導体層804および第2の結晶性酸化物半導体層806をエッチングすることで、酸化物半導体層808を形成することができる。上述のマスクは、フォトリソグラフィ等の方法を用いて形成することができる。または、インクジェット法等の方法を用いてマスクを形成してもよい。エッチングは、ドライエッチングでもウェットエッチングでもよく、両者を組み合わせてもよい。なお、本実施の形態では、酸化物半導体層808を基板800上に絶縁層801を介して形成する例を示したが、トランジスタの構成によって、基板800と酸化物半導体層808との間に必要に応じて他の層を形成する。例えば、図7A-図7Cに示すようなボトムゲート型のトランジスタ710、720、730を形成する場合には、ゲート電極層、ゲート絶縁層を形成し、ゲート絶縁層上に酸化物半導体層808を形成する。また、本実施の形態では、第1の結晶性酸化物半導体層804および第2の結晶性酸化物半導体層806がc軸配向していることが特徴の一つである。第1の結晶性酸化物半導体層804および第2の結晶性酸化物半導体層806は、単結晶構造ではなく、非晶質構造でもない構造であり、c軸配向を有した結晶CAxisAlignedCrystal;CAACとも呼ぶである。なお、第1の結晶性酸化物半導体層804および第2の結晶性酸化物半導体層806は、一部に結晶粒界を有している。CAACを得るには酸化物半導体膜803、805の堆積初期段階において六方晶の結晶が形成されるようにすることと、当該結晶を種として結晶が成長されるようにすることが肝要である。そのためには、酸化物半導体膜803、805形成時の基板800の加熱温度を100°C乃至500°Cとすればよい。好適な温度は200°C乃至400°Cであり、250°C~300°Cがより好適である。また、成膜時の基板加熱温度よりも高い温度で酸化物半導体膜803、805を熱処理することで膜中に含まれるミクロな欠陥や、積層界面の欠陥を修復することができる。第1の結晶性酸化物半導体層804および第2の結晶性酸化物半導体層806は、少なくともZnを有する酸化物材料であり、四元系金属酸化物であるIn-Al-Ga-Zn-O系の材料や、In-Sn-Ga-Zn-O系の材料や、三元系金属酸化物であるIn-Ga-Zn-O系の材料、In-Al-Zn-O系の材料、In-Sn-Zn-O系の材料、Sn-Ga-Zn-O系の材料、Al-Ga-Zn-O系の材料、Sn-Al-Zn-O系の材料や、二元系金属酸化物であるIn-Zn-O系の材料、Sn-Zn-O系の材料、Al-Zn-O系の材料、Zn-Mg-O系の材料や、Zn-O系の材料等がある。In-Si-Ga-Zn-O系の材料や、In-Ga-B-Zn-O系の材料や、In-B-Zn-O系の材料を用いてもよい。また、上記の材料にSiO2を含ませてもよい。ここで、例えば、In-Ga-Zn-O系の材料とは、インジウムIn、ガリウムGa、亜鉛Znを含む酸化物膜、という意味であり、その組成比は特に問わない。また、InとGaとZn以外の元素を含んでいてもよい。酸化物半導体層808をトランジスタのチャネル形成領域に用いることで、安定した電気的特性を有し、かつ、信頼性の高いトランジスタを実現できる。なお、酸化物半導体層808は、第1の結晶性酸化物半導体層804と第2の結晶性酸化物半導体層806との2層構造に限定されず、結晶性酸化物半導体膜の形成と加熱処理を繰り返し、結晶性酸化物半導体層を3層以上積層してもよい。本実施の形態は、他の実施の形態および他の実施例に記載した構成と適宜組み合わせて実施することが可能である。実施の形態4酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Levinsonモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。半導体本来の移動度をμ0、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁粒界等が存在すると仮定すると、以下の式2で表現できる。ここで、Eはポテンシャル障壁の高さであり、kがボルツマン定数、Tは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Levinsonモデルでは、以下の式3で表される。ここで、eは電気素量、Nはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、nは単位面積当たりのチャネルに含まれるキャリア数、Coxは単位面積当たりの容量、Vgはゲート電圧、tはチャネルの厚さである。なお、厚さ30nm以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。線形領域におけるドレイン電流Idは、以下の式4で表される。ここで、Lはチャネル長、Wはチャネル幅であり、ここでは、L=W=10μmである。また、Vdはドレイン電圧である。上記式4の両辺をVgで割り、更に両辺の対数を取ると、以下の式5が得られる。式5の右辺はVgの関数である。この式からわかるように、縦軸をlnId/Vg、横軸を1/Vgとする実測値をプロットして得られるグラフの直線の傾きから欠陥密度Nが求められる。すなわち、トランジスタのId―Vg特性から、欠陥密度を評価できる。酸化物半導体としては、インジウムIn、スズSn、亜鉛Znの比率が、In:Sn:Zn=1:1:1のものでは欠陥密度Nは1×1012/cm2程度である。このようにして求めた欠陥密度等をもとに式2および式3よりμ0=120cm2/Vsが導出される。欠陥のあるIn-Sn-Zn酸化物で測定される移動度は35cm2/Vs程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ0は120cm2/Vsとなると予想できる。ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁層との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁層界面からxだけ離れた場所における移動度μ1は、以下の式6で表される。ここで、Dはゲート方向の電界、B、Gは定数である。BおよびGは、実際の測定結果より求めることができ、上記の測定結果からは、B=4.75×107cm/s、G=10nm界面散乱が及ぶ深さである。Dが増加するすなわち、ゲート電圧が高くなると式6の第2項が増加するため、移動度μ1は低下することがわかる。半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ2を計算した結果を図19に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、SentaurusDeviceを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、2.8電子ボルト、4.7電子ボルト、15、15nmとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、5.5電子ボルト、4.6電子ボルト、4.6電子ボルトとした。また、ゲート絶縁層の厚さは100nm、比誘電率は4.1とした。チャネル長およびチャネル幅はともに10μm、ドレイン電圧Vdは0.1Vである。図19で示されるように、ゲート電圧1V強で移動度100cm2/Vs以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすることAtomicLayerFlatnessが望ましい。このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図20-図22Cに示す。なお、計算に用いたトランジスタの断面構造Aを図23Aおよび図23Bに示す。図23Aおよび図23Bに示すトランジスタは酸化物半導体層にnの導電型を呈する半導体領域1030aおよび半導体領域1030cを有する。半導体領域1030aおよび半導体領域1030cの抵抗率は2×10-3Ωcmとする。図23Aに示すトランジスタは、下地絶縁層1010と、下地絶縁層1010に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物1020の上に形成される。トランジスタは半導体領域1030a、半導体領域1030cと、それらに挟まれ、チャネル形成領域となる真性の半導体領域1030bと、ゲート1050を有する。ゲート1050の幅を33nmとする。ゲート1050と半導体領域1030bの間には、ゲート絶縁層1040を有し、また、ゲート1050の両側面には側壁絶縁物1060aおよび側壁絶縁物1060b、ゲート1050の上部には、ゲート1050と他の配線との短絡を防止するための絶縁物1070を有する。側壁絶縁物の幅は5nmとする。また、半導体領域1030aおよび半導体領域1030cに接して、ソース1080aおよびドレイン1080bを有する。なお、このトランジスタにおけるチャネル幅を40nmとする。図23Bに示すトランジスタは、下地絶縁層1010と、酸化アルミニウムよりなる埋め込み絶縁物1020の上に形成され、半導体領域1030a、半導体領域1030cと、それらに挟まれた真性の半導体領域1030bと、幅33nmのゲート1050とゲート絶縁層1040と側壁絶縁物1060aおよび側壁絶縁物1060bと絶縁物1070とソース1080aおよびドレイン1080bを有する点で図23Aに示すトランジスタと同じである。図23Aに示すトランジスタと図23Bに示すトランジスタの相違点は、側壁絶縁物1060aおよび側壁絶縁物1060bの下の半導体領域の導電型である。図23Aに示すトランジスタでは、側壁絶縁物1060aおよび側壁絶縁物1060bの下の半導体領域はnの導電型を呈する半導体領域1030aおよび半導体領域1030cであるが、図23Bに示すトランジスタでは、真性の半導体領域1030bである。すなわち、図23Bに示す半導体層において、半導体領域1030a半導体領域1030cとゲート1050がLoffだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Loffをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物1060a側壁絶縁物1060bの幅と同じである。その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、SentaurusDeviceを使用した。図20A-図20Cは、図23Aに示される構造のトランジスタのドレイン電流Id、実線および移動度μ、点線のゲート電圧Vg、ゲートとソースの電位差依存性を示す。ドレイン電流Idは、ドレイン電圧ドレインとソースの電位差を1Vとし、移動度μはドレイン電圧を0.1Vとして計算したものである。図20Aはゲート絶縁層の厚さを15nmとしたものであり、図20Bは10nmとしたものであり、図20Cは5nmとしたものである。ゲート絶縁層が薄くなるほど、特にオフ状態でのドレイン電流Idオフ電流が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Idオン電流には目立った変化が無い。ゲート電圧1V前後で、ドレイン電流はメモリ素子等で必要とされる10μAを超えることが示された。図21A-図21Cは、図23Bに示される構造のトランジスタで、オフセット長Loffを5nmとしたもののドレイン電流Id実線および移動度μ点線のゲート電圧Vg依存性を示す。ドレイン電流Idは、ドレイン電圧を1Vとし、移動度μはドレイン電圧を0.1Vとして計算したものである。図21Aはゲート絶縁層の厚さを15nmとしたものであり、図21Bは10nmとしたものであり、図21Cは5nmとしたものである。また、図22A-図22Cは、図23Bに示される構造のトランジスタで、オフセット長Loffを15nmとしたもののドレイン電流Id実線および移動度μ点線のゲート電圧Vg依存性を示す。ドレイン電流Idは、ドレイン電圧を1Vとし、移動度μはドレイン電圧を0.1Vとして計算したものである。図22Aはゲート絶縁層の厚さを15nmとしたものであり、図22Bは10nmとしたものであり、図22Cは5nmとしたものである。いずれもゲート絶縁層が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。なお、移動度μのピークは、図20A-図20Cでは80cm2/Vs程度であるが、図21A-図21Cでは60cm2/Vs程度、図22A-図22Cでは40cm2/Vs程度と、オフセット長Loffが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流はオフセット長Loffの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧1V前後で、ドレイン電流はメモリ素子等で必要とされる10μAを超えることが示された。また、In、SnおよびZnを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で5atomic以上含まれる元素をいう。In、SnおよびZnを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリオフ化させることが可能となる。例えば、図24A-図24Cは、In、Sn、Znを主成分とし、チャネル長Lが3μm、チャネル幅Wが10μmである酸化物半導体膜と、厚さ100nmのゲート絶縁層を用いたトランジスタの特性である。なお、Vdは10Vとした。図24A-図24Cのグラフにおいて、横軸はゲート電圧Vgであり、第1縦軸はドレイン電流Id、第2縦軸は電界効果移動度μFEである。図24Aは基板を意図的に加熱せずにスパッタリング法でIn、SnおよびZnを主成分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動度は18.8cm2/Vsecが得られている。一方、基板を意図的に加熱してIn、SnおよびZnを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが可能となる。図24Bは基板を200°Cに加熱してIn、SnおよびZnを主成分とする酸化物半導体膜を形成したときのトランジスタ特性を示し、電界効果移動度は32.2cm2/Vsecが得られている。電界効果移動度は、In、SnおよびZnを主成分とする酸化物半導体膜を形成した後に熱処理をすることによって、さらに高めることができる。図24Cは、In、SnおよびZnを主成分とする酸化物半導体膜を200°Cでスパッタリング成膜した後、650°Cで熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は34.5cm2/Vsecが得られている。基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には100cm2/Vsecを超える電界効果移動度を実現することも可能になると推定される。In、SnおよびZnを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時にまたはその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。基板を意図的に加熱して成膜することおよび/または成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリオフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたIn、SnおよびZnを主成分とする酸化物半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリオフとなる方向に動き、このような傾向は図24Aと図24Bの対比からも確認することができる。なお、しきい値電圧はIn、SnおよびZnの比率を変えることによっても制御することが可能であり、組成比としてIn:Sn:Zn=2:1:3とすることでトランジスタのノーマリオフ化を期待することができる。また、ターゲットの組成比をIn:Sn:Zn=2:1:3とすることで結晶性の高い酸化物半導体膜を得ることができる。意図的な基板加熱温度若しくは熱処理温度は、150°C以上、好ましくは200°C以上、より好ましくは400°C以上であり、より高温で成膜する、或いは熱処理することでトランジスタのノーマリオフ化を図ることが可能となる。また、意図的に基板を加熱した成膜および/または成膜後に熱処理をすることで、ゲートバイアスストレスに対する安定性を高めることができる。例えば、2MV/cm、150°C、1時間印加の条件において、しきい値電圧の変動がそれぞれ±1.5V未満、好ましくは1.0V未満を得ることができる。実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料1と、650°Cの加熱処理を行った試料2のトランジスタに対してBT試験を行った。まず基板温度を25°Cとし、Vdを10Vとし、トランジスタのVg-Id特性の測定を行った。なお、Vdはドレイン電圧ドレインとソースの電位差を示す。次に、基板温度を150°Cとし、Vdを0.1Vとした。次に、ゲート絶縁層に印加される電界強度が2MV/cmとなるようにVgに20Vを印加し、そのまま1時間保持した。次に、Vgを0Vとした。次に、基板温度25°Cとし、Vdを10Vとし、トランジスタのVg-Id測定を行った。これをプラスBT試験と呼ぶ。同様に、まず基板温度を25°Cとし、Vdを10Vとし、トランジスタのVg-Id特性の測定を行った。次に、基板温度を150°Cとし、Vdを0.1Vとした。次に、ゲート絶縁層に印加される電界強度が-2MV/cmとなるようにVgに-20Vを印加し、そのまま1時間保持した。次に、Vgを0Vとした。次に、基板温度25°Cとし、Vdを10Vとし、トランジスタのVg-Id測定を行った。これをマイナスBT試験と呼ぶ。試料1のプラスBT試験の結果を図25Aに、マイナスBT試験の結果を図25Bに示す。また、試料2のプラスBT試験の結果を図26Aに、マイナスBT試験の結果を図26Bに示す。試料1のプラスBT試験およびマイナスBT試験によるしきい値電圧の変動は、それぞれ1.80Vおよび-0.42Vであった。また、試料2のプラスBT試験およびマイナスBT試験によるしきい値電圧の変動は、それぞれ0.79Vおよび0.76Vであった。試料1および試料2のいずれも、BT試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用しても良い。酸化物半導体中および積層される膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は1×1016/cm3以上2×1020/cm3以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比In:Sn:Zn=1:1:1のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体膜は、X線回折XRD:X-RayDiffractionでハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば650°Cの熱処理を行うことで、X線回折により明確な回折ピークを観測することができる。実際に、In-Sn-Zn-O膜のXRD分析を行った。XRD分析には、BrukerAXS社製X線回折装置D8ADVANCEを用い、Out-of-Plane法で測定した。XRD分析を行った試料として、試料Aおよび試料Bを用意した。以下に試料Aおよび試料Bの作製方法を説明する。脱水素化処理済みの石英基板上にIn-Sn-Zn-O膜を100nmの厚さで成膜した。In-Sn-Zn-O膜は、スパッタリング装置を用い、酸素雰囲気で電力を100WDCとして成膜した。ターゲットは、In:Sn:Zn=1:1:1[原子数比]のIn-Sn-Zn-Oターゲットを用いた。なお、成膜時の基板加熱温度は200°Cとした。このようにして作製した試料を試料Aとした。次に、試料Aと同様の方法で作製した試料に対し加熱処理を650°Cの温度で行った。加熱処理は、はじめに窒素雰囲気で1時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに1時間の加熱処理を行っている。このようにして作製した試料を試料Bとした。図27に試料Aおよび試料BのXRDスペクトルを示す。試料Aでは、結晶由来のピークが観測されなかったが、試料Bでは、2θが35deg近傍および37deg~38degに結晶由来のピークが観測された。このように、In、SnおよびZnを主成分とする酸化物半導体は成膜時に基板を意図的に加熱することおよび/または成膜後に熱処理することによりトランジスタの特性を向上させることができる。この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリオフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を1aA/μm以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅1μmあたりの電流値を示す。具体的には、図28を示す。図28は、トランジスタのチャネル幅1μmあたりのオフ電流と測定時の基板温度T絶対温度の逆数との関係を示すグラフである。ここでは、簡単のため測定時の基板温度Tの逆数に1000を掛けた数値1000/Tを横軸としている。図28に示すように、オフ電流を基板温度が125°Cの場合には1aA/μm1×10-18A/μm以下、85°Cの場合には100zA/μm1×10-19A/μm以下、室温27°Cの場合には、オフ電流を1zA/μm1×10-21A/μm以下にすることができる。好ましくは、125°Cにおいて0.1aA/μm1×10-19A/μm以下に、85°Cにおいて10zA/μm1×10-20A/μm以下に、室温において0.1zA/μm1×10-22A/μm以下にすることができる。もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点-70°C以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。In、SnおよびZnを主成分とする酸化物半導体は熱処理によって膜中の水分を除去することができるが、In、Ga、Znを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。また、酸化物半導体膜成膜後に650°Cの加熱処理を行った試料Bが用いられたトランジスタにおいて、基板温度と電気的特性の関係について評価した。測定に用いたトランジスタは、チャネル長Lが3μm、チャネル幅Wが10μm、Lovが0μm、dWが0μmである。なお、Vdは10Vとした。なお、基板温度が-40°C、-25°C、25°C、75°C、125°Cおよび150°Cの条件で測定を行った。ここで、トランジスタにおいて、ゲート電極と一対の電極とが重畳する幅をLovと呼び、酸化物半導体膜に対する一対の電極のはみ出しをdWと呼ぶ。図29に、Id実線および電界効果移動度μFE点線のVg依存性を示す。また、図30Aに基板温度としきい値電圧の関係を示し、図30Bに基板温度と電界効果移動度の関係を示す。図30Aより、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は-40°C~150°Cで1.09V~-0.23Vであった。また、図30Bより、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は-40°C~150°Cで36cm2/Vs~32cm2/Vsであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。上記のようなIn、SnおよびZnを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を1aA/μm以下に保ちつつ、電界効果移動度を30cm2/Vsec以上、好ましくは40cm2/Vsec以上、より好ましくは60cm2/Vsec以上とし、LSIで要求されるオン電流の値を満たすことができる。例えば、L/W=33nm/40nmのFETで、ゲート電圧2.7V、ドレイン電圧1.0Vのとき12μA以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、Si半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。本実施の形態は、他の実施の形態および他の実施例に記載した構成と適宜組み合わせて実施することが可能である。実施の形態5表示装置100は、様々な電子機器遊技機も含むの表示部に適用することができる。電子機器としては、例えば、テレビジョン装置テレビ、またはテレビジョン受信機ともいう、コンピュータ用等のモニタ、デジタルカメラ、デジタルビデオカメラ等のカメラ、デジタルフォトフレーム、携帯電話機携帯電話、携帯電話装置ともいう、携帯型ゲーム機、携帯情報端末、音響再生装置、ならびにパチンコ機、スロットマシーン等の商用ゲーム機等が挙げられる。以下、図10A-図10Dを用いて、表示部を有する電子機器を説明する。図10Aに、電子書籍の一例を示す。電子書籍900は、筐体909および筐体901の2つの筐体で構成されている。筐体909および筐体901は、蝶番904により一体になっており、開閉動作を行うことができる。このような構成により、書籍のような動作を行うことが可能となる。筐体909には表示部902が組み込まれ、筐体901には表示部903が組み込まれている。また、筐体909には、電源入力端子905、操作キー906、スピーカ907等の操作部が設けられている。電子書籍900は、表示部902および表示部903で1つの映像を表示する表示モードと、異なる映像を表示する表示モードを切り替えることができる。図10Bに、デジタルフォトフレームの一例を示す。デジタルフォトフレーム910は、筐体911に表示部912が組み込まれている。表示部912は、静止画および動画像が表示される。図10Cに、表示装置100を用いたテレビジョン装置の一例を示す。テレビジョン装置920は、筐体921に表示部922が組み込まれおり、スタンド923により筐体921が支持されている。図10Dに、表示装置100を用いた携帯型情報端末機器の一例を示す。携帯型情報端末機器930は、筐体931に組み込まれた表示部932の他、操作ボタン933、操作ボタン937、外部接続ポート934、スピーカ935、およびマイク936等を備えている。表示部932がタッチパネルになっており、指等の接触により、表示部932の表示内容を操作することができる。さらに、携帯型情報端末機器930は、携帯電話の機能を備えている。電話の発信、メールの作成等は、表示部932を指等で接触することにより行うことができる。本実施の形態は、他の実施の形態および他の実施例と適宜組み合わせて実施することが可能である。本実施例では、In-Sn-Zn-O膜を酸化物半導体膜に用いたトランジスタの一例について、図31AおよびBを用いて説明する。図31AおよびBは、コプラナー型であるトップゲートトップコンタクト構造のトランジスタの上面図および断面図である。図31Aにトランジスタの上面図を示す。また、図31Bに図31Aの一点鎖線A-Bに対応する断面A-Bを示す。図31Bに示すトランジスタは、基板2100と、基板2100上に設けられた下地絶縁層2102と、下地絶縁層2102の周辺に設けられた保護絶縁膜2104と、下地絶縁層2102および保護絶縁膜2104上に設けられた高抵抗領域2106aおよび低抵抗領域2106bを有する酸化物半導体膜2106と、酸化物半導体膜2106上に設けられたゲート絶縁層2108と、ゲート絶縁層2108を介して酸化物半導体膜2106と重畳して設けられたゲート電極2110と、ゲート電極2110の側面と接して設けられた側壁絶縁膜2112と、少なくとも低抵抗領域2106bと接して設けられた一対の電極2114と、少なくとも酸化物半導体膜2106、ゲート電極2110および一対の電極2114を覆って設けられた層間絶縁膜2116と、層間絶縁膜2116に設けられた開口部を介して少なくとも一対の電極2114の一方と接続して設けられた配線2118と、を有する。なお、図示しないが、層間絶縁膜2116および配線2118を覆って設けられた保護膜を有していても構わない。該保護膜を設けることで、層間絶縁膜2116の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。本実施例では、上記とは異なるIn-Sn-Zn-O膜を酸化物半導体膜に用いたトランジスタの他の一例について示す。図32AおよびBは、本実施例で作製したトランジスタの構造を示す上面図および断面図である。図32Aはトランジスタの上面図である。また、図32Bは図32Aの一点鎖線A-Bに対応する断面図である。図32Bに示すトランジスタは、基板6000と、基板6000上に設けられた下地絶縁層6020と、下地絶縁層6020上に設けられた酸化物半導体膜6060と、酸化物半導体膜6060と接する一対の電極6140と、酸化物半導体膜6060および一対の電極6140上に設けられたゲート絶縁層6080と、ゲート絶縁層6080を介して酸化物半導体膜6060と重畳して設けられたゲート電極6100と、ゲート絶縁層6080およびゲート電極6100を覆って設けられた層間絶縁膜6160と、層間絶縁膜6160に設けられた開口部を介して一対の電極6140と接続する配線6180と、層間絶縁膜6160および配線6180を覆って設けられた保護膜6200と、を有する。基板6000としてはガラス基板を、下地絶縁層6020としては酸化シリコン膜を、酸化物半導体膜6060としてはIn-Sn-Zn-O膜を、一対の電極6140としてはタングステン膜を、ゲート絶縁層6080としては酸化シリコン膜を、ゲート電極6100としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜6160としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線6180としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜6200としてはポリイミド膜を、それぞれ用いた。なお、図32Aに示す構造のトランジスタにおいて、ゲート電極6100と一対の電極6140との重畳する幅をLovと呼ぶ。同様に、酸化物半導体膜6060に対する一対の電極6140のはみ出しをdWと呼ぶ。"