"複数のビット線、前記ビット線に交差する複数のワード線及びソース線、並びに、制御ゲートが前記ワード線に接続された直列接続された複数のメモリセルを含み、両端がそれぞれ前記ビット線及びソース線に接続された複数のNANDストリングを有するメモリセルアレイと、前記複数のメモリセルのうちデータ読み出し対象となる着目メモリセルからデータを読み出す読み出しシーケンスにおいて、前記複数のワード線のうち前記着目メモリセルに接続された選択ワード線に隣接する隣接ワード線に一定の読み出しパス電圧を供給し、その間に、前記ビット線に現れる前記着目メモリセルの状況に応じた複数の電気的物理量を検知する主読み出し動作を実行する読み出し回路とを備え、前記読み出し回路は、1回の主読み出し動作において、前記電気的物理量に対する検知を複数回実行し、前記読み出し回路は、前記主読み出し動作において、前記複数の電気的物理量の検知結果のうち前記着目メモリセルと同一のNANDストリングに属し且つ当該着目メモリセルに隣接する隣接メモリセルのデータによって決まる前記状況に対応した前記電気的物理量の検知結果に基づいて前記選択メモリセルのデータを判定し、前記読み出し回路は、前記主読み出し動作において、前記複数の電気的物理量の検知結果のうち前記着目メモリセルと同一のワード線に接続され且つ前記選択メモリセルに隣接する隣接メモリセルのデータによって決まる前記状況に対応した前記電気的物理量の検知結果に基づいて前記選択メモリセルのデータを判定し、前記読み出し回路は、前記読み出しシーケンスにおいて、前記主読み出し動作前に、前記隣接ワード線に段階的に変化する読み出し電圧を供給する先読み出し動作を実行し、前記読み出し回路は、前記読み出しシーケンスにおいて、前記主読み出し動作前に、前記選択ワード線に段階的に変化する読み出し電圧を供給する先読み出し動作を実行し、前記読み出し回路は、前記ビット線毎に、当該ビット線に隣接する他の前記ビット線に接続されたメモリセルのデータを保持する第2データラッチ、並びに、当該ビット線に接続されたメモリセルのデータを保持する第1データラッチを有することを特徴とする不揮発性半導体記憶装置。複数のビット線、前記ビット線に交差する複数のワード線及びソース線、並びに、制御ゲートが前記ワード線に接続された直列接続された複数のメモリセルを含み、両端がそれぞれ前記ビット線及びソース線に接続された複数のNANDストリングを有するメモリセルアレイと、前記複数のメモリセルのうちデータ読み出し対象となる着目メモリセルからデータを読み出す読み出しシーケンスにおいて、前記複数のワード線のうち前記着目メモリセルに接続された選択ワード線に隣接する隣接ワード線に一定の読み出しパス電圧を供給し、その間に、前記ビット線に現れる前記着目メモリセルの状況に応じた複数の電気的物理量を検知する主読み出し動作を実行する読み出し回路とを備えることを特徴とする不揮発性半導体記憶装置。前記読み出し回路は、1回の主読み出し動作において、前記電気的物理量に対する検知を複数回実行することを特徴とする請求項2記載の不揮発性半導体記憶装置。前記読み出し回路は、前記主読み出し動作において、前記複数の電気的物理量の検知結果のうち前記着目メモリセルと同一のNANDストリングに属し且つ当該着目メモリセルに隣接する隣接メモリセルのデータによって決まる前記状況に対応した前記電気的物理量の検知結果に基づいて前記選択メモリセルのデータを判定することを特徴とする請求項2又は3記載の不揮発半導体記憶装置。前記読み出し回路は、前記読み出しシーケンスにおいて、前記主読み出し動作前に、前記隣接ワード線に段階的に変化する読み出し電圧を供給する先読み出し動作を実行することを特徴とする請求項2~4のいずれか1項記載の不揮発性半導体記憶装置。データ読み出しの処理時間を短縮する共にデータの信頼性を向上させた不揮発性半導体記憶装置を提供する。実施形態に係る不揮発性半導体記憶装置は、複数のビット線、前記ビット線に交差する複数のワード線及びソース線、並びに、制御ゲートが前記ワード線に接続された直列接続された複数のメモリセルを含み、両端がそれぞれ前記ビット線及びソース線に接続された複数のNANDストリングを有するメモリセルアレイと、前記複数のメモリセルのうちデータ読み出し対象となる着目メモリセルからデータを読み出す読み出しシーケンスにおいて、前記複数のワード線のうち前記着目メモリセルに接続された選択ワード線に隣接する隣接ワード線に一定の読み出しパス電圧を供給し、その間に、前記ビット線に現れる前記着目メモリセルの状況に応じた複数の電気的物理量を検知する主読み出し動作を実行する読み出し回路とを備える。以下、図面を参照しながら実施形態に係る不揮発性半導体記憶装置について説明する。[第1の実施形態]先ず、第1の実施形態に係るNAND型フラッシュメモリ不揮発性半導体記憶装置の構成について説明する。図1は、本実施形態に係るNAND型フラッシュメモリのメモリセルアレイ及び読み出し回路を示す図である。NAND型フラッシュメモリのNANDストリング1は、ソース側選択ゲートトランジスタST0、及びドレイン側選択ゲートトランジスタST1と、選択ゲートトランジスタST0、ST1の間に直列接続された複数個のメモリセルMC0~MC31とを有する。NANDストリング1内において、複数個のメモリセルMCは隣接するもの同士でソース/ドレイン領域を共有している。メモリセルMCは、シリコン基板のP型ウェルに形成されたN型ソース/ドレイン領域を有し、制御ゲートと電荷蓄積層としての浮遊ゲートとを有する積層ゲート構造であるものとする。NAND型フラッシュメモリは、この浮遊ゲートに保持する電荷量を書き込み動作、消去動作で変化させる。これにより、メモリセルMCの閾値電圧を変化させて、1ビット或いは多ビットのデータを1つのメモリセルMCに記憶する。図1中X方向に配列された複数のメモリセルMCの制御ゲートは、ワード線WL0~WL31により共通接続されている。また、複数のソース側選択ゲートトランジスタST1のゲートは、ソース側選択ゲート線SGSにより共通接続されている。そして、複数のドレイン側選択ゲートトランジスタST0のゲート電極は、ドレイン側選択ゲート線SGDにより共通接続されている。NAND型フラッシュメモリにおいては、ワード線WLを共有する複数のNANDストリング1の集合がブロックBLKを構成する。メモリセルアレイMAは、複数例えばl個のブロックBLK0、BLK1、、BLKl-1により構成されている。ドレイン側選択ゲートトランジスタST0はビット線BLに接続されている。また、ソース側選択ゲートトランジスタST1は、ソース線SLに接続されている。ビット線BLの一端側に、メモリセルMCのデータの読み出し動作に供されるセンスアンプS/A及びデータラッチDLを有するセンサアンプ兼データラッチ3が配置される。そして、ワード線WLの一端側に、ワード線WL、及び選択ゲート線SGS、SGDの選択駆動を行うロウデコーダ2が配置される。これらロウデコーダ2と、センスアンプ兼データラッチ3とは、読み出し回路の一部を構成するものである。ここで、ビット線BLは1つのブロックBLK内にm本配置されている。ビット線BLとセンスアンプ兼データラッチ3とはビット線選択トランジスタBLTを介して接続される。ビット線選択トランジスタBLTは、ビット線選択線BLSによりオン/オフ制御される。ビット線選択線BLSによりビット線選択トランジスタBLTが導通した場合、ビット線BL0~BLn-1がセンサアンプ兼データラッチ3により選択駆動される。図2は、読み出し回路の一部であるセンスアンプ兼データラッチ3の回路構成の一例を示す図である。センスアンプ兼データラッチ3は、ビット線BLに接続されたセンスアンプS/Aと、このセンスアンプS/Aのセンス結果を保持するデータラッチDLからなる。センスアンプS/Aは、ノードCOM及びビット線BL間に接続されておりゲートに制御電圧BLCが供給されるクランプ用のNMOSトランジスタT1、電源端VDD及びノードCOM間に接続されておりゲートに制御電圧BLXが供給される電流継続供給用のNMOSトランジスタT2、電源端VDD及び検知ノードSEN間に接続されておりゲートに制御電圧HLLが供給されるプリチャージ用のNMOSトランジスタT3、検知ノードSEN及びノードCOM間に接続されておりゲートに制御電圧XXLが供給される電荷転送用のNMOSトランジスタT4、検知ノードSEN及び接地端VSS間に接続されたキャパシタC1、ゲートに検知ノードSENが接続されたPMOSトランジスタT5、電源端VDD及びトランジスタT5のドレイン間に接続されておりゲートに制御電圧STBnが供給されるPMOSトランジスタT6、トランジスタT5のソース及び接地端VSS間に接続されておりゲートに制御電圧RSTが供給されるNMOSトランジスタT7、2つのインバータからなり一方の入力がトランジスタT5及びトランジスタT7間のノードに接続されているセンスアンプラッチ、及びセンスアンプラッチの他方の入力及びデータラッチDL間に接続されており信号SW及びSWnで制御されるトランスファゲートTG1を有する。このセンスアンプS/Aは、ABLAllBitLine方式のセンスアンプである。次に、センスアンプ兼データラッチ3の動作を説明する。なお、以下の数値は、理解を容易にするための一例に過ぎないことを留意されたい。始めに、NMOSトランジスタの閾値をVthNとすると、プリチャージ用のNMOSトランジスタT3の制御電圧はHLL=VDDVthN、電流継続供給用のNMOSトランジスタT2の制御電圧はBLX=0.7VVthN、電荷転送用のNMOSトランジスタT3の制御電圧はXXL=0.9VVthN、クランプ用のNMOSトランジスタT1の制御電圧はBLC=0.5VVthNに設定する。これによって、検知ノードSENは、電源電圧VDDまでプリチャージされる。また、制御電圧BLX=0.7VVthN、制御電圧XXL=0.9VVthN、制御電圧BLC=0.5VVthNであるため、ビット線BLは最大で0.5V程度まで充電され、定常状態となる。プリチャージ中のビット線BLのレベルは、データ読み出し対象となるメモリセルMC以下、選択メモリセルと呼ぶがオフセルの場合には、基本的にはビット線BLに電流が流れないため、最大の0.5Vまで充電されるが、選択メモリセルMCがオンセルの場合には、ビット線BLにはセル電流電気的物理量が流れるため、選択メモリセルMCの流す電流とセンスアンプS/Aから供給する電流がつり合う状態で定常状態となり、0.5Vと0Vの間の中間レベルになる。この状態でのビット線BLへ流れる電流の電流経路は図2中Iである。ビット線BLのレベルが定常状態となった時点で、制御電圧HLL=0Vにして検知ノードSENに接続されたキャパシタC1への充電を停止させる。これにより、ビット線BLへ流れる電流の電流経路は図2中IIとなる。XXL>BLXの関係より、優先的に検知ノードSENのキャパシタC1からビット線BLに電荷が転送される。セル電流に従い、検知ノードSENの電圧は変化する。そして、検知ノードSENのレベルが低下し0.7Vに達した時点で、制御電圧BLX=0.7VVthNであるため、それ以後は、トランジスタT2を介してビット線BLへ電流が供給されることになる。このときのビット線BLへ流れる電流の電流経路は図2中IIIである。これにより、ビット線BLのレベルは保持される。一定時間経過後、検知ノードSENのレベルは、セル電流によって決まるレベルになっているので、これをトランジスタT5~T7からなる弁別回路で弁別し、センスアンプラッチS/ALatchに保持する。そして、このセンスアンプラッチの結果が有効である場合、信号SW及びSWnによってトランスファゲートTG1をオンし、データラッチDLに取り込む。次に、本実施形態のNAND型フラッシュメモリのデータ記憶状態について説明する。本実施形態において、NAND型フラッシュメモリのメモリセルMCは多値データ、例えば4値データ2ビット/セルを記憶するものとする。この場合、データに対応する閾値電圧分布は図3に示すようになる。メモリセルMCは低電圧側から順にERレベル、Aレベル、Bレベル及びCレベルの4種類の閾値電圧分布が設定されている。そして、これらの閾値電圧分布に対して、4通りのデータ11、01、00、10が割り付けられる。ここで、データは、上位ページデータと下位ページデータとにより表現される。なお、ERレベルは、一括ブロック消去により得られる負の閾値電圧分布である。NAND型フラッシュメモリの読み出し動作では、メモリセルアレイMA内の非選択ワード線WLには、データによらず非選択メモリセルMCが導通する読み出しパス電圧Vreadが供給される。また、4値データの読み出し動作時には、選択ワード線WLに印加される電圧は、選択メモリセルMCの4通りの閾値電圧分布に対応して、各閾値電圧分布の間の電圧である読み出し電圧RA、RB又はRCに設定される。読み出し電圧RAは最も低い電圧で、RB、RCの順に電圧が大きくなる。4値データの読み出し動作時では、読み出し電圧RA、RB、RCのいずれの時にNANDストリング1に電流が流れるか否かを検出することによってデータの読み出しを実現する。次に、本実施形態に係るNAND型フラッシュメモリにおけるセル間干渉効果について説明する。図4は、ビット線方向に隣接するメモリセルの浮遊ゲート間の容量結合の様子を示す図であり、図5は、ワード線方向に隣接するメモリセルの浮遊ゲート間の容量結合の様子を示す図である。ここでは、例えば、注目メモリセルMCtに対して書き込み動作を実行した後、隣接メモリセルMCaに対して書き込み動作を実行する場合を考える。この場合、隣接メモリセルMCaに対する書き込み動作の実行によって、隣接メモリセルMCaの閾値電圧は上昇し、隣接メモリセルMCaの浮遊ゲートFGのポテンシャルは低くなる。その結果、隣接メモリセルMCaに対する書き込み動作実行前の注目メモリセルMCtの閾値電圧Vthは、高電圧側に遷移してしまう。これがセル間干渉効果である。以下において、ビット線方向に隣接するメモリセルから受けるセル間干渉効果を単にビット線方向のセル間干渉効果と呼ぶ事もある。同様に、図5に示すように、ワード線方向に隣接するメモリセルから受けるセル間干渉効果を単にワード線方向のセル間干渉効果と呼ぶ事もある。このセル間干渉効果による閾値電圧Vthの変動量は、注目メモリセルMCtの周辺に配置されたメモリセルMCのデータパターン、隣接メモリセルMCaの閾値電圧Vthの変動量、注目メモリセルMCt及び隣接メモリセルMCa間の結合比などによって決まるため、全てのメモリセルMCに一様に生じるものではない。そのため、図6中点線で示すセル間干渉効果が生じる前のメモリセルMCの閾値電圧分布は、図6中実線で示すように、広がってしまう。その結果、各閾値電圧分布間のマージンが小さくなり、データの信頼性低下へと繋がる。次に、ワード線方向の隣接メモリセルに対する書き込み動作によって生じる注目メモリセルの閾値電圧の変動量について説明する。図7及び図8は、NAND型フラッシュメモリの書き込みシーケンスの一例を示す図である。この例は、1つのメモリセルに4値データを書き込む場合である。4値データの書き込みシーケンスは、下位ページデータに基づいて閾値電圧Vthを遷移させる下位ページプログラムと、上位ページデータに基づいて閾値電圧Vthを遷移させる上位ページブログラムの2段階の書き込み動作によって実現される。始めに、選択ブロックBLKの全メモリセルMCを一括して消去する。これによって、選択ブロックBLKの全メモリセルMCの閾値電圧Vthは、負の電圧であるERレベルに設定される。続いて、下位ページプログラムを実行する。下位ページプログラムでは、図7に示すように、閾値電圧VthがERレベルのメモリセルMCの一部の閾値電圧VthをAレベル及びBレベル間にあるLMレベルまで上昇させる。下位ページプログラムの対象となるメモリセルMCは、下位ページデータが0のメモリセルMCである。最後に、上位ページプログラムを実行する。上位ページプログラムでは、図8に示すように、01を書き込むべきメモリセルMCの閾値電圧Vthを、ERレベルからAレベルに上昇させる。また、00、10を書き込むべきメモリセルMCの閾値電圧Vthを、LMレベルからそれぞれBレベル、Cレベルに上昇させる。以上によって、一連の書き込みシーケンスは完了する。ここで、書き込みシーケンスは、ソース側選択ゲート線SGSに近いメモリセルMCから順に実行される。具体的には、所定のメモリセルMCnを注目メモリセルとした場合、全メモリセルに対する消去動作、、注目メモリセルMCnに対する下位ページプログラム、隣接メモリセルMCn1に対する下位ページプログラム、、注目メモリセルMCnに対する上位ページプログラム、第2隣接メモリセルMCn2に対する下位ページプログラム、隣接メモリセルMCn1に対する上位ページプログラム、の順に実行される。また、下位ページプログラムによって生じるセル間干渉効果は、その後に行われる上位ページプログラムで解消されるため、注目メモリセルMCnの閾値電圧Vthの変動量は、ドレイン側選択ゲート線SGD側の隣接メモリセルMCn1に対する上位ページプログラムで生じるセル間干渉効果によるところが大きい。更に、同じ上位ページプログラムでも、図8中白抜き矢印で示すように、閾値電圧VthをLMレベルからBレベルに上昇させる場合よりも、ERレベルからAレベル、或いはLMレベルからCレベルに上昇させる場合の方が、隣接メモリセルMCn1の閾値電圧Vthの変動量が大きいため、選択メモリセルMCnに与える影響は大きくなる。以上をまとめると、隣接メモリセルMCn1についての以下に示す状況によって、注目メモリセルMCnの閾値電圧の変動量の大きさが変わってくる。<状況11>隣接メモリセルMCn1の閾値電圧VthがERレベル又はBレベルである場合<状況12>隣接メモリセルMCn1の閾値電圧VthがAレベル又はCレベルである場合したがって、これら状況に応じて条件によって注目メモリセルMCnに対する読み出し動作を実行することで、注目メモリセルMCnの閾値電圧Vthを適切に補正することが可能となる。次に、注目メモリセルの閾値電圧を補正するための本実施形態に係る読み出しシーケンスについて説明するが、その前に、比較例に係る読み出しシーケンスについて説明しておく。図18は、比較例に係る読み出しシーケンス時のワード線WLn1及びWLn及びビット線BLの動作波形図である。ワード線WLn1は、選択メモリセルMCnに接続されたワード線WLnのドレイン側選択ゲート線SGD側に隣接するワード線である。以下において、選択ワード線に隣接するワード線を隣接ワード線と呼ぶこともある。また、図18中に示す隣接メモリセルMCaは、隣接ワード線WLn1に接続されたメモリセルMCn1であり、注目メモリセルMCtは、選択ワード線WLnに接続されたメモリセルMCnである。始めに、期間T00~T04において、隣接メモリセルMCaの閾値電圧VthがERレベル、Aレベル、Bレベル、Cレベルのいずれであるかを判定するための読み出し動作を実行する。以下において、隣接メモリセルMCaに対する読み出し動作を先読み出し動作と呼ぶ事もある。期間T00~T01では、隣接メモリセルMCaの閾値電圧がAレベル以上かを確認する。ここでは、隣接ワード線WLn1には読み出し電圧RA、選択ワード線WLnには読み出しパス電圧Vreadをそれぞれ供給する。期間T01~T02では、隣接メモリセルMCaの閾値電圧がBレベル以上かを確認する。ここでは、隣接ワード線WLn1に読み出し電圧RB、選択ワード線WLnには期間T00~T10に引き続き読み出しパス電圧Vreadをそれぞれ供給する。期間T02~T03では、隣接メモリセルMCaの閾値電圧がCレベル以上かを確認する。ここでは、隣接ワード線WLn1には読み出し電圧RC、選択ワード線WLnには期間T10~T11に引き続き読み出しパス電圧Vreadを供給する。なお、比較例に係る先読み出し動作では、T00~T01、T01~T02及びT02~T03の各期間において、それぞれセンスアンプS/Aによる検知動作S01~S03が1回ずつ実行されるため、ビット線BLには検知動作による1回ずつピーク電流が現れる。続いて、期間T05~T08において、注目メモリセルMCtの閾値電圧に対する読み出し動作を実行する。以下において、注目メモリセルMCtに対する読み出し動作を主読み出し動作と呼ぶ事もある。期間T05~T06は、先読み出し動作の結果<状況11>であった場合に対応した注目メモリセルMCaの閾値電圧の検知期間である。ここでは、隣接ワード線WLn1にはCレベルの閾値電圧分布の上限以上の読み出しパス電圧Vreadl以下、低読み出しパス電圧と呼ぶを供給する。また、選択ワード線WLnには注目メモリセルMCtの下位ページデータを判定するために、読み出し電圧RBを供給する。期間T06~T07は、先読み出し動作の結果<状況21>であった場合に対応した注目メモリセルMCaの閾値電圧の検知期間である。ここでは、隣接ワード線WLn1には低読み出しパス電圧Vreadlよりも高い読み出しパス電圧Vreadh以下、高読み出しパス電圧と呼ぶ、選択ワード線WLnには期間T05~T06に引き続き読み出し電圧RBを供給する。その上で、T05~T06、T06~T07の各期間において、それぞれセンスアンプS/Aによる検知動作S04、S05を1回ずつ実行する。そして、<状況11>の場合、検知動作S04の結果に基づいて着目メモリセルMCtのデータを判定し、<状況12>の場合、検知動作S05の結果に基づいて着目メモリセルMCtデータを判定する。このように、<状況12>の場合、つまり、ワード線WL間のセル間干渉効果が大きい場合、隣接ワード線WLn1により高い読み出しパス電圧Vreadhを供給することで、着目メモリセルMCtMCn及び隣接メモリセルMCaMCn1間の容量結合によって、着目メモリセルMCtの閾値電圧を実質的に下げることができる。その結果、ワード線WL間セル間干渉効果によって広がった各閾値電圧分布を実質的に狭めることができるため、データの信頼性を向上させることができる。なお、比較例に係る主読み出し動作では、T05~T06、T06~T07の各期間において、それぞれセンスアンプS/Aによる検知動作が1回ずつ実行されるため、ビット線BLには検知動作による1回ずつのピーク電流が現れる。また、T05~T06、T06~T07の各期間では、それぞれ隣接ワード線WLに供給される電圧が異なり、更に、1を検知したセンスアンプS/Aに接続されているビット線BLには読み出し電圧が供給されないため、ビット線BLの安定期間における電流値もそれぞれの期間で異なる。図9は、メモリセルの閾値電圧分布と、メモリセルのゲート電圧Vgとセル電流Id電気的物理量との関係を示すI-V曲線を示す図である。図9中点線は、セル間干渉効果がない場合の状態を示し、図9中実線は、セル間干渉効果がある場合の状態を示している。図9から分かるように、セル間干渉効果があると、メモリセルの閾値電圧分布は上昇する。今、センスアンプS/Aによってセル電流Id1を検知する場合、セル間干渉効果がない場合にはメモリセルMCのゲート電圧Vgを電圧V1にすれば良い。しかし、セル間干渉効果がある場合には図9中実線で示すように閾値電圧分布が上昇してしまうため、電圧V1よりもΔVgだけ高い電圧V2をゲート電圧Vgとして印加する必要がある。この点から、比較例に係る主読み出し動作の場合、高読み出しパス電圧Vreadhは、低読み出しパス電圧VreadlよりもΔVg/ααは、隣接ワード線WLn1と選択ワード線WLnとの結合比だけ高い値となる。これによって、比較例に係る主読み出し動作では、セル間干渉効果の有無によらず、セル電流Id1の検知が可能になる。しかし、この比較例に係る主読み出し動作は、隣接ワード線WLn1のレベルを変化させる必要があるため、隣接ワード線WLn1、選択ワード線WLn、ビット線BLが安定化されるまでの待ち時間が必要となる。その分、比較例に係る読み出しシーケンスは、処理時間が長くなってしまう点が問題となる。一方、図9に示すI-V曲線から、メモリセルMCのゲート電圧Vgを電圧V1で固定して考えると、セル間干渉効果がない場合にはセル電流Id1が流れ、セル間干渉効果がある場合にはセル電流Id1よりも小さいセル電流Id2が流れることが分かる。そこで、本実施形態では、セル間干渉効果がない場合にはセル電流Id1の検知結果に基づいて着目メモリセルのデータを判定し、セル間干渉効果がある場合にはセル電流Id2の検知結果に基づいて着目メモリセルのデータを判定する。この場合、主読み出し動作時における隣接ワード線WLn1のレベルを電圧V1で固定できるため、比較例のように、隣接ワード線WLn1、選択ワード線WLn及びビット線BLの安定化までの待ち時間を省くことができる。次に、本実施形態に係る読み出しシーケンスについて更に詳しく説明する。なお、ここで説明する読み出しシーケンスは、図10に示すように、センスアンプS/Aがビット線BL毎に備わっているNAND型フラッシュメモリであって、ABL方式の読み出し動作を前提とするものである。前述の通り、<状況11>であった場合、着目メモリセルMCtが隣接メモリセルMCaから受けるセル間干渉効果は小さいため、着目メモリセルMCtの閾値電圧分布及びI-V曲線は、図9中点線に示す状態と考えられる。一方、<状況12>であった場合、隣接メモリセルMCn1から受けるセル間干渉効果は大きいため、着目メモリセルMCの閾値電圧分布及びI-V曲線は、図9中実線に示す状態と考えられる。図11は、本実施形態に係る読み出しシーケンス時の隣接ワード線WLn1、選択ワード線WLn及びビット線BLの動作波形図である。始めに、期間T10~T14において、隣接メモリセルMCaに対する先読み出し動作を実行する。期間T10~T11では、隣接メモリセルMCaの閾値電圧がAレベル以上かを確認する。ここでは、隣接ワード線WLn1には読み出し電圧RA、選択ワード線WLnには読み出しパス電圧Vreadをそれぞれ供給する。期間T11~T12では、隣接メモリセルMCaの閾値電圧がBレベル以上かを確認する。ここでは、隣接ワード線WLn1に読み出し電圧RB、選択ワード線WLnには期間T10~T11に引き続き読み出しパス電圧Vreadをそれぞれ供給する。期間T12~T13では、隣接メモリセルMCaの閾値電圧がCレベル以上かを確認する。ここでは、隣接ワード線WLn1には読み出し電圧RC、選択ワード線WLnには期間T11~T12に引き続き読み出しパス電圧Vreadを供給する。先読み出し動作の結果、隣接メモリセルMCaの閾値電圧がERレベル又はBレベルであった場合、つまり<状況11>の場合、データラッチDLに0を保持しておく。一方、隣接メモリセルMCn1の閾値電圧がAレベル又はCレベルであった場合、つめり<状況12>の場合、データラッチDLに1を保持しておく。続いて、期間T15~T16において、着目メモリセルMCtに対する主読み出し動作を実行する。ここでは、隣接ワード線WLn1に一定の電圧として例えば高読み出しパス電圧Vreadh、選択ワード線WLnに読み出し電圧RBをそれぞれ供給すると共に、ワード線WLn1及びWLnのレベル安定期間においてセル電流Id1の検知動作S14、セル電流Id2の検知動作S15の検知動作S15の合計2回の検知動作を実行する。なお、検知動作S14は、セル電流Id1によって、検知ノードSENのレベルがセンスアンプS/Aの弁別回路の閾値以下まで低下するタイミングで実行する。同様に、検知動作S15は、セル電流Id2によって、検知ノードSENのレベルがセンスアンプS/Aの弁別回路の閾値以下まで低下するタイミングで実行する。そして、先読み出し動作によって得られたデータラッチDLの値に基づいて、0の場合、つまり<状況11>の場合、検知動作S14の結果に基づいて注目メモリセルMCtのデータを判定し、1の場合、つまり<状況12>の場合、検知動作S15の結果に基づいて注目メモリセルMCtのデータを判定する。そしてその判定したデータをデータラッチDLに保持する。なお、本実施形態に係る主読み出し動作では、期間T15~T16において、センスアンプS/Aによる検知動作S14及びS15の2回の検知動作が実行されるため、ワード線WLn1及びWLnのレベル安定期間において、ビット線BLに2回のピーク電流が現れる。また、期間T15~T16において、隣接ワード線WLに供給される電圧が一定例えば、高読み出しパス電圧Vreadhであるため、ビット線BLの電流安定期間における電流値は固定的である。以上のように、本実施形態に係る読み出しシーケンスでは、2つの異なるセル電流Id1及びId2の検知結果に基づいて着目メモリセルMCtのデータを判定するため、隣接ワード線WLn1のレベルを切り替えることなく、セル間干渉効果による着目メモリセルMCtの閾値電圧Vthの変動量ΔVth=ΔVgを補正することができる。また、本実施形態の場合、主読み出し動作時に隣接ワード線WLn1のレベルの切り換えがないため、これに伴うワード線WLn1、WLn及びビット線BLのレベルの安定化までの待ち時間を要しない。図11中点線は、図18でも示した比較例の場合の動作波形であるが、これを見ても分かるように、本実施形態に係る主読み出し動作は、比較例の場合に比べて処理時間を短縮することができる。具体的には、図8の場合ΔT=T08-T16だけ短くすることができる。以上、本実施形態によれば、比較例の場合と同様、ビット線方向のセル間干渉効果によるメモリセルの閾値電圧の変動を補正することができるばかりでなく、比較例の場合と比べて、読み出しシーケンスの処理時間を短縮することができる。なお、本実施形態は、後述の第2の実施形態と組合せて実施することも可能である。この場合、セル間干渉効果の大きさを更に細分化できるため、注目メモリセルの閾値電圧をより適切に補正することができる。[第2の実施形態]第1の実施形態に係る読み出しシーケンスは、ビット線方向のセル間干渉効果による注目メモリセルの閾値電圧の変動を補正するものであった。しかし、図5にも示したように、注目メモリセルには、ワード線方向の隣接メモリセルの浮遊ゲート間でも容量結合しているため、ワード線方向のセル間干渉効果も生じる。そこで第2の実施形態は、ワード線方向のセル間干渉効果を補償する読み出しシーケンスを用いたNAND型フラッシュメモリについて説明する。第1の実施形態では、隣接メモリセルMCn-1及びMCn1のうち、選択メモリセルMCnMCtよりも後に書き込み動作が実行される隣接メモリセルMCn1MCaから及ぶセル間干渉効果しか考慮する必要がなかった。しかし、NAND型フラッシュメモリは、所定のワード線WLに共通に接続されたメモリセルMCからなるページ単位で書き込みを行うことから、図12に示すように着目メモリセルMCtは、ワード線方向に隣接する両方のメモリセルMCaからのセル間干渉効果を受けることになる。また、ワード線方向のセル間干渉効果についても、ビット線方向のセル間干渉効果と同様、図8に示すように、隣接メモリセルMCaに対する上位ページプログラムのうち、閾値電圧VthをERレベルからAレベル又はLMレベルからCレベルへ遷移させる場合に大きなセル間干渉効果が生じる。つまり、ワード線方向のセル間干渉効果は、両側の隣接メモリセルMCaから及ぶため、着目メモリセルMCtの閾値電圧の変動量は、小さいものから順に以下の状況に分類することができる。<状況21>両方の隣接メモリセルMCaの閾値電圧がそれぞれERレベル又はBレベルであった場合、つまり、両方の隣接メモリセルMCaから受けるセル間干渉効果が共に小さい場合<状況22>一方の隣接メモリセルMCaの閾値電圧がERレベル又はBレベルであり、他方の隣接メモリセルMCaの閾値電圧がAレベル又はCレベルである場合、つまり、一方の隣接メモリセルMCaから受けるセル間干渉効果のみ大きい場合<状況23>両方の隣接メモリセルMCaの閾値電圧がそれぞれAレベル又はCレベルである場合、つまり、両方の隣接メモリセルMCaから受けるセル間干渉効果が共に大きい場合上記<状況21>~<状況23>の場合における注目メモリセルMCtの閾値電圧分布及びI-V曲線は、図13のようになる。図13では、<状況21>の場合を一点鎖線、<状況22>の場合を点線、<状況23>の場合を実線で示している。図13から分かるように、セル間干渉効果が最も小さい<状況21>からセル間干渉効果が最も大きい<状況23>にかけて、着目メモリセルMCtの閾値電圧分布及びI-V曲線は共に上昇することが分かる。そこで、本実施形態に係る読み出しシーケンスでは、図13に示すセル電流Id1~Id3のそれぞれについてセンスアンプS/Aで検知動作を実行することで、<状況21>~<状況23>に応じたワード線方向のセル間干渉効果を補償する。図14は、本実施形態に係る読み出しシーケンス時の隣接ワード線WLn1及び選択ワード線WLnの動作波形図である。始めに、期間T20~T24において、注目メモリセルMCtと共に選択ワード線WLnに共通に接続された2つの隣接メモリセルMCaに対する先読み出し動作を実行する。期間T20~T21では、隣接メモリセルMCaの閾値電圧がAレベル以上かを確認する。ここでは、隣接ワード線WLn1に読み出しパス電圧Vreadh、選択ワード線WLnに読み出し電圧RAをそれぞれ供給する。期間T21~T22では、隣接メモリセルMCaの閾値電圧がBレベル以上かを確認する。ここでは、隣接ワード線WLn1に期間T20~T21に引き続き高読み出しパス電圧Vreadh、選択ワード線WLnに読み出し電圧RBをそれぞれ供給する。期間T22~T23では、隣接メモリセルMCaの閾値電圧がCレベルかを確認する。ここでは、隣接ワード線WLn1に期間T21~T22に引き続き高読み出しパス電圧Vreadh、選択ワード線WLnに読み出し電圧RCをそれぞれ供給する。ワード線方向のセル間干渉効果は、上記<状況21>~<状況23>に分類されるため、後に実行する主読み出し動作において、いずれの状況かを判別できるようにするため、着目メモリセルMCtのデータを保持するデータラッチDLの他、隣接メモリセルMCaのデータを保持するデータラッチDLを2つ用意する。着目メモリセルMCtのデータを保持するデータラッチをDL3、隣接メモリセルMCaのデータを保持するデータラッチをDL1、DL2とする。ここで、先読み出し動作におけるデータラッチDL1~DL3への読み出しデータの格納方法について図15を用いて説明しておく。図15では、注目メモリセルMCtに接続されるビット線をBLmとし、このビット線BLmに接続されるセンスアンプをS/Am、3つのデータラッチをそれぞれDL1m、DL2m、DL3mとする。また、一方の隣接メモリセルMCaに接続されるビット線をBLm-1とし、このビット線BLm-1に接続されるセンスアンプをS/Am-1、3つのデータラッチをそれぞれDL1m-1、DL2m-1、DL3m-1とする。同様に、他方の隣接メモリセルMCaに接続されるビット線をBLm1とし、このビット線BLm1に接続されるセンスアンプをS/Am1、3つのデータラッチをそれぞれDL1m1、DL2m1、DL3m1とする。始めに、メモリセルMCt、MCaの閾値電圧を判定し、メモリセルMCt、MCaの閾値電圧がERレベル又はBレベルの場合は0、Aレベル又はCレベルの場合は1を、それぞれのメモリセルMCt、MCaに対応するデータラッチDL3m-1、DL3m及びDL3m1に保持しておく。続いて、ステップS1において、データラッチDL3mからデータラッチDL1m-1に対して着目メモリセルMCtのデータを転送する。続いて、ステップS2において、データラッチDL3m1からデータラッチDL1mに対して一方の隣接メモリセルMCaのデータを転送する。続いて、ステップS3において、データラッチDL3m-1からデータラッチDL2mに対して他方の隣接メモリセルMCaのデータを転送する最後に、ステップS4において、データラッチDL3mからデータラッチDL1m1に着目メモリセルMCtのデータを転送するこれら一連の動作により各ビット線に対応するデータラッチDL1、DL2には、それぞれ隣接メモリセルのデータが保持された状態となる。したがって、ビット線BLmに対応するデータラッチDL1m、DL2m及びDL3mが保持する値は、次のようになる。つまり、<状況21>の場合、DL1,DL2=0,0、<状況22>の場合、DL1,DL2=0,1又は1,0、<状況23>の場合、DL1,DL2=1,1となる。続いて、期間T32からT33において、着目メモリセルMCtに対する主読み出し動作を実行する。ここでは、隣接ワード線WLn1に一定の電圧として例えば高読み出しパス電圧Vreadh、選択ワード線WLnに読み出し電圧RBをそれぞれ供給すると共に、ワード線WLn1及びWLnのレベル安定期間においてセル電流Id1の検知動作S31、セル電流Id2の検知動作S32、セル電流Id3の検知動作S33の合計3回の検知動作を実行する。なお、検知動作S31は、セル電流Id1によって、検知ノードSENのレベルがセンスアンプS/Aの弁別回路の閾値以下まで低下するタイミングで実行する。検知動作S32は、セル電流Id2によって、検知ノードSENのレベルがセンスアンプS/Aの弁別回路の閾値以下まで低下するタイミングで実行する。同様に、検知動作S33は、セル電流Id3によって、検知ノードSENのレベルがセンスアンプS/Aの弁別回路の閾値以下まで低下するタイミングで実行する。そして、先読み出し動作によって得られたデータラッチDL1m及びDL2mの値に基づいて、DL1m,DL2m=0,0の場合、つまり<状況21>の場合、検知動作S31の結果に基づいて注目メモリセルMCtのデータを判定する。DL1m,DL2m=0,1又は1,0の場合、つまり<状況22>の場合、検知動作S32の結果を基づいて注目メモリセルMCtのデータを判定する。同様に、DL1m,DL2m=1,1の場合、つまり<状況23>の場合、検知動作S33の結果に基づいた注目メモリセルMCtのデータを判定する。そしてその判定したデータをデータラッチDL3mに保持する。なお、本実施形態に係る主読み出し動作では、期間T25~T26において、センスアンプS/Aによる検知動作S21~S23の3回の検知動作が実行されるため、ワード線WLn1及びWLnのレベル安定期間において、ビット線BLに3回のピーク電流が現れる。また、期間T25~T26において、隣接ワード線WLに供給される電圧が一定例えば、高読み出しパス電圧Vreadhであるため、ビット線BLの電流安定期間における電流値は固定的である。以上、本実施形態によれば、ワード線方向のセル間干渉効果によるメモリセルの閾値電圧の変動を補正することができるばかりでなく、第1の実施形態と同様、ワード線及びビット線の安定化するまでの待ち時間が生じないため、読み出しシーケンスの処理時間を短縮することができる。なお、本実施形態は、第1の実施形態と組合せて実施することも可能である。この場合、セル間干渉効果の大きさを更に細分化できるため、注目メモリセルの閾値電圧をより適切に補正することができる。[第3の実施形態]第3の実施形態では、ワード線方向のセル間干渉効果を補償する読み出しシーケンスを用いたNAND型フラッシュメモリについて説明する。本実施形態は第2の実施形態の変形例である。NAND型フラッシュメモリでは、一般的に、低い閾値電圧から順番に書き込み動作が実行される。具体的には、4値データの書き込みは、Aレベル、Bレベル、Cレベルの順に実行される。セル間干渉効果による閾値電圧の上昇は、ベリファイ動作をパスして閾値電圧が確定した後で実行される隣接メモリセルに対する書き込み動作によって引き起こされる。つまり、閾値電圧がAレベルの着目メモリセルは、隣接メモリセルに対するBレベル又はCレベルの書き込み動作によってセル間干渉効果を受ける。特に、Cレベルの書き込み動作は、図8に示すように、隣接メモリセルの閾値電圧の変動量が大きいため、その分だけ着目メモリセルに対するセル間干渉効果も大きくなる。また、閾値電圧がBレベルの着目メモリセルは、隣接メモリセルに対するCレベルの書き込み動作によってセル間干渉効果を受ける。なお、閾値電圧がCレベルの着目メモリセルは、隣接メモリセルに対するCレベルの書き込み動作によってもセル間干渉効果を受けるが、着目メモリセルと隣接メモリセルに対するCレベルの書き込み動作は同時に実行されるため、セル間干渉効果は小さくなる。そこで、本実施形態では、隣接メモリセルの閾値電圧がレベルCであるか以下によって条件を変えて着目メモリセルのデータを判定する。本実施形態における着目メモリセルの状況は以下の3通りとなる。<状況31>両方の隣接メモリセルの閾値電圧が共にCレベルでない場合<状況32>一方の隣接メモリセルのみ閾値電圧がCレベルである場合<状況33>両方の隣接メモリセルの閾値電圧が共にCレベルである場合図16は、本実施形態に係る読み出しシーケンス時のワード線WLn1及びWLnの動作波形図である。始めに、期間T30~T31において、隣接メモリセルMCaに対する先読み出し動作を実行する。ここでは、隣接メモリセルMCaの閾値電圧がCレベルかを確認するため、隣接ワード線WLn1に高読み出しパス電圧Vreadh、選択ワード線WLnに読み出し電圧RCをそれぞれ供給する。その結果、隣接メモリセルMCaの閾値電圧がCレベルであった場合、隣接メモリセルMCaに対応するデータラッチDL3m-1、DL3m1にそれぞれ1を保持しておく。その後、図15に示すデータ転送を実行すると、着目メモリセルMCtに対応するデータラッチDL1m及びDL2mは次のようになる。つまり、<状況31>の場合、DL1m,DL2m=0,0、<状況32>の場合、DL1m,DL2m=0,1又は1,0、<状況33>の場合、DL1m,DL2m=1,1となる。本実施形態に係る先読み出し動作の場合、隣接メモリセルMCaの閾値電圧がCレベルか否かを確認するだけなので、第2の実施形態に比べて、先読み出し動作の処理時間を短縮することができる。続いて、期間T32~T33では、着目メモリセルMCtに対する主読み出し動作を実行する。ここでは、隣接ワード線WLn1に高読み出しパス電圧Vreadh、選択ワード線WLnに読み出し電圧RBをそれぞれ供給すると共に、第2の実施形態と同様、ワード線WLn1及びWLnのレベル安定期間においてセル電流Id1の検知動作S31、セル電流Id2<Id1の検知動作S32及びセル電流Id3<Id2の検知動作S33の合計3回の検知動作を実行する。そして、先読み出し動作の結果、<状況31>の場合は検知動作S31、<状況32>の場合は検知動作S32、<状況33>の場合は検知動作S33に基づいて着目メモリセルMCtのデータを判定する。以上、本実施形態によれば、隣接メモリセルのCレベル書き込み動作によって生じるワード線方向のセル間干渉効果を補正できるばかりでなく、第2の実施形態に比べて、先読み出し動作の処理時間を短縮することができる。[第4の実施形態]第4の実施形態では、ワード線方向のセル間干渉効果を補償する読み出しシーケンスを用いたNAND型フラッシュメモリについて説明する。本実施形態は、第2の実施形態の変形例である。第3の実施形態は、低い閾値電圧から順番に書き込み動作をするNAND型フラッシュメモリを前提とする実施形態であった。それに対し、本実施形態は、最初にCレベルのみ或いはBレベル及びCレベルの書き込み動作及びベリファイ動作を書き込み対象となる全てのメモリセルがベリファイパスするまで繰り返し実行し、その後、Aレベル及びBレベル或いはAレベルのみの書き込み動作を実行するNAND型フラッシュメモリを前提とする。この場合、最後に実行されるのは、Aレベル又はBレベルの書き込み動作である。このうち、Bレベルの書き込み動作については閾値電圧の変動量が小さいためセル干渉効果は小さい。つまり、隣接メモリセルの閾値電圧がAレベルである場合、着目メモリセルは最も大きなセル間干渉効果を受けると考えられる。そこで、本実施形態では、隣接メモリセルの閾値電圧がレベルAであるか否かによって条件を変えて着目メモリセルのデータを判定する。本実施形態における着目メモリセルの状況は以下の3通りとなる。<状況41>両方の隣接メモリセルの閾値電圧が共にAレベルでない場合<状況42>一方の隣接メモリセルのみ閾値電圧がAレベルである場合<状況43>両方の隣接メモリセルの閾値電圧が共にAレベルである場合図17は、本実施形態に係る読み出しシーケンス時のワード線WLn1及びWLnの動作波形図である。始めに、期間T40~T42において、隣接メモリセルMCaに対する先読み出し動作を実行する。期間T40~T41では、隣接メモリセルMCaの閾値電圧がAレベル以上かを確認する。ここでは、隣接ワード線WLn1に高読み出しパス電圧Vreadh、選択ワード線WLnに読み出し電圧RAをそれぞれ供給する。期間T41~T42では、隣接メモリセルMaの閾値電圧がBレベル以上かを確認する。ここでは、隣接ワード線WLn1には期間T40~T41に引き続き高読み出しパス電圧Vreadh、選択ワード線WLnには読み出し電圧VBをそれぞれ供給する。その結果、隣接メモリセルMCaの閾値電圧がAレベルであった場合、対応するデータラッチDL3m-1、DLm1にそれぞれ1を保持しておく。その後、図15に示すデータ転送を実行すると、着目メモリセルMCtに対応するデータラッチDL1m及びDL2mは次のようになる。つまり、<状況41>の場合、DL1m,DL2m=0,0、<状況42>の場合、DL1m,DL2m=0,1又は1,0、<状況43>の場合、DL1m,DL2m=1,1となる。本実施形態の先読み出し動作の場合、隣接メモリセルの閾値電圧がAレベルか否かを確認するだけなので、第2の実施形態に比べて、先読み出し動作の処理時間を短縮することができる。続いて、期間T43~T44では、着目メモリセルMCtに対する主読み出し動作を実行する。ここでは、隣接ワード線WLn1に高読み出しパス電圧Vreadh、選択ワード線WLnに読み出し電圧RBをそれぞれ供給すると共に、第2及び第3の実施形態と同様、ワード線WLn1及びWLnのレベル安定期間においてセル電流Id1の検知動作S41、セル電流Id2の検知動作S42及びセル電流Id3の検知動作S43の合計3回の検知動作を実行する。そして、先読み出し動作の結果、<状況41>の場合は検知動作S41、<状況42>の場合は検知動作S42、<状況43>の場合は検知動作S43に基づいて着目メモリセルMCtのデータを判別する。以上、本実施形態によれば、隣接メモリセルのAレベル書き込み動作によって生じるセル間干渉効果を補正できるばかりでなく、第2の実施形態に比べて、先読み出し動作の処理時間を短縮することができる。[その他]以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"