複数のレベルの間で遷移する第1のテストモード信号を受信し、該第1のテストモード信号の遷移に応じてカウント動作を行うバイナリカウンタ回路と、前記バイナリカウンタ回路の所定のビットの値を示すビット信号、および、前記バイナリカウンタ回路のカウント動作を制御する第2のテストモード信号を受信し、該ビット信号および該第2のテストモード信号に応じて、前記第1のテストモード信号を遷移させるか否かを制御する制御回路と、前記バイナリカウンタ回路のカウント値に応じて、複数の基準電位の中からいずれかの基準電位を選択するセレクタと、前記セレクタにより選択された基準電位に応じて、内部電源を発生する内部電源発生回路と、を備えることを特徴とする半導体装置。前記制御回路は、複数のレベルの間で遷移する第3のテストモード信号を受信し、前記ビット信号に基づく信号および前記第2のテストモード信号に応じて、前記第3のテストモード信号を前記第1のテストモード信号として出力するか、または、一定レベルの信号を前記第1のテストモード信号として出力することを特徴とする、請求項1に記載の半導体装置。前記バイナリカウンタ回路の各ビットの値を受けて、そのまま出力するか、または、反転して前記制御回路に前記ビット信号に基づく信号として出力する複数の反転非反転回路を、さらに備えることを特徴とする、請求項2に記載の半導体装置。前記複数の反転非反転回路が前記バイナリカウンタ回路から受信した各ビットの値をそのまま出力するか、または、反転して出力するかを制御するレジスタをさらに備えていることを特徴とする、請求項3に記載の半導体装置。前記制御回路は、前記ビット信号に基づく信号と前記第2のテストモード信号との間で否定論理積を求めて出力するNAND回路と、前記NAND回路から出力された信号と前記第3のテストモード信号との間で論理積を求めて前記第1のテストモード信号として出力するAND回路と、を備えていることを特徴とする、請求項2ないし4のいずれか1項に記載の半導体装置。前記セレクタによって選択される基準電位の値は、前記バイナリカウンタ回路のカウント値がインクリメントまたはデクリメントされるのに従って単調に増大または減少し、前記複数の基準電位の中の最大の基準電位または最小の基準電位に達すると、該最小の基準電位または該最大の基準電位から再度単調に増大または減少することを特徴とする、請求項1ないし5のいずれか1項に記載の半導体装置。前記バイナリカウンタ回路の各ビットの初期値を保持する記憶素子をさらに備えることを特徴とする、請求項1ないし6のいずれか1項に記載の半導体装置。以下の分析は、本発明者によってなされたものである。図3および図4に示した半導体装置によると、トグル回数を増やしていく途中で、電圧値のシフト量が400mVから-300mVに大きく変動する箇所が生じる。以下では、このように電圧値が大幅に変動することを、内部電源トリミングの周回または、単に周回という。半導体装置では、製造バラツキにより、内部電源の初期値がチップ毎に設計値からずれている場合がある。このような場合には、ヒューズ素子111によってチップ毎に異なる設定値をプログラムし、内部電源が設計値となるように調整が行われる。その結果、チップ毎にバイナリカウンタ116-0~116-2の初期値が異なる状態が生じる。このように初期値が異なる状態で、複数のチップを並列に、さらに内部電源の電圧値を上げて負荷をかけてテストする場合、トリミングテストモード信号をトグルさせて、各チップを、負荷をかけた状態に持っていくことが考えられるが、初期値が分かっていないことには、何回トグルさせて良いのかを判断することができない。例えば、各チップを、負荷をかけた状態、例えば電圧のシフト量が400mVでテストしたい場合であっても、トリミングテストモード信号のトグル回数を誤って多くしてしまった場合には、周回が起きて、上述のように、電圧値のシフト量が400mVから-300mVに大きく変動するおそれがある。したがって、電圧値を上昇させようとした場合に、実際には、電圧値が低下してしまい、負荷をかけているつもりが低い内部電源の電圧値が低い状態でテストされているというおそれがある。このような問題を解決するために、チップ毎にヒューズ素子111のプログラム状態を読み出して、個別にトリミングテストモード信号をトグルさせて、チップ毎に個別にシフト量を調整する方法が用いられているが、この場合、チップの個数分だけシフト量を調整する必要性があり、評価に長い時間を要するという問題がある。量産現場においては、プログラム後の大量のチップを一括して電圧変化させることで、不良品検出のための試験を短時間で実行することが望まれるため、個別にシフト量を調整することは、好ましくない。本発明の一視点に係る半導体装置は、複数のレベルの間で遷移する第1のテストモード信号を受信し、該第1のテストモード信号の遷移に応じてカウント動作を行うバイナリカウンタ回路と、前記バイナリカウンタ回路の所定のビットの値を示すビット信号、および、前記バイナリカウンタ回路のカウント動作を制御する第2のテストモード信号を受信し、該ビット信号および該第2のテストモード信号に応じて、前記第1のテストモード信号を遷移させるか否かを制御する制御回路と、前記バイナリカウンタ回路のカウント値に応じて、複数の基準電位の中からいずれかの基準電位を選択するセレクタと、前記セレクタにより選択された基準電位に応じて、内部電源を発生する内部電源発生回路と、を備える。本発明に係る半導体装置によると、トリミング回路を備えた半導体装置において、内部電源の電圧レベルを半導体装置の外部から適切に制御することが可能となる。はじめに、本発明の概要について説明する。なお、この概要に付記する図面参照符号は、専ら理解を助けるための例示であり、本発明を図示の態様に限定することを意図するものではない。図1を参照すると、半導体装置は、複数のレベルの間で遷移する第1のテストモード信号を受信し、第1のテストモード信号の遷移に応じてカウント動作を行うバイナリカウンタ回路16と、バイナリカウンタ回路16の所定のビット例えば、最上位ビットの値を示すビット信号トリミング信号2、および、バイナリカウンタ回路16のカウント動作を制御する第2のテストモード信号新規テストモード信号を受信し、該ビット信号例えば、最上位ビットのトリミング信号2および第2のテストモード信号新規テストモード信号に応じて、第1のテストモード信号を遷移させるか否かを制御する制御回路10と、バイナリカウンタ回路16のカウント値に応じて、複数の基準電位の中からいずれかの基準電位を選択するセレクタ19と、セレクタ19により選択された基準電位に応じて、内部電源を発生する内部電源発生回路20と、を備える。また、制御回路10は、複数のレベルの間で遷移する第3のテストモード信号トリミングテストモード信号を受信し、最上位ビット信号トリミング信号2および第2のテストモード信号新規テストモード信号に応じて、第3にテストモード信号トリミングテストモード信号を第1のテストモード信号として出力するか、または、一定レベルの信号を第1のテストモード信号として出力するようにしてもよい。さらに、制御回路は、最上位ビット信号トリミング信号2と第2のテストモード信号新規テストモード信号との間で否定論理積を求めて出力するNAND回路14と、NAND回路14から出力された信号と第3のテストモード信号トリミングテストモード信号との間で論理積を求めて第1のテストモード信号として出力するAND回路15と、を備えていてもよい。また、図2を参照すると、半導体装置は、複数のレベルの間で遷移する第1のテストモード信号を受信し、第1のテストモード信号の遷移に応じてカウント動作を行うバイナリカウンタ回路16と、バイナリカウンタ回路16の各ビットの値を受けて、そのまま出力するか、または、反転して出力する複数の反転非反転回路21-1~21-3と、複数の反転非反転回路21-1~21-3から出力された信号、および、バイナリカウンタ回路16のカウント動作を制御する第2のテストモード信号新規テストモード信号に応じて、第1のテストモード信号を遷移させるか否かを制御する制御回路10-1と、バイナリカウンタ回路16のカウント値に応じて、複数の基準電位の中からいずれかの基準電位を選択するセレクタ19と、セレクタ19により選択された基準電位に応じて、内部電源を発生する内部電源発生回路20と、を備えることが好ましい。また、半導体装置は、複数の反転非反転回路21-1~21-3がバイナリカウンタ回路16から受信した各ビットの値をそのまま出力するか、または、反転して出力するかを制御するレジスタ22をさらに備えていてもよい。さらに、制御回路10-1は、複数のレベルの間で遷移する第3のテストモード信号トリミングテストモード信号を受信し、複数の反転非反転回路21-1~21-3から出力された信号および第2のテストモード信号新規テストモード信号に応じて、第3にテストモード信号トリミングテストモード信号を第1のテストモード信号として出力するか、または、一定レベルの信号を第1のテストモード信号として出力するようにしてもよい。また、制御回路10-1は、複数の反転非反転回路21-1~21-3から出力された信号と第2のテストモード信号新規テストモード信号との間で否定論理積を求めて出力するNAND回路14-1と、NAND回路14-1から出力された信号と第3のテストモード信号トリミングテストモード信号との間で論理積を求めて第1のテストモード信号として出力するAND回路15と、を備えていてもよい。また、セレクタ19によって選択される基準電位の値は、バイナリカウンタ回路16のカウント値がインクリメントまたはデクリメントされるのに従って単調に増大または減少し、複数の基準電位の中の最大の基準電位または最小の基準電位に達すると、最小の基準電位または最大の基準電位から再度単調に増大または減少するようにしてもよい。さらに、セレクタ19は、バイナリカウンタ回路16の最上位ビットが変化した場合に、最大の基準電位または最小の基準電位を選択するようにしてもよい。また、半導体装置は、バイナリカウンタ回路16の各ビットの初期値を保持するヒューズ素子11をさらに備えていてもよい。なお、制御回路10および10-1は、テスト動作時には、トリミングテストモード信号、新規テストモード信号及びトリミング信号によってバイナリカウンタ16-0~16-2のカウント動作の可否を制御するとともに、通常動作時には、バイナリカウンタ16-0~16-2がカウント動作しないように制御されているものとする。本発明の半導体装置によると、新規テストモード信号により、内部電源のトリミングテストモードの周回を有効化無効化を選択することが可能となる。したがって、ヒューズ素子のプログラム状態がチップ毎に異なる場合でも、一括して内部電源の電圧値変化を評価することができる。また、本発明の半導体装置によると、意図して周回させた状態の電圧値を評価することも可能となる。実施形態1第1の実施形態に係る半導体装置について図面を参照して説明する。図1は、本実施形態の半導体装置の構成を一例として示すブロック図である。図1を参照すると、半導体装置は、ヒューズ素子11、トリミングヒューズラッチ回路12、DFTテスト回路13、NAND回路14、AND回路15、バイナリカウンタ回路16、プリデコーダ17、VF抵抗分割回路18、セレクタ19、および、内部電源発生回路20を備えている。本実施形態の半導体装置は、図3に示した従来の半導体装置に対して、NAND回路14およびAND回路15を追加した構成を有する。図1におけるヒューズ素子11、トリミングヒューズラッチ回路12、DFT13、バイナリカウンタ回路16、プリデコーダ17、VF抵抗分割回路18、セレクタ19、および、内部電源発生回路20の動作は、それぞれ、図3におけるヒューズ素子111、トリミングヒューズラッチ回路112、DFTテスト回路113、バイナリカウンタ回路116、プリデコーダ117、VF抵抗分割回路118、セレクタ119、および、内部電源発生回路120の動作と同様であることから、説明を省略する。本実施形態の半導体装置は、トグル回数を増大させた場合においても内部電源トリミングが周回しないモード新規テストモードという。を有する。本実施形態では、新規テストモードと、内部電源トリミングが周回するそれ以外のモード通常モードという。とを切り替えるために、新規テストモード信号を用いる。新規テストモード信号がHレベルの場合には、半導体装置は新規テストモードとなる。一方、新規テストモード信号がLレベルの場合には、半導体装置は通常モードとなる。2入力のNAND回路14は、バイナリカウンタ16-2から出力されたトリミング信号2と新規テストモード信号を入力とする。また、AND回路15は、NAND回路14の出力と、DFT13から出力されたトリミングテストモード信号を入力とする。さらに、AND回路15の出力はバイナリカウンタ16-0に入力される。本実施形態の半導体装置は、新規テストモード信号がLレベルの期間において、従来の半導体装置図3と同様の動作を行う。新規テストモード信号がLレベルの場合には、NAND回路14の出力はトリミング信号2の状態に依らずHレベルとなるため、AND回路15は入力したトリミングテストモード信号をそのまま出力するからである。すなわち、新規テストモード信号がLレベルの期間において、トリミングテストモード信号がトグルする度にバイナリカウンタ16-0~16-2のカウント値がカウントアップし、内部電源の電圧値が順次シフトする。また、新規テストモード信号がHレベルの期間において、トリミング信号2がLレベルの場合には、NAND回路14の出力はHレベルとなるため、バイナリカウンタ16-0~16-2のカウント値はカウントアップする。さらに、新規テストモード信号がHレベルの期間において、トリミング信号2がHレベルとなると、NAND回路14の出力はLレベルとなる。すると、AND回路15の出力は、トリミングテストモード信号に依らずLレベルに固定される。このとき、バイナリカウンタ16-0への入力がLレベルに固定されるため、バイナリカウンタ16-0~16-2はカウントアップ動作を停止する。したがって、本実施形態の半導体装置によると、電圧値が急激に変動する直前にトリミング信号2がHレベルになるように、プリデコーダ17と8ビットセレクタ19を設計することで、トリミングテストモードを何回トグルさせても、周回が生じる前に、バイナリカウンタ16-0~16-2のカウントアップを停止させることができる。ところで、図4のように、トリミング信号0~2と内部電源シフト量とが対応付けられている場合には、内部電源シフト量が-300mV~-100mVに設定されたチップについては、新規テストモード信号をHレベルにした状態では、カウント値が更新されない。しかしながら、図示しない外部に接続されているテスト回路は、トリミングを行なったときの情報を保存しているため、例えば、現在トリミング信号がトリミング信号0、1、2の順番で、HLLとなっているチップと、HLHとなっているチップが存在する場合、3回カウントアップ動作をさせることによって、周回動作を防ぎつつ、HLLのチップのバイナリカウンタ値はLLHに、HLHのチップのバイナリカウンタ値はLLLとすることができる。この後、新規テストモード信号をHレベルとし、少なくとも4回トリミングテストモード信号をトグルさせカウントアップ動作をさせればよい。ただし、上記の場合、トリミング値の分布によっては対応できないケースが存在する。かかるケースについては、後述のとおり、第2の実施形態に係る半導体装置によって対応することができる。実施形態2第2の実施形態に係る半導体装置について、図面を参照して説明する。本実施形態の半導体装置によると、第1の実施形態に係る半導体装置では対応できないようなトリミング値の分布についても、対応することが可能となる。図2は、本実施形態の半導体装置の構成を一例として示すブロック図である。なお、本実施形態のブロックのうちの第1の実施形態の半導体装置図1と同一の符号を付したブロックは第1の実施形態のブロックと同一であることから、説明を省略する。本実施形態は、トリミング信号0ないし2を反転非反転回路21-1ないし21-3を介して、NAND回路14-1に供給する点において、第1の実施形態の半導体装置図1と相違する。反転非反転回路21-1~21-3は、それぞれ、トリミング信号0~2とNAND回路14-1との間に設けられており、レジスタ22によって制御される。例えば、トリミング信号0、1、2がLLHとなるように設定したい場合、反転非反転回路21-1および21-2をトリミング信号0および1を反転して出力するようにレジスタ22の値を設定するとともに、反転非反転回路21-3を、トリミング信号2を反転させずに出力するようレジスタ22の設定を行なう。これにより、LLHとなった時点で、トリミングテストモード信号にかかわらず、バイナリカウンタのカウントアップ動作を停止させることができる。したがって、レジスタ22の値を任意に変更することにより、並列テスト時にテストされるべき複数のチップの内部電圧のトリミング値を同じトリミング値に設定した状態で、テストを実行することができるようになる。上記の実施形態の半導体装置によると、新規テストモードにより、内部電源トリミングの周回を有効または無効とする制御を外部から実施することが可能となる。したがって、半導体装置において意図しない電圧変動が生じることを回避することができる。また、本実施形態の半導体装置によると、ヒューズによるプログラム後であっても、チップ毎のプログラム状態を読み出す必要がなくなる。さらに、本実施形態の半導体装置によると、プログラム後の大量チップを一括して電圧変化しても、期待通りの基準で不良検出試験を行うことが可能となる。上記の実施形態では、特に、内部電源の電圧値を変化させるトリミングテストモードに注目した。しかし、テストモード信号をトグルして状態を変化させる任意の動作に対して、本発明を適用することができる。すなわち、本発明の方法によると、トグル回数に応じて内部信号の動作タイミングを変化させるテストモードが、ヒューズによりチップ毎に異なるプログラム状態であっても、一括して評価することが可能となる。なお、各実施形態では、トリミングヒューズラッチにラッチされる値がヒューズに記憶されているとして説明したが、トリミング値をトリミングヒューズラッチ回路にラッチさせることができる素子、たとえば、不揮発性記憶素子であってもよく、また、半導体装置の外部からセットされる構成の場合には、揮発性の記憶素子であっても良い。同様に、3つのバイナリカウンタによって構成されるカウンタを用いて各実施形態を説明したが、トリミングの階調に応じて、バイナリカウンタの個数を増減しても良い。この場合、増減したバイナリカウンタのどのビットに応じてカウント動作を停止するかに応じて、制御回路の新規テストモード信号が入力されるNAND回路に入力するトリミング信号及び反転非反転回路を変更することによって、任意のビットでカウント動作を停止させることができる。なお、上記の特許文献等の先行技術文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示請求の範囲を含むの枠内において、さらにその基本的技術思想に基づいて、実施形態の変更調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。