基板と、前記基板上にストライプ形状に形成された複数の第1配線と、前記複数の第1配線を覆うように形成された層間絶縁層と、前記層間絶縁層上に形成され、かつ前記複数の第1配線の上方に前記複数の第1配線と交差する方向にストライプ形状に形成された複数の第2配線と、前記複数の第1配線と前記複数の第2配線の平面視における各々の交点において、前記複数の第1配線と前記複数の第2配線の間の前記層間絶縁層を開口し、前記複数の第1配線の上面を露出するように形成された複数のメモリセルホールと、前記複数の第1配線上に形成され、かつ前記複数の第1配線の上面まで達するように前記層間絶縁層内に形成された複数のダミーホールと、前記メモリセルホール内及び前記ダミーホール内のそれぞれに形成された第1電極と、前記第1電極のそれぞれの上に形成された抵抗変化層との積層構造と、を含み、1個の前記ダミーホールの下側開口部に露出する前記第1配線の面積が、1個の前記メモリセルホールの下側開口部に露出する前記第1配線の面積より大きく、前記それぞれの第1配線には、1個以上の前記ダミーホールが形成されている、不揮発性半導体記憶装置。前記第2配線は、前記ダミーホールの上方には形成されていない、請求項1に記載の不揮発性半導体記憶装置。平面視における前記ダミーホールの形状が長方形であり、平面視における前記メモリセルホールの形状が円形であり、前記長方形の短辺が、前記円形の直径と同一以上の長さであり、前記長方形の長辺が、前記円形の直径より長い、請求項1または2に記載の不揮発性半導体記憶装置。前記ダミーホールの下側開口部で前記第1配線の側面が露出されている、請求項1から3のいずれかに記載の不揮発性半導体記憶装置。前記積層構造と前記第2配線の間に前記積層構造と直列に接続されたダイオード素子をさらに備える、請求項1から4のいずれかに記載の不揮発性半導体記憶装置。前記第1電極が、白金、パラジウム、及びそれらの少なくとも一方を含む混合物のいずれか少なくとも一つで構成される、請求項1から5のいずれかに記載の不揮発性半導体記憶装置。前記第1配線と前記第1電極との間にシード層を有し、前記シード層がニッケル、ニッケル-リン合金およびニッケル-ホウ素合金の少なくとも一つを含み、かつ前記第1電極が白金およびパラジウムの少なくとも一方を含む、請求項1から6のいずれかに記載の不揮発性半導体記憶装置。前記シード層がパラジウムとニッケルの積層構成、パラジウムとニッケル-リン合金の積層構成およびパラジウムとニッケル-ホウ素合金の積層構成のいずれか少なくとも一つを含み、かつ前記第1電極が白金およびパラジウムの少なくとも一方を含む、請求項1から6のいずれかに記載の不揮発性半導体記憶装置。前記抵抗変化層が、化学量論的組成を有する酸化物と比較して酸素の含有量が少ない酸化物である酸素不足型の遷移金属酸化物を含む、請求項1から8のいずれかに記載の不揮発性半導体記憶装置。前記抵抗変化層が、第1抵抗変化層と、第2抵抗変化層とを備え、前記第1抵抗変化層と前記第2抵抗変化層とは同種の金属酸化物からなり、前記第1抵抗変化層の酸素含有率は前記第2抵抗変化層の酸素含有率よりも高い、請求項1から8のいずれかに記載の不揮発性半導体記憶装置。基板上にストライプ形状の複数の第1配線を形成する工程Aと、前記複数の第1配線を含む前記基板上に層間絶縁層を形成する工程Bと、前記層間絶縁層内に、前記複数の第1配線の表面に達する複数のメモリセルホールおよび前記メモリセルホールよりも下側開口部の面積が大きい少なくとも1つのダミーホールを形成する工程Cと、前記メモリセルホールおよび前記ダミーホールの下側開口部に露出した前記複数の第1配線の上に無電解選択成長めっき法を用いて第1電極の材料を堆積させて前記メモリホールの内部に第1電極を形成する工程Dと、前記複数のメモリセルホール内において前記第1電極の上に抵抗変化層を埋め込み形成する工程Eと、前記層間絶縁層上および前記埋め込み形成された前記抵抗変化層の上に、前記複数の第1配線と交差する方向にストライプ形状の複数の第2配線を形成する工程Fと、を含む、不揮発性半導体記憶装置の製造方法。前記工程Cにおいて、平面視における前記ダミーホールの形状が長方形であり、平面視における前記メモリセルホールの形状が円形であり、前記長方形の短辺が、前記円形の直径と同一以上の長さであり、前記長方形の長辺が、前記円形の直径より長い、請求項11に記載の不揮発性半導体記憶装置の製造方法。工程Cの後、かつ、工程Dの前に、前記第1配線の上に、無電解選択成長めっきによってシード層を形成する工程Gを含み、前記工程Dにおいて前記第1電極の材料が前記シード層の上に堆積される、請求項11または12に記載の不揮発性半導体記憶装置の製造方法。工程Eの後、かつ、工程Fの前に、前記抵抗変化層の上にダイオード素子を形成する工程Hを含み、前記工程Fにおいて前記複数の第2配線が前記ダイオード素子の上に形成される、請求項11から13のいずれかに記載の不揮発性半導体記憶装置の製造方法。前記工程Eは、第1抵抗変化層と、第2抵抗変化層とを形成する工程を含み、前記第1抵抗変化層と前記第2抵抗変化層とは同種の金属酸化物からなり、前記第1抵抗変化層の酸素含有率は前記第2抵抗変化層の酸素含有率よりも高い、請求項11から14のいずれかに記載の不揮発性半導体記憶装置の製造方法。特許文献2に記載のクロスポイント型メモリセルは、図20に示すように、多層構造を有するメモリプラグを2本の交差する導電線210と215とで挟む構成を開示している。メモリプラグは、抵抗変化素子を構成するCMOメモリ層225を挟む2つの電極220および230と、MIMダイオードを構成する絶縁層240を挟む2つの金属層235および245とで構成される。図20に示すように、メモリプラグは多層の積層構造で構成されるため、その製造方法は、各層を全面に積層した後、エッチングによりメモリプラグを形成する。メモリプラグを微細化すると、エッチング時にメモリプラグ領域を保護するフォトレジストと多層の積層構造の表面との接触面積が小さくなって密着性が低下し、安定してメモリプラグのパターンを形成できないという課題がある。上述したような、積層構造をエッチングすることによってメモリプラグを形成する方法ではなく、層間絶縁層に形成したメモリセルホールコンタクトホールとも言う内にメモリセルを埋め込み形成する方法もある。この場合には、微細なメモリセルホール内に、上述した多層構造の全てを形成することは困難であるという課題がある。以上のような課題に鑑み、本発明は、メモリセルホール内に、多層構造のメモリセルを、特性がより均一になるように形成することを目的とするものである。本発明者らは、無電解選択成長めっきを用いることで、微細なメモリセルホールの内部に、多層構造のメモリセルを形成することが可能と考え、その具体的方法を鋭意検討した。その結果、以下の知見を得た。例えば、金属配線の上にSiO2からなる層間絶縁層を形成し、層間絶縁層において金属配線が露出するように、メモリセルホールを形成する。ここで、スパッタリング等の堆積方法を用いて金属配線の上に電極材料、すなわち抵抗変化素子の電極となる材料、を堆積させると、層間絶縁層の上にも電極材料が堆積してしまう。CMPなどにより層間絶縁層の上の電極材料を除去しなければならないが、電極材料として白金等を用いた場合、CMPによる除去が困難となる場合がある。一方、無電解選択成長めっきを用いれば、SiO2からなる層間絶縁層の上に電極材料を堆積させることなく、金属からなる配線の上にのみ電極材料を堆積させることができる。しかしながら、実際にメモリセルホールの内部に無電解選択成長めっきを用いて電極材料を堆積させてみると、得られる電極層の厚みに大きなばらつきが生じることが分かった。また、同一の金属配線の上に形成された電極層の厚みはほぼ均一である一方、異なる金属配線の上に形成された電極層の厚みは大きく異なる場合があることが分かった。かかる現象が生じる原因として、以下のようなメカニズムが考えられる。無電解選択成長めっきでは、めっきされる表面に電流が流されることがなく、めっき液中の成分とめっきされる表面との電荷のやり取りにより反応が進行する。このため、めっき反応の進行は、めっきされる表面の電位の影響を大きく受ける。同一の金属配線については電位がほぼ同一となるため、ほぼ同一のタイミングでめっきが始まり、得られる電極層の厚みもほぼ均一となる。一方、異なる金属配線について電位が異なると、めっきの開始するタイミングも異なり、得られる電極層の厚みも異なることになる。電極層の厚みがばらつくと、例えば、以下のような問題を生じうる。第1に、抵抗変化層が均一であっても、電極層が厚くなるほど、抵抗変化素子の初期抵抗が小さくなる。これは、貴金属電極の応力が増加することにより貴金属電極表面の平坦性が悪化するためと考えられる。平坦性が悪化することで抵抗変化層に均一に電界が加わらなくなるため、抵抗変化素子の特性も影響を受ける。具体的には、例えば、初期抵抗、抵抗変化が生じる電圧および電流、および抵抗値の変化幅等がばらついたり、信頼性が低下したりするといった問題が生じうる。第2に、メモリセルホールの内部に抵抗変化素子を形成する場合、電極層が厚くなるほど、抵抗変化層の厚みは薄くなる。抵抗変化層の厚みが異なれば、ワード線とビット線間に同じ電圧を印加しても抵抗変化層に加わる電界強度が異なり、結果として抵抗変化素子の特性も影響を受ける。具体的には、例えば、抵抗変化が生じる電圧および電流、および抵抗値の変化幅等がばらついたり、信頼性が低下したりするといった問題が生じうる。第3に、抵抗変化層において、例えば、酸素含有率の高い高抵抗層の上に酸素含有率の低い低抵抗層を積層した2層構造としたような場合、電極層が厚くなるほど、高抵抗層を堆積させるときのホールが浅くなる。その結果、成膜時間を同じにしても、高抵抗層がより厚く形成されることになり、抵抗変化素子の特性も影響を受ける。具体的には、例えば、初期抵抗、抵抗変化が生じる電圧および電流、および抵抗値の変化幅等がばらついたり、信頼性が低下したりするといった問題が生じうる。ところで、無電解選択成長めっきにおいては、金属の露出面積が大きい場合にめっき反応が始まりやすく、小さい場合にめっき反応が始まりにくい、という傾向がある。本発明者らは、メモリセルホール内に露出した金属配線上に電極材料を堆積させる場合において、ホール内の金属の露出面積が大きいほど、めっき反応が始まりやすいことを、実験により確認した。かかる結果を踏まえ、金属配線のそれぞれについて、メモリセルホールとは別に、同一の金属配線上に、開口面積の大きなダミーホールめっき均一化ホールとも言うを形成することで、異なる金属配線の間でもめっき反応が開始するタイミングを揃えられることに想到した。これにより、金属配線の上に形成される電極層の厚みが均一化され、抵抗変化素子の性能が向上する。すなわち、上記の目的を達成するために、本発明における不揮発半導体記憶装置は、基板と、前記基板上にストライプ形状に形成された複数の第1配線と、前記複数の第1配線を覆うように形成された層間絶縁層と、前記層間絶縁層上に形成され、かつ前記複数の第1配線の上方に前記複数の第1配線と交差する方向にストライプ形状に形成された複数の第2配線と、前記複数の第1配線と前記複数の第2配線の平面視における各々の交点において、前記複数の第1配線と前記複数の第2配線の間の前記層間絶縁層中に、前記複数の第1配線の上面を開口するように形成された複数のメモリセルホールと、前記複数の第1配線上に形成され、かつ前記複数の第1配線の上面まで達するように前記層間絶縁層内に形成された複数のダミーホールと、前記メモリセルホール内及び前記ダミーホール内のそれぞれに形成された第1電極と、前記第1電極のそれぞれの上に形成された抵抗変化層との積層構造と、を含み、1個の前記ダミーホールの下側開口部に露出する前記第1配線の面積が、1個の前記メモリセルホールの下側開口部に露出する前記第1配線の面積より大きく、前記それぞれの第1配線には、1個以上の前記ダミーホールが形成されている。また、本発明における不揮発半導体記憶装置の製造方法は、基板上にストライプ形状の複数の第1配線を形成する工程Aと、前記複数の第1配線を含む前記基板上に層間絶縁層を形成する工程Bと、前記層間絶縁層内に、前記複数の第1配線の表面に達する複数のメモリセルホールおよび前記メモリセルホールよりも下側開口部の面積が大きい少なくとも1つのダミーホールを形成する工程Cと、前記メモリセルホールおよび前記ダミーホールの下側開口部に露出した前記複数の第1配線の上に無電解選択成長めっき法を用いて第1電極の材料を堆積させて前記メモリホールの内部に第1電極を形成する工程Dと、前記複数のメモリセルホール内において前記第1電極の上に抵抗変化層を埋め込み形成する工程Eと、前記層間絶縁層上および前記埋め込み形成された前記抵抗変化層の上に、前記複数の第1配線と交差する方向にストライプ形状の複数の第2配線を形成する工程Fと、を含む。このような構成にすることにより、無電解選択成長めっきで下電極を形成する工程において、電極材料の析出は面積が大きく、かつアスペクト比ホール高さ/ホール底での最大寸法の小さいダミーホールの底面で優先的に開始されるようになり、ダミーホール底面の析出開始につられて抵抗変化素子が形成されるメモリセルホール底面での析出が一斉に行われるようになる。これにより、ダミーホールがない場合に比べて、抵抗変化素子部分での第1電極材料の析出開始時間が揃うようになるため、第1電極の膜厚を全ての抵抗変化素子で同じにすることが出来る。また、微細化により抵抗変化素子が形成されるメモリセルホールの底面積が小さくなっても、ダミーホール底面での析出が開始されればそれに伴ってメモリセルホールの底面にもめっきが開始されるので、微細化に伴う第1電極の膜厚ばらつき増加を抑制することが出来る。さらに、平面レイアウトにおけるレイアウト面積の増大を防ぐ観点からは、ダミーホールの平面視形状として、短辺側の寸法が、抵抗変化素子の平面視形状における直径と同じもしくはより大きく、かつダミーホール下での第1配線の配線幅と同じもしくはより小さい長方形が好ましい。さらに、平面視においてダミーホールの一部が、その下の第1配線からはみ出すようなレイアウトとしても良い。この場合、ダミーホールをエッチング等で形成する工程で、はみ出した部分では第1配線の側面も露出されるため、よりダミーホールによるめっき膜厚均一化の効果が得られるようになる。また、本発明における他の側面による不揮発半導体記憶装置は、基板と、前記基板上にストライプ形状に形成された複数の第1配線と、前記複数の第1配線を覆うように形成された層間絶縁層と、前記層間絶縁層上に形成され、かつ前記複数の第1配線の上方に前記複数の第1配線と交差する方向にストライプ形状に形成された複数の第2配線と、前記複数の第1配線と前記複数の第2配線の平面視における各々の交点において、前記複数の第1配線と前記複数の第2配線の間の前記層間絶縁層中に、前記複数の第1配線の上面を開口するように形成された複数のメモリセルホールと、前記複数の第1配線上に形成され、かつ前記複数の第1配線の上面まで達するように前記層間絶縁層内に形成された複数のダミーホールと、前記メモリセルホール内及び前記ダミーホール内のそれぞれに形成された、第1電極と前記第1電極の上に形成された抵抗変化層との積層構造と、を含み、前記ダミーホール1個当たりその底面で前記第1配線と接する面積は、前記メモリセルホール1個当たりの前記第1電極の底面で前記第1配線と接する面積より大きく、前記それぞれの第1配線には、1個以上の前記ダミーホールが形成されている。また、本発明における他の側面による不揮発半導体記憶装置の製造方法は、基板上にストライプ形状の複数の第1配線を形成する工程Aと、前記複数の第1配線を含む前記基板上に層間絶縁膜を形成する工程Bと、前記層間絶縁膜内に、前記複数の第1配線の表面に達する複数のコンタクトホールおよびめっき均一化ホールを形成する工程Cと、前記コンタクトホールおよび前記めっき均一化ホールの底面で露出された前記複数の第1配線の表面に無電解選択成長めっき法を用いて同時に第1電極を形成する工程Dと、前記第1電極に接続し、前記複数のコンタクトホール内および前記めっき均一化ホール内に抵抗変化層を埋め込み形成する工程Eと、前記層間絶縁膜上および前記埋め込み形成された前記抵抗変化層上に、前記複数の第1配線に交差するストライプ形状の複数の第2配線を形成する工程Fと、を含む。本発明の不揮発性半導体記憶装置は、メモリセルアレイの下側配線に、抵抗変化素子に加え、抵抗変化素子よりも底面積の大きいダミーホールを同一の配線上に配置することによって、メモリセルホールの底に無電解選択成長めっきで電極膜をめっきしたときの膜厚のばらつきとそれに伴うビット不良の発生を抑制できるという効果が得られる。以下、本発明実施形態について、図面を参照しながら説明する。なお、同じ要素については同じ符号を付して説明を省略する場合がある。本発明において、基板の上に形成するとは、一般的な解釈に従って、基板の上に、直接、構造物を形成する場合と、基板の上に他のものを介して形成する場合との双方を意味する。また、層間絶縁層とは、不揮発性記憶素子の製造プロセスにおいて1つのプロセスで形成される層間絶縁層と、不揮発性記憶素子の製造プロセスにおいては複数のプロセスでそれぞれ形成された複数の層間絶縁層が1つに合体してなる層間絶縁層との双方を指す。また、抵抗変化素子やめっき均一化、配線の形状については模式的なものであり、メモリセルホールの平面視形状における長方形とは四隅が完全な直角の場合に加え、四隅に丸みを帯びているものも含まれる。さらに、その個数等についても図示しやすい個数としている。なお、本明細書では1層のクロスポイントメモリアレイについて、その下側配線上に形成される抵抗変化素子を例示して説明しているが、本発明は1層のクロスポイントメモリアレイにのみ限定されるものではなく、2層以上のクロスポイントメモリアレイについても、下側配線とその上に形成される抵抗変化素子について同様の効果が得られる。以下に本発明の実施形態について説明するが、その前に、クロスポイント型の不揮発性半導体記憶装置において、メモリセルホール内の底部にめっき膜を形成した場合の装置構成、並びにその製造方法について説明する。図13は、クロスポイント型の不揮発性半導体記憶装置の一例の断面図である。上層Cu配線338例えばワード線と下層Cu配線318例えばビット線とが互いに直交するように配置され、その交差点部分には第2の層間絶縁層319内にメモリセルホール326が形成され、このメモリセルホール326に抵抗変化素子333記憶部が形成されている。記憶部333は、メモリセルホール326内に、貴金属電極層330、抵抗変化層331、及び中間電極332の積層構造で構成される。また、中間電極332を含む第2の層間絶縁層319上には、CVD法ChemicalVaporDeposition:化学気相成長などを用いて第3の層間絶縁層337が形成されている。この第3の層間絶縁層337には、配線溝320が形成されており、この配線溝の中に、ダイオード素子336の一部となる半導体層334と上部電極335、さらに上層Cu配線338が形成されている。次に、図14から図17を用いて、図13に示すクロスポイント型の抵抗変化型不揮発性半導体記憶装置の製造方法を説明する。図14から図17は時系列の各工程における断面図を示す。まず、図14Aに示すように、例えばシリコン基板図示せず上に形成された第1の層間絶縁層316上に、複数の下層Cu配線318をストライプ形状に形成し、さらに、図14Bに示すように、CVD法等を用いてTEOS-SiO等で構成される第2の層間絶縁層319を形成する。この場合、第2の層間絶縁層319中にメモリセルホール326の形成を容易にするために、第2の層間絶縁層319の下層側にエッチングストッパ層として機能するSiNシリコン窒化膜やSiONシリコン酸窒化膜、あるいはSiCNシリコン炭窒化膜等を介在させて、第2の層間絶縁層319を複数層からなる積層構造にしてもよい。さらに、第2の層間絶縁層319の上層側に、このTEOS-SiOよりもCMPChemicalMechanicalPolishing:化学機械的研磨において硬質の、例えばSiONを形成してもよい。第2の層間絶縁層319の上層側にSiONを形成することで、この後で形成する抵抗変化層331および中間電極332をメモリセルホール326中に埋め込み形成する際のCMPプロセスを容易に、かつ確実に行うことができる。次に、図14Cに示すように、第2の層間絶縁層319に一定の配列ピッチで下層Cu配線318に接続するための複数のメモリセルホール326を形成する。このメモリセルホール326の直径は、下層Cu配線318の幅より小さく、かつメモリセルホール326は下層Cu配線318をはみ出さないよう配置される。さらに、図14Dに示すように、メモリセルホール326底部に露出した下層Cu配線318上に無電解選択成長めっきを用いて、抵抗変化材料を構成する金属より標準電極電位が高い材料で構成される貴金属電極層330を形成する。貴金属電極には白金PtやパラジウムPd等を用い、Ptを用いる場合は無電解Ptめっき浴には、ヒドラジン-アンモニア系Ptめっき浴、またはホウ素系化合物や次亜リン酸を還元剤として含むPtめっき浴を用いるとよい。また、Pt電極膜の膜厚は5nm以上24nm以下としてもよい。この場合には、Pt電極層を薄膜化することで、熱処理によるPtのヒロック発生を抑制し、この上に形成される抵抗変化層との界面を平坦化することができる。また下層Cu配線318上に、ニッケル、ニッケル-リン合金またはニッケル-ホウ素合金のいずれかを含むシード層を形成した後、上記の無電解Ptめっきを行うことにより、より効率よくCu上にPtの選択成長を行うことができる。また、シード層は、パラジウムとニッケル、パラジウムとニッケル-リン合金またはパラジウムとニッケル-ホウ素合金のいずれかの組み合わせの積層構成としてもよい。例えば、シード層は、Cu上にPd-Sn錯体を用て、めっきの核となる触媒金属をCu上に吸着させキャタリスト、スズ塩を溶解させ、酸化還元反応により金属パラジウムを生成する。次に無電界選択成長めっきを用いてニッケルシード層を形成する。次に、ニッケルシード層上に無電解選択成長めっきによりPt膜を形成する。無電解選択成長めっきを用いることで、導電体である下層Cu配線318上にのみ選択的に貴金属が析出するため、層間絶縁層から成るメモリセルホール326の側壁には貴金属電極が成膜されない。メモリセルホール326の側壁に電極材料が成膜された場合には、側壁に成膜された電極材料によって上部電極と下部電極間でリークが起こりうるが、無電解選択成長めっきを用いることで、側壁リークが発生しない。また、メモリセルホール326の底部にのみ貴金属電極層330を成膜することができるので、第2の層間絶縁層319上には成膜されない。このため、CMPやエッチバックプロセスなどによって、第2の層間絶縁層319上に成膜された電極材料を除去する工程が必要ない。特に、貴金属材料は反応性が低いため、CMPによる除去は困難である。したがって、無電解選択成長めっきを用いることで、CMPによるダマシンプロセスが不要になるため工数の減少が可能である。しかも、メモリセルホール326の底部にのみに成膜でき、余計な部分には成膜されないことから、コスト面でも優れている。次に、図15Aに示すように、メモリセルホール326を含む第2の層間絶縁層319上に、抵抗変化層331となる抵抗変化材料層331aを形成する。この抵抗変化材料層331aは、本実施形態では酸素不足型のタンタル酸化物TaOxと表記したとき、0<x<2.5を用いた。酸素不足型のタンタル酸化物とは、化学量論的な組成を有するタンタル酸化物と比較して酸素の含有量原子比:総原子数に占める酸素原子数の割合が少ない酸化物をいう。タンタル酸化物においては、Ta2O5が化学量論的に安定した組成であるので、TaOxと表記した場合には、x=2.5よりも小さいタンタル酸化物が、酸素不足型のタンタル酸化物になる。酸素不足型のタンタル酸化物とすることで、タンタル酸化物は半導体的な特性を有する。次に、図15Bに示すように、CMPプロセスを用いて第2の層間絶縁層319上の抵抗変化材料層331aを除去してメモリセルホール326中に抵抗変化層331を埋め込み形成する。なお、このように第2の層間絶縁層319上の抵抗変化材料層331aを除去し、抵抗変化層331を埋め込み形成する方法としては、CMPでなくエッチバックプロセスを用いてもよい。その後、図15Cに示すように、さらにオーバーポリッシュを行うことで、メモリセルホール326中の抵抗変化層331の表層側の一部を除去する。なお、このように抵抗変化層331の一部を除去する方法としては、オーバーポリッシュだけでなくエッチバックする方法でもよい。次に、図16Aに示すように、メモリセルホール326を含む第2の層間絶縁層319上に、記憶部333の上部電極、かつダイオード素子336の下部電極として機能する中間電極332となる中間電極材料層332aを形成する。本実施形態においては、中間電極材料層332aとして、貴金属電極層330より標準電極電位が低い材料、例えばTaN、TiNまたはWをスパッタリングにより形成する。このように、抵抗変化素子333を構成する材料の標準電極電位を選択することにより、貴金属電極層330と抵抗変化層331の界面近傍の抵抗変化層331で選択的に抵抗変化現象を発生させることができる。次に、図16Bに示すように、CMPプロセスを用いて第2の層間絶縁層319上の中間電極材料層332aを除去して、メモリセルホール326中に中間電極332を埋め込み形成する。次に、図16Cに示すように、中間電極332を含む第2の層間絶縁層319上に、さらにCVDなどを用いて第3の層間絶縁層337を形成する。次に、図17Aに示すように、第3の層間絶縁層337に、ダイオード素子336の一部となる半導体層334と上部電極335、さらに上層Cu配線338を埋め込み形成するための上層Cu配線溝339を形成する。本実施形態では、上層Cu配線溝339を下層Cu配線318と交差するストライプ形状に形成することにより、半導体層334と上部電極335、および上層Cu配線338を、下層Cu配線318と交差するストライプ形状に形成している。そして、図17Bに示すように、上層Cu配線溝339を含む第3の層間絶縁層337上にダイオード素子336の半導体層334となる半導体材料層334aと、上部電極335となる上部電極材料層335a、さらに上層Cu配線338となる上層Cu配線材料層338aを積層形成する。本実施形態では、半導体層334として窒素不足型シリコン窒化物SiNz、0<z≦0.85、上部電極335として例えばTaN、TiNまたはα-Wを用い、半導体層334と中間電極332と上部電極335とによりMSMダイオードを形成している。MSMダイオードの電極材料は、半導体層334とショットキー接合を形成する材料であればよい。また、電極材料を適宜選択することにより、MSMダイオードの電圧-電流特性を、正電圧領域と負電圧領域において、対称な特性にしたり、非対称な特性にすることができる。上記のように、電極材料としてTaN、TiN、またはα-Wを用いると10000A/cm2以上の大電流を流すことができるMSMダイオードを形成することができる。なお、このような半導体特性を有するSiNz膜は、例えばSiターゲットを用いた窒素ガス雰囲気中でのリアクティブスパッタリングにより形成することができる。例えば、室温条件で、チャンバーの圧力を0.1Pa~1Paとし、Ar/N2流量を18sccm/2sccmとして作製すればよい。半導体特性を有するSiNzをZ=0.3でかつ10nmの厚みで作製した場合には、1.6Vの電圧印加で1×104A/cm2の電流密度が得られ、0.8Vの電圧印加では1×103A/cm2の電流密度が得られた。したがって、これらの電圧を基準として用いる場合には、オン/オフ比は10となり、不揮発性半導体記憶装置のダイオード素子としては充分使用可能である。上層Cu配線338には下層Cu配線318と同様の材料を用いることができる。次に、図17Cに示すように、第3の層間絶縁層337上の半導体材料層334a、上部電極材料層335a、および上層Cu配線材料層338aをCMPにより除去することで、上層Cu配線溝339にダイオード素子336の半導体層334と上部電極335、および上層Cu配線338を埋め込み形成する。このような工程により、貴金属電極層330、抵抗変化層331および中間電極332により記憶部333が構成され、中間電極332、半導体層334および上部電極335によりダイオード素子336が構成される。これにより、クロスポイント型の不揮発性半導体記憶装置を作製することができる。以上説明したように、上述した不揮発性半導体記憶装置は、ストライプ形状の下層Cu配線318上に形成されたメモリセルホール326内に抵抗変化素子333を形成することによって、微細構造を実現するものであり、抵抗変化素子333の下部電極として用いる貴金属電極層330を無電解選択成長めっき法でメモリセルホール底にのみ形成している。一般に、無電解めっき法では電解めっき法とは異なり、めっき膜を形成する対象に電界を与えず、めっき溶液中に溶解しているめっき材料が化学的還元反応により析出されることによってめっき対象物上に膜が形成される。しかし、上述したようなめっき対象物場所が、微細化されたメモリセルホール底のように小面積に分割され、かつアスペクト比メモリセルホール高さ/メモリセルホール底での最大寸法が大きい場合には、めっき溶液中に浸してからそれぞれのメモリセルホール底でめっき材料の析出が開始されるまでの時間にばらつきが生じる。無電解めっき法では、一旦めっき膜の析出が開始されると、あとは時間にほぼ比例して膜が形成されるが、この析出開始時間のばらつきは、めっき対象の面積が小さく、かつアスペクト比が大きいほど大きくなる傾向があるため、同じ時間だけめっき溶液中でめっき処理を行っても、メモリセルホールごとに膜厚がばらつく原因となる。しかし、めっき対象物場所が小面積に分割されていても、そのめっき対象物場所が電気的に繋がっていれば例えば、同一配線上のメモリセルホール底がめっき対象の場合、一箇所でめっき材料の析出が開始されれば、その電位変化が他の場所にも伝わるため、他の場所でも同時に析出が開始される。このため、上述した構成の場合には、同一配線上のメモリセルホール底ではめっき膜の膜厚ばらつきはないが、配線毎でメモリセルホール底のめっき膜の膜厚がばらつくため、これがビット不良に繋がる。このようなめっき膜の膜厚ばらつきに伴うビット不良は、メモリセルホールが微細化されるほど顕著になる。そこで、本発明は、上記しためっき膜の膜厚ばらつきに伴うビット不良を解決するものであり、クロスポイント型メモリアレイのメモリセルホールの底部にめっき膜を形成し、このめっき膜の膜厚ばらつきを低減するとともに、メモリセルホールの微細化に際してもそのばらつきの増加を抑制することができる構造を提供するものである。以下に、その具体例を説明する。第1実施形態第1実施形態の不揮発性半導体記憶装置は、基板と、基板上にストライプ形状に形成された複数の第1配線と、複数の第1配線を覆うように形成された層間絶縁層と、層間絶縁層上に形成され、かつ複数の第1配線の上方に複数の第1配線と交差する方向にストライプ形状に形成された複数の第2配線と、複数の第1配線と複数の第2配線の平面視における各々の交点において、複数の第1配線と複数の第2配線の間の層間絶縁層を開口し、複数の第1配線の上面を露出するように形成された複数のメモリセルホールと、複数の第1配線上に形成され、かつ複数の第1配線の上面まで達するように層間絶縁層内に形成された複数のダミーホールと、メモリセルホール内及びダミーホール内のそれぞれに形成された第1電極と、第1電極のそれぞれの上に形成された抵抗変化層との積層構造と、を含み、1個のダミーホールの下側開口部に露出する第1配線の面積が、1個のメモリセルホールの下側開口部に露出する第1配線の面積より大きく、それぞれの第1配線には、1個以上のダミーホールが形成されている。ストライプ形状とは、ある平面において、複数の配線が、互いに平行に、ある方向に向かって延びるように形成される状態を言う。第1配線の上面を露出するとは、メモリセルホールが第1配線の上面に到達し、メモリセルホールの下側開口部に第1配線が露出している状態を言う。なお、ここでいう露出とは、メモリセルホールの内部が空隙になっていることを意味せず、メモリセルホールの内部が充填されていてもよい。すなわち、メモリセルホールの内部において、層間絶縁層以外の材料に第1配線が接触していてもよい。ダミーホール内に形成された第1電極とあるが、ダミーホール内の第1電極は必ずしも抵抗変化素子の電極として機能しなくてもよい。上記不揮発性半導体記憶装置において、第2配線が、ダミーホールの上方には形成されていなくてもよい。上記不揮発性半導体記憶装置において、平面視におけるダミーホールの形状が長方形であり、平面視におけるメモリセルホールの形状が円形であり、長方形の短辺が、円形の直径と同一以上の長さであり、長方形の長辺が、円形の直径より長くてもよい。上記不揮発性半導体記憶装置において、ダミーホールの下側開口部で第1配線の側面が露出されていてもよい。上記不揮発性半導体記憶装置において、第1電極が、白金、パラジウム、及びそれらの少なくとも一方を含む混合物のいずれか少なくとも一つで構成されていてもよい。上記不揮発性半導体記憶装置において、第1配線と第1電極との間にシード層を有し、シード層がニッケル、ニッケル-リン合金およびニッケル-ホウ素合金の少なくとも一つを含み、かつ第1電極が白金およびパラジウムの少なくとも一方を含んでいてもよい。上記不揮発性半導体記憶装置において、シード層がパラジウムとニッケルの積層構成、パラジウムとニッケル-リン合金の積層構成およびパラジウムとニッケル-ホウ素合金の積層構成のいずれか少なくとも一つを含み、かつ第1電極が白金およびパラジウムの少なくとも一方を含んでいてもよい。上記不揮発性半導体記憶装置において、前記抵抗変化層が、化学量論的組成を有する酸化物と比較して酸素の含有量が少ない酸化物である酸素不足型の遷移金属酸化物を含んでいてもよい。また、第1実施形態の不揮発性半導体記憶装置の製造方法は、基板上にストライプ形状の複数の第1配線を形成する工程Aと、複数の第1配線を含む基板上に層間絶縁層を形成する工程Bと、層間絶縁層内に、複数の第1配線の表面に達する複数のメモリセルホールおよびメモリセルホールよりも下側開口部の面積が大きい少なくとも1つのダミーホールを形成する工程Cと、メモリセルホールおよびダミーホールの下側開口部に露出した複数の第1配線の上に無電解選択成長めっき法を用いて第1電極の材料を堆積させてメモリホールの内部に第1電極を形成する工程Dと、複数のメモリセルホール内において第1電極の上に抵抗変化層を埋め込み形成する工程Eと、層間絶縁層上および埋め込み形成された抵抗変化層の上に、複数の第1配線と交差する方向にストライプ形状の複数の第2配線を形成する工程Fと、を含む。上記不揮発性半導体記憶装置の製造方法の工程Cにおいて、平面視におけるダミーホールの形状が長方形であり、平面視におけるメモリセルホールの形状が円形であり、長方形の短辺が、円形の直径と同一以上の長さであり、長方形の長辺が、円形の直径より長くてもよい。上記不揮発性半導体記憶装置の製造方法において、工程Cの後、かつ、工程Dの前に、第1配線の上に、無電解選択成長めっきによってシード層を形成する工程Gを含み、工程Dにおいて第1電極の材料がシード層の上に堆積されてもよい。上記不揮発性半導体記憶装置の製造方法において、工程Eの後、かつ、工程Fの前に、抵抗変化層の上にダイオード素子を形成する工程Hを含み、工程Fにおいて複数の第2配線がダイオード素子の上に形成されてもよい。装置の構成図1は、本発明の第1実施形態に係る不揮発性半導体記憶装置の構成の一例を示す平面図である。図1に示すように、本実施形態による不揮発性半導体記憶装置は、基板図示せず上に形成された複数のストライプ形状の第1配線10と、第1配線を覆うように形成された層間絶縁層80と、層間絶縁層80内に形成されかつ第1配線10と交差する方向にストライプ形状に形成された複数の第2配線20とを備えている。また、第1配線10と第2配線20の平面視における交点でかつ第1配線10と第2配線20間の層間絶縁層80内にはメモリセルホールが形成されている。このメモリセルホール内には、第1電極とその上に形成された抵抗変化層との積層構造で構成され、かつ第1配線の上面に第1電極の下面が接続された複数の抵抗変化素子100が形成されている。また、第1配線10上には、第1配線10の上面まで達するように層間絶縁層80内に形成された複数のダミーホール111が形成されている。各々の第1配線10の上には1個以上の抵抗変化素子100と、1個以上のダミーホール111が形成されている。なお、図1では、第1配線10は1本の直線形状として図示説明されているが、本発明の効果を得るためには必ずしも直線である必要は無い。さらに、空間的に複数の配線に分割されていても、各配線上には最低1つのメモリセルホールもしくはダミーホールが形成されており、かつそれらのメモリセルホール底もしくはダミーホール底への電極の形成が同一の無電解選択成長めっき工程で行われ、かつ、その無電解選択成長めっきを行う工程の時点でそれら配線が同電位になるように電気的に接続されていれば、それらの配線を合わせて1本の第1配線とみなすことができる。例えば、ダミーホールが形成されている配線と抵抗変化素子が形成されている配線が平面視的には分離されていても、それらの配線が例えば、それらの配線の下面に接続されたメタルビアとさらにその下に形成された配線とを経由して電気的に接続されている場合などは、本発明においては、このダミーホールが形成されている配線と抵抗変化素子が形成されている配線は1本の第1配線とみなされる。ダミーホール111の平面視における第1配線10との重なりの面積を、抵抗変化素子100の平面視における第1配線10との重なりの面積より大きくすることにより、電極の無電解選択成長めっき工程において、まずダミーホール111の底面からめっきが開始される。続いて電気的に接続された複数のメモリセルホールの底部においてほぼ同時にめっきが開始されることで、本発明の効果が得られる。ダミーホール111の底面の面積は、全てのダミーホール111の底部において同時にめっきが開始されるような面積であることが望ましい。ダミーホール111の平面視形状は円形のみではなく、楕円形、四角形、多角形などでも良い。平面レイアウトにおけるレイアウト面積の増大を防ぐ観点からは、ダミーホール111の平面視形状は、図18に示すように、短辺側の寸法bが、抵抗変化素子100の平面視形状における直径aと同じもしくはより大きく、かつダミーホールの下での第1配線10の配線幅cと同じもしくはより小さくc≧b≧a、長辺側の寸法dよりも小さい形状d>bが好ましい。また、図19に示すように、平面視においてダミーホール111の一部が、その下の第1配線10からはみ出すようなレイアウトとしても良いb>c>a。この場合、ダミーホールをエッチングで形成する工程においてオーバーエッチングを行い、第1配線10上からはみ出した部分で第1配線10の側面を露出させるようにすることによって、ダミーホール底での第1配線10の表面積をより広く出来るので、ダミーホールによるめっき膜厚均一化の効果がより得られるようになる。また、本形状およびレイアウトについては、後述する第2実施形態においても同様である。なお、d>bかつb≧aの場合、d≧aとなる。すなわち、ダミーホール111の長辺側の寸法dは、抵抗変化素子100の平面視形状における直径a=メモリセルホールの直径よりも大きいことが好ましい。ダミーホール111の下側開口部において露出する第1配線10の面積は、メモリセルホール101の下側開口において露出する第1配線10の面積よりも大きい。好ましくは、ダミーホール111の下側開口部において露出する第1配線10の面積が、メモリセルホール101の下側開口において露出する第1配線10の面積の2倍以上である。さらに好ましくは、ダミーホール111の下側開口部において露出する第1配線10の面積が、メモリセルホール101の下側開口において露出する第1配線10の面積の5倍以上である。さらに好ましくは、ダミーホール111の下側開口部において露出する第1配線10の面積が、メモリセルホール101の下側開口において露出する第1配線10の面積の10倍以上である。抵抗変化素子100の底面は第1配線10の上面で接続され、ダミーホール111の底面は第1配線10の上面に達している。第1配線10および第2配線20とその交点に形成された抵抗変化素子100を複数形成することによって、クロスポイント型の不揮発性半導体記憶装置を構成する。また、図には示していないが、本実施形態の不揮発性半導体記憶装置の基板には、あらかじめトランジスタ回路などが形成されており、そのトランジスタ回路と第1配線10および第2配線20は電気的に接続される。これについては後述する第2実施形態の説明においても同様である。図2Aは、図1の領域200を拡大して、より詳細にその構成を示した図である。図2Bは、図2AのX-X’の断面構成を矢印方向に見た断面図である。図2Aおよび図2Bに示すとおり、本実施形態における抵抗変化素子100は、基板1の第1配線10の上面から基板垂直上部方向に順番に形成された第1電極30および抵抗変化層40で構成されている。さらに、本実施形態の場合には、第2配線20が層間絶縁層90内で、第1配線10に対して交差するストライプ形状に形成されている。そして、第1電極30およびその上に形成された抵抗変化層40との積層構造により抵抗変化素子100を構成している。抵抗変化層40としては、酸素不足型タンタル酸化物TaOx等の酸素不足型の遷移金属酸化物が抵抗変化特性の安定性や作製の再現性等の面から好ましいが、その他の抵抗変化材料でも、抵抗変化素子を形成する場合に少なくとも一方の電極に白金やパラジウム等の貴金属を用いるものであればよい。なお、図1に示すように、第2配線20は、抵抗変化素子100がマトリクス状に形成された領域外まで延在されている。ダミーホール111によって露出されている第1配線10の面積は、抵抗変化素子100の底面と第1配線10の上面との接触面積より大きくなっている。以上のように、本実施形態の構成とすることによって、第1電極30を無電解選択成長めっき法で形成する際、ダミーホール111で優先的に電極材料の析出が始まり、その後すべてのダミーホール111で、ほぼ同時に電極材料の析出が発生するようになる。それに伴い抵抗変化素子100での第1電極30の形成もほぼ同時になるため、第1電極30の成膜膜厚のばらつきを抑制することができる。[製造方法]次に、図3A~図3C及び図4A~図4Cを用いて、本実施形態1の不揮発性半導体記憶装置の製造方法を説明する。図3及び図4の各図は、図2Bが形成されるまでの工程を説明する断面図である。まず、図3Aに示すように基板1の上に第1配線10を形成する。本実施形態では第1配線10としてダマシン法で形成された銅Cu配線を用いたが、一般的な方法で形成されたアルミAl配線を用いてもよい。また、例えば、第1配線の配線幅は250nm、配線間隔は250nmとしうる。次に、例えばCVD法を用いてTEOS-SiOで構成される層間絶縁層80を厚さ200nm堆積する。層間絶縁層80としては、CVD法による酸化シリコンSiO2やオゾンO3とテトラエトキシシランTEOSを用いてCVD法により形成したTEOS-SiO2膜、低誘電率材料であるシリコン炭酸化SiOC膜あるいはシリコンフッ素酸化SiOF膜等を用いてもよい。また、層間絶縁層80中のホール形成を容易にするために、層間絶縁層80の下層側に、フッ素系エッチングガスを用いたドライエッチングに対してエッチング耐性を有する膜、具体的には、CVD法により形成したシリコン窒化SiN膜、シリコン酸窒化SiON膜やシリコン炭窒化SiCN膜等を用い、上層には上記のSiN、SiON以外の膜種の絶縁性酸化物材料を用いて層間絶縁層を複数構成にしてもよい。その後、層間絶縁層80に第1配線10の上面に達するメモリセルホール101およびダミーホール111を形成する。メモリセルホール101の径は例えば、200nmとしうる。ここで、ダミーホール111の底面で露出されている第1配線10の表面積は、メモリセルホール101の底面で露出されている第1配線10の表面積より大きい。本実施形態ではダミーホール111の平面形状として、例えば、短辺長200nm、長辺長400nmの角に丸みを帯びた擬似長方形としうる。長辺方向は、第1配線10の長辺方向とするのが好適である。次に、図3Bに示すように、メモリセルホール101およびダミーホール111の底面にのみ選択的に電極材料を形成するめっき法により第1電極30を形成する。本実施形態においては、第1電極30の形成にはTaOxの抵抗変化特性がよい電極材料である白金Ptの無電解選択成長めっき法を用いた。無電解Ptめっき浴には、ヒドラジン-アンモニア系Ptめっき浴、ホウ素系化合物や次亜リン酸を還元剤として含むPtめっき浴などを用いることができる。また、Pt電極膜の膜厚は5nmとしたが、5nm以上24nm以下としてもよい。この場合には、Pt電極層を薄膜化することで、熱処理によるPtのヒロック発生を抑制し、抵抗変化層との界面を平坦化することができる。また、メモリセルホール101およびダミーホール111の底面で露出した下層Cu配線に、ニッケル、ニッケル-リン合金またはニッケル-ホウ素合金のいずれかを含むシード層を形成した後、上記の無電解Ptめっきを行うことにより、より効率よくCu上にPtの選択成長を行うことができる。また、シード層は、パラジウムとニッケル、パラジウムとニッケル-リン合金またはパラジウムとニッケル-ホウ素合金のいずれかの組み合わせの積層構成としてもよい。次に、図3Cに示すように、メモリセルホール101およびダミーホール111を含む層間絶縁層80上に、抵抗変化層40となる抵抗変化材料層41を形成する。本実施形態では、抵抗変化材料層41は、例えば、化学量論的組成を有する酸化物と比較して原子比である酸素の含有量が少ない酸化物である酸素不足型のタンタル酸化物TaOxをスパッタリング法により形成しうる。TaOxの好適な範囲としては、0.8≦x≦1.9が好ましい。また、タンタル酸化物に代えてハフニウム酸化物やジルコニウム酸化物を用いても良い。ハフニウム酸化物をHfOxと表記したときには、0.9≦x≦1.6、ジルコニウム酸化物をZrOxと表記したときには、0.9≦x≦1.4であることが好ましい。なお、スパッタリング時のアルゴンガス流量に対する酸素ガス流量比を調整することにより、TaOx、HfOx、及びZrOxの化学式のxの値を調整することができる。抵抗変化層として酸素不足型のタンタル酸化物を用いる場合の具体的なスパッタリング時の工程に従って説明すると、まず、スパッタリング装置内に基板を設置し、スパッタリング装置内を7×10-4Pa程度まで真空引きする。そして、タンタルをターゲットとして、パワーを250W、アルゴンガスと酸素ガスとをあわせた全ガス圧力を3.3Pa、基板の設定温度を30°Cにし、スパッタリングを行う。酸素分圧比を1から7に変化させた場合、タンタル酸化物層中の酸素含有率は約40TaO0.66から約70TaO2.3へと変化する。タンタル酸化物層の組成についてはラザフォード後方散乱法を用いて測定できる。また、化学量論的組成を有する酸化物とは、タンタル酸化物の場合、絶縁体であるTa2O5をここでは指し、酸素不足型とすることで金属酸化物は導電性を有するようになる。なお、成膜方法としては、スパッタリングだけでなく、CVD法やALD法等を用いてもよい。また、金属Ta膜を形成した後、Ta膜を酸化してTaOxを形成してもよい。抵抗変化材料層41の膜厚は、メモリセルホール101を埋設できる以上であれば良く、その後の表面部分の除去工程でのプロセスの容易性も考慮し、本実施形態では例えば、400nmとしうる。なお、抵抗変化材料層41には、酸素不足型のタンタル酸化物だけでなく、酸素不足型の鉄酸化物や、酸化チタン、酸化バナジウム、酸化コバルト、酸化ニッケル、酸化亜鉛、ニオブ酸化物、ジルコニウム酸化物、およびハフニウム酸化物を用いてもよい。次に、図4Aに示すように、CMPプロセスを用いて層間絶縁層80上の抵抗変化材料層41を除去してメモリセルホール101およびダミーホール111中に抵抗変化層40を充填形成する。なお、このように層間絶縁層80上の抵抗変化材料層41を除去する方法としては、CMPでなくエッチバックプロセスを用いてもよい。次に、図4Bに示すように、抵抗変化素子100を含む層間絶縁層80上に、さらに例えばCVD法を用いてTEOS-SiOからなる層間絶縁層90を厚さ400nm堆積し、層間絶縁層80を上方に延長する。さらに、層間絶縁層90に第2配線溝21を形成する。本実施形態では、第2配線溝21を第1配線10と交差するストライプ形状に形成している。例えば、第2配線溝21の溝幅は250nm、配線間隔は250nmとしうる。また、本実施形態では、第2配線溝21は、抵抗変化素子100の上部のみに形成しており、ダミーホール111の上部には形成していない。すなわち、第2配線溝21は、ダミーホール111の上方には形成されておらず、したがって、第2配線20はダミーホール111の上方には配置されない。これは、ダミーホール111内に形成した抵抗変化層が浮遊容量となるのを防止するためであるが、浮遊容量の問題がないような場合には、ダミーホール111の上部にも第2配線溝21を形成しても構わない。そして、図4Cに示すように、第2配線20を形成する。第2配線20としては、実施形態では一般的なダマシン法で形成されたCu配線を用いたが、一般的な方法で形成されたアルミAl配線を用いてもよい。以上により、本実施形態の製造方法による不揮発性半導体記憶装置を作製することができる。第2実施形態第2実施形態の不揮発性半導体記憶装置は、第1実施形態の不揮発性記憶装置であって、積層構造と第2配線の間に積層構造と直列に接続されたダイオード素子をさらに備える。装置の構成図5Aは、本発明の第2実施形態に係る不揮発性半導体記憶装置の構成の一例を示す平面図である。本実施形態は、第1実施形態に係る不揮発性半導体記憶装置と基本構成は同じであり、抵抗変化素子を構成する電極および抵抗変化層は第1実施形態の不揮発性半導体記憶装置と同じものを用いることができる。第1実施形態に係る不揮発性半導体記憶装置との違いは、本実施形態では抵抗変化素子102と直列に接続するダイオード素子120を備え、さらに、第2電極50がメモリセルホール101内に形成されていることが特徴である。ダイオード素子120としては、半導体層60とこの半導体層60を挟む第2電極50及び第3電極70との3層の積層で構成されるMSMダイオード、あるいは半導体層60の替わりに絶縁体層を用いたMIMダイオード、p型半導体とn型半導体との2層の積層で構成されるpn接合ダイオード、または半導体層と金属電極体層との2層の積層構成からなるショットキーダイオードなど、非線形のスイッチング特性を有する素子を、記憶部の抵抗変化特性に応じて用いるとよい。抵抗変化素子に対して直列にダイオード素子を挿入することにより、クロスポイント型ReRAMの場合には、第1配線10と第2配線25とが交差した交点に形成されている、選択された抵抗変化層の抵抗値の読み取りや書き込み時に発生する非選択の抵抗変化層とのクロストークを減少することができる。図5Bは、図5AのX-X’の断面構成を矢印の方向に見た断面図である。図5Aおよび図5Bに示すとおり、本実施形態における抵抗変化素子102は、第1配線10の上面から基板垂直上部方向に順番に形成された第1電極30、抵抗変化層40および第2電極50で構成されている。さらに抵抗変化素子102の上には、半導体層60、第3電極70および第2配線25がこの順番に形成されている。第2電極50、半導体層60および第3電極70の積層構造は、金属半導体金属構造MSMのダイオード素子120を形成している。以上のような、本実施形態の構成を採用することで、上述した第1実施形態と同様の動作を実現し、同様の作用効果を奏することができる。すなわち、抵抗変化素子の下部電極の膜厚ばらつきに伴うビット不良を解決し、クロスポイント型メモリアレイのメモリセルホールの底部に形成されるめっき膜の膜厚ばらつきを低減するとともに、メモリセルホールの微細化に際してもそのばらつきの増加を抑制することができる。さらに、各々の抵抗変化素子の上で、かつ第2配線下にダイオード素子を配置することにより、微細化や非選択素子からのリーク電流も抑制可能な、クロスポイント型でダイオード素子付きの不揮発性半導体記憶装置を実現することができる。[製造方法]次に、図6A~図6C、図7A~図7C、及び図8A~図8Cを用いて、本実施形態1の不揮発性半導体記憶装置の製造方法を説明する。図6、図7、及び図8の各図は、図5Bが形成されるまでの工程を説明する断面図である。まず図6Aに示すように、基板1の上に第1配線10を形成するが、本実施形態ではダマシン法で形成されたCu配線を用いたが、一般的な方法で形成されたアルミAl配線を用いてもよい。例えば、第1配線の配線幅は250nm、配線間隔は250nmとしうる。次に、例えばCVD法を用いてTEOS-SiOで構成される層間絶縁層80を厚さ200nm堆積する。層間絶縁層80としては、CVD法による酸化シリコンSiO2やオゾンO3とテトラエトキシシランTEOSを用いてCVD法により形成したTEOS-SiO膜、低誘電率材料であるシリコン炭酸化SiOC膜あるいはシリコンフッ素酸化SiOF膜等を用いてもよい。また、層間絶縁層80中のホール形成を容易にするために、層間絶縁層80の下層側にフッ素系エッチングガスを用いたドライエッチングに対してエッチング耐性を有する膜、具体的には、CVD法により形成したシリコン窒化SiN膜、シリコン酸窒化SiON膜やシリコン炭窒化SiCN膜等を用い、上層には上記のSiN、SiON以外の膜種の絶縁性酸化物材料を用いて層間絶縁層を複数構成にしてもよい。その後、層間絶縁層80に第1配線10の上面に達するメモリセルホール101およびダミーホール111を形成する。メモリセルホール101の径は例えば、200nmとしうる。ここで、ダミーホール111の底面で露出されている第1配線10の表面積は、メモリセルホール101の底面で露出されている第1配線10の表面積より大きい。本実施形態ではダミーホール111の平面形状として、例えば、短辺長200nm、長辺長400nmの角に丸みを帯びた擬似長方形としうる。長辺方向は、第1配線10の長辺方向とするのが好適である。次に、図6Bに示すように、メモリセルホール101およびダミーホール111の底面にのみ選択的に電極材料を形成するめっき法により第1電極30を形成する。本実施形態においては、第1電極30の形成にはTaOxの抵抗変化特性がよい電極材料である白金Ptの無電解選択成長めっきを用いた。無電解Ptめっき浴には、ヒドラジン-アンモニア系Ptめっき浴、ホウ素系化合物や次亜リン酸を還元剤として含むPtめっき浴などを用いることができる。また、Pt電極膜の膜厚は5nmとしたが、5nm以上24nm以下としてもよい。この場合には、Pt電極層を薄膜化することで、熱処理によるPtのヒロック発生を抑制し、抵抗変化層との界面を平坦化することができる。また、メモリセルホール101およびダミーホール111の底面で露出した下層Cu配線に、ニッケル、ニッケル-リン合金またはニッケル-ホウ素合金のいずれかを含むシード層を形成した後、上記の無電解Ptめっきを行うことにより、より効率よくCu上にPtの選択成長を行うことができる。また、シード層は、パラジウムとニッケル、パラジウムとニッケル-リン合金またはパラジウムとニッケル-ホウ素合金のいずれかの組み合わせの積層構成としてもよい。次に、図6Cに示すように、メモリセルホール101およびダミーホール111を含む層間絶縁層80上に、抵抗変化層40となる抵抗変化材料層41を形成する。本実施形態では、抵抗変化材料層41として、例えば、酸素不足型タンタル酸化物TaOxをスパッタリング法により形成しうる。TaOxの好適な範囲としては、0.8≦x≦1.9が好ましい。また、タンタル酸化物に代えてハフニウム酸化物やジルコニウム酸化物を用いても良い。ハフニウム酸化物をHfOxと表記したときには、0.9≦x≦1.6、ジルコニウム酸化物をZrOxと表記したときには、0.9≦x≦1.4であることが好ましい。なお、スパッタリング時のアルゴンガス流量に対する酸素ガス流量比を調整することにより、TaOx、HfOx、及びZrOxの化学式のxの値を調整することができる。なお、成膜方法としては、スパッタリングだけでなく、CVD法やALD法等を用いてもよい。また、金属Ta、Hf、あるいはZr膜を形成した後、金属Ta、Hf、あるいはZr膜を酸化してTaOx、HfOx、あるいはZrOxを形成してもよい。抵抗変化材料層41の膜厚は、メモリセルホール101を埋設できる以上であれば良く、その後の表面部分の除去工程でのプロセスの容易性も考慮し、本実施形態では例えば、400nmとしうる。次に、図7Aに示すように、CMPプロセスを用いて層間絶縁層80上の抵抗変化材料層41を除去してメモリセルホール101およびダミーホール111の中にのみ抵抗変化材料層41が残るようにする。なお、このように層間絶縁層80上の抵抗変化材料層41を除去する方法としては、CMPでなくエッチバックプロセスを用いてもよい。その後、図7Bに示すように、さらにオーバーポリッシュを行うことで、メモリセルホール101およびダミーホール111中の抵抗変化材料層41の表層側の一部を除去する。これにより、メモリセルホール101およびダミーホール111の中に抵抗変化層40を形成する。なお、このように抵抗変化材料層41の表層側の一部を除去する方法としては、オーバーポリッシュだけでなくエッチバックする方法でもよい。本実施形態では、オーバーポリッシュによる抵抗変化材料層41の表層の除去膜厚はおおよそ30nmとしうる。次に、図7Cに示すように、メモリセルホール101およびダミーホール111を含む層間絶縁層80上に、抵抗変化素子102の第2電極50となる第2電極材料層51を形成する。本実施形態においては、例えば、第2電極材料層51としてTaN、TiNまたはWをスパッタリングにより100nm形成しうる。次に、図8Aに示すように、CMPプロセスを用いて層間絶縁層80上の第2電極材料層51を除去して、メモリセルホール101およびダミーホール111中に第2電極50を埋め込み形成する。続いて、第2電極50を含む層間絶縁層80上に、さらに例えばCVD法を用いてTEOS-SiOからなる層間絶縁層90を厚さ400nm堆積する。さらに、層間絶縁層90に第2配線溝21を形成する。本実施形態では、第2配線溝21を第1配線10と交差するストライプ形状に形成することにより、半導体層60と第3電極70、および第2配線25を第1配線10と交差するストライプ形状に形成している。例えば、第2配線溝21の溝幅は250nm、配線間隔は250nmとしうる。また、本実施形態では第2配線溝21は、抵抗変化素子102の上部のみに形成しダミーホール111の上部には形成していないが、ダミーホール111の上部にも第2配線溝21を形成しても構わない。そして、図8Bに示すように、第2配線溝21を含む層間絶縁層90上に半導体材料層61と、第3電極材料層71、さらに第2配線材料層22を積層形成する。次に、図8Cに示すように、第2電極50および層間絶縁層80、90の上に形成される半導体材料層61と第3電極材料層71、および第2配線材料層22をCMPにより除去することで、第2配線溝21にダイオード素子120の半導体層60と第3電極70、および第2配線25を埋め込み形成する。本実施形態では、半導体層60として窒素不足型シリコン窒化物SiNz、0<z≦0.85、第2電極50としてTaN、TiNまたはWを用い、半導体層60とそれを挟む第2電極50および第3電極70とによりMSMダイオードを形成している。なお、このような半導体特性を有するSiNz膜は、例えばSiターゲットを用いた窒素ガス雰囲気中でのリアクティブスパッタリングにより形成することができる。例えば、室温条件で、チャンバーの圧力を0.1Pa~1Paとし、Ar/N2流量を18sccm/2sccmとして作製すればよい。半導体特性を有するSiNzをZ=0.3でかつ10nmの厚みで作製した場合には、1.6Vの電圧印加で1×104A/cm2の電流密度が得られ、0.8Vの電圧印加では1×103A/cm2の電流密度が得られた。したがって、これらの電圧を基準として用いる場合には、オン/オフ比は10となり、不揮発性半導体記憶装置のダイオード素子として充分使用可能であることが確認できた。また、第2配線25には第1配線10と同様の材料を用いることができる。本実施形態では、例えば、半導体材料層61および第3電極材料層71、第2配線層の膜厚をそれぞれ16nmおよび20nm、400nmとしうる。以上により、本実施形態の製造方法による不揮発性半導体記憶装置を作製することができる。第3実施形態第3実施形態の不揮発性半導体記憶装置は、第1実施形態および第2実施形態の少なくとも一方の不揮発性半導体記憶装置において、抵抗変化層が、第1抵抗変化層と、第2抵抗変化層とを備え、第1抵抗変化層と第2抵抗変化層とは同種の金属酸化物からなり、第1抵抗変化層の酸素含有率は第2抵抗変化層の酸素含有率よりも高い。第3実施形態の不揮発性半導体記憶装置の製造方法は、第1実施形態および第2実施形態の少なくとも一方の不揮発性半導体記憶装置の製造方法において、工程Eが、第1抵抗変化層と、第2抵抗変化層とを形成する工程を含み、第1抵抗変化層と第2抵抗変化層とは同種の金属酸化物からなり、第1抵抗変化層の酸素含有率は第2抵抗変化層の酸素含有率よりも高い。同種の金属酸化物とは、金属酸化物を構成する金属の元素が同一であることを言う。装置の構成図9Aは、本発明の第3実施形態に係る不揮発性半導体記憶装置の構成の一例を示す平面図である。本実施形態は、第2実施形態に係る不揮発性半導体記憶装置において、抵抗変化層が複数の層で構成されている点を除けば、第2実施形態の不揮発性半導体記憶装置と同じ構成とすることができる。よって、第2実施形態と共通する部分については、同一の符号および名称を付して詳細な説明を省略する。図9Bは、図9AのX-X’の断面構成を矢印の方向に見た断面図である。図9Aおよび図9Bに示すとおり、本実施形態における抵抗変化素子103において、抵抗変化層40は、第1抵抗変化層42と第2抵抗変化層43とで構成されている。図9Bの例では、第1抵抗変化層42が、第1電極30の上面およびメモリセルホールの側面を覆うカップ状の形状を有する。また、図9Bの例では、第2抵抗変化層43は、第1抵抗変化層42がなすカップの内部に充填されている。第1抵抗変化層42と第2抵抗変化層43とは同種の金属酸化物からなり、第1抵抗変化層42の酸素含有率は第2抵抗変化層43の酸素含有率よりも高い。第1抵抗変化層42は高抵抗層となり、第2抵抗変化層43は低抵抗層となる。このような構成によれば、第1電極30に接続し、酸素含有率の高い第1抵抗変化層42をメモリセルホール101の底部に配置し、その上に酸素含有率の低い第2抵抗変化層43を配置することで、第1抵抗変化層42と第1電極30との界面領域で確実に抵抗変化を起こさせることができる。その結果、抵抗変化層40を抵抗変化高抵抗化または低抵抗化させるために印加すべき電気パルスの極性が一意に定まり、記憶装置としての安定な動作特性を得ることができる。抵抗変化動作は、抵抗変化層40の電極近傍における酸化還元反応によって生じる。抵抗変化層40と第1電極30との界面近傍部分に酸化還元に寄与できる酸素が多い第1抵抗変化層42を設けることで、安定的な抵抗変化動作が可能になる。なお、図において、第1抵抗変化層42はメモリセルホール101の側壁にも形成されているが、少なくとも第1電極30と接する部分メモリセルホール101の底部に形成されていればよい。以上のような、本実施形態の構成を採用することで、上述した第2実施形態と同様の動作を実現し、同様の作用効果を奏することができる。すなわち、抵抗変化素子の下部電極の膜厚ばらつきに伴うビット不良を解決し、クロスポイント型メモリアレイのメモリセルホールの底部に形成されるめっき膜の膜厚ばらつきを低減するとともに、メモリセルホールの微細化に際してもそのばらつきの増加を抑制することができる。また、各々の抵抗変化素子の上で、かつ第2配線下にダイオード素子を配置することにより、微細化や非選択素子からのリーク電流も抑制可能な、クロスポイント型でダイオード素子付きの不揮発性半導体記憶装置を実現することができる。さらに本実施形態では、抵抗変化層が第1抵抗変化層と第2抵抗変化層とで構成されているが、第1電極の厚みが均一化されることで、第1抵抗変化層および第2抵抗変化層の厚みも均一化される。よって、2層の抵抗変化層からなる抵抗変化素子をメモリセルホールに形成する場合において、初期抵抗、抵抗変化が生じる電圧および電流、および抵抗値の変化幅等といった素子の電気的特性のばらつきが抑制される。また、素子の信頼性も向上する。[製造方法]次に、図10A~図10C、図11A~図11C、及び図12A~図12Cを用いて、本実施形態1の不揮発性半導体記憶装置の製造方法を説明する。図10、図11、及び図12の各図は、図9Bが形成されるまでの工程を説明する断面図である。図10Aおよび図10Bの工程については、第2実施形態における図6Aおよび図6Bの工程と同様であるので、詳細な説明を省略する。図10Bの後、図10Cに示すように、メモリセルホール101およびダミーホール111を含む層間絶縁層80上に、第1抵抗変化層42となる第1抵抗変化材料層44を形成し、さらに第1抵抗変化材料層44の上に第2抵抗変化層43となる第2抵抗変化材料層45を形成する。本実施形態では、第1抵抗変化材料層44として、例えば、酸素不足型タンタル酸化物TaOyをスパッタリング法により形成しうる。TaOyの好適な範囲としては、2.1≦yが好ましい。また、タンタル酸化物に代えてハフニウム酸化物やジルコニウム酸化物を用いても良い。ハフニウム酸化物をHfOyと表記したときには、1.8<y、ジルコニウム酸化物をZrOyと表記したときには、1.9<yであることが好ましい。なお、スパッタリング時のアルゴンガス流量に対する酸素ガス流量比を調整することにより、TaOy、HfOy、及びZrOyの化学式のyの値を調整することができる。本実施形態では、第2抵抗変化材料層45として、例えば、酸素不足型タンタル酸化物TaOxをスパッタリング法により形成しうる。TaOxの好適な範囲としては、0.8≦x≦1.9が好ましい。また、タンタル酸化物に代えてハフニウム酸化物やジルコニウム酸化物を用いても良い。ハフニウム酸化物をHfOxと表記したときには、0.9≦x≦1.6、ジルコニウム酸化物をZrOxと表記したときには、0.9≦x≦1.4であることが好ましい。なお、スパッタリング時のアルゴンガス流量に対する酸素ガス流量比を調整することにより、TaOx、HfOx、及びZrOxの化学式のxの値を調整することができる。第1抵抗変化材料層44の厚みは、第2抵抗変化材料層45の厚みより小さいことが好ましい。具体的には例えば、抵抗変化材料層を構成する遷移金属がTaの場合は、第1抵抗変化材料層44の厚みを、1nm以上8nm以下とし、第2抵抗変化材料層45の厚みを、10nm以上100nm以下とするのが好ましい。また、抵抗変化材料層を構成する遷移金属がHfの場合は、第1抵抗変化材料層44の厚みを、4nm以上5nm以下とし、第2抵抗変化材料層45の厚みを、10nm以上100nm以下とするのが好ましい。また、抵抗変化材料層を構成する遷移金属がZrの場合は、第1抵抗変化材料層44の厚みを、1nm以上5nm以下とし、第2抵抗変化材料層45の厚みを、10nm以上100nm以下とするのが好ましい。なお、成膜方法としては、スパッタリングだけでなく、CVD法やALD法等を用いてもよい。また、金属Ta、Hf、あるいはZr膜を形成した後、金属Ta、Hf、あるいはZr膜を酸化してTaOx、HfOx、あるいはZrOxを形成してもよい。金属Ta、Hf、あるいはZr膜を形成した後、金属Ta、Hf、あるいはZr膜を酸化してTaOy、HfOy、あるいはZrOyを形成してもよい。第1抵抗変化材料層44の厚みと第2抵抗変化材料層45の厚みの合計は、メモリセルホール101を埋設できる以上であれば良く、その後の表面部分の除去工程でのプロセスの容易性も考慮し、本実施形態では例えば、400nmとしうる。次に、図11Aに示すように、CMPプロセスを用いて層間絶縁層80上の第1抵抗変化材料層44および第2抵抗変化材料層45を除去してメモリセルホール101およびダミーホール111の中にのみ第1抵抗変化材料層44および第2抵抗変化材料層45が残るようにする。なお、このように層間絶縁層80上の抵抗変化材料層を除去する方法としては、CMPの代わりにエッチバックプロセスを用いてもよい。その後、図11Bに示すように、さらにオーバーポリッシュを行うことで、メモリセルホール101およびダミーホール111中の第1抵抗変化材料層44および第2抵抗変化材料層45の表層側の一部を除去する。これにより、メモリセルホール101およびダミーホール111の中に第1抵抗変化層42および第2抵抗変化層43を形成する。なお、このように抵抗変化材料層の表層側の一部を除去する方法としては、オーバーポリッシュだけでなくエッチバックする方法でもよい。本実施形態では、オーバーポリッシュによる第1抵抗変化層42および第2抵抗変化層43の表層の除去膜厚はおおよそ30nmとしうる。スパッタ法では、化学量論的組成以上に酸素を含有させることは困難であるが、プラズマ酸化処理を行うと、酸素がタンタル酸化物の粒界、欠陥などに注入され、より高い酸素含有率を有する遷移金属酸化物層を形成することができるので、リーク電流の抑制に効果がある。また、タンタル酸化物ターゲットを酸素ガス雰囲気中でスパッタリングする反応性スパッタ法を用いてもよい。次に、図11Cに示すように、層間絶縁層80およびメモリセルホール101およびダミーホール111の内部に露出した第1抵抗変化層42および第2抵抗変化層43の上に、抵抗変化素子103の第2電極50となる第2電極材料層51を形成する。本実施形態においては、例えば、第2電極材料層51としてTaN、TiNまたはWをスパッタリングにより100nm形成しうる。図12A~図12Cの工程については、第2実施形態における図8A~図8Cの工程と同様であるので、詳細な説明を省略する。以上により、本実施形態の製造方法による不揮発性半導体記憶装置を作製することができる。上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び/又は機能の詳細を実質的に変更できる。