"行列状に配置される複数のメモリセルを含むメモリアレイを備え、各前記メモリセルの電気抵抗は、第1および第2のデータ書込電流によって磁気的に書込まれた記憶データに応じて変化し、メモリセル行にそれぞれ対応して設けられ、各々が、活性化時において、行方向に沿って前記第1のデータ書込電流を流すための複数のライトディジット線と、メモリセル列にそれぞれ対応して設けられ、各々が、活性化時において、列方向に沿って前記第2のデータ書込電流を流すための複数のライトビット線と、動作テスト時において、前記複数のライトディジット線の少なくとも一部を並列に活性化するための第1のマルチセレクション制御部とをさらに備える、薄膜磁性体記憶装置。前記動作テスト時において、各前記メモリセルに対するデータ書込が理論的には不能なレベルまで、前記第1のデータ書込電流を低下させるためのテスト電流供給回路をさらに備える、請求項1記載の薄膜磁性体記憶装置。前記動作テスト時において、前記複数のライトビット線のうちの少なくとも一部を、第1および第2の電圧の間に互いに直列に接続するための第2のマルチセレクション制御部をさらに備える、請求項1記載の薄膜磁性体記憶装置。前記動作テストは、前記少なくとも一部のライトビット線に流される前記第2のデータ書込電流の方向が互いに反対に設定される、第1および第2のテストパターンを含む、請求項3記載の薄膜磁性体記憶装置。一般的に、複数のMTJメモリセルが行列状に配置されたMRAMデバイスにおいては、メモリセル行に対応して、ライトディジット線WDLおよびワード線WLが配置され、メモリセル列に対応して、ライトビット線WBLおよびリードビット線RBLが配置される。したがって、各メモリセル行に対応して、データ書込時に用いるライトディジット線WDLと、データ読出時に用いるワード線WLとの2種類の配線が必要となる。これにより、行選択動作に関連する回路の面積が増大してしまう。また、既に説明したように、データ書込の対象となる選択メモリセルに対しては、ライトビット線WBLおよびライトディジット線WDLの両方にデータ書込電流が流す必要がある。したがって、選択メモリセルと同一のメモリセル行もしくはメモリセル列に属する非選択メモリセルに対しても、ライトビット線WBLおよびライトディジット線WDLのいずれか一方には、データ書込電流が流される。これらの非選択メモリセルに対して、理論的にはデータ書込は実行されないが、ノイズ等の影響によって微小な書込動作が実行されて、自由磁化層の磁化方向に変化が生じる可能性も存在する。このような現象が蓄積されると、データの誤書込に至り、記憶データが消失してしまう可能性がある。したがって、データ書込時において、このようなデータ誤書込の危険性を抑制する構成が求められる。また、動作テストによって、各MTJメモリセルのデータ誤書込に対する耐性を十分に評価する必要がある。したがって、メモリアレイ全体に対して、このような動作テストを効率的に実行する構成も求められる。この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、行選択動作に関連する部分の回路面積を削減した薄膜磁性体記憶装置を提供することである。この発明の、他の目的は、データ書込において、非選択メモリセルに対するデータ誤書込の発生を抑制する薄膜磁性体記憶装置の構成を提供することである。この発明の、さらに他の1つの目的は、各MTJメモリセルにおけるデータ誤書込耐性を効率的に評価する薄膜磁性体記憶装置の構成を提供することである。この発明に従う薄膜磁性体記憶装置は、行列状に配置される複数のメモリセルを含むメモリアレイを備え、各メモリセルの電気抵抗は、第1および第2のデータ書込電流によって磁気的に書込まれた記憶データに応じて変化する。薄膜磁性体記憶装置は、メモリセル行にそれぞれ対応して設けられ、各々が、活性化時において、行方向に第1のデータ書込電流を流すための複数のライトディジット線と、メモリセル列にそれぞれ対応して設けられ、各々が、活性化時において列方向に第2のデータ書込電流を流すための複数のライトビット線と、メモリセル行にそれぞれ対応して設けられ、各々が、データ読出対象に選択された選択メモリセルを含む選択行を活性化するための複数のワード線と、メモリアレイにおける行選択を実行するための行選択部とを備える。行選択部は、行アドレスをデコードするための行デコード回路と、各ワード線に対応して設けられ、データ読出時において、対応するメモリセル行のデコード結果に基づいて、対応するワード線を活性化するためのワード線選択回路と、各ライトディジット線に対応して設けられ、データ書込時において、対応するメモリセル行のデコード結果に基づいて、対応するライトディジット線を活性化するためライトディジット線選択回路とを含む。好ましくは、各メモリセル行において、各ワード線選択回路および各ライトディジット線選択回路は、各ワード線および各ライトディジット線の一端に対応する第1の領域および、各ワード線および各ライトディジット線の他端に対応する第2の領域の一方に、1行ごとに交互配置される。好ましくは、薄膜磁性体記憶装置は、L個L:2以上の自然数のメモリセル行ごとに配置され、行アドレスに応じて選択的に活性化されるメインワード線と、行アドレスに応じて、1本のメインワード線と対応付けられるL個のメモリセル行のうちの1個を選択するための信号を伝達する選択線と、対応する1本ずつのワード線およびライトディジット線ごとに設けられ、対応するメインワード線と選択線とに応じて、対応するワード線およびライトディジット線に対してデコード結果を伝達するためのサブワードドライバとをさらに備える。さらに好ましくは、薄膜磁性体記憶装置は、各ワード線ごとに設けられ、データ書込時において、対応するワード線を接地電圧に固定するためのトランジスタスイッチをさらに備える。あるいは、さらに好ましくは、サブワードドライバは、デコード結果に基づいて、対応する1本ずつのワード線およびライトディジット線の一方が選択される場合に、内部ノードを第1の電圧に設定し、かつ、対応する1本ずつのワード線およびライトディジット線の両方が非選択である場合に、内部ノードを第2の電圧に設定する。各ライトディジット線選択回路は、対応するライトディジット線の一端と内部ノードとの間に設けられ、データ書込時にオンする第1のトランジスタスイッチを含む。薄膜磁性体記憶装置は、各ライトディジット線ごとに設けられ、対応するライトディジット線の他端を第2の電圧と接続するための第2のトランジスタスイッチをさらに備える。この発明の他の構成に従う薄膜磁性体記憶装置は、行列状に配置される複数のメモリセルを含み、列方向に沿って複数のバンクに分割されるメモリアレイを備える。各メモリセルの電気抵抗は、第1および第2のデータ書込電流によって磁気的に書込まれた記憶データに応じて変化する。薄膜磁性体記憶装置は、メモリセル列にそれぞれ対応して設けられ、各々が、活性化時において、列方向に沿って第1のデータ書込電流を流すための複数のライトビット線と、L個L:2以上の自然数のメモリセル行ごとに配置され、行アドレスに応じて選択的に活性化されるメインワード線と、行アドレスに応じて、1本のメインワード線と対応付けられるL個のメモリセル行のうちの1個を選択するための信号を伝達する選択線と、メモリセル行にそれぞれ対応して設けられるとともに、同一メモリセル行において各バンクごとに分割配置される複数のライトディジット線と、複数のライトディジット線にそれぞれ対応して設けられ、各々が、対応するメインワード線と選択線とに応じて、対応するライトディジット線を選択的に活性化する複数のサブワードドライバとをさらに備える。活性化されたライトディジット線は、データ書込対象に選択された選択メモリセルを含むバンク内において、選択メモリセルを含む選択行に対して第2のデータ書込電流を流す。好ましくは、サブワードドライバは、活性化時には、対応するライトディジット線を第1の電圧と接続し、かつ、非活性化時には、対応するライトディジット線を第2の電圧と接続する。薄膜磁性体記憶装置は、各ライトディジット線ごとに設けられ、対応するライトディジット線の差部ワードドライバと反対側の一端を第2の電圧と接続するためのトランジスタスイッチをさらに備える。好ましくは、第1のデータ書込電流は、書込まれる記憶データのレベルに応じた方向に流される。この発明のさらに他の構成に従う薄膜磁性体記憶装置は、行列状に配置される複数のメモリセルを含み、行方向に沿って複数のブロックに分割されるメモリアレイを備える。各メモリセルの電気抵抗は、第1および第2のデータ書込電流によって磁気的に書込まれた記憶データに応じて変化する。薄膜磁性体記憶装置は、メモリセル行にそれぞれ対応して設けられ、各々が、活性化時において、データ書込対象に選択された選択メモリセルを含む選択行に対して、第1のデータ書込電流を流すための複数のライトディジット線と、L個L:2以上の自然数のメモリセル列ごとに配置され、活性化時において、第2のデータ書込電流を流すためのメインライトビット線と、メモリセル列にそれぞれ対応して設けられるとともに、同一メモリセル列において各ブロックごとに分割配置される複数のサブライトビット線とを備える。各サブライトビット線は、対応するメモリセルに対して、対応するメインライトビット線よりも近くに配置される。薄膜磁性体記憶装置は、各メモリセルブロックにおいて、各メインライトビット線ごとに設けられ、対応するメインライトビット線とL本のサブライトビット線との間の接続を制御するための接続制御部をさらに備え、接続制御部は、選択メモリセルが含まれるブロックにおいて、選択メモリセルに対応する選択サブライトビット線を、対応するメインライトビット線と接続するとともに、それ以外のサブライトビット線の各々を対応するメインライトビット線から電気的に切離す。好ましくは、薄膜磁性体記憶装置は、各メインライトビット線の一端および他端にそれぞれ対応して設けられる第1および第2のライトビット線ドライバをさらに備える。第1および第2のライトビット線ドライバは、対応するメインライトビット線が選択メモリセルと対応する場合に、一端および他端を第1および第2の電圧の一方ずつと、書込データのレベルに応じて接続する。特にこの構成においは、第1のライトビット線ドライバは、第1の電圧とメインライトビット線の一端との間に設けられた第1のドライバトランジスタと、第2の電圧と一端との間に設けられた第2のドライバトランジスタと、対応するメインライトビット線を選択するための信号と書込データとに応じて、第1および第2のドライバトランジスタのゲート電圧を制御する第1の論理ゲートとを有する。第2のライトビット線ドライバは、第1の電圧とメインライトビット線の他端との間に設けられた第3のドライバトランジスタと、第2の電圧と他端との間に設けられた第4のドライバトランジスタと、対応するメインライトビット線を選択するための信号と書込データの反転信号とに応じて、第3および第4のドライバトランジスタのゲート電圧を制御する第2の論理ゲートとを有する。また、好ましくは、接続制御部は、選択メモリセルに対応するサブライトビット線の両端を、対応するメインライトビット線上の第1および第2のノードのそれぞれと接続するとともに、第1および第2のノード間に直列に挿入される第1の選択スイッチを有し、第1の選択スイッチは、対応するブロックが選択メモリセルを含む場合に、対応するメインライトビット線上の電流経路を遮断する。さらに好ましくは、接続制御部は、各サブライトビット線ごとに設けられ、対応するサブライトビット線の一端と第1のノードとの間に設けられる第2の選択スイッチと、各サブライトビット線ごとに設けられ、対応するサブライトビット線の他端と第2のノードとの間に設けられる第3の選択スイッチとをさらに含む。第2および第3の選択スイッチは、対応するブロックが選択メモリセルを含む場合に、1本のメインライトワード線と対応付けられるL本のサブライトビット線のうちの1本を選択するための信号に応答して、選択的にオンする。特にこの構成においては、接続制御部は、各サブライトビット線ごとに設けられ、対応するサブライトビット線を接地電圧と接続するための第4および第5の選択スイッチをさらに含む。第4の選択スイッチは、対応するブロックが選択メモリセルを含む場合に、対応するサブライトビット線が選択メモリセルに対応するときを除いてオンする。第5の選択スイッチは、対応するブロックが選択メモリセルを含む場合を除いてオンする。あるいは好ましくは、薄膜磁性体記憶装置は、各メインライトビット線の一端にそれぞれ対応して設けられ、対応するメインライトビット線が選択メモリセルと対応する場合に一端を第1の電圧と接続するライトビット線ドライバをさらに備える。接続制御部は、選択サブライトビット線の一端および他端を、対応するメインライトビット線および第2の電圧の一方ずつと、書込データのレベルに応じて接続する。さらに好ましくは、接続制御部は、各サブライトビット線ごとに設けられ、対応するサブライトビット線の一端と対応するメインライトビット線との間に設けられる第1の選択スイッチと、各サブライトビット線ごとに設けられ、対応するサブライトビット線の他端と対応するメインライトビット線との間に設けられる第2の選択スイッチとを含む。特にこの構成においては、第1および第2の選択スイッチの一方は、対応するサブライトビット線が選択メモリセルに対応する場合に、書込データのレベルに応じて選択的にオンする。あるいは、さらに好ましくは、接続制御部は、各サブライトビット線ごとに設けられ、対応するサブライトビット線の一端と第2の電圧との間に設けられる第3の選択スイッチと、各サブライトビット線ごとに設けられ、対応するサブライトビット線の他端と第2の電圧との間に設けられる第4の選択スイッチとを含む。特にこの構成においては、第3および第4の選択スイッチの一方は、対応するサブライトビット線が選択メモリセルに対応する場合に、書込データのレベルに応じて選択的にオンする。さらに、対応するサブライトビット線が選択メモリセルに対応する場合を除いて、第3および第4の選択スイッチの各々はオンする。また、好ましくは、接続制御部は、各サブライトビット線の一端および他端にそれぞれ対応して設けられる第1および第2のCMOSドライバを含む。第1のCMOSドライバは、対応するサブライトビット線の一端および対応するメインライトビット線の間に設けられる第1導電型の第1MOSトランジスタと、一端および第2の電圧の間に設けられる、第1導電型とは反対の第2導電型の第2MOSトランジスタとを有する。第2のCMOSドライバは、対応するサブライトビット線の他端および対応するメインライトビット線の間に設けられる第1導電型の第3MOSトランジスタと、他端および第2の電圧との間に設けられる、第2導電型の第4MOSトランジスタとを有する。第1および第2のMOSトランジスタは相補的にオンし、第3および第4のMOSトランジスタは相補的にオンする。さらに好ましくは、対応するサブライトビット線が選択メモリセルに対応する場合に、第1および第2のCMOSドライバの一方は、書込データのレベルに応じて、一端および他端の一方を対応するメインライトビット線と接続し、第1および第2のCMOSドライバの他方は、書込データのレベルに応じて、一端および他端の他方を第2の電圧と接続する。特に、対応するサブライトビット線が選択メモリセルに対応する場合を除いて、第2MOSトランジスタおよび第4MOSトランジスタはオンする。この発明のさらに他の構成に従う薄膜磁性体記憶装置は、行列状に配置される複数のメモリセルを含むメモリアレイを備える。各メモリセルの電気抵抗は、第1および第2のデータ書込電流によって磁気的に書込まれた記憶データに応じて変化する。薄膜磁性体記憶装置は、メモリセル行にそれぞれ対応して設けられ、各々が、活性化時において、行方向に沿って第1のデータ書込電流を流すための複数のライトディジット線と、メモリセル列にそれぞれ対応して設けられ、各々が、活性化時において、列方向に沿って第2のデータ書込電流を流すための複数のライトビット線と、動作テスト時において、複数のライトディジット線の少なくとも一部を並列に活性化するための第1のマルチセレクション制御部とをさらに備える。好ましくは、薄膜磁性体記憶装置は、動作テスト時において、各メモリセルに対するデータ書込が理論的には不能なレベルまで、第1のデータ書込電流を低下させるためのテスト電流供給回路をさらに備える。また、好ましくは、薄膜磁性体記憶装置は、動作テスト時において、複数のライトビット線のうちの少なくとも一部を、第1および第2の電圧の間に互いに直列に接続するための第2のマルチセレクション制御部をさらに備える。さらに好ましくは、動作テストは、少なくとも一部のライトビット線に流される第2のデータ書込電流の方向が互いに反対に設定される、第1および第2のテストパターンを含む。請求項1の薄膜磁性体記憶装置は、行選択結果をデコードするための行デコード回路を、データ書込用のライトディジット線およびデータ読出用のワード線によって共有することができるので、行選択動作に関連する回路面積を削減して、MRAMデバイスの小面積化を図ることができる。請求項2に記載の薄膜磁性体記憶装置は、請求項1記載の薄膜磁性体記憶装置が奏する効果に加えて、デコード結果を共有するためのワード線選択回路およびライトディジット線選択回路を、小面積で効率的に配置できる。請求項3および4に記載の薄膜磁性体記憶装置は、メインワード線をさらに設けた階層ワード線構成における行選択に必要となるサブワードドライバについても、データ書込用のライトディジット線およびデータ読出用のワード線によって共有することができる。したがって、請求項1記載の薄膜磁性体記憶装置が奏する効果に加えて、階層ワード線構成においてもMRAMデバイスの小面積化を図ることができる。請求項5記載の薄膜磁性体記憶装置は、請求項3記載の薄膜磁性体記憶装置が奏する効果に加えて、活性化されたライトディジット線に対して簡易な構成でデータ書込電流を流すことができる。請求項6および8に記載の薄膜磁性体記憶装置は、ライトディジット線を分割配置して、各々の活性化を互いに独立に制御できるので、行方向に沿ったデータ書込電流をデータ書込対象となった選択メモリセルを含む必要な領域のみに流すことができる。この結果、非選択メモリセルに対するデータ誤書込の危険性を抑制することができる。請求項7記載の薄膜磁性体記憶装置は、請求項6記載の薄膜磁性体記憶装置が奏する効果に加えて、活性化されたライトディジット線に対して簡易な構成でデータ書込電流を流すことができる。請求項9から13に記載の薄膜磁性体記憶装置は、サブライトビット線を分割配置して、各々の活性化を互いに独立に制御できるので、列方向に沿ったデータ書込電流をデータ書込対象となった選択メモリセルを含む必要な領域のみに流すことができる。この結果、非選択メモリセルに対するデータ誤書込の危険性を抑制することができる。請求項15、16、17、18、19、21および22記載の薄膜磁性体記憶装置は、メインライトビット線におけるデータ書込電流の方向を書込データに応じて切換える必要がないので、ライトビット線ドライバを片側のみに配置すればよい。この結果、請求項9記載の薄膜磁性体記憶装置が奏する効果に加えて、MRAMデバイスの小面積化を図ることができる。また、メインライトビットワード線上において、ライドビット線ドライバから見て選択メモリセルを含むブロックよりも遠い側においては、データ書込電流流れない。したがって、請求項9記載の薄膜磁性体記憶装置が奏する効果に加えて、非選択メモリセルに対するデータ誤書込をより強力に防止することができる。請求項14、20および23に記載の薄膜磁性体記憶装置は、活性化されたサブライトビット線を除く他のサブライトビット線を接地電圧に固定するので、データ誤書込の発生をさらに抑制できる。請求項24記載の薄膜磁性体記憶装置は、動作テスト時において、複数本のライトディジット線に並列にデータ書込電流を流すことができるため、動作テストを効率的に短時間で実行できる。請求項25記載の薄膜磁性体記憶装置は、動作テスト時において、理論的にはデータ書込が実行不能なレベルのデータ書込電流を、複数本のライトディジット線に並列に流すことができる。したがって、請求項24記載の薄膜磁性体記憶装置が奏する効果に加えて、各メモリセルのデータ誤書込に対する耐性を評価することができる。請求項26記載の薄膜磁性体記憶装置は、動作テスト時において、直列に接続された複数本のライトビット線に対して、データ書込電流を同時に流すことができる。したがって、消費電流の増大を抑制した上で、動作テストをさらに効率的かつ短時間で実行できる。請求項27記載の薄膜磁性体記憶装置は、請求項26記載の薄膜磁性体記憶装置が奏する効果に加えて、記憶データの極性に依存してメモリセルのデータ誤書込耐性が異なる場合にも、特性を正確に評価できる。以下において、本発明の実施の形態について図面を参照して詳細に説明する。なお、図中における同一符号は、同一または相当部分を示す。[実施の形態1]図1は、本発明の実施の形態1に従うMRAMデバイス1の全体構成を示す概略ブロック図である。図1を参照して、実施の形態1に従うMRAMデバイス1は、外部からの制御信号CMDおよびアドレス信号ADDに応答してランダムアクセスを行ない、書込データDINの入力および読出データDOUTの出力を実行する。MRAMデバイス1は、制御信号CMDに応答してMRAMデバイス1の全体動作を制御するコントロール回路5と、行列状に配置された複数のMTJメモリセルを有するメモリアレイ10とを備える。メモリアレイ10は、行列状に配置された複数のMTJメモリセルMCを含む。MTJメモリセルの構成は、図21に示したのと同様である。図1においては、代表的に示される1個のMTJメモリセルと、これに対応するワード線WL、ライトディジット線WDL、ライトビット線WBLおよびリードビット線RBLの配置が示される。ワード線WLおよびライトディジット線WDLは、メモリセル行に対応して配置される。実施の形態1に従う構成においては、ワード線WLは、複数のメモリセル行ごとに配置されるメインワード線MWLと、各メモリセル行ごとに配置されるサブワード線SWLとに階層的に設けられる。リードビット線RBLおよびライトビット線WBLは、メモリセル列に対応して配置される。データ書込時においては、選択メモリセルに対応するメモリセル行以下、選択行とも称するのライトディジット線WDLと、選択メモリセルに対応するメモリセル列以下、選択列とも称するのライトビット線WBLとが活性化されて、それぞれにデータ書込電流が流される。また、データ読出時においては、選択メモリセルに対応するワード線WLサブワード線SWLが高電圧状態に活性化され、センス電流データ読出電流Isが、選択メモリセルおよびリードビット線RBLを通過する。メモリアレイ10における、MTJメモリセルおよび上記の信号線群の配置の詳細については、後程説明する。なお、以下においては、信号、信号線およびデータ等の2値的な高電圧状態電源電圧Vccおよび低電圧状態接地電圧Vssを、それぞれHレベルおよびLレベルとも称する。MRAMデバイス1は、さらに、アドレス信号ADDによって示されるロウアドレスRAをデコードして、メモリアレイ10における行選択を実行するためのデコード結果を出力する行デコーダ20と、アドレス信号ADDによって示されるコラムアドレスCAをデコードして、メモリアレイ10における列選択を実行するためのデコード結果を出力する列デコーダ25と、読出/書込制御回路30および35とを備える。読出/書込制御回路30および35は、データ書込時においてライトビット線WBLにデータ書込電流を流すための回路、データ読出時においてリードビット線RBLにセンス電流を流すための回路、データ読出時において、リードビット線RBLの電圧を検知して読出データを生成するための回路等を総称したものである。図2は、図1に示したメモリアレイ10の構成を説明するための図である。図2を参照して、メモリアレイ10は、サブワードドライバ帯52およびサブコラムドライバ帯55に囲まれたメモリセルブロック50に細分化されている。メモリアレイ10全体では、メモリセルブロック50は、m行×n列n,m:自然数に行列状に配置されている。以下においては、選択メモリセルが属するメモリセルブロックを、単に選択メモリセルブロックと称する。列方向に互いに隣り合うm個のメモリセルブロックは、同一のバンクを構成する。したがって、メモリアレイ10は、n個のバンクBK1~BKnに分割される。同様に、行方向に互いに隣り合うn個のメモリセルブロックは、同一のブロックグループを構成する。したがって、メモリアレイ10は、m個のブロックグループBGL1~BGLmに分割される。各メモリセルブロック50において、MTJメモリセルは、行列状に配置される。各メモリセル行ごとに、データ読出用のサブワード線SWLと、データ書込用のライトディジット線WDLとが配置される。すなわち、ライトディジット線WDLは、各サブブロックごとに独立に、各メモリセル行に対応して配置される。実施の形態1に従う構成においては、行選択のための上位信号線として、メインワード線MWLがサブワード線SWLおよびライトディジット線WDLと階層的に設けられる。メインワード線MWLは、複数のメモリセル行ごとに、行方向に互いに隣り合うn個のメモリセルブロックにまたがって共通に配置される。メインワード線MWLにそれぞれ対応して、メインワードドライバ60が配置される。メインワードドライバ60の各々は、行デコーダ20における行選択結果に応じて、対応するメインワード線MWLを活性化する。各メモリセル列に対応して、データ書込用のライトビット線WBLおよびリードビット線RBLが配置される。実施の形態1に従う構成においては、ライトビット線WBLおよびリードビット線RBLは、列方向に互いに隣り合うm個のメモリセルブロック間にまたがって共通に配置される。これらのビット線をワード線と同様に、上位のビット線と下位のビット線とに階層的に配置する場合には、両者の間の接続を制御するための回路群が、サブコラムドライバ帯55に設けられる。列方向に沿ってセグメントデコード線SGDLが配置される。セグメントデコード線SGDLは、行デコーダ20のデコード結果に応じて活性化され、サブワード線SWLおよびライトディジット線WDLの活性化範囲を制御するための信号を伝達する。セグメントデコード線SGDLは、サブワードドライバ帯を通過するように設けられ、後程説明するようしバンク選択線BSL、選択線SLおよびリセット線RSLを含む。セグメントデコード線SGDLは、各バンクごとに独立に制御される。サブワードドライバ帯52には、対応するセグメントデコード線SGDLおよびメインワード線MWLに応じて、対応するサブワード線SWLおよびライトディジット線WDLの活性化を制御するための回路群が配置されている。図3は、サブワードドライバ帯およびサブブロックの詳細な構成を示すための回路図である。図3を参照して、サブワードドライバ帯52には、各メモリセル行に対応して、サブワードドライバ70およびサブロウデコーダ80が配置される。図3においては、一例として、4つのメモリセル行ごとに1本のメインワード線MWLが設けられるものとする。すなわち、各メモリセルブロックにおいて、1本のメインワード線MWLは、4本のサブワード線SWLおよびライトディジット線WDLと対応付けられる。1本のメインワード線MWLに対応する4本のサブワード線データ読出時およびライトディジット線WDLデータ書込時のうちの、いずれのサブワード線SWLおよびライトディジット線WDLが選択されるかは、選択線SLのうちの1つの活性化Hレベルにより指定される。リセット線RSL1~RSL4は、サブワードドライバに一旦保持されたデコード結果をリセットするために配置される。なお、選択線SL1~SL4およびリセット線RSL1~RSL4を総称する場合には、選択線SLおよびリセット線RSLとそれぞれ称する。バンク選択線BSLは、対応するバンクに選択メモリセルブロックが含まれる場合に、Hレベルに活性化される。サブワードドライバ70は、ゲート電圧がバンク選択線BSLにより制御され、メインワード線MWLと内部ノードN0との間に設けられる選択トランジスタ71と、内部ノードN0によってゲート電圧が制御され、選択線SLのうちの1つたとえばSL0とデコード結果を保持するためのノードNdとの間に接続されるトランジスタ72と、ゲート電圧がトランジスタ72と同じ選択線SL0により制御され、内部ノードN0とノードNdとの間に接続されるトランジスタ73とを含む。サブワードドライバ70は、さらに、リセット線RSLによりゲート電圧が制御され、ノードNdと接地電圧Vssとの間に設けられるトランジスタ74をさらに含む。バンク選択線BSLは、活性化時にはHレベル電源電圧Vccに設定され、デコード結果がノードNdに保持された後は、Lレベル接地電圧Vssに変化する。このとき、トランジスタ72および73により構成されるラッチ回路により、このバンク選択線BSLの活性状態が保持されることになる。選択線SLとリセット線RSLとの電圧レベルは、互いに相補となるように制御される。待機動作時においては、バンク選択線BSLがLレベル接地電圧Vssであり、選択線SLがLレベル接地電圧Vssであり、リセット線RSLは、Hレベル電源電圧Vccとなっている。活性化動作時においては、まず、対応するリセット線をLレベル接地電圧Vssに非活性化するとともに、選択行に対応するバンク選択線BSLが活性化されて、Hレベル電源電圧Vccとなる。次いで、選択行に対応するメインワード線MWLが活性化されてHレベル電源電圧Vccに変化する。このメインワード線MWLの活性化とほぼ同時に、選択線SLのうちの選択行に対応する1つが、Hレベル電源電圧Vccに設定される。これに応じて、選択行に対応するノードNdは、HレベルVcc-Vthレベルとなる。ここで、Vthは、トランジスタ71および73のしきい値電圧の和である。その後、バンク選択線BSLは、Lレベル接地電圧Vssに非活性化され、サブワードドライバ70中のトランジスタ72および73によって形成されるラッチ回路によって、ノードNdに電荷が閉じ込められることになる。この状態で、選択線SLのうちの選択されている1つの電圧レベルをHレベル電源電圧Vccまで上昇させれば、選択メモリセルブロックにおいて、選択行に対応するノードNdの電圧は、電源電圧Vccレベルまで上昇しかつラッチされる。リセット時には、バンク選択線BSLをHレベル電源電圧Vccに設定するとともに、選択線SLをLレベル接地電圧Vssに設定する。さらに、リセット線RSLをHレベル電源電圧Vccに活性化することで、ノードNdに蓄えられた電荷を放電する。このような構成とすることで、サブワードドライバ70を、NチャネルMOSトランジスタの4素子のみで構成することが可能であり、素子数を削減することができる。さらに、メインワード線MWLの活性化は、ワンショットパルス信号として行なわれる。すなわち、選択メモリセルブロック内の選択行において、サブワードドライバ70中のトランジスタ72および73によって、メインワード線の活性状態Hレベルが一度保持されると、メインワード線MWLの電圧レベルはLレベルにリセット可能である。このような構成では、図2に示したように、複数のバンクが同一のメインワード線を共有しても、バンク選択線BSLが活性化されない限り、メインワード線MWLの電圧レベルは、サブワードドライバ70の各々に影響を与えることがない。したがって、行方向に隣接する複数のメモリセルブロックを独立なバンクとして動作させることが可能となる。他のサブワードドライバにおいても、同様の構成が存在する。このような構成とすることにより、メインワード線MWLを活性化するとともに、さらにバンク選択線BSLを活性化して、かつ選択線SLのいずれかを選択的に活性化することによって、選択メモリセルブロック内の選択行に対応するノードNdが活性状態Hレベル;電源電圧Vccに設定され、かつその活性状態が保持される。すなわち、サブワードドライバ70内に、デコード結果行選択結果を保持することができる。一方、リセット線RSLを選択的に活性化して接地電圧に放電することによって、一旦サブワードドライバ内に保持されたデコード結果行選択結果は、リセットされる。サブロウデコーダ80は、各メモリセル行ごとに、千鳥状に配置される。すなわち、サブロウデコーダ80は、1つのメモリセルブロックに隣接する2つのサブワードドライバ帯52を用いて、サブワード線SWLおよびライトディジット線WDLの一端に対応するサブワードドライバ帯および、サブワード線SWLおよびライトディジット線WDLの他端に対応するサブワードドライバ帯の一方に、1行ごとに交互配置される。これにより、サブロウデコーダ80を小面積で効率的に配置できる。サブロウデコーダ80は、サブワードドライバ70に保持される対応するメモリセル行のデコード結果に基づいて、サブワード線SWLおよびライトディジット線WDLの活性化を制御する。サブワード線SWLおよびライトディジット線WDLは、各メモリセルブロック内において、同一のメモリセル行に属するMTJメモリセルMCに対応するように配置される。一方、同一のメモリセル列に属するMTJメモリセルMCに対しては、ライトビット線WBLおよびリードビット線RBLが配置される。さらに、各メモリセル行ごとに、データ書込時を含むデータ読出時以外において、サブワード線SWLを接地電圧Vssに固定するためのトランジスタスイッチ90と、ライトディジット線WDLの一端側を、接地電圧Vssと接続するためのトランジスタスイッチ92とが配置される。トランジスタスイッチ90は、データ読出時にHレベルに活性化される制御信号REの反転信号/REをゲートに受けて、サブワード線SWLと接地電圧Vssとの間に設けられる。トランジスタスイッチ90は、電源電圧Vccと結合されたゲートを有し、ライトディジット線WDLと接地電圧Vssとの間に設けられる。ライトディジット線WDLの他端は、サブロウデコーダ80によって、行選択結果に応じて選択的にHレベル電源電圧Vccに設定される。これにより、活性化されたライトディジット線WDLに対して、サブロウデコーダ80からトランジスタスイッチ92に向かう方向に、データ書込電流Ipを流すことができる。図4は、サブロウデコーダ80の構成を詳細に示す回路図である。図4には、1本のメインワード線MWLに対応する、4つのメモリセル行が代表的に示される。各メモリセル行に対応するサブロウデコーダ80の構成は同様になるので、ここでは、代表的に1つのメモリセル行に対応する構成について説明する。図4を参照して、サブロウデコーダ80は、デコード結果行選択結果が保持されたノードNdとライトディジット線WDLとの間に設けられるトランジスタスイッチ82と、ノードNdとサブワード線SWLとの間に設けられたトランジスタスイッチ84とを有する。トランジスタスイッチ82のゲートには、データ書込時にHレベルに活性化される制御信号WEが与えられる。トランジスタスイッチ84のゲートには、データ読出時にHレベルに活性化される制御信号REが入力される。各サブロウデコーダにおいて、データ書込時には、トランジスタスイッチ82がターンオンするとともにトランジスタスイッチ84がターンオフし、データ読出時には、トランジスタスイッチ84がターンオンするとともにトランジスタスイッチ82がターンオフする。データ読出時およびデータ書込時の各々において、ノードNdには、対応するメモリセル行のデコード結果が保持される。すなわち、選択メモリセルブロックの選択行に対応するノードNdは、Hレベル電源電圧Vccに設定され、それ以外では、ノードNdは、Lレベル接地電圧Vssに設定される。データ書込時においては、トランジスタスイッチ82は、制御信号WEに応答してターンオンして、ノードNdの電圧、すなわち対応するメモリセル行のデコード結果に基づいて、対応するライトディジット線WDLを活性化する。活性化されたライトディジット線WDLは、Hレベル電源電圧Vccに設定されたノードNdと接続されるので、サブロウデコーダ80からオン状態のトランジスタスイッチ92に向かう方向に、データ書込電流Ipが流される。したがって、行方向のデータ書込電流Ipを流すためのライトディジット線WDLを各メモリセルブロックごとに細分化することによって、選択メモリセルブロックに対応するライトディジット線WDLのみにデータ書込電流Ipを流すことができる。一方、図1に示した読出/書込制御回路30および35に設けられたライトビット線ドライバ図示せずは、選択列に対応するライトビット線WBLの両端のそれぞれを、Hレベル電源電圧VccおよびLレベル接地電圧Vssの一方ずつに設定する。ライトビット線WBLの両端の電圧設定は、書込データのレベルに応じて切換えられる。したがって、ライトビット線WBLを流れる列方向のデータ書込電流は、記憶データのレベルに応じた方向Iwまたは-Iwを有する。以下においては、両方向のデータ書込電流を総称する場合には、データ書込電流±Iwと表記する。このような構成とすることによって、データ書込対象となった選択メモリセルを含む必要最小限の領域のみにデータ書込電流Ipが流される。すなわち、選択メモリセルが属する選択バンク以外の他のバンクにおいては、行方向のデータ書込電流Ipが流されることがない。したがって、ライトディジット線WDLを階層的に配置せずに、すなわち行方向に隣接するメモリセルブロック間で共有されるように配置する構成と比較して、非選択メモリセルに対するデータ誤書込の危険性を抑制することができる。データ読出時においては、トランジスタスイッチ90によって、各サブワード線SWLが接地電圧Vssと切り離される。さらに、トランジスタスイッチ84は、制御信号REに応答してターンオンして、ノードNdの電圧、すなわち対応するメモリセル行のデコード結果に基づいて、対応するサブワード線SWLを活性化する。活性化されたサブワード線SWLは、Hレベル電源電圧Vccに設定されたノードNdと接続される。これに応答して、選択行に対応する対応するアクセストランジスタATRの各々がターンオンして、ライトビット線WBLと、リードビット線RBLとの間に磁気トンネル接合部MTJが電気的に結合される。さらに、選択列において、選択メモリセルの磁気トンネル接合部MTJおよびリードビット線RBLを通過させるためのセンス電流Isを供給することによって、リードビット線RBLの電圧を検知して、選択メモリセルの記憶データを読出すことができる。このように、サブロウデコーダ80を設けることによって、ライトディジット線WDLと、サブワード線SWLとのデコーダを共有することができる。すなわち、行デコーダ20およびサブワードドライバ70を、データ読出用のサブワード線SWLと、データ書込用のライトディジット線WDLとによって共有することができるので、行選択動作に関連する回路面積を削減して、MRAMデバイスの小面積化を図ることができる。[実施の形態2]実施の形態2においては、列方向のデータ書込電流±Iwを流すためのライトビット線WBLを階層的に配置する構成について説明する。図5は、実施の形態2に従う階層的なメインライトビット線およびサブライトビット線の配置を示すブロック図である。図5を参照して、サブライトビット線SWBLは、各メモリセルブロック50毎に、各メモリセル列に対して配置される。一方、メインライトビット線MWBLは、同一バンクに属するm個のメモリセルブロックに共通に、複数のメモリセル列毎に配置される。実施の形態2においては、一例として、2つのメモリセル列毎に、1本のメインライトビット線MWBLが配置される構成を例示する。すなわち、各メモリセルブロックにおいて、2本のサブライトビット線SWBL1およびSWBL2が、1本のメインライトビット線MWBLと対応づけられる。なお、サブライトビット線SWBL1およびSWBL2を総称して、単にサブライトビット線SWBLとも称する。図6は、ライトビット線が階層的に配置されたMTJメモリセルの構造図である。図6を参照して、列方向のデータ書込電流±Iwを流すためのサブライトビット線SWBLは、図22に示したライトビット線WBLに相当し、磁気トンネル接合部MTJと近接するように配置される。メインライトビット線MWBLは、サブライトビット線SWBLよりも上層に配置される。したがって、サブライトビット線SWBLは、磁気トンネル接合部MTJMTJメモリセルに対して、メインライトビット線MWBLよりも近くに配置される。選択メモリセルブロックにおいては、列方向のデータ書込電流は、サブライトビット線SWBLを流れる。一方、非選択のサブブロックにおいては、データ書込電流±Iwは、メインライトビット線MWBLを流れる。これにより、非選択のメモリセルブロックにおいて、データ書込電流±Iwによって磁気トンネル接合部MTJに作用する磁界の強度を弱くすることができる。なお、MTJメモリセル部分のその他の部分の構造は、図22に示したものと同様であるので、詳細な説明は繰返さない。再び図5を参照して、読出/書込制御回路30および35は、各メインライトビット線MWBLの両端に対応して設けられる、ライトビット線ドライバ31および36を含む。ライトビット線ドライバ31は、列選択結果に応じて、対応するメインライトビット線MWBLが選択されたときに、メインライトビット線MWBLの一端を、書込データDINのデータレベルに応じて、電源電圧Vccおよび接地電圧Vssの一方と接続する。ライトビット線ドライバ36は、対応するメインライトビット線MWBLが選択されたときに、ライトビット線ドライバ31と相補的に、対応するメインライトビット線MWBLの他端を、電源電圧Vccおよび接地電圧Vssの他方と接続する。すなわち、選択されたメインライトビット線MWBLの両端は、書込データDINのデータレベルに応じて、電源電圧Vccおよび接地電圧Vssの一方ずつと相補的に接続される。これにより、選択されたメインライトビット線MWBLに対して、書込データDINのデータレベルに応じた方向のデータ書込電流±Iwを流すことができる。各メモリセルブロックにおいて、1本のメインライトビット線MWBLと2本のサブライトビット線SWBL1およびSWBL2との間の接続を制御するための、選択トランジスタスイッチ200,210a,210b,220a,220bが配置される。これらの選択トランジスタスイッチは、選択メモリセルブロック中の選択列に対応するサブライトビット線SWBLをメインライトビット線MWBLと接続する。また、それ以外のサブライトビット線SWBLは、メインライトビット線MWBLから電気的に切離される。また、m個のブロックグループにそれぞれ対応して、ブロックグループ選択信号/BGSL1~/BGSLmが設けられる。ブロックグループ選択信号/BGSL1~/BGSLmの各々は、同一のブロックグループに属する複数のサブブロックによって共有される。ブロックグループ選択信号/BGSL1~/BGSLmのうちの選択メモリセルブロックに対応する1つがLレベルに活性化され、残りはHレベルに非活性化される。なお、ブロックグループ選択信号/BGSL1~/BGSLmを総称して、ブロックグループ選択信号/BGSLとも称する。図7は、実施の形態2に従う選択スイッチの配置を詳細に説明する回路図である。各メモリセルブロックにおいて、メインライトビット線MWBLの各々に対する選択トランジスタスイッチの配置は同様であるので、図7においては、1つのメモリセルブロックにおける1本のメインライトビット線MWBLに対する構成が代表的に示される。図7を参照して、ライトビット線ドライバ31は、論理ゲート32と、CMOSインバータを構成するドライバトランジスタ33および34とを有する。論理ゲート32は、メインビット線MWBLの選択信号であるメインコラム選択信号MCSLと、書込データDINとのNAND論理演算結果を出力する。ドライバトランジスタ33は、PチャネルMOSトランジスタで構成され、メインライトビット線MWBLの一端と電源電圧Vccとの間に設けられる。ドライバトランジスタ34は、NチャネルMOSトランジスタで構成され、メインライトビット線MWBLの一端と接地電圧Vssとの間に設けられる。ドライバトランジスタ33および34の各々のゲート電圧は、論理ゲート32の出力によって制御される。ライトビット線ドライバ36は、論理ゲート37と、CMOSインバータを構成するドライバトランジスタ38および39とを有する。論理ゲート37は、メインビット線MWBLの選択信号であるメインコラム選択信号MCSLと、書込データDINの反転信号/DINとのNAND論理演算結果を出力する。ドライバトランジスタ38は、PチャネルMOSトランジスタで構成され、メインライトビット線MWBLの他端と電源電圧Vccとの間に設けられる。ドライバトランジスタ39は、NチャネルMOSトランジスタで構成され、メインライトビット線MWBLの他端と接地電圧Vssとの間に設けられる。ドライバトランジスタ38および39の各々のゲート電圧は、論理ゲート37の出力によって制御される。したがって、非選択のメインライトビット線MWBLに対応するライトビット線ドライバ31および36においては、論理ゲート32および37の出力は、Hレベルに設定される。したがって非選択のメインライトビット線MWBLの両端は、接地電圧Vssと接続される。一方、選択されたメインライトビット線MWBLの両端は、ライトビット線ドライバ31および36によって、書込データDINのデータレベルに応じて、電源電圧Vccおよび接地電圧Vssの一方ずつと接続される。書込データDINがHレベル1である場合には、ライトビット線ドライバ31は、メインライトビット線MWBLの一端を電源電圧Vccと接続し、ライトビット線ドライバ36は、メインライトビット線MWBLの他端を、接地電圧Vssと接続する。反対に、書込データDINがLレベル0である場合には、ライトビット線ドライバ31は、メインライトビット線MWBLの一端を接地電圧Vssと接続し、ライトビット線ドライバ36は、メインライトビット線MWBLの他端を、電源電圧Vccと接続する。選択トランジスタスイッチ200は、各メモリセルブロック毎に、メインライトビット線MWBLに対して直列に挿入される。選択トランジスタスイッチ200は、ノードN1およびN2の間に配置され、選択メモリセルブロックにおいて、メインライトビット線MWBL上の電流経路を遮断するために設けられる。選択トランジスタスイッチのゲートには、ブロックグループ選択信号/BGSLが与えられる。選択トランジスタスイッチ210aは、サブライトビット線SWBLの一端と、メインライトビット線MWBL上のノードN1との間に設けられる。選択トランジスタスイッチ220aは、サブライトビット線SWBL1の他端と、メインライトビット線MWBL上のノードN2との間に設けられる。選択トランジスタスイッチ210aおよび220aゲートには、サブコラム選択信号SCSL1が入力される。サブコラム選択信号SCSL1およびSCSL2は、1本のメインライトビット線MWBLと対応する2本のサブライトビット線の1本を選択するための信号である。選択トランジスタスイッチ210bは、サブライトビット線SWBL2の一端とノードN1との間に設けられる。選択トランジスタスイッチ220bは、サブライトビット線SWBL2の他端と、ノードN2との間に設けられる。選択トランジスタスイッチ210bおよび220bの各々のゲートは、サブコラム選択信号SCSL2を受ける。さらに、サブライトビット線SWBL1を接地電圧Vssと結合するための選択トランジスタスイッチ230aおよび240aが配置される。また、サブライトビット線SWBL2と接地電圧Vssとの間にも、選択トランジスタスイッチ230bおよび240bが電気的に結合される。選択トランジスタスイッチ230aのゲートには、サブコラム選択信号SCSL2が入力され、選択トランジスタスイッチ230bのゲートには、サブコラム選択信号SCSL1が入力される。選択トランジスタスイッチ240aおよび240bの各々のゲートには、ブロックグループ選択信号/BGSLが入力される。図7に表記されたこれらの選択トランジスタスイッチには、代表的にNチャネルMOSトランジスタが適用される。図8は、実施の形態2に従う列方向のデータ書込電流の経路を説明する第1の回路図である。図8には、図中にSで示された選択メモリセルに対して、Hレベル1データを書込む場合における、データ書込電流の電流経路が示される。図8を参照して、Hレベルの書込データDINを書込むためのデータ書込電流Iwを発生するために、ライトビット線ドライバ31は、対応するメインライトビット線MWBLの一端を電源電圧Vccと接続し、ライトビット線ドライバ36は、メインライトビット線MWBLの他端を、接地電圧Vssと接続する。選択メモリセルブロックにおいては、対応するブロックグループ選択信号/BGSLはLレベルに活性化される。これにより、選択トランジスタスイッチ200,240a,240bの各々は、ターンオフする。一方、非選択のメモリセルブロックにおいては、選択トランジスタスイッチ200はオンする。したがって、同一バンク内の非選択のメモリセルブロックにおいて、列方向のデータ書込電流Iwは、メインライトビット線MWBLを通過する。一方、選択メモリセルブロックにおいては、データ書込電流Iwをサブライトビット線SWBLに流すために、選択トランジスタスイッチ200によって、メインライトビット線MWBL上の電流経路は遮断される。選択メモリセルブロックにおいて、サブライトビット線SWBL2にデータ書込電流を流すために、サブコラム選択信号SCSL1がLレベルに非活性化され、サブコラム選択信号SCSL2がHレベルに活性化される。したがって、選択トランジスタスイッチ210b,220b,230aの各々はオン状態とされ、選択トランジスタスイッチ210a,220a,230bの各々はオフ状態に設定される。これにより、選択トランジスタスイッチ200によってメインライトビット線MWBL上の電流経路が遮断されたデータ書込電流Iwは、選択トランジスタスイッチ210bおよび220bを介して、サブビット線SWBL2を流れる。さらに、行選択結果に基づいて、選択メモリセルに対応するライトディジット線WDLに行方向のデータ書込電流Ipが流されるので、選択メモリセルに対して、Hレベルのデータを書込むことができる。図9は、実施の形態2に従う列方向のデータ書込電流の経路を説明する第2の回路図である。図9には、図中にSで示された選択メモリセルに対して、Lレベル0データを書込む場合における、データ書込電流の電流経路が示される。図9を参照して、Lレベルの書込データDINを書込むためのデータ書込電流-Iwを発生するために、メインライトビット線MWBLの両端電圧は、図8の場合とは反対に設定される。すなわち、ライトビット線ドライバ31は、メインライトビット線MWBLの一端を接地電圧Vssと接続し、ライトビット線ドライバ36は、メインライトビット線MWBLの他端を、電源電圧Vccと接続する。ブロックグループ選択信号/BGSLおよびサブコラム選択信号SCSL1,SCSL2は、図8と同様に設定される。したがって、図8の場合と同様に、選択トランジスタスイッチ200,240a,240bの各々はオフし、選択トランジスタスイッチ210b,220b,230aの各々はオンし、選択トランジスタスイッチ210a,220a,230bの各々はオフする。これにより、選択トランジスタスイッチ200によってメインライトビット線MWBL上の電流経路が遮断されたデータ書込電流-Iwは、選択トランジスタスイッチ210bおよび220bを介して、サブライトビット線SWBL2を流れる。さらに、行選択結果に基づいて、選択メモリセルに対応するライトディジット線WDLに行方向のデータ書込電流Ipが流されるので、選択メモリセルに対して、Lレベル0データを書込むことができる。再び図7を参照して、同一バンク内の非選択メモリセルブロックにおいては、ブロックグループ選択信号/BGSLはHレベルに非活性化されるので、選択トランジスタスイッチ200,240a,240bの各々はオンする。また、さらに、サブコラム選択信号SCSL1およびSCSL2の各々もLレベルに非活性化されるので、選択トランジスタスイッチ210a,220a,210b,220b,230a,230bの各々はオフされる。これにより、非選択メモリセルブロックにおいては、サブライトビット線SWBL1およびSWBL2の各々は、メインライトビット線MWBLから電気的に切離されて、接地電圧Vssに固定される。したがって、同一バンク内の非選択メモリセルブロックにおいて、列方向のデータ書込電流は、磁気トンネル接合部MTJに隣接するサブライトビット線SWBLを流れることなく、磁気トンネル接合部MTJから離れたメインライトビット線MWBLによってバイパスされる。また、データ読出時においても、各サブライトビット線SWBLは非活性化されて、その両端は接地電圧Vssに設定される。このような構成とすることにより、選択メモリセルを含むバンク内において、非選択メモリセルブロックに属するMTJメモリセルに対するデータ誤書込の発生を防止することができる。[実施の形態2の変形例]図10は、実施の形態2の変形例に従う階層的なメインライトビット線およびサブライトビット線の配置を示すブロック図である。図10を参照して、実施の形態2の変形例に従う構成においては、メインライトビット線MWBLの両端にそれぞれ配置されたライトビット線ドライバ31および36に代えて、メインライトビット線MWBLの一端側においてのみ、ライトビット線ドライバ40が配置される。また、各メモリセルブロックにおいて、メインライトビット線MWBLと、サブライトビット線SWBL1およびSWBL2との間の接続を制御するための、選択トランジスタスイッチ250a,255a,250b,255b,260a,265a,260b,265bが配置される。これらの選択トランジスタスイッチは、選択メモリセルブロックにおいて、選択メモリセルに対応するサブライトビット線SWBLの一端および他端は、メインライトビット線MWBLおよび接地電圧Vssの一方ずつと、書込データDINのデータレベルに応じて接続する。図11は、実施の形態2の変形例に従う選択スイッチの配置を詳細に説明する回路図である。図11においても、1つのメモリセルブロックにおける1本のメインライトビット線MWBLに対する構成が代表的に示される。図11を参照して、ライトビット線ドライバ40は、CMOSインバータを構成する、ドライバトランジスタ41および42を有する。ドライバトランジスタ41は、PチャネルMOSトランジスタで構成され、電源電圧Vccとメインライトビット線MWBLとの間に設けられる。ドライバトランジスタ42は、NチャネルMOSトランジスタで構成され、接地電圧Vssとメインライトビット線MWBLとの間に設けられる。ドライバトランジスタ41および42の各々のゲートには、メインライトビット線MWBLを選択するためのメインコラム選択信号MCSLの反転信号が入力される。したがって、非選択のメインライトビット線は、ドライバトランジスタ42によって接地電圧Vssと接続される。一方、選択されたメインライトビット線MWBLは、ドライバトランジスタ41によって、電源電圧Vccと接続される。後の説明で明らかになるように、実施の形態2の変形例においては、メインライトビット線MWBLの両端電圧の設定を記憶データに応じて切換える必要がないため、各メインライトビット線MWBLを常時電源電圧Vccに充電する構成とすることも可能である。しかし、上述したように、各メインライトビット線MWBLをメインコラム選択信号列選択結果に応じて電源電圧Vccと接続する構成とすることにより、他の配線等の間に短絡経路が生じたメインライトビット線MWBLを、予め設けた予備のメインライトビットによって置換救済することができる。論理ゲート270は、サブコラム選択信号SCSL1と書込データDINとのNOR論理演算結果を、選択信号SD1aとして出力する。論理ゲート272は、サブコラム選択信号SCSL2と書込データDINとのNOR論理演算結果を、選択信号SD2aとして出力する。論理ゲート274は、サブコラム選択信号SCSL1と書込データ/DINとのNOR論理演算結果を、選択信号SD1bとして出力する。論理ゲート276は、サブコラム選択信号SCSL2と書込データ/DINとのNOR論理演算結果を、選択信号SD2bとして出力する。したがって、サブライトビット線SWBL1が選択メモリセルと対応する場合、すなわちサブライトビット線SWBL1が選択される場合には、選択信号SD1aおよびSD1bの一方ずつが、書込データDINに応じて、HレベルおよびLレベルにそれぞれ設定される。一方、サブライトビット線SWBL1が選択メモリセルと対応しない場合、すなわちサブライトビット線SWBL1が非選択である場合には、対応するサブコラム選択信号SCSL1がLレベルに設定されるので、選択信号SD1aおよびSD1bの各々がLレベルに設定される。選択信号SD2aおよびSD2bについても同様に設定される。選択トランジスタスイッチ250aは、PチャネルMOSトランジスタで構成され、サブライトビット線SWBL1の一端とメインライトビット線MWBL上のノードN1との間に設けられる。選択トランジスタスイッチ255aは、NチャネルMOSトランジスタで構成され、サブライトビット線SWBL1の一端と接地電圧Vssとの間に設けられる。選択トランジスタスイッチ250aおよび255aは、1つのCMOSドライバを構成する。選択トランジスタスイッチ250aおよび255aの各々のゲートには、選択信号SD1aが入力される。選択トランジスタスイッチ260aは、PチャネルMOSトランジスタで構成され、サブライトビット線SWBL1の他端とメインライトビット線MWBL上のノードN2との間に設けられる。選択トランジスタスイッチ265aは、NチャネルMOSトランジスタで構成され、サブライトビット線SWBL1の他端と接地電圧Vssとの間に設けられる。選択トランジスタスイッチ260aおよび265aは、1つのCMOSドライバを構成する。選択トランジスタスイッチ260aおよび265aの各々のゲートには、選択信号SD1bが入力される。選択トランジスタスイッチ250bは、PチャネルMOSトランジスタで構成され、サブライトビット線SWBL2の一端とノードN1との間に設けられる。選択トランジスタスイッチ255bは、NチャネルMOSトランジスタで構成され、サブライトビット線SWBL2の一端と接地電圧Vssとの間に設けられる。選択トランジスタスイッチ250bおよび255bは、1つのCMOSドライバを構成する。選択トランジスタスイッチ250bおよび255bの各々のゲートには、選択信号SD2aが入力される。選択トランジスタスイッチ260bは、PチャネルMOSトランジスタで構成され、サブライトビット線SWBL2の他端とノードN2との間に設けられる。選択トランジスタスイッチ265bは、NチャネルMOSトランジスタで構成され、サブライトビット線SWBL2の他端と接地電圧Vssとの間に設けられる。選択トランジスタスイッチ260bおよび265bは、1つのCMOSドライバを構成する。選択トランジスタスイッチ260bおよび265bの各々のゲートには、選択信号SD2bが入力される。図12は、実施の形態2の変形例に従う選択メモリセルブロックにおける列方向のデータ書込電流の経路を説明する第1の回路図である。図12には、図中にSで示された選択メモリセルに対して、Hレベル1データを書込むためのデータ書込電流Iwの電流経路が示される。図12を参照して、ライトビット線ドライバ40は、メインコラム選択信号MCSLの活性化Hレベルに応答して、選択メモリセルに対応するメインライトビット線MWBLを電源電圧Vccと接続する。さらに、サブライトビット線SWBL2を選択するために、サブコラム選択信号SCSL2がHレベルに設定され、サブコラム選択信号SCSL1がLレベルに設定される。したがって、論理ゲート270および274がそれぞれ出力する選択信号SD1aおよびSD1bの各々は、Hレベルに設定される。一方、書込データDINがHレベルであるので、論理ゲート272および276がそれぞれ出力する選択信号SD2aおよびSD2bは、LレベルおよびHレベルにそれぞれ設定される。これにより、非選択のサブライトビット線SWBL1に対しては、選択トランジスタスイッチ255aおよび265aがオンする一方で、選択トランジスタスイッチ250aおよび260aがオフする。これにより、サブライトビット線SWBL1は、メインライトビット線MWBLと電気的に切り離されるとともに、その両端は接地電圧Vssと結合される。一方、選択されたサブライトビット線SWBL2に対しては、選択トランジスタスイッチ250bおよび265bがオンする一方で、選択トランジスタスイッチ255bおよび260bがオフする。これにより、サブライトビット線SWBL2の一端は選択トランジスタスイッチ250bによって電源電圧Vccに設定されたメインライトビット線MWBLと結合される。また、サブライトビット線SWBL2の他端は、選択トランジスタスイッチ265bによって、接地電圧Vssと結合される。したがって、選択されたサブライトビット線SWBL2に対して、Hレベルの書込データDINを書込むためのデータ書込電流Iwが流される。さらに、選択メモリセルに対応するライトディジット線WDLに対して、行方向のデータ書込電流Ipを流すことによって、選択メモリセルに対してHレベルのデータを書込むことができる。図13は、実施の形態2の変形例に従う選択メモリセルブロックにおける列方向のデータ書込電流の経路を説明する第2の回路図である。図13には、図中にSで示された選択メモリセルに対して、Lレベル0データを書込むためのデータ書込電流Iwの電流経路が示される。図13を参照して、ライトビット線ドライバ40は、図12の場合と同様に、選択メモリセルに対応するメインライトビット線MWBLを電源電圧Vccと接続する。また、図12の場合と同様に、サブコラム選択信号SCSL2がHレベルに設定され、サブコラム選択信号SCSL1がLレベルに設定される。したがって、論理ゲート270および274がそれぞれ出力する選択信号SD1aおよびSD1bの各々は、Hレベルに設定される。したがって、選択トランジスタスイッチ250a,255a,260a,265aによって、非選択のサブライトビット線SWBL1は、メインライトビット線MWBLと電気的に切り離されるとともに、その両端は接地電圧Vssと結合される。一方、書込データDINがLレベルであるので、論理ゲート272および276がそれぞれ出力する選択信号SD2aおよびSD2bは、図12の場合と反対に、HレベルおよびLレベルにそれぞれ設定される。したがって、選択されたサブライトビット線SWBL2に対しては、選択トランジスタスイッチ250bおよび265bがオフする一方で、選択トランジスタスイッチ255bおよび260bがオンする。これにより、サブライトビット線SWBL2の一端は、選択トランジスタスイッチ255bによって接地電圧Vssと結合される。また、サブライトビット線SWBL2の他端は、選択トランジスタスイッチ260bによって、電源電圧Vccに設定されたメインライトビット線MWBLと結合される。この結果、選択されたサブライトビット線SWBL2に対して、Lレベルの書込データDINを書込むための、図12とは反対方向のデータ書込電流-Iwが流される。さらに、選択メモリセルに対応するライトディジット線WDLに対して、行方向のデータ書込電流Ipを流すことによって、選択メモリセルに対してLレベルのデータを書込むことができる。再び図11を参照して、非選択のメモリセルブロックにおいては、対応するサブコラム選択信号SCSL1およびSCSL2の両方がLレベルに非活性化されるため、選択信号SD1a,SD1b,SD2a,SD2bの各々はHレベルに設定される。したがって、非選択のメモリセルブロックにおいては、選択トランジスタスイッチ250a,250b,260a,260bの各々がオフされる一方で、選択トランジスタスイッチ255a,255b,265a,265bの各々はオンする。これにより、サブライトビット線SWBL1およびSWBL2の各々は、メインライトビット線MWBLから切り離されるとともに、その両端が接地電圧Vssに設定される。また、データ読出時においても、各サブライトビット線SWBLは非活性化されて、その両端は接地電圧Vssに設定される。このような構成とすることにより、メモリブロック毎に細分化されて配置されるサブライトビット線SWBLについて、選択メモリセルに対応するサブライトビット線SWBLのみに、書込データのレベルに応じた方向を有する列方向のデータ書込電流±Iwを流すことができる。すなわち、非選択のサブライトビット線SWBLには、列方向のデータ書込電流が流さることがない。また、実施の形態2に従う構成と比較すると、ライトビット線ドライバは、メインライトビット線MWBLの一方側のみに配置されるので、メモリアレイ周辺部における回路面積の削減を図ることができる。さらに、選択されたメインライトビット線においても、選択メモリセルブロックから先の部分ライトビット線ドライバ40から遠い側においては、列方向のデータ書込電流±Iwが流れない。したがって、実施の形態2に従う構成と比較して、列方向のデータ書込電流を流す領域をさらに絞ることができるので、非選択メモリセルに対するデータ誤書込をより強力に防止することができる。なお、本実施の形態においては、1本のメインライトビット線MWBLと対応づけられるサブライトビット線SWBLの本数を2本とする例を示すが、本願発明の適用はこのような場合に限定されるものではない。すなわち、3以上の任意の複数本のサブライトビット線に対して、1本のメインライトビット線MWBLを対応づける構成としてもよい。この場合には、図7および図11で説明した、サブコラム選択信号SCSL1,SCSL2および選択トランジスタスイッチを、サブライトビット線SWBLの各々に対して同様に配置すればよい。また、実施の形態1と、実施の形態2もしくはその変形例とを組合わせることにより、行方向のおよび列方向のデータ書込電流の両方について、必要最小範囲に対してのみ流す構成とすることもできる。このような構成とすれば、選択メモリセル以外の他の非選択メモリセルに対するデータ誤書込を、さらに強力に防止することが可能となる。[実施の形態3]実施の形態3においては、MTJメモリセルの各々について、データ誤書込に対する耐性を効率的にテストするための構成について説明する。以下においては、データ誤書込に対する耐性を評価するための動作テストをディスターブ試験と称する。図14は、実施の形態3に従うディスターブ試験時における行選択に関連する回路の配置を示す回路図である。図14を参照して、実施の形態3に従う構成においては、実施の形態1に従う階層的に配置されたワード線構成において、ディスターブ試験時に複数のメモリセル行を並列に活性化するロウマルチセレクションを実行するための、マルチセレクションゲート310およびマルチセレクション制御回路320および330が配置される。マルチセレクションゲート310は、各メインワード線MWL毎に配置され、対応するメインワード線を活性化するための行選択信号MRSLデコード結果と、マルチセレクション信号MSLのOR論理演算結果を出力する。マルチセレクション信号MSLは、ディスターブ試験時にHレベルに活性化される。各メインワード線MWLは、対応するマルチセレクションゲート310の出力に応じて選択的に活性化される。したがって、マルチセレクション信号MSLの活性化に応答して、各メインワード線MWLは選択状態電源電圧Vccに活性化される。マルチセレクション制御回路320および330は、バンク毎に配置される。マルチセレクション制御回路320および330は、マルチセレクション信号MSLaおよびMSLbを受ける。マルチセレクション制御回路320は、対応するバンクにおいて、選択線SL1~SL4の活性化を制御する。マルチセレクション制御回路330は、対応するバンクにおいて、リセット線RSL1~RSL4の活性化を制御する。図15は、マルチセレクション制御回路320および330の構成を示す回路図である。図15を参照して、デコード信号S1~S4は、選択線SL1~SL4にそれぞれ対応し、対応する選択線を活性化する場合にHレベルに設定される。マルチセレクション制御回路320は、デコード信号S1およびマルチセレクション信号MSLaのOR論理演算結果を出力する論理ゲート321と、デコード信号S2およびマルチセレクション信号MSLbのOR論理演算結果を出力する論理ゲート322と、デコード信号S3およびマルチセレクション信号MSLaのOR論理演算結果を出力する論理ゲート323と、デコード信号S4およびマルチセレクション信号MSLbのOR論理演算結果を出力する論理ゲート324とを含む。選択線SL1~SL4は、論理ゲート321~324の出力によってそれぞれ駆動される。マルチセレクション制御回路330は、デコード信号S1およびマルチセレクション信号MSLaのNOR論理演算結果を出力する論理ゲート311と、デコード信号S2およびマルチセレクション信号MSLbのNOR論理演算結果を出力する論理ゲート332と、デコード信号S3およびマルチセレクション信号MSLaのNOR論理演算結果を出力する論理ゲート333と、デコード信号S4およびマルチセレクション信号MSLbのNOR論理演算結果を出力する論理ゲート334とを含む。リセット線RSL1~RSL4は、論理ゲート331~334の出力によってそれぞれ駆動される。このような構成とすることにより、選択線SLとリセット線RSLとの対応する1本ずつ同士は、互いに相補に活性化される。また、セレクション信号MSLaを活性化する場合には、選択線SL1およびSL3が強制的に活性化Hレベルされ、リセット線RSL1およびRSL3が、強制的に非活性化Lレベルされる。一方、マルチセレクション信号MSLbを活性化する場合には、選択線SL2およびSL4が強制的に活性化Hレベルされ、リセット線RSL2およびRSL4が強制的に非活性化Lレベルされる。マルチセレクション信号MSLaおよびMSLbの両方を活性化すると、選択線SL1~SL4の全てが強制的に活性化される。一方、マルチセレクション信号MSLaおよびMSLbの両方を非活性化すると、選択線SL1~SL4の1つが、行選択結果に応じて活性化される。したがって、実施の形態3に従う構成によれば、ディスターブ試験時において、マルチセレクション信号MSLa,MSLbに応じて、複数のライトディジット線WDLを並列に活性化して、行方向のデータ書込電流を流すことができる。たとえば、マルチセレクション信号MSLa,MSLbの両方を活性化すると、メモリアレイ上の全てのライトディジット線WDLを並列に活性化できる。また、マルチセレクション信号MSLaおよびMSLbの一方を活性化すると、メモリアレイ上の1/2のライトディジット線WDLを並列に活性化できる。特に、マルチセレクション信号MSLaとMSLbとを交互に活性化することによって、1本毎のライトディジット線WDLを交互に活性化することができる。一方、マルチセレクション信号MSLa,MSLbの両方が非活性化される場合には、メモリアレイ上の1/4のライトディジット線WDLを並列に活性化できる。図16は、実施の形態3に従うサブデコーダ帯の構成を示す回路図である。図16を参照して、実施の形態3に従う構成においては、図4に示されるサブロウデコーダ80を用いて、ディスターブ試験時において、ライトディジット線WDLに中間的なデータ書込電流Iptを流すためのテスト電流供給回路350が配置される点が異なる。テスト電流供給回路350は、サブロウデコーダ中のトランジスタスイッチ82のゲート電圧を切換えるための切換スイッチ352および355と、中間電圧発生回路360とを含む。切換スイッチ352および355は、マルチセレクション信号MSLに応答して制御される。通常動作時においては、切換スイッチ352および355は、サブロウデコーダ80中のトランジスタスイッチ82のゲートを、制御信号WEが伝達されるノードと結合する。一方、ディスターブ試験時においては、切換スイッチ352および355は、トランジスタスイッチ82のゲートをノードNmと結合する。中間電圧発生回路360は、電源電圧VccとノードNmとの間に結合される電流源362と、ノードNmと接地電圧Vssとの間に接続される可変抵抗364とを含む。可変抵抗364の抵抗値は、制御信号CLVによって調整可能である。したがって、中間電圧発生回路360は、制御信号CLVに応じた中間電圧VmVcc>Vm>Vssを、ノードNmに生成する。このような構成とすることにより、サブロウデコーダ80中のトランジスタスイッチ82のゲート電圧は、通常動作時においては、制御信号WEの活性状態に対応する電源電圧Vccに設定される。このとき、ノードNdの電圧に応じて、活性化されたライトディジット線WDLには正規のデータ書込電流Ipが流される。一方、ディスターブ試験時においては、マルチセレクション信号に応じて活性化されたライトディジット線WDLに対して、中間電圧Vmに応じた中間的なデータ書込電流Iptが流される。ここで、正規のデータ書込電流Ipは、図24に示したアステロイド特性線の外側の領域に相当するデータ書込磁界を磁気トンネル接合部MTJに印加可能なレベルに設定されるが、中間的なデータ書込電流Iptによって磁気トンネル接合部MTJに印加されるデータ書込磁界は、アステロイド特性線の内側の領域になるように調整される。このように、ディスターブ試験時には、理論的にはデータ書込が不能なレベルの中間的なデータ書込電流Iptを流し、各MTJメモリセルデータの記憶データが更新されるかどうかをチェックすることによって、各MTJメモリセルにおけるデータ誤書込に対する耐性をテストする。この際に、マルチセレクションを実行することにより、多数のメモリセル行を並列にディスターブ試験の対象とすることができる。次に、ディスターブ試験時における、サブライトビット線SWBLのマルチセレクションについて説明する。図17は、実施の形態3に従うサブライトビット線SWBLのマルチセレクションに関連する部分の構成を示す回路図である。図17には、図7に示した実施の形態2に従う階層的なライトビット線の配置に対して、ディスターブ試験時に複数のメモリセル列を並列に活性化するコラムマルチセレクションを実行するための構成が示される。図17を参照して、先頭のメインライトビット線MWBL1の両端において、ライトビット線ドライバ31および36に代えて、ライトビット線ドライバ400および410がそれぞれ配置される。ライトビット線ドライバ400は、図7に示したライトビット線ドライバ31と比較して、論理ゲート402および404をさらに備える点で異なる。論理ゲート402は、論理ゲート32の出力と、マルチセレクション信号MSLとのOR論理演算結果をドライバトランジスタ33のゲートに対して出力する。論理ゲート404は、論理ゲート402と同様の演算結果をドライバトランジスタ34のゲートに出力する。したがって、マルチセレクション信号MSLがHレベルに活性化されるディスターブ試験時には、ドライバトランジスタ33および34のゲートは、Lレベル接地電圧Vssに設定される。これにより、先頭のメインライトビット線MWBLの一端は、ライトビット線ドライバ400によって電源電圧Vccと結合される。一方、マルチセレクション信号MSLがLレベルに非活性化される通常動作時においては、論理ゲート402および404は、論理ゲート32の出力を、そのままドライバトランジスタ33および34のゲートに伝達する。ライトビット線ドライバ410は、図7に示したライトビット線ドライバ36と比較して、論理ゲート412および414をさらに含む点で異なる。論理ゲート412は、論理ゲート37の出力と、マルチセレクション信号MSLとのOR論理演算結果を、ドライバトランジスタ38のゲートに対して出力する。論理ゲート414は、論理ゲート37の出力と、マルチセレクション信号MSLの反転信号とのAND論理演算結果をドライバトランジスタ39のゲートに対して出力する。したがって、マルチセレクション信号MSLがHレベルに活性化されるディスターブ試験時においては、論理ゲート412および414の出力は、HレベルおよびLレベルにそれぞれ固定される。したがって、ドライバトランジスタ38および39の各々はオフする。一方、マルチセレクション信号MSLがLレベルに非活性化される通常動作時においては、論理ゲート412および414は、論理ゲート37の出力をドライバトランジスタ38および39の各々のゲートにそのまま伝達する。最終のメインライトビット線を除く、以降のメインライトビット線MWBLの両端に配置されるライトビット線ドライバは、メインライトビット線ドライバ410と同様の構成を有する。したがって、これらのメインライトビット線MWBLの各々は、ディスターブ試験時には、電源電圧Vccおよび接地電圧Vssのいずれとも接続されず、フローティング状態とされる。さらに、隣接するメインライトビット線MWBL同士の間を短絡するためのマルチセレクション制御スイッチ420が設けられる。隣接するメインライトビット線同士は、マルチセレクション信号MSLの活性化に応答して、マルチセレクション制御スイッチ420によって電気的に接合される。さらに、ディスターブ試験時には、各ブロックグループにおいて、サブコラム選択信号SCSL1およびSCSL2のいずれかが活性化される。図18は、実施の形態3に従うコラムマルチセレクションの第1の例を示す概念図である。図18を参照して、メモリアレイ全体では、k本のメインライトビット線MWBL1~MWBLkk:自然数が配置されるものとする。ディスターブ試験時において、1番目のメインライトビット線MWBL1の一端は、図17に示したドライバトランジスタ33によって、電源電圧Vccと接続される。メインライトビット線MWBL1とMWBL2との他端同士は、マルチセレクション制御スイッチ420によって接続される。以下、同様に、隣接するメインライトビット線MWBLの一端同士および他端同士は、順に、マルチセレクション信号MSLに応答して接続される。さらに、最終のメインライトビット線MWBLkの一端は、接地電圧Vssと結合される。このように、ライトビット線ドライバおよびマルチセレクション制御スイッチによって、動作テスト時において、メインライトビット線MWBL1~MWBLkは電源電圧Vccと接地電圧Vssの間に、互いに直列に接続される。これにより、通常動作時におけるメインライトビット線MWBLの1本分の消費電流で、各メインライトビット線MWBL1~MWBLkの各々に、列方向のデータ書込電流を流すことができる。これにより、1本のメインライトビット線MWBLに対して、h本h:自然数のサブライトビット線SWBLが配置される構成においては、全体の1/hのサブライトビット線SWBLが、メインライトビット線MWBL1~MWBLkと直列に接続されて、列方向のデータ書込電流を供給を受ける。あるいは、図17において全てのブロックグループにおいて、サブコラム選択信号SCSL1およびSCSL2の両方を活性化すれば、メモリアレイ内の全てのサブライトビット線SWBLに列方向のデータ書込電流を流すことができる。また、メインライトビット線MWBL1およびMWBLkに対応するライトビット線ドライバの構成を変更して、図18に実線で示される、メインライトビット線MWBL1およびMWBLkが電源電圧Vccおよび接地電圧Vssとそれぞれ接続される第1のテストパターンと、図18に点線で示される、メインライトビット線MWBL1およびMWBLkが接地電圧Vssおよび電源電圧Vccとそれぞれ接続される第2のテストパターンとを切換えて実行することもできる。このような構成とすれば、第1および第2のテストパターンのそれぞれにおいて、反対方向のデータ書込電流を流すことができる。この結果、記憶データの極性に依存してMTJメモリセルのデータ誤書込耐性が異なる場合にも、ディスターブ試験を正確に実行できる。図19は、実施の形態3に従うコラムマルチセレクションの第2の例を示す概念図である。図18においては、隣接するメインライトビット線MWBL間のそれぞれに、マルチセレクション制御スイッチ420が配置される構成を示したが、実施の形態3に従う構成は、このようなケースに限定的に適用されるものではない。すなわち、K本K:2以上の整数おきのメインライトビット線MWBL同士を接続するために、マルチセレクション制御スイッチ420を配置することも可能である。図19には、K=2とした場合の構成が示される。この場合には、奇数番目のメインライトビット線同士を接合するためのマルチセレクション制御スイッチ420aと、偶数番目のメインライトビット線同士を電気的に結合するためのマルチセレクション制御スイッチ420bとは、異なるマルチセレクション信号MSLcおよびMSLdによってそれぞれ制御される。このような構成では、メモリアレイ全体においては、全体の1/K×h本のサブライトビット線SWBLに対して並列にデータ書込電流を供給することができる。このように、マルチセレクション制御スイッチの配置形態に応じて、並列にデータ書込電流を並列に流すことが可能なサブライトビット線SWBLの本数を任意に設定することが可能である。図20は、実施の形態3に従うディスターブ試験のフローチャートである。図20を参照して、ディスターブ試験が開始されるとステップS100、まず、テストパターン1に基づくディスターブ試験ステップS105が実行される。テストパターン1においては、まず全てのMTJメモリセルに対して、たとえば0Lレベルのデータが書込まれるステップS110。次いで、マルチセレクション信号MSLaおよびMSLbの設定に応じて、メモリアレイ全体の1/4、1/2または全てのライトディジット線WDLが並列に活性化されて、各々に中間的な行方向のデータ書込電流Iptが流されるステップS120。さらに、第1番目のメインライトビット線MWBL1および最終のメインライトビット線MWBLkが、電源電圧Vccおよび接地電圧Vssにそれぞれ接続された状態で、メモリアレイ全体の1/4、1/2またはすべてのサブライトビット線SWBLが活性化されて、テストパターン1に従った方向に列方向のデータ書込電流が流される。この場合において、図18および図19で説明したように、列方向のデータ書込電流は、活性化されたメインライトビット線MWBLおよびサブライトビット線SWBLが、電源電圧Vccおよび接地電圧Vssの間に互いに直列に接続された電流経路を流れるステップS130。テストパターン1における列方向のデータ書込電流の方向は、ステップS110で書込まれたデータを書換えるように設定される。ステップS110で0Lレベルのデータを書込む場合には、テストパターン1における列方向のデータ書込電流は、1Hレベルを書込むように設定される。データ書込電流の供給が終了すると、サブワード線SWLを順次スキャンし、対応するリードビット線の電圧を検知することによって、全メモリ空間に対してアクセスを実行するステップS140。これにより、ステップS120およびS130によって行なわれた擬似的なデータ書込によって、各MTJメモリセルの記憶データが誤って書換えられていないかをチェックするステップS150。次に、テストパターン1とは逆極性のディスターブ試験を実行するために、テストパターン2に基づくディスターブ試験ステップS155が実行される。テストパターン2においては、まず全てのMTJメモリセルに対して、ステップS110とは逆極性のデータ、たとえば1Hレベルのデータが書込まれるステップS160。次いで、ステップS120と同様に、メモリアレイ全体の1/4、1/2または全てのライトディジット線WDLが並列に活性化されて、各々に中間的な行方向のデータ書込電流Iptが流されるステップS170。さらに、第1番目のメインライトビット線MWBL1および最終のメインライトビット線MWBLkが、ステップS130とは逆に、接地電圧Vssおよび電源電圧Vccにそれぞれ接続された状態で、メモリアレイ全体の1/4、1/2またはすべてのサブライトビット線SWBLが活性化されて、テストパターン2に従った方向に列方向のデータ書込電流が流される。ステップS130と同様に、列方向のデータ書込電流は、活性化されたメインライトビット線MWBLおよびサブライトビット線SWBLが、電源電圧Vccおよび接地電圧Vssの間に互いに直列に接続された電流経路を流れるステップS180。テストパターン2における列方向のデータ書込電流の方向は、ステップS160で書込まれたデータを書換えるように設定される。ステップS160で1Hレベルのデータを書込む場合には、テストパターン2における列方向のデータ書込電流は、0Lレベルを書込むように設定される。データ書込電流の供給が終了すると、ステップS140と同様に、全メモリ空間に対してアクセスを実行するステップS190。これにより、ステップS170およびS180によって行なわれた擬似的なデータ書込によって、各MTJメモリセルの記憶データが誤って書換えられていないかをチェックするステップS200。次に、さらにテスト条件を変更する必要がある場合にはステップS210、図16に示した中間電圧Vmの値を変更して、中間的なデータ書込電流Iptを増加あるいは減少させて、より厳しいあるいはより緩やか条件の下で、同様のテストを繰り返し実行する。所定のテスト条件データ書込電流Iptによるテストがすべて終了した場合には、ディスターブ試験は終了するステップS230。このように、実施の形態3に従う構成によれば、MTJメモリセルに対する、データ誤書込に対する耐性を評価するためのディスターブ試験を、並列に多数のMTJメモリセルを対象として、効率的に短時間で行なうことができる。さらに、活性化されたメインライトビット線MWBLおよびサブライトビット線SWBLが直列に接続された電流経路に対して列方向のデータ書込電流を流す構成とすることにより、ディスターブ試験時に複数のメモリセル列を並列に活性化することによる消費電力の増加を抑制できる。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"