マトリクス状に配列された複数の半導体回路を備える内部セル領域と、前記内部セル領域の外側に配置された電極パッド領域と、を有し、前記電極パッド領域は、絶縁膜上で一列に配列されたn個n≧3の電極パッドを備え、前記内部セル領域は、前記電極パッド領域側に配列されているm個m≧2の半導体回路に接続された配線を前記n個の電極パッドの配列方向に備え、前記n個の電極パッドの内、第1の電極パッドと、前記第1の電極パッドから少なくとも1個の電極パッドを隔てた第2の電極パッドとが、前記絶縁膜中で配線層を介して互いに接続され、かつ、前記第1および前記第2の電極パッドから前記配線まで前記配列方向に対して垂直方向に伸びる2本の接続配線によって、前記配線にそれぞれ接続されている半導体チップ。前記m個の半導体回路は、第1の入力端子と、前記第1の入力端子と異なる入力がなされる第2の入力端子と、をそれぞれ備え、前記電極パッド領域は、前記n個の電極パッドの内、第3の電極パッドと、前記第3の電極パッドに隣接していない第4の電極パッドと、を更に備え、前記配線は、前記m個の半導体回路がそれぞれ持つ前記第1の入力端子に接続された第1の配線と、前記m個の半導体回路がそれぞれ持つ前記第2の入力端子に接続された第2の配線と、で構成され、前記第1および前記第2の電極パッドが、前記絶縁膜中で前記配線層を介して互いに接続され、かつ、前記第1および前記第2の電極パッドから前記第1の配線まで前記配列方向に対して垂直方向に伸びる第1および第2の接続配線によって、前記第1の配線にそれぞれ接続され、前記第3および前記第4の電極パッドが、前記絶縁膜中で前記配線層を介して互いに接続され、かつ、前記第3および前記第4の電極パッドから前記第2の配線まで前記配列方向に対して垂直方向に伸びる第3および第4の接続配線によって、前記第2の配線にそれぞれ接続されている請求項1に記載の半導体チップ。前記配線層は、前記絶縁膜中において前記第1および前記第2の電極パッドを互いに接続するための第1の配線層と、前記絶縁膜中において前記第1の配線層と異なる層で前記第3および第4の電極パッドを互いに接続するための第2の配線層と、で構成され、前記第1および前記第2の配線層の配線幅は、前記内部セル領域における前記第1および前記第2の配線の配線幅よりもそれぞれ広い請求項2に記載の半導体チップ。前記配線層は、前記絶縁膜中において前記第1および前記第2の電極パッドを互いに接続するための第1の配線層と、前記絶縁膜中において前記第1の配線層と同じ層で前記第3および第4の電極パッドを互いに接続するための第2の配線層と、で構成され、前記第1および前記第2の配線層の配線幅は、前記内部セル領域における前記第1および前記第2の配線の配線幅よりもそれぞれ広い請求項2に記載の半導体チップ。前記電極パッド領域における前記第1および前記第2の配線層の内、少なくともいずれか一方は、多層配線化されている請求項3または4に記載の半導体チップ。請求項1から5のいずれか一に記載の半導体チップを有する半導体ウェハ。請求項1から5のいずれか一に記載の半導体チップの検査方法であって、前記半導体チップを提供するステップと、前記第1または前記第2の電極パッドに前記複数の半導体回路を動作させるための電圧を供給するステップと、を有する半導体チップの検査方法。電源電圧配線および接地電圧配線には、配線抵抗が存在する。配線抵抗は、配線が長くなるほど、大きくなる。ここで、電源電圧配線に接続された電極パッドから最も近い位置のトランジスタ回路と、その電極パッドから最も遠い位置のトランジスタ回路とに着目する。前者のトランジスタ回路には、電源電圧に近い電圧が入力される。それは、配線抵抗が小さいためである。これに対し、後者のトランジスタ回路には、配線抵抗分だけ電圧が降下した、本来の入力すべき電源電圧よりも低い電源電圧が入力される。そのため、トランジスタ回路が正常に動作しない場合がある。この場合、検査対象の半導体チップは良品であるにもかかわらず、不良の判定を受けてしまう。特許文献1の技術は、配線抵抗に起因した電圧降下の抑制を考慮していないため、半導体チップの半導体回路が正常に動作せず、検査工程で良品であるにもかかわらず不良の判定がなされるという誤判定を招く恐れがある。以下に、[発明を実施するための形態]で使用される符号を括弧内に付記し、[課題を解決するための手段]を説明する。この符号は、[特許請求の範囲]の記載と[発明を実施するための形態]の記載との対応関係を明らかにするために付加されたものである。この符号を[特許請求の範囲]に記載されている発明の技術的範囲の解釈に用いてはならない。本発明の半導体チップ2は、マトリクス状に配列された複数の半導体回路3を備える内部セル領域AREAと、前記内部セル領域の外側に配置された電極パッド領域AREB1と、を有する。前記電極パッド領域は、絶縁膜7上で一列に配列されたn個n≧3の電極パッド4m-4から4m4を備える。前記内部セル領域は、前記電極パッド領域側に配列されているm個m≧2の半導体回路3l-3から3l3に接続された配線VDDLを前記n個の電極パッドの配列方向に備える。前記n個の電極パッドの内、第1の電極パッド4m-1と、前記第1の電極パッドから少なくとも1個の電極パッドを隔てた第2の電極パッド4m1とが、前記絶縁膜中で配線層5を介して互いに接続され、かつ、前記第1および前記第2の電極パッドから前記配線まで前記配列方向に対して垂直方向に伸びる2本の接続配線Lm-1、Lm1によって、前記配線にそれぞれ接続されている。前記m個の半導体回路は、第1の入力端子と、前記第1の入力端子と異なる入力がなされる第2の入力端子と、をそれぞれ備える。前記電極パッド領域は、前記n個の電極パッドの内、第3の電極パッド4m-2と、前記第3の電極パッドに隣接していない第4の電極パッド4m2と、を更に備える。前記配線は、前記m個の半導体回路がそれぞれ持つ前記第1の入力端子に接続された第1の配線VDDLと、前記m個の半導体回路がそれぞれ持つ前記第2の入力端子に接続された第2の配線GNDLと、で構成される。前記第1および前記第2の電極パッド4m-1、4m1が、前記絶縁膜中で前記配線層を介して互いに接続され、かつ、前記第1および前記第2の電極パッドから前記第1の配線まで前記配列方向に対して垂直方向に伸びる第1および第2の接続配線Lm-1、Lm1によって、前記第1の配線にそれぞれ接続されている。前記第3および前記第4の電極パッド4m-2、4m2が、前記第3および前記第4の電極パッドから前記第2の配線まで前記配列方向に対して垂直方向に伸びる第3および第4の接続配線Lm-2、Lm2によって、前記第2の配線にそれぞれ接続されている。前記配線層は、前記絶縁膜7中において前記第1および前記第2の電極パッド4m-1、4m1を互いに接続するための第1の配線層5と、前記絶縁膜7中において前記第1の配線層と異なる層で前記第3および第4の電極パッド4m-2、4m2を互いに接続するための第2の配線層6と、で構成されている。前記第1および前記第2の配線層の配線幅Wは、前記内部セル領域における前記第1および前記第2の配線の配線幅よりもそれぞれ広い。前記配線層は、前記絶縁膜7中において前記第1および前記第2の電極パッド4m-1、4m1を互いに接続するための第1の配線層5と、前記絶縁膜中において前記第1の配線層と同じ層で前記第3および第4の電極パッド4m-2、4m2を互いに接続するための第2の配線層6と、で構成されている。前記第1および前記第2の配線層の配線幅W1、W2は、前記内部セル領域における前記第1および前記第2の配線の配線幅よりもそれぞれ広い。前記電極パッド領域における前記第1および前記第2の配線層の内、少なくともいずれか一方は、多層配線化されている。本発明の半導体ウェハ1は、前記半導体チップを有する。本発明の半導体チップの検査方法は、前記半導体チップの検査方法であって、前記半導体チップを提供するステップST1と、前記第1または前記第2の電極パッド4m-1、4m1に前記複数の半導体回路を動作させるための電圧を供給するステップST3と、を有する。本発明によれば、配線抵抗に起因した電圧降下を抑制し、検査工程での誤判定を受けにくい半導体チップおよび半導体ウェハを提供することができる。更に本発明によれば、配線抵抗に起因した電圧降下を抑制し、検査工程で誤判定を受けにくい半導体チップの検査方法を提供することができる。以下、本発明の実施の形態を図面に関連づけて説明する。第1の実施の形態[半導体ウェハ1]第1の実施の形態について説明する。図1は、本発明の第1の実施の形態に係る半導体ウェハ1の主面を例示する概略図である。半導体ウェハ1は、例えば、シリコンウェハである。半導体ウェハ1の主面には、複数個の半導体チップ2がマトリクス状に形成されている。各々の半導体チップ2の間には、半導体ウェハ1のダイシング時に用いられるスクライブ領域不図示が設けられている。[半導体チップ2の構成例]図2は、図1における1個の半導体チップ2の構成例を示す概略図である。半導体チップ2は、回路領域とも呼ばれる内部セル領域AREAと、電極パッド領域AREB1、AREB2、AREB3およびAREB4とを有する。内部セル領域AREAは、複数のセルが所定の配置形態、例えば、マトリクス状に配列されたセル領域であって、半導体チップ2の中央または略中央に位置している。1個のセルは、半導体回路、例えば、NANDゲートなどのトランジスタ回路3で構成されている。電極パッド領域AREB1からAREB4は、内部セル領域AREAの外側にあり、半導体チップ2の縁側にそれぞれ配置されている。電極パッド領域AREB1は、等間隔または略等間隔で一列に配列されたnn≧3個の電極パッド4を備える。他の電極パッド領域AREB2からAREB4も、電極パッド領域AREB1と同様の構成であり、典型的には、n個の電極パッド4を備える。本実施の形態では、電極パッド4を説明するにあたり、図2に示す電極パッド領域AREB1からAREB4の内、電極パッド領域AREB1を例に挙げる。[内部セル領域AREA]図3は、図2に示す電極パッド領域AREB1およびその周辺の部分拡大図である。先ず、内部セル領域AREAについて説明する。図3には、内部セル領域AREAを構成するl個のトランジスタ回路3の内、7個のトランジスタ回路3l-3、3l-2、3l-1、3l、3l1、3l2および3l3が示されている。なお、変数lは、特許請求の範囲における変数mに対応する。変数lは、7個のトランジスタ回路3が例示されているので、l≧4としているが、l≧2であればよい。トランジスタ回路3l-3から3l2は、電極パッド領域AREB1の電極パッド4m-4から4m4に隣接しており、電極パッド4m-4から4m4の配列方向に沿って、等間隔または略等間隔で配置されている。トランジスタ回路3l-3から3l3は、例えば、複数のトランジスタで構成された論理回路である。トランジスタ回路3l-3から3l3は、第1入力端子および第2入力端子をそれぞれ有する。各第1入力端子は、配線領域ARECの電源電圧配線VDDLに接続されている。各第2入力端子は、配線領域ARECの接地配線GNDLに接続されている。配線領域ARECは、電源電圧配線VDDLおよび接地配線GNDLを配置するための領域である。本実施の形態では、一例として、配線領域ARECが内部セル領域AREA内に設けられている。電源電圧配線VDDLは、電源電圧VDDをトランジスタ回路3l-3から3l3の各第1入力端子に供給するための配線である。電源電圧配線VDDLは、内部セル領域AREAの絶縁膜中に存在し、電極パッド4m-4から4m4の配列方向に配置されている。接地配線GNDLは、接地電圧VGNDをトランジスタ回路3l-3から3l3の各第2入力端子に供給するための配線である。接地配線GNDLは、内部セル領域AREAの絶縁膜中に存在し、電極パッド4m-4から4m4の配列方向に配置されている。[電極パッド領域AREB1]次に、電極パッド領域AREB1について説明する。図3には、電極パッド領域AREB1を構成するn個の電極パッド4の内、9個の電極パッド4m-4、4m-3、4m-2、4m-1、4m、4m1、4m2、4m3および4m4が示されているただし、m≧5。電極パッド4m-4から4m4は、アルミニウムなどの導電性を持つ電極である。一例として、電極パッド4m-4から4m4は、短辺の幅が50μm程度の矩形または略矩形に形成されている。電極パッド4m-4から4m4の形状は、例えば、正方形であってもよく、特に限定されるものではない。電極パッド4m-4から4m4のピッチ間隔は、例えば、数μm程度であって、短辺の幅よりも十分に短い。なお、ダイシングされた良品の半導体チップ2における電極パッド4m-4から4m4は、ボンディングワイヤーを用いて、半導体チップ2外部の半導体装置などに接続される。電極パッド4m-4から4m4の接続形態は、以下の通りである。先ず、m-1番目の電極パッド4m-1と、m1番目の電極パッド4m1とに着目する。後者の電極パッド4m1は、前者の電極パッド4m-1から1個の電極パッド4mを隔てた位置にある。電極パッド4m-1および4m1は、絶縁膜7図4参照中で配線層5によって互いに接続されている。更に、電極パッド4m-1および4m1は、絶縁膜中の配線Lm-1およびLm1によって、電源電圧配線VDDLにそれぞれ接続されている。配線Lm-1およびLm1は、電極パッド4m-1および4m1から電源電圧配線VDDLまで電極パッド4の配列方向に対してそれぞれ垂直方向に伸びる接続配線である。配線層5は、アルミニウムやタングステンなどの導電性を持つ材料で形成された配線である。本実施の形態では、配線層5の線幅Wは、電極パッド4m-1および4m1の長辺の幅よりも若干狭い程度である。配線層5の線幅Wは、電源電圧配線VDDLおよび接地配線GNDLの線幅よりも広い。配線抵抗は、線幅が広いほど、小さくなる。本実施の形態では、配線層5の線幅Wが電源電圧配線VDDLおよび接地配線GNDLの線幅よりもそれぞれ広いので、電極パッド4m-1および4m1間の配線抵抗による電圧降下を極力抑えることができる。m2番目の電極パッド4m2は、絶縁膜中の配線Lm2によって、接地配線GNDLに接続されている。配線Lm2は、電極パッド4m2から接地配線GNDLまで電極パッド4の配列方向に対して垂直方向に伸びる接続配線である。他の電極パッド4m-4、4m-3、4m-2、4m、4m3および4m4は、いずれの配線にも、いずれの電極パッド4にも接続されていない。なお、図3では、内部セル領域AREAと電極パッド領域AREB1との間に設けられた入出力領域の図示が省略されている。入出力領域は、例えば、複数のバッファ回路不図示などにより構成されている。このことは、後述の実施の形態やその変形例においても同様である。図4は、図3に示すX1-X2間の断面図である。電極パッド4m-4から4m4は、半導体ウェハ1の主面Sを覆う絶縁膜7上に一列に配列されている。絶縁膜7は、典型的には、酸化膜である。電極パッド4m-1および4m1は、配線層5と、コンタクトホールHaおよびHbを用いて、以下のように接続されている。具体的には、配線層5は、絶縁膜7中において半導体ウェハ1の主面Sに対して平行または略平行に、電極パッド4m-1および4m1の間で延在している。コンタクトホールHaは、その内部に導電性を持つ材料例えば、配線層5と同様の材料が装填されたものである。コンタクトホールHbも、コンタクトホールHaと同様のものである。コンタクトホールHaが、配線層5と電極パッド4m-1とを接続している。コンタクトホールHbが、電極パッド4m1と配線層5とを接続している。[半導体チップ2の動作例]半導体チップ2の動作を図3および図4を用いて説明する。半導体チップ2の検査工程では、図4に示すプローブP1によって、電極パッド4m1に電源電圧VDDが印加される。これと共に、プローブP2によって、電極パッド4m1に接地電圧VGNDが印加される。ここで、電源電圧VDDおよび接地電圧VGNDは、トランジスタ回路3l-3から3l3を動作させることができる電圧動作電圧というである。例えば、接地電圧VGNDが0Vのとき、電源電圧VDDは、3Vや5Vである。図3および図4に示すように、電極パッド4m-1および4m1同士が配線層5によって共通に接続されている。そのため、電極パッド4m1に電源電圧VDDが印加されると、電極パッド4m-1の電位も、電源電圧VDDとなる。これにより、電源電圧配線VDDLには、4m-1および4m1の両方から電源電圧VDDが供給される。一方、接地配線GNDLには、電極パッド4m2から接地電圧VGNDが供給される。図3に示すように、トランジスタ回路3l-3から3l3は、各々の第1入力端子から電源電圧VDDを入力し、各々の第2入力端子から接地電圧VGNDを入力する。トランジスタ回路3l-3から3l3は、入力した動作電圧に応じて動作し、その出力を不図示の電極パッドに出力する。[半導体チップ2の検査方法]半導体チップ2の検査方法を図5を用いて説明する。図5は、本発明の第1の実施に係る半導体チップ2の検査方法を例示するフローチャートである。本検査方法は、プローブを用いたプローブ検査に関する。なお、ステップST1からST4の処理は、不図示の検査装置によって行われる。先ず、検査対象の半導体チップ2を提供するステップST1。具体的には、ダイシング工程前の半導体ウェハ1を検査装置の検査ステージ不図示上に置く。次に、プローブP1およびP2を半導体チップ2の電極パッド4に立てるステップST2。詳細には、プローブP1の先端を電極パッド4m1に接触させる。これと同時に、プローブP2の先端を電極パッド4m2に接触させる。次に、プローブP1が電源電圧VDDを電極パッド4m1に印加する。これと同時に、プローブP2が接地電圧VGNDを電極パッド4m2に印加するステップST3。動作電圧が入力されたトランジスタ回路3l-3から3l3は、動作し、その出力を不図示の電極パッドに出力する。電極パッド4m1への電源電圧VDDの印加時間および電極パッド4m2へ接地電圧VGNDの印加時間は、テスト信号に応じて決めればよい。例えば、トランジスタ回路3l-3から3l3のオン/オフを短時間に繰り返すという高速動作を実行する場合、電極パッド4m1および電極パッド4m2への動作電圧の印加は、断続的に行われる。最後に、トランジスタ回路3l-3から3l3の出力を用いて、半導体チップ2の電気的特性の検査を行い、半導体チップ2の良否を判定するステップST4。ステップST1からST4により、検査工程が完了する。なお、電極パッド4m-1および4m1が互いに接続されていることから、ステップST2およびST3を以下のように変更することができる。具体的には、ステップST2では、プローブP1の先端を電極パッド4m-1に接触させる。ステップST3では、プローブP1が電源電圧VDDを電極パッド4m-1に印加する。第1の実施の形態によれば、電極パッド4m-1および4m1が絶縁膜7中で配線層5を介して互いに接続されている。更に、電極パッド4m-1および4m1が、配線Lm-1およびLm1によって電源電圧配線VDDLにそれぞれ接続されている。そのため、以下の顕著な効果を得ることができる。第1に、配線抵抗に起因した電圧降下を低減させることができる。この点について図6を用いて説明する。図6は、配線抵抗に起因した電圧降下を説明するための図である。電源電圧配線VDDLおよび接地配線GNDLには、配線抵抗が各々存在する。具体的には、電源電圧配線VDDLにおいては、トランジスタ回路3l-3から3l3の各第1入力端子間に、配線抵抗RkからRk5がそれぞれ存在するただし、k≧1。一方、接地配線GNDLにおいては、トランジスタ回路3l-3から3l3の各第2入力端子間に、配線抵抗Rk6からRk11がそれぞれ存在する。ただし、配線抵抗RkからRk11の各値は、同一または略同一であるとする。以下、電源電圧配線VDDLの配線抵抗RkからRk5について考察する。仮に、電極パッド4m-1および4m1が互いに接続されていない半導体チップがあるとする。ただし、一方の電極パッド4m1は、電源電圧配線VDDLに接続されている。検査工程においては、1個の電極パッド4m1に電源電圧VDDが印加される。ここで、9個のトランジスタ回路3l-3から3l3の内、電極パッド4m1に最も近い位置にあるトランジスタ回路3l1と、電極パッド4m1から最も離れた位置にあるトランジスタ回路3l-3とを例に挙げる。両者は、第1入力端子に入力される電圧がそれぞれ異なる。トランジスタ回路3l1の第1入力端子には、電源電圧VDDが入力される。これに対し、トランジスタ回路3l-3の第1入力端子には、4個の配線抵抗RkからRk3分だけ電圧降下した電源電圧VDDが入力される。この電圧降下は、IRドロップとも呼ばれ、電源電圧配線VDDLに流れる電流I不図示の値と、合成抵抗Rの値との積I×Rで決まる。合成抵抗Rは、配線抵抗RkからRk3の和である。基本的に、電源電圧VDDが印加される電極パッド4m1から離れた位置にあるトランジスタ回路3ほど、その第1入力端子に入力される電圧は低くなる。この仮定の下では、トランジスタ回路3l-3には、本来入力されるべき電源電圧VDDよりも低い電圧、具体的には、4個の配線抵抗RkからRk3分だけ電圧降下した電圧が入力される。そのため、検査工程で、トランジスタ回路3l-3が正常に動作しないことがある。その結果、検査対象の半導体チップ2が良品であるにもかかわらず、不良の判定を受けるという、誤判定が多くなる。特に、高速動作時には、トランジスタ回路3l-3から3l3を構成する各トランジスタが短時間にオン/オフを繰り返す。例えば、トランジスタ回路3l-3から3l3がCMOSComplementaryMetalOxideSemiconductorインバータで構成されている場合、いわゆる貫通電流IA不図示がCMOSインバータを構成する一対のNMOSNegativeMOSおよびPMOSPositiveMOS間に流れやすい。貫通電流IAは、各第1入力端子および各第2入力端子を介して、電源電圧配線VDDLおよび接地配線GNDLに流れる。その結果、電源電圧配線VDDLに流れる電流Iに貫通電流IAが重畳される。電源電圧配線VDDLに着目すると、上述の電圧降下は、IIA×Rとなる。当然ながら、トランジスタ回路3l-3には、本来入力されるべき電源電圧VDDよりも更に低い電圧が入力される。このことは、検査工程での誤判定を招く。一方、本実施の形態では、電極パッド4m1だけではなく、電極パッド4l-1からも電源電圧VDDが電源電圧配線VDDLに供給される。そのため、トランジスタ回路3l-3の第1入力端子には、2個の配線抵抗RkおよびRk1分だけ電圧降下した電源電圧VDDが入力される。いずれにせよ、配線抵抗RkおよびRk1に起因した電圧降下は発生する。しかしながら、電圧降下の大きさは、上述の仮定の下で発生する、配線抵抗RkからRk3に起因した電圧降下の大きさより小さい。トランジスタ回路3l-3と同様に、トランジスタ回路3l3の第1入力端子にも、2個の配線抵抗Rk4およびRk5分だけ電圧降下した電源電圧VDDが入力される。この電圧降下は、配線抵抗RkおよびRk1に起因した電圧降下とほぼ同一である。これは、上述の仮定の下で発生する、配線抵抗に起因した電圧降下より小さい。電源電圧配線VDDLに関して言えば、本実施の形態で発生する配線抵抗に起因した電圧降下は、その大きさが最大のものでも、上述の仮定の下で発生する電圧降下より小さいことが分かる。本実施の形態では、高速動作を行う検査工程であっても、トランジスタ回路3l-3から3l3の動作不良を最小限に抑え、検査工程での誤判定を極力防止することができる。延いては、検査工程での歩留りを向上させることができる。第2に、内部セル領域AREAのレイアウト設計に与える影響が極めて低い。それは、電極パッド4m-1および4m1の接続を電極パッド領域AREB1の絶縁膜7中で行えばよいためである。従来例のように、新たな電極パッドを内部セル領域AREAに設けると、電極パッドの配置箇所の周辺で配線のレイアウトに大きな制約ができてしまう。これに対し、本実施の形態では、このようなレイアウト制約が極めて低い。第3に、内部セル領域AREAへの電源電圧VDDおよび接地電圧VGNDの供給を、互いに接続された電極パッド4m-1および4m1と、電極パッド4m2とを用いて行えばよいことにある。ダイシングされた半導体チップ2の組み立て行程後にも、良品判定の検査が行われる。組み立て工程後の半導体チップの主面は、樹脂などで覆われている。したがって、従来例のように、新たな電極パッドを内部セル領域AREに設けると、その電極パッドを用いて、動作電圧を内部セル領域のトランジスタ回路に直接供給することができない。電極パッド領域の電極パッドに取り付けられたワイヤを介して、動作電圧をトランジスタ回路に供給する必要がある。その場合、プローブ検査で良品判定された半導体チップであっても、上述の電圧降下などに起因して、不良判定を受ける恐れがある。これに対し、本実施の形態では、内部セル領域AREAのトランジスタ回路3に供給する動作電圧の供給経路が、検査工程および組み立て行程後の検査で同一である。したがって、より正確な検査が可能となる。第4に、検査工程にて、プローブを電極パッドに容易に立てることができる。電極パッド同士は密集しているため、隣接した電極パッドにプローブを各々立てることが難しい場合がある。本実施の形態によれは、互いに接続された電極パッド4m―1および4m1の内、いずれか一方に電源電圧VDDを印加すればよい。そのため、例えば、図4に示すように、互いに隣接した電極パッド4m1および4m2にプローブP1およびP2を各々立てることが難しい場合、プローブP1を電極パッド4m1に立てる代わりに他方の電極パッド4m-1に立てることができる。更に、第1の実施の形態によれば、ステップST1からST4を行うことにより、誤判定を受けにくい半導体チップの検査方法を提供することができる。第1の実施の形態における変形例第1の実施の形態における変形例について説明する。図7は、第1の実施の形態における変形例に係る電極パッド領域AREB1およびその周辺の部分拡大図である。以下、第1の実施の形態と異なる点について説明する。本変形例において、図3と共通する部分には、同一の符号を付している。本変形例は、m-1番目の電極パッド4m-1と、m1番目の電極パッド4m1との間に、p個の電極パッド4を配置したものであるただし、p≧2。図7の2点鎖線で示すように、電極パッド4m-1および4m1は、絶縁膜7中で配線層5によって接続されている。本変形例においても、電極パッド4m-1と電極パッド4m-1からp個の電極パッドを隔てた電極パッド4m1とが、絶縁膜7中で互いに接続されている。更に、電極パッド4m-1および4m1が、配線Lm-1およびLm1によって電源電圧配線VDDLにそれぞれ接続されている。このことから、本変形例においても、第1の実施の形態と同様の効果を得ることができる。なお、以下に述べる全ての実施の形態では、説明を簡略化するため、電極パッド4m-1および4m1の間に1個の電極パッド4を配置した場合を例示する。言うまでもなく、以下に述べる全ての実施の形態において、電極パッド4m-1および4m1の間にp個の電極パッド4を配置することができる。第2の実施の形態第2の実施の形態について説明する。図8は、第2の実施の形態に係る電極パッド領域AREB1およびその周辺の部分拡大図である。以下、第1の実施の形態と異なる点について説明する。本実施の形態において、図3と共通する部分には、同一の符号を付している。このことは、図9においても同様である。本実施の形態では、m-2番目の電極パッド4m-2およびm2番目の電極パッド4m2が、絶縁膜7中で配線層6によって互いに接続されている。電極パッド4m2に加え、電極パッド4m-2が、絶縁膜中の配線Lm-2によって、接地配線GNDLに接続されている。配線Lm-2は、電極パッド4m-2から接地配線GNDLまで電極パッド4の配列方向に対して垂直方向に伸びる接続配線である。なお、他の電極パッド4m-4、4m-3、4m、4m3および4m4は、いずれの配線にも、いずれの電極パッドにも接続されていない。配線層6は、配線層5と同様に、アルミニウムやタングステンなどの導電性を持つ材料で形成された配線である。配線層6の線幅は、配線層5の線幅と同一または略同一である。本実施形態においても、配線層6の線幅が電源電圧配線VDDLおよび接地配線GNDLの線幅よりも広いので、配線層6の配線抵抗に起因した電圧降下を極力抑えることができる。図9は、図8に示すX1-X2間の断面図である。電極パッド4m-2および4m2は、コンタクトホールHcおよびHdを用いて、以下のように接続されている。具体的には、配線層6は、絶縁膜7中において配線層5よりも下層に形成されている。配線層6は、半導体ウェハ1の主面Sに対して平行または略平行に、電極パッド4m-2および4m2の間で延在している。コンタクトホールHcおよびHdは、コンタクトホールHaおよびHcと同様に、内部に導電性を持つ材料が装填されたものである。コンタクトホールHcが、配線層6と電極パッド4m-2とを接続している。コンタクトホールHdが、電極パッド4m2と配線層6とを接続している。図10は、配線抵抗に起因した電圧降下を説明するための図である。第1の実施の形態で述べたように、接地配線GNDLにも、配線抵抗Rk6からRk11が存在する。本実施の形態では、配線層5および6の多層配線化によって、電極パッド4m-1および4m1が絶縁膜7中で互いに接続されると共に、電極パッド4m-2および4m2が絶縁膜7中で互いに接続されている。更に、電極パッド4m2および電極パッド4m-2が、配線Lm2およびLm-2を用いて、接地配線GNDLまで電極パッド4m-4から4m4の配列方向に対して垂直にそれぞれ接続されている。そのため、第1の実施の形態と同様の議論により、接地配線GNDLに対しても、配線抵抗Rk6からRk11に起因した電圧降下も低減させることができる。その結果、トランジスタ回路3l-3から3l3の動作不良を最小限に抑え、検査工程での誤判定を極力防止することができる。第3の実施の形態第3の実施の形態について説明する。第2の実施の形態では、図9に示すように、配線層5および6が多層配線化されている。即ち、絶縁膜7の膜厚方向における配線層5および6の位置が互いに異なる。これに対し、本実施の形態では、配線層5および6が同層配線化されている。以下、第2の実施の形態と異なる点について説明する。図11は、第3の実施の形態に係る電極パッド領域AREB1およびその周辺の部分拡大図である。本実施の形態において、図8および図9と共通する部分には、同一の符号を付している。このことは、後述の図12についても同様である。配線層5および6を同層配線化するため、配線層5および6は、電極パッド4m-4から4m4の列方向に対して垂直方向にずれて配置されている。配線層5の線幅W1および配線層6の線幅W2が第2の実施の形態のものより狭くなっている。具体的には、線幅W1およびW2は、図3に示す配線層5の線幅Wの半分程度である。ただし、線幅W1およびW2は、電源電圧配線VDDLおよび接地配線GNDLの線幅よりは広い。そのため、配線層5および6の配線抵抗に起因した電圧降下を極力抑えることができる。図12は、図11に示すX3-X4間の断面図である。なお、図11に示すX1-X2間の断面図は、図4に示すものと同様である。図12に示すように、絶縁膜7の膜厚方向における配線層5および6の位置が同一または略同一である。詳細には、配線層5は、半導体ウェハ1の主面Sに対して平行または略平行に、電極パッド4m-1および4m1の間で延在している。一方、配線層6は、配線層5と同層にある。即ち、配線層6は、絶縁膜7の膜厚方向において、配線層5と同一または略同一の位置である。配線層6は、半導体ウェハ1の主面Sに対して平行または略平行に、電極パッド4m-2および4m2の間で延在している。本実施の形態では、配線層5および6の同層配線化によって、電極パッド4m-1および4m1が絶縁膜7中で互いに接続されると共に、電極パッド4m-2および4m2が絶縁膜7中で互いに接続されている。そのため、第2の実施の形態と同様の効果を得ることができる。第4の実施の形態第4の実施の形態について説明する。本実施の形態は、トランジスタ回路3が電極パッド領域AREB1の絶縁膜7中に配置されている場合における電極パッド4同士の接続方法に関する。本実施の形態では、電極パッド領域AREB1およびその周辺は、図11に図示するものと同じである。ただし、図11のX1-X2間およびX3-X4間における断面の構造が第3実施の形態に係るものと異なる。以下、第3の実施の形態と異なる点について説明する。図13は、第4の実施の形態に係る電極パッド領域AREB1の断面図であって、図11のX1-X2間を示す。本実施の形態において、図11と共通する部分には、同一の符号を付している。このことは、後述の図14および図15についても同様である。半導体チップ2は、電極パッド領域AREB1の絶縁膜7中に、3個のトランジスタ回路3a、3bおよび3cを有する。トランジスタ回路3aから3cは、絶縁膜7中において半導体ウェハ1の主面S方向に沿って一列に配置されている。トランジスタ回路3aから3cは、第1入力端子および第2入力端子の他、制御端子として機能する第3入力端子をそれぞれ有する図15参照。トランジスタ回路3aから3cの各第1入力端子は、コンタクトホールH1、H2およびH3を介して電源電圧配線層8に接続されている。トランジスタ回路3a、3bおよび3cの各第3入力端子は、絶縁膜7上の電極パッド4a、4bおよび4cに接続されている。本実施の形態では、3個のトランジスタ回路3aから3cを例に挙げるが、これらトランジスタの個数は、1個、2個または4個以上であっても、差し支えがない。トランジスタ回路3aから3cが電源電圧配線層8にそれぞれ接続されていれば、その配置形態は特に限定されない。コンタクトホールH1からH3は、その内部にアルミニウムやタングステンなどの導電性を持つ材料が装填されている。コンタクトホールH1からH3は、絶縁膜7の膜厚方向において、トランジスタ回路3a、3bおよび3cの各第1入力端子から電源電圧配線層8まで延伸している。電源電圧配線層8は、例えば、アルミニウムやタングステンなどの導電性を持つ材料で形成されている。電源電圧配線層8は、絶縁膜7中において半導体ウェハ1の主面Sに対して平行または略平行に、電極パッド4m-1から4m1の間で延在している。配線層5は、絶縁膜7中において電源電圧配線層8よりも上層に形成されている。詳細には、配線層5は、電源電圧配線層8に対して平行または略平行に、電極パッド4m-1から4m1の間で延在している。配線層5の電極パッド4m-1側の端部は、電源電圧配線層8の電極パッド4m-1側の端部と共に、コンタクトホールHaに接続されている。一方、配線層5の電極パッド4m1側の端部は、電源電圧配線層8の電極パッド4m1側の端部と共に、コンタクトホールHbに接続されている。電極パッド4aから4cは、例えば、電極パッド領域AREB1に配置された電極パッドである図11には不図示。図14は、第4の実施の形態に係る電極パッド領域AREB1の断面図であって、図11のX3-X4間を示す。トランジスタ回路3aから3cの各第2入力端子は、コンタクトホールH4、H5およびH6を介して接地配線層9に接続されている。コンタクトホールH4からH6は、図13に示すコンタクトホールH1からH3と同様のものである。コンタクトホールH4からH6は、絶縁膜7の膜厚方向において、トランジスタ回路3a、3bおよび3cの各第2入力端子から接地配線層9まで延伸している。接地配線層9は、例えば、アルミニウムやタングステンなどの導電性を持つ材料で形成されている。接地配線層9は、絶縁膜7中において、半導体ウェハ1の主面Sに対して平行または略平行に、電極パッド4m-2から4m2の間で延在している。接地配線層9は、電源電圧配線層8よりも下層に配置されている。配線層6は、絶縁膜7中において、接地配線層9よりも上層に、配線層5よりも下層に形成されている。配線層6は、接地配線層9に対して平行または略平行に、電極パッド4m-2から4m2の間で延在している。配線層6の電極パッド4m-2側の端部は、接地配線層9の電極パッド4m-2側の端部と共に、コンタクトホールHcに接続されている。一方、配線層6の電極パッド4m2側の端部は、接地配線層9の電極パッド4m2側の端部と共に、コンタクトホールHdに接続されている。以上述べたように、本実施の形態では、配線層5および6の多層配線化によって、電極パッド4m-1および4m1が互いに接続されると共に、電極パッド4m-2および4m2が互いに接続されている。更に、電極パッド4m-1および4m1がコンタクトホールHaおよびHbを介して電源電圧配線層8に接続されている。これと共に、電極パッド4m-2および4m2がコンタクトホールHcおよびHdを介して接地配線層9に接続されている。半導体チップ2の動作について、トランジスタ回路3aから3cを動作させる場合を例に挙げる。この場合の動作は、基本的に第1の実施の形態と同様である。プローブP1により、電極パッド4m1に電源電圧VDDが印加される。これと共に、プローブP2により電極パッド4m1に接地電圧VGNDが印加される。図13に示すように、電極パッド4m1に電源電圧VDDが印加されると、配線層5を介して電極パッド4m-1にも、電源電圧VDDが印加される。トランジスタ回路3aから3cの各第1入力端子には、電源電圧配線層8を介して電源電圧VDDが入力される。一方、図14に示すように、電極パッド4m2に接地電圧VGNDが印加されると、配線層6を介して電極パッド4m-2にも、接地電圧VGNDが印加される。トランジスタ回路3aから3cの各第2入力端子には、接地配線層9を介して接地電圧VGNDが入力される。トランジスタ回路3aから3cは、各第1入力端子から電源電圧VDDを入力し、各第2入力端子から接地電圧VGNDを入力すると、動作電圧に応じて動作し、その出力を不図示の電極パッドに出力する。本実施の形態によれば、トランジスタ回路3aから3cが電極パッド領域AREB1の絶縁膜7中に配置されている場合であっても、電極パッド4m-1および4m1が配線層5によって互いに接続されている。これと共に、電極パッド4m-2および4m2が配線層6によって互いに接続されている。このことから、以下の効果を得ることができる。図15は、図13および図14の等価回路図である。電源電圧配線層8および接地配線層9には、配線抵抗が存在する。具体的には、電源電圧配線層8においては、配線抵抗R1、R2、R3およびR4が存在する。接地配線層9には、配線抵抗R5、R6、R7およびR8が存在する。なお、配線抵抗R1からR8の値は、各々略同一であるとする。先ず、配線層5および6がない場合を仮定する。この場合、電極パッド4m1に電源電圧VDDが印加され、電極パッド4m2に接地電圧VGNDが印加される。ここで、配線抵抗R1からR3に起因した電圧降下について述べる。電極パッド4m2から最も離れた位置にあるトランジスタ回路3aと、電極パッド4m2から最も近い位置にあるトランジスタ回路3aとに着目する。トランジスタ回路3aの第1入力端子には、3個の配線抵抗R1からR3分だけ電圧が降下した電源電圧VDDが入力される。一方、トランジスタ回路3cの第1入力端子には、1個の配線抵抗R1分だけ電圧が降下した電源電圧VDDが入力される。電極パッド4m1から離れるほど、電圧降下が大きくなる。トランジスタ回路3aおよび3cの各第2入力端子に入力される接地電圧VGNDについても同様のことが言える。その結果、第1の実施の形態で述べた議論と同様に、電極パッド4m2から最も離れた位置にあるトランジスタ回路3aは、動作不良を引き起こしやすい。このことは、検査工程での誤判定を招きやすい。これに対し、本実施の形態では、配線層5および6が設けられている。そのため、トランジスタ回路3aの第1入力端子には、1個の配線抵抗R4分だけ電圧が降下した電源電圧VDDが入力される。これは、トランジスタ回路3cの第1入力端子に入力される電圧とほぼ同一である。トランジスタ回路3aおよび3cの各第2入力端子に入力される接地電圧VGNDについても同様のことが言える。配線層5および6がある場合とない場合と比較すると、前者の方が配線抵抗に起因した電圧降下の影響が少ない。実際には、配線層5および6にも不図示の配線抵抗が各々存在する。配線層5について言えば、その配線抵抗の値R9とすると配線抵抗R4の値の和R9R4が、配線抵抗R1からR3の和R1R2R3よりも小さければ、配線層5がある方が配線抵抗に起因した電圧降下の影響が少ないと言える。配線層6についても同様に、その配線抵抗の値R10とすると配線抵抗R8の値の和R10R8が、配線抵抗R5からR7の和R5R6R7よりも小さければ、配線層6がある方が配線抵抗に起因した電圧降下の影響が少ないと言える。以上のことから、本実施の形態のように、トランジスタ回路3aから3cが電極パッド領域AREB1の下層に配置されている場合であっても、これらトランジスタ回路の動作不良を最小限に抑え、誤判定を極力防止することができる。延いては、検査工程での歩留りを向上させることができる。本実施の形態によれば、更に、以下の効果を得ることができる。一般に、電極パッド領域の下層に設けられているトランジスタ回路は、その出力が大きく、ノイズ源となることが多い。配線層5および6が設けられていない場合、トランジスタ回路3cでノイズが発生すると、ノイズが電源電圧配線層8および接地配線層9にそれぞれ伝達される。そのため、トランジスタ回路3aには、ノイズが畳重された電源電圧VDDおよび接地電圧VGNDが入力される。しかしながら、本実施の形態では、トランジスタ回路3aに、配線抵抗に起因した電圧降下の影響が比較的小さい電源電圧VDDおよび接地電圧VGNDが各々入力される。そのため、トランジスタ回路3cでノイズが発生しても、トランジスタ回路3aは、そのノイズの影響を受けにくい。第5の実施の形態第5の実施の形態について説明する。第4の実施の形態では、図14に示すように、電極パッド領域AREB1において、配線層5および6が多層配線化されている。具体的には、絶縁膜7の膜厚方向において、配線層5および6の位置が互いに異なる。これに対し、本実施の形態では、配線層5および6が同層配線化されている。以下、第3の実施の形態と異なる点について説明する。図16は、第5の実施の形態に係る電極パッド領域AREB1の断面図であって、図11のX3-X4間を示す。なお、図11に示すX1-X2間の断面図は、図13に示すものと同様である。本実施の形態において、図13と共通する部分には、同一の符号を付している。配線層5は、半導体ウェハ1の主面Sに対して平行または略平行に、電極パッド4m-1および4m1の間で延在している。電極パッド4m-1および4m1は、配線層5によって互いに接続されている。配線層6は、配線層5と同層にある。即ち、配線層6は、絶縁膜7の膜厚方向において、配線層5と同一または略同一の位置にある。配線層6は、半導体ウェハ1の主面Sに対して平行または略平行に、電極パッド4m-2および4m2の間で延在している。電極パッド4m-2および4m2は、配線層6によって互いに接続されている。本実施の形態によれば、トランジスタ回路3aから3cが電極パッド領域AREB1の下層に配置されている場合であっても、配線層5および6の同層配線化によって、電極パッド4m-1および4m1が互いに接続されると共に、電極パッド4m-2および4m2が互いに接続されている。そのため、第4の実施の形態と同様の効果を得ることができる。第6の実施の形態第6の実施の形態について説明する。第6の実施の形態は、4個の電極パッド4同士を接続し、その内の1個の電極パッド4に動作電圧を印加するものである。本実施の形態では、第1の実施の形態に係る半導体チップ2を例に挙げ、第1の実施の形態と異なる点について説明する。図17は、第6の実施の形態に係る電極パッド領域AREB1およびその周辺の部分拡大図である。本実施の形態において、図3と共通する部分には、同一の符号を付している。このことは、後述の図18についても同様である。電極パッド4m-3、4m-1、4m1および4m3は、絶縁膜7中で、配線層5によってそれぞれ接続されている。更に、電極パッド4m-3、4m-1、4m1および4m3は、絶縁膜中の配線Lm-3、Lm-1、Lm1およびLm3によって、電源電圧配線VDDLにそれぞれ接続されている。配線Lm-3およびLm3は、電極パッド4m-3および4m3から電源電圧配線VDDLまで電極パッド4の配列方向に対してそれぞれ垂直方向に伸びる接続配線である。図18は、図17に示すX1-X2間の断面図である。配線層5は、電極パッド4m-3および4m3の間で延在している。配線層5によって、電極パッド4m-3、4m-1、4m1および4m3がそれぞれ接続されている。電極パッド4m-3、4m-1、4m1および4m3の内、例えば、電極パッド4m-1に電源電圧VDDがプローブP1によって印加される。本実施の形態では、4個の電極パッド4m-3、4m-1、4m1および4m3が絶縁膜7中でそれぞれ接続されているので、電源電圧配線VDDLの配線抵抗に起因した電圧降下を更に低減することができる。延いては、検査工程での歩留りを向上させることができる。なお、本実施の形態を第2から第5の実施の形態と好適に組み合わせることにより、配線抵抗に起因した電圧降下を更に低減させることができる。例えば、配線層6を用いて、更に4個の電極パッド4m-4、4m-2、4m2および4m4を絶縁膜7中で接続することができる。互いに隣接していない電極パッド4同士を複数個接続し、その内の1個に電源電圧VDDまたは接地電圧VGNDを印加することができれば、種々の接続形態をとることができる。第7の実施の形態第7の実施の形態について説明する。第7の実施の形態は、電極パッド4同士を接続するための配線層自身を多層配線化したものである。本実施の形態では、第1の実施の形態に係る半導体チップ2を例に挙げ、第1の実施の形態と異なる点について説明する。図19は、第7の実施の形態に係る電極パッド領域AREB1の断面図であって、図3のX1-X2間を示す。本実施の形態において、図3と共通する部分には、同一の符号を付している。電極パッド4m-1および4m1が2つの配線層5aおよび5bによって接続されている。配線層5aは、半導体ウェハ1の主面Sに対して平行または略平行に、電極パッド4m-1および4m1の間で延在している。配線層5bも、配線層5aと同様のものであるが、絶縁膜7中において、配線層5aよりも上層に形成されている。本実施の形態では、電極パッド4m-1および4m1が多層配線化された配線層5aおよび5bによって接続されている。配線の厚みが増すほど、配線抵抗は下がるので、配線層の配線抵抗に起因した電圧降下を更に低減することができる。延いては、検査工程での歩留りを向上させることができる。なお、本実施の形態を第2から第6の実施の形態と好適に組み合わせることにより、配線層の配線抵抗に起因した電圧降下を更に低減させることができる。例えば、第2の実施の形態において、図9に示す配線層5および6を多層配線化することができる。無論、配線層5のみを多層配線化することも、配線層6のみを多層配線化することもできる。以上、全ての実施の形態および変形例において、図2に示す電極パッド領域AREB1を例に挙げた。全ての実施の形態および変形例を、他の任意の電極パッド領域AREB2からAREB4に適用させることができる。