犠牲膜の側壁に第1の側壁膜を形成した後、前記犠牲膜を除去し、残された前記第1の側壁膜をマスクにしたエッチングにより、前記第1の側壁膜の下に設けられた膜をパターン加工し、パターン加工した前記膜のパターン幅を縮小させることで複数のラインパターンを形成する工程と、それぞれの前記ラインパターンの側壁に第2の側壁膜を形成し、複数の前記ラインパターンおよび複数の前記第2の側壁膜を含むパターン列を形成する工程と、隣り合う前記第2の側壁膜間および前記パターン列の端の第2の側壁膜の横の領域に、スペーサ膜を形成する工程と、前記端の第2の側壁膜の横の前記領域に形成された前記スペーサ膜を、前記端の第2の側壁膜の側壁に形成される第1のラインパターンと、前記第1のラインパターンに対してスペースを隔てて離間し、前記複数のラインパターンの幅よりも大きな幅の第2のラインパターンとを有するラインアンドスペースパターンに加工するとともに、前記第2の側壁膜を除去する工程と、を備えたことを特徴とする半導体装置の製造方法。複数のラインパターンを形成する工程と、それぞれの前記ラインパターンの側壁に側壁膜を形成し、複数の前記ラインパターンおよび複数の前記側壁膜を含むパターン列を形成する工程と、隣り合う前記側壁膜間および前記パターン列の端の側壁膜の横の領域に、スペーサ膜を形成する工程と、前記端の側壁膜の横の前記領域に形成された前記スペーサ膜を、前記側壁間に形成された前記スペーサ膜とは異なる幅のラインパターンを含むラインアンドスペースパターンに加工するとともに、前記側壁膜を除去する工程と、を備えたことを特徴とする半導体装置の製造方法。前記ラインパターンを形成する工程は、犠牲膜の側壁に第1の側壁膜を形成する工程と、前記犠牲膜を除去し、前記第1の側壁膜を残す工程と、を有することを特徴とする請求項2記載の半導体装置の製造方法。前記ラインパターンを形成する工程は、前記犠牲膜を除去した後に残された前記第1の側壁膜をマスクにしたエッチングにより、前記第1の側壁膜の下に設けられた膜をパターン加工する工程と、パターン加工した前記膜のパターン幅を縮小させる工程と、をさらに有することを特徴とする請求項3記載の半導体装置の製造方法。前記端の側壁膜の横の前記領域に形成された前記スペーサ膜を前記ラインアンドスペースパターンに加工した後に、前記側壁膜を除去することを特徴とする請求項2~4のいずれか1つに記載の半導体装置の製造方法。実施形態によれば、リソグラフィの解像限界以下の微細なラインパターンを本数の選択自由度を高めて形成できる半導体装置の製造方法を提供する。実施形態によれば、半導体装置の製造方法は、複数のラインパターンを形成する工程と、それぞれの前記ラインパターンの側壁に側壁膜を形成し、複数の前記ラインパターンおよび複数の前記側壁膜を含むパターン列を形成する工程と、隣り合う前記側壁膜間および前記パターン列の端の側壁膜の横の領域に、スペーサ膜を形成する工程と、前記端の側壁膜の横の前記領域に形成された前記スペーサ膜を、前記側壁膜間に形成された前記スペーサ膜とは異なる幅のラインパターンを含むラインアンドスペースパターンに加工するとともに、前記側壁膜を除去する工程と、を備えている。以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。図1は、実施形態の半導体装置における主な要素の平面レイアウトを表す模式平面図である。図2は、図1におけるA-A’断面に対応する模式断面図である。本実施形態では、半導体装置として、例えば浮遊ゲート構造を有する不揮発性半導体記憶装置を一例に挙げて説明する。図2は、半導体基板8の表面付近の断面を表す。半導体基板8の表面にはアクティブ領域10が形成されている。アクティブ領域10は、第1導電形のチャネル領域と、第2導電形のソース領域及びドレイン領域を有する。アクティブ領域10は、第1の方向Xに延びている。また、図1に示すように、複数のアクティブ領域10が、第1の方向Xに対して直交する第2の方向Yに並んで形成されている。第2の方向Yで隣り合うアクティブ領域10どうしは、半導体基板8に埋め込まれた絶縁膜により絶縁分離されている。図2に示すように、アクティブ領域10上には、第1の絶縁膜11が設けられている。第1の絶縁膜11は、第1の方向Xに延び、また、第2の方向Yに複数に分断されている。第1の絶縁膜11上には、複数の浮遊ゲートFGが設けられている。複数の浮遊ゲートFGは第1の方向Xに分断されている。また、複数の浮遊ゲートFGは、第2の方向Yにも分断されている。浮遊ゲートFGの上には、第2の絶縁膜13が設けられている。第2の絶縁膜13は、第1の方向Xに複数に分断されている。また、第2の絶縁膜13は、第2の方向Yに延び、第2の方向Yには分断されていない。第2の絶縁膜13上には、制御ゲートCGが設けられている。制御ゲートCGは、第1の方向Xに複数に分断されている。また、制御ゲートCGは、第2の方向Yに延び、第2の方向Yには分断されていない。第1の方向Xで隣り合う浮遊ゲートFG間には、絶縁層17が設けられている。第2の方向Yで隣り合う浮遊ゲートFG間は、半導体基板8に埋め込まれた図示しない絶縁膜により絶縁分離されている。浮遊ゲートFGは、平面視にて制御ゲートCGとアクティブ領域10との交差部に位置する。すなわち、半導体基板8上に、複数のメモリセルMCがマトリクス状にレイアウトされている。1つのメモリセルMCは、そのまわりが絶縁された1つの浮遊ゲートFGを含む。すなわち、浮遊ゲートFGは、電気的にどこにも接続されていない。そのため、電源を切っても、浮遊ゲートFG内に蓄積された電子は浮遊ゲートFGから漏れ出さず、また新たに入ることもない。すなわち、本実施形態の半導体装置は、電源を供給することなくデータを保持することができる不揮発性半導体記憶装置である。複数のメモリセルMCは、第1の方向Xに直列接続され、セル列を構成する。さらに、セル列の第1の方向Xの両端には、選択トランジスタが接続されている。セル列及び選択トランジスタは、図2に示すソース線SLとビット線BLとの間に直列接続され、メモリストリングを構成する。隣接するメモリセルMC間及び両端の各メモリセルMCと隣接する選択トランジスタ間における半導体基板8の表面には、図示しないソース領域及びドレイン領域が形成されている。ソース線SLは、ソース線コンタクトCSL及びコンタクト領域19aを介して、アクティブ領域10に接続されている。コンタクト領域19aは、セル列の一方の端から第1の方向Xに延在した部分のアクティブ領域10の表面に形成されている。ソース線コンタクトCSLは、コンタクト領域19a上に設けられ、コンタクト領域19aと電気的に接続されている。セル列とコンタクト領域19aとの間に、ソース側選択トランジスタが設けられている。ソース側選択トランジスタは、ソース側選択ゲートSGSを有する。ソース側選択ゲートSGSは、セル列の第1の方向Xにおける外側で、第1の絶縁膜11を介してアクティブ領域10上に設けられている。ソース側選択ゲートSGSはセル列の最も端の浮遊ゲートFG及び制御ゲートCGに対して離間し、セル列とソース側選択ゲートSGSとの間には絶縁層17が設けられている。セル列の最も端のメモリセルMCとソース側選択ゲートSGSとの間の距離は、メモリセルMC間の距離よりも大きい。コンタクト領域19aを第1の方向Xに挟んで一対のソース側選択ゲートSGSが設けられ、それぞれのソース側選択ゲートSGSは、それぞれ異なるセル列をソース線SLと接続可能にする。すなわち、複数のメモリストリング間でソース線SLを共有している。ビット線BLは、ビット線コンタクトCBL及びコンタクト領域19bを介して、アクティブ領域10に接続されている。コンタクト領域19bは、セル列の他方の端から第1の方向Xに延在した部分のアクティブ領域10の表面に形成されている。ビット線コンタクトCBLは、コンタクト領域19b上に設けられ、コンタクト領域19bと電気的に接続されている。セル列とコンタクト領域19bとの間に、ドレイン側選択トランジスタが設けられている。ドレイン側選択トランジスタは、ドレイン側選択ゲートSGDを有する。ドレイン側選択ゲートSGDは、セル列の第1の方向Xにおける外側で、第1の絶縁膜11を介してアクティブ領域10上に設けられている。ドレイン側選択ゲートSGDはセル列の最も端の浮遊ゲートFG及び制御ゲートCGに対して離間し、セル列とドレイン側選択ゲートSGDとの間には絶縁層17が設けられている。セル列の最も端のメモリセルMCとドレイン側選択ゲートSGDとの間の距離は、メモリセルMC間の距離よりも大きい。コンタクト領域19bを第1の方向Xに挟んで一対のドレイン側選択ゲートSGDが設けられ、それぞれのドレイン側選択ゲートSGDは、それぞれ異なるセル列をビット線BLと接続可能にする。すなわち、複数のメモリストリング間でビット線BLを共有している。図1に示すように、ソース側選択ゲートSGS、ドレイン側選択ゲートSGD、およびソース線コンタクトCSLは、第2の方向Yに延びている。ソース線SL図1では省略は、第2の方向Yに並ぶ複数のアクティブ領域10を横切ってレイアウトされ、複数のアクティブ領域10が共通のソース線SLに接続可能である。ビット線BLは、図2に示すように、第1の方向Xに延びている。第2の方向Yに並ぶ複数のアクティブ領域10の本数に対応して、複数本のビット線BLが設けられている。図2に示すように、制御ゲートCG上、ソース側選択ゲートSGS上およびドレイン側選択ゲートSGD上には、層間絶縁膜15が設けられ、その層間絶縁膜15上にビット線BLが設けられている。ソース線SLは、層間絶縁膜15に覆われ、ビット線BL及びソース側選択ゲートSGSに対して絶縁されている。次に、実施形態の半導体装置の製造方法について説明する。図3a~図9bは、実施形態の半導体装置の製造方法を示す模式平面図である。図10a~図13cは、実施形態の半導体装置の製造方法を示す模式断面図である。図3a~図13cに示すプロセスにより、図9b及び図13cに示すラインアンドスペースパターンが形成される。図13cの断面は、図9bにおけるB-B’断面に対応する。図9b及び図13cに示すラインパターン22a~22cは、例えば、図2における浮遊ゲートFG、第2の絶縁膜13及び制御ゲートCGを含むゲート構造スタックゲート構造に対応する。あるいは、ラインパターン22a~22cをマスクにして、ゲート構造が加工される。また、図9b及び図13cに示すラインパターン22dは、例えば、図2におけるドレイン側選択ゲートSGDまたはソース側選択ゲートSGSに対応する。あるいは、ラインパターン22dをマスクにして、ドレイン側選択ゲートSGDまたはソース側選択ゲートSGSが加工される。図10aは本実施形態のプロセスが適用される積層体の断面を、図3aはその積層体の上面を表す。この積層体は、基板21と、基板21上に形成された被加工膜22と、被加工膜22上に形成されたハードマスク23と、ハードマスク23上に形成されたレジスト24とを含む。被加工膜22は、単層構造、あるいは複数層の積層構造である。レジスト24は、図示しないマスクレチクルを用いて、選択的に露光される。レジスト24はその露光光に対して感光性を有し、レジスト24における露光部または未露光部が現像液に対して可溶となる。露光後のレジスト24の現像により、図10b及び図3bに示すように、ラインパターンである複数の犠牲膜24aがハードマスク23上に形成される。なお、犠牲膜24aは、リソグラフィ法によって形成されたレジストパターンに限らず、そのレジストパターンをマスクにしてさらに加工されたシリコン酸化膜等のハードマスクパターンであってもよい。次に、犠牲膜24aに対して等方性エッチングを行い、図10c及び図4aに示すように、犠牲膜24aの幅を縮小させるスリミングする。犠牲膜24aの幅は、図10b及び図3bに示すスリミング前に比べて約1/2に縮小され、犠牲膜24a間の間隔は約3/2倍に広がる。次に、図10dに示すように、ハードマスク23上に第1の側壁膜25を形成する。第1の側壁膜25は、犠牲膜24aの側壁及び上面を覆う。第1の側壁膜25は、犠牲膜24aの側壁及び上面に沿ってコンフォーマルに形成される。第1の側壁膜25における犠牲膜24aの側壁を被覆する部分の膜厚は、犠牲膜24aの幅と同じまたは近くなるように制御される。第1の側壁膜25は、犠牲膜24aとは異なる材料からなる。例えば、レジストまたはシリコン酸化膜である犠牲膜24aに対して、第1の側壁膜25はシリコン窒化膜である。次に、第1の側壁膜25に対して異方性エッチング例えばRIEReactiveIonEtchingを行う。これにより、犠牲膜24aの上面上の第1の側壁膜25が除去され、図11aに示すように、犠牲膜24aの側壁に第1の側壁膜25aが残される。犠牲膜24aの上面は露出する。また、隣り合う第1の側壁膜25a間には、犠牲膜24aの幅と同じまたは近い幅のスペースが形成される。そのスペースには、ハードマスク23の上面が露出する。すなわち、図4bに示すように、複数の犠牲膜24aのそれぞれの幅方向の両側の側壁に、ラインパターンである第1の側壁膜25aが形成される。次に、異方性エッチングまたは等方性エッチングにより、図11b及び図5aに示すように、犠牲膜24aを除去する。このエッチングは、第1の側壁膜25aに対して犠牲膜24aが選択的にエッチングされる条件で行われる。したがって、ハードマスク23上には、ラインパターンである複数の第1の側壁膜25aが残される。第1の側壁膜25aの幅は、第1の側壁膜25a間スペースの幅と、ほぼ同じである。次に、第1の側壁膜25aをマスクにした異方性エッチングにより、ハードマスク23を加工する。この後、第1の側壁膜25aを除去する。ハードマスク23は、図11c及び図5bに示すように、複数のラインパターン23aに加工される。ラインパターン23aは、ハードマスク23における第1の側壁膜25aの下に残された部分であり、第1の側壁膜25aとほぼ同じ幅及びピッチで配列されている。ハードマスク23、すなわちラインパターン23aは、第1の側壁膜25aとは異なる材料からなる。例えば、シリコン窒化膜である第1の側壁膜25aに対して、ハードマスク23及びラインパターン23aは、シリコン酸化物を主に含むTEOStetraethoxysilane膜である。次に、ラインパターン23aに対して等方性エッチングを行い、図11d及び図6aに示すように、ラインパターン23aの幅を縮小させるスリミングする。ラインパターン23aの幅は、図11c及び図5bに示すスリミング前に比べて約1/2に縮小され、ラインパターン23a間の間隔は約3/2倍に広がる。また、スリミング後のラインパターン23aの幅は、リソグラフィによって形成された図10b及び図3bに示す犠牲膜24aの幅の約1/4になり、ラインパターン23aの本数は犠牲膜24aの本数の2倍である。次に、図12aに示すように、被加工膜22上に第2の側壁膜26を形成する。第2の側壁膜26は、ラインパターン23aの側壁及び上面を覆う。第2の側壁膜26は、ラインパターン23aの側壁及び上面に沿ってコンフォーマルに形成される。第2の側壁膜26におけるラインパターン23aの側壁を被覆する部分の膜厚は、ラインパターン23aの幅と同じまたは近くなるように制御される。第2の側壁膜26は、ラインパターン23aとは異なる材料からなる。例えば、TEOS膜であるラインパターン23aに対して、第2の側壁膜26はシリコン窒化膜である。次に、第2の側壁膜26に対して異方性エッチング例えばRIEを行う。これにより、ラインパターン23aの上面上の第2の側壁膜26が除去され、図12bに示すように、ラインパターン23aの側壁に第2の側壁膜26aが残される。ラインパターン23aの上面は露出する。また、隣り合う第2の側壁膜26a間には、ラインパターン23aの幅と同じまたは近い幅のスペースが形成される。そのスペースには、被加工膜22の上面が露出する。すなわち、図6bに示すように、複数のラインパターン23aのそれぞれの幅方向の両側の側壁に、ラインパターンである第2の側壁膜26aが形成され、複数のラインパターン23a及び複数の第2の側壁膜26aを含むパターン列50が形成される。次に、図12c及び図7aに示すように、パターン列50における隣り合う第2の側壁膜26a間に、スペーサ膜27aを形成する。スペーサ膜27aは、隣り合う第2の側壁膜26a間のスペースに埋め込まれる。さらに、パターン列50の端の第2の側壁膜26aの横の領域60にも、スペーサ膜27bを形成する。スペーサ膜27a及び27bは、同じ材料であり、同時に形成される。スペーサ膜27a及び27bは、第2の側壁膜26aとは異なる材料からなる。例えば、シリコン窒化膜である第2の側壁膜26aに対して、スペーサ膜27a及び27bはシリコン酸化膜である。例えば、CVDchemicalvapordeposition法により形成するTEOS膜を、スペーサ膜27a及び27bとして用いることができる。あるいは、塗布法によって、シリコン酸化膜SiOを、スペーサ膜27a及び27bとして形成してもよい。この場合、第2の側壁膜26a間スペースへの埋め込み性に優れる。次に、パターン列50の上及びその横の領域60に形成されたスペーサ膜27bの上に、図7bに示すように、マスク40を選択的に形成する。図7bにおいてマスク40を太線で表す。マスク40は、スペーサ膜27bとは異なる材料からなる。例えば、シリコン酸化膜であるスペーサ膜27bに対して、マスク40は有機膜レジスト膜である。マスク40は、リソグラフィによってパターニングされる。マスク40は、パターン列50のすべてを覆う。パターン列50における隣り合う第2の側壁膜26a間に埋め込まれたスペーサ膜27aも、マスク40によって覆われる。また、マスク40は、パターン列50の横の領域60に形成されたスペーサ膜27bの一部を覆う。領域60に形成されたスペーサ膜27bの他の一部は、マスク40で覆われずに露出する。パターン列50における第2の側壁膜26a間のスペースが狭い、もしくはアスペクト比が高いと、そのスペースへのマスク40の充填不良により段差が形成され、マスク40をパターニングするリソグラフィを困難にする懸念がある。しかし、本実施形態では、パターン列50における第2の側壁膜26a間にはスペーサ膜27aが埋め込まれ、パターン列50の上面はほぼ平坦である。したがって、マスク40を高精度にパターニングできる。そして、マスク40を使って、例えばRIE法で、スペーサ膜27bを選択的にエッチングする。これにより、図13a及び図8aに示すように、パターン列50の横の領域60でマスク40から露出されていたスペーサ膜27bが選択的に除去される。図13aにおいては、マスク40を2点鎖線で表している。なおここで、ラインパターン23aと第2の側壁膜26aにおいて長手方向の両側に形成されている図示しないループ状の部分をマスク40から露出させ、マスク40を使ったエッチングにより、それらループ状の部分をカットしてもよい。その後、マスク40を除去する図8b。マスク40を使った上記エッチングにより、パターン列50の横の領域60に形成されていたスペーサ膜27bが、第1のラインパターン27b1と第2のラインパターン27b2とを含むラインアンドスペースパターンに加工される。第1のラインパターン27b1は、パターン列50の端の第2の側壁膜26aの側壁に形成されている。第2のラインパターン27b2は、第1のラインパターン27b1に対してスペースを隔てて離間している。第2のラインパターン27b2は、第1のラインパターン27b1の幅、ラインパターン23aの幅、第2の側壁膜26aの幅、および第2の側壁膜26a間のスペーサ膜27aの幅よりも大きな幅を有する。次に、異方性エッチングまたは等方性エッチングにより、図13b及び図9aに示すように、第2の側壁膜26aを除去する。このエッチングは、ラインパターン23a、スペーサ膜27a、このスペーサ膜27aと同じ材料である第1のラインパターン27b1および第2のラインパターン27b2に対して第2の側壁膜26aが選択的にエッチングされる条件で行われる。ラインパターン23a、スペーサ膜27a、第1のラインパターン27b1および第2のラインパターン27b2はシリコン酸化物系材料からなり、第2の側壁膜26aはシリコン窒化物系材料からなる。したがって、シリコン酸化物系材料に対して選択性を持ってシリコン窒化物系材料がエッチングされる条件が設定される。第2の側壁膜26aの選択的除去により、被加工膜22上には、ラインパターン23a、スペーサ膜27a、第1のラインパターン27b1および第2のラインパターン27b2が残される。これらは、互いに平行なラインパターンとして形成されている。そして、それらラインパターン23a、スペーサ膜27a、第1のラインパターン27b1および第2のラインパターン27b2をマスクにした異方性エッチングにより、被加工膜22を加工する。被加工膜22は、図13c及び図9bに示すように、ラインパターン22a~22dを含むラインアンドスペースパターンに加工される。ラインパターン22aはスペーサ膜27aの下に残された部分であり、ラインパターン22bはラインパターン23aの下に残された部分であり、ラインパターン22cはスペーサ膜27bの第1のラインパターン27b1の下に残された部分であり、ラインパターン22dはスペーサ膜27bの第2のラインパターン27b2の下に残された部分である。ラインパターン22a及び22bは、ほぼ同じ幅及びピッチで配列されている。ラインパターン22aとラインパターン22bとの間のスペース、およびラインパターン22cとラインパターン22bとの間のスペースは、共に第2の側壁膜26aが除去されて形成されたスペースである。したがって、ラインパターン22aとラインパターン22bとの間のスペースの幅と、ラインパターン22cとラインパターン22bとの間のスペースの幅とはほぼ同じである。ラインパターン22bは、1回目の側壁プロセスで形成された第1の側壁膜25aと同じピッチを有する。すなわち、ラインパターン22bは、リソグラフィの解像限界の制限を受けるピッチの1/2倍のピッチを有する。ラインパターン22aは、隣り合うラインパターン22b間における、幅方向の中間位置に形成されている。したがって、ラインパターン22b及びラインパターン22aは、リソグラフィの解像限界の制限を受けるピッチの1/4倍のピッチで配列されている。一方、ラインパターン22cの幅およびラインパターン22dの幅は、図7bに示すマスク40の設計によって任意に調整でき、側壁プロセスに依存しない。ラインパターン22dは、例えば、図2に示すドレイン側選択ゲートSGDまたはソース側選択ゲートSGS以下、これらをまとめて単に選択ゲートとも言うに対応するパターンであり、メモリセルMCのゲート構造に対応するラインパターン22a及び22bの幅よりも大きな幅で形成されている。ラインパターン22cは、セル列における端に形成されている。一般に、セル列の端に形成されたセルは、選択ゲート、特にドレイン側選択ゲートSGDからの電気的影響を考慮して、メモリセルMCとして使われないことがある。したがって、ラインパターン22cは、メモリセルMCとして使われないダミーセルのゲート構造のパターンに対応し、その幅はメモリセルMCのゲート構造の幅と同じであっても同じでなくてもよい。前述したように、マスク40を使ったスペーサ膜27bのパターニングを経て形成されるラインパターン22cの幅は、側壁プロセスを経て形成されるラインパターン22a及び22bの幅に依存せず、任意に設定できる。また、ラインパターン22cとラインパターン22dとの間のスペースは、側壁プロセスで形成されるスペースを含まない。すなわち、マスク40を使って、セル列の端のダミーセルに対応する第1のラインパターン27b1と、選択ゲートに対応する第2のラインパターン27b2と、それらの間のスペースとが形成される。したがって、側壁プロセスの複数回の繰り返しにより発生するスペース寸法のばらつきが、ダミーセルのゲート構造と選択ゲート間のスペース寸法に含まれない。ここで、側壁プロセスを利用して、例えば、メモリセルMCとして使われる64個のゲート構造を含むセル列の端にダミーセルのゲート構造を付加して形成する場合を考える。側壁プロセスを1回しか行わない場合、リソグラフィで33本のラインパターンを犠牲膜として形成し、それぞれの犠牲膜の幅方向の両側の側壁に側壁膜を形成し、犠牲膜を除去することで、66本の側壁膜をラインパターンとして得ることができる。この場合、リソグラフィの解像限界の制限を受けるピッチの1/2倍ピッチで、メモリセルMCとして使われる64個のゲート構造と、その両端に形成される2つのダミーセルのゲート構造と対応する66本のラインパターンを得ることができる。次に、側壁プロセスを2回繰り返し、リソグラフィの解像限界の制限を受けるピッチの1/4倍ピッチで配列されたラインパターンを得る場合を考える。リソグラフィで最初に16本のラインパターンを犠牲膜として形成し、それぞれの犠牲膜の幅方向の両側の側壁に側壁膜を形成し、犠牲膜を除去すると、32本の側壁膜をラインパターンとして得ることができる。さらに、32本の側壁膜、あるいはその側壁膜をマスクに加工された32本のラインパターンを第2の犠牲膜として、それぞれの第2の犠牲膜の幅方向の両側の側壁に第2の側壁膜を形成し、第2の犠牲膜を除去すると、64本の第2の側壁膜をラインパターンとして得ることができる。しかしながら、メモリセルMCとして使われる64個のゲート構造を形成する場合に、ダミーセルのゲート構造と対応するラインパターンを得ることはできない。一方、リソグラフィで最初に17本のラインパターンを犠牲膜として形成し、それぞれの犠牲膜の幅方向の両側の側壁に側壁膜を形成し、犠牲膜を除去すると、34本の側壁膜をラインパターンとして得ることができる。さらに、34本の側壁膜、あるいはその側壁膜をマスクに加工された34本のパターンを第2の犠牲膜として、それぞれの第2の犠牲膜の幅方向の両側の側壁に第2の側壁膜を形成し、第2の犠牲膜を除去すると、68本の第2の側壁膜をラインパターンとして得ることができる。しかしながら、メモリセルMCとして使われる64個のゲート構造を得たい場合には、ダミーセルのゲート構造と対応するラインパターンの本数が余剰となる。これに対して、本実施形態では、犠牲膜または芯材の側壁に側壁膜を形成する側壁プロセスを2回行って得られるパターン列50の横の領域60にスペーサ膜27bを形成し、そのスペーサ膜27bをマスク40を用いてラインアンドスペースパターンに加工する。したがって、側壁プロセスの回数に制限を受けずに、側壁プロセスによって形成されるパターン列50に対して任意の本数のラインパターンを追加して形成することができる。典型的には、側壁プロセスをn回繰り返す場合に、リソグラフィの解像限界の制限を受けるピッチの1/2n倍ピッチで配列されたメモリセルMCとして使われるゲート構造と対応するラインパターンと、その端にスペーサ膜27bを用いて形成されるダミーセルのゲート構造と対応する少なくとも1本のラインパターンとを得ることができる。すなわち、本実施形態によれば、リソグラフィの解像限界以下の微細なラインパターンを本数の選択自由度を高めて形成できる。なお、パターン列50の横の領域60に形成されたスペーサ膜27bをラインアンドスペースパターンに加工する工程は、第2の側壁膜26aを除去した後に行ってもよい。すなわち、図7aに示すスペーサ膜27a及び27bを形成した後、図14aに示すように、第2の側壁膜26aを除去する。その後、図14bに示すように、マスク40を形成し、そのマスク40を用いたエッチングにより、図15aに示すように、スペーサ膜27bを選択的に除去する。また、ラインパターン23aの長手方向の両側に形成されている図示しないループ状の部分についても、マスク40を用いたエッチングによりカットすることができる。そして、マスク40を除去することで、図15bに示すように、ラインパターン23a、スペーサ膜27a、第1のラインパターン27b1および第2のラインパターン27b2が得られる。側壁プロセスの回数は、前述した実施形態に限定されない。図6aに示すラインパターン23aは、1回の側壁プロセスによって得られ、リソグラフィによって形成された図3bに示す犠牲膜24aの1/2倍のピッチで配列されるものとしたが、2回の側壁プロセスによって得られ、リソグラフィによって形成されたラインパターンの1/4倍のピッチで配列されるラインパターンであってもよい。あるいは、ラインパターン23aは、3回以上の側壁プロセスによって得られたラインパターンであってもよい。また、ラインパターン23aに対してではなく、リソグラフィ及びスリミングによって形成された図4aに示す犠牲膜24aに対して、図6b以降のプロセスを進めてもよい。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。