"ゲート電極と酸化物半導体よりなる半導体層に挟まれたゲート絶縁膜と、前記半導体層に接して設けられたソース電極とドレイン電極を有し、前記ゲート電極は前記ソース電極と重なり、前記ドレイン電極とは重ならない領域を有し、半導体層のうちドレイン電極およびゲート電極と重ならない領域の長さは0.5μm乃至5μmであることを特徴とするパワー絶縁ゲート型電界効果トランジスタ。ゲート電極と酸化物半導体よりなる半導体層に挟まれたゲート絶縁膜と、前記半導体層に接して設けられたソース電極とドレイン電極を有し、前記半導体層の厚さは不均一で前記ドレイン電極に接する部分の厚さは、0.5μm乃至5μmであることを特徴とするパワー絶縁ゲート型電界効果トランジスタ。前記半導体層は、前記ゲート電極とバックゲート電極にはさまれていることを特徴とする請求項1あるいは2のいずれか一に記載のパワー絶縁ゲート型電界効果トランジスタ。前記半導体層中のドナーあるいはアクセプタに由来するキャリア濃度が1×1012cm-3以下であることを特徴とする請求項1乃至3のいずれか一に記載のパワー絶縁ゲート型電界効果トランジスタ。前記半導体層中の水素濃度は1×1018cm-3以下であることを特徴とする請求項1乃至4のいずれか一に記載のパワー絶縁ゲート型電界効果トランジスタ。前記ソース電極および前記ドレイン電極の前記半導体層と接する部分の仕事関数は、前記半導体層の電子親和力と0.3電子ボルトの和よりも小さいことを特徴とする請求項1乃至5のいずれか一に記載のパワー絶縁ゲート型電界効果トランジスタ。前記ソース電極および前記ドレイン電極と前記半導体層の接合はオーミック接合であることを特徴とする請求項1乃至6のいずれか一に記載のパワー絶縁ゲート型電界効果トランジスタ。前記ゲート電極の前記ゲート絶縁膜に接する部分の仕事関数は、前記半導体層の電子親和力と0.6電子ボルトの和よりも大きいことを特徴とする請求項1乃至7のいずれか一に記載のパワー絶縁ゲート型電界効果トランジスタ。本発明の一形態は、このような酸化物半導体を用いて、パワーMISFETを提供せんとするものである。珪素半導体を用いたパワーMISFETは既に実用化されている。しかしながら、耐圧60V以下であれば、オン抵抗は0.1Ω程度であるものの、耐圧が高くなるとオン抵抗が1Ω以上となる。例えば、オン抵抗が1Ωであると、10Aの電流のオンオフをおこなう場合には、100Wもの電力が消費されてしまうため実用的ではない。このような高耐圧用途には、絶縁ゲートバイポーラトランジスタが用いられているが、高周波特性の面で劣っていることは否めない。本発明の一形態は、バンドギャップが3電子ボルト以上である酸化物半導体の耐圧に着目し、これを用いることで、耐圧300Vでもオン抵抗が0.8Ω以下、好ましくは0.2Ω以下という高効率のパワーMISFETを提供するものである。本発明の態様の一は、ゲート電極と酸化物半導体よりなる半導体層に挟まれたゲート絶縁膜と、半導体層に接して設けられたソース電極とドレイン電極を有し、ゲート電極はソース電極と重なり、ドレイン電極とは重ならない領域を有し、半導体層のうちドレイン電極およびゲート電極と重ならない領域の長さを0.5μm乃至5μmとすることを特徴とするパワーMISFETである。本発明の態様の一は、ゲート電極と酸化物半導体よりなる半導体層に挟まれたゲート絶縁膜と、半導体層に接して設けられたソース電極とドレイン電極を有し、半導体層の厚さは不均一でドレイン電極に接する部分の厚さは、0.5μm乃至5μmであることを特徴とするパワーMISFETである。このようなパワーMISFETのドレイン電極とソース電極の間に100V以上の電源と負荷を直列に接続し、ゲート電極に制御用の信号を入力して使用する。なお、上記において半導体層は、ゲート電極とバックゲート電極にはさまれた構造であってもよい。また、ゲート電極はP型単結晶珪素基板あるいはN型単結晶珪素基板上に形成されたP型にドーピングされた領域P型領域であってもよい。また、ゲート電極あるいはバックゲート電極、ソース電極あるいはドレイン電極は金属あるいは導電性酸化物よりなるものを用いてもよい。また、半導体層中のドナーあるいはアクセプタに由来するキャリア濃度は1×1012cm-3以下、好ましくは1×1011cm-3以下としてもよい。なお、半導体は導体に接すると、後述のように、導体からキャリアが注入されたり、導体にキャリアが吸収されたりして、本来のキャリア濃度を知ることは困難である。したがって、現実的にはMISFET内の半導体層のドナーあるいはアクセプタに由来するキャリア濃度を知ることは困難である。その場合には、MISFETに使用されている半導体層と同じ方法で作製された半導体層の、導体から10μm以上、好ましくは100μm以上離れた点で測定することで、1×1012cm-3以下であるか否かを知ることができる。上記に関連して、半導体層は、酸素欠損濃度や水素濃度が小さい方が好ましい。酸素欠損や水素の混入はキャリアの源泉となるためである。また、水素を含有すると、MISFETの動作を不安定にする。水素濃度は1×1018cm-3以下とすることが好ましい。また、ソース電極やドレイン電極の仕事関数は、半導体層の電子親和力と0.3電子ボルトの和すなわち、電子親和力0.3電子ボルトよりも小さいことが好ましい。あるいは、ソース電極やドレイン電極と半導体層の接合はオーミック接合であることが好ましい。また、ドレイン電極の仕事関数はソース電極の仕事関数よりも小さいことが好ましい。さらには、ゲート電極あるいはバックゲート電極の仕事関数が、ソース電極やドレイン電極の仕事関数より0.3電子ボルト以上大きいとよい。あるいは、ゲート電極あるいはバックゲート電極の仕事関数は、半導体層の電子親和力と0.6電子ボルトの和すなわち、電子親和力0.6電子ボルトよりも大きいことが好ましい。本発明の説明をおこなう前に、従来のパワーMISFETについて説明する。図10Aは従来の単結晶珪素を用いたパワーMISFETの原理を説明するものである。すなわち、P型の単結晶珪素基板501上にN型の不純物を拡散して形成したソース502a、ドレイン502bを設け、それぞれにソース電極505a、ドレイン電極505bが設けられる。また、基板上にはゲート電極504と絶縁物506が設けられる。これらの構成要素は通常のMISFETと同じであるが、それらに加えて、パワーMISFETでは、ドレイン502bとチャネル領域の間にドリフト領域503が設けられている。この領域は、MISFETがオフとなった際に、MISFETのドレイン502bとゲート電極504にかかる高電圧を吸収する目的で設けられる。すなわち、高電圧が印加された際には、ドリフト領域は空乏化して、絶縁体となり、その領域に珪素の耐圧以下の電界がかかることで、MISFETが破壊されることを防ぐ。珪素の絶縁破壊電界強度を0.3MV/cmとし、300Vの耐圧を保証するMISFETであれば、ドリフト領域の幅は10μm必要である。一方、MISFETがオンとなった場合には、この領域は導電性を示す必要があるため、N型の導電性を示すことが要求されるが、ドナーの濃度が高すぎると、十分に空乏化できなくなる。ドナー濃度は4×1015cm-3が適正となる。ところで、ドナー濃度が4×1015cm-3である単結晶珪素の抵抗率は1Ωcm以上となる。図10Aのようにドリフト領域503を基板501の1つの面の浅い部分に形成すると、その抵抗が高くなるので、図10Bのように、基板自体をドリフト領域503として、電流の流れる断面積を大きくすることにより、その抵抗を下げることがおこなわれている。それでも耐圧300Vを保証するにはドリフト領域の抵抗は1Ω以上となる。しかも、このパワーMISFETは多くのドーピング工程が必要である。すなわち、弱いN型単結晶珪素の基板501の裏面にN型不純物をドーピングして、ドレイン502bを形成する。さらに、ゲート電極504を形成した後、表面より、P型不純物をドーピングしてP型領域507とN型不純物をドーピングしてソース502aを、それぞれ形成する。ドリフト領域503は基板と同じ不純物濃度である。これに対し、バンドギャップが3電子ボルト以上の酸化物半導体においては絶縁破壊電界強度は3MV/cm以上であるため、ドリフト領域に相当する部分の幅は1μmでよい。しかしながら、珪素半導体ではドリフト領域に微量のドナーを拡散してオンの際の導電性を確保できるが、通常の酸化物半導体ではそのような技術は確立されていない。酸化物半導体では水素がドナーとなることは知られている。また、酸素欠損もドナーの要因となることも知られている。しかしながら、本発明者の知見では、水素が酸化物半導体中に存在すると信頼性に大きな問題を生じる。一方、酸素欠損やその他のドナー不純物も含めて、その濃度を精密に制御できるような技術は未だ知られていない。したがって、珪素半導体の技術をそのまま酸化物半導体に適用することは非常に難しいといわざるを得ない。その点に関して、本発明者は酸化物半導体のMISFETの動作を基礎から究明した結果、以下に示す構造のMISFETで目的とする耐圧を得られること、およびオンの際に十分な電流が流れることを見出した。図1Aにその例を示す。このパワーMISFETは、例えば、酸化物半導体よりなるI型の半導体層101とゲート電極102aと、それらにはさまれたゲート絶縁膜104aとソース電極103a、ドレイン電極103bとを有する。珪素半導体の場合と同様に、チャネル領域とドレイン電極103bの間にはドリフト領域に相当する部分を設ける。この部分の長さXは、300Vの耐圧を保証するのであれば1μmでよい。一般的には、0.5μm乃至5μmとするとよい。長さXが大きいほど耐圧は大きくなる。しかしながら、Xが大きくなるとオン状態でのドレイン電極103bから半導体層101特に厚い半導体層101bにかけての電子濃度が不十分となるため、オン抵抗が高くなり、トランジスタとして十分な機能が果たせない場合がある。したがって、一般的にはXは5μmより大きいことは好ましくない。しかし、オン抵抗が高くても問題ないという状況例えば、使用する電流が十分に小さい場合等であれば、Xが5μmより大きくても動作に支障をきたさないこともある。一般に、オン抵抗は負荷の1/10以下であることが好ましい。図1Bには、さらに発展させた形状のパワーMISFETを示す。このFETでは、半導体層101のうちドレイン電極103bと接する部分半導体層101bを、ソース電極103aと接する部分やチャネルの部分の半導体層101aよりも厚く形成し、それをドリフト領域に相当する部分とするものである。その際、半導体層101bの厚さ長さXは0.5μm乃至5μmとするとよい。すなわち、図1Aにおいては、電流が流れる方向は、図の右から左であったが、図1Bでは、ドレイン電極103bからチャネルにかけては、図の上から下となる。そして、図1Aの場合は電流の流れる部分の断面積は半導体層101の厚さと半導体層101の幅紙面に垂直な部分の長さの積であるが、図1Bの場合は、ドレイン電極の幅d2と半導体層101あるいは半導体層101bの幅の積である。図1Aにおいては、ドリフト領域に相当する部分の厚さは半導体層101の厚さで制限されている。図1Bではドリフト領域に相当する部分の厚さはドレイン電極103bの幅d2である。半導体層101の厚さに比べて、ドレイン電極103bの幅d2は大きくすることが容易であるので、ドリフト領域に相当する部分の抵抗は減少する。例えば、d2として、2μm以上10μm以下とするとよい。それを超える値とすると、ドリフト領域に相当する部分の単位チャネル幅あたりの抵抗自体は減少するが、回路のレイアウト上の制限で、MISFETのチャネル幅を大きくできず、結果として全体としてのオン抵抗の低下が困難となる。また、図1Aの半導体層101を厚くすると、ソース電極103aとチャネルとの間の抵抗が増加してオン抵抗が高くなるので、図1Aの半導体層101の厚さは10nm以上100nm以下とすることが好ましい。同じ理由から図1Bの半導体層101aの厚さも10nm以上100nm以下とすることが好ましい。さらには、一般に、PN接合を用いないFETでは、チャネル長に比較してチャネル部分の半導体層の厚さが大きくなると、オフの際のリーク電流が大きくなる。この効果は半導体層の厚さだけではなくゲート絶縁膜の実効的な厚さ厚さ×半導体層の比誘電率/ゲート絶縁膜の比誘電率とも関連する。チャネル部分の半導体層の厚さとゲート絶縁膜の実効的な厚さの和がチャネル長の1/3以上であると、特にチャネル長1μm以下のFETではしきい値が極端に低下し、また、サブスレショールド特性も悪化する。すなわち、オフの際のソース電極とドレイン電極の間の電流が増加する。後述するように、そのような状態で、ソース電極とドレイン電極に高い電圧がかかるとゲート絶縁膜に高い電圧がかかって、FETが破壊されてしまう。詳細については省略するが、チャネル部分の半導体層の厚さとゲート絶縁膜の実効的な厚さの和は、チャネル長の1/10以下、好ましくは1/20以下とするとよい。図1Aおよび図1BのパワーMISFETはゲート電極102aに加えて、反対側にバックゲート絶縁膜104bを介してバックゲート電極102bを有する。バックゲート電極102bはゲート電極102aと同期した電位を与えてもよいが、常に一定の電位を与えてもよい。特に、オフ状態においてソース電極103aの電位よりも低い電位を与えると、耐圧を高める上で効果がある。図1はパワーMISFETの断面図であるが、図1BのパワーMISFETを上方より見た場合のレイアウトの例を図2乃至図4に示す。これらの例では、いずれもソース電極103aとドレイン電極103bをかみ合わせるような構成とすることにより、MISFETのチャネル幅を大きくできる。バックゲート電極102bを設けるのであれば、ソース電極103aとドレイン電極103bの間に設ける。この際、図1Bに示すバックゲート電極102bとドレイン電極103bの間隔d1は耐圧を考慮した値とすることが必要である。間の絶縁物の絶縁破壊電圧を考慮して、0.3μm以上とすることが好ましい。一方、間隔d1が大きいと集積度の点で不利となるので、2μm以下とするとよい。なお、配線抵抗を小さくするためには、ソース電極103a、ドレイン電極103bとも可能な限り、その面積を大きく、あるいは、厚くすることが好ましい。それに加えて、熱伝導性の高い材料を使用することが放熱性の面でも好ましい。また、基板材料も放熱性の高い金属性あるいは半導体性の材料を用いることが好ましい。図2乃至図4の違いは半導体層101とソース電極103a、バックゲート電極102b、ドレイン電極103bの重なり方である。図2の例では、半導体層101のうちバックゲート電極102b、ソース電極103a、ドレイン電極103bが重ならない部分は全て3以上この場合は14の長方形となる。一方、図3ではその部分は全て3以上この場合は7の概略U字型となり、図4では2つのより複雑な形状となる。このような構造のパワーMISFETのオン抵抗が十分に低くなる理由について説明する。酸化物半導体、特に亜鉛もしくはインジウムを有する酸化物半導体においては、これまで、P型の導電性を示すものはほとんど報告されていない。そのため、珪素のFETのようなPN接合を用いたものは報告されておらず、特許文献1および特許文献2にあるように、N型の酸化物半導体に導体電極を接触させた導体半導体接合によって、ソース、ドレインを形成していた。本発明者の知見では、さらにドナーを減らして、それに由来するキャリア濃度を低減させたI型本明細書では、キャリア濃度が1×1012cm-3以下の半導体をI型というの酸化物半導体では、信頼性も高く、かつ、オンオフ比が大きく、また、サブスレショールド値が小さなMISFETが得られる。そして、このようなドナー濃度の低い酸化物半導体を用いたMISFETの動作について以下のように考察した。導体半導体接合によって、ソース、ドレインを形成したMISFETでは、用いる半導体のキャリア濃度が高いと、オフ状態でもソースとドレインの間に電流オフ電流が流れてしまう。そこで、半導体中のキャリア濃度を低減させて、I型とすることにより、オフ電流を低減できる。一般に、導体半導体接合においては、導体の仕事関数と半導体の電子親和力あるいはフェルミ準位の関係によって、オーミック接合になったり、ショットキーバリヤ接合になったりする。例えば、電子親和力が4.3電子ボルトの半導体に、仕事関数3.9電子ボルトの導体を接触させ、理想的なすなわち、接合界面での化学反応やキャリアのトラップのない状態導体半導体接合を形成したとすると、導体から半導体の一定の幅を有する領域へ電子が流入する。その場合、導体と半導体の接合界面に近いほど電子の濃度が高く、電子濃度は、大雑把な計算では、導体半導体接合界面から数nmでは1×1020cm-3、数十nmでは1×1018cm-3、数百nmでは1×1016cm-3、数μmでも1×1014cm-3である。すなわち、半導体自体がI型であっても、導体との接触によって、電子濃度の高い領域ができてしまう。このような電子の多い領域が導体半導体接合界面近傍にできることにより、導体半導体接合はオーミック接合となる。一方、例えば、電子親和力が4.3電子ボルトの半導体に、仕事関数4.9電子ボルトの導体を接触させ、理想的な導体半導体接合を形成したとすると、半導体のある幅の領域に存在する電子が導体へ移動する。電子がなくなった領域では、当然のことながら、電子の濃度は極めて低くなる。電子が移動する半導体の領域の幅は、半導体の電子濃度に依存し、例えば、もともとの半導体の電子濃度が1×1018cm-3であれば、数十nm程度である。そして、この部分の電子濃度が著しく低くなるため、バンド図においては、導体と半導体との接合界面において、バリヤができる。このようなバリヤを有する導体半導体接合をショットキーバリヤ型接合という。電子は、半導体から導体へは流れやすいが、導体から半導体へは、バリヤがあるため流れにくい。したがって、ショットキーバリヤ型接合では整流作用が観測される。同様のことは、導体が直接、半導体に接していなくても起こる。例えば、半導体と導体との間に絶縁膜が存在する場合にも半導体の電子濃度は導体の影響を受ける。もちろん、その程度は、絶縁膜の厚さや誘電率により影響される。絶縁膜が厚くなるか、誘電率が低くなれば、導体の影響は小さくなる。ソース電極と半導体あるいはドレイン電極と半導体との接合は、電流が流れやすいことが好ましいので、オーミック接合となるように導体材料が選択される。例えば、チタンや窒化チタン等である。電極と半導体との接合がオーミック接合であると、得られるMISFETの特性が安定し、良品率が高くなるというメリットもある。また、ゲート電極の材料としては、半導体の電子を排除する作用を有する材料が選択される。例えば、タングステンや白金等である。あるいは、酸化モリブデン等の導電性酸化物でもよい。導電性酸化物のいくつかは仕事関数が5電子ボルト以上である。このような材料は導電性に劣ることがあるので、導電性のよい材料との積層によって使用するとよい。また、窒化インジウム、窒化亜鉛等の導電性窒化物でもよい。上述のように、導体との接触によって電子が半導体層に侵入することが示されたが、例えば、図1AのパワーMISFETのようにドリフト領域に相当する領域の幅Xが1μmであれば、ソース電極とドレイン電極に電位差が無い場合には、その部分の電子の濃度は1×1016cm-3程度と見積もられる。この値は図10に示すドリフト領域503のドナー濃度と同じか高いレベルである。もちろん、オフの場合は、この程度の厚さの領域は容易に空乏化し、ドレイン電極とゲート電極にかかる電圧はこの空乏化した部分で吸収することとなる。図9に図1Bに示すパワーMISFETの電子状態を模式的に示す。図9Aは、ゲート電極102a、バックゲート電極102b、ソース電極103a、ドレイン電極103bが等電位の状態の半導体層101における電子状態である。ソース電極103a、ドレイン電極103bから電子が半導体層101に流入し、それぞれの近傍に電子濃度の高い領域110a、110bを形成する。また、ゲート電極102a、バックゲート電極102bに仕事関数の大きな材料を用いると、電子を排除する作用が働き、ゲート電極102a、バックゲート電極102bの近傍での電子濃度は非常に小さい。ソース電極103a近傍では半導体層101が薄く、ゲート電極102a、バックゲート電極102bと近接しているため電子濃度の高い領域110aは狭い。一方、ドレイン電極103b近傍では半導体層101が厚く、ゲート電極102a、バックゲート電極102bと離れているため電子濃度の高い領域110bはより広い。オン抵抗を低下させる目的では、ドレイン電極103b近傍の電子濃度の高い領域110bが大きく、かつ、その部分の電子濃度が高いことが好ましい。そのためには、ドレイン電極103bの材料として仕事関数の低い材料を用いることが好ましい。一方、ソース電極103aに関しては、その近傍の電子濃度の高い領域110aが過剰に拡大し、電子濃度が高いことは、特にオフ状態における耐圧を低下させる要因となる。したがって、ソース電極103aの材料としては、ドレイン電極103bの材料よりも仕事関数の大きなものを用いることが好ましい。この状態で図9Bのようにソース電極103aとドレイン電極103bの間に負荷Rを直列に接続し、ソース電極103aと負荷Rの間に高い正の電圧100V以上耐圧以下を加えると、ドレイン電極103b近傍の電子は、ドレイン電極103bに吸収され、電子濃度の高い領域110bは消滅する。一方、ソース電極103a近傍の電子濃度の高い領域110aは、ドレイン電極103bの高い正の電位に引き寄せられてドレイン電極103b側に拡大しようとするが、ゲート電極102aとバックゲート電極102bに阻まれるため、ほとんどその大きさを変えない。このため、ソース電極103aとドレイン電極103bの間にはほとんど電流が流れず、回路にかかる電圧のほとんどはドレイン電極103bとゲート電極102aの間で吸収される。この部分の半導体層101bとゲート絶縁膜104aがこの電圧に耐えられれば回路およびMISFETが破壊されることはない。半導体層101bの厚さがこの電圧に耐えられるように設計されていれば、ゲート絶縁膜104aが100nm以下であっても破壊されることはない。もし、ゲート電極102aおよび102bの仕事関数が十分に大きくない場合には、ソース電極103a近傍の電子濃度の高い領域110aがドレイン電極103b側へ拡大し、多少なりとも電子がソース電極103aからドレイン電極103bに流れる。その場合には、ゲート絶縁膜104aに高電圧がかかって、素子が破壊されてしまうおそれがある。そのため、ゲート電極102aおよびバックゲート電極102bの仕事関数の値は重要である。特にバックゲート電極102bは、ソース電極103aからドレイン電極103bへの電子の流れを阻止する上で効果的である。ゲート電極102aはソース電極と重なることが好ましいが、バックゲート電極102bはその必要はない。ただし、バックゲート電極102bの電位がゲート電極102aと同期するのであれば、ソース電極103aと重なる方がオン抵抗は低下する。なお、珪素半導体では、ソース502aとチャネル領域との間の逆方向のPN接合により同様な作用を得ている。酸化物半導体ではPN接合を用いることができないので、ゲート電極102aおよびバックゲート電極102bとして仕事関数の大きな材料を用いるとよい。または、オフの状態では、いずれかのゲート電極あるいは双方をソース電極103aよりも1ボルト以上電位の低い状態とすることが好ましい。次に、図9Cのようにゲート電極102aに場合によってはバックゲート電極102bにも正の電位を与えて、MISFETをオンとする。図9Cでは、バックゲート電極102bにもゲート電極102aと同じ電位を与えるものとする。その結果、半導体層101にチャネルが形成され、半導体層101全体の電子濃度が高くなる。注目すべきことは、ドレイン電極103b近傍にまで電子濃度の高い領域が広がる。これは、ソース電極103aとドレイン電極103bの間の抵抗が低下し、その間の電圧が降下することによりドレイン電極103bから半導体層101特に半導体層101bに電子が流入するためである。このような電子濃度の高い領域の存在により、オン抵抗が低下する。以上の考察から明らかなように、図1に示すMISFETの耐圧は十分である。加えて、ドリフト領域に相当する部分の幅が珪素半導体の場合の1/10であることによりオン抵抗を低減できる。なお、酸化物半導体の電界効果移動度が珪素半導体の1/100程度と小さいことが懸念されるが、従来の珪素半導体ではパワーMISFETのオン抵抗の多くの部分をドリフト領域に相当する部分の抵抗が占めるため、そのことにより影響は小さい。もちろん、電界効果移動度が高くてもそのことによる悪影響はない。試算では、図1BのタイプのMISFETでチャネル長1μm、ゲート絶縁膜の厚さ25nm酸化珪素換算、電界効果移動度10cm2/Vs、しきい値1VのMISFETのオン抵抗ゲート電圧10V,ドレイン電圧3Vはチャネル幅1mあたり0.1Ωとなる。一方、ドリフト領域の幅Xを耐圧300Vに必要な1μmとし、ドレイン電極103bの幅d2を3μmとすると、その部分のオン時の抵抗はチャネル幅1mあたり0.5Ωとなる。したがって、チャネル幅5mのパワーMISFETではオン抵抗は0.12Ωとなる。図1BのタイプのMISFETでは、チャネル幅5mのMISFETは5mm角のチップに十分形成できる大きさである。なお、以上の考察では、半導体層101半導体層101a、半導体層101bを含むをI型であるとして、説明した。十分なオフ抵抗を得るため、MISFETの半導体層101のうちチャネル部分はI型であることが求められるが、ドリフト領域に相当する部分では、必ずしもI型である必要はなく、必要とされる耐圧に応じて決定されるキャリア濃度の上限以下のドナーあるいはアクセプタに由来するキャリアを含んでいてもよい。例えば、図1Bの半導体層101bの厚さを1μmとし、耐圧を300Vとするとき、1×1017cm-3以下のドナーに由来するキャリアを含んでいてもよい。実施の形態で説明するように、半導体層101bと半導体層101aは異なる工程で作製されるため、半導体層101aをI型、半導体層101bを弱いN型とすることも可能である。用いる酸化物半導体としては、少なくともインジウムInあるいは亜鉛Znを含むことが好ましい。特にInとZnを含むことが好ましい。また、該酸化物を用いたMISFETの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウムGaを有することが好ましい。また、スタビライザーとしてスズSnを有することが好ましい。また、スタビライザーとしてハフニウムHfを有することが好ましい。また、スタビライザーとしてアルミニウムAlを有することが好ましい。また、他のスタビライザーとして、ランタノイドである、ランタンLa、セリウムCe、プラセオジムPr、ネオジムNd、サマリウムSm、ユウロピウムEu、ガドリニウムGd、テルビウムTb、ジスプロシウムDy、ホルミウムHo、エルビウムEr、ツリウムTm、イッテルビウムYb、ルテチウムLuのいずれか一種あるいは複数種を有してもよい。例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるIn-Zn系酸化物、Sn-Zn系酸化物、Al-Zn系酸化物、Zn-Mg系酸化物、Sn-Mg系酸化物、In-Mg系酸化物、In-Ga系酸化物、三元系金属の酸化物であるIn-Ga-Zn系酸化物、In-Al-Zn系酸化物、In-Sn-Zn系酸化物、Sn-Ga-Zn系酸化物、Al-Ga-Zn系酸化物、Sn-Al-Zn系酸化物、In-Hf-Zn系酸化物、In-La-Zn系酸化物、In-Ce-Zn系酸化物、In-Pr-Zn系酸化物、In-Nd-Zn系酸化物、In-Sm-Zn系酸化物、In-Eu-Zn系酸化物、In-Gd-Zn系酸化物、In-Tb-Zn系酸化物、In-Dy-Zn系酸化物、In-Ho-Zn系酸化物、In-Er-Zn系酸化物、In-Tm-Zn系酸化物、In-Yb-Zn系酸化物、In-Lu-Zn系酸化物、四元系金属の酸化物であるIn-Sn-Ga-Zn系酸化物、In-Hf-Ga-Zn系酸化物、In-Al-Ga-Zn系酸化物、In-Sn-Al-Zn系酸化物、In-Sn-Hf-Zn系酸化物、In-Hf-Al-Zn系酸化物を用いることができる。なお、ここで、例えば、In-Ga-Zn系酸化物とは、InとGaとZnを主成分として有する酸化物という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素が入っていてもよい。また、酸化物半導体として、InMO3ZnOmm>0、且つ、mは整数でないで表記される材料を用いてもよい。なお、Mは、Ga、Fe、Mn及びCoから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、In2SnO5ZnOnn>0、且つ、nは整数で表記される材料を用いてもよい。例えば、In:Ga:Zn=1:1:1=1/3:1/3:1/3あるいはIn:Ga:Zn=2:2:1=2/5:2/5:1/5の原子比のIn-Ga-Zn系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1:1:1=1/3:1/3:1/3、In:Sn:Zn=2:1:3=1/3:1/6:1/2あるいはIn:Sn:Zn=2:1:5=1/4:1/8:5/8の原子比のIn-Sn-Zn系酸化物やその組成の近傍の酸化物を用いるとよい。しかし、これらに限られず、必要とする半導体特性移動度、しきい値、ばらつき等に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。例えば、In-Sn-Zn系酸化物では比較的容易に高い移動度が得られる。しかしながら、In-Ga-Zn系酸化物でも、バルク内欠陥密度を下げることにより移動度を上げることができる。なお、例えば、In、Ga、Znの原子数比がIn:Ga:Zn=a:b:cabc=1である酸化物の組成が、原子数比がIn:Ga:Zn=A:B:CABC=1の酸化物の組成の近傍であるとは、a、b、cが、a―A2b―B2c―C2≦r2を満たすことをいい、rは、例えば、0.05とすればよい。他の酸化物でも同様である。酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてMISFETを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さRaが1nm以下、好ましくは0.3nm以下、より好ましくは0.1nm以下の表面上に形成するとよい。なお、Raは、JISB0601で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、基準面から指定面までの偏差の絶対値を平均した値と表現できる。Raは原子間力顕微鏡AFM:AtomicForceMicroscopeにて評価可能である。上記の説明から明らかなように、本発明のパワーMISFETは十分な耐圧と低いオン抵抗を有する。特に本発明のパワーMISFETは、公知の珪素半導体のパワーMISFETと異なり、低濃度のドナー領域を形成する必要がない。そのことにより製造工程を短縮することができる。なお、もっとも簡単な仮定では、導体の仕事関数は半導体との界面で決定される値を用いればよいが、現実には界面は、化学的反応により半導体と導体の化合物が生成されたり、あるいは界面に電荷や異種元素がトラップされたりして複雑な物性を示すことも多い。また、例えば、半導体層に厚さが数nm以下の極めて薄い第1の導体層と、それに重なる、ある程度の厚みのある第2の導体層が積層している場合は、第1の導体層の仕事関数の影響がかなり低下する。それは、ゲート電極においても同様である。したがって、本発明を適用するに当たっては、界面から5nm離れた部分での各種材料の値が、本発明で好ましいとする条件を満たすように設計してもよい。本発明は、キャリアとして、実質的に、電子あるいはホールの一方しか用いられない半導体材料において効果が顕著である。すなわち、電子あるいはホールの一方の移動度が、1cm2/Vs以上であるのに対し、他方の移動度が0.01cm2/Vs以下であるとか、他方がキャリアとして存在しないとか、あるいは、一方の有効質量が他方の100倍以上であるとか、という場合において好ましい結果が得られる。以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する構成において、同様のものを指す符号は異なる図面間で共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略する。実施の形態1本実施の形態では、図1Bに示すパワーMISFETの作製方法について図5A乃至Dを用いて説明する。まず、図5Aに示すように、N型単結晶珪素基板201の表面に熱酸化膜203を形成する。熱酸化膜203はゲート絶縁膜として機能する。厚さは20nm乃至100nmとするとよい。その後、N型単結晶珪素基板201にP型不純物を拡散させて、P型領域202を形成する。P型領域の不純物濃度は2×1020cm-3乃至5×1021cm-3とし、縮退したP型半導体となるようにするとよい。なお、熱酸化膜203を形成する前にP型領域202を形成してもよい。さらに、厚さ10nm乃至50nmの酸化物半導体膜を形成する。酸化物半導体としてはさまざまなものを用いることができる。例えば、インジウムと亜鉛が等しく含まれる酸化物セラミックスをターゲットに用いたスパッタリング法によって形成すればよい。インジウムと亜鉛の比率は上記に限定されず、実施する者が目的とする特性に合わせて適宜、設定できる。さらに、酸化物半導体膜を選択的にエッチングして、第1の半導体層204を得る。その後、スパッタリング法やPCVD法等で厚さ20nm乃至100nmの酸化珪素、酸窒化珪素、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化ランタン、酸化イットリウム等の材料でバックゲート絶縁膜205を形成する。バックゲート絶縁膜205と第1の半導体層204が重なる部分の一部には第1の開口部206を形成する図5B参照。なお、第1の半導体層204を形成後、あるいは、バックゲート絶縁膜205を形成後のいずれか一方、もしくは双方で、適切な熱処理をおこなうとよい。これは、第1の半導体層204中の水素濃度や酸素欠損を低減させるためであり、可能であれば、第1の半導体層204形成直後におこなうとよい。そして、スパッタリング法により、厚さ0.5μm乃至5μmの酸化物半導体膜を形成する。厚さは、作製するパワーMISFETの耐圧を考慮して決定されるとよい。また、本実施の形態では、このとき形成される酸化物半導体膜の組成は第1の半導体層204と同じものとする。そして、これを選択的にエッチングして、第2の半導体層207とする。エッチングに際しては、バックゲート絶縁膜205がエッチングストッパーとなり、第1の半導体層204がエッチングされるのを防止することができる。さらに、バックゲート絶縁膜205、及び/または熱酸化膜203を選択的にエッチングして、第2の開口部208と第3の開口部209を形成する。その後、スパッタリング法等により、厚さ10nm乃至50nmの白金、酸化モリブデン、窒化インジウム、窒化亜鉛等の仕事関数の大きな材料の膜を形成し、これを選択的にエッチングして高仕事関数材料の膜210を形成する図5C参照。さらに、その後、スパッタリング法等により、厚さ30nm乃至300nmのチタン、窒化チタン等の仕事関数の小さな材料の膜を形成し、さらに、その上に、厚さ300nm乃至10μmのアルミニウム膜を堆積し、これらを選択的にエッチングしてソース電極211a、バックゲート電極211b、ドレイン電極211c、接続電極211dを形成する図5D参照。以上のようにしてパワーMISFETを作製する。本実施の形態では、ゲート電極として仕事関数が5.2電子ボルトのP型の縮退した珪素よりなるP型領域202を用いることにより、特にオフ状態における高電圧印加時のソース電極211aとドレイン電極211cの間の絶縁性を高めることができる。実施の形態2本実施の形態では、パワーMISFETの作製方法について図6A乃至Eを用いて説明する。まず、図6Aに示すように、N型単結晶珪素基板301の表面から深さ100μm以上の部分にP型不純物を拡散させて、P型領域302を形成する。P型領域の不純物濃度は2×1020cm-3乃至5×1021cm-3とし、縮退したP型半導体となるようにするとよい。P型領域はMISFETのゲート電極として機能する。なお、P型不純物が高濃度にドーピングされたP型単結晶基板をN型単結晶珪素基板301の代わりに用いる場合にはこの作業は不要である。次に表面に熱酸化膜303を形成する。熱酸化膜303はゲート絶縁膜として機能する。厚さは20nm乃至100nmとするとよい。そして、実施の形態1で示した方法で、厚さ10nm乃至50nmのインジウムと亜鉛とを有する酸化物半導体膜を形成する。さらに、その上に厚さ5nm乃至20nmの窒化珪素膜を形成する。この成膜は、酸化物半導体膜の表面が大気に曝されない状態でおこなうことが好ましい。すなわち、酸化物半導体膜の成膜装置と窒化珪素膜の成膜装置が連結されていて、酸化物半導体膜の成膜後に基板を大気に取り出さなくても、続けて窒化珪素膜の成膜がおこなえる構造になっているか、同じ成膜室で、酸化物半導体膜の成膜と窒化珪素膜の成膜がおこなえる構造となっていることが好ましい。かくすると酸化物半導体膜の表面が大気に触れることによる酸化物半導体膜の水や水蒸気の吸収を防止できる。そして、これらの膜を選択的にエッチングして、第1の半導体層304とバリヤ層305を形成する図6A参照。次にバリヤ層305をマスクとして熱酸化膜303およびP型領域302を選択的にエッチングして、深さ1μm乃至50μmのシャロートレンチ306a、306bを形成する図6B参照。このエッチングの後には、エッチングされた表面を熱酸化してもよい。次に、公知のPCVD法等の段差被覆性に優れた成膜方法で、酸化珪素あるいは酸化窒化珪素等の絶縁物307を形成する図6C参照。そして、絶縁物307を化学的機械的研磨CMP法等の表面平坦化技術を用いて研磨する。この工程はバリヤ層305をストッパーとしておこなえばよい。工程終了後、バリヤ層305はドライエッチング法等により除去する。かくして、埋め込み絶縁物307aおよび307bが形成される図6D参照。そして、スパッタリング法により、厚さ0.5μm乃至5μmの酸化亜鉛を主成分とする酸化物半導体膜を形成する。厚さは、作製するパワーMISFETの耐圧を考慮して決定されるとよい。そして、これを選択的にエッチングして、第2の半導体層308とする。酸化亜鉛のみを選択的にエッチングする方法を採用すれば、第1の半導体層304をほとんどエッチングすることなく第2の半導体層308を形成できる。また、第1の半導体層304と第2の半導体層308が異なる材料であるので、その物性も異なってもよい。例えば、第1の半導体層304をI型とし、第2の半導体層308を弱いN型ドナーに由来するキャリア濃度が1×1016cm-3以上1×1017cm-3以下としてもよい。次に埋め込み絶縁物307aにP型領域302に達するコンタクトホールを形成する。そして、スパッタリング法等により、チタン、窒化チタン等の仕事関数の小さな材料の膜とアルミニウム膜よりなる多層膜を堆積し、これらを選択的にエッチングして接続電極310a、ソース電極310b、ドレイン電極310cを形成する。なお、図6Eにおいて、埋め込み絶縁物307bの上には、ドレイン電極310cから延在する配線が示されている。そして、実施の形態1と同様にバックゲート絶縁膜309を形成し、埋め込み絶縁物307bの上のドレイン電極310cから延在する配線部分にコンタクトホールを形成した後、スパッタリング法等により、厚さ10nm乃至50nmの白金、酸化モリブデン、窒化インジウム、窒化亜鉛等の仕事関数の大きな材料の膜とアルミニウム膜との多層膜を形成し、これを選択的にエッチングしてバックゲート電極311aおよび接続電極311bを形成する図6E参照。以上のようにしてパワーMISFETを作製する。実施の形態3本実施の形態では、パワーMISFETの作製方法について図7A乃至Dおよび図8を用いて説明する。まず、図7Aに示すように、N型単結晶珪素基板401の表面に熱酸化膜403を形成する。熱酸化膜403はゲート絶縁膜として機能する。厚さは20nm乃至100nmとするとよい。その後、N型単結晶珪素基板401にP型不純物を拡散させて、P型領域402を形成する。P型領域の不純物濃度は2×1020cm-3乃至5×1021cm-3とし、縮退したP型半導体となるようにするとよい。なお、熱酸化膜403を形成する前にP型領域402を形成してもよい。そして、スパッタリング法により、厚さ0.5μm乃至5μmのインジウムと亜鉛を有する酸化物半導体膜を形成する。厚さは、作製するパワーMISFETの耐圧を考慮して決定されるとよい。そして、これを選択的にエッチングして、第2の半導体層404とする図7A参照。さらに、厚さ10nm乃至50nmのインジウムと亜鉛を有する酸化物半導体膜を形成する。これを選択的にエッチングして、第1の半導体層405aおよび405bを形成する図7B参照。さらに、その後、スパッタリング法等により、厚さ30nm乃至300nmのチタン、窒化チタン等の仕事関数の小さな材料の膜と厚さ300nm乃至10μmのアルミニウム膜よりなる多層膜を形成し、これらを選択的にエッチングして第1の電極406a、第2の電極406b、第3の電極406cを形成する図7C参照。第1の電極406aはダイオードのドレイン電極となり、第2の電極406bはダイオードのソース電極とMISFETのソース電極となり、第3の電極406cはMISFETのドレイン電極となる。その後、スパッタリング法やPCVD法等で厚さ20nm乃至100nmの酸化珪素、酸窒化珪素、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化ランタン、酸化イットリウム等の材料でバックゲート絶縁膜407を形成する。第1の電極406a上のバックゲート絶縁膜407には開口部を形成する。その後、スパッタリング法等により、厚さ10nm乃至50nmの白金、酸化モリブデン、窒化インジウム、窒化亜鉛等の仕事関数の大きな材料の膜とアルミニウム膜との多層膜を形成し、これを選択的にエッチングしてダイオードのゲート電極408aおよびバックゲート電極408bを形成する図7D参照。第1の半導体層405aと第1の電極406aおよびダイオードのゲート電極408aは図7Dに示されるように接触し、ダイオード409を構成する。ダイオード409は第1の電極406aから第2の電極406b方向が順方向となる。このようなダイオードを、図8に示す回路図のように、ゲート電極と第2の電極406bの間に複数設け、ゲート保護ダイオード列411を形成できる。この回路を設けることによりパワーMISFET410のゲートに規定以上の高電圧が印加された際に、パワーMISFET410が破壊されることを防止できる。"