"不揮発性記憶装置の消去方法であって、不揮発性記憶要素のストリングの一部に少なくとも1つの補正電圧を印加して、前記ストリングの少なくとも1つのトランジスタから、前記ストリングの1又は複数の不揮発性記憶要素にカップルされる電圧を少なくとも部分的に補正するステップと、不揮発性記憶要素の前記ストリングを消去するために前記少なくとも1つの補正電圧を印加する間に、前記ストリングの少なくとも1つのサブセットの不揮発性記憶要素のフローティングゲートから電荷を転送するステップ、を備えていることを特徴とする方法。少なくとも1つの補正電圧を印加する前記ステップは、前記ストリングの第1不揮発性記憶要素の制御ゲートに第1電圧を印加するステップと、前記ストリングの第2不揮発性記憶要素の制御ゲートに第2電圧を印加するステップ、を備えていることを特徴とする請求項1に記載の方法。前記方法は、不揮発性記憶要素の前記ストリングのウェルへ消去電圧を印加するステップをさらに備えており、電荷を転送する前記ステップは、前記第1不揮発性記憶要素のフローティングゲートと前記第2不揮発性記憶要素のフローティングゲートから、前記ウェルへ、電荷を転送するステップを備えている、ことを特徴とする請求項2に記載の方法。前記消去電圧を印加する前記ステップによって、前記第1不揮発性記憶要素の前記フローティングゲートと前記ウェルの間に第1電位が生じ、前記第2不揮発性記憶要素の前記フローティングゲートと前記ウェルの間に第2電位が生じることを特徴とする請求項3に記載の方法。第1電圧を印加する前記ステップと、前記第2電圧を印加するステップにおいて、前記第1電位と第2電位が等しくなることを特徴とする請求項4に記載の方法。前記少なくとも1つのトランジスタは、前記ストリングの選択ゲートを備えており、前記第1不揮発性記憶要素は、前記選択ゲートに隣接しており、前記第2不揮発性記憶要素は、前記ストリングの内部記憶要素であり、前記第1電圧は、前記第2電圧よりも低い、ことを特徴とする請求項2に記載の方法。前記第1電圧は負であり、前記第2電圧はゼロ以上である、ことを特徴とする請求項6に記載の方法。前記第1電圧はゼロ以下であり、前記第2電圧は正である、ことを特徴とする請求項6に記載の方法。前記第1電圧を印加する前記ステップでは、前記選択ゲートから前記第1不揮発性記憶要素のフローティングゲートにカップルされるカップル電圧を少なくとも部分的に補正することを特徴とする請求項6に記載の方法。前記第1電圧を印加するステップでは、前記第1電圧の一部を前記第1不揮発性記憶要素の前記フローティングゲートにカップルし、前記第1電圧の前記一部は、前記第1不揮発性記憶要素の前記フローティングゲートにカップルされる前記カップル電圧と大きさが同じで、極性が反対であすることを特徴とする請求項9に記載の方法。前記第2不揮発性記憶要素の前記制御ゲートに前記第2電圧を印加する前記ステップでは、前記選択ゲートから前記第1不揮発性記憶要素のフローティングゲートにカップルされるカップル電圧を少なくとも部分的に補正することを特徴とする請求項6に記載の方法。前記第2電圧を印加する前記ステップでは、前記第2電圧の一部を前記第2不揮発性記憶要素のフローティングゲートにカップルし、前記第2電圧の前記一部は、前記第1不揮発性記憶要素の前記フローティングゲートにカップルされる前記カップル電圧と同じ大きさで、極性が反対であることを特徴とする請求項11に記載の方法。前記少なくとも1つの補正電圧は、第1補正電圧であり、前記一部は、第1不揮発性記憶要素の制御ゲートであり、前記1又は複数の不揮発性記憶要素は、前記第1不揮発性記憶要素を備えており、前記方法は、少なくとも1つの異なる補正電圧を前記ストリングの残りの不揮発性記憶要素の制御ゲートに印加して、少なくとも1つの隣接するトランジスタから前記残りの不揮発性記憶要素のそれぞれにカップルされる電圧を少なくとも部分的に補正するステップを備えていることを特徴とする請求項1に記載の方法。前記少なくとも1つの異なる補正電圧は、前記残りの不揮発性記憶要素のうちの少なくとも2つに対して異なる大きさを有していることを特徴とする請求項13に記載の方法。前記少なくとも1つの異なる補正電圧を印加する前記ステップは、基準不揮発性記憶要素と比較した前記残りの不揮発性記憶要素のそれぞれの消去動作に基づいて前記第2補正電圧の大きさと極性を選択するステップを、前記残りの不揮発性記憶要素のそれぞれについて、備えていることを特徴とする請求項13に記載の方法。前記基準不揮発性記憶要素は、前記ストリングの選択された不揮発性記憶要素であることを特徴とする請求項15に記載の方法。前記少なくとも1つのトランジスタは、前記ストリングの選択ゲートを備えており、前記少なくとも1つの補正電圧を前記ストリングの一部に印加するステップは、前記選択ゲートに第1補正電圧を印加するステップを備えていることを特徴とする請求項1に記載の方法。前記方法は、不揮発性記憶要素の前記ストリングのウェルに消去電圧を印加するステップをさらに備えており、前記第1補正電圧は前記消去電圧よりも低く、電荷を転送する前記ステップは、前記少なくとも1つのサブセットの前記不揮発性記憶要素の前記フローティングゲートから前記ウェルへ電荷を転送するステップを備えていることを特徴とする請求項17に記載の方法。不揮発性記憶要素の前記ストリングは、前記選択ゲートに隣接する第1不揮発性記憶要素を備えており、前記第1補正電圧の一部は、前記第1不揮発性記憶要素のフローティングゲートにカップルされ、前記第1補正電圧が前記選択ゲートに印加されなかった場合には、前記第1補正電圧の前記一部は、前記第1不揮発性記憶要素の前記フローティングゲートにカップルされる電圧よりも低いことを特徴とする請求項18に記載の方法。前記消去電圧と前記第1補正電圧の差が約5ボルトであることを特徴とする請求項18に記載の方法。前記不揮発性記憶要素のストリングは、前記選択ゲートに隣接する第1不揮発性記憶要素と、前記ストリングの内部不揮発性記憶要素である第2不揮発性記憶要素とを備えており、前記消去電圧を印加するステップによって、前記第1不揮発性記憶要素のフローティングゲートと前記ウェルの間に第1電位が生じ、前記第2不揮発性記憶要素のフローティングゲートと前記ウェルの間に第2電位が生じ、前記第1補正電圧を印加する前記ステップによって、前記選択ゲートが浮遊している場合よりも前記第1電位が高くなることを特徴とする請求項18に記載の方法。前記第1補正電圧を印加する前記ステップによって、前記第1補正電圧の一部が前記第1不揮発性記憶要素の前記フローティングゲートにカップルされ、前記第1補正電圧の前記一部は、前記選択ゲートが浮遊している場合に前記第1不揮発性記憶要素の前記フローティングゲートにカップルされる電圧よりも低いことを特徴とする請求項21に記載の方法。前記補正電圧は、0ボルトであることを特徴とする請求項1に記載の方法。前記不揮発性記憶要素のストリングは、NANDストリングであることを特徴とする請求項1に記載の方法。前記不揮発性記憶要素のストリングは、マルチ状態フラッシュメモリ装置のストリングであることを特徴とする請求項1に記載の方法。前記不揮発性記憶要素のストリングは、不揮発性記憶要素のアレイの一部であり、前記アレイは、ホストシステムと通信し、前記アレイは、前記ホストシステムから取り外すことができることを特徴とする請求項1に記載の方法。不揮発性メモリシステムであり、少なくとも1つの選択ゲートを備えている不揮発性記憶要素のストリングと、不揮発性記憶要素のストリングと通信し、前記ストリングの一部に少なくとも1つの補正電圧を印加することによって前記不揮発性記憶要素のストリングを消去することによって、前記不揮発性記憶要素の少なくとも1つのサブセットのフローティングゲートから電荷が転送される間に、前記ストリングの少なくとも一つのトランジスタから前記ストリングの1又は複数の不揮発性記憶要素にカップルされる電圧の少なくとも一部を補正するマネージング回路、を備えていることを特徴とする不揮発性メモリシステム。前記第1不揮発性記憶要素は、前記少なくとも1つの選択ゲートに隣接しており、前記第2不揮発性記憶要素は、前記ストリングの内部記憶要素であり、前記マネージング回路は、第1不揮発性記憶要素の制御ゲートに第1電圧を印加するとともに第2不揮発性記憶要素の制御ゲートに第2電圧を印加することによって、前記少なくとも1つの補正電圧を印加することを特徴とする請求項27に記載の不揮発性メモリシステム。前記マネージング回路は、不揮発性記憶要素の前記ストリングのウェルに消去電圧を印加することによって、前記第1不揮発性記憶要素のフローティングゲートから前記ウェルへ、及び、前記第2不揮発性記憶要素のフローティングゲートから前記ウェルへ電荷を転送し、前記消去電圧の印加によって、前記第1不揮発性記憶要素の前記フローティングゲートと前記ウェルの間に第1電位が生じ、前記第2不揮発性記憶要素の前記フローティングゲートと前記ウェルの間に第2電位が生じ、前記第1電圧、前記第2電圧及び前記消去電圧が印加された状態においては、前記第1電位と前記第2電位が等しくなることを特徴とする請求項28に記載の不揮発性メモリシステム。前記少なくとも1つのトランジスタは、前記少なくとも1つの選択ゲートを備えており、前記第1電圧を印加する前記マネージング回路は、前記少なくとも1つの選択ゲートから、前記第1不揮発性記憶要素の前記フローティングゲートにカップルされるカップル電圧を少なくとも部分的に補正し、前記第1電圧の一部は、前記第1不揮発性記憶要素の前記フローティングゲートにカップルされ、前記マネージング回路は、前記第1電圧の前記一部が前記カップル電圧と同じ大きさで反対極性を有するように、前記第1電圧を印加することを特徴とする請求項28に記載の不揮発性メモリシステム。前記少なくとも1つのトランジスタは、前記少なくとも1つの選択ゲートを備えており、前記第2電圧を印加する前記マネージング回路は、前記少なくとも1つの選択ゲートから前記第1不揮発性記憶要素の前記フローティングゲートにカップルされるカップル電圧を少なくとも部分的に補正し、前記第2電圧の一部は、前記第2不揮発性記憶要素の前記フローティングゲートにカップルされ、前記マネージング回路は、前記第2電圧の前記一部が前記カップル電圧と同じ大きさで同一極性を有するように、前記第2電圧を印加することを特徴とする請求項28に記載の不揮発性メモリシステム。前記少なくとも1つのトランジスタは前記少なくとも1つの選択ゲートを備えており、前記マネージング回路は、前記複数の不揮発性記憶要素の少なくとも1つのサブセットの前記フローティングゲートから電荷が転送される間に、第1補正電圧を前記少なくとも1つの選択ゲートに印加することによって、前記少なくとも1つの補正電圧を印加し、前記マネージング回路は、前記不揮発性記憶装置の前記ストリングのウェルに消去電圧を印加することによって、前記少なくとも1つのサブセットの前記不揮発性記憶要素の前記フローティングゲートから前記ウェルへ電荷を転送し、前記第1補正電圧は、前記消去で電圧よりも低いことを特徴とする請求項27に記載の不揮発性メモリシステム。前記不揮発性記憶要素のストリングは、マルチ状態フラッシュメモリ装置を含むNANDストリングであることを特徴とする請求項27に記載の不揮発性メモリシステム。前記不揮発性記憶要素のストリングは不揮発性記憶要素のアレイの一部であり、前記アレイは、ホストシステムと通信し、前記アレイは、前記ホストシステムから取り外すことができることを特徴とする請求項27に記載の不揮発性メモリシステム。前記マネージング回路は、制御装置と状態マシンの少なくとも一方を備えていることを特徴とする請求項27に記載の不揮発性メモリシステム。不揮発性記憶装置を消去する方法であり、1セットの不揮発性記憶要素の第1不揮発性記憶要素の制御ゲートに第1電圧を印加するステップであって、前記セットは少なくとも1つの選択ゲートを備えていることを特徴とするステップと、前記セットの不揮発性記憶要素の第2不揮発性記憶要素の制御ゲートに補正電圧を印加することによって、前記セットのトランジスタから、前記第1不揮発性記憶要素と前記第2不揮発性記憶要素の少なくとも一方にカップルされる電圧を少なくとも部分的に補正するステップであって、前記補正電圧は前記第1電圧と異なることを特徴とするステップと、前記第1電圧と前記補正電圧を印加することによって前記第1不揮発性記憶要素と前記第2不揮発性記憶要素を消去する間に、前記第1不揮発性記憶要素のフローティングゲートと前記第2不揮発性記憶要素のフローティングゲートから電荷を転送するステップ、を備えていることを特徴とする方法。前記セットの不揮発性記憶要素は、NANDストリングであり、前記第1不揮発性記憶要素は、前記少なくとも1つの選択ゲートに隣接しており、前記第2不揮発性記憶要素は、前記NANDストリングの内部記憶要素であり、前記補正電圧は正であり、前記補正電圧は、前記少なくとも1つの選択ゲートから前記第1不揮発性記憶要素にカップルされる電圧を少なくとも部分的に補正することによって、前記第1不揮発性記憶要素と前記第2不揮発性記憶要素の消去動作を少なくとも部分的に一致させる、ことを特徴とする請求項36に記載の方法。前記セットの不揮発性記憶要素は、NANDストリングであり、前記第1不揮発性記憶装置は、前記NANDストリングの内部記憶要素であり、前記第2不揮発性記憶要素は、前記選択ゲートに隣接しており、前記補正電圧は負であり、前記補正電圧は、前記選択ゲートから前記第2不揮発性記憶要素にカップルされる電圧を少なくとも部分的に補正することによって、前記第1不揮発性記憶要素と前記第2不揮発性記憶要素の消去動作を少なくとも部分的に一致させる、ことを特徴とする請求項36に記載の方法。従来技術を使用した一般的な消去オペレーションでは、NANDストリング内のメモリセル毎に消去速度が異なってしまう。いくつかのメモリセルは、他のメモリセルよりも高速又は低速で、消去状態のターゲット閾電圧レベルに達する可能性がある。このことにより、高速で消去されるメモリセルは、NANDストリングのセルの消去に時間がかかるメモリセルが十分に消去されるまで消去電圧にさらされるので、過剰消去となる場合がある。さらに、一般的な消去オペレーションでは、NANDストリングの複数のメモリセルの間で閾電圧が一致しなくなる場合がある。即ち、1又は複数の消去電圧パルスの印加後に、NANDストリングの1又は複数のメモリセルが、そのストリング又は装置の他のメモリセルと異なる閾電圧を有することになりかねない。この影響を克服するために、消去後に、ソフト-プログラミングを用いて、1又は複数のメモリセルの閾電圧が調整される。例えば、消去されたメモリセルの集団の閾電圧分布を狭める及び/又は上昇させるために、低いプログラム電圧が1又は複数のメモリセルに印加され、それらの閾電圧が上昇される。しかしながら、ソフト-プログラミングよれば、プログラム数と消去回数が増加する。さらに、消去速度が一様でないので、メモリ-ストリングの繰り返し寿命が短くなる可能性がある。したがって、従来技術の前述の問題を解決する不揮発性メモリシステムとこれに関連する消去技術が必要とされている。発明の概要本発明は、概略的には、より効率的かつ確実にメモリセルを消去する態様で、メモリ装置を消去する技術に関する。一実施形態によれば、消去オペレーション中に、NANDストリングの1又は複数のメモリセルのそれぞれの特徴と消去動作を考慮するシステム及び方法が得られる。一実施形態によれば、NANDストリングの1又は複数の部分に1又は複数の補正電圧を印加することによって、消去オペレーション中にNANDストリングの1又は複数のメモリセルの消去動作を少なくとも部分的に好適化することができる。補正電圧によって、1又は複数の消去電圧パルスの印加後に、メモリセルを消去する消去速度及び/又は消去量が、NANDストリング内の他のメモリセルと略等しくなる。消去電圧パルスの印加後に、メモリセルのフローティングゲートから転送される電荷の量、さらにこのメモリセルの消去に要する時間は、NANDストリング内に静電容量カップルされた電圧の影響を受ける。例えば、NANDストリングの端部メモリセル例えば、図3、NANDストリング202のメモリセル222と228は、そのフローティングゲートにおける実際の電荷が、隣接する選択ゲートからカップルされた電圧によって上昇される。この電圧の上昇のために、ストリングのウェル領域に高電位の消去電圧パルスが印加されるときに、メモリセルのトンネル酸化物層における有効電位が低下する。端部メモリセルのトンネル酸化物層における電位は他のメモリセルよりも低いので、端部メモリセルは、ストリングの他のメモリセルよりもその消去速度が遅く、又は消去量が少なくなる。他のメモリセル間で静電容量カップルされる追加的な電圧によっても、NANDストリング内の他のメモリセル間における消去動作と時間は不均一となる。NANDストリングの様々な部分に種々の補正電圧を印加することで、消去オペレーション中に、これらの静電容量カップルされた電圧の1又は複数を補正することができる。一実施形態では、不揮発性記憶要素のストリングの一部に少なくとも1つの補正電圧を印加して、ストリングの少なくとも1つのトランジスタから、ストリングの1又は複数の不揮発性記憶要素にカップルされる電圧を少なくとも部分的に補正するステップと、ストリングの少なくとも1つのサブセットの不揮発性記憶要素のフローティングゲートから電荷を転送し、不揮発性記憶要素のストリングを消去するステップを備えた不揮発性記憶装置の消去方法が提供される。補正電圧によって、消去速度がより早い又はより遅いメモリセルを補正することができる。一実施形態では、補正電圧を印加する前記ステップが、ストリングの第1不揮発性記憶要素の制御ゲートに第1電圧を印加するステップと、ストリングの第2不揮発性記憶要素の制御ゲートに第2電圧を印加するステップを備えていてもよい。第1及び第2不揮発性記憶要素に補正電圧を印加すると、消去電圧パルスの印加中に、各記憶要素のトンネル酸化物層における電位を等しくすることができる。一実施形態では、隣接する選択ゲートからセルにカップルされる正の電圧を少なくとも部分的に補正するために、NANDストリングの1又は複数の端部メモリセルに負の補正電圧が印加される。負の電圧は、選択ゲートから静電容量カップルされる正の電圧を打ち消し、消去電圧の印加時にセルのトンネル酸化物層において高い電位が生じることを可能とし、影響を受けたメモリセルの消去速度を増加させる。他の実施形態では、ストリングの1又は複数のメモリセルにカップルされる電圧を少なくとも部分的に補正するために、NANDストリングの1又は複数の内部メモリセルに正の補正電圧を印加する。内部メモリセルに印加された正の補正電圧によって、消去電圧が印加される時にセルのトンネル酸化物層における電位が低下し、その結果、セルの消去速度が低下してNANDストリングの他のメモリセルの消去速度とほぼ一致する。一実施形態では、1又は複数の隣接するトランジスタから各メモリセルにカップルされる電圧を少なくとも部分的に補正するために、補正電圧を印加するステップが、NANDストリングの各メモリセルに1又は複数の補正電圧を印加するステップを備えている。一実施形態では、メモリセルに印加される補正電圧の値を、選択したメモリセルの消去動作を基準メモリセルと比較することで選択することができる。一実施形態では、選択ゲートから隣接するメモリセルにカップルされる電圧を少なくとも部分的に補正するために、NANDストリングの1又は複数の選択ゲートに補正電圧を印加する。消去電圧パルスよりも低い電圧を選択ゲートに印加することができ、印加されたこの低い電圧の一部は、高い消去電圧の代わりに隣接するメモリセルにカップルされる。一実施形態によれば、不揮発性記憶要素のストリングを備えた不揮発性メモリシステムが提供される。このシステムは、不揮発性記憶装置のストリングと通信するマネージング回路を備えている。不揮発性記憶装置のストリング内のセルの消去中に、マネージング回路がストリングの一部に少なくとも1つの補正電圧を印加することによって、複数の不揮発性記憶要素のうちの少なくとも1つのサブセットのフローティングゲートから電荷が転送されている間に、ストリングの少なくとも1つのトランジスタから1又は複数の不揮発性記憶要素にカップルされた電圧が少なくとも部分的に補正される。一実施形態によるシステムは、記憶要素のアレイとマネージング回路を備えている。マネージング回路は、専用のハードウェアを備え、及び/又は、1又は複数の記憶装置に記憶されたソフトウェアによってプログラミングされたハードウェアを備えていてもよい。記憶装置には、例えば不揮発性メモリ例えばフラッシュメモリ、EEPROM、その他、又はその他のメモリ装置を用いることができる。一実施形態では、マネージング回路は、制御装置と状態マシンを備えている。他の実施形態では、マネージング回路は状態マシンのみを備えており、制御装置を備えていない。マネージング回路は、様々な実施形態に関して上述した技術を実行することができる。いくつかの実施形態による方法は、状態マシンによって実行される。いくつかの実現においては、状態マシンは、記憶要素のアレイと共に1つの集積回路チップ上に搭載される。本発明のその他の特徴、態様、構成は、明細書、図面及び特許請求の範囲から得ることができる。図4は、本発明に使用できるフラッシュメモリシステムの一実施形態のブロック図である。メモリセルアレイ302は列制御回路304、行制御回路306、c-ソース制御回路310、p-ウェル制御回路308によって制御される。列制御回路304は、メモリセルに記憶されたデータを読み出すため、プログラムオペレーション中におけるメモリセルの状態を決定するため、及び、プログラミング及び消去を促進又は禁止するビットラインの電位レベルを制御するために、メモリセルアレイ302のビットラインに接続されている。行制御回路306は、ワードラインから1つを選択するため、読み出し電圧を印加するため、列制御回路304により制御されたビットライン電位レベルと組み合わせたプログラム電圧を印加するため、及び、消去電圧を印加するために、ワードラインに接続されている。c-ソース制御回路310は、メモリセルに接続されている共有ソースライン図5中にc-ソースとして示すを制御する。p-ウェル制御回路308はp-ウェル電圧を制御する。メモリセルに記憶されたデータは、列制御回路304によって読み出され、データ入力/出力バッファ312を介して外部I/Oラインへ出力される。メモリセルに記憶されるべきプログラムデータは、外部I/Oラインを介してデータ入力/出力バッファ312に入力され、列制御回路304へ転送される。外部I/Oラインはコントローラ318に接続されている。フラッシュメモリ装置を制御するためのコマンドデータは、コントローラ318に入力される。コマンドデータは、どのオペレーションが要求されたかをフラッシュメモリに通知する。入力されたコマンドは、列制御回路304、行制御回路306、c-ソース制御回路310、p-ウェル制御回路308及びデータ入力/出力バッファ312を制御する状態マシン316に転送される。状態マシン316は、READY/BUSYまたはPASS/FAILといったフラッシュメモリの状態データを出力することができる。コントローラ318は、パーソナルコンピュータ、デジタルカメラ、パーソナルデジタルアシスタント等のホストシステムに接続されているか、又は接続可能となっている。コントローラ318は、メモリアレイ302に対するデータの保存又は読み出しを行ったり、このようなデータの提供又は受信を行うコマンドを開始するホストと通信する。コントローラ318は、このようなコマンドを、状態マシン316と通信するコマンド回路314で読み取り及び実行可能なコマンド信号に変換する。一般的に、コントローラ318は、メモリアレイに対する書き込み又は読み出しが行われるユーザデータのためのバッファメモリを内蔵している。1つの例示的なメモリシステムは、コントローラ318を備えた1つの集積回路と、メモリアレイと関連する制御をそれぞれ備えた一又は複数の集積回路チップと、入力/出力状態マシン回路とを備えている。メモリアレイとシステムのコントローラ回路は、一又は複数の集積回路チップ上に一緒に搭載されることが多い。メモリシステムはホストシステムの一部として組み込まれてもよいし、ホストシステム内に取り外し可能に挿入されるメモリカード若しくは他のパッケージ内に内蔵されていてもよい。このようなカードは、メモリシステム全体例えば、コントローラを含むや、関連する周辺回路を備えた1または複数のメモリアレイホスト内にコントローラ又は制御機能が組み込まれたものを備えていてもよい。したがって、コントローラは、ホスト内に組み込んだり、取り外し可能なメモリシステム内に搭載することが可能である。図5には、メモリセルアレイ302の構造の一例が示されている。一例として、1024個のブロックに区分されたNANDフラッシュEEPROMについて説明する。各ブロックに記憶されたデータは、同時に消去することができる。一実施形態では、ブロックが、同時に消去されるセルの最小単位である。この例では、各ブロック内に、8512個の列が存在する。ビットラインは偶数ビットラインBLeと奇数ビットラインBLoに区分されている。図5は、直列接続されることによってNANDストリングを形成している4つのメモリセルを示している。4つのセルは各NANDストリングに内蔵された状態で示されているが、4つ以上または4つ以下のセルを用いることもできる例えば16個、32個、またはその他の個数。NANDストリングの1端は、第1選択トランジスタ選択ゲートとも呼ばれるSGDを介して対応するビットラインに接続されており、他端は、第2選択トランジスタSGSを介してc-ソースに接続されている。一実施形態では、読み出し及びプログラミングオペレーションの間に、4,256個のメモリセルが同時に選択される。選択されたメモリセルは同一のワードライン例えばWL2-iと同型のビットライン例えば偶数ビットラインを有している。したがって、532バイトのデータを同時に読み出し又はプログラミングすることができる。同時に読み出し又はプログラミングできるこれらの532バイトのデータによって論理ページが形成される。したがって、この例では、1つのブロックが少なくとも8ページを記憶できる。各メモリセルが2ビットのデータを記憶する場合には例えばマルチ-レベルセル、1つのブロックに16ページが記憶される。読み出し及びベリファイオペレーションでは、選択されたブロックの選択ゲートSGD及びSGSが1又は複数の選択電圧にまで上昇される一方で、選択されたブロックの選択されていないワードライン例えばWL0,WL1,WL3は読み出しパス電圧例えば4.5ボルトにまで上昇されて、トランジスタをパスゲートとして動作させる。選択されたブロックの選択されたワードライン例えばWL2は基準電圧に接続される。この基準電圧のレベルは、対応するメモリセルの閾電圧がこのレベルよりも高いか低いかを判定するために、各読み出し及びベリファイオペレーションに対して指定されている。例えば、1ビットのメモリセルの読み出しオペレーションでは、閾電圧が0Vよりも高いかどうかを検出できるように、選択されたワードラインWL2は接地される。1ビットのメモリセルのベリファイオペレーションでは、プログラミングの進行に伴って、閾電圧が2.4Vに達したか否かが検出できるように、選択されたワードラインWL2が、例えば2.4Vに接続される。ソースとp-ウェルは、読み出し及びベリファイの間は0Vとされる。選択されたビットラインBLeは、例えば0.7Vのレベルにプレ-チャージされる。閾電圧が読み出し又はベリファイのレベルよりも高い場合には、関連する非伝導性メモリセルのために、対応するビットラインBLeの電位レベルは高レベルに維持される。これに対し、閾電圧が読み出し又はベリファイのレベルよりも低い場合には、伝導性メモリセルのために、対応するビットラインBLeの電位レベルが、例えば0.5V以下の低レベルにまで低下される。メモリセルの状態は、センス増幅器によって検出される。このセンス増幅器はビットラインに接続されており、発生したビットライン電圧を感知する。メモリセルがプログラミングされたか消去されたかの差は、フローティングゲートに最終的に負の電荷が保持されているか否かによって決まる。例えば、負の電荷がフローティングゲートに保持されていれば、閾電圧はより高くなり、トランジスタはオペレーションの拡張モードにあると考えられる。一例では、メモリセルをプログラミングする場合に、ドレインとp-ウェルが0ボルトの入力を受ける一方で、制御ゲートは上昇する一連のプログラミングパルスの入力を受ける。一実施形態では、一連のパルスの大きさは、7~20ボルトである。他の実施形態では、一連のパルスの範囲は異なっていてもよく、例えば、7ボルトよりも高い開始レベルを持っていてもよい。メモリセルのプログラミングの実施中においては、ベリファイオペレーションは、プログラミングパルス同士の間の期間内に実行される。即ち、並列してプログラミングされる1グループ内の各セルのプログラミングレベルが、各プログラミングパルスの間に読み出され、プログラミングレベルがプログラムミングされたベリファイレベルに達したか、または、越えたか否かが特定される。プログラミングをベリファイする1つの手段に、特定の比較点において伝導性を検査するものがある。例えばNANDセルにおいては、十分にプログラムミングできるようにベリファイされたセルは、後続の全てのプログラミングパルスについてビットライン電圧を0からVdd例えば2.5ボルトに上昇させ、これらのセルのプログラミング工程を終了することによって、ロックアウトされる。いくつかのケースでは、パルスの個数が限定される例えば20個。また、特定のメモリセルが直前のパルスによって完全にプログラミングされなかった場合には、エラーの可能性がある。いくつかの実現では、メモリセルはプログラミングの前にブロック単位又はその他の単位で消去される。図6は、一実施形態におけるプログラム電圧信号を示している。この信号は、上昇する1セットのパルスを有する。パルスの大きさは、各パルスと共に所定のステップサイズずつ上昇する。複数ビットのデータを記憶するメモリセルを備えた一実施形態では、例えば、ステップサイズは0.2ボルト又は0.4ボルトである。各プログラムパルスの間にはベリファイパルスが存在する。図6の信号は、4つの状態のメモリセルを想定しているため、3つのベリファイパルスを有している。例えば、プログラミングパルス330とプログラミングパルス332の間には、3つの連続したベリファイパルスが存在する。第1ベリファイパルス334は、0ボルトのベリファイ電圧レベルとして示されている。第1ベリファイパルスの後には、第2ベリファイ電圧レベルにある第2ベリファイパルス336が出力される。第2ベリファイパルス336の後には、第3ベリファイ電圧レベルにある第3ベリファイパルス338が出力される。データを8個の状態に記憶することができるマルチ状態メモリセルは、7個の比較点についてベリファイオペレーションを実行する必要がある。そのため、2つの連続するプログラミングパルスの間で、7個のベリファイパルスが連続して出力されて、7個のベリファイオペレーションが7個のベリファイレベルで実行される。7個のベリファイオペレーションによれば、システムはメモリセルの状態を決定することができる。ベリファイに要する時間的負担を軽減する1つの方法は、より効率的なベリファイ工程を利用することである。このことは、例えば、2002年12月5日出願の米国特許出願第10/314,055号のSmartVerifyforMultiStateMemoriesに開示されており、その全体は本願明細書に組み込まれる。上述した読み出し及びベリファイオペレーションは公知の技術に応じて実施される。そのため、説明した詳細の多くは、当業者が変更することが可能である。図7は、不揮発性メモリシステムのプログラミング方法を説明するフローチャートである。当業者には明らかなように、本開示の範囲及び概念から逸脱しない限り、用途又は実施に応じて、各種ステップの改良、追加、又は削除を行うことが可能である。様々な実施においては、メモリセルはプログラミングの前にブロック単位又はその他の単位で消去される。図7のステップ350ではさらに図4を参照、コントローラ318によって、データロードコマンドが出力され、コマンド回路314に入力されることで、データ入力/出力バッファ312にデータを入力することが可能になる。入力されたデータはコマンドとして認識され、図示されないコマンドラッチ信号を介して、状態マシン316によってラッチされ、コマンド回路314に入力される。ステップ352では、ページアドレスを指定するアドレスデータが、コントローラ318から行制御装置306に入力される。入力されたデータはページアドレスとして認識され、状態マシン316によってラッチされ、コマンド回路314に入力されたアドレスラッチ信号によって有効化される。ステップ354では、532バイトのプログラムデータがデータ入力/出力バッファ312に入力される。532バイトのプログラムデータはここで説明する特定の実施に用いるものであり、これ以外の実施においては異なるサイズのプログラムデータを利用することができる。このデータは、選択されたビットラインのために、レジスタ内でラッチされる。いくつかの実施形態では、このデータは、ベリファイオペレーションに使用するための選択されたビットラインのために、第2レジスタ内でもラッチされる。ステップ356では、プログラムコマンドが、コントローラ318によって出力され、データ入力/出力バッファ312に入力される。このコマンドは、コマンド回路314に入力されたコマンドラッチ信号を介して、状態マシン316によって、ラッチされる。ステップ358では、選択されたワードラインに印加されたプログラミングパルス電圧レベルVpgmが、初期値として開始パルス例えば12ボルトにセットされ、状態マシン316に管理されるプログラムカウンタPCが、初期値として0にセットされる。ステップ360では、プログラム電圧Vpgmパルスが、選択されたワードライン例えば図3のWL2に印加される。プログラミングされるメモリセルを含んだビットラインが、プログラミングを可能にするために接地され、一方で、他のビットラインは、プログラミングパルスの印加中におけるプログラミングを禁止するために、Vddに接続される。ステップ362では、選択されたメモリセルの状態がベリファイされる。選択されたセルのターゲット閾電圧が適切なレベル例えば論理0にプログラミングされたレベル、又はマルチ状態セルの特定の状態に達したことが検出されると、その選択されたセルが、そのターゲット状態にプログラムされたとしてベリファイされる。閾電圧が適切なレベルに達していないことが検出された場合には、その選択されたセルは、ターゲット状態にプログラミングされたとベリファイされない。ステップ362でターゲット状態にプログラミングされたとベリファイされたセルは、それ以降のプログラミングから除外される。ステップ364では、プログラムされるべき全てのセルが、ベリファイされることによって対応する状態にプログラミングされたか否かが判定される。これは、例えば上述の状態を検出し発信するように設計された適切なデータ記憶レジスタをチェックすることによって行われる。選択された全てのセルが各ターゲット状態にプログラミング及びベリファイされていれば、プログラミングプロセスは問題なく終了する。ステップ366で成功の状態が報告される。ステップ364にて、全てのメモリセルが上記のとおりベリファイされていないと判定された場合には、プログラミングプロセスは継続される。ステップ368では、プログラム制限値について、プログラムカウンタPCがチェックされる。プログラム制限値の一例は20である。プログラムカウンタPCが20以上である場合には、ステップ370にて、プログラムプロセスの失敗のフラグが立てられ、失敗の状態が報告される。プログラムカウンタPCが20未満の場合には、ステップ372にて、Vpgmレベルがステップサイズだけ上昇し、プログラムカウンタPCがインクリメントされる。ステップ372の後に、プロセスはステップ360へ戻り、次のVpgmプログラムパルスが印加される。図7のフローチャートは、バイナリ記憶に適用できるシングル-パスプログラミング方法を示している。例えば、マルチ-レベル記憶に適用できるツー-パスプログラミング方法では、複数のプログラミングステップ又はベリファイステップを、一連のフローチャートにおいて利用することができる。ステップ360~372は、プログラミングオペレーションの各パスに実行できる。第1パスでは、1又は複数のプログラムパルスを印加でき、その結果がベリファイされて、セルが適切な中間状態にあるか否かが特定される。第2パスでは、1又は複数のプログラムパルスを印加でき、その結果がベリファイされて、セルが適切な最終状態にあるか否かが特定される。成功したプログラムプロセスの最後に、メモリセルの閾電圧は、プログラミングされたメモリセルの1または複数の閾電圧分の分布範囲内、あるいは、消去されたメモリセルの閾電圧の分布範囲内にあるはずである。図8は、各メモリセルが1ビットのデータを記憶する場合における、メモリセルアレイの閾電圧分布を示している。図8は、消去されたメモリセルの閾電圧の第1分布380と、プログラムされたメモリセルの閾電圧の第2分布382を示している。一実施形態では、第1分布380内にある閾電圧レベルは負であって論理値1に対応しており、第2分布382内にある閾電圧レベルは正であって論理値0に対応している。図9は、各メモリセルが2ビットのデータを4つの物理状態に記憶する場合における、メモリセルアレイの閾電圧分布を例示している。分布384は負の閾電圧レベルを有し、消去状態11を記憶している状態にあるセルの閾電圧の分布を示している。分布386は、第1プログラム状態にあり、10を記憶しているセルの閾電圧の分布を示している。分布388は、第2プログラム状態にあり、00を記憶しているセルの閾電圧の分布を示している。分布390は、第3プログラム状態にあり、01を記憶しているセルの閾電圧の分布を示している。この例では、単一のメモリセルに記憶されている2ビットのそれぞれが、異なる論理ページを形成している。即ち、各メモリセルに記憶された2ビットの各ビットは、異なる論理ページアドレスを有している。四角形で示したビットは、下位ページに対応している。円形で示したビットは、上位ページに対応している。一実施形態では、論理状態は、グレーコードシーケンスを利用して連続するメモリセルの物理状態に指定されているため、フローティングゲートの閾電圧が、誤って最近傍の閾電圧状態範囲にシフトした場合に、影響を受けるのは1ビットだけである。信頼性を改善するためには、各分布を縮小化分布を狭めることが好ましい。これは、分布が縮小すると、読み出しマージンが拡大する隣接する状態閾値分布の間の距離が拡大するためである。無論、4つよりも多い物理状態でメモリを動作させる場合には、メモリセルの定義された電圧閾ウインドウ内に、状態数と等しい数の閾電圧分布が存在する。さらに、特定のビットパターンが、各分布又は各物理状態に指定されているが、異なるビットパターンが指定されていてもよい。この場合には、プログラミングにより生じる状態は、図8、図9に示したものと異なっていてもよい。通常、並列してプログラミングされているセルは、ワードラインに沿った1つおきのセルである。例えば、図3は、1つのワードラインWL2に沿った非常に多くのセルのうちの3つのメモリセル224,244,252を示している。セル224,252を含む1セットの交互のセルは、論理ページ0,2偶数ページのビットを記憶し、セル244を含む他のセットの交互のセルは論理ページ1、3奇数ページのビットを記憶する。一実施形態では、消去オペレーションを実行するためのバイアス条件を例示した図10の表で説明しているように、ソースラインとビットラインが浮遊している間に、p-ウェルを消去電圧例えば20ボルトにまで上昇させるとともに、選択されたブロックのワードラインを設置するか、そのワードラインに0ボルトを印加することによってメモリセルを消去する。静電容量カップリングにより、未選択のワードライン例えば、未選択であって消去すべきでないブロック内のワードライン、ビットライン、選択ライン及びc-ソースも高い正電位例えば20ボルトにまで上昇される。これにより、強い電場が、選択されたブロックのメモリセルのトンネル酸化物層に印加され、フローティングゲートの電子が基板に放出されると、選択されたメモリセルのデータが消去される。十分な電子が、フローティングゲートからp-ウェル領域へ転送されると、選択されたセルの閾電圧が負になる。消去は、メモリアレイ全体、アレイの1又は複数のブロック、あるいは他のユニットのセルに対して実行することができる。図11は、8個のメモリセルを有するNANDストリングの断面図を示している。実施形態は、図11と及び8個のセルのNAND構造として示されているが、本発明はこれに限定されるものではなく、8個よりも少ないあるいは多いメモリセル例えば4、12、16個又はそれ以上を有する種々のNAND構造に用いることが可能である。図11に示すように、NANDストリングのトランジスタセル又はメモリセルとも呼ばれるがp-ウェル領域440内に形成されている。各トランジスタ402,404,406,408,410,412,414は、制御ゲート402c,404c,406c,408c,410,412c,414cとフローティングゲート402f,404f,406f,410f,412f,414fから成る積層ゲート構造を備えている。フローティングゲートは酸化物又はその他の誘電性の化合膜の頂部にあるp-ウェルの表面に形成されている。制御ゲートは、フローティングゲートの上にあり、制御ゲートとフローティングゲートは、酸化層又はその他の分離誘電層によって分離されている。メモリセルの制御ゲートはワードラインWL0,WL1,WL2,WL3,WL4,WL5,WL6,WL7に接続されている。N拡散領域442は隣接する複数のセルにより共有されており、これによって、セルどうしが直列に接続されてNANDストリングを形成している。これらのN拡散領域は、各セルのソースとドレインを形成している。N拡散領域426はNANDストリングのビットラインに接続されており、N拡散領域428は複数のNANDストリングの共通ソースラインに接続されている。静電容量カップリングのために、消去オペレーション中に高い消去電圧がp-ウェルに印加されると、選択ゲートSGDとSGSは高い正の電位にまで上昇される。p-ウェル、あるいはその一部に印加された消去電圧は、ウェル領域から各選択ゲートにカップルされる。例えば、NAND構造を有する多くの不揮発性メモリシステムでは、約100のp-ウェル電圧が、各選択ゲートにカップルされる。そのため、20Vの消去電圧パルスがp-ウェルに印加されると、約19~20Vが各選択ゲートの制御ゲートにカップルされる。図11では、p-ウェルから選択ゲートへの電圧のカップリングを矢印430で表している。これよりも低い数値でも、同様のカップリング効果が、ストリングの各メモリセルで起こる。p-ウェル電圧の約50が、一般的なNANDストリング内の各メモリセルにカップルされる。そのため、各メモリセルのフローティングゲートは、静電容量カップリングによって20Vの消去電圧パルスを印加された場合に、約10Vの電位にまで上昇される。このカップリング効果を矢印432で示す。トンネル酸化物における電位は、印加された消去電圧とフローティングゲートの電圧との間の電位差に等しいため、各メモリセルにカップルされた電圧によって、トンネル酸化物層で生成された電場の電位が低下する。例えば、20Vの消去電圧パルスを印加された場合における約10V=20V-10Vの電位は、メモリセルのトンネル酸化物層内に存在し、各フローティングゲートから基板へ電子が引き付けられる。先に説明したp-ウェルに印加される消去電圧の静電容量カップリングに加えて、ストリングの各メモリセルでは、隣接するメモリセル及び/又はトランジスタからの何らかの静電容量カップリングが起こる。NANDストリングの最終メモリセル例えば図11中のメモリセル402、416、即ち、NANDストリングの最初と最後のワードライン端部ワードラインに接続されたメモリセルと、NANDストリングの選択ゲートに隣接したメモリセルでは、隣接する選択ゲートから電位の静電容量カップリングが起こる。図11では、この静電容量カップリングは、WL7の、メモリセルの選択ゲート420からフローティングゲート402fへの矢印434と、WL0の、メモリセルの選択ゲート422からフローティングゲート416fへのカップリングを示す矢印438で示されている。メモリセル402及び416にカップルされた電圧によって、これらのセルのトンネル誘電体例えばトンネル酸化物で生じた電場が、各選択ゲートの電圧量に比例して減少する。多くのNANDの実施では、選択ゲートからNANDストリングの最後のメモリセルへの静電容量カップリングは約5~10である。したがって、20ボルトの消去電圧がp-ウェル領域に印加され、この電圧の約50が選択ゲートにカップルされた場合にはその結果、選択ゲートに約10ボルトの電荷が与えられる、約0.5~1ボルトが隣接するメモリセルのフローティングゲート例えば416f、402fにカップルされる。これにより、ストリングの端部のメモリセルのトンネル酸化物における電場が、ストリングの他のメモリセルよりも約0.5~1ボルト低くなる。選択ゲートに隣接していないNANDストリングのメモリセル即ち、NANDストリングの端部メモリセル以外の全てのメモリセルのことを、ここではストリングの内部メモリセルという。図11では、NANDストリングの内部メモリセルは、メモリセル404,406,408,410,412,414である。ストリングの端部ワードラインのメモリセルのトンネル酸化物にかかる電場は、内部メモリセルの電場よりも小さいので、端部メモリセルの消去速度は内部メモリセルよりも遅いあるいは、消去電圧パルスを印加したときに消去量が少なくなる。先述したように、20ボルトの消去電圧を印加し、ウェル領域からフローティングゲートに50の静電容量カップリングが生じるとした場合には、約10ボルトの電位がストリングの内部メモリセルのトンネル酸化物層に存在する。隣接する選択ゲートからの0.5~1ボルトのカップリングにより、ワードライン0及び7のメモリセルは、実際には、約9~9.5ボルトの20ボルトから10.5~11ボルトを減じたもの対応するトンネル酸化物層における電位を有する。ストリングの端部メモリセルのトンネル酸化物層が低電位となるために、端部メモリセルは、1又は複数の消去電圧パルスの印加後の内部メモリセルのように消去されることはないフローティングゲートからの電子の転送も少ない。フローティングゲートに記憶された実際の電荷が所定レベルよりも低い場合には、NANDストリングのメモリセルは、消去されたとしてベリファイされる。NANDストリングの端部メモリセルのフローティングゲートへの追加的カップリングによって、消去オペレーションに要する総時間は、これら端部メモリセルを完全に消去するために増加する。例えば、NANDストリングの内部メモリセルは、N回の消去電圧パルスの印加により完全に消去することができるが、NANDストリングの端部メモリセルは、N1回又はそれ以上の消去電圧パルスを印加しないと完全に消去することができない。端部メモリセルと比較した内部メモリセルの消去オペレーションの違いを図12に示す。図12は、単一の消去電圧パルスの印加後における閾電圧の分布を示している低い全体VT値の類似する分布が、複数の消去電圧パルスの印加後に現れる。分布502は、NANDストリングの内部メモリセル例えば、図11のWL1~WL6に接続されたメモリセルの閾電圧分布を示している。分布504は、端部メモリセル例えば、図11のWL0、WL7に接続されたメモリセルの閾電圧分布を示している。図示するように、消去電圧パルスを1つだけ印加した後においては、内部ワードラインに接続されているメモリセルは、NANDストリングの端部ワードラインのメモリセルよりも消去され易い。図示の例では、平均すると、内部メモリセルの方が、端部メモリセルよりも約0.6ボルト多く消去されている。内部メモリセルの平均閾電圧は、端部ワードラインよりも低い。これは、それらのメモリセルのフローティングゲートから転送される電子数が、端部ワードラインに接続されたメモリセルよりも多いためである。図13は、NANDストリング例えば、図10のNANDストリングのメモリセルの平均閾電圧を、印加された消去電圧の関数として示したグラフである。16ボルトの消去電圧パルスの印加後における、WL0又はWL7に接続されたメモリセルの平均閾電圧は約-1ボルトである。NANDストリングの内部メモリセルWL1~WL6に接続されているメモリセルの平均閾電圧は約-1.5ボルトである。第2消去電圧パルスの印加後では、WL0とWL7の平均閾電圧は約-1.5ボルトに低下するのに対し、WL1~WL6に接続されたメモリセルの平均閾電圧は約-2.8ボルトである。さらに消去電圧パルスを印加した後には、内部メモリセルと端部メモリセルとの平均閾電圧の差が拡大する。この効果を、図13の、各消去電圧パルス印加後における内部メモリセルと端部メモリセルの平均閾電圧の差を表す第3ラインに示す。多数のメモリセルの消去のベリフィケーションが、NANDストリングレベル又はそれより高いレベル例えばブロック単位、あるいはストリングの他の単位でで実行される場合には、メモリセル間における消去時間の違い又は動作の違いによって、特定のメモリセルに過剰ストレスや過剰消去が生じることがある。例えば、ストリングの端部メモリセルを十分に消去しようとすると、NANDストリングの内部メモリセルが過剰消去されてしまう。先述したように、内部メモリセルは端部メモリセルよりも速く消去される1又は複数の消去電圧パルスを印加した状態では、フローティングゲートからより多くの電子が転送される。NANDストリングレベルでベリフィケーションが実行されると、ストリングの各メモリセルが消去されるまで、NANDストリングがp-ウェルにおける消去電圧パルスを受け続けることとなる。そのため、端部メモリセルよりも少ない消去電圧パルスの印加後に内部メモリセルを十分に消去できたとしても、ストリングの各メモリセルが消去されたとベリファイされるまでは、内部メモリセルはさらなる消去電圧パルスを受け続ける。過剰消去によって、内部メモリセルには必要以上のストレスがかかる。端部メモリセルの遅い消去時間によって生じる内部メモリセルの過剰消去は、内部メモリセルと不揮発性メモリシステム全体の寿命を短縮させる。知られているように、トランジスタのトンネル酸化物層への高電位が加わると、酸化物材料にストレスがかかる。十分に高い電位をトンネル酸化物層に印加したり、低い電位を多数回にわたって印加することで、最終的に酸化物層の破壊に至る可能性がある。メモリセル間の消去オペレーションの違いも、消去オペレーション回数を増加させる。これは、消去後のメモリセルの閾電圧を変更するために、オペレーションが追加して実行されるためである。フラッシュメモリセルを消去する場合、消去すべき全てのセルが、予め決められている負の閾電圧範囲内の負の閾電圧を有する状態とすることが目標である。しかし、図示するように、消去オペレーションによって、負の閾電圧を有するいくつかのセルが、予め決められている負の閾電圧範囲を下回る場合がある。閾電圧が低すぎるメモリセルは、それ以降、正確にプログラミングされない。そのため、過剰消去された装置は、多くの場合、いわゆるソフトプログラミングを受ける。予め決められた範囲の中でも著しく低い値の閾電圧を有するメモリセルは、閾電圧が予め決められた範囲内で上昇できるように、少量のプログラミングを受ける。ソフトプログラムプロセスは、追加のオペレーションの実行が必要であり、消去時間の増加によりメモリパフォーマンスが低下する。以下に説明する1又は複数の補正電圧を利用した実施形態では、消去プロセスにおいて、ソフトプログラミングを少なくし、または、無くすことができる。ソフトプログラミングの排除又は低減によってメモリパフォーマンスが向上する。一実施形態によれば、消去オペレーション中に、ストリングの1又は複数のメモリセルのフローティングゲートに静電容量カップルされた電圧を補正する目的で、1又は複数の補正電圧が、NANDストリングの1又は複数の箇所または部分に印加される。例えば、隣接する選択ゲートからNANDストリングの端部メモリセルにカップルされる追加の電圧を補正するために、1又は複数の補正電圧を、NANDストリングの一部に印加する。図14は、1又は複数のNANDストリングを有する1ユニットのメモリセルに対して消去オペレーションを実行する1実施形態を示すフローチャートである。図14は1つのNANDストリングに関して説明するものであるが、当業者は、1又は複数のブロックのように、より大きい単位でメモリセルを消去するために、複数のNANDストリングに対してフローチャートのオペレーションを並行的に実行できる。図14のフローチャートのオペレーションを、例示的に図11に示すNANDストリングと対応させて説明するが、このフローチャートは図11のNANDストリングに限定されるものではなく、他のNANDストリングや、あるいは任意の数のメモリセルを内蔵した直列接続型セル構造に利用することができる。ステップ552では、NANDストリングのビットラインとソースラインが浮遊する。ステップ554では、NANDストリングに対して消去バイアス条件が印加される。ステップ556では、1又は複数の補正電圧が、NANDストリングに対して印加され、隣接するトランジスタからNANDストリングの1又は複数のメモリセルにカップルされた電圧が補正される。ステップ554で印加されるバイアス条件は、ステップ556で印加される補正電圧によって決まるので、ステップ554と556は相関関係にある。そのため、いくつかの実施形態では、1又は複数の補正電圧を含むことが可能なNANDストリングに対して1セットのバイアス条件を印加するために、上記の2つのステップを同時に実行できるしかし必須ではない。バイアス条件と1又は複数の補正電圧をNANDストリングに印加した後に、ステップ558にて消去電圧パルスが印加される。消去電圧パルスを印加した後に、ステップ560にてベリフィケーションが実行され、これによってNANDストリングが十分に消去されたか否かが特定される。実施形態によっては、消去オペレーションの結果をベリファイするために、種々の手段用いることができる。例えば、ストリングの各メモリセルの閾電圧が既定の値より低いか否かを特定するために、NANDストリングを読み出してもよい。一実施形態においては、各メモリセルのゲートに対して、消去されたメモリセルをまでターンオンさせるのに十分な電圧を印加するステップと、ソースラインからビットラインへ向かう方向におけるNANDストリングの伝導性を検査するステップとを含んでいてもよい。消去と消去ベリフィケーションについての詳細は、同時係属の米国特許出願番号第10/857,245号のCOMPREHENSIVEERASEVERIFICATIONFORNONVOLATILEMEMORYに記載されている。この出願は、消去ベリフィケーション技術についてより広範囲に説明しており、この出願の全体は、本願明細書に組み込まれる。ステップ560でのベリフィケーションの結果が、ステップ562で決定されたとおりに得られた場合には、ステップ564においてNANDストリングに成功の状態が通知される。しかし、ステップ562にてNANDストリングを十分に消去さできなかったことが特定された場合には、ステップ566にてベリファイカウンタが所定値に対してチェックされる。ベリファイカウンタが所定値未満、例えば20である場合には、ステップ570にて、消去電圧パルスVeraseが所定値だけインクリメントされ、ベリファイカウンタの値が1だけ増加される。次に、フローチャートのオペレーションは、ステップ552へ進む。ここで、バイアスと補正電圧が、再度、NANDストリングに印加され、その後追加の消去電圧パルスが印加される。ベリファイカウンタが所定値よりも大きい場合には、ステップ568で失敗の状態が報告される。様々な補正電圧をNANDストリングの様々な部分に印加することで、隣接するトランジスタから選択メモリセルのフローティングゲートにカップルされた電圧を補正できる。したがって、ステップ556では、これらの静電容量カップルされた電圧を補正するために、様々な補正電圧を印加することができる。図15a、図15bは、一実施形態のステップ554、556において印加できる1セットの補正電圧を示している。ステップ554で印加されるバイアス条件は、ステップ556で印加される補正電圧に若干依存するため、図15aは図14のステップ554と556を示している。図15aは、ステップ602にて、ソース側選択ゲートとドレイン側選択ゲートを浮遊させることで始まる。ステップ604では、NANDストリングの最初と最後のワードラインに0ボルトが印加される。ステップ606では、例えばNANDストリングの内部ワードラインといった、NANDストリングの残りのワードラインに1又は複数の補正電圧が印加される。一実施形態では、ステップ602~606が同時に実行される。一実施形態では、ステップ606で印加される補正電圧は正の電圧である。NANDストリングの内部メモリセルのワードラインに正の電圧を印加することで、内部メモリセルのトンネル酸化物における電場が減少する。印加された補正電圧の一部は、内部メモリセルの制御ゲートからフローティングゲートにカップルされる。例えば図11では、ワードライン1~6への補正電圧の印加によって、各制御ゲート404c~414cからそれぞれ対応するフローティングゲート404f~414fへの電圧のカップリングが起こる。内部メモリセルの酸化物における電場を、NANDストリングの端部メモリセルの電場と等しくするために、内部メモリセルの制御ゲートに印加された電圧を選択することができる。先述したように、隣接する選択ゲートからのカップリングによって、端部メモリセルの電荷を内部メモリセルの電荷よりも高くすることができる。例えば、多くの実施においては、約1ボルトの増加が予想される。したがって、内部メモリセルのワードラインに電圧を印加することで、このセルの電場を低下させ、選択ゲートからの静電容量カップリングによる低い電場を有する端部メモリセルのワードラインと一致させることができる。ワードラインに印加された電圧の一部のみが、制御ゲートからフローティングゲートにカップルされるので、ワードラインに印加された電圧を、カップル値がストリングの選択ゲートから端部メモリセルへのカップル値と等しくなるように選択することができる。使用しているパラメータ、動作条件、実電圧の変化のために、一様な電圧は実質的に一様な電圧を含むことができる。非限定的な例の方法によれば、一様な電圧は、いくつかの実施形態では0.1ボルト以下の値、別の実施形態では0.5ボルト以下の値を有する実質的に一様な電圧を含んでいてよい。選択ゲートから端部メモリセルに1ボルトの電圧がカップルされるとすると、ワードラインへの印加電圧を、内部メモリセルの制御ゲートからフローティングゲートに1ボルトがカップルされるように選択できる。多くのNANDストリングの実施においては、制御ゲートに印加された電圧の約50が、対応するフローティングゲートにカップルされると予測できる。したがって、例にあるように、1ボルトを内部メモリセルのフローティングゲートにカップルさせる場合には、ワードラインを介して制御ゲートに約2ボルトを印加して、フローティングゲートにおける実際の電荷を1ボルト増加する。内部メモリセルのフローティングゲートにおける実際の電荷を増加してNANDストリングの端部メモリセルの実際の電荷とほぼ等しくすると、NANDストリングの全てのメモリセルのトンネル酸化物層において生成される電場が、p-ウェル消去電圧パルスを印加された状態でほぼ等しくなる。図16は、図15a、図15bのような補正電圧を印加する場合における、図11のようなNANDストリングのメモリセルの平均閾電圧を示すグラフである。図16に示した値は単なる例であり、必ずしも先述した例に対応していない。このグラフは、Y軸の閾電圧を、X軸に示す種々の補正電圧の関数として示している。WL0及びWL7のメモリセルは補正電圧を受けないため、内部メモリセルに補正電圧を印加した状態ではほぼ一定の電圧を有する。消去電圧パルスを印加すると、WL0及びWL7のメモリセルの平均閾電圧は約-1.5ボルトになる。内部メモリセルに補正電圧を印加しないと、シングル消去電圧パルスの印加後における内部メモリセルの平均閾電圧は約-2.6ボルトになる。内部メモリセルに約0.5ボルトの補正電圧を印加した場合には、WL1~WL6のメモリセルの平均閾電圧が、消去電圧パルスの印加後に約-2ボルトに上昇する。WL1~WL6のメモリセルの平均閾電圧は、これらのメモリセルに増加した補正電圧を印加することで減少する。内部メモリセルに1ボルトの補正電圧を印加する場合には、平均閾電圧が約-1.5ボルトまで減少する。これは、NANDストリングの端部メモリセルと同じ値である。したがって、内部メモリセルに1ボルトの補正電圧を印加する場合、これらのセルは、NANDストリングの端部メモリセルと略同じ速度で消去される。このように、内部メモリセルの消去速度を、NANDストリングの端部メモリセルの消去速度と一致するように低速化することで、内部メモリセルに対する過剰消去を回避することができる。これにより、NANDストリングの端部メモリセルと内部メモリセルの閾電圧分布を標準化する効果、又は、略一致させる効果が得られる。図15a、15bに示す補正電圧の印加によって、内部メモリセルの消去された閾電圧分布が正の方向に効果的にシフトされる。例えば、NANDストリングの消去時に、図15a、図15bの補正電圧が印加されると、図12の分布502が、分布504と実質的に一致するように右へシフトする。選択メモリセルの過剰消去の抑制又は防止に加え、補正を加えることで、ソフトプログラミングをより少なくし、または、無くすことができる。消去中に印加される補正電圧によって各メモリセルの分布が標準化されるため、閾電圧がストリングの大半又は残りのメモリセルの範囲内に収まるように、選択メモリセルを、ソフトプログラミングする必要はない。これによって消去時間が短縮され、メモリシステムがプログラムされる。図17aと図17bは、隣接するトランジスタから静電容量カップルされる1又は複数の電圧を補正するために、消去オペレーション中にNANDストリングに印加可能な他の実施形態におけるバイアス条件と補正電圧のセットを示している。ステップ612では、NANDストリングのソース側選択ゲートとドレイン側選択ゲートが浮遊される。ステップ614では、NANDストリングの端部ワードラインに補正電圧が印加される。ステップ616では、NANDストリングの残りのワードラインに0ボルトが印加される。図17a、図17bに示す実施形態では、端部ワードラインのメモリセルにカップルされた電圧を直接補正するために、NANDストリングの内部ワードラインではなく端部ワードラインに補正電圧が印可される。一実施形態では、最初と最後のワードラインのメモリセルのトンネル酸化物における電場を増加させるために、NANDストリングの最初と最後のワードラインに負の補正電圧が印加される。先述したように、選択ゲートからの静電容量カップリングのために、最初と最後のメモリセルのトンネル酸化物における電場は、NANDストリングの残りのワードラインよりも低くなる。そのため、これらのメモリセルのワードラインに電圧を印加し、メモリセルの制御ゲートからフローティングゲートへカップルすることによって、隣接する選択ゲートからカップルされる電圧を補正することができる。先述したように、制御ゲートに印加される電圧の一部のみが、フローティングゲートにカップルされる。したがって、ワードラインに印加する電圧には、フローティングゲートにカップルされる電圧量が隣接する選択ゲートからカップルされる電圧量と等しくなり、極性が逆になるものを選択する必要がある。例えば、端部メモリセルの選択ゲートからフローティングゲートに1ボルトがカップルされる場合は、端部メモリセルのワードラインに-2ボルトの電圧を印加して、約-1ボルトの電圧をフローティングゲートにカップルさせることができる。制御ゲートからカップルされた-1ボルトは、隣接する選択ゲートからカップルされた1ボルトを補正する。これにより、端部メモリセルのトンネル酸化物における電場が、NANDストリングの他のメモリセルの電場と等しくなるように上昇する。これにより、ストリングの各メモリセルの複数のトンネル酸化物層における電位が等しくなり、各メモリセルで一様に消去が行われ、速度消去がほぼ等しくなる。パラメータ、動作条件、実電圧が異なるため、ここでいう等しい電位には、ほぼ等しい電位を含む。このほぼ等しい電位には、例えばいくつかの実施形態では0.1ボルト以内の電位、他の実施形態では0.5ボルト以内の電位が含まれる。図17a及び図17bの補正電圧を印加することにより、消去電圧印加後に、端部ワードラインのメモリセルの閾電圧分布が負の方向へシフトする。再び図12を参照すると、端部ワードラインへの負の補正電圧が印加により、分布504が、分布502と一致するように、効果的に左負の方向へシフトしている。NANDストリングの選択ゲートから端部ワードラインに静電容量カップルされた電圧に加えて、又は、この代わりに、隣接するトランジスタからカップルされた電圧をより精密に補正する静電容量カップルされた追加的な電圧が考えられる。図11は、矢印436によって、NANDストリングの個々のメモリセルのフローティングゲート間における追加的な静電容量カップリング効果を示している。例えば、WL0に接続されているメモリセル416のフローティングゲートにおける電圧の一部は、WL1に接続されているメモリセル414のフローティングゲートに静電容量カップルされる。メモリセル414のフローティングゲートにおける電圧の一部は、WL2に接続されているメモリセル412等のフローティングゲートにカップルされる。このカップリングは、追加して又はその代わりとして、矢印436で示すように、例えばメモリセル412からメモリセル414に向かう反対方向においても発生することができる。こうしたカップリング効果は、NANDストリングの全てのメモリセル間で様々なレベルにおいて発生する。隣接するフローティングゲートにカップルできる各フローティングにおける実際の電荷は、選択ゲートにおける実際の電荷未満である。したがって、各メモリセルのフローティングゲートの間でカップルされる電圧量は、隣接する選択ゲートから端部メモリセルにカップルされる電圧量よりも少ない。しかし、NANDストリングの各メモリセルは、フローティングゲートに若干異なる電荷を有していたり、このようなカップリングによって生じる異なる消去動作を有していてもよい。一実施形態によれば、各静電容量カップリング電圧を補正するために、補正電圧が、NANDストリングの1又は複数のメモリセルに印加される。例えば、NANDストリングの各メモリセルは、補正電圧を受けながら、消去電圧パルスを印加してNANDストリングの各メモリセルのトンネル酸化物にかかる電場を好適化することができる。こうすることで、各メモリセルを同じ速度によって同程度に消去するために、各メモリセルのトンネル酸化物層における電場電位を一様に生成することができる。一実施形態では、例えば、端部ワードラインに補正電圧を印加して、隣接する選択ゲートからのカップリング電圧を補正することができる。また、内部メモリセルに別の補正電圧を印加して、隣接したメモリセルからカップルされる電圧を補正することもできる。図11を参照すると、例えば、補正電圧をWL1に印加して、メモリセル416、412からメモリセル414にカップルされる電圧を補正できる。一実施形態では、この電圧は、先述の分析に基づいて、隣接するメモリセルからのカップリング割合が50であると仮定して選択できる。他の実施形態では、選択されたワードラインに接続されているメモリセルの消去動作を、ストリングの他のメモリセルと比較することによって、NANDストリングの各ワードラインに印加される電圧を選択してもよい。例えば、ストリングの1つのメモリセルを基準メモリセルとして選択し、テスト中にその消去動作を決定することができる。残りのメモリセルは、増加した消去電圧パルスを印加した状態にてテストし、これを基準メモリセルと比較する。メモリセルの消去速度が基準メモリセルよりも遅い場合は、例えば負の補正電圧のように、適切な補正電圧を選択して、そのメモリセルのトンネル酸化物における電場を増加させることができる。メモリセルの消去速度が基準メモリセルよりも速い場合は、そのワードラインに対して正の補正電圧を選択して、メモリセルの消去速度を遅くし、基準メモリセルの消去速度と一致させることができる。当業者は、実施形態及び特定の実施におけるメモリセルの消去動作に従って、補正電圧を選択するための様々な技術を用いることができる。図18a、図18bは、NANDストリングの各メモリセルが、各ワードラインとメモリセルに対して個々に選択された補正電圧を受ける場合における、1セットの印加電圧と補正電圧を示している。補正電圧の選択には、メモリセルを基準セルと比較する、または、隣接するトランジスタとウェル領域の間で種々のカップリング速度を予測する計算を行う等、これまでに説明した種々の手段を用いることができる。ステップ622では、ソース側選択ゲートとドレイン側選択ゲートが浮遊される。ステップ624では、NANDストリングの各ワードラインにそれぞれの補正電圧が印加される。補正電圧を印加し、ソース側選択ゲートとドレイン側選択ゲートを浮遊させた後に、消去電圧パルスが印加される。各ワードラインにそれぞれの補正電圧を印加することで、各メモリセルの電圧分布がほぼ等しくなる。補正電圧の選択方法によって、図12に示す閾電圧分布は、種々の態様でシフトする。例えば、高速で消去されるメモリセルが基準メモリセルとして選択された場合は、NANDストリングの端部ワードラインの分布504は、左へシフトすると考えられる。これは、適切な補正電圧例えば、トンネル酸化物における電位を増加させ、消去速度を増加させる負の補正電圧を印加された場合に、これらのメモリセルがより速い速度で消去されるためである。しかし、基準の記憶要素として消去が遅いセルが選択された場合には、内部メモリセルの分布502が右へシフトすると考えられる。これは、適切な補正電圧例えば、トンネル酸化物における電位を低下させ、消去速度を遅くする正の補正電圧を印加された場合に、メモリセルの消去が遅くなるためである。一実施形態では、各補正電圧を選択することにより、分布502が右へシフトし、分布504が左へシフトして、その間の値で一致する。一実施形態では、図19a及び19bに示すように、1又は複数の静電容量カップルされた電圧を補正するために、NANDストリングの1又は複数の選択ゲートに補正電圧が印加される。補正電圧を選択ゲートに印加して、p-ウェル領域から選択ゲートにカップルされている電圧を補正することができる。選択ゲートに直接印加された電圧はその選択ゲートの制御ゲートに現れ、この電圧の一部がNANDストリングの隣接するメモリセルにカップルされる。選択ゲートに電圧が印加されるため、p-ウェル消去電圧は選択ゲートとカップルされない。そのため、消去電圧ではなく、印加された電圧の一部が、選択ゲートから隣接するメモリセルにカップルされる。図19aのステップ632では、NANDストリングの各ワードラインに0ボルトが印加される。ステップ634では、1又は複数の補正電圧がNANDストリングの選択ゲートに印加される。消去オペレーションのためにNANDストリングにバイアスし、補正電圧を印加した後に、NANDストリングに消去電圧パルスが印加される。様々な実施形態によれば、ステップ634において選択ゲートに種々の補正電圧を印加することができる。消去電圧パルスよりも低い正の補正電圧を印加することで、選択ゲートに隣接するメモリセルにカップルされる電圧量を少なくすることができる。値が0ボルトに近づくほど、隣接する選択ゲートにカップルされる電圧量が少なくなる。選択ゲートに0ボルトを印加した場合、選択ゲートには、隣接したメモリセルにカップルされる電圧は現れない。これは、様々なメモリセルの消去動作の好適化に代わる最良の代替方法であるかのように最初は思われる。しかし、選択ゲートのトンネル酸化物層における電位が高くなり過ぎないように、選択ゲートに印加する電圧の選択時には十分な注意が必要である。したがって、隣接したメモリセルへの全てのカップリングを防止するためには選択ゲートに0ボルトを印加することが望ましいと考えられるかもしれないが、こうした低電圧の印加により、トンネル酸化物層において高い電位が生じ、ダメージが生じて選択ゲートが損傷する可能性がある。例えば、80オングストロームのトンネル酸化物層を有する一実施形態では、選択ゲートのトンネル酸化物層において生じる電位は、最大で約4~5ボルトに制限しなければならない。選択ゲートに印加する電圧が、層における電位消去電圧パルス-補正電圧が限度を超えて上昇するほど低い場合には、トランジスタが損傷する可能性がある。選択ゲートのトンネル酸化物層において生じる電位が約4~5ボルトに制限され、約20ボルトの消去電圧パルスが印加される場合には、最小の補正電圧を約15~16ボルトにする必要がある。補正電圧の一部は隣接するメモリセルにカップルされる。先述したように、選択ゲートに存在する約5~10の電圧が隣接するメモリセルにカップルされる。隣接するメモリセルにはまだいくらかの電圧がカップルされるが、15~16ボルトのうちカップルされる部分は、補正電圧を印加しなかった場合に印加される消去電圧20Vのカップルされる部分よりも小さい。そのため、端部メモリセルの消去動作を、NANDストリングの残りのメモリセルと共に十分な大きさにまで好適化することができる。種々の実施形態によれば、図15~図19に関連して説明した1又は複数の方法を相互に組み合わせて用いることができる。例えば、NANDストリングの端部ワードラインと、NANDストリングの内部ワードラインの両方に、補正電圧を印加することができる。正の補正電圧を内部メモリセルに印加して、そのトンネル酸化物層における電場を低減する一方で、負の補正電圧をNANDストリングの端部ワードラインに印加して、そのトンネル酸化物層における電場を増加させ、これによって、各メモリセルの全ての電場を等しくすることができる。他の実施形態では、別個の補正電圧を、NANDストリングの選択ゲートに印加されている補正電圧と共に、NANDストリングの各ワードラインに印加することによって、各メモリセルの消去動作を好適化することができる。補正電圧例えば15ボルトを選択ゲートに印加することによって、隣接するメモリセルにカップルされる電圧をより低くすることができる。NANDストリングの端部ワードラインへの全てのカップリングを排除することはできないため、これらのワードラインは、以前として、残りのワードラインよりも少し遅い速度で消去を行うことになる。この消去動作の差を補正するには、NANDストリングの内部メモリセルにも補正電圧を印加して、NANDストリングの電場及び/又は端部ワードラインを減少させて、それらの電場を増加させる。上述の例は、NAND型フラッシュメモリに関するものである。しかし、本発明の原理は、現存の技術や開発中の新技術を含む、直列構造を利用した他のタイプの不揮発性メモリに適用することができる。先述の本発明の詳細な説明は、例証及び説明の目的で提示されたものである。上記に開示された形態に本発明を制限することを意図するものではない。上記の示唆を考慮した多くの改良及び応用が可能である。上記の実施形態は、当業者が、本発明を種々の実施形態において、及び、用途に応じて改良を加えて利用できるように、本発明の原理とその実用的な用途を最良に説明するために選択したものである。本発明の技術的範囲は、添付された特許請求の範囲によって定義される。"