フォトダイオードとトランジスタとが同一半導体基板上に形成される半導体装置の製造方法であって、半導体基板の表面に第1の酸化膜を形成する第1の酸化膜形成ステップと、前記フォトダイオードが形成される第1の領域に形成された前記酸化膜の一部を除去して第1の間隔で第1の開口部を形成すると共に、前記トランジスタが形成される第2の領域に形成された前記酸化膜を除去して前記半導体基板の表面を露出させる第1の開口部形成ステップと、前記第1の酸化膜をマスクとして利用して前記第1の開口部及び前記第2の領域に対して第1の不純物を注入する第1の不純物注入ステップと、前記第1の不純物を熱拡散させる第1の熱拡散ステップと、前記第1の酸化膜を除去して、前記半導体基板の表面を露出させて、エピタキシャル成長により前記第1の不純物を含む埋め込み層及び前記埋め込み層の上層のエピタキシャル層を形成するエピタキシャル成長ステップと、前記エピタキシャル層の表面に前記トランジスタを形成するトランジスタ形成ステップと、を有する半導体装置の製造方法。前記第1の熱拡散ステップに次いで、前記半導体基板の表面に第2の酸化膜を形成する第2の酸化膜形成ステップと、前記第1の領域に形成された前記第2の酸化膜の一部を除去して前記第1の間隔よりも狭い第2の間隔で第2の開口部を形成する第2の開口部形成ステップと、前記第2の酸化膜をマスクとして利用して前記第2の開口部に対して第2の不純物を注入する第2の不純物注入ステップと、前記第2の不純物を熱拡散させる第2の熱拡散ステップと、を有し、前記第2の酸化膜を除去した後に前記エピタキシャル成長ステップを行う請求項1に記載の半導体装置の製造方法。前記埋め込み層は、前記第1の領域においては前記半導体基板の表面からの深さが同一の面において不純物濃度が不均一であり、前記第2の領域においては前記半導体装置の表面からの深さが同一の面において不純物濃度が均一である請求項1又は2に記載の半導体装置の製造方法。前記埋め込み層の前記半導体基板のPサブ領域からのせり上がり量は、前記第1の領域の方が前記第2の領域よりも小さい請求項1乃至3のいずれか1項に記載の半導体装置の製造方法。前記埋め込み層における不純物濃度は、前記第1の領域の方が前記第2の領域よりも低い請求項1乃至3のいずれか1項に記載の半導体装置の製造方法。前記第1の不純物と前記第2の不純物は、逆の導電型の不純物である請求項2乃至5のいずれか1項に記載の半導体装置の製造方法。前記半導体基板はP型の半導体基板であり、前記第1の不純物はN型の不純物であり、前記第2の不純物はP型の不純物であり、前記エピタキシャル層はN型の半導体である請求項2乃至6のいずれか1項に記載の半導体装置の製造方法。前記第1の開口部及び前記第2の開口部は、ストライプ形状を有する請求項2乃至6のいずれか1項に記載の半導体装置の製造方法。しかしながら、特許文献2では、不純物濃度を制御する対象がMOSトランジスタのウェル領域である。そのため、特許文献2では、2つのウェル領域の不純物濃度をそれぞれ均一化する必要がある。そのため、スリット状に形成された開口部の間隔が不純物濃度の均一化が可能な範囲に制限される問題がある。本発明にかかる半導体装置の製造方法は、フォトダイオードとトランジスタとが同一半導体基板上に形成される半導体装置の製造方法であって、半導体基板の表面に第1の酸化膜を形成する第1の酸化膜形成ステップと、前記フォトダイオードが形成される第1の領域に形成された前記酸化膜の一部を除去して第1の間隔で第1の開口部を形成すると共に、前記トランジスタが形成される第2の領域に形成された前記酸化膜を除去して前記半導体基板の表面を露出させる第1の開口部形成ステップと、前記第1の酸化膜をマスクとして利用して前記第1の開口部及び前記第2の領域に対して第1の不純物を注入する第1の不純物注入ステップと、前記第1の不純物を熱拡散させる第1の熱拡散ステップと、前記第1の酸化膜を除去して、前記半導体基板の表面を露出させて、エピタキシャル成長により前記第1の不純物を含む埋め込み層及び前記埋め込み層の上層のエピタキシャル層を形成するエピタキシャル成長ステップと、前記エピタキシャル層の表面に前記トランジスタを形成するトランジスタ形成ステップと、を有する。本発明にかかる半導体装置の製造方法によれば、異なる不純物濃度の埋め込み層を工程を追加することなく形成することができる。本発明にかかる半導体装置の製造方法によれば、異なる不純物濃度の埋め込み層を有する半導体装置を短時間かつ低コストで製造できる。実施の形態1以下、図面を参照して本発明の実施の形態について説明する。以下では、フォトダイオードとトランジスタとが一つの半導体基板上に混載される半導体装置を例に具体的な本発明の態様について説明する。しかし、本発明は、混載される素子の種類により制限されるものではなく、異なる不純物濃度の埋め込み層を有する半導体装置の製造に適用することが可能である。図1に実施の形態1にかかる半導体装置のフロアプランの一例を示す。図1に示すように、実施の形態1にかかる半導体装置は、フォトダイオード形成領域1、内部回路形成領域2、出力段回路形成領域3、4を有する。フォトダイオード形成領域1にはフォトダイオードPDが形成される。内部回路形成領域2には、所定の信号処理を行うアナログ回路或いはデジタル回路が形成される。この内部回路は、NPNトランジスタとDMOSトランジスタとの少なくとも一方を含むものとする。出力段回路形成領域3には出力段回路を構成するNPNトランジスタが形成される。出力段回路形成領域4には出力段回路を構成するDMOSトランジスタが形成される。そして、半導体基板上に形成される各素子は、素子分離領域により分離されるものとする。続いて、実施の形態1にかかる半導体装置の製造方法について説明する。実施の形態1にかかる半導体装置では、フォトダイオードPD、NPNトランジスタ及びDMOSトランジスタがそれぞれ埋め込み層を有する。そして、フォトダイオードPDの埋め込み層は、NPNトランジスタ及びDMOSトランジスタの埋め込み層よりも不純物濃度が低く、かつ、せり上がり量が少ないことを特徴の一つとする。そして、実施の形態1にかかる半導体装置は、不純物濃度及びせり上がり量が異なる埋め込み層をレチクル及び工程を追加することなく形成する。そこで、以下において、実施の形態1にかかる半導体装置の製造方法を製造工程順図2~図15に沿って説明する。なお、図2~図15では、図面の右側から左側に向かって、フォトダイオードPD、NPNトランジスタ、DMOSトランジスタ、素子分離領域の順で半導体装置の断面図を並べた。まず、図2に第1の工程における実施の形態1にかかる半導体装置の断面図を示す。第1の工程では、熱酸化処理によりPサブ基板10の表面に酸化膜11を形成する第1の酸化膜形成ステップ。そして、酸化膜11の上層にフォトレジストを形成する。このフォトレジストは、NPNトランジスタとDMOSトランジスタの上層の酸化膜11を除去し、かつ、フォトダイオードPDの上層の酸化膜11にはストライプ形状に開口部を設け、素子分離領域の上層の酸化膜11は残るように形成される。なお、工程における開口部は、第1の間隔例えば、2μmの開口が8μmの間隔で設けられるで設けられる。そして、フォトレジストをマスクとして利用してマスクされていない部分の酸化膜11をエッチングする。エッチングにより酸化膜11が除去された部分は、開口部12となり、Pサブ基板10が露出する第1の開口部形成ステップ。そして、露出したPサブ基板10に対して埋め込み層を構成するための第1の不純物例えば、アンチモンSbをイオン注入により注入し、第1の不純物領域13を形成する第1の不純物注入ステップ。次いで、図3に第2の工程における実施の形態1にかかる半導体装置の断面図を示す。第2の工程では、加熱処理により、第1の不純物領域13に注入した不純物を熱拡散させて第2の不純物領域13aを形成する第1の熱拡散ステップ。この第1の熱拡散ステップにより、第1の工程において分離して設けられていたフォトダイオードの第1の不純物領域13は、連続した領域となる。また、第2の工程では、第1の熱拡散ステップを行うための加熱処理を利用して、半導体基板上に第2の酸化膜11aを形成する第2の酸化膜形成ステップ。なお、フォトダイオードPDと、素子分離領域の上層には、前の工程において形成した第1の酸化膜11が残っているため、この領域に形成される第2の酸化膜11aは、第1の酸化膜11を含む。また、フォトダイオードPDの上層の第2の酸化膜11aは、第1の開口部12に相当する位置に窪み12aを有する。次いで、図4に第3の工程における実施の形態1にかかる半導体装置の断面図を示す。第3の工程では、第2の酸化膜11aの上層にフォトレジストを形成する。そして、当該フォトレジストのうちフォトダイオードの上層及び素子分離領域の上層に形成されるフォトレジストに第2の開口部14aと第3の開口部14bの形状に相当するパターンをパターニングする。その後、フォトレジストをマスクとして第2の酸化膜11aをエッチングする。これにより、第2の酸化膜11aの一部が除去され第2の開口部14a及び第3の開口部14bが形成される第2の開口部形成ステップ。第2の開口部14aは、第1の間隔よりも狭い第2の間隔例えば、2μmの開口部が3μmの間隔で設けられるで形成される。また、第3の開口部14bは、素子分離領域において、不純物の埋め込み層を形成すべき領域に設けられる。そして、第3の工程では、第2の開口部14aと第3の開口部14bに対してボロンがイオン注入される第2の不純物注入ステップ。ボロンが注入された不純物領域を第2の不純物領域15と称す。次いで、図5に第4の工程における実施の形態1にかかる半導体装置の断面図を示す。第4の工程では、加熱処理により、第2の不純物領域15を拡散させる第2の熱拡散ステップ。第2の熱拡散ステップにより、第2の不純物領域15は広がり、第3の工程において分離していたフォトダイオードPDの第2の不純物領域15は互いに連続した領域となる。次いで、図6に第5の工程における実施の形態1にかかる半導体装置の断面図を示す。第5の工程では、まず、エッチングにより半導体基板全面の酸化膜を除去する酸化膜除去ステップ。そして、エッチング後の半導体基板の表面にN型半導体をエピタキシャル成長させる。このエピタキシャル成長は、例えば、ソースとしてSiHCL3を供給し、ドーパントとしてPH3を用いる。エピタキシャル成長工程により、半導体基板の表面にエピタキシャル層16が形成される。また、エピタキシャル成長工程により、第2の不純物領域15はさらに拡散し、第2の不純物領域15aとなる。また、エピタキシャル層16に食い込む形で第1の不純物領域13aが拡散して埋め込み層13bが形成される。ここで、フォトダイオードPDに形成される埋め込み層13bは、NPNトランジスタ及びDMOSトランジスタに形成される埋め込み層13bよりもエピタキシャル層16側へのせり上がり量が少ない。フォトダイオードPDに形成される埋め込み層13bは、NPNトランジスタ及びDMOSトランジスタに形成される埋め込み層13bよりも不純物濃度が低濃度となる。次いで、図7に第6の工程における実施の形態1にかかる半導体装置の断面図を示す。第6の工程では、熱酸化処理により半導体基板の全面に酸化膜17を形成する。続いて、酸化膜17をパターニングして、NPNトランジスタのコレクタウォール部分の開口部18と素子分離領域のカラム領域部分の開口部19を形成する。そして、開口部18に対してはリンをイオン注入し、開口部19に対してはボロンを注入する。リンが注入された部分を不純物領域20と称し、ボロンが注入された部分を不純物領域21と称す。次いで、図8に第7の工程における実施の形態1にかかる半導体装置の断面図を示す。第7の工程では、まず、エッチングにより半導体基板表面の酸化膜17を除去する。ついで、第7の工程では、加熱処理により、不純物領域20に注入されているリンと、不純物領域21に注入されているボロンと、を拡散させる。この加熱拡散処理により不純物領域20はコレクタウォール20aとなり、不純物領域21は絶縁ボロン領域21aとなる。次いで、図9に第8の工程における実施の形態1にかかる半導体装置の断面図を示す。第8の工程では、ロコスLOCOS酸化膜22を形成する。このロコス酸化膜22は、過熱処理により半導体基板表面に酸化膜を形成する。続いて、DMOSトランジスタの表面及びPNPトランジスタの表面のうちベース領域とコレクタ領域とを形成する予定の領域を露出させるように酸化膜を除去する。これにより、ロコス酸化膜22が形成される。次いで、図10に第9の工程における実施の形態1にかかる半導体装置の断面図を示す。第9の工程では、まず、PNPトランジスタのベース領域及びDMOSトランジスタのベース領域に相当する領域に開口部を有するフォトレジストを形成する。その後、当該開口部に対してボロンを注入する。そして、加熱処理により注入したボロンを拡散させる。これにより、NPNトランジスタのベース領域23とDMOSトランジスタのベース領域24が形成される。その後、フォトレジストを除去する。なお。第9の工程では、フォトダイオードPDの基板表面ロコス酸化膜22の下部にリンが注入される。次いで、図11に第10の工程における実施の形態1にかかる半導体装置の断面図を示す。第10の工程では、まず、エッチングにより半導体基板表面の酸化膜を除去する。この除去工程は、半導体基板表面のクリーニングを行うものである。その後、第10の工程では、過熱処理により、ゲート酸化膜25を形成する。このゲート酸化膜は、ロコス酸化膜22が形成されていない半導体基板の表面に形成される。次いで、図12に第11の工程における実施の形態1にかかる半導体装置の断面図を示す。第11の工程では、まず、NPNトランジスタのエミッタ領域に相当する部分のゲート酸化膜を除去して開口部を形成する。続いて、CVDChemicalVaporDeposition法により半導体基板表面にポリシリコン27を堆積する。そして、当該開口部に対してヒ素を注入し、その後過熱拡散処理を行うことでエミッタ領域26を形成する。次いで、図13に第12の工程における実施の形態1にかかる半導体装置の断面図を示す。第12の工程では、NPNトランジスタのエミッタ領域とDMOSトランジスタのゲート電極とに堆積されたポリシリコン27をパターニングする。つまり、第12の工程では、これら2つの領域以外の領域に堆積されたポリシリコン27を除去する。次いで、図14に第13の工程における実施の形態1にかかる半導体装置の断面図を示す。第13の工程では、イオン注入を行う前にイオン注入を行うべき領域に開口部を有するフォトレジストを形成する。例えば、NPNトランジスタのコレクタ領域の開口部とDMOSトランジスタのベース領域のうちゲート電極の近傍には、高濃度N型半導体領域Nコンタクト領域を形成するためにヒ素イオンを注入する。そのため、ヒ素イオンの注入工程を行う前には、これらの領域に開口部を有するフォトレジストを形成する。また、NPNトランジスタのベース領域の開口部及びDMOSトランジスタの高濃度N型半導体領域の外側の領域には、高濃度P型半導体領域Pコンタクト領域を形成するためにフッ化ボロンイオンを注入する。そのため、フッ化ボロンイオンの注入工程を行う前には、これらの領域に開口部を有するフォトレジストを形成する。図14では、NPNトランジスタには、ベース領域23にPコンタクト領域28が形成され、コレクタウォール20aにNコンタクト領域29が形成される。また、DMOSトランジスタのベース領域24には、ゲート電極側にNコンタクト領域30が形成され、Nコンタクト領域30の外側にPコンタクト領域31が形成される。次いで、図15に第14の工程における実施の形態1にかかる半導体装置の断面図を示す。第14の工程では、まず、CVD法により層間酸化膜32を体積させる。そして、Nコンタクト領域29、30及びPコンタクト領域28、31が露出ように当該層間酸化膜32に開口部を設ける。続いて、当該開口部に金属配線を堆積させる。さらに、堆積させた金属配線をパターニングして回路を構成する配線を形成する。図14に示す例では、配線33がNPNトランジスタのベース領域23に設けられたPコンタクト領域28に接続され、配線34がNPNトランジスタのエミッタ領域26と接続されるポリシリコン27に接続され、配線35がNPNトランジスタのコレクタウォール20aに設けられたNコンタクト領域29に接続される。また、配線36がDMOSトランジスタのNコンタクト領域30と及びPコンタクト領域31に接続される。なお、上記半導体装置の製造方法の工程の説明では説明を省略したが、DMOSトランジスタには図示しない領域においてドレインの引き出し領域を有する。また、フォトダイオードPDにおいても、埋め込み層と表面の配線とを接続する引き出し領域を有する。上記説明のような工程を経て実施の形態1にかかる半導体装置が形成される。ここで、実施の形態1にかかる半導体装置の埋め込み層の不純物濃度の分布についてより詳細に説明する。まず、実施の形態1にかかる半導体装置におけるスリット状のマスクパターンを利用しない場合ベタのマスクパターンを利用した場合の従来の半導体装置を比較例として説明する。従来の半導体装置のフォトダイオードPDの断面図を図16に示す。図16に示すように、ベタのマスクパターンを利用した場合、埋め込み層は、半導体基板の表面からの深さが同一の面の不純物濃度が均一になる。続いて、図16に示すX1-X2に沿った断面の不純物の濃度分布を図17に示す。図17に示すように、従来の半導体装置では、深さD1から深さD2の領域のアンチモンの濃度が高くなる。そして、アンチモンの濃度の最高値はC2となる。また、ボロンの濃度の最高値はC2よりも低いC1となる。続いて、実施の形態1にかかる半導体装置のフォトダイオードPDの断面図を図18に示す。図18に示すように、実施の形態1にかかる半導体装置では、埋め込み部の上面及び仮面が波形になっている。このような形状であることから、実施の形態1にかかる半導体装置の埋め込み層は、半導体基板の表面から深さが同一の面の不純物濃度が不均一になる。フォトダイオードでは、不純物濃度が不均一であっても、特性に影響を与えない。続いて、図18に示すY1-Y2に沿った断面埋め込み層の厚さが最も厚くなる部分の不純物の濃度分布を図19に示し、Z1-Z2に沿った断面埋め込み層の厚さが最も薄くなるなる部分の不純物の濃度分布を図20に示す。図19、20を比べると、アンチモン濃度がボロン濃度よりも高くなる領域の厚さは、Z1-Z2に沿った断面の方が薄くなる。また、図19、20では、比較対象として従来の半導体装置におけるアンチモン濃度の最高値C2とボロン濃度の最高値C1とを示した。図19、20を参照すると、いずれの領域においてもアンチモン濃度とボロン濃度は、従来の半導体装置よりも低くなっていることがわかる。上記説明より、実施の形態1にかかる半導体装置では、スリット状のマスクパターンを酸化膜と、ベタのマスクパターン領域図2のNPNトランジスタ及びDMOSトランジスタが形成される領域とを形成することで、イオン注入を一工程で行っても異なる不純物濃度の埋め込み層を形成することができる。つまり、異なる不純物濃度の埋め込み領域を形成するために工程を追加する必要がなくなる。またスリット状のマスクパターンを利用して形成された埋め込み層は、不純物のピーク濃度が低く、せり上がり量が小さくなる。このような埋め込み層をフォトダイオードPDの受光部として形成した場合、フォトダイオードPDの受光可能な深さエピタキシャル層16及び第2の不純物領域15aを広げ、受光感度を向上させることができる。つまり、実施の形態1にかかる半導体装置は、他の素子の特性劣化を防止しながらフォトダイオードPDの特性を向上さ、かつ、工程数の増加を防止することができる。なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。