基板と、前記基板上方に形成された電子走行層及び電子供給層と、前記電子供給層上方に形成されたゲート電極、ソース電極及びドレイン電極と、前記電子供給層と前記ゲート電極との間に形成されたp型半導体層と、前記電子供給層と前記p型半導体層との間に形成され、前記電子供給層よりもバンドギャップが大きい正孔障壁層と、を有することを特徴とする化合物半導体装置。前記電子供給層の組成がAlxGa1xN0<x<1で表わされ、前記正孔障壁層の組成がAlyGa1yNx<y≦1で表わされることを特徴とする請求項1に記載の化合物半導体装置。前記電子供給層の組成がAlxGa1xN0<x<1で表わされ、前記正孔障壁層の組成がInzAl1zN0≦z≦1で表わされることを特徴とする請求項1に記載の化合物半導体装置。前記電子走行層がGaN層であることを特徴とする請求項1乃至3のいずれか1項に記載の化合物半導体装置。前記p型半導体層がMgを含有するGaN層であることを特徴とする請求項1乃至4のいずれか1項に記載の化合物半導体装置。請求項1乃至5のいずれか1項に記載の化合物半導体装置を有することを特徴とする電源装置。請求項1乃至5のいずれか1項に記載の化合物半導体装置を有することを特徴とする高出力増幅器。基板上方に電子走行層及び電子供給層を形成する工程と、前記電子供給層上方にゲート電極、ソース電極及びドレイン電極を形成する工程と、を有し、前記ゲート電極を形成する工程の前に、前記電子供給層と前記ゲート電極との間に位置するp型半導体層を形成する工程を有し、前記p型半導体層を形成する工程の前に、前記電子供給層と前記p型半導体層との間に位置し、前記電子供給層よりもバンドギャップが大きい正孔障壁層を形成する工程を有することを特徴とする化合物半導体装置の製造方法。前記電子供給層の組成がAlxGa1xN0<x<1で表わされ、前記正孔障壁層の組成がAlyGa1yNx<y≦1で表わされることを特徴とする請求項8に記載の化合物半導体装置の製造方法。前記電子供給層の組成がAlxGa1xN0<x<1で表わされ、前記正孔障壁層の組成がInzAl1zN0≦z≦1で表わされることを特徴とする請求項8に記載の化合物半導体装置の製造方法。本発明の目的は、ノーマリオフ動作を実現しながら良好な伝導性能を得ることができる化合物半導体装置及びその製造方法を提供することにある。化合物半導体装置の一態様には、基板と、前記基板上方に形成された電子走行層及び電子供給層と、前記電子供給層上方に形成されたゲート電極、ソース電極及びドレイン電極と、前記電子供給層と前記ゲート電極との間に形成されたp型半導体層と、前記電子供給層と前記p型半導体層との間に形成され、前記電子供給層よりもバンドギャップが大きい正孔障壁層と、が設けられている。化合物半導体装置の製造方法の一態様では、基板上方に電子走行層及び電子供給層を形成し、前記電子供給層上方にゲート電極、ソース電極及びドレイン電極を形成する。前記ゲート電極を形成する前に、前記電子供給層と前記ゲート電極との間に位置するp型半導体層を形成する。前記p型半導体層を形成する前に、前記電子供給層と前記p型半導体層との間に位置し、前記電子供給層よりもバンドギャップが大きい正孔障壁層を形成する。上記の化合物半導体装置等によれば、適切な正孔障壁層が形成されているため、ノーマリオフ動作を実現しながら良好な伝導性能を得ることができる。本願発明者は、従来の技術においてp型半導体層を設けた従来のGaN系HEMTでは、良好なオン抵抗及び動作速度等の伝導性能を得ることが困難となっている原因を究明すべく鋭意検討を行った。この結果、動作時にp型半導体層中の正孔が2DEGのチャネル側に拡散し、電子の流れとは逆方向に伝導し、ソース電極直下のチャネル層電子走行層の奥部底部に蓄積することが明らかになった。そして、このように蓄積した正孔がチャネルの電位を持ち上げ、チャネルの電子の伝導に対してオン抵抗を上昇させているのである。また、正孔の蓄積に伴って電流経路が変化するため、動作速度にも影響が及んでいるのである。本願発明者は、これらの知見に基づいて正孔の拡散を抑制する障壁層を用いることに想到した。以下、実施形態について添付の図面を参照しながら具体的に説明する。第1の実施形態先ず、第1の実施形態について説明する。図1は、第1の実施形態に係るGaN系HEMT化合物半導体装置の構造を示す断面図である。第1の実施形態では、図1に示すように、Si基板等の基板1上に化合物半導体積層構造7が形成されている。化合物半導体積層構造7には、バッファ層2、電子走行層3、スペーサ層4、電子供給層5及び正孔障壁層6が含まれている。バッファ層2としては、例えば厚さが10nm~2000nm程度のAlN層及び/又はAlGaN層が用いられる。電子走行層3としては、例えば厚さが1000nm~3000nm程度の、不純物の意図的なドーピングが行われていないi-GaN層が用いられる。スペーサ層4としては、例えば厚さが5nm程度の、不純物の意図的なドーピングが行われていないi-Al02Ga08N層が用いられる。電子供給層5としては、例えば厚さが30nm程度のn型のn-Al02Ga08N層が用いられる。電子供給層5には、n型の不純物として、例えばSiが5×1018cm3程度の濃度でドーピングされている。正孔障壁層6としては、例えば厚さが2nm程度のAlN層が用いられる。化合物半導体積層構造7に、素子領域を画定する素子分離領域20が形成されており、素子領域内において、正孔障壁層6にリセス10s及び10dが形成されている。そして、リセス10s内にソース電極11sが形成され、リセス10d内にドレイン電極11dが形成されている。リセス10s及び10dが必ずしも形成されている必要はなく、電子供給層5とソース電極11s及びドレイン電極11dとの間に正孔障壁層6が介在していてもよいが、ソース電極11s及びドレイン電極11dが電子供給層5と直接接している場合の方が、コンタクト抵抗が低く、高い性能を得ることができる。正孔障壁層6の平面視でソース電極11s及びドレイン電極11dの間に位置する部分上にキャップ層8が形成されている。キャップ層8としては、例えば厚さが50nm程度のp型のp-GaN層が用いられる。キャップ層8には、p型の不純物として、例えばMgが5×1019cm3程度の濃度でドーピングされている。キャップ層8はp型半導体層の一例である。正孔障壁層6上に、ソース電極11s及びドレイン電極11dを覆う絶縁膜12が形成されている。絶縁膜12には、キャップ層8を露出する開口部13gが形成されており、開口部13g内にゲート電極11gが形成されている。そして、絶縁膜12上に、ゲート電極11gを覆う絶縁膜14が形成されている。絶縁膜12及び14の材料は特に限定されないが、例えばSi窒化膜が用いられる。絶縁膜12及び14は終端化膜の一例である。このように構成されたGaN系HEMTにおけるゲート電極11gの下方のバンド図を図2に示す。また、図3aに示す正孔障壁層6が存在しない参考例のバンド図を図3bに示す。図2と図3bとを比較するとわかるように、正孔障壁層6が存在しない参考例では、ゲート電極11gにオン電圧が印加されると正孔が容易にチャネルまで拡散してしまう。これに対し、本実施形態では、正孔障壁層6が設けられているため、ゲート電極11gにオン電圧が印加されてもp型のキャップ層8から正孔が2DEGのチャネルまで拡散しにくい。従って、正孔の拡散に伴うオン抵抗の上昇及び電流経路の変化を抑制して良好な伝導性能を得ることができる。例えば、図4に示すように、参考例では、時間の経過と共にドレイン電流Idsが低下するのに対し、本実施形態によれば、安定したドレイン電流Idsを得ることができる。また、正孔障壁層6を構成する窒化物半導体の格子定数が、電子供給層5を構成する窒化物半導体の格子定数よりも小さい場合には、電子走行層3の表面近傍の2DEGをより高濃度にして抵抗を低減することができる。次に、第1の実施形態に係るGaN系HEMT化合物半導体装置の製造方法について説明する。図5A~図5Cは、第1の実施形態に係るGaN系HEMT化合物半導体装置の製造方法を工程順に示す断面図である。先ず、図5Aaに示すように、基板1上に、バッファ層2、電子走行層3、スペーサ層4及び電子供給層5を、例えば有機金属気相成長MOVPE:metalorganicvaporphaseepitaxy法又は分子線エピタキシーMBE:MolecularBeamEpitaxy法等の結晶成長法により形成する。MOVPE法によりAlN層、AlGaN層、GaN層を形成する場合、例えば、Al源であるトリメチルアルミニウムTMAガス、Ga源であるトリメチルガリウムTMGガス、及びN源であるアンモニアNH3ガスの混合ガスを用いる。このとき、成長させる化合物半導体層の組成に応じて、トリメチルアルミニウムガス及びトリメチルガリウムガスの供給の有無及び流量を適宜設定する。各化合物半導体層に共通の原料であるアンモニアガスの流量は、100ccm~10LM程度とする。また、例えば、成長圧力は50Torr~300Torr程度、成長温度は1000°C~1200°C程度とする。また、n型の化合物半導体層を成長させる際には、例えば、Siを含むSiH4ガスを所定の流量で混合ガスに添加し、化合物半導体層にSiをドーピングする。Siのドーピング濃度は、1×1018/cm3程度~1×1020/cm3程度、例えば5×1018/cm3程度とする。次いで、図5Abに示すように、電子供給層5上に正孔障壁層6を、例えばMOVPE法又はMBE法等の結晶成長法により形成する。正孔障壁層6は、バッファ層2、電子走行層3、スペーサ層4及び電子供給層5と連続して形成することができる。この場合、正孔障壁層6に当たっては、電子供給層5の形成の際に行っていたTMGガス及びSiH4ガスの供給を停止して、TMAガス及びNH3ガスの供給を継続すればよい。このようにして、化合物半導体積層構造7が形成される。その後、図5Acに示すように、正孔障壁層6上にキャップ層8を、例えばMOVPE法又はMBE法等の結晶成長法により形成する。バッファ層2、電子走行層3、スペーサ層4、電子供給層5及び正孔障壁層6と連続して形成することができる。キャップ層8へのMgのドーピング濃度は、5×1019/cm3程度~1×1020/cm3程度、例えば5×1019/cm3程度とする。そして、熱処理を行ってp型不純物であるMgを活性化させる。続いて、図5Bdに示すように、化合物半導体積層構造7及びキャップ層8に、素子領域を画定する素子分離領域20を形成する。素子分離領域20の形成では、例えば、素子分離領域20を形成する予定の領域を露出するフォトレジストのパターンをキャップ層8上に形成し、このパターンをマスクとしてAr等のイオン注入を行う。このパターンをエッチングマスクとして塩素系ガスを用いたドライエッチングを行ってもよい。次いで、図5Beに示すように、キャップ層8のパターニングを行い、ゲート電極を形成する予定の領域にキャップ層8を残存させる。キャップ層8のパターニングでは、例えば、キャップ層8を残存させる予定の領域を覆うフォトレジストのパターンをキャップ層8上に形成し、このパターンをエッチングマスクとして塩素系ガスを用いたドライエッチングを行う。その後、図5Bfに示すように、素子領域内において、正孔障壁層6にリセス10s及び10dを形成する。リセス10s及び10dの形成では、例えば、リセス10s及び10dを形成する予定の領域を露出するフォトレジストのパターンを化合物半導体積層構造7及びキャップ層8上に形成し、このパターンをエッチングマスクとして塩素系ガスを用いたドライエッチングを行う。続いて、リセス10s内にソース電極11sを形成し、リセス10d内にドレイン電極11dを形成する。ソース電極11s及びドレイン電極11dは、例えばリフトオフ法により形成することができる。すなわち、ソース電極11s及びドレイン電極11dを形成する予定の領域を露出するフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、厚さが20nm程度のTa膜を形成した後に、厚さが200nm程度のAl膜を形成する。次いで、例えば、窒素雰囲気中にて400°C~1000°C例えば550°Cで熱処理を行い、オーミック特性を確立する。その後、図5Cgに示すように、全面に絶縁膜12を形成する。絶縁膜12は、例えば原子層堆積ALD:atomiclayerdeposition法、プラズマ化学気相成長CVD:chemicalvapordeposition法又はスパッタ法により形成することが好ましい。続いて、図5Chに示すように、絶縁膜12の平面視でソース電極11s及びドレイン電極11dの間に位置する部分に、キャップ層8を露出する開口部13gを形成する。次いで、図5Ciに示すように、開口部13g内にゲート電極11gを形成する。ゲート電極11gは、例えばリフトオフ法により形成することができる。すなわち、ゲート電極11gを形成する予定の領域を露出するフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、厚さが30nm程度のNi膜を形成した後に、厚さが400nm程度のAu膜を形成する。そして、絶縁膜12上に、ゲート電極11gを覆う絶縁膜14を形成する。このようにして、第1の実施形態に係るGaN系HEMTを製造することができる。なお、ドライエッチングに対するキャップ層8を構成するGaNと正孔障壁層6を構成するAlNとの間のエッチング選択比が大きい。このため、キャップ層8のパターニングの際には、図6に示すように、正孔障壁層6の表面が露出すると、急激にエッチングが進行しにくくなる。つまり、正孔障壁層6をエッチングストッパとして用いたドライエッチングが可能である。従って、エッチングの制御が容易である。一方、ドライエッチングに対するキャップ層8を構成するGaNと電子供給層5を構成するAlGaNとの間のエッチング選択比は小さい。このため、図3に示す参考例のGaN系HEMTを製造する場合には、図6に示すように、正孔障壁層6の表面が露出しても、そのままエッチングが進行しやすい。従って、時間制御等の比較的煩雑な制御を行うこととなる。更に、正孔障壁層6が形成されていない場合、p型不純物であるMgを活性化させる熱処理の際に、Mgがチャネルまで拡散する可能性があるが、本実施形態によれば、このような拡散を抑制することもできる。なお、正孔障壁層6は、AlN層である必要はなく、例えば、電子供給層5よりもAl組成が高いAlGaN層を用いてもよく、InAlN層を用いてもよい。正孔障壁層6にAlGaN層が用いられる場合、電子供給層5の組成をAlxGa1xN0<x<1と表わすと、正孔障壁層6の組成はAlyGa1yNx<y≦1と表わすことができる。正孔障壁層6にInAlN層が用いられる場合、電子供給層5の組成をAlxGa1xN0<x<1と表わすと、正孔障壁層6の組成はInzAl1zN0≦z≦1と表わすことができる。正孔障壁層6の厚さは、AlN層である場合、1nm~3nm例えば2nmであることが好ましく、AlGaN層又はInAlN層である場合、3nm~8nm例えば5nmであることが好ましい。正孔障壁層6が、これら好適な範囲の下限より薄い場合は、正孔を阻止する能力が低くなることがあり、上限より厚い場合はデバイスのノーマリオフ性能を実現するのが比較的困難になることがある。そして、上記のように、正孔障壁層6を構成する窒化物半導体の格子定数が、電子供給層5を構成する窒化物半導体の格子定数よりも小さい場合には、電子走行層3の表面近傍の2DEGをより高濃度にして抵抗を低減することができる。第2の実施形態次に、第2の実施形態について説明する。図7は、第2の実施形態に係るGaN系HEMT化合物半導体装置の構造を示す断面図である。第1の実施形態では、正孔障壁層6が平面視でソース電極11sとドレイン電極11dとの間に形成されているのに対し、第2の実施形態では、正孔障壁層6が平面視でゲート電極11gの下方のみに形成されている。他の構成は第1の実施形態と同様である。このような第2の実施形態によっても、第1の実施形態と同様に、正孔障壁層6の存在に伴う、オン抵抗の上昇及び電流経路の変化の抑制という効果を得ることができる。第3の実施形態次に、第3の実施形態について説明する。図8は、第3の実施形態に係るGaN系HEMT化合物半導体装置の構造を示す断面図である。第1の実施形態では、ゲート電極11gが化合物半導体積層構造7にショットキー接合しているのに対し、第3の実施形態では、ゲート電極11gとキャップ層8との間に絶縁膜12が介在しており、絶縁膜12がゲート絶縁膜として機能する。つまり、絶縁膜12に開口部13gが形成されておらず、MIS型構造が採用されている。このような第3の実施形態によっても、第1の実施形態と同様に、正孔障壁層6の存在に伴う、オン抵抗の上昇及び電流経路の変化の抑制という効果を得ることができる。なお、絶縁膜12の材料は特に限定されないが、例えばSi、Al、Hf、Zr、Ti、Ta又はWの酸化物、窒化物又は酸窒化物が好ましく、特にAl酸化物が好ましい。また、絶縁膜12の厚さは、2nm~200nm、例えば10nm程度である。第4の実施形態次に、第4の実施形態について説明する。図9は、第4の実施形態に係るGaN系HEMT化合物半導体装置の製造方法を工程順に示す断面図である。本実施形態では、先ず、第1の実施形態と同様にして、図9aに示すように、電子供給層5の形成までの処理を行う。但し、電子供給層5は、若干、例えば2nm程度、第1の実施形態よりも厚くする。次いで、NH3ガスの供給を継続しながら、TMAガス及びTMGガスの供給を停止し、そのままの温度又はそれ以上の温度で保持する。この保持する温度は、電子供給層5の形成時の温度より50°C程度高い温度までの範囲とすることが好ましい。また、保持する時間は温度によって異なるが、電子供給層5の形成時の温度に保持する場合は、5分間程度とすることが好ましい。このような所定温度での保持の結果、電子供給層5を構成するAlGaNからGaがその表面から優先的に脱離し、電子供給層5の表面のGa組成が低下し、Al組成が上昇する。つまり、図9bに示すように、電子供給層5の表面に正孔障壁層6が形成される。なお、保持温度が高いほど、Gaが脱離する速度が大きくなるが、その一方で、時間制御が困難になりやすくなる。その後、第1の実施形態と同様に、キャップ層8の形成以降の処理を行う図5Ac~図5Ci。第4の実施形態によれば、第1の実施形態と比較して成長させる化合物半導体層の種類を少なくすることが可能となるため、制御が容易になる。なお、上記の熱処理によって正孔障壁層6を形成した後に、その上にAlN層等を更に形成してもよい。第5の実施形態第5の実施形態は、GaN系HEMTのディスクリートパッケージに関する。図10は、第5の実施形態に係るディスクリートパッケージを示す図である。第5の実施形態では、図10に示すように、第1~第4の実施形態のいずれかのGaN系HEMTのHEMTチップ210の裏面がはんだ等のダイアタッチ剤234を用いてランドダイパッド233に固定されている。また、ドレイン電極11dが接続されたドレインパッド226dに、Alワイヤ等のワイヤ235dが接続され、ワイヤ235dの他端が、ランド233と一体化しているドレインリード232dに接続されている。ソース電極11sに接続されたソースパッド226sにAlワイヤ等のワイヤ235sが接続され、ワイヤ235sの他端がランド233から独立したソースリード232sに接続されている。ゲート電極11gに接続されたゲートパッド226gにAlワイヤ等のワイヤ235gが接続され、ワイヤ235gの他端がランド233から独立したゲートリード232gに接続されている。そして、ゲートリード232gの一部、ドレインリード232dの一部及びソースリード232sの一部が突出するようにして、ランド233及びHEMTチップ210等がモールド樹脂231によりパッケージングされている。このようなディスクリートパッケージは、例えば、次のようにして製造することができる。先ず、HEMTチップ210をはんだ等のダイアタッチ剤234を用いてリードフレームのランド233に固定する。次いで、ワイヤ235g、235d及び235sを用いたボンディングにより、ゲートパッド226gをリードフレームのゲートリード232gに接続し、ドレインパッド226dをリードフレームのドレインリード232dに接続し、ソースパッド226sをリードフレームのソースリード232sに接続する。その後、トランスファーモールド法にてモールド樹脂231を用いた封止を行う。続いて、リードフレームを切り離す。第6の実施形態次に、第6の実施形態について説明する。第6の実施形態は、GaN系HEMTを備えたPFCPowerFactorCorrection回路に関する。図11は、第6の実施形態に係るPFC回路を示す結線図である。PFC回路250には、スイッチ素子トランジスタ251、ダイオード252、チョークコイル253、コンデンサ254及び255、ダイオードブリッジ256、並びに交流電源AC257が設けられている。そして、スイッチ素子251のドレイン電極と、ダイオード252のアノード端子及びチョークコイル253の一端子とが接続されている。スイッチ素子251のソース電極と、コンデンサ254の一端子及びコンデンサ255の一端子とが接続されている。コンデンサ254の他端子とチョークコイル253の他端子とが接続されている。コンデンサ255の他端子とダイオード252のカソード端子とが接続されている。また、スイッチ素子251のゲート電極にはゲートドライバが接続されている。コンデンサ254の両端子間には、ダイオードブリッジ256を介してAC257が接続される。コンデンサ255の両端子間には、直流電源DCが接続される。そして、本実施形態では、スイッチ素子251に、第1~第4の実施形態のいずれかのGaN系HEMTが用いられている。PFC回路250の製造に際しては、例えば、はんだ等を用いて、スイッチ素子251をダイオード252及びチョークコイル253等に接続する。第7の実施形態次に、第7の実施形態について説明する。第7の実施形態は、GaN系HEMTを備えた電源装置に関する。図12は、第7の実施形態に係る電源装置を示す結線図である。電源装置には、高圧の一次側回路261及び低圧の二次側回路262、並びに一次側回路261と二次側回路262との間に配設されるトランス263が設けられている。一次側回路261には、第6の実施形態に係るPFC回路250、及びPFC回路250のコンデンサ255の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路260が設けられている。フルブリッジインバータ回路260には、複数ここでは4つのスイッチ素子264a、264b、264c及び264dが設けられている。二次側回路262には、複数ここでは3つのスイッチ素子265a、265b及び265cが設けられている。本実施形態では、一次側回路261を構成するPFC回路250のスイッチ素子251、並びにフルブリッジインバータ回路260のスイッチ素子264a、264b、264c及び264dに、第1~第4の実施形態のいずれかのGaN系HEMTが用いられている。一方、二次側回路262のスイッチ素子265a、265b及び265cには、シリコンを用いた通常のMIS型FET電界効果トランジスタが用いられている。第8の実施形態次に、第8の実施形態について説明する。第8の実施形態は、GaN系HEMTを備えた高周波増幅器に関する。図13は、第8の実施形態に係る高周波増幅器を示す結線図である。高周波増幅器には、ディジタルプレディストーション回路271、ミキサー272a及び272b、並びにパワーアンプ273が設けられている。ディジタルプレディストーション回路271は、入力信号の非線形歪みを補償する。ミキサー272aは、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ273は、第1~第4の実施形態のいずれかのGaN系HEMTを備えており、交流信号とミキシングされた入力信号を増幅する。なお、本実施形態では、例えば、スイッチの切り替えにより、出力側の信号をミキサー272bで交流信号とミキシングしてディジタルプレディストーション回路271に送出できる。なお、化合物半導体積層構造に用いられる化合物半導体層の組成は特に限定されず、例えば、GaN、AlN及びInN等を用いることができる。また、これらの混晶を用いることもできる。また、ゲート電極、ソース電極及びドレイン電極の構造は上述の実施形態のものに限定されない。例えば、これらが単層から構成されていてもよい。また、これらの形成方法はリフトオフ法に限定されない。更に、オーミック特性が得られるのであれば、ソース電極及びドレイン電極の形成後の熱処理を省略してもよい。また、ゲート電極に対して熱処理を行ってもよい。また、基板として、炭化シリコンSiC基板、サファイア基板、シリコン基板、GaN基板又はGaAs基板等を用いてもよい。基板が、導電性、半絶縁性又は絶縁性のいずれであってもよい。各層の厚さ及び材料等も上述の実施形態のものに限定されない。以下、本発明の諸態様を付記としてまとめて記載する。付記1基板と、前記基板上方に形成された電子走行層及び電子供給層と、前記電子供給層上方に形成されたゲート電極、ソース電極及びドレイン電極と、前記電子供給層と前記ゲート電極との間に形成されたp型半導体層と、前記電子供給層と前記p型半導体層との間に形成され、前記電子供給層よりもバンドギャップが大きい正孔障壁層と、を有することを特徴とする化合物半導体装置。付記2前記電子供給層の組成がAlxGa1xN0<x<1で表わされ、前記正孔障壁層の組成がAlyGa1yNx<y≦1で表わされることを特徴とする付記1に記載の化合物半導体装置。付記3前記電子供給層の組成がAlxGa1xN0<x<1で表わされ、前記正孔障壁層の組成がInzAl1zN0≦z≦1で表わされることを特徴とする付記1に記載の化合物半導体装置。付記4前記電子走行層がGaN層であることを特徴とする付記1乃至3のいずれか1項に記載の化合物半導体装置。付記5前記p型半導体層がMgを含有するGaN層であることを特徴とする付記1乃至4のいずれか1項に記載の化合物半導体装置。付記6前記ゲート電極と前記p型半導体層との間に形成されたゲート絶縁膜を有することを特徴とする付記1乃至5のいずれか1項に記載の化合物半導体装置。付記7平面視で前記ゲート電極と前記ソース電極との間に位置する領域及び前記ゲート電極と前記ドレイン電極との間に位置する領域において、前記電子供給層を覆う終端化膜を有することを特徴とする付記1乃至6のいずれか1項に記載の化合物半導体装置。付記8付記1乃至7のいずれか1項に記載の化合物半導体装置を有することを特徴とする電源装置。付記9付記1乃至7のいずれか1項に記載の化合物半導体装置を有することを特徴とする高出力増幅器。付記10基板上方に電子走行層及び電子供給層を形成する工程と、前記電子供給層上方にゲート電極、ソース電極及びドレイン電極を形成する工程と、を有し、前記ゲート電極を形成する工程の前に、前記電子供給層と前記ゲート電極との間に位置するp型半導体層を形成する工程を有し、前記p型半導体層を形成する工程の前に、前記電子供給層と前記p型半導体層との間に位置し、前記電子供給層よりもバンドギャップが大きい正孔障壁層を形成する工程を有することを特徴とする化合物半導体装置の製造方法。付記11前記電子供給層の組成がAlxGa1xN0<x<1で表わされ、前記正孔障壁層の組成がAlyGa1yNx<y≦1で表わされることを特徴とする付記10に記載の化合物半導体装置の製造方法。付記12前記電子供給層の組成がAlxGa1xN0<x<1で表わされ、前記正孔障壁層の組成がInzAl1zN0≦z≦1で表わされることを特徴とする付記10に記載の化合物半導体装置の製造方法。付記13前記正孔障壁層を形成する工程は、前記電子供給層の表面からGaを脱離させる工程を有することを特徴とする付記10乃至12のいずれか1項に記載の化合物半導体装置の製造方法。付記14前記p型半導体層を形成する工程は、前記正孔障壁層をエッチングストッパとして用いたドライエッチングによるパターニングを行う工程を有することを特徴とする付記10乃至13のいずれか1項に記載の化合物半導体装置の製造方法。付記15前記電子走行層がGaN層であることを特徴とする付記10乃至14のいずれか1項に記載の化合物半導体装置の製造方法。付記16前記p型半導体層がMgを含有するGaN層であることを特徴とする付記10乃至15のいずれか1項に記載の化合物半導体装置の製造方法。付記17前記ゲート電極と前記p型半導体層との間に位置するゲート絶縁膜を形成する工程を有することを特徴とする付記10乃至16のいずれか1項に記載の化合物半導体装置の製造方法。付記18平面視で前記ゲート電極と前記ソース電極との間に位置する領域及び前記ゲート電極と前記ドレイン電極との間に位置する領域において、前記電子供給層を覆う終端化膜を形成する工程を有することを特徴とする付記10乃至17のいずれか1項に記載の化合物半導体装置の製造方法。