シリコン基板上に、開口部が形成された第1のシリコン窒化膜を形成する工程と、ラジカル酸化処理を施すことにより、前記シリコン基板及び前記第1のシリコン窒化膜の表面上に、第1のシリコン酸化膜を形成する工程と、前記第1のシリコン酸化膜上に、その膜厚が前記開口部における最も短い径の半分以上である第2のシリコン窒化膜を形成する工程と、一方向に延び、周期的に配列され、その一部が前記開口部の直上域を通過する複数本のライン状部材からなるマスク部材を形成する工程と、前記マスク部材をマスクとしてエッチングを施すことにより、前記マスク部材、前記第2のシリコン窒化膜、前記第1のシリコン酸化膜、前記第1のシリコン窒化膜及び前記シリコン基板の上層部分をパターニングして、前記シリコン基板の上層部分を、前記一方向に延び、周期的に配列された複数本のフィンに加工する工程と、絶縁材料を堆積させる工程と、前記絶縁材料を加熱する工程と、エッチングを施すことにより、前記絶縁材料からなる膜の上面を後退させることにより、前記フィン間の空間の下部に素子分離絶縁膜を形成する工程と、前記第2のシリコン窒化膜をマスクとして、前記シリコン基板に対して選択的に不純物を注入する工程と、前記フィンにおける前記素子分離絶縁膜から突出した部分の側面上に第2のシリコン酸化膜を形成する工程と、前記フィン、パターニングされた前記第1のシリコン窒化膜、パターニングされた前記第1のシリコン酸化膜及びパターニングされた前記第2のシリコン窒化膜が積層され、前記フィンの側面上に前記第2のシリコン酸化膜が形成された積層体の側面上に、ノンドープのシリコンからなる側壁を形成する工程と、前記第1シリコン酸化膜をストッパとして、前記第2のシリコン窒化膜を除去する工程と、前記第2のシリコン酸化膜をストッパとしてアルカリ溶液を用いたウェットエッチングを施すことにより、前記側壁を除去する工程と、前記パターニングされた第1のシリコン窒化膜をマスクとしてエッチングを施すことにより、前記フィンの一部分を除去する工程と、前記フィンの一部分を除去することによって前記素子分離絶縁膜の上面に形成された凹部内に、絶縁部材を埋め込む工程と、前記フィンにおける前記素子分離絶縁膜から突出した部分の側面上にゲート絶縁膜を形成する工程と、前記素子分離絶縁膜上に、前記フィンを跨ぐように、前記一方向に対して交差した方向に延びるゲート電極を形成する工程と、磁気抵抗効果素子を形成する工程と、を備えたことを特徴とする半導体装置の製造方法。半導体基板上の一部の領域にマスク膜を形成する工程と、前記マスク膜を形成した領域及び前記マスク膜を形成していない領域の双方において、前記半導体基板の上方に、マスク部材を形成する工程と、前記マスク部材をマスクとしてエッチングを施すことにより、前記マスク膜及び前記半導体基板の上層部分をパターニングする工程と、前記パターニングされたマスク膜をマスクとしてエッチングを施すことにより、前記パターニングされた半導体基板の上層部分の一部を除去する工程と、を備えたことを特徴とする半導体装置の製造方法。前記マスク膜には開口部を形成し、前記マスク部材を、一方向に延び、周期的に配列され、その一部が前記開口部の直上域を通過する複数本のライン状の部材とし、前記パターニングする工程において、前記半導体基板の上層部分を、前記一方向に延び、周期的に配列された複数本のフィンに加工し、前記除去する工程において、前記フィンの一部分を除去することを特徴とする請求項2記載の半導体装置の製造方法。前記パターニングする工程の後、前記除去する工程の前に、前記フィン間の空間の下部に素子分離絶縁膜を形成する工程と、前記フィンにおける前記素子分離絶縁膜から突出した部分の側面上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を形成する工程の後、前記素子分離絶縁膜上に、前記フィンを跨ぐように、前記一方向に対して交差した方向に延びるゲート電極を形成する工程と、をさらに備えたことを特徴とする請求項3記載の半導体装置の製造方法。前記除去する工程の後、前記ゲート絶縁膜を形成する工程の前に、前記フィンの一部分を除去することによって前記素子分離絶縁膜の上面に形成された凹部内に、絶縁部材を埋め込む工程をさらに備えたことを特徴とする請求項4記載の半導体装置の製造方法。前記素子分離絶縁膜を形成する工程は、絶縁材料を堆積させる工程と、前記絶縁材料を加熱する工程と、エッチングを施すことにより、前記絶縁材料からなる膜の上面を後退させる工程と、を有したことを特徴とする請求項4または5に記載の半導体装置の製造方法。前記マスク膜を形成する工程の後、前記マスク部材を形成する工程の前に、前記マスク膜を形成した領域及び前記マスク膜を形成していない領域の双方に、ストッパ膜を形成する工程と、前記ストッパ膜上に、他のマスク膜を形成する工程と、前記他のマスク膜をマスクとして、前記半導体基板に対して選択的に不純物を注入する工程と、前記半導体基板の上層部分の一部を除去する工程の前に、前記ストッパ膜をストッパとして、前記他のマスク膜を除去する工程と、をさらに備え、前記パターニングする工程において、前記他のマスク膜及び前記ストッパ膜もパターニングすることを特徴とする請求項2~6のいずれか1つに記載の半導体装置の製造方法。前記マスク膜には開口部を形成し、前記他のマスク膜の膜厚を、前記開口部における最も短い径の半分以上とすることを特徴とする請求項7記載の半導体装置の製造方法。パターニングされた前記半導体基板の上層部分、パターニングされた前記マスク膜、パターニングされた前記ストッパ膜、及びパターニングされた前記他のマスク膜からなる積層体の側面上に、側壁を形成する工程と、前記他のマスク膜を除去する工程の後、前記側壁を除去する工程と、をさらに備えたことを特徴とする請求項7または8に記載の半導体装置の製造方法。前記側壁を形成する工程の前に、パターニングされた前記半導体基板の上層部分の側面上に保護膜を形成する工程をさらに備え、前記側壁を除去する工程において、前記保護膜をストッパとして前記側壁をエッチングすることを特徴とする請求項9記載の半導体装置の製造方法。前記半導体基板及び前記側壁をシリコンにより形成し、前記マスク膜及び前記他のマスク膜をシリコン窒化物により形成し、前記ストッパ膜及び前記保護膜をシリコン酸化物により形成することを特徴とする請求項10記載の半導体装置の製造方法。前記ストッパ膜をラジカル酸化処理によって形成することを特徴とする請求項11記載の半導体装置の製造方法。前記側壁をノンドープのシリコンにより形成し、前記側壁を除去する工程においては、アルカリ溶液を用いたウェットエッチングを行うことを特徴とする請求項11または12に記載の半導体装置の製造方法。磁気抵抗効果素子を形成する工程をさらに備えたことを特徴とする請求項2~13のいずれか1つに記載の半導体装置の製造方法。本発明の目的は、素子の特性が均一な半導体装置の製造方法を提供することである。実施形態に係る半導体装置の製造方法は、半導体基板上の一部の領域にマスク膜を形成する工程と、前記マスク膜を形成した領域及び前記マスク膜を形成していない領域の双方において、前記半導体基板の上方に、マスク部材を形成する工程と、前記マスク部材をマスクとしてエッチングを施すことにより、前記マスク膜及び前記半導体基板の上層部分をパターニングする工程と、前記パターニングされたマスク膜をマスクとしてエッチングを施すことにより、前記パターニングされた半導体基板の上層部分の一部を除去する工程と、を備える。以下、図面を参照しつつ、本発明の実施形態について説明する。図1~図13は、本実施形態に係る半導体装置の製造方法を例示する工程図であり、各図のaは平面図であり、bはaに示すA-A’線による断面図であり、cはaに示すB-B’線による断面図である。本実施形態に係る半導体装置は、例えば記憶装置であり、例えばMRAMMagnetoresistiveRandomAccessMemory:磁気抵抗ランダムアクセスメモリである。MRAMにおいては、複数個のメモリセルがアレイ状に配列されており、各メモリセルにおいては、磁気抵抗記憶素子及びトランジスタが設けられている。本実施形態において、各メモリセルを構成するトランジスタはFinFETである。先ず、図1a~cに示すように、シリコン基板11を用意する。シリコン基板11の少なくとも上層部分は、不純物が導入されて半導体となっている。そして、シリコン基板11上に、マスク膜として、シリコン窒化膜12を形成する。次に、例えばフォトリソグラフィ法及びRIEreactiveionetching:反応性イオンエッチング法によりシリコン窒化膜12をパターニングする。これにより、シリコン窒化膜12における所望の部分を除去して、開口部12aを形成する。開口部12aは、FinFETのフィンを分断する予定の領域に形成し、その形状は例えば略長方形とする。なお、図1a~cにおいては、図示の便宜上、開口部12aを1ヶ所しか示していないが、開口部12aは複数ヶ所に形成してもよい。次に、図2a~cに示すように、ラジカル酸化処理を施す。これにより、シリコン基板11の上面における開口部12aにおいて露出している領域、及び、シリコン窒化膜12の表面が酸化され、ストッパ膜としてシリコン酸化膜13が形成される。すなわち、シリコン酸化膜13は、シリコン基板11上におけるシリコン窒化膜12を形成した領域及びシリコン窒化膜12を形成していない領域の双方に形成される。次に、シリコン酸化膜13上に、他のマスク膜として、シリコン窒化膜14を形成する。シリコン窒化膜14は、シリコン酸化膜13上の全面に形成され、シリコン酸化膜13によってシリコン窒化膜12から分離され、シリコン窒化膜12の開口部12a内に埋め込まれる。シリコン窒化膜14の膜厚は、開口部12aにおける最も短い径、すなわち、長方形の短辺の長さの半分以上とすることが好ましい。これにより、シリコン窒化膜14が開口部12a内に完全に埋め込まれ、シリコン窒化膜14の上面が平坦になる。次に、シリコン窒化膜14上に、マスク部材として、例えばシリコン酸化物からなるハードマスク材17を形成する。ハードマスク材17は、例えば側壁法により、一方向に延び、周期的に配列された複数本のライン状の部材に形成する。そして、ライン状の部材の一部が、開口部12aの直上域を通過するようにする。すなわち、ハードマスク材17は、シリコン窒化膜12を形成した領域及び形成していない領域の双方に形成する。次に、図3a~cに示すように、ハードマスク材17図2参照をマスクとしてエッチングを施すことにより、シリコン窒化膜14、シリコン酸化膜13、シリコン窒化膜12及びシリコン基板11の上層部分を選択的に除去して、パターニングする。これにより、これらの部材にハードマスク材17のパターンが転写され、シリコン窒化膜14、シリコン酸化膜13及びシリコン窒化膜12が分断されると共に、シリコン基板11の上層部分に、一方向に延び、周期的に配列された複数本のフィン20が形成される。各フィン20の形状は、主面がシリコン基板11の上面に対して垂直な略板状である。但し、フィン20の根本部分の側面は垂直方向に対して傾斜しており、根本部分の幅は下方に向かうにつれてテーパー状に広がっている。このパターニング工程においては、フィン20が切れ目なく等間隔で形成されている。また、フィン20の直上域におけるシリコン窒化膜12が形成されていない領域、すなわち、開口部12aに相当する領域には、シリコン窒化膜14が厚く配置されているため、フィン20の直上域全域にわたって、シリコン窒化膜12、シリコン酸化膜13及びシリコン窒化膜14の合計の膜厚は、ほぼ均一である。すなわち、シリコン基板11におけるフィン20間の溝部の底面からシリコン窒化膜14の上面までの距離が、ほぼ均一である。このため、マイクロローディング効果が抑制され、フィン20を均一な形状に加工することができる。次に、ハードマスク材17を除去する。なお、この段階においては、ハードマスク材17を除去しなくてもよい。次に、図4a~cに示すように、例えば塗布法によりシリコン酸化物を堆積させ、このシリコン酸化物を加熱することにより、フィン20を覆うように素子分離絶縁膜21を成膜する。このとき、素子分離絶縁膜21は加熱により焼き締められて収縮Densifyする。また、素子分離絶縁膜21は、その後の工程における熱処理によっても、焼き締められて収縮する。素子分離絶縁膜21はフィン20によって複数の領域に区画されており、焼き締めDensifyの程度は、各領域の大きさに依存する。そして、フィン20は周期的に配列されているため、素子分離絶縁膜21が区画された領域の大きさも相互に等しい。このため、収縮の程度も領域間で均一であり、素子分離絶縁膜21の組成も均一になる。次に、シリコン窒化膜14をストッパとしてCMPを施す。なお、図3a~cに示す工程において、ハードマスク材17図2参照を除去しなかった場合は、この工程において、素子分離絶縁膜21と共にハードマスク材17も除去される。次に、フッ化水素HFを含むエッチング液を用いてウェットエッチングを施すことにより、素子分離絶縁膜21の上面を後退させる。これにより、フィン20間の空間の下部に、素子分離絶縁膜21が形成される。このとき、素子分離絶縁膜21の組成が均一であれば、エッチングの程度も均一になり、上面が平坦になる。なお、素子分離絶縁膜21の上部は、フッ化水素HF系のウェットエッチングとRIEを組み合わせて除去してもよい。また、素子分離絶縁膜21は、CVDchemicalvapordeposition:化学気相成長法によって堆積させてもよい。次に、シリコン窒化膜14をマスクとして、シリコン基板11に対して選択的に不純物を注入する。これにより、フィン20の中腹部、すなわち、フィン20における素子分離絶縁膜21の上面近傍の部分に、パンチスルーを抑制するための不純物拡散領域図示せずが形成される。次に、図5a~cに示すように、酸化処理を施すことにより、フィン20における素子分離絶縁膜21の上面から突出した部分の側面上に、保護膜としてシリコン酸化膜22を形成する。次に、例えばLPCVDlowpressurechemicalvapordeposition:低圧化学気相成長法又はPECVDplasmaenhancedCVD:プラズマ化学気相成長法により、全面に不純物が導入されていないアモルファスシリコン膜を成膜する。そして、このアモルファスシリコン膜をエッチバックすることにより、フィン20、シリコン窒化膜12、シリコン酸化膜13、シリコン窒化膜14及びシリコン酸化膜22からなる積層体25の側面上に、ノンドープのアモルファスシリコンからなる側壁23を形成する。側壁23の不純物濃度は、シリコン基板11の不純物濃度よりも低い。次に、図6a~cに示すように、シリコン酸化膜13をストッパとして、例えば燐酸を用いたウェットエッチングを施し、シリコン窒化膜14図5参照を除去する。このとき、シリコン窒化膜12は、シリコン酸化膜13及び側壁23により覆われているため、除去されない。次に、図7a~cに示すように、シリコン酸化膜13及びシリコン酸化膜22をストッパとして、アルカリ溶液を用いたウェットエッチングを施すことにより、側壁23図6参照を除去する。このとき、フィン20の上部における開口部12aの直下域に相当する部分は、シリコン酸化膜13及びシリコン酸化膜22によって覆われており、フィン20の上部におけるそれ以外の部分は、シリコン窒化膜12及びシリコン酸化膜22によって覆われており、フィン20の下部及びシリコン基板11におけるフィン20以外の部分は、素子分離絶縁膜21によって覆われているため、除去されない。次に、図8a~cに示すように、ウェット処理を行い、シリコン酸化膜13及び22を除去する。次に、パターニングされたシリコン窒化膜12をマスクとしてエッチング、例えば、RIEを施すことにより、フィン20の一部分、すなわち、シリコン窒化膜12によって覆われていない部分を除去して、素子分離絶縁膜21の上面よりも下方までリセスする。この結果、フィン20に切れ目20aが形成されると共に、素子分離絶縁膜21の上面に凹部21aが形成される。切れ目20a及び凹部21aは、シリコン窒化膜12の開口部12aの直下域の一部に形成される。なお、シリコン酸化膜13及び22は、ウェット処理ではなく、このRIE処理において、フィン20の一部分と共に除去してもよい。次に、図9a~cに示すように、全面にシリコン酸化膜26を成膜し、その後、シリコン窒化膜27を成膜する。このとき、シリコン酸化膜26及びシリコン窒化膜27は、素子分離絶縁膜21上にフィン20を覆うように形成されると共に、凹部21aの内部にも埋め込まれる。次に、図10a~cに示すように、シリコン窒化膜27に対して、燐酸を用いたウェットエッチングを施すことにより、シリコン窒化膜27を凹部21a内に残留させつつ、凹部21aの外部から除去する。この結果、凹部21a内にシリコン窒化膜27の残留部分からなる絶縁部材28が埋め込まれる。次に、フッ化水素HFを用いたウェットエッチングにより、シリコン酸化膜26を除去する。このとき、凹部21aの内面上にはシリコン酸化膜26が残留する。次に、図11a~cに示すように、酸化処理を施すことにより、フィン20における素子分離絶縁膜21から突出した部分の側面上に、ゲート絶縁膜30を形成する。次に、導電性材料、例えば、不純物を導入したポリシリコンを全面に堆積させることにより、フィン20を覆うポリシリコン膜31を成膜する。このとき、素子分離絶縁膜21の凹部21a内には絶縁部材28が埋め込まれているため、ポリシリコン膜31が凹部21a内に進入し、シリコン基板11と接触することはない。次に、ポリシリコン膜31に対してCMPchemicalmechanicalpolishing:化学的機械研磨を施す。次に、図12a~cに示すように、ポリシリコン膜31に対して、シリコン窒化膜12との間で選択比を確保できる条件でRIEを施すことにより、ポリシリコン膜31をパターニングする。これにより、素子分離絶縁膜21上に、フィン20を跨ぐように、フィン20が延びる方向に対して交差、例えば直交した方向に延び、周期的に配列された複数本のゲート電極32を形成する。このとき、フィン20の直上域においては、シリコン窒化膜12をストッパとしてエッチングを停止させる。次に、ゲート電極32をマスクとして、フィン20に対して不純物を注入する。これにより、フィン20に拡散層図示せずが形成され、フィン20とゲート電極32との最近接点毎に、FinFETが構成される。上方から見て、複数本のフィン20及びゲート電極32は格子状に配置されるため、複数個のFinFETはマトリクス状に配列される。また、フィン20における所望の位置には、切れ目20aが形成される。次に、図13a~cに示すように、素子分離絶縁膜21上に、ゲート電極32を覆うように、層間絶縁膜35を形成する。次に、層間絶縁膜35内に複数本のコンタクト36を形成する。コンタクト36は、フィン20の拡散層の直上域毎、すなわち、上方から見て、フィン20におけるゲート電極32によって覆われていない部分毎に形成する。なお、図13a及びbにおいては、図示の便宜上、コンタクト36は1本のみ示している。その後、層間絶縁膜35上に磁気抵抗効果素子図示せずを形成し、コンタクト36を介して各FinFETに接続する。このようにして、本実施形態に係る半導体装置1が製造される。次に、本実施形態の効果について説明する。本実施形態においては、図1a~cに示す工程において、シリコン基板11上に開口部12aが形成されたシリコン窒化膜12を形成し、図3a~cに示す工程において、このシリコン窒化膜12ごとシリコン基板11の上層部分をパターニングすることにより、フィン20を形成する。このため、フィン20を形成する工程においては、フィン20に切れ目20aは形成されていないため、フィン20間の距離を均一にすることができる。これにより、マイクロローディング効果を抑制し、シリコン基板11を加工領域全体にわたって均一な条件でエッチングすることができる。この結果、フィン20を均一な形状に加工することができ、FinFETの特性を均一化することができる。そして、図8a~cに示す工程において、パターニングされたシリコン窒化膜12をマスクとしてエッチングを施すことにより、フィン20における開口部12aの直下域に相当する領域に、切れ目20aを形成することができる。マイクロローディング効果を抑制する効果をより具体的に説明すると、以下のようになる。すなわち、フィン20を形成する際のエッチングの効果は、隣のフィン20との間の距離に依存する。このため、仮に、フィン20を形成するためのエッチングの際に、フィン20に切れ目を形成しようとすると、切れ目の存在により隣のフィン20との間の距離が大きく異なり、マイクロローディング効果によって加工後のフィン20の形状が大きく変動してしまう。例えば、フィン20を短い周期で配列させる場合に合わせてエッチング条件を最適化すると、隣のフィン20との距離が大きい場合には、フィン20の側面の傾斜が大きくなり、フィン20が太くなってしまう。この結果、フィン20をボディ領域とするFinFETの特性が変動してしまう。これに対して、本実施形態によれば、フィン20を形成するためにエッチング工程においては、切れ目20aを形成しないため、フィン20間の距離をほぼ等しくすることができ、エッチングの効果を均一化することができる。この結果、フィン20の形状を均一化することができる。一方、シリコン窒化膜12に開口部12aを形成しておき、フィン20を形成した後に、シリコン窒化膜12をマスクとしてエッチングを施すことにより、フィン20に切れ目20aを形成することができる。このように、本実施形態によれば、フィン20に切れ目20aを形成する必要がある装置において、フィン20の形状精度を高め、FinFETの特性を均一化することができる。この効果は、フィン20のアスペクト比が高い場合に、特に顕著になる。また、図3a~cに示す工程において、フィン20を等間隔で形成することにより、図4a~cに示す工程において、素子分離絶縁膜21を均一に形成することができる。例えば、素子分離絶縁膜21を加熱して焼き締める際の収縮率が均一になり、素子分離絶縁膜21の組成が均一になる。この結果、素子分離絶縁膜21をエッチングする際に、均一なエッチング速度を得ることができ、素子分離絶縁膜21の上面を平坦にすることができる。これにより、図12a~cに示す工程においてゲート電極32を形成したときに、フィン20におけるゲート電極32によって覆われる部分の高さが均一になり、FinFETのチャネル幅が均一になる。これによっても、FinFETの特性を均一化することができる。更に、本実施形態においては、図4a~cに示す工程において、パターニングされたシリコン窒化膜14をマスクとしてフィン20に不純物を注入した後、図6a~cに示す工程において、シリコン窒化膜14を除去する前に、図5a~cに示す工程において、フィン20、シリコン窒化膜12、シリコン酸化膜13及びシリコン窒化膜14が積層された積層体25の側面上に、ノンドープのアモルファスシリコンからなる側壁23を形成している。これにより、シリコン窒化膜12をシリコン酸化膜13及び側壁23によって保護しつつ、シリコン窒化膜14のみを除去することができる。その後、側壁23を除去している。これにより、フィン20を倒壊させることなく、シリコン窒化膜14のみを除去することができ、半導体装置1の歩留まりが向上する。このプロセス及び効果を上位概念的に説明すると、以下のようになる。図14a~fは、本実施形態における側壁カバープロセスを例示する工程断面図である。図14aに示すように、半導体基板40上に、第1材料からなる第1膜41、第1材料とは異なる第2材料からなる第2膜42、及び、第2材料とは異なる第3材料からなる第3膜43をこの順に積層する。このとき、第1材料と第3材料とは相互に同じ材料であってもよく、異なる材料であってもよい。第1材料と第3材料とを同じ材料とすれば、半導体プロセスの制約された条件の下で、材料をうまく振り分けることができる。なお、本実施形態においては、半導体基板40はシリコン基板11であり、第1膜41はシリコン窒化膜12であり、第1材料はシリコン窒化物であり、第2膜42はシリコン酸化膜13であり、第2材料はシリコン酸化物であり、第3膜43はシリコン窒化膜14であり、第3材料はシリコン窒化物である。次に、図14bに示すように、第3膜43、第2膜42、第1膜41及び半導体基板40をパターニングして、積層体45を形成する。積層体45は、半導体基板40の上層部分、第1膜41、第2膜42及び第3膜43を含んでいる。次に、必要に応じて、第3膜43をマスクとして所望の処理を施す。例えば、第3膜43をマスクとして半導体基板40に対して不純物を注入する。次に、図14cに示すように、積層体45の側面上に、第1材料、第2材料及び第3材料のいずれとも異なる材料からなる側壁46を形成する。本実施形態においては、側壁46側壁23はノンドープのアモルファスシリコンによって形成する。次に、図14dに示すように、第3膜43を除去する。このとき、側壁46により、積層体45が支持される。また、第2膜42及び側壁46により、第1膜41が保護される。これにより、第3膜43のみを除去することができる。次に、図14eに示すように、側壁46を除去する。これにより、半導体基板40上に、第1膜41及び第2膜42が積層された積層体45aが残留する。また、本実施形態のように、半導体基板40と側壁46が同じ成分例えばシリコンを含む場合には、図14fに示すように、側壁46を形成する前に、半導体基板40の上面における積層体45が形成されていない領域上に、第3材料及び側壁の材料とは異なる材料からなる第4膜47を形成すると共に、半導体基板40における積層体45を構成する部分の側面上に、第3材料及び側壁の材料とは異なる材料からなる第5膜48を形成してもよい。また、このとき、第4膜47及び第5膜48は、同じ材料によって形成してもよい。これにより、半導体基板40及び側壁46の双方がエッチングされるような条件でエッチングを施しても、第4膜47、第5膜48及び第2膜42によって半導体基板40を保護して、側壁46のみを除去することができる。更にまた、本実施形態においては、図1a~cに示す工程において、シリコン基板11上にシリコン窒化膜12を形成し、図3a~cに示す工程において、フィン20を形成する際にシリコン窒化膜12も加工してフィン20上に残留させ、図12a~cに示す工程において、ポリシリコン膜31をエッチングしてゲート電極32を形成する際に、フィン20の直上域においては、シリコン窒化膜12をストッパとして用いている。これにより、ゲート電極32を形成する際に、フィン20がオーバーエッチングされることを防止できる。次に、本実施形態の比較例について説明する。図15aは、本比較例に係る半導体装置の製造方法を例示する工程平面図であり、bはB-B’線による断面図であり、図16aは、本比較例に係る半導体装置の製造方法を例示する工程平面図であり、bはaに示すA-A’線による断面図であり、cはaに示すB-B’線による断面図である。本比較例は、エッチングによってフィンを形成する際に、同時に切れ目を形成する例である。図15a及びbに示すように、本比較例においては、シリコン基板111の上面に対してエッチングを施すことにより、フィン120を形成する。このとき、パターニングにより、所定のフィン120に切れ目120aを形成する。例えば、側壁法によりラインアンドスペース状のマスク部材を形成した後、切れ目120aを形成する予定の領域に開口部が形成されたレジスト膜を形成し、このレジスト膜をマスクとしてエッチングを施すことにより、ラインアンドスペース状のマスク部材の一部分を除去する。そして、このマスク部材を用いて異方性エッチングを施すと、マスク部材の直下域にフィン120が形成されると共に、マスク部材を除去して部分の直下域に切れ目120aが形成される。しかしながら、この場合、切れ目120aが形成された領域においては、切れ目120aを挟んで対向する2本のフィン120間の距離が長くなる。このため、マイクロローディング効果により、フィン120における切れ目120aに対向する部分の形状が変動してしまう。例えば、フィン120における切れ目120aの近傍に位置する部分は、全体的に他のフィン120よりも太くなり、切れ目120a側の側面は、根本部分だけでなく上部も含めた全体がテーパー形状となり、根本部分における側面の傾斜はより緩やかとなる。このため、フィン120における切れ目120aの近傍に位置する部分は、他の部分と比較して太くなると共に、形状が非対称になる。また、切れ目120aを介して対向するフィン120間の距離は、それ以外の領域におけるフィン120間の距離よりも長いため、切れ目120aの近傍においては、素子分離絶縁膜121を形成する際に、焼き締めDensifyの程度が異なる。この結果、焼き締め後の素子分離絶縁膜121の組成が異なり、エッチング速度が異なってしまう。具体的には、切れ目120aの近傍においては、他の領域と比較してフィン間のスペースが広いため、焼き締めが進み、その後のウェットエッチングにおいてエッチング速度が低くなる。この結果、素子分離絶縁膜121の上面が周囲よりも高くなる。これらの要因により、切れ目120aの近傍に形成されるFinFETの特性が、他のFinFETの特性と大きく異なってしまう。更に、図16a~cに示すように、本比較例においては、フィン120上にシリコン窒化膜12図13参照を設けていない。このため、ポリシリコン膜をエッチングしてゲート電極132に加工する際に、フィン120の上面において局所的にオーバーエッチングが発生してしまい、フィン120におけるゲート電極132によって覆われていない部分、すなわち、ソースドレインを構成する部分の上面が後退する。このソースドレインを構成する部分には、逆テーパー形状のコンタクト136が接続されるが、この部分の上面の位置が低くなることにより、コンタクト136の下端の面積が小さくなり、抵抗が高くなる。これに対して、上述の如く、本実施形態においては、フィン20を加工する工程及び素子分離絶縁膜21を形成する工程においては、切れ目20aが形成されていない。このため、フィン20間の距離が均一になり、フィン20及び素子分離絶縁膜21を均一に形成することができる。また、本実施形態においては、シリコン基板11上にシリコン窒化膜12を設け、フィン20を形成する際にシリコン窒化膜12も加工してフィン20上に残留させ、シリコン窒化膜12をストッパとしてゲート電極32を加工している。この結果、ゲート電極32をパターニングする際にフィン20の上面がオーバーエッチングされることを防止でき、コンタクト36の下面の面積が減少することを防止できる。以上説明した実施形態によれば、素子の特性が均一な半導体装置の製造方法を実現することができる。以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。