運用プログラムを記憶する運用メモリと、前記運用メモリから前記運用プログラムを読み出して運用処理を実行する演算処理部とを有する制御装置において、前記運用メモリと同じ構成の書替用メモリと、前記演算処理部と前記運用メモリおよび前記書替用メモリとの間にあって、前記運用プログラムを前記運用メモリと前記書替用メモリの両方に書き込む初期プログラムローディング状態と、前記運用メモリから前記運用プログラムを読み出す通常時運用状態と、前記書替用メモリに変更プログラムを書き込む変更プログラムローディング状態と、前記書替用メモリから前記変更プログラムを読み出す切替時運用状態と、の4つの状態を切り替える切替回路とを設けたことを特徴とする制御装置。請求項1に記載の制御装置において、前記演算処理部に保守端末に接続するためのインターフェースを設け、前記演算処理部は、前記保守端末から初期プログラムのローディング指令が発行された場合に初期プログラムローディング期間中は前記切替回路を前記初期プログラムローディング状態に切り替えて前記運用プログラムを前記運用メモリと前記書替用メモリの両方に書き込み、初期プログラムローディング終了後は前記切替回路を前記通常時運用状態に切り替えて前記運用メモリに書き込まれた前記運用プログラムを読み出し、前記保守端末から変更プログラムのローディング指令が発行された場合に変更プログラムローディング期間中は前記切替回路を前記変更プログラムローディング状態に切り替えて前記書替用メモリの一部に変更プログラムを書き込み、変更プログラムローディング終了後は前記切替回路を前記書替用メモリから前記変更プログラムを読み出す期間のみ前記切替時運用状態にそれ以外の期間は前記通常時運用状態にそれぞれ切り替えて前記運用メモリに書き込まれた前記運用プログラムの読み出しと、前記書替用メモリに前記変更プログラムが書き込まれた部分のみ前記書替用メモリに切り替えて前記変更プログラムを読み出しを行うことを特徴とする制御装置。請求項2に記載の制御装置において、前記演算処理部は、アドレスバスと、データバスと、リード信号と、ライト信号と、前記運用メモリを選択するための運用メモリ選択信号と、前記書替用メモリを選択するための書替用メモリ選択信号と、メモリ切替信号と、メモリ分離信号とを出力し、前記切替回路は、前記演算処理部が出力する前記運用メモリ選択信号および前記書替用メモリ選択信号を前記メモリ切替信号および前記メモリ分離信号に応じて切り替えることを特徴とする制御装置。請求項3に記載の制御装置において、前記初期プログラムローディング状態の場合、前記切替回路は、前記演算処理部が出力する前記運用メモリ選択信号を前記運用メモリと前記書替用メモリの両方に出力し、前記演算処理部は、前記ライト信号により初期プログラムを前記運用メモリと前記書替用メモリの両方に書き込む処理を実行し、前記通常時運用状態の場合、前記切替回路は、前記演算処理部が出力する前記運用メモリ選択信号を前記運用メモリに出力し、前記演算処理部は、前記リード信号により前記運用メモリから前記運用プログラムを読み出して運用処理を実行し、前記変更プログラムローディング状態では、前記切替回路は、前記演算処理部が出力する前記運用メモリ選択信号を前記運用メモリに出力し、前記演算処理部は、前記ライト信号により前記変更プログラムを前記書替用メモリに書き込む処理を実行し、前記切替時運用状態の場合、前記切替回路は、前記演算処理部が出力する前記運用メモリ選択信号を前記運用メモリまたは前記変更プログラムが書き込まれた部分のみ前記書替用メモリに出力し、前記演算処理部は、前記リード信号により前記運用メモリまたは前記書替用メモリから前記運用プログラムまたは前記変更プログラムを読み出して運用処理を実行することを特徴とする制御装置。請求項4に記載の制御装置において、前記切替回路は、前記メモリ切替信号がアクティブ且つ前記メモリ分離信号がアクティブの場合に、前記運用メモリ選択信号を前記書替用メモリに、前記書替用メモリ選択信号を前記運用メモリに、それぞれ出力し、前記メモリ切替信号がアクティブ且つ前記メモリ分離信号がノンアクティブの場合は、前記運用メモリ選択信号を前記運用メモリに、前記書替用メモリ選択信号を前記書替用メモリに、それぞれ出力することを特徴とする制御装置。請求項5に記載の制御装置において、前記切替回路は、前記書替用メモリに出力する前記リード信号を前記メモリ分離信号がノンアクティブの場合に前記書替用メモリに出力しないように抑制する抑制回路を有することを特徴とする制御装置。請求項1から6のいずれか一項に記載の制御装置において、前記運用メモリは、前記運用プログラムを複数のメモリセルに分割して記憶し、前記書替用メモリは、前記運用メモリの複数のメモリセルにそれぞれ対応する複数のメモリセルを有し、前記運用メモリ選択信号および前記書替用メモリ選択信号は、前記メモリセル単位に出力され、前記運用プログラムおよび前記変更プログラムのローディングは、前記メモリセル単位で行われ、前記切替回路は、メモリセル単位で前記運用メモリ選択信号および前記書替用メモリ選択信号を切り替えることを特徴とする制御装置。請求項7に記載の制御装置において、前記演算処理部は、前記保守端末から変更プログラムのコピー指令が発行された場合に、前記書替用メモリに変更プログラムが書き込まれた特定メモリセルから変更プログラムを読み出し、前記運用メモリの前記特定メモリセルに対応するメモリセルに書き込む処理を実行することを特徴とする制御装置。請求項8に記載の制御装置において、前記演算処理部は、前記保守端末から変更プログラムの切り戻し指令が発行された場合に、前記切替回路を前記切替時運用状態から前記通常時運用状態に切り替えることを特徴とする制御装置。請求項1から9のいずれか一項に記載の制御装置において、前記演算処理部は、前記運用メモリ選択信号または前記書替用メモリ選択信号がアクティブの期間は前記切替回路の切り替え動作を抑制することを特徴とする制御装置。運用プログラムを記憶する運用メモリと、前記運用メモリと同じ構成の書替用メモリと、前記運用メモリまたは前記書替用メモリに記憶されたプログラムを読み出して運用処理を実行する演算処理部とを有する制御装置に用いられるプログラム変更方法において、前記運用プログラムを前記運用メモリと前記書替用メモリの両方に書き込む初期プログラムローディング処理と、前記運用メモリに書き込まれた前記運用プログラムを読み出して前記運用処理を実行する通常時運用処理と、前記書替用メモリの一部に変更プログラムを書き込む変更プログラムローディング処理と、前記運用メモリに書き込まれた前記運用プログラムを読み出す時に、前記書替用メモリに前記変更プログラムが書き込まれた部分のみ前記書替用メモリに切り替えて前記変更プログラムを読み出して前記運用処理を実行する切替時運用処理とを切り替えてプログラム変更を行うことを特徴とするプログラム変更方法。ところが、マルチプロセッサの冗長性を利用する方法は、処理負荷分散タイプのマルチプロセッサのみが対象であり、機能分散のマルチプロセッサシステムでは一部機能の停止となるため、実質的に無停止での切り替えとはならない。また、トランザクション処理の動的な切り替えを可能とする方法は、適用対象をトランザクション処理に限定するもので、監視制御装置などのプログラムへの適用は難しい。さらに、ジャンプ先のアドレスを書き換えることによって変更プログラムへ誘導する方法は、ジャンプ先の変更プログラムは元のプログラムと異なるアドレスになるため、プログラムの他の部分からの引用がある場合には動作異常になる恐れがある。上記課題に鑑み、本発明の目的は、演算処理部の動作を停止することなく演算処理部のプログラムを変更することができる制御装置およびプログラム変更方法を提供することである。本発明に係る制御装置は、運用プログラムを記憶する運用メモリと、前記運用メモリから前記運用プログラムを読み出して運用処理を実行する演算処理部とを有する制御装置において、前記運用メモリと同じ構成の書替用メモリと、前記演算処理部と前記運用メモリおよび前記書替用メモリとの間にあって、前記運用プログラムを前記運用メモリと前記書替用メモリの両方に書き込む初期プログラムローディング状態と、前記運用メモリから前記運用プログラムを読み出す通常時運用状態と、前記書替用メモリに変更プログラムを書き込む変更プログラムローディング状態と、前記書替用メモリから前記変更プログラムを読み出す切替時運用状態と、の4つの状態を切り替える切替回路とを設けたことを特徴とする。また、前記演算処理部に保守端末に接続するためのインターフェースを設け、前記演算処理部は、前記保守端末から初期プログラムのローディング指令が発行された場合に初期プログラムローディング期間中は前記切替回路を前記初期プログラムローディング状態に切り替えて前記運用プログラムを前記運用メモリと前記書替用メモリの両方に書き込み、初期プログラムローディング終了後は前記切替回路を前記通常時運用状態に切り替えて前記運用メモリに書き込まれた前記運用プログラムを読み出し、前記保守端末から変更プログラムのローディング指令が発行された場合に変更プログラムローディング期間中は前記切替回路を前記変更プログラムローディング状態に切り替えて前記書替用メモリの一部に変更プログラムを書き込み、変更プログラムローディング終了後は前記切替回路を前記書替用メモリから前記変更プログラムを読み出す期間のみ前記切替時運用状態にそれ以外の期間は前記通常時運用状態にそれぞれ切り替えて前記運用メモリに書き込まれた前記運用プログラムの読み出しと、前記書替用メモリに前記変更プログラムが書き込まれた部分のみ前記書替用メモリに切り替えて前記変更プログラムを読み出しを行うことを特徴とする。特に、前記演算処理部は、アドレスバスと、データバスと、リード信号と、ライト信号と、前記運用メモリを選択するための運用メモリ選択信号と、前記書替用メモリを選択するための書替用メモリ選択信号と、メモリ切替信号と、メモリ分離信号とを出力し、前記切替回路は、前記演算処理部が出力する前記運用メモリ選択信号および前記書替用メモリ選択信号を前記メモリ切替信号および前記メモリ分離信号に応じて切り替えることを特徴とする。また、前記初期プログラムローディング状態の場合、前記切替回路は、前記演算処理部が出力する前記運用メモリ選択信号を前記運用メモリと前記書替用メモリの両方に出力し、前記演算処理部は、前記ライト信号により初期プログラムを前記運用メモリと前記書替用メモリの両方に書き込む処理を実行し、前記通常時運用状態の場合、前記切替回路は、前記演算処理部が出力する前記運用メモリ選択信号を前記運用メモリに出力し、前記演算処理部は、前記リード信号により前記運用メモリから前記運用プログラムを読み出して運用処理を実行し、前記変更プログラムローディング状態では、前記切替回路は、前記演算処理部が出力する前記運用メモリ選択信号を前記運用メモリに出力し、前記演算処理部は、前記ライト信号により前記変更プログラムを前記書替用メモリに書き込む処理を実行し、前記切替時運用状態の場合、前記切替回路は、前記演算処理部が出力する前記運用メモリ選択信号を前記運用メモリまたは前記変更プログラムが書き込まれた部分のみ前記書替用メモリに出力し、前記演算処理部は、前記リード信号により前記運用メモリまたは前記書替用メモリから前記運用プログラムまたは前記変更プログラムを読み出して運用処理を実行することを特徴とする。また、前記切替回路は、前記メモリ切替信号がアクティブ且つ前記メモリ分離信号がアクティブの場合に、前記運用メモリ選択信号を前記書替用メモリに、前記書替用メモリ選択信号を前記運用メモリに、それぞれ出力し、前記メモリ切替信号がアクティブ且つ前記メモリ分離信号がノンアクティブの場合は、前記運用メモリ選択信号を前記運用メモリに、前記書替用メモリ選択信号を前記書替用メモリに、それぞれ出力することを特徴とする。さらに、前記切替回路は、前記書替用メモリに出力する前記リード信号を前記メモリ分離信号がノンアクティブの場合に前記書替用メモリに出力しないように抑制する抑制回路を有することを特徴とする。また、前記運用メモリは、前記運用プログラムを複数のメモリセルに分割して記憶し、前記書替用メモリは、前記運用メモリの複数のメモリセルにそれぞれ対応する複数のメモリセルを有し、前記運用メモリ選択信号および前記書替用メモリ選択信号は、前記メモリセル単位に出力され、前記運用プログラムおよび前記変更プログラムのローディングは、前記メモリセル単位で行われ、前記切替回路は、メモリセル単位で前記運用メモリ選択信号および前記書替用メモリ選択信号を切り替えることを特徴とする。特に、前記演算処理部は、前記保守端末から変更プログラムのコピー指令が発行された場合に、前記書替用メモリに変更プログラムが書き込まれた特定メモリセルから変更プログラムを読み出し、前記運用メモリの前記特定メモリセルに対応するメモリセルに書き込む処理を実行することを特徴とする。また、前記演算処理部は、前記保守端末から変更プログラムの切り戻し指令が発行された場合に、前記切替回路を前記切替時運用状態から前記通常時運用状態に切り替えることを特徴とする。また、前記演算処理部は、前記運用メモリ選択信号または前記書替用メモリ選択信号がアクティブの期間は前記切替回路の切り替え動作を抑制することを特徴とする。本発明に係るプログラム変更方法は、運用プログラムを記憶する運用メモリと、前記運用メモリと同じ構成の書替用メモリと、前記運用メモリまたは前記書替用メモリに記憶されたプログラムを読み出して運用処理を実行する演算処理部とを有する制御装置に用いられるプログラム変更方法において、前記運用プログラムを前記運用メモリと前記書替用メモリの両方に書き込む初期プログラムローディング処理と、前記運用メモリに書き込まれた前記運用プログラムを読み出して前記運用処理を実行する通常時運用処理と、前記書替用メモリの一部に変更プログラムを書き込む変更プログラムローディング処理と、前記運用メモリに書き込まれた前記運用プログラムを読み出す時に、前記書替用メモリに前記変更プログラムが書き込まれた部分のみ前記書替用メモリに切り替えて前記変更プログラムを読み出して前記運用処理を実行する切替時運用処理とを切り替えてプログラム変更を行うことを特徴とする。本発明に係る制御装置およびプログラム変更方法は、演算処理部の動作を停止することなく演算処理部のプログラムを変更することができる。以下、本発明に係る制御装置およびプログラム変更方法の実施形態について詳しく説明する。尚、本実施形態では、社会基盤に関わる通信装置に本発明に係る制御装置を適用する場合について説明するが、組み込み型のコンピュータプログラムによって動作する装置であれば適用可能である。図1は、通信装置100の構成例を示す図である。通信装置100は、例えば、CPU盤制御盤101、IF盤インターフェース盤102、スイッチ盤103などで構成される。通信装置100は、社会基盤の通信インフラに使用され、複数のポートを有するIF盤102を介してユーザー通信網に接続され、通信網から受信するデータパケットの宛先に応じてスイッチ盤103で転送先を選択し、転送先に応じたIF盤102のポートから再びデータパケットを送信する機能を有している。ここで、本発明に係る制御装置は、通信装置100のCPU盤101に相当する。CPU盤101は、プログラムに従って動作する中央演算処理ユニットCPUが搭載され、IF盤102やスイッチ盤103の動作を制御する。また、CPU盤101は、保守端末104に接続され、保守端末104を操作するオペレータによって、プログラムのローディングや設定変更などの保守管理が行われる。[CPU盤101の構成例]次に、CPU盤101の構成例について図2を用いて説明する。尚、図2において、図1と同符号のものは同じものを示す。CPU盤101は、CPU201と、運用メモリ202と、書替用メモリ203と、アドレスデコーダ204と、切替回路205と、コマンドI/F206とで構成される。CPU201は、運用メモリ202または書替用メモリ203に格納されたプログラムを読み出して実行し、CPU盤101自身やIF盤102およびスイッチ盤103などを制御し、通信装置100を運用する。CPU201は、アドレスデコーダ204および切替回路205を介して運用メモリ202や書替用メモリ203へアクセスするための信号、さらに他基盤や他回路などを制御するための信号アドレスバスADD、データバスDATA、リード信号RD、ライト信号WT、I/O信号などを出力する。尚、図2では、説明がわかり易いように、アドレスデコーダ204をCPU201とは別に設けてあるが、アドレスデコーダ204をCPU201に内蔵し、点線で示したようにCPU200としてもよい。また、本実施形態では、説明がわかり易いように、切替回路205を制御するための信号切替信号CS_SEL、セパレート信号は保守端末104からコマンドI/F206を介して入力するようにしたが、図3に示すように、保守管理用のCPU201のシリアルI/FからCPU201に制御コマンドを発行して、CPU201のI/Oから切替信号CS_SELおよびセパレート信号を出力するようにしてもよい。また、運用メモリ202は、後で説明するように、複数のメモリセルで構成され、各メモリセル毎に制御される。同様に、書替用メモリ203についても複数のメモリセルで構成され、各メモリセル毎に制御される。特に本実施形態では、運用メモリ202のメモリセルと、書替用メモリ203のメモリセルとが同じアドレス空間で構成されている。尚、各メモリの構成については後で詳しく説明する。次に、CPU盤101の運用時の動作について簡単に説明する。図2において、通信装置100の運用プログラムが運用メモリ202に記憶されており、CPU201は運用メモリ202から運用プログラムを読み出して通信装置100の運用処理を実行する。尚、CPU201には、保守端末104から発行される制御コマンドに対応する処理を行うための基本プログラムが予め搭載されているものとする。従って、通信装置100の電源投入時には、基本プログラムが実行され、保守端末104とのコマンドインターフェースが利用可能な状態になっている。そして、保守端末104から発行された制御コマンド指令に応じた処理をCPU201は実行する。例えば、保守端末104から初期プログラムのローディング指令が発行されると、初期プログラムが運用メモリ202にローディングされる。尚、初期プログラムは、運用メモリ202と書替用メモリ203の両方にローディングされる。ここで、初期プログラムは、保守端末104に準備された記憶媒体から入力するようにしてもよいし、CPU盤101の内部の他回路に不揮発性メモリ不図示を搭載して予めデフォルトプログラムを記憶しておき、これを運用メモリ202に展開するようにしてもよい。そして、保守端末104から運用開始指令が発行されると、CPU201は運用メモリ202に初期ローディングされた運用プログラムを読み出して通信装置100の運用を開始する。尚、運用中に保守端末104から何らかの制御コマンドが発行された場合は、例えばCPU201の割り込み処理としてコマンドに対応する処理が実行され、運用処理が停止されることはない。特に、割り込み処理を制御コマンドの解析程度の単純な処理に留めておき、変更プログラムを書替用メモリ203にローディングする処理や、書替用メモリ203から運用メモリ202に変更プログラムをコピーする処理などは、運用処理の合間に行うようにすれば運用処理に与える影響は無視できる。[運用メモリ202および書替用メモリ203の構成]次に、運用メモリ202および書替用メモリ203の構成について説明する。先ず、本実施形態の特徴がわかり易いように、2つのメモリを有する一般的なメモリ構成について説明する。図4は、従来の運用メモリ202および書替用メモリ203と、アドレスデコーダ204およびCPU201との接続関係を示す図で、CPU201から各メモリをアクセスする際のアドレス空間の一例を描いてある。図4の例では、CPU201は17ビットのアドレス空間を有している。そして、運用メモリ202および書替用メモリ203は、0000hからFFFFhまでの16ビットのアドレス空間に対応している。ここで、hは表記された値が0からFの16進数であることを示す。尚、最上位ビットの17ビット目は、運用メモリ202または書替用メモリ203を選択するためのビットで、17ビット目が00----hの場合は運用メモリ202が選択され、17ビット目が11----hの場合は書替用メモリ203が選択される。ここで、----は下位16ビットを示す。図4において、運用メモリ202の0000hからFFFFhまでの16ビットのアドレス空間は、メモリセル00からメモリセル0Fまでの16個のメモリセルに分かれており、各メモリセル毎にチップセレクト信号CS00からCS0Fによって選択される。同様に、書替用メモリ203の0000hからFFFFhまでの16ビットのアドレス空間も、メモリセル00からメモリセル0Fまでの16個のメモリセルに分かれており、各メモリセル毎にチップセレクト信号CS10からCS1Fによって選択される。ここで、運用メモリ202および書替用メモリ203の各メモリセルに入力されるチップセレクト信号はアドレスデコーダ204から出力される。アドレスデコーダ204は、CPU201のアドレスバスADDの上位5ビットをデコードして32個のチップセレクト信号を出力する。例えば、アドレスバスADDの上位5ビットが00011bbは2進数を示すである場合16進数で03h、運用メモリ202のメモリセル00が選択される。別の例として、書替用メモリ203のメモリセル13を選択する場合は、アドレスバスADDの上位5ビットを10011b16進数で13hをCPU201が出力する。尚、アドレスバスADDの下位12ビットは、運用メモリ202の各メモリセルおよび書替用メモリ203の各メモリセルに共通に入力され、チップセレクト信号がアクティブ例えば1の場合に当該メモリセルのアドレスに対応する記憶領域が選択される。この時、他のメモリセルのチップセレクト信号はノンアクティブ例えば0である。そして、アドレスバスADDの値に対応する特定メモリセルの特定アドレスの記憶領域が選択されている時にリード信号RDが入力されると、当該記憶領域に記憶されているデータがデータバスDATAに読み出される。或いは、アドレスバスADDの値に対応する特定メモリセルの特定アドレスの記憶領域が選択されている時にライト信号WTが入力されると、データバスDATA上のデータが当該記憶領域に書き込まれる。このようにして、CPU201は運用メモリ202および書替用メモリ203に記憶されているプログラムを読み出したり、新たなプログラムを書き込むことができる。ところが、図4に示した従来の構成では、プログラム変更する場合に運用プログラムを停止させなければならないという問題がある。例えば図5aに示すように、運用メモリ202にローディングされた運用プログラムをCPU201が読み出して運用中には、書替用メモリ203は分離されている。そして、新プログラムに変更する場合、図5bに示すように、先ず分離されている書替用メモリ203に新プログラムをローディングする。尚、新プログラムをローディング中も運用メモリ202の運用プログラムの読み出しは継続され、CPU201は運用処理を行っている。そして、新プログラムに切り替える際に、従来は図5cに示すように、運用メモリ202からの運用プログラムの読み出しを停止装置自体も停止させる。そして、図5dに示すように、書替用メモリ203を新たな運用メモリ203’および運用メモリ202を書替用メモリ202’として再起動して装置の運用を再開しなければならなかった。そこで、本実施形態では、装置の運用停止や再起動などを行わずに、運用プログラムを変更することができるようになっている。次に、本実施形態に係る通信装置100のCPU盤101における運用メモリ202および書替用メモリ203にCPU201からアクセスする接続例を図6に示す。尚、図4と同符号のものは同じものを示す。図6において、図4と異なるのは、切替回路205がアドレスデコーダ204と運用メモリ202および書替用メモリ203との間に配置されていることである。そして、切替回路205には、コマンドI/F206から出力される切替信号CS_SELと、セパレート信号とが入力され、各メモリセルへのチップセレクト信号が制御される。また、CPU201が出力するリード信号RDは、運用メモリ202にはそのまま入力されるが、書替用メモリ203には切替回路205を介してリード信号RD_bとして入力される。尚、先に説明したように、アドレスデコーダ204の機能をCPU201に含めてCPU200としてもよく、この場合は、CPU200と運用メモリ202および書替用メモリ203との間に切替回路205が配置されるだけである。また、運用メモリ202および書替用メモリ203の各メモリセルへのデータの読み書きは、図4と同様に行われ、例えばチップセレクト信号で特定のメモリセルを選択し、アドレスバスADDの下位12ビットで指定した記憶領域にアクセスすることができる。このように、本実施形態の特徴は、各メモリセルへのチップセレクト信号と、書替用メモリ203へのリード信号とを切替回路205で制御することにある。[切替回路205の構成]次に、切替回路205の構成例について図5を用いて詳しく説明する。図7は、CPU201およびアドレスデコーダ204と、運用メモリ202および書替用メモリ203との間に配置される切替回路205の構成を詳しく描いた図である。図7において、切替回路205は、CS切替回路301と、セパレート回路302と、RD抑制回路303とで構成される。尚、図7では、説明がわかり易いように、運用メモリ202のメモリセル03と、このメモリセル03に対応する書替用メモリ203のメモリセル13とだけを描いてあるが、他のメモリセルについても同様に構成される。ここで、運用メモリ202のメモリセル03の下位12ビットのアドレス空間は、図6に示した例では、3000hから3FFFhである。そして、書替用メモリ203の下位12ビットのアドレス空間も3000hから3FFFhである。従って、チップセレクト信号CS03と、チップセレクト信号CS13との両方をアクティブ本実施形態では、論理1にすれば、メモリセル03とメモリセル13の両方に同じデータを同時に書き込むことができる。また、チップセレクト信号CS03とチップセレクト信号CS13とを入れ替えれば、CPU201は運用メモリ202のメモリセル03からプログラムを読み出しているつもりでも、実際には書替用メモリ203のメモリセル13からプログラムを読み出すことができる。このように、チップセレクト信号CS03とチップセレクト信号CS13の選択を切替回路205CS切替回路301およびセパレート回路302で行うことで、運用中に運用メモリ202と書替用メモリ203との切り替えを行うことができる。ここで、CS切替回路301およびセパレート回路302には、保守端末104が接続されたコマンドI/F206から切替信号CS_SELおよびセパレート信号が入力され、これらの信号によって、アドレスデコーダ204が出力するチップセレクト信号CS_aおよびチップセレクト信号CS_bをチップセレクト信号CS03およびチップセレクト信号CS13のどっちに出力するか、或いは両方に出力するかを切り替える制御を行う。本実施形態の特徴は、この切り替え制御にあり、CPU201はチップセレクト信号CS_aをアクティブにして運用プログラムを読み出す動作を固定して行っているが、切替回路205によってチップセレクト信号CS_aの出力先を運用メモリ202上記の例ではメモリセル03から書替用メモリ203上記の例ではメモリセル13に切り替えるので、CPU201は運用処理を停止することなく、書替用メモリ203にローディングされた変更プログラムを実行することができる。尚、後で詳しく説明するが、本実施形態では、変更プログラムが書き込まれた書替用メモリ203のメモリセル上記の例ではメモリセル13に対応する運用メモリ202のメモリセル上記の例ではメモリセル03にアクセス中は切り替えないように制御する。また、切替回路205は、CPU201が出力するリード信号RDを書替用メモリ203のリード信号RD13に出力するか否かをセパレート信号によって制御するRD抑制回路303を有する。尚、各図では、コマンドI/F206から出力される切替信号CS_SELおよびセパレート信号と、切替回路205は、運用メモリ202のチップセレクト信号CS03と書替用メモリ203のチップセレクト信号CS13とにしか接続されていないが、各メモリセル毎に出力される。従って、保守端末104は、各メモリセル毎に以降で説明する制御を行うことができる。[CS切替回路301の動作]次に、CS切替回路301の動作について説明する。CS切替回路301は、切替信号CS_SELとセパレート信号とによって制御され、CPU201がアドレスデコーダ204を介して出力するチップセレクト信号CS_aとチップセレクト信号CS_bを入力して、チップセレクト信号CS03とチップセレクト信号CS13’とを出力する。図8aは、CS切替回路301がチップセレクト信号CS03として出力する信号を規定する切替信号CS_SELとセパレート信号の論理を示す図である。図8aにおいて、CS切替回路301は、切替信号CS_SELが1、セパレート信号が1の場合、チップセレクト信号CS03にチップセレクト信号CS_bが出力され、それ以外の場合はチップセレクト信号CS03にチップセレクト信号CS_aが出力される。図8bは、CS切替回路301がチップセレクト信号CS13’として出力する信号を規定する切替信号CS_SELとセパレート信号の論理を示す図である。図8bにおいて、CS切替回路301は、切替信号CS_SELが1、セパレート信号が1の場合、チップセレクト信号CS13’にはチップセレクト信号CS_aが出力され、それ以外の場合はチップセレクト信号CS13にはチップセレクト信号CS_bが出力される。ここで、図8cに示すように、チップセレクト信号CS_aまたはチップセレクト信号CS_bがアクティブここでは論理1の場合、切替信号CS_SELは、切替信号CS_SELの発行が無効となり、チップセレクト信号CS_aまたはチップセレクト信号CS_bがノンアクティブここでは論理0の場合のみ切替信号CS_SELの発行が有効となる。つまり、コマンドI/F206から切替信号CS_SELが出力されてもCS切替回路301の出力信号チップセレクト信号CS03およびチップセレクト信号CS13’には影響を与えない。これにより、運用メモリ202または書替用メモリ203をアクセスしている途中チップセレクト信号CS03およびチップセレクト信号CS13’が出力されている途中でメモリの切り替えが行われることを回避できる。このように、CS切替回路301は、運用メモリ202または書替用メモリ203がアクセスされていない時に、切替信号CS_SEL=1且つセパレート信号=1の場合にチップセレクト信号CS_aとチップセレクト信号CS_bとを入れ替えることができる。尚、チップセレクト信号CS_aは、運用メモリ202をアクセスする際にCPU201がアドレスデコーダ204を介して出力するチップセレクト信号で、チップセレクト信号CS_bは、書替用メモリ203をアクセスする際にCPU201がアドレスデコーダ204を介して出力するチップセレクト信号である。従って、CS切替回路301でチップセレクト信号CS_aとチップセレクト信号CS_bとを入れ替えることにより、CPU201は運用メモリ202から運用プログラムを読み出しているつもりでも実際には書替用メモリ203のプログラムを読み出すことになる。これにより、CPU201は、無停止で運用メモリ202に代えて書替用メモリ203のプログラムを実行することができる。尚、この場合、セパレート回路302は、切替回路205が出力するチップセレクト信号CS13’をそのまま書替用メモリ203のチップセレクト信号CS13として出力しているものとする。[セパレート回路302の動作]次に、セパレート回路302の動作について説明する。セパレート回路302は、セパレート信号によって制御され、チップセレクト信号CS03またはチップセレクト信号CS13’を選択して書替用メモリ203のチップセレクト信号CS13として出力する。図9aは、セパレート信号の論理に応じて書替用メモリ203に出力されるチップセレクト信号CS13の一例を示す図である。セパレート回路302は、セパレート信号が0の場合にチップセレクト信号CS13に運用メモリ202と同じチップセレクト信号CS03を出力し、セパレート信号が1の場合にはチップセレクト信号CS13にチップセレクト信号CS13’を出力する。このように、セパレート回路302は、運用メモリ202と書替用メモリ203の両方にチップセレクト信号CS03を出力するか、書替用メモリ203に運用メモリ202とは異なるチップセレクト信号CS13’を出力するかを切り替えることができる。尚、チップセレクト信号CS13’は、切替回路205によってチップセレクト信号CS_aまたはチップセレクト信号CS_bが出力される。ここで、切替回路205は、チップセレクト信号CS_aとチップセレクト信号CS_bの出力先をチップセレクト信号CS03またはチップセレクト信号CS13’のいずれかに出力するだけなので、チップセレクト信号CS03とチップセレクト信号CS13’に同じ信号を出力できない。そこで、セパレート回路302により、運用メモリ202と書替用メモリ203の両方にチップセレクト信号CS03を出力するか、書替用メモリ203に運用メモリ202とは異なるチップセレクト信号CS13’を出力するかを切り替えている。[RD抑制回路303の動作]次に、RD抑制回路303の動作について説明する。RD抑制回路303は、セパレート信号によって制御され、CPU201が出力するリード信号RDを書替用メモリ203のリード信号RD13として出力するか否かを制御する。図9bは、セパレート回路302の論理に応じて書替用メモリ203に出力するリード信号RD13の内容の一例を示す図である。セパレート回路302は、セパレート信号が0の場合はリード信号RDがアクティブここでは論理1になってもリード信号RD13に出力せず、リード信号RD13はノンアクティブここでは論理0のままになる。また、セパレート信号が1の場合はリード信号RDをそのままリード信号RD13として出力する。つまり、リード信号RDがアクティブここでは論理1の場合はリード信号RD13もアクティブになり、リード信号RDがノンアクティブここでは論理0の場合はリード信号RD13もノンアクティブになる。このように、切替回路205は、CS切替回路301と、セパレート回路302と、RD抑制回路303とで構成され、運用中に運用メモリ202と書替用メモリ203との切り替えを行うことができる。以上、通信装置100のCPU盤101におけるCPU201が運用メモリ202および書替用メモリ203にアクセスする際の信号および回路構成について説明した。[プログラム変更処理]次に、通信装置100に運用プログラムを初期ローディングして運用中にプログラム変更を行う場合の処理について説明する。ここで、先に説明したように、CPU201には、保守端末104との制御コマンドの入出力やプログラムに初期ローディングなどの動作を行うための基本プログラムが予め搭載されており、通信装置100の電源投入時には、基本プログラムが実行され、保守端末104とのコマンドインターフェースが利用可能な状態になっている。尚、本実施形態では、保守端末104とのコマンド処理を行うプログラムは、今回のプログラム変更処理の対象外とする。また、このようなコマンド処理は、運用処理の中で定期的なルーチン処理あるいは割り込み処理として実行され、運用処理が停止することはない。初期ローディング処理先ず、初期ローディング処理について、図10aのフローチャートを用いて説明する。尚、本処理は、保守端末104からコマンドが発行された時にCPU201が割り込み処理や定期的なルーチン処理として実行する。ステップS101保守端末104から初期プログラムのローディング指令がCPU201に発行されると、保守端末104から初期プログラムが運用メモリ202と書替用メモリ203の両方にローディングされる。この時、保守端末104は、コマンドI/F206を介して、切替信号CS_SEL=0、セパレート信号=0を切替回路205に出力するので、図8および図9の論理表に従って、チップセレクト信号CS_aがチップセレクト信号CS03およびチップセレクト信号CS13に出力される。そして、この時、CPU201からライト信号WTが運用メモリ202および書替用メモリ203に入力され、初期プログラムが両方のメモリの同じアドレス下位12ビットに記憶される。この初期ローディング時の各メモリの様子を図11に示す。尚、ここでは、全メモリセルの初期ローディングされるものとする。また、図12aは、初期ローディング時のタイミング例を描いた図である。ここで、以降で説明する図12に示した各信号は、切替信号CSSEL、セパレート信号、運用メモリ202のチップセレクト信号CS03、書替用メモリ203のチップセレクト信号CS13、運用メモリ202のリード信号RD、書替用メモリ203のリード信号RD13、アドレスバスADD、データバスDATA、運用メモリ202のライト信号WTおよび書替用メモリ203のライト信号WTである。初期ローディングの場合は、図12aにおいて、運用メモリ202のチップセレクト信号CS03と書替用メモリ203のチップセレクト信号CS13とを同時に出力してアドレスバスADDで指定する両方のメモリの同じメモリセルのアドレス空間を選択し、ライト信号WTを両方のメモリに与えることで、データバスDATA上のプログラムコードを両方のメモリに書き込むことができる。尚、先に説明したように、初期プログラムは、保守端末104に準備された記憶媒体から入力するようにしてもよいし、CPU盤101内部の不揮発性メモリなどに予めデフォルトプログラムを記憶しておき、これを運用メモリ202に展開するようにしてもよい。図10aにおいて、初期プログラムのローディングが終了すると、次のステップS102で運用開始処理を行う。ステップS102保守端末104から運用開始指令が発行されると、CPU201は運用メモリ202にローディングされた運用プログラムを読み出して実行する処理を開始する。尚、本実施形態では、保守端末104から運用開始指令を発行するようにしたが、保守端末104から運用開始指令を発行せずに、ステップS101の初期ローディングが終了後に、自動的に運用処理を開始するようにしてもよい。この場合は、ステップS102の処理は不要である。ステップS103CPU201は、運用メモリ202から運用プログラムを順番に読み出して運用処理を行う。尚、運用プログラムは、例えば運用メモリ202のメモリセル00のアドレス0000hから順番に実行され、メモリセル00のアドレスFFFFhの次はメモリセル01のアドレス0000hに移り、以下同様に順番にプログラムコードを読み出して運用処理を実行する。尚、本実施形態では、メモリセルに記憶された順番にプログラムコードを実行するものとして説明しているが、例えば運用プログラムを機能毎にメモリセルに分けて格納してサブルーチン化しておき、メインルーチンから特定のメモリセルのサブルーチンをコールするようにしてもよい。これにより、運用プログラムを変更する場合にプログラム容量が増減した場合でもメモリセル毎にプログラム変更するだけでよい。ここで、図12bに示すように、CPU201が運用プログラムを読み出して運用処理を実行中運用中、保守端末104は、コマンドI/F206を介して、切替信号CS_SEL=0、セパレート信号=0を切替回路205に出力し続ける。そして、書替用メモリ203にチップセレクト信号CS13が入力されるが、セパレート信号=0なので、図9bの論理表に示したように、書替用メモリ203のリード信号RD13はセパレート回路302によって抑制されて出力されない。これにより、CPU201が運用メモリ202のメモリセル03から運用プログラムを読み出す時に、書替用メモリ203のメモリセル13からプログラムが読み出されてデータバスDATAでデータが衝突することを抑制することができる。この運用中の各メモリの様子を図13に示す。このようにして、CPU201は、CPU盤101、IF盤102およびスイッチ盤103を制御し、通信装置100全体の運用処理を行う。次に、運用メモリ202にローディングされている運用プログラムの一部を変更する場合の処理を図10bに示す。尚、本処理も、保守端末104から発行されるコマンド指令により、例えばCPU201は割り込み処理として実行する。ステップS201保守端末104からCPU201に変更プログラムのローディング指令が発行されると、保守端末104から書替用メモリ203の特定のメモリセル図7の例ではメモリセル13に変更プログラムがローディングされる。この時、保守端末104は、コマンドI/F206を介して、切替信号CS_SEL=0、セパレート信号=1を切替回路205に出力するので、図8および図9の論理表に従って、CPU201がアドレスデコーダ204を介して出力するチップセレクト信号CS_aはチップセレクト信号CS03として出力され、チップセレクト信号CS_bはチップセレクト信号CS13として出力される。尚、チップセレクト信号CS_aとチップセレクト信号CS_bはアドレスバスADDの最上位ビット17ビット目に対応するので、両方が同時に出力されることはない。そして、図12cに示すように、チップセレクト信号CS13が出力中にライト信号WTが出力されると、データバスDATA上の変更プログラムコードが書替用メモリ203のメモリセル13に書き込まれる。尚、ライト信号WTは運用メモリ202にも出力されるが、運用メモリ202のチップセレクト信号CS03は出力されていないので、書替用メモリ203にだけ変更プログラムが書き込まれる。変更プログラムのローディング時の各メモリの様子を図14に示すが、運用メモリ202から運用プログラムを読み出して実行する運用処理は無停止で図13と同様に行われている。尚、CPU201は、例えば書替用メモリ203への変更プログラムの書き込みをタイマー割り込みで定期的に少しずつ行うことにより、運用中の処理を停止すること無く実行できる。このようにして、変更プログラムを運用プログラムと同じメモリセルの書替用メモリ203にローディングすることができる。次に、書替用メモリ203にローディングされた変更プログラムを運用メモリ202の運用プログラムから切り替える場合の処理を図10cに示す。尚、本処理も、保守端末104から発行されるコマンド指令により、例えばCPU201は割り込み処理として実行する。ステップS301保守端末104から変更プログラムへの切替指令が発行されると、CPU201は運用メモリ202にローディングされた運用プログラムの読み出しを継続しながら、変更プログラムが書き込まれた書替用メモリ203のメモリセル13に対応する運用メモリ202のメモリセル03の運用プログラムを読み出す代わりに書替用メモリ203のメモリセル13から変更プログラムを読み出す。そして、メモリセル13から変更プログラムを読み出して運用処理を実行後、再び運用メモリ202に切り替えて、例えば次のメモリセル04から運用プログラムを読み出してその他の運用処理を実行する。つまり、変更プログラムが書き込まれた書替用メモリ203のメモリセル13のみ書替用メモリ203からプログラムコードを読み出して実行する。この時、保守端末104は、コマンドI/F206を介して、切替信号CS_SEL=1、セパレート信号=1を切替回路205に出力するので、図8および図9の論理表に従って、チップセレクト信号CS_aがチップセレクト信号CS13として出力され、チップセレクト信号CS_bがチップセレクト信号CS03として出力される。ここで、CPU201は、チップセレクト信号CS_aを出力して運用プログラムを読み出す動作を継続しているので、図12dに示すように、運用メモリ202のメモリセル03の運用プログラムの代わりに書替用メモリ203のメモリセル13から変更プログラムを読み出すことになる。また、リード信号RDは、運用メモリ202に出力されるがチップセレクト信号CS03がノンアクティブここでは論理0なので、書替用メモリ203からプログラムコードを読み出しているときにデータバスDATA上で衝突することはない。一方、書替用メモリ203のリード信号RD13は、セパレート信号が0の場合にRD抑制回路303で抑制されてリード信号RD13が出力されないので、チップセレクト信号CS03を出力して運用メモリ202から運用プログラムを読み出しているときに、書替用メモリ203からプログラムが読み出されることはない。この場合に各メモリからプログラムを読み出す時の様子を図15に示す。尚、図12dの例のように、チップセレクト信号CS13が出力されていない場合は、RD抑制回路303でリード信号RD13を抑制しなくても書替用メモリ203からプログラムが読み出されることはないが、後に説明するコピー処理などで、運用メモリ202と分離して制御する場合の衝突をRD抑制回路303により回避することができる。従って、CPU201が運用メモリ202と書替用メモリ203のチップセレクト信号のタイミングを管理できる場合は、RD抑制回路303は無くても構わない。また、ここでの例ではメモリセル13に変更プログラムをローディングしたので、運用メモリ202のメモリセル03の代わりに書替用メモリ203のメモリセル13を読み出すように切替回路205は動作するが、他のメモリセルについても同様に動作する。例えば変更プログラムを書替用メモリ203のメモリセル11にローディングした時は、切替回路205は運用メモリ202のメモリセル01の代わりに書替用メモリ203のメモリセル11から変更プログラムを読み出す。このようにして、CPU201は、運用メモリ202から運用プログラムを読み出すつもりでチップセレクト信号CS_aを出力するが、実際には運用メモリ202のメモリセル03ではなく書替用メモリ203のメモリセル13から変更プログラムが読み出される。このようにして、運用処理を停止することなく変更後のプログラムに従った運用処理に切り替えることができる。次に、書替用メモリ203にローディングされた変更プログラムを運用メモリ202にコピーする処理を図10dに示す。尚、本処理も、保守端末104から発行されるコマンド指令により、CPU201は割り込み処理として実行する。ステップS401保守端末104から変更プログラムのコピー指令が発行されると、変更プログラムがローディングされた書替用メモリ203の特定のメモリセル図7の例ではメモリセル13の内容を運用メモリ202の対応するメモリセル図7の例ではメモリセル03にコピーする。この場合、図16に示すように、CPU201は、図15と同様に運用メモリ202のメモリセル03の部分だけ書替用メモリ203のメモリセル13から変更プログラムを読み出し、他のメモリセルは運用メモリ202から運用プログラムを読み出して運用処理を実行している。ここで、CPU201は、書替用メモリ203のメモリセル13から運用メモリ202のメモリセル03への変更プログラムのコピーを例えばタイマーで定期的に行う割り込み処理などで少しずつ行う。これにより、運用中の処理を停止すること無くコピー処理を実行できる。このようにして、CPU201は、書替用メモリ203の変更プログラムが書き込まれたメモリセル13から変更プログラムを読み出し、アドレスの下位12ビットがメモリセル13と同じアドレス空間に対応する運用メモリ202のメモリセル03に変更プログラムをコピーする。尚、この時点では、CPU201は、未だ書替用メモリ203のメモリセル13から変更プログラムを読み出して運用処理を実行中である。次に、書替用メモリ203のメモリセル13から変更プログラムを読み出す動作に代えて、メモリセル13と同じ変更プログラムがコピーされた運用メモリ202のメモリセル03から変更プログラムを読み出す動作に切り戻す処理を図10eに示す。尚、本処理も、保守端末104から発行されるコマンド指令により、CPU201は割り込み処理として実行する。ステップS501保守端末104から切り戻し指令が発行されると、CPU201が実行するプログラムの読み出し先を書替用メモリ203のメモリセル13から運用メモリ202のメモリセル03に切り替える。この時、保守端末104は、コマンドI/F206を介して、切替信号CS_SEL=0、セパレート信号=0を切替回路205に出力するので、チップセレクト信号CS13として切替回路205から出力されていたチップセレクト信号CS_aは、再びチップセレクト信号CS03に出力される。これにより、図17に示すように、運用メモリ202のメモリセル03から変更後のプログラムが読み出されるようになり、図13の初期プログラムの実行時と同様にCPU201は変更後の運用処理を行うことができる。以上説明したように、本実施形態に係る通信装置100のCPU盤101で運用処理を実行中のCPU201は、運用処理を停止することなく、運用プログラムの変更を行うことができる。特に、社会基盤に関わる組込み系コンピュータの監視制御装置においても、頻繁に発生する小規模なロジック変更などのプログラム変更を完全無停止にて実施することが可能となる。また、これにより、他作業との調整を行わずに顧客が要求する仕様変更を装置の運用中に停止することなく行うことができ、作業性の大幅な向上および工数の削減を図ると共に、顧客満足度の向上に寄与することができる。以上、本発明に係る制御装置およびプログラム変更方法について、各実施例を挙げて説明してきたが、その精神またはその主要な特徴から逸脱することなく他の多様な形で実施することができる。そのため、上述した実施例はあらゆる点で単なる例示に過ぎず、限定的に解釈してはならない。本発明は、特許請求の範囲によって示されるものであって、本発明は明細書本文にはなんら拘束されない。さらに、特許請求の範囲の均等範囲に属する変形や変更は、全て本発明の範囲内である。