"光電変換を行う複数の画素が行列状に配列された画素アレイ部と、ロジック部を含み、上記画素アレイ部から画素信号の読み出しを行う画素信号読み出し部と、上記ロジック部に駆動電圧を供給するレギュレータと、第1チップと、第2チップと、を有し、上記第1チップと上記第2チップは貼り合わされた積層構造を有し、上記第1チップは、上記画素アレイ部が配置され、上記第2チップは、少なくともロジック部およびレギュレータが配置され、上記レギュレータは、基準電圧を生成する基準電圧生成部と、複数の出力段トランジスタと、上記基準電圧と上記複数の出力段トランジスタの共通化された出力電圧を比較する演算増幅器と、を含み、上記演算増幅器の出力は上記複数の出力段トランジスタのゲートに接続され、出力段トランジスタの出力経路は一つのノードに接続され、上記演算増幅器にフィードバックされ、上記複数の出力トランジスタの電源側端子はそれぞれ外部電源電圧が供給される供給電源端子に接続され、上記演算増幅器は、上記基準電圧と上記複数の出力段トランジスタの上記ノードで共通化された出力電圧を比較して上記複数の出力段トランジスタのゲート電圧を制御する固体撮像素子。上記複数の出力段トランジスタは、上記第2チップにおいて分散させて配置されている請求項1記載の固体撮像素子。上記複数の出力段トランジスタは、上記第2チップの隅に分散させて配置されている請求項2記載の固体撮像素子。上記分散させて配置された上記複数の出力段トランジスタのセンスラインは基板を介して接続され、上記演算増幅器にフィードバックされている。請求項2記載の固体撮像素子。上記基準電圧発生部は、一定の電流を供給するバンドギャップ部BGRと、上記BGRによる電流を受けて基準電圧を生成して上記演算増幅器に供給する基準電圧発生抵抗と、を含む請求項1記載の固体撮像素子。上記レギュレータは、スタンバイ制御信号により出力を固定電位するトランジスタを除き、内部トランジスタをすべてオフにし、上記BGRからの電流はカットするスタンバイ機能を有する請求項5記載の固体撮像素子。上記レギュレータは、強制スタンバイ制御信号によりレギュレータとしての機能をオフにし、出力端子に外部からロジック電源用電圧を供給可能とする強制スタンバイ機能を有する請求項1記載の固体撮像素子。上記レギュレータは、強制スタンバイ動作時、出力段トランジスタをオフにする回路を含み、強制スタンバイ時、上記演算増幅器内のトランジスタはすべてオフし、かつ、外部供給電源と上記ロジック電源を接続して、出力段トランジスタの電源側端子と出力側端子を同電位とする請求項7記載の固体撮像素子。固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素アレイ部と、ロジック部を含み、上記画素アレイ部から画素信号の読み出しを行う画素信号読み出し部と、上記ロジック部に駆動電圧を供給するレギュレータと、第1チップと、第2チップと、を有し、上記第1チップと上記第2チップは貼り合わされた積層構造を有し、上記第1チップは、上記画素アレイ部が配置され、上記第2チップは、少なくともロジック部およびレギュレータが配置され、上記レギュレータは、基準電圧を生成する基準電圧生成部と、複数の出力段トランジスタと、上記基準電圧と上記複数の出力段トランジスタの共通化された出力電圧を比較する演算増幅器と、を含み、上記演算増幅器の出力は上記複数の出力段トランジスタのゲートに接続され、出力段トランジスタの出力経路は一つのノードに接続され、上記演算増幅器にフィードバックされ、上記複数の出力トランジスタの電源側端子はそれぞれ外部電源電圧が供給される供給電源端子に接続され、上記演算増幅器は、上記基準電圧と上記複数の出力段トランジスタの上記ノードで共通化された出力電圧を比較して上記複数の出力段トランジスタのゲート電圧を制御するカメラシステム。ところで、通常、イメージセンサのロジック用電源は外部から供給を行っている。そのため、外部からロジック用電源電圧を供給できない顧客への対応は行えていないのが現状である。この対応として、イメージセンサチップ内に、LDOLowDropOut:低ドロップアウト等の内部レギュレータを搭載することが考えられる。しかし、内部レギュレータをチップ内に搭載することで、チップ面内の熱勾配問題が生じる。この点は、上下チップに張り合わせた積層構造を有するイメージセンサに搭載した場合では、画素の直下に熱源が発生してしまうため特に問題といえる。また、レギュレータを複数配置することも考えられるがエラーアンプが同一ノードを帰還するため、意図しない動作がおこる可能性がある。本技術は、チップ内の熱勾配を緩和することが可能で、ひいてはダークシェーディングを緩和することが可能な固体撮像素子およびカメラシステムを提供することにある。本技術の第1の観点の固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素アレイ部と、ロジック部を含み、上記画素アレイ部から画素信号の読み出しを行う画素信号読み出し部と、上記ロジック部に駆動電圧を供給するレギュレータと、第1チップと、第2チップと、を有し、上記第1チップと上記第2チップは貼り合わされた積層構造を有し、上記第1チップは、上記画素アレイ部が配置され、上記第2チップは、少なくともロジック部およびレギュレータが配置され、上記レギュレータは、基準電圧を生成する基準電圧生成部と、複数の出力段トランジスタと、上記基準電圧と上記複数の出力段トランジスタの共通化された出力電圧を比較する演算増幅器と、を含み、上記演算増幅器の出力は上記複数の出力段トランジスタのゲートに接続され、出力段トランジスタの出力経路は一つのノードに接続され、上記演算増幅器にフィードバックされ、上記複数の出力トランジスタの電源側端子はそれぞれ外部電源電圧が供給される供給電源端子に接続され、上記演算増幅器は、上記基準電圧と上記複数の出力段トランジスタの上記ノードで共通化された出力電圧を比較して上記複数の出力段トランジスタのゲート電圧を制御する。本技術の第2の観点のカメラシステムは、固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素アレイ部と、ロジック部を含み、上記画素アレイ部から画素信号の読み出しを行う画素信号読み出し部と、上記ロジック部に駆動電圧を供給するレギュレータと、第1チップと、第2チップと、を有し、上記第1チップと上記第2チップは貼り合わされた積層構造を有し、上記第1チップは、上記画素アレイ部が配置され、上記第2チップは、少なくともロジック部およびレギュレータが配置され、上記レギュレータは、基準電圧を生成する基準電圧生成部と、複数の出力段トランジスタと、上記基準電圧と上記複数の出力段トランジスタの共通化された出力電圧を比較する演算増幅器と、を含み、上記演算増幅器の出力は上記複数の出力段トランジスタのゲートに接続され、出力段トランジスタの出力経路は一つのノードに接続され、上記演算増幅器にフィードバックされ、上記複数の出力トランジスタの電源側端子はそれぞれ外部電源電圧が供給される供給電源端子に接続され、上記演算増幅器は、上記基準電圧と上記複数の出力段トランジスタの上記ノードで共通化された出力電圧を比較して上記複数の出力段トランジスタのゲート電圧を制御する。本技術によれば、チップ内の熱勾配を緩和することが可能で、ひいてはダークシェーディングを緩和することができる。以下、本技術の実施形態を図面に関連付けて説明する。なお、説明は以下の順序で行う。1.固体撮像素子の積層構造2.レギュレータの構成およびチップにおける配置例3.固体撮像素子の概要4.カメラシステムの構成例<1.固体撮像素子の積層構造>図3は、本実施形態に係る固体撮像素子の積層構造の一例を示す図である。本実施形態の固体撮像素子100は、アレイ状に配置された、光電変換素子等を含む複数の画素センサを有する。固体撮像素子100は、図3に示すように、第1チップ上チップ110と第2チップ下チップ120の積層構造を有する。積層される第1チップ110と第2チップ120は、第1チップ110に形成されたビアTCVにより電気的に接続される。この固体撮像素子100は、ウェハレベルで貼り合わせ後、ダイシングで切り出した積層構造の半導体装置として形成される。上下2チップの積層構造において、第1チップ110はアイレ状に複数の画素を含む画素アイレ部が配置されたアナログチップセンサチップで構成される。第2チップ120は第1チップ110からTCVを介して転送されるアナログ信号を量子化する回路および信号処理回路ロジック回路を含むロジックチップデジタルチップで構成される。ボンディングパッドBPDおよび入出力回路は第2チップ120に形成されており、第1チップ110には、第2チップ120にワイヤーボンドするための開口部OPNが形成されている。第1チップ110と第2チップ120間の電気的接続は、たとえばビアTCVを通して行われる。TCVビアの配置位置はチップ端、もしくはパッドPADと回路領域の間とする。たとえば、制御信号ならびに電力供給用TCVは主にチップ角部の4箇所に集中し、第1チップ110の信号配線領域を削減することができる。第1チップ110の配線層数削減により、電源線抵抗が増加し、IRDropが増大する課題に対し、TCVを有効に配置することで、第2チップ120の配線を用いて第1チップ110の電源のノイズ対策や安定供給等のための強化を行うことが可能である。そして、本実施形態に係る2チップの積層構造を有する固体撮像素子100は、以下の特徴的な構成を有する。図4は、本実施形態に係る2チップの積層構造を有する固体撮像素子の特徴的な構成を説明するための図である。固体撮像素子100は、図4に示すように、アナログチップである第1チップ110に画素アレイ部130が配置される。固体撮像素子100は、デジタルチップである第2チップ120にロジック回路140およびロジック回路の内部電源となるLDOからなる内部レギュレータ150が配置される。このように、本実施形態に係る固体撮像素子100は、内部レギュレータLDOを第2チップ120内に搭載し、外部からロジック電源を供給しない顧客への対応を可能としている。内部レギュレータ150は、LDOによりロジック回路140に供給する電源の電圧を低下させることで、ロジック回路140のトランジスタで発生する電界を緩和し、特性の劣化を抑制軽減する。なお、LDOとは、入力電圧が所望の出力電圧をわずかに超える程度の時にも動作するリニア電圧レギュレータである。ただし、レギュレータLDOを内部に搭載することで、チップ面内の熱勾配問題が生じる。この点は上下チップに張り合わせた積層構造を有する固体撮像素子100に搭載した場合では、画素の直下に熱源が発生し、第1チップ側似影響を及ぼすおそれがある。そのため、本レギュレータLDO150では、図4に示すように、エラーアンプ151を一つにし、出力段のみを複数本例では4の出力段アンプ出力段トランジスタ152~155に分散させる構成を採用している。その理由は、出力段を分散分割しチップ内の隅図4の例では4隅に分散させて配置することで、第2チップ120面内の熱勾配を緩和することが可能とするからである。この効果として、チップ面内の熱勾配により生じたダークシェーディングを緩和することが可能である。また、エラーアンプ151が一つのため帰還点も一つであり、複数のアンプがある構成より安定的である。<2.レギュレータの構成およびチップにおける配置例>図5は、本実施形態に係る内部レギュレータの基本的な構成例を示す回路図である。図6は、図5のレギュレータを第2チップに搭載した一例を示す図である。図7は、図6のレギュレータの構成において、出力段アンプが外部供給電源に接続された例を示す図である。図5のレギュレータ150は、演算増幅器エラーアンプ151、複数の出力用PMOSトランジスタ電界効果トランジスタ152~155、基準電圧発生回路156、および帰還フィードバック用分圧抵抗R1,R2を有する。なお、図5において、LD1~LD4は電圧供給先にある負荷を示している。基準電圧発生回路156は、バンドギャップBGR回路157および基準電圧発生用抵抗R3,R4を含んで構成されている。基準電圧発生回路156は、直列接続された抵抗R3,R4が第2チップ120内のバンドギャップBGR回路157からの電流を受けて基準電圧VREFを発生してエラーアンプ151の一方の入力端子に供給する。エラーアンプ151の他方の入力端子は、直列に接続された分圧抵抗R1,R2の接続点に接続される。エラーアンプ151の出力端子は、複数の出力段トランジスタ152~155のゲートにそれぞれ接続されている。出力段トランジスタ152のソースはたとえば外部から供給される、たとえば1.8Vの電源電圧の供給電源端子VT1に接続され、ドレインはロジック回路140内の負荷LD1および第2チップ120の形成された接続端子TC1に接続されている。出力段トランジスタ153のソースはたとえば外部から供給される、たとえば1.8Vの電源電圧の供給電源端子VT2に接続され、ドレインはロジック回路140内の負荷LD2および第2チップ120の形成された接続端子TC2に接続されている。出力段トランジスタ154のソースはたとえば外部から供給される、たとえば1.8Vの電源電圧の供給電源端子VT3に接続され、ドレインはロジック回路140内の負荷LD3および第2チップ120の形成された接続端子TC3に接続されている。出力段トランジスタ155のソースはたとえば外部から供給される、たとえば1.8Vの電源電圧の供給電源端子VT4に接続され、ドレインはロジック回路140内の負荷LD4および第2チップ120の形成された接続端子TC4に接続されている。出力段トランジスタ152~155の出力は負荷LD1~LD4を駆動した後、一つのノードND1に接続されて、分圧抵抗R1の一端に共通に接続されている。このように、出力段トランジスタ152~155の出力は平均化されて分圧抵抗を介してエラーアンプ151にフィードバックされる。また、各出力段アンプの出力段トランジスタ152~155のソースが接続される電源電圧の供給電源端子VT1~VT4は、たとえば図7に示すように、外部供給電源160に接続される。また、本実施形態においては、図6および図7に示すように、分割配置された出力段アンプのセンスライン出力段トランジスタのドレイン側ラインは接続端子TC1~TC4を通して第2チップ120外の基板170を介して接続されている。このように、基板接続することにより低い抵抗値がフィードバックすることが可能となる。このレギュレータ150では、基準電圧VREFが入力されるエラーアンプ151により出力段の出力段トランジスタ152~155のゲート電圧を制御する。そして、レギュレータ150は、各出力段トランジスタ152~155の出力が共通に接続された分圧抵抗R1、R2の中点がエラーアンプ151に入力されることでフィードバックがかかり、所望の定電圧を生成している。また、本実施形態のレギュレータ150は、スタンバイ機能スタンバイモードと強制スタンバイ機能強制スタンバイモードを有する。図8は、本実施形態に係るレギュレータにおけるスタンバイ機能スタンバイモードと強制スタンバイ機能強制スタンバイモードを説明するための図である。スタンバイモードはスタンバイ制御信号STBによりレギュレータ150Aをスタンバイ状態にし、レギュレータ150Aの出力を、たとえば図8に示すように、プルダウントランジスタ158により固定電位、たとえばGNDレベルとする。スタンバイモードでは、スタンバイ制御信号STBによりGNDレベルへのプルダウントランジスタ158を除き、内部トランジスタをすべてオフにし、BGR157からの基準電流はカットする。このとき、レギュレータ150の出力はGNDレベルとなる。強制スタンバイモードは、強制スタンバイ制御信号FSTBによりレギュレータ150Aの機能をオフにし、レギュレータ150Aの出力端子に外部からロジック電源用電圧を供給可能とする。強制スタンバイモードは、強制スタンバイ制御信号FSTBにより、レギュレータ150Aをスタンバイ状態にし、たとえば図8に示すように、スイッチSW1をオフにして、出力ノードND1をハイインピーダンスHizにする。このとき、強制スタンバイ制御をスタンバイ制御よりも優勢する。図9は、本実施形態に係るレギュレータにおける強制スタンバイ機能強制スタンバイモードをさらに説明するための図である。図9のレギュレータ150Bは、強制スタンバイモード動作時、出力段トランジスタをオフカットオフさせる回路としてスイッチSW2を有する。スイッチSW2は、外部供給電源160とエラーアンプ151の出力間に接続され、強制スタンバイ制御信号FSTBを受けてオンし、出力段トランジスタ152~155のゲートを外部供給電源電圧レベルとしてカットオフさせる。強制スタンバイモード時、エラーアンプ151内のトランジスタはすべてオフしているが、出力段トランジスタ152~155の電源側がフローティング状態となる。その結果、レギュレータ150Bの出力段トランジスタ152~155のボディダイオードを通して電源へ逆流してしまう。それを回避するため、図9に示すように、レギュレータ150Bの外部供給電源とレギュレータ150Bに供給するロジック電源180を接続し、スイッチSW2をオンにする。これにより、出力段トランジスタ152~155のソース側とドレイン側が同電位となりボディダイオードを通して電源への逆流を回避することができる。図5~図9に示すレギュレータ150150A,150Bは、ロジック用電源電圧を供給可能な顧客に対しては、出力段から分圧抵抗にかけて基板170上で接続している。このため、強制スタンバイモード時には基板170から直接外部のロジック電源電圧を供給可能とする。ただし、レギュレータ150は、電源はフローディングでの動作となり出力段トランジスタのボディダイオードを通して、電源系へ電流が逆流してしまう。そこでモジュール内で出力段トランジスタのソード、ドレインを同電位にすることで逆流防止を実現している。また、レギュレータ150では、スタンバイモード時の消費電流を抑えた設計を行っている。スタンバイモード時は、回路内のトランジスタがすべてオフするように設計しているため、スタンバイ電流はトランジスタのオフリーク電流になる。レギュレータ150内では出力段トランジスタ152~155が最も消費電流が大きいため、リーク電流を見込んだ出力段のサイズを決定している。また、出力段を分割配置することで、エラーアンプ151と出力段間で長距離配線が発生する。この長距離配線によるRC容量はレギュレータ150の安定性を劣化させるため、RC容量を可能な限り下げるようにしている。図10は、本実施形態に係る内部レギュレータの他の構成例を示す回路図である。図10の内部レギュレータ150Cが図5等のレギュレータ150と基本的に異なる点は、出力トランジスタ152~155の出力を、負荷LD1~LD4を駆動する前の段階で共通に接続して電圧抵抗に接続していることにある。この場合、基板による接続がないことから、外部からのロジック用電源電圧を供給できる場合に対応が困難である。その他の構成は図5等のレギュレータ150と同様であり、同様の効果を得ることができる。<3.固体撮像素子の概要>本実施形態に係る固体撮像素子の一例としてCMOSイメージセンサの構成例について説明する。<3.1固体撮像素子の基本的な構成>図11は、本実施形態に係るCMOSイメージセンサ固体撮像素子の基本的な構成例を示す図である。図11のCMOSイメージセンサ200は、画素アレイ部210、行選択回路Vdec220、およびカラム読み出し回路AFE230を有する。そして、行選択回路220およびカラム読み出し回路230により画素信号読み出し部が形成される。この半導体装置としてのCMOSイメージセンサ200は、図3の積層構造が採用される。本実施形態において、この積層構造においては、基本的に、第1チップ110には画素アレイ部210が配置される。そしてたとえば、第2チップ120に画素信号読み出し部を形成する行選択回路220およびカラム読み出し回路230、並びにレギュレータ150が配置される。そして、画素の駆動信号や画素センサのアナログ読み出し信号、電源電圧等は第1チップ110の形成されるTCVを通して、第1チップ110と第2チップ120間で送受される。画素アレイ部210は、複数の画素回路210AがM行×N列の2次元状マトリクス状に配列されている。図12は、本実施形態に係る4つのトランジスタで構成されるCMOSイメージセンサの画素の一例を示す図である。この画素回路210Aは、たとえばフォトダイオードPDからなる光電変換素子以下、単にPDというときもある211を有する。そして、画素回路210Aは、この1個の光電変換素子211に対して、転送トランジスタ212、リセットトランジスタ213、増幅トランジスタ214、および選択トランジスタ215の4つのトランジスタを能動素子として有する。光電変換素子211は、入射光をその光量に応じた量の電荷ここでは電子に光電変換する。転送素子としての転送トランジスタ212は、光電変換素子211と入力ノードとしてのフローティングディフュージョンFDとの間に接続され、転送制御線LTRGを通じてそのゲート転送ゲートに制御信号である転送信号TRGが与えられる。これにより、転送トランジスタ212は、光電変換素子211で光電変換された電子をフローティングディフュージョンFDに転送する。リセットトランジスタ213は、電源電圧VDDが供給される電源ラインLVDDとフローティングディフュージョンFDとの間に接続され、リセット制御線LRSTを通してそのゲートに制御信号であるリセット信号RSTが与えられる。これにより、リセット素子としてのリセットトランジスタ213は、フローティングディフュージョンFDの電位を電源ラインLVDDの電位にリセットする。フローティングディフュージョンFDには、増幅素子としての増幅トランジスタ214のゲートが接続されている。すなわち、フローティングディフュージョンFDは増幅素子としての増幅トランジスタ214の入力ノードとして機能する。増幅トランジスタ214と選択トランジスタ215は電源電圧VDDが供給される電源ラインLVDDと信号線LSGNとの間に直列に接続されている。このように、増幅トランジスタ214は、選択トランジスタ215を介して信号線LSGNに接続され、画素部外の定電流源ISとソースフォロアを構成している。そして、選択制御線LSELを通してアドレス信号に応じた制御信号である選択信号SELが選択トランジスタ215のゲートに与えられ、選択トランジスタ215がオンする。選択トランジスタ215がオンすると、増幅トランジスタ214はフローティングディフュージョンFDの電位を増幅してその電位に応じた電圧を信号線LSGNに出力する。信号線LSGNを通じて、各画素から出力された電圧は、カラム読み出し回路230に出力される。これらの動作は、たとえば転送トランジスタ212、リセットトランジスタ213、および選択トランジスタ215の各ゲートが行単位で接続されていることから、1行分の各画素について同時に行われる。画素アレイ部210に配線されているリセット制御線LRST、転送制御線LTRG、および選択制御線LSELが一組として画素配列の各行単位で配線されている。LRST、LTRG、LSELの各制御線はそれぞれM本ずつ設けられている。これらのリセット制御線LRST、転送制御線LTRG、および選択制御線LSELは、行選択回路220により駆動される。行選択回路220は、画素アレイ部210の中の任意の行に配置された画素の動作を制御する。行選択回路220は、制御線LSEL、LRST、LTRGを通して画素を制御する。行選択回路220は、たとえばシャッターモード切替信号に応じて露光方式を行毎に露光を行うローリングシャッター方式または前画素動に露光を行うグローバルシャッター方式に切り替えて、画像駆動制御を行う。カラム読み出し回路230は、行選択回路220により読み出し制御された画素行のデータを信号出力線LSGNを介して受け取り、後段の信号処理回路に転送する。カラム読み出し回路230は、CDS回路やADCAnalogdigitalconverter:アナログデジタルコンバータを含む。<3.2列並列ADC搭載固体撮像装置の構成例>なお、本実施形態に係るCMOSイメージセンサは、特に限定されないが、たとえば列並列型のアナログ-デジタル変換装置以下、ADCと略すを搭載したCMOSイメージセンサとして構成することも可能である。図13は、本実施形態に係る列並列ADC搭載CMOSイメージセンサ固体撮像素子の構成例を示すブロック図である。この固体撮像素子300は、図13に示すように、撮像部としての画素アレイ部310、画素駆動部としての行選択回路320、水平転送走査回路330、タイミング制御回路340を有する。さらに、固体撮像素子300は、ADC群350、ランプ信号発生器としてのデジタル-アナログ変換装置以下、DACと略す360、アンプ回路S/A370、信号処理回路380、および水平転送線390を有する。画素アレイ部310は、光電変換素子フォトダイオードと画素内アンプとを含む、たとえば図16に示すような画素がマトリックス状行列状に配置されて構成される。また、固体撮像素子300においては、画素アレイ部310の信号を順次読み出すための制御回路として次の回路が配置されている。すなわち、固体撮像素子300においては、制御回路として内部クロックを生成するタイミング制御回路340、行アドレスや行走査を制御する行選択回路320、そして列アドレスや列走査を制御する水平転送走査回路330が配置される。ADC群350は、比較器351、カウンタ352、およびラッチ353を有するシングルスロープ型ADCが複数列配列されている。比較器351は、DAC360により生成される参照電圧を階段状に変化させたランプ波形RAMPである参照電圧Vslopと、行線毎に画素から垂直信号線LSGNを経由し得られるアナログ信号とを比較する。カウンタ352は、比較器351の比較時間をカウントする。ADC群350は、nビットデジタル信号変換機能を有し、垂直信号線列線毎に配置され、列並列ADCブロックが構成される。各ラッチ353の出力は、たとえば2nビット幅の水平転送線390に接続されている。そして、水平転送線390に対応した2n個のアンプ回路370、および信号処理回路380が配置される。ADC群350においては、垂直信号線LSGNに読み出されたアナログ信号電位VSLは列毎に配置された比較器351で参照電圧Vslopある傾きを持った線形に変化するスロープ波形と比較される。このとき、比較器351と同ように列毎に配置されたカウンタ352が動作しており、ランプ波形RAMPのある電位Vslopとカウンタ値が一対一対応を取りながら変化することで垂直信号線の電位アナログ信号VSLをデジタル信号に変換する。参照電圧Vslopの変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期で数えることでデジタル値に変換するものである。そしてアナログ電気信号VSLと参照電圧Vslopが交わったとき、比較器351の出力が反転し、カウンタ352の入力クロックを停止し、AD変換が完了する。以上のAD変換期間終了後、水平転送走査回路330により、ラッチ353に保持されたデータが、水平転送線390、アンプ回路370を経て信号処理回路380に入力され、2次元画像が生成される。このようにして、列並列出力処理が行われる。なお、ここで採用される比較器351の具体的な構成については後で詳述する。この半導体装置としてのCMOSイメージセンサ300においても、図9の積層構造が採用される。本実施形態において、この積層構造においては、基本的に、第1チップ110には画素アレイ部310やADC群350の比較器351が配置される。第2チップ120に、行選択回路320、水平転送走査回路330、タイミング制御回路340、ADC群350のカウンタ352、ラッチ353、DAC360、アンプ回路370、信号処理回路380、水平転送線390、レギュレータ150が配置される。そして、画素の駆動信号や画素センサのアナログ読み出し信号、電源電圧等は第1チップ110の形成されるTCVを通して、第1チップ110と第2チップ120間で送受される。以上説明したように、本実施形態によれば、以下の効果を得ることができる。本実施形態に係るレギュレータ150は、エラーアンプを一つ、複数の出力段トランジスタ、分圧抵抗を有する低ドロップアウト電圧レギュレータLDOである。レギュレータ150は、エラーアンプの出力は複数の出力段トランジスタに接続され、出力段トランジスタの出力経路は一つのノードに接続され分圧抵抗を介しエラーアンプにフィードバックする構成を有する。このレギュレータ150は、ロジック回路140が配置される第2チップ120に配置される。このように、エラーアンプをひとつにすることで帰還点も一つとなり、複数のエラーアンプがあるより安定的な動作をする。レギュレータをイメージセンサ内部に搭載した場合、レギュレータが熱源となりチップ面内に熱勾配が生じるが、本実施形態では、出力段がたとえばチップの隅に分割分散配置されている。これにより、チップ面内における熱勾配を緩和することができる。上下チップ110,120に張り合わせた積層構造を有するイメージセンサにレギュレータを搭載した場合、画素の直下に熱源がくるため特に問題となる。出力段トランジスタを分割し隅に配置することで熱勾配によって生じるダークシェーディングを緩和することができる。また、ロジック用電源を供給不可の顧客への対応が可能である。出力段を分割することによりロジック部へのIRドロップを緩和することができる。出力段トランジスタからのセンスラインは分圧抵抗を介しフィードバックされることで所望の電圧を出力することから、出力段の電圧の変動はフィードバック構成により補正される。また、レギュレータは、スタンバイモード機能を有する。スタンバイ機能はスタンバイ制御信号によりGNDレベルへのプルダウントランジスタを除き、内部トランジスタをすべてオフにし、BGRからの基準電流はカットする。このときレギュレータの出力はGNDレベルにする。したがって、スタンバイモード時すべてのトランジスタがオフしているため低消費電力である。オフリークのほんどは出力段トランジスタであるため、オフリークを考慮して出力段トランジスタのサイズを決定することができる。レギュレータは、出力端子を有し、強制スタンバイ機能を有する。強制スタンバイ機能は、強制スタンバイ制御信号によりレギュレータの機能をオフし、出力端子に外部からロジック電源用電圧を供給可能とする。したがって、レギュレータをオフにすることで、外部電源からの供給が可能となる。強制スタンバイモード時、レギュレータの外部供給電源とレギュレータに供給するロジック用電源を接続し、出力トランジスタをオフにする。これにより、出力段トランジスタ152~155のソース側とドレイン側が同電位となりボディダイオードを通して電源への逆流を回避することができる。また、本実施形態では、分割配置された出力段トランジスタのセンスラインは基板を介して接続し、エラーアンプにフィードバックする。このように、基板接続することで低い抵抗値でフィードバックが可能となる。このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。<4.カメラシステムの構成例>図14は、本技術の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。本カメラシステム400は、図14に示すように、本実施形態に係るCMOSイメージセンサ固体撮像素子100,200,300が適用可能な撮像デバイス410を有する。さらに、カメラシステム400は、この撮像デバイス410の画素領域に入射光を導く被写体像を結像する光学系、たとえば入射光像光を撮像面上に結像させるレンズ420を有する。カメラシステム400は、撮像デバイス410を駆動する駆動回路430と、撮像デバイス410の出力信号を処理する信号処理回路440と、を有する。駆動回路430は、撮像デバイス410内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータを有し、所定のタイミング信号で撮像デバイス410を駆動する。また、信号処理回路440は、撮像デバイス410の出力信号に対して所定の信号処理を施す。信号処理回路440で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路440で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス410として、先述した撮像素子100,200,300を搭載することで、低消費電力で、高精度なカメラが実現できる。なお、本技術は以下のような構成をとることができる。1光電変換を行う複数の画素が行列状に配列された画素アレイ部と、ロジック部を含み、上記画素アレイ部から画素信号の読み出しを行う画素信号読み出し部と、上記ロジック部に駆動電圧を供給するレギュレータと、第1チップと、第2チップと、を有し、上記第1チップと上記第2チップは貼り合わされた積層構造を有し、上記第1チップは、上記画素アレイ部が配置され、上記第2チップは、少なくともロジック部およびレギュレータが配置され、上記レギュレータは、基準電圧を生成する基準電圧生成部と、複数の出力段トランジスタと、上記基準電圧と上記複数の出力段トランジスタの共通化された出力電圧を比較する演算増幅器と、を含み、上記演算増幅器の出力は上記複数の出力段トランジスタのゲートに接続され、出力段トランジスタの出力経路は一つのノードに接続され、上記演算増幅器にフィードバックされ、上記複数の出力トランジスタの電源側端子はそれぞれ外部電源電圧が供給される供給電源端子に接続され、上記演算増幅器は、上記基準電圧と上記複数の出力段トランジスタの上記ノードで共通化された出力電圧を比較して上記複数の出力段トランジスタのゲート電圧を制御する固体撮像素子。2上記複数の出力段トランジスタは、上記第2チップにおいて分散させて配置されている上記1記載の固体撮像素子。3上記複数の出力段トランジスタは、上記第2チップの隅に分散させて配置されている上記2記載の固体撮像素子。4上記分散させて配置された上記複数の出力段トランジスタのセンスラインは基板を介して接続され、上記演算増幅器にフィードバックされている。上記2または3記載の固体撮像素子。5上記基準電圧発生回路は、一定の電流を供給するバンドギャップ回路BGRと、上記BGRによる電流を受けて基準電圧を生成して上記演算増幅器に供給する基準電圧発生抵抗と、を含む上記1から4のいずれか一に記載の固体撮像素子。6上記レギュレータは、スタンバイ制御信号により出力を固定電位するトランジスタを除き、内部トランジスタをすべてオフFにし、上記BGRからの電流はカットするスタンバイ機能を有する上記5記載の固体撮像素子。7上記レギュレータは、強制スタンバイ制御信号によりレギュレータとしての機能をオフにし、出力端子に外部からロジック電源用電圧を供給可能とする強制スタンバイ機能を有する上記1から6のいずれか一に記載の固体撮像素子。8上記レギュレータは、強制スタンバイ動作時、出力段トランジスタをオフにする回路を含み、強制スタンバイ時、上記演算増幅器内のトランジスタはすべてオフし、かつ、外部供給電源と上記ロジック用電源を接続して、出力段トランジスタの電源側端子と出力側端子を同電位とする上記7記載の固体撮像素子。9固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素アレイ部と、ロジック部を含み、上記画素アレイ部から画素信号の読み出しを行う画素信号読み出し部と、上記ロジック部に駆動電圧を供給するレギュレータと、第1チップと、第2チップと、を有し、上記第1チップと上記第2チップは貼り合わされた積層構造を有し、上記第1チップは、上記画素アレイ部が配置され、上記第2チップは、少なくともロジック部およびレギュレータが配置され、上記レギュレータは、基準電圧を生成する基準電圧生成部と、複数の出力段トランジスタと、上記基準電圧と上記複数の出力段トランジスタの共通化された出力電圧を比較する演算増幅器と、を含み、上記演算増幅器の出力は上記複数の出力段トランジスタのゲートに接続され、出力段トランジスタの出力経路は一つのノードに接続され、上記演算増幅器にフィードバックされ、上記複数の出力トランジスタの電源側端子はそれぞれ外部電源電圧が供給される供給電源端子に接続され、上記演算増幅器は、上記基準電圧と上記複数の出力段トランジスタの上記ノードで共通化された出力電圧を比較して上記複数の出力段トランジスタのゲート電圧を制御するカメラシステム。"