複数の閾値電圧分布を保持可能に構成された複数のメモリセル、及び複数の前記メモリセルのゲートに共通接続された複数のワード線を含むメモリセルアレイと、前記メモリセルに少なくとも一部が負の閾値電圧分布を与え、これにより前記メモリセルのデータを消去する消去動作の実行後、前記メモリセルに正の複数通りの閾値電圧分布のうち最も低い閾値電圧分布を与える複数回の第1書込動作を実行する制御回路とを備え、前記メモリセルアレイは、半導体基板と、前記半導体基板に対して垂直方向に延び、前記メモリセルのボディとして機能する半導体層と、前記半導体層の側面に設けられ、電荷を蓄積する電荷蓄積層と、前記半導体層と共に前記電荷蓄積層を挟むように設けられ、前記メモリセルのゲート及び前記ワード線として機能する導電層とを備え、前記制御回路は、それぞれの前記ワード線に共通接続された複数の前記メモリセル毎に前記第1書込動作を実行し、前記制御回路は、複数回の前記第1書込動作の実行時に前記消去動作及び前記第1書込動作を除くその他の動作を実行させる第1実行命令をコントローラから受け付けた場合、複数回の前記第1書込動作の間に前記その他の動作を実行することを特徴とする不揮発性半導体記憶装置。前記制御回路は、複数回の前記第1書込動作を連続して実行させる第2実行命令を前記コントローラから受け付け、前記制御回路は、前記第2実行命令に基づき連続した複数回の前記第1書込動作の実行中、前記第1実行命令を前記コントローラから受け付けた場合、連続した複数回の前記第1書込動作を中断して前記その他の動作を実行した後、前記第1書込動作の中断した状態に関する中断情報に基づき連続した複数回の前記第1書込動作を再開することを特徴とする請求項1記載の不揮発性半導体記憶装置。前記中断情報を記憶する記憶部を更に備えることを特徴とする請求項2記載の不揮発性半導体記憶装置。前記制御回路は、前記中断情報を前記コントローラに送信することを特徴とする請求項2記載の不揮発性半導体記憶装置。前記制御回路は、所定番目の前記メモリセルに対して前記第1書込動作を実行した後に、連続した複数回の前記第1書込動作を中断した場合、前記所定番目のメモリセルから連続した複数回の前記第1書込動作を再開させることを特徴とする請求項2記載の不揮発性半導体記憶装置。前記制御回路は、前記第2実行命令と独立して前記消去動作を行なわせる第3実行命令を前記コントローラから受け付けることを特徴とする請求項2記載の不揮発性半導体記憶装置。前記制御回路は、1回の前記第1書込動作を実行させる複数の第2実行命令を前記コントローラから受け付けることを特徴とする請求項1記載の不揮発性半導体記憶装置。本実施の形態は、メモリセルに保持されたデータの信頼性を向上させることを可能にした不揮発性半導体記憶装置を提供する。一態様に係る不揮発性半導体記憶装置は、メモリセルアレイ、及び制御回路を有する。メモリセルアレイは、複数の閾値電圧分布を保持可能に構成された複数のメモリセル、及び複数のメモリセルのゲートに共通接続された複数のワード線を含む。制御回路は、メモリセルに少なくとも一部が負の閾値電圧分布を与え、これによりメモリセルのデータを消去する消去動作の実行後、メモリセルに正の複数通りの閾値電圧分布のうち最も低い閾値電圧分布を与える複数回の第1書込動作を実行する。メモリセルアレイは、半導体基板、半導体層、電荷蓄積層、及び導電層を有する。半導体層は、半導体基板に対して垂直方向に延び、メモリセルのボディとして機能する。電荷蓄積層は、半導体層の側面に設けられ、電荷を蓄積する。導電層は、半導体層と共に電荷蓄積層を挟むように設けられ、メモリセルのゲート及びワード線として機能する。制御回路は、それぞれのワード線に共通接続された複数のメモリセル毎に第1書込動作を実行する。制御回路は、複数回の第1書込動作の実行時に消去動作及び第1書込動作を除くその他の動作を実行させる第1実行命令をコントローラから受け付けた場合、複数回の第1書込動作の間にその他の動作を実行する。以下、図面を参照して、実施の形態に係る不揮発性半導体記憶装置について説明する。[第1の実施の形態][構成]先ず、図1を参照して、第1実施形態に係る不揮発性メモリシステムの全体構成について説明する。図1は、本発明の第1実施形態に係る不揮発性メモリシステム100のブロック図である。不揮発性メモリシステム100は、図1に示すように、複数のNAND型のメモリチップ200不揮発性半導体記憶装置、及びそれらメモリチップ200を制御するコントローラ300を有する。コントローラ300は、外部のホストコンピュータ400からの制御信号に応じて動作する。コントローラ300は、メモリチップ200にアクセスしてデータの読み出し、データの書き込みあるいはデータの消去などの実行を命令する。次に、図2を参照して、メモリチップ200の具体的な構成について説明する。メモリチップ200は、図2に示すように、データを不揮発に記憶するメモリセルアレイ201、及びメモリセルアレイ201を制御する各種回路202~215を有する。入出力回路202は、コマンド、アドレス及びデータを、入出力データI/Oを介して入出力する。入出力回路202は、後述するコマンドレジスタ204、ステータスレジスタ207、アドレスレジスタ208、及びデータレジスタ211に接続する。論理回路203は、チップイネーブル信号/CE1~4、コマンドラッチイネーブル信号CLE、アドレスラッチイネーブル信号ALE、書き込みイネーブル信号/WE、読み出しイネーブル信号/RE、ライトプロテクト信号WP、選択制御信号PSL、その他の制御信号を受け取る。論理回路203は、それらの信号に基づいてメモリセルアレイ201の制御を行う。論理回路203は、入出力回路202、及び後述する制御回路205に接続する。コマンドレジスタ204は、入出力回路202に入力されたコマンドをデコードする。コマンドレジスタ204は、後述する制御回路205に接続する。制御回路205は、データの転送制御及び書き込み/消去/読み出しのシーケンス制御を行う。制御回路205は、後述するステータスレジスタ206、207、データレジスタ211、カラムデコーダ212、センスアンプ214、及び高電圧発生回路215に接続する。ステータスレジスタ206図2のRY//BYを示す;以下、第1ステータスレジスタとも呼ぶは、Ready/Busy端子にメモリチップ200のReady/Busy状態を示す信号を出力する。ステータスレジスタ207以下、第2ステータスレジスタとも呼ぶは、メモリチップ200の状態Pass/Fail、Ready/Busy等を示す信号を制御回路205から受けて、この信号を入出力回路202を介してホストコンピュータ400に出力する。上記のステータスレジスタ207は、中断情報を保持する領域ARを有する。この中断情報は、制御回路205から入力される情報である。中断情報は、全てにメモリトランジスタMTrに対して第1書込動作を行い、完了する前に割込動作が入ったときに制御回路205から入力される。中断情報に関する詳細は後述する。ロウアドレスバッファ209やカラムアドレスバッファ210は、アドレスレジスタ208を介して、アドレスデータを受け取り、転送する。ロウアドレスバッファ209は、後述するロウデコーダ213に接続する。カラムアドレスバッファ210は、後述するカラムデコーダ212に接続する。データレジスタ211は、メモリセルアレイ201への書き込みデータを一時的に保持すると共にメモリセルアレイ201から読み出されたデータを一時的に保持する機能を有する。この書き込みデータは、入出力回路202及びデータバスBUSを介して、データレジスタ211に転送される。カラムデコーダ212、及びロウデコーダ213は、ロウアドレスバッファ209、メモリセルアレイ201から供給されるアドレスデータに基づいて、後述するメモリセルアレイ201内のワード線WL、ビット線BL、ソース線SL等を選択し、所望の電圧を印加するように制御する。センスアンプ214は、ビット線BLの電圧を検知増幅し、メモリセルアレイ201からデータを読み出す。高電圧発生回路215は、各動作モードに応じて必要とされる高電圧を発生する。高電圧発生回路215は、制御回路205から与えられる指令に基づいて所定の高電圧を発生する。高電圧発生回路215は、メモリセルアレイ201、ロウデコーダ213、及びセンスアンプ214に接続する。次に、図3を参照して、メモリセルアレイ201の回路構成について具体的に説明する。メモリセルアレイ201は、図3に示すように、m個のメモリブロックMB1、...MBmを含む。なお、以下において、全てのメモリブロックMB1mを総称する場合には、メモリブロックMBと記載する場合もある。各メモリブロックMBは、それぞれn行2列のマトリクス状に配列されたメモリユニットMU1、1~MU2、nを有する。n行2列はあくまで一例であり、これに限定されるものではない。以下では、各メモリユニットMU1、1~2、nを区別することなく、単にメモリユニットMUと記載する場合もある。メモリユニットMU1、1~2、nの一端は、ビット線BL1~nに接続され、メモリユニットMU1、1~2、nの他端は、ソース線SLに接続される。ビット線BL1~nは、ロウ方向に所定ピッチをもって、複数のメモリブロックMBを跨ぐようにカラム方向に延びる。以下では、全てのビット線BL1BLnを総称する場合には、ビット線BLと記載する場合もある。メモリユニットMUは、メモリストリングMS、ソース側選択トランジスタSSTr、及びドレイン側選択トランジスタSDTrを有する。メモリストリングMSは、図3に示すように、直列接続されたメモリトランジスタMTr1~8メモリセル、及びバックゲートトランジスタBTrを有する。メモリトランジスタMTr1~MTr4、MTr5~MTr8は、各々、直列接続される。なお、メモリトランジスタMTr1~8は、後述する図4及び図5に示すように積層方向に配列される。バックゲートトランジスタBTrは、メモリトランジスタMTr4とメモリトランジスタMTr5との間に接続される。メモリトランジスタMTr1~MTr8は、その電荷蓄積層に電荷を蓄積することによってデータを保持する。バックゲートトランジスタBTrは、少なくともメモリストリングMSを動作の対象として選択した場合に導通状態とされる。メモリブロックMB1~MBmにおいて、n行2列のマトリクス状に配列されたメモリトランジスタMTr1~MTr8のゲートには、各々、ワード線WL1~WL8が共通に接続される。n行2列のバックゲートトランジスタBTrのゲートには、バックゲート線BGが共通に接続される。ソース側選択トランジスタSSTrのドレインは、メモリストリングMSのソースに接続される。ソース側選択トランジスタSSTrのソースはソース線SLに接続される。各メモリブロックMBにおいてロウ方向に1列に並ぶn個のソース側選択トランジスタSSTrのゲートには、1本のソース側選択ゲート線SGS1又はSGS2が共通に接続される。なお、以下では、ソース側選択ゲート線SGS1、2を区別せず総称してソース側選択ゲート線SGSと称することもある。ドレイン側選択トランジスタSDTrのソースは、メモリストリングMSのドレインに接続される。ドレイン側選択トランジスタSDTrのドレインは、ビット線BLに接続される。各メモリブロックMBにおいてロウ方向に一列に並ぶn個のドレイン側選択トランジスタSDTrのゲートには、ドレイン側選択ゲート線SGD1又はSGD2が共通に接続される。なお、以下では、ドレイン側選択ゲート線SGD1、2を区別せず総称してドレイン側選択ゲート線SGDと称することもある。[積層構造]1つのメモリブロックMBは、図4及び図5に示すように、半導体基板20上に順次積層されたバックゲート層30、メモリ層40、選択トランジスタ層50、及び配線層60を有する。バックゲート層30は、バックゲートトランジスタBTrとして機能する。メモリ層40は、メモリトランジスタMTr1~MTr8として機能する。選択トランジスタ層50は、ドレイン側選択トランジスタSDTr、及びソース側選択トランジスタSSTrとして機能する。配線層60は、ソース線SL、及びビット線BLとして機能する。バックゲート層30は、図4及び図5に示すように、バックゲート導電層31を有する。バックゲート導電層31は、バックゲート線BG、及びバックゲートトランジスタBTrのゲートとして機能する。バックゲート導電層31は、半導体基板20と平行なロウ方向及びカラム方向に2次元的に、板状に広がる。バックゲート導電層31は、例えば、ポリシリコンpoly-Siの材料を用いる。バックゲート層30は、図5に示すように、メモリゲート絶縁層43、及び連結半導体層44Bを有する。メモリゲート絶縁層43は、連結半導体層44Bとバックゲート導電層31との間に設けられる。連結半導体層44Bは、バックゲートトランジスタBTrのボディチャネルとして機能する。連結半導体層44Bは、バックゲート導電層31を掘り込む。連結半導体層44Bは、上面からみてカラム方向を長手方向とする略矩形状に形成される。連結半導体層44Bは、1つのメモリブロックMB中でロウ方向及びカラム方向にマトリクス状に形成される。連結半導体層44Bは、例えば、ポリシリコンpoly-Siの材料を用いる。メモリ層40は、図4及び図5に示すように、バックゲート層30の上層に形成される。メモリ層40は、4層のワード線導電層41a~41dを有する。ワード線導電層41aは、ワード線WL4、及びメモリトランジスタMTr4のゲートとして機能する。また、ワード線導電層41aは、ワード線WL5、及びメモリトランジスタMTr5のゲートとしても機能する。同様に、ワード線導電層41b~41dは、各々、ワード線WL1~WL3、及びメモリトランジスタMTr1~MTr3のゲートとして機能する。また、ワード線導電層41b~41dは、各々、ワード線WL6~WL8、及びメモリトランジスタMTr6~MTr8のゲートとしても機能する。ワード線導電層41a~41dは、その上下間に層間絶縁層45を挟んで積層される。ワード線導電層41a~41dは、カラム方向にピッチをもってロウ方向図3の紙面垂直方向を長手方向として延びる。ワード線導電層41a~41dは、例えば、ポリシリコンpoly-Siの材料を用いる。メモリ層40は、図5に示すように、メモリゲート絶縁層43、柱状半導体層44A、及びダミー半導体層44Dを有する。メモリゲート絶縁層43は、柱状半導体層44Aとワード線導電層41a~41dとの間に設けられる。柱状半導体層44Aは、メモリトランジスタMTr1~MTr8のボディチャネルとして機能する。ダミー半導体層44Dは、メモリトランジスタMTr1~MTr8のボディとして機能しない。メモリゲート絶縁層43は、ワード線導電層41a~41dの側面側から柱状半導体層44A側へと、ブロック絶縁層43a、電荷蓄積層43b、及びトンネル絶縁層43cを有する。電荷蓄積層43bは、電荷を蓄積可能に構成される。ブロック絶縁層43aは、ワード線導電層41a~41dの側壁に所定の厚みをもって形成される。電荷蓄積層43bは、ブロック絶縁層43aの側壁に所定の厚みをもって形成される。トンネル絶縁層43cは、電荷蓄積層43bの側壁に所定の厚みをもって形成される。ブロック絶縁層43a、及びトンネル絶縁層43cは、酸化シリコンSiO2の材料を用いる。電荷蓄積層43bは、窒化シリコンSiNの材料を用いる。柱状半導体層44Aは、ワード線導電層41a~41d、及び層間絶縁層45を貫通する。柱状半導体層44Aは、半導体基板20に対して垂直方向に延びる。一対の柱状半導体層44Aは、連結半導体層44Bのカラム方向の端部近傍に整合する。柱状半導体層44Aは、例えば、ポリシリコンpoly-Siの材料を用いる。なお、ダミー半導体層44Dは、ワード線導電層41a~41d、及び層間絶縁層45を貫通する。ダミー半導体層44Dの下方には、バックゲート導電層31が設けられていない。上記バックゲート層30及びメモリ層40において、一対の柱状半導体層44A、及びその下端を連結する連結半導体層44Bは、メモリストリングMSのボディチャネルとして機能するメモリ半導体層44を構成する。メモリ半導体層44は、ロウ方向からみてU字状に形成される。上記バックゲート層30の構成を換言すると、バックゲート導電層31は、メモリゲート絶縁層43を介して連結半導体層44Bの側面及び下面を取り囲む。また、上記メモリ層40の構成を換言すると、ワード線導電層41a~41dは、メモリゲート絶縁層43を介して柱状半導体層44Aの側面を取り囲む。選択トランジスタ層50は、図4及び図5に示すように、ソース側導電層51a、ドレイン側導電層51b、及びダミー導電層51cを有する。ソース側導電層51aは、ソース側選択ゲート線SGS、及びソース側選択トランジスタSSTrのゲートとして機能する。ドレイン側導電層51bは、ドレイン側選択ゲート線SGD、及びドレイン側選択トランジスタSDTrのゲートとして機能する。ダミー導電層51cは、ソース側選択ゲート線SGS及びドレイン側選択ゲート線SGDとして機能しない。ソース側導電層51aは、メモリ半導体層44を構成する一方の柱状半導体層44Aの上層に形成される。ドレイン側導電層51bは、ソース側導電層51aと同層であって、メモリ半導体層44を構成する他方の柱状半導体層44Aの上層に形成される。ダミー導電層51cは、ソース側導電層51aと同層であって、柱状半導体層44Aの上層以外の箇所に設けられる。複数のソース側導電層51a、ドレイン側導電層51b、及びダミー導電層51cは、カラム方向に所定ピッチをもってロウ方向に延びる。ソース側導電層51a、及びドレイン側導電層51bは、例えば、ポリシリコンpoly-Siの材料を用いる。選択トランジスタ層50は、図5に示すように、ソース側ゲート絶縁層53a、ソース側柱状半導体層54a、ドレイン側ゲート絶縁層53b、ドレイン側柱状半導体層54b、及びダミー半導体層54Dを有する。ソース側柱状半導体層54aは、ソース側選択トランジスタSSTrのボディチャネルとして機能する。ドレイン側柱状半導体層54bは、ドレイン側選択トランジスタSDTrのボディチャネルとして機能する。ソース側ゲート絶縁層53aは、ソース側導電層51aとソース側柱状半導体層54aとの間に設けられる。ソース側柱状半導体層54aは、ソース側導電層51aを貫通する。ソース側柱状半導体層54aは、ソース側ゲート絶縁層53aの側面及び一対の柱状半導体層44Aの一方の上面に接続され、半導体基板20に対して垂直方向に延びるように柱状に形成される。ソース側柱状半導体層54aは、例えば、ポリシリコンpoly-Siの材料を用いる。ドレイン側ゲート絶縁層53bは、ドレイン側導電層51bとドレイン側柱状半導体層54bとの間に設けられる。ドレイン側柱状半導体層54bは、ドレイン側導電層51bを貫通する。ドレイン側柱状半導体層54bは、ドレイン側ゲート絶縁層53bの側面及び一対の柱状半導体層44Aの他方の上面に接続され、半導体基板20に対して垂直方向に延びるように柱状に形成される。ドレイン側柱状半導体層54bは、例えば、ポリシリコンpoly-Siの材料を用いる。ダミー半導体層54Dは、ダミー導電層51cを貫通する。ダミー半導体層54Dは、I字状に形成される。ダミー半導体層54Dの下面は、ダミー半導体層44Dの上面に接する。配線層60は、ソース線層61、ビット線層62、及びプラグ層63を有する。ソース線層61は、ソース線SLとして機能する。ビット線層62は、ビット線BLとして機能する。ソース線層61は、ソース側柱状半導体層54aの上面に接し、ロウ方向に延びる。ビット線層62は、プラグ層63を介してドレイン側柱状半導体層54bの上面に接し、カラム方向に延びる。ソース線層61、ビット線層62、及びプラグ層63は、例えば、タングステン等の金属の材料を用いる。動作次に、第1の実施の形態に係る消去動作、第1書込動作、及び第2書込動作について説明する。説明の便宜上、2ビット/セルを例に説明する。具体的には、メモリトランジスタMTrの閾値電圧分布は、1つの負の分布E、4通りの正の分布EP、A、B、Cを持ち得る。図6は、メモリトランジスタMTrに記憶される2ビットの4値データデータ11、10、01、00とメモリトランジスタMTrの閾値電圧分布との関係を示す。ここで、データ11E、EPは消去状態、データ10、01、00A、B、Cは書込状態を示す。閾値電圧分布Eの下限は、負の値を有する。閾値電圧分布EP、A、B、Cの下限は、正の値を有する。閾値電圧分布EP、A、B、Cは、所定のマージンをおいて正の方向に並ぶ。消去動作は、メモリトランジスタMTrの電荷蓄積層43bにホールをトラップさせて、閾値電圧分布EP、A、B、Cを負方向に移動させて閾値電圧分布Eに設定する。第1書込動作は、消去動作の後に実行される。第1書込動作は、メモリトランジスタMTrの電荷蓄積層43bに電子をトラップさせ、閾値電圧分布Eを正方向に移動させて閾値電圧分布EPに設定する。第2書込動作は、メモリトランジスタMTrの電荷蓄積層43bに電子をトラップさせ、そのトラップ量に応じて閾値電圧分布E、又はEPを正方向に移動させて閾値電圧分布A、B、CA<B<Cに設定する。次に、第1書込動作を実行する理由を説明する。そのため、先ず、図7を参照して第1書込動作を実行しない場合について説明する。この場合、メモリトランジスタMTr1~8で電荷蓄積層43bが連続するため、あるメモリトランジスタMTrは例えば閾値電圧分布Aを有し、このメモリトランジスタMTrに隣接するメモリトランジスタMTrは閾値電圧分布Eを有するときに、時間の経過と共に、隣接するメモリトランジスタMTr1~8間で電荷電子、ホールの移動が起こる。具体的に図7を用いて説明すると、消去動作実行後に第1書込動作を実行することなく、選択メモリトランジスタMTr2のみに対して第2書込動作が実行され、その他の非選択メモリトランジスタMTr1、3~8は消去状態に維持されるとする。この場合、選択メモリトランジスタMTr2の電荷蓄積層43bは電子をトラップした状態となり、それ以外の非選択メモリトランジスタMTr1、3~8の電荷蓄積層43bはホールをトラップした状態となる。このため、隣接するメモリトランジスタMTr1、2、3間において電荷電子、ホールが再結合し、選択メモリトランジスタMTr2のデータが消失する場合がある。そこで、第1の実施の形態の不揮発性半導体記憶装置は、消去動作実行後に第1書込動作を実行する。これにより、図8に示すように、メモリトランジスタMTr1~8の電荷蓄積層43bは保持データに拘わらず電子をトラップした状態となる。したがって、第1の実施の形態は、隣接するメモリトランジスタMTr1~8間で電荷の再結合を低減できる。その結果、データの消失劣化を抑制できる。以上のような第1書込動作は、制御回路205によって複数回にわたって実行される。第1書込動作は、図8に示すように、各ワード線WL1~8に共通接続されたメモリトランジスタMTr1~8毎に1回ずつ実行される。第1書込動作は、メモリトランジスタMTr1~8の順番に実行される。次に、図9を参照して制御回路205の動作の概略について説明する。制御回路205は、消去動作実行後、第2書込動作、読出動作などの各種動作を実行していない遊休状態時アイドリング時に、複数回の第1書込動作を実行する。そして、複数回の第1書込動作の実行時に第2書込動作や読出動作の実行コマンドを受け付けた場合、制御回路205は、複数回の第1書込動作の間に第2書込動作や読出動作を実行する割込動作。この割込動作によって、第1の実施の形態は、第1書込動作の実行中であっても迅速に第2書込動作や読出動作を実行することができる。図9に示すように、制御回路205は、通常時、アイドリング状態にありS101、コントローラ300から消去コマンドCMDeを受け付ける。ここで、第1の実施の形態における消去コマンドCMDeは、消去動作に続いて複数回の第1書込動作を連続して実行させるコマンドである。よって、制御回路205は、ステップS101にて消去コマンドCMDeを受け付けると、先ず消去動作を実行S102した後、連続した複数回の第1書込動作を実行するS103、S104。具体的に、ステップS103にて、制御回路205は、第1書込動作を中断させる中断コマンドCMDbが有るか否かを確認する。ここで、中断コマンドCMDbが無ければ、制御回路205は、例えば、1本のワード線WL1に共通接続されたメモリトランジスタMTr1に対して第1書込動作を実行するS104。続いて、中断コマンドCMDbの有無を再び確認しS103、中断コマンドCMDbが無ければ、1本のワード線WL2に共通接続されたメモリトランジスタMTr2に対して第1書込動作を実行するS104。そして、ステップS103、S104を繰り返し、全てのメモリトランジスタMTr1~8に対して第1書込動作が完了したと判定した場合、制御回路205は、アイドリング状態に戻るS101。上記のステップS103にて、中断コマンドCMDbが有る場合、制御回路205は、その他の読出動作や第2書込動作の実行コマンドCMDr、CMDw、又は再開コマンドCMDsがあるか否かを判定するS105。その他の実行コマンドCMDr、CMDwを受け付けた場合、制御回路205は、その動作を実行した後S106、再びステップS105の処理に戻る。ステップS105にて、制御回路205は、再開コマンドCMDsを受け付けた場合、その再開コマンドCMDsにしたがって第1書込動作を再開するS104。ここで、例えば、消去動作又は、第2書込動作の直後にその他の動作に優先して第1書込動作を断続的に実行する処理が比較例として考えられる。しかし、この比較例に係る処理では、第1書込動作時に要求されたその他の動作は、第1書込動作の完了後に実行されることとなる。また、本実施の形態におけるメモリセルアレイ201は、3次元的にメモリトランジスタMTr1~8を配列したものであるため、従来の2次元的にメモリトランジスタを配列したメモリセルアレイよりも大きなサイズとなる。よって、比較例に係る処理を本実施の形態に採用すると、遅延時間は顕著になる。そこで、本実施の形態は、図9に示した処理を実行し、第1書込動作の実行中であっても迅速に第2書込動作や読出動作を実行する。次に、図10を参照して、消去動作及び第1書込動作が中断されることなく実行される一例を説明する。図10に示すように、制御回路205は、コントローラ300から消去アドレス入力コマンドCMDeadd、アドレスデータADDeを受け付ける。次に、制御回路205は、消去コマンドCMDeを受け付ける。続いて、制御回路205は、消去コマンドCMDe、アドレスデータADDeに基づき指定されたアドレスのメモリトランジスタMTrに対して消去動作を実行するErase。メモリチップ200がビジー状態となる。続いて、制御回路205は、消去動作に連続して複数回の第1書込動作を連続して実行する。第1書込動作が終了し、メモリチップ200がレディ状態となったのちに、制御回路205は、ステータスコマンドCMDstを受け付け、消去ステータスSTをステータスレジスタ207を介してコントローラ300に出力する。コントローラ300は、その消去ステータスSTを保持する。消去ステータスSTは、例えば3ビットのデータで示す。図11は、この消去ステータスSTの構成とI/O0~7との対応関係を示す図である。消去ステータスSTの1ビット目のデータI/O0に対応は、消去動作がパス又フェイルであることを示すデータである。そして、2ビット目のデータI/O1に対応は、全てのワード線WL1~8に接続された全てのメモリセルトランジスタMTr1~8に対して第1書込動作が完了したか否かを示すデータである。さらに、3ビット目のデータI/O2に対応は、全てのメモリトランジスタMTr1~8に対する第1書込動作がパス又はフェイルであることを示すデータである。例えば、1つのメモリトランジスタMTr1のみ、第1書込動作が失敗した場合メモリトランジスタMTr1のみ欠陥であっても、I/O2に対応するデータはフェイルとなる。したがって、I/O2に対応するデータにより、欠陥のあるメモリブロックMBを特定することができる。次に、図12を参照して、読出動作などが第1書込動作の途中に割り込んで実行される一例を説明する。図12に示す一例においては、ワード線WL1~4に接続されたメモリトランジスタMTr1~4に対する第1書込動作が完了した後、読出動作が実行される。図12に示すように、制御回路205は、図10と同様に、消去動作Eraseにつづいて複数回の第1書込動作を連続して実行するEraseEPProgforMTr14。この複数回の第1書込動作の実行中に、ホストコンピュータ400から読出動作に関するアクセスがあった場合、制御回路205は、コントローラ300から中断コマンドCMDbを受け付ける。そして、制御回路205は、中断コマンドCMDbに基づき、複数回の連続した第1書込動作を中断させる。次に、制御回路205は、ステータスコマンドCMDstを受け付け、それに応じて消去ステータスSTをコントローラ300に出力する。この際、消去ステータスSTの出力と共に、制御回路205は、中断情報をメモリチップ200内のステータスレジスタ207の領域AR図2参照に保持する。中断情報は、第1書込動作が中断した状態に関するものであり、ここでは、メモリトランジスタMTr1~4に第1書込動作が実行され、メモリトランジスタMTr5~8に対して第1書込動作が実行されていない旨を示す情報である。続いて、制御回路205は、読出アドレス入力コマンドCMDradd、アドレスデータADDrを受け付ける。次に、制御回路205は、読出コマンドCMDrを受け付けて、アドレスデータADDrに基づき指定されたアドレスのメモリトランジスタMTrに対して読出動作を実行するRead。そして、制御回路205は、読み出したデータDataを出力する。次に、制御回路205は、コントローラ300から再開コマンドCMDsを受け付け、これにより第1書込動作が実行されていない残りのメモリトランジスタMTr5~8に対して第1書込動作を再開するEPProgforMTr58。ここで、制御回路205は、ステータスレジスタ207から中断情報を読み出し、その中断情報に基づきメモリトランジスタMTr5から第1書込動作を再開する。以上より、本実施形態では、メモリトランジスタメモリセルに保持されたデータの信頼性を向上させることを可能にした不揮発性半導体記憶装置を提供できる。消去動作ののち続けて第1書込動作を行い、その後に読出動作や第2書込動作ができる不揮発性半導体記憶装置を比較例として、本実施形態の不揮発性半導体記憶装置を検討する。比較例では、読出動作や第2書込動作を第1書込動作が終了した後でないと実行できない。すなわち、消去動作と第1書込動作の合計時間が長くなり、次の読出動作や第2書込動作を長時間待たなければならない。しかしながら、本実施の形態の不揮発性半導体記憶装置では、遊休状態時に、第1書込動作を行う。すなわち、読出動作や第2書込動作がない場合には、消去動作後に第1書込動作を行うが、第1書込動作中に、読出動作や第2書込動作が割り込む場合には、その割込動作が優先される。そして、割込動作が終了し遊休状態となったときに、第1書込動作が再開される。その結果、次の読出動作や第2書込動作を消去動作後にでき、第1書込動作の実行時間を待つ必要がない。本実施の形態の不揮発性半導体記憶装置は、比較例と比べて、消去動作後により早く読出動作や第2書込動作を実行できる。その結果、本実施の形態の不揮発性半導体記憶装置は、比較例と比べて、パフォーマンスを向上できる。第2の実施の形態次に、第2の実施の形態に係る不揮発性メモリシステムについて説明する。第2の実施の形態は、第1の実施の形態と同様の構成を有するため、その説明については省略する。以下で説明するように、第2の実施の形態は、第1書込動作が第1の実施の形態と異なる。先ず、図13を参照して、消去動作及び第1書込動作が中断されることなく実行される一例を説明する。ここで、上記の第1の実施の形態においては、1回のステータスコマンドCMDstに対して1つの消去ステータスSTがコントローラ300へ出力される。しかし、消去ステータスSTはメモリトランジスタMTr毎に第1書込動作が完了したか否かを示す情報中断情報を有していないため、コントローラ300は第1書込動作の中断状態を特定できない。これに対して、第2の実施の形態においては、図13に示すように、1回のステータスコマンドCMDstに対して複数の消去ステータスST1、2...が、コントローラ300に出力される。1番目の消去ステータスST1は消去動作がパスであるかフェイルであるかを示す。2番目以降の消去ステータス2、3...は、各々、1本のワード線WL1、WL2...に接続されたメモリトランジスタMTr1、MTr2...に対する第1書込動作が完了したか否かを示す情報中断情報、及び、それぞれの第1書込動作がパスであるかフェイルであるかを示す情報を含む。本実施の形態においては、ワード線WL1~8は8本あるので、9つの消去ステータス1~9がコントローラ300に出力され、記憶される。したがって、これら消去ステータスST1...、9によって、コントローラ300は、第1書込動作の中断状態を特定できると共に、欠陥のあるメモリトランジスタMTrを特定できる。次に、図14を参照して、消去ステータスST1、2の一例について説明する。消去ステータスST1は例えば1ビットのデータで示し、消去ステータスST2は例えば2ビットのデータで示す。図14は、消去ステータスST1、2の構成とI/O0~7との対応関係を示す図である。消去ステータスST1の1ビット目のデータI/O0に対応は、消去動作がパスであるかフェイルであるかを示すデータである。消去ステータスST2の1ビット目のデータI/O0に対応は、メモリトランジスタMTr1に対して第1書込動作が完了したか否かを示すデータである。そして、消去ステータスST2の2ビット目のデータI/O1に対応は、メモリトランジスタMTr1に対する第1書込動作がパスであるかフェイルであるかを示すデータである。なお、消去ステータスST3~9は、消去ステータスST2と対象とするメモリトランジスタMTrのみが異なるため、その具体的な説明は省略する。次に、図15を参照して、読出動作などが第1書込動作の途中に割り込んで実行される一例を説明する。図15に示す一例においては、ワード線WL1~4に接続されたメモリトランジスタMTr1~4に対する第1書込動作が完了した後、読出動作が実行される。図15に示すように、読出動作Readの後、制御回路205は、コントローラ300から第1書込動作を再開させる再開コマンドCMDs、アドレスAddsを受け付け、アドレスAddsにより指定されたメモリトランジスタMTr5から第1書込動作を再開させる。ここで、コントローラ300は、上述したように複数の消去ステータスST1、...、9により、メモリトランジスタMTr1~8毎に第1書込動作が完了した否か中断情報を記憶している。これにより、コントローラ300は、第1書込動作の再開時にアドレスAddsを生成することができる。以上のように、第2の実施の形態においては、第1書込動作の中断情報は、複数の消去ステータスST1~9によってコントローラ300に保持される。よって、第2の実施の形態は、第1の実施の形態のようにメモリチップ200内ステータスレジスタ207で中断情報を保持する必要はない。なお、第2の実施の形態は、第1の実施の形態の不揮発性半導体記憶装置と同様の効果を奏する。第3の実施の形態次に、第3の実施の形態に係る不揮発性メモリシステムについて説明する。第3の実施の形態は、第1の実施の形態と同様の構成を有するため、その説明については省略する。以下で説明するように、第3の実施の形態は、第1書込動作が第1の実施の形態と異なる。図16は、第3の実施の形態において、ワード線WL1~4に接続されたメモリトランジスタMTr1~4に対する第1書込動作が完了した後、第1書込動作が中断した場合の処理を示す。メモリトランジスタMTr4まで第1書込動作が完了している場合、第1の実施の形態における第1書込動作は、メモリトランジスタMTr5から再開される。これに対して、第3の実施の形態に係る第1書込動作は、図16に示すように、メモリトランジスタMTr4から再開される。また、第3の実施の形態において、この再開時、メモリトランジスタMTr4に対する第1書込動作は、メモリトランジスタMTr4の閾値が所定値に設定されているか否かを判定するベリファイ動作の後に実行される。次に、図16に示すように第1書込動作を再開させる理由について説明する。上記のようにメモリトランジスタMTr1~4に対する第1書込動作の完了後に、第1書込動作が中断すると、メモリトランジスタMTr1~4の電荷蓄積層43bは電子をトラップした状態となる。一方、メモリトランジスタMTr5~8の電荷蓄積層43bはホールをトラップした状態のままである。したがって、メモリトランジスタMTr4、5の電荷電子、ホールが再結合し、メモリトランジスタMTr4の閾値電圧が低下するおそれがある。そこで、第3の実施の形態は、メモリトランジスタMTr4の第1書込動作から再開し、これによってメモリトランジスタMTr4の閾値電圧の低下を抑制する。したがって、第3の実施の形態は、第1書込動作の再開までに長時間を要する場合ほど効果的である。なお、第3の実施の形態は、第1の実施の形態の不揮発性半導体記憶装置と同様の効果も奏する。第4の実施の形態次に、第4の実施の形態に係る不揮発性メモリシステムについて説明する。第4の実施の形態は、第1の実施の形態と同様の構成を有するため、その説明については省略する。以下で説明するように、第4の実施の形態は、第1書込動作が第1の実施の形態と異なる。先ず、図17を参照して、消去動作及び第1書込動作が中断されることなく実行される一例を説明する。図17に示すように、第4の実施の形態において、制御回路205は、第1の実施の形態と異なり、消去コマンドCMDeと独立して第1書込コマンドCMDepを受け付ける。第4の実施の形態において、消去コマンドCMDeは消去動作を実行させるコマンドであり、第1書込コマンドCMDepは連続して複数回の第1書込動作を実行させるコマンドである。制御回路205は、第1書込コマンドCMDepに基づき、連続して複数回の第1書込動作を実行する。全ての第1書込動作が完了すると、制御回路205は、ステータスコマンドCMDstを受け付け、それに伴い消去ステータスSTを出力する。次に、図18を参照して、読出動作などが第1書込動作の途中に割り込んで実行される一例を説明する。図18に示す一例においては、ワード線WL1~4に接続されたメモリトランジスタMTr1~4に対する第1書込動作が完了した後、読出動作が実行される。図18に示すように、読出動作Readの後、制御回路205は、コントローラ300から第1書込動作を再開させる再開コマンドCMDsを受け付け、メモリトランジスタMTr5から第1書込動作を再開させる。なお、第4の実施の形態は、第1の実施の形態の不揮発性半導体記憶装置と同様の効果も奏する。第5の実施の形態次に、第5の実施の形態に係る不揮発性メモリシステムについて説明する。第5の実施の形態は、第1の実施の形態と同様の構成を有するため、その説明については省略する。以下で説明するように、第5の実施の形態は、第1書込動作が第1の実施の形態と異なる。図19に示すように、第5の実施の形態において、制御回路205は、メモリトランジスタMTr1~8のそれぞれに1回の第1書込動作を実行させる複数の第1書込コマンドCMDep1~8の入力を受け付ける。次に、制御回路205は、第1書込コマンドCMDep1~8に基づき、メモリトランジスタMTr1~8のそれぞれに第1書込動作を実行する。そして、制御回路205は、各メモリトランジスタMTr1~8に対する第1書込動作の実行後に、ステータスコマンドCMDstを受け付け、それに応じて消去ステータスST’をコントローラ300に出力する。消去ステータスST’は、各メモリトランジスタMTr1~8に対して第1書込動作が完了したか否かを示す情報を含む。上記第5の実施の形態においては、各メモリトランジスタMTr1~8に対する第1書込動作が、別々の第1書込コマンドCMDep1~8によって実行される。したがって、制御回路205は、第1書込動作の間に、読出コマンドCMDrや書込コマンドCMDwを受け付けて、それらに基づき読出動作や第2書込動作を実行できる。また、コントローラ300は、1回の第1書込動作毎に消去ステータスST’を受け付けるので、第1書込動作が完了したメモリトランジスタMTrを特定することができる。ここで、上記の第1~第4の実施の形態において、コントローラ300は、中断コマンドCMDb及び再開コマンドCMDsを発行する必要がある。一方、第5の実施の形態は、中断コマンドCMDb及び再開コマンドCMDsを必要としない。したがって、第5の実施の形態は、第1~第4の実施の形態よりも処理時間を短縮化することができる。なお、第5の実施の形態は、第1の実施の形態の不揮発性半導体記憶装置と同様の効果も奏する。[その他]本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、上記実施の形態において、第1書込動作は、4値のデータを記憶するメモリトランジスタMTrに対して実行される。しかしながら、第1書込動作は、図20に示す2値のデータを記憶するメモリトランジスタMTrに対して実行されるものであってもよい。図20は、メモリトランジスタMTrに記憶される1ビットの2値データデータ1、0とメモリトランジスタMTrの閾値電圧分布との関係を示す。ここで、データ1E、EPは消去状態、データ0Aは書込状態を示す。閾値電圧分布Eの下限は、負の値を有する。閾値電圧分布EP、Aの下限は、正の値を有する。閾値電圧分布EP、Aは、所定のマージンをおいて正の方向に並ぶ。図20において、消去動作は、メモリトランジスタMTrの電荷蓄積層43bにホールをトラップさせ、閾値電圧分布EP、Aを負方向に移動させて閾値電圧分布Eに設定する。第1書込動作は、メモリトランジスタMTrの電荷蓄積層43bに電子をトラップさせ、閾値電圧分布Eを正方向に移動させて閾値電圧分布EPに設定する。第2書込動作は、メモリトランジスタMTrの電荷蓄積層43bに電子をトラップさせ、そのトラップ量に応じて閾値電圧分布E、又はEPを正方向に移動させて閾値電圧分布Aに設定する。