"ディスプレイパネルであって、ピクセルのアレイを含み、少なくとも1つのピクセルは、スイッチングトランジスタと、前記スイッチングトランジスタに結合される駆動トランジスタであって、該駆動トランジスタは、前記スイッチングトランジスタによる起動に応答して光を発するように構成される、駆動トランジスタとを含む、ディスプレイパネル。前記駆動トランジスタは、前記スイッチングトランジスタに結合される希薄ソース使用可能縦型有機発光トランジスタDS-VOLETである、請求項1に記載のディスプレイパネル。前記DS-VOLETはカーボンナノチューブ使用可能縦型有機発光トランジスタCN-VOLETである、請求項2に記載のディスプレイパネル。前記DS-VOLETは、基板層と、ゲート電界を提供するための、前記基板上に位置付けられるゲート電極と、希薄ソース材料を含むソース層と、前記ゲート電極と前記ソース層との間に置かれる誘電体層であって、該誘電体層は前記ゲート電極上に位置付けられる、誘電体層と、ドレイン層であって、該ドレイン層は、前記ソース層によって注入されるもう一方の電荷と相補的である電荷を注入するための導体を含む、ドレイン層と、前記ソース層と前記ドレイン層との間に配置される能動層であって、前記電荷は結合して光子を生成し、前記ソース層と該能動層との間の電荷注入はゲート電界によって変調される、能動層とを含む、請求項2に記載のディスプレイパネル。前記基板層は絶縁体である、請求項4に記載のディスプレイパネル。前記基板層はガラスおよびプラスチックのうちの少なくとも一方を含む、請求項5に記載のディスプレイパネル。前記基板層は金属であり、該基板層と前記スイッチングトランジスタとの間、および該基板層と前記DS-VOLETとの間に位置付けられる絶縁ベース層を含む、請求項4に記載のディスプレイパネル。前記絶縁ベース層は、酸化ケイ素、窒化ケイ素、ポリイミド、および溶解処理可能絶縁ポリマーのうちの少なくとも1つを含む、請求項7に記載のディスプレイパネル。前記基板層は可撓性である、請求項4に記載のディスプレイパネル。前記ゲート電極は導体を含む、請求項4に記載のディスプレイパネル。前記ゲート電極は、スズをドープした酸化インジウムITO、アルミニウム、モリブデン、タンタル、チタンおよび金のうちの少なくとも1つを含む、請求項4に記載のディスプレイパネル。前記ゲート誘電体層は絶縁体である、請求項4に記載のディスプレイパネル。前記ゲート誘電体層は2層である、請求項4に記載のディスプレイパネル。前記2層は無機酸化物層および疎水化ポリマー層を含む、請求項13に記載のディスプレイパネル。前記無機酸化物層は酸化アルミニウムを含み、前記疎水化ポリマー層はベンゾシクロブテンBCBを含む、請求項14に記載のディスプレイパネル。前記希薄ソース材料は浸透性希薄ネットワークを含む、請求項4に記載のディスプレイパネル。前記希薄ソース材料は低密度状態材料を含む、請求項4に記載のディスプレイパネル。前記希薄ソース材料はグラフェンを含む、請求項4に記載のディスプレイパネル。前記希薄ソース材料はグラフェンの複数の層を含む、請求項4に記載のディスプレイパネル。前記グラフェンは穿孔を有するようにパターニングされる、請求項19に記載のディスプレイパネル。前記希薄ソース材料はカーボンナノチューブの希薄ネットワークを含む、請求項4に記載のディスプレイパネル。前記能動層は半導体層および発光層を含む、請求項4に記載のディスプレイパネル。前記半導体層は有機半導体または無機半導体を含む、請求項22に記載のディスプレイパネル。前記能動層は複数の半導体層を含む、請求項22に記載のディスプレイパネル。前記複数の半導体層は、多結晶半導体層と、該多結晶半導体層上に位置付けられる溶解処理可能ポリマー層とを含む、請求項24に記載のディスプレイパネル。前記溶解処理可能ポリマー層は架橋可能溶解処理可能ポリマー層である、請求項25に記載のディスプレイパネル。前記能動層は複数の発光層を含む、請求項22に記載のディスプレイパネル。前記能動層は、前記半導体層と前記発光層との間に遷移導電層をさらに含む、請求項22に記載のディスプレイパネル。前記遷移導電層を前記ソース導電線から電気的に絶縁する層間誘電体層をさらに含む、請求項28に記載のディスプレイパネル。前記遷移導電層の一部分は基板層に直接接触する、請求項28に記載のディスプレイパネル。前記ソース層はソース導電線に結合される、請求項4に記載のディスプレイパネル。前記ドレイン層は2層である、請求項4に記載のディスプレイパネル。前記2層はフッ化リチウム層およびアルミニウム層を含む、請求項32に記載のディスプレイパネル。前記ドレイン層は多層である、請求項4に記載のディスプレイパネル。前記多層は、フッ化リチウム層、酸化モリブデン層、およびスズをドープした酸化インジウムITOの層を含む、請求項34に記載のディスプレイパネル。前記スイッチングトランジスタは導電線によって前記DS-VOLETに結合される、請求項2に記載のディスプレイパネル。前記導電線は前記スイッチングトランジスタのドレイン電極を形成する、請求項36に記載のディスプレイパネル。前記スイッチングトランジスタは薄膜トランジスタTFTを含む、請求項1に記載のディスプレイパネル。前記スイッチングトランジスタはデータ導電線に結合され、該データ導電線は前記スイッチングトランジスタのソース電極を形成する、請求項1に記載のディスプレイパネル。前記スイッチングトランジスタはスキャン導電線に結合されるゲート電極を含む、請求項1に記載のディスプレイパネル。前記スイッチングトランジスタは希薄ソース使用可能縦型電界効果トランジスタDS-VFETを含む、請求項1に記載のディスプレイパネル。前記DS-VFETのソース層は浸透性希薄ネットワークを含む、請求項41に記載のディスプレイパネル。前記DS-VFETのソース層は低密度状態材料を含む、請求項41に記載のディスプレイパネル。前記DS-VFETのソース層はグラフェンの層を含む、請求項41に記載のディスプレイパネル。前記グラフェンは穿孔を有するようにパターニングされる、請求項44に記載のディスプレイパネル。前記DS-VFETはカーボンナノチューブ使用可能縦型電界効果トランジスタCN-VFETである、請求項41に記載のディスプレイパネル。前記CN-VFETのソース層はカーボンナノチューブの希薄ネットワークを含む、請求項46に記載のディスプレイパネル。前記DS-VFETは、データ導電線に結合されるソース層と、前記駆動トランジスタのゲート電極に結合されるドレイン層導電線とを含む、請求項41に記載のディスプレイパネル。前記DS-VFETは、データ導電線に結合されるドレイン層と、前記駆動トランジスタのゲート電極に結合されるドレイン層導電線とを含む、請求項41に記載のディスプレイパネル。前記DS-VFETは、前記基板上に位置付けられるゲート電極と、前記ゲート電極上に位置付けられるゲート誘電体層と、前記ゲート誘電体層上に位置付けられる希薄ソース材料を含むソース層と、半導体層と、ドレイン層であって、前記半導体層は前記ソース層と該ドレイン層との間に位置付けられる、ドレイン層とを含む、請求項41に記載のディスプレイパネル。前記ゲート誘電体層は2層である、請求項50に記載のディスプレイパネル。前記2層は無機酸化物層および疎水化ポリマー層を含む、請求項51に記載のディスプレイパネル。前記無機酸化物層は酸化アルミニウムを含み、前記疎水化ポリマー層はベンゾシクロブテンBCBを含む、請求項52に記載のディスプレイパネル。前記スイッチングトランジスタは二重側方希薄ソース使用可能縦型電界効果トランジスタDS-VFETを含む、請求項1に記載のディスプレイパネル。前記二重側方DS-VFETは並列に結合される第1のDS-VFETと第2のDS-VFETとを含む、請求項54に記載のディスプレイパネル。前記第1のDS-VFETおよび前記第2のDS-VFETはゲート電極を共有する、請求項55に記載のディスプレイパネル。前記第1のDS-VFETおよび前記第2のDS-VFETは各々、希薄カーボンナノチューブネットワークを含むソース層を含む、請求項55に記載のディスプレイパネル。前記第1のDS-VFETおよび前記第2のDS-VFETは各々、グラフェンの層を含むソース層を含む、請求項55に記載のディスプレイパネル。前記スイッチングトランジスタは導電線によって前記駆動トランジスタのゲート電極に結合され、前記導電線は前記第1のDS-VFETの前記ソース層に結合されて、前記第2のDS-VFET上のドレイン電極を形成し、データ導電線が前記第2のDS-VFETのソース層に結合されて、前記第1のDS-VFETのドレイン電極を形成する、請求項55に記載のディスプレイパネル。前記スイッチングトランジスタは二重反転希薄ソース使用可能縦型電界効果トランジスタDS-VFETを含む、請求項1に記載のディスプレイパネル。前記スイッチングトランジスタは導電線によって前記駆動トランジスタのゲート電極に結合され、前記二重反転DS-VFETは、スキャン導電線に結合される第1のゲート電極と、前記第1のゲート電極上に位置付けられる第1のゲート誘電体層と、前記第1のゲート誘電体層上に位置付けられる第1のソース層であって、該第1のソース層は希薄ソース材料を含み、該第1のソース層はデータ導電線に結合される、第1のソース層と、前記第1のソース層上に位置付けられる半導体層と、前記半導体層上に位置付けられる第2のソース層であって、該第2のソース層は希薄ソース材料を含み、該第2のソース層は前記導電線に結合される、第2のソース層と、前記第2のソース層上に位置付けられる第2のゲート誘電体層と、前記第2のゲート誘電体層上に位置付けられる第2のゲート電極であって、該第2のゲート電極は前記スキャン導電線に結合される、第2のゲート電極とを含む、請求項60に記載のディスプレイパネル。前記第1のソース層および前記第2のソース層は浸透性希薄ネットワークを含む、請求項61に記載のディスプレイパネル。前記第1のソース層および前記第2のソース層は低密度状態材料を含む、請求項61に記載のディスプレイパネル。前記第1のソース層および前記第2のソース層は希薄カーボンナノチューブネットワークを含む、請求項61に記載のディスプレイパネル。前記第1のソース層および前記第2のソース層はグラフェンを含む、請求項61に記載のディスプレイパネル。前記スイッチングトランジスタは反転直列二重希薄ソース使用可能縦型電界効果トランジスタDS-VFETを含む、請求項1に記載のディスプレイパネル。前記反転直列二重DS-VFETは直列に結合される第1のDS-VFETと第2のDS-VFETとを含む、請求項66に記載のディスプレイパネル。前記第1のDS-VFETおよび前記第2のDS-VFETはゲート電極を共有する、請求項67に記載のディスプレイパネル。前記第1のDS-VFETのドレイン層は前記第第2のDS-VFETのドレイン層に結合される、請求項67に記載のディスプレイパネル。前記スイッチングトランジスタは導電線によって前記駆動トランジスタのゲート電極に結合され、前記導電線は前記第1のDS-VFETのソース層に結合され、データ導電線が前記第2のDS-VFETのソース層に結合される、請求項67に記載のディスプレイパネル。前記第1のDS-VFETのソース層は前記第第2のDS-VFETのソース層に結合される、請求項67に記載のディスプレイパネル。前記スイッチングトランジスタは導電線によって前記駆動トランジスタのゲート電極に結合され、前記導電線は前記第1のDS-VFETのドレイン層に結合され、データ導電線が前記第2のDS-VFETのドレイン層に結合される、請求項67に記載のディスプレイパネル。二重側方希薄ソース使用可能縦型電界効果トランジスタDS-VFETであって、第1のDS-VFETと、前記第1のDS-VFETと並列に結合される第2のDS-VFETであって、前記第1のDS-VFETおよび該第2のDS-VFETはゲート電極を共有し、前記第1のDS-VFETおよび該第2のDS-VFETは各々、希薄ソース材料を含むソース層を含む、第2のDS-VFETとを含む、二重側方希薄ソース使用可能縦型電界効果トランジスタ。前記第1のDS-VFETおよび前記第2のDS-VFETはカーボンナノチューブ使用可能縦型電界効果トランジスタCN-VFETである、請求項73に記載の二重側方DS-VFET。前記第1のDS-VFETおよび前記第2のDS-VFETは基板層上に位置付けられ、該基板層は金属を含む、請求項73に記載の二重側方DS-VFET。前記金属はステンレス鋼である、請求項75に記載の二重側方DS-VFET。前記基板層は可撓性である、請求項75に記載の二重側方DS-VFET。前記基板層と前記第1のDS-VFETとの間、および前記基板層と前記第2のDS-VFETとの間に絶縁ベース層が位置付けられる、請求項75に記載の二重側方DS-VFET。前記第1のDS-VFETのソース層は前記第2のDS-VFETのドレイン電極に結合され、前記第2のDS-VFETのソース層は前記第1のDS-VFETのドレイン電極に結合される、請求項73に記載の二重側方DS-VFET。二重反転希薄ソース使用可能縦型電界効果トランジスタDS-VFETであって、基板層と、基板層上に堆積される第1のゲート層と、前記第1のゲート層上に位置付けられる第1のソース層であって、該第1のソース層は希薄ソース材料を含む、第1のソース層と、前記第1のソース層上に位置付けられる半導体層と、前記半導体層上に位置付けられる第2のソース層であって、該第2のソース層は希薄ソース材料を含む、第2のソース層と、前記第2のソース層上に位置付けられる第2のゲート層とを含む、二重反転希薄ソース使用可能縦型電界効果トランジスタ。前記第1のソース層および前記第2のソース層は浸透性希薄ネットワークを含む、請求項80に記載の二重反転DS-VFET。前記第1のソース層および前記第2のソース層は低密度状態材料を含む、請求項80に記載の二重反転DS-VFET。前記第1のソース層および前記第2のソース層は希薄カーボンナノチューブネットワークを含む、請求項80に記載の二重反転DS-VFET。前記第1のソース層および前記第2のソース層はグラフェンを含む、請求項80に記載の二重反転DS-VFET。前記第1のゲート層および前記第2のゲート層は各々、ゲート電極とゲート誘電体とを含む、請求項80に記載の二重反転DS-VFET。前記基板層は絶縁体を含む、請求項80に記載の二重反転DS-VFET。前記基板層は可撓性である、請求項80に記載の二重反転DS-VFET。前記基板層と前記第1のゲート層との間に絶縁ベース層が位置付けられ、前記基板層は金属を含む、請求項80に記載の二重反転DS-VFET。本明細書において、アクティブマトリクス式希薄ソース使用可能縦型有機発光トランジスタAMDS-VOLETに関連する様々な実施形態が開示される。ここで、図面に示されているような実施形態の説明の詳細を参照し、いくつかの図全体を通じて同様の参照符号は同様の部分を示す。電力節約、コントラスト比の向上、および視野角に影響されなくなることのために、既存のディスプレイ技術からアクティブマトリクス式有機発光ダイオードAMOLEDディスプレイへの技術的転換が行われている。この変換に対する障害は、バックプレーン内の薄膜トランジスタTFTからの、有機発光ダイオードOLEDによって必要とされる高駆動電流の供給である。多結晶シリコンポリSiをチャネル材料として使用することが高駆動電流を達成するための1つの選択肢であるが、ポリSiは高い製造費用を追加し、不均一性の問題がある。TFTチャネル材料に対する有機半導体材料はより安価であり得るが、有機半導体材料はポリSiの出力電流に対抗することができない。有機半導体材料を使用して高出力電流を達成するための1つの方法は、TFTのチャネル長を短くすることである。従来の側方チャネルTFT設計では、チャネル長を短くするということは、TFTのソース端子およびドレイン端子を互いに非常に近くに配置するということである。しかしながら、これは高分解能パターニングを必要とすることに起因して高価であり得る。希薄ソース使用可能縦型電界効果トランジスタDS-VFETが、この問題を回避する。DC-VFETのチャネル長は、半導体薄膜チャネル層の厚さによって規定され、高分解能パターニングを使用することなくサブミクロン単位のチャネル長がもたらされる。これによって、ポリSiTFTに匹敵する電力消費でOLEDを動作させるのに有用な高駆動電流が可能になる。DS-VFETは、それ自体が光を発するデバイスにも転換され得、それによって、ピクセルバックプレーン内に必要とされる構成要素の数が低減される。DS-VFET発光組み合わせデバイスは、希薄ソース使用可能縦型有機発光トランジスタDS-VOLETと称される。本願は、DS-VOLETを含むディスプレイ、ピクセル、およびアクティブセルの様々な実施形態を説明する。従来のAMOLEDピクセルでは、駆動トランジスタおよび電荷蓄積コンデンサは、ピクセル面積を占めるOLEDに隣接して存在し、したがって、口径比OLED発光面積と総ピクセル面積との比が低減している。説明される様々な実施形態において、DS-VOLETは、その構造の一部として駆動トランジスタおよび蓄積コンデンサを含み、それによって、DS-VOLETがより大きくなり、したがって、発光面積が増大することが可能になる。これによって、必要とされる別個の回路構成要素がより少なくなるため、製造工程も単純化される。さらに、各ピクセル内で、DS-VOLETはスイッチングトランジスタSw-Tに結合され、Sw-Tの様々な実施形態も同様に下記に説明する。図1Aは、アクティブマトリクス式希薄ソース使用可能縦型有機発光トランジスタAMDS-VOLETピクセル100の一実施形態の一例のレイアウトの平面図である。AMDS-VOLETピクセル100は、図1Aに示すように導電線123によって包囲される領域内にあるアクティブセル102の一実施形態を含む。図1Bは、ここでは102aとして示される、図1Aに示すアクティブセル102の一実施形態の断面図を示す。図1Aおよび図1Bに示すアクティブセル102は、DS-VOLET103の一実施形態の一例のレイアウトを含む。スイッチングトランジスタSw-T106トランジスタ回路要素によって表されるは、DS-VOLET103、および、ここでは123a1、123a2、123b、123c、および123dとして示される導電線123に結合される。Sw-T106の様々な実施形態のレイアウトを下記に詳細に説明する。図1Aおよび図1Bに示すAMDS-VOLETピクセル100の実施形態に含まれる導電線123は、各々がそれぞれのVdata電圧信号を提供する、ここでは123a1および123a2として示される、2つのデータ導電線123aを含む。導電線123は、ソース導電線123bすなわち、Vsource電圧信号を提供するおよびスキャン導電線123cすなわち、Vscanを提供するをさらに含む。加えて、導電線123dが、Sw-T106をDS-VOLET103に結合する。DS-VOLET103は、AMDS-VOLETピクセル100の発光構成要素である。AMDS-VOLETピクセル100内に別個の駆動トランジスタおよび電荷蓄積コンデンサを含む代わりに、DS-VOLET103は、駆動トランジスタおよび蓄積コンデンサをDS-VOLET103のスタック内に組み込む。駆動トランジスタおよび蓄積コンデンサをDS-VOLET103のスタック内に含むことによって、DS-VOLET103とは別個の駆動トランジスタおよび蓄積コンデンサは不要である。その上、駆動トランジスタおよび蓄積コンデンサはDS-VOLET103内に含まれるため、AMDS-VOLETピクセル100の発光部分は従来のピクセルの発光部分よりも大きい。発光部分が増大することによって、AMDS-VOLETピクセル100の口径比が増大する。この発光部分の増大は、AMDS-VOLETピクセル100が従来のピクセルと同じ光強度を出力することを可能にするが、AMDS-VOLETピクセル100が使用する電流密度はより低く、これによって、AMDS-VOLETピクセル100の寿命が増大し得る。また、いくつかの実施形態では、Sw-T106は、Sw-T106によって消費されるピクセル面積を低減し、DS-VOLET103によって使用されるピクセル面積を増大させるために、小さくなるように設計される。トランジスタを駆動する、薄膜トランジスタTFTアーキテクチャを使用するアクティブマトリクスアレイ内の蓄積コンデンサは、駆動トランジスタの既存のゲート容量にさらなる電荷蓄積能力を提供する。総容量、すなわち、ゲート容量と蓄積コンデンサ容量との和は、アレイの動作サイクルにおけるリフレッシュ事象間のデータ電荷の大部分を保持するのに十分大きいものとする。DS-VOLET103のアーキテクチャは、大きなゲーティング面積、および、したがって、別個の蓄積コンデンサなしに、リフレッシュ事象間のデータ電荷の大部分を保持するのに必要とされるより多くのゲート容量を有するようなものである。これは、ゲーティング面積が、AMDS-VOLETピクセル100のほとんどであり得るすなわち、50よりも大きいAMDS-VOLETピクセル100の発光面積と同等の大きさであることができるためである。後述するように、ゲート層および基板が透明であることができるため、DS-VOLET103は、大きいゲーティング面積および口径比の両方を有する。しかしながら、ゲート容量が大きくなりすぎると、DS-VOLET103のスイッチング速度が不十分になるという懸念がある。ゲート容量が大きくなるほど、スイッチング速度は遅くなる。スイッチング速度測定値が下記に提示され、一般的にディスプレイ用途におけるAMDS-VOLETピクセル100のスイッチング速度を制限しないよう十分に速いものとして示されている。図1Aに示すように、DS-VOLET103は、ゲート層109ここでは109aとして示すと、ソース層113ここでは113aとして示すと、能動層116と、ドレイン層119とを含む。こレラの層は、図1Bの記載に関連してさらに後述する。Sw-T106は、Vdata信号を送信するデータ導電線123a1に結合され、Sw-T106は、導電線123dによってDS-VOLET103のゲート層109aにも結合される。Sw-T106は、Vscan電圧信号を提供する、Sw-T106のゲート109に結合されるスキャン導電線123cによって一定間隔で起動される。Sw-T106の起動によって、Vdata信号がDS-VOLET103のゲート層109aに送信される。このように、Sw-T106はDS-VOLET103のゲート層109aに電圧たとえば、Vdataを選択的に提供して、DS-VOLET103のグレースケールを制御する。Vsource信号およびVdrain信号はそれぞれDS-VOLET103のソース層113aおよびドレイン層119にわたる電圧を提供する。ここで図1Bを参照すると、ここでは102aとして示される、図1Aに示すアクティブセル102の一実施形態の断面図が示されている。アクティブセル102aは、ここでは106aとして示す、Sw-T106の一実施形態を含む。Sw-T106aは、TFTである。アクティブセル102aは、DS-VOLET103ここでは103aとして示すの一実施形態も含む。DS-VOLET103aおよびSw-T106aは各々、ここではそれぞれ109aおよび109bとして示す、ゲート層109を含む。ゲート層109a、109bは、同じ工程にしたがって形成されてもよく、または代わりに互いに独立して形成されてもよい。ゲート層109a、109bは、可視光に対して透過性の材料を含み得る、基板層126と直接接触している。たとえば、基板層126は、ガラス、石英、プラスチック基板、および/または別の透明材料を含み得る。基板層126は、本来剛性であってもよく、または可撓性であってもよい。基板層126の可能性のあるプラスチック材料は、限定ではないが、ポリイミド、ポリエチレンテレフタレートPET、およびポリエチレンナフタレートPENを含む。いくつかの実施形態では、基板層126は不透明であってもよく、基板層126は絶縁材料を含んでもよく、絶縁材料の光学的特性は一切限定されない。たとえば、いくつかの実施形態では、AMDS-VOLETピクセル100は、トップエミッション型ディスプレイにおいて使用されてもよく、AMDS-VOLETピクセル100に含まれる基板層126は不透明である。基板層126は、ステンレス鋼のような金属をも含んでもよい。金属は、機械的柔軟性を与えるために一定の厚さであり得る。基板層126が金属を含む実施形態では、AMDS-VOLETピクセル100と金属基板層126との間の電気的連通を防止するために絶縁ベース層がすべての他の層の前に堆積される。この絶縁ベース層は、酸化ケイ素、窒化ケイ素、またはポリイミドのような溶解処理可能絶縁ポリマーを含み得る。絶縁ベース層は、プラズマ化学気相成長PECVD、原子層堆積ALD、スピンコーティングまたは下記に記載する別の堆積方法によって堆積され得る。ゲート層109a、109bの各々は、ゲート電極201と、ゲート誘電体層202とを含む。ゲート層109aは、簡潔にするために図1Aにおいては単一の層として示されている。ゲート電極201は、DS-VOLET103aおよびSw-T106aに対応するようにパターニングされ、それぞれここでは、DS-VOLETゲート電極201aおよびSw-Tゲート電極201bとして示されている。ゲート電極201の少なくとも一部分は、ゲート誘電体層202によって電気的に絶縁される。ゲート誘電体層202は、DS-VOLET103aおよびSw-T106aに対応するようにパターニングされ、それぞれここでは、DS-VOLETゲート誘電体202aおよびSw-Tゲート誘電体202bとして示されている。いくつかの実施形態では、ゲート電極201は透明導電層を含み、ゲート誘電体層202は透明誘電体コーティングを含む。他の実施形態では、ゲート電極201は不透明である。ゲート電極201は、たとえば、有機または無機導電性材料、透明または不透明金属、半金属および/または半導体ドープされたまたはドープされていない、好ましくはドープされているのような、導電性材料の単一の層または複数の層を含み得る。導体conductorという用語は、導体として取り扱われるようにそのキャリア密度を増大させるためにドープされた半導体材料または半金属を指すのに使用されることができる。ゲート電極201に含まれる材料のいくつかの例は、単層または多層グラフェン、カーボンナノチューブCNTの希薄ネットワークまたは非希薄層、スズをドープした酸化インジウムITO、ポリ3,4-エチレンジオキシチオフェンポリスチレン-スルホン酸PEDOT:PSS、ZnOおよび/または酸化インジウムナノ粒子である。いくつかの実施形態では、ゲート誘電体層202は、酸化アルミニウムおよびベンゾシクロブテンBCBのようなポリマーのような2層の無機材料をも含み得る。無機材料は大きい容量を提供し、ポリマーは疎水化層としての役割を果たす。これらの層は、PECVD、ALD、スピンコーティングまたは他の既知の方法によって堆積され得る。DS-VOLET103aにおいて、ゲート誘電体202aは、ゲート電極201aをDS-VOLET103aに含まれる他の層から電気的に絶縁するためにゲート電極201a上に位置付けられる。DS-VOLETゲート電極201aおよびSw-Tゲート電極201bは同時に堆積およびパターニングされ得る。同様に、ゲート誘電体層202はDS-VOLETゲート誘電体層202aおよびSw-Tゲート誘電体202bになるために同時に堆積およびパターニングされ得る。これらの層は別個に堆積されることもできる。いくつかの実施形態では、ソース層113aは浸透希薄ネットワークを含む希薄ソース材料を含むことができる。浸透希薄ネットワークは、たとえば、無機もしくは有機の、任意の低密度状態導体、ナノ構造導体もしくは半導体、ナノパターン化導体もしくは半導体、低密度状態半導体、または無機もしくは有機の、低密度状態半金属のような、任意の希薄で電気的に浸透する材料であることができる。低密度状態半金属の一例はグラフェンである。グラフェンは単層であっても多層であってもよく、穿孔を含むようにパターニングされてもよく、パターニングされなくてもよい。低密度状態導体の別の例は、金属単層および多層カーボンナノチューブを含み、これは、固有の低密度状態を有し、さらに、低密度で堆積されて希薄ネットワークと称されるものになることができる。低密度状態半導体の他の例は、半導体カーボンナノチューブおよびほぼすべての有機半導体を含む。ナノ構造半導体の例は、Siナノワイヤ、酸化亜鉛ナノワイヤ、リン化インジウムナノワイヤ、窒化ガリウムナノワイヤを含む。ナノ構造導体の例は、銀ナノワイヤ、金ナノワイヤおよびニッケルナノワイヤを含む。有機半導体organicsemiconductorという用語は、半導体特性を有することが知られている任意の有機ベースの小分子、オリゴマーまたはポリマーを指す。本明細書において使用される場合、希薄ネットワークdilutenetworkとは、ソース層113aに含まれる穿孔を有する薄膜またはネットワークを指し、ここで、誘電体層202aの相当の領域はこの薄膜またはネットワークによって被覆されない。ソース層113aは、下にある表面を、たとえば、約0.1~約99.9、約30~約90、および約50~約80の範囲内で露出させるために十分に希薄であり得る。さらに、浸透percolatingとは、iナノチューブまたはナノワイヤソース層113aが、ソース層113aの一端から他端までの電気的導通を提供するのに十分な密度のナノチューブすなわち、単位面積あたりのナノチューブの数またはナノワイヤを有すること、またはii導体、半導体、または半金属膜が頻出する穿孔を含むたとえば、ナノメートル範囲、ピコメートル範囲および/またはマイクロメートル範囲で出現するが、ソース層113aの一端から他端までの電気的導通を保持することを指す。希薄はグラフェンを参照することもでき、これは、低密度状態を有し、したがって穿孔とともにまたは穿孔なしに使用されることができるため、希薄ソース材料とみなされる。いくつかの実施形態では、カーボンナノチューブの希薄ネットワークがDS-VOLET103aのソース電極として使用される。図1Cを参照すると、ソース層113bとして単層カーボンナノチューブの希薄ネットワークを含むアクティブセル102bの一実施形態が示されており、これはカーボンナノチューブ使用可能縦型有機発光トランジスタCN-VOLET103bと称される場合がある。希薄ナノチューブネットワークソース層113bは、CN-VOLETゲート電極201aの上でCN-VOLETゲート誘電体202a上に位置付けられる。CN-VOLET103bの様々な実施形態、ならびにDS-VFETおよびDS-VOLET103の他の実施形態は、2008年9月10日付で提出された、ナノチューブ使用可能ゲート電圧制御式発光ダイオードNanotubeEnabled,Gate-VoltageControlledLightEmittingDiodesと題する、通し番号12/677,457を有する米国特許出願公開第2010/0237336号明細書、2011年3月4日付で提出された、電気的浸透性ソース層を含む半導体デバイスおよびその作製方法SemiconductorDevicesIncludinganElectricallyPercolatingSourceLayerandMethodsofFabricatingtheSameと題する、国際出願番号PCT/US2011/027155を有する国際公開第2011/109693号パンフレット、および、通し番号61/310,342を有し、2010年3月4日付で提出されたナノチューブ層およびメモリ層を含む半導体デバイスならびにその作製方法SemiconductorDevicesIncludingaNanotubeLayerandaMemoryLayerandMethodsofFabricatingtheSameと題する米国仮特許出願に記載されており、これらはすべて、その全体が参照により本明細書に組み込まれる。図1Bを再び参照すると、ゲート電極201aおよびソース層113aは、基板126の重なり合った領域218aを画定している。能動層116はソース層113a上に位置付けられ、能動層116は、ドープされ得る少なくとも1つの有機半導体層203を含む。図1Bに示す実施形態では、能動層116は、ここでは203a、203bとして示す2つの有機半導体層203を含む。希薄ナノチューブネットワークは、サイエンス2004年305巻1273~1276頁[Science2004305,pp.1273-1276]に掲載されている真空ろ過移送方法、または、スピンコーティング、ディップコーティング、ドロップキャスティング、スクリーン印刷、スプレーコーティング、蒸気ジェット印刷、ドクターブレーディング、化学気相成長、グラビア印刷、フレキソ印刷およびインクジェット印刷の方法のうちの少なくとも1つによって堆積され得る。能動層116は、少なくとも1つの発光層206をさらに含む。図1Bに示す実施形態では、能動層116は、ここでは206a、206b、および206cとして示す3つの例の発光層206を含む。発光層206は少なくとも1つの有機半導体層203上に位置付けられる。図1Bに示す実施形態では、発光層206aは少なくとも1つの有機半導体層20b上に位置付けられる。発光層206aは、正孔輸送層HTLであり、電界発光層ELである発光層206bは発光層206a上に位置付けられる。電子輸送層ETLである発光層206cは発光層206b上に位置付けられる。発光層206はドープされてもよいし、ドープされなくてもよい。1つまたは複数のドープされたまたはドープされていない正孔注入層のような追加の層図1Bには示されていないが付加されて、HTL206aの下で、少なくとも1つの有機半導体層203上に位置付けられることができる。能動層116は、任意の有機小分子もしくはポリマーまたは無機半導体を含んでもよい。いくつかの実施形態では、発光層206bは、蛍光発光またはリン光発光する、ドープされたまたはドープされていない有機または無機半導体材料である。発光層206bに含まれる材料の例は、4,4-N,N-ジカルバゾール-ビフェニルCBP内にドープされるfac-トリス2-フェニルピリジナートイリジウムIIIlrppy3である。いくつかの実施形態では、発光層206aは、1,1-ビス[ジ-4-トリアミノフェニル]シクロヘキサンTAPCまたはN,N’-ジ1-ナフチル-N,N’-ジフェニル-1,1’-ジフェニル-1,4’-ジアミンNPDを含む。いくつかの実施形態では、発光層206cは、トリス[3-3-ピリジル-メシチル]ボラン3TPYMBを含む。ドレイン層119は能動層116上に位置付けられる。具体的には、ドレイン層119は、能動層116内に含まれる少なくとも1つの発光層206上に位置付けられる。図1Bに示すもののようないくつかの実施形態では、ドレイン層119は、ここでは209a、209bとして示す2つの導電層209を含む。導電層209aは、発光層206cに対する電子注入層EILとしての役割を果たし得る。導電層209bは、アルミニウム、別の金属、および/または透明導電性材料を含み得る。いくつかの実施形態では、ドレイン層119も、単一の層、2層、または多層になった、有機または無機導電性材料、透明または不透明金属、半金属または半導体ドープされたまたはされていない、好ましくはドープされているのような、様々な導電性材料である。ドレイン層119に含まれる材料のいくつかの例は、単層または多層グラフェン、カーボンナノチューブの希薄ネットワークまたは非希薄層、アルミニウム、フッ化リチウム、スズをドープした酸化インジウムITO、酸化モリブデン、ポリ3,4-エチレンジオキシチオフェンポリスチレン-スルホン酸PEDOT:PSS、ZnOもしくは酸化インジウムナノ粒子または金属ナノ粒子である。いくつかの実施形態では、DS-VOLET103aの能動層116は、発光層206aと発光層206bとの間に位置付けられる電子ブロッキング層をさらに含む。DS-VOLET103がドレイン層119を通じて光を発する場合、これはトップエミッティングDS-VOLET103と称される場合があるが、透明導体であるためにITOが使用されることができる。しかしながら、ITOは一般的にスパッタリングによって堆積されるため、それが一般的に下にある有機発光層にダメージを与えている。この下にある発光層を保護するために、酸化モリブデンまたは別の金属酸化物が、ITOを堆積するために熱蒸着されることができ、これは、これらの無機金属酸化物が、金属酸化物堆積後に行われることができるITOスパッタ堆積中に、材料の高エネルギー照射に対する保護障壁を提供するためである。加えて、他の実施形態は、上述の層および追加の層の組み合わせもしくはそれらの変更形態、またはその省略を含んでもよい。図2Aを参照すると、CNTネットワークの原子間力顕微鏡AFM画像が示されており、CNT表面数密度はCN-VOLET103bの一実施形態のソース層113bに使用されるものに一般的なものである。図2Bに示すように、おおよそこの表面数密度を有する希薄CNTネットワークは非常に高い透過率230を有し、これは、CN-VOLET103bのいくつかの実施形態のエレクトロルミネセント発光層206bが逃げることを可能にするのに有益であり、それによって、CN-VOLET103bのエネルギー効率に対する、CNTソース層113bが被る透過率損失による影響が最小限およそ1に抑えられる。可視および近赤外線スペクトルを通じて図2Aに示されている希薄ネットワークの透過率が図2Bに示されており、可視波長において98よりも大きい。図1Bおよび図1Cに示すように、いくつかの実施形態では、能動層116は、ここでは203a、203bとして示す2つの有機半導体層203を含む。有機半導体層203aは、多結晶有機半導体材料を含み得、有機半導体層203aは、DS-VOLET103のソース層113の少なくとも一部分をコーティングする。たとえば、図1Cのソース層113bをコーティングする結果として、ソース層113bに含まれるナノチューブに少なくとも部分的に起因して、有機半導体層203aの上面のモルフォロジーが非常に粗くなる。たとえば、カーボンナノチューブソース層113bの直上に成長されるペンタセンは、ソース層113bのナノチューブに隣接する露出したCN-VOLETゲート誘電体202aとは、ナノチューブに対する配向が異なる多結晶粒を核とする。ナノチューブ上の核とされる粒の具体的な配向は、有機半導体層203aの高移動度面を向き、CN-VOLET103bの動作のために電流が流れる方向と一致する。したがって、高移動度面の方向は、CN-VOLET103bの性能にとって非常に好都合である。ナノチューブの上の高移動度粒は、最も速く成長する粒でもあり、したがって、高速成長粒は有機半導体層203aの堆積後の最終表面トポロジにおいて高い点を形成する。希薄CNTネットワーク上に成長したペンタセン多結晶粒の再配向のX線回折XRDおよび原子間力顕微鏡AFMによる痕跡が、図3に示されている。ペンタセンは、3つの基板タイプ、すなわち、1BCBコーティングガラス上の希薄CNTネットワーク、2ガラス上の45nm厚CNT膜、および3CNTが存在しないBCBコーティングガラス基板上に、真空熱蒸着チャンバ内で1A/sで560nmの厚さまで成長した。45nm厚CNT膜のCNTは基板表面全体を効率的にコーティングするため、CN-VOLETに使用される希薄CNTネットワークの場合と同様に、45nm厚膜が、BCB領域が存在しない表面上でのペンタセン成長の実験を可能にした。図3a内のXRDデータ233、236、および239は、それらのa-b平面がCNTを有する基板の領域の上でほぼ垂直方向に向いている、および、それらのa-b平面がCNT間内のむき出しの誘電体領域の上の領域内の基板に平行に向いている、ペンタセン粒と一致する。図3bは、BCBコーティングガラス基板上の希薄CNTネットワークのAFM画像を示す。図3b内のCNT表面数密度は、CN-VOLET103bのいくつかの実施形態のソース電極に使用されたものと同様である。45nmCNTサンプルに関する図3aのXRDデータ233内に提示のピークが存在しないことは、BCBの露出した領域がないとき、それらのa-b平面が表面に平行に向いている粒がないことを示す。図3aにおいて、BCBサンプル上の希薄CNT上のペンタセンに関するXRDデータ236は、それらのa-b平面が基板表面に平行な粒と、それらのa-b平面が基板表面にほぼ垂直な粒の両方の粒配向からのXRDピークを示している。XRDデータ239内のむき出しのBCBのXRDピークは、それらのa-b平面が基板表面に平行なペンタセン粒のみが存在することを示している。これは、CNTが、ペンタセン粒をほぼ垂直な方向、すなわち、その性能を増強するCN-VOLET103b内の電荷輸送にとって好都合な方向に再配向することを核とすることを示している。45nmCNT膜およびBCB上の希薄CNTネットワーク上に成長するペンタセンのペンタセン表面の図3cおよび図3dのAFM画像は、それぞれ、41.1nmおよび51.9nmの大きい二乗平均平方根RMS表面粗度値を示す。これらのRMS粗度値は、図3eにおけるむき出しのBCBサンプルのAFM画像上のペンタセンに関して測定された20.8nmのRMS粗度よりも大幅に大きい。AFMデータ233、236、および239は、上部に続けてペンタセンが成長する基板表面上にCNTが存在することによって、ペンタセンの表面RMS粗度が大幅に増大することを示している。ペンタセンa-b平面がほぼ垂直方向に向くとき、ペンタセン分子は、それらの長軸が図4における図解に示されているように、CNT長軸に平行であるように存在している。図1Cに示す実施形態を参照すると、たとえば、図3d内のAFM画像において測定されるような>30nmのRMS表面粗度の結果として、有機半導体層203aの平均厚さを120nm上回るほど高い、および、120nm下回るほど低い外れ値極端に高いまたは低い膜の領域がもたらされる。有機半導体層203aの平均厚さから突出または陥没しているこれらの表面領域は、すべての発光層206すなわち、206a、206bおよび206cの合計の厚さよりも大きい範囲にわたる。この表面粗度の結果として、発光層206にわたって直接短絡がもたらされる場合があり、この結果として、AMDS-VOLETピクセル100が動作しなくなるか、または輝度電流効率が低減する。この直接短絡の問題を克服するために、非晶質溶解処理可能有機半導体層203bが、平坦化層として堆積され得る。いくつかの実施形態では、溶解処理可能非晶質有機半導体であるポリ[9,9-ジオクチル-フルオレン-co-N-4-ブチルフェニル-ジフェニルアミン]TFBが、平坦化層に使用されて有機半導体層203bとしての役割を果たすことができる。TFBは、トルエンまたは他の溶媒から多結晶小分子有機粗面へとスピンコーティングされることができる。多結晶粗面のTFBによるこのような平坦化の例が図5に示されている。図5aは、平坦化する前のむき出しの多結晶有機粗面を示し、RMS表面粗度は27nmである。図5aの表面は成長条件を変更することによって、図3dの51.9nmのRMS表面粗度よりも平滑にされた。図5bは、TFBを用いて平坦化した後の、図5aの同じ表面を示し、その結果、RMS粗度が10.5nmに低減されている。この平坦化の有効性の実験として、図6に示す構造を有するCN-VOLETデバイス103cが、TFB平坦化層を有して、および有せずに作製されて、デバイス性能が比較された。図6の作製例において、基板126はガラスであり、ゲート電極201aはスズをドープした酸化インジウムITOであり、誘電体層109aは第1の層が堆積された酸化アルミニウムの原子層202aであり、第2の層がBCBの層202dである2層であり、ソース層113bは、CNT表面数密度が図3BのAFM画像に示されるものと同様である希薄CNTネットワークであり、第1の有機半導体層203aは小分子多結晶有機物であり、第2の有機半導体層203bはTFBであり、第3の有機半導体層203c正孔注入層は酸化モリブデンを共添加したNPDであり、正孔輸送発光層206aはNPDであり、エレクトロルミネセント発光層206bはlrppy3を共添加したCBPであり、電子輸送発光層206cは3TPYMBであり、電子注入導電層209aはフッ化リチウムであり、金属導電層209bはアルミニウムである。図6の実例において、多結晶有機半導体層203aは、その粗面を表すスパイクを有して示されている。図7は、カンデラ/アンペアCd/A単位で測定され、試験されたCN-VOLET103c図6の輝度の関数としてプロットされた、TFB平坦化層による電流効率の向上を示しており、輝度はカンデラ毎平方メートルCd/m2単位である。ドレイン電圧VDが0Vから-9Vまで掃引され、ゲート電圧VGは-3Vで一定に保持された。TFB平坦化層がないとき、電流効率243は2倍を超えて低下する。この電流効率の低下は、多結晶有機半導体層粗面から生じる、TFBのないCN-VOLETデバイス103c内の第1の有機半導体層203aと導電層209aおよび209bとの間の直接短絡によるものである。TFBを有するCN-VOLETデバイス103cはTFBがないものの2倍を超える電流効率246を有し、これは、有機半導体層203aおよび203bが両方とも、続いて堆積される正孔注入層203cならびに発光層206a、206bおよび206cが十分に被覆されることで電流が強制的に発光層206a、206bおよび206を通じて進行するようにされるのに十分に平滑であり、したがってより高い電流効率を有するためである。しかしながら、非晶質溶解処理可能有機半導体材料は多結晶半導体材料の移動度に対抗することはできないことに留意されたい。多結晶半導体材料の高移動度配向粒が、有機半導体層203aのトポロジにおいて最も高い特徴部であるという事実によって、最も高い特徴部を軽くコーティングしながらそれらの周囲を充填し得る、制限された厚さの有機半導体層203bを使用することが可能になり、それによって、そのような層に起因する性能のあらゆる損失が低減される。有機半導体層203bは、共溶解性ドーパントをさらにドープされ得、かつ/または、界面ドーパントがこの平坦化層の堆積の前および/もしくは後に堆積され得る。可能性のあるドーパントは、SbCl5、WO3、酸化モリブデン、ReO3、塩化鉄III、酸化鉄、2,3,5,6-テトラフルオロ-7,7,8,8-テトラシアノキノジメタンF4TCNQ、1,3,4,5,7,8-ヘキサフルオロテトラシアノナフトキノジメタンF6-TNAPおよび3,6-ジフルオロ-2,5,7,7,8,8-ヘキサシアノキノジメタンF2-HCNQを含む。有機半導体層203aは、TFBまたはポリ[N,N’-ビス4-ブチルフェニル-N,N’-ビスフェニル-ベンジジン]ポリ-TPDのようなドープされたまたはドープされていないポリマーを含み得る。代替的な実施形態では、有機半導体層203aは、ポリ3,4-エチレンジオキシチオフェンポリスチレン-スルホネートPEDOTPSSまたは溶液堆積ナノ粒子層のような高導電性ポリマーを含み得る。図5bに示す平坦化表面の粗度は10.5nmである。いくつかの用途では、この粗度は大きすぎる場合があり、それによって、続いて発光層およびドレイン層を堆積して高性能デバイスを実現することが妨げられる。この粗度は、第1の平坦化層の上に第2の平坦化層をスピンコーティングすることによって低減され得る。スピンコーティングする前に、第1の層が第2の層に対して不溶性になる。これを行うための1つの方法は、第1の平坦化層を架橋して、その元の溶媒に対して不溶性にし、それによって、同じポリマーおよび溶媒溶液が再び使用されることを可能にすることである。TFBは、適切な時間期間にわたるアニーリング工程の間に一定の温度を上回って架橋可能であることが知られており、これは、TFBが、第2のTFB層を堆積する前に適切な処置によって架橋される限り、架橋可能な第1の平坦化層および第2の平坦化層として使用されることができることを意味する。前に記載したように、TFBのキャリア移動度は多結晶半導体層よりも低く、このため、複数のポリマー平坦化層を使用することによって、デバイスの直列抵抗が増大し得、その電力消費が許容可能であるよりも大きく増大する。ポリマー平坦化層をドープすることが、これを回避する1つの方法である。しかしながら、2つのポリマー平坦化層では、第2の層が第1の層よりも高濃度にドープされ得る。第1の平坦化層をドープすることができる程度には上限があり、これは、一定の点を過ぎると、キャリア密度が高すぎることに起因してオフ状態電流が増大するためにDS-VOLETのオン/オフ比が劣化し始めることになるためである。第1のポリマー平坦化層を架橋することによって、より高濃度にドープされた第2のポリマー平坦化層が、DS-VOLETのより低い層を汚染することがないよう保護されることになる。第2のポリマー層がより高濃度にドープされることによって、DS-VOLETの電力消費に対するその悪影響を最小限に抑えることができる。さらに、いくつかの実施形態では、有機半導体層203aならびに発光層206a、206b、および206cは熱蒸着によって堆積されてもよい。また、有機半導体層203bはスピンコーティングによって堆積されてもよい。他の実施形態では、可溶性で移動度が高くバンドギャップが広い有機小分子が溶液内に添加されて、後述する方法のうちのいずれかによって有機半導体層203aとしての役割を果たしてもよい。高移動度とは、約0.01cm2V-1s-1の電界効果キャリア移動度を指す。バンドギャップが広いことによって、薄膜固相の有機小分子は可視光を吸収しない。有機小分子は、溶媒を乾燥している間およびその後に局在化された他結晶粒を形成し得、これによって、高移動度を実現することが可能になる。しかしながら、溶解した有機小分子材料を含むそのような溶液の粘度は低い可能性があり、有機小分子の濃度を飽和点まで増大させた後でさえ、スピンコーティングまたは後述するような他の技法において十分な厚さの材料が達成可能でないほどに低い可能性がある。粘度を増大させるために、TFBまたはポリ-TPDのような可溶性非晶質ポリマーが、制御された量で添加されて、可溶性有機小分子溶媒溶液の粘度が増大し得、それによって、選択された堆積方法が適切な膜厚およびモルフォロジーを達成することが可能になる。ポリマー増粘剤を有するかまたは有しない溶液堆積小分子有機半導体層203aは少なくとも、ポリマー平坦化熱蒸着小分子有機半導体層203aの表面と同程度に平滑であり、それよりも平滑である可能性があり得る。他の実施形態では、有機半導体層203aは、後述する堆積方法のうちの1つを通じて溶媒を乾燥している間またはその後に局在化された多結晶粒を形成し得る、バンドギャップが広く移動性が高いオリゴマーまたはポリマー材料から成ることができる。これらの局在化された多結晶粒は、堆積された薄膜が高移動度を達成することを可能にし得る。溶液堆積オリゴマーまたはポリマー有機半導体層203aは少なくとも、ポリマー平坦化熱蒸着小分子有機半導体層203aの表面と同程度に平滑であり、それよりも平滑である可能性があり得る。いくつかの実施形態では、以下の溶解処理可能方法および非溶解処理可能方法、すなわち、スピンコーティング、ディップコーティング、ドロップキャスティング、スクリーン印刷、スプレーコーティング、蒸気ジェット印刷、物理気相成長、温度勾配昇華、ドクターブレーディング、グラビア印刷、フレキソ印刷、熱蒸着およびインクジェット印刷が、有機半導体層203および発光層206のうちの少なくとも1つを堆積するのに使用される。ここでは123a1および123a2として示すデータ導電線123aすなわち、Vdata電圧信号を提供する、ソース導電線123bすなわち、Vsource電圧信号を提供する、およびスキャン導電線123cすなわち、Vscan電圧信号を提供するを含む導電線123は、金属、導電性ナノ粒子を組み込まれるかまたは組み込まれないカーボンペースト、ポリ3,4-エチレンジオキシチオフェンポリスチレン-スルホネートPEDOTPSSのような溶解処理可能導電性ポリマー、溶解堆積導電性ナノ粒子、および導電性ナノ粒子を組み込むペーストのうちの少なくとも1つから作成され得る。導電線123を堆積する方法は、スパッタリング、熱蒸着、電子ビーム蒸着、電気めっき、スピンコーティング、ディップコーティング、ドロップキャスティング、ドクターブレーディング、スクリーン印刷、スプレーコーティング、グラビア印刷、フレキソ印刷、ノズルを通じたペースト堆積およびインクジェット印刷を含む。データ導電線123aは、重なり合う領域内でそれ自体とソース導電線123bおよびスキャン導電線123cとの間に、それらの間の電気的連通を防止するために層間誘電体ILDを有する。ソース導電線123bはDS-VOLET103のソース層113aと電気的に接触している。データ導電線123aは、Sw-T106の一方の側への接続を提供する。Sw-T106の他方の側はDS-VOLETゲート電極201aに接続する。いくつかの実施形態では、ドレイン層119は列より詳細に後述する全体において複数のアクティブセル102に沿った連続する層である。ILDは、重なり合った領域において、ドレイン層119と、ソース導電線123bおよびスキャン導電線123cの両方との間に堆積される。ILD層は、1つまたは複数の様々な有機または無機絶縁材料を含み得る。たとえば、ILD層は、酸化ケイ素、窒化ケイ素、酸化アルミニウム、酸化ハフニウム、BCB、またはポリイミドを含み得る。ILD層は、PECVD、ALD、スピンコーティングまたは上述した別の堆積方法によって堆積され得る。CN-VOLET103cのカットオフ周波数が一般的なディスプレイ用途に十分であるか否かを判定するために、図6のCN-VOLET103cの一実施形態のスイッチング速度が測定された。ピクセルサイズは、1mm幅CNTソース113bと1mm幅アルミニウム導電層209bとの重なりによって画定される1mm×1mmであった。CNTソース層113bとITOゲート電極201aとの重なり領域は1mmCNT幅×3mmITO幅であり、このゲート電極はレイヤ位置整合の大きな懸念なしに適切なデバイス作製を補助するのに必要とされるよりも3倍大きいが、これは低減されて寄生容量を低減し得るため、寄生オーバーラップ容量はピクセル内のゲート容量の2倍の大きさであると推定された。デバイスは、CNTソース113bとアルミニウム導電層209bとの間に一定の電圧を与えられた。ITOゲート電極201aは、方形波電圧信号を供給する関数生成器に接続され、CN-VOLET103cを、そのオン状態とオフ状態との間で振動させた。CN-VOLET103cから発せられる点滅光が、その信号がオシロスコープによって読み出される高速増幅器に接続されるSIフォトダイオードを用いて測定された。図8は、3kHzの周波数におけるCN-VOLETのフォトダイオード応答253および入力信号256を示す。カットオフ周波数がフォトダイオード応答の3dbの減衰でとられ、約9.1kHzであると測定された。ピクセルゲータ容量のサイズの2倍の寄生容量を考慮して、この寄生容量のない適切に設計された1mm×1mmピクセルのスイッチング速度は、この量の3倍から約27kHzを減算した値であり得る。ハンドヘルドデバイスおよびテレビ受像機の一般的なディスプレイピクセルの一般的な側方寸法は、約100μm~約400μmの範囲内である。1mm×1mmピクセルサイズが低減すると、スイッチング速度は逆に増大する。CN-VOLET103c図6の寸法がハンドヘルドディスプレイおよびテレビ受像機ディスプレイのピクセルサイズまで低減することに関するスイッチング速度の対応する増大は結果として、それぞれ約2.7MHzおよび約200kHzの値になる。そのスイッチング速度がより低い後者の事例を考えると、1920×1200ピクセルWUXGA大画面高精細テレビ受像機ディスプレイは、60Hzの画面リフレッシュレートについて約72kHzを必要とする。したがって、CN-VOLET103cは、大型高精細テレビ受像機ディスプレイを含むほとんどのディスプレイ用途に対して十分なスイッチング速度を有することが予測される。DS-VOLET103のアーキテクチャはそのスイッチング速度に関して固有の利点を有する。DS-VOLETと従来のTFTとの間のアーキテクチャの差によって、DS-VOLETは、従来のTFTのスイッチング速度を制限する同じ物理過程によって影響されない。一般的なTFTのアーキテクチャは、ゲート電荷の充電および放電の速度がそのチャネルの抵抗によって制限されるようなものであり、これはTFTがオフ状態にあるときは非常に高い。しかしながら、DS-VOLETはそのチャネルの抵抗によって制限されず、主としてソース層113aの抵抗によって制限され、これは相対的に低く、デバイスがオン状態にあるか、またはオフ状態にあるかにかかわらずほぼ一定である。当業者には周知であるように、TFTにおいて計算されるカットオフ周波数はfTc=gm/2πCgであり、式中、gmはトランスコンダクタンスであり、Cgはゲート容量である。従来のTFTに関する既知のfTc式を用いてDS-VOLETのスイッチング速度を計算する試みにおいて、希薄CNTネットワークがCN-VOLET103cを備えるソース電極113bとして使用されるとき、計算されたfTcは、DS-VOLET103の例示的な実施形態に関して測定される実際のカットオフ周波数を大幅に過小評価することが分かった。fTc=gm/2πCgを使用し、別個に測定されるCN-VOLET103cのパラメータgm=32μA/VおよびCg=3.7nFを代入すると、計算されるfT=1.3kHzとなり、これは9.1kHzの測定されるカットオフ周波数fTmよりもほぼ1桁低い。しかしながら、測定されるカットオフ周波数により近くなるモデルは、抵抗Rおよび容量Cの一般的な並列RC回路についてRCカットオフ周波数fRC=1/2πRCであったものであり、R=5キロオームおよびC=3.7nFのデバイスについて測定されたCNT直列抵抗について、fRCは8.6kHzであるように計算され、これは9.1kHzの測定値にはるかに近い。概略的には、そのゲート容量を与える、そのゲート電極およびその活性領域の重なり領域218aすなわち、CNT間の開領域においてソース層113bおよび有機半導体層203aから成る領域、ここで、ソース層113aがCNTを含む実施形態では層203aは誘電体層202aと直接接触するによって画定されるコンデンサと直列に接続される、CN-VOLETゲートの充電および放電はソース層の直列抵抗によって制限されるので、RCモデルとのより良好な一致が予測される。CN-VOLETは並列RC回路モデルに適合する可能性があるため、その速度は、誘電体層202aの厚さを増大させるか、またはその誘電率を低減することによって、単純にそのゲート容量を低下させることによって増大する可能性があり得、これは大きい動作ゲート電圧を犠牲にする。しかしながら、従来のTFTのカットオフ周波数を増大させる試みにおいてゲート容量を低減することはうまく機能せず、これは、当該技術分野において既知である、TFTに対する支配的なモデルに含まれる物理特性のためである。上述のように、AMDS-VOLETピクセル100レイアウトによって、少なくとも、駆動トランジスタが発光層206と同じスタック内に含まれ、これによってAMDS-VOLETピクセル100のより多くの面積を発光に充てることが可能になるという理由で、AMDS-VOLETピクセル100のより大きい口径比を可能にする。しかしながら、AMDS-VOLET100内のDS-VOLET103によって可能にされる、発光層206の被覆の面積がより大きくなることに伴って、いくつかの実施形態では、ここではゲート容量と称する、ソース層113aとゲート電極201aとの間の容量が、必要であるよりも大きくなる。必要であるよりも大きいゲート容量は、AMDS-VOLETピクセル100のスイッチング速度を制限し、可能性として、いくつかの用途においてAMDS-VOLETピクセル100の有用性を制限し得る。スイッチング速度を増大させる目的で、より低い誘電率を有する誘電体層202aを使用すること、および/または誘電体層202aの厚さを増大させることによって、DS-VOLET103のゲート容量が低減され得る。しかしながら、これらの方法のいずれかによってスイッチング速度を増大させることは、それに比例したゲート電圧の増大を犠牲にする。ゲート電圧が比例して増大することによって、可能性として、いくつかの用途においてAMDS-VOLETピクセル100の有用性が制限され得る。代替的な実施態様では、DS-VOLET103のゲート容量は、ゲート電極201aとソース層113aとの間で重なり領域218aの基板126上の面積被覆を低減することによって低減され得、それによって、ゲート電圧の比例した増大をもたらさない様式で、DS-VOLET103のゲート容量が低減される。このようにゲート容量を低減することによって、より大きいゲート電圧という制限的な欠点なしにAMDS-VOLETピクセル100のスイッチング速度が増大されることが可能になる。しかしながら、重なり領域218aを低減しながら大きい口径比を維持するために、遷移導電層が追加される場合がある。次に図9Aを参照すると、ここでは103dとして示されるDS-VOLET103の一例を含む、ここでは102cとして示される、図1Aに示すアクティブセル102の別の実施形態の断面図が示されている。図9Aに示すDS-VOLET103dは、いくつかの点で図1Bに示すDS-VOLET103aと異なっている。たとえば、ゲート電極201aおよびソース層113aは重なり領域218bを画定するが、これは図1Bに示す重なり領域218aよりも面積が小さい。加えて、DS-VOLET103dは、発光層206と有機半導体層203との間に位置付けられる遷移導電層220をさらに含む。ILD層223が、遷移導電層220とソース導電線123bとの間に位置付けられる。図9Bを参照すると、ここでは103eとして示すCN-VOLET103の一例を含む、ここでは102dとして示すアクティブセルの一実施形態が示されている。CN-VOLET103eは、CN-VOLETゲート電極201aの上でCN-VOLETゲート誘電体202a上に位置付けられるソース層113bとして、単層カーボンナノチューブの希薄ネットワークを含む。図9AのDS-VOLET103dにおけるように、CN-VOLET103eは、発光層206と有機半導体層203との間に位置付けられる遷移導電層220を含む。遷移導電層220は、ソース層113a、ゲート誘電体層202a、およびゲート電極201aの上に位置付けられる有機半導体層203からの電流を、より大きい面積の上に堆積される発光層206に移送し、それによって、発光領域がAMDS-VOLETピクセル100において利用可能な面積の実質的に全体を占めることが可能になる。ILD層223が、ソース導電線123bと遷移導電層220との間の電気的短絡を防止する。遷移導電層220は、たとえば、有機または無機材料、透明または不透明金属、半金属および/または半導体ドープされたまたはドープされていない、好ましくはドープされているのような、任意の導電性材料の単一の層または複数の層を含み得る。遷移導電層220のための材料のいくつかの例は、単層もしくは多層のグラフェン、カーボンナノチューブの希薄ネットワークもしくは非希薄層、スズをドープした酸化インジウム、ポリ3,4-エチレンジオキシチオフェンポリスチレン-スルホネートPEDOT:PSS、ZnO、または酸化インジウムナノ粒子を含む。いくつかの実施形態では、遷移導電層220は発光層206が発する光に対して透過性である。いくつかの実施形態では、遷移導電層220は金属のような不透明な導体である。それらの不透明な実施形態では、ドレイン層209は、透明材料を含み得、AMDS-VOLETピクセル100は、上部発光ディスプレイ内に含まれ得、発光層206内で生成される光は透明ドレイン層209を通じて伝播する。加えて、遷移導電層220上の光の反射が、AMDS-VOLETピクセル100の光の外部結合損失を低減する。代替的な実施態様では、遷移導電層220の上面は、非反射性にされることができ、黒色にされ得、それによってAMDS-VOLETピクセル100に周囲光が照射されるときにAMDS-VOLETのコントラスト比が向上し、これは、第1の金属、および、たとえば、非晶質炭素、カーボンナノチューブ、グラフェン、グラファイト、PEDOT:PSSまたはC60のような次の黒色導電性コーティングの2層を用いて達成されることができる。さらに、遷移導電層220を含むそのような実施形態は、DS-VOLET103の駆動トランジスタ層すなわち、201a、202a、113a、203aおよび203bが発光層206から発する光、または環境内での使用においてAMDS-VOLETピクセル100が遭遇する外部光に対して敏感であるときに特に有用になり得る。それらの実施形態では、遷移導電層220は、AMDS-VOLETピクセル100の安定性を向上させる、光に対する障壁をも提供する。そのような実施形態では、DS-VOLET103の駆動トランジスタ層すなわち、201a、202a、113a、203aおよび203bの面積被覆は、発光層206の面積被覆よりも小さい、それと同じ、またはそれよりも大きいことができる。加えて、DS-VOLET103の駆動トランジスタ層すなわち、201a、202a、113a、203a、および203bを光から遮蔽する目的で、光吸収もしくは反射層が基板層126の底部もしくはゲート電極201aと基板層126との間の中に追加され得るか、または基板層自体が不透明であり得るか、またはゲート電極201a自体が金属のような不透明および/もしくは反射材料を含み得る。正電荷がソース層113aから注入されてゲート電極201aによって制御され、電子がドレイン層119から注入されて電子および正孔が発光層206bたとえば、EL層内で再結合して光を発する、本明細書に記載のDS-VOLET103の描写とともに、この構成を反転したものが本開示の精神を大幅に逸脱することなく実装されてもよい。反転AMDS-VOLET100ピクセルの場合、一実施形態は、電子を有機半導体層203内に注入するソース層113を含んでもよく、これらの電子の注入はゲート電極201aに印加される電圧によって制御され得る。同様に、ドレイン層119によって正孔が注入されてもよい。次いで、これらの正孔は発光層206b内で注入電子と再結合して光を発し得る。追加の変形形態は、トップエミッティング反転設計、完全に透明な非反転設計、および完全に透明な反転設計を含む。ここで、図1B、図1C、図9Aおよび図9Bに示すアクティブセル102の実施形態におけるSw-T106aの説明に移り、Sw-T106aは薄膜トランジスタTFTである。Sw-T106aに含まれるゲート層109bは、Sw-Tゲート電極201bおよびSw-Tゲート誘電体202bを含む。Sw-Tゲート電極201bは基板126と直接接触しており、Sw-Tゲート電極201bはスキャン導電線123cと電気的に接触している。図1B、図1C、図9Aおよび図9Bにおける断面図に示すように、Sw-Tゲート誘電体202bはSw-Tゲート電極201bの表面を被覆する。Sw-Tゲート誘電体202bは透明であっても不透明であってもよく、酸化アルミニウムのような無機材料、および、オクタデシルホスホン酸ODPAのような自己組織化単分子膜SAMの2層を含み得る。無機材料は大きい容量を提供し、SAMは疎水化層としての役割を果たす。Sw-T106aは、Sw-Tゲート誘電体202b上に位置付けられる半導体層216をさらに含む。半導体層216は、透明または不透明である有機または無機半導体材料たとえば、それぞれペンタセンまたは非晶質Siを含み得る。図6、図13、および図18に示すアクティブセル102の様々な実施形態の断面図においては、それぞれCN-VOLET103c、103f、および103g実施形態のみが示されている。しかしながら、当業者によって理解されるように、DS-VOLET103が、図6、図13、および図18に示すアクティブセル102の様々な実施形態においてCN-VOLET103c、103f、および103gの代わりに使用されてもよい。図10は、図1B、図1C、図9A、および図9B内の断面図に示すアクティブセル102aを示す回路図である。Sw-T106aは、トランジスタ回路要素303によって表される薄膜トランジスタを含み、DS-VOLET103はDS-VOLET回路要素306によって表されている。図面に示すように、Vscan信号がトランジスタ回路要素303のゲートに結合される。さらに、Vdata信号がトランジスタ回路要素303のソース/ドレインに結合され、トランジスタ回路要素303のドレイン/ソースはDS-VOLET103のゲートに結合される。図11は、図1B、図1C、図9A、図9B、および図3に示すSw-T106aのレイアウト例を示す平面図である。図11に示すレイアウトは図1Aにおいて破線によって画定されるSw-T領域129に対応する。図11に示すSw-T106aはゲート層109b図1B、図1C、図9A、および図9Bに示すSw-Tゲート電極201bおよびSw-Tゲート誘電体202bを含むを含み、Sw-T106aは、ゲート層109b上に位置付けられる半導体層216をさらに含む。導電線123dは半導体層216に結合され、図11には示されていないが、導電線123dがDS-VOLET103のDS-VOLETゲート電極201aに結合される。スキャン導電線123cはゲート層109bに結合され、データ導電線123aは、導電線123dに結合される半導体層216の端部から対向する、半導体層216の端部に結合される。次に、Sw-T106aにおいて説明した実施形態のTFTの代わりに様々な方法で接続される単一または複数のDS-VFETを含むSw-T設計を説明する。DS-VFETを含むこれらのバージョンは、DS-VFETおよび従来のTFT設計にまさるDS-VOLET設計を利用する。手短に言えば、DS-VFETアーキテクチャの短いチャネル長および大きい面積電流容量によって、Sw-Tが同じ電流出力容量でより小さくされ、したがって、TFTを備えるSw-Tから作成されるものよりも占有する面積がより小さくなることが可能である。これによって、AMDS-VOLETピクセル100の口径比がさらに増大することが可能である。図12は、ここでは106bと示すSw-T106の一実施形態のレイアウト例を示す平面図であり、図13は、Sw-T106bを備えるアクティブセル102eの一実施形態の断面図である。図12に示すレイアウトは図1Aにおいて破線によって画定されるSw-T領域129に対応する。Sw-T106bは単一のカーボンナノチューブ使用可能縦型電界効果トランジスタCN-VFETを含み、これはDS-VFETに置き換えることもできる。CN-VOLET103bの様々な実施形態、ならびにDS-VFETおよびDS-VOLET103の他の実施形態は、2008年9月10日付で提出された、ナノチューブ使用可能ゲート電圧制御式発光ダイオードNanotubeEnabled,Gate-VoltageControlledLightEmittingDiodesと題する、通し番号12/677,457を有する米国特許出願公開第2010/0237336号明細書、2011年3月4日付で提出された、電気的浸透性ソース層を含む半導体デバイスおよびその作製方法SemiconductorDevicesIncludinganElectricallyPercolatingSourceLayerandMethodsofFabricatingtheSameと題する、国際出願番号PCT/US2011/027155を有する国際公開第2011/109693号パンフレット、および、通し番号61/310,342を有し、2010年3月4日付で提出されたナノチューブ層およびメモリ層を含む半導体デバイスならびにその作製方法SemiconductorDevicesIncludingaNanotubeLayerandaMemoryLayerandMethodsofFabricatingtheSameと題する米国仮特許出願に記載されており、これらはすべて、その全体が参照により本明細書に組み込まれる。TFTを含む図11のSw-T106aとは異なり、図12のSw-T106bは、希薄カーボンナノチューブ層を有するソース層113cを含むCN-VFETである。ソース層113bおよび113c図13はCN-VOLET103fを含む場合に同時に堆積され得る。同様に、ソース層113a図1Bおよび113cはDS-VOLET103を含む場合に同時に堆積され得る。また、図12および図13におけるSw-T106bは、ソース層113cが、DS-VOLET103について前に列記した浸透性希薄ネットワークのいずれかを含む他のソース電極を含むことができるDS-VFETから成ることができる。ソース層113cは、任意の、無機もしくは有機の低密度状態金属、無機もしくは有機の低密度状態半導体、または無機もしくは有機の低密度状態半金属を含むことができる。低密度状態有機半金属の一例はグラフェンを含む。グラフェンは単層であっても多層であってもよく、穿孔を含むようにパターニングされてもよく、パターニングされなくてもよい。図13を参照すると、CN-VOLET103fの構造は図1Cに示す実施形態に示す構造と同じであり、任意選択的に図1B、図9A、または図9Bに示す構造に置き換わってもよい。図1B、図1C、図9A、および図9Bに示すSw-T106aと同様に、図13に示すSw-T106bは、Sw-Tゲート電極201bおよびSw-Tゲート誘電体202bを備えるゲート層109bを含む。Sw-Tゲート電極201bはスキャン導電線123c図12に結合される。Sw-Tゲート誘電体202bはSw-Tゲート電極201bの表面を被覆する。Sw-Tゲート電極201bは透明であっても不透明であってもよく、酸化アルミニウムたとえば、Al2O3のような無機材料、および、BCBのようなポリマーの2層を含み得る。無機材料は大きい容量を提供し、ポリマーは疎水化層としての役割を果たす。次に、Sw-T106bは、データ導電線123aに結合されるソース層113cを含む。上述のように、ソース層113cは希薄カーボンナノチューブ層を含む。ソース層113c上には半導体層216が位置付けられる。半導体層216は、単一の層もしくは複数の層、またはドープされた単一もしくは複数の層を含む。これらの層は、ペンタセンのような有機半導体材料、シリコン非晶質、ナノ結晶/微結晶または多結晶のような無機半導体材料を含み得る。シリコンはPECVDによって堆積されることができる。いくつかの実施形態では、無機である半導体層116の可能なp型ドーパントは、SbCl5、WO3、酸化モリブデン、ReO3、塩化鉄III、酸化鉄、F4-TCNQ、F2-HCNQまたはF6-TNAPを含む。半導体層116がシリコンを含む他の実施形態では、可能なドーパントはホウ素p型およびリンまたはヒ素両方ともn型を含む。図14Aは、図13に示すアクティブセル102eの一例を示す回路図である。図13に示すように、導電線123dがSw-T106b内の半導体層216上に位置付けられて、DS-VOLET103またはCN-VOLET103fに結合されるドレイン電極が形成される。上述のように、Sw-T106bは、図14AにおいてCN-VFETまたはDS-VFET回路要素309aによって表されるCN-VFETを含む。図14Bは、ここでは102fとして示すアクティブセル102の別の例を示す回路図である。図14Aに示すアクティブセル102eと同様に、アクティブセル102fはDS-VOLET103を含む。アクティブセル102fはSw-T106bをも含む。さらに、Sw-T106bは、図14BにおいてCN-VFETまたはDS-VFET回路要素309bによって表されるCN-VFETを含む。しかしながら、CN-VFET回路要素309bでは、Sw-T106bのソース-ドレイン接続は反転される。Sw-T106bのドレイン電極の代わりにSw-T106bのソース電極すなわち、ソース層113cは、CN-VOLET103のゲート電極201aに対する電気的接続を可能にする導電線123dに結合される。したがって、アクティブセル102fにおいて、ドレイン電極はデータ導電線123a1によって形成される。図15は、ここでは106cと示すSw-T106の一実施形態のレイアウト例を示す平面図であり、図16は、図15に示す平面図に示すSw-T106cを備えるアクティブセル102gの一実施形態を含む回路図である。図15に示すレイアウトは図1Aにおいて破線によって画定されるSw-T領域129に対応する。図15および図16を参照すると、図示されているSw-T106cは二重側方CN-VFETまたは二重側方DS-VFETを含む。図16では、Sw-T106cに含まれる二重側方CN-VFETまたは二重側方DS-VFETは、二重側方CN-VFETまたは二重側方DS-VFET回路要素312によって表される。二重側方CN-VFETは、反転ソース層113c、113dおよびドレイン電極を用いて並列に結合されて並んで位置付けられる2つのCN-VFETを含み、2つのCN-VFETは共通のゲート層109bを共有する。同様に、二重側方DS-VFETは、反転ソース層113c、113dおよびドレイン電極を用いて並列に結合されて並んで位置付けられる2つのDS-VFETを含み、2つのDS-VFETは共通のゲート層109bを共有する。Sw-T106cすなわち、二重側方CN-VFETまたは二重側方DS-VFETを含むは、データ導電線123aからのDS-VOLETゲート電極201aに電荷を供給し、当該ゲート電極から電荷を除去することを通じて、Sw-T106bよりも良好な電流制御を可能にする。対照的に、図12、図13、図14A、および14BのSw-T106bすなわち、単一のCN-VFETまたはDS-VFETを含むが順方向バイアスされるとき、電流はソース層113cから導電線123dへすなわち、ソースからドレインへ進行し、電流は、指定グレースケールにおいてDS-VOLET103を動作させるのに適切な量の電荷を付加するのに十分に制御される。しかしながら、Sw-T106bが逆方向バイアスされるとき、導電線123dからソース層113cへすなわち、ドレインからソースへ進行する電流は十分に制御されず、結果としてアクティブセル102のリフレッシュ事象間の時間の中でDS-VOLETゲート電極201a上に蓄積される電荷の損失がもたらされる。リフレッシュ事象は、指定行のスキャン導電線123cの電圧を脈動させ、それによって、指定列のデータ導電線123aからの電荷によってDS-VOLET103のDS-VOLETゲート電極201aを充電することによって、アクティブセル102をアドレス指定することを含む。電荷の進行をDS-VOLET103のゲートへと、当該ゲートからとで等しく良好に制御することによって、AMDS-VOLETピクセル100が首尾よく動作することが可能になる。Sw-T106cに含まれる二重側方CN-VFETまたは二重側方DS-VFETのゲート層109b、ソース層113c、113d、半導体層216b、216cは、Sw-T106cの層が図15に示すレイアウト例に示すようにパターニングされることを除いて、上述のSw-T106bと同じ作製工程を使用して作成され得る。加えて、ソース層113c、113dは、同じパターニング層の一部と同時に堆積され得る。同様に、半導体層216b、216cも、同じパターニング層の一部と同時に堆積され得る。これらの層の構成は図15に示す例において図示されている。Sw-T106cのいくつかの実施形態では、図15内の下側の単一のCN-VFETまたはDS-VFETのドレイン電極を形成する導電線123d、および、図15内の上側の単一のCN-VFETまたはDS-VFETのドレイン電極を形成する導電線123aは、二重側方CN-VFETまたは二重側方DS-VFETの半導体層216b、216cと接触すると電子または正孔に対するショットキーバリア>0.1eVを形成する材料を含み得る。図17は、ここでは106dと示すSw-T106の別の実施形態のレイアウト例を示す平面図であり、図18は、Sw-T106dを備えるアクティブセル102hの一実施形態の断面図である。図17に示すレイアウトは図1Aにおいて破線によって画定されるSw-T領域129に対応する。この実施形態では、Sw-T106dは二重反転CN-VFETまたは二重反転DS-VFETを備える。図18には、二重反転CN-VFETを備えるSw-T106dの一実施形態が描かれている。二重反転CN-VFETおよび二重反転DS-VFETは、それぞれ単一のCN-VFETおよびDS-VFETに類似する設計を有し、少なくとも1つの差は、ドレイン層として機能するもう1つのソース層113eが加わっていることである。ソース層113eは、Sw-T106dが二重反転CN-VFETを備える場合には希薄カーボンナノチューブネットワークを含み、ソース層113eは導電線123dに結合される。図17および図18に示すように、Sw-Tゲート誘電体202cおよびSw-Tゲート電極201cを含むゲート層109cが、ソース層113e上に位置付けられる。二重反転CN-VFETまたは二重反転DS-VFETのゲート層109b、ソース層113c、半導体層216は、Sw-T106dの層が図17に示すレイアウト例に示すようにパターニングされることを除いて、上述のSw-T106bと同じ様式で同じ材料から作成され得る。層の被覆は図17および図18に示す例に示されている。たとえば、ソース層113eは半導体層216上に堆積され、第2のゲート層109cはソース層113e上に堆積される。図18に示すように、第2のゲート層109cは、ソース層113e上に堆積されるSw-Tゲート誘電体202cと、Sw-Tゲート誘電体202c上に堆積されるSw-Tゲート電極201cとを含む。Sw-Tゲート誘電体202cは、単一の絶縁層または複数の絶縁層であり得る。Sw-Tゲート電極201cは、金属たとえば、アルミニウムAl、TCOたとえば、ITO、および/もしくはその2つの混合物、またはカーボンナノチューブ、グラフェン、PEDOT:PSSおよび導電性ナノ粒子を含む他の導電性材料であり得る。図17および図18に示すSw-T106dの実施形態は、Sw-T106cすなわち、二重側方CN-VFETおよび二重側方DS-VFETを含むとは異なっているが、Sw-T106bすなわち、単一のCN-VFETおよび単一のDS-VFETを含むにまさる類似の電流制御の利点を提供する。図19は、ここでは106eと示すSw-T106の別の実施形態のレイアウト例を示す平面図であり、図20は、Sw-T106eを備えるアクティブセル102jの一実施形態の断面図である。図19に示すレイアウトは図1Aにおいて破線によって画定されるSw-T領域129に対応する。この実施形態では、Sw-T106eは反転直列二重CN-VFETまたは反転直列二重DS-VFETを備える。図19および図20には、反転直列DS-VFETを備えるSw-T106eの実施形態が描かれている。反転直列二重DS-VFETは、単一のDS-VFETに類似の設計を有し、少なくとも1つの差は、第2の、直列接続されるが極性が反転されたDS-VFETのソース層として機能するもう1つのソース層113fが加わっていることである。ソース層113fは、希薄ナノチューブネットワークを含む、DS-VFETまたはDS-VOLETについて上述したすべての材料を含む。ソース層113fは導電線123dに結合される。Sw-T106eのドレイン電極123eは図19および図20に示す両方のDS-VFETの間で共有される。図21は、回路要素313として示す反転直列二重DS-VFETSw-T106eを含むアクティブセル102jの回路図を示す。反転直列二重DS-VFETのゲート層109b、ソース層113fおよび113g、半導体層216は、Sw-T106eの層が図19および図20に示すレイアウト例に示すようにパターニングされることを除いて、上述のSw-T106bと同じ様式で同じ材料から作成され得る。Sw-T106eのいくつかの実施形態では、ドレイン電極123eは、反転直列二重DS-VFETの半導体層216bと接触すると電子または正孔に対するオーム性接触バリア<0.2eVを形成する材料を含み得る。図19および図20に示すSw-T106eの実施形態は、Sw-T106cすなわち、二重側方CN-VFETおよび二重側方DS-VFETを含むとは異なっているが、Sw-T106bすなわち、単一のCN-VFETおよび単一のDS-VFETを含むにまさる類似の電流制御の利点を提供する。Sw-T106の別の実施形態は、反転直列二重DS-VFET実施形態において各DS-VFETの極性を反転させることを含み、図22、図23、および図24に示され、ここではSw-T106fとして示される。図23は、Sw-T106fを備えるアクティブセル102kの一実施形態の断面図である。Sw-T106fのDS-VFETは、図22および図23に示す別個にパターニングされるドレイン電極と共通のソース電極113hを共有する。図24は、その回路要素が314として示されている反転直列二重DS-VFETSw-T106fの回路図を示す。図25は、ここでは1200aとして示す、AMDS-VOLETピクセル100のアレイ1200の実施形態のレイアウト例を示す平面図である。各AMDS-VOLETピクセル100は各々同じ色の光を発し、各AMDS-VOLETピクセル100は上記の実施形態のいずれかによるアクティブセル102を含む。アクティブセル102は、n列×m行のアレイ1200aにレイアウトされ、各アクティブセル102のロケーションは座標n,mによって指定され、nは列番号であり、mは行番号である。各アクティブセル102は、ディスプレイパネルにその周辺で据え付けられ得る外部制御回路によって提供されるVscan-nおよびVdata-m信号によってアドレス指定可能である。Vdrain-m電圧信号はすべて、指定電圧を提供する単一の電圧源に接続され得る。Vsource電圧信号はすべて、指定電圧を提供する単一の電圧源に接続され得る。図26は、ここでは1200bとして示す、AMDS-VOLETピクセル100のアレイ1200の別の実施形態のレイアウト例を示す平面図である。各AMDS-VOLETピクセル100は、上記の実施形態のいずれかによる、各々が異なる色たとえば、赤、青、緑を発する3つのアクティブセル102を含む。1つの実施形態では、AMDS-VOLETピクセル100は隣り合う3つのアクティブセル102を含み、1つのアクティブセル102は赤Rであり、1つは緑Gであり、他は青Bである。反復アクティブセル102は、n列×m行の行列にレイアウトされ、各反復セルのロケーションは座標n,mによって指定され、nは列番号であり、mは行番号である。各列Cnは図26に示すように3色に分割される。列Cnは、列色にしたがって個々の列に分割されるたとえば、Rn赤、Gn緑およびBn青。様々な色実現方法にしたがってアクティブセル102の様々な色が達成され得る。第1の色実現方法では、色は、それぞれのアクティブセル102内のDS-VOLET103の発光層206bすなわち、EL層に使用される材料の選択によって決定される。言い換えれば、発光層206bに含まれる材料は、所望の色、R、G、またはBのいずれかを発する。第2の色実現方法では、発光層206bに含まれる材料が白色光を発するように選択され、適切な色フィルタ層が、指定のR、GまたはB色が色フィルタ層を通じて伝播することを可能にするように採用される。色フィルタ層は、たとえば、発光層206bからの光が基板層126を通じて発せられるボトムエミッション型ディスプレイでは指定色が、所望される領域内で、基板層126の反対側または基板126とゲート層109aとの間に配置され得る。トップエミッション型ディスプレイ発光層206bからの光がDS-VOLET103のドレイン層複数の場合もあり119を通じて発せられるの場合、色フィルタ層はドレイン層複数の場合もあり119の上に配置され得る。第3の色実現方法では、発光層206bが青色光を発し、それぞれRおよびGアクティブセル上でRおよびG光を実現するように適切な色変更層が採用される。色変更層の位置は、第2の色実現方法における色フィルタ層に使用されるものと同様であり得る。前述の実施形態のすべては、当業者に既知の従来のパターニング方法を使用することを想定している。従来のフォトリソグラフィは、フォトレジストを堆積する前に基板全体の上に堆積された対象の材料のエッチング除去ウェットまたはドライのいずれかのような後続の工程段階のためのパターンを画定するために使用される、広く使用されている方法である。フォトレジストは、所望の領域を一般的には紫外線UV光で曝露することによってパターンを作成するのに使用されるポリマー材料である。UV光曝露の後、ポジ型/ネガ型フォトレジストの曝露された/曝露されていない領域が、現像液に可溶性になる。フォトレジストはまた、基板全体を被覆し、一般的にスピンコーティングによって堆積される。エッチング除去以外の方法も同様に利用されてもよい。金属を画定するのに一般的に使用されるリフトオフプロセスのような方法も、他の材料タイプに使用されてもよい。リフトオフ法では、たとえば金属であり得る対象の材料が堆積される前にフォトレジストが被着される。一般的にリフトオフレジストと称される、一般的にこの用途のために特別に設計されるフォトレジストは、次いで、UV光曝露および現像液内でのパターン現像の、従来のフォトリソグラフィ工程段階を受ける。パターンがリフトオフレジストに転写された後、金属はスパッタリングのような従来の方法によって堆積され得る。金属が堆積された後、リフトオフレジストがまだ存在する領域が溶媒内で溶解され得、金属はそれらの領域において、所望のレイアウトを有するパターン化金属層を残してリフトオフされ得る。また、グラビア印刷、フレキソ印刷、インクジェット印刷および蒸気ジェット印刷のような、セルフパターニングである方法について、従来のフォトリソグラフィは必要でない場合がある。本願に含まれるすべての図面は縮尺されていない。有機半導体層は必ずしも有機であるようには限定されない。他の実施形態では、有機半導体層は無機であってもよく、この場合、それらは半導体層であるに過ぎない。可能な無機半導体は、シリコン非晶質、単結晶、微/ナノ結晶および多結晶およびナノ粒子を含む。上記の実施形態は、本開示の原理を明瞭に理解するために記載される実施態様の可能な例に過ぎないことが強調されるべきである。本開示の精神および原理から大幅に逸脱することなく上記の実施形態に多くの変更および改変を行うことができる。本明細書において、すべてのこのような改変および変更が本開示および本願の範囲内に含まれることが意図されている。比、濃度、量、および他の数値データは本明細書において範囲形式で表現されている場合があることに留意されたい。このような範囲形式は簡便で簡潔にするために使用されており、したがって、範囲の限界として明示的に記載されている数値を含むだけでなく、その範囲内に包含されるすべての個々の数値または部分範囲を、各数値および部分範囲が明示的に記載されているように含むように、柔軟に解釈されるべきであることを理解されたい。例示として、約0.1~約5の濃度範囲は、明示的に記載されている約0.1wt~約5wtの濃度を含むだけでなく、示されている範囲内の個々の濃度たとえば、1、2、3、および4および部分範囲たとえば、0.5、1.1、2.2、3.3、および4.4をも含むように解釈されるべきである。約aboutという用語は、数値の有効数字による従来の丸めを含むことができる。加えて、約x~yという語句は、約x~約yを含む。"