"基板上に配線層が形成された第1の積層体と、前記第1の積層体の主面に対してその主面が接合され、基板上に配線層が形成された第2の積層体と、前記第1の積層体または前記第2の積層体の少なくとも一方に配置された機能素子と、を備え、前記第1の積層体及び前記第2の積層体の前記主面に垂直な方向から見て、前記第1の積層体及び前記第2の積層体の少なくとも一方の前記機能素子を含む回路形成領域の外側に、前記第1の積層体と前記第2の積層体の界面を貫通する空隙が設けられた半導体装置。前記空隙は、前記第2の積層体を貫通する溝である請求項1に記載の半導体装置。前記第1の積層体の前記主面に垂直な方向から見て、前記第1の積層体及び前記第2の積層体の回路形成領域を囲むシールリングを有し、前記溝は前記シールリングの外側に配置される請求項2に記載の半導体装置。前記溝の底面は、前記第1の積層体内の配線の表面に一致する請求項3に記載の半導体装置。前記第2の積層体の前記基板及び前記界面を貫通する貫通金属部材を有し、前記貫通金属部材は、前記溝の底面と一致する前記配線と同じ層の配線に接続される請求項4に記載の半導体装置。前記貫通金属部材は、シールリングを構成する請求項5に記載の半導体装置。前記溝は、前記第1の積層体の主面に垂直な方向から見て、前記シールリングを囲むように形成された請求項3に記載の半導体装置。前記シールリングは、前記第1の積層体及び前記第2の積層体の両方に形成されている請求項7に記載の半導体装置。基板上に配線層が形成された第1の積層体と、基板上に配線層が形成された第2の積層体と、前記第1の積層体または前記第2の積層体の少なくとも一方に配置される機能素子と、を形成するステップと、前記第1の積層体の主面と前記第2の積層体の主面とを接合するステップと、前記第1の積層体及び前記第2の積層体の回路形成領域の外側に、前記第1の積層体及び前記第2の積層体の界面を貫通し、前記第1の積層体または前記第2の積層体の接合された面とは反対側の主面に開口される溝を設けるステップと、を含む半導体装置の製造方法。基板上に配線層が形成された第1の積層体と、基板上に配線層が形成された第2の積層体と、前記第1の積層体または前記第2の積層体の少なくとも一方に配置される機能素子と、を形成するステップと、前記第1の積層体及び前記第2の積層体の主面において、前記第1の積層体及び前記第2の積層体の回路形成領域の外側に溝を形成するステップと、前記第1の積層体に設けられた前記溝と、前記第2の積層体に設けられた前記溝とが連通するように位置合わせをし、前記第1の積層体と前記第2の積層体の前記主面同士を接合するステップと、を含む半導体装置の製造方法。前記第1の積層体の前記主面に垂直な方向から見て、前記第1の積層体及び前記第2の積層体の回路形成領域を囲むシールリングが形成され、前記溝は前記シールリングの外側に設けられる請求項10または11に記載の半導体装置の製造方法。上記特許文献1に開示された手法のように3次元的に配線を行う手法では、基板に対して垂直方向に素子が積層される。したがって、デバイスの厚さ自体は従来よりも厚くなるので、ダイシング時間は長くなり、また、ダイシング時にデバイスに与える衝撃も大きくなる可能性がある。このため、クラックが生じやすくなる恐れがあり、より確実にクラックを抑制することが必要である。また、3次元的に配線を行う場合には、基板の主面に対して垂直方向に複数のデバイス領域が形成されることになるので、それぞれの領域を保護しなければならない。ところが、上記特許文献2に開示された手法では、こうしたことを考慮しておらず、技術的に満足のいくものではなかった。上述のような点を鑑みて、本技術は、3次元的に素子が配列された場合であっても、クラックの進展を抑制することができる半導体装置及びその製造方法を提供することを目的とする。上記課題を解決するために、本技術による半導体装置は、基板上に配線層が形成された第1の積層体と、第1の積層体の主面に対してその主面が接合され、基板上に配線層が形成された第2の積層体を備える。また、本技術による半導体装置は、第1の積層体または第2の積層体の少なくとも一方に配置された機能素子を備える。そして、第1の積層体及び第2の積層体の主面に垂直な方向から見て、第1の積層体及び第2の積層体の回路形成領域の外側には、第1の積層体と第2の積層体の界面を貫通する空隙が設けられている。また、本技術による半導体装置の製造方法は、上述の半導体装置の製造方法である。本技術による半導体装置の製造方法では、まず基板上に配線層が形成された第1の積層体と、基板上に配線層が形成された第2の積層体と、第1の積層体または第2の積層体の少なくとも一方に配置される機能素子と、を形成する。その後、これら第1の積層体の主面と第2の積層体の主面とを接合する。そして、第1の積層体及び第2の積層体の回路形成領域の外側に、第1の積層体及び第2の積層体の界面を貫通し、第1の積層体または第2の積層体の接合された面とは反対側の主面に開口される溝を設ける。また、本技術による半導体装置の別の製造方法では、基板上に配線層が形成された第1の積層体と、基板上に配線層が形成された第2の積層体と、第1の積層体または第2の積層体の少なくとも一方に配置される機能素子と、を形成する。その後、第1の積層体及び第2の積層体の主面において、第1の積層体及び第2の積層体の回路形成領域の外側に溝を形成する。そして、第1の積層体に設けられた溝と、第2の積層体に設けられた溝とが連通するように位置合わせをし、第1の積層体と第2の積層体の主面同士を接合する。本技術による半導体装置及びその製造方法によれば、第1の積層体と第2の積層体との界面を貫通する空隙が、回路形成領域の外側に設けられる。このため、第1の積層体と第2の積層体の界面を伝播したクラックを、回路形成領域の外側において空隙に到達させることができる。本開示の半導体装置及びその製造方法によれば、第1の積層体と第2の積層体の界面を伝播するクラックを空隙に到達させることにより、クラックの応力を開放することができる。このため、空隙が配置された位置よりも内側の回路形成領域にクラックが進展するのを防止できる。以下本技術を実施するための形態の例を説明するが、本技術は以下の例に限定されるものではない。なお、本技術において、接合面を貫通する空隙とは、空隙の一端が接合面界面と一致している場合も含むものとする。説明は以下の順で行う。1.第1の実施の形態接合面を貫通する溝を設ける例2.第1の変形例接合面が異なる例3.第2の変形例3以上の積層体を接合する例4.第2の実施の形態配線に到達する空隙を設ける例5.第3の実施の形態基板を貫通する電極により、シールリングを構成する例6.第4の実施の形態空隙と貫通金属部材用のエッチングストッパを同一にする例7.第5の実施の形態接合面近傍にのみ空隙を設ける例1.第1の実施形態接合面を貫通する溝を設ける例1-1.半導体装置の構成図1は、第1の実施形態による半導体装置100を示す概略断面図である。本実施形態による半導体装置100は、基板1上に機能素子2と配線層3が形成された第1の積層体10と、基板11上に機能素子12と配線層13が形成された第2の積層体20を備える。基板1は、例えばSi基板やガラス基板等を用いることが可能であり、その他の金属によって構成してもよい。また、基板1の主面上には機能素子2が形成されている。機能素子2は、例えばトランジスタに限らず、MEMSアクチュエータやセンサ素子等、後に述べるシールリング8によって保護したい各種素子を基板1上に配置してよい。なお、基板1の機能素子2が配置された面とは反対側の主面には、例えばSiO2,SiN,SiON,TEOS等の絶縁膜7が設けられ、基板1の絶縁が確保されている。基板1及び機能素子2上には、例えばSiO2,NSGNondopedSilicateGlass,PSGPhosphoSilicateGlass,TEOSTetraethylorthosilicate等による平坦化膜絶縁膜6を介して配線層3が配置されている。ここで配線層3は、例えば第1の配線層5aと第2の配線層5bと第3の配線層5cと第4の配線層5dが順次積層された多層配線構造となっており、各層内に配線がそれぞれ埋め込まれている。配線の材料としては、例えばW,Al,Cu等が挙げられる。各配線層における層間絶縁膜4a,4c,4e,4gには、例えばSiCNやSiN等が用いられ、層間絶縁膜4b,4d,4f,4hには、例えば有機シリカガラス等の低誘電率材料や、SiO2等が用いられる。また、基板1の主面に垂直な方向から見て機能素子2の外周位置では、第1の配線層5a~第4の配線層5dにおける配線同士が接続され、機能素子2を囲むようにシールリング8が形成されている。このシールリング8により、機能素子2が形成されている領域にまでクラックが進展するのを抑制し、機能素子2が保護される。シールリング8を構成する材料としては、機能素子2を保護するために耐浸水性の高いものが好ましく、例えば上述の配線材料として挙げたW,Al,CuやTa,Ti,TiN等を用いることができる。一方、第2の積層体20は、基板11と、基板11の主面上に形成された機能素子12及び配線層13を含んで構成されている。基板11は、基板1と同様に特に限定されるものではなく、例えばSi基板やガラス基板、その他の金属基板を用いてよい。また、機能素子12も機能素子2と同様に限定されるものでなく、トランジスタ以外の各種素子を配置してもよい。機能素子12が形成された基板11の主面及び機能素子12上には、例えばSiO2,NSG,PSG,TEOS等による平坦化膜絶縁膜16が形成され、平坦化膜16上に配線層13が形成されている。配線層13は、第1の配線層15aと第2の配線層15bと第3の配線層15cとからなる多層配線構造となっており、それぞれの配線層に配線が配置されている。各配線層における層間絶縁膜14b,14d,14fは、例えば有機シリカガラス等の低誘電率材料や、SiO2等が用いられ、層間絶縁膜14a,14c,14eには、例えばSiCNやSiN等が用いられる。基板11の主面に垂直な方向から見て機能素子12の周囲には、シールリング18が設けられている。このシールリング18は、配線層13における配線が機能素子12を囲むように配置されており、クラックから機能素子12を保護している。このシールリング18は、シールリング8と同様にW,Al,CuやTa,Ti,TiN等を用いることができる。また、基板11の機能素子12が形成された面とは反対側の主面には、例えばSiO2やSiN,TEOS等の絶縁膜17が形成されている。この絶縁膜17上には、例えば外部との接続に用いるAl等の端子21が埋め込まれる用に配置されている。また、絶縁膜17上には、例えば樹脂等によるパッシベーション膜19が形成されている。第1の積層体10における配線層3側の主面は、第2の積層体20における配線層13側の主面に重ね合わされる。そして、この重ね合わされた界面において接合される。この接合は、樹脂等の接着剤を塗布して接着層22により行ってもよいし、他にも、プラズマ接合や金属接合、ガラスの陽極接合等、適宜各種手法を用いることができる。接合する際には、第1の積層体10と第2の積層体20とを電気的に接続させるような構成としてもよいし、また第1の積層体10と第2の積層体20とが電気的に接続しない構成であってもよい。また、本実施形態における半導体装置100には、第1の積層体10と第2の積層体20の界面を貫通する空隙9が設けられている。なお、ここでは、第1の積層体10と第2の積層体20との界面は、第1の積層体10と第2の積層体20の接合面となっている。本実施形態の空隙9は、第2の積層体20を貫通しており、第2の積層体20の接合面とは反対側の主面に開口した溝を形成している。また、空隙9は、第1の積層体10または第2の積層体20の主面に垂直な方向から見て、機能素子2及び機能素子12を含む回路形成領域の外側、すなわち、シールリング8及びシールリング18の外側に形成されている。このように、保護したい回路形成領域の外側に、第1の積層体10と第2の積層体20の界面を貫通する空隙9を設けることで、保護対象とする回路形成領域にクラックが進展していくのを抑制することが可能である。例えば図2は、第1の積層体10aと第2の積層体20aの接合面を貫通しない空隙9aが設けられた半導体装置110の概略断面図であり、これを比較例として用い説明する。この半導体装置110には、所定の回路形成領域を囲う第1の積層体10aのシールリング8a及び第2の積層体20aのシールリング18aと、これらシールリング8a,18aの外側に位置する空隙9aと、が設けられている。ただし、この空隙9aは、第1の積層体10aと第2の積層体20aの接合面を貫通しておらず、空隙9aによる溝の底面は、第1の積層体10a内に位置している。例えば、第1の積層体10a側がダイシングレーン上に載置された半導体装置110では、ダイシング時に例えば矢印A1に示す方向に荷重がかかる。これにより、第1の積層体10a側にクラックが発生したとする。すると、空隙9aによる溝の底面に応力が集中するので、矢印A2に示すように、クラックは空隙9aによる溝の底面においてクラックの発生位置にもっとも近い点P1に向かって進展する。そして、クラックが第1の積層体10aと第2の積層体20aとの接合面23aに到達すると、接合面23aの強度が十分に確保できていない場合には接合面の剥離が生じ、矢印A3に示すように接合面23aをクラックが伝播する。接合面23aを伝播することにより、クラックはシールリング8a,18aを越え、矢印A4に示すように、シールリング8a,18aの内側の回路形成領域にまで進展する恐れがある。これに対して、図3は、本実施形態による半導体装置100をダイシングする際にクラックが生じた場合を示す概略断面図である。半導体装置100は、第1の積層体10と第2の積層体20とが、接合面23において接合されている。また、保護したい回路形成領域を囲むようにシールリング8,18が配置され、その外側に、接合面23を貫通する空隙9が形成されている。第1の積層体10側をダイシングレーン上に載せ、矢印A5の位置においてダイシングを行うと、例えば矢印A5の方向に荷重がかかり、第1の積層体10側にクラックが生じる場合が想定される。本実施の形態では、空隙9の設けられた位置において半導体装置100の厚さが薄くなっており、この位置に脆弱性を持たせている。したがって、ダイシング位置においてクラックが発生すると、空隙9による溝の底面において、クラックの発生位置に最も近い点P2に応力が集中する。このため、矢印A6に示すように、クラックは点P2に向かって進展する。クラックが点P2に到達すると、空隙9によって応力が開放されるため、それ以上クラックは進展しない。このように、本実施形態の半導体装置100では、空隙9が第1の積層体10と第2の積層体20との接合面23を貫通しているので、クラックが接合面23に到達するのを抑制することができ、クラックが接合面23を伝播するのを防止することが可能である。また、もしクラックが保護したい回路形成領域に対して、空隙9よりも外側の位置において接合面23に到達しても、空隙9は接合面23を貫通しているので、接合面23に沿って進展したクラックは結局空隙9に到達する。このため、クラックがシールリング8,18を越えて回路形成領域の内部にまで進展することを防止できる。なお、空隙9の一端、ここでは空隙9による溝の底面が接合面23に一致する場合であっても、クラックが溝の底面に到達することにより応力が開放されるので、同様にクラックの進展を防止することが可能である。この空隙9は、半導体装置100第1の積層体10または第2の積層体20の主面に垂直な方向から見て、半導体装置100の保護したい回路形成領域を囲うように設けることが好ましい。図4は、この空隙9の形成パターンの一例を示す概略説明図である。なお、図4においては、半導体装置100の主面に垂直な方向から見た状態を示している。図4Aに示すように、シールリング8,18図示せずの外側において、半導体装置100の回路形成領域を囲む閉路状に途切れなく連続して空隙を設けてもよい。これにより、空隙9の外側で発生したクラックが、空隙9に囲われた領域内に進展するのをより確実に防止できる。また一方で、図4Bに示すように、シールリング8,18を囲む閉路に切れ目を設けた破線状に空隙9形成してもよい。この場合、空隙9の切れ目24の位置に配線を配置することが可能であり、例えば半導体装置100を外部装置に接続するための引き出し配線等を容易に設けることができる。また、図4Cでは、第1の空隙9aと第2の空隙9bとによって空隙9が構成されている。空隙9aは、シールリング8,18を含む回路形成領域を囲む破線状に形成される。また、空隙9bは、空隙9aの切れ目位置に配置される。この例では、第1の空隙9aの切れ目24aと第2の空隙9bの切れ目24bを介して、空隙9内の回路形成領域と空隙9の外側の領域とが連続している箇所が存在する。しかし、空隙9内の回路形成領域から放射状の方向に、第1の空隙9aまたは第2の空隙9bの少なくともどちらか一方が配置されるので、空隙9が連続して設けられている図4Aと実質的に同等の効果が得られる。また、空隙9の内側の回路形成領域から空隙9の外側の領域への引き出し配線等は、空隙9aの切れ目24a、空隙9bの切れ目24bを通して配置することが可能である。他にも、図4Dに示すように、図4Aと比較して角を落とした形状に空隙9を形成してもよい。このように、角を落として曲線に近づけた形状とすることで、ダイシング時におけるチッピングを抑制することができる。なお、回路形成領域を囲む閉曲線状に空隙9を形成してもよい。ところで、半導体装置の試作や試験時には、TEGtestelementgroupを半導体装置と同一基板上に形成しておくことがある。このような場合には、図4Eに示すように空隙9を配置することができる。図4Eでは、TEG25の配置位置において、TEG25の外周に沿って空隙9を設けることにより、TEG25を空隙9によって囲まれた領域外に位置させている。このように空隙9を形成すると、発生したクラックが空隙9よりも先にTEG25に到達する。TEG25に到達したクラックは、TEG25が障害となり、それ以上進展するのが抑制される。すなわち、TEG25をクラックに対する障壁として用いることができる。なお、TEG25を、空隙9によって囲まれた領域内に配置したとしても、空隙9によって、回路形成領域へのクラックの進展を防止することが可能である。1-2.半導体装置の製造方法本実施の形態による半導体装置100の製造方法について、図5~図6を用いて以下に説明する。まず図5Aに示すように、基板1の主面上に機能素子2を設けた第1の積層体10と、基板11の主面上に機能素子12を設けた第2の積層体20を準備する。基板1の主面に垂直な方向から見て、機能素子2を囲むようにシールリング8が形成され、また、基板11の主面に垂直な方向から見て、機能素子12を囲むようにシールリング18が形成される。この第1の積層体10及び第2の積層体20は、既知の種々の方法により製造してよく、その手法を特に限定するものではない。次いで、第1の積層体10または第2の積層体20の接合面、ここでは、基板1に対して機能素子2が設けられた側の第1の積層体10の主面に樹脂等の接着剤を塗布し、接着層22を形成する。そして、図5Bに示すように、接着層22が形成された側の第1の積層体10の主面と、基板11に対して機能素子12が形成された側の第2の積層体20の主面とを貼り合わせることにより、第1の積層体10と第2の積層体20とを接合する。接合の手法としては、接着剤によらず、他の方法を用いてもよい。例えば第1の積層体10と第2の積層体20とを直接接触させる場合には、金属接合や、プラズマ接合、ガラスの陽極接合等を用いることができる。また、接合後には、CMPChemicalMechanicalPolishing法やBGRbackgrinding等により、基板11を所定の厚さに研削する。次に、図6Aに示すように、例えばドライエッチング等を用いて、第1の積層体10内の配線や電極に到達する貫通孔27を形成する。そして、CVD等により、SIO2やSiN,SiON,TEOS等による絶縁膜を貫通孔27の内壁面に形成し、絶縁性を確保する。貫通孔27の底部に堆積した上述の絶縁材料は、例えば電子ビーム等により除去し、その後貫通孔27の内部を例えばW,Al,Cu等の導電材料により埋める。基板11上に堆積された上述のW,Al,Cu等の導電材料は、CMPやBGRを用いて除去することができる。そして、基板11上に例えばSiO2やSiN,SiON,TEOS等の絶縁膜17を形成して基板11の絶縁を確保した後、例えばAl等により端子21を形成する。また、絶縁膜17上には、端子21の配置箇所を除いて、樹脂等によるパッシベーション膜19が形成される。また、基板1に設ける絶縁膜7は、第1の積層体10を接合する前に予め形成してあってもよいし、接合後に形成してもよく、特に限定するものではない。その後、図6Bに示すように、ドライエッチングやウェットエッチング等を用いて、第1の積層体10と第2の積層体20の接合面を貫通する空隙9を形成する。この空隙9は、基板11基板1または半導体装置100の主面に垂直な方向から見て、シールリング8及びシールリング18の外側に設けられる。これにより、半導体装置100が完成する。図6Bでは、例えば基板11側からエッチングを行ったことにより、空隙9は基板11側の表面に開口する溝形状となっている。空隙9は、半導体装置100において、基板1側の主面から溝形状に設けてもよい。なお、第1の積層体10または第2の積層体20の両方に機能素子が形成されている必要はなく、どちらか一方の積層体には配線のみが形成されていてもよい。また、少なくとも一方の積層体のシールリングの外側の領域において、接合面を貫通する空隙を設ければ、そのシールリングより内側の領域を、クラックから保護することが可能である。2.第1の変形例接合面が異なる例第1の実施の形態では、二つの積層体において、基板に対して機能素子が形成されている側の主面同士を接合させていたが、接合させる面はこれに限らない。図7は、第1の変形例による半導体装置200の概略構成を示す断面図である。ここでは、第1の実施の形態図1参照と対応する部位については同一符号を付し、重複を避ける。本変形例による半導体装置200は、基板1の主面上に機能素子2が形成された第1の積層体10と、基板11の主面上に機能素子12が形成された第2の積層体20とを含んで構成される。第1の積層体10において、機能素子2上には平坦化膜絶縁膜6を介して第1の配線層5a~第4の配線層5dが形成されており、また、機能素子2が形成された側とは反対側の基板1の主面には、絶縁膜7が設けられている。基板1の主面に垂直な方向から見て、機能素子2の周囲を囲むようにシールリング8が設けられている。これらの第1の積層体10の構成は、第1の実施の形態図1参照において示したものと同様の構成であってよい。第2の積層体20において、機能素子12上には、平坦化膜絶縁膜16を介して配線層15a~15cが形成されている。また、基板11の主面に垂直な方向から見て、機能素子12を囲むようにシールリング18が配設されている。これらの構成もまた、第1の実施の形態において示した構成と同様であってよい。ただし、本実施の形態においては、第3の配線層15c上に絶縁膜17が形成され、絶縁膜17上に端子21が形成される。また、絶縁膜17上において、端子21が形成されている箇所以外の部分には、パッシベーション膜19が配設される。また、第1の積層体10において、基板1に対して機能素子2が形成されている側の主面と、第2の積層体20において、基板11に対して機能素子12が形成されている側とは反対側の主面とが重ね合わされ、この界面において接合される。第1の積層体10と第2の積層体20の接合は、樹脂等の接着層22を設けることによって行ってもよいし、プラズマ接合や金属接合、ガラスの陽極接合等、その他の手法により行ってもよい。なお、本変形例においても、第1の積層体10と第2の積層体20の接合面を貫通する空隙9Aが設けられている。この空隙9Aは、第2の積層体20の表面に開口した溝状に形成される。こうした空隙9Aを設けることで、クラックが接合面に沿って進展するのを防止でき、品質の向上が図れる。また、空隙9は、半導体装置200基板1,11の主面に垂直な方向から見て、少なくとも機能素子2,12を含む回路形成領域の外側、例えばシールリング8,18の外側に形成される。これにより、回路形成領域内にクラックが進展するのを防止でき、回路を保護することができる。空隙9Aのパターンは、第1の実施の形態図4参照において示した各種のパターンを取ってよい。このように、本変形例では、第1の積層体10と第2の積層体20とを接合する接合面が第1の実施の形態と異なっている。すなわち、第1の積層体10と第2の積層体20とを接合する面は、適宜選択することが可能である。例えば、第2の積層体20に配置される機能素子12としてMEMSアクチュエータ等を用いる場合、アクチュエータの可動部は、その駆動空間を確保するために、半導体装置200の表面に露出させる必要がある。したがって、このような場合には、本変形例のように、基板11に対して機能素子12が配置されない側の第1の積層体10の主面を第2の積層体20に接合することが好ましい。また、その場合には、アクチュエータ上には配線層を形成せず、例えば第1の積層体10側に配置する。そして、第1の積層体10の機能素子2として、例えばアクチュエータを駆動するためのトランジスタやダイオード等を配置することが可能である。また、製造方法においては、第1の積層体10と第2の積層体20とを接合する面、及び絶縁膜17、パッシベーション膜19、端子21を形成する面を変えるだけで、第1の実施の形態において説明した方法と同様にして半導体装置200を製造することができる。なお、第1の積層体10と第2の積層体20とを、接合以外の方法により積層してもよい。例えば、第1の積層体10の配線層3上に気相成膜や液相成膜により基板11を形成する。例えばシリコンによる基板11を形成する時にはスパッタ等を用い、ガラス基板を形成する場合にはSOGSpinOnGlassによってもよい。そして、この基板11上に機能素子12、平坦化膜16、配線層13を順次形成していくことにより、第1の積層体10上に第2の積層体20を積層する。このように、第1の積層体10上に第2の積層体20の基板11が直接形成された場合においても、第1の積層体10と第2の積層体20の界面を貫通する空隙9を同様に設けることが好ましい。これにより、第1の積層体10と第2の積層体20の界面に沿ってクラックが進展するのを防止することが可能である。3.第2の変形例3以上の積層体を接合する例また、接合する積層体の数は2つに限らず、3以上の積層体接合する構成であってもよい。図8は、第2の変形例による半導体装置300を示す概略断面図である。ここでは、第1の実施の形態図1参照に対応する箇所には同一符号を付し、重複を避ける。本変形例による半導体装置300は、基板1上に機能素子2が設けられた第1の積層体10と、基板11上に機能素子12が設けられた第2の積層体20と、基板31上に機能素子32が設けられた第3の積層体30と、を含んで構成される。第1の積層体10と第2の積層体20の構成は、第1の実施の形態において示したものと同様の構成であってよく、特に限定するものではない。第3の積層体30において、機能素子32上には、平坦化膜絶縁膜36を介して配線層33が形成される。ここでは、配線層33は、第1の配線層35a、第2の配線層35b、第3の配線層35c、第4の配線層35dから構成されている。基板31は、例えばSi基板やガラス基板、他にも金属基板等を用いることができる。また、平坦化膜36には、例えば、SiO2,NSG,PSG,TEOS等が用いられる。第1の配線層35a~第4の配線層35dの各配線層は、第1の実施の形態における配線層と同様に、例えば有機シリカガラス等の低誘電率材料や、SiO2等からなる層間絶縁膜と、SiCNやSiNからなる層間絶縁膜等を含んで構成される。第3の積層体30におけるこれらの構成は、第1の積層体10や第2の積層体20の構成と同様であってよく、特に限定されない。ただし、本変形例では、第3の積層体30の配線層33上に絶縁膜17、端子21、パッシベーション膜19が配設される。なお、第1の積層体10から第3の積層体30の全ての積層体に、それぞれ機能素子が形成されている必要はなく、少なくとも一つの積層体に機能素子が形成されていればよい。本変形例において、第1の積層体10における配線層3側の主面は、第2の積層体20における配線層13側の主面に重ね合わされる。そして、この重ね合わされた界面において接合される。この接合は、樹脂等の接着層22を介して行ってもよいし、プラズマ接合や金属接合、ガラスの陽極接合等のその他の方法により行ってもよい。また、第2の積層体20における基板11側の主面は、第3の積層体30における31側の主面に重ね合わされる。そして、この重ね合わされた界面において接合される。この接合も同様に、例えば樹脂等による接着層42を介して行ってもよいし、プラズマ接合や金属接合、ガラスの陽極接合等、その他の方法により行ってもよい。このように、本変形例では、3つの積層体が接合されることにより、半導体装置300が構成されている。この場合には、第1の積層体10と第2の積層体20との接合面と、第2の積層体20と第3の積層体30との接合面を貫通するように空隙9Bを設けることが好ましい。これにより、第1の積層体10と第2の積層体20の接合面、または第2の積層体20と第3の積層体30の接合面をクラックが伝播するのを防止することができる。また、空隙9Bは、半導体装置300基板1,11,31の主面に垂直な方向から見て、少なくとも機能素子2,12,32のいずれかを含む回路形成領域の外側に設けられる。例えば、図8においては、シールリング8,18,38の外側に設けられる。これにより、保護したい機能素子2,12,32や、回路形成領域内にクラックが進展するのを防止することができる。なお、4つ以上の積層体を接合することにより半導体装置を構成する場合にも、各積層体の接合面を貫通する空隙を設けることで、クラックが接合面を伝播するのを防止できる。また、各積層体において、保護したい領域の外側に上述の空隙を設けることにより、保護したい領域内にクラックが進展するのを防止することが可能である。また、空隙9Bのパターンは、第1の実施の形態図4参照において示した各種のパターンを取ってよい。また、製造方法においては、3以上の積層体を接合し、それぞれの接合面を貫通する空隙を設けること以外は、第1の実施の形態図5,6参照において示した方法と同様にして行うことができる。各積層体同士を電気的に接触させるかどうかについても特に限定するものではなく、適宜必要に応じてビア等を形成し、導通させてよい。4.第2の実施の形態配線に到達する空隙を設ける例図9は、第2の実施の形態に係る半導体装置400の構成を示す概略断面図である。ここでは、第1の実施の形態図1参照と対応する箇所には同一符号を付し、重複を避ける。本実施形態による半導体装置400は、基板1の主面上に機能素子2が設けられた第1の積層体10と、基板11の主面上に機能素子12が設けられた第2の積層体20と、を含む。第1の積層体10や第2の積層体20の基本的な構造は、第1の実施の形態の半導体装置100と同じであってよい。ただし、本実施の形態において空隙9Cは、第1の積層体10と第2の積層体20の接合面を貫通するように設けられる。例えば、空隙9Cは、第2の積層体20側における半導体装置400の主面に開口した溝状に形成される。ただし、この空隙9Cは、第1の積層体10における配線5Aにまで到達し、空隙9Cによる溝の底面と、配線5Aの表面とが一致している。このように構成することで、例えば空隙9Cをドライエッチングやウエットエッチングによって形成する際に、配線5Aをエッチングストッパとして用いることができ、空隙9Cの深さを容易に制御することが可能となる。なお、空隙9Cが到達する配線5Aは、シールリング8を構成する配線の一部であってもよいし、配線5Aのみが単独で配置されていてもよい。また、本技術に係る半導体装置としては、シールリング8の外側に、エッチングストッパ用のダミー配線または金属層を部分的に配置し、空隙9Cを到達させてもよい。以上のように本実施の形態においても、空隙9Cは、第1の積層体10と第2の積層体20の接合面を貫通するように設けられている。このため、第1の積層体10と第2の積層体20の接合面をクラックが伝播するのを抑制することができる。また、半導体装置400基板1または基板11に垂直な方向から見て、空隙9Cは、シールリング18の外側、すなわち第2の積層体20の回路形成領域の外側に配置される。これにより、第2の積層体20における回路形成領域内にクラックが進展するのを防止することができ、機能素子12を保護することができる。また、第1の積層体10において空隙9Cをシールリング8の一部の配線に到達させる場合には、シールリング8を構成する配線のうち、半導体装置400基板1または基板11に垂直な方向から見て、最外周における配線に到達させることが好ましい。また、本実施の形態による半導体装置400は、空隙9Cを第1の積層体10の配線にまで到達させること以外は、第1の実施の形態図5,6において示した方法と同様にして製造することが可能である。また、本実施の形態においても、第1の変形例と同様に、第1の積層体10と第2の積層体とを接合する面を替えてもよく、さらに、第2の変形例と同様に、3つ以上の積層体を接合する構成としてもよい。5.第3の実施の形態基板を貫通する金属部材により、シールリングを構成する例図10は、第3の実施の形態に係る半導体装置500の構成を示す概略断面図である。本実施の形態においても、第1の実施の形態図1参照と対応する箇所には同符号を付し、重複する説明を避ける。本実施形態による半導体装置500は、基板1の主面上に機能素子2が配設された第1の積層体10と、基板11の主面上に機能素子12が配設された第2の積層体20とを含んで構成される。第1の積層体10や第2の積層体20等の基本的な構成は、第1の実施の形態と同じであってよい。ただし、第2の積層体20には、第1の積層体10及び第2の積層体20の主面に垂直な方向から見て、機能素子12を含む回路形成領域の外側に、基板11及び配線層13を貫通する貫通金属部材26が設けられる。本実施の形態において、この貫通金属部材26は、いわゆるTSVthroughsiliconviaと同様にして形成されるものであり、第1の積層体10のシールリング8に接続されている。したがって、貫通金属部材26には、例えばW,Poly-Si,Cu,Al,Au,Snまたは、MCVDMetalChemicalVaporDeposition技術が確立されているTi,TiN,Ta,TaN、もしくは、それらのスタック構造や合金等を用いることが可能である。第2の積層体20では、この貫通金属部材26により、シールリングが構成されている。なお、貫通金属部材26は、シールリングを構成するものであるので、いわゆるTSVのように、第1の積層体10側の回路と、第2の積層体20側の回路を電気的に接続しているものではない。また、第1の積層体10及び第2の積層体20の主面に垂直な方向から見て、貫通金属部材26の外側に空隙9Dが設けられている。例えば、空隙9Dは、半導体装置500において第2の積層体20側の主面に開口する溝状に形成されている。また空隙9Dは、第1の積層体10におけるシールリング8に到達し、空隙9Dによる溝の底面と、シールリング8の配線5Bの表面とが一致している。このように、本実施の形態においても、第1の積層体10と第2の積層体20の接合面を貫通する空隙9Dが設けられているので、クラックが接合面を伝播するのを防止できる。また、接合面をクラックが伝播しないので、機能素子2,12が配設された回路形成領域内にクラックが進展していくのを防止することが可能である。また、第2の積層体20におけるシールリングを、基板11及び配線層13を貫通する貫通金属部材26によって構成することにより、強固にクラックの進展を防止できる。なお、本実施の形態では、第1の積層体10において貫通金属部材26が接続される配線と、空隙9Dによる溝の底面となる配線5Bとは、同じ第4の配線層5d内に配置されている。このため、空隙9Dと、貫通金属部材26を配設するための貫通孔とを同時に形成することが可能である。例えば、第1の積層体10と第2の積層体20とを接合した後、絶縁膜17を形成する前に、貫通金属部材26のための貫通孔と、空隙9Dとを、第2の積層体20の基板11側から例えばドライエッチング等により形成する。そして、貫通孔と空隙9Dのエッチングストッパとして第4の配線層内のシールリング8を用いることで、同時に貫通孔と空隙9Dを形成することが可能である。また、第1の積層体の第4の配線層3d内に配置される配線に接続させるTSVを第2の積層体に設ける場合には、このTSVと、上述の貫通金属部材26のための貫通孔と、空隙9Dとを同時に設けることもできる。そして、CVD等により、基板11上にSIO2やSiN,SiON,TEOS等による絶縁膜を貫通孔の内壁面に形成し、絶縁性を確保する。貫通孔の底部に堆積した上述の絶縁材料は、例えば電子ビーム等により除去し、その後貫通孔の内部を上述の材料により埋めることで、貫通金属部材26が形成される。その他の工程においては、第1の実施の形態図5,6において示した方法と同様にして製造することが可能である。また、本実施の形態においても、第1の変形例と同様に、第1の積層体10と第2の積層体20とを接合する面を替えてもよいし、第2の変形例と同様に、3つ以上の積層体を接合する構成としてもよい。第1の積層体10及び第2の積層体20に垂直な方向から見た場合の空隙9Dの形成パターンについても第1の実施の形態図4参照と同様に形成してよい。6.第4の実施の形態空隙と貫通金属部材用のエッチングストッパを同一にする例また、空隙のエッチングストッパ用の配線と、貫通金属部材を接続させる配線とを接続させる構成としてもよい。図11は、第4の実施の形態に係る半導体装置600の構成を示す概略断面図である。なお、本実施の形態においても、第1の実施の形態図1参照及び第3の実施の形態図10参照と対応する箇所には同一符号を付し、重複を避けるものとする。半導体装置600は、基板1の主面上に機能素子2が形成された第1の積層体10と、基板11の主面上に機能素子12が形成された第2の積層体20と、を含んで構成される。第1の積層体10や第2の積層体20の基本的な構成は、第1の実施の形態図1参照において示したものと同様の構成であってよい。第2の積層体20には、その主面に垂直な方向から見て、機能素子2を囲むようにシールリング8が形成されている。一方で、第2の積層体20には、その主面に垂直な方向から見て、機能素子12を囲むように貫通金属部材26が設けられている。この貫通金属部材26は、第1の積層体10のシールリング8に接続されている。また、第1の積層体10及び第2の積層体20に垂直な方向から見て、貫通金属部材26の外側には、空隙9Eが配設されている。この空隙9Eは、半導体装置600の第2の積層体20側に開口する溝状に形成されており、第1の積層体10のシールリング8を構成する配線まで到達している。これらの構成は、第3の実施形態において説明した半導体装置500図10参照と同様の構成であってよい。すなわち、本実施の形態においても、シールリング8に到達する空隙9Eが設けられているので、第1の積層体10と第2の積層体20との接合面をクラックが伝播するのを防止できる。また、接合面をクラックが伝播しないので、機能素子2,12が配設された回路形成領域内へのクラックの進展を防止することが可能である。ただし、本実施の形態では、シールリング8において貫通金属部材26が接続される配線と、空隙9Eが到達する配線とを接続した、パッド5Dが形成されている。このように、貫通金属部材26が接続される配線と、空隙9Eが到達する配線とが接続される構成とすることで、シールリング8の最上面配線層5dにおけるメタル配線の面積が増大する。したがって、貫通金属部材26用の貫通孔や空隙9Eを設ける際のエッチングストッパとして、このパッド5Dを用いると、パッド5Dの面積が大きいので、エッチング時に必要とされる位置合わせ精度を緩和することが可能である。また、同様に、第1の積層体10と第2の積層体20の接合時における位置合わせ精度も緩和できる。このため、位置合わせのズレに対してマージンを考慮することにより、チップサイズが増大してしまうのを回避することが可能である。本実施の形態においては、第1の積層体10の配線層3を形成する際に、配線層5dにおけるシールリング8の配線が互いに接続するように構成し、パッド5Dを形成すること以外は、第3の実施の形態と同様にして製造することが可能である。また、本実施の形態おいても、第1の変形例と同様に、第1の積層体10と第2の積層体20とを接合する面を替えてもよいし、第2の変形例と同様に、3つ以上の積層体を接合する構成としてもよい。さらに、第1の積層体10及び第2の積層体20に垂直な方向から見た空隙9Eの形成パターンについても、第1の実施の形態図4参照と同様に形成してよい。7.第5の実施の形態接合面近傍にのみ空隙を設ける例7-1.半導体装置の構成これまでの実施の形態では、半導体装置の表面に開口する溝の形状をした空隙を設けるものであった。しかし、本技術に係る空隙は、積層体同士の接合面を貫通、または空隙の境界が接合面と一致してさえいればよく、必ずしも半導体装置の表面に開口している必要はない。図12は、第5の実施の形態による半導体装置700の構成を示す概略断面図である。本実施の形態においても、第1の実施の形態と対応する部位には同符号を付し、重複する説明を避ける。本実施の形態による半導体装置700は、基板1の主面上に機能素子2が形成された第1の積層体10と、基板11の主面に機能素子12が形成された第2の積層体20と、を含んで構成される。第1の積層体10及び第2の積層体20の構成は、第1の実施の形態において示したものと同様の構成であってよい。また、第1の積層体10と第2の積層体20とを接合する方法も、第1の実施の形態において示したものと同様であってよい。第1の積層体10及び第2の積層体20の主面に垂直な方向から見て、シールリング8,18の外側に空隙9Fが設けられている。この空隙9Fは、第1の積層体10と第2の積層体20の接合面を貫通するように設けられる。なお、空隙9Fの一端は、第1の積層体10と第2の積層体20の接合面と一致していてもよい。本実施の形態において、空隙9Fは、半導体装置700の表面に開口しておらず、半導体装置700の内部に設けられた閉空間となっている。しかし、空隙9Fは、第1の積層体10と第2の積層体20の接合面を貫通しているので、空隙9Fによりクラックの応力を開放することができ、接合面をクラックが伝播するのを防止できる。また、クラックが接合面を伝播しないので、第1の積層体10及び第2の積層体20の主面に垂直な方向から見て、空隙9Fよりも内側に位置する回路形成領域にクラックが進展するのを防止することが可能である。また、本実施の形態おいても、第1の変形例と同様に、第1の積層体10と第2の積層体20とを接合する面を替えてもよいし、第2の変形例と同様に、3つ以上の積層体を接合する構成としてもよい。さらに、第1の積層体10及び第2の積層体20に垂直な方向から見た場合の空隙9Fの配置についても、第1の実施の形態図4参照と同様にしてよい。7-2.半導体装置の製造方法本実施の形態による半導体装置700は以下のようにして製造することが可能である。図13、図14は、本実施の形態による半導体装置700の製造方法を示す説明図である。まず、図13Aに示すように、基板1の主面上に機能素子2を設けた第1の積層体10と、基板11の主面上に機能素子12を設けた第2の積層体20を準備する。基板1の機能素子2上には、平坦化膜6を形成した後、第1の配線層5aから第4の配線層5dが順次形成される。また、基板11の機能素子12上には、平坦化膜16を形成した後、第1の配線層15aから第3の配線層15cが順次形成される。また、基板1の主面に垂直な方向から見て、機能素子2を囲むようにシールリング8が形成される。また、基板11の主面に垂直な方向から見て、機能素子12を囲むようにシールリング18が形成される。この第1の積層体10及び第2の積層体20は、既知の種々の方法により製造してよく、その手法を特に限定するものではない。そして、第1の積層体10における配線層3側のシールリング8の外側に、溝形状の空隙9Gを例えばウェットエッチングやドライエッチング等により形成する。同様に、第2の積層体20における配線層13側の主面において、シールリング18の外側に、溝形状の空隙9Hをウェットエッチングやドライエッチング等により形成する。次いで、図13Bに示すように、第1の積層体10の空隙9Gが設けられた主面と、第2の積層体20の空隙9Hが設けられた主面とを接合する。この際には、空隙9Gと空隙9Hとを位置合わせし、空隙9Gと空隙9Hとが連通するように接合する。これにより、第1の積層体10と第2の積層体20の接合面を貫通する空隙9Fが形成される。接合の手法としては、接着剤によらず、他の方法を用いてもよい。例えば第1の積層体10と第2の積層体20とを直接接触させる場合には、金属接合や、プラズマ接合、ガラスの陽極接合等を用いることができる。また、接合後には、CMPChemicalMechanicalPolishing法やBGRbackgrinding等により、基板11を所定の厚さに研削する。次に、図14Aに示すように、例えばドライエッチング等を用いて、第1の積層体10内の配線や電極に到達するビアホール28を基板11側から形成する。そして、CVD等により、基板11上にSIO2やSiN,SiON,TEOS等による絶縁膜をビアホール28の内壁面に形成し、絶縁性を確保する。ビアホール28の底部に堆積した上述の絶縁材料は、例えば電子ビーム等により除去し、その後ビアホール28の内部を例えばW,Al,Cu等の導電材料により埋める。基板11上に堆積された上述のW,Al,Cu等の導電材料は、CMPやBGRを用いて除去することができる。次いで、図14Bに示すように、基板11上に例えばSiO2やSiN,SiON,TEOS等の絶縁膜17を形成して基板11の絶縁を確保した後、例えばAl等により端子21を形成する。また、絶縁膜17上には、端子21の配置箇所を除いて、樹脂等によるパッシベーション膜19が形成される。これにより、半導体装置700が完成する。また、基板1に設ける絶縁膜7も同様に、例えばSiO2やSiN,SiON,TEOS等を用いて形成される。この絶縁膜7は、第1の積層体10を接合する前に予め形成してあってもよいし、接合後に形成してもよく、特に限定するものではない。なお、第1の積層体10または第2の積層体20の両方に機能素子が形成されている必要はなく、どちらか一方の積層体には配線のみが形成されていてもよい。また、第1の積層体10と第2の積層体20とを接合する接合面を替える場合においても、接合させる面に同様にして溝形状の空隙を形成した後、それぞれの空隙が連通するように位置合わせして接合することで製造可能である。また、3以上の積層体を接合する場合においても同様に、それぞれ積層体の接合させる面に溝形状の空隙を形成した後、位置合わせをして各積層体を接合していくことで製造できる。以上、半導体装置及びその製造方法の実施の形態について説明した。本技術は上記実施の形態にとらわれることなく、特許請求の範囲に記載した本技術の要旨を逸脱しない限りにおいて、考えられる種々の形態を含むものである。また、本技術は、以下のような構成を取ることもできる。1基板上に配線層が形成された第1の積層体と、前記第1の積層体の主面に対してその主面が接合され、基板上に配線層が形成された第2の積層体と、前記第1の積層体または前記第2の積層体の少なくとも一方に配置された機能素子と、を備え、前記第1の積層体及び前記第2の積層体の前記主面に垂直な方向から見て、前記第1の積層体及び前記第2の積層体の少なくとも一方の前記機能素子を含む回路形成領域の外側に、前記第1の積層体と前記第2の積層体の接合面を貫通する空隙が設けられた半導体装置。2前記空隙は、前記第2の積層体を貫通する溝である1に記載の半導体装置。3前記第1の積層体の前記主面に垂直な方向から見て、前記第1の積層体及び前記第2の積層体の回路形成領域を囲むシールリングを有し、前記溝は前記シールリングの外側に配置される1または2に記載の半導体装置。4前記溝の底面は、前記第1の積層体内の配線の表面に一致する3に記載の半導体装置。5前記第2の積層体の前記基板及び前記接合面を貫通する貫通金属部材を有し、前記貫通金属部材は、前記溝の底面と一致する前記配線と同じ層の配線に接続される4に記載の半導体装置。6前記貫通金属部材は、シールリングを構成する5に記載の半導体装置。7前記溝は、前記第1の積層体の主面に垂直な方向から見て、前記シールリングを囲むように形成された3~6に記載の半導体装置。8前記シールリングは、前記第1の積層体及び前記第2の積層体の両方に形成されている3~7に記載の半導体装置。9基板上に配線層が形成された第1の積層体と、基板上に配線層が形成された第2の積層体と、前記第1の積層体または前記第2の積層体の少なくとも一方に配置される機能素子と、を形成するステップと、前記第1の積層体の主面と前記第2の積層体の主面とを接合するステップと、前記第1の積層体及び前記第2の積層体の回路形成領域の外側に、前記第1の積層体及び前記第2の積層体の接合面を貫通し、前記第1の積層体または前記第2の積層体の接合された面とは反対側の主面に開口される溝を設けるステップと、を含む半導体装置の製造方法。10基板上に配線層が形成された第1の積層体と、基板上に配線層が形成された第2の積層体と、前記第1の積層体または前記第2の積層体の少なくとも一方に配置される機能素子と、を形成するステップと、前記第1の積層体及び前記第2の積層体の主面において、前記第1の積層体及び前記第2の積層体の回路形成領域の外側に溝を形成するステップと、前記第1の積層体に設けられた前記溝と、前記第2の積層体に設けられた前記溝とが連通するように位置合わせをし、前記第1の積層体と前記第2の積層体の前記主面同士を接合するステップと、を含む半導体装置の製造方法。11前記第1の積層体の前記主面に垂直な方向から見て、前記第1の積層体及び前記第2の積層体の回路形成領域を囲むシールリングが形成され、前記溝は前記シールリングの外側に設けられる9または10に記載の半導体装置の製造方法。"