"共通の半導体領域に設けられた複数のページを有し、前記複数のページの各々は電気的に書き換え可能な複数のメモリセルを有する、メモリセルアレイと、選択ページに対して消去動作を行う制御回路と、前記消去動作後に、前記メモリセルアレイに対して消去し過ぎたメモリセルが存在するか否かを判定するベリファイ回路と、を具備し、前記ベリファイ回路は、前記選択ページの全メモリセルが第1の閾値以上であるか否かを判定し、非選択ページのうち消去状態のメモリセルが前記第1の閾値より低い第2の閾値以上であるか否かを判定することを特徴とする不揮発性半導体記憶装置。前記制御回路は、前記選択ページのうち前記第1の閾値より低いメモリセル、及び前記非選択ページのうち前記第2の閾値より低いメモリセルに対して、通常の書き込み動作よりも低い電圧を用いた弱い書き込み動作を行うことを特徴とする請求項1に記載の不揮発性半導体記憶装置。前記複数のページの各々に接続されたワード線をさらに具備し、前記制御回路は、前記消去動作時に、前記選択ページのワード線に負の第1の電圧を印加し、前記非選択ページのワード線に前記第1の電圧より高い第2の電圧を印加することを特徴とする請求項1又は2に記載の不揮発性半導体記憶装置。不揮発性半導体記憶装置のデータ消去方法であって、前記不揮発性半導体記憶装置は、共通の半導体領域に設けられた複数のページを有するメモリセルアレイを具備し、前記複数のページの各々は、電気的に書き換え可能な複数のメモリセルを有し、前記データ消去方法は、選択ページに対して消去動作を行う工程と、前記消去動作後に、前記選択ページの全メモリセルが第1の閾値以上であるか否かを判定する工程と、前記消去動作後に、非選択ページのうち消去状態のメモリセルが前記第1の閾値より低い第2の閾値以上であるか否かを判定する工程と、を具備することを特徴とする不揮発性半導体記憶装置のデータ消去方法。前記選択ページのうち前記第1の閾値より低いメモリセル、及び前記非選択ページのうち前記第2の閾値より低いメモリセルに対して、通常の書き込み動作よりも低い電圧を用いた弱い書き込み動作を行う工程をさらに具備することを特徴とする請求項4に記載の不揮発性半導体記憶装置のデータ消去方法。前記不揮発性半導体記憶装置は、前記複数のページの各々に接続されたワード線をさらに具備し、前記消去動作を行う工程は、前記選択ページのワード線に負の第1の電圧を印加する工程と、前記非選択ページのワード線に前記第1の電圧より高い第2の電圧を印加する工程とを含むことを特徴とする請求項4又は5に記載の不揮発性半導体記憶装置のデータ消去方法。実施形態は、消去時間を短縮することが可能な不揮発性半導体記憶装置及びそのデータ消去方法を提供する。実施形態に係る不揮発性半導体記憶装置は、共通の半導体領域に設けられた複数のページを有し、前記複数のページの各々は電気的に書き換え可能な複数のメモリセルを有する、メモリセルアレイと、選択ページに対して消去動作を行う制御回路と、前記消去動作後に、前記メモリセルアレイに対して消去し過ぎたメモリセルが存在するか否かを判定するベリファイ回路とを具備する。前記ベリファイ回路は、前記選択ページの全メモリセルが第1の閾値以上であるか否かを判定し、非選択ページのうち消去状態のメモリセルが前記第1の閾値より低い第2の閾値以上であるか否かを判定する。実施形態に係る不揮発性半導体記憶装置のデータ消去方法であって、前記不揮発性半導体記憶装置は、共通の半導体領域に設けられた複数のページを有するメモリセルアレイを具備し、前記複数のページの各々は、電気的に書き換え可能な複数のメモリセルを有し、前記データ消去方法は、選択ページに対して消去動作を行う工程と、前記消去動作後に、前記選択ページの全メモリセルが第1の閾値以上であるか否かを判定する工程と、前記消去動作後に、非選択ページのうち消去状態のメモリセルが前記第1の閾値より低い第2の閾値以上であるか否かを判定する工程とを具備する。以下、実施形態について図面を参照して説明する。ただし、図面は模式的または概念的なものであり、各図面の寸法および比率などは必ずしも現実のものと同一とは限らないことに留意すべきである。以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。[1.不揮発性半導体記憶装置の構造]以下に、不揮発性半導体記憶装置として、NOR型フラッシュメモリを例に挙げて説明する。図1は、本実施形態に係るNOR型フラッシュメモリ10のブロック図である。メモリセルアレイ11は、マトリクス状に配置された複数のNOR型フラッシュメモリセルを備えている。各メモリセルは、ビット線、ワード線、及びソース線に接続されている。ロウデコーダ12は、ワード線に接続されており、ロウアドレスに基づいてワード線の選択動作を行う。また、ロウデコーダ12は、消去動作、書き込み動作、及び読み出し動作において、所定の電圧をワード線に印加する。カラムデコーダ13は、カラムアドレスに基づいてビット線の選択動作を行い、ビット線を選択するためのカラム選択信号を生成する。このカラム選択信号は、カラムセレクタ14に送られる。カラムセレクタ14は、カラム選択信号に基づいてビット線を選択し、ビット線をセンスアンプS/A15又は書き込み/消去回路16に接続する。センスアンプ15は、メモリセルアレイ11から読み出されたデータを検知及び増幅する。書き込み/消去回路16は、所定のメモリセル単位ページに一括してデータを書き込む。また、書き込み/消去回路16は、所定のメモリセル単位ブロック又はページのデータを一括して消去する。この書き込み動作及び消去動作において、書き込み/消去回路16は、ビット線、ワード線、ソース線、及びメモリセルが形成されたウェルの電圧を制御する。データラッチ17は、外部から書き込みデータを受け、この書き込みデータを保持する。データラッチ17に保持された書き込みデータは、書き込み/消去回路16及びベリファイ回路18に送られる。ベリファイ回路18は、書き込み動作において、データラッチ17から送られる書き込みデータと、センスアンプ15から読み出されたデータとを用いてベリファイ動作を行う。また、ベリファイ回路18は、消去動作において、センスアンプ15から読み出されたデータが消去状態を示すデータであるか否かを判定ベリファイする。ベリファイ回路18によるベリファイ結果は、ステートマシン制御回路23に送られる。出力バッファ19は、外部からアウトプットイネーブル信号OEを受け、アウトプットイネーブル信号OEが活性化例えばハイレベルされた場合に、センスアンプ15から送られた読み出しデータを外部へ出力する。コマンドデコーダ20は、外部からチップイネーブル信号CE及びライトイネーブル信号WEを受け、また、チップイネーブル信号CE及びライトイネーブル信号WEが共に活性化例えばハイレベルされた際に外部から入力されたコマンドを受ける。そして、コマンドデコーダ20は、このコマンドを解釈してコマンド信号をステートマシン23に送る。アドレスラッチ21は、外部からアドレスを受け、このアドレスを保持する。アドレスデコーダ22は、外部からチップイネーブル信号CEを受け、また、アドレスラッチ21からアドレスを受ける。アドレスデコーダ22は、チップイネーブル信号CEが活性化された場合に、アドレスをデコードし、ロウアドレスをロウデコーダ12に送り、カラムアドレスをカラムデコーダ13に送る。電圧発生回路24は、外部から供給される電源電圧VDD及び接地電圧VSSを用いて、消去動作、書き込み動作、読み出し動作、及びベリファイ動作に必要な各種電圧を生成する。ステートマシン制御回路23は、NOR型フラッシュメモリ10内の各モジュールを制御する。この際、ステートマシン23は、NOR型フラッシュメモリ10内の各モジュールのステートを制御することで、消去動作、書き込み動作、読み出し動作、及びベリファイ動作を制御する。なお、ステートマシン23は、センスアンプ15やベリファイ回路18などへも制御信号を送っているが、図が煩雑になるのを避けるために、これらの制御信号線のブロックへの図示を省略している。次に、メモリセルアレイ11の構成について説明する。図2は、メモリセルアレイ11の回路図である。メモリセルアレイ11は、j1個jは0以上の整数のブロックBLK0~BLKjを備えている。各ブロックBLKは、m1×n1個m、nは1以上の整数のメモリセルMCを備えている。メモリセルMCは、ウェル上にゲート絶縁膜を介在して形成された電荷蓄積層例えば浮遊ゲート電極と、浮遊ゲート電極上にゲート間絶縁膜を介在して形成された制御ゲート電極とを含む積層ゲートを備えたMOSFETである。同一行にあるメモリセルMCの制御ゲート電極は、ワード線WL0~WLmのいずれかに共通接続されている。同一列にあるメモリセルMCのドレインは、ビット線BL0~BLnのいずれかに共通接続されている。メモリセルMCのソースは、同一のソース線SLに共通接続されている。また、同一のワード線に接続されたn1個のメモリセルMCの集合をページと呼ぶ。なお、ページとは、同一のワード線に接続された複数のメモリセルの集合であれば良いが、本実施形態では説明の簡単化のためにn1個のメモリセルの集合をページとする。ページは、データ書き込み及びデータ消去の最小単位である。また、複数のページが集まってブロックBLKという単位を構成する。ブロックBLKは、ウェルを共有したメモリセルからなり、データ消去の単位である。すなわち、本実施形態では、メモリセルアレイ11のデータを消去する場合、ブロックBLK及びページの両方を単位として行うことが可能である。ビット線BL0~BLnは、ブロックBLK0~BLKjに共通接続されている。図3は、メモリセルアレイ11の平面図である。ワード線WL0~WL4は、行方向に延在している。また、ワード線WLに直交するように、複数のアクティブ領域AAが形成されている。そして、ワード線WLとアクティブ領域AAとが交差する領域に、メモリセルMCが形成されている。ソース線SL0~SL2は、ワード線と平行に形成されている。ソース線SL0~SL2は、互いに電気的に接続される。ワード線WL0とWL1との間にはソース線SL0が配置され、ワード線WL2とWL3との間にはソース線SL1が配置される。ソース線SL0は、ワード線WL0とWL1との間のソース領域に、コンタクトプラグを介して電気的に接続される。同様に、ソース線SL1は、ワード線WL2とWL3との間のソース領域に、コンタクトプラグを介して電気的に接続される。ワード線WL1とWL2との間のドレイン領域、及びワード線WL3とWL4との間のドレイン領域上には、ビット線コンタクトプラグBCが形成されている。ビット線コンタクトプラグBCは、図示せぬビット線BLに接続される。図4は、メモリセルMCの消去動作及び書き込み動作を説明する模式図である。p型半導体基板図示せずにはn型ウェルが形成され、n型ウェル内にはp型ウェルが形成され、このp型ウェルにメモリセルMCが形成されている。1個のp型ウェルには1個のブロックBLKが形成され、複数のブロックBLKはn型ウェルによって電気的に分離されている。メモリセルMCは、p型ウェル内に離間して設けられたソース領域S及びドレイン領域Sと、ソース領域S及びドレイン領域D間のp型ウェル上に設けられかつ浮遊ゲート電極及び制御ゲート電極を含む積層ゲートとを備えている。ソース領域S及びドレイン領域Dは、p型ウェル内に高濃度のn型不純物が導入されたn型拡散領域から構成される。メモリセルMCの消去動作は、FNトンネリング方式により行われる。図4aに示すように、書き込み/消去回路16による電圧制御により、メモリセルMCのゲート電圧Vgが例えば-7V、ソース電圧Vsが例えば10V、ドレインがフローティング状態に設定される。また、書き込み/消去回路16は、n型ウェル及びp型ウェルに例えば10Vを印加する。これにより、トンネル絶縁膜に17Vの高電界が印加され、FNトンネル現象により浮遊ゲート電極から電子が引き抜かれる。この場合、浮遊ゲート電極に電子がほとんど無い状態なので、セル閾値電圧Vthが低くなり、読み出し電圧例えば5Vでは、オン状態消去状態となる。この消去状態を1データと規定する。メモリセルの書き込み動作は、CHEChannelhotelectron方式により行われる。図4bに示すように、書き込み/消去回路16による電圧制御により、選択メモリセルのゲート電圧Vgが例えば10V、ソース電圧Vsが0V、ドレイン電圧Vdが例えば5Vに設定される。また、書き込み/消去回路16は、n型ウェル及びp型ウェルに0Vを印加する。これにより、ドレイン近傍で発生するホットエレクトロンが浮遊ゲート電極に注入される。この場合、浮遊ゲート電極に注入された電子により、セル閾値電圧Vthが高くなり、読み出し電圧例えば5Vでは、オフ状態書き込み状態となる。この書き込み状態を0データと規定する。メモリセルの読み出し動作は、以下のように行われる。センスアンプ15は、カラムアドレスによって選択されたビット線BLを例えば1Vに充電する。ソース線SLには0Vが印加される。その上で、ロウデコーダ12は、ロウアドレスによって選択されたワード線WLに例えば5Vを印加する。これにより、消去状態のメモリセルでは電流が流れ、書き込み状態のメモリセルでは電流が流れない。この電流をセンスアンプ15が検知及び増幅することにより、0データ又は1データが読み出される。図5は、メモリセルMCの閾値電圧分布を説明する図である。消去状態のメモリセルは、消去動作とベリファイ動作との繰り返しにより、所定の電圧分布に収まるようにその閾値電圧Vthが設定される。同様に、書き込み状態のメモリセルは、書き込み動作とベリファイ動作との繰り返しにより、所定の電圧分布に収まるようにその閾値電圧Vthが設定される。消去状態のメモリセルの閾値電圧は、過消去ベリファイ電圧OEVと消去ベリファイ電圧EVとの間に設定される。書き込み状態のメモリセルの閾値電圧は、書き込みベリファイ電圧PV以上に設定される。これにより、消去ベリファイ電圧EV以上かつ書き込みベリファイ電圧PV以下の読み出し電圧をワード線に印加した場合に、消去状態のメモリセルはオン状態となり、一方書き込み状態のメモリセルはオフ状態となるため、メモリセルのデータを判別することができる。[2.動作]上記のように構成されたNOR型フラッシュメモリ10の動作について説明する。本実施形態では、メモリセルアレイ11のデータを消去する場合、ブロック単位及びページ単位の両方で消去動作を行うことが可能である。ブロック単位の消去動作は、一般的な消去動作と同じである。以下に、ページ単位で行う消去動作について説明する。消去対象のページを選択ページと呼び、選択ページが含まれるブロックを選択ブロックと呼ぶ。図6は、NOR型フラッシュメモリ10の消去動作を示すフローチャートである。図7は、消去動作におけるメモリセルの閾値電圧の変化を説明する図である。図7aは、消去前における選択ページの閾値電圧分布を説明する図である。消去前では、選択ページには、1消去状態、0書き込み状態がランダムに存在している。まず、ステートマシン23は、選択ページの全メモリセルをある閾値電圧以上に書き込むステップS100。この動作をプリプログラムPreprogramと呼ぶ。選択ページ内のメモリセルに1消去状態、0書き込み状態がランダムに存在しているすなわち、閾値電圧がばらついていると、一括消去後に消え過ぎ、或いは消えなさ過ぎのメモリセルが出てきて消去後に閾値電圧のばらつきが大きくなってしまう。このため、消去前において閾値電圧のスタート地点を揃えるためにこのプリプログラムを行う。このプリプログラム動作は、書き込み動作と同じであり、ステートマシン23は、図4bの電圧を選択ページの全メモリセルに印加する。図7bは、プリプログラム終了後の閾値電圧分布を示している。図7bに示すように、選択ページ内の全メモリセルの閾値電圧が、例えば書き込み状態にシフトされる。なお、プリプログラムによって設定する閾値電圧は、書き込み状態と同じでなくてもよい。続いて、ステートマシン23は、選択ページを一括消去するステップS101。すなわち、ステートマシン23は、選択ワード線に電圧VBB例えば-7V、ソース線に電圧VDDH例えば10V、p型ウェル及びn型ウェルに電圧VDDHを印加し、全ビット線をフローティング状態にする。図7cは、例えば一回目のページ消去後の閾値電圧分布を示している。図7cには、選択ページに加えて、非選択ページのうち消去状態のメモリセルに関する閾値電圧分布を示している。なお、図7cにおいて、図の理解を容易にするために、非選択ページの閾値電圧分布を選択ページよりも右側にずらして図示している。図7d及び図7eについても同様である。続いて、センスアンプ15及びベリファイ回路18は、選択ページの全メモリセルの閾値電圧が消去ベリファイ電圧EV以下であるか否かを判定ベリファイするステップS102。このベリファイ動作は、メモリセル単位で行われるステップS103,S104。すなわち、ステートマシン23は、選択ページ内の最後のアドレスになるまでアドレスを1ずつインクリメントしながら、メモリセル単位で消去ベリファイ電圧EVを用いたベリファイ動作を繰り返す。ステップS102においてベリファイがパスしないメモリセルが存在する場合は、再度消去動作が行われる。図7dは、消去ベリファイ電圧EVを用いたベリファイ後の閾値電圧分布を示している。ここで、本実施形態では、ページ消去を行うようにしているため、選択ページと同一ブロック選択ブロック内の非選択ページにおいてディスターブが発生する。図8は、非選択ページのディスターブを説明する図である。選択ページを一括消去する際、非選択ページのデータが消去されないようにする必要がある。このため、非選択ページのワード線には非選択ゲート電圧VDDL例えば3Vが印加される。これにより、選択ページでは、制御ゲート電極及びウェル間に17Vの電圧が印加されるのに対して、非選択ページでは、制御ゲート電極及びウェル間に7Vの電圧が印加される。また、非選択ブロックでは、全ワード線に非選択ゲート電圧VDDLが印加され、ソース線及びp型ウェルに例えば6Vが印加される。ビット線はフローティング状態であるので、電圧10V-vfに設定される。vfは、PN接合の電圧降下である。これにより、非選択ブロックでは、制御ゲート電極及びウェル間に3Vの電圧が印加される。このような電圧制御によって、非選択ページ及び非選択ブロックのデータが消去されないようにしている。しかしながら、前述したように、非選択ページでは、制御ゲート電極及びウェル間に7Vの電圧が印加されるため、非選択ページのメモリセルから電子が引き抜かれてしまう可能性がある。この結果、非選択ページの消去状態のメモリセルが過消去される。図7dに示すように、消去ベリファイ電圧EVを用いたベリファイ終了後において、消去対象でない非選択ページのメモリセルの一部の閾値電圧が過消去ベリファイ電圧OEV1より低くなっている。そこで、本実施形態では、後述するように、過消去ベリファイに使用する過消去ベリファイ電圧を選択ページと非選択ページとで変えるようにしている。ステートマシン23は、選択ブロック内の全メモリセルに対して過消去ベリファイ動作を行う。過消去ベリファイは、メモリセル単位で行われる。すなわち、ステートマシン23は、過消去ベリファイの対象であるメモリセルが選択ページに含まれるか否かを判定するステップS105。過消去ベリファイの対象であるメモリセルが選択ページに含まれる場合は、センスアンプ15及びベリファイ回路18は、選択ページの全メモリセルの閾値電圧が過消去ベリファイ電圧OEV1以上であるか否かをベリファイするステップS106。ステップS106において過消去ベリファイがパスしないメモリセルに対しては、ステートマシン23は、ウィークプログラムWeakProgramを行うステップS107。このウィークプログラムは、0データに書き込むような高い電圧VDDH例えば10Vをメモリセルのゲート及びドレインに印加するのではなく、電圧VDDHより低い電圧をメモリセルのゲート及びドレインに印加する動作であり、通常の書き込み動作に比べてメモリセルの閾値電圧のシフト幅を小さくする。ウィークプログラムにおけるドレイン電圧、ソース電圧、及びウェル電圧は、書き込み動作と同じである。一方、ステップS105において過消去ベリファイの対象であるメモリセルが非選択ページに含まれる場合は、センスアンプ15及びベリファイ回路18は、非選択ページの全メモリセルの閾値電圧が過消去ベリファイ電圧OEV2以上であるか否かをベリファイするステップS108。電圧OEV2は、電圧OEV1より低く設定される。しかし、電圧OEV2があまり低くすぎると、閾値電圧が低いメモリセルが増えてしまい、リーク電流が大きくなるので望ましくない。このため、メモリセルのリーク電流が大きくならないように適切な電圧OEV2を設定する。ステップS108において過消去ベリファイがパスしないメモリセルに対しては、ステートマシン23は、ウィークプログラムを行うステップS107。このように、非選択ページのうちディスターブによって閾値電圧が過消去ベリファイ電圧OEV2以上かつ過消去ベリファイ電圧OEV1未満に変化したメモリセルに対しては、過消去ベリファイ電圧OEV2を用いてベリファイ動作が行われるので、ウィークプログラムの対象にはならない。続いて、ステートマシン23は、過消去ベリファイ電圧OEV1及びOEV2を用いた過消去ベリファイ動作を選択ブロックの全メモリセルに対してメモリセル単位で実行するステップS109,S110。すなわち、ステートマシン23は、選択ブロック内の最後のアドレスになるまでアドレスを1ずつインクリメントしながら、メモリセル単位で過消去ベリファイ電圧OEV1及びOEV2を用いた過消去ベリファイ動作を繰り返す。図7eは、過消去ベリファイ後の閾値電圧分布を示している。選択ページの全メモリセルは、その閾値電圧が過消去ベリファイ電圧OEV1以上に設定されている。非選択ページのうち1データを記憶しているメモリセル消去状態のメモリセルは、その閾値電圧が過消去ベリファイ電圧OEV2以上に設定されている。図7eには図示していないが、非選択ページのうち書き込み状態のメモリセルについては、当然に過消去ベリファイ電圧OEV2以上の閾値電圧を有している。続いて、センスアンプ15及びベリファイ回路18は、再度、選択ページの全メモリセルの閾値電圧が消去ベリファイ電圧EV以下であるか否かをベリファイするステップS111。選択ページの全メモリセルに対して消去ベリファイがパスすれば、消去動作が完了する。一方、選択ページの全メモリセルの中に消去ベリファイをパスしないメモリセルが存在する場合は、ステップS101に戻って、消去動作を繰り返す。[3.効果]以上詳述したように本実施形態では、NOR型フラッシュメモリ10は、ページ単位で消去動作を行うことが可能であり、選択ページの消去動作を行った後、選択ページを含む選択ブロック全体に対して過消去ベリファイ動作を行う。そして、選択ページに含まれるメモリセルには過消去ベリファイ電圧OEV1を用いて過消去ベリファイ動作を行い、非選択ページに含まれるメモリセルには過消去ベリファイ電圧OEV1より低い過消去ベリファイ電圧OEV2を用いて過消去ベリファイ動作を行うようにしている。仮に、選択ブロックに対して過消去ベリファイ電圧OEV1のみを用いてベリファイ動作を行うことを考えると、ディスターブよって非選択ページのメモリセルのうち閾値電圧が過消去ベリファイ電圧OEV1より低いメモリセルが増えるため、過消去ベリファイをパスしないメモリセルが多発し、ウィークプログラム処理にかかる時間が増大してしまう。特に、ブロックの容量が大きくなると、ウィークプログラム処理にかかる時間がより増大するため、トータルの消去時間が増大してしまう。しかしながら、本実施形態では、前述したように、非選択ページでは、過消去ベリファイ電圧OEV1より低い過消去ベリファイ電圧OEV2を用いてベリファイ動作を行っているため、ウィークプログラム処理が行われるメモリセルを低減することができる。これにより、ベリファイ動作を含めたトータルの消去時間を短縮することができる。また、消去ベリファイ電圧EVを用いて消去ベリファイを行う工程と、過消去ベリファイ電圧OEV1を用いて過消去ベリファイを行う工程と、過消去ベリファイ電圧OEV2を用いて過消去ベリファイを行う工程と、再度、消去ベリファイ電圧EVを用いて消去ベリファイを行う工程とを実行しているので、一連の消去動作が完了した時点で選択ブロック内の閾値電圧が精度よく制御できる。これにより、消去状態のメモリセルにおいて閾値電圧のバラツキを低減することができる。また、過消去ベリファイ電圧OEVを制御することで、消去後のメモリセルの閾値電圧分布を狭くすることができる。これにより、ビット線オフリーク電流を削減することができるため、読み出し及び書き込み動作の性能向上が図れる。さらに、メモリセルの閾値電圧分布を狭くできることで、メモリセルの閾値電圧分布を全体的に低くすることができる。これにより、読み出しゲート電圧の低電圧化、及び書き込み後の閾値電圧の低電圧化によって、NOR型フラッシュメモリ10の低消費電力化が実現可能である。なお、選択ブロック内で複数ページブロック単位よりは小さいを一括して消去するようにしてもよい。この場合は、図6のステップS100~S103を複数ページ分繰り返した後、OEV1及びOEV2を用いた過消去ベリファイを複数ページで纏めて行うようにする。これにより、ベリファイ動作にかかる時間が短縮できるので、消去時間を短縮することができる。また、選択ブロック内の過消去ベリファイは、消去状態のメモリセルのみ行うようにしてもよい。また、本実施形態では、簡略化のために2値データ1ビットデータを記憶するメモリセルについて説明しているが、2値以上の多値データ2ビット以上のデータを記憶可能なメモリセルを採用した場合でも本実施形態を適用可能である。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"