"リファレンスセル、複数のコアセル、および、第3のメモリセルを含むメモリセルアレイを有する半導体記憶装置であって、前記リファレンスセルのための第1の主ビット線と、前記複数のコアセルのための第2の主ビット線群と、前記第1の主ビット線と前記第2の主ビット線群との間に配置された、前記第3のメモリセルのための第3の主ビット線と、前記リファレンスセルに接続された副ビット線と前記第1の主ビット線との間に設けられ、導通状態のときは当該副ビット線と前記第1の主ビット線とを電気的に接続する一方、非導通状態のときは電気的に切り離す、第1の選択トランジスタと、前記複数のコアセルに接続された各副ビット線と前記第2の主ビット線群との間にそれぞれ設けられ、導通状態のときは当該副ビット線と前記第2の主ビット線とを電気的に接続する一方、非導通状態のときは電気的に切り離す、第2の選択トランジスタ群と、前記第3のメモリセルに接続された副ビット線と前記第3の主ビット線との間に設けられ、導通状態のときは当該副ビット線と前記第3の主ビット線とを電気的に接続する一方、非導通状態のときは電気的に切り離す、第3の選択トランジスタと、前記第1の選択トランジスタ、前記第2の選択トランジスタ群、および前記第3の選択トランジスタについて、ゲート制御によって、導通状態または非導通状態に設定する列デコーダと、前記第3の主ビット線を、接地電位に設定可能であるシールド用接地手段とを備え、前記第3の選択トランジスタは、前記第1の選択トランジスタおよび前記第2の選択トランジスタ群とは電気的に分離されて前記列デコーダと接続されており、前記第1の選択トランジスタおよび前記第2の選択トランジスタ群から独立して、前記列デコーダによる導通状態と非導通状態との切替が可能であることを特徴とする半導体記憶装置。請求項1記載の半導体記憶装置において、前記第1の主ビット線とグランドとの間に設けられ、導通状態のときは前記第1の主ビット線を接地する一方、非導通状態のときは接地しない、第1のディスチャージトランジスタと、前記第2の主ビット線群とグランドとの間にそれぞれ設けられ、導通状態のときは前記第2の主ビット線を接地する一方、非導通状態のときは接地しない、第2のディスチャージトランジスタ群と、前記第3の主ビット線とグランドとの間に設けられ、導通状態のときは前記第3の主ビット線を接地する一方、非導通状態のときは接地しない、第3のディスチャージトランジスタと、前記第1のディスチャージトランジスタ、前記第2のディスチャージトランジスタ群、および前記第3のディスチャージトランジスタについて、ゲート制御によって、導通状態または非導通状態に設定するディスチャージデコーダとを備え、前記第3のディスチャージトランジスタは、前記第1のディスチャージトランジスタおよび前記第2のディスチャージトランジスタ群とは電気的に分離されて前記ディスチャージデコーダと接続されており、前記第1のディスチャージトランジスタおよび前記第2のディスチャージトランジスタ群から独立して、前記ディスチャージデコーダによる導通状態と非導通状態との切替が可能であり、前記第3のディスチャージトランジスタおよびディスチャージデコーダによって、前記シールド用接地手段が構成されていることを特徴とする半導体記憶装置。請求項1または2記載の半導体記憶装置において、前記複数のコアセルのいずれかにアクセスするとき、前記第3の選択トランジスタを前記列デコーダによって非導通状態に設定するとともに、前記第3の主ビット線を前記シールド用接地手段によって接地電位に設定することを特徴とする半導体記憶装置。請求項1または2記載の半導体記憶装置において、前記メモリセルアレイは、第2のリファレンスセル、第2の複数のコアセル、および、第6のメモリセルをさらに含み、前記第2のリファレンスセルのための第4の主ビット線と、前記第2の複数のコアセルのための第5の主ビット線群と、前記第4の主ビット線と前記第5の主ビット線群との間に配置された、前記第6のメモリセルのための第6の主ビット線と、前記第2のリファレンスセルに接続された副ビット線と前記第4の主ビット線との間に設けられ、導通状態のときは当該副ビット線と前記第4の主ビット線とを電気的に接続する一方、非導通状態のときは電気的に切り離す、第4の選択トランジスタと、前記第2の複数のコアセルに接続された各副ビット線と前記第5の主ビット線群との間にそれぞれ設けられ、導通状態のときは当該副ビット線と前記第5の主ビット線とを電気的に接続する一方、非導通状態のときは電気的に切り離す、第5の選択トランジスタ群と、前記第6のメモリセルに接続された副ビット線と前記第6の主ビット線との間に設けられ、導通状態のときは当該副ビット線と前記第6の主ビット線とを電気的に接続する一方、非導通状態のときは電気的に切り離す、第6の選択トランジスタと、前記第6の主ビット線を、接地電位に設定可能である第2のシールド用接地手段とを備え、前記列デコーダは、前記第4の選択トランジスタ、前記第5の選択トランジスタ群、および前記第6の選択トランジスタについて、ゲート制御によって、導通状態または非導通状態に設定するものであり、前記第6の選択トランジスタは、前記第4の選択トランジスタおよび前記第5の選択トランジスタ群とは電気的に分離されて、前記列デコーダと接続されており、前記第4の選択トランジスタおよび前記第5の選択トランジスタ群から独立して、前記列デコーダによる導通状態と非導通状態との切替が可能であり、前記第3の選択トランジスタと前記第6の選択トランジスタとは、ゲートが共通に、前記列デコーダと接続されていることを特徴とする半導体記憶装置。請求項2記載の半導体記憶装置において、前記メモリセルアレイは、第2のリファレンスセル、第2の複数のコアセル、および、第6のメモリセルをさらに含み、前記第2のリファレンスセルのための第4の主ビット線と、前記第2の複数のコアセルのための第5の主ビット線群と、前記第4の主ビット線と前記第5の主ビット線群との間に配置された、前記第6のメモリセルのための第6の主ビット線と、前記第4の主ビット線とグランドとの間に設けられ、導通状態のときは前記第4の主ビット線を接地する一方、非導通状態のときは接地しない、第4のディスチャージトランジスタと、前記第5の主ビット線群とグランドとの間にそれぞれ設けられ、導通状態のときは前記第5の主ビット線を接地する一方、非導通状態のときは接地しない、第5のディスチャージトランジスタ群と、前記第6の主ビット線とグランドとの間に設けられ、導通状態のときは前記第6の主ビット線を接地する一方、非導通状態のときは接地しない、第6のディスチャージトランジスタとを備え、前記ディスチャージデコーダは、前記第4のディスチャージトランジスタ、前記第5のディスチャージトランジスタ群、および前記第6のディスチャージトランジスタについて、ゲート制御によって、導通状態または非導通状態に設定するものであり、前記第6のディスチャージトランジスタは、前記第4のディスチャージトランジスタおよび前記第5のディスチャージトランジスタ群とは電気的に分離されて前記ディスチャージデコーダと接続されており、前記第4のディスチャージトランジスタおよび前記第5のディスチャージトランジスタ群から独立して、前記ディスチャージデコーダによる導通状態と非導通状態との切替が可能であり、前記第3のディスチャージトランジスタと前記第6のディスチャージトランジスタとは、ゲートが共通に、前記ディスチャージデコーダと接続されていることを特徴とする半導体記憶装置。請求項1または2記載の半導体記憶装置において、前記第3のメモリセルは、ダミーセルであることを特徴とする半導体記憶装置。請求項1または2記載の半導体記憶装置において、前記リファレンスセルと前記第3のメモリセルとは、前記メモリセルアレイ内で隣接して配置されていることを特徴とする半導体記憶装置。請求項1または2記載の半導体記憶装置において、前記第3のメモリセルは、前記メモリセルアレイにおけるセクタの端に配置されていることを特徴とする半導体記憶装置。請求項1または2記載の半導体記憶装置において、前記第3のメモリセルにアクセスするとき、前記第3の選択トランジスタを導通状態にするとともに、前記第3の主ビット線を接地電位に設定しないことを特徴とする半導体記憶装置。請求項1または2記載の半導体記憶装置において、前記メモリセルアレイの構成は、仮想接地型であることを特徴とする半導体記憶装置。請求項1または2記載の半導体記憶装置において、第1の入力端子と第2の入力端子とを備え、前記第1の入力端子および前記第2の入力端子に入力される電圧値または電流値を比較するセンスアンプと、前記第1の主ビット線と前記第1の入力端子とを選択的に接続し、前記第2の主ビット線群および第3の主ビット線と前記第2の入力端子とを選択的に接続するスイッチとを備えたことを特徴とする半導体記憶装置。請求項1または2記載の半導体記憶装置において、前記列デコーダは、前記メモリセルアレイの列を選択するためのアドレス信号と、シールド動作を制御するためのシールド選択信号とが入力されることを特徴とする半導体記憶装置。請求項2記載の半導体記憶装置において、前記ディスチャージデコーダは、前記メモリセルアレイの列を選択するためのアドレス信号と、シールド動作を制御するためのシールド選択信号とが入力されることを特徴とする半導体記憶装置。ここで、上述したように、リファレンスセルに隣接してダミーセルを配置した場合、ダミーセルに接続される主ビット線とリファレンスセルに接続される主ビット線とが隣接して配置されることになる。このため、例えばダミーセルにアクセスした場合に、主ビット線間の寄生容量の影響を受け、リファレンスセルの主ビット線がダミーセルに接続される主ビット線の影響を受けてしまう、という問題が生じる。リファレンスセルの主ビット線が影響を受けると、基準となるリファレンスセルの電流値または電圧値が変動してしまうため、データ0または1の判定が正常にできなくなってしまう可能性がある。この問題の解決策の1つとして、リファレンス主ビット線と他の主ビット線との間にシールド線を配置し、リファレンス主ビット線が他の主ビット線からの影響を受けないようにする方法がある。例えば特許文献2には、メモリブロック間やリファレンス主ビット線と他の主ビット線との間にシールド線を配置する方法が提案されている特許文献2の図1を参照。ただしこの方法を採用した場合は、リファレンス主ビット線と他の主ビット線との間にシールド線の配置が必要になるため、半導体記憶装置の面積がその分増加してしまう、という別の問題が生じる。前記の問題に鑑み、本発明は、半導体記憶装置において、その面積を増加させることなく、リファレンスセルのための主ビット線のシールドを実現可能にすることを目的とする。本発明の一態様では、リファレンスセル、複数のコアセル、および、第3のメモリセルを含むメモリセルアレイを有する半導体記憶装置は、前記リファレンスセルのための第1の主ビット線と、前記複数のコアセルのための第2の主ビット線群と、前記第1の主ビット線と前記第2の主ビット線群との間に配置された、前記第3のメモリセルのための第3の主ビット線と、前記リファレンスセルに接続された副ビット線と前記第1の主ビット線との間に設けられ、導通状態のときは当該副ビット線と前記第1の主ビット線とを電気的に接続する一方、非導通状態のときは電気的に切り離す、第1の選択トランジスタと、前記複数のコアセルに接続された各副ビット線と前記第2の主ビット線群との間にそれぞれ設けられ、導通状態のときは当該副ビット線と前記第2の主ビット線とを電気的に接続する一方、非導通状態のときは電気的に切り離す、第2の選択トランジスタ群と、前記第3のメモリセルに接続された副ビット線と前記第3の主ビット線との間に設けられ、導通状態のときは当該副ビット線と前記第3の主ビット線とを電気的に接続する一方、非導通状態のときは電気的に切り離す、第3の選択トランジスタと、前記第1の選択トランジスタ、前記第2の選択トランジスタ群、および前記第3の選択トランジスタについて、ゲート制御によって、導通状態または非導通状態に設定する列デコーダと、前記第3の主ビット線を、接地電位に設定可能であるシールド用接地手段とを備え、前記第3の選択トランジスタは、前記第1の選択トランジスタおよび前記第2の選択トランジスタ群とは電気的に分離されて前記列デコーダと接続されており、前記第1の選択トランジスタおよび前記第2の選択トランジスタ群から独立して、前記列デコーダによる導通状態と非導通状態との切替が可能である。この態様によると、リファレンスセルのための第1の主ビット線と複数のコアセルのための第2の主ビット線群との間に、第3のメモリセルのための第3の主ビット線が配置されている。そして第3のメモリセルに接続された副ビット線と第3の主ビット線との間に設けられた第3の選択トランジスタは、導通状態のときは当該副ビット線と第3の主ビット線とを電気的に接続する一方、非導通状態のときは電気的に切り離す。さらに第3の選択トランジスタは、他の選択トランジスタとは電気的に分離されて列デコーダと接続されており、他の選択トランジスタから独立して導通状態と非導通状態との切替が可能である。また、第3の主ビット線は、シールド用接地手段によって接地電位に設定可能である。このため、第3の主ビット線を、第3の選択トランジスタによって非導通状態にして副ビット線から電気的に切り離した上で、シールド用接地手段によって接地電位に設定することによって、第1の主ビット線のシールド線として機能させることができる。したがって、新たなシールド線を設けることなく、リファレンスセルのための主ビット線のシールドが実現可能になる。本発明によると、リファレンスセルのための主ビット線のシールドを、半導体記憶装置の面積を増加させることなく、実現することができる。以下、本発明の実施の形態について、図面を参照して詳細に説明する。実施形態1図1は実施形態1に係る半導体記憶装置の回路構成の概要を示す。ここでの半導体記憶装置は、例えばフラッシュメモリである。図1に示すように、メモリセルアレイ101周辺の回路として、行デコーダ102、選択トランジスタ回路103、列デコーダ104、ディスチャージトランジスタ回路105、ディスチャージデコーダ106、スイッチ107、およびセンスアンプ108がある。メモリセルアレイ101には副ビット線とワード線が接続されており、副ビット線の他端は選択トランジスタ回路103に接続され、ワード線の他端は行デコーダ102に接続されている。行デコーダ102には、メモリセルアレイ101の行を選択するためのアドレス信号が入力されている。選択トランジスタ回路103には、副ビット線の他に、主ビット線と列デコーダ104が接続されている。主ビット線は選択トランジスタ回路103、ディスチャージトランジスタ回路105、及びスイッチ107に接続されている。そしてディスチャージトランジスタ回路105はさらにディスチャージデコーダ106に接続されており、スイッチ107はさらにセンスアンプ108に接続されている。列デコーダ104およびディスチャージデコーダ106には、メモリセルアレイの列を選択するためのアドレス信号と、後述するシールド動作を制御するためのシールド選択信号とが入力されている。センスアンプ108は、第1の入力端子と第2の入力端子とを備え、第1および第2の入力端子に入力された電圧値または電流値を比較する回路である。スイッチ107は、後述するリファレンス主ビット線とセンスアンプ108の第1の入力端子とを選択的に接続し、後述するコア主ビット線およびダミー主ビット線とセンスアンプ108の第2の入力端子とを選択的に接続する。すなわちセンスアンプ108は、基準となる電圧値や電流値を第1の入力端子に受けるとともに、アクセスしたメモリセルの電圧値や電流値を第2の入力端子に受けて、データ0または1の判定を行う。図2は図1におけるメモリセルアレイの構成の概要を示す図である。図2に示すように、メモリセルアレイ内には、リファレンスセルを有するリファレンスセルアレイ、ダミーセルを有するダミーセルアレイ、そしてコアセルを有するコアセルアレイがある。ダミーセルアレイは、リファレンスアレイとコアセルアレイとの間に配置されている。ここで、リファレンスセルは、データ0または1の判定に用いる基準電圧値または基準電流値を生成するためのメモリセルである。コアセルは、ユーザがデータを格納するためのメモリセルである。ダミーセルは、データを格納するためには通常は用いられないメモリセルであり、例えば、検査や評価、解析のために用いられる。そして本実施形態では、ダミーセルのための主ビット線を、リファレンスセルのための主ビット線のシールド線として用いる。図3は本実施形態に係る半導体記憶装置の主要部の構成例を示す図である。図3において、メモリセルアレイ101は仮想接地方式のNOR型のフラッシュメモリである。MBLR1~MBLRhはリファレンスセルのためのリファレンス主ビット線、MBL1~MBLj,MBLj1~MBLkはコアセルのためのコア主ビット線、MBLD1,MBLD2はダミーセルのためのダミー主ビット線である。ダミー主ビット線MBLD1は、リファレンス主ビット線MBLR1とコア主ビット線MBL1~MBLjとの間に、リファレンス主ビット線MBLR1と隣接して配置されている。ダミー主ビット線MBLD2は、リファレンス主ビット線MBLRhとコア主ビット線MBLj1~MBLkとの間に、リファレンス主ビット線MBLRhと隣接して配置されている。選択トランジスタ回路103には、選択トランジスタSL1~SLj,SLj1~SLk,SLD1,SLD2,SLR1~SLRhが配置されている。ディスチャージトランジスタ回路105には、ディスチャージトランジスタDT1~DTj,DTj1~DTk,DTD1,DTD2,DTR1~DTRhが配置されている。リファレンスセルには各々副ビット線BLR1~BLRhが接続されており、リファレンス主ビット線MBLR1~MBLRhと副ビット線BLR1~BLRhとは、選択トランジスタSLR1~SLRhを介してそれぞれ接続されている。さらに、リファレンス主ビット線MBLR1~MBLRhは、ディスチャージトランジスタDTR1~DTRhを介して各々接地されている。すなわち、リファレンスセル11は第1の主ビット線としてのリファレンス主ビット線MBLR1と、第1の選択トランジスタとしての選択トランジスタSLR1を介して接続されており、第2のリファレンスセルとしてのリファレンスセル12は第4の主ビット線としてのリファレンス主ビット線MBLRhと、第4の選択トランジスタとしての選択トランジスタSLRhを介して接続されている。そして、リファレンス主ビット線MBLR1は、第1のディスチャージトランジスタとしてのディスチャージトランジスタDTR1を介して接地されており、リファレンス主ビット線MBLRhは、第4のディスチャージトランジスタとしてのディスチャージトランジスタDTRhを介して接地されている。コアセルには各々副ビット線BL1~BLj,BLj1~BLkが接続されており、コア主ビット線MBL1~MBLj,MBLj1~MBLkと副ビット線BL1~BLj,BLj1~BLkとは、選択トランジスタSL1~SLj,SLj1~SLkを介して接続されている。さらに、コア主ビット線MBL1~MBLj,MBLj1~MBLkは、ディスチャージトランジスタDT1~DTj,DTj1~DTkを介して各々接地されている。すなわち、複数のコアセル21は、第2の主ビット線群としてのコア主ビット線MBL1~MBLjと第2の選択トランジスタ群としての選択トランジスタSL1~SLjを介して接続されており、第2の複数のコアセルとしての複数のコアセル22は、第5の主ビット線群としてのコア主ビット線MBLj1~MBLkと第5の選択トランジスタ群としての選択トランジスタSLj1~SLkを介して接続されている。そして、コア主ビット線MBL1~MBLjは、第2のディスチャージトランジスタ群としてのディスチャージトランジスタDT1~DTjを介して接地されており、コア主ビット線MBLj1~MBLkは、第5のディスチャージトランジスタ群としてのディスチャージトランジスタDTj1~DTkを介して接地されている。ダミーセルには各々副ビット線BLD1,BLD2が接続されており、ダミー主ビット線MBLD1,MBLD2と副ビット線BLD1,BLD2とは、選択トランジスタSLD1,SLD2を介して接続されている。さらに、ダミー主ビット線MBLD1,MBLD2は、ディスチャージトランジスタDTD1,DTD2を介して各々接地されている。すなわち、第3のメモリセルとしてのダミーセル31は、第1の主ビット線と第2の主ビット線群との間に配置された第3の主ビット線としてのダミー主ビット線MBLD1と、第3の選択トランジスタとしての選択トランジスタSLD1を介して接続されており、第6のメモリセルとしてのダミーセル32は、第4の主ビット線と第5の主ビット線群との間に配置された第6の主ビット線としてのダミー主ビット線MBLD2と、第6の選択トランジスタとしての選択トランジスタSLD2を介して接続されている。そして、ダミー主ビット線MBLD1は、第3のディスチャージトランジスタとしてのディスチャージトランジスタDTD1を介して接地されており、ダミー主ビット線MBLD2は、第6のディスチャージトランジスタとしてのディスチャージトランジスタDTD2を介して接地されている。ダミーセル31はリファレンスセル11と隣接して配置されており、ダミーセル32はリファレンスセル12と隣接して配置されている。選択トランジスタSL1~SLj,SLj1~SLk,SLD1,SLD2,SLR1~SLRhは、導通状態のときは主ビット線と副ビット線とを電気的に接続する一方、非導通状態のときは主ビット線と副ビット線とを電気的に切り離すトランジスタである。選択トランジスタSL1~SLj,SLj1~SLk,SLD1,SLD2,SLR1~SLRhは、ゲート端子が列デコーダ104に接続されており、列デコーダ104によるゲート制御によって、導通状態または非導通状態に設定される。列デコーダ104は、メモリセルアレイ101の列を選択するためのアドレス信号SADと、シールド動作を制御するためのシールド選択信号SSSとを入力としている。また、ディスチャージトランジスタDT1~DTj,DTj1~DTk,DTD1,DTD2,DTR1~DTRhは、導通状態のときに主ビット線をグランドに接続して接地電位にするためのトランジスタである。ディスチャージトランジスタDT1~DTj,DTj1~DTk,DTD1,DTD2,DTR1~DTRhは、ゲート端子がディスチャージデコーダ106に接続されており、ディスチャージデコーダ106によるゲート制御によって、導通状態または非導通状態に設定される。ディスチャージデコーダ106は、アドレス信号SADと、シールド選択信号SSSとを入力としている。ディスチャージトランジスタDTD1およびディスチャージデコーダ106によって、シールド選択信号SSSに従ってダミー主ビット線MBLD1を接地電位に設定可能であるシールド用接地手段が構成されており、ディスチャージトランジスタDTD2およびディスチャージデコーダ106によって、シールド選択信号SSSに従ってダミー主ビット線MBLD2を接地電位に設定可能である第2のシールド用接地手段が構成されている。ここで、選択トランジスタSLD1,SLD2は、他の選択トランジスタとは電気的に分離されて列デコーダ104に接続されており、列デコーダ104は、シールド選択信号SSSに応じて、選択トランジスタSLD1またはSLD2のみを独立して導通状態または非導通状態に設定することができる。また、ディスチャージトランジスタDTD1、DTD2は、他のディスチャージトランジスタとは電気的に分離されてディスチャージデコーダ106に接続されており、ディスチャージデコーダ106は、シールド選択信号SSSに応じて、ディスチャージトランジスタDTD1またはDTD2のみを独立して導通状態または非導通状態に設定することができる。図3の構成において、コアセルにアクセスする場合の動作について説明する。ここでは、リファレンス主ビット線MBLR1に接続されているリファレンスセル11を用いるものとし、また、複数のコアセル21のうちのコア主ビット線MBL1に接続されているコアセルにアクセスするものとする。まず、シールド選択信号SSSを基にして列デコーダ104によって、選択トランジスタSLD1を非導通状態にする。そして、シールド選択信号SSSを基にしてディスチャージデコーダ106によって、ディスチャージトランジスタDTD1を導通状態にし、ダミー主ビット線MBLD1を接地電位にする。これにより、ダミー主ビット線MBLD1をリファレンス主ビット線MBLR1に対するシールド線として使用することができる。同様に、シールド選択信号SSSを基にして列デコーダ104によって選択トランジスタSLD2を非導通状態にし、シールド選択信号SSSを基にしてディスチャージデコーダ106によってディスチャージトランジスタDTD2を導通状態にして、ダミー主ビット線MBLD2を接地電位にする。これにより、ダミー主ビット線MBLD2をリファレンス主ビット線MBLRhに対するシールド線として使用することができる。そして、コアセル主ビット線MBL1~MBLj,MBLj1~MBLkにアクセスした場合でも、リファレンス主ビット線MBLR1,MBLRhが主ビット線間の寄生容量の影響を受けることを防ぐことができる。またこのとき、選択トランジスタSLD1,SLD2が非導通状態なので、ダミーセルに接続される副ビット線BLD1,BLD2は接地電位にならない。これにより、副ビット線BLD1,BLD2を通じてメモリセルアレイ101からダミー主ビット線MBLD1,MBLD2に電流が流れ込むことを防ぐことができる。次に、列デコーダ104およびディスチャージデコーダ106は、アドレス信号SADに応じて、選択トランジスタSLR1を導通状態にし、ディスチャージトランジスタDTR1を非導通状態にする。また、選択トランジスタSL1を導通状態にし、ディスチャージトランジスタDT1を非導通状態にする。そしてコアセル主ビット線MBL1とリファレンス主ビット線MBLR1の電流または電圧をセンスアンプで比較し、データ0または1の判定を行う。メモリセルへのアクセスが終了した場合は、ディスチャージトランジスタDT1,DTR1を導通状態にし、コア主ビット線MBL1とリファレンス主ビット線MBLR1を接地電位にする。以上のように、コアセルにアクセスする動作において、ダミービット主ビット線MBLD1が、リファレンス主ビット線MBLR1のシールド線としての機能を果たす。また、ダミービット主ビット線MBLD2が、リファレンス主ビット線MBLRhのシールド線としての機能を果たす。したがって、新たなシールド線を設けることなく、すなわち、半導体記憶装置の面積増加を招くことなく、リファレンス主ビット線のシールドを実現することが可能となる。なお、図3の構成において、ダミーセルにアクセスすることも可能である。例えば、リファレンス主ビット線MBLRhに接続されているリファレンスセルを用いて、ダミー主ビット線MBLD1に接続されているダミーセルにアクセスするものとする。この場合には、列デコーダ104によって選択トランジスタSLD1,SLRhを導通状態にし、ディスチャージデコーダ106によってディスチャージトランジスタDTD1,DTRhを非導通状態にする。そしてダミー主ビット線MBLD1とリファレンス主ビット線MBLRhの電流または電圧をセンスアンプで比較し、データ0または1の判定を行う。メモリへのアクセスが終了した場合は、ディスチャージデコーダ106によってディスチャージトランジスタDTD1、DTRhを導通状態にする。ただしこのようにダミーセルにアクセスする場合、リファレンス主ビット線とダミー主ビット線との間のシールドがなくなってしまう。このため、主ビット線間の寄生容量により、リファレンス主ビット線がダミー主ビット線の影響を受けてしまい、リファレンス電流値やリファレンス電圧値が変動し、センスアンプでのデータ0または1の判定が正常に行えなくなる可能性がある。しかし、これについてはダミーセルの使用を限定することで対応可能である。なお、リファレンス主ビット線とダミー主ビット線間以外の主ビット線間、つまりリファレンス主ビット線同士の間、コア主ビット線同士の間、ダミー主ビット線とコア主ビット線の間では、隣接する主ビット線同士が同時に選択されることがないため、通常、シールドは必要ない。図4は本実施形態に係る半導体記憶装置の主要部の他の構成例である。図4の構成は図3とほぼ同様であり、共通の構成要素については同一の符号を付しており、ここではその詳細な説明を省略する。図4において図3の構成と異なっているのは、ダミー主ビット線MBLD1,MBLD2に各々接続されている選択トランジスタSLD1,SLD2のゲート端子同士が共通して、列デコーダ104に接続されており、また、ダミー主ビット線MBLD1,MBLD2に各々接続されているディスチャージトランジスタDTD1,DTD2のゲート端子同士が共通して、ディスチャージデコーダ106に接続されている点である。共通して接続されているとは、トランジスタのゲート端子同士が一本の配線に接続されている状態のことを意味する。この場合、選択トランジスタSLD1,SLD2の導通状態非導通状態は列デコーダ104によって同様に制御され、ディスチャージトランジスタDTD1,DTD2の導通状態非導通状態もディスチャージデコーダ106によって同様に制御される。すなわち、ダミー主ビット線MBLD1,MBLD2は同じタイミングで接地電位に設定される。図4の構成においても、図3の構成と同様の効果が得られる。加えて、列デコーダ104およびディスチャージデコーダ106からの制御配線の本数を削減することができる。実施形態2実施形態2に係る半導体記憶装置は、メモリセルアレイ周辺の回路構成は実施形態1と同様である。ただし、メモリセルアレイの構成が実施形態1とは異なっている。図5は実施形態2に係る半導体記憶装置におけるメモリセルアレイの構成の概要を示す。図5aに示すように、メモリセルアレイ101は複数のスライス201からなっている。メモリセルはスライス201によりビット線方向に分割され、スライス201同士の間でワード線の裏打ちが行われる。スライス201の構成を図5bに示す。図5bに示すように、スライス201は複数のセクタからなり、そのうちの一つ以上はリファレンスセルを有するリファレンスセクタである。他のセクタは、ユーザがデータの格納のために用いるコアセルを有している。各セクタの構成を図5cに示す。図5cに示すように、加工の安定性を保つために、各セクタの端にダミーセルが配置されている。リファレンスセクタでは、ダミーセル以外のメモリセルをリファレンスセルとして用い、コアセルのセクタでは、ダミーセル以外のメモリセルをコアセルとして用いる。図6は本実施形態に係る半導体記憶装置の主要部の構成例を示す図である。図6において、メモリセルアレイ101の構成は仮想接地型である。図6では、あるセクタにあるコアセルと、そのセクタの端に配置されたダミーセルと、リファレンスセクタにあるリファレンスセルとを図示している。MBLR1~MBLRh,MBLRh1~MBLRiはリファレンスセルのためのリファレンス主ビット線、MBL1~MBLj1はコアセルのためのコア主ビット線、MBLD1,MBLD2はダミーセルのためのダミー主ビット線である。ダミー主ビット線MBLD1は、リファレンス主ビット線MBLRhとコア主ビット線MBL1~MBLj1との間に、リファレンス主ビット線MBLRhと隣接して配置されている。ダミー主ビット線MBLD2は、リファレンス主ビット線MBLRh1とコア主ビット線MBL1~MBLj1との間に、リファレンス主ビット線MBLRh1と隣接して配置されている。選択トランジスタ回路103には、選択トランジスタSL1~SLj1,SLD1,SLD2,SLR1~SLRh,SLRh1~SLRiが配置されている。ディスチャージトランジスタ回路105には、ディスチャージトランジスタDT1~DTj1,DTD1,DTD2,DTR1~DTRh,DTRh1~DTRiが配置されている。リファレンスセルには各々副ビット線BLR1~BLRh,BLRh1~BLRiが接続されている。リファレンス主ビット線MBLR1~MBLRhと副ビット線BLR1~BLRhとは、選択トランジスタSLR1~SLRhを介してそれぞれ接続されており、リファレンス主ビット線MBLRh1~MBLRiと副ビット線BLRh1~BLRiとは、選択トランジスタSLRh1~SLRiを介してそれぞれ接続されている。さらに、リファレンス主ビット線MBLR1~MBLRhは、ディスチャージトランジスタDTR1~DTRhを介して各々接地されており、リファレンス主ビット線MBLRh1~MBLRiは、ディスチャージトランジスタDTRh1~DTRiを介して各々接地されている。すなわち、リファレンスセル41は第1の主ビット線としてのリファレンス主ビット線MBLRhと、第1の選択トランジスタとしての選択トランジスタSLRhを介して接続されており、第2のリファレンスセルとしてのリファレンスセル42は第4の主ビット線としてのリファレンス主ビット線MBLRh1と、第4の選択トランジスタとしての選択トランジスタSLRh1を介して接続されている。そして、リファレンス主ビット線MBLRhは、第1のディスチャージトランジスタとしてのディスチャージトランジスタDTRhを介して接地されており、リファレンス主ビット線MBLRh1は、第4のディスチャージトランジスタとしてのディスチャージトランジスタDTRh1を介して接地されている。コアセルには各々副ビット線BL1~BLj1が接続されており、コア主ビット線MBL1~MBLj1と副ビット線BL1~BLj1とは、選択トランジスタSL1~SLj1を介して接続されている。さらに、コア主ビット線MBL1~MBLj1は、ディスチャージトランジスタDT1~DTj1を介して各々接地されている。すなわち、複数のコアセルまたは第2の複数のコアセル51は第2または第5の主ビット線群としてのコア主ビット線MBL1~MBLj1と、第2または第5の選択トランジスタ群としての選択トランジスタSL1~SLj1を介して接続されている。そして、コア主ビット線MBL1~MBLj1は、第2または第5のディスチャージトランジスタ群としてのディスチャージトランジスタDT1~DTj1を介して接地されている。ダミーセルには各々副ビット線BLD1,BLD2が接続されており、ダミー主ビット線MBLD1,MBLD2と副ビット線BLD1,BLD2とは、選択トランジスタSLD1,SLD2を介して接続されている。さらに、ダミー主ビット線MBLD1,MBLD2は、ディスチャージトランジスタDTD1,DTD2を介して各々接地されている。すなわち、第3のメモリセルとしてのダミーセル61は、第1の主ビット線と第2の主ビット線群との間に配置された第3の主ビット線としてのダミー主ビット線MBLD1と、第3の選択トランジスタとしての選択トランジスタSLD1を介して接続されており、第6のメモリセルとしてのダミーセル62は、第4の主ビット線と第5の主ビット線群との間に配置された第6の主ビット線としてのダミー主ビット線MBLD2と、第6の選択トランジスタとしての選択トランジスタSLD2を介して接続されている。そして、ダミー主ビット線MBLD1は、第3のディスチャージトランジスタとしてのディスチャージトランジスタDTD1を介して接地されており、ダミー主ビット線MBLD2は、第6のディスチャージトランジスタとしてのディスチャージトランジスタDTD2を介して接地されている。選択トランジスタSL1~SLj1,SLD1,SLD2,SLR1~SLRh,SLRh1,SLRiは、導通状態のときは主ビット線と副ビット線とを電気的に接続する一方、非導通状態のときは主ビット線と副ビット線とを電気的に切り離すトランジスタである。選択トランジスタSL1~SLj1,SLD1,SLD2,SLR1~SLRh,SLRh1,SLRiは、ゲート端子が列デコーダ104に接続されており、列デコーダ104によるゲート制御によって、導通状態または非導通状態に設定される。列デコーダ104は、アドレス信号SADと、シールド選択信号SSSとを入力としている。また、ディスチャージトランジスタDT1~DTj1,DTD1,DTD2,DTR1~DTRh,DTRh1~DTRiは、導通状態のときに主ビット線をグランドに接続して接地電位にするためのトランジスタである。ディスチャージトランジスタDT1~DTj1,DTD1,DTD2,DTR1~DTRh,DTRh1~DTRiは、ゲート端子がディスチャージデコーダ106に接続されており、ディスチャージデコーダ106によるゲート制御によって、導通状態または非導通状態に設定される。ディスチャージデコーダ106は、アドレス信号SADと、シールド選択信号SSSとを入力としている。ディスチャージトランジスタDTD1およびディスチャージデコーダ106によって、シールド選択信号SSSに従ってダミー主ビット線MBLD1を接地電位に設定可能であるシールド用接地手段が構成されており、ディスチャージトランジスタDTD2およびディスチャージデコーダ106によって、シールド選択信号SSSに従ってダミー主ビット線MBLD2を接地電位に設定可能である第2のシールド用接地手段が構成されている。ここで、選択トランジスタSLD1,SLD2は、他の選択トランジスタとは電気的に分離されて列デコーダ104に接続されており、列デコーダ104は、シール選択信号SSSに応じて、選択トランジスタSLD1またはSLD2のみを独立して導通状態または非導通状態に設定することができる。また、ディスチャージトランジスタDTD1、DTD2は、他のディスチャージトランジスタとは電気的に分離されてディスチャージデコーダ106に接続されており、ディスチャージデコーダ106は、シールド選択信号SSSに応じて、ディスチャージトランジスタDTD1またはDTD2のみを独立して導通状態または非導通状態に設定することができる。図6の構成において、コアセルにアクセスする場合の動作について説明する。ここでは、リファレンス主ビット線MBLRhに接続されているリファレンスセル41を用いるものとし、また、複数のコアセル51のうちのコア主ビット線MBL1に接続されているコアセルにアクセスするものとする。まず、シールド選択信号SSSを基にして列デコーダ104によって、選択トランジスタSLD1を非導通状態にする。そして、シールド選択信号SSSを基にしてディスチャージデコーダ106によって、ディスチャージトランジスタDTD1を導通状態にし、ダミー主ビット線MBLD1を接地電位にする。これにより、ダミー主ビット線MBLD1をリファレンス主ビット線MBLRhに対するシールド線として使用することができる。同様に、シールド選択信号SSSを基にして列デコーダ104によって選択トランジスタSLD2を非導通状態にし、シールド選択信号SSSを基にしてディスチャージデコーダ106によってディスチャージトランジスタDTD2を導通状態にして、ダミー主ビット線MBLD2を接地電位にする。これにより、ダミー主ビット線MBLD2をリファレンス主ビット線MBLRh1に対するシールド線として使用することができる。そして、コアセル主ビット線MBL1~MBLj1にアクセスした場合でも、リファレンス主ビット線MBLRh,MBLRh1が主ビット線間の寄生容量の影響を受けることを防ぐことができる。また、このとき選択トランジスタSLD1,SLD2が非導通状態なので、ダミーセルに接続される副ビット線BLD1,BLD2は接地電位にならない。これにより、副ビット線BLD1,BLD2を通じてメモリセルアレイ101からダミー主ビット線MBLD1,MBLD2に電流が流れ込むことを防ぐことができる。次に、列デコーダ104およびディスチャージデコーダ106は、アドレス信号SADに応じて、選択トランジスタSLRhを導通状態にし、ディスチャージトランジスタDTRhを非導通状態にする。また、選択トランジスタSL1を導通状態にし、ディスチャージトランジスタDT1を非導通状態にする。そしてコアセルの主ビット線MBL1とリファレンス主ビット線MBLRhの電流または電圧をセンスアンプで比較し、データ0または1の判定を行う。メモリセルへのアクセスが終了した場合は、ディスチャージトランジスタDT1,DTRhを導通状態にし、コア主ビット線MBL1とリファレンス主ビット線MBLRhを接地電位にする。以上のように、コアセルにアクセスする動作において、ダミービット主ビット線MBLD1が、リファレンス主ビット線MBLRhのシールド線としての機能を果たす。また、ダミービット主ビット線MBLD2が、リファレンス主ビット線MBLRh1のシールド線としての機能を果たす。したがって、新たなシールド線を設けることなく、すなわち、半導体記憶装置の面積増加を招くことなく、リファレンス主ビット線のシールドを実現することが可能となる。なお、図6の構成において、ダミーセルにアクセスすることも可能である。例えば、リファレンス主ビット線MBLRiに接続されているリファレンスセルを用いて、ダミー主ビット線MBLD1に接続されているダミーセルにアクセスするものとする。この場合には、列デコーダ104によって選択トランジスタSLD1,SLRiを導通状態にし、ディスチャージデコーダ106によってディスチャージトランジスタDTD1,DTRiを非導通状態にする。そしてダミー主ビット線MBLD1とリファレンス主ビット線MBLRiの電流または電圧をセンスアンプで比較し、データ0または1の判定を行う。メモリへのアクセスが終了した場合は、ディスチャージデコーダ106によってディスチャージトランジスタDTD1、DTRiを導通状態にする。ただしこのようにダミーセルにアクセスする場合、リファレンス主ビット線とダミー主ビット線との間のシールドがなくなってしまう。このため、主ビット線間の寄生容量により、リファレンス主ビット線がダミー主ビット線の影響を受けてしまい、リファレンス電流値やリファレンス電圧値が変動し、センスアンプでのデータ0または1の判定が正常に行えなくなる可能性がある。しかし、これについてはダミーセルの使用を限定することで対応可能である。また、リファレンス主ビット線とダミー主ビット線間以外の主ビット線間、つまりリファレンス主ビット線同士の間、コア主ビット線同士の間、ダミー主ビット線とコア主ビット線との間では、隣接する主ビット線同士が同時に選択されることがないため、通常、シールドは必要ない。図7は本実施形態に係る半導体記憶装置の主要部の他の構成例である。図7の構成は図6とほぼ同様であり、共通の構成要素については同一の符号を付しており、ここではその詳細な説明を省略する。図7において図6の構成と異なっているのは、ダミー主ビット線MBLD1,MBLD2に各々接続されている選択トランジスタSLD1,SLD2のゲート端子同士が共通して、列デコーダ104に接続されており、ディスチャージトランジスタDTD1,DTD2のゲート端子同士が共通して、ディスチャージデコーダ106に接続されている点である。共通して接続されているとは、トランジスタのゲート端子同士が一本の配線に接続されている状態のことを意味する。この場合、選択トランジスタSLD1,SLD2の導通状態非導通状態はシールド選択信号SSSを基にして列デコーダ104によって同様に制御され、ディスチャージトランジスタDTD1,DTD2の導通状態非導通状態もシールド選択信号SSSを基にしてディスチャージデコーダ106によって同様に制御される。すなわち、ダミー主ビット線MBLD1,MBLD2は同じタイミングで接地電位に設定される。図7の構成においても、図6の構成と同様の効果が得られる。加えて、列デコーダ104およびディスチャージデコーダ106からの制御配線の本数を削減することができる。なお、上述の構成例は、NOR型のフラッシュメモリを例にしたが、それ以外のフラッシュメモリや他の半導体記憶装置についても有効である。また、上述の構成例では、シールド用接地手段は、ディスチャージトランジスタおよびディスチャージデコーダによって構成されているものとしたが、これに限られるものではなく、シールド選択信号に従って主ビット線を接地電位に選択的に設定できる構成であれば、他の構成であってもかまわない。<他の構成例>上述の各構成例では、メモリセルアレイの構成が仮想接地型であるものとしたが、メモリセルアレイの構成が仮想接地型でないものであっても、上述の実施形態は同様に実現可能である。図8~図11はメモリセルアレイ101の構成が仮想接地型でない場合の構成例を示す。すなわち、図8~図11において、各メモリセルのドレインは副ビット線に接続され、ソースはソース線に接続されている。メモリセルアレイ101はNOR型のフラッシュメモリである。図8~図11の構成は、メモリセルアレイ101の構成が仮想接地型でない点以外は、上述の図3,図4,図6,図7とそれぞれ同様である。すなわち、図8および図9の構成では、ダミー主ビット線MBLD1,MBLD2がリファレンス主ビット線MBLR1,MBLRhのシールド線として機能可能である。そして、図9では、選択トランジスタSLD1,SLD2のゲート端子同士が共通して列デコーダ104に接続されており、ディスチャージトランジスタDTD1,DTD2のゲート端子同士が共通してディスチャージデコーダ106に接続されている。また、図10および図11の構成では、ダミー主ビット線MBLD1,MBLD2がリファレンス主ビット線MBLRh,MBLRh1のシールド線として機能可能である。そして、図11では、選択トランジスタSLD1,SLD2のゲート端子同士が共通して列デコーダ104に接続されており、ディスチャージトランジスタDTD1,DTD2のゲート端子同士が共通してディスチャージデコーダ106に接続されている。また、上述の各構成例では、ダミー主ビット線をシールド線として用いるものとしたが、これに限られるものではなく、コアセル主ビット線をシールド線として用いてもよいし、あるいは、リファレンス主ビット線をシールド線として用いることも可能である。図12はコア主ビット線をシールド線として用いる構成例である。図12の構成では、メモリセルアレイ101がダミーセルを有しておらず、コアセルとリファレンスセルのみで構成されている。それ以外の構成は図11と同様である。図12の構成において、リファレンス主ビット線MBLRh,MBLRh1に隣接する、第3および第6のメモリセルとしてのコアセル71,72のためのコア主ビット線MBL1,MBLj1を、図11の構成におけるダミービット線MBLD1,MBLD2と同様に、シールド線として用いることができる。図13はリファレンス主ビット線をシールド線として用いる構成例である。図13の構成でも、メモリセルアレイ101がダミーセルを有しておらず、コアセルとリファレンスセルのみで構成されている。それ以外の構成は図11と同様である。図13の構成において、リファレンス主ビット線MBLRh-1,MBLRh2に隣接する、第3および第6のメモリセルとしてのリファレンスセル81,82のためのリファレンス主ビット線MBLRh,MBLRh1を、図11の構成におけるダミービット線MBLD1,MBLD2と同様に、シールド線として用いることができる。なお、上述の他の構成例は、NOR型のフラッシュメモリを例にしたが、本発明は、それ以外のフラッシュメモリや他の半導体記憶装置についても有効である。"