"一つ以上のサブアセンブリ300、300’、600にまとめられた複数の基本検出器32、320、62、82、92を含む電磁放射検出デバイスであって、各サブアセンブリが複数の基本検出器を含み、各基本検出器32、320、62、82、92が相互接続部301、302、66、85によってインピーダンス整合デバイス33、33’、63、83、93に接続されていて、前記インピーダンス整合デバイス33、33’、63、83、93は、単一のサブアセンブリ300、300’、600の全ての基本検出器32、320、62、82、92に共通であり、各サブアセンブリ300、300’、600において、前記相互接続部301、302、66、85が略同一の抵抗値を有することを特徴とするデバイス。前記基本検出器32、320、62、82、92がボロメータ、マイクロボロメータ、光ダイオード又は光伝導体である、請求項1に記載のデバイス。前記基本検出器32、320、62、82、92が光ダイオードであり、前記インピーダンス整合デバイス33、33’、63、83、93が、単一のサブアセンブリ300、300’、600の全ての基本検出器32、320、62、82、92に共通のキャプチャ及び整形回路5、5’に接続されている、請求項2に記載のデバイス。前記インピーダンス整合デバイス33、33’、63、83、93が、複数のサブアセンブリ300、300’、600に共通のキャプチャ及び整形回路5、5’に接続されている、請求項1又は2に記載のデバイス。各基本検出器32、320、62、82、92が、それ専用のスイッチ34、340、64と直列に配置されていて、所定のサブアセンブリ300、300’、600のスイッチが、前記インピーダンス整合デバイス33、33’、63、83、93に接続された読み取りバスB1、B2、B2’が一度に単一の基本検出器32、320、62、82、92に起因する信号のみを受信するように、逐次的に閉じられる、請求項1から4のいずれか一項に記載のデバイス。前記インピーダンス整合デバイス33、33’、63、83、93が、整合トランジスタと称される飽和状態で動作する直接注入トランジスタであり、前記基本検出器32、320、62、82、92が、前記整合トランジスタ32、320、62、82、92のソース電極631、7310、831、931に接続されている、請求項1から5のいずれか一項に記載のデバイス。前記基本検出器32、320、62、82、92が、前記インピーダンス整合デバイス33、33’、63、83、93を含む第二の平面G’とは異なる第一の平面Gを画定し、二つの平面G、G’が上下に配置されていて、前記インピーダンス整合デバイス33、33’、63、83、93が、前記基本検出器32、320、62、82、92の少なくともいくつかに面している、請求項1から6のいずれか一項に記載のデバイス。前記整合トランジスタ33、33’、63、83、93が、前記サブアセンブリ300、300’、600の基本検出器32、320、62,82、92の主領域よりも大きなゲート領域を有する、請求項7を介して請求項6に記載のデバイス。前記整合トランジスタ33、33’、63、83、93が、所定のサブアセンブリ300、300’、600の複数の基本検出器32、320、62、82、92の主領域の和に対応する領域よりも大きなゲート領域を有する、請求項8に記載のデバイス。前記インピーダンス整合デバイスを一の基本検出器32、320、62、82、92に接続する複数の前記相互接続部301、302、66、85が、略同一の寸法を有する、請求項1から9のいずれか一項に記載のデバイス。少なくとも一つの相互接続部301、302、66、85が、マイクロエレクトロニクス技術において可能な最短の経路によって前記インピーダンス整合デバイス33、33’、63、83、93の所定の端子に前記基本検出器32、320、62、82、92を接続した場合の抵抗と比較して増大又は減少した抵抗を有し、少なくとも一つの基本検出器32、320、62、82、92が、同一のサブアセンブリ300、300’、600の他の基本検出器32、320、62、82、92よりも前記インピーダンス整合デバイス33、33’、63、83、93の端子から遠くに存在している、請求項1から9のいずれか一項に記載のデバイス。前記インピーダンス整合デバイスを一の基本検出器に接続する所定の長さの少なくとも一つの相互接続部が、その長さ方向の少なくとも一部分にわたって、前記インピーダンス整合デバイスを同一のサブアセンブリの他の基本検出器に接続する他の相互接続部の少なくとも一部分とは異なるセクションを有する、請求項11に記載のデバイス。前記インピーダンス整合デバイスを一の基本検出器に接続する相互接続部301、302、66、85が、増大した抵抗及び所定の長さを有し、且つその長さ方向の少なくとも一部分にわたって狭くなったセクションを有する、請求項12に記載のデバイス。前記基本検出器32、320、62、82、92が基本検出器の行及び列を含むマトリクスに配置されていて、前記サブアセンブリ300、300’、600が、前記マトリクスの複数の行にわたって配置された複数の基本検出器32、320、62、82、92、及び複数の列にわたって配置された複数の基本検出器32、320、62、82、92を含む、請求項1から13のいずれか一項に記載のデバイス。所定のサブアセンブリ300、300’、600の基本検出器32、320、62、82、92が、所定の次数の軸対称で配置されている、請求項1から14のいずれか一項に記載のデバイス。本発明の目的は、行及び列で構成されているマトリクスに配置された複数の基本検出器、特に集積された基本検出器に対して高い信号対ノイズ比を再生することのできるインピーダンス整合デバイスを含む電磁放射検出装置を提案することである。マトリクスは、上記定義の画素で構成され、各画素は複数の素子を含み、その一つが基本検出器である。本発明の目的は、信号対ノイズ比の劣化及び画素の寸法の減少に関連する困難性及び制限に対する解決策を提供することである。本発明の他の目的は、画素の素子の特性の分散、又は画素の所定の列又は所定の組に共通な素子の特性の分散に起因する全ての固定空間ノイズを最小化する電磁放射検出デバイスを提供することである。また、本発明に係るデバイスは、感度を改善するために、基本検出器に接続されたインピーダンス整合デバイスに起因する顕著なノイズをもたらすことなく、基本検出器の読み取り電流を増大させることを可能にするという利点も有する。また、本発明は、最先端のMOS技術を使用することができる電磁放射検出デバイスの製造も可能にし、これらの技術に見受けられることの多い低供給電圧による不利益なく、基本検出器及び電気接続部の寸法を可能な限り小さくすることができる。最後に、本発明の他の目的は、動作に必要な素子の数の少ない簡略化された画素を有する電磁放射検出デバイスを提供することである。従って、本発明は、一つ以上のサブアセンブリにまとめられた複数の基本検出器を含む電磁放射検出デバイスに関する。各サブアセンブリは複数の基本検出器を含む。各基本検出器は相互接続部によってインピーダンス整合デバイスに接続されている。本発明によるデバイスは、インピーダンス整合デバイスが単一のサブアセンブリの全ての基本検出器に共通であり、各サブアセンブリにおいて、相互接続部が略同一の抵抗値を有することを特徴とする。更に、本明細書の残りの部分において、基本検出器は、インピーダンス整合デバイスの入力端子に接続されていて、インピーダンス整合デバイスの特定の点に接続可能ではないと定義される。このように複数の基本検出器の間にインピーダンス整合デバイスを配置することによって、各基本検出器に対して一つのインピーダンス整合デバイスを有していた場合よりも大きなサイズのインピーダンス整合デバイスを有することができる。このようにして、インピーダンス整合デバイスのサイズに関係する全てのノイズを相対的に減少させる。更に、所定のサブアセンブリの全ての相互接続部に対して略同一の抵抗値によって、相互接続部による残留インピーダンスを、所定のサブアセンブリの各画素に対して略同一にすることができる。検出デバイス内に一つの整合トランジスタを有する複数のサブアセンブリが存在する場合、検出デバイス内の全ての画素が略同一のインピーダンスを有する。このようにして、基本検出器の各サブアセンブリがインピーダンス整合デバイスを介して読み取りバスに接続されるので、その読み取りバスを、相互接続部の抵抗を考慮して、特に各基本検出器に対して略同一の固定インピーダンスに依存する固定電流を有する固定成分を含む読み取り電流が伝わる。また、読み取りバスを流れる読み取り電流は、基本検出器によって伝えられる信号と称される可変成分も含み、その信号は、基本検出器の抵抗の変化に依存する電流の変化である。この抵抗の変化は、基本検出器とその基本検出器に入射する電磁放射との間の相互作用である。固定インピーダンスは全ての基本検出器に対して略同一であるので、電流の固定成分とは独立して、電磁放射による読み取り電流の割合を識別することが容易になる。基本検出器は、ボロメータ、マイクロボロメータ、光ダイオード又は光伝導体であり得る。基本検出器は好ましくはマイクロボロメータである。従って、実質的な読み取り電流を用い、大気温度で動作することができる。基本検出器が光ダイオードである場合、インピーダンス整合デバイスを、単一のサブアセンブリの全ての基本検出器に共通のキャプチャ及び整形回路に接続することが有利となり得る。キャプチャ及び整形回路を、正しい動作に適した寸法を維持しながら、基本検出器に対して非常に近い位置に配置することができる。基本検出器のこの配置によって、十分に大きな空間を、基本検出器の領域内にキャプチャ及び整形回路を製造するのに開放することができ、列の終わりに追いやったり、複数のサブアセンブリ間に配置したりする必要がない。逆に、基本検出器がマイクロボロメータであっても光ダイオード型であっても、インピーダンス整合デバイスは、複数のサブアセンブリに共通のキャプチャ及び整形回路に有利に接続され得て、例えば、列又は行の終わりに配置される。これによって、キャプチャ及び整形回路を配置して、基本権検出器のマトリクスの製造を単純化することができる。更に、これによって、キャプチャ回路が単一のサブアセンブリに接続される場合よりも大きなインピーダンス整合デバイスを製造することのできる大きな領域が残される。この場合、読み取りバスは、各インピーダンス整合デバイスをキャプチャ及び整形回路に有利に接続する。各基本検出器は、好ましくは、それ専用のスイッチと直列にされて、所定のサブアセンブリのスイッチは、インピーダンス整合デバイスに接続された読み取りバスが単一の基本検出器からの信号のみを一度に受信するように、逐次的に閉じられる。信号は、基本検出器が晒される電磁放射に従い、基本検出器を通過すると直ちに変更される。異なる基本検出器に起因する多様な信号間の逐次的な多重化を得ることができる。インピーダンス整合デバイスは、好ましくは、飽和状態で動作する直接注入トランジスタであり、整合トランジスタと称される。基本検出器は、基本検出器に存在する第一の端子から整合トランジスタのソース電極に接続される。実際にはこの場合、インピーダンス整合デバイスの入力端子は整合トランジスタのソースである。従って、電磁放射検出デバイスを単純化することができ、単一のトランジスタを用いて、インピーダンス整合機能が達せられる。バスからみた抵抗の変化が制限されるので、検出器の感度及び線形性が改善される。基本検出器は、有利には、インピーダンス整合デバイスを含む第二の平面とは異なる第一の平面を画定する。これら二つの平面は上下にされている。インピーダンス整合デバイスは、好ましくは、基本検出器の少なくともいくつかに面している。更に、インピーダンス整合デバイスは、好ましくは、各基本検出器の少なくとも一部分に面している。従って、インピーダンス整合デバイスが直接注入トランジスタである場合、整合トランジスタが基本検出器と同じ平面内に存在している場合よりも大きなゲート領域を有するトランジスタを製造することができる。基本検出器のマトリクスが、インピーダンス整合デバイスと同じ基板から形成される場合であっても、第二の基板に製造される場合であっても、基本検出器の平面とは異なる平面内にインピーダンス整合デバイスを製造することができる。従って、インピーダンス整合デバイスの領域の増大は、その結果としての基本検出器の領域の減少を生じさせない。これによって、基本検出器の領域に略等しい領域の画素を得ることができる。複数の基本検出器が所定のインピーダンス整合デバイスに接続されるので、インピーダンス整合デバイスは、好ましくは、複数の基本検出器に面して延在するか、又は基本検出器の主領域よりも大きな領域を有し得る。インピーダンス整合デバイスが整合トランジスタであるので、有利には、サブアセンブリの基本検出器の主領域よりも大きなゲート領域を有し得る。最後に、所定のサブアセンブリの基本検出器の主領域の組み合わさった領域に略等しい領域を有するインピーダンス整合デバイスを製造することができる。インピーダンス整合デバイスが整合トランジスタであるので、有利には、所定のサブアセンブリの複数の基本検出器の主領域の和に対応する領域よりも大きなゲート領域を有する。これら二つの有利な状態は、基本検出器を含む第一の平面とは異なる第二の平面に配置された整合トランジスタを備えて、基本検出器の主領域が画素の領域の大部分を表す場合にも、有効である。現状の技術に応じて、各画素に対して一つの整合トランジスタが存在する場合には、ゲート領域が画素の領域よりも小さくなる。実際、整合トランジスタが、基本検出器を含む第一の平面とは異なる第二の平面に配置されている場合であっても、整合トランジスタは、第二の平面内に存在しなければならないソース、ドレイン、電極、相互接続部を有する。従って、現状の技術の整合トランジスタは一般的に、画素の領域よりも小さな領域を有する。大きなゲート領域を有することは、整合トランジスタの低い1/fノイズをもたらし、これによって、整合トランジスタを中心読み取り電流が伝わり、固有ノイズが低くなる。従って、小さな画素寸法又は小さな基本検出器寸法につながるマイクロエレクトロニクス技術においてでも、1/fノイズが低くて且つ注入効率の高い基本検出器サブアセンブリを得ることができる。相互接続部各相互接続部がインピーダンス整合デバイスを基本検出器に接続するの抵抗の略等しい値が得られるように、相互接続部は略同一の寸法のものであり得る。これが当てはまらず寸法が同一ではない場合、少なくとも一つの基本検出器が、同一のサブアセンブリの他の基本検出器よりもインピーダンス整合デバイスの入力端子から遠くに存在している場合に対して、少なくとも一つの相互接続部は、有利には、マイクロエレクトロニクス技術において可能な最短経路で基本検出器をインピーダンス整合デバイスの入力端子に接続した場合と比較して高い又は低い抵抗を有する。このようにして、基本検出器をインピーダンス整合デバイスの入力端子例えばソース電極から略等しい距離に配置せずに、略等しい抵抗を有する相互接続部を形成することができる。従って、その基本検出器の可能なレイアウトを考慮せずに、最適なインピーダンス整合デバイスを製造することができる。これは、入力端子例えばソース電極が各基本検出器から略同一の距離に一部分を有するような複雑な形状のインピーダンス整合デバイスを構成するよりも簡単であり得る。マイクロエレクトロニクス技術において、二点間の可能な最短経路は、幾何学的に可能な最短経路とは異なる。実際には、マイクロエレクトロニクスにおいて、少なくともそれら二点間に存在するすべての素子をバイパスする必要がある。更に、これらの素子を他の素子と接触せずにバイパスする必要がある。更に、マイクロエレクトロニクスにおいて、所定の位置周辺に存在している異なる素子が互いに近くなり過ぎないようにする目的のデザインルールが適用される。安全距離を異なる素子間に残して、短絡や漏れ電流を防止しなければならない。最後に、マイクロエレクトロニクスにおいて、基本検出器によって画定される第一の平面に平行な平面外に接続部を設けることができる場合には、それらの接続部は、垂直接続部及び第一の平面に平行な平面内に含まれる接続部で形成されて、一般的には、第一の平面の垂線に対して0°又は90°とは明らかに異なる角度を有する接続部を設けることはできない。基本検出器が同一のサブアセンブリの他の基本検出器よりもインピーダンス整合デバイスから遠い場合、所定の長さの少なくとも一つの相互接続部インピーダンス整合デバイスを一つの基本検出器に接続するが、その長さ方向の少なくとも一部分にわたって、同一のサブアセンブリの他の基本検出器にインピーダンス整合デバイスを接続する他の相互接続部の少なくとも一部分のセクションとは異なるセクションを有することが望ましい。他の相互接続部のセクションとは異なるセクションの部分において、相互接続部は、各単位長さにおいて他の相互接続部のものとは異なる抵抗を有する。従って、人為的に相互接続部の抵抗を上昇又は低下させることができる。従って、長さが異なるが抵抗は略等しい相互接続部を用いることによって、インピーダンス整合デバイスの入力端子から異なる距離に配置された複数の基本検出器をインピーダンス整合デバイスに接続することができる。この場合、インピーダンス整合デバイスを基本検出器に接続する相互接続部の抵抗を上昇させる必要があれば、上昇した抵抗及び所定の長さを有する相互接続部に対して、有利には、その長さ方向の少なくとも一部分にわたってそのセクションを狭くする。このように部分的にセクションを狭くすることは、その相互接続部を長くすることなく、必要とされる相互接続部の抵抗を変更することを可能にする。実際、抵抗を上昇させるために可能な最短経路と比較して相互接続部を長くすることができる場合、これによって、追加の相互接続部の長さが設けられる。そうすると、隣接する相互接続部に対して可能な最短経路を計算及び設計することが更に難しくなる。本発明によると、基本検出器は、基本検出器の行及び列を含むマトリクス内に配置される。このようにして、サブアセンブリは、マトリクスの複数の行に配置された複数の基本検出器及び、複数の列に配置された複数の基本検出器を含み得る。これによって、マトリクスの空間ノイズの列成分及び行成分を一度に減少させることができる。実際、この状況は、有利には、第一のサブアセンブリが、少なくとも第二のサブアセンブリに接続された読み取りバスとは異なる読み取りバスに接続されて、その第二のサブアセンブリが、第一のサブアセンブリの基本検出器と同じ行であるマトリクスの行に基本検出器を有することを意味する。更に、第一のサブアセンブリは一般的に、少なくとも第三のサブアセンブリに接続された読み取りバスとは異なる読み取りバスに接続されて、その第三のサブアセンブリは、第一のサブアセンブリの基本検出器と同じ列であるマトリクスの列に基本検出器を有する。特に、キャプチャ及び整形回路が複数のサブアセンブリに共通である場合、そのキャプチャ及び整形回路によるノイズは、列のノイズを発生させない。これは、キャプチャ及び整形回路がマトリクスの異なる行及び列に存在している基本検出器に接続されているからであり、また、所定の行の全ての基本検出器に接続されておらず、所定の列の全ての基本検出器にも接続されていないからである。代わりに、サブアセンブリは、マトリクスの複数の行及び単一の列に配置された複数の基本検出器、又は複数の列及び単一の行に配置された複数の基本検出器を含み得る。この場合、サブアセンブリは、マトリクスの行又は列の一部分を表す。この場合、行又は列の空間ノイズは、読み取りバスが多様なサブアセンブリに起因して単一のサブアセンブリデバイスに起因しない信号を伝える方向においてのみ低減される。有利には、全ての場合において、マトリクスの所定の行又は列に配置された基本検出器を有するサブアセンブリが異なる読み取りバスに接続されている場合に、列の空間ノイズを低減することができる。本発明の興味深い実施形態では、所定のサブアセンブリの基本検出器が、所定の次数の軸対称で配置される。これによって、相互接続部の形成及びインピーダンス整合デバイスの入力端子の形成を単純化することができる。これは、特に、所定のサブアセンブリの相互接続部が略同一の寸法を有するようにしたい場合に有用である。また、各基本検出器に対して、入力端子の少なくとも一点例えばソース電極の点が、各基本検出器に対して略同一の所定の距離に配置されるようにしたい場合にも有用である。添付図面を参照して以下の非限定的な例として与えられる説明を読むことによって、本発明がより良く理解され、そして、本発明の他の詳細、利点及び特性が明らかになるものである。図面間の移行を容易にするために、異なる図面の同一、同様又は等価な部分は同じ参照符号を有する。図面を見易くするため、図面に示される多様な部分は、必ずしも同一縮尺では描かれていない。本発明によるデバイスの多様な実施形態についての図面は、例として与えられるものであり、限定的なものではない。本発明の特定の実施形態を示す図3を参照することによって、本発明の説明がより良く理解されるものである。図3は、好ましくは少なくとも一つの行及び少なくとも一つの列を備えたマトリクスに配置された複数の基本電磁放射検出器32、320を含む電磁放射検出デバイス30の簡略化された電気回路図を示す。基本検出器32、320は一つ以上のサブアセンブリ300内にまとめられていて、各サブアセンブリが複数の基本検出器を含むが、図3には単一のサブアセンブリ300が示されている。本明細書の残りの部分においては、上述の定義に従い、画素とは、基本検出器と、スイッチと、その基本検出器及びスイッチ専用の多様な電気接続部とから形成されるユニットのことを指称する。更に、基本検出器は互いに、列に対する所定の間隔、及び行に対する他の所定の間隔で配置されて、その行に対する他の所定の間隔が列に対する所定の間隔と異なるか又は同一であるとされる。マトリクスの列に対する間隔及び行に対する間隔によって画定される領域を、画素領域と称する。最後に、基本検出器は、インピーダンス整合デバイスの入力端子に接続されていて、そのデバイスの特定の点には接続されていないとされる。更に、インピーダンス整合デバイスが、ソース及びドレインを有する整合トランジスタである場合、そのソースが入力端子であるとされる。従って、基本検出器の各サブアセンブリ300は、複数の基本検出器32、320を含み、本例では、同じ行に二つ含む。基本検出器32、320に加えて、各サブアセンブリ300は、単一のインピーダンス整合デバイス33を含み、好ましくは、共通ゲートとしてアセンブリされたMOSトランジスタ33であり、整合トランジスタ33と称される。しかしながら、インピーダンス整合デバイスは、低い入力抵抗を有するいずれかのタイプのトランジスタ、例えば共通ベースでアセンブリされたバイポーラトランジスタJETとして一般的に知られているや、トランスインピーダンスアセンブリを備えて低い入力インピーダンスを有するオペアンプや、本発明に関係する技術的制約に適合する当業者に既知のいずれかのタイプのインピーダンス整合部でもあり得る。整合トランジスタ33は、直接注入でアセンブリされて、基本検出器32、320と、その基本検出器32、320によって伝えられる信号のキャプチャ及び整形回路5との間にインピーダンス整合部を形成することができる。このキャプチャ及び整形回路5は、複数のサブアセンブリ300に共通であり得る。基本検出器32、320は好ましくはマイクロボロメータであり、大気温度で動作し、電磁放射例えば赤外線放射を感知する。変形例としては、光ダイオードや光伝導体であり得る。代わりに、本発明の他の実施形態では、特に可視スペクトルの電磁放射の検出を可能にする光ダイオード型の基本検出器32、320の場合には、キャプチャ及び整形回路5は、単一のサブアセンブリ300に共通のインピーダンス整合デバイス33に集積される。読み取りバスB1は、複数のキャプチャ及び整形回路5を、信号の分析及びビデオ信号の形成を可能にする単一回路に接続する。図3に示される実施形態では、基本検出器32、320は、マイクロボロメータで構成されていて、各サブアセンブリ300は、そのサブアセンブリの全ての基本検出器32、320に共通のインピーダンス整合デバイス33を有するものと定義される。更に、キャプチャ及び整形回路5は複数のサブアセンブリ300に共通である。更に、各サブアセンブリ300は、スイッチ34、340を含み、各スイッチは、基本検出器32、320に附随している。スイッチ34、340は、例えばスイッチング回路として使用されるトランジスタである。各サブアセンブリ300の整合トランジスタ33は、図3に示されるようなP型MOS、N型MOS、又はバイポーラ型のトランジスタであり得る。後二者の場合には、それに従って、電磁放射検出デバイスに印加される分極電圧が変更される。整合トランジスタ33、及び以下に示される全ての整合トランジスタは、ゲートを有し、且つそれぞれソース電極及びドレイン電極に電気的に接触しているソース及びドレインを有するものとする。ゲートは長さL及び幅Wのものであり、その積がゲート領域の面積を決める。各基本検出器32、320は、第一の端子32.1、320.1によって、相互接続部301、302を用いて、対象のサブアセンブリ300の整合トランジスタ33のソース電極に接続されている。所定のサブアセンブリ300の基本検出器32、320の第一の端子32.1、320.1は、互いに接続され、共通ノードAとして所定の整合トランジスタ33のソース電極にも接続される。本発明によると、サブアセンブリの各基本検出器を整合トランジスタ33一つしか存在しないに接続する相互接続部301、302は、略同じ電気抵抗値を有する。相互接続部の抵抗は、それを構成する物質の抵抗率及び相互接続部の長さに比例し、相互接続部の横断面積に反比例することが知られている。サブアセンブリ300の各基本検出器32、320は、第二の端子32.2、320.2によって、スイッチ34、340の一方に接続されていて、スイッチ34、340は、第一の電圧源P1に接続すること、又は第一の電圧源P1から絶縁することを可能にする。第一の電圧源P1は、電磁放射検出デバイス30の内部又は外部に存在し得て、読み取り電流を伝えることを可能にするが、その読み取り電流は、電磁放射の影響下における基本検出器32、320の抵抗の変化を読み取るのに必要であり、基本検出器32、320によって伝えられる信号に対応する。第一の電圧源P1は、電気接続部C3を介して各スイッチ34、340に接続されている。代わりに、スイッチ34、340を、基本検出器32、320をインピーダンス整合デバイス33に接続する相互接続部上に配置し得る。トランジスタ33のドレイン電極は、読み取りバスB2に接続されていて、その読み取りバスB2は、キャプチャ及び整形回路5に接続され、好ましくはベースクリッピング回路6に接続される。整合トランジスタ33のゲートは、接続部C4を介して第二の電圧源P2に接続されていて、その第二の電圧源P2は電磁放射検出デバイスの内部又は外部に存在する。第二の電圧源P2は、飽和モードでの整合トランジスタ33の動作を保証するように調節される。キャプチャ及び整形回路5及びベースクリッピング回路6は現状の技術のものと同様である。本図に示される回路の例は例示的なものであり、本発明を限定するものではない。回路は、図2で説明したものであるので、ここでは二度説明することはしない。他のタイプのキャプチャ及び整形回路5及びベースクリッピング回路6を、本発明の範囲から逸脱せずに、容易に使用可能である。図3のアセンブリの状況に応じて、二つのスイッチ34又は340の一方が閉じられると、読み取り電流Idsが、第一の電圧源P1と読み取りバスB2との間に確立されて、第一に基本検出器32又は320接続されているを介し、第二にサブアセンブリ300の単一の整合トランジスタ33を介する。制御手段350は、当該分野における例として例えばシフトレジスタを含み、所定のサブアセンブリ300に存在する多様なスイッチ34、340を連続して逐次的に閉じて、所定の瞬間において、所定のサブアセンブリの最大でも一つのスイッチ34、340のみが閉じられるように設計されている。これによって、読み取り電流Idsに等しい値の電流が、サブアセンブリ300の多様な検出器32、320によって伝えられる信号の時間多重化を表す信号で、読み取りバスB2に対して流れることが可能になる。サブアセンブリ300において、信号整合トランジスタ33によって、二つの異なる基本検出器32、320を結合することができる。従って、二つの基本検出器32、320間の所定の間隔に対して、整合トランジスタ33は、各基本検出器に対して一つの整合トランジスタを備える当該分野の従来の場合と比較して二倍に増大し得るサイズのものとなる。これによって、本発明に係る検出デバイスの信号対ノイズ比が改善可能である。更に、第一の平面を画定する基本検出器32、320は、第二の平面を画定するインピーダンス整合デバイス33及びキャプチャ及び整形回路5とは異なる平面内に存在することができる。二つの平面は有利には上下に存在する。そして、基本検出器32、320は、互いに近づくことができるが、接触はしない。このようにして、各基本検出器32、320が所定の主領域を有するので、画素領域は、基本検出器32、320の主領域に略等しいとされる。基本検出器32、320に対して相対的な第二の平面内に存在している場合、インピーダンス整合デバイス33は有利に、サブアセンブリ300の基本検出器32、320に向かい合って延伸可能である。従って、サブアセンブリ300の全ての画素の組み合わさった領域の面積に略等しい面積の領域を有する整合トランジスタを製造することができる。このようにして、整合トランジスタ33は、少なくとも画素の領域又は基本検出器の主領域よりも大きなゲート領域を有することができる。また、ゲート領域の面積がサブアセンブリ300の基本検出器32、320のいくつか又は全ての主領域の面積の和に略等しくなるように、整合トランジスタ33を製造することもできる。図3の例では、整合トランジスタ33が、例えば基本検出器32の領域よりも大きなゲート領域、又はサブアセンブリの基本検出器この場合二つの基本検出器の組み合わさった領域の面積に近い面積の領域を有し得ることは理解されたい。図3の電気回路図は二回軸対称を示し、基本検出器32、320の第一の端子32.1、320.1をトランジスタ33のソース電極に接続する二つの相互接続部301、302がほぼ同一の長さ及び断面のものになる電磁放射検出デバイスが製造できるという利点が得られる。二つの相互接続部301、302は同一の物質製であれば、略等しい電気抵抗を有する。厳密に等しいのでなければ、抵抗は少なくとも同程度のものになる。相互接続部301、302のこの構成によって、共通ノードAの形成を最適化することができ、特に電磁放射検出デバイスの空間ノイズを減じることができる。相互接続部が略等しい電気抵抗値を有しながら異なる幾何学的形状を有し得ることは理解されたい。本発明は、本発明に係る電磁放射検出デバイスの第一の実施形態及び第二の実施形態の概略的な部分平面図を示す図4及び図5を参照してより良く理解されるものである。図4及び図5は、本発明の実施形態の機能図である。図の異なる素子は異なる機能を表し、また異なる機能の構成を表す。機能図は、電磁放射検出デバイスの異なる素子の個々のサイズに関する情報を与えるものではなく、素子が互いに垂直に配置され得るという事実を肯定又は否定するものでもない。図を見易くするために、特定の素子が省略されている。本発明の範囲はこれらの図面の機能図によって限定されるものではない。図4は、少なくとも一つの行及び少なくとも一つの列を備えたマトリクスに配置された基本検出器22、220の複数のサブアセンブリ300、300’内にまとめられた複数の基本検出器22、220を含む本発明に係る電磁放射検出デバイス30を概略的に示す。サブアセンブリは破線で示されている。複数の基本検出器が、図示されていない基板上に集積されている。本実施形態では、マトリクスの二つの列の一部が示されている。各列が二つの基本検出器の少なくとも二つのサブアセンブリ300、300’を含むので、サブアセンブリ300、300’の基本検出器22、220は、マトリクスの所定の列に属している。基本検出器の各列は、読み取りバスB2、B2’に接続されていて、サブアセンブリ300、300’の基本検出器22、220に起因する信号を、その列から、関係する基本検出器によって伝えられる信号のキャプチャ及び整形回路5、5’に伝えることができる。また、ベースクリッピング回路6、6’も各読み取りバスB2、B2’に接続されている。基本検出器22、220は、マトリクスの所定の行の所定の間隔、及び所定の列の他の所定の間隔所定の行の所定の間隔と同一又は異なるで互いに配置されている。各サブアセンブリ300、300’は基本検出器及び他の電気回路素子を含み、好ましくは、上述のようにモノリシック又はハイブリッド設計に従って、基本検出器及び他の電気回路素子は上下に位置する二つの異なる平面内に集積される。電気回路素子は、図3で上述したように、各基本検出器22、220に対して、単一のインピーダンス整合デバイスこの場合、所定のサブアセンブリ300、300’の基本検出器に共通の整合トランジスタ33、33’としてと、一つのスイッチ図示せずと、基本検出器22、220と整合トランジスタ33、33’との間の相互接続部を含む。各基本検出器22、220は、その第一の端子によって、整合トランジスタ33、33’に接続され、整合トランジスタ33、33’は読み取りバスB2、B2’に接続されている。図を単純化するため、全ての回路素子が示されてはおらず、特にスイッチが示されていない。電磁放射検出デバイスの各基本検出器によって伝えられる信号のキャプチャを行うため、図4に記号T1、T2、T3及びT4で時系列順に識別されている時点において、異なる基本検出の各列に対する逐次的な読み取りが行われる。時点T1において、第一の行の全ての列の基本検出器22が同時に読み取られて、スイッチ図示せずが、基本検出器を第一の電圧源に接続し、読み取り電流がそれらの基本検出器22を流れることが許容される。読み取られる基本検出器22は、整合トランジスタ33、33’を介して、整合トランジスタ33、33’の第一の行41に存在するサブアセンブリから、各列のベースに位置する複数のキャプチャ及び整形回路5、5’に接続されている。時点T2において、先に測定されたサブアセンブリの第二の基本検出器に対応する基本検出器220の第二の行の読み取りが、依然として整合トランジスタ33、33’の第一の行41を介して、行われる。時点T3において、基本検出器22の第三の行が、トランジスタ33、33’の第二の行42を介して行われるが、そのトランジスタ33、33’の各々は、先に読み取られた基本検出器のものとは異なるサブアセンブリ300、300’に属する。この整合トランジスタ33、33’の第二の行42は、時刻T4において基本検出器の第四の行の読み取りに対しても使用される。基本検出器の異なる行のこの逐次的な読み取り多重化と称されるは、基本検出器22、220を、その基本検出を読み取るのに必要とされる読み取り電流を伝える第一の電圧源に接続するスイッチの適切な制御によって、可能とされる。勿論、このプロセスは、あらゆる数の行及びあらゆる数の列用に設計される。本実施形態によると、所定の整合トランジスタ33、33’が同一のサブアセンブリの二つの基本検出器に共通なので、二つの異なる時点において、二つの別個の基本検出器22、220に起因して伝えられる信号を再生するのに使用される。幾何学的には、この整合トランジスタ33は、所定のサブアセンブリ300の二つの隣接する基本検出器22、220のフットプリント内に存在し、整合トランジスタ33のゲート領域が、図2に関連して上述したような基本検出器と同じ数だけの整合トランジスタが存在する場合と比較して、比例的に増大可能である。サブアセンブリの整合トランジスタのソース電極は有利には、二つの基本検出器22、220の第一の端子から等距離に配置され得る。この配置を利用して、各サブアセンブリ300、300’内において、基本検出器300、300’を整合トランジスタ33、33’のソース電極に接続する二つの相互接続部が、それらの長さ及び横断面積つまり、幅と厚さとの積によって定義される幾何学的形状に関して理想的に同一となり、抵抗に関して少なくとも同程度になるアセンブリを得ることができる。有利には、以下の図9に示されるように、整合トランジスタ33、33’は、基本検出器22、220によって画定される第一の平面とは異なる第二の平面内に配置される。これら二つの平面は有利には互いに垂直方向に配置される。従って、図3に関して説明したように、画素領域の面積が基本検出器22、220の主領域の面積に近くなり、ゲート領域の面積が、サブアセンブリの二つの基本検出器22、220の主領域の面積の和に近い値を有する整合トランジスタを得ることができる。整合トランジスタ33、33’が基本検出器22、220と同じ平面内に存在する場合にも、整合トランジスタ33、33’が単一の基本検出器のみに接続されている場合よりも二倍大きな整合トランジスタを有することができる。本発明の多様な実施形態では、各サブアセンブリ300、300’の基本検出器がマトリクスの複数の列に属する場合に、そのマトリクスの複数の列に属する基本検出器に接続された同一の読み取りバスを有することができ、又は、マトリクスの同じ列に属する基本検出器用の複数の読み取りバスが、基本検出器の所定の行内に設けられ得る。図5は、本発明に係る電磁放射検出デバイスの第二の実施形態の概略的な部分平面図であり、上述の本発明の可能性を示す。この場合、電磁放射検出デバイス30の複数の基本検出器は、サブアセンブリ500、500’内にまとめられて、各サブアセンブリが、二つの基本検出器の二つの行に配列された四つの基本検出器221、222、223、224を含む。各サブアセンブリ500、500’において、各基本検出器221、222、223、224は、相互接続部201、202によって、整合トランジスタ33、33’の形の単一のインピーダンス整合デバイスに接続されている。この場合、相互接続部201、202は、T字型であり、二つの基本検出器221、222又は223、224を互いに整合トランジスタ33、33’に接続する。整合トランジスタ33、33’は、読み取りバスB2、B2’を介して、各基本検出器によって伝えられる信号のキャプチャ及び整形回路5、5’及びベースクリッピング回路6、6’に接続されている。整合トランジスタ33、33’は直接注入を用いてアセンブリされ、サブアセンブリ500、500’の基本検出器221、222、223、224とキャプチャ及び整形回路5、5’との間のインピーダンス整合を提供することができる。この場合、図示されている二つのサブアセンブリ500、500’は、サブアセンブリの行を形成する。更に、各サブアセンブリは、マトリクスの二つの列に属する基本検出器を含む。サブアセンブリは、所定の行のサブアセンブリにおいて、二つの読み取りバスB2、B2’のうち一方の読み取りバス、及び二つのキャプチャ及び整形回路5、5’のうち一方のキャプチャ及び整形回路に対して、交互に接続されている。従って、各読み取りバスB2、B2’は、マトリクスの二つの列に位置する基本検出器によって伝えられる信号を受信し、図示されている二つの読み取りバスB2、B2’は、マトリクスの列のうちの一つの全ての基本検出器に接続されてはいない。この構成によって、単一の列に含まれる基本検出器の数に匹敵する検出器の数に対して一つの読み取りバスB2、B2’が平均で存在することができる。二つのサブアセンブリ500、500’しか図示されていないが、有利には、各キャプチャ及び整形回路5、5’及び各読み取りバスB2、B2’が、複数のサブアセンブリ500、500’に共通である。サブアセンブリ500、500’が複数の行に配置されているので、図5のT1、T2、T3及びT4によって識別される時系列順に基本検出器221、222、223、224を逐次的に読み取ることができる。時点T1では、図示されている二つのサブアセンブリの基本検出器221が、関連しているサブアセンブリの整合トランジスタ33、33’を介して、キャプチャ及び整形回路5、5’に同時に接続される。従って、二つの読み取りバスB2、B2’の各々は、各サブアセンブリに対して相対的に同じ位置に配置された基本検出器によって伝えられる信号を受信する。時点T2及びその後のT3、T4では、各サブアセンブリ500、500’の単一の基本検出器222、223、224同じものが重複しないが、続けてキャプチャ及び整形回路5、5’に接続される。各時点T1、T2、T3及びT4において、他の基本検出器221、222、223、224と整合トランジスタ33、33’との間には読み取り電流は流れない。読み取りバスB2、B2’に接続された複数のサブアセンブリ500、500’が存在する場合、逐次的な読み取りが、所定の時点Tにおいて、単一の基本検出器によって伝えられる信号のみが読み取りバスB2を流れるような基本検出器を考慮しなればならない点は理解されたい。しかしながら、本発明の範囲から逸脱せずに、他の時間シーケンスが可能である点は留意されたい。特に、サブアセンブリの所定の行に配置された異なる複数のサブアセンブリ500、500’を同一の読み取りバスB2、B2’に接続すると、マトリクスの二つの列に配置された全ての基本検出器を同一の読み取りバスに対して多重化しなければならないので、本発明の第一の実施形態よりも長い多重化時間とはなってしまうが、マトリクスのスケールにおいて読み取りバスB2、B2’を経済的なものにすることができる。この第二の実施形態によると、所定のサブアセンブリ500、500’の四つの別個の基本検出器221、222、223、224の読み取り用に、所定の整合トランジスタ33、33’が四つの異なる時点T1、T2、T3、T4において用いられる。この整合トランジスタ33、33’は、サブアセンブリの四つの基本検出器のフットプリントの中に幾何学的に存在する。従って、整合トランジスタのゲート領域は、図3及び図4に関連して述べたように比例的に調節され得る。二つの行及び二つの列に分布した他の基本検出器を含むサブアセンブリに接続されるので、整合トランジスタのソース電極の位置決めは、4回軸対称の利点を有する。例えば、ソース電極は、四つの基本検出器の各々の第一の端子から等距離に配置されるように設計され得る。例えば、ソース電極はU字型となり、各基本検出器の第一の端子からの固定された距離において少なくとも一つの点を常に有し得る。これによって、略同一の接続特性を、サブアセンブリの全ての基本検出器に対して、つまりはマトリクスの全ての基本検出器に対して得ることができる。特に、相互接続部201、202は、略等しい抵抗値を有し、低い寄生抵抗を誘起して、小さな空間ノイズ成分を形成する。本発明による整合トランジスタの設計において、本発明の実施形態による基本検出器のレイアウトの対称性を利用する他の実施形態も考えられる。一例として、図6A及び図6Bは、本発明による電磁放射検出デバイスの第三の実施形態を示し、十六個の基本検出器62のサブアセンブリ600用に設計されている。図6Aは、十六個の基本検出器62の配置を示し、その各々が、インピーダンス整合デバイス63に接続される第一の端子67を有し、そのインピーダンス整合デバイス63は、第一の平面に集積された四つの基本検出器62の四つの列として四回軸対称で基本検出器の間に配置されている。従って、サブアセンブリ600は、マトリクスの四つの列及び四つの行からの基本検出器62を含み、サブアセンブリの各列は、マトリクスの一つの列に属する。基本検出器62は、第二の端子68によって、接続部C61からC64で第一の電圧源P1に接続される。一つの接続部は、サブアセンブリ600の各列用のものである。各接続部C61からC64は、電気接続部69によって四つの基本検出器62に接続される。各電気接続部はスイッチ64を含む。各スイッチ64は、単一の基本検出器62を一つの接続部C61、C62、C63又はC64に接続することができるように配置される。上述のモノリシック又はハイブリッド構造によって提供される可能性によると、十六個の基本検出器62に共通の整合トランジスタ63が、基本検出器62によって画定される第一の平面とは異なる第二の平面内に配置される。有利には、これら二つの平面は互いに垂直に配置される。接続部C61からC64及び/又は電気接続部69並びにスイッチ64も第二の平面、又は第三の平面に配置可能である。第二の平面は、非排他的なものとして整合トランジスタ63を含むが、これについては図6Bを参照して後述する。異なる平面の並置については、図9を参照して後述する。図6Aにおいて、整合トランジスタ63は、長破線を用いて画定されているソース電極631及び短破線を用いて示されているドレイン電極632によって、部分的に示されている。図6の例において、ソース電極631及びドレイン電極632は、インターディジットにされている。図面を簡略化するため、トランジスタのゲートは図示されていないが、予想されるように、ゲートは整合トランジスタ63図示せずのソースとドレインとの間に延在する。ゲートは、サブアセンブリ600の基本検出器62の列の方向を向く複数のゲート部に分けられる。本実施形態の特定の例では、ソース電極631はU字型を有し、図6Aの左側において、基本検出器の第一の二つの列の間に延在するUの分岐部を有し、図6Aの右側において、基本検出器の他の二つの列の間に延在するUの他の分岐部を有する。ドレイン電極632は、ソース電極631とインターディジットになるように形成される。この場合、ドレイン電極は、複数の分岐部を含む櫛型を有し、ソース電極631の各分岐部は、ドレイン電極632の二つの隣接する分岐部の間に位置する。この場合、ソース電極631がU字型なので、ドレイン電極は、四つの分岐部を備えた櫛型を有する。代わりに、第二及び第三の分岐部がまとめられて単一の分岐部を形成する場合には、三つの分岐部を備えた櫛型であり得る。異なる基本検出器62の第一の端子67は、相互接続部66によって整合トランジスタ63のソース電極631に接続されている。図6Aの例では、第一の端子67は、ノードAにおいてフォーバイフォー4×4で電気的に接続されていて、ノードAがソース電極631の一点に位置する。従って、四つのノードAが基本検出器62をソース電極631に接続している。図6Bを参照して、整合トランジスタについて詳述する。この場合、ゲート633は、四つの部分から形成されていて、各部分は、ソース電極631の分岐部とドレイン電極632の分岐部との間に位置する。ゲート633の部分は、ソース電極631及びドレイン電極632と比較して幅広であり、ソース電極631の分岐部とドレイン電極632の分岐部との間のほぼ全ての空間を占有している。従って、ゲート633の部分は、サブアセンブリの基本検出器62の列に対して略整列された矩形の形状であるとされる。ゲート633の異なる複数の部分は、電気接続部C65によって互いに接続されて、第二の電圧源P2に接続された単一のゲート633を形成し、整合トランジスタ63が飽和モードで動作することを可能にする。ドレイン電極632は、電気接続部によって読み取りバスB2に接続されている。図6Bには、図6Aに示される整合トランジスタ63を含む第二の平面とは異なる第一の平面に配置されたサブアセンブリ600の十六個の基本検出器のいくつかの考えられる配置62’が、破線を用いて示されている。ドレイン電極632の二つの分岐部が近接していてソース電極631の分岐部によって離隔されていない場合には、ドレイン電極のそれら両方の分岐部を単一の分岐部にまとめるように整合トランジスタを形成することができる。本実施形態は、相当なサイズの整合トランジスタ63を形成することを可能にし、その整合トランジスタは、十六個の基本検出器62のフットプリント内に存在し得て、ゲート領域は、検出器の主領域よりも大きくなり得て、又は二個、三個、五個、十個、十五個若しくはそれ以上の基本検出器の主領域の組み合わせよりも大きくなり得る。本実施形態による構成は、十六個以上の基本検出器を含むサブアセンブリへと拡張可能である。例えば、三十六個の基本検出器が、六行六列に配置されて、ソース電極にフォーバイフォーで接続され得る。ソース電極は、W字型で、三つの分岐部を備えた櫛型を有する。サブアセンブリ内に二十四個の基本検出器を有することが考えられ、四行六列、又は四列六行となる。この場合、ソース電極は、それぞれU字型又はW字型を有する。基本検出器が、整合トランジスタを含む第二の平面とは異なる第一の平面内に存在している本発明の各実施形態では、整合トランジスタのゲート領域の面積は、サブアセンブリの領域サブアセンブリの全ての基本検出の主領域の和として定義されるの面積の60、75、80、又は90以上であり得る。以下の図9に示されるように、第二の平面内のサブアセンブリの残りの領域が、以下のために必要とされる:‐ソース電極及びドレイン電極の形成、‐それらの電極の下のソース及びドレインの形成、‐読み取りバスの配線、ゲート、スイッチに電極供給する電気接続部、スイッチによる読み取り多重化を組織する制御接続部、及び検出器特に光ダイオードや、マイクロボロメータの動作に必要な他の全ての電気又は電子素子の形成。基本検出器の二つの列に間隔の開けられた分岐部を有する櫛型に形成されるソース電極を備えた整合トランジスタを形成することの利点の一つは、全てが同じ幾何学的形状を有する非常に短い相互接続部を形成することができる点である。結果として、全ての相互接続部が、略同一の電気抵抗値を有する。好ましくは、本発明は、略等しい寸法を有するので略等しい抵抗を有するインピーダンス整合デバイスに各基本検出器を接続する相互接続部を含む。電磁放射による抵抗に加えて、各キャプチャ及び整形回路は残留インピーダンスを受信し、その残留インピーダンスは、第一に相互接続部の抵抗を含み、第二にインピーダンス整合デバイスとキャプチャと整形回路との間の局在インピーダンスを含む。このインピーダンスは、インピーダンス整合デバイスによって減じられる。従って、マトリクス全体にわたって、残留インピーダンスは略同一であり、寄生抵抗が全体的に減少する。しかしながら、互いに異なる寸法の相互接続部によって、相互接続部の抵抗値を等しくすることができる。特に、同一のインピーダンス整合デバイスから異なる距離に配置された基本検出器に対して略等しい抵抗を得ることができる。このため、本発明は、インピーダンス整合デバイスに近い基本検出器からの少なくとも一つの相互接続部の抵抗を、インピーダンス整合デバイスから遠い他の基本検出器からの他の相互接続部の抵抗に対して相対的に人為的に増大させて、二つの相互接続部の抵抗を略等しくすることを提案する。その逆も考えられて、遠い方の基本検出器からの相互接続部の抵抗を減じる。図7は、本発明のこの実施形態の特定の例を示し、特に、サブアセンブリの基本検出器間の配置に特定の対称性が形成されていない場合である。サブアセンブリ700は、第一、第二及び第三の基本検出器を含み、左から右へと参照符号721、722、723が付され、第一の平面内に配置されていて、一直線にされている。第一の平面と異なる第二の平面には、三つの基本検出器に共通の整合トランジスタ73が形成されている。二つの平面は上下に配置され、基本検出器721、722、723は、整合トランジスタ73の少なくとも一部に面している。整合トランジスタ73は、第三の基本検出器723の領域に位置するソース731と、第一の基本検出器721の領域に位置するドレイン732と、ソース731とドレイン732との間に挿入されたゲート733とを含む。ゲート733は、少なくとも第二の基本検出器の下、並びに第一の基本検出器721及び第三の基本検出器723の一部の下に存在している。ソース電極7310は、第三の基本検出器723の領域に位置する。第三の基本検出器723は、第二の基本検出器722よりもソース電極7310に近く、第二の基本検出器722は第一の基本検出器721よりもソース電極7310に近い。基本検出器721、722、723は、相互接続部74、75、76によってそれぞれソース電極7310に接続されている。このように、基本検出器721、722、723とソース電極7310との間の距離の差に起因する相互接続部間の抵抗の違いを補償するために、図7の例は、ソース電極7310に近い方の基本検出器722、723からの二つの相互接続部75、76の抵抗を人為的に増大させて、ソース電極7310から遠い方の基本検出器721からの相互接続部74の抵抗と略等しくすることを提案する。他の基本検出器、他の相互接続部及びソース電極の相対的な位置及びこれらによる障害を考慮して、基本検出器をソース電極に接続するために可能な最短経路が決められる。従って、基本検出器をソース電極に接続するために可能な最短の長さを決めることができる。相互接続部の抵抗を増大させる手段の一つは、可能な最短の長さを超えて相互接続部を長くすることである。この解決策は興味深いものではあるが、何ら目的のない相互接続部の長さによって検出デバイスを煩雑なものにする。相互接続部は通常、電磁放射検出デバイスの全ての相互接続部に対して略等しい相互接続セクションで形成される。以下において、大抵の相互接続部に対して、又は大抵の相互接続部の少なくとも一部に対して共通のこのようなセクションのことを、公称セクションと称する。更に、相互接続部は所定の長さを有しているものとする。本発明は、抵抗を増大させたい相互接続部のセクションを、少なくともその長さの一部にわたって、又はその長さ全体にわたって狭くすることを提案する。このようにセクションを狭くすることによって、抵抗が大きくなる。より小さなセクションを有する部分の長さを調節することによって、抵抗の上昇値を変更することができる。このようなセクションの減少部79、79’が、第二の基本検出器722及び第三の基本検出器723をソース電極7310に接続する相互接続部75、76に設けられる。また、両方の方法を組み合わせることもでき、例えば、相互接続部の長さを可能な最短の長さ以上に増大させることに加えて、そのセクションを所定の長さにわたって減少させる。逆に、他の基本検出器よりも遠い基本検出器からの相互接続部の抵抗を減少させることが目的の場合には、相互接続部のセクションを、少なくともその長さの一部にわたって、又はその長さ全体にわたって、広くすることができる。従って、抵抗を減少させたい特定の相互接続部のセクションを広くして、且つ抵抗値を増大させたい特定の相互接続部のセクションを減少させ及び/又はその長さを増大させることができる。このような方法によって、基本検出器の配置に何らの対称性を要求することなく、全ての相互接続部に対して抵抗値が略等しいようにサブアセンブリを形成することができる。例えば、奇数個の基本検出器の場合が考えられる。従って、複数の基本検出器から等距離にソース電極を形成する必要がない。これによって、整合トランジスタの製造及び設計を簡略化できる。更に、最適な寸法を有する整合トランジスタを設計し、後の段階で基本検出器のサブアセンブリを決めること例えば、整合トランジスタに面する基本検出器を選択することによってが可能になる。相互接続部の長さを減少させるように基本検出器の対称的な配置を含むサブアセンブリを形成し、略等しい抵抗の相互接続部がより簡単に得られるようにすることが、より好ましい。しかしながら、当業者は、略等しい抵抗を得ることを容易にすることと、インピーダンス整合トランジスタの設計を容易にすることとの間の折り合いをつけることができる。図8は、本発明の他の応用法を示す。本実施形態では、マトリクスの所定の列80の基本検出器82が基本検出器の所定のサブアセンブリに属していて、第一の平面と称される同一平面内に存在していることを前提にしている。第一の平面とは異なる第二の平面には、全ての基本検出器82に共通のインピーダンス整合トランジスタ83が形成されている。整合トランジスタ83は、図8の右側に、基本検出器の列80の長さ全体にわたりその列80に沿って配置されたソース電極831を含む。ソース電極は、検出器の列80の基本検出器82の一方の側部上に略配置されていて、異なる平面内に存在している。整合トランジスタ83は、図8の左側に、基本検出器の他方の側部上においてソース電極831に面する基本検出器の列80の長さ全体にわたりその列80に沿って配置されたドレイン電極832を含み、基本検出器とは異なる平面内に存在している。ゲート833は、ソース電極831とドレイン電極832との間に略延在している。従って、ゲート833は、対象となるデバイスに対して観測者の方向に配列された基本検出器82の上又は下に配置されていて、異なる平面内に存在している。従って、ソース電極831、ドレイン電極832及びゲート833は、基本検出器82に電気的に直接接触していない。しかしながら、ソース電極831は、相互接続部85によって基本検出器82に電気的に接続されている。図8の例では、ソース電極831の少なくとも一部が、各基本検出器82の少なくとも一部に面している。結果として、基本検出器は、より短い経路でソース電極831に接続されている。例えば、近接する二つの基本検出器82に対して、基本検出器82の一方からの相互接続部85は、二つの基本検出器の間を通過する。他の例によると、ソース電極が配置されている平面と基本検出器82を含む第一の平面との間に垂直に延在する垂直相互接続部が存在し得る。ドレイン電極832はキャプチャ及び整形回路5に接続されている。本実施形態によると、相互接続部85は略等しい抵抗を有する。更に、列80の全ての基本検出器82に共通の整合トランジスタ83は、その相互コンダクタンスが可能な限り高くなるような寸法を有する。こうした実施形態は、サブアセンブリがマトリクスの列の一部から形成されるように、つまり、サブアセンブリがマトリクスの列の一部を形成している基本検出器で構成されるように変更され得る。従って、一つの列に複数のサブアセンブリが存在し得る。二つ以上の列で構成されるようにサブアセンブリを形成することによって、本実施形態の他の変更例が考えられる。整合トランジスタは、マトリクスの二つ以上の列に配置されている基本検出器に共通である。サブアセンブリは、二つ以上の列からの列の一部で形成され得て、列がグループにまとめられる。この場合、有利には、ソース電極は、列のグループの一端に位置する一列の基本検出器の長さ方向に沿って配置され、ドレイン電極は、列のグループの他端に位置する一列の基本検出器の長さ方向に沿って配置される。更に、相互接続部は、全ての基本検出器に対して略等しい抵抗を有する。このように、特定の相互接続部は、可能な最短経路によって基本検出器をソース電極に接続していた場合の抵抗と比較して大きな抵抗を有する。図9は、本発明による検出デバイスの一実施形態の断面を示し、第一の平面Gに存在している所定のサブアセンブリの二つの基本検出器92、92’と、第二の平面G’に存在している整合トランジスタ93が示されている。第一の平面G及び第二の平面G’は上下に配置されていて、整合トランジスタ93は二つの基本検出器92、92’に面している。基本検出器92、92’は、誘電体の層94誘電体層と称するの領域内に配置可能である。誘電体層自体は、基板90上に存在している。第二の平面G’は、誘電体94と基板90との間の界面によって画定される。誘電体層94内には以下のものが存在している:‐ソース電極931及びドレイン電極932、‐ドレイン電極に接続された読み取りバスB2、‐基本検出器92、92’をソース電極931に接続する相互接続部921、921’、‐ゲート電極95。図面を簡略化するため、スイッチや、基本検出器をスイッチに接続する電気接続部は図示されていない。相互接続部921、921’、電気接続部及び読み取りバスB2は、基本検出器92、92’と基板90との間に含まれているという意味において第二の平面G’内に存在しているとされるか、又は第一の平面Gと第二の平面G’との間の挿入される他の平面内に存在しているとされる。一変形例として、特定の基本検出器92’又は全てが、空隙97によって誘電体層94から離隔されている。空隙は、低気圧下にあり得る。空隙は、対象となる各基本検出器92’専用のものか、又は複数の基本検出器に共通のものであり得る。空隙によって誘電体層94から離隔された基本検出器92’は、好ましくは一つ以上の支持部98、98’によって誘電体層94に機械的に接続される。有利には、支持部はピラーであり得る。支持部は、好ましくは基本検出器92’のエッジに配置されて、誘電体層94に対して固定された位置にその基本検出器92’を保持するのに使用される。一部のピラーは、基本検出器を整合トランジスタのソース電極931に接続する相互接続部921’の一部分によって形成され、又は相互接続部921’の一部分を含み得る。基板90は、ソース901及びドレイン902を含み、それぞれソース電極931、ドレイン電極932に接続されている。有利には、ソース901及びドレイン902は、二つの基本検出器92、92’によって画定されるサブアセンブリの対向する両端部それぞれ図9の左側及び右側に配置されるように位置決めされる。ゲート95は、誘電体層94内においてソースとドレインとの間に延在し、ゲート酸化層96によって基板90から絶縁されている。ゲートは、基本検出器92、92’間の繰り返しの単一の間隔Pよりも大きな長さLのものである。二つの基本検出器の一方92は、二つの基本検出器の他方92’よりもソース電極931に近い。ソース電極931に近い方の基本検出器92をソース電極931に接続する相互接続部921に抵抗を与える相互接続部の部分97が図示されている。本発明の多様な実施形態では、図3に関連して上述したように、各サブアセンブリ内に、単一のインピーダンス整合デバイスだけではなくキャプチャ及び整形回路も配置することができる。これは、基本的には光ダイオード型の基本検出器を含む可視光波長の電磁放射検出デバイスに適している。本発明は、サブグループ内の各基本検出器に対して異なる空間ノイズを生じさせる寄生抵抗を誘起することなく、同一のサブグループ内に存在する基本検出器の数に比例して、整合トランジスタのゲート領域を増大させることを可能にする。結果として、第一に、上記関係式3に従って、整合トランジスタによるノイズが減少し、電磁放射検出デバイスの信号対ノイズ比が、特許文献1に係るデバイスと比較して増大する。第二の利点は、再び関係式3を参照すると、整合トランジスタに起因する追加的なノイズを誘起することなく、本発明によって許容されるゲート領域の増大と同じ比率で現状の技術と比較して、各基本検出器の読み取り電流を増大できることである。特に基本検出器がボロメータ又はマイクロボロメータ型のものである場合、読み取り電流の増大に比例して、マイクロボロメータの抵抗の増幅の知覚可能な変化を有することが可能である。従って、基本検出器によって伝えられる信号が増幅可能である。これによっても、本発明による電磁放射検出デバイスの信号対ノイズ比を改善することができる。この利点は、特に小さな主領域で25μm以下の間隔の基本検出器が、小さな入射電磁放射キャプチャ領域のせいで、伝えられる信号の可能な全ての増幅を必要とする場合に顕著になる。整合トランジスタを設計するのにより大きな領域を用いることによって提供される他の利点は、整合トランジスタのゲートの長さL及び幅Wを独立的に調節できる点である。これによって、整合トランジスタのより大きな相互コンダクタンスを得ることができて、関係式1によって決められるより大きな注入効率を得ることができる。この効果と、読み取り電流の増大によって提供される上述の利点相互コンダクタンスの増大にも寄与するとを加えると、これら二つの効果が組み合わさって、伝えられる信号の復元が改善されて、電磁放射検出デバイスの信号対ノイズ比が改善される。また、本発明によって提供される増大した相互コンダクタンスを用いて、低いダイナミックインピーダンスを有する基本検出器の直接注入結合を得ることができる。例えば、これは、低電気抵抗のボロメータ又はマイクロボロメータに関するものであり得る。これは、特に低電圧によって電力供給されるトランジスタ技術を用いることが望まれる場合に必要とされ、例えば、フォトリソグラフィ解像度に関して最先端のCMOS技術の場合である。読み取り電流及び信号対ノイズ比を増大させることによって、ノイズによって覆われてしまうような抵抗に対する固有の影響が小さい基本検出器を使用することができる。また、より大きなゲート領域を有するトランジスタの使用は、より均一な特性、特に電磁放射検出デバイスのスケールにおいてより均一な閾値電圧も提供し、マトリクスの画素に発生する固定空間ノイズを減じる。実際、略2μmのゲート長さL以下において、閾値電圧の分散が、整合トランジスタによる固定空間ノイズの顕著な増大を誘起することが分かっている。実際に所定の分極を得るためには、整合トランジスタの幅Wを増大させることが必要であるが、これには、整合トランジスタの長さLを増大させることも必要とされる。これは現状の技術では難しいものであるが、本発明に使用によって可能とされるものである。また、本発明は、複数の基本検出器に共通のより大きなゲート領域を有する直接注入整合トランジスタを形成することが、電磁放射検出デバイスの全ての基本検出器に対する均一な電気結合の利点を得つつ可能であることを教示する。この均一性の特性は、特に基本検出器と各整合トランジスタのソース電極との間に位置する相互接続部の抵抗に関係する。この抵抗は、電磁放射検出デバイスの各画素に異なった影響を与える固定空間ノイズに関して特に重要であることが知られている。本発明はまた、大きなゲート領域を有する整合トランジスタの使用による時間ノイズの減少、及び大きなゲート領域を有する整合トランジスタと、略等しい相互接続部の抵抗による均一な結合との組み合わせによる画素中の空間ノイズの減少の両方を有するイメージセンサ又は撮像装置を製造することの解決策も提供する。現状の技術の特定の実施形態と比較しての本発明の他の利点は、マトリクス内で互いに近接して配置されていてマトリクスの異なる行及び列に属し得る基本検出器のサブアセンブリに共通の大きなゲート領域を有するインピーダンス整合トランジスタを有することができる点である。この構成は、マトリクスの異なる列又は異なる行を特徴付けてしまうことを防止し、電磁放射検出デバイスによって生成される全ての像の質及び開発に対して特に有害である列又は行成分に対する空間ノイズの発現を防止する。実際、信号キャプチャ及び整形回路を所定の列の全ての基本検出器に接続しないように基本検出器のサブアセンブリを形成することができる。"