"直交位相変調された光信号を受信する光受信器において、再生された電気信号からクロック抽出しデータ識別再生を行う2つ以上の独立なCDR回路と、それぞれのCDR回路出力を同期化する同期回路と、ビットシフト回路と、レーンスワップと極性反転機能を有するパターンチェンジ回路と、2つ以上のデータ列を多重化する多重化回路と、多重化されたデータのデータ確認を行う確認回路と、そのデータ確認結果により、先の前記ビットシフト回路及び前記パターンチェンジ回路を制御して、正しい再生データの正しい組み合わせを検出し、信号導通を確立する機能を有する光受信回路と、を含み、ビットシフト回路及びパターンチェンジ回路については、重複する組み合わせの確認を行わないことを特徴とする、光受信器。請求項1に記載の光受信器において、前記ビットシフト回路を前記パターンチェンジ回路の前段に設け、確認を行わない組み合わせを、奇数ビットシフト又は偶数ビットシフトとする光受信器。請求項1に記載の光受信器において、前記CDR回路の各々には、直交位相変調された光信号から再生された2つ以上の電気信号の各々が入力され、前記同期回路には、前記CDR回路の各々から出力される2つ以上のデータ列が入力され、データ列のビットシフトを行う前記ビットシフト回路及び前記パターンチェンジ回路を含む回路に、前記同期回路から出力される2つ以上のデータ列が入力され、前記多重化回路は、前記ビットシフト回路及び前記パターンチェンジ回路を含む前記回路を介して出力される2つ以上のデータ列を多重化し、前記光受信回路は、データ確認の結果が所定結果になるまで、前記ビットシフト回路及び前記パターンチェンジ回路の制御内容を繰り返し変更することによって、正しい再生データの正しい組み合わせを検出して信号導通を確立し、前記光受信回路は、第1の制御内容で前記ビットシフト回路及び前記パターンチェンジ回路の制御を行った場合における多重化後のデータと、第2の制御内容で前記ビットシフト回路及び前記パターンチェンジ回路の制御を行った場合における多重化後のデータと、が同じになる場合に、前記第1の制御内容と前記第2の制御内容のうちの一方の制御内容での前記ビットシフト回路及び前記パターンチェンジ回路の制御を行わないこと、を特徴とする光受信器。請求項2に記載の光受信器において、2つの前記CDR回路が備えられ、前記CDR回路の各々には、直交位相変調された光信号から再生された2つの電気信号の各々が入力され、前記同期回路には、前記CDR回路の各々から出力される2つのデータ列が入力され、前記CDR回路の各々から出力される2つのデータ列のうちの一方のデータ列のビットシフトを行う前記ビットシフト回路及び前記パターンチェンジ回路を含む回路に、前記同期回路から出力された2つのデータ列が入力され、前記多重化回路は、前記ビットシフト回路及び前記パターンチェンジ回路を含む前記回路を介して出力される2つのデータ列を多重化し、前記光受信回路は、データ確認の結果が所定結果になるまで、前記ビットシフト回路及び前記パターンチェンジ回路の制御内容を繰り返し変更することによって、正しい再生データの正しい組み合わせを検出して信号導通を確立し、前記光受信回路は、前記ビットシフト回路を制御して前記一方のデータ列のビットシフトを行う際のビットシフト量を偶数ビット又は奇数ビットとすること、を特徴とする光受信器。上記直交性とパターンマッチングのうち、後者を確立するためには、2レーンのデータ列を多重化して1つのデータ列に戻した後、そのデータ列の内容が正しいかどうかを判定する必要がある。ここで、2つのレーンのデータ列のタイミングを合わせて多重化するには、復調器によって再生された2つの電気信号を、CDRClockDataRecoveryを使ってクロックの抽出と識別再生を行った後、同期化と多重化を行う必要がある。このとき、2つの電気信号はもともとひとつの入力信号から生成されたものなので、両者のデータレートは一致しているが、両者の位相は変復調器や伝送路で生じる擾乱により、スキュー及びその変動を生じる。これらの位相変動による伝送特性への影響を低減するためには、2つの電気信号を、一旦それぞれ独立に動作するCDRによってクロック抽出と識別再生をおこなった後、どちらか一方のクロックにより同期化と多重化を行う必要がある。ここで、上記の2つの電気信号間のスキュー変動や2つのCDRのクロック再生回路の位相変動は、同期化回路で吸収可能だが、その場合には、同期を固定した時点の電気信号間のスキュー及び2つのCDRの再生クロック間のスキューが、同期化された2レーン間に一定のビットズレを発生させ、多重化した後の出力データの並びに影響を与えるため、前述の極性反転とレーンスワップとあわせて、多重化されたデータ列の内容を監視しながら、データレーン間のBitシフト、レーンスワップ、極性反転を行い、正しいデータ列が再生される組み合わせを実現するパターンマッチング設定が必要となる。ビットズレ量は、変調器の性能及び復調器の性能や2つのCDRの構成によって決まり、またそれらのばらつきや動作環境の変動によっても変化するため、条件によっては、確認しなければならない組み合わせが増加する。さらに、2つのCDRで再生されたそれぞれのデータ列をさらに並列化した後、同期化とパターンマッチングを行う構成の受信回路においては、並列化にともなうビットズレも発生する場合があり、パターンマッチング時に確認しなければならない組み合わせはさらに増大する。このように、2つ以上の独立のCDRによって再生されたデータ列を多重化し、それによってクロック再生信号導通を高速に確立するためには、正しいデータ列を再生できるパターンマッチングを確認する組み合わせを減らすことが、重要な課題となる。本発明の目的は、直交位相変調された光信号から再生された2つ以上のデータ列を多重化して信号導通を確立する場合において、信号導通を高速に確立できるようにすることである。上記の課題を解決するためには、パターンマッチングを確認する際のBitシフト、レーンスワップ、極性反転の組み合わせについて、多重化されたデータ列の並びと極性に対して同一の効果を与える組み合わせを省き、多重化されたデータ列が正しく再生されるかどうかを監視する必要がある。そこで、上記課題を解決するために、本発明に係る光受信器は、直交位相変調された光信号を受信する光受信器において、再生された電気信号からクロック抽出しデータ識別再生を行う2つ以上の独立なCDR回路と、それぞれのCDR回路出力を同期化する同期回路と、ビットシフト回路と、レーンスワップと極性反転機能を有するパターンチェンジ回路と、2つ以上のデータ列を多重化する多重化回路と、多重化されたデータのデータ確認を行う確認回路と、そのデータ確認結果により、先の前記ビットシフト回路及び前記パターンチェンジ回路を制御して、正しい再生データの正しい組み合わせを検出し、信号導通を確立する機能を有する光受信回路と、を含み、ビットシフト回路及びパターンチェンジ回路については、重複する組み合わせの確認を行わないことを特徴とする。例えば、前記CDR回路の各々には、直交位相変調された光信号から再生された2つ以上の電気信号の各々が入力され、前記同期回路には、前記CDR回路の各々から出力される2つ以上のデータ列が入力され、データ列のビットシフトを行う前記ビットシフト回路及び前記パターンチェンジ回路を含む回路に、前記同期回路から出力される2つ以上のデータ列が入力され、前記多重化回路は、前記ビットシフト回路及び前記パターンチェンジ回路を含む前記回路を介して出力される2つ以上のデータ列を多重化し、前記光受信回路は、データ確認の結果が所定結果になるまで、前記ビットシフト回路及び前記パターンチェンジ回路の制御内容を繰り返し変更することによって、正しい再生データの正しい組み合わせを検出して信号導通を確立する。具体的には、前記光受信回路は、第1の制御内容で前記ビットシフト回路及び前記パターンチェンジ回路の制御を行った場合における多重化後のデータと、第2の制御内容で前記ビットシフト回路及び前記パターンチェンジ回路の制御を行った場合における多重化後のデータと、が同じになる場合に、前記第1の制御内容と前記第2の制御内容のうちの一方の制御内容での前記ビットシフト回路及び前記パターンチェンジ回路の制御を行わないようにする。また、本発明の一態様では、前記ビットシフト回路を前記パターンチェンジ回路の前段に設け、確認を行わない組み合わせを、奇数ビットシフト又は偶数ビットシフトとしてもよい。例えば、2つの前記CDR回路が備えられ、前記CDR回路の各々には、直交位相変調された光信号から再生された2つの電気信号の各々が入力され、前記同期回路には、前記CDR回路の各々から出力される2つのデータ列が入力され、前記CDR回路の各々から出力される2つのデータ列のうちの一方のデータ列のビットシフトを行う前記ビットシフト回路及び前記パターンチェンジ回路を含む回路に、前記同期回路から出力された2つのデータ列が入力され、前記多重化回路は、前記ビットシフト回路及び前記パターンチェンジ回路を含む前記回路を介して出力される2つのデータ列を多重化し、前記光受信回路は、前記ビットシフト回路を制御して前記一方のデータ列のビットシフトを行う際のビットシフト量を偶数ビット又は奇数ビットとして、データ確認の結果が所定結果になるまで前記ビットシフト回路及び前記パターンチェンジ回路の制御内容を繰り返し変更することによって、正しい再生データの正しい組み合わせを検出して信号導通を確立する。本発明によれば、直交位相変調された光信号から、例えばDLIとDualBalancedResceiverと、2つ以上の独立に動作するCDRを使って再生された2つ以上のデータ列を多重化して元の1つのデータ列に再生する際に必要となるパターンマッチチングの組み合わせを減らし、信号導通を高速に確立することが可能である。同一の効果を与える組み合わせは信号変調方式により決まる。Bitシフト、レーンスワップ、極性反転の順序によっても同一となる組み合わせは変化するが、パターンマッチングを確認する最大Bitシフトの範囲に対しては、重複し確認が不要となる組み合わせの数は同一となる。また、上記で述べたRZ―DQPSK変調方式に限らず、QPSK等の直交位相変調を用いた変調方式の光通信において、独立に動作する2つ以上のCDRを使って電気信号を再生する光受信器において、同様の効果がある。以下、本発明の実施形態について、図面を参照しながら説明する。以下ではRZ-DQPSK方式を用いた実施例を説明する。図1は、本発明の実施形態の構成例の一例を示す図であり、本発明の実施形態の係る光受信器3の構成を示すブロック図である。光送信器側1では入力信号10を変調器11によって、RZ-DQPSK光信号に変換し、伝送路2を通して光受信器3の復調器30に入力される。すなわち、RZ-DQPSK変調器である変調器11は、RZ-DQPSK変調を行うことにより入力信号10をRZ-DQPSK光信号に変換し、RZ-DQPSK光信号を伝送路2を介して復調器30に入力する。復調器30では、RZ-DQPSK光信号が直交位相復調されて、2つのレーンの電気信号に変換される。すなわち、復調器30では、Iレーン33の電気信号と、Qレーン34の電気信号と、に変換される。Iレーン33及びQレーン34の2つ電気信号はそれぞれ独立に動作する2つのクロックデータリカバリ回路31,32以下、CDR31、32と記載するに入力され、2つのデータ列に再生される。同期化回路35によってスキューが吸収され、2つのデータ列は同期した2つの並列データ列後述するIデータ列及びQデータ列となり、その後ビットシフト回路36、及びパターンチェンジ回路37極性反転、レーンスワップを通して、MUX回路38によりひとつのデータ列39に復元される。ビットシフト回路36は、後述するビットシフトパターンチェンジ制御回路41の指示に従って、少なくとも1つの並列データ列をビットシフトする。本実施形態の場合、ビットシフト回路36は、Qレーンの並列データ列をビットシフトする。また、パターンチェンジ回路37は、ビットシフトパターンチェンジ制御回路41の指示に従って、少なくとも一方の並列データ列を極性反転したり、レーンスワップを行ったりする。復元されたデータ列39が、もともとの送信側への入力信号10に正しく復元されるよう、信号チェック回路40によって監視され、ビットシフトとパターンチェンジの誤った組み合わせで、再生されている場合は、ビットシフトパターンチェンジ制御回路41をとおして、ビットシフトとパターンチェンジをコントロールして別の組み合わせに変更し、再生データの確認を行う。最終的に再生データ出力が、入力信号データを正しく再生するまでこのパターンチェンジを繰り返す。すなわち、信号チェック回路40は、復元されたデータ列39が入力信号10に復元されるよう復元されたデータ列39のデータ確認を繰り返し行う。そして、ビットシフトパターンチェンジ制御回路41は、肯定的なデータ確認結果が得られるまで、ビットシフトの内容及びパターンチェンジの内容を繰り返し変更する。すなわち、ビットシフトパターンチェンジ制御回路41は、信号導通が確立されるまで、ビットシフト回路36及びパターンチェンジ回路37の制御内容を繰り返し変更する。このとき、ビットシフトパターンチェンジ制御回路41は、MUX回路38によって多重化された後のデータ列の並びと極性に対して同一の効果を与える組み合わせを省いて、ビットシフトとパターンチェンジの組み合わせを与える。すなわち、ビットシフトパターンチェンジ制御回路41は、復元されたデータ列39のデータ配列がある一のデータ配列となるようなビットシフト回路36及びパターンチェンジ回路37の制御内容が複数通りある場合は、複数通りある制御内容のうちの一の制御内容のみを用いる。言い換えれば、ビットシフトパターンチェンジ制御回路41は、ある制御内容でビットシフト回路36及びパターンチェンジ回路37を制御した場合におけるデータ列39と、他の制御内容でビットシフト回路36及びパターンチェンジ回路37を制御した場合におけるデータ列39と、が同じになる場合、一方の制御内容でのビットシフト回路36及びパターンチェンジ回路37の制御を行わない。こうすることにより、正しいデータ列に再生する組み合わせを早く見つけることができ、信号の導通を高速に確立することが可能となる。尚、本図はデータパターンの確認はMUX回路38の後に実施しているが、MUX回路38による多重化をおこなわなくても2つのデータ列の多重化後相当のパターン確認でも充分である。正しいデータ列に再生する組み合わせを見つけるために必要なビットシフトの最大値は、変調方式、復調方式、変調器、復調器、及びCDRで発生するスキュー量等により決まるが、本図に示す2つの独立なCDR31,32を用いた場合、±2ビット程度となる。その場合のビットシフト、パターンチェンジによるIデータ列及びQデータ列図2参照の変化を示したものが図3A~図3Dであり、本図を使って、同一パターンと、パターンチェックの方法を説明する。本図のパターンの数字は、入力データ列の並びを示す。また数字の後のinvはデータ極性の反転を示す。図3AA1は、Qデータ列を-2ビットシフトしたときのQデータ列とIデータ列とを示し、図3AA2は、Qデータ列を-2ビットシフトした後、Iデータ列の極性を反転させたときのQデータ列とIデータ列とを示し、図3AA3は、Qデータ列を-2ビットシフトした後、Qデータ列の極性を反転させたときのQデータ列とIデータ列とを示し、図3AA4は、Qデータ列を-2ビットシフトした後、両データ列の極性を反転させたときのQデータ列とIデータ列とを示している。また、図3Aa1は、図3AA1に示す場合においてさらにレーンスワップを行ったときのQデータ列とIデータ列とを示し、図3Aa2は、図3AA2に示す場合においてさらにレーンスワップを行ったときのQデータ列とIデータ列とを示し、図3Aa3は、図3AA3に示す場合においてさらにレーンスワップを行ったときのQデータ列とIデータ列とを示し、図3Aa4は、図3AA4に示す場合においてさらにレーンスワップを行ったときのQデータ列とIデータ列とを示している。また、図3AB1及び図3BB1は、Qデータ列を-1ビットシフトしたときのQデータ列とIデータ列とを示し、図3AB2及び図3BB2は、Qデータ列を-1ビットシフトした後、Iデータ列の極性を反転させたときのQデータ列とIデータ列とを示し、図3AB3及び図3BB3は、Qデータ列を-1ビットシフトした後、Qデータ列の極性を反転させたときのQデータ列とIデータ列とを示し、図3AB4及び図3BB4は、Qデータ列を-1ビットシフトした後、両データ列の極性を反転させたときのQデータ列とIデータ列とを示している。また、図3Ab1及び図3Bb1は、図3AB1及び図3BB1に示す場合においてさらにレーンスワップを行ったときのQデータ列とIデータ列とを示し、図3Ab2及び図3Bb2は、図3AB2及び図3BB2に示す場合においてさらにレーンスワップを行ったときのQデータ列とIデータ列とを示し、図3Ab3及び図3Bb3は、図3AB3及び図3BB3に示す場合においてさらにレーンスワップを行ったときのQデータ列とIデータ列とを示し、図3Ab4及び図3Bb4は、図3AB4及び図3BB4に示す場合においてさらにレーンスワップを行ったときのQデータ列とIデータ列とを示している。また、図3BC1及び図3CC1は、Qデータ列を0ビットシフトしたときのQデータ列とIデータ列とを示し、図3BC2及び図3CC2は、Iデータ列の極性を反転させたときのQデータ列とIデータ列とを示し、図3BC3及び図3CC3は、Qデータ列の極性を反転させたときのQデータ列とIデータ列とを示し、図3BC4及び図3CC4は、両データ列の極性を反転させたときのQデータ列とIデータ列とを示している。また、図3Bc1及び図3Cc1は、図3BC1及び図3CC1に示す場合においてさらにレーンスワップを行ったときのQデータ列とIデータ列とを示し、図3Bc2及び図3Cc2は、図3BC2及び図3CC2に示す場合においてさらにレーンスワップを行ったときのQデータ列とIデータ列とを示し、図3Bc3及び図3Cc3は、図3Bc3及び図3Cc3に示す場合においてさらにレーンスワップを行ったときのQデータ列とIデータ列とを示し、図3Bc4及び図3Cc4は、図3BC4及び図3CC4に示す場合においてさらにレーンスワップを行ったときのQデータ列とIデータ列とを示している。また、図3CD1及び図3DD1は、Qデータ列を1ビットシフトしたときのQデータ列とIデータ列とを示し、図3CD2及び図3DD2は、Qデータ列を1ビットシフトした後、Iデータ列の極性を反転させたときのQデータ列とIデータ列とを示し、図3CD3及び図3DD3は、Qデータ列を1ビットシフトした後、Qデータ列の極性を反転させたときのQデータ列とIデータ列とを示し、図3CD4及び図3DD4は、Qデータ列を1ビットシフトした後、両データ列の極性を反転させたときのQデータ列とIデータ列とを示している。また、図3Cd1及び図3Dd1は、図3CD1及び図3DD1に示す場合においてさらにレーンスワップを行ったときのQデータ列とIデータ列とを示し、図3Cd2及び図3Dd2は、図3CD2及び図3DD2に示す場合においてさらにレーンスワップを行ったときのQデータ列とIデータ列とを示し、図3Cd3及び図3Dd3は、図3CD3及び図3DD3に示す場合においてさらにレーンスワップを行ったときのQデータ列とIデータ列とを示し、図3Cd4及び図3Dd4は、図3CD4及び図3DD4に示す場合においてさらにレーンスワップを行ったときのQデータ列とIデータ列とを示している。図3DE1は、Qデータ列を2ビットシフトしたときのQデータ列とIデータ列とを示し、図3DE2は、Qデータ列を-2ビットシフトした後、Iデータ列の極性を反転させたときのQデータ列とIデータ列とを示し、図3DE3は、Qデータ列を-2ビットシフトした後、Qデータ列の極性を反転させたときのQデータ列とIデータ列とを示し、図3DE4は、Qデータ列を-2ビットシフトした後、両データ列の極性を反転させたときのQデータ列とIデータ列とを示している。また、図3De1は、図3DE1に示す場合においてさらにレーンスワップを行ったときのQデータ列とIデータ列とを示し、図3De2は、図3DE2に示す場合においてさらにレーンスワップを行ったときのQデータ列とIデータ列とを示し、図3De3は、図3DE3に示す場合においてさらにレーンスワップを行ったときのQデータ列とIデータ列とを示し、図3De4は、図3DE4に示す場合においてさらにレーンスワップを行ったときのQデータ列とIデータ列とを示している。図3A~図3Eは、ビットシフト、極性反転、レーンスワップの順にパターンチェンジを行う場合をあらわしているが、図から明らかなように、レーンスワップは、Qレーンを1ビットシフトさせた場合のデータ列と同一になる。したがって、±1ビットシフトした場合のデータパターンは、シフトなし及び、±2ビットシフトした場合のデータと重複しており、パターンチェックを省くことができる。または、逆にレーンスワップを省略して、0、±1、±2ビットのビットシフトを行うことでも、同様にパターンチェックを省略し、データ列を正しく再生できるビットシフトとパターンチェンジの組み合わせを高速に確認できる。例えば、図3AA2の場合でも図3Ab2の場合でも、Iデータ列とQデータ列とを多重化すると、データ配列は4、1inv、6、3inv、8、5inv、10、7invとなる。そのため、Qデータ列を-2ビットシフトさせ且つIデータ列の極性を反転するという制御内容でビットシフト回路36及びパターンチェンジ回路37の制御を行った場合と、Qデータ列を-1ビットシフトさせ且つIデータ列の極性を反転し且つレーンスワップを行うという制御内容でビットシフト回路36及びパターンチェンジ回路37の制御を行った場合と、で多重化後のデータ列が同じになるので、ビットシフトパターンチェンジ制御回路41は、一方の制御内容でのみビットシフト回路36及びパターンチェンジ回路37の制御を行う。本実施形態の場合、ビットシフト量が偶数ビットとなるようビットシフトパターンチェンジ制御回路41がビットシフトを行うようになっているため、ビットシフトパターンチェンジ制御回路41は、Qデータ列を-2ビットシフトさせ且つIデータ列の極性を反転するという制御内容でのビットシフト回路36及びパターンチェンジ回路37の制御は行うが、Qデータ列を-1ビットシフトさせ且つIデータ列の極性を反転し且つレーンスワップを行うという制御内容でのビットシフト回路36及びパターンチェンジ回路37の制御は行わない。なお、ビットシフトパターンチェンジ制御回路41は、ビットシフト量が偶数ビットではなく奇数ビットとなるようビットシフトを行ってもよい。また、例えば、図3BB2の場合でも図3Bc2の場合でも、Iデータ列とQデータ列とを多重化すると、データ配列は2、1inv、4、3inv、6、5inv、8、7inv、10、9invとなる。そのため、ビットシフトパターンチェンジ制御回路41は、Iデータ列の極性を反転し且つレーンスワップを行うという制御内容でのビットシフト回路36及びパターンチェンジ回路37の制御は行うが、Qデータ列を-1ビットシフトさせ且つIデータ列の極性を反転するという制御内容でのビットシフト回路36及びパターンチェンジ回路37の制御は行わない。また、例えば、図3CC2の場合でも図3Cd2の場合でも、Iデータ列とQデータ列とを多重化すると、データ配列は1inv、2、3inv、4、5inv、6、7inv、8、9inv、10となる。そのため、ビットシフトパターンチェンジ制御回路41は、Iデータ列の極性を反転するという制御内容でのビットシフト回路36及びパターンチェンジ回路37の制御は行うが、Qデータ列を1ビットシフトさせ且つIデータ列の極性を反転し且つレーンスワップを行うという制御内容でのビットシフト回路36及びパターンチェンジ回路37の制御は行わない。また、例えば、図3DD2の場合でも図3De2の場合でも、Iデータ列とQデータ列とを多重化すると、データ配列は3inv、2、5inv、4、7inv、6、9inv、8となる。そのため、ビットシフトパターンチェンジ制御回路41は、Qデータ列を2ビットシフトさせ且つIデータ列の極性を反転し且つレーンスワップを行うという制御内容でのビットシフト回路36及びパターンチェンジ回路37の制御は行うが、Qデータ列を1ビットシフトし且つIデータ列の極性を反転するという制御内容でのビットシフト回路36及びパターンチェンジ回路37の制御は行わない。以上図1、図2、及び図3A~図3Dでは、Bitシフト、極性反転、レーンスワップの順にパターンチェンジを行う場合のチェック方法を示したが、この順番を変更した場合、重複する制御内容の組み合わせは変化するが、その数は同一となる。図4A~図4Eに極性反転、レーンスワップ、Bitシフトの順にパターンチェンジをおこなった場合のI、Qレーンの2つのデータ列の並び及び極性を、図3A~図3Dと同じく示したものである。図4Aa1は、レーンスワップを行った後、Qデータ列を-2ビットシフトしたときのIデータ列とQデータ列とを示し、図4Aa2は、レーンスワップを行った後、Qデータ列の極性を反転させ、Qデータ列を-2ビットシフトしたときのIデータ列とQデータ列とを示し、図4Aa3は、レーンスワップを行った後、Iデータ列の極性を反転させ、Qデータ列を-2ビットシフトしたときのIデータ列とQデータ列とを示し、図4Aa4は、レーンスワップを行った後、両データ列の極性を反転させ、Qデータ列を-2ビットシフトしたときのIデータ列とQデータ列とを示している。また、図4AA1は、Qデータ列を-2ビットシフトしたときのIデータ列とQデータ列とを示し、図4AA2は、Qデータ列の極性を反転させた後、Qデータ列を-2ビットシフトしたときのIデータ列とQデータ列とを示し、図4AA3は、Iデータ列の極性を反転させた後、Qデータ列を-2ビットシフトしたときのIデータ列とQデータ列とを示し、図4AA4は、両データ列の極性を反転させた後、Qデータ列を-2ビットシフトしたときのIデータ列とQデータ列とを示している。また、図4Bb1は、レーンスワップを行った後、Qデータ列を-1ビットシフトしたときのIデータ列とQデータ列とを示し、図4Bb2は、レーンスワップを行った後、Qデータ列の極性を反転させ、Qデータ列を-1ビットシフトしたときのIデータ列とQデータ列とを示し、図4Bb3は、レーンスワップを行った後、Iデータ列の極性を反転させ、Qデータ列を-1ビットシフトしたときのIデータ列とQデータ列とを示し、図4Bb4は、レーンスワップを行った後、両データ列の極性を反転させ、Qデータ列を-1ビットシフトしたときのIデータ列とQデータ列とを示している。また、図4BB1は、Qデータ列を-1ビットシフトしたときのIデータ列とQデータ列とを示し、図4BB2は、Qデータ列の極性を反転させた後、Qデータ列を-1ビットシフトしたときのIデータ列とQデータ列とを示し、図4BB3は、Iデータ列の極性を反転させた後、Qデータ列を-1ビットシフトしたときのIデータ列とQデータ列とを示し、図4BB4は、両データ列の極性を反転させた後、Qデータ列を-1ビットシフトしたときのIデータ列とQデータ列とを示している。また、図4Cc1は、レーンスワップを行ったときのIデータ列とQデータ列とを示し、図4Cc2は、レーンスワップを行った後、Qデータ列の極性を反転させたときのIデータ列とQデータ列とを示し、図4Cc3は、レーンスワップを行った後、Iデータ列の極性を反転させたときのIデータ列とQデータ列とを示し、図4Cc4は、レーンスワップを行った後、両データ列の極性を反転させたときのIデータ列とQデータ列とを示している。また、図4CC1は、Qデータ列を0ビットシフトしたときのIデータ列とQデータ列とを示し、図4CC2は、Qデータ列の極性を反転させたときのIデータ列とQデータ列とを示し、図4CC3は、Iデータ列の極性を反転させたときのIデータ列とQデータ列とを示し、図4CC4は、両データ列の極性を反転させたときのIデータ列とQデータ列とを示している。また、図4Dd1は、レーンスワップを行った後、Qデータ列を1ビットシフトしたときのIデータ列とQデータ列とを示し、図4Dd2は、レーンスワップを行った後、Qデータ列の極性を反転させ、Qデータ列を1ビットシフトしたときのIデータ列とQデータ列とを示し、図4Dd3は、レーンスワップを行った後、Iデータ列の極性を反転させ、Qデータ列を1ビットシフトしたときのIデータ列とQデータ列とを示し、図4Dd4は、レーンスワップを行った後、両データ列の極性を反転させ、Qデータ列を1ビットシフトしたときのIデータ列とQデータ列とを示している。また、図4DD1は、Qデータ列を1ビットシフトしたときのIデータ列とQデータ列とを示し、図4DD2は、Qデータ列の極性を反転させた後、Qデータ列を1ビットシフトしたときのIデータ列とQデータ列とを示し、図4DD3は、Iデータ列の極性を反転させた後、Qデータ列を1ビットシフトしたときのIデータ列とQデータ列とを示し、図4DD4は、両データ列の極性を反転させた後、Qデータ列を1ビットシフトしたときのIデータ列とQデータ列とを示している。また、図4Ee1は、レーンスワップを行った後、Qデータ列を2ビットシフトしたときのIデータ列とQデータ列とを示し、図4Ee2は、レーンスワップを行った後、Qデータ列の極性を反転させ、Qデータ列を2ビットシフトしたときのIデータ列とQデータ列とを示し、図4Ee3は、レーンスワップを行った後、Iデータ列の極性を反転させ、Qデータ列を2ビットシフトしたときのIデータ列とQデータ列とを示し、図4Ee4は、レーンスワップを行った後、両データ列の極性を反転させ、Qデータ列を2ビットシフトしたときのIデータ列とQデータ列とを示している。また、図4EE1は、Qデータ列を2ビットシフトしたときのIデータ列とQデータ列とを示し、図4EE2は、Qデータ列の極性を反転させた後、Qデータ列を2ビットシフトしたときのIデータ列とQデータ列とを示し、図4EE3は、Iデータ列の極性を反転させた後、Qデータ列を2ビットシフトしたときのIデータ列とQデータ列とを示し、図4EE4は、両データ列の極性を反転させた後、Qデータ列を2ビットシフトしたときのIデータ列とQデータ列とを示している。この場合は、-側のBitシフトは、Bitシフトなしおよび側のBitシフトに重複するパターン制御内容が存在する。すなわち、Iデータ列とQデータ列とを多重化したときに得られるデータ列が、図4AA1の場合は図4Dd1の場合と、図4AA2の場合は図4Dd2の場合と、図4AA3の場合は図4Dd3の場合と、図4AA4の場合は図4Dd4の場合と、図4Aa1の場合は図4DD1の場合と、図4Aa2の場合は図4DD2の場合と、図4Aa3の場合は図4DD3の場合と、図4Aa4の場合は図4DD4の場合と、同一となる。また、Iデータ列とQデータ列とを多重化したときに得られるデータ列が、図4BB1の場合は図4Cc1の場合と、図4BB2の場合は図4Cc2の場合と、図4BB3の場合は図4Cc3の場合と、図4BB4の場合は図4Cc4の場合と、図4Bb1の場合は図4CC1の場合と、図4Bb2の場合は図4CC2の場合と、図4Bb3の場合は図4CC3の場合と、図4Bb4の場合は図4CC4の場合と、同一となる。そのため、-側のBitシフト側のBitシフトの確認は不要となる。この場合も、あるビットシフト値までの確認をする場合の省略できるパターン制御内容の組み合わせ数は同一である。なお、本発明の実施形態は上記実施形態だけに限らない。例えば、本発明は、2つのCDR回路を備えた光受信器において信号導通を確立する場合だけでなく、2つ以上のCDR回路を備えた光受信器において信号導通を確立する場合にも適用可能である。すなわち、本発明は、2つのCDR回路により再生された2つのデータ列を多重化することによって信号導通を確立する場合だけでなく、2つ以上のCDRO回路により再生された2つ以上のデータ列を多重化することによって信号導通を確立する場合にも適用可能である。"