各々1つの不良セルのローアドレス及びカラムアドレスを保存する複数の親メモリと、自己が対応する前記親メモリに保存された前記ローアドレスと同一のローアドレスを有する不良セルのカラムアドレス、または、自己が対応する前記親メモリに保存された前記カラムアドレスと同一のカラムアドレスを有する不良セルのローアドレスを各々保存する複数の子メモリとを備え、複数の前記親メモリの各々が、自己に保存された不良セルのリペアのためにローリペアが必ず必要であるか否かに関する情報、およびカラムリペアが必ず必要であるか否かに関する情報を保存することを特徴とする不良情報保存装置。複数の前記親メモリの各々が、自己に保存された前記ローアドレスと同一のローアドレスを有する不良セルの数がリダンダンシカラムの数を超える場合、ローリペアが必ず必要であるという情報を保存することを特徴とする請求項1に記載の不良情報保存装置。複数の前記親メモリの各々が、自己に保存された前記カラムアドレスと同一のカラムアドレスを有する不良セルの数がリダンダンシローの数を超える場合、カラムリペアが必ず必要であるという情報を保存することを特徴とする請求項1に記載の不良情報保存装置。複数の前記親メモリおよび複数の前記子メモリの各々が、自己が保存しているアドレスが有効であるか否かを表す情報を保存することを特徴とする請求項1に記載の不良情報保存装置。複数の親メモリおよび複数の子メモリを備え、それぞれの前記親メモリが、カラムアドレス、ローアドレス、前記カラムアドレスに関するカラムマストリペアフラグ、および前記ローアドレスに関するローマストリペアフラグを保存し、それぞれの前記子メモリが、アドレス、前記アドレスがローアドレスか又はカラムアドレスかを表すアドレス情報、および前記子メモリの対応する前記親メモリを表すポインタ情報を保存することを特徴とする不良情報保存装置。各々の前記親メモリが、自己に保存された値が有効であるか否かを表す親有効情報をさらに保存して、各々の前記子メモリが、自己に保存された値が有効であるか否かを表す子有効情報をさらに保存することを特徴とする請求項5に記載の不良情報保存装置。前記カラムマストリペアフラグが、自己と同一の親メモリに保存されたカラムアドレスと同一のカラムアドレスを有する不良セルの数がリダンダンシローの数を超える場合、活性化されることを特徴とする請求項5に記載の不良情報保存装置。前記ローマストリペアフラグが、自己と同一の親メモリに保存されたローアドレスと同一のローアドレスを有する不良セルの数がリダンダンシカラムの数を超える場合、活性化されることを特徴とする請求項7に記載の不良情報保存装置。不良セルの発見時に、発見された前記不良セルのローアドレスが複数の前記親メモリに保存されておらず、かつ、発見された前記不良セルのカラムアドレスが複数の前記親メモリに保存されていない場合、前記不良セルの情報が、複数の前記親メモリのうちの1つに保存され、不良セルの発見時に、発見された前記不良セルのローアドレスが複数の前記親メモリのうち、何れか1つ以下Aに保存されている場合、前記不良セルの情報が、前記親メモリAに対応する子メモリに保存され、不良セルの発見時に、発見された前記不良セルのカラムアドレスが複数の前記親メモリのうち、何れか1つ以下Bに保存されている場合、前記不良セルの情報が、前記親メモリBに対応する子メモリに保存されることを特徴とする請求項5に記載の不良情報保存装置。複数の前記親メモリの数が、リダンダンシローリダンダンシカラムであり、複数の前記子メモリの数が、{リダンダンシローリダンダンシカラム-1リダンダンシカラムリダンダンシロー-1}であることを特徴とする請求項5に記載の不良情報保存装置。複数の親メモリ及び複数の子メモリを有する不良情報保存装置に不良情報を保存する方法であって、発見された不良セルがすでにマストリペアに分類されたローまたはカラムに属する場合、前記不良セルを無視するステップと、発見された前記不良セルによって新たにマストリペアに分類されなければならないローまたはカラムが発生する場合、前記ローまたはカラムを保存している親メモリに、前記ローまたはカラムがマストリペアに分類されたマスト情報を保存するステップと、発見された前記不良セルに対する前記無視するステップと前記マスト情報を保存するステップが行われなかった場合に、発見された前記不良セルの情報を複数の前記親メモリのうちの1つまたは複数の前記子メモリのうちの1つに保存するステップと、を含むことを特徴とする不良情報保存方法。前記マスト情報を保存するステップが、発見された前記不良セルのローと同一のローに属する不良セルの数がリダンダンシカラムの数を超える場合、発見された前記不良セルのローを保存している親メモリのローマストリペアフラグを活性化させるステップと、発見された前記不良セルのカラムと同じカラムに属する不良セルの数がリダンダンシローの数を超える場合、発見された前記不良セルのカラムを保存している親メモリのカラムマストリペアフラグを活性化させるステップと、を含むことを特徴とする請求項11に記載の不良情報保存方法。前記発見された前記不良セルの情報を複数の前記親メモリのうちの1つまたは複数の前記子メモリのうちの1つに保存するステップにおいて、不良セルの発見時に、発見された前記不良セルのローアドレスが複数の前記親メモリに保存されておらず、かつ、発見された前記不良セルのカラムアドレスが複数の前記親メモリに保存されていない場合、前記不良セルの情報が、複数の前記親メモリのうちの1つに保存され、不良セルの発見時に、発見された前記不良セルのローアドレスが複数の前記親メモリのうちの何れか1つ以下Aに保存されている場合、前記不良セルの情報が、前記親メモリAに対応する子メモリに保存され、不良セルの発見時に、発見された前記不良セルのローアドレスが複数の前記親メモリのうちの何れか1つ以下Bに保存されている場合、前記不良セルの情報が、前記親メモリBに対応する子メモリに保存されることを特徴とする請求項12に記載の不良情報保存方法。前記ステップが、不良セルの発見ごとに行われることを特徴とする請求項11に記載の不良情報保存方法。本発明は、上記した従来技術の問題点を解決するために提案されたもので、最小限の面積でリペアするために、不良セルに関する必要なすべての情報を保存できる不良アドレス保存装置を提供することにその目的がある。また、本発明は、テストを行いつつ不良アドレスをリアルタイムで不良アドレス保存装置に保存するようにして不良アドレス保存装置を含む自己リペア回路の分析速度を向上させることにその目的がある。上記した目的を達成するための本発明に係る不良情報保存装置は、各々1つの不良セルのローアドレス及びカラムアドレスを保存する複数の親メモリと、自己が対応する前記親メモリに保存された前記ローアドレスと同一のローアドレスを有する不良セルのカラムアドレス、または、自己が対応する前記親メモリに保存された前記カラムアドレスと同一のカラムアドレスを有する不良セルのローアドレスを各々保存する複数の子メモリとを備え、複数の前記親メモリの各々が、自己に保存された不良セルのリペアのためにローリペアが必ず必要であるか否かに関する情報、およびカラムリペアが必ず必要であるか否かに関する情報を保存することができる。複数の前記親メモリの各々が、自己に保存された前記ローアドレスと同一のローアドレスを有する不良セルの数がリダンダンシカラムの数を超える場合、ローリペアが必ず必要であるという情報を保存することができ、自己に保存された前記カラムアドレスと同一のカラムアドレスを有する不良セルの数がリダンダンシローの数を超える場合、カラムリペアが必ず必要であるという情報を保存することができる。また、本発明に係る不良情報保存装置は、複数の親メモリおよび複数の子メモリを備え、それぞれの前記親メモリが、カラムアドレス、ローアドレス、前記カラムアドレスに関するカラムマストリペアフラグ、および前記ローアドレスに関するローマストリペアフラグを保存し、それぞれの前記子メモリが、アドレス、前記アドレスがローアドレスか又はカラムアドレスかを表すアドレス情報、および前記子メモリの対応する前記親メモリを表すポインタ情報を保存することができる。前記カラムマストリペアフラグが、自己と同一の親メモリに保存されたカラムアドレスと同一のカラムアドレスを有する不良セルの数がリダンダンシローの数を超える場合、活性化され、また、前記ローマストリペアフラグが、自己と同一の親メモリに保存されたローアドレスと同一のローアドレスを有する不良セルの数がリダンダンシカラムの数を超える場合、活性化される。また、本発明に係る不良情報保存方法は、複数の親メモリ及び複数の子メモリを有する不良情報保存装置に不良情報を保存する方法であって、発見された不良セルがすでにマストリペアに分類されたローまたはカラムに属する場合、前記不良セルを無視するステップと、発見された前記不良セルによって新たにマストリペアに分類されなければならないローまたはカラムが発生する場合、前記ローまたはカラムを保存している親メモリに、前記ローまたはカラムがマストリペアに分類されたマスト情報を保存するステップと、発見された前記不良セルに対する前記無視するステップと前記マスト情報を保存するステップが行われなかった場合に、発見された前記不良セルの情報を複数の前記親メモリのうちの1つまたは複数の前記子メモリのうちの1つに保存するステップと、を含むことを特徴とする。前記マスト情報を保存するステップが、発見された前記不良セルのローと同一のローに属する不良セルの数がリダンダンシカラムの数を超える場合、発見された前記不良セルのローを保存している親メモリのローマストリペアフラグを活性化させるステップと、発見された前記不良セルのカラムと同じカラムに属する不良セルの数がリダンダンシローの数を超える場合、発見された前記不良セルのカラムを保存している親メモリのカラムマストリペアフラグを活性化させるステップと、を含む。本発明に係る不良情報保存装置及び不良情報保存方法は、最小限の面積をもってリペアのために必要なすべての情報を保存可能にする。したがって、回路の面積を減らしつつもリペア率を上げることができるという効果が得られる。以下、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できるように詳細に説明するために、本発明の最も好ましい実施形態を、添付図面を参照して説明する。まず、本発明の理解を助けるためにA.リペア率とB.不良の分類方法について説明する。A.リペア率RepairRateリペア率は次の式1のように定義される。最高のリペア率optimalrepairrateは100であり、不良に対するリペアが可能な場合にいつでも1つ以上の解ソリューションを探し出せればリペア率が100となる。リペア率の定義において分母がリペア可能なチップの数であるために、リペアが最初から不可能な場合不良の数はリダンダンシメモリがカバー可能な数を超過した場合に解を探し出せないことはリペア率に影響を及ぼさない。リペア率を高めるためには不良情報保存装置にリペアのために、好ましくは、必要なすべての情報が保存されていなければならない。図1は8つローと8つカラムで構成されたメモリにおける不良セルを表わした図である。図1を参照してB.不良の分類について説明する。Rsはリダンダンシローの数、Csはリダンダンシカラムの数を表すが、以下ではRs=2、Cs=2と仮定して説明する。B.不良の分類ClassificationofFaults1シングル不良singlefault不良セルが位置するローアドレス及びカラムアドレスに他の不良セルがない場合の不良をいう。図1のロー0、カラム5に位置する不良セルAがちょうどシングル不良に分類される。シングル不良の場合、1つのリダンダンシローや1つのリダンダンシカラムに代替してリペアすることが可能である。例えば、図1のセルAは0番ローをリダンダンシローに代替したり、5番カラムをリダンダンシカラムに代替したりしてリペア可能である。2ライン不良sparsefaultyline特定ローアドレスにk個1<k≦Csの不良がある場合にこれをローライン不良という。また、特定カラムアドレスにk個1<k≦Rsの不良がある場合にこれをカラムライン不良という。したがって、図1の不良セルBは、ローライン不良に分類される。ローライン不良の場合、1つのリダンダンシローに代替したり、k個のリダンダンシカラムに代替したりしてリペア可能である。また、カラムライン不良の場合、1つのリダンダンシカラムに代替したり、k個のリダンダンシローに代替したりしてリペア可能である。例えば、図1の不良セルBは、2番ローをリダンダンシローに代替したり、0番と2番カラムを2個のリダンダンシカラムに代替してリペア可能である。3マストリペア不良must-repairfaultyline特定ローアドレスにk個k>Csの不良がある場合、これをローマストリペア不良must-repairfaultyrowlineという。また、特定カラムアドレスにk個k>Rsの不良がある場合、これをカラムマストリペア不良must-repairfaultycolumnlineという。したがって、図1の不良セルCはローマストリペア不良に分類される。ローマストリペア不良は必ずリダンダンシローに代替してリペアしなければならず、カラムマストリペア不良は必ずリダンダンシカラムに代替してリペアしなければならない。例えば、図1の不良セルCは必ず5番ローをリダンダンシローに代替して初めてリペア可能であり、他の方式のリペアは不可能である。図2は本発明の一実施形態に係る不良情報保存装置の構成を示す図である。図2に示されているように、不良情報保存装置は、複数の親メモリPM_0~PM_Xと複数の子メモリCM_0~CM_Yを備える。複数の親メモリPM_0~PM_Xの各々は、1つの不良セルのローアドレスとカラムアドレスを保存し、自己親メモリに保存された不良セルのリペアのためにローリペアが必ず必要なのか否か、およびカラムリペアが必ず必要なのか否かの情報も保存する。複数の子メモリCM_0~CM_Yの各々は自己子メモリが対応する親メモリに保存されたローアドレスと同一のローアドレスを有する不良セルのカラムアドレスを保存したり、自己子メモリが対応する親メモリに保存されたカラムアドレスと同一のカラムアドレスを有する不良セルのローアドレスを保存したりする。親メモリPM_0~PM_Xは、テスト過程を経て発見された不良セル中に、発見時にすでに他の親メモリに保存されていた不良セルのカラムアドレスとローアドレスのうち、そのいずれとも重複しないアドレスを有する不良セルに関する情報を保存する。すなわち、不良セル例、ロー0、カラム3の発見時に他の親メモリの、そのどこにもロー0とカラム3のアドレスが保存されていなければ、不良セルロー0、カラム3のアドレスは親メモリに保存される。また、自己が保存している不良セルがマストリペアに分類されなければならない場合、これに対応する情報を保存する。図2を参照して親メモリに保存される情報を説明する。親イネーブルフラグParentEnableFlag:親イネーブルフラグは、該当の親メモリに保存されたアドレスが有効か否かを表わす。親イネーブルフラグが1ならば該当親メモリに保存されたアドレスは有効なものであり、親イネーブルフラグが0ならば該当の親メモリに保存されたアドレスは無効考慮する対象でないである。親イネーブルフラグは1ビットの保存空間を占有する。ローアドレスRowaddress:該当の親メモリが保存する不良セルのローアドレスである。ローアドレスを保存するために必要な保存空間はローアドレスのビット数に応じて変化する。例えば、ローアドレスが10ビットで構成されるとこれを保存するための保存空間も10ビットが必要である。図2のMは全体のローの数を表す。もし、全体のローの数Mが1024個ならばローアドレスは10ビットlog21024で構成されるであろう。カラムアドレスColumnaddress:該当親メモリが保存する不良セルのカラムアドレスである。カラムアドレスを保存するために必要な保存空間はカラムアドレスのビット数に応じて変化する。例えば、カラムアドレスが10ビットで構成されるとこれを保存するための保存空間も10ビットが必要である。図2のNは全体のカラムの数を表す。もし、全体のカラムの数Nが512個ならばカラムアドレスは9ビットlog2512で構成されるであろう。ローマストフラグRowmustflag:該当の親メモリに保存されたローアドレスを有するローがローマストリペア不良に分類されるか否かを表わす。ローマストフラグが1の値を有すればローマストリペア不良のことを表し、ローマストフラグが0の値を有すればローマストリペア不良ではないことを表す。ローマストフラグは1ビットの保存空間を占有する。カラムマストフラグColumnmustflag:該当親のメモリに保存されたカラムアドレスを有するカラムがカラムマストリペア不良に分類されるか否かを表わす。カラムマストフラグが1の値を有すればカラムマストリペア不良を表し、カラムマストフラグが0の値を有すればカラムマストリペア不良ではないことを表す。カラムマストフラグは1ビットの保存空間を占有する。親メモリPM_0~PM_Xは、全体リダンダンシの数、すなわちRsCsの分だけの数が備えられる。したがって、全体の親メモリPM_0~PM_Xが保存できる不良の数はリダンダンシの総数と同一である。もし親メモリPM_0~PM_Xに保存されなければならない不良セルの数が、親メモリの数RsCsよりも多いならば、これはリペア不可能なメモリとして分類される。子メモリCM_0~CM_Yは、それぞれ親メモリPM_0~PM_Xのうち1つに対応従属し、子メモリCM_0~CM_Yは、対応する親メモリPM_0~PM_Xとカラムアドレスまたはローアドレスのうち1つを共有する。各子メモリCM_0~CM_Yにはテスト過程を経て発見される不良セルのうち、発見時を基準として親メモリPM_0~PM_Xに保存されたローアドレスまたはカラムアドレスと重複するアドレスを有する不良セルの情報が保存される。各不良セルの発見時に発見された不良セルのローアドレスが親メモリのうち何れか1つAに保存されていれば、該当の不良セルの情報は親メモリAに対応する子メモリに保存される。また、不良セルの発見時に発見された不良セルのカラムアドレスが親メモリのうち何れか1つBに保存されていれば、該当の不良セルの情報は親メモリBに対応する子メモリに保存される。例えば、親メモリPM_1にロー0とカラム3がすでに保存されているが、不良セルロー0、カラム2が発見されると不良セルロー0、カラム2のカラムアドレスが親メモリPM_1に対応する子メモリに保存される。図2を参照して子メモリに保存される情報を説明する。子イネーブルフラグChildEnableflag:子イネーブルフラグは対応の子メモリに保存されたアドレスが有効か否かを表わす。子イネーブルフラグが1ならば対応の子メモリに保存されたアドレスは有効なもので、子イネーブルフラグが0ならば対応の子メモリに保存されたアドレスは無効考慮する対象でないである。子イネーブルフラグは1ビットの保存空間を占有する。ローまたはカラムアドレス:対応の子メモリが保存する不良セルのローまたはカラムアドレスである。子メモリには不良セルのローアドレスまたはカラムアドレスのうち1つが保存される。アドレスを保存するのに必要な保存空間はローアドレスのビット数とカラムアドレスのビット数のうち大きいビット数によって決定される。例えば、ローアドレスが9ビットでカラムアドレスが10ビットならば、子メモリでアドレスを保存するための保存空間は10ビットを占有する。アドレス情報Childaddressdescriptor:アドレス情報は対応の子メモリに保存されているアドレスがローアドレスなのか、またはカラムアドレスなのかを示す。アドレス情報が0ならば対応の子メモリに保存されたアドレスはローアドレスであり、アドレス情報が1ならば対応の子メモリに保存されたアドレスはカラムアドレスである。アドレス情報は1ビットの保存空間を占有する。ポインタ情報ParentCAMpointer:ポインタ情報はポインタ情報を有する子メモリが対応する親メモリを表わす。例えば、ポインタ情報が4の値を有すれば子メモリは親メモリPM_4に対応することを表す。ポインタ情報のビット数は親メモリの数=RsCsに応じて定められる。具体的にはポインタ情報のビット数はlog2RsCsとなる。子メモリは{RsCs-1CsRs-1}の分だけの数が備えられる。親メモリと子メモリの数を合わせれば2RsCs個となる。これは与えられたリダンダンシによって実際にリペアが可能なメモリの最適リペア解を探し出すために保存しなければならないリペアアドレスの最大数と同じである。また、後述する、本発明の個々の親メモリ及び子メモリが保存しなければならないデータの総ビット数は非常に小さいので、全体の不良情報保存装置の面積は従来技術に比べて小さくなる。上記のように構成される本発明に係る不良情報保存装置は、不良の特徴に応じて不良セルの情報を分類して保存する。親メモリとこれに対応する子メモリに保存された不良セルはライン不良に対応し、対応する子メモリがない親メモリに保存された不良セルはシングル不良に対応する。また、活性化したマストリペアフラグを保存する親メモリに保存された不良セルはマストリペア不良に対応する。図3は、本発明の不良情報保存装置図2に不良情報を記録する方法を説明するためのフローチャートである。不良セルが発見されると、発見された不良セルがすでにマストリペアに分類されたローアドレスまたはマストリペアに分類されたカラムアドレスに属するか否かを確認するS310。確認の結果、不良セルがマストリペアに属すれば、このような不良セルに関する情報はこれ以上必要がないため無視される。すなわち、すでにマストリペアに分類されたローアドレスやカラムアドレスで発見された不良セルの情報はどこにも保存されない。その後、発見された不良セルのローアドレスまたはカラムアドレスと同一のアドレスがすでに親メモリに保存されているかを確認するS320。発見された不良セルのローアドレスも親メモリに保存されておらず、発見された不良セルのカラムアドレスも親メモリに保存されていない場合には、その不良セルのローアドレスとカラムアドレスは親メモリに記録されるS330。発見された不良セルのローアドレスとカラムアドレスのうち何れか1つがすでに親メモリに保存されている場合には、発見された不良セルによって新たにマストリペア不良に分類される不良が発生するか否かを確認するS340。もし発見された不良セルによって新たにカラムマストリペア不良またはローマストリペア不良に分類される不良が発生すると、発見された不良セルに対応する親メモリ発見された不良セルと同一のカラムアドレスまたは発見された不良セルと同一のローアドレスが保存された親メモリのマストリペアフラグを活性化させるS360。ここで新たにマストリペアに分類される不良がカラムマストリペア不良であればカラムマストリペアフラグを活性化させて、新たにマストリペアに分類される不良がローマストリペア不良であればローマストリペアフラグを活性化させる。新たにマストリペアに分類されなければならない不良が発生しない場合には、発見された不良セルのローアドレスまたはカラムアドレスを子メモリに保存するS350。すなわち、本発明によれば、不良セルが発見されると1発見された不良セルが無視されたりS310でY、2発見された不良セルがローアドレスとカラムアドレスが親メモリに保存されたりS330、3発見された不良セルによって親メモリのマストリペアフラグが活性化されたりS360、4発見された不良セルのローアドレスまたはカラムアドレスが子メモリに保存されるS350。図3のフローチャートによって示された動作は、不良セルが発見されるとその都度反復される。図4は、8つのローと8つのカラムで構成されて、リダンダンシローRsとリダンダンシカラムCsをそれぞれ2個含むメモリで発見された不良セルおよび不良セルの発見順序を説明するための図である。図5は、図4のような順序で発見された不良セルの情報を本発明に係る不良情報保存装置に記録することを説明するための図である。図4と図5を参照して、不良セルの情報が不良情報保存装置に記録される過程について詳しく説明する。図5右側の反復カウント値は、不良セルのローアドレスと同一のローアドレスで以前に発見された不良の数、および不良セルのカラムアドレスと同一のカラムアドレスで以前に発見された不良の数を表す。反復カウント値は不良セルの情報をどこに保存しなければならないのかを判断するために使用される値で、不良情報保存装置内に記録されなければならない値ではない。図5のaに示されているように、不良セル1は最初に発見された不良セルである。不良セル1のローアドレス5とカラムアドレス0は親メモリPM_0~PM_3に記録されたローアドレスおよびカラムアドレスと比較される。しかし、不良セル1の発見時に親メモリのPM_0~PM_3には、ローアドレスとカラムアドレス何も記録されていないため、不良セル1のローアドレス5とカラムアドレス0は親メモリPM_0に記録される。図5のaを見れば、親メモリPM_0の親イネーブルフラグenable=1、ローアドレスaddrR=5、カラムアドレスaddrC=0と記録されたことを確認することができる。図5のbを参照すれば、不良セル2が発見されると不良セル2のローアドレス5とカラムアドレス3は親メモリPM_0~PM_3に記録されたローアドレスおよびカラムアドレスと比較される。不良セル2のローアドレス5が親メモリPM_0に記録されたローアドレス5と一致するため、不良セル2のカラムアドレス3は子メモリCM_0に記録される。子メモリCM_0の子イネーブルフラグenableが1と記録されて、アドレスaddrが3と記録され、記録されたアドレスがカラムアドレスであることを表すためアドレス情報adddesが1と記録される。また、子メモリCM_0が親メモリPM_0に対応することを表すためにポインタ情報pointerが0と記録される。図5のcを参照すれば、不良セル3のローアドレス6とカラムアドレス5は、以前に親メモリPM_0~PM_3に記録されていたアドレスと一致せず、不良セル4のローアドレス0とカラムアドレス3は、以前に親メモリPM_0~PM_3に記録されていたアドレスと一致しない。したがって不良セル3のローアドレス6とカラムアドレス5が親メモリPM_1に記録され、不良セル4のローアドレス0とカラムアドレス3が親メモリPM_2に記録される。図5のdを参照すれば、不良セル5のカラムアドレス0が以前に親メモリPM_0に記録されていたカラムアドレス0と同一である。したがって不良セル5のローアドレス2が子メモリCM_1に記録される。子メモリCM_1の子イネーブルフラグenableが1と記録され、アドレスaddrが2と記録され、記録されたアドレスがローアドレスであることを表すためにアドレス情報adddesが0と記録され、子メモリCM_1が親メモリPM_0に対応することを表すためにポインタ情報が0と記録される。不良セル6のローアドレス2とカラムアドレス2は親メモリPM_0~PM_3に記録されていたアドレスと一致しないため、不良セル6は親メモリPM_3に記録される。図5のeを参照すれば、不良セル7のローアドレス5が親メモリPM_0に記録されていたローアドレス5と一致する。この時、反復カウントが2、0であることを確認することができるが、これは不良セル7のローアドレス5で以前にすでに発見された不良セルの数が2個であることを表す。不良セル7まで含めればローアドレス5で発生した不良セルの数がリダンダンシカラムCs=2の数を超える3個となる。その場合、ローアドレス5を共有するすべての不良セル1、2、7はローマストリペア不良に分類されなければならない。したがって、親メモリPM_0のローマストリペアフラグmustRが1に活性化される。また、ローアドレス5で発生した不良セル2に対する情報はこれ以上保存する必要がないため、子メモリCM_0の子イネーブルフラグenableが0に非活性化される。図5のfを参照すれば、不良セル8のカラムアドレス5が親メモリPM_1に保存されていたカラムアドレス5と一致する。したがって、不良セル8のローアドレス1は子メモリCM_0に保存される。子メモリCM_0のイネーブルフラグenableが1と記録され、アドレスaddrが1と記録され、記録されたアドレスがローアドレスであることを表すためにアドレス情報adddesが0と記録され、子メモリが親メモリPM_1に対応することを表すためにポインタ情報pointerが1と記録される。図5のa~fの過程を経れば不良セルをリペアするために必要な情報が不良情報保存装置に保存される。不良情報保存装置に保存された情報によれば必ずローリペアまたは必ずカラムリペアをしなければならないアドレスがどこであるかを把握することができ、マストリペア不良以外に他の分類の不良が発生したすべての不良セルの位置を把握することができる。すなわち、分析する必要がないマストリペア不良がどこで発生したかを把握することができる。また、分析が必要なシングル不良とライン不良が発生したすべての不良セルの位置を把握することができるため、把握された不良セルの位置を分析してシングル不良とライン不良をどのようにリペアするかを分析することができる。したがって、本発明の不良情報保存装置に保存された情報を利用すれば100のリペア率を達成することが可能である。図6は、リダンダンシローRsの数の変化に応じた本発明の不良情報保存装置の面積と従来の方法1、2の不良情報保存装置の面積とを比較したグラフである。また、図7は、メモリサイズの変化に応じて本発明の不良情報保存装置の面積と従来の方法1、2の不良情報保存装置の面積とを比較したグラフである。図6は、メモリが1024ロー×1024カラムで構成され、リダンダンシローRsの数が5個の場合に、リダンダンシカラムCsの数の変化に応じて変化する不良情報保存装置の面積を示している。図6を参照すれば、本発明の不良情報保存装置は、従来の方法1に比べて大幅に小さい面積を有することを確認することができる。ただし、従来の方法2に比較すれば本発明の不良情報保存装置の方が大きい面積を有しているが、これは従来の方法2が、不良セルに関する情報を保存しないことによるものである。なお、このような従来の方法2では、リペア率100を達成することができない。図7は、リダンダンシローRsが5個でリダンダンシカラムCsが5個の場合、メモリの容量変化に応じて変化する不良情報保存装置の面積を示している。図7に示されているように、本発明は従来の方法1に比べて大幅に小さい面積を有することを確認することができる。参考として、本発明と従来の方法1、2との不良情報保存装置の面積を算出するのに使用された式は次の式2~式4である。以下において、Mはメモリのローの数、Nはメモリのカラムの数を表す。本発明の技術的思想は上記好ましい実施の形態により具体的に記述されたが、上記した実施形態は本発明の説明のためのものであり、いかなる面でも本発明を制限するものではないことに注意されなければならない。また、当業者により本発明の技術的思想の範囲内で数多くの修正および変更、多様な実施形態を実現できることが分かるであろう。