"表面に接続導電膜が形成された封止層を、半導体素子の電極とリードとに前記接続導電膜が接触するように当接し、前記封止層により、前記接続導電膜で前記電極と前記リードとを電気的に接続すると共に、前記半導体素子を封止することを特徴とする半導体装置の製造方法。前記電極と前記リードとの間の隙間を埋め込む補助層が設けられており、前記電極及び前記リードと前記補助層とに前記接続導電膜が接触することを特徴とする請求項1に記載の半導体装置の製造方法。前記補助層は、前記電極、前記リード、及び前記半導体素子が設けられたリードフレームの間の隙間を埋め込むように、表面が平坦に形成されることを特徴とする請求項2に記載の半導体装置の製造方法。前記補助層は、耐熱性樹脂で形成されることを特徴とする請求項2又は3に記載の半導体装置の製造方法。前記電極及び前記リードに対してフィルムを圧接し、前記補助層を形成することを特徴とする請求項2~4のいずれか1項に記載の半導体装置の製造方法。前記表面の形状と噛合する構造体を用いて前記封止層を形成し、前記構造体を除去することを特徴とする請求項1~5のいずれか1項に記載の半導体装置の製造方法。前記半導体素子は、化合物半導体素子であることを特徴とする請求項1~6のいずれか1項に記載の半導体装置の製造方法。互いの表面間及び裏面間に高低差を有するリード及びリードフレームと、表面に電極が形成されており、前記リードフレーム上に設けられた半導体素子と、前記電極、前記リード及び前記リードフレームの間の隙間を埋め込む補助層と、前記電極、前記リード及び前記補助層に接触し、前記電極と前記リードとを電気的に接続する接続導電膜と、前記半導体素子を封止する封止層とを含むことを特徴とする半導体装置。前記補助層は、前記電極、前記リード及び前記リードフレームの間の隙間を埋め込むように、表面が平坦に形成されることを特徴とする請求項8に記載の半導体装置。前記半導体素子は、化合物半導体素子であることを特徴とする請求項8又は9に記載の半導体装置。窒化物半導体素子のパッケージングでは、金属ワイヤを用いたワイヤボンディング法により電極間の接続を行う。この場合、窒化物半導体素子では大電流を流すため、細い金属ワイヤを用いる場合には、多数本の金属ワイヤで結線することを要し、プロセス時間が長くなるという問題がある。また、長い金属ワイヤを用いたり、金属ワイヤの接続箇所が多い場合には、窒化物半導体素子のオン抵抗が増加し、電源効率が低下するという問題がある。更には、窒化物半導体素子のパッケージには薄型化が要求されているが、ワイヤボンディング法により電極間の接続を行う場合には、十分な薄型化が期待できないという問題がある。本発明は、上記の課題に鑑みてなされたものであり、電極間の接続抵抗の低減、電極間の接続距離接続箇所数の低減、及び十分な薄型化を、工程短縮を図りつつも容易且つ確実に実現することのできる半導体装置及びその製造方法を提供することを目的とする。半導体装置の製造方法の一態様は、表面に接続導電膜が形成された封止層を、半導体素子の電極とリードとに前記接続導電膜が接触するように当接し、前記封止層により、前記接続導電膜で前記電極と前記リードとを電気的に接続すると共に、前記半導体素子を封止する。半導体装置の一態様は、互いの表面間及び裏面間に高低差を有するリード及びリードフレームと、表面に電極が形成されており、前記リードフレーム上に設けられた半導体素子と、前記電極、前記リード及び前記リードフレームの間の隙間を埋め込む補助層と、前記電極、前記リード及び前記補助層に接触し、前記電極と前記リードとを電気的に接続する接続導電膜と、前記半導体素子を封止する封止層とを含む。上記の諸態様によれば、電極間の接続抵抗の低減、電極間の接続距離接続箇所数の低減、及び十分な薄型化を、工程短縮を図りつつも容易且つ確実に実現することのできる半導体装置が得られる。以下、実施形態について図面を参照して詳細に説明する。以下の実施形態では、半導体素子を備えた半導体パッケージの構成について、その製造方法と共に説明する。なお、以下の図面において、図示の便宜上、相対的に正確な大きさ及び厚みに示していない構成部材がある。第1の実施形態図1は、第1の実施形態による半導体パッケージの製造工程を示すフロー図である。図2~図3は、第1の実施形態で作製するAlGaN/GaNHEMTの製造方法を工程順に示す概略断面図である。図5~図12は、第1の実施形態で作製する半導体パッケージについて、製造工程順に示す概略図である。本実施形態では、ステップS1~S2で化合物半導体素子を作製した後、ステップS3~ステップS6を経て半導体パッケージを作製する。以下、各ステップについて詳述する。ステップS1:ステップS1では、樹脂回路基板に搭載される半導体素子、ここではいわゆるHEMTHighElectronMobilityTransistor構造の化合物半導体素子を作製する。具体的には、窒化物半導体であるAlGaN/GaNHEMTを例示する。なお、本実施形態に適用可能な半導体素子は、AlGaN/GaNHEMT以外にも、InAlN/GaNHEMT、InAlGaN/GaNHEMT等がある。更に、HEMT以外の窒化物半導体素子、窒化物半導体以外の化合物半導体素子、更には半導体メモリその他のあらゆる半導体素子に適用可能である。先ず、図2aに示すように、成長用基板として例えばSi基板1上に、化合物半導体積層構造2を形成する。成長用基板としては、Si基板の代わりに、SiC基板、サファイア基板、GaAs基板、GaN基板等を用いても良い。また、基板の導電性としては、半絶縁性、導電性を問わない。化合物半導体積層構造2は、バッファ層2a、電子走行層2b、中間層2c、電子供給層2d、及びキャップ層2eを有して構成される。完成したAlGaN/GaNHEMTでは、その動作時において、電子走行層2bの電子供給層2d正確には中間層2cとの界面近傍に2次元電子ガス2DEGが発生する。この2DEGは、電子走行層2bの化合物半導体ここではGaNと電子供給層2dの化合物半導体ここではAlGaNとの格子定数の相違に基づいて生成される。詳細には、Si基板1上に、例えば有機金属気相成長MOVPE:MetalOrganicVaporPhaseEpitaxy法により、以下の各化合物半導体を成長する。MOVPE法の代わりに、分子線エピタキシーMBE:MolecularBeamEpitaxy法等を用いても良い。Si基板1上に、AlNを0.1μm程度の厚みに、iインテンショナリアンドープ-GaNを3μm程度の厚みに、i-AlGaNを5nm程度の厚みに、n-AlGaNを30nm程度の厚みに、n-GaNを10nm程度の厚みに順次成長する。これにより、バッファ層2a、電子走行層2b、中間層2c、電子供給層2d、及びキャップ層2eが形成される。AlN、GaN、AlGaN、及びGaNの成長条件としては、原料ガスとしてトリメチルアルミニウムガス、トリメチルガリウムガス、及びアンモニアガスの混合ガスを用いる。成長する化合物半導体層に応じて、Al源であるトリメチルアルミニウムガス、Ga源であるトリメチルガリウムガスの供給の有無及び流量を適宜設定する。共通原料であるアンモニアガスの流量は、100ccm~10LM程度とする。また、成長圧力は50Torr~300Torr程度、成長温度は1000°C~1200°C程度とする。GaN、AlGaNをn型として成長する際には、n型不純物として例えばSiを含む例えばSiH4ガスを所定の流量で原料ガスに添加し、GaN及びAlGaNにSiをドーピングする。Siのドーピング濃度は、1×1018/cm3程度~1×1020/cm3程度、例えば5×1018/cm3程度とする。続いて、図2bに示すように、素子分離構造3を形成する。図2a以降では、素子分離構造3の図示を省略する。詳細には、化合物半導体積層構造2の素子分離領域に、例えばアルゴンArを注入する。これにより、化合物半導体積層構造2及びSi基板1の表層部分に素子分離構造3が形成される。素子分離構造3により、化合物半導体積層構造2上で活性領域が画定される。なお、素子分離は、上記の注入法の代わりに、例えばSTIShallowTrenchIsolation法を用いて行っても良い。このとき、化合物半導体積層構造2のドライエッチングには、例えば塩素系のエッチングガスを用いる。続いて、図2cに示すように、ソース電極4及びドレイン電極5を形成する。詳細には、先ず、化合物半導体積層構造2の表面におけるソース電極及びドレイン電極の形成予定位置電極形成予定位置に電極用リセス2A,2Bを形成する。化合物半導体積層構造2の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、電極形成予定位置に相当する化合物半導体積層構造2の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。このレジストマスクを用いて、電子供給層2dの表面が露出するまで、キャップ層2eの電極形成予定位置をドライエッチングして除去する。これにより、電子供給層2dの表面の電極形成予定位置を露出する電極用リセス2A,2Bが形成される。エッチング条件としては、Ar等の不活性ガス及びCl2等の塩素系ガスをエッチングガスとして用い、例えばCl2を流量30sccm、圧力を2Pa、RF投入電力を20Wとする。なお、電極用リセス2A,2Bは、キャップ層2eの途中までエッチングして形成しても、また電子供給層2d以降までエッチングして形成しても良い。レジストマスクは、灰化処理等により除去される。ソース電極及びドレイン電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造2層レジストを用いる。このレジストを化合物半導体積層構造2上に塗布し、電極用リセス2A,2Bを露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。このレジストマスクを用いて、電極材料として、例えばTa/Alを、例えば蒸着法により、電極用リセス2A,2Bを露出させる開口内を含むレジストマスク上に堆積する。Taの厚みは20nm程度、Alの厚みは200nm程度とする。リフトオフ法により、レジストマスク及びその上に堆積したTa/Alを除去する。その後、Si基板1を、例えば窒素雰囲気中において400°C~1000°Cの温度、例えば600°C程度で熱処理し、残存したTa/Alを電子供給層2dとオーミックコンタクトさせる。Ta/Alの電子供給層2dとのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、電極用リセス2A,2Bを電極材料の一部で埋め込むソース電極4及びドレイン電極5が形成される。続いて、図3aに示すように、化合物半導体積層構造2にゲート電極の電極用リセス2Cを形成する。詳細には、先ず、化合物半導体積層構造2の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、ゲート電極の形成予定位置電極形成予定位置に相当する化合物半導体積層構造2の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。このレジストマスクを用いて、電極形成予定位置における、キャップ層2e及び電子供給層2dの一部をドライエッチングして除去する。これにより、キャップ層2e及び電子供給層2dの一部まで掘り込まれた電極用リセス2Cが形成される。エッチング条件としては、Ar等の不活性ガス及びCl2等の塩素系ガスをエッチングガスとして用い、例えばCl2を流量30sccm、圧力を2Pa、RF投入電力を20Wとする。なお、電極用リセス2Cは、キャップ層2eの途中までエッチングして形成しても、また電子供給層2dのより深い箇所までエッチングして形成しても良い。レジストマスクは、灰化処理等により除去される。続いて、図3bに示すように、ゲート絶縁膜6を形成する。詳細には、電極用リセス2Cの内壁面を覆うように、化合物半導体積層構造2上に絶縁材料として例えばAl2O3を堆積する。Al2O3は、例えば原子層堆積法AtomicLayerDeposition:ALD法により膜厚2nm~200nm程度、ここでは10nm程度に堆積する。これにより、ゲート絶縁膜6が形成される。なお、Al2O3の堆積は、ALD法の代わりに、例えばプラズマCVD法又はスパッタ法等で行うようにしても良い。また、Al2O3を堆積する代わりに、Alの窒化物又は酸窒化物を用いても良い。それ以外にも、Si,Hf,Zr,Ti,Ta,Wの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積して、ゲート絶縁膜を形成しても良い。続いて、図3cに示すように、ゲート電極7を形成する。詳細には、先ず、ゲート電極及びフィールドプレート電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造2層レジストを用いる。このレジストをゲート絶縁膜6上に塗布し、ゲート絶縁膜6の電極用リセス2Cの部分を露出させる各開口を形成する。以上により、当該各開口を有するレジストマスクが形成される。このレジストマスクを用いて、電極材料として、例えばNi/Auを、例えば蒸着法により、ゲート絶縁膜6の電極用リセス2Cの部分を露出させる開口内を含むレジストマスク上に堆積する。Niの厚みは30nm程度、Auの厚みは400nm程度とする。リフトオフ法により、レジストマスク及びその上に堆積したNi/Auを除去する。以上により、電極用リセス2C内をゲート絶縁膜6を介して電極材料の一部で埋め込むゲート電極7が形成される。しかる後、層間絶縁膜の形成、ソース電極4、ドレイン電極5、ゲート電極7と接続される配線の形成、上層の保護膜の形成、最表面に露出する接続電極の形成等の諸工程を経て、本実施形態によるAlGaN/GaNHEMTが形成される。本実施形態では、ゲート絶縁膜6を有するMIS型のAlGaN/GaNHEMTを例示するが、ゲート絶縁膜6を有さずゲート電極7が化合物半導体積層構造2と直接的に接触する、ショットキー型のAlGaN/GaNHEMTを作製するようにしても良い。また、電極用リセス2C内にゲート電極7を形成するゲートリセス構造を採用することなく、リセスのない化合物半導体積層構造2上に、ゲート絶縁膜を介して、或いは直接的に、ゲート電極を形成しても良い。ステップS2:ステップS2では、ステップS1でAlGaN/GaNHEMTが作製されたSi基板から、各化合物半導体素子化合物半導体チップを切り出す。Si基板に設けられたダイシングラインに沿って、例えば所定のレーザを用いてダイシングして、各化合物半導体素子を切り出す個片化する。作製された化合物半導体素子10を図4に示す。この化合物半導体素子10では、その表面に、接続電極として、矩形状の周縁のうちの1辺に沿ってソースパッド10aが、1辺に沿ってゲートパッド10bが、他の2辺に沿ってドレインパッド10c,10dが、それぞれ形成されている。ソースパッド10aは、化合物半導体素子10の下層で配線等を介してソース電極と接続されている。ゲートパッド10bは、化合物半導体素子10の下層で配線等を介してゲート電極と接続されている。ドレインパッド10c,10dは、化合物半導体素子10の下層で配線等を介してドレイン電極と接続されている。ステップS3:ステップS3では、図5に示すように、リードフレーム11上に化合物半導体素子10を固定する。ドレインリード11cと一体化されたリードフレーム11上に、ダイボンド材料12として放熱性に優れた接着材料、ここでは溶融金属のハンダペーストを塗布し、化合物半導体素子10を配置する。加熱してダイボンド材料12図6に示すを溶融させ、冷却することで、ダイボンド材料12によりリードフレーム11上に化合物半導体素子10を接着固定する。半導体パッケージの薄型化の一環として、リードフレーム11とソースリード11aは、互いの表面間及び裏面間に高低差を有している。リードフレーム11上に化合物半導体素子10を設けることで、両者の表面の高低差を殆ど無くすようにしている。リードフレーム11とゲートリード11bでも同様に、互いの表面間及び裏面間に高低差を有しており、リードフレーム11上に化合物半導体素子10を設けることで、両者の表面の高低差を殆ど無くすようにしている。リードフレーム11とこれと一体化されたドレインリード11cでも同様に、互いの表面間及び裏面間に高低差を有しており、リードフレーム11上に化合物半導体素子10を設けることで、両者の表面の高低差を殆ど無くすようにしている。ステップS4:ステップS4では、図6及び図7に示すように、補助層13a,13b,13c,13dを形成する。図6の各図は図7の破線I-Iに沿った断面に対応している。詳細には、先ず図6aに示すように、化合物半導体素子10のソースパッド10aとソースリード11aとの間に樹脂フィルム13を貼付する。同様に、化合物半導体素子10のゲートパッド10bとゲートリード11bとの間に樹脂フィルム13を貼付する。同様に、化合物半導体素子10のドレインパッド10cとドレインリード11cとの間に樹脂フィルム13を貼付する。同様に、化合物半導体素子10のドレインパッド10dとリードフレーム11との間に樹脂フィルム13を貼付する。樹脂フィルム13としては、耐熱性樹脂、例えばエポキシ樹脂又はポリイミド樹脂等、ここではエポキシ樹脂の半硬化状態のフィルムを用いる。続いて、図6bに示すように、樹脂フィルム13をマウンタ等の装置により各補助層あたり2kg~5kgで加圧しながら仮付けする。仮付け後、真空ラミネータで温度150°C、圧力0.5MPaで30秒間程度加圧する。続いて、図6c及び図7に示すように、樹脂フィルム13を本硬化する。以上により、ソースパッド10a、リードフレーム11、及びソースリード11a間の隙間を樹脂で埋め込み、表面が平坦な補助層13aが形成される。同様に、ゲートパッド10b、リードフレーム11、及びゲートリード11b間の隙間を樹脂で埋め込み、表面が平坦な補助層13bが形成される。同様に、ドレインパッド10c、リードフレーム11、及びドレインリード11c間の隙間を樹脂で埋め込み、表面が平坦な補助層13cが形成される。同様に、ドレインパッド10d及びリードフレーム11間の隙間を適宜に樹脂で埋め込み、表面が平坦な補助層13dが形成される。真空ラミネータを用いることにより、ボイド等を発生させることなく補助層13a,13b,13c,13dを形成することができる。また、真空ラミネータでは、複数のリードフレームを一括して処理ができることから生産性の観点からも好ましい。なお、樹脂フィルム13は、後述する絶縁樹脂の硬化と同時に、完全硬化させることが可能である。補助層13a,13b,13c,13dは、上記以外の方法でも形成することができる。例えば、武蔵エンジニアリング製のジェットディスペンサを用いて、任意の位置のみに樹脂を塗布しても良い。このジェットディスペンサでは、大面積で段差のある箇所でも短時間に塗布することが可能である。ステップS5:ステップS5では、図8~図10に示すように、化合物半導体素子10の封止層20を形成する。詳細には、先ず図8aに示すように、表面に段差が形成された構造体21を形成する。構造体21の表面の段差は、上記のように化合物半導体素子10が固定され、補助層13a,13b,13c,13dが形成されたリードフレーム11ドレインリード11cを含む、ソースリード11a、ゲートリード11bの表面の段差に対応している。前者の段差をA、後者の段差をBとすると、構造体21の表面の段差Aは、段差Bに見合ってこれと噛合する形状とされている。続いて、図8bに示すように、構造体21の表面に離型剤22を塗布する。離型剤22としては、例えばフッ素系の樹脂を用いることができる。続いて、図8cに示すように、構造体21の表面に、離型剤22を介してモールド樹脂である絶縁樹脂を供給する。続いて、図8dに示すように、構造体21の表面を離型剤22を介して絶縁樹脂23で被覆した後、型取部材30を用いて絶縁樹脂23の形状を整える。この状態で、例えば温度120°C程度で30分間程度の熱処理を施し、絶縁樹脂23を半硬化状態としておく。続いて、図9aに示すように、構造体21により成形された絶縁樹脂23を構造体21の離型剤22上から剥離する。続いて、図9bに示すように、絶縁樹脂23の表面の所定部位に導電性材料を供給する。導電性材料としては、Agペースト又はCuペースト等の導電性接着材料を用いることができる。本実施形態では、上記のジェットディスペンサを用いて、導電性材料を供給する。導電性材料の厚みは、例えば均一に10μm~30μm程度とする。これにより、絶縁樹脂23の表面に接続導電膜24が形成される。ジェットディスペンサを用いる代わりに、インクジェット法を適用しても良い。ここで、インクジェット法又はジェットディスペンサを用いて導電性材料を供給する代わりに、メッキ法で接続導電膜を形成しても良い。この場合、絶縁樹脂23の表面にメッキのシード電極を形成した後、シード電極上にレジストを塗布する。リソグラフィーにより、レジストの接続導電膜の形成部位に開口を形成してシード電極の一部を露出させる。電解メッキ処理により、当該開口内のシード電極上にCuの電解メッキ層を例えば10μm~30μm程度の厚みに形成する。レジストを剥離して電解メッキ層をエッチングする。無電解メッキ処理により、電解メッキ層上にNi/Auの無電解メッキ層を形成する。Niは例えば2μm~5μm程度の厚みに、Auは例えば0.01μm~0.5μm程度の厚みにそれぞれ形成する。以上により、Cu/Ni/Auの積層構造の接続導電膜が形成される。続いて、図9cに示すように、絶縁樹脂23を図中の破線に沿って切断することにより個片化する。以上により、表面に接続導電膜24を有する封止層20が形成される。具体的に、封止層20は、図10の平面図に示すように、絶縁樹脂からなる樹脂層25の表面に接続導電膜24が形成されている。接続導電膜24は、導電膜24a,24b,24c,24dから構成される。導電膜24aは、ソースパッド10aとソースリード11aとを電気的に接続するものである。導電膜24bは、ゲートパッド10bとゲートリード11bとを電気的に接続するものである。導電膜24cは、ドレインパッド10cとドレインリード11cとを電気的に接続するものである。導電膜24dは、ドレインパッド10dとリードフレーム11とを電気的に接続するものである。ステップS6:ステップS6では、図11及び図12に示すように、封止層20をリードフレーム11に接合する。図11は図12の破線I-Iに沿った断面に対応している。詳細には、図11aに示すように、例えばマウンタ又はダイボンダ等の装置を用いて、化合物半導体素子10が固定されたリードフレーム11に対して封止層20を位置合せする。このとき、ソースパッド10a、リードフレーム11、ソースリード11a、及びこれらの間の隙間を埋め込む補助層13aの表面形状に対して、導電膜24aの表面形状が噛合する。ゲートパッド10b、リードフレーム11、ゲートリード11b、及びこれらの間の隙間を埋め込む補助層13bの表面形状に対して、導電膜24bの表面形状が噛合する。リードフレーム11、ドレインリード11c及びこれらの間の隙間を埋め込む補助層13cの表面形状に対して、導電膜24cの表面形状が噛合する。ドレインパッド10d、リードフレーム11、及びこれらの間の隙間を埋め込む補助層13dの表面形状に対して、導電膜24dの表面形状が噛合する。この状態で、図11b及び図12に示すように、例えば180°C程度の温度、1MPa~5MPa程度の圧力により、約30分間程度、加熱及び加圧する。これにより、樹脂層25の絶縁樹脂、接続導電膜24の導電性材料、及び補助層13a,13b,13c,13dの樹脂が完全に硬化する。同時に、接続導電膜24の導電性材料中の導電性フィラーが接触して導電性を発現する。これにより、ソースパッド10aとソースリード11aとが導電膜24aで電気的に接続される。ゲートパッド10bとゲートリード11bとが導電膜24bで電気的に接続される。ドレインパッド10cとドレインリード11cとが導電膜24cで電気的に接続される。ドレインパッド10dとリードフレーム11とが導電膜24dで電気的に接続される。以上により、本実施形態による半導体パッケージが形成される。本実施形態では、各々は幅広の導電膜24a~24dからなる大面積の接続導電膜24で電気的な導通を得るため、接続抵抗を低減させて大電流を流すことができる。また、補助層13a,13b,13c,13dをリードフレーム11及び各リード11a~11d間の隙間を埋め込むように予め形成しておき、接続導電膜24で接続することで、電極間の接続距離接続箇所数を低減させることができる。また、封止層20の表面形状をリードフレーム11側の表面高低差に見合った形状に予め形成しておき、封止層20に接続導電膜24を埋め込んでおくことで、所期の薄型の半導体パッケージが実現する。また本実施形態では、各電極間の接続と、モールド樹脂による化合物半導体素子10の封止とを一括で行うため、工程の短縮を図ることができる。以上説明したように、本実施形態によれば、電極間の接続抵抗の低減、電極間の接続距離接続箇所数の低減、及び十分な薄型化を、工程短縮を図りつつも容易且つ確実に実現することのできる半導体パッケージが実現する。第2の実施形態本実施形態では、第1の実施形態による半導体パッケージを適用した電源装置を開示する。図13は、第2の実施形態による電源装置の概略構成を示す結線図である。本実施形態による電源装置は、高圧の一次側回路31及び低圧の二次側回路32と、一次側回路31と二次側回路32との間に配設されるトランス33とを備えて構成される。一次側回路31は、交流電源34と、いわゆるブリッジ整流回路35と、複数ここでは4つのスイッチング素子36a,36b,36c,36dとを備えて構成される。また、ブリッジ整流回路35は、スイッチング素子36eを有している。二次側回路32は、複数ここでは3つのスイッチング素子37a,37b,37cを備えて構成される。本実施形態では、一次側回路31のスイッチング素子36a,36b,36c,36d,36eが、上記の化合物半導体素子のAlGaN/GaNHEMTとされている。一方、二次側回路32のスイッチング素子37a,37b,37cは、シリコンを用いた通常のMISFETとされている。本実施形態では、電極間の接続抵抗の低減、電極間の接続距離接続箇所数の低減、及び十分な薄型化を、工程短縮を図りつつも容易且つ確実に実現することのできる半導体パッケージを、高圧回路に適用する。これにより、信頼性の高い大電力の電源回路が実現する。第3の実施形態本実施形態では、第1の実施形態による半導体パッケージを適用した高周波増幅器を開示する。図14は、第3の実施形態による高周波増幅器の概略構成を示す結線図である。本実施形態による高周波増幅器は、ディジタルプレディストーション回路41と、ミキサー42a,42bと、パワーアンプ43とを備えて構成される。ディジタルプレディストーション回路41は、入力信号の非線形歪みを補償するものである。ミキサー42aは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ43は、交流信号とミキシングされた入力信号を増幅するものであり、上記の化合物半導体素子のAlGaN/GaNHEMTを有している。なお図14では、例えばスイッチの切り替えにより、出力側の信号をミキサー42bで交流信号とミキシングしてディジタルプレディストーション回路41に送出できる構成とされている。本実施形態では、電極間の接続抵抗の低減、電極間の接続距離接続箇所数の低減、及び十分な薄型化を、工程短縮を図りつつも容易且つ確実に実現することのできる半導体パッケージを、高周波増幅器に適用する。これにより、信頼性の高い高耐圧の高周波増幅器が実現する。以下、半導体装置及びその製造方法の諸態様を、付記としてまとめて記載する。付記1表面に接続導電膜が形成された封止層を、半導体素子の電極とリードとに前記接続導電膜が接触するように当接し、前記封止層により、前記接続導電膜で前記電極と前記リードとを電気的に接続すると共に、前記半導体素子を封止することを特徴とする半導体装置の製造方法。付記2前記電極と前記リードとの間の隙間を埋め込む補助層が設けられており、前記電極及び前記リードと前記補助層とに前記接続導電膜が接触することを特徴とする付記1に記載の半導体装置の製造方法。付記3前記補助層は、前記電極、前記リード、及び前記半導体素子が設けられたリードフレームの間の隙間を埋め込むように、表面が平坦に形成されることを特徴とする付記2に記載の半導体装置の製造方法。付記4前記補助層は、耐熱性樹脂で形成されることを特徴とする付記2又は3に記載の半導体装置の製造方法。付記5前記電極及び前記リードに対してフィルムを圧接し、前記補助層を形成することを特徴とする付記2~4のいずれか1項に記載の半導体装置の製造方法。付記6前記接続導電膜を、前記封止層の表面にジェットディスペンサを用いて形成することを特徴とする付記1~5のいずれか1項に記載の半導体装置の製造方法。付記7前記接続導電膜を、前記封止層の表面にメッキ法により形成することを特徴とする付記1~5のいずれか1項に記載の半導体装置の製造方法。付記8前記表面の形状と噛合する構造体を用いて前記封止層を形成し、前記構造体を除去することを特徴とする付記1~7のいずれか1項に記載の半導体装置の製造方法。図8~図9付記9前記半導体素子は、化合物半導体素子であることを特徴とする付記1~8のいずれか1項に記載の半導体装置の製造方法。付記10互いの表面間及び裏面間に高低差を有するリード及びリードフレームと、表面に電極が形成されており、前記リードフレーム上に設けられた半導体素子と、前記電極、前記リード及び前記リードフレームの間の隙間を埋め込む補助層と、前記電極、前記リード及び前記補助層に接触し、前記電極と前記リードとを電気的に接続する接続導電膜と、前記半導体素子を封止する封止層とを含むことを特徴とする半導体装置。付記11前記補助層は、前記電極、前記リード及び前記リードフレームの間の隙間を埋め込むように、表面が平坦に形成されることを特徴とする付記10に記載の半導体装置。付記12前記半導体素子は、化合物半導体素子であることを特徴とする付記10又は11に記載の半導体装置。付記13前記補助層は、耐熱性樹脂からなることを特徴とする付記10~12のいずれか1項に記載の半導体装置。付記14変圧器と、前記変圧器を挟んで高圧回路及び低圧回路とを備えた電源回路であって、互いの表面間及び裏面間に高低差を有するリード及びリードフレームと、表面に電極が形成されており、前記リードフレーム上に設けられた化合物半導体素子と、前記電極、前記リード及び前記リードフレームの間の隙間を埋め込む補助層と、前記電極、前記リード及び前記補助層に接触し、前記電極と前記リードとを電気的に接続する接続導電膜と、前記化合物半導体素子を封止する封止層とを含むことを特徴とする電源回路。付記15入力した高周波電圧を増幅して出力する高周波増幅器であって、互いの表面間及び裏面間に高低差を有するリード及びリードフレームと、表面に電極が形成されており、前記リードフレーム上に設けられた化合物半導体素子と、前記電極、前記リード及び前記リードフレームの間の隙間を埋め込む補助層と、前記電極、前記リード及び前記補助層に接触し、前記電極と前記リードとを電気的に接続する接続導電膜と、前記化合物半導体素子を封止する封止層とを含むことを特徴とする高周波増幅器。"