入力信号に基づいた出力信号を出力端子から出力し、インピーダンス制御信号に応じて前記出力端子をハイインピーダンスにする出力回路であって、第1の電源にソースが接続された出力pMOSトランジスタと、前記第1の出力pMOSトランジスタのドレインと接地との間に接続された出力nMOSトランジスタと、前記出力pMOSトランジスタのドレインと前記出力nMOSトランジスタのドレインとの間に接続された出力端子と、前記出力pMOSトランジスタのオン/オフを制御するための第1のゲート制御信号を第1のゲート制御端子から出力する第1のレベルシフタ回路と、前記出力nMOSトランジスタのオン/オフを制御するための第2のゲート制御信号を第2のゲート制御端子から出力する第2のレベルシフタ回路と、を備え、前記第1のレベルシフタ回路は、前記第1の電源にソースが接続された第1のpMOSトランジスタと、前記第1のpMOSトランジスタのドレインと前記接地との間に接続され、第1の論理信号が入力される第1の論理端子にゲートが接続された第1のnMOSトランジスタと、前記第1の電源にソースが接続された第2のpMOSトランジスタと、前記第2のpMOSトランジスタのドレインと前記接地との間に接続され、前記第1の論理信号の論理を反転した第2の論理信号が入力される第2の論理端子にゲートが接続された第2のnMOSトランジスタと、前記第1の電源にソースが接続され、前記第2のnMOSトランジスタのドレインにドレインが接続され、前記インピーダンス制御信号に基づいた第1の出力制御信号が入力される第1の制御端子にゲートが接続された第1の制御pMOSトランジスタと、前記第2のnMOSトランジスタのゲートにドレインが接続され、前記接地にソースが接続され、前記インピーダンス制御信号に基づいた第2の出力制御信号が入力される第2の制御端子にゲートが接続された第1の制御nMOSトランジスタと、を有し、前記第2のレベルシフタ回路は、前記第1の電源にソースが接続された第3のpMOSトランジスタと、前記第3のpMOSトランジスタのドレインと前記接地との間に接続され、第3の論理信号が入力される第3の論理端子にゲートが接続された第3のnMOSトランジスタと、前記第1の電源にソースが接続された第4のpMOSトランジスタと、前記第4のpMOSトランジスタのドレインと前記接地との間に接続され、前記第3の論理信号の論理を反転した第4の論理信号が入力される第4の論理端子にゲートが接続された第4のnMOSトランジスタと、前記接地にソースが接続され、前記第4のnMOSトランジスタのドレインにドレインが接続され、前記第2の出力制御信号が入力される第3の制御端子にゲートが接続された第2の制御nMOSトランジスタと、前記第3のnMOSトランジスタのゲートにドレインが接続され、前記接地にソースが接続され、前記第2の出力制御信号が入力される第4の制御端子にゲートが接続された第3の制御nMOSトランジスタと、を有することを特徴とする出力回路。前記第1のレベルシフタ回路は、前記第1のpMOSトランジスタのドレインと前記第1のnMOSトランジスタのドレインとの間に接続され、前記第1の論理端子にゲートが接続された第5のpMOSトランジスタと、前記第2のpMOSトランジスタのドレインと前記第2のnMOSトランジスタのドレインとの間に接続され、前記第2の論理端子にゲートが接続された第6のpMOSトランジスタと、をさらに有し、前記第2のレベルシフタ回路は、前記第3のpMOSトランジスタのドレインと前記第3のnMOSトランジスタのドレインとの間に接続され、前記第3の論理端子にゲートが接続された第7のpMOSトランジスタと、前記第4のpMOSトランジスタのドレインと前記第4のnMOSトランジスタのドレインとの間に接続され、前記第4の論理端子にゲートが接続された第8のpMOSトランジスタと、をさらに有し、前記第1の論理信号は、前記第3の論理信号であり、前記インピーダンス制御信号に応じて前記第1ないし第4の論理端子がハイインピーダンスになり、且つ前記インピーダンス制御信号に基づいた前記第1、第2の出力制御信号により前記第1の制御pMOSトランジスタ、前記第1ないし第3の制御nMOSトランジスタがオンすることより、前記出力端子がハイインピーダンスになることを特徴とする請求項1に記載の出力回路。前記第1のレベルシフタ回路は、前記第1のpMOSトランジスタのドレインと前記第1のnMOSトランジスタのドレインとの間に接続され、前記第1の論理端子にゲートが接続された第5のpMOSトランジスタと、前記第2のpMOSトランジスタのドレインと前記第2のnMOSトランジスタのドレインとの間に接続され、前記第2の論理端子にゲートが接続された第6のpMOSトランジスタと、をさらに有し、前記第2のレベルシフタ回路は、前記第3のpMOSトランジスタのドレインと前記第3のnMOSトランジスタのドレインとの間に接続され、前記第3の論理端子にゲートが接続された第7のpMOSトランジスタと、前記第4のpMOSトランジスタのドレインと前記第4のnMOSトランジスタのドレインとの間に接続され、前記第4の論理端子にゲートが接続された第8のpMOSトランジスタと、をさらに有し、前記インピーダンス制御信号に応じた前記第1の論理信号により前記第1のnMOSトランジスタがオンし且つ前記第5のpMOSトランジスタがオフし、前記インピーダンス制御信号に応じた前記第4の論理信号により前記第4のnMOSトランジスタがオンし且つ前記第8のpMOSトランジスタがオフし、前記インピーダンス制御信号に基づいた前記第1、第2の出力制御信号により前記第1の制御pMOSトランジスタ、前記第1ないし第3の制御nMOSトランジスタがオンすることより、前記出力端子がハイインピーダンスになることを特徴とする請求項1に記載の出力回路。前記出力pMOSトランジスタおよび前記出力nMOSトランジスタは、前記第1ないし第4のpMOSトランジスタ、前記第1ないし第4のnMOSトランジスタ、前記第1の制御pMOSトランジスタ、および、前記第1ないし第3の制御nMOSトランジスタよりも、サイズが大きいことを特徴とする請求項1ないし3のいずれか一項に記載の出力回路。前記第1ないし第4のインピーダンス制御信号は、前記インピーダンス制御信号に基づいて、前記第1の電源が供給する第1の電源電圧から生成され、前記第1ないし第4の論理信号は、前記入力信号に基づいて、前記第1の電源と異なる第2の電源が供給する第2の電源電圧から生成され、前記第1の電源電圧は、前記第2の電源電圧よりも高いことを特徴とする請求項1ないし4のいずれか一項に記載の出力回路。前記第1のレベルシフタ回路は、第1の制御pMOSトランジスタのドレインに入力が接続され、前記第1の電源から前記第1の電源電圧が供給されて駆動する第1の出力インバータと、前記第1の出力インバータの出力に入力が接続され、前記第1のゲート制御端子に出力が接続され、前記第1の電源電圧が供給されて駆動する第2の出力インバータと、をさらに有し、前記第2のレベルシフタ回路は、第2の制御nMOSトランジスタのドレインに入力が接続され、前記第1の電源電圧が供給されて駆動する第3の出力インバータと、前記第3の出力インバータの出力に入力が接続され、前記第2のゲート制御端子に出力が接続され、前記第1の電源電圧が供給されて駆動する第4の出力インバータと、をさらに有することを特徴とする請求項1ないし5のいずれか一項に記載の出力回路。前記出力信号は、第1の電源電圧で駆動するNAND型フラッシュメモリに供給され、前記入力信号は、前記第1の電源電圧よりも低い第2の電源電圧で駆動し、前記NAND型フラッシュメモリを制御するコントローラから供給されることを特徴とする請求項1ないし6のいずれか一項に記載の出力回路。入力信号に基づいて論理信号を出力し、インピーダンス制御信号に基づいて出力制御信号を出力する出力制御回路と、前記論理信号に応じて出力端子から出力信号を出力し、前記出力制御信号に応じて前記出力端子をハイインピーダンスにする出力回路と、を備え、前記出力回路は、第1の電源にソースが接続された出力pMOSトランジスタと、前記第1の出力pMOSトランジスタのドレインと接地との間に接続された出力nMOSトランジスタと、前記出力pMOSトランジスタのドレインと前記出力nMOSトランジスタのドレインとの間に接続された出力端子と、前記出力pMOSトランジスタのオン/オフを制御するための第1のゲート制御信号を第1のゲート制御端子から出力する第1のレベルシフタ回路と、前記出力nMOSトランジスタのオン/オフを制御するための第2のゲート制御信号を第2のゲート制御端子から出力する第2のレベルシフタ回路と、を備え、前記第1のレベルシフタ回路は、前記第1の電源にソースが接続された第1のpMOSトランジスタと、前記第1のpMOSトランジスタのドレインと前記接地との間に接続され、第1の論理信号が入力される第1の論理端子にゲートが接続された第1のnMOSトランジスタと、前記第1の電源にソースが接続された第2のpMOSトランジスタと、前記第2のpMOSトランジスタのドレインと前記接地との間に接続され、前記第1の論理信号の論理を反転した第2の論理信号が入力される第2の論理端子にゲートが接続された第2のnMOSトランジスタと、前記第1の電源にソースが接続され、前記第2のnMOSトランジスタのドレインにドレインが接続され、前記インピーダンス制御信号に基づいた第1の出力制御信号が入力される第1の制御端子にゲートが接続された第1の制御pMOSトランジスタと、前記第2のnMOSトランジスタのゲートにドレインが接続され、前記接地にソースが接続され、前記インピーダンス制御信号に基づいた第2の出力制御信号が入力される第2の制御端子にゲートが接続された第1の制御nMOSトランジスタと、を有し、前記第2のレベルシフタ回路は、前記第1の電源にソースが接続された第3のpMOSトランジスタと、前記第3のpMOSトランジスタのドレインと前記接地との間に接続され、第3の論理信号が入力される第3の論理端子にゲートが接続された第3のnMOSトランジスタと、前記第1の電源にソースが接続された第4のpMOSトランジスタと、前記第4のpMOSトランジスタのドレインと前記接地との間に接続され、前記第3の論理信号の論理を反転した第4の論理信号が入力される第4の論理端子にゲートが接続された第4のnMOSトランジスタと、前記接地にソースが接続され、前記第4のnMOSトランジスタのドレインにドレインが接続され、前記第2の出力制御信号が入力される第3の制御端子にゲートが接続された第2の制御nMOSトランジスタと、前記第3のnMOSトランジスタのゲートにドレインが接続され、前記接地にソースが接続され、前記第2の出力制御信号が入力される第4の制御端子にゲートが接続された第3の制御nMOSトランジスタと、を有することを特徴とする出力制御システム。前記出力制御回路は、前記入力信号が入力される信号入力端子と、前記インピーダンス制御信号が入力されるインピーダンス制御入力端子と、前記信号入力端子に入力が接続され、前記第1の電源から第1の電源電圧が供給されて駆動し、前記第1の出力制御信号を出力する第1の制御インバータと、前記第1の制御インバータの出力に入力が接続され、前記第1の電源電圧が供給されて駆動し、前記第2の出力制御信号を出力する第2の制御インバータと、前記信号入力端子に入力が接続され、前記第2の電源から前記第1の電源電圧よりも低い第2の電源電圧が供給されて駆動する第3の制御インバータと、前記第3の制御インバータの出力に入力が接続され、前記第2の電源電圧が供給されて駆動する第4の制御インバータと、前記第4の制御インバータの出力に一端が接続され、前記インピーダンス制御入力端子にゲートが接続され、前記第1の論理信号を他端から出力する第1のトランスミッションゲートと、前記第3の制御インバータの出力に一端が接続され、前記インピーダンス制御入力端子にゲートが接続され、前記第2の論理信号を他端から出力する第2のトランスミッションゲートと、を有することを特徴とする請求項8に記載の出力制御システム。前記出力制御回路は、前記入力信号が入力される信号入力端子と、前記インピーダンス制御信号が入力されるインピーダンス制御入力端子と、前記信号入力端子に入力が接続され、前記第1の電源から第1の電源電圧が供給されて駆動し、前記第1の出力制御信号を出力する第1の制御インバータと、前記第1の制御インバータの出力に入力が接続され、前記第1の電源電圧が供給されて駆動し、前記第2の出力制御信号を出力する第2の制御インバータと、前記インピーダンス制御入力端子に入力が接続され、第2の電源から前記第1の電源電圧よりも低い第2の電源電圧が供給されて駆動する第3の制御インバータと、前記第3の制御インバータの出力および前記信号入力端子に入力が接続され、前記第2の電源電圧が供給されて駆動し、前記第2の論理信号を出力するNAND回路と、前記NAND回路の出力に入力が接続され、前記第2の電源電圧が供給されて駆動し、前記第1の論理信号を出力する第4の制御インバータと、前記インピーダンス制御端子および前記信号入力端子に入力が接続され、前記第2の電源電圧が供給されて駆動し、前記第4の論理信号を出力するNOR回路と、前記NOR回路の出力に入力が接続され、前記第2の電源電圧が供給されて駆動し、前記第3の論理信号を出力する第5の制御インバータと、を有することを特徴とする請求項8に記載の出力制御システム。回路面積の縮小を図りつつ、待機電流をカットオフすることが可能な出力回路を提供する。実施例に従った出力回路は、入力信号に基づいた出力信号を出力端子から出力し、インピーダンス制御信号に応じて前記出力端子をハイインピーダンスにする出力回路である。出力回路は、第1の電源にソースが接続された出力pMOSトランジスタを備える。出力回路は、前記第1の出力pMOSトランジスタのドレインと接地との間に接続された出力nMOSトランジスタを備える。出力回路は、前記出力pMOSトランジスタのドレインと前記出力nMOSトランジスタのドレインとの間に接続された出力端子を備える。出力回路は、前記出力pMOSトランジスタのオン/オフを制御するための第1のゲート制御信号を第1のゲート制御端子から出力する第1のレベルシフタ回路を備える。出力回路は、前記出力nMOSトランジスタのオン/オフを制御するための第2のゲート制御信号を第2のゲート制御端子から出力する第2のレベルシフタ回路と、を備える。前記第1のレベルシフタ回路は、前記第1の電源にソースが接続された第1のpMOSトランジスタと、前記第1のpMOSトランジスタのドレインと前記接地との間に接続され、第1の論理信号が入力される第1の論理端子にゲートが接続された第1のnMOSトランジスタと、前記第1の電源にソースが接続された第2のpMOSトランジスタと、前記第2のpMOSトランジスタのドレインと前記接地との間に接続され、前記第1の論理信号の論理を反転した第2の論理信号が入力される第2の論理端子にゲートが接続された第2のnMOSトランジスタと、前記第1の電源にソースが接続され、前記第2のnMOSトランジスタのドレインにドレインが接続され、前記インピーダンス制御信号に基づいた第1の出力制御信号が入力される第1の制御端子にゲートが接続された第1の制御pMOSトランジスタと、前記第2のnMOSトランジスタのゲートにドレインが接続され、前記接地にソースが接続され、前記インピーダンス制御信号に基づいた第2の出力制御信号が入力される第2の制御端子にゲートが接続された第1の制御nMOSトランジスタと、を有する。前記第2のレベルシフタ回路は、前記第1の電源にソースが接続された第3のpMOSトランジスタと、前記第3のpMOSトランジスタのドレインと前記接地との間に接続され、第3の論理信号が入力される第3の論理端子にゲートが接続された第3のnMOSトランジスタと、前記第1の電源にソースが接続された第4のpMOSトランジスタと、前記第4のpMOSトランジスタのドレインと前記接地との間に接続され、前記第3の論理信号の論理を反転した第4の論理信号が入力される第4の論理端子にゲートが接続された第4のnMOSトランジスタと、前記接地にソースが接続され、前記第4のnMOSトランジスタのドレインにドレインが接続され、前記第2の出力制御信号が入力される第3の制御端子にゲートが接続された第2の制御nMOSトランジスタと、前記第3のnMOSトランジスタのゲートにドレインが接続され、前記接地にソースが接続され、前記第2の出力制御信号が入力される第4の制御端子にゲートが接続された第3の制御nMOSトランジスタと、を有する。以下、各実施例について図面に基づいて説明する。図1は、出力制御システム1000の構成の一例を示す図である。図1に示すように、出力制御システム1000は、出力制御回路101と、出力回路100と、を備える。出力制御回路101は、入力端子Tinを介して入力された入力信号INに基づいて論理信号を出力し、また、インピーダンス制御端子TDISを介して入力されたインピーダンス制御信号に基づいて出力制御信号を出力するようになっている。なお、入力信号INは、例えば、第2の電源から供給され第1の電源電圧VDDHよりも低い第2の電源電圧VDDLで駆動し、NAND型フラッシュメモリ図示せずを制御するコントローラ図示せずから供給される。また、インピーダンス制御信号DISは、例えば、第2の電源電圧VDDLで駆動するCPU図示せずから供給される。また、出力回路100は、該論理信号に応じて出力端子Toutから出力信号OUTを出力するようになっている。また、出力回路100は、該出力制御信号に応じて出力端子Toutをハイインピーダンス出力回路100の内部回路と電気的に接続されていない絶縁された状態にするようになっている。すなわち、出力回路100は、入力信号INに基づいた出力信号OUTを出力端子Toutから出力し、インピーダンス制御信号DISに応じて出力端子Toutをハイインピーダンスにするようになっている。なお、出力信号OUTは、例えば、第1の電源から供給される第1の電源電圧VDDHで駆動するNAND型フラッシュメモリ図示せずに供給されるようになっている。ここで、図2は、実施例1に係る、図1に示す出力回路100の構成の一例を示す回路図である。例えば、図2に示すように、出力回路100は、第1のレベルシフタ回路100aと、第2のレベルシフタ回路100bと、出力pMOSトランジスタ100cと、出力nMOSトランジスタ100dと、出力端子Toutと、を備える。出力pMOSトランジスタ100cは、該第1の電源にソースが接続されている。出力nMOSトランジスタ100dは、第1の出力pMOSトランジスタ100cのドレインと接地との間に接続されている。出力端子Toutは、出力pMOSトランジスタ100cのドレインと出力nMOSトランジスタ100dのドレインとの間に接続されている。第1のレベルシフタ回路100aは、出力pMOSトランジスタ100cのオン/オフを制御するための第1のゲート制御信号PGATEを第1のゲート制御端子100a1から出力するようになっている。第2のレベルシフタ回路100bは、出力nMOSトランジスタ100dのオン/オフを制御するための第2のゲート制御信号NGATEを第2のゲート制御端子100b1から出力するようになっている。ここで、図2に示すように、第1のレベルシフタ回路100aは、例えば、第1のpMOSトランジスタMp1と、第2のpMOSトランジスタMp2と、第5のpMOSトランジスタMp5と、第6のpMOSトランジスタMp6と、第1のnMOSトランジスタMn1と、第2のnMOSトランジスタMn2と、第1の制御pMOSトランジスタMpc1と、第1の制御nMOSトランジスタMnc1と、第1の出力インバータI1と、第2の出力インバータI2と、を有する。第1のpMOSトランジスタMp1は、該第1の電源にソースが接続されている。第1のnMOSトランジスタMn1は、第1のpMOSトランジスタMp1のドレインと接地との間に接続され、第1の論理信号Aが入力される第1の論理端子T1にゲートが接続されている。第2のpMOSトランジスタMp2は、該第1の電源にソースが接続されている。第2のnMOSトランジスタMn2は、第2のpMOSトランジスタMp2のドレインと接地との間に接続され、第1の論理信号Aの論理を反転した第2の論理信号/Aが入力される第2の論理端子T2にゲートが接続されている。第5のpMOSトランジスタMp5は、第1のpMOSトランジスタMp1のドレインと第1のnMOSトランジスタMn1のドレインとの間に接続され、第1の論理端子T1にゲートが接続されている。第6のpMOSトランジスタMp6は、第2のpMOSトランジスタMp2のドレインと第2のnMOSトランジスタMn2のドレインとの間に接続され、第2の論理端子T2にゲートが接続されている。第1の制御pMOSトランジスタMpc1は、該第1の電源にソースが接続され、第2のnMOSトランジスタMp2のドレインにドレインが接続されている。この第1の制御pMOSトランジスタMpc1は、インピーダンス制御信号DISに基づいた第1の出力制御信号/DISXが入力される第1の制御端子Tc1に、ゲートが接続されている。第1の制御nMOSトランジスタMnc1は、第2のnMOSトランジスタMn2のゲートにドレインが接続され、接地にソースが接続されている。この第1の制御nMOSトランジスタMnc1は、インピーダンス制御信号DISに基づいた第2の出力制御信号DISXが入力される第2の制御端子Tc2にゲートが接続されている。第1の出力インバータI1は、第1の制御pMOSトランジスタMp1のドレインに入力が接続され、該第1の電源から該第1の電源電圧VDDHが供給されて駆動するようになっている。第2の出力インバータI2は、第1の出力インバータI1の出力に入力が接続され、第1のゲート制御端子100a1に出力が接続され、該第1の電源電圧VDDHが供給されて駆動するようになっている。また、図2に示すように、第2のレベルシフタ回路100bは、第3のpMOSトランジスタMp3と、第3のnMOSトランジスタMn3と、第4のpMOSトランジスタMp4と、第4のnMOSトランジスタMn4と、第7のpMOSトランジスタMp7と、第8のpMOSトランジスタMp8と、第2の制御nMOSトランジスタMnc2と、第3の制御nMOSトランジスタMnc3と、第3の出力インバータI3と、第4の出力インバータI4と、を有する。第3のpMOSトランジスタMp3は、該第1の電源にソースが接続されている。第3のnMOSトランジスタMn3は、第3のpMOSトランジスタMp3のドレインと接地との間に接続され、第3の論理信号Bが入力される第3の論理端子T3にゲートが接続されている。第4のpMOSトランジスタMp4は、該第1の電源にソースが接続されている。第4のnMOSトランジスタMn4は、第4のpMOSトランジスタMp4のドレインと接地との間に接続され、第3の論理信号Aの論理を反転した第4の論理信号/Aが入力される第4の論理端子T4にゲートが接続されている。第7のpMOSトランジスタMp7は、第3のpMOSトランジスタMp3のドレインと第3のnMOSトランジスタMn3のドレインとの間に接続され、第3の論理端子T3にゲートが接続されている。第8のpMOSトランジスタMp8は、第4のpMOSトランジスタMp4のドレインと第4のnMOSトランジスタMn4のドレインとの間に接続され、第4の論理端子T4にゲートが接続されている。第2の制御nMOSトランジスタMnc2は、接地にソースが接続され、第4のnMOSトランジスタMn4のドレインにドレインが接続され、第2の出力制御信号DISXが入力される第3の制御端子Tc3にゲートが接続されている。第3の制御nMOSトランジスタMnc3は、第3のnMOSトランジスタMn3のゲート第3の論理端子T3にドレインが接続され、接地にソースが接続され、第2の出力制御信号DISXが入力される第4の制御端子Tc4にゲートが接続されている。第3の出力インバータI3は、第2の制御nMOSトランジスタMnc2のドレインに入力が接続され、該第1の電源から該第1の電源電圧VDDHが供給されて駆動するようになっている。第4の出力インバータI4は、第3の出力インバータI3の出力に入力が接続され、第2のゲート制御端子100b1に出力が接続され、該第1の電源から該第1の電源電圧VDDHが供給されて駆動するようになっている。なお、本実施例1では、上述のように、第1の論理信号Aは、第3の論理信号Aであるこのため、表記も同じになっている。同様に、第2の論理信号/Aは、第4の論理信号/Aであるこのため、表記も同じになっている。また、上述のように、第2ないし第4のインピーダンス制御信号DISXは、同じ信号であるこのため、表記も同じになっている。なお、出力pMOSトランジスタ100cおよび出力nMOSトランジスタ100dは、第1ないし第8のpMOSトランジスタMp1~Mp8、第1ないし第4のnMOSトランジスタ、第1の制御pMOSトランジスタMpc1、および、第1ないし第3の制御nMOSトランジスタMnc1~Mnc3よりも、サイズが大きくなるように設定されている。これにより、出力信号OUTの応答性を向上することができる。ここで、図3は、実施例1に係る、図1に示す出力制御回路101の構成の一例を示す回路図である。図3に示すように、出力制御回路101は、第1の制御インバータ101aと、第2の制御インバータ101bと、第3の制御インバータ101cと、第4の制御インバータ101dと、第1のトランスミッションゲート101eと、第2のトランスミッションゲート101fと、信号入力端子TINと、インピーダンス制御入力端子TDISと、を有する。信号入力端子Tinは、既述のように、入力信号INが入力されるようになっている。インピーダンス制御入力端子TDISは、既述のように、インピーダンス制御信号DISが入力されるようになっている。第1の制御インバータ101aは、信号入力端子Tinに入力が接続され、該第1の電源から第1の電源電圧VDDHが供給されて駆動し、第1の出力制御信号/DISXを出力するようになっている。すなわち、この第1の制御インバータ101aの出力は、第1の制御端子Tc1に接続されている。第2の制御インバータ101bは、第1の制御インバータ101aの出力に入力が接続され、該第1の電源電圧VDDHが供給されて駆動し、第2の出力制御信号DISを出力するようになっている。すなわち、この第2の制御インバータ101bの出力は、第2ないし第4の制御端子Tc2~Tc4に接続されている。第3の制御インバータ101cは、信号入力端子Tinに入力が接続され、該第2の電源から該第1の電源電圧VDDHよりも低い第2の電源電圧VDDLが供給されて駆動するようになっている。第4の制御インバータ101dは、第3のインバータの出力に入力が接続され、第2の電源電圧VDDLが供給されて駆動するようになっている。第1のトランスミッションゲート101eは、第4の制御インバータ101dの出力に一端が接続され、インピーダンス制御入力端子TDISにゲートが接続され、第1、第3の論理信号Aを他端から出力するようになっている。すなわち、この第1のトランスミッションゲート101eの他端は、第1、第3の論理端子T1、T3に接続されている。したがって、インピーダンス制御信号DISに応じて第1のトランスミッションゲート101eがオフすることにより、第1、第3の論理端子T1、T3第1、第3の論理信号Aが、ハイインピーダンスになる。また、第2のトランスミッションゲート101fは、第3の制御インバータ101cの出力に一端が接続され、インピーダンス制御入力端子TDISにゲートが接続され、第2、第4の論理信号/Aを他端から出力するようになっている。すなわち、この第2のトランスミッションゲート101fの他端は、第2、第4の論理端子T2、T4に接続されている。したがって、インピーダンスDISに応じて第2のトランスミッションゲート101fがオフすることにより、第2、第4の論理端子T2、T4第2、第4の論理信号/Aが、ハイインピーダンスになる。このように、出力制御回路101において、第1ないし第4のインピーダンス制御信号/DISX、DISXは、インピーダンス制御信号DISに基づいて、該第1の電源が供給する第1の電源電圧VDDHから生成されている。すなわち、第1ないし第4のインピーダンス制御信号/DISX、DISXのHighレベルすなわち、論理1は、例えば、第1の電源電圧VDDHである。一方、第1ないし第4のインピーダンス制御信号/DISX、DISXのLowレベルすなわち、論理0は、接地電圧である。また、出力制御回路において、第1ないし第4の論理信号A、/Aは、入力信号INに基づいて、該第1の電源と異なる第2の電源が供給する第2の電源電圧VDDLから生成されている。すなわち、第1ないし第4の論理信号A、/AのHighレベルすなわち、論理1は、例えば、第2の電源電圧VDDLである。一方、第1ないし第4の論理信号/A、AのLowレベルすなわち、論理0は、接地電圧である。次に、以上のような構成を有する出力制御システム1000の動作の一例について説明する。ここで、図4は、図1に示す出力制御システム1000における各信号の真理値の一例を示す図である。図4に示すように、出力制御システム1000の出力信号OUTを使用する場合は、インピーダンス制御信号DISは、論理0Lowレベルに設定される。この場合、図3に示す出力制御回路101は、入力信号INに応じて論理信号A、/Aを出力する。また、出力制御回路101は、第1、第2のインピーダンス制御信号/DISX、DISXを、論理1、0に設定する。この場合、図2に示す第1のレベルシフタ回路100aにおいて、第1の制御pMOSトランジスタMpc1および第1の制御nMOSトランジスタMnc1は、オフする。したがって、論理信号A、/Aに応じた第1のゲート制御信号PGATEが出力pMOSトランジスタ100cのゲートに入力される。同様に、図2に示す第2のレベルシフタ回路100bにおいて、第2、第3の制御nMOSトランジスタMnc2、Mnc3は、オフする。したがって、論理信号A、/Aに応じた第2のゲート制御信号NGATEが出力nMOSトランジスタ100dのゲートに入力される。これにより、出力pMOSトランジスタ100cと出力nMOSトランジスタ100dとが相補的にオン/オフする。すなわち、出力端子Toutから入力信号Inに応じた出力信号OUTが出力される。一方、出力制御システム1000の出力信号OUTを使用しない場合は、インピーダンス制御信号DISは、論理1Highレベルに設定される。この場合、図3に示す出力制御回路101において、インピーダンス制御信号DISにより第1、第2のトランスミッションゲート101e、101fgがオフする。これにより、第1ないし第4の論理端子T1~T4論理信号A、/Aが、ハイインピーダンスになる。また、出力制御回路101は、第1、第2のインピーダンス制御信号/DISX、DISXを、論理0、1に設定する。この場合、図2に示す第1のレベルシフタ回路100aにおいて、第1の制御pMOSトランジスタMpc1および第1の制御nMOSトランジスタMnc1は、オンする。したがって、Highレベル第1の電源電圧の第1のゲート制御信号PGATEが出力pMOSトランジスタ100cのゲートに入力される。同様に、図2に示す第2のレベルシフタ回路100bにおいて、第2、第3の制御nMOSトランジスタMnc2、Mnc3は、オンする。したがって、Lowレベル接地電圧の第2のゲート制御信号NGATEが出力nMOSトランジスタ100dのゲートに入力される。これにより、出力pMOSトランジスタ100cと出力nMOSトランジスタ100dとが両方ともオフする。すなわち、出力端子Toutがハイインピーダンスになる。すなわち、出力回路100は、インピーダンス制御信号DISに基づいた第1、第2の出力制御信号/DISX、DISXにより第1の制御pMOSトランジスタMpc1、第1ないし第3の制御nMOSトランジスタMnc1~Mnc3がオンすることより、出力端子Toutがハイインピーダンスになる。なお、この出力信号OUTを使用しない場合、第1のレベルシフタ回路100aにおいて、既述のように、インピーダンス制御信号DISに応じて、第1、第2の論理端子T1、T2が、ハイインピーダンスになるとともに、第1の制御pMOSトランジスタMpc1および第1の制御nMOSトランジスタMnc1は、オンするので、少なくとも第1のpMOSトランジスタMp1および第2のnMOSトランジスタMn2がオフする。これにより、第1のレベルシフタ回路100aの待機電流をカットオフすることができる。同様に、この出力信号OUTを使用しない場合、第2のレベルシフタ回路100bにおいて、既述のように、インピーダンス制御信号DISに応じて、第3、第4の論理端子T3、T4が、ハイインピーダンスになるとともに、第2、第3の制御nMOSトランジスタMnc2、Mnc3は、オンするので、少なくとも第4のpMOSトランジスタMp4および第3のnMOSトランジスタMn3がオフする。これにより、第2のレベルシフタ回路100bの待機電流をカットオフすることができる。このように、本実施例1に係る出力回路100では、出力端子Toutがハイインピーダンスのときは待機電流が流れない。すなわち、待機電流をカットオフするためのスイッチ素子が不要である。これにより、出力回路100の回路面積を削減可能である。さらに、出力回路100の動作スピードを高速化することができる。また、出力制御回路100はインバータとスイッチ素子とにより構成されているので、構成が単純であり、その設計が容易である。以上のように、本実施例1に係る出力回路によれば、回路面積の縮小を図りつつ、待機電流をカットオフすることができる。既述の出力回路100は、実施例1で説明した第1ないし第4の論理信号および第1ないし第4のインピーダンス制御信号とは異なる信号によっても、所定の動作を実施することはできる。そこで、本実施例2においては、この異なる信号より制御される出力回路について説明するとともに、この異なる信号を出力するための出力制御回路の構成の一例について説明する。なお、本実施例2に係る出力制御システムの全体的な構成も、図1の出力制御システム1000と同様である。ここで、図5は、実施例2に係る、図1に示す出力回路100の構成の一例を示す回路図である。図5に示す出力回路100は、回路構成が実施例1と同様であるが、入力される信号が異なる。すなわち、図5に示すように、第3の論理端子T3に、第1の論理信号Aと異なる第3の論理信号Bが入力される。また、第4の論理端子T4に、第2の論理信号/Aと異なる第4の論理信号/Bが入力される。出力回路100のその他は、実施理恵1と同様である。また、図6は、実施例2に係る、図1に示す出力制御回路101の構成の一例を示す回路図である。図6に示すように、出力制御回路101は、第1の制御インバータ101aと、第2の制御インバータ101bと、第3の制御インバータ101gと、第4の制御インバータ101iと、第5の制御インバータ101kと、AND回路101hと、NOR回路101jと、信号入力端子TINと、インピーダンス制御入力端子TDISと、を有する。信号入力端子Tinは、入力信号INが入力されるようになっている。インピーダンス制御入力端子TDISは、インピーダンス制御信号DISが入力されるようになっている。第1の制御インバータ101aは、信号入力端子Tinに入力が接続され、該第1の電源から第1の電源電圧VDDHが供給されて駆動し、第1の出力制御信号/DISXを出力するようになっている。すなわち、この第1の制御インバータ101aの出力は、第1の制御端子Tc1に接続されている。第2の制御インバータ101bは、第1の制御インバータ101aの出力に入力が接続され、該第1の電源電圧VDDHが供給されて駆動し、第2の出力制御信号DISを出力するようになっている。すなわち、この第2の制御インバータ101bの出力は、第2ないし第4の制御端子Tc2~Tc4に接続されている。第3の制御インバータ101gは、インピーダンス制御入力端子TDISに入力が接続され、第2の電源電圧VDDLが供給されて駆動するようになっている。NAND回路101hは、第3の制御インバータ101gの出力および信号入力端子Tinに入力が接続され、第2の電源電圧VDDLが供給されて駆動し、第2の論理信号/Aを出力するようになっている。すなわち、このNAND回路101hの出力は、第2の論理端子T2に接続されている。第4の制御インバータ101iは、NAND回路101hの出力に入力が接続され、第2の電源電圧VDDLが供給されて駆動し、第1の論理信号Aを出力するようになっている。すなわち、この第4の制御インバータ101iの出力は、第1の論理端子T1に接続されている。NOR回路101jは、インピーダンス制御端子TDISおよび信号入力端子Tinに入力が接続され、第2の電源電圧VDDLが供給されて駆動し、第4の論理信号/Bを出力するようになっている。すなわち、このNOR回路101jの出力は、第4の論理端子T4に接続されている。第5の制御インバータ101kは、NOR回路101jの出力に入力が接続され、第2の電源電圧VDDLが供給されて駆動し、第3の論理信号Bを出力するようになっている。すなわち、この第5の制御インバータ101kの出力は、第3の論理端子T3に接続されている。このように、出力制御回路101において、第1ないし第4のインピーダンス制御信号/DISX、DISXは、インピーダンス制御信号DISに基づいて、該第1の電源が供給する第1の電源電圧VDDHから生成されている。すなわち、第1ないし第4のインピーダンス制御信号/DISX、DISXのHighレベルすなわち、論理1は、例えば、第1の電源電圧VDDHである。一方、第1ないし第4のインピーダンス制御信号/DISX、DISXのLowレベルすなわち、論理0は、接地電圧である。また、出力制御回路において、第1ないし第4の論理信号A、/A、B、/Bは、入力信号INに基づいて、該第1の電源と異なる第2の電源が供給する第2の電源電圧VDDLから生成されている。すなわち、第1ないし第4の論理信号/A、AのHighレベルすなわち、論理1は、例えば、第2の電源電圧VDDLである。一方、第1ないし第4の論理信号A、/A、B、/BのLowレベルすなわち、論理0は、接地電圧である。次に、以上のような構成を有する出力制御システム1000の動作の一例について説明する。ここで、図7は、図1に示す出力制御システム1000における各信号の真理値の一例を示す図である。図7に示すように、出力制御システム1000の出力信号OUTを使用する場合は、インピーダンス制御信号DISは、論理0Lowレベルに設定される。この場合、図6に示す出力制御回路101は、入力信号INに応じて論理信号A、/A、B、/Bを出力する。また、出力制御回路101は、第1、第2のインピーダンス制御信号/DISX、DISXを、論理1、0に設定する。この場合、図5に示す第1のレベルシフタ回路100aにおいて、第1の制御pMOSトランジスタMpc1および第1の制御nMOSトランジスタMnc1は、オフする。したがって、論理信号A、/A、B、/Bに応じた第1のゲート制御信号PGATEが出力pMOSトランジスタ100cのゲートに入力される。同様に、図5に示す第2のレベルシフタ回路100bにおいて、第2、第3の制御nMOSトランジスタMnc2、Mnc3は、オフする。したがって、論理信号A、/A、B、/Bに応じた第2のゲート制御信号NGATEが出力nMOSトランジスタ100dのゲートに入力される。これにより、出力pMOSトランジスタ100cと出力nMOSトランジスタ100dとが相補的にオン/オフする。すなわち、出力端子Toutから入力信号Inに応じた出力信号OUTが出力される。一方、出力制御システム1000の出力信号OUTを使用しない場合は、インピーダンス制御信号DISは、論理1Highレベルに設定される。この場合、図6に示す出力制御回路101において、インピーダンス制御信号DISによりNAND回路101hの出力が論理1に固定され且つNOR回路101jの出力が論理0に固定される。これにより、第1の論理信号Aが論理0に固定され、且つ、第2の論理信号Bが論理1に固定される。また、出力制御回路101は、実施例1と同様に、第1、第2のインピーダンス制御信号/DISX、DISXを、論理0、1に設定する。この場合、図5に示す第1のレベルシフタ回路100aにおいて、第1の制御pMOSトランジスタMpc1および第1の制御nMOSトランジスタMnc1は、オンする。したがって、Highレベル第1の電源電圧の第1のゲート制御信号PGATEが出力pMOSトランジスタ100cのゲートに入力される。同様に、図5に示す第2のレベルシフタ回路100bにおいて、第2、第3の制御nMOSトランジスタMnc2、Mnc3は、オンする。したがって、Lowレベル接地電圧の第2のゲート制御信号NGATEが出力nMOSトランジスタ100dのゲートに入力される。これにより、出力pMOSトランジスタ100cと出力nMOSトランジスタ100dとが両方ともオフする。すなわち、出力端子Toutがハイインピーダンスになる。すなわち、出力回路100は、インピーダンス制御信号DISに基づいた第1、第2の出力制御信号/DISX、DISXにより第1の制御pMOSトランジスタMpc1、第1ないし第3の制御nMOSトランジスタMnc1~Mnc3がオンすることより、出力端子Toutがハイインピーダンスになる。なお、この出力信号OUTを使用しない場合、第1のレベルシフタ回路100aにおいて、既述のように、第1の制御pMOSトランジスタMpc1および第1の制御nMOSトランジスタMnc1は、オンするので、少なくとも第1のpMOSトランジスタMp1および第2のnMOSトランジスタMn2がオフする。さらに、インピーダンス制御信号DISに応じた第1の論理信号Aにより第1のnMOSトランジスタMn1がオンし且つ第5のpMOSトランジスタMp5がオフする。これにより、第1のレベルシフタ回路100aの待機電流をカットオフすることができる。同様に、この出力信号OUTを使用しない場合、第2のレベルシフタ回路100bにおいて、既述のように、第2、第3の制御nMOSトランジスタMnc2、Mnc3は、オンするので、少なくとも第4のpMOSトランジスタMp4および第3のnMOSトランジスタMn3がオフする。さらに、インピーダンス制御信号DISに応じた第4の論理信号/Bにより第4のnMOSトランジスタMn4がオンし且つ第8のpMOSトランジスタMp8がオフする。これにより、第2のレベルシフタ回路100bの待機電流をカットオフすることができる。このように、本実施例2に係る出力回路100では、出力端子Toutがハイインピーダンスのときは待機電流が流れない。すなわち、待機電流をカットオフするためのスイッチ素子が不要である。これにより、出力回路100の回路面積を削減可能である。さらに、出力回路100の動作スピードを高速化することができる。また、出力回路100はインバータとスイッチ素子とにより構成されているので、構成が単純であり、その設計が容易である。以上のように、本実施例2に係る出力回路によれば、実施例1と同様に、回路面積の縮小を図りつつ、待機電流をカットオフすることができる。既述の実施例2に示す第1、第2のレベルシフタ回路100a、100bにおいて、第5ないし第8のpMOSトランジスタMp5~Mp8を省略しても、出力回路100は、出力信号OUTを使用しない場合に待機電流をカットオフすることができる。そこで、本実施例3においては、第1、第2のレベルシフタ回路100a、100bにおいて、第5ないし第8のpMOSトランジスタMp5~Mp8を省略した出力回路100の構成例について説明する。なお、本実施例3に係る出力制御システムの全体的な構成も、図1の出力制御システム1000と同様である。ここで、図8は、実施例3に係る、図1に示す出力回路100の構成の一例を示す回路図である。図8に示すように、出力回路100は、出力回路100は、第1のレベルシフタ回路100aと、第2のレベルシフタ回路100bと、出力pMOSトランジスタ100cと、出力nMOSトランジスタ100dと、出力端子Toutと、を備える。そして、第1のレベルシフタ回路100aは、例えば、第1のpMOSトランジスタMp1と、第2のpMOSトランジスタMp2と、第1のnMOSトランジスタMn1と、第2のnMOSトランジスタMn2と、第1の制御pMOSトランジスタMpc1と、第1の制御nMOSトランジスタMnc1と、第1の出力インバータI1と、第2の出力インバータI2と、を有する。また、第2のレベルシフタ回路100bは、例えば、第3のpMOSトランジスタMp3と、第3のnMOSトランジスタMn3と、第4のpMOSトランジスタMp4と、第4のnMOSトランジスタMn4と、第2の制御nMOSトランジスタMn2と、第3の制御nMOSトランジスタMnc3と、第3の出力インバータI3と、第4の出力インバータI4と、を有する。すなわち、出力回路100は、実施例2と比較して、第1、第2のレベルシフタ回路100a、100bにおいて、第5ないし第8のpMOSトランジスタMp5~Mp8が省略されている。すなわち、第1のpMOSトランジスタMp1のドレインと第1のnMOSトランジスタMn1のドレインとが接続され、第2のpMOSトランジスタMp2のドレインと第2のnMOSトランジスタMn2のドレインとが接続され、第3のpMOSトランジスタMp3のドレインと第3のnMOSトランジスタMn3のドレインとが接続され、第4のpMOSトランジスタMp4のドレインと第4のnMOSトランジスタMn4のドレインとが接続されている。なお、図8に示す出力回路100に入力される信号を生成する出力制御回路101の構成は、実施例2と同様である。以上のような出力回路100を有する出力制御システム1000の動作は、第5ないし第8のpMOSトランジスタMp5~Mp8mp動作が省略される以外は、実施例2と同様である。すなわち、出力制御システム1000における各信号の真理値は、例えば、図7と同様になる。例えば、実施例2と同様に、出力制御システム1000の出力信号OUTを使用する場合は、インピーダンス制御信号DISは、論理0Lowレベルに設定される。この場合、図8に示す第1のレベルシフタ回路100aにおいて、第1の制御pMOSトランジスタMpc1および第1の制御nMOSトランジスタMnc1は、オフする。したがって、論理信号A、/A、B、/Bに応じた第1のゲート制御信号PGATEが出力pMOSトランジスタ100cのゲートに入力される。同様に、図8に示す第2のレベルシフタ回路100bにおいて、第2、第3の制御nMOSトランジスタMnc2、Mnc3は、オフする。したがって、論理信号A、/A、B、/Bに応じた第2のゲート制御信号NGATEが出力nMOSトランジスタ100dのゲートに入力される。これにより、出力pMOSトランジスタ100cと出力nMOSトランジスタ100dとが相補的にオン/オフする。すなわち、出力端子Toutから入力信号Inに応じた出力信号OUTが出力される。一方、実施例2と同様に、出力制御システム1000の出力信号OUTを使用しない場合は、インピーダンス制御信号DISは、論理1Highレベルに設定される。この場合、図8に示す第1のレベルシフタ回路100aにおいて、第1の制御pMOSトランジスタMpc1および第1の制御nMOSトランジスタMnc1は、オンする。したがって、Highレベル第1の電源電圧の第1のゲート制御信号PGATEが出力pMOSトランジスタ100cのゲートに入力される。同様に、図8に示す第2のレベルシフタ回路100bにおいて、第2、第3の制御nMOSトランジスタMnc2、Mnc3は、オンする。したがって、Lowレベル接地電圧の第2のゲート制御信号NGATEが出力nMOSトランジスタ100dのゲートに入力される。これにより、出力pMOSトランジスタ100cと出力nMOSトランジスタ100dとが両方ともオフする。すなわち、出力端子Toutがハイインピーダンスになる。すなわち、出力回路100は、インピーダンス制御信号DISに基づいた第1、第2の出力制御信号/DISX、DISXにより第1の制御pMOSトランジスタMpc1、第1ないし第3の制御nMOSトランジスタMnc1~Mnc3がオンすることより、出力端子Toutがハイインピーダンスになる。なお、この出力信号OUTを使用しない場合、第1のレベルシフタ回路100aにおいて、既述のように、第1の制御pMOSトランジスタMpc1および第1の制御nMOSトランジスタMnc1は、オンするので、少なくとも第1のpMOSトランジスタMp1および第2のnMOSトランジスタMn2がオフする。これにより、第1のレベルシフタ回路100aの待機電流をカットオフすることができる。同様に、この出力信号OUTを使用しない場合、第2のレベルシフタ回路100bにおいて、既述のように、第2、第3の制御nMOSトランジスタMnc2、Mnc3は、オンするので、少なくとも第4のpMOSトランジスタMp4および第3のnMOSトランジスタMn3がオフする。さらに、これにより、第2のレベルシフタ回路100bの待機電流をカットオフすることができる。このように、本実施例3に係る出力回路100では、出力端子Toutがハイインピーダンスのときは待機電流が流れない。すなわち、待機電流をカットオフするためのスイッチ素子が不要である。これにより、出力回路100の回路面積を削減可能である。さらに、出力回路100の動作スピードを高速化することができる。また、出力回路100はインバータとスイッチ素子とにより構成されているので、構成が単純であり、その設計が容易である。以上のように、本実施例3に係る出力回路によれば、実施例2と同様に、回路面積の縮小を図りつつ、待機電流をカットオフすることができる。