"第1主面を含む第1部分と、前記第1主面上において前記第1主面に直交する第1方向に延在した第2部分と、を有する第1導電形の第1半導体領域と、前記第2部分と対向して設けられた金属領域である第3部分と、前記第3部分と、前記第2部分と、をむすぶ第2方向に延在し、かつ前記第1方向に延在する第4部分と、を有し、前記第1半導体領域とは離間して設けられた第1電極と、前記第2部分と、前記第3部分と、のあいだに設けられ、前記第1半導体領域よりも不純物濃度の低い第1濃度領域を有し、前記第3部分とショットキー接合した第1導電形の第2半導体領域と、前記第4部分と、前記第2半導体領域と、のあいだに設けられた絶縁領域と、前記第1部分の前記第1主面とは反対側に設けられ、前記第1部分と導通する第2電極と、を備えたことを特徴とする半導体装置。第1主面を含む第1部分と、前記第1主面上において前記第1主面に直交する第1方向に延在した第2部分と、を有する第1導電形の第1半導体領域と、前記第2部分と対向して設けられた金属領域である第3部分を有し、前記第1半導体領域とは離間して設けられた第1電極と、前記第2部分と、前記第3部分と、のあいだに設けられ、前記第1半導体領域よりも不純物濃度の低い第1濃度領域を有し、前記第3部分とショットキー接合した第1導電形の第2半導体領域と、前記第1部分の前記第1主面とは反対側に設けられ、前記第1部分と導通する第2電極と、を備えたことを特徴とする半導体装置。2つの前記第2部分を有し、前記第3部分は、前記2つの第2部分のあいだに配置されたことを特徴とする請求項2記載の半導体装置。前記第3部分と、前記第1部分と、のあいだに設けられた電界緩和領域をさらに備えたことを特徴とする請求項2または3に記載の半導体装置。前記第3部分と、前記第2半導体領域と、の界面に設けられた電界緩和領域をさらに備えたことを特徴とする請求項2~4のいずれか1つに記載の半導体装置。前記電界緩和領域は、第2導電形の半導体領域であることを特徴とする請求項4または5に記載の半導体装置。前記電界緩和領域は、前記2半導体領域よりも不純物濃度が低い第1導電形の半導体領域であることを特徴とする請求項4または5に記載の半導体装置。前記第3部分と、前記第2部分と、をむすぶ第2方向に延在し、かつ前記第1方向に延在し、前記第1電極と導通する第2導電形の第3半導体領域をさらに備えたことを特徴とする請求項2~7のいずれか1つに記載の半導体装置。前記第3半導体領域は、前記第3部分と離間して設けられたことを特徴とする請求項8記載の半導体装置。前記第1電極は、前記第3部分と、前記第2部分と、をむすぶ第2方向に延在し、かつ前記第1方向に延在する第4部分をさらに有し、前記第4部分と、前記第2半導体領域と、のあいだには、絶縁領域が設けられたことを特徴とする請求項2~7のいずれか1つに記載の半導体装置。前記第4部分及び前記絶縁領域は、前記第3部分と離間して設けられたことを特徴とする請求項10記載の半導体装置。前記第4部分及び前記絶縁領域は、前記第3部分から前記第2部分に達するまで設けられ、前記絶縁領域の前記第2部分と重なる部分の近傍の領域での膜厚は、他の領域での膜厚よりも厚いことを特徴とする請求項11記載の半導体装置。前記第2半導体領域の前記絶縁領域の側に第2導電形の第4半導体領域が設けられたことを特徴とする請求項11または12に記載の半導体装置。前記第2半導体領域は、前記第3部分と、前記第1濃度領域と、のあいだに設けられた第2濃度領域をさらに有し、前記第2濃度領域は、前記第1濃度領域よりも不純物濃度が低いことを特徴とする請求項2~13のいずれか1つに記載の半導体装置。前記第2半導体領域は、前記第3部分と、前記第1濃度領域と、のあいだに設けられた第3濃度領域をさらに有し、前記第3濃度領域は、前記第1濃度領域よりも不純物濃度が高いことを特徴とする請求項2~13のいずれか1つに記載の半導体装置。第1導電形の第1半導体領域のうちの第1部分の第1主面上に、前記第1半導体領域よりも不純物濃度の低い領域を有する第1導電形の第2半導体領域を形成する工程と、前記第2半導体領域から前記第1部分の途中まで前記第1主面に直交する第1方向に第1の溝を形成し、前記第1の溝内に第1半導体領域のうちの第2部分を形成する工程と、前記第2半導体領域に、前記第2部分と対向した第2の溝を形成し、前記第2の溝内に第1電極の金属領域である第3部分を形成し、前記第3部分と前記第2半導体領域とをショットキー接合させる工程と、を備えたことを特徴とする半導体装置の製造方法。前記第2の溝に向けてボロンをイオン注入し、熱拡散することで、電界緩和領域を形成することを特徴とする請求項16記載の半導体装置の製造方法。第1導電形の第1半導体領域のうち、第1主面を含む第1部分と、前記第1主面上において前記第1主面に直交する第1方向に延在した第2部分と、を形成する工程と、前記第1主面上の前記第2部分の隣りに、前記第1半導体領域よりも不純物濃度の低い領域を有する第2半導体領域を形成する工程と、前記第2半導体領域に、前記第2部分と対向した溝を形成し、前記溝内に第1電極の金属領域である第3部分を形成し、前記第3部分と前記第2半導体領域とをショットキー接合させる工程と、を備えたことを特徴とする半導体装置の製造方法。前記溝に向けてボロンをイオン注入し、熱拡散することで、電界緩和領域を形成することを特徴とする請求項18記載の半導体装置の製造方法。第1導電形の第1半導体領域のうち、第1主面を含む第1部分と、前記第1主面上において前記第1主面に直交する第1方向に延在した第2部分と、前記第1主面上の前記第2部分の隣りに配置され、前記第1半導体領域よりも不純物濃度の低い領域を有する第2半導体領域と、を形成する工程と、前記第2半導体領域に、前記第2部分と直交する方向に第1の溝を形成し、前記第1の溝内に第2導電形の第3半導体領域を形成する工程と、前記第2半導体領域及び前記第3半導体領域に、前記第2部分と対向した第2の溝を形成し、前記第2の溝内に第1電極の金属領域である第3部分を形成し、前記第3部分と前記第2半導体領域とをショットキー接合させる工程と、を備えたことを特徴とする半導体装置の製造方法。第1導電形の第1半導体領域のうち、第1主面を含む第1部分と、前記第1主面上において前記第1主面に直交する第1方向に延在した第2部分と、前記第1主面上の前記第2部分の隣りに配置され、前記第1半導体領域よりも不純物濃度の低い領域を有する第2半導体領域と、を形成する工程と、前記第2半導体領域に、前記第2部分と直交する方向に第1の溝を形成し、前記第1の溝の内壁に絶縁膜を形成し、前記第1の溝内に導電材料を埋め込む工程と、前記第2半導体領域、前記絶縁膜及び前記導電材料に、前記第2部分と対向した第2の溝を形成し、前記第2の溝内に第1電極の金属領域である第3部分を形成し、前記第3部分と前記第2半導体領域とをショットキー接合させる工程と、を備えたことを特徴とする半導体装置の製造方法。本発明の実施形態は、素子面積を増加させずに順電圧降下を低減することができる半導体装置及びその製造方法を提供する。実施形態に係る半導体装置は、第1半導体領域と、第1電極と、第2半導体領域と、絶縁領域と、第2電極と、を備える。第1半導体領域は、第1主面を含む第1部分と、第1主面上において第1主面に直交する第1方向に延在した第2部分と、を有する第1導電形の半導体領域である。第1電極は、第2部分と対向して設けられた金属領域である第3部分と、第3部分と、第2部分と、をむすぶ第2方向に延在し、かつ第1方向に延在する第4部分と、を有する。第1電極は、第1半導体領域とは離間して設けられる。第2半導体領域は、第2部分と、第3部分と、のあいだに設けられ、第1半導体領域よりも不純物濃度の低い第1濃度領域を有し、第3部分とショットキー接合した第1導電形の半導体領域である。絶縁領域は、第4部分と、第2半導体領域と、のあいだに設けられる。第2電極は、第1部分の第1主面とは反対側に設けられ、第1部分と導通する。また、他の実施形態に係る半導体装置の製造方法は、第1導電形の第1半導体領域のうちの第1部分の第1主面上に、前記第1半導体領域よりも不純物濃度の低い領域を有する第1導電形の第2半導体領域を形成する工程と、前記第2半導体領域から前記第1部分の途中まで前記第1主面に直交する第1方向に第1の溝を形成し、前記第1の溝内に第1半導体領域のうちの第2部分を形成する工程と、前記第2半導体領域に、前記第2部分と対向した第2の溝を形成し、前記第2の溝内に第1電極の金属領域である第3部分を形成し、前記第3部分と前記第2半導体領域とをショットキー接合させる工程と、を備える。また、他の実施形態に係る半導体装置の製造方法は、第1導電形の第1半導体領域のうち、第1主面を含む第1部分と、前記第1主面上において前記第1主面に直交する第1方向に延在した第2部分と、を形成する工程と、前記第1主面上の前記第2部分の隣りに、前記第1半導体領域よりも不純物濃度の低い領域を有する第2半導体領域を形成する工程と、前記第2半導体領域に、前記第2部分と対向した溝を形成し、前記溝内に第1電極の金属領域である第3部分を形成し、前記第3部分と前記第2半導体領域とをショットキー接合させる工程と、を備える。以下、本発明の実施形態を図に基づき説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。また、以下の説明では、一例として、第1導電形をn形、第2導電形をp形とした具体例を挙げる。導電形の表記に付されたは、が付されていない表記よりも不純物濃度が相対的に高いことを表す。第1の実施形態図1は、第1の実施形態に係る半導体装置の構成を例示する模式的斜視図である。図2は、図1に例示した半導体装置の一部の構成を例示する模式的斜視図である。本実施形態に係る半導体装置110は、ショットキーバリアダイオードである。図1及び図2に表したように、第1の実施形態に係る半導体装置110は、第1導電形の第1半導体領域10と、第1導電形の第2半導体領域20と、第1電極50と、第2電極60と、を備える。第1半導体領域10は、第1主面10aを含む第1部分11と、第1主面10a上において第1主面10aに直交する第1方向に延在した第2部分12と、を有する。ここで、本実施形態では、第1主面10aと直交する第1方向をZ軸方向、Z軸方向、Z軸方向と直交する方向の1つをX軸方向第2方向、Z軸方向及びX軸方向と直交する方向をY軸方向第3方向ということにする。また、第1部分11の第1主面10aの側を上上側、その反対を下下側、という場合もある。第2部分12は、第1部分11の第1主面10a上に柱状ピラー状に設けられている。第1主面10a上には、必要に応じて複数の第2部分12が設けられている。図1及び図2では、第1主面10a上の2つの第2部分12を例示している。第1部分11は、例えばn形の半導体基板である。また、第2部分12は、例えばn形の半導体ピラーである。第2部分12は、Z軸方向に延在するとともに、Y軸方向にも延在する。図1及び図2に例示した2つの第2部分12は、X軸方向に所定の間隔で配置される。第1電極50は、第3部分51を有する。第3部分51は、第2部分12と対向して設けられた金属領域である。すなわち、第3部分51は、Z軸方向に延在するとともに、Y軸方向にも延在する。これにより、第3部分51は、所定の間隔をあけて第2部分12と対向配置される。第3部分51を有する第1電極50は、第1半導体領域10と離間して設けられる。図1及び図2に例示した半導体装置110では、2つの第2部分12のあいだ例えば、中央に第3部分51が配置される。これにより、第3部分51は、一方の第2部分12と、他方の第2部分12と、それぞれ対向して設けられる。第3部分51の下側の端部51aは、第1部分11の第1主面10aとは離間している。図1に表したように、本実施形態の半導体装置110では、第3部分51の上側の端部51bに中間電極52が接続される。中間電極52は、第3部分51と導通し、X-Y平面に沿って設けられている。中間電極52と、第2部分12と、のあいだには、第2絶縁膜82が設けられる。また、第2半導体領域20と、第2絶縁膜82と、のあいだには、必要に応じて第1絶縁膜81が設けられる。この中間電極52の上には、上部電極53がX-Y平面に沿って所定の厚さで設けられる。例えば、中間電極52は、第3部分51と同一材料で、一体的に設けられている。中間電極52及び第3部分51には、例えばWタングステン-Alアルミニウムの積層膜、W-Niニッケル-Auの積層膜、これらの積層膜のWの代わりに、Moモリブデン、Pt白金、TiWチタンタングステン合金、Vバナジウム、Tiチタン等を用いた積層膜が用いられる。また、上部電極53には、外部の配線配線パターンを含むとの接続が容易な材料が用いられる。上部電極53には、例えばAlが用いられる。このような第3部分51、中間電極52及び上部電極53を有する第1電極50は、ショットキーバリアダイオードのアノード電極として機能する。第2半導体領域20は、第2部分12と、第3部分51と、のあいだに設けられる。第2半導体領域20は、第1半導体領域10よりも不純物濃度の低い第1濃度領域21を有する。図1及び図2に例示した半導体装置110では、第2半導体領域20の全体が第1濃度領域21になっている。第2半導体領域20は、例えばn形のSiシリコンのエピタキシャル層である。第2半導体領域20は、第3部分51とショットキー接合している。第2電極60は、第1部分11の第1主面10aとは反対側に設けられる。例えば、第2電極60は、第1部分11の下側の全面に設けられる。第2電極60には、例えばTi-Ni-Auの積層膜が用いられる。このような第2電極60は、ショットキーバリアダイオードのカソード電極として機能する。図1に表した矢印は、電流の方向を模式的に示している。半導体装置110において、第1電極50に、第2電極60に対して高い電圧正電位を与えると、電流は上部電極53から中間電極52を通過してZ軸方向に延在した第3部分51に流れる。第3部分51に流れた電流は、第3部分51とショットキー接合している第2半導体領域20に流れる。図1に表した半導体装置110では、第3部分51を中心としてX軸方向の両側の第2部分12に向けて電流が流れる。そして、第2部分12に流れた電流は、第1部分11から第2電極60へ流れる。このような半導体装置110では、第3部分51のZ軸方向の長さ深さが長く深くなるほど第3部分51と第2半導体領域20とのショットキーバリア面の面積が増加することになる。また、電流が流れる第2半導体領域20と第2部分12との接触面積も増加する。したがって、ショットキーバリアダイオードにおいて順電圧降下以下、VFという。の低減を達成することができる。ここで、第3部分51の材料として用いられるW、Mo、Pt、TiW、V、Ti等のうち、仕事関数φBの小さい、Ti、Vなどを用いる場合、リーク電流以下、IRという。による逆電力損失オフロスが増加しやすい。このような材料を用いる場合には、IRの増加よりもVFの低減を重視した用途例えば、逆接防止用途が好ましい。また、φBの大きな、Mo、Wなどを用いる場合には、例えばスイッチング電源用途といった高温でもIRを抑制できる用途が好ましい。また、高耐圧用途の場合には、第2半導体領域20の比抵抗が比較的大きくなるため、第2半導体領域20へ空乏層が伸びやすく、ショットキーバリア面の電界を小さく抑えられる。このため、IRの増加は抑制される。また、第3部分51の下側の端部51aの近傍は、電界の集中が発生しやすい。このため、端部51aの近傍でのIRは大きくなりやすく、耐圧も低下しやすい。そこで、第3部分51の端部51aと、第1部分11と、のあいだに、電界緩和領域70を設けるようにしてもよい。図1及び図2に表した例では、端部51aの近傍に電界緩和領域70が設けられている。電界緩和領域70には、例えば第2導電形の半導体領域が用いられる。第2導電形の半導体領域を電界緩和領域70にすることで、端部51aでの電界集中を緩和し、耐圧を向上させることができる。また、電界緩和領域70が設けられた部分でのショットキーバリア面を無くすことができるため、IRの抑制を図ることが可能になる。また、第2導電形の半導体領域を電界緩和領域70にする場合、逆電圧を印加した際のブレークダウンする箇所を電界緩和領域70にすることができる。この場合、発生した電子を直下の第1部分11及び両側の第2部分12に流し、正孔を直上の第3部分51に流すことができる。これにより、電子と正孔との排出抵抗を低減でき、逆サージ耐量を高めることができる。電界緩和領域70には、例えば第2半導体領域20よりも比抵抗が高い第1導電形の半導体領域を用いてもよい。第1導電形の半導体領域を電界緩和領域70にすることで、他のショットキーバリア面に比べて高抵抗になり、電界集中を緩和することができるため、端部51aでのIRの抑制を図ることが可能になる。また、第1導電形の半導体領域を電界緩和領域70にする場合、逆電圧を印加した際のブレークダウンする箇所を電界緩和領域70にすることができる。この場合、上記と同じように逆サージ耐量を高めることができる。ここで、本実施形態に係る半導体装置110では、耐圧を向上できることから、逆電圧を印加した際のブレークダウンの箇所を電界緩和領域70以外に設けるようにしてもよい。図3は、第1の実施形態に係る他の例の半導体装置を例示する模式的斜視図である。図3に表した半導体装置111では、第3部分51と第2半導体領域20との界面のうち、上側部分に第2導電形の半導体領域72が設けられている。このような半導体領域72が設けられていることで電界緩和領域として機能し、逆電圧を印加した際、この近傍でのIRを抑制することができる。また、この半導体領域72の部分でブレークダウンさせる設計もできる。これにより、上記と同様に逆サージ耐量を高めることができる。なお、半導体領域72は、第3部分51と第2半導体領域20との界面のうち、上側部分以外に設けられていてもよい。第2の実施形態図4は、第2の実施形態に係る半導体装置の構成を例示する模式的斜視図である。図4aは半導体装置の一部を模式的に示した斜視図、図4bは半導体装置の一部の平面図である。図4に表したように、第2の実施形態に係る半導体装置120は、第1の実施形態に係る半導体装置110の構成に加え、第3部分51からX軸方向に延在する第2導電形の第3半導体領域30をさらに備えている。第3半導体領域30は、X軸方向に延在するとともに、Z軸方向にも延在する。第3半導体領域30は、第1電極50と導通している。図4に表した半導体装置120では、複数の第3半導体領域30が、Y軸方向に所定の間隔で配置されている。半導体装置120において、第3半導体領域30は、例えばp形の半導体ピラーである。すなわち、半導体装置120は、ショットキーバリア面に沿って複数のp形の半導体ピラーが設けられたMPSである。なお、第3半導体領域30は、p形のポリシリコンであってもよい。図4bに表したように、半導体装置120をZ軸方向にみたとき、第3半導体領域30は、第3部分51と第2半導体領域20との界面ショットキーバリア面からX軸方向に延在する。この半導体装置120に逆電圧を印加すると、第3半導体領域30と第2半導体領域20との界面に拡がる空乏層どうしが低電圧でピンチオフする。これにより、ショットキーバリア面の電界上昇を抑制し、IRを抑制することができるとともに、耐圧の向上を図ることができる。また、耐圧を高めることができる分、第2半導体領域20の比抵抗を下げることができ、VFの低減を図ることができる。さらに、IRを抑制できるため、φBの小さな材料を使用することができる。このような材料を用いた場合、さらなるVFの低下を達成できる。一般に、平面型のMPSにおいては、ショットキーバリア面に形成された複数のp形層のあいだに挟まれたn形層に電流が流れる。このため、微細化によってn形層が狭くなると、VFの上昇を招きやすい。また、微細化を行う際にp形層を狭くした場合、耐圧低下を抑制するためにn形層の比抵抗を高くする必要がある。これにより、VFの上昇を招くことになる。これに対し、本実施形態では、平面型のMPSに比べてショットキーバリア面の面積が増加するため、同じp形層第3半導体領域30の幅であってもVFの低減を図ることが可能になる。第3の実施形態図5は、第3の実施形態に係る半導体装置の構成を例示する模式的斜視図である。図5aは半導体装置の一部を模式的に示した斜視図、図5bは半導体装置の一部の平面図である。図5に表したように、第5の実施形態に係る半導体装置130は、第1の実施形態に係る半導体装置110の構成に加え、第4部分55及び第3絶縁膜83をさらに備えている。第4部分55は、第1電極50として設けられた部分であり、第3部分51からX軸方向に延在する。第4部分55は、X軸方向に延在するとともに、Z軸方向にも延在する。第4部分55は、導電材料によって形成される。第4部分55は、第1電極50の一部であるため、第1電極50の他の部分例えば、第3部分51と同電位である。図5に表した半導体装置130では、複数の第4部分55が、Y軸方向に所定の間隔で配置されている。第4部分55と、第2半導体領域20と、のあいだには、第3絶縁膜83が設けられる。半導体装置130においては、第4部分55、第3絶縁膜83及び第2半導体領域20によって、いわゆるMOSMetalOxideSemiconductor構造が構成される。すなわち、半導体装置130は、ショットキーバリア面に沿って複数のMOS構造が設けられたTMBSTrenchMosBarrirShottkyである。半導体装置130において、第2半導体領域20の第3絶縁膜83の側に、第2導電形の第4半導体領域27を設けてもよい。図5bに表したように、半導体装置130をZ軸方向にみたとき、第4部分55及び第3絶縁膜83は、第3部分51と第2半導体領域20との界面ショットキーバリア面からX軸方向に延在する。この半導体装置130に逆電圧を印加すると、第3絶縁膜83と第2半導体領域20との界面に拡がる空乏層どうしが低電圧でピンチオフする。これにより、ショットキーバリア面の電界上昇を抑制し、IRを抑制することができるとともに、耐圧の向上を図ることができる。半導体装置130では、半導体装置120よりも第2半導体領域20の比抵抗を下げることができる。これにより、半導体装置130は、半導体装置120に比べて第2半導体領域20の比抵抗を下げることができ、VFの更なる低下を達成することができる。なお、第2半導体領域20の比抵抗の低下によって、ショットキーバリア面でのショットキーロワリング効果でφBが低下することから、第3部分51としてφBの比較的大きな材料例えば、φB=0.67ボルトVのMoを用いることが好ましい。第4の実施形態図6は、第4の実施形態に係る半導体装置の構成を例示する模式的斜視図である。図6aは半導体装置の一部を模式的に示した斜視図、図6bは半導体装置の一部の平面図である。図6に表したように、第4の実施形態に係る半導体装置140では、第3の実施形態に係る半導体装置130の構成に加え、第2半導体領域20における第1濃度領域21と、第3部分51と、のあいだに濃度調整領域25を有している。濃度調整領域25は、第1濃度領域21よりも不純物濃度が低い第2濃度領域22の場合と、第1濃度領域21よりも不純物濃度が高い第3濃度領域23の場合と、が挙げられる。濃度調整領域25として第2濃度領域22が設けられている場合、ショットキーバリア面近傍での高抵抗化によって、ショットキーロワリング効果を低減させることができる。これにより、第2濃度領域22が設けられていない場合に比べ、より低い電圧で空乏層がピンチオフし、ショットキーバリア面での電界緩和を図ることができる。したがって、第1部分51の材料として、VなどのφBの比較的低い材料を用いてもIRを低減を達成することができるようになる。また、濃度調整領域25として第3濃度領域23が設けられている場合、ショットキーバリア面近傍での低抵抗化によって、VFの低減を図ることができる。ここで、第3濃度領域23を用いる場合には、第2濃度領域22を用いる場合に比べてショットキーロワリング効果によってφBは低下する。しかしながら、第1部分51の材料として、比較的φBの大きな材料例えば、φB=0.67VのMoを用いることで、IRを抑制することができる。第5の実施形態図7及び図8は、第5の実施形態に係る半導体装置の構成を例示する模式的平面図である。いずれの図も、半導体装置の一部をZ軸方向にみた状態を例示している。図7aは、第5の実施形態その1に係る半導体装置151を例示している。図7bは、第5の実施形態その2に係る半導体装置152を例示している。図8は、第5の実施形態その3に係る半導体装置153を例示している。図7aに表した第5の実施形態その1に係る半導体装置151では、第3部分51と、第2部分12と、のあいだに設けられた第3半導体領域30が、第3部分51と離間して設けられている。このように、第3半導体領域30が、第3部分51と離間して設けられていると、第3半導体領域30が第3部分51と接している場合に比べて、第3部分51と第2半導体領域20との界面ショットキーバリア面の面積が増加する。これにより、VFを低下させることができる。図7bに表した第5の実施形態その2に係る半導体装置152では、第3部分51と、第2部分12と、のあいだに設けられた第4部分55及び第3絶縁膜83が、第3部分51と離間して設けられている。このように、第4部分55及び第3絶縁膜83が、第3部分51と離間して設けられていると、第4部分55及び第3絶縁膜83が第3部分51と接している場合に比べて、第3部分51と第2半導体領域20との界面ショットキーバリア面の面積が増加する。これにより、VFを低下させることができる。また、例えば、第4部分55及び第3絶縁膜83を形成した後、第3部分51を形成するためのトレンチを設ける製造工程を行う場合、第2半導体領域20のみにトレンチを形成するためのエッチングを行えばよい。これにより、エッチング条件が簡素化され、容易にトレンチを形成することが可能になる。また、図8に表した第5の実施形態その3に係る半導体装置153では、第3部分51からX軸方向に延在する第4部分55及び第3絶縁膜83が、第3部分51と対向する第2部分12まで達している。このような構造では、第4部分55及び第3絶縁膜83をX軸方向に一括して形成することができる。すなわち、この第4部分55及び第3絶縁膜83を形成するには、先ず、第2半導体領域20及び複数の第2部分12をX軸方向に貫通するトレンチを形成する。その後、このトレンチの内壁面に第3絶縁膜83を形成する。そして、トレンチ内に第4部分55の材料を埋め込む。このような半導体装置153では、順方向電圧を印加した際、第2半導体領域20の第3絶縁膜83側に電子の蓄積層が形成され、第3部分51から第2部分12にかけて低抵抗で電流を流すことができる。したがって、VFを低減することが可能になる。また、第3絶縁膜83のY軸方向に沿った幅として、第2部分12と重なる部分の近傍の領域83aの幅を、他の領域の幅よりも広くする。すなわち、第3絶縁膜83を熱酸化によって形成する際、の第2部分12と接する部分については、第2部分12の不純物濃度が高いために多く酸化される。この部分が領域83aとなり、他の領域に比べて幅広に形成される。このように、領域83aにおける酸化膜の膜厚が厚いため、電界集中の発生しやすい第2部分12の近傍で電界を負担し、耐圧を向上することが可能になる。第6の実施形態第6の実施形態は、半導体装置の製造方法についての実施形態である。先ず、半導体装置110の製造方法の一例について説明する。図9~図10は、半導体装置の製造方法を説明する模式的斜視図である。先ず、図9aに表したように、第1半導体領域10である第1部分11の第1主面10a上に、第2半導体領域20を例えばエピタキシャル成長させる。第1部分11は、例えばn形シリコン基板である。第2半導体領域20は、例えばn形シリコンのエピタキシャル層である。次に、第2半導体領域20の上に、第1絶縁膜81を形成し、一部に開口を形成する。第1絶縁膜81には、例えば熱酸化によるSiO2が用いられる。次に、図9bに表したように、開口を設けた第1絶縁膜81をマスクとして、第2半導体領域20及び第1部分11をエッチングする。エッチングには、例えばRIEReactiveIonEtchingが用いられる。これにより、第2半導体領域20から第1部分11の途中に達する深さでトレンチT1が形成される。また、トレンチT1は、Y軸方向に延在して形成される。次に、図9cに表したように、トレンチT1内に第2部分材料12Aを埋め込む。第2部分材料12Aには、例えば高不純物濃度のポリシリコンが用いられる。第2部分材料12Aは、第1絶縁膜81の上まで形成される。次に、第2部分材料12Aの一部を除去する。ここでは、第2部分材料12Aのうち、第1絶縁膜81の上の部分を、第1絶縁膜81及びトレンチT1の開口部が露出するまで除去する。第2部分材料12Aは、例えばCMPChemicalMechanicalPolishingによって除去する。図9dに表したように、第1絶縁膜81及びトレンチT1内に埋め込まれた第2部分材料12Aの露出面は平坦化される。この、トレンチT1内に埋め込まれた第2部分材料12Aは、第2部分12になる。第2部分12は、例えばn形の半導体ピラーである。次に、図10aに表したように、第1絶縁膜81の上に第2絶縁膜82を形成し、第1絶縁膜81及び第2絶縁膜82の一部に開口を設ける。開口は、X軸方向において2つの第2部分12の間の位置に設けられる。第2絶縁膜82には、例えばCVDChemicalVaporDepositionによるSiO2が用いられる。次に、図10bに表したように、開口を設けた第1絶縁膜81及び第2絶縁膜82をマスクとして、第2半導体領域20をエッチングする。エッチングには、例えばRIEを用いる。これにより、第2半導体領域20にトレンチT2が形成される。トレンチT2は、第2半導体領域20の上側から途中に達する深さで形成される。また、トレンチT2は、Y軸方向に延在して形成される。トレンチT2を形成した後は、トレンチT2の底部近傍の第2半導体領域20に、電界緩和領域70を形成する。例えば、トレンチT2の底部に向けて斜めにBボロンをイオン注入し、熱拡散する。これにより、電界緩和領域70が形成される。電界緩和領域70は、第2導電形の半導体領域または第2半導体領域20よりも不純物濃度が低い第1導電形の半導体領域である。次に、図10cに表したように、トレンチT2内に第3部分材料51Aを埋め込む。第3部分材料51Aは、例えばWの単層、W-Alの積層膜、これらの積層膜のWの代わりに、Mo、Pt、TiW、V、Ti等を用いた積層膜である。また、第3部分材料51Aとして用いられる積層膜は、シリコンとの合金であるシリサイド層としてもよい。トレンチT2内に埋め込まれた第3部分材料51Aは、シンター処理によって第2半導体領域20とショットキー接合された第3部分51になる。第3部分材料51Aは、第2絶縁膜82の上まで形成される。この部分は、中間電極52になる。その後、中間電極52の上に、上部電極53を形成する。上部電極53には、例えばAlが用いられる。第3部分51、中間電極52及び上部電極53によって、第1電極50が形成される。また、第1部分11の下側に、第2電極60を形成する。第2電極60は、例えばTi-Ni-Auの積層膜、Ti-Al-Cu-Ni-Auの積層膜、及びV-Al-Cu-Ni-Auの積層膜である。これにより、半導体装置110が完成する。このような製造方法では、隣り合うトレンチT1のX軸方向のピッチの設定や、第2半導体領域20の比抵抗の設定によって、耐圧を容易にコントロールすることができる。また、第3部分51を埋め込むトレンチT2の深さの制御で、所望の特性を容易に得ることができる。次に、半導体装置110の他の製造方法について説明する。図11~図12は、半導体装置の他の製造方法を説明する模式的斜視図である。先ず、図11aに表したように、第1半導体領域10である第1部分11の第1主面10a上に、第1絶縁膜81を形成する。第1絶縁膜81には、例えば熱酸化によるSiO2が用いられる。そして、第1絶縁膜81の一部に開口を形成する。第1絶縁膜81を残す位置は、Z軸方向にみたとき、後の工程で第2部分12を形成する位置である。次に、図11bに表したように、残った第1絶縁膜81をマスクにして第1部分11をエッチングする。このエッチングによって除去された部分をワイドトレンチWTということにする。一方、第1絶縁膜81でマスクされた部分は、第1部分11からZ軸方向に延在した第2部分12になる。次に、図11cに表したように、第1部分11の上に第2半導体材料20Aを例えばエピタキシャル成長させる。第2半導体材料20Aは、例えばn形シリコンである。第2半導体材料20Aは、第1部分11の上の複数の第2部分12のあいだ、すなわちワイドトレンチWT内に埋め込まれる。ワイドトレンチWT内に埋め込まれた第2半導体材料20Aは、第2半導体領域20になる。次に、第2半導体材料20Aの一部を除去する。ここでは、第2半導体材料20Aのうち、第1絶縁膜81の上部が露出するまで除去する。第2半導体材料20Aは、例えばCMPによって除去する。図11dに表したように、第1絶縁膜81及び第2半導体領域20の露出面は平坦化される。次に、図12aに表したように、平坦化した第1絶縁膜81及び第2半導体領域20の上に第2絶縁膜82を形成し、第2絶縁膜81の一部に開口を設ける。開口は、X軸方向において2つの第2部分12の間の位置に設けられる。第2絶縁膜82には、例えばCVDによるSiO2が用いられる。次に、図12bに表したように、開口を設けた第2絶縁膜82をマスクとして、第2半導体領域20をエッチングする。エッチングには、例えばRIEを用いる。これにより、第2半導体領域20にトレンチT3が形成される。トレンチT3は、第2半導体領域20の上側から途中に達する深さで形成される。また、トレンチT3は、Y軸方向に延在して形成される。トレンチT3を形成した後は、トレンチT3の底部近傍の第2半導体領域20に、電界緩和領域70を形成する。例えば、トレンチT3の底部に向けて斜めにBをイオン注入し、熱拡散する。これにより、電界緩和領域70が形成される。電界緩和領域70は、第2導電形の半導体領域または第2半導体領域20よりも不純物濃度が低い第1導電形の半導体領域である。次に、図12cに表したように、トレンチT3内に第3部分材料51Aを埋め込む。第3部分材料51Aは、例えばWの単層、W-Alの積層膜、これらの積層膜のWの代わりに、Mo、Pt、TiW、V、Ti等を用いた積層膜である。また、第3部分材料51Aとして用いられる積層膜は、シリコンとの合金であるシリサイド層としてもよい。トレンチT3内に埋め込まれた第3部分材料51Aは、シンター処理によって第2半導体領域20とショットキー接合された第3部分51になる。第3部分材料51Aは、第2絶縁膜82の上まで形成される。この部分は、中間電極52になる。その後、中間電極52の上に、上部電極53を形成する。上部電極53には、例えばAlが用いられる。第3部分51、中間電極52及び上部電極53によって、第1電極50が形成される。また、第1部分11の下側に、第2電極60を形成する。第2電極60は、例えばTi-Ni-Auの積層膜、Ti-Al-Cu-Ni-Auの積層膜、及びV-Al-Cu-Ni-Auの積層膜である。これにより、半導体装置110が完成する。このような製造方法では、ワイドトレンチWTのX軸方向の幅の設定や、第2半導体領域20の比抵抗の設定によって、耐圧を容易にコントロールすることができる。また、ワイドトレンチWTの深さの制御と、第3部分51を埋め込むトレンチT3の深さの制御と、により、所望の特性を容易に得ることができる。次に、半導体装置120の製造方法の一例を説明する。図13は、半導体装置の製造方法を説明する模式的斜視図である。先ず、図13aに表したように、第1部分11の上に第2部分12及び第2半導体領域20を形成する。この製造方法は、図9a~dに例示した製造方法と同様である。なお、図11a~dに例示した製造方法を用いてもよい。次に、図13bに表したように、第2半導体領域20に複数のトレンチT4を形成する。トレンチT4の深さ方向はZ軸方向である。トレンチT4は、X軸方向に延在する。これにより、トレンチT4の開口は、細長い形状になっている。また、トレンチT4は、Y軸方向に所定の間隔で複数設けられる。トレンチT4は、例えば第2半導体領域20へのRIEによって形成される。次に、図13cに表したように、トレンチT4内に第2導電形の第3半導体材料30Aを埋め込み、トレンチT4内に第3半導体領域30を形成する。第3半導体領域30は、例えばp形の半導体ピラーである。次に、図13dに表したように、第3半導体領域30及び第2半導体領域20にトレンチT5を形成する。トレンチT5は、第3半導体領域30のZ軸方向の深さよりも浅く形成される。また、トレンチT5は、Y軸方向に複数の第3半導体領域30をまたぐように延在して形成される。トレンチT5は、第2半導体領域20及び第3半導体領域30に形成される。トレンチT5を形成した後は、トレンチT5の底部近傍に電界緩和領域70を形成する。次いで、トレンチT5内に第3部分51を埋め込む。その後、図示しない上部電極53及び第2電極60を形成する。これにより、半導体装置120が完成する。次に、半導体装置130の製造方法の一例を説明する。図14は、半導体装置の製造方法を説明する模式的斜視図である。先ず、図14aに表したように、第1部分11の上に第2部分12及び第2半導体領域20を形成する。この製造方法は、図9a~dに例示した製造方法と同様である。なお、図11a~dに例示した製造方法を用いてもよい。次に、図14bに表したように、第2半導体領域20に複数のトレンチT4を形成する。トレンチT4の深さ方向はZ軸方向である。トレンチT4は、X軸方向に延在する。これにより、トレンチT4の開口は、細長い形状になっている。また、トレンチT4は、Y軸方向に所定の間隔で複数設けられる。トレンチT4は、例えば第2半導体領域20へのRIEによって形成される。次に、図14cに表したように、トレンチT4の内壁に第3絶縁膜83を形成する。第3絶縁膜83には、SiO2や例えばBSGBoronSilicateGlassが用いられる。なお、第3絶縁膜83として、BSGを形成した後、熱拡散により第2半導体領域20である例えばSi側へ薄くp層を拡散させてもよい。これにより、第2半導体領域20の第3絶縁膜83の側に、第2導電形の第4半導体領域27が設けられる。その後、トレンチT4の内部に第4部分55になる導電材料を埋め込む。次に、図14dに表したように、第4部分、第3絶縁膜83及び第2半導体領域20にトレンチT5を形成する。トレンチT5は、第4部分55のZ軸方向の深さよりも浅く形成される。また、トレンチT5は、Y軸方向に複数の第4部分及び第3絶縁膜83をまたぐように延在して形成される。トレンチT5は、第2半導体領域20、第3絶縁膜83及び第4部分55に形成される。トレンチT5を形成した後は、トレンチT5の底部近傍に電界緩和領域70を形成する。次いで、トレンチT5内に第3部分51を埋め込む。その後、図示しない上部電極53及び第2電極60を形成する。これにより、半導体装置130が完成する。平面型のMPSでは、第3半導体領域30に相当するp形層の延在する方向がZ軸方向になるのに対し、半導体装置130では、第3半導体領域30の延在する方向がX軸方向になる。したがって、第3半導体領域30を形成する際、X-Y平面に沿った形状の自由度が高い。このため、第3半導体領域30のZ軸方向からみた形状として、例えばショットキーバリア面に近い側の幅を、遠い側の幅よりも広く設定したり、狭く設定したりするなど、複雑な形状を容易に製造することが可能になる。また、第3半導体領域30の濃度も自由に設定することができる。すなわち、濃度の異なる複数の薄いエピタキシャル層を積層することで、第3半導体領域30に不純物の濃度勾配を持たせることも可能になる。また、第3絶縁膜83にBSGを用いる場合には、BSGに接する第2半導体領域20にBの固層拡散によるp層を形成し、その内部に第3部分51を充填することができる。第3絶縁膜83と接する第2半導体領域20の広い領域にp層第4半導体領域27が形成できることにより、逆電圧印加時の空乏層が良く伸び、IRを低減することが可能になる。なお、IR低減効果を最大限にするには、第3絶縁膜83と接する第2半導体領域20の広い領域にp層を形成する必要があるが、BSGを用いることでそれを容易に形成することが可能になる。また、第3絶縁膜83としてSiO2を用いる場合、トレンチT5を形成した後に、SiO2に接する第2半導体領域20にp形不純物の気相拡散か、トレンチT4の側壁にB等を斜めにイオン注入してp層第4半導体領域27を形成してもよい。次に、半導体装置140の他の製造方法について説明する。図15~図16は、半導体装置の製造方法を説明する模式的斜視図である。先ず、図15aに表したように、第1部分11の上にZ軸方向に延在した第2部分12を形成する。この製造方法は、図11a~bに例示した製造方法と同様である。次に、図15bに表したように、第1部分11の上に第2半導体材料20Aを例えばエピタキシャル成長させる。第2半導体材料20Aは、例えばn形シリコンである。第2半導体材料20Aは、第1部分11の上の複数の第2部分12のあいだに埋め込まれる。複数の第2部分12のあいだに埋め込まれた第2半導体材料20Aは、第2半導体領域20になる。そして、第2半導体領域20にトレンチT6を形成し、トレンチT6内に濃度調整材料25Aを埋め込む。濃度調整材料25Aは、第1濃度領域21よりも不純物濃度が低い第2濃度領域22になる材料である。また、濃度調整材料25Aとしては、第1濃度領域21よりも不純物濃度が高い第3濃度領域23になる材料でもよい。次に、濃度調整材料25Aの一部を除去する。ここでは、濃度調整材料25Aのうち、第1絶縁膜81、第2半導体領域20及びトレンチT6内の濃度調整材料25Aの上部が露出するまで除去する。濃度調整材料25Aは、例えばCMPによって除去する。図15cに表したように、第1絶縁膜81、第2半導体領域20及び濃度調整材料25Aの露出面は平坦化される。次に、図16aに表したように、第2半導体領域20及び濃度調整材料25Aに複数のトレンチT7を形成する。トレンチT7の深さ方向はZ軸方向である。トレンチT7の深さは、濃度調整材料25Aの深さよりも僅かに浅い。また、トレンチT7は、X軸方向に延在する。これにより、トレンチT7の開口は、細長い形状になっている。また、トレンチT7は、Y軸方向に所定の間隔で複数設けられる。トレンチT7は、例えば第2半導体領域20へのRIEによって形成される。次に、図16bに表したように、トレンチT7の内壁に第3絶縁膜83を形成する。第3絶縁膜83には、例えばSiO2やBSGが用いられる。なお、第3絶縁膜83として、BSGを形成した後、熱拡散により第2半導体領域20である例えばSi側へ薄くBを拡散しp層を形成してもよい。これにより、第2半導体領域20の第3絶縁膜83の側に、第2導電形の第4半導体領域27が設けられる。その後、トレンチT7の内部に第4部分55になる材料を埋め込む。次に、図16cに表したように、第4部分55、第3絶縁膜83及び第2半導体領域20にトレンチT8を形成する。トレンチT8は、第4部分55のZ軸方向の深さよりも浅く形成される。また、トレンチT8は、Y軸方向に複数の第4部分55及び第3絶縁膜83をまたぐように延在して形成される。トレンチT8を形成した後は、トレンチT8の底部近傍に電界緩和領域70を形成する。次いで、トレンチT8内に第3部分51を埋め込む。第3部分51が形成されると、複数の第4部分55及び第3絶縁膜83のあいだに濃度調整領域25が形成される。その後、図示しない上部電極53及び第2電極60を形成する。これにより、半導体装置140が完成する。半導体装置140では、第4部分55の延在する方向がX軸方向になる。したがって、第4部分55を形成する際、X-Y平面に沿った形状の自由度が高い。このため、第4部分55のZ軸方向からみた形状として、例えばショットキーバリア面に近い側の幅を、遠い側の幅よりも広く設定したり、狭く設定したりするなど、複雑な形状を容易に製造することが可能になる。なお、ショットキーバリア面に沿って濃度調整領域25を形成する方法としては、上記図15~図16に表した方法のほか、例えば図10bに表したトレンチT2を形成したのちに、トレンチT2の側壁に対してB等を斜めイオン注入し、熱拡散することでも形成することができる。同様に、図12bに表したトレンチT3、図13d及び図14dに表したトレンチT5を形成した後に、B等を斜めイオン注入し、熱拡散して濃度調整領域25を形成してもよい。これにより、濃度調整領域25を、所望の厚さ及び所望の不純物濃度で容易に製造することができる。以上説明したように、実施形態に係る半導体装置及びその製造方法によれば、素子面積を増加させずに順電圧降下を低減することができる。なお、上記に本実施の形態およびその変形例を説明したが、本発明はこれらの例に限定されるものではない。例えば、前述の各実施の形態またはその変形例に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものもや、各実施の形態の特徴を適宜組み合わせたものも、本発明の要旨を備えている限り、本発明の範囲に含有される。例えば、前述の各実施の形態および各変形例においては、第1の導電形をn形、第2の導電形をp形として説明したが、本発明は第1の導電形をp形、第2の導電形をn形としても実施可能である。また、半導体装置120,130及び140のいずれについても、第3部分51のZ軸方向の長さ深さが、トレンチT4のZ軸方向の深さよりも浅く設けられているが、トレンチT4と同じ深さであったり、トレンチT4よりも深く設けられていてもよい。さらにまた、前述の各実施の形態および各変形例においては、半導体としてSiシリコンを用いたMOSFETを説明したが、半導体としては、例えばSiCシリコンカーバイト若しくはGaN窒化ガリウム等の化合物半導体、又は、ダイアモンド等のワイドバンドギャップ半導体を用いることもできる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"