少なくとも所定の間隔をおいて配された一対の拡散領域を有する基板構造層と、少なくとも所定の間隔をおいて配されるとともに前記一対の拡散領域と重なるように配された一対の電源配線を有する配線層と、前記基板構造層側から順に第1電極、誘電体、第2電極が積層するとともに、前記基板構造層と前記配線層との間にて、少なくとも前記一対の電源配線の間におけるスタンダードセルが配置されるスタンダードセル領域の外枠に沿って当該外枠の内側に所定の幅で枠状に形成される容量と、前記スタンダードセル領域外において、前記一対の拡散領域のうち一方の電源配線と前記一対の拡散領域のうち一方の拡散領域とを電気的に接続する第1基板コンタクトと、前記スタンダードセル領域外において、前記一対の拡散領域のうち他方の電源配線と前記一対の拡散領域のうち他方の拡散領域とを電気的に接続する第2基板コンタクトと、前記スタンダードセル領域内において、前記第1電極と前記他方の拡散領域とを電気的に接続する第1容量コンタクトと、前記スタンダードセル領域内において、前記第2電極と前記一方の電源配線とを電気的に接続する第2容量コンタクトと、を備えることを特徴とする半導体集積回路装置。前記スタンダードセルは、DRAMを混載するとともに、矩形の枠内に基板コンタクトないしウェルコンタクトが設けられていないタップレス型のスタンダードセルであることを特徴とする請求項1記載の半導体集積回路装置。前記容量の幅は、前記第1基板コンタクト及び前記第2基板コンタクトとショートしない幅に設定されていることを特徴とする請求項1又は2記載の半導体集積回路装置。前記基板構造層は、前記容量の枠の内側の領域において所定の拡散領域を有し、前記他方の電源配線は、前記所定の拡散領域と重なる位置まで延在した引き出し部を有し、前記所定の拡散領域は、前記他方の電源配線の前記引き出し部と第3基板コンタクトを介して電気的に接続され、前記容量は、前記第3基板コンタクトが存在しない領域に拡張した部分を有することを特徴とする請求項1乃至3のいずれか1つに記載の半導体集積回路装置。前記容量は、前記一方の電源配線と重なる領域の辺から前記他方の電源配線側に延在した引き出し部を有することを特徴とする請求項4記載の半導体集積回路装置。前記容量の前記引き出し部は、前記他方の電源配線の前記引き出し部、及び前記第3基板コンタクトと重ならないように形成されていることを特徴とする請求項5記載の半導体集積回路装置。前記スタンダードセルは、前記スタンダードセル領域内において、前記一対の電源配線と前記基板構造層における構成部とを電気的に接続させる基板コンタクトを有さず、前記容量は、前記一方の電源配線と重なる領域の辺から延在するとともに前記他方の電源配線と重なる領域の辺に繋がった引き出し部を有することを特徴とする請求項1乃至3のいずれか1つに記載の半導体集積回路装置。前記スタンダードセルは、前記スタンダードセル領域内において、前記一対の電源配線と前記基板構造層における構成部とを電気的に接続させる基板コンタクトを有さず、前記容量は、前記スタンダードセル領域の全ての領域に形成されていることを特徴とする請求項1乃至3のいずれか1つに記載の半導体集積回路装置。基板上にウェル及び拡散領域を有する基板構造層と、前記基板構造層から所定の間隔をおいて配された一対の電源配線を有するとともに、前記一対の電源配線間に入力側配線及び出力側配線を有する配線層と、基板上に論理回路を有するとともに、前記論理回路が前記一対の電源配線、前記入力側配線、及び前記出力側配線と電気的に接続されたスタンダードセルと、前記基板構造層と前記配線層との間に配されるとともに、前記一対の電源配線と重なる領域を含む前記一対の電源配線間の領域に配された1つ以上の容量と、を備え、前記容量は、前記一対の電源配線間、前記一対の電源配線のうち一方の電源配線と前記入力側配線との間、前記一対の電源配線のうち他方の電源配線と前記入力側配線との間、前記一方の電源配線と前記出力側配線又は任意の配線との間、前記他方の電源配線と前記出力側配線又は任意の配線との間、のうちいずれか1つ以上の間に電気的に接続されていることを特徴とする半導体集積回路装置。前記基板構造層は、前記一対の電源配線と重なる位置に配された一対の拡散領域を有し、前記容量は、前記スタンダードセルの外周に沿って枠状又はU字状に形成され、前記一対の電源配線の両方と重なる領域に配された第1容量を有し、前記一方の電源配線は、前記第1容量の外側の領域に配された第1基板コンタクトを介して前記一対の拡散領域のうち一方の拡散領域と電気的に接続され、前記他方の電源配線は、前記第1容量の外側の領域に配された第2基板コンタクトを介して前記一対の拡散領域のうち他方の拡散領域と電気的に接続され、前記第1容量は、一端が前記一方の電源配線と電気的に接続され、他端が前記他方の電源配線と電気的に接続されることを特徴とする請求項9記載の半導体集積回路装置。前記第1容量は、一端が容量コンタクト、前記一方の拡散領域、前記第1基板コンタクトを介して前記一方の電源配線と電気的に接続され、他端が容量コンタクトを介して前記他方の電源配線と電気的に接続されることを特徴とする請求項10記載の半導体集積回路装置。前記基板構造層は、前記一対の電源配線と重なる位置に配された一対の拡散領域を有し、前記容量は、前記スタンダードセルの外周に沿って枠状又はU字状に形成され、前記一対の電源配線の両方と重なる領域に配された第1容量を有し、前記一方の電源配線は、前記第1容量の外側の領域に配された第1基板コンタクトを介して前記一対の拡散領域のうち一方の拡散領域と電気的に接続され、前記他方の電源配線は、前記第1容量の外側の領域に配された第2基板コンタクトを介して前記一対の拡散領域のうち他方の拡散領域と電気的に接続され、前記第1容量は、一端が前記他方の電源配線と電気的に接続され、他端が前記一方の電源配線と電気的に接続されることを特徴とする請求項9記載の半導体集積回路装置。前記第1容量は、一端が容量コンタクト、前記他方の拡散領域、前記第2基板コンタクトを介して前記他方の電源配線と電気的に接続され、他端が容量コンタクトを介して前記一方の電源配線と電気的に接続されることを特徴とする請求項12記載の半導体集積回路装置。前記第1容量は、一定の幅に設定されていることを特徴とする請求項10乃至13のいずれか1つに記載の半導体集積回路装置。前記容量は、前記スタンダードセルの領域内に配された第2容量を有し、前記第2容量は、一端が前記一方の電源配線と電気的に接続され、他端が前記入力側配線又は前記出力側配線、若しくは、任意の配線と電気的に接続されることを特徴とする請求項9乃至14のいずれか1つに記載の半導体集積回路装置。前記第2容量は、一端が容量コンタクト、拡散領域、及び、基板コンタクトを介して前記一方の電源配線と電気的に接続され、他端が容量コンタクトを介して前記入力側配線又は前記出力側配線、若しくは、任意の配線と電気的に接続されることを特徴とする請求項15記載の半導体集積回路装置。前記容量は、前記スタンダードセルの領域内に配された第2容量を有し、前記第2容量は、一端が前記出力側配線又は前記入力側配線と電気的に接続され、他端が前記一方の電源配線と電気的に接続されることを特徴とする請求項9乃至14のいずれか1つに記載の半導体集積回路装置。前記第2容量は、一端が容量コンタクト、拡散領域、基板コンタクトを介して前記出力側配線と電気的に接続され、他端が容量コンタクトを介して前記一方の電源配線と電気的に接続されることを特徴とする請求項17記載の半導体集積回路装置。前記第2容量は、一端が容量コンタクト、ゲート電極、コンタクトを介して前記入力側配線と電気的に接続され、他端が容量コンタクトを介して前記一方の電源配線と電気的に接続されることを特徴とする請求項17記載の半導体集積回路装置。前記容量は、前記スタンダードセルの領域内に配された第3容量を有し、前記第3容量は、一端が前記他方の電源配線と電気的に接続され、他端が前記入力側配線又は前記出力側配線、若しくは、任意の配線と電気的に接続されることを特徴とする請求項9乃至19のいずれか1つに記載の半導体集積回路装置。前記第3容量は、一端が容量コンタクト、拡散領域、基板コンタクトを介して前記他方の電源配線と電気的に接続され、他端が容量コンタクトを介して前記入力側配線又は前記出力側配線、若しくは、任意の配線と電気的に接続されることを特徴とする請求項20記載の半導体集積回路装置。前記容量は、前記スタンダードセルの領域内に配された第3容量を有し、前記第3容量は、一端が前記出力側配線又は前記入力側配線と電気的に接続され、他端が前記他方の電源配線と電気的に接続されることを特徴とする請求項9乃至19のいずれか1つに記載の半導体集積回路装置。前記第3容量は、一端が容量コンタクト、拡散領域、基板コンタクトを介して前記出力側配線と電気的に接続され、他端が容量コンタクトを介して前記他方の電源配線と電気的に接続されることを特徴とする請求項22記載の半導体集積回路装置。前記第3容量は、一端が容量コンタクト、ゲート電極、コンタクトを介して前記入力側配線と電気的に接続され、他端が容量コンタクトを介して前記他方の電源配線と電気的に接続されることを特徴とする請求項22記載の半導体集積回路装置。前記基板構造層は、前記一対の電源配線と重なる位置に配された一対の拡散領域を有し、前記容量は、前記一方の電源配線と重なる領域、乃至、前記論理回路と重なる領域に配された第4容量を有し、前記一方の電源配線は、前記第4容量と重ならない領域に配された第1基板コンタクトを介して前記一対の拡散領域のうち一方の拡散領域と電気的に接続され、前記他方の電源配線は、第2基板コンタクトを介して前記一対の拡散領域のうち他方の拡散領域と電気的に接続され、前記第4容量は、一端が前記一方の電源配線と電気的に接続され、他端が前記出力側配線又は前記入力側配線、若しくは、任意の配線と電気的に接続されることを特徴とする請求項9記載の半導体集積回路装置。前記第4容量は、一端が容量コンタクト、前記一方の拡散領域、前記第1基板コンタクトを介して前記一方の電源配線と電気的に接続され、他端が容量コンタクトを介して前記出力側配線又は前記入力側配線、若しくは、任意の配線と電気的に接続されることを特徴とする請求項25記載の半導体集積回路装置。前記容量は、前記他方の電源配線と重なる領域、乃至、前記論理回路と重なる領域に配された第5容量を有し、前記他方の電源配線は、前記第5容量と重ならない領域に配された前記第2基板コンタクトを介して前記一対の拡散領域のうち他方の拡散領域と電気的に接続され、前記第5容量は、一端が前記他方の電源配線と電気的に接続され、他端が前記出力側配線又は前記入力側配線、若しくは、任意の配線と電気的に接続されることを特徴とする請求項9、25及び26のいずれか1つに記載の半導体集積回路装置。前記第5容量は、一端が容量コンタクト、前記他方の拡散領域、前記第2基板コンタクトを介して前記他方の電源配線と電気的に接続され、他端が容量コンタクトを介して前記出力側配線又は前記入力側配線、若しくは、任意の配線と電気的に接続されることを特徴とする請求項27記載の半導体集積回路装置。前記容量は、前記一方の電源配線と重なる領域、乃至、前記論理回路と重なる領域に配された第4容量を有し、前記第4容量は、一端が前記出力側配線又は前記入力側配線と電気的に接続され、他端が前記一方の電源配線と電気的に接続されることを特徴とする請求項9記載の半導体集積回路装置。前記第4容量は、一端が容量コンタクト、拡散領域、基板コンタクトを介して前記出力側配線と電気的に接続され、他端が容量コンタクトを介して前記一方の電源配線と電気的に接続されることを特徴とする請求項29記載の半導体集積回路装置。前記第4容量は、一端が容量コンタクト、ゲート電極、コンタクトを介して前記入力側配線と電気的に接続され、他端が容量コンタクトを介して前記一方の電源配線と電気的に接続されることを特徴とする請求項29記載の半導体集積回路装置。前記容量は、前記他方の電源配線と重なる領域、乃至、前記論理回路と重なる領域に配された第5容量を有し、前記第5容量は、一端が前記出力側配線又は前記入力側配線と電気的に接続され、他端が前記他方の電源配線と電気的に接続されることを特徴とする請求項9、29乃至31のいずれか1つに記載の半導体集積回路装置。前記第5容量は、一端が容量コンタクト、拡散領域、基板コンタクトを介して前記出力側配線と電気的に接続され、他端が容量コンタクトを介して前記他方の電源配線と電気的に接続されることを特徴とする請求項32記載の半導体集積回路装置。前記第5容量は、一端が容量コンタクト、ゲート電極、コンタクトを介して前記入力側配線と電気的に接続され、他端が容量コンタクトを介して前記他方の電源配線と電気的に接続されることを特徴とする請求項32記載の半導体集積回路装置。特許文献1に記載の手法では、容量セルを配置するためにLSIの面積が大きくなるという問題がある。その理由としては、ゲート容量型コンデンサセルを用いないで第1の配線層や第2の配線層において配線パターンが存在する層に容量セルを形成する手法では、容量配置領域の配線層が、他の領域配線領域の配線層とショートしない箇所でのみ配置できる。ショートする場合は、一つ上層で容量セルを形成できるか否かを判断していく。しかしながら、容量セルを形成しようとした領域において、全配線層の領域が埋め尽くされていて、当該領域に配線リソースが存在しない場合、容量セルを配置することができない。したがって、配線リソースは存在しないが、電源電圧変動の抑制のために、容量セルを特定の領域にどうしても配置する必要がある場合、空領域を作り配線リソースを確保したうえで、容量セルを配置することになるため、回路ブロックの面積増につながってしまう。したがって、従来の手法では回路ブロックの面積を増大しないで容量を構成することができないおそれがあった。本発明の第1の視点においては、半導体集積回路装置において、少なくとも所定の間隔をおいて配された一対の拡散領域を有する基板構造層と、少なくとも所定の間隔をおいて配されるとともに前記一対の拡散領域と重なるように配された一対の電源配線を有する配線層と、前記基板構造層側から順に第1電極、誘電体、第2電極が積層するとともに、前記基板構造層と前記配線層との間にて、少なくとも前記一対の電源配線の間におけるスタンダードセルが配置されるスタンダードセル領域の外枠に沿って当該外枠の内側に所定の幅で枠状に形成される容量と、前記スタンダードセル領域外において、前記一対の拡散領域のうち一方の電源配線と前記一対の拡散領域のうち一方の拡散領域とを電気的に接続する第1基板コンタクトと、前記スタンダードセル領域外において、前記一対の拡散領域のうち他方の電源配線と前記一対の拡散領域のうち他方の拡散領域とを電気的に接続する第2基板コンタクトと、前記スタンダードセル領域内において、前記第1電極と前記他方の拡散領域とを電気的に接続する第1容量コンタクトと、前記スタンダードセル領域内において、前記第2電極と前記一方の電源配線とを電気的に接続する第2容量コンタクトと、を備えることを特徴とする。本発明の前記半導体集積回路装置においては、前記スタンダードセルは、DRAMを混載するとともに、矩形の枠内に基板コンタクトないしウェルコンタクトが設けられていないタップレス型のスタンダードセルであることが好ましい。本発明の前記半導体集積回路装置においては、前記容量の幅は、前記第1基板コンタクト及び前記第2基板コンタクトとショートしない幅に設定されていることが好ましい。本発明の前記半導体集積回路装置においては、前記基板構造層は、前記容量の枠の内側の領域において所定の拡散領域を有し、前記他方の電源配線は、前記所定の拡散領域と重なる位置まで延在した引き出し部を有し、前記所定の拡散領域は、前記他方の電源配線の前記引き出し部と第3基板コンタクトを介して電気的に接続され、前記容量は、前記第3基板コンタクトが存在しない領域に拡張した部分を有することが好ましい。本発明の前記半導体集積回路装置においては、前記容量は、前記一方の電源配線と重なる領域の辺から前記他方の電源配線側に延在した引き出し部を有することが好ましい。本発明の前記半導体集積回路装置においては、前記容量の前記引き出し部は、前記他方の電源配線の前記引き出し部、及び前記第3基板コンタクトと重ならないように形成されていることが好ましい。本発明の前記半導体集積回路装置においては、前記スタンダードセルは、前記スタンダードセル領域内において、前記一対の電源配線と前記基板構造層における構成部とを電気的に接続させる基板コンタクトを有さず、前記容量は、前記一方の電源配線と重なる領域の辺から延在するとともに前記他方の電源配線と重なる領域の辺に繋がった引き出し部を有することが好ましい。本発明の前記半導体集積回路装置においては、前記スタンダードセルは、前記スタンダードセル領域内において、前記一対の電源配線と前記基板構造層における構成部とを電気的に接続させる基板コンタクトを有さず、前記容量は、前記スタンダードセル領域の全ての領域に形成されていることが好ましい。本発明の第2の視点においては、半導体集積回路装置において、基板上にウェル及び拡散領域を有する基板構造層と、前記基板構造層から所定の間隔をおいて配された一対の電源配線を有するとともに、前記一対の電源配線間に入力側配線及び出力側配線を有する配線層と、基板上に論理回路を有するとともに、前記論理回路が前記一対の電源配線、前記入力側配線、及び前記出力側配線と電気的に接続されたスタンダードセルと、前記基板構造層と前記配線層との間に配されるとともに、前記一対の電源配線と重なる領域を含む前記一対の電源配線間の領域に配された1つ以上の容量と、を備え、前記容量は、前記一対の電源配線間、前記一対の電源配線のうち一方の電源配線と前記入力側配線との間、前記一対の電源配線のうち他方の電源配線と前記入力側配線との間、前記一方の電源配線と前記出力側配線又は任意の配線との間、前記他方の電源配線と前記出力側配線又は任意の配線との間、のうちいずれか1つ以上の間に電気的に接続されていることを特徴とする。本発明の前記半導体集積回路装置においては、前記基板構造層は、前記一対の電源配線と重なる位置に配された一対の拡散領域を有し、前記容量は、前記スタンダードセルの外周に沿って枠状又はU字状に形成され、前記一対の電源配線の両方と重なる領域に配された第1容量を有し、前記一方の電源配線は、前記第1容量の外側の領域に配された第1基板コンタクトを介して前記一対の拡散領域のうち一方の拡散領域と電気的に接続され、前記他方の電源配線は、前記第1容量の外側の領域に配された第2基板コンタクトを介して前記一対の拡散領域のうち他方の拡散領域と電気的に接続され、前記第1容量は、一端が前記一方の電源配線と電気的に接続され、他端が前記他方の電源配線と電気的に接続されることが好ましい。本発明の前記半導体集積回路装置においては、前記第1容量は、一端が容量コンタクト、前記一方の拡散領域、前記第1基板コンタクトを介して前記一方の電源配線と電気的に接続され、他端が容量コンタクトを介して前記他方の電源配線と電気的に接続されることが好ましい。本発明の前記半導体集積回路装置においては、前記基板構造層は、前記一対の電源配線と重なる位置に配された一対の拡散領域を有し、前記容量は、前記スタンダードセルの外周に沿って枠状又はU字状に形成され、前記一対の電源配線の両方と重なる領域に配された第1容量を有し、前記一方の電源配線は、前記第1容量の外側の領域に配された第1基板コンタクトを介して前記一対の拡散領域のうち一方の拡散領域と電気的に接続され、前記他方の電源配線は、前記第1容量の外側の領域に配された第2基板コンタクトを介して前記一対の拡散領域のうち他方の拡散領域と電気的に接続され、前記第1容量は、一端が前記他方の電源配線と電気的に接続され、他端が前記一方の電源配線と電気的に接続されることが好ましい。本発明の前記半導体集積回路装置においては、前記第1容量は、一端が容量コンタクト、前記他方の拡散領域、前記第2基板コンタクトを介して前記他方の電源配線と電気的に接続され、他端が容量コンタクトを介して前記一方の電源配線と電気的に接続されることが好ましい。本発明の前記半導体集積回路装置においては、前記第1容量は、一定の幅に設定されていることが好ましい。本発明の前記半導体集積回路装置においては、前記容量は、前記スタンダードセルの領域内に配された第2容量を有し、前記第2容量は、一端が前記一方の電源配線と電気的に接続され、他端が前記入力側配線又は前記出力側配線、若しくは、任意の配線と電気的に接続されることが好ましい。本発明の前記半導体集積回路装置においては、前記第2容量は、一端が容量コンタクト、拡散領域、及び、基板コンタクトを介して前記一方の電源配線と電気的に接続され、他端が容量コンタクトを介して前記入力側配線又は前記出力側配線、若しくは、任意の配線と電気的に接続されることが好ましい。本発明の前記半導体集積回路装置においては、前記容量は、前記スタンダードセルの領域内に配された第2容量を有し、前記第2容量は、一端が前記出力側配線又は前記入力側配線と電気的に接続され、他端が前記一方の電源配線と電気的に接続されることが好ましい。本発明の前記半導体集積回路装置においては、前記第2容量は、一端が容量コンタクト、拡散領域、基板コンタクトを介して前記出力側配線と電気的に接続され、他端が容量コンタクトを介して前記一方の電源配線と電気的に接続されることが好ましい。本発明の前記半導体集積回路装置においては、前記第2容量は、一端が容量コンタクト、ゲート電極、コンタクトを介して前記入力側配線と電気的に接続され、他端が容量コンタクトを介して前記一方の電源配線と電気的に接続されることが好ましい。本発明の前記半導体集積回路装置においては、前記容量は、前記スタンダードセルの領域内に配された第3容量を有し、前記第3容量は、一端が前記他方の電源配線と電気的に接続され、他端が前記入力側配線又は前記出力側配線、若しくは、任意の配線と電気的に接続されることが好ましい。本発明の前記半導体集積回路装置においては、前記第3容量は、一端が容量コンタクト、拡散領域、基板コンタクトを介して前記他方の電源配線と電気的に接続され、他端が容量コンタクトを介して前記入力側配線又は前記出力側配線、若しくは、任意の配線と電気的に接続されることが好ましい。本発明の前記半導体集積回路装置においては、前記容量は、前記スタンダードセルの領域内に配された第3容量を有し、前記第3容量は、一端が前記出力側配線又は前記入力側配線と電気的に接続され、他端が前記他方の電源配線と電気的に接続されることが好ましい。本発明の前記半導体集積回路装置においては、前記第3容量は、一端が容量コンタクト、拡散領域、基板コンタクトを介して前記出力側配線と電気的に接続され、他端が容量コンタクトを介して前記他方の電源配線と電気的に接続されることが好ましい。本発明の前記半導体集積回路装置においては、前記第3容量は、一端が容量コンタクト、ゲート電極、コンタクトを介して前記入力側配線と電気的に接続され、他端が容量コンタクトを介して前記他方の電源配線と電気的に接続されることが好ましい。本発明の前記半導体集積回路装置においては、前記基板構造層は、前記一対の電源配線と重なる位置に配された一対の拡散領域を有し、前記容量は、前記一方の電源配線と重なる領域、乃至、前記論理回路と重なる領域に配された第4容量を有し、前記一方の電源配線は、前記第4容量と重ならない領域に配された第1基板コンタクトを介して前記一対の拡散領域のうち一方の拡散領域と電気的に接続され、前記他方の電源配線は、第2基板コンタクトを介して前記一対の拡散領域のうち他方の拡散領域と電気的に接続され、前記第4容量は、一端が前記一方の電源配線と電気的に接続され、他端が前記出力側配線又は前記入力側配線、若しくは、任意の配線と電気的に接続されることが好ましい。本発明の前記半導体集積回路装置においては、前記第4容量は、一端が容量コンタクト、前記一方の拡散領域、前記第1基板コンタクトを介して前記一方の電源配線と電気的に接続され、他端が容量コンタクトを介して前記出力側配線又は前記入力側配線、若しくは、任意の配線と電気的に接続されることが好ましい。本発明の前記半導体集積回路装置においては、前記容量は、前記他方の電源配線と重なる領域、乃至、前記論理回路と重なる領域に配された第5容量を有し、前記他方の電源配線は、前記第5容量と重ならない領域に配された前記第2基板コンタクトを介して前記一対の拡散領域のうち他方の拡散領域と電気的に接続され、前記第5容量は、一端が前記他方の電源配線と電気的に接続され、他端が前記出力側配線又は前記入力側配線、若しくは、任意の配線と電気的に接続されることが好ましい。本発明の前記半導体集積回路装置においては、前記第5容量は、一端が容量コンタクト、前記他方の拡散領域、前記第2基板コンタクトを介して前記他方の電源配線と電気的に接続され、他端が容量コンタクトを介して前記出力側配線又は前記入力側配線、若しくは、任意の配線と電気的に接続されることが好ましい。本発明の前記半導体集積回路装置においては、前記容量は、前記一方の電源配線と重なる領域、乃至、前記論理回路と重なる領域に配された第4容量を有し、前記第4容量は、一端が前記出力側配線又は前記入力側配線と電気的に接続され、他端が前記一方の電源配線と電気的に接続されることが好ましい。本発明の前記半導体集積回路装置においては、前記第4容量は、一端が容量コンタクト、拡散領域、基板コンタクトを介して前記出力側配線と電気的に接続され、他端が容量コンタクトを介して前記一方の電源配線と電気的に接続されることが好ましい。本発明の前記半導体集積回路装置においては、前記第4容量は、一端が容量コンタクト、ゲート電極、コンタクトを介して前記入力側配線と電気的に接続され、他端が容量コンタクトを介して前記一方の電源配線と電気的に接続されることが好ましい。本発明の前記半導体集積回路装置においては、前記容量は、前記他方の電源配線と重なる領域、乃至、前記論理回路と重なる領域に配された第5容量を有し、前記第5容量は、一端が前記出力側配線又は前記入力側配線と電気的に接続され、他端が前記他方の電源配線と電気的に接続されることが好ましい。本発明の前記半導体集積回路装置においては、前記第5容量は、一端が容量コンタクト、拡散領域、基板コンタクトを介して前記出力側配線と電気的に接続され、他端が容量コンタクトを介して前記他方の電源配線と電気的に接続されることが好ましい。本発明の前記半導体集積回路装置においては、前記第5容量は、一端が容量コンタクト、ゲート電極、コンタクトを介して前記入力側配線と電気的に接続され、他端が容量コンタクトを介して前記他方の電源配線と電気的に接続されることが好ましい。本発明によれば、LSIの面積が増大しないでデカップリングコンデンサを構成できる。その理由としては、配線層と基板構造層との間に容量を配置することにより、電源電圧変動対策としてLSI内に配置していた従来のようなゲート容量型コンデンサセルが必要なくなり、配線層における一対の電源配線を避けて容量を配置する必要がなくなるからである。また、本発明によれば、設計TATTurnAroundTimeを短縮できる。その理由としては、スタンダードセルを配置するだけでLSI内にデカップリングコンデンサとなる容量を配置できるので、容量を配置する場所を確認する必要がなくなり、設計時間の短縮になるからである。本発明の実施形態1に係る半導体集積回路装置では、少なくとも所定の間隔をおいて配された一対の拡散領域図1、図2の15、14を有する基板構造層図1、図2の10と、少なくとも所定の間隔をおいて配されるとともに前記一対の拡散領域と重なるように配された一対の電源配線図1、図2の41、42を有する配線層図1、図2の40と、前記基板構造層側から順に第1電極図2の21、誘電体図2の22、第2電極図2の23が積層するとともに、前記基板構造層と前記配線層との間にて、少なくとも前記一対の電源配線の間におけるスタンダードセルが配置されるスタンダードセル領域図1の1の外枠に沿って当該外枠の内側に所定の幅で枠状に形成される容量図1、図2の20と、前記スタンダードセル領域外において、前記一対の拡散領域のうち一方の電源配線図1、図2の41と前記一対の拡散領域のうち一方の拡散領域図1、図2の15とを電気的に接続する第1基板コンタクト図1、図2の31と、前記スタンダードセル領域外において、前記一対の拡散領域のうち他方の電源配線図1、図2の42と前記一対の拡散領域のうち他方の拡散領域図1、図2の14とを電気的に接続する第2基板コンタクト図1、図2の32と、前記スタンダードセル領域内において、前記第1電極と前記他方の拡散領域とを電気的に接続する第1容量コンタクト図1、図2の34と、前記スタンダードセル領域内において、前記第2電極と前記一方の電源配線とを電気的に接続する第2容量コンタクト図1、図2の33と、を備える。本発明の実施形態2に係る半導体集積回路装置では、基板上にウェル図7~図9の11、12及び拡散領域図7~図9の13a、13b、16a、16bを有する基板構造層図8、図9の10と、前記基板構造層から所定の間隔をおいて配された一対の電源配線図7、図8の41、42を有するとともに、前記一対の電源配線間に入力側配線図7、図8の43及び出力側配線図7、図9の44を有する配線層図8、図9の40と、基板上に論理回路を有するとともに、前記論理回路が前記一対の電源配線、前記入力側配線、及び前記出力側配線と電気的に接続されたスタンダードセル図7の61、62の組合せと、前記基板構造層と前記配線層との間に配されるとともに、前記一対の電源配線と重なる領域を含む前記一対の電源配線間の領域に配された1つ以上の容量図7の20、図11、図14、図17、図19、図21、図23、図25、図31の70、75、図27の80、85、図34、図37、図40、図43の90と、を備え、前記容量は、前記一対の電源配線間、前記一対の電源配線のうち一方の電源配線と前記入力側配線との間、前記一対の電源配線のうち他方の電源配線と前記入力側配線との間、前記一方の電源配線と前記出力側配線又は任意の配線との間、前記他方の電源配線と前記出力側配線又は任意の配線との間、のうちいずれか1つ以上の間に電気的に接続されている。なお、上記実施形態の記載において、内に付記した図面参照符号は、理解を助けるための例示であって、図示の形態に限定することを意図するものではない。本発明の実施例1に係る半導体集積回路装置について図面を用いて説明する。図1は、本発明の実施例1に係る半導体集積回路装置におけるスタンダードセル領域及びその周辺の構造を模式的に示した平面図である。図2は、本発明の実施例1に係る半導体集積回路装置におけるスタンダードセル領域及びその周辺の構造を模式的に示した図1のaA-A ́間の断面図、bB-B ́間の断面図、cC-C ́間の断面図である。図3は、本発明の実施例1に係る半導体集積回路装置におけるスタンダードセル領域及びその周辺の構造を模式的に示した斜視図である。半導体集積回路装置は、基板構造層10上に所定の間隔をおいて配線層40を有する図2参照。半導体集積回路装置は、スタンダードセルが配置されるスタンダードセル領域1内の基板構造層10と配線層40との間に、スタンダードセル領域1の外枠境界に沿って当該外枠の内側に所定の幅で形成された枠状の容量20が配置されている。半導体集積回路装置は、基板構造層10において、Y軸方向に第1ウェル11と第2ウェル12とが隣接して並んで配置されている図1参照。半導体集積回路装置は、第1ウェル11において、X軸方向に延在した第3拡散領域15が配置されており、第3拡散領域15よりも第2ウェル12側に第1拡散領域13が配置されている。半導体集積回路装置は、第2ウェル12において、X軸方向に延在した第2拡散領域14が配置されており、第2拡散領域14よりも第1ウェル11側に第4拡散領域16が配置されている。半導体集積回路装置は、第2拡散領域14及び第3拡散領域15が所定の間隔をおいて略平行平行を含むに配置されている。半導体集積回路装置は、配線層40において第1電源配線41及び第2電源配線42が所定の間隔をおいて略平行平行を含むに配置されている図1参照。半導体集積回路装置は、Z軸方向から見て、第1電源配線41と第3拡散領域15とが重なるように配されており、第2電源配線42と第2拡散領域14とが重なるように配されている。半導体集積回路装置は、第1電源配線41、第2電源配線42、第2拡散領域14、及び第3拡散領域15のそれぞれの一部がスタンダードセル領域1と重なるように配されている。半導体集積回路装置は、第1電源配線41と第2電源配線42との間第2拡散領域14と第3拡散領域15との間の領域に、スタンダードセル領域1が配置されている図1参照。半導体集積回路装置は、スタンダードセル領域1外において、第1電源配線41が第1基板コンタクト31を介して第3拡散領域15と電気的に接続されるとともに図2a参照、第2電源配線42が第2基板コンタクト32を介して第2拡散領域14と電気的に接続されている図2b参照。半導体集積回路装置は、容量20と基板コンタクト31、32とがショートしないように容量20の幅が設定されている。半導体集積回路装置は、容量20において、第1電極21側から順に、第1電極21、誘電体22、第2電極23が積層した構造となっている図2参照。半導体集積回路装置は、スタンダードセル領域1内において、容量20における第1電極21が第1容量コンタクト34を介して第3拡散領域15と接続されるとともに図2a、c参照、容量20における第2電極23が第2容量コンタクト33を介して第2電源配線42と接続されている図2b、c参照。半導体集積回路装置は、DRAMを混載した装置とすることができ、容量20をDRAMのキャパシタと同様な構造とすることができる。ここで、スタンダードセルは、矩形の枠内に、トランジスタ及びキャパシタを構成する標準化された各種パターンを有するセルである。スタンダードセルは、設計装置コンピュータで予め設定されている。図1に示すスタンダードセルは、矩形の枠内に基板コンタクトないしウェルコンタクトが設けられていないタップレス型のスタンダードセルである。タップレス型のスタンダードセルは、第1電源配線41と第3拡散領域15とを接続する第1基板コンタクト31と、第2電源配線42と第2拡散領域14とを接続する第2基板コンタクト32とが、スタンダードセル領域1内に存在しない構成である。基板構造層10は、基板図示せず;半導体基板上に形成されたウェル11、12、及び拡散領域13、14、15、16を有する構造層である。ウェル11、12、及び拡散領域13、14、15、16は、スタンダードセル領域1内のスタンダードセルの回路を実現する構造を成す。基板構造層10では、Y軸方向に第1ウェル11と第2ウェル12とが隣接して並んで配されており、第1ウェル11と第2ウェル12との接合部がX軸方向に沿って配されている。基板構造層10では、第1ウェル11と第2ウェル12との接合部を跨ぐようにスタンダードセル領域1が設定されている。基板構造層10では、X軸方向に延在した第3拡散領域15が第1ウェル11と接合しており、X軸方向に延在した第2拡散領域14が第2ウェル12と接合しており、第3拡散領域15及び第2拡散領域14の一部がスタンダードセル領域1内であって容量20の一部X軸方向に沿って配された部分と重なるように配置されている。基板構造層10では、第1ウェル11における第3拡散領域15よりも第2ウェル12側の位置にて矩形状の第1拡散領域13が第1ウェル11と接合しており、第2ウェル12における第2拡散領域14よりも第1ウェル11側の位置にて矩形状の第4拡散領域16が第2ウェル12と接合しており、第1拡散領域13及び第4拡散領域16がスタンダードセル領域1内であって容量20と重ならないように配置されている。第3拡散領域15は、第1拡散領域13と分離して配されている。第2拡散領域14は、第4拡散領域16と分離して配されている。第1ウェル11と第2ウェル12とは、互いに逆導電型である。第1ウェル11には、第1電源配線41から第1基板コンタクト31及び第3拡散領域15を通じて電位が供給される。第1ウェル11は、第3拡散領域15と同電位となる。第2ウェル12は、第1ウェル11とは逆導電型である。第2ウェル12には、第2電源配線42から第2基板コンタクト32及び第2拡散領域14を通じて電位が供給される。第2ウェル12は、第2拡散領域14と同電位となる。第1拡散領域13は、第1ウェル11と逆導電型である。第2拡散領域14は、第2ウェル12と同一導電型であって第2ウェル12よりも不純物濃度が高い領域である。第2拡散領域14は、スタンダードセル領域1外に配された第2基板コンタクト32を介して第2電源配線42と電気的に接続されている。よって、第2拡散領域14は、第2電源配線42と同電位となる。第3拡散領域15は、第1ウェル11と同一導電型であって第1ウェル11よりも不純物濃度が高い領域である。第3拡散領域15は、スタンダードセル領域1外に配された第1基板コンタクト31を介して第1電源配線41と電気的に接続されており、スタンダードセル領域1内に配された第1容量コンタクト34を介して第1電極21と電気的に接続されている。よって、第3拡散領域15は、第1電源配線41と同電位となる。第4拡散領域16は、第2ウェル12と逆導電型である。配線層40は、第1電源配線41及び第2電源配線42が配置された層である。配線層40は、基板構造層10上に所定の間隔をおいて配されている。第1電源配線41は、X軸方向に延在した導体であり、第1電源電位例えば、VDD電位が印加される。第1電源配線41は、Y軸方向から見て第3拡散領域15と略平行平行を含むに配されており図2a参照、Z軸方向から見て第3拡散領域15と重なるように配置されている図1参照。第1電源配線41の一部は、スタンダードセル領域1内であって容量20の一部X軸方向に沿って配された部分と重なる領域を通るように配置されている。第1電源配線41は、スタンダードセル領域1外に配された第1基板コンタクト31を介して第3拡散領域15と電気的に接続されている。第2電源配線42は、X軸方向に延在した導体であり、第1電源電位と異なる第2電源電位例えば、GND電位が印加される。第2電源配線42は、Y軸方向から見て第2拡散領域14と略平行平行を含むに配されており図2b参照、Z軸方向から見て第2拡散領域14と重なるように配置されている図1参照。第2電源配線42の一部は、スタンダードセル領域1内であって容量20と重なる領域を通るように配置されている。第2電源配線42は、スタンダードセル領域1外に配された第2基板コンタクト32を介して第2拡散領域14と電気的に接続されるとともに、スタンダードセル領域1内に配された第2容量コンタクト33を介して第2電極23と電気的に接続されている。容量20は、電荷を蓄えることにより情報を記憶することを目的とする容量キャパシタと同様の容量であり、電源電圧変動を抑制するために用いられる。容量20は、スタンダードセル領域1内の基板構造層10と配線層40との間に配置されており、スタンダードセル領域1の外枠境界に沿って当該外枠の内側に所定の幅で形成され、全体として枠状に形成されている。容量20は、Z軸方向から見て第1電源配線41と第2電源配線42との間第3拡散領域15と第2拡散領域14との間のスタンダードセル領域1内に配置されている。容量20の幅は、スタンダードセル領域1外に配された基板コンタクト31、32とショートしないように設定されている。容量20は、Z軸方向の第1電極21側から順に、平坦な第1電極21、誘電体22、第2電極23が積層した構造となっている。第1電極21、誘電体22、及び第2電極23は、それぞれ、XY平面に沿って平坦である。第1電極21は、導体よりなり、第1容量コンタクト34、第3拡散領域15、及び第1基板コンタクト31を介して第1電源配線41と電気的に接続されている。よって、第1電極21は、第1電源配線41と同電位となる。誘電体22は、直流電圧に対しては電気を通さない絶縁体としてふるまう材料よりなる。第2電極23は、導体よりなり、第2容量コンタクト33を介して第2電源配線42と電気的に接続されている。よって、第2電極23は、第2電源配線42と同電位となる。第1基板コンタクト31は、導体よりなり、スタンダードセル領域1外にて第1電源配線41と第3拡散領域15とを電気的に接続するコンタクトである。第2基板コンタクト32は、導体よりなり、スタンダードセル領域1外にて第2電源配線42と第2拡散領域14とを電気的に接続するコンタクトである。第1容量コンタクト34は、導体よりなり、スタンダードセル領域1内にて第3拡散領域15と第1電極21とを電気的に接続するコンタクトである。第2容量コンタクト33は、導体よりなり、スタンダードセル領域1内にて第2電源配線42と第2電極23とを電気的に接続するコンタクトである。以上は、1つのスタンダードセル及びその周辺の構造を説明したが、容量20を構成するのに必要な領域である配線層40や基板構造層10の領域は、全てのスタンダードセルに共通している構造であるため、以下に述べるようにスタンダードセルを組み合わせて用いることができる。図1~図3のスタンダードセルをY軸方向に隣接させて配置すると、各スタンダードセル領域1内の容量20は、隣接するスタンダードセル領域1内の容量20と接続された構造となる。つまり、第1電源配線41又は/及び第2電源配線42と重なる領域にて隣接する容量20が繋がった構成となる。同様に、図1~図3のスタンダードセルをX座標方向に隣接させて配置する場合、基板コンタクト31、32の一部を省略することで、各スタンダードセル領域1内の容量20は、隣接するスタンダードセル領域1内の容量20と接続された構造とすることができる。つまり、容量20が基板コンタクト31、32とショートしないように、隣接する容量20同士が繋がる部分では基板コンタクト31、32を省略する必要がある。なお、容量20は、Z軸方向に配線層40と基板構造層10の間に構成されており、スタンダードセルの回路を実現するために必要な電源配線41、42や信号配線図示せず;容量20の枠内の配置される配線と異なる領域に配されるので、電源配線や信号配線と容量20とがショートすることはない。また、第1電極21と第2電極23の接続する電源配線を相互に換えても容量20を構成できることは言うまでも無い。つまり、第1電極21が容量コンタクト図示せず、第2拡散領域14、及び基板コンタクト32を介して第2電源配線42と電気的に接続され、第2電極23が容量コンタクト図示せずを介して第1電源配線41と電気的に接続されるようにすることができる。実施例1によれば、以下のような効果を奏する。第1の効果として、LSIの面積が増大しないでデカップリングコンデンサを構成できる。その理由としては、配線層40と基板構造層10との間に容量20を配置することにより、電源電圧変動対策としてLSI内に配置していた従来のようなゲート容量型コンデンサセルが必要なくなり、配線層40における第1電源配線41及び第2電源配線42を避けて容量20を配置する必要がなくなるからである。なお、実施例1では、容量20をスタンダードセル領域1内の配線層40と基板構造層10との間に配置した構造としており、容量20が配置される領域はスタンダードセルの回路に必要な電源配線信号配線と異なる領域であるので、スタンダードセル領域1内の構造や、LSI内の配線リソースに影響されることなく、容量20をスタンダードセル領域1内に配置することができる。第2の効果として、設計TATTurnAroundTimeを短縮できる。その理由としては、スタンダードセルを配置するだけでLSI内にデカップリングコンデンサとなる容量20を配置できるので、容量20を配置する場所を確認する必要がなくなり、設計時間の短縮になるからである。本発明の実施例2に係る半導体集積回路装置について図面を用いて説明する。図4は、本発明の実施例2に係る半導体集積回路装置におけるスタンダードセル領域及びその周辺の構造を模式的に示した平面図である。図5は、本発明の実施例2に係る半導体集積回路装置におけるスタンダードセル領域及びその周辺の構造を模式的に示した図4のaA-A ́間の断面図、bB-B ́間の断面図、cC-C ́間の断面図である。図6は、本発明の実施例2に係る半導体集積回路装置におけるスタンダードセル領域及びその周辺の構造を模式的に示した斜視図である。実施例2は、実施例1の変形例であり、スタンダードセルの回路に必要な電源配線信号配線と抵触しない限りにおいて、容量20の枠内にも容量20と繋がる部分例えば、図4の引き出し部20aを形成したものである。なお、容量20第1電極21、誘電体22、第2電極23、第2電源配線42、及び第3基板コンタクト35以外の構成は、実施例1と同様である。なお、実施例1図1参照で構成される容量20はスタンダードセル領域1の外枠境界内の電源配線41、42の領域を含むX軸方向とY軸方向の内側方向に対して、それぞれ所定の幅を持ったもので構成されるが、容量20の枠の内側に容量20の部分を配置していないのは、スタンダードセル領域1内に回路を実現するための基板コンタクトの領域を確保するためである。ただし、いくつかのスタンダードセルで回路を実現するための基板コンタクトが配置されず、容量20の枠の内側に容量20の部分を構成可能な領域が存在する場合には、容量20の枠の内側にも容量20を配置することができる。以下、基板コンタクトが存在しない領域に容量20を配置する例を説明する。図4~図6に示すように、実施例2では、スタンダードセル領域1内で回路を実現するための基板コンタクトが存在しない領域が、第1電源配線41の下の辺からスタンダードセルの途中まで続いている場合、スタンダードセル内のY軸方向の途中まで容量20と繋がった引き出し部20a引き出し部21a、22a、23aを配置する。なお、第2電源配線42は、第4拡散領域16と重なる領域まで延在した引き出し部42aを有し、引き出し部42aが第3基板コンタクト35を介して第4拡散領域16と電気的に接続されている。引き出し部20aは、引き出し部42a及び第3基板コンタクトと重ならないように形成されている。同様に、図4~図6に示す第3基板コンタクト35が存在しない場合、引き出し部20aの先端部をスタンダードセル内の第1ウェル11と第2ウェル12との接合部付近までではなく、容量20における第2電源配線42と重なる領域の辺までスタンダードセル内を縦断した容量20を構成することができる。また、図示していないが、スタンダードセル領域1内に基板コンタクトが全く存在しない場合、スタンダードセル領域1の全ての領域で容量20を構成することができる。実施例2によれば、実施例1と同様な効果を奏するとともに、スタンダードセル領域1内に回路を実現するための基板コンタクトが存在しない領域が存在する場合に、そのような領域にも容量20を配置することにより、デカップリングコンデンサをLSI内にさらに増やすことが可能となり、電源電圧変動を抑制することができる。本発明の実施例3に係る半導体集積回路装置について図面を用いて説明する。図7は、本発明の実施例3に係る半導体集積回路装置の要部の構造を模式的に示した平面図である。図8は、本発明の実施例3に係る半導体集積回路装置の要部の構造を模式的に示した図7のaA-A ́間の断面図、bB-B ́間の断面図、cC-C ́間の断面図である。図9は、本発明の実施例3に係る半導体集積回路装置の要部の構造を模式的に示した図7のdD-D ́間の断面図、eE-E ́間の断面図である。図10は、本発明の実施例3に係る半導体集積回路装置の回路を模式的に示した図である。実施例3は、実施例1の変形例であり、p型のMISMetalInsulatorSemiconductorトランジスタと、n型のMISトランジスタとから構成されたCMISComplementaryMISインバータ論理回路によって論理ゲートを構成した半導体集積回路装置に適用したものである。なお、実施例3に係る半導体集積回路装置は、周知の方法を用いて製造することができる。実施例3に係る半導体集積回路装置は、基板構造層10上に所定の間隔をおいて配線層40を有する図8、図9参照。半導体集積回路装置は、基板構造層10と配線層40との間に枠状の容量20が配置されている。基板構造層10では、半導体基板図示せず、例えば、単結晶シリコン上にY軸方向に第1ウェル11と第2ウェル12とが隣接して並んで配置されている。第2ウェル12は、第1ウェル11とは逆導電型のウェルである。第1ウェル11上には、X軸方向に延在した第3拡散領域15が配置されており、第3拡散領域15よりも第2ウェル12側にてチャネルの両側にソース/ドレイン領域となる第1拡散領域13a、13bが配置されている。第3拡散領域15は、第1ウェル11よりも不純物濃度が高い同導電型の拡散領域である。第1拡散領域13a、13bは、第1ウェル11とは逆導電型の拡散領域である。第2ウェル12上には、X軸方向に延在した第2拡散領域14が配置されており、第2拡散領域14よりも第1ウェル11側にてチャネルの両側にソース/ドレイン領域となる第4拡散領域16a、16bが配置されている。第2拡散領域14は、第2ウェル12よりも不純物濃度が高い同導電型の拡散領域である。第4拡散領域16a、16bは、第2ウェル12とは逆導電型の拡散領域である。チャネルとなる部分を除くウェル11、12上の第1拡散領域13a、13bの周囲、第4拡散領域16a、16bの周囲、第2拡散領域14の両側、及び、第3拡散領域15の両側には、素子分離領域18例えば、STI、LOCOSが配置されれている。ウェル11、12、拡散領域13、14、15、16、及び素子分離領域18を有する層は、基板構造層10となる。第1拡散領域13a、13b間のチャネル上、及び、第4拡散領域16a、16b間のチャネル上には、ゲート絶縁膜図示せずを介してゲート電極17が配置されている。ゲート電極17及び第1拡散領域13a、13bはMISトランジスタ61を構成し、ゲート電極17及び第4拡散領域16a、16bは別のMISトランジスタ62を構成する。ゲート電極17は、MISトランジスタ61とMISトランジスタ62の共通のゲート電極であり、ウェル11、12の境界を跨いでY軸方向に延在した構成となっている。MISトランジスタ61とMISトランジスタ62とは、極性が逆である。MISトランジスタ61とMISトランジスタ62との組合せは、スタンダードセル60を構成する図10参照。配線層40は、基板構造層10上に層間絶縁膜図示せずを介して配される。配線層40には、第1電源配線41及び第2電源配線42が所定の間隔をおいて略平行平行を含むに配置されており、第1電源配線41と第2電源配線42との間の領域にて入力側配線43及び出力側配線44が互いに離間して配されている図7参照。第1電源配線41と第2電源配線42とは、互いに異なる電源電位に印加されており、一方の電源配線をVDD正電位とし、他方の電源配線をGND接地電位とすることができる。第1電源配線41は、Z軸方向から見て、第3拡散領域15と重なるように配されており、容量20と重ならない部分にて1又は複数の第1基板コンタクト31を介して第3拡散領域15と電気的に接続されている図8a参照。第2電源配線42は、Z軸方向から見て、第2拡散領域14と重なるように配されており、容量20と重ならない部分にて1又は複数の第2基板コンタクト32を介して第2拡散領域14と電気的に接続されている図8b参照。第1電源配線41は、第1拡散領域13a上に向かって分岐した枝配線41bを有する。枝配線41bは、Z軸方向から見て、第1拡散領域13aと重なった部分でコンタクト51を介して第1拡散領域13aと電気的に接続されている図9d参照。第2電源配線42は、第4拡散領域16a上に向かって分岐した枝配線42bを有する。枝配線42bは、Z軸方向から見て、第4拡散領域16aと重なった部分でコンタクト52を介して第4拡散領域16aと電気的に接続されている図9e参照。入力側配線43は、入力端子図10のinに接続された配線であり、Z軸方向から見て、ゲート電極17と重った部分でコンタクト53を介してゲート電極17と電気的に接続されている図8c参照。出力側配線44は、出力端子図10のoutに接続された配線であり、Z軸方向から見て、第1拡散領域13b及び第4拡散領域16bと重った部分でそれぞれコンタクト54、55を介して第1拡散領域13b及び第4拡散領域16bと電気的に接続されている図9d、e参照。以上のような接続関係により、MISトランジスタ61、62が組み合わさったスタンダードセル60は、CMISインバータを構成する図10参照。容量20は、基板構造層10と配線層40との間に配された層間絶縁膜図示せず中に配される。容量20は、Z軸方向から見て、トランジスタ61、62が組み合わさったスタンダードセル60の外周に沿って枠状U字状でも可に形成されており、第1電源配線41と第3拡散領域15とが重なる領域と第2電源配線42と第2拡散領域14とが重なる領域との間に配されている。容量20は、第1電源配線41及び第3拡散領域15と重なる部分にも配され、第2電源配線42と第2拡散領域14とが重なる部分にも配されている。容量20の外枠境界で囲まれた領域は、スタンダードセル領域1となる。容量20は、基板構造層10側から順に第1電極21、誘電体22、第2電極23が積層した構造となっている図8、図9参照。第1電極21は、Z軸方向から見て、第3拡散領域15と重なる部分にて1又は複数の第1容量コンタクト34を介して第3拡散領域15と電気的に接続されている図8a、c参照。第2電極23は、Z軸方向から見て、第2電源配線42と重なる部分にて1又は複数の第2容量コンタクト33を介して第2電源配線42と電気的に接続されている図8b、c参照。容量20は、1つのスタンダードセル60につき少なくとも1つ以上対応する図10参照。容量20は、VDDとGNDとの間に構成され、いわゆるデカップリングコンデンサバイパスコンデンサとなり、トランジスタの高速スイッチング動作時に電源ノイズの発生を抑制することができる。容量20は、容量20に充電されていた電荷を電源ノイズが発生した瞬間に放電させることによって電源の値を補償する。また、電源ノイズの発生をできるだけ低減する点に関して、容量20の容量を大きくすることが望ましい。容量20は、X座標方向とY座標方向の内側方向に対してそれぞれ一定の幅を持ち、当該幅はスタンダードセル領域1内に回路を実現するために配置されている基板コンタクト31、32とショートしない幅とする。また、容量20の容量を大きくするため、実施例2のような引き出し部図4の20aを有する構成にしてもよい。以上のような半導体集積回路装置のスタンダードセル60は、VDDとGNDとの間に複数個設けて用いられる図10参照。各段には、スタンダードセル60と容量20とがセットになっている。クロック信号の制御に基づいて、第1段のスタンダードセル60の入力端子inに入力信号が入力されてHIGHレベルからLOWレベルに変化した場合、MISトランジスタ61がオン状態となり、MISトランジスタ62がオフ状態となる。このため、オン状態のMISトランジスタ61を通じてVDD電位が出力端子outに向けて出力されるので、出力信号は、LOWレベルからHIGHレベルに反転する。この第1段のスタンダードセル60の出力が第2段のスタンダードセル60に入力される。図10では、容量20はVDDとGNDとの間に設けられているので、容量20には電荷が蓄積されている。この結果、MISトランジスタ61がオン状態となることによって出力にVDDから出力に電流が流れた場合でも、容量20が設けられているため、この容量20に充電されていた電荷が瞬間的に放電され、電源ノイズの発生を低減することができる。また、第1段のスタンダードセル20で電源ノイズが発生した場合であっても、容量20により、経路的に離れている第n段のスタンダードセル20に伝達する前に、その電源ノイズを除去することができる。また、電源が低電圧化した場合であっても、電源ノイズによる誤動作を防止することができる。なお、実施例3では、スタンダードセル20にインバータを例に説明したが、NANDゲート、NORゲートなどの論理回路にも適用することができる。なお、論理回路については、公知の論理回路であるので、説明を省略する。実施例3によれば、実施例1と同様に、LSIの面積が増大しないでデカップリングコンデンサを構成できるとともに、設計TATを短縮できる。本発明の実施例4に係る半導体集積回路装置について図面を用いて説明する。図11は、本発明の実施例4に係る半導体集積回路装置の要部の構造を模式的に示した平面図である。図12は、本発明の実施例4に係る半導体集積回路装置の要部の構造を模式的に示した図11のaA-A ́間の断面図、bB-B ́間の断面図、cC-C ́間の断面図である。図13は、本発明の実施例4に係る半導体集積回路装置の回路を模式的に示した図である。実施例4は、実施例3の変形例であり、第1電源配線41VDDと出力側配線44出力端子outとの間に容量70を追加するとともに、第2電源配線42GNDと出力側配線44出力端子outとの間に容量75を追加したしたものである。容量70、75に関する構成以外の構成については、実施例3と同様である。容量70、75は、枠状の容量20の内側の領域に配されている。容量70は、容量20の枠の内側における第1ウェル11MISトランジスタ61でも可上に配されている。容量75は、容量20の枠の内側における第2ウェル12MISトランジスタ62でも可上に配されている。容量70、75は、基板構造層10と配線層40との間に配されており、容量20と同一層にある。容量20、70、75は、互いに離間している。容量70は、容量20と同様に、基板構造層10側から順に第1電極71、誘電体72、第2電極73が積層した構造となっている図12参照。第1電極71は、Z軸方向から見て、第1拡散領域13aと重なる部分にて第3容量コンタクト36を介して第1拡散領域13aと電気的に接続されている図12b参照。ゆえに、第1電極71は、第3容量コンタクト36、第1拡散領域13a、コンタクト51、及び枝配線41bを介して第1電源配線41と電気的に接続されている。第2電極73は、Z軸方向から見て、出力側配線44と重なる部分にて第4容量コンタクト37を介して出力側配線44と電気的に接続されている図12b参照。なお、容量70は、コンタクト51、53、54と離間して配される。容量75は、容量20と同様に、基板構造層10側から順に第1電極76、誘電体77、第2電極78が積層した構造となっている図12参照。第1電極76は、Z軸方向から見て、第4拡散領域16aと重なる部分にて第5容量コンタクト38を介して第4拡散領域16aと電気的に接続されている図12c参照。ゆえに、第1電極76は、第5容量コンタクト38、第4拡散領域16a、コンタクト52、及び枝配線42bを介して第2電源配線42と電気的に接続されている。第2電極78は、Z軸方向から見て、出力側配線44と重なる部分にて第6容量コンタクト39を介して出力側配線44と電気的に接続されている図12c参照。なお、容量75は、コンタクト52、53、55と離間して配される。なお、出力側配線44は、容量コンタクト37、39を介して第2電極73、78と電気的に接続できるように形成されている。また、容量20、70、75は、1つのスタンダードセル60につき、それぞれ少なくとも1つ以上対応する図13参照。実施例4によれば、実施例3と同様な効果を奏するとともに、本来、値を保持することを目的とするDRAM容量をスタンダードセル60内の配線の容量70、75として用いることで充放電時間τ=RCが増加し、バッファセルやコンデンサセルを配置する必要がなくなるため、LSIの面積の増加を抑制する効果がある。なお、従来技術は、ホールドタイミング保証を目的として遅延時間を加算するバッファセルやコンデンサセルを配置するためにLSIの面積を大きくする必要があったが、実施例3によればその必要がない。また、実施例4によれば、スタンダードセル領域1内に複数の容量70、75を設けることで、既存のセル配置には影響なく、増加したい遅延時間の微調整が可能となり、既存のセル配置および配線形状への影響を抑えることができるため、設計に要する時間の短縮効果も得られる。本発明の実施例5に係る半導体集積回路装置について図面を用いて説明する。図14は、本発明の実施例5に係る半導体集積回路装置の要部の構造を模式的に示した平面図である。図15は、本発明の実施例5に係る半導体集積回路装置の要部の構造を模式的に示した図14のaA-A ́間の断面図、bB-B ́間の断面図である。図16は、本発明の実施例5に係る半導体集積回路装置の回路を模式的に示した図である。実施例5は、実施例4の変形例であり、第1電源配線41と電気的に接続された容量70を出力側配線44と接続するのをやめるとともに、第2電源配線42と電気的に接続された容量75を出力側配線44と接続するのをやめたものである。容量70の第2電極73は第4容量コンタクト37を介して配線45に電気的に接続されているが、配線45の接続先は特に規定されていない図15a参照。また、容量75の第2電極78は第6容量コンタクト39を介して配線46に電気的に接続されているが、配線46の接続先は特に規定されていない図15b参照。配線45、46は、配線層40に配され、他の配線41~44と離間している。出力側配線44は、配線45、46と抵触しないように形成されている。なお、配線45は、第1電源配線41に対して容量を確保したいところ例えば、第2電源配線42に電気的に接続してもよい。配線46は、第2電源配線42に対して容量を確保したいところ例えば、第1電源配線41に電気的に接続してもよい。配線45、46の接続先がない構成であってもよい。その他の構成は、実施例4と同様である。実施例5によれば、実施例4と同様な効果を奏するとともに、容量70、75と電気的に接続された配線45、46の接続先を任意に選択することができるようになる。本発明の実施例6に係る半導体集積回路装置について図面を用いて説明する。図17は、本発明の実施例6に係る半導体集積回路装置の要部の構造を模式的に示した平面図である。図18は、本発明の実施例6に係る半導体集積回路装置の回路を模式的に示した図である。実施例6は、実施例4の変形例であり、第2電源配線42と電気的に接続された容量75のみを出力側配線44と接続するのをやめたものである。容量75の第2電極図15bの78に相当は第6容量コンタクト39を介して配線46に電気的に接続されているが、配線46の接続先は特に規定されていない。配線46は、配線層40に配され、他の配線41~44と離間している。出力側配線44は、配線46と抵触しないように形成されている。なお、配線46は、第2電源配線42に対して容量を確保したいところ例えば、第1電源配線41に電気的に接続してもよい。配線46の接続先がない構成であってもよい。第1電源配線41と出力側配線44との間の容量70は実施例4と同様である。その他の構成は、実施例4と同様である。実施例6によれば、実施例4と同様な効果を奏するとともに、容量75と電気的に接続された配線46の接続先を任意に選択することができるようになる。本発明の実施例7に係る半導体集積回路装置について図面を用いて説明する。図19は、本発明の実施例7に係る半導体集積回路装置の要部の構造を模式的に示した平面図である。図20は、本発明の実施例7に係る半導体集積回路装置の回路を模式的に示した図である。実施例7は、実施例4の変形例であり、第1電源配線41と電気的に接続された容量70のみを出力側配線44と接続するのをやめたものである。容量70の第2電極図15aの73に相当は第4容量コンタクト37を介して配線45に電気的に接続されているが、配線45の接続先は特に規定されていない。配線45は、配線層40に配され、他の配線41~44と離間している。出力側配線44は、配線45と抵触しないように形成されている。なお、配線45は、第1電源配線41に対して容量を確保したいところ例えば、第2電源配線42に電気的に接続してもよい。配線46の接続先がない構成であってもよい。第2電源配線42と出力側配線44との間の容量75は実施例4と同様である。その他の構成は、実施例4と同様である。実施例7によれば、実施例4と同様な効果を奏するとともに、容量70と電気的に接続された配線45の接続先を任意に選択することができるようになる。本発明の実施例8に係る半導体集積回路装置について図面を用いて説明する。図21は、本発明の実施例8に係る半導体集積回路装置の要部の構造を模式的に示した平面図である。図22は、本発明の実施例8に係る半導体集積回路装置の回路を模式的に示した図である。実施例8は、実施例6の変形例であり、実施例6の容量図17の75、容量コンタクト図17の38、39、及び配線図17の46を削除したものである。なお、第1電源配線41と出力側配線44との間の容量70は実施例6と同様である。その他の構成は、実施例6と同様である。実施例8によれば、実施例6で引用する実施例4と同様な効果を奏するとともに、不要な容量を削減することができる。本発明の実施例9に係る半導体集積回路装置について図面を用いて説明する。図23は、本発明の実施例9に係る半導体集積回路装置の要部の構造を模式的に示した平面図である。図24は、本発明の実施例9に係る半導体集積回路装置の回路を模式的に示した図である。実施例9は、実施例7の変形例であり、実施例7の容量図19の70、容量コンタクト図19の36、37、及び配線図19の45を削除したものである。なお、第2電源配線42と出力側配線44との間の容量75は実施例7と同様である。その他の構成は、実施例7と同様である。実施例9によれば、実施例7で引用する実施例4と同様な効果を奏するとともに、不要な容量を削減することができる。本発明の実施例10に係る半導体集積回路装置について図面を用いて説明する。図25は、本発明の実施例10に係る半導体集積回路装置の要部の構造を模式的に示した平面図である。図26は、本発明の実施例10に係る半導体集積回路装置の回路を模式的に示した図である。実施例10は、実施例4の変形例であり、VDD-GND間の容量が不要な場合には、実施例4のVDD-GND間の容量図11の20、及び容量コンタクト図11の33、34を削除してもよい。なお、容量70、75は実施例4と同様である。その他の構成は、実施例4と同様である。なお、実施例5~9においても、VDD-GND間の容量が不要な場合には、VDD-GND間の容量図14、図17、図19、図21、図23の20及び容量コンタクト図14、図17、図19、図21、図23の33、34を削除してもよい。実施例10によれば、実施例4と同様な効果を奏するとともに、VDD-GND間の容量が不要な場合には、VDD-GND間の容量を削減することができる。本発明の実施例11に係る半導体集積回路装置について図面を用いて説明する。図27は、本発明の実施例11に係る半導体集積回路装置の要部の構造を模式的に示した平面図である。図28は、本発明の実施例11に係る半導体集積回路装置の要部の構造を模式的に示した図27のaA-A ́間の断面図、bB-B ́間の断面図、cC-C ́間の断面図である。図29は、本発明の実施例11に係る半導体集積回路装置の要部の構造を模式的に示した図27のdD-D ́間の断面図、eE-E ́間の断面図である。図30は、本発明の実施例11に係る半導体集積回路装置の回路を模式的に示した図である。実施例11は、実施例10の変形例であり、MISトランジスタ61第1ウェル11上に配された容量80図25の容量70に対応の第1電極81と第1拡散領域13aとを容量コンタクトを介して電気的に接続するのをやめ、容量80を第3拡散領域15と第1電源配線41とが重なる領域まで拡大し、容量80の第1電極81と第3拡散領域15とを1又は複数の第1容量コンタクト34を介して電気的に接続したものである図28a、c参照。また、MISトランジスタ62第2ウェル12上上に配された容量85図25の容量75に対応も同じく、容量85の第1電極86と第4拡散領域16aとを容量コンタクトを介して電気的に接続するのをやめ、容量85を第2拡散領域14と第2電源配線42とが重なる領域まで拡大し、容量85の第1電極86と第2拡散領域14とを1又は複数の第2容量コンタクト33 ́を介して電気的に接続している図28b、c参照。容量80と容量85とは、離間している。容量80は、基板構造層10側から順に第1電極81、誘電体82、第2電極83が積層した構造となっている図28、図29参照。第2電極83は、第4容量コンタクト37を介して出力側配線44と電気的に接続されている。また、容量85は、基板構造層10側から順に第1電極86、誘電体87、第2電極88が積層した構造となっている図28、図29参照。第2電極88は、第6容量コンタクト39を介して出力側配線44と電気的に接続されている。その他の構成は、実施例10と同様である。なお、容量80の第1電極81と第3拡散領域15とを第1容量コンタクト34を介して電気的に接続し、かつ、第2電極83と出力側配線44とを第4容量コンタクト37を介して電気的に接続する代わりに、第1電極81と第1拡散領域13bとを容量コンタクト図示せずを介して電気的に接続し、かつ、第2電極83と第1電源配線41とを容量コンタクト図示せずを介して電気的に接続してもよい。容量85についても同様に、第1電極86と第2拡散領域14とを第2容量コンタクト33 ́を介して電気的に接続し、かつ、第2電極88と出力側配線44とを第6容量コンタクト39を介して電気的に接続する代わりに、第1電極86と第4拡散領域16bとを容量コンタクト図示せずを介して電気的に接続し、かつ、第2電極88と第2電源配線42とを容量コンタクト図示せずを介して電気的に接続してもよい。実施例11によれば、実施例10と同様な効果を奏するとともに、必要に応じて、VDD-出力端子間の容量80、及び、GND-出力端子間の容量85のそれぞれの容量を拡大させることができる。本発明の実施例12に係る半導体集積回路装置について図面を用いて説明する。図31は、本発明の実施例12に係る半導体集積回路装置の要部の構造を模式的に示した平面図である。図32は、本発明の実施例12に係る半導体集積回路装置の要部の構造を模式的に示した図31のaA-A ́間の断面図、bB-B ́間の断面図、cC-C ́間の断面図である。図33は、本発明の実施例12に係る半導体集積回路装置の回路を模式的に示した図である。実施例12は、実施例4の変形例であり、容量70をVDD-出力端子間ではなくVDD-入力端子間に設け、容量75をGND-出力端子間ではなくGND-入力端子間に設けたものである。つまり、容量70の第2電極72と出力側配線44とを容量コンタクトを介して電気的に接続するのをやめ、第2電極72と入力側配線43とを第4容量コンタクト37 ́を介して電気的に接続し、容量75の第2電極77と出力側配線44とを容量コンタクトを介して電気的に接続するのをやめ、第2電極77と入力側配線43とを第6容量コンタクト39 ́を介して電気的に接続したものである図32a参照。その他の構成は、実施例4と同様である。実施例12によれば、実施例4と同様な効果を奏する。本発明の実施例13に係る半導体集積回路装置について図面を用いて説明する。図34は、本発明の実施例13に係る半導体集積回路装置の要部の構造を模式的に示した平面図である。図35は、本発明の実施例13に係る半導体集積回路装置の要部の構造を模式的に示した図34のaA-A ́間の断面図、bB-B ́間の断面図である。図36は、本発明の実施例13に係る半導体集積回路装置の回路を模式的に示した図である。実施例13は、実施例3の変形例であり、枠状の容量20の内側の領域にて、VDD-入力端子間に設けられた容量90を追加したものである。容量90は、容量20の枠の内側の領域にて第1ウェル11と第2ウェル12との境界を跨いで配されており、ゲート電極17上にも配されている。容量90は、基板構造層10と配線層40との間に配されており、容量20と同一層にある。容量20、90は、互いに離間している。容量90は、Z軸方向から見て、第1電源端子41の枝配線41bと重なる部分を有する。容量90は、容量20と同様に、基板構造層10側から順に第1電極91、誘電体92、第2電極93が積層した構造となっている図35参照。第1電極91は、Z軸方向から見て、ゲート電極17と重なる部分にて容量コンタクト56を介してゲート電極17と電気的に接続されている図35b参照。第2電極93は、Z軸方向から見て、第1電源配線41の枝配線41bと重なる部分にて容量コンタクト57を介して枝配線41bと電気的に接続されている図35a参照。なお、容量90は、コンタクト51~55と離間して配される。ゲート電極17は、Z軸方向から見て、容量90及び拡散領域13a、13b、14、15、16a、16bと重ならない領域まで引き出された部分を有し、当該引き出された部分にてコンタクト53を介して入力側配線43と電気的に接続されている。入力側配線43は、コンタクト53、ゲート電極17、容量コンタクト56を介して容量90の第1電極91と電気的に接続される。また、容量20、90は、1つのスタンダードセル60につき、それぞれ1つ対応する図36参照。その他の構成は、実施例3と同様である。なお、容量90の第1電極91とゲート電極17とを容量コンタクト56を介して電気的に接続し、かつ、第2電極93と第1電源配線41の枝配線41bとを容量コンタクト57を介して電気的に接続する代わりに、第1電極91と第1拡散領域13aとを容量コンタクト図示せずを介して電気的に接続し、入力側配線43に容量90と重なる部分を設け、かつ、第2電極93と入力側配線43とを容量コンタクト図示せずを介して電気的に接続してもよい。実施例13によれば、実施例3と同様な効果を奏するとともに、本来、値を保持することを目的とするDRAM容量をスタンダードセル60内の配線の容量90として用いることで充放電時間τ=RCが増加し、バッファセルやコンデンサセルを配置する必要がなくなるため、LSIの面積の増加を抑制する効果がある。また、実施例13によれば、スタンダードセル領域1内に複数の容量90を設けることで、既存のセル配置には影響なく、増加したい遅延時間の微調整が可能となり、既存のセル配置および配線形状への影響を抑えることができるため、設計に要する時間の短縮効果も得られる。本発明の実施例14に係る半導体集積回路装置について図面を用いて説明する。図37は、本発明の実施例14に係る半導体集積回路装置の要部の構造を模式的に示した平面図である。図38は、本発明の実施例14に係る半導体集積回路装置の要部の構造を模式的に示した図37のaA-A ́間の断面図、bB-B ́間の断面図である。図39は、本発明の実施例14に係る半導体集積回路装置の回路を模式的に示した図である。実施例14は、実施例13の変形例であり、容量90をVDD-入力端子間に設ける代わりにGND-入力端子間に設けたものである。つまり、第2電極93と第1電源配線41の枝配線41bとを容量コンタクトを介して電気的に接続するのをやめ、容量90に第2電源端子42の枝配線42bと重なる部分を設け、かつ、第2電極93と第2電源端子42の枝配線42bとを容量コンタクト58を介して電気的に接続している図38a参照。その他の構成は、実施例13と同様である。なお、容量90の第1電極91とゲート電極17とを容量コンタクト56を介して電気的に接続し、かつ、第2電極93と第2電源配線42の枝配線42bとを容量コンタクト58を介して電気的に接続する代わりに、第1電極91と第4拡散領域16aとを容量コンタクト図示せずを介して電気的に接続し、入力側配線43に容量90と重なる部分を設け、かつ、第2電極93と入力側配線43とを容量コンタクト図示せずを介して電気的に接続してもよい。実施例14によれば、実施例13と同様な効果を奏する。本発明の実施例15に係る半導体集積回路装置について図面を用いて説明する。図40は、本発明の実施例15に係る半導体集積回路装置の要部の構造を模式的に示した平面図である。図41は、本発明の実施例15に係る半導体集積回路装置の要部の構造を模式的に示した図40のaA-A ́間の断面図、bB-B ́間の断面図である。図42は、本発明の実施例15に係る半導体集積回路装置の回路を模式的に示した図である。実施例15は、実施例13の変形例であり、容量90をVDD-入力端子間に設ける代わりにVDD-出力端子間に設けたものである。つまり、第1電極91とゲート電極17とを容量コンタクトを介して電気的に接続するのをやめるとともに、第2電極93と第1電源配線41の枝配線41bとを容量コンタクトを介して電気的に接続するのをやめ、第1電極91を第3容量コンタクト36を介して第1拡散領域13aと電気的に接続し図41a参照、容量90と出力側端子44とが重なる部分を設け、かつ、第2電極93と出力側端子44とを第6容量コンタクト39を介して電気的に接続している図41b参照。その他の構成は、実施例13と同様である。なお、容量90の第1電極91と第1拡散領域13aとを第3容量コンタクト36を介して電気的に接続し、かつ、第2電極93と出力側配線44とを第6容量コンタクト39を介して電気的に接続する代わりに、第1電極91と第4拡散領域16bとを容量コンタクト図示せずを介して電気的に接続し、容量90と第1電源配線41の枝配線41bとが重なる部分を設け、かつ、第2電極93と枝配線41bとを容量コンタクト図示せずを介して電気的に接続してもよい。実施例15によれば、実施例13と同様な効果を奏する。本発明の実施例16に係る半導体集積回路装置について図面を用いて説明する。図43は、本発明の実施例16に係る半導体集積回路装置の要部の構造を模式的に示した平面図である。図44は、本発明の実施例16に係る半導体集積回路装置の要部の構造を模式的に示した図43のaA-A ́間の断面図、bB-B ́間の断面図である。図45は、本発明の実施例16に係る半導体集積回路装置の回路を模式的に示した図である。実施例16は、実施例13の変形例であり、容量90をVDD-入力端子間に設ける代わりにGND-出力端子間に設けたものである。つまり、第1電極91とゲート電極17とを容量コンタクトを介して電気的に接続するのをやめるとともに、第2電極93と第1電源配線41の枝配線41bとを容量コンタクトを介して電気的に接続するのをやめ、第1電極91を第5容量コンタクト38を介して第4拡散領域16aと電気的に接続し図44a参照、容量90と出力側端子44とが重なる部分を設け、かつ、第2電極93と出力側端子44とを第4容量コンタクト37を介して電気的に接続している図44b参照。その他の構成は、実施例13と同様である。なお、容量90の第1電極91と第4拡散領域16aとを第3容量コンタクト38を介して電気的に接続し、かつ、第2電極93と出力側配線44とを第4容量コンタクト37を介して電気的に接続する代わりに、容量90と第2電源配線42の枝配線42bとが重なる部分を設け、第1電極91と枝配線42bとを容量コンタクト図示せずを介して電気的に接続し、かつ、第2電極93と第1拡散領域13bとを容量コンタクト図示せずを介して電気的に接続してもよい。実施例16によれば、実施例13と同様な効果を奏する。なお、本発明の全開示請求の範囲及び図面を含むの枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。本願は、先の出願特願2010-085686出願日2010年4月2日の優先権を主張し、その利益を享受するものであり、該先の出願に記載された特許請求の範囲の記載事項の解釈においては専ら先の出願日を基準日として該先の出願の全記載事項特許請求の範囲、明細書、図面を含むにのみ基づいて解釈されるべきものである。また、後の出願日を基準日とする特許請求の範囲の解釈は、後の出願日における明細書、図面の全記載事項に基づいて解釈するものとする。