アナログ入力をサンプルホールドするサンプルホールド回路と、前記サンプルホールド回路から出力された電位と基準電位とを逐次比較する比較器と、前記比較器による比較結果を記憶する逐次比較レジスタと、前記逐次比較レジスタから出力された比較結果のうち上位ビットの値を記憶するSAR上位ビットレジスタと、前記逐次比較レジスタから出力された比較結果の下位ビットの値に基づいて、前記比較器における次回以降の逐次比較を全ビットについて行うか、または前記下位ビットについてのみ行うかを設定するスキップフラグ設定回路と、を備える逐次比較型ADコンバータ。前記スキップフラグ設定回路は、前記比較結果の値が下位ビットから上位ビットへ桁上げする直前からn[LSB]前の値n≧1を第1の設定値とし、前記比較結果の値が下位ビットから上位ビットへ桁上げした直後からk[LSB]後の値k≧1を第2の設定値として予め保持し、前記比較器は、前記比較結果の下位ビットの値と前記第1の設定値が一致した場合には次回以降の逐次比較を上位ビットも含め全ビットについて実施し、前記比較結果の下位ビットの値と前記第2の設定値が一致した場合には次回以降の逐次比較を前記下位ビットについてのみ実施する、請求項1に記載の逐次比較型ADコンバータ。前記SAR上位ビットレジスタは、前記スキップフラグ設定回路が前記比較器における次回以降の逐次比較を前記下位ビットについてのみ行うと設定した場合、前記記憶されている上位ビットの値を出力する、請求項1または2に記載の逐次比較型ADコンバータ。前記スキップフラグ設定回路は、前記第1の設定値を予め保持する第1の設定値記憶回路と、前記第2の設定値を予め保持する第2の設定値記憶回路と、前記第1の設定値と前記逐次比較レジスタの下位ビットの値の一致を検出する第1の一致検出回路と、前記第2の設定値と前記逐次比較レジスタの下位ビットの値の一致を検出する第2の一致検出回路と、前記第1の一致検出回路および第2の一致検出回路の出力に基づいて制御信号を出力するセットリセットフリップフロップと、を備える、請求項2または3に記載の逐次比較型ADコンバータ。前記セットリセットフリップフロップは、前記第1の一致検出回路の出力をリセット信号として入力し、前記第2の一致検出回路の出力をセット信号として入力し、前記第1の一致検出回路の出力が活性状態で、前記第2の一致検出回路の出力が非活性状態の場合、前記制御信号を非活性状態とし、前記第1の一致検出回路の出力が非活性状態で、前記第2の一致検出回路の出力が活性状態の場合、前記制御信号を活性状態とし、前記SAR上位ビットレジスタは、前記制御信号が活性状態の場合に前記記憶されている上位ビットの値を出力する、請求項4に記載の逐次比較型ADコンバータ。前記逐次比較レジスタは、前記SAR上位ビットレジスタから出力された上位ビットの値を前記比較結果として記憶する、請求項1乃至5のいずれか一項に記載の逐次比較型ADコンバータ。アナログ入力をサンプルホールドし、前記サンプルホールドしたアナログ出力と基準電位とを比較し、比較結果を記憶し、前記比較結果のうち上位ビットの値を記憶し、前記比較結果の下位ビットの値に基づいて、次回以降の逐次比較を全ビットについて行うか、または前記下位ビットについてのみ行うかを決定する、逐次比較型ADコンバータの検査方法。前記比較結果の値が下位ビットから上位ビットへ桁上げする直前からn[LSB]前の値n≧1を第1の設定値とし、前記比較結果の値が下位ビットから上位ビットへ桁上げした直後からk[LSB]後の値k≧1を第2の設定値として予め保持し、前記比較結果の下位ビットの値と前記第1の設定値が一致した場合には次回以降の逐次比較を上位ビットも含め全ビットについて比較を実施し、前記比較結果の下位ビットの値と前記第2の設定値が一致した場合には次回以降の逐次比較を前記下位ビットについてのみ比較を実施する、請求項7に記載の逐次比較型ADコンバータの検査方法。次回以降の逐次比較を前記下位ビットについてのみ行うと決定した場合、記憶されている前記上位ビットの値を前記比較結果として記憶する、請求項7または8に記載の逐次比較型ADコンバータの検査方法。ADコンバータの特性として、AD変換結果の直線性が挙げられる。しかしながら特許文献1にかかる技術では、アナログ入力信号として一般的なランプ入力信号を用いて逐次比較型ADコンバータの直線性を検査する場合、前2回のAD変換結果より得られた最上位ビットから連続した一致ビット数が以降の変換を繰り返すごとに減少下位ビットが桁上がりする。したがって、特許文献1のように予測データを用いて検査を行う場合には、上位ビットおよび下位ビットの両方を変換して予測データを変更するリカバリー処理を、頻繁に行う必要が有る。そのため、ランプ入力信号を用いて昇順あるいは降順で入力を繰り返しながらAD変換結果を得るためには多大な時間を要し、変換時間および検査時間を削減することは困難であるという問題がある。本発明にかかる逐次比較型ADコンバータは、アナログ入力をサンプルホールドするサンプルホールド回路と、前記サンプルホールド回路から出力された電位と基準電位とを逐次比較する比較器と、前記比較器による比較結果を記憶する逐次比較レジスタと、前記逐次比較レジスタから出力された比較結果のうち上位ビットの値を記憶するSAR上位ビットレジスタと、前記逐次比較レジスタから出力された比較結果の下位ビットの値に基づいて、前記比較器における次回以降の逐次比較を全ビットについて行うか、または前記下位ビットについてのみ行うかを設定するスキップフラグ設定回路と、を備える。本発明にかかる逐次比較型ADコンバータでは、スキップフラグ設定回路を用いて、逐次比較レジスタから出力された比較結果の下位ビットの値に基づいて、比較器における次回以降の逐次比較を全ビットについて行うか、または下位ビットについてのみ行うかを設定している。このため、次回以降の逐次比較では、変化が生じたビットのみを比較し、変化が生じないビットについては前回の比較結果を用いることができるので、ADコンバータの変換時間および検査時間を削減することができる。本発明にかかる逐次比較型ADコンバータの検査方法は、アナログ入力をサンプルホールドし、前記サンプルホールドしたアナログ出力と基準電位とを比較し、比較結果を記憶し、前記比較結果のうち上位ビットの値を記憶し、前記比較結果の下位ビットの値に基づいて、次回以降の逐次比較を全ビットについて行うか、または前記下位ビットについてのみ行うかを決定する。本発明にかかる逐次比較型ADコンバータの検査方法では、比較結果の下位ビットの値に基づいて、次回以降の逐次比較を全ビットについて行うか、または下位ビットについてのみ行うかを決定している。このため、次回以降の逐次比較では、変化が生じたビットのみを比較し、変化が生じないビットについては前回の比較結果を用いることができるので、ADコンバータの変換時間および検査時間を削減することができる。本発明により、ADコンバータの変換時間および検査時間を削減することが可能な逐次比較型ADコンバータおよび逐次比較型ADコンバータの検査方法を提供することができる。実施の形態1以下、図面を参照して本発明の実施の形態について説明する。図1は、本発明の実施の形態1にかかる10ビット分解能を持つ逐次比較型ADコンバータ10のブロック図である。逐次比較型ADコンバータ10は、ADコントロールレジスタANCTR11と、ADコントローラ12と、サンプルホールド回路SH回路13と、比較器COMP14と、逐次比較レジスタSAR15と、DA変換器DAC16と、SAR上位ビットレジスタ17と、スキップフラグ設定回路18と、変換結果レジスタADCR19と、を備える。サンプルホールド回路13は、アナログ入力信号31をサンプルホールドする。サンプルホールド回路13は、サンプリングしたアナログ入力信号31を比較器14に出力する。比較器14は、サンプルホールド回路13でサンプリングしたアナログ信号32を第1の入力とし、DA変換器16が出力する基準電位33を第2の入力として、これらの入力の比較を行い、AD変換を行う。比較器14は、比較結果出力信号34を逐次比較レジスタ15に出力する。逐次比較レジスタ15は、比較器14の比較結果出力信号34を入力とし、変換途中の結果を一時的に記憶する。例えば逐次比較レジスタ15は、10ビットの記憶が可能なレジスタである。変換結果レジスタ19は、逐次比較レジスタ15のデジタル出力信号35を入力する。ここで、逐次比較レジスタ15から出力されたデジタル出力信号35は、最上位ビット[9]から最下位ビット[0]の10ビットで構成される。以後、デジタル出力信号35[9:0]と表す。SAR上位ビットレジスタ17は、スキップフラグ設定回路18のスキップ許可信号36と、逐次比較レジスタ15から出力されたデジタル出力信号35[9:0]のうちの上位ビットを入力とし、SAR上位ビット信号37をDA変換器16へ出力する。例えば、SAR上位ビットレジスタ17に入力されるデジタル出力信号35は、最上位ビット[9]からビット[4]までの上位6ビットである。以後、デジタル出力信号35[9:4]と表す。スキップフラグ設定回路18は、逐次比較レジスタ15から出力されたデジタル出力信号35[9:0]のうちの下位ビットを入力とし、SAR上位ビットレジスタ17とADコントローラ12に、スキップ許可信号36を出力する。例えば、スキップフラグ設定回路18に入力されるデジタル出力信号35は、ビット[3]から最下位ビット[0]までの下位4ビットである。以後、デジタル出力信号35[3:0]と表す。図2は、図1のスキップフラグ設定回路18の一例を示すブロック図である。スキップフラグ設定回路18は、第1の設定値記憶回路51と、第1の一致検出回路52と、第2の設定値記憶回路53と、第2の一致検出回路54と、セットリセットフリップフロップ55と、を備える。第1の設定値記憶回路51は、逐次比較結果の値が下位ビットから上位ビットへ桁上げする直前から1[LSB]前の値1110を第1の設定値として記憶する。第1の一致検出回路52は、第1の設定値と逐次比較レジスタ15の下位ビットデジタル出力信号35[3:0]の値との一致を検出する。第1の一致検出回路52は、セットリセットフリップフロップ55に検出結果を出力する。また、例えば、第2の設定値記憶回路53は、逐次比較結果の値が下位ビットから上位ビットへ桁上げする直後から1[LSB]後の値0001を第2の設定として記憶する。第2の一致検出回路54は、第2の設定値と逐次比較レジスタ15の下位ビットデジタル出力信号35[3:0]の値との一致を検出する。第2の一致検出回路54は、セットリセットフリップフロップ55に検出結果を出力する。セットリセットフリップフロップ55は、第1の一致検出回路52にて一致を検出したらスキップ許可信号36を0にリセットし、第2の一致検出回路54にて一致を検出したらスキップ許可信号36を1にセットし、スキップ許可信号36をSAR上位ビットレジスタ17およびADコントローラ12に出力する。すなわち、セットリセットフリップフロップ55は、第1の一致検出回路52の出力をリセット信号として入力し、第2の一致検出回路54の出力をセット信号として入力し、第1の一致検出回路52の出力が活性状態で、第2の一致検出回路54の出力が非活性状態の場合、スキップ許可信号制御信号36を非活性状態とし、第1の一致検出回路52の出力が非活性状態で、第2の一致検出回路54の出力が活性状態の場合、スキップ許可信号を活性状態とする。なお、スキップフラグ設定回路18は、逐次比較レジスタ15から出力された比較結果の値が下位ビットから上位ビットへ桁上げする直前からn[LSB]前の値n≧1を第1の設定値としてもよい。また、逐次比較レジスタ15から出力された比較結果の値が下位ビットから上位ビットへ桁上げした直後からk[LSB]後の値k≧1を第2の設定値としてもよい。このように、下位ビットから上位ビットへ桁上げする前後においてマージンを設けることで、下位ビットから上位ビットへ桁上げが行われるタイミングを確実に捉えることができ、エラーの発生を抑制することができる。ADコントロールレジスタ11は、逐次比較型ADコンバータ10の開始状態及び終了状態を制御するレジスタである。ADコントロールレジスタ11は、信号をADコントローラ12に出力する。ADコントローラ12は、スキップフラグ設定回路18のスキップ許可信号36と、ADコントロールレジスタ11の出力信号を入力とし、これらの信号に基づいて、比較開始ステップを変更する制御信号38を比較器14へ出力する。次に、逐次比較型ADコンバータの動作について説明する。図3は、図1の逐次比較型ADコンバータにおいて、ランプ入力電圧を用いたAD変換結果の直線性の検査を実施するフローチャートである。このとき検査は、検査装置LSIテスターを用いて実施するものとし、ランプ入力信号は1[LSB]の分解能であり、昇順で入力するものとする。AD変換結果の直線性の検査を実施するための初期設定を行うステップS1。逐次比較レジスタ15の初期値は全ビット0とし、スキップフラグ設定回路18の出力信号であるスキップ許可信号36の初期値は0とする。アナログ入力信号31として、ランプ入力信号を入力するステップS2。サンプルホールド回路13は、ランプ入力信号をサンプリングし、アナログ値を保持するステップS3。スキップフラグ設定回路18は、逐次比較レジスタ15の下位ビットデジタル出力信号35[3:0]が予め第1の設定値記憶回路51に設定した第1の設定値と一致するかを判断するステップS4。第1の設定値は、例えば逐次比較結果の値が下位ビットから上位ビットへ桁上げする直前より1[LSB]前の値として、1110を設定する。一致した場合にはステップS5に進み、不一致の場合にはステップS6へ進む。ステップS4でYesの場合、スキップフラグ設定回路18は、スキップ許可信号36の値を0に設定するステップS5。その後、ステップS6に進む。スキップフラグ設定回路18は、逐次比較レジスタ15の下位ビットデジタル出力信号35[3:0]が予め第2の設定値記憶回路51に設定した第2の設定値と一致するかを判断するステップS6。第2の設定値は、例えば逐次比較結果の値が下位ビットから上位ビットへ桁上げした直後から1[LSB]後の値として、0001を設定する。一致する場合にはステップS7に進み、不一致の場合にはステップS8へ進む。ステップS6でYesの場合、スキップフラグ設定回路18は、スキップ許可信号36の値を1に設定するステップS7。その後、ステップS8に進む。スキップフラグ設定回路18は、スキップ許可信号36の値が0と一致するかを判断するステップS8。一致する場合にはステップS9に進み、不一致の場合にはステップS10へ進む。ステップS8でYesの場合、比較器14は、逐次比較レジスタ15の最上位ビット[9]からビット[4]までの値を決定するステップS9。より具体的には、比較器14は、上位ビット[9:4]の値について、サンプルホールド回路13でサンプリングしたアナログ信号32を第1の入力とし、DA変換器16が出力する基準電位33を第2の入力として逐次比較を行い、値を決定する。比較器14は、比較結果を比較結果出力信号COMPOUT34として逐次比較レジスタ15に出力し、ステップS11へ進む。ステップS8でNoの場合、SAR上位ビットレジスタ17は、記憶している前回のランプ入力に対する逐次比較レジスタ15の上位ビット[9:4]を、SAR上位ビット信号37として出力する。SAR上位ビット信号37は、DA変換器16と比較器14を介して伝送され、そのまま今回のランプ入力に対する逐次比較レジスタ15の上位ビット[9:4]の各ビットの値としてすなわち、比較結果として用いられるステップS10。すなわち比較器14において、今回の逐次比較レジスタ15の上位ビット[9:4]の逐次比較は行わずにスキップする。その後ステップS11に進む。比較器14は、逐次比較レジスタ15の下位ビット[3:0]の各ビットの値を逐次比較によりビット[3]から順にビット[0]まで決定するステップS11。このとき下位ビット[3:0]の値は、上記ステップS9と同様に、比較器14の比較結果出力信号34によって決定する。その後、ステップS12に進む。変換結果レジスタ19は、各ランプ入力に対して、AD変換の変換結果を逐次比較レジスタ15から入力する。変換結果レジスタ19は、各ランプ入力に対して、AD変換の変換結果を検査装置LSIテスターに蓄積するステップS12。その後、ステップS13に進む。検査装置は、ランプ入力が最後であるか否かを判断する。ランプ入力に続きがあればステップS14に進み、ランプ入力が最後であればステップS15に進む。ステップS13でNoの場合、ランプ入力を1[LSB]とするステップS14。その後、ステップS2に戻り、ステップS13においてランプ入力が最後であることが検査装置にて判断されるまで、上述した一連の処理を繰り返す。ステップS13でYesの場合、蓄積している全てのAD変換結果に対して、良品あるいは不良品を検査装置にて判定を行うステップS15。以上で説明したように、本実施の形態にかかる逐次比較型ADコンバータでは、スキップフラグ設定回路を用いて、逐次比較レジスタから出力された比較結果の下位ビットの値に基づいて、比較器における次回以降の逐次比較を全ビットについて行うか、または下位ビットについてのみ行うかを設定している。すなわち、本実施の形態にかかる逐次比較型ADコンバータでは、スキップフラグ設定回路18を用いて、比較結果の値が下位ビットから上位ビットへ桁上げすることを検出している。そして、桁上げが発生しない場合には、SAR上位ビットレジスタ17に記憶されている前回の比較結果の上位ビットの値をそのまま用いている。一方、桁上げが発生した場合には、比較器における次回以降の逐次比較を全ビットについて行なっている。このため、次回以降の逐次比較では、変化が生じたビットのみを比較し、変化が生じないビットについては前回の比較結果を用いることができるので、ADコンバータの変換時間および検査時間を削減することができる。また、従来技術のように上位ビットおよび下位ビットの両方を変換するリカバリー処理を頻繁に行う必要がないため、変換時間および検査時間を削減することができる。なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、ステップS10において、SAR上位ビットレジスタ17から出力されたSAR上位ビット信号37は、DA変換器16及び比較器14を介して逐次比較レジスタ15に伝送されるものとしたが、DA変換器16及び比較器14を介さずに逐次比較レジスタ15に伝送しても良い。