"p型半導体基板と、前記p型半導体基板の表面から第1の深さで形成された第1のn型ウェルと、前記p型半導体基板の表面から第1の深さより深い第2の深さで形成された第2のn型ウェルと、前記第1および第2のn型ウェル内にそれぞれ形成された、第1および第2のp型バックゲート領域と、前記第1および第2のp型バックゲート領域内にそれぞれ形成された、第1および第2のn型ソース領域と、前記第1および第2のn型ウェル内において、前記第1および第2のp型バックゲート領域を挟んで、前記第1および第2のn型ソース領域と対向する位置にそれぞれ形成された、第1および第2のn型ドレイン領域と、前記第1および第2のn型ウェル表面部において、前記第1および第2のp型バックゲート領域と、前記第1および第2のn型ドレイン領域との間に形成されたフィールド絶縁膜と、を有し、前記第1のn型ウェル内に第1トランジスタ、前記第2のn型ウェル内に前記第1トランジスタより逆耐圧の高い第2のトランジスタが形成されている半導体装置。前記第1のトランジスタは、前記第2のトランジスタより面内面積が小さい、請求項1記載の半導体装置。前記p型半導体基板の表面から、前記第2のn型ウェルと同等の深さ、不純物濃度分布で形成された第3のn型ウェルと、前記第3のn型ウェル内で、前記第2のp型バックゲート領域と同等の深さ、不純物濃度分布で形成された第1p型アノード領域と、前記p型アノード領域内で、前記第2のソース領域と同等の深さ、不純物濃度分布で形成された第1n型カソード領域と、を含む第1ツェナーダイオードを、さらに有する請求項1又は2に記載の半導体装置。前記p型半導体基板の表面から、前記第1のn型ウェルと同等の深さ、不純物濃度分布で形成された第4のn型ウェルと、前記第4のn型ウェル内で、前記第1のp型バックゲート領域と同等の深さ、不純物濃度分布で形成された第2p型アノード領域と、前記第2p型アノード領域内で、前記第1のソース領域と同等の深さ、不純物濃度分布で形成された第2n型カソード領域と、を含む第2ツェナーダイオードを、さらに有する請求項1~3のいずれか1項に記載の半導体装置。p型半導体基板にn型不純物をイオン注入して第1のn型ウェルを形成し、熱処理することにより、前記n型不純物を拡散させ、深さを拡大した第1の拡大n型ウェルとし、前記p型半導体基板に素子分離膜を形成し、前記p型半導体基板にn型不純物をイオン注入して第2のn型ウェルを形成し、前記第1の拡大n型ウェルおよび前記第2のn型ウェル内にp型不純物をイオン注入し、第1および第2のp型バックゲート領域を形成し、前記第1および第2のバックゲート領域上方から素子分離膜に掛かる第1および第2のゲート電極を形成し、前記第1および第2のバックゲート領域内に、n型不純物をイオン注入して、第1および第2のn型ソース領域を形成し、前記第1の拡大n型ウェル、前記第2のn型ウェルの、前記フィールド絶縁膜を介して、前記第1および第2のバックゲート領域と対向する位置にn型不純物をイオン注入して第1および第2のn型ドレイン領域を形成する、半導体装置の製造方法。前記素子分離膜の形成が、前記p型半導体基板にトレンチを形成し、トレンチ内に絶縁膜を堆積し、不要部を除去することによって形成される請求項5記載の半導体装置の製造方法。第1および第2のバックゲート領域を形成するイオン注入が、注入条件の異なるイオン注入で行なわれる請求項5又は6記載の半導体装置の製造方法。前記第1のn型ウェルを形成する際、同時に第3のn型ウェルを形成し、前記第1のp型バックゲート領域を形成する際、同時に前記第3のn型ウェル内に第1のp型アノード領域を形成し、前記第1、第2のn型ソース領域を形成する際、同時に前記第1のp型アノード領域内に第1のn型カソード領域を形成し、第1のツェナーダイオードを形成する、請求項5~7のいずれか1項に記載の半導体装置の製造方法。前記第2のn型ウェルを形成する際、同時に第4のn型ウェルを形成し、前記第2のp型バックゲート領域を形成する際、同時に前記第4のn型ウェル内に第2のp型アノード領域を形成し、前記第1、第2のn型ソース領域を形成する際、同時に前記第2のp型アノード領域内に第2のn型カソード領域を形成し、第2のツェナーダイオードを形成する、請求項5~8のいずれか1項に記載の半導体装置の製造方法。複数の通信モジュールを含むCANシステムであり、逆流阻止回路として、請求項1~4のいずれか1項に記載の半導体装置を含むCANシステム。負電位に対して耐性のある、高耐圧MOSトランジスタを他の種類の半導体素子と混載できる半導体装置とその製造方法を提供する。実施例によれば、p型半導体基板と、前記p型半導体基板の表面から第1の深さで形成された第1のn型ウェルと、前記p型半導体基板の表面から第1の深さより深い第2の深さで形成された第2のn型ウェルと、前記第1および第2のn型ウェル内にそれぞれ形成された、第1および第2のp型バックゲート領域と、前記第1および第2のp型バックゲート領域内にそれぞれ形成された、第1および第2のn型ソース領域と、前記第1および第2のn型ウェル内において、前記第1および第2のp型バックゲート領域を挟んで、前記第1および第2のn型ソース領域と対向する位置にそれぞれ形成された、第1および第2のn型ドレイン領域と、前記第1および第2のn型ウェル表面部において、前記第1および第2のp型バックゲート領域と、前記第1および第2のn型ドレイン領域との間に形成されたフィールド絶縁膜と、を有し、前記第1のn型ウェル内に逆耐圧の低い第1トランジスタ、前記第2のn型ウェル内に第1トランジスタより逆耐圧の高い第2のトランジスタが形成されている半導体装置が提供される。図1は、p型シリコン基板に形成されたn型MOSトランジスタを示す。図1右側に示すように、高加速エネルギのイオン注入によってn型ドリフト領域ND1を作成する。通常入手可能なイオン注入装置の最大加速エネルギは、約2MeVであり、Pイオンをイオン注入する場合、深さ2.5μm程度のn型領域を形成できる。シリコン基板Psub表面に公知の方法により、フィールド絶縁膜、素子分離領域として機能する、酸化シリコン等のシャロートレンチアイソレーションSTIを作成する。STIの作成には不純物拡散を伴う高温処理を必要としないので、工程順は、種々変更可能である。n型ドリフト領域ND1内にp型不純物をイオン注入し、p型バックゲートウェルPBG1を形成する。p型バックゲートウェルPBG1内にn型ソース領域S1を形成する。n型ソース領域S1とn型ドリフト領域ND1に挟まれたp型バックゲートウェルPBG1の表面部がチャネル領域CH1を構成する。チャネル領域CH1からn型ソース領域S1と逆側にSTIを介してn型ドレイン領域D1がn型ドリフト領域ND1内に配置される。チャネル領域CH1を覆い、STI上に延在するようにゲート電極G1が形成される。なお、半導体領域に接続される電極を同一記号で示す。p型基板Psubには基板バイアス電極SBが接続される。このようにして、高耐圧MOSトランジスタが形成できる。この高耐圧MOSトランジスタにおいて、何らかの原因で接地電位が浮いてしまった場合を考える。ドレインD1には、例えば電源電圧12V~24V相当の電圧が印加され、接地電位が浮いてしまった状態では、基板は高電圧側に引っ張られ、電源電圧12V~24V相当の電圧になる。他のLSIに接続される端子は、他のデバイスの正常電圧状態に応じて、約0V~4.1Vとなる。つまり基板より端子の方が低い電圧であり、マイナスの電圧に見える。負の電圧に対する耐圧がないと、基板から端子に電源バイアスを印加してしまい、他のLSIの通信を阻害し、最悪の場合は破壊してしまう。ドレインD1には高電圧が印加され、p型バックゲートウェルPBG1とp型基板Psubは、通常ほぼ接地電位で同電位相当となる。このためこの部分に特に耐圧は必要としない。しかし、接地電位が浮いてしまうと、p型基板Psubの電位が電源電位相当12V~24Vとなり、p型バックゲートウェルPBG2はほぼ接地電位となる。p型バックゲートウェルPBG1とp型基板Psubの距離が近いと、それらの間に挟まれたn型ドリフト領域ND1は簡単にパンチスルーしてしまう。接地電位が浮いて、基板電位が高くなってしまった時に、負電位に対する耐性を持たせるためには、n型ドリフト領域がパンチスルーしないようにすることが望まれる。n型ドリフト領域の不純物濃度を増加させると、高耐圧性に悪影響を与える。p型バックゲートウェルPBGとp型基板Psub間の距離を増加することが望ましい。イオン注入によってn型ドリフト領域を形成するとその深さには限界がある。より深いn型ドリフト領域を形成するために、イオン注入後、熱拡散させる方法がある。図1左側に示すように、まず、第2のn型ドリフト領域ND2用のイオン注入を行なった後、熱拡散により不純物分布を拡げて、深いn型ドリフト領域ND2を形成する。例えば、2MeVの加速エネルギでPイオンを注入し、その後1150°C、6時間の熱処理を行なうことにより、深さ8μm程度の第2のn型ドリフト領域ND2を形成する。熱拡散は深さ方向と同時に面内方向にも生じるので、第2のn型ドリフト領域ND2の寸法は大きくなる。例えば、ここで素子分離領域STIの形成を行なう。改めて、2MeVの加速エネルギでPイオンを注入し、図1右側に示す第1のn型ドリフト領域ND1を形成する。小型の第1のn型ドリフト領域ND1を形成できる。その後、図1右側のDMOSトランジスタを参照して説明した工程を行い、p型バックゲートウェルPBG1、PBG2、ゲート電極G1,G2,n型ソース領域S1、S2、n型ドレイン領域D1、D2,基板バイアス領域SB等の形成を行なう。このようにして、負耐圧のある高耐圧DMOSトランジスタNDMOS2を形成でき、負耐圧が必要でない高耐圧DMOSトランジスタNDMOS1は小面積で形成できる。エピタキシャル層を有さない通常の基板を用いることができるので、製造コストを抑えることができ、通常基板を用いて形成する回路の設計資産なども利用できる。以下、より詳細な実施例による半導体装置の製造方法を説明する。図2-1に示すように、例えば抵抗率10Ωcmのp型シリコン基板Psubを準備する。p型シリコン基板Psubには、上段に示すように負耐圧ツェナーダイオードZD形成領域、負耐圧NDMOS形成領域、中段に示すように通常高耐圧PMOS形成領域、通常NDMOS形成領域、下段に示すように通常ツェナーダイオードZD形成領域、論理トランジスタ形成領域が割り振られている。p型シリコン基板Psub表面に厚さ10nm程度の酸化シリコン膜を熱酸化により成長し、基板保護酸化膜ox1とする。図2-2に示すように、負耐圧NDMOS形成領域と負耐圧ツェナーダイオード領域に開口を有するレジストマスクRM1を作成し、Pイオンを加速エネルギ2MeV,ドーズ量4.0×1012cm-2でイオン注入し、深さ2.5μm程度のn型ウェル1を形成する。その後レジストマスクRM1は除去する。図2-3に示すように、窒素雰囲気中で1150°C、6時間の熱拡散処理を行い、n型ウェル1を拡散させ、深さ約8μmのn型ウェル2とする。負耐圧-35Vを得ることを目的として、深さ約8μmのn型ウェルを形成した。耐圧が低ければ、深さを浅く、熱処理条件を緩和することができる。基板保護酸化膜ox1を希弗酸などで除去し、新たに例えば厚さ15nm程度の酸化シリコン膜を900°Cの熱酸化により成長し、基板保護膜ox2とする。図2-4に示すように、厚さ約150nmの窒化シリコン膜を化学気相成長CVDにより成長し、レジストパターン、熱燐酸によるエッチング等により、フィールド酸化膜、素子分離領域に対応する領域に開口を形成したハードマスク3を形成する。図2-5に示すように、窒化シリコン膜のハードマスク3をエッチングマスクとし、基板保護膜ox2を除去し、露出したシリコン基板をエッチングして深さ約350nmのトレンチ4を形成する。図2-6に示すように、トレンチを形成したシリコン基板Psubを酸化性雰囲気中で1100°Cのアニールを行い、厚さ約40nmの熱酸化膜のライナを形成し、高密度プラズマHDPCVD等により例えば厚さ675nmの酸化シリコン膜を成長し、ハードマスク3上の不要部を化学機械研磨CMPで研磨して除去し、シャロートレンチアイソレーションSTI型のフィールド酸化膜、素子分離領域STIを形成する。図2-7に示すように、窒化シリコンのハードマスク3を熱燐酸などで除去し、露出した酸化シリコンの基板保護膜ox2は希弗酸などで除去する。露出したシリコン基板表面に酸化性雰囲気中900°Cの熱酸化を行い、厚さ10nm程度の酸化シリコン膜の基板保護膜ox3を形成する。図2-8に示すように、通常高耐圧PMOSトランジスタ、通常NDMOSトランジスタ、通常ツェナーダイオードのn型ウェルを形成する領域に開口を有するレジストマスクRM3をシリコン基板Psub表面に形成し、Pイオンを加速エネルギ2MeV、ドーズ量2.5×1012cm-2および500keV、1.5×1012cm-3で注入し、深さ2.5μm程度のn型ウェル4を形成する。通常NDMOSトランジスタ領域のn型ウェルはn型ドリフト領域として機能する。その後、レジストマスクRM3は除去する。図2-9に示すように、通常高耐圧PMOSトランジスタのp型ドリフト領域に開口を有するレジストマスクRM4をシリコン基板Psub上に形成し、Bイオンを加速エネルギ150KeV、ドーズ量5.5×1012cm-2でイオン注入し、通常高耐圧PMOSトランジスタのp型ドリフト領域6となるp型ウェルを形成する。その後レジストマスクRM4は除去する。図2-10に示すように、通常NMOSトランジスタのp型バックゲートウェルと通常ツェナーダイオードのアノード用p型ウェルを形成する領域に開口を有するレジストマスクRM5を形成し、Bイオンを3回に分け、加速エネルギ420keVでドーズ量1.2×1013cm-2、加速エネルギ150keVでドーズ量5.0×1012cm-2、加速エネルギ15keVでドーズ量1.0×1013cm-2イオン注入し、p型ウェル領域7を形成する。その後、レジストマスクRM5は除去する。通常NMOSトランジスタのp型バックゲートウェルと通常ツェナーダイオードのアノード用p型ウェルが深さ1.5μm程度で形成される。p型ウェル7の下方に残される、n型ウェル4の深さ方向幅は、約1μmとなる。図2-11に示すように、負耐圧NDMOSトランジスタのp型バックゲートウェルと負耐圧ツェナーダイオードのアノード用p型ウェルを形成する領域に開口を有するレジストマスクRM6を形成し、Bイオンを3回に分け、加速エネルギ420keVでドーズ量1.6×1013cm-2、加速エネルギ150keVでドーズ量5.0×1012cm-2、加速エネルギ15keVでドーズ量1.0×1013cm-2でイオン注入し、p型ウェル領域8を形成する。その後、レジストマスクRM6は除去する。負耐圧NDMOSトランジスタのp型バックゲートウェルと負耐圧ツェナーダイオードのアノード用p型ウェルを形成する深さ3.0μm程度のp型領域が形成される。p型ウェル8の下方に残される、n型ウェル2の深さ方向幅は、約5μmとなる。p型基板からのp型バックゲート領域の分離幅が約5μmの逆耐圧NDMOS構造と、分離幅が約1μmの逆耐圧の低い通常NDMOSが形成できる。図2-12に示すように、5V駆動、1.8V駆動のCMOSトランジスタのp型ウェル、n型ウェルを形成するためのイオン注入を、それぞれのためのレジストマスクを用いて行なう。例えば、5V駆動のNMOSトランジスタ用の領域には、Bイオンを加速エネルギ420keVでドーズ量2.0×1013cm-2と、加速エネルギ15keVでドーズ量4.0×1012cm-2でイオン注入し、さらにPイオンを加速エネルギ2MeV,ドーズ量2.0×1013cm-2でイオン注入する。5V駆動のPMOSトランジスタ用の領域には、Pイオンを加速エネルギ600keVでドーズ量2.0×1012cm-2と、加速エネルギ60keVでドーズ量4.9×1012cm-2でイオン注入する。なお、素子分離領域の周囲に反転防止領域を作製する場合を示している。窒素雰囲気中で1000°C、10秒のアニールを行い不純物を活性化する。同様に、例えば、1.8V駆動のNMOSトランジスタ用の領域には、Bイオンを加速エネルギ230keVでドーズ量3.0×1013cm-2でイオン注入する。1.8V駆動のPMOSトランジスタ用の領域には、Pイオンを加速エネルギ500keVでドーズ量2.8×1013cm-2でイオン注入し、さらにAsイオンを加速エネルギ180keVでドーズ量6.5×1012cm-2でイオン注入する。さらに、1.8V駆動のNMOSトランジスタの閾値制御のため、Bイオンを加速エネルギ13keV、ドーズ量1.6×1013cm-2でイオン注入する。1.8V駆動のPMOSトランジスタの閾値制御のため、Asイオンを加速エネルギ60keV、ドーズ量1.3×1013cm-2でイオン注入する。窒素雰囲気中で1000°C、10秒のアニールを行い不純物を活性化する。なお、論理トランジスタは、公知の構成であり、公知の製造プロセスを用いて製造することができる。公知の種々の変形なども可能である。図2-13に示すように、先に形成した厚さ10nmの酸化シリコンの基板保護膜を弗酸溶液で除去し、ウェット酸化雰囲気中、800°Cでシリコン基板表面を熱酸化し、厚さ15nmの酸化シリコン膜を成長する。1.8V駆動のMOSトランジスタ領域においては、酸化シリコン膜を一旦弗酸溶液で除去し、新たにウェット酸化雰囲気中でシリコン基板表面を熱酸化し、厚さ3.2nmの酸化シリコン膜を成長する。先に形成した厚さ15nmの酸化シリコン膜は、厚さが増加して、厚さ18nmの酸化シリコン膜になる。その後、基板全面上に厚さ180nmのポリシリコン膜をCVDにより成長する。レジストマスクを用いて、n型とすべきポリシリコン膜にはn型不純物をイオン注入し、p型とすべきポリシリコン膜にはp型不純物をイオン注入する。窒素雰囲気中800°Cのアニールを60分行い、ポリシリコン膜中の不純物を活性化する。ポリシリコン膜上にレジストマスクを形成し、レジストマスクをエッチングマスクとしてポリシリコン膜をエッチングし、n型ゲート電極14、p型ゲート電極15をパターニングする。図2-14に示すように、1.8V駆動のCMOSトランジスタのソース/ドレインを形成するためのイオン注入を行なう。レジストマスクを用いて、PMOS領域にBF2イオンを加速エネルギ5keV、ドーズ量3.0×1014cm-2でイオン注入する。Pイオンを加速エネルギ20keV、ドーズ量6.0×1013cm-2でイオン注入し、ポケット領域を形成してもよい。レジストマスクを用いて、NMOS領域にAsイオンを加速エネルギ15keV、ドーズ量5.0×1014cm-2でイオン注入する。Bイオンを加速エネルギ20keV、ドーズ量1.0×1013cm-2でイオン注入し、ポケット領域を形成してもよい。その後、5V駆動PMOSトランジスタのLDD領域、通常NMOSトランジスタのp型バックゲートウェルのコンタクト部、および通常高耐圧PMOSトランジスタのソース/ドレインを形成するためのp型不純物のイオン注入を行なう。例えば、BF2イオンを加速エネルギ80keV、ドーズ量4.5×1013cm-2でイオン注入する。5V駆動NMOSトランジスタのLDD領域、通常NMOSトランジスタのソース/ドレインジャンクション緩和領域、および負耐圧領域のウェルコンタクト部、PMOSトランジスタ部、NMOSトランジスタ、ツェナーダイオード領域のウェルコンタクト部を形成するためのn型不純物のイオン注入を行なう。例えば、Pイオンを加速エネルギ35keV、ドーズ量4.0×1013cm-2でイオン注入する。図2-15に示すように、基板全面に例えば厚さ100nmの酸化シリコン膜をCVDで成長し、反応性イオンエッチングRIE等の異方性エッチングを行なうことにより、ゲート電極側壁上にサイドウォールスペーサ20を形成する。図2-16に示すように、n型領域を覆うレジストマスクRM11を形成し、Bイオンを加速エネルギ5keV、ドーズ量2.0×1015cm-2でイオン注入し、さらにFイオンを加速エネルギ8keV、ドーズ量4.0×1014cm-2でイオン注入し、高濃度のp型領域21を形成する。その後、レジストマスクRM11は除去する。図2-17に示すように、p型領域を覆うレジストマスクRM12を形成し、Pイオンを加速エネルギ15keV、ドーズ量2.0×1015cm-2でイオン注入し、高濃度のn型領域22を形成する。その後、レジストマスクRM12は除去する。図2-18に示すように、ツェナー電圧調整のため、ツェナーのカソードを開口するレジストマスクRM13を形成し、Bイオンを加速エネルギ65keV、ドーズ量2.0×1013cm-2でイオン注入する。その後、レジストマスクRM13は除去する。窒素雰囲気中、1000°C、10秒のアニールを行い、不純物を活性化する。図2-19に示すように、厚さ6nmのコバルト膜を用い、窒素雰囲気中、540°C、30秒のシリサイド化反応によりコバルトシリサイドの1次形成を行い、未反応部をウォッシュアウトし、窒素雰囲気中、750°C、30秒のコバルトシリサイドの2次反応を行なう。層間絶縁膜25を形成し、導電性プラグPLGを埋め込み、配線26を形成する。このようにして、種々の半導体素子を含む半導体装置が形成できる。なお、同一のイオン注入により形成される領域は、基本的に同等の深さ、同等の不純物分布を有する。同一のイオン注入で形成されたウェルを同一の熱処理で拡散した領域は、基本的に同等の深さ、同等の不純物分布を有する。図3A,3Bは通常高耐圧NDMOSトランジスタの断面図、一部破断平面図であり、図3C,3Dは負耐圧、高耐圧NDMOSトランジスタの断面図、一部破断平面図、図3Eは諸元を比較して示す表である。負耐圧、高耐圧NMOSトランジスタにおいては、n型ドリフト領域Ndriftのイオン注入後、熱拡散によりn型領域を拡げているので、Ndriftの深さ、面積が拡大し、充分な負耐圧を持たせることができる。通常高耐圧NMOSトランジスタにおいては不純物の積極的熱拡散は行なっていないので、n型ドリフト領域Ndriftの深さ、面積はレジストマスクの寸法、イオン注入の加速エネルギなどで規制され、小さい面積に収容することができる。図4A,4Bは通常高耐圧NMOSトランジスタ保護のツェナーダイオードの断面図、一部破断平面図であり、図4C,4Dは負耐圧、高耐圧NMOSトランジスタ保護のツェナーダイオードの断面図、一部破断平面図、図4Eはa、b、cの寸法を比較して示す表である。ツェナーダイオード領域の寸法は同一である。負耐圧、高耐圧NMOSトランジスタ保護のツェナーダイオードにおいては、ツェナーダイオードのアノード領域を囲むn型ウェルNWのイオン注入後、熱拡散によりn型領域を拡げているので、幅cに示すように、n型ウェルNWの深さ、面積が拡大して、約3倍の数値となっている。p型基板との間に充分な負耐圧を持たせることができる。通常高耐圧NMOSトランジスタ保護のツェナーダイオードにおいては不純物の積極的熱拡散は行なっていないので、n型ウェルNWの深さ、面積はレジストマスクの寸法、イオン注入の加速エネルギなどで規制され、小さい面積に収容することができる。本実施例で得られる半導体素子の特性は、以下のようになる。通常NDMOSトランジスタ閾値電圧Vth:1.01VVd=15V,Psub=PBG=S=0V、Id=2μAの時のVg電圧オン電流Ion:5.79mAVd=40V,Psub=PBG=S=0V、Vg=5Vの時のドレイン電流BVsd:42V以上Vg=0V,Psub=PBG=S=0V、Id=0.1μAの時のVd電圧負耐圧:-10VVd=0V,Psub=0V,G=S=フローティング、p型バックゲートウェル電流=-0.1μAの時のp型バックゲートウェルの電圧負耐圧NDMOSトランジスタ閾値電圧Vth:1.0VVd=15V,Psub=PBG=S=0V、Id=2μAの時のVg電圧オン電流Ion:5.73mAVd=40V,Psub=PBG=S=0V、Vg=5Vの時のドレイン電流BVsd:42V以上Vg=0V,Psub=PBG=S=0V、Id=0.1μAの時のVd電圧負耐圧:-35VVd=0V,Psub=0V,G=S=フローティング、p型バックゲートウェルの電流=-0.1μAの時のp型バックゲートウェルの電圧通常NDMOSトランジスタ保護用ツェナーダイオードツェナー電圧:6.5V負耐圧:-10Vnウェル=0V,Psub=0V,カソード=フローティング、アノード=0.1μAの時のアノード電圧負耐圧NDMOSトランジスタ保護用ツェナーダイオードツェナー電圧:6.5V負耐圧:-35Vnウェル=0V,Psub=0V,カソード=フローティング、アノード=0.1μAの時のアノード電圧CANは、共通のバスにより、複数の車載モジュール間の通信を行なう。車載のため、バッテリ電源電圧12V~24Vが通常印加される電圧範囲となる。走行上のトラブルにより、LSIのGND電位が浮いてしまっても、CANの信号線のバス電位を変動させないことが要求される。図5Aは、CANシステムに適用した場合の等価回路図、図5Bは図5Aの破線部の拡大図である。RTH端子について、破線で示すグランドはずれ保護回路を設けてグランドの電位を監視する。RTH端子は、通常はCANのバスの下側の基準電位として0.1Vを出力する。図5Bに示すように、通常は、逆流素子回路にハイ電圧が供給され、NDMOSがオンとなり、RTH端子は接地電圧相当電位となる。グランドはずれ検出回路がグランドはずれを検出すると、逆流素子回路への出力が遮断される。半導体基板電圧は上昇しており、NDMOSのゲート電圧はバス電圧となるので、NDMOSはオフとなる。NDMOSのドレインでフローティング状態のGND電位はカットされる。NDMOSのゲート電圧はバス側のRTH電位となり、NDMOSのチャネル、ソースもバス側のRTH電位となる。バスは保護される。フローティング状態のGND電位をカットするために、NDMOSに逆耐圧が要求される。逆流素子NDMOSのドレインに接続されているGNDの異常電圧は、NDMOSによりカットされるため、RTH端子に異常電圧がかかることを防止することができる。逆流素子NDMOSは、GNDが浮いた状態でも、基板と電気的に分離される必要がある。負耐圧がないと、回路的にはカットされても、素子からRTH端子に電源電圧が供給されてしまう。上記実施例で説明した負耐圧NDMOSおよび負耐圧ツェナーダイオードを用いることにより、このような不具合を回避できる。負耐圧のNDMOSは、p型バックゲートおよびソースを抵抗を介してCANのバス側に接続し、ドレイン端子をGND端子側に接続する。このように接続することで、LSIのGND電位が浮いてしまった場合、高耐圧DMOSのドレイン側の端子で逆流してくる電圧を受けることになるので、n型ドリフト領域により電界が緩和され、負耐圧NDMOSのゲート酸化膜にバッテリ電圧が掛かることを防ぎ、ゲート破壊を防ぐことができる。p型基板から来る電圧については、負耐圧構造を持つn型ドリフト領域、p型バックゲートにより遮断されるので、CANのバスにバッテリ電圧が流出するのを防止することができる。以上、実施例に沿って、本発明を説明したが、本発明はこれらに限定されるものではない。例示した材料、数値は制限的意味を持たない。その他種々の変更、置換、改良、組み合わせ等が可能なことは当業者に自明であろう。"