支持基板の接合面上のチップ領域の外周部に溝を形成する工程と、ダイシングラインの内側の各チップ領域の外周部にそれぞれチップリングを備えた半導体基板と前記支持基板を、前記チップリングの上から前記ダイシングラインの内側に前記溝が位置するように接合する工程と、接合した前記半導体基板と前記支持基板を前記ダイシングラインに沿ってダイシングする工程と、を備えることを特徴とする半導体装置の製造方法。前記溝の前記接合面内方向における最小幅は100μm以下、前記接合面と垂直方向の深さは10μm以下に形成することを特徴とする請求項1に記載の半導体装置の製造方法。前記接合の前に、前記半導体基板の上に光電変換部を含んだ層と、配線層を順次形成する工程を備え、前記配線層の上を前記半導体基板の接合面とすることを特徴とする請求項1または2に記載の半導体装置の製造方法。外周部にチップリングを備えた第1半導体基板と、前記第1半導体基板の下側の接合面にて接合され、前記チップリングに沿った下に前記第1半導体基板と接合しない溝を備えた第2半導体基板と、を備えたことを特徴とする半導体装置。前記溝の前記接合面内方向における最小幅は100μm以下、前記接合面と垂直方向の深さは10μm以下であることを特徴とする請求項4に記載の半導体装置。前記第1半導体基板は、前記接合面の上に、配線層、光電変換部を含んだ層、反射防止膜、カラーフィルタ、オンチップレンズを順に備える、ことを特徴とする請求項4または5に記載の半導体装置。しかしながら、従来のウェハ貼り合わせ技術においては、上下のウェハの接着時の歪、あるいは、接着時に残留するストレスを開放するため、ウェハ自体が歪むことにより、あらかじめパターニングしてある領域が歪むことがあった。これは、次工程でのパターニングを合わせる際にズレが発生する。これは、裏面照射型CMOSイメージセンサーなどの固体撮像素子の製造において問題であった。本発明の一つの実施形態は、ウェハの接着時の歪みを緩和する半導体装置およびその製造方法を提供することを目的とする。本発明の一つの実施形態の半導体装置の製造方法は、支持基板の接合面上のチップ領域の外周部に溝を形成する工程と、ダイシングラインの内側の各チップ領域の外周部にそれぞれチップリングを備えた半導体基板と前記支持基板を、前記チップリングの上から前記ダイシングラインの内側に前記溝が位置するように接合する工程を備える。半導体装置の製造方法は、接合した前記半導体基板と前記支持基板を前記ダイシングラインに沿ってダイシングする工程を備える。以下に添付図面を参照して、実施形態にかかる半導体装置およびその製造方法を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。実施形態実施形態にかかる半導体装置の製造方法を、各工程を示す断面図である図1~図6を用いて説明する。図1aにおいて、バルクエピ基板である半導体基板1にN型半導体層4をエピタキシャルEpitaxial成長させる。なお、半導体基板1の上にエピタキシャル成長させるのはP型半導体層でもかまわないが、以下では一例としてN型半導体層4が形成された場合で説明する。次に、図1bに示すように、CVDなどの方法にてN型半導体層4上の全面にストッパ層5を積層する。そして、フォトリソグラフィ技術およびドライエッチング技術を用いることにより、ストッパ層5およびN型半導体層4に貫通孔6を形成する。なお、例えば、ストッパ層5の材料はシリコン窒化膜を用いることができる。次に、図1cに示すように、CVDなどの方法にて貫通孔6が埋め込まれるようにしてストッパ層5上の全面に貫通孔絶縁層7を積層する。そして、CMPなどの方法にて貫通孔絶縁層7を薄膜化することにより、ストッパ層5上の貫通孔絶縁層7を除去する。なお、貫通孔絶縁層7の材料はシリコン酸化膜を用いることができる。次に、図1dに示すように、ストッパ層5のエッチングを行うことにより、N型半導体層4上からストッパ層5を除去する。なお、N型半導体層4上からストッパ層5を除去する時に、N型半導体層4の表面にダメージが及ぶのを防止するために、ウェットエッチングを用いることが好ましい。次に、図2aに示すように、画素間に配置された素子分離絶縁層8をN型半導体層4の表面側に埋め込んだ後、N型半導体層4上にゲート電極10を画素ごとに形成する。なお、例えば、素子分離絶縁層8の材料はシリコン酸化膜、ゲート電極10の材料は多結晶シリコン膜を用いることができる。そして、PまたはAsなどの不純物をN型半導体層4にイオン注入することにより、N型不純物導入層11をN型半導体層4の深い位置に形成する。また、Bなどの不純物をN型半導体層4にイオン注入することにより、P型不純物導入層12をN型半導体層4の浅い位置に形成する。N型不純物導入層11上にP型不純物導入層12が形成されることで、フォトダイオードが光電変換部として画素ごとに形成されている。なお、N型半導体層4上にゲート電極10を形成する前に、N型不純物導入層11およびP型不純物導入層12をN型半導体層4に形成するようにしてもよい。次に、図2bに示すように、熱酸化またはCVDにてN型半導体層4の表面に絶縁膜9を形成する。なお、絶縁膜9の膜厚は5~6nm程度に設定することができる。なお、この時のイオン注入に使われる不純物としては、例えば、Si、Ge、C、BまたはInなどを用いることができる。また、N型半導体層4およびN型不純物導入層11の表層にイオン注入する前にシリコン酸化膜9を形成することにより、イオン注入を均一に行うことができる。次に、図2cに示すように、CVDなどの方法にてN型半導体層4上の全面に層間絶縁層14を積層する。そして、フォトリソグラフィ技術およびドライエッチング技術を用いることにより、貫通孔絶縁層7を露出させる開口部15を絶縁膜9および層間絶縁層14に形成する。開口部15は、後述するチップリング41用に貫通孔絶縁層7の上以外にも形成する。なお、例えば、層間絶縁層14の材料はシリコン酸化膜を用いることができる。また、絶縁膜9と層間絶縁層14が同一材料の場合、絶縁膜9と層間絶縁層14とは一体的に形成することができる。次に、図2dに示すように、CVDなどの方法にて開口部15が埋め込まれるようにして層間絶縁層14上の全面に埋め込み電極16を形成する。同様にチップリング41用の開口部15も埋め込まれる。そして、CMPなどの方法にて埋め込み電極16を薄膜化することにより、層間絶縁層14上の埋め込み電極16を除去する。なお、例えば、埋め込み電極16の材料はW、AlまたはCuなどを用いることができる。次に、図3aに示すように、CVDなどの方法にて層間絶縁層14上の全面に層間絶縁層17を積層するとともに、層間絶縁層17に埋め込まれた配線18、20、22および埋め込み電極19、21を形成する。なお、例えば、層間絶縁層14の材料はシリコン酸化膜、配線18、20、22の材料はAlまたはCu、埋め込み電極19、21の材料はW、AlまたはCuなどを用いることができる。また、上記配線18、20、22および埋め込み電極19、21と同時に同じく配線とビアからなるチップリング41が外周部に形成される。チップリング41は、点線で示したダイシングライン40の内側にあり、外からの水分がチップ内部に入るのを排除したり、チップにクラックが入るのを防止するためのものである。次に、図3bに示すように、層間絶縁層17上に支持基板23を貼り付けることにより接合する。本実施形態において、支持基板23の接合面のチップリング41沿いには溝50が形成されている。溝50の深さxは10μmほどもあればよい。溝50は、支持基板23のチップリング41沿いからダイシングライン40の間に形成されていてもよい。また、チップ面積の増加になるが、チップリング41の内側に溝50が形成されていてもよい。このときの、チップ100、ダイシングライン40、溝50の位置関係を上面図で図7に示す。このように溝50はチップ100の外周部に形成される。図7で示した、溝50の幅yは100μmほど或いはそれ以下であればよい。支持基板23を層間絶縁層17上に貼り付ける前にはそれぞれのウェハをN2プラズマ処理を行い活性化させ、表面のダストを除去するために超音波を用いた洗浄をおこなう。その後、ウェハの位置合わせを行い、ウェハを重ね合わせ、ボンディングの起点を2nm以下に接することにより、全面を張り合わせる。その後、界面の結合をより強固なSi-O結合にするために300度2時間程度N2雰囲気中でアニールをおこなう。支持基板23の材料は例えば、Siなどの半導体基板を用いるようにしてもよいし、ガラス、セラミックまたは樹脂などの絶縁性基板を用いるようにしてもよい。また、張り合わせるウェハの界面は、Siあるいは、SiO2、SiN等の絶縁膜、あるいはCu、Al等の金属面を有していてもよい。支持基板23としてSiなどを用いる場合は接合面側にシリコン酸化膜が形成されているので、接合前にリソグラフィーによりパターニングして溝50を形成しておけばよい。接合後、ウェハ界面では、溝50による空間が存在し、ウェハ歪の緩衝作用を得ることができる。溝50を上述したように、ストレスが集中するチップの外周部に設置することにより、より効果的にウェハ歪を空間で吸収することができる。次に、図3cに示すように、エッチングあるいは弗硝酸を用いた選択エッチングにて半導体基板1を薄膜化することにより、半導体基板1を除去する。なお、ストッパ層がないので、半導体基板1の薄膜化は膜厚制御により所望の膜厚になるように除去する。これによりN型半導体層4の裏面に光入射面Pを設ける。次に、図3dに示すように、フォトリソグラフィ技術およびドライエッチング技術を用いることにより、埋め込み電極16を露出させる開口部24を貫通孔絶縁層7に形成する。この時、貫通孔6の側面に貫通孔絶縁層7を残すことができる。次に、図4aに示すように、メッキまたはCVDなどの方法にて開口部24が埋め込まれるようにして裏面上に貫通電極25を形成する。なお、例えば、貫通電極25の材料はW、AlまたはCuなどを用いることができる。次に、図4bに示すように、CVDなどの方法にてN型半導体層4の裏面上に絶縁層26を成膜する。なお、例えば、絶縁層26の材料はシリコン酸化膜を用いることができる。次に、図4cに示すように、フォトリソグラフィ技術およびドライエッチング技術を用いることにより、貫通電極25を露出させる開口部27を絶縁層26に形成する。次に、図4dに示すように、開口部27を介して貫通電極25に接続されたパッド電極28を絶縁層26上に形成する。その後、CVDなどの方法にて絶縁層26上の全面に絶縁層29を成膜する。なお、例えば、絶縁層29の材料はシリコン酸化膜を用いることができる。次に、図5aに示すように、フォトリソグラフィ技術およびドライエッチング技術を用いることにより、N型半導体層4の裏面の画素領域R1を露出させる開口部30を絶縁層29に形成する。次に、図5bに示すように、CVDまたはスパッタなどの方法にてN型半導体層4の裏面側に反射防止膜31、32を順次成膜する。なお、例えば、反射防止膜31、32の材料はシリコン酸化膜を用いることができる。この時、反射防止膜31、32の屈折率を互いに異ならせることができる。次に、図5cに示すように、フォトリソグラフィ技術およびドライエッチング技術を用いることにより、パッド電極28を露出させる開口部33を反射防止膜31、32に形成する。最後に、図6に示すように、反射防止膜32上にカラーフィルタ34を画素ごとに形成した後、カラーフィルタ34上にオンチップレンズ35を画素ごとに形成する。なお、例えば、カラーフィルタ34およびオンチップレンズ35の材料は透明な有機化合物を用いることができる。この時、カラーフィルタ34は、例えば、赤、緑または青に着色することができる。その後、最終工程にて、支持基板23を図6の上から研磨して200μm程度の厚みにして、ダイシングライン40に沿って切断することによりCMOSイメージセンサーダイスチップを作成する。上に説明したように、本実施形態にかかる半導体装置及びその製造方法におけるウェハ貼り合わせ技術において、いずれかのウェハの上にあらかじめ歪を開放するための空隙溝を形成しておく。この空間は、貼り合わせ後に接着されない空間となって残存する。これにより、ウェハの接着時のウェハ歪を緩和し、接着時に残留するストレスを開放するため、合わせズレが抑制される。これにより、とくに裏面照射型CMOSイメージセンサーの製造において、ウェハ自体が歪むことにより、あらかじめパターニングしてある領域が歪み、次工程でのパターニング合わせズレが発生するという問題を解決することができ、歩留まりの向上が見込める。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。