"第1のフローティングゲートを有する第1のビットセルと、第2のフローティングゲートを有する第2のビットセルとを含み、前記第1および第2のフローティングゲートの電荷量が互いに異なるように前記第1および第2のフローティングゲートに電荷を蓄積することによってデータ値を格納するメモリユニットと、前記メモリユニットに格納されたデータ値を読み出すリード動作と、前記リード動作によって読み出されたデータ値の反転値を前記メモリユニットに書き込む反転書込動作と、前記メモリユニットに書き込むべき書き込みデータ値を前記メモリユニットに書き込む通常書込動作とを実行するメモリ制御回路とを備えることを特徴とする不揮発性半導体記憶装置。請求項1において、前記反転書込動作は、前記リード動作によって読み出されたデータ値の反転値が前記メモリユニットに書き込まれるように前記第1および第2のフローティングゲートの電荷量を制御する動作であり、前記通常書込動作は、前記書き込みデータ値が前記メモリユニットに書き込まれるように前記第1および第2のフローティングゲートの電荷量を制御する動作であり、メモリ制御回路は、前記リード動作を実行した後に前記反転書込動作を開始し、前記メモリユニットへの前記反転値の書き込みが完了する前に前記反転書込動作を終了し、前記反転書込動作を終了した後に前記通常書込動作を実行することを特徴とする不揮発性半導体記憶装置。請求項2において、前記メモリ制御回路は、前記反転書込動作の開始から予め設定された反転書込時間が経過すると前記反転書込動作を終了し、前記通常書込動作を開始することを特徴とする不揮発性半導体記憶装置。請求項2において、前記第1および第2のビットセルにそれぞれ接続された第1および第2のビット線をさらに備え、前記メモリ制御回路によって前記リード動作が実行された場合に、前記第1および第2のビットセルは、それぞれ、前記第1および第2のビット線に発生する第1および第2のビット線電圧を前記第1および第2のフローティングゲートの電荷量に応じて変動させ、前記メモリ制御回路は、前記反転書込動作による前記メモリユニットへの前記反転値の書き込みが完了する前に、前記リード動作を実行するとともに前記第1および第2のビット線電圧が予め設定された第1および第2の反転完了閾値電圧にそれぞれ到達しているか否かを判定し、前記第1および第2のビット線電圧が前記第1および第2の反転完了閾値電圧にそれぞれ到達していると判定するまで前記反転書込動作および前記リード動作を繰り返し、前記第1および第2のビット線電圧が前記第1および第2の反転完了閾値電圧にそれぞれ到達していると判定すると、前記通常書込動作を開始することを特徴とする不揮発性半導体記憶装置。請求項2において、前記第1および第2のフローティングゲートから電荷が放出される速度が前記第1および第2のフローティングゲートに電荷が注入される速度よりも速い場合、前記メモリ制御回路は、前記反転書込動作の終了後に、前記第1および第2のフローティングゲートの両方に電荷を注入する同時プログラム動作を開始し、前記同時プログラム動作の終了後に、前記通常書込動作を実行することを特徴とする不揮発性半導体記憶装置。請求項2において、前記第1および第2のフローティングゲートから電荷が放出される速度が前記第1および第2のフローティングゲートに電荷が注入される速度よりも遅い場合、前記メモリ制御回路は、前記反転書込動作の終了後に、前記第1および第2のフローティングゲートの両方から電荷を放出する同時イレース動作を開始し、前記同時イレース動作の終了後に、前記通常書込動作を実行することを特徴とする不揮発性半導体記憶装置。第1のフローティングゲートを有する第1のビットセルと、第2のフローティングゲートを有する第2のビットセルとを含み、前記第1および第2のフローティングゲートの電荷量が互いに異なるように前記第1および第2のフローティングゲートに電荷を蓄積することによってデータ値を格納するメモリユニットと、前記メモリユニットに格納されたデータ値を読み出すリード動作を実行し、前記メモリユニットに書き込むべき書き込みデータ値が前記リード動作によって読み出されたデータ値とは異なる場合には、前記書き込みデータ値を前記メモリユニットに書き込む通常書込動作を実行し、前記書き込みデータ値が前記リード動作によって読み出されたデータ値と同一である場合には、前記通常書込動作を実行しないメモリ制御回路とを備えることを特徴とする不揮発性半導体記憶装置。請求項7において、前記通常書込動作は、前記書き込みデータ値が前記メモリユニットに書き込まれるように前記第1および第2のフローティングゲートの電荷量を制御する動作であることを特徴とする不揮発性半導体記憶装置。請求項1~8のいずれか1項において、前記第1のビットセルは、前記第1のフローティングゲートに接続され、前記メモリ制御回路による制御に応答して前記第1のフローティングゲートに電荷を注入するコントロールゲートとして機能する第1のプログラムキャパシタと、前記第1のフローティングゲートに接続され、前記メモリ制御回路による制御に応答して前記第1のフローティングゲートから電荷を放出させるイレースゲートとして機能する第1のイレースキャパシタと、前記第1のフローティングゲートに接続されたゲートを有する第1のリードトランジスタとをさらに有し、前記第2のビットセルは、前記第2のフローティングゲートに接続され、前記メモリ制御回路による制御に応答して前記第2のフローティングゲートに電荷を注入するコントロールゲートとして機能する第2のプログラムキャパシタと、前記第2のフローティングゲートに接続され、前記メモリ制御回路による制御に応答して前記第2のフローティングゲートから電荷を放出させるイレースゲートとして機能する第2のイレースキャパシタと、前記第2のフローティングゲートに接続されたゲートを有する第2のリードトランジスタとをさらに有することを特徴とする不揮発性半導体記憶装置。請求項9において、前記第1のプログラムキャパシタの容量値は、前記第1のイレースキャパシタの容量値および前記第1のリードトランジスタのゲート容量の容量値よりも大きく、前記第2のプログラムキャパシタの容量値は、前記第2のイレースキャパシタの容量値および前記第2のリードトランジスタのゲート容量の容量値よりも大きいことを特徴とする不揮発性半導体記憶装置。請求項10において、前記第1のイレースキャパシタの容量値は、前記第1のリードトランジスタのゲート容量の容量値よりも小さく、前記第2のイレースキャパシタの容量値は、前記第2のリードトランジスタのゲート容量の容量値よりも小さいことを特徴とする不揮発性半導体記憶装置。請求項9において、前記第1および第2のプログラムキャパシタは、それぞれ、第1および第2のMOSキャパシタによって構成され、前記第1および第2のイレースキャパシタは、それぞれ、第3および第4のMOSキャパシタによって構成され、前記第1のMOSキャパシタのチャネル面積は、前記第3のMOSキャパシタのチャネル面積および前記第1のリードトランジスタのチャネル面積よりも大きく、前記第2のMOSキャパシタのチャネル面積は、前記第4のMOSキャパシタのチャネル面積および前記第2のリードトランジスタのチャネル面積よりも大きいことを特徴とする不揮発性半導体記憶装置。請求項12において、前記第3のMOSキャパシタのチャネル面積は、前記第1のリードトランジスタのチャネル面積よりも小さく、前記第4のMOSキャパシタのチャネル面積は、前記第2のリードトランジスタのチャネル面積よりも小さいことを特徴とする不揮発性半導体記憶装置。請求項9において、前記第1および第2のプログラムキャパシタは、それぞれ、第1および第2のMOSキャパシタによって構成され、前記第1および第2のイレースキャパシタは、それぞれ、第3および第4のMOSキャパシタによって構成され、前記第1のMOSキャパシタの酸化膜厚は、前記第3のMOSキャパシタの酸化膜厚および前記第1のリードトランジスタの酸化膜厚よりも薄く、前記第2のMOSキャパシタの酸化膜厚は、前記第4のMOSキャパシタの酸化膜厚および前記第2のリードトランジスタの酸化膜厚よりも薄いことを特徴とする不揮発性半導体記憶装置。請求項14において、前記第3のMOSキャパシタの酸化膜厚は、前記第1のリードトランジスタの酸化膜厚よりも厚く、前記第4のMOSキャパシタの酸化膜厚は、前記第2のリードトランジスタの酸化膜厚よりも厚いことを特徴とする不揮発性半導体記憶装置。請求項9において、前記第1および第2のイレースキャパシタの各々は、N型ウェル領域に形成され、且つ、ソースおよびドレインがN型拡散層によって形成されたDMOSトランジスタによって構成されていることを特徴とする不揮発性半導体記憶装置。フローティングゲートを有するビットセルを含み、前記フローティングゲートに電荷を蓄積することによってデータ値を格納するメモリユニットと、前記メモリユニットに格納されたデータ値を読み出すリード動作と、前記リード動作によって読み出されたデータ値の反転値を前記メモリユニットに書き込む反転書込動作と、前記メモリユニットに書き込むべき書き込みデータ値を前記メモリユニットに書き込む通常書込動作とを実行するメモリ制御回路とを備えることを特徴とする不揮発性半導体記憶装置。請求項17において、前記反転書込動作は、前記リード動作によって読み出されたデータ値の反転値が前記メモリユニットに書き込まれるように前記フローティングゲートの電荷量を制御する動作であり、前記通常書込動作は、前記書き込みデータ値が前記メモリユニットに書き込まれるように前記フローティングゲートの電荷量を制御する動作であり、前記メモリ制御回路は、前記リード動作を実行した後に前記反転書込動作を開始し、前記メモリユニットへの前記反転値の書き込みが完了する前に前記反転書込動作を終了し、前記反転書込動作を終了した後に前記通常書込動作を実行することを特徴とする不揮発性半導体記憶装置。フローティングゲートを有するビットセルを含み、前記フローティングゲートに電荷を蓄積することによってデータ値を格納するメモリユニットと、前記メモリユニットに格納されたデータ値を読み出すリード動作を実行し、前記メモリユニットに書き込むべき書き込みデータ値が前記リード動作によって読み出されたデータ値とは異なる場合には、前記書き込みデータ値を前記メモリユニットに書き込む通常書込動作を実行し、前記書き込みデータ値が前記リード動作によって読み出されたデータ値と同一である場合には、前記通常書込動作を実行しないメモリ制御回路とを備えることを特徴とする不揮発性半導体記憶装置。請求項19において、前記通常書込動作は、前記書き込みデータ値が前記メモリユニットに書き込まれるように前記フローティングゲートの電荷量を制御する動作であることを特徴とする不揮発性半導体記憶装置。第1のフローティングゲートを有する第1のビットセルと、第2のフローティングゲートを有する第2のビットセルとを含み、前記第1および第2のフローティングゲートの電荷量が互いに異なるように前記第1および第2のフローティングゲートに電荷を蓄積することによってデータ値を格納するメモリユニットに書き込みデータ値を書き込む方法であって、前記メモリユニットに格納されたデータ値を読み出すステップaと、前記ステップaによって読み出されたデータ値の反転値を前記メモリユニットに書き込む反転書込動作を開始し、前記メモリユニットへの前記反転値の書き込みが完了する前に前記反転書込動作を終了するステップbと、前記ステップbの後に、前記書き込みデータ値を前記メモリユニットに書き込む通常書込動作を実行するステップcとを備えることを特徴とする記憶方法。請求項21において、前記反転書込動作は、前記ステップaによって読み出されたデータ値の反転値が前記メモリユニットに書き込まれるように前記第1および第2のフローティングゲートの電荷量を制御する動作であり、前記通常書込動作は、前記書き込みデータ値が前記メモリユニットに書き込まれるように前記第1および第2のフローティングゲートの電荷量を制御する動作であることを特徴とする記憶方法。第1のフローティングゲートを有する第1のビットセルと、第2のフローティングゲートを有する第2のビットセルとを含み、前記第1および第2のフローティングゲートの電荷量が互いに異なるように前記第1および第2のフローティングゲートに電荷を蓄積することによってデータ値を格納するメモリユニットに書き込みデータ値を書き込む方法であって、前記メモリユニットに格納されたデータ値を読み出すステップaと、前記書き込みデータ値が前記ステップaによって読み出されたデータ値とは異なるか否かを判定するステップbと、前記ステップbによって前記書き込みデータ値が前記ステップaによって読み出されたデータ値とは異なると判定された場合に、前記書き込みデータ値を前記メモリユニットに書き込む通常書込動作を実行するステップcとを備えることを特徴とする記憶方法。請求項23において、前記通常書込動作は、前記書き込みデータ値が前記メモリユニットに書き込まれるように前記第1および第2のフローティングゲートの電荷量を制御する動作であることを特徴とする記憶方法。フローティングゲートを有するビットセルを含み、前記フローティングゲートに電荷を蓄積することによってデータ値を格納するメモリユニットに書き込みデータ値を書き込む方法であって、前記メモリユニットに格納されたデータ値を読み出すステップaと、前記ステップaによって読み出されたデータ値の反転値を前記メモリユニットに書き込む反転書込動作を開始し、前記メモリユニットへの前記反転値の書き込みが完了する前に前記反転書込動作を終了するステップbと、前記ステップbの後に、前記書き込みデータ値を前記メモリユニットに書き込む通常書込動作を実行するステップcとを備えることを特徴とする記憶方法。請求項25において、前記反転書込動作は、前記ステップaによって読み出されたデータ値の反転値が前記メモリユニットに書き込まれるように前記フローティングゲートの電荷量を制御する動作であり、前記通常書込動作は、前記書き込みデータ値が前記メモリユニットに書き込まれるように前記フローティングゲートの電荷量を制御する動作であることを特徴とする記憶方法。フローティングゲートを有するビットセルを含み、前記フローティングゲートに電荷を蓄積することによってデータ値を格納するメモリユニットに書き込みデータ値を書き込む方法であって、前記メモリユニットに格納されたデータ値を読み出すステップaと、前記書き込みデータ値が前記ステップaによって読み出されたデータ値とは異なるか否かを判定するステップbと、前記ステップbによって前記書き込みデータ値が前記ステップaによって読み出されたデータ値とは異なると判定された場合に、前記書き込みデータ値を前記メモリユニットに書き込む通常書込動作を実行するステップcとを備えることを特徴とする記憶方法。請求項27において、前記通常書込動作は、前記書き込みデータ値が前記メモリユニットに書き込まれるように前記フローティングゲートの電荷量を制御する動作であることを特徴とする記憶方法。しかしながら、非特許文献2では、メモリセルに格納されたデータ値と同一のデータ値が書き込まれる動作が実行されることにより、メモリセルにおいて過消去フローティングゲートから電荷が引き抜かれすぎることまたは過書込フローティングゲートに電荷が注入され過ぎることが発生するおそれがある。そのため、書込動作の信頼性が低下してしまう。また、特許文献2では、メモリユニットにデータ値を書き込む際に、メモリユニットのTビットセルおよびBビットセルの両方のフローティングゲートに電荷を注入した後に、書き込みデータ値に応じてTビットセルおよびBビットセルのいずれか一方のフローティングゲートから電荷を放出させるので、書き込み時間を短縮することが困難である。そこで、この発明は、メモリユニットの過消去および過書込を回避できるとともに書き込み時間を短縮可能な不揮発性半導体記憶装置を提供することを目的とする。この発明の1つの局面に従うと、不揮発性半導体記憶装置は、第1のフローティングゲートを有する第1のビットセルと、第2のフローティングゲートを有する第2のビットセルとを含み、上記第1および第2のフローティングゲートの電荷量が互いに異なるように上記第1および第2のフローティングゲートに電荷を蓄積することによってデータ値を格納するメモリユニットと、上記メモリユニットに格納されたデータ値を読み出すリード動作と、上記リード動作によって読み出されたデータ値の反転値を上記メモリユニットに書き込む反転書込動作と、上記メモリユニットに書き込むべき書き込みデータ値を上記メモリユニットに書き込む通常書込動作とを実行するメモリ制御回路とを備える。上記不揮発性半導体記憶装置では、反転書込動作によってメモリユニットの第1および第2のフローティングゲートの電荷量を中間量例えば、1を示したデータ値に対応する電荷量と0を示したデータ値に対応する電荷量との間の中間量を近づけることができ、その後、通常書込動作によってメモリユニットの第1および第2のフローティングゲートの電荷量を中間量から書き込みデータ値に応じた電荷量例えば、1を示したデータ値に対応する電荷量、または、0を示したデータ値に対応する電荷量に近づけることができる。したがって、メモリユニットにおける過消去フローティングゲートから電荷が引き抜かれすぎることおよび過書込フローティングゲートに電荷が注入され過ぎることを回避できる。また、反転書込動作および通常書込動作のいずれの場合においても、メモリユニットの第1および第2のフローティングゲートのうち一方のフローティングゲートから電荷を放出させる動作と他方のフローティングゲートに電荷を注入する動作とが同時に実行される。したがって、メモリユニットの第1および第2のフローティングゲートの両方に電荷を注入した後に書き込みデータ値に応じて第1および第2のフローティングゲートのいずれか一方のフローティングゲートから電荷を放出させる場合よりも、書込時間メモリユニットへの書き込みデータ値の書き込みに要する時間を短縮できる。なお、上記反転書込動作は、上記リード動作によって読み出されたデータ値の反転値が上記メモリユニットに書き込まれるように上記第1および第2のフローティングゲートの電荷量を制御する動作であり、上記通常書込動作は、上記書き込みデータ値が上記メモリユニットに書き込まれるように上記第1および第2のフローティングゲートの電荷量を制御する動作であり、メモリ制御回路は、上記リード動作を実行した後に上記反転書込動作を開始し、上記メモリユニットへの上記反転値の書き込みが完了する前に上記反転書込動作を終了し、上記反転書込動作を終了した後に上記通常書込動作を実行しても良い。また、上記メモリ制御回路は、上記反転書込動作の開始から予め設定された反転書込時間が経過すると上記反転書込動作を終了し、上記通常書込動作を開始しても良い。このように、反転書込時間に基づいて反転書込動作の実行期間を管理することにより、メモリユニットの第1および第2のフローティングゲートの電荷量を中間量に正確に近づけることができる。したがって、メモリユニットに書き込みデータ値を正確に書き込むことができる。または、上記不揮発性半導体記憶装置は、上記第1および第2のビットセルにそれぞれ接続された第1および第2のビット線をさらに備え、上記メモリ制御回路によって上記リード動作が実行された場合に、上記第1および第2のビットセルは、それぞれ、上記第1および第2のビット線に発生する第1および第2のビット線電圧を上記第1および第2のフローティングゲートの電荷量に応じて変動させ、上記メモリ制御回路は、上記反転書込動作による上記メモリユニットへの上記反転値の書き込みが完了する前に、上記リード動作を実行するとともに上記第1および第2のビット線電圧が予め設定された第1および第2の反転完了閾値電圧にそれぞれ到達しているか否かを判定し、上記第1および第2のビット線電圧が上記第1および第2の反転完了閾値電圧にそれぞれ到達していると判定するまで上記反転書込動作および上記リード動作を繰り返し、上記第1および第2のビット線電圧が上記第1および第2の反転完了閾値電圧にそれぞれ到達していると判定すると、上記通常書込動作を開始しても良い。このように、第1および第2のビット線電圧と第1および第2の反転完了閾値電圧との比較結果に基づいて反転書込動作の実行期間を管理することにより、メモリユニットの第1および第2のフローティングゲートの電荷量を中間量に正確に近づけることができる。したがって、メモリユニットに書き込みデータ値を正確に書き込むことができる。また、上記第1および第2のフローティングゲートから電荷が放出される速度が上記第1および第2のフローティングゲートに電荷が注入される速度よりも速い場合、上記メモリ制御回路は、上記反転書込動作の終了後に、上記第1および第2のフローティングゲートの両方に電荷を注入する同時プログラム動作を開始し、上記同時プログラム動作の終了後に、上記通常書込動作を実行しても良い。または、上記第1および第2のフローティングゲートから電荷が放出される速度が上記第1および第2のフローティングゲートに電荷が注入される速度よりも遅い場合、上記メモリ制御回路は、上記反転書込動作の終了後に、上記第1および第2のフローティングゲートの両方から電荷を放出する同時イレース動作を開始し、上記同時イレース動作の終了後に、上記通常書込動作を実行しても良い。このように、反転書込動作期間と通常書込動作期間との間の期間において電荷量調整動作同時プログラム動作、または同時イレース動作を実行することにより、電荷注入速度と電荷放出速度とが互いに異なる場合であっても、通常書込動作によってメモリユニットの第1および第2のフローティングゲートの電荷量を書き込みデータ値に応じた電荷量に近づけることができる。したがって、メモリユニットに書き込みデータ値を正確に書き込むことができる。この発明の別の局面に従うと、不揮発性半導体記憶装置は、第1のフローティングゲートを有する第1のビットセルと、第2のフローティングゲートを有する第2のビットセルとを含み、上記第1および第2のフローティングゲートの電荷量が互いに異なるように上記第1および第2のフローティングゲートに電荷を蓄積することによってデータ値を格納するメモリユニットと、上記メモリユニットに格納されたデータ値を読み出すリード動作を実行し、上記メモリユニットに書き込むべき書き込みデータ値が上記リード動作によって読み出されたデータ値とは異なる場合には、上記書き込みデータ値を上記メモリユニットに書き込む通常書込動作を実行し、上記書き込みデータ値が上記リード動作によって読み出されたデータ値と同一である場合には、上記通常書込動作を実行しないメモリ制御回路とを備える。上記不揮発性半導体記憶装置では、メモリユニットに格納されたデータ値の書き換えが不要である場合には、メモリユニットに対して通常書込動作が実行されない。したがって、メモリユニットにおける過消去および過書込を回避できる。また、通常書込動作では、メモリユニットの第1および第2のフローティングゲートのうち一方のフローティングゲートから電荷を放出させる動作と他方のフローティングゲートに電荷を注入する動作とが同時に実行される。したがって、メモリユニットの第1および第2のフローティングゲートの両方に電荷を注入した後に書き込みデータ値に応じて第1および第2のフローティングゲートのいずれか一方のフローティングゲートから電荷を放出させる場合よりも、書込時間を短縮できる。なお、上記通常書込動作は、上記書き込みデータ値が上記メモリユニットに書き込まれるように上記第1および第2のフローティングゲートの電荷量を制御する動作であっても良い。また、上記第1のビットセルは、上記第1のフローティングゲートに接続され、上記メモリ制御回路による制御に応答して上記第1のフローティングゲートに電荷を注入するコントロールゲートとして機能する第1のプログラムキャパシタと、上記第1のフローティングゲートに接続され、上記メモリ制御回路による制御に応答して上記第1のフローティングゲートから電荷を放出させるイレースゲートとして機能する第1のイレースキャパシタと、上記第1のフローティングゲートに接続されたゲートを有する第1のリードトランジスタとをさらに有し、上記第2のビットセルは、上記第2のフローティングゲートに接続され、上記メモリ制御回路による制御に応答して上記第2のフローティングゲートに電荷を注入するコントロールゲートとして機能する第2のプログラムキャパシタと、上記第2のフローティングゲートに接続され、上記メモリ制御回路による制御に応答して上記第2のフローティングゲートから電荷を放出させるイレースゲートとして機能する第2のイレースキャパシタと、上記第2のフローティングゲートに接続されたゲートを有する第2のリードトランジスタとをさらに有していても良い。なお、上記第1のプログラムキャパシタの容量値は、上記第1のイレースキャパシタの容量値および上記第1のリードトランジスタのゲート容量の容量値よりも大きく、上記第2のプログラムキャパシタの容量値は、上記第2のイレースキャパシタの容量値および上記第2のリードトランジスタのゲート容量の容量値よりも大きいことが好ましい。さらに、上記第1のイレースキャパシタの容量値は、上記第1のリードトランジスタのゲート容量の容量値よりも小さく、上記第2のイレースキャパシタの容量値は、上記第2のリードトランジスタのゲート容量の容量値よりも小さいことが好ましい。このように構成することにより、第1および第2のイレースキャパシタに印加される電圧を高くすることができるので、第1および第2のフローティングゲートから電荷を放出する速度を高速化することができる。この発明の別の局面に従うと、不揮発性半導体記憶装置は、フローティングゲートを有するビットセルを含み、上記フローティングゲートに電荷を蓄積することによってデータ値を格納するメモリユニットと、上記メモリユニットに格納されたデータ値を読み出すリード動作と、上記リード動作によって読み出されたデータ値の反転値を上記メモリユニットに書き込む反転書込動作と、上記メモリユニットに書き込むべき書き込みデータ値を上記メモリユニットに書き込む通常書込動作とを実行するメモリ制御回路とを備える。上記不揮発性半導体記憶装置では、反転書込動作によってメモリユニットのフローティングゲートの電荷量を中間量を近づけることができ、その後、通常書込動作によってメモリユニットのフローティングゲートの電荷量を中間量から書き込みデータ値に応じた電荷量に近づけることができる。したがって、メモリユニットにおける過消去および過書込を回避できる。また、メモリユニットのフローティングゲートに電荷を注入した後に書き込みデータ値に応じてフローティングゲートから電荷を放出させる場合よりも、書込時間を短縮できる。この発明の別の局面に従うと、不揮発性半導体記憶装置は、フローティングゲートを有するビットセルを含み、上記フローティングゲートに電荷を蓄積することによってデータ値を格納するメモリユニットと、上記メモリユニットに格納されたデータ値を読み出すリード動作を実行し、上記メモリユニットに書き込むべき書き込みデータ値が上記リード動作によって読み出されたデータ値とは異なる場合には、上記書き込みデータ値を上記メモリユニットに書き込む通常書込動作を実行し、上記書き込みデータ値が上記リード動作によって読み出されたデータ値と同一である場合には、上記通常書込動作を実行しないメモリ制御回路とを備える。上記不揮発性半導体記憶装置では、メモリユニットに格納されたデータ値の書き換えが不要である場合には、メモリユニットに対して通常書込動作が実行されない。したがって、メモリユニットにおける過消去および過書込を回避できる。また、メモリユニットのフローティングゲートに電荷を注入した後に書き込みデータ値に応じてフローティングゲートから電荷を放出させる場合よりも、書込時間を短縮できる。この発明の別の局面に従うと、記憶方法は、第1のフローティングゲートを有する第1のビットセルと、第2のフローティングゲートを有する第2のビットセルとを含み、上記第1および第2のフローティングゲートの電荷量が互いに異なるように上記第1および第2のフローティングゲートに電荷を蓄積することによってデータ値を格納するメモリユニットに書き込みデータ値を書き込む方法であって、上記メモリユニットに格納されたデータ値を読み出すステップaと、上記ステップaによって読み出されたデータ値の反転値を上記メモリユニットに書き込む反転書込動作を開始し、上記メモリユニットへの上記反転値の書き込みが完了する前に上記反転書込動作を終了するステップbと、上記ステップbの後に、上記書き込みデータ値を上記メモリユニットに書き込む通常書込動作を実行するステップcとを備える。上記記憶方法では、反転書込動作によってメモリユニットの第1および第2のフローティングゲートの電荷量を中間量を近づけることができ、その後、通常書込動作によってメモリユニットの第1および第2のフローティングゲートの電荷量を中間量から書き込みデータ値に応じた電荷量に近づけることができる。したがって、メモリユニットにおける過消去および過書込を回避できる。また、反転書込動作および通常書込動作のいずれの場合においても、メモリユニットの第1および第2のフローティングゲートのうち一方のフローティングゲートから電荷を放出させる動作と他方のフローティングゲートに電荷を注入する動作とが同時に実行される。したがって、メモリユニットの第1および第2のフローティングゲートの両方に電荷を注入した後に書き込みデータ値に応じて第1および第2のフローティングゲートのいずれか一方のフローティングゲートから電荷を放出させる場合よりも、書込時間を短縮できる。この発明の別の局面に従うと、記憶方法は、第1のフローティングゲートを有する第1のビットセルと、第2のフローティングゲートを有する第2のビットセルとを含み、上記第1および第2のフローティングゲートの電荷量が互いに異なるように上記第1および第2のフローティングゲートに電荷を蓄積することによってデータ値を格納するメモリユニットに書き込みデータ値を書き込む方法であって、上記メモリユニットに格納されたデータ値を読み出すステップaと、上記書き込みデータ値が上記ステップaによって読み出されたデータ値とは異なるか否かを判定するステップbと、上記ステップbによって上記書き込みデータ値が上記ステップaによって読み出されたデータ値とは異なると判定された場合に、上記書き込みデータ値を上記メモリユニットに書き込む通常書込動作を実行するステップcとを備える。上記記憶方法では、メモリユニットに格納されたデータ値の書き換えが不要である場合には、メモリユニットに対して通常書込動作が実行されない。したがって、メモリユニットにおける過消去および過書込を回避できる。また、通常書込動作では、メモリユニットの第1および第2のフローティングゲートのうち一方のフローティングゲートから電荷を放出させる動作と他方のフローティングゲートに電荷を注入する動作とが同時に実行される。したがって、メモリユニットの第1および第2のフローティングゲートの両方に電荷を注入した後に書き込みデータ値に応じて第1および第2のフローティングゲートのいずれか一方のフローティングゲートから電荷を放出させる場合よりも、書込時間を短縮できる。この発明の別の局面に従うと、記憶方法は、フローティングゲートを有するビットセルを含み、上記フローティングゲートに電荷を蓄積することによってデータ値を格納するメモリユニットに書き込みデータ値を書き込む方法であって、上記メモリユニットに格納されたデータ値を読み出すステップaと、上記ステップaによって読み出されたデータ値の反転値を上記メモリユニットに書き込む反転書込動作を開始し、上記メモリユニットへの上記反転値の書き込みが完了する前に上記反転書込動作を終了するステップbと、上記ステップbの後に、上記書き込みデータ値を上記メモリユニットに書き込む通常書込動作を実行するステップcとを備える。上記記憶方法では、反転書込動作によってメモリユニットのフローティングゲートの電荷量を中間量を近づけることができ、その後、通常書込動作によってメモリユニットのフローティングゲートの電荷量を中間量から書き込みデータ値に応じた電荷量に近づけることができる。したがって、メモリユニットにおける過消去および過書込を回避できる。また、メモリユニットのフローティングゲートに電荷を注入した後に書き込みデータ値に応じてフローティングゲートから電荷を放出させる場合よりも、書込時間を短縮できる。この発明の別の局面に従うと、記憶方法は、フローティングゲートを有するビットセルを含み、上記フローティングゲートに電荷を蓄積することによってデータ値を格納するメモリユニットに書き込みデータ値を書き込む方法であって、上記メモリユニットに格納されたデータ値を読み出すステップaと、上記書き込みデータ値が上記ステップaによって読み出されたデータ値とは異なるか否かを判定するステップbと、上記ステップbによって上記書き込みデータ値が上記ステップaによって読み出されたデータ値とは異なると判定された場合に、上記書き込みデータ値を上記メモリユニットに書き込む通常書込動作を実行するステップcとを備える。上記記憶方法では、メモリユニットに格納されたデータ値の書き換えが不要である場合には、メモリユニットに対して通常書込動作が実行されない。したがって、メモリユニットにおける過消去および過書込を回避できる。また、メモリユニットのフローティングゲートに電荷を注入した後に書き込みデータ値に応じてフローティングゲートから電荷を放出させる場合よりも、書込時間を短縮できる。以上のように、メモリユニットにおける過消去および過書込を回避できる。また、メモリユニットの第1および第2のフローティングゲートの両方に電荷を注入した後に書き込みデータ値に応じて第1および第2のフローティングゲートのいずれか一方のフローティングゲートから電荷を放出させる場合よりも、書込時間を短縮できる。以下、実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。また、複数の同一または相当部分の1つを示すために、複数の同一または相当部分に付された符号の末尾を省略する場合もある。実施形態1図1は、実施形態1による不揮発性半導体記憶装置1の構成例を示す。不揮発性半導体記憶装置1は、メモリアレイ100と、メモリ制御回路10とを備える。メモリ制御回路10は、全体制御回路11と、ロウ制御回路12と、コラム制御回路13と、読み出し回路14とを含む。次に、図2を参照して、不揮発性半導体記憶装置1の構成例について詳しく説明する。なお、図2では、全体制御回路11の図示を省略している。メモリアレイメモリアレイ100は、m×n個m,nは、2以上の整数のメモリユニット差動型メモリユニットMU11~MUmnと、n本のビット線BL1~BLnと、n本のビット線BLX1~BLXnと、m組のロウ制御線群CGWLPA,CGWLPB,CGWL,RGWL,EGWLと、n組のコラム制御線群CGDT,CGDTP,CGDBP,CGDBとを備える。m組のロウ制御線群CGWLPA,CGWLPB,CGWL,RGWL,EGWLの各々は、5本のロウ制御線CGWLPA,CGWLPB,CGWL,RGWL,EGWLを含む。n組のコラム制御線群CGDT,CGDTP,CGDBP,CGDBの各々は、4本のコラム制御線CGDT,CGDTP,CGDBP,CGDBを含む。m×n個のメモリユニットMU11~MUmnは、m行n列の行列状に配列されている。n本のビット線BL1~BLn,n本のビット線BLX1~BLXn,およびn組のコラム制御線群CGDT,CGDTP,CGDBP,CGDBは、それぞれ、メモリユニットMU11~MUmnのn個のメモリユニット列に対応する。例えば、第1列目のビット線BL1,BLX1および第1組目のコラム制御線群CGDT1,CGDTP1,CGDBP1,CGDB1は、第1列目のメモリユニット列に属するm個のメモリユニットMU11~MU1mに共通に接続される。m組のロウ制御線群CGWLPA,CGWLPB,CGWL,RGWL,EGWLは、それぞれ、メモリユニットMU11~MUmnのm個のメモリユニット行に対応する。例えば、第1組目のロウ制御線群CGWLPA1,CGWLPB1,CGWL1,RGWL1,EGWL1は、第1行目のメモリユニット行に属するn個のメモリユニットMU11~MU1nに共通に接続される。なお、以下の説明では、m×n個のメモリユニットMU11~MUmnの1つを示すために、メモリユニットの符号の末尾11~mnを省略する場合もある。全体制御回路全体制御回路11は、ロウ制御回路12,コラム制御回路13,および読み出し回路14を制御する。例えば、全体制御回路11は、スタンバイ制御信号STB,リード制御信号READ,反転リード制御信号/READ,反転書込制御信号SWT1,通常書込制御信号SWT2,およびラッチタイミング信号SLT2をコラム制御回路13に供給しても良い。また、全体制御回路11は、n個の書き込みデータ値WD1~WDn,n個の書き込み反転データ値XWD1~XWDn,n個の読み出しデータ値RD1~RDn,および,n個の読み出し反転データ値XRD1~XRDnをコラム制御回路13に供給しても良い。n個の読み出しデータ値RDおよびn個の書き込みデータ値WD1~WDnは、それぞれ、n個のメモリユニット列に対応する。読み出し反転データ値XRD1~XRDnは、それぞれ、読み出しデータ値RD1~RDnの反転値に相当する。書き込み反転データ値XWD1~XWDnは、それぞれ、書き込みデータ値WD1~WDnの反転値に相当する。また、全体制御回路11は、ラッチタイミング信号SLT1を読み出し回路14に供給しても良い。ロウ制御回路ロウ制御回路12は、全体制御回路11による制御に応答して、m組のロウ制御線群CGWLPA,CGWLPB,CGWL,RGWL,EGWLに制御電圧を印加する。ここでは、ロウ制御回路12は、全体制御回路11による制御に応答して、書込動作の対象となるメモリユニットMUにスタンバイ動作,リード動作,反転書込動作,および通常書込動作を実行する。コラム制御回路コラム制御回路13は、全体制御回路11による制御に応答して、n組のコラム制御線群CGDT,CGDTP,CGDBP,CGDBに制御電圧を印加する。ここでは、コラム制御回路13は、スタンバイ制御信号STB,リード制御信号READ,反転書込制御信号SWT1,および通常書込制御信号SWT2に応答して、書込動作の対象となるメモリユニットMUにスタンバイ動作,リード動作,反転書込動作,および通常書込動作を実行する。コラム制御回路13は、n組のコラム制御線群CGDT,CGDTP,CGDBP,CGDBにそれぞれ対応するn個のコラム制御部を含んでいても良い。読み出し回路読み出し回路14は、全体制御回路11による制御に応答して、n個のビット線電圧VBL1~VBLnビット線BL1~BLnに発生する電圧とn個のビット線電圧VBLX1~VBLXnビット線BLX1~BLXnに発生する電圧との電圧差に基づいてn個の読み出しデータ値RD1~RDnをそれぞれ読み出す。例えば、読み出し回路14は、第1列目のビット線BL1,BLX1に発生するビット線電圧VBL1,VBLX1の電圧差に基づいて第1列目の読み出しデータ値RD1を読み出す。また、読み出し回路14は、n個の読み出しデータ値RD1~RDnとともにn個の読み出し反転データ値XRD1~XRDnを出力する。読み出し回路14は、n個のメモリユニット列n個のビット線BL,BLXの組合せにそれぞれ対応するn個の読み出し部1041~104nを含んでいても良い。なお、反転書込動作とは、書込動作の対象となるメモリユニットMUから読み出された読み出しデータ値RDの反転値が書込動作の対象となるメモリユニットMUに書き込まれるように、書込動作の対象となるメモリユニットMUのフローティングゲートFGT,FGB図3参照の電荷量電子量を制御する動作のことである。また、通常書込動作とは、書き込みデータ値WDが書込動作の対象となるメモリユニットMUに書き込まれるように、書込動作の対象となるメモリユニットMUのフローティングゲートFGT,FGB図3参照の電荷量を制御する動作のことである。メモリユニットの構成例図3は、メモリユニットMUの構成例を示す。メモリユニットMUは、TビットセルTrueBitCellTBCと、BビットセルBarBitCellBBCと、デコードデバイスDDとを含む。《Tビットセル》TビットセルTBCは、フローティングゲートFGTと、コントロールキャパシタCGと、イレースキャパシタEGと、リードトランジスタRGと、選択トランジスタMSとを含む。コントロールキャパシタCGは、フローティングゲートFGTに電荷電子を注入するためのコントロールゲートとして機能する。ここでは、コントロールキャパシタCGは、PMOSトランジスタを用いたPMOSキャパシタによって構成される。コントロールキャパシタCGの一端すなわち、PMOSトランジスタのゲートは、フローティングゲートFGTに接続され、コントロールキャパシタCGの他端すなわち、PMOSトランジスタのソース,ドレイン,およびバックゲートは、デコードデバイスDDに接続される。イレースキャパシタEGは、フローティングゲートFGTから電荷を放出させるイレースゲートとして機能する。ここでは、イレースキャパシタEGは、N型のデプレッションMOSトランジスタ以下、DMOSトランジスタと表記を用いたNMOSキャパシタによって構成される。イレースキャパシタEGの一端すなわち、DMOSトランジスタのゲートは、フローティングゲートFGTに接続され、イレースキャパシタEGの他端すなわち、DMOSトランジスタのソース,ドレイン,バックゲートは、ロウ制御線EGWLに接続される。リードトランジスタRGは、選択トランジスタMSとソース線SLとの間に接続され、リードトランジスタRGのゲートは、フローティングゲートFGTに接続される。すなわち、フローティングゲートFGTは、コントロールキャパシタCGの一端,イレースキャパシタEGの一端,およびリードトランジスタRGのゲートによって形成されている。選択トランジスタMSは、リードトランジスタRGとビット線BLとの間に接続され、リードトランジスタMSのゲートは、ロウ制御線RGWLに接続される。なお、ソース線SLには、制御電圧VSS例えば、接地電圧が印加されている。《Bビットセル》BビットセルBBCは、フローティングゲートFGBと、コントロールキャパシタCGと、イレースキャパシタEGと、リードトランジスタRGと、選択トランジスタMSとを含む。コントロールキャパシタCGは、フローティングゲートFGBに電荷を注入するためのコントロールゲートとして機能する。ここでは、コントロールキャパシタCGは、PMOSキャパシタによって構成される。コントロールキャパシタCGの一端は、フローティングゲートFGBに接続され、コントロールキャパシタCGの他端は、デコードデバイスDDに接続される。イレースキャパシタEGは、フローティングゲートFGBから電荷を放出させるイレースゲートとして機能する。ここでは、イレースキャパシタEGは、DMOSトランジスタを用いたNMOSキャパシタによって構成される。イレースキャパシタEGの一端は、フローティングゲートFGBに接続され、イレースキャパシタEGの他端は、ロウ制御線EGWLに接続される。リードトランジスタRGは、選択トランジスタMSとソース線SLとの間に接続され、リードトランジスタRGのゲートは、フローティングゲートFGBに接続される。すなわち、フローティングゲートFGBは、コントロールキャパシタCGの一端,イレーストランジスタEGの一端,およびリードトランジスタRGのゲートによって形成されている。選択トランジスタMSは、リードトランジスタRGとビット線BLXとの間に接続され、リードトランジスタMSのゲートは、ロウ制御線RGWLに接続される。《デコードデバイス》デコードデバイスDDは、PMOSトランジスタMT1,MT2,MB1,MB2と、NMOSトランジスタMT3,MT4,MB3,MB4と、NAND回路NAT,NABとを含む。PMOSトランジスタMT1スイッチングトランジスタは、ロウ制御線CGWLPAに印加された制御電圧に応じて、コラム制御線CGDTPに印加された制御電圧をTビットセルTBCのコントロールゲートすなわち、コントロールキャパシタCGの他端に伝達する。PMOSトランジスタMT1は、コラム制御線CGDTPとPMOSトランジスタMT2との間に接続され、PMOSトランジスタMT1のゲートは、ロウ制御線CGWLPAに接続される。PMOSトランジスタMT1のバックゲートには、制御電圧VPPが印加される。PMOSトランジスタMT2電圧緩和トランジスタは、PMOSトランジスタMT1のゲートドレイン間電圧を緩和する。PMOSトランジスタMT2は、PMOSトランジスタMT1とTビットセルTBCのコントロールゲートとの間に接続され、PMOSトランジスタMT2のゲートは、ロウ制御線CGWLPBに接続される。PMOSトランジスタMT2のバックゲートには、制御電圧VPPが印加される。NMOSトランジスタMT3電圧緩和トランジスタは、NMOSトランジスタMT4のゲートドレイン間電圧を緩和する。NMOSトランジスタMT3は、NMOSトランジスタMT4とTビットセルTBCのコントロールゲートとの間に接続され、NMOSトランジスタMT3のゲートは、ロウ制御線CGWLPBに接続される。NMOSトランジスタMT4スイッチングトランジスタは、ロウ制御線CGWLおよびコラム制御線CGDTのそれぞれに印加された制御電圧に応じて、制御電圧VSSここでは、接地電圧をTビットセルTBCのコントロールゲートに伝達するすなわち、TビットセルTBCのコントロールゲートを放電する。NMOSトランジスタMT4は、制御電圧VSSが印加されるノードここでは、接地ノードとTビットセルのコントロールゲートとの間に接続され、NMOSトランジスタMT4のゲートには、NAND回路NATの出力信号が印加される。NAND回路NATは、ロウ制御線CGWLおよびコラム制御線CGDTのそれぞれに印加された制御電圧の否論理積を出力する。PMOSトランジスタMB1スイッチングトランジスタは、ロウ制御線CGWLPAに印加された制御電圧に応じて、コラム制御線CGDBPに印加された制御電圧をBビットセルBBCのコントロールゲートすなわち、コントロールキャパシタCGの他端に伝達する。PMOSトランジスタMB1は、コラム制御線CGDBPとPMOSトランジスタMB2との間に接続され、PMOSトランジスタMB1のゲートは、ロウ制御線CGWLPAに接続される。PMOSトランジスタMB1のバックゲートには、制御電圧VPPが印加される。PMOSトランジスタMB2電圧緩和トランジスタは、PMOSトランジスタMB1のゲートドレイン間電圧を緩和する。PMOSトランジスタMB2は、PMOSトランジスタMB1とBビットセルBBCのコントロールゲートとの間に接続され、PMOSトランジスタMB2のゲートは、ロウ制御線CGWLPBに接続される。PMOSトランジスタMB2のバックゲートには、制御電圧VPPが印加される。NMOSトランジスタMB3電圧緩和トランジスタは、NMOSトランジスタMB4のゲートドレイン間電圧を緩和する。NMOSトランジスタMB3は、NMOSトランジスタMB4とBビットセルBBCのコントロールゲートとの間に接続され、NMOSトランジスタMB3のゲートは、ロウ制御線CGWLPBに接続される。NMOSトランジスタMB4スイッチングトランジスタは、ロウ制御線CGWLおよびコラム制御線CGDBのそれぞれに印加された制御電圧に応じて、制御電圧VSSここでは、接地電圧をBビットセルBBCのコントロールゲートに伝達するすなわち、BビットセルBBCのコントロールゲートを放電する。NMOSトランジスタMB4は、制御電圧VSSが印加されるノードここでは、接地ノードとBビットセルのコントロールゲートとの間に接続され、NMOSトランジスタMB4のゲートには、NAND回路NABの出力信号が印加される。NAND回路NABは、ロウ制御線CGWLおよびコラム制御線CGDBのそれぞれに印加された制御電圧の否論理積を出力する。なお、ここでは、フローティングゲートFGTがプログラム状態1を示したデータ値に対応する電荷量を蓄積している状態であり、フローティングゲートFGBがイレース状態0を示したデータ値に対応する電荷量を蓄積している状態である場合、メモリユニットMUが1を示したデータ値を格納しているものとする。また、フローティングゲートFGTがイレース状態であり、フローティングゲートFGBがプログラム状態である場合、メモリユニットMUが0を示したデータ値を格納しているものとする。このように、メモリユニットMUは、フローティングゲートFGT,FGBも電荷量が互いに異なるようにフローティングゲートFGT,FGBに電荷を蓄積することによってデータ値を格納する。コラム制御回路の構成例図4は、図2に示したコラム制御回路に含まれるコラム制御部の構成例を示す。コラム制御部103は、第1のコラム制御信号発生器103Aと、第2のコラム制御信号発生器103Bと、負荷トランジスタMBL,MBLXとを含む。第1のコラム制御信号発生器103Aは、全体制御回路11からの制御信号スタンバイ制御信号STB,リード制御信号READ,反転書込制御信号SWT1,通常書込制御信号SWT2,ラッチタイミング信号SLT2,読み出しデータ値RD,読み出し反転データ値XRD,書き込みデータ値WD,および書き込み反転データ値XWDに応じて、コラム制御信号S1~S5を出力する。第2のコラム制御信号発生器103Bは、コラム制御信号S1~S5に応じて、コラム制御線CGDT,CGDTP,CGDBP,CGDBに制御電圧を印加する。負荷トランジスタMBLは、制御電圧VDDHが印加されるノードとビット線BLとの間に接続され、負荷トランジスタMBLのゲートには、全体制御回路11からの反転リード制御信号/READが印加される。負荷トランジスタMBLXは、制御電圧VDDHが印加されるノードとビット線BLXとの間に接続され、負荷トランジスタMBLXのゲートには、全体制御回路11からの反転リード制御信号/READが印加される。読み出し回路の構成例図5は、図1に示した読み出し回路14に含まれる読み出し部104の構成例を示す。読み出し部104は、センスアンプSAと、ラッチLT1とを含む。センスアンプSAは、ビット線電圧VBL,VBLXの電圧差を増幅させることによってビット線電圧VBL,VBLXの電圧差に対応する出力信号を出力する。例えば、センスアンプSAは、ビット線電圧VBLがビット線電圧VBLXよりも高い場合には、出力信号をハイレベルにし、ビット線電圧VBLがビット線電圧VBLXよりも低い場合には、出力信号をローレベルにする。ラッチLT1は、全体制御回路11からのラッチタイミング信号SLT1に同期して、センスアンプSAの出力信号を取り込んで保持することによって読み出しデータ値RDおよび読み出し反転データ値XRDを出力する。例えば、ラッチLT1は、センスアンプSAの出力信号がハイレベルである場合には、1ハイレベルを示した読み出しデータ値RDを出力するとともに0ローレベルを示した読み出し反転データ値XRDを出力し、センスアンプSAの出力信号がローレベルである場合には、0を示した読み出しデータ値RDを出力するとともに1を示した読み出し反転データ値XRDを出力する。制御電圧の印加条件図6は、動作対象となるメモリユニットMUに対応するロウ制御線CGWLPA,CGWLPB,CGWL,RGWL,EGWLおよびコラム制御線CGDT,CGDTP,CGDBP,CGDBに対する制御電圧の印加条件を示し、図7は、動作対象ではないメモリユニットMUに対応するロウ制御線CGWLPA,CGWLPB,CGWL,RGWL,EGWLおよびコラム制御線CGDT,CGDTP,CGDBP,CGDBに対する制御電圧の印加条件を示す。なお、制御電圧VPP,VM,VDDH,VDD,VSSの電圧値は、VPP>VM>VDDH>VDD>VSSとなるように設定されている。例えば、制御電圧VPPは、昇圧電圧7~10Vであり、制御電圧VMは、中間電圧3.3V~5Vであり、制御電圧VSSは、接地電圧0Vである。また、図1に示した不揮発性半導体記憶装置1では、ロウ制御回路12およびコラム制御回路13は、全体制御回路11による制御に応答して、m個のメモリユニット行のうちいずれか1個のメモリユニット行に属するn個のメモリユニットMU~MUを書込動作の対象として同時に選択する。すなわち、ロウ制御回路12は、図6に示した印加条件に基づいて、書込動作の対象となるn個のメモリユニットMU~MUに共通に接続された1組のロウ制御線群CGWLPA,CGWLPB,CGWL,RGWL,EGWLに制御電圧を印加するとともに、図7に示した印加条件に基づいて、他のm-1組のロウ制御線群CGWLPA,CGWLPB,CGWL,RGWL,EGWLに制御電圧を印加する。また、コラム制御回路13は、図6に示した印加条件に基づいて、書込動作の対象となるn個のメモリユニットMU~MUにそれぞれ接続されたn組のコラム制御線群CGDT,CGDTP,CGDBP,CGDBに制御電圧を印加する。例えば、図8に示した2行2列のメモリユニットMU11~MU22すなわち、m=2,n=2の場合において、メモリユニットMU11をイレース動作の対象とし、メモリユニットMU12をプログラム動作の対象とし、メモリユニットMU21,MU22を書込動作の対象としない場合、ロウ制御回路12は、書込動作の対象となるメモリユニットMU11,MU12に共通に接続されたロウ制御線CGWLPA1,CGWLPB1,CGWL1,RGWL1,EGWL1に制御電圧VM,VDDH,VDDH,VSS,VPPをそれぞれ印加する。また、ロウ制御回路12は、書込動作の対象ではないメモリユニットMU21,MU22に共通に接続されたロウ制御線CGWLPA2,CGWLPB2,CGWL2,RGWL2,EGWL2に制御電圧VPP,VDDH,VSS,VSS,VSSをそれぞれ印加する。コラム制御回路13は、イレース動作の対象となるメモリユニットMU11に接続されたコラム制御線CGDT1,CGDTP1,CGDBP1,CGDB1に制御電圧VSS,VSS,VPP,VDDHをそれぞれ印加する。また、コラム制御回路13は、プログラム動作の対象となるメモリユニットMU12に接続されたコラム制御線CGDT2,CGDTP2,CGDBP2,CGDB2に制御電圧VDDH,VPP,VSS,VSSをそれぞれ印加する。メモリユニットに対する動作次に、メモリユニットMUに対する動作スタンバイ動作,リード動作,プログラム動作,イレース動作について説明する。ここで、プログラム動作とは、フローティングゲートFGTに電荷を注入することによってフローティングゲートFGTをイレース状態からプログラム状態へ変化させるとともに、フローティングゲートFGBから電荷を放出することによってフローティングゲートFGBをプログラム状態からイレース状態に変化させる動作のことである。イレース動作とは、フローティングゲートFGTから電荷を放出することによってフローティングゲートFGTをプログラム状態からイレース状態へ変化させるとともに、フローティングゲートFGBに電荷を注入することによってフローティングゲートFGBをプログラム状態からイレース状態へ変化させる動作のことである。《スタンバイ動作》図9のように、スタンバイ動作の対象となるメモリユニットMUでは、ロウ制御線CGWLPA,CGWLPB,CGWL,RGWL,EGWLには、それぞれ、制御電圧VSS,VDDH,VSS,VSS,VSSが印加される。コラム制御線CGDT,CGDTP,CGDBP,CGDBには、それぞれ、制御電圧VSS,VSS,VSS,VSSが印加される。これにより、PMOSトランジスタMT1,MB1がオフ状態になるとともにNMOSトランジスタMT4,MB4がオン状態になるので、TビットセルTBCおよびBビットセルBBCでは、コントロールキャパシタCGの他端に制御電圧VSSが印加され、イレースキャパシタEGの他端に制御電圧VSSが印加される。したがって、フローティングゲートFGT,FGBの電荷量は変化しない。《リード動作》図10のように、リード動作の対象となるメモリユニットMUでは、ロウ制御線CGWLPA,CGWLPB,CGWL,RGWL,EGWLには、それぞれ、制御電圧VSS,VSS,VDDH,VDD,VSSが印加される。コラム制御線CGDT,CGDTP,CGDBP,CGDBには、それぞれ、制御電圧VDDH,VDD,VDD,VDDHが印加される。これにより、PMOSトランジスタMT1,MB1がオン状態になるとともにNMOSトランジスタMT4,MB4がオフ状態になるので、TビットセルTBCおよびBビットセルBBCでは、コントロールキャパシタCGの他端に制御電圧VDDが印加され、イレースキャパシタEGの他端に制御電圧VSSが印加される。また、反転リード制御信号/READがローレベルVSSになるので、負荷トランジスタMBL,MBLXがオン状態になる。さらに、TビットセルTBCおよびBビットセルBBCでは、選択トランジスタMSがオン状態になるので、ビット線BL,BLXは、それぞれ、TビットセルTBCおよびBビットセルBBCのリードトランジスタRGに接続される。したがって、ビット線BL,BLXに発生するビット線電圧VBL,VBLXは、それぞれ、フローティングゲートFGT,FGBの電荷量に応じて変動する。このビット線電圧VBL,VBLXの電圧差に基づいて、メモリユニットMUに格納されたデータ値を読み出すことができる。一方、リード動作の対象ではないメモリユニットのうちリード動作の対象となるメモリユニットMUが属するメモリユニット行とは異なるメモリユニット行に属するメモリユニットMUでは、ロウ制御線CGWLPA,CGWLPB,CGWL,RGWL,EGWLには、それぞれ、制御電圧VSS,VDDH,VSS,VSS,VSSが印加される。これにより、TビットセルTBCおよびBビットセルBBCでは、選択トランジスタMSがオフ状態になるので、ビット線BL,BLXは、それぞれ、TビットセルTBCおよびBビットセルBBCのリードトランジスタRGから切り離される。したがって、リード動作の対象ではないメモリユニットMUリード動作の対象となるメモリユニットMUが属するメモリユニット行とは異なるメモリユニット行に属するメモリユニットMUは、ビット線電圧VBL,VBLXの変動に影響を与えない。また、リード動作の対象ではないメモリユニットのうちリード動作の対象となるメモリユニットMUが属するメモリユニット行と同一のメモリユニット行に属するメモリユニットMUでは、コラム制御線CGDT,CGDTP,CGDBP,CGDBには、それぞれ、制御電圧VSS,VSS,VSS,VSSが印加される。これにより、TビットセルTBCおよびBビットセルBBCでは、コントロールキャパシタCGの他端に制御電圧VSSが印加される。したがって、リード動作の対象ではないメモリユニットリード動作の対象となるメモリユニットMUが属するメモリユニット行と同一のメモリユニット行に属するメモリユニットMUは、ビット線電圧VBL,VBLXの変動に影響を与えない。《プログラム動作》図11のように、プログラム動作の対象となるメモリユニットMUでは、ロウ制御線CGWLPA,CGWLPB,CGWL,RGWL,EGWLには、それぞれ、制御電圧VM,VDDH,VDDH,VSS,VPPが印加される。コラム制御線CGDT,CGDTP,CGDBP,CGDBには、それぞれ、制御電圧VDDH,VPP,VSS,VSSが印加される。これにより、TビットセルTBCでは、コントロールキャパシタCGの他端に制御電圧VPPが印加され、イレースキャパシタEGの他端に制御電圧VPPが印加されるので、FNトンネリングによりフローティングゲートFGTに電荷が注入される。一方、BビットセルBBCでは、コントロールキャパシタCGの他端に制御電圧VSSが印加され、イレースキャパシタEGの他端に制御電圧VPPが印加されるので、FNトンネリングによりフローティングゲートFGBから電荷が放出される。一方、図12のように、プログラム動作の対象ではないメモリユニットMUここでは、プログラム動作の対象となるメモリユニットMUが属するメモリユニット行とは異なるメモリユニット行に属するメモリユニットMUでは、ロウ制御線CGWLPA,CGWLPB,CGWL,RGWL,EGWLには、それぞれ、制御電圧VPP,VDDH,VSS,VSS,VSSが印加される。これにより、TビットセルTBCおよびBビットセルBBCでは、PMOSトランジスタMT1,MB1がオフ状態となるとともにNMOSトランジスタMT4,MB4がオン状態になるので、コントロールキャパシタCGの他端に制御電圧VSSが印加され、イレースキャパシタEGの他端に制御電圧VSSが印加される。したがって、フローティングゲートFGT,FGBの電荷量は変化しない。《イレース動作》図13のように、イレース動作の対象となるメモリユニットMUでは、ロウ制御線CGWLPA,CGWLPB,CGWL,RGWL,EGWLには、それぞれ、制御電圧VM,VDDH,VDDH,VSS,VPPが印加される。コラム制御線CGDT,CGDTP,CGDBP,CGDBには、それぞれ、制御電圧VSS,VSS,VPP,VDDHが印加される。これにより、TビットセルTBCでは、コントロールキャパシタCGの他端に制御電圧VSSが印加され、イレースキャパシタEGの他端に制御電圧VPPが印加されるので、FNトンネリングによりフローティングゲートFGBから電荷が放出される。一方、BビットセルBBCでは、コントロールキャパシタCGの他端に制御電圧VPPが印加され、イレースキャパシタEGの他端に制御電圧VPPが印加されるので、FNトンネリングによりフローティングゲートFGBに電荷が注入される。一方、図14のように、イレース動作の対象ではないメモリユニットここでは、イレース動作の対象となるメモリユニットMUが属するメモリユニット行とは異なるメモリユニット行に属するメモリユニットMUでは、ロウ制御線CGWLPA,CGWLPB,CGWL,RGWL,EGWLには、それぞれ、制御電圧VPP,VDDH,VSS,VSS,VSSが印加される。これにより、TビットセルTBCおよびBビットセルBBCでは、PMOSトランジスタMT1,MB1がオフ状態となるとともにNMOSトランジスタMT4,MB4がオン状態になるので、コントロールキャパシタCGの他端に制御電圧VSSが印加され、イレースキャパシタEGの他端に制御電圧VSSが印加される。したがって、フローティングゲートFGT,FGBの電荷量は変化しない。第1のコラム制御信号発生器の構成例図15は、図4に示した第1のコラム制御信号発生器103Aの構成例を示す。第1のコラム制御信号発生器103Aは、プログラムデコーダA101と、ラッチA102と、レベルシフタA103と、リードデコーダA104と、ドライバA105と、インバータA106と、切替回路A107と、イレースデコーダA108と、ラッチA109と、レベルシフタA110と、切替回路A111とを含んでいても良い。プログラムデコーダA101は、スタンバイ制御信号STBがハイレベルである場合およびリード制御信号READがハイレベルである場合、出力信号をハイレベルにする。また、プログラムデコーダA101は、反転書込制御信号SWT1がハイレベルである場合、読み出しデータ値RDを選択する。この場合、プログラムデコーダA101は、読み出しデータ値RDが1である場合には、出力信号をハイレベルにし、読み出しデータ値RDが0である場合には、出力信号をローレベルにする。さらに、プログラムデコーダA101は、通常書込制御信号SWT2がハイレベルである場合、書き込み反転データ値XWDを選択する。この場合、プログラムデコーダA101は、書き込み反転データ値XWDが1である場合には、出力信号をハイレベルにし、書き込み反転データ値XWDが0である場合には、出力信号をローレベルにする。ラッチA102は、ラッチタイミング信号SLT2に同期して、プログラムデコーダA101の出力信号を取り込んで保持する。レベルシフタA103は、ラッチA102の出力信号制御電圧VDDと制御電圧VSSとの間で信号レベルが変化する信号をコラム制御信号S1制御電圧VPPと制御電圧VSSとの間で信号レベルが変化する信号に変換する。リードデコーダA104は、リード制御信号READがハイレベルである場合には、出力信号をハイレベルにし、リード制御信号READがローレベルである場合には、出力信号をローレベルにする。ドライバA105は、リードデコーダA104の出力信号を増幅させる。インバータA106は、ドライバA105の出力信号を反転させてコラム制御信号S2制御電圧VDDと制御電圧VSSとの間で信号レベルが変化する信号として出力する。切替回路A107は、リード制御信号READがハイレベルである場合、コラム制御信号S3をローレベルここでは、制御電圧VSSにする。また、切替回路A107は、リード制御信号READがローレベルである場合、ラッチA102の出力信号がハイレベルである場合には、コラム制御信号S3をハイレベルここでは、制御電圧VDDにし、ラッチA102の出力信号がローレベルである場合には、コラム制御信号S3をローレベルにする。イレースデコーダA108は、スタンバイ制御信号STBがハイレベルである場合およびリード制御信号READがハイレベルである場合、出力信号をハイレベルにする。また、イレースデコーダA108は、反転書込制御信号SWT1がハイレベルである場合、読み出し反転データ値XRDを選択する。この場合、イレースデコーダA108は、読み出し反転データ値XRDが1である場合には、出力信号をハイレベルにし、読み出し反転データ値XRDが0である場合には、出力信号をローレベルにする。さらに、イレースデコーダA108は、通常書込制御信号SWT2がハイレベルである場合、書き込みデータ値WDを選択する。この場合、イレースデコーダA108は、書き込みデータ値WDが1である場合には、出力信号をハイレベルにし、書き込みデータ値WDが0である場合には、出力信号をローレベルにする。ラッチA109は、ラッチタイミング信号SLT2に同期して、イレースデコーダA108の出力信号を取り込んで保持する。レベルシフタA110は、ラッチA109の出力信号制御電圧VDDと制御電圧VSSとの間で信号レベルが変化する信号をコラム制御信号S4制御電圧VPPと制御電圧VSSとの間で信号レベルが変化する信号に変換する。切替回路A111は、リード制御信号READがハイレベルである場合、コラム制御信号S5をローレベルここでは、制御電圧VSSにする。また、切替回路A107は、リード制御信号READがローレベルである場合、ラッチA109の出力信号がハイレベルである場合には、コラム制御信号S5をハイレベルここでは、制御電圧VDDにし、ラッチA109の出力信号がローレベルである場合には、コラム制御信号S5をローレベルにする。第2のコラム制御信号発生器の構成例図16は、図4に示した第2のコラム制御信号発生器103Bの構成例を示す。第2のコラム制御信号発生器103Bは、PMOSトランジスタMP1~MP6と、NMOSトランジスタMN1~MN4とを含んでいても良い。PMOSトランジスタMP1は、制御電圧VDDHが印加されるノードとコラム制御線CGDTとの間に接続され、NMOSトランジスタMN1は、コラム制御線CGDTと制御電圧VSSが印加されるノードとの間に接続される。PMOSトランジスタMP1およびNMOSトランジスタMN1のゲートには、コラム制御信号S3が印加される。PMOSトランジスタMP2は、制御電圧VPPが印加されるノードとコラム制御線CGDTPとの間に接続され、PMOSトランジスタMP3は、制御電圧VDDが印加されるノードとコラム制御線CGDTPとの間に接続され、NMOSトランジスタMN2は、コラム制御線CGDTPと制御電圧VSSが印加されるノードとの間に接続される。PMOSトランジスタMP2,MP3,およびNMOSトランジスタMN2のゲートには、それぞれ、コラム制御信号S1,S2,S3が印加される。PMOSトランジスタMP4は、制御電圧VPPが印加されるノードとコラム制御線CGDBPとの間に接続され、PMOSトランジスタMP5は、制御電圧VDDが印加されるノードとコラム制御線CGDBPとの間に接続され、NMOSトランジスタMN3は、コラム制御線CGDBPと制御電圧VSSが印加されるノードとの間に接続される。PMOSトランジスタMP4,MP5,およびNMOSトランジスタMN3のゲートには、それぞれ、コラム制御信号S4,S2,S5が印加される。PMOSトランジスタMP6は、制御電圧VDDHが印加されるノードとコラム制御線CGDBとの間に接続され、NMOSトランジスタMN4は、コラム制御線CGDBと制御電圧VSSが印加されるノードとの間に接続される。PMOSトランジスタMP6およびNMOSトランジスタMN4のゲートには、コラム制御信号S5が印加される。第1および第2のコラム制御信号発生器の動作次に、図17および図18を参照して、図15および図16に示した第1および第2のコラム制御信号発生器103A,103Bの動作について説明する。《スタンバイ動作》スタンバイ制御信号STBがハイレベルである場合、図17のように、第1のコラム制御信号発生器103Aは、コラム制御信号S1,S2,S3,S4,S5として制御電圧VPP,VDD,VDD,VPP,VDDをそれぞれ出力する。したがって、図18のように、第2の制御信号発生器103Bは、コラム制御線CGDT,CGDTP,CGDBP,CGDBに制御電圧VSS,VSS,VSS,VSSをそれぞれ印加する。《リード動作》リード制御信号READがハイレベルである場合、図17のように、第1のコラム制御信号発生器103Aは、コラム制御信号S1,S2,S3,S4,S5として制御電圧VPP,VSS,VSS,VPP,VSSをそれぞれ出力する。したがって、図18のように、第2のコラム制御信号発生器103Bは、コラム制御線CGDT,CGDTP,CGDBP,CGDBに制御電圧VDDH,VDD,VDD,VDDHをそれぞれ印加する。《反転書込動作》反転書込制御信号SWT1がハイレベルである場合、図17のように、第1のコラム制御信号発生器103Aは、読み出しデータ値RDが1である場合には、コラム制御信号S1,S2,S3,S4,S5として制御電圧VPP,VDD,VDD,VSS,VSSをそれぞれ出力し、読み出しデータ値RDが0である場合には、コラム制御信号S1,S2,S3,S4,S5として制御電圧VSS,VDD,VSS,VPP,VDDをそれぞれ出力する。したがって、図18のように、第2のコラム制御信号発生器103Bは、読み出しデータ値RDが1である場合には、コラム制御線CGDT,CGDTP,CGDBP,CGDBに制御電圧VSS,VSS,VPP,VDDHをそれぞれ印加し、読み出しデータ値RDが0である場合には、コラム制御線CGDT,CGDTP,CGDBP,CGDBに制御電圧VDDH,VPP,VSS,VSSをそれぞれ印加する。《通常書込動作》通常書込制御信号SWT2がハイレベルである場合、図17のように、第1のコラム制御信号発生器103Aは、書き込みデータ値WDが1である場合には、コラム制御信号S1,S2,S3,S4,S5として制御電圧VSS,VDD,VSS,VPP,VDDをそれぞれ出力し、書き込みデータ値WDが0である場合には、コラム制御信号S1,S2,S3,S4,S5として制御電圧VPP,VDD,VDD,VSS,VSSをそれぞれ出力する。したがって、図18のように、第2のコラム制御信号発生器103Bは、書き込みデータ値WDが1である場合には、コラム制御線CGDT,CGDTP,CGDBP,CGDBに制御電圧VDDH,VPP,VSS,VSSをそれぞれ印加し、書き込みデータ値WDが0である場合には、コラム制御線CGDT,CGDTP,CGDBP,CGDBに制御電圧VSS,VSS,VPP,VDDHをそれぞれ印加する。不揮発性半導体記憶装置の書込動作次に、図19を参照して、図1に示した不揮発性半導体記憶装置1の書込動作について説明する。ここでは、書込動作の対象として同時に選択されるn個のメモリユニットMU~MUの中のいずれか1個のメモリユニットMUに着目して説明する。《ST101》まず、ロウ制御回路12およびコラム制御回路13は、全体制御回路11による制御に応答して、書込動作の対象となるメモリユニットMUにリード動作を実行する。また、読み出し回路14は、全体制御回路11による制御に応答して、書込動作の対象となるメモリユニットMUに格納されたデータ値を読み出しデータ値RDとして読み出す。《ST102》次に、ロウ制御回路12およびコラム制御回路13は、全体制御回路11による制御に応答して、読み出しデータ値RDの反転値が書込動作の対象となるメモリユニットMUに書き込まれるように、書込動作の対象となるメモリユニットMUに反転書込動作を実行する。例えば、コラム制御回路13は、読み出しデータ値RDが1である場合には、書込動作の対象となるメモリユニットMUにイレース動作を実行し、読み出しデータ値が0である場合には、書込動作の対象となるメモリユニットMUにプログラム動作を実行する。また、全体制御回路11は、書込動作の対象となるメモリユニットMUに対する反転書込動作の開始からの経過時間を計測する。《ST103》次に、全体制御回路11は、書込動作の対象となるメモリユニットMUに対する反転書込動作が開始されてから反転書込時間予め設定された時間が経過したか否かを判断する。反転書込時間が経過している場合には、ステップST104へ進む。一方、反転書込時間が経過していない場合には、ステップST102に進む。例えば、反転書込時間は、反転書込動作によってメモリユニットMUのフローティングゲートFGT,FGBが初期状態プログラム状態、またはイレース状態から中間状態1を示したデータ値に対応する電荷量と0を示したデータ値に対応する電荷量との間の中間量に対応する電荷量を蓄積している状態に変化するまでに要する時間であっても良い。《ST104》次に、ロウ制御回路12およびコラム制御回路13は、全体制御回路11による制御に応答して、書込動作の対象となるメモリユニットMUに対する反転書込動作を終了し、書き込みデータ値WDがメモリユニットMUに書き込まれるように、書込動作の対象となるメモリユニットMUに通常書込動作を実行する。例えば、コラム制御回路13は、書き込みデータ値WDが1である場合には、書込動作の対象となるメモリユニットMUにプログラム動作を実行し、書き込みデータ値WDが0である場合には、書込動作の対象となるメモリユニットMUにイレース動作を実行する。また、全体制御回路11は、書込動作の対象となるメモリユニットMUに対する通常書込動作の開始からの経過時間を計測する。《ST105》次に、全体制御回路11は、書込動作の対象となるメモリユニットMUに対する通常書込動作が開始されてから通常書込時間予め設定された時間が経過したか否かを判断する。通常書込時間が経過している場合には、ロウ制御回路12およびコラム制御回路13は、全体制御回路11による制御に応答して、書込動作の対象となるメモリユニットMUに対する通常書込動作を終了する。一方、通常書込時間が経過していない場合には、ステップST104に進む。例えば、通常書込時間は、通常書込動作によってメモリユニットMUのフローティングゲートFGT,FGBが中間状態から最終状態プログラム状態、またはイレース状態に変化するまでに要する時間であっても良い。動作タイミング次に、図20を参照して、図1に示した不揮発性半導体記憶装置1の書込動作の動作タイミングに説明する。図20は、書込動作の対象となるメモリユニットMUに格納されたデータ値が1であり、書き込みデータ値WDが0である場合の例を示す。時刻t0~t1の期間では、全体制御回路11は、スタンバイ制御信号STBをハイレベルにする。これにより、ロウ制御回路12およびコラム制御回路13は、書込動作の対象となるメモリユニットMUにスタンバイ動作を実行する。時刻t1になると、全体制御回路11は、スタンバイ制御信号STBをローレベルにするとともにリード制御信号READをハイレベルにする。これにより、ロウ制御回路12およびコラム制御回路13は、書込動作の対象となるメモリユニットMUに対するリード動作を開始し、読み出し回路14は、全体制御回路11からのラッチタイミング信号SLT1に同期して、書込動作の対象となるメモリユニットMUに格納されたデータ値を読み出しデータ値RDとして読み出す。時刻t2になると、全体制御回路11は、リード制御信号READをローレベルにするとともに反転書込制御信号SWT1をハイレベルにする。これにより、ロウ制御回路12およびコラム制御回路13は、書込動作の対象となるメモリユニットMUに対するリード動作を終了し、全体制御回路11からのラッチタイミング信号SLT2に同期して、書込動作の対象となるメモリユニットMUに対する反転書込動作ここでは、イレース動作を開始する。これにより、書込動作の対象となるメモリユニットMUでは、フローティングゲートFGTから電荷が放出され、フローティングゲートFGBに電荷が注入される。時刻t2から反転書込時間P1が経過するとすなわち、時刻t3になると、全体制御回路11は、反転書込制御信号SWT1をローレベルにするとともに通常書込制御信号SWT2をハイレベルにする。これにより、ロウ制御回路12およびコラム制御回路13は、全体制御回路11からのラッチタイミング信号SLT2に同期して、書込動作の対象となるメモリユニットMUに対する通常書込動作ここでは、イレース動作を開始する。これにより、書込動作の対象となるメモリユニットMUでは、フローティングゲートFGTから電荷がさらに放出され、フローティングゲートFGBに電荷がさらに注入される。時刻t3から通常書込時間P2が経過するとすなわち、時刻t4になると、全体制御回路11は、通常書込制御信号SWT2をローレベルにするとともにスタンバイ制御信号STBをハイレベルにする。これにより、ロウ制御回路12およびコラム制御回路13は、書込動作の対象となるメモリユニットMUに対する通常書込動作を終了する。また、図21のように書き込みデータ値WDが1である場合、時刻t3~t4の期間では、ロウ制御回路12およびコラム制御回路13は、書込動作の対象となるメモリユニットMUにプログラム動作を実行する。これにより、書込動作の対象となるメモリユニットMUでは、フローティングゲートFGTに電荷が注入され、フローティングゲートFGBに蓄積された電荷が放出される。電荷分布次に、図22aおよび図22bを参照して、書込動作の対象となるメモリユニットMUのフローティングゲートFGT,FGBの電荷量の変化について説明する。ここでは、書込動作の対象となるメモリユニットMUに格納されたデータ値は1であるものとする。すなわち、書込動作の対象となるメモリユニットMUにおいて、TビットセルTBCのフローティングゲートFGTは、1を示したデータ値に対応する電荷量を蓄積し、BビットセルBBCのフローティングゲートFGBは、0を示したデータ値に対応する電荷量を蓄積している。図22aは、書込動作の対象となるメモリユニットMUに対して0を示した書き込みデータ値WDを書き込む場合の例を示し、図22bは、書込動作の対象となるメモリユニットMUに対して1を示した書き込みデータ値WDを書き込む場合の例を示す。いずれの場合も、TビットセルTBCのフローティングゲートFGTの電荷量およびBビットセルBBCのフローティングゲートFGBの電荷量は、反転書込動作によって中間電荷量1を示したデータ値に対応する電荷量と0を示したデータ値に対応する電荷量との間の中間量に変化した後に、通常書込動作によって書き込みデータ値WDに応じた電荷量に変化する。以上のように、反転書込動作によって書込動作の対象となるメモリユニットMUのフローティングゲートFGT,FGBの電荷量を中間量1を示したデータ値に対応する電荷量と0を示したデータ値に対応する電荷量との間の中間量を近づけることができる。その後、通常書込動作によって書込動作の対象となるメモリユニットMUのフローティングゲートFGT,FGBの電荷量を中間量から書き込みデータ値WDに応じた電荷量1を示したデータ値に対応する電荷量、または、0を示したデータ値に対応する電荷量に近づけることができる。したがって、書込動作の対象となるメモリユニットMUにおける過消去フローティングゲートFGT,FGBから電荷が引き抜かれすぎることおよび過書込フローティングゲートFGT,FGBに電荷が注入され過ぎることを回避できる。また、反転書込動作および通常書込動作のいずれの場合においても、メモリユニットMUのフローティングゲートFGT,FGBのうち一方のフローティングゲートから電荷を放出させる動作と他方のフローティングゲートに電荷を注入する動作とが同時に実行される。したがって、書込動作の対象となるメモリユニットMUのフローティングゲートFGT,FGBの両方に電荷を注入した後に書き込みデータ値WDに応じてフローティングゲートFGT,FGBのいずれか一方のフローティングゲートから電荷を放出させる場合よりも、書込時間メモリユニットMUへの書き込みデータ値WDの書き込みに要する時間を短縮できる。また、反転書込時間P1に基づいて反転書込動作の実行期間を管理することにより、書込動作の対象となるメモリユニットMUのフローティングゲートFGT,FGBの電荷量を中間量に正確に近づけることができる。さらに、通常書込時間P2に基づいて通常書込動作の実行期間を管理することにより、書込動作の対象となるメモリユニットMUのフローティングゲートFGT,FGBの電荷量を書き込みデータ値WDに応じた電荷量に正確に近づけることができる。なお、反転書込動作期間反転書込動作が実行される期間と通常書込動作期間通常書込動作が実行される期間との間に書込停止期間が設けられても良い。例えば、ロウ制御回路12およびコラム制御回路13は、全体制御回路11による制御に応答して、書込動作の対象となるメモリユニットMUに対する反転書込動作を終了した後に、書込動作の対象となるメモリユニットMUに対するスタンバイ動作を開始し、そのスタンバイ動作を終了した後に、書込動作の対象となるメモリユニットMUに対する通常書込動作を開始しても良い。実施形態1の変形例1なお、図23のように、メモリアレイ100は、m×n本のロウ制御線EGWL1-1~EGWLm-nを含んでいても良い。図23では、m組のロウ制御線群ここでは、4本のロウ制御線CGWLPA,CGWLPB,CGWL,RGWLの組合せは、それぞれ、m個のメモリユニット行に対応し、m×n本のロウ制御線EGWL1-1~EGWLm-nは、それぞれ、m×n個のメモリユニットMU11~MUmnに対応する。この場合、メモリ制御回路10は、ロウ制御回路12およびコラム制御回路13に代えて、ロウ制御回路12aおよびコラム制御回路13aを含んでいても良い。その他の構成は、図1および図2に示した構成と同様であっても良い。なお、図23では、全体制御回路11の図示を省略している。ロウ制御回路12aは、全体制御回路11による制御に応答して、m組のロウ制御線群CGWLPA,CGWLPB,CGWL,RGWLに制御電圧を印加する。また、ロウ制御回路12aは、全体制御回路11による制御に応答して、ロウ制御線EGWL1-1~EGWLm-nに制御電圧を印加する。コラム制御回路13aは、全体制御回路11による制御に応答して、n組のコラム制御線群CGDT,CGDTP,CGDBP,CGDBに制御電圧を印加する。なお、以下の説明では、ロウ制御線EGWL1-1~EGWLm-nのいずれか1つを示すために、ロウ制御線の符号の末尾1-1~m-nを省略する場合もある。制御電圧の印加条件図24は、図23に示した不揮発性半導体記憶装置において、動作対象ではないメモリユニットMUに対応するロウ制御線CGWLPA,CGWLPB,CGWL,RGWL,EGWLおよびコラム制御線CGDT,CGDTP,CGDBP,CGDBに対する制御電圧の印加条件を示す。なお、動作対象となるメモリユニットMUに対応するロウ制御線CGWLPA,CGWLPB,CGWL,RGWL,EGWLおよびコラム制御線CGDT,CGDTP,CGDBP,CGDBに対する制御電圧の印加条件は、図6に示した印加条件と同様である。ロウ制御回路およびコラム制御回路による制御電圧の印加図23に示した不揮発性半導体記憶装置では、ロウ制御回路12aおよびコラム制御回路13aは、m個のメモリユニット行のうちいずれか1個のメモリユニット行を選択し、そのメモリユニット行に属するn個のメモリユニットMU~MUの中のうち1個または複数個のメモリユニットを書込動作の対象として選択する。すなわち、ロウ制御回路12aは、図6に示した印加条件に基づいて、書込動作の対象となる1個または複数個のメモリユニットに共通に接続された1組のロウ制御線群CGWLPA,CGWLPB,CGWL,RGWLに制御電圧を印加するとともに、図24に示した印加条件に基づいて、他のm-1組のロウ制御線群CGWLPA,CGWLPB,CGWL,RGWLに制御電圧を印加する。さらに、ロウ制御回路12aは、図6に示した印加条件に基づいて、書込動作の対象となるメモリユニットMUに接続されたロウ制御線EGWLに制御電圧を印加するとともに、図24に示した印加条件に基づいて、書込動作の対象ではないメモリユニットMUに接続されたロウ制御線EGWLに制御電圧を印加する。また、コラム制御回路13aは、図6に示した印加条件に基づいて、書込動作の対象となるメモリユニットMUに接続されたコラム制御線群CGDT,CGDTP,CGDBP,CGDBに制御電圧を印加するとともに、図24に示した印加条件に基づいて、書込動作の対象ではないメモリユニットMUに接続されたコラム制御線群CGDT,CGDTP,CGDBP,CGDBに制御電圧を印加する。以上のように、m×n個のメモリユニットMU11~MUmnにm×n本のロウ制御線EGWL1-1~EGWLm-nをそれぞれ接続することにより、m×n個のメモリユニットMU11~MUmnの各々に含まれるイレースゲートすなわち、イレースキャパシタEGの他端に印加される制御電圧を個別に制御できるので、1個のメモリユニットMUを単位として書込動作の対象となる1個または複数個のメモリユニットを選択できる。例えば、図25に示した2行2列のメモリユニットMU11~MU22すなわち、m=2,n=2の場合において、メモリユニットMU11をイレース動作の対象とし、メモリユニットMU12,MU21,MU22を書込動作の対象としない場合を例に挙げて説明する。この場合、図8の場合と同様に、ロウ制御回路12aは、イレース動作の対象となるメモリユニットMU11に接続されたロウ制御線CGWLPA1,CGWLPB1,CGWL1,RGWL1に制御電圧VM,VDDH,VDDH,VSSをそれぞれ印加するとともに、書込動作の対象ではないメモリユニットMU21,MU22に共通に接続されたロウ制御線CGWLPA2,CGWLPB2,CGWL2,RGWL2に制御電圧VPP,VDDH,VSS,VSSをそれぞれ印加する。図25の場合、ロウ制御回路12aは、イレース動作の対象となるメモリユニットMU11に接続されたロウ制御線EGWL1-1に制御電圧VPPを印加するとともに、書込動作の対象ではないメモリユニットMU12,MU21,MU22にそれぞれ接続されたロウ制御線EGWL1-2,EGWL2-1,EGWL2-2に制御電圧VSS,VSS,VSSをそれぞれ印加する。コラム制御回路13aは、イレース動作の対象となるメモリユニットMU11に接続されたコラム制御線CGDT1,CGDTP1,CGDBP1,CGDB1に制御電圧VSS,VSS,VPP,VDDHをそれぞれ印加するとともに、書込動作の対象ではないメモリユニットMU12,MU22に共通に接続されたコラム制御線CGDT2,CGDTP2,CGDBP2,CGDB2に制御電圧VSS,VSS,VSS,VSSをそれぞれ印加する。ここで、メモリユニットMU12では、TビットセルTBCのコントロールキャパシタCGの他端には、NMOSトランジスタMT3,MT4を介して制御電圧VSSが伝達され、BビットセルBBCのコントロールキャパシタCGの他端には、PMOSトランジスタMB1,MB2を介して制御電圧VSSコラム制御線CGDT2に印加された制御電圧VSSが伝達されるが、TビットセルTBCおよびBビットセルBBCのイレースキャパシタEGの他端には、制御電圧VSSロウ制御線EGWL1-2に印加された制御電圧VSSが伝達される。そのため、メモリユニットMU12のフローティングゲートFGT,FGBの電荷量は変化しない。実施形態1の変形例2また、図26のように、不揮発性半導体記憶装置1は、p個pは、2以上の整数のメモリアレイ1001~100pを備えていても良い。メモリアレイ1001~100pは、m組のロウ制御線群ここでは、4本のロウ制御線CGWLPA,CGWLPB,CGWL,RGWLの組合せを共有する。また、メモリアレイ1001~100pの各々は、m本のロウ制御線EGWl1~EGWLmを個別に有する。メモリアレイ1001~100pのその他の構成は、図2に示したメモリアレイ100の構成と同様である。この場合、メモリ制御回路10は、全体制御回路11bと、ロウ制御回路12bと、p個のコラム制御回路131~13pと、p個の読み出し回路141~14pと、p個のEGWL発生器151~15pと、コラム選択回路16とを備えていても良い。全体制御回路11bは、ロウ制御回路12b,コラム制御回路131~13p,読み出し回路141~14p,EGWL発生器151~15p,およびコラム選択回路16を制御する。コラム制御回路131~13p,読み出し回路141~14p,EGWL発生器151~15pは、それぞれ、メモリアレイ1001~100pに対応する。コラム制御回路131~13pは、図2に示したコラム制御回路13の構成と同様の構成を有する。読み出し回路141~14pは、図2に示した読み出し回路14の構成と同様の構成を有する。コラム選択回路16は、全体制御回路11bによる制御に応答して、コラム制御回路131~13pの中から1個または複数個のコラム制御回路を選択する。図26に示した不揮発性半導体記憶装置では、ロウ制御回路12bは、全体制御回路11bによる制御に応答して、メモリアレイ1001~100pの各々において、m個のメモリユニット行の中からいずれか1個のメモリユニット行に属するn個のメモリユニットMU~MUを選択する。すなわち、ロウ制御回路12bは、図6に示した印加条件に基づいて1組のロウ制御線群CGWLPA,CGWLPB,CGWL,RGWLに制御電圧を印加するとともに、図7に示した印加条件に基づいて他のm-1組のロウ制御線群CGWLPA,CGWLPB,CGWL,RGWLに制御電圧を印加する。コラム選択回路16によって選択されたコラム制御回路13は、全体制御回路11bによる制御に応答して、そのコラム制御回路13に対応するメモリアレイ100に含まれるn個のメモリユニットMU~MUロウ制御回路12bによって選択されたn個のメモリユニットMU~MUを書込動作の対象として同時に選択する。すなわち、コラム選択回路16によって選択されたコラム制御回路13は、図6に示した印加条件に基づいてn組のコラム制御線群CGDT,CGDTP,CGDBP,CGDBに制御電圧を印加する。また、コラム選択回路16によって選択されたコラム制御回路13に対応するEGWL発生器15は、全体制御回路11bによる制御に応答して、図6に示した印加条件に基づいてそのEGWL発生器15に対応するメモリアレイ100に含まれるm本のロウ制御線EGWL1~EGWLmに制御電圧を印加する。また、コラム選択回路16によって選択されないコラム制御回路13は、そのコラム制御回路13に対応するメモリアレイ100に含まれるn個のメモリユニットMU~MUロウ制御回路12bによって選択されたn個のメモリユニットMU~MUを書込動作の対象として選択しない。すなわち、コラム選択回路16によって選択されないコラム制御回路13は、図24に示した印加条件に基づいてn組のコラム制御線群CGDT,CGDTP、CGDBP,CGDBに制御電圧を印加する。また、コラム選択回路16によって選択されないコラム制御回路13に対応するEGWL発生器15は、全体制御回路11bによる制御に応答して、図24に示した印加条件に基づいてそのEGWL発生器15に対応するメモリアレイ100に含まれるm本のロウ制御線EGWL1~EGWLmに制御電圧を印加する。以上のように、EGWL発生器151~15pによってメモリアレイ1001~100pに含まれるm本のロウ制御線EGWL1~EGWLmを個別に制御することにより、1個のメモリアレイ100を単位として書込動作の対象となるn個のメモリユニットMU~MUを含む1個または複数個のメモリアレイを選択できる。実施形態2図27は、実施形態2による不揮発性半導体記憶装置2の構成例を示す。不揮発性半導体記憶装置2は、メモリアレイ100と、メモリ制御回路20とを備える。メモリ制御回路20は、図1に示した全体制御回路11に代えて、全体制御回路21と、検知回路22とを含む。その他の構成は、図1に示したメモリ制御回路10と同様である。次に、図28を参照して、不揮発性半導体記憶装置2の構成例について詳しく説明する。なお、ここでは、全体制御回路21の図示を省略している。全体制御回路全体制御回路21は、ロウ制御回路12,コラム制御回路13,読み出し回路14,および検知回路22を制御する。例えば、全体制御回路21は、全体制御回路11と同様に、スタンバイ制御信号STB,リード制御信号READ,反転リード制御信号/READ,反転書込制御信号SWT1,通常書込制御信号SWT2,ラッチタイミング信号SLT2,書き込みデータ値WD1~WDn,書き込み反転データ値XWD1~XWDn,読み出しデータ値RD1~RDn,および,読み出し反転データ値XRD1~XRDnをコラム制御回路13に供給し、ラッチタイミング信号SLT1を読み出し回路14に供給しても良い。さらに、全体制御回路21は、検知制御信号SDETおよび閾値電圧制御信号図示を省略を検知回路22に供給しても良い。検知回路検知回路22は、全体制御回路21による制御に応答して、n個のメモリユニット列n組のビット線BL,BLXの組合せの各々に対して第1および第2の反転完了閾値電圧反転書込動作の完了を判定するための閾値電圧を設定する。また、検知回路22は、全体制御回路21による制御に応答して、n個のメモリユニット列の各々についてビット線電圧VBL,VBLXの瞬時値フローティングゲートFGT,FGBの電荷量に対応する電圧値が第1および第2の反転完了閾値電圧に到達したことを検知する。さらに、検知回路22は、全体制御回路21による制御に応答して、n個のメモリユニット列の各々に対して第1および第2の書込完了閾値電圧通常書込動作の完了を判定するための閾値電圧を設定する。また、検知回路22は、全体制御回路21による制御に応答して、n個のメモリユニット列の各々についてビット線電圧VBL,VBLXの瞬時値が第1および第2の書込完了閾値電圧に到達したことを検知する。例えば、検知回路22は、n個のメモリユニット列にそれぞれ対応するn個の検知器2011~201nを含んでいても良い。検知器の構成例図29のように、検知器201は、比較部211,211Xと、判定部212とを含んでいても良い。比較部221,221Xは、それぞれ、全体制御回路21からの閾値電圧制御信号PRTt1,ERTt1,PRTt2,ERTt2に応答して、ビット線電圧VBL,VBLXとの比較対象となる第1および第2の閾値電圧を設定する。また、比較部221,221Xは、それぞれ、全体制御回路21からの検知制御信号SDET図示を省略に応答して、ビット線電圧VBL,VBLXの瞬時値と第1および第2の閾値電圧とを比較する。判定部212は、全体制御回路21からの検知制御信号SDETに応答して、比較部211,211Xによる比較結果比較結果信号SA,SBに応じた検知結果検知結果信号DETa,DETbを出力する。比較部211は、インバータ221,224と、NAND回路222,223,225~227とを含んでいても良い。比較部221Xは、インバータ221X,224Xと、NAND回路222X,223X,225X~227Xとを含んでいても良い。判定部212は、NAND回路228と、インバータ229と、NOR回路230と、インバータ231とを含んでいても良い。これらの回路は、検知制御信号SDETがハイレベルである場合には駆動状態となり、検知制御信号SDETがローレベルである場合には停止状態となる。また、インバータ221,221Xの閾値電圧は、中間電圧VTHmに設定され、NAND回路223,223Xの閾値電圧は、中間電圧VTHmに設定され、インバータ224,224Xの閾値電圧は、プログラム電圧VTHpに設定され、NAND回路226,226Xの閾値電圧は、イレース電圧VTHeに設定されている。《中間電圧,プログラム電圧,イレース電圧の例》例えば、中間電圧VTHmは、フローティングゲートFGTまたは、FGBが中間状態である場合におけるビット線電圧VBLVBLXの瞬時値に相当する。プログラム電圧VTHpは、フローティングゲートFGTまたは、FGBがプログラム状態である場合におけるビット線電圧VBLまたは、VBLXの瞬時値に相当する。イレース電圧VTHeは、フローティングゲートFGTまたは、FGBがイレース状態である場合におけるビット線電圧VBLまたは、VBLXの瞬時値に相当する。《第1および第2の反転完了閾値電圧の設定》検知回路22検知器201の第1および第2の反転完了閾値電圧を設定する場合、全体制御回路21は、閾値電圧制御信号PRTt2,ERTt2をローレベルにするとともに、読み出しデータ値RDに応じて閾値電圧制御信号PRTt1,ERTt1のいずれか一方をハイレベルにして他方をローレベルにする。例えば、閾値電圧制御信号PRTt1がハイレベルであり、閾値電圧制御信号ERTt1がローレベルである場合、検知回路22検知器201の第1および第2の反転完了閾値電圧は、それぞれ、インバータ221の閾値電圧中間電圧VTHmおよびNAND回路223Xの閾値電圧中間電圧VTHmに設定されたことになる。この場合、ビット線電圧VBLの瞬時値が中間電圧VTHmよりも低くなるとともにビット線電圧VBLXの瞬時値が中間電圧VTHmよりも高くなると、比較結果信号SA,SBの両方がハイレベルになる。その結果、検知結果信号DETaがハイレベルになる。また、閾値電圧制御信号PRTt1がローレベルであり、閾値電圧制御信号ERTt1がハイレベルである場合、検知回路22検知器201の第1および第2の反転完了閾値電圧は、それぞれ、NAND回路223の閾値電圧中間電圧VTHmおよびインバータ221Xの閾値電圧中間電圧VTHmに設定されたことになる。この場合、ビット線電圧VBLの瞬時値が中間電圧VTHmよりも高くなるとともにビット線電圧VBLXの瞬時値が中間電圧VTHmよりも低くなると、比較結果信号SA,SBの両方がハイレベルになる。その結果、検知結果信号DETaがハイレベルになる。したがって、全体制御回路21は、検知結果信号DETaに基づいて、ビット線電圧VBL,VBLXの瞬時値が第1および第2の反転完了閾値電圧ここでは、中間電圧VTHmにそれぞれ到達したか否かを判定できる。《第1および第2の書込完了閾値電圧の設定》検知回路22検知器201の第1および第2の書込完了閾値電圧を設定する場合、全体制御回路21は、閾値電圧制御信号PRTt1,ERTt1をローレベルにするとともに、書き込みデータ値WDに応じて閾値電圧制御信号PRTt2,ERTt2のいずれか一方をハイレベルにして他方をローレベルにする。例えば、閾値電圧制御信号PRTt2がハイレベルであり、閾値電圧制御信号ERTt2がローレベルである場合、検知回路22検知器201の第1および第2の書込完了閾値電圧は、それぞれ、インバータ224の閾値電圧プログラム電圧VTHpおよびNAND回路226Xの閾値電圧イレース電圧VTHpに設定されたことになる。この場合、ビット線電圧VBLの瞬時値がプログラム電圧VTHpよりも高くなるとともにビット線電圧VBLXの瞬時値がイレース電圧VTHeよりも低くなると、比較結果信号SA,SBの両方がローレベルになる。その結果、検知結果信号DETbがローレベルになる。また、閾値電圧制御信号PRTt2がローレベルであり、閾値電圧制御信号ERTt2がハイレベルである場合、検知回路22検知器201の第1および第2の書込完了閾値電圧は、それぞれ、NAND回路226の閾値電圧イレース電圧VTHeおよびインバータ224Xの閾値電圧プログラム電圧VTHpに設定されたことになる。この場合、ビット線電圧VBLの瞬時値がイレース電圧VTHeよりも低くなるとともにビット線電圧VBLXの瞬時値がプログラム電圧VTHpより高くなると、比較結果信号SA,SBの両方がローレベルになる。その結果、検知結果信号DETbがローレベルになる。したがって、全体制御回路21は、検知結果信号DETbに基づいて、ビット線電圧VBL,VBLXの瞬時値が第1および第2の書込完了閾値電圧ここでは、プログラム電圧VTHp,イレース電圧VTHeにそれぞれ到達したか否かを判定できる。不揮発性半導体記憶装置の書込動作次に、図30を参照して、図27に示した不揮発性半導体記憶装置2の書込動作について説明する。ここでは、書込動作の対象として同時に選択されるn個のメモリユニットMU~MUの中のいずれか1個のメモリユニットMUに着目して説明する。《ST201》まず、ロウ制御回路12およびコラム制御回路13は、全体制御回路21による制御に応答して、書込動作の対象となるメモリユニットMUにリード動作を実行する。また、読み出し回路14は、全体制御回路21による制御に応答して、書込動作の対象となるメモリユニットMUに格納されたデータ値を読み出しデータ値RDとして読み出す。《ST202》次に、全体制御回路21は、読み出しデータ値RDに応じて検知回路22の第1および第2の反転完了閾値電圧を設定する。例えば、全体制御回路21は、検知回路22の第1および第2の反転完了閾値電圧を中間電圧VTHmに設定する。《ST203》次に、ロウ制御回路12およびコラム制御回路13は、全体制御回路21による制御に応答して、書込動作の対象となるメモリユニットMUに反転書込動作を実行する。《ST204》次に、ロウ制御回路12およびコラム制御回路13は、全体制御回路21による制御に応答して、書込動作の対象となるメモリユニットMUにリード動作を実行する。これにより、ビット線電圧VBL,VBLXは、フローティングゲートFGT,FGBの電荷量に応じてそれぞれ変動する。《ST205》次に、検知回路22は、全体制御回路21による制御に応答して、ビット線電圧VBL,VBLXの瞬時値と第1および第2の反転完了閾値電圧とそれぞれ比較し、それらの比較結果に応じた検知結果信号DETaを出力する。全体制御回路21は、検知結果信号DETaに基づいて、ビット線電圧VBL,VBLXの瞬時値が第1および第2の反転完了閾値電圧にそれぞれ到達しているか否かを判定する。ビット線電圧VBL,VBLXの瞬時値が第1および第2の反転完了閾値電圧にそれぞれ到達している場合には、ステップST206へ進み、そうでない場合には、ステップST203へ進む。《ST206》次に、全体制御回路21は、書き込みデータ値WDに応じて検知回路22の第1および第2の書込完了閾値電圧に設定する。例えば、全体制御回路21は、書き込みデータ値WDが1である場合には、ビット線電圧VBLに対応する第1の書込完了閾値電圧をプログラム電圧VTHpに設定するとともにビット線電圧VBLXに対応する第2の書込完了閾値電圧をイレース電圧VTHeに設定し、書き込みデータ値WDが0である場合には、ビット線電圧VBLに対応する第1の書込完了閾値電圧をイレース電圧VTHeに設定するとともにビット線電圧VBLXに対応する第2の書込完了閾値電圧をプログラム電圧VTHpに設定する。《ST207》次に、ロウ制御回路12およびコラム制御回路13は、全体制御回路21による制御に応答して、書込動作の対象となるメモリユニットMUに通常書込動作を実行する。《ST208》次に、ロウ制御回路12およびコラム制御回路13は、全体制御回路21による制御に応答して、書込動作の対象となるメモリユニットMUにリード動作を実行する。これにより、ビット線電圧VBL,VBLXは、フローティングゲートFGT,FGBの電荷量に応じてそれぞれ変動する。《ST209》次に、検知回路22は、全体制御回路21による制御に応答して、ビット線電圧VBL,VBLXの瞬時値と第1および第2の書込完了閾値電圧とをそれぞれ比較し、それらの比較結果に応じた検知結果信号DETbを出力する。全体制御回路21は、検知結果信号DETbに基づいて、ビット線電圧VBL,VBLXの瞬時値が第1および第2の書込完了閾値電圧にそれぞれ到達したか否かを判定する。ビット線電圧VBL,VBLXの瞬時値が第1および第2の書込完了閾値電圧にそれぞれ到達している場合には、ロウ制御回路12およびコラム制御回路13は、全体制御回路21による制御に応答して、書込動作の対象となるメモリユニットMUに対する通常書込動作を終了し、そうでない場合には、ステップST207に進む。動作タイミング次に、図31および図32を参照して、図27に示した不揮発性半導体記憶装置2の書込動作の動作タイミングについて説明する。図31および図32は、書込動作の対象となるメモリユニットMUに格納されたデータ値が1であり、書き込みデータ値WDが0である場合の例を示す。時刻t0~t1の期間では、全体制御回路21は、スタンバイ制御信号STBをハイレベルにする。これにより、ロウ制御回路12およびコラム制御回路13は、書込動作の対象となるメモリユニットMUにスタンバイ動作を実行する。時刻t1になると、全体制御回路21は、スタンバイ制御信号STBをローレベルにするとともにリード制御信号READをハイレベルにする。これにより、ロウ制御回路12およびコラム制御回路13は、書込動作の対象となるメモリユニットMUにリード動作を実行する。また、読み出し回路14は、全体制御回路21からのラッチタイミング信号SLT1に同期して、書込動作の対象となるメモリユニットMUに格納されたデータ値を読み出しデータ値RDとして読み出す。時刻t2になると、全体制御回路21は、リード制御信号READをローレベルにするとともに反転書込制御信号SWT1をハイレベルにする。これにより、ロウ制御回路12およびコラム制御回路13は、全体制御回路21からのラッチタイミング信号SLT2に同期して、書込動作の対象となるメモリユニットMUに反転書込動作ここでは、イレース動作を実行する。また、全体制御回路21は、読み出しデータ値RDに応じて検知回路22の第1および第2の反転終了閾値電圧を中間電圧VTHmに設定する。時刻t3になると、全体制御回路21は、リード制御信号READをハイレベルにする。これにより、ロウ制御回路12およびコラム制御回路13は、書込動作の対象となるメモリユニットMUにリード動作を実行する。また、時刻Rt1になると、検知回路22は、全体制御回路21から検知制御信号SDETに応答して、検知結果信号DETa,DETbを出力する。このとき、検知結果信号DETaがローレベルであるので、全体制御回路21は、ビット線電圧VBL,VBLXの瞬時値が第1および第2の反転完了閾値電圧にそれぞれ到達していないと判定する。時刻t4になると、全体制御回路21は、リード制御信号READをローレベルにする。これにより、ロウ制御回路12およびコラム制御回路13は、全体制御回路21からのラッチタイミング信号SLT2に同期して、書込動作の対象となるメモリユニットMUに反転書込動作を実行する。時刻t5になると、全体制御回路21は、リード制御信号READをハイレベルにする。これにより、ロウ制御回路12およびコラム制御回路13は、書込動作の対象となるメモリユニットMUにリード動作を実行する。また、時刻Rt2になると、検知回路22は、全体制御回路21から検知制御信号SDETに応答して、検知結果信号DETa,DETbを出力する。このとき、検知結果信号DETaがハイレベルであるので、全体制御回路21は、ビット線電圧VBL,VBLXの瞬時値が第1および第2の反転完了閾値電圧に到達していると判定する。時刻t6になると、全体制御回路21は、反転書込制御信号SWT1をローレベルにするとともに通常書込制御信号SWT2をハイレベルにする。これにより、ロウ制御回路12およびコラム制御回路13は、全体制御回路21からのラッチタイミング信号SLT2に同期して、書込動作の対象となるメモリユニットMUに通常書込動作ここでは、イレース動作を実行する。また、全体制御回路21は、書き込みデータ値WDが0であるので、検知回路22の第1および第2の書込完了閾値電圧をイレース電圧VTHeおよびイレース電圧VTHpにそれぞれ設定する。時刻t7になると、全体制御回路21は、リード制御信号READをハイレベルにする。これにより、ロウ制御回路12およびコラム制御回路13は、書込動作の対象となるメモリユニットMUにリード動作を実行する。また、時刻Rt3になると、検知回路22は、全体制御回路21から検知制御信号SDETに応答して、検知結果信号DETa,DETbを出力する。このとき、検知結果信号DETbがハイレベルであるので、全体制御回路21は、ビット線電圧VBL,VBLXの瞬時値が第1および第2の書込完了閾値電圧にそれぞれ到達していないと判定する。時刻t8になると、全体制御回路21は、リード制御信号READをローレベルにする。これにより、ロウ制御回路12およびコラム制御回路13は、全体制御回路21からのラッチタイミング信号SLT2に同期して、書込動作の対象となるメモリユニットMUに通常書込動作を実行する。時刻t9になると、全体制御回路21は、リード制御信号READをハイレベルにする。これにより、ロウ制御回路12およびコラム制御回路13は、書込動作の対象となるメモリユニットにリード動作を実行する。また、時刻Rt4になると、検知回路22は、全体制御回路21から検知制御信号SDETに応答して、検知結果信号DETa,DETbを出力する。このとき、検知結果信号DETbがローレベルであるので、全体制御回路21は、ビット線電圧VBL,VBLXの瞬時値が第1および第2の書込完了閾値電圧にそれぞれ到達していると判定する。時刻t10になると、全体制御回路21は、リード制御信号READおよび通常書込制御信号SWT2をローレベルにするとともにスタンバイ制御信号STBをハイレベルにする。これにより、ロウ制御回路12およびコラム制御回路13は、書込動作の対象となるメモリユニットMUにスタンバイ動作を実行する。検知回路による検知処理次に、図33を参照して、検知回路22による検知処理について説明する。図33は、書込動作の対象となるメモリユニットMUに格納されたデータ値が1であり、書き込みデータ値WDが0である場合の例を示す図33は、図31および図32に対応している。図中、実線波形は、ビット線電圧VBLの波形を示し、点線波形は、ビット線電圧VBLXの波形を示す。時刻t1~t2の期間リード動作期間において、時刻Rt0になると、読み出し回路14は、全体制御回路21による制御に応答して、書込動作の対象となるメモリユニットMUに格納されたデータ値を読み出しデータ値RDとして読み出す。ここでは、読み出しデータ値RDが1であるので、全体制御回路21は、閾値電圧制御信号PRTt1をハイレベルにするとともに閾値電圧制御信号ERTt1,PRTt2,ERTt2をローレベルにする。これにより、検知回路22の第1および第2の反転完了閾値電圧は、中間電圧VTHmに設定される。時刻t2~t3の期間では、ロウ制御回路12およびコラム制御回路13は、書込動作の対象となるメモリユニットMUに反転書込動作ここでは、イレース動作を実行する。これにより、書込動作の対象となるメモリユニットMUでは、フローティングゲートFGTから電荷が放出され、フローティングゲートFGBに電荷が注入される。時刻t3~t4の期間リード動作期間において、時刻Rt1になると、全体制御回路21は、検知制御信号SDETをハイレベルにする。このとき、ビット線電圧VBLの瞬時値が中間電圧VTHmよりも高く、ビット線電圧VBLXの瞬時値が中間電圧VTHmよりも低いので、検知回路22は、検知結果信号DETaをローレベルにする。したがって、全体制御回路21は、ロウ制御回路12およびコラム制御回路13に反転書込動作を再開させる。時刻t4~t5の期間では、ロウ制御回路12およびコラム制御回路13は、書込動作の対象となるメモリユニットMUに反転書込動作を再び実行する。これにより、書込動作の対象となるメモリユニットMUでは、フローティングゲートFGTから電荷がさらに放出され、フローティングゲートFGBに電荷がさらに注入される。時刻t5~t6の期間リード動作期間において、時刻Rt2になると、全体制御回路21は、検知制御信号SDETをハイレベルにする。このとき、ビット線電圧VBLの瞬時値が中間電圧VTHmよりも低く、ビット線電圧VBLXの瞬時値が中間電圧VTHmよりも高いので、検知回路22は、検知結果信号DETaをハイレベルにする。したがって、全体制御回路21は、ロウ制御回路12およびコラム制御回路13に通常書込動作ここでは、イレース動作を開始させる。また、ここでは、書き込みデータ値WDが0であるので、全体制御回路21は、閾値電圧制御信号ERTt2をハイレベルにするとともに閾値電圧制御信号PRTt1,ERTt1,PRTt2をローレベルにする。これにより、検知回路22の第1および第2の書込完了閾値電圧は、イレース電圧VTHeおよびプログラム電圧VTHpにそれぞれ設定される。時刻t6~t7の期間では、ロウ制御回路12およびコラム制御回路13は、書込動作の対象となるメモリユニットMUに通常書込動作を実行する。これにより、書込動作の対象となるメモリユニットMUでは、フローティングゲートFGTから電荷がさらに放出され、フローティングゲートFGBに電荷がさらに注入される。時刻t7~t8の期間リード動作期間において、時刻Rt3になると、全体制御回路21は、検知制御信号SDETをハイレベルにする。このとき、ビット線電圧VBLの瞬時値がイレース電圧VTHeよりも高く、ビット線電圧VBLXの瞬時値がプログラム電圧VTHpよりも低いので、検知回路22は、検知結果信号DETbをハイレベルにする。したがって、全体制御回路21は、ロウ制御回路12およびコラム制御回路13に通常書込動作を再開させる。時刻t8~t9の期間では、ロウ制御回路12およびコラム制御回路13は、書込動作の対象となるメモリユニットMUに通常書込動作を再び実行する。これにより、書込動作の対象となるメモリユニットMUでは、フローティングゲートFGTから電荷がさらに放出され、フローティングゲートFGBに電荷がさらに注入される。時刻t9~t10の期間リード動作期間において、時刻Rt4になると、全体制御回路21は、検知制御信号SDETをハイレベルにする。このとき、ビット線電圧VBLの瞬時値がイレース電圧VTHeよりも低く、ビット線電圧VBLXがプログラム電圧VTHpよりも高いので、検知回路22は、検知結果信号DETbをローレベルにする。したがって、全体制御回路21は、ロウ制御回路12およびコラム制御回路13に通常書込動作を終了させる。図34は、書込動作の対象となるメモリユニットMUに格納されたデータ値が1であり、書き込みデータ値WDが1である場合の例を示す。この場合、時刻t1~t5の期間における動作は、図33の場合と同様である。一方、時刻t5~t10の期間における動作は、次のようになる。時刻t5~t6の期間では、全体制御回路21は、書き込みデータ値WDが1であるので、閾値電圧制御信号PRTt2をハイレベルにするとともに閾値電圧制御信号PRTt1,ERTt1,ERTt2をローレベルにする。これにより、検知回路22の第1および第2の書込完了閾値電圧は、プログラム電圧VTHpおよびイレース電圧VTHeにそれぞれ設定される。また、ロウ制御回路12およびコラム制御回路13に通常書込動作ここでは、プログラム動作を開始させる。時刻t6~t7の期間では、ロウ制御回路12およびコラム制御回路13は、書込動作の対象となるメモリユニットMUに通常書込動作を実行する。これにより、書込動作の対象となるメモリユニットMUでは、フローティングゲートFGTに電荷が注入され、フローティングゲートFGBから電荷が放出される。時刻t7~t8の期間リード動作期間において、時刻Rt3になると、全体制御回路21は、検知制御信号SDETをハイレベルにする。このとき、ビット線電圧VBLの瞬時値がプログラム電圧VTHpよりも低く、ビット線電圧VBLXの瞬時値がイレース電圧VTHeよりも高いので、検知回路22は、検知結果信号DETbをハイレベルにする。したがって、全体制御回路21は、ロウ制御回路12およびコラム制御回路13に通常書込動作を再開させる。時刻t8~t9の期間では、ロウ制御回路12およびコラム制御回路13は、書込動作の対象となるメモリユニットMUに通常書込動作を実行する。これにより、書込動作の対象となるメモリユニットMUでは、フローティングゲートFGTに電荷がさらに注入される、フローティングゲートFGBから電荷がさらに放出される。時刻t9~t10の期間リード動作期間において、時刻Rt4になると、全体制御回路21は、検知制御信号SDETをハイレベルにする。このとき、ビット線電圧VBLの瞬時値がプログラム電圧VTHpよりも高く、ビット線電圧VBLXがイレース電圧VTHeよりも低いので、検知回路22は、検知結果信号DETbをローレベルにする。したがって、全体制御回路21は、ロウ制御回路12およびコラム制御回路13に通常書込動作を終了させる。以上のように、反転書込動作とリード動作の繰り返しによって書込動作の対象となるメモリユニットMUのフローティングゲートFGT,FGBの電荷量を中間量を近づけることができる。その後、通常書込動作とリード動作の繰り返しによって書込動作の対象となるメモリユニットMUのフローティングゲートFGT,FGBの電荷量を中間量から書き込みデータ値WDに応じた電荷量に近づけることができる。したがって、書込動作の対象となるメモリユニットMUにおける過消去および過書込を回避できる。また、反転書込動作および通常書込動作のいずれの場合においても、メモリユニットMUのフローティングゲートFGT,FGBのうち一方のフローティングゲートから電荷を放出させる動作と他方のフローティングゲートに電荷を注入する動作とが同時に実行される。したがって、書込動作の対象となるメモリユニットMUのフローティングゲートFGT,FGBの両方に電荷を注入した後に書き込みデータ値WDに応じてフローティングゲートFGT,FGBのいずれか一方のフローティングゲートから電荷を放出させる場合よりも、書込時間を短縮できる。また、ビット線電圧VBL,VBLXと第1および第2の反転完了閾値電圧との比較結果に基づいて反転書込動作の実行期間を管理することにより、書込動作の対象となるメモリユニットMUのフローティングゲートFGT,FGBの電荷量を中間量に正確に近づけることができる。さらに、ビット線電圧VBL1,VBLXと第1および第2の書込完了閾値電圧との比較結果に基づいて通常書込動作の実行期間を管理することにより、書込動作の対象となるメモリユニットMUのフローティングゲートFGT,FGBの電荷量を書き込みデータ値WDに応じた電荷量に正確に近づけることができる。なお、図27に示した不揮発性半導体記憶装置2において、メモリアレイ100は、図23のようにm×n本のロウ制御線EGWL1-1~EGWLm-nを含んでいても良い。この場合、メモリ制御回路20は、ロウ制御回路12およびコラム制御回路13に代えて、ロウ制御回路12aおよびコラム制御回路13aを含んでいても良い。また、図27に示した不揮発性半導体記憶装置2は、p個のメモリアレイ1001~100pを備えていても良い。この場合、メモリ制御回路20は、全体制御回路21と、p個のメモリアレイ1001~100pにそれぞれ対応するp個の検知回路22~22と、図26に示したロウ制御回路12b,コラム制御回路131~13p,読み出し回路141~14p,EGWL発生器151~15p,およびコラム選択回路16とを備えていても良い。また、全体制御回路21は、図26に示した全体制御回路11bの動作と同様の動作を実行しても良い。電荷量調整動作フローティングゲートFGT,FGBに電荷が注入される速度電荷注入速度とフローティングゲートFGT,FGBから電荷が放出される速度電荷放出速度とが互いに異なる場合、実施形態1,2による不揮発性半導体記憶装置において、反転書込動作期間と通常書込動作期間との間の期間において、電荷注入速度と電荷放出速度との速度差に応じてフローティングゲートFGT,FGBの電荷量を調整する動作電荷量調整動作が実行されても良い。この場合、全体制御回路11または、全体制御回路21は、書込動作の対象となるメモリユニットMUに電荷量調整動作を実行するように、ロウ制御回路12およびコラム制御回路13を制御しても良い。例えば、全体制御回路11または、全体制御回路21は、電荷量調整制御信号をコラム制御回路13に供給しても良い。電荷放出速度が電荷注入速度より速い場合、電荷量調整動作として同時プログラム動作が実行されても良い。同時プログラム動作とは、書込動作の対象となるメモリユニットMUのフローティングゲートFGT,FGBの両方に電荷を注入する動作のことである。この場合、ロウ制御回路12は、全体制御回路11または、全体制御回路21による制御に応答して、書込動作の対象となるメモリユニットMUに対応するロウ制御線CGWLPA,CGWLPB,CGWL,RGWL,EGWLに制御電圧VM,VDDH,VDDH,VSS,VPPをそれぞれ印加し、コラム制御回路13は、全体制御回路11または、全体制御回路21による制御に応答して、書込動作の対象となるメモリユニットMUに対応するコラム制御線CGDT,CGDTP,CGDBP,CGDBに制御電圧VDDH,VPP,VPP,VDDHをそれぞれ印加しても良い。一方、電荷放出速度が電荷注入速度よりも遅い場合、電荷量調整動作として同時イレース動作が実行されても良い。同時イレース動作とは、書込動作の対象となるメモリユニットMUのフローティングゲートFGT,FGBの両方から電荷を放出する動作のことである。この場合、ロウ制御回路12は、全体制御回路11または、全体制御回路21による制御に応答して、書込動作の対象となるメモリユニットMUに対応するロウ制御線CGWLPA,CGWLPB,CGWL,RGWL,EGWLに制御電圧VM,VDDH,VDDH,VSS,VPPをそれぞれ印加し、コラム制御回路13は、全体制御回路11または、全体制御回路21による制御に応答して、書込動作の対象となるメモリユニットMUに対応するコラム制御線CGDT,CGDTP,CGDBP,CGDBに制御電圧VSS,VSS,VSS,VSSをそれぞれ印加しても良い。実施形態1の書込動作の変形例1次に、図35を参照して、実施形態1による不揮発性半導体記憶装置の書込動作の変形例電荷量調整動作について説明する。ここでは、書込動作の対象として同時に選択されるn個のメモリユニットMU~MUの中のいずれか1個のメモリユニットMUに着目して説明する。《ST101~ST103》ロウ制御回路12およびコラム制御回路13は、書込動作の対象となるメモリユニットMUにリード動作を実行し、読み出し回路14は、書込動作の対象となるメモリユニットMUに格納されたデータ値を読み出しデータ値RDとして読み出すST101。次に、ロウ制御回路12およびコラム制御回路13は、読み出しデータ値RDに応じて書込動作の対象となるメモリユニットMUに反転書込動作を実行するST102。次に、全体制御回路11は、反転書込動作が開始されてから反転書込時間が経過したか否かを判定するST103。反転書込時間が経過している場合には、ステップST111へ進み、そうでない場合には、ステップST102へ進む。《ST111》次に、ロウ制御回路12およびコラム制御回路13は、全体制御回路11による制御に応答して、書込動作の対象となるメモリユニットMUに電荷量調整動作を実行する。例えば、電荷放出速度が電荷注入速度よりも速い場合には、電荷量調整動作として同時プログラム動作が実行され、電荷放出速度が電荷注入速度よりも遅い場合には、電荷量調整動作として同時イレース動作が実行される。また、全体制御回路11は、書込動作の対象となるメモリユニットMUに対する電荷量調整動作の開始からの経過時間を計測する。《ST112》次に、全体制御回路11は、書込動作の対象となるメモリユニットMUに対する電荷量調整動動作が開始されてから電荷量調整時間予め設定された時間が経過したか否かを判断する。電荷量調整時間が経過している場合には、ステップST104へ進み、そうでない場合には、ステップST111へ進む。《ST104,ST105》次に、ロウ制御回路12およびコラム制御回路13は、全体制御回路11による制御に応答して、書込動作の対象となるメモリユニットMUに通常書込動作を実行しST104、全体制御回路11は、通常書込動作が開始されてから通常書込時間が経過したか否かを判定するST105。ここでは、通常書込時間は、通常書込動作によってメモリユニットMUのフローティングゲートFGT,FGBが第2の中間状態から最終状態プログラム状態、またはイレース状態に変化するまでに要する時間であっても良い。動作タイミング次に、図36を参照して、実施形態1による不揮発性半導体記憶装置の書込動作の変形例電荷量調整動作の動作タイミングについて説明する。図中、黒丸は、ビット線電圧VBLの瞬時値を示し、白丸は、ビット線電圧VBLXの瞬時値を示す。図36は、電荷放出速度が電荷注入速度よりも速く、書込動作の対象となるメモリユニットMUに格納されたデータ値が1であり、書き込みデータ値WDが0である場合の例を示す。図20の場合と同様に、時刻t1~t2の期間では、書込動作の対象となるメモリユニットMUに格納されたデータ値が読み出しデータ値RDとして読み出され、時刻t2~t3の期間では、ロウ制御回路12およびコラム制御回路13は、書込動作の対象となるメモリユニットMUに反転書込動作ここでは、イレース動作を実行する。これにより、書込動作の対象となるメモリユニットMUでは、フローティングゲートFGTから電荷が放出され、フローティングゲートFGBに電荷が注入される。ここでは、反転書込時間P1は、反転書込動作によってメモリユニットMUのフローティングゲートFGT,FGBが初期状態プログラム状態、またはイレース状態から第1の中間状態第1の中間電圧VTHaに対応する電荷量を蓄積している状態に変化するまでに要する時間であっても良い。例えば、第1の中間電圧VTHaは、プログラム状態であるフローティングゲートFGTまたは、FGBから電荷を放出する動作とイレース状態であるフローティングゲートFGBまたは、FGTに電荷を注入する動作とを同時に開始した場合に、フローティングゲートFGT,FGBの電荷量が互いに等しくなるときのビット線電圧VBLまたは、VBLXの瞬時値に相当する。時刻t3になると、全体制御回路11は、反転書込制御信号SWT1をローレベルにするとともに電荷量調整制御信号SWT3をハイレベルにする。これにより、ロウ制御回路12およびコラム制御回路13は、全体制御回路11からのラッチタイミング信号SLT2に同期して、書込動作の対象となるメモリユニットMUに対する電荷量調整動作ここでは、同時プログラム動作を開始する。これにより、書込動作の対象となるメモリユニットMUでは、フローティングゲートFGT,FGBの両方に電荷が注入される。時刻t3から電荷量調整時間P3が経過するとすなわち、時刻t4になると、全体制御回路11は、電荷量調整制御信号SWT3をローレベルにするとともに通常書込制御信号SWT2をハイレベルにする。これにより、ロウ制御回路12およびコラム制御回路13は、全体制御回路11からのラッチタイミング信号SLT2に同期して、書込動作の対象となるメモリユニットMUに対する通常書込動作ここでは、イレース動作を開始する。ここでは、電荷量調整時間P3は、電荷量調整動作によってメモリユニットMUのフローティングゲートFGT,FGBが第1の中間状態から第2の中間状態第2の中間電圧VTHbに対応する電荷量を蓄積している状態に変化するまでに要する時間であっても良い。例えば、ビット線電圧VBL,VBLXの瞬時値が第2の中間電圧VTHbである場合、フローティングゲートFGTまたは、FGBから電荷を放出する動作とフローティングゲートFGBまたは、FGTに電荷を注入する動作とを同時に実行すると、フローティングゲートFGTまたは、FGBがイレース状態になると同時にフローティングゲートFGBまたは、FGTがプログラム状態になる。次に、図20の場合と同様に、時刻t4~t5の期間では、ロウ制御回路12およびコラム制御回路13は、書込動作の対象となるメモリユニットMUに反転書込動作ここでは、イレース動作を実行する。これにより、書込動作の対象となるメモリユニットMUでは、フローティングゲートFGTから電荷が放出され、フローティングゲートFGBに電荷が注入される。また、図37のように電荷放出速度が電荷注入速度よりも遅い場合、時刻t3~t4では、ロウ制御回路12およびコラム制御回路13は、書込動作の対象となるメモリユニットMUに同時イレース動作を実行する。なお、図37は、書込動作の対象となるメモリユニットMUに格納されたデータ値は1であり、書き込みデータ値WDは0である場合の例を示す。なお、ここでは、反転書込時間P1は、反転書込動作によってメモリユニットMUのフローティングゲートFGT,FGBが初期状態プログラム状態、またはイレース状態から第3の中間状態第3の中間電圧VTHcに対応する電荷量を蓄積している状態に変化するまでに要する時間であっても良い。例えば、第3の中間電圧VTHcは、プログラム状態であるフローティングゲートFGTまたは、FGBから電荷を放出する動作とイレース状態であるフローティングゲートFGBまたは、FGTに電荷を注入する動作とを同時に開始した場合に、フローティングゲートFGT,FGBの電荷量が互いに等しくなるときのビット線電圧VBLまたは。VBLXの瞬時値に相当する。また、電荷量調整時間P3は、電荷量調整動作によってメモリユニットMUのフローティングゲートFGT,FGBが第3の中間状態から第4の中間状態第4の中間電圧VTHdに対応する電荷量を蓄積している状態に変化するまでに要する時間であっても良い。例えば、ビット線電圧VBL,VBLXの瞬時値が第4の中間電圧VTHdである場合、フローティングゲートFGTまたは、FGBから電荷を放出する動作とフローティングゲートFGBまたは、FGTに電荷を注入する動作とを同時に実行すると、フローティングゲートFGTまたは、FGBがイレース状態になると同時にフローティングゲートFGBまたは、FGTがプログラム状態になる。以上のように、反転書込動作期間と通常書込動作期間との間の期間において電荷量調整動作を実行することにより、電荷注入速度と電荷放出速度とが互いに異なる場合であっても、通常書込動作によって書込動作の対象となるメモリユニットMUのフローティングゲートFGT,FGBの電荷量を書き込みデータ値WDに応じた電荷量に近づけることができる。したがって、書込動作の対象となるメモリユニットMUに書き込みデータ値WDを正確に書き込むことができる。なお、図25に示した不揮発性半導体記憶装置や図26に示した不揮発性半導体記憶装置においても、書込動作期間と通常書込時間期間との間に電荷量調整動作期間電荷量調整動作が実行される期間が設けられても良い。実施形態2の書込動作の変形例実施形態2による不揮発性半導体記憶装置において電荷量調整動作を実行する場合、検知回路22は、全体制御回路21による制御に応答して、n個のメモリユニット列n組のビット線BL,BLXの組合せの各々に対して第1および第2の調整完了閾値電圧を設定しても良い。また、検知回路22は、n個のメモリユニット列の各々についてビット線電圧VBL,VBLXの瞬時値が第1および第2の調整完了閾値電圧電荷量調整動作の完了を判定するための閾値電圧に到達したことを検知しても良い。例えば、検知回路22は、ビット線電圧VBL,VBLXの瞬時値と第1および第2の調整完了閾値電圧とを比較し、その比較結果に応じた検知結果信号DETxを出力しても良い。次に、図38および図39を参照して、実施形態2による不揮発性半導体記憶装置の書込動作の変形例電荷量調整動作について説明する。ここでは、書込動作の対象として同時に選択されるn個のメモリユニットMU~MUの中のいずれか1個のメモリユニットMUに着目して説明する。《ST201~ST205》ロウ制御回路12およびコラム制御回路13は、書込動作の対象となるメモリユニットMUにリード動作を実行し、読み出し回路14は、書込動作の対象となるメモリユニットMUに格納されたデータ値を読み出しデータ値RDとして読み出すST201。次に、全体制御回路21は、読み出しデータ値RDに応じて検知回路22の第1および第2の反転完了閾値電圧を設定するST202。次に、全体制御回路21は、ビット線電圧VBL,VBLXの瞬時値が第1および第2の反転完了閾値電圧にそれぞれ到達していると判定するまで、ロウ制御回路12およびコラム制御回路13に反転書込動作およびリード動作を繰り返し実行させるST203,ST204,ST205。ビット線電圧VBL,VBLXの瞬時値が第1および第2の反転完了閾値電圧にそれぞれ到達していると判定された場合には、ステップST211へ進む。《ST211》次に、全体制御回路21は、検知回路22の第1および第2の調整完了閾値電圧を設定する。《ST212》次に、ロウ制御回路12およびコラム制御回路13は、全体制御回路21による制御に応答して、書込動作の対象となるメモリユニットMUに電荷量調整動作を実行する。例えば、電荷放出速度が電荷注入速度よりも速い場合には、電荷量調整動作として同時プログラム動作が実行され、電荷放出速度が電荷注入速度よりも遅い場合には、電荷量調整動作として同時イレース動作が実行される。《ST213》次に、ロウ制御回路12およびコラム制御回路13は、全体制御回路21による制御に応答して、書込動作の対象となるメモリユニットMUにリード動作を実行する。これにより、ビット線電圧VBL,VBLXは、フローティングゲートFGT,FGBに蓄積された電荷に応じてそれぞれ変動する。《ST214》次に、検知回路22は、全体制御回路21による制御に応答して、ビット線電圧VBL,VBLXの瞬時値と第1および第2の調整完了閾値電圧とをそれぞれ比較し、それらの比較結果に応じた検知結果信号DETxを出力する。全体制御回路21は、検知結果信号DETxに基づいて、ビット線電圧VBL,VBLXの瞬時値が第1および第2の調整完了閾値電圧にそれぞれ到達したか否かを判定する。ビット線電圧VBL,VBLXの瞬時値が第1および第2の調整完了閾値電圧にそれぞれ到達している場合には、ステップST206へ進み、そうでない場合には、ステップST212へ進む。《ST206~ST209》次に、全体制御回路21は、書き込みデータ値WDに応じて検知回路22の第1および第2の書込完了閾値電圧を設定するST206。次に、全体制御回路21は、ビット線電圧VBL,VBLXの瞬時値が第1および第2の書込完了閾値電圧に到達していると判定するまで、ロウ制御回路12およびコラム制御回路13に通常書込動作およびリード動作を繰り返し実行させるST207,ST208,ST209。ビット線電圧VBL,VBLXの瞬時値が第1および第2の書込完了閾値電圧に到達していると判定された場合には、通常書込動作を終了する。検知器の変形例1電荷量調整動作として同時プログラム動作が実行される場合、検知回路22は、図29に示した検知器201に代えて、図40に示した検知器201aを含んでいても良い。検知器201aは、図29に示した検知器201の構成に加えて、比較部213,213Xと、判定部212aとを含む。比較部213,213Xは、それぞれ、全体制御回路21からの閾値電圧制御信号PRTtxに応答して、ビット線電圧VBL,VBLXとの比較対象となる第1および第2の調整完了閾値電圧を設定する。また、比較部213,213Xは、それぞれ、全体制御回路21からの検知制御信号SDET図示を省略に応答して、ビット線電圧VBL,VBLXと第1および第2の調整完了閾値電圧とを比較する。判定部212aは、全体制御回路21からの検知制御信号SDETに応答して、比較部213,213Xの比較結果比較結果信号SC,SDに応じた検知結果検知結果信号DETxを出力する。比較部213,213Xは、それぞれ、NAND回路241,241Xを含み、判定部212aは、NOR回路232と、インバータ233とを含んでいても良い。これらの回路は、検知制御信号SDETがハイレベルである場合には駆動状態となり、検知結果信号SDETがローレベルである場合には停止状態となる。ここでは、インバータ211,211Xの閾値電圧は、第1の中間電圧VTHaに設定され、NAND回路223,223Xの閾値電圧は、第1の中間電圧VTHaに設定される。NAND回路241,241Xの閾値電圧は、第2の中間電圧VTHbに設定される。《第1および第2の調整完了閾値電圧の設定》検知回路22検知器201の第1および第2の調整完了閾値電圧を設定する場合、全体制御回路21は、閾値電圧制御信号PRTtxをハイレベルにするとともに閾値電圧制御信号PRTt1,ERTt2,PRTt2,ERTt2をローレベルにする。これにより、検知回路22検知器201の第1および第2の調整完了閾値電圧は、それぞれ、NAND回路241,241Xの閾値電圧第2の中間電圧VTHbに設定されたことになる。この場合、ビット線電圧VBL,VBLXの瞬時値の両方が第2の中間電圧VTHbよりも高くなると、比較結果信号SC,SDの両方がローレベルになる。その結果、検知結果信号DETxがローレベルになる。したがって、全体制御回路21は、検知結果信号DETxに基づいて、ビット線電圧VBL,VBLXの瞬時値の両方が第1および第2の調整完了閾値電圧ここでは、第2の中間電圧VTHbにそれぞれ到達したか否かを判定できる。動作タイミング次に、図41を参照して、実施形態2による不揮発性半導体記憶装置の書込動作の変形例電荷量調整動作の動作タイミングについて説明する。図中、黒丸は、ビット線電圧VBLの瞬時値を示し、白丸は、ビット線電圧VBLXの瞬時値を示す。図41は、電荷放出速度が電荷注入速度よりも速く、書込動作の対象となるメモリユニットMUに格納されたデータ値が1であり、書き込みデータ値WDが0である場合の例を示す。ここでは、全体制御回路21および検知回路22の動作に着目して説明する。時刻t1になると、読み出しデータ値RDが読み出される。全体制御回路21は、読み出しデータ値RDが1であるので、閾値電圧制御信号PRTt1をハイレベルにするとともに閾値電圧制御信号ERTt1,PRTt2,ERTt2,PRTtxをローレベルにする。したがって、検知回路22の第1および第2の反転完了閾値電圧は、第1の中間電圧VTHaに設定される。また、全体制御回路21は、反転書込動作が開始されるように、ロウ制御回路12およびコラム制御回路13を制御する。時刻t2では、ビット線電圧VBLの瞬時値が第1の中間電圧VTHaよりも高く、ビット線電圧VBLXの瞬時値が第1の中間電圧VTHaよりも低いので、検知回路22は、検知結果信号DETaをローレベルにする。したがって、全体制御回路21は、書込動作の対象となるメモリユニットMUに対する反転書込動作が再開されるように、ロウ制御回路12およびコラム制御回路13を制御する。時刻t3になると、ビット線電圧VBL,VBLXの瞬時値が第1の中間電圧VTHaに到達するので、検知回路22は、検知結果信号DETaをハイレベルにする。これにより、全体制御回路21は、閾値電圧制御信号PRTtxをハイレベルにするとともに閾値電圧制御信号PRTt1,ERTt1,PRTt2,ERTt2をローレベルにする。したがって、検知回路22の第1および第2の調整完了閾値電圧は、第2の中間電圧VTHbに設定される。また、全体制御回路21は、書込動作の対象となるメモリユニットMUに対する電荷量調整動作ここでは、同時プログラム動作が開始されるように、ロウ制御回路12およびコラム制御回路13を制御する。時刻t4,t5,t6では、ビット線電圧VBL,VBLXの瞬時値は第2の中間電圧VTHbよりも低いので、検知回路22は、検知結果信号DETxをハイレベルにする。したがって、全体制御回路21は、書込動作の対象となるメモリユニットMUに対する電荷量調整動作およびリード動作が繰り返し実行されるように、ロウ制御回路12およびコラム制御回路13を制御する。時刻t7になると、ビット線電圧VBL,VBLXの瞬時値が第2の中間電圧VTHbに到達するので、検知回路22は、検知結果信号DETxをローレベルにする。ここで、書き込みデータ値WDが0であるので、全体制御回路21は、閾値電圧制御信号ERTt2をハイレベルにするとともに閾値電圧制御信号PRTt1,ERTt1,PRTt2,PRTtxをローレベルにする。したがって、検知回路22の第1および第2の書込完了閾値電圧は、それぞれ、イレース電圧VTHeおよびプログラム電圧VTHpに設定される。また、全体制御回路21は、書込動作の対象となるメモリユニットMUに対する通常書込動作が開始されるように、ロウ制御回路12およびコラム制御回路13を制御する。時刻t8では、ビット線電圧VBLの瞬時値がイレース電圧VTHeよりも高く、ビット線電圧VBLXの瞬時値がプログラム電圧VTHpよりも低いので、検知回路22は、検知結果信号DETbをハイレベルにする。したがって、全体制御回路21は、書込動作の対象となるメモリユニットMUに対する通常書込動作が再開されるように、ロウ制御回路12およびコラム制御回路13を制御する。時刻t9になると、ビット線電圧VBL,VBLXがイレース電圧VTHeおよびプログラム電圧VTHpにそれぞれ到達するので、検知回路22は、検知結果信号DETbをローレベルにする。これにより、全体制御回路21は、書込動作の対象となるメモリユニットMUに対する通常書込動作が終了するように、ロウ制御回路12およびコラム制御回路13を制御する。検知器の変形例2また、電荷量調整動作として同時イレース動作が実行される場合、検知回路22は、図29に示した検知器201に代えて、図42に示した検知器201bを含んでいても良い。検知器201bは、図29に示した検知器201の構成に加えて、比較部214,214Xと、判定部212aとを含む。比較部214,214Xは、それぞれ、全体制御回路21からの閾値電圧制御信号ERTtxに応答して、ビット線電圧VBL,VBLXとの比較対象となる第1および第2の調整完了閾値電圧を設定する。また、比較部214,214Xは、それぞれ、全体制御回路21からの検知制御信号SDET図示を省略に応答して、ビット線電圧VBL,VBLXと第1および第2の調整完了閾値電圧とを比較する。判定部212aは、全体制御回路21からの検知制御信号SDETに応答して、比較部214,214Xの比較結果比較結果信号SC,SDに応じた検知結果検知結果信号DETxを出力する。比較部214,214Xは、それぞれ、インバータ242,242Xと、NAND回路243,243Xとを含んでいても良い。これらの回路は、検知制御信号SDETがハイレベルである場合には駆動状態となり、検知制御信号SDETがローレベルである場合には停止状態となる。ここでは、インバータ211,211Xの閾値電圧は、第3の中間電圧VTHcに設定され、NAND回路223,223Xの閾値電圧は、第3の中間電圧VTHcに設定される。インバータ242,242Xの閾値電圧は、第4の中間電圧VTHdに設定される。《第1および第2の調整完了閾値電圧の設定》検知回路22検知器201の第1および第2の調整完了閾値電圧を設定する場合、全体制御回路21は、閾値電圧制御信号ERTtxをハイレベルにするとともに閾値電圧制御信号PRTt1,ERTt2,PRTt2,ERTt2をローレベルにする。これにより、検知回路22検知器201の第1および第2の調整完了閾値電圧は、それぞれ、インバータ242,242Xの閾値電圧第4の中間電圧VTHdに設定されたことになる。この場合、ビット線電圧VBL,VBLXの瞬時値の両方が第4の中間電圧VTHdよりも低くなると、比較結果信号SC,SDの両方がローレベルになる。その結果、検知結果信号DETxがローレベルになる。したがって、全体制御回路21は、検知結果信号DETxに基づいて、ビット線電圧VBL,VBLXの瞬時値の両方が第1および第2の調整完了閾値電圧ここでは、第4の中間電圧VTHdにそれぞれ到達したか否かを判定できる。動作タイミング次に、図43を参照して、実施形態2による不揮発性半導体記憶装置の書込動作の変形例電荷量調整動作の動作タイミングについて説明する。図中、黒丸は、ビット線電圧VBLの瞬時値を示し、白丸は、ビット線電圧VBLXの瞬時値を示す。図43は、電荷放出速度が電荷注入速度よりも遅く、書込動作の対象となるメモリユニットMUに格納されたデータ値が1であり、書き込みデータ値WDが0である場合の例を示す。時刻t1~t9の期間における動作は、図41の場合と同様である。ただし、時刻t1になると、全体制御回路21は、閾値電圧制御信号PRTt1をハイレベルにするとともに閾値電圧制御信号ERTt1,PRTt2,ERTt2をローレベルにすることによって、検知回路22の第1および第2の反転完了閾値電圧を第3の中間電圧VTHcに設定する。また、時刻t3になると、全体制御回路21は、閾値電圧制御信号ERTtxをハイレベルにするとともに閾値電圧制御信号PRTt1,ERTt1,PRTt2,ERTt2をローレベルにすることによって、検知回路22の第1および第2の調整完了閾値電圧を第4の中間電圧VTHdに設定する。さらに、時刻t3~t7の期間では、ビット線電圧VBL,VBLXの瞬時値は第4の中間電圧VTHdよりも高いので、時刻t4,t5,t6になると、検知回路22は、検知結果信号DETxをハイレベルにする。したがって、全体制御回路21は、電荷量調整動作ここでは、同時イレース動作およびリード動作が繰り返し実行されるように、ロウ制御回路12およびコラム制御回路13を制御する。以上のように、反転書込動作期間反転書込動作とリード動作とが繰り返し実行される期間と通常書込動作期間通常書込動作とリード動作とが繰り返し実行される期間との間に電荷量調整期間電荷量調整動作とリード動作とが繰り返し実行される期間を設けることにより、電荷注入速度と電荷放出速度とが互いに異なる場合であっても、通常書込動作によって書込動作の対象となるメモリユニットMUのフローティングゲートFGT,FGBの電荷量を書き込みデータ値WDに応じた電荷量に近づけることができる。したがって、書込動作の対象となるメモリユニットMUに書き込みデータ値WDを正確に書き込むことができる。実施形態3図44は、実施形態3による不揮発性半導体記憶装置3の構成例を示す。不揮発性半導体記憶装置3は、メモリアレイ100と、メモリ制御回路30とを備える。メモリ制御回路30は、全体制御回路31と、ロウ制御回路32と、コラム制御回路33と、書き換え判定回路34と、読み出し回路14とを含む。ここで、図45を参照して、不揮発性半導体記憶装置3の構成例について詳しく説明する。ここでは、全体制御回路31の図示を省略している。全体制御回路全体制御回路31は、ロウ制御回路32,コラム制御回路33,書き換え判定回路34,および読み出し回路14を制御する。例えば、全体制御回路31は、ラッチタイミング信号SLT3,読み出しデータ値RD1~RDn,および書き込みデータ値WD1~WDnを書き換え判定回路34に供給しても良い。また、全体制御回路31は、スタンバイ制御信号STB,リード制御信号READ,反転リード制御信号/READ,ラッチタイミング信号SLT2,書き込みデータ値WD1~WDn,および書き込み反転データ値XWD1~XWDnをコラム制御回路33に供給しても良い。さらに、全体制御回路31は、ラッチタイミング信号SLT1を読み出し回路14に供給しても良い。書き換え判定回路書き換え判定回路34は、全体制御回路31による制御に応答して、書き込みデータ値WD1~WDnが読み出しデータ値RD1~RDnとは異なるか否かを判定する。ここでは、書き換え判定回路34は、書き込みデータ値WD1~WDnが読み出しデータ値RD1~RDnとは異なる場合には、書き換え許可信号NENGOをハイレベルにし、書き込みデータ値WD1~WDnが読み出しデータ値RD1~RDnと同一である場合には、書き換え許可信号NENGOをローレベルにする。ロウ制御回路ロウ制御回路32は、書き換え判定回路34による判定結果書き換え許可信号NENGOおよび全体制御回路31による制御に応答して、m組のロウ制御線群CGWLPA,CGWLPB,CGWL,RGWL,EGWLに制御電圧を印加する。ロウ制御回路32は、全体制御回路31による制御に応答して、書込動作の対象となるメモリユニットMUにスタンバイ動作,リード動作を実行する。また、ロウ制御回路32は、書き換え許可信号NENGOがハイレベルである場合には、書込動作の対象となるメモリユニットMUに対して通常書込動作プログラム動作,イレース動作を実行し、書き換え許可信号NENGOがローレベルである場合には、書込動作の対象となるメモリユニットMUに対して通常書込動作を実行しない。コラム制御回路コラム制御回路33は、書き換え判定回路34による判定結果および全体制御回路31による制御に応答して、n組のコラム制御線群CGDT,CGDTP,CGDBP,CGDBに制御電圧を印加する。コラム制御回路33は、スタンバイ制御信号STB,リード制御信号READに応答して、書込動作の対象となるメモリユニットMUにスタンバイ動作,リード動作を実行する。また、コラム制御回路13は、書き換え許可信号NENGOがハイレベルである場合には、書込動作の対象となるメモリユニットMUに対して通常書込動作を実行し、書き換え許可信号NENGOがローレベルである場合には、書込動作の対象となるメモリユニットMUに対して通常書込動作を実行しない。制御電圧の印加条件図46は、動作対象となるメモリユニットMUに対応するロウ制御線CGWLPA,CGWLPB,CGWL,RGWL,EGWLおよびコラム制御線CGDT,CGDTP,CGDBP,CGDBへの制御電圧の印加条件を示し、図47は、動作対象ではないメモリユニットMUに対応するロウ制御線CGWLPA,CGWLPB,CGWL,RGWL,EGWLおよびコラム制御線CGDT,CGDTP,CGDBP,CGDBに対する制御電圧の印加条件を示す。また、図44に示した不揮発性半導体記憶装置3では、ロウ制御回路32およびコラム制御回路33は、全体制御回路31による制御に応答して、m個のメモリユニット行のうちいずれか1個のメモリユニット行に属するn個のメモリユニットMU~MUを書込動作の対象として同時に選択する。すなわち、ロウ制御回路32は、図46に示した印加条件に基づいて書込動作の対象となるn個のメモリユニットMU~MUに共通に接続された1組のロウ制御線群CGWLPA,CGWLPB,CGWL,RGWL,EGWLに制御電圧を印加するとともに、図47に示した印加条件に基づいて他のm-1組のロウ制御線群CGWLPA,CGWLPB,CGWL,RGWL,EGWLに制御電圧を印加する。また、コラム制御回路33は、図46に示した印加条件に基づいて書込動作の対象となるn個のメモリユニットMU~MUにそれぞれ接続されたn組のコラム制御線群CGDT,CGDTP,CGDBP,CGDBに制御電圧を印加する。例えば、書き換え許可信号NENGOがハイレベルである場合、ロウ制御回路32は、書込動作の対象となるn個のメモリユニットMU~MUに共通に接続された1組のロウ制御線群CGWLPA,CGWLPB,CGWL,RGWL,EGWLに制御電圧VM,VDDH,VDDH,VSS,VPPをそれぞれ印加するとともに、他のm-1組のロウ制御線群CGWLPA,CGWLPB,CGWL,RGWL,EGWLに制御電圧VPP,VDDH,VSS,VSS,VSSを印加する。また、コラム制御回路33は、n個の書き込みデータ値WD1~WDnに応じて書込動作の対象となるn個のメモリユニットMU~MUにそれぞれ接続されたn組のコラム制御線群CGDT,CGDTP,CGDBP,CGDBに制御電圧をそれぞれ印加する。一方、書き換え許可信号NENGOがローレベルである場合、ロウ制御回路32は、書込動作の対象となるn個のメモリユニットMU~MUに共通に接続された1組のロウ制御線群CGWLPA,CGWLPB,CGWL,RGWL,EGWLに制御電圧VPP,VDDH,VSS,VSS,VSSをそれぞれ印加するとともに、他のm-1組のロウ制御線群CGWLPA,CGWLPB,CGWL,RGWL,EGWLに制御電圧VPP,VDDH,VSS,VSS,VSSをそれぞれ印加し、コラム制御回路33は、書込動作の対象となるn個のメモリユニットMU~MUにそれぞれ接続されたn組のコラム制御線群CGDT,CGDTP,CGDBP,CGDBに制御電圧VSS,VSS,VSS,VSSをそれぞれ印加する。これにより、書込動作の対象となるn個のメモリユニットMU~MUでは、フローティングゲートFGT,FGBの電荷量は変化しない。すなわち、書込動作の対象となるメモリユニットMU~MUに格納されたデータ値は変化しない。書き換え判定回路の構成例図48のように、書き換え判定回路34は、n個のメモリユニット列にそれぞれ対応するn個の書き換え判定部3011~301nと、OR回路302とを含んでいても良い。書き換え判定部3011~301nは、それぞれ、全体制御回路31からのラッチタイミング信号SLT3に同期して読み出しデータ値RD1~RDnを取り込んで保持するラッチLT3と、書き込みデータ値WD1~WDnとラッチLT3の出力信号との排他的論理和を比較結果信号NEN1~NENnとして出力するXOR回路XOR3とを含む。OR回路302は、比較結果信号NEN1~NENnの論理和を書き換え許可信号NENGOとして出力する。書き込みデータ値WD1~WDnが読み出しデータ値RD1~RDnとは異なる場合、比較結果信号NEN1~NENnのうち少なくとも1つがハイレベルになる。その結果、書き換え許可信号NENGOがハイレベルになる。一方、書き込みデータ値WD1~WDnが読み出しデータ値RD1~RDnとが同一である場合、比較結果信号NEN1~NENnの全部がローレベルになる。その結果、書き換え許可信号NENGOがローレベルになる。コラム制御回路の構成例コラム制御回路33は、n組のコラム制御線群CGDT,CGDTP,CGDBP,CGDBにそれぞれ対応するn個のコラム制御部を含んでいても良い。n個のコラム制御部の各々は、図4および図15に示した第1のコラム制御信号発生器103Aに代えて、図49に示した第1のコラム制御信号発生器303Aを含んでいても良い。その他の構成は、図4に示したコラム制御部103の構成と同様であっても良い。第1のコラム制御信号発生器303Aは、図15に示したプログラムデコーダA101およびイレースデコーダA108に代えて、プログラムデコーダA301およびイレースデコーダA308を含んでいても良い。その他の構成は、図15に示した第1のコラム制御信号発生器103Aの構成と同様であっても良い。プログラムデコーダA301は、スタンバイ制御信号STBがハイレベルである場合,リード制御信号READがハイレベルである場合,および書き換え許可信号NENGOがローレベルである場合には、出力信号をハイレベルにする。また、プログラムデコーダA101は、書き換え制御信号NENGOがハイレベルである場合、書き込み反転データ値XWDが1である場合には、出力信号をハイレベルにし、書き込み反転データ値XWDが0である場合には、出力信号をローレベルにする。イレースデコーダA308は、スタンバイ制御信号STBがハイレベルである場合、リード制御信号READがハイレベルである場合,および書き換え許可信号NENGOがローレベルである場合には、出力信号をハイレベルにする。また、イレースデコーダA108は、書き換え制御信号NENGOがハイレベルである場合、書き込みデータ値WDが1である場合には、出力信号をハイレベルにし、書き込みデータ値WDが0である場合には、出力信号をローレベルにする。不揮発性半導体記憶装置の書込動作次に、図50を参照して、図44に示した不揮発性半導体記憶装置3の書込動作について説明する。ここでは、書込動作の対象として同時に選択されるn個のメモリユニットMU~MUの中のいずれか1個のメモリユニットMUに着目して説明する。《ST301》ロウ制御回路32およびコラム制御回路33は、全体制御回路31による制御に応答して、書込動作の対象となるメモリユニットMUにリード動作を実行する。読み出し回路14は、全体制御回路31による制御に応答して、書込動作の対象となるメモリユニットMUに格納されたデータ値を読み出しデータ値RDとして読み出す。《ST302》次に、書き換え判定回路34は、全体制御回路31による制御に応答して、書き込みデータ値WD1~WDnが読み出しデータ値RD1~RDnとは異なるか否かを判定する。書き込みデータ値WD1~WDnが読み出しデータ値RD1~RDnとは異なる場合書き換え許可信号NENGOがハイレベルである場合には、ステップST303へ進む。一方、書き込みデータ値WD1~WDnが読み出しデータ値RD1~RDnと同一である場合書き換え許可信号NENGOがローレベルである場合には、ロウ制御回路32およびコラム制御回路33は、書込動作の対象となるメモリユニットMUに通常書込動作を実行しない。《ST303》次に、ロウ制御回路32およびコラム制御回路33は、全体制御回路31による制御に応答して、書込動作の対象となるメモリユニットMUに通常書込動作を実行する。例えば、ロウ制御回路32およびコラム制御回路33は、書き込みデータ値WDが1である場合には、書込動作の対象となるメモリユニットMUにプログラム動作を実行し、書き込みデータ値WDが0である場合には、書込動作の対象となるメモリユニットMUにイレース動作を実行する。動作タイミング次に、図51を参照して、図46に示した不揮発性半導体記憶装置3の書込動作の動作タイミングについて説明する。図51は、書込動作の対象となるメモリユニットMUに格納されたデータ値が1であり、書き込みデータ値WDが0である場合の例を示す。時刻t0~t1の期間では、全体制御回路31は、スタンバイ制御信号STBをハイレベルにする。これにより、ロウ制御回路32およびコラム制御回路33は、書込動作の対象となるメモリユニットMUにスタンバイ動作を実行する。時刻t1になると、全体制御回路31は、スタンバイ制御信号STBをローレベルにするとともにリード制御信号READをハイレベルにする。これにより、ロウ制御回路32およびコラム制御回路33は、書込動作の対象となるメモリユニットMUに対するリード動作を開始する。また。読み出し回路14は、全体制御回路31からのラッチタイミング信号SLT1に同期して、書込動作の対象となるメモリユニットMUに格納されたデータ値を読み出しデータ値RDとして読み出す。時刻t2になると、全体制御回路31は、リード制御信号READをローレベルにするとともにラッチタイミング信号SLT3をハイレベルにする。これにより、書き換え判定回路34は、書き込みデータ値WDと読み出しデータ値RDとを比較する。ここでは、書き込みデータ値WDが読み出しデータ値RDとは異なるので、書き換え判定回路34は、書き換え許可信号NENGOをハイレベルにする。時刻t3になると、書き換え許可信号NENGOがハイレベルであるので、ロウ制御回路32およびコラム制御回路33は、全体制御回路31からのラッチタイミング信号SLT2に同期して、書込動作の対象となるメモリユニットMUに通常書込動作ここでは、イレース動作を実行する。これにより、書込動作の対象となるメモリユニットMUでは、フローティングゲートFGTから電荷が放出され、フローティングゲートFGBに電荷が注入される。時刻t4になると、全体制御回路31は、スタンバイ制御信号STBをハイレベルにする。これにより、ロウ制御回路32およびコラム制御回路33は、書込動作の対象となるメモリユニットMUにスタンバイ動作を実行する。一方、図52のように、書き込みデータ値WD1~WDnが読み出しデータ値RD1~RDnと同一である場合、時刻t3において、書き換え判定回路34は、書き換え許可信号NENGOをハイレベルにしない。したがって、時刻t3~t4の期間において、ロウ制御回路32およびコラム制御回路33は、書込動作の対象となるメモリユニットMUに通常書込動作を実行しない。以上のように、書込動作の対象となるn個のメモリユニットMU~MUに格納されたデータ値の書き換えが不要である場合には、n個のメモリユニットMU~MUに対して通常書込動作プログラム動作,イレース動作が実行されない。したがって、書込動作の対象となるメモリユニットMUにおける過消去および過書込を回避できる。また、通常書込動作では、メモリユニットMUのフローティングゲートFGT,FGBのうち一方のフローティングゲートから電荷を放出させる動作と他方のフローティングゲートに電荷を注入する動作とが同時に実行される。したがって、書込動作の対象となるメモリユニットMUのフローティングゲートFGT,FGBの両方に電荷を注入した後に書き込みデータ値WDに応じてフローティングゲートFGT,FGBのいずれか一方のフローティングゲートから電荷を放出させる場合よりも、書込時間を短縮できる。実施形態3の変形例1なお、図53のように、メモリアレイ100は、m×n本のロウ制御線EGWL1-1~EGWLm-nを含んでいても良い。図53では、m組のロウ制御線群ここでは、4本のロウ制御線CGWLPA,CGWLPB,CGWL,RGWLの組合せは、それぞれ、m個のメモリユニット行に対応し、m×n本のロウ制御線EGWL1-1~EGWLm-nは、それぞれ、m×n個のメモリユニットMU11~MUmnに対応している。この場合、メモリ制御回路30は、ロウ制御回路32,コラム制御回路33,および書き換え判定回路34に代えて、ロウ制御回路32a,コラム制御回路33a,および書き換え判定回路34aを含んでいても良い。その他の構成は、図45に示した構成と同様であっても良い。なお、図53では、全体制御回路31の図示を省略している。書き換え判定回路書き換え判定回路34aは、n個のメモリユニット列の各々について、そのメモリユニット列に対応する書き込みデータ値WDおよび読み出しデータ値RDが互いに異なるか否かを判定する。すなわち、書き換え判定回路34aは、n個のメモリユニット列にそれぞれ対応するn個の判定結果を出力する。ここでは、書き換え判定回路34aは、n個のメモリユニット列にそれぞれ対応するn本の比較結果信号NEN1~NENnおよびn個の書き込みデータ値WDZ1~WDZnを出力する。書き換え判定回路34aは、書き込みデータ値WDが読み出しデータ値RDとは異なる場合では、比較結果信号NENをハイレベルにするとともに書き込みデータ値WDの反転値を書き込みデータ値WDZとして出力し、書き込みデータ値WDが読み出しデータ値RDと同一である場合には、比較結果信号NENをローレベルにするとともに1を示した書き込みデータ値WDZを出力する。ロウ制御回路,コラム制御回路ロウ制御回路32aは、書き換え判定回路34aによる判定結果比較結果信号NEN1~NENnおよび全体制御回路31による制御に応答して、m組のロウ制御線群CGWLPA,CGWLPB,CGWL,RGWLに制御電圧を印加する。また、ロウ制御回路32aは、書き換え判定回路34aによる判定結果および全体制御回路31による制御に応答して、ロウ制御線EGWL1-1~EGWLm-nに制御電圧を印加する。コラム制御回路33aは、書き換え判定回路34aによる判定結果比較結果信号NEN1~NENnおよび全体制御回路31による制御に応答して、n組のコラム制御線群CGDT,CGDTP,CGDBP,CGDBに制御電圧を印加する。制御電圧の印加条件図54は、図53に示した不揮発性半導体記憶装置において、動作対象となるメモリユニットMUに対応するロウ制御線CGWLPA,CGWLPB,CGWL,RGWL,EGWLおよびコラム制御線CGDT,CGDTP,CGDBP,CGDBに対する制御電圧の印加条件を示し、図55は、動作対象ではないメモリユニットMUに対応するロウ制御線CGWLPA,CGWLPB,CGWL,RGWL,EGWLおよびコラム制御線CGDT,CGDTP,CGDBP,CGDBに対する制御電圧の印加条件を示す。図53に示した不揮発性半導体記憶装置では、ロウ制御回路32aおよびコラム制御回路33aは、書き換え判定回路34aによる判定結果および全体制御回路31による制御に応答して、m個のメモリユニット行のうちいずれか1個のメモリユニット行を選択し、そのメモリユニット行に属するn個のメモリユニットMU~MUの中のうち1個または複数個のメモリユニットを書込動作の対象として選択する。すなわち、ロウ制御回路32aは、図54に示した印加条件に基づいて、書込動作の対象となる1個または複数個のメモリユニットに共通に接続された1組のロウ制御線群CGWLPA,CGWLPB,CGWL,RGWLに制御電圧を印加するとともに、図55に示した印加条件に基づいて、他のm-1組のロウ制御線群CGWLPA,CGWLPB,CGWL,RGWLに制御電圧を印加する。さらに、ロウ制御回路32aは、図54に示した印加条件に基づいて、書込動作の対象となるメモリユニットMUに接続されたロウ制御線EGWLに制御電圧を印加するとともに、図55に示した印加条件に基づいて、書込動作の対象ではないメモリユニットMUに接続されたロウ制御線EGWLに制御電圧を印加する。また、コラム制御回路33aは、図54に示した印加条件に基づいて、書込動作の対象となるメモリユニットMUに接続されたコラム制御線群CGDT,CGDTP,CGDBP,CGDBに制御電圧を印加するとともに、図55に示した印加条件に基づいて、書込動作の対象ではないメモリユニットMUに接続されたコラム制御線群CGDT,CGDTP,CGDBP,CGDBに制御電圧を印加する。書き換え判定回路の構成例図56のように、書き換え判定回路34aは、n個のメモリユニット列にそれぞれ対応するn個の書き換え判定部311~311nを含んでいても良い。書き換え判定部3111~311nは、それぞれ、ラッチタイミング信号SLT3に同期して読み出しデータ値RD1~RDnを取り込んで保持するラッチLT3と、書き込みデータ値WD1~WDnとラッチLT3との排他的論理和を比較結果信号NEN1~NENnとして出力するXOR回路XOR3と、書き込みデータ値WD1~WDnと比較結果信号NEN1~NENnとの否論理積を書き込みデータ値WDZ1~WDZnとして出力するNAND回路NA3とを含む。書き換え判定部311は、書き込みデータ値WDが読み出しデータ値RDとは異なる場合には、書き換え許可信号NENをハイレベルにするとともに、書き換えデータ値WDの反転値を書き込みデータ値WDZとして出力する。一方、書き換え判定部311は、書き込みデータ値WDが読み出しデータ値RDと同一である場合には、書き換え許可信号NENをローレベルにするとともに、書き込みデータ値WDZを1に設定する。コラム制御回路の構成例コラム制御回路33aは、n個のメモリユニット列にそれぞれ対応するn個のコラム制御部を含んでいても良い。n個のコラム制御部の各々は、図4および図15に示した第1のコラム制御信号発生器103Aに代えて、図57に示した第1のコラム制御信号発生器313Aを含んでいても良い。その他の構成は、図4に示したコラム制御部103と同様であっても良い。第1のコラム制御信号発生器313Aは、図15に示したプログラムデコーダA101およびイレースデコーダA108に代えて、プログラムデコーダA331およびイレースデコーダA338を含んでいても良い。その他の構成は、図15に示した第1のコラム制御信号発生器103Aと同様であっても良い。プログラムデコーダA331は、スタンバイ制御信号STBがハイレベルである場合,リード制御信号READがハイレベルである場合,および比較結果信号NENがローレベルである場合には、出力信号をハイレベルにする。また、プログラムデコーダA331は、比較結果信号NENがハイレベルである場合、書き込みデータ値WDZが1である場合には、出力信号をハイレベルにし、書き込みデータ値WDZが0である場合には、出力信号をローレベルにする。イレースデコーダA338は、スタンバイ制御信号STBがハイレベルである場合,リード制御信号READがハイレベルである場合,および比較結果信号NENがローレベルである場合には、出力信号をハイレベルにする。また、イレースデコーダA108は、比較結果信号NENがハイレベルである場合、書き込みデータ値WDZの反転値が1である場合には、出力信号をハイレベルにし、書き込みデータ値WDZの反転値が0である場合には、出力信号をローレベルにする。具体例ここで、第1行目のメモリユニット行に属するn個のメモリユニットMU11~MU1nに1を示した書き込みデータ値WD1~WDnをそれぞれ書き込む場合を例に挙げて説明する。また、メモリユニットMU11に格納されたデータ値が0であり、他のメモリユニットMU12~MU1nに格納されたデータ値が1であるものとする。この場合、書き換え判定回路34aは、比較結果信号NEN1をハイレベルにするとともに、n-1本の比較結果信号NEN2~NENnをローレベルにする。ロウ制御回路32aは、書込動作の対象となるn個のメモリユニットMU11~MU1nに共通に接続された1組のロウ制御線群CGWLPA1,CGWLPB1,CGWL1,RGWL1に制御電圧VM,VDDH,VDDH,VSSをそれぞれ印加するとともに、他のm-1組のロウ制御線群CGWLPA,CGWLPB,CGWL,RGWLに制御電圧VPP,VDDH,VSS,VSSを印加する。さらに、ロウ制御回路32aは、比較結果信号NEN1がハイレベルであるとともにn-1本の比較結果信号NEN2~NENnがローレベルであるので、メモリユニットMU11に接続されたロウ制御線EGWL1-1に制御電圧VPPを印加するとともに、n-1個のメモリユニットMU12~MU1nにそれぞれ接続されたn-1本のロウ制御線EGWL1-2~EGWL1-nに制御電圧VSSを印加する。また、ロウ制御回路32aは、書込動作の対象ではないメモリユニットMU21~MUmnにそれぞれ接続されたロウ制御線EGWL2-1~EGWLm-nに制御電圧VSSを印加する。コラム制御回路33aは、比較結果信号NEN1がハイレベルであるとともに書き込みデータ値WD1が1であるので、メモリユニットMU11に接続されたコラム制御線CGDT1,CGDTP1,CGDBP1,CGDB1に制御電圧VDDH,VPP,VSS,VSSをそれぞれ印加する。さらに、コラム制御回路33aは、n-1本の比較結果信号NEN2~NENnがローレベルであるので、n-1個のメモリユニットMU12~MU1nに接続されたn-1組のコラム制御線群CGDT,CGDTP,CGDBP,CGDBに制御電圧VSS,VSS,VSS,VSSをそれぞれ印加する。このように制御電圧が印加されることにより、メモリユニットMU11に対してプログラム動作が実行され、メモリユニットMU11に格納されたデータ値は0から1に書き換えられる。また、メモリユニットMU12~MU1nでは、TビットセルTBCおよびBビットセルBBCの各々において、コントロールキャパシタCGの他端に制御電圧VSSが印加され、イレースキャパシタEGの他端に制御電圧VSSが印加されることになるので、メモリユニットMU12~MU1nに格納されたデータ値は1のままである。すなわち、書込動作の対象となるメモリユニットMU11~MU1nのうちメモリユニットMU11に対して通常書込動作が実行されるが、n-1個のメモリユニットMU12~1nに対して通常書込動作が実行されない。以上のように、n個のメモリユニット列の各々について書き込みデータ値WDおよび読み出しデータ値RDが互いに異なるか否かを判定することにより、n組のコラム制御線CGDT,CGDTP,CGDBP,CGDBを個別に制御できる。また、m×n個のメモリユニットMU11~MUmnにm×n本のロウ制御線EGWL1-1~EGWLm-nをそれぞれ接続することにより、m×n個のメモリユニットMU11~MUmnの各々に含まれるイレースゲートすなわち、イレースキャパシタEGの他端に印加される制御電圧を個別に制御できる。これにより、1個のメモリユニットMUを単位として書込動作の対象となる1個または複数個のメモリユニットを選択できる。実施形態3の変形例2また、図58のように、不揮発性半導体記憶装置3は、p個のメモリアレイ1001~100pを備えていても良い。メモリアレイ1001~100pは、m組のロウ制御線群ここでは、4本のロウ制御線CGWLPA,CGWLPB,CGWL,RGWLの組合せを共有するとともに、ロウ制御線EGWLを個別に有する。この場合、メモリ制御回路30は、全体制御回路31bと、ロウ制御回路32bと、p個のコラム制御回路331~33pと、p個の読み出し回路141~14pと、p個のEGWL発生器151~15pと、書き換え判定回路34と、コラム選択回路36とを備えていても良い。全体制御回路31bは、ロウ制御回路32b,コラム制御回路331~33p,読み出し回路141~14p,EGWL発生器151~15p,書き換え判定回路34,およびコラム選択回路36を制御する。コラム制御回路331~33pは、それぞれ、メモリアレイ1001~100pに対応する。コラム制御回路331~33pは、図45に示したコラム制御回路33の構成と同様の構成を有する。コラム選択回路36は、全体制御回路31bによる制御に応答して、コラム制御回路331~33pの中から1個または複数個のコラム制御回路を選択する。図58に示した不揮発性半導体記憶装置では、ロウ制御回路32bは、書き換え判定回路34による判定結果書き換え許可信号NENGOおよび全体制御回路31bによる制御に応答して、メモリアレイ1001~100pの各々において、m個のメモリユニット行の中からいずれか1個のメモリユニット行に属するn個のメモリユニットMU~MUを選択する。すなわち、ロウ制御回路32bは、図46に示した印加条件に基づいて1組のロウ制御線群CGWLPA,CGWLPB,CGWL,RGWLに制御電圧を印加するとともに、図47に示した印加条件に基づいて他のm-1組のロウ制御線群CGWLPA,CGWLPB,CGWL,RGWLに制御電圧を印加する。コラム選択回路36によって選択されたコラム制御回路33は、書き換え判定回路34による判定結果書き換え許可信号NENGOおよび全体制御回路31bによる制御に応答して、そのコラム制御回路33に対応するメモリアレイ100に含まれるn個のメモリユニットMU~MUロウ制御回路32bによって選択されたn個のメモリユニットMU~MUを書込動作の対象として同時に選択する。すなわち、コラム選択回路36によって選択されたコラム制御回路33は、図46に示した印加条件に基づいてn組のコラム制御線群CGDT,CGDTP、CGDBP,CGDBに制御電圧を印加する。また、コラム選択回路36によって選択されたコラム制御回路33に対応するEGWL発生器15は、書き換え判定回路34による判定結果および全体制御回路31bによる制御に応答して、図46に示した印加条件に基づいてそのEGWL発生器15に対応するm本のロウ制御線EGWLに制御電圧を印加する。また、コラム選択回路36によって選択されないコラム制御回路33は、そのコラム制御回路33に対応するメモリアレイ100に含まれるn個のメモリユニットMU~MUロウ制御回路32bによって選択されたn個のメモリユニットMU~MUを書込動作の対象として選択しない。すなわち、コラム選択回路36によって選択されないコラム制御回路33は、図55に示した印加条件に基づいてn組のコラム制御線群CGDT,CGDTP、CGDBP,CGDBに制御電圧を印加する。また、コラム選択回路36によって選択されないコラム制御回路33に対応するEGWL発生器15は、書き換え判定回路34による判定結果および全体制御回路31bによる制御に応答して、図55に示した印加条件に基づいてそのEGWL発生器15に対応するm本のロウ制御線EGWLに制御電圧を印加する。以上のように、EGWL発生器151~15pによってメモリアレイ1001~100pに含まれるm本のロウ制御線EGWL1~EGWLmを個別に制御することにより、1個のメモリアレイ100を単位として書込動作の対象となるn個のメモリユニットMU~MUを含む1個または複数個のメモリアレイを選択できる。実施形態4図59は、実施形態4による不揮発性半導体記憶装置4の構成例を示す。不揮発性半導体記憶装置4は、メモリアレイ100Sと、メモリ制御回路40とを備える。メモリ制御回路40は、全体制御回路41と、ロウ制御回路12と、コラム制御回路43と、読み出し回路44とを含む。ここで、図60を参照して、図59に示した不揮発性半導体記憶装置の構成例について詳しく説明する。なお、図60では、全体制御回路41の図示を省略している。メモリアレイメモリアレイ100Sは、m×n個のメモリユニットシングル型メモリユニットSMU11~SMUmnと、n本のビット線BL1~BLnと、m組のロウ制御線群CGWLPA,CGWLPB,CGWL,RGWL,EGWLと、n組のコラム制御線群ここでは、2本のコラム制御線CGDT,CGDTPの組合せとを備える。m×n個のメモリユニットSMU11~SMUmnは、m行n列の行列状に配列されている。n本のビット線BL1~BLnおよびn組のコラム制御線群CGDT,CGDTPは、それぞれ、メモリユニットMU11~MUmnのn個のメモリユニット列に対応する。例えば、第1列目のビット線BL1および第1組目のコラム制御線群CGDT1,CGDTP1は、第1列目のメモリユニット列に属するm個のメモリユニットSMU11~SMU1mに共通に接続される。m組のロウ制御線群CGWLPA,CGWLPB,CGWL,RGWL,EGWLは、それぞれ、メモリユニットSMU11~SMUmnのm個のメモリユニット行に対応する。例えば、第1組目のロウ制御線群CGWLPA1,CGWLPB1,CGWL1,RGWL1,EGWL1は、第1行目のメモリユニット行に属するn個のメモリユニットSMU11~SMU1nに共通に接続される。全体制御回路全体制御回路41は、ロウ制御回路42,コラム制御回路43,および読み出し回路44を制御する。全体制御回路41は、スタンバイ制御信号STB,リード制御信号READ,反転リード制御信号/READ,反転書込制御信号SWT1,通常書込制御信号SWT2,およびラッチタイミング信号SLT2をコラム制御回路43に供給する。また、全体制御回路41は、n個の書き込み反転データ値XWD1~XWDnおよびn個の読み出しデータ値RD1~RDnをコラム制御回路43に供給する。さらに、全体制御回路41は、ラッチタイミング信号SLT1を読み出し回路44に供給する。ロウ制御回路ロウ制御回路42は、全体制御回路41による制御に応答して、m組のロウ制御線群CGWLPA,CGWLPB,CGWL,RGWL,EGWLに制御電圧を印加する。ここでは、ロウ制御回路42は、全体制御回路41による制御に応答して、書込動作の対象となるメモリユニットSMUにスタンバイ動作,リード動作,反転書込動作,および通常書込動作を実行する。コラム制御回路コラム制御回路43は、全体制御回路41による制御に応答して、n組のコラム制御線群CGDT,CGDTPに制御電圧を印加する。ここでは、コラム制御回路43は、スタンバイ制御信号STB,リード制御信号READ,反転書込制御信号SWT1,および通常書込制御信号SWT2に応答して、書込動作の対象となるメモリユニットSMUにスタンバイ動作,リード動作,反転書込動作,および通常書込動作を実行する。例えば、コラム制御回路43は、n組のコラム制御線群CGDT,CGDTPにそれぞれ対応するn個のコラム制御部を含んでいても良い。読み出し回路読み出し回路44は、全体制御回路41による制御に応答して、n個のビット線電圧VBL1~VBLnビット線BL1~BLnに発生する電圧に基づいてn個の読み出しデータ値RD1~RDnをそれぞれ読み出す。例えば、読み出し回路44は、第1列目のビット線BL1に発生するビット線電圧VBL1に基づいて第1列目の読み出しデータ値RD1を読み出す。また、読み出し回路44は、n個のメモリユニット列n本のビット線BL1~BLnにそれぞれ対応するn個の読み出し部4041~404nを含んでいても良い。なお、反転書込動作とは、書込動作の対象となるメモリユニットSMUから読み出された読み出しデータ値RDの反転値が書込動作の対象となるメモリユニットSMUに書き込まれるように、書込動作の対象となるメモリユニットSMUのフローティングゲートFGT図61参照の電荷量を制御する動作のことである。また、通常書込動作とは、書き込みデータ値WDが書込動作の対象となるメモリユニットSMUに書き込まれるように、書込動作の対象となるメモリユニットSMUのフローティングゲートFGT図61参照の電荷量を制御する動作のことである。メモリユニットの構成例図61は、図60に示したメモリユニットSMUの構成例を示す。メモリユニットSMUは、TビットセルTBCと、デコードデバイスSDDとを含む。デコードデバイスSDDは、PMOSトランジスタMT1,MT2と、NMOSトランジスタMT3,MT4と、NAND回路NATとを含む。コラム制御回路の構成例図62は、図60に示したコラム制御回路43に含まれるコラム制御部403の構成例を示す。コラム制御部403は、第1のコラム制御信号発生器403Aと、第2のコラム制御信号発生器403Bと、負荷トランジスタMBLとを含む。第1のコラム制御信号発生器403Aは、全体制御回路41からの制御信号スタンバイ制御信号STB,リード制御信号READ,反転書込制御信号SWT1,通常書込制御信号SWT2,ラッチタイミング信号SLT2,読み出しデータ値RD,および書き込み反転データ値XWDに応じて、コラム制御信号S1~S3を出力する。第2のコラム制御信号発生器403Bは、コラム制御信号S1~S3に応じて、コラム制御線CGDT,CGDTPに制御電圧を印加する。例えば、図63のように、第1のコラム制御信号発生器401Aは、プログラムデコーダA101と、ラッチA102と、レベルシフタA103と、リードデコーダA104と、ドライバA105と、インバータA106と、切替回路A107とを含んでいても良い。また、図64のように、第2のコラム制御信号発生器401Bは、PMOSトランジスタMP1~MP3と、NMOSトランジスタMN1,MN2とを含んでいても良い。読み出し回路の構成例図65は、図60に示した読み出し回路44に含まれる読み出し部404の構成例を示す。読み出し部404は、センスアンプSAと、ラッチLT1とを含む。センスアンプSAは、ビット線電圧VBLと基準電圧予め設定された電圧との電圧差を増幅させることによってその電圧差に対応する出力信号を出力する。例えば、センスアンプSAは、ビット線電圧VBLが基準電圧よりも高い場合には、出力信号をハイレベルにし、ビット線電圧VBLが基準電圧よりも低い場合には、出力信号をローレベルにする。ラッチLT1は、全体制御回路11からのラッチタイミング信号SLT1に同期して、センスアンプSAの出力信号を取り込んで保持することによって読み出しデータ値RDを出力する。例えば、ラッチLT1は、センスアンプSAの出力信号がハイレベルである場合には、1を示した読み出しデータ値RDを出力し、センスアンプSAの出力信号がローレベルである場合には、0を示した読み出しデータ値RDを出力する。制御電圧の印加条件図59に示した不揮発性半導体記憶装置4において、動作対象となるメモリユニットSMUに対応するロウ制御線CGWLPA,CGWLPB,CGWL,RGWL,EGWLおよびコラム制御線CGDT,CGDTPに対する制御電圧の印加条件は、図6に示した印加条件と同様である。また、動作対象ではないメモリユニットSMUに対応するロウ制御線CGWLPA,CGWLPB,CGWL,RGWL,EGWLおよびコラム制御線CGDT,CGDTPに対する制御電圧の印加条件は、図7に示した印加条件と同様である。さらに、図59に示した不揮発性半導体記憶装置4では、ロウ制御回路42およびコラム制御回路43は、全体制御回路41による制御に応答して、m個のメモリユニット行のうちいずれか1個のメモリユニット行に属するn個のメモリユニットSMU~SMUを書込動作の対象として同時に選択する。なお、図59に示した不揮発性半導体記憶装置4では、プログラム動作とは、フローティングゲートFGTに電荷を注入することによってフローティングゲートFGTをイレース状態からプログラム状態へ変化させる動作のことである。イレース動作とは、フローティングゲートFGTから電荷を放出することによってフローティングゲートFGTをプログラム状態からイレース状態へ変化させる動作のことである。不揮発性半導体記憶装置の書込動作図59に示した不揮発性半導体記憶装置4の書込動作は、図19に示された書込動作と同様である。すなわち、ロウ制御回路42およびコラム制御回路43は、全体制御回路41による制御に応答して、書込動作の対象となるメモリユニットSMUにリード動作を実行し、読み出し回路44は、全体制御回路11による制御に応答して、書込動作の対象となるメモリユニットSMUに格納されたデータ値を読み出しデータ値RDとして読み出すST101。次に、ロウ制御回路42およびコラム制御回路43は、全体制御回路41による制御に応答して、書込動作の対象となるメモリユニットSMUに反転書込動作を実行するST102。次に、書込動作の対象となるメモリユニットSMUに対する反転書込動作が開始されてから反転書込時間が経過していると全体制御回路41が判断した場合、ロウ制御回路42およびコラム制御回路43は、全体制御回路41による制御に応答して、書込動作の対象となるメモリユニットSMUに対する反転書込動作を終了し、書き込みデータ値WDに基づいて書込動作の対象となるメモリユニットSMUに通常書込動作を実行するST103,ST104。次に、書込動作の対象となるメモリユニットSMUに対する通常書込動作が開始されてから通常書込時間が経過していると全体制御回路41が判断した場合、ロウ制御回路42およびコラム制御回路43は、全体制御回路41による制御に応答して、書込動作の対象となるメモリユニットSMUに対する通常書込動作を終了するST105。以上のように、反転書込動作によって書込動作の対象となるメモリユニットSMUのフローティングゲートFGTの電荷量を中間量1を示したデータ値に対応する電荷量と0を示したデータ値に対応する電荷量との間の中間量を近づけることができる。その後、通常書込動作によって書込動作の対象となるメモリユニットSMUのフローティングゲートFGTの電荷量を中間量から書き込みデータ値WDに応じた電荷量1を示したデータ値に対応する電荷量、または、0を示したデータ値に対応する電荷量に近づけることができる。したがって、書込動作の対象となるメモリユニットSMUにおける過消去および過書込を回避できる。書込動作の対象となるメモリユニットSMUのフローティングゲートFGTに電荷を注入した後に書き込みデータ値WDに応じてフローティングゲートFGTから電荷を放出させる場合よりも、書込時間メモリユニットSMUへの書き込みデータ値WDの書き込みに要する時間を短縮できる。また、反転書込時間に基づいて反転書込動作の実行期間を管理することにより、書込動作の対象となるメモリユニットSMUのフローティングゲートFGTの電荷量を中間量に正確に近づけることができる。さらに、通常書込時間に基づいて通常書込動作の実行期間を管理することにより、書込動作の対象となるメモリユニットSMUのフローティングゲートFGTの電荷量を書き込みデータ値WDに応じた電荷量に正確に近づけることができる。したがって、書込動作の対象となるメモリユニットSMUに書き込みデータ値WDを正確に書き込むことができる。なお、反転書込動作期間反転書込動作が実行される期間と通常書込動作期間通常書込動作が実行される期間との間に書込停止期間例えば、スタンバイ動作が実行される期間を設けても良い。また、電荷放出速度および電荷注入速度が互いに異なる場合、反転書込動作期間と通常書込動作期間との間の期間において、書込動作の対象となるメモリユニットSMUに対して電荷量調整動作が実行されても良い。例えば、電荷放出速度が電荷注入速度よりも速い場合には、電荷量調整動作としてプログラム動作が実行されても良い。また、電荷放出速度が電荷注入速度よりも遅い場合には、電荷量調整動作としてイレース動作が実行されても良い。このように制御することにより、電荷注入速度と電荷放出速度とが互いに異なる場合であっても、通常書込動作によって書込動作の対象となるメモリユニットSMUのフローティングゲートFGTの電荷量を書き込みデータ値WDに応じた電荷量に近づけることができる。したがって、書込動作の対象となるメモリユニットSMUに書き込みデータ値WDを正確に書き込むことができる。また、図59に示した不揮発性半導体記憶装置4において、メモリアレイ100Sは、図23のようにm×n本のロウ制御線EGWL1-1~EGWLm-nを含んでいても良い。この場合、ロウ制御回路42およびコラム制御回路43は、全体制御回路41による制御に応答して、図23に示したロウ制御回路12aおよびコラム制御回路13aの動作と同様の動作を実行しても良い。このように構成することにより、メモリユニットSMU11~SMUmnの各々に含まれるイレースゲートすなわち、イレースキャパシタEGの他端に印加される制御電圧を個別に制御できるので、1個のメモリユニットSMUを単位として書込動作の対象となる1個または複数個のメモリユニットを選択できる。また、図59に示した不揮発性半導体記憶装置は、図26のようにp個のメモリアレイ100S~100Sを備えていても良い。この場合、メモリ制御回路40は、全体制御回路41と、ロウ制御回路42と、p個のメモリアレイ100S~100Sにそれぞれ対応するp個のコラム制御回路43~43およびp個の読み出し回路44~44と、EGWL発生器151~15pと、コラム選択回路16とを備えていても良い。ロウ制御回路42およびコラム制御回路43~43は、全体制御回路41による制御に応答して、図26に示したロウ制御回路12bおよびコラム制御回路131~13pの動作と同様の動作を実行しても良い。このように構成することにより、1個のメモリアレイ100Sを単位として書込動作の対象となるn個のメモリユニットSMU~SMUを含む1個または複数個のメモリアレイを選択できる。実施形態4の変形例1図66のように、不揮発性半導体記憶装置4は、図59および図60に示した構成に加えて、検知回路51を備えていても良い。なお、図66では、全体制御回路41の図示を省略している。ここでは、全体制御回路41は、ロウ制御回路12,コラム制御回路43,読み出し回路44,および検知回路51を制御する。例えば、全体制御回路41は、検知制御信号SDETおよび閾値電圧制御信号図示を省略を検知回路51に供給しても良い。検知回路検知回路51は、全体制御回路41による制御に応答して、n個のメモリユニット列n本のビット線BL1~BLnの各々に対して反転完了閾値電圧反転書込動作の完了を判定するための閾値電圧を設定する。また、検知回路51は、全体制御回路41による制御に応答して、n個のメモリユニット列の各々についてビット線電圧VBLの瞬時値フローティングゲートFGTの電荷量に対応する電圧値が反転完了閾値電圧に到達したことを検知する。さらに、検知回路51は、全体制御回路41による制御に応答して、n個のメモリユニット列の各々に対して書込完了閾値電圧通常書込動作の完了を判定するための閾値電圧を設定する。また、検知回路51は、全体制御回路41による制御に応答して、n個のメモリユニット列の各々についてビット線電圧VBLの瞬時値が書込完了閾値電圧に到達したことを検知する。例えば、検知回路51は、n個のメモリユニット列にそれぞれ対応するn個の検知器5011~501nを含んでいても良い。検知器の構成例図67のように、検知器501は、インバータ221,224と、NAND回路222,223,225~227とを含んでいても良い。例えば、インバータ221の閾値電圧は、中間電圧VTHmに設定され、NAND回路223の閾値電圧は、中間電圧VTHmに設定され、インバータ224の閾値電圧は、プログラム電圧VTHpに設定され、NAND回路226の閾値電圧は、イレース電圧VTHeに設定されている。《反転完了閾値電圧の設定》検知回路51検知器501の反転完了閾値電圧を設定する場合、全体制御回路41は、閾値電圧制御信号PRTt2,ERTt2をローレベルにするとともに、読み出しデータ値RDに応じて閾値電圧制御信号PRTt1,ERTt1のいずれか一方をハイレベルにして他方をローレベルにする。例えば、閾値電圧制御信号PRTt1がハイレベルであり、閾値電圧制御信号ERTt1がローレベルである場合、検知回路51検知器501の反転完了閾値電圧は、インバータ221の閾値電圧中間電圧VTHmに設定されることになる。この場合、ビット線電圧VBLの瞬時値が中間電圧VTHmよりも低くなると、検知結果信号DETがハイレベルになる。また、閾値電圧制御信号PRTt1がローレベルであり、閾値電圧制御信号ERTt1がハイレベルである場合、検知回路51検知器501の反転完了閾値電圧は、NAND回路223の閾値電圧中間電圧VTHmに設定されることになる。この場合、ビット線電圧VBLの瞬時値が中間電圧VTHmよりも高くなると、検知結果信号DETaがハイレベルになる。したがって、全体制御回路41は、検知結果信号DETに基づいて、ビット線電圧VBLの瞬時値が反転完了閾値電圧ここでは、中間電圧VTHmに到達したか否かを判定できる。《書込完了閾値電圧の設定》検知回路51検知器501の書込完了閾値電圧を設定する場合、全体制御回路21は、閾値電圧制御信号PRTt1,ERTt1をローレベルにするとともに、書き込みデータ値WDに応じて閾値電圧制御信号PRTt2,ERTt2のいずれか一方をハイレベルにして他方をローレベルにする。例えば、閾値電圧制御信号PRTt2がハイレベルであり、閾値電圧制御信号ERTt2がローレベルである場合、検知回路51検知器501の書込完了閾値電圧は、インバータ224の閾値電圧プログラム電圧VTHpに設定されることになる。この場合、ビット線電圧VBLの瞬時値がプログラム電圧VTHpよりも高くなると、検知結果信号DETaがローレベルになる。また、閾値電圧制御信号PRTt2がローレベルであり、閾値電圧制御信号ERTt2がハイレベルである場合、検知回路51検知器501の書込完了閾値電圧は、NAND回路226の閾値電圧イレース電圧VTHeに設定されることになる。この場合、ビット線電圧VBLの瞬時値がイレース電圧VTHeよりも低くなると、検知結果信号DETがローレベルになる。したがって、全体制御回路41は、検知結果信号DETに基づいて、ビット線電圧VBLの瞬時値が書込完了閾値電圧ここでは、プログラム電圧VTHp,イレース電圧VTHeに到達したか否かを判定できる。不揮発性半導体記憶装置の書込動作図66に示した不揮発性半導体記憶装置の書込動作は、図30に示した書込動作と同様である。すなわち、ロウ制御回路42およびコラム制御回路43は、書込動作の対象となるメモリユニットSMUにリード動作を実行し、読み出し回路44は、全体制御回路41による制御に応答して、書込動作の対象となるメモリユニットSMUに格納されたデータ値を読み出しデータ値RDとして読み出すST201。次に、全体制御回路41は、読み出しデータ値RDに基づいて検知回路51の反転完了閾値電圧を設定するST202。次に、全体制御回路41は、ビット線電圧VBLの瞬時値が反転完了閾値電圧に到達していると判定するまで、ロウ制御回路42およびコラム制御回路43に反転書込動作およびリード動作を繰り返し実行させるST203,ST204,ST205。次に、全体制御回路41は、ビット線電圧VBLの瞬時値が反転完了閾値電圧に到達していると判定すると、書き込みデータ値WDに基づいて検知回路51の書込完了閾値電圧を設定するST206。次に、全体制御回路41は、ビット線電圧VBLの瞬時値が書込転完了閾値電圧に到達していると判定するまで、ロウ制御回路42およびコラム制御回路43に通常書込動作およびリード動作を繰り返し実行させるST207,ST208,ST209。ビット線電圧VBLの瞬時値が書込完了閾値電圧に到達していると判定された場合には、通常書込動作を終了する。以上のように、ビット線電圧VBLと反転完了閾値電圧との比較結果に基づいて反転書込動作の実行期間を管理することにより、書込動作の対象となるメモリユニットSMUのフローティングゲートFGTの電荷量を中間量に正確に近づけることができる。さらに、ビット線電圧VBLと書込完了閾値電圧との比較結果に基づいて通常書込動作の実行期間を管理することにより、書込動作の対象となるメモリユニットSMUのフローティングゲートFGTの電荷量を書き込みデータ値WDに応じた電荷量に正確に近づけることができる。したがって、書込動作の対象となるメモリユニットSMUに書き込みデータ値WDを正確に書き込むことができる。実施形態4の変形例2図68のように、不揮発性半導体記憶装置4は、図59および図60に示したロウ制御回路42およびコラム制御回路43に代えて、ロウ制御回路62と、コラム制御回路63と、書き換え判定回路34とを備えていても良い。その他の構成は、図59および図60に示した構成と同様であっても良い。なお、図68では、全体制御回路41の図示を省略している。全体制御回路ここでは、全体制御回路41は、ロウ制御回路62,コラム制御回路63,読み出し回路44,および書き換え判定回路34を制御する。例えば、全体制御回路41は、ラッチタイミング信号SLT3,読み出しデータ値RD1~RDn,および書き込みデータ値WD1~WDnを書き換え判定回路34に供給し、スタンバイ制御信号STB,リード制御信号READ,反転リード制御信号/READ,ラッチタイミング信号SLT2,書き込みデータ値WD1~WDn,および書き込み反転データ値XWD1~XWDnをコラム制御回路63に供給しても良い。ロウ制御回路ロウ制御回路62は、書き換え判定回路34による判定結果書き換え許可信号NENGOおよび全体制御回路41による制御に応答して、m組のロウ制御線群CGWLPA,CGWLPB,CGWL,RGWL,EGWLに制御電圧を印加する。ロウ制御回路62は、全体制御回路41による制御に応答して、書込動作の対象となるメモリユニットSMUにスタンバイ動作,リード動作を実行する。また、ロウ制御回路62は、書き換え許可信号NENGOがハイレベルである場合には、書込動作の対象となるメモリユニットSMUに対して通常書込動作プログラム動作,イレース動作を実行し、書き換え許可信号NENGOがローレベルである場合には、書込動作の対象となるメモリユニットSMUに対して通常書込動作を実行しない。コラム制御回路コラム制御回路63は、書き換え判定回路34による判定結果および全体制御回路41による制御に応答して、n組のコラム制御線群CGDT,CGDTPに制御電圧を印加する。コラム制御回路63は、スタンバイ制御信号STB,リード制御信号READに応答して、書込動作の対象となるメモリユニットSMUにスタンバイ動作,リード動作を実行する。また、コラム制御回路63は、書き換え許可信号NENGOがハイレベルである場合には、書込動作の対象となるメモリユニットSMUに対して書込動作を実行し、書き換え許可信号NENGOがローレベルである場合には、書込動作の対象となるメモリユニットSMUに対して書込動作を実行しない。制御電圧の印加条件図68に示した不揮発性半導体記憶装置において、動作対象となるメモリユニットSMUに対応するロウ制御線CGWLPA,CGWLPB,CGWL,RGWL,EGWLおよびコラム制御線CGDT,CGDTPに対する制御電圧の印加条件は、図46に示した印加条件と同様である。また、動作対象ではないメモリユニットSMUに対応するロウ制御線CGWLPA,CGWLPB,CGWL,RGWL,EGWLおよびコラム制御線CGDT,CGDTPに対する制御電圧の印加条件は、図47に示した印加条件と同様である。さらに、図68に示した不揮発性半導体記憶装置では、ロウ制御回路62およびコラム制御回路63は、全体制御回路41により制御に応答して、m個のメモリユニット行のうちいずれか1個のメモリユニット行に属するn個のメモリユニットSMU~SMUを書込動作の対象として同時に選択する。コラム制御回路の構成例コラム制御回路63は、n組のコラム制御線群CGDT,CGDTPにそれぞれ対応するn個のコラム制御部を含んでいても良い。n個のコラム制御部の各々は、図62および図63に示した第1のコラム制御信号発生器403Aに代えて、図69に示した第1のコラム制御信号発生器603Aを含んでいても良い。その他の構成は、図62に示した構成と同様であっても良い。図69に示した第1のコラム制御信号発生器603Aは、図63に示したプログラムデコーダA101に代えて、プログラムデコーダA301を含んでいても良い。その他の構成は、図63に示した構成と同様であっても良い。不揮発性半導体記憶装置の書込動作図68に示した不揮発性半導体記憶装置による書込動作は、図50に示した書込動作と同様である。すなわち、ロウ制御回路62およびコラム制御回路63は、全体制御回路41による制御に応答して、書込動作の対象となるメモリユニットSMUにリード動作を実行し、読み出し回路44は、全体制御回路41による制御に応答して、書込動作の対象となるメモリユニットSMUに格納されたデータ値を読み出しデータ値RDとして読み出すST301。書き換え判定回路34は、全体制御回路41による制御に応答して、書き込みデータ値WD1~WDnが読み出しデータ値RD1~RDnとは異なるか否かを判定するST302。書き込みデータ値WD1~WDnが読み出しデータ値RD1~RDnとは異なる場合、ロウ制御回路62およびコラム制御回路63は、全体制御回路41による制御に応答して、書込動作の対象となるメモリユニットSMUに通常書込動作を実行するST303。一方、書き込みデータ値WD1~WDnが読み出しデータ値RD1~RDnと同一である場合、ロウ制御回路62およびコラム制御回路63は、書込動作の対象となるメモリユニットSMUに通常書込動作を実行しない。以上のように、書込動作の対象となるn個のメモリユニットSMU~SMUに格納されたデータ値の書き換えが不要である場合には、n個のメモリユニットSMU~SMUに対して通常書込動作プログラム動作,イレース動作が実行されない。したがって、書込動作の対象となるメモリユニットSMUにおける過消去および過書込を回避できる。また、書込動作の対象となるメモリユニットSMUのフローティングゲートFGTに電荷を注入した後に書き込みデータ値WDに応じてフローティングゲートFGTから電荷を放出させる場合よりも、書込時間を短縮できる。また、図68に示した不揮発性半導体記憶装置において、メモリアレイ100Sは、図53のようにm×n本のロウ制御線EGWL1-1~EGWLm-nを含んでいても良い。この場合、メモリ制御回路40は、書き換え判定回路34に代えて、図53に示した書き換え判定回路34aを含んでいても良い。また、ロウ制御回路42およびコラム制御回路43は、書き換え判定回路34aによる判定結果比較結果信号NEN1~NENnおよび全体制御回路41による制御に応答して、図53に示したロウ制御回路32aおよびコラム制御回路33aの動作と同様の動作を実行しても良い。このように構成することにより、1個のメモリユニットSMUを単位として書込動作の対象となる1個または複数個のメモリユニットを選択できる。また、図68に示した不揮発性半導体記憶装置は、図58のようにp個のメモリアレイ100S~100Sを備えていても良い。この場合、メモリ制御回路40は、全体制御回路41と、ロウ制御回路42と、p個のメモリアレイ100S~100Sにそれぞれ対応するp個のコラム制御回路43~43およびp個の読み出し回路44~44と、EGWL発生器151~15pと、コラム選択回路16と、書き換え判定回路34とを備えていても良い。この場合、ロウ制御回路42およびコラム制御回路43~43は、全体制御回路41による制御に応答して、図58に示したロウ制御回路32bおよびコラム制御回路331~33pの動作と同様の動作を実行しても良い。このように構成することにより、1個のメモリアレイ100Sを単位として書込動作の対象となるn個のメモリユニットSMU~SMUを含む1個または複数個のメモリアレイを選択できる。キャパシタおよびトランジスタの構成例図70は、コントロールキャパシタCG,イレースキャパシタEG,およびリードトランジスタRGの構成例を示す。ここでは、説明の簡略化のために、フローティングゲートFGT,FGBをフローティングゲートFGと表記する。P型基板70例えば、P型シリコン基板には、N型ウェル領域71,72が形成される。また、P型基板70には、P型拡散層73を介して基板電圧VSubが印加される。コントロールキャパシタCGここでは、PMOSトランジスタは、Nウェル領域72に形成されたP型拡散層74,75およびゲート電極76によって構成される。ゲート電極76は、フローティングゲートFGに接続され、P型拡散層74,75は、デコードデバイスDDに接続される。また、Nウェル領域72は、N型拡散層77を介してデコードデバイスDDに接続される。イレースキャパシタEGここでは、N型のDMOSトランジスタは、Nウェル領域71に形成されたN型拡散層78,79およびゲート電極80によって構成される。ゲート電極80は、フローティングゲートFGに接続され、N型拡散層78,79は、ロウ制御線EGWLに接続される。また、Nウェル領域71は、N型拡散層81を介してロウ制御線EGWLに接続される。リードトランジスタRGは、P型基板70に形成されたN型拡散層82,83およびゲート電極84によって構成される。ゲート電極84は、フローティングゲートFGに接続される。N型拡散層82は、ソース線SLに接続され、N型拡散層83は、選択トランジスタMS図示せずを介してビット線BLまたは、ビット線BLXに接続される。ここで、コントロールキャパシタCGの容量値は、イレースキャパシタEGの容量値およびリードトランジスタRGのゲート容量の容量値よりも大きいことが好ましい。さらに、イレースキャパシタEGの容量値は、リードトランジスタRGのゲート容量の容量値よりも小さいことが好ましい。例えば、コントロールキャパシタCGを構成するPMOSキャパシタPMOSトランジスタのチャネル面積は、イレースキャパシタEGを構成するDMOSキャパシタすなわち、N型のDMOSトランジスタを用いたNMOSキャパシタのチャネル面積およびリードトランジスタRGのチャネル面積よりも大きいことが好ましい。さらに、イレースキャパシタEGを構成するDMOSキャパシタのチャネル面積は、リードトランジスタRGのチャネル面積よりも小さいことが好ましい。または、コントロールキャパシタCGを構成するPMOSキャパシタの酸化膜厚は、イレースキャパシタEGを構成するDMOSキャパシタの酸化膜厚およびリードトランジスタRGの酸化膜厚よりも薄いことが好ましい。さらに、イレースキャパシタEGを構成するDMOSキャパシタの酸化膜厚は、リードトランジスタRGの酸化膜厚よりも厚いことが好ましい。このように構成することにより、イレースキャパシタEGゲート電極80とNウェル領域71との間に印加される電圧を高くすることができるので、電荷放出速度を高速化することができる。なお、コントロールキャパシタCGは、PMOSキャパシタによって構成され、イレースキャパシタEGは、DMOSキャパシタによって構成されるものとして説明したが、コントロールキャパシタCGおよびイレースキャパシタEGは、MOSキャパシタではない他のキャパシタによって構成されても良い。"