基板と、前記基板に埋め込まれ、複数の開口部を有する絶縁膜と、前記複数の開口部内に位置する前記基板に設けられた複数のダミー拡散層と、抵抗素子形成領域において、平面視で前記ダミー拡散層と重ならないように前記絶縁膜上に設けられ、かつ第1方向に延伸する複数の抵抗素子と、前記抵抗素子形成領域において、前記絶縁膜上および前記ダミー拡散層上に設けられ、かつ前記第1方向に延伸する複数のダミー抵抗素子と、を備え、前記ダミー抵抗素子は、平面視で、前記第1方向と前記基板に水平な面内において垂直な第2方向に並ぶ少なくとも二つの前記ダミー拡散層と重なっている半導体装置。請求項1に記載の半導体装置において、前記ダミー抵抗素子は、平面視で、前記第1方向に並ぶ少なくとも二つの前記ダミー拡散層と重なっている半導体装置。請求項1または2に記載の半導体装置において、前記複数のダミー拡散層は、平面視で、前記ダミー抵抗素子と重なる領域、およびその相互間に位置する領域に設けられている半導体装置。請求項3に記載の半導体装置において、前記複数のダミー拡散層は、平面視で、前記ダミー抵抗素子と重なる領域、およびその相互間に位置する領域において、前記第2方向に互いに隣接する二つの前記ダミー拡散層の間隔が一定となるように配置されている半導体装置。請求項1または2に記載の半導体装置において、前記複数のダミー拡散層は、平面視で、前記ダミー抵抗素子と重なる領域に設けられており、前記抵抗素子形成領域における他の領域には設けられていない半導体装置。請求項5に記載の半導体装置において、前記複数のダミー拡散層は、平面視で前記ダミー抵抗素子と重なる領域において、前記第2方向に互いに隣接する二つの前記ダミー拡散層の間隔が一定となるように配置されている半導体装置。請求項4または6に記載の半導体装置において、前記複数のダミー拡散層は、前記抵抗素子形成領域の外側に設けられており、前記抵抗素子形成領域の外側に設けられている前記複数のダミー拡散層は、前記第2方向に互いに隣接する二つの前記ダミー拡散層の間隔が、平面視で前記ダミー抵抗素子と重なる領域に設けられている互いに隣接する二つの前記ダミー拡散層が有する間隔と等しい間隔となるように配置されている半導体装置。請求項1ないし7いずれか1項に記載の半導体装置において、前記基板の表面において、前記抵抗素子形成領域に設けられている前記複数のダミー拡散層が占有する面積は、前記抵抗素子形成領域の面積の20以上である半導体装置。請求項1ないし8いずれか1項に記載の半導体装置において、前記抵抗素子から前記第2方向へ突出した凸部を備える半導体装置。請求項9に記載の半導体装置において、複数の前記凸部を備えており、前記複数のダミー抵抗素子および前記複数のダミー拡散層は、一の前記凸部と他の前記凸部との間に設けられている半導体装置。半導体装置に設けられた抵抗素子は、半導体基板と絶縁分離するため、半導体基板に設けられた素子分離膜上に形成されることがある。素子分離膜は、例えば、半導体基板をエッチングして形成した溝内に、CVDChemicalVaporDeposition法等を用いて絶縁膜を埋め込み、これをCMP法によって研磨することにより形成される。しかし、素子分離膜には、ディッシング現象により、中央部分に凹みが発生してしまう場合がある。ディッシング現象が発生すると、素子分離膜上に形成される抵抗素子の加工形状にばらつきが発生するため、抵抗網全体の抵抗精度が大幅に低下してしまう。また、素子分離膜を埋め込む溝を形成するために半導体基板をエッチングする工程において、半導体基板が十分にエッチングされず、半導体基板の溝内にエッチング残りが生じてしまう場合がある。このエッチング残りが生じると、溝内に埋め込まれた素子分離膜上に半導体基板が露出し、素子分離膜上に形成された抵抗素子と半導体基板との間でショートが発生してしまうことがあった。このように、半導体装置の信頼性を確保することは困難となっていた。本発明によれば、基板と、前記基板に埋め込まれ、複数の開口部を有する絶縁膜と、前記複数の開口部内に位置する前記基板に設けられた複数のダミー拡散層と、抵抗素子形成領域において、平面視で前記ダミー拡散層と重ならないように前記絶縁膜上に設けられ、かつ第1方向に延伸する複数の抵抗素子と、前記抵抗素子形成領域において、前記絶縁膜上および前記ダミー拡散層上に設けられ、かつ前記第1方向に延伸する複数のダミー抵抗素子と、を備え、前記ダミー抵抗素子は、平面視で、前記第1方向と前記基板に水平な面内において垂直な第2方向に並ぶ少なくとも二つの前記ダミー拡散層と重なっている半導体装置が提供される。本発明によれば、基板には複数のダミー拡散層が設けられている。また、抵抗素子形成領域に設けられたダミー抵抗素子は、平面視で第1方向と基板に水平な面内において垂直な第2方向に並ぶ少なくとも二つのダミー拡散層と重なっている。これにより、絶縁膜が形成される領域は縮小する。このため、絶縁膜形成における製造条件のばらつきを抑制することができる。従って、ディッシング現象の発生を抑制することができる。また、本発明者は、半導体基板のエッチングに際して、ダミー拡散層として半導体基板を残す部分が均一に配置される場合に、半導体基板の溝内におけるエッチング残りの発生が低減されることを見出した。本発明によれば、ダミー抵抗素子と重なる領域において、第2方向に並ぶ少なくとも二つのダミー拡散層を有している。このため、例えばダミー抵抗素子下に一つのダミー拡散層を設ける場合と比較して、ダミー拡散層が均一に配置されることとなる。従って、半導体基板の溝内におけるエッチング残りの発生を低減することができる。よって、半導体装置の信頼性を確保することができる。本発明によれば、半導体装置の信頼性を確保することができる。以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。図1は、第1の実施形態に係る半導体装置100を示す平面図であり、半導体装置100の構成を模式的に示している。また、図2は、図1に示す半導体装置100を示す断面図である。本実施形態に係る半導体装置100は、基板28と、素子分離膜22と、複数のダミー拡散層20と、複数の抵抗素子10と、複数のダミー抵抗素子12と、を備えている。複数の抵抗素子10は、ソースドライバICにおいて、デジタル信号をアナログ信号に変換するDACDigitalAnalogConverter回路を構成するガンマ抵抗群である。素子分離膜22は、基板28に埋め込まれている。また、素子分離膜22は、複数の開口部26を有している。複数のダミー拡散層20は、素子分離膜22が有する複数の開口部26内に位置する基板28に設けられている。複数の抵抗素子10は、抵抗素子形成領域40において、平面視でダミー拡散層20と重ならないように素子分離膜22上に設けられている。複数のダミー抵抗素子12は、抵抗素子形成領域40において、素子分離膜22上およびダミー拡散層20上に設けられている。抵抗素子10およびダミー抵抗素子12は、第1方向に延伸している。ダミー抵抗素子12は、平面視で、第1方向と基板28に水平な面内において垂直な第2方向に並ぶ少なくとも二つのダミー拡散層20と重なっている。なお、図1において、第1方向とは図中の上下方向を示す。また、図1において、第2方向とは図中の左右方向を示す。後述する図6、7、12、13において同様である。以下、半導体装置100の構成について、詳細に説明する。抵抗素子10は、例えば抵抗素子形成領域40中に255個形成され、ガンマ抵抗アレイを構成している。この場合には、256階調8bitのソースドライバICを実現することができる。図4は、256階調のソースドライバICのガンマ抵抗を示す図である。図4に示すように、抵抗素子10は、ガンマ抵抗RXとして機能し、ガンマ抵抗アレイを構成する。ソースドライバICには、コモン電圧に対して液晶の劣化を抑えるためにプラスとマイナスの電圧を交互に印加交流電圧を印加する必要がある。このため、ガンマ抵抗アレイは、正極および負極のそれぞれに設けられる。図4に示すように、抵抗素子10が256階調ソースドライバICのガンマ抵抗アレイを構成する場合、複数の抵抗素子10を有する抵抗素子形成領域40の大きさは、例えば200μm×400μm程度となる。また、抵抗分割数が増大することにより、高精度の抵抗比精度が必要とされることとなる。図4に示すソースドライバICにおいては、例えば液晶駆動電圧18Vに対し、約15mV以下の高精度な抵抗比精度が求められる。図5は、256階調ソースドライバICのガンマ特性を示すグラフである。図5に示すように、ソースドライバICを用いた液晶ディスプレイは、ソースドライバICへの入力電圧の上昇に対し、表示輝度明るさが正比例的ではなく、曲線的に上昇するという特性を有する。このような曲線的な釣鐘状のカーブをもつ特徴から、ガンマ抵抗RXである抵抗素子10は、数Ωから数kΩまでの様々な抵抗値に設計されることとなる。また、図1に示すように、複数の抵抗素子10を有するソースドライバICのガンマ特性を微調整するため、外部から電圧を入力するための、ガンマ入力電源34が設けられている。ガンマ入力電源34は、VXで表され、例えば図4に示すように、正極側にV1~V11、負極側にV12~V22まで設けられる。図1に示すように、複数の抵抗素子10は、上記第2方向において同一の幅を有するように形成されており、例えば2μm以上4μm以下の幅を有する。また、上記第1方向における長さについては、適宜変更することができる。これにより、抵抗素子10の抵抗値が複数種類に設計される場合においても、抵抗素子10の長さを変更することにより抵抗値を調整することができる。このような構成とすることにより、各抵抗素子を同一の長さおよび幅を有するユニット抵抗として形成する場合と比較して、抵抗素子の数を低減することができる。これにより、抵抗素子同士を接続するための抵抗拡張領域や、抵抗素子同士を接続する配線を形成する必要がなくなり、抵抗素子形成領域の面積を低減することができる。また、抵抗素子間を接続する配線が有する抵抗成分の影響を抑制することもでき、抵抗比精度を良好なものとすることができる。また、図1に示すように、抵抗素子10は、コンタクト50を有している。複数の抵抗素子10は、コンタクト50および配線30を介して互いに、および内部回路に接続されている。また、抵抗素子10は、コンタクト50を介して、電源配線32および電源端子52と接続している。各ガンマ入力電源34は、電源配線32および電源端子52を介して抵抗素子10に電圧を印加する。電源配線32および電源端子52はそれぞれ複数設けられており、それらに接続する各ガンマ入力電源34に適切な電圧を印加することで、ガンマ特性を微調整し、図5に示す理想的なガンマ特性を実現することができる。電源端子52と抵抗素子10を接続する電源配線32は、抵抗分割比への影響をなくすため、数10mΩ以下の抵抗を有するように設計する必要がある。このため、ガンマ入力電源34に接続される抵抗素子10は、電源端子52に最も近い、抵抗素子形成領域40の辺側に横並びに配置される。これにより、電源配線32の長さを短くすることができ、電源配線32の抵抗値が上昇してしまうことを防止することができる。ダミー抵抗素子12とは、抵抗素子形成領域40に形成されている抵抗素子群のうち、コンタクト50を有していないものを示している。すなわち、ダミー抵抗素子12は、他の抵抗素子10等と接続されていない。抵抗素子形成領域40に設けられたダミー抵抗素子12は、抵抗素子10の製造条件を均一にし、抵抗素子10の抵抗比精度を確保するための機能を有する。図1に示すように、各ガンマ入力電源34間における抵抗素子群の長さLは、ガンマ入力電源34ごとに異なる。各ガンマ入力電源34間における抵抗素子群の長さが異なると、各抵抗素子10の製造条件にばらつきが発生し、抵抗素子10の抵抗比精度を確保することができない場合がある。このため、ダミー抵抗素子12を設けることによって、抵抗素子群の長さを調整し、抵抗素子10の製造条件にばらつきが発生することを抑制する。また、図1に示すように、抵抗素子10およびダミー抵抗素子12からなる抵抗素子群の外側にダミー抵抗素子12を設けている。片側のみが他の抵抗素子10またはダミー抵抗素子12と隣接する場合と、両側において他の抵抗素子10またはダミー抵抗素子12と隣接する場合とでは、抵抗素子10の製造条件は異なる。抵抗素子群の外側にダミー抵抗素子12を設けることによって、複数の抵抗素子10はいずれも、両側において他の抵抗素子10またはダミー抵抗素子12と隣接する。このようにして、抵抗素子10の製造条件にばらつきが発生することが抑制される。このように、ダミー抵抗素子12を形成することによって、抵抗素子10の抵抗比精度を良好なものとすることができる。ダミー抵抗素子12は、平面視で、第2方向に並ぶ二つのダミー拡散層20と重なっている。また、ダミー抵抗素子12は、平面視で、第1方向に並ぶ少なくとも二つのダミー拡散層20と重なっている。ダミー拡散層20が、ダミー抵抗素子12と重なる領域において、複数に分離して設けられていることにより、複数のダミー拡散層20を均一に配置することができる。ダミー抵抗素子12は、上記第2方向において抵抗素子10と同一の幅を有するように形成されており、例えば2μm以上4μm以下の幅を有する。複数のダミー抵抗素子12が占有する面積は、例えば抵抗素子10およびダミー抵抗素子12による抵抗素子群が占有する面積の40以上60以下である。また、抵抗素子10およびダミー抵抗素子12は、例えばポリシリコンによって構成される。ここで、隣接する二つの抵抗素子10間の間隔、隣接する二つのダミー抵抗素子12間の間隔、および隣接する抵抗素子10とダミー抵抗素子12との間隔は、互いに全て等しくすることができる。これにより、抵抗素子10の抵抗比の精度を良好なものとすることができる。図1に示すように、ダミー拡散層20は、平面視で、ダミー抵抗素子12と重なる領域に位置しており、抵抗素子形成領域40の他の領域には位置していない。本実施形態の当該構成は、例えば、まず抵抗素子レイアウトを決定し、コンタクトを形成しない抵抗素子下にダミー拡散層20を形成するように設計することによって容易に実現することができる。従って、半導体装置の製造プログラム等の構築が容易となる。また、ダミー拡散層20は、平面視でダミー抵抗素子12と重なる領域において、第2方向に互いに隣接する二つのダミー拡散層20の間隔が一定となるように配置されている。このため、ダミー拡散層20を均一に配置することができる。ダミー拡散層20は、基板28の表面において、例えば1.2μm×1.2μmの正方形の形状を有している。さらに、基板28の表面において、抵抗素子領域40に設けられている複数のダミー拡散層20が占有する面積は、抵抗素子形成領域40の面積の20以上40以下である。抵抗素子形成領域40に対する複数のダミー拡散層20の面積占有率が20以上である場合、ディッシング現象の発生を抑制するうえで好ましい。ダミー拡散層20の一部は、抵抗素子形成領域40の外側に位置している。また、抵抗素子形成領域40の外側に位置するダミー拡散層20は、第2方向に互いに隣接する二つのダミー拡散層20の間隔が一定となるように配置されている。これにより、ディッシング現象の発生を抑えつつ、ダミー拡散層20を均一に配置することができる。さらに、抵抗素子形成領域40の外側に位置するダミー拡散層20は、第2方向に互いに隣接する二つのダミー拡散層20の間隔が、平面視でダミー抵抗素子12と重なる領域に位置する互いに隣接する二つのダミー拡散層20が有する間隔と等しい間隔となるように配置されている。このため、ダミー拡散層20を均一に配置することができる。また、ダミー拡散層20の設計が容易となる。次に、本実施形態の効果を説明する。図3は、比較例に係る半導体装置を示す断面図である。基板28に埋め込まれる素子分離膜22は、例えば基板28をエッチングして形成した溝27に、CVD法等を用いて絶縁膜を埋め込み、これをCMP法によって研磨することにより形成される。このとき、素子分離膜22が形成される領域が大きいと、素子分離膜22の各部分において製造条件のばらつきが発生する。例えば、CMP法により研磨する工程において、絶縁膜の研磨速度が局所的に速くなる。このため、図3に示すように、基板28の中央部分に凹みが生じる、ディッシング現象が発生する。ディッシング現象が発生すると、素子分離膜22上に形成される抵抗素子10の加工形状にばらつきが発生するため、抵抗網全体の抵抗精度が大幅に悪化してしまう。また、基板28をエッチングする際に、基板28が十分にエッチングされず、基板28の溝27内にエッチング残り24が生じてしまう場合がある。溝27内にエッチング残り24が生じると、溝27内に埋め込まれた素子分離膜22上に基板28の一部が露出してしまう。このため、素子分離膜22上に形成された抵抗素子10と、基板28との間でショートが発生してしまう。さらに、素子分離膜22にディッシング現象が生じることにより、素子分離膜22の膜厚が薄くなるため、エッチング残り24が素子分離膜22上に露出しやすくなる。よって、抵抗素子10と基板28との間のショートがより発生しやすくなる。本実施形態によれば、基板28にはダミー拡散層20が設けられている。また、抵抗素子形成領域40に設けられたダミー抵抗素子12は、平面視で第1方向と基板28に垂直な第2方向に並ぶ少なくとも二つのダミー拡散層20と重なっている。これにより、抵抗素子形成領域40中における、素子分離膜22が形成される領域は縮小する。このため、素子分離膜22の製造における製造条件のばらつきを抑制することができる。従って、素子分離膜22においてディッシング現象が発生することが抑制される。また、本発明者は、半導体基板のエッチングに際して、ダミー拡散層として半導体基板を残す部分が均一に配置される場合に、半導体基板の溝27内におけるエッチング残りの発生が低減されることを見出した。本発明によれば、ダミー抵抗素子12と重なる領域において、第2方向に並ぶ少なくとも二つのダミー拡散層20を有している。このため、例えばダミー抵抗素子12下に一つのダミー拡散層20を設ける場合と比較して、抵抗素子形成領域40内においてダミー拡散層20を均一に配置することができる。従って、基板28の溝27内におけるエッチング残り24の発生を低減することができる。このように、半導体装置の信頼性を確保することができる。さらに、本実施形態によれば、ダミー拡散層20は、平面視で抵抗素子10と重なる領域に形成されていない。このため、ダミー拡散層20と素子分離膜22との境界に発生してしまう段差の影響を受けて、抵抗素子10の加工精度が悪化することを抑制できる。従って、抵抗素子10の抵抗比精度を良好に保つことができる。図6は、第2の実施形態に係る半導体装置102を示す平面図であって、第1の実施形態に係る図1に対応している。本実施形態に係る半導体装置102は、引き出し部18が設けられている点を除いて、第1の実施形態に係る半導体装置100と同様である。引き出し部18は、抵抗素子10から第2方向へ突出した凸部からなる。引き出し部18の一部には、コンタクト54が設けられており、抵抗素子10と内部回路を接続する。このため、抵抗素子10間に設けられ、かつ抵抗素子10を内部回路へ接続する配線30を少なくすることができ、配線30の抵抗成分の影響を低減することができる。また、引き出し部18は、抵抗素子10に流れる電流の主経路から外れた位置に形成されている。このため、引き出し部18上にコンタクト54を形成する際に、電流の主経路となる部分がエッチング等による影響を受けることがない。このため、抵抗素子10の抵抗比精度が悪化してしまうことを抑制することができる。また、図6に示すように、低抵抗のガンマ抵抗群を構成する抵抗素子16に設けられている引き出し部18上には、コンタクト54が形成されている。このため、引き出し部18は、ガンマ電極引き出し部として機能する。一方で、高抵抗のガンマ抵抗を構成する抵抗素子14に設けられている引き出し部18上には、コンタクト54が形成されていない。引き出し部18は、複数の抵抗素子10に対し、一定の間隔をもって形成される。これは、複数の抵抗素子10間における形状の違いに起因して、抵抗素子10の抵抗比精度が悪化することを抑制するためである。しかし、高抵抗のガンマ抵抗を構成する抵抗素子14は、引き出し部18間の間隔よりも長い、一定の長さを要する場合がある。このため、抵抗素子14は、コンタクト54を有さず、ガンマ電極引き出し部として機能しない引き出し部18を有することとなる。本実施形態において、抵抗素子14に、コンタクト54が形成されていない引き出し部18を形成している。これにより、抵抗素子14と抵抗素子16との間に形状の違いが生じることを防止する。従って、抵抗素子10の抵抗比精度を良好なものとすることができる。引き出し部18は、抵抗素子形成領域40において複数形成されている。一の引き出し部18と、他の引き出し部18との間には、ダミー抵抗素子12およびダミー拡散層20が形成されている。これにより、抵抗素子10の製造条件のばらつきを抑制することができる。また、抵抗素子形成領域40の面積に対する、複数のダミー拡散層20の面積占有率を向上することができる。従って、抵抗素子形成領域40におけるディッシング現象の発生を抑制することができる。本実施形態においても、第1の実施形態と同様の効果を得ることができる。図7は、第3の実施形態に係る半導体装置104を示す平面図であって、第1の実施形態に係る図1に対応している。また、図8は、図7に示す半導体装置104を示す回路図である。本実施形態に係る半導体装置104は、ESD保護素子が形成されている点を除いて、第2の実施形態に係る半導体装置102と同様である。ソースドライバICにおいて、ガンマ入力電源VXは外部出力端子である。このため、ソースドライバICを構成する回路中には、ESD保護素子が設けられる。ESD保護素子は、外部からのESD静電気放電から回路を保護するために設けられる。本実施形態において、図8に示すように、例えばガンマ入力電源34とVDD電極との間にはVDD側ESD保護素子が、ガンマ入力電源34とVSS電極との間にはVSS側ESD保護素子が設けられている。また、本実施形態において、ガンマ入力電源34と内部回路との間には、ESD保護抵抗RESDとして機能する抵抗素子62が設けられている。ESD保護抵抗RESDを、ガンマ入力電源VXとガンマ抵抗RXとの間に形成すると、ガンマ入力電源VXとガンマ抵抗RXとの間に電圧降下が発生し、抵抗分割比に誤差が生じてしまう。このため、図8に示すように、ESD保護抵抗RESDとして機能する抵抗素子62は、ガンマ抵抗RXとして機能する抵抗素子60と内部回路との間に形成される。ここで、ガンマ抵抗RXは、ESD保護素子として寄与することができる。すなわち、図8に示すように、ガンマ入力電源34と内部回路との間に位置する抵抗素子60と抵抗素子62が、ESD保護抵抗80として機能することとなる。このため、ガンマ入力電源34と各内部回路との間に位置する、ガンマ抵抗RXとして機能する抵抗素子60の抵抗値が、ESD保護抵抗として必要な値以上である場合には、ガンマ入力電源34と内部回路との間には、抵抗素子62は形成されないこととなる。図7に示すように、抵抗素子形成領域40に設けられている複数の抵抗素子10は、ガンマ抵抗RXとしての抵抗素子60と、ESD保護抵抗RESDとしての抵抗素子62を構成する。抵抗素子62の配置は、抵抗素子60の抵抗比には影響を与えない。このため、抵抗素子62は、抵抗素子形成領域40内の任意の位置に配置することができる。これにより、抵抗素子62と抵抗素子60との空きスペースに配置されるダミー抵抗素子12を、一定の自由度をもって抵抗素子形成領域40内に配置することが可能となる。従って、抵抗素子形成領域40内における、数μm角の小面積に分割された複数の領域について、ダミー拡散層20の面積占有率を平準化することができる。よって、ディッシング現象を抑制することが可能となる。図9は、ダミー拡散層の最小間隔に対するディッシング最大量と抵抗比精度の関係を示すグラフである。ここで、図9におけるダミー拡散層の最小間隔は、ウェハ表面のダミー拡散層が配置されていない領域を複数の矩形形状で分割し、各矩形形状における最小方向X方向またはY方向の長さのうち、最大のものと定義される。図9では、本実施形態に係る半導体装置104、および比較例に係る半導体装置における、ディッシング最大量および抵抗比精度を示している。また、図9における抵抗比精度は、抵抗素子形成領域40に設けられた複数の抵抗素子10からなる総ガンマ抵抗の両端に、18Vの電圧を印加した状態での抵抗比精度mVを示している。比較例に係る半導体装置図示せずは、抵抗素子形成領域40内にダミー拡散層20を設けていない点を除いて、本実施形態に係る半導体装置104と同様の構成を有する。比較例において、ダミー拡散層20の最小間隔XAAは、抵抗素子形成領域40の外側に位置するダミー拡散層20によって定義される。このとき、XAAは、170μm程度である。このため、素子分離膜22を形成する領域は大きくなり、ディッシング最大量は、1000Å程度の大きい値を有することとなる。これに伴い、抵抗比精度は、20mV程度の大きい値を有することとなる。一方で、本実施形態に係る半導体装置104は、抵抗素子形成領域40内にダミー拡散層20が設けられている。本実施形態に係る半導体装置104において、ダミー拡散層20の最小間隔は、30μm程度となる。このように、本実施形態におけるダミー拡散層20の最小間隔は、上述した比較例と比べて、1/6程度の値をとる。また、抵抗素子形成領域40に対するダミー拡散層20の面積占有率は、30程度まで向上する。このため、素子分離膜22を形成する領域は小さくなり、ディッシング最大量は、100Å程度まで低減する。また、抵抗比精度も、10mV程度と良好な値をとる。図10は、ダミー抵抗素子とダミー拡散層の重なり量に対するディッシング最大量と抵抗比精度の関係を示すグラフである。図11は、図10におけるダミー抵抗素子とダミー拡散層の重なり量を説明する図である。図10におけるダミー抵抗素子とダミー拡散層の重なり量Xは、図11に示すように、ダミー拡散層20が平面視でダミー抵抗素子12の内側に位置しており、かつダミー拡散層20の縁がダミー抵抗素子12の縁と重なっている場合を0とする。そして、ダミー拡散層20が、ダミー抵抗素子12の縁からダミー抵抗素子12の外側へ向かう程、重なり量Xは減少する。また、ダミー拡散層20が、ダミー抵抗素子12の縁からダミー抵抗素子12の内側へ向かう程、重なり量Xは増大する。ダミー抵抗素子とダミー拡散層の重なり量Xが減少すると、上述したダミー拡散層の最小間隔XAAは減少する。これにより、抵抗素子形成領域40に対するダミー拡散層20の面積占有率は向上し、ディッシング最大量は減少する。一方で、ダミー抵抗素子12の縁部がダミー拡散層20上に重なることとなるため、ダミー抵抗素子12の加工精度が悪化してしまう。ダミー抵抗素子12における加工精度の悪化は、ダミー抵抗素子12と隣接する抵抗素子10の加工精度にも影響する。このため、抵抗素子10の膜厚にばらつきが生じたり、抵抗素子10の製造におけるエッチング時の加工精度が悪化したりし、抵抗素子10の抵抗比精度は悪化する。これに対し、ダミー抵抗素子とダミー拡散層の重なり量Xが増大すると、上述したダミー拡散層の最小間隔XAAは増大する。このため、ディッシング最大量が増大する一方で、抵抗素子10の抵抗比精度は良好となる。本実施形態に係る半導体装置104において、ダミー抵抗素子とダミー拡散層の重なり量Xは、0.4μmである。図10に示すように、ダミー抵抗素子とダミー拡散層の重なり量Xが0.3μm以上の場合に、抵抗比精度は安定している。一方で、抵抗素子10の製造において、エッチング時の加工精度のばらつきが0.1μm程度生じる。このため、ダミー抵抗素子とダミー拡散層の重なり量Xを0.4μmとすることで、10mV程度の安定した抵抗比精度を実現しつつ、ディッシング最大量を抑えることができる。また、LCDソースドライバICにおいて、抵抗比精度が約15mV以下である場合に、画像ばらつきが目で確認されないレベルとなる。従って、本実施形態によれば、抵抗比精度を10mV程度とすることができ、高精細なLCDソースドライバICを実現することができる。なお、ダミー抵抗素子とダミー拡散層の重なり量Xは、ディッシング現象の発生の抑制や、抵抗比精度の向上、基板のエッチング時におけるエッチング残りの発生の抑制等を考慮して、最適な値をとるように適宜設計することができる。本実施形態においても、第1の実施形態と同様の効果を得ることができる。図12は、図7に示す半導体装置104の変形例に係る半導体装置106を示す平面図である。半導体装置106は、ダミー抵抗素子12と重なる領域に設けられるダミー拡散層20が第1方向および第2方向において互いに分離していないことを除いて、半導体装置104と同様の構成を有する。第3の実施形態に係る半導体装置104は、半導体装置106のような構成を有していてもよい。図13は、第4の実施形態に係る半導体装置108を示す平面図であって、第3の実施形態に係る図7に対応している。本実施形態に係る半導体装置108は、ダミー拡散層20の構成を除いて、第3の実施形態に係る半導体装置104と同様の構成を有する。本実施形態において、ダミー拡散層20の一部は、平面視で、隣接する二つのダミー抵抗素子12間に位置している。複数のダミー拡散層20は、平面視でダミー抵抗素子12と重なる領域、およびその相互間に位置する領域において、第2方向に互いに隣接する二つのダミー拡散層20の間隔が一定となるように配置されている。また、本実施形態において、ダミー拡散層20の一部は、平面視で、隣接する抵抗素子10とダミー抵抗素子12との間に位置していてもよい。この場合、平面視におけるダミー拡散層20と抵抗素子10との間隔は、例えば1μm以上であることが好ましい。平面視におけるダミー拡散層20と抵抗素子10との間隔を1μm以上に保つことで、ダミー拡散層20の影響により抵抗素子10の加工精度が悪化することを抑制できる。従って、抵抗素子10の抵抗比精度を良好に保つことができる。本実施形態においても、第3の実施形態と同様の効果を得ることができる。また、ダミー拡散層20の一部は、平面視で、隣接する二つのダミー抵抗素子12間に位置している。このため、抵抗素子形成領域40に対するダミー拡散層20の面積占有率を向上させることができる。従って、ディッシング現象の発生を抑制することができる。本実施形態に係る半導体装置108によれば、抵抗素子形成領域40に対するダミー拡散層20の面積占有率は、第3の実施形態と比べて5~15程度向上する。以上、図面を参照して本発明の実施形態について述べたが、これえらは本発明の例示であり、上記以外の様々な構成を採用することもできる。