基板と、前記基板上に形成されたゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された第1ソース電極と、前記第1ソース電極上に形成された第2ソース電極と、前記ゲート絶縁膜上に形成された第1ドレイン電極と、前記第1ドレイン電極上に形成された第2ドレイン電極と、少なくとも前記第2ソース電極の一部及び前記第2ドレイン電極の一部を露出する開口を有する隔壁部と、前記開口内に形成され、少なくとも前記第2ソース電極及び前記第2ドレイン電極と接する半導体層と、前記半導体層の上方に形成された絶縁層と、前記絶縁層上に形成された画素電極と、前記絶縁層に形成され、前記画素電極と前記第2ドレイン電極又は前記第2ソース電極とを接続するためのコンタクトホールと、を含み、前記第2ソース電極及び前記第2ドレイン電極の膜構造は、前記第1ソース電極及び前記第1ドレイン電極の膜構造よりも疎である、表示パネル装置。前記第1ソース電極及び前記第1ドレイン電極のシート抵抗は、前記第2ソース電極及び前記第2ドレイン電極のシート抵抗よりも小さい、請求項1に記載の表示パネル装置。前記第1ソース電極及び前記第1ドレイン電極のシート抵抗は、0.5~5Ω/□であり、前記第2ソース電極及び前記第2ドレイン電極のシート抵抗は、80~140Ω/□である、請求項2に記載の表示パネル装置。前記第2ドレイン電極は、前記半導体層と接する部分における膜厚が前記半導体層と接しない部分における膜厚よりも薄く、かつ、前記コンタクトホールに対応する部分に窪み部が形成されている、請求項1~3のいずれか1項に記載の表示パネル装置。前記第2ソース電極及び前記第2ドレイン電極の膜厚は、20nm以上である、請求項1~4のいずれか1項に記載の表示パネル装置。基板上にゲート電極を形成する第1工程と、前記ゲート電極上にゲート絶縁膜を形成する第2工程と、前記ゲート絶縁膜上に第1金属膜を形成する第3工程と、前記第1金属膜上に、当該第1金属膜の膜構造よりも疎である膜構造を有する第2金属膜を形成する第4工程と、前記第1金属膜及び前記第2金属膜をパターニングすることにより、ソース電極及びドレイン電極を形成する第5工程と、前記ソース電極及び前記ドレイン電極上に隔壁層を形成する第6工程と、前記隔壁層をパターニングすることにより、前記ソース電極と前記ドレイン電極との間における前記ゲート絶縁膜と、前記ソース電極及び前記ドレイン電極の一部とを露出するように開口を形成することで隔壁を形成する第7工程と、前記開口内において、前記ソース電極及び前記ドレイン電極の上面と前記ゲート絶縁膜の上面とにわたって半導体層を形成する第8工程と、前記半導体層の上方に絶縁層を形成する第9工程と、前記隔壁を挟んで前記半導体層とは反対側の領域における前記ドレイン電極上の前記絶縁層にコンタクトホールを形成して前記ドレイン電極を露出する第10工程と、前記絶縁層上及び前記コンタクトホールから露出する前記ドレイン電極上に画素電極を形成する第11工程と、を含む、表示パネル装置の製造方法。前記第7工程において、前記隔壁層に前記開口を形成する際に前記第2金属膜の上層の一部を除去すると同時に、当該第2金属膜上における前記隔壁層の残渣を除去する、請求項6に記載の表示パネル装置の製造方法。前記第10工程と前記第11工程との間に、前記コンタクトホールから露出する前記ドレイン電極に形成された表面酸化膜を除去する工程を含む、請求項6又は7に記載の表示パネル装置の製造方法。前記表面酸化膜を除去する工程において、前記コンタクトホールから露出する前記ドレイン電極における前記第2金属膜に窪み部が形成される、請求項8に記載の表示パネル装置の製造方法。近年、表示パネル装置の大画面化に伴って画素回路部における配線が長くなり、配線抵抗が高くなり、表示画像の品質が劣化するという問題がある。特に、薄膜トランジスタにおけるソースドレイン電極は、その一部が延設されて配線としても機能することから、ソースドレイン電極の材料及び構造は、薄膜トランジスタとしての性能だけではなく、配線としての性能も要求される。また、チャネル層として液相プロセスにより形成される半導体層を用いる場合は、半導体層を区画するために隔壁部を形成される。この際、ソースドレイン電極の表面上に隔壁部の残渣が残る場合がある。ソースドレイン電極上に残渣が存在すると、ソースドレイン電極と接する部分における半導体層の結晶性が劣化して、TFT特性が低下するという問題がある。さらに、表示パネル装置では、駆動回路部を平坦化するために薄膜トランジスタを覆うように絶縁層が形成され、当該絶縁層上に表示素子の画素電極が形成される。ソースドレイン電極と画素電極とは絶縁層に形成されたコンタクトホールを介して接続されるが、絶縁層を焼成する際、コンタクトホール部のソースドレイン電極の表面が高温雰囲気に曝されてソースドレイン電極の表面に酸化膜が形成される。これにより、ソースドレイン電極と画素電極とのコンタクト抵抗が増大するとともに、コンタクト抵抗値にばらつきが発生して、歩留まりが低下するという問題がある。本発明は、上記問題を解決するためになされたものであり、低抵抗化配線とすることができるとともに、画素電極との良好なコンタクトを実現しかつ優れたTFT特性を実現できるソースドレイン電極を有する薄膜トランジスタを備える表示パネル装置及びその製造方法を提供することを目的とする。上記問題を解決するために、本発明に係る表示パネル装置の一態様は、基板と、前記基板上に形成されたゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された第1ソース電極と、前記第1ソース電極上に形成された第2ソース電極と、前記ゲート絶縁膜上に形成された第1ドレイン電極と、前記第1ドレイン電極上に形成された第2ドレイン電極と、少なくとも前記第2ソース電極の一部及び前記第2ドレイン電極の一部を露出する開口を有する隔壁部と、前記開口内に形成され、少なくとも前記第2ソース電極及び前記第2ドレイン電極と接する半導体層と、前記半導体層の上方に形成された絶縁層と、前記絶縁層上に形成された画素電極と、前記絶縁層に形成され、前記画素電極と前記第2ドレイン電極又は前記第2ソース電極とを接続するためのコンタクトホールと、を含み、前記第2ソース電極及び前記第2ドレイン電極の膜構造は、前記第1ソース電極及び前記第1ドレイン電極の膜構造よりも疎である。本発明に係る表示パネル装置によれば、低抵抗化配線とすることができる。また、画素電極との良好なコンタクトを実現しかつ優れたTFT特性を実現できるソースドレイン電極を有する薄膜トランジスタを実現することができる。本発明に係る表示パネル装置の一態様は、基板と、前記基板上に形成されたゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された第1ソース電極と、前記第1ソース電極上に形成された第2ソース電極と、前記ゲート絶縁膜上に形成された第1ドレイン電極と、前記第1ドレイン電極上に形成された第2ドレイン電極と、少なくとも前記第2ソース電極の一部及び前記第2ドレイン電極の一部を露出する開口を有する隔壁部と、前記開口内に形成され、少なくとも前記第2ソース電極及び前記第2ドレイン電極と接する半導体層と、前記半導体層の上方に形成された絶縁層と、前記絶縁層上に形成された画素電極と、前記絶縁層に形成され、前記画素電極と前記第2ドレイン電極又は前記第2ソース電極とを接続するためのコンタクトホールと、を含み、前記第2ソース電極及び前記第2ドレイン電極の膜構造は、前記第1ソース電極及び前記第1ドレイン電極の膜構造よりも疎である。本態様によれば、上層の第2ソース電極及び第2ドレイン電極の膜構造が、下層の第1ソース電極及び前記第1ドレイン電極の膜構造よりも疎となっている。すなわち、ソース電極及びドレイン電極が、低密度膜からなる上層膜第2ソース電極、第2ドレイン電極と高密度膜からなる下層膜第1ソース電極、第1ドレイン電極との積層構造であるので、ソース電極及びドレイン電極の配線抵抗を小さくすることができる。これにより、表示画像の品質を向上させることができる。さらに、本態様では、ソース電極及びドレイン電極の上層膜を溶解しやすい低密度膜としているので、低密度膜に生成された表面酸化膜を容易に除去することができ、この表面酸化膜の除去と同時に低密度膜の表面に残る隔壁層の残渣をも除去することができる。これにより、低密度膜と接触する半導体層の結晶性を良好なものとすることができる。また、低密度膜は酸化されやすいことから、半導体層と低密度膜との界面に酸化膜を容易に形成することができるので、ソース電極又はドレイン電極と半導体層との間における電荷の注入特性を向上させることもできる。従って、オン特性に優れた薄膜トランジスタを実現することができる。しかも、本態様によれば、低密度膜である第2ドレイン電極の表面酸化膜は容易に除去することができるので、コンタクトホール内における第2ドレイン電極の表面酸化膜を容易に除去することができる。これにより、第2ドレイン電極と画素電極との間におけるコンタクト抵抗を低減することができることから、ドレイン電極と画素電極との良好なコンタクトが実現可能である。さらに、本発明に係る表示パネル装置の一態様において、前記第1ソース電極及び前記第1ドレイン電極のシート抵抗は、前記第2ソース電極及び前記第2ドレイン電極のシート抵抗よりも小さいことが好ましい。この場合、さらに、前記第1ソース電極及び前記第1ドレイン電極のシート抵抗は、0.5~5Ω/□であり、前記第2ソース電極及び前記第2ドレイン電極のシート抵抗は、80~140Ω/□であることが好ましい。本態様により、第1ソース電極及び第1ドレイン電極を所望の高密度膜にすることができ、また、第2ソース電極及び第2ドレイン電極を所望の低密度膜にすることができる。さらに、本発明に係る表示パネル装置の一態様において、前記第2ドレイン電極は、前記半導体層と接する部分における膜厚が前記半導体層と接しない部分における膜厚よりも薄く、かつ、前記コンタクトホールに対応する部分に窪み部が形成されていることが好ましい。本態様によれば、第2ドレイン電極の表面酸化膜が除去された構成とすることができるので、半導体層の形成領域では隔壁層の残渣がなく、かつ、画素電極とコンタクト領域では良好なコンタクトを実現することができる。さらに、本発明に係る表示パネル装置の一態様において、前記第2ソース電極及び前記第2ドレイン電極の膜厚は、20nm以上であることが好ましい。本態様によれば、上層の第2ソース電極及び第2ドレイン電極の表面酸化膜を除去したとしても、下層の第1ソース電極及び第1ドレイン電極まで除去されることがない。また、本発明に係る表示パネル装置の製造方法の一態様は、基板上にゲート電極を形成する第1工程と、前記ゲート電極上にゲート絶縁膜を形成する第2工程と、前記ゲート絶縁膜上に第1金属膜を形成する第3工程と、前記第1金属膜上に、当該第1金属膜の膜構造よりも疎である膜構造を有する第2金属膜を形成する第4工程と、前記第1金属膜及び前記第2金属膜をパターニングすることにより、ソース電極及びドレイン電極を形成する第5工程と、前記ソース電極及び前記ドレイン電極上に隔壁層を形成する第6工程と、前記隔壁層をパターニングすることにより、前記ソース電極と前記ドレイン電極との間における前記ゲート絶縁膜と、前記ソース電極及び前記ドレイン電極の一部とを露出するように開口を形成することで隔壁を形成する第7工程と、前記開口内において、前記ソース電極及び前記ドレイン電極の上面と前記ゲート絶縁膜の上面とにわたって半導体層を形成する第8工程と、前記半導体層の上方に絶縁層を形成する第9工程と、前記隔壁を挟んで前記半導体層とは反対側の領域における前記ドレイン電極上の前記絶縁層にコンタクトホールを形成して前記ドレイン電極を露出する第10工程と、前記絶縁層上及び前記コンタクトホールから露出する前記ドレイン電極上に画素電極を形成する第11工程と、を含む。本態様によれば、第2金属膜である低密度膜を上層膜とし、かつ第1金属膜である高密度膜を下層膜とする積層構造のソース電極及びドレイン電極を形成することができる。これにより、ソース電極及びドレイン電極の配線抵抗を小さくすることができる。さらに、本態様では、ソース電極及びドレイン電極の上層膜を溶解しやすい低密度膜としているので、隔壁を形成するときの工程において、低密度膜に生成された表面酸化膜を容易に除去することができ、これと同時に低密度膜の表面に残る隔壁層の残渣を除去することができる。これにより、低密度膜と接触する半導体層の結晶性を良好なものとすることができ、オン特性に優れた薄膜トランジスタを実現することができる。さらに、本発明に係る表示パネル装置の製造方法の一態様において、前記第7工程において、前記隔壁層に前記開口を形成する際に前記第2金属膜の上層の一部を除去すると同時に、当該第2金属膜上における前記隔壁層の残渣を除去することが好ましい。本態様によれば、低密度膜である第2金属膜に生成された表面酸化膜を除去すると同時に、第2金属膜の表面に残る隔壁層の残渣を除去することができる。さらに、本発明に係る表示パネル装置の製造方法の一態様において、前記第10工程と前記第11工程との間に、前記コンタクトホールから露出する前記ドレイン電極に形成された表面酸化膜を除去する工程を含むことが好ましい。本態様によれば、ドレイン電極の表面層である第2金属膜は低密度膜であるので、第2金属膜の表面酸化膜を容易に除去することができる。これにより、第2ドレイン電極と画素電極との間におけるコンタクト抵抗を低減することができる。さらに、本発明に係る表示パネル装置の製造方法の一態様において、前記表面酸化膜を除去する工程において、前記コンタクトホールから露出する前記ドレイン電極における前記第2金属膜に窪み部が形成されることが好ましい。本態様によれば、第2金属膜の表面酸化膜を除去することにより窪み部が形成される。これにより、表面酸化膜のない窪み部を介してドレイン電極と画素電極とを接触させることができる。実施の形態以下、本発明に係る表示パネル装置及びその製造方法について、実施の形態に基づいて説明するが、本発明は、請求の範囲の記載に基づいて特定される。よって、以下の実施の形態における構成要素のうち、請求項に記載されていない構成要素は、本発明の課題を達成するのに必ずしも必要ではないが、より好ましい形態を構成するものとして説明される。なお、各図は、模式図であり、必ずしも厳密に図示したものではない。本実施の形態に係る表示パネル装置は、複数の画素がマトリクス状に配置された画素部表示部を有する有機EL表示装置であって、各画素に対応するように形成された有機EL素子を含むEL層と、薄膜トランジスタ及び配線等によって構成される画素回路部を含むTFT層とを備える。画素回路部は、各画素に対応するように形成された画素駆動用の駆動トランジスタ及び画素選択用のスイッチングトランジスタと、ソース配線、ゲート配線、電源線及びその他の各種配線とによって構成されている。まず、本発明の実施の形態に係る表示パネル装置100の一画素サブ画素の構成について、図1を用いて説明する。図1は、本発明の実施の形態に係る表示パネル装置の一画素の構成を示す断面図である。図1に示すように、表示パネル装置100は、基板1と、基板1上に形成された、ゲート電極2、ゲート絶縁膜3、ソース電極4、ドレイン電極5、第1隔壁部6及び半導体層7からなる薄膜トランジスタ110と、薄膜トランジスタ110を覆うように形成された絶縁層8と、絶縁層8上に形成された、下部電極9、第2隔壁部10、有機層11及び上部電極12からなる有機EL素子120と、有機EL素子120を覆うように形成された封止層13と、封止基板14とを備える。薄膜トランジスタ110は、チャネル層となる半導体層7が第1隔壁部6の開口内に塗布されることで形成されている。本実施の形態における薄膜トランジスタ110は、特に、半導体層7が有機材料によって構成された有機薄膜トランジスタである。また、薄膜トランジスタ110は、ボトムゲート型の薄膜トランジスタである。基板1上には、複数の薄膜トランジスタ110がアレイ状に形成される。図1に示される薄膜トランジスタ110は、pチャネル型の駆動トランジスタであり、ドレイン電極5が有機EL素子120の下部電極9と電気的に接続されている。なお、図1には、スイッチングトランジスタは図示されていない。以下、薄膜トランジスタ110の各構成要素について詳述する。基板1は、例えば、石英ガラス又は無アルカリガラスからなるガラス基板である。なお、基板1としては、プラスチックフィルム等の可撓性を有するフレキシブル基板等を用いても構わない。ゲート電極2は、基板1上に所定形状にパターン形成されている。ゲート電極2は、導電性材料又はその合金等の単層構造又は多層構造からなり、例えば、モリブデンMo、アルミニウムAl、銅Cu、タングステンW、チタンTi、クロムCr、又はモリブデンタングステンMoW等を用いて形成される。ゲート絶縁膜3ゲート絶縁層は、ゲート電極2上に形成される。本実施の形態において、ゲート絶縁膜3は、ゲート電極2を覆うように基板1上の全面に形成される。ゲート絶縁膜3は、シリコン酸化膜又はシリコン窒化膜等の単層膜又は積層膜からなる無機絶縁膜によって形成することができる。なお、ゲート絶縁膜3としては、ポリイミド、ポリビニルフェノール、ポリプロピレン等の有機絶縁膜によっても形成することができる。一対のソース電極4及びドレイン電極5は、ゲート絶縁膜3上に形成され、ゲート電極2の上方において所定の間隔をあけて対向配置される。ソース電極4及びドレイン電極5は、導電性材料又はその合金等によって構成することができ、例えば、Mo、W又はMoW等を用いて形成することができる。ソース電極4は、複数層からなり、本実施の形態では、ゲート絶縁膜3の表面に形成された第1ソース電極41と、第1ソース電極41上に形成された第2ソース電極42との2層からなる。第1ソース電極41と第2ソース電極42とは異なる密度の膜質で構成されており、下層の第1ソース電極41は高密度膜であり、上層の第2ソース電極42は低密度膜である。すなわち、上層の第2ソース電極42の膜構造は、下層の第1ソース電極41の膜構造よりも疎である。逆に、下層の第1ソース電極41の膜構造は、上層の第2ソース電極42の膜構造よりも密である。このような膜構造により、第1ソース電極41のシート抵抗は第2ソース電極42のシート抵抗よりも小さくなる。具体的には、第1ソース電極41のシート抵抗は0.5~5[Ω/□]であり、第2ソース電極42のシート抵抗は80~140[Ω/□]である。なお、本実施の形態において、低密度膜である第2ソース電極42の膜厚は高密度膜である第1ソース電極41の膜厚よりも薄く、例えば、第2ソース電極42の膜厚を20~50nmとし、第1ソース電極41の膜厚を50~800nmとすることができる。ドレイン電極5も、ソース電極4と同様に複数層からなり、本実施の形態では、ゲート絶縁膜3の表面に形成された第1ドレイン電極51と、第1ドレイン電極51上に形成された第2ドレイン電極52との2層からなる。ドレイン電極5においても、第1ドレイン電極51と第2ドレイン電極52とは異なる密度の膜質で構成されており、下層の第1ドレイン電極51は高密度膜であり、上層の第2ドレイン電極52は低密度膜である。すなわち、上層の第2ドレイン電極52の膜構造は、下層の第1ドレイン電極51の膜構造よりも疎であり、逆に、下層の第1ドレイン電極51の膜構造は、上層の第2ドレイン電極52の膜構造よりも密である。このような膜構造により、ソース電極4と同様に、下層の第1ドレイン電極51のシート抵抗は上層の第2ドレイン電極52のシート抵抗よりも小さくなる。具体的には、第1ドレイン電極51のシート抵抗は0.5~5[Ω/□]であり、第2ドレイン電極52のシート抵抗は80~140[Ω/□]である。なお、本実施の形態において、低密度膜である第2ドレイン電極52の膜厚は高密度膜である第1ドレイン電極51の膜厚よりも薄く、例えば、第2ドレイン電極52の膜厚を20~50nmとし、第1ドレイン電極51の膜厚を50~800nmとすることができる。本実施の形態において、一対のソース電極4及びドレイン電極5は、上層膜第2ソース電極42、第2ドレイン電極52と下層膜第1ソース電極41、第1ドレイン電極51とがそれぞれ同層に形成されているので、下層に位置する第1ソース電極41と第1ドレイン電極51とは同じ材料かつ同じ膜厚である。同様に、上層に位置する第2ソース電極42と第2ドレイン電極52とは同じ材料かつ同じ膜厚である。また、第1ソース電極41のシート抵抗と第1ドレイン電極51のシート抵抗とは同じ値であり、第2ソース電極42のシート抵抗と第2ドレイン電極52のシート抵抗とは同じ値である。なお、本実施の形態において、第1ソース電極41、第2ソース電極42、第1ドレイン電極51及び第2ドレイン電極52は、いずれもMoによって形成した。また、図1に示すように、本実施の形態におけるドレイン電極5は、半導体層7とは反対側の部分が延設されている。このドレイン電極5が延設された部分は、他の導電部と接続するための配線配線層として機能し、本実施の形態では、有機EL素子120の下部電極9との接続配線である。具体的には、ドレイン電極5上に形成された第1隔壁部6の隔壁を境にして、半導体層7と接する側とは反対側の部分が配線となる。すなわち、ドレイン電極5は、第1隔壁部6の隔壁を挟んで、一方が半導体層7と接続される部分であり、他方が下部電極9と接続される部分である。第1隔壁部6は、TFT層に形成されるTFTバンク層であって、ソース電極4及びドレイン電極5上に形成される。第1隔壁部6は、半導体層7を画素ごとに区画する開口と、半導体層7の周囲を規制する隔壁バンクとによって構成されている。第1隔壁部6の隔壁は、塗布された半導体層7を規制する機能を有し、例えば、半導体層7を形成するための溶剤が塗布されたときに、当該溶剤の流れをせき止める。また、第1隔壁部6の開口は、ソース電極4の一部、ドレイン電極5の一部及びゲート絶縁膜の一部を露出させるように構成されている。具体的に、第1隔壁部6の開口は、第2ソース電極42の半導体層7側の上面の一部、第1ソース電極41の側面、ゲート電極2の上方におけるゲート絶縁膜3の表面、第1ドレイン電極51の側面、及び、第2ドレイン電極52の半導体層7側の上面の一部を露出するように形成される。第1隔壁部6の隔壁部分は、レジスト等の感光性樹脂を用いて形成することができ、この感光性樹脂を部分的に露光し現像することによって開口を形成することができる。なお、第1隔壁部6に対して所定の表面処理を行うことにより、第1隔壁部6の表面に撥水性を持たせることが好ましい。半導体層7は、少なくともソース電極4及びドレイン電極5と接するように、第1隔壁部6の開口内に形成される。半導体層7は、薄膜トランジスタのチャネル層として機能し、ゲート電極2の上方に形成される。本実施の形態において、半導体層7は、ソース電極4とドレイン電極5との間のゲート絶縁膜3上、ソース電極4上及びドレイン電極5上に形成されており、ソース電極4の第2ソース電極42の上面からドレイン電極5の第2ドレイン電極52の上面にわたって形成されている。半導体層7は、塗布型の半導体層であり、インクジェット法等の印刷法によって第1隔壁部6の開口内に溶剤等の所定の材料を塗布して結晶化することによって形成することができる。塗布型の半導体層7としては、例えば、ペンタセン、フタロシアニン系、又は、ポルフィリン系の可溶性の有機材料を用いた有機半導体層、又は、IGZOInGaZnOx等の透明アモルファス酸化物半導体を用いた酸化物半導体層がある。本実施の形態では、半導体層7として有機材料を用いている。なお、図示しないが、第1隔壁部6の開口内において、半導体層7を保護するために半導体層7を覆うように保護膜を形成してもよい。保護膜としては、アクリルポリマー等の高分子材料あるいはアクリルモノマー等の低分子材料の有機材料を用いることができる。保護膜を形成することによって、水分や酸素などが半導体層7へ侵入することを抑制することができる。絶縁層8は、半導体層7の上方に形成される。本実施の形態において、絶縁層8は、複数の薄膜トランジスタ110を覆うように基板1の全面上方に形成された平坦化絶縁層である。すなわち、絶縁層8は、層間のリーク電流の発生を抑制する層間絶縁膜であるとともに、薄膜トランジスタ110の表面を平坦化する厚膜の平坦化膜である。絶縁層8は、例えば、レジストなどの有機材料やSOGSpinOnGlassなどの無機材料を用いて形成することができる。また、絶縁層8には、有機EL素子120の下部電極9とドレイン電極5ドレイン電極5の延設部分とを接続するためのコンタクトホール8Hが設けられている。コンタクトホール8Hは、ドレイン電極5上の絶縁層8を除去することにより形成される。コンタクトホール8Hを形成することによって、ドレイン電極5の表面、すなわち、第2ドレイン電極52の表面を露出させることができ、コンタクトホール8Hを介して第2ドレイン電極52と下部電極9とを接続することができる。次に、有機EL素子120の構成要素について詳述する。本実施の形態における有機EL素子120は、トップエミッション型の有機EL素子であって、絶縁層8上において画素単位発光単位で形成されている。下部電極9は、絶縁層8上に形成され、駆動回路部から電流が流れ込む陽極アノードであって有機EL素子120の画素電極として機能する。また、本実施の形態における有機EL素子120はトップエミッション型であるので、下部電極9は反射電極として構成されている。反射電極としての下部電極9は、例えば、Al又は銀合金APCなどの反射金属の単層構造、あるいは、インジウム錫酸化物ITO:IndiumTinOxideなどの透明金属酸化物と銀合金APCなどの反射金属との2層構造とすることができる。下部電極9は、画素ごとに分離形成されている。なお、ボトムエミッション型の有機EL素子とする場合、下部電極9は、ITOなどの透明金属酸化物のみからなる透明電極とする。また、上述のように、下部電極9は、絶縁層8を貫通するコンタクトホール8Hを介して、薄膜トランジスタ110のドレイン電極5と電気的に接続されている。本実施の形態において、下部電極9は、コンタクトホール8Hの底部において露出する低密度層の第2ドレイン電極52と接するように形成されている。これにより、下部電極9には、駆動トランジスタとしての薄膜トランジスタ110のドレイン電極5から、ソース配線から供給されたデータ電圧に対応する電流が供給される。有機層11は、下部電極9上において画素単位で形成されており、所定の有機発光材料で構成される発光層を含む有機EL層である。発光層は、下部電極9と上部電極12とに所定の電圧が印加されることにより注入された電子と正孔とが再結合して生じるエネルギーにより当該発光層の発光材料が励起されて発光する。発光層は、例えば、下層としてα-NPDBis[N-1-naphthyl-N-phenyl]benzidineを用い、上層としてAlq3tris-8-hydroxyquinolinealuminumを用いた積層構造とすることができる。また、有機層11は、発光層の他に、正孔注入層、正孔輸送層、電子輸送層又は電子注入層を含み、これらの層の全部又は一部の層が積層されて構成される。この場合、例えば、正孔注入層としては、PEDOTポリエチレンジオキシチオフェンなどの化合物などを用いることができ、正孔輸送層としては、トリフェルアミンやポリアニリンなどを用いることができ、電子注入層としては、ポリフェニレンビニレンPPVなどを用いることができる。上部電極12は、駆動回路部へ電流が流れ出す陰極カソードであり、下部電極9に対して負の電圧を発光層に印加して、電子を発光層に注入する機能を有する。上部電極12は、下部電極9と対向するように形成された透明電極であって、有機層11上に形成される。なお、本実施の形態における上部電極12は、各画素に共通となるように形成された共通電極である。上部電極12は、透過率の高い材料及び構造を用いることが好ましく、ITO又はインジウム亜鉛酸化物IZO:IndiumZincOxideなどの透明金属酸化物によって構成することができる。なお、本実施の形態において、上部電極12の電位は接地電位としている。第2隔壁部10は、有機EL層に形成されるELバンク層であって、絶縁層8上に形成される。第2隔壁部10は、有機層11を画素ごとに分離して区画するための開口と、有機層11の周囲を規制する隔壁バンクとによって構成されている。第2隔壁部10の隔壁部分は、レジスト等の感光性樹脂を用いて形成することができ、この感光性樹脂を部分的に露光及び現像することによって開口を形成することができる。封止層13は、有機EL素子120までが形成された基板1と封止基板14とを接合する接着層として機能するとともに、有機EL素子120を封止して保護する保護層としても機能する。封止層13の材料としては、例えば、アクリル系又はエポキシ系の樹脂などを用いることができる。なお、上部電極12と封止層13との間に、さらに有機EL素子120を水分や酸素から保護するために薄膜封止層を形成してもよい。薄膜封止層の材料としては、例えば、窒化珪素SiN又は酸窒化珪素SiON等の透明絶縁材料を用いることができる。封止基板14は、有機EL素子120を封止して有機EL素子120を外部から保護する基板である。すなわち、封止基板14は、表示パネル装置100の外面を形成する。また、封止基板14は、有機EL素子120の発光層から放出される光を透過する。封止基板14には、複数の画素のそれぞれに対応する有機EL素子120が所望に発光することによって、所望の画像が表示される。封止基板14としては、例えば透明ガラス基板を用いることができる。なお、必要に応じて封止基板14の内面に、赤色、緑色及び青色の各色に対応するカラーフィルタを形成してもよく、この場合、封止基板14はカラーフィルタを通過した光を透過する。以上のように構成される表示パネル装置100において、ソース電極4とドレイン電極5とは、下層の第1ソース電極41及び第1ドレイン電極51が高密度膜であり、上層の第2ソース電極42及び第2ドレイン電極52が低密度膜となっている。すなわち、第2ソース電極42及び第2ドレイン電極52の膜構造は、第1ソース電極41及び第1ドレイン電極51の膜構造よりも疎となっている。ここで、ソース電極4及びドレイン電極5の膜構造について、図2A及び図2Bを用いて詳述する。図2Aは、様々な成膜条件によってスパッタ成膜したときの膜構造をモデル化したThorntonモデル出典:市村博司、池永勝著、プラズマプロセスによる薄膜の基礎と応用、日刊工業新聞社2005を示す図である。図2Bは、Mo単層における低密度膜及び高密度膜とシート抵抗との関係を示す図である。図2Aに示すように、スパッタリングによって成膜したときの膜構造は、Ar圧力スパッタ圧力及び基板温度の成膜条件によって、多孔質の膜構造となる領域Zone1と、緻密な膜構造となる領域ZoneTと、柱状粒子の膜構造となる領域Zone2と、再結晶化した結晶粒子の膜構造となる領域Zone3とに区分することができる。本実施の形態において、ソース電極4及びドレイン電極5における下層の第1ソース電極41及び第1ドレイン電極51は、Mo単層の高密度膜であって、図2Aの矢印Hで示す条件で成膜している。この場合、高密度膜である第1ソース電極41及び第1ドレイン電極51は、ZoneTの膜構造、すなわち緻密な膜構造を有している。一方、ソース電極4及びドレイン電極5における上層の第2ソース電極42及び第2ドレイン電極52は、Mo単層の低密度膜であって、図2Aの矢印Lで示す条件で成膜している。この場合、低密度膜である第2ソース電極42及び第2ドレイン電極52は、Zone1の膜構造、すなわち多孔質の膜構造を有している。このように、低密度膜である第2ソース電極42及び第2ドレイン電極52の膜質は、高密度膜である第1ソース電極41及び第1ドレイン電極51の膜質に比べて、疎となっている。つまり、低密度膜は多孔質の膜構造を有しており、緻密な構造を有する高密度膜に比べて単位堆積当たりに占めるMoの割合が小さくなっていると考えられる。なお、本実施の形態において、高密度膜及び低密度膜の成膜条件スパッタ圧は、それぞれ、0.16Pa、1.0Paとした。また、基板温度はいずれも50°Cとした。また、図2Aの成膜条件にてMo単層の低密度膜L及び高密度膜Hを複数成膜し、それぞれの膜のシート抵抗を測定した。その測定結果を図2Bに示す。図2Bに示すように、Mo単層からなる低密度膜のシート抵抗は、約100Ω/□を中心として80~130Ω/□である。一方、Mo単層からなる高密度膜のシート抵抗は、~2Ω/□である。このように、Mo単層の高密度膜のシート抵抗は、Mo単層の低密度膜のシート抵抗よりも小さくなることが分かった。このように、高密度膜である第1ソース電極41及び第1ドレイン電極51は、低密度膜である第2ソース電極42及び第2ドレイン電極52よりも、抵抗を小さくすることができるので、同じ膜厚で低密度膜の単層のみでソース電極及びドレイン電極を形成する場合と比べて、ソース電極4及びドレイン電極5の抵抗を小さくすることができる。この結果、ソース電極4及びドレイン電極5の配線部分についても低抵抗化することができる。次に、本発明の実施の形態に係る表示パネル装置100の製造方法について、図3を用いて説明する。図3は、本発明の実施の形態に係る表示パネル装置の製造方法における各工程を説明するための断面図である。まず、図3のaに示すように、基板1を準備する。本実施の形態では、基板1として透明ガラス基板を準備した。なお、基板1上には、必要に応じてアンダーコート層を形成してもよい。次に、図3のbに示すように、基板1上に所定形状のゲート電極2を形成する。具体的には、基板1上にゲート電極2の材料を堆積させてゲート金属膜を形成し、その後、フォトリソグラフィ及びエッチングによってゲート金属膜をパターニングすることで所定形状のゲート電極2を形成する。ゲート金属膜は、スパッタ又は蒸着によって成膜することができ、ゲート金属膜のエッチングは、ウェットエッチング又はドライエッチングを用いることができる。次に、図3のcに示すように、ゲート電極2上にゲート絶縁膜3を形成する。ゲート絶縁膜3は基板1上の全面に形成され、材料に応じてプラズマCVDChemicalVaporDeposition法又は塗布法によって形成することができる。例えば、ゲート絶縁膜3として、シリコン酸化膜又はシリコン窒化膜等の無機絶縁膜を用いる場合は、プラズマCVD法によってゲート絶縁膜3を成膜することができる。また、ゲート絶縁膜3として、ポリイミド、ポリビニルフェノール又はポリプロピレン等の有機絶縁膜を用いる場合は、塗布法によってゲート絶縁膜3を成膜することができる。次に、図3のdに示すように、ゲート絶縁膜3上の全面に、ソース電極4及びドレイン電極5の下層膜第1ソース電極41及び第1ドレイン電極51となる材料を、所定の成膜条件にて堆積させることによって高密度膜である高密度金属膜HM第1金属膜を成膜する。本実施の形態では、スパッタによってMo単層の高密度膜からなる高密度金属膜HMを成膜した。この場合、成膜条件は、図2Aに示すZoneTにおける条件を用いた。これにより、緻密な膜構造を有する高密度金属膜HMを成膜することができる。引き続き、図3のeに示すように、高密度金属膜HM上の全面に、ソース電極4及びドレイン電極5の上層膜第2ソース電極42及び第2ドレイン電極52となる材料を、所定の成膜条件にて堆積させることによって低密度膜である低密度金属膜LM第2金属膜を成膜する。本実施の形態では、スパッタによってMo単層の低密度膜からなる低密度金属膜LMを成膜した。この場合、成膜条件は、図2Aに示すZone1における条件を用いた。これにより、高密度金属膜HMよりも膜構造が疎である多孔質の構造を有する低密度金属膜LMを成膜することができる。なお、高密度金属膜HMと低密度金属膜LMとは大気曝露させることなく連続成膜によって形成することができる。この場合、成膜途中でスパッタの成膜条件をZoneTからZone1に変更することによって高密度金属膜HMと低密度金属膜LMとの積層膜を形成することができる。次に、図3のfに示すように、フォトリソグラフィ及びエッチングによって、高密度金属膜HM及び低密度金属膜LMの積層膜をパターニングすることにより、所定形状のソース電極4及びドレイン電極5を形成する。このエッチングによって、下層が第1ソース電極41で上層が第2ソース電極42である積層構造のソース電極4と、下層が第1ドレイン電極51で上層が第2ドレイン電極52である積層構造のドレイン電極5とを、同時にパターン形成することができる。また、このエッチングによって高密度金属膜HM及び低密度金属膜LMが除去された領域はゲート絶縁膜3が露出する。なお、高密度金属膜HM及び低密度金属膜LMの積層膜のエッチングは、ウェットエッチング又はドライエッチングを用いて行うことができる。さらに、ソース電極4及びドレイン電極5をパターン形成すると同時に、ソース電極4及びドレイン電極5が延設されて構成される配線もパターン形成することができる。すなわち、ソース電極4及びドレイン電極5の延設部分によって構成される配線を、ソース電極4及びドレイン電極5を同じ材料を用いて同時に形成することができ、これにより、下層膜が高密度膜で上層膜が低密度膜である積層膜からなる低抵抗配線を形成することができる。次に、図3のgに示すように、基板1の上方の全面に、第1隔壁部6の材料を塗布することによって隔壁層6Rを形成する。これにより、露出させたゲート絶縁膜3上とソース電極4及びドレイン電極5上とに隔壁層6Rが形成される。本実施の形態では、感光性樹脂を用いて隔壁層6Rを形成した。次に、図3のhに示すように、隔壁層6Rをパターニングすることにより、ソース電極4とドレイン電極5との間におけるゲート絶縁膜3とソース電極4及びドレイン電極5の一部とを再び露出させるように開口を形成することで、所定形状の第1隔壁部6を形成する。これにより、ソース電極4及びドレイン電極5上に所定形状の隔壁が形成される。このとき、第1隔壁部6の開口は、対向するソース電極4及びドレイン電極5の両方の端部上面を露出するように形成される。第1隔壁部6の開口の内壁である隔壁バンクは、ゲート電極2の上方においてゲート電極2の周囲を囲むように枠状に形成される。また、ドレイン電極5と下部電極9とのコンタクト部分おけるドレイン電極5の上の隔壁層6Rが除去されて、ドレイン電極5の第2ドレイン電極52が露出する。なお、隔壁層6Rのパターニングは、隔壁層6Rを露光及び現像することによって行うことができる。次に、第1隔壁部6の開口内に、半導体材料を含む溶液半導体溶液をインクジェット法にて塗布する。このとき、半導体材料を含む溶液は、露出するゲート絶縁膜3の上面に広がるとともに、ソース電極4及びドレイン電極5の対向端部の上面にも広がって、ゲート絶縁膜3の上面とソース電極4及びドレイン電極5の上面とにおいてほぼ均一な膜厚で塗布される。また、開口内に広がった半導体溶液は、第1隔壁部6の隔壁開口の内壁にガードされて半導体溶液の塗布領域が規制される。これにより、半導体溶液が第1隔壁部6の開口の外側に流れ出してしまうことを防止することができる。なお、半導体材料を含む溶液半導体溶液を塗布する方法は、インクジェット法に限らず、公知の溶液プロセスであってもよい。その後、所定の熱処理を行うことによって半導体材料を含む溶液を乾燥させて、半導体材料の結晶化を行う。これにより、図3のiに示すように、第1隔壁部6の開口内において、外周が規制された所定形状の半導体層7を形成することができる。これにより、ソース電極4及びドレイン電極5の上面とゲート絶縁膜3の上面とにわたって半導体層7を形成することができる。なお、上記のインクジェット法による半導体溶液の塗布は、第1隔壁部6の開口の中央付近に滴下して行うことが好ましい。これにより、半導体溶液は、第1隔壁部6の開口に囲まれる領域内に均一に広がるので、より均一な膜厚で半導体層7を形成することができる。また、本実施の形態において、半導体材料としては、ペンタセン、フタロシアニン系、又は、ポルフィリン系の可溶性の有機半導体材料を用いることができる。また、上記の所定の熱処理は、溶液に含まれる半導体材料が熱分解せずかつ結晶化する温度であって、溶液の溶媒を蒸発させることができる温度であることが好ましい。本実施の形態では、200°C前後の温度によって熱処理を行った。次に、図3のjに示すように、半導体層7の上方を含む基板1上の全面に、絶縁層8を形成する。絶縁層8は、その表面が平坦化されるように所望の厚さで形成する。なお、絶縁層8は、例えばSOG等の所定の材料を塗布して焼成することによって形成することができる。次に、図3のkに示すように、第1隔壁部6の隔壁を挟んで半導体層7とは反対側の領域におけるドレイン電極5上の絶縁層8にコンタクトホール8Hを形成してドレイン電極5の一部を露出する。このように絶縁層8にコンタクトホール8Hを形成することにより、ドレイン電極5の上層膜である第2ドレイン電極52の表面が露出する。次に、図3のlに示すように、絶縁層8上及びコンタクトホール8Hから露出するドレイン電極5上に下部電極9を形成する。下部電極9は、例えば、スパッタにより金属膜を成膜し、フォトリソグラフィ及びウェットエッチングによって当該金属膜をパターニングすることで形成することができる。次に、図3のmに示すように、感光性樹脂をパターニングすることによりマトリクス状の画素に対応する複数の開口を有する第2隔壁部10を形成する。続いて、第2隔壁部10の開口内に有機層11を形成する。有機層11は、例えば、PEDOT溶液をスピンコートすることにより正孔注入層を形成し、正孔注入層上に真空蒸着法によりα-NPD及びAlq3を積層して発光層を形成し、発光層上にニトロ置換フルオレノン誘導体などの化合物をスピンコート等によって積層して電子輸送層を形成することで作製することができる。その後、スパッタによって有機層11上にITOからなる上部電極12を形成する。これにより、有機EL素子120が作製される。次に、図3のnに示すように、上部電極12の上に封止層13を塗布して、その上に封止基板14を配置する。なお、封止基板14には、予めカラーフィルタ調光層を形成しておいてもよい。この場合、カラーフィルタが形成された面を上部電極12に対向させて、塗布した封止層13上に封止基板14を配置する。その後、封止基板14を上面側から下方に加圧しつつ熱又はエネルギー線を付加して封止層13を硬化する。これにより、封止基板14と上部電極12とを接着することができる。なお、封止層13を塗布する前に、上部電極12上に窒化珪素からなる薄膜封止層をプラズマCVD法により形成してもよい。以上のようにして、本発明の実施の形態に係る表示パネル装置100を製造することができる。次に、本実施の形態に係る表示パネル装置100の作用効果について順次説明する。本実施の形態に係る表示パネル装置100では、上述のように、ソース電極4及びドレイン電極5が、低密度膜と当該低密度膜よりも低抵抗の高密度膜との積層構造であるので、ソース電極4及びドレイン電極5を低密度膜の単層で形成した場合と比べて、ソース電極4及びドレイン電極5を低抵抗化することができる。これにより、ソース電極4及びドレイン電極5の一部を配線として用いた場合であっても低抵抗配線を実現することができる。従って、表示画像の品質が劣化するということを抑制することができる。なお、高密度膜の方が低密度膜よりも低抵抗であるので、高密度膜である第1ソース電極41及び第1ドレイン電極51の膜厚は、低密度膜である第2ソース電極42及び第2ドレイン電極52の膜厚よりも大きくすることが好ましい。これにより、ソース電極4及びドレイン電極5をさらに低抵抗化することができる。次に、図4を用いて、本実施の形態に係る表示パネル装置100におけるコンタクト部ドレイン電極5と下部電極9との接触部分の作用効果について説明する。図4は、スパッタにより成膜したMo膜と、当該Mo膜と下部電極とのコンタクト抵抗値との関係を示す図である。図4において、高密度膜は、Mo単層からなる高密度膜を表しており、低密度膜は、Mo単層からなる低密度膜を表しており、低/高積層膜は、Moの低密度膜上層とMoの高密度膜下層との積層膜を表している。また、低密度膜は2回成膜し、高密度膜は4回成膜し、低/高積層膜は2回成膜した。図4に示すように、高密度膜は、コンタクト抵抗値にばらつきが発生して、その歩留まりは25であることが分かる。これに対し、低密度膜及び低/高積層膜は、コンタクト抵抗値のばらつきが小さく、その歩留まりは100であることが分かる。このように、Mo層を、低密度膜と高密度膜との積層膜とすることにより、低抵抗かつ歩留まりの高いTFT電極ドレイン電極5を実現することができる。次に、図5及び図6を用いて、本実施の形態に係る表示パネル装置100におけるTFT部半導体層形成領域の作用効果について説明する。図5は、薄膜トランジスタにおけるソースドレイン電極の膜密度と、当該薄膜トランジスタの電流電圧特性との関係を示す図である。図5において、◇で示す特性は、ソースドレイン電極を高密度膜単層で構成した場合における電流電圧特性を示しており、□で示す特性は、ソースドレイン電極を低密度膜単層で構成した場合における電流電圧特性を示している。図5に示すように、低密度膜のソースドレイン電極を備えるTFTの方が、高密度膜のソースドレイン電極を備えるTFTよりも、優れたオン特性を得られることが分かる。また、電荷移動度を算出すると、低密度膜のソースドレイン電極を備えるTFTの電荷移動度は、0.78[cm2/Vs]であり、高密度膜のソースドレイン電極を備えるTFTの電荷移動度は、0.29[cm2/Vs]であった。この結果より、ソース電極4及びドレイン電極5を複数層とする場合、ソース電極4及びドレイン電極5における半導体層7との接触部分の膜は、高密度膜よりも低密度膜とする方が優れた電荷移動度を得ることができるということが分かる。従って、本実施の形態に係る表示パネル装置100におけるソース電極4及びドレイン電極5については、下層膜が高密度膜第1ソース電極41、第1ドレイン電極51で上層膜が低密度膜第2ソース電極42、第2ドレイン電極52となるように構成している。これにより、半導体層7との接触部分を低密度膜とすることができるので高い電荷移動度とすることができ、オン特性に優れた薄膜トランジスタを備える表示パネル装置を実現することができる。このように、オン特性に優れた薄膜トランジスタを構成することができるので、特に、有機EL表示装置における有機EL素子を駆動する駆動トランジスタとして用いることにより、高画質の画像を表示することができる。次に、図6を用いて、本実施の形態に係る表示パネル装置100の構成によって薄膜トランジスタの電荷移動度がさらに向上するメカニズムについて説明する。図6は、本発明の実施の形態に係る表示パネル装置における製造工程の一部を詳細に説明する図である。上述の図3のg及びhに示すように、第1隔壁部6は、隔壁層6Rを露光及び現像することで形成される。このとき、図6のaに示すように、ソース電極4及びドレイン電極5の露出した部分の表面、すなわち、上層の第2ソース電極42及び第2ドレイン電極52の表面に、隔壁層6Rの残渣6aが存在する。残渣6aは、隔壁層6Rを現像した後に残る隔壁層6Rの残留物であり、隔壁層6Rを構成する感光性樹脂又はそれが変質したものである。このように、ソース電極4及びドレイン電極5の表面上に残渣6aが残ると、ソース電極4及びドレイン電極5と接する部分における半導体層7の結晶性が劣化して、電荷移動度等のTFT特性が低下する。これに対して、本実施の形態では、上述の図3のe及びfに示すように、ソース電極4及びドレイン電極5は、高密度膜である高密度金属膜HMと低密度膜である低密度金属膜LMとの積層膜をパターニングすることで形成される。このとき、図6のaに示すように、積層膜の表面、すなわち、上層膜である低密度金属膜LMによって形成された第2ソース電極42及び第2ドレイン電極52の表面には、酸化膜42a及び52aが形成される。ここで、低密度膜は、多孔質という膜組織の構造上、高密度膜よりも表面酸化膜が溶解しやすく、低密度膜の酸化膜は容易に除去することができる。よって、図6のbに示すように、第1隔壁部6の形成工程における洗浄工程において、低密度膜である第2ソース電極42及び第2ドレイン電極52の表面に形成された酸化膜42a及び52aは融解して除去される。従って、図6のaに示すように、ソース電極4及びドレイン電極5の表面に隔壁層6Rの残渣6aが残ったとしても、当該残渣6aは、第2ソース電極42及び第2ドレイン電極52の表面に形成された酸化膜42a及び52a上に残ることになるので、酸化膜42a及び52a上の残渣6aは、上記の洗浄工程により、図6のbに示すように、酸化膜42a及び52aの溶解とともに洗い流されることになる。すなわち、低密度膜である第2ソース電極42及び第2ドレイン電極52の上部層の一部である酸化膜42a及び52aを除去すると同時に、第2ソース電極42及び第2ドレイン電極52の酸化膜42a及び52a上における隔壁層6Rの残渣6aも除去する。なお、上記洗浄工程による酸化膜42a及び52aの除去により、第2ソース電極42及び第2ドレイン電極52の対向端部の膜厚が減少する。なお、洗浄工程は、現像工程の後に行う工程であり、当該洗浄工程における洗浄液としては、水、フッ酸又はシュウ酸等の所望の洗浄液を用いることができる。このように、本実施の形態では、最上層の第2ソース電極42及び第2ドレイン電極52は、少なくとも半導体層7の形成領域においては残渣6aを取り除くための犠牲層としても機能し、この犠牲層の除去とともに残渣6aも除去されることになる。従って、本実施の形態では、ソース電極4及びドレイン電極5の表面上に残渣6aが残らないので、ソース電極4及びドレイン電極5と接する部分における半導体層7の結晶性が劣化してしまうことを防止することができ、良好な結晶性を有する半導体層7を形成することができる。これにより、残渣6aによる電荷移動度の低下を抑制することができるので、オン特性に優れた薄膜トランジスタを実現することができる。しかも、低密度膜は、その膜構造上、高密度膜よりも表面に酸化膜が形成されやすい。従って、上記洗浄工程にて残渣6aとともに酸化膜42a及び52aを除去した後において、図6のcに示すように、低密度膜である第2ソース電極42及び第2ドレイン電極52の表面が露出した際に、第2ソース電極42及び第2ドレイン電極52の表面が酸化して、再び酸化膜42a及び52a自然酸化膜が生成する。その後、図3のiと同様に、第1隔壁部6の開口内に所定形状の半導体層7を形成すると、図6のdに示すように、半導体層7は、第2ソース電極42及び第2ドレイン電極52の表面に形成された酸化膜42a及び52aと接触することになる。すなわち、Mo膜からなる第2ソース電極42及び第2ドレイン電極52と半導体層7との界面に、MoOx膜からなる酸化膜が形成される。ここで、ソース電極4又はドレイン電極5と半導体層7との間を移動する電荷は、酸化されていない金属膜Moよりも酸化金属膜MoOxの方が注入されやすい。本実施の形態における表示パネル装置100では、ソース電極4又はドレイン電極5の最上層である第2ソース電極42及び第2ドレイン電極52を低密度膜としているので、ソース電極4又はドレイン電極5の表面に容易に酸化膜42a及び52aを生成させることができる。これにより、ソース電極4又はドレイン電極5と半導体層7との間における電荷の注入特性を向上させることができ、電荷移動度を向上させることができるので、オン特性に優れた薄膜トランジスタを実現することができる。以上、本発明の実施の形態に係る表示パネル装置100によれば、ソース電極4及びドレイン電極5が、高密度膜と低密度膜との積層構造であるので、ソース電極4及びドレイン電極5を低抵抗化、特に配線部分を低抵抗化することができるので、表示画像の品質を向上させることができる。さらに、本実施の形態によれば、ソース電極4及びドレイン電極5の最上層表面層を低密度膜としているので、表面酸化膜が生成されやすい一方で、生成された表面酸化膜を容易に除去することもできる。よって、第1隔壁部6の露光及び現像後に残る残渣6aを容易に除去することができるとともに、残渣6aを除去した後においてソース電極4及びドレイン電極5における半導体層7との接触部分に容易に酸化膜を形成することができる。これにより、半導体層7の結晶性の劣化を防止することができるとともに電荷注入特性を向上させることができるので、オン特性に優れた薄膜トランジスタを実現することができる。従って、高品質の画像を表示することができる表示パネル装置を提供することができる。また、本実施の形態では、図3のk及びlに示すように、絶縁層8にコンタクトホール8Hを形成して下部電極9を形成しているが、コンタクトホール8Hを形成する工程と下部電極9を形成する工程との間に、コンタクトホール8Hから露出するドレイン電極5に形成された表面酸化膜を除去する工程を含むことが好ましい。以下、この工程について、図7を用いて説明する。図7は、本発明の実施の形態の変形例に係る表示パネル装置の製造方法の工程を示す図である。図6のdに示す工程の後は、図7のaに示すように、図3のjと同様にして、SOG等の絶縁層材料を塗布して焼成することによって絶縁層8を形成する。その際、図7のbに示すように、図3のkと同様にして、絶縁層8にドレイン電極5に到達するコンタクトホール8Hを形成し、焼成する。このとき、コンタクトホール部において、ドレイン電極5の表面、すなわち、第2ドレイン電極52の表面の露出した領域が高温雰囲気に曝されるので、第2ドレイン電極52の表面のうちコンタクトホール8Hから露出する部分に酸化膜52aが形成される。次に、図7のcに示すように、コンタクトホール8Hから露出するドレイン電極5の表面に形成された酸化膜52aを除去する。この場合、酸化膜52aは、除去しやすい低密度膜からなる第2ドレイン電極52に形成されているので、容易に除去することができる。これにより、コンタクトホール8Hから露出する第2ドレイン電極52に、窪み部が形成される。窪み部は、コンタクトホール8Hの底部の形状に対応する形状となり、第2ドレイン電極52の表面の酸化膜52aが除去されることによって形成された凹部である。すなわち、窪み部の深さは、酸化膜52aの膜厚と略同等である。なお、コンタクトホール8H内の酸化膜52aの除去は、ウェットエッチングによって行うことができる。また、エッチング液としては、水、フッ酸又はシュウ酸等を用いることができる。次に、図7dに示すように、図3のlと同様にして、下部電極9を形成する。これにより、コンタクトホール8Hを介して第2ドレイン電極52の窪み部と下部電極9とが接続される。このように、本変形例では、コンタクトホール8Hから露出する第2ドレイン電極52の表面に形成される酸化膜52aを除去するので、ドレイン電極5と下部電極9とのコンタクト抵抗を低くすることができる。また、コンタクトホール8H内に酸化膜52aが存在すると、この酸化膜52aによってコンタクトホール8H内に形成される下部電極9が酸化されやすくなるので、上記のように酸化膜52aを除去することにより、下部電極9の酸化を抑制することができる。従って、コンタクトホール8H内の酸化膜52aを除去することにより、ドレイン電極5と下部電極9との良好なコンタクトを実現することができる。これにより、第2ドレイン電極52は、第1隔壁部6の隔壁を挟んで、半導体層7側の半導体領域とコンタクトホール8Hが形成されるコンタクトホール領域との両方の領域において、同一部材でありながらも、半導体層7の結晶性を良好にするとともに、下部電極9とのコンタクト抵抗も良好にすることができる。以上により、ソース電極4及びドレイン電極5が、低密度膜と高密度膜との積層膜からなるので、ソース電極4及びドレイン電極5の配線抵抗を小さくすることができるとともに、ドレイン電極5と下部電極9画素電極との良好なコンタクトを実現し、かつ優れたTFT特性を有する薄膜トランジスタを備える表示パネル装置を実現することができる。なお、図6のdなどに示されるように、図7のaにおいて、既に第2ドレイン電極52の表面に酸化膜が形成されている場合があるが、低密度膜の酸化膜は除去されやすいので、コンタクトホール8Hの形成時に当該酸化膜が一旦除去されて、図7bに示すように、第2ドレイン電極52の表面に再び酸化膜52aが形成される。また、上記の実施の形態及び変形例において、ソース電極4及びドレイン電極5における第2ソース電極42及び第2ドレイン電極52の膜厚は、20nm以上であることが好ましい。以下、この理由について、図8を用いて説明する。図8は、本実施の形態に係る第2ソース電極及び第2ドレイン電極酸化膜が形成された低密度膜をウェットエッチングした場合における当該低密度膜の膜厚とエッチング時間との関係を示す図である。なお、本実験では、Moにより単層の低密度膜を成膜した。また、エッチング液としてシュウ酸を用いたが、水やフッ酸でも同様の結果が得られる。図8に示すように、表面に酸化膜MoOxが形成されている低密度膜Mo単層に対してエッチングを行うと、エッチング前は111nmであった膜厚dは、10sec以上のエッチングを行うことにより、95nmとなった。すなわち、Moの酸化膜は16nm程度であることが分かった。ここで、高密度膜と低密度膜との積層膜からなるソース電極4及びドレイン電極5においては、低密度膜のみを酸化させて、高密度膜は酸化させないことが好ましい。これは、低密度膜に形成された表面酸化膜は容易に除去することができるのに対して、高密度膜に形成された表面酸化膜は容易に除去することができないからである。つまり、高密度膜及び低密度膜の酸化膜を除去した場合、高密度膜の方は酸化層が緻密であるため、酸化膜の除去が難しく歩留まりが低下するが、低密度膜の方は酸化層が多孔質状であり、酸化膜の除去が容易であるので高い歩留まりを得ることができる。従って、下層膜を高密度膜とし上層膜を低密度膜とする積層構造のソース電極4及びドレイン電極5においては、下層の位置する高密度膜を酸化させないために、上層の位置する低密度膜の膜厚は少なくとも16nm以上必要であり、プロセスマージンを考慮すると、低密度膜の膜厚は20nm以上とすることが好ましい。すなわち、ソース電極4及びドレイン電極5における第2ソース電極42及び第2ドレイン電極52の膜厚は、20nm以上とすることが好ましい。次に、本発明の実施の形態に係る表示パネル装置100の概略構成について、図9を用いて説明する。図9は、本発明の実施の形態に係る表示パネル装置の概略構成を示す一部切り欠き斜視図である。なお、各構成要素は、模式的に表されたたものであり、正確な形状を示したものではない。図9に示すように、本実施の形態に係る表示パネル装置100は、有機EL表示装置であって、アクティブマトリクス基板TFTアレイ基板101と、アクティブマトリクス基板101上に形成された有機EL素子120と、アクティブマトリクス基板101上に形成された複数本のソース配線130映像信号線及び複数本のゲート配線140走査線とを備える。有機EL素子120は、下部電極9と、有機層11と、上部電極12とによって構成される。表示部を構成する複数の画素102は、直交するソース配線130とゲート配線140とによってマトリクス状に区画される。各画素102には、薄膜トランジスタ110が形成されている。次に、上記表示パネル装置100における画素102の回路構成について、図10を用いて説明する。図10は、本発明の実施の形態に係る表示パネル装置における画素の回路構成を示す図である。図10に示すように、画素102は、有機EL素子120を駆動する駆動トランジスタである薄膜トランジスタ110と、画素102を選択するためのスイッチングトランジスタである薄膜トランジスタ111と、有機EL素子120と、コンデンサ160とを備える。薄膜トランジスタ110のソース電極110Sソース電極4は、電源線150に接続され、ドレイン電極110Dドレイン電極5は有機EL素子120のアノード下部電極に接続されている。また、薄膜トランジスタ111のドレイン電極111Dは、ソース配線130に接続され、ゲート電極111Gは、ゲート配線140に接続され、ソース電極111Sは、コンデンサ160及び薄膜トランジスタ110のゲート電極110Gに接続されている。この構成において、ゲート配線140にゲート信号が入力され、薄膜トランジスタ111をオン状態にすると、ソース配線130を介して供給された映像信号電圧がコンデンサ160に書き込まれる。そして、コンデンサ160に書き込まれた保持電圧は、1フレーム期間を通じて保持される。この保持電圧により、薄膜トランジスタ110のコンダクタンスがアナログ的に変化し、発光階調に対応した駆動電流が、有機EL素子120のアノードからカソードへと流れる。これにより、各画素における所定の有機EL素子120が発光し、表示部に所定の画像が表示される。このように構成される表示パネル装置については、フラットパネルディスプレイとして利用することができ、テレビジョンセット、パーソナルコンピュータ、携帯電話などのあらゆる表示パネル装置を有する電子機器に適用することができる。以上、本発明に係る表示パネル装置及びその製造方法について、実施の形態に基づいて説明したが、本発明は、上記の実施の形態に限定されるものではない。例えば、上記の実施の形態において、ソース電極4をドレイン電極とし、ドレイン電極5をソース電極としても構わない。また、上記の実施の形態において、ソース電極4及びドレイン電極5は2層構造としたが、これに限らない。例えば、ソース電極4及びドレイン電極5は、3層以上の複数層や、高密度から低密度に段階的に膜密度が変化する構成としても構わない。但し、この場合、少なくとも最上層は、第2ソース電極42及び第2ドレイン電極52と同様の低密度膜とすることが好ましい。また、本実施の形態では、有機EL素子を用いた表示パネル装置有機EL表示装置について説明したが、これに限らない。例えば、液晶表示素子を用いた表示パネル装置とすることもできる。この場合、図1に示す下部電極9を画素電極とし、当該画素電極の上に液晶層を介して対向電極を設けることによって液晶表示装置を実現することができる。なお、その他の表示素子を有する表示パネル装置を実現することもできる。その他、各実施の形態に対して当業者が思いつく各種変形を施して得られる形態や、本発明の趣旨を逸脱しない範囲で各実施の形態における構成要素及び機能を任意に組み合わせることで実現される形態も本発明に含まれる。