半導体基板上に設けられた第1の絶縁膜、前記第1の絶縁膜上に設けられた第1の電極、前記第1の電極上に設けられた第2の絶縁膜、及び前記第2の絶縁膜上に設けられた第2の電極を含むゲート構造を有するメモリセルが複数設けられた記憶部と、少なくとも外部からのデータを受信し、前記記憶部に前記データを供給する端子と、前記半導体基板上に設けられた前記第1の絶縁膜と、前記第1の絶縁膜上に設けられた前記第1及び第2の電極とを含むゲート構造を有し、電流経路の一端に第1の電圧が印加される第1導電型の第1のトランジスタ、一端が前記第1のトランジスタの電流経路の他端に接続され、他端が前記端子に接続される第1の抵抗素子、一端が前記端子及び前記第1の抵抗素子の他端に接続される第2の抵抗素子及び、前記第1のトランジスタと同一の前記ゲート構造を有し、電流経路の一端が前記第2の抵抗素子の他端に接続され、電流経路の他端に第2の電圧が印加される前記第1導電型とは異なる第2導電型の第2のトランジスタを含む第1の回路と、を備えることを特徴とする半導体装置。前記第1のトランジスタの抵抗値と、前記第2のトランジスタの抵抗値とは異なり、前記第1の抵抗素子の抵抗値と、前記第2の抵抗素子の抵抗値とは異なり、前記第1のトランジスタの抵抗値と、前記第1の抵抗素子の抵抗値との合計は、前記第2のトランジスタの抵抗値と、前記第2の抵抗素子の抵抗値との合計と等しいことを特徴とする請求項1に記載の半導体装置。半導体基板上に設けられた第1の絶縁膜と、前記第1の絶縁膜上に設けられた第1の電極と、前記第1の電極上に設けられた第2の絶縁膜と、前記第2の絶縁膜上に設けられた第2の電極を含むゲート構造を有するメモリセルが複数設けられた記憶部と、少なくとも外部からのデータを受信し、前記記憶部に前記データを供給する端子と、前記半導体基板上に設けられた前記第1の絶縁膜と、前記第1の絶縁膜上に設けられた前記第1及び第2の電極とを含むゲート構造を有し、電流経路の一端に第1の電圧が印加され、サイズがそれぞれ異なる複数の第1導電型の第1のトランジスタ、一端が前記第1のトランジスタの電流経路の他端に接続され、他端が前記端子に接続される第1の抵抗素子、一端が前記端子及び前記第1の抵抗素子の他端に接続される第2の抵抗素子及び、前記第1のトランジスタと同一の前記ゲート構造を有し、電流経路の一端が前記第2の抵抗素子の他端に接続され、電流経路の他端に第2の電圧が印加され、サイズがそれぞれ異なる複数の前記第1導電型とは異なる第2導電型の第2のトランジスタを含む第1の回路と、を備えることを特徴とする半導体装置。前記記憶部は、前記第1のトランジスタのゲートに印加される第1の信号と、前記第2のトランジスタのゲートに印加される第2の信号と、を記憶することを特徴とする請求項3に記載の半導体装置。前記端子が、データを前記記憶部に供給する場合、前記第1のトランジスタ及び前記第2のトランジスタはオン状態になり、前記第1の回路が、前記端子にデータを出力する場合、前記第1のトランジスタ及び前記第2のトランジスタのいずれか一方がオン状態になり、他方がオフ状態になることを特徴とする、請求項1乃至4のいずれか一項に記載の半導体装置。高品質な半導体装置を提供する。実施形態の半導体装置は、半導体基板上に設けられた第1の絶縁膜、前記第1の絶縁膜上に設けられた第1の電極、前記第1の電極上に設けられた第2の絶縁膜、及び前記第2の絶縁膜上に設けられた第2の電極を含むゲート構造を有するメモリセルが複数設けられた記憶部と、少なくとも外部からのデータを受信し、前記記憶部に前記データを供給する端子と、前記半導体基板上に設けられた前記第1の絶縁膜と、前記第1の絶縁膜上に設けられた前記第1及び第2の電極とを含むゲート構造を有し、電流経路の一端に第1の電圧が印加される第1導電型の第1のトランジスタ、一端が前記第1のトランジスタの電流経路の他端に接続され、他端が前記端子に接続される第1の抵抗素子、一端が前記端子及び前記第1の抵抗素子の他端に接続される第2の抵抗素子及び、前記第1のトランジスタと同一の前記ゲート構造を有し、電流経路の一端が前記第2の抵抗素子の他端に接続され、電流経路の他端に第2の電圧が印加される前記第1導電型とは異なる第2導電型の第2のトランジスタを含む第1の回路と、を備える。以下、実施形態の詳細を図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。第1の実施形態<1.1構成><1.1.1メモリシステムの構成>図1を用いて、第1の実施形態に係る半導体装置の構成について説明する。図1は、第1の実施形態に係るメモリシステムの基本的な構成を概略的に示したブロック図である。図1に示すように、メモリシステム1は、メモリ10、及びコントローラ100を備えている。メモリ10は、不揮発性の半導体メモリであり、例えばNAND型フラッシュメモリである。尚、メモリ10は、それぞれが同一の回路構成のフラッシュメモリである複数のメモリチップ不図示を備えることも可能である。ここで、メモリ10は、任意のメモリチップを用いることができ、より具体的には、例えば、あらゆるタイプのNAND型フラッシュメモリチップが用いられることが可能である。尚、図1では、メモリ10は4個配置されているが、4個に限らず、適宜変更可能である。また、本実施形態では、不揮発性の半導体メモリとして、NAND型フラッシュメモリを用いているが、必ずしもこれに限らない。コントローラ100は、例えばホスト機器200からのコマンドに基づいて、各メモリ10の制御や、データの送受信等を行う。コントローラ100は、後述するメモリ10内に形成されたデータ入力端子複数のIOピン等を介して、メモリ10と接続される。<1.1.2NAND型フラッシュメモリの全体構成>図2を用いて、第1の実施形態に係るNAND型フラッシュメモリ10の構成を概略的に説明する。図2は、第1の実施形態に係るNAND型フラッシュメモリ10の基本的な構成を模式的に示すブロック図である。図2に示すように、NAND型フラッシュメモリ10は、メモリセルアレイ11と、ビット線制御回路12と、カラムデコーダ13と、データ入出力バッファ14と、データ入出力端子15と、終端回路16と、ロウデコーダ17と、制御回路18と、制御信号入力端子19と、ソース線制御回路20と、を備える。メモリセルアレイ11は、複数のビット線BLと、複数のワード線WLと、ソース線SRCとを含む。このメモリセルアレイ11は、電気的に書き換えが可能なメモリセルトランジスタ単にメモリセル等とも称すMCがマトリクス状に配置された複数のブロックBLKで構成されている。メモリセルMCは、例えば、制御ゲート電極及び電荷蓄積層例えば浮遊ゲート電極を含む積層ゲートを有し、浮遊ゲート電極に注入された電荷量により定まるトランジスタの閾値の変化によって二値、あるいは多値データを記憶する。また、メモリセルMCは、窒化膜に電子をトラップするMONOSMetalOxideNitrideOxideSilicon構造を有するものであっても良い。メモリセルアレイ11上の所定の領域であるROMfuse領域11aは、メモリ10の初期化等に必要な各種の初期設定値を格納している。メモリ10の電源投入パワーオン時に、ROMfuse領域11a内に格納されている各種の初期設定値は、制御回路18によって、自動的に読み出される。ROMfuse領域11a内に格納されている各種の初期設定値は、書き込み電圧や消去電圧を設定するためものであり、各種の初期設定値が自動的に読み出されることにより、制御回路18によって、メモリ10の初期設定動作が行われる。ビット線制御回路12は、メモリセルアレイ11内のビット線BLの電圧をセンス増幅するセンスアンプ図示せずと、書き込みを行うためのデータをラッチするためのデータ記憶回路図示せず等を有している。ビット線制御回路12は、ビット線BLを介してメモリセルアレイ11中のメモリセルMCのデータを読み出したり、ビット線BLを介して該メモリセルMCの状態を検出したり、ビット線BLを介して該メモリセルMCに書き込み制御電圧を印加して該メモリセルMCに書き込みを行う。カラムデコーダ13は、ビット線制御回路12内のデータ記憶回路を選択し、このデータ記憶回路に読み出されたメモリセルMCのデータを、データ入出力バッファ14を介してデータ入出力端子15から外部コントローラ100へ出力する。データ入出力バッファ14は、データ入出力端子15からデータを受信し、カラムデコーダ13によって選択された該データ記憶回路に記憶される。また、データ入出力バッファ14は、データ入出力端子15を介して外部にデータを出力する。データ入出力端子15は、書き込みデータの他に、書き込み、読み出し、消去、およびステータスリード等の各種コマンド、アドレスを受信する。終端回路16は、データ入出力端子15と外部コントローラ100との間で生じるデータ等の信号の反射を終端させる回路である。ロウデコーダ17は、データの読み出し動作、書き込み動作、或いは消去動作時に、何れかのブロックBLKを選択し、残りのブロックBLKを非選択とする。つまり、ロウデコーダ17は、メモリセルアレイ11のワード線WL及び選択ゲート線VSGS、VSGDに、読み出し動作、書き込み動作、或いは消去動作において必要な電圧を印加する。ソース線制御回路20は、ソース線SRCの電圧を制御する。制御回路18は、メモリセルアレイ11、ビット線制御回路12、カラムデコーダ13、データ入出力バッファ14、ロウデコーダ17、及びソース線制御回路20を制御する。制御回路18には、電源電圧を昇圧する昇圧回路図示せずが含まれているものとする。制御回路18は、該昇圧回路により電源電圧を必要に応じて昇圧し、ビット線制御回路12、カラムデコーダ13、データ入出力バッファ14、ロウデコーダ17、及びソース線制御回路20に供給する。制御回路18は、外部から制御信号入力端子19を介して入力される制御信号コマンドラッチイネーブル信号CLE、アドレスラッチイネーブル信号ALE、レディ/ビジー信号RY/BY等およびデータ入出力端子15からデータ入出力バッファ14を介して入力されるコマンドに応じて制御動作する。すなわち、制御回路18は、該制御信号およびコマンドに応じて、データのプログラム、ベリファイ、読み出し、消去時に、所望の電圧を発生し、メモリセルアレイ11の各部に供給する。<1.1.3終端回路の回路構成>図3を用いて、第1の実施形態に係るデータ入出力端子15、及び終端回路16の回路を概略的に説明する。図3は、第1の実施形態に係るデータ入出力端子15、及び終端回路16の基本的な回路を模式的に示す回路図である。図3に示すように、データ入出力端子15は、複数の入出力ピンIOピンとも称す15aを複数個備えている。IOピン15aは、外部図示しないコントローラ100と、データ入出力バッファ14と、終端回路16とを接続している。終端回路16は、p型トランジスタpMOSトランジスタ、またはスイッチトランジスタ等とも称す16aと、抵抗素子16bと、抵抗素子16cと、n型トランジスタnMOSトランジスタ、またはスイッチトランジスタ等とも称す16dとを備える回路を、IOピン15a毎に備えている図示せず。p型トランジスタ16aは、電流経路の一端に電源VCCQが印加され、ゲートに信号ODTENBnが印加される。抵抗素子16bは、一端がトランジスタ16aの電流経路の他端に接続され、他端がIOピン15aに接続される。抵抗素子16cは、一端がIOピン15a及び抵抗素子16bの他端に接続される。n型トランジスタ16dは、電流経路の一端が抵抗素子16cの他端に接続され、電流経路の他端に接地電位VSSQが印加され、ゲートに信号ODTENBが印加される。尚、p型トランジスタ16a及びn型トランジスタ16dを区別しない場合には、単にスイッチトランジスタと称することがある。また、信号ODTENBnは、信号ODTENBの反転信号である。そして、信号ODTENBn及び信号ODTENBは、制御回路18から与えられるものである。トランジスタ16a、16d、及び抵抗素子16b、16cを、メモリチップメモリ10上に備える該回路は、ODT回路等とも呼ばれている。また、IOピン15aと電源VCCQとを繋ぐ抵抗トランジスタ16a及び抵抗素子16bをプルアップ回路、IOピン15aと接地電位VSSQとを繋ぐ抵抗トランジスタ16d及び抵抗素子16cをプルダウン回路と呼ぶことがある。トランジスタ16aがオンした場合、トランジスタ16aの電流経路にはオン抵抗が生じ、抵抗値はRon_pとなる。また、トランジスタ16dがオンした場合、トランジスタ16dの電流経路にも同様にオン抵抗が生じ、抵抗値はRon_nとなる。また抵抗素子16bの抵抗値はRpup、抵抗素子16cの抵抗値はRpdnである。次に、図4を用いて、メモリセルMC、p型トランジスタ16a、及びn型トランジスタ16dの基本的な構造について概略的に説明する。図4は、メモリセルMC、p型トランジスタ16a、及びn型トランジスタ16dの基本的な構造を模式的に示した、第1の方向例えばビット線方向に沿った断面図である。図4に示すように、半導体基板は、半導体基板の表面領域にp型の不純物が拡散されることで形成されたpウェル半導体基板とも称す110aと、pウェル110aの表面領域にn型の不純物が拡散されることで形成され、互いに分離しているソース領域及びドレイン領域nの不純物拡散領域110bと、ソース領域及びドレイン領域110bに挟まれたチャネル領域とを備えている。そして、チャネル領域上方、且つpウェル110a上には、絶縁材料によって形成されるトンネル絶縁膜111と、電荷を保持することが可能な材料によって形成される電荷蓄積膜112と、絶縁材料によって形成されるゲート絶縁膜113と、導電材料によって形成される制御ゲート電極114とが順に積層されたメモリセルMCが形成されている。また、図4に示すように、半導体基板は、半導体基板の表面領域にn型の不純物が拡散されることで形成されたnウェル半導体基板とも称す110cと、nウェル110cの表面領域にp型の不純物が拡散されることで形成され、互いに分離しているソース領域及びドレイン領域pの不純物拡散領域110dと、ソース領域及びドレイン領域110dに挟まれたチャネル領域とを備えている。そして、チャネル領域上方、且つnウェル110c上には、絶縁材料によって形成されるゲート絶縁膜111と、電極膜112と絶縁膜113と、導電材料によって形成されるゲート電極114とが順に積層されたp型トランジスタ16aが形成されている。更に、図4に示すように、半導体基板は、例えば半導体基板の表面領域にp型の不純物が拡散されることで形成されたpウェル半導体基板とも称す110eと、互いに分離しているソース領域及びドレイン領域110fと、ソース領域及びドレイン領域110fに挟まれたチャネル領域とを備えている。そして、チャネル領域上方、且つpウェル110e上には、ゲート絶縁膜111と、電極膜112と、絶縁膜113と、ゲート電極114とが順に積層されたn型トランジスタ16dが形成されている。そして、メモリセルMC、p型トランジスタ16a、及びn型トランジスタ16dのゲート構造を覆うように、層間絶縁膜115が形成されている。尚、p型トランジスタ16a及びn型トランジスタ16dのゲート絶縁膜111と、メモリセルMCのトンネル絶縁膜111との膜厚は同じである。そのため、p型トランジスタ16aは、低電圧用のトランジスタLVP-Tr、n型トランジスタは、低電圧用のトランジスタLVN-Tr等とも呼ばれる。また、p型トランジスタ16a及びn型トランジスタ16dは、例えば絶縁膜113の一部が除去され、電極膜112と、ゲート電極114とが電気的に接続されている。<1.1.4スイッチトランジスタの特性>次に、図5を用いて、p型トランジスタ及びn型トランジスタの電流―電圧|IDS|―|VDS|特性抵抗特性とも称すについて説明する。図5は、p型トランジスタ16a及びn型トランジスタ16dの電流―電圧特性を示したグラフである。横軸が電圧、縦軸が電流である。また、横軸の数値は、具体的な電圧そのものを示すものではない。図5に示すように、同一条件構造等を有するp型トランジスタと、n型トランジスタとは、それぞれ電流―電圧特性が異なっている。このため、同一条件を有するp型トランジスタ16aの抵抗値Ron_p及びn型トランジスタ16dの抵抗値Ron_nは異なる事Ron_p≠Ron_nということがわかる。例えば、p型トランジスタ16aにおいて、一定の電圧図中の2を超えると、線形性が崩れてしまうことがわかる。そのため、本実施形態では、例えば電圧VDSp=2xxは任意の計数[V]まで、p型トランジスタ16aが線形性を保てると定義する。尚、スイッチトランジスタ電流―電圧特性における線形性の定義に関しては、上述した電圧は一例であり、任意に変更可能である。次に、n型トランジスタ16dにおいて、一定の電圧図中の1を超えると、線形性が崩れてしまうことがわかる。そのため、本実施形態では、例えば電圧VDSn=1xxは任意の計数[V]まで、n型トランジスタ16dが線形性を保てると定義する。<1.1.5抵抗素子の抵抗値の設定>本例の終端回路16では、プルアップ回路の抵抗値Rpup_totalと、プルダウン回路の抵抗値Rpdn_totalとが等しくなるRpup_total=Rpdn_totalように、p型トランジスタ16aの抵抗値及び抵抗素子16bの抵抗値と、n型トランジスタ16dの抵抗値及び抵抗素子16cの抵抗値とが調整される。尚、本明細書では、製造ばらつき等に起因するばらつきは、誤差範囲内とする。そのため、Rpup_totalと、Rpdn_totalとが多少ばらついていても、互いの値は等しいと解する。また、p型トランジスタ16a及びn型トランジスタ16dの線形性を保つために、IOピン15aの電圧が最大の場合でも、抵抗素子16b及び16cの抵抗値はp型トランジスタ16a及びn型トランジスタ16dの線形性が崩れる電圧VDSp及びVDSnを超えないように、設定される。例えば、電圧VCCQから、IOピン15aの電圧Vpinの最小値Vpinminを減算し、更に、p型トランジスタ16aが線形性を保てる電圧VDSpを減算した電圧VpupVpup=VCCQ-Vpinmin-|VDSp|が、抵抗素子16bに印加された場合でも、p型トランジスタ16aと抵抗素子16bとの間で同様の電流Ipuが流れるように、抵抗素子16bの抵抗値Rpupを調整する。そして、プルアップ回路の抵抗値は、p型トランジスタ16aの抵抗値Ron_pと、抵抗素子16bの抵抗値Rpupとを加算したものとなるRon_pRpup=Rpup_total。また、IOピン15aの電圧Vpinの最大値Vpinmaxから、n型トランジスタ16dが線形性を保てる電圧VDSnを減算した電圧VpdnVpdn=Vpinmax-|VDSn|が、抵抗素子16cに印加された場合でも、n型トランジスタ16dと抵抗素子16cとの間で同様の電流Ipdが流れるように、抵抗素子16cの抵抗値Rpdnを調整する。そして、プルダウン回路の抵抗値は、n型トランジスタ16dの抵抗値Ron_nと、抵抗素子16cの抵抗値Rpdnとを加算したものとなるRon_nRpdn=Rpdn_total。尚、Rpup_total=Rpdn_total、且つRon_p≠Ron_nなので、Rpup≠Rpdnとなる。このように、第1の実施形態に係る終端回路16において、抵抗素子16b及び抵抗素子16cの抵抗値は、上述したような条件を満たすように設定される。<1.2終端回路の動作>次に、図3を用いて、第1の実施形態に係る終端回路16の動作について説明する。この終端回路16は、外部コントローラ100からIOピン15aにデータが入力される際に、コントローラ100から入力されたデータが、IOピン15aに近接する回路において反射し、コントローラ100に送信されないように、反射波を吸収するものである。そのため、コントローラ100から、メモリ10にデータが供給される際に、p型トランジスタ16a及びn型トランジスタ16dがそれぞれオンされるような、ODTENBn及びODTENBが、p型トランジスタ16a、及びn型トランジスタ16dのゲートに印加される。このため、IOピン15aの電圧が最小の値Vpinmin及び最大の値Vpinmaxであっても、上述で説明したように、抵抗素子16b、16cの抵抗値を調整しているので、p型トランジスタ16a、及びn型トランジスタ16dは、電流―電圧特性における線形性を保つことができる。<1.3第1の実施形態の作用効果>上述した実施形態の半導体装置メモリ10によれば、半導体基板110a上に設けられた第1の絶縁膜111、第1の絶縁膜111上に設けられた第1の電極112、第1の電極112上に設けられた第2の絶縁膜113、及び第2の絶縁膜113上に設けられた第2の電極114を含むゲート構造を有するメモリセルMCが複数設けられた記憶部11と、少なくとも外部コントローラ100からのデータを受信し、記憶部メモリセルアレイ11にデータを供給する端子15と、を有している。また、半導体装置10は、半導体基板110c上に設けられた第1の絶縁膜111と、第1の絶縁膜111上に設けられた第1及び第2の電極112、114とを含むゲート構造を有し、電流経路の一端に第1の電圧が印加される第1導電型p型の第1のトランジスタ16a、一端が第1のトランジスタ16aの電流経路の他端に接続され、他端が端子15に接続される第1の抵抗素子16b、一端が端子15及び第1の抵抗素子16bの他端に接続される第2の抵抗素子16c及び、半導体基板110e上に設けられ、前記第1のトランジスタ16aと同一のゲート構造を有し、電流経路の一端が第2の抵抗素子16cの他端に接続され、電流経路の他端に第2の電圧が印加される第1導電型とは異なる第2導電型n型の第2のトランジスタ16dを含む第1の回路16を備える。ところで、第1のトランジスタ16aの抵抗値Ron_pと、第2のトランジスタ16dの抵抗値Ron_nとは異なり、第1の抵抗素子16bの抵抗値Rpupと、第2の抵抗素子16cの抵抗値Rpdnとは異なる。更に第1のトランジスタ16aの抵抗値Ron_pと、第1の抵抗素子16bの抵抗値Rpupとの合計Rpup_totalは、第2のトランジスタ16dの抵抗値Ron_nと、第2の抵抗素子16cの抵抗値Rpdnとの合計Rpdn_nと等しい。そのため、終端回路16は必要最低限の構成を有し、IOピン15aにおける寄生容量を抑制しつつ、終端回路16の終端抵抗を均一にすることができる。具体的には以下の通りである。ここで、比較例を用いて、第1の実施形態に係る効果について、より具体的に説明する。図6a、bは、比較例に係る終端回路の構成を示した回路図である。図6aに示すように、比較例に係る終端回路は、一端に電源VCCQが印加され、他端にIOピン15aが接続される抵抗素子16eと、一端にIOピン15aが接続され、他端に接地電位VSSQが印加される抵抗素子16fとを備えている。しかし、この終端回路では、終端回路16を動作させる必要の無い場合でも、オンしてしまい、消費電力が大きくなってしまうという問題がある。そこで、図6bに示すように、比較例に係る他の終端回路は、上述した問題を解決するために、電流経路の一端に電源VCCQが印加され、電流経路の他端に抵抗素子16eの一端が接続され、ゲートにODTENBnが印加されるp型トランジスタ16gと、電流経路の一端が抵抗素子16fの他端に接続され、電流経路の他端に接地電位VSSQが印加され、ゲートにODTENBが印加されるn型トランジスタ16hと、を更に備える。そこで、p型トランジスタ16gの抵抗値Ronと、n型トランジスタ16hの抵抗値Ronは同じであり、抵抗素子16eの抵抗値Rと、抵抗素子16fの抵抗値Rとは同じである。また、IOピン15aと電源VCCQとを繋ぐ抵抗をプルアップ回路、IOピン15aと接地電位VSSQとを繋ぐ抵抗をプルダウン回路と呼ぶことがある。次に、図7を用いて、第1の実施形態及び比較例に係る終端回路の終端特性について説明する。図7は、IOピン15aの電流―IOピン15aの電圧に対する終端回路の終端特性終端抵抗を示したグラフである。横軸がIOピン15aの電圧、縦軸がIOピン15aの電流である。終端回路を構成する抵抗はIOピン15aの電圧に依らず一定になることが好ましいが、p型トランジスタ及びn型トランジスタのオン抵抗RonはIOピン15aの電圧に対して一定ではない図5参照。そのため、図7に示すように、スイッチトランジスタ16g、16hの抵抗値Ronが、抵抗素子16e、16fの抵抗値Rよりも非常に大きいRon>>R場合、IOピン15aの電圧に依存して終端回路の終端抵抗が変化するため、特性が悪化してしまう図中の波線部参照。しかし、スイッチトランジスタ16g、16hの抵抗値Ronが、抵抗素子16e、16fの抵抗値Rよりも小さいR>Ron場合、終端回路の終端抵抗の線形性は良く、全電圧範囲で終端抵抗が均一になる。プルアップ回路及びプルダウン回路において、常に各抵抗値がR>Ronの関係を満たすように設定される場合、トランジスタ16g、16hのサイズが大きくなってしまい、IOピンの寄生容量が大きくなるという問題がある。そこで、第1の実施形態に係る終端回路16では、p型トランジスタ16aの抵抗値Ron_pと、n型トランジスタ16dの抵抗値Ron_nとの差に応じて、抵抗素子16bの抵抗値Rpupと抵抗素子16cの抵抗値Rpdnとは異なる。更に言えば、p型トランジスタ16a及びn型トランジスタ16dの電流―電圧特性が線形性を保てるように、抵抗素子16b及び16cの抵抗値を調整している。第1の実施形態に係る終端回路16における終端特性は、図7のR1に示す通りである。第1の実施形態に係る終端回路16において、必ずしも抵抗素子16bの抵抗値Rpupがp型トランジスタ16aの抵抗値Ron_pよりも大きいわけではない。また、抵抗素子16cの抵抗値Rpdn及びn型トランジスタ16aの抵抗値Ron_nに関しても同様である。そのため、p型トランジスタ16a及びn型トランジスタ16dのサイズ増大を抑制することができる。その結果、IOピン15aにおける寄生容量を抑制しつつ、終端回路16の終端抵抗を均一にすることができる。また、本実施形態では、p型トランジスタ16a及びn型トランジスタ16dは、メモリセルMCと同様のゲート構造を有している。これは、半導体装置の製造工程の削減の観点により、メモリセルMCと、p型トランジスタ16aと、n型トランジスタ16dとを同時に形成しているためである。しかしながら、p型トランジスタ16a及びn型トランジスタ16dは、メモリセルMCと同様の膜厚のゲート絶縁膜111を有している。そのため、ゲート絶縁膜111を有していないトランジスタの抵抗特性に比べて、p型トランジスタ16a及びn型トランジスタ16dの抵抗特性は良くない。しかし、第1の実施形態で説明したように、抵抗素子の抵抗値を調整することで、良好に終端回路16を動作させることができる。このため、第1の実施形態によれば、半導体装置の製造プロセスの工程数を増加させることなく、高性能な終端回路16を形成することが可能となる。第2の実施形態次に、第2の実施形態に係る半導体装置ついて説明する。第2の実施形態では、プルアップ回路において、それぞれ抵抗値の異なる複数のトランジスタを並列に配置し、プルダウン回路において、それぞれ抵抗値の異なる複数のトランジスタを並列に配置する点で第1の実施形態と異なる。尚、第2の実施形態において、上述した第1の実施形態と略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。<2.1終端回路の回路構成>図8を用いて、第2の実施形態に係る終端回路16の回路を概略的に説明する。図8は、第2の実施形態に係る終端回路16の基本的な回路を模式的に示す回路図である。図8に示すように、終端回路16は、プルアップ回路161と、プルダウン回路162とを有している。プルアップ回路161は、電流経路の一端にVCCQが印加され、電流経路の他端に抵抗素子16bが接続され、サイズがそれぞれ異なり、並列に接続される複数のp型トランジスタ16a0~16a4と、他端がIOピン15aに接続される抵抗素子16bとを備える。具体的には、p型トランジスタ16a0、16a1、16a2、16a3、16a4のサイズ比は、それぞれ、1:2:4:8:16である。また、p型トランジスタ16a0、16a1、16a2、16a3、16a4に印加される信号ODTENBnは、それぞれ、ODTENBn<0>、ODTENBn<1>、ODTENBn<2>、ODTENBn<3>、ODTENBn<4>である。プルダウン回路162は、電流経路の一端に抵抗素子16cが接続され、電流経路の他端に接地電位VSSQが印加され、サイズがそれぞれ異なり、並列に接続される複数のn型トランジスタ16d0~16d4と、抵抗素子16cとを備える。具体的には、n型トランジスタ16d0、16d1、16d2、16d3、16d4のサイズ比は、それぞれ、1:2:4:8:16である。尚、p型トランジスタ16a0と、n型トランジスタ16d0とのサイズは同一である必要はない。つまり、p型トランジスタ16a0~16a4のサイズ比と、n型トランジスタ16d0~16d4のサイズ比とは互いに独立であってよい。n型トランジスタ16d0、16d1、16d2、16d3、16d4のゲートに印加される信号ODTENBは、それぞれ、ODTENB<0>、ODTENB<1>、ODTENB<2>、ODTENB<3>、ODTENB<4>である。尚、p型トランジスタ16a0~16a4を区別しない場合には、p型トランジスタ16aと称す。また、n型トランジスタ16d0~16d4を区別しない場合には、n型トランジスタ16dと称す。また、p型トランジスタ16a、及びn型トランジスタ16bのサイズ比は、2の乗数になっているが、必ずしもこれに限らない。また、p型トランジスタ16a及びn型トランジスタ16dはそれぞれ5個あるが、必ずしもこれに限らない。また、サイズの一例としては、例えばゲート幅であり、電流駆動力が上述したような比率になるものであれば良い。<2.2動作>次に、p型トランジスタ及びn型トランジスタを選択する方法について説明する。例えば、出荷前にメモリチップ10毎にテストを行い、終端回路16の終端抵抗の線形性が最も良くなるように、p型トランジスタ16a0~16a4の中から一つを選択し、同様にn型トランジスタ16d0~16d4の中から一つを選択する。その際、p型トランジスタ16a0~16a4に対応する信号ODTENBn<0>~<4>、及びn型トランジスタ16d0~16d4に対応するODTENB<0>~<4>を適宜制御する。最適なp型トランジスタ16a及び最適なn型トランジスタ16dが選択された後は、上述した第1の実施形態で説明した動作と同様に動作する。<2.3効果>上述した実施形態によれば、半導体装置10は、半導体基板110c上に設けられた第1の絶縁膜111と、第1の絶縁膜111上に設けられた第1及び第2の電極112、114とを含むゲート構造を有し、電流経路の一端に第1の電圧が印加され、ゲート構造のサイズがそれぞれ異なる複数の第1導電型の第1のトランジスタ16a0~16a4、一端が第1のトランジスタ16a0~16a4の電流経路の他端に接続され、他端が端子15に接続される第1の抵抗素子16b、一端が端子15及び第1の抵抗素子16bの他端に接続される第2の抵抗素子16c及び、半導体基板110e上に設けられ、第1のトランジスタ16a0~16a4と同一構造のゲート構造を有し、電流経路の一端が第2の抵抗素子16cの他端に接続され、電流経路の他端に第2の電圧が印加され、ゲート構造のサイズがそれぞれ異なる複数の第2導電型の第2のトランジスタ16d0~16d4を含む第1の回路16を備えている。このように、様々なサイズのp型トランジスタ16a及びn型トランジスタ16dを用意することで、p型トランジスタ16a、n型トランジスタ16d、及び抵抗素子16b、16cが製造ばらつきによって設計とは異なるサイズになった場合でも、適宜最適な抵抗値を有するp型トランジスタ16a及びn型トランジスタ16dをそれぞれ選択することができる。そのため、より正確に終端回路16の終端抵抗を均一にすることができる。第3の実施形態次に、第3の実施形態に係る半導体装置ついて説明する。第3の実施形態では、メモリセルアレイ11に、終端回路16のトランジスタ情報を記憶する点で第2の実施形態と異なる。尚、第3の実施形態において、上述した第2の実施形態と略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。<3.1第3の実施形態に係る動作>第3の実施形態に係る制御部18は、第2の実施形態で説明した終端回路16の終端抵抗のテストの後、選択された信号ODTENBn<0>~<4>、及びODTENB<0>~<4>以下、トランジスタ選択情報等と呼ぶを、ROMfuse領域11aに記憶する。これにより、メモリ10の電源投入パワーオン時等の初期動作時に、ROMfuse領域11a内に格納されている信号ODTENBn<0>~<4>、及びODTENB<0>~<4>が読み出され、第2の実施形態で説明した終端回路16を、精度良く動作させることが可能となる。尚、第2の実施形態で説明した終端回路16の終端抵抗のテストが行われる場合、適宜ROMfuse領域11aに記憶されたトランジスタ選択情報を更新することが可能である。を適宜制御する。<3.2第3の実施形態に係る作用効果>上述した実施形態によれば、メモリセルアレイ11は、第1のトランジスタ16a0~16a4のゲートに印加される第1の信号ODTENBn<0>~<4>と、第2のトランジスタ16d0~16d4のゲートに印加される第2の信号ODTENB<0>~<4>と、を格納する。このように、メモリセルアレイ11内に、トランジスタ選択情報を格納することで、より早く終端回路16を動作させることができる。第4の実施形態次に、第4の実施形態に係る半導体装置ついて説明する。第4の実施形態では、データ出力バッファに終端回路を組み込む点で第1の実施形態と異なる。尚、第4の実施形態において、上述した第1の実施形態と略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。<4.1データ入出力バッファ14の構成>図9を用いて、第4の実施形態に係るデータ入出力バッファ14について説明する。図9は、第4の実施形態に係るデータ入出力バッファ14の基本的な構成について模式的に示した回路図である。図9に示すように、データ入出力バッファ14は、データ入力バッファ141と、データ出力バッファ142とを備えている。データ入力バッファ141は、例えば外部コントローラ100から供給されたデータを、データ入出力端子15を介して受信する。データ出力バッファ142は、LデータまたHデータを外部に出力する場合、データ出力バッファとして機能し、データ入力バッファ141がデータを受信する場合、終端回路として機能する。具体的には、データ出力バッファ142は、p型トランジスタ14aと、抵抗素子14bと、抵抗素子14cと、n型トランジスタ14dと、NOR回路14fと、NOR回路14eと、NAND回路14hと、NAND回路14gと、を備える回路を、IOピン15a毎に備えている図示せず。p型トランジスタ14aは、電流経路の一端に電源VCCQが印加される。抵抗素子14bは、一端にp型トランジスタ14aの電流経路の他端が接続され、他端にIOピン15aが接続される。抵抗素子14cは、一端にIOピン15a及び抵抗素子14bの他端が接続される。n型トランジスタ14dは、電流経路の一端に抵抗素子14cの他端が接続され、電流経路の他端に接地電位VSSQが印加される。NOR回路14fは、第1の入力端子に信号BUFENBnが入力され、第2の入力端子に信号IO_preが入力され、NOR回路14eの第2の入力端子にNOR演算結果を出力する。NOR回路14eは、第1の入力端子に信号ODTENBが入力され、第2の入力端子にNOR回路14fの出力が入力され、p型トランジスタ14aのゲートにNOR演算結果を出力する。NAND回路14hは、第1の入力端子に信号BUFENBが入力され、第2の入力端子に信号IO_preが入力され、NAND回路14gの第2の入力端子にNAND演算結果を出力する。NAND回路14gは、第1の入力端子に信号ODTENBnが入力され、第2の入力端子にNAND回路14hの出力が入力され、n型トランジスタ14dのゲートにNAND演算結果を出力する。尚、信号BUFENBnは、信号BUFENBの反転信号であり、信号ODTENBnは、信号ODTENBの反転信号であり、制御回路18によって供給される。<4.2動作><4.2.1データを外部からメモリ10に入力する場合>p型トランジスタ14aをオン状態に保つように、各信号を制御する。具体的には、信号ODTENBはHである。また、n型トランジスタ14dをオン状態に保つように、各信号を制御する。具体的には、信号ODTENBnはLである。<4.2.2Lデータをデータ出力バッファから外部に出力する場合>p型トランジスタ14aをオフ状態に保つように、各信号を制御する。具体的には、信号BUFENBnはL、信号IO_preはH、信号ODTENBはLである。また、n型トランジスタ14dをオン状態に保つように、各信号を制御する。具体的には、信号BUFENBはH、信号ODTENBnはHである。<4.2.3Hデータをデータ出力バッファから外部に出力する場合>p型トランジスタ14aをオン状態に保つように、各信号を制御する。具体的には、信号BUFENBnはL、信号IO_preはL、信号ODTENBはLである。また、n型トランジスタ14dをオフ状態に保つように、各信号を制御する。具体的には、信号BUFENBはH、信号ODTENBnはHである。<4.3効果>上述した実施形態によれば、端子15が、データを記憶部11に供給する場合、第1のトランジスタ16a及び第2のトランジスタ16dはオン状態になり、第1の回路16が、端子15にデータを出力する場合、記第1のトランジスタ16a及び第2のトランジスタ16dのいずれか一方がオン状態になり、他方がオフ状態になる。このように、データ出力バッファ及び終端回路の機能を含有する回路を有することができる。このため、終端回路と、出力バッファとを作りわける場合と比べて、より少ない回路構成で、終端回路を実現することが可能となる。また、出力バッファとして動作する場合においても、抵抗素子14b及び14cによって、ノイズが軽減される。そのため、より、高品質なメモリシステム1を提供することが可能である。<変形例等>尚、上述した各抵抗素子は、メタル配線、ゲート材料、またはフローティングゲート材料等を用いることで形成することも可能である。終端回路が動作する際は、電流が流れ続けているので、上述した各抵抗素子としては、エレクトロマイグレーションに強い材料、例えばWが好ましい。また、プルアップ回路において、抵抗素子とトランジスタとの場所は入れ替えてもかまわない。同様に、プルダウン回路において、抵抗素子とトランジスタとの場所は入れ替えてもかまわない。また、各実施形態で説明したメモリシステム1は、同様の動作をする半導体記憶装置であれば、メモリカード、メモリデバイスまたは内部メモリ等にも適用可能であり、上述した各実施形態と同様の作用効果を奏することができる。また、第2及び第3の実施形態に係るp型トランジスタ及びn型トランジスタの構成は、第4の実施形態に係るp型トランジスタ及びn型トランジスタの構成に組み合わせても良い。以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。