"半導体基板と、前記半導体基板の第1の面の上方に形成され、第1の配線層を含む多層配線構造と、前記多層配線構造の上方に形成された複数の表面バンプ電極と、各々前記第1の配線層として形成された第1乃至第3の上層配線パッドであって、当該第2及び第3の上層配線パッドのそれぞれは、当該第1の上層配線パッドから第1の距離離間して配置され、当該第1乃至第3の上層配線パッドのうちの1つ又は2つの上層配線パッドのそれぞれが前記複数の表面バンプ電極のうちの対応する1つと接続され、当該第1乃至第3の上層配線パッドのうちの残りの2つ又は1つの上層配線パッドが前記複数の表面バンプ電極のいずれとも接続されないことを特徴とする半導体装置。前記第1乃至第3の上層配線パッドが、前記多層配線構造の前記第1の配線層として形成された一続きの第1の配線として形成されることを特徴とする請求項1に記載の半導体装置。前記多層配線構造が、前記第1の配線層の下方に形成された第2の配線層を含み、前記半導体装置は、さらに、前記半導体基板を貫通して形成される複数の基板貫通導体と、前記多層配線構造の前記第2の配線層として形成された第1乃至第3の下層配線パッドであって、それぞれ前記第1乃至第3の上層配線パッドに接続され、当該第1乃至第3の下層配線パッドのうちの前記1つ又は2つの上層配線パッドに接続された1つ又は2つの下層配線パッドのそれぞれが前記複数の基板貫通導体のうちの対応する1つと接続され、当該第1乃至第3の下層配線パッドのうちの前記残りの2つ又は1つの上層配線パッドに接続された2つ又は1つの下層配線パッドが前記複数の表面バンプ電極のいずれとも接続されないことを特徴とする請求項1に記載の半導体装置。前記第1乃至第3の下層配線パッドが前記多層配線構造の前記第2の配線層として形成された一続きの第2の配線として形成されることを特徴とする請求項3に記載の半導体装置。前記複数の基板貫通導体に対応して設けられた複数の裏面バンプ電極を有することを特徴とする請求項3に記載の半導体装置。前記複数の裏面バンプ電極が、前記半導体基板の前記第1の面の反対側の第2の面から露出していることを特徴とする請求項5に記載の半導体装置。前多層配線構造は、前記第1の配線層と前記第2の配線層との間に形成された第3の配線層を含み、前記半導体装置は、さらに、前記多層配線構造の前記第3の配線層として形成された第1乃至第3の中間層配線パッドであって、それぞれ前記第1乃至第3の上層配線パッドのうちの対応する1つと前記第1乃至第3の下層配線パッドのうちの対応する1つとの間に形成された前記第1乃至第3の中間層配線パッドとを備えることを特徴とする請求項3に記載の半導体装置。前記第1乃至第3の中間層配線パッドが前記多層配線構造の前記第3の配線層として形成された一続きの第3の配線として形成されることを特徴とする請求項7に記載の半導体装置。前多層配線構造は、前記第1の配線層の下方に前記第2の配線層との間に形成された第3の配線層を含み、前記半導体装置は、さらに、前記多層配線構造の前記第3の配線層として形成され、少なくとも前記第1乃至第3の下層配線パッドの上方を通過する第1の配線パターンを含むことを特徴とする請求項8に記載の半導体装置。前記半導体基板、前記多層配線構造、前記複数の表面バンプ電極、及び、前記第1乃至第3の上層配線パッドを含む、第1の半導体チップと、前記第1の半導体チップと積層された第2の半導体チップであって、当該第2の半導体チップのエッジの一部が前記第1の半導体チップの前記第1乃至第3の上層配線パッドのうちの前記残りの2つ又は1つの上層配線パッドのうちの1つと上方または下方を通過するように前記第1の半導体チップと積層された前記第2の半導体チップと、を含むことを特徴とする請求項1に記載の半導体装置。半導体基板と、前記半導体基板の第1の面の上方に形成され、第2の配線層を含む多層配線構造と、前記半導体基板を貫通して形成される複数の基板貫通導体と、各々前記第2の配線層として形成された第1乃至第3の下層配線パッドであって、当該第2及び第3の下層配線パッドのそれぞれは、当該第1の下層配線パッドから第2の距離離間して配置され、当該第1乃至第3の下層配線パッドのうちの1つ又は2つの下層配線パッドのそれぞれが前記複数の基板貫通導体のうちの対応する1つと接続され、当該第1乃至第3の下層配線パッドのうちの残りの2つ又は1つの下層配線パッドが前記複数の基板貫通導体のいずれとも接続されないことを特徴とする半導体装置。半導体基板と、前記半導体基板の上方に設けられた下層配線層と、前記半導体基板を貫通し、前記下層配線層と接続されたバンプ電極と、を備えた半導体チップであって、別の半導体チップ上に前記バンプ電極を介して前記半導体基板を設ける際に、該別の半導体チップの縁部の上方に、前記バンプ電極が設けられていないことを特徴とする半導体チップ。しかしながら、特許文献1のロジックチップとメモリチップのように、異なる大きさの半導体チップを積層する場合には、一方の半導体チップに形成したダミーバンプが、他方の半導体チップのエッジ半導体チップの縁部に位置することで、他方の半導体チップのエッジ部にクラックが生じる恐れがあった。具体的に述べると、図9A及び図9Bに示すように、半導体チップ101よりも平面サイズが大きい半導体チップ102を、半導体チップ101上に積層すると、平面視した際に半導体チップ102の内側に配置される半導体チップ101の縁部101aエッジと、半導体チップ102のダミーバンプ103が接触することがある。この結果、半導体チップ101のエッジにクラックが生じる恐れがあった。なお、図9Aにおいては、半導体チップ101を破線にて説明している。そこで、本発明は以下の構成を採用した。本発明の半導体装置は、半導体基板と、前記半導体基板の第1の面の上方に形成され、第1の配線層を含む多層配線構造と、前記多層配線構造の上方に形成された複数の表面バンプ電極と、各々前記第1の配線層として形成された第1乃至第3の上層配線パッドであって、当該第2及び第3の上層配線パッドのそれぞれは、当該第1の上層配線パッドから第1の距離離間して配置され、当該第1乃至第3の上層配線パッドのうちの1つ又は2つの上層配線パッドのそれぞれが前記複数の表面バンプ電極のうちの対応する1つと接続され、当該第1乃至第3の上層配線パッドのうちの残りの2つ又は1つの上層配線パッドが前記複数の表面バンプ電極のいずれとも接続されないことを特徴とする。本発明の半導体チップは、第1の上層配線パッド、第2の上層配線パッド、および第3の上層配線パッドのうち、1つ又は2つの上層配線パッドがバンプ電極と接続され、残りの2つ又は1つの上層配線パッドがバンプ電極と接続されていない構成となっている。これにより、半導体チップを、例えばロジックチップ等の別の半導体チップにフリップチップ型で積層した際に、別の半導体チップの縁部の上方に、バンプ電極が接続されていない上層配線パッドが配置されるような位置関係にすれば、別の半導体チップの縁部に、バンプ電極が接触することがなくなる。その結果、別の半導体チップの縁部にクラックが生じることがなくなる。以下、本発明の半導体チップ及び半導体装置について、図面を参照して説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の寸法関係とは異なる場合がある。また、以下の説明において例示される材料等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。[第1の実施形態]本発明の第1の実施形態の半導体装置1は、図1に示すように、配線基板2と、配線基板2の表面2a一面上に積層された複数の半導体チップ3,4,5と、配線基板2の表面2a上に形成され、各半導体チップ3,4,5を覆う封止樹脂6と、配線基板2の裏面2b他面上に形成された外部端子7を備えている。配線基板2としては、例えばインターポーザ等の再配線層が形成された樹脂からなる回路基板を用いることができる。そして、この配線基板2に形成された再配線層を介して、配線基板2の表面2a上に積層された半導体チップ3と、配線基板2の裏面2bに形成された外部端子7は、電気的に接続される。配線基板2に最も近い位置に配置された半導体チップ3は、例えばシステムオンチップSystemOnChip;SOCのようなロジックチップであり、半導体チップ3上に積層された半導体チップ4,5は、例えばDRAMのようなメモリチップである。半導体チップ4と半導体チップ5は、実質的に同じ大きさであり、半導体チップ3は、これらの半導体チップ4,5と比較すると、平面サイズが小さく形成されている。すなわち、断面視した際に、半導体チップ3の幅方向図1における横方向の長さは、半導体チップ4,5の幅方向の長さよりも短くなっている。各半導体チップ3,4,5の表面3a,4a,5a一面及び裏面3b,4b,5b他面には、それぞれ複数の表面バンプ電極8,9,10および裏面バンプ電極11,12,13が設けられている。なお、図1では、各半導体チップ3,4,5の表面3a,4a,5a一面が上側となり、裏面3b,4b,5b他面が下側となるように各半導体チップ3,4,5を実装した例、即ち、各半導体チップ3,4,5をフェイスアップ型で実装した例を示したが、本発明はこれに限定されるものではない。即ち、各半導体チップ3,4,5の裏面3b,4b,5b他面が上側となり、表面3a,4a,5a一面が下側となるように各半導体チップ3,4,5を実装、即ち、各半導体チップ3,4,5をフリップチップ型で実装することもできる。これら複数のバンプ電極8~13のうち、各半導体チップ3,4,5内に形成された内部回路14と電気的に接続されたバンプ電極は、貫通電極15ThroughSiliconVia;TSVの一部として機能する。即ち、各半導体チップ3,4,5内に形成された内部回路14と電気的に接続されたバンプ電極は、外部端子又は他の半導体チップを介して半導体チップ外部から供給される信号や電源電圧を内部回路に運ぶ働きをする。一方、内部回路14と電気的に接続されていないバンプ電極はダミーバンプ16として機能する。即ち、内部回路14と電気的に接続されていないバンプ電極、つまりダミーバンプ16は、半導体チップ3,4,5を積層する場合に、各半導体チップ3,4,5の縁部3c,4c,5cエッジ部分が、それぞれぶつからないようにする役割を果たす。もっとも、本実施形態のダミーバンプ16は、半導体チップ3の縁部3cと重ならないぶつからないように配置されており、これについては後述する。なお、図1では、ダミーバンプ電極16が内部回路と電気的に接続されていない例を示したが、本発明はこれに限定されるものではない。例えば、ダミーバンプ電極を半導体チップ内部の電源配線と接続する構成として、半導体装置1の電源電位のより一層の安定化を図ることができる。いずれの場合においても、ダミーバンプ電極16は、半導体チップ3,4,5を積層する場合に、各半導体チップ3,4,5の縁部3c,4c,5cエッジ部分が、それぞれぶつからないようにする機能を有する。なお、本実施形態では、配線基板2上に積層された半導体チップが3枚の場合について説明しているが、この数に限定されず、配線基板2上には任意の枚数の半導体チップを積層することができる。また、配線基板2に最も近い位置の半導体チップを、ロジックチップとする場合について説明しているが、メモリチップであってもよく、ロジックチップが、メモリチップ間に配置されていてもよい。次に、半導体チップ4の平面の構成について説明する。半導体チップ4は、図2に示すように、いわゆるワイドIODRAMと呼ばれる構成となっており、複数のDRAM図2では4個を1つの半導体チップ4上に配置した構成となっている。なお、以下の説明では、各DRAMを、それぞれチャネル21A~21Dと呼称して説明する。各チャネル21A~21Dは、データ、コマンド、及びアドレスをそれぞれ送受信する複数の端子を構成する貫通電極15が配置された貫通電極アレイ22TSVアレイと、内部制御回路やメモリセルアレイを含む記憶領域部23を備えている。また、各チャネル21A~21Dは、半導体チップ4の下側に配置された半導体チップ3の制御回路による制御によって、例えば、リード動作、ライト動作、リフレッシュ動作などの各種動作を独立に動作することができる。また、半導体チップ4には、複数のダミーバンプ16を含むダミーバンプアレイ領域24が複数図2では4個設けられている。各ダミーバンプアレイ領域24は、それぞれ各チャネル21A~21Dに対応して設けられており、対応して設けられたチャネル21A~21Dの記憶領域部23と半導体チップ4の周縁部分との間に配置されている。言い換えれば、各ダミーバンプアレイ領域24と近接する半導体チップ4の周辺部との間には、内部制御回路やメモリセルアレイは配置されない。なお、図2においては、ダミーバンプアレイ領域24を矩形状の半導体チップ4のそれぞれの角の近傍に設ける場合について例示したが、これに限定されるものではない。例えば、矩形をした半導体チップ4の4つの角のうちの対角に位置する1組2つの角の近傍にだけ、それぞれダミーバンプアレイ領域24を配置する構成としても構わない。また、半導体チップ4の一例としてワイドIODRAMのチップ構成を示したが、これに限定されるものではない。次に、半導体チップ4の記憶領域部23の断面構成について説明する。半導体チップ4は、図3Aおよび図3Bに示すように、半導体基板31と、5層の層間絶縁膜32~36と、多層配線層多層配線構造を構成する4層の配線層37~40と、ポリイミド層41と、裏面絶縁層42と、複数の表面バンプ電極9と、複数の裏面バンプ電極12と、複数の基板貫通導体17と、半導体基板31中に形成された絶縁リング43と、を有している。半導体基板31の表面31a一面上には、層間絶縁膜32が設けられており、層間絶縁膜32上に所定のパターンを有する配線層37が形成され、これが下層配線パッド51となる。また、配線層37を覆うように層間絶縁膜32上に層間絶縁膜33が設けられており、層間絶縁膜33上に所定のパターンを有する配線層38が形成されている。同様に、配線層38を覆うように層間絶縁膜33上に層間絶縁膜34が設けられており、層間絶縁膜34上に配線層39が形成され、これを覆うように層間絶縁膜35が設けられ、層間絶縁膜35上に配線層40が形成され、これを覆うように層間絶縁膜36が形成されている。そして、配線層38,39,40は、それぞれ第1中間層配線パッド52、第2中間層配線パッド53、上層配線パッド54を含んだ層となっている。また、層間絶縁膜36上には、上層配線パッド54に対応した位置に開口部41aを有するポリイミド層41が形成されており、半導体基板31の表面31aの反対側の裏面31b他面には、下層配線パッド51に対応した位置に開口部42aを有する裏面絶縁膜42が形成されている。開口部41aにおいては、層間絶縁膜36を貫通して、上層配線パッド54と電気的に接続された表面バンプ電極9が形成されている。また、開口部42aにおいては、半導体基板31および層間絶縁膜32を貫通して、下層配線パッド51と電気的に接続された基板貫通導体17及び裏面バンプ電極12が形成されており、裏面バンプ電極12は半導体基板31の裏面31bから露出している。また、半導体チップ4内においては、主として層間絶縁膜32,33中において、内部回路14が設けられており、この内部回路14と表面バンプ電極9ないし裏面バンプ電極12は、各種のプラグや配線層37~40や基板貫通導体17を介して電気的に接続されている。このように、記憶領域部23に形成されたバンプ電極9,12及び基板貫通導体17は、内部回路14と電気的に接続されているので、貫通電極15として機能する。また、半導体基板31中には、基板貫通導体17を囲うように絶縁リング43が形成されている。この絶縁リング43は、基板貫通導体17を流れる電流が、半導体基板31内に流れるのを防止する機能を有している。次に、半導体チップ4のダミーバンプアレイ領域24での断面構成について説明する。ダミーバンプアレイ領域24においても、半導体チップ4は、図4A及び図4Bに示すように、半導体基板31と、5層の層間絶縁膜32~36と、多層配線層を構成する4層の配線層37~40と、ポリイミド層41と、裏面絶縁層42と、複数の表面バンプ電極9と、複数の裏面バンプ電極12と、複数の基板貫通導体17と、半導体基板31中に形成された絶縁リング43と、を有しており、基本的には記憶領域部23と同様の構造をしている。以下、記憶領域部23と同様の部分については適宜説明を省略する。ダミーバンプアレイ領域24においては、表面バンプ電極9、裏面バンプ電極12、及び、基板貫通導体17は、内部回路14と電気的に接続されておらず、ダミーバンプ16として機能している。なお、図4Aにおいては、3つの表面バンプ電極9a,9c,9dと、3つの裏面バンプ電極12a,12c,12dと、3つの基板貫通導体17a,17c,17dとが形成されている例を示している。このうち、裏面バンプ電極12aと裏面バンプ電極12cとの間の距離をbとし、裏面バンプ電極12cと裏面バンプ電極12dとの間の距離をaとすると、bは、aよりも長く形成されており、裏面バンプ電極12の直径に距離aの2倍の長さを足した距離以上であることが好ましい。半導体チップ31には、それぞれ複数図4Aにおいては4個の下層配線パッド51と、第1中間層配線パッド52と、第2中間層配線パッド53と、上層配線パッド54とが設けられている。なお、以下では、特定の下層配線パッド51と、それの上方に位置する第1中間層配線パッド52と、第2中間層配線パッド53と、上層配線パッド54と、それらを電気的に接続するプラグをまとめて、パッド配線部55と呼称し、パッド配線部55が4個設けられているものとして説明する。下層配線パッド51は等間隔に形成されており、隣接する下層配線パッド間51の距離は、a1となるように配置されている。同様に上層配線パッド54も等間隔に形成されており、隣接する上層パッド配線間54の距離は、a2となるように配置されている。ここで、下層パッド配線51間の距離a1よりも、裏面バンプ電極12cと裏面バンプ電極12d間の間隔aが小さくなる、すなわち下層パッド配線51よりも裏面バンプ電極12の方が大きくなるのが好ましい。パッド配線部55のうち、3つのパッド配線部55a,55c,55dには、それぞれ対応して3つの表面バンプ電極9a,9c,9dおよび裏面バンプ電極12a,12c12dが接続されている。一方、残りの1つのパッド配線部55b図4Aでは左から2つめのパッド配線部には、対応する表面バンプ電極、基板貫通導体および裏面バンプ電極が設けられていない。そして、パッド配線部55bは、半導体チップ31の下側に配置された半導体チップ3図1参照の縁部3cの上方に配置されるように構成されている。すなわち下層配線パッド51bパッド配線部55bは、図4Cに示すように、平面的にみて半導体チップ3の縁部3cと重なる位置に配置されている。このように、本実施形態ではダミーバンプアレイ領域24において、複数の下層配線パッド51のうち、表面バンプ電極および基板貫通導体並びに裏面バンプ電極と接続されていないものを有する構成とした。この結果、半導体チップ31を積層する際、下側に配置された半導体チップ3の縁部3cの上方に、裏面バンプ電極が接続されていない下層配線パッド51が配置されるようにすることで、下側に配置された半導体チップ3の縁部3cにクラックが生じるのを防ぐことができる。同様に、半導体チップ31を半導体チップ3にフリップチップ型で積層する場合には、半導体チップ3の縁部3cの上方に、半導体チップ31の表面バンプが接続されていない上層配線パッド54bが位置するようにすることで、下層に配置された半導体チップ3の縁部3cにクラックが生じるのを防ぐことができる。また、本実施形態の半導体チップ4の構造であれば、設計段階では、複数の表面バンプ電極9及び複数の裏面バンプ電極12を互いに実質的に均等な間隔図4Aではaで配置するように設計し、その後、積層する半導体チップ3のサイズとの関係で、半導体チップ3の縁部3cと平面的に重なる位置に設ける予定だった表面バンプ9、裏面バンプ電極12、及び、基板貫通導体17のみを設けないようにすることができる。そして、この際パッド配線部55を含めて削除するのではなく、パッド配線部55はそのまま残した状態で表面バンプ電極9、裏面バンプ電極12、及び、基板貫通導体17の形成のみをやめることで、多層配線層の再設計や多層配線層を製造するためのマスクの変更をしなくても済むという効果を享受できる。[第2の実施形態]次に、本発明の第2の実施形態である半導体装置について説明する。本実施形態は、第1の実施形態の変形例であり、同様の部分については、適宜説明を省略する。なお、本実施形態でも、図1に示すような半導体チップ3の上に半導体チップ4Aが積層される半導体装置について説明する。本実施形態の半導体チップ4Aのダミーバンプアレイ領域24においては、図5Aに示すように、第1の実施形態と異なり、下層配線パッド61、第1中間層配線パッド62、第2中間層配線パッド63、および上層配線パッド64が、連続一続きとなるように形成されている。その他の構成は、第1の実施形態と同様であり、裏面バンプ電極12aと裏面バンプ電極12cとの間の距離はbであり、裏面バンプ電極12cと裏面バンプ電極12dの間の距離はaとなっている。すなわち、等間隔に配列された裏面バンプ電極12のうち、1つだけ図5Aでは左から2つ目の位置で破線で描かれているもの取り除かれたような構成となっている。そして、図5Cに示すように、半導体チップ4Aを半導体チップ3に積層した際に、平面的にみて半導体チップ3の縁部3cと重なる位置には、裏面バンプ電極12が設けられないように構成されている。本実施形態でも第1の実施形態と同様に、半導体チップを積層する際に、下側に配置された半導体チップ3の縁部3cの上方に、バンプ電極が接続されていないので、下側に配置された半導体チップ3の縁部3cにクラックが生じるのを防ぐことができる。また、本実施形態では、各配線パッド61~64を連続した配線層となるように構成したので、多層配線層の再設計や多層配線層を製造するためのマスクの変更を伴わずに、表面バンプ電極9、裏面バンプ電極12、及び、基板貫通導体17をダミーバンプアレイ領域24中の任意の位置に設けることができる。第1の実施形態では、半導体チップ3の縁部3cと平面的に重なる位置の表面バンプ電極9と、裏面バンプ電極12と、基板貫通導体17と、のみを削除することで、多層配線層の差設計をせずに半導体チップ3のエッジクラックを防止することができることを説明した。もっとも、バンプ電極9,12を削除することによって、バンプ電極9,12の数が減少してしまい、半導体チップ4の上に積層する半導体チップ5を支える全体の強度が減ってしまうおそれがあった。そこで、本実施形態では、半導体チップ3の縁部3cと平面的に重なる位置のバンプ電極9,12を削除するだけでなく、削除したバンプ電極9,12の代わりに半導体チップ3の縁部3cと平面的に重ならない位置に変わりのバンプ電極9,12及び基板貫通導体17を作成できるようにしたものである。すなわち、図6Aないし図6Cに示すように、設計段階で複数のバンプ電極を互いに実質的に均等な感覚で配置するように設計し、積層する半導体チップ3の縁部3cと平面的に重なった場合に、図5Aの矢印Xで示すように、重なったバンプ電極9,12及び基板貫通導体17のみを別の位置に移動可能なようにした。言い換えれば、バンプ電極9,12及び基板貫通導体17を予め定められたダミーバンプアレイ領域24の中の任意の位置に容易に移動できる構成とした。これにより、半導体チップ3の縁部3cと裏面バンプ電極12が重なった場合でも、半導体チップ5を支える全体の強度を減少させることなく半導体チップ3のクラックを防止することが可能となる。なお、本実施形態では、下層配線パッド61、第1中間層配線パッド62、第2中間層配線パッド63および上層配線パッド64のいずれも、連続となるように形成されている場合について説明したが、これに限定されない。例えば、各中間層配線パッドを形成しない、または図7に示すように各中間層配線パッドを特定のパターン71として形成しても構わない。これは、表面バンプ電極9、裏面バンプ電極12、及び、基板貫通導体17を形成するためには、形成時にエッジストッパーとして機能する下層配線パッド61基板貫通導体17及び裏面バンプ電極12形成時および上層配線パッド64表面バンプ電極9形成時さえ存在すれば足りるので、各中間層配線パッドがどのような構造であっても不都合がないからである。加えて、各中間層配線パッドを削除することにより、ダミーバンプアレイ領域24の多層配線層のうち、配線層38及び配線層39を通常配線電源配線や信号配線を配置する領域として使用することができる。以上、本発明を実施形態に基づき説明したが、本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、積層半導体装置を構成する半導体チップであって、上下に積層される半導体チップと自身にチップ端とが接触することを防ぐためのダミーバンプアレイ複数のダミーバンプを有する半導体チップであれば適用可能である。また、ダミーバンプアレイ領域24の配置位置を、図9Aに示すように、矩形状の半導体チップの4隅において、それぞれ角に沿ってL字状に形成してもよく、また図9Bに示すように、それぞれ矩形状の半導体チップの各4辺の中央から中心に向かって伸びる領域に形成しても構わない。このように構成することで、バンプ電極の配置位置を変更する際に、縦方向のみならず横方向に移動させることもできる。さらに、ダミーバンプアレイ領域24に形成されたパッド配線部55のうち、表面バンプ電極、又は、基板貫通導体並びに裏面バンプ電極と接続されていないものを有する構成とすることもできる。より具体的には、半導体チップをフリップチップ型で積層する場合には、ダミーバンプアレイ領域24に形成された複数のパッド配線部55の各々の下層配線パッド51に対して基板貫通導体及び裏面バンプ電極を形成する一方で、これら複数のパッド配線部55の少なくとも1つの上層配線パッド54に表面バンプ電極が形成されない構造とすることができる。同様に、半導体チップをフェイスアップ型で積層する場合には、ダミーバンプアレイ領域24に形成された複数のパッド配線部55の各々の上層配線パッド54のそれぞれに対して表面バンプ電極を形成する一方で、これら複数のパッド配線部55の少なくとも1つの下層配線パッド51に基板貫通導体及び裏面バンプが形成されない構造とすることもできる。即ち、半導体チップ4を半導体チップ3に実装する場合に、半導体チップ4のダミーバンプアレイ領域24に形成された複数のダミーバンプ電極を形成する複数の表面バンプ電極9及び裏面バンプ電極12のうちで、半導体チップ4の半導体チップ3と対向する面に形成された表面バンプ電極9又は裏面バンプ電極12のうち少なくとも1つ、即ち、半導体チップ3のエッジに位置する表面バンプ電極9又は裏面バンプ電極12を取り除くことで、半導体チップ3のエッジにクラックが発生することを抑制することができる。"