第1導電型のエミッタ層と、前記エミッタ層上に設けられ前記エミッタ層よりも不純物濃度が低い第1導電型半導体層と、前記第1導電型半導体層上に設けられた第2導電型半導体層と、前記第2導電型半導体層に接して設けられた第1の主電極と、前記エミッタ層に接して設けられた第2の主電極と、前記第2導電型半導体層の表面から前記第1導電型半導体層に達して形成された複数のトレンチ内にゲート絶縁膜を介して設けられたゲート電極と、を備え、前記第1の主電極と前記ゲート電極とが短絡された状態で、前記第1の主電極と前記第2の主電極との間に逆方向電圧が印加されると、隣り合う前記ゲート電極間の前記第1導電型半導体層内で空乏層がピンチオフするように、前記ゲート電極間の間隔が設定されていることを特徴とする半導体装置。前記第2導電型半導体層の不純物ドーズ量Qが、Q<1×1012cm-2であることを特徴とする請求項1記載の半導体装置。前記ゲート電極間の間隔が、200nm以下であることを特徴とする請求項1または2に記載の半導体装置。前記ゲート電極間の間隔をc、前記第1導電型半導体層における前記ゲート電極で挟まれた部分の厚さをdとするとc/d<0.2であることを特徴とする請求項1~3のいずれか1つに記載の半導体装置。前記第1の主電極と前記ゲート電極とが短絡されていることを特徴とする請求項1~4のいずれか1つに記載の半導体装置。本発明は、オン抵抗が低く、スイッチング特性が良好で、順逆両方向で高耐圧が得られる半導体装置を提供する。本発明の一態様によれば、第1導電型のエミッタ層と、前記エミッタ層上に設けられ前記エミッタ層よりも不純物濃度が低い第1導電型半導体層と、前記第1導電型半導体層上に設けられた第2導電型半導体層と、前記第2導電型半導体層に接して設けられた第1の主電極と、前記エミッタ層に接して設けられた第2の主電極と、前記第2導電型半導体層の表面から前記第1導電型半導体層に達して形成された複数のトレンチ内にゲート絶縁膜を介して設けられたゲート電極と、を備え、前記第1の主電極と前記ゲート電極とが短絡された状態で、前記第1の主電極と前記第2の主電極との間に逆方向電圧が印加されると、隣り合う前記ゲート電極間の前記第1導電型半導体層内で空乏層がピンチオフするように、前記ゲート電極間の間隔が設定されていることを特徴とする半導体装置が提供される。本発明によれば、オン抵抗が低く、スイッチング特性が良好で、順逆両方向で高耐圧が得られる半導体装置が提供される。以下、本発明の実施形態について図面を参照しながら説明する。なお、以下の実施形態では第1導電型をN型、第2導電型をP型として説明するが、第1導電型をP型、第2導電型をN型としても本発明は適用可能である。また、半導体としてはシリコンを例示するが、シリコン以外の半導体例えばSiC、GaN等の化合物半導体を用いてもよい。また、各図面中実質同一の要素には同一の符号を付し、既出の要素については説明を省略することもある。[第1実施形態]図1は、本発明の第1実施形態に係る半導体装置の要部の模式断面図である。本実施形態に係る半導体装置は、半導体層の表裏面のそれぞれに設けられた第1の主電極11と第2の主電極12との間を結ぶ縦方向に電流経路が形成される縦型デバイスである。本実施形態に係る半導体装置は、その電流経路が形成されるセル部と、このセル部を囲むようにセル部の外側に形成された終端部とを有するが、図1にはセル部の一部を示す。図1に示す構造は、横方向に繰り返し形成されている。他の実施形態についても、セル部についてのみ図示し説明する。本実施形態に係る半導体装置は、N型ベース層10と、N型ベース層10の第1の主面側に設けられた第1のP型ベース層13aと、N型ベース層10の上記第1の主面の反対側の第2の主面側に設けられた第2のP型ベース層13bとを有する。第1のP型ベース層13aの表面には選択的にN型の第1のソース層14aが形成され、第2のP型ベース層13bの表面には選択的にN型の第2のソース層14bが形成されている。これらソース層14a、14bにおけるN型不純物濃度は、N型ベース層10におけるN型不純物濃度よりも高い。第1のP型ベース層13aの表面からN型ベース層10に達して複数の第1のトレンチが形成され、その第1のトレンチ内に第1のゲート絶縁膜16aを介して第1のゲート電極15aが埋め込まれている。第1のゲート電極15aは、紙面を貫く方向に延びるストライプ状の平面パターンで形成されている。第2のP型ベース層13bの表面からN型ベース層10に達して複数の第2のトレンチが形成され、その第2のトレンチ内に第2のゲート絶縁膜16bを介して第2のゲート電極15bが埋め込まれている。第2のゲート電極15bは、紙面を貫く方向に延びるストライプ状の平面パターンで形成されている。第1のP型ベース層13a及び第1のソース層14aの表面には第1の主電極11が設けられ、第1のP型ベース層13a及び第1のソース層14aは第1の主電極11と電気的に接続されている。第2のP型ベース層13b及び第2のソース層14bの表面には第2の主電極12が設けられ、第2のP型ベース層13b及び第2のソース層14bは第2の主電極12と電気的に接続されている。ここで、第1の主電極11に対して第2の主電極12が高電位とされた状態を、第1の主電極11と第2の主電極12間に順方向電圧が印加された状態とし、これとは逆に、第2の主電極12に対して第1の主電極11が高電位とされた状態を、第1の主電極11と第2の主電極12間に逆方向電圧が印加された状態とする。第1のゲート電極15aと第2のゲート電極15bはそれぞれ図示しないゲート制御回路に接続されている。第1の主電極11と第2の主電極12間に順方向電圧が印加され、0Vもしくは負電位の第1の主電極11に対して正電位を第1のゲート電極15aに印加すると、第1のゲート絶縁膜16aを介して第1のゲート電極15aに対向する第1のP型ベース層13aにN型チャネルが形成され、第1のソース層14aからN型ベース層10に電子が注入される。また、正電位の第2の主電極12に対して負電位を第2のゲート電極15bに印加すると、第2のP型ベース層13bからN型ベース層10に正孔が注入される。すなわち、この場合、バイポーラ動作して第1の主電極11と第2の主電極12間に電流が流れオン状態となる。また、上記順方向電圧印加状態において、第2のゲート電極15bに正電位を印加すると、第2のゲート絶縁膜16bを介して第2のゲート電極15bに対向する第2のP型ベース層13bにN型チャネルが形成される。すなわち、第1のP型ベース層13aと第2のP型ベース層13bの両方にN型チャネルが形成され、ユニポーラ動作する。逆に、第1の主電極11と第2の主電極12間に逆方向電圧が印加され、0Vもしくは負電位の第2の主電極12に対して正電位を第2のゲート電極15bに印加すると、第2のゲート絶縁膜16bを介して第2のゲート電極15bに対向する第2のP型ベース層13bにN型チャネルが形成され、第2のソース層14bからN型ベース層10に電子が注入される。また、正電位の第1の主電極11に対して負電位を第1のゲート電極15aに印加すると、第1のP型ベース層13aからN型ベース層10に正孔が注入される。すなわち、この場合、バイポーラ動作して第1の主電極11と第2の主電極12間に電流が流れオン状態となる。また、上記逆方向電圧印加状態において、第1のゲート電極15aに正電位を印加すると、第1のゲート絶縁膜16aを介して第1のゲート電極15aに対向する第1のP型ベース層13aにN型チャネルが形成される。すなわち、第1のP型ベース層13aと第2のP型ベース層13bの両方にN型チャネルが形成され、ユニポーラ動作する。次に、本実施形態に係る半導体装置における耐圧保持作用について説明する。本実施形態に係る半導体装置では、ゲート制御回路によってゲート電極15a、15bの電位を制御しなくてもあるいはゲート制御回路からの制御電圧の供給が断たれるような状況でも、後述するようにトレンチゲート構造部を適切に設計することで、ゲート電極15a、15bがそれぞれ第1の主電極11、第2の主電極12に短絡された状態で順逆両方向で高耐圧が得られる。本実施形態に係る半導体装置における耐圧保持作用を説明する図を図2に模式的に示す。この図2は図1に対応するものであるが、本実施形態の構造における空乏層の伸び方はPN接合ではなくトレンチゲート構造部の設計によって決まるため、半導体部分をある導電型例えばN型の半導体層9としてまとめて表している。第1の主電極11と第1のゲート電極15aとが短絡され、且つ第2の主電極12と第2のゲート電極15bとが短絡された状態で、第1の主電極11と第2の主電極12間に順方向電圧が印加されると、図2中点線で模式的に示すように、第1のゲート電極15a側から第2のゲート電極15b側に向けて空乏層が伸びていく。まず、半導体層9における第1のゲート電極15aで挟まれた部分9aでは、両側の第1のゲート絶縁膜16aとの界面側から伸びた空乏層が、部分9aの幅が狭いもしくはアスペクト比幅に対する厚さの比が大きいことからピンチオフする。そして、第1のゲート電極15a間でピンチオフした空乏層は、半導体層9を第2のゲート電極15b側に向けて伸びていく。ここで、第2のゲート電極15b間の間隔が狭いもしくは半導体層9における第2のゲート電極15bで挟まれた部分9bのアスペクト比幅に対する厚さの比が大きいことから、空乏層は第2のゲート電極15b間の部分9bでピンチオフして伸びが停止し、第2の主電極12に達しない。また、第2のゲート電極15bは第2の主電極12と短絡され、第2の主電極12の電位順方向バイアスの場合負電位またはそれに近い電位にされ、半導体層9において第2のゲート絶縁膜16bを介して第2のゲート電極15bに対向する部分にキャリアこの場合電子が励起される。そして、第2のゲート電極15b間の間隔が狭いあるいは半導体層9における第2のゲート電極15bで挟まれた部分9bのアスペクト比が大きいことから、電子が第2のゲート電極15b及び部分9bにおける第1のゲート電極15a側の端部付近で蓄積された状態となり、これがN型のストッパ層として機能することでも空乏層の第2の主電極12側への伸展が抑制される。すなわち、前述した第1のゲート電極15a及び第2のゲート電極15bの構造により、図1の構造で順方向電圧が印加されたとき、空乏層は、N型ベース層10における第1のゲート電極15a間でピンチオフし、且つ第2のゲート電極15b間でピンチオフして停止し、第2のP型ベース層13bには到達しない。これにより、高い順方向耐圧を実現できる。これは、N型ベース層10を厚くすることによってではなく、表裏面側のトレンチゲート構造部の設計によって実現するため、N型ベース層10の薄型化を図れ、結果として高耐圧を確保しつつオン抵抗の低減とスイッチング特性の向上が図れる。次に、第1の主電極11と第1のゲート電極15aとが短絡され、且つ第2の主電極12と第2のゲート電極15bとが短絡された状態で、第1の主電極11と第2の主電極12間に逆方向電圧が印加されると、前述した順方向電圧印加時とは逆に、第2のゲート電極15b側から第1のゲート電極15a側に向けて空乏層が伸びていく。すなわち、図2において、半導体層9における第2のゲート電極15bで挟まれた部分9bでは、両側の第2のゲート絶縁膜16bとの界面側から伸びた空乏層が、部分9bの幅が狭いもしくはアスペクト比が大きいことからピンチオフする。そして、第2のゲート電極15b間でピンチオフした空乏層は、半導体層9を第1のゲート電極15a側に向けて伸びていく。ここで、第1のゲート電極15a間の間隔が狭いもしくは半導体層9における第1のゲート電極15aで挟まれた部分9aのアスペクト比が大きいことから、空乏層は第1のゲート電極15a間の部分9aでピンチオフして伸びが停止し、第1の主電極11に達しない。また、第1のゲート電極15aは第1の主電極11と短絡され、第1の主電極11の電位逆方向バイアスの場合負電位またはそれに近い電位にされ、半導体層9において第1のゲート絶縁膜16aを介して第1のゲート電極15aに対向する部分にキャリアこの場合電子が励起される。そして、第1のゲート電極15a間の間隔が狭いあるいは半導体層9における第1のゲート電極15aで挟まれた部分9aのアスペクト比が大きいことから、電子が第1のゲート電極15a及び部分9aにおける第2のゲート電極15b側の端部付近で蓄積された状態となり、これがN型のストッパ層として機能することでも空乏層の第1の主電極11側への伸展が抑制される。すなわち、前述した第1のゲート電極15a及び第2のゲート電極15bの構造により、図1の構造で逆方向電圧が印加されたとき、空乏層は、N型ベース層10における第2のゲート電極15b間でピンチオフし、且つ第1のゲート電極15a間でピンチオフして停止し、第1のP型ベース層13aには到達しない。これにより、高い逆方向耐圧を実現できる。これも、N型ベース層10を厚くすることによってではなく、表裏面側のトレンチゲート構造部の設計によって実現するため、N型ベース層10の薄型化を図れ、結果として逆方向電圧印加時においても高耐圧を確保しつつオン抵抗の低減とスイッチング特性の向上が図れる。ここで、本発明者は、第1のゲート電極15a間の間隔c1及び第2のゲート電極15b間の間隔c2をそれぞれ200nm以下、あるいはN型ベース層10における第1のゲート電極15aで挟まれた部分の厚さをd1とした場合にc1/d1<0.2、N型ベース層10における第2のゲート電極15bで挟まれた部分の厚さをd2とした場合にc2/d2<0.2とすれば前述した耐圧保持作用を確実に得ることができるとの知見を得るに至った。図3は、本実施形態に係る半導体装置について、第1の主電極11と第2の主電極12間の電圧VdVと、第1の主電極11と第2の主電極12間に流れる電流IdAとの関係をシミュレーションした結果を示す。図1に示すモデルにおいて条件は以下のように設定した。第1のゲート電極15a間の間隔c1=200nm、第2のゲート電極15b間の間隔c2=200nm、N型ベース層10における第1のゲート電極15aで挟まれた部分の厚さd1=3μm、N型ベース層10における第2のゲート電極15bで挟まれた部分の厚さd2=3μm、第1のゲート電極15aの厚さまたはこれが埋め込まれた第1のトレンチの深さを5μm、第2のゲート電極15bの厚さまたはこれが埋め込まれた第2のトレンチの深さを5μm、N型ベース層10における第1のゲート電極15aと第2のゲート電極15bとの間の部分の厚さを450μmとした。本シミュレーションによれば、図3に示すように、順方向と逆方向共に、6010Vの耐圧を実現できるとの結果を得た。以上説明したように本実施形態によれば、N型ベース層10を薄くしても、トレンチゲート構造によって、P型ベース層13a、13bにおける一方側から伸びる空乏層が他方のP型ベース層へと達するのを防止することができ高耐圧が得られる。N型ベース層10を薄くできることによって、オン抵抗の低減、スイッチング特性の改善を図れるようになる。また、素子表面側の第1の主電極11側と、この反対面裏面側の第2の主電極12側とで素子構造に対称性を有するので、最大順方向電圧を印加した場合と、最大逆方向電圧を印加した場合とで同じ耐圧を確保できる。すなわち、オン抵抗の増大、スイッチング特性の劣化をきたすことなく、順逆両方向に高耐圧を確保できる半導体装置を提供可能である。また、トレンチゲート構造を前述したように適切に設計することで、第1の主電極11と第1のゲート電極15aとが短絡し、且つ第2の主電極12と第2のゲート電極15bとが短絡した状態で、順逆両方向の高耐圧が実現できる。すなわち、ゲート制御回路によって第1のゲート電極15aと第2のゲート電極15bを制御しなくても、順逆両方向で高耐圧の確保が可能である。したがって、例えば、回路起動時、停電や故障等によるゲート制御回路の停止時など、ゲート制御回路から第1のゲート電極15aと第2のゲート電極15bに制御電圧が供給されない状態でも、順逆両方向で高耐圧を確保でき、実使用上使い勝手のよい半導体装置を提供できる。[第2実施形態]図4は、本発明の第2実施形態に係る半導体装置の要部の模式断面図である。本実施形態では、上記第1の実施形態の構成に加えて、N型ベース層10における第1のP型ベース層13aと接する部分にN型ベース層10よりもN型不純物濃度が高いN型の第1のストッパ層17aが設けられ、N型ベース層10における第2のP型ベース層13bと接する部分にN型ベース層10よりもN型不純物濃度が高いN型の第2のストッパ層17bが設けられている。第2のストッパ層17bによって順方向電圧印加時における第2のP型ベース層13bへの空乏層の伸びを抑制でき、第1のストッパ層17aによって逆方向電圧印加時における第1のP型ベース層13aへの空乏層の伸びを抑制でき、順逆両方向について耐圧向上効果をより高めることができる。なお、第2のストッパ層17bだけを設けてもよく、この場合順方向電圧印加時の耐圧をより高くできる。あるいは、第1のストッパ層17aだけを設けてもよく、この場合逆方向電圧印加時の耐圧をより高くできる。[第3実施形態]図5は、本発明の第3実施形態に係る半導体装置の要部の模式断面図である。本実施形態では、上記第2の実施形態の構成に加えて、N型ベース層10に隣接して第3のP型ベース層18が設けられている。第3のP型ベース層18は、N型ベース層10の第1の主面及び第2の主面に対して略平行な横方向に隣接している。第1のP型ベース層13aと第2のP型ベース層13bとを縦方向に結ぶ部分にN型ベース層10が設けられ、第1のゲート電極15aと第2のゲート電極15bとを縦方向に結ぶ部分に第3のP型ベース層18が設けられている。N型ベース層10と第3のP型ベース層18は、横方向に交互に隣接pn接合して周期的に配列され、いわゆるスーパージャンクション構造を構成している。このスーパージャンクション構造では、N型ベース層10と第3のP型ベース層18に含まれるチャージ量不純物量を同じとすることで、擬似的にノンドープ層を作り出し、さらなる高耐圧を保持することが可能である。すなわち、順方向電圧印加時または逆方向電圧印加時、N型ベース層10と第3のP型ベース層18とのPN接合から横方向に伸びる空乏層によってさらなる高耐圧の保持が可能となる。また、高耐圧を保持しつつ、比較的高ドープされたN型ベース層10を通して電流を流すことで、材料限界を越えた低オン抵抗を実現可能である。図13は、第1の実施形態の変形例を示す。この図13の構造では、N型ベース層10において第1のゲート電極15aで挟まれた部分の上に、第1のP型ベース層13aが設けられている。第1のP型ベース層13aは第1のゲート電極15aの延在方向に延在し、その第1のP型ベース層13a上に、N型の第1のソース層81aと第1のP型層82aが設けられている。第1のソース層81aは図1における第1のソース層14aに対応する要素である。第1のP型層82aは第1のP型ベース層13aの一部とも言える。第1のソース層81aと第1のP型層82aとは、第1のゲート電極15aの延在方向に交互に隣接して設けられている。第1のゲート電極15a上には第1のゲート絶縁膜16aを介して第1の主電極11が設けられている。第1のソース層81a及び第1のP型層82aは、第1のゲート電極15aよりも上方に突出し、その突出した部分の上面及び側面は第1の主電極11に接して覆われている。すなわち、第1のソース層81aはその上面及び側面で第1の主電極11に接して第1の主電極11と電気的に接続され、第1のP型層82aはその上面及び側面で第1の主電極11と接し、この第1のP型層82aを介して第1のP型ベース層13aは第1の主電極11と電気的に接続されている。したがって、第1のソース層及び第1のP型ベース層が上面のみで第1の主電極と接する構造に比べて、第1のソース層及び第1のP型ベース層と、第1の主電極との接触抵抗を低減できる。同様に、N型ベース層10において第2のゲート電極15bで挟まれた部分の下に、第2のP型ベース層13bが設けられている。第2のP型ベース層13bは第2のゲート電極15bの延在方向に延在し、その第2のP型ベース層13bの下に、N型の第2のソース層81bと第2のP型層82bが設けられている。第2のソース層81bは図1における第2のソース層14bに対応する要素である。第2のP型層82bは第2のP型ベース層13bの一部とも言える。第2のソース層81bと第2のP型層82bとは、第2のゲート電極15bの延在方向に交互に隣接して設けられている。第2のゲート電極15bの下には第2のゲート絶縁膜16bを介して第2の主電極12が設けられている。第2のソース層81b及び第2のP型層82bは、第2のゲート電極15bよりも下方に突出し、その突出した部分の下面及び側面は第2の主電極12に接して覆われている。すなわち、第2のソース層81bはその下面及び側面で第2の主電極12に接して第2の主電極12と電気的に接続され、第2のP型層82bはその下面及び側面で第2の主電極12と接し、この第2のP型層82bを介して第2のP型ベース層13bは第2の主電極12と電気的に接続されている。したがって、第2の主電極12側においても接触抵抗の低減が図れる。なお、第1のゲート電極15aの延在方向に延在する第1のP型ベース層13aを設けずに、図14に示すように、第1のP型層82aを、第1のゲート電極15a間でN型ベース層10に接する構造としてもよい。同様に、第2のP型層82bは、第2のゲート電極15b間でN型ベース層10に接している。また、図15に示すように、第1のP型ベース層13aとN型ベース層10との間に、第1のN型層83aを設けてもよい。第1のN型層83aは、第1のゲート電極15a間で第1のゲート電極15aの延在方向に延在し、この第1のN型層83aの上に第1のP型ベース層13aが設けられている。同様に、N型ベース層10と第2のP型ベース層13bとの間に、第2のN型層83bを設けてもよい。第2のN型層83bは、第2のゲート電極15b間で第2のゲート電極15bの延在方向に延在し、この第2のN型層83bの下に第2のP型ベース層13bが設けられている。次に、図16を参照し、前述した実施形態におけるN型ベース層10中の電界分布について説明する。図16aには、例えば図14に示す構造の半導体装置を示すが、これは図1、4、13、15のいずれかに示す構造でもよい。図16bは、第1の主電極11に対して第2の主電極12が高電位正電位とされた状態における、N型ベース層10中の電界分布を示す。図16cは、第2の主電極12に対して第1の主電極11が高電位正電位とされた状態における、N型ベース層10中の電界分布を示す。図16b、cにおいて、縦軸はN型ベース層10における深さ方向の位置を示し、横軸はN型ベース層10中の電界を示す。Ekは、第1のトレンチもしくは第1のゲート絶縁膜16aとN型ベース層10との境界での電界を示し、Eaは、第2のトレンチもしくは第2のゲート絶縁膜16bとN型ベース層10との境界での電界を示す。第2の主電極12側が正電位の図16bの場合、第1のトレンチもしくは第1のゲート絶縁膜16aとN型ベース層10との境界に電界のピーク最大値Emaxがある。第1の主電極11側が正電位の図16cの場合、第2のトレンチもしくは第2のゲート絶縁膜16bとN型ベース層10との境界に電界のピーク最大値Emaxがある。本実施形態では、{Ea-Ek/Emax}の絶対値が0.7より小さく、あるいは0.5より小さくなるようにトレンチゲート構造部を設計することで、順逆両方向で高耐圧を得ることができる。[第4実施形態]図6は、本発明の第4実施形態に係る半導体装置の要部の模式断面図である。本実施形態に係る半導体装置は、半導体基板もしくは半導体層31上に設けられた絶縁層32上に、互いに離間して設けられた第1の主電極21と第2の主電極22との間を結ぶ横方向に電流経路が形成されるSOISiliconOnInsulator構造を有する横型デバイスである。図6bは第1の主電極21と第2の主電極22とを結ぶ方向の断面を示し、図6aは図6bにおけるA-A断面を示し、図6cは図6aにおけるB-B断面を示す。絶縁層32上には、N型ベース層30と第1のP型ベース層23aと第2のP型ベース層23bが設けられている。第1のP型ベース層23aと第2のP型ベース層23bは、N型ベース層30を横方向に挟んで設けられている。第1のP型ベース層23aにおける端部表面には選択的にN型の第1のソース層24aが形成され、第2のP型ベース層23bにおける端部表面には選択的にN型の第2のソース層24bが形成されている。これらソース層24a、24bにおけるN型不純物濃度は、N型ベース層30におけるN型不純物濃度よりも高い。図6aに示すように、第1のP型ベース層23a及びこれに接するN型ベース層30の一端部には絶縁層32に達する第1のトレンチが複数形成され、その第1のトレンチ内に第1のゲート絶縁膜26aを介して第1のゲート電極25aが埋め込まれている。第2のP型ベース層23b及びこれに接するN型ベース層30の他端部には絶縁層32に達する第2のトレンチが複数形成され、その第2のトレンチ内に第2のゲート絶縁膜26bを介して第2のゲート電極25bが埋め込まれている。各トレンチ内に埋め込まれた第1のゲート電極25aは、図6b、cに示すように、第1のP型ベース層23aの表面上でつながっている。すなわち、第1のP型ベース層23a及びN型ベース層30の一端部の表面上にも、第1のゲート絶縁膜26aを介して第1のゲート電極25aが設けられている。同様に、各トレンチ内に埋め込まれた第2のゲート電極25bは、第2のP型ベース層23bの表面上でつながっている。すなわち、第2のP型ベース層23b及びN型ベース層30の他端部の表面上にも、第2のゲート絶縁膜26bを介して第2のゲート電極25bが設けられている。第1の主電極21は第1のP型ベース層23a及び第1のソース層24aに接して絶縁層32上に設けられ、第1のP型ベース層23a及び第1のソース層24aは第1の主電極21と電気的に接続されている。第2の主電極22は第2のP型ベース層23b及び第2のソース層24bに接して絶縁層32上に設けられ、第2のP型ベース層23b及び第2のソース層24bは第2の主電極22と電気的に接続されている。ここで、第1の主電極21に対して第2の主電極22が高電位とされた状態を、第1の主電極21と第2の主電極22間に順方向電圧が印加された状態とし、これとは逆に、第2の主電極22に対して第1の主電極21が高電位とされた状態を、第1の主電極21と第2の主電極22間に逆方向電圧が印加された状態とする。第1のゲート電極25aと第2のゲート電極25bはそれぞれ図示しないゲート制御回路に接続されている。本実施形態においても、電流経路が縦方向か横方向かの違いだけで、前述した縦型の半導体装置と同様な動作をする。第1の主電極21と第2の主電極22間に順方向電圧が印加され、0Vもしくは負電位の第1の主電極21に対して正電位を第1のゲート電極25aに印加すると、第1のゲート絶縁膜26aを介して第1のゲート電極25aに対向する第1のP型ベース層23aにN型チャネルが形成され、第1のソース層24aからN型ベース層30に電子が注入される。また、正電位の第2の主電極22に対して負電位を第2のゲート電極25bに印加すると、第2のP型ベース層23bからN型ベース層30に正孔が注入される。すなわち、この場合、バイポーラ動作して第1の主電極21と第2の主電極22間に電流が流れオン状態となる。また、上記順方向電圧印加状態において、第2のゲート電極25bに正電位を印加すると、第2のゲート絶縁膜26bを介して第2のゲート電極25bに対向する第2のP型ベース層23bにN型チャネルが形成される。すなわち、第1のP型ベース層23aと第2のP型ベース層23bの両方にN型チャネルが形成され、ユニポーラ動作する。第1の主電極21と第2の主電極22間に逆方向電圧が印加され、0Vもしくは負電位の第2の主電極22に対して正電位を第2のゲート電極25bに印加すると、第2のゲート絶縁膜26bを介して第2のゲート電極25bに対向する第2のP型ベース層23bにN型チャネルが形成され、第2のソース層24bからN型ベース層30に電子が注入される。また、正電位の第1の主電極21に対して負電位を第1のゲート電極25aに印加すると、第1のP型ベース層23aからN型ベース層30に正孔が注入される。すなわち、この場合、バイポーラ動作して第1の主電極21と第2の主電極22間に電流が流れオン状態となる。また、上記逆方向電圧印加状態において、第1のゲート電極25aに正電位を印加すると、第1のゲート絶縁膜26aを介して第1のゲート電極25aに対向する第1のP型ベース層23aにN型チャネルが形成される。すなわち、第1のP型ベース層23aと第2のP型ベース層23bの両方にN型チャネルが形成され、ユニポーラ動作する。また、トレンチ及びこれに埋め込まれた第1のゲート電極25aは、図6cに示すように、第1のP型ベース層23aやN型ベース層30が形成されたSOI層と絶縁層32との界面よりも深く絶縁層32側に入り込んで形成されている。同様に、トレンチ及びこれに埋め込まれた第2のゲート電極25bも、第2のP型ベース層23bやN型ベース層30が形成されたSOI層と絶縁層32との界面よりも深く絶縁層32側に入り込んで形成されている。このような構造により、SOI層の裏面側にも第1のゲート電極25aや第2のゲート電極25bの電位を作用させやすく、SOI層に対する基板電位の影響を抑制することができる。そして、本実施形態においても、上記実施形態と同様に、トレンチゲート構造部を適切に設計することで、ゲート電極25a、25bがそれぞれ第1の主電極21、第2の主電極22に短絡された状態で順逆両方向で高耐圧が得られる。すなわち、第1の主電極21と第1のゲート電極25aとが短絡され、且つ第2の主電極22と第2のゲート電極25bとが短絡された状態で、第1の主電極21と第2の主電極22間に順方向電圧が印加されると、まず、N型ベース層30における第1のゲート電極25aで挟まれた部分では、その部分の幅が狭いもしくは幅に対する長さの比が大きいことから、両側の第1のゲート絶縁膜26aとの界面側から伸びた空乏層がピンチオフする。そして、第1のゲート電極25a間でピンチオフした空乏層は、N型ベース層30を第2のゲート電極25b側に向けて伸びていく。ここで、第2のゲート電極25b間の間隔が狭いもしくはN型ベース層30における第2のゲート電極25bで挟まれた部分の幅に対する長さの比が大きいことから、空乏層は第2のゲート電極25b間でピンチオフして伸びが停止し、第2のP型ベース層23bに達しない。また、第2のゲート電極25bは第2の主電極22と短絡され、第2の主電極22の電位順方向バイアスの場合負電位またはそれに近い電位にされ、N型ベース層30において第2のゲート絶縁膜26bを介して第2のゲート電極25bに対向する部分にキャリアこの場合電子が励起される。そして、第2のゲート電極25b間の間隔が狭いあるいはN型ベース層30における第2のゲート電極25bで挟まれた部分の幅に対する長さの比が大きいことから、電子が第2のゲート電極25bにおける第1のゲート電極25a側の端部付近で蓄積された状態となり、これがN型のストッパ層として機能することでも空乏層の第2のP型ベース層23b側への伸展が抑制される。これは、N型ベース層30を長くすることによってではなく、表裏面側のトレンチゲート構造部の設計によって実現するため、N型ベース層30の短縮化を図れ、結果として高耐圧を確保しつつオン抵抗の低減とスイッチング特性の向上が図れる。次に、第1の主電極21と第1のゲート電極25aとが短絡され、且つ第2の主電極22と第2のゲート電極25bとが短絡された状態で、第1の主電極21と第2の主電極22間に逆方向電圧が印加されると、前述した順方向電圧印加時とは逆に、第2のゲート電極25b側から第1のゲート電極25a側に向けて空乏層が伸びていく。すなわち、N型ベース層30における第2のゲート電極25bで挟まれた部分では、その部分の幅が狭いもしくは幅に対する長さの比が大きいことから、両側の第2のゲート絶縁膜26bとの界面側から伸びた空乏層がピンチオフする。そして、第2のゲート電極25b間でピンチオフした空乏層は、N型ベース層30を第1のゲート電極25a側に向けて伸びていく。ここで、第1のゲート電極25a間の間隔が狭いもしくはN型ベース層30における第1のゲート電極25aで挟まれた部分の幅に対する長さの比が大きいことから、空乏層は第1のゲート電極25a間でピンチオフして伸びが停止し、第1のP型ベース層23aに達しない。また、第1のゲート電極25aは第1の主電極21と短絡され、第1の主電極21の電位逆方向バイアスの場合負電位またはそれに近い電位にされ、N型ベース層30において第1のゲート絶縁膜26aを介して第1のゲート電極25aに対向する部分にキャリアこの場合電子が励起される。そして、第1のゲート電極25a間の間隔が狭いあるいはN型ベース層30における第1のゲート電極25aで挟まれた部分の幅に対する長さの比が大きいことから、電子が第1のゲート電極25aにおける第2のゲート電極25b側の端部付近で蓄積された状態となり、これがN型のストッパ層として機能することでも空乏層の第1のP型ベース層23a側への伸展が抑制される。これも、N型ベース層30を長くすることによってではなく、表裏面側のトレンチゲート構造部の設計によって実現するため、N型ベース層30の短縮化を図れ、結果として逆方向電圧印加時においても高耐圧を確保しつつオン抵抗の低減とスイッチング特性の向上が図れる。そして、本実施形態の構造においても、第1のゲート電極25a間の間隔c1及び第2のゲート電極25b間の間隔c2をそれぞれ200nm以下、あるいはN型ベース層30における第1のゲート電極25aで挟まれた部分の長さをd1とした場合にc1/d1<0.2、N型ベース層30における第2のゲート電極25bで挟まれた部分の長さをd2とした場合にc2/d2<0.2とすれば前述した耐圧保持作用を確実に得ることができるとの知見を得るに至った。図6に示すモデルにおいて、第1のゲート電極25a間の間隔c1=200nm、第2のゲート電極25b間の間隔c2=200nm、N型ベース層30における第1のゲート電極25aで挟まれた部分の長さd1=3μm、N型ベース層30における第2のゲート電極25bで挟まれた部分の長さd2=3μm、第1のゲート電極25aの横方向長さを5μm、第2のゲート電極25bの横方向長さを5μm、N型ベース層30における第1のゲート電極25aと第2のゲート電極25bとの間の部分の長さを90μmとして、電流-電圧特性をシミュレーションしたところ、本実施形態においても、図3に示すように、順方向と逆方向共に、6010Vの耐圧を実現できるとの結果を得た。以上説明したように本実施形態においても、N型ベース層30を短くしても、トレンチゲート構造によって、P型ベース層23a、23bにおける一方側から伸びる空乏層が他方のP型ベース層へと達するのを防止することができ高耐圧が得られる。N型ベース層30を短くできることによって、オン抵抗の低減、スイッチング特性の改善を図れるようになる。また、第1の主電極21側と第2の主電極22側とで素子構造に対称性を有するので、最大順方向電圧を印加した場合と、最大逆方向電圧を印加した場合とで同じ耐圧を確保できる。すなわち、オン抵抗の増大、スイッチング特性の劣化をきたすことなく、順逆両方向に高耐圧を確保できる半導体装置を提供可能である。また、トレンチゲート構造を前述したように適切に設計することで、第1の主電極21と第1のゲート電極25aとが短絡し、且つ第2の主電極22と第2のゲート電極25bとが短絡した状態で、順逆両方向の高耐圧が実現できる。すなわち、ゲート制御回路によって第1のゲート電極25aと第2のゲート電極25bを制御しなくても、順逆両方向で高耐圧の確保が可能である。したがって、例えば、回路起動時、停電や故障等によるゲート制御回路の停止時など、ゲート制御回路から第1のゲート電極25aと第2のゲート電極25bに制御電圧が供給されない状態でも、順逆両方向で高耐圧を確保でき、実使用上使い勝手のよい半導体装置を提供できる。また、本実施形態においても、図6aに対応する図7aおよび図6bに対応する図7bに示すように、N型ベース層30における第1のP型ベース層23aと接する部分にN型ベース層30よりもN型不純物濃度が高いN型の第1のストッパ層27aを設け、N型ベース層30における第2のP型ベース層23bと接する部分にN型ベース層30よりもN型不純物濃度が高いN型の第2のストッパ層27bを設けてもよい。第2のストッパ層27bによって順方向電圧印加時における第2のP型ベース層23bへの空乏層の伸びを抑制でき、第1のストッパ層27aによって逆方向電圧印加時における第1のP型ベース層23aへの空乏層の伸びを抑制でき、順逆両方向について耐圧向上効果をより高めることができる。なお、第2のストッパ層27bだけを設けてもよく、この場合順方向電圧印加時の耐圧をより高くできる。あるいは、第1のストッパ層27aだけを設けてもよく、この場合逆方向電圧印加時の耐圧をより高くできる。さらに、図7bと同様な部分の断面を表す図7cに示すように、N型ベース層30上に第3のP型ベース層28を設けてもよい。第1のP型ベース層23aと第2のP型ベース層23bとを横方向に結ぶ部分にN型ベース層30が設けられ、SOI層上の第1のゲート電極25aと第2のゲート電極25bとを横方向に結ぶ部分に第3のP型ベース層28が設けられている。N型ベース層30と第3のP型ベース層28は積層方向にPN接合している。N型ベース層30と第3のP型ベース層28に含まれるチャージ量不純物量を同じとすることで、擬似的にノンドープ層を作り出し、さらなる高耐圧を保持することが可能である。すなわち、順方向電圧印加時または逆方向電圧印加時、N型ベース層30と第3のP型ベース層28とのPN接合から縦方向に伸びる空乏層によってさらなる高耐圧の保持が可能となる。また、高耐圧を保持しつつ、比較的高ドープされたN型ベース層30を通して電流を流すことで、材料限界を越えた低オン抵抗を実現可能である。あるいは、図7aに示すように、幅方向にN型ベース層30と第3のP型ベース層29とを隣接PN接合させてもよい。第1のP型ベース層23aと第2のP型ベース層23bとを横方向に結ぶ部分にN型ベース層30が設けられ、トレンチ内に埋め込まれた第1のゲート電極25aと第2のゲート電極25bとを横方向に結ぶ部分に第3のP型ベース層29が設けられている。[第5実施形態]図8は、本発明の第5実施形態に係る半導体装置の要部の模式断面斜視図である。図9は、図8の構造におけるP型半導体層部分のX方向の断面図である。図10は、図8の構造におけるN型半導体層部分のX方向の断面図である。本実施形態に係る半導体装置は、半導体層の表裏面のそれぞれに設けられた第1の主電極41と第2の主電極42との間を結ぶ縦方向に電流経路が形成される縦型デバイスである。図8には一つのトレンチゲート構造に対応する要素しか示さないが、この図8に示す単位要素は、X方向横方向及びこれに直交するY方向奥行き方向に繰り返し形成されている。本実施形態に係る半導体装置は、第1の主電極41と第2の主電極42間の縦方向に積層された第1~第5のP型半導体層43a~47aと、同様に縦方向に積層され且つP型半導体層に隣接する第1~第5のN型半導体層43b~47bを有する。第1のP型半導体層43a上に第2のP型半導体層44aが設けられ、第2のP型半導体層44a上に第3のP型半導体層45aが設けられ、第3のP型半導体層45a上に第4のP型半導体層46aが設けられ、第4のP型半導体層46a上に第5のP型半導体層47aが設けられている。第1のP型半導体層43a、第3のP型半導体層45aおよび第5のP型半導体層47aは、第2のP型半導体層44a及び第4のP型半導体層46aに比べて、P型不純物濃度が高い。第1のN型半導体層43b上に第2のN型半導体層44bが設けられ、第2のN型半導体層44b上に第3のN型半導体層45bが設けられ、第3のN型半導体層45b上に第4のN型半導体層46bが設けられ、第4のN型半導体層46b上に第5のN型半導体層47bが設けられている。第1のN型半導体層43b、第3のN型半導体層45bおよび第5のN型半導体層47bは、第2のN型半導体層44b及び第4のN型半導体層46bに比べて、N型不純物濃度が高い。第1のP型半導体層43aと第1のN型半導体層43bとはY方向に隣接してPN接合しており、第2のP型半導体層44aと第2のN型半導体層44bとはY方向に隣接してPN接合しており、第3のP型半導体層45aと第3のN型半導体層45bとはY方向に隣接してPN接合しており、第4のP型半導体層46aと第4のN型半導体層46bとはY方向に隣接してPN接合しており、第5のP型半導体層47aと第5のN型半導体層47bとはY方向に隣接してPN接合している。これらP型半導体層43a~47aとN型半導体層43b~47bとのPN接合構造は、Y方向に周期的に繰り返し形成されている。第5のP型半導体層47a及び第5のN型半導体層47bの表面には第1の主電極41が設けられ、第5のP型半導体層47a及び第5のN型半導体層47bは第1の主電極41と電気的に接続されている。第1のP型半導体層43a及び第1のN型半導体層43bの裏面には第2の主電極42が設けられ、第1のP型半導体層43a及び第1のN型半導体層43bは第2の主電極42と電気的に接続されている。第5のP型半導体層47a及び第5のN型半導体層47bの表面から、第4のP型半導体層46a及び第4のN型半導体層46bに達して複数の第1のトレンチが形成され、その第1のトレンチ内に第1のゲート絶縁膜48aを介して第1のゲート電極49aが埋め込まれている。第1のゲート電極49aは、Y方向図9、10においては紙面を貫く方向に延びるストライプ状の平面パターンで形成されている。第1のP型半導体層43a及び第1のN型半導体層43bの表面第1の主電極41側から見ると裏面から、第2のP型半導体層44a及び第2のN型半導体層44bに達して複数の第2のトレンチが形成され、その第2のトレンチ内に第2のゲート絶縁膜48bを介して第2のゲート電極49bが埋め込まれている。第2のゲート電極49bも、Y方向に延びるストライプ状の平面パターンで形成されている。第1のゲート電極49aは、図9、10に示すように、X方向に複数配列され、隣り合う第1のゲート電極49a間に、幅が狭められた第4のP型半導体層46a、第5のP型半導体層47a、第4のN型半導体層46b、第5のN型半導体層47bが存在する。第2のゲート電極49bも、図9、10に示すように、X方向に複数配列され、隣り合う第2のゲート電極49b間に、幅が狭められた第2のP型半導体層44a、第1のP型半導体層43a、第2のN型半導体層44b、第1のN型半導体層43bが存在する。ここで、第1の主電極41に対して第2の主電極42が高電位とされた状態を、第1の主電極41と第2の主電極42間に順方向電圧が印加された状態とし、これとは逆に、第2の主電極42に対して第1の主電極41が高電位とされた状態を、第1の主電極41と第2の主電極42間に逆方向電圧が印加された状態とする。第1のゲート電極49aと第2のゲート電極49bはそれぞれ図示しないゲート制御回路に接続されている。本実施形態においても、ゲート制御回路によってゲート電極49a、49bの電位を制御しなくてもあるいはゲート制御回路からの制御電圧の供給が断たれるような状況でも、トレンチゲート構造部を適切に設計することで、ゲート電極49a、49bがそれぞれ第1の主電極41、第2の主電極42に短絡された状態で順逆両方向で高耐圧が得られる。第1の主電極41と第1のゲート電極49aとが短絡され、且つ第2の主電極42と第2のゲート電極49bとが短絡された状態で、第1の主電極41と第2の主電極42間に順方向電圧が印加されると、第4のN型半導体層46bにおける第1のゲート電極49aで挟まれた部分では、その部分の幅が狭いもしくは幅に対する厚さの比が大きいことから、両側の第1のゲート絶縁膜48aとの界面側から伸びた空乏層がピンチオフする。さらに、第2のN型半導体層44bにおける第2のゲート電極49b間で挟まれた部分の幅が狭いもしくは幅に対する厚さの比が大きいことから、第2のゲート電極49bに達した空乏層は第2のゲート電極49b間でピンチオフして伸びが停止し、第2の主電極42に達しない。また、第1の主電極41と第1のゲート電極49aとが短絡され、且つ第2の主電極42と第2のゲート電極49bとが短絡された状態で、第1の主電極41と第2の主電極42間に順方向電圧が印加されると、第2のP型半導体層44aにおける第2のゲート電極49bで挟まれた部分では、その部分の幅が狭いもしくは幅に対する厚さの比が大きいことから、両側の第2のゲート絶縁膜48bとの界面側から伸びた空乏層がピンチオフする。さらに、第4のP型半導体層46aにおける第1のゲート電極49a間で挟まれた部分の幅が狭いもしくは幅に対する厚さの比が大きいことから、第1のゲート電極49aに達した空乏層は第1のゲート電極49a間でピンチオフして伸びが停止し、第1の主電極41に達しない。次に、第1の主電極41と第1のゲート電極49aとが短絡され、且つ第2の主電極42と第2のゲート電極49bとが短絡された状態で、第1の主電極41と第2の主電極42間に逆方向電圧が印加されると、第2のN型半導体層44bにおける第2のゲート電極49bで挟まれた部分では、その部分の幅が狭いもしくは幅に対する厚さの比が大きいことから、両側の第2のゲート絶縁膜48bとの界面側から伸びた空乏層がピンチオフする。さらに、第4のN型半導体層46bにおける第1のゲート電極49a間で挟まれた部分の幅が狭いもしくは幅に対する厚さの比が大きいことから、第1のゲート電極49aに達した空乏層は第1のゲート電極49a間でピンチオフして伸びが停止し、第1の主電極41に達しない。また、第1の主電極41と第1のゲート電極49aとが短絡され、且つ第2の主電極42と第2のゲート電極49bとが短絡された状態で、第1の主電極41と第2の主電極42間に逆方向電圧が印加されると、第4のP型半導体層46aにおける第1のゲート電極49aで挟まれた部分では、その部分の幅が狭いもしくは幅に対する厚さの比が大きいことから、両側の第1のゲート絶縁膜48aとの界面側から伸びた空乏層がピンチオフする。さらに、第2のP型半導体層44aにおける第2のゲート電極49b間で挟まれた部分の幅が狭いもしくは幅に対する厚さの比が大きいことから、第2のゲート電極49bに達した空乏層は第2のゲート電極49b間でピンチオフして伸びが停止し、第2の主電極42に達しない。ここで、本発明者は、第1のゲート電極49a間の間隔c1及び第2のゲート電極49b間の間隔c2をそれぞれ200nm以下、あるいは第4のP型半導体層46a及び第4のN型半導体層46bにおける第1のゲート電極49aで挟まれた部分の厚さをd1とした場合にc1/d1<0.2、第2のP型半導体層44a及び第2のN型半導体層44bにおける第2のゲート電極49bで挟まれた部分の厚さをd2とした場合にc2/d2<0.2とすれば前述した耐圧保持作用を確実に得ることができるとの知見を得るに至った。本実施形態の構造について、第1のゲート電極49a間の間隔c1=200nm、第2のゲート電極49b間の間隔c2=200nm、第4のP型半導体層46a及び第4のN型半導体層46bにおける第1のゲート電極49aで挟まれた部分の厚さd1=3μm、第2のP型半導体層44a及び第2のN型半導体層44bにおける第2のゲート電極49bで挟まれた部分の厚さd2=3μm、第1のゲート電極49aの厚さまたはこれが埋め込まれた第1のトレンチの深さを5μm、第2のゲート電極49bの厚さまたはこれが埋め込まれた第2のトレンチの深さを5μm、第1のゲート電極49aと第2のゲート電極49bとの間の半導体層の厚さを15μmとして、電流-電圧特性のシミュレーションを行った。その結果、前述した各実施形態と同様に、図3に示すように、順方向と逆方向共に、6010Vの耐圧を実現できるとの結果を得た。以上説明したように本実施形態においても、第3のP型半導体層45a及び第3のN型半導体層45bを薄くしても、トレンチゲート構造によって、一方の主電極側から伸びる空乏層が他方の主電極へと達するのを防止することができ高耐圧が得られる。第3のP型半導体層45a及び第3のN型半導体層45bを薄くできることによって、オン抵抗の低減、スイッチング特性の改善を図れるようになる。また、素子表面側の第1の主電極41側と、この反対面裏面側の第2の主電極42側とで素子構造に対称性を有するので、最大順方向電圧を印加した場合と、最大逆方向電圧を印加した場合とで同じ耐圧を確保できる。すなわち、オン抵抗の増大、スイッチング特性の劣化をきたすことなく、順逆両方向に高耐圧を確保できる半導体装置を提供可能である。また、トレンチゲート構造を前述したように適切に設計することで、第1の主電極41と第1のゲート電極49aとが短絡し、且つ第2の主電極42と第2のゲート電極49bとが短絡した状態で、順逆両方向の高耐圧が実現できる。すなわち、ゲート制御回路によって第1のゲート電極49aと第2のゲート電極49bを制御しなくても、順逆両方向で高耐圧の確保が可能である。したがって、例えば、回路起動時、停電や故障等によるゲート制御回路の停止時など、ゲート制御回路から第1のゲート電極49aと第2のゲート電極49bに制御電圧が供給されない状態でも、順逆両方向で高耐圧を確保でき、実使用上使い勝手のよい半導体装置を提供できる。さらに、本実施形態では、P型半導体層とN型半導体層とが、図8においてY方向に交互に隣接PN接合して周期的に配列され、いわゆるスーパージャンクション構造を構成している。このスーパージャンクション構造では、P型半導体層とN型半導体層に含まれるチャージ量不純物量を同じとすることで、擬似的にノンドープ層または高抵抗ベース層の機能を作り出し、さらなる高耐圧を保持することが可能である。すなわち、順方向電圧印加時または逆方向電圧印加時、P型半導体層とN型半導体層とのPN接合から横方向Y方向に伸びる空乏層によっても耐圧の保持が可能となる。また、高耐圧を保持しつつ、比較的高ドープされた第3のP型半導体層45a、第3のN型半導体層45bを通して電流を流すことで、材料限界を越えた低オン抵抗を実現可能である。すなわち、横方向に伸びる空乏層によっても耐圧を保持することから、第3のP型半導体層45a及び第3のN型半導体層45bを比較的薄く、また高不純物濃度にしても高耐圧を保持可能となり、第3のP型半導体層45a及び第3のN型半導体層45bを薄く、高不純物濃度にする分、オン抵抗の低減を図れる。次に、第1の主電極41と第2の主電極42間に電流を流すオン動作について説明する。第1の主電極41に対して第1のゲート電極49aがプラス電位例えば15Vにされると、電子のチャネルが形成されると共に、第1の主電極41側における図8に示すd1の深さの領域全体がN型層と等価になる。第1の主電極41に対して第1のゲート電極49aがマイナス電位例えば-15Vにされると、正孔のチャネルが形成されると共に、第1の主電極41側における図8に示すd1の深さの領域全体がP型層と等価になる。第2の主電極42に対して第2のゲート電極49bがプラス電位例えば15Vにされると、電子のチャネルが形成されると共に、第2の主電極42側における図8に示すd2の深さの領域全体がN型層と等価になる。第2の主電極42に対して第2のゲート電極49bがマイナス電位例えば-15Vにされると、正孔のチャネルが形成されると共に、第2の主電極42側における図8に示すd2の深さの領域全体がP型層と等価になる。第1の主電極41と第2の主電極42間に順方向電圧が印加され、0Vもしくは負電位の第1の主電極41に対して正電位を第1のゲート電極49aに印加すると、第1のゲート絶縁膜48aを介して第1のゲート電極49aに対向する第4のP型半導体層46a及び第4のN型半導体層46bにN型チャネルが形成される。また、正電位の第2の主電極42に対して負電位を第2のゲート電極49bに印加すると、第2のゲート絶縁膜48bを介して第2のゲート電極49bに対向する第2のP型半導体層44a及び第2のN型半導体層44bにP型チャネルが形成される。すなわち、この場合、上記N型チャネル及びP型チャネルを介して第1の主電極41と第2の主電極42間に電流が流れ、バイポーラ動作する。また、上記順方向電圧印加状態において、第2のゲート電極49bに正電位を印加すると、第2のゲート絶縁膜48bを介して第2のゲート電極49bに対向する第2のP型半導体層44a及び第2のN型半導体層44bにN型チャネルが形成される。すなわち、第1の主電極41側及び第2の主電極42側の両方にN型チャネルが形成され、ユニポーラ動作する。また、上記順方向電圧印加状態において、第1のゲート電極49aに負電位を印加すると、第1のゲート絶縁膜48aを介して第1のゲート電極49aに対向する第4のP型半導体層46a及び第4のN型半導体層46bにP型チャネルが形成される。すなわち、第1の主電極41側及び第2の主電極42側の両方にP型チャネルが形成され、ユニポーラ動作する。第1の主電極41と第2の主電極42間に逆方向電圧が印加され、0Vもしくは負電位の第2の主電極42に対して正電位を第2のゲート電極49bに印加すると、第2のゲート絶縁膜48bを介して第2のゲート電極49bに対向する第2のP型半導体層44a及び第2のN型半導体層44bにN型チャネルが形成される。また、正電位の第1の主電極41に対して負電位を第1のゲート電極49aに印加すると、第1のゲート絶縁膜48aを介して第1のゲート電極49aに対向する第4のP型半導体層46a及び第4のN型半導体層46bにP型チャネルが形成される。すなわち、この場合、上記N型チャネル及びP型チャネルを介して第1の主電極41と第2の主電極42間に電流が流れ、バイポーラ動作する。また、上記逆方向電圧印加状態において、第1のゲート電極49aに正電位を印加すると、第1のゲート絶縁膜48aを介して第1のゲート電極49aに対向する第4のP型半導体層46a及び第4のN型半導体層46bにN型チャネルが形成される。すなわち、第1の主電極41側及び第2の主電極42側の両方にN型チャネルが形成され、ユニポーラ動作する。また、上記逆方向電圧印加状態において、第2のゲート電極49bに負電位を印加すると、第2のゲート絶縁膜48bを介して第2のゲート電極49bに対向する第2のP型半導体層44a及び第2のN型半導体層44bにP型チャネルが形成される。すなわち、第1の主電極41側及び第2の主電極42側の両方にP型チャネルが形成され、ユニポーラ動作する。[第6実施形態]図11は、本発明の第6実施形態に係る半導体装置の要部の模式断面図である。本実施形態に係る半導体装置は、半導体基板もしくは半導体層31上に設けられた絶縁層32上に、互いに離間して設けられた第1の主電極51と第2の主電極52との間を結ぶ横方向に電流経路が形成されるSOISiliconOnInsulator構造を有する横型デバイスである。図11bは第1の主電極51と第2の主電極52とを結ぶ方向の断面を示し、図11aは図11bにおけるD-D断面を示し、図11cは図11aにおけるC-C断面を示す。絶縁層32上には、P型半導体層71とN型半導体層72とが積層されている。図11bには絶縁層32上にP型半導体層71が設けられ、そのP型半導体層71上にN型半導体層72が設けられた構成を示すが、絶縁層32上にN型半導体層72が設けられ、そのN型半導体層72上にP型半導体層71が設けられた構成であってもよい。P型半導体層71は、第1~第5のP型半導体層53a~57aを有する。第2のP型半導体層54aは第1のP型半導体層53aに隣接し、第3のP型半導体層55aは第2のP型半導体層54aに隣接し、第4のP型半導体層56aは第3のP型半導体層55aに隣接し、第5のP型半導体層57aは第4のP型半導体層56aに隣接している。第1のP型半導体層53a、第3のP型半導体層55a及び第5のP型半導体層57aは、第2のP型半導体層54a及び第4のP型半導体層56aよりもP型不純物濃度が高い。N型半導体層72は、第1~第5のN型半導体層53b~57bを有する。第1のN型半導体層53bは第1のP型半導体層53a上に積層されている。第2のN型半導体層54bは、第2のP型半導体層54a上に積層されると共に第1のN型半導体層53bに隣接している。第3のN型半導体層55bは、第3のP型半導体層55a上に積層されると共に第2のN型半導体層54bに隣接している。第4のN型半導体層56bは、第4のP型半導体層56a上に積層されると共に第3のN型半導体層55bに隣接している。第5のN型半導体層57bは、第5のP型半導体層57a上に積層されると共に第4のN型半導体層56bに隣接している。第1のN型半導体層53b、第3のN型半導体層55b及び第5のN型半導体層57bは、第2のN型半導体層54b及び第4のN型半導体層56bよりもN型不純物濃度が高い。図11aに示すように、第4のN型半導体層56b、この下の第4のP型半導体層56a、第5のN型半導体層57bおよびこの下の第5のP型半導体層57aには、絶縁層32に達する第1のトレンチが複数形成され、その第1のトレンチ内に第1のゲート絶縁膜58aを介して第1のゲート電極59aが埋め込まれている。第2のN型半導体層54b、この下の第2のP型半導体層54a、第1のN型半導体層53bおよびこの下の第1のP型半導体層53aには、絶縁層32に達する第2のトレンチが複数形成され、その第2のトレンチ内に第2のゲート絶縁膜58bを介して第2のゲート電極59bが埋め込まれている。各トレンチ内に埋め込まれた第1のゲート電極59aは、図11b、cに示すように、第4のN型半導体層56b及び第5のN型半導体層57bの表面上でつながっている。すなわち、第4のN型半導体層56b及び第5のN型半導体層57bの表面上にも、第1のゲート絶縁膜58aを介して第1のゲート電極59aが設けられている。同様に、各トレンチ内に埋め込まれた第2のゲート電極59bは、第1のN型半導体層53b及び第2のN型半導体層54bの表面上でつながっている。すなわち、第1のN型半導体層53b及び第2のN型半導体層54bの表面上にも、第2のゲート絶縁膜58bを介して第2のゲート電極59bが設けられている。第1の主電極51は第5のP型半導体層57a及び第5のN型半導体層57bに接して絶縁層32上に設けられ、第5のP型半導体層57a及び第5のN型半導体層57bは第1の主電極51と電気的に接続されている。第2の主電極22は第1のP型半導体層53a及び第1のN型半導体層53bに接して絶縁層32上に設けられ、第1のP型半導体層53a及び第1のN型半導体層53bは第2の主電極52と電気的に接続されている。ここで、第1の主電極51に対して第2の主電極52が高電位とされた状態を、第1の主電極51と第2の主電極52間に順方向電圧が印加された状態とし、これとは逆に、第2の主電極52に対して第1の主電極51が高電位とされた状態を、第1の主電極51と第2の主電極52間に逆方向電圧が印加された状態とする。第1のゲート電極59aと第2のゲート電極59bはそれぞれ図示しないゲート制御回路に接続されている。本実施形態においても、ゲート制御回路によってゲート電極59a、59bの電位を制御しなくてもあるいはゲート制御回路からの制御電圧の供給が断たれるような状況でも、トレンチゲート構造部を適切に設計することで、ゲート電極59a、59bがそれぞれ第1の主電極51、第2の主電極52に短絡された状態で順逆両方向で高耐圧が得られる。第1の主電極51と第1のゲート電極59aとが短絡され、且つ第2の主電極52と第2のゲート電極59bとが短絡された状態で、第1の主電極51と第2の主電極52間に順方向電圧が印加されると、第4のN型半導体層56bにおける第1のゲート電極59aで挟まれた部分では、その部分の幅が狭いもしくは幅に対する長さの比が大きいことから、両側の第1のゲート絶縁膜58aとの界面側から伸びた空乏層がピンチオフする。さらに、第2のN型半導体層54bにおける第2のゲート電極59b間で挟まれた部分の幅が狭いもしくは幅に対する長さの比が大きいことから、第2のゲート電極59bに達した空乏層は第2のゲート電極59b間でピンチオフして伸びが停止し、第2の主電極52に達しない。また、第1の主電極51と第1のゲート電極59aとが短絡され、且つ第2の主電極52と第2のゲート電極59bとが短絡された状態で、第1の主電極51と第2の主電極52間に順方向電圧が印加されると、第2のP型半導体層54aにおける第2のゲート電極59bで挟まれた部分では、その部分の幅が狭いもしくは幅に対する長さの比が大きいことから、両側の第2のゲート絶縁膜58bとの界面側から伸びた空乏層がピンチオフする。さらに、第4のP型半導体層56aにおける第1のゲート電極59a間で挟まれた部分の幅が狭いもしくは幅に対する長さの比が大きいことから、第1のゲート電極59aに達した空乏層は第1のゲート電極59a間でピンチオフして伸びが停止し、第1の主電極51に達しない。次に、第1の主電極51と第1のゲート電極59aとが短絡され、且つ第2の主電極52と第2のゲート電極59bとが短絡された状態で、第1の主電極51と第2の主電極52間に逆方向電圧が印加されると、第2のN型半導体層54bにおける第2のゲート電極59bで挟まれた部分では、その部分の幅が狭いもしくは幅に対する長さの比が大きいことから、両側の第2のゲート絶縁膜58bとの界面側から伸びた空乏層がピンチオフする。さらに、第4のN型半導体層56bにおける第1のゲート電極59a間で挟まれた部分の幅が狭いもしくは幅に対する長さの比が大きいことから、第1のゲート電極59aに達した空乏層は第1のゲート電極59a間でピンチオフして伸びが停止し、第1の主電極51に達しない。また、第1の主電極51と第1のゲート電極59aとが短絡され、且つ第2の主電極52と第2のゲート電極59bとが短絡された状態で、第1の主電極51と第2の主電極52間に逆方向電圧が印加されると、第4のP型半導体層56aにおける第1のゲート電極59aで挟まれた部分では、その部分の幅が狭いもしくは幅に対する長さの比が大きいことから、両側の第1のゲート絶縁膜58aとの界面側から伸びた空乏層がピンチオフする。さらに、第2のP型半導体層54aにおける第2のゲート電極59b間で挟まれた部分の幅が狭いもしくは幅に対する長さの比が大きいことから、第2のゲート電極59bに達した空乏層は第2のゲート電極59b間でピンチオフして伸びが停止し、第2の主電極52に達しない。ここで、本発明者は、第1のゲート電極59a間の間隔c1及び第2のゲート電極59b間の間隔c2をそれぞれ200nm以下、あるいは第4のP型半導体層56a及び第4のN型半導体層56bにおける第1のゲート電極59aで挟まれた部分の長さをd1とした場合にc1/d1<0.2、第2のP型半導体層54a及び第2のN型半導体層54bにおける第2のゲート電極59bで挟まれた部分の長さをd2とした場合にc2/d2<0.2とすれば前述した耐圧保持作用を確実に得ることができるとの知見を得るに至った。本実施形態の構造について、第1のゲート電極59a間の間隔c1=200nm、第2のゲート電極59b間の間隔c2=200nm、第4のP型半導体層56a及び第4のN型半導体層56bにおける第1のゲート電極59aで挟まれた部分の長さd1=3μm、第2のP型半導体層54a及び第2のN型半導体層54bにおける第2のゲート電極59bで挟まれた部分の長さd2=3μm、第1のゲート電極59aの長さを5μm、第2のゲート電極59bの長さを5μm、第1のゲート電極59aと第2のゲート電極59bとの間における第3のN型半導体層55b及び第3のP型半導体層55aを含む半導体層の長さを15μmとして、電流-電圧特性のシミュレーションを行った。その結果、前述した各実施形態と同様に、図3に示すように、順方向と逆方向共に、6010Vの耐圧を実現できるとの結果を得た。以上説明したように本実施形態においても、第3のP型半導体層55a及び第3のN型半導体層55bを短くしても、トレンチゲート構造によって、一方の主電極側から伸びる空乏層が他方の主電極へと達するのを防止することができ高耐圧が得られる。第3のP型半導体層55a及び第3のN型半導体層55bを短くできることによって、オン抵抗の低減、スイッチング特性の改善を図れるようになる。また、第1の主電極51側と第2の主電極52側とで素子構造に対称性を有するので、最大順方向電圧を印加した場合と、最大逆方向電圧を印加した場合とで同じ耐圧を確保できる。すなわち、オン抵抗の増大、スイッチング特性の劣化をきたすことなく、順逆両方向に高耐圧を確保できる半導体装置を提供可能である。また、トレンチゲート構造を前述したように適切に設計することで、第1の主電極51と第1のゲート電極59aとが短絡し、且つ第2の主電極52と第2のゲート電極59bとが短絡した状態で、順逆両方向の高耐圧が実現できる。すなわち、ゲート制御回路によって第1のゲート電極59aと第2のゲート電極59bを制御しなくても、順逆両方向で高耐圧の確保が可能である。したがって、例えば、回路起動時、停電や故障等によるゲート制御回路の停止時など、ゲート制御回路から第1のゲート電極59aと第2のゲート電極59bに制御電圧が供給されない状態でも、順逆両方向で高耐圧を確保でき、実使用上使い勝手のよい半導体装置を提供できる。さらに、本実施形態では、P型半導体層71とN型半導体層72とが積層方向にPN接合した構造を有するため、P型半導体層71とN型半導体層72に含まれるチャージ量不純物量を同じとすることで、擬似的にノンドープ層を作り出し、さらなる高耐圧を保持することが可能である。すなわち、順方向電圧印加時または逆方向電圧印加時、P型半導体層71とN型半導体層72とのPN接合から積層方向に伸びる空乏層によっても耐圧の保持が可能となる。また、高耐圧を保持しつつ、比較的高ドープされた第3のP型半導体層55a、第3のN型半導体層55bを通して電流を流すことで、材料限界を越えた低オン抵抗を実現可能である。すなわち、積層方向に伸びる空乏層によっても耐圧を保持することから、第3のP型半導体層55a及び第3のN型半導体層55bを比較的短く、また高不純物濃度にしても高耐圧を保持可能となり、第3のP型半導体層55a及び第3のN型半導体層55bを短く、高不純物濃度にする分、オン抵抗の低減を図れる。次に、第1の主電極51と第2の主電極52間に電流を流すオン動作について説明する。第1の主電極51と第2の主電極52間に順方向電圧が印加され、0Vもしくは負電位の第1の主電極51に対して正電位を第1のゲート電極59aに印加すると、第1のゲート絶縁膜58aを介して第1のゲート電極59aに対向する第4のP型半導体層56a及び第4のN型半導体層56bにN型チャネルが形成される。また、正電位の第2の主電極52に対して負電位を第2のゲート電極59bに印加すると、第2のゲート絶縁膜58bを介して第2のゲート電極59bに対向する第2のP型半導体層54a及び第2のN型半導体層54bにP型チャネルが形成される。すなわち、この場合、上記N型チャネル及びP型チャネルを介して第1の主電極51と第2の主電極52間に電流が流れ、バイポーラ動作する。また、上記順方向電圧印加状態において、第2のゲート電極59bに正電位を印加すると、第2のゲート絶縁膜58bを介して第2のゲート電極59bに対向する第2のP型半導体層54a及び第2のN型半導体層54bにN型チャネルが形成される。すなわち、第1の主電極51側及び第2の主電極52側の両方にN型チャネルが形成され、ユニポーラ動作する。また、上記順方向電圧印加状態において、第1のゲート電極59aに負電位を印加すると、第1のゲート絶縁膜58aを介して第1のゲート電極59aに対向する第4のP型半導体層56a及び第4のN型半導体層56bにP型チャネルが形成される。すなわち、第1の主電極51側及び第2の主電極52側の両方にP型チャネルが形成され、ユニポーラ動作する。第1の主電極51と第2の主電極52間に逆方向電圧が印加され、0Vもしくは負電位の第2の主電極52に対して正電位を第2のゲート電極59bに印加すると、第2のゲート絶縁膜58bを介して第2のゲート電極59bに対向する第2のP型半導体層54a及び第2のN型半導体層54bにN型チャネルが形成される。また、正電位の第1の主電極51に対して負電位を第1のゲート電極59aに印加すると、第1のゲート絶縁膜58aを介して第1のゲート電極59aに対向する第4のP型半導体層56a及び第4のN型半導体層56bにP型チャネルが形成される。すなわち、この場合、上記N型チャネル及びP型チャネルを介して第1の主電極51と第2の主電極52間に電流が流れ、バイポーラ動作する。また、上記逆方向電圧印加状態において、第1のゲート電極59aに正電位を印加すると、第1のゲート絶縁膜58aを介して第1のゲート電極59aに対向する第4のP型半導体層56a及び第4のN型半導体層56bにN型チャネルが形成される。すなわち、第1の主電極51側及び第2の主電極52側の両方にN型チャネルが形成され、ユニポーラ動作する。また、上記逆方向電圧印加状態において、第2のゲート電極59bに負電位を印加すると、第2のゲート絶縁膜58bを介して第2のゲート電極59bに対向する第2のP型半導体層54a及び第2のN型半導体層54bにP型チャネルが形成される。すなわち、第1の主電極51側及び第2の主電極52側の両方にP型チャネルが形成され、ユニポーラ動作する。また、本実施形態において、トレンチ及びこれに埋め込まれた第1のゲート電極59aは、図11cに示すように、第4のN型半導体層56b及び第4のP型半導体層56aが形成されたSOI層と絶縁層32との界面よりも深く絶縁層32側に入り込んで形成されている。同様に、トレンチ及びこれに埋め込まれた第2のゲート電極59bも、第2のN型半導体層54b及び第2のP型半導体層54aが形成されたSOI層と絶縁層32との界面よりも深く絶縁層32側に入り込んで形成されている。このような構造により、SOI層の裏面側にも第1のゲート電極59aや第2のゲート電極59bの電位を作用させやすく、SOI層に対する基板電位の影響を抑制することができる。前述した各実施形態においては、第2のゲート電極の幾何学形状により、第1のゲート電極側から伸びてきた空乏層がストップし、第1のゲート電極の幾何学形状により、第2のゲート電極側から伸びてきた空乏層がストップする。第1のゲート電極、第2のゲート電極の平面パターンはストライプ状に限らず、空乏層のストッパーとしての機能を持つ幾何学形状と寸法を満たせば、メッシュ状など他のパターンでもよい。第1のゲート電極間の間隔c1と、第2のゲート電極間の間隔c2との関係は、c1=c2でも、c1>c2でも、c1<c2でもよい。[第7実施形態]図12は、本発明の第7実施形態に係る半導体装置の要部の模式断面図である。本実施形態に係る半導体装置は、半導体層の表裏面のそれぞれに設けられた第1の主電極61と第2の主電極62との間を結ぶ縦方向に電流経路が形成される縦型デバイスである。本実施形態に係る半導体装置は、第1の主電極61と第2の主電極62との間に、第2の主電極62側から順に、N型エミッタ層63、N-型半導体層64a、N型半導体層64b、P型半導体層65が設けられたダイオード構造を有する。N型エミッタ層63は、第2の主電極62に接して設けられ、第2の主電極62と電気的に接続されている。N型エミッタ層63上には、これよりもN型不純物濃度が低いN-型半導体層64aが設けられている。N-型半導体層64a上には、N型エミッタ層63よりもN型不純物濃度が低く、N-型半導体層64aよりはN型不純物濃度が高いN型半導体層64bが設けられている。N型半導体層64b上には、このN型半導体層64bとPN接合を形成してP型半導体層65が設けられている。P型半導体層65上には第1の主電極61が設けられ、P型半導体層65は第1の主電極61と電気的に接続されている。P型半導体層65の表面からN型半導体層64bを貫通しN-型半導体層64aに達して複数のトレンチが形成され、そのトレンチ内にゲート絶縁膜67を介してゲート電極66が埋め込まれている。ゲート電極66は、紙面を貫く方向に延びるストライプ状の平面パターンで形成されている。ここで、第2の主電極62に対して第1の主電極61が高電位とされた状態を、第1の主電極61と第2の主電極62間に順方向電圧が印加された状態とし、これとは逆に、第1の主電極61に対して第2の主電極62が高電位とされた状態を、第1の主電極61と第2の主電極62間に逆方向電圧が印加された状態とする。ゲート電極66は図示しないゲート制御回路に接続されている。第1の主電極61と第2の主電極62間に順方向電圧が印加されると、第1の主電極61と第2の主電極62間に順方向電流が流れる。このとき、ゲート電極66には図示しないゲート制御回路から所望の制御電位が与えられる。あるいは、ゲート電極66は第1の主電極61と短絡されていてもよい。第1の主電極61とゲート電極66とが短絡された状態で、第1の主電極61と第2の主電極62間に逆方向電圧が印加されると、N型半導体層64bにおけるゲート電極66で挟まれた部分では、その部分の幅が狭いもしくはアスペクト比幅に対する厚さの比が大きいことから、P型半導体層65とのPN接合及び両側のゲート絶縁膜67との界面側から伸びた空乏層がピンチオフする。そして、ゲート電極66間でピンチオフした空乏層はN-型半導体層64aを第2の主電極62側に向けて伸びていき、N型エミッタ層63でその伸びが停止され、第2の主電極62には達しない。これにより、高い逆方向耐圧を実現できる。ここで、本発明者は、ゲート電極66間の間隔cを200nm以下、あるいはN型半導体層64b及びN-型半導体層64aにおけるゲート電極66で挟まれた部分の厚さをdとした場合にc/d<0.2とすれば、前述した逆方向の耐圧保持作用を確実に得ることができるとの知見を得るに至った。また、トレンチゲート構造を前述したように適切に設計することで、第1の主電極61とゲート電極66とが短絡した状態で逆方向の高耐圧が実現できる。すなわち、ゲート制御回路によってゲート電極66を制御しなくても、逆方向の高耐圧保持が可能である。したがって、例えば、回路起動時、停電や故障等によるゲート制御回路の停止時など、ゲート制御回路からゲート電極66に制御電圧が供給されない状態でも逆方向の高耐圧を実現でき、実使用上使い勝手のよい半導体装置を提供できる。また、一般に、PN接合ダイオードにおいては、順方向電圧が印加されたオン時に高抵抗ベース層本実施形態においてはN-型半導体層64aに相当に蓄積される電子と正孔のキャリアプラズマによる逆回復ターンオフ時のテール電流の問題があり、ショットキーバリアダイオードに比べて逆回復時の損失やスイッチング速度が劣る問題がある。これを抑制するべく、P型半導体層65のP型不純物濃度を低くしてキャリア注入効率を低下させて、逆回復特性の改善を図ることが考えられる。しかし、P型半導体層65のP型不純物濃度を低くすると、逆方向電圧印加時に、P型半導体層65を空乏層が拡がりやすくなり、空乏層が第1の主電極61に達してパンチスルーし耐圧が低下することが懸念される。本実施形態では、前述したように、トレンチゲート構造の設計で高い逆方向耐圧を実現するため、P型半導体層65のP型不純物濃度を低くしても高い逆方向耐圧を実現できる。本発明者がシミュレーションしたところ、P型半導体層65の不純物ドーズ量Qが、1×109<Q<1×1012cm-2でも高い逆方向耐圧が得られることが確認できた。そして、P型半導体層65のP型不純物濃度を低くすることで、順方向電圧が印加されたオン時におけるキャリア注入効率を低下させて、逆回復特性を改善して高速スイッチングが可能となる。パワーデバイスの耐圧と信頼性を確保するためには、低抵抗側の不純物ドーズ量上記P型半導体層65の不純物ドーズ量に相当Qを、Q≧1×1012cm-2にする必要があった。したがって、低抵抗側の不純物ドーズ量の下限があるため、高抵抗側の不純物濃度との差で注入効率をある値以下に下げることができなかった。しかし、本実施形態では前述した微細トレンチ構造微細ゲート間隔にて擬似PNジャンクションを形成した構造の効果により、パワーデバイスの耐圧と信頼性とは独立に、低抵抗側の不純物濃度を、従来であれば耐圧の信頼性が確保できないレベルまで低くすることが可能である。その結果、本実施形態によれば、トレンチ低抵抗側からのキャリア注入の注入効率を下げることで、より高速なダイオードを実現することができる。前述した各実施形態において、トレンチ表面主電極側とトレンチ底面との間に生じる電位差によって酸化膜を挟んで電極の反対側の半導体層に生じる反転層蓄積層の厚さはおよそ数nm~数十nm程度である。この反転層の電位を空乏層のストッパーとするには、トレンチゲート構造におけるトレンチ間隔cは数nm~数十nmで、トレンチ深さdはd>cが望ましい。dが大きいほど、トレンチ表面主電極側とトレンチ底面との間に生じる電位差が大きくなるので、空乏層のストッパーとしての効果が大きく、c/d<0.2より確実には、c/d<0.1の場合、cは200nm以下で、ストッパーとしての効果を持つ。トレンチが埋め込みゲートである場合で適切なゲート電圧の印加がある場合は、c<1μmでも効果がある。以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。本発明は、以下の態様を含む。付記1第1導電型ベース層と、前記第1導電型ベース層の第1の主面側に設けられた第1の第2導電型ベース層と、前記第1導電型ベース層の第2の主面側に設けられた第2の第2導電型ベース層と、前記第1の第2導電型ベース層の表面から前記第1導電型ベース層に達して形成された複数の第1のトレンチ内に第1のゲート絶縁膜を介して設けられた第1のゲート電極と、前記第2の第2導電型ベース層の表面から前記第1導電型ベース層に達して形成された複数の第2のトレンチ内に第2のゲート絶縁膜を介して設けられた第2のゲート電極と、前記第1の第2導電型ベース層の表面に設けられた第1の主電極と、前記第2の第2導電型ベース層の表面に設けられた第2の主電極と、を備え、前記第1の主電極と前記第1のゲート電極とが短絡され及び前記第2の主電極と前記第2のゲート電極とが短絡された状態で、前記第1の主電極と前記第2の主電極との間に順方向電圧が印加されると前記第1導電型ベース層内を前記第1の主面側から前記第2の主面側に向かって伸びる空乏層が、隣り合う前記第2のゲート電極間で停止して前記第2の第2導電型ベース層に到達しないように、且つ、前記第1の主電極と前記第2の主電極との間に逆方向電圧が印加されると前記第1導電型ベース層内を前記第2の主面側から前記第1の主面側に向かって伸びる空乏層が、隣り合う前記第1のゲート電極間で停止して前記第1の第2導電型ベース層に到達しないように、前記第1のゲート電極間の間隔及び前記第2のゲート電極間の間隔が設定されていることを特徴とする半導体装置。付記2前記第1のゲート電極間の間隔及び前記第2のゲート電極間の間隔が、それぞれ200nm以下であることを特徴とする付記1記載の半導体装置。付記3前記第1のゲート電極間の間隔をc1、前記第1導電型ベース層における前記第1のゲート電極で挟まれた部分の厚さをd1とするとc1/d1<0.2であり、前記第2のゲート電極間の間隔をc2、前記第1導電型ベース層における前記第2のゲート電極で挟まれた部分の厚さをd2とするとc2/d2<0.2であることを特徴とする付記1または2に記載の半導体装置。付記4前記空乏層は、前記第1のゲート電極間でピンチオフし、且つ前記第2のゲート電極間でピンチオフすることを特徴とする付記1~3のいずれか1つに記載の半導体装置。付記5前記第1導電型ベース層における前記第1の第2導電型ベース層と接する部分に、前記第1導電型ベース層よりも不純物濃度が高い第1導電型のストッパ層が設けられていることを特徴とする付記1~4のいずれか1つに記載の半導体装置。付記6前記第1導電型ベース層における前記第2の第2導電型ベース層と接する部分に、前記第1導電型ベース層よりも不純物濃度が高い第1導電型のストッパ層が設けられていることを特徴とする付記1~5のいずれか1つに記載の半導体装置。付記7前記第1の第2導電型ベース層の表面に選択的に第1導電型のソース層が設けられていることを特徴とする付記1~6のいずれか1つに記載の半導体装置。付記8前記第2の第2導電型ベース層の表面に選択的に第1導電型のソース層が設けられていることを特徴とする付記1~7のいずれか1つに記載の半導体装置。付記9前記第1導電型ベース層の前記第1の主面及び前記第2の主面に対して略平行な方向に、前記第1導電型ベース層に対して隣接して第3の第2導電型ベース層が設けられていることを特徴とする付記1~8のいずれか1つに記載の半導体装置。付記10絶縁層と、前記絶縁層上に設けられた第1導電型ベース層と、前記第1導電型ベース層に接して前記絶縁層上に設けられた第1の第2導電型ベース層と、前記第1の第2導電型ベース層に対して前記第1導電型ベース層を挟んだ反対側で前記第1導電型ベース層に接して前記絶縁層上に設けられた第2の第2導電型ベース層と、前記第1の第2導電型ベース層及び前記第1の第2導電型ベース層に接する前記第1導電型ベース層の一端部に形成され前記絶縁層に達する複数の第1のトレンチ内に第1のゲート絶縁膜を介して設けられた第1のゲート電極と、前記第2の第2導電型ベース層及び前記第2の第2導電型ベース層に接する前記第1導電型ベース層の他端部に形成され前記絶縁層に達する複数の第2のトレンチ内に第2のゲート絶縁膜を介して設けられた第2のゲート電極と、前記第1の第2導電型ベース層に接して設けられた第1の主電極と、前記第2の第2導電型ベース層に接して設けられた第2の主電極と、を備え、前記第1の主電極と前記第1のゲート電極とが短絡され及び前記第2の主電極と前記第2のゲート電極とが短絡された状態で、前記第1の主電極と前記第2の主電極との間に順方向電圧が印加されると前記第1導電型ベース層内を前記第1のゲート電極側から前記第2のゲート電極側に向かって伸びる空乏層が、隣り合う前記第2のゲート電極間で停止して前記第2の第2導電型ベース層に到達しないように、且つ、前記第1の主電極と前記第2の主電極との間に逆方向電圧が印加されると前記第1導電型ベース層内を前記第2のゲート電極側から前記第1のゲート電極側に向かって伸びる空乏層が、隣り合う前記第1のゲート電極間で停止して前記第1の第2導電型ベース層に到達しないように、前記第1のゲート電極間の間隔及び前記第2のゲート電極間の間隔が設定されていることを特徴とする半導体装置。付記11前記第1のゲート電極間の間隔及び前記第2のゲート電極間の間隔が、それぞれ200nm以下であることを特徴とする付記10記載の半導体装置。付記12前記第1のゲート電極間の間隔をc1、前記第1導電型ベース層における前記第1のゲート電極で挟まれた部分の長さをd1とするとc1/d1<0.2であり、前記第2のゲート電極間の間隔をc2、前記第1導電型ベース層における前記第2のゲート電極で挟まれた部分の長さをd2とするとc2/d2<0.2であることを特徴とする付記10または11に記載の半導体装置。付記13前記空乏層は、前記第1のゲート電極間でピンチオフし、且つ前記第2のゲート電極間でピンチオフすることを特徴とする付記10~12のいずれか1つに記載の半導体装置。付記14前記第1導電型ベース層における前記第1の第2導電型ベース層と接する部分に、前記第1導電型ベース層よりも不純物濃度が高い第1導電型のストッパ層が設けられていることを特徴とする付記10~13のいずれか1つに記載の半導体装置。付記15前記第1導電型ベース層における前記第2の第2導電型ベース層と接する部分に、前記第1導電型ベース層よりも不純物濃度が高い第1導電型のストッパ層が設けられていることを特徴とする付記10~14のいずれか1つに記載の半導体装置。付記16前記第1の第2導電型ベース層における前記第1の主電極と接する部分に選択的に第1導電型のソース層が設けられていることを特徴とする付記10~15のいずれか1つに記載の半導体装置。付記17前記第2の第2導電型ベース層における前記第2の主電極と接する部分に選択的に第1導電型のソース層が設けられていることを特徴とする付記10~16のいずれか1つに記載の半導体装置。付記18前記第1導電型ベース層に隣接して第3の第2導電型ベース層が設けられていることを特徴とする付記10~17のいずれか1つに記載の半導体装置。付記19第1の第1導電型半導体層と、前記第1の第1導電型半導体層上に設けられ前記第1の第1導電型半導体層よりも不純物濃度が低い第2の第1導電型半導体層と、前記第2の第1導電型半導体層上に設けられ前記第2の第1導電型半導体層よりも不純物濃度が高い第3の第1導電型半導体層と、前記第3の第1導電型半導体層上に設けられ前記第3の第1導電型半導体層よりも不純物濃度が低い第4の第1導電型半導体層と、前記第4の第1導電型半導体層上に設けられ前記第4の第1導電型半導体層よりも不純物濃度が高い第5の第1導電型半導体層と、前記第1の第1導電型半導体層に隣接して設けられた第1の第2導電型半導体層と、前記第1の第2導電型半導体層上で前記第2の第1導電型半導体層に隣接して設けられ前記第1の第2導電型半導体層よりも不純物濃度が低い第2の第2導電型半導体層と、前記第2の第2導電型半導体層上で前記第3の第1導電型半導体層に隣接して設けられ前記第2の第2導電型半導体層よりも不純物濃度が高い第3の第2導電型半導体層と、前記第3の第2導電型半導体層上で前記第4の第1導電型半導体層に隣接して設けられ前記第3の第2導電型半導体層よりも不純物濃度が低い第4の第2導電型半導体層と、前記第4の第2導電型半導体層上で前記第5の第1導電型半導体層に隣接して設けられ前記第4の第2導電型半導体層よりも不純物濃度が高い第5の第2導電型半導体層と、前記第5の第1導電型半導体層及び前記第5の第2導電型半導体層に接して設けられた第1の主電極と、前記第1の第1導電型半導体層及び前記第1の第2導電型半導体層に接して設けられた第2の主電極と、前記第5の第1導電型半導体層及び前記第5の第2導電型半導体層の表面から前記第4の第1導電型半導体層及び前記第4の第2導電型半導体層に達して形成された複数の第1のトレンチ内に第1のゲート絶縁膜を介して設けられた第1のゲート電極と、前記第1の第1導電型半導体層及び前記第1の第2導電型半導体層の表面から前記第2の第1導電型半導体層及び前記第2の第2導電型半導体層に達して形成された複数の第2のトレンチ内に第2のゲート絶縁膜を介して設けられた第2のゲート電極と、を備え、前記第1の主電極と前記第1のゲート電極とが短絡され及び前記第2の主電極と前記第2のゲート電極とが短絡された状態で、前記第1の主電極と前記第2の主電極との間に順方向電圧が印加されると前記第1のゲート電極側から前記第2のゲート電極側に向かって伸びる空乏層が、隣り合う前記第2のゲート電極間で停止して前記第1の第1導電型半導体層及び前記第1の第2導電型半導体層に到達しないように、且つ、前記第1の主電極と前記第2の主電極との間に逆方向電圧が印加されると前記第2のゲート電極側から前記第1のゲート電極側に向かって伸びる空乏層が、隣り合う前記第1のゲート電極間で停止して前記第5の第1導電型半導体層及び前記第5の第2導電型半導体層に到達しないように、前記第1のゲート電極間の間隔及び前記第2のゲート電極間の間隔が設定されていることを特徴とする半導体装置。付記20前記第1のゲート電極間の間隔及び前記第2のゲート電極間の間隔が、それぞれ200nm以下であることを特徴とする付記19記載の半導体装置。付記21前記第1のゲート電極間の間隔をc1、前記第4の第1導電型半導体層及び前記第4の第2導電型半導体層における前記第1のゲート電極で挟まれた部分の厚さをd1とするとc1/d1<0.2であり、前記第2のゲート電極間の間隔をc2、前記第2の第1導電型半導体層及び前記第2の第2導電型半導体層における前記第2のゲート電極で挟まれた部分の厚さをd2とするとc2/d2<0.2であることを特徴とする付記19または20に記載の半導体装置。付記22前記空乏層は、前記第1のゲート電極間でピンチオフし、且つ前記第2のゲート電極間でピンチオフすることを特徴とする付記19~21のいずれか1つに記載の半導体装置。付記23絶縁層と、前記絶縁層上に設けられた第1の第1導電型半導体層と、前記絶縁層上で前記第1の第1導電型半導体層に隣接して設けられ前記第1の第1導電型半導体層よりも不純物濃度が低い第2の第1導電型半導体層と、前記絶縁層上で前記第2の第1導電型半導体層に隣接して設けられ前記第2の第1導電型半導体層よりも不純物濃度が高い第3の第1導電型半導体層と、前記絶縁層上で前記第3の第1導電型半導体層に隣接して設けられ前記第3の第1導電型半導体層よりも不純物濃度が低い第4の第1導電型半導体層と、前記絶縁層上で前記第4の第1導電型半導体層に隣接して設けられ前記第4の第1導電型半導体層よりも不純物濃度が高い第5の第1導電型半導体層と、前記絶縁層上で前記第1の第1導電型半導体層に対して積層された第1の第2導電型半導体層と、前記絶縁層上で前記第2の第1導電型半導体層に対して積層されると共に、前記第1の第2導電型半導体層に隣接して設けられ前記第1の第2導電型半導体層よりも不純物濃度が低い第2の第2導電型半導体層と、前記絶縁層上で前記第3の第1導電型半導体層に対して積層されると共に、前記第2の第2導電型半導体層に隣接して設けられ前記第2の第2導電型半導体層よりも不純物濃度が高い第3の第2導電型半導体層と、前記絶縁層上で前記第4の第1導電型半導体層に対して積層されると共に、前記第3の第2導電型半導体層に隣接して設けられ前記第3の第2導電型半導体層よりも不純物濃度が低い第4の第2導電型半導体層と、前記絶縁層上で前記第5の第1導電型半導体層に対して積層されると共に、前記第4の第2導電型半導体層に隣接して設けられ前記第4の第2導電型半導体層よりも不純物濃度が高い第5の第2導電型半導体層と、前記第5の第1導電型半導体層及び前記第5の第2導電型半導体層に接して設けられた第1の主電極と、前記第1の第1導電型半導体層及び前記第1の第2導電型半導体層に接して設けられた第2の主電極と、前記第5の第1導電型半導体層、前記第4の第1導電型半導体層、前記第5の第2導電型半導体層および前記第4の第2導電型半導体層に形成され前記絶縁層に達する複数の第1のトレンチ内に第1のゲート絶縁膜を介して設けられた第1のゲート電極と、前記第1の第1導電型半導体層、前記第2の第1導電型半導体層、前記第1の第2導電型半導体層および前記第2の第2導電型半導体層に形成され前記絶縁層に達する複数の第2のトレンチ内に第2のゲート絶縁膜を介して設けられた第2のゲート電極と、を備え、前記第1の主電極と前記第1のゲート電極とが短絡され及び前記第2の主電極と前記第2のゲート電極とが短絡された状態で、前記第1の主電極と前記第2の主電極との間に順方向電圧が印加されると前記第1のゲート電極側から前記第2のゲート電極側に向かって伸びる空乏層が、隣り合う前記第2のゲート電極間で停止して前記第1の第1導電型半導体層及び前記第1の第2導電型半導体層に到達しないように、且つ、前記第1の主電極と前記第2の主電極との間に逆方向電圧が印加されると前記第2のゲート電極側から前記第1のゲート電極側に向かって伸びる空乏層が、隣り合う前記第1のゲート電極間で停止して前記第5の第1導電型半導体層及び前記第5の第2導電型半導体層に到達しないように、前記第1のゲート電極間の間隔及び前記第2のゲート電極間の間隔が設定されていることを特徴とする半導体装置。付記24前記第1のゲート電極間の間隔及び前記第2のゲート電極間の間隔が、それぞれ200nm以下であることを特徴とする付記23記載の半導体装置。付記25前記第1のゲート電極間の間隔をc1、前記第4の第1導電型半導体層及び前記第4の第2導電型半導体層における前記第1のゲート電極で挟まれた部分の厚さをd1とするとc1/d1<0.2であり、前記第2のゲート電極間の間隔をc2、前記第2の第1導電型半導体層及び前記第2の第2導電型半導体層における前記第2のゲート電極で挟まれた部分の厚さをd2とするとc2/d2<0.2であることを特徴とする付記23または24に記載の半導体装置。付記26前記空乏層は、前記第1のゲート電極間でピンチオフし、且つ前記第2のゲート電極間でピンチオフすることを特徴とする付記23~25のいずれか1つに記載の半導体装置。付記27第1導電型のエミッタ層と、前記エミッタ層上に設けられ前記エミッタ層よりも不純物濃度が低い第1導電型半導体層と、前記第1導電型半導体層上に設けられた第2導電型半導体層と、前記第2導電型半導体層に接して設けられた第1の主電極と、前記エミッタ層に接して設けられた第2の主電極と、前記第2導電型半導体層の表面から前記第1導電型半導体層に達して形成された複数のトレンチ内にゲート絶縁膜を介して設けられたゲート電極と、を備え、前記第1の主電極と前記ゲート電極とが短絡された状態で、前記第1の主電極と前記第2の主電極との間に逆方向電圧が印加されると、隣り合う前記ゲート電極間の前記第1導電型半導体層内で空乏層がピンチオフするように、前記ゲート電極間の間隔が設定されていることを特徴とする半導体装置。付記28前記第2導電型半導体層の不純物ドーズ量Qが、Q<1×1012cm-2であることを特徴とする付記27記載の半導体装置。付記29前記ゲート電極間の間隔が、200nm以下であることを特徴とする付記27または付記28に記載の半導体装置。付記30前記ゲート電極間の間隔をc、前記第1導電型半導体層における前記ゲート電極で挟まれた部分の厚さをdとするとc/d<0.2であることを特徴とする付記27~29のいずれか1つに記載の半導体装置。