ワードラインとビットラインとの交差領域にメモリセルを含み、前記メモリセルがビットラインそれぞれに連結される第1選択トランジスタと共通ソースラインに連結される第2選択トランジスタとの間に直列に連結されるように配列されたメモリセルアレイと、プログラム電圧とプログラム禁止電圧を発生させるポンプ回路と、前記ポンプ回路から出力される前記プログラム禁止電圧を分圧して、前記プログラム禁止電圧より低いチャネルブースティングディスターブ防止電圧を発生させ、前記発生したチャネルブースティングディスターブ防止電圧を前記ワードラインの中の第1および第nエッジワードラインに印加する分圧部とを含むことを特徴とする不揮発性メモリ装置。前記分圧部は、前記チャネルブースティングディスターブ防止電圧を前記第1ワードラインに印加する第1分圧器と、前記チャネルブースティングディスターブ防止電圧を前記第nワードラインに印加する第2分圧器とを含むことを特徴とする請求項1に記載の不揮発性メモリ装置。前記チャネルブースティングディスターブ防止電圧は、前記プログラム禁止電圧より低い4V~9Vであることを特徴とする請求項1に記載の不揮発性メモリ装置。前記チャネルブースティングディスターブ防止電圧は、前記プログラム禁止電圧より低い4V~7Vであることを特徴とする請求項1に記載の不揮発性メモリ装置。前記分圧部は、前記ポンプ回路から出力される前記プログラム禁止電圧を分圧して前記プログラム禁止電圧より低い第1チャネルブースティングディスターブ防止電圧と、前記第1チャネルブースティングディスターブ防止電圧より低い第2チャネルブースティングディスターブ防止電圧を発生させ、前記発生した第1チャネルブースティングディスターブ防止電圧を前記ワードラインの中の第1および第nエッジワードラインに印加し、前記発生した第2チャネルブースティングディスターブ防止電圧を前記第1および第nエッジワードラインに最も隣接した第2および第n-1エッジワードラインに印加することを特徴とする請求項1に記載の不揮発性メモリ装置。前記分圧部は、前記第1チャネルブースティングディスターブ防止電圧を前記第1ワードラインに印加する第1分圧器と、前記第1チャネルブースティングディスターブ防止電圧を前記第nワードラインに印加する第2分圧器と、前記第2チャネルブースティングディスターブ防止電圧を前記第2ワードラインに印加する第3分圧器と、前記第2チャネルブースティングディスターブ防止電圧を前記第n-1ワードラインに印加する第4分圧器とを含むことを特徴とする請求項5に記載の不揮発性メモリ装置。前記第1チャネルブースティングディスターブ防止電圧は、前記プログラム禁止電圧より低い4~9Vであり、前記第2チャネルブースティングディスターブ防止電圧は、前記第1チャネルブースティングディスターブ防止電圧より低い2~8Vであることを特徴とする請求項5に記載の不揮発性メモリ装置。前記第1チャネルブースティングディスターブ防止電圧は、前記プログラム禁止電圧より低い4~7Vであり、前記第2チャネルブースティングディスターブ防止電圧は、前記第1チャネルブースティングディスターブ防止電圧より低い2~6Vであることを特徴とする請求項5に記載の不揮発性メモリ装置。前記ポンプ回路は、前記プログラム電圧を選択的にスイッチングするための第1グループのスイッチング素子、および前記プログラム禁止電圧を選択的にスイッチングするための第2グループのスイッチング素子をさらに含むことを特徴とする請求項1に記載の不揮発性メモリ装置。前記第1および第2グループのスイッチング素子の数は、前記ワードラインの数と同じであることを特徴とする請求項9に記載の不揮発性メモリ装置。前記メモリセルそれぞれは、マルチレベルセルまたはシングルレベルセルであることを特徴とする請求項1に記載の不揮発性メモリ装置。そこで、本発明の目的は、エッジワードラインに接続されたメモリセルと選択トランジスタ間の電気場を減らし、ホットエレクトロンによるプログラムディスターブを防止することにある。上記目的を達成するために、本発明の第1観点による不揮発性メモリ装置は、ワードラインとビットラインとの交差領域にメモリセルを含み、前記メモリセルがビットラインそれぞれに連結される第1選択トランジスタと共通ソースラインに連結される第2選択トランジスタとの間に直列に連結されるように配列されたメモリセルアレイと、プログラム電圧とプログラム禁止電圧を発生させるポンプ回路と、前記ポンプ回路から出力される前記プログラム禁止電圧を分圧し、前記プログラム禁止電圧より低いチャネルブースティングディスターブ防止電圧を発生させ、前記発生したチャネルブースティングディスターブ防止電圧を前記ワードラインの中の第1および第nエッジワードラインに印加する分圧部とを含む。上述したように、本発明によれば、簡単な回路の実現でソース選択ラインとドレイン選択ラインそれぞれに隣接したエッジワードラインに接続されたメモリセルから発生するホットエレクトロンプログラムディスターブを防止することができる。また、ホットエレクトロンディスターブによるフェールをスクリーンするためのウェーハテストステップを減らすことができてウェーハテスト時間を減らすことができる。また、ホットエレクトロンプログラムディスターブによるフェールがなくなるので、収率を向上させることができ、これによりVpassディスターブとVpgmディスターブ間のマージンを大きく持つことができる。以下、添付図面を参照して本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に具現できるが、本発明の範囲を限定するものではない。これらの実施例は、本発明の開示が完全になるように、当該技術分野で通常の知識を有する者に本発明の範疇をより完全に知らせるために提供されるものである。図6は本発明の好適な第1実施例に係るホットエレクトロンプログラムディスターブ防止のためのNAND型フラッシュメモリ装置を示し、図7は図6のNAND型フラッシュメモリ装置のプログラム電圧条件を示す。図6を参照すると、NAND型フラッシュメモリ装置は、Vpgmポンプ110、Vpassポンプ120、スイッチング部130、140、分圧部150およびメモリセルアレイ160を含む。メモリセルアレイ160は、メモリセルMC、ソース選択トランジスタSST、およびドレイン選択トランジスタDSTを含む。ドレインの役割をする各ビットラインBLe、BLoは、ドレイン選択ラインDSLを選択するためのドレイン選択トランジスタDSTと連結される。ソースの役割をする共通ソースラインCSLは、ソース選択ラインSSLを選択するためのソース選択トランジスタSSTと連結される。ドレイン選択トランジスタDSTとソース選択トランジスタSSTとの間に連結されるメモリセルMCの数は、デバイスおよび密度を考慮して16個、32個、64個にする。図6では32個のメモリセルを1本のストリングとして2本のストリング161、162が存在すると示されているが、実質的にストリングは複数存在する。メモリセル例えばMC1は、1本のワードラインWL1によって制御され、一つのページを形成する。図6では32個のページが存在すると示されている。Vpgmポンプ110はプログラム電圧Vpgmを発生させ、Vpassポンプ120はプログラム禁止電圧Vpassを発生させる。Vpassスイッチング部130は、ワードラインの本数だけスイッチング素子SW0~SW31を有し、プログラム禁止電圧Vpassをプログラムしないワードラインに印加する。Vpgmスイッチング部140もワードラインの本数だけのスイッチング素子SW0~SW31を有し、プログラム電圧Vpgmをプログラムしようとするワードラインに印加する。プログラム動作の際に選択ワードラインにプログラム電圧Vpgmを印加するためには、Vpgmスイッチング部140のスイッチング素子SW0~SW31がオンされ、Vpassスイッチング部130のスイッチング素子SW0~SW31はオフされなければならない。非選択ワードラインにプログラム禁止電圧Vpassを印加するためには、Vpgmスイッチング部140のスイッチング素子SW0~SW31がオフされ、Vpassスイッチング部130のスイッチング素子SW0~SW31がオンされなければならない。分圧部150は、2つの分圧器VD1、VD2から構成され、この分圧器VD1、VD2は、Vpassスイッチング素子SW0、SW31を介して伝達されるプログラム禁止電圧Vpassを分圧してチャネルブースティングディスターブ防止電圧Vcbdを発生させる。発生したチャネルブースティングディスターブ防止電圧Vcbdは、エッジワードラインWL0~WL31それぞれに印加される。このような分圧器VD1、VD2は、Vpassスイッチング素子SW0、SW31にのみ設置されるがすなわち、グローバルワードラインにのみ設置されるが、こうすると、チップサイズには殆ど影響を与えなくなる。この分圧器VD1、VD2は複雑なロジッの実現なく幾つかのダイオードあるいは幾つかの抵抗から簡単に実現でき、それについての詳細な構成は省略する。次に、図6および図7を参照しながらプログラム電圧条件を説明する。メモリセルMC2’にデータをプログラムする場合であれば、図6および図7に示すように、OddビットラインBLoには接地電圧0Vが印加され、EvenビットラインBLeには電源電圧VCCが印加され、ドレイン選択ラインDSLには電源電圧VCCが印加され、ソース選択ラインSSLには接地電圧0Vが印加され、ワードラインWL2にはプログラム電圧Vpgm約16~20V程度が印加され、エッジワードラインWL0、WL31にはチャネルブースティングディスターブ防止電圧Vcbd4~9V或いは4~7Vが印加され、残りのワードラインWL1、WL3~WL30にはプログラム禁止電圧Vpass8V~10Vが印加される。言い加えると、メモリセルMC0’にデータをプログラムする場合であれば、図7に示すように、ワードラインWL0にはプログラム電圧Vpgm約16~20Vが印加され、エッジワードラインWL31にはチャネルブースティングディスターブ防止電圧Vcbd4~9Vあるいは4~7Vが印加され、残りのワードラインWL1~WL30にはプログラム禁止電圧Vpass8V~10Vが印加される。メモリセルMC31’にデータをプログラムする場合であれば、図7に示すように、ワードラインWL31にプログラム電圧Vpgm約16~29V程度が印加され、エッジワードラインWL0にはチャネルブースティングディスターブ防止電圧Vcbd4~9V或いは4~7Vが印加され、残りのワードラインWL1~WL30にはプログラム禁止電圧Vpass8V~10Vが印加される。図8は図6の1本のストリング161を示す断面図、図9は図8のソース選択トランジスタSSTとメモリセルMC0の断面図、あるいはドレイン選択トランジスタDSTとメモリセルMC31の詳細断面図である。以下、図8及び図9を参照しながら、ホットエレクトロンディスターブを防止する方法をより詳しく説明する。このホットエレクトロンプログラムディスターブは、非選択ビットラインBLeに連結されたセルストリング161からのみ発生する。図8を参照すると、プログラムしようとするワードライン例えば、WL2にはプログラム電圧Vpgmとして16V~29Vが印加され、エッジワードラインWL0、WL31にはチャネルブースティングディスターブ防止電圧Vcbdとして4~9V或いは4~7Vが印加され、残りのワードラインWL1、WL3~WL30にはプログラム禁止電圧Vpassとして8V~10Vが印加される。例えば、プログラムしようとするワードラインWL2にプログラム電圧Vpgmが18Vで印加され、残りのワードラインWL1、WL3~WL30にプログラム禁止電圧Vpassが10Vで印加されると、エッジワードラインWL0、WL31にはチャネルブースティングディスターブ防止電圧Vcbdが4~9Vで印加される。ところが、ワードラインWL1、WL2~WL30にプログラム禁止電圧Vpassが8Vで印加されると、エッジワードラインWL0、WL31にはチャネルブースティングディスターブ防止電圧Vcbdが4~7Vで印加される。図8のような電圧条件が実現されると、ソース選択トランジスタSSTとメモリセルMC0間の電気場、そしてドレイン選択トランジスタDSTとメモリセルMC31間の電気場が従来より減少する。より詳しく説明すると、図8において、ソース選択トランジスタSSTのチャネルVchsは、それのゲート電圧0Vによって接地電圧0V程度に固定され、ドレイン選択トランジスタDSTのチャネルVchdは、それのゲート電圧VCCによって1V程度の電圧になる。そして、エッジワードラインWL0を介して4~9Vの電圧の印加を受けるメモリセルMC0のチャネルVch0とエッジワードラインWL31を介して4~9Vの電圧の印加を受けるメモリセルM31のチャネルVch0は約5~6V程度にブーストされ、ワードラインWL1、WL3~WL30それぞれを介して8~10Vの電圧の印加を受けるメモリセルMC1、MC3~MC30のチャネルVch1、Vch3~Vch30は約8V程度にブーストされる。ここで、メモリセルMC0、MC31のチャネルVch0、Vch31が約5~6V程度にブーストされるとしたが、必ずしも5~6V程度にブーストされるのではなく、約8V以下にブーストされるものと見做せばよい。すると、ソース選択トランジスタSSTとメモリセルMC0との間には、図9に示すように、横方向の電気場SSTのチャネル電圧0VとMC0のチャネル電圧5~6Vとの電圧差による電気場が存在し、ドレイン選択トランジスタDSTとメモリセルMC31との間にも横方向の電気場DSTのチャネル電圧1VとMC31のチャネル電圧5~6Vとの電圧差による電気場が存在する。ここで、エッジワードラインWL0、WL31には、従来とは異なり、4~9Vの電圧が印加されたため、図9における横方向の電気場は従来の横方向の電気場より減少する。この際、ソース選択トランジスタSSTのゲート酸化膜とシリコン基板Si-Sub間の界面、およびドレイン選択トランジスタDSTのゲート酸化膜とシリコン基板Si-Sub間の界面には、電子とホール対の電流あるいはGIDLによる漏れ電流が発生する。このように発生したホールはシリコン基板Si-Subへ通り抜け、電子はシリコン基板Si-Subの表面に沿ってメモリセルMC0あるいはMC31側へ移動する。このように、電子が上述した横方向の電気場電圧差が従来より小さくて電気場も減少したを通過すると、電子は従来よりエネルギーの弱いホットエレクトロンになる。エネルギーの弱いホットエレクトロンは、メモリセルMC0、MC31の近くで散乱しても、メモリセルMC0、MC31のフローティングゲートFGに流入しない。なぜなら、ホットエレクトロンのエネルギーが弱くなって、これらの電子が図9に示した縦方向に移動しないためである。これにより、プログラム禁止セルMC0、MC31にホットエレクトロンプログラムディスターブが発生しない。図10は本発明の好適な第2実施例に係るホットエレクトロンプログラムディスターブ防止のためのNAND型フラッシュメモリ装置を示し、図11は図10のNAND型フラッシュメモリ装置のプログラム電圧条件を示す。図10を参照すると、NAND型フラッシュメモリ装置は、Vpgmポンプ110、Vpassポンプ120、スイッチング部130、140、分圧部150およびメモリセルアレイ160を含む。ここで、図10が図6と異なる点は、図6の分圧部150が2つの分圧器を含むが、図10の分圧部150は4つの分圧器VD1、VD1’、VD2、VD2’を含むことにある。図10では、2つの分圧器VD1、VD1’がプログラム禁止電圧Vpassを分圧してチャネルブースティングディスターブ防止電圧Vcbd1を発生させ、2つの分圧器VD2、VD2’がプログラム禁止電圧Vpassを分圧してチャネルブースティングディスターブ防止電圧Vcbd2を発生させる。図11が図7と異なる点は、ホットエレクトロンディスターブを防止するために、プログラムしないワードラインに印加される電圧条件が異なることにある。図7ではワードラインWL0、WL31にチャネルブースティングディスターブ防止電圧Vcbdとして4~9V或いは4~7Vが印加されるが、これに対し、図11ではワードラインWL0、WL31にチャネルブースティングディスターブ防止電圧Vcbd1として2~8V或いは2~6Vの電圧が印加され、ワードラインWL1、WL30にチャネルブースティングディスターブ防止電圧Vcbd2として4~9V或いは4~7Vの電圧が印加される。このようにワードラインWL0、WL31とワードラインWL1、WL30に互いに異なる値のチャネルブースティングディスターブ防止電圧を印加しても、第1実施例と同様の効果を得ることができる。図12は図10の非選択ストリング161の断面図である。以下、図12を参照しながら、ホットエレクトロンプログラムディスターブを防止する方法をより詳しく説明する。図12を参照すると、プログラムしようとするワードライン例えばWL2にはプログラム電圧Vpgm16~20Vが印加され、エッジワードラインWL0、WL31にはチャネルブースティングディスターブ防止電圧Vcbd1として2~8Vが印加され、ワードラインWL1、WL30にはチャネルブースティングディスターブ防止電圧Vcbd2として4~9Vが印加され、残りのワードラインWL1、WL3~WL30にはプログラム禁止電圧Vpassとして8~10Vが印加される。例えば、プログラムしようとするワードラインWL2にプログラム電圧Vpgmが18Vで印加され、残りのワードラインWL3~WL29にプログラム禁止電圧Vpassが10Vで印加されると、エッジワードラインWL0、WL31にはチャネルブースティングディスターブ防止電圧Vcbd1として2~8Vが印加され、ワードラインWL0、WL31にはチャネルブースティングディスターブ防止電圧Vcbd2として4~9Vが印加される。ところが、ワードラインWL3~WL29にプログラム禁止電圧Vpassとして8Vが印加されると、エッジワードラインWL0、WL31にはチャネルブースティングディスターブ防止電圧Vcbd1として2~6Vが印加され、ワードラインWL1、WL30にはチャネルブースティングディスターブ防止電圧Vcbd2として4~7Vが印加される。図12のような電圧条件が実現されると、ソース選択トランジスタSSTとメモリセルMC0、MC1間の電気場、そしてドレイン選択トランジスタDSTとメモリセルMC30、MC31間の電気場が従来より減少する。より詳しく説明すると、図11において、ソース選択トランジスタSSTのチャネルVchsがそれのゲート電圧0Vによって0V程度の電圧に固定され、ドレイン選択トランジスタDSTのチャネルVchdがそれのゲート電圧VCCによって1V程度の電圧になる。ところが、メモリセルMC3~MC29のチャネルVch3~Vch29は約8V程度にブーストされ、メモリセルMC1、MC30のチャネルVch1、Vch30は約5~6V程度にブーストされ、メモリセルMC0、MC31のチャネルVch0、Vch31は5~6より低くブーストされる。ここで、メモリセルMC1、MC30のチャネルVch0、Vch31が約5~6V程度にブーストされるとしたが、必ずしも5~6Vにブーストされるのではなく、約8V以下にブーストされるものと見做す。上述したように、チャネルVch3~Vch29が約8V、チャネルVch1、Vch30が約5~6V、チャネルVch0、Vch31が5~6V以下にブーストされると、図9で説明したような現象によりプログラム禁止セルMC0、MC31にホットエレクトロンプログラムディスターブが発生しない。図13は本発明の好適な第3実施例に係るホットエレクトロンプログラムディスターブ防止のためのNAND型フラッシュメモリ装置を示し、図14は図13のNAND型フラッシュメモリ装置のプログラム電圧条件を示す。図13を参照すると、NAND型フラッシュメモリ装置は、Vpgmポンプ110、Vpassポンプ120、スイッチング130、140、分圧部150およびメモリセルアレイ160を含む。図13が図6および図10と異なる点は、図6及び図10には分圧部150が存在するが、図13には電圧部が存在しないことである。また、図14が図7および図11と異なる点は、ホットエレクトロンプログラムディスターブを防止するために、プログラムしないワードラインに印加される電圧条件が異なることである。すなわち、図14ではホットエレクトロンプログラムディスターブを防止するために、プログラムしようとするワードライン例えば、WL2を除いた残りのワードラインWL0、WL1、WL3~WL31にプログラム禁止電圧Vpassとして5~9Vを印加する。このようにワードラインWL0、WL1、WL3~WL31に5~9Vのチャネルブースティングディスターブ防止電圧を印加しても、第1および第2実施例と同様の効果を得ることができる。図15は図10のストリング161の断面図である。以下、図15を参照しながら、ホットエレクトロンプログラムディスターブを防止する方法をより詳しく説明する。図15を参照すると、プログラムしようとするワードライン例えば、WL12にはプログラム電圧Vpgmとして16~20Vが印加され、残りのワードラインWL0、WL1、WL3~WL31にはプログラム禁止電圧Vpassとして5~9Vが印加される。図5に示すように、電圧条件が実現されると、ソース選択トランジスタSSTとメモリセルMC0間の電気場、そしてドレイン選択トランジスタDSTとメモリセルMC31間の電気場が従来より減少する。より詳しく説明すると、ソース選択トランジスタSSTのチャネルVchsは、それのゲート電圧0Vによって0V程度の電圧に固定され、ドレイン選択トランジスタDSTのチャネルVchdは、それのゲート電圧VCCによって1V程度の電圧になる。ところが、メモリセルMC0、MC1、MC3~MC31のチャネルVch0、Vch1、Vch3~Vch31は約5~6V程度にブーストされる。ここで、メモリセルMC0、MC1、MC3~MC31のチャネルVch0、Vch1、Vch3~Vch31が約5~6V程度にブーストされるとしたが、必ずしも5~6Vにブーストされるのではなく、約8V以下にブーストされるものと見なす。図15のように、チャネルVch0、Vch1、Vch3~Vch31が約8V以下にブーストされると、図9で説明したような現象により、プログラム禁止セルMC0、MC31にホットエレクトロンプログラムディスターブが発生しない。図16はプログラム禁止電圧Vpassを10V、チャネルブースティングディスータブ防止電圧Vcbdを6~10Vに固定しておいた状態で、メモリセルMC0、MC31のしきい値電圧Vtとチャネルブースティングディスターブ防止電圧Vcbdとの依存性を示す。図16において、NOPは、一つのページにあるセルを何回プログラムすることができるかという特性を決定付けるものであって、NOPが32個であることを示す。図16に示すように、ワードラインWL1~WL30に位置したメモリセルMC1~MC30のしきい値電圧Vtは殆ど差異がないが、ワードラインWL0、WL31のメモリセルMC0、MC31のしきい値電圧Vtは、ワードラインWL0、WL31に印加されるチャネルブースティングディスターブ防止電圧Vcbdが減少すると、殆ど差異が発生しない。チャネルブースティングディスターブ防止電圧Vcbdが6Vの場合、すなわちチャネルブースティングディスターブ防止電圧が低くなるほどワードラインWL1~WL30のメモリセルMC1~MC30のしきい値電圧Vtと殆ど同じ特性を示すことが分かる。上述したように、プログラム対象ワードラインを除いた残りのワードラインに本発明の第1~第3実施例によってプログラム禁止電圧とチャネルブースティングディスターブ防止電圧を印加すると、プログラムの禁止されたメモリセルにホットエレクトロンによるプログラムディスターブが発生することを防止することができる。本発明の第1~第3実施例は、マルチレベルセルとシングルレベルセルに全て適用可能である。以上、本発明の技術的思想は好適な実施例によって具体的に述べられたが、これらの実施例は本発明を説明するためのもので、本発明を制限するものではないことに注意すべきである。また、当該技術分野における通常の知識を有する者であれば、本発明の技術的思想の範囲内において、様々な実施例に想到し得ることは理解できる。