インダクタンス素子、ダイオード、コンデンサ、第1のスイッチング素子、および前記ダイオードと並列に配置された第2のスイッチング素子を有する無負荷または軽負荷時における降圧型、または昇圧型のスイッチング電源の制御方法であって、前記スイッチング電源の出力電圧が、第1の基準電圧と、この電圧より大きい電圧である第2の基準電圧と、によって定められる基準電圧の範囲内であるか否かを判定するステップと、このステップによる判定結果に基づいて、前記出力電圧が、前記基準電圧の範囲内になるように、前記第1のスイッチング素子および前記第2のスイッチング素子の動作を制御するステップと、を具備し、前記第1のスイッチング素子および前記第2のスイッチング素子を制御するステップは、前記出力電圧が前記第1の基準電圧より小さい場合は、前記第1のスイッチング素子の一度の導通によって増加する前記出力電圧の量が、前記第1の基準電圧と前記第2の基準電圧との差分電圧より小さくなるように、前記第1のスイッチング素子をスイッチングさせるとともに、前記第1のスイッチング素子と前記第2のスイッチング素子とが同時に導通せず、かつ前記インダクタンス素子に電流が流れているタイミングで前記第2のスイッチング素子が導通するように、前記第2のスイッチング素子をスイッチング動作させ、前記出力電圧が前記第2の基準電圧より大きい場合は、前記第2のスイッチング素子の一度の導通によって減少する前記出力電圧の量が、前記差分電圧より小さくなるように、前記第2のスイッチング素子をスイッチングさせることを特徴とする無負荷または軽負荷時におけるスイッチング電源の制御方法。インダクタンス素子、ダイオード、コンデンサ、第1のスイッチング素子、および前記ダイオードと並列に配置された第2のスイッチング素子を有する無負荷または軽負荷時における反転型のスイッチング電源の制御方法であって、前記スイッチング電源の出力電圧が、第1の基準電圧と、この電圧より大きい電圧である第2の基準電圧と、によって定められる基準電圧の範囲内であるか否かを判定するステップと、このステップよる判定結果に基づいて、前記出力電圧が、前記基準電圧の範囲内になるように、前記第1のスイッチング素子および前記第2のスイッチング素子の動作を制御するステップと、を具備し、前記第1のスイッチング素子および前記第2のスイッチング素子を制御するステップは、前記出力電圧が前記第1の基準電圧より小さい場合は、前記第2のスイッチング素子の一度の導通によって増加する前記出力電圧の量が、前記差分電圧より小さくなるように、前記第2のスイッチング素子をスイッチングさせ、前記出力電圧が前記第2の基準電圧より大きい場合は、前記第1のスイッチング素子の一度の導通によって減少する前記出力電圧の量が、前記第1の基準電圧と前記第2の基準電圧との差分電圧より小さくなるように、前記第1のスイッチング素子をスイッチングさせるとともに、前記第1のスイッチング素子と前記第2のスイッチング素子とが同時に導通せず、かつ前記インダクタンス素子に電流が流れているタイミングで前記第2のスイッチング素子が導通するように、前記第2のスイッチング素子をスイッチング動作させることを特徴とする無負荷または軽負荷時におけるスイッチング電源の制御方法。前記第1のスイッチング素子および前記第2のスイッチング素子を制御するステップは、前記判定ステップよる判定結果に基づいて、前記出力電圧が、前記基準電圧の範囲内になるように、前記第1のスイッチング素子の動作を制御する第1のパルスのパルス幅、および前記第2のスイッチング素子の動作を制御する第2のパルスのパルス幅を算出するステップと、このステップにより算出されたパルス幅を有する前記第1の制御パルスを前記第1のスイッチング素子に供給し、若しくは前記算出ステップにより算出されたパルス幅を有する前記第2の制御パルスを前記第2のスイッチング素子に供給するステップと、を具備し、前記第1のスイッチング素子の導通時間は、前記第1の制御パルスのパルス幅によって制御されるとともに、前記第2のスイッチング素子の導通時間は、前記第2の制御パルスのパルス幅によって制御されることを特徴とする請求項1または2に記載の無負荷または軽負荷時におけるスイッチング電源の制御方法。前記判定ステップは、前記出力電圧を分圧した電圧をデジタル値に変換するステップと、このステップにより変換されたデジタル値と、前記第1の基準電圧に基づくデジタル値、および前記第2の基準電圧に基づくデジタル値とを比較することによって、前記出力電圧が、前記基準電圧の範囲内であるか否かを判定するステップと、を具備することを特徴とする請求項1乃至3のいずれかに記載の無負荷または軽負荷時におけるスイッチング電源の制御方法。インダクタンス素子、ダイオード、コンデンサ、第1のスイッチング素子、および前記ダイオードと並列に配置された第2のスイッチング素子を有する降圧型、または昇圧型の電源本体と、この電源本体の出力端子と前記コンデンサとの間に接続され、前記出力端子に発生した出力電圧が、第1の基準電圧と、この電圧より大きい電圧である第2の基準電圧と、によって定められる基準電圧の範囲内であるか否かを判定する電圧判定部と、この電圧判定部に接続され、前記電圧判定部による判定結果に基づいて、前記出力電圧が、前記基準電圧の範囲内になるように、前記第1のスイッチング素子および前記第2のスイッチング素子の動作を制御するスイッチ駆動部と、を具備し、無負荷または軽負荷時における前記スイッチ駆動部は、前記出力電圧が前記第1の基準電圧より小さい場合は、前記第1のスイッチング素子の一度の導通によって増加する前記出力電圧の量が、前記第1の基準電圧と前記第2の基準電圧との差分電圧より小さくなるように、前記第1のスイッチング素子をスイッチングさせるとともに、前記第1のスイッチング素子と前記第2のスイッチング素子とが同時に導通せず、かつ前記インダクタンス素子に電流が流れているタイミングで前記第2のスイッチング素子が導通するように、前記第2のスイッチング素子をスイッチング動作させ、前記出力電圧が前記第2の基準電圧より大きい場合は、前記第2のスイッチング素子の一度の導通によって減少する前記出力電圧の量が、前記差分電圧より小さくなるように、前記第2のスイッチング素子をスイッチングさせることを特徴とするスイッチング電源。インダクタンス素子、ダイオード、コンデンサ、第1のスイッチング素子、および前記ダイオードと並列に配置された第2のスイッチング素子を有する反転型の電源本体と、この電源本体の出力端子と前記コンデンサとの間に接続され、前記出力端子に発生した出力電圧が、第1の基準電圧と、この電圧より大きい電圧である第2の基準電圧と、によって定められる基準電圧の範囲内であるか否かを判定する電圧判定部と、この電圧判定部に接続され、前記電圧判定部による判定結果に基づいて、前記出力電圧が、前記基準電圧の範囲内になるように、前記第1のスイッチング素子および前記第2のスイッチング素子の動作を制御するスイッチ駆動部と、を具備し、無負荷または軽負荷時における前記スイッチ駆動部は、前記出力電圧が前記第1の基準電圧より小さい場合は、前記第2のスイッチング素子の一度の導通によって増加する前記出力電圧の量が、前記差分電圧より小さくなるように、前記第2のスイッチング素子をスイッチングさせ、前記出力電圧が前記第2の基準電圧より大きい場合は、前記第1のスイッチング素子の一度の導通によって減少する前記出力電圧の量が、前記第1の基準電圧と前記第2の基準電圧との差分電圧より小さくなるように、前記第1のスイッチング素子をスイッチングさせるとともに、前記第1のスイッチング素子と前記第2のスイッチング素子とが同時に導通せず、かつ前記インダクタンス素子に電流が流れているタイミングで前記第2のスイッチング素子が導通するように、前記第2のスイッチング素子をスイッチング動作させることを特徴とするスイッチング電源。前記スイッチ駆動部は、前記第1のスイッチング素子の動作を制御するための第1の制御パルスのパルス幅、および前記第2のスイッチング素子の動作を制御するための第2の制御パルスのパルス幅を算出するパルス幅変調回路と、この回路および前記第1のスイッチング素子に接続され、前記第1の制御パルスを前記第1のスイッチング素子に供給する第1の駆動回路と、前記パルス幅変調回路および前記第2のスイッチング素子に接続され、前記第2の制御パルスを前記第2のスイッチング素子に供給する第2の駆動回路と、を具備し、前記第1のスイッチング素子の導通時間は、前記第1の制御パルスのパルス幅によって制御されるとともに、前記第2のスイッチング素子の導通時間は、前記第2の制御パルスのパルス幅によって制御されることを特徴とする請求項5または6に記載のスイッチング電源。電圧判定部は、前記電源本体の出力端子と前記コンデンサとの間に直列に接続された第1、第2の分圧抵抗と、前記第1の分圧抵抗と前記第2の分圧抵抗との間に接続され、前記第1、第2の分圧抵抗によって前記出力電圧を分圧した電圧を、デジタル値に変換するA/Dコンバータと、前記第1の基準電圧に基づくデジタル値を出力する第1の基準値生成回路と、前記第2の基準電圧に基づくデジタル値を出力する第2の基準値生成回路と、前記A/Dコンバータ、第1の基準値生成回路、および第2の基準値生成回路、に接続され、前記A/Dコンバータによって変換されたデジタル値と、前記第1の基準電圧に基づくデジタル値および前記第2の基準電圧に基づくデジタル値とを比較することによって、前記出力電圧が、前記基準電圧の範囲内であるか否かを判定する判定回路と、を具備することを特徴とする請求項5乃至7のいずれかに記載のスイッチング電源。本発明の実施形態は、応答速度を向上させ、かつ電力の内部損失を低減することができる軽負荷または、無負荷時におけるスイッチング電源の制御方法およびスイッチング電源を提供することを目的とする。本発明の実施形態に係る無負荷または軽負荷時におけるスイッチング電源の制御方法は、インダクタンス素子、ダイオード、コンデンサ、第1のスイッチング素子、および前記ダイオードと並列に配置された第2のスイッチング素子を有する無負荷または軽負荷時における降圧型、または昇圧型のスイッチング電源の制御方法であって、前記スイッチング電源の出力電圧が、第1の基準電圧と、この電圧より大きい電圧である第2の基準電圧と、によって定められる基準電圧の範囲内であるか否かを判定するステップと、このステップによる判定結果に基づいて、前記出力電圧が、前記基準電圧の範囲内になるように、前記第1のスイッチング素子および前記第2のスイッチング素子の動作を制御するステップと、を具備し、前記第1のスイッチング素子および前記第2のスイッチング素子を制御するステップは、前記出力電圧が前記第1の基準電圧より小さい場合は、前記第1のスイッチング素子の一度の導通によって増加する前記出力電圧の量が、前記第1の基準電圧と前記第2の基準電圧との差分電圧より小さくなるように、前記第1のスイッチング素子をスイッチングさせるとともに、前記第1のスイッチング素子と前記第2のスイッチング素子とが同時に導通せず、かつ前記インダクタンス素子に電流が流れているタイミングで前記第2のスイッチング素子が導通するように、前記第2のスイッチング素子をスイッチング動作させ、前記出力電圧が前記第2の基準電圧より大きい場合は、前記第2のスイッチング素子の一度の導通によって減少する前記出力電圧の量が、前記差分電圧より小さくなるように、前記第2のスイッチング素子をスイッチングさせる。また、本発明の実施形態に係る無負荷または軽負荷時におけるスイッチング電源の制御方法は、インダクタンス素子、ダイオード、コンデンサ、第1のスイッチング素子、および前記ダイオードと並列に配置された第2のスイッチング素子を有する無負荷または軽負荷時における反転型のスイッチング電源の制御方法であって、前記スイッチング電源の出力電圧が、第1の基準電圧と、この電圧より大きい電圧である第2の基準電圧と、によって定められる基準電圧の範囲内であるか否かを判定するステップと、このステップよる判定結果に基づいて、前記出力電圧が、前記基準電圧の範囲内になるように、前記第1のスイッチング素子および前記第2のスイッチング素子の動作を制御するステップと、を具備し、前記第1のスイッチング素子および前記第2のスイッチング素子を制御するステップは、前記出力電圧が前記第1の基準電圧より小さい場合は、前記第2のスイッチング素子の一度の導通によって増加する前記出力電圧の量が、前記差分電圧より小さくなるように、前記第2のスイッチング素子をスイッチングさせ、前記出力電圧が前記第2の基準電圧より大きい場合は、前記第1のスイッチング素子の一度の導通によって減少する前記出力電圧の量が、前記第1の基準電圧と前記第2の基準電圧との差分電圧より小さくなるように、前記第1のスイッチング素子をスイッチングさせるとともに、前記第1のスイッチング素子と前記第2のスイッチング素子とが同時に導通せず、かつ前記インダクタンス素子に電流が流れているタイミングで前記第2のスイッチング素子が導通するように、前記第2のスイッチング素子をスイッチング動作させる。また、本発明の実施形態に係るスイッチング電源は、インダクタンス素子、ダイオード、コンデンサ、第1のスイッチング素子、および前記ダイオードと並列に配置された第2のスイッチング素子を有する降圧型、または昇圧型の電源本体と、この電源本体の出力端子と前記コンデンサとの間に接続され、前記出力端子に発生した出力電圧が、第1の基準電圧と、この電圧より大きい電圧である第2の基準電圧と、によって定められる基準電圧の範囲内であるか否かを判定する電圧判定部と、この電圧判定部に接続され、前記電圧判定部による判定結果に基づいて、前記出力電圧が、前記基準電圧の範囲内になるように、前記第1のスイッチング素子および前記第2のスイッチング素子の動作を制御するスイッチ駆動部と、を具備し、無負荷または軽負荷時における前記スイッチ駆動部は、前記出力電圧が前記第1の基準電圧より小さい場合は、前記第1のスイッチング素子の一度の導通によって増加する前記出力電圧の量が、前記第1の基準電圧と前記第2の基準電圧との差分電圧より小さくなるように、前記第1のスイッチング素子をスイッチングさせるとともに、前記第1のスイッチング素子と前記第2のスイッチング素子とが同時に導通せず、かつ前記インダクタンス素子に電流が流れているタイミングで前記第2のスイッチング素子が導通するように、前記第2のスイッチング素子をスイッチング動作させ、前記出力電圧が前記第2の基準電圧より大きい場合は、前記第2のスイッチング素子の一度の導通によって減少する前記出力電圧の量が、前記差分電圧より小さくなるように、前記第2のスイッチング素子をスイッチングさせる。また、本発明の実施形態に係るスイッチング電源は、インダクタンス素子、ダイオード、コンデンサ、第1のスイッチング素子、および前記ダイオードと並列に配置された第2のスイッチング素子を有する反転型の電源本体と、この電源本体の出力端子と前記コンデンサとの間に接続され、前記出力端子に発生した出力電圧が、第1の基準電圧と、この電圧より大きい電圧である第2の基準電圧と、によって定められる基準電圧の範囲内であるか否かを判定する電圧判定部と、この電圧判定部に接続され、前記電圧判定部による判定結果に基づいて、前記出力電圧が、前記基準電圧の範囲内になるように、前記第1のスイッチング素子および前記第2のスイッチング素子の動作を制御するスイッチ駆動部と、を具備し、無負荷または軽負荷時における前記スイッチ駆動部は、前記出力電圧が前記第1の基準電圧より小さい場合は、前記第2のスイッチング素子の一度の導通によって増加する前記出力電圧の量が、前記差分電圧より小さくなるように、前記第2のスイッチング素子をスイッチングさせ、前記出力電圧が前記第2の基準電圧より大きい場合は、前記第1のスイッチング素子の一度の導通によって減少する前記出力電圧の量が、前記第1の基準電圧と前記第2の基準電圧との差分電圧より小さくなるように、前記第1のスイッチング素子をスイッチングさせるとともに、前記第1のスイッチング素子と前記第2のスイッチング素子とが同時に導通せず、かつ前記インダクタンス素子に電流が流れているタイミングで前記第2のスイッチング素子が導通するように、前記第2のスイッチング素子をスイッチング動作させる。以下、本発明の実施の形態に係る軽負荷または、無負荷時におけるスイッチング電源の制御方法およびスイッチング電源について、図面を参照して説明する。第1の実施形態図1は、第1の実施形態に係るスイッチング電源を示す図である。このスイッチング電源10は、いわゆるDC/DCコンバータであり、より詳しくは、同期整流方式の降圧型コンバータである。また、DC/DCコンバータの制御方式はデシタル制御方式である。図1に示すように、スイッチング電源10は、入力端子および出力端子を有しており、これらの端子間に、降圧型の電源本体10-1以下、電源本体10-1と称するを有する。電源本体10-1は、入力端子に入力源11が接続され、出力端子に負荷12が接続されると、入力源11から供給される電圧Vinを任意の出力電圧Voutに降圧して、負荷12に供給する。電源本体10-1は、第1のスイッチング素子としてのハイサイドFET13、および第2のスイッチング素子としてのローサイドFET14を有する。ハイサイドFET13のドレイン端子は、マイナス端子が接地された入力源11のプラス端子に接続される。ハイサイドFET13のソース端子は、ローサイドFET14のドレイン端子に接続される。また、ローサイドFET14のソース端子は接地される。なお、図1に示される電源本体10-1において、ハイサイドFET13はNチャンネルFETであるが、PチャンネルFETであってもよい。ハイサイドFET13としてPチャンネルFETを適用する場合、ソース端子が入力源11のプラス端子に接続され、ドレイン端子がローサイドFET14のドレイン端子に接続される。また、図1に示される電源本体10-1において、ローサイドFET14はNチャンネルFETであるが、PチャンネルFETであってもよい。ローサイドFET14としてPチャンネルFETを適用する場合、ソース端子がハイサイドFET13のソース端子に接続され、ドレイン端子が接地される。電源本体10-1は、ダイオード15、インダクタンス素子としてのチョークコイル16、および出力電圧Voutの変動を抑制して平滑化するための大容量のコンデンサ17を有する。ダイオード15のカソードは、ハイサイドFET13のソース端子と、ローサイドFET14のドレイン端子との間に接続され、ダイオード15のアノードは接地される。チョークコイル16の一端は、ハイサイドFET13のソース端子と、ローサイドFET14のドレイン端子との間に接続され、チョークコイル16の他端は、負荷12に接続される。コンデンサ17の一端は、チョークコイル16の他端と負荷12との間に接続される。コンデンサ17の他端は接地される。なお、ダイオード15は、ローサイドFET14と一体形成されたボディダイオードを使用してもかまわない。スイッチング電源10は、出力電圧Voutが基準電圧の範囲内であるか否かを判定する電圧判定部18を有する。電圧判定部18は、チョークコイル16の他端と負荷12との間において、コンデンサ17より負荷12側に接続される。電圧判定部18は、第1の分圧抵抗19、第2の分圧抵抗20、A/Dコンバータ21、第1の基準電圧に基づいたデジタル値を出力する第1の基準値生成回路22、第2の基準電圧に基づいたデジタル値を出力する第2の基準値生成回路23、および判定回路24を有する。第1の分圧抵抗19の一端は、チョークコイル16の他端と負荷12との間において、コンデンサ17より負荷12側に接続される。第1の分圧抵抗19の他端は、第2の分圧抵抗20の一端に接続される。第2の分圧抵抗20の他端は、接地される。A/Dコンバータ21は、第1の分圧抵抗19の他端と第2の分圧抵抗20の一端との間に接続される。第1の分圧抵抗19および第2の分圧抵抗20は、コンデンサ17の両端子間の電位差Vc=Voutを分圧して、規定のA/Dコンバータ21の入力電圧Vdに変換する。A/Dコンバータ21は、分圧された電圧Vdを一定時間毎にサンプリングして、デジタル値に変換する。また、第1の基準値生成回路22、および第2の基準値生成回路23は、判定回路24に接続される。判定回路24は、A/Dコンバータ21に接続される。判定回路24は、A/Dコンバータ21から出力される分圧Vdのデジタル値と、第1の基準値生成回路22によって生成された、第1の基準電圧Vref1に基づくデジタル値、および第2の基準値生成回路23によって生成された、第2の基準電圧Vref2に基づくデジタル値と、を比較することによって、出力電圧Voutが、基準電圧の範囲内であるか否か、すなわち、第1の基準電圧Vref1と、第2の基準電圧Vref1と、の間の電圧であるか否かを判定する。なお、第1の基準電圧Vref1、および第2の基準電圧Vref2は、許容される出力電圧Voutの変動の範囲内において、任意に設定された電圧であり、Vref2>Vref1の関係を満たす電圧である。スイッチング電源10は、電圧判定部18による出力電圧Voutの判定結果に基づいて、出力電圧Voutを、第1の基準電圧Vref1と、第2の基準電圧Vref1と、の間の電圧に制御するようにハイサイドFET13およびローサイドFET14を動作させるためのスイッチ駆動部25を有する。スイッチ駆動部25は、電圧判定部18と、ハイサイドFET13のゲート端子およびローサイドFET14のゲート端子と、の間に配置され、それぞれに接続される。スイッチ駆動部25は、パルス幅変調回路26以下、PWMPulseWidthModulation回路26と称する、ハイサイドFET13を動作させるための第1の駆動回路27、およびローサイドFET14を動作させるための第2の駆動回路28を有する。PWM回路26は、判定回路24に接続される。第1の駆動回路27は、PWM回路26とハイサイドFET13のゲート端子との間に配置され、それぞれに接続される。第2の駆動回路28は、PWM回路26とローサイドFET14のゲート端子との間に配置され、それぞれに接続される。PWM回路26は、判定回路24による判定結果に応じて、出力電圧Voutが、第1の基準電圧Vref1≦Vout≦第2の基準電圧Vref1となるように、ハイサイドFET13を動作させるための第1の制御パルスのパルス幅、およびスイッチング周期第1の制御パルスのパルス間隔と、ローサイドFET14を動作させるための第2の制御パルスのパルス幅、およびスイッチング周期第2の制御パルスのパルス間隔と、を算出する。第1の制御パルスのパルス幅、および第2の制御パルスのパルス幅の算出方法については後述するが、ハイサイドFET13またはローサイドFET14が一度だけ導通状態となることによる出力電圧Voutの増加量、または減少量すなわち変動量が、Vref2‐Vref1より小さくなるように算出される。第1の駆動回路27は、PWM回路26によって算出されたパルス幅、およびパルス間隔の第1の制御パルスをハイサイドFET13に供給し、ハイサイドFET13を動作させる。同様に、第2の駆動回路28は、PWM回路26によって算出されたパルス幅、およびパルス間隔の第2の制御パルスをローサイドFET14に供給し、ローサイドFET14を動作させる。次に、軽負荷、または無負荷時における第1のスイッチング電源10の制御方法について説明する。なお、軽負荷、または無負荷時とは、負荷12のインピーダンスが小さく、負荷12が電力をほとんど消費しない時であって、具体的には、チョークコイル16に常時インダクタンス電流ILが流れておらず、不連続的にインダクタンス電流ILが流れる時をいう。スイッチング電源10において、コンデンサ17の両端子間に電圧Vcが発生すると、スイッチング電源10は、この電圧Vcを出力電圧Voutとして出力する。この出力電圧Voutは、以下の3通りのいずれかである。1モード0:Vref1≦Vout≦Vref22モード1:Vout<Vref13モード2:Vout>Vref2スイッチング電源10は、上記3通りの各モードに応じてハイサイドFET13およびローサイドFET14を制御することによって、出力電圧Voutをモード0の状態に維持、または移行させる。モード0の場合、ハイサイトFET13およびローサイドFET14を共に非導通にすることによって、出力電圧Voutを一定時間維持する。モード1の場合、ハイサイドFET13、およびローサイドFET14をスイッチングさせることにより、コンデンサ17に電力を充電し、出力電圧Voutを増加させる。モード2の場合、ハイサイドFET13を非導通し、ローサイドFET14をスイッチングさせることにより、コンデンサ17に充電された電力を放電し、出力電圧Voutを低下させる。以下に、上述の各モード毎におけるスイッチング電源10の制御方法を詳細に説明する。1出力電圧Voutがモード0の状態である場合以下に、この場合におけるスイッチング電源10の制御方法について、図2を参照して説明する。図2は、モード0の場合におけるスイッチング電源10の制御方法を示すフローチャートである。図2に示すように、判定回路24が、出力電圧Voutがモード0の状態である、と判定すると、その判定結果は、PWM回路26に送られる。PWM回路26が上記判定結果を受け取ると、PWM回路26は、第1、第2の駆動回路27、28から第1、第2の制御パルスが出力されないように制御し、ハイサイドFET13、およびローサイドFET14を、共に非導通にするS11。この結果、コンデンサ17に充電された電力は、負荷12から放電される。コンデンサ17は大容量であるため、放電時間は長い。従って、長い期間、出力電圧Voutは、モード0の状態を維持する。しかしながら、コンデンサ17に充電された電力の放電によって、または負荷12が重負荷インピーダンスが高い負荷に切り替わることによって、出力電圧Voutは変動する。従って、以下の制御が必要となる。次に、ADコンバータ21を制御することにより、ADコンバータ21は、出力電圧Voutの分圧Vdを一定時間毎にサンプリングしてデジタル値に変換し、このデジタル値を判定回路24に送るADC割り込みを行うS12。次に、判定回路24が分圧Vdのデジタル値を受け取ると、判定回路24は、第2の基準値生成回路27から第2の基準電圧Vref2に基づいたデジタル値を読み出し、分圧Vdのデジタル値と、第2の基準電圧Vref2に基づくデジタル値と、を比較する。この両者のデジタル値を比較することによって、判定回路24は、出力電圧Voutが、第2の基準電圧Vref2より大きいか否かを判定する。S13。判定回路24が分圧Vdのデジタル値を受け取らない場合には、判定回路24は、分圧Vdのデジタル値を受け取るまで上記判定動作を行わない。上記S13のステップによる判定の結果、判定回路24が、出力電圧Voutが第2の基準電圧Vref2より大きい、と判定した場合、スイッチグ電源10の制御方法を、モード2による制御方法に移行する。すなわち、判定回路24は、この判定結果をPWM回路26に送り、PMW回路26は、モード2による制御方法に基づいて、ハイサイドFET13およびローサイドFET14の動作を制御する。上記S13のステップによる判定の結果、判定回路24が、出力電圧Voutが第2の基準電圧Vref2以下であると判断した場合、判定回路24は、第1の基準値生成回路22から第1の基準電圧Vref1に基づくデジタル値を読み出し、電圧Vdのデジタル値と、第1の基準電圧Vref1に基づくデジタル値と、を比較する。この両者のデジタル値を比較することによって、判定回路24は、出力電圧Voutが、第1の基準電圧Vref1より小さいか否かを判定する。S14。上記S14のステップによる判定の結果、判定回路24が、出力電圧Voutが第1の基準電圧Vref1より小さいと判断した場合、スイッチグ電源10の制御方法を、モード1による制御方法に移行する。すなわち、判定回路24は、この判定結果をPWM回路26に送り、PMW回路26は、モード1による制御方法に基づいて、ハイサイドFET13およびローサイドFET14の動作を制御する。上記S14のステップによる判定の結果、判定回路24が、出力電圧Voutが第1の基準電圧Vref1以上であると判断した場合、スイッチング電源10の制御方法は、モード0による制御方法を維持する。すなわち、判定回路24は、この判定結果をPWM回路26に送り、PMW回路26は、モード0による制御方法に基づいて、ハイサイドFET13、およびローサイドFET14が、共に非導通の状態を維持するように、ハイサイドFET13およびローサイドFET14を制御する。2出力電圧Voutがモード1の状態である場合以下に、この場合におけるスイッチング電源10の制御方法について、図3および図4を参照して説明する。図3は、モード1の場合におけるスイッチング電源10の制御方法を示すフローチャートである。図4は、モード1の場合において、ハイサイドFET13およびローサイドFET14にそれぞれ供給される第1、第2の制御パルス、チョークコイル16を流れるインダクタンス電流IL、および出力電圧Voutの関係を示す波形図であり、同図aはハイサイドFET13に供給される第1の制御パルスの波形、同図bはローサイドFET14に供給される第2の制御パルスの波形、同図cはインダクタンス電流ILの波形、同図dは出力電圧Voutの波形を示す。判定回路24が、出力電圧Voutがモード1の状態である、と判定すると、その判定結果をPWM回路26に送る。図3に示すように、PWM回路26が上記判定結果を受け取ると、PWM回路26は、第1の駆動回路27から出力される第1の制御パルスのパルス幅ton1およびパルス間隔と、第2の駆動回路28から出力される第2の制御パルスのパルス幅toff1 ́およびパルス間隔と、をそれぞれ算出する。その後、PWM回路26は、第1、第2の駆動回路27、28から、それぞれ所望の第1、第2の制御パルスを出力させ、ハイサイドFET13、およびローサイドFET14は、これらの制御パルスが入力されたときに導通状態になるように、スイッチング制御される。S21なお、第1、第2の制御パルスは、図4a、bに示されるように、ハイサイドFET13およびローサイドFET14が同時に導通しないように、第1、第2の駆動回路27、28から出力される。ハイサイドFET13が導通されると、図4cに示されるように、一定期間だけチョークコイル16にインダクタンス電流ILが流れるため、コンデンサ17が充電される。従って、図4dに示されるように、出力電圧Voutが増加する。また、ローサイドFET14が導通されると、これが非導通の間にダイオード15に流れていたインダクタンス電流ILがローサイドFET14に流れる。従って、ダイオード15による電力消費は低減され、電源内部における電力の損失が抑制される。第1の制御パルスのパルス幅ton1は、以下のように算出される。ハイサイドFET13に第1の駆動回路27から第1の制御パルスが供給され、ハイサイドFET13が導通状態になると、チョークコイル16に、図1に示される矢印Iの方向を正方向として、正方向にインダクタンス電流LIが流れる。図4cに示すように、インダクタンス電流ILは、ゼロからピーク値Ipk1まで線形的に増加する。インダクタンス電流ILのピーク値Ipk1は、入力源11から供給される電圧をVin、出力電圧をVout、第1の制御パルスのパルス幅をton1、およびチョークコイル16のインダクタンスをLとし、各素子の電圧降下0と仮定すると、式1のように表現される。ハイサイドFET13に対して第1の制御パルスの供給が終了すると、ハイサイドFET13は、導通状態から非導通状態に切り替わり、図4cに示されるように、インダクタンス電流ILはIpk1から0まで低下する。ハイサイドFET13が非導通状態に切り替わってから、インダクタンス電流が0まで低下するまでの期間toff1は、式2より求められる。図1に示される矢印Iの方向にインダクタンス電流ILが流れる期間ton1toff1にコンデンサ17は充電され、出力電圧Voutは増加する。この間における出力電圧Voutの増加量ΔV1は、負荷12、第1の分圧抵抗19、および第2の分圧抵抗20に流れる電流を0とすると、コンデンサ17のキャパシタンスをCとし、式1、および式2を用いて、式3のように表現される。ここで、第1の制御パルスのパルス幅ton1は、式4を満たすように設定される。このように、ΔV1が式4を満たすように第1の制御パルスのパルス幅ton1を設定すれば、一つの第1の制御パルスがハイサイドFET13に供給されることにより、出力電圧Voutを、Vref2-Vref1より小さい範囲で増加させることができる。従って、出力電圧Voutを増加させるために、ハイサイドFET13およびローサイドFET14をスイッチング動作させても、出力電圧Voutが第2の基準電圧Vref2を超えて大きくなることはない。これに対して、第1の制御パルスのパルス幅を上述のように設定しない場合、出力電圧Voutが増加しすぎ、第2の基準電圧Vref2より大きく場合がある。この場合、モード2による制御によって、増加しすぎた出力電圧Voutを低下させる必要性が生じ、その分だけ無駄な電力が消費されるとともに、スイッチング電源10の応答速度も遅くなる。なお、第1の制御パルスのパルス間隔は、式2に示されるtoff1より大きい範囲で適宜設定される。また、第2の制御パルスのパルス幅toff1 ́は、式2に示されるtoff1より小さい範囲で適宜設定され、第2の制御パルスのパルス間隔は、第1の制御パルスのパルス間隔と同一となるように設定される。再び図3を参照する。ステップS21において、ハイサイドFET13およびローサイドFET14を、モード1による制御によって所望の動作を行わせる間に、ADコンバータ21を制御することにより、ADコンバータ21は、出力電圧Voutの分圧Vdを一定時間毎にサンプリングしてデジタル値に変換し、このデジタル値を判定回路24に送るADC割り込みを行うS22。次に、判定回路24が分圧Vdのデジタル値を受け取ると、判定回路24は、第1の基準値生成回路22から第1の基準電圧Vref1に基づくデジタル値を読み出し、分圧Vdのデジタル値と、第1の基準電圧Vref1に基づくデジタル値と、を比較する。この両者のデジタル値を比較することによって、判定回路24は、出力電圧Voutが、第1の基準電圧Vref1より小さいか否かを判定する。S23。判定回路24が分圧Vdのデジタル値を受け取らない場合には、判定回路24は、分圧Vdのデジタル値を受け取るまで上記判定動作を行わない。上記S23のステップによる判定の結果、判定回路24が、出力電圧Voutが第1の基準電圧Vref1より小さいと判断した場合、スイッチング電源10の制御方法を、モード1のまま維持する。すなわち、判定回路24は、この判定結果をPWM回路26に送り、PMW回路26は、モード1による制御方法に基づいて、ハイサイドFET13およびローサイドFET14の動作を制御する。上記S23のステップによる判定の結果、判定回路20が、出力電圧Voutが第1の基準電圧Vref1以上であると判断した場合、スイッチング電源10の制御方法を、モード0による制御方法に移行させる。すなわち、判定回路24は、この判定結果をPWM回路26に送り、PMW回路26は、モード0による制御方法に基づいて、ハイサイドFET13およびローサイドFET14が共に非導通状態になるように、ハイサイドFET13およびローサイドFET14を制御する。以上に、モード1の場合におけるスイッチング電源10の制御方法を説明したが、モード1における制御方法において、判定回路24は、出力電圧Voutと第2の基準電圧Vref2との比較を行わない。これは、モード1において、一つの第1の制御パルスによって出力電圧Voutが上昇する量ΔV1は、Vref2-Vref1より小さい範囲であり、ハイサイドFET13をスイッチング動作させても、第2の基準電圧Vref2を超えて大きくなることはないからである。3出力電圧Voutがモード2の状態である場合以下に、この場合におけるスイッチング電源10の制御方法について、図5および図6を参照して説明する。図5は、モード2の場合におけるスイッチング電源10の制御方法を示すフローチャートである。図6は、モード2の場合において、ハイサイドFET13およびローサイドFET14にそれぞれ供給される第1、第2の制御パルス、チョークコイル16を流れるインダクタンス電流IL、および出力電圧Voutの関係を示す波形図であり、同図aはハイサイドFET13に供給される第1の制御パルスの波形、同図bはローサイドFET14に供給される第2の制御パルスの波形、同図cはインダクタンス電流ILの波形、同図dは出力電圧Voutの波形を示す。判定回路24が、出力電圧Voutがモード2の状態である、と判定すると、その判定結果をPWM回路26に送る。図5に示すように、PWM回路26が上記判定結果を受け取ると、PWM回路26は、図6a、bに示されるように、第2の駆動回路28から出力される第2の制御パルスのパルス幅toff2およびパルス間隔を算出する。その後、PWM回路26は、ハイサイドFET13が非導通になるように第1の駆動回路27を制御するととともに、ローサイドFET11がスイッチング動作するように第2の駆動回路28を制御する。S31ローサイドFET14が導通されると、図6cに示されるように、ローサイドFET14が導通されている期間だけチョークコイル16に負方向にインダクタンス電流ILが流れ、コンデンサ17が放電される。従って、図6dに示されるように、出力電圧Voutが低下する。このように、コンデンサ17の放電は、負荷12だけではなく、ローサイドFET14を介して放電されるため、放電時間を早めることができ、スイッチング電源10の応答速度を速くすることができる。ここで、第2の制御パルスのパルス幅toff2は、以下のように算出される。ローサイドFET14に第2の駆動回路28から第2の制御パルスが供給され、ローサイドFET14が導通状態になると、チョークコイル16に、負の方向にインダクタンス電流ILが流れる。図6cに示すように、インダクタンス電流ILは、ゼロからピーク値-Ipk2まで負方向に線形的に増加する。インダクタンス電流ILのピーク値-Ipk2は、出力電圧をVout、第2の制御パルスのパルス幅をtoff2、およびチョークコイル16のインダクタンスをLとし、各素子の電圧降下0と仮定すると、式5のように表現される。負方向にインダクタンス電流ILが流れる期間toff2にコンデンサ17は放電し、出力電圧Voutは低下する。この間における出力電圧Voutの減少量-ΔV1は、負荷12、第1の分圧抵抗19、および第2の分圧抵抗20に流れる電流を0とすると、コンデンサ17のキャパシタンスをCとし、式5を用いて、式6のように表現される。ここで、第2の制御パルスのパルス幅toff2は、式7を満たすように設定される。このように、-ΔV1が式7を満たすように第2の制御パルスのパルス幅toff2を設定すれば、一つの第2の制御パルスがローサイドFET14に供給されることにより、出力電圧Voutを、Vref2-Vref1より小さい範囲で低下させることができる。従って、出力電圧Voutを低下させるためにローサイドFET14をスイッチング動作させても、第1の基準電圧Vref1を超えて小さくなることはない。これに対して、第2の制御パルスのパルス幅を上述のように設定しない場合、出力電圧Voutが低下しすぎ、第1の基準電圧Vref1より小さく場合がある。この場合、モード1による制御によって、低下しすぎた出力電圧Voutを増加させる必要性が生じ、その分だけ無駄な電力が消費されるとともに、スイッチング電源10の応答速度も遅くなる。なお、第2の制御パルスのパルス間隔は、チョークコイル16に連続的にインダクタンス電流ILが流れず、不連続的に流れる範囲で適宜設定される。再び図5を参照する。ステップS31において、ローサイドFET14を、モード2による制御によって所望の動作を行わせる間に、ADコンバータ21を制御することにより、ADコンバータ21は、出力電圧Voutの分圧Vdを一定時間毎にサンプリングしてデジタル値に変換し、このデジタル値を判定回路24に送るADC割り込みを行うS32。次に、判定回路24が分圧Vdのデジタル値を受け取ると、判定回路24は、第2の基準値生成回路28から第2の基準電圧Vref2に基づくデジタル値を読み出し、分圧Vdのデジタル値と、第2の基準電圧Vref2に基づくデジタル値と、を比較する。この両者のデジタル値を比較することによって、判定回路24は、出力電圧Voutが、第2の基準電圧Vref2より大きいか否かを判定する。S33。判定回路24が分圧Vdのデジタル値を受け取らない場合には、判定回路24は、分圧Vdのデジタル値を受け取るまで上記判定動作を行わない。上記S33のステップによる判定の結果、判定回路24が、出力電圧Voutが第2の基準電圧Vref1より大きいと判断した場合、スイッチング電源10の制御方法を、モード2のまま維持する。すなわち、判定回路24は、この判定結果をPWM回路26に送り、PMW回路26は、モード2による制御方法に基づいて、ハイサイドFET13およびローサイドFET14の動作を制御する。上記S33のステップによる判定の結果、判定回路24が、出力電圧Voutが第2の基準電圧Vref2以下であると判断した場合、スイッチング電源10の制御方法を、モード0による制御方法に移行させる。すなわち、判定回路24は、この判定結果をPWM回路26に送り、PMW回路26は、モード0による制御方法に基づいて、ハイサイドFET13およびローサイドFET14が共に非導通状態になるように、ハイサイドFET13およびローサイドFET14を制御する。以上に、モード2の場合におけるスイッチング電源10の制御方法を説明したが、モード2における制御方法において、判定回路24は、出力電圧Voutと第1の基準電圧Vref1との比較は行わない。これは、モード2において、一つの第2の制御パルスによって出力電圧Voutが減少する量は、Vref2-Vref1より小さい範囲であり、ローサイドFET14をスイッチング動作させても、第1の基準電圧Vref1を超えて小さくなることはないからである。以上に、第1の実施形態にかかるスイッチング電源の制御方法を説明したが、図2、図3、および図5から明らかなように、各モードにおけるスイッチング電源10の制御方法は、複雑な計算を一切必要とすることがないため、スイッチング電源10を制御するための制御プログラムを簡素化できる。また、上述のスイッチング電源10の制御方法はデジタル制御方式であるため、負荷12が無負荷、軽負荷から、チョークコイル16に連続的にインダクタンス電流ILが流れる程度の重負荷に切り替わる等して、出力電圧Voutが急激に低下しても、出力電圧Voutの急激な低下に対して直ちに応答することができる。これに対して、上述のスイッチング電源10の制御方法と同様の制御を、演算増幅器を用いたアナログ制御方式で行う場合、出力電圧、すなわち演算増幅器に入力される電圧が急激に低下すると、出力電圧の低下に対して直ちに応答することができず、応答速度の遅れが発生する。これは、演算増幅器が、基準電圧と出力電圧が一致せず、演算増幅器が飽和すると、非飽和状態に切り替わるまでに長い時間を要する性質を有するためである。以上に説明した第1の実施形態に係る無負荷または軽負荷時におけるスイッチング電源10の制御方法およびスイッチング電源10によれば、モード2の場合に、ローサイドFET14をスイッチング動作させるため、コンデンサ17に充電された電力を、負荷12からだけでなく、ローサイドFET14を介して放電する。従って、放電時間を短くすることができ、スイッチング電源10の応答速度を速くすることができる。さらに、第1の実施形態に係る無負荷または軽負荷時におけるスイッチング電源10の制御方法およびスイッチング電源10によれば、モード1の場合に、ローサイドFET14をスイッチング動作させるため、コンデンサ17の充電時において、ローサイドFET14が導通する期間は、ダイオード15に電流が流れず、ローサイドFET14に電流が流れる。従って、ダイオード15における電力消費が低減されるため、電力の内部損失を低減することができる。第2の実施形態図7は、第2の実施形態に係るスイッチング電源30を示す図である。このスイッチング電源30は、図1に示されるスイッチング電源30と比較して、電圧判定部31の構成が一部異なる。図7に示されるスイッチング電源30の電圧判定部31は、第1の分圧抵抗19、第2の分圧抵抗20、第1のコンパレータ32、第2のコンパレータ33、第1の基準電圧Vref1に基づいた基準電圧Vref1 ́を出力する第1の基準電源34、第2の基準電圧Vref2に基づいた基準電圧Vref2 ́を出力する第2の基準電源35、および判定回路36を有する。これらのうち、第1の分圧抵抗19、および第2の分圧抵抗20については、図1に示されるスイッチング電源10と同様であるため、説明は省略する。第1のコンパレータ32の一方の入力端子は、第1の分圧抵抗19と第2の分圧抵抗20との間に、並列に接続される。また、第1の基準電源34は、第1のコンパレータ32の他方の入力端子に接続される。第1のコンパレータ32は、出力電圧Voutの分圧Vdが、基準電圧Vref1 ́より小さい場合に、分圧Vdと基準電圧Vref1 ́との差分電圧を出力するように接続される。ここで、第1の分圧抵抗19の抵抗値をR1、第2の分圧抵抗20の抵抗値をR2とすれば、出力電圧Voutの分圧Vdは、Vd=R2/R1R2Voutである。従って、基準電圧Vref1 ́を、第1の基準電圧Vref1に基づいて、Vref1 ́=R2/R1R2Vref1と定めておけば、出力電圧Voutが第1の基準電圧Vref1より小さい場合、すなわち、モード1の場合に、第1のコンパレータ32は差分電圧を出力する。第2のコンパレータ33の一方の入力端子は、第1の分圧抵抗19と第2の分圧抵抗20との間に、第1のコンパレータ32と並列に接続される。また、第2の基準電源35は、第2のコンパレータ33の他方の入力端子に接続される。第2のコンパレータ33は、出力電圧Voutの分圧Vdが、基準電圧Vref2 ́より大きい場合に、分圧Vdと基準電圧Vref2 ́との差分電圧を出力するように接続される。ここで、出力電圧Voutの分圧Vdは、Vd=R2/R1R2Voutであるため、基準電圧Vref2 ́を、第2の基準電圧Vref2に基づいて、Vref2 ́=R2/R1R2Vref2と定めておけば、出力電圧Voutが第2の基準電圧Vref2より大きい場合、すなわち、モード2の場合に、第2のコンパレータ33は差分電圧を出力する。判定回路36は、第1のコンパレータ32、および第2のコンパレータ33のそれぞれの出力端子と、PWM回路26と、の間に配置され、それぞれに接続される。以上に説明したスイッチング電源30は、同期整流方式の降圧型コンバータである。また、DC/DCコンバータの制御方式はアナログ制御方式である。次に、第2の実施形態に係る無負荷または軽負荷時におけるスイッチング電源30の制御方法について説明する。この制御方法は、第1の実施形態に係るスイッチング電源10の制御方法と比較して、出力電圧Voutがモード0、モード1、モード2のいずれの状態であるかを判定する方法が異なる。以下に、出力電圧Voutの状態を判定する方法を説明する。出力端子に出力電圧Voutが発生すると、その分圧Vdは、第1のコンパレータ32、および第2のコンパレータ33にそれぞれ入力される。第1のコンパレータ32は、この分圧Vdと基準電圧Vref1 ́とを比較し、第2のコンパレータ33は、この分圧Vdと基準電圧Vref2 ́とを比較する。比較の結果、第1のコンパレータ32は、出力電圧Voutがモード1の場合に差分電圧を出力し、第2のコンパレータ33は、出力電圧Voutがモード2の場合に差分電圧を出力する。なお、出力電圧Voutがモード0の場合、第1のコンパレータ32、および第2のコンパレータ33は、それぞれ差分電圧を出力しない。このような比較結果は、判定回路36に入力される。判定回路36は、この比較結果に基づいて、出力電圧Voutが、モード0、モード1、モード2のいずれの状態であるかを判定する。すなわち、判定回路36は、第1のコンパレータ32から差分電圧を受け取った場合に、出力電圧Voutがモード1であると判定し、第2のコンパレータ33から差分電圧を受け取った場合に、出力電圧Voutがモード2であると判定する。判定回路36は、両コンパレータ32、33から差分電圧を受け取らない場合、出力電圧Voutがモード0であると判定する。判定回路36によって、出力電圧Voutを判定した後のスイッチング電源30の制御方法については、第1の実施形態に係るスイッチング電源10の制御方法と同様である。以上に説明した第2の実施形態に係る無負荷または軽負荷時におけるスイッチング電源30の制御方法およびスイッチング電源30であっても、モード1、モード2の各場合において適宜ローサイドFET14をスイッチング動作させるため、第1の実施形態に係るスイッチング電源10と同様の理由により、応答速度を向上させ、かつ電力の内部損失を低減することができる。第3の実施形態図8は、第3の実施形態に係るスイッチング電源40を示す図である。図8に示すスイッチング電源40は、同期整流方式の昇圧型コンバータであって、制御方式はデジタル制御方式である。このスイッチング電源40は、電源本体が昇圧型の電源本体40-1以下、電源本体40-1と称するである点が、図1に示すスイッチング電源10と異なる。電源本体40-1は、図1に示す電源本体10-1を構成する各素子は同一であるが、これらの接続関係が異なっている。チョークコイル16の一端は、入力源11に接続される。ダイオード15のアノードは、チョークコイル16の他端に接続され、ダイオード15のカソードは、コンデンサ17の一端に接続される。また、ハイサイドFET13のドレイン端子は、チョークコイル16の他端とダイオード15のアノードとの間に接続され、ハイサイドFET13のソース端子は、接地される。ローサイドFET14は、チョークコイル16の他端とコンデンサ17の一端との間に、ダイオード15と並列に接続される。ローサイドFET14のドレイン端子はチョークコイル16の他端に接続され、ローサイドFET14のソース端子はコンデンサ17の一端に接続される。このような電源本体40-1は、入力端子に入力源11が接続され、出力端子に負荷12が接続された状態で、ハイサイドFET13をスイッチング動作させると、入力源11から供給される電圧Vinを任意の出力電圧Voutに昇圧して、負荷12に供給する。このようなスイッチング電源40の無負荷または軽負荷時における制御方法は、第1の実施形態に係るスイッチング電源の制御方法と同様であり、モード1の場合には図4abに示されるようにハイサイドFET13およびローサイドFET14をスイッチング動作させ、モード2の場合には図6abに示されるようにローサイドFET14をスイッチング動作させる。以上に説明した第3の実施形態に係る無負荷または軽負荷時におけるスイッチング電源40の制御方法およびスイッチング電源40であっても、モード1、モード2の各場合において適宜ローサイドFET14をスイッチング動作させるため、第1の実施形態に係るスイッチング電源10と同様の理由により、応答速度を向上させ、かつ電力の内部損失を低減することができる。第4の実施形態図9は、第4の実施形態に係るスイッチング電源50を示す図である。図9に示すスイッチング電源50は、同期整流方式の反転型コンバータであって、制御方式はデジタル制御方式である。このスイッチング電源50は、電源本体が反転型の電源本体50-1以下、電源本体50-1と称するである点が、図1に示すスイッチング電源10と異なる。電源本体50-1は、図1に示す電源本体10-1を構成する各素子は同一であるが、これらの接続関係が異なっている。チョークコイル16の一端は、ハイサイドFET13のソース端子に接続され、チョークコイル16の他端は、接地される。ダイオード15のカソードは、チョークコイル16の一端に接続され、ダイオード15のアノードは、コンデンサ17の一端に接続される。また、ローサイドFET14のドレイン端子は、チョークコイル16の一端とコンデンサ17の一端との間に、ダイオード15と並列に接続される。ローサイドFET14のドレイン端子はチョークコイル16の一端に接続され、ローサイドFET14のソース端子はコンデンサ17の一端に接続される。このような電源本体50-1は、入力端子に入力源11が接続され、出力端子に負荷12が接続された状態で、ハイサイドFET13をスイッチング動作させると、入力源11から供給される電圧Vinに対して極性が反転した電圧を出力電圧Voutとして、負荷12に供給する。このようなスイッチング電源50の無負荷または軽負荷時における制御方法は、出力電圧Voutが第1の基準電圧Vref1より小さい場合Vout<Vref1に上述のモード2による制御を行い、出力電圧Voutが第2の基準電圧Vref2より大きい場合Vout>Vref2に上述のモード1による制御を行う他は、第1の実施形態に係るスイッチング電源10の制御方法と同様である。以上に説明した無負荷または軽負荷時における反転型のスイッチング電源50の制御方法およびスイッチング電源50であっても、モード1、モード2の各場合において適宜ローサイドFET14をスイッチング動作させるため、第1の実施形態に係るスイッチング電源10と同様の理由により、応答速度を向上させ、かつ電力の内部損失を低減することができる。なお、図8、図9に示す各スイッチング電源40、50に対して、第2の実施形態に係るスイッチング電源30に適用された電圧判定部31を採用してもよく、このようなスイッチング電源であっても、本実施形態に係るスイッチング電源の効果が失われることはない。以上に、本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の趣旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。