各々第1の抵抗変化素子を有し、通常動作時にアクセスされる複数の第1のメモリセルと、前記第1の抵抗変化素子と実質的に同じである第2の抵抗変化素子を有し、前記通常動作時にはアクセスされずにテスト動作時においてアクセスされる少なくとも一つの第2のメモリセルと、前記テスト動作時において前記第2のメモリセルにフォーミングを行う制御回路と、を備える半導体装置。前記複数の第1のメモリセルは、複数のメモリセルマットを構成し、前記第2のメモリセルは、前記複数のメモリセルマットの外側に配置されることを特徴とする請求項1に記載の半導体装置。前記制御回路は、更に前記フォーミングの後、前記第2のメモリセルの一端を所定の電位でプリチャージし、前記プリチャージされた電荷を前記第2の抵抗変化素子を介して放電させたときの電位低下を検出することを特徴とする請求項1または2に記載の半導体装置。前記第2のメモリセルに隣接して、前記制御回路が配置されることを特徴とする請求項3に記載の半導体装置。前記制御回路は、第1及び第2の端子の電位を比較するコンパレータを備え、前記第1の端子は前記第2のメモリセルの一端と接続され、前記第2の端子には所定の基準電位が供給されていることを特徴とする請求項3または4に記載の半導体装置。前記第2のメモリセルを複数備えるものであって、前記制御回路は、前記複数の第2のメモリセルに対して、其々複数の異なるフォーミング電圧を印加することにより、前記複数の異なるフォーミング電圧によるフォーミングを行い、前記複数の異なるフォーミング電圧に対し、前記コンパレータの出力が反転する前記フォーミング電圧の境界電圧を検出し、検出された前記境界電圧に基づいて、前記第1のメモリセルに対するフォーミング電圧を決定することを特徴とする請求項1に記載の半導体装置。通常動作時にメモリ動作する第1の抵抗変化型メモリセルと、フォーミングの条件出しに使用される複数の第2の抵抗変化型メモリセルと、を備えた半導体装置の製造方法であって、前記複数の第2の抵抗変化型メモリセルに対して、其々互いに異なる条件のフォーミング制御を行い、前記フォーミング制御の後に、前記複数の第2の抵抗変化型メモリセルの各々に対して、各々が第1の抵抗状態となったか否かの検出を行い、前記複数の第2の抵抗変化型メモリセルの内、前記検出の結果、前記第1の抵抗状態となったものの条件に基づいて、前記第1の抵抗変化型メモリセルに対してフォーミング制御を行うことを特徴とする半導体装置の製造方法。前記複数の第2の抵抗変化型メモリセルに対して、順次、一端をプリチャージする制御と、その後それ自身を介して前記一端を放電する制御と、放電後の電位と基準電位を比較する制御と、を行うことで前記各々が第1の抵抗状態となったか否かの検出を行うことを特徴とする請求項7に記載の半導体装置の製造方法。前記フォーミング制御の後に、前記第2の抵抗変化型素子は其々前記第1の抵抗状態及び第2の抵抗状態のいずれか一方の抵抗状態となるものであって、前記第1の抵抗状態は前記第2の抵抗状態よりも低抵抗であることを特徴とする請求項7に記載の半導体装置の製造方法。前記複数の第2の抵抗変化型メモリセルのうち前記第1の抵抗状態となった前記複数の第2の抵抗変化型メモリセルの複数の条件の平均の条件に基づいて、前記第2の抵抗変化型メモリセルに対してフォーミング制御を行うことを特徴とする請求項7乃至9のいずれか一項に記載の半導体装置の製造方法。以下の分析は、本発明により与えられる。しかしながら、上述したように、フォーミング条件出しを幾つかのメモリセルを用いて行った場合、フォーミング条件出し後には、フォーミング条件が適切でなかったメモリセルが、不良セルになってしまうという問題がある。例えば、印加電圧が高すぎて過フォーミングになったメモリセルは、不良セルになってしまう。不良セルになってしまったメモリセルは、その後、正常にメモリ動作をさせることが不可能になる。また、特許文献1には、フォーミングを短時間で行う技術について記載されているが、フォーミング条件出しについては触れられていない。このように、抵抗変化素子を有するメモリセルを備えた半導体装置において、フォーミング条件出しを行って適切なフォーミング条件を決定した後、そのフォーミング条件でメモリセルのフォーミングを行うことにより、安定したメモリ動作をさせるには、解決すべき課題が存在する。本発明の第1の視点による半導体装置は、各々第1の抵抗変化素子を有し、通常動作時にアクセスされる複数の第1のメモリセルと、前記第1の抵抗変化素子と実質的に同じである第2の抵抗変化素子を有し、前記通常動作時にはアクセスされずにテスト動作時においてアクセスされる少なくとも一つの第2のメモリセルと、前記テスト動作時において前記第2のメモリセルにフォーミングを行う制御回路と、を備える。本発明の第2の視点による半導体装置の製造方法は、通常動作時にメモリ動作する第1の抵抗変化型メモリセルと、フォーミングの条件出しに使用される複数の第2の抵抗変化型メモリセルと、を備えた半導体装置の製造方法であって、前記複数の第2の抵抗変化型メモリセルに対して、其々互いに異なる条件のフォーミング制御を行い、前記フォーミング制御の後に、前記複数の第2の抵抗変化型メモリセルの各々に対して、各々が第1の抵抗状態となったか否かの検出を行い、前記複数の第2の抵抗変化型メモリセルの内、前記検出の結果、前記第1の抵抗状態となったものの条件に基づいて、前記第1の抵抗変化型メモリセルに対してフォーミング制御を行う。本発明の第1の視点によれば、通常動作時にメモリ動作をするメモリセルに対しては、フォーミング条件出しによる不良セルが発生しない半導体装置を提供することができる。本発明の第2の視点によれば、通常動作時にメモリ動作をするメモリセルに対しては、フォーミング条件出しによる不良セルが発生しない半導体装置の製造方法を提供することができる。本発明の実施形態について、必要に応じて図面を参照して説明する。なお、実施形態の説明において引用する図面及び図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。本発明による第1の実施形態の半導体装置は、図3、図5のいずれかに示すように、各々第1の抵抗変化素子図5の49a~49iを有し、通常動作時にアクセスされる複数の第1のメモリセル図5の43a~43iと、第1の抵抗変化素子と実質的に同じである第2の抵抗変化素子図3の60a~60cを有し、通常動作時にはアクセスされずにテスト動作時においてアクセスされる少なくとも一つの第2のメモリセル図3の54a~54cと、テスト動作時において第2のメモリセルにフォーミングを行う制御回路図3の40と、を備える。本発明による第2の実施形態の半導体装置の製造方法は、図3、図5のいずれかに示すように、通常動作時にメモリ動作する第1の抵抗変化型メモリセル図5の43a~43iと、フォーミングの条件出しに使用される複数の第2の抵抗変化型メモリセル図3の54a~54cと、を備えた半導体装置の製造方法であって、複数の第2の抵抗変化型メモリセルに対して、其々互いに異なる条件のフォーミング制御を行い、フォーミング制御の後に、複数の第2の抵抗変化型メモリセルの各々に対して、各々が第1の抵抗状態となったか否かの検出を行い、複数の第2の抵抗変化型メモリセルの内、検出の結果、第1の抵抗状態となったものの条件に基づいて、第1の抵抗変化型メモリセルに対してフォーミング制御を行う。ここで、上記の第1の抵抗状態とは、適切なフォーミング条件でフォーミングを行った後に得られる抵抗変化型メモリセルの抵抗状態であり、以後、読み出し、SET書き込み、及びRESET書き込みを安定動作させることが可能になる。以下、実施例について、図面を参照して詳しく説明する。[実施例1の構成]図1は、本発明の実施例1に係る半導体装置全体のブロック図である。半導体装置1のメモリセルは、第1のメモリセル図5の43a~43iと、第2のメモリセル図3の54a~54cにより構成される。ここで、第1及び第2のメモリセルは、抵抗状態で情報を記憶するメモリセルであり、夫々、第1の抵抗変化型メモリセル、第2の抵抗変化型メモリセルともいう。また、第1のメモリセルは、第1の抵抗変化素子図5の49a~49iを有し、第2のメモリセルは、第1の抵抗変化素子と実質的に同じである第2の抵抗変化素子図3の60a~60cを有している。第1のメモリセルは、通常動作時に、読み出し、SET書き込み、及びRESET書き込みのメモリ動作を行うメモリセルである。一方、第2のメモリセルは、フォーミング条件出し等のテスト動作時に使用するメモリセルであり、通常動作時にはアクセスされない。半導体装置1は、第2のメモリセルにフォーミング条件出しのフォーミングを行う制御回路40を具備している。ここで、上記の制御回路40は、フォーミング条件出しにおいて、最適なフォーミング電圧を算出する機能を有しており、以降、フォーミング電圧測定回路40ともいう。図3に示すように、フォーミング電圧測定回路40は、第2のメモリセル図3の54a~54cに隣接して配置される。図1において、メモリセルアレイ21には、複数のメモリセルマット図1の22等が配置される。また、各メモリセルセルマット22には、サブワード線を駆動するSWDSubWordDriver24と、ビット線を制御するBLCBitLineControl23が隣接して配置される。アドレス入力回路10は、アクセスするメモリセルのアドレスADDを入力する。次に、アドレスラッチ回路11は、入力されたアドレスADDをラッチし、ロウアドレスADD_row、カラムアドレスADD_columnに分離して、ロウデコーダ33、カラムデコーダ30に夫々、供給する。ロウデコーダ33は、ロウアドレスADD_rowを入力し、ロウ選択信号をデコードするデコーダである。上記ロウ選択信号により、選択されたサブワード線がアクティブになる。また、カラムデコーダ30は、カラムアドレスADD_columnを入力し、カラム選択信号をデコードするデコーダである。上記カラム選択信号により、選択されたビット線がアクティブになる。メモリセルマット22内の複数のメモリセルは、複数のサブワード線と複数のビット線の交点に二次元的に配置され、それらのうち、選択されたサブワード線と選択されたビット線の両方に接続されているメモリセルが選択され、アクセスされる。クロック入力回路14は、外部から半導体装置1に供給される相補の外部クロックCK、/CKを受け、内部クロックCLKINを生成して、DLLDelayLockedLoop回路16、及びタイミングジェネレータ17に供給する。タイミングジェネレータ17は、内部クロックCLKINを基に、半導体装置1内で必要な種々のタイミング信号を生成し、各部へ供給する。なお、本明細書において、信号名の/はロウレベルになるとアクティブになる信号であることを示している。また、DLL回路16は、内部クロックCLKINから、クロック信号LCLKを生成し、リードライトアンプ25、入出力回路26に対し供給する。リードライトアンプ25、入出力回路26では、供給されたクロック信号LCLKに同期して、読み出し動作/書き込み動作等が行われる。リードライトアンプ25は、読み出し動作時には、選択されたメモリセルのビット線の電流または電位を判定し、データとして入出回路26に対して出力する。また、リードライトアンプ25は、書き込み動作時SET書き込み時またはRESET書き込み時には、書き込むデータに応じて、選択されたメモリセルに適切な電流を流すように制御する。入出力回路26は、読み出し動作時には、リードライトアンプ25が出力したデータを入力し、並列データに変換して、データ入出力端子DQから出力する。また、入出力回路26は、書き込み動作時には、データ入出力端子DQから並列に入力したデータを直列データに変換し、メモリセル単位のデータにして、リードライトアンプ25に出力する。コマンド入力回路12は、制御信号として、ロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、ライトイネーブル信号/WE等を入力する。コマンドデコード回路13は、これらの信号/RAS、/CAS、/WE等をデコードし、デコードされたコマンドの実行に必要な制御信号を半導体装置1内の各部に出力する。テスト制御回路15は、コマンドデコード回路13からの制御信号を受け、フォーミング条件出しの際にアクティブとなるフォーミングテスト信号T1を、半導体装置1内の各部に出力する。内部電源発生回路41は、外部から供給される電源VDD、VSSを入力し、半導体装置1内の各部で必要な電圧VPP、VPERI、Vforming_0~Vforming_nを生成し、各部へ供給する。ここで、Vforming_0~Vforming_nは、フォーミング電圧測定回路40に供給されるn1通りのフォーミング電圧である。n1通りのフォーミング電圧の値は、固定値でもよいし、外部からコマンド入力等により可変できるように構成してもよい。また、これらのフォーミング電圧は、Vforming_0<Vforming_1<...<Vforming_nであり、すなわち、電圧の大きさの順番になっているものとする。フォーミング電圧測定回路40は、フォーミング条件出しを行うための回路である。フォーミング電圧測定回路40は、テスト制御回路15からフォーミングテスト信号T1を、内部電源発生回路41からn1通りのフォーミング電圧を、夫々入力し、n1通りのフォーミング条件の検出Formingoutをリードライトアンプ25に出力する。リードライトアンプ25は、上記n1通りのフォーミング条件の検出Formingoutを受け、Formingoutにおけるn1個の出力電圧をデータに変換し、入出力データ端子DQから出力する図4のTestout信号。尚、フォーミング電圧測定回路40の詳細な構成に関しては、図3の構成を説明するときに後述する。半導体装置1におけるフォーミング条件出しを含む種々のテストは、図2に示すようにテスタ2を接続した状態で行われる。図2は、半導体装置1とテスタ2との接続を示す図である。図2に示すように、半導体装置1の/RAS、/CAS、/WE等の制御信号の端子はテスタ2のコマンド端子と接続され、半導体装置1のデータ入出力端子DQはテスタ2のデータ端子と接続され、半導体装置1のVDD、VSS端子は、テスタ2の電圧端子と接続される。上記した接続状態で、テスタ2より半導体装置1に対して種々のコマンドを出され、半導体装置1では種々のテストが実施される。また、テスト結果例えば、図4のTestout信号は、半導体装置1のデータ入出力端子DQからテスタ2のデータ端子を介して、テスタ2に出力される。次に、図3を参照し、フォーミング電圧測定回路40の構成について、詳細に説明する。図3のフォーミング電圧測定回路40は、n1通りのフォーミング電圧Vforming_0~Vforming_nを、n1個の第2のメモリセル54a~54cに、夫々供給し、夫々のフォーミング電圧が適正であるか否かを検出する機能を有する回路である。フォーミング電圧測定回路40は、第2のメモリセル54a~54c、PMOSトランジスタ52a~52c、NMOSトランジスタ55a~55c、NMOSトランジスタ53a~53c、PMOSトランジスタ51、及びコンパレータ50により構成される。図3において、第2のメモリセル54a~54cは、夫々、第2の抵抗変化素子60a~60cにより構成される。第2の抵抗変化素子60aの一端図3のノードN_0とフォーミング電圧Vforming_0を供給する配線の間に、PMOSトランジスタ52aのソース/ドレインが直列に接続される。また、第2の抵抗変化素子60aの他端とグランド線の間に、NMOSトランジスタ55aのソース/ドレインが接続される。また、PMOSトランジスタ52aのゲートは、制御信号Test_wの配線と接続され、NMOSトランジスタ55aのゲートは、制御信号線Test_rwの配線と接続される。また、第2の抵抗変化素子60aの一端図3のノードN_0には、NMOSトランジスタ53aのドレインが接続され、NMOSトランジスタ53aのソースはコンパレータ50の正転入力端子Vinと接続される。NMOSトランジスタ53aのゲートは、制御信号Test_r0の配線と接続される。他の第2の抵抗変化素子60b~60cに関連した接続は、上記した第2の抵抗変化素子60aが関連する接続と同様であるため、説明は省略する。コンパレータ50は、第1の端子正転入力端子;図3のVin、第2の端子反転入力端子の電位を比較する機能を有している。コンパレータ50の反転入力端子には、所定の基準電位Vref_formの電圧が供給される。また、コンパレータ50の正転入力端子Vinは、PMOSトランジスタ51を介して、電圧Vreadが供給される。具体的には、PMOSトランジスタ51のソースがVreadの配線と接続され、PMOSトランジスタ51のドレインがコンパレータ50の正転入力端子Vinと接続される。また、PMOSトランジスタ51のゲートは、制御信号Test_precの配線と接続される。以上の接続により、図3の各制御信号と、各MOSトランジスタの導通/非導通の関係は以下のようになる。まず、Test_wがロウレベルのとき、PMOSトランジスタ52a~52cは導通し、Test_wがハイレベルのとき、非導通になる。また、Test_rwがハイレベルのとき、NMOSトランジスタ55a~55cは導通し、Test_rwがロウレベルのとき、非導通になる。また、Test_r0、Test_r1、...、Test_rnのいずれかがハイレベルのとき、対応するNMOSトランジスタ53a~53cは導通し、各ノードN_0、N_1、...、N_nのいずれかとVinは同電位になる。すなわち、各ノードN_0、N_1、...、N_nは、夫々、第2のメモリセル図3の54a~54cの一端と接続されているので、コンパレータ50の正転入力端子Vinと第2のメモリセル図3の54a~54cの一端のいずれか1つが、接続された状態となる。また、Test_r0、Test_r1、...、Test_rnがロレベルのとき、夫々のNMOSトランジスタ53a~53cは非導通し、各ノードN_0、N_1、...、N_nとVinは遮断される。また、Test_precがロウレベルのとき、PMOSトランジスタ51は導通し、Vinは電源Vreadでチャージされ、Test_precがハイレベルのとき、PMOSトランジスタ51は非導通になり、Vinは電源Vreadと遮断される。次に、図5を参照し、メモリセルアレイ領域20の配置について、詳細に説明する。図5に示すように、メモリセルアレイ領域20は、複数のメモリセルマット22a~hを含んでいる。また、図5のbは、メモリセルマットのうちの1つ22dの詳細を示している。図5のbに示すように、メモリセルマット22dは、ビット線BL0、BL1、...、BLnとワード線WL0、WL1、...、WLnの交点に2次元的に配置された複数の第1のメモリセル図5の43a~iを有しており、選択されたビット線とワード線の交点に位置する第1のメモリセルがアクセスされる。また、メモリセルアレイ領域20の周辺回路領域において、各メモリセルマット22a~hの外側に、各メモリセルマットに対応するフォーミング電圧測定回路40a~hが配置される。ここで、各フォーミング電圧測定回路40a~hは、前述した図3に示す構成をしており、夫々、複数の第2のメモリセルに隣接して配置されている図3の54a~c。このような構成により、各メモリセルマット22a~h内の第1のメモリセルは、夫々に対応したフォーミング電圧測定回路40a~h内の第2のメモリセルと対応付けられる。そして、フォーミング条件出しの際、各フォーミング電圧測定回路40a~hにより求めたフォーミング条件に応じて、対応するメモリセルマット22a~hのフォーミング条件が決定される。具体的なフォーミング条件の決定方法については、後述する。[実施例1の動作]次に、本発明の半導体装置1の動作について、説明する。半導体装置1では、フォーミング条件出しモード、フォーミングモード、通常動作モード等を含むモード設定により、夫々のモードに応じた動作が行われる。ここで、フォーミング条件出しモードは、半導体装置1の製造時に行われるモードであり、複数の第2のメモリセルに対して、複数の異なるフォーミング条件でフォーミングを行い、上記フォーミングの検出結果に基づいて第1のメモリセルに対するフォーミング条件を決定するモードである。また、フォーミングモードも、半導体装置1の製造時に行われるモードであり、上記フォーミング条件出しモードで決定したフォーミング条件で、第1のメモリセルに対してフォーミングを行うモードである。このフォーミングモードでフォーミングを行うことにより、第1のメモリセルの第1の抵抗変化素子は、高抵抗状態と低抵抗状態を安定して切り替え可能な状態となる。また、通常動作モードは、第1のメモリセルを記憶素子として使用する通常動作時のモードであり、第1のメモリセルに対して、読み出し、SET書き込み、RESET書き込みのメモリ動作が行われる。上記した3つのモードのうち、フォーミング条件出しモードの動作について、以下に詳細に説明する。まず、図1の半導体装置1は図2のテスタ2と接続され、テスタ2はフォーミング条件出しモードの設定コマンドを半導体装置1に出力する。半導体装置1は、コマンド入力回路12、及びコマンドデコード回路13により、フォーミング条件出しモードの設定コマンドを受け、フォーミング条件出しモードになる。コマンドデコーダ回路13より、テスト制御回路15に対して、フォーミング条件出しモードになったことが通知されると、テスト制御回路15はフォーミングテスト信号T1をアクティブにし、フォーミング電圧測定回路40、カラムデコーダ30、ロウデコーダ33、リードライトアンプ25等に、フォーミングテスト信号T1がアクティブになったことを通知する。フォーミングテスト信号T1がアクティブの場合には、カラムデコーダ30及びロウデコーダ33は、カラム選択信号及びロウ選択信号がいずれもデコード出力されないように制御され、その結果、メモリセルアレイ21内の第1のメモリセルは選択されない。また、フォーミングテスト信号T1がアクティブの場合には、フォーミング電圧測定回路40は、動作状態に設定される。また、内部電源発生回路41はフォーミング電圧測定回路40に対して、複数の異なるフォーミング電圧Vforming_0~Vforming_nを供給している。これらの電圧は、図1では、予め設定された固定電圧としているが、それらの電圧値をテスタ2よりコマンドで設定するように構成してもよい。また、リードライトアンプ25は、フォーミングテスト信号T1がアクティブの場合には、メモリセルアレイ21のビット線からの入力を非選択にし、フォーミング電圧測定回路40の出力Formingoutを選択するように制御される。以上のように、フォーミング条件出しモード時の各部の設定が行われる。次に、図3、図4を参照し、フォーミング条件出しモード時のフォーミング電圧測定回路40の動作について、詳細に説明する。図4は、図3におけるn1個の第2のメモリセル54a~cのうち、k番目、m番目の第2のメモリセルに着目し、それらの波形を示している但し、0≦k<m≦n。図4の上から第1番目~第5番目は、図3に示す各制御線Test_rw、Test_w、Test_prec、Test_rk、Test_rmの電圧波形を示す。また、第6、7番目は、ノードN_k、N_mの電圧波形を示す。ノードN_k、N_mは、k番目、m番目の第2のメモリセルの一端に接続されたノードである図3に示すノードN_0、N_1、N_nと同様のノード。また、第8番目は、図3に示すフォーミング電圧測定回路40の出力電圧Formingoutである。また、第9番目最下段は、リードライトアンプ25がFormingoutを受けてn1個のデータに変換した後、入出力回路26が入出力データ端子DQ図1に出力するTestout信号である。図4のタイミングt1~t3の期間は、各第2のメモリセル54a~cに対して、複数の異なるフォーミング電圧Vforming_0~Vforming_nで、フォーミングを行う期間である。まず、タイミングt1において、Test_rw、Test_w信号がアクティブに遷移し、第2のメモリセル54a~cの上下に直列に接続されたNMOSトランジスタ55a~c、及びPMOSトランジスタ52a~cが導通する。それにより、各第2のメモリセル54a~cに対して、フォーミング条件出しのフォーミングが開始される。各第2の抵抗変化素子60a~cは、抵抗変化素子の膜厚のばらつき、及び印加したフォーミング電圧等によって、内部のフィラメント形成の状態が変化し、それにより、フォーミングされなかった場合や、過フォーミングになってしまった場合が生じる。フォーミング電圧印加中期間t1~t3のノードN_k、N_mの電位は、上記した各第2の抵抗変化素子の内部の状態により、電位低下が開始するタイミング、電位低下の勾配等は影響する。図4では、k番目の第2の抵抗変化素子はフォーミングされず、m番目の第2の抵抗変化素子が適正にフォーミングされた場合の波形を示している。すなわち、m1以上の第2の抵抗変化素子では、nに近づくにつれて過フォーミングになっている。次に、t3のタイミングにおいて、Test_rw、Test_w信号が非アクティブに遷移し、NMOSトランジスタ55a~c、PMOSトランジスタ52a~cが非導通となり、フォーミング条件出しのフォーミングが終了する。フォーミング電圧を印加した時間は、t3-t1となる。t4以降は、期間t1~t3で行われたフォーミング条件出しのフォーミングによる各々の第2のメモリセルのフォーミング状態を評価する期間である。n1個の第2のメモリセルに対して、順番に評価を行う。i番目の第2メモリセルの評価は、ノードN_ii番目の第2のメモリセルの一端の電位をプリチャージした後、各第2の抵抗変化素子を介してプリチャージされた電荷が放電されたときの電位低下を監視することにより、フォーミング状態の検出を行う但し、i=0、1、...、n。この動作をi=0、1、...、nに対して繰り返す。すなわち、第0番目の第2のメモリセルに対するプレチャージ期間0とそれに続く電位低下判定期間0、第1番目の第2のメモリセルに対するプレチャージ期間1とそれに続く電位低下判定期間1、...、第n番目の第2のメモリセルに対するプレチャージ期間nとそれに続く電位低下判定期間nにより、各々の第2のメモリセルに対する評価が行われる。図4には、そのうち、プリチャージ期間0、電位低下判定期間k、プリチャージ期間m、電位低下判定期間mのみを示している。t4以降の動作を、詳細に説明する。まず、タイミングt4において、Test_prec信号がアクティブに遷移してPMOSトランジスタ51が導通し、プリチャージ期間0が開始し、コンパレータ50の端子Vinの電位は、Vreadの電位にプリチャージされる。次に、タイミングt5において、Test_prec信号が非アクティブに遷移し、PMOSトランジスタ51が非導通になり、プリチャージ期間0が終了する。次に、タイミングt6の前の不図示のプリチャージ期間kにより、上記したプリチャージ期間0と同様に、コンパレータ50の端子Vinの電位は、Vreadの電位にプリチャージされる。次に、タイミングt6で、Test_rk信号がアクティブに遷移すると、ゲートがTest_rk信号に接続されたk番目のNMOSトランジスタが導通し、Vin端子とノードN_kk番目の第2のメモリセルの一端が導通するので、ノードN_kの電位が、プリチャージされたVin端子の電位Vreadに向けて持ち上げられる。プリチャージされる直前では、ノードN_kの電位は、Test_rw信号がアクティブの状態が続いているため、グランドレベルに落ちているが、上記したプレチャージにより、電位Vreadに向けて持ち上げられる。そして、プリチャージされた電荷は、k番目の第2の抵抗変化素子及びゲートがTest_rwと接続されたNMOSトランジスタを介してグランドに放電され、ノードN_kk番目の第2のメモリセルの一端の電位は低下していく。このときの電位低下の勾配は、k番目の第2の抵抗変化素子の抵抗値に依存する。k番目の第2の抵抗変化素子が高抵抗の場合は、勾配は小さく放電は緩やかに行われ、低抵抗の場合は、勾配は大きく放電は速く行われる。従って、電位低下判定期間を予め所定の期間T_judgeに定めておき図4の場合、T_judge=t7-t6=t11-t10、その期間の終了時に、第1の抵抗状態である抵抗変化素子が到達する電位Vref_formを予め、求めておく。そして、図3に示すように、コンパレータ50の反転入力端子に、基準電位Vref_formの電圧を供給し、電位N_kが所定期間T_judge内に、所定の電位Vref_form以下に低下したか否かを検出する。これにより、n1個の第2のメモリセルが、夫々、第1の抵抗状態となったか否かを検出することができる。ここで、k番目の第2の抵抗変化素子は、フォーミング条件出しによってフォーミングされた状態になっておらず、非常に高抵抗状態であるため、ノードN_kの電位低下の勾配は小さい。そのため、ノードN_kの電位は、タイミングt7までに所定の電位Vref_form以下まで低下しない。従って、ノードN_kと導通しているコンパレータ50のVin端子は、所定の電位Vref_form以下まで低下せず、コンパレータ50はハイレベルを出力するので、Formingout信号はハイレベルになる。次に、タイミングt8~t9のプレチャージ期間mで、コンパレータ50のVin端子が電位Vreadにプレチャージされる。この期間の動作は、プレチャージ期間0、プレチャージ期間kと同様であるため、説明は省略する。次に、タイミングt10で、Test_rm信号がアクティブに遷移すると、ゲートがTest_rm信号に接続されたm番目のNMOSトランジスタが導通し、Vin端子とノードN_mm番目の第2のメモリセルの一端が導通するので、ノードN_mの電位が、プリチャージされたVin端子の電位Vreadに向けて持ち上げられる。プリチャージされる直前では、ノードN_mの電位は、Test_rw信号がアクティブの状態が続いているため、グランドレベルに落ちているが、上記したプレチャージにより、電位Vreadに向けて持ち上げられる。そして、プリチャージされた電荷は、m番目の第2の抵抗変化素子及びゲートがTest_rwと接続されたNMOSトランジスタを介してグランドに放電され、ノードN_mの電位は低下していく。ここで、m番目の第2の抵抗変化素子は、フォーミング条件出しによって適正にフォーミングされた状態になっており、その抵抗値はフォーミング初期状態よりも低く、ノードN_mの電位低下は、ノードN_kの電位低下に比べると勾配が大きい。ノードN_kの電位は、所定の期間T_judge内に所定の電位Vref_form以下に低下する。従って、ノードN_mと導通しているコンパレータ50のVin端子は、所定の電位Vref_form以下まで低下し、コンパレータ50はロウレベルを出力するので、Formingout信号はロウレベルになる。また、m番目以降の第2のメモリセルでは、フォーミング条件出しのフォーミングで、m番目よりもさらに高いフォーミング電圧を与えたので、それらの第2の抵抗変化素子の抵抗値は、m番目の第2の抵抗変化素子の抵抗値よりも低くなり、プリチャージ後の電位低下の勾配はさらに大きくなる。従って、所定期間T_judge内に所定の電位Vref_form以下まで低下し、コンパレータ50の出力はロウレベルとなり、Formingout信号はロウレベルとなる。図4の第9番目最下段は、リードライトアンプ25がFormingoutを受けてn1個のデータに変換した後、入出力回路26が入出力データ端子DQ図1に出力するTestout信号である。ここで、n1個のデータ変換及びデータ出力は、リードライトアンプ25や入出力回路26に供給されるクロック信号LCLKと同期して行われる図4では、便宜上、k_outH、m_outLがそれぞれ、t6~t7、t10~t11で出力されるように図示しているが、実際は違うタイミングで出力される。以上により、フォーミング条件の検出図4のFormingout結果から、検出がハイレベルからロウレベルに遷移するフォーミング電圧の境界電圧Vforming_mを、最適なフォーミング条件とすることができる。また、上述したTestout信号をテスタ2に送信することにより、テスタ2側で検出結果に対するさらなる演算処理を行うことも可能である。また、上述したフォーミング条件出しにより最適なフォーミング条件が得られた第2のメモリセルは、フォーミング後に第1の抵抗状態となる。以降、SET書き込みにより低抵抗状態とする第1の抵抗状態と、RESET書き込みにより高抵抗状態とする第2の抵抗状態とのいずれか一方に安定して遷移するように動作させることができる。ここで、第1の抵抗状態は第2の抵抗状態よりも低抵抗である。次に、テスタ2は、フォーミング条件出しモードを終了し、フォーミングモードの設定コマンドを半導体装置1に対して出力する。半導体装置1は、コマンド入力回路12、及びコマンドデコード回路13により、フォーミングモードの設定コマンドを受け、フォーミングモードになる。コマンドデコーダ回路13より、テスト制御回路15に対して、フォーミングモードになったことが通知されると、全ての第1のメモリセルに対して、フォーミング条件出しで算出されたフォーミング電圧図4の場合は、Vforming_mで、フォーミングが行われる。そして、テスタ2は、フォーミングモードを終了する。そして、テスタ2は、半導体装置1から取り外され、以降は通常動作モードとして立ち上がり、読み出し、SET書き込み、RESET書き込みの動作が行われる。次に、図6は、メモリセルアレイ領域20の一箇所のみに、フォーミング電圧測定回路40を設けた場合の動作を示すフローチャートである。以下に、図6のフローチャートを説明するが、図3、図4を参照した上述の動作説明と重複する説明は省略することがある。まず、複数の第2のメモリセルに対して複数の異なるフォーミング電圧でフォーミングを行うステップS100。次に、第2のメモリセルの一端N_0、...、N_n等をプリチャージするステップS101。具体的には、図3のVin端子をプリチャージした後、NMOSトランジスタ53a~cのいずれかを導通し、第2のメモリセルの一端をプリチャージした電位に引き上げている。次に、プリチャージされた電荷を第2の抵抗変化素子を介して放電し、第2のメモリセルの一端の電位が所定の電位以下に遷移したか否かを検出するステップS102。次に、検出結果により最適なフォーミング電圧を算出する。具体的には、複数の異なるフォーミング電圧に対する検出結果が遷移するフォーミング電圧を最適なフォーミング電圧とする。そして、それにより第1のメモリセルのフォーミング電圧を決定するステップS103。そして、決定したフォーミング電圧で第1のメモリセルをフォーミングするステップS104。次に、図5に示すように、第2のメモリセルが、メモリセルアレイ領域20内の複数位置に分けて配置される場合について、動作を説明する。図5に示す複数のフォーミング電圧測定回路40a~hは、それぞれ、図3に示すフォーミング電圧測定回路40の構成をしており、同様の動作をする。ここで、8個のフォーミング電圧測定回路40a~hが出力するTestout信号を、夫々、Testout_a信号、Testout_b信号、...、Testout_h信号とする。テスタ2は、上記8個のTestout_a~h信号を受け取り、それに基づいて、第1のメモリセルに対するフォーミング電圧を算出する。以下に、図7、8、9に示された3通りの方法について示す。図7は、第1の方法を示すフローチャートである。ステップS200は、図6のステップS100を複数位置図5の8箇所のフォーミング電圧測定回路40a~hに動作させたものである。また、ステップS201~S203は、図6のステップS101~S103をフォーミング電圧測定回路40a~hに動作させたものである。そして、ステップS203により、テスタ2は、前述した8個のTestout_a~h信号を受け取る。ここで、Testout_a~h信号を参照することにより、それぞれの最適なフォーミング電圧フォーミング電圧の境界電圧がVforming_a~hであることが分かったとする。ここで、Vforming_a~hは、第2のメモリセルが第1の抵抗状態になったときのフォーミング電圧である。ステップS204において、複数位置のフォーミング電圧の平均値を算出し、第1のメモリセルのフォーミング電圧とする。具体的には、平均値は、Vforming_aVforming_b...Vforming_h/8で算出される。そして、その平均値を第1のメモリセルに対するフォーミング電圧として決定し、全ての第1のメモリセルをフォーミングするステップS205。第1の方法によれば、複数のフォーミング電圧測定回路40a~hの結果を平均することによって、各フォーミング電圧測定回路の出力にばらつきがあったとしても、平均化により精度を向上することができるという効果が得られる。図8は、第2の方法を示すフローチャートである。ステップS300、S301、S302、S303は、それぞれ、図7のステップS200、S201、S202、S203と同じであり、説明を省略する。ステップS304では、位置ごとに算出したフォーミング電圧フォーミング電圧の境界電圧を、各位置に対応した第1のメモリセルのフォーミング電圧とする。具体的には、図5に示す各メモリセルマット内の第1のメモリセルに対するフォーミング電圧を、各メモリセルマットに対応したフォーミング電圧測定回路から算出したフォーミング電圧とする。すなわち、メモリセルマット22a~h内の第1のメモリセルに対するフォーミング電圧を夫々Vforming_a~hとする。ここで、Vforming_a~hは、第2のメモリセルが第1の抵抗状態になったときのフォーミング電圧である。そして、メモリセルマットごとに決定したフォーミング電圧で、メモリセルマットごとに第1のメモリセルをフォーミングするステップS305。第2の方法によれば、チップ内に可変抵抗素子の特性ばらつきがあったとしても、各位置に基づいたフォーミング電圧を算出することにより、チップ内のばらつきの問題を解消し、最適なフォーミング条件を算出することができるという効果が得られる。図9は、第3の方法を示すフローチャートである。図9に示すように、フォーミング条件出しは、粗調整フォーミング条件出しと微調整フォーミング条件出しの2段階に分けて行われる。この場合、各フォーミング電圧測定回路40a~hは、粗調整用及び微調整用の2セットが必要となり、各位置において、2セットのフォーミング電圧測定回路が設けられる。図9において、粗調整におけるステップS400、S401、S402、S403は、それぞれ、図7のステップS200、S201、S202、S203と同じであり、説明を省略する。ここで、S403では、各位置で算出したフォーミング電圧フォーミング電圧の境界電圧を、粗調整結果とする。そして、テスタ2は、上記複数位置図5の8箇所のフォーミング電圧の粗調整結果に基づいて、第2段階の微調整用フォーミング電圧を、位置ごとに設定するステップS404。例えば、粗調整において、フォーミング電圧の刻み幅が0.2Vであり、境界のフォーミング電圧が2.0Vと算出されたとすると、微調整では、1.8V~2.2Vの間を0.1V刻みにする設定を行う。この微調整用フォーミング電圧の設定値は、テスタ2よりコマンドで送信され、図3のフォーミング電圧Vforming_0~Vforming_nが変更される。そして、各位置において、微調整用のフォーミング調整回路の第2のメモリセルに対して、ステップS405~S408により、各位置に対して微調整されたフォーミング電圧を算出する。ステップS405~S408の動作は、それぞれ、粗調整におけるステップS400~S403と同じであり、説明は省略する。そして、ステップS409において、位置ごとに算出した微調整されたフォーミング電圧フォーミング電圧の境界電圧を、各位置に対応した第1のメモリセルのフォーミング電圧とする。ステップS409は、ステップS304と同じである。そして、ステップS410で、メモリセルマットごとに決定したフォーミング電圧で、メモリセルマットごとに第1のメモリセルをフォーミングする。ステップS410は、ステップS305と同じである。第3の方法によれば、粗調整と微調整の2段階に分けることで、より高精度なフォーミング条件を算出することが可能であるという効果が得られる。以上説明したように、実施例1に係る半導体装置によれば、フォーミング条件出しに使用するメモリセル第2のメモリセルを、通常動作時にメモリ動作する第1のメモリセルと別に設けるようにしたから、フォーミング条件出しによる不良セルが、第1のメモリセルで発生しない半導体装置を提供することができるという効果が得られる。また、抵抗変化素子の膜厚のばらつきによりフォーミング条件が変動したとしても、フォーミング条件出しを行うことによって、常に、最適なフォーミング条件を算出して、第1のメモリセルのフォーミングを行うことができるという効果が得られる。また、フォーミング条件出しに必要な回路は、図3に示すように半導体集積回路内に容易に設けることが可能であり、低コスト化、及び小チップ化を実現することができる。実施例2において、半導体装置1はメモリ救済のための冗長メモリセルを備え、フォーミング条件出しに使用する第2のメモリセルを上記冗長メモリセルの中から選択するように構成している。図1は、実施例1、実施例2の両方を含む半導体装置の概要を示すブロック図であり、実施例2の実施例1に対する差異は、具体的には、図10、図11に示されている詳細は後述する。また、冗長メモリセルによるメモリ救済は公知の方法であり、実施例1においても、冗長メモリセルによるメモリ救済を行うように構成してもよい。図1に示す実施例2に係る半導体装置1は、リダンカラムデコーダ31、リダンカラムヒューズ32、リダンロウデコーダ34、リダンロウヒューズ35をさらに備えている。また、メモリセルアレイ21は内部に複数の冗長メモリセルを有している。メモリセルアレイ21に対して、製造後の検査工程において、メモリセルアレイ21内部のメモリセルの不良が検出され、冗長メモリで置き換え可能と判定された場合は、以下に示す置き換えを行うことによりメモリ救済を行う。これにより、メモリセルアレイ21の歩留まりが向上するという効果が得られる。一方、冗長メモリによる置き換えで対応できない不良であると判断された場合に対しては、不良品として扱う。不良なメモリセルを冗長メモリで置き換える際には、不良箇所のアドレスが、冗長メモリ内のアドレスを指すように、リダンカラムヒューズ32及びリダンロウヒューズ35内の電気ヒューズを切断する。上記のリダンカラムヒューズ32及びリダンロウヒューズ35の電気ヒューズの切断は、通常、製造時の検査工程で行われる。図10は、実施例2に係る半導体装置1のメモリセルの配置の一例を示す図であり、メモリセルアレイ21内のあるメモリセルマット77と、それに隣接して配置されたBLCBitLineControl75a、75b、及びSWDSubWordDriver76a、76bを示している。BLC75a、75bにより、ビット線BL0、BL1、冗長ビット線RedBL0、RedBL1、RedBLn-1、RedBLnの制御が行われる。また、SWD76a、76bにより、サブワード線WL0、WL1、冗長サブワード線RedWL0、RedWL1、RedWLn-1、RedWLnの制御が行われる。ここで、冗長ワード線、または冗長ビット線に接続されたメモリセルは、冗長メモリセルである。実施例2では、これらの冗長メモリセルのうち、周辺部に配された冗長線図10では、RedBL0、RedBL1、RedBLn-1、RedBLnの冗長ビット線、RedWL0、RedWL1、RedWLn-1、RedWLnの冗長サブワード線に接続された冗長メモリセルの中から、メモリセルマット77の4隅のメモリセルをフォーミング条件出しに使用する第2のメモリセルとして選択する。各位置に対して、4個のメモリセルを用いることを想定した場合、図10に示す71a~d、72a~d、73a~d、74a~dが、各位置で選択された第2のメモリセルである。但し、選択されるメモリセルの数は任意であり、4個に限定されない。また、各位置において、実施例1と同様に、図3に示すフォーミング電圧測定回路40を設ける。このように、メモリセルマット77内に、第2のメモリセル回路を設けるので、実施例1において、図5に示したメモリセルマット外のフォーミング電圧測定回路図5の40a~h等は不要となる。このように、実施例2は、実施例1に対して、第2のメモリセルを冗長メモリセルの中から選択するという点が異なっている。また、フォーミング条件出しのフォーミングが行われた後の第2のメモリセルは、過フォーミングになっていなければ、そのまま不良セル救済用の冗長メモリセルとして使用することも可能である。但し、フォーミング電圧の印加が不足している第2のメモリセルに対しては、不足分のフォーミング電圧を算出し、それを補う電圧印加を行うことが必要になる。一方、フォーミング条件出しのフォーミングで、算出されたフォーミング条件よりも過フォーミングになった第2のメモリセルに対しては、不良セルとみなし、その後不良セル救済用の冗長メモリセルとしてアクセスされないように設定する。次に、図11は、実施例2に係る半導体装置におけるロウデコーダ及びリダンロウデコーダの詳細なブロック図である。アドレスラッチ回路11が出力するロウアドレス信号ADD_rowは、ロウデコーダ33、及びリダンロウヒューズ35に供給される。リダンロウヒューズ35は、入力されたロウアドレス信号ADD_rowが冗長メモリセルとの置き換えを行うアドレスであると判定すると、リダン判定信号R1をアクティブにすると共に、置き換え先の修正ロウアドレス信号ADD_rowdを出力する。また、テスト制御回路15は、フォーミング条件出しモード時に、フォーミングテスト信号T1をアクティブにする。また、ロウデコーダ33内部のデコーダ82は、ロウアドレス信号ADD_rowを受けて、デコード信号D1を出力する。また、リダンロウデコーダ34内部のリダン用デコーダ83は、修正ロウアドレス信号ADD_rowdを受けて、デコード信号D2を出力する。ロウデコーダ33内部の論理回路84は、デコード信号D1、リダン判定信号R1、フォーミングテスト信号T1を入力し、ロウ選択信号80を出力する。ここで、論理回路84は、下記の論理演算を行う。R1またはT1がHハイレベルのとき、論理回路84の出力はLロウレベル;非選択、R1がL、且つT1がLのとき、論理回路84の出力はデコード信号D1。一方、リダンロウデコーダ34内部の論理回路85は、デコード信号D2、リダン判定信号R1、フォーミングテスト信号T1を入力し、リダンロウ選択信号81を出力する。ここで、論理回路85は、下記の論理演算を行う。T1がHのとき、論理回路85の出力はH選択、T1がL、且つR1がHのとき、論理回路85の出力はデコード信号D2、T1がL、且つR1がLのとき、論理回路85の出力はL非選択。このような論理回路84、85の論理演算により、フォーミング条件出しモードでフォーミングテスト信号T1がHの場合には、ロウ選択信号80はL非選択、リダンロウ選択信号81はH選択になり、全ての冗長メモリセルが選択される。但し、冗長メモリセルのうち、第2のメモリとして選択されたものに対してのみ、制御信号Test_w及びTest_rw図3参照が接続されているので、フォーミング条件出しモード時のフォーミングでは、冗長メモリセルのうち、第2のメモリとして選択された冗長メモリセルのみ図10の71a~d、72a~d、73a~d、74a~d等が、アクセスされる。また、T1がL、すなわち、通常動作時でメモリ動作をさせる場合には、上記した論理回路84、85の論理演算により、従来の冗長メモリセルによる救済機能と同様の動作が行われる。尚、図11は、ロウアドレスに関する信号に関する図であるが、カラムアドレスに関しては、図11において、ロウアドレス信号ADD_rowを、カラムアドレス信号ADD_columnに置き換え、ロウデコーダ33、リダンロウデコーダ34、リダンロウヒューズ35を夫々、カラムデコーダ30、リダンカラムデコーダ31、リダンカラムヒューズ32に置き換えた構成になる。それらの動作は、ロウアドレスに関する動作と同様であるため、説明は省略する。また、第2のメモリセルをメモリセルアレイ21の複数位置に分割して配置する場合、実施例1で示したように、実施例2においても同様に、図7~9のフローチャートで示した方法が適用可能である。ここでは、一例として、図10に示した第2のメモリセル配置について、フォーミング条件出しを行った場合について説明する。図10に示すメモリセルマット77の4隅に配置した各フォーミング電圧測定回路より算出されたフォーミング電圧を、Vforming_71、Vforming_72、Vforming_73、Vforming_74とする。ここで、これらの4つのフォーミング電圧の平均値を、メモリセルマット77全体の第1のメモリセルに対するフォーミング電圧としてもよい。また、メモリセルマット77の領域を左上、右上、左下、右下に分割し、対応するフォーミング電圧Vforming_71~74のいずれかを夫々の領域に対する第1のメモリセルに対するフォーミング電圧としてもよい。あるいは、メモリセルアレイ21に含まれる複数のメモリセルマットのフォーミング電圧測定回路から得られたフォーミング電圧の平均値を、メモリセルアレイ21内の全ての第1のメモリセルに対するフォーミング電圧としてもよい。以上のように、複数位置の第2メモリセルから算出されたフォーミング電圧から、様々な演算処理を行うことにより、第1のメモリセルのフォーミング電圧を算出することができる。メモリセルマット77内では、ワード線、ビット線の遠端、近端では、夫々抵抗変化素子の特性が変わる傾向があり、そのような場合に、メモリセルマット77の4隅にフォーミング電圧測定回路40を置くと、その特性を反映したフォーミング電圧を取得することができ、ワード線、ビット線の遠端/近端によるばらつきを補正することができるという効果が得られる。以上説明したように、実施例2に係る半導体装置1においては、フォーミング条件出しに使用する第2のメモリセルを、冗長メモリセルの中から選択する。また、フォーミング条件出しで発生した不良セルは、冗長メモリセルによる不良セルの置換に使用しないようにする。これにより、通常動作時にメモリ動作するメモリセルに対しては、フォーミング条件出しで不良セルが発生しない半導体装置を提供することができるという効果が得られる。尚、実施例1及び2において、フォーミング条件として、フォーミング電圧のみをパラメータとする場合について説明したが、それに限定されない。例えば、フォーミング時間図4のt3-t1を調整可能に構成して、フォーミング時間によりフォーミング条件を調整するようにしてもよい。或いは、フォーミング電圧をパルス電圧で構成し、印加するパルス数によりフォーミング条件を調整するようにしてもよい。或いは、上記した複数の調整パラメータを組み合わせるようにしてもよい。いずれの場合においても、各実施例で述べた効果が得られるのは勿論である。