"走査電圧が入力された時にデータを取り込み、前記データをラッチするラッチ回路であって、前記第1駆動クロックが供給される第1ラッチ制御線と、前記第2駆動クロックが供給される第2ラッチ制御線と、ゲートに前記走査電圧が入力されたときに、0あるいは1のデータに対応する電圧を取り込む入力トランジスタと、前記入力トランジスタの第2電極と前記第1ラッチ制御線との間に接続され、前記入力トランジスタで取り込まれた電圧を保持する保持容量と、第1電極が前記第1ラッチ制御線に接続され、ゲートが前記入力トランジスタの第2電極に接続される第1トランジスタと、ゲートが前記第1トランジスタの第2電極に接続され、第1電極が前記第2ラッチ制御線に接続される第2トランジスタと、ゲートが前記第1トランジスタの第2電極に接続され、第1電極が前記第2トランジスタの第2電極に接続されると共に、第2電極が出力端子に接続される第3トランジスタと、前記第1トランジスタの第2電極と前記第2トランジスタの第2電極との間に接続される容量と、前記第1トランジスタの第2電極と前記第1ラッチ制御線との間に接続され、前記第1駆動クロックが第1の電圧から第2の電圧に変化した時にオンとなるダイオードとを有し、前記第1トランジスタと前記第2トランジスタと前記第3トランジスタとは、同じ導電型のトランジスタであることを特徴とするラッチ回路。前記走査電圧が入力された後で、前記第1駆動クロックが前記第1の電圧から前記第2の電圧に変化し、前記第1駆動クロックが前記第1の電圧から前記第2の電圧に変化した後に、前記第2駆動クロックが前記第1の電圧から前記第2の電圧に変化し、前記第1駆動クロックが前記第2の電圧から前記第1の電圧に変化した後に、前記第2駆動クロックが前記第2の電圧から前記第1の電圧に変化し、前記出力端子の電圧は、前記第2駆動クロックが前記第1の電圧から前記第2の電圧に変化した時に、前記第2の電圧となり、前記第2駆動クロックが前記第2の電圧から前記第1の電圧に変化したときに、前記第1トランジスタのオン状態、あるいは、オフ状態に応じて前記第2の電圧、あるいは、前記第1の電圧となることを特徴とする請求項1に記載のラッチ回路。前記ダイオードは、ダイオード接続されたトランジスタで構成され、前記入力トランジスタ、前記第1トランジスタ、前記第2トランジスタ、前記第3トランジスタ、および、前記ダイオードは、半導体層がアモルファスシリコンで構成される薄膜トランジスタであることを特徴とする請求項1に記載のラッチ回路。前記ダイオードは、ダイオード接続されたトランジスタで構成され、前記入力トランジスタ、前記第1トランジスタ、前記第2トランジスタ、前記第3トランジスタ、および、前記ダイオードは、n型トランジスタであり、前記第2の電圧は、前記第1の電圧よりも高電位の電圧であることを特徴とする請求項1に記載のラッチ回路。走査電圧が入力された時にデータを取り込み、前記データをラッチするラッチ回路であって、前記第1駆動クロックが供給される第1ラッチ制御線と、前記第2駆動クロックが供給される第2ラッチ制御線と、ゲートに前記走査電圧が入力されたときに、0あるいは1のデータに対応する電圧を取り込む入力トランジスタと、前記入力トランジスタの第2電極と前記第1ラッチ制御線との間に接続され、前記入力トランジスタで取り込まれた電圧を保持する保持容量と、ゲートが前記入力トランジスタの第2電極に接続され、第1電極が前記第1ラッチ制御線に接続される第1トランジスタと、ゲートが前記第1トランジスタの第2電極に接続され、第1電極が前記第2ラッチ制御線に接続されるとともに、第2電極が出力端子に接続される第2トランジスタと、前記第1トランジスタの第2電極と前記第1ラッチ制御線との間に接続され、前記第1駆動クロックが第1の電圧から第2の電圧に変化した時にオンとなるダイオードとを有し、前記入力トランジスタと前記第1トランジスタと前記第2トランジスタとは、同じ導電型のトランジスタであることを特徴とするラッチ回路。前記走査電圧が入力された後で、前記第1駆動クロックが前記第1の電圧から前記第2の電圧に変化し、前記第1駆動クロックが前記第1の電圧から前記第2の電圧に変化した後に、前記第2駆動クロックが第3の電圧から第4の電圧に変化し、前記第1駆動クロックが前記第2の電圧から前記第1の電圧に変化した後に、前記第2駆動クロックが前記第4の電圧から前記第3の電圧に変化し、前記出力端子の電圧は、前記第2駆動クロックが前記第3の電圧から前記第4の電圧に変化した時に前記第4の電圧となり、前記第2駆動クロックが、前記第4の電圧から前記第3の電圧に変化したときに、前記第1トランジスタのオン状態、あるいは、オフ状態に応じて、前記第4の電圧、あるいは、前記第3の電圧となることを特徴とする請求項5に記載のラッチ回路。前記走査電圧が入力された後で、前記第1駆動クロックが前記第1の電圧から前記第2の電圧に変化し、前記第1駆動クロックが前記第1の電圧から前記第2の電圧に変化した後に、前記第2駆動クロックが第3の電圧から第4の電圧に変化し、前記第1駆動クロックが前記第2の電圧から前記第1の電圧に変化した後に、前記第2駆動クロックが前記第4の電圧から前記第3の電圧に変化し、前記第1駆動クロックの前記第2の電圧をVH1、前記第2駆動クロックの前記第4の電圧をVH2、Vthをトランジスタの閾値電圧とするとき、VH1≧VH22×Vthを満足することを特徴とする請求項5に記載のラッチ回路。前記ダイオードは、ダイオード接続されたトランジスタで構成され、前記入力トランジスタ、前記第1トランジスタ、前記第2トランジスタ、および、前記ダイオードは、半導体層がアモルファスシリコンで構成される薄膜トランジスタであることを特徴とする請求項5に記載のラッチ回路。前記ダイオードは、ダイオード接続されたトランジスタで構成され、前記入力トランジスタ、前記第1トランジスタ、前記第2トランジスタ、および、前記ダイオードは、n型トランジスタであり、前記第2の電圧は、前記第1の電圧よりも高電位の電圧であり、前記第4の電圧は、前記第3の電圧よりも高電位の電圧であることを特徴とする請求項5に記載のラッチ回路。可動シャッタをそれぞれ有する複数の画素を備え、前記可動シャッタの位置を電気的に制御して画像表示を行う表示装置であって、前記各画素は、前記可動シャッタの位置を電気的に制御する画素回路を有し、前記画素回路は、第1出力端子と、第2出力端子と、前記第1出力端子に接続されるラッチ回路と、前記第2出力端子に接続され、第3駆動クロックが供給される第3ラッチ制御線とを有し、前記ラッチ回路は、前記請求項1ないし請求項9のいずれか1項に記載のラッチ回路であることを特徴とする表示装置。前記第3駆動クロックは、第2の電圧から第1の電圧へ、前記第1の電圧から前記第2の電圧に変化し、前記第3駆動クロックが前記第1の電圧の期間内に、前記ラッチ回路から前記第1出力端子に出力される電圧が確定されることを特徴とする請求項10に記載の表示装置。図8に示すようなCMOS回路でラッチ回路を形成する場合、半導体層が多結晶シリコンで構成されるMOSトランジスタが用いられる。但し、半導体層が多結晶シリコンで構成されるMOSトランジスタを使用するCMOS製造プロセスは、一般的に6から10程度のホト工程数が必要になるので、従来のCMOS回路で形成されたラッチ回路の構成は、製造プロセスの負荷が大きいと言える。これに対し、CMOS回路を、n型MOSトランジスタ、または、p型MOSトランジスタのどちらかのみを用いた、単チャンネルトランジスタ構成とすると、一般的に2ホト程度工程削減ができ、製造プロセスの負荷を低減することが可能である。さらに、半導体層がアモルファスシリコンで構成されるMOSトランジスタを使用すると、半導体層が多結晶シリコンで構成されるMOSトランジスタを使用する場合よりも、プロセスコストを低減することができる。本発明は、前述の知見に基づいてなされたものであり、本発明の目的は、製造プロセスの負荷を低減させたラッチ回路およびラッチ回路を用いた表示装置を提供することにある。更に、比較的短い時間間隔で、ラッチ情報をラッチすることが可能な単チャンネルラッチ回路および単チャンネルラッチ回路を用いた表示装置を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。1走査電圧が入力された時にデータを取り込み、前記データをラッチするラッチ回路であって、前記第1駆動クロックが供給される第1ラッチ制御線と、前記第2駆動クロックが供給される第2ラッチ制御線と、ゲートに前記走査電圧が入力されたときに、0あるいは1のデータに対応する電圧を取り込む入力トランジスタと、前記入力トランジスタの第2電極と前記第1ラッチ制御線との間に接続され、前記入力トランジスタで取り込まれた電圧を保持する保持容量と、第1電極が前記第1ラッチ制御線に接続され、ゲートが前記入力トランジスタの第2電極に接続される第1トランジスタと、ゲートが前記第1トランジスタの第2電極に接続され、第1電極が前記第2ラッチ制御線に接続される第2トランジスタと、ゲートが前記第1トランジスタの第2電極に接続され、第1電極が前記第2トランジスタの第2電極に接続されると共に、第2電極が出力端子に接続される第3トランジスタと、前記第1トランジスタの第2電極と前記第2トランジスタの第2電極との間に接続される容量と、前記第1トランジスタの第2電極と前記第1ラッチ制御線との間に接続され、前記第1駆動クロックが第1の電圧から第2の電圧に変化した時にオンとなるダイオードとを有し、前記第1トランジスタと前記第2トランジスタと前記第3トランジスタとは、同じ導電型のトランジスタである。21において、前記走査電圧が入力された後で、前記第1駆動クロックが前記第1の電圧から前記第2の電圧に変化し、前記第1駆動クロックが前記第1の電圧から前記第2の電圧に変化した後に、前記第2駆動クロックが前記第1の電圧から前記第2の電圧に変化し、前記第1駆動クロックが前記第2の電圧から前記第1の電圧に変化した後に、前記第2駆動クロックが前記第2の電圧から前記第1の電圧に変化し、前記出力端子の電圧は、前記第2駆動クロックが前記第1の電圧から前記第2の電圧に変化した時に、前記第2の電圧となり、前記第2駆動クロックが前記第2の電圧から前記第1の電圧に変化したときに、前記第1トランジスタのオン状態、あるいは、オフ状態に応じて前記第2の電圧、あるいは、前記第1の電圧となる。3走査電圧が入力された時にデータを取り込み、前記データをラッチするラッチ回路であって、前記第1駆動クロックが供給される第1ラッチ制御線と、前記第2駆動クロックが供給される第2ラッチ制御線と、ゲートに前記走査電圧が入力されたときに、0あるいは1のデータに対応する電圧を取り込む入力トランジスタと、前記入力トランジスタの第2電極と前記第1ラッチ制御線との間に接続され、前記入力トランジスタで取り込まれた電圧を保持する保持容量と、ゲートが前記入力トランジスタの第2電極に接続され、第1電極が前記第1ラッチ制御線に接続される第1トランジスタと、ゲートが前記第1トランジスタの第2電極に接続され、第1電極が前記第2ラッチ制御線に接続されるとともに、第2電極が出力端子に接続される第2トランジスタと、前記第1トランジスタの第2電極と前記第1ラッチ制御線との間に接続され、前記第1駆動クロックが第1の電圧から第2の電圧に変化した時にオンとなるダイオードとを有し、前記入力トランジスタと前記第1トランジスタと前記第2トランジスタとは、同じ導電型のトランジスタである。43において、前記走査電圧が入力された後で、前記第1駆動クロックが前記第1の電圧から前記第2の電圧に変化し、前記第1駆動クロックが前記第1の電圧から前記第2の電圧に変化した後に、前記第2駆動クロックが第3の電圧から第4の電圧に変化し、前記第1駆動クロックが前記第2の電圧から前記第1の電圧に変化した後に、前記第2駆動クロックが前記第4の電圧から前記第3の電圧に変化し、前記出力端子の電圧は、前記第2駆動クロックが前記第3の電圧から前記第4の電圧に変化した時に前記第4の電圧となり、前記第2駆動クロックが、前記第4の電圧から前記第3の電圧に変化したときに、前記第1トランジスタのオン状態、あるいは、オフ状態に応じて、前記第4の電圧、あるいは、前記第3の電圧となる。53において、前記走査電圧が入力された後で、前記第1駆動クロックが前記第1の電圧から前記第2の電圧に変化し、前記第1駆動クロックが前記第1の電圧から前記第2の電圧に変化した後に、前記第2駆動クロックが第3の電圧から第4の電圧に変化し、前記第1駆動クロックが前記第2の電圧から前記第1の電圧に変化した後に、前記第2駆動クロックが前記第4の電圧から前記第3の電圧に変化し、前記第1駆動クロックの前記第2の電圧をVH1、前記第2駆動クロックの前記第4の電圧をVH2、Vthをトランジスタの閾値電圧とするとき、VH1≧VH22×Vthを満足する。61または3において、前記ダイオードは、ダイオード接続されたトランジスタで構成され、前記トランジスタ、および、前記ダイオードは、半導体層がアモルファスシリコンで構成される薄膜トランジスタである。71または3において、前記ダイオードは、ダイオード接続されたトランジスタで構成され、前記トランジスタ、および、前記ダイオードは、n型トランジスタであり、前記第2の電圧あるいは、前記第2の電圧および前記第4の電圧は、前記第1の電圧あるいは、前記第1の電圧および前記第3の電圧よりも高電位の電圧である。8可動シャッタをそれぞれ有する複数の画素を備え、前記可動シャッタの位置を電気的に制御して画像表示を行う表示装置であって、前記各画素は、前記可動シャッタの位置を電気的に制御する画素回路を有し、前記画素回路は、第1出力端子と、第2出力端子と、前記第1出力端子に接続されるラッチ回路と、前記第2出力端子に接続され、第3駆動クロックが供給される第3ラッチ制御線とを有し、前記ラッチ回路は、前記1ないし7のいずれか1項に記載のラッチ回路である。98において、前記第3駆動クロックは、第2の電圧から第1の電圧へ、前記第1の電圧から前記第2の電圧に変化し、前記第3駆動クロックが前記第1の電圧の期間内に、前記ラッチ回路から前記第1出力端子に出力される電圧が確定される。本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。本発明によれば、製造プロセスの負荷を低減させたラッチ回路およびラッチ回路を用いた表示装置を提供することが可能となる。更に、比較的短い時間間隔で、ラッチ情報をラッチすることが可能な単チャンネルラッチ回路および単チャンネルラッチ回路を用いた表示装置を提供することが可能となる。以下、図面を参照して本発明の実施例を詳細に説明する。なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。また、以下の実施例は、本発明の特許請求の範囲の解釈を限定するためのものではない。[実施例1]図1は、本発明の実施例1の単チャネルラッチ回路以下、単にラッチ回路というの回路構成を示す回路図である。本実施例のラッチ回路は、n型MOSトランジスタNMT以下、単に、トランジスタというのみで構成された単チャンネルMOSトランジスタ回路である。なお、本実施例のn型MOSトランジスタNMTは、半導体層がアモルファスシリコンで構成される薄膜トランジスタ以下、a-Siトランジスタというである。また、図1において、CD1,CD2は容量、LDはデータ線、LGは走査線、LAC1は第1駆動クロックφAC1が供給される第1ラッチ制御線、LAC2は第2駆動クロックφAC2が供給される第2ラッチ制御線、LAC3は第3駆動クロックφAC3が供給される第3ラッチ制御線である。容量の充放電を利用する回路所謂ダイナミック回路において、移動度の低いa-Siトランジスタを使用し、かつ所望の動作速度を確保する方法としては、トランジスタのゲート幅を大きくし、総電流量を多くするか、ゲート電圧を高くし、単位面積当たりの電流量を大きくするかのどちらかの手法が一般的である。しかしながら、後述の図3に示すような、ある面積を割り当てられた画素の中に構成する回路では、ゲート幅を大きくする例えば、100倍にすることは実用的ではないため、ゲート電圧を高くし、単位面積当たりの電流量を大きくし、所望の動作速度を実現する。図2に、図1に示すラッチ回路の走査電圧φG、第1~第3駆動クロックφAC1~φAC3、および、各ノードN1,N2,N3,N4の時間変化の様子を示す。時刻t1において、走査線LG上の走査電圧φG所謂、読み込みパルスゲートパルスが、Lowレベル以下、LレベルのVLの電圧から、Highレベル以下、HレベルのVH1の電圧に変化する所謂、走査電圧が入力されると、入力トランジスタNMT1が、オンとなり、ノードN1の電圧は、データ線LD上の電圧data:時刻t1においてはVLの電圧となる。時刻t2において、走査線LG上の走査電圧φGがLレベルのVLの電圧に変化すると、トランジスタNMT1がオフになり、ノードN1に対する書き込み動作が終了する。この時刻t1から時刻t2の間に充分な書き込みを行うため、トランジスタNMT1のトランジスタサイズに合わせて、走査電圧φGのHレベルのVH1の電圧は、概ね、データ線LD上のHレベルのVHDの電圧よりも10V程度高い電圧であることが望ましい。本実施例においては、VH1の電圧は15V以上であることが望ましい。時刻t3で、第3ラッチ制御線LAC3上の第3駆動クロックφAC3が、HレベルのVH3の電圧から、LレベルのVL例えば0Vの電圧に変化する。本実施例のラッチ回路を、例えば、上述の可動シャッタ方式のディスプレイで用いる場合、この時点では、シャッタSの位置は、バネの力で、第1出力OUT1と第2出力OUT2の中間の位置に移動する。次に、時刻t4において、第1ラッチ制御線LAC1上の第1駆動クロックφAC1が、LレベルのVLの電圧から、HレベルのVH2の電圧に変化すると、トランジスタNMT3は、第1ラッチ制御線LAC1からノードN2に向かって電流順方向の電流が流れるダイオード接続になっているため、トランジスタNMT3はオン状態となり、ノードN2の電圧を上昇させる。最終的なノードN2の電圧VH4は、下記1式で表される。VH4=VH2-Vth1ここで、Vthは、トランジスタNMT3の閾値電圧である。たとえば、VH2の電圧を25V、負荷容量の充電時間を加味した実効的なVthを5Vとすると、VH4は式1より、概ね20Vとなる。なお、本明細書では、簡単のため、すべてのn型MOSトランジスタの閾値電圧をVthとする。また、第1ラッチ制御線LAC1とノードN1との間に接続される容量CD1により、第1駆動クロックφAC1の電圧上昇に伴い、ノードN1の電圧も上昇し、VDH3の電圧となる。電圧VDH3は、下記2で表される。VDH3=VLVH2×2一般にVLは接地電位であることから、式2より、電圧VDH3は、電圧VH2よりも低くなる。よって、トランジスタNMT2はほとんどオンとならないか、少なくともノードN2の最終電圧には寄与しない。ここで、CN1Sは、ノードN1の容量から容量CD1を差し引いた、いわゆる寄生容量である。ここで、トランジスタNMT4のゲート電圧であるノードN2の電圧VH4が、トランジスタNMT4の閾値電圧Vthよりも高いため、トランジスタNMT4はオン状態となっている。時刻t5において、第2ラッチ制御線LAC2上の第2駆動クロックφAC2が、LレベルのVLの電圧から、HレベルのVH2の電圧に変化すると、第2駆動クロックφAC2の電圧上昇に従い、ノードN3の電圧が上昇する。ノードN3とノードN2は、容量CD2により容量結合されているため、ノードN3の電圧上昇に伴い、ブートストラップ効果によりノードN2の電圧も上昇する。このときのノードN2の電圧VN2は、下記3式で表される。VN2=VH4VN3×3ここで、VN3はノードN3の電圧、CN2SはノードN2の容量から容量CD2を差し引いたもの、すなわちノードN2のいわゆる寄生容量である。ここで、容量CD2の値を適切に設定することにより、トランジスタNMT4がオン状態では常に、下記4式を満足するようにする。VN2-VN3>Vth4この場合、図2に示すように、ノードN3の電圧であるVN3の最終電圧を、第2駆動クロックφAC2のHレベルの電圧であるVH2の電圧にすることができる。このときのノードN2の電圧VN2、即ちVN2の最終電圧VH4’で表わすは、下記5式で表される。VH4’=VH4VH2×5同時に、トランジスタNMT5についても、VH4’の電圧が、ゲート電圧であるので、ノードN4の電圧もVH2の電圧となる。たとえば、VH2の電圧を25Vとすると、ノードN3、ノードN4共に、25Vとなる。時刻t6において、第1ラッチ制御線LAC1上の第1駆動クロックφAC1が、HレベルのVH2の電圧から、LレベルのVLの電圧に変化すると、トランジスタNMT2のゲート電圧であるノードN1の電圧は、LレベルのVL=0Vの電圧になるため、トランジスタNMT2はオフ状態になる。トランジスタNMT3は、ダイオード接続であるので、ノードN2から第1ラッチ制御線LAC1へ電流は流れない。したがって、ノードN2は、VH4’の電圧を維持する。なお、厳密には、トランジスタNMT2のゲートが、HレベルからLレベルに変化するので、トランジスタNMT2のゲート-ドレイン間容量で多少の電圧低下があるが、微小なので本明細書では無視している。時刻t7において、第2ラッチ制御線LAC2上の第2駆動クロックφAC2が、HレベルのVH2の電圧から、LレベルのVLの電圧に変化すると、トランジスタNMT4,NMT5のゲート電圧であるノードN2の電圧は、HレベルのVH4’の電圧であるので、トランジスタNMT4、トランジスタNMT5がオン状態となる。これにより、第2駆動クロックφAC2の電圧低下に伴って、ノードN3,N4の電圧が低下する。このとき、ノードN2の電圧VN2も、3式に従って低下するが、ノードN3の電圧VN3がVL例えば本実施例では0Vの電圧になっても、ノードN2の電圧VN2は概ねVH4の電圧であり、トランジスタNMT4,NMT5は、充分低抵抗なオン状態になる。したがって、ノードN3,N4は比較的短時間の間にLレベルのVLの電圧となる。前述した駆動方法により、第1出力OUT1は、LowレベルのVLの電圧に設定される。したがって、本実施例のラッチ回路を、上述の可動シャッタ方式のディスプレイで用いる場合、シャッタSは、時刻t6と時刻t7の間は、第1出力OUT1側に静電気力で引き寄せられるが、時刻t7以降、シャッタSは、第1出力OUT1側に静電気力で引き寄せられなくなる。よって、シャッタSは、例えばシャッタSを支えるバネの力で第1出力OUT1と、第2出力OUT2の中間に位置する。時刻t8において、第3ラッチ制御線LAC3上の第3駆動クロックφAC3が、LレベルのVLの電圧から、HレベルのVH3の電圧に変化すると、第1出力OUT1と、第2出力OUT2の中間に位置したシャッタSは、第3駆動クロックφAC3のHレベルのVH2の電圧に静電気的に引き寄せられ、第2出力OUT2側に移動し、シャッタ位置の設定が完了する。次に、図2の右側、時刻t11以降の次のサブフレームでのシャッタ設定のシーケンスについて説明する。時刻t11において、走査線LG上の走査電圧φGが、LレベルのVLの電圧から、HレベルのVH1の電圧に変化すると、入力トランジスタNMT1が、オンとなり、ノードN1の電圧は、データ線LD上の電圧data:時刻t11においてはVDHの電圧となる。ここで、VDHの電圧は、トランジスタNMT2の閾値電圧Vthより高く、所望の時間に、ノードN2の電荷を引き流し、VLの電圧にできる電圧に設定する。たとえば7Vである。これにより、トランジスタNMT2はオン状態になり、ノードN2の電圧は、VH4の電圧からVLの電圧になる。このとき、容量CD2およびトランジスタNMT4のゲート容量により、トランジスタNMT4がオン状態からオフ状態に変化した後、ノードN3の電圧は多少マイナス側の電圧となるが、少量なので、図2では無視している。トランジスタNMT5についても同様であるが、トランジスタNMT5に関しては、容量CD2のような結合容量はなく、トランジスタNMT5のゲート容量のみであるので、量的にさらに小さく、無視できるので、同様に図2では無視している。時刻t12において、走査線LG上の走査電圧φGがLレベルのVLの電圧に変化すると、トランジスタNMT1がオフし、ノードN1に対する書き込み動作が終了する。時刻t13で、第3ラッチ制御線LAC3上の第3駆動クロックφAC3が、HレベルのVH3の電圧から、LレベルのVLの電圧に変化する。本実施例のラッチ回路を、上述の可動シャッタ方式のディスプレイで用いる場合、この時点では、シャッタSの位置は、バネの力で、第1出力OUT1と第2出力OUT2の中間の位置に移動する。次に、時刻t14において、第1ラッチ制御線LAC1上の第1駆動クロックφAC1が、LレベルのVLの電圧から、HレベルのVH2の電圧になる。この時、直前でノードN1の電圧はVDHであるので、ノードN1の電圧は、VDHから6式のように表されるVDH13に変化する。VDH13=VDHVH2×6VDH13の電圧が、VH2の電圧よりも高ければ、ノードN2の電圧VN2は、下記7式となり、時刻t4後とは異なる電圧になる可能性がある。但し、この差異は小さいとして、図5では、同様に時刻t14後のノードN2の最終電圧をVH4の電圧と記述している。VN2=VDH13-Vth7その他では、時刻t14、時刻t15において、時刻t4、時刻t5と同じことが起こり、時刻t16の直前では、各々のノードN1の電圧VN1、ノードN2の電圧VN2、ノードN3の電圧VN3は、それぞれ、VN1=VDH13、VN2=VH4’、VN3=VH2になっている。次に、時刻t16において、第1ラッチ制御線LAC1上の第1駆動クロックφAC1が、HレベルのVH2の電圧から、LレベルのVLの電圧に変化する。このとき、トランジスタNMT2はオン状態であるので、ノードN2の電圧は、VH4’の電圧からVLの電圧に変化する。結果として、トランジスタNMT4、トランジスタNMT5がオフとなる。その後、時刻t17において、第2ラッチ制御線LAC2上の第2駆動クロックφAC2が、HレベルのVH2の電圧から、LレベルのVLの電圧に変化する。時刻t16における、ノードN2の電圧変化に伴い、容量CD2およびトランジスタNMT4のゲート容量により、ノードN3の電圧も低下し、ノードN3の電圧は、VH2の電圧からVH12の電圧となる。VH12の電圧は、概ね下記の8式で表される。VH12=VH2-VH4’×/8ここで、CGD4は、トランジスタNMT4のゲート-ドレイン間容量、CN2Sは、ノードN2の容量CD2、トランジスタNMT4のゲート-ドレイン間容量CGD2以外の寄生容量である。a-Siトランジスタを用い、なおかつ高速で、ノードN3、ノードN4をチャージするために、高いゲート電圧を得る必要から、容量CD2は、寄生容量CN2S,CN3Sに比べ相当大きな容量となるので、ノードN2の容量の8割程度を占めることが望ましい。したがって、8式で与えられるVH12の電圧は相当低い電圧に変化することになる場合がある。たとえば、CD2CGD4≒CD2=4×CN2Sとし、VH2=25Vとすると、1式より、VH4=20V、5式より、VH4’=40V、8式より、VH12=25-40×0.8=-7Vとなる。実際は、ノードN3の電圧が、トランジスタNMT4の-Vthより低くなることはないので、-5V程度で収まる。したがって、ノードN3を、第1出力OUT1としても所望のHigh状態を作ることはできない。一方、ノードN4の電圧も、ノードN2の変化の影響を受けるが、このときの結合容量は、トランジスタNMT5のゲート-ドレイン間容量のみなので、第1出力OUT1の負荷などを含む、ノードN4の容量に対して占める比率が小さいため、電圧低下量も小さくなり、シャッタ動作に必要な電圧を維持することができる。たとえば、ノードN4の全容量に対するトランジスタNMT5のゲート-ドレイン間容量の比率を0.01とすると、8式より、ノードN4の電圧VN4は、VN4=25-40×0.01=24.6Vとなる。このように、ノードN4の電圧低下は小さく設計できるので、図2では低下分は無視して記述している。このときシャッタSは、ノードN4の電圧がHレベルになった時点で、静電気力で第1出力OUT1側に移動し、その状態を維持する。時刻t18において、第3ラッチ制御線LAC3上の第3駆動クロックφAC3が、HレベルのVH3の電圧になっても、この状態が維持される。図3は、本発明の実施例1の可動シャッタSの位置を電気的に制御して画像表示を行うディスプレイ可動シャッタ方式のディスプレイの概略構成を示すブロック図である。図3に示す可動シャッタ方式のディスプレイでは、1画素PX2次元状に配置されており、図1に示す回路も各画素に配置されている。ここで、走査線LGは各行単位に設けられ、垂直駆動回路XDRに入力される。また、データ線LDは各列単位に設けられ、水平駆動回路YDRに入力される。第1ラッチ制御線LAC1、第2ラッチ制御線LAC2、第3ラッチ制御線LAC3、およびシャッタ制御線LSSは、各画素共通に設けられ、水平駆動回路YDRに入力される。この図3に示す可動シャッタ方式のディスプレイでは、書き込み期間図2のTA内に、各行単位に各画素にデータを書き込み、可動シャッタ状態設定期間図2のTBに、可動シャッタSを、第1出力OUT1あるいは第2出力OUT2に移動させ、表示期間図2のTCに画像を表示する。[実施例2]図4は、本発明の実施例2の単チャネルラッチ回路の回路構成を示す回路図である。図4に示すラッチ回路は、図1に示すラッチ回路において、容量CD2、トランジスタNMT5を削除し、ノードN3を第1出力OUT1としたものである。図5に、図4に示すラッチ回路の走査電圧φG、第1~第3駆動クロックφAC1~φAC3、および、各ノードN1,N2,N3の時間変化の様子を示す。時刻t1において、走査線LG上の走査電圧φGが、LレベルのVLの電圧から、HレベルのVH1の電圧に変化すると、入力トランジスタNMT1が、オンとなり、ノードN1の電圧は、データ線LD上の電圧data:時刻t1においてはVLの電圧となる。時刻t2において、走査線LG上の走査電圧φGがLレベルのVLの電圧に変化すると、トランジスタNMT1がオフとなり、ノードN1に対する書き込み動作が終了する。この時刻t1から時刻t2の間に充分な書き込みを行うため、前述の実施例1と同様、VH1の電圧は15V以上であることが望ましい。時刻t3で、第3ラッチ制御線LAC3上の第3駆動クロックφAC3が、HレベルのVH3の電圧から、LレベルのVLの電圧に変化する。前述したように、本実施例のラッチ回路を、上述の可動シャッタ方式のディスプレイで用いる場合、この時点では、シャッタSの位置は、バネの力で、第1出力OUT1と第2出力OUT2の中間の位置に移動する。次に、時刻t4において、第1ラッチ制御線LAC1上の第1駆動クロックφAC1が、LレベルのVLの電圧から、HレベルのVH2’の電圧に変化すると、ダイオード接続のトランジスタNMT3はオンとなり、ノードN2の電圧を上昇させる。最終的なノードN2の電圧VH4は、前述の1式により、VH4=VH2’-Vthとなる。Vthは、トランジスタNMT3の閾値電圧である。ここで、トランジスタNMT4のゲート電圧であるノードN2の電圧VH4が、トランジスタNMT4の閾値電圧Vthよりも高いため、トランジスタNMT4はオン状態となっている。時刻t5において、第2ラッチ制御線LAC2上の第2駆動クロックφAC2が、LレベルのVLの電圧から、HレベルのVH2の電圧に変化すると、第2駆動クロックφAC2の電圧上昇に従い、ノードN3の電圧が上昇する。ここで、第1駆動クロックφAC1、第2駆動クロックφAC2、および、第3駆動クロックφAC3のHレベルの電圧を同一のVH2の電圧とすると、トランジスタNMT4のゲート電圧となるノードN2は、VH2-Vthが最大電圧になり、その結果ノードN3の電圧の最大値VN3maxは、VN3max=VH2-Vth-Vthとなり、大幅に電圧低下し、かつスピードも遅くなる。たとえば、VH2=25V、Vth=5Vならば、VN3max=15Vである。そこで、本実施例では、第1駆動クロックφAC1のHレベルの電圧を、第2駆動クロックφAC3、および、第3駆動クロックφAC3のHレベルの電圧VH2よりも高電圧のVH2’例えばVH2’=VH22Vthの電圧とする。これにより、最終的なノードN3の電圧は、第2駆動クロックφAC2のHレベルの電圧であるVH2の電圧にすることができる。時刻t6において、第1ラッチ制御線LAC1上の第1駆動クロックφAC1が、HレベルのVH2’の電圧から、LレベルのVLの電圧に変化すると、トランジスタNMT2のゲート電圧であるノードN1の電圧は、LレベルのVL例えば0Vの電圧になるため、トランジスタNMT2はオフになる。トランジスタNMT3は、ダイオード接続であるので、ノードN2から第1ラッチ制御線LAC1へ電流は流れない。したがって、ノードN2は、VH4の電圧を維持する。なお、厳密には、トランジスタNMT2のゲートが、Hレベルの電圧からLレベルの電圧に変化するので、トランジスタNMT2のゲート-ドレイン間容量で多少の電圧低下があるが、微小なので本明細書では無視している。時刻t7において、第2ラッチ制御線LAC2上の第2駆動クロックφAC2が、HレベルのVH2の電圧から、LレベルのVLの電圧に変化すると、トランジスタNMT4のゲート電圧であるノードN2の電圧は、HレベルのVH4の電圧であるので、トランジスタNMT4がオン状態を維持する。これにより、第2駆動クロックφAC2の電圧低下に伴って、ノードN3の電圧が低下する。この場合、ノードN2の電圧は概ねVH4の電圧であり、トランジスタNMT4は、充分低抵抗なオン状態になる。したがって、ノードN3は比較的短時間の間にLレベルのVLの電圧となる。上記の駆動方法により、第1出力OUT1は、LowレベルのVLの電圧に設定される。したがって、本実施例のラッチ回路を、述の可動シャッタ方式のディスプレイで用いる場合、シャッタSは、時刻t6と時刻t7の間は、第1出力OUT1側に静電気力で引き寄せられるが、時刻t7以降、シャッタSは、第1出力OUT1側に静電気力で引き寄せられなくなる。よって、シャッタSは、例えば、シャッタSを支えるバネの力で第1出力OUT1と、第2出力OUT2の中間に位置する。時刻t8において、第3ラッチ制御線LAC3上の第3駆動クロックφAC3が、HレベルのVH3の電圧に変化すると、第1出力OUT1と、第2出力OUT2の中間に位置したシャッタSは、第3駆動クロックφAC3のHレベルのVH2の電圧に静電気的に引き寄せられ、第2出力OUT2側に移動し、シャッタ位置の設定が完了する。次に、図5の右側、時刻t11以降の次のサブフレームでのシャッタ設定のシーケンスについて説明する。時刻t11において、走査線LG上の走査電圧φGが、LレベルのVLの電圧から、HレベルのVH1の電圧に変化すると、入力トランジスタNMT1が、オンとなり、ノードN1の電圧は、データ線LD上の電圧data:時刻t11においてはVDHの電圧となる。ここで、VDHの電圧は、トランジスタNMT2の閾値電圧Vthより高く、所望の時間に、ノードN2の電荷を引き流し、VLの電圧にできる電圧に設定する。たとえば7Vである。これにより、トランジスタNMT2はオン状態になり、ノードN2の電圧は、VH4の電圧からVLの電圧になる。時刻t12において、走査線LG上の走査電圧φGがLレベルのVLの電圧に変化すると、トランジスタNMT1がオフし、ノードN1に対する書き込み動作が終了する。時刻t13で、第3ラッチ制御線LAC3上の第3駆動クロックφAC3が、HレベルのVH3の電圧から、LレベルのVLの電圧に変化する。前述したように、本実施例のラッチ回路を、上述の可動シャッタ方式のディスプレイで用いる場合、この時点では、シャッタSの位置は、バネの力で、第1出力OUT1と第2出力OUT2の中間の位置に移動する。次に、時刻t14において、第1ラッチ制御線LAC1上の第1駆動クロックφAC1が、LレベルのVLの電圧から、HレベルのVH2’の電圧になる。この時、ノードN1の電圧は、VDH13’=VHDVH2’の電圧となる。その他では、時刻t14、時刻t15において、時刻t4、時刻t5と同じことが起こり、時刻t16の直前では、各々のノードN1の電圧VN1、ノードN2の電圧VN2、ノードN3の電圧VN3は、それぞれ、VN1=VDH13’、VN2=VH4、VN3=VH2になっている。次に、時刻t16において、第1ラッチ制御線LAC1上の第1駆動クロックφAC1が、HレベルのVH2’の電圧から、LレベルのVLの電圧に変化する。このとき、トランジスタNMT2はオン状態であるので、ノードN2の電圧は、VH4の電圧からVLの電圧に変化する。結果として、トランジスタNMT4がオフとなる。その後、時刻t7において、第2ラッチ制御線LAC2上の第2駆動クロックφAC2が、HレベルのVH2の電圧からLレベルのVLの電圧に変化すると、トランジスタNMT4のゲート電圧であるノードN2の電圧は、LレベルのVLの電圧であるので、トランジスタNMT4はオフ状態を維持し、ノードN3は、VH2の電圧を維持する。このときシャッタSは、ノードN3の電圧がHレベルになった時点で、静電気力で第1出力OUT1側に移動し、その状態を維持する。時刻t18において、第3ラッチ制御線LAC3上の第3駆動クロックφAC3が、LレベルのVLの電圧から、HレベルのVH3の電圧になっても、この状態が維持される。本実施例は、前述の実施例1に比べ、設定電圧が増え、かつ、さらに高電圧の設定が必要になるが、前述の実施例1に比べ、ラッチ回路の構成要素である容量CD2と、トランジスタNMT5を削減できるという利点がある。なお、前述の説明では、n型MOSトランジスタとして、半導体層がアモルファスシリコンで構成される薄膜トランジスタを使用する場合について説明したが、前述の各実施例において、n型MOSトランジスタとして、半導体層が多結晶シリコンで構成される薄膜トランジスを使用することも可能である。なお、半導体層が多結晶シリコンで構成される薄膜トランジスを使用する場合、n型MOSトランジスタに代えて、p型MOSトランジスタを使用することも可能である。図6に、図4に示す単チャネルラッチ回路を、p型MOSトランジスタで構成した場合の回路構成を示す。また、図7に、図6に示す単チャネルラッチ回路の走査電圧φG、第1~第3駆動クロックφAC1,φAC2,φAC3、および、各ノードN1,N2,N3の時間変化の様子を示す。始めに、データ線LD上の電圧dataが、LレベルのVDLの電圧の場合について説明する。時刻t1で、走査線LG上の走査電圧φGが、HレベルのVHの電圧から、LレベルのVL1の電圧に変化する所謂、走査電圧が入力されると、入力トランジスタPMT1がオンとなり、ノードN1は、データ線LD上の電圧data:時刻t1においてはVDLの電圧となる。ノードN1の電圧が、VDLの電圧に変化すると、トランジスタPMT2がオン状態となり、ノードN2の電圧が、VHの電圧となる。時刻t2において、走査線LG上の走査電圧φGがHレベルのVHの電圧に変化すると、トランジスタPMT1がオフし、ノードN1に対する書き込み動作が終了する。時刻t3で、第3ラッチ制御線LAC3上の第3駆動クロックφAC3が、HレベルのVHの電圧から、LレベルのVL3の電圧に変化する。前述したように、本実施例のラッチ回路を、上述の可動シャッタ方式のディスプレイで用いる場合、この時点では、シャッタSの位置は、バネの力で、第1出力OUT1と第2出力OUT2の中間の位置に移動する。次に、時刻t4において、第1ラッチ制御線LAC1上の第1駆動クロックφAC1が、HレベルのVHの電圧から、LレベルのVL2の電圧に変化すると、ダイオード接続のトランジスタPMT3はオン状態となり、ノードN2の電圧を下降させる。最終的なノードN2の電圧VL4は、VL4=VL2Vthとなる。Vthは、トランジスタPMT3の閾値電圧である。ここで、トランジスタPMT4のゲート電圧であるノードN2の電圧VL4が、トランジスタPMT4の閾値電圧Vthよりも低いため、トランジスタPMT4はオンとなっている。また、ノードN1の電圧も降下し、ノードN1は、VDL2=VDL-VL2の電圧となる。時刻t5において、第2ラッチ制御線LAC2上の第2駆動クロックφAC2が、HレベルのVHの電圧から、LレベルのVL3の電圧に変化すると、トランジスタPMT4がオン状態のため、第2駆動クロックφAC2の電圧降下に従い、ノードN3の電圧が降下する。ここで、第1駆動クロックφAC1、第2駆動クロックφAC2、および、第3駆動クロックφAC3のLレベルの電圧を同一電圧VLで表わすにすると、トランジスタPMT4のゲート電圧となるノードN2は、VLVthが最小電圧になり、その結果ノードN3の電圧の最小値VN3minは、VN3min=VLVthVthとなり、大幅に電圧上昇し、かつスピードも遅くなる。そこで、本実施例では、第1駆動クロックφAC1のLレベルの電圧を、第2駆動クロックφAC2のLレベルの電圧よりも低い、例えば、VL2=VL3-2Vthと設定する。これにより、最終的なノードN3の電圧は、第2駆動クロックφAC2のLレベルの電圧であるVL3の電圧にすることができる。時刻t6において、第1ラッチ制御線LAC1上の第1駆動クロックφAC1が、LレベルのVL2の電圧から、HレベルのVHの電圧に変化すると、トランジスタPMT2のゲート電圧であるノードN1の電圧は、LレベルのVDLの電圧になるため、トランジスタPMT2はオン状態を維持する。トランジスタPMT3は、ダイオード接続であるので、第1ラッチ制御線LAC1からノードN2へは電流が流れない。したがって、ノードN2は、トランジスタPMT2を介して充電され、VHの電圧となる。結果として、トランジスタPMT4がオフとなる。なお、厳密には、トランジスタPMT2のゲートが、Lレベルの電圧からHレベルの電圧に変化するので、トランジスタPMT2のゲート-ドレイン間容量で多少の電圧上昇があるが、微小なので本明細書では無視している。時刻t7において、第2ラッチ制御線LAC2上の第2駆動クロックφAC2が、LレベルのVL3の電圧から、HレベルのVHの電圧に変化するが、トランジスタPMT4がオフであるので、ノードN3はLレベルのVL3の電圧を維持する。次に、図7の右側、時刻t11以降の次のサブフレームでのシャッタ設定のシーケンスについて説明する。時刻t11において、走査線LG上の走査電圧φGが、HレベルのVHの電圧から、LレベルのVL1の電圧に変化すると、入力トランジスタPMT1が、オンとなり、ノードN1の電圧は、データ線LD上の電圧data:時刻t11においてはVHの電圧となる。時刻t12において、走査線LG上の走査電圧φGがHレベルのVHの電圧に変化すると、トランジスタPMT1がオフし、ノードN1に対する書き込み動作が終了する。時刻t13で、第3ラッチ制御線LAC3上の第3駆動クロックφAC3を、HレベルのVHの電圧から、LレベルのVL3の電圧に変化させる。本実施例のラッチ回路を、上述の可動シャッタ方式のディスプレイで用いる場合、この時点では、シャッタSの位置は、バネの力で、第1出力OUT1と第2出力OUT2の中間の位置に移動する。次に、時刻t14において、第1ラッチ制御線LAC1上の第1駆動クロックφAC1が、HレベルのVHの電圧から、LレベルのVL2の電圧になる。この時、直前でノードN1の電圧はVHであるので、ノードN1の電圧は、VDL3=VH-VL2の電圧に変化する。その他では、時刻t14、時刻t15において、時刻t4、時刻t5と同じことが起こり、時刻t16の直前では、各々のノードN1の電圧VN1、ノードN2の電圧VN2、ノードN3の電圧VN3は、それぞれ、VN1=VDL3、VN2=VVL4、VN3=VL3になっている。次に、時刻t16において、第1ラッチ制御線LAC1上の第1駆動クロックφAC1が、LレベルのVL2の電圧から、HレベルのVHの電圧に変化する。このとき、トランジスタPMT2はオフ状態であり、トランジスタPMT3は、ダイオード接続であるので、第1ラッチ制御線LAC1からノードN2へ電流は流れない。したがって、ノードN2は、VL4の電圧を維持する。なお、厳密には、トランジスタPMT2のゲートが、Lレベルの電圧からHレベルの電圧に変化するので、トランジスタPMT2のゲート-ドレイン間容量で多少の電圧上昇があるが、微小なので本明細書では無視している。その後、時刻t17において、第2ラッチ制御線LAC2上の第2駆動クロックφAC2が、LレベルのVL3の電圧から、HレベルのVHの電圧に変化すると、トランジスタPMT4のゲート電圧であるノードN2の電圧は、LレベルのVL4の電圧であるので、トランジスタPMT4はオンとなり、ノードN3は、VHの電圧となる。このときシャッタSは、ノードN4の電圧がHレベルになった時点で、静電気力で第1出力OUT1側に移動し、その状態を維持する。時刻t18において、第3ラッチ制御線LAC3上の第3駆動クロックφAC3が、HレベルのVHの電圧になっても、この状態が維持される。なお、前述の説明では、本発明のラッチ回路を、上述の可動シャッタ方式のディスプレイで用いる場合について説明したが、本発明は、可動シャッタ方式のディスプレイの回路以外の、同様の動作が必要な他のディスプレイにも応用できることは言うまでもない。以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。"