第1導電型の第1のトランジスタと、第1導電型の第2のトランジスタと第2導電型の第3のトランジスタとを直列接続した第1の電流経路と、前記第1のトランジスタに流れる電流に相当する電流を流すように構成した第1導電型の第4のトランジスタと、前記第3のトランジスタに流れる電流に相当する電流を流すように構成した第2導電型の第5のトランジスタとを直列接続した第2の電流経路と、前記第3のトランジスタに流れる電流に相当する電流を流すように構成した第2導電型の第6のトランジスタと、前記第1のトランジスタのドレイン電圧と参照電圧とがほぼ等しくなるように前記第1のトランジスタのゲート電圧を制御する第1の制御手段と、前記第4のトランジスタのドレイン電圧と前記参照電圧とがほぼ等しくなるように前記第2のトランジスタのゲート電圧を制御する第2の制御手段と、を具備することを特徴とするレプリカ回路。前記第1のトランジスタのゲートと前記第4のトランジスタのゲートとが共通接続されており、前記第3のトランジスタのドレイン及びゲートと、前記第5のトランジスタのゲートと、前記第6のトランジスタのゲートとが共通接続されていることを特徴とする請求項1記載のレプリカ回路。前記第1の制御手段は前記参照電圧と前記第1のトランジスタのドレイン電圧とが供給され、出力が前記第1のトランジスタのゲートに接続された第1の差動増幅器であり、前記第2の制御手段は前記参照電圧と前記第4のトランジスタのドレイン電圧とが供給され、出力が前記第2のトランジスタのゲートに接続された第2の差動増幅器であることを特徴とする請求項1記載のレプリカ回路。第1の抵抗と第1導電型の第1のトランジスタとを直列接続した参照電流経路と、第1導電型の第2のトランジスタと第2導電型の第3のトランジスタとを直列接続した第1の電流経路と、前記第1のトランジスタに流れる電流に相当する電流を流すように構成した第1導電型の第4のトランジスタと、前記第3のトランジスタに流れる電流に相当する電流を流すように構成した第2導電型の第5のトランジスタとを直列接続した第2の電流経路と、高電圧端子と基準電圧端子との間に、第2の抵抗と前記第3のトランジスタに流れる電流に相当する電流を流すように構成した第2導電型の第6のトランジスタとを直列接続した第3の電流経路と、前記第1のトランジスタのドレイン電圧と参照電圧とがほぼ等しくなるように前記第1のトランジスタのゲート電圧を制御する第1の制御手段と、前記第4のトランジスタのドレイン電圧と前記参照電圧とがほぼ等しくなるように前記第2のトランジスタのゲート電圧を制御する第2の制御手段と、を具備することを特徴とする高電圧検出回路。前記第1のトランジスタのゲートと前記第4のトランジスタのゲートとが共通接続されており、前記第3のトランジスタのドレイン及びゲートと、前記第5のトランジスタのゲートと、前記第6のトランジスタのゲートとが共通接続されていることを特徴とする請求項4記載の高電圧検出回路。前記第1の制御手段は前記参照電圧と前記第1のトランジスタのドレイン電圧とが供給され、出力が前記第1のトランジスタのゲートに接続された第1の差動増幅器であり、前記第2の制御手段は前記参照電圧と前記第4のトランジスタのドレイン電圧とが供給され、出力が前記第2のトランジスタのゲートに接続された第2の差動増幅器であることを特徴とする請求項4記載の高電圧検出回路。前記参照電圧と前記第6のトランジスタのドレインの電圧とを比較する比較回路をさらに具備することを特徴とする請求項4記載の高電圧検出回路。請求項4乃至請求項7のいずれかに記載の高電圧検出回路の出力によって動作が制御され、その出力が前記高電圧端子に接続されたチャージポンプを有することを特徴とする高電圧レギュレータ回路。請求項8記載の高電圧レギュレータ回路の出力電圧によって、書き込み又は消去を行うメモリセルを複数有するメモリセルアレイを具備することを特徴とする不揮発性半導体記憶装置。しかしながら、図8に示す回路は以下のような問題がある。図9に示すとおりIref変換回路50の電流経路にはIref1が流れ、これはIref0に近い電流ではあるが、完全には一致しない。なぜなら、参照抵抗RrefとNMOSトランジスタMN0ゲートとドレインが接続されており、いわばダイオード接続されている。はその電流電圧特性が異なるため、PMOSトランジスタMP0とPMOSトランジスタMP1はソース電圧とゲート電圧は同一ではあるが、そのドレイン電圧が異なるからである。同様に、NMOSトランジスタMN1にはIref2が流れ、これはNMOSトランジスタMN0に流れるところのIref1に近い電流ではあるが、完全には一致しない。なぜなら、NMOSトランジスタMN0とNMOSトランジスタMN1はソース電圧とゲート電圧は同一ではあるが、そのドレイン電圧が異なるからである。電流Iref0、Iref1及びIref2はすべて異なった大きさとなり、これらは完全には一致せず、その結果、VPの変動分ΔVPとVDIVの変動分ΔVDIVに誤差が生じてくる。そこで、本発明は、電流を正確にレプリカすることのできるレプリカ回路、これを用いて正確に高電圧を検出することのできる高電圧検出回路、並びにこの回路を用いた高電圧発生回路及び不揮発性半導体記憶装置を提供することを目的とする。上記課題を解決するため、本発明の1実施態様においては、第1導電型の第1のトランジスタと、第1導電型の第2のトランジスタと第2導電型の第3のトランジスタとを直列接続した第1の電流経路と、第1のトランジスタに流れる電流に相当する電流を流すように構成した第1導電型の第4のトランジスタと、第3のトランジスタに流れる電流に相当する電流を流すように構成した第2導電型の第5のトランジスタとを直列接続した第2の電流経路と、第3のトランジスタに流れる電流に相当する電流を流すように構成した第2導電型の第6のトランジスタと、第1のトランジスタのドレイン電圧と参照電圧とがほぼ等しくなるように第1のトランジスタのゲート電圧を制御する第1の制御手段と、第4のトランジスタのドレイン電圧と参照電圧とがほぼ等しくなるように第2のトランジスタのゲート電圧を制御する第2の制御手段と、を具備することを特徴とするレプリカ回路が提供される。このレプリカ回路において、第1のトランジスタのゲートと第4のトランジスタのゲートとが共通接続されており、第3のトランジスタのドレイン及びゲートと、第5のトランジスタのゲートと、第6のトランジスタのゲートとが共通接続されてもよい。このレプリカ回路において、第1の制御手段は参照電圧と第1のトランジスタのドレイン電圧とが供給され、出力が第1のトランジスタのゲートに接続された第1の差動増幅器であり、第2の制御手段は参照電圧と第4のトランジスタのドレイン電圧とが供給され、出力が第2のトランジスタのゲートに接続された第2の差動増幅器であってもよい。上記課題を解決するため、本発明の別の実施態様においては、第1の抵抗と第1導電型の第1のトランジスタとを直列接続した参照電流経路と、第1導電型の第2のトランジスタと第2導電型の第3のトランジスタとを直列接続した第1の電流経路と、第1のトランジスタに流れる電流に相当する電流を流すように構成した第1導電型の第4のトランジスタと、第3のトランジスタに流れる電流に相当する電流を流すように構成した第2導電型の第5のトランジスタとを直列接続した第2の電流経路と、高電圧端子と基準電圧端子との間に、第2の抵抗と第3のトランジスタに流れる電流に相当する電流を流すように構成した第2導電型の第6のトランジスタとを直列接続した第3の電流経路と、第1のトランジスタのドレイン電圧と参照電圧とがほぼ等しくなるように第1のトランジスタのゲート電圧を制御する第1の制御手段と、第4のトランジスタのドレイン電圧と参照電圧とがほぼ等しくなるように第2のトランジスタのゲート電圧を制御する第2の制御手段と、を具備することを特徴とする高電圧検出回路が提供される。この高電圧検出回路においては、第1のトランジスタのゲートと第4のトランジスタのゲートとが共通接続されており、第3のトランジスタのドレイン及びゲートと、第5のトランジスタのゲートと、第6のトランジスタのゲートとが共通接続されてもよい。この高電圧検出回路においては、第1の制御手段は参照電圧と第1のトランジスタのドレイン電圧とが供給され、出力が第1のトランジスタのゲートに接続された第1の差動増幅器であり、第2の制御手段は参照電圧と第4のトランジスタのドレイン電圧とが供給され、出力が第2のトランジスタのゲートに接続された第2の差動増幅器であってもよい。この高電圧検出回路においては、参照電圧と第6のトランジスタのドレインの電圧とを比較する比較回路をさらに具備してもよい。上記課題を解決するため、本発明の別の実施態様においては、この高電圧検出回路の出力によって動作が制御され、その出力が高電圧端子に接続されたチャージポンプを有することを特徴とする高電圧レギュレータ回路、並びに、書き込み又は消去を行うメモリセルを複数有するメモリセルアレイを具備することを特徴とする不揮発性半導体記憶装置が提供される。本発明によれば、正確な電流のレプリカを提供することが可能であり、正確な高電圧検出回路、高電圧発生回路を提供することが可能となる。以下、本発明を実施するための形態を実施形態として説明する。なお、本発明は、以下に説明する実施形態に何ら限定されることはない。以下に説明する実施形態を種々に変形して本発明を実施することが可能である。図1は、本発明の一実施形態に係る不揮発性半導体記憶装置の機能ブロック図である。この不揮発性半導体記憶装置は、いわゆる記憶機能のみを有してもよいし、CPUコア等とともに混載されるいわゆるメモリコアであってもよい。この不揮発性半導体記憶装置は、電源電圧VCC例えば、1.8Vと接地電圧VSSからなる単一電源で動作する。この不揮発性半導体記憶装置には、アドレス信号ADDR、制御信号CTRL等が供給され、DQ端子によって、データの入出力が行われる。アドレス信号ADDRはアドレスバッファ回路ADDRbuffersに供給され、アドレス信号ADDRのうち、行アドレスX-ADDRは行デコーダX-decodersに、列アドレスY-ADDRは列デコーダY-decodersにそれぞれ供給される。メモリセルアレイMemoryCellArrayは、電荷蓄積層浮遊ゲート、窒化膜等を有するP型のMOSトランジスタを行列状に配置して構成され、その制御ゲートはワード線に接続され、ワード線は行デコーダX-decodersによって駆動される。また、P型のMOSトランジスタのソースは共通ソース線に、ドレインはビット線にそれぞれ接続され、ビット線は列選択ゲートY-selectgatesによって選択される。列選択ゲートY-selectgatesは、列デコーダY-decodersによって駆動される。列選択ゲートY-selectgatesはマルチプレクサ回路であり、この回路によって選択されたビット線の電圧またはそのビット線に流れる電流は、センスアンプ回路SenseAmpsによってセンスされて読み出しデータとなり、これはページバッファ回路Pagebuffersにラッチされ、書き込みデータローディング回路ProgramDataloadingによって、ページバッファ内アドレスPage-ADDRに従って、入出力バッファ回路I/Obuffersを経てDQ端子に供給される。また、DQ端子から供給された書き込みデータは、入出力バッファ回路I/Obuffersを経てページバッファ回路Pagebuffersにラッチされ、これが書き込みバッファ回路Programbuffersに保持される。ここに保持されたデータは列選択ゲートY-selectgatesによって選択されたビット線に供給され、選択されたメモリセルに書き込まれる。書き込みは、ビット線に0V、共通ソース線にVCC又はそれ以上の電圧、ワード線に高電圧VP1、ウェルに高電圧VP2をそれぞれ供給することによって、バンド間トンネル電流を発生させて電子を電荷蓄積層にトラップさせることによって行う。ここで、高電圧VP1、高電圧VP2は、例えば、7V、5Vである。これら読み出し動作及び書き込み動作は、制御信号CTRLによって動作するところの、状態遷移装置StateMachine及び制御回路CTRLcktによって制御される。高電圧レギュレータ回路High-VoltageRegulatorは、状態遷移装置StateMachine及び制御回路CTRLcktによって制御され、高電圧VP1、高電圧VP2及び負電圧VNを出力する。高電圧VP1及び負電圧VNは、行デコーダX-decodersに供給され、高電圧VP2はウェルバイアス制御回路WellbiasCTRLに供給される。上述したとおり、書き込み時には、ビット線に0V、共通ソース線にVCC又はそれ以上の電圧、ワード線に高電圧VP1、ウェルに高電圧VP2がそれぞれ供給される。図2は、本発明の一実施形態に係る高電圧レギュレータ回路High-VoltageRegulatorの機能ブロック図の一部である。VP1、VP2及びVNの三電圧を出力する場合には、同様の回路負電圧発生回路の場合は、回路のPNを反転させ信号の正負を反転させた負電圧発生回路となる。が三系統配置される。高電圧レギュレータ回路High-VoltageRegulatorは、高電圧発生回路PUMP、電圧分割回路Voltagedivider、比較回路Comparator及び発振器Oscillatorから構成される。回路の活性化信号ENに従って、高電圧発生回路PUMP、電圧分割回路Voltagedivider、比較回路Comparator及び発振器Oscillatorが活性化さる。比較回路Comparatorは、バンドギャップ基準電位発生回路BandGapreferenceから供給される基準電位VREFと、電圧分割回路Voltagedividerの出力であるフィードバック電圧DVIVとを比較して、発振器Oscillatorの動作を制御する。発振器Oscillatorはクロック信号CLKを高電圧発生回路PUMPに供給する。高電圧発生回路PUMPの出力が上がり過ぎると、負帰還が働いて、発振器Oscillatorのクロック信号CLK供給が停止され、高電圧発生回路PUMPの出力が所定値より下がると、クロック信号CLK供給が再開する。図3は高電圧発生回路PUMPの機能ブロック図である。高電圧発生回路PUMPは、位相シフト回路Phaseshifter、クロックバッファ回路CLKbuffers及びチャージポンプ回路CPから構成される。クロック信号CLKは、位相シフト回路Phaseshifterに供給され、図5を用いて後に詳述する4相の制御信号DCLK10、GCLK10、DCLK20及びGCLK20が生成される。位相シフト回路Phaseshifterは、複数の遅延回路を用いて構成する。クロックバッファ回路CLKbuffersは、制御信号DCLK10、GCLK10、DCLK20及びGCLK20を受けて、駆動信号DCLK1、GCLK1、DCLK2及びGCLK2を生成する。チャージポンプ回路CPは駆動信号DCLK1、GCLK1、DCLK2及びGCLK2を受けて、高電圧VPVP1、VP2など。負電圧の場合はVNである。が生成する。図4はチャージポンプ回路CPの回路図である。電源電圧VCCと昇圧電圧VPが提供されるノードとの間に、NMOSから構成されるトランジスタT01、T11、T21、T31及びT41が直列に接続されている。トランジスタT01とT11の間、T11とT21の間、T21とT31の間、T31とT41の間の各ノードをそれぞれ、CPD1、CPD2、CPD3、CPD4とする。トランジスタT01、T11、T21、T31及びT41の各ゲートの各ノードをCPG0、CPG1、CPG2、CPG3、CPG4とする。VCCとCPG0との間にはNMOSから構成されるトランジスタT02が接続され、そのゲートはCPD1に接続されている。CPD1とCPG1との間にはNMOSから構成されるトランジスタT12が接続され、そのゲートはCPD2に接続されている。CPD2とCPG2との間にはNMOSから構成されるトランジスタT22が接続され、そのゲートはCPD3に接続されている。CPD3とCPG3との間にはNMOSから構成されるトランジスタT32が接続され、そのゲートはCPD4に接続されている。CPD4とCPG4との間にはNMOSから構成されるトランジスタT42が接続され、そのゲートはVPに接続されている。CPG0にはキャパシタC00が接続され、このキャパシタの対向電極は駆動信号GCLK2によって駆動される。CPG1にはキャパシタC12が接続され、このキャパシタの対向電極は駆動信号GCLK1によって駆動される。CPG2にはキャパシタC22が接続され、このキャパシタの対向電極は駆動信号GCLK2によって駆動される。CPG3にはキャパシタC32が接続され、このキャパシタの対向電極は駆動信号GCLK1によって駆動される。CPG4にはキャパシタC42が接続され、このキャパシタの対向電極は駆動信号GCLK2によって駆動される。CPD1にはキャパシタC11が接続され、このキャパシタの対向電極は駆動信号DCLK1によって駆動される。CPD2にはキャパシタC21が接続され、このキャパシタの対向電極は駆動信号DCLK2によって駆動される。CPD3にはキャパシタC31が接続され、このキャパシタの対向電極は駆動信号DCLK1によって駆動される。CPD4にはキャパシタC41が接続され、このキャパシタの対向電極は駆動信号DCLK2によって駆動される。図5は駆動信号DCLK1、GCLK1、DCLK2、GCLK2を生成するために用いられる制御信号DCLK10、GCLK10、DCLK20及びGCLK20の波形である。図6は本発明の一実施形態に係るレプリカ検出回路の回路図である。図2の高電圧レギュレータ回路High-VoltageRegulatorのうち、電圧分割回路Voltagedividerに相当する回路である。レプリカ検出回路は、参照電流発生回路10、Iref変換回路20、高電圧シフト回路30、参照電圧発生回路40から構成されている。参照電圧発生回路40は、電源電圧VCCと接地電圧VSS受けて、参照電流発生回路10及びIref変換回路20に供給される参照電圧VREFを生成する。この参照電圧発生回路40は、温度や電源電圧VCCの変動にかかわりなく常に一定の電圧である参照電圧VREFを生成することができるよう、例えば、バンドギャップ回路等で構成される。参照電流発生回路10は、PMOSトランジスタMP0、参照抵抗Rref及び差動増幅器AMP10から構成されている。PMOSトランジスタMP10と参照抵抗Rrefは電源電圧VCCと接地電圧VSSとの間に直列に接続されている。差動増幅器AMP10は負入力端子には参照電圧発生回路40によって生成された参照電圧VREFが供給され、正入力端子はPMOSトランジスタMP10と参照抵抗Rrefの接続点、すなわち、PMOSトランジスタMP10のドレインが接続されている。差動増幅器AMP10の出力は、PMOSトランジスタMP10のゲートに接続されている。Iref変換回路20は、PMOSトランジスタMP11及びMP12、NMOSトランジスタMN10及びMN11並びに差動増幅器AMP11から構成されている。PMOSトランジスタMP11とNMOSトランジスタMN10は電源電圧VCCと接地電圧VSSとの間に直列に接続されている。PMOSトランジスタMP11のゲートはPMOSトランジスタMP10のゲートに接続されている。PMOSトランジスタMP11とPMOSトランジスタMP10は同じサイズゲート長及びゲート幅である。PMOSトランジスタMP12とNMOSトランジスタMN11は電源電圧VCCと接地電圧VSSとの間に直列に接続されている。NMOSトランジスタMN11のゲートはそのドレインに接続されるとともに、NMOSトランジスタMN10のゲートに接続されている。NMOSトランジスタMN11とNMOSトランジスタMN10は同じサイズゲート長及びゲート幅である。差動増幅器AMP11は負入力端子には参照電圧発生回路40によって生成された参照電圧VREFが供給され、正入力端子はPMOSトランジスタMP11とNMOSトランジスタMN10との接続点、すなわち、PMOSトランジスタMP11のドレインが接続されている。差動増幅器AMP11の出力は、PMOSトランジスタMP12のゲートに接続されている。高電圧シフト回路30は、検出用の抵抗素子参照抵抗Rrefをn個分直列した抵抗値を有する。とNMOSトランジスタMN12とから構成される。検出用の抵抗素子nRefとNMOSトランジスタMN12とは高電圧端子VPと接地電圧VSSとの間に直列に接続されている。NMOSトランジスタMN12のゲートはNMOSトランジスタMN11のゲートに接続されている。NMOSトランジスタMN11とNMOSトランジスタMN12は同じサイズゲート長及びゲート幅である。検出用の抵抗素子nRefとNMOSトランジスタMN12との接続点から検出端子VDIVが引き出されている。続いて、図6に示したレプリカ検出回路の動作を、図7を用いて説明する。PMOSトランジスタMP10と参照抵抗Rrefとから構成される電流経路に流れる参照電流Iref10は、差動増幅器AMP10による負帰還制御によって、VREF=Iref10×Rrefの関係が成り立つように制御される。すなわち、PMOSトランジスタMP10のドレイン電圧が参照電圧VREFよりも低くなると、差動増幅器AMP10の出力は低くなり、参照電流Iref10が大きくなることによって、PMOSトランジスタMP10のドレイン電圧を引き上げる。一方、PMOSトランジスタMP10のドレイン電圧が参照電圧VREFよりも高くなると、差動増幅器AMP10の出力は高くなり、参照電流Iref10が小さくなることによって、PMOSトランジスタMP10のドレイン電圧を引き下げる。このようにして、PMOSトランジスタMP10のドレイン電圧は常に参照電圧VREFを維持し、その結果、この電流経路に流れる参照電流Iref10は、VREF=Iref10×Rrefの関係が成り立つように制御される。Iref変換回路20内においても、差動増幅器AMP11による負帰還制御が行われ、PMOSトランジスタMP11のドレイン電圧は参照電圧VREFとなるように制御される。すなわち、PMOSトランジスタMP11のドレイン電圧が参照電圧VREFより低くなると、差動増幅器AMP11の出力は高くなり、PMOSトランジスタMP12とNMOSトランジスタMN11とから構成される電流経路に流れる電流Iref12は小さくなり、これをミラーリングした電流Iref11も小さくなり、PMOSトランジスタMP11のドレイン電圧を引き上げる。一方で、PMOSトランジスタMP11のドレイン電圧が参照電圧VREFより高くなると、差動増幅器AMP11の出力は低くなり、PMOSトランジスタMP12とNMOSトランジスタMN11とから構成される電流経路に流れる電流Iref12は大きくなり、これをミラーリングした電流Iref11も大きくなり、PMOSトランジスタMP11のドレイン電圧を引き下げる。このようにして、PMOSトランジスタMP11のドレイン電圧は常に参照電圧VREFを維持する。PMOSトランジスタMP11はPMOSトランジスタMP10とゲートが共通であり、かつ両者は同じサイズである。加えて、上述したとおり、PMOSトランジスタMP11のドレイン電圧は参照電圧VREFであり、PMOSトランジスタMP10のドレイン電圧も参照電圧VREFである。その結果、PMOSトランジスタMP11及びNMOSトランジスタMN10からなる電流経路に流れる電流Iref11は、参照電流Iref10と正確に同じ大きさの電流となる。NMOSトランジスタMN12はNMOSトランジスタMN10やMN11とゲートが共通であり、かつ両者は同じサイズであるため、検出用の抵抗素子nRref及びNMOSトランジスタMN12からなる電流経路に流れる電流Iref13は、検出電圧VDIVが参照電圧VREFと一致するとき、Iref10と正確に同じ大きさの電流となる。このようにして、電流のレプリカがなされる。その結果、VDIVの電圧は、正確に、VDIV=VP-n×Iref×Rref=VP-n×VREFとなる。そして、VPの変動分ΔVPとVDIVの変動分ΔVDIVは一致し、極めて精度の良い高電圧の検出が可能となる。再び、図2を参照すると、高電圧レギュレータ回路High-VoltageRegulatorにおいて、電圧分割回路Voltagedividerに相当するレプリカ検出回路の検出電圧VDVIは、比較回路Comparatorに供給される。比較回路Comparatorは、例えば差動増幅器で構成する。そして、検出電圧VDVIが参照電圧VREFと比較され、高電圧VPの検知が行われる。すなわち、VPがVREF×1nよりも高ければ、検出電圧VDVIは参照電圧VREFよりも高くなり、比較回路Comparatorの出力は非アクティブとなる。一方で、高電圧VPがVREF×1nよりも低ければ、検出電圧VDVIは参照電圧VREFよりも低くなり、比較回路Comparatorの出力はアクティブとなる。このように、電圧分割回路Voltagedividerに相当するレプリカ検出回路に比較回路Comparatorを接続することによって、高電圧検出回路を得ることができる。この高電圧検知回路の出力、すなわち、比較回路Comparatorの出力は、発振器Oscillatorの動作を制御し、これがアクティブの場合はクロックCLKが発振出力となり、高電圧発生回路PUMPが高電圧VPを高くするように動作する。一方、これが非アクティブの場合はクロックCLKの発振は停止し、高電圧発生回路PUMPは動作を停止し、高電圧VPは低くなる。このようにして、高電圧VPはVREF×1nの値に維持されるように負帰還制御される。以上のとおり、本発明のレプリカ検出回路を用いて高電圧検出回路を構成し、これを高電圧レギュレータ回路に用いると、正確な高電圧の制御が可能となる。前述したとおり、図1のメモリセルアレイMemoryCellArrayは、電荷蓄積層浮遊ゲート、窒化膜等を有するP型のMOSトランジスタを行列状に配置して構成されている。そして、そのデータの書き込みは、上述の高電圧レギュレータ回路High-VoltageRegulatorによって生成された高電圧VP1をP型のMOSトランジスタのゲートに印加し、同様の回路によって生成された高電圧VP2をウェルに印加し、ドレインに接地電圧VSSを印加し、バンド間バンドトンネル電流を発生させ、電荷蓄積層に電荷を捕捉させることによって行う。そして、このような書き込み方法を用いる場合には、極めて正確な高電圧の制御が必要になるため、本発明の高電圧検出回路を用いることが好適である。以上、上記実施形態においては、正の高電圧を検出する高電圧検知回路を中心に説明をしたが、レプリカ検出回路におけるトランジスタの極性を反転させることによって、負の電圧を正確に検出する負電圧検知回路を構成することも可能である。また上記実施形態においては、PMOSトランジスタMP10とMP11は同じサイズであり、NMOSトランジスタMN10、MN11及びMN12はすべて同じサイズであることを前提とした説明をしたが、トランジスタのサイズ、特にゲート幅を異ならせて電流駆動能力に差をつけてもよい。この場合においても、Iref10とIref13はトランジスタのサイズに応じた比例関係が維持される。