基板と、前記基板上方に形成された窒化物の化合物半導体積層構造と、前記化合物半導体積層構造上方に形成されたゲート電極、ソース電極及びドレイン電極と、を有し、前記化合物半導体積層構造の表面に、平面視で前記ゲート電極と前記ドレイン電極との間に位置するリセスが形成されていることを特徴とする化合物半導体装置。前記化合物半導体積層構造は、窒化物の電子走行層と、前記電子走行層上方に形成された窒化物の電子供給層と、前記電子供給層上方に形成された窒化物の表面層と、を有し、前記リセスは前記表面層に形成されていることを特徴とする請求項1に記載の化合物半導体装置。前記表面層はGaN層を有し、前記リセスの底面に前記GaN層が現れていることを特徴とする請求項2に記載の化合物半導体装置。前記リセスに、前記ゲート電極と前記ドレイン電極とを結ぶ方向において深さが異なる段差が存在することを特徴とする請求項1乃至3のいずれか1項に記載の化合物半導体装置。前記リセスは、前記ゲート電極と前記ドレイン電極とを結ぶ方向において複数に分割して形成されていることを特徴とする請求項1乃至4のいずれか1項に記載の化合物半導体装置。前記表面層は、GaNの下層と、前記下層上に形成されたAlGaNの中間層と、前記中間層上に形成されたGaNの上層と、を有することを特徴とする請求項2乃至5のいずれか1項に記載の化合物半導体装置。前記化合物半導体積層構造の表面にゲートリセスが形成されており、前記ゲート電極の一部が前記ゲートリセス内に位置することを特徴とする請求項1乃至6のいずれか1項に記載の化合物半導体装置。請求項1乃至7のいずれか1項に記載の化合物半導体装置を有することを特徴とする電源装置。請求項1乃至7のいずれか1項に記載の化合物半導体装置を有することを特徴とする高出力増幅器。基板上方に窒化物の化合物半導体積層構造を形成する工程と、前記化合物半導体積層構造上方にゲート電極、ソース電極及びドレイン電極を形成する工程と、前記化合物半導体積層構造の表面に、平面視で前記ゲート電極と前記ドレイン電極との間に位置するリセスを形成する工程と、を有することを特徴とする化合物半導体装置の製造方法。本発明の目的は、電流コラプスを抑制しながら高い利得を得ることができる化合物半導体装置及びその製造方法を提供することにある。化合物半導体装置の一態様には、基板と、前記基板上方に形成された窒化物の化合物半導体積層構造と、前記化合物半導体積層構造上方に形成されたゲート電極、ソース電極及びドレイン電極と、が設けられている。前記化合物半導体積層構造の表面に、平面視で前記ゲート電極と前記ドレイン電極との間に位置するリセスが形成されている。化合物半導体装置の製造方法の一態様では、基板上方に窒化物の化合物半導体積層構造を形成し、前記化合物半導体積層構造上方にゲート電極、ソース電極及びドレイン電極を形成し、前記化合物半導体積層構造の表面に、平面視で前記ゲート電極と前記ドレイン電極との間に位置するリセスを形成する。上記の化合物半導体装置等によれば、化合物半導体積層構造の表面に適切なリセスが形成されているため、電流コラプスを抑制しながら高い利得を得ることができる。本願発明者は、従来のHEMTにおいて利得が低下する原因について検討を行ったところ、図1に示す参考例のように、ソース電極114sに接続されたフィールドプレート116の存在に伴って、フィールドプレート116とゲート電極113との間の寄生容量Cgs、及びフィールドプレート116とドレイン電極114dとの間の寄生容量Cdsが増大し、これが利得の低下を招いていることを見出した。なお、この参考例では、基板111上に、バッファ層112a、電子走行層112b、電子供給層112c及び表面層112dが形成されている。電子走行層112bの電子供給層112cとの近傍に2次元電子ガス2DEGが存在する。活性領域を画定する素子分離領域118がバッファ層112a、電子走行層112b、電子供給層112c及び表面層112dの周囲に形成されている。表面層112dには、電子供給層112cを露出するリセス131s及び131dが形成されており、リセス131sにソース電極114sが形成され、リセス131dにドレイン電極114dが形成されている。更に、表面層112d、ソース電極114s及びドレイン電極114dを覆う絶縁膜119が形成されている。絶縁膜119には、ソース電極114s及びドレイン電極114dのほぼ中間の位置において、開口部133が形成されている。そして、開口部133を介して表面層112dと接するゲート電極113が絶縁膜119上に形成されている。また、ゲート電極113を覆う絶縁膜115が絶縁膜119上に形成されている。フィールドプレート116はソース電極114sに接続され、絶縁膜115上に形成されている。本願発明者は、このような知見に基づいて鋭意検討を重ねた結果、以下に示す実施形態の構成に想到した。第1の実施形態先ず、第1の実施形態について説明する。図2Aは、第1の実施形態に係るGaN系HEMT化合物半導体装置の構造を示す断面図である。第1の実施形態では、図2Aに示すように、例えば半絶縁性のSiC基板等の基板11上に、バッファ層12a、電子走行層12b、電子供給層12c及び表面層12dが形成されている。バッファ層12a、電子走行層12b、電子供給層12c及び表面層12dが窒化物の化合物半導体積層構造12に含まれる。バッファ層12a及び電子走行層12bは、例えば不純物がドーピングされていないGaN層i-GaN層であり、これらの総厚は3μm程度である。バッファ層12aは、基板11の表面に存在する格子欠陥の電子走行層12bへの伝播を防止している。電子供給層12cは、例えばn型のAlGaN層n-AlGaN層であり、その厚さは10nm程度である。表面層12dは、例えばn型のGaN層n-GaN層であり、その厚さは10nm以下である。電子走行層12bの電子供給層12cとの近傍に2次元電子ガス2DEGが存在する。また、活性領域を画定する素子分離領域18がバッファ層12a、電子走行層12b、電子供給層12c及び表面層12dの周囲に形成されている。表面層12dには、電子供給層12cを露出するリセス31s及び31dが形成されており、リセス31sにソース電極14sが形成され、リセス31dにドレイン電極14dが形成されている。更に、表面層12d、ソース電極14s及びドレイン電極14dを覆う絶縁膜19が形成されている。絶縁膜19としては、例えばシリコン窒化膜が形成されており、その厚さは、例えば50nm程度である。絶縁膜19には、ソース電極14s及びドレイン電極14dのほぼ中間の位置において、開口部33が形成されている。そして、開口部33を介して表面層12dと接するゲート電極13が絶縁膜19上に形成されている。また、ゲート電極13を覆う絶縁膜15が絶縁膜19上に形成されている。なお、ゲート電極13はソース電極14sとドレイン電極14dの中心に位置しなくてもよい。本実施形態では、表面層12dの表面に、平面視でドレイン電極14dとゲート電極13との間を横切るリセス32が形成されている。そして、絶縁膜19はリセス32に入り込むように形成されている。このように構成されたGaN系HEMTでは、表面層12dの表面にリセス32が形成されているため、図2Aに示すように、ゲート電極13の近傍に空乏層41が広がるだけでなく、リセス32の近傍において空乏層42が広がる。このため、平面視でゲート電極13とドレイン電極14dとの間に電界集中領域が形成される。この結果、ゲート電極13の近傍だけでなく、リセス32の近傍でも電位降下が生じ、ゲート電極13の近傍での電界強度が低下する。従って、ゲート電極13の近傍での電子捕獲に起因する空乏層41の拡大が低減され、電流コラプスが抑制される。このように、本実施形態によれば、フィールドプレートが設けられていなくても、電流コラプスを抑制することができる。そして、フィールドプレートが存在しないため、寄生容量Cgs及び寄生容量Cdsの増大が回避されて高い利得を得ることができる。基板11の表面側から見たレイアウトは、例えば図2Bのようになる。つまり、ゲート電極13、ソース電極14s及びドレイン電極14dの平面形状が櫛歯状となっており、ソース電極14s及びドレイン電極14dが交互に配置されている。また、平面視で、リセス32は、ゲート電極13とドレイン電極14dとの間において、ゲート電極13及びドレイン電極14dと平行な方向に延びるように形成されており、素子分離領域18により確定された素子領域内では、ゲート電極13とドレイン電極14dとの間の領域がリセス32により二分されている。そして、複数のゲート電極13が互いに共通接続され、複数のソース電極14sが互いに共通接続され、複数のドレイン電極14dが互いに共通接続されている。このようなマルチフィンガーゲート構造を採用することにより、出力を向上させることができる。次に、第1の実施形態に係るGaN系HEMTを製造する方法について説明する。図3A乃至図3Cは、第1の実施形態に係るGaN系HEMTを製造する方法を工程順に示す断面図である。先ず、図3Aaに示すように、例えば半絶縁性のSiC基板等の基板11上に、例えば有機金属気相成長MOCVD:metalorganicchemicalvapordeposition法により、バッファ層12a、電子走行層12b、電子供給層12c及び表面層12dをエピタキシャル成長させる。バッファ層12a、電子走行層12b、電子供給層12c及び表面層12dが化合物半導体積層構造12に含まれる。次いで、図3Abに示すように、化合物半導体積層構造12に向けて選択的にArを注入することにより、活性領域を画定する素子分離領域18を化合物半導体積層構造12及び基板11の表層部に形成する。その後、図3Acに示すように、ソース電極を形成する予定の領域、及びドレイン電極を形成する予定の領域に開口部21aを有するレジストパターン21を化合物半導体積層構造12上に形成する。続いて、図3Adに示すように、レジストパターン21をマスクとして用い、不活性ガス及びCl2ガス等の塩素系ガスを用いたドライエッチングを表面層12dに対して行うことにより、表面層12dにリセス31s及び31dを形成する。なお、リセス31s及び31dの深さに関し、表面層12dの一部を残してもよく、また、電子供給層12cの一部を除去してもよい。つまり、リセス31s及び31dの深さは表面層12dの厚さと一致している必要はない。次いで、図3Aeに示すように、リセス31s内にソース電極14sを形成し、リセス31d内にドレイン電極14dを形成する。ソース電極14s及びドレイン電極14dの形成に当たっては、例えば、先ず、蒸着法によりTi層を形成し、その上に蒸着法によりAl層を形成する。Ti層の厚さは20nm程度、Al層の厚さは200nm程度とする。そして、リセス31s及び31dの形成に用いたレジストパターン21を、その上のTi層及びAl層と共に除去する。つまり、オーミック電極14s及び14dの形成では、例えば蒸着及びリフトオフの技術を用いる。その後、550°C程度での熱処理を行うことにより、ソース電極14s及びドレイン電極14dと化合物半導体積層構造12の表面電子供給層12cの表面との間をオーミックコンタクトさせる。なお、リフトオフに用いるレジストパターンをリセス31s及び31dの形成に用いたレジストパターン21とは異ならせてもよい。例えば、庇構造レジストを用いてもよい。続いて、図3Bfに示すように、リセス32を形成する予定の領域に開口部22aを有するレジストパターン22を化合物半導体積層構造12、ソース電極14s及びドレイン電極14d上に形成する。レジストパターン22の材料としては、例えば住友化学株式会社製のPFI-32を用いる。また、開口部22aを形成する際の露光では紫外線露光を行い、現像液としては、例えば東京応化工業株式会社製のNMD-Wを用いる。次いで、レジストパターン22をマスクとしたドライエッチングを行うことにより、図3Bgに示すように、表面層12dの表面にリセス32を形成する。このドライエッチングでは、例えばCl2ガスを用いる。リセス32の幅は、例えば500nm程度とする。リセス32の形成後には、レジストパターン22を除去する。その後、図3Bhに示すように、化合物半導体積層構造12上の全面に、ソース電極14s及びドレイン電極14dを覆う絶縁膜19を形成する。絶縁膜19としては、例えばプラズマCVD法により、窒化珪素SiN膜を形成する。次いで、図3Biに示すように、ゲート電極用の開口部を形成する予定の領域に開口部23aを有するレジストパターン23を絶縁膜19上に形成する。レジストパターン23の材料としては、例えば住友化学株式会社製のPFI-32を用いる。また、開口部23aを形成する際の露光では紫外線露光を行い、現像液としては、例えば東京応化工業株式会社製のNMD-Wを用いる。そして、レジストパターン23をマスクとしたドライエッチングを行うことにより、絶縁膜19に開口部33を形成する。このドライエッチングでは、例えばSF6ガスを用いる。開口部33の幅は、例えば600nm程度とする。開口部33の形成後には、レジストパターン23を除去する。続いて、図3Cjに示すように、ゲート電極用の開口部24aを有するレジストパターン24、及び開口部24aより狭い開口部25aを有するレジストパターン25を絶縁膜19上に形成する。レジストパターン24の材料としては、例えばポリメチルグルタルイミドPMGI例えば、米国マイクロケム社製を用い、レジストパターン25の材料としては、例えば住友化学株式会社製のPFI-32を用いる。また、開口部24a及び25aを形成する際の露光では紫外線露光を用い、現像液としては、例えば東京応化工業株式会社製のNMD-Wを用いる。開口部25aの幅は、例えば1.5μm程度とする。これらの処理により、庇構造の多層レジストが得られる。次いで、図3Ckに示すように、開口部33を介して表面層12dと接するゲート電極13を絶縁膜19上に形成する。ゲート電極13の形成に当たっては、例えば、蒸着法によりNi層を形成し、その上に蒸着法によりAu層を形成する。Ni層の厚さは10nm程度、Au層の厚さは300nm程度とする。その後、図3Clに示すように、加温した有機溶剤を用いてレジストパターン24及び25を、その上のNi層及びAu層と共に除去する。つまり、ゲート電極13の形成でも、例えば蒸着及びリフトオフの技術を用いる。続いて、図3Cmに示すように、絶縁膜19上にゲート電極13を覆う絶縁膜15を形成する。絶縁膜15としては、例えばプラズマCVD法により、窒化珪素SiN膜を形成する。そして、必要に応じて保護膜及び配線等を形成して、GaN系HEMT半導体装置を完成させる。なお、リセス32の深さは特に限定されないが、リセス32の底に表面層12dが残っていることが好ましい。これは、リセス32の底に表面層12dが残っていない場合、つまり、リセス32が電子供給層12cまで到達している場合には、電子供給層12cの表面の変質等が生じる可能性があり、変質が生じると電荷のトラップ準位が発生することがあるからである。リセス32の底に表面層12dが残っていれば、このようなトラップ準位の発生を抑制して、電流コラプスをより一層改善することが可能である。第2の実施形態次に、第2の実施形態について説明する。図4は、第2の実施形態に係るGaN系HEMT化合物半導体装置の構造を示す断面図である。第2の実施形態では、図4に示すように、表面層12dに、深さが相違する2つのリセス32a及び32bが形成されている。なお、リセス32a及び32bは、リセス32と同様に、平面視で、ゲート電極13とドレイン電極14dとの間において、ゲート電極13及びドレイン電極14dと平行な方向に延びるように形成されている。そして、ゲート電極13とドレイン電極14dとを結ぶ方向において、リセス32a及び32bは互いに連続している。ドレイン電極14d側に位置するリセス32aが、ゲート電極13側に位置するリセス32bよりも深い。リセス32a及び32bの組み合わせを、ゲート電極13とドレイン電極14dとを結ぶ方向において深さが異なる段差が存在するリセスとみなすこともできる。他の構成は第1の実施形態と同様である。このような第2の実施形態によれば、図4に示すように、第1の実施形態と比較して、空乏層42の勾配が緩やかになる。このため、第1の実施形態と比較して、電界の勾配が緩やかに変化する。電界の勾配が比較的急峻な場合には、その周辺で化合物半導体積層構造12の表面等に存在するトラップに電子が捕獲されオン抵抗の増大につながる場合があるが、第2の実施形態によれば、このような電子の捕獲及びそれに伴うオン抵抗の増大を抑制することができる。次に、第2の実施形態に係るGaN系HEMTを製造する方法について説明する。図5は、第2の実施形態に係るGaN系HEMTを製造する方法を工程順に示す断面図である。先ず、第1の実施形態と同様にしてソース電極14s及びドレイン電極14dの形成までの処理を行う図3Ae。次いで、図5aに示すように、リセス32a及び32bを形成する予定の領域に開口部26aを有するレジストパターン26を化合物半導体積層構造12、ソース電極14s及びドレイン電極14d上に形成する。レジストパターン26の材料としては、例えば住友化学株式会社製のPFI-32を用いる。また、開口部26aを形成する際の露光では紫外線露光を行い、現像液としては、例えば東京応化工業株式会社製のNMD-Wを用いる。その後、レジストパターン26をマスクとしたドライエッチングを行うことにより、図5bに示すように、表面層12dの表面にリセス32b ́を形成する。このドライエッチングでは、例えばCl2ガスを用いる。リセス32b ́の幅は、例えば1000nm程度とする。リセス32b ́の形成後には、レジストパターン26を除去する。続いて、図5cに示すように、リセス32aを形成する予定の領域に開口部27aを有するレジストパターン27を化合物半導体積層構造12、ソース電極14s及びドレイン電極14d上に形成する。レジストパターン27の材料としては、例えば住友化学株式会社製のPFI-32を用いる。また、開口部27aを形成する際の露光では紫外線露光を行い、現像液としては、例えば東京応化工業株式会社製のNMD-Wを用いる。次いで、レジストパターン27をマスクとしたドライエッチングを行うことにより、図5dに示すように、リセス32b ́を深くしてリセス32aを形成する。このドライエッチングでは、例えばCl2ガスを用いる。リセス32aの幅は、例えば500nm程度とする。リセス32aの形成後には、レジストパターン27を除去する。リセス32b ́の残部がリセス32bとなる。その後、第1の実施形態と同様にして絶縁膜19の形成以降の処理を行う。このようにしてGaN系HEMT半導体装置を完成させる。このように、第2の実施形態に係る化合物半導体装置を製造するためには、例えば、リセス32の形成に代えて、2回のレジストマスクの形成及びドライエッチング等を行ってリセス32a及び32bを形成すればよい。なお、リセス32a及び32bの深さは特に限定されないが、リセス32bより深いリセス32aの底に表面層12dが残っていることが好ましい。これは、リセス32aの底に表面層12dが残っていない場合、つまり、リセス32aが電子供給層12cまで到達している場合には、電子供給層12cの表面の変質等が生じる可能性があり、変質が生じると電荷のトラップ準位が発生することがあるからである。リセス32aの底に表面層12dが残っていれば、このようなトラップ準位の発生を抑制して、電流コラプスをより一層改善することが可能である。第3の実施形態次に、第3の実施形態について説明する。図6は、第3の実施形態に係るGaN系HEMT化合物半導体装置の構造を示す断面図である。第3の実施形態では、図6に示すように、表面層12dに、2つのリセス32c及び32dが形成されている。なお、リセス32c及び32dは、リセス32と同様に、平面視で、ゲート電極13とドレイン電極14dとの間において、ゲート電極13及びドレイン電極14dと平行な方向に延びるように形成されている。そして、ゲート電極13とドレイン電極14dとを結ぶ方向において、リセス32c及び32dは互いから離間している。リセス32c及び32dの組み合わせを、ゲート電極13とドレイン電極14dとを結ぶ方向において複数に分割して形成されたリセスとみなすこともできる。他の構成は第1の実施形態と同様である。このような第3の実施形態によれば、図6に示すように、第1の実施形態と比較して、空乏層42の勾配が緩やかになる。このため、第2の実施形態と同様に、電子の捕獲及びそれに伴うオン抵抗の増大を抑制することができる。なお、第3の実施形態に係る化合物半導体装置を製造するためには、例えば、リセス32の形成に代えて、リセス32c及び32dを形成すればよい。リセス32c及び32dの深さは同一であってもよく、相違していいてもよい。リセス32c及び32dの深さが同一の場合は、リセス32の形成の場合と同様に、レジストマスクの形成及びドライエッチング等が1回で済む。第4の実施形態次に、第4の実施形態について説明する。図7は、第4の実施形態に係るGaN系HEMT化合物半導体装置の構造を示す断面図である。第4の実施形態では、図7に示すように、表面層12dに、下層12d1、中間層12d2及び上層12d3が含まれている。下層12d1は、例えば不純物がドーピングされていないGaN層i-GaN層である。中間層12d2は、例えば不純物がドーピングされていないAlGaN層i-AlGaN層である。上層12d3は、例えば不純物がドーピングされていないGaN層i-GaN層である。そして、第2の実施形態と同様に、深さが相違する2つのリセス32a及び32bが表面層12dに形成されている。リセス32aの深さは、例えば、上層12d3及び中間層12d2の総厚より大きく、上層12d3、中間層12d2及び下層12d1の総厚より小さい。また、リセス32bの深さは、例えば、上層12d3及び中間層12d2の総厚と同程度である。また、上層12d3及び中間層12d2にゲートリセス34が形成されており、ゲート電極13がゲートリセス34を介して下層12d1と接している。他の構成は第1の実施形態と同様である。このように構成されたGaN系HEMTでは、表面層12dに含まれる下層12d1、中間層12d2及び上層12d3の作用により、リセス32a及び32bの下方とその周辺との間のシート抵抗の相違が、第2の実施形態と比較して大きくなる。このため、より一層空乏層42による電圧降下が生じやすい。従って、第4の実施形態によれば、リセス32a及び32bの下方に効果的に電界を集中して、電流コラプスをより一層抑制することが可能となる。なお、第4の実施形態の表面層12dを第1の実施形態及び第3の実施形態に適用してもよい。次に、第4の実施形態に係るGaN系HEMTを製造する方法について説明する。図8A乃至図8Cは、第4の実施形態に係るGaN系HEMTを製造する方法を工程順に示す断面図である。先ず、図8Aaに示すように、例えば半絶縁性のSiC基板等の基板11上に、例えばMOCVD法により、バッファ層12a、電子走行層12b、電子供給層12c、下層12d1、中間層12d2及び上層12d3をエピタキシャル成長させる。下層12d1、中間層12d2及び上層12d3が表面層12dに含まれ、バッファ層12a、電子走行層12b、電子供給層12c及び表面層12dが化合物半導体積層構造12に含まれる。次いで、図8Abに示すように、化合物半導体積層構造12に向けて選択的にArを注入することにより、活性領域を画定する素子分離領域18を化合物半導体積層構造12及び基板11の表層部に形成する。その後、図8Acに示すように、第1の実施形態と同様にしてソース電極14s及びドレイン電極14dを形成する。続いて、図8Bdに示すように、リセス32a及び32bを形成する予定の領域に開口部26aを有するレジストパターン26を化合物半導体積層構造12、ソース電極14s及びドレイン電極14d上に形成する。次いで、レジストパターン26をマスクとした上層12d3及び中間層12d2のドライエッチングを行うことにより、図8Beに示すように、表面層12dの表面にリセス32b ́を形成する。リセス32b ́の幅は、例えば1000nm程度とする。リセス32b ́の形成後には、レジストパターン26を除去する。その後、図8Bfに示すように、リセス32aを形成する予定の領域に開口部27aを有するレジストパターン27を化合物半導体積層構造12、ソース電極14s及びドレイン電極14d上に形成する。続いて、レジストパターン27をマスクとした下層12d1のドライエッチングを行うことにより、図8Bgに示すように、リセス32b ́を深くしてリセス32aを形成する。リセス32aの幅は、例えば500nm程度とする。リセス32aの形成後には、レジストパターン27を除去する。リセス32b ́の残部がリセス32bとなる。次いで、図8Chに示すように、化合物半導体積層構造12上の全面に、ソース電極14s及びドレイン電極14dを覆う絶縁膜19を形成する。その後、図8Ciに示すように、ゲート電極用の開口部を形成する予定の領域に開口部23aを有するレジストパターン23を絶縁膜19上に形成する。そして、レジストパターン23をマスクとしたドライエッチングを行うことにより、絶縁膜19に開口部33を形成する。開口部33の幅は、例えば600nm程度とする。続いて、レジストパターン23をマスクとしたドライエッチングを行うことにより、図8Cjに示すように、上層12d3及び中間層12d2にゲートリセス34を形成する。このドライエッチングでは、例えばCl2ガスを用いる。ゲートリセス34の形成後には、レジストパターン23を除去する。次いで、図8Ckに示すように、第1の実施形態と同様にしてゲート電極13及び絶縁膜15を形成する。そして、必要に応じて保護膜及び配線等を形成して、GaN系HEMT半導体装置を完成させる。第5の実施形態次に、第5の実施形態について説明する。図9は、第5の実施形態に係るGaN系HEMT化合物半導体装置の構造を示す断面図である。第5の実施形態では、図9に示すように、ゲートリセス34が第4の実施形態よりも深く形成されており、電子供給層12cの一部まで達している。他の構成は第4の実施形態と同様である。このように構成されたGaN系HEMTでは、電子走行層12bの表面近傍の2DEGが存在する領域まで空乏層41が広がる。従って、このGaN系HEMTは、エンハンスメントモードで動作させることができる。なお、第5の実施形態に係る化合物半導体装置を製造するためには、例えば、ゲートリセス34を形成する際のエッチング時間を第4の実施形態よりも長くすればよい。また、第5の実施形態のゲートリセス34を第1~第3の実施形態に適用してもよい。第6の実施形態次に、第6の実施形態について説明する。図10は、第6の実施形態に係るGaN系HEMT化合物半導体装置の構造を示す断面図である。第1の実施形態では、ゲート電極13が化合物半導体積層構造12にショットキー接合しているのに対し、第6の実施形態では、ゲート電極13と化合物半導体積層構造12との間に絶縁膜19が介在しており、絶縁膜19がゲート絶縁膜として機能する。つまり、絶縁膜19に開口部33が形成されておらず、MIS型構造が採用されている。このような第6の実施形態によっても、第1の実施形態と同様に、寄生容量の増大を回避しながら電流コラプスを抑制することができる。なお、絶縁膜19の材料は特に限定されないが、例えばSi、Al、Hf、Zr、Ti、Ta又はWの酸化物、窒化物又は酸窒化物が好ましく、特にAl酸化物が好ましい。また、絶縁膜12の厚さは、2nm~200nm、例えば10nm程度である。また、このようなMIS型構造を第2~第5の実施形態に適用してもよい。このようなMIS型構造に含まれる絶縁膜19を得るためには、例えば、単に開口部33の形成を省略すればよい。図11に、MIS構造を第5の実施形態に適用した場合に得られる構造を示し、図12に、MIS構造及びゲートリセスを第2の実施形態に適用した場合に得られる構造を示す。第7の実施形態第7の実施形態は、GaN系HEMTのディスクリートパッケージに関する。図13は、第7の実施形態に係るディスクリートパッケージを示す図である。第7の実施形態では、図13に示すように、第1~第6の実施形態のいずれかのGaN系HEMTのHEMTチップ210の裏面がはんだ等のダイアタッチ剤234を用いてランドダイパッド233に固定されている。また、ドレイン電極11dが接続されたドレインパッド226dに、Alワイヤ等のワイヤ235dが接続され、ワイヤ235dの他端が、ランド233と一体化しているドレインリード232dに接続されている。ソース電極11sに接続されたソースパッド226sにAlワイヤ等のワイヤ235sが接続され、ワイヤ235sの他端がランド233から独立したソースリード232sに接続されている。ゲート電極11gに接続されたゲートパッド226gにAlワイヤ等のワイヤ235gが接続され、ワイヤ235gの他端がランド233から独立したゲートリード232gに接続されている。そして、ゲートリード232gの一部、ドレインリード232dの一部及びソースリード232sの一部が突出するようにして、ランド233及びHEMTチップ210等がモールド樹脂231によりパッケージングされている。このようなディスクリートパッケージは、例えば、次のようにして製造することができる。先ず、HEMTチップ210をはんだ等のダイアタッチ剤234を用いてリードフレームのランド233に固定する。次いで、ワイヤ235g、235d及び235sを用いたボンディングにより、ゲートパッド226gをリードフレームのゲートリード232gに接続し、ドレインパッド226dをリードフレームのドレインリード232dに接続し、ソースパッド226sをリードフレームのソースリード232sに接続する。その後、トランスファーモールド法にてモールド樹脂231を用いた封止を行う。続いて、リードフレームを切り離す。第8の実施形態次に、第8の実施形態について説明する。第8の実施形態は、GaN系HEMTを備えたPFCPowerFactorCorrection回路に関する。図14は、第8の実施形態に係るPFC回路を示す結線図である。PFC回路250には、スイッチ素子トランジスタ251、ダイオード252、チョークコイル253、コンデンサ254及び255、ダイオードブリッジ256、並びに交流電源AC257が設けられている。そして、スイッチ素子251のドレイン電極と、ダイオード252のアノード端子及びチョークコイル253の一端子とが接続されている。スイッチ素子251のソース電極と、コンデンサ254の一端子及びコンデンサ255の一端子とが接続されている。コンデンサ254の他端子とチョークコイル253の他端子とが接続されている。コンデンサ255の他端子とダイオード252のカソード端子とが接続されている。また、スイッチ素子251のゲート電極にはゲートドライバが接続されている。コンデンサ254の両端子間には、ダイオードブリッジ256を介してAC257が接続される。コンデンサ255の両端子間には、直流電源DCが接続される。そして、本実施形態では、スイッチ素子251に、第1~第6の実施形態のいずれかのGaN系HEMTが用いられている。PFC回路250の製造に際しては、例えば、はんだ等を用いて、スイッチ素子251をダイオード252及びチョークコイル253等に接続する。第9の実施形態次に、第9の実施形態について説明する。第9の実施形態は、GaN系HEMTを備えた電源装置に関する。図15は、第9の実施形態に係る電源装置を示す結線図である。電源装置には、高圧の一次側回路261及び低圧の二次側回路262、並びに一次側回路261と二次側回路262との間に配設されるトランス263が設けられている。一次側回路261には、第8の実施形態に係るPFC回路250、及びPFC回路250のコンデンサ255の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路260が設けられている。フルブリッジインバータ回路260には、複数ここでは4つのスイッチ素子264a、264b、264c及び264dが設けられている。二次側回路262には、複数ここでは3つのスイッチ素子265a、265b及び265cが設けられている。本実施形態では、一次側回路261を構成するPFC回路250のスイッチ素子251、並びにフルブリッジインバータ回路260のスイッチ素子264a、264b、264c及び264dに、第1~第6の実施形態のいずれかのGaN系HEMTが用いられている。一方、二次側回路262のスイッチ素子265a、265b及び265cには、シリコンを用いた通常のMIS型FET電界効果トランジスタが用いられている。第10の実施形態次に、第10の実施形態について説明する。第10の実施形態は、GaN系HEMTを備えた高周波増幅器に関する。図16は、第10の実施形態に係る高周波増幅器を示す結線図である。高周波増幅器には、ディジタルプレディストーション回路271、ミキサー272a及び272b、並びにパワーアンプ273が設けられている。ディジタルプレディストーション回路271は、入力信号の非線形歪みを補償する。ミキサー272aは、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ273は、第1~第6の実施形態のいずれかのGaN系HEMTを備えており、交流信号とミキシングされた入力信号を増幅する。なお、本実施形態では、例えば、スイッチの切り替えにより、出力側の信号をミキサー272bで交流信号とミキシングしてディジタルプレディストーション回路271に送出できる。なお、化合物半導体積層構造に用いられる化合物半導体層の組成は特に限定されず、例えば、GaN、AlN及びInN等の窒化物を用いることができる。また、これらの混晶を用いることもできる。また、ゲート電極、ソース電極及びドレイン電極の構造は上述の実施形態のものに限定されない。例えば、これらが単層から構成されていてもよい。また、これらの形成方法はリフトオフ法に限定されない。更に、オーミック特性が得られるのであれば、ソース電極及びドレイン電極の形成後の熱処理を省略してもよい。また、ゲート電極に対して熱処理を行ってもよい。また、基板として、炭化シリコンSiC基板、サファイア基板、シリコン基板、GaN基板又はGaAs基板等を用いてもよい。基板が、導電性、半絶縁性又は絶縁性のいずれであってもよい。各層の厚さ及び材料等も上述の実施形態のものに限定されない。次に、本願発明者が行った実験について説明する。第1の実験第1の実験では、図1に示す参考例、第1の実施形態、第2の実施形態の3端子特性を測定した。この結果を図17に示す。図17aは参考例の3端子特性を示し、図17bは第1の実施形態の3端子特性を示し、図17cは第2の実施形態の3端子特性を示す。また、横軸はソース-ドレイン間電圧Vdsを示し、縦軸はソース-ドレイン間電流Idsを示す。図17に示すように、参考例と比較して、第1の実施形態及び第2の実施形態では、電流コラプスが大幅に抑制された。また、Sパラメータの測定結果から、寄生容量Cgs及び寄生容量Cdsがほぼ半減していることも確認された。第2の実験第2の実験では、電子濃度分布に関するシミュレーションを行った。第1の実施形態に相当する単一のリセス32が形成された構造図2A参照についての結果を図18aに示す。第2の実施形態に相当する深さが異なる2つのリセス32a及び32bが連続して形成された構造図4参照についての結果を図18bに示す。第3の実施形態に相当する2つのリセス32c及び32dが互いから離間して形成された構造図6参照についての結果を図18cに示す。図18中の太線は、化合物半導体層の表面からの電子濃度が1×1013cm3となる領域の深さを示しており、この勾配が電界強度に相関する。シミュレーションの結果から、第1の実施形態に相当する構造に比べると第2、第3の実施形態に相当する構造の方が、電界強度の低減に寄与することが明らかとなった。以下、本発明の諸態様を付記としてまとめて記載する。付記1基板と、前記基板上方に形成された窒化物の化合物半導体積層構造と、前記化合物半導体積層構造上方に形成されたゲート電極、ソース電極及びドレイン電極と、を有し、前記化合物半導体積層構造の表面に、平面視で前記ゲート電極と前記ドレイン電極との間に位置するリセスが形成されていることを特徴とする化合物半導体装置。付記2前記化合物半導体積層構造は、窒化物の電子走行層と、前記電子走行層上方に形成された窒化物の電子供給層と、前記電子供給層上方に形成された窒化物の表面層と、を有し、前記リセスは前記表面層に形成されていることを特徴とする付記1に記載の化合物半導体装置。付記3前記表面層はGaN層を有し、前記リセスの底面に前記GaN層が現れていることを特徴とする付記2に記載の化合物半導体装置。付記4前記リセスに、前記ゲート電極と前記ドレイン電極とを結ぶ方向において深さが異なる段差が存在することを特徴とする付記1乃至3のいずれか1項に記載の化合物半導体装置。付記5前記リセスは、前記ゲート電極と前記ドレイン電極とを結ぶ方向において複数に分割して形成されていることを特徴とする付記1乃至4のいずれか1項に記載の化合物半導体装置。付記6前記表面層は、GaNの下層と、前記下層上に形成されたAlGaNの中間層と、前記中間層上に形成されたGaNの上層と、を有することを特徴とする付記2乃至5のいずれか1項に記載の化合物半導体装置。付記7前記化合物半導体積層構造の表面にゲートリセスが形成されており、前記ゲート電極の一部が前記ゲートリセス内に位置することを特徴とする付記1乃至6のいずれか1項に記載の化合物半導体装置。付記8前記ゲート電極と前記化合物半導体積層構造との間に形成されたゲート絶縁膜を有することを特徴とする付記1乃至7のいずれか1項に記載の化合物半導体装置。付記9前記リセスは、平面視で前記ゲート電極と前記ドレイン電極との間の領域を二分していることを特徴とする付記1乃至8のいずれか1項に記載の化合物半導体装置。付記10付記1乃至9のいずれか1項に記載の化合物半導体装置を有することを特徴とする電源装置。付記11付記1乃至9のいずれか1項に記載の化合物半導体装置を有することを特徴とする高出力増幅器。付記12基板上方に窒化物の化合物半導体積層構造を形成する工程と、前記化合物半導体積層構造上方にゲート電極、ソース電極及びドレイン電極を形成する工程と、前記化合物半導体積層構造の表面に、平面視で前記ゲート電極と前記ドレイン電極との間に位置するリセスを形成する工程と、を有することを特徴とする化合物半導体装置の製造方法。付記13前記化合物半導体積層構造を形成する工程は、窒化物の電子走行層を形成する工程と、前記電子走行層上方に窒化物の電子供給層を形成する工程と、前記電子供給層上方に窒化物の表面層を形成する工程と、を有し、前記リセスを前記表面層に形成することを特徴とする付記12に記載の化合物半導体装置の製造方法。付記14前記表面層としてGaN層を形成し、前記リセスを形成する際に、前記リセスの底面に前記GaN層を残存させることを特徴とする付記13に記載の化合物半導体装置の製造方法。付記15前記リセスに、前記ゲート電極と前記ドレイン電極とを結ぶ方向において深さが異なる段差を設けることを特徴とする付記12乃至14のいずれか1項に記載の化合物半導体装置の製造方法。付記16前記リセスを、前記ゲート電極と前記ドレイン電極とを結ぶ方向において複数に分割して形成することを特徴とする付記12乃至15のいずれか1項に記載の化合物半導体装置の製造方法。付記17前記表面層を形成する工程は、GaNの下層を形成する工程と、前記下層上にAlGaNの中間層を形成する工程と、前記中間層上にGaNの上層を形成する工程と、を有することを特徴とする付記13乃至16のいずれか1項に記載の化合物半導体装置の製造方法。付記18前記化合物半導体積層構造の表面にゲートリセスを形成する工程を有し、前記ゲート電極の一部を前記ゲートリセス内に位置させることを特徴とする付記12乃至17のいずれか1項に記載の化合物半導体装置の製造方法。付記19前記ゲート電極と前記化合物半導体積層構造との間に位置するゲート絶縁膜を形成する工程を有することを特徴とする付記12乃至18のいずれか1項に記載の化合物半導体装置の製造方法。付記20前記リセスを、平面視で前記ゲート電極と前記ドレイン電極との間の領域を二分するように形成することを特徴とする付記12乃至19のいずれか1項に記載の化合物半導体装置。