メモリモジュール上に配置され、信号リンクに共通して結合される第1のメモリ装置および第2のメモリ装置を含むメモリ装置を制御する方法であって、前記第1のメモリ装置が、前記信号リンクに第1の終端負荷を切替可能に結合できるようにするステップと、前記第1のメモリ装置が、前記信号リンクに前記第1の終端負荷を切替可能に結合できるようにするステップと同時に、前記第2のメモリ装置が、前記信号リンクに第2の終端負荷を切替可能に結合できるようにするステップとを含む方法。前記信号リンクに前記第1の終端負荷および第2の終端負荷が結合されている間、第1の信号電流が前記信号リンクを介して流れることを可能にするステップをさらに含み、前記信号電流の第1の部分は前記第1の終端負荷を流れ、前記信号電流の第2の部分は前記第2の終端負荷を流れる、請求項1に記載の方法。前記第1の部分および第2の部分が実質的に等しく、合計が前記第1の信号電流になる、請求項2に記載の方法。前記第1のメモリ装置が、前記信号リンクに第1の終端負荷を切替可能に結合できるようにするステップが、前記第1のメモリ装置に結合されるが前記第2のメモリ装置には結合されない第1の終端制御信号をアサートするステップを含み、前記第2のメモリ装置が、前記信号リンクに第2の終端負荷を切替可能に結合できるようにするステップが、前記第2のメモリ装置に結合されるが前記第1のメモリ装置には結合されない第2の終端制御信号をアサートするステップを含む、請求項1に記載の方法。前記第1のメモリ装置が、前記信号リンクに第1の終端負荷を切替可能に結合できるようにするステップ、および前記第2のメモリ装置が、前記信号リンクに第2の終端負荷を切替可能に結合できるようにするステップが、あらかじめ定められた状態の第1の終端制御信号および第2の終端制御信号を、前記第1のメモリ装置および前記第2のメモリ装置のそれぞれに出力するステップを含む、請求項1に記載の方法。前記第1のメモリ装置および第2のメモリ装置が、前記信号リンクに前記第1の終端負荷および第2の終端負荷を切替可能に結合できるようにするステップが、前記第1の終端負荷と第2の終端負荷との積を前記第1の終端負荷と第2の終端負荷との和で割ったものに実質的に等しい正味終端負荷を確立する、請求項1に記載の方法。前記第1の終端負荷および前記第2の終端負荷が実質的に等しい、請求項1に記載の方法。前記第1のメモリ装置および第2のメモリ装置に共通して結合される1つまたは複数のコマンド信号リンクを介してメモリ書込みコマンドを出力するステップと、前記信号リンクを介して書込みデータ値を出力するステップと、前記第1のメモリ装置および第2のメモリ装置が、前記信号リンクに前記第1の終端負荷および第2の終端負荷を結合できるようにするステップと同時に、前記第2のメモリ装置ではなく前記第1のメモリ装置が、前記メモリ書込みコマンドに応答して前記書込みデータ値を記憶できるようにするために、それぞれの状態の第1のチップ選択信号および第2のチップ選択信号を出力するステップとをさらに含む、請求項1に記載の方法。それぞれの状態の前記第1のチップ選択信号および第2のチップ選択信号を出力するステップが、前記第1のメモリ装置に結合されるが前記第2のメモリ装置には結合されない第1のチップ選択リンクを介して前記第1のチップ選択信号を出力するステップと、前記第1のメモリ装置に結合されるが前記第2のメモリ装置には結合されない第2のチップ選択リンクを介して前記第2のチップ選択信号を出力するステップとを含む、請求項8に記載の方法。前記メモリモジュールが、前記メモリモジュールをコネクタの中に着脱可能に挿入できるようにするためのモジュール基板および端子を含む、請求項1に記載の方法。前記信号リンクが別のメモリモジュール上に配置される第3のメモリ装置にさらに結合され、前記方法が前記第3のメモリ装置にメモリ書込みコマンドを出力するステップと、前記第1のメモリ装置および第2のメモリ装置が、前記信号リンクに前記第1の終端負荷および第2の終端負荷を結合できるようにするステップと同時に、前記信号リンクを介して前記第3のメモリ装置に書込みデータ値を出力するステップであって、前記第3のメモリ装置は前記メモリ書込みコマンドに応答して前記書込みデータ値を記憶する、出力するステップとをさらに含む、請求項1に記載の方法。別のメモリモジュール上に配置される第3のメモリ装置が前記信号リンクに結合される、請求項1に記載の方法。前記第3のメモリ装置と同じ他のメモリモジュール上に配置される第4のメモリ装置が前記信号リンクに結合され、前記方法が前記第1のメモリ装置および第2のメモリ装置が、前記信号リンクに前記第1の終端負荷および第2の終端負荷のそれぞれを切替可能に結合できるようにするステップと同時に、前記第3のメモリ装置が、前記信号リンクに第3の終端負荷を切替可能に結合できるようにするステップと、前記第1のメモリ装置、第2のメモリ装置、および第3のメモリ装置が、前記信号リンクに前記第1の終端負荷、第2の終端負荷、および第3の終端負荷のそれぞれを切替可能に結合できるようにするステップと同時に、前記第4のメモリ装置が、前記信号リンクに第4の終端負荷を切替可能に結合できるようにするステップとをさらに含む、請求項12に記載の方法。前記第1の終端負荷は前記第2の終端負荷と実質的に等しくなるように構成され、前記第3の終端負荷は前記第4の終端負荷と実質的に等しくなるように構成されるが、前記第1の終端負荷は前記第3の終端負荷とは実質的に異なるように構成される、請求項13に記載の方法。前記第1の終端負荷および第2の終端負荷それぞれのインピーダンスを制御する第1の値および第2の値により、前記第1のメモリ装置および第2のメモリ装置内のレジスタをプログラムするために、前記第1のメモリ装置および第2のメモリ装置に1つまたは複数のコマンドを出力するステップをさらに含む、請求項1に記載の方法。第1の複数のメモリ装置と、第2の複数のメモリ装置と、第1のチップ選択信号および第2のチップ選択信号を受け取るための第1のチップ選択入力および第2のチップ選択入力であって、前記第1のチップ選択入力は前記第1の複数のメモリ装置の各メモリ装置に結合され、前記第2のチップ選択入力は前記第2の複数のメモリ装置の各メモリ装置に結合される、第1のチップ選択入力および第2のチップ選択入力と、前記第1の複数のメモリ装置の各メモリ装置および前記第2の複数のメモリ装置の各メモリ装置に結合され、第1の終端制御信号を受け取るための第1の終端制御入力であって、前記第1の複数のメモリ装置および第2の複数のメモリ装置の各メモリ装置は、前記第1の終端制御信号に応答してオンダイターミネーションを達成するための回路を含む、第1の終端制御入力とを含むメモリモジュール。データ信号入力をさらに含み、オンダイターミネーションを達成するために、前記第1の複数のメモリ装置のメモリ装置のオンダイターミネーション要素が前記第1の終端制御信号に応答して前記データ信号入力に切替可能に結合され、オンダイターミネーションを達成するために、前記第2の複数のメモリ装置の第2のメモリ装置のオンダイターミネーション要素が前記第1の終端制御信号に応答して前記データ信号入力に切替可能に結合される、請求項16に記載のメモリモジュール。前記第1のメモリ装置および第2のメモリ装置内の前記オンダイターミネーション要素が、前記オンダイターミネーション要素のいずれか単独の終端インピーダンスの半分にほぼ等しい正味終端インピーダンスを達成する、請求項16に記載のメモリモジュール。前記第1の複数のメモリ装置の各メモリ装置および前記第2の複数のメモリ装置の各メモリ装置に結合される、第2の終端制御入力をさらに含む、請求項16に記載のメモリモジュール。前記第1の終端制御信号に応答してオンダイターミネーションを達成するための前記回路が、前記第1の終端制御信号に応答して、および前記第2の終端制御入力を介して受け取られる第2の終端制御信号に応答して前記オンダイターミネーションを達成するための回路を含む、請求項19に記載のメモリモジュール。前記第1の終端制御信号に応答して、および前記第2の終端制御信号に応答して前記オンダイターミネーションを達成するための前記回路が、i前記第1の終端制御信号および第2の終端制御信号が第1の終端状態を指示する場合は第1の終端負荷を適用し、ii前記第1の終端制御信号および第2の終端制御信号が第2の終端状態を指示する場合は第2の終端負荷を適用し、iii前記第1の制御信号および第2の制御信号が第3の終端状態を指示する場合は前記オンダイターミネーションを無効にするための回路を含む、請求項20に記載のメモリモジュール。メモリモジュール上に配置され、信号リンクに共通して結合される第1のメモリ装置および第2のメモリ装置を含むメモリ装置を制御するためのメモリコントローラであって、前記信号リンク上に信号を出力するための信号出力ドライバと、前記第1のメモリ装置および第2のメモリ装置が、前記信号リンクに第1の終端負荷および第2の終端負荷のそれぞれを同時に切替可能に結合できるようにするための回路とを含むメモリコントローラ。前記信号リンクを介して前記信号を出力するための前記信号出力ドライバは、第1の信号電流が前記信号リンクを介して流れることを可能にするための回路を含み、前記信号リンクに前記第1の終端負荷および第2の終端負荷が結合され、前記信号電流の第1の部分は前記第1の終端負荷を流れ、前記信号電流の第2の部分は前記第2の終端負荷を流れる、請求項22に記載のメモリコントローラ。前記第1のメモリ装置および第2のメモリ装置が、前記信号リンクに前記第1の終端負荷および第2の終端負荷のそれぞれを同時に切替可能に結合できるようにするための前記回路が、前記第1のメモリ装置および第2のメモリ装置の一方に第1の終端制御信号をアサートし、前記第1のメモリ装置および第2のメモリ装置のもう一方に第2の終端制御信号をアサートするための回路を含む、請求項23に記載のメモリコントローラ。信号リンクを介してメモリモジュールに結合するための集積回路装置であって、前記メモリモジュールは第1のメモリ装置および第2のメモリ装置を含む、集積回路装置であり、前記信号リンク上に信号を出力するための手段と、前記第1のメモリ装置および第2のメモリ装置が、前記信号リンクに第1の終端負荷および第2の終端負荷のそれぞれを同時に切替可能に結合できるようにするための手段とを含む集積回路装置。本明細書で開示する様々な実施形態では、同一メモリモジュールまたは他の基板上に配置されかつ/または同一集積回路パッケージ内に配置され、高速信号リンクに結合される複数の集積回路メモリ装置内のオンダイターミネーション構造を同時に関与させることにより高速信号リンクの終端を達成する。複数の同一モジュールメモリ装置内でオンダイターミネーションを同時に有効にすることにより、信号電流が複数のメモリ装置間でまたは複数のメモリ装置の間で分割され、それにより大幅に減らされた正味パッケージインダクタンスを流れるので、データ依存型のスイッチングノイズが大幅に減る。スイッチングノイズの低下は、システムの電源品質を改善しすなわち母線を介したノイズ伝達を減らし、それによりマージンを劣化させるクロストークおよびタイミングジッタを減らし、より高速の信号速度および緩やかなシステム設計を可能にし得る全体的に改善された信号マージンをもたらす。図1は、旧来の単一装置による終端モードと、例示的な平衡した複数装置による終端モードとを対比する。全体を100で示す単一装置による終端モードでは、オンダイターミネーション素子105a、105bが、所与のメモリモジュールまたは他の基板のメモリ装置101内で関与しすなわち終端制御信号TCに応答したスイッチ素子107a、107bの動作による、それによりRtermのオンダイターミネーション正味負荷を、メモリコントローラ103とメモリ装置101との間に延びる信号リンク104に結合する。その結果、信号電流‘isig’は、受信機109の入力において検出可能な信号電圧を発生させるために、プルアップ終端素子およびプルダウン終端素子105a、105b2Rtermとして示すが、小信号またはACの観点から並列に効果的に配置され、したがってRterm、すなわち積2Rterm2Rtermを和2Rterm2Rtermで割ったものに等しいを流れる前にパッケージインダクタンスLpkg例えばパッケージからメモリモジュールへの相互接続ならびにトレース、ビア、ダイ相互接続などが含まれるパッケージ内の配線構造に起因し得る寄生インダクタンスを流れる。対照的に、150で示す平衡した複数装置による終端モードでは、2つのメモリ装置151と161との間で平衡した所望の終端正味負荷Rtermを確立するために、各メモリ装置内の有効終端負荷が所望の終端負荷の2倍の抵抗またはインピーダンスすなわち各メモリ装置内の4Rtermプルアップおよび4Rtermプルダウン、したがって各メモリ装置内の2Rtermの有効抵抗を有する状態で、オンダイターミネーション素子155a、155b、165a、165bが、メモリモジュールの2つのメモリ装置151、161内で関与するすなわち1つまたは複数の終端信号TCに応答して信号リンク154のオンダイ部分にスイッチング素子157a、157b、167a、167bを介して結合される。その結果、信号電流の半分isig/2が、2つのメモリ装置151、161のそれぞれのパッケージインダクタンスを流れ、正味信号電流が流れる正味パッケージインダクタンスを事実上半分にし、それにより信号終端によって引き起こされる全体的なデータ依存型のスイッチングノイズを半減させる。つまり、同時スイッチング出力SSOノイズはほとんどまたは少なくとも部分的に、正味パッケージインダクタンスすなわちLpkgdi/dtで近似されるSSOノイズを流れる信号電流の向きおよび/または水準におけるデータ依存型の変化に依拠するので、信号電流が流れる正味パッケージインダクタンスを半分にする平衡した終端手法により、SSOノイズを効果的に半減させることができる。このノイズ低減は、単一装置による終端モードおよび複数装置による終端モードのそれぞれに関して102および152で図示する終端回路モデルを比較することによって理解することができる。この平衡した終端は、従来の終端手法に比べて信号反射の振幅も減らし、それにより低減されたSSOノイズによって生じる利点に加えて、改善されたタイミングマージンおよび電圧マージンをもたらすことができる。図示のように、終端された信号リンク154は、特性インピーダンスZ0を有し、少なくともメモリコントローラ153から、メモリIC151および161が配置されるメモリモジュールまで延びる伝送線としてモデル化することができる。詳細には示さないが、メモリコントローラとメモリIC151および161との間の全体的な信号チャネルは多数のそうした信号リンクを含むことができ、そのそれぞれは例えばメモリ装置151、161からメモリコントローラ153に読取データを伝え、メモリコントローラ153からメモリ装置151、161に書込みデータを伝えるための双方向リンク、または例えばメモリコントローラからメモリ装置に制御/アドレス/タイミング情報を伝えるための単方向リンクとすることができる。単一モジュールスロットの実施形態では、メモリシステムは1つのメモリモジュールスロットまたはコネクタもしくはメモリモジュールを挿入/取り外し可能にする他の構造しか有さず、そのため既存のメモリモジュールを、より高容量かつ/またはより高帯域のメモリモジュールで置換することでしか拡張することができない。代替的実施形態では、メモリシステムが複数のメモリモジュールスロットを含み、そのそれぞれは、例えば信号リンクの長さに沿った異なる箇所でその信号リンクに並列に結合され、または星状構成をなして結合される。そのようなマルチスロットの実施形態を図1に、別のメモリモジュール上の他のメモリICへの表示によって示す。図1では、メモリ装置151および161が同じメモリモジュール上に配置されているまたは位置するものとして示し、以下で論じるように、より具体的にはメモリモジュール基板の表面/裏面上で互いのすぐ反対側に配置されるとみなされる。したがって、2つのメモリ装置の一般的に結合される入力/出力ノード間の距離は極めて小さくすなわち異なるメモリモジュール上に配置されるメモリ装置間の距離に比べて、2つの装置の互いに対する物理的な位置は変更できないよう意図されているすなわちこれらの装置は、そのそれぞれを移動させ、様々なモジュールスロットの中に再挿入できるそれぞれのメモリモジュール上の装置とは対照的に、互いに対して移動可能であるよう意図されていない。2つのメモリ装置151および161は、共通のICパッケージ内で互いに対して一定の、近位の位置に代わりにまたはさらに固定することができ例えばメモリ装置がICパッケージ内でスタックされ、または並んで配置される個々のメモリICである、またはそれ自体がスタックされもしくは他の方法で互いに対して近位に取り付けられる、個々のICパッケージ内に配置することができる。さらに、2つのメモリ装置151および161は、マザーボード、ドーターボード例えばグラフィックカード、ラインカードなど、または他の任意のチップ搭載基板の同一表面上にもしくは反対面にすなわち2つのメモリ装置の間に基板が挟まれた状態のクラムシェル構成で互いに隣接して配置することができる。より広くは、図1の150に示す平衡した終端ならびに以下に開示する他の実施形態における平衡した終端の実装形態および代替形態は、主に同じメモリモジュール上に配置されるメモリ装置に関して提示するが、開示する構造および方法は、メモリ装置の一方しか使用しない終端の正味インダクタンスまたは他の信号リンク特性に比べ、複数装置によるオンダイターミネーションにより終端の正味インダクタンスを低減するおよび/または信号リンクの他の特性を改善する十分な近接近に、所与の信号線を終端させるために共に有効にされるICダイまたは個々のICパッケージとすることができる複数のメモリ装置が配置される、事実上どんなメモリ装置の構成でも使用することができる。例えば、共に終端をなすメモリ装置は、より小さいまたはより大きい距離制限を適用してもよいが、互いに5、10、または15ミリメートル以内の物理的配置に限定することができ、または複数のメモリ装置間に結合されるトレースおよび/または他の相互接続構造のインダクタンスが、より大きいまたはより小さいインダクタンス比を適用してもよいが、例えばメモリ装置自体のパッケージ/ダイインダクタンスの2、3、4、または5倍未満の物理的相互接続に限定することができる。さらに、この終端技法はメモリ装置すなわち、例えばこれだけに限定されないが、スタティックランダムアクセスメモリ、ダイナミックランダムアクセスメモリ、および他のあらゆる形式のランダムアクセスメモリ、ならびにフラッシュメモリおよびあらゆる形式の不揮発性メモリが含まれる、電子システムまたは電子装置内のデータの揮発性記憶域および/または不揮発性記憶域用の実質的な記憶セルのアレイを有する集積回路装置との関連で説明するが、そのような全ての終端技法は、これだけに限定されないが、メモリコントローラへの第1の高速信号インターフェイスを提供するためにメモリモジュール上に配置されるバッファIC、および1つもしくは複数のメモリ装置またはメモリ装置のセットに対する1つもしくは複数の追加の信号インターフェイスが含まれる、オンダイで終端される信号伝達を実行できる他の種類の集積回路装置に対しても使用することができる。バッファICの場合、平衡したオンダイターミネーションは、例えばそれぞれのメモリコントローラインターフェイスにおけるバッファIC間、および/または共用の高速信号リンクを介してバッファICに結合される2つ以上のメモリ装置間で達成することができる。メモリコントローラ自体例えば図1の要素153は、専用機能ICとして実装し、または特定用途向けICASIC内の他の機能および/または汎用プロセッサもしくは専用プロセッサ内の1つまたは複数の処理コアと組み合わせることができる。図1および以下に記載する他の実施形態では並列のプルアップおよびプルダウン終端方式を示すが、所与の集積回路装置内の終端は、代わりにプルアップだけまたはプルダウンだけによって達成することができ、その選択は設計によって決定し、システム製造中に構成し、または例えば1つまたは複数の構成レジスタ内に適切な値をプログラムすることによりシステム実行時の間に動的に構成することさえできる。また、図1および以下に記載する実施形態に示す平衡したオンダイターミネーション構成の中では、全く等しい終端インピーダンスを示すが、所与の信号リンクを共に終端させるために有効にされるメモリ装置内のオンダイターミネーションのインピーダンスは、必ずしも全く等しい必要はなく、意図的に不均一とすることさえできる。一実施形態では、例えば2つ以上のメモリ装置により不均一のオンダイターミネーションインピーダンスを適用して、終端されている信号リンクにメモリ装置を付加するスタブstubsのリンクにおける差を補償することができる。あるいは、2つ以上のメモリ装置により信号リンクに共同ですなわち共同終端または平衡終端の一環として適用される終端インピーダンスは、データアイの幅および/または高さなどの所望の信号特性を最大限にするための較正操作または他の調整操作中に決められる、ことによると異なるそれぞれの値に合わせて調整することができる。したがって用語平衡したは、例えば同じメモリモジュール上におよび/または同じ集積回路パッケージ内に配置される、複数の集積回路装置からの均一のおよび不均一の両方の終端の寄与terminationcontributionを包含するように本明細書では広く使用する。図2A~図2Eは、着脱式メモリモジュールを挿入するための1つまたは複数のスロットまたはコネクタを有するメモリシステム内の、平衡したオンダイターミネーションへの例示的な取り組みを示す。図2Aの例示的なモジュールベースのメモリシステム180を参照して、1つまたは複数のメモリモジュール185のそれぞれは、モジュール基板186のそれぞれの反対面に配置される少なくとも2つのメモリ装置のランク、ランクAおよびランクBを含むとみなされる。モジュール上の各メモリ装置191すなわち両方のランクのメモリ装置は、例えばこれだけに限定されないが、アドレスリンクAddr[n-1:0]、コマンドリンクCmd[m-1:0]、および1つまたは複数のタイミング関係のリンク例えばクロックリンク、Clk、およびクロックイネーブルリンク、ClkEnが含まれ得る、1組の共通すなわち共用のモジュール制御/アドレスMCAリンクを介してメモリコントローラ181に結合される。それに対し、メモリ装置の2つのランクは、それぞれのランク制御RCリンクのセットに結合され、その各セットは、例えばこれだけに限定されないが、チップ選択リンクランクAのメモリ装置ではCSA、ランクBのメモリ装置ではCSB、および終端制御リンクランクAのメモリ装置ではTCA、ランクBのメモリ装置ではTCBを含むことができる。さらに、所与のランク内で、各メモリ装置は1組のそれぞれの双方向データリンクDQおよび単方向データ制御リンクに結合され、その後者は、例えばこれだけに限定されないが、1つまたは複数のデータマスクリンクDMおよび1つまたは複数のデータタイミングリンクDQS、例えばストローブ信号、クロック信号、またはデータの宛先内でデータリンクサンプリングのタイミングを制御する他のタイミング信号の伝達用を含むことができる。さらに、データ関連リンクDQ、DM、DQSの各セットは、各ランク内の個々のメモリ装置に結合され、そのため図示の2ランクモジュール185では、メモリモジュール基板186の表面/裏面上で互いのすぐ反対側に配置される2つのメモリ装置がそれぞれのデータ関連リンクの各セットに共通して結合される。図2に示す個々の信号リンクは、これだけに限定されないが、メモリコントローラ181内の終端回路、受信回路、および/または伝送回路からメモリコントローラの外部端子まで延びるオンコントローラセグメント、メモリコントローラ181の外部端子からメモリモジュールスロットの少なくとも1つすなわちモジュールスロット1、モジュールスロット2等の中のコネクタ端子まで延びるコントローラからモジュールへのセグメント、例えばコネクタの相手側端子に嵌るようにメモリモジュールの端部に配置されるコネクタ端子192から、モジュールスロット内に挿入されるメモリモジュール上に配置される少なくとも1つのメモリ装置191の外部端子まで延びるオンモジュールセグメント、およびパッケージの配線構造例えばビア、ボンドワイヤ等により少なくとも1つのメモリ装置の外部端子から、メモリICダイ上の終端回路、受信回路、および/または伝送回路まで延びるオンメモリセグメントが含まれる、複数のセグメントによって形成することができる。信号リンクのコントローラからモジュールへのセグメントおよびオンモジュールセグメントは、例えばこれだけに限定されないが、プリント回路基板例えば基板186の表層および/または内層に配置される導電トレース、様々な基板層に配置されるそのようなトレースを互いに結合するためのビア、および/または様々な種類の可撓ケーブルもしくは剛性ケーブル例えば導電トレースがその上に形成されたポリイミドテープによって形成することができる。引き続き図2Aを参照し、メモリシステム180は、単一のモジュールスロット例えばモジュールスロット1しか含まなくてもよく、または1つもしくは複数の追加のメモリモジュールを挿入できるようにするための、追加のモジュールスロット例えばモジュールスロット2...モジュールスロットNを含んでもよい。後者複数のモジュールスロットの場合、モジュール制御/アドレスリンクを、占有された全てのモジュールスロット内のメモリ装置に並列に結合できる一方、異なるセットのランク制御リンクを、占有されたモジュールスロットのそれぞれの中のメモリ装置の個々のランクに結合することができるしたがって、例示的メモリシステム180では、ランク制御リンクの全セットをCSA[N:1]、CSB[N:1]、TCA[N:1]、TCB[N:1]として示し、Nのモジュールスロットのそれぞれは、デュアルランクメモリモジュール185で占有することができる。データ関連リンクの各セットは、ランクごとにメモリ装置に並列に結合することができ、そのため個々のデータ関連リンクは、メモリシステム内のランクの総数に等しいいくつかのメモリ装置Nに結合される。例示的メモリシステム180では、メモリの読取操作および書込み操作が、被選択ランクの全ての装置に対して並列に実行される。つまり、メモリコントローラ181は、Nのチップ選択信号の1つすなわちNメモリモジュールのうちの1つのメモリモジュール上のランクAの装置を選択するためのCSA[N-1:0]の1つ、またはNメモリモジュールのうちの1つのメモリモジュール上のランクBの装置を選択するためのCSB[N-1:0]の1つをアサートして、モジュールコマンド/アドレスラインMCAを介してメモリアクセスコマンドを受け取るためにメモリ装置191の被選択ランクを有効にし、被選択ランクに関する所望の信号リンク終端を確立するために、必要に応じて終端制御信号もアサートする。詳細図193に示す一実施形態では、所与のランク内の各メモリ装置191が、3つのオンダイターミネーション状態、つまりOFFすなわち高インピーダンスまたは開路open、したがって終端なし、R1第1の終端インピーダンス、またはR2第2の終端インピーダンスのうちの1つを選択することにより、入力される終端制御信号およびチップ選択信号図示の装置はメモリランクAに含まれるので、図示の例ではTCAおよびCSAに応答する制御ロジック194を有する、単一のメモリ集積回路を含む。より具体的には、入力される終端制御信号がロジック‘0’状態すなわちアクティブロジックの状態にもよるが、高信号または低信号であり得るTCA=0にある場合、OFF状態が選択され、終端が無効にされる。それに対し、終端制御信号がロジック‘1’状態にある場合、チップ選択信号がロジック低状態CSA=0にある場合、または入力コマンドがメモリ書込みコマンドではないCMD<>書込み場合は終端値R1が適用され、またはチップ選択信号がロジック高状態CSA=1にあり、入力コマンドがメモリ書込みコマンドであるCDM=書込み場合は終端値R2が適用される。オンダイターミネーションモードの選択について、マルチプレクサ196および制御ロジック194からのマルチプレクサ制御信号198に応答したマルチプレクサ196の出力選択により図2Aに概念的に示す。代替的実施形態では、他の選択回路を使用してもよい。また、図示のように、そのいずれも無効にするすなわちそれにより高インピーダンスを適用することができるR1およびR2の終端インピーダンス設定を記憶するために、1つまたは複数のレジスタ195を設けることができる。終端モードの選択に応じて、適切な終端設定信号を終端回路199に適用して、指定したオンダイターミネーションを受信機197の入力において確立する。具体的に示さないが、双方向の信号伝送を可能にするために、終端回路199の一部または全てを形成するプルダウン、プルアップ駆動素子を含むことができる送信機を例えば双方向のDQリンクおよびDQSリンクに結合される入力信号リンクに結合してもよい。図2Bは、図2Aのシステム内のメモリコントローラによって有効にされ得るオンダイターミネーション設定の例示的なテーブル210を示す。この例では、メモリシステムが2つのメモリモジュールモジュール1、モジュール2で占有されているとみなし、そのそれぞれはメモリ装置の2つのランクランクA、ランクBを含む。テーブル210が例証するように、メモリコントローラは、書込み先のランクに応じて4つのメモリランク内で様々な終端設定を有効にする図面に示さないが、コントローラは、メモリ読取操作中は全てのメモリランク内でオンダイターミネーションを無効にするとみなす。より具体的には、図示の例では、書込み対象のランクすなわちそのチップ選択信号のアサートによって選択されるランクを含むメモリモジュール内で比較的高いインピーダンスのオンダイターミネーションすなわち本明細書ではソフト終端と呼ぶ弱い終端が望まれ、非選択ランクを含むメモリモジュールすなわち非選択メモリモジュール内で比較的低いインピーダンスのオンダイターミネーションすなわち本明細書ではハード終端と呼ぶ強い終端が望まれるとみなす。一実施形態では、例えばソフト終端は120オームでありハード終端は40オームまたは60オームだが、システムの特性に応じて他の任意のハード終端値および/またはソフト終端値を適用することができる。メモリ書込みのために選択されるランク内でのみ、R2の終端インピーダンスを選択できるようにするすなわち個々のメモリ装置は、R2終端を選択するために入力書込みコマンドを登録しなければならない実施形態では、所望のソフト終端値RSoftに一致するようにR2の終端値をプログラムできる一方、R1の終端値は所望のハード終端値の2倍すなわち2RHard、ただしRHardは所望のハード終端であるであるようにプログラムされる。この操作により、非選択メモリモジュールのメモリ装置の各ランク内で、平衡したオンダイターミネーションを有効にすることにより所望のハード終端を達成できる一方で、他方のメモリモジュールの2つのランクのうちの一方に書込み操作を指図することにより所望のソフト終端を達成することができる。より具体的には、テーブル210によって例証するように、モジュール1のランクAに書き込むとき、メモリコントローラはモジュール2のランクAおよびランクBに終端制御信号をアサートし、それにより各ランク内に2RHardの平衡した並列のオンダイターミネーションを、したがって所望の正味終端RHardを信号リンクごとに確立する。先に論じたように、非選択メモリモジュール内の終端素子まで所与の信号リンクを介して流れる信号電流または終端電流は、終端が有効にされた2つの装置間で分割されるので、この信号電流は、非選択メモリモジュールの2つのランクのうちの一方でしかオンダイターミネーションを有効にしない場合に適用されることになるインダクタンスの約半分の正味パッケージインダクタンスを流れる。各メモリ装置が、例えばパッケージのビアや他の信号伝導構造があることによりかなりのパッケージインダクタンスを含む実装形態では、同時スイッチング出力SSOノイズのレベルを大幅に低減することができ、システムの電源品質を改善し、それにより全体として信号マージンを改善する。引き続きテーブル210を参照し、モジュール1のランクAへの書込みについて続けると、モジュール1のランクAへの書込みは所望のソフト終端RSoftの終端を有効にするので、モジュール1のランクBすなわち非選択ランク内の終端は例えばそのランクへの終端制御信号をデアサートすることにより無効にされる。モジュール1のランクBに書き込むとき、上述したように非選択メモリモジュールモジュール2内で平衡したオンダイターミネーションが有効にされすなわち、非選択メモリモジュールの2つのランクのそれぞれにおいてR12RHard終端が有効にされ、それにより効果的に低減されたパッケージインダクタンスとともにリンクごとの所望の終端RHardを達成する、モジュール1のランクAおよびランクBにアサートされる終端制御信号は反転される。つまり、ランクAへの終端制御信号がデアサートされる一方で、ランクBへの終端制御信号がアサートされ、それによりランクBが、入力書込みコマンドの登録に応答して所望のソフト終端RSoftR2を適用できるようにする。図2Bを続けると、モジュール2のランクAおよびランクBを対象とする書込み操作中の終端制御は、2つのメモリモジュール内で適用される終端が反転されることを除き、モジュール1のランクAおよびランクBへの書込み中と本質的に同じである。つまり、モジュール2のランクまたはランクBへの書込みでは、モジュール1の両方のランク内で平衡したオンダイターミネーション2RHardが有効にされるそれにより効果的に低減されたパッケージインダクタンスとともにリンクごとの所望の終端RHardを達成する一方、終端RSoftは、モジュール2の非選択ランク内の終端を無効にするモジュール2内の書込み対象のランク内でのみ有効にされる。図2Cは、メモリ書込み中の非選択メモリモジュール内の平衡したオンダイターミネーションを含む、図2Bに示す終端構成を確立するために、図2Aのメモリコントローラ181によって実行され得る例示的なシステム初期化操作を示す。最初に221で、メモリコントローラが、占有されたモジュールスロットの数MCおよび挿入された各メモリモジュールのメモリランクの数RCを求め、さらにモジュールインデックス‘i’およびランクインデックス‘j’をゼロに初期化する。したがって、図2Bの2モジュール、モジュール当たり2ランクの例から推論すると、モジュール数は1から所与のシステム内で利用可能なモジュールスロットの数に及ぶことができ、各メモリモジュール内に含まれるランク数は、独立に異なることができすなわちモジュールごとに異なるランク数、1からメモリランクの実現可能な任意の数に及ぶことができる。逆に、所与のシステムではモジュール数を固定することができかつ/または221における操作の全てもしくは一部を省略できるように、モジュール当たりのランク数を固定することができる。いずれにせよメモリコントローラは、システム構成に関する情報例えばモジュール数、各モジュール内に含まれるランク数を、モジュールスロットをクエリすることにより、直列プレゼンス検出SPDまたは他のオンモジュール、非モジュール記憶素子を読み取ることにより、他のシステムコンポーネント例えば起動コード等を実行するプロセッサまたは他の任意の情報源から情報を受け取ることにより、受け取ることができる。図2Cを続けると、223で、メモリコントローラがモジュール[i]、ランク[j]の各メモリ装置の終端値R1をRCRHardになるように設定し、ただし‘’は乗算を示し、‘RC’はモジュール[i]のランク数であり、したがってモジュール[i]に結合される所与の信号リンクを終端させるためにオンダイターミネーションを同時に有効にするメモリ装置の数である。225で、メモリコントローラがモジュール[i]、ランク[j]の各メモリ装置の終端値R2を、書込み対象のランクによって適用される所望のオンダイターミネーションであるRSoftになるように設定する。一実施形態では、メモリコントローラが、モジュールコマンド/アドレスラインを介して1つまたは複数のレジスタ書込みコマンドを発行し、プログラムされているメモリランクに対してチップ選択信号またはブロードキャスト命令に応答して複数のランクをプログラムする場合は複数のチップ選択信号をアサートすることにより、メモリ装置のランク内で終端値R1およびR2を設定する。この終端値設定すなわちオンダイターミネーションを有効にするとき適用すべきインピーダンスを表すビットパターンは、モジュールコマンド/アドレスライン上で、またはデータ関連信号リンク例えばDQおよび/またはDMを介して部分的にもしくはその全体を伝送することもできる。いずれにせよ、アサートされた1つまたは複数のチップ選択信号によって選択されるメモリ装置は、指定の1つまたは複数のレジスタ内に終端値設定を記憶することによりレジスタ書込みコマンドに応答し、それによりレジスタプログラミング操作を達成する。引き続き図2Cを参照し、ランクインデックスを227でインクリメントし、229で評価して、所与のモジュールの最後のランクの終端値設定がプログラムされているかどうかを判定する。最後のランクがまだプログラムされていない場合、223および225のプログラミング操作すなわち終端値R1およびR2の設定を新たなランクについて繰り返し、その後、227および229でランクインデックスをインクリメントして再度評価する。メモリモジュール[i]の最後のランクがプログラムされていると判定すると229における肯定的な判定、231でモジュールインデックスをインクリメントしかつランクインデックスをゼロにリセットし、235で評価する。最後のモジュールのランクの終端設定がプログラムされていない場合すなわち235における否定的な判定、223、225、227、および229の操作を繰り返して次のメモリモジュールのランクを順にプログラムする。さもなければ、最後のモジュールの終端値設定がプログラムされている場合235における肯定的な判定、メモリモジュール内のオンダイターミネーション設定の初期化を完了したとみなす。引き続き図2Cを参照し、終端設定R1およびR2は、223、225で示す2つの操作の代わりに単一のレジスタ書込み操作でプログラムできることに留意すべきである。また、所与のメモリモジュールのランク内、あるいは複数のメモリモジュールのランク内の終端値設定は、共用のコマンドまたは1組のコマンド例えば複数のチップ選択信号を同時にアサートすることにより複数のランクに有効にブロードキャストされるレジスタ書込みコマンドによってプログラムし、それにより、図示のランクごと、モジュールごとの例よりも少ないプログラミング操作で確立することができる。より広くは、図2Cに示す初期化手続き、または以下に示して説明する他の初期化実施形態の代わりに、装置および/またはシステムを製造する間に終端構成をあらかじめ設定してもよい。図2Dは、挿入されたメモリモジュールのメモリ装置内の終端設定を初期化した後、メモリコントローラによって実行され得る例示的な書込み操作を示す。251で、メモリコントローラが、モジュール[i]のランク[j]すなわち書込み対象のランクに対して終端制御信号をアサートし、253で、メモリコントローラが、ランク[j]以外のモジュール[i]の各ランクに対して1つまたは複数の終端制御信号をデアサートする。255で、メモリコントローラがモジュール[i]以外の各モジュールの全てのランクに対して終端制御信号をアサートする。この操作により、平衡した複数装置によるオンダイターミネーションが、モジュール[i]を除く全てのマルチランクメモリモジュール内で有効にされる。257に示すように、モジュール[i]のランク[j]に書込みコマンドが発行されるとこの書込みコマンドは、終端制御信号のアサート/デアサートと同時に、その前に、またはその後に発行することができる、ランク[j]のメモリ装置のそれぞれは、1組のそれぞれのデータ関連信号リンク例えばDQ、DM、DQSを終端させるためのオンダイターミネーション値RSoftを適用することによって応答し、それにより図2Bに示す終端構成を確立する。平衡したオンダイターミネーションにより、他の信号リンク例えばMCAリンクもさらにまたは代わりに終端させることができる。ブール論理の観点から言えば、デュアルランクモジュールによって占有されたすなわち図2Aに示すようなシステム内のメモリコントローラによって生成される終端制御信号は、258に示すように表すことができる。つまりメモリコントローラは、以下の場合に所与のモジュールのメモリランクAに対して終端制御信号をアサートしすなわちTCA[i]、その場合とはつまり、1書込み操作の一部としてそのランクに対するチップ選択信号をアサートするまたはアサートすべきすなわちCSA[i]が高であり、書込み操作WRを信号伝達し、それによりモジュール[i]のランクAへの書込みを指示する場合、または2書込み操作を信号伝達するが、モジュールの両方のランクに対するチップ選択信号が低でありもしくは低であるべきすなわち/CSA[i]/CSB[i]WRによって示すように書込み操作が別のモジュールを対象とし、ただし‘/’は論理‘否定’を示し、‘’は論理積を示す場合である。同様に、メモリコントローラは、以下の場合に所与のモジュールのメモリランクBに対して終端制御信号をアサートしすなわちTCB[i]、その場合とはつまり、1書込み操作の一部としてそのランクに対するチップ選択信号をアサートしもしくはアサートすべきすなわちCSB[i]が高であり、書込み操作WRを信号伝達する場合、または2書込み操作を信号伝達するが、モジュールの両方のランクに対するチップ選択信号が低であるすなわち/CSA[i]/CSB[i]WR場合である。代替的実施形態では、終端制御信号の状態を定めるために他の論理条件を使用してもよい。さらに図示の例では、所与のランクに対して終端制御信号をアサートするための条件が満たされない場合、メモリコントローラは終端制御信号をデアサートする。一実施形態では、メモリコントローラは、それぞれの書込み操作の後、終端制御信号をデアサートされた状態にリセットすることができる。あるいはメモリコントローラは、入力コマンドストリームによって命令される場合にのみ終端制御信号の状態を変更することができる。したがって、複数の2ランクメモリモジュールによって占有されたシステムでは、メモリコントローラは所与のメモリモジュールについて、そのメモリモジュールのランクAへのメモリ書込み中にTCA制御信号をアサートし、TCB信号をデアサートし、次のメモリアクセス操作もメモリモジュールのランクAへのメモリ書込みであると判断すると、それらの終端制御信号の状態を変えないままにしておくすなわち終端制御信号の状態を維持することができる。同様に、たとえ所与のモジュール内の書込み対象のランクがある書込み操作から次の書込み操作に変わっても、正味オンダイターミネーションRHardを確立するために非選択モジュールに適用される終端制御信号を変えないままにしておくことができる。続いて起こるメモリアクセス操作が同じメモリモジュールのランクBへの書込みである場合、メモリコントローラは、TCAおよびTCBの信号の状態を入れ替えてTCBをアサートし、TCAをデアサートして所望の終端を確立することができる。一つには以下に記載する代替的実施形態との違いを強調するために、この信号状態の遷移を図2Eの271、273、および275に示す一連の書込み操作によって示す。図3A~図3Dは、マルチランクメモリモジュールによって占有された単一のメモリモジュールスロットを有するメモリシステム例えば単一のモジュールスロットに限定される図2Aのメモリシステム180内の、平衡した終端への例示的な取り組みを示す。より具体的には、図3Aは、デュアルランクメモリモジュール内のメモリ装置のランクに書き込むとき、メモリコントローラ例えば図2Aの要素181によって選択され得る平衡終端設定のテーブル280を示す。このシステムはメモリモジュールを1つしか含まないので、全ての書込み操作において、そのメモリモジュールの一方のランクまたは他方のランクが書込みデータの宛先すなわち書込み対象のランクとなる。その結果、一実施形態ではR1の終端設定を2RSoftになるようにプログラムし、終端値R2の適用を無効にすることによりまたはR2も2RSoftになるように設定することによりメモリモジュール内でソフト終端が確立され、ただしRSoftは所望の終端である。この操作により、書込み操作中にランクAおよびランクBの両方に終端制御信号をアサートすることにより、平衡した複数装置によるオンダイターミネーションを確立することができ、それにより所与の信号リンクを介して流れる信号電流が、それぞれのランクの終端が有効にされた2つのメモリ装置間で分割され、メモリ装置の2つのランクのうちの一方でしかオンダイターミネーションを生じさせない場合に適用されることになるインダクタンスの約半分の正味パッケージインダクタンスを流れる。上記で論じた電源品質の利点すなわちデータ依存終端電流によって引き起こされるSSOノイズを大幅に減らし、システムの電源品質を改善し、それにより全体として信号マージンを改善することができるに加え、書込み対象のランクがランクAからランクBに、またはその逆に変わるとき、終端制御信号を変えることなく維持するしたがって終端スイッチング遅延および/または関係するオーバーヘッドを回避することができる。これについては、書込み対象のランクにかかわらず、同一状態の終端制御を選択すること両方のランクでR1により図3Aの中で明確にする。引き続き図3Aを参照し、単一モジュールシステム内で適用されるソフト終端は、図2Bに関して記載したマルチモジュールシステム内で適用されるソフト終端よりも強いことがある。一実施形態では、例えばソフト終端はマルチモジュールシステムにおけるハード終端と同様の40オームまたは60オームだが、より高いまたはより低い他の任意のソフト終端値を適用してもよい。図3Bは、図3Aに示す平衡したオンダイターミネーション構成を確立するために、メモリコントローラによって実行され得る例示的なシステム初期化操作を示す。最初に291で、メモリコントローラは、単一のモジュールがあることならびにモジュール当たりのランク数すなわち図3Aに関しては専ら例示目的で2つのランクを仮定するを求めるまたは検出する。図2Cの初期化操作と同様に、メモリコントローラは、システム構成に関する情報例えば単一のモジュールおよびその中のランク数を、1つまたは複数のモジュールスロットをクエリすることにより、SPDメモリまたは他のオンモジュール不揮発性記憶素子を読み取ることにより、他のシステムコンポーネントまたは他の任意の情報源から情報を受け取ることにより、受け取ることができる。また、システム内で決められている場合、メモリコントローラは所与のランク数を想定することができる。例えば、メモリコントローラが少なくとも1つのメモリモジュールスロット内のデュアルランクモジュールに対して動作するよう構成される場合、そのメモリコントローラは、2つのメモリランクがあると想定し、その想定から次へ進むことができる。図3Bの操作293において続け、メモリコントローラが、ランク[j]の各メモリ装置の終端値R1をRCRSoftになるように設定し、ただし‘’は乗算を示し、‘RC’はランク数であり、したがってモジュールに結合される所与の信号リンクを終端させるためにオンダイターミネーションを同時に有効にするメモリ装置の数である。295で、メモリコントローラが、終端値R2の適用を無効にするまたはランク[j]の各メモリ装置の終端値R2をRCRSoftに、したがってR1終端値に一致するように設定する。メモリコントローラは、図2Cに関して上述したようにレジスタプログラミング操作を広く実行することにより、メモリ装置の各ランク内の終端値R1またはR2を設定することができる終端値R2の適用を無効にすることを含む。引き続き図3Bを参照し、ランクインデックスを297でインクリメントし、299で評価して、最後のランクがプログラムされているかどうかを判定する。最後のランクがプログラムされていない場合、297および299のプログラミング操作を新たなランクすなわちインクリメントされたランクインデックスによって示されるについて繰り返し、その後、297および299でランクインデックスをインクリメントして再度評価する。全てのランクがプログラムされていると判定すると299における肯定的な判定、オンダイターミネーション設定の初期化を完了したとみなす。図2Bに関して論じたように、アサートされたチップ選択信号に結合される全ての装置に終端プログラミングコマンドを事実上ブロードキャストできるように、複数または全てのランクに対してチップ選択信号をアサートすることにより、メモリランクの2つ以上または全ての中でオンダイターミネーション設定を同時に設定することができる。図3Cは、終端設定を初期化した後、メモリコントローラによって実行され得る例示的な書込み操作を示す。図示のように311で、メモリコントローラが、ただ1つ装着されたメモリモジュールのランク[j]に対して終端制御信号をアサートし、それにより図3Aに示す終端構成を確立する。したがって、313に示すようにメモリ装置の所与のランクに書込みコマンドが発行されるそのコマンドは終端制御信号のアサートと同時に、その前に、またはその後に発行することができる場合、少なくともデータ、データマスク、および/またはデータタイミング信号を伝えるために使用される信号電流およびことによるとMCAリンク上で伝えられる信号などの他の信号が、それぞれのメモリランクのメモリ装置間で分割される。つまり、各信号リンクは同じ有効な終端この例ではRSoftによって終端されるが、平衡したオンダイターミネーションに関与するメモリ装置のランク数に応じて正味SSOノイズは減るすなわち約1/RC倍減る。図3Dは、図3A~図3Cに関して記載した単一モジュールシステム内の一連の例示的な連続書込み操作331、333、335を示し、一方のメモリランクから他方のメモリランクに書込みデータの宛先を切り替えるときに終端制御信号を変える必要がないことを強調している。先に論じたように、これにより、終端制御信号の設定を変える必要がないので、メモリモジュールの異なるランクを対象とする連続書込み操作における全体的なシステム待ち時間を減らすことができる。図3Aに短い間戻り、どちらのランクが書込み対象であるかにかかわらず、メモリ装置の両方のランクが同じ終端値を適用していることが見て取れる。より広くは、RCランクを有するモジュールでは、当てはまる全てのランクがオンダイターミネーションを有効/無効にし、同じオンダイターミネーションをロックステップ方式で適用することができる。したがって一実施形態では、マルチランクメモリモジュールが、図2Aの例示的メモリモジュール185における、それぞれのランクのメモリ装置に結合される複数の終端制御入力とは対照的にメモリモジュールの全てのメモリ装置の終端制御入力に共通して結合される単一の終端制御入力を有する。さらに、より大規模なシステムでは、メモリモジュール上の終端設定を制御するために、終端制御リンクを1つだけメモリモジュールまたはメモリモジュールスロットにルートする必要があり、終端制御出力を1つだけメモリコントローラIC内に設ける必要がある。図4は、書込み対象のランクを含むかどうかにかかわらず、したがってシステム内のメモリモジュールの数にかかわらずすなわち平衡したオンダイターミネーションが非選択メモリモジュール内でしか適用されない図2Bに示す例示的な終端構成とは対照的に、メモリ書込み操作中に平衡したオンダイターミネーションを適用することができるマルチランクメモリモジュール345の一実施形態を示す。図示のように、このメモリモジュールは、図2Aのメモリモジュール185とメモリコントローラ181との間と全く同じ1組の信号リンクMCA、DQ、DQS、DM、およびRCAを介してメモリコントローラ343に結合することができ、したがってそのメモリモジュールと完全にピン互換があり得る。さらに、2つの終端制御リンクTCA、TCBのそれぞれが、それぞれのランク内のメモリ装置ではなく各メモリランク内の各メモリ装置に結合されることを除き、入力信号リンクは図2Aに示すのと本質的に同じ方法で個々のメモリ装置350にルートすることができる。したがって詳細図352に示すように、各メモリ装置350は、TCAおよびTCB終端制御信号を受け取るためにそれぞれ結合される2つの終端制御入力TC1およびTC2と、4つのあり得る終端制御状態のどれが終端制御信号によって伝えられるのかに応じて少なくとも3つのオンダイターミネーション設定、OFF、R1、およびR2のうちの1つを選択する制御ロジック364とを含む4つの状態のうちの1つは、例えば第4のオンダイターミネーション設定のために確保される。より具体的には、制御ロジックは、両方の入力における終端制御信号が低すなわちTC1=TC2=0の場合はオンダイターミネーションを無効にしすなわちオンダイターミネーション回路369を信号リンクから切り離し、それにより高インピーダンス状態を信号リンクに与え、さもなければ、2つの終端制御信号のどちらが発生するのかに応じて終端値R1またはR2をオンダイターミネーション回路369として適用できるようにする。先に述べたように、両方の終端制御信号が高すなわちTC1=TC2=‘1’の場合に適用すべき終端設定は、例えば入力CSにおいてチップ選択信号をアサートすることにより、および/または1つもしくは複数の特定のコマンドを登録することによりそれ自体を動的にトリガすることができる第3の終端抵抗のために例えば確保される。さらに、さらに他の終端設定を選択できるようにするために、1つまたは複数の追加の終端制御信号を各メモリ装置に与えるかつメモリモジュール345に与え、オンボードでルートすることができる。オンダイターミネーションモードの選択について、マルチプレクサ366および制御ロジック364からのマルチプレクサ制御信号368に応答したマルチプレクサ366の出力選択により図4Aに概念的に示す。代替的実施形態では、他の選択回路を使用してもよい。また、図示のように、そのいずれも無効にするすなわちそれにより高インピーダンスを適用することができるR1およびR2の終端インピーダンス設定を記憶するために、1つまたは複数のレジスタ365を設けることができる。終端モードの選択に応じて、適切な終端設定信号を終端回路369に適用して、指定したオンダイターミネーションを受信機367の入力において確立する。具体的に示さないが、双方向の信号伝送を可能にするために、終端回路199の一部または全てを形成するプルダウン、プルアップ駆動素子を含むことができる送信機を例えば双方向のDQリンクおよびDQSリンクに結合される入力信号リンクに結合してもよい。図4Bは、メモリコントローラ343により、図4Aのデュアルランクメモリモジュール345内で有効にされ得る1組の例示的なオンダイターミネーションを示す。図示のように、メモリコントローラは、書込み先のランクに応じて4つのメモリランク内で様々な終端設定を有効にする図面に示さないが、メモリコントローラは、メモリ読取操作中は全てのメモリランク内でオンダイターミネーションを無効にするとみなす。より具体的には、図示の例では、書込み対象のランクを含むメモリモジュール内でソフト終端が望まれ、非選択メモリモジュール内でハード終端が望まれるとみなす。さらに、平衡したオンダイターミネーションを非選択メモリモジュール内でしか適用しない図2Bの実施形態とは対照的に、書込み対象のランクを含むメモリモジュールを含め、全てのメモリモジュール内で平衡したオンダイターミネーションを適用する。この操作は、図4Aに関して詳述するメモリ装置のそれぞれの中でマルチビット、チップ選択非依存、マルチビット終端制御を行うことにより少なくとも部分的に可能となる。すなわち、チップ選択信号のアサートにより選択されていないメモリ装置内すなわち非選択ランク内でさえ少なくとも3つの異なるオンダイターミネーション状態OFF、R1、R2を確立できるので、メモリコントローラは、メモリ装置の全てのランク内でオンダイターミネーションを完全に無効にすることに加えてハードまたはソフトオンダイターミネーション状態を指定できるようになり、それにより、書込み対象のランクを含むモジュール内の複数のランクまたは全てのランク間でソフトオンダイターミネーションを平衡させるまたは分散させもしくは共有させることが可能になる。具体的に図4Bのテーブルを参照し、モジュール1のランクAへの書込み中、メモリコントローラは、モジュール1の各ランク内でR2オンダイターミネーション状態を有効にすることにより、書込み対象のランクを含むメモリモジュール内で平衡したソフトオンダイターミネーションRSoftを確立する。この例では2つのランクがあるので、各ランク内のR2終端値は2RSoftにプログラムされており、それにより、両方のオンダイターミネーションすなわちランクAのメモリ装置およびランクBのメモリ装置内を有効にするとき、所与の信号リンクに関してRSoftの正味終端インピーダンスをもたらす。図2Bの実施形態と同様に、メモリコントローラは、各非選択モジュールこの第1の例ではモジュール2の各ランク内でR1オンダイターミネーション状態を有効にすることにより、非選択メモリモジュールのそれぞれの中で平衡したハードオンダイターミネーションを確立する。この場合もやはり、この例では2つのランクがあるので、各ランク内のR1終端値は2RHardにプログラムされており、それにより、両方のオンダイターミネーションを有効にするとき、所与の信号リンクに関してRHardの正味終端をもたらす。一実施形態では、正味ソフト終端RSoftを例えば120オームとすることができ、したがって2ランクメモリモジュールでは、所望のソフト終端を確立するために、各ランクのメモリ装置が、所与の信号リンクに240オームの終端負荷を切替可能に結合できるようにすることができる。そのような実施形態では、正味ハード終端RHardを例えば40オームまたは60オームとすることができ、したがって2ランクメモリモジュールでは、所望のハード終端を確立するために、各ランクのメモリ装置が、所与の信号リンクに80オームまたは120オームの終端負荷を切替可能に結合できるようにすることができる。上記のインピーダンス値は単に例として与えたもので、代替的実施形態では、およびシステムの特性に応じて変わり得る。図4Bを続けると、書込み対象のランクまたは書込み先が所与のメモリモジュールのランクAから同一モジュールのランクBに変わるとき、終端構成が変わらないままであることが見て取れる。書込み対象のランクがモジュール1からモジュール2に変わるとき、平衡したソフトオンダイターミネーションとハードオンダイターミネーションとがその2つのモジュール間で切り替わるが、他の点では上述の方法で遂行されるすなわち2RSoftのソフト終端がモジュール2の各ランク内で有効にされ、2RHardのハード終端がモジュール1の各ランク内で有効にされる。図4Cは、図4Bに示すモジュール平衡の終端構成を確立するために、メモリコントローラによって実行され得る例示的なシステム初期化操作を示す。最初に385で、メモリコントローラが、占有されたモジュールスロットの数MCおよび挿入された各メモリモジュールのメモリランクの数RCを求め、さらにモジュールインデックス‘i’およびランクインデックス‘j’をゼロに初期化する。したがって、図4Bの2モジュール、モジュール当たり2ランクの例から推論すると、モジュール数は1から所与のシステム内で利用可能なモジュールスロットの数に及ぶことができ、各メモリモジュール内に含まれるランク数は、独立に異なることができすなわちモジュールごとに異なるランク数、1からメモリランクの実現可能な任意の数に及ぶことができる。逆に、385における操作の全てまたは一部を省略できるように、所与のシステムではモジュール数を固定することができ、かつ/またはモジュール当たりのランク数を固定することができる。いずれにせよメモリコントローラは、システム構成に関する情報例えばモジュール数、各モジュール内に含まれるランク数を、モジュールスロットをクエリすることにより、直列プレゼンス検出SPDまたは他のオンモジュール記憶素子を読み取ることにより、他のシステムコンポーネント例えば起動コード等を実行するプロセッサから情報を受け取ることにより、またはそうした情報を他の任意の方法で得ることにより、受け取ることができる。図4Cを続けると、387で、メモリコントローラがモジュール[i]、ランク[j]の各メモリ装置の終端値R1をRCRHardになるように設定し、389で、メモリコントローラがモジュール[i]、ランク[j]の各メモリ装置の終端値R2をRCRSoftになるように設定し、ただし‘’は乗算を示し、‘RC’はモジュール[i]のランク数であり、したがってそのモジュールに結合される所与の信号リンクを終端させるためにオンダイターミネーションを同時に有効にするメモリ装置の数である。先に論じたように、メモリコントローラは、モジュールコマンド/アドレスラインを介して1つまたは複数のレジスタ書込みコマンドを発行し、プログラムされているメモリランクに対してチップ選択信号またはブロードキャスト命令に応答して複数のランクをプログラムする場合は複数のチップ選択信号をアサートすることにより、メモリ装置のランク内で終端値R1およびR2を設定することができる。この終端値設定すなわちオンダイターミネーションを有効にするとき適用すべきインピーダンスを表すビットパターンは、モジュールコマンド/アドレスライン上で、またはデータリンク例えばDQおよび/またはDMを介して部分的にもしくはその全体を伝送することもできる。いずれにせよ、アサートされた1つまたは複数のチップ選択信号によって選択されるメモリ装置は、指定の1つまたは複数のレジスタ内に終端値設定を記憶することによりレジスタ書込みコマンドに応答し、それによりレジスタプログラミング操作を達成する。引き続き図4Cを参照し、ランクインデックスを391でインクリメントし、393で評価して、所与のモジュールの最後のランクがプログラムされているかどうかを判定する。最後のランクがまだプログラムされていない場合、プログラミング操作すなわち終端値R1およびR2の設定を新たなランクについて繰り返し、その後、391および393でランクインデックスをインクリメントして再度評価する。メモリモジュール[i]の最後のランクがプログラムされていると判定すると393における肯定的な判定、395でモジュールインデックスをインクリメントしかつランクインデックスをゼロにリセットし、397で評価する。最後のモジュールのランクの終端設定がプログラムされていない場合、387、389、391、および393の操作を繰り返して次のメモリモジュールのランクを順にプログラムする。さもなければ、最後のモジュールがプログラムされている場合397における肯定的な判定、メモリモジュール内のオンダイターミネーション設定の初期化を完了したとみなす。図2Cに関して論じたように、終端設定R1およびR2は、図示の2つの操作387および389の代わりに単一のレジスタ書込み操作でプログラムすることができる。また、所与のメモリモジュールのランク内、あるいは複数のメモリモジュールのランク内の終端設定は、共用のコマンドまたは1組のコマンド例えば複数のチップ選択信号を同時にアサートすることにより複数のランクに有効にブロードキャストされるレジスタ書込みコマンドによって同時にプログラムし、それにより、図示のランクごと、モジュールごとの例よりも少ないプログラミング操作で確立することができる。図4Dは、挿入されたメモリモジュールのメモリ装置内の終端設定を初期化した後、図4Aに示すメモリコントローラによって実行され得る例示的な書込み操作を示す。405で、メモリコントローラが、モジュール[i]すなわち書込み対象のランクを含むメモリモジュールに対して終端制御信号TCBをアサートし、終端制御信号TCAをデアサートし、407で、メモリコントローラが、モジュール[i]以外の各モジュールすなわち各非選択メモリモジュールに対して終端制御信号TCAをアサートし、終端制御信号TCBをデアサートする。この操作により、RSoftの正味オンダイターミネーションインピーダンスを書込み対象のランクを含むモジュール内に適用し、RHardの正味オンダイターミネーションインピーダンスを各非選択モジュール内に適用した状態で、平衡した複数装置によるオンダイターミネーションが全てのメモリモジュール内で有効にされる。したがって、409に示すように書込みコマンドを実行すると、データ関連リンクは、書込み対象のランクを含むモジュール内ではソフト終端インピーダンスによって終端され、他のモジュールのそれぞれの中ではハード終端インピーダンスによって終端される。平衡したオンダイターミネーションにより、他の信号リンク例えばMCAリンクもさらにまたは代わりに終端させることができる。また、図4Dには一連の操作405、407、409を示すが、これらの操作のそれぞれは同時にすなわち時間の点で少なくとも部分的に重複してまたは任意の順序で実行することができる。例えば、各メモリモジュールのTCA信号およびTCB信号の状態は、メモリコントローラにより同時に確立され得る。また、メモリコントローラは、終端制御信号の状態を設定する前に、設定するのと同時に、または設定した後にメモリ書込みコマンドを出力することができる。上記で論じたように、メモリコントローラは、それぞれの書込み操作の後、終端制御信号をデアサートされた状態にリセットし、または入力コマンドストリームによって命令される場合にのみ終端制御信号の状態を変更することができる。したがって、複数の2ランクメモリモジュールによって占有されたシステムでは、メモリコントローラは、所与のメモリモジュールのランクへの書込み中、図4Bに応じてすなわち信号TCAおよびTCBの終端状態を設定することにより終端構成を確立し、次のメモリアクセス操作が同じメモリモジュール内のランクすなわちそのメモリモジュール上の同じランクまたは異なるランクを対象とするものであると判断すると、それらの終端設定を変えないままにしておくことができる。所与のモジュールのランクAへの書込みの後、例えば続いて起こるメモリアクセス操作が同じメモリモジュールのランクBへの書込みである場合、図4Eの一連の連続書込み操作421、423、425所与のモジュールのランクA、ランクA、およびランクBへの書込みによって示すように、メモリコントローラは終端制御信号の状態を維持し、それにより、訂正したオンダイターミネーション構成を確立するためにさもなければ引き起こされる可能性があるオーバーヘッド例えば待ち時間を回避することができる。図5は、上述のオンダイターミネーション回路例えば図2Aの終端回路199、および/または図4Aの終端回路369を実装するために使用することができる終端/駆動回路450の一実施形態を示す。図示のように終端/駆動回路450は、制御ロジック451と、信号受信中はオンダイターミネーション回路、信号伝送中は信号出力ドライバの役割を代替的に果たすことができるリンク装荷linkloading回路453とを含む。制御ロジック451は、図2Aおよび図4Aに示す制御ロジック要素すなわち要素194および364の中に含めることができ、図示の実施形態では、伝送イネーブル信号TxEn、伝送データ信号TxD、書込みイネーブル信号WE、チップ選択信号CS、1つまたは複数の終端制御信号TC1およびオプションでTC2、ならびに終端値設定TV1およびTV2を受け取る。受信専用単方向の信号リンクに結合される場合、制御ロジックに伝送イネーブル信号および伝送データ信号を提供する必要はないこの場合、回路450は専らオンダイターミネーション回路の役割を果たすことができる。また、終端/駆動回路450が、チップ選択信号または書込みイネーブル信号の状態に関係なく例えば専ら終端制御信号に基づいて終端負荷を適用する場合、チップ選択信号および書込みイネーブル信号も制御ロジック451に提供する必要がない。終端/駆動回路450は、伝送イネーブル信号TxEnがアサートされるときはプッシュプル出力ドライバの役割を果たし、伝送イネーブル信号がデアサートされるときにオンダイターミネーション機能に切り替わる。より具体的には、伝送イネーブル信号がアサートされるとき、制御回路は、伝送データ状態TxDに応じてプルアップおよびプルダウンスイッチバンク457aおよび457b内のスイッチング素子を選択的に有効にして、伝送データを表す所望の出力信号を確立する電流をソースまたはシンクし、それにより信号電流がリンク入出力I/Oノード460を介して流れることを可能にする。伝送イネーブル信号がデアサートされるとき、制御回路は1つまたは複数の終端制御信号、終端値信号、ならびにオプションでチップ選択信号および書込みイネーブル信号の状態に応じて、同じプルアップおよびプルダウンスイッチバンク内のスイッチング素子を選択的に有効にして、リンクI/Oノード460に所望のオンダイターミネーション負荷を切替可能に結合する。図示の特定の実施形態では、スイッチバンク457aは、リンクI/Oノード460と上側供給電圧V例えばVDDやVDDIOとの間に並列に結合される1組のP-MOSP型金属酸化膜半導体トランジスタ458によって実装されるのに対し、スイッチバンク457bは、リンクI/Oノード460と下側供給電圧V-例えば接地、VSS、VSSIOとの間に並列に結合される1組の相手側N-MOSN型MOSトランジスタ459によって実装される。P-MOSトランジスタおよびN-MOSトランジスタのゲートは、制御ロジック451がイネーブル信号線455a、455b上でアサートし、デアサートするそれぞれのイネーブル信号によって制御され、それにより、N-MOSトランジスタおよび/またはP-MOSトランジスタの所望の組合せを導電状態または部分的な導電状態に切り替え、伝送/終端回路内で所望の伝送状態および/または終端状態を確立することを可能にする。より具体的には、導電状態に切り替えられるP-MOSトランジスタの数が上側供給電圧VとリンクI/Oノード460との間の有効負荷を制御するため、電流ソース伝送状態が要求される場合例えばTxEn=1、TxD=1、上側信号供給電圧ノードと信号I/Oノードとの間で低いまたは極僅かなインピーダンスを達成するために、スイッチバンク457a内の所定数のP-MOSトランジスタを導電状態に切り替える一方で、下側信号供給電圧ノードを信号I/Oノードから切り離すために、スイッチバンク457b内の全てのN-MOSトランジスタを同時に非導電状態に切り替えることができる。逆に、電流シンク伝送状態が要求される場合例えばTxEn=1、TxD=0、所定数のN-MOSトランジスタを導電状態に切り替えることができ、全てのP-MOSトランジスタを非導電状態に切り替えることができる。所与の出力信号を確立するためにオンにするN-MOSトランジスタおよびP-MOSトランジスタの厳密な数は固定することができ、またはシステム製造中にもしくはシステム実行時の間に較正することができる。較正の場合、例えば図2Aのレジスタ195または図4Aのレジスタ365に対応する1つまたは複数のオンチッププログラム可能レジスタ461は、所与のスイッチバンク457a、457b内のトランジスタのどれを、および/または何個をデータ伝送中に有効にすべきかを制御する値を記憶するためのフィールドを含み、それにより信号駆動強度を実行時較正操作で調節可能にすることができる。非伝送モードが信号伝達されるが例えばTxEn=0、他の入力制御信号TC1、TC2、CS、および/またはWEがオンダイターミネーションを有効にすべきだと指示する場合、制御ロジック451は、所望のオンダイターミネーションインピーダンスを確立するために、スイッチバンク457b内のNMOSトランジスタ459のサブセット、およびスイッチバンク457a内のP-MOSトランジスタ458のサブセットを導電状態または部分的な導電状態に切り替えることにより終端モードに移行する。一実施形態では、終端モード中にオンにするN-MOSトランジスタおよびP-MOSトランジスタのサブセットは、制御ロジック451に与えられる終端値設定TV1およびTV2の一方、したがって1つまたは複数のレジスタ461内にプログラムされる2つの終端設定TSet1、TSet2の一方によって制御される。例えば図2Aによる一実施形態では、終端制御信号TC1TC2は省くことができるがアサートされ、チップ選択信号CSまたは書込みイネーブル信号WEがデアサートされるすなわち終端制御信号がアサートされるが、メモリ装置に書込み操作が行われない場合、終端値設定TV1を使ってスイッチバンク457a/457b内のトランジスタを選択的にオンにする。そのような実施形態では、終端制御信号、チップ選択信号、および書込みイネーブル信号の全てがアサートされる場合および1つまたは複数のモードレジスタ内で書込み中の代わりの終端alternateterminationunderwriteが有効にされる場合、終端値設定TV2を使ってスイッチバンク457a/457b内のトランジスタを選択的にオンにし、それにより、メモリ装置に書込み操作が行われるときに代わりのオンダイターミネーション値を適用できるようにすることができる。終端制御信号がデアサートされる場合、例えばメモリ読取操作中のように、オンダイターミネーションモードを無効例えば上記で論じたOFF状態にすることができる。図4Aによるメモリ装置の一実施形態では、終端制御信号TC1およびTC2の状態に応じてオンダイターミネーション値を制御するために、終端値設定TV1およびTV2を代わる代わる選択するすなわちスイッチバンク457a/457b内のトランジスタのそれぞれの組合せを選択的にオンにすることができる。例えばTC1が高であり、TC2が低の場合、TV1を選択してオンダイターミネーションを制御することができ、それらの状態が反転される場合TC2が高、TC1が低、TV2を選択してオンダイターミネーションを制御することができる。終端制御信号のどちらも高でない場合はオンダイターミネーションを無効にすることができる。一実施形態では、終端設定TC1およびTC2すなわち終端値設定TV1およびTV2に対応するを、464に示すように基礎終端および基礎終端のスケール変更版例えば基礎終端RBASE、およびスケール変更した終端RBASE/2、RBASE/3、RBASE/4、RBASE/6、RBASE/8等のいずれかになるようにプログラムすることができる。一例として、基礎終端は、スイッチバンク457a内の単一のP-MOSトランジスタおよびスイッチバンク457b内の単一のN-MOSトランジスタをオンにすることによって確立することができ、基礎終端の各スケール変更版は、少なくともオンにされた複数のトランジスタによって達成される有効トランジスタ幅の観点から変倍した数のP-MOSトランジスタおよびN-MOSトランジスタをオンにすることによって確立される。したがって、RBASE/2は、バンク457aおよび457bのぞれぞれの中の2つのトランジスタをオンにすることによって達成することができ、RBASE/3は、バンク457aおよび457bのぞれぞれの中の3つのトランジスタをオンにすることによって達成することができ、その後も同様である。さらに、例えば内部および/または外部の抵抗体例えば高精度抵抗を参照することにより、利用可能な終端のいずれかまたは全てを較正することができ、その場合漸増的な調節は、有効にするトランジスタの厳密な数によって実現することができる例えばスイッチバンク457aまたは457b内に示す所与のトランジスタは、イネーブル信号線455a/455bの共通の線により部分的に制御され、それぞれの較正ビットにより部分的に制御される複数の並列トランジスタによって実装することができ、関与可能な並列トランジスタの数を較正ビットによって事実上調整できるようにする。引き続き図5を参照し、代替的実施形態では、終端の強度を決定するために様々なまたは追加の係数を適用した状態の、464に示すよりも多いまたは少ない終端設定を適用することができる。また、終端設定TSet1およびTSet2のいずれかまたは両方を、終端設定の完全セットのサブセットに限定することができる。信号システムの所与の状態下で適用すべき厳密な終端値は、許容できる決まった数のイネーブル信号の組合せの1つを選択することにより、または製造時もしくは実行時の検査較正により確立することができる。例えば、決まった数の終端設定のうちの1つを製造時または実行時の間に決定しまたは事前に選択し、プログラムされたプロセッサなどの制御装置により、レジスタ461の1つまたは複数の他のフィールド内にプログラムすることができる。あるいは、様々な終端設定について信号品質メトリクを評価して、そのメトリクの最大化されたまたはほぼ最大化された値をもたらす1つまたは複数の終端設定を識別し、選択可能にすることができる。さらに、スイッチバンク457aまたは457bのいずれか一方の中の個々のトランジスタまたは他のスイッチング素子を同一であるものとして示すが、それぞれのイネーブル信号線375a、375bによって制御されるトランジスタは、1組の加重スイッチングトランジスタを確立するために、異なるように大きさを決めることができる例えば異なるように大きさが決められたフットプリントを有し、かつ/または共通に結合されたゲートを有する様々な数の連動トランジスタによって形成される。例えば、2N-1の異なるインピーダンス設定を選択できるようにするために、1組のNの2進加重スイッチングトランジスタ最も小さいものはユニットサイズ‘x’を有し、その後にサイズ2x、4x、8x、...、2N-1xを有するトランジスタが続くを設け、それぞれのイネーブル信号によって制御することができる。本明細書に開示する様々な回路は、コンピュータ援用設計ツールを用いて記述でき、それらの挙動、レジスタ転送、論理コンポーネント、トランジスタ、レイアウトジオメトリ、および/または他の特性に関して様々なコンピュータ可読媒体の中に具体化されるデータおよび/または命令として表現または表示し得ることに留意すべきである。かかる回路表現が実現可能なファイルおよび他のオブジェクトのフォーマットには、これだけに限定されないが、C、ベリログ、VHDLなどの挙動言語をサポートするフォーマット、RTLのようなレジスタレベル記述言語をサポートするフォーマット、GDSII、GDSIII、GDSIV、CIF、MEBESなどのジオメトリ記述言語をサポートするフォーマット、および他の任意の適切なフォーマットおよび言語が含まれる。かかるフォーマットされたデータおよび/または命令を具体化できるコンピュータ可読媒体には、これだけに限定されないが、様々な形態のコンピュータ記憶媒体例えばそのように独立に分散され、またはオペレーティングシステム内の所定の位置insituに記憶される、光、磁気、または半導体記憶媒体が含まれる。1つまたは複数のコンピュータ可読媒体を介してコンピュータシステム内で受け取る場合、上記の回路のかかるデータおよび/または命令ベースの表現は、これだけに限定されないが、ネットリスト生成プログラム、プレイスアンドルートプログラムなどを含む1つまたは複数の他のコンピュータプログラムの実行と連携して、コンピュータシステム内の処理エンティティ例えば1つまたは複数のプロセッサによって処理されて、かかる回路の物理的具現の表現または画像を生成することができる。その後、かかる表現または画像は、装置製造プロセスにおいて回路の様々なコンポーネントを形成するために使用される1つまたは複数のマスクの生成を可能にすることにより、例えば装置製造において用いることができる。上述した説明および添付図面では、本発明の完全な理解を提供するために特定の用語および図面の記号を記載した。場合によっては、それらの用語および記号は、本発明を実施するのに必要ではない具体的詳細を暗示し得る。例えば、特定の数のビット、信号経路の幅、信号周波数または動作周波数、コンポーネント回路またはコンポーネント装置等のいずれも、代替的実施形態では上述したものと異なることができる。他の例では、本発明を不必要に曖昧にするのを避けるために、よく知られている回路および装置はブロック図形式で示した。さらに、集積回路装置または内部回路素子もしくはブロック間のリンクまたは他の相互接続は、バスとしてまたは単一の信号線として示すことができる。バスのそれぞれは代わりに単一の信号線とすることができ、単一の信号線のそれぞれは代わりにバスとすることができる。どのように図示しまたは説明しようとも、信号および信号リンクはシングルエンド型または差動型とすることができる。信号駆動回路は、信号駆動回路と信号受信回路との間に結合される信号線上の信号をアサートするまたは文脈により明確に述べられ、もしくは暗に示される場合はデアサートするとき、信号受信回路に信号を出力すると言われる。表現タイミング信号は、本明細書では集積回路装置内の1つまたは複数の動作のタイミングを制御する信号を指すために使用し、クロック信号、ストローブ信号などが含まれる。クロック信号は、本明細書では1つまたは複数の集積回路装置上の回路間の動作を調整するために使用される周期的なタイミング信号を指すために使用した。ストローブ信号は、本明細書では、ストローブを受ける装置または回路への入力にデータがあることを目立たせるために遷移し、したがってバーストデータの伝送中は周期性を示し得るが、さもなければ停止状態または他の限られたプリアンブル遷移もしくはポストアンブル遷移から離れる遷移を除き、データ伝送がないときは定常状態を保つタイミング信号を指すために使用した。用語結合は、本明細書では、直接接続ならびに1つまたは複数の介在する回路もしくは構造を介した接続を表すために使用した。集積回路装置プログラミングには、例えばこれだけに限定されないが、ホスト命令に応答して制御値を装置内のレジスタまたは他の記憶回路内にロードし、それによりその装置の動作的な側面を制御すること、ワンタイムプログラミング操作例えば、装置の製造中に構成回路内のヒューズを飛ばすことにより装置構成を確立し、またはその装置の動作的な側面を制御すること、および/または装置の1つもしくは複数の選択されたピンもしくは他の接点構造を基準電圧線に接続してストラッピングとも呼ばれる、特定の装置構成またはその装置の動作的な側面を確立することが含まれ得る。用語例示的および実施形態は、好ましいことまたは要件ではなく例を表すために使用した。本発明をその特定の実施形態に関して説明してきたが、より広い趣旨および範囲から逸脱することなしに様々な修正および変更を加えてもよいことが明らかであろう。例えば、任意の実施形態の特徴または側面を、他の任意の実施形態と組み合わせて、または相手側の特徴もしくは側面に代えて、少なくとも実施可能な場合に適用することができる。したがって本明細書および諸図面は、限定的意味ではなく例示的意味とみなすべきである。