メモリ装置であって、メモリセルの複数のアドレス指定可能なセグメントにデータを記憶するよう構成されたメモリセルアレイと、第1の複数のデータサイクルにわたり、前記メモリ装置によって受信された入力データの配信を制御するためのバーストコントローラであって、前記入力データは、第1のデータと、前記第1のデータに対する第1の誤り訂正符号データと、第2の誤り訂正符号データとを含むバーストコントローラと、前記メモリセルアレイに結合された書き込み回路であって、第1のバースト書き込みモードでは、前記バーストコントローラが、メモリセルの前記アドレス指定可能なセグメントのうちの第1のセグメント内に前記第1のデータを書き込み、前記第1のセグメントと関連付けられた少なくとも1つの更なるメモリセルに前記第1の誤り訂正符号データを書き込む旨を前記書き込み回路にシグナリングする書き込み回路と、外部マスク信号に基づいて動作可能な書き込みマスキング回路であって、前記第1のバースト書き込みモードでは、前記外部マスク信号は、前記第1の複数のデータサイクル中にアサートされると、前記書き込み回路が前記第2の誤り訂正符号データを書き込むことを阻止させる書き込みマスキング回路とを備えるメモリ装置。請求項1記載のメモリ装置であって、前記第1の誤り訂正符号データは、第2の複数のデータサイクルのうちのデータサイクル中に受信され、前記第2の誤り訂正符号データは、前記第2の複数のデータサイクルのうちの前記データサイクル中に受信されるメモリ装置。請求項1記載のメモリ装置であって、前記バーストコントローラは、少なくとも、第1のバースト読み出しモードと第2のバースト読み出しモードとの間で更に構成可能であり、前記第1のバースト読み出しモードは、前記第1のセグメントからのデータ、及び前記第1のセグメントに関連付けられた前記少なくとも1つの更なるメモリセルからの誤り訂正データを出力し、前記第2のバースト読み出しモードは、前記第1の複数のデータサイクルよりも短い第2の複数のデータサイクルにわたり、前記第1のセグメントからのデータを出力し、前記少なくとも1つの更なるメモリセルからのデータは前記第2の複数のデータサイクル中に出力されないメモリ装置。請求項3記載のメモリ装置であって、前記第1のバースト読み出しモードにおいて、前記バーストコントローラは前記第2の複数のデータサイクルのうちの第1のデータサイクルにおいて誤り訂正符号化データを配列するメモリ装置。請求項1記載のメモリ装置であって、前記バーストコントローラは更に、前記第1の複数のデータサイクルよりも短い第3の複数のデータサイクルにわたって第2のバースト書き込みモードにおいて前記メモリ装置によって受信された他の入力データの配信を制御し、前記バーストコントローラは、前記第1のセグメントに関連付けられた前記少なくとも1つの更なるメモリセルに前記受信された他のデータの何れも書き込まずにメモリセルの前記第1のセグメント内のアドレス可能な場所に、受信された他の入力データを書き込む旨を前記書き込み回路にシグナリングするメモリ装置。方法であって、バーストコントローラにより、第1の複数のデータサイクルにわたり、受信された入力データのメモリセルアレイにおける配信を制御する工程を含み、前記メモリセルアレイは、メモリセルの複数のアドレス指定可能なセグメントを含み、アドレス指定可能なセグメントはそれぞれ、少なくとも1つの更なるメモリセルと関連付けられ、前記入力データは、第1のデータと、前記第1のデータに対する第1の誤り訂正符号データと、第2の誤り訂正符号データとを含み、前記配信を制御する工程は、メモリセルの前記アドレス指定可能なセグメントのうちの第1のセグメント内に前記第1のデータを書き込む旨を書き込み回路にシグナリングする工程と、前記第1のセグメントと関連付けられた前記少なくとも1つの更なるメモリセルに前記第1の誤り訂正符号データを書き込む旨を前記書き込み回路にシグナリングする工程と、前記第1の複数のデータサイクル中にアサートされる外部マスク信号に基づいて、前記第2の誤り訂正符号データを書き込むことを書き込み回路に阻止させる工程とを含む方法。請求項6記載の方法であって、前記第1の誤り訂正符号データは、前記第2の複数のデータサイクルのうちのデータサイクル中に受信され、前記第2の誤り訂正符号データは、前記第2の複数のデータサイクルのうちの前記データサイクル中に受信される方法。請求項6記載の方法であって、第1のバースト読み出しモード及び第2のバースト読み出しモードの間で前記バーストコントローラを構成する工程を更に含み、前記第1のバースト読み出しモードは、前記第1のセグメントからのデータ、及び前記第1のセグメントに関連付けられた前記少なくとも1つの更なるメモリセルからの誤り訂正データを出力し、前記第2のバースト読み出しモードは、前記第1の複数のデータサイクルよりも短い第2の複数のデータサイクルにわたり、前記第1のセグメントからのデータを出力し、前記少なくとも1つの更なるメモリセルからのデータは前記第2の複数のデータサイクル中に出力されない方法。請求項8記載の方法であって、前記第1のバースト読み出しモードにおいて、前記バーストコントローラは前記第2の複数のデータサイクルのうちの第1のデータサイクルにおいて前記誤り訂正符号化データを配列する方法。請求項6記載の方法であって、前記第1の複数のデータサイクルよりも短い第3の複数のデータサイクルにわたって第2のバースト書き込みモードにおいて前記メモリ装置によって受信された他の入力データの配信を前記バーストコントローラが制御する工程を更に含み、前記制御する工程は、前記第1のセグメントに関連付けられた前記少なくとも1つの更なるメモリセルに、受信された他のデータの何れも書き込まずにメモリセルの前記第1のセグメント内のアドレス可能な場所に、前記受信された他の入力データを書き込む旨をバーストコントローラが前記書き込み回路にシグナリングする工程を含む方法。本明細書は、ECC可能なメモリシステム構成部分を提供する新たな手法に関する。実施例は、添付図面を参照して本明細書を読むことによって最も深く理解することができる。この手法は、専用のECCメモリ装置及び専用のECCビットレーンに対する要求を避けることが可能になる。それによって、ECCモジュールと非ECCモジュールとの間の互換性が少なくとも一部の実施例において可能になる。専用のECC装置及びビットレーンの代わりに、本願明細書において記載されている実施例では、データビットレーンを介したバーストモード転送の間、システムデータがECCデータと時間多重化され、メモリコントローラ及びメモリ装置が、所定のやり方で混合データ/ECCバースト転送を扱うことに対して責任がある。特定の実施例では、メモリ装置は、ECCおよび非ECCバーストの転送モードによって設計されるECCシステムにおいても非ECCシステムにおいても、他のデータについてではないが特定の重要データについてECC保護に依存するシステムにおいてでさえも、交換可能にモジュールを用いることが可能になる。好ましい実施例は、ECCデータが、アドレス指定可能なメモリ空間を占めないが、アドレス指定可能なメモリ空間に関連した内部的にアドレス指定可能なメモリ領域に記憶されるメモリ構造を用いる。実施例の紹介として、図3は、メモリコントローラ330に結合されたプロセッサ320を組み入れたコンピューティングシステム300を示す。プロセッサ320及びメモリコントローラ330は、単一の回路上に集積することが可能であるか、又は、図1に表したものと同様にフロントサイドバスによって接続された別個の回路上に常駐し得る。メモリコントローラ330は同様に、アドレス/コマンドバス350及びデータバス340によってバイモーダルメモリモジュールBMM0に接続される。データバス340は、64個のビットレーンDQ0乃至DQ63を有するものとして示しているが、これは例示に過ぎない。他の実施例は、例えば、16、32や128のデータバスビットレーンを用いる。バイモーダルメモリモジュールBMM0は、本発明のメモリ装置実施例において以下に更に説明する4つの誤り訂正バーストモードECBDRAMECBDRAM0、ECBDRAM1、ECBDRAM2及びECBDRAM3を含む。誤り訂正バーストモードを用いたシステム実施例では、メモリコントローラ330は、誤り訂正バーストモードデータを受信し、送信するよう設計される。しかし、従来技術の非ECCバーストモードのみを用いた特定のシステム実施例では、従来技術の非ECCメモリコントローラをモジュールBMM0に結合することが可能である。メモリコントローラ330及びECBDRAMのシステムレベル機能は、データバス340を介した誤り訂正バーストモードデータ伝送のタイミング図を検査することによってより深く理解することが可能である。まず図4A及び図4Bを参照すれば、誤り訂正バーストモード18Aの18個のデータサイクルT0T17を表す。この例では、前述の18個のデータサイクルは、図2の従来技術のコンピュータシステム100によって転送された同じ16個の72ビットデータ語A乃至Pを転送する。しかし、重要なことには、図4は、従来技術のように72個のビットレーン及び16個のデータサイクルの代わりに転送に64ビットレーン及び18個のデータサイクルを用いる。更に、データ語と同時にデータ語のECC符号化を転送する代わりに、データの時間配置が図2から修正される。今度は、BMM0との間のデータの読み書きを検討する。まず図4Aの読み出しデータサイクルT0をみれば、ECCデータのみがT0中に転送されることがわかり得る。データサイクルT0中に、ECCデータA及びCがECBDRAM0から転送される。このECCデータはそれぞれ、全てのECBDRAMによってデータサイクルT2中に転送されるデータA及び全てのECBDRAMによってデータサイクルT4中に転送されるデータCに対応する。更に、データサイクルT0中に、ECCデータE及びGがECBDRAM1によって転送される。このECCデータはそれぞれは、全てのECBDRAMによってデータサイクルT6中に転送されるデータE及び全てのECBDRAMによってデータサイクルT8中に転送されるデータGに対応する。同様に、T0中にECBDRAM2及びECBDRAM3は、データサイクルT10、T12、T14及びT16中にECBDRAM全てによって転送されるデータにそれぞれ対応するECCデータI、K、M及びOを送信する。次にデータサイクルT1をみれば、やはりECCデータのみがT1中に転送されることが分かり得る。転送されるECCデータは、残りの奇数データサイクル例えば、T3、T5、T7、T9、T11、T13、T15及びT17中に転送されるデータに対応する。メモリコントローラ330は、ECCデータをT0及びT1中に受信すると、16個の8ビットECCレジスタを含むECCレジスタバンク335にそのデータを転送する。更に、データがメモリコントローラ330によってT2において受信されると、ECCデータAが、バンク335内のそのレジスタから取り出され、データAに対して誤り訂正を行うのに用いられる。データがメモリコントローラ330によってT3において受信されると、ECCデータBが、バンク335内のそのレジスタから取り出され、データBに対して誤り訂正を行うのに用いられる。この処理は、データサイクルT17まで続く。データサイクルT17では、ECCデータPが、最後のECCレジスタから読み出され、データPに対して誤り訂正を行うのに用いられる。誤り訂正データ語A乃至Pは、プロセッサ320によってメモリコントローラ330に、又は、直接メモリアクセスDMAコマンドによってデータを要求した特定の別の周辺装置に転送される。誤り訂正がデータ語A乃至Pに望まれなかった場合、最初の2つのデータサイクルがないこと以外は図4に表すものと同じデータ転送を用いることが可能である。BMM0にデータを書き込む場合、図4Bに示すデータサイクル構造を一実施例において用いる。データ語A乃至Pは、データサイクルT0乃至T15中に全ECBDRAMそれぞれに転送される。メモリコントローラ330は、伝送するための各データ語を作成すると、対応するECCデータを算出し、そのECCデータを、前述のバンク335内の16個のECCレジスタの1つに記憶する。更に、データサイクルT16中に、ECCデータA、C、E、G、I、K、M及びOが、図示したようにECBDRAMに転送される。データサイクルT17中に、残りのECCデータB、D、F、H、J、L、N及びPが、図示したようにECBDRAMに転送される。ECCデータの特定の配列は例示である。例えば、第1のECCデータサイクル中にECCデータ値A乃至Hを転送することが可能であり、第2のECCデータサイクル中にECCデータ値I乃至Pを転送することが可能である。メモリコントローラ330が読み出し及び書き込みと整合している限り、如何なる好都合な配列も利用することが可能である。まもなく説明するように、本願記載の実施例では、ECBDRAMには、データサイクル形式のみが分かればよく、ECCデータがメモリコントローラによってメモリ装置に割り当てられる方法は分からなくてよい。図5は、別のバーストモード18Bを示す。このバーストモードでは、1つのECCデータサイクルに、対応する8個のデータサイクルを割り込ませている。ECCデータサイクル中に、対応する8個のサイクル毎のECCデータが伝送される。一実施例では、データサイクルT0中に、次の8個のサイクルT1T8中に伝送される対象であるデータ語AHに対応するECCデータが転送される。次いで、データサイクルT9中に、データ語I乃至Pに対応するECCデータが転送され、次いで、データサイクルT10T17中に、データ語I乃至Pが転送される。図5は、連結された2つの9データサイクルバーストから成る。これは、このモードを、半分の転送を行うことによるバーストモード9の転送に用いることも可能であることを示唆している。更に、ユーザデータの8個のデータサイクルが最初に転送され、次いで、ユーザデータの8個のデータサイクルに対応するECCデータの1つのデータサイクルが転送されるように、バーストモード18Bを書込み動作について修正することが可能である。前述のタイミング実施例は、データサイクルにおいて転送することが可能なECC値の数と、対応するデータのバースト長との間に整数関係が存在している状態を例証している。図6A乃至図6Cは、これが必ずしもあてはまらない実施例を示す。図6Aでは、メモリコントローラ330は、誤り訂正バーストモード5転送を要求する。これは、一データサイクルのECCデータ及び4データサイクルのユーザデータをECBDRAMから転送する。この転送は、図5の最初の5個のデータサイクルと同一であるが、データサイクルT4の後が切り捨てられる。ECBDRAM2及びECBDRAM3から受信されたECCデータEHはドントケアデータである。これは、メモリコントローラ330によってECCレジスタバンク335に転送され、ロードされるが、用いられることは決してない。この例の場合、ECBDRAMに供給される列アドレスを0xC80とする。ここで、0xは16進の表記法を表し、ユーザデータAは、列アドレス0xC80及び特定の行アドレスRAにおいて記憶される。ECCデータA及びBには、ECBDRAM0メモリにおいて行アドレスRA及び列アドレス0xC8087と関連付けられる。ECBDRAM0メモリアレイからのそのアドレス範囲における如何なるユーザデータの取り出しも、行アドレスRA及び列アドレス0xC80b0XXXと関連付けされたECCメモリアレイ要素からのECCデータA及びBの取り出しをもたらす。括弧内の値は、2進法0bの表記法であり、Xは、ドントケアビットを表す。同様に、ECCデータI及びJが、行アドレスRA及び列アドレス0xC80b1XXXに関連付けられたECCメモリアレイ要素に記憶される。通常のユーザECCバーストモードでは、メモリコントローラは、前述のECCメモリアレイ要素を明示的にアドレス指定することが可能でないが、コントローラには、対応するユーザ空間アドレス指定におけるユーザデータが供給される際に、前述のECCメモリアレイ要素がECCモードにおいてアクセスされることが分かっている。更に、バーストが2つのECC連結にわたる例えば、図4Aの4語バーストGJを要求する場合、1データサイクル、バーストを増やし、両方のECC連結を供給するようメモリシステムを設計することが可能である。図6A、6B及び6Cそれぞれでは、メモリモジュールBMM0は、同じECCデータを戻すが、別々のユーザデータを戻す。列アドレスの低位ビットに応じて、メモリコントローラは、使用する対象のECCデータ及び無視する対象のECCデータを選択する。例えば、図6Bでは、開始列アドレスは0xC82である。そうすると、ECBDRAM1及びECBDRAM2から戻されるECCデータが用いられ、ECBDRAM0及びECBDRAM3から戻されるECCデータは無視される。図6Cでは、開始列アドレスは0xC84である。そうすると、ECBDRAM2及びECBDRAM3から戻されるECCデータが用いられる。他のバースト長は例示していないが、例えば、バースト長31つのECCデータサイクルを含むバーストモード、ユーザデータを単一のアドレスから転送するバースト長21つのECCデータサイクルを含むモード、及び、特に言及していない何れかの他のバースト長に当業者は上記の原理を適用することが可能である。特定の実施例では、特定の無効ECCデータを含むバースト長において書き込みユーザデータ及びECCデータを書き込むことも可能である。一実施例では、メモリ装置はデータマスキングDMシグナリング入力を含み、メモリコントローラは、書き込まれるユーザデータに対応しないECC場所にECCデータが書き込まれるのを防止するために、適切なマスキング線をECCデータサイクル中にアサートする。例えば、図6Bでは、メモリコントローラは、ECBDRAM1及びECBDRAM2のみが実際にT0中にECCデータを得て、そのECCデータをECCメモリに保存するように、T0中にECBDRAM0及びECBDRAM3のDM入力をアサートすることが可能である。別の実施例では、DMシグナリング入力は存在しないか、又は、データバス線上のECCデータを制御するのに用いられない。その代わりに、各メモリ装置のモードレジスタセットMRSにおけるモジュール位置レジスタがBMM0上のその装置の位置によってプログラムされるか、又は、モジュールが構築される際にオプションがハードコードされる。各メモリ装置における論理は、装置に供給されたECCデータを書き込むか又は無視するべきかを決定するために、書き込みに要求された列アドレス範囲を、モジュール位置レジスタと比較する。例えば、ECBDRAM0上では、MRSモジュール位置レジスタは、値000及び001によってプログラムされる。書き込みバーストの列アドレス範囲が低位アドレス000を含む場合、ECBDRAM0は、そのECCメモリ空間に、DQ0DQ7上にT0において受信されたECCデータを保存し、さもなければ、そのデータは保存しない。低位アドレス001の同様の論理は、DQ8DQ15上でT0において受信されたECCデータがECCメモリ空間に保存されるか否かを判定する。ECBDRAM700の一実施例を図7の構成図に示す。ECBDRAM700は、アドレス及び制御論理710と、アドレスレジスタ720と、行デコーダ730と、列デコーダ740と、バースト/ECCコントローラ/カウンタ750と、I/Oレジスタ、ドライバ及びレシーバ760と、I/Oゲ―ティング及びマスク論理770と、センス増幅器780と、メモリセルアレイ790とを備える。前述のブロックのいくつかは当業者になじみがあるが、他のものは、前述の誤り訂正バーストに対応するよう修正されている。以下の説明は、ブロックと、誤り訂正バーストをサポートする新たな機能との間の協調に焦点を当てる。アドレス及び制御論理ブロック710は、例えば、メモリコントローラから信号入力CMD上でコマンドを受信する。一般的なコマンドは、メモリセルアレイ790におけるワード線を選択するためのACTIVEコマンド、メモリセルアレイ790において読み出す対象の列を規定するREADコマンド、メモリセルアレイ790において書き込む対象の列を規定するWRITEコマンド、リフレッシュコマンド、及び種々のモード設定コマンドを含む。ACTIVEコマンド中に、行アドレスが、信号入力ADD上で受信され、アドレスレジスタ720によってラッチされる。行アドレスは、アドレス及び制御論理710からの信号によって行デコーダ730に転送され、次いで、メモリセルアレイ790の対応する行を駆動するのに用いられる。センス増幅器780は、ACTIVEコマンドに応答してメモリセルアレイ行の内容を読み出し、リフレッシュする。READコマンド中には、列アドレスが、信号入力ADD上で受信され、アドレスレジスタ720によってラッチされる。列アドレスは、アドレス及び制御論理710からの信号によってバースト/ECC/コントローラ/カウンタ750に転送される。バースト/ECCコントローラ/カウンタ750は、列アドレスを用いて、READ動作のデータ段階中のセンス増幅器780からIOゲーティング及びマスク論理770を介したI/Oレジスタ及びドライバ760へのデータの選択及び転送を制御する。WRITEコマンド中には、列アドレスが、信号入力ADD上で受信され、アドレスレジスタ720によってラッチされる。列アドレスは、アドレス及び制御論理710からの信号によってバースト/ECC/コントローラ/カウンタ750に転送される。バースト/ECCコントローラ/カウンタ750は、列アドレスを用いて、WRITE動作のデータ段階中のI/Oレジスタ及びレシーバ760からI/Oゲーティング及びマスク論理770へのデータの転送を制御する。少なくとも一部のモード設定コマンド中には、モードレジスタ値が、信号入力ADD上で受信され、アドレスレジスタ720によってラッチされる。モードレジスタ値は、アドレス及び制御論理710の一部として図7に示すモードレジスタ715に転送される。特定の実施例では、モードレジスタ値の1つはECCモードである。ECCモードは、READ及びWRITEのバーストコマンドが、余分のデータサイクルをECCデータの転送に含むか否かを示す。モードレジスタ値ECCMODEはバースト/ECCコントローラ/カウンタ750に供給され、読み出し及び書き込みのコマンドのデータ転送中にバースト/ECCコントローラ/カウンタ750がデータ列を選択する方法を定める。列デコーダ740は、読み出し又は書き込みのデ―タサイクル毎のI/Oゲーティング及びマスク論理770とI/Oレジスタ760との間のデータの転送のためにメモリセルアレイ790においてn個の列を選択する。選択されるn個の列は、そのデータサイクルについてバースト/ECCコントローラ/カウンタ750によって供給されるアドレスによって変わってくる。書き込みデータの場合、列の選択は、書き込みデータとともに受信される1つ又は複数のデータマスキングDM入力によっても変わってくる。マスキングされているものと書き込みデータが示されている場合、I/Oゲーティング及びマスク論理770は、メモリセルアレイ790へのそのデータの転送を阻止する。ECCバースト長及び非ECCバースト長をサポートするためにバースト/ECCコントローラ/コントローラ/カウンタ750によってバースト長を調節することが可能である以外はI/Oレジスタ、ドライバ及びレシーバ760は通常に動作する。書き込みバースト中には、レシーバ760は、各データサイクルストローブIOピンDQS上のストローブ信号によって示される中にピンDQ1DQn上にデータを受信し、ピンDM上にデータマスキング入力を受信し、I/Oゲーティング制御及びマスク論理770への転送のために、受信されたデータ及びデータマスキング入力をI/Oレジスタにラッチする。読み出しバースト中には、I/Oレジスタ760はI/Oゲーティング及びマスク論理770からデータを受信し、ドライバは、DQ1DQn上のデータ、及びDQS上のストローブ信号を駆動させる。メモリセルアレイ790の配列は、ECBDRAM700がECCモードでも非ECCモードでも機能することができることに寄与する。8個のデータ列毎に、ECC列も存在する。この配列は、本発明の実施例を実現することが可能な1つのやり方を示す役目を担う。ここで、アドレス指定可能な列セグメントは更なるECC列と関連付けられる。前述の他の配列に、バースト/ECCコントローラカウンタ及び列デコーダが整合している限り、他の配列、及びデータ列対ECC列の比が可能である。ECBDRAM700の更なる動作を次に図6Aに関して説明する。ECBDRAM700は、この図において表すECBDRAM0とする。まず、ACTIVEコマンドに応じて、センス増幅器780はメモリセルアレイ790の行からデータを読み出す。行は行デコーダ730によって選択される。センス増幅器780によって読み出されるデータは、ECC列からのECCデータ及びデータ列からのユーザデータを含む。次に、誤り訂正バーストモード5が選択されるとすれば、READコマンドによって供給された列アドレス0xC80がバースト/ECCコントローラ/カウンタ750に転送される図7は一メモリバンクを示すが、ECBDRAM700は、複数のバンクを有し、列アドレスのうちの一部ビットをバンクセレクトとすることが可能である。バースト/ECCコントローラ/カウンタ750はまず、列アドレス0xC80に関連したECC列を選択するよう列デコーダ740にシグナリングする。このシグナリングは例えば、ECCアドレスオーバライド信号ECCA0をアサートする一方で、CA上に開始列アドレス0xC80を供給することを備え得る。ECCA0信号がアサートされると、列デコーダ740は、CA上に生起するアドレスの3つの低位ビットを無視し、代わりに、外部アドレス指定可能なセグメント0xC8087に関連した第9のアドレスを選択する。この第9のアドレスは、外部供給列アドレスによって直接アドレス指定可能なものでないが、ECCモードにおいて列デコーダによって内部アドレス指定可能である。メモリコントローラはよって、ECCモードにおける対応するデータセグメントをアドレス指定することによってのみECCデータを間接的にアドレス指定することが可能である。第9のアドレスが選択されると、I/Oゲーティング及びマスク論理770は、データサイクルT0中にDQ1DQnを駆動させるために、外部列アドレス0xC8087に関連したECC列からのデータをI/Oレジスタ及びドライバ760に転送する。バースト/ECCコントローラ/カウンタは次に、ECCアドレス状態からデータアドレス状態に遷移する。開始列アドレス0xC80を列デコーダに供給し続けるが、ECCA0をアサート解除する。データサイクルT1中にDQ1DQnを駆動させるためにIOゲーティング及びマスク論理770を介してI/Oレジスタ及びドライバ760に転送するためにその外部アドレスに関連付けられたデータ列を列デコーダ740に選択させる。バースト/ECCコントローラ/カウンタはその内部列アドレスを0xC81に増やし、データサイクルT2のデータを供給するよう前述の動作を繰り返す。この処理を更に2回繰り返して図6Aの5データサイクルバースト読み出し動作を完了する。ECCモードがイネーブルされない旨をモードレジスタ715が示す場合、バースト/ECCコントローラ/カウンタ750は、ECCアドレス状態に決して入らず、ECCA0を決してアサートしない。データアドレス状態は同じ状態に留まる。それによって、4データサイクルバースト読み出し動作においてECC列ではないがデータ列が読み出されることになる。誤り訂正書き込みバーストモードの場合、動作は同様である。適切な1つ又は複数のデータサイクルでは、バースト/ECCコントローラ/カウンタ750は、CAによって示されるデータ列セグメントに関連したECC列を書き込みに選択させるようECCA0をアサートする。書き込みバースト長が、余分なデータサイクルが誤り訂正書き込みバーストモードにおいて収容されるよう伸長される。前述したように、ECCデータは、データマスキング信号DMに依存することが可能であり、それにより、論理が単純化され、メモリコントローラが、書き込まれるECCデータをファイングレインベースで判定することが可能になる。ECCモード及び非ECCモードを示すモード登録方法を説明した。前述のシステムでは、メモリコントローラによって変えられない限り、デフォルトとして一モード例えば、非ECCを選択することが可能である。ECCモード及び非ECCモードを示す別の方法は、2つの別々のコマンドを供給することであり得る。この方法によって、例えば、プロセッサによって示されるデータの重要度によって、メモリコントローラがECCデータバースト及び非ECCデータバーストを効率的に混合することが可能になる。4チップのモジュール及び64ビットデータバスを示しているが、これは例示に過ぎず、他のチップ数やデータバス幅を用いることが可能である。例えば、1チップ、2チップ又は8チップのモジュールも前述の原理によって実現することが可能である。モジュールは、単一のメモリ装置ランクも有していなくてよい。例えば、2つの8チップランクそれぞれをモジュール上に含むことが可能である。本発明は、メモリ装置を用いるプロセッサと同じ回路に搭載されたメモリ装置を有するシステムにも利用可能である。本明細書において教示された概念が、特定の応用例に、他の多くの効果的なやり方で合わせることが可能であることを当業者は認識するであろう。特に、本明細書の検討によって明らかになる別の多くの実現形態から、例証した実施例が選択されることを当業者は認識するであろう。例えば、バーストにおけるユーザデータ及びECCデータの種々の多くの時間的配列が考えられる。このうちの一部は、一部又は全部のデータサイクルにおいてECCデータ及びユーザデータをミックスすることもできる。DRAM実施例を説明したが、本明細書記載の原理は、本願の原理が、メモリタイプではなくメモリセル配列及びデータ転送に当てはまるので、静的、フラッシュ等などの他のタイプの半導体メモリに同様に当てはまる。本明細書記載の装置実施例の特定の機能配列は、1つの考えられる機能グループ化を提示しているが、本特許請求の範囲記載の範囲に収まる他の多くの組み合わせで機能をサブ分割/合成することが可能である。本発明記載の用途は、誤り訂正符号化である。しかし、ECCに用いる補助メモリ空間及びバースト転送データサイクルをあるいは用いて、アドレス指定可能メモリアドレス範囲とプロセッサ及び/又はメモリコントローラが関連付けられるように構成されたいかなる補助データも記憶し、取り出すことが可能であることを当業者は認識するであろう。本明細書記載の特定の特徴の多くは、設計上の選択であり、他の多くの設計上の選択の説明は、当該技術分野において存在している技術範囲内であり、かつ/又は実現形態に依存するために省略した。前述のわずかな修正は、本発明の実施例内に包含され、本特許請求の範囲記載の範囲内に収まることが意図されている。前述の実施例は例示である。本明細書は、いくつかの箇所においてanembodiment、oneembodiment、anotherembodiment、又はsomeembodimentを参照し得るが、これは、前述の各参照が、同じ実施例に対するものであるか、又は単一の実施例のみに特徴があてはまるかを必ずしも意味するものでない。