第1のキャッシュメモリと、前記第1のキャッシュメモリに優先してプロセッサからアクセスされる第2のキャッシュメモリと、前記第1のキャッシュメモリにおいてキャッシュデータのリプレースを行う場合に、前記第1のキャッシュメモリに格納されているキャッシュデータの中から、それぞれのキャッシュデータが過去にリプレース対象となったか否かを示す履歴情報を用いて、リプレース対象キャッシュデータを決定し、前記第2のキャッシュメモリに格納されているキャッシュデータのうち前記リプレース対象のキャッシュデータと同一のキャッシュデータを無効化するリプレース部と、を備えるメモリシステム。前記第1のキャッシュメモリにおいてキャッシュデータのリプレースが行われた場合に、前記リプレースされたキャッシュデータに関連付けられているアドレスを格納するバッファをさらに備え、前記リプレース部は、前記第1のキャッシュメモリに新たにキャッシュデータが格納される際に、前記新たなキャッシュデータに関連付けられているアドレスと、前記バッファに格納されているアドレスとを比較して、前記新たなキャッシュデータに関連付けられているアドレスと、前記バッファに格納されているアドレスとが一致した場合、前記新たなキャッシュデータに過去にリプレースされたデータである旨の情報を付加する、請求項1記載のメモリシステム。前記リプレース部は、前記第1のキャッシュメモリにおいてキャッシュデータのリプレースを行う場合に、前記過去にリプレースされたデータである旨の情報が付加されたキャッシュデータのリプレース優先順位を下げて前記リプレース対象キャッシュデータを決定する、請求項2記載のメモリシステム。前記リプレース部は、前記過去にリプレースされたデータである旨の情報が付加されたキャッシュデータが複数あり、前記過去にリプレースされたデータである旨の情報が付加された複数のキャッシュデータのいずれかを選択してリプレースする場合、アクセスされたタイミングが古いキャッシュデータを選択してリプレースする、請求項2又は3記載のメモリシステム。第1のキャッシュメモリと、前記第1のキャッシュメモリに優先してプロセッサからアクセスされる第2のキャッシュメモリと、を備えるメモリシステムにおけるキャッシュメモリ制御方法であって、前記第1のキャッシュメモリにおいてキャッシュデータのリプレースを行う場合に、前記第1のキャッシュメモリに格納されているキャッシュデータの中から、それぞれのキャッシュデータが過去にリプレース対象となったか否かを示す履歴情報を用いて、リプレース対象キャッシュデータを決定し、前記第2のキャッシュメモリに格納されているキャッシュデータのうち、前記第1のキャッシュメモリにおいて決定されたリプレース対象キャッシュデータと同一のキャッシュデータを無効化する、キャッシュメモリ制御方法。前記第1のキャッシュメモリにおいてキャッシュデータのリプレースが行われた場合に、前記キャッシュデータに関連付けられているアドレスをバッファに格納し、前記第1のキャッシュメモリに新たにキャッシュデータが格納される際に、前記新たなキャッシュデータに関連付けられているアドレスと、前記バッファに格納されているアドレスとを比較し、前記新たなキャッシュデータに関連付けられているアドレスと、前記バッファに格納されているアドレスとが一致した場合、前記新たなキャッシュデータに過去にリプレースされたデータである旨の情報を付加する、請求項5記載のキャッシュメモリ制御方法。前記第1のキャッシュメモリにおいてキャッシュデータのリプレースを行う場合に、前記過去にリプレースされたデータである旨の情報が付加されたキャッシュデータのリプレース優先順位を下げて前記リプレース対象キャッシュデータを決定する、請求項6記載のキャッシュメモリ制御方法。前記過去にリプレースされたデータである旨の情報が付加されたキャッシュデータが複数あり、前記過去にリプレースされたデータである旨の情報が付加された複数のキャッシュデータのいずれかを選択してリプレースする場合、アクセスされたタイミングが古いキャッシュデータを選択してリプレースする、請求項6又は7記載のキャッシュメモリ制御方法。第1のキャッシュメモリと、前記第1のキャッシュメモリに優先してプロセッサからアクセスされる第2のキャッシュメモリと、を備えるメモリシステムにおけるメモリ制御プログラムであって、前記第1のキャッシュメモリにおいてキャッシュデータのリプレースを行う場合に、前記第1のキャッシュメモリに格納されているキャッシュデータの中から、それぞれのキャッシュデータが過去にリプレース対象となったか否かを示す履歴情報を用いて、リプレース対象キャッシュデータを決定するステップと、前記第2のキャッシュメモリに格納されているキャッシュデータのうち、前記第1のキャッシュメモリにおいて決定されたリプレース対象データと同一のデータを無効化するステップと、をコンピュータに実行させるメモリ制御プログラム。しかし、上述したストアイン方式の階層キャッシュを持つメモリシステムにおいて、アクセス頻度の高いアドレスは常に上位キャッシュメモリにヒットし、下位キャッシュメモリではアクセス頻度が低くなる。そのため、上位キャッシュメモリにおいてアクセス頻度の高いアドレスは、下位キャッシュメモリにおいてLRU方式によりリプレース対象になりやすい。その結果、リプレース時にコヒーレンシ保障のため上位キャッシュメモリにおけるアドレスも無効化対象となるため、アクセス頻度の高いアドレスにアクセスするために、メインメモリに再度アクセスする必要があり、性能が悪化するという問題がある。アクセス頻度の高いアドレスに対しリプレースを行わないようにする方法として、特許文献1に記載されているように、キャッシュメモリの中に書き換え不可のエリアを設ける、という方法がある。また、特許文献2にも、追い出し禁止フラグを設けて、追い出し禁止フラグがセットされたブロックは、リプレース対象となっても、リプレースされないように制御される、という内容が開示されている。しかし、常にアクセス頻度の高いアドレスに対しては、上述した方法は有効であるが、処理に応じてアクセス頻度が変わるアドレスに対しては有効ではない。本発明は、このような課題を解決するためになされたものであり、ストアイン方式の階層キャッシュメモリを持つメモリシステムにおいて、アクセス頻度が高いアドレスのリプレース頻度を減らし、メモリシステムの性能悪化を軽減することができるメモリシステム、キャッシュメモリ制御方法及びメモリ制御プログラムを提供することを目的とする。本発明の第1の態様にかかるメモリシステムは、第1のキャッシュメモリと、前記第1のキャッシュメモリに優先してプロセッサからアクセスされる第2のキャッシュメモリと、前記第1のキャッシュメモリにおいてキャッシュデータのリプレースを行う場合に、前記第1のキャッシュメモリに格納されているキャッシュデータの中から、それぞれのキャッシュデータが過去にリプレース対象となったか否かを示す履歴情報を用いて、リプレース対象キャッシュデータを決定し、前記第2のキャッシュメモリに格納されているキャッシュデータのうち前記リプレース対象のキャッシュデータと同一のキャッシュデータを無効化するリプレース部と、を備えるものである。本発明の第2の態様にかかるキャッシュメモリ制御方法は、第1のキャッシュメモリと、前記第1のキャッシュメモリに優先してプロセッサからアクセスされる第2のキャッシュメモリと、を備えるメモリシステムにおけるキャッシュメモリ制御方法であって、前記第1のキャッシュメモリにおいてキャッシュデータのリプレースを行う場合に、前記第1のキャッシュメモリに格納されているキャッシュデータの中から、それぞれのキャッシュデータが過去にリプレース対象となったか否かを示す履歴情報を用いて、リプレース対象キャッシュデータを決定し、前記第2のキャッシュメモリに格納されているキャッシュデータのうち、前記第1のキャッシュメモリにおいて決定されたリプレース対象キャッシュデータと同一のキャッシュデータを無効化するものである。本発明の第3の態様にかかるメモリ制御プログラムは、第1のキャッシュメモリと、前記第1のキャッシュメモリに優先してプロセッサからアクセスされる第2のキャッシュメモリと、を備えるメモリシステムにおけるメモリ制御プログラムであって、前記第1のキャッシュメモリにおいてキャッシュデータのリプレースを行う場合に、前記第1のキャッシュメモリに格納されているキャッシュデータの中から、それぞれのキャッシュデータが過去にリプレース対象となったか否かを示す履歴情報を用いて、リプレース対象キャッシュデータを決定するステップと、前記第2のキャッシュメモリに格納されているキャッシュデータのうち、前記第1のキャッシュメモリにおいて決定されたリプレース対象データと同一のデータを無効化するステップと、をコンピュータに実行させるものである。本発明を用いることにより、ストアイン方式の階層キャッシュメモリを持つメモリシステムにおいて、アクセス頻度が高いアドレスのリプレース頻度を減らし、メモリシステムの性能悪化を軽減することができるメモリシステム、キャッシュメモリ制御方法及びメモリ制御プログラムを提供することができる。実施の形態1以下、図面を参照して本発明の実施の形態について説明する。図1を用いて本発明の実施の形態1にかかるメモリシステムの構成例について説明する。図1におけるメモリシステムは、プロセッサ1と、上位キャッシュメモリ2と、下位キャッシュメモリ3と、リプレース部4と、を備えている。プロセッサ1は、コンピュータもしくは回路等を制御するために用いられ、例えば、CPUCentralProcessingUnit、MPUMicroProcessingUnit等により構成される。プロセッサ1は、メインメモリ図示せずに格納されているデータにアクセスする際に、高速処理を実現するために、処理速度がメインメモリよりも高いキャッシュメモリへアクセスする。キャッシュメモリは、上位キャッシュメモリ2と下位キャッシュメモリ3とを有しており、階層的に構成されている。プロセッサ1は、優先的に上位キャッシュメモリ2へアクセスし、上位キャッシュメモリ2に必要とするデータが存在しない場合、下位キャッシュメモリ3へアクセスする。上位キャッシュメモリ2及び下位キャッシュメモリ3に、プロセッサ1からのアクセス対象となるデータが存在しない場合、プロセッサ1は、メインメモリからデータを取得する。また、上位キャッシュメモリ2及び下位キャッシュメモリ3は、プロセッサ1がメインメモリから取得したデータを格納キャッシュする。上位キャッシュメモリ2又は下位キャッシュメモリ3は、メインメモリよりも記憶容量が小さい。そのため、メインメモリから新たにデータを取得して格納する場合、上位キャッシュメモリ2又は下位キャッシュメモリ3は、すでに格納しているデータキャッシュデータを削除して、メインメモリから新たなデータを取得する。キャッシュメモリにおけるこのような動作を、キャッシュデータのリプレースと称する。下位キャッシュメモリ3においてキャッシュデータのリプレースを行う場合に、リプレース部4は、下位キャッシュメモリ3に格納されているキャッシュデータの中から、それぞれのキャッシュデータが過去にリプレース対象となったか否かを示す履歴情報を用いてリプレース対象キャッシュデータを決定し、上位キャッシュメモリ2に格納されており、下位キャッシュメモリ3におけるリプレース対象のキャッシュデータと同一のキャッシュデータを無効化する。リプレース部4は、上位キャッシュメモリ2と下位キャッシュメモリ3とのキャッシュコヒーレンシの保障のため、下位キャッシュメモリ3においてリプレースされたデータと同一のデータを、上位キャッシュメモリ2において無効化する。以上説明したように、図1におけるメモリシステムを用いることにより、リプレース部4は、下位キャッシュメモリ3に格納されているキャッシュデータの中から、それぞれのキャッシュデータが過去にリプレース対象となったか否かを示す履歴情報を用いて、リプレース対象キャッシュデータを決定することができる。つまり、過去にリプレース対象となり、再度下位キャッシュメモリ3に格納されているデータは、プロセッサ1からのアクセス頻度が高いため、このようなデータをリプレース対象外、もしくはリプレースする優先順位を下げることにより、上位キャッシュメモリ2においてもキャッシュデータは有効に存在することになる。その結果、アクセス頻度が高いキャッシュデータを、上位キャッシュメモリ2に格納しておくことができるため、プロセッサ1が、メインメモリへアクセスすることによるアクセス性能の低下を防止することができる。続いて、図2を用いて本発明の実施の形態1にかかるメモリシステムの詳細な構成例について説明する。図2におけるメモリシステムは、CPU10及び20と、2ndキャッシュメモリ30と、メインメモリ80と、を備えている。CPU10は、コア11と、1stキャッシュメモリ12とを有している。コア11は、メモリアクセスを発行し、1stキャッシュメモリ12へ出力する。1stキャッシュメモリ12は、コア11から受けたメモリアクセスに対応するキャッシュデータが1stキャッシュメモリ12に格納されているか判定する。1stキャッシュメモリ12は、キャッシュヒットと判定したらキャッシュデータをコア11に返却する。1stキャッシュメモリ12は、キャッシュミスと判定したらメモリアクセスを発行し、2ndキャッシュメモリ30へ出力する。また、1stキャッシュメモリ12は、2ndキャッシュメモリ30より無効化要求を受け取ったら、対象となるキャッシュデータを無効化する。さらに、1stキャッシュメモリ12は、コア11がアクセスを希望するデータであって、2ndキャッシュメモリ30から出力されたデータを格納する。CPU20は、コア21と、1stキャッシュメモリ22とを有している。CPU20における構成は、CPU10と同様であるため、詳細な説明を省略する。2ndキャッシュメモリ30は、キャッシュタグ部40と、キャッシュデータ部50と、リプレース部60と、バッファ部70と、を有している。以下に、それぞれの構成について説明する。キャッシュタグ部40は、2ndキャッシュタグメモリ41と、キャッシュヒット判定回路42と、選択回路43とを有している。2ndキャッシュタグメモリ41は、キャッシュデータ部50に格納されているデータに対応付けられているタグを格納している。2ndキャッシュタグメモリ41に格納されているタグは、アドレスと称してもよい。ここで、2ndキャッシュタグメモリ41のデータ格納方式について、図3を用いて説明する。2ndキャッシュタグメモリ41のデータ格納方式には、セットアソシアティブ方式が採用されている。2ndキャッシュタグメモリ41においては、メモリが複数のウェイに分割される。さらに、それぞれのウェイは、複数のラインに分割される。タグは、それぞれのラインに格納される。図3においては、2ndキャッシュタグメモリ41は、ウェイ0及びウェイ1に分割されている例を示している。また、ウェイ0のラインNにアドレスAが格納されており、ウェイ1のラインNにアドレスBが格納されている例を示している。また、それぞれのアドレスには、フラグFが関連付けられている。フラグは、関連付けられているアドレスが、過去にリプレース対象のアドレスとなっていたかを示している。フラグについては、後に詳述する。図2に戻り、キャッシュヒット判定回路42は、CPU10もしくはCPU20からメモリアクセスを受け取ると、メモリアクセスに含まれるタグと、2ndキャッシュタグメモリ41に格納されているタグとを比較する。キャッシュヒット判定回路42は、メモリアクセスに含まれるタグと、2ndキャッシュタグメモリ41に格納されているタグとが一致した場合、キャッシュヒットと判定し、メモリアクセスに含まれるタグと、2ndキャッシュタグメモリ41に格納されているタグとが一致しない場合、キャッシュミスと判定する。選択回路43は、リプレース部60から、リプレースされたキャッシュデータに関する情報を受け取ると、リプレースされたキャッシュデータに対応するタグをバッファ部70へ出力する。続いて、キャッシュデータ部50は、2ndキャッシュデータメモリ51と、選択回路52とを有している。2ndキャッシュデータメモリ51は、2ndキャッシュタグメモリ41に格納されているタグと対応付けられているキャッシュデータを格納している。2ndキャッシュデータメモリ51は、キャッシュヒット判定回路42からキャッシュヒットとの通知を受け取った場合、選択回路52を介して、該当するキャッシュデータをCPU10又は20へ出力する。2ndキャッシュデータメモリ51は、2ndキャッシュタグメモリ41と同様に、セットアソシアティブ方式が採用されている。図3に示されるように、2ndキャッシュデータメモリ51は、例えば、ウェイ0のラインNにデータAを格納し、ウェイ1のラインNにデータBを格納している。データAは、2ndキャッシュタグメモリ41のアドレスAと対応付けられている。データBは、2ndキャッシュタグメモリ41のアドレスBと対応付けられている。続いて、リプレース部60は、2ndLRUメモリ61と、リプレースウェイ判定回路62とを有している。2ndLRUメモリ61は、2ndキャッシュデータメモリ51の各ラインに格納されているウェイ0及びウェイ1のデータのうち、どちらが古いデータかを示している。つまり、2ndLRUメモリ61は、ウェイ0及びウェイ1のデータのうち、アクセスされたタイミングが古い方を示している。たとえば、2ndLRUメモリ61のラインNに、0が設定されている場合、データAは、データBがアクセスされたタイミングよりも後に、アクセスされていないことを示している。リプレースウェイ判定回路62は、2ndキャッシュタグメモリ41におけるフラグの情報と、2ndLRUメモリ61が保持する情報とを用いて、リプレース対象となるウェイを判定する。たとえば、2ndキャッシュタグメモリ41におけるウェイ0及び1のフラグが設定されていない場合、つまり、フラグに0が設定されている場合であって、2ndLRUメモリ61にウェイ0を示す0が設定されている場合、リプレース対象となるウェイは、ウェイ0と判定される。また、2ndキャッシュタグメモリ41において、ウェイ0のフラグに1が設定されており、2ndLRUメモリ61にウェイ0を示す0が設定されている場合、アドレスAにおけるデータのアクセス頻度が高いと考えられるため、2ndLRUメモリ61の設定にかかわらず、リプレース対象となるウェイは1と判定される。フラグの設定と、2ndLRUメモリ61の設定とから決定されるリプレース対象ウェイは、図4に示すとおりに決定される。図4の項番1及び2は、フラグ0及び1に0が設定されているため、リプレース対象となるウェイは、2ndLRUメモリの値に従って決定される。リプレース後は、リプレースされたウェイとは異なるウェイが2ndLRUメモリに設定される。項番3及び4は、ウェイ1のフラグに1が設定されているため、2ndLRUメモリの設定によらず、リプレース対象となるウェイは、ウェイ0となる。項番3において、リプレース後は、ウェイ1のフラグは1に設定されたまま、2ndLRUメモリの値が1に設定される。項番4において、リプレース後は、2ndLRUメモリの値によらずリプレース対象となるウェイが決定されたため、ウェイ1のフラグは0に設定され、さらに2ndLRUメモリは0に設定される。図4の項番5及び6は、ウェイ0のフラグが1に設定されているため、リプレース対象となるウェイは、2ndLRUメモリの値によらず、ウェイ1となる。項番5において、リプレース後は、2ndLRUメモリの値によらずリプレース対象となるウェイが決定されたため、ウェイ0のフラグは0に設定され、さらに2ndLRUメモリは1に設定される。項番6において、リプレース後は、ウェイ0のフラグは1に設定されたまま、2ndLRUメモリの値が0に設定される。図4の項番7及び8は、ウェイ0及び1のフラグに1が設定されているため、リプレース対象となるウェイは、2ndLRUメモリに従って決定される。リプレース後は、リプレース対象となったウェイのフラグが0に設定され、2ndLRUメモリは、リプレース対象となったウェイとは異なるウェイが設定される。図2に戻り、リプレースウェイ判定回路62は、リプレース対象となったウェイに関する情報を、選択回路43及び選択回路52へ出力する。選択回路52は、リプレース対象となったデータを、2ndキャッシュデータメモリ51から削除する。続いて、バッファ部70は、バッファ71と、ヒット判定回路72とを有している。バッファ71は、選択回路43から出力されるリプレース対象となったデータのタグアドレスを格納する。ヒット判定回路72は、コア11もしくはコア21から発行されるメモリアクセスにより、メインメモリ80から新たに2ndキャッシュメモリ30に格納されるデータのタグと、バッファ71に格納されているタグとを比較する。ヒット判定回路72は、比較した結果を、2ndキャッシュタグメモリ41へ出力する。新たに2ndキャッシュメモリ30に格納されるデータのタグと、バッファ71に格納されているタグとが一致した場合、2ndキャッシュタグメモリ41は、該当するデータのフラグを1にセットする。新たに2ndキャッシュメモリ30に格納されるデータのタグと、バッファ71に格納されているタグとが一致しない場合、2ndキャッシュタグメモリ41は、該当するデータのフラグを0にセットする。続いて、図5及び図6を用いて本発明の実施の形態1にかかる1stキャッシュメモリ12及び22と、2ndキャッシュタグメモリ41とにデータを格納する動作について説明する。はじめに、ステップ1の動作を説明する。コア11は、1stキャッシュメモリ12へアドレスA0に対するリードリクエストを発行する。アドレスA0へのリードリクエストを受けた1stキャッシュメモリ12は、キャッシュミスと判定すると2ndキャッシュメモリ30にアドレスA0へのリードリクエストを発行する。アドレスA0へのリードリクエストを受けた2ndキャッシュメモリ30は、キャッシュミスと判定するとメインメモリ80に対して、アドレスA0へのリードリクエストを発行する。メインメモリ80は、アドレスA0に格納されたデータA0を2ndキャッシュメモリ30に返却する。つまり、メインメモリ80は、アドレスA0に格納されたデータA0を2ndキャッシュメモリ30へ出力する。2ndキャッシュメモリ30に返却されたアドレスA0とデータA0とは、それぞれラインNのウェイ0の2ndキャッシュタグメモリ41および2ndキャッシュデータメモリ51に格納される。さらに、2ndLRUメモリ61のラインNには1が格納される。また、2ndキャッシュメモリ30は、返却されたアドレスA0とデータA0をCPU10の1stキャッシュメモリ12へ出力する。1stキャッシュメモリ12は、2ndキャッシュメモリ30と同様に、1stキャッシュタグメモリ図示せずと1stキャッシュデータメモリ図示せずのラインNのウェイ0にそれぞれアドレスA0とデータA0を格納する。さらに、1stキャッシュメモリ12は、コア11へデータA0を出力し、1stLRUメモリ図示せずのラインNに1が格納される。次に、ステップ2の動作を説明する。コア11は1stキャッシュメモリ12へアドレスA1に対するリードリクエストを発行する。アドレスA1へのリードリクエストを受けた1stキャッシュメモリ12は、キャッシュミスと判定すると2ndキャッシュメモリ30にアドレスA1へのリードリクエストを発行する。アドレスA1へのリードリクエストを受けた2ndキャッシュメモリ30は、キャッシュミスと判定するとメインメモリ80にアドレスA1へのリードリクエストを発行する。メインメモリ80は、アドレスA1に格納されたデータA1を2ndキャッシュメモリ30に返却する。2ndキャッシュメモリ30に返却されたアドレスA1とデータA1とは、それぞれラインNのウェイ1の2ndキャッシュタグメモリ41および2ndキャッシュデータメモリ51に格納される。さらに、2ndLRUメモリ61のラインNに、0が格納される。また、2ndキャッシュメモリ30は、返却されたアドレスA1とデータA1をCPU10の1stキャッシュメモリ12へ出力する。1stキャッシュメモリ12は、1stキャッシュタグメモリと1stキャッシュデータメモリのラインNのウェイ1にそれぞれアドレスA1とデータA1を格納する。さらに、1stキャッシュメモリ12は、コア11にデータA1を送出し1stLRUメモリのラインNに0が格納される。次に、ステップ3、ステップ4及びステップ5の動作を説明する。コア11は、1stキャッシュメモリ12へアドレスA0に対するリードリクエストを発行する。アドレスA0へのリードリクエストを受けた1stキャッシュメモリ12は、キャッシュヒットと判定すると、1stキャッシュデータメモリのラインNのウェイ0からデータA0を読み出しコア11へ出力する。また、1stLRUメモリのラインNに1が格納される。2ndキャッシュメモリ30には、リードリクエストは、発行されない。次に、ステップ6の動作を説明する。コア21は、1stキャッシュメモリ22へアドレスA2に対するリードリクエストを発行する。アドレスA2へのリードリクエストを受けた1stキャッシュメモリ22は、キャッシュミスと判定すると2ndキャッシュメモリ30にアドレスA2へのリードリクエストを発行する。アドレスA2へのリードリクエストを受けた2ndキャッシュメモリ30は、キャッシュミスと判定するとメインメモリ80にアドレスA2へのリードリクエストを発行する。メインメモリ80は、アドレスA2に格納されたデータA2を2ndキャッシュメモリ30に返却する。2ndキャッシュメモリ30がアドレスA2とデータA2を受け付けると、リプレース部60は、2ndLRUメモリ61のラインNに格納された値を読み出し、リプレースウェイ判定回路62へ出力する。リプレースウェイ判定回路62は、リプレースするウェイを0と決定する。リプレースウェイ判定回路62は、決定した情報を、選択回路43および選択回路52へ出力する。選択回路43は、2ndキャッシュタグメモリ41のラインNのウェイ0からアドレスA0のリプレースを実行する。リプレースされたアドレスA0は、バッファ71のエントリ0に格納される。選択回路52は、2ndキャッシュデータメモリ51のラインNのウェイ0からのデータA0のリプレースを実行する。リプレースが発生したため、リプレース部60は、CPU10およびCPU20に対してリプレースされたデータA0の無効化リクエストを発行する。1stキャッシュメモリ12は、1stキャッシュメモリに格納されているデータA0の無効化を行いリプレース部60へ報告する。1stキャッシュメモリ22は、対象となるデータがないので完了報告のみをリプレース部60に通知する。リプレース及び無効化が完了した後、メインメモリ80から返却されたアドレスA2とデータA2は、それぞれラインNのウェイ0の2ndキャッシュタグメモリ41および2ndキャッシュデータメモリ51に格納される。さらに、2ndLRUメモリ61のラインNに1が、格納される。また2ndキャッシュメモリ30は、返却されたアドレスA2とデータA2とをCPU20の1stキャッシュメモリ22へ出力する。1stキャッシュメモリ22は、1stキャッシュタグメモリと1stキャッシュデータメモリのラインNのウェイ0とにそれぞれアドレスA2とデータA2を格納する。さらに1stキャッシュメモリ22は、コア21にデータA2を出力する。1stLRUメモリのラインNには、1が格納される。次に、ステップ7の動作を説明する。コア11は、1stキャッシュメモリ12へアドレスA0に対するリードリクエストを発行する。アドレスA0へのリードリクエストを受けた1stキャッシュメモリ12は、キャッシュミスと判定すると2ndキャッシュメモリ30にアドレスA0へのリードリクエストを発行する。アドレスA0へのリードリクエストを受けた2ndキャッシュメモリ30は、キャッシュミスと判定するとメインメモリ80にアドレスA0へのリードリクエストを発行する。メインメモリ80は、アドレスA0に格納されたデータA0を2ndキャッシュメモリ30に返却する。2ndキャッシュメモリ30がアドレスA0とデータA0を受け付けると、リプレース部60は、2ndLRUメモリ61のラインNに格納された値を読み出しリプレースウェイ判定回路62へ出力する。リプレースウェイ判定回路62は、リプレースするウェイを1と決定する。リプレースウェイ判定回路62は、決定した情報を選択回路43および選択回路52へ出力する。選択回路43は、2ndキャッシュタグメモリ41のラインNのウェイ1からアドレスA1のリプレースを実行する。リプレースされたアドレスA1は、バッファ71のエントリ1に格納される。選択回路52は、2ndキャッシュデータメモリ51のラインNのウェイ1からデータA1のリプレースを実行する。リプレースが発生したのでリプレース部60は、CPU10およびCPU20にリプレースされたデータA1の無効化リクエストを発行する。1stキャッシュメモリ12は、格納しているデータA1の無効化を行いリプレース部321に報告する。1stキャッシュメモリ22は、対象となるデータがないので完了報告のみリプレース部60へ通知する。リプレース及び無効化が完了したら、メインメモリ80から返却されたアドレスA0とデータA0は、それぞれラインNのウェイ1の2ndキャッシュタグメモリ41および2ndキャッシュデータメモリ51に格納される。また、2ndLRUメモリ61のラインNに0が格納される。さらに、ヒット判定回路72は、2ndキャッシュタグメモリ41に新たに格納したアドレスA0とバッファ71に格納されているアドレスとを比較する。ヒット判定回路72は、新たに格納したアドレスA0と、バッファ71のエントリ0のアドレスとが一致するため、2ndキャッシュタグメモリ41のラインNのウェイ1に対応するフラグに1を格納する。また2ndキャッシュメモリ30は、返却されたアドレスA0とデータA0とをCPU10の1stキャッシュメモリ12へ出力する。1stキャッシュメモリ12は、1stキャッシュタグメモリと1stキャッシュデータメモリとのラインNのウェイ0にそれぞれアドレスA0とデータA0を格納する。さらに、1stキャッシュメモリ12は、コア11にデータA0を送出する。1stLRUメモリのラインNには、1が格納される。次に、ステップ8の動作を説明する。コア21は、1stキャッシュメモリ12へアドレスA3に対するリードリクエストを発行する。アドレスA3へのリードリクエストを受けた1stキャッシュメモリ12は、キャッシュミスと判定すると2ndキャッシュメモリ30にアドレスA3へのリードリクエストを発行する。アドレスA3へのリードリクエストを受けた2ndキャッシュメモリ30は、キャッシュミスと判定するとメインメモリ80にアドレスA3へのリードリクエストを発行する。メインメモリ80は、アドレスA3に格納されたデータA3を2ndキャッシュメモリ30に返却する。2ndキャッシュメモリ30がアドレスA3とデータA3を受け付けると、リプレース部60は、2ndLRUメモリ61のラインNに格納された値を読み出しリプレースウェイ判定回路62へ出力する。リプレースウェイ判定回路62は、リプレースするウェイを0と決定し選択回路43および選択回路52へ出力する。選択回路43は、2ndキャッシュタグメモリ41のラインNのウェイ0からアドレスA2のリプレースを実行する。リプレースされたアドレスA2は、バッファ71のエントリ2に格納される。選択回路52は、2ndキャッシュデータメモリ51のラインNのウェイ0からデータA2のリプレースを実行する。リプレースが発生したため、リプレース部60は、CPU10およびCPU20に対して、リプレースされたデータA2の無効化リクエストを発行する。1stキャッシュメモリ12は、対象となるデータがないので完了報告のみリプレース部60へ通知する。1stキャッシュメモリ22は、格納しているデータA2の無効化を行いリプレース部60に報告する。リプレース及び無効化が完了した後、メインメモリ80から出力されたアドレスA3とデータA3は、それぞれラインNのウェイ0の2ndキャッシュタグメモリ41および2ndキャッシュデータメモリ51に格納される。2ndLRUメモリ320のラインNには、1が格納される。また2ndキャッシュメモリ30は、返却されたアドレスA3とデータA3をCPU20の1stキャッシュメモリ22へ出力する。1stキャッシュメモリ22は、1stキャッシュタグメモリと1stキャッシュデータメモリとのラインNのウェイ1にそれぞれアドレスA3とデータA3とを格納する。さらに、1stキャッシュメモリ22は、コア21にデータA3を出力し1stLRUメモリのラインNに0を格納する。次に、ステップ9の動作を説明する。コア11は、1stキャッシュメモリ12へアドレスA4に対するリードリクエストを発行する。アドレスA4へのリードリクエストを受けた1stキャッシュメモリ12は、キャッシュミスと判定すると2ndキャッシュメモリ30にアドレスA4へのリードリクエストを発行する。アドレスA4へのリードリクエストを受けた2ndキャッシュメモリ30は、キャッシュミスと判定するとメインメモリ80にアドレスA4へのリードリクエストを発行する。メインメモリ80は、アドレスA4に格納されたデータA4を2ndキャッシュメモリ30に返却する。2ndキャッシュメモリ装置30がアドレスA3とデータA3を受け付けると、リプレース部60は、2ndLRUメモリ61のラインNに格納された値を読み出しリプレースウェイ判定回路62へ出力する。リプレースウェイ判定回路62は、2ndキャッシュタグメモリ41のラインNのウェイ1のフラグが1になっていて、2ndLRUメモリ61のラインNのウェイ1が1になっているため図4の項番4に従い、リプレースするウェイを0と決定する。リプレースウェイ判定回路62は、決定した情報を選択回路43および選択回路52へ出力する。選択回路43は、2ndキャッシュタグメモリ41のラインNのウェイ0からアドレスA3のリプレースを実行する。リプレースされたアドレスA3は、バッファ71のエントリ3に格納される。選択回路311は、2ndキャッシュデータメモリ52のラインNのウェイ0からデータA3のリプレースを実行する。リプレースが発生したため、リプレース部60は、CPU10およびCPU20にリプレースされたデータA3の無効化リクエストを発行する。1stキャッシュメモリ12は、対象となるデータがないため完了報告のみリプレース部60へ通知する。1stキャッシュメモリ12は、1stキャッシュメモリの無効化を行いリプレース部60に報告する。リプレース及び無効化が完了したら、メインメモリ80から出力されたアドレスA4とデータA4とは、それぞれラインNのウェイ0の2ndキャッシュタグメモリ41および2ndキャッシュデータメモリ51に格納される。2ndLRUメモリ320のラインNには0が格納される。さらに、図4の項番4に従い、2ndキャッシュタグメモリ300のラインNのウェイ1に対応するフラグに0を格納する。また2ndキャッシュメモリ30は、返却されたアドレスA4とデータA4とをCPU10の1stキャッシュメモリ12へ出力する。1stキャッシュメモリ12は、1stキャッシュタグメモリと1stキャッシュデータメモリのラインNのウェイ1にそれぞれアドレスA4とデータA4を格納する。さらに、1stキャッシュメモリ12は、コア11にデータA4を送出し1stLRUメモリのラインNに0を格納する。以上説明したように、本発明の実施の形態1にかかるメモリシステムを用いることにより、2ndキャッシュメモリにおいてリプレース対象となるウェイを決定する際に、ウェイに格納されているデータが、過去にリプレース対象となったデータであるか否かを考慮して、リプレース対象となるウェイを決定することができる。過去にリプレースされて、再度2ndキャッシュメモリに登録されているデータのアクセス頻度は高いと考えられるため、このようなデータが再度リプレース対象となることを防止することができる。これより、アクセス頻度の高いデータがリプレース対象となる頻度を低下させることができる。上述の実施の形態では、本発明をハードウェアの構成として説明したが、本発明は、これに限定されるものではない。本発明は、図5及び図6において説明した1stキャッシュメモリ12及び22と、2ndキャッシュタグメモリ41とにデータを格納する処理及び1stキャッシュメモリ12及び22のデータを無効化する処理を、CPUCentralProcessingUnitにコンピュータプログラムを実行させることにより実現することも可能である。上述の例において、プログラムは、様々なタイプの非一時的なコンピュータ可読媒体nontransitorycomputerreadablemediumを用いて格納され、コンピュータに供給することができる。非一時的なコンピュータ可読媒体は、様々なタイプの実体のある記録媒体tangiblestoragemediumを含む。非一時的なコンピュータ可読媒体の例は、磁気記録媒体例えばフレキシブルディスク、磁気テープ、ハードディスクドライブ、光磁気記録媒体例えば光磁気ディスク、CD-ROMReadOnlyMemory、CD-R、CD-R/W、半導体メモリ例えば、マスクROM、PROMProgrammableROM、EPROMErasablePROM、フラッシュROM、RAMRandomAccessMemoryを含む。また、プログラムは、様々なタイプの一時的なコンピュータ可読媒体transitorycomputerreadablemediumによってコンピュータに供給されてもよい。一時的なコンピュータ可読媒体の例は、電気信号、光信号、及び電磁波を含む。一時的なコンピュータ可読媒体は、電線及び光ファイバ等の有線通信路、又は無線通信路を介して、プログラムをコンピュータに供給できる。なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上述した例においては、1stキャッシュメモリがCPUに備えられている構成例について説明したが、1stキャッシュメモリは、CPUの外部に備えられてもよい。また、図4において、フラグとの関係においてリプレース対象となるウェイを決定するパターンについて説明したが、異なるパターンを設定してもよい。