正のスレショルド電圧を有し、選択されたワードラインと選択されたビットラインとの間に接続された不揮発性のメモリセルにリードread命令をした時の動作時に、前記選択されたワードラインに正のリード電圧を供給し、前記選択されたビットラインに接続されたページバッファpagebufferに第1制御信号を供給する段階と、負のスレショルド電圧を有する前記メモリセルにリードread命令をした時の動作時に、前記選択されたワードラインに負のリード電圧を供給し、前記ページバッファに前記第1制御信号と第2制御信号とを供給する段階とを有し、前記第1制御信号は、第1ディスチャージdischarge区間、第1プリチャージprecharge区間、第1ディベロップdeveloping区間、及び第1感知区間を含む第1リード動作区間を定義し、前記第2制御信号は、前記第1リード動作区間よりさらに長い第2リード動作区間を定義し、第2ディスチャージ区間、第2プリチャージ区間、第2ディベロップ区間、及び第2感知区間を含むことを特徴とする不揮発性メモリ装置の動作方法。前記第2制御信号は、前記第1制御信号と比較してさらに多くの電荷を選択されたビットラインに蓄積させるか、又は保持させることを特徴とする請求項1に記載の不揮発性メモリ装置の動作方法。前記第2プリチャージ区間は、前記第1プリチャージ区間より持続期間が長いことを特徴とする請求項1に記載の不揮発性メモリ装置の動作方法。前記第2リード動作区間は、第1リード動作区間より持続期間が長いことを特徴とする請求項3に記載の不揮発性メモリ装置の動作方法。前記第1プリチャージ区間が、前記第1リード動作区間で開始されるより、前記第2プリチャージ区間が、前記第2リード動作区間で開始されるほうが相対的に早いことを特徴とする請求項1に記載の不揮発性メモリ装置の動作方法。前記第1ディベロップ区間が、前記第1リード動作区間で開始されるより、前記第2ディベロップ区間が、前記第2リード動作区間で開始されるほうが相対的に遅いことを特徴とする請求項1に記載の不揮発性メモリ装置の動作方法。前記正のリード電圧が前記選択されたワードラインに供給される第1時間と、前記負のリード電圧が前記選択されたワードラインに供給される第2時間が、前記第1リード動作区間と前記第2リード動作区間のそれぞれの少なくとも一部分で対称的であり、初期ワードライン電圧に対して対称的であることを特徴とする請求項1に記載の不揮発性メモリ装置の動作方法。前記正のリード電圧が前記選択されたワードラインに供給される第1時間と、前記負のリード電圧が前記選択されたワードラインに供給される第2時間が、前記第1リード動作区間と前記第2リード動作区間のそれぞれの少なくとも一部分で非対称的であり、初期ワードライン電圧に対して非対称的であることを特徴とする請求項1に記載の不揮発性メモリ装置の動作方法。前記第2時間は、前記第1時間よりさらに長いことを特徴とする請求項8に記載の不揮発性メモリ装置の動作方法。前記負のリード電圧は、前記正のリード電圧が正のターゲットtarget電圧で前記選択されたワードラインに供給されるときの電圧勾配特性とは異なる電圧勾配特性によって負のターゲット電圧で前記選択されたワードラインに供給されることを特徴とする請求項8に記載の不揮発性メモリ装置の動作方法。前記負のリード電圧の前記負のターゲット電圧側への電圧勾配特性が、前記正のリード電圧の前記正のターゲット電圧側への電圧勾配特性よりさらに急勾配であることを特徴とする請求項10に記載の不揮発性メモリ装置の動作方法。前記初期ワードライン電圧と前記正のリード電圧に関連した正のターゲット電圧との正の差の絶対値は、前記初期ワードライン電圧と前記負のリード電圧に関連した負のターゲット電圧との負の差の絶対値より小さいことを特徴とする請求項8に記載の不揮発性メモリ装置の動作方法。前記リード動作は、プログラム-リード-検証動作、又はイレーズ-リード-検証動作であることを特徴とする請求項1に記載の不揮発性メモリ装置の動作方法。前記不揮発性のメモリセルは、マルチレベルメモリセルmulti-levelmemorycellであることを特徴とする請求項1に記載の不揮発性メモリ装置の動作方法。前記不揮発性のメモリセルは、NANDフラッシュメモリセルであることを特徴とする請求項1に記載の不揮発性メモリ装置の動作方法。選択されたワードラインと選択されたビットラインとの間に接続されたメモリセルに命令をし、前記選択されたワードラインに正のリード電圧を供給するリード動作時に、前記正のリード電圧が選択されたワードラインに供給される時間に関連した第1時間に前記選択されたビットラインにビットライン電圧を供給する段階と、前記メモリセルに命令をし、前記選択されたワードラインに負のリード電圧を供給するリード動作時に、前記第1時間より遅い第2時間に前記選択されたビットラインに前記ビットライン電圧を供給する段階とを有し、前記ビットライン電圧の供給は、前記負のリード電圧が初期ワードライン電圧から負のターゲット電圧に変わる区間の間に発生することを特徴とする不揮発性メモリ装置の動作方法。前記メモリセルは、前記負のターゲット電圧と前記負のリード電圧との間のスレショルド電圧を有し、前記メモリセルのオンon区間後に、前記負のリード電圧の供給は減少することを特徴とする請求項16に記載の不揮発性メモリ装置の動作方法。選択されたワードラインと選択されたビットラインとの間に接続された不揮発性のメモリセルが、正のスレショルド電圧分布であるか、負のスレショルド電圧分布であるかを決定する段階と、前記スレショルド電圧分布が、正の値である場合、第1ディスチャージ区間、第1プリチャージ区間、第1ディベロップ区間、及び第1感知区間を含む第1リード動作区間の間に正のリード電圧を前記選択されたワードラインに供給する段階と、前記スレショルド電圧分布が、負の値である場合、前記第1リード動作区間と異なる、第2ディスチャージ区間、第2プリチャージ区間、第2ディベロップ区間、及び第2感知区間を含む第2リード動作区間の間に負のリード電圧を前記選択されたワードラインに供給する段階とを有し、選択されたワードラインと選択されたビットラインとの間を接続することにより不揮発性メモリセルに保存されたデータを定義されたスレショルド電圧分布によってリードすることを特徴とする不揮発性メモリ装置の動作方法。前記第2プリチャージ区間は、前記第1プリチャージ区間よりさらに長いことを特徴とする請求項18に記載の不揮発性メモリ装置の動作方法。前記スレショルド電圧分布が、正の値である場合、前記第1リード動作区間を定義する第1制御信号を生成する段階と、前記スレショルド電圧分布が、負の値である場合、前記第2リード動作区間を定義する第2制御信号を生成する段階とをさらに有することを特徴とする請求項18に記載の不揮発性メモリ装置の動作方法。そこで、本発明は上記従来の不揮発性メモリ装置における問題点に鑑みてなされたものであって、本発明の目的は、選択されたワードラインに供給される動作電圧が、正の電圧であるか、または負の電圧であるかによって、ワードラインに接続された不揮発性メモリセルが、プログラミングされたか、または消去eraseされたかを判断する時間を調節する方法を提供するところにある。上記目的を達成するためになされた本発明による不揮発性メモリ装置の動作方法は、正のスレショルド電圧を有し、選択されたワードラインと選択されたビットラインとの間に接続された不揮発性のメモリセルにリードread命令をした時の動作時に、前記選択されたワードラインに正のリード電圧を供給し、前記選択されたビットラインに接続されたページバッファpagebufferに第1制御信号を供給する段階と、負のスレショルド電圧を有する前記メモリセルにリードread命令をした時の動作時に、前記選択されたワードラインに負のリード電圧を供給し、前記ページバッファに前記第1制御信号と第2制御信号とを供給する段階とを有し、前記第1制御信号は、第1ディスチャージdischarge区間、第1プリチャージprecharge区間、第1ディベロップdeveloping区間、及び第1感知区間を含む第1リード動作区間を定義し、前記第2制御信号は、前記第1リード動作区間よりさらに長い第2リード動作区間を定義し、第2ディスチャージ区間、第2プリチャージ区間、第2ディベロップ区間、及び第2感知区間を含むことを特徴とする。前記第2制御信号は、前記第1制御信号と比較してさらに多くの電荷を選択されたビットラインに蓄積させるか、又は保持させることが好ましい。前記第2プリチャージ区間は、前記第1プリチャージ区間より持続期間が長いことが好ましい。前記第2リード動作区間は、第1リード動作区間より持続期間が長いことが好ましい。前記第1プリチャージ区間が、前記第1リード動作区間で開始されるより、前記第2プリチャージ区間が、前記第2リード動作区間で開始されるほうが相対的に早いことが好ましい。前記第1ディベロップ区間が、前記第1リード動作区間で開始されるより、前記第2ディベロップ区間が、前記第2リード動作区間で開始されるほうが相対的に遅いことが好ましい。前記正のリード電圧が前記選択されたワードラインに供給される第1時間と、前記負のリード電圧が前記選択されたワードラインに供給される第2時間が、前記第1リード動作区間と前記第2リード動作区間のそれぞれの少なくとも一部分で対称的であり、初期ワードライン電圧に対して対称的であることが好ましい。前記正のリード電圧が前記選択されたワードラインに供給される第1時間と、前記負のリード電圧が前記選択されたワードラインに供給される第2時間が、前記第1リード動作区間と前記第2リード動作区間のそれぞれの少なくとも一部分で非対称的であり、初期ワードライン電圧に対して非対称的であることが好ましい。前記第2時間は、前記第1時間よりさらに長いことが好ましい。前記負のリード電圧は、前記正のリード電圧が正のターゲットtarget電圧で前記選択されたワードラインに供給されるときの電圧勾配特性とは異なる電圧勾配特性によって負のターゲット電圧で前記選択されたワードラインに供給されることが好ましい。前記負のリード電圧の前記負のターゲット電圧側への電圧勾配特性が、前記正のリード電圧の前記正のターゲット電圧側への電圧勾配特性よりさらに急勾配であることが好ましい。前記初期ワードライン電圧と前記正のリード電圧に関連した正のターゲット電圧との正の差の絶対値は、前記初期ワードライン電圧と前記負のリード電圧に関連した負のターゲット電圧との負の差の絶対値より小さいことが好ましい。前記リード動作は、プログラム-リード-検証動作、又はイレーズ-リード-検証動作であることが好ましい。前記不揮発性のメモリセルは、マルチレベルメモリセルmulti-levelmemorycellであることが好ましい。前記不揮発性のメモリセルは、NANDフラッシュメモリセルであることが好ましい。また、上記目的を達成するためになされた本発明による不揮発性メモリ装置の動作方法は、選択されたワードラインと選択されたビットラインとの間に接続されたメモリセルに命令をし、前記選択されたワードラインに正のリード電圧を供給するリード動作時に、前記正のリード電圧が選択されたワードラインに供給される時間に関連した第1時間に前記選択されたビットラインにビットライン電圧を供給する段階と、前記メモリセルに命令をし、前記選択されたワードラインに負のリード電圧を供給するリード動作時に、前記第1時間より遅い第2時間に前記選択されたビットラインに前記ビットライン電圧を供給する段階とを有し、前記ビットライン電圧の供給は、前記負のリード電圧が初期ワードライン電圧から負のターゲット電圧に変わる区間の間に発生することを特徴とする。前記メモリセルは、前記負のターゲット電圧と前記負のリード電圧との間のスレショルド電圧を有し、前記メモリセルのオンon区間後に、前記負のリード電圧の供給は減少することが好ましい。また、上記目的を達成するためになされた本発明による不揮発性メモリ装置の動作方法は、選択されたワードラインと選択されたビットラインとの間に接続された不揮発性のメモリセルが、正のスレショルド電圧分布であるか、負のスレショルド電圧分布であるかを決定する段階と、前記スレショルド電圧分布が、正の値である場合、第1ディスチャージ区間、第1プリチャージ区間、第1ディベロップ区間、及び第1感知区間を含む第1リード動作区間の間に正のリード電圧を前記選択されたワードラインに供給する段階と、前記スレショルド電圧分布が、負の値である場合、前記第1リード動作区間と異なる、第2ディスチャージ区間、第2プリチャージ区間、第2ディベロップ区間、及び第2感知区間を含む第2リード動作区間の間に負のリード電圧を前記選択されたワードラインに供給する段階とを有し、選択されたワードラインと選択されたビットラインとの間を接続することにより不揮発性メモリセルに保存されたデータを定義されたスレショルド電圧分布によってリードすることを特徴とする。前記第2プリチャージ区間は、前記第1プリチャージ区間よりさらに長いことが好ましい。前記スレショルド電圧分布が、正の値である場合、前記第1リード動作区間を定義する第1制御信号を生成する段階と、前記スレショルド電圧分布が、負の値である場合、前記第2リード動作区間を定義する第2制御信号を生成する段階とをさらに有することが好ましい。本発明に係る不揮発性メモリ装置の動作方法によれば、選択された不揮発性メモリセルに供給される動作電圧が正の電圧であるか、負の電圧であるかによって、不揮発性メモリセルがプログラミングされたか、または消去されたかを判断するための動作時間を適応的に調節することによって、読み取り動作または検証動作時に発生するデータエラーを防止することができるという効果がある。次に、本発明に係る不揮発性メモリ装置の動作方法を実施するための形態の具体例を図面を参照しながら説明する。図1は、本発明の実施形態による不揮発性メモリ装置の関連部分の部分ブロック図を示し、図2と図3は、図1に示した不揮発性メモリシステムのメモリセルアレイを示す。図に示したメモリセルアレイは、説明の便宜上、NANDフラッシュflashメモリと仮定する。しかし、当業者は、他のタイプtypeの不揮発性メモリセルも、本発明の概念による実施形態として構成メモリセルアレイに含まれうるということを認知する。図1を参照すると、不揮発性メモリ装置10は、一般的に動作制御回路11と複数の不揮発性メモリセルが配列されたメモリセルアレイ20とを含む。一般的なレイアウトと配列において、動作制御回路11は、当業者によく知られているが、本発明の実施形態による効果的な配列と制御スキームschemeは、新規かつ非自明である。動作制御回路11は、電圧生成器30、ローデコーダrowdecoder40、制御ロジック50、カラムデコーダcolumndecoder60、ページレジスタ及び感知増幅器ブロックpageregistersenseamplifierS/Ablock70、Y-ゲーティングブロックY-gatingblock80、及び入出力バッファラッチブロックinput/outputI/Obufferlatchblock90を含む。図1、図2、及び図3を参照すると、メモリセルアレイ20は、複数のセルストリングcellstrings20-1、20-2、...、20-m内に配列されたNANDフラッシュメモリセルアレイと仮定される。複数のセルストリング20-1、20-2、...、20-mのそれぞれは、ストリング選択トランジスタstringselectiontransistorsST1、ST2、...、STmのそれぞれの間にある対応するビットラインBL1、BL2、...、BLmに沿って順次に配列された複数のNANDフラッシュセルと接地選択トランジスタgroundselectiontransistorsGT1、GT2、...、GTmとを含む。それぞれのビットラインBL1、BL2、...、BLmは、それぞれ入出力バッファラッチブロック90に配列されている対応するページバッファ71-1、71-2、...、71-mに接続される。当業者は、他のビットラインとページバッファの接続スキームも使われうるということを認知する。ストリング選択トランジスタST1、ST2、...、STmと接地選択トランジスタGT1、GT2、...、GTmとの集合は、それぞれローデコーダ40を通じて少なくとも一つのストリング選択ラインSSLと少なくとも一つの接地選択ラインGSLとを経由して供給される制御信号によって制御される。NANDフラッシュメモリセルは、並列行に配列され、各行は、対応するワードラインWL1、WL2、...、WLnに接続され、対応するワードラインWL1、WL2、...、WLnによって制御される。例えば、メモリセルのそれぞれの行は、ローデコーダ40によって供給される適切なワードライン制御電圧の供給によって選択されるか、選択されない。少なくとも一つの共通ソースラインCSLは、各接地選択トランジスタGT1、GT2、...、GTmが終わる地点までメモリセルアレイ20を横切る。図3で、メモリセルアレイ20は、メモリセルの集積度向上のために、3次元構造で積層するように配列されうる。すなわち、各メモリセルストリング20-1、20-2、...、20-mは、2次元レイヤlayerに配列され、複数の層は、図3に部分的に示したように、3次元構造を形成するように積層することができる。図3で、例えば、第1セルストリングfirstcellstring20’-1は、第1レイヤfirstlayer21-1に配列され、第2セルストリング20’-2は、第2レイヤ21-2に配列され、同じ方式で第kセルストリング20’-kは、第kレイヤ21-kに配列されうる。実施形態によっては、メモリセルアレイの使用は、シングルビットsinglebitのデータを保存するために構成される不揮発性メモリセルすなわち、シングルレベルメモリセルsinglelevelmemorycells、SLCs及び/又は、2またはそれ以上のビットのデータを保存するために構成される不揮発性メモリセルすなわち、マルチレベルメモリセルmultilevelmemorycells、MLCsを含むように具現可能である。したがって、複数のメモリセルストリング図2と図3の20-1、20-2、...、20-mのそれぞれは、NANDフラッシュSLCs及び/又はNANDフラッシュMLCsを含む。図3を再び参照すると、メモリセルアレイ20、ローデコーダ40、及びページバッファ71-1、71-2、...、71-mは、3次元構造で配列されうる。このような配列の一部として、第1レイヤ21-1内に配列された第1セルストリング20’-1は、ストリング選択トランジスタST11と接地選択トランジスタGT11との間に直列に接続された複数のNANDフラッシュメモリセルを含む。第2レイヤ21-2内に配列された第2セルストリング20’-2は、ストリング選択トランジスタST12と接地選択トランジスタGT12との間に直列に接続された複数のNANDフラッシュメモリセルを含み、それ以外にも、同様にkレイヤ内に配列された第kセルストリング20’-kは、ストリング選択トランジスタST1kと接地選択トランジスタGT1kとの間に直列に接続された複数のNANDフラッシュメモリセルを含む。図3に示したローデコーダ40は、複数のストリング選択信号例えば、リード動作時でのリード電圧Vread、プログラミング動作時でのパワー電圧Vcc、及びそれぞれのレイヤ21-1、21-2、...、21-k内に配列されたストリング選択トランジスタST11、ST12、...、ST1kのそれぞれのゲート各々に接続されたストリング選択ラインSSL1、SSL2、...、SSLkを経由するイレーズ動作時でのグラウンド電圧0Vを供給するために配列されうる。このような方式で、ストリング選択トランジスタST11、ST12、...、ST1kのそれぞれは、選択的にオン又はオフされうる。ローデコーダ40は、複数の接地選択信号例えば、リード動作時でのリード電圧Vread、プログラミング動作及びレイヤ21-1、21-2、...、21-k内に配列された接地選択トランジスタGT11、GT12、...、GT1kのゲートのそれぞれに接続された接地選択ラインGSL1、GSL2、...、GSLkを経由するイレーズ動作時でのグラウンド電圧0Vを供給するために配列されうる。このような方式で、接地選択トランジスタGT11、GT12、...、GT1kのそれぞれは、選択的にターンオンturn-onされるか、ターンオフturn-offされうる。図3で、複数のビットラインBL1、BL2、...、BLkに沿ってそれぞれ配列されたメモリセルストリング20’-1、20’-2、...、20’-kは、複数のワードラインWL1、WL2、...、WLkと少なくとも一つの共通ソースラインCSLとを共有することができる。各セルストリング20’-1、20’-2、...、20’-kは、ページレジスタ感知増幅器ブロック70の内に配列されたページバッファ71-1、71-2、...、71-kに接続されたレイヤ21-1、21-2、...、21-kの内の対応する一つに配列されうる。図1の不揮発性メモリ装置10と図2及び図3のメモリセルアレイ20は、説明の便宜上、限定的に図示され、本発明の概念による特定実施形態を表わしたものである。特定動作例は、3次元メモリセルアレイ20の複数のレイヤ21-1~21-kのうちから第1レイヤ21-1の第1セルストリング20’-1内に配された不揮発性メモリセル21が、ローデコーダ40によって選択されると仮定される。例えば、図1に示した作動配列operativearrangementで、動作制御回路11の構成要素は、プログラムの動作を共通的に制御するように助け、不揮発性メモリセル21のようなメモリセルアレイ20内の一つ以上の選択されたメモリセルにリード動作又はイレーズ動作を命令する。電圧生成器30は、優先的にローデコーダ40を通じてメモリセルアレイ20に選択的に供給される複数の制御電圧を生成し、供給するために配される。例えば、特定のハイhighレベルの電圧例えば、電圧生成器30に提供されるパワーサプライ電圧powersupplyvoltageより高いレベルを有する一つまたはそれ以上の電圧は、制御ロジック50から受信した多様な制御信号CTRLに応答して電圧生成器30によって生成されうる。実施形態によっては、電圧生成器30は、正の電圧生成器32と負の電圧生成器34とを含みうる。このような方式で、電圧生成器30は、イレーズ電圧Verase、リード電圧Vread、プログラム電圧Vprogram、正のリード電圧Vreadp、負のリード電圧Vreadnなどのような制御電圧を生成してローデコーダ40に供給することができる。当業者が理解しうる他の制御信号のうち、このような制御電圧は、ローデコーダ40を通じてメモリセルアレイ20を横切ってワードラインWL1~WLnに外部より供給されるローアドレス信号rowaddresssignal、XADDによって選択的に接続されうる。制御ロジック50は、一般的に電圧生成器30、ローデコーダ40、カラムデコーダ60、ページレジスタ感知増幅器ブロック70、Y-ゲーティングブロック80、及び入出力バッファラッチブロック90の動作を制御する。電圧生成器30に供給する多様な制御信号CTRLは、動作制御回路11の他の構成に類似して供給しうる。この点で、制御ロジック50は、一般的に決定ロジック52と制御信号を生成して供給する制御信号ロジック54とを含みうる。さらに詳細な実施形態による制御ロジック50によって提供される制御信号は、以下、本発明の特定の実施形態との関係で説明する。当業者に一般的に理解されるように、カラムデコーダ60は、Y-ゲーティングブロック80の動作を制御するために外部から供給されるカラムアドレスcolumnaddress、YADDに対応する。ローデコーダ40、ページレジスタ感知増幅器ブロック70、及び入出力バッファラッチブロック90と共にY-ゲーティングブロック80は、メモリセルアレイ20から検索されたリードデータreaddataを外部回路に伝達し、さらにメモリセルアレイ20にプログラミングされるためのプログラムデータprogramdataをメモリセルアレイ20内にある指定されたメモリセルに書き込みさせうる。当業者に知られて理解されるように、多様な動作が外部より生成された命令externallygeneratedcommands、CMDによってメモリセルアレイ20に命令されうる。そのような命令は、一般的に制御ロジック50に供給され、ロー/カラムアドレス、プログラムデータ、制御信号などを含みうる。この動作は、それぞれ、そして、リード動作として置き換えられて指示されうる。例えば、保存されたデータが、メモリセルアレイ20から検索された時、データリード動作が実行される。追加的に、プログラミングされたか、イレーズされたメモリセルのデータ状態がチェックされたか、プログラミング動作又はイレーズ動作に検証された時、リード-検証動作が実行される。すなわち、一般的に二つのタイプのリード-検証動作がある。プログラム-リード-検証動作は、プログラミング動作の一部として実行され、イレーズ-リード-検証動作は、イレーズ動作の一部として実行される。一般的に使われるリード動作という用語は、以下において、このようなさらに特別なリード-検証動作のそれぞれを含む。したがって、リード動作は、メモリセルアレイ20内の一つまたはそれ以上のメモリセルのスレショルド電圧及び/または対応するデータ状態を決定する或る動作として理解されうる。プログラミング動作とイレーズ動作時に、プログラム-リード-検証動作とイレーズ-リード-検証動作は、それぞれメモリセルスレショルド電圧が定義されたターゲットスレショルド電圧分布すなわち、意図されたプログラム状態、又は意図されたイレーズ状態を指示するスレショルド電圧の範囲にあるか否かを決定するのに使われる。正確な性質又は特定のリード動作の機能的な意味を考慮せず、本発明は、実施形態によって、一つまたはそれ以上の不揮発性メモリセルと関連したワードライン及び/又はビットラインに定義された制御電圧を供給することで行われる。したがって、制御ロジック50の制御下で、そして、外部より生成された命令及び/又は内部で生成された命令に応答して、動作制御回路11、主に電圧生成器30は、リード動作の上記遂行を開始させるために、制御信号によって多様な制御電圧を発生させる。例えば、実施形態によっては、制御ロジック50は、リード動作制御信号VRCSiを生成し、リード動作制御信号VRCSiを動作制御回路11内にある他の構成例えば、ページレジスタ感知増幅器ブロック70に提供する。リード動作制御信号VRCSiは、効果的に構成性質constituentnatureとリード動作遂行時にリード動作区間のタイミングとを定義する。例えば、正の検証電圧例えば、対応するターゲットスレショルド電圧分布を表わす正の電圧に関してリード-検証動作が行われるならば、制御ロジック50は、正のプログラム-リード-検証電圧Vreadpの生成と供給とを実行するよう制御する。また、負の検証電圧例えば、対応するターゲットスレショルド電圧分布を表わす負の電圧に関してリード-検証動作が行われるならば、制御ロジック50は、負のプログラム-リード-検証電圧Vreadnの生成と負の供給とを実行するよう制御する。前の状況で、プログラム-リード-検証動作時に、正のプログラム-リード-検証電圧Vreadpと負のプログラム-リード-検証動作Vreadnの内の何れか一つは、複数のワードラインWL1~WLn中より選択された不揮発性メモリセルに接続された少なくとも一つのワードラインに供給されうる。ここで、正のプログラム-リード-検証電圧と負のプログラム-リード-検証電圧は、それぞれ多様な正のリード電圧Vreadpと多様な負のリード電圧Vreadnとの例であり、プログラム-リード-検証動作外のリード動作の間にも生成されうる。前述した、正positiveという用語は、0Vより高い或る電圧として理解しなければならず、負negativeという用語は、0Vより低い或る電圧として理解しなければならない。スレショルド電圧分布の一部は、0Vと同じか、大きいという事実にもかかわらず、負の検証または、ターゲット電圧は、負のスレショルド電圧分布を表わすことができる。一実施形態による制御ロジック50は、多様なリード電圧例えば、VreadpとVreadnの生成を制御するだけではなく、他の制御電圧と電流リード動作の実行の開始を制御する制御信号を発生させる。例えば、リード動作制御信号VRCSiは、リード動作区間内の区間または、サブ-区間sub-intervalsの間に制御電圧及び制御信号の性質とタイミングとを定義するのに使われる。例えば、図4の符号15のリード動作区間を考えれば良い。図4は、図1に示した制御ロジックより供給された特定の制御信号によって制御されるリード動作区間の区間構成を示す図である。リード動作の一実施形態を仮定して見れば、対応するリード動作区間図4の符号15は、選択されたメモリセルストリングに接続されたビットラインのディスチャージdischarge時間を定義するディスチャージ区間DCT、ビットラインのプリチャージprecharge時間を定義するプリチャージ区間PT、ビットラインのディベロップdeveloping時間を定義するディベロップ区間DVT、及びビットラインのセンシングsensing時間を定義するセンシング区間STを含む。当業者ならば、他の又は追加的な区間または、サブ-区間タイプが、特定のメモリシステム設計とその動作方法によるリード動作区間に含まれうるということを認知する。従来では、特定のリード動作区間または、プログラミング動作区間、またはイレーズ動作区間を形成する順次的遂行区間の各持続時間は、製造業者の既定の機能及び/又はメモリシステム初期化で固定される。しかし、本実施形態によるリード動作制御信号VRCSiは、順応的に、リード動作区間を形成する一つ又はそれ以上の区間の持続時間をメモリシステム状態の機能として調節または、変更することができる。この順応的調節機能は、後述においてさらに詳しく説明する。また、類似した方法で、動作タイミングoperationaltimingと、プログラミング動作区間又はイレーズ動作区間内の区間の持続時間は、実施形態によっては、動作制御回路11で生成された一つ又はそれ以上のプログラムまたは、イレーズ制御信号を使って調節される。したがって、実施形態によっては、動作制御回路11は、イレーズ-リード-検証動作の間に不揮発性メモリセルが複数のワードラインWL1~WLnのうちから選択された不揮発性メモリセルに接続されたワードラインに供給される負の/正のイレーズ-リード-検証電圧Vreadn/Vreadpとの関係で適切にイレーズされたか否かを決定するのに使われるイレーズ-リード-検証動作のタイミングを制御することができるイレーズ制御信号を生成することができる。上述の例において、当業者ならば、正のリード電圧Vreadpと負のリード電圧Vreadnとの用語が、一般的にあらゆるタイプのリード動作時に選択された不揮発性メモリセルのワードラインに供給されるリード電圧を説明するのに使われるということを認識することができる。同様に、類似したイレーズ動作信号とプログラミング動作制御信号の用途と性質は、リード動作制御信号VRCSiを理解することで容易に推論されることを通じて説明される。図4を再び参照すると、制御ロジック50によって生成されたリード動作制御信号VRCSiは、通常nは1からnまで変化する時、n区間のシーケンスの間に反復的な方法すなわち、各動作区間別で供給される点が注意しなければならない。特定の実施形態によっては、動作制御回路11は、リード動作区間のタイミングすなわち、リード動作区間を形成する各区間の持続時間及び/又はリード動作区間全体の持続時間を調節することができる一つまたはそれ以上の制御信号を生成することを制御する。このような調節は、動作区間i、各動作区間i1を基にしてなされうる。例えば、ディスチャージ区間DCT、プリチャージ区間PT、ディベロップ区間DVT、及びリード動作を形成するセンシング区間STの内の少なくとも一つの区間の持続時間は、一つまたはそれ以上の供給された制御信号例えば、VRCSiによって特定のリード動作区間iの間に増加するか、減少しうる。この動作例を拡張して、制御ロジック50に応答する電圧生成器30、ローデコーダ40、カラムデコーダ60、ページレジスタ感知増幅器ブロック70、及びY-ゲーティングブロック80の動作をさらに説明する。リード動作時に、電圧生成器30は、制御ロジック50より供給される制御信号CTRLによって正のリード電圧Vreadpと負のリード電圧Vreadnの内の少なくとも一つを生成する。外部より供給されるローアドレスXADDによって、ローデコーダ40は、正のリード電圧Vreadp又は負のリード電圧Vreadnのうち、一つを複数のワードラインWL1~WLnのうち制御信号例えば、リード動作電圧またはリード-検証動作電圧によって選択されたワードラインに供給する。正のリード電圧Vreadp又は負のリード電圧Vreadnは、電圧生成器30によって生成されて、ローデコーダ40を通じて制御電圧集合の部分として供給されうる。したがって、電圧生成器30は、また、プログラミング動作のための必要に応じてプログラム電圧Vpgmを生成するか、イレーズ動作のための必要に応じてイレーズ電圧Veraseを生成することができる。実施形態によって、正の電圧生成器32は、正のリード電圧Vreadpを生成するのに使われ、負のリード電圧生成器34は、制御信号CTRLによって制御ロジック50より伝達された電圧選択情報に基づいて負のリード電圧Vreadnを生成するのに使われる。特に、不揮発性メモリ装置図1の符号10の構成要素は、図5~図8にてさらに詳細に説明する。図5は、リード動作の間に選択されたワードラインに正のリード電圧が供給される時の選択された不揮発性メモリセルに関連したビットラインのビットラインプリチャージスキームの部分回路図であり、図6は、選択されたワードラインに供給される正のプログラム-リード-検証電圧を有する図5に示した不揮発性メモリセルのスレショルド電圧の分布を示すグラフであり、図7は、読み取り動作の間に選択されたワードラインに負のリード電圧が供給される時の選択された不揮発性メモリセルに関連したビットラインのビットラインプリチャージスキームの部分回路図であり、図8は、選択されたワードラインに供給される負のプログラム-リード-検証電圧を有する図7に示した不揮発性メモリセルのスレショルド電圧の分布を示すグラフである。これら構成要素の動作は、複数のワードラインWL1~WLnの内から第2ワードラインWL2に接続されており、第1ビットラインBL1に接続された第1メモリセルストリング20-1に配列され、選択された不揮発性メモリセル21に命令するよう仮定されたプログラム-リード-検証動作によってさらに説明される。第2ワードラインWL2と第1ビットラインBL1は、選択された不揮発性メモリセル21に接続直接的にまたは間接的にされており、制御電圧のそれぞれの通信に使われるために、選択されたワードライン又は選択されたビットラインとして言及される。実施形態によって、プログラム-リード-検証動作時に、ローデコーダ40は、電圧生成器30によって生成された正のリード-検証電圧Vreadp、又は負のリード-検証電圧Vreadnの内の何れか一つを、選択されたワードラインWL2に供給し、正常リード電圧Vreadを残っているワードラインWL1、及びWL3~WLn、ストリング選択トランジスタST1のゲートに接続されているストリング選択ラインSSL、及び接地選択トランジスタGT1のゲートに接続されている接地選択ラインGSLにさらに供給する。この電圧バイアス状態で、接地電圧は、共通ソースラインCSLとメモリセルアレイ20の複数の不揮発性メモリセルを含む半導体バルクbulkとに供給される。同様に、リード動作時に、ローデコーダ40は、電圧生成器30によって生成された正のリード電圧Vreadp又は負のリード電圧Vreadnを、選択されたワードラインWL2に供給し、またリード電圧Vreadを残っているワードラインWL1、及びWL3~WLn、ストリング選択トランジスタST1のゲートに接続されているストリング選択ラインSSL、及び接地選択トランジスタGT1のゲートに接続されている接地選択ラインGSLに供給する。この電圧バイアス状態で、接地電圧は、共通ソースラインCSLと半導体バルクとに供給される。前述したプログラム-リード-検証動作、またはリード動作の内の一つの結果によって、リードデータは、メモリセルアレイ20から検索searchされ、ページレジスタ感知増幅器ブロック70のページバッファ71-1を通じて入出力バッファラッチブロックに送られる。制御ロジック50は、その次に外部より供給される命令CMDと制御ロジック50から受信した対応する制御信号と関係した入出力バッファラッチブロック90の動作を制御する。リード動作制御信号VRCSiとさらに、制御ロジック50は、また定義されたリード動作シーケンスsequenceによって電圧選択情報を生成する。例えば、制御ロジック50は、ビットラインディスチャージ動作を制御するディスチャージ制御信号DISとページレジスタ感知増幅器ブロック70内のビットラインプリチャージ動作を制御するプリチャージイネーブル信号BLPREとをそれぞれ生成する。すなわち、制御ロジック50の決定ロジック52は、リード動作シーケンスによって電圧選択情報例えば、多様な制御信号CTRLを経由して電圧生成器30と制御信号ロジック54とに伝達される情報を生成することができる。実施形態によって、制御ロジック50、決定ロジック52、及び/又は制御信号ロジック54は、ハードウェア、ファームウエア及び/又はソフトウェアとして具現可能である。特定の実施形態では、制御ロジック50の決定ロジック52は、ステートマシンstatemachineとして具現可能である。制御ロジック50の制御信号ロジック54は、決定ロジック52によって供給される電圧選択情報に基づいてリード動作区間のタイミングを定義または、調節するために、少なくともページレジスタ感知増幅器ブロック70に供給するリード動作制御信号VRCSiを生成するのに使われる。これと関連して、制御ロジック50の制御信号ロジック54は、ページレジスタ感知増幅器ブロック70に供給するプリチャージイネーブル信号BLPREのアクティブ区間例えば、図9と図10とに示すプリチャージイネーブル信号BLPREが、ローレベルである区間を調節するのに使われる。ページレジスタ感知増幅器ブロック70は、選択されたビットラインに供給されるプリチャージ電圧の開始時間とリード動作制御信号VRCSiに応答してプリチャージ電圧が遮断される遮断時間との内の少なくとも一つを制御することによって、ビットラインプリチャージ機能を行うことができる多様な回路すなわち、プリチャージ電圧供給回路を含む。実施形態によって、開始時間は、ディベロップ区間DVTのタイミング及び/又は持続時間を制御することによって、調節される遮断時間の間にディスチャージ区間DCTのタイミング及び/又は持続時間を調節することによって制御される図4参照。図5は、ビットラインプリチャージスキームの間に選択されたメモリセル21を含むメモリセルストリング21-1に供給される制御電圧バイアス状態を示した部分回路図であり、正のリード電圧Vreadpは、リード動作の間に選択されたワードラインWL2に供給される。図6は、選択されたメモリセル21のプログラミングされたデータ状態例えば、0またはオフ-セルと関連した正のターゲットスレショルド電圧分布を示す。図9は、さらに供給された制御信号と3種の実施形態CASE1、CASE2、CASE3による対応する応答に関連した波形図である。図1、図4、図5、図6、及び図9を参照すると、本実施形態による不揮発性メモリ装置10のプログラム-リード-検証動作は、正のプログラム-リード-検証電圧Vreadpが選択されたワードラインWL2に供給されると仮定して説明する。図5に示した電圧バイアス状態と比較すれば、図7の部分回路図は、リード動作時に選択されたワードラインWL2に負のリード電圧を供給するビットラインプリチャージスキームの間に選択された不揮発性メモリセル21を含むメモリセルストリング21-1に供給される電圧バイアス状態を示す。図8は、選択されたメモリセル21のプログラミングされたデータ状態例えば、0またはオフ-セルと関連した負のターゲットスレショルド電圧分布を示す。図1、図4、図7、図8、及び図9を参照すると、実施形態による不揮発性メモリ装置図1の符号10のプログラム-リード-検証動作は、負のプログラム-リード-検証電圧Vreadnが不揮発性メモリセル21と接続され、選択されたワードラインWL2に供給されるものを仮定して説明する。この与えられた背景は、図9のCASE1で説明する。選択された不揮発性メモリセル21は、それのスレショルド電圧が正のプログラム-リード-検証電圧Vreadpと関連した正のターゲットレベルV1よりさらに高くプログラミングされたものと仮定される。したがって、正のプログラム-リード-検証電圧Vreadpが選択されたワードラインWL2に供給される時、制御ロジック50の制御信号ロジック54は、また、スイッチトランジスタ73-5への第1制御信号VRCS1の供給、ディスチャージトランジスタ73-1へのディスチャージ制御信号DISの供給、及びページバッファ図5の符号71-1のプリチャージトランジスタ73-3へのプリチャージイネーブル信号BLPREの供給のトリガーとなる。結果的に、選択されたビットラインBL1の電圧VBL1を接地電圧VSSにディスチャージさせるためのディスチャージ区間DCT=T1の間に、ディスチャージトランジスタ73-1は、ディスチャージ区間T1の間にハイレベルであるディスチャージ制御信号DISの制御下で選択されたビットラインBL1の電圧VBL1を接地電圧VSSにディスチャージさせる。この状態の結果で、プリチャージトランジスタ73-3は、ハイレベルであるプリチャージイネーブル信号BLPREに応答してターンオフされ、スイッチトランジスタ73-5は、ディスチャージ区間T1の間に第1電圧レベルV11を有する第1制御信号VRCS1に応答してターンオンされる。したがって、ビットラインBL1の電圧VBL1は、接地電圧VSSで初期化される。ディスチャージ区間T1の一時点で、正のプログラム-リード-検証電圧Vreadpは、選択されたワードラインWL2に供給され、正常リード電圧Vreadは、選択されていないワードラインWL1、及びWL3~WLnだけではなく、ストリング選択ラインSSLと接地選択ラインGSLとにも供給される。接地電圧VSS、すなわち、0Vが共通ソースラインCSLと半導体バルクとに供給される。選択されたビットラインBL1の電圧をプリチャージ電圧VBL1pにプリチャージするためのプリチャージ区間PT=T2の間に、ディスチャージトランジスタ73-1は、ローレベルlowlevelのディスチャージ制御信号DISに応答してターンオフされ、PMOSFETとして具現可能なプリチャージトランジスタ73-3は、ローレベルのプリチャージイネーブルprechargeenable信号BLPREに応答してターンオンされ、スイッチトランジスタ73-5は、第1制御信号VRCS1が第1電圧レベルV11より小さな第2電圧レベルV12に変わるのに応答してターンオンされる。したがって、プリチャージ区間T2の間に、プリチャージトランジスタ73-3は、スイッチトランジスタ73-5を通じて選択されたビットラインBL1をプリチャージ電圧VBL1pにプリチャージする。また、プリチャージ区間T2の間に、選択されたワードラインWL2に供給される電圧VWL2は、正のプログラム-リード-検証電圧Vreadpと関連したターゲットレベルV1に到逹する。正のターゲットレベルV1は、選択された不揮発性メモリセル21のプログラミングされたスレショルド電圧より低いために、選択された不揮発性メモリセル21は、オフ-セルoff-cellになる。ディベロップ区間DVT=T3の間に、スイッチトランジスタ73-5は、第1制御信号VRCS1が第2電圧レベルV12より低い第3電圧レベルすなわち、接地電圧0Vに変わるのに応答してターンオフされる。プリチャージ電圧トランジスタ73-3と選択されたビットラインBL1が、このような状態で電気的に分離されているために、選択されたビットラインBL1の電圧VBL1は、選択された不揮発性メモリセル21のプログラミングされた状態によってプリチャージ電圧レベルVBL1pに保持されるか、接地電圧に落ちる。すなわち、選択された不揮発性メモリセル21が、オフ-セルである時、選択されたビットラインBL1の電圧VBL1は、プリチャージ電圧レベルVBL1pに保持されるが、選択された不揮発性メモリセル21が、オン-セルon-cellである時、選択されたビットラインBL1の電圧VBL1は、接地電圧に落ちる。したがって、図9のCASE1で、選択された不揮発性メモリセル21がオフ-セルであるために、選択されたビットラインBL1の電圧VBL1は、ディベロップ区間T3の間にプリチャージ電圧レベルVBL1p付近に保持される。結果的に、感知区間ST=T4の間に、感知増幅器図5の符号73-7は、選択されたビットラインBL1の電圧VBL1を基準感知電圧Vsenseと比較し、該比較結果によるデータDATA1すなわち、ハイレベルを有する1状態でプログラミングされたデータを出力する。図6のA領域にあるスレショルド電圧を表わす特定不揮発性メモリセルは、以後のプログラミング動作の間にオフ-セル領域に移動しうる。図9に示したCASE2を、以下に説明する。上述したCASE1と比較して、図9のCASE2では、負のプログラム-リード-検証電圧Vreadnが選択されたワードラインWL2に供給されるものと仮定する。CASE1とCASE2で、正のプログラム-リード-検証電圧Vreadp又は負のプログラム-リード-検証電圧Vreadnの内の一つは対称的に選択されたワードラインWL2に供給される。対称的にという用語は、最初のワードライン電圧例えば、図9の例で0Vから始めて、正のターゲット電圧V1と負のターゲット電圧V3との間の中間に位置することを意味し、或るタイプの正のリード電圧Vreadpと類似したタイプの負のリード電圧Vreadnは、共通的に定義された時間の間に類似した電圧勾配特性で供給される。結果的に、正のリード電圧Vreadpと負のリード電圧Vreadnは、最初のワードライン電圧によって定義された軸から対称的に遠ざかる。電圧勾配特性という用語は、供給された正の/負のリード電圧のレベル変化の時間による関数で指示される。すなわち、電圧勾配特性は、正のリード電圧及び/又は負のリード電圧が、それぞれ選択されたワードラインに供給される合理的な時間に対して定義されうる。例えば、与えられた時間の間に正のリード電圧及び/又は負のリード電圧に対する電圧勾配特性は、線形的にまたは非線形的例えば、指数的にexponentiallyに表すことができる。すなわち、図9のCASE2で、負のプログラム-リード-検証電圧Vreadn正のプログラム-リード-検証電圧Vreadpと対称的なは、負のターゲット電圧V3によって指示された図8の負のターゲットスレショルド電圧分布によって選択されたワードラインWL2に供給されうる。図6の仮定と同様に、選択されたメモリセル21は、負のターゲット電圧V3より高いスレショルド電圧を有したものと仮定される。また、制御ロジック50の制御信号ロジック54は、前のように負のプログラム-リード-検証電圧Vreadnが選択されたワードラインWL2に供給される時、第1制御信号VRCS1、ディスチャージ制御信号DIS、及びプリチャージイネーブル信号BLPREをページバッファ71-1に供給するものと仮定する。したがって、CASE2でプリチャージ区間T2の間に、負のプログラム-リード-検証電圧Vreadnが選択されたワードラインWL2に供給される時、選択された不揮発性メモリセル21は、負のプログラム-リード-検証電圧VreadnがターゲットレベルV3に到逹するまでオン-セル状態で残っている。したがって、プリチャージトランジスタ73-3から選択されたビットラインBL1に供給される電荷は、オン-セル状態の選択された不揮発性メモリセル21を通じて接地にディスチャージされる。したがって、負のプログラム-リード-検証電圧Vreadnが選択されたワードラインWL2に供給される時、選択されたビットラインBL1のプリチャージ電圧VBL1nのピークpeak値は、正のプログラム-リード-検証電圧Vreadpが選択されたワードラインWL2に供給される時の選択されたビットラインBL1のプリチャージ電圧VBL1nより低い図9のCASE1とCASE2とを比較。結果的に、図9のCASE2のプリチャージ区間T2の間に負のプログラム-リード-検証電圧Vreadnは、選択されたビットラインBL1のプリチャージ電圧VBL1nがディベロップ区間T3の間に確定された感知電圧Vsense以上に保持されるのに不十分な時間の間に負のターゲットレベルV3で保持される。したがって、供給された正のリード電圧Vreadp又は供給された負のリード電圧Vreadnと関係した選択された不揮発性メモリセル21のオン-セル状態、オフ-セル状態は、プログラミングされたままリードされなければならない選択された不揮発性メモリセル21で感知増幅器73-7による感知区間T4の間に他のビットライン感知結果を引き起こす。図9で、このような他のビットライン感知結果は、データ値が1に出力されたCASE1とデータ値が0に誤って出力されたCASE2との比較によって表われる。CASE2に表われた誤った出力データは、プログラム-リード-検証動作の失敗を引き起こす。図6の例と同様に、図8のB領域のスレショルド電圧を有する特定不揮発性メモリセルは、新たなプログラミング動作を通じてオフ-セル領域に移動しうる。上記の例は、如何に従来の不揮発性メモリ装置で実行されたリード動作が類似してプログラミングされた不揮発性メモリセルの正確なデータ、又はエラーがあるリードデータのうち何れか一つを構成リード動作の間に正のリード電圧Vreadpで供給するか、負のリード電圧Vreadnで供給するかによって、リターンreturnできるか否かを説明する。これは、明確に受け入れられない結果である。この受け入れられない結果を処理し、校正するために、本発明の概念による実施形態は、選択されたワードラインに、正のリード電圧Vreadpで供給されるものと負のリード電圧Vreadnで供給されるものとの間の選択されたビットライン電荷の蓄積と保有との差を補償するために、それぞれ動作制御回路11例えば、ページレジスタ感知増幅器ブロック70の構成で供給される他の制御信号例えば、VRCS1/VRCS2を生成することができる制御ロジック50を含む動作制御回路11を提供する。この受け入れられない結果は、制御信号及び正のリード電圧Vreadpと負のリード電圧Vreadnが、完全に対称的な方法での供給すなわち、一時的に対称的な時間区間の間に供給と初期ワードライン電圧と関連して類似した電圧勾配特性に供給される制御電圧状態下で可能となる。一側面で、本発明の実施形態は、正のリード電圧Vreadp又は負のリード電圧Vreadnが、選択されたワードラインに供給される決定に基づいた第1制御信号VRCS1及び第2制御信号VRCS2の生成と供給とを提供する。供給された第1制御信号VRCS1及び第2制御信号VRCS2に基づいて、リード動作区間に対応するリード動作のタイミングは、適応的に調節される。例えば、このリード動作タイミング調節は、第1制御信号VRCS1及び第2制御信号VRCS2に応答してページバッファ71-1、71-2、...、71-mの動作を異ならせて制御することでなされ得る。図9のCASE3で、一実施形態によって、負のリード電圧が選択されたワードラインに供給される時、第2制御信号VRCS2に応答して本質的にリード動作区間の持続時間を延長するか、特別にリード動作区間のプリチャージ区間PT=T2を延長することによって、リード動作区間のタイミングを調節する。ディスチャージ区間DCT=T1、ディベロップ区間DVT=T3、及び/又は感知区間ST=T4のタイミング、又は関連したタイミングは、制御ロジック50によって供給される多様な制御信号VRCSiに応答して調節される。図9に示した特定の例CASE1、CASE2、及びCASE3で、第1制御信号VRCS1と第2制御信号VRCS2との効果を比較する時、負のプログラム-リード-検証電圧Vreadnが選択されたワードラインWL2に供給される間に延長されたプリチャージ区間CASE3のT2’は、正のプログラム-リード-検証電圧Vreadpが供給される間の通常のプリチャージ区間CASE1とCASE2のT2と逆に定義される。延長されたプリチャージ区間T2’の間に、負のプログラム-リード-検証電圧Vreadnは、負のターゲット電圧V3のレベルに完全に到逹し、選択されたビットラインBL1の適切な電圧状態を確保するために十分な時間の間に、このレベルが保持されうる。図9のCASE3に表わしたように、選択された不揮発性メモリセル21は、ディベロップ区間T3の間にオフ-セルである。したがって、選択されたビットラインBL1に供給されるプリチャージ電圧VBL1nは、ディベロップ区間T3の間に十分に得られ得る。結果的に、感知増幅器73-7は、適切に感知し、感知区間T4の間にハイレベルを有するデータ値1を出力する。このような方法で、実施形態によって、正のリード電圧Vreadpが選択されたワードラインに供給される時、使われる通常のプリチャージ区間T2の持続時間は負のリード電圧Vreadnが供給される時、延長されたプリチャージ区間T2’に増加し得る。結果的に、CASE2でオン-セルとして誤って感知されうる選択された不揮発性メロリーセル21は、図9のCASE3でオフ-セルとして適切に感知される。したがって、通常のプリチャージ区間T2を延長するための第2制御信号VRCS2の使用は、通常の延長されていないプリチャージ区間T2に対応する第1制御信号VRCS1と比較して、相対的にさらに多くの電荷が選択されたビットラインBL1に供給するそして、蓄積されるように効果を有する。しかし、この接近は、一つの例に過ぎず、リード動作の間に対応するワードラインに負のリード電圧が供給される時、選択されたビットラインに正のリード電圧の類似した供給と比較して、相対的にさらに多くの電荷が供給され、蓄積され、保有される多くの接近が可能である。図10は、追加的な3種の例CASE4、CASE5、及びCASE6で構成された供給された制御電圧と対応する応答での他のリード動作実行を定義する応答波形図である。図10による他の接近は、図9による接近と比較して思えば、最もよく理解される。前述したように、図9の正のリード電圧Vreadと負のリード電圧Vreadn例えば、プログラム-リード-検証例は、最初のワードライン電圧、例えば、0Vと対称的に供給される。これと比較して、図10の正のリード電圧Vreadpと負のリード電圧Vreadnここで、再び、プログラム-リード-検証例として使われたは、選択されたワードラインに非対称的に供給される。非対称的という用語は、対称的という用語の反対語として使用され、前述した、すなわち、正のリード電圧Vreadpと負のリード電圧Vreadnは、1他の時間区間の間に選択されたワードラインに供給されるか、2他の電圧勾配特性で選択されたワードラインに供給される時、非対称的に供給される。図10で説明した例で、このような非対称的な状態の二つの場合は、負のリード電圧Vreadnが、正のリード電圧Vreadpと比較して長時間の間に、そして、他の電圧勾配特性で選択されたワードラインに供給された以後に適用される。したがって、図10の例で、正のプログラム-リード-検証電圧Vreadpと関連した正のターゲット電圧V1は、以前のように保持され、負のプログラム-リード-検証電圧Vreadnと関連した負のターゲット電圧V3も同様である。しかし、図10に示した例で、負のプログラム-リード-検証電圧Vreadnが、負のターゲット電圧V3に到逹するのにかかる時間が正のプログラム-リード-検証電圧Vreadpが正のターゲット電圧V1に到逹するのにかかる時間よりさらに長い。本発明の多様な実施形態によって説明される対称的なと非対称的なの概念は、融通性なしに現実的に途方もない数学的な正確性を要求するものと解析されてはならない。したがって、対称的なと非対称的なの用語と関連して近似的な時間の間の、そして、名目上初期ワードライン電圧に対して実質的に対称的なまたは実質的に非対称的なの意味は、当業者ならば理解することができる。非対称的、対称的に負のリード電圧と正のリード電圧との供給を効果的に提供するために、リード動作区間のタイミングを異ならせて適用した負のリード電圧と正のリード電圧と同様に、他の接近も使われる。例えば、電圧生成器30の負の電圧生成器34は、その電流駆動容量が正の電圧生成器32に比べて相対的にあまりにも大きいかも知れない。このような電荷ポンピングpumpingそして、適切な電圧/電流駆動容量の不一致は、与えられた時間の間に正のリード電圧Vreadpと比較した時、急激な電圧勾配特性を有する負のリード電圧Vreadnを生成するものを許容することになる。この負のリード電圧Vreadnの急激な電圧勾配特性は、正のリード電圧Vreadpが同じ適用時間の間に供給した電荷と比較する時、選択されたビットラインBL1に供給される電荷の比率が増加する効果を有し得る。図10のCASE4は、本質的に図9のCASE4に説明された同一の正のリード電圧Vreadpの適用例と同一である。したがって、CASE4の説明は省略する。しかし、図10のCASE5は、図7、図8、及び図10を参照して説明する。図10のCASE5で、選択された不揮発性メモリセル21のスレショルド電圧は、中間middle電圧V2とターゲット電圧V3との間にあるものと仮定される図8の領域Cを参照。したがって、選択されたビットラインBL1のディベロップが、負のプログラム-リード-検証電圧Vreadnより低い中間電圧V2地点で始めて負のターゲット電圧V3に完全に到逹した時、選択された不揮発性メモリセル21はオン-セルに決定されるか、たとえそれがオフ-セルであるとしてもオン-セルに作動する。すなわち、C領域にあるスレショルド電圧を有する不揮発性メモリセルは、ターゲット電圧V3との関係でオフ-セルに決定され得るが、中間電圧V2との関係でオン-セルに決定され得る。CASE5で、通常のプリチャージ区間T2の次に負のプログラム-リード-検証電圧Vreadnが選択されたワードラインWL2に供給され、中間電圧V2に到逹した時、選択された不揮発性メモリセル21はオン-セル状態で残っている。したがって、選択されたビットラインBL1のプリチャージ電圧VBL1nは、ディベロップ区間T3の間に要求される感知電圧Vsenseの下に落ちる。したがって、感知増幅器73-7は、感知区間T4の間にデータ値を0に誤って出力することがある。したがって、選択された不揮発性メモリセル21は、たとえ実質的にオフ-セルであるとしてもオン-セルに感知される。再び、この受け入れられない結果を解決するために、CASE6を見れば、本発明の実施形態による不揮発性メモリ装置は、リード電圧のタイプすなわち、負の電圧または正の電圧によって微分された複数の制御信号VRCSiを供給する制御ロジック50を含む動作制御回路11を含む。これらの制御信号のうち少なくとも一つ例えば、第2制御信号VRCS2は、通常のプリチャージ区間T2の持続時間を延長されたプリチャージ区間T2’に増加させるのに使われる。この延長されたプリチャージ区間T2’の結果、ページバッファ71-1の動作は、不揮発性メモリ装置10で調節され、本質的に、さらに多くの電荷を選択されたビットラインBL1に供給するために選択されたワードラインWL2に供給される負のリード電圧Vreadnの供給と関連する。ページバッファ71-1は、延長されたプリチャージ区間T2’の間に第2制御信号VRCS2に応答して選択されたビットラインBL1をプリチャージ電圧VBL1nにプリチャージする。すなわち、ページバッファ71-1は、選択されたワードラインWL2が負のプログラム-リード-検証電圧Vreadnと関連した負のターゲット電圧V3に完全に到逹するまで選択されたビットラインBL1でプリチャージ動作を行う。このような方法で、図10のCASE6の例で示したリード-検証動作は、選択された不揮発性メモリセル21が、図8のスレショルド電圧分布のC領域に位置するスレショルド電圧を有している時にも、選択された不揮発性メモリセル21のデータ状態を正確にリード-検証することができる。図9と図10で、一実施形態による制御ロジック50は、選択されたワードラインに供給されるものが正の制御電圧であるか、負の制御電圧であるかに関係なく、与えられたリード動作区間と関連したディスチャージ区間T1、ディベロップ区間T3、及び感知区間T4を保持することができる。すなわち、図9と図10とに示したディスチャージ区間T1、ディベロップ区間T3、及び感知区間T4は、第1制御信号VRCS1又は第2制御信号VRCS2の供給による彼らの持続時間を変えない。選択されたワードラインに供給される負のリード電圧Vreadnと関連したターゲット電圧のレベルが相対的に低くなるほど、制御ロジック50は、延長されたプリチャージ区間T2’>T2を使うことによって、リード区間の持続時間を増加させることができる。同じ方法で、実施形態による特定不揮発性メモリ装置は、対応するスレショルド電圧分布の相対的な電圧レベル例えば、正の電圧レベル又は負の電圧レベル及び関連したターゲット電圧例えば、V1又はV3と関係なく、正確に不揮発性メモリセルの保存されたデータ状態をリードし、リード-検証することができる。図11は、正のリード電圧を使うリード動作の間に選択されたビットラインの第1プリチャージ電圧実線と、負のリード電圧を使う他のリード動作の間に選択されたビットラインの第2プリチャージ電圧点線とを電圧対時間で比較するグラフである。第1プリチャージ電圧と第2プリチャージ電圧とのプリチャージ区間は、図11に示すものである。図9と図10とで説明したように、負のプログラム-リード-検証電圧Vreadnが選択されたワードラインWL2に供給される時、選択されたビットラインBL1の第2プリチャージ電圧VBL1nのピーク値は、正のプログラム-リード-検証電圧Vreadpが選択されたワードラインBL1に供給される時、選択されたビットラインBL1の第1プリチャージ電圧VBL1pより低い。そして、それぞれのプリチャージ電圧が選択されたビットラインBL1にチャージされる速度は異なる。第1プリチャージ電圧VBL1pは、第2プリチャージ電圧VBL1nよりさらに早く選択されたビットラインBL1をプリチャージする。この結果は、選択された不揮発性メモリセル21が、正のプログラム-リード-検証電圧Vreadpが正のターゲット電圧V1に到逹するまでオフ-セルとして動作するためであり、負のプログラム-リード-検証電圧Vreadnが負のターゲット電圧T3に到逹するまでオン-セルとして動作するためである。図12は、1イレーズデータ状態Eを含む2ビットマルチレベルメモリセルMLCのスレショルド電圧分布、及び3種のプログラミングされたデータ状態P1、P2、及びP3を示す図である。このようなMLCは、図1の不揮発性メモリ装置のメモリセルアレイ20内に含まれうる。図1、図2、図3、図5、図9、図10、及び図12を参照して、特定実施形態による不揮発性メモリ装置10で行われる例示的なリード動作を説明する。複数の2ビットMLCsのそれぞれは、図2と図3とで説明したものによるメモリセルアレイ20を、2次元的に、または3次元的に配列されうる。当業者ならば、3ビットまたはそれ以上のMLCが、追加的にまたは変更的にメモリセルアレイ20に含まれうるということを認知する。図12は、イレーズ状態Eと第1プログラミングされた状態P1との間に定義される負のリード電圧Vreadnと、第2プログラミングされた状態P2と第3プログラミングされた状態P3との間に定義される正のリード電圧Vreadpとを示す。しかし、当業者は、負のリード電圧Vreadnと正のリード電圧Vreadpは、スレショルド電圧分布の定められた配列によって多様に定義されうるということを認知する。図5に示したように、通常のリード電圧Vreadが選択されていないワードラインWL1、及びWL3~WLn、ストリング選択ラインSSL、及び接地選択ラインGSLに供給される一方、正のリード電圧Vreadpは、リード動作の間に選択されたワードラインWL2に供給される。この電圧バイアス状態で、11のデータ値を保存する選択された不揮発性メモリセル21は、図12に示した正のリード電圧Vreadpに基づいて第3プログラミングされた状態P3に関連してオフ-セル状態で適切にリードすることができる。しかし、選択された不揮発性メモリセル21のスレショルド電圧が、イレーズ状態E、第1プログラミングされた状態P1、または第2プログラミングされた状態P2いずれも正のリード電圧Vreadpよりいずれも低いにある時、選択された不揮発性メモリセル21は、オン-セルにリードされ得る。図7で、通常のリード電圧Vreadが選択されていないワードラインWL1、及びWL3~WLn、ストリング選択ラインSSL、及び接地選択ラインGSLに供給される一方、負のリード電圧Vreadnは、リード動作の間に選択されたワードラインWL2に供給される。この電圧バイアス状態で、00のデータ値を保存する選択された不揮発性メモリセル21は、図12に示した負のリード電圧Vreadnに基づいてイレーズ状態Eとの関係でオフ-セルに適切にリードされ得る。しかし、選択された不揮発性メモリセル21のスレショルド電圧が、第1~第3プログラミングされた状態P1、P2、P3いずれも負のリード電圧Vreadnより高いにある時、選択された不揮発性メモリセル21は、オン-セルにリードされ得る。図9及び図10によって、制御ロジック50は、正のリード電圧Vreadpが選択されたワードラインに供給される時、通常のプリチャージ区間T2と比較して負のリード電圧Vreadnが選択されたワードラインに供給される時、プリチャージ区間T2’を延長することによって、あらゆるリード動作区間を増加させることができる制御信号VRCSiを生成する。しかし、本発明の実施形態は、リード動作区間調節のこのタイプに限定されるものではない。例えば、制御ロジック50によって生成される制御信号は、選択されたワードラインに供給されたリード電圧のタイプ正の電圧または負の電圧によってディスチャージ区間DCT、プリチャージ区間PT、ディベロップ区間DVT、及び感知区間STの内の少なくとも一つを調節すなわち、増加させるか、減少させるすることができる。特定の実施形態によって、ディスチャージ区間DCTとディベロップ区間DVTの内の少なくとも一つは、リード動作区間の全体持続時間を延長させる必要なしにプリチャージ区間PTを延長させるように調節される。また、リード動作のディスチャージ区間DCTは、選択されたビットラインのプリチャージが起こる時点を効果的に繰り上げるために延長され得る。図1に示したような一実施形態による不揮発性メモリ装置の動作は、リード区間のタイミングを調節する必要なしに類似した結果が得られる。その代りに、ワードライン制御電圧と対応するビットライン電圧との関連した時点は、リード動作で影響を受けるものが正のスレショルド電圧又は負のスレショルド電圧であるかに基づいて調節される。例えば、選択されたワードラインに正のリード電圧を供給するリード動作の間に、対応するビットライン電圧は、従来の方法で選択されたビットラインに供給されうる。しかし、選択されたワードラインに負のリード電圧を供給するリード動作の間に、対応するビットライン電圧の選択されたビットラインへの供給は延期され、そのようなビットライン電圧の供給は、負のリード電圧が既に初期ワードライン電圧から負のターゲット電圧に変わっている区間の間に発生する。ビットライン電圧の供給タイミングのこのような相対的臨時的な調節は、正のリード電圧供給と比較した時、負のリード電圧供給の逆効果を補償するために選択されたビットラインに蓄積される電荷が増加する効果をもたらす。しかし、リード動作区間のタイミングを調節する概念に戻って、関連した制御信号は、ページレジスタ感知増幅器ブロック70を含む動作制御回路11の一つまたはそれ以上の構成要素ブロックに供給されうる。したがって、リード動作区間調節は、ただページレジスタ感知増幅器ブロック70の使用のみで、あるいは、リード動作区間又は対応する制御信号VRCSiによって構成サブ-区間constituentsub-intervalを効率的に増加または減少させるために、他の構成要素との結合して成すことができる。図13は、イレーズ状態Eと関連したスレショルド電圧分布を示す。図1の不揮発性メモリ装置によって行われるイレーズ動作は、イレーズ動作を受信する選択されたメモリセルのスレショルド電圧が、イレーズ状態Eと関連したスレショルド電圧分布に位置することを確実にするために設計される。イレーズ-リード-検証動作は、図7、図10、及び図13を参照して説明する。選択されたメモリセル21のスレショルド電圧は、図13のD領域にあり、負のリード電圧Vreadnは、負のイレーズ-検証電圧として選択されたワードラインWL2に供給されると仮定する。図10のCASE5のように、ディベロップ区間が、選択されたワードラインWL2に供給される電圧VWL2が、負のイレーズ検証電圧のターゲット電圧V3に到逹するのに先立って、中間電圧V2に到逹する時に始まれば、D領域にあるスレショルド電圧を有した不揮発性メモリセルは、実際にはオフ-セルであるが、オン-セルに決定されうる。再び、この受け入れられない結果を解決するために、制御ロジック50は、第2制御信号VRCS2を生成し、負のイレーズ-リード-検証電圧Vreadnが選択されたワードラインWL2に供給される時、それをページレジスタ感知ブロック70に供給する。したがって、ページレジスタ感知増幅器ブロック70は、第2制御信号VRCS2の制御下で、図10のCASE6と同様にイレーズ検証動作を行うことができる。したがって、上記の例は、プログラム-リード-検証動作とイレーズ-リード検証動作とを本発明の実施形態によって提供される動作向上が可能なリード動作の限定的な例として含まれる。図14は、図1に示した不揮発性メモリ装置の一般的な動作方法を説明するためのフローチャートである。動作制御回路11の制御ロジック50は、リード動作の間に関連したスレショルド電圧分布と対応するターゲット電圧が負の値であるか、正の値であるかを決定するステップS10。関連したimplicatedという用語は、データ状態を識別するための基準となる選択されたメモリセルの現在スレショルド電圧と定義されたスレショルド電圧分布とを意味する。この決定は、典型的に従来よく知られた不揮発性メモリ装置10のリード動作シーケンスによってなされ得る。負の/正のスレショルド電圧分布及び/又は対応する負の/正のターゲット電圧が決定されれば、制御ロジック50は、例えば、正の電圧生成器32又は負の電圧生成器34を使って、正のリード電圧Vreadp又は負のリード電圧Vreadnを生成するように電圧生成器30に指示する適切な制御信号CTRLを生成する。生成した後、正のリード電圧又は負のリード電圧は、外部から供給されるローアドレスXADDによってローデコーダ40を通じて選択されたワードラインに供給されるステップS20。正のリード電圧Vreadp又は負のリード電圧Vreadnは生成されて、選択されたワードラインWL2に供給される一方、制御ロジック50の制御信号ロジック54は、供給されたリード電圧の性質正の電圧/負の電圧によって適切にリード動作区間タイミングを調節する制御信号VRCSiを生成するステップS30。その次に、ページバッファ71-1は、供給された制御信号によって選択されたビットラインBL1に関連したディスチャージ動作、プリチャージ動作、ディベロップ動作、又は感知動作を行うステップS40。したがって、ページバッファ71-1は、選択されたワードラインに供給されるリード電圧のタイプ正の電圧/負の電圧、現在スレショルド電圧の正確なレベル及び/または選択された不揮発性メモリセルのプログラミングされた状態に関係なく、適切に保存されたデータ状態を識別することができる。以上、本発明の実施形態による不揮発性メモリ装置及びそれの動作方法に関して説明した。しかし、発明の概念の範囲は、多くのタイプのメモリシステム及び一つまたはそれ以上の前述したような不揮発性メモリ装置を含むホスト装置を含む。図15は、図1に示した本発明の実施形態による不揮発性メモリ装置を含みうる一つの可能なメモリシステム100のブロック図である。本実施形態で、メモリシステム100は、メモリカードmemorycard100の形態を有する。メモリカード100は、一般的にメモリコントローラmemorycontroller110、ホストカードインターフェースhost-cardinterface120、及び一つまたはそれ以上の不揮発性メモリ装置10を含む。メモリカード100は、スマートカードsmartcardを含んだ多くの他の物理的な形態を有する。メモリコントローラ110は、不揮発性メモリ装置10とカードインターフェース120との間でデータの交換を制御する。その動作において、メモリコントローラ110は、不揮発性メモリ装置10のあらゆる動作を左右する制御ロジック50によって受けた命令CMDを発しうる。カードインターフェース120は、一つまたはそれ以上の従来の知られたデータ通信プロトコルと関係して動作することができる。特定の実施形態で、カードインターフェース120は、SDsecuredigitalカードインターフェース又はMMCmulti-mediacardインターフェースとして具現可能である。メモリシステム100が、コンピュータ、デジタルカメラ、デジタルオーディオプレーヤー、携帯電話、コンソールビデオゲームハードウェアconsolevideogamehardware、またはデジタルセットトップボックスdigitalset-topboxのようなホストに接続される時、メモリコントローラ110を含むプロセッサ又はコントローラは、ホストと不揮発性メモリ装置10との間のデータ通信を制御する。図16は、図1に示したような本発明の実施形態による不揮発性メモリ装置を含みうるメモリシステムの他の例を示すブロック図である。図16を参照すると、メモリシステム200は、選択されたワードラインに供給されるリード電圧のタイプ正の電圧/負の電圧によってリード動作区間を調節することができるフラッシュメモリ装置の形態の不揮発性メモリ装置10を含みうる。メモリシステム200は、一般的に不揮発性メモリ装置10の全体的な動作を制御するメモリコントローラ210を含む。メモリコントローラ210は、中央処理装置centralprocessingunit、CPU213とCPU213のメモリが動作するのに使われるメモリ装置211とを含む。メモリ装置211は、DRAM、SRAM、及び/または不揮発性ROMのような多様な形態で具現可能である。メモリコントローラ210は、確定されたプロトコルによってホストとメモリコントローラ210との間でデータ交換を行うホストインターフェース215、不揮発性メモリ装置10からリードされたリードデータで潜在的に発生するエラーを検出/修正することができるECCブロックErrorCorrectionCodeblock217、及び不揮発性メモリ装置10とメモリコントローラ210との間でデータを交換することができるメモリインターフェース219をさらに含みうる。CPU213は、共通バス212を経由してメモリ装置211、ホストインターフェース215、ECCブロック217、及びメモリインターフェース219の間でデータの多様な交換を制御することができる。特定の実施形態で、メモリシステム200は、USBUniversalSerialBusフラッシュドライブまたはメモリスティック登録商標として具現可能である。図17は、図1に示したような本発明の実施形態による不揮発性メモリ装置を含みうる更に他のメモリシステムの例を示すブロック図である。図17を参照すると、メモリシステム300は、携帯電話、スマートフォン、PDAPersonalDigitalAssistant、デジタルカメラ、携帯用ゲームコンソール、MP3プレーヤー、HDTVhighdefinitiontelevision、GPSGlobalPositioningSystem、ナビゲーター、CEconsumerequipment、デジタルセットトップボックス、またはITinformationtechnology装置のような多様なホスト装置として具現可能である。メモリシステム300は、バス301を通じて接続されるCPU310と不揮発性メモリ装置10とを含む。特定の実施形態によって、メモリ装置図17の符号320は、図1に示した不揮発性メモリ装置10の形態、又は図15と図16とに示したメモリシステム100、又はメモリシステム200の形態を有しうる。CPU310は、不揮発性メモリ装置10又はメモリシステム100、又はメモリシステム200の動作を制御することができる例えば、プログラム、リード、イレーズ動作。バス301を通じて接続されたメモリ装置320は、CPU310のメモリを動作するのに使われる。したがって、メモリ装置320は、DRAMまたはSRAMとして多様に具現可能である。メモリ装置320は、例えば、図1に示したような一つまたはそれ以上の不揮発性メモリ装置10を含んで、SIMMsinglein-linememorymoduleまたはDIMMdualin-linememorymoduleのようなメモリモジュールとして具現可能である。メモリシステム300は、ディスプレイ又はタッチパッドのような第1ユーザインターフェースfirstuserinterface330、及び/又はプリンタ、キーボード及び/又はマウスのような入出力インターフェースのような第2ユーザインターフェース340をさらに含みうる。特定の実施形態によって、第1ユーザインターフェース330は、CMOSイメージセンサに代替されうる。したがって、CMOSイメージセンサーは、CPU310の制御下で光学的イメージをデジタルデータに変換し、メモリ装置320にデジタルデータを保存することができる。図18は、図1に示したような本発明の実施形態による不揮発性メモリ装置を含みうるメモリシステムの更に他の例を示したブロック図である。図18を参照すると、メモリシステム400は、SSDSolidStateDriveのようなデータ保存装置として具現可能である。メモリシステム400は、一般的に複数の不揮発性メモリ装置10と複数の不揮発性メモリ装置10の動作を制御するメモリコントローラ410とを含む。本発明の実施形態によって、複数の不揮発性メモリ装置10のそれぞれは、前述で説明したようにリード動作区間タイミングを調節するように具現可能である。図19は、図18に示したような本発明の実施形態による不揮発性メモリシステムを含みうるデータ保存装置を示したブロック図である。図18と図19とを参照すると、RAIDシステムとして具現可能なデータ保存装置500は、RAIDコントローラ510と複数のメモリモジュール400-1~400-Sとを含みうる。複数のメモリモジュール400-1~400-Sのそれぞれは、図18で示したようなメモリシステムとして具現可能である。複数のメモリモジュール400-1~400-Sは、RAIDアレイを含みうる。データ保存装置500は、パーソナルコンピュータ、タブレットパーソナルコンピュータ、またはSSDとして具現可能である。前述で説明した複数の具現例によって、本発明の実施形態による不揮発性メモリ装置は、負のリード電圧供給又は正のリード電圧供給の結果として起った機能上の不一致のために発生するリード動作失敗に対して向上した免疫力を有する。本発明の特定の実施形態によって、正のリード電圧と負のリード電圧は、この結果を避けるために非対称的に供給される。この時、付加的にリード区間のタイミングは、選択されたワードラインに正のリード電圧又は負のリード電圧が供給による異なる効果を補償するために適応的に調節される。尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。