"集積回路ICであって、第1のセットの電力分配ラインと、第2のセットの電力分配ラインと、前記ICに形成される第1のキャパシタと、前記ICに形成される第2のキャパシタと、前記第1および第2のキャパシタの第1の入力を前記第1のセットの電力分配ラインへ結合する第1の複数のビアと、前記第1および第2のキャパシタの第2の入力を前記第2のセットの電力分配ラインへ結合する第2の複数のビアとを備え、前記第1のキャパシタ、ならびに、前記第1のキャパシタへ結合される前記第1および第2の複数のビアは、前記第2のキャパシタ、ならびに、前記第2のキャパシタへ結合される前記第1および第2の複数のビアの等価直列抵抗よりも大きい等価直列抵抗を有する、集積回路。前記第1の複数のビアは、前記第1のセットの電力分配ラインを前記第1のキャパシタの第1の端部へ結合する第1のサブセットのビアと、前記第1のセットの電力分配ラインを前記第2のキャパシタの第1の端部へ結合する第2のサブセットのビアとを含み、前記第2の複数のビアは、前記第1のセットの電力分配ラインを前記第1のキャパシタの第2の端部へ結合する第3のサブセットのビアと、前記第1のセットの電力分配ラインを前記第2のキャパシタの第2の端部へ結合する第4のサブセットのビアとを含み、前記第1および第3のサブセットのビアは、等しい数のビアを有し、前記第2および第4のサブセットのビアは、等しい数のビアを有する、請求項1に記載のIC。前記第1および第2のキャパシタは、金属-絶縁体-金属キャパシタである、請求項1または2に記載のIC。前記第1のキャパシタは、前記第1のサブセットのビアへ結合される第1の金属層と、前記第3のサブセットのビアへ結合される第2の金属層と、前記第1および第2の金属層の間に、かつ、それらに隣接して形成される第1の誘電体層とを含む、請求項2または3に記載のIC。前記第1のキャパシタは、前記第1のサブセットのビアへ結合される第3の金属層をさらに含み、前記第2の金属層は、前記第1および第3の金属層の間に配置され、前記第1のキャパシタは、前記第2および第3の金属層の間に、かつ、それらに隣接して形成される第2の誘電体層をさらに含む、請求項4に記載のIC。前記第1および第2のキャパシタ、ならびに、それらに結合されるビアは、広い周波数範囲に亘る、前記第1および第2のサブセットの電力分配ラインの間の低インピーダンス経路を提供する、請求項1~5のいずれか1項に記載のIC。前記第1の複数のビアのうちの1つ以上は、ヒューズを経由して前記第1のサブセットの電力分配ラインへ結合される、請求項1~6のいずれか1項に記載のIC。前記等価直列抵抗は、前記ヒューズのうちの1つ以上の焼損に応じて調整可能である、請求項7に記載のIC。前記第1および第2のキャパシタは、電界効果トランジスタである、請求項1,2,4~8のいずれか1項に記載のIC。集積回路を製造するための方法であって、半導体基板に第1のセットの電力分配ラインを形成するステップと、前記半導体基板に第2のセットの電力分配ラインを形成するステップと、前記半導体基板に第1のキャパシタを形成するステップと、前記半導体基板に第2のキャパシタを形成するステップと、前記第1および第2のキャパシタの第1の入力を前記第1のセットの電力分配ラインへ結合する第1の複数のビアを形成するステップと、前記第1および第2のキャパシタの第2の入力を前記第2のセットの電力分配ラインへ結合する第2の複数のビアを形成するステップとを含み、前記第1のキャパシタ、ならびに、前記第1のキャパシタへ結合される前記第1および第2の複数のビアは、前記第2のキャパシタ、ならびに、前記第2のキャパシタへ結合される前記第1および第2の複数のビアの等価直列抵抗よりも大きい等価直列抵抗を有する、方法。前記半導体基板に前記第1の複数のビアを形成するステップは、前記基板に第1のセットのビアを形成するステップを含み、前記第1のセットのビアは、前記第1のセットの電力分配ラインを前記第1のキャパシタの第1の端部へ結合し、前記半導体基板に前記第1の複数のビアを形成するステップは、前記基板に第2のセットのビアを形成するステップをさらに含み、前記第2のセットのビアは、前記第1のセットの電力分配ラインを前記第2のキャパシタの第1の端部へ結合し、前記第2の複数のビアを形成するステップは、前記基板に第3のセットのビアを形成するステップを含み、前記第3のセットのビアは、前記第2のセットの電力分配ラインを前記第1のキャパシタの第2の端部へ結合し、前記第2の複数のビアを形成するステップは、前記基板に第4のセットのビアを形成するステップをさらに含み、前記第4のセットのビアは、前記第2のセットの電力分配ラインを前記第2のキャパシタの第2の端部へ結合し、前記第1および第3のセットのビアは、等しい数のビアを有し、前記第2および第4のセットのビアは、等しい数のビアを有する、請求項10に記載の方法。前記第1および第2のキャパシタは、金属-絶縁体-金属キャパシタである、請求項10または11に記載の方法。前記第1および第2のキャパシタは、電界効果トランジスタである、請求項10または11に記載の方法。前記第1のキャパシタは、前記第1のセットのビアへ結合される第1の金属層と、前記第3のセットのビアへ結合される第2の金属層と、前記第1および第2の金属層の間に、かつ、それらに隣接して形成される第1の誘電体層とを含む、請求項11に記載の方法。前記第1のキャパシタは、前記第1のセットのビアへ結合される第3の金属層をさらに含み、前記第2の金属層は、前記第1および第3の金属層の間に配置され、前記第1のキャパシタは、前記第2および第3の金属層の間に、かつ、それらに隣接して形成される第2の誘電体層をさらに含む、請求項14に記載の方法。要約1つの実施の形態においては、集積回路ICが提示される。ICは、第1のセットの電力分配ラインと、第2のセットの電力分配ラインと、ICに形成される第1のキャパシタと、ICに形成される第2のキャパシタと、第1および第2のキャパシタの第1の入力を第1のセットの電力分配ラインへ結合する第1の複数のビアと、第1および第2のキャパシタの第2の入力を第2のセットの電力分配ラインへ結合する第2の複数のビアとを備え得る。第1のキャパシタ、ならびに、第1のキャパシタへ結合される第1および第2の複数のビアは、第2のキャパシタ、ならびに、第2のキャパシタへ結合される第1および第2の複数のビアの等価直列抵抗よりも大きい等価直列抵抗を有する。この実施の形態においては、第1の複数のビアは、第1のセットの電力分配ラインを第1のキャパシタの第1の端部へ結合する第1のサブセットのビアと、第1のセットの電力分配ラインを第2のキャパシタの第1の端部へ結合する第2のサブセットのビアとを含み得る。第2の複数のビアは、第1のセットの電力分配ラインを第1のキャパシタの第2の端部へ結合する第3のサブセットのビアと、第1のセットの電力分配ラインを第2のキャパシタの第2の端部へ結合する第4のサブセットのビアとを含み得る。第1および第3のサブセットのビアは、等しい数のビアを有する。第2および第4のサブセットのビアは、等しい数のビアを有する。第1および第2のキャパシタは、金属-絶縁体-金属キャパシタとされ得る。第1のキャパシタは、第1のサブセットのビアへ結合される第1の金属層と、第3のサブセットのビアへ結合される第2の金属層と、第1および第2の金属層の間に、かつ、それらに隣接して形成される第1の誘電体層とを含み得る。この実施の形態においては、第1のキャパシタは、第1のサブセットのビアへ結合される第3の金属層をさらに含み得る。第2の金属層は、第1および第3の金属層の間に配置される。第1のキャパシタは、第2および第3の金属層の間に、かつ、それらに隣接して形成される第2の誘電体層をさらに含み得る。第1および第2のキャパシタ、ならびに、それらに結合されるビアは、広い周波数範囲に亘る、第1および第2のサブセットの電力分配ラインの間の低インピーダンス経路を提供し得る。第1の複数のビアのうちの1つ以上は、ヒューズを経由して第1のサブセットの電力分配ラインへ結合され得る。等価直列抵抗は、ヒューズのうちの1つ以上の焼損に応じて調整可能とされ得る。第1および第2のキャパシタは、電界効果トランジスタとされ得る。もう1つの実施の形態においては、ICが提供される。ICは、第1のセットの電力分配ラインと、第2のセットの電力分配ラインと、複数のキャパシタと、複数のセットのビアとを備え得る。各セットのビアは、複数のキャパシタのそれぞれの1つの第1の端部を第1のセットの電力分配ラインの1つ以上へ結合する1つ以上のビアと、複数のキャパシタのそれぞれの1つの第2の端部を第2のセットの電力分配ラインの1つ以上へ結合する1つ以上のビアとを有する。複数のセットのビアにおける各セットは、異なる数のビアを有する。この実施の形態においては、複数のキャパシタのそれぞれの1つの第1の端部へ結合されるビアの数は、複数のキャパシタのそれぞれの1つの第2の端部へ結合されるビアの数と等しくされ得る。複数のキャパシタの各々は、異なるキャパシタンスを有し得る。複数のキャパシタは、金属-絶縁体-金属キャパシタとされ得る。複数のキャパシタは、電界効果トランジスタとされ得る。複数のキャパシタおよびビアは、そこへ結合されて、広い周波数範囲に亘って第1および第2のセットの電力分配ラインの間の低インピーダンス経路を提供し得る。さらにもう1つの実施の形態においては、集積回路を製造するための方法が提供される。方法は、半導体基板に第1のセットの電力分配ラインを形成するステップと、半導体基板に第2のセットの電力分配ラインを形成するステップと、半導体基板に第1のキャパシタを形成するステップと、半導体基板に第2のキャパシタを形成するステップと、第1および第2のキャパシタの第1の入力を第1のセットの電力分配ラインへ結合する第1の複数のビアを形成するステップと、第1および第2のキャパシタの第2の入力を第2のセットの電力分配ラインへ結合する第2の複数のビアを形成するステップとを含み得る。第1のキャパシタ、ならびに、第1のキャパシタへ結合される第1および第2の複数のビアは、第2のキャパシタ、ならびに、第2のキャパシタへ結合される第1および第2の複数のビアの等価直列抵抗よりも大きい等価直列抵抗を有し得る。この実施の形態においては、方法は、半導体基板に第1の複数のビアを形成するステップを含み得る。半導体基板に第1の複数のビアを形成するステップは、基板に第1のセットのビアを形成するステップを含み得る。第1のセットのビアは、第1のセットの電力分配ラインを第1のキャパシタの第1の端部へ結合する。半導体基板に第1の複数のビアを形成するステップは、基板に第2のセットのビアを形成するステップをさらに含み得る。第2のセットのビアは、第1のセットの電力分配ラインを第2のキャパシタの第1の端部へ結合する。第2の複数のビアを形成するステップは、基板に第3のセットのビアを形成するステップを含み得る。第3のセットのビアは、第2のセットの電力分配ラインを第1のキャパシタの第2の端部へ結合する。第2の複数のビアを形成するステップは、基板に第4のセットのビアを形成するステップをさらに含み得る。第4のセットのビアは、第2のセットの電力分配ラインを第2のキャパシタの第2の端部へ結合する。第1および第3のセットのビアは、等しい数のビアを有する。第2および第4のセットのビアは、等しい数のビアを有する。第1および第2のキャパシタは、金属-絶縁体-金属キャパシタとされ得る。第1および第2のキャパシタは、電界効果トランジスタとされ得る。第1のキャパシタは、第1のセットのビアへ結合される第1の金属層と、第3のセットのビアへ結合される第2の金属層と、第1および第2の金属層の間に、かつ、それらに隣接して形成される第1の誘電体層とを含み得る。第1のキャパシタは、第1のセットのビアへ結合される第3の金属層をさらに含み得る。第2の金属層は、第1および第3の金属層の間に配置される。第1のキャパシタは、第2および第3の金属層の間に、かつ、それらに隣接して形成される第2の誘電体層をさらに含み得る。1つ以上の他の実施の形態が以下の詳細な説明および特許請求の範囲に記載されていることが理解されるであろう。1つ以上の実施の形態の様々な局面および利点は、以下の詳細な説明の検討および図面への参照によって明らかになるであろう。図面の詳細な説明集積回路要素へ供給される電力の安定性を改善するために、PDNにおいてデカップリングキャパシタが用いられる。デカップリングキャパシタは、任意の電流変動を補償するためにローカルバックアップ電力供給を提供する。デカップリングキャパシタはバイパスキャパシタとも称され、そのような用語は本明細書において相互に置き換え可能に用いられる。しかしながら、デカップリングキャパシタは、リップルに応じた即座の補償を妨げ得る制約を受ける。理想的なキャパシタは容量特性のみを有するが、現実の非理想的なキャパシタは寄生インダクタンスおよび寄生抵抗も有する。これらの寄生は、直列に作用して抵抗-インダクタンス-キャパシタンスRLC回路を形成する。PDNにおけるキャパシタに関連する1つの問題は、PDN集合インピーダンスのスパイクである。これらのスパイクは、PDNにおけるキャパシタンスおよびインダクタンスの組み合わせによって引き起こされ得る。電力分配ラインが特に低いインダクタンスを有するときには、高周波数デカップリングキャパシタと電力分配ラインのキャパシタンスとの間の交差周波数が高いインピーダンスピークを示し得る。インピーダンスは、変化する電流要求に即座に対応するためのバイパスキャパシタの能力を遅延させるので、この周波数においてICが高い過渡電流要求を有するときには、電力供給ノイズが生成され得る。1つ以上の実施の形態においては、PDNは、IC上の2つ以上のデカップリングキャパシタを用いてデカップリングを実現して、よりスムーズなインピーダンスプロファイルを提供する。高い等価直列抵抗equivalentseriesresistance:ESRで構成される、デカップリングキャパシタの1つは、IC上に含まれて、並列共振周波数におけるインピーダンススパイクの影響を低減する。しかしながら、高いESRキャパシタは、高周波数における低インピーダンス経路を単独で提供できない。これは、第1のキャパシタの過渡応答を、高スピード用途に要求されるものよりも遅くし得る。これらの実施の形態においては、低いESRを有する追加的なデカップリングキャパシタがIC上に並列に形成されて、付加的に高いそれぞれの周波数において低インピーダンス経路を提供する。図1は、PDNの回路図を示す。上述のように、典型的なPDNは、3つのメインセグメントを含む。3つのメインセグメントは、ICダイ、ダイパッケージ、および電力調整回路102をICダイパッケージへ接続するプリント回路基板PCBである。図1に示される回路は、PDNの寄生インダクタンスおよびキャパシタンスの基礎モデルを提供する。PCBのキャパシタンスおよびインダクタンスは、要素104および要素106によってそれぞれモデル化される。ICパッケージのキャパシタンスおよびインダクタンスは、要素108および要素110によってそれぞれモデル化される。この説明例においては、PDNは、IC上に形成された2つのデカップリングキャパシタを含む。第1のデカップリングキャパシタ114は、高ESRキャパシタである。第2のデカップリングキャパシタ112は、低ESRキャパシタである。IC上に実現されるデカップリングキャパシタのESRは、キャパシタとPDNの電力分配ラインとの間の接続の抵抗を調整することによって調整され得る。ICの独立した層においてキャパシタが実現されると、キャパシタを電力分配ラインへ接続するビアの抵抗を調整することによって各デカップリングキャパシタのESRが調整され得るという認識から、1つ以上の実施の形態が生じる。ビアは、ICの層の間で電気信号または電力を搬送する。先のPDNは、一般には、デカップリングキャパシタをパッケージに配置して、利用可能なダイスペースを節約する。独立した層上にデカップリングキャパシタを実現するときに、開示されたPDN配置は、より多くのデカップリングキャパシタがICダイ上により少ないスペース制限で実現されることを可能とする。図2および図3は、1つ以上の実施の形態に従って用いられ得るオンチップデカップリングキャパシタの実行例を示す。図2は、デカップリングキャパシタ210,212を有するIC200の上面図を示す。図3は、方向3における、図2に示されるICの断面図を示す。電力分配ライン204は、半導体基板202に形成される。この実行例においては、デカップリングキャパシタは、金属-絶縁体-金属キャパシタとして実現される。各キャパシタは、誘電絶縁体208によって分離された2つの金属プレート206を含む。各キャパシタ210,212の第1の端部は、第1の電力分配ライン204へビア214で結合される。各キャパシタ210,212の第2の端部は、第2の電力分配ライン204へビア214で結合される。デカップリングキャパシタ210の各端部が1つのビア214で電力分配ラインへ結合されるのに対し、デカップリングキャパシタ212の各端部は並列に結合される2つ以上のビア214を用いて電力分配ライン204へ結合されることを、当業者は認識するであろう。その結果、デカップリングキャパシタ212は、デカップリングキャパシタ214よりも低いESR有する。説明を明確にするために、本明細書に描かれ、説明される実施の形態は、2つのデカップリングキャパシタを含む。他の実施の形態および実行例においては、図2および図3に示されるように、任意の数のデカップリングキャパシタが含まれ、電力分配ラインへ結合され得る。デカップリングキャパシタは、異なる数のビア214で電力分配ラインへ各々結合される。その結果、各キャパシタは、異なるESRを示して、全体の周波数範囲に亘ってよりスムーズなPDNのインピーダンス応答を提供するように構成され得る。当業者は、開示された実施の形態を実現するために他のタイプのキャパシタも用いられ得ることを認識するであろう。たとえば、誘電体によって分離された2つの交互のくし型の金属プレートを有する、金属-絶縁体-金属キャパシタがICの1つの層において実現され得る。各キャパシタは、プレートと、電力分配ラインの異なるものに結合される隣接するプレートとの間に誘電体を有する、3つ以上の積層された金属プレートでも実現され得る。もう1つの例として、デカップリングキャパシタは、ICの1つの層に形成されるMOSFETトランジスタでも実現され得る。異なるタイプおよびサイズのキャパシタは、異なる周波数帯に対して、デカップリングキャパシタとしての異なるレベルの有効性を有する。1つ以上の実施の形態においては、各キャパシタは、多数のキャパシタの間で有効デカップリング範囲を分配し、PDNのインピーダンス応答をさらに平滑化するために、異なる容量値でも実現され得る。図4は、1つ以上の実施の形態に従うデカップリングキャパシタの抵抗の調整を説明する。この例は、3つの金属-絶縁体-金属デカップリングキャパシタ402,404,406の上面図を示す。破線の円408は、各キャパシタの1つのプレートを電力分配ラインへ接続するビアを描き、実線の円410は、キャパシタの他のプレートを電力分配ラインへ接続するビアを描く。デカップリングキャパシタ402~406は、左から右へESRが増加して配置される。なぜなら、多数のビアは、各キャパシタのプレートを電力分配ラインへ並列に接続し、より多くの数のビアは、ESRの減少をもたらすからである。1つ以上の中間層を通して2つ以上のビアが直列にも接続されて、必要に応じて抵抗を増大し得ることを、当業者は認識するであろう。1つ以上の実施の形態においては、デカップリングキャパシタへ結合される1つ以上のビアは、プログラマブルヒューズによって電力分配ラインへ接続される。1つ以上のビアによって提供される電気経路は、ヒューズを焼損することによって使用不能とされ得る。このように、キャパシタのESRは、ICの製造が完了した後に調整され得る。図5は、プログラマブルロジックリソースと同じ平面に電力分配ラインが配置されるプログラマブル集積回路の一例を説明する。プログラマブル集積回路は、プログラマブルロジックリソース504と、I/Oピン506とを含む。電力分配ライン508,510は、並列の交互構成において配置される。この構成においては、ライン508,510は、集積回路の反対の端部においてそれぞれ接合される。デカップリングキャパシタ図示せずは、ICの独立した層において実現され、電力分配ライン508,510へ結合される。1つ以上の実施の形態が異なる電力分配ライングリッド配置に等しく適用可能であることが理解される。たとえば、電力分配ライン508は、510が実現される層とは異なるIC層において実現でき、クロスハッチレイアウトを有し得る。図6は、電力分配ネットワークを実現し得るプログラマブル集積回路の一例のブロック図である。非常に多用途なICの1つは、フィールドプログラマブルゲートアレイFPGAである。FPGAは、アレイの中にいくつかの異なるタイプのプログラマブルロジックブロックを含み得る。たとえば、図6は、マルチギガビットトランシーバmultigigabittransceiver:MGT601、コンフィギュラブルロジックブロックconfigurablelogicblock:CLB602、ランダムアクセスメモリブロックrandomaccessmemoryblock:BRAM603、入出力ブロックinputoutputblock:IOB604、設定およびクロッキングロジックconfigurationandclockinglogic:CONFIG/CLOCKS605,デジタルシグナルプロセッシングブロックdigitalsignalprocessingblock:DSP606,特別な入出力ブロックspecializedinputoutputblock:I/O607、たとえば、クロックポート、およびデジタルクロックマネージャ、アナログ-デジタルコンバータ、システムモニタリングロジックなどのような他のプログラマブルロジック608を含む多数の異なるプログラマブルタイルを含むFPGA構造600を説明する。いくつかのFPGAは、専用のプロセッサブロックdedicatedprocessorblock:PROC610、内部再設定ポート、および外部再設定ポート図示せずも含む。いくつかのFPGAにおいては、各プログラマブルタイルは、各隣接するタイルにおいて対応する相互接続要素への、および対応する相互接続要素からの標準化された接続を有するプログラマブル相互接続要素programmableinterconnectelement:INT611を含む。したがって、総合すれば、プログラマブル相互接続要素は、図示されたFPGAに対するプログラマブル相互接続構造を実現する。図6の上部に含まれる例によって示されるように、プログラマブル相互接続要素INT611は、同一のタイル内のプログラマブルロジック要素への、およびプログラマブルロジック要素からの接続も含む。たとえば、CLB602は、単一のプログラマブル相互接続要素INT611をユーザロジックに加えて実行するようにプログラムされ得るコンフィギュラブルロジック要素configurablelogicelement:CLE612を含み得る。BRAM603は、1つ以上のプログラマブル相互接続要素に加えて、BRAMロジック要素BRAMlogicelement:BRL613を含み得る。典型的には、タイルに含まれる相互接続要素の数は、タイルの高さに依存する。図示された実施の形態においては、BRAMタイルは、5つのCLBと同一の高さを有するが、他の数たとえば、4つも用いられ得る。DSPタイル606は、適当な数のプログラマブル相互接続要素に加えて、DSPロジック要素DSPlogicelement:DSPL614を含み得る。IOB604は、たとえば、プログラマブル相互接続要素INT611の1つのインスタンスに加えて、入出力ロジック要素inputoutputlogicelement:IOL615の2つのインスタンスを含み得る。当業者に明らかなように、たとえばI/Oロジック要素615へ接続される実際のI/Oパッドは、様々な図示されたロジックブロックの上に積層された金属を用いて製造され、典型的には、入出力ロジック要素615の領域に限定されない。図示された実施の形態においては、ダイの中心の近くのコラム状の領域図6において影で示されるは、設定、クロック、および他の制御ロジックのために用いられる。このコラム状の領域から伸びる水平な領域609は、FPGAの幅に亘ってクロック信号および設定信号を分配するように用いられる。図6に説明される構造を利用するいくつかのFPGAは、FPGAの大部分を作る通常のコラム状の構造を分断する追加的なロジックブロックを含む。追加的なロジックブロックは、プログラマブルブロックおよび/または専用のロジックとされ得る。たとえば、図6に示されるプロセッサブロックprocessorblock:PROC610は、CLBおよびBRAMのいくつかのコラムに及ぶ。図6は単に例示的なFPGA構造を説明することが意図されることに留意すべきである。コラムにおけるロジックブロックの数、コラムの相対幅、コラムの数および順序、コラムに含まれるロジックブロックのタイプ、ロジックブロックの相対サイズ、および図6の上部に含まれる相互接続/ロジックの実行例は、単に例示的である。たとえば、実際のFPGAにおいては、CLBの1つよりも多い隣接するコラムは、典型的には、CLBが現れるところのどこにでも含まれ、ユーザロジックの効果的な実行を容易にする。実施の形態は、電力分配のための様々なシステムに利用可能であると考えられる。他の局面および実施の形態は、明細書の考慮から当業者に明らかになるであろう。実施の形態は、特定用途向け集積回路applicationspecificintegratedcircuit:ASICまたはプログラマブルICと併せて利用され得る。明細書および説明された実施の形態は、単なる例示であると考慮され、本発明の本当の範囲および精神は、以下の特許請求の範囲によって示されることが意図される。"