"入力信号に対して非反転増幅可能に構成されてなる出力増幅回路と、前記出力増幅回路の非反転入力端子に接続される第1の所定電圧発生回路と、前記出力増幅回路の反転入力端子に接続される第2の所定電圧発生回路と、を具備してなり、前記第1の所定電圧発生回路は、第1の所定電圧発生回路用カレントミラー回路を有し、前記第1の所定電圧発生回路用カレントミラー回路の出力路に接続された第1の所定電圧発生回路用バイポーラトランジスタのベースエミッタ間電圧と、前記第1の所定電圧発生回路用バイポーラトランジスタと直列接続された第1の所定電圧発生回路用出力抵抗器に対して前記第1の所定電圧発生回路用カレントミラー回路により流入せしめられた電流による前記第1の所定電圧発生回路用出力抵抗器における電圧降下との和を、出力電圧として出力可能に構成されてなり、前記第2の所定電圧発生回路は、第2の所定電圧発生回路用カレントミラー回路を有し、前記第2の所定電圧発生回路用カレントミラー回路の出力路に接続された第2の所定電圧発生回路用バイポーラトランジスタのベースエミッタ間電圧と、前記第2の所定電圧発生回路用バイポーラトランジスタと直列接続された第2の所定電圧発生回路用出力抵抗器に対して前記第2の所定電圧発生回路用カレントミラー回路により流入せしめられた電流及び前記出力増幅回路から流入せしめられた帰還電流との和による第2の所定電圧発生回路用出力抵抗器における電圧降下との和を、出力電圧として出力可能に構成されてなることを特徴とする温度検出回路。上述のように、従来回路にあっては、出力電圧Voutが温度変化に対して非線形な変化率を有するため、この出力電圧から精度良く温度を算出するには、上述の非線形を考慮した複雑な計算を必要とし、実用性の点において十分満足できるものではないという問題があった。本発明は、上記実状に鑑みてなされたもので、温度変化に対する出力電圧の変化が線形性を有する温度検出回路を提供するものである。上記本発明の目的を達成するため、本発明に係る温度検出回路は、入力信号に対して非反転増幅可能に構成されてなる出力増幅回路と、前記出力増幅回路の非反転入力端子に接続される第1の所定電圧発生回路と、前記出力増幅回路の反転入力端子に接続される第2の所定電圧発生回路と、を具備してなり、前記第1の所定電圧発生回路は、第1の所定電圧発生回路用カレントミラー回路を有し、前記第1の所定電圧発生回路用カレントミラー回路の出力路に接続された第1の所定電圧発生回路用バイポーラトランジスタのベースエミッタ間電圧と、前記第1の所定電圧発生回路用バイポーラトランジスタと直列接続された第1の所定電圧発生回路用出力抵抗器に対して前記第1の所定電圧発生回路用カレントミラー回路により流入せしめられた電流による前記第1の所定電圧発生回路用出力抵抗器における電圧降下との和を、出力電圧として出力可能に構成されてなり、前記第2の所定電圧発生回路は、第2の所定電圧発生回路用カレントミラー回路を有し、前記第2の所定電圧発生回路用カレントミラー回路の出力路に接続された第2の所定電圧発生回路用バイポーラトランジスタのベースエミッタ間電圧と、前記第2の所定電圧発生回路用バイポーラトランジスタと直列接続された第2の所定電圧発生回路用出力抵抗器に対して前記第2の所定電圧発生回路用カレントミラー回路により流入せしめられた電流及び前記出力増幅回路から流入せしめられた帰還電流との和による第2の所定電圧発生回路用出力抵抗器における電圧降下との和を、出力電圧として出力可能に構成されてなるものである。本発明によれば、温度変化に対して出力電圧が線形的に変化するため、従来と異なり、複雑な式を用いた演算処理を経ることなく、出力電圧から検出温度を得ることができ、実用性の高い温度検出回路を提供することができるという効果を奏するものである。以下、本発明の実施の形態について、図1を参照しつつ説明する。なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。最初に、本発明の実施の形態における温度検出回路の回路構成例について、図1を参照しつつ説明する。本発明の実施の形態における温度検出回路は、非反転増幅可能に構成されてなる出力増幅回路101と、温度変化に応じた第1の所定電圧を、出力増幅回路101の非反転入力端子に供給する第1の電圧発生回路102と、温度変化に応じた第2の所定電圧を、出力増幅回路101の反転入力端子に供給する第2の電圧発生回路103とに大別されて構成されたものとなっている。出力増幅回路101は、演算増幅器図1においてはAMPと表記1を中心に非反転増幅回路が構成されたものとなっている。演算増幅器1の反転入力端子と出力端子との間には、帰還抵抗器図1においてはRFと表記35が接続される一方、反転入力端子には、第2の所定電圧発生回路103の出力段が接続されたものとなっている。なお、演算増幅器1の出力端子には、外部出力端子51が接続されている。また、演算増幅回路101の非反転入力端子には、第1の所定電圧発生回路102の出力段が接続されている。第1の所定電圧発生回路102は、ウィルソンカレントミラー回路が構成されてなるもので、本発明の実施の形態においては、特に、多連出力形に構成されたものとなっている。具体的には、第1の所定電圧発生回路用第1のNMOSトランジスタ図1においてはTxX1と表記11と、第1の所定電圧発生回路用第2のNMOSトランジスタ図1においてはTxX2と表記12と、第1の所定電圧発生回路用第1のPMOSトランジスタ図1においてはTxX3と表記13と、第1の所定電圧発生回路用第2のPMOSトランジスタ図1においてはTxX4と表記14と、第1の所定電圧発生回路用第3のPMOSトランジスタ図1においてはTxX5と表記15によりウィルソンカレントミラー回路が構成されると共に、その負荷として第1の所定電圧発生回路用第1のPNP型トランジスタ図1においてはPNPxX1と表記16と、第1の所定電圧発生回路用第2のPNP型トランジスタ図1においてはPNPxX2と表記17と、第1の所定電圧発生回路用第3のPNP型トランジスタ図1においてはPNPxYと表記18と、第1の所定電圧発生回路用第1の抵抗器図1においてはRXと表記33と、第1の所定電圧発生回路用出力抵抗器としての第1の所定電圧発生回路用第2の抵抗器図1においてはRYと表記34とが、後述するように設けられたものとなっている。なお、以下、説明の便宜上、第1の所定電圧発生回路用をVP用と略称することとし、同様に、第2の所定電圧発生回路用をVM用と略称することとする。VP用第3のPMOSトランジスタ13とVP用第4のPMOSトランジスタ14は、相互にゲートが接続されると共に、その接続点は、VP用第3のPMOSトランジスタ13のドレイン及びVP用第5のPMOSトランジスタ15のゲートに接続される一方、VP用第3乃至第5のPMOSトランジスタ13~15のソースには、共に高電位側電源電圧VDDが印加されるようになっている。一方、VP用第1のNMOSトランジスタ11とVP用第2のNMOSトランジスタ12は、相互にゲートが接続されると共に、その接続点は、VP用第2のNMOSトランジスタ12のドレインに接続されている。そして、VP用第2のNMOSトランジスタ12のドレインは、VP用第4のPMOSトランジスタ14のドレインと接続される一方、VP用第1のNMOSトランジスタ11のドレインは、VP用第3のPMOSトランジスタ13のドレインと接続されている。また、VP用第1のNMOSトランジスタ11のソースには、VP用第1の抵抗器33の一端が接続されており、このVP用第1の抵抗器33の他端は、ダイオード接続されたVP用第1のPNP型トランジスタ16を介して、低電位側電源電圧VSSが印加されるようになっている。すなわち、VP用第1のPNP型トランジスタ16は、そのエミッタにVP用第1の抵抗器33の他端が接続される一方、ベース及びコレクタに低電位側電源電圧VSSが印加されるようになっている。かかるVP用第1のPNP型トランジスタ16のエミッタ面積は、VP用第2及び第3のPNP型トランジスタ17,18のそれぞれのエミッタ面積に対してN倍のものとなっている。また、VP用第2のNMOSトランジスタ12のソースには、ダイオード接続されたVP用第2のPNP型トランジスタ17を介して低電位側電源電圧VSSが印加されるようになっている。すなわち、VP用第2のPNP型トランジスタ17は、そのエミッタがVP用第2のNMOSトランジスタ12のソースに接続される一方、ベース及びエミッタに低電位側電源電圧VSSが印加されるようになっている。さらに、VP用第5のPMOSトランジスタ15のドレインには、VP用第2の抵抗器34の一端が接続されている。そして、このVP用第2の抵抗器34の他端は、ダイオード接続されたVP用第3のPNP型トランジスタ第1の所定電圧発生回路用バイポーラトランジスタ18を介して、低電位側電源電圧VSSが印加されるようになっており、VP用第2の抵抗器34とVP用第3のPNP型トランジスタ18とがカレントミラー回路の出力路に設けられた構成となっている。すなわち、VP用第3のPNP型トランジスタ18は、そのエミッタにVP用第2の抵抗器34の他端が接続される一方、ベース及びコレクタに低電位側電源電圧VSSが印加されるようになっている。また、VP用第5のPMOSトランジスタ15のドレインは、演算増幅器1の非反転入力端子に接続されている。第2の所定電圧発生回路103は、第1の所定電圧発生回路102同様、ウィルソンカレントミラー回路が構成されてなるもので、本発明の実施の形態においては、特に、多連出力形に構成されたものとなっている。具体的には、VM用第1のNMOSトランジスタ図1においてはTxA1と表記21と、VM用第2のNMOSトランジスタ図1においてはTxA2と表記22と、VM用第1のPMOSトランジスタ図1においてはTxA3と表記23と、VM用第2のPMOSトランジスタ図1においてはTxA4と表記24と、VM用第3のPMOSトランジスタ図1においてはTxA5と表記25によりウィルソンカレントミラー回路が構成されると共に、その負荷としてVM用第1のPNP型トランジスタ図1においてはPNPxAと表記26と、VM用第2のPNP型トランジスタ図1においてはPNPxBと表記27と、VM用第1の抵抗器図1においてはRAと表記31と、第2の所定電圧発生回路用出力抵抗器としてのVM用第2の抵抗器図1においてはRBと表記32とが、後述するように設けられたものとなっている。VM用第3のPMOSトランジスタ23とVM用第4のPMOSトランジスタ24は、相互にゲートが接続されると共に、その接続点は、VM用第3のPMOSトランジスタ23のドレイン及びVM用第5のPMOSトランジスタ25のゲートに接続される一方、VM用第3乃至第5のPMOSトランジスタ23~25のソースには、共に高電位側電源電圧VDDが印加されるようになっている。一方、VM用第1のNMOSトランジスタ21とVM用第2のNMOSトランジスタ22は、相互にゲートが接続されると共に、その接続点は、VM用第2のNMOSトランジスタ22のドレインに接続されている。そして、VM用第2のNMOSトランジスタ22のドレインは、VM用第4のPMOSトランジスタ24のドレインと接続される一方、VM用第1のNMOSトランジスタ11のドレインは、VM用第3のPMOSトランジスタ23のドレインと接続されている。また、VM用第1のNMOSトランジスタ21のソースは、VM用第1の抵抗器31を介して低電位側電源電圧VSSが印加されるようになっている。一方、VM用第2のNMOSトランジスタ22のソースには、ダイオード接続されたVM用第1のPNP型トランジスタ26を介して低電位側電源電圧VSSが印加されるようになっている。すなわち、VM用第1のPNP型トランジスタ26は、そのエミッタがVM用第2のNMOSトランジスタ22のソースに接続される一方、ベース及びエミッタに低電位側電源電圧VSSが印加されるようになっている。さらに、VM用第5のPMOSトランジスタ25のドレインには、VM用第2の抵抗器32の一端が接続されている。そして、このVM用第2の抵抗器32の他端は、ダイオード接続されたVM用第2のPNP型トランジスタ第2の所定電圧発生回路用バイポーラトランジスタ27を介して、低電位側電源電圧VSSが印加されるようになっており、VM用第2の抵抗器32とVM用第2のPNP型トランジスタ27とがカレントミラー回路の出力路に設けられた構成となっている。すなわち、VM用第2のPNP型トランジスタ27は、そのエミッタにVM用第2の抵抗器32の他端が接続される一方、ベース及びコレクタに低電位側電源電圧VSSが印加されるようになっている。また、VM用第5のPMOSトランジスタ25のドレインは、演算増幅器1の反転入力端子に接続されている。なお、VM用第1及び第2のPNP型トランジスタ26,27のエミッタ面積は、先のVP用第2及び第3のPNP型トランジスタ17,18のエミッタ面積と等しいものとなっている。次に、かかる構成における動作について説明する。まず、第2の所定電圧発生回路103において、VM用第3乃至第5のPMOSトランジスタ23~25は、カレントミラー構成であるので、それぞれに流れる電流は全て等しく、その電流をIBとすれば、下記する式3-1が成立する。RAIB=VBEA式3-1ここで、RAは、VM用第1の抵抗器31の抵抗値、VBEAは、VM用第1のPNP型トランジスタ26のベースエミッタ間電圧である。そして、この式3-1より、IBは、下記する式3-2で表される。IB=VBEA/RA式3-2また、VP用第3乃至第5のPMOSトランジスタ23~25も既に述べたようにカレントミラー構成であるので、VP用第1乃至第3のPNP型トランジスタ16~18にそれぞれ流れる電流は等しく、その電流をIYとすれば、下記する式2-2が成立する。RXIYVBEX1=VBEX2式2-2ここで、VBEX1、VBEX2は、それぞれVP用第1のPNP型トランジスタ16、VP用第2のPNP型トランジスタ17のベースエミッタ間電圧である。式2-2は、さらに、下記する式3-3のように表される。RXIYKT/qln{IY/NISX}=KT/qlnIY/ISX式3-3ここで、ISXは、VP用第1及び第2のPNP型トランジスタ16,17のエミッタ飽和電流である。そして、かかる式3-3より、IYは、下記する式3-4により表される。IY=1/RXKT/qlnN式3-4なお、ここで、Nは、VP用第2及び第3のPNP型トランジスタ17,18のそれぞれのエミッタ面積に対するVP用第1のPNP型トランジスタ16のエミッタ面積の比である。また、図1におけるM点、すなわち、演算増幅器1の反転入力端子と第2の所定電圧発生回路103との接続点の電位VMは、下記する式3-5、式3-6により表される。VM=VBEBRBIBINF式3-5VM=VBEBVBEBRBINF式3-6ここで、VBEBは、VM用第2のPNP型トランジスタ27のベースエミッタ間電圧、RBは、VM用第2の抵抗器32の抵抗値、INFは、演算増幅器1からM点に流入する帰還電流である。一方、図1のP点、すなわち、演算増幅器1の非反転入力端子と第1の所定電圧発生回路102との接続点の電位VPは、下記する式3-7、式3-8により表される。VP=VBEYRYIY式3-7VP=VBEYKT/qlnN式3-8ここで、VBEYは、VP用第3のPNP型トランジスタ18のベースエミッタ間電圧である。また、帰還電流INFは、下記する式3-9により表される。INF=VOUT-VM/RF式3-9ここで、RFは、帰還抵抗器35の抵抗値である。また、演算増幅器1において帰還がかかっている場合には、反転入力端子と非反転入力端子間には、いわゆるバーチャルショートにより下記する式3-10が成立する。VP=VM式3-10そして、式3-6、及び、式3-8乃至式3-10より、出力電圧VOUTについて、下記する式3-11を導くことができる。VOUT=1RF/RB{VBEYRY/RXKT/qlnN}-{RF/RAVBEARF/RBVBEB}式3-11上述のIB、IBINF、IYを、任意のPNP型トランジスタのコレクタ電流IC1を用いて表せば、それぞれ下記する式3-12、式3-13,式3-14の如くとなる。IB=AIC1式3-12IBINF=BIC1式3-13IY=YIC1式3-14ここで、A、B、Yは、正の実数である。したがって、式3-11中の各ベースエミッタ間電圧VBEは、それぞれ下記する式3-15、式3-16、式3-17に示されたように表すことができる。VBEA=KT/q{lnAlnIC1/IS1}式3-15VBEB=KT/q{lnBlnIC1/IS1}式3-16VBEY=KT/q{lnYlnIC1/IS1}式3-17次に、上述の式3-15、式3-16、式3-17を、温度について微分すれば、それぞれ下記する式3-18、式3-19、式3-20となる。dVBEA/dT=K/qlnAd{KT/qlnIC1/IS1}/dT式3-18dVBEB/dT=K/qlnBd{KT/qlnIC1/IS1}/dT式3-19dVBEY/dT=K/qlnYd{KT/qlnIC1/IS1}/dT式3-20同様に、先の式3-11を温度で微分すると、下記する式3-21となる。dVout/dT=1RF/RB{dVBEY/dTRY/RXK/qlnN}-{RF/RBdVBEA/dTRF/RBdVBEB/dT}式3-21この式3-21に、先の式3-18、式3-19、及び、式3-20を代入すると、下記する式3-22となる。dVout/dT=1RF/RB[K/qlnYd{K/qlnIc1/IS1}/dTRY/RXK/qlnN]-RF/RA[K/qlnAd{KT/qlnIc1/IS1}/dT]RF/RB[K/qlnBd{KT/qlnIc1/IS1}/dT]式3-22この式3-22を整理すると、下記する式3-23となる。dVout/dT=1RF/RB{K/qlnYRY/RXK/qlnN}-RF/RAK/qlnA-RF/RBK/qlnB[{1RF/RB-RF/RA-RF/RB}d{KT/qlnIc1/IS1}/dT]式3-23かかる式3-23において、帰還抵抗器35とVM用第1の抵抗器31の抵抗値が同一、すなわち、RF=RAとすれば、下記する式3-24の如くとなる。dVout/dT=1RF/RB{K/qlnYRY/RXK/qlnN}-RF/RAK/qlnA-RF/RBK/qlnB=constant式3-24すなわち、式3-24は、出力電圧Voutが温度変化に対して線形的に変化することを意味している。なお、上述した実施の形態の回路構成は、あくまでも一例であり、それに限定される必要はなく、電源電圧の極性を反転した回路構成としても好適である。すなわち、その場合、PMOSトランジスタをNMOSトランジスタに、NMOSトランジスタをPMOSトランジスタに、PNP型トランジスタをNPN型トランジスタに、それぞれ変えると共に、図1に示された電源電圧の極性を反転したものとすれば良い。"