"半導体材料からなる基板上に、素子分離用酸化膜を介して、ソースとドレインが形成され、該ソースとドレインの同層以上に絶縁膜が形成され、該絶縁膜の同層以上にゲート電極が設けられたテスト素子を用いた検査方法であって、前記ゲート電極に印加する電圧を変化させ、ソースドレイン間に流れる電流が所定値以上になる電圧を閾値として測定し、前記閾値に基づいて素子形状を検査することを特徴とする半導体素子検査方法。前記テスト素子と同じ構成であって、ソースおよびドレインに対するゲート電極の位置ずれ量の異なる複数の第1予備テスト素子を製作し、各第1予備テスト素子の閾値を測定し、前記位置ずれ量と前記閾値との関係特性を取得し、前記関係特性を参照して、前記テスト素子の閾値に基づいてゲート電極の位置ずれ量を検査することを特徴とする請求項1記載の半導体素子検査方法。前記テスト素子と同じ構成であって、前記絶縁膜の膜厚の異なる複数の第2予備テスト素子を製作し、各第2予備テスト素子の閾値を測定し、前記膜厚と前記閾値との関係特性を取得し、前記関係特性を参照して、前記テスト素子の閾値に基づいて絶縁膜の膜厚を検査することを特徴とする請求項1記載の半導体素子検査方法。請求項1乃至3記載の半導体素子検査方法に用いるテスト素子。一般に、SEM測定には時間を要する。特に、多層構造の半導体素子においては、上層が形成されてしまうと、下層のSEM測定ができない。層を破壊して測定するか、製造過程において各層ごとにSEM測定を行う必要があり、さらに時間を要する。本発明は上記課題を解決しようとするものであり、より簡単に半導体素子の形状を検査できる検査方法および検査に用いるテスト素子を提供することを目的とする。上記課題を解決するため、本発明にかかる半導体素子検査方法は、半導体材料からなる基板上に、素子分離用酸化膜を介して、ソースとドレインが形成され、該ソースとドレインの同層以上に絶縁膜が形成され、該絶縁膜の同層以上にゲート電極が設けられたテスト素子を用いた検査方法であって、前記ゲート電極に印加する電圧を変化させ、ソースドレイン間に流れる電流が所定値以上になる電圧を閾値として測定し、前記閾値に基づいて素子形状を検査する。本願発明のテスト素子は、検査対象である半導体素子の構成と同じであり、形状も同じに設計される。また、検査対象である複数の半導体素子の製作と一緒に製作される。たとえば、スクライブラインに設けられる。テスト素子の閾値が適正であれば、テスト素子の形状も適正であると推測できる。テスト素子の形状が適正であれば、検査対象である複数の半導体素子の形状も適正であると推測できる。すなわち、検査は合格である。このように、本発明の検査方法はテスト素子の電気的特性を取得するだけの簡単な測定を行うだけでよい。また、テスト素子は容易に製作できる。さらに好ましくは、前記テスト素子と同じ構成であって、ソースおよびドレインに対するゲート電極の位置ずれ量の異なる複数の第1予備テスト素子を製作し、各第1予備テスト素子の閾値を測定し、前記位置ずれ量と前記閾値との関係特性を取得し、前記関係特性を参照して、前記テスト素子の閾値に基づいてゲート電極の位置ずれ量を検査する。これにより、ゲート電極の位置ずれを検査できる。さらに好ましくは、前記テスト素子と同じ構成であって、前記絶縁膜の膜厚の異なる複数の第2予備テスト素子を製作し、各第2予備テスト素子の閾値を測定し、前記膜厚と前記閾値との関係特性を取得し、前記関係特性を参照して、前記テスト素子の閾値に基づいて絶縁膜の膜厚を検査する。これにより、絶縁膜の膜厚を検査できる。本発明によれば、より簡単に半導体素子の形状を検査できる。本発明の実施形態に関して図に基づいて説明する。<第1実施形態>~構成~図1は第1実施形態にかかるテスト素子1の断面図である。テスト素子1は、P型Si基板11と、P‐well領域12と、N型拡散層13,14と、シリサイド層17,18と、金属配線21,22,40と、酸化膜31,32と、保護膜33と、絶縁膜34,35,36とを備えている。P型Si基板11にはP‐well領域12が形成され、その上にN型拡散層13,14が形成される。N型拡散層13,14の表面は高濃度不純物を含むN層15,16となっており、シリサイド層17,18NiSiとの間にオーミック接触を形成している。P型Si基板11の表面には素子分離用の厚い酸化膜31,32SiO2とが形成されている。酸化膜31,32の上に保護膜33P-SiOが形成され、保護膜33にはコンタクト孔25,26が形成され、コンタクト孔25,26には高融点金属Wが埋め込まれ、下層のシリサイド層17,18と上層の金属配線21,22をそれぞれ電気的に接続している。これにより、ソースとドレインが形成される。保護膜33の上には多層配線構造が形成される。金属配線21,22Cuが配置される絶縁膜34と、金属配線40Cuが配置される絶縁膜36の2層配線となっており、絶縁膜34と絶縁膜36との間に絶縁膜35が設けられ、3層の層間膜が形成されている。本実施形態においては、ゲート電極40の電極幅Lmと酸化膜31の幅Lgの関係が、Lm<Lgとなっている。なお、電極幅Lmが小さくなるほど、位置ずれ後述の影響が大きくなる。テスト素子1の構成は、検査対象である半導体素子の構成と同じであり、形状も同じとなるように設計される。図2は、予備テスト素子第12の概念図である。予備テスト素子2の構成は、テスト素子1と同じである。ただし、予備テスト素子2においては、マスク設計の時点で、ソースおよびドレインに対するゲート電極の位置が意図的にずれるように設計されている。位置ずれ量の異なる複数の予備テスト素子2を設計し、製作する。たとえば、図示右側にΔXr1,ΔXr2,ΔXr3だけずれた予備テスト素子と、図示左側にΔXl1,ΔXl2,ΔXl3だけずれた予備テスト素子と、位置ずれのないΔX0予備テスト素子を製作する。~予備テスト~半導体素子の検査に先立って、予備テスト素子2を用いた予備テストを行う。まず、各予備テスト素子2の閾値を測定する。図3は閾値測定を説明する図である。位置ずれのないΔX0予備テスト素子を例に動作閾値測定ついて説明する。ソースとドレインの間に電圧を印加する例えば3V。ゲート電極40に電圧を印加しなければ、ソースとドレインの間に電流は流れない。SMUソースメジャーユニットを用いて、ゲート電極40に印加する電圧を変化させるたとえば、0~200V。ゲート電圧が低いときは、ソースとドレインの間に電流は流れないが、ゲート電圧がある値を超えると、チャネルが形成されソースとドレインの間に電流が流れ始める。さらにゲート電圧が高くなるとソースとドレインの間に流れる電流も増加する。電流値はSMUを用いて測定する。このようにI‐V特性を測定する。この時、微小な電流値例えば10nAを設定しておき、設定電流値を超えたときの印加電圧を動作閾値Vtとして取得する。位置ずれがない場合ΔX0、ゲート電極40に印加した電圧による電界がチャネルに効果的に及ぶ。一方、位置ずれが生じる場合、ゲート電極40に印加した電圧による電界がチャネルに均等に及ばないため、動作閾値が高くなる。位置ずれ量が大きくなるほど、動作閾値が高くなる。閾値測定を繰り返し、位置ずれ量と閾値との関係特性を取得する。図2においては、左右の2パターンを示したが、平面的な位置ずれをみるために前後を含めた4パターンを取得する。なお、電極幅Lm図1参照が小さくなるほど、位置ずれに対する閾値変化が大きくなり、位置ずれ量と閾値との関係特性がより明確になり、好ましい。~検査~本実施形態に係るテスト素子1を用いた検査方法の一例ついて説明する。検査対象である複数の半導体素子の製作と一緒にテスト素子1を製作する。たとえば、スクライブラインにテスト素子1を設けてもよい。図3を用いて説明したのと同様に、テスト素子1の動作閾値を測定する。予備テストで取得した位置ずれ量と閾値との関係特性を参照して、テスト素子1の動作閾値を評価する。テスト素子1の動作閾値が関係特性の最小値またはそれに近い値であれば、位置ずれはないと推測できる。テスト素子1の位置ずれがなければ、検査対象である半導体素子にも位置ずれはないと推測できる。すなわち、検査は合格である。テスト素子1の動作閾値が関係特性の最小値より許容できる範囲を超えて高い場合は、動作閾値に応じて位置ずれ量を推測できる。許容できる位置ずれ量を超える場合は、より詳細な検査をおこなう。~効果~本実施形態における検査方法では、テスト素子の電気的特性を取得し検査するものであり、SEM測定に比べ、簡単な測定で検査ができる。特に、多層構造の半導体素子においては、層を破壊したり、各層ごとに測定しなくてよい点で、さらなる効果が得られる。本実施形態におけるテスト素子は、マスクパターンを変えるだけで通常の半導体集積回路製造プロセスで製作することができ、特殊な半導体素子を用いる必要はない。したがって、集積回路の製造プロセスで本体の回路と同時に製作することができる。その結果、集積回路の製造と並行して、各半導体素子を検査することができる。~変形例~図4はテスト素子の変形例である。第1実施形態の絶縁膜35,36がない点、ゲート電極41が絶縁膜34に配置されている点で相違する。すなわち、ゲート電極41は、金属配線21,22と同じ層に設けられる。それ以外の構成や動作は同じであり、第1実施形態と同様な検査ができる。絶縁膜35,36がないことにより、テスト素子の製作プロセスがさらに簡単になり、テスト素子のさらなる小型化を図ることができる。また、生産工程における材料やプロセスの品質管理などには有効な方法である。その他、本実施形態においては、P型基板とN型拡散層を用いているが、N型基板とP型拡散層を用いてもよい。~その他の適用例~本実施形態の検査方法は、露光工程のフォトマスクの合わせずれ量を測定する際にも適用できる。<第2実施形態>~構成~本実施形態に用いるテスト素子は、第1実施形態で用いたテスト素子1図1参照と同じである。図5は、予備テスト素子第23の概念図である。予備テスト素子3の構成は、テスト素子1と同じである。ただし、予備テスト素子3においては、絶縁膜35の膜厚が異なっている。絶縁膜35の膜厚の異なる複数の予備テスト素子3を設計し、製作する。たとえば、テスト素子1の絶縁膜35の膜厚がd0とするとき、d0より薄い膜厚d-1,d-2,d-3の予備テスト素子と、d0より厚い膜厚d1,d2,d3の予備テスト素子と、膜厚d0の予備テスト素子を製作する。~予備テスト~半導体素子の検査に先立って、予備テスト素子3を用いた予備テストを行う。まず、各予備テスト素子3の閾値を測定する。閾値測定は図3を用いて説明したのと同様である。閾値は、ゲート膜厚Dに依存することが知られている。一般に、膜厚が厚くなるほど、閾値が高くなり、膜厚が薄くなるほど、閾値が低くなる。ゲート膜厚Dは、酸化膜31膜厚と保護膜33膜厚と絶縁膜34,35膜厚の和であり、図5において絶縁膜35膜厚が変化することにより、予備テスト素子3のゲート膜厚Dは変化する。閾値測定を繰り返し、ゲート膜厚Dと閾値との関係特性を取得する。図6は、ゲート膜厚Dと閾値との関係特性の一例を示す図である。~検査~本実施形態に係るテスト素子1を用いた検査方法の一例ついて説明する。検査対象である複数の半導体素子の製作と一緒にテスト素子1を製作し、テスト素子1の動作閾値を測定する。予備テストで取得したゲート膜厚と閾値との関係特性を参照して、テスト素子1の動作閾値を評価する。テスト素子1の動作閾値が関係特性の適正値例えば、170Vまたはそれに近い値であれば、テスト素子1の膜厚は適正たとえば、1.4μmと推測できる。テスト素子1の膜厚が適正であれば、検査対象である半導体素子の膜厚も適正であると推測できる。すなわち、検査は合格である。テスト素子1の動作閾値が関係特性の適正値範囲から外れる場合は、動作閾値に応じてゲート膜厚を推測できる。基準となるゲート膜厚範囲から外れる場合は、より詳細な検査をおこなう。~効果~本実施形態における検査方法も、簡単であり、第1実施形態と同様な効果が得られる。~変形例~図4に示すテスト素子を用いて検査を行ってもよい。なお、本発明は上記各実施形態に限定されず、本発明の技術思想の範囲内において、適宜変形できる。"