第1導電形の第1半導体層と、前記第1半導体層の上に設けられた第1導電形の第2半導体層と、前記第2半導体層の表面から前記第1半導体層にまで到達する第1トレンチ内に、絶縁膜を介して設けられた制御電極と、前記第2半導体層の表面から前記第1半導体層にまで到達し、前記第1トレンチに前記第2半導体層を挟んで隣接する第2トレンチ内に設けられたSixGe1-x、もしくは、SixGeyC1-x-yを含む第2導電形の第3半導体層と、前記第1半導体層に電気的に接続された第1主電極と、前記第3半導体層に接続された第2主電極と、前記第3半導体層の表面から内部にかけて設けられた第3トレンチ内に設けられ、前記第2主電極に接続されたコンタクト層と、を備え、前記第2半導体層の不純物濃度は、前記第1半導体層の不純物濃度よりも高く、前記第2半導体層は、前記第3半導体層と、前記絶縁膜と、の間の前記第1半導体層の表面に設けられ、前記第3半導体層の下端は、前記第1トレンチの下端よりも深い位置にあることを特徴とする半導体素子。第1導電形の第1半導体層と、前記第1半導体層の上に設けられた第1導電形の第2半導体層と、前記第2半導体層の表面から前記第1半導体層にまで到達する第1トレンチ内に、絶縁膜を介して設けられた制御電極と、前記第2半導体層の表面から前記第1半導体層にまで到達し、前記第1トレンチに前記第2半導体層を挟んで隣接する第2トレンチ内に設けられたSixGe1-x、もしくは、SixGeyC1-x-yを含む第2導電形の第3半導体層と、前記第1半導体層に電気的に接続された第1主電極と、前記第3半導体層に接続された第2主電極と、を備え、前記第2半導体層の不純物濃度は、前記第1半導体層の不純物濃度よりも高いことを特徴とする半導体素子。前記第3半導体層の表面から内部にかけて、第3トレンチがさらに設けられ、前記第3トレンチ内に、前記第2主電極に接続されたコンタクト層が設けられていることを特徴とする請求項2記載の半導体素子。前記第3半導体層の下端は、前記第2半導体層の下端よりも深い位置にあることを特徴とする請求項2または3に記載の半導体素子。前記第3半導体層の下端は、前記第1トレンチの下端よりも深い位置にあることを特徴とする請求項2~4のいずれか1つに記載の半導体素子。前記第1トレンチ内において、前記制御電極の下に、埋め込み電極がさらに設けられ、前記埋め込み電極は、前記第2主電極、もしくは、前記制御電極に電気的に接続されていることを特徴とする請求項2~5のいずれか1つに記載の半導体素子。前記第1半導体層内に、前記第3半導体層に接続された第2導電形の第4半導体層がさらに設けられていることを特徴とする請求項2~6のいずれか1つに記載の半導体素子。本発明が解決しようとする課題は、オン抵抗が低く、耐性の高い半導体素子を提供することである。実施形態の半導体素子は、第1導電形の第1半導体層と、前記第1半導体層の上に設けられた第1導電形の第2半導体層と、を備える。実施形態の半導体素子は、前記第2半導体層の表面から前記第1半導体層にまで到達する第1トレンチ内に、絶縁膜を介して設けられた制御電極と、前記第2半導体層の表面から前記第1半導体層にまで到達し、前記第1トレンチに前記第2半導体層を挟んで隣接する第2トレンチ内に設けられたSixGe1-x、もしくは、SixGeyC1-x-yを含む第2導電形の第3半導体層と、を備える。実施形態の半導体素子は、前記第1半導体層に電気的に接続された第1主電極と、前記第3半導体層に接続された第2主電極と、前記第3半導体層の表面から内部にかけて設けられた第3トレンチ内に設けられ、前記第2主電極に接続されたコンタクト層と、を備える。前記第2半導体層の不純物濃度は、前記第1半導体層の不純物濃度よりも高い。前記第2半導体層は、前記第3半導体層と、前記絶縁膜と、の間の前記第1半導体層の表面に設けられている。前記第3半導体層の下端は、前記第1トレンチの下端よりも深い位置にある。以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。第1実施形態図1は、第1実施形態に係る半導体素子の模式図であり、aは、平面模式図、bは、aのX-X’位置における断面模式図である。図1に示す半導体素子1Aは、上下電極構造を有するパワー半導体素子である。半導体素子1Aにおいては、n形のドレイン層10の上に、n-形のドリフト層第1半導体層11が設けられている。ドリフト層11の上には、n形のチャネル層第2半導体層12が設けられている。チャネル層12の不純物濃度は、ドリフト層11の不純物濃度よりも高い。半導体素子1Aにおいては、第1トレンチ20がチャネル層12の表面からドリフト層11に到達している。第1トレンチ20内には、ゲート絶縁膜絶縁膜21を介して、ゲート電極制御電極22が設けられている。半導体素子1Aにおいては、第2トレンチ30がチャネル層12の表面からドリフト層11に到達している。第2トレンチ30は、第1トレンチ20にチャネル層12を挟んで隣接している。第2トレンチ30内には、SixGe1-x、もしくは、SixGeyC1-x-yを含むp形のSiGe含有層第3半導体層31が設けられている0≦x<1、0≦y<1、x>y。SiGe含有層31は、チャネル層12に隣接している。SiGe含有層31の下面とチャネル層12の下面とは、面一になっている。すなわち、第1トレンチ20以外の部分のドリフト層11の表面は平坦であり、ドリフト層11の表面に、SiGe含有層31と、チャネル層12と、が設けられている。換言すれば、チャネル層12は、SiGe含有層31と、ゲート絶縁膜21と、の間のドリフト層11の表面に設けられている。ドレイン層10には、ドレイン電極第1主電極50が接続されている。従って、ドレイン電極50は、ドリフト層11に電気的に接続されている。SiGe含有層31には、ソース電極第2主電極51が接続されてる。ソース電極51と、ゲート電極22、チャネル層12、およびSiGe含有層31の一部と、の間には、層間絶縁膜60が設けられている。ドレイン層10、ドリフト層11、チャネル層12の主成分は、例えば、シリコンSiである。ゲート絶縁膜21の材質は、例えば、酸化シリコンSiO2である。ゲート電極22の材質は、例えば、ポリシリコンpoly-Siである。ドレイン電極50の材質は、例えば、ニッケルNiである。ソース電極51の材質は、例えば、アルミニウムAlである。実施形態では、n形、n-形、n形を第1導電形、p形を第2導電形と称してもよい。半導体素子1Aの動作について説明する。図2は、半導体素子のバンド構造を説明するための図である。図2には、SiGe含有層31、チャネル層12、ゲート絶縁膜21、およびゲート電極22のそれぞれのバンド構造が示されている。図2aには、ゲート電極22が0Vのときの状態が示され、図2bには、ゲート電極22が閾値電圧Vであるときの状態が示されている。図2aは、半導体素子1Aのオフ状態、図2bは、半導体素子1Aのオン状態である。ソース電極51とドレイン電極50との間には、ドレイン電極50側が正電位となる電圧が印加されている。ゲート電極22に閾値電圧Vを印加することで、SiGe含有層31と、チャネル層12との間に逆方向電圧が印加される。例えば、チャネル層12の電位に対し、SiGe含有層31の電位は、正になる。これにより、図2bでは、図2aに比べて空乏層の厚みが小さくなり、SiGe含有層31と、チャネル層12との接合界面において、バンド間トンネル電流が発生する。すなわち、SiGe含有層31からチャネル層12側に電子電流が流れる。電子電流は、ドリフト層11内を流れ、ドレイン層10に到達する。従来の上下電極構造のMOSFET素子では、ベース層ボディ層に反転チャネルを形成して、素子をオン状態にするのが一般的である。しかし、半導体素子1Aでは、バンド間トンネル電流をゲート電極22の電位によって制御して、素子をオン状態にしたり、オフ状態にしたりする。半導体素子1Aでは、SiGe含有層31とチャネル層12との接合界面と、ゲート電極22と、が互いに対向している。従って、バンド間トンネル電流は、ソース電極51とドレイン電極50とが対向する方向に対して、略垂直に流れる。これにより、バンド間トンネル電流は、ソース電極51とドレイン電極50との間に印加されている電圧ソースドレイン間電圧の影響を受け難くなる。半導体素子1Aでは、バンド間トンネル電流を発生させる接合界面とゲート電極22とを対向させた結果、ゲート電極22の電圧による変調を効率よくSiGe含有層31とチャネル層12との接合界面に伝えることができる。その結果、半導体素子1Aにおいては、短チャネル効果が抑制される。さらに、ゲート電圧によって精度よく、半導体素子1Aのオンオフ動作を制御することができる。また、半導体素子1Aでは、SiGe含有層31がチャネル層12に隣接している。チャネル層12の主成分がSiのとき、SiGe含有層31とSi層との格子定数の違いから、チャネル層12には応力が加わる。これにより、チャネル層12内のキャリアの移動度が増加する。従って、半導体素子1Aのチャネル層12の抵抗は、より低抵抗になる。その結果、半導体素子1Aのオン抵抗は、より低減する。また、従来のMOSFETでは、ソース電極51とドレイン層10との間に、n形のソース層、p形のベース層ボディ層が設けられるが、半導体素子1Aには、n形のソース層、p形のベース層ボディ層が設けられていない。このため、半導体素子1Aには、npn型の寄生バイポーラトランジスタが存在しなくなる。これにより、半導体素子1Aでは、寄生バイポーラトランジスタが動作しなくなる。これにより、半導体素子1Aでは、高アバランシェ耐量が実現する。また、SiGe含有層31と、ドリフト層11もしくはチャネル層12と、の接合はヘテロ接合である。SiGe含有層のバンドギャップは、Si層のバンドギャップよりも狭い。このため、SiGe含有層31と、ドリフト層11もしくはチャネル層12と、においては、価電子帯側でバンド不連続が起きる。この価電子帯のバンド不連続により、SiGe含有層31からドリフト層11もしくはチャネル層12へのホール正孔注入が抑制される。これにより、半導体素子1Aでは、内蔵ダイオード例えば、p形SiGe含有層31/n-形ドリフト層11を動作させた場合、余分なホール注入が抑制されて、逆回復時のチャージが小さくなる。その結果、半導体素子1Aでは、リカバリー損失が低減する。さらに、半導体素子1Aでは、アバランシェ降伏によって、トレンチ20の下端近傍でホールが発生したとしても、図1bの矢印で示すごとく、ホールhは、効率よくSiGe含有層31を介して、ソース電極51へ排出される。半導体素子1Aの製造過程について説明する。図3および図4は、半導体素子の製造過程を説明するための断面模式図である。図3aに示すように、下層からドレイン層10/ドリフト層11/チャネル層12が積層された半導体積層体を形成する。ドレイン層10とドリフト層11とは、例えば、エピタキシャル成長によって形成される。チャネル層12は、例えば、エピタキシャル成長、もしくは、イオン注入によって形成される。続いて、チャネル層12の表面に選択的に開口されたマスク部材90を形成する。マスク部材90の材質は、例えば、酸化シリコンSiO2である。次に、図3bに示すように、マスク部材90から表出されたチャネル層12を、例えば、RIEReactiveIonEtchingによりエッチングする。これにより、第2トレンチ30が形成される。次に、図3cに示すように、第2トレンチ30内に、例えば、エピタキシャル成長によって、SiGe含有層31を形成する。この後、マスク部材90を除去する。次に、図4aに示すように、チャネル層12上およびSiGe含有層31上に、選択的に開口されたマスク部材91を形成する。マスク部材91の材質は、例えば、酸化シリコンSiO2である。次に、図4bに示すように、マスク部材91から表出されたチャネル層12を、例えば、RIEReactiveIonEtchingによりエッチングする。これにより、第1トレンチ20が形成される。次に、図4cに示すように、第1トレンチ20に、熱酸化によって、ゲート絶縁膜21を形成する。さらに、ゲート絶縁膜21上に、CVDChemicalVaporDepositionによって、ゲート電極22を形成する。この後、図1に示すように、層間絶縁膜60、ドレイン電極50、およびソース電極51を形成する。これにより、半導体素子1Aが形成される。第1実施形態の第1変形例図5は、第1実施形態の第1変形例に係る半導体素子の断面模式図である。図5に示す半導体素子1Bの基本構造は、半導体素子1Aと同じである。但し、半導体素子1Bにおいては、SiGe含有層31の表面から内部にかけて、第3トレンチ34がさらに設けられている。第3トレンチ34内には、第2主電極に接続されたコンタクト層35が設けられている。コンタクト層35は、ソース電極51の一部であってもよい。このようなトレンチ状のコンタクト層35をSiGe含有層31内に設けることにより、半導体素子1Bにおいては、SiGe含有層31とソース電極51とのコンタクト抵抗が半導体素子1Aに比べさらに低減する。第1実施形態の第2変形例図6は、第1実施形態の第2変形例に係る半導体素子の断面模式図である。図6に示す半導体素子1Cの基本構造は、半導体素子1Aと同じである。但し、半導体素子1Cにおいては、SiGe含有層31の下端31bがチャネル層12の下端12bよりも深い位置にある。SiGe含有層31の底面とドレイン層10の表面との間の距離は、チャネル層12の底面とドレイン層10の表面との間の距離よりも短い。SiGe含有層31がドリフト層11の表面から内部に挿入されると、ドリフト層11の一部にも応力が加わる。これは、ドリフト層11の主成分がSiのとき、SiGe含有層31とSi層との格子定数が異なるからである。これにより、ドリフト層11内のキャリアの移動度が増加する。従って、半導体素子1Cのドリフト層11の抵抗は、半導体素子1A、1Bのドリフト層11の抵抗よりも低くなる。その結果、半導体素子1Cのオン抵抗は、半導体素子1A、1Bのオン抵抗に比べ、さらに低くなる。また、半導体素子1Cにおいては、SiGe含有層31の下端31bがチャネル層12の下端12bよりも深い位置にある。これにより、半導体素子1Cにおいては、電界集中がトレンチ20の下端20bと、SiGe含有層31の下端31bと、に分散される。その結果、半導体素子1Cは、半導体素子1A、1Bに比べより耐圧が高くなる。また、半導体素子1Cにおいては、SiGe含有層31の下端31bがチャネル層12の下端12bよりも深い位置にあるので、ホール排出抵抗が低減する。従って、半導体素子1Cにおいては、ホールhは、半導体素子1A、1Bに比べてSiGe含有層31を介してソース電極51に放出され易くなる。その結果、半導体素子1Cのアバランシェ耐量は、半導体素子1A、1Bに比べより高くなる。第1実施形態の第3変形例図7は、第1実施形態の第3変形例に係る半導体素子の断面模式図である。図7に示す半導体素子1Dでは、SiGe含有層31の下端31bが半導体素子1Cよりもさらに深い位置にある。例えば、半導体素子1Dにおいては、SiGe含有層31の下端31bが第1トレンチ20の下端20bよりも深い位置にある。SiGe含有層31の底面とドレイン層10の表面との間の距離は、第1トレンチ20の底面とドレイン層10の表面との間の距離よりも短い。このように、第1トレンチ20の底部よりも、さらに深い位置にまでSiGe含有層31が形成されると、電界集中が第1トレンチ20の下端20bと、SiGe含有層31の下端31bと、に分散される。これにより、例えば、ホットキャリアのゲート絶縁膜21への注入が抑制されて、ゲート信頼性が向上する。さらに、アバランシェ降伏が起きる箇所がSiGe含有層31の下端近傍になるので、ホールをSiGe含有層31を介して効率よくソース電極51に放出することができる。すなわち、半導体素子1Dのアバランシェ耐量は、半導体素子1Cに比べより高くなる。また、半導体素子1Dでは、SiGe含有層31とドリフト層11との接触面積が半導体素子1Cに比べさらに増加している。このため、半導体素子1Dのドリフト層11は、さらに応力を受ける。その結果、半導体素子1Dのドリフト層11の移動度は、半導体素子1Cに比べさらに増加する。すなわち、半導体素子1Dのオン抵抗は、半導体素子1Cのオン抵抗に比べさらに低減する。第2実施形態図8は、第2実施形態に係る半導体素子の断面模式図である。図8に示す半導体素子2の基本構造は、半導体素子1Bと同じである。但し、半導体素子2においては、第1トレンチ20内において、ゲート電極22の下に、絶縁膜24を介して埋め込み電極25がさらに設けられている。埋め込み電極25は、ソース電極51、もしくは、ゲート電極22に電気的に接続されている。埋め込み電極25の材質は、例えば、ポリシリコンである。埋め込み電極25は、いわゆるフィールドプレート電極として機能する。これにより、半導体素子2においては、ゲート絶縁膜21を介してドリフト層11が空乏化し易くなる。このため、半導体素子2のドリフト層11の不純物濃度は、半導体素子1Bのドリフト層11の不純物濃度よりも高く設定できる。これにより、半導体素子2のオン抵抗は、半導体素子1Bのオン抵抗よりもより低くなる。また、半導体素子2においても、SiGe含有層31が設けられているので、チャネル層12が低抵抗になり、さらに、高アバランシェ耐量、低リカバリー損失が実現する。第3実施形態図9は、第3実施形態に係る半導体素子の断面模式図である。図9に示す半導体素子3においては、半導体素子1Bの構造に加え、ドリフト層11内に、SiGe含有層31に接続されたp形のピラー層第4半導体層15がさらに設けられている。ピラー層15の主成分は、例えば、シリコンSiである。ピラー層15が設けられた結果、ドリフト層11もピラー状になり、半導体素子3は、ドレイン層10の上に、ドリフト層11とピラー層15とが交互に配列されたスーパージャンクション構造を有している。ドリフト層11中に、SiGe含有層31に接続されたピラー層15が埋め込まれたことにより、ピラー層15からドリフト層11へ空乏層が伸び、ドリフト層11が空乏化し易くなる。このため、半導体素子3のドリフト層11の不純物濃度は、半導体素子1Bのドリフト層11の不純物濃度よりも高く設定できる。これにより、半導体素子3のオン抵抗は、半導体素子1Bのオン抵抗よりもより低くなる。また、半導体素子3においても、SiGe含有層31が設けられているので、チャネル層12が低抵抗になり、さらに、高アバランシェ耐量、低リカバリー損失が実現する。実施形態では、第1導電形をn形、第2導電形をp形として説明をしたが、第1導電形をp形、第2導電形をn形としても実施可能である。また、実施形態では、終端構造は示さなかったが、終端構造に限定されることはなく、リサーフやフィールドプレート、ガードリングなどいずれの構造を用いても実施可能である。また、実施形態では、スーパージャンクション構造の形成プロセスに関しては、イオン注入と埋め込み結晶成長を繰り返すプロセスや加速電圧を変化させるプロセスなどのいずれのプロセスを用いても実施可能である。以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても実施形態の範囲に属するものと了解される。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。