データを記憶するように構成された複数のビットセルを備えるデータアレイと、前記データアレイ内の対応する位置に記憶された前記データのインデックスを記憶するように構成されており、前記データアレイの前記対応する位置でのエラーを示す修復情報を記憶するように構成されたタグアレイと、を備える、キャッシュ。前記タグアレイに記憶された前記修復情報を受信するように構成されたコントローラをさらに備え、前記コントローラは、前記修復情報に基づいて、前記データアレイにおけるビットセルを訂正するようにさらに構成されている、請求項1に記載のキャッシュ。前記修復情報は、前記対応する位置における前記エラーの位置に基づいて符号化されている、請求項2に記載のキャッシュ。前記データアレイは、第2の複数のビットセルを備える冗長列を有するように構成されている、請求項1に記載のキャッシュ。前記データアレイ内の少なくとも2つのビットセルからの入力を受信するように構成された複数のマルチプレクサであって、前記複数のマルチプレクサのうち少なくとも1つは、前記冗長列におけるビットセルからの入力を受信するように構成されている、複数のマルチプレクサと、前記修復情報に基づいて、前記複数のマルチプレクサの出力を選択するように構成されたコントローラと、をさらに備える、請求項4に記載のキャッシュ。前記修復情報は、ビットセルエラーが存在する前記データアレイ内の前記対応する位置の領域を示す、請求項1に記載のキャッシュ。前記キャッシュは、前記修復情報を判断し、前記修復情報を前記タグアレイに記憶するために、起動時にビルトインテストを実施するように構成されている、請求項1に記載のキャッシュ。データを記憶するように構成された複数のビットセルを備える第1のメモリと、前記第1のメモリ内の対応する位置でのビットセルエラーを示す修復情報を記憶するように構成された第2のメモリと、を備える、メモリシステム。前記第2のメモリに記憶された前記修復情報を受信するように構成されたコントローラをさらに備え、前記コントローラは、前記修復情報に基づいて、前記第1のメモリ内のビットセルを訂正するようにさらに構成されている、請求項8に記載のメモリシステム。前記修復情報は、前記対応する位置における前記エラーの位置に基づいて符号化されている、請求項8に記載のメモリシステム。前記第1のメモリは、第2の複数のビットセルを備える冗長領域を有するように構成されている、請求項8に記載のメモリシステム。前記第1のメモリ内の少なくとも2つのビットセルからの入力を受信するように構成された複数のマルチプレクサであって、前記複数のマルチプレクサのうち少なくとも1つは、前記冗長領域におけるビットセルからの入力を受信するように構成されている、複数のマルチプレクサと、前記修復情報に基づいて、前記複数のマルチプレクサの出力を選択するように構成されたコントローラと、をさらに備える、請求項11に記載のメモリシステム。前記修復情報は、前記ビットセルエラーが存在する前記第1のメモリ内の前記対応する位置の領域を示す、請求項8に記載のメモリシステム。前記第1のメモリは、前記修復情報を判断し、前記修復情報を前記第2のメモリに記憶するために、起動時にビルトインテストを実施するように構成されている、請求項8に記載のメモリシステム。キャッシュ内のタグアレイから、前記キャッシュのデータアレイ内のビットセルの位置に対応する修復情報を取り出すステップと、エラーが前記ビットセルと関連付けられているということを前記修復情報が示す場合に、前記データアレイ内の前記ビットセルを訂正するステップと、を含む、方法。前記データアレイ内の前記ビットセルに対応する修復情報を、前記タグアレイに記憶するステップをさらに含む、請求項15に記載の方法。前記記憶するステップは、前記データアレイ内の前記ビットセルのうちどのビットセルが、対応するエラーを有しているか判断するために、起動時ビルトインテストを使用するステップをさらに含む、請求項16に記載の方法。前記修復情報は符号化されており、前記取り出すステップは、前記修復情報を復号化するステップをさらに含む、請求項15に記載の方法。前記データアレイは、複数のビットセルを備える冗長領域を有するように構成されている、請求項15に記載の方法。前記訂正するステップは、前記データアレイ内の対応するワードが、前記エラーを含むビットセルを有する場合に、読み取りまたは書き込み要求を、前記データアレイ内の前記冗長領域における前記対応するワードにシフトするステップをさらに含む、請求項19に記載の方法。以下の実施形態の詳細な説明は単に例示的なものに過ぎず、本発明または本発明の適用および使用を限定することは意図されない。さらに、前述の背景技術または以下の詳細な説明において提示されるいかなる理論にも拘束される意図は存在しない。図1は、第1のメモリ110と、第2のメモリ120と、コントローラ130と、インターフェース140とを含む、例示的なメモリシステム100を示す図である。第1のメモリ110および第2のメモリは、当該技術分野において既知の任意のタイプのメモリアーキテクチャに基づき得る。例えば、第1のメモリおよび第2のメモリは、プロセッサ内に存在するキャッシュとすることができるし、スタンドアロン型メモリ即ち、キャッシュの一部ではないとすることができる。第1のメモリ110は、上述したように、より小さいビットセルを用いる、高容量で低電圧のメモリであってもよい。第1のメモリは、ランダムな単一ビットドーピングエラーを生じやすい一方で、大量のデータを小さい空間に記憶することが可能であるという利点を有しており、データを保持するためにより少ない電圧を使用する。第2のメモリ120は、好ましくは、ランダムなドーピングエラーがより生じにくいメモリである。第2のメモリ120は、修復情報および/または第1のメモリ110に対応するビットセルエラーの位置を記憶する。修復情報は、第1のメモリ110内の単一ビットエラーの位置および/または対応するエラーを修復するための命令を含むことができる。コントローラ130およびインターフェース140は、以下でさらに詳細に述べられるように、第1のメモリ110および第2のメモリ120を管理し、第2のメモリ120に記憶された修復情報によって動作する。一実施形態において、第1のメモリ110は、例えば、キャッシュ内のデータアレイであってもよい。キャッシュは、コンピュータ処理ユニットCPUキャッシュ、グラフィカル処理ユニットGPUキャッシュ、ディスクキャッシュ例えば、ハードドライブキャッシュ、ウェブキャッシュまたは当該技術分野において既知である任意の他のタイプのキャッシュであってもよい。キャッシュ内に記憶されるデータは、先に算出されている値、または他の場所に記憶される元データの複製である場合がある。要求されたデータがキャッシュに含まれているキャッシュヒットとも呼ばれる場合には、この要求は、当該キャッシュを単に読み取ることによって果たすことができ、これは、従来のメモリからデータを要求する場合やデータを再計算する場合と比較して速い。図1に示される各ブロック例えば、ブロック112等は、第1のメモリ110における単一ビットを表す。第1のメモリ110は、ライン例えば、行114または当該ラインの事前定義された部分であるワードによって、アドレスすることができる。第1のメモリ110の各ラインは、例えば、512ビットまたは1024ビット幅であってもよいが、他のライン幅を有するメモリを用いることができる。第1のメモリは、当該技術分野において既知のいかなる態様においても、バス図示省略を介してアクセスされ得る。一部のシステムにおいて、第1のメモリ110にアクセスするバスの幅は、第1のメモリ110のラインの長さよりも少ないビットを有し得る。例えば、バス幅は、128ビット幅であってもよいが、他のバス幅を用いることができる。したがって、第1のメモリ110は、ラインおよび当該ラインの個別の部分例えば、128ビット部分以降、ワードと称されるに基づいて、アドレスされ得る。第1のメモリ110は、上述したように、単一ビットエラーを生じやすいおそれがある。図1に示されるように、グレーアウトされたブロック例えば、ブロック118は、ランダムなドーピングエラーを生じやすいビットを表す。第2のメモリ120は、第1のメモリ110における単一ビットエラーに対応する修復情報を記憶する。第2のメモリは、好ましくは、単一ビットエラーをより生じにくいタイプのメモリである。第2のメモリ120は、第1のメモリ110の一部とすることができるし、別個のメモリとすることができる。第2のメモリ120が第1のメモリ110と同じメモリの一部である場合には、第2のメモリ120は、ランダムなドーピングエラーに対してより抵抗性を有するように、より大きなビットセルを使用する、および/またはより大きなアクセス電圧を有するように設計することができる。一実施形態において、例えば、第2のメモリ120は、キャッシュのタグアレイであってもよい。タグアレイは、典型的に、キャッシュのデータアレイに記憶されるデータの同一性を記憶するために用いられる。例えば、キャッシュが、別のメモリにも記憶されるデータを記憶している場合には、タグは、別のメモリにおけるデータの位置と、キャッシュ内に記憶されるデータの位置とを記憶することができる。例えば、キャッシュがCPUキャッシュである場合には、プロセッサは、キャッシュからプロセッサへバスを介してデータが転送されることを要求する前に、キャッシュのデータアレイ内のデータの位置を見つけるために、最初にタグアレイにアクセスする。修復情報を記憶するためにタグアレイを使用する1つの利点は、例えば、キャッシュコントローラ例えば、CPU、GPU等が、キャッシュのデータアレイ内の要求されているデータを見つけるために、既にタグアレイにアクセスしているということである。したがって、本実施形態では、修復情報を取り出すのに必要な追加の時間が僅かで済む。一実施形態において、タグアレイにおいて使用されるビットセルは、キャッシュのデータアレイにおいて使用されるビットセルより大きくてもよい。より大きなビットセルが使用される場合には、ビットセルは、ランダムなドーピングエラーがより生じ難くなる。さらに、タグアレイに記憶されるデータを変更するために使用される電圧は、データアレイに記憶されるデータを変更するために使用される電圧より高くてもよい。タグアレイ即ち、第2のメモリ120に記憶されたデータを変更するためにより大きな電圧が使用される場合には、当該電圧は、ビットセルに生じる可能性のあるランダムなドーピング効果の何れをも克服する可能性がより高くなる。別の実施形態において、第2のメモリ120は、静的ランダムアクセスメモリSRAMであってもよい。SRAMは、半導体メモリの一種である。ここで、静的という言葉は、SRAMが、動的RAMDRAMとは異なり、各ビットを記憶するために双安定ラッチ回路を使用するので、定期的にリフレッシュされる必要がないということを示す。SRAMは、データ残留磁気を示すが、メモリが給電されない場合にはデータが最終的に喪失されるという従来の意味において、依然として揮発性である。さらに別の実施形態において、第2のメモリ120は、第1のメモリ110の一部であってもよい。例えば、第1のメモリ110がキャッシュ内のデータアレイである場合には、データアレイの一部即ち、第2のメモリ120は、修復情報を記憶するために使用され得る。他の実施形態において、第2のメモリ120は、一連のフリップフロップ、フィールドプログラマブルゲートアレイFPGA、例えば同期RAMSRAMなどのランダムアクセスメモリRAM、ヒューズ、EEPROM、eDRAMまたはデータを記憶することの可能な任意の他のタイプの論理回路であってもよい。上述したように、第2のメモリ120は、修復情報を記憶する。記憶された修復情報のサイズおよびタイプは、実施形態に依存して変更することができる。例えば、位置は、複数のライン2、3、4、...、n、n1、...、単一のライン、ラインの一部、またはエラーが位置する第1のメモリ110のライン内の単一ビットによって示されてもよい。他の実施形態において、ビットセルエラーをシフトまたは訂正するための命令が記憶され得る。一実施形態において、第2のメモリは、エラーの位置を定義するための符号化スキームを記憶することができる。例えば、第1のメモリが、128ビットワードとともに512ビット幅のラインを用いる即ち、ラインが4つのワードを有する場合には、第2のメモリは、ライン内のどのワードがエラービットを含んでいるかを示すために、2ビットの符号化スキームを使用し得る。1つの例示的な符号化スキームにおいて、01は、第1のワードにおけるエラーを示すことができ、10は、第2のワードにおけるエラーを示すことができ、11は、第3のワードにおけるエラーを示すことができ、00は、第4のワードにおけるエラーを示すことができる。当業者は、異なる符号化スキームを使用可能であるということを認識するであろう。さらに、符号化スキームは、エラーの位置がどのように第2のメモリ120に描出されるか例えば、複数のライン、単一のライン、ワード、ビット等によって描出されるかと、第1のメモリ110のサイズとに依存する。コントローラ130は、第1のメモリ110内のデータにアクセスし、当該データを記憶し、または当該データを消去するための要求を受信した場合に、記憶された情報を第2のメモリ120から取り出す、または受信することができる。一実施形態において、第2のメモリ120に記憶される情報は、ビルトインテストを用いて、起動時に生成することができる。コントローラ130は、所定の、またはランダムな一連のビットを第1のメモリ110に記憶することを試行することができる。次いで、コントローラ130は、それぞれのビットの状態を読み取り、読み取った状態と予想した状態とを比較することができる。ビルトインテストの結果に基づいて、コントローラは、修復情報を第2のメモリ120に記憶することができる。別の実施形態において、第2のメモリ120に記憶される情報は、すぐさま生成することができる。コントローラが第1のメモリ110にアクセスしている間にエラーが生じた場合には、コントローラ130は、エラーの位置を第2のメモリに記憶することができる。したがって、エラービットが位置する場所にアクセスするためのその後の要求の間、システムは、エラーの訂正に対するペナルティには見舞われないであろう。さらに別の実施形態において、第2のメモリ120が非揮発性メモリである場合には、第2のメモリ120に記憶される修復情報が、一度、事前プログラムまたは作成され、その後参照されてもよい。例えば、第1のメモリ110は、上述したように、ビルトインテストに供され得る。しかしながら、結果は、メモリシステム100が起動されるごとに試験を繰り返して記憶されるよりもむしろ、デバイスが電力を喪失した後でさえも修復情報を保持する非揮発性メモリに記憶され得る。第2のメモリ120に情報を記憶するための方法の任意の組み合わせもまた、使用することができる。コントローラ130およびインターフェース140は、不良なビットセルを訂正する、またはシフトアウトするために使用することができる。1つの例示的な実施形態において、第1のメモリ110は、ワード長冗長列を含んでもよいが、任意の数の冗長列を使用してもよい。例えば、図1に示されるように、最後の4列150即ち、例示的な実施形態における各行内の最後のワードは、冗長ビットに対して指定される。本実施形態において、第1のメモリ110の長さが4ワードである場合には、最初の3ワードがデータを記憶するために使用され、第4のワードがエラー訂正をサポートするために使用される。図1は、各ラインの第4のワードが、修復ビットに対して指定されているものとして図示しているが、ワード長列の何れもこの目的のために使用され得る。一実施形態において、インターフェース140は、一連のマルチプレクサを含むことができる。コントローラは、第2のメモリ120に記憶された情報に基づいて、以下でさらに詳細に述べられるように、マルチプレクサを使用して、第1のメモリ110から読み出されまたは書き込まれるデータを、訂正またはシフトすることができる。他の実施形態において、第1のメモリ110の単一の列、行、ワードまたは任意の他の描出が、冗長ビットに対して指定されてもよい。当業者は、冗長ビットセルがどこに位置していのかに基づいて、インターフェース140が修正され得るということを認識するであろう。図2は、例示的なキャッシュ200を図示しており、データアレイ210およびタグアレイ220を含む。データアレイ210およびタグアレイ220における各ブロック例えば、ブロック212、ブロック222等は、それぞれのアレイにおける単一ビットを表す。上述したように、キャッシュ200は、ライン例えば、行214またはワードによってアドレスすることができる。キャッシュの各ラインは、例えば、512ビットまたは1024ビット幅であってもよいが、他のバス幅を有するキャッシュを使用してもよい。キャッシュ200は、当該技術分野において既知のいかなる態様においても、バス図示省略を介してアクセスすることができる。図2に示されるキャッシュ200において、各ラインは、簡略化のため、4ビットのワードを有する16ビット幅であるように示されている。図2に示される実施形態において、各ラインの最後のワード230におけるビットセルは、冗長ワードであるように構成されている。上述したように、データアレイ210のワードの長さ領域の何れもが、冗長セルに対して指定され得る。さらに、他の冗長ビットセル構成が使用され得る。例えば、単一の列は、冗長ビットセルに対して指定され得る。他の実施形態において、複数の列、単一のラインまたは複数のラインが使用され得る。別の実施形態において、第3のメモリデバイスが、冗長ビットセルに対して使用され得る。冗長ビットセル用の領域は、データアレイ210の単一ビットエラーの密度に基づいて、選択することができる。図2に示されるタグアレイ220は、2ビット長のラインを有するように示されているに過ぎないが、各ラインの長さは、第2のメモリにどのような修復情報が記憶されており、且つ、第2のメモリにどのような他の情報が記憶されているかに依存する。上述したように、タグアレイは、データアレイに記憶されるデータのインデックスを記憶する。また、タグアレイは、コヒーレンス情報即ち、MESIビット、または他の雑多な情報を記憶することができる。キャッシュは、復号器240と、列MUXとして構成される一連のマルチプレクサMUX242~248とをさらに含む。一実施形態において、例えば、MUX242~248は、より良好なアスペクト比をアレイに与えるために使用することができる。また、列MUX242~248は、一組のセンス増幅器および書き込み回路が、複数のビットセル間で共有されることを可能にし得る。この例示的な実施形態において、MUX250は、入力として、第1のワードおよび第2のワードを受信する。MUX252は、入力として、第2のワードおよび第3のワードを受信する。MUX254は、入力として、第3のワードおよび第4のワードを受信する。復号器240は、符号化スキームに基づいて、どの入力がMUX250~254から選択されるかを選択する。表1は、図2に示される例示的な符号化/復号化スキームを示している。表1における入力は、タグアレイ220に記憶されるデータに対応する。表1における出力は、それぞれMUX250、252および254に対する入力制御に対応する。図3は、図2に示されるキャッシュ200を制御するための例示的な方法300を示す図である。キャッシュ200は、最初に、データアレイ210に対応する読み取り要求を受信するステップ310。次いで、コントローラ即ち、CPU、GPU等は、データアレイ210内のデータを見つけ、読み取り要求に影響を及ぼし得る何れの修復情報を取り出すために、タグアレイ220にアクセスするステップ320。上述したように、修復情報は、例えば、表1に示される符号化スキームを使用して、符号化することができる。次いで、コントローラは、修復情報を復号化し、復号化された修復情報に基づいて、データ要求を既知の良好なセルにルーティングすることによって、データアレイ内のエラーを訂正するステップ330。例えば、ライン214内のデータに対する読み取り要求を受信した場合にはステップ310、プロセッサは、タグアレイ220内の行224内のデータ図示省略のインデックスに基づいて、ライン214を見つけ得る。また、プロセッサは、タグアレイの列224にアクセスする間、タグアレイ内に位置する修復情報を読み取るステップ320。図2に示される例示的な実施形態において、修復情報は、符号化されたビット配列01であり、これは、ライン214の第1のワード内にエラーを有するビットセルが存在するということを示す。次いで、プロセッサは、修復情報を復号化し、どのようにエラーを訂正するかを判断するステップ330。本例において、プロセッサは、MUX250、252および254を用いて、データアレイ210のライン214内の第2、第3および第4のワード即ち、冗長ワードからデータを読み出し、ライン214の第1のワードにおけるビットセルエラーを訂正する。少なくとも1つの例示的な実施形態を、前述の詳細な説明において提示してきたが、数多くの改変が存在するということが理解されるべきである。例示的な実施形態1つまたは複数は例に過ぎず、実施形態の範囲、適用可能性または構成を如何ようにも制限することは意図されないということもまた、理解されるべきである。むしろ、前述の詳細な説明は、当業者に、例示的な実施形態を実装するための好都合な指針を提供するであろう。添付の請求項に記載されるような本発明の範囲から逸脱することなく、例示的な実施形態において説明される要素の機能および配設において、種々の変更が行われるということが理解される。