基板と、前記基板の上に設けられた第1の窒化物半導体層と、前記第1の窒化物半導体層の上に設けられ、前記第1の窒化物半導体層よりもバンドギャップエネルギーが大きく、動作時には前記第1の窒化物半導体層との界面に2次元電子ガスを生じさせる第2の窒化物半導体層と、前記第2の窒化物半導体層の上に設けられたp型の第3の窒化物半導体層と、前記第3の窒化物半導体層の上に設けられたゲート電極と、前記第2の窒化物半導体の上であって、平面的に見て前記ゲート電極の両側方に設けられたソース電極及びドレイン電極と、前記第2の窒化物半導体層から前記基板にまで達して形成されたバイアホールと、前記バイアホールの底部に設けられたバイアホールメタルと、前記バイアホールメタルと前記ソース電極とを接続する配線メタルとを備えた電界効果トランジスタ。前記第2の窒化物半導体層はアンドープ層であることを特徴とする請求項1に記載の電界効果トランジスタ。前記ゲート電極は、オーミック電極であることを特徴とする請求項1に記載の電界効果トランジスタ。ノーマリオフ型であることを特徴とする請求項1に記載の電界効果トランジスタ。前記第3の窒化物半導体層を設けない場合に前記第1の窒化物半導体層と前記第2の窒化物半導体層との界面に生じる2次元電子ガスの電子数よりも前記第3の窒化物半導体層に含まれる正孔数の方が多いことを特徴とする請求項4に記載の電界効果トランジスタ。前記第3の窒化物半導体層と前記ゲート電極との間に設けられ、前記第3の窒化物半導体層の他の部分よりも高濃度のp型不純物を含む第4の窒化物半導体層をさらに備えており、前記ゲート電極は前記第4の窒化物半導体層とオーミック接合していることを特徴とする請求項1に記載の電界効果トランジスタ。前記第2の窒化物半導体層のうち、前記ゲート電極の直下に位置する部分の膜厚は、前記ソース電極及び前記ドレイン電極の直下に位置する部分の膜厚よりも大きく、前記ソース電極及び前記ドレイン電極は、共に前記第2の窒化物半導体層の上に設けられていることを特徴とする請求項1に記載の電界効果トランジスタ。前記第1の窒化物半導体はGaNで構成されており、前記第2の窒化物半導体層はAlxGa1-xN0<x≦1で構成されており、前記第3の窒化物半導体層はAlyGa1-yN0≦y≦1で構成されていることを特徴とする請求項1に記載の電界効果トランジスタ。前記第3の窒化物半導体層のAl組成比yは、下方に向かうにつれて傾斜的に大きくなることを特徴とする請求項8に記載の電界効果トランジスタ。前記第1の窒化物半導体層及び前記第2の窒化物半導体層のうち前記ソース電極及び前記ドレイン電極の直下に位置する領域には、n型不純物が導入された第1のn型領域が形成されており、前記第1のn型領域は前記ソース電極または前記ドレイン領域と接していることを特徴とする請求項1に記載の電界効果トランジスタ。前記第1の窒化物半導体層及び前記第2の窒化物半導体層のうち、前記ドレイン電極の下に形成された前記第1のn型領域と前記ゲート電極の直下方に位置する領域との間には、前記第1のn型領域よりも低濃度でn型不純物を含む第2のn型領域が形成されていることを特徴とする請求項10に記載の電界効果トランジスタ。前記第1の窒化物半導体層のうち前記第2の窒化物半導体層との界面部分にはn型不純物が導入されていることを特徴とする請求項1に記載の電界効果トランジスタ。前記第2の窒化物半導体層の結晶方位が、前記基板に対して垂直方向に分極電界を生じないものであることを特徴とする請求項1に記載の電界効果トランジスタ。少なくとも前記第2の窒化物半導体層と前記第3の窒化物半導体層との接合部の側面を覆うシリコン窒化膜をさらに備えていることを特徴とする請求項1に記載の電界効果トランジスタ。しかしながら、従来のGaN系HFETをノーマリオフ型とするためには、n型AlGaN層中のAl組成比を減らすか、n型AlGaN層を薄くして分極電荷量を低減する必要があり、大電流密度を得ることとノーマリオフ型を実現することとを両立させることが困難であった。本発明は上記の課題に鑑み、パワートランジスタに適用でき、十分に大きな電流密度を得ることができるノーマリオフ型の窒化物半導体からなる電界効果トランジスタ及びその製造方法を提供することを目的とする。上記課題を解決するために、本発明の電界効果トランジスタは、基板と、前記基板の上方に設けられた第1の窒化物半導体層と、前記第1の窒化物半導体層の上に設けられ、前記第1の窒化物半導体よりもバンドギャップエネルギーが大きく、動作時には前記第1の窒化物半導体層との界面に2次元電子ガスを生じさせる第2の窒化物半導体層と、前記第2の窒化物半導体層の上に設けられ、p型の第3の窒化物半導体層と、前記第3の窒化物半導体層の上または上方に設けられたゲート電極と、前記第2の窒化物半導体の上または上方であって、平面的に見て前記ゲート電極の両側方に設けられたソース電極及びドレイン電極とを備えている。この構成によれば、第3の窒化物半導体層がp型で、第1の窒化物半導体層と第2の窒化物半導体層との界面には動作時に2次元電子ガスが形成されるので、ゲート領域にpn接合が形成される。このため、従来の電界効果トランジスタに比べて高いゲート電圧を印加してもゲートリーク電流が流れにくくなっており、大きなドレイン電流を得ることができる。この場合、ゲート電極はオーミック電極であることが好ましい。また、本発明の電界効果トランジスタは、ノーマリオフ型とすることも可能である。特に、第2の窒化物半導体層をアンドープ層とする場合には容易にノーマリオフ型のHFETを実現することができる。また、第2の窒化物半導体層のうち、ゲート電極の直下に位置する部分の膜厚がソース電極及びドレイン電極の下に位置する部分の膜厚より大きいことにより、動作時に電界が集中する部分をバンドギャップが大きい第2の窒化物半導体層内にすることができるので、耐圧性を大幅に向上させることができる。本発明の電界効果トランジスタの製造方法は、基板上方に第1の窒化物半導体層、第2の窒化物半導体層、及びp型の第3の窒化物半導体層を順にエピタキシャル成長させる工程aと、前記第1の窒化物半導体層と前記第2の窒化物半導体層の上部の一部とを選択的に除去し、前記第1の窒化物半導体層と前記第2の窒化物半導体層との界面のうち除去された部分の直下方に位置する領域に2次元電子ガスを生じさせる工程bと、前記第2の窒化物半導体層のうち前記工程bで上部が除去された領域上にソース電極及びドレイン電極を形成する工程cと、前記第3の窒化物半導体層の上または上方にゲート電極を形成する工程dとを備えている。この方法により、第1の窒化物半導体層と第2の窒化物半導体層との界面のうちソース電極及びドレイン電極の下方に位置する部分には2次元電子ガスが形成され、ゲート電極の下方に位置する部分には2次元電子ガスが形成されない電界効果トランジスタを製造することができる。すなわち、本発明の方法によれば、動作時に大電流が得られ、且つノーマリオフ型の電界効果トランジスタを製造することが可能となる。また、本発明の方法で製造される電界効果トランジスタはゲート領域にpn接合が形成されるので、ゲート電極に印加する電圧を大きくしてもゲートリーク電流が発生しにくくなっている。そのため、従来よりも大きなオン電流を得ることが可能となっている。以上説明したように、本発明の電界効果トランジスタによれば、ゲート立ち上がり電圧を半導体のバンドギャップに対応した大きな値にすることができるので、大きなドレイン電流が得ることができる。また、ゲートリーク電流の小さな電界効果トランジスタを実現することが可能となる。さらに、ソース電極及びドレイン電極直下の窒化物半導体層に選択的にn型不純物を導入することにより、ソース抵抗及びドレイン抵抗を低減することができ、より直列抵抗の小さな電界効果トランジスタを実現することが可能となる。さらにゲート電極とドレイン電極の間に、濃度の異なる2つ以上のn型領域を形成することにより、ドレイン電極に高電圧が印加された場合、不純物濃度が低い方のn型領域に空乏層が延びることによって耐圧性が向上する。以下、本発明の実施の形態について、図面を参照しながら説明する。第1の実施形態図1は、本発明の第1の実施形態に係る電界効果トランジスタを示す断面図である。同図に示すように、本実施形態の電界効果トランジスタは、サファイア基板101と、サファイア基板101上に設けられた厚さ100nmのAlNバッファ層102と、AlNバッファ層102の上に設けられた厚さ2μmのアンドープGaN層103と、アンドープGaN層103の上に設けられた厚さ25nmのアンドープAlGaN層104と、アンドープAlGaN層104の一部の上に設けられた厚さ100nmのp型GaN層105と、p型GaN層105の上に設けられ、p型GaN層105よりも高濃度のp型不純物を含む厚さ5nmの高濃度p型GaN層106とを備えている。ここで、アンドープとは、不純物が意図的に導入されていないことを意味するものとする。また、本実施形態の電界効果トランジスタでは、アンドープAlGaN層104は例えばアンドープのAl0.25Ga0.75Nで構成されている。高濃度p型GaN層106上には、高濃度p型GaN層106とオーミック接合するPdパラジウムからなるゲート電極111が設けられている。また、アンドープAlGaN層104の上とp型GaN層105の側面、及び高濃度p型GaN層106の側面及び上面上には一部が開口したSiN膜108が設けられている。そして、SiN膜108の開口部であってアンドープAlGaN層104上には、p型GaN層105を挟むように配置されたTi層とAl層からなるソース電極109及びドレイン電極110が設けられている。また、基板のうち電界効果トランジスタが形成されている領域を素子形成領域と呼ぶこととすると、素子分離領域107は素子形成領域を囲むように設けられている。ゲート領域以外の高濃度p型GaN層106及びp型GaN層105は選択的エッチングによって除去されている。アンドープAlGaN層104の一部も選択的エッチングにより除去されており、アンドープAlGaN層104においてゲート領域の膜厚は、他の領域の膜厚よりも大きくなっている。そして、上述のソース電極109及びドレイン電極110は、一部がエッチングされたアンドープAlGaN層104上に形成されている。このように、ソース電極及びドレイン電極とアンドープAlGaN層104との接触面が、ゲート領域におけるp型GaN層105とアンドープAlGaN層104とのヘテロ界面よりも下に位置することによって、高いドレイン電圧が印加されたときに電界強度が最大となるゲート段差下端の角周辺がバンドギャップの大きいAlGaN層に位置することになる。そのため、アンドープAlGaN層104の上面全体が平坦である場合に比べてゲートドレイン電極間の耐圧を向上させることができる。ただし、アンドープAlGaN層104の上面が平坦でアンドープAlGaN層104とソース電極109及びドレイン電極110との間に薄いp型GaN層105が挟まれていても、トランジスタとして問題なく動作させることはできる。また、アンドープAlGaN層104のうち、ソース電極109及びドレイン電極110に接する部分の膜厚がゲート領域に位置する部分の膜厚よりも薄いことにより、ソース電極109及びドレイン電極110と2次元電子ガスとの距離が接近するため、アンドープAlGaN層104とソース電極109及びドレイン電極110との界面におけるオーミックコンタクト抵抗を低減することができる。但し、ソース、ドレイン電極が接するアンドープAlGaN層104の膜厚が薄くなり過ぎると、ゲートソース電極間あるいはゲートドレイン電極間のチャネル抵抗が増大するため、アンドープAlGaN層104は10nm程度以上の膜厚であることが望ましい。素子分離領域107は、例えばBホウ素などのイオン注入でアンドープAlGaN層104及びアンドープGaN層103の一部を高抵抗化することによって形成されている。そのため、素子形成領域と素子分離領域107との間に段差は形成されない。図15に示す従来の電界効果トランジスタでは、ドライエッチングを用いた段差形成により素子分離を行った場合、エッチングによって結晶欠陥が発生するため、この結晶欠陥を介したリーク電流が段差部に発生する。これに対し、本実施形態の電界効果トランジスタでは、ソースドレイン間リーク電流及び素子間リーク電流が大幅に低減されている。また、GaN系HFETでは、ドレイン電圧を大きくするとドレイン電流が減少する所謂電流コラプスがしばしば問題となるが、本実施形態の電界効果トランジスタでは、ソース、ドレイン及びゲート電極以外の上面部分は全てSiN膜108で覆われているため表面準位が低減され、電流コラプスの発生が抑制されている。また、p型GaN層105への空乏層の広がりを抑えるためにp型GaN層105中のキャリア濃度は1×1018cm-3以上であることが望ましい。なお、本実施形態の電界効果トランジスタでは、p型GaN層105中のキャリア濃度を1×1018cm-3に設定している。本実施形態の電界効果トランジスタにおいて、アンドープAlGaN層104とアンドープGaN層103との界面に生じる2次元電子ガスの濃度は1×1013cm-2程度であり、厚さ100nmのp型GaN層105中のキャリア濃度を1×1018cm-3とすることによって、アンドープAlGaN層104とアンドープGaN層103との界面に生じる2次元電子ガスを相殺し、電界効果トランジスタをノーマリオフ型にすることができる。ここで、p型GaN層105中のシートあたりのキャリア数を2次元電子ガスの電子数以上にすれば2次元電子ガスを相殺できる。なお、電界効果トランジスタをノーマリオフ型に調整するためには、不純物濃度の調節する他に、アンドープAlGaN層104の厚さを調節してもよい。本実施形態の電界効果トランジスタの特徴は、ゲート電極111が高濃度p型GaN層106とオーミック接合しているため、アンドープAlGaN層104とアンドープGaN層103との界面で形成される2次元電子ガスとp型GaN層105とによって生じるpn接合がゲート領域に形成されることにある。ショットキー接合による障壁よりもpn接合による障壁の方が大きいため、本実施形態の電界効果トランジスタでは、従来よりゲート電圧を高くしてもゲートリークを生じにくくなっている。また、本実施形態の電界効果トランジスタでは、ゲート電極111の下に薄い高濃度p型GaN層106が設けられていることにより、ゲート電極111との間にオーミック接合を形成しやすくなっている。一般的にp型GaN系半導体はp型GaAs系半導体に比べてオーミック接合を形成しにくいので、高濃度p型GaN層106が設けられていることは必須ではないが、高濃度p型GaN層106が設けられている方が好ましい。また、ゲート電極の材料は仕事関数の大きいものが好ましく、Pdの他、Niなども用いることができる。図2aは、本実施形態に係る電界効果トランジスタのゲート領域の縦断面におけるエネルギーバンド図であり、bは、ゲート領域とソース領域との間での縦断面におけるエネルギーバンド図である。図2a、bに示すように、アンドープAlGaN層とアンドープGaN層のヘテロ界面では、アンドープ層同士の接合であるが、自発分極及びピエゾ分極により生じた電荷のために伝導帯に溝が形成されている。一方、図2bに示すように、ゲート領域以外の素子領域では、p型GaN層105がアンドープAlGaN層104上に接続されていないため、この伝導帯の溝はフェルミレベルよりも低い位置にあり、ゲート電圧を印加しない状態でも2次元電子ガスが形成されている。しかし、ゲート領域では図2aに示すように、p型GaN層105がアンドープAlGaN層104と接続されていることによって、アンドープAlGaN層104及びアンドープGaN層103のエネルギーレベルが引き上げられ、アンドープAlGaN層104とアンドープGaN層103のヘテロ界面における伝導帯の溝がフェルミレベルとほぼ同じ位置になっている。その結果、ゲート電極にバイアスを印加しない状態ではゲート領域に2次元電子ガスが形成されず、ノーマリオフ状態となる。このように、ゲート領域以外の素子形成領域で2次元電子ガスが生じていることにより、ゲート電極111に正バイアスを印加した場合にはソース-ドレイン間に大電流が流れる。また、ゲート電極に正バイアスを印加した場合、ゲート電流が流れ始めるゲート電圧ゲート立ち上がり電圧は、用いられる半導体のバンドギャップが大きいほど大きな値となる。ゲート立ち上がり電圧が大きいほど、ゲート電極に大きな正バイアスを印加することができ、ドレイン電流を増大することができるため、この値が大きいことが望ましい。GaAsなどの半導体を用いた場合、ゲート立ち上がり電圧は1V程度となるが、GaN系半導体を用いた本発明では、ゲート立ち上がり電圧は半導体のバンドギャップに対応した大きな値となる。図3a、bは、それぞれ本実施形態の電界効果トランジスタにおいて、ゲート電圧とドレイン電流の関係を示す図、及びドレイン電流とドレイン電圧との関係を示す図である。図3aから分かるように、本実施形態の電界効果トランジスタは、閾値電圧が約0Vであり、ノーマリオフを実現している。また、ゲート立ち上がり電圧が大きいため、ゲート電極111に2Vの正バイアスを印加してもゲートリーク電流はほとんど流れず、図3bに示すように、300mmA/mm以上の最大ドレイン電流が得られる。また、以上の説明では、サファイア基板101の0001面を主面として電界効果トランジスタを形成する例を示したが、例えばサファイア基板101の面すなわちc面上に電界効果トランジスタを作製するのではなく、窒化物半導体の無極性面が得られる基板を用いることが望ましい。またこのとき、アンドープAlGaN層104に代えてn型AlGaN層を設けてもよい。なお、本実施形態の電界効果トランジスタについて、アンドープAlGaN層104がAl0.25Ga0.75Nで構成されている例を説明したが、AlとGaとの組成比はこれに限られない。また、アンドープAlGaN層104に代えてアンドープのAlN層を設けてもよい。これらの場合、アンドープAlGaN層104の組成が変わればバンドダイアグラムも変化するので、閾値が0V以上になるように各層の膜厚や不純物濃度などを適宜調整する。第2の実施形態図4は、本発明の第2の実施形態に係る電界効果トランジスタを示す断面図である。同図に示すように、本実施形態の電界効果トランジスタは、サファイア基板401と、サファイア基板401上に設けられた厚さ100nmのAlNバッファ層402と、AlNバッファ層402の上に設けられた厚さ2μmのアンドープGaN層403と、アンドープGaN層403の上に設けられた厚さ25nmのアンドープAlGaN層404と、アンドープAlGaN層404の一部の上に設けられた厚さ100nmのp型AlGaN層405と、p型AlGaN層405の上に設けられた厚さ5nmの高濃度p型GaN層406とを備えている。また、本実施形態の電界効果トランジスタは、高濃度p型GaN層406とオーミック接合するPdからなるゲート電極411と、アンドープAlGaN層404とオーミック接合し、Ti層とAl層からなるソース電極409及びドレイン電極410と、SiN膜408とを備えている。また、素子形成領域は、素子分離領域407によって隣接する素子から電気的に絶縁されている。本実施形態の電界効果トランジスタが第1の実施形態の電界効果トランジスタと異なるのはp型GaN層105に代えてp型AlGaN層405が設けられている点である。その他の構成は第1の実施形態と同じである。p型AlGaN層405はアンドープAlGaN層404と同一組成の材料からなり、例えばAl0.25Ga0.75Nで構成されている。図5は、本実施形態に係る電界効果トランジスタのゲート領域の縦断面におけるエネルギーバンド図である。同図に示すように、本実施形態の電界効果トランジスタでは、p型AlGaN層405とアンドープAlGaN層404とが同一材料で構成されているため、両層の界面においてバンド不連続が発生しない。これと比較して、図2に示す第1の実施形態の電界効果トランジスタでは、p型GaN層とアンドープAlGaN層のヘテロ界面にバンド不連続が発生する。そのため、本実施形態の電界効果トランジスタでは、p型AlGaN層405とアンドープAlGaN層との界面に正孔が蓄積されず、第1の実施形態に比べてバンド間トンネリングによるゲートリーク電流の発生がより確実に抑えられている。その結果、本実施形態の電界効果トランジスタでは、第1の実施形態の電界効果トランジスタよりもゲート立ち上がり電圧は高くなる。なお、図5では、p型AlGaN層405の組成比をアンドープAlGaN層と同一にした例を示したが、アンドープAlGaN層404よりもバンドギャップの大きいp型窒化物半導体層をp型AlGaN層405の代わりに設けてもよい。この場合、アンドープAlGaN層404とp型AlGaN層405とのヘテロ界面にバンド不連続が形成される。しかしながら、p型AlGaN層405の価電子帯のポテンシャルエネルギーはアンドープAlGaN層404に近づくに従って低くなっているので正孔がアンドープAlGaN層404とp型AlGaN層405との界面付近に蓄積することはない。図6a、bは、それぞれ本実施形態の電界効果トランジスタにおいて、ゲート電圧とドレイン電流の関係を示す図、及びドレイン電流とドレイン電圧との関係を示す図である。図6aから分かるように、閾値電圧は約0Vであり、ノーマリオフを実現している。また、図6bに示すように、ゲートリーク電流が発生しにくくなっているので、本実施形態の電界効果トランジスタでは、ゲート-ソース間電圧Vgsを2.5Vにまで上げてもゲートリーク電流が発生することなく動作させることができる。図7は、本発明の第1及び第2の実施形態に係る電界効果トランジスタのゲートソース間順方向電流電圧特性を示す図である。同図に示す結果から、第2の実施形態の電界効果トランジスタの方が第1の実施形態の電界効果トランジスタよりもゲート立ち上がり電圧が大きいことがわかる。したがって、本実施形態の電界効果トランジスタにおいては、ゲート電極により大きな正バイアスを印加することができるため、第1の実施形態の電界効果トランジスタよりも大きいドレイン電流を得ることができる。次に、図4に示す本実施形態の電界効果トランジスタの製造方法の一例について説明する。図8a~fは、本実施形態に係る電界効果トランジスタの製造方法を示す断面図である。まず、図8aに示すように、サファイア基板401の0001面上に有機金属気相成長法MetalOrganicChemicalVaporDeposition:MOCVDにより、厚さが100nmのAlNバッファ層402、厚さ2μmのアンドープGaN層403、厚さ25nmのアンドープAlGaN層404、厚さ100nmのp型AlGaN層405、厚さ5nmの高濃度p型GaN層406をこの順に形成する。次に、図8bに示すように、例えばICPInductiveCoupledplasmaエッチングなどのドライエッチングにより、高濃度p型GaN層406、p型AlGaN層405、及びアンドープAlGaN層404の上部のうちゲート領域以外の部分を選択的に除去する。次いで、図8cに示すように、素子形成領域をフォトレジストなどでカバーした状態で、例えばBホウ素などをイオン注入してアンドープAlGaN層404及びアンドープGaN層403の一部を高抵抗化し、素子分離領域407を形成する。続いて、図8dに示すように、SiH4、NH3及びN2を用いた気相堆積法ChemicalVaporDeposition:CVDにより、例えば膜厚が100nmのSiN膜408を形成する。次に、図8eに示すように、例えばICPドライエッチングなどによりSiN膜を開口し、その開口部にTi層とAl層からなるソース電極409及びドレイン電極410を形成し、N2雰囲気中650°Cでの熱処理を行う。次に、図8fに示すように、例えばICPドライエッチングなどによりSiN膜408のうち高濃度p型GaN層406上に設けられた部分を除去する。続いて、SiN膜408の開口部分にPdからなるゲート電極411を形成する。なお、ソース電極409、ドレイン電極410及びゲート電極411は、SiN膜408より先に形成してもよい。また、素子分離領域407は、ソース電極409、ドレイン電極410及びゲート電極411より後で形成してもよい。以上のようにして、本実施形態の電界効果トランジスタを作製することができる。第3の実施形態図9は、本発明の第3の実施形態に係る電界効果トランジスタを示す断面図である。同図に示すように、本実施形態の電界効果トランジスタは、サファイア基板901と、サファイア基板901上に設けられた厚さ100nmのAlNバッファ層902と、AlNバッファ層902の上に設けられた厚さ2μmのアンドープGaN層903と、アンドープGaN層903の上に設けられた厚さ5nmのn型GaN層904と、n型GaN層904の上に設けられた厚さ20nmのアンドープAlGaN層905と、アンドープAlGaN層905の上に設けられた厚さ100nmのp型AlGaN層906と、p型AlGaN層906の上に設けられた厚さ5nmの高濃度p型GaN層907とを備えている。また、本実施形態の電界効果トランジスタは、n型GaN層904の両側方であってアンドープGaN層903の上に設けられ、n型GaN層904よりも高濃度のn型不純物を含む高濃度n型領域909と、n型GaN層904及びアンドープAlGaN層905と高濃度n型領域909の一方ドレイン領域との間に設けられ、高濃度n型領域909よりも低濃度のn型不純物を含む低濃度n型領域908と、高濃度n型領域909の上にそれぞれ設けられたTi/Alからなるソース電極912及びドレイン電極913とを備えている。そして、第1及び第2の実施形態の電界効果トランジスタと同様に、本実施形態の電界効果トランジスタでは、素子分離領域910、Pdからなるゲート電極914、SiN膜911が設けられている。本実施形態の電界効果トランジスタでは、Siのイオン注入によって高濃度n型領域909が形成されているので、ソース電極912及びドレイン電極913と高濃度n型領域909との間に生じるオーミックコンタクト抵抗は大幅に低減されており、ソース抵抗及びドレイン抵抗が小さくなっている。そのため、本実施形態の電界効果トランジスタは、ノーマリオフ型でありながら動作時に大電流を流すことが可能になっている。また、従来の電界効果トランジスタに比べて消費電力も低減されている。なお、オーミックコンタクト抵抗を十分低減するために、高濃度n型領域のキャリア濃度は2×1018cm-3以上であることが望ましい。また、低濃度n型領域908のキャリア濃度は例えば1×1017cm-3程度である。n型GaN層904及びアンドープAlGaN層905とドレイン電極側の高濃度n型領域909の間にこの低濃度n型領域908が形成されていることによって、ドレイン電極に高電圧が印加された場合、ドレイン側の高濃度n型領域に電界が集中するのが防がれるので、耐圧を高くすることができる。図10は、本実施形態に係る電界効果トランジスタのゲート領域の縦断面におけるエネルギーバンド図である。同図に示すように、本実施形態の電界効果トランジスタでは、アンドープGaN層903とアンドープAlGaN層905との間にチャネルとして機能するn型GaN層904が挿入されている。そのため、キャリアが走行するアンドープAlGaN層905とn型GaN層904とのヘテロ界面における伝導帯の溝井戸の幅は、n型GaN層904を挿入しない場合と比べて広くなる。したがって、ゲート電極914に正バイアスを印加して電界効果トランジスタがオンしたときのチャネル抵抗は小さくなり、大きなドレイン電流を取り出すことが可能になる。次に、図9に示す本実施形態の電界効果トランジスタの製造方法の一例について説明する。図11a~gは、本実施形態に係る電界効果トランジスタの製造方法を示す断面図である。まず、図11aに示すように、サファイア基板901の0001面上にMOCVD法により、厚さが100nmのAlNバッファ層902、厚さ2μmのアンドープGaN層903、厚さが5nmのn型GaN層904、厚さが20nmのアンドープAlGaN層905、厚さが100nmのp型AlGaN層906、及び厚さが5nmの高濃度p型GaN層907を順に形成する。次に、図11bに示すように、例えばICPエッチングなどのドライエッチングにより、高濃度p型GaN層907、p型AlGaN層906、及びアンドープAlGaN層905の上部のうちゲート領域以外の部分を選択的に除去する。次いで、図11cに示すように、基板のうちゲート領域の両側方に位置する領域にSiイオンを注入した後、N2雰囲気中で不純物の活性化熱処理を行うことにより、低濃度n型領域908及び高濃度n型領域909を形成する。続いて、図11dに示すように、例えばBなどをイオン注入してアンドープAlGaN層905、n型GaN層904及びアンドープGaN層903の一部を高抵抗化し、素子分離領域910を形成する。次に、図11eに示すように、SiH4、NH3及びN2を用いたCVD法により、基板上に厚さが100nmのSiN膜911を形成する。次いで、図11fに示すように、例えばICPドライエッチングなどによりSiN膜911のうち高濃度n型領域909の上に設けられた部分を除去する。続いて、SiN膜911の開口部分にTi層及びAl層からなるソース電極912及びドレイン電極913を形成し、N2雰囲気中650°Cでの熱処理を行う。次に、図11gに示すように、例えばICPドライエッチングなどによりSiN膜911のうち高濃度p型GaN層907上に設けられた部分を除去する。続いて、SiN膜911の開口部分にPdからなるゲート電極914を形成する。ここでは電極形成前にSiN膜911を形成する方法を示したが、電極形成後にSiN膜911を形成してもよい。また、イオン注入法による素子分離領域の形成は、SiN膜911の形成後に行ってもよい。以上のようにして、本実施形態の電界効果トランジスタを作製することができる。第4の実施形態図12は、本発明の第4の実施形態に係る電界効果トランジスタを示すの断面図である。同図に示すように、本実施形態の電界効果トランジスタは、サファイア基板1201と、サファイア基板1201上に順に設けられた厚さ100nmのAlNバッファ層1202、厚さ2μmのアンドープGaN層1203、厚さ5nmのn型GaN層1204、厚さ20nmのアンドープAlGaN層1205、厚さ100nmのp型組成傾斜AlGaN層1206、及び厚さ5nmの高濃度p型GaN層1207とを備えている。また、本実施形態の電界効果トランジスタは、高濃度n型領域1209と、高濃度n型領域909よりも低濃度のn型不純物を含む低濃度n型領域1208と、高濃度n型領域1209の上にそれぞれ設けられたTi/Alからなるソース電極1212及びドレイン電極1213とを備えている。そして、第1~第3の実施形態の電界効果トランジスタと同様に、本実施形態の電界効果トランジスタでは、素子分離領域1210、Pdからなるゲート電極1214、SiN膜1211が設けられている。すなわち、本実施形態の電界効果トランジスタは、第3の実施形態に係る電界効果トランジスタにおいて、p型AlGaN層906に代えてp型組成傾斜AlGaN層1206が設けられたものである。図13は、本実施形態に係る電界効果トランジスタのゲート領域の縦断面におけるエネルギーバンド図である。本実施形態の電界効果トランジスタにおいて、p型組成傾斜AlGaN層1206のAl組成比は、サファイア基板側が最も高く、ゲート電極側でゼロとなるように変化する。即ち、p型組成傾斜AlGaN層1206では、アンドープAlGaN層1205と接する界面ではアンドープAlGaN層1205と同一組成となり、高濃度p型GaN層1207と接する界面では高濃度p型GaN層1207と同一組成となるようにAl及びGaの組成が傾斜的に変化する。ここで、アンドープAlGaN層1205は例えばAl0.25Ga0.75Nで構成されている。上述のような構成のため、p型組成傾斜AlGaN層1206とアンドープAlGaN層1205との界面にはバンド不連続が発生せず、バンド間トンネリングに起因するゲートリーク電流が発生しない。その結果、ゲート立ち上がり電圧は高くなるため、大きなドレイン電流を得ることができる。また、AlGaN層よりもGaN層の方がp型キャリア濃度を高くすることが可能であるため、p型組成傾斜AlGaN層1206のうちゲート電極側部分のキャリア濃度は、基板側よりも高くすることができる。その結果、ゲート電極とのオーミック接合の形成を容易にすることができる。また、p型組成傾斜AlGaN層1206のうちアンドープAlGaN層1205との界面近傍のAl組成比をアンドープAlGaN層1205よりも大きくしてもよい。この場合にも、p型組成傾斜AlGaN層1206とアンドープAlGaNとの界面付近に正孔が蓄積されることはないので、バンド間トンネリングによってアンドープAlGaN層1205にゲートリーク電流が流れるのを抑えることができる。なお、本実施形態ではp型AlGaN層のAl組成を傾斜的に変化させる例を示したが、第1の実施形態のようにアンドープAlGaN層の上にp型GaN層が設けられるような場合には、アンドープAlGaN層のAl組成を傾斜的に変化させてp型GaN層とアンドープAlGaN層との界面におけるバンド不連続を解消してもよい。第5の実施形態図14は、本発明の第5の実施形態に係る電界効果トランジスタを示す断面図である。同図に示すように、本実施形態の電界効果トランジスタでは、導電性基板として例えばSi基板を用いている。すなわち、本実施形態の電界効果トランジスタは、Si基板1401と、Si基板1401の上面上に順に設けられた厚さ100nmのAlNバッファ層1402、厚さ1μmのアンドープGaN層1403、厚さ25nmのアンドープAlGaN層1404、及び厚さ5nmの高濃度p型GaN層1406とを備えている。また、本実施形態の電界効果トランジスタは、高濃度p型GaN層1406とオーミック接合するPdからなるゲート電極1411と、アンドープAlGaN層1404とオーミック接合し、Ti層とAl層からなるソース電極1409及びドレイン電極1410と、Si基板1401の裏面オーミック接合する裏面電極1415と、SiN膜1408とを備え、素子形成領域を囲む素子分離領域1407が形成されている。さらに、本実施形態の電界効果トランジスタでは、素子形成領域内に形成され、SiN膜1408からSi基板1401にまで達するバイアホール1412と、バイアホール1412の底部に設けられ、Si基板1401にオーミック接合するAlなどからなるバイアホールメタル1413と、ソース電極1409とバイアホールメタル1413とを接続する配線メタル1414とが形成されている。裏面電極1415の材料には、珪化チタンTiSiと窒化チタンTiNとの積層体が用いられる。なお、Si基板に代わる導電性基板として炭化シリコンSiCを用いる場合には、裏面電極としてTi/Alの積層体を用いることができる。本実施形態の電界効果トランジスタにおいて、ソース電極1409は、配線メタル1414及びバイアホールメタル1413を介してSi基板1401と電気的に接続されている。そのため、裏面電極1415を接地電位にすることにより、ソース電極1409をバイアホールメタル1413及び裏面電極1415を介して接地させることができる。これにより、素子表面のソース配線を排除することができ、素子面積を低減することが可能となる。また高いドレイン電圧が印加された場合、ドレイン電極からの電気力線はゲート電極だけでなくSi基板方向にも向かうため、ゲートドレイン電極間の電界集中を緩和し、耐圧を増大させることができる。したがって、本実施形態の素子構造は、パワートランジスタとして動作させるために有効である。