フラッシュメモリアレイのワード線構造を保護するためのワード線保護装置であって、ワード線構造110aに結合されたドープされていないポリシリコンの抵抗構造110bと、前記ポリシリコンの抵抗構造110bと基板102との間に結合されたドープされたポリシリコンの放電構造110cとを含み、前記ポリシリコンの放電構造110cと前記基板102との間に延びる薄膜絶縁体104をさらに含み、前記薄膜絶縁体104は、前記フラッシュメモリアレイ54のセル101の絶縁体層106aの約半分以下の厚さである、装置。フラッシュメモリアレイのためのワード線構造において、基板の上に配置されたポリシリコン構造110であって、メモリアレイ54の行に沿って、メモリセル101の複数のコントロールゲートを個々に形成し、ドープされたポリシリコンを含む複数のワード線部分110a、前記ワード線部分110aから間隔をあけて設けられた、ドープされたポリシリコンを含む放電部分110c、および、前記放電部分110cと前記ワード線部分110aのうちの1つとの間に個々に延び、実質的にドープされていないポリシリコンを含む、複数の抵抗部分110bを含むポリシリコン構造と、前記基板102と電気的に結合されており、かつ、前記ポリシリコン構造104の前記放電部分110cに接続された結合構造104とを含み、前記個々の抵抗部分110bは、前記放電部分110cと前記ワード線部分110aのうちの1つとの間に約1Mオームまたはそれ以上の抵抗を与える、ワード線構造。前記ポリシリコン構造は堆積されたポリシリコン層からパターニングされた単層構造を持つ、請求項2に記載のワード線構造。フラッシュメモリ装置の製造過程において、特定の処理ステップでは、荷電プラズマが使用される。例えば、イオン注入、プラズマエッチング、プラズマエンハンスト蒸着処理、およびその他の荷電処理工程は、半導体ウェハと、その中のフラッシュメモリセルにダメージを与えるおそれがある。そのような処理におけるプラズマとしては荷電粒子が挙げられる。その荷電粒子のいくらかは、アンテナ帯電antennachargingによってウェハの表面上に蓄積するおそれがある。例えば、バックエンドの相互接続処理では、層間絶縁膜ILD材料はプラズマエンハンスト化学蒸着PECVDを用いて蒸着され、プラズマベースの反応性イオンエッチングを用いてエッチングRIEされることが多い。フラッシュメモリアレイでは、導電性のコントロールゲート構造は一般的に、セルの各行に沿った、ドープされたポリシリコンのラインとして形成され、その中に記録されたデータの各行に選択的にアクセスを行うワード線として動作する。ポリシリコンのコントロールゲートあるいはワード線は、プラズマを含む処理ステップを含む、処理に関連した電荷に関して、アンテナとして動作する。ワード線構造は、それが保護されていない場合は、電荷を蓄積し、ウェハ基板に対して正電圧を持つようになる。この電圧は、スタックゲートあるいは電荷捕獲層を通じて放電され、セルのプレプログラミングまたはセルの損壊につながる可能性がある。ドープされたポリシリコンのワード線がILD材料で覆われた後であっても、処理に関連した電荷がセルにダメージを与えるおそれがある。例えば、バックエンド相互接続例えば、メタル化処理の間に、ILD層の上とILD層間に1つあるいはそれ以上のパターン化された金属層が形成される。そのうちのいくつかの層は、フラッシュアレイのワード線に接続される。これらの金属ワード線ルーティング構造は、それらの構造自体がバックエンド処理に直接的にさらされ、また、電荷を集めるアンテナとして機能するおそれがあり、さらされたワード線接続上に蓄積された電荷は、フラッシュメモリセルを通じて放電され、同様にダメージが与えられ、および/あるいは、性能の低下につながる可能性がある。相互接続処理中に、ダイオード保護装置はワード線に結合され得るが、そのような技術は、第2メタライズレベルあるいは層を形成する前には、ワード線を保護できない。従って、フラッシュメモリデバイスの製造において、プロセスに関連した電荷による悪影響を抑制するための、改良されたワード線保護装置および方法が望まれている。以下、本発明のいくつかの態様を基本的に理解するために、本発明の概要を説明する。この概要は、本発明の全体像を詳細に説明するものではない。本発明の主要な、または重要な要素を特定しようとするものでも、本発明の範囲を説明しようとするものでもない。ここでの目的は、本発明のいくつかのコンセプトを簡単な形で提供して、後続のより詳細な説明に対する前置きとすることである。本発明は、フラッシュメモリデバイス、および、製造中に、プロセスに関連する電荷から、メモリアレイワード線とメモリセルとを保護することに関する。本発明の1つの形態は、フラッシュメモリアレイのワード線構造を保護するためのワード線保護装置を提供する。該装置は、ワード線構造に接続されたポリシリコンの抵抗resistor構造と、そのポリシリコン抵抗構造と基板との間に結合されたポリシリコン放電構造とを含む。さらに、該装置は、ポリシリコンの放電構造と基板との間に延びる薄膜誘電体を備えており、例えば、薄膜絶縁体の厚さは、フラッシュメモリアレイのセルの絶縁体層の約半分以下である。その他の形態として、またはこの薄膜絶縁体との組み合わせで、該装置はさらに、ポリシリコンの放電構造と基板との間に電気的に結合された導電性の放電ルート構造を備え得る。本発明の別の形態は、フラッシュメモリアレイのワード線構造を提供する。該構造は、放電部分を有するポリシリコン構造と、1つあるいはそれ以上のワード線および抵抗部分とを有し、さらに、放電部分を基板に結合する結合構造を有している。各ワード線部分は、ドープされたポリシリコンを含み、メモリアレイの行に沿ってメモリセルの複数のコントロールゲートを、個別に形成する。この放電部分はワード線部分から間隔をあけて設けられており、また、ドープされたポリシリコンを含み得る。抵抗部分は放電部分と1つのワード線部分との間に個々に延びており、抵抗部分は実質的にドープされていないポリシリコンであり、放電部分とワード線部分との間にインピーダンスを提供する。ポリシリコン構造は、堆積されたポリシリコン層からパターニングされた単一構造unitarystructureであってよい。本発明のさらに別の形態は、フラッシュメモリセルのワード線構造を製造する方法を提供する。該方法は、導電性のワード線構造を形成するとともに、導電性のワード線構造と基板との間に抵抗を形成するステップを含み、この導電性のワード線構造と抵抗とは、同時に、かつ、相互接続処理の前に形成され得る。ワード線および抵抗は、ポリシリコン層を堆積し、そのポリシリコン層をパターニングして、ポリシリコンワード線部分と、そのポリシリコンワード線部分に接続されたポリシリコン抵抗部分を形成し、次に、抵抗部分が実質的にドープされないようにマスキングした状態でポリシリコンワード線部分を選択的にドーピングすることにより形成され得る。薄膜絶縁体を通じて、および/あるいは、放電構造を基板に直接的に接続する、続いて形成される導電性相互接続ルート構造例えば、金属を介して、ドープされていない抵抗部分を基板に結合するために、放電構造、例えば、ドープされたポリシリコンを生成することができる。本発明のさらに別の形態は、フラッシュメモリアレイのワード線構造を保護する方法を提供する。該方法は、メモリアレイにおいて複数の導電性のワード線に個々に結合された複数のポリシリコンの抵抗構造を形成するステップと、その複数のポリシリコンの抵抗構造を基板に結合するステップとを含む。該抵抗構造は、ポリシリコンの層を堆積デポジションし、そのポリシリコンの層をパターニングして、複数のポリシリコンワード線部分、そのポリシリコンワード線部分から間隔をあけて設けられたポリシリコン放電部分、および、そのポリシリコン放電部分と複数のポリシリコンワード線部分との間に個々に延びる複数のポリシリコン抵抗部分を形成することで形成され得る。次に、ポリシリコン放電部分と複数のポリシリコンワード線部分をドープして、これらの個所を導電性にするとともに、抵抗部分には実質的にドープを行わない。この抵抗部分は、放電部分あるいは構造を基板上の薄膜絶縁体上に形成することによって、および/または、相互接続ルート構造を通じて放電構造を基板に接続することによって基板に結合することができる。以下の説明および添付の図面は、本発明の特定の例示的形態および実装品を詳細に説明している。これらは本発明の原理が用いられている様々な方法の一例を示したものにすぎない。本発明の1つあるいはそれ以上の実施形態を図面を参照しながら説明する。図面を通して、同じ参照符号は同様の要素を参照するために用いられる。本発明の1つあるいはそれ以上の態様は、例示的なデュアルビットフラッシュメモリ装置に関連して、以下に例示されて説明されている。このデュアルビットフラッシュメモリ装置では、導電性のn型にドープされたポリシリコンのワード線が電荷捕獲層あるいはフローティングゲート上に形成され、下のp型のシリコン基板のn型にドープされたビット線部分例えば、ソース/ドレインと組み合わせてフラッシュメモリセルを生成する。セルは仮想接地アレイにおいて、行例えば、ワード線および列例えば、ビット線に沿って組織化される。しかし、本発明は例示の実施形態に限定されるものではなく、他の形態では、いずれの特定のタイプの基板材料例えば、シリコンウェハ、SOIウェハ、エピタキシャル層など、いずれのタイプのフラッシュメモリセル構造例えば、フローティングゲート、酸化物-窒化物-酸化物ONO、SONOSなど、および、いずれのアレイ構成例えば、NOR、仮想接地などに関連して用いることができる。図1を参照して、例示的な方法10を以下に図示および説明する。また、図2から図11Eに、例示的なフラッシュメモリ装置100を図示し、以下で説明する。例示の装置および構造は必ずしも一定の縮尺で描かれているわけではない。以下で、例示的方法10は、一連の動作あるいは事象として図示および説明するが、本発明はそのような動作および事象の順序に限定されないことを理解してもらいたい。例えば、一部の事象が異なる順序で発生したり、ここに図示および/または記載したものとは異なって、他の動作または事象と同時に発生してもよい。さらに、本発明の1つの方法を実施するために、ここに記載したステップのすべてが必要というわけではない。さらに、本発明に従う方法は、ここに図示し記載したフラッシュメモリ装置の製造および/または処理に関連して実施され得るほか、ここに図示されない他の構造および装置に関連しても実施され得ることが理解できるであろう。まず、シリコン基板あるいはその他の半導体ボディから開始するステップ12。ウェルおよび絶縁構造例えば、STIあるいはフィールド酸化物が形成されステップ14、1つあるいはそれ以上の閾値電圧Vtインプラントが実施されるステップ16。Vtインプラントの前にダミーゲート酸化物が形成されステップ18、その後除去される。ステップ14のVt調整インプラントは、ウェハのコアメモリアレイ部分にその後製造されるフラッシュメモリセルの閾値電圧をセットするよう動作する。また、このVt調整インプラントを、装置の他の場所に形成されるトランジスタの閾値電圧をセットするように用いることもできる。基板上には、堆積、熱酸化、あるいはその他の適切な技術によって薄膜酸化物が形成されるステップ18。形成される酸化物の厚さは、フラッシュメモリアレイのセルに次いで形成される絶縁体層の厚さの約半分かそれ以下である。装置のコアメモリアレイ部分の基板上に、SiO2またはその他の適切な絶縁材料からなる薄膜絶縁体が形成される。この薄膜絶縁体を、例えば、デバイスウェハのその他のアクティブ領域の基板上に同時に形成しステップ18、論理トランジスタあるいはその他の回路においてゲート酸化膜として機能させるようにしてもよい。次に、ウェハのメモリアレイ部分において、すべての、あるいは一部の導電性の放電構造が薄膜絶縁体上に形成され、プロセスに関連する帯電に対して、フラッシュメモリのワード線から基板までの電気放電路を供給する。フラッシュメモリセルの電荷捕獲構造の形成に用いるために、3つの層が堆積されるステップ20から24。図示の例では、任意の適切な堆積あるいは熱酸化処理によって、基板上に下位セル絶縁体あるいは絶縁層が形成されるステップ20。1つの可能な実施形態として、この下位セル絶縁体は、例えば、約70Åあるいはそれ以下の厚さに形成されたSiO2あるいはその他の適切な材料である。ステップ22において、例えば、窒化物シリコン例えば、Si3N4などのセルの電荷捕獲層を、適切な厚さに一例では約60から80Åなど堆積する。本発明の範囲内で、任意の適切な堆積プロセスを用いて電荷捕獲窒化物を堆積することができるステップ22。電荷捕獲窒化物の上には、上位セル絶縁体あるいは絶縁層が堆積されるステップ24。一実施形態において、この上位絶縁体は、約70Åあるいはそれ以下の厚さに形成された、SiO2などの適切な材料であってよい。この例では、ステップ18において形成された薄膜酸化物絶縁体の厚さは、約35Åあるいはそれ以下である。一般的に、電荷捕獲構造の薄膜酸化物と第1絶縁体とは、別の材料であってよい。ステップ18で形成された薄膜絶縁体は、好ましくは、電荷捕獲構造絶縁層と電気的に等価の厚さの半分である。一般的に、酸化物-窒化物-酸化物の構成は、便宜上、ONO層と呼ばれる。別の形態では、本発明の範囲内において、フラッシュメモリセルの製造にその他のタイプの電荷捕獲層あるいはフローティングゲートを用いてもよい。この3つの電荷捕獲構造層の部分を、例えば選択的エッチング技術を用いて、ウェハのコアメモリ部分の外側の領域において除去してもよい。さらに、薄膜絶縁体例えば、上述の18において堆積したものを用いて、後で形成される放電構造から基板までを結合する場合、そのような結合を行うために設計されたウェハの一部から、その3つの電荷捕獲構造層を除去してもよい。予定されるメモリアレイの列に沿って、ビット線が選択的にイオン注入されるステップ26。一例では、適切なフォトリソグラフィ技術あるいはその他の適切な技術を用いて、ONO層上にマスクが形成される。このマスクは、ビット線が下に形成されるONO層の領域を露出する。次に、その露出された部分を通って、下の基板にドーパントが注入され、ソース/ドレイン領域が形成され、基板のチャネル領域がその間に残る。一例では、この基板は低濃度にp型ドープされたシリコンであり、ステップ26のビット線へのイオン注入で、1つあるいはそれ以上のn型ドーパント例えば、砒素、リン、アンチモンなどを供給し、ビット線およびソース/ドレイン領域が形成される。他の形態では、ステップ26においてビット線を形成するために、本発明の範囲内で、その他のドーパント型例えば、nあるいはp型、組成、および/あるいは濃度を用いることができる。その後、ビット線注入マスクは除去される。1つの可能性のある別形態では、ステップ26におけるビット線の注入は、3重になった電荷捕獲材料の一部、またはすべてを形成する前に行われる。一例としては、ステップ24における上位絶縁体の堆積前にビット線がイオン注入される。本発明の1つの態様に従い、プロセスに関連した帯電による悪影響を緩和するよう、導電性のワード線と保護装置とを提供するために、ポリシリコン構造を形成し、選択的にイオン注入するステップ28から34。ONO層上に、ポリシリコン層を堆積する、または形成するステップ28。任意の適切な堆積処理を用いることができ、また、本発明の範囲内で、ポリシリコンは任意の適切な厚さに形成することができるステップ30。ステップ30において、ポリシリコンをパターン化して、ポリシリコンワード線部分、ポリシリコン抵抗部分、および、ポリシリコン放電部分を形成する。ワード線部分はフローティングゲートまたは電荷捕獲材料上に形成され、放電部分はポリシリコンのワード線部分から間隔をあけて設けられており、また、抵抗部分はワード線部分と放電部分との間に設けられる。図7Aから7Eを参照して、1つの可能な例を図示し、さらに説明する。ステップ30において、本発明の範囲内で、ポリシリコン構造を形成するために、マスキングや反応性イオンエッチングRIE:ReactiveIonEtchingなどの任意の適切なパターニング技術を用いて、選択したポリシリコン部分を除去することができる。近接するパターニングされたワード線部分とワード線部分との間のONO材料層の一部あるいはすべてを、このエッチングにより除去してもよいが、必ずしもそれらの部分を除去する必要はない。ウェハのメモリアレイ領域の外側のトランジスタにポリシリコンのトランジスタゲート構造を形成するのに、ステップ28および30におけるポリシリコンの形成とパターニングとを同時に用いてもよい。例示の実施例では、パターニングされたポリシリコンのワード線部分は、一般的に、予定されたフラッシュメモリアレイの列に沿って、ビット線方向に垂直に延び、抵抗部分はワード線部分の端部から外側に延び、また、放電部分は抵抗部分の外端と結合するように、列方向に沿って延びる。しかし、その他の相対的配置も可能であり、また、そのような相対的な配置は本発明の範疇に属するものと考えられる。パターニングされたポリシリコン構造の選択した部分例えば、あとで抵抗となる部分を覆うよう、任意の適切なフォトリソグラフィマスキング技術などを用いて注入マスクが形成されるステップ32。その結果、ワード線と放電部分が露出される例えば、以下の図面8Aから8F。ポリシリコン構造の露出された部分にドーパントを選択的に与えるよう、任意の適切なドーパント型例えば、nあるいはp型、濃度、注入エネルギーなどを用いてイオン注入が行われるステップ34。これにより、注入したマスクが除去される前に、露出されたポリシリコンのワード線と放電部分のすべて、または一部が導電性になる。ステップ34において、イオン注入の間、パターニングされたポリシリコン構造の抵抗部分が覆われるので、これらの部分は実質的にドープされておらず、従って、ワード線および放電部分と比較すると抵抗性を持つ。選択的にイオン注入されたポリシリコン構造の一例を以下の図9Aから図9Fに示す。ステップ32において形成されたマスクは、ウェハのロジック領域における基板のソース/ドレイン領域とゲート構造とを露出している開口部も含んでおり、ステップ34におけるイオン注入は、ロジックトランジスタのソース/ドレインあるいはドレイン拡張部例えば、LDDのイオン注入として同時に機能してもよい。これに関連して、本発明のパターニングされたポリシリコン構造の選択的ドーピングによって、製造プロセスフローに追加のマスクあるいは処理ステップは必要とされない。ステップ36で、ポリシリコン構造の抵抗部分をシリサイド化せずに、パターニングされたポリシリコン構造のワード線および放電部分の上部に沿って導電性の金属シリサイドを形成するよう、シリサイド処理が行う例えば、以下の図10Aから図10F。ステップ36におけるシリサイド処理は、本発明の範囲内で任意の処理ステップと材料とを含み得る。またこの処理は、デバイスウェハの論理領域に、ポリシリコントランジスタゲートおよびシリコンのソース/ドレインにシリサイドコンタクトを形成するよう、同時に機能してもよい。一例では、ステップ36において、シリサイドが望ましくないウェハの部分上に、シリコン窒化物のシリサイド構造が形成される。これには、本発明のポリシリコン構造の抵抗部分を含む。次いで、ニッケル、コバルト、あるいはその他の適切な金属が堆積され、堆積された金属と、下の放電およびワード線部分のポリシリコンとを反応させるために、熱アニール処理が行われる。この反応により、金属シリサイドがポリシリコンの抵抗部分上を除く、導電性のワード線および放電部分上に形成される。その後、反応していないすべての金属とシリコン窒化物シリサイドとが除去される。これにより、実質的にドープされていないポリシリコンの抵抗を通じて、ドープされたポリシリコンの放電構造に結合されたドープされたポリシリコンのワード線を含むポリシリコンの構造が残る。好ましい実施形態では、抵抗部分は約1Mオームあるいはそれ以上の電気抵抗を与え、導電性のワード線部分上のワード線信号が、動作中にメモリセルを適切に活性化アクティベートさせるようにする。この抵抗部分はまた、製造中にプロセスに関連した帯電から生じる電流の放電路を供給するようにも動作する。これに関連して、薄膜絶縁体を通じてポリシリコン構造の導電性の放電部分を基板へ結合することによって、相互接続例えば、メタル化処理の前に、プロセスに関連し帯電の放電路が供給される。別の可能な実施形態では、ステップ30における反応性イオンエッチングの間に放電保護が与えられるように、ステップ30におけるパターニングの前に、ステップ32、34においてポリシリコンを選択的にイオン注入することができる。従って、従来のダイオード結合技術では、メタル化の前にはどのような保護も提供されないが、本発明は、相互接続処理の前のほかに、その処理の間、および後に、プロセスに関連する帯電電流からワード線構造と電荷捕獲層とを保護する。ステップ38において、第1相互接続あるいはメタル化レベルが構成される。これには、放電部分と基板との間に結合された導電性の金属相互接続ルート構造を含む。この第1相互接続あるいはメタル化レベルは、基板、および、放電部分のシリサイドと接続するために、第1層間絶縁膜ILDのビアホールを通じて、第1および第2のタングステンコンタクトを形成し、続いて、第1および第2のタングステンコンタクトを結合し、従って、放電部分から基板まで直接的電気接続を形成する、銅あるいはアルミニウムのルート構造を形成することによって、構成される。この金属層ルート接続により、薄膜絶縁体を通じて提供されたものに加えて、ドープされたポリシリコンの放電部分から基板までに改良された放電路が提供される。放電部分が相互接続ルート構造を通じて、および/あるいは薄膜絶縁体を通じて、単独あるいは組み合わせて基板に結合されるというその他の実施形態も可能であり、そのようなすべてのバリエーションは本発明の範疇に属すると考えられる。ステップ42において方法10を終える前に、更なるメタル化およびその他のバックエンド処理が行われるステップ40。以下、図2から図11Eに関連して、例示的なメモリ装置100を図示および説明する。このデバイス100は専用のメモリ装置あるいはその他のタイプの半導体装置例えば、マイクロプロセッサ、論理デバイスなどでよく、その中にフラッシュメモリアレイ54が含まれる。図2は、デバイス100の例示的なデュアルビットのフラッシュメモリセル101を示している。これに関連して、本発明の様々な態様のうちの1つあるいはそれ以上が実施され得る。メモリセル101は、例えば、埋め込みポリシリコンアイランド図示せずを有しうる窒化物シリコン層106bを含む。p型のシリコン基板102は、アレイ54のビット線として動作する、埋め込みnソース105と、nドレイン領域とを持つ。窒化物シリコン106bは、2つのSiO2層106aと106cとの間に挟まれている。別の形態では、層106bは、単一のあるいは複数の材料層を含む、いずれのその他の形態の電荷捕獲層を含み得る。酸化物層106cの上には、ドープされたポリシリコンのコントロールゲート110が存在する。このコントロールゲート110は、アレイの行に沿ってその他のセル図示せずにまで延び、導電性のワード線を形成する。コントロールゲート110は、1つ以上のn型の不純物例えば、リン、砒素、アンチモンでドープされ、その結果、ワード線/コントロールゲート110が導電性になる。例示のメモリセル101は、2つのバイナリデータビットを記録することができる。そのようなデータビットとして、図2の、破線で描かれた円Aによって示される左ビット、および、破線で描かれた円Bによって示される右ビットが含まれる。一般に、デュアルビットのメモリセル101は対称型であり、ドレイン107とソース105とを入れ替えることができる。これに関連して、右ビットBについては、左ビット線105はソース端子として機能し、右ビット線107はドレイン端子として機能し得る。同様に、左ビットAについては、右ビット線107はソース端子として機能し、左ビット線105はドレイン端子として機能し得る。本発明は、図2のセル101の他に、例示されていないその他のセルを含む、様々なタイプのシングルビットのあるいはマルチビットのメモリセルタイプに関連して実装され得る。さらに、本発明は、両方のビット例えば、セル101のビットAおよびビットBがデータあるいは情報の記録に使用されるデュアルビットのメモリ装置に応用可能であり、また、デュアルビットセルのうちの1つのビット例えば、セル101のビットAだけが使用されるデュアルビットのメモリ装置にも応用可能である。図3は、例示的な専用のメモリ装置100の概略的平面図を例示する。このメモリ装置100は、1つあるいはそれ以上の高密度のコア領域と、1つあるいはそれ以上の低密度の周辺部分とが形成される半導体基板102を含む。コア領域は、図1に示すように、個々にアドレス指定が可能で、実質的に同一のデュアルビットのフラッシュメモリセル101の、1つあるいはそれ以上のM×Nアレイコア54を含む。周辺部分は、I/O回路50と、個々のメモリセル101を選択的にアドレス指定するプログラミングあるいはデコーダ回路58、60とを含む。プログラミング回路は、1つあるいはそれ以上のx方向例えば、列のデコーダ58と、y方向例えば、行デコーダ60とを含む。これらのデコーダは、プログラム、消去、および読み出し動作中、I/O回路50とともに、選択されアドレス指定されたメモリセル101のソース、ゲート、およびドレイン例えば、ワード線およびビット線を、所定の電圧あるいはインピーダンスに接続する。これに関連して、デコーダおよびI/O回路は、メモリアクセス動作中に必要なワード線とビット線の制御信号を供給し、それに関連付けられる受信データおよび発信データをバッファリングする。各回路50、58、および60は、本発明の範囲内で任意の適切な論理回路から構成することができる。図4は、デバイス100のコアアレイ54のうちの1つの一部分を示す。セル101のいくつかの行および列の部分は、ワード線WL0からWLNとビット線BL0からBLMにそれぞれ平行に例示されており、本例において、アレイ54は仮想接地構成で例示されている。このアレイ54は、関連するワード線WLに結合されコントロールゲート端子を備えたフラッシュセル101の行と、関連するビット線BLに結合された1つのセル101のドレインと、近接するセル101のソースとを含む、フラッシュセル101の列とを含む。この構成では、所定の列内のセル101のドレイン端子は、同じビット線BLに結合される。個々のフラッシュセル101は、対応するワード線WLとターゲットセル101を囲むビット線BLのペアによって選択することができ、ワード線およびビット線の信号は、デコーダ回路58図3によって生成される。従って、セル101のドレインに結合されたビット線BLに正電圧が印加されると、そのソースおよびドレインの間に導電パスが形成され得る。これは、デコーダ58から適切なビット線信号を供給することで接地電位に結合される。このようにして、仮想接地は、プログラムまたは読み出しされるべき、それら選択されたフラッシュセルだけのソース端子にかかるビット線を選択的に接地電位に接続することによって形成される。以下に詳細を説明しているように、本発明によれば、プロセスに関連する帯電に対してセル101を保護する抵抗110bがワード線WLとデバイス基板102との間に供給される。図5Aから図11Eは、本発明による、プロセスに関連する帯電からワード線とフラッシュセル101とを保護するための保護装置を形成する製造プロセスを実行中のデバイス100のコアアレイ54の一部を例示した、平面図および側断面図を示している。図5A、6A、7A...11Aでは、その他の図面に関連した側断面図を示す切断線に沿った平面図が例示されている。例えば、図5Bは、図5AのB-B線に沿った断面の側面図であり、図5Cは、図5AのC-C線に沿った断面の側面図である。図示するように、一般的にデバイス100は上述した例示的方法10に従って製造される。しかし、デバイスおよび装置は、本発明の範囲内で、その他の製造プロセスおよび技術に従って形成することができる。図5Aから5Cは、p型にドープされたシリコン基板102、続いて形成されたウェル図示せず、および絶縁構造103を含み、任意のVt調整インプラントもすでに行われた後のデバイス100を例示する。基板102上には電荷捕獲絶縁層106aと電気的に等価の厚さの約半分かそれ以下の厚さを有する薄膜SiO2酸化物あるいはその他の絶縁体104が形成される。例示のデバイス100においては、薄膜絶縁体は厚さが約35Åあるいはそれ以下のSiO2である。基板102の一部分上には、電荷捕獲材料層106aから106cが配置される。各層106は薄膜絶縁体104の上に重なってよく、あるいは、別の形態では、第1層106aを基板102の真上に形成してもよい。図5Aから5Cに例示されているように、層106aから106cの一部分がウェーハの一部から除去され、基板102上に薄膜絶縁体104だけが残る。例示のデバイス100においては、下位層106aは、約70Åの厚さに形成された、SiO2あるいはその他の材料であり、電荷捕獲材料層106bは、約60から80Åの厚さに形成されたSi3N4であり、上位層106cは、厚さが約70ÅのSiO2である。基板102における、予定されたメモリアレイ54の列に沿って例えば、砒素、リン、アンチモンなどの選択的注入により、N型にドープされたビット線108が形成される。図6Aから図9Fでは、本発明の1つの形態による、プロセスに関連する帯電からフラッシュセルを保護するように、導電性のワード線を供給するために、ポリシリコン構造が形成され、選択的にイオン注入される。図6Aから6Cに示されているように、ONO層106上および露出した薄膜絶縁体104上に、任意の適切な厚さでポリシリコン層110が堆積される。図7Aから7Eにおいて、ポリシリコン110がパターニングされ、フローティングゲートあるいは電荷捕獲材料層106上にポリシリコンワード線部分110a、このワード線部分110aから間隔をあけて設けられたポリシリコン放電部分110c、ワード線部分110aと放電部分110cとの間にポリシリコン抵抗部分110bが形成される。パターニングされたポリシリコンのワード線部分110aは、ビット線108にほぼ垂直なアレイの行に沿って延び、また、抵抗部分110bは、行の端部から放電部分110cまで外側に延びており、図示している例では、列方向に沿って延びている。図8Aから8Fにおいて、注入マスク120が形成され、これにより、抵抗部分110bが覆われ、ワード線部分110aと放電部分110cが露出される。露出したポリシリコン部分110aおよび110cをn型の不純物で選択的にドーピングするよう、イオン注入122が行われる。それによって、図9Aから9Fに示しているように、注入マスク120が除去される前に、ワード線部分110aと放電部分110cとが導電性になる例えば、ドープされていない抵抗部分110bよりも実質的により導電性になる。抵抗部分110bは実質的にドーピングされていないので、この抵抗部分110bは、導電性のワード線部分110aから放電部分110cまでのパスに、約1Mオームあるいはそれ以上の抵抗を与える。図10Aから10Fにおいて、ドープされたワード線部分110aと放電部分110cの頂部に沿って、導電性の金属シリサイド124が形成される。抵抗部分110bはシリサイド化されない。図11Aから11Eに示すように、次に、第1相互接続あるいはメタル化レベルが構成される。これは、層間絶縁膜ILD材料130を含み、このILD材料130において、タングステンの導電性コンタクト132と導電性の銅あるいはアルミニウムの相互接続ルート構造134とが、ダマシン技術あるいはその他の適切なメタル化プロセス技術を使用して形成される。図示している例では、放電部分110c上のシリサイド124にコンタクト132とルート構造134とが結合されるほか、基板102上に形成されたシリサイドに直接結合されるその他のコンタクト図示せずにも結合され、その結果、次のプロセスで生じる電流に対して、別の放電路を与える。次に、さらなるメタル化プロセスとその他のバックエンド処理を行い、デバイス100を完成させる。本発明を1つ以上の実装品について記載したが、添付の請求の範囲の精神から逸脱することなく、これら例示的な実施形態を種々に変更したり、修正し得ることが理解されよう。特に、上述の要素あるいは構造アセンブリ、デバイス、回路、システムなどによって実施される様々な機能に関して、そのような要素を説明するために用いられた用語手段についての引用を含むは、特に言及されていない限り、本発明の例示的な実施形態として、ここに示された機能を実現する開示された構造と構造的に等価でないとしても、説明された要素の特定された機能を実施するすべての要素に対応するつまり、機能的に等価であることを意図している。更に、本発明の特定の特徴については、いくつかの実施形態のうちの1つとの関係においてのみ開示されているかもしれないが、そのような特徴は、必要に応じて、所定のまたは特定の応用用途において有利になるように、他の実施形態における1以上の他の特徴と組み合わせることができる。さらに、詳細な説明および特許請求の範囲において用いられる、含むincludes、有するhaving、持つhas、持つwithまたはそれらの変形の用語は、含むcomprisingという用語と同じような内包的な意味合いを意図している。なお、本実施の形態の方法は、フラッシュメモリセル101のためのワード線構造WLを製造する方法10であって、少なくとも1つのフラッシュメモリセル106のフローティングゲートあるいは電荷捕獲材料106上に導電性のワード線構造118aを形成するステップ28、30と、前記導電性のワード線構造110aと基板102との間に抵抗110bを形成するステップ32、34とを含む方法であってもよい。また、前記導電性のワード線構造110aおよび前記抵抗110bは同時に形成されてもよい。また、前記抵抗110bは相互接続処理38の前に形成されてもよい。また、前記導電性のワード線構造110aを形成するステップは、前記フローティングゲートあるいは電荷捕獲材料106上にドープされたポリシリコン110aを形成するステップ28を含み、前記抵抗を形成するステップは、前記導電性のワード線構造110aに接続された、実質的にドープされていないポリシリコン110bを形成するステップを含んでいてもよい。また、前記導電性のワード線構造110aを形成するステップは、前記フローティングゲートあるいは電荷捕獲材料106上に第1のドープされたポリシリコン110aを形成するステップを含み、前記抵抗110bを形成するステップは、前記第1のドープされたポリシリコン構造110aから間隔をあけて設けられた第2のドープされたポリシリコン構造110cを形成するステップ、および、前記第1と第2のドープされたポリシリコン構造110a、110cの間に実質的にドープされていないポリシリコン構造110bを形成するステップを含んでいてもよい。本実施の形態の装置は、フラッシュメモリアレイのワード線構造を保護するためのワード線保護装置であって、ワード線構造110aに結合されたポリシリコンの抵抗構造110bと、前記ポリシリコンの抵抗構造110bと基板102との間に結合されたポリシリコンの放電構造110cとを含む、装置である。また、前記ポリシリコンの放電構造110cと前記基板102との間に延びる薄膜絶縁体104をさらに含み、前記薄膜絶縁体104は、前記フラッシュメモリアレイ54のセル101の絶縁体層106aの約半分以下の厚さであってもよい。本実施の形態のフラッシュメモリアレイのためのワード線構造は、基板の上に配置されたポリシリコン構造110であって、メモリアレイ54の行に沿って、メモリセル101の複数のコントロールゲートを個々に形成し、ドープされたポリシリコンを含む複数のワード線部分110a、前記ワード線部分110aから間隔をあけて設けられた、ドープされたポリシリコンを含む放電部分110c、および、前記放電部分110cと前記ワード線部分110aのうちの1つとの間に個々に延び、実質的にドープされていないポリシリコンを含む、複数の抵抗部分110bを含むポリシリコン構造と、前記基板102と電気的に結合された、前記ポリシリコン構造104の前記放電部分110cに接続された結合構造104とを含むワード線構造である。また、前記ポリシリコン構造は単一構造を持っていてもよい。また、前記個々の抵抗部分110bは、前記放電部分110cと前記ワード線部分110aのうちの1つとの間に約1Mオームまたはそれ以上の抵抗を与えてもよい。ここに開示されたワード線構造の製造方法は、メモリアレイのワード線とメモリセルとを、製造中にプロセスに関連する帯電から保護するために、半導体の製造分野で利用され得る。