"集積回路が設けられたチップ領域を複数有する半導体ウエハを準備し、各前記チップ領域を区分けする前記各チップ領域の外縁に沿って貫通導体を形成し、前記各チップ領域の前記外縁より外側の格子線に沿って半導体ウエハを切断し、前記各チップ領域の前記外縁より外側の前記半導体ウエハを除去して、前記各チップ領域の前記外縁に形成された前記貫通導体を露出することを特徴とする半導体チップの製造方法。前記各チップ領域の前記外縁に沿って切断することにより、前記各チップ領域の前記外縁に形成された前記貫通導体を露出することを特徴とする請求項1に記載の半導体チップの製造方法。前記各チップ領域の前記外縁より外側の前記格子線から前記各チップ領域の前記外縁まで研削することにより、前記各チップ領域の前記外縁に形成された前記貫通導体を露出することを特徴とする請求項1に記載の半導体チップの製造方法。集積回路が設けられたチップ領域を複数有する半導体ウエハを準備し、前記集積回路が設けられている複数の各前記チップ領域の外縁に沿って貫通導体を形成し、前記各チップ領域の前記外縁を通る格子線に沿って前記半導体ウエハを切断して前記貫通導体を露出させることを特徴とする半導体チップの製造方法。前記複数の各チップ領域の前記外縁は、隣接する前記複数の各チップ領域の前記外縁とは全て異なることを特徴とする請求項4に記載の半導体チップの製造方法。前記複数の各チップ領域の前記外縁の一部は、隣接する前記複数の各チップ領域の前記外縁と同一であることを特徴とする請求項4に記載の半導体チップの製造方法。一方の面にパッドが形成された配線板と、前記配線板の前記一方の面に実装され、側面に設けられた複数の溝に埋め込まれた電極を備えた半導体チップと、前記パッド上に形成された導電材と、を備え、前記パッドと前記電極とが前記導電材によって接合されていることを特徴とする回路実装体。前記電極の一つの面は前記半導体チップの前記側面と面一であり、前記導電材が前記電極の前記一つの面に接合されていることを特徴とする請求項7に記載の回路実装体。前記導電材の一部は、前記電極と前記パッドとの間に挟まれて接合されていることを特徴とする請求項7又は8に記載の回路実装体。前記半導体チップと前記配線板との間に、接着材層を更に備えることを特徴とする請求項7から9の何れか一項に記載の回路実装体。一方の面にパッドが形成された配線板の前記一方の面上に、側面に設けられた複数の溝に埋め込まれた電極を備えた半導体チップを搭載し、前記パッド上に導電材を形成し、前記パッドと前記電極とを前記導電材によって接合することを特徴とする回路実装体の製造方法。前記電極の一つの面は前記半導体チップの前記側面と面一であり、前記導電材は前記電極の前記一つの面に接合されていることを特徴とする請求項11に記載の回路実装体の製造方法。前記導電材の一部は、前記電極と前記パッドとの間に挟まれて接合することを特徴とする請求項11又は12に記載の回路実装体の製造方法。前記半導体チップと前記配線板との間に、接着材層を形成することを特徴とする請求項11から13の何れか一項に記載の回路実装体の製造方法。そこで、本発明が解決しようとする課題は、低背実装に適した半導体チップの製造方法、回路実装体及びその製造方法を提供することである。以上の課題を解決するために、本発明は、集積回路が設けられたチップ領域を複数有する半導体ウエハを準備し、各前記チップ領域を区分けする前記各チップ領域の外縁に沿って貫通導体を形成し、前記各チップ領域の前記外縁より外側の格子線に沿って半導体ウエハを切断し、前記各チップ領域の前記外縁より外側の前記半導体ウエハを除去して、前記各チップ領域の前記外縁に形成された前記貫通導体を露出することを特徴とする半導体チップの製造方法である。本発明は、集積回路が設けられたチップ領域を複数有する半導体ウエハを準備し、前記集積回路が設けられている複数の各前記チップ領域の外縁に沿って貫通導体を形成し、前記各チップ領域の前記外縁を通る格子線に沿って前記半導体ウエハを切断して前記貫通導体を露出させることを特徴とする半導体チップの製造方法である。本発明は、一方の面にパッドが形成された配線板と、前記配線板の前記一方の面に実装され、側面に設けられた複数の溝に埋め込まれた電極を備えた半導体チップと、前記パッド上に形成された導電材と、を備え、前記パッドと前記電極とが前記導電材によって接合されていることを特徴とする回路実装体である。本発明は、一方の面にパッドが形成された配線板の前記一方の面上に、側面に設けられた複数の溝に埋め込まれた電極を備えた半導体チップを搭載し、前記パッド上に導電材を形成し、前記パッドと前記電極とを前記導電材によって接合することを特徴とする回路実装体の製造方法である。本発明によれば、ろう材がチップ本体の周側面の外側において電極とパッドに接合されているから、実装高さがチップ本体の厚み程度である。従って、本発明に係る回路実装体は、低背実装に適している。以下に、本発明を実施するための形態について、図面を用いて説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、本発明の範囲を以下の実施形態及び図示例に限定するものではない。半導体チップの構成構造図1は、半導体チップ1の斜視図である。図2は、図1に示されたII-IIに沿った断面を矢印方向に見て示した断面図である。この半導体チップ1は、いわゆるベアチップである。半導体チップ1は、チップ本体11及び複数の電極21を備える。チップ本体11は、半導体ウエハを個片化したものである。チップ本体11は、一方の面12と、一方の面12の反対側となる他方の面13とを有するとともに、一方の面12と他方の面13の間に厚みを有する。一方の面12は正方形型又は長方形型の外縁を有し、他方の面13も正方形型又は長方形型の外縁を有する。チップ本体11は、一方の面12の外縁と他方の面13の外縁とを結ぶとともに、チップ本体11の厚み部分を囲んだ周側面14を有する。また、チップ本体11は、一方の面12と他方の面13の間に基層15、集積回路層16及びパッシベーション膜17を有する。集積回路層16が基層15上に形成され、パッシベーション膜17が集積回路層16上に成膜されている。パッシベーション膜17の表面がチップ本体11の一方の面12であり、一方の面12の反対側であって基層15の表面が他方の面13である。基層15、集積回路層16及びパッシベーション膜17の周縁がチップ本体11の側周面14を構成する。基層15は、例えばシリコン又はGaAs等の半導体からなる。集積回路層16には、各種電気素子例えば、ダイオード、トランジスタ、抵抗、コンデンサ、メモリセル等及び配線等からなる集積回路が形成されている。パッシベーション膜17は、酸化シリコン又は窒化シリコンを含む。チップ本体11は、周側面14に凹設された複数の溝18を有する。これら溝18は、チップ本体11の一方の面12から他方の面13にかけて厚み方向に延びている。これら溝18は、互いに平行となって、周側面14に沿って周方向に配列されている。これら溝18には、電極21が埋め込まれている。電極21はチップ本体11の一方の面12、他方の面13及び周側面14において露出している。電極21の一方の端面22がチップ本体11の一方の面12に揃っており、電極21の他方の端面23がチップ本体11の他方の面13に揃っており、電極21の一の側面24がチップ本体11の周側面14に揃っており、電極21の他の側面が溝18の内面に密着している。なお、電極21の一方の端面22がチップ本体11の一方の面12に対して凹んでいてもよい。また、電極21の他方の端面23がチップ本体11の他方の面13に対して凹んでいてもよい。これら電極21は、集積回路層16に形成された配線や各種電気素子の端子に接続されている。これら電極21は、集積回路層16に含まれる集積回路の入出力電極である。これら複数の電極21のうち1つ又は幾つかが、集積回路層16に含まれる集積回路に接続されていないダミー電極であってもよい。もちろん、これら電極21のなかにダミー電極が存在せず、すべての電極21が入出力電極であってもよい。プリント回路実装体の構成構造図3は、プリント回路実装体50を示した斜視図である。図4は、プリント回路実装体50を分解して示した分解斜視図である。図5は、図3に示されたIII-IIIに沿った断面を矢印方向に見て示した断面図である。図6~図9は、変形例に係るIII-III断面図である。図3~図9に示すように、プリント回路実装体50は、半導体チップ1、プリント配線板printedwiringboard51及び複数のろう材導電材55等を備える。このプリント配線板51は、リジッド基板又はフレキシブル基板である。また、プリント配線板51は、片面基板、両面基板又は多層基板である。片面基板とは、プリント配線板51の一方の面52に配線パターンが形成されたものである。両面基板とは、プリント配線板51のである一方の面52と他方の面53の両面に配線パターンが形成されたものである。多層基板とは、積層された多数の絶縁体層の各層間に配線パターンが形成されたものである。プリント配線板51の一方の面52上には、枠状に配列された複数のパッドランド54が形成されている。チップ本体11の一方の面12がプリント配線板51の一方の面52に向けられて、チップ本体11が、複数のパッド54からなる枠状列の内側においてプリント配線板51の一方の面52上に搭載されている。接着材層56がチップ本体11の一方の面12とプリント配線板51の一方の面52との間に挟まれて、チップ本体11の一方の面12とプリント配線板51の一方の面52が接着材層56によって接着されている。接着材層56は、ダイアタッチメントフィルム、絶縁性接着剤、異方導電性接着剤、アンダーフィル材その他の接着剤からなる。なお、図6に示すように、接着材層56が省略され、チップ本体11の一方の面12とプリント配線板51の一方の面52が接してもよい。図5~図9に示すように、半導体チップ1の電極21がパッド54に近接している。具体的には、図5、図6、図8に示すように、半導体チップ1の電極21の一部又は全体がパッド54の一部に重なっている。図5、図6では、電極21の一部がパッド54の一部に重なっている状態を示す。図8では、電極21の全体がパッド54の一部に重なっている状態を示す。なお、図7に示すように、接着材層56の有無に関わらず、電極21がパッド54に重なっていなくてもよい。図5~図9に示すように、ろう材55がパッド54に搭載され、ろう材55とパッド54が接合されている。ろう材55がチップ本体11の周側面14の外に配置され、電極21の側面24とろう材55が接合されている。なお、図8、図9に示すように、ろう材55の一部が電極21の一方の端面22とパッド54の間に入り込んで、電極21の一方の端面22とパッド54がろう材55の一部によってろう接半田付けされてもよい。電極21の一方の端面22がチップ本体11の一方の面12に対して凹んでいる場合、接着材層56が無いときには、電極21の一方の端面22とパッド54がろう材55の一部によってろう接半田付けされても、チップ本体11の一方の面12とプリント配線板51の一方の面52が接する。図5、図7に示すように、接着材層56が、チップ本体11の一方の面12とプリント配線板51の一方の面52との間から、電極21とパッド54の重なった部分にはみ出ている。そのため、図5に示すように、電極21の一部がパッド54の一部に重なっている場合には、電極21の一部又は全体が接着材層56によってパッド54の一部に接着されている。なお、図8、図9に示すように、接着材層56がチップ本体11の一方の面12とプリント配線板51の一方の面からはみ出ていなくてもよい。ろう材55は導体からなる。具体的には、ろう材55は半田、金その他の金属材料からなる。半導体チップ1は、以上のようにして、プリント配線板51の一方の面52上に表面実装されている。なお、チップ本体11の他方の面13がプリント配線板51の一方の面52に向けられて、チップ本体11がプリント配線板51の一方の面52上に搭載されていてもよい。半導体チップの製造方法1半導体チップ1について説明する。図10は、半導体ウエハ111の平面図である。図11は、図10のXI-XIに沿った断面を矢印方向に見て示した断面図である。この半導体ウエハ111から複数の半導体チップ1を製造する。半導体ウエハ111はチップ本体11よりも大きな半導体基板であって、複数のチップ本体11を半導体ウエハ111から取ることができる。半導体ウエハ111は、シリコン又はGaAs等の半導体からなる基層115上に集積回路層116が形成され、酸化シリコン又は窒化シリコンを含むパッシベーション膜117が集積回路層116上に積み重ねられている。半導体ウエハ111は、格子線G1によって複数のマス目セルCに区分けされている。各マス目C内には、マス目Cよりも僅かに小さい正方形型又は長方形型のチップ領域Aがある。集積回路層116には、それらチップ領域Aごとに集積回路が設けられている。格子線G1および矩形状のチップ領域Aのいずれも、文字通り凹凸等がある訳ではないので、目視により確認することはできない。そこで、後程示すようなこれらのラインに沿って切断するプロセスや切削するプロセスは、CAD等でコントロールすることにより行う。図12に示すように、半導体ウエハ111の一方の面112上全体に感光材であるレジスト130を塗布した後、そのレジスト130の露光現像をすることによってレジスト130に複数の開口131を形成する。ここで、一つのマス目C内につき、複数の開口131を配置させる。また、それぞれのマス目C内において、複数の開口131を正方形型又は長方形型に配列させ、複数の開口131をチップ領域Aの外縁上に位置させ、チップ領域Aの外縁がこれら開口131の中心を通るようにする。次に、レジスト130をマスクとして、半導体ウエハ111のうち開口131内をエッチングする。これにより、図13及び図14に示すように、半導体ウエハ111の一方の面112に複数のビアホール118を形成する。この際、ビアホール118を基層115まで至らせるが、ビアホール118を半導体ウエハ111の他方の面113まで貫通させず、ビアホール118の深さを半導体ウエハ111の厚さよりも浅くする。なお、図15に示すように、ビアホール118を半導体ウエハ111の他方の面113まで貫通させてもよい。レーザー光照射法によってビアホール118を形成してもよい。つまり、半導体ウエハ111の一方の面112のうちチップ領域Aの外縁にレーザー光を照射することによって、複数のビアホール118を半導体ウエハ111に形成してもよい。レーザー光照射法によってビアホール118を形成する場合には、レジスト130を省略することもできる。ビアホール118の形成後、レジスト130を剥離する。次に、図16に示すように、メッキ法によってビアホール118内に導体121を成長させることで、ビアホール118内に導体121を埋め込む。前の工程で形成したビアホール118が貫通孔である場合には、ビアホール118内に導体121を埋め込むことによって、導体121が半導体ウエハ111の一方の面112から他方の面113に貫通し、貫通導体導体121が形成される。なお、金属ナノペーストをビアホール118内に注入して、その金属ナノペーストを硬化することで、ビアホール118内に導体121を埋め込んでもよい。次に、図17に示すように、半導体ウエハ111の他方の面113を研削することによって、半導体ウエハ111を薄くする。前の工程で形成したビアホール118が貫通孔でない場合には、半導体ウエハ111の研削工程によって、導体121を半導体ウエハ111の他方の面113で露出させて、導体121を半導体ウエハ111の一方の面112から他方の面113に貫通させた状態にし、貫通導体導体121を形成する。なお、導体121の両端面をライトエッチングすることによって、導体121の一端面を半導体ウエハ111の一方の面112に対して凹ませるとともに、導体121の他端面を半導体ウエハ111の他方の面113に対して凹ませてもよい。次に、図18に示すように、ダイサーを用いて半導体ウエハ111を格子線G1に沿って切断することによって、半導体ウエハ111を細分割する。つまり、格子線G1が切断線であり、半導体ウエハ111から複数の個片体101を切り出す。1つの個片体101の周側面切断面114の内側において複数の導体121が正方形型又は長方形型に配列されている。これら個片体101は半導体チップ1よりもサイズが大きい。次に、図19に示すように、ダイサーを用いて個片体101をチップ領域Aの外縁に沿って切断することで、個片体101の枠状縁部分チップ領域Aよりも外側の部分を切り落として、1つの個片体101から1つの半導体チップ1を取り出す。この際、1つの個片体101に設けられた複数の導体121をチップ領域Aの外縁に沿って切断するので、これら導体121の半体である電極21の側面24が切断面となり、側面24が露出される。なお、チップ領域Aの外縁に沿って個片体101を切断するのではなく、個片体101の周側面114をチップ領域Aの外縁まで研削することによって、1つの個片体101から1つの半導体チップ1を取り出してもよい。個片体101の周側面114をチップ領域Aの外縁まで研削すれば、複数の導体121も露出されて、これら導体121が半体となる。これら導体121の半体が電極21である。半導体チップの製造方法2上述の半導体チップの製造方法1では、ダイサーを用いて半導体ウエハ111を複数の個片体101に細分割した後に、個片体101の枠状縁部分チップ領域Aよりも外側の部分を切断又は研削により除去した。それに対して、製造方法2では、図20に示すように、ダイサーによって半導体ウエハ111及び導体121をチップ領域Aの外縁に重なった格子線G2に沿って切断することによって、半導体ウエハ111を直接的に複数の半導体チップ1に細分割する。勿論、導体121は半分に切断される。以上に説明した相違点を除いて、半導体チップの製造方法2は、上述の半導体チップの製造方法1と同様である。半導体ウエハ111から直接的に複数の半導体チップ1を切り出したから、この製造方法2は上述の製造方法1よりも工程数が少ない。半導体チップの製造方法3上述の半導体チップの製造方法1では、格子線G1の各マス目C内にあるチップ領域Aの外縁に沿って複数のビアホール118を配列するように、複数のビアホール118をチップ領域Aの外縁に形成した。それに対して、図21に示すように、複数のビアホール118を格子線G1に沿って配列するように、複数のビアホール118を格子線G1上に形成してもよい。この際、格子線G1がこれらビアホール118の中心を通るようにする。従って、マス目Cがチップ領域となる。その後、ビアホール118内に導体121を埋め込み、半導体ウエハ111の他方の面113を研削する。そして、ダイサーを用いて半導体ウエハ111を格子線G1に沿って切断することによって、半導体ウエハ111を複数の半導体チップ1に細分割する。この際、導体121も切断するので、導体121が隣り合う二つの半導体チップ1の電極21に分割される。以上に説明した相違点を除いて、半導体チップの製造方法3は、上述の半導体チップの製造方法1と同様である。製造方法3によって細分割された半導体チップ1と、製造方法1,2によって半導体チップ1のサイズが同じであれば、半導体ウエハ111から取り出せる半導体チップ1の数は、製造方法3の方が製造方法1,2よりも多い。プリント回路実装体の製造方法1プリント回路実装体50の製造方法について説明する。上述の半導体チップの製造方法1、2又は3によって製造された半導体チップ1をプリント配線板51の一方の面52上に表面実装する。具体的には、まず、図22に示すように、印刷法等によって半導体チップ1の電極21の側面24又はプリント配線板51のパッド54にろう材例えば、半田ペースト55を塗り付ける。次に、図23に示すように、チップ本体11の一方の面12又は他方の面13をプリント配線板51の一方の面52に向けて、チップ本体11とプリント配線板51を互いに近づける。こうして、チップ本体11をプリント配線板51の一方の面52のうち複数のパッド54からなる列の内側に搭載する。この際、チップ本体11とプリント配線板51を接着材によって接着してもよいし、接着材を用いなくてもよい。チップ本体11をプリント配線板51の一方の面52に搭載する際には、電極21をパッド54に近接させる。電極21の一部又は全体をパッド54の一部に重ねてもよい。次に、ろう材55をリフローすることによって、ろう材55を電極21の側面24に接合するとともに、ろう材55をパッド54に接合する。以上によりプリント回路実装体50が完成する図3参照。プリント回路実装体の製造方法2まず、図24に示すように、チップ本体11の一方の面12又は他方の面13をプリント配線板51の一方の面52に向けて、チップ本体11とプリント配線板51を互いに近づける。こうして、チップ本体11をプリント配線板51の一方の面52のうち複数のパッド54の内側に搭載する。この際、チップ本体11とプリント配線板51を接着材によって接着してもよいし、接着材を用いなくてもよい。チップ本体11をプリント配線板51の一方の面52に搭載する際には、電極21の一部又は全体をパッド54の一部に重ねるか、電極21がパッド54に近接させる。次に、半田ごて又はスポット半田付け装置によってろう材55を加熱しながらろう材55をパッド54に接合するとともに、そのろう材55を電極21の側面24に接合する。以上によりプリント回路実装体50が完成する図3参照。変形例1に係るプリント回路実装体図25に示すように、2つの半導体チップ1がスタックされている。上の半導体チップ1の電極21と下の半導体チップ1の電極21が重なっている。ろう材55は、上の半導体チップ1の電極21の側面24にも、下の半導体チップ1の側面24にも接合されている。半導体チップ1がメモリである場合、上の半導体チップ1の複数の電極21のうちバス用電極と、下の半導体チップ1の複数の電極21のうちバス用電極とがろう材55によって電気的に導通している。また、上の半導体チップ1の複数の電極21のうちデータ用電極と、下の半導体チップ1の複数の電極21のうちデータ用電極とがろう材55によって電気的に導通している。また、また、上の半導体チップ1の複数の電極21のうちセレクト用電極と、下の半導体チップ1の複数の電極21のうちダミー用電極とが、ろう材55によって電気的に導通している。図25に示されたプリント回路実装体50Aを製造するに際しては、上述のプリント回路実装体の製造方法1の場合と同様に、ろう材55をパッド54に塗り付けて、2つの半導体チップ1をプリント配線板51上に積み重ねた後、リフローによってろう材55を上の半導体チップ1の電極21の側面24及び下の半導体チップ1の電極21の側面24に接合する。又は、上述のプリント回路実装体の製造方法2の場合と同様に、2つの半導体チップ1をプリント配線板51上に積み重ねた後、半田ごて又はスポット半田付け装置によってろう材55を上の半導体チップ1の電極21の側面24及び下の半導体チップ1の電極21の側面24に接合するとともに、ろう材55をパッド54に接合する。なお、図25では、半導体チップ1の数が2であるが、積み重ねられた半導体チップ1の数が3以上であってもよい。変形例2に係るプリント回路実装体上述の説明では、配線板がプリント配線板51であった。プリント配線板51をインターポーザー基板に代えてもよい。勿論、プリント配線板51と同様に、インターポーザ基板の内部や表面には配線が設けられ、インターポーザー基板の表面にパッドが形成されている。インターポーザー基板の両面のうち半導体チップ1が実装された面上に封止層が積み重ねられ、半導体チップ1及びろう材55が封止層に埋め込まれている。但し、封止層を省略し、半導体チップ1が露出していてもよい。効果本発明の実施の形態やその変形例は、以下のような効果を奏する。ろう材55は、チップ本体11の一方の面12とプリント配線板51の一方の面52の間に挟まれているわけではない。つまり、ろう材55は、チップ本体11の周側面14の外側において電極21の側面24とパッド54に接合されている。そのため、実装高さはチップ本体11の厚み程度であり、本実施形態の実装方式は低背実装に適している。図5、図7~図9に示すように、接着材層56がチップ本体11の一方の面12とプリント配線板51の一方の面52に存在する場合、実装強度が高い。接着材層56の有無に関わらず、チップ本体11がプリント配線板51の一方の面52に載せられて、チップ本体11が複数のろう材55によって囲われているから、実装強度が高い。ろう材55とパッド54の接合面と、ろう材55と電極21の接合面が平行ではなく、略垂直である。そのため、それら接合面に同じような剪断荷重が掛からない。例えば、プリント配線板51の一方の面52に沿う方向の荷重がチップ本体11に掛かった場合、ろう材55とパッド54の接合面には剪断力が掛かるが、ろう材55と電極21の接合面には剪断力が掛からない。よって、半田55の強度が高い。本実施形態や変形例に係る実装方式は、ワイヤボンディング方式よりも実装エリアがせまい。本実施形態や変形例に係る実装方式は、高密度実装に適している。電極21の側面24がチップ本体11の周側面14に揃っているから、ろう材55が横方向に大きく盛り上がらない。そのため、実装エリアが広がることを抑えられる。本発明の実施形態及び変形例を説明したが、本発明の範囲は、上述の実施の形態に限定するものではなく、特許請求の範囲に記載された発明の範囲とその均等の範囲を含む。以下に、この出願の願書に最初に添付した特許請求の範囲に記載した発明を付記する。付記に記載した請求項の項番は、この出願の願書に最初に添付した特許請求の範囲の通りである。付記<請求項1>集積回路が設けられたチップ領域を複数有する半導体ウエハを準備し、各前記チップ領域を区分けする前記各チップ領域の外縁に沿って貫通導体を形成し、前記各チップ領域の前記外縁より外側の格子線に沿って半導体ウエハを切断し、前記各チップ領域の前記外縁より外側の前記半導体ウエハを除去して、前記各チップ領域の前記外縁に形成された前記貫通導体を露出することを特徴とする半導体チップの製造方法。<請求項2>前記各チップ領域の前記外縁に沿って切断することにより、前記各チップ領域の前記外縁に形成された前記貫通導体を露出することを特徴とする請求項1に記載の半導体チップの製造方法。<請求項3>前記各チップ領域の前記外縁より外側の前記格子線から前記各チップ領域の前記外縁まで研削することにより、前記各チップ領域の前記外縁に形成された前記貫通導体を露出することを特徴とする請求項1に記載の半導体チップの製造方法。<請求項4>集積回路が設けられたチップ領域を複数有する半導体ウエハを準備し、前記集積回路が設けられている複数の各前記チップ領域の外縁に沿って貫通導体を形成し、前記各チップ領域の前記外縁を通る格子線に沿って前記半導体ウエハを切断して前記貫通導体を露出させることを特徴とする半導体チップの製造方法。<請求項5>前記複数の各チップ領域の前記外縁は、隣接する前記複数の各チップ領域の前記外縁とは全て異なることを特徴とする請求項4に記載の半導体チップの製造方法。<請求項6>前記複数の各チップ領域の前記外縁の一部は、隣接する前記複数の各チップ領域の前記外縁と同一であることを特徴とする請求項4に記載の半導体チップの製造方法。<請求項7>一方の面にパッドが形成された配線板と、前記配線板の前記一方の面に実装され、側面に設けられた複数の溝に埋め込まれた電極を備えた半導体チップと、前記パッド上に形成された導電材と、を備え、前記パッドと前記電極とが前記導電材によって接合されていることを特徴とする回路実装体。<請求項8>前記電極の一つの面は前記半導体チップの前記側面と面一であり、前記導電材が前記電極の前記一つの面に接合されていることを特徴とする請求項7に記載の回路実装体。<請求項9>前記導電材の一部は、前記電極と前記パッドとの間に挟まれて接合されていることを特徴とする請求項7又は8に記載の回路実装体。<請求項10>前記半導体チップと前記配線板との間に、接着材層を更に備えることを特徴とする請求項7から9の何れか一項に記載の回路実装体。<請求項11>一方の面にパッドが形成された配線板の前記一方の面上に、側面に設けられた複数の溝に埋め込まれた電極を備えた半導体チップを搭載し、前記パッド上に導電材を形成し、前記パッドと前記電極とを前記導電材によって接合することを特徴とする回路実装体の製造方法。<請求項12>前記電極の一つの面は前記半導体チップの前記側面と面一であり、前記導電材は前記電極の前記一つの面に接合されていることを特徴とする請求項11に記載の回路実装体の製造方法。<請求項13>前記導電材の一部は、前記電極と前記パッドとの間に挟まれて接合することを特徴とする請求項11又は12に記載の回路実装体の製造方法。<請求項14>前記半導体チップと前記配線板との間に、接着材層を形成することを特徴とする請求項11から13の何れか一項に記載の回路実装体の製造方法。"