"第1ウェハ上の第1接点を第2ウェハ上の第2接点に電気結合する方法であって、前記第1接点は剛性材料を含み、前記第2接点は前記剛性材料に比べて展性のある材料を含み、両方を接触させると、前記剛性材料が前記展性材料に入り込むように結合し、前記剛性材料および前記展性材料はともに導電性であり、前記方法は:前記剛性材料を前記展性材料と接触させるステップ;前記剛性材料を前記展性材料へ入り込ませるために、前記第1接点および前記第2接点の何れか一方に力を加えるステップ;前記展性材料を軟化させるために、前記剛性材料および前記展性材料を加熱するステップ;および、予め特定された領域内に前記展性材料を拘束するステップを備える方法。前記展性材料の境界を成し、前記拘束ステップを実行する形状のウェルを前記第2ウェハ上に形成するステップを更に備える、請求項1の方法。前記形成するステップが、前記第2ウェハの特定領域だけに境界画成材料を付与するステップを更に含む、請求項2の方法。前記形成するステップが、前記第2ウェハの基板に凹部を生成するステップを更に含む、請求項2の方法。前記形成するステップが、前記第2ウェハのICパッド上に前記展性材料を付与するステップを更に含み、前記ICパッドは、前記ICパッド近傍に配置される前記第2ウェハのカバーガラスおよび前記第2ウェハ上の誘電体の少なくとも一方に対してくぼんでいて、前記展性材料は、その一部が前記ICパッドの上面に置かれ、その一部が前記カバーガラスまたは誘電体またはその両方の上面に置かれ、それにより、前記ICパッド上の前記展性材料の外表面部は、前記カバーガラスまたは前記誘電体またはその両方の上に配置される前記展性材料の別の部分と異なる高さになる、請求項2の方法。前記剛性接点をプロファイル化することにより前記第1ウェハ上にウェルを形成するステップを更に備える、請求項1の方法。二つのチップ上の相補接点間に形成される接続であって:前記二つのチップの内の第1チップ上の第1電気接点と;前記二つのチップの内の第2チップ上の第2電気接点と;前記第1および第2電気接点を物理的かつ電気的に結合するボンディングメタルと;前記ボンディングメタルの周囲の境界を成して前記ボンディングメタルが前記接点から横方向に膨れたり、クリープしたりするのを防ぐ材料と;を備える接続。前記第2電気接続の一部は、前記ボンディングメタルの周囲の境界を画成する前記材料を含む、請求項7の接続。前記第1電気接続の一部は、前記第2電気接続の一部により取り囲まれる、請求項7の接続。前記ボンディングメタルの周囲の境界を画成する前記材料が、誘電体、フォトレジストおよびエポキシの内の一つを含む、請求項7の接続。前記第1電気接続は:物理的には孤立しているが、前記第1電気接続と前記第1チップ上のICパッドとを電気接続するバリア層を有する、請求項10の接続。前記バリア層は、Ni、Cr、TiPt、Ti/Pd/Pt、TiPt/Au、Ti/Pd、Ti/Pd/Au、Ti/Pd/Pt/Au、TiW、Ta、TaN、TaWおよびWの内の一つを含む、請求項11の接続。前記第2電気接続は:物理的には孤立しているが、前記第1電気接続と前記第1チップ上のICパッドとを電気接続するバリア層を有する、請求項10の接続。前記バリア層は、Ni、Cr、TiPt、Ti/Pd/Pt、TiPt/Au、Ti/Pd、Ti/Pd/Au、Ti/Pd/Pt/Au、TiW、Ta、TaN、TaWおよびWの内の一つを含む、請求項13の接続。前記ボンディングメタルの周囲の境界を画成する前記材料は、誘電体、フォトレジストおよびエポキシの内の一つを含み、前記二つのチップそれぞれと物理的に接触するような高さを有する、請求項7の接続。前記ボンディングメタルの周囲の境界を画成する前記材料は、前記第1および第2電気接点の内の一方が、前記第1または第2電気接点の内の他方にペネトレーションするのを防ぐような高さを有する、請求項7の接続。第1チップを第2チップへ接続するためのシステムであって:第1金属材料を含む前記第1チップ上のポストと;前記第2チップの外表面から前記第2チップ内の場所まで延びて、前記第2チップ内にウェルを画成するくぼんだ壁と;前記ウェル内の前記くぼんだ壁の表面上の導電性拡散層材料と;前記ポスト上の導電性展性材料と;を備え、前記ポストは、前記導電性展性材料が前記ウェル内で変形するように前記ウェルへ挿入可能に寸法決めされ、前記導電性展性材料に対して少なくともタック温度まで加熱すると、前記第1チップと前記第2チップとの間に導電性経路を生成するように前記拡散層との導電性タック接続を形成する、システム。前記くぼんだ壁は、挿入動作中に前記ポストを前記ウェルとアライメントさせるのを支援するように寸法決めされた、前記外表面の形状を有する、請求項17のシステム。前記くぼんだ壁は、部分的に充填されたバイアの一部を含む、請求項18のシステム。前記くぼんだ壁は、部分的に充填されたバイアの一部を含む、請求項17のシステム。前記ポストと、前記拡散層材料と、前記導電性展性材料とが、くぼんだ前記ウェルを充填する、請求項18のシステム。前記ポストと、前記拡散層材料と、前記導電性展性材料とが、くぼんだ前記ウェルを充填する、請求項17のシステム。互いにハイブリッド化される一対のチップであって:第1チップを第2チップへ電気接続する導電性経路を備え、前記導電性経路はクラスI、クラスII、クラスIIIおよびクラスIV型のウェル接続の内の一つを含む、一対のチップ。二つのチップ間の電気接続であって:前記二つのチップの内の第1チップ上のICパッドと;前記二つのチップの内の第2チップ上のICパッドと;前記第1チップの前記ICパッド上の第1バリアメタルと;前記第2チップの前記ICパッド上の第2バリアメタルと;前記第1バリアメタルと前記第2バリアメタルとの間でトラップされ、前記両バリアメタルとは異なる導電性展性メタルと;を備え、前記第1バリアメタル、前記導電性展性メタルおよび前記第2バリアメタルは、前記第1チップの前記ICパッドと前記第2チップの前記ICパッドとの間に導電路を形成する、電気接続。前記導電性展性メタルと、前記第1および第2バリアメタルの内の一方との間に配置される剛性メタル材料を更に備える、請求項24の電気接続。前記導電性展性メタルは、1000°C未満の融点を有する金属または合金を含み;および、前記剛性メタル材料は、前記導電性展性メタルの前記融点より少なくとも50°C高い融点を有する金属または合金を含む、請求項25の電気接続。前記第1バリアメタル、前記第2バリアメタル、導電性展性メタルおよび剛性メタル材料が、集合的にポストおよびペネトレーション接続を形成する、請求項25の電気接続。前記剛性メタルと前記展性メタルとの間に配置される拡散バリアを更に備える、請求項25の電気接続。前記第1バリアメタルが、前記第1チップの前記ICパッドを覆う、請求項24の電気接続。前記第2バリアメタルが、前記第2チップの前記ICパッドを覆う、請求項24の電気接続。前記剛性メタルと、前記第1バリアおよび前記第2バリアの少なくとも一方とが同一金属を含む、請求項25の電気接続。実際、半導体技術には、以下を含む多くの問題が依然として残っている。すなわち、使用するパッケージ化が大きく拡張性がないこと;組立コストが半導体のようには低下しないこと;チップコストが面積に比例し、最高性能のプロセスが最も高価であるが、実際に高性能プロセスを必要とするのはチップ面積の一部に限られること;現行プロセスは電圧および他の技術の制約を受けていること;設計者は一つのプロセスおよび一つの材料の設計制約を受けること;チップ対チップスルーパッケージ接続には、ハイパワーパッドドライバが必要であること;些細な設計ミスの小さな変更つまり修正であっても、全体を新規チップとするために、一つ以上の新規マスクの製作が必要であること;全体が新規チップになると、マスクコストだけでも何百万ドルも必要になること;個々のチップは検査が困難で複雑化し、チップの組み合わせとなると、パッケージ化前の検査が更に困難であること。従って、従来技術では、一つ以上の上記課題に取り組むことができる技術に対する大きなニーズがある。本発明者らは、ウェハ、予め形成したプリフォームサードパーティチップ、またはドープした半導体基板を貫通するバイアにより、チップ対チップ電気接続を容易に形成するプロセスを開発した。本明細書で説明する各態様は、本手法で有用であり、チップを相互に結合する汎用分野における改良を提示する。一態様は、第1ウェハ上の第1接点を第2ウェハ上の第2接点に電気結合する方法を含み、第1接点は剛性材料を含み、第2接点は剛性材料に比べて展性のある材料を含み、両方を接触させると剛性材料が展性材料に入り込むpenetrateように結合し、剛性材料および展性材料はともに導電性であり、この方法は、剛性材料を展性材料と接触させるステップ、剛性材料を展性材料へ入り込ませるために第1接点または第2接点の何れか一方に力を加えるステップ、展性材料を軟化させるために剛性材料および展性材料を加熱するステップ、および予め特定された領域内に展性材料を拘束するステップを含む。別の態様は、展性材料の境界を成し、上記拘束ステップを実行する形状のウェルを第2ウェハ上に形成するステップを含む。更に別の態様は、第2ウェハのICパッド上に展性材料を付与するステップを含み、ICパッドは、ICパッドに近接して配置される第2ウェハのカバーガラスおよび第2ウェハ上の誘電体の少なくとも一方に対してくぼんでおり、展性材料は、その一部がICパッドの上面に置かれ、一部がカバーガラスまたは誘電体またはその両方の上面に置かれる。それにより、ICパッド上の展性材料の外表面部は、カバーガラスまたは誘電体またはその両方の上に配置される展性材料の、別の部分と異なる高さになる。別の態様は、二つのチップ上の相補接点間に形成される接続を含み、この接続は、二つのチップの内の第1チップ上の第1電気接点と、二つのチップの内の第2チップ上の第2電気接点と、第1と第2電気接点を物理的かつ電気的に結合するボンディングメタルと、ボンディングメタル周囲の境界を成してボンディングメタルが接点から横方向に膨れたり、クリープしたりするのを防ぐ材料とを含む。本明細書で説明する利点および特徴は、代表的な実施の形態から得られる多くの利点および特徴の内の僅かでしかなく、本発明の理解を助けるために提示するに過ぎない。言うまでもなく、これらは特許請求の範囲で定義される本発明を制限したり、特許請求の範囲の均等物を制限したりすると解釈すべきものではない。例えば、これら利点のいくつかが相互に矛盾し、単一の実施の形態に同時にあてはまらないことがある。同様に、いくつかの利点が本発明の一態様にあてはまるものの、他の態様にはあてはまらない場合がある。従って、特徴および利点のこの概要が、均等を判定する際の手掛かりになると考えるべきではない。本発明の追加の特徴および利点は、以下の説明、図面、および特許請求の範囲から明らかになろう。最初に、言うまでもないが、本明細書で用いる用語ウェハは、特定の説明がチップを切り出せるウェハ全体のみをさしている、例えば、8インチか12インチのウェハ、チップ対ウェハかダイ対ウェハ、ウェハ対ウェハ、またはウェハスケールの処理をさしている、ということが明白かつ限定的でない限り、用語チップ、ダイおよびウェハの全てを、交換可能にその範囲に含むよう意図している。その用語の使用が、技術的観点からみて、用語チップまたはダイで置換した場合に意味をなせば、これらの用語がやはり意図されている。更に、本明細書でウェハまたはチップまたはウェハまたはダイを実質的に参照するのは、上記条件が満たされない限り、不注意による重複と見なすべきである。一般に、本明細書で説明する態様の特定の実施により、深いバイア、高い再現性、制御されたキャパシタンスおよび抵抗、およびバイアと、バイアが貫通するウェハまたは基板との間の電気絶縁、を可能にする単純で制御可能な様式で、完全に形成された電子デバイス、アクティブな光デバイスまたは電気光デバイスを含む二つ以上のウェハ間の接続を形成することが可能になる。本プロセスの実施により、幅が狭くすなわち、約15μm幅以下までかつ、5:1~10:1のオーダーのアスペクト比がより代表的ではあるが、3:1のオーダーおよび30:1にもなる深さ対幅の比率の、チップを貫通するほど深いすなわち、約50μmを超える深さまで、導電バイアを形成することが可能になる。更に、本発明者らの手法により、バイアが貫通するチップ部分が電気的にアクティブになるという条件で、それが可能になるという利点がある。特に、本発明者らは、通路を通って伝わる導電体からドープされた半導体を、その側壁により絶縁する通路を用いて、ウェハのドープされた半導体部分を通る電気的アクセスを提供するのを可能にした。更に、本発明者らのプロセスは、狭い通路に都合がよいすなわち、約15μm幅または場合によってはそれ未満一方、一定でかつ許容できるキャパシタンスおよび抵抗を維持するために、絶縁材料および導電体の厳しい厚さ制御を可能にする。更に、本発明者らの手法は、円形であれば、直径が0.1μmから15μmのパッドを有する接点を形成する際の使用に適している。上限は制限がなく、本発明者らの手法によれば、他の手法では一般に不可能な統合を可能にするそれ15μm未満の寸法だけが制限を受け、下限は、現在利用可能なフォトリソグラフィ技術に依存する。言いかえると、より狭い画成が可能なフォトリソグラフィ技術の進歩により、現在の制限を更に下げることが可能になる。更に、数百、数千μmの長さとなるはんだ接点とは異なり、またはやはり数千μmの長さとなり、従ってチップ間インピーダンスをドライブする大きなパッドドライバが必要なことが多いワイヤーボンディング接点とは異なり、本発明者らの手法によれば、本発明者らは、チップ間の寄生電気の影響をずっと低下させることができる非常に短い接点10μm以下を用いることができる。本発明者らの代表的な接点は、相補的接点により統合される前は、展性材料後述し定義するの幅の3倍以下の接点間隔を有する例えば、初期接点が高さ8μmの場合、接点間隔は約25μmまでとする。本発明者らの手法によれば約20μm以下の離間距離でチップのスタックが可能になる。本発明者らは約1μm間隔未満で実行できることを実証しているが、実用的には10μm以下の間隔が代表値である。一般に、最小値は、パッド間の距離が最大間隔を示す最大高さの点で接触している場合、結合される2枚のウェハの最近接表面のトポロジー凹凸で決まる。本発明者らの手法によれば、50μm以下のピッチで接点を形成することが可能になる。本発明者らはピッチは7μmまで狭くできることを実証しているが、代表値としては、約25μm以下のピッチが用いられ、繰り返しになるが、その限界は、現在利用可能フォトリソグラフィ技術に依存する。技術の進歩によりピッチは狭められる。幾つかの変形形態の特徴は、下記の内の一つ以上を含む:1平方センチあたり数百万接点の潜在的能力がある;電気的、機械的、および熱的な付着が同時に発生する;弱い力で付与するが高強度接続を生み出す1,000kg/cm2のオーダー;経済的なスケールメリットで接続がなされる;非平面ウェハに適合する;大部分の処理がウェハ規模で実施できる例えば、8、10または12インチウェハの10μmGaAs基板;プロセスはチップ対チップ、チップ対ウェハ、またはウェハ対ウェハに基づいて行うことができる;プロセスは電気的に接地される;接続は、サードパーティが供給するチップとともに使用できるように、プリフォームされたすなわちデバイスを装着したチップ上で行われる;バイアを作製してから多数のチップを接続する;チップの組み合わせを検査してから恒久的に接続でき、必要に応じて再加工できる;異なる技術を混合し、組み合わせるすなわち、GaAsをInPへ、InPをSiへ、GaAsをSiへ、SiGeをSiへ等、および例えば、セラミック、LCPまたはガラスで作製される絶縁ウェハさえも;経済的に有利な半導体プロセスのチップサイズパッケージを生成する能力がある;低速度機能をコアプロセス、高価なプロセスから外すことができ、それでも単一チップ同様に回路セット全体を作動させることができ、個々のチップの設計を、利用可能な多様な電圧、技術、および材料の利点を享受し、その特定の設計に最適にできる;本設計の他の態様に要求される技術とは無関係である;オフチップ通信off―chipcommunicationが強化される;重複する開発設計コストを吸収しなくても、コア設計を多数の製品内に活用するのを可能にするチップレベル設計のモジュール化を進めるのに役立つ;および、必要以上に高価で高速な技術で低速度回路を形成しなくてもよいように、速度を技術形式と合わせることができる。全体的には、本発明者らのプロセスは、ドープした基板とともに用いることができるが、基板を短絡することはなく、従って、それが貫通する基板の電荷と反対の電荷を搬送することができるスルーウェハ電気接点を用いてチップ対チップ接続を生成する能力を改良する。更に、このスルーウェハ手法は、半導体材料、セラミックのような絶縁体、および他の導電または非導電材料のウェハとともに用いることができる。更に、半導体材料、すなわち30~1のアスペクト比を有する材料をエッチングするための現行装置を用いて、本プロセスは、細い断面のバイアすなわち、15μm幅、または場合によってはそれ未満、および50μm超から500μm以上の深さまで全体の深さが延びるバイアに十分有効である。更に、本プロセスは、例えば、本プロセスを用いて生成されるバイアが、高速度電気信号すなわち、0.3GHzを超える周波数の電気信号または、実装によっては光信号、を伝送することができるように、キャパシタンスおよび抵抗の緊密な制御が可能である。実施の形態によっては、導電性であれば、異なる信号または異なる電荷をそれぞれが搬送する集中的なバイアも可能になる。更に、実施の形態によっては、内側バイアを冷却システムの一部として用いることができる集中バイアが可能になり、編成の一部をヒートパイプ編成の一部となるよう用いる。他の実装では、チップがスタックされ、チップ対チップ、チップ対ウェハまたはウェハ対ウェハに基づいて、他のチップに電気的に接続されるスタック手法と互換性があるという利点、その手法の使用が可能であるという利点を提供する。本明細書で説明されるか、またはそこから直接導き出される実質的に全てのスタックプロセスおよび変形形態には、新規スタックのピースをその真下のピースとアライメントさせるだけでよい、という利点がある。これは、スタックを試みる従来技術と極めて対照的であり、従来技術では全てのピースを互いにスタック状態でアライメントし、次いで、導電材料を挿入して、横断スタック接続を形成しなければならない。このような手法は、すぐ下のピースだけでなく全体として、全てのピースを他の全てのピースに対して正確にアライメントするようスタックにする必要がある。更に、本発明者らの手法は、単軸、同軸および3軸の接続で等しく良好に機能するが、それに反して、それらを仮に接続させることができるとしても、全体としてアライメントさせる手法は機能しない。様々な手法を例示のために簡略化し、例えば、プリフォームされているすなわち、既に、集積回路またはコンポーネント、および/またはレーザー、検出器、変調器のような光デバイス、およびこれらデバイス用の接点パッドが収容されているシリコンSi、シリコンゲルマニウムSiGe、ガリウムヒ素GaAs等の半導体材料のウェハを含む例示を用いて説明する。本手法の第1実施例は、例示の半導体材料すなわち、関係する基板の一部または全ての有無にかかわらず、ドープされた半導体に対して、ウェハだけをエッチングする必要がある、二つのエッチングプロセスを含む。この例示のプロセスは、半導体材料のデバイス装着ウェハで開始される。半導体ウェハの場合は、溝がウェハ基板内に延び、一部の半導体材料の境界を生成するように、一つ以上の正確な幅の溝の領域が、所望の深さまでウェハ内にエッチングされる。注意すべきは、周囲の形状は、任意の閉じた形状とすることができ、溝の外側および内側の壁は、同一の形状でなくてもよい。最終的なバイア接続のキャパシタンスおよび抵抗は、溝の内周および外周の形状および離間距離の選択により制御することができる。溝の深さは代表的には50μm以上、場合によっては500μm以上であるが、画成された半導体ピースが取れないように、溝をウェハ基板全体に拡げない。次いで、溝を電気絶縁材料で充填する。次に、画成された半導体ピースの少なくとも一部を、外側の溝の壁により画成されるものより細い断面の穴を残して、エッチングして取り去り、それにより、半導体ピースをエッチングすることにより生成されるバイアが、絶縁材料か、または深さの一部に対しては中心の半導体ピース、その他に対しては基板からの材料からなる周囲リング、の何れかにより画成されるようにする。穴はメタライズして、ウェハの上面と穴の底部との間の電気接続を生成する。次いで、ウェハすなわち、基板の背面を薄くして、あとで基板側面接点またはその一部広義の用語接点により本明細書で交換可能に参照されるとなる穴の底面のメタライゼーションを露出させる。典型的には、穴を画成する表面の一部の少なくとも全深さは、メタライズされるが、幾つかの実施の形態では、メタライゼーションは、基板を十分に薄くすると露出するのに足る深さまで延びるだけである。この方法では、メタライゼーションを実行するのに用いる本プロセスを、全深さの底までのメタライゼーションに用いることができない場合、薄くするステップを停止する所まで十分なメタライゼーションが延びている限り、接点を形成することができる。例えば、一例示の実施の形態では、バイアが、基板内の途中まで全長約600μmにわたって延びるが、メタライゼーションは、全体深さ約300μmすなわち、バイア自体より300μm浅いまでしか確実に行なえない場合、本プロセスは、許容できなくなるほどウェハまたはチップが弱くならないように、基板を薄くし、メタライゼーションに少なくとも達することができる限り、悪影響を受けることはない。上記手法、本明細書で説明する変形形態、およびその順列と組み合わせを通じて、接続ポイントは、オンチップのデバイスの近くに設けることができる。オンチップのデバイスの近くに設ける接続ポイントにより、縦方向のすなわち、チップのスタックによりチップ対チップ接続が本手法により容易になり、接続ポイント間の距離が減少し、チップ対チップ接続のワイヤーボンディングを用いる必要性が低下するかまたはなくなる。更に、本手法により、製造中に所望されるような、混合および組み合わせができるサブコンポーネント専用設計の生成が容易になる。言いかえると、チップセットの材料、寸法および製造に対して第3の次元を直ちに利用することができる。更に、本手法により、異なる速度または材料技術の種類の混合、ならびにコンポーネントやサブコンポーネントの混合および組み合わせが可能になり、それにより、開発および製造コストの削減がもたらされる。更にチップ対チップ接続は、チップ間の電気接続ではなく光を用いる接続を生成することができる。上記のことは、結合されるチップに加わる応力を低減してチップ損傷のリスクを低下させる、チップ対チップ接続手法をオプションで使用することにより更に容易になる。上記説明の特定態様を、幾つかの例示により、ならびに図示および説明を明瞭にするのが目的の、全体に簡略化され、尺度を適合させていない図を特に参照して更に詳細に説明する。場合によっては、尺度は、表現および理解を確実にするために正確さを犠牲にして、意図的に著しく誇張または歪ませてある。更に、本明細書で説明する本手法は、チップ上の特定デバイスまたは本明細書で説明した態様が併せて用いられる特定デバイスと、関連していない。従って、何れかの特定種類のデバイスへの参照、例えば、第1実施例のレーザーは、電気接点を作製する必要があるデバイスの場合は除いて、本明細書で説明した態様に対して独立かつ無関係である。言いかえると、本明細書で説明する本手法は、接点を作製することができる全てのデバイスおよび回路要素に対して基本的に同一である。図1は、多数の固体電子デバイス、例えば、抵抗器、コンデンサ、トランジスタ、ダイオード、レーザー、光検出器またはそれらの何らかの組み合わせを含むチップ102の部分100の側面略図である。図1に示す部分100は、例示のために過ぎないが、上部ミラー106、上部ミラー106下部のアクティブ領域108、および基板112上に配置される底部ミラー110を有するレーザー104を含み、それにより、デバイス104は、デバイス104近くのチップ102の非デバイス部である上部の外側表面116上に数μmの高さ114を有する。図示のように、レーザー104は、従来の縦型キャビティ面発光レーザーVCSELである。説明のためにすぎないが、仮定として、上部ミラー106は、基板の、レーザー104を装着する側120と反対側118上の何らかの素子に電気接続し、特定領域124内の、デバイス104に近いドープされた半導体材料122を貫通する必要がある。最初に、言うまでもないが、イクステントextentレーザーまたは光検出器をデバイスとして説明する場合、用語上部および底部は、慣例に従って、底部は基板に最も近い部分であり、レーザーが基板112に向けて発光されるか、または基板と離れる方向に発光されるかとは無関係であるまたは光検出器の場合は、光を受ける方向とは無関係。図2は、プロセスが開始される前の、図1の特定領域124の上面116の平面図である。スルーチップ接点を形成する基本プロセスを、図1および図2に示されるこれらの態様を参照して説明する。図3は、下記のように処理した結果として、図1の一部100の断面略図を示す。最初に、好ましくは、異方性エッチングプロセスを用いて比較的直線の溝の側壁304を生成するため、溝302を、半導体材料122内へ、かつそれを通って、基板112内の途中まで溝302が入る深さまでエッチングする。溝302の全体深さは、100μm以上、場合により500~600μm以上に拡張することができる。但し、溝302は、基板112を完全に貫通する前に停止すべきであり、さもなければ本発明を実施する能力は、多くの場合失われることになる。溝302は、基板面と平行な面に環状の断面を生成するそれ自体が閉じている形状である。この環状溝302を使用すると、半導体材料122のアイランド306が残り、少なくとも基板112の原型のままの部分308により同じ位置に保持される。この時点で注目すべきは、溝302に対して言及される環状は、円形として示されているが、これは図示を簡単にするためにすぎない。本明細書で用いるときは、用語環状または環は、何らかの特定または規則的な形状に制限されず、または外周が内周と同一形状をもつ必要もないと理解すべきである。溝が、内部に孤立したアイランドを生成できるように、閉じた形状をしている限り、溝は、本明細書で用いているように、環状溝または環と見なすべきである。言いかえると、この用語は、閉じた多角形規則的または不規則または、例えば、形状が滑らかか、凹凸であるか等に無関係な他の閉じた周囲形状を含む閉じた周囲形状、の任意の組み合わせを含むよう意図されている。更に、この用語は、必要に応じて、または所望に応じて、特定の事例に対して固定した幅、変化する幅を範囲に含むよう意図されている。図4は、図3の側面図に示される溝302の生成直後の、図1の特定領域124の上面116の平面図である。この図では、溝302の環状の特徴が明瞭に示されている。溝302は、閉じている内周312および外周314ならびに幅310を有するので、溝302は、半導体材料122の内部にアイランド306を取り巻いて、それを生成する。図5は、下記のような後続処理の結果として図1の部分100の断面略図を示す。少なくとも溝302は、誘電体または他の電気絶縁材料500によりコーティングされ、オプションで上面116の一部を所望の厚さまで覆うこともできる。オプションとして、熱伝達に関心がある場合、電気絶縁材料500として、電気絶縁しつつ熱伝導が良好な材料を用いることができる。上記手法により達成される利点は、従来技術の文脈で対照させて見ると分かる。第1に、一般的には、一様に誘電体材料を塗布することは、特に、一様な厚さが必要な場合、著しく困難である。第2に、この問題は、誘電体を非平坦面に塗布する必要がある場合、更に困難になり、本明細書で説明するバイアの場合のように縦の壁面へ塗布しなければならない場合、更に困難さを増す。従って、他の手法が、穴を生成するよう試み、これらの穴の壁を誘電体で正確に塗布し、その後、導電性にするという限りにおいて、これらの他の手法には、一様性を制御する何らかの重要な能力が欠如している。これらの手法で露呈する一様性の欠如は、キャパシタンスおよびインピーダンスに、ひいては性能、特に、関わっている信号周波数が非常に高い場合、例えば約0.3GHzを超えると、劇的に影響を与える。対照的に、本明細書で説明する手法は、溝302の寸法を、溝302自体の精度まで精密に制御できるので、キャパシタンスおよび抵抗の精密な制御が可能である。溝302の周囲の壁は、絶縁材料500に制約を与えるので、被覆の厚さおよび一様性を従って、最終的なキャパシタンスおよびインピーダンスを定義する。従って、必要なことは、溝302を確実に充填することが全てであり、非常に低精度かつ低コストのプロセスで済む。このように、従来技術とは違って誘電体を塗布するときの精度は不要である。図6は、図5の側面図に示される、溝302を充填し、オプションで上部の外側表面116のどこかを電気絶縁材料500により部分的に被覆した直後の、図1の特定領域124の上面116の平面図である。図7は、以下に示す後続処理の結果として図1の部分100の断面略図を示す。電気絶縁材料500が凝固すると硬化、キュアリングまたは他の処理により、バイア溝702は、絶縁材料500の環704内の半導体材料のアイランド306を、特定の所望の実装を達成するのに必要な十分な深さ502まで、例示にすぎないが、溝302の深さと同様な深さまですなわち、ある距離だけ同様に基板112内へ延びるが、好適にはそれを貫通しないような深さまで、除去することにより生成される。実際には、バイア溝702の深さ502は、以下に説明するように処理中に必要な場合、本実施例では、基本的に溝302と同一の、基板112内への距離に到達できる十分な深さまで同様に延びてさえいれば、溝302の深さより深くても浅くてもよい。更に、アイランド306を画成する環704の最内壁は、除去プロセスにより生成されて、誘電体であるバイア溝702の形状およびプロファイル外側曲面形状を決定する。従って、除去の厳格な制御が幅または深さの方向では不要なので、エッチングプロセスにより影響を受けないのが典型的であり、低精度エッチングプロセスを用いて、半導体材料にアイランド306を除去できる。除去を更に増加させることもでき、さもなければ代替として、一つ以上の他の適切なプロセス、例えば、レーザーアブレーション、レーザードリルまたはこれらの何らかの組み合わせを用いることにより、達成することができるのは無論である。本実施例のプロセスを継続して、バイア溝702が一旦生成されると、バイア溝702の側壁706、およびバイア溝702の底部708は、側壁706が絶縁材料500であり、底部708は基板112により画成されるので、非導電である。図8は、図7の側面図に示す電気絶縁材料500の環704内部にバイア溝を生成した直後の、図1の特定領域124の上面116の平面図である。図9は、下記の後続処理の結果として図1の部分100の断面略図を示す。バイア溝702は、バイア溝側壁面706の少なくとも長手部分をすなわち、その深さに沿って、例えば、スパッタ、蒸着、めっきまたは金属で膜形成するための他の物理的または化学的堆積技法、または必要に応じてこれらの何らかの組み合わせを用いて、メタライズすることにより導電性とする。言いかえると、メタライゼーションは、導電性の固体、導電性のエポキシまたはリフロー可能な材料例えば、はんだのような適切な温度で導電性の液体の使用を含む。本メタライゼーションプロセスを用いて、少なくともバイア底部708周辺から上面116まで、多くの場合、対象デバイスがバイアを作製したチップの一部である場合は、対象デバイスに至るまでずっと、連続的な導電接続を生成でき、典型的には生成する。例示のために図9は、レーザー104の上部ミラー106上の接点904からバイア溝702の底部708まで延びる、本プロセスにより生成された電気配線902を示す。図示のように、バイア溝702の側壁706および底部708の全表面は、完全に金属でコーティングされる。上記したように、メタライズで形成された導体の厚さが厳密に制御できるのと同様に、絶縁環の幅および長さも厳密に制御できるので、メタライズされた表面に対する一定のキャパシタンスが達成できる。更に、絶縁材料500は、半導体材料122から接点904を電気的に絶縁し、貫通しているので、絶縁がなければ、接点を別のデバイスまたは導電体へ電気的に短絡するかもしれない半導体材料の欠陥の影響を抑えることができる。図10は、図9の側面図に示すように、バイア溝702にメタライゼーションを施し、デバイス接点904へ電気配線902を生成した直後の、図1の特定領域124の上面116の平面図である。図11~図14は、実装によっては有用であり、または所望される追加でオプションの処理を示す。図11または図12に示す手法は、図13または図14に示す手法とは独立している。結果として、特定の実装に応じて、図11および図12に示す手法か、もしくは図13および図14に示す手法のどちらかを別々に用いることができ、または何れかの順序でともに用いることができる。これらの一つまたは両方のオプションの手法により幾つかの利点が得られる。第1に、ボイドを材料で充填すると、機械的強度が加えられ、構造的剛性を増加させるので、潜在的な応力が低下する。第2に、はんだ、エポキシまたは他の接着剤の使用は、チップを別の要素へ最終的に接続する際、特に、接続がそのチップの別のチップへのハイブリッド化に関わる場合に役立つ。第3に、ある材料をボイドに挿入することにより、好ましくない材料がボイドに入るリスクが低下する。最後に、充填材は、特に、メタライズが側壁全体ではない場合、バイア溝内部のメタライズ部分が損傷を受ける可能性を低下させまたは取り除く。更に、絶縁体およびメタルの厚さを変更することにより、ウェハの熱膨張係数CTEを、ウェハの係数と一致するようにバランスさせることができる。例えば、酸化物CTE1ppmを銅CTE17ppmとともに用いて、シリコンのCTE2.5ppmと一致させることができる。これらの態様はともにオプションなので、両者とも、本発明を使用したまま、施すことができる。しかし、理解を更に深めるために、両プロセスを図11~図14と併せて説明する。図11は、下記のオプション処理の結果として図1の部分100の断面略図を示す。メタライゼーションが完了すると、後述するように、残りのボイド1100を空のままにしない場合、残りのボイド1100は、オプションで、部分的、または全体的に何らかの材料、例えば、この場合は接着剤1102で充填することができる。本変形形態を用いる特定の実装に応じて、接着剤1102は、導電性または非導電性、すなわち、例えば、無電解か電解めっき技法により膜形成されるか、または蒸着堆積かスパッタにより堆積するはんだ、金属もしくは合金、または例えば、適切な種類の接着剤かエポキシか二酸化シリコンのような酸化物等の非導電性接着剤とすることができる。図12は、図11の側面図に示されるバイア溝702の残りのボイド1100内に接着剤1102をオプションで導入した直後の、図1の特定領域124の上面116の平面図である。図13は、下記のオプション処理の結果として図1の部分100の断面略図を示す。代替または追加として、メタライゼーションがボイドを完全に充填していない場合、メタライゼーションが終了すると、残りのボイド1100がある場合、オプションで部分的または完全に、例えば、簡単な仕上げ剤1302で充填することができる。本変形形態を用いる特定の実装に応じて、仕上げ剤1302は、例えば、溝302を充填するために最初に用いた絶縁材料500のような絶縁体、導電性エポキシ、導電性固体、またはリフロー可能な材料のような導電体とすることができ、さもなければ絶縁保護コーティングを用いることができる。更に、仕上げ剤1302を使用する場合は、ボイド1100内だけに導入すると限定しなくてもよい。図13に示すように、それが電気絶縁材料であり、かつ接着剤1102が用いられている場合、仕上げ剤1302は、後で、何らかのこのような接着剤1102の上面に挿入することができ、ウェハの外面の何らかの部分および/または接点904まで延びる配線902の部分1304を覆い、かつ保護するために、ボイド1100の外側に延在させることができ、またはボイドがなくても、ウェハを平面化する。例えば、ウェハまたは個々のチップ等の別の要素へ接着するのに全面を用いることができるように、仕上げ剤1302は、平坦化が可能な酸化物とすることができ、それによりウェハを平面化する。図14は、図13の側面図に示すように、接着剤1102の上面の、残りのボイド1100内に、配線902の少なくとも一部1304に被覆および保護を提供するのに十分な量で、仕上げ剤1302をオプションで追加した直後の、図1の特定領域124の絶縁体上面116の平面図である。図15は、基本の処理に戻ると、下記のような後続処理の結果として図1の部分100の断面略図を示す。図9および図10に示すメタライゼーション態様が完了すると図11~図14に示したオプションの態様の内の一つまたは両方を用いるかどうかにかかわらず、基板112の背面すなわち、デバイス非装着面118を、例えば、エッチングのような化学的プロセス、研磨のような機械的プロセス、化学機械的プロセスCMPまたはこれらの何らかの組み合わせを用いて、少なくとも底部メタライゼーション1502が露出するまで薄くし、それにより、何らかの特別な背面処理を実行しなくても、ドープした半導体材料122この場合はレーザー104の底部ミラー110から電気絶縁されたデバイス接点904へ電気接続される、基板112の背面118上の電気接点1504を生成する。代替として、底部メタライゼーション1502を除去するか、またはボイド1100の容積が露出する充填の有無にかかわらずまで、薄くするステップを実行することができる。図16は、基板を薄くして底部メタライゼーションを除去した直後の、図15の部分の断面略図を示す。有利なことは、少なくとも図11および図12の手法を用いた場合、ボイド1100が接着剤1102により充填されたことである。従って、図16に示すように、図15の底部メタライゼーション1502が除去されるまで、基板112の背面118を薄くすると、背面の電気接点の一部としてまだ役立てることができるメタル接点1602の小環を残したまま、接着剤1102が露出する。従って、接着剤1102が導電性、例えばはんだ、の場合、小環1602および接着剤1102はともに、接点として作用し、一方、接着剤1102が導電性ではない場合でも、小環1602を接点として作用させ、背面118からデバイスの接点904までの導電性経路を提供しながら、依然として、それを用いてチップを他のエレメントに結合することができる。図15または図16の編成は、代替として、本明細書で説明するような、ポスト-ペネトレーションpenetration手法だけ、またはタック-融合手法とともに用いる際の接点として使用するための、メタライゼーションまたはメタル接点が、ウェハの底部を越えて突出するように薄くすることができる。言うまでもなく、上記説明の基本プロセス、およびその基本プロセスに従ってその上に構築されるもっと複雑な代替のプロセスは、バイアを作製してからウェハ上のデバイス例えば、トランジスタ、ダイオード、レーザー、光検出器等を作製する必要がないという点で、従来技術を越える利点を更に提供する。更に、本プロセスは、従来のワイヤーボンディングパッドであれば配置されるであろう領域の、チップ周辺だけにバイアを配置するということを要求しない。むしろ、簡単な本プロセスは、更に局所対応でき、半導体に回路を形成しまたは組み込んだ後にバイア形成ができるように、十分低い温度で実行され、チップ周辺以外の場所にバイアを配置することができる。これにより、他のプロセスで作製したチップとともに本プロセスを用いることが、これらのチップの設計プロセスに関与しなくても可能になり、更に詳細に後述するように、ワイヤーボンディングパッドを用いて接続するのよりずっと短い、異なるチップ上のデバイス間の接続経路を作製することが可能になる。更に、詳細に後述するように、本プロセスはウェハを貫通する経路を簡単に作製できるので、本プロセスは、チップのスタックに、またはチップユニットの混合、組み合わせを生成するのに、極めて有用である。溝を電気絶縁材料で充填することと関連して生じることがある一つの問題は、特に、溝の幅が狭く、比較的深い場合、例えば、深さが100μm以上の場合、電気絶縁材料のピンホール、気泡または他の欠陥の可能性がある、ということである。これらの欠陥がもし残っていれば、溝が貫通する、デバイスのドープされた半導体材料とその内部の導電体との間の好ましくない導電性経路が生じる怖れがある。有利な点は、これが潜在的な問題または懸念である場合、図17~図23に示す代替の変形形態がその問題または懸念について説明できるということである。図17は、下記の代替の変形形態による処理の結果として図5の部分100の断面略図を示す。図7と同様ではあるが、図7と違って、バイア溝1700が生成され、絶縁材料500の環704内部の半導体材料122のアイランド306全体は除去されない。むしろ、半導体材料122の環の周囲容積1702が残るように、バイア溝1700は図7のものより小径である。半導体材料122の周囲容積1702は、絶縁材料500および基板112により境界が画成されるので、デバイス104の半導体材料122から電気的に絶縁される。加えて、半導体材料122全体は完全に、かつ均質に形成されるので、溝302内部の絶縁材料500の何らかの欠陥は、半導体材料122の周囲容積1702により、バイア1700内のメタライゼーションから絶縁される。本手法は上記説明以外は図7との関連で説明したのと同一である。従って、バイア溝1700は同様に、例えば、更なるエッチングプロセスによるか、または別の適切なプロセス、例えばレーザー穿孔を介して、基板112内部へ延びる深さ1704まで作製される但し、好適には貫通しない。バイア溝1700が一旦生成されると、溝1700の側壁1706、およびバイア溝1700の底部1708は全て、上記説明のように非導電性となるが、側壁1706は、環状の絶縁材料704が取り巻く絶縁された半導体材料1702となる。図18は、図17の側面図に示すように、電気絶縁材料704により境界を画成された半導体材料1702の環内部にバイア溝1700を生成した直後の、図1の特定領域124の下部のA-A断面の平面図である。図19は、図9と関連させて説明した方法で、図17の本代替の変形形態に更にメタライズ処理した結果として、図5の部分100の断面略図を示す。図20は、図11と関連させて説明した方法で、図17の本代替の変形形態に更にオプション処理した結果として、図5の部分100の断面略図を示す。図21は、図13と関連させて説明した方法で、図17の本代替の変形形態に更にオプション処理した結果として、図5の部分100の断面略図を示す。図22は、図17の代替の変形形態について図15と関連させて説明した方法で、基板を薄くして底部メタライゼーション1502を露出させた結果として、図5の部分100の断面略図を示す。図23は、図17の代替の変形形態について図16と関連させて説明した方法で、基板を薄くして底部メタライゼーション1502を除去し、接着剤1102を露出させた結果として、図5の部分100の断面略図を示す。上記説明に基づいて、二重絶縁すなわち、同軸coaxialつまりコアックスcoax導電体を有する更なる代替の変形形態を生成できる。二重導電体は、接点密度が大きくでき、クロストークを減少させるので有利である。更に、二重導電体の変形形態により、言うまでもなく、外側導電体は電気的に内側導電体から分離されるので、両者は別々の電圧で動作可能であり、一つの導電体は、電磁波干渉EMIシールドとして動作して信号ノイズに対して保護し、または低ノイズデータが伝送できるように信号が別々にその構造を通って伝搬できる。更に、単一導電体の手法同様に、リソグラフィで画成された精密なエッチングが実行されるのは唯一、環状溝だけである。以下の説明で分かるように、中央部の材料を除去するのは、境界のメタルにより制御されるので、フォトリソグラフィで画成されるステップまたはエッチングに固有の、プロセス変動の影響を受けない。従って、本手法でも再現性が高く、プロセスに対してロバストである。図24~図29Bに下記のように、二つの例示の同軸の変形形態を示す。それらの変形形態は、悪影響を起こさずに、最外周の導電体を半導体材料と直接接触させることができる場合に適している。そのあと、例示の代替の同軸変形形態を、図30Aおよび図30Bに続ける。図30Aおよび図30Bの代替の二重導電体の変形形態は、図17~図23に示す代替の変形形態と類似し、改良されているので、同様に、同じ問題または懸念を説明するのに適している。最初に、基本の二重導電体生成プロセスは、図1~図3と関連して説明した手法に従う。本変形形態は、先に説明したものの上に構築されているので、簡単にするために、本変形形態と関連する追加または異なる態様だけについて説明する。その他については、先行する説明から理解できる。従って、二重導電体の本代替の変形形態に基づく処理は以下のようになる。最初に、図24に示すように、少なくとも図3の側壁304が、上記説明のように、メタライズ2402される。注意すべきは、溝302の最下面2400はメタライズしてもしなくてもよい、ということであり、以下から明らかなように、これは最終的な結果に影響しない。図24は、本変形形態に基づくメタライゼーション直後の、図3の部分100の断面略図を示す。メタライゼーションに続いて、少なくとも溝302は電気絶縁材料500で充填される。このステップの結果を図25に示す。図26に再度示すように、メタライゼーション2402の環2602の内周により画成される半導体材料122のアイランド2406全体を除去して、バイア溝2600を生成する。図27に示すように、代替として、図17の場合と類似の手法を、この時点で利用することができるすなわち、絶縁材料500の環704内部の半導体材料122のアイランド306全体を除去する代わりに、内側部分2702だけを除去して、半導体材料122の周囲の環状容積2704を残す。他方、これ以降では、本手法は基本的に先に説明したものと同一である。バイア溝2600、2702は基板112内部へ延びる深さまで、例えば、更なるエッチングプロセスによるか、または別の適切なプロセス、例えばレーザー穿孔つまりアブレーションを介して、作製される但し、好適には貫通しない。次いで、バイア溝2600、2702は、導電体2802で充填され、上記説明のように、基板が薄くされる。第1実施例の二重導電体の変形形態図28Aの場合には、図28Bに示されるように、底部メタライズが除去され、内側導電体2802が基板112の側面に露出されるまで薄くされる。第2実施例の二重導電体の変形形態図29Aの場合には、図29Bに示されるように、メタライゼーションの最下部が内側導電体とともに露出されるまで、薄くされる。注意すべきは、図28Bの変形形態では、メタライズ2804の外側リングにより一つの導電体が作製され、メタライズ2806の内側リングおよび内側導電体2802の両者が接していて、ともに短絡するので、他方の導電体が作製され、一方、図29Bの変形形態では、一つの導電体がメタライズ2402により作製され、他方の導電体が内側導電体2802により作製される。図28Bに示すような二重導電体の変形形態では、このように、環704の深さおよびバイア溝2700の深さがともに、基板が最終的に薄くされる点を確実に越えることが極めて望ましい。言いかえると、ウェハの全体厚さが500μmであり、ウェハの基板が200μmまで薄くされる場合、バイア溝2700の深さは、少なくとも300μmとメタライゼーションの適切な厚さとを加えた深さでなければならないので、環704の元の深さは、バイア溝2700の深さを超えている必要があると考えられる。この要件の理由は、二つの導電体の間の電気絶縁が必要だからである。上記説明のことは、幾つかの実装では、溝302の最下部のコーティング欠陥は、薄くするプロセスの間にどのみち除去されるので、ほとんどまたは全く影響を与えない、という理由にもなる。上記説明に基づけば、言うまでもなく、図28Bまたは図29Bのものと似て、溝の側壁を非導電性としてからメタライズするだけで、更に代替の同軸の変形形態を生成できる。これは、例えば、誘電体スパッタ、プラズマ堆積により、誘電体の薄いコーティングを側壁に施すことによるか、または初めの環状溝を事前にすなわち、電子デバイス製作の前に生成しておき、熱またはスチームの酸化技法を用いることにより達成できる。この技法は、側壁を反応性ガスに曝し、シリコンウェハの場合は酸化させて概念的には鉄を錆させるのと等しい、二酸化シリコンの薄膜を側壁の面上に形成するステップを含む。一般的な概観としては、シリコンの酸化は、Deal-Groveモデルに基づいて、スチームの環境内で実行することができる。本手法は、高度に制御され、正確な再現性のある方法で酸化を行わせる。類似のプロセスを用いて酸窒化シリコンまたは窒化シリコンのコーティングを生成することができる。本変形形態によれば、得られる酸化は熱的に成長するだけで堆積されないので、一律に形成され、それにより、液体、粘性、ペーストまたは他の形の誘電体を塗布することによる固有の問題を招かないことが利点である。更に、本手法は、極めて一様で、かつ著しく制御可能な誘電体材料コーティングを、1mm以上の深さまで、12インチシリコンウェハの全面にわたって、著しく高精度の許容差で生成する。更に、本プロセスは、側壁を滑らかにする効果を有するので、メタライゼーションが更に一様になる。言うまでもなく、この更なる代替変形形態は、二酸化シリコン、酸窒化シリコンもしくは窒化シリコンの誘電率が原因で用途によっては適していないことがあり、または本明細書で説明する主題の理解とは関係しない他の因子が原因で、実装が不可能なことがある。また、本手法は、図24~図29Bと関連させて上記説明した、何れかの変形形態との関連で説明したものと同一である。それぞれ図30Aおよび図30Bに、完全にするために熱的に生成した誘電体、または絶縁体3002の態様を加えて、図28および図29の手法へオプションで追加して示した実施例を示す。同様に言うまでもないが、図30Bの変形形態によっては、すなわち、バイア溝に半導体材料の小環を残すために、内側の部分的なアイランド除去だけを行う変形形態によっては、熱的に生成される誘電体の手法を用いて、残りの小環上に誘電体コーティングを形成することができる。但し、デバイス生成の前に、チップ内またはその上に既に形成されたデバイスのどれかに、本プロセスが損傷を与えないことを確実にする手段に続いて、本態様が実行されるか、またはチップ内またはその上にある何らかのデバイスが本プロセスに影響されないチップ上で、本態様が実行されるか、のいずれかである限りにおいてである。代替として、部分的な除去を、逆の部分的な除去とすることができ、すなわち、内側アイランドをバイア溝から内側に除去し、バイア溝内部に更に細いsmallerアイランドを残す。本変形形態により、接点を構築し、メタライゼーションまたは導電体へ接続することができるポストとして、この細いアイランドが役立つことになる。同様に、部分的な除去は、深さの遠近による部分的な除去とすることもでき、オス/メス型コネクタのメス部として用いることができるウェルまたは窪みを残すか、または導電性の場合は、電気接点として役立てることができる。図31に示すように、上記説明から明らかなように、3つの導電体すなわち、三軸つまりトリアックスの変形形態を、図28Bで得られた手法を取り、図28Aに示す範囲まで薄くするすなわち、溝底部のメタライゼーション材料が完全に除去されるまでだけで、構築することもできるのが利点である。この3つの導電体の変形形態は、外側のメタライゼーションを、内側メタライゼーションおよび/または導電体と、その近くのデバイスを装着している半導体材料との間のシールドとして作用させ、外側メタライゼーションと内側導電体との間のメタライゼーションを、両者間のシールドとして、または第3の導電体として作用させることができるという利点がある。従って、同一の3つの導電体の変形形態は、それ自体で幾つかの代替の利点を提供する。言うまでもなく、単一の導電体、2つの導電体および3つの導電体の変形形態の間の関係の観点について、何れか一項目すなわち、コーティング熱的に生成または適用された、ボイド充填、ポスト-ペネトレーション接点下記に説明等について使用法を説明した全てのオプションは、概ね交換可能に全てに適用できる。簡単に上記したように、材料の中央アイランドを除去した後に存在している残りのボイドに何としてでも何かを充填しようとするのは、必ずしも必要ではない。更に、本明細書で説明する幾つかの実装では、実行しないことに特定の利点がある。図32は、電子チップ3200の上部に配置されるチップ実装の部分100の断面略図を示しメタライゼーション後に残るボイド3210が全く充填されていないこと以外は、図9~図16の実装と類似、レーザー104の上面接点904へ電気接続されるべき、電子チップ3200上の接点パッド3202が、ボイド3210の直下になるように、チップ102が電子チップ3200へハイブリッド化される。はんだバンプまたは他の軟化可能で、変形可能な導電性材料3204が、接点パッド3202上にあり、それを用いて二つのチップ102、3200のこの部分を、毛細管現象または圧力を加えて挿入したときの変形の何れかにより、互いに物理的、電気的に結合する。図33は、図32のようにメタライゼーション後に残るボイド3310が充填されていないこと以外は、図23のものと類似の、電子チップ3300の上部に配置される代替のチップ実装の部分の断面略図を示し、レーザー104の上面接点904へ電気接続されるべき、電子チップ3300上の接点パッド3302が、ボイド3310の直下になるように、チップ102が電子チップ3200へハイブリッド化される。はんだバンプ2404が、接点パッド3302上にあり、それを用いて二つのチップ3302、3300のこの部分を、互いに物理的、電気的に結合する。図32または図33の実装でボイド3210、3310を充填しないので、毛細管現象を用いて、はんだ3204をボイド3210、3310内に引き込むことができ、または圧力を用いて、変形可能材料3204を変形させてボイドに入れさせることができ、それにより、a良好な電気接続を確実にし、bチップを互いにアライメントさせるのに役立つ。図34および図35はそれぞれ、チップを互いにハイブリッド化した直後の、図32および図33の各断面図を示す。図から分かるように、ハイブリッド化されるそれぞれの電子チップ3200、3300の接点3202、3302上に相対的に中心位置を決められたチップの接点3206、3306により、はんだ3202が、それぞれのボイド3210、3310内に吸い上げられたところである。図36に示すように図34の実装に対して図35の実装に対しても同じことが同様に言えるが、図示しない、絶縁体によるコーティングまたは絶縁保護コーティング2800をオプションで実行することができる。簡単に上記に説明したように、用いる変形形態とは無関係に、上記の環状溝およびその変形形態を用いる場合は半導体材料の周囲は、何らかの閉じた形とすることができる。しかし、上記の拡張として、言うまでもないが、バイア溝が環状溝と同一形状である必要はなく、または環状溝の幅が一様である必要もないが、ほとんどの実装では、両方ともに同一形状であり、実装を容易にするという理由、およびキャパシタンス、抵抗、またはその両方が理由である。図37a~図37fは、要点を示すために環状溝の断面の数少ない例示を示す。図37aでは、環状溝3702を三角形であるとして示す。結果として、三角形の頂点3706では、辺3708より溝3702の幅3704が広くなる。図37bでは、環状溝3710を矩形として示す。結果として、隅部3712では、辺3714より溝3710の幅が広くなり、長辺3716は短辺3718よりも遠く離れる。図37cでは、環状溝3720を二つの異なる楕円により画成されるとして示す。結果として、環状溝3720の楕円の幅は位置により変化する。図37dでは、環状溝3722を正方形として示す。結果として、隅部では、辺より溝3722の幅が広くなるが、辺は一様な距離だけ離れている、図37eでは、環状溝3724を、外周3726では矩形であるが、内周3728では円形として示す。図37fでは、環状溝3730を、外周3732では円形であるが、内周3734では矩形として示す。図37gでは、環状溝3736は、凹凸形腎臓形であり、外周3738および内周3740は、互いに縮尺した関係にあり、溝幅は一定である。図37hでは、環状溝3742は、図37gと類似形状の外周3744および六角形の内周3746を有する。上記の拡張は、絶縁体の環に加えて、半導体材料の環を有する変形形態に等しく適用し、すなわち、特定用途の要求または要請に応じて、それぞれの周囲面の形状を他方と同一にすることができ、または一つ以上の形状を他の一つ以上の形状と変えることができる。本質的に獲得できる利点に加えて、上記の使用から、二つのチップ間の接続を最終的に生成するまで、上記手法は、チップ、ダイまたはウェハのスタックの領域で、特に、チップ、ダイまたはウェハがプリプロセスされている場合、著しい利点を提供する。例えば、トランジスタ、コンデンサ、ダイオード、スイッチ、抵抗器、コンデンサ等の何らかの機能デバイスを既に有し、それらを含めるという、完全に機能面から形成される場合である。環状バイアプロセスを用いてバイアを生成するのは、導電性を可能にするとともに、ウェハを融合したあとの後処理をほとんど要しないか、または全く不要とする方法でウェハをスタックする方法を提供する。これはコストおよび歩留りの点からみて、特に、2枚のウェハを互いにハイブリッド化するか、またはウェハに多数の個別のチップが搭載されている状況のウェハレベルで、極めて有利である。2枚のウェハを互いに置いた場合、理解すべき重要なことの一つは、ハイブリッド化した2枚のウェハピースすなわち、二つのウェハを互いに置いた後のは、単一のウェハピースすなわち、ハイブリッド化直前の単一ウェハよりずっと高い価値をもつ、ということである。同様に、3枚のウェハピースを互いにスタックする場合、その価値は更に高くなる。統合した後で、一連のスタックしたダイへ行わなければならない何らかの後処理は、損傷があると非常に高付加価値のピースをスクラップにしてしまうので、大きなリスクが追加される。このように、バイアの処理および薄くするステップ全てが、デバイスをスタックする前に行われるので、上記プロセスはずっとよい手法を提供する。その結果、ウェハ処理の追加がなく、オンチップデバイスの後処理をハイブリッド化前に済ませたバイア形成による結合すなわち、ハイブリッド化のために、別のウェハ上面に一枚重ねるだけでよい完全にスタック準備されたピースが生成される。チップは上記手法によりスタックされるが、組み合わせの価値は上昇する一方なので、別の層を付与する、すなわち、次のダイを付与するステップの回数は一回だけとするのが典型的である薄くするのが必要なのにハイブリッド化前に実行されなかった場合を除いて。これは、チップをスタックし、そのあとで電気接点を生成する、従来技術のスタックに付きまとう後処理による、高価な部品の歩留り低下のリスクを最小化する。このように、従来技術と比較すると、バイアを生成してからスタックすることにより、下記が可能になる:1スタックされるピースの後処理を減少させ、または完全になくす少ない労力で高い歩留りが得られる。アライメントの許容差が大きくなるそれぞれのチップを直下のチップに対してアライメントするだけでよい全てのピースを共通して底のピースに対してアライメントさせる必要がある従来技術のスタックとは対照的である。図38は、スタックするためにウェハを準備するためのプロセスを、簡略化し、かつ全体を概観する形で示す。図38Aは、最初に完全に形成したウェハ、特に、デバイス3802およびその下地の基板3804、の一部を簡略化した形で示す。プロセス全体は以下のとおりである。最初に、材料3806をウェハのデバイス側に堆積させる図38B。次いで、材料3806および下地の接点用の場所をエッチングして、溝3830を生成する図38C。溝3808の壁3810は絶縁3812して、ドープした半導体材料が、生成される接点と電位短絡するのを防ぐ図38D。代替として、材料3806は、絶縁層3812の堆積中に自動的に生成することができる。例えば、本発明者らは、材料3806の最初の堆積を除去し、溝3808をエッチングし、次いで、TEOSを堆積することにより、ウェハ上に酸化TEOSを形成した。この材料を堆積させる方法の事情で、ウェハ上面に2.5μmの材料を形成し、溝の壁に1.25μmを形成した。これにより、溝の壁を覆ったまま、厚い上層が得られる代替の手法が提供される。言いかえると、本代替法により、別のステップとして材料3806を上に形成するステップは、ウェハのトポロジーに応じて残りのステップと連携して削除され、または用いることができる。次いで、メタル3814が溝内に導入され、導電体をめっきするためのシード層を提供する図38E。次いで、残りのバイア容積が、導電体となるメタル3816で充填される図38F。次に、過剰なメタルおよび、オプションで幾らかの材料3806および/または絶縁層3812が、例えば化学的または機械的なプロセスまたはそれらの何らかの組み合わせにより、除去される図38G。次いで、ウェハをエッチングして、元の、既存の接点場所3824、3826へのアクセスを提供する開口部3820、3822を生成する図38H。次に、メタル3828、3830で膜形成して、既存の接点場所3824、3826を新規処理で形成した接点3832、3834で相互接続する図38I。次に、ウェハの背面3836を薄くして処理形成した接点3832、3834の他端を露出させ、オプションで、溝3808の底部の絶縁体3812を除去する図38J。次いで、ウェハの背面3836をエッチングして隆起ポスト3838、3840を生成し、溝3808の底部の絶縁体3812を前のステップで除去しなかった場合、その絶縁体3812を除去する図38K。代替として実装によっては、絶縁体3812は、導電性が必要ない場合、例えば、単にアライメントさせるためとか、または非電気的ポスト型接続を生成するために用いるだけの場合、部分的に除去してもよく、または場合により、全く除去しなくてもよい。最後に、ポストとなった露出した充填材料が、後で形成する接続へ悪影響を与えるような酸化または他の反応をする種類のものからなる場合、オプションのバリア層3842を、隆起ポスト3838、3840上に形成して酸化またはそのような他の悪影響のある反応を防ぐことができる。図38J、図38Kおよび図38Lのステップは、更に他の代替の変形形態として、メタル3828、3830、の上部に展性材料後述の使用のためを膜形成した後で実行することができる。本変形形態により、ウェハを薄くした後に実行すべきステップ数が減少する。この時点で、チップ、ダイまたはウェハベースのスタックを容易にし、従って、一つ以上のマルチウェハユニットを形成する全体のスルーチップ接続が生成されている。図39~図41は、上記説明のプロセスの異なる変形形態を用いて、スルーチップ接続を生成するために処理され、その後、互いにスタックしてチップユニットを形成した、例示のチップの一部の概略を示す。特に、図39は、基本的な手法の変形形態を用いて相互接続される、一連のスタックチップの対応する部分3900を示す。図40は、一連のスタックされた二重導電体の変形形態のチップの対応する部分4000を示す。図41は、一連のスタックされた3重導電体の変形形態のチップの対応する部分4100を示す。上記説明から言うまでもなく、本明細書で説明したプロセスの内の一つを利用することにより、コプラナー法coplanarmannerによって、または完全なオーバーラッピング法overlappingmannerによってさえ組織化する必要がなく、それでも縦方向に延ばすことができるウェハコンポーネントから、スタックおよびユニットを形成することができる。注意すべきは、図39~図41の3つのスタックのそれぞれには、オプションの接点パッド3902、4002、4102、4104がスタンドオフとして追加され、ウェハ間の適切な間隔および良好な電気接点を確実にする。上記を用いる特定の用途に応じて、接点を幾つかの方法で形成することができる。例えば、バイアは、例えば、従来技術のC-4はんだ型プロセスでマイクロバンプとすることができ、それにより、電気接続すべき2点を接点内に配置することができ、はんだを液相状態へ変更し、次いで、2ピースを物理的、電気的に結合するように硬化する。他の変形形態では、一対の接点を用いることができ、対となる片方の接点は剛性体で、他方の接点はそれと比較的して展性体であり、本明細書で説明するプロセスを用いてそれらを結合する。更に他の変形形態では、対となる両接点とも、その上に展性材料を持たせることができ、本明細書で説明するような適切なプロセスまたは他のプロセスを用いてこれらを結合する。代替として、従来技術のポスト-ソケット型手法を用いることができる。この手法では、結合する二つの接点を相補形状で作製し、ポストをソケットと比較して僅かにサイズを大きくするか、またはソケットをポストのサイズと比較して僅かに小さなサイズとし、二つを接合すると両者間で締まり嵌めが生じるようにする。特定の場合には、厚めのウェハを用いて図42A取扱いの強度を確保することが望ましい。ウェハが特に厚く、所望のバイアの直径が、ウェハの所望の厚さの約1/20~1/30未満の状況では、幾つかの変形形態に対して代替プロセスを用いて、厚めのウェハに適合させることができる。このような背面対前面バイアを形成するプロセスを図42B~図42Eに簡略化した形で示す。最初に、デバイス装着ウェハの背面内にバイアをエッチングする図42B。次いで、バイアを本明細書で説明するプロセスすなわち、単一導電体、同軸、3軸等の一つを用いて、またはプリフォームしたポストを挿入するような何らかの他のプロセスにより導電性とすることができる図42C。本手法は、展性材料または剛性ポスト材料のどちらかを有する背面を作り出すことができる。次いで、導電体の上に対応するバイアを上部すなわち、前面またはデバイス側から、背面側導電体の底部が終わる所まで下方にエッチングする図42D。次に、オプションで、前面側デバイスを保護し、所望するなら、デバイスへの接点つまり経路変更を、例えば、本明細書で説明する手法を用いて実行し不図示、背面に対して用いたのと基本的に同一の方法でバイアを導電性にする図42E。変形形態によっては、背面側導電体の底部の材料は、エッチストップおよび/または前面側から導電体をめっきするためのシード層として役立つという利点がある。これは、背面側に導電体を形成するために用いる手法と比較して処理ステップ数を低減できる。更に、他の変形形態では、背面バイアからの導電体と、前面バイアからの導電体との間の物理的接続がないのを所望する場合、両者間にウェハの適切な量を残すことができ、その状況では容量型結合により接続が行われる。本手法は、単一バイアを実行し、絶縁体およびメタルを一つの穴に堆積する従来の両バイアプロセスと協働し、または高度に制御されたインピーダンスバイアを生成するための環状バイア手法による、先に説明した本発明者らのプロセスで機能する。更に、背面対前面の手法を用いることができ、その手法では、一方の側が不完全に充填されたバイアを有するので、そのバイアの未充填部分をポストを受けるスロットとして役立てることができすなわち、プレス嵌合つまり締まり嵌め、それにより、アライメントおよび/または物理的接続および電気接続を提供する。この種のプレス嵌合つまり締まり嵌めは、図42Fで説明する。別の代替の変形形態では、上記のバイア生成の背面対前面方法を用いて、容量結合を用いるチップ間データ送信が可能になるように、チップを途中まで貫通するだけの接続を生成できる。容量結合は、接点が近接しているほど機能し、接続密度はクロストークにより制限されるので、本明細書で説明する手法の変形形態は、この種の通信を用いるチップを生成するのに理想的である。これらの手法は、接点間の距離の最小化を可能にするし、その上、シールドを提供できるように同軸、3軸ポストを用いれば、近接接続によるクロストークの最小化が直ちに可能になる。更に、容量接点には、部品間の実際の電気接点が不要という利点がある。図43A~図43Dに示す本手法により、チップの上面の接点に十分近接するような方法で、バイアはチップ背面からエッチングして図43B、物理的に接点から離間させるが、充填した場合に、充填物と接点間に加えられる信号の容量結合を良好にするために十分近接させる。次いで、バイアをメタルのスタッド、単一の導電体、同軸または3軸の導電体で充填して良好な容量結合を可能にする図43C。この方法で、ウェハ全体の厚さを、ウェハの取扱い強度が十分で、しかも接続が適切な距離をもつよう維持できる。本手法は、一つのウェハの背面を別のウェハの前面へスタックすることにより、スタックを行うことが出来るという利点を更に提供する。この方法で、図43Dに示すように、チップのマルチスタックを行うことができる。これは、チップを前面対背面ではなく、面対面とする必要がある手法と極めて対照的である。その理由は、そのような手法では、第3のチップを他の2つのチップの片方の背面に置き、次いで、クロストークの可能性を避けるために、まばらな接点密度が必要なウェハ全体を通じての通信を行わなければならないので、チップのマルチスタック化すなわち、3つ以上のチップのスタックが簡単にできないからである。言うまでもないが、本明細書で説明する手法によれば同軸または3軸のバイアを用いて、信号のシールドを強化し、クロストークを防ぐことができる。更に、例えば、二つのバイアが連結されないという意味で、真の背面対前面の接続が生成されない場合すなわち、前面側から生成されるバイアと背面側ポストとの間に材料が残る場合、プレス嵌合接続による容量結合を用いることができる。このような場合、本明細書で説明した変形形態の内の一つに基づいて、背面側のバイアと同様に、前面側のバイアは独立して生成される。更に、容量結合は、一つのチップ表面の一つ以上の接点間で行うことができるバイア手法により生成しても他の手法で生成してもよい。これは、例えば、スタック手法では、チップ高さにより、二つの相補接点が互いに近接していても、物理的に容易に接触できない場合、というのは、例えば、両者間を妨げるチップまたはメタライゼーションもしくは他のトポロジーがあるか、または一方もしくは両方が、TEOS、フォトレジストもしくは何らかの他の酸化物のような絶縁体により覆われている場合、に望ましいことがある。上記説明から、本発明者らの手法の多用途性は、より明らかになる筈である。本発明者らの手法を通じて利用できる、広くてかつ多用途の可能性の範囲を示す更なる変形形態を、生成できるという利点がある。図44Aに示す、一つのそのような変形形態は、プリコネクトの変形形態であり、これは上記および多の手法と異なる。というのは、処理されるウェハが、本明細書で説明したような処理が開始される前にすなわち、環状溝が形成される前に、プリフォームされた下地のウェハ4402本明細書ではベースウェハと称するへ付与されるからである。本変形形態では、任意の基本的接続形成プロセスを用いることができる。本変形形態プロセスを以下のように進行させる。最初に、バイアが基板を完全に、確実に貫通するのに必要な程度まで、初期ウェハを薄くする図44A。このステップは、オプションであり、使用する特定のエッチングプロセスが、問題なくチップ全体で貫通する場合は実行しなくてよい。次いで、初期ウェハを、ベースウェハへアライメントし図44B、接着剤、ウェハ融着、またはウェハ平坦度が非常によければ、共有結合性接合を用いて接着させる図44C。次に、環状バイアを、ベースウェハのパッドの上にくるように初期ウェハに生成し、バイアがベースウェハの対象となるパッドを囲むように、ベースウェハまで延ばす図44D。次いで、後続の導電体の堆積が絶縁されるように、環状バイアを絶縁体で充填する図44E。次に、ベースウェハのパッドの上にボイドを生成するために、中央ポストの全てまたは一部を、ベースウェハの対象のパッドまでエッチングして取り去る図44F。最後に、ボイドをメタライズし図44G、オプションで、本明細書で説明した手法の一つを用いて絶縁体で完全に充填するか図44H、またはメタライズがボイドの中心を完全に充填しない場合、絶縁体で充填できる図44I。その結果、メタル充填は、ベースウェハパッドまで電気接続を形成し、ベースウェハパッドを初期ウェハを通して上まで効果的に延ばし、二つのチップを互いに物理的に結合する。本手法を用いることにより、半導体材料からなる中心ポストは、絶縁体がベースウェハパッドと相互作用しないように、ベースウェハのパッドを保護する。これは、従来手法を用いて同じことを試みる場合、これらの従来手法では、ベースウェハパッドを露出させたままにし、従って、塗布した絶縁体により汚染されることがあるので、何が起きるか分からないというのとは著しい違いがある。しかし、場合によっては、制御性がないので、プレス嵌合接続手法が適さないことがある。これらの事例では、本発明者らが改良したポスト-ペネトレーション手法と呼ぶオプションの代替の手法を用いることができる。理想的には、ポスト-ペネトレーション手法は、タック-融合プロセスと併せて、それぞれが単独で提供する利点、およびそれらの組み合わせ使用により提供される更なる利点を享受して用いることができるが、典型的にも、そのように用いられるであろう。本手法は、二つの接点、すなわち、剛性ポスト接点および比較的展性のあるポスト材料と比較するとパッド接点を組み合わせて使用することに関わり、場合によっては、いずれかまたは両方とも、下地の剛性サポート構造またはスタンドオフを有する。簡単に概観すると、二つの接点の一方は、ニッケルNi、銅CuまたはパラジュームPdまたは本明細書で説明したような他の適切な剛性合金等の剛性材料である。この接点はポストとして役立つ。二つの接点の他方は、ポストより十分軟質の材料であり、二つの接点をプレスして外部から加える力でも、例えば、ウェハの屈曲により発生する力でもよい接合すると、ポストが展性材料に入り込みポスト-ペネトレーションの部分、予め規定した温度を超える温度まで加熱してタック-融合プロセスのタック段階、その温度以下に冷却するといずれも液相状態に至らぬまま、二つは互いにタックされる。注意すべきは、本明細書で用いる場合、用語液相は、説明している金属または合金が完全にまたは実質的に完全に液体である状態を意味するよう意図している。本明細書で用いるように、メタルが非液体かまたは半液体状態の場合、本明細書で説明するように付着できるほどメタルは十分軟質であるが、その同じ金属または合金が純粋な液体または液相で流れるように、流れるほど十分な液体ではない。本発明者らのプロセスのほとんどの変形形態は、非液相および非固相の状態の金属または合金により機能する。別の方法、金属または合金の相状態図上で表すと、本発明者らのプロセスの変形形態は、固相完全固体温度と液相完全液体温度との間で機能し、ほとんどは両者間の平衡点近くで動作する。この差は、例えば、図33~図36に示すように、チップを別の要素に結合するのを参照すると、更に理解を深めることができる。これらの図では、材料2404が液相状態のはんだ金属または合金である場合、チップを溶融はんだの上に浮遊させ、毛細管現象が、はんだをバイア3210、3310内に吸い上げるので、バイア3210、3310は、はんだボールの上に自動求心される。本明細書で説明するタック-融合プロセスのほとんどの変形形態に対して用いられるような、非液相または半液相の状態では、金属または合金が、タック段階中および融合段階中の両方でなる状態は、金属または合金が著しく軟化されるであろうがすなわち、材料のいくらかが液相状態になるがチップを浮遊させたり、またはバイア3210、3310を自動求心させるほどには十分液体でないという程度の状態である。従って、何らかの力の印加が外部から加える力でも、外部力を加えずにチップ重量で生じる力でもよい、メタルまたは合金をバイア3210、3310内に入れるのに必要となる。その後、タック温度タック-融合プロセスの融合段階より高い別の温度を越えるまで第2の加熱をすると、それぞれからの材料が相互拡散される液相に入って出るすなわち、溶融して再固化するはんだとは対照的に。タック-融合の統合プロセスは、二つの主要なコンポーネント、すなわち、付着またはタック段階および融合段階に分離できる。タック段階は、一対の接点間のかなり均質な電気接続を行う。ポスト-ペネトレーション接続の形成をタックプロセスと組み合わせると、どれかの接点上の何らかの表面酸化物を、より簡単に払拭することができる。この非酸化物阻止接点手法により、著しい圧力を加えなくても、より簡単な融合プロセスが可能になる。ポスト、ペネトレーション、タック段階の組み合わせが欠如していると、融合プロセスは、タックプロセスの高温区間で、または融合プロセスの初期段階に、剛性材料および展性材料の表面に形成される酸化物を、接点に払拭させるために、実質的に更に大きな圧力を必要とする。タックプロセスの初期にその酸化物のかけらを取り払うことにより、融合段階は、実質的に低い圧力で発生させることができ、場合によっては、チップ自体の重量を越える圧力を加えなくてもよい。この時点で、用語の約束事を更に導入する。言うまでもなく、本明細書で説明するように、用語ドーターおよびマザーは、簡略化のために用いて、検討しているウェハ上の特定接点が、剛性接点か展性接点かを概ね暗示し、用語マザーは剛性のある接点と関係付けられ、用語ドーターは展性のある接点と関係付けられる。本明細書ではかなり一貫して一対一で示すが、用語マザーおよびドーターは無原則で適用されることに注意することが重要である。それぞれのウェハ上の個々の接点は、結合される他方のウェハ上の対応する接点が、反対の形式である限り、剛性または展性の接点の何れでもよい。従って、所与のウェハ表面は、一方または他方の形式の接点だけを専ら排他的に有することができ、または変形形態によっては、単一のウェハ側が、両形式の混合を有することができる。しかし、単一表面上の形式の混合は、用途によっては問題となることがあり、混合形式を用いるこれらの用途では、単一表面上の混合形式は処理を複雑にすることになる。但し、異なる形式が一領域内で狭い領域内で相互混合されないで、特定の処理ステップを実行する場合に、他の形式を含む領域を容易に保護できる広い領域が一形式の接点だけを含むように、離散的な領域へ閉じ込められる場合は除く。本プロセスの付着またはタックの段階の間、マザーウェハには、ドーターチップが多数装着されている。マザーウェハは、単一温度に維持されているすなわち、マザーウェハは、この付着プロセス中は等温基板として維持されている。マザーウェハの等温温度は、室温程度に低くすることができるが、室温を超える温度上昇は、このプロセスの段階フェーズを早める。しかし、等温温度は、タックまたは融合の温度はもとより、ドーターチップ上の展性材料の溶融点未満に保つ。従って、タックプロセスは、二つのチップを接触させてポスト-ペネトレーション接続を行う場合、そのチップだけの界面が適切なタック温度に到達するか、または僅かに越えるように、それぞれの小さなドーターチップを、マザーウェハより高い温度に加熱することにより行うことができる。一般的には、本明細書で説明する主な材料に対して、タック温度は、約190°C~約320°C、公称タック温度の代表値は約270°Cとすることができよう。この方法では、マザーウェハ上の他のチップは、それらの接点が経験する上昇温度を越えて加熱されることはなく、接点の性能を変更して、幾つかの接点に、他より高い温度でずっと長い時間、経験させることができる状況では、一様な性能が得られない可能性がある。タックまたは付着のプロセスを、例えば、マザーウェハを展性温度未満の等温温度に保持し、展性温度未満に加熱されたマザーチップへドーターチップを持ってきて、二つのチップ間を接触させ、そしてドーターチップの温度を適切なタック温度まで急速に上昇させることにより、実行することができる。従って、ドーターチップをマザーウェハへ付与すると、部品をアライメントさせる次いでドーターチップを加熱する機械装置が、部品間の何れかの接点を、例えば2g/接点対未満、好ましくは1g/接点対未満を可能とするのに十分な圧力を印加した後、ドーターチップを解放する。解放した後、ドーターチップ上のキャップ/接着層または展性材料がキャップ/接着層の機能も併せて実行する場合は展性層は、その時点のマザーチップにより決まる下降した温度により柔軟性が低下する。例えば、本明細書で説明したベースライン材料では、マザーチップ/ウェハ基板は、約230°C~250°Cに保持でき、ドーターチップは、公称温度約270°Cでマザーチップへ持ってきて、接触後、約310°C~330°Cへ急速に上昇させる。急速な温度上昇に対する接触の順序すなわち、温度上昇がマザーウェハとの接触の前か後かは変更できる。注意すべきは、本発明者らは、最初にチップを接触させてから、温度を上昇させることにより、展性材料の表面上の酸化物形成が最小化でき、従って、より再現性の高い接点が可能となることを発見した。有利なのは、展性材料の使用により、接点対あたりの圧力の量を下げることができるということである。本発明者らは、約0.001g~約10g/一接点対の範囲の印加圧力を用いたが、もっと低い範囲も可能であり、最小値は、チップ自体の質量にかかる重力の作用すなわち、重量である。更に、上記のように、タックプロセスに対して、どんな表面酸化物も押し潰すだけの圧力が十分に加えられる場合、ドーターウェハの温度を室温程度に低くすることができる。この方法で、ドーターチップをマザーウェハ全体に装着してから、何れかのタックプロセスを開始できる。本手法を用いても、プロセスが行われる速度のために、マザーウェハを何らかの実質的温度まで加熱する時間がない。従って、第2ドーターチップのマザーウェハへの貼り付けでは、第1チップの水平または垂直方向100μm以内においても、意味のあるまたは実質的な程度においてそのアライメントに影響する、第1チップのキャップ/装着層は軟化しない。タック-融合プロセスは、典型としては、ともに非液相プロセスであるという利点がある。この意味は、タックまたは融合プロセスのどちらも展性材料は著しく軟化するが、完全な液相にはならないように、本プロセスが行われるということである。これは、もし展性材料が液相になってしまうと、その結果生じた液体が流れて、隣接する接点を短絡させるという重大なリスクとなるからである。その材料を非液相に保つことにより、更に接点密度をあげることができる。しかし、変形形態によっては、半液相状態も許容できるすなわち、展性材料の一部、但し全体より極めて少ない一部、だけが簡単に液相になる。しかし、これらの変形形態は、一般に、何らかの他の種類の抑制メカニズムを用いて、液相展性材料を限定した領域に制限し、隣接接点を短絡させる可能性を回避することにより、例えば、展性材料が容易に相互拡散できない非メタル物質で、展性材料を膜形成するパッドの周囲を確実に取り囲みまたは被覆することにより、液相展性材料が悪影響を与えるのを防ぐ、という共通の特性を有する。変形形態によっては、タック-融合プロセスのタック段階と協働して、低温で溶融して、タック時間を短縮しスループットを高めるのに役立つ接着層例えば、Snで、展性材料例えば、Au/Sn合金をキャップすることが望ましい。更に幾つかの変形形態では、管理されていない環境のもとに、チップが長時間すなわち、ウェハ全体に大量に装着するのに必要な時間、その温度で放置されている場合に、結合の劣化が起きないように、マザーウェハを、融合温度未満で可能な限り高温の等温温度で維持することが望ましいことがある。本発明者らは、プロセスの短縮化には高すぎるが、典型的には230°Cを用いる。より低温にすると、付着のペネトレーション段階の温度および圧力のプロファイルを修正するような影響を与える。更にプロセスを短縮化するために、タック段階の一連のプロセスすなわち、置いて加熱するをできるだけ迅速に行うことが望ましい。注意すべき態様は更に、変形形態によっては、タック段階で長時間を費やすほど、融合段階が歩留りに対して及ぼす影響は低下する等である。例えば、極端な例では、本発明者らは、タック段階をFC150シリコン対シリコンに対する上で、約1分間継続させたが、必要な融合段階は得られなかった。これは図45にまとめてある。別の極端な例では、大量装着の場合、アライメントに約1秒を要するのが普通であり、タック段階は、融合段階前に2~4秒を要する。従って、これらの変形形態では、タック機械装置から融合段階まで搬送するための環境は、良好な接点を得るのに重要である。これらの二つの極端な例の間は、融合プロセスの1スループット、2複雑さ、および3重大な問題、の間のトレードオフとなるプロセスオプションの連続体となる。非常に速い2~4秒の変化のタックプロセスでは、チップは軽く保持されるだけになるので、融合段階中の還元環境を必要とする可能性があり、または融合中にもっと十分な量の印加圧力を要求されることがある。連続体の他端では、1分間のタックプロセスが、より高い圧力および温度で行われ、タック自体は、チップの事前融合を比較的良好に行うことができる。この場合、後続の融合プロセスは、ウェハ全体の一貫性を確保する方法と併せた接点アニールまたはタック中のチップ配置の平面性が十分な場合は、圧力とするだけでよく、特定の環境は何ら必要ない。この連続体については図46に示す。タック段階の重要な利点は、電気接続が最終でなく、しかも容易にはできないので、タックプロセスが終了した後で、融合プロセスが開始される前に、チップの検査を実行することができる、という点にある。これにより、この第1段階のハイブリッド化の前と後の両方で、不良ダイの検査および特定が可能になるすなわち、別のチップへのハイブリッド化の前に実行された個々のチップが、ハイブリッド化プロセスにより悪影響を受けたか、または付与するチップとの組み合わせで効果がないかを決定する。更に、ダイスカットしたドーターチップを、ダイスカット前のマザーウェハ上に装着する場合には、マザーウェハが切断つまりダイスカットされる前に、検査を行うことができる。タック段階を使用する更に重要な利点は、チップの組み合わせはさほど強くはないので、後続の検査により、結合したチップの一つが実行されなかったと決定された場合、結合したチップを容易に分解することができる。二つのチップを互いに分離するのは、熱か圧力または両方の組み合わせを用いて、実行することができる。個々にダイスカットされたドーターチップが、まだ切断つまりダイスカットされていないマザーウェハの上に、装着される場合には、ドーターチップが問題だった場合、別の良品だと分かっているドーターチップをマザーウェハへ付与することができる。特定のマザーウェハチップが不良であった場合、それ以上ドーターチップを付着しないようにする等と、通知することができ、ウェハダイスカットの直後に容易に特定することができ、ともに総合歩留りを著しく高める。更に、マザーチップが機能しないものであった場合、除去したドーターチップをいずれマザーチップに付与するために保存することができるので、更に歩留りが向上し、コストが下がる可能性がある。例えば、ドーターウェハの展性接点が、金-すずまたは金-銀-すず合金で、展性キャップがすずであったとする。すずは低温で付着でき、十分薄ければ、厚いはんだボールのようには拡がらない。ドーターチップが検査で不良とされた場合、マザーウェハ上の個々のチップを加熱して、引き剥がし、別のドーターチップを付与することができる。全てのドーターチップを付着、組み合わせ検査が良好になると、マザーウェハ全体を互いに融合する。このように、タック-融合手法により、良品だと分かっているダイだけを集積することが可能になる。更に、本手法は、単一の不良チップがスタック全体をスクラップにする必要がないので、多数のダイのスタックと関係付けられるリスクを著しく低下させる。高価なチップまたはスタックしたユニットに対して、これは本質的に/それ自体の極めて価値のある利点である。更に、タック-融合段階には、低圧力プロセスであるという利点が追加される。タック-融合段階の両方で使用される力は、50μmピッチ以下の接点では2g/接点対未満が代表的である。融合段階では、本発明者らは0.8g/接点対~0.001g/接点対の力の使用を検証した。本発明者らは、400接点チップでは300gを使用し、10,000接点チップでもやはり300gを使用したが、これは0.75g~0.03g/接点対の範囲となる。接点数が多い場合、例えば、900,000では、本発明者らは0.003g/接点対となる3kgを使用した。理想的には、本手法は速度をあげるために最小の可能性がある力を用いることとし、適切な環境のもとでは、チップ自体に加えられる重力によって課される力すなわち、チップの重量を超える力は一切用いない。ダイを互いに付与するための従来のプロセスは、接点対あたり数gから数十gの付着強度を必要とする。これは、半導体チップそれぞれに、途方もない応力を発生させるので、損傷または割れを招くことが多い。従って、説明する本手法は、従来手法で見られる応力レベルが課されるのを、劇的に低下または回避させる。更に、従来の手法は、本発明者らが利用できる小サイズの寸法と互換性がない。典型的なはんだプロセスは、液相プロセスであり、このような小サイズおよびピッチと互換性がなく、数g/接点対の圧力とも互換性がない。言いかえると、代表値5g/接点対では、1cm×1cmの10,000接点をもつチップは付着に50kgを要する。対照的に、本プロセスの融合部分の間の圧力は、典型的には付着プロセスで用いられる圧力以下である。例えば、本明細書で説明する融合プロセスを用いると、タック段階中に300gの圧力を必要とする10,000接点のチップは、本プロセスの融合段階中には、9gしか必要ない。更に、圧力をほとんどまたは全く使用しないので、マルチリフロー/マルチハイスタックが実用的になる。マルチチップハイのスタックを生成するために、チップに加えられる圧力の量は、その上のチップの融合中、特にマザーウェハ上の幾つかのチップが他のものより背が高いドーターチップスタックを受ける場合の欠け、歩留り損失、スタック内の下部チップ未接続の可能性等を防ぐために、低くすべきである。融合プロセス中にマザーウェハおよびドーターチップに加える圧力がかなり必要とされ、幾つかのマザーチップが他よりも遙かに大きなスタックを有するとすれば、それぞれのチップに加えられる正しい圧力を維持するために、複雑なツーリングセットが必要になろう。対照的に、軽いかまたはゼロの外部圧力しか必要としない本発明者らの手法では、これを回避することができ、マルチハイチップをずっと実用的にし、倍以上の高さのスタック差を許容できる。本明細書で説明する手法の変形形態の更なる利点は、融合プロセス完了後の高い強度である。融合プロセス後の接点の強度は、典型的には数百kg/cm2を超え、1000kg/cm2が代表値である。言うまでもなく、その結果、融合プロセスが完了すると、再加工の可能性が劇的に低下する。制限を意図しない例示の代表的な展性材料は、金-すずAu/Snおよび銀-すずAg/Snおよび本明細書で特定するその他を含む。この時点で注意すべきは、用語ポストは、単に剛性を意味するために用いる利便的なものである。決してサイズ、形状または幾何形状を制限または強制することを意図しない。従って、下記および特定の変形形態セクションで説明するように、ポストは高さより幅を広くすることができ、または本明細書で説明する意図する目的を達成するのに十分な、任意の断面プロファイルとすることができる。更に、ポストは、本明細書で説明するプロセスの一部として、例えば、メタライゼーションまたはメタル接点を薄くせずに、ウェハ背面を薄くすることにより、生成することができ、または別々に生成して、その後、ウェハに付着、またはウェハに挿入できる。スタックが関わる場合、ウェハを通る所与の電気接続は、一端に剛性のある接点を、他端に展性のある接点を有する。このような場合には、本明細書では簡略化のために、ウェハを一旦マザーまたはドーターと指定すると、その用語は、後続のスタック層に対して、ドーターウェハを正しくマザーウェハを指すべきであるとしても、着目している接点は、ここではポスト-ペネトレーション接続を形成するための剛性のある接点なので、そのまま用いる。更に明瞭にするために、その他端に接続される後続のドーターウェハをドーターウェハ2と呼ぶことにする。図47および図48に、本手法の一実施例を示す。図47Aおよび図48Aでは、二つのそれぞれのチップ4706、4708、4806、4808上の相補接点4702、4704、4802、4804を示す。簡略化のために、電気接続4710、4810も、もしあれば他の要素も、接点4702、4704、4802、4804のすぐ近傍を越える部分は示さない。図47Aおよび図48Aに示すように、接点の一つ4704、4804は剛性接点であり、他方の接点4702、4802は展性接点である。図47Bおよび図48Bはそれぞれ、互いに接触した時点の各接点4702、4704、4802、4804を示す。タック段階の前またはその間に圧力を加えることにより、剛性接点4704、4804は、展性接点4702、4802に入り込む。図47Cおよび図48Cは、二つの材料が相互拡散し、両者間の高強度結合を形成した融合段階後の接点を示す。更に、注意する価値があるが、展性接点の幅は、接続しようとしている接点結合前のと概して同一幅または接点より狭いという意味で最小とすることができ、またはその幅が最小幅を超えて十分拡がっているという意味で拡張接点とすることができる。上記実施例では、図47は最小接点を含む実施例であり、図48は拡張接点を含む実施例である。概して、展性接点のサイズを剛性接点より僅かに広くする、すなわち、拡張接点を用いる方が有利である。そうすることにより、展性接点が、剛性接点を包み込み、この場合、剛性接点は展性接点の領域内のどこかに入り込むだけでよいので、統合された二つのチップ間のアライメント精度が低くてもよい。その結果、より大きなアライメントのずれに適合することができる。このことは、直径12μmを有する円形断面の展性接点、および直径10μm~6μmの円形剛性接点を検討する例示により理解される。直径10μmの剛性接点では、3μmのずれがあると、剛性材料の縁は展性材料の限界を超える。直径6μmの剛性接点では、3μmのずれは、直径12μmの展性接点材料内にまだ適合することになる。典型的には、剛性接点の端から端までは、最も広い点で差し渡し40μm未満であり、その最も広い点で差し渡し25μm、15μm未満としてもよく、または10μm未満でもよい。更に、この手法では、展性接点は、剛性接点と少なくとも同じ幅とすべきであり、好適には20以上広くする。更に、ポストの高さは、その幅を越えても未満でもよいが、幅を高さより広くするのが典型的である。上記の基本的な説明を念頭におけば、例えば、剛性接点として用いることができるように、適切な剛性材料をメタライズまたは導電材料の一つとして、利用することにより、かつ、他のコンポーネントまたはスタックへ付与するための展性接点として、役立てることができるように、メタライズまたは導電材料の別の部分へ第2の更なる展性材料を膜形成することにより、上記説明の変形形態へ本手法を拡張することができる。図49は、図41のものと類似の、半導体チップのスタックの一部を示し、それぞれが上記説明の実装の一つに基づいて生成されるスルーチップ接続を有する。簡略化のために、スルーチップ接続は、接続が貫通するそれぞれのチップ上の、何らかのデバイスに接続されるとして示さない。そのような接続の有無は、ポスト-ペネトレーション手法の理解に必ずしも必要ないからである。図49に示すように、各チップを上下のチップへ接続するのに役立つように、オプションの接点4902、4904が、メタライズ2412および導電体2802の上部および底部に付加されている。上記のように、メタライズまたはメタル接点を直接用いることができる。特定の実装に応じて、オプションの接点4902、4904を付加する場合、接点4902、4904は、任意の従来技術の種類、単純な従来の接点パッド、本明細書で説明するように形成される非ポスト-ペネトレーション接点、または本明細書で説明するようなポスト-ペネトレーション接点とすることができる。従って、言うまでもなく、図49のポスト-ペネトレーション手法を用いることにより、スタックを一層容易に実行することができる。図50は、ポスト-ペネトレーション手法を用いてスタックされる図49に示すチップの簡略化したスタックの一部を示す。更に、上記説明の特定実装の変形形態は、ポスト-ペネトレーション接点手法の使用に役立つように生成することができる。例えば、図15に示すものすなわち、溝の底部のメタライズが完全には除去されていない場合のどれかと、接着剤1102および仕上げ材1302が存在しないことを除けば、類似の実装において、メタライズ1502を、剛性または展性の接点の一つとして用いることができ、ボイドに挿入される第2材料は、反対のすなわち、メタライズが展性の場合は剛性、メタライズが剛性の場合は展性の接点として役立つ。このような実装では、図51で示すように、メタライゼーション内部のボイドを、例えば、本プロセスの適切な時点で挿入されるプリフォームポスト5102で充填することができる。代替として、メタライズ1502および第2材料は、別の剛性材料と接触して結合を形成する端部に展性材料を膜形成する場合、同一材料とすることができる。図52は、単に例示が目的だが、図51のチップ上に示すレーザー5104を制御するための、駆動および制御の電子回路5202を有する別の電子チップ5200へハイブリッド化された後の、図51のチップを簡略化して示す。電子チップは、図51のチップのために用いられるメタライズ材料1504と比較すると、剛性のあるポスト5204も含む。従って、適切な条件下で二つのチップを接合した結果として、ポスト-ペネトレーション接続5206が形成され、それにより、レーザー5104を、電子チップ5200上の駆動および制御の電子回路5202へ電気接続する。図53~図71は、簡略化した例示の、基本的な接点形成およびハイブリッド化手法の変形形態を示す。簡略化のために、プリプロセスされているすなわち、両方のデバイスおよび関係する接点および配線を含むが、まだ個々のチップへダイスカットされていない一対の従来チップについて、本手法を示す。図示のように、aとラベル付けされているそれぞれの図のチップは、それぞれの図でbとラベル付けされたマザーチップと後でハイブリッド化するために、一つのICパッドから別の場所へ経路変更された接点を有するドーターチップである。注意すべきは、処理を並列に行われるとして示すが、これは理解を助けるためにすぎない。実際には、何れか一方の処理を他方の処理に先行させるか、それらの処理を時間的に一部重複させて行うか、または同時に行うことができる。最初に、ドーターウェハ図53aおよびマザーウェハ図53bで始める。ウェハは、それぞれがそのうえに多数のデバイス不図示を有するという点で、それぞれ完全に形成されたチップである。図示のように、ドーターウェハ上の接点5302、5304は、25μm~50μmのピッチであるが、最新の技術を用いる2μm~7μmほどの、ずっと狭いピッチの接点に対するのと同一の手法を、用いることができる。図示および理解だけが目的であるが、マザーウェハ上の接点5306、5308は、ドーターウェハの接点5302、5304より広いピッチである。接点5302、5304、5306、5308は、チップカバーガラス5310、5312を通じてアクセスされる従来のアルミ製ICパッドである。次に、厚い誘電体層5402、5404をチップ上に堆積する図54a、図54b。次いで、フォトリソグラフィによるパターン化により、アクセスするための接点の上の領域を開く図55a、図55b。次いで、IC接点パッドへのアクセスを提供するために、誘電体を貫通してエッチングする図56a、図56b。その後、フォトリソを剥がす図57a、図57b。代替として、厚い誘電体層5402、5404を厚いフォトレジスト層とすることができる図54a、図54b。その場合は、厚い誘電体層5402、5404を、フォトレジストを剥がすことにより除去する図57a、図57b。次に、シード層をウェハ上に堆積して、後のめっきプロセスを容易にする図58a、図58b。次いで、誘電体層を塗布し図59a、図59b、フォトリソグラフィによるパターン化を用いて、めっきを行う場所を画成し、制御する図60a、図60b。その後、メタルの所望の量が得られるまでウェハをめっきする図61a、図61b。次いで、誘電体を除去し、スタンドオフつまり立ち上がった接点を残す図62a、図62b。余談であるが、一般に、マザーウェハおよびドーターウェハはともに、スタンドオフを有することができる。ドーターウェハ上では、剛性構造の目的は、接点の信頼性をあげることができるように、スタンドオフを提供して接点全体を二つのチップの非平面に適合させることであり、場合によっては、なくてもよい。マザーウェハ上では、剛性構造の目的は、ドーターウェハ上の展性材料内へ入り込むことのできるスタンドオフとしておよびポストとしての両方である。更に、スタンドオフを用いて、上面のICカバーガラスとICパッドとの間の高さの差を許容することができるので、幾つかの接点はガラスの上面に置かれ、他の接点はパッド上に置かれる。プロセスフローに戻ると、所望しないシード層を除去するために、更にエッチングを実行する図63a、図63b。図63aに示すように、接点の一つと新規スタンドオフ/接点との間のドーターウェハ上のシード層材料を残すことにより、元のその接点の経路変更が完了する。オプションとして、追加または代替の経路変更層を、プロセス完了前またはプロセス完了後に配置することができる。更に、望ましいのは、特定領域では経路変更層を他よりも厚くめっきしてから、エッチングしてシード層を除去することである。次に、バリア層を、ドーター上の接点へ形成する図64a。この場合はニッケルであるが、ICパッド5302、5304、5306、5308内に拡散するメタルに対するバリア、またはチップのカバーガラス5310、5312の下のメタルの侵入により個々のチップが受ける損傷に対するバリアとして機能する。オプションでは、キャップ層6402、6404、この場合は金、をバリア上面に堆積して、特に、本手法が、ポスト-ペネトレーション接点に関わるタック-融合結合プロセスで用いられる場合に、結合プロセス中の好ましくない拡散を同様に防ぐ。キャップはマザーウェハにも膜形成する図64。この時点で、マザーウェハ上の剛性接点が完了する。再度、誘電体6502をドーターウェハへ塗布し図65a、フォトリソグラフィのよるパターン化により、スタンドオフ接点6606、6608の上の領域6602、6604が開かれる図66a。次いで、展性接点6702、6704をスタンドオフの上に作製し図67a、誘電体を除去し、完全に形成した展性接点図68bを残す。次いで、ドーターウェハを反転し、マザーウェハのフォトリソグラフィのパターンとアライメントし、アクセスを行う接点の上の領域を開く図69。次いで、剛性接点が展性接点に入り込むように、二つのチップを圧力のもとで接合する図70。最終的に、二つのチップは融合段階に入り、二つのチップは互いに恒久的に貼り付いたままとなる図71。注意すべきは、本プロセスの結果として、剛性ポストの上面と、他のウェハ上の、それが接続される接点の上面との間で測った両チップ間距離は、10μm未満、公称5μm未満である。これに対して、ウェハが完全に平坦である場合、これは2枚のウェハ間の距離でもあり、平坦でない場合、ウェハの凹凸がこの距離を大きくしたり小さくしたりすることになる。図72~図87は、ドーター図72aおよびマザーウェハ図72b上の接点生成、およびそれに続く二つのチップ相互のハイブリッド化のための、代替プロセスの変形形態を簡略化して示す。先行する実施例と同様に、2枚のウェハで開始する。図72aおよび図72bに示すように、ICの接点パッド上のカバーガラス開口部は、4μm程度、場合によっては、1μm以下にまで小さくできるが、約8μm~14μmである。本明細書で説明する一つ以上のプロセスを用いて、これらの小さなサイズの開口部を、より大きなサイズの開口部と同じように、容易に取り扱うことができる。更に、図示のように、ドーターウェハ上のパッドの間隔は図72a、25μm~50μmピッチが典型的である。しかしここでもやはり、本明細書で説明する本手法は、公称7μmピッチの接点でも容易に用いることができ、2μmピッチ以下の接点で用いることさえ可能である。本変形形態を以下のように進行させる。最初に、厚い誘電体をウェハに塗布する図73。次いで、フォトリソグラフィのパターン化を行って、それを通じてアクセスする接点の上の領域を画成する図74。次に、接点の上の誘電体をエッチングして取り去り図75a、フォトリソをマザーウェハから剥がし図76b、経路変更を形成する図77。接点の上の露出した領域およびドーターウェハ上の経路変更をバリア層でメタライズし図78a、シード層をマザーウェハへ塗布する図78b。オプションで、バリアをマザーウェハへ形成し、ICパッド不図示を保護することができる。次いで、フォトリソをドーターウェハから剥がす図79a。新規のフォトリソグラフィのパターン化を行って、接点が作製される領域を画成する図80。展性接点を、適切な材料、この場合は、すずSnの不連続層により上面を覆い、次いで、金Auの層で覆う図81a、金-すずAu/Sn合金、を堆積することにより、ドーターウェハ上に生成し、マザーウェハ上には剛性接点を形成する。露出したシード層を銅でめっきする図81b。次いで、フォトリソをドーターおよびマザーウェハの両方から剥がす図82。次いで、不要な残っている露出したシード層を、マザーウェハから除去する図83。最後に、キャップオプションでバリアが先行するをマザーウェハ接点に膜形成して、酸化を防止する酸化キャップ図84b。先に変形形態を説明したのと同様に、次いで、ウェハをアライメントし図85、接合し、タックして図86、その後のある時間に、融合する図87。大まかな概観で幾つかの変形形態を説明してきたが、ここで、プロセス中の様々なステップの詳細を更に含む追加の変形形態を提示する。しかし、言うまでもなく、これらの詳細は、先行する変形形態および本明細で説明する他の変形形態に等しく適用できる。図88~図91および図95~図102は、簡略した並列形で、後で、ドーターウェハの背面上の剛性ポストとなるものを形成するための、二つの更なる例示の変形形態手法を示す。ドーターと称するのは、アルミICパッドは、展性接点となり、別のマザーウェハ上の剛性ポストへ結合されるので、背面接点がマザー型接点であるとしても、適切といえよう。更に、幾つかの変形形態について並列形で示すが、本明細書で説明する本プロセスは、並列して行う必要はなく、同一ウェハ上で行われるか、または異なるウェハ上で異なる時間に、異なる変形形態を実施することができる。本実施例は、図88aおよび図88bにそれぞれ示すウェハ8800、8802で開始され、接点経路変更の準備を含む。すなわち、第1の実施例ではバイアはウェハの表面上のパッドとアライメントせず図88a~図99a、第2の実施例は接点の経路変更をもたないので、バイアはパッドとアライメントする図88b~図99b。更に、生成される二つのバイアの幅の相対的な差は、幅の異なるバイアを単一のウェハまたはチップの上で使用することができ、バイア幅をチップ上のパッド幅と変えることができる、ことを示すよう意図しているすなわち、パッドと同一幅、パッドより広くする、または狭くすることができる。再度、注意すべきは、図は適正な縮尺ではなく、必ずしも正しい比例関係ではない。最初に、厚い誘電体層8902、8904をウェハ8800、8802、この場合、アルミICパッド接点8804、8806を有するシリコンウェハ、へ形成する図89a、図89b。厚い誘電体層は、チップを保護するのに役立ち、後で上面が電気めっき後に薄くされる場合の、プロセスの停止領域として作用するのに役立つ。注意すべきは、後のステップで、バイアが、a電気めっきで充填されないか、またはb薄くするすなわち、エッチングまたはフォトリソグラフィのリフトオフにより薄くするのではなくバイアメタル充填プロセス中に、ウェハ表面に堆積される過剰材料の除去を可能にするような方法で充填される場合、このステップはオプションとすることができる。厚い誘電体堆積材料に適しているのは、限定が目的ではないが:TEOS、酸化物、窒化物、スピンオンガラス、ポリイミド、BCB、その他のポリマまたはエポキシ、厚いフォトレジスト層等であるフォトレジストのポリイミドまたは厚いフォトレジストを用いる場合、変形形態によっては、次のステップの別のフォトレジスト堆積ステップは不要である。次に、フォトリソ層を塗布し、パターン化して、望ましくない場所がエッチングされるのからウェハを保護する図90。このステップは、生成されるバイアのための場所を画成する。次いで、誘電体を通り、半導体および基板内に、ウェハ上のエッチングを実行して図91、経路変更の場合は経路変更接点がある場所のウェハ内に、バイア9102を生成し図91a、従来の場合は図91b、バイア9104が誘電体、アルミICパッド接点8806を通って、ウェハ内へ入っていく。ここで注意すべきは、あとの図から明らかなように、所望の深さは、ウェハ背面を薄くするプロセスで形成されるポストの露出が可能になるようなものとする。この深さの代表値は約75μmである。このバイア深さをもつことは重要ではないが、数千または数百万接点/cm2となる可能性があるという仮定のもとでは、このような深さは、後続プロセスで良好な歩留りを有すると同時に、キャリアウェハの必要がないウェハスケール様式で、ドーターウェハ全体を取り扱うことを可能にするためである。代替として、バイアは、ウェハを貫通することができる。これらのスルーウェハの変形形態では、以下に説明するステップ、背面を薄くし、エッチングしてバイア内にメタルを露出させるステップは不要とすることができる。更に、本実施例で示すバイアは、単一の導電体しかないが、同一手法は、同軸、3軸の導電体でも、これらの生成ステップを本プロセス内にそのまま組み込むことにより適用できる。この時点で、特定の実装で図示したプロセスの使用から得られる、特定の属性および利点を強調する価値がある。本手法から生じる属性および利点は、バイアのエッチングおよび生成をハイブリッド化チップ対チップ、チップ対ウェハ、またはウェハ対ウェハの前に行う、という事実を含む。言いかえると、チップ、ダイまたはウェハを別の要素へ結合する前に、それを容易に実行することができる。更に、本手法により、以前に作製し、使用可能な電子チップのデバイスすなわち、アクティブ側からバイアをエッチングすることができる。本手法は、エッチングの経路内に、犠牲にできない回路が直接存在しないチップ上の、実質的にあらゆる場所で用いることができる。従って、本手法を用いて形成されるバイアは、所望に応じて、パッドとアライメントさせることも、アライメントさせないこともできる。更に、パッド上にバイアを作製することにより、および/または場合によっては、パッドよりずっと小さいバイアを作製することにより、特に、回路がほとんどないか全くないチップの領域内で、回路のためのIC上の領域の損失を、最小化することができる。バイア形成に関して、場合によっては、後続の材料堆積が側面を十分覆うのを確実にするために、傾斜バイアとすることが望ましい。その場合、傾斜は、バイアの縦軸の垂直線から約88度の代表的な公称値の傾斜とすることができるすなわち、バイア幅は深さが増すと僅かに狭くなる。傾斜しているバイアの一実施例の断面写真を図92に示す。典型的には、幅5μm以上を有する深さ75μm以上のバイアを用いる。図92のバイアは、直径20μm、深さ約150μmを有する。図93は深さ100μm、直径20μmを有する例示のバイア充填済みのの写真である。もっと深さを浅くできるときは例えば、わずか5μmの深さまでになると、0.1μmほどの小さな幅で十分である。しかし、0.1μm未満の幅のバイアを用いると、形成される最終的結合の完全性が低下することがある。同様に、5μm未満の浅い深さを使用すると、下地の回路もしあればが損傷を受けるかもしれない程、ウェハを薄くする必要がある。現在では、妥当な市販の設備で十分な生産歩留りを得るよう、典型的な範囲は深さ75~150μm、幅5~25μmである。特定用途では、この範囲外の深さ、幅も可能であるのは言うまでもない。例えば、バイアは300μm程度まで深くすることができ、場合によっては、ウェハを貫通することができるが、現在の市販の入手可能な装置は、ここで想定している大規模な販売生産に向けたバイアの数、密度を含む上記のような著しい深さで、許容できる歩留りが可能なほどの、十分な整合性を今のところ持っていない。しかし、このような設備の進歩が、いずれこの制限を狭め、または取り去って、本明細書で説明する本手法をほとんど修正することなく、または全く修正せずに、このような深さ、数および密度の本手法を実現させるに違いない、と予想される。オプションでは、バイアの底部は、尖った点を有するように形成することができる。これは、強い剛性のあるポスト、剛性材料の展性材料内への良好なペネトレーション、および最終的に強い接点剛性接点と展性材料との間の表面接触を最大化することを確実にする、本発明者らが用いる方法である。これを行うために、本発明者らは、ポストのベースが下地の接点と同じくらい広くポストの接点への付着強度を最大化する、一方、上部は接点よりずっと細くなるようにテーパとして、サイズファクタに対するアライメントを達成できるピラミッド形状または円筒の上部に載ったピラミッドで剛性ポストを作製する手法を用いた。本変形形態は、先端が尖ったポストの形成が得られ、ひいては、ポスト-ペネトレーション接続に用いる場合、後で形成されるピラミッド型プロファイルの剛性ポストのものと類似の、ペネトレーションを可能にするという利点を有する。図94は、その中に形成された先端が尖ったバイアを有するチップの断面写真である。次に、フォトレジストを剥がし図95、露出したバイア表面不図示へ誘電体または絶縁層を塗布して、バイア内のメタルが、半導体内の回路のどこかと電気的に短絡するのを防ぐ。この層の厚さは、約2000Å~1μmの厚さが典型的である。しかし、特定の用途が、熱膨張係数のバランス、またはバイアのキャパシタンス低減重要または重大な場面でを含む場合、層を厚くすることができる。使用できる例示の絶縁材料は、酸化TEOS、他の酸化物、窒化物、ポリマ、CVDダイヤモンド等を含む。次いで、メタルバリア層を誘電体上に堆積する図96。バリア層は、絶縁体、半導体へのメタルマイグレーション移行を防ぐように作用する。本明細書で説明する全てのバリア材料は、このステップに適しているが、本実施例では、図示のバリアはチタンタングステンTiWである。次に、特定の変形形態で、メタルにめっきすべき場合、めっきのシード層を塗布する図97。そのシード層を、バイアの電気めっきのベースとして用いる。銅のシード層が、良好な導電体で熱伝導体なので、好適であり、今日では産業界に普及し、標準の半導体およびパッケージライン内で協働させるのが容易である。しかし、剛性材料および/または剛性材料のためのシード層と併せて本明細書で説明する、任意の材料を用いることができる。バイアを電気めっき以外の方法で充填すべき場合、このシードは、ウェハのより広い部分ではなく、バイア自体を覆うだけとなることもあるし、またはなくても良いこともある。例えば、バイアをCVDまたは蒸着で充填する場合、シード層は不要である。バリアおよびシード層は、スパッタまたは物理的気相成長法PVDにより堆積されるのが典型的であるが、実装によっては、無電解めっきはスパッタまたはPVDを越える著しい長所を有するので、無電解めっきを用いることもできる。次いで、バイアは、メタルまたは他の導電体で充填され普通は完全に、ウェハを通る電気導管を形成する図98。充填材料は、めっき手法に対しては銅とするのが典型的である。しかし、適切な剛性または展性の材料として本明細書で説明する、任意の他の材料を含む他の材料を用いることもできる。注意すべきは、単純な電気接点だけが必要とされ、良好な熱伝導または低い電気抵抗値が要求されない場合、バイアを導電体で完全に充填する必要はないということである。これらの場合、バイアの残りの部分は、オプションで、酸化物またはエポキシのような別の材料で充填できる。チップをパッケージし、封止するときに、バイア内のボイドに空気が取り込まれると、動作中の温度サイクルによる空気の膨張、収縮でチップが故障する原因となることがあるので、バイア全体は、典型的には、何らかの種類の材料で充填すべきである。メタルで完全に充填すると、抵抗値が最も低くなり、最良の熱伝導接点が可能となる。更に、メタルで完全に充填された直径のより大きなバイアを用いる場合、そのメタルはウェハを通じての熱伝達を支援することができる。図98に示すように、バイアは、電気めっきプロセスを用いて、シード層をめっきすることにより充填される。オプションで、めっきプロセスが完全で、ボイドがめっき材料の中心内部に残っている場合、そのボイドを、酸化物、追加メタル、はんだ、または用途に適した何らかの他の材料のような、フィラー材料で充填することができる。マザーウェハに対する剛性材料と同一材料、またはドーターウェハに対する展性材料と同一材料で、バイアを充填する場合、スタックの利点を達成することができる。代替として、付与されるチップ上の対となる接点が、その上に剛性材料を有する場合、バイアを、展性材料と同一材料で充填することができるという利点がある。注意すべきは、バイアがパッドとアライメントしている場合の図98bに示すように、バイアを導電体で充填すると、本質的に、バイアはパッドと接触することになる。ほとんどの実装で予想されるような、特定のウェハを別のウェハへ結合する場合、ドーターチップをマザーウェハへハイブリッド化する場合、マザーウェハが実行するのと同一の方法で実行できるように、ドーターウェハのバリアおよびバイア充填材料の構築が、マザーウェハに対するバリアおよび剛性材料と同じガイドラインに従うということが重要である。プロセスフローに戻って、前のステップのめっきの結果として、大量の導電体を、ウェハの上面に堆積し、除去する必要がある。これは、ラッピング、研磨または化学機械的プロセスCMPにより達成することができる。この薄くするのは、第1ステップで堆積された厚い誘電体内で行われる。第1ステップとして塗布される誘電体で用いられる実際の厚さは、このラッピングステップに誤差に対する余裕を与えるように選択される。このステップは、バイアを充填する導電体を、電気めっきで堆積しない場合はなくてもよい。次いで、図示するように、化学機械的プロセスCMPを用いて、過剰なめっき材料、および下地のシード層を表面誘電体層まで、そして僅かに中に入るまで除去する図99。次に、フォトリソグラフィのエッチングプロセスを再度用いて、ウェハの上面からウェハのICパッドの接点8804、8806へのアクセスを、フォトレジストの塗布図100により提供し、次いで、露出した誘電体10002をエッチングする図101のを支援する。必要な接点がパッドからバイア自体までだけで、どの接点も、その同じパッドと特定パッドに対するマザーチップとの間で必要とされない場合、その特定パッドは、このステップを省くことができるすなわち、そのパッドはフォトレジストで覆ったままとすることができる。代替の変形形態では、シード層が堆積されるか機能的にシード層の一部とすることができる、バイアのめっきまたは充填中のいずれかのとき、IC接点への接続が同時に行われるように、フォトリソグラフィを実行することができる。このような変形形態では、このフォトリソグラフィのステップはなくてもよい。その後、フォトレジストを剥がし、ウェハを洗浄し、ドーターウェハ内に完全に形成したポストを残す図102。この時点で、ウェハを別のチップ、ダイ、またはウェハ等の、別の要素へハイブリッド化するために更に準備すると仮定するすなわち、本手法は、ハイブリッド化の全ての順列に対して平等である:チップ対チップ、チップ対ダイ、チップ対ウェハ、ダイ対ダイ、ダイ対チップ、ダイ対ウェハ、およびウェハ対ウェハ。この更なる処理を、図103~図125に簡略化して並列形で示し、図102に示すようなドーターウェハで開始する。更に、理解を容易にするために、本プロセスを、マザー型接点要素として役立つウェハ上で実行される処理として図示する。本プロセスを以下のように進行させる。最初に、誘電体層がIC接点パッドの上を除いてマザーウェハへ塗布され図103bるが、ドーターウェハ上には誘電体層は既に存在している図102a、図102b。次に、ドーターウェハ上にバリア層を堆積し図104a、接点経路変更の場合、その一部は最後に、元のIC接点とプリフォームしたポストとの間の電気接続となる。バリアの使用により、展性材料が、ICパッドまたは剛性メタルもしくはスタンドオフメタルの何れかと後で相互作用するのを防ぐので、利点がある。図示のように、バリア材料、例えば、幾つかの例を挙げると、Ni/Au、Ti/Pd/AuまたはTi/Pt/Auを、スパッタリングを介してドーターウェハ上に堆積する。更に、このバリアは一般に、アンダーバンプメタルUBMとして、シードを除去する必要がない経路変更のために用いることができる。この層は、スパッタリングおよび/または蒸着プロセスか、または上層のための電気めっきプロセスとオプションで組み合わされる無電解めっきの何れかを用いて、形成される。更に、図示のように、例えば、無電解めっきまたは堆積技法を用いて、マザーウェハ上にシード層を堆積する図104b。図示のように、マザーウェハは、膜形成されるTiWCuを有し、それは、マザーウェハ上に剛性接点を電気めっきするためのUBMとしてもシードとしても用いられる。上面に銅を使用すると、より簡単な銅の電気めっき、および後続の剛性ポスト形成が可能になる。マザーウェハのUBMは、実装によっては、剛性メンバー電気めっきのためのシード層、経路変更を兼ねることができ、またはウェハ間のRFシールドとして機能するこのためのパターン化が、この時点の堆積ではなく、エッチングステップで発生するであろうが。オプションで、かつ代替として、バリア層およびシード層は、同一コンポーネントをもつことができる。このような場合には、単一材料が両方の層として機能できる。図104に示すように、バリアはウェハ全体に形成される。これは、後続の電気めっきステップを実行できるようにするためである。しかし、この電気めっきの後、シードおよびバリアは、様々な接点が互いに電気的に短絡したままにならないように、接点が存在しない領域から除去する必要があるここで関係しない他の理由、すなわち、バリアおよびシードが、点の間の電気的経路変更材料として機能できることを、明示的に要望しない限り。後続の材料が、電気めっき以外のプロセス、例えば、スパッタリングまたは蒸着により形成できる場合、マザーウェハステップは、代替として、パッド周囲のリソグラフィによるパターン化、バリアメタルの形成、後続メタルの形成、次いで、リフトオフプロセスの実行を含む。主としてパッド周囲の、または経路変更が望ましいメタルおよびバリアの最終的な結果は、同一となろう。次いで、リソグラフィプロセスをドーターウェハ上で実行して、元の接点の上にあるバリア材料を露出する図105a。更に、図示のように、マザーウェハをアンダーカットにより、パターン化して、例えば、先端を尖らせた、ピラミッド形、円錐形またはマッシュルーム形状を有するオプションのパターン化した接点を提供する図105b。代替として、接点の利用可能な面積を増大させ、または最終的に結合されることになる対応する展性接点より、断面を十分小さくする接点を生成するために、何らかの他の接点形状を形成するようマザーウェハをパターン化することができる。そうすることにより、加えられる力が、より狭くした領域全体に分散されるのでペネトレーションを強化することができる。本ステップ図105a、図105bは、後続のメタル配置をする場所を画成する。この後続のメタルが電気めっき以外の手段で堆積されるとすれば、このステップは、上記説明のバリアおよびシード堆積の前に行われることになる。ここでは、電気めっきを用いると仮定する。再度注意すべきは、リソグラフィのパターン化を行って、後続の電気めっきおよび/またはシードエッチングまたは電気めっきを用いなかった場合は、後続のリフトオフプロセスを可能にし、経路変更層を画成することができる。次に、露出したバリアの上面に適切なメタルを堆積することにより、ドーターウェハをメタライズする図106。特定の実装に応じて、以下の内の一つ以上をドーターウェハ上に形成することができる。:ウェハの非平面を扱うためのスタンドオフ層所望するなら、接点を変形し、形成するものとなる拡散層または展性層、接着タック段階中の接着作業を支援するキャップまたは接着層必要な場合、および/または接着層/拡散層が酸化されるのを防ぐ酸化バリア。更に、マザーウェハ上では、リソグラフィプロセスにより生成されるボイドを、リソグラフィプロセスにより露出されるシード層をめっき電気または無電解することにより、充填する図106。特定の実装に応じて、ポスト-ペネトレーション接続で使用するためのポスト形成のために用いる剛性材料を、この段階で追加することもできる。図107は、マザーウェハのための、完全めっきピラミッド形接点の実施例を詳細に示す。図108は、マザーウェハ接点の代替の変形形態の拡大部分を示し、この場合、プロファイル化した接点は、図107のものと類似している。このオプションの変形形態プロファイル接点、非プロファイル接点へ適用可能なでは、剛性ポストのためのメタルをめっきするメタライゼーション前に、半導体パッド10802のメタルを少しエッチングし、パッド10802の縁で、アンダーカットプロファイル10804を生成する。剛性材料10902を積み上げた場合図109、剛性材料10902のある部分は、アンダーカット10804を充填する。この追加充填はアンカーとして作用し、追加処理の間に加えられる応力、または熱サイクルによる操作での応力が働く間、定位置に剛性接点構造を保持するのに役立つ。図示のように、剛性材料10902はニッケルNiである。メタライゼーションおよび/またはめっきが完了すると、次いで、フォトリソを剥がし、ドーターウェハおよびマザーウェハ上に積み上げた接点を露出させる図110。しかし、注意すべきは、マザー接点のためのバリアが電気めっきの場合、そのステップを、メタライゼーションに続けて、フォトレジストを剥がす前に、オプションで実行できるということである。次に、フォトリソグラフィプロセスを利用して、積み上げた接点またはポストを保護するが、ドーターおよびマザーウェハそれぞれから、不要なバリアおよびシード材料を除去することができる図111。注意すべきは、このステップを用いて接点を画成および/または経路変更をすることもできるということである。更に、他のメタルがまだ電気めっきされていない場合、リフトオフ対後続のエッチングを用いているかもしれないので、これらのステップは僅かに異なることもあろう。しかし、本実施例ではシードおよびバリア材料が電気めっきされたので、エッチングを用いる。従って、不要なシードおよびバリア材料をエッチングで取り去る図112。更に、代替でオプションの変形形態では、少量のバリアおよびシードだけ、すなわち、好ましくない接点の相互短絡を防ぐのに必要なだけをエッチングで取り去るので、ウェハ表面の大部分は覆われたままであり、従って、特に、残っているバリア/シールドを接地面へ取り付けた場合、EMIシールドとして用いて、ノイズまたはスタックチップ間の好ましくない信号の結合を防ぐことができる。次いで、フォトリソを剥がす図113。この時点では、ドーターウェハは、別のウェハとポスト-ペネトレーション嵌合接続を形成するのに用いるための機能的な剛性ポストを含む。しかし、本明細書の説明から明らかなように、この場合、マザーウェハの処理は、特に、接点上への展性材料ドーターウェハポスト上の材料と比較しての無電解めっきを通して継続する図114b。注意すべきは、本ステップを無電解めっきステップとして説明するが、本手法の変形形態では、電気めっきステップを用いることができる。このような変形形態では、プロセスのこの部分は、メタライゼーションステップの一部として、または代替の、メタライゼーションステップで用いられるフォトリソを剥がすステップと、本明細書で説明するような保護フォトリソの塗布との間の電気めっき操作として、の何れかで行われる。しかし、何れの場合でも、バリアが展性および剛性材料の相互混合を防ぎ、ドーターウェハ上の剛性材料とICパッドとの間に展性材料を含むので、バリアの堆積は重要である。この時点で、マザーウェハは、別のウェハとポスト-ペネトレーション嵌合接続を形成する際に用いるための機能的な展性ポストを有する。しかし、本実施例では、第3チップがドーターウェハの上面にスタックされるべきであること、ひいてはウェハ内へのポストの形成は、前もって予定されていた。従って、ドーターウェハの追加処理が必要であり、以下のように進行させる。最初に、後続の薄くする処理の間汚染から保護するために、適切な除去可能な、保護材料の塗布により、ドーターウェハの前面側すなわち、デバイスおよび接点を装着する側を保護する図115a。この覆いは、単純なフォトレジストまたは誘電体だけから構成することができ、またはフォトレジスト、ワックス、ポリマ、エポキシ、他の接着剤等のような手段により、ドーターウェハに付与するガラス板、または別の半導体ウェハキャリアウェハ等の剛性部材で構成することができる。変形形態によっては、非常に厚い層を用いる例えば、ドーターウェハが後で薄くなる厚さの少なくとも50程度。他の変形形態では、剛性キャリアウェハを用いることができる。どちらの場合でも、非常に厚い層がドーターウェハに特別な強度を与えるので、薄くした場合に割れることなく取り扱うことができる。次に、典型的なバイアの深さは約75μmまで達するので、典型的にはドーターウェハの厚さが約75μmになるまで、ドーターウェハの背面を薄くして、背面からバイア充填材料例えば、前に形成したポストを露出させる。バイアが更に深く延びる場合、薄くするのを減らす必要がある。特定の用途に応じて、薄くする処理は、具体的には、ポストが背面のウェハ面の上に延びるまで行われる。用途によっては、ポストは背面と同一面とする図116a。しかし、バイアの底部が尖っている場合、薄くする処理は、好ましくは、底部の先端点のかなりの量を除去するのに十分なまで掘り下げるべきではなく、先端の尖ったバイアをもつ場合、処理が終了したときには、ピラミッド、円錐またはマッシュルーム形の構造が望ましい。この場合、別のポスト-ペネトレーション接続が望まれるので、ポストが表面の上に延びるように、背面上でエッチングを実行する図117a。このエッチングステップは、二つの目的に役立つ。第1に、バイア周囲の基板を幾らか除去し、バイアが表面を越えて延びるようにする従って、マザーウェハ上の剛性ポストと同じように、正確にバイアを機能させることができる。第2に、接点の表面を清浄にするので、後続プロセスでメタルの接着が良好になる。言うまでもなく、非貫通接続を有するドーターウェハでは、薄くするステップおよびエッチングステップは、一般に不要である、とはいえ、それを望ましくさせる他の高さの配慮を条件として、であるが。非常に厚い層またはキャリアを前面側に用いる変形形態では、薄くする処理は、典型的な75μmの最終厚さを、潜在的にはるかに超えることができる。実際、これらの変形形態では、薄くする処理は、約10μmまで薄くした厚さが得られる。更に、キャリアウェハが、タック-融合プロセスの後で除去されない場合、ウェハは約5μmまで薄くできる。注意:代替の実装では、薄くするステップは、マザーとドーターとのハイブリッド化の後で行うことができる。そのような変形形態では、処理のシーケンスは、マザー接点の無電解めっき、タック、融合、ドーター薄化、ドーター背面側をエッチングして背面側の面の上方に接点を延長、背面側接点へバリアおよびキャップを塗布、前面側保護、およびその保護の除去を不必要として省略する、となる。次いで、バリアおよびキャップまたはカバー層をポスト上に堆積する図118。このバリア層およびカバーは、バイア材料を保護するために重要である。バリア層およびバリアカバーは、真のマザーウェハの剛性ポストの上部に堆積されるバリア材料およびバリアカバーと全く同一の機能を実行する。それにより、この新しいポスト上のバリア材料と後続の第2ドーターウェハすなわち、ドーターウェハ2上のバリア層との間に、展性材料を固定することができる。図示のように、バリアおよびキャップは、無電解めっきプロセスを用いて堆積されている。本実施例では、1μmのNiおよび0.3μmのAuを用いる。無電解めっきを用いる利点は、ウェハ背面にフォトリソグラフィのステップを何ら必要としないことであり、本プロセスの実行を単純にし、薄いウェハの使用に適合する。この利点は、もっと極端な限界まで薄くしたウェハでは、更に価値があり、バイア生成プロセスの、元の誘電体エッチング、バイアエッチング、およびバイア充填の各ステップでのコストを節減する。繰り返しになるが、使用される特定材料は、本明細書で参照したバリア材料の内の何れかを含む。更に、このバリアは無電解めっきで堆積しなくてもよい。代わりに、変形形態によっては、電気めっきを用いることができ、シード層を背面に堆積する場合、上記説明と同じようにめっきし、次いで、エッチングする。他の変形形態では、パターン化と、蒸着またはスパッタまたは他の型式の堆積プロセスとを用いてこれらのバリア層を形成できる。薄いウェハ上ではもっとステップが必要であるが、これらの代替の手法は、電気めっきされるプロセスフロー内のシード層エッチングによるか、または堆積されるメタルプロセスフロー内のリフトオフプロセスによるかの何れかで、経路変更層、ウェハの背面上のシールドまたは接地面、を画成することもできるという利点を有する。次いで、保護層をドーターウェハの前面から除去する図119。代替として、保護層か、またはキャリアウェハをドーターウェハへ付与する接着剤、のどちらかとして形成される材料が、タック-融合プロセスの温度に耐えることができる場合、本ステップは、融合プロセスが完了する後まで延長することができる。これにより、タックプロセス中の個々のダイを、割れさせたりチップを損傷させたりせずに取り扱うことを可能にしたままで、ドーターウェハを著しく薄くすることができる。この態様では、ドーターチップは、上向きの回路面を有するのが典型的でありすなわち、マザーチップから離れた方、展性材料はマザーチップ上にある。言うまでもなく、マザー/ドーターの約束事が無原則にすぎないことを念頭におくと、逆も真であり、または特定のウェルの取り付け、もしくは他の変形形態の場合には、展性材料は、バイア自体の中にあるか、または後で追加してもよい。別の代替の変形形態では、例えば、バイアが上面の第3チップをスタックするよう形成されるのではなく、下向きでない上向きの回路とチップとをハイブリッド化させるためにバイアが形成される場合や、例えば、光デバイスがドーターウェハ上にあり、上部のキャリアウェハに組み込みのマイクロレンズや他のパッシブ素子がある場合、またはドーターおよびマザーウェハがRFデバイスで、二つの電子回路が互いに隣接しているのが好ましくない場合、このステップを全体的に省略して、保護層を恒久的に残すことができよう。繰り返しになるが、これには、典型的には、展性材料を上に有するマザーチップが必要である。この時点で、マザーおよびドーターウェハ上の、上記説明の接点を互いに組み合わせ、それぞれのチップを結合することが可能となっていると仮定する。結合プロセスを以下のように進行させる。最初に、ドーターウェハを裏返しにし、マザーおよびドーターウェハ上の結合する接点を、それぞれ互いにアライメントさせる図120。アライメントステップを用いてマザーおよびドーターウェハをアライメントさせる。このアライメントは、パッドサイズについての±の許容差ですべきである。特別に大きな展性接点では、アライメント許容差は幾らか大きくできる。一般に、アライメントは、剛性接点の上部全体がどこかの点で展性接点に確実に当たるように行われる。例示にすぎないが、展性接点が面上で正方形の15μm幅であり、剛性接点の上部が面上で正方形の5μm幅であったとすると、完全に中心が合っていれば剛性接点の縁は展性接点の縁から5μmとなるはずであり、アライメントの精度は±5μmとなろう。次いで、接点は圧力を加えられて接合され、ポスト-ペネトレーション接続を形成する図121。スタック化の本手法の主な利点の一つは、剛性材料が展性材料内へ入り込むことである。これにより、二つの接点間の表面領域が、個々の接点自体のサイズより大きくなるので、2枚のウェハ間で強い結合が起きる。更に、二つの部分を引き離すのに必要な欠陥の種類が、ポストの水平面の層間剥離およびポストの縦側面の剪断欠陥をともに必要とするので、この結合は更に強くなる。注意すべきは、後者は、起きる可能性がずっと少ない欠陥の形式なので、全体の欠陥リスクは、どちらか単独の場合よりずっと少なくなる。実際には、突起量も重要である。典型的には少なくとも1/2μmが望ましい。実装によっては、もっと少ない突起でも機能するが、突起のレベルが低いと強度がかなり低下する。実際には、本発明者らが決めているのは、全高8μmの展性材料では剛性材料が展性材料内に2~3μm延びるのが典型的であり、10μmの展性材料では剛性材料が展性材料内に5μm延びるのが典型的、ということである。一般的な経験則Ruleofthumbでは、展性接点の厚さの10以上ペネトレーションさせるが、展性接点全体の90未満にペネトレーションを抑える。もう一つの主な利点は、ポストのペネトレーションにより、接点ピッチに対するドーターおよびマザーチップの著しい非平面性を許容できる、ということにある。例えば、20μmピッチで12μm幅の接点では、展性材料の高さは、かなり高く、例えば、高さがピッチと一致する点まで高くなることがある。同様に、接点から接点までの平面度の偏差が、展性接点の厚さと同じ範囲をもつことがある。例えば、ポストが高さ5μmで、展性材料が高さ8μmの場合、接点から接点までの平面度の差は8μmほどの大きさになることがある。この場合、ポストの幾つかは、展性材料の全体までペネトレーションし、幾つかはペネトレーションが少なくなるであろう。プロセスフローに戻ると、剛性接点の展性接点内へのペネトレーションに続いて、またはそれと同時に、タック-融合プロセスのタック段階を実行することができる。図121に示すように、二つが同時に起きる。プロセスのタック段階の間、2枚のウェハ間の電気接続が行われる。利点としては、チップを相互に保持するのに中間のエポキシまたは物質が不要なことであり、または電気接続間のバリアとして機能できることである。オプションでは、タック段階の前に、2つのチップ間にアンダーフィルを挿入して、例えば、再加工する可能性がプロセスの一部になく、アンダーフィル材料が、タック-融合プロセスで用いられる温度により悪影響を受けない場合、両者の間のボイドを充填することができる。この時点で、マザーおよびドーターウェハが結合され、検査することができる一方が欠陥の場合には置き換える。両者間の恒久的な接続が望ましいと決定されると、タック-融合プロセスの融合段階を実行して図122結合対例えば、ハイブリッド化ユニット12202、12204を形成する。融合プロセスの間に、マザー拡散/キャップ、ドーター酸化キャップ、およびドーター展性材料は全て、相互拡散して接点全体の最終的なコンポーネントを形成する。融合プロセスの前にアンダーフィルをチップ間に挿入することを前に行わなかった場合は、オプションででき、または温度が関係しない場合は、アンダーフィル挿入を融合プロセスに続ける。アンダーフィルを用いる利点は、二つのチップ間に空気が捉えられる可能性、およびその後の温度サイクルによるチップまたは接続の損傷の可能性をタック-融合プロセスは気密封止を形成するため、アンダーフィルが低下させることにある。タックプロセスでマザーウェハに装着するとすなわち、ダイ対ウェハプロセスで、既知の不良マザーダイの部位には装着しないで、マザーウェハ全体にそれぞれを良好に配置するために、アライメント-タックプロセスを繰り返し、ウェハ対ウェハプロセスで、2枚のウェハを全体に互いにタックし、オプションの検査を実行する場合、不良チップの場所を後で除去するためにマーキングする、マザーウェハ全体を融合プロセスに通し、ドーターチップの全てを恒久的に付与する。これはタック段階よりずっと高い温度で行うことができる。更に、プロセスがウェハ単位で同時に行われるので、それぞれのチップに対して処理時間は同一となり、プロセスは、それぞれの個々のチップ全体にかなり均質な接続を生み出す。融合段階の温度は、典型的には、例えば320°Cから400°Cであり、関係する特定の材料に依存する。融合プロセスからタックプロセスを分離することにより、個々の部品毎に加熱または冷却する必要がないので、タックを実行する設備の速度が低下しないという利点がある。ウェハレベルでこれを制御された方法で実行することにより、全ての接点は非常に類似した最終コンポーネントを有することになる。タック段階、融合段階、またはその両方の間に、不活性または還元環境を用いて、材料の表面の酸化物を最小化または除去するのを支援でき、各ステップでの必要な温度または圧力を低下させるのを支援する。典型的には、これらは、窒素、アルゴン、他の不活性ガスのようなガス、またはフォーミングガスもしくは蟻酸といった還元ガス、もしくは水素か何らかの他の還元ガスを有する他の環境とする。上記したように、本プロセスは、第3チップがこの新規形成ユニットへ結合されるべきなので、未完成である。マザーおよびドーターチップの結合と同様に、ユニットを別のチップに結合できる。従って、図123に示すように、第2ドーターウェハを、ユニット12202、12204上の適切な接点へ持ってきて、接点をアライメントさせる。前の処理ステップのために、第1ドーターチップの上部のバイアの露出面は、元の剛性接点の上部と同一のコンポーネントを有するのが、利点である。従って、後続のドーターウェハに対して、ハイブリッド化は、最初の二つのウェハに対して行ったのと同じ方法で行われるすなわち、アライメント、ペネトレーション、タックオプションで検査および融合。展性材料は、それぞれのバリア層と、展性材料内にペネトレーションするバイア上のポストとの間で、固定される。従って、プロセスの重要な利点は、バイアおよびベースのハイブリッド化が、従来のスタックされる、一方が見付けるかもしれないチップ対を超える、繰り返しスタックを容易にする同一の材料系および同一のプロセスフローで動作するようセットアップされる、ということである。結果として、マザーウェハは、一セットのチップを、次いで、別のセットドーターウェハ2、更に、別のセット等と装着することができ、タック、融合、タック、融合手法か、または場合によっては、タック、タック、タック、融合の全ての手法の何れかを用いて、必要に応じて各層毎に同じようにプロセスを実行する。従って、第2ドーターウェハ上で、第2タック段階を実行して、それをユニットへ結合し、一旦完成すると、この新しく形成された更に大きなユニットを、オプションで、更に検査でき、第2ドーターチップが不良の場合、取り外し、交換する図124。最終的に、第2ドーターとユニットとの間の恒久的接続が望まれる場合、タック-融合プロセスの融合段階を再度実行して図125、新規の、更に大きなハイブリッド化ユニット12502、12504を形成する。このステップの後、本プロセスを何回も繰り返して、更に多数のチップを、例えば、ドーターウェハ2上に、またはそのウェハ上にある他のチップ不図示上に、集積することができる。各タックプロセスの間で電気接続を行うので、その直下のチップに対してだけ各チップをアライメントさせる必要があり、それにより、チップ全てを最初にスタックしてから、スルー接続の試みを開始できる他のスタック技法のようなアライメント誤差の蓄積がない、という点で更に利点が生じる。更に、必要な程度に、大きくなった組み合わせユニットそれぞれの検査を、段階的な各層の後に実行できる所望があれば再加工を行うことができる。繰り返すが、ダイを多数の層でスタックするとしたら、従来技術は、全体に構築したユニットを完了してから、電気検査を行うことが必要であろうから、これは、著しい利点および劇的なコスト節減および歩留り向上を提供する。従って、高価なユニットを生成した後でのみ、従来部分を検査することができ、もし不良-再加工が可能でなかったとしたら、唯一の選択肢は高いコストの全体ユニットをスクラップにすることしかないであろう。更に、従来技術により作製中のユニットを損傷するリスクまたは部品を無駄にするリスクは、例えば、欠陥が第1層のチップ上であった場合、劇的に増加する。対照的に、本明細書で説明する本手法の一つを用いて、マルチスタック構成をずっと少ないリスクで生成することができる。繰り返すが、特定のケースに応じて、上記のように、アライメント、タック、融合、アライメント、タック、融合のシーケンスとして、必要に応じて何回も本手法を実行することができる。タックプロセスが十分高い強度を有する状況下では、例えば、≧500接点では、本プロセスは、代替として、必要に応じて何回ものアライメント、タック、アライメント、タックとして実行でき、全てのチップを縦にスタックしたそして、オプションを用いた場合に良性と検査した後にだけ、融合を実行できる筈である。異なる数のチップを異なる配置でスタックする場合、この第2の手法を、更に効果的に用いることができる。この時点で、ポスト-ペネトレーション接続およびタック-融合プロセスの使用により、以前に形成した相互ユニット接続に悪影響を与えることなく、後続の、第2ドーターウェハおよび後続のウェハをユニットへ結合する処理を実行できることに、注意することが有用である。実際、本発明者らの驚くべき発見によれば、タック、融合、タック、融合手法薄くする処理の介在の有無にかかわらずを用いることにより、連続的な融合ステップは、実際に以前の接続の抵抗値を低下させる。これは、一般的な考え方では、後続の融合が以前に形成した接続を弱くし、劣化させがちであることを示す傾向があるので、特筆すべきことであるこれは、以下に説明するウェル接続では、特に真実であった。図126~図139は、冗長を避けるために、図103の経路変更したドーターウェハおよび対応するマザーウェハで開始する更なる変形形態を、簡略化した形で示す。但し、本実施例では、図77~図104に簡略化した形で示すようにドーターウェハを処理するが、以前の実施例におけるように、上部に第2ドーターウェハのスタックを容易にするためのポスト生成を含む。図104のウェハで、本プロセスは、ウェハドーターウェハ上の経路変更のための領域をフォトリソグラフィで画成することにより、開始する図126。次いで、バリア層を形成してドーターウェハ上の接点を経路変更し、シード層をマザーウェハへ塗布する図127。次いで、フォトリソを剥がし図128、新規のフォトリソグラフィのパターン化を用いて、元の接点の上の領域以外の全てを保護する図129。次に、接点をメタライズし図130、ドーターウェハにSnの不連続層および金のキャップにより上部を覆った金-すずAu/Sn合金を付け、マザーウェハ接点に銅をめっきする。再度、フォトリソを剥がし図131、不要なシード層をエッチングで除去する図132。最終的に、Ni/Auのキャップを無電解めっきによりマザーウェハ接点へ膜形成する図133。次いで、ウェハを互いにアライメントする図134。その後、接点を接合してポスト-ペネトレーション接続を形成し、タック、オプションの検査、および可能であれば融合プロセスを実行して、組み合わせてハイブリッド化したユニットを生成することができる本明細書の別のところで説明し、図示しているので、冗長を避けてここでは図示しない。本実施例は、このドーターウェハの上面に第2のドーターウェハを追加することにも関わっているので、本プロセスを以下のように進行させる。最初に、組み合わされるユニットのドーターウェハの背面を薄くして、以前に形成した背面の接点を露出する図135。次いで、基板をエッチングして、基板表面の上のポストを立ち上げる図136。これには、他のステップであるポストハイブリッド化、すなわち、薄くする処理に関わるステップが追加されるが、特定の用途に対してこれで十分な場合は、本プロセスをここで終了させることができる。そうすることの利点は、更に作業を必要とし、歩留り損失のリスクの大きな原因となるリソグラフィのパターン化、または材料堆積がそれ以上ない、ということにある。代替として、別の素子へ結合する時間差、材料、または他の要因が、酸化を問題とするような場合、キャップを追加することができるすなわち、追加処理が必要である。図137は、図135および図136に示すステップが完了した後の、例示の接点の写真である。図137には、ポスト13702、バリア13704および基板13706が明瞭に見える。酸化が問題になることがあるということを想定して、キャップをポストの隆起した部分へ膜形成し図138、背面接点形成プロセスを完了させる。第1ドーターウェハと同様に、次のドーターウェハをこの背面接点の上に、二つの間のポスト-ペネトレーション接続を形成できる位置で、タックプロセスとともに、またはタックプロセスがその後に続いたりするが、アライメントさせる図139。一般に、バリアとして用いるのに適した材料が無数にある。そのような材料には、限定はしないが、Ni、Cr、Ti/Pt、Ti/Pd/Pt、Ti/Pt/Au、Ti/Pd、Ti/Pd/Au、Ti/Pd/Pt/Au、TiW、Ta、TaN、Ti、TaW、およびWが含まれる。シード層に適した材料には、限定はしないが、Ni、Cu、Al、Au、W、Pd、およびPtが含まれる。代替に適した材料には、限定はしないが、Ta/Cu、TaN/Cu、Ni/Au、Ni/Cu、Ti/Pd/Au、Ti/Pd/Cu、クロム、平面状に配することができる導電エポキシ例えば、蒸着または噴霧による、またはこれらの組み合わせが含まれる。但し、注意すべきは、チップまたはチップ対の上のバリアを全て、全く同一材料にする必要はない。一般に、バリアを用いる場合、材料は以下の特性を有するべきである:i特定のパッド材料と互換性を有すること典型的なパッドは、アルミ、銅、および金である;iiウェハに小さなICパッド<15μmと大きなパッド>50μmが共存している場合、両方に対して良好な歩留りで、そのウェハ上に配置できるように選択すること;および、iiiアンダーバンプメタルを剛性材料としても用いるか、またはスタンドオフとして作用させる場合、上記を満たし、数μm>3μmの高さとなるようにすること。更に、バリア材料は、チップのICパッドおよび上部カバーガラス/保護層の両方の上面の堆積物と、互換性があることが望ましい。バリアの使用は、以下の利点の内の一つ以上を提供できる:iハイブリッド化に対して、バリア使用は、高い歩留りを可能とし、接点の信頼性を高める;iiチップ上のパッドおよび上部カバーガラス/保護層の上面にともに堆積する場合、バリア層は、後で以下として用いることができる:1信号経路変更材料、2二つのチップ間のクロストークを防ぐための、チップ間の電気シールド、および/または、3電気めっきにより実行できる何れかの後続のステップのためのシード層例えば、剛性ポストの形成および展性材料の膜形成;iiiバリアが酸化を防ぎまたは遅らせるためのキャップとして作用するので、ドーター材料の保管寿命を長くする;ivバリアを、経路変更またはシールドとして作用するよう予めパターン化することができる;上記の代替材料は、以下の理由により、実装によっては特定の利点を提供できる:iTaおよびTaNのバリア能力は、TiWのそれより優れていると考えられる、iiニッケルベースのプロセスにより、UBMおよび後続の剛性材料は、全く同一になるので、プロセスを簡略化できる、iii露出された銅を残さない代替法は保管寿命が長いので、特定の生産プロセスと高い互換性をもつことができる、iv後続の電気めっきステップが不要な場合例えば、ドーターウェハ上に剛性部材またはスタンドオフ部材を堆積するため、これらの材料の何れかを、パッドおよび経路変更またはシールド領域の上だけパターン化することができるので、これらの領域を画成する後続のシードおよびエッチングのステップを実行する必要がなくなる。バリア層の使用に関係して、多くの変形形態で重要なことは、以下を確保することである。すなわち、1相互作用を前提とする適切なメタルがきちんと相互作用すること、2これら同一メタルは、相互作用後の最終組成が正しくなるように相互作用すること、3スタック内で用いる他のメタルすなわち、剛性があって、孤立したが、メタルを汚染しないように相互作用すること、そして4バリアは、プロセスのタック部に対する、パッケージのはんだ条件例えば、適切な温度でのPb/Sn、または約240°C近くから約270°Cで働く幾つかの鉛フリーはんだと、典型的には約300°Cから約350°Cの間とすることができるプロセスの融合部に対する温度との両方の温度まで、およびそれを超える温度での、多数回の高温サイクルに耐えること。バリアは、より良好な結合完全性のために分離されるべきメタルの相互混合を防ぐことによって、付与材料の完全性を維持する。これを、タック段階直前のドーターウェハ接点14002およびマザーウェハ接点14004を示す図140を参照して実施例により示す。図示のように、ドーターウェハ接点のバリア層14006はTi/Pd/Auであり、マザーウェハ接点のバリア層14008はNiである。マザーウェハ上の剛性材料14010は銅であり、ドーターウェハ上の展性材料14012はAu/Snである。更に、それぞれの上のキャップ14014,14016は金でできており、両面上のそれぞれの材料の酸化を防げるとともに、最初に接触する二つのメタルが同一材料でできているので、最初のタックプロセスを簡単に行える、という二つの目的を果たす。注意すべきは、ほとんどの変形形態では実際に、キャップ14014、14016層は、他の材料を完全に取り囲むが、説明を簡単にするために、上面に図示するにとどめる。図141は、融合プロセス完了後の、同じ接点を簡略化して示す。メタルの最終的な結合が達成されると、二つの金キャップ層は、Au/Sn層と混じり合ってしまってAu/Sn合金14102を形成する、一方、ニッケルおよびTi/Pd/Auは、Au/Snが、銅およびTi/Pd/Auの上面上のパッドのそれぞれと混じり合うのを防ぐバリアとして作用する。従って、融合したAu/Sn14102は、これら二つのバリア層14006と14008との間にトラップされるので、後続する幾つもの高温ステップに曝されても、Au/Snの組成を一定かつ均質に保つ。対照的に、例えば、ニッケルバリア層14008がなかったとすると、Au/Sn14102は、非常に厚い銅層14010本実施例の実際の実装では、Au/Snの厚さの60を超えることになろうと直接接触することになる。その結果、温度が加わっていると、Snは銅中に拡散し、得られる合金の特性は劇的に変化し始めることになる。例えば、銅の、融点は1084°Cである。Snが銅中へ最初に拡散すると、剛性ポストの上部は、ずっと低い融点のSnリッチな混合体となる例えば、97Sn3Cuの混合体の融点は約230°Cである。Snが銅中へ更に拡散すると、Au/Snより低い融点を有することなり、銅ポストは、タック-融合プロセスで剛性部材ではなくなる。同じく重要なことは、銅14010は、Au/Sn14102からSnを滲出させ、Au/Snの、展性をもつようになる温度が上昇する。従って、次第に柔軟性を増した剛性部材は、硬度が次第に高まる展性部材中へ入り込もうとする。これは、接点強度contractstrength、一様性、および最終的に、使用できる接点間密度densityofcontactspacingに影響を与える。更に、その影響は時間とともに蓄積していく。融合プロセスを行う間の時間の長さに応じて、接点の組成および性能が著しく変化することになる。これは、接点が融合サイクルを何回も受ける場合、例えば、チップを多段で縦にスタックした場合にも当てはまる。スタックの底のチップは、後でスタックに融合されるチップとは、大きく異なり、かつ振る舞いが一定ではない。バリアメタルを用いてAu/Snの大部分を閉じ込めるので、何回もの融合プロセスを通じて、同一の組成および同一特性を維持できる。注意すべきは、バリアがあっても何らかの相互拡散が、例えばAu/SnとNiとの間で起きることがあるが、この拡散の速度は、Cuの場合よりはるかに遅いので、かなり大規模な数のスタックチップまで、例えば最高100個以下までは無視できる。従って、どんな材料を特定の実装に用いても、バリアにより、典型的には、最終的に結合する合金の構成成分として、悪影響を与える相互拡散を回避または最小化すべきである。一般的なポスト-ペネトレーション手法では、係合する二つの接点は、大部分が平面であるとして示しているが、これは、全ての用途に対する必要条件でもなく、必ずしも望ましい構成ということでもない。二点間電気接点の品質またはその欠如は、接続の抵抗値に直接影響を与え、低品質の接続は歩留りを低下させるので、低品質の接続を最小化することが望まれる。生成される高抵抗の接続のリスクは、ポスト-ペネトレーション手法により容易に低減どの接点の投影面積も増加させずにできるので、歩留りを向上させる利点がある。本手法は、展性接点またはペネトレーションする接点上のパターンまたはプロファイルを生成することにより、ペネトレーションを改良するステップおよび接点表面積を増加させるステップを含む。展性接点を剛性接点より相対的に大きくした場合、展性接点がIC接点パッドの直上にあれば、展性接点を、ほとんど自動的にプロファイル化することができる。展性接点が上に構築されるICパッド用開口部より広い領域内に展性接点用メタルをパターン化することにより、自然なくぼみが、ICパッド上のカバーガラスとICパッド自体との間の相対的な高さの差に起因して、接点中心近傍に形成される。図142は、そのようなプロファイル化された展性接点14202を示す。図示のように、展性接点14202は、IC接点パッド14204よりも幅広に形成されている。その結果、接点パッド14204に比べて高くなっているカバーガラス14206は、自然に展性接点14202のくぼみ14208を起こす。この自然なくぼみ14208は、それぞれの自然な形状により、更に良好に剛性接点14210を受け容れるとともに、剛性接点14210が有意なほどにくぼみの大きさに近い場合、アライメントを支援さえするように、展性接点14202を適合させる。剛性接点をプロファイル化することにより、最初の接点面積は減少するので、ペネトレーションを向上させる接点単位面積あたりの印加する力が効果的に増加する一方、深さ方向のプロファイルの壁により得られる表面積の増加により、電気的兼機械的接点の十分な領域が確保される。説明のために、可能性のある無数のマザー接点プロファイルの内の幾つかの、非限定の説明用実施例を、円形、6角形、十字および正方形の接点パッドについて図143-1A~図143-1Hおよび図143-3Wに、上部に立方体をもつピラミッド基部の逆載頭部図143-2K、図143-2L、逆載頭型ピラミッド基部だけ図143-2M、図143-2N、またはウェル内ポスト図143-2O、図143-2Pのような、複雑な形状の接点パッドについて図143-1I~図143-2Pに、平面図およびA-A断面で示し、そして図143-2Q~図143-3Vに側面図だけで示す例示の形状を示す。言うまでもなく、上記説明の2または3導電体の変形形態で、または形状および立体幾何学形状部分の、他の単純なまたは複雑な任意の組み合わせで用いるために、リング状、またはピラミッド状もしくは何らかの三次元形状の段のスタックで作製された接点パッドに類似の手法を用いることができる。他の代替法では、図143-3Vに示すような、接点基部の翼を用いることができ、接点のために追加された横の領域を提供するだけで表面積が増加する。更に、非対称または延在する接点の使用が望ましいことがあるすなわち、図143-3Xに示すように、特定方向の歪みを吸収するために、異なる方向で幅を変化させる。代替としてまたは付加的に、そのような非対称なまたは細長い接点のグループを、応力がゼロの点の周囲に対称となるように、但しその結果、図143-3Yに示すような幾つかの方向の内のどれかの方向変化を許容するように、互いに用いることができる。従って、観点によっては、図143-3Yの構成は、図143-3Tの接点の更に洗練された変形である。更に、接点プロファイルは、展性材料が掴む領域を提供するので、接点に強度を追加することになる図143-1J、図143-2L、図143-2N、図143-2Q、図143-2R、図143-2Sおよび図143-3Uに示すようなアンダーカットを含むことができる。同様に、ポストをパターン化して、幅広く対面する表面積または全体表面積を持たせて、不完全な接点でも確実に十分な面積の接点とすることができる。更に、図143-3Tに示すように、所与の接点を、それ自体、マルチ接点で作製することができ、個々の部分は電気的に独立している。代替として、幾つかまたは全てを互いに電気接続することができる。この変形形態は、剪断強さを上げるための一層広い表面積と、サブ接点の一つ以上がアライメントしていない場合に、全体接続を依然として作製でき、要求電流を流すのに十分な接点面積を持つようにする冗長効果との両方を提供する。更に、注意すべきは、接点パッドの特定形状、または使用するプロファイルの形状もしくは構成は、本質的に重要ではない。重要な態様は、使用する特定の接点またはプロファイル形状に対してではなく特定用途に対して、工学的要件に従うように結合する適切な形状を提供しつつ、利用可能な接点表面積を増大させるよう何らかのプロファイルを用いることである。その工学的要件とは、接点に対する合計電流要件を、接点の最小許容量により扱えること、そしてプロファイルを用いない場合に生じる不良接続の可能性と比較して、使用する特定プロファイルが、所望の目的を達成するのにおそらく十分な量だけ表面積を増大させることである。更に、剛性/マザー接点に関連させて検討したが、同じようにプロファイル化される展性/ドーター接点を使用することができる。しかし、その場合の、接点構成は、マザーウェハ上の剛性ウェル構成を含むのが典型的である。図144は、隅を丸め、僅かに皿状の、つまり上部がくぼんだピラミッド形状を持つ、代替実施例のプロファイル化した展性接点の写真である。図145は、図144の展性接点にペネトレーションするよう設計されたプロファイル化剛性接点の写真である。上記を、図47と類似する一対のチップ14600、14602の各部分を示す図146Aおよび図146Bを参照して簡単に説明する。しかし、図47のチップと異なり、一方のチップ14602は、図47のプロファイル化していない剛性接点と対照的な、プロファイル化した剛性接点14604を有する。他方のチップ14600は、図47に示す展性接点と類似の展性接点14606を有する。図146Bに示すように、二つの接点14604、14606が接合されると、ポスト-ペネトレーション嵌合が形成される。しかし、図47の接点と違って、ここでは、プロファイル化した接点14604の個々のミニポストそれぞれが、展性接点14606にペネトレーションし、それにより、同一圧力量を用いて、展性接点14606へ結合される同一投影面積の非プロファイル化接点に利用可能な広さよりも、更に大きな広さの拡散接続のための面対面の接点面積を提供する。更に、プロファイル化した接点の幾つかの実装は、不完全な接続と関係付けられるリスクを最小化する利点を提供する。この独立した態様も図146Bに示すが、二つの接点14604、14606間の接続が理想に満たないという事実にもかかわらずすなわち、剛性接点14604の谷14610近傍に間隙14608が存在する、剛性接点14604上のプロファイル側面14610が提供する追加の接点面積は、接続が容認できることを意味する。説明のために別の方法で表すと、剛性接点14604がもしプロファイルされなかったならば、その接点面積は、接点の合計電流要件を満たすことができる最小接点面積に等しくなったであろうと仮定する。その場合に、接点の何れかの部分が良好な接続を生じなければ、接続が容認されない可能性があり、使用中の予断を許さない欠陥または完全な使用不能を生じることになる。対照的に、本実施例では、図146の剛性接点がプロファイル化される。図146Aおよび図146Bに示すように、プロファイルが、少なくとも2倍容易に達成可能なプロファイルだけ接点表面積を増やすと仮定すると、全表面積の半分だけが良好な接続を生成した場合でも、接続は依然として最小合計電流要件を満たすことができる。従って、図146Bで拡大して示すように、接点が作製されていない領域があるものの、これらの領域は、良好な接続に必要とされる必要接点面積の1/4よりずっと少ないので、接点の使用は、依然として容認できる。代替として、プロファイル化接点を、単一の全体接続を生成するための一つ以上のより大きな展性接点と併せて、多数の小さな剛性接点を用いることにより生成できる。例えば、個々の接点対それぞれが、多数の剛性接点および単一または多数の展性接点から作製される、3セットの接点対から作製される電気接続を持つことができる。プロファイル化の考え方の更なる変形形態は、特定の実装に応じて、アライメントを支援または改良し、展性材料を拘束し、または良好な接続の形成を助けるように設計されるウェルの生成を含む。以下の図と関連させて図示し説明するように、これらのウェル取り付けの変形形態は、更に、長所および利点を特定の実装にもたらす。図147~図152は、マザーおよびドーターウェハの接点対のための、ウェル取り付けの考え方を実施するための一変形形態のプロセスを示す図147。この変形形態では、ドーターウェハのカバーガラス開口部がテンプレートとして用いられ、例えば、ポリイミド、SU8、他のエポキシ、ガラス、および/または誘電体図148aを用いて、恒久的なウェル内に作製される。マザーウェハ上では類似の手法を用いる。但し、ウェルは、カバーガラスが境界を成す全体領域を取り囲まない図148b。次いで、展性材料およびオプションの展性カバー材料を、ウェルをその深さ全体まで充填しないよう注意して、ドーターウェハのウェルに挿入する図149a。同様に、剛性材料をマザーウェハのパッド面から堆積させる図149b。次いで、マザーウェハ上のウェルを除去する図150が、ドーターウェハ上のウェルはその位置に保つ。結果として、ドーターウェハのウェルは、結合プロセスのタック段階図151中および融合段階図152中はもとより、ペネトレーションプロセス中、ボンディング材料例えば、カバーおよび展性材料を拘束する。それは、ウェルが、他のウェハまたはその上の何らかの面に当たってから、何か他のことを実行するような高さを有するので、深さ制限も定めることができる図152。本手法を通じて、利点があるのは、このウェルにより、カバーもしくはキャップ材料および/または展性材料自体が普通に拡がるように、真の融点に至るも、または少なくとも十分に柔軟になる温度まで、半液相である材料でできていることを可能にする。これは、接点が互いに近傍に配置され、溶融中に典型的に起きる撓みが、表面積を低下させようと材料を横に膨らませる状況では有用である。ウェルのない接点のエッジ間の間隔が、展性材料の高さの約3倍以下である接点では、それを使用するための事前集積プランが望ましい例えば、展性材料の高さが8μmで、接点のエッジ間の間隔が約25μm以下の場合、この手法を考慮すべきである。更に、それらの溶融温度に近すぎる場合、材料によっては、広がるのではなく、ウェハ表面を濡らすことがあり、それらが表面に沿ってクリープすることがある。展性接点の場合、対策をとらないでいると、そのクリープ作用が、隣接する接点間を電気短絡させることがある。これらの材料をウェルに閉じ込めることにより、濡れているクリープはいずれも表面張力により反作用を受けて、ウェルに材料を閉じ込める。すなわち、隣接する接点が短絡するのを防ぐ。ウェルは、実装によっては、例えば組み合わせた接点を溶融させることがあるポスト結合プロセスを実行する場合、重大な問題を起こすこともある。例えば、作製されることになる剛性-展性接点にとって適切な温度で接点が作製された後、その組み合わされたチップをパッケージ中にはんだ付けする必要があるが、はんだステップでの要求温度が、融合段階の完了時にそのステップが存在した時の接点の溶融温度より高いとしても、溶融材料はウェルに封入されるので、このプロセスの間、その接点はそのままに保たれて、冷却すると再び付着するはずである。更に、このウェル手法は、従来のマスク印刷やはんだ技法ではない半導体リソグラフィ技法を用いてウェルをパターン化するので、多数の高密度に詰め込んだ接続の作製に十分適している。代替の変形形態では、上記説明のウェルプロセスの逆を用いることができる。これらの変形形態では、本プロセスは、ウェルが展性金属で充填されないように実行される。これらの変形形態は、図153~図156にそれぞれ説明する4つのクラスの一つに該当する。クラスI図153:ウェル接続のこのクラスでは、ドーターウェハは展性材料を含み、マザーウェハは剛性ウェル半導体ウェハ内でエッチングされるとして示すを有する。ウェルは拡散層メタル、例えば、Auだけで壁面が被覆される。2枚のウェハを結合するには、ドーターウェハ上の展性材料をウェルの内側に変形するように挿入し、嵌合させる。タック段階中に温度および圧力を追加して、展性材料および拡散層にタック接続を形成させる。融合段階の間、ドーターウェハの展性材料とマザーウェハの拡散層とが相互拡散してメタル結合を形成する。特定の実装に応じて、展性材料は、タック段階中の2枚のウェハの嵌合を強くするために、ウェルより僅かに大きくしてもよく、またはもっと容積のある材料を少なくとも含むことができ、融合段階完了後にボイドがないようにすることができる。注意すべきは、このクラスはマザー/ドーターの慣行に反することである。クラスII図154:このクラスはクラスIに類似するが、ウェルまたは展性ポストを、自動的またはもっと容易に、両者間でアライメントさせるための形状に形成している。注意すべきは、このクラスもマザー/ドーターの慣行に反するということである。クラスIII図155:このクラスでは、ポストは剛性材料であり、ウェルは、ある特定の厚さまで展性材料で被覆される。これは、上記説明の基本的なプロファイル化展性接点手法と同様である。但し、展性材料は、カバーガラスとICパッドとの間の高さの差から自然に得られるにすぎない窪みより、もっと目立って窪むプロファイルを有する。繰り返すが、集積したすなわち、タック-融合プロセスの完了後にボイドがないように、ポストおよびウェルの寸法を選択することが望ましい。クラスIV図156:このクラスでは、ウェルは拡散層で被覆されるクラスIおよびIIと同様にポストは剛性材料で作製されるが、同様に展性材料の層で外側が被覆される。これは、クラスIおよびIIと同一の状況を作り出す。但し、剛性材料の材料コストが展性材料のコストより低い場合、例えば、剛性材料がほとんど銅であり、展性材料のほとんどが金である場合、ドーターウェハのコストを下げることができる。上記説明の手法を用いて、ウェルは、例えば、誘電体を用いて形成するか、または窪ませるすなわち、エッチングにより半導体内へ作製するかして形成できる。更に、ウェルは、バイア形成プロセスの副産物とすることができる。例えば、完全に充填されないバイアの一部とすることもできる。図157Aおよび図157Bはそれぞれ、一組の、深さ135μmまで延びる直径15μmのバイア、および深さ155μmまで延びる直径25μmのバイアの長手方向断面の写真である。図158は、形成された底部に至るまで、その全てが充填されているわけでない類似のバイアの写真である。結果的に、バイアの底部が露出するまでウェハの背面を薄くすることにより、自然なウェルが形成される。そのままで、このウェルはクラスIのウェルに用いることができる。代替として、それぞれの口部でフレア部つまりテーパ部をエッチングすることにより、クラスIIのウェルを得ることができる。図159~図167は、クラスII型の剛性ウェル取り付け手法の更なる変形形態を示す。剛性穴のウェルのこの変形は、完全に形成したウェハ、および特に、カバーガラス15904図159を通して露出するそのウェハのパッド15902の内の一つで開始する。オプションで、最初に、バリア層16002をICパッド15902上に堆積させる図160。次いで、フォトレジストのパターン化により、カバーガラス15904の内の幾つかも含むICパッド15902周囲の領域を露出させる図161。ウェルは、IC上のカバーガラスにより形成される凹部中に、メタル蒸着プロセスにより自動的に形成される図162。これにより、他の剛性ウェル穴のプロセスの幾つかよりも、容易にパターン化できる。フォトレジスト剥離が、完全に形成された剛性ウェルの背後に残っている過剰で不要なメタルを除去する図163。他のクラスIIの変形形態と同様に、この変形形態は、マザー/ドーターの慣行に反する。なぜなら、図163のウェハの相手側を支持するウェハ16402は、先に説明した意味での剛性ポストを持たないが、代わりに展性材料のキャップ16406により、関係部分が被覆されるスタンドオフ16404を有するからである図164。剛性穴形成自体は、良好な嵌合および十分な表面積により、スタンドオフ図164上の展性部分のペネトレーションを可能にする。図165に示すように、加熱により、展性キャップが濡れて、ポストに付着する。図166に示すように、タック段階中、展性キャップ16406は液相または半液相となり、図165のボイド16502を充填する。これは、ボイド中に捉えられたガスが熱サイクル中に膨張および収縮することで、接点の信頼性を低下させる可能性があるので望ましい。展性キャップが、タック段階中または融合段階の開始時にボイドを充填すると、融合段階により、展性キャップが、剛性キャップおよび展性材料とともに拡散することができ、融合した最終接続16702を形成する図167。図143-2O、図143-2Pまたは図146のプロファイル化接点を用いて、更に代替のウェル取り付けの変形形態を形成できる。この変形形態では、万一何かが起きたときに、液相材料が乗り越えるのを防ぐ壁を形成するようにして、剛性材料のパターンによりウェルを形成する。従って、本手法により、剛性-展性の原理の使用、不使用にかかわらず、プロセスの使用が可能になり、非常に高密度の接続が可能になる。なぜなら、適切に設計すると、ウェルはどの液相材料も収容し、または展性材料の横方向の膨らみの行き過ぎを防止するからであり、いずれにせよ、高密度接点で高い歩留りを可能にする。図168~図170は、別々の離れた接点によりチップが互いに取り付けられるウェル取り付け手法の更なる変形形態を示す。この手法は少なくとも以下3種類の状況での適用に利点がある。すなわち、1材料の結合法に悪影響を与えることがあるので、展性材料上にカバー材料を形成することが望ましくない状況;2付着を非常に低温または場合によっては室温でで行って、プロセスの速度を上げたい状況。例えば、それぞれのウェハが非常に平坦な表面を有する場合に、ファンデルワールスの力で、チップを付与することができ、またはダングリング原子結合で、酸化物、窒化物または他の誘電体のような絶縁体により接続が行われるのを可能にする共有結合を生成できるこれは、部品が温度に達するまでの待ち時間を回避または低減するとともに、温度管理能力を持つ機械が必要でなくなるので資本設備のコストを低減する可能性がある;および、3上記したように、液相は、流れつまりクリープを起こすことがあり、従って、実際の接点の潜在的密度を制限するので、主接点を完全に液相に変えることなく、後続の融合プロセスのためにチップを自動求心させるように、付着材料をリフロー液相に変えるさせることが望ましい状況これにより、離れた取り付け接点が間接的にそのレベルの精度を提供できるので、主接点の高いピッチ密度が必要とするアライメント精度を必ずしも持たなくてもよくなり、付着を行うために用いる設備を安価にすることもできる。例示にすぎないが、離れた接点16802、16804は、インジウムのような材料から作製することができ、室温で柔軟なので、部品を互いに押し出す圧力を使用するだけで付与することができる。代替として、高温を加えなくても接着できる何らかの他の低温材料を用いることができ、特別な材料にするかどうかは、全体に悪影響を与えない限りすなわち、短絡をもたらす等、概ねささいなことである。例えば、低温はんだ250°C未満を用いることができる。その液相状態に入ると、表面張力により、二つのチップを互いにアライメントさせることができるので、付着プロセスを、アライメント精度の低い設備の安価な要素、例えば従来のピックアンドプレイスマシンで行うことができる。更に、非常に平坦な場合、単純な共有結合によりチップを互いにアライメントおよび、保持するようにして、離れた接点を構成できる。図168~図170に示すように、このプロセスでは、最初の付着段階プレタック段階中に、デバイスを接続するための別々の接点を用いる。図171Aおよび図171Bは、図168~図170にと類似する、代替の離れた接点の変形形態の平面図を示す。これら別々の接点は、電気接点から完全に離す、例えば、個々のチップ図171Aの周辺に、もしくは周辺の廻りに離すことができ、または実際の電気接点間に点在させることができる図168、図171B。更に、本明細書で説明するような離れた接点は、主接点の全ての変形形態と互換性があり、狭いピッチにする必要がないので、主電気接点より高さ、幅をずっと大きくできるという利点がある。好ましくは、主接点を付着プロセス中に接触させる必要がないように、十分な高さとするのがよい図169。注意すべきは、この付着または接着プロセスは、高い強度でなくてもよいということである。結合したチップに強度を提供できるのは、主接点の後続の融合プロセスである。図170は、融合プロセスに続く図169のウェハを示し、その結果、主接点が高い強度の結合で、恒久的に互いに組み合わされる。一般に、タック段階と同様に、融合段階は、本変形形態の付着または接着段階で必要とされる以上の高温高圧で行われる。繰り返しになるが、タック-融合段階中に、液相または半液相に変わることが可能な材料と同様に、付着接点の圧縮は、接点を横方向に拡げさせることになり、および/または材料の加熱は、接点を液相に変えて、外に拡げさせることになり、それが主接点まで拡がれば電気的短絡を起こす可能性がある。従って、一つの有利なオプションは、ここに説明するウェル型電気接点を形成する原理を、離れた接点へ適用することである。この方法では、主接点の汚染も、短絡もなく、圧力をかけている間に、またはタック-融合プロセス中の温度で、それらは液状になるか、または横方向に拡がることができる。タック-融合段階での結合とは無関係に、またはその前に、二つのチップを検査してから、実際の接点を互いに結合できるように、離れた接点を構成することもできる利点がある。特定の個々のチップの組み合わせが動作するかどうかを検査するために、離れた接点の配置が、チップ間通信を行わせる特別なパッドの配置と同一になるように、チップを設計する場合、もしチップの一方かまたは両方が動作しなければすなわち、機能しないまたは機能するが仕様外、そのチップを取り外し、新規のチップを付与することができる。更に、適切な設計により、結合をウェハ対ウェハ、チップ対ウェハまたはチップ対チップに基づいて行うかどうかを、設計に取り込めるので、このプレタックの、擬似ハイブリッド化検査法pseudo-hybridizationtestingapproachは大きな価値を産むことになる。従って、特定用途に用いる結合の種類の選択すなわち、ウェハ対ウェハ、チップ対ウェハまたはチップ対チップが、ある程度、検査能力の要因になることがある。例えば、検査が1ウェハ基準で可能な場合、2枚のウェハ上のチップ全てを、1ウェハ基準で並列にハイブリッド化でき、切断またはダイスカットを終えた動作しないチップには、再加工用のフラグを立てる。代替として、個々のダイが一つ以上のファウンドリからくる場合で、所与のダイのどれが既知の良品ダイであるかを、ハイブリッドの前に知る良い方法がない場合に本手法を用いることができる。更に別の代替の変形では、離れた材料は、最初の付着段階中に、主接点が接触しないように、それらの方が主接点より背が高い限り、主接点と同一材料例えば、剛性および展性とすることができる。次いで、融合プロセス中に、離れた接点を主接点より更に圧縮する。離れた接点および主接点上で同一材料を用いることにより、処理が簡略化される。上記検討から、多軸スルーバイア、ウェル付着、プロファイル化接点、および離れた付着の変形形態からの考え方を構築および、組み合わせた派生変形形態を導くことができる。第1グループの変形形態は、複雑な接点形状すなわち、従来の単一正方形または単一ドット以外の接点形状に関わる。そのような一実施例は、シールドされた接点の生成を含み、最も単純なものは、正方形図172Aまたは円形図172Bの断面の2同軸coaxまたは3同軸triaxスルーチップ接続に類似し、もっと複雑な場合、不規則な開いたまたは閉じた幾何形状図172Cである。2同軸または3同軸接点の場合、内側接点は信号を伝送するよう接続される、一方、外側の閉じたリングは接地面として作用するか、または接地面に接続される。同軸バイア図173とともに用いる場合、それにより接点は別のチップに至る経路全体で確実にシールドされる。更に、または代替として、同軸接点をバイア自体から独立して使用することにより図174、それぞれの接点自体を確実にシールドできる。これにより、チップ間接点の距離を、同軸手法を利用しない場合より近接させることができる。更に、それぞれの接点の外側接点リングを互いに接続し、および/またはウェハ上の電気絶縁されたメタルへ接続して接地面を形成し、および/またはチップ間のシールドを形成する図175。接点の外側リングを接地として用いると、信号が伝送する領域だけがシールド層の非常に小さな開口部を通るので、チップ間のシールドが可能になる。同じことが、差動信号対が外側接地面内にある3同軸接続についても言える。従って、このような接点は、高速のつまりRFの信号を伝送するチップに特によく適合する。第2グループの変形形態は、二つのチップ間またはチップとパッケージもしくはボードとの間を気密に封止して、接続パッド、例えばI/Oパッドを、または二つの外部デバイス間に存在することもある他のデバイス例えば光デバイスを保護するための接点手法を用いることを軸に展開する。この状況では、接続パッドおよび/または光デバイスは事前に存在するか、または同時に存在するように組み込まれ、二つの要素間例えば、二つのチップ間、または一つのチップとパッケージもしくはボードとの間に挟持される。リングは、保護する領域の外側の二つの要素上に形成され、展性/剛性、およびウェル付着プロセスの何れか一方を用いて結合されるように構成され、それにより、二つの要素を互いにハイブリッド化すると、内部にある全てを囲む気密の、メタル封止を形成する。この気密パッケージは、メタルの非多孔質性により、ほとんどの環境条件に影響されないので、実質的にどのような環境にも耐えることができる。本発明者らの手法の幾つかの変形形態の主な利点は、いずれも展性および剛性接続を用いるので液相になる金属はんだのような他の接続手法に対して接続が、多様な幾何学的に閉じた形状のどれかを採用できる。これは液相材料とひどく対照的であり、液相材料では、流れ出して、表面張力により形を変えて、とり得る最小表面積になる例えば、立方体は球へ、角部は丸くなる等性向がある一方で、種々の技法を用いて、液相材料を、例えば毛細管現象によりチップの予め規定した表面に沿って逃がすので、複雑な形状を伴う場合、接点廻りの適切な材料分布を確実にしたり、ボイドの生成を回避し、または、いくらかの材料が規定領域から流れ出たり、潜在的な接点の短絡を防ぐような、信頼性のある方法がない。逆に、本発明者らの手法の変形形態では、形状の単純さまたは複雑さはほとんど無関係である。なぜなら、本手法は形状に関わりなく同一であり、唯一の制約は、フォトリソグラフィで形状を画成する能力、および適切な金属を堆積能力に関係している。図176~図179は、上記の二つの簡単な実施例を示す。具体的には、図176は、挟持されたデバイス不図示があり、更に、デバイス領域17602の周囲を取り囲み、結合すると、本明細書で説明したように周囲の廻りに気密封止を形成する、対となる剛性接点17604および展性接点17606により構成される領域17602を有する対応するチップ表面を示す。図177は、結合後の、図176の同チップのA-A断面の側面図を示す。図178はより複雑な編成を示し、剛性接点17802および展性接点17804の形状が更に複雑で、事実上、デバイス領域17806、17808、17810の廻りには気密封止された3つの異なるチャンバが形成される。図179は、結合後の、図178の同チップのA-A断面の側面図を示す。この時点で、剛性/展性接点の変形形態およびバイア形成の変形形態は、図180、図181A、181Bの各図表を用いてチャート形式でまとめることができる。図180は、剛性/展性接点の規範を用いて他の変形形態を形成するための、チャートに要約した異なる手法である。このチャートは、列様式で下方に読み進め、テキストを含む欄はそれぞれ、そのプロセスのステップを表わし、空欄またはその部分はそれぞれ、必要なアクションがないことを表す。図181A、図181B、図182は、同様に、バイアの変形形態を形成する異なる手法を要約したチャートであり、本明細書で説明したものを含む。これらのチャートは、同じく列様式で下方に読み進め、テキストを含む欄はそれぞれ、そのプロセスのステップを表わし、空欄またはその部分はそれぞれ、必要なアクションがないことを表す。図181Aの最下欄は図181Bの最上欄に続く。多くの上記実施例で、ドーターウェハ上へのメタル堆積またはドーターウェハのめっきの代替を参照して本手法を説明してきた。理解を深めるために、図183~図192により、ドーターウェハ上へのメタル堆積を伴う特定の事例の、プロセスフローを更に詳細に説明する。その後で、図196~図205により、始めからの同じウェハを用いて、ドーターウェハのめっきのプロセスフローを示す。図183のドーターおよびマザーウェハそれぞれとともプロセスはに始まる。フォトリソグラフィによるパターン化を、例えば、HoechstAZ4903またはShipleySTR1075の10μmレジストターゲットを用いて、ドーターウェハ上で実行する。次いで、200ÅのTi、3000ÅのPdおよび400ÅのAuのバリアおよび経路変更層を、ドーターウェハ上に堆積し、1000ÅのTiWのバリア層および3000Åの銅のシード層をマザーウェハ上に堆積する図185。次に、厚い誘電体厚さ7μmまたはフォトレジストをマザーウェハへ塗布し、14μm幅のICパッドと仮定して、パッド上に10μmの開口部を残す図186。次いで、Au/Snの層をドーター接点上に、高さがICカバーガラス上、約6~8μmになるまで堆積させることにより少ないより多い方が普通、ドーターウェハをメタライズし、次いで、今度はそれを400ÅのAuで仕上げる図187。マザーウェハをICカバーガラス上、4.4~5μmの高さになるまでメタライズする図187。次いで、フォトレジストを両ウェハから剥がす図188。次に、フォトリソグラフィによるパターン化をマザーウェハ上で行って、バリア堆積に備えて、15~16μm幅の開口部を生成する図189。代替として、アンダーカットがバンプに影響しないことを確保するのに必要なほどに広い、セルフアライメントシードエッチングを行うことができる。次いで、3000ÅのAuを上に載せた2μmのNiのバリアを堆積する図190。次いで、フォトレジストを剥がす図191。最後に、不要なシード層をエッチングで除去する図192。Ni/AuがCu/Ti/Wを通るエッチングを可能にするので、フォトリソグラフィが不要となるように、これを、スプレーエッチャーsprayetcherを用いて、セルフアライメントエッチングとして実行できる。例えば、スプレーエッチャーが利用できないので、セルフアライメントエッチングが実行できない場合、フォトリソグラフィによる追加のパターン化ステップ図193、図194、図195が、エッチングされないこれらの領域を保護するために必要となる。しかし、エッチング手法によっては、著しいアンダーカットの可能性があるので、そのようなリソグラフィは、保護用フォトレジストを十分に広くして望ましくないアンダーカットを確実に防ぐべきである図193。例えば、本発明者らは、50μmピッチの接点でそのようなエッチングを実行したことがあり、万一に備えて、ICパッドの幅の約2倍、この場合14μmのパッドに対して27μm、の領域を保護した。しかし、セルフアライメントエッチングを行うためにスプレーエッチャーを用いると、約1μm未満のアンダーカットが可能なので、その手法でずっと小さな領域を保護することができる。その後、二つを結合したいという要望に応じて、ダイスカット、アライメント、タック、および融合の各プロセスを実行できる。対照的に、めっきの場合についてのプロセスフローを、以下のように図196~図205に示す。再び、このプロセスは図183のウェハとともに始まる。最初に、ドーターウェハおよびマザーウェハはそれぞれ、Ti0.1/W0.9のバリア、ならびに3000ÅのCuの経路変更ドーターウェハおよびシード層マザーウェハを有する図196。次に、図197に示すように、フォトリソグラフィによるパターン化をドーターウェハ上で実行して、バリア付与領域を制限し、厚い誘電体層厚さ7μmまたはフォトレジストをマザーウェハへ付与すると、14μm幅のICパッドと仮定して、図186のように、パッド上に10μmの開口部が残る。次いで、ドーターウェハは追加されたバリア層を有し図198、フォトレジストがドーターから剥がされると、不要なバリアメタルのリフトオフが現れる図199。次に、フォトリソグラフィを、例えば、HoechstAZ4903またはShipleySTR1075の10μmレジストターゲットを用いて、ドーターウェハ上で実行する図200。次に、ドーターおよびマザーウェハを、マザーウェハ上では、ICカバーガラスの上に4.4~5μmの高さまで、ドーターウェハ上では6~8μmの高さまで図187と同様に、めっきによりメタライズする図201。更に、めっきの複雑さに応じて、例えば、400ÅのAuのキャップを付与できる。次いで、フォトレジストを剥がす図202。次に、マザーウェハ上にフォトリソグラフィによるパターン化を用いて、バリアの追加に備える図203。次いで、バリアをマザーウェハ上に堆積する図204。再度、フォトレジストをマザーウェハから剥がす図205。その後、過剰なシードを、図192のようにセルフアライメントエッチングを用いて除去する。上記の堆積例と同様に、スプレーエッチャーを利用できない場合、フォトリソグラフィによる追加のマスキング、エッチングおよび剥離ステップが必要であり、保護領域を十分大きくしてエッチングのアンダーカットを許容するようにする。この時点で、二つを互いに結合したいという要望に応じて、ダイスカット、アライメント、タック-融合の各プロセスを実行できる。上記説明に基づいて、各手法の利点および欠点に注意することが有益であり、特定用途に用いるプロセス形式の選択の際に役立つ。ドーターウェハのための堆積手法の利点は:シード層がないこと、電気めっきがないこと、1マスクプロセスであること、Au/Snの組成精度が自動的に得られることである。しかし、この手法の欠点は:ランからランまでの厚さ制御が困難であること、堆積の方向性がオフの場合、メタルの翼が現れること、Auの再利用プログラムが必要になることである。ドーターウェハに対するめっき手法の利点は:従来の、現在利用可能なめっき設備を用いることができるので、コストが安く再生をする必要がなく、大手設備ベンダーのサポートを受けることができる。但し、欠点としては、要求される組成精度が1.5/-2.5であり、追加のマスキングのステップが必要となる可能性がある。マザーウェハでは、基本的に3つのプロセスの変形形態がある:1無電解めっき図206aチップ、図206b6~8μmNiめっき、図206c3000ÅのAuによるキャップに示す;2薄いレジストの銅の電気めっきプロセス図207a第1マスキング、図207b4.5μmの銅、図207c3000ÅのAuによるキャップで覆われた2μmのNi、図207d第2マスキング、図207eエッチングによる過剰シード除去に示す;および、3厚いレジストの銅による電気めっきプロセス図208a第1マスキング、図208b銅によるめっき、図208c第2マスキング、バリアおよびキャップ、図208d第3マスキング、図208eエッチングによる過剰シード除去に示す。それぞれに付随する利点および欠点は以下の通りである。無電解の手法の利点は:分離したバリア堆積がないこと;シード層堆積がないこと;シードエッチングが不要なこと;およびマスクレスプロセスであることである。但し、ニッケルの無電解めっきは、厚さまたはノジュールnodule形成の制御という点で困難であり、歩留りに影響を与えることがあるので、大規模ウェハの生産には適さない可能性がある。薄い誘電体プロセスの利点は:より薄いNiを用いるので、本プロセスが更に制御可能になること;ICカバーガラス上を低応力の銅が覆うこと;銅の使用が主流であること;および銅の電気めっきの方が制御性がよいことである。但し、マッシュルーム形側面上のNi/Auのペネトレーションは一定でないことがあり、露出した銅が残る可能性のあること;マッシュルーム形状がタックプロセスに最適でないので、追加プロセスすなわち、シード堆積、シードエッチング等が必要なことである。厚い誘電体堆積プロセスの利点は:良好な接点またはバンプ形状、バリア/キャップによる全面を覆う銅、一様性および形状の良好な制御、少ないNiノジュールの形成、典型的には大量処理における高歩留り達成、という利点を含む。但し、本手法では、セルフアライメントしたシードエッチングが効果的でない場合、特別なマスキングステップが必要となる可能性があり、スプレーエッチャーが必要となるかもしれない。堆積およびめっきの変形形態の検討を続け、本処理の理解を深めるために幾つかのマザーおよびドーター接点の更なる詳細を説明する。図209は、バリア堆積前の、50μmピッチで離間する14μm幅の接点パッドを有するマザーウェハ接点に対する一実施例および幾つかの典型的な寸法を示す。図210は、バリアおよびキャップ堆積後の、図209の接点を示す。図211は、25μmピッチで離間する8μm幅の接点パッドを有するマザーウェハ接点に対する典型的な寸法を示す。図212は、堆積により生成される、50μmピッチで離間する14μm幅の接点パッドを有するドーターウェハ接点に対する一実施例および幾つかの典型的な寸法を示す。図213は、堆積により生成される、25μmピッチで離間する8μm幅の接点パッドを有するドーターウェハ接点に対する一実施例および幾つかの典型的な寸法を示す。図214は、セルフアライメントシードエッチが実行される前の、50μmピッチで離間する14μm幅の接点パッドを有するめっきバージョンマザーウェハ接点に対する一実施例および幾つかの典型的な寸法を示す。図215は、セルフアライメントシードエッチ実行後の、図214の接点を示す。注意すべきは、図212~図215と併せて提示したAu/Snの範囲が、より典型的な範囲の代表例である、ということである。実際には、適切な温度調節が行われる場合すなわち、Au含有量が多いと、より高温、Au含有量が少ないと、より低温、およそAu0.7Sn0.3~Au0.9Sn0.1の範囲またはもっと広い幅を用いることができる。多様な相互チップ接続の電気的態様に関する、数多くのスルーチップ接続の変形形態および用途を説明してきたが、充填されない内側の溝またはボイドを含む実装の利点を有する、代替の追加オプションの変形形態、またはチップ対チップ信号転送に特に関わらない変形形態を提示する。特に、最も内側のボイドを未充填のまま残す場合、利点の多い代替のスタッキング変形形態を生成することができる。そのボイドを周囲の部品からは封止するが、互いに通じたままにすることにより、これらのボイドを用いて、たとえばチップのスタックを冷却するのに役立てる。この変形形態では、このようなバイアを有する一連のウェハを、互いに付着させる時に、バイア周辺の材料が、得られる半導体ウェハ内部のバイア側壁を保護するとともに、連続し隣接する、空気と液体で充たされたチューブを生成するような方法でスタックする。スタックした部品は、チューブがスタックの幾つかまたは全てを通って延びるように編成する。チップスタックを通るチューブの一端は、凝縮領域を有する構造により覆われ、例えば、チューブの一端をヒートシンク内に埋め込まれたチューブへ更に接続する。適切な流体および必要なら芯で満たすと、これらのチューブそれぞれがヒートパイプとして働き、ICスタックから熱を効率的に取り出すことができる。オプションで、電気絶縁した金属を、未使用チップ面スペース上の、スタックチップ間でそのヒートパイプに接続して外側へ延ばしフィンまたはプレート状、熱伝送能力を高めることができる。更に、そのフィンまたはプレートを、バリアまたはシード層により形成して、それらに多くの役割を潜在的にもたせる、例えば、シールドまたは接地面に加えて、同時にフィンとして機能させることにより、多く役割を提供させることができる。これは、例えば、内側バイアをヒートパイプ編成の一部として用いることにより、図216に示すように達成される。図216は、数個の個々にスタックされる同一または異なるチップ21602-1~21602-n1から成るチップスタックの一部21600を簡略化して示す。この実施例では、それぞれの内側メタライゼーション2402を、一つ上または下に接続してポスト-ペネトレーション接続のような本明細書で説明したプロセス、またはウェハ融合または共有結合のような何らかの他の手法を用いて、内側ボイドを互いに気密封止し、よってチップ内にチューブ21604を生成する。熱が通過する個々のチップ21602-1~21602-n1から熱を、例えば、ヒートシンク21610または他の冷却装置へ伝送するのを助けるヒートパイプが生成されるように、適切な流体21606必要に応じて芯21608もを、適切な圧力でチューブ内に収納する。特定の実装に応じて、チューブの一端を、ドープした半導体材料またはチップ内の基板21612に封止できすなわち、チューブは貫通しない、またはチューブ自体の一部を含まず、単にストッパまたは栓として機能するに過ぎない別のチップの表面材料に封止できる。更に、異なる蒸発および凝縮の温度を有するように、異なる作動流体、またはその作動流体同一でも異なっていてもよいに対する異なる圧力、をそれぞれが有するような、多数のチューブを形成できる。この方法で、広い範囲のヒートパイプ動作を得ることができる。更に、これらのヒートパイプを、チップ上の熱的なホットスポットに対するチップ廻りに、グループ化または分散させることができる。変形形態によっては、もしあれば、芯21608は、例えば、多孔質または毛細管構造、焼結粉、溝付チューブ、メッシュ、カーボンナノチューブ構造、グラファイトまたは任意の他の適切な芯材により作製できる。更に、作動流体は、それと接触する表面すなわち、ドープした半導体、基板、絶縁体、導電体金属他に、腐食、劣化または他の悪影響を与えない限り、任意のヒートパイプ流体とすることができる。代表的な作動流体には、水、アルコール、アセトン、または場合により水銀を含めることができる。更に、変形形態によっては、ヒートパイプに要求される必須の蒸発熱伝送を提供するのに適した様式で蒸発または昇華する場合、1Atm101.3kPa中、68°F20°Cで固体となる材料を用いることができる。最後に注意すべきは、内側バイアへの挿入に適した寸法であれば、予め作製しておいたすなわち、事前に製作したヒートパイプを用いることができる。本手法は、熱が発生する場所の近くにヒートパイプを配置し、かつそのヒートパイプをチップ全体に分散させるので、どのような冷却方法を追加して利用するにしても、その効率を向上させることができる。更に、言うまでもなく、上記手法を用いて、電気接続がないことが望まれる、または要求されるチップ内にヒートパイプを生成することができる。チップを互いに電気絶縁して、電気的クロストークを防ぐよう望まれることが多い。更に、本明細書で説明したバイアプロセスの内の一つまたはその変形形態を利用して縦にデバイスをスタックする場合、二つのチップを、その両方と通信する第3のチップと互いに接続することが望ましいが、3チップ間または2チップ間の通信の間にその第3チップが介在することがあるという、用途もあり得る。上記説明から言うまでもなく、ウェハ相互接続を形成するためのプロセスを、一つまたは二つの接点について説明したが、合計接点数には依存せず、かつウェハの残りの部分に対してチップ接点対がどこにすなわち、一つ以上のチップの上に常駐するかの配置には依存しない。この意味は、場合によっては、単一のドーターチップが二つ以上のマザーウェハチップとを架橋でき、またはドーターウェハ2チップが二つのドーターチップ、もしくはマザーとドーターチップとを架橋できるということである。従って、架橋は、ドーターウェハまたはドーターウェハ2の追加プロセスの単純な応用であり、プロセスは同一であるが、ドーターチップが接続するフルセットの接続は、全てが同一チップ上に相手を有するとは限らない。しかし、本変形形態の特定の場合、二つのベースチップすなわち、単一チップにより架橋されるチップの高さは異なっていてもよい。従って、そのような高さの差に対応する必要がある。本明細書のバイアプロセスの更なる変形形態により、これを達成できる利点がある。図217Aおよび図217Bはその方法の二つの実施例を示す。図217Aは、本変形形態の絶縁態様を示し、図217Bは、架橋接続の態様を示す。どちらの場合も、同じシールドの恩恵が得られる。先の手法と組み合わせると、図から分かるように、ステップ1で、バイアのある一つ以上のチップがベースチップへ付着される。この場合、付着されたチップ上をある距離だけ延びるようバイアまたは上面のチップへ接続される別の接点ポストが作製される。これは、バイアプロセスの変形形態のどれを用いるかに応じて、例えば、メタルのめっきにより、またはメタルをもっと露出させるよう基板材料を除去することにより達成できる。本手法では、バイアを作製した後、チップを互いにハイブリッド化するのが典型的である。図217Bのチップの場合には、ステップ2で、ポリアミド、BCB、別のポリマ、酸素か窒素を含む誘電体、またはウェハ表面上に堆積できる他の非導電性材料のような、非導電性材料の層でウェハをコーティングする。図217Aに示す場合には、層の厚さは、縦方向にスタックした二つのチップを互いに絶縁する必要性により決定される。信号強度は距離により減衰し、キャパシタンス結合は距離に比例して減衰し、そしてEMI干渉は距離の二乗に比例して減衰するので、この厚さは、通常、信号線の幅より厚く例えば、>5μmするが、変形形態によっては、もっと絶縁を良くするためにずっと厚くする例えば25μm以上ことができる。図217Bに示すように、二つの付着されるチップを異なる高さにすることができる。高さの差の理由は、プロセスとは無関係であるが、異なるようにエッチングまたは薄くされ、元々異なる厚さであった基板上に作製されることに起因するか、またはラッピングもしくは研磨に起因すると考えることができ、プロセス中に行う手入れに応じて、100μm以上までの高さの差を発生させることがある。何れの場合も、ベースチップへ付着される最も厚いチップの上面と少なくとも同一の高さとなるように、コーティング材料を追加する。経路変更層が必要ない場合ステップ4と併せて後述する、このステップ2は、図217Bの幾つかの変形形態ではオプションとしてもよい。ステップ3では、ウェハをラッピングまたは研磨して、バイア、またはその他の背が高い、各種チップのめっきまたはメタライズされた接続を露出させる。ステップ4オプションでは、接続配置を容易にするために、研磨/ラッピングしたウェハ表面をパターン化し、電気的経路変更層必要な場合を表面に堆積できる。これにより、一致するパッドを持たない二つのチップを、互いに接続する必要がある場所に信号を経路指定することにより互いに接続できるようにする。更に、図217Bの状況では、経路変更により、下側層の二つのチップを、ステップ5で配置した上部のチップ上の対となる接続より遠くへ離すことができる。図217Aおよび図217Bのステップ5では、別のチップをハイブリッド化法の変形形態の内の一つ、例えば、展性および剛性のハイブリッド化プロセスにより本構造へ付着する。次いで、ステップ2~ステップ5のプロセスを繰り返して、後続の層を追加する無論、ステップ5で付着されるチップが、表面から上の方へ適切な距離だけ延びるポストを有するか、または有することができる、と仮定している。ステップ5のチップは、その構造の上面の追加層へ接続しなければならない場合を除いて、バイアを有する必要がないという利点がある。図218Aおよび図218Bは、図217Aまたは図217Bのタスクを達成するための代替の変形形態手法を示す。この代替の変形形態手法では、図217Aまたは図217Bのプロセスのステップ3でチップを薄くするのではなく、本実施例では典型的には、ポリイミドとする平坦化材料内に、穴をエッチングする。次いで、ステップ4の経路変更層を用いて、電気信号必要な場合を経路変更し、かつ下側チップへ接続する。次に、ハイブリッド化を、図218Aまたは図218Bのステップ5に示すように行うことができる。この手順は、ハイブリッド化が必要になってから、電気接点を作製するので、図217Aまたは図217Bの手法よりも複雑である。しかし、図218Bのステップ6に示すように、このプロセスは、同時に他の多数の層への後続のチップ接続がを、図217Bの場合よりもしやすい。図217Bの手法で同じことを行うのは、もっと困難であり、図217Bのステップ3の研磨は、全てのポストを同じ高さに研磨する可能性があるので、上側のドーターチップを最下側ドーターチップへ付着するのが困難になる。本明細書で記したように、任意数の多要素の高さでスタックを形成できる。しかし、特定の事例に応じて、場合によっては、タック、融合、タック、融合手法、および、タック、タック、タック、全体融合手法、のどちらで結合するかの決定に加えて、スタックの効果および幾何形状を考慮する必要がある。例えば、スルーバイア接続を用いて本明細書で説明したようなウェハスケールのスタックプロセスでは、元のドーターウェハを予め薄くしてからマザーウェハと結合するためにダイスカットするかどうかを、またはマザーウェハチップ毎にまたは全体ウェハ基準でへ結合してから薄くすべきかどうかを決定しなければならない。その差は下記の通りである。タック、融合、薄くする、タック、融合、薄くする手法は、少しのステップをなくし、更に重要なことは、歩留りを低下させることがあるダイスカットおよび競合の前に薄くする場合、非常に薄いウェハを取り扱わなくてもよい、という点で有利である。欠点は、ハイブリッド化部品に多くの人手を必要とすることである。すなわち、より高価なハイブリッド化した部品上で薄くするステップ対ドーターウェハだけを薄くする歩留りが低下するステップの差である。マザーチップ上に幾つかのドータースタックがあり、それぞれのスタックが異なる数のチップを有する場合、別の欠点が現れる。マザーウェハ上のチップのそれぞれの層に対して、薄くするステップを別々に行う必要があるので、薄くするステップの配置および順序は重要となる。結果として、適切な計画がなければ、幾つかのスタックが追加チップを追加させることができないポイントに到達する。というのは、追加チップが隣接スタックの高さ以下で、そのチップを薄くするステップが困難または不可能になるからである。対照的に、結合する前に薄くするステップは、常に実行できるという利点があるが、上記欠点は、薄いウェハを持つことに関連するリスク増大である。多数の様々な代替の、オプションで相補的な変形形態を説明してきたが、上記の例示用途を、図219~図221を参照してここに提示し、特定用途、すなわち、マイクロプロセッサ用途で達成することができる幾つかの追加の利点を示す。図219は、代表例である従来型マイクロプロセッサーチップ21900、およびそれぞれの構成エレメントであるコンポーネントすなわち、従来の共面型でレイアウトされる数値演算ユニットALU、レジスタREG、バッファおよび他のロジックBUFFERLOGIC、入力-出力I/O装置、一次キャッシュメモリL1、二次キャッシュメモリL2、メモリーコントロールMEMCTL、メモリーリードライトコントロールR/WCTL、ランダムアクセスメモリRAM、リードオンリーメモリROM、およびメモリ復号回路RAM/ROMDECODEを識別するステップを簡略化して示す。図から分かるように、構成エレメントは、かなりの面積を占め、所与のコンポーネントと他の大部分のコンポーネントとの間の距離はかなりある。図220は、上記手法の使用により、代替のマイクロプロセッサを、狭い投影面積、高速低速混合技術、および実質的な要素間距離短縮化を有しながらどのようにして、同一要素から構成できるかを簡略化して示す。具体的には、図220Aは、図219の要素でできたマイクロプロセッサ22000の代替例を示し、本明細書で説明したようなスルーチップ接続および要素スタック化の使用により狭くした投影面積を有する。スタック化を通じて、要素は、チップユニット22002、22004、22006側面図内に形成され、分解図22008、22010、22012にそれぞれを示す、それにより、構成するサブコンポーネントが覆う全体の投影面積を減らす。更に、それぞれの側面図22008、22010、22012に示すように、スルーチップ接続により、チップユニット22002、22004、22006それぞれのサブコンポーネント全ての間の距離は実質的に短縮される。更に、各チップユニット22002、22004、22006内のチップ対チップ接続を周辺で行う必要がなく、事実上、サブコンポーネントチップ上のほとんど任意の場所で行うことができる。図221は、図219のチップ21900の投影面積と、図220のチップ22000のそれとの直接比較を示す。図から明らかなように、両者とも同一サイズ、同一数の要素を有しているにもかかわらず、後者の投影面積は前者よりかなり小さい。スタックの可能性を考えながらチップを設計すると、更なる利点が得られる。例えば、図220の実施例では、サブコンポーネントチップをそれぞれ独立に設計し、他との共通インターフェースを共有するだけでよいので、処理ユニット22006、22012を多様な混合および整合した構成で設計できる。従って、異なる速度の幾つかの異なるALUを設計できるので、処理チップユニットの共通ファミリーを更に容易に創出できる。同様に、異なるサイズのL2キャッシュを処理チップユニット22006内で使用するよう設計して、ファミリー内で価格設定を変えることができる、または性能を強化できる。この考え方は、インテリジェントアクティブパッケージ化として、以下に説明することの特殊な場合である。これまでの説明から直ちに理解できるように、本明細書で説明したプロセスおよび態様の更なる副産物は、これまでとは異なる種類のパッケージ化を効率的に生成する能力である図222。現在は、複雑な集積回路チップは、図222Aに示すように生成され、パッケージ化される。フロントエンド処理を通じて低速機能、高速機能、I/Oおよび高速機能すなわち、コアのアナログおよびデジタル機能を1チップ上に全て生成する。次に、バックエンド処理によりチップへ層のメタライゼーションが追加され、各種のオンチップデバイス間の接続を生成する。最後に、チップが完成すると、ピングリッドアレイ、ボールグリッドアレイ、従来型ICパッケージ等のような個別のパッケージへ付着される。その手法は、全てのデバイスが同一チップ上にあるので、どれかのオンチップデバイスに必要な最高速度/最大コストの技術で、全てのデバイスを実装しなければならないことを含め、多くの欠点がある。その結果、コストの高い領域が、もっと低速またはもっと安価な技術で容易に実装できる低速度および/または低コストデバイスにより無駄になる。しかしながら、本明細書で説明する態様を用いることにより、様々な種類のパッケージ化を用いて、数例を挙げると、プロセスのコストと時間、および低歩留りのリスクを最適化するのに役立てるという利点がある。例えば、本明細書で説明した態様を用いることにより、図222B~図222Fに示すような構成を生成することができる。図222Bは、経路指定プロセスをチップ形成から分離して、両者を同時に実行できるので、本発明者らは、経路指定のないアーキテクチャと呼んでいる、本明細書で説明した態様を用いて達成できる代表的な一実施例の編成を示す。本実施例では、チップチップ1を、低速機能、I/Oおよびコアのアナログおよびデジタル機能を含むフロントエンド処理を用いて生成する。チップ1上のデバイスを相互接続するメタライズ層を生成するためのバックエンド処理を用いて、第2チップチップ2を生成する。次いで、チップ1およびチップ2を、例えば、本明細書で説明した手法を用いて、ウェハ対ウェハまたは共面結合手法、ウェハ融合等により、互いにハイブリッド化する。次いで、このハイブリッド化したユニットを従来型チップとして取り扱い、従来法で従来型パッケージへ接続でき、または、例えば、本明細書で説明したような、別のウェハ、チップまたは要素へハイブリッド化するよう更に処理できる。別の代替の手法を図222Cに示すが、本発明者らはこの手法を、チップの相互接続がパッケージの一部なので、チップパッケージ手法と呼んでいる。本手法は、チップ1に対する図222Bの手法と類似する。但し、本手法では、パッケージとしても役立つウェハ部上でバックエンド処理を実行するか、または、あるウェハ上で経路指定を生成するバックエンド処理を実行し、パッケージは別のウェハ上で生成して、両者を、本手法のチップ2を形成するよう互いにハイブリッド化することができるように、本明細書の説明に従って処理するか、の何れかとする。この後、本手法のチップ1およびチップ2を、本明細書で説明するように処理し、ハイブリッド化することができる。オプションとして、また代替として、チップ1をチップ2へハイブリッド化するのに必要な全体または一部の処理を、経路指定部分をパッケージ部分へハイブリッド化するのに必要な処理の一部として実行できる。本手法および適切な設計計画では、チップ2の設計を、多数の異なるチップ1の設計へ一般化することができ、更にコスト等の節減の可能性が得られるという利点がある。更に別の代替手法を図222Dに示すが、本手法では、チップ2生成プロセスが、低速機能を本手法の主チップ1の一部とせずに、パッケージチップ2へ追加するので、本発明者らはこれをアクティブパッケージ手法と呼んでいる。この後、チップ1およびチップ2を、特定用途に適した他の手段により、互いにハイブリッド化しまたは互いに接続することができる。これにより、低速/低コストのデバイスが高いコストの領域の使用を低減することができる。特に、低速機能が大部分を占める場合、更なる利点および節減を達成することができる。更に代替の手法を図222Eに示す。本手法は図222Dの手法に類似する。但し、I/Oをチップ1技術からチップ2へ移動して、本発明者らがI/O手法によるアクティブパッケージと呼ぶものを生成する。その結果、本手法では、チップ1は、コアのアナログおよびコアのデジタル機能を含むだけとなる。ここでもやはり、両チップをハイブリッド化し、または動作可能とするよう互いに相互接続できる。繰り返すが、I/Oは普通、低速で、かつ面積が広いので、かなりの節減が本手法により達成できる。同様に、注意深い設計により、本手法のチップ2を多数のチップ1設計へ一般化することができるので、繰り返しになるが図222Aの従来手法を上回る利点を提供する。更に、本手法の内の最先端の別の手法を図222Fに示す。本発明者らは、本手法をシステムオンチップまたはシステムスタックと呼んでいる。本手法では、コアのデジタル機能だけが、適切な速度/コスト技術のチップ1にある。チップ2は、同様に、適切な速度/コスト技術のコアのアナログ機能だけを有するよう生成される。チップ3も生成され、それに適切な技術で実装されるI/O機能だけを含む。最後に、図222Dのチップ2と基本的に同一のチップ4が生成される。本手法により、かなりの混合および組み合わせを行うことができ、多くの場合、チップ1、チップ2、チップ3およびチップ4の設計は、付着するチップを念頭におくだけで設計することができる利点がある。更に、言うまでもなく、本手法により、それぞれのチップを、例えば、全て共通のインターフェースを共有している、その機能のためのチップのファミリの一つとすることできる。従って、図222B~図222Fの手法はどれも、全てではなくても、ほとんどの回路がその機能に最適な技術を用いるように、設計者が彼らの設計を分散させることができるインテリジェントでアクティブなパッケージを生成できるようにする。場合によっては、これは完全に新しい設計の生成を意味し、他の場合には、既存のチップを互いに組み合わせて用いることを意味することになり、どちらの場合でも本明細書で説明する変形形態の一つ以上の態様を用いる。これに関して理解すべきは、このような実施例で表される機能は、これら特殊態様を図示のように分散しなければならないことを意味するとは、意図しておらず、単に考え方を示すにすぎないということである。等しく可能なことは、例えば、別のチップが生成できるような機能グループ毎の単一チップとは対照的に、アナログ機能の幾つかおよびデジタル機能の幾つかを含むチップを生成することができ、そのキーポイントは、全体設計の一部をそれに適した技術に組み合わせる能力であり、本発明者らの手法により、従来行われたこと例えば、図222Aと同様な機能的な成果、または図222Aの従来手法では本質的な制約により、以前は不可能であったか、またはひどく高いコストになったものについて成果を得る、ということである。結果として、低性能回路を1チップ上に設計することができ、高性能チップをより高性能な技術に対して設計することができる。更に、この種類の手法は、低速回路をオフチップへ移動することにより、そうするための強力な信号駆動回路がなくても、高速度技術の領域の著しい量を節約できるので、コスト効率を高めることができる。無数の可能性の内の幾つかの実施例を、本明細書で説明するプロセスのハイレベルな表現と併せて、図223に示す。ここで、上記説明の態様の一部についての更に幾つかの説明を詳細に行う。現在、電子チップを生成するために、ウェハは、2セットのプロセス、すなわちフロントエンド処理およびバックエンド処理、を受けなければならない。フロントエンド処理では、トランジスタおよび抵抗器を含む実際のデバイスが生成される。これは、シリコンチップの場合、例えば、二酸化シリコンの成長、所望の電気特性を得るためのパターン化およびドーパントの注入または拡散、ゲート誘電体の成長または堆積ならびに隣接デバイスを絶縁するための絶縁材料の成長または堆積を含む。バックエンド処理では、フロントエンド処理の間に生成される各種のデバイスを相互接続して、所望の電気回路を形成する。これは、例えば、相互接続を形成するメタル配線および絶縁材料の層を堆積するステップ、ならびに所望パターンにそれをエッチングするステップを含む。典型的には、メタル層はアルミニウムまたは銅から構成される。絶縁材料は、普通は二酸化シリコン、ケイ酸塩ガラス、または他の低誘電率材料である。メタル層は、絶縁材料内でバイアをエッチングし、その中にタングステン堆積することにより、相互接続される。現在、12インチウェハに対して90nmプロセスを用いて、フロントエンドおよびバックエンド処理を完了するまでにそれぞれ約20日を要し、両処理は直列で行われる。その結果、単一ウェハを生産するのに開始から終了まで40日以上要することがある。本明細書で説明するプロセスを用いると、その時間は、ほとんどの現行サブミクロン設計ルール基準のチップ生産技術例えば、0.5μm、0.18μm、0.13μm、90nm、65nm、45nm等に対して、約半分に短縮化することができる。上記手法が、フロントエンドおよびバックエンド処理を同時並行に、しかも異なる無関係のファウンドリでも行うことができるからである。これは、フロントエンド処理を、一枚のウェハフロントエンドウェハまたはFEウェハ上で、従来方式で実行し、並列させて、バックエンド処理を別のウェハバックエンドウェハまたはBEウェハ上で従来方式により、あたかも2枚のウェハが同一ウェハであるように、実行することにより達成される。この方法では、経路取りを、トランジスタまたは他のデバイス支持する部分と比較して安価なファウンドリで実行することができ、それぞれを約20日で生成することができる。次いで、本明細書で説明するバイアプロセスの一変形形態を使用して、ウェハを薄くするステップおよびFEウェハの背面上に接続点を生成するステップにより、接続点をその上に設置することができる。同様の方法で、本明細書で説明するプロセスをBEウェハに用いて、FEウェハ上のこれらと対応する一セットの相補接続点を生成することができる。その後、例えば:展性および剛性の対応する接続が形成されている典型的には、FEウェハは、上記プロセスのドーターウェハすなわち、展性接点を担持しているである場合は、タック-融合プロセス;本明細書で説明するような離れた付着手法;共有結合もしくは他のウェハ表面結合技法その技法単独で、スルーバイア手法とともに、および/または二つを互いにロックし、アライメントを維持するのに役立つ単純な充填バイアとともに;またはそれらの任意の組み合わせ/それらの代替法;を用いて、二つを互いに結合することができる。本手法を通して、メタル層は、ますます感度が高くなるトランジスタにより課されるトポロジーおよび応力の制限が要求するであろう厚さまたは密度を制限しなくてもよい利点がある。更に、プロセスを二つのチップに分離することにより、配線を太くし、層を増やすことができるので、潜在的にインチップ接続性を上げ、チップ相互通信を高速にするために寄生抵抗を減らすことができる。本発明者らの手法は、特定のFEウェハもしくはBEウェハの生成に用いる特定の製造法もしくは相互接続技術、またはその製造に適用される設計ルールとは無関係なので、本明細書で説明するプロセスを用いて、異なる技術をナノレベルで集大成することができるという利点がある。言いかえると、本明細書で説明する手法は、どのようなチップ設計ルールが、特定材料Siウェハ、GaAsウェハ、SiGeウェハ、Geウェハ、InPウェハ、InAsウェハ、InSbウェハ、GaNウェハ、GaPウェハ、GaSbウェハ、MgOウェハ、CdTeウェハ、CdSウェハ等に対して、デバイスまたはそれらの相互接続が好ましくない方法で互いにオーバーラップも相互作用もしないことを保証するのに適しているかどうかには無関係であり、または高解像度マスク型または非マスク型手法を用いてサブミクロンまたはサブナノメータフィーチャを形成し、またはデバイス間、相互接続間、または相互接続自体の幾何形状間の距離を画成することとは無関係である。従って、本明細書で説明する利点により、チップ製造技術を、現行の技術、例えばCMOSおよびシリコンからSiGeまで、シリコンオンインシュレータSOI、カーボンナノチューブ型相互接続、バイオチップ、分子電子工学またはより高性能および/または電力要求量低減を持たせるよう設計される他の手法から、シフトさせることができる。図224~図231は、本手法を簡略化した概観で示す。図224aに示すように、トランジスタおよび完成した他のデバイスを形成するフロントエンド処理を有するFEウェハ22402が、サポートを提供するフォトレジストまたは他の除去可能で保護可能な材料22502を用いて保護される、フロント側デバイスを有する図225a。次いで、FEウェハを必要に応じて、組み合わせるFE/BEチップに必要な、または所望される高さに基づいて数μm以上の厚さまで薄くするすなわち、下地の基板の一部または全てを除去する図226a。次いでバイアを、例えば、本明細書で説明するような背面側プロセスを用いて、または背面側から実行するだけの本明細書で説明するような前面側バイアプロセスを用いて、FEウェハの背面から中に向かって、適切なデバイス接続場所の点まで生成する図227a。オプションで、更に、デバイス側で僅かに拡がるとともに、例えば、ウェルもしくは逆ウェルの手法または片側のプレス嵌合接続を用いて、例えば、展性接点を背面側に有する一つ以上のスルーバイア22702を、それぞれのダイの周辺に生成する。このようなバイアは、例えば、共有結合またはウェハ表面結合手法をウェハ間に用いる場合、FEおよびBEウェハチップを、横方向に対して互いにロックするのに役立てることができる。更に、ヒートパイプ編成Aheat-pipearrangementまたは非電気的通信編成non-electricalcommunicationarrangement両者とも詳細に後述するの一部となるバイア形式での相互チップ接続への適合性を追加することができる。次いで、バイアを導電性にすると図228、この時点で、FEウェハをBEウェハへ結合する準備が整う。同時に、BEウェハを生成して、そのメタライズ層22404を形成する図224b。それが作製された場合、保護/サポートは、半導体材料がその目的に役立つので、不要である。しかし、それもかなり薄くする場合、除去可能なサポート層の形成が必要となることがある。次いで、BEウェハの前面を薄くして図226b、更に、バイアを生成し図227b、必要に応じてまたは要望に応じて、穴全体に、または単に特定の内側メタル層図227b、図228bまで、メタライズ図228bする。更に、特定の実装に応じて、物理的接続または非物理的すなわち、キャパシタンスの結合により、その内側への層へ接続できる。さもなければ、相補的接続、例えば、ポスト-ペネトレーション/タック-融合手法を用いるべき場合はポスト、もしくはウェル、逆ウェルの相補的接続または他の接続を生成する。同様に、オプションで、相補的ロック用バイア22704図227bをBEウェハへ追加することができ、またはヒートパイプ編成または非電気的通信編成の一部となるバイアを追加することができる。更に、ヒートパイプ編成を用いる場合、特に、形成できる封止の強度および気密性のために、展性/剛性およびタック/融合手法を用いる場合、BEウェハのメタライゼーション図228bを用いてヒートパイプの一端を封止することが望ましい。次いで、FEウェハおよびBEウェハを互いにアライメントさせ図229、それにより、それらを接合し図230、結合すると図231、個々の電子チップからなる完全なウェハユニットを形成する。図233~図235は、先行する手法の更なる変形形態を示す。図224~図231の手法と同様に、代替の変形形態の態様が、基板23204上のドープされた半導体デバイス23202すなわち、トランジスタ、レーザー、光検出器、コンデンサ、ダイオード等から構成された別のFEウェハ図232A、およびメタライズ化された相互デバイスの接続層を含むBEウェハ図232Bで開始される。但し、図224~図231の手法と異なり、BEウェハは裏返して、FEウェハの上面にアライメント、結合され、これは基板を薄くする前に行われる図233A。代替として、図232Aと同一の手法を、BEウェハを薄くしてから付着する場合を示す図233Bのように実行することができる。図234に、更に別の代替手法を示す。この事例では、BEウェハを薄くして図232Bの元のチップの最も内側の層を露出させ、その層をFEウェハの上面へ付着する。図235は、更に強化した代替の変形形態を示す。図231、図232B、図233B、または図234の手法の結果として、付着後、BEウェハの反対側のメタルを露出させる。その結果、別のチップをそのメタルに付着することができ、別の種類のチップスタック手法を創出することができる。この時点で注意すべきは、これらの手法の更なる利点は、必要であれば、接続の何らかの更なる経路変更を、FEウェハまたはBEウェハまたは可能であれば両方の上で行うことができるということである。その結果、FEおよびBEウェハをより一般的に生成することができる他、特定用途に対して適切な接続場所を提供する。更に、この時点で、組み合わされたFE/BEウェハまたはFE/BE/FEウェハまたはチップのスタックを完全に従来のプロセスを用いて生成された何らかの他のウェハと同様に取り扱うことができ、従って、本明細書で説明した主題を目的として、他のウェハに対するマザーまたはドーターウェハとすることができる。更に、チップ対チップの光接続を用いることにより、チップユニットを、干渉の原因となるクロストーク問題がある配線接続で利用可能な通信よりずっと高速なチップ間通信を用いて設計できる。例えば、スタック内の一方のチップに半導体レーザーを設置し、組み合わされるスタック内の他方のチップ上に、対応する光検出器を設置することにより、配線ではなく光接続を両者間で行うことができる。両方が互いに十分近接している場合、光クロストークの可能性さえ最小化される。この態様を、二つのチップ23602、23604を備えるチップユニット23600の一部を示す図236に簡略化して示す。一方のチップ23602はその上にレーザー23606を有し、他方のチップ23604はその上に光検出器23608を有し、レーザー23606が放射する光信号を光検出器23608が受信するように、両チップが編成される。更に、本明細書で説明する技法は、間に一つ以上のチップが介在したとしてもチップ間の光通信が容易である。例えば、図237に示すように、二チップ間に二つの他のチップ23702、23704が介在しても、ヒートパイプ構成の変形形態を生成して、レーザーを装着するチップ23602から、光検出器を装着するチップ23604までの光を得ることができる。そうするために、スルーチップ手法を用いるが、バイア内側は導電体で充填せず、ヒートパイプとして使用するための開口部も残さずに、光エポキシまたは他の光伝送材料のような光透過媒体23706でボイドを充填して光導波路を形成する。その光導波路では、バイアが光ファイバと同様に動作するように、メタルおよび/または絶縁体が光を閉じ込めるように作用する。更に、バイア寸法および外側のメタルまたは絶縁体の構成を調節することにより、この光導波路は、単一モードまたはマルチモードの光ファイバと基本的に同一の特性を有することができる。更に、シリコンの中央アイランドを有する変形形態では、中央アイランドが熱で酸化され、除去されない場合、酸化により中央アイランドは二酸化シリコンとなり、光ファイバのコアの代用となろう。この後、レーザーを導波路の一端に配置し、光検出器を導波路の他端に配置することにより、介在するチップを通って透過媒体23706を経由してレーザー光を伝送できる。詳細な接点および材料の代替言うまでもなく、接点は、図238で簡略化した形で改めて示すように、タック-融合プロセスの性質により、それ自体かなり複雑な態様を有する。その結果、ドーターウェハ23802およびマザーウェハ23804の両者に対する接点コンポーネントに使用できる幾つかの代替材料に注意することが重要である。一般に、どんな用途でも、図238のドーターウェハ接点23802は、図239に示す機能層を有する。同様に、図238のマザーウェハ接点23804は、図240に示す機能層を有する。注目に値するのは、両接点23802、23804では、それぞれの機能層は一つ以上の材料層で作製することができ、または単一材料層が多数の機能層の役割を満たすことができる。これは、図241に示すような幾つかの特定のドーターウェハ接点の実施例、および図242に示すような幾つかの特定のマザーウェハ接点の実施例により最もよく示される。これらの図から明らかなことは、どの特定層も離散材料、合金または超格子材料から作製することである。図239に戻って参照すると、無電解の変形形態の場合、ドーター接点23802は以下の構成を有することができる:バリア層:Ti/WPdスタンドオフ層:なし拡散/展性層:金/すず80/201~12μmキャップ/接着:金>500Å;代表値1500~10000Å酸化バリア:キャップ/接着層がこの層にも役立つ。注:展性層は、スタンドオフ、拡散、キャップおよびバリア層の何れの組み合わせで構成してもよいが、ここでは、展性層は拡散およびキャップ層の組み合わせである。同様に、マザー接点図240参照では、マザー接点23304は以下の構成を有することができる:バリア層:Cu/Alパッドでは使用していない剛性:銅>2μm拡散バリア層:ニッケル5000Å;代表値0.5~3μmキャップ/拡散:金>500Å;代表値1500~10000Å上記に関して、特定の接点層で用いることができる以下の代替材料を、これが全てではないが更に追加する。バリアマザーまたはドーター/拡散バリアマザー:これは、例えば、Ni、Cr、Ti/Pt、Ti/Pd/Pt、Ti/Pt/Au、Ti/Pd、Ti/Pd/Au、Ti/Pd/Pt/Au、TiW、Ta、TaN、Ti、TaW、Wとすることができ、または、ICパッドがスタンドオフ層と同一材料から作製される場合、なしとすることができる。スタンドオフ層ドーター/剛性層マザー:Ni特にバリアがNiの場合、Cu特にパッドがCuの場合、Al、Au、W、Pt、Pd、Co、またはCr。めっきではなくスパッタの場合、展性拡散材料の融点より高い代表値>50°C超融点を有する任意の種類の金属。任意のバリア材料により作製することもできる。展性拡散材料:以下のような低温で溶融する金属。すなわち、すず、インジウム、鉛、ビスマス、アルミニウム、亜鉛、マグネシウムまたは1000°C未満の融点を有する他の金属材料またはこれらの内の二つ以上を互いに組み合わせた合金、またはこれらの内の一つ以上を金、銀、銅、チタン、または類似の他の金属のような融点のより高い材料と互いに組み合わせた合金。組み合わせの実施例は:Au/Sn、Cu/Sn、Cu/Zn、Bi/Ag等を含む。注:この選択に対する重要な態様は、選択した材料が、付着プロセス中に実際に溶融するのは好ましくないということであり、その理由は、そうなるとプロセスの速度があまりに遅くなり、コストが加わり、接点短絡、ひいては密度を制限させるクリープまたは流れ出すという問題を起こすことがあるためである。最終的に接点強度を与えるのは展性/剛性の組み合わせである。典型的には、Au、Ag、Bi、Cd、Cu、Fe、In、Pb、Sn、SbまたはZnの内の一つ以上の混合による複合物を含む合金が適切な選択である。主な条件は、融点を、剛性ポスト、およびもしあればスタンドオフ層、の融点以下にするということである。典型的には、展性材料の融点は、剛性材料の融点より少なくとも50°C低くするべきであるが、本発明者らは100°C~500°Cの融点の差を用いた。利点としては、接点の非平面度を克服するのに必要な適切な高さが得られる幾つかの材料で、展性材料を構成できる。実際、展性材料を剛性材料のスタンドオフポストの上面に作製することができる。例えば、ある場合には、展性材料は、高さ5μmのAu/Snから構成することができる。代替として、別の場合、ポストは、例えば、1~1.5μmの展性材料の薄い層でカバーされた4μmのニッケルのような剛性材料のスタックから構成することができる。展性カバー材料キャップ/接着層:これらは、すず、インジウム、鉛または亜鉛のような低温金属または合金等の、温度のもとで濡れる材料とすることができる。注意すべきは、このカバー材料層が、一般に、展性材料層よりずっと薄いということである。例えば、約10~20倍薄いのが普通である。例えば、展性加えて何れかのスタンドオフ材料が高さ5μmだったとすると、展性カバー材料は0.5μmとすることができ、0.1~1μmの範囲内であるのが典型的であるまたは展性層より約50倍~5倍薄い。このようなカバーの良好な一例はすずSnである。このようなカバー材料の融点は低く、タック温度で液相に変化する。しかし、層が非常に薄く、短絡させるほどの十分な液体が存在しないので、隣接する接点間で短絡することがない。同時に、タック段階が液体プロセスとなるので、剛性キャップへの素早い付着プロセスに役立つ。一般に、このカバーは、融合したあとに得られる組み合わせが強い結合に適するように、展性材料と互換性を有するよう選択すべきである。すずの実施例では、このような手法は、SnキャップをもつAu/Sn接点を用いるのが典型的であろう。展性カバー材料酸化バリア/剛性カバー材料拡散キャップ:タックプロセスに対して接着層を用いる場合で、それが酸化されやすいすずまたは亜鉛のような材料の場合、非常に薄い酸化バリアでカバーすべきである。さもなければ、タックプロセス中に反応ガスまたは反応液を用いて、酸化物を除去するか、または十分な高圧を用いて、例えば、インジウムをキャップとして用いる場合に発生するような、酸化物を取り除かなければならない。カバーはエポキシとすることもできる。ほとんどの材料では、キャップ自体より10倍薄い厚さで正常に機能する。再度指摘するが、展性カバーは、展性カバー材料が、剛性カバー材料または展性材料と接触して混合し始める時に低温合金になるだけのまたは結合剤になるだけの、より高温の材料とすることができる。例えば、二つのカバーが、二つの部分の混合可能なエポキシであるか、または酸化バリアが金で、展性材料が金-すずであったとすると、付着プロセス中のすずの酸化層内への相互混合により、その材料はより低い融点を有するようになるはずである。一般に、この層は、すぐには酸化しない任意の金属/材料とすることができる例えば、Au、Pt等。図243A~図243Cは、異なる層の実施例およびそれらがどのように相互作用し、またはしないかを示すタック-融合プロセスにおける上記の変形形態を用いて形成された、実際の接点マザーおよびドーターの断面の写真である。図243Aは、タック-融合プロセスのタック段階完了直後の、マザーウェハとドーターウェハとを接続する一対の接点を示す。図から分かるように、両者間には良好な接続が存在するが、広い面積の未接続材料により明らかなように、恒久的ではない。図243Bは、融合段階完了直後の類似の接続対である。ここでは、恒久的接続が明らかであり、バリアを用いる価値があることを示す。注意すべきは、図237Aおよび図237Bの両図で、展性材料は、ほとんどバリア間にトラップされているということである。図243Cは、同様に結合された一対の接点の写真であり、やはり融合段階直後である。この写真では、コンポーネントは明瞭ではないが、マザーおよびドーターウェハのICパッドは明瞭であり、それらが両者間の相対的な大きさの関係の感じを提供している。接続-関連ツーリングチップオンチップ、ダイおよびウェハ基準の相互接続に対する多数の異なる手法、および多くの順列、変形およびそれらの組み合わせを利用するのを可能にする各種の詳細について説明してきたが、これまでに工夫してきた、結合プロセスを支援するために用いて利点がある特定の様々な種類のツーリングの方にそれて、それを説明しておくのも有用であろう。注意すべきは、これらのツーリングの手法はどれも、順列、変形または組み合わせのどれかを達成するのに必須ではなく、むしろプロセスを容易にするために開発されてきたものであり、ピックアンドプレイスのようなチップに関連する操作、特に、多数のチップを同時に行うことが望ましい場合、およびもっと有利なのはこれらのチップの高さが互いに変化する状況で用いることができる点である。単なる説明にすぎないが、様々なツーリングの変形形態を、タック-融合プロセスでの使用に関連させて説明する。というのは、その手法の理解は、より単純な使用を説明する必要性を未然に防ぐし、それらは変形形態のサブセットまたは取るに足らない変形形態だからである。本明細書で説明したように、付着プロセスは二つの部分に分かれる:第1部分では、チップが互いに軽く付着されタック段階、第2部分では、融合段階が結合強度を提供する。タックプロセスは接点を加熱し、それらを軽い圧力で隣接させたままにして、二つの対応する接点上の材料を互いに相互拡散させる。本プロセスでは、重力の力だけでは必要な圧力を提供するのに十分ではない場合、僅かな量の圧力を加えて、チップが本プロセス中に確実に移動しないようにして、付着時の機械的衝撃または非一様性が起きる可能性を低減する。そのいずれも、接点間の接着が十分でない結果を生じることになり、ウェハの取扱いに耐えることができなくなる。更に、圧力は、何らかの局部的な加熱が、展性材料を部分的または完全に液相にするまたは液相にならず理想よりもっと展性となるだけの場合、およびそのピースを押しやるかもしれない圧力および表面張力または他の力に反作用を加える場合、または展性材料の過剰な柔軟さが発生する場合、圧力が、個々の部品および部品全体が横方向に過剰に移動するのを確実に防ぐことができるよう役立てることができる。従って、僅かな圧力の印加は、融合プロセスに対する温度および取扱条件の自由度を更に確実に拡げて、生産の許容範囲および変動を考慮することができる。しかし、これらのチップに圧力を加えることの問題の内の一つは、ベース要素、例えばウェハが、それに付着される多数のチップを有する場合、個々のチップは共面ではないかもしれず、高さが著しく異なっていることもある。従って、チップの上面へ単に、平坦面またはプレートを置くべきであったとすると、加えられる圧力は不均等になる筈である。以下に示すように、上記を解決するために考案された本手法は、異なる高さに適合し、またはそれを考慮する駆動源とチップとの間の編成を用いて、全てのチップに等しい圧力をかけることである。これを達成する一つの手法は、一対一基準の編成で個々のチップと一致する一連のピンまたはポストを用いる。例えば、それぞれからの態様または以下に説明するような、他のツーリングの手法からの態様を組み合わせることにより、他の変形形態を考案することができるという了解のもとで、本手法の二つの異なる変形形態を説明する。図244~図247に、ピンまたはポスト型手法を実装するためのツーリング例を示す。図244および図245に示すように、本手法は、フレーム24404内部の一セットのピンまたはポスト24402を用いる。個々のピンまたはポストは、少なくともその長手軸に沿って可動である実装によっては、平面度または傾きが問題となる可能性がある場合、僅かな枢動を許容することができる。ポストまたはピンは、拘束し、解放することができる。それぞれのポストまたはピンは、それぞれ単一チップと接触するように構成される面を有する。特定の実装に応じて、どの特定のピンまたはポストもその面は:平面であるか、圧力をかけるチップの逆形状をしたダイであるか、または特定用途に適した何らかの他の形状、とすることができる。更に、その面でまたは面の近くでピンまたはポスト自体はおよびその長さの一部または全体に沿って、円形断面または何らかの他の形状、非円形すなわち、楕円、四角形、六角形、八角形等の閉じた形状を有する。更に、その面の周囲および平面は、接触させる特定のチップの周囲または領域より大きくても小さくてもよいすなわち、チップの周囲を越えて延びてもよく、または完全にもしくは部分的にその内部に含まれてもよく、重要なことは、その面が、チップを損傷することなく、特に割れまたは欠けないように、チップへ力を加えるよう構成されるということである。使用に際しては、フレーム内のポスト場合によっては、フレーム自体を拘束しない状態で、それぞれのポストが、それぞれのチップと適切に接触する状態になるまで下方に下げる図245。一旦これを行うと、ピンをその位置で拘束する。その結果、適切なレベルの力をフレーム、または実装によっては、ピンもしくはポストに、加えることができる。ツールを下げると、チップ上に縦方向の力だけを加え、それにより、力はピンまたはポストを介してそれぞれのチップへ均等に伝達される。その後、結合プロセスは、本明細書で説明するように、または何らかの他の方法で継続する。図246および図247は、図244および図245の手法に類似する代替のピンまたはポスト型手法を示す。但し、1チップ毎に単一のピンまたはポストの代わりに、個々のチップに接触する小径のピンまたはポストのグループを用いる。その結果、本手法では、グループ内の個々のピンまたはポストを用いて、単一チップの非平面度または高さの変動を考慮できる。更に、特定の実装に応じて、少なくとも幾つかのピンがチップの周囲の境界を越えるように構成される場合、チップの上面の下に延びるようにそれらを延ばすことにより、チップの横方向への移動を拘束するのに役立てることができる。その他の点では、本手法は、1チップ毎にピン/ポストの場合と同一であるすなわち、力をフレーム、グループまたはピンを介して加えることができるように、未拘束のグループのピン/ポストの面246060を、それぞれのチップと接触させて、拘束する。更に、グループ内の個々のピン/ポストは、それぞれの面の近くで円形または非円形断面を有することができる。更に、下記で明らかになるように、ピンに適した形状を選択することにより、グループ内のピン/ポスト間の間隔を生成するか、取り除き、特定の利点を達成することができる。注意すべきは、個々のピン/ポストまたはグループ1チップ毎に多数のピン/ポストの場合は、それらによりチップへ伝達される何らかの圧力が、チップに割れを発生させない十分な幅が必要であり、プロセス中に、チップの縁や隅部をそれらが強打しないように配置すべきである。どちらの場合でも、ポストまたはピンを保持するフレームを使用することにより、一旦拘束すると、ポストまたはピンは縦方向の意義のある移動しかできないので、ウェハに付着されるチップのトポグラフィに従いながら、その構造に縦方向の圧力を加えることだけが可能となる。利点としては、本明細書で注記したように、タック-融合手法を用いる場合、タックステップに必要な力は、1接点あたり1g程度以下とするのが典型的であり、融合プロセスでは、1接点あたり0.001g未満が典型的である。その結果、例えば、クランプまたは他のロック手法により簡単に、ピンまたはポストをフレーム内で容易に拘束でき、本特定の手法は、設計の選択の問題に過ぎず、ツーリングおよびその使用法を理解するのに重要ではない。利点としては、実装によっては、上記ツーリングのいずれも、チップへ真空を与えることができるようにして更に強化することができる。1チップ毎のピン/ポストの場合には、ポストおよびポスト面24406上の開口部を通じて、通路24412、24414を提供することにより達成できる。代替として、ピン/ポストのグループ手法では、ピン/ポスト自体が真空を引く通路を収容できる。代替としてピン/ポストに対する適切な形状および間隔を選択することにより、隣接するピンの間に通路を形成チップ境界内部にまたは除去チップ周辺近くすることができ、これらの隙間の通路を通じて真空を引くことが可能となる。何れのツーリング事例でも、このような変形形態では、チップへ真空を与えることができ、例えば、ツーリング自体をピックアンドプレイス動作で使用することが可能になり、または真空が、例えばタックまたは融合プロセス中の、チップの非縦方向望ましくない方向移動を更に禁止することが可能になる。更に代替の手法により、最初にチップへ接着させて、操作が完了するとチップから剥がすことができるように選択した材料を、ピンまたはポストの面24406、24606へ付与することができる。例えば、タックまたは融合温度付近で液化して流れ出すか、溶融または蒸発するが、それを行う際に、チップに損傷を与えず、チップまたはチップを付着する要素上に残留物が残る場合、残留物を何らかの非損傷プロセスを介して除去できるか、または有害な影響がないとして無視できる材料を、面上に用いることができる。ポスト/ピンの解決法は縦方向の動きだけを提供するが、その手法の幾つかの実装は、実際にはチップを所定位置に保持せず、場合によっては、各チップの全体に一様に力を加えるという保証はなく、またはチップが、例えばタックまたは融合プロセスの間に、角度が傾かないという保証はできない。従って、場合によっては、個々のチップ全体または様々な高さを有するチップ間の、チップの移動または非一様な融合が発生する可能性がある。図248および図249に示すように、このような場合には、剛性プレート24804とドーターチップ24906との間に編成されるスポンジ様の、フレキシブルな、形状適合性のある、または変形可能な材料24802を含む代替のツーリング手法を用いることができる。図249に示すその材料は、チップ上の圧力を維持し、かつチップへのキズ、欠けまたは損傷を生じさせる局部的圧力を防ぎながら、様々な部品の高さにそれ自体を適合させまたは調節する。本手法は、特定用途に対して適切な厚さのスポンジ様または変形可能な材料を用いる典型的には0.01~0.125インチ。このような材料の実施例には、これが全てではなく限定もしないが、例えば、Kalrez登録商標7075、Kapton登録商標、またはTeflon登録商標いずれもDupontから市販されているのような高温ポリマ、ミネソタ州ChanhassenのBergquist社から市販されている高温シリコンゴムの熱パッド、ZircarRS-100のようなセラミックファイバ強化アルミナ複合材料フロリダ、NY10921のZircarRefractoryComposites,Inc.から市販されている、McMaster-CarrSupplyCompanyを通じて市販されているカタログNo.390-2xM、390-4xMおよび390-8xMxは幅を示す1、2または3のようなセラミックテープで、例えば、酸化アルミニウムベースのセラミックテープ、McMaster-Carrが部品番号87575K89として市販しているようなセラミックファイバ帯、McMaster-Carrが部品番号9323K21として販売しているガラスファイバ紙、または何れかの他の材料が含まれる。更に、プレートとチップとの間に用いられる特定材料に応じて、その材料は複数サイクル以上の圧力印加および結合に対して再使用できるが、1回限りの使用材料とすることもできる。また図249に示すように、ピン/ポスト変形形態と同様に、圧力を加えてチップ上にプレートを下げるので、変形可能な材料がチップに適合し、チップの周囲を取り囲んで横方向の移動を拘束する。次いで、ピン/ポスト型ツーリングと同様に、結合プロセスを進行させる。代替として、特定用途でフレームを介してピン/ポストへ力を加えるのをあまり望まない場合、この編成をピン/ポスト型ツーリングと併せて用いることができるという利点がある。そのような編成では、ピン型ツーリングを上記のように適用する。但し、ピン/ポストが全て同じ高さの場合、チップに接触すると、ピン/ポストの端部はチップと同じ高さの差を反映する。その一方で、チップと反対側のピン/ポスト端部上にプレート-材料編成を用いることにより、高さの差に適合させるとともに、適切な力を容易に、かつ一様に加えることができる。更に、本手法を通じて、チップと直接接触しなければならない材料ほど耐熱性でなくてもよい特定材料を、チップから物理的に十分離すことができる可能性がある。チップを結合する要素と接触したままにする、図248および図249のプレートの変形形態と類似している別の代替の手法を、図250~図254に示す。この手法は、比較的薄いが剛性のある材料25002を別の硬化可能材料25004で覆うことにより形成される本体25000から成されるツーリングを含み、その硬化可能材料は液相またはゲル例えばエポキシで堆積して、後に硬化させる。次いで、この本体25000をチップ24906のアレイ上に置き図251、硬化可能材料25004がレベル位置を維持したままそれぞれに接着されるようにする。次いで、硬化可能材料を、本体全体が剛体となるように硬化させる。代替として、融合本体の剛体部分はフレキシブルな形状適合材料であってもよい。但し、後続の硬化可能材料を十分厚いままに保って、それを硬化すると、本体全体すなわち、本体および硬化可能材料が剛体のように振る舞えるようにする。一旦硬化すると、チップを付着させる要素へチップを移動することができ、付着プロセス中に必要なら、必要に応じて、本体に別体の脱着式重錘により荷重を加えることができる図252。更に、硬化可能材料をそれぞれのチップへ付着させ硬化させるので、付着したチップは、本体全体自体の動きによるようなものを除いては、互いに、どの方向にも横、縦、または傾斜ピッチおよびヨーのいずれにも動くことができない。その結果、付着プロセス中に本体全体がレベル位置に維持される場合、チップは同様な向きに維持される。オプションとして、アンダーフィル25302材料を、本体と、チップを付着する要素との間に流すことができる図253。このアンダーフィル25302を用いて、チップと、チップを付着する要素との間のどんな間隙も充填できる。更に、チップと本体との間の領域は囲まれているので、アンダーフィル25302を制御可能な方法で流すことができるすなわち、それが望ましくない場所に流れ込まないように。重錘を用いた場合またはアンダーフィルを付与した場合、一旦結合して荷重を取り去った後、チップに損傷を与えない任意の適切なプロセス、例えば化学的プロセス、ウェハのラッピングもしくは研磨、または化学機械的プロセスCMPにより、本体全体またはその大部分を取り外すことができる図254。本体を取り外すことにより、チップアセンブリ全体が、あたかも今度は下地要素であるかのように、新規チップ層を付着するために利用可能となる。同様に、この本体の手法をピン/ポスト型ツーリングと併せて用いて、ピン/ポストの高さの差を考慮し、フレームへ直接印加しない力の印加を可能にできる。その場合は、ピン/ポストをチップに接触させ、次いで、本体をチップと反対のピン/ポストの一端に接触させ、硬化させる。その後、所望プロセスで上記のように力を加える。一旦チップを付着すると、ピン/ポスト-フレーム-本体全体の組み合わせを、通常のピン/ポスト手法と同様にチップから直ちに取り外すことができる。その後、硬化可能材料を軟化または除去する任意の便利なプロセスにより、または単に硬化可能材料の外側の点で、ピンを切断または引き裂くことにより、本体全体をピン/ポスト-フレームツーリングから分離できる。更に、この特定の組み合わせ手法の更なる利点は、多数のチップを一つ以上のそれぞれの下地要素へ結合するアセンブリラインの手法、および特定の変形形態に関して上記に記したように、ピックアンドプレイス手法の一部として使用する場合に、再現性が得られるという点にある。最後に、上記のツーリングおよび他の変形形態、その順列または組み合わせの全てに関して、注意すべきは、特定の使用に要求される場合、フォーミングガスまたは蟻酸またはフラックスのようなガスを、本プロセスの融合中、フレームとチップとの間に流すことができる注意すべきは、場合により、ピン/ポスト手法は、幾つかのフレキシブルまたはスポンジ様材料を使用することが好ましいすなわち、それ自体が、強すぎる横方向の圧力をチップに加えることがあり、融合プロセス中にチップを傾斜させ、または移動させたり、または融合プロセス条件に対して極端にかつ、市販品では実用的でないほど厳しい許容差を要求することがある場合。要約を繰り返すが、本発明を光チップを含む特定種類のチップすなわち、例えば、一つ以上のレーザー、一つ以上の光検出器、またはこれらの組み合わせを搭載するものと関連させて説明してきたが、本明細書で説明した本手法を十分に等しく用いて、光コンポーネントに加えて、またはその代わりに、トランジスタまたは他の電子回路コンポーネントを備える任意の種類のドープした半導体チップの、スルーチップ電気接続を生成することができる。同様に、特定材料をポスト-ペネトレーション接点材料として使用するのに適しているとして、特定してきたが、これらの材料を、使用できる唯一の材料であると文字通りに受け取るべきではない。重要なことは、両者間の拡散が起きて接続が形成されるような両者間の相対的な硬さであって、使用する特定材料ではないからである。材料の特定の対は、ある程度、入手可能性、コスト、使用する他のコンポーネントとの互換性、または本明細書で説明したことと無関係な他の生産関連プロセス、のような要因により決定されるので、幾つかの可能性のある限定されない材料の対の幾つか以上を記載するのは無益である。同様に、光エポキシを超える幾つかの光透過材料が存在する。しかし、特定用途で用いられる特定材料の選定基準は、本明細書の主題とは無関係な他の要因に影響されまたは支配されていることがある。従って、言うまでもなく、ボイドに挿入でき、特定用途に要求されるレーザー光を透過する光透過媒体はどれも、あらゆる代替の可能性がある特定の記載がなくても、適切に使用できる材料であると考えるべきである。従って、言うまでもなく、本説明図を含むは幾つかの例示の実施の形態の表現に過ぎない。読者に便利なように、上記説明は、可能性がある全ての実施の形態の内の、本発明の原理を教示する代表的な例示に焦点を当ててきた。本説明は、可能性がある全ての変形形態を網羅することを意図してはいない。代替の実施の形態が、本発明の特定部分について提示されていない可能性もあること、または更に、説明されていない代替の実施の形態がある部分では利用可能なこともあることを、これらの代替の実施の形態の権利放棄と考えるべきではない。当業者には言うまでもなく、これらの説明していない実施の形態の多くは、本発明の同一原理に組み込まれ、その他は均等物である。"