"複数のメモリブロックを有するメモリセルアレイと、前記複数のメモリブロックの各々に基板に対し垂直な方向に延びるように形成され複数のメモリトランジスタ及びダミートランジスタを直列接続してなる複数のメモリストリングと、前記メモリストリングの第1の端部に一端が接続されるドレイン側選択トランジスタと、前記メモリストリングの第2の端部に一端が接続されるソース側選択トランジスタと、それぞれ前記複数のメモリブロックの1つに配置される複数の前記メモリストリングに共通に接続される複数のワード線と、第1方向に延びて前記複数のメモリブロックに存在する前記ドレイン側選択トランジスタの他端に接続される複数のビット線と、前記ソース側選択トランジスタの他端に接続されるソース線と、前記第1方向とは直交する第2方向に並ぶ前記ドレイン側選択トランジスタのゲートを共通に接続するように前記第2方向を長手方向として配設されるドレイン側選択ゲート線と、前記第2方向に並ぶ前記ソース側選択トランジスタのゲートを共通に接続するように前記第2方向を長手方向として配設されるソース側選択ゲート線と、それぞれ前記複数のメモリブロックの1つに含まれる複数の前記ダミートランジスタに共通に接続されるダミーワード線と、前記ワード線、前記ドレイン側選択ゲート線、前記ソース側選択ゲート線、及び前記ダミーワード線にそれぞれ接続される転送トランジスタと前記転送トランジスタを制御して、前記ワード線、前記ドレイン側選択ゲート線、前記ソース側選択ゲート線、及び前記ダミーワード線に供給する電圧を制御する制御回路と、を備え、前記ドレイン側選択ゲート線及び前記ソース側選択ゲート線は、i前記メモリブロックが選択されるときには、前記転送トランジスタが導通されることにより電圧を前記制御回路から供給され、ii前記メモリブロックが非選択とされ他のメモリブロックでは消去動作以外の動作が実行されるときには、前記転送トランジスタが非導通状態となることによりフローティング状態とされ、且つ、iii前記メモリブロックが非選択とされ他のメモリブロックにおいて消去動作が実行されるときには、前記転送トランジスタが導通されることにより電圧を前記制御回路から供給され、前記ダミーワード線は、前記メモリブロックが選択されるときには第1の転送トランジスタが導通することにより前記制御回路から電圧を供給される一方、前記メモリブロックが非選択とされるときは前記第1の転送トランジスタとは別の第2の転送トランジスタにより電圧を供給され、前記第1の転送トランジスタは第1の制御信号により導通制御される一方、前記第2の転送トランジスタは第2の制御信号により導通制御されることを特徴とする不揮発性半導体記憶装置。複数のメモリブロックを有するメモリセルアレイと、前記複数のメモリブロックの各々に基板に対し垂直な方向に延びるように形成され複数のメモリトランジスタ及びダミートランジスタを直列接続してなる複数のメモリストリングと、前記メモリストリングの第1の端部に一端が接続されるドレイン側選択トランジスタと、前記メモリストリングの第2の端部に一端が接続されるソース側選択トランジスタと、それぞれ前記複数のメモリブロックの1つに配置される複数の前記メモリストリングに共通に接続される複数のワード線と、第1方向に延びて前記複数のメモリブロックに存在する前記ドレイン側選択トランジスタの他端に接続される複数のビット線と、前記ソース側選択トランジスタの他端に接続されるソース線と、前記第1方向とは直交する第2方向に並ぶ前記ドレイン側選択トランジスタのゲートを共通に接続するように前記第2方向を長手方向として配設されるドレイン側選択ゲート線と、前記第2方向に並ぶ前記ソース側選択トランジスタのゲートを共通に接続するように前記第2方向を長手方向として配設されるソース側選択ゲート線と、それぞれ前記複数のメモリブロックの1つに含まれる複数の前記ダミートランジスタに共通に接続されるダミーワード線と、前記ワード線、前記ドレイン側選択ゲート線、前記ソース側選択ゲート線、及び前記ダミーワード線にそれぞれ接続される転送トランジスタと前記転送トランジスタを制御して、前記ワード線、前記ドレイン側選択ゲート線、前記ソース側選択ゲート線、及び前記ダミーワード線に供給する電圧を制御する制御回路と、を備え、前記ドレイン側選択ゲート線及び前記ソース側選択ゲート線は、前記メモリブロックが選択されるときには前記転送トランジスタが導通することにより電圧を前記制御回路から供給される一方、前記メモリブロックが非選択とされるときは前記転送トランジスタが非導通状態となることによりフローティング状態とされ、前記ダミーワード線は、前記メモリブロックが選択されるときには第1の転送トランジスタが導通することにより前記制御回路から電圧を供給される一方、前記メモリブロックが非選択とされるときは前記第1の転送トランジスタとは別の第2の転送トランジスタにより電圧を供給されることを特徴とする不揮発性半導体記憶装置。前記制御回路は、選択されたメモリブロックにおいて消去動作が行われる場合において、非選択のメモリブロックの前記ドレイン側選択ゲート線及び前記ソース側選択ゲート線の前記転送トランジスタを導通させて電圧を供給する請求項2記載の不揮発性半導体記憶装置。前記第1の転送トランジスタは第1の制御信号により導通制御される一方、前記第2の転送トランジスタは第2の制御信号により導通制御される請求項2又は3に記載の不揮発性半導体記憶装置。前記ドレイン側選択ゲート線、及び前記ソース側選択ゲート線の各々は、メモリブロックが選択状態にあるときに導通し非選択状態にあるときに非導通状態となる1つの転送トランジスタに接続されることを特徴とする請求項2乃至4のいずれかに記載の不揮発性半導体記憶装置。以下に記載の実施の形態は、周辺回路の面積を縮小した3次元型の不揮発性半導体記憶装置を提供することを目的とする。以下に説明する実施の形態の不揮発性半導体記憶装置は、複数のメモリブロックを有するメモリセルアレイを備える。複数のメモリブロックの各々には、基板に対し垂直な方向に延びるように複数のメモリストリングが配列される。各メモリストリングは、複数のメモリトランジスタ及びダミートランジスタを直列接続してなる。メモリストリングの第1の端部には、ドレイン側選択トランジスタの一端が接続される。また、メモリストリングの第2の端部には、ソース側選択トランジスタの一端が接続される。複数のワード線は、それぞれ複数のメモリブロックの1つに配置される複数のメモリストリングに共通に接続される。複数のビット線は、第1方向に延びて複数のメモリブロックに存在するドレイン側選択トランジスタの他端に接続される。ソース線は、ソース側選択トランジスタの他端に接続される。ドレイン側選択ゲート線は、第1方向とは直交する第2方向に並ぶドレイン側選択トランジスタのゲートを共通に接続するように第2方向を長手方向として配設される。ソース側選択ゲート線は、第2方向に並ぶソース側選択トランジスタのゲートを共通に接続するように第2方向を長手方向として配設される。ダミーワード線は、それぞれ複数のメモリブロックの1つに含まれる複数のダミートランジスタに共通に接続される。転送トランジスタは、ワード線、ドレイン側選択ゲート線、ソース側選択ゲート線、及びダミーワード線にそれぞれ接続される。制御回路は、転送トランジスタを制御して、ワード線、ドレイン側選択ゲート線、ソース側選択ゲート線、及びダミーワード線に供給する電圧を制御する。ドレイン側選択ゲート線及びソース側選択ゲート線は、メモリブロックが選択されるときには転送トランジスタが導通することにより電圧を制御回路から供給される一方、メモリブロックが非選択とされるときは転送トランジスタが非導通状態となることによりフローティング状態とされる。ダミーワード線は、メモリブロックが選択されるときには第1の転送トランジスタが導通することにより制御回路から電圧を供給される一方、メモリブロックが非選択とされるときは第1の転送トランジスタとは別の第2の転送トランジスタにより電圧を供給される。以下、図面を参照して、本発明の実施の形態に係る不揮発性半導体記憶装置について説明する。[第1の実施の形態]構成先ず、図1を参照して、第1の実施の形態に係る不揮発性半導体記憶装置の全体構成について説明する。図1は、第1の実施の形態に係る不揮発性半導体記憶装置の回路図である。図1に示すように、第1の実施の形態に係る不揮発性半導体記憶装置は、メモリセルアレイAR1、及びその周辺に設けられた制御回路AR2を有する。メモリセルアレイAR1は、図1に示すように、電気的に書き換え可能なメモリトランジスタMTr1~MTr8メモリセルが直列接続されたメモリストリングMSを複数個配列して構成される。制御回路AR2は、メモリトランジスタMTrMTr1~MTr8のゲート等へ与える電圧を制御する各種制御回路にて構成されている。制御回路AR2は、メモリトランジスタMTrにデータを書き込む書き込み動作、メモリトランジスタMTrのデータを消去する消去動作、及びメモリトランジスタMTrからデータを読み出す読み出し動作を実行する。書き込み動作、読み出し動作の際、選択メモリストリングMSに印加される電圧は、従来の積層型フラッシュメモリと略同様である。メモリセルアレイAR1は、一例として、図1に示すように、m列のメモリブロックMBを有する。また、各メモリブロックMBは、一例としてn行2列のメモリユニットMUを有する。メモリユニットMUは、メモリストリングMS、メモリストリングMSの一端に接続されたソース側選択トランジスタSSTr、及びメモリストリングMSの他端に接続されたドレイン側選択トランジスタSDTrを備える。メモリストリングMSのうち、両端のメモリトランジスタは、データ記憶の用途には用いられないダミートランジスタDMTrd、DMTrsである。ダミーメモリトランジスタDMTrd、DMTrsは、メモリトランジスタMTrと同一の構造を有するものとすることができる。なお、図1に示す例においては、メモリユニットMUの一列目を1と表記し、その二列目を2と表記する。ビット線BL、ソース線SLは、m列のメモリブロックMBにより共有されている。メモリセルアレイAR1は、図2に示すように、データを電気的に記憶するメモリトランジスタMTrを3次元マトリクス状に配列して構成される。すなわち、メモリトランジスタMTrは、水平方向にマトリクス状に配列されるとともに、積層方向基板に対して垂直方向にも配列される。積層方向に並ぶ複数個のメモリトランジスタMTr及びダミートランジスタDMTrd、DMTrsは直列接続され、メモリストリングMSを構成する。メモリストリングMSの両端には選択時に導通状態とされるドレイン側選択トランジスタSDTr、及びソース側選択トランジスタSSTrが接続される。このメモリストリングMSは、積層方向を長手方向として配列される。なお、詳細な積層構造は、後に説明する。次に、図3を参照して、メモリセルアレイAR1の回路構成について具体的に説明する。図3は、メモリセルアレイAR1の等価回路図である。メモリセルアレイAR1は、図3に示すように、複数のビット線BL、及び複数のメモリブロックMBを有する。ビット線BLは、ロウ方向に所定ピッチをもってカラム方向に延びるストライプ状に形成されている。メモリブロックMBは、所定ピッチをもってカラム方向に繰り返し設けられている。メモリブロックMBは、図3に示すように、ロウ方向及びカラム方向にマトリクス状に配列された複数のメモリユニットMUを有する。メモリブロックMBにおいて、一本のビット線BLには、共通接続された複数のメモリユニットMUが設けられている。メモリユニットMUは、メモリストリングMS、ソース側選択トランジスタSSTr、及びドレイン側選択トランジスタSDTrを有する。カラム方向に隣接するメモリユニットMUは、その構成がカラム方向に互いに対称となるように形成されている。メモリユニットMUは、ロウ方向及びカラム方向にマトリクス状に配列されている。メモリストリングMSは、直列接続されたメモリトランジスタMTr1~MTr8、及びバックゲートトランジスタBTrにて構成されている。メモリトランジスタMTr1~4は、積層方向に直列に接続されている。メモリトランジスタMTr5~MTr8も、同様に積層方向に直列に接続されている。メモリトランジスタMTr1~MTr8は、電荷蓄積層に蓄積される電荷の量を変化させることにより、トランジスタの閾値電圧を変化させることで情報を記憶する。バックゲートトランジスタBTrは、最下層のメモリトランジスタMTr4とメモリトランジスタMTr5との間に接続されている。従って、メモリトランジスタMTr1~MTr8、及びバックゲートトランジスタBTrは、カラム方向に沿った断面においてU字形状に接続されている。ドレイン側選択トランジスタSDTrのソースは、メモリストリングMSの一端に接続されている。ソース側選択トランジスタSSTrのドレインは、メモリストリングMSの他端に接続されている。メモリユニットMUにおいて、ロウ方向に一列に配列されたメモリトランジスタMTr1のゲートは、ロウ方向に延びるワード線WL1に共通接続されている。同様に、ロウ方向に一列に配列されたメモリトランジスタMTr2~MTr8のゲートは、ロウ方向に延びるワード線WL2~WL8に共通接続されている。なお、カラム方向において隣接する2つのメモリストリングMSも、ワード線WL1~WL8を共有している。また、ロウ方向及びカラム方向にマトリクス状に配列されたバックゲートトランジスタBTrのゲートは、バックゲート線BGに共通接続されている。メモリユニットMUにおいて、ロウ方向に一列に配列された各ドレイン側選択トランジスタSDTrのゲートは、ロウ方向に延びるドレイン側選択ゲート線SGDに共通接続されている。また、カラム方向に一列に配列されたドレイン側選択トランジスタSDTrのドレインは、カラム方向に延びるビット線BLに共通に接続されている。メモリユニットMUにおいて、ロウ方向に一列に配列された各ソース側選択トランジスタSSTrのゲートは、ロウ方向に延びるソース側選択ゲート線SGSに共通接続されている。また、1つのメモリブロック内のソース側選択トランジスタSSTrのソースは、ロウ方向に延びるソース線SLに共通に接続されている。次に、図4を参照して、第1の実施の形態に係る不揮発性半導体記憶装置の積層構造について説明する。図4は、メモリセルアレイAR1の一部断面図である。メモリセルアレイAR1は、図4に示すように、基板10上にバックゲートトランジスタ層20、メモリトランジスタ層30、選択トランジスタ層40、及び配線層50を有する。バックゲートトランジスタ層20は、バックゲートトランジスタBTrとして機能する。メモリトランジスタ層30は、メモリトランジスタMTr1~MTr8及びダミートランジスタDMTrd、DMTrsとして機能する。選択トランジスタ層40は、ソース側選択トランジスタSSTr、及びドレイン側選択トランジスタSDTrとして機能する。配線層50は、ソース線SL、及びビット線BLとして機能する。バックゲートトランジスタ層20は、図4に示すように、バックゲート導電層21を有する。バックゲート導電層21は、バックゲート線BGとして機能する。また、バックゲート導電層21は、バックゲートトランジスタBTrのゲートとして機能する。バックゲート導電層21は、基板と平行なロウ方向及びカラム方向に2次元的に広がるように形成されている。バックゲート導電層21は、メモリブロックMB毎に分断されている。バックゲート導電層21は、ポリシリコンpoly-Siにて構成されている。バックゲートトランジスタ層20は、図4に示すように、バックゲートホール22を有する。バックゲートホール22は、バックゲート導電層21を掘り込むように形成されている。バックゲートホール22は、上面からみてカラム方向を長手方向とする略矩形状に形成されている。バックゲートホール22は、ロウ方向及びカラム方向にマトリクス状に形成されている。メモリトランジスタ層30は、図4に示すように、バックゲートトランジスタ層20の上層に形成されている。メモリトランジスタ層30は、ワード線導電層31a~31eを有する。ワード線導電層31a~31eは、ワード線WL1~WL8、及びダミーワード線DWLD、DWLSとして機能する。ワード線導電層31a~31eは、層間絶縁層図示略を挟んで積層されている。ワード線導電層31a~31eは、所定領域に亘ってカラム方向に所定ピッチをもってロウ方向に延びるように形成されている。ワード線導電層31a~31eは、ポリシリコンpoly-Siにて構成されている。メモリトランジスタ層30は、図4に示すように、メモリホール32を有する。メモリホール32は、ワード線導電層31a~31e及びそれらの間の層間絶縁層図示略を貫通するように形成されている。メモリホール32は、バックゲートホール22のカラム方向の端部近傍に整合するように形成されている。また、バックゲートトランジスタ層20、及びメモリトランジスタ層30は、図4に示すように、ブロック絶縁層33a、電荷蓄積層33b、トンネル絶縁層33c、及びU字状半導体層34を有する。これらブロック絶縁層33a、電荷蓄積層33b、トンネル絶縁層33cは、それぞれメモリトランジスタMTr1~MTr8のブロック絶縁膜、電荷蓄積膜、及びトンネル絶縁膜として機能する。また、U字状半導体層34は、メモリトランジスタMTr1~MTr8のボディチャネル領域として機能する。ブロック絶縁層33aは、図4に示すように、バックゲートホール22及びメモリホール32に面する側壁に所定の厚みをもって形成されている。電荷蓄積層33bは、ブロック絶縁層33aの側面に所定の厚みをもって形成されている。トンネル絶縁層33cは、電荷蓄積層33bの側面に所定の厚みをもって形成されている。U字状半導体層34は、トンネル絶縁層33cの側面に接するように形成されている。U字状半導体層34は、バックゲートホール22、及びメモリホール33を埋めるように形成されている。U字状半導体層34は、ロウ方向からみてU字状に形成されている。U字状半導体層34は、基板10に対して垂直方向に延びる一対の柱状部34a、及び一対の柱状部34aの下端を連結する連結部34bを有する。ブロック絶縁層33a、及びトンネル絶縁層33cは、酸化シリコンSiO2にて構成されている。電荷蓄積層33bは、窒化シリコンSiNにて構成されている。U字状半導体層34は、ポリシリコンpoly-Siにて構成されている。選択トランジスタ層40は、図4に示すように、ソース側導電層41a、及びドレイン側導電層41bを有する。ソース側導電層41aは、ソース側選択ゲート線SGSとして機能する。また、ソース側導電層41aは、ソース側選択トランジスタSSTrのゲートとして機能する。ドレイン側導電層41bは、ドレイン側選択ゲート線SGDとして機能する。また、ドレイン側導電層41bは、ドレイン側選択トランジスタSDTrのゲートとして機能する。ソース側導電層41a、及びドレイン側導電層41bは、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。一対のソース側導電層41aと、一対のドレイン側導電層41bは、カラム方向に交互に配置されている。ソース側導電層41aは、U字状半導体層34を構成する一方の柱状部34aの上層に形成され、ドレイン側導電層41bは、U字状半導体層34を構成する他方の柱状部34aの上層に形成されている。ソース側導電層41a、及びドレイン側導電層41bは、ポリシリコンpoly-Siにて構成されている。選択トランジスタ層40は、図4に示すように、ソース側ホール42a、及びドレイン側ホール42bを有する。ソース側ホール42aは、ソース側導電層41aを貫通するように形成されている。ソース側ホール42aは、メモリホール32と整合する位置に形成されている。ドレイン側ホール42bは、ドレイン側導電層41bを貫通するように形成されている。ドレイン側ホール42bは、メモリホール32と整合する位置に形成されている。選択トランジスタ層40は、図4に示すように、ソース側ゲート絶縁層43a、ソース側柱状半導体層44a、ドレイン側ゲート絶縁層43b、及びドレイン側柱状半導体層44bを有する。ソース側柱状半導体層44aは、ソース側選択トランジスタSSTrのボディとして機能する。ドレイン側柱状半導体層44bは、ドレイン側選択トランジスタSDTrのボディとして機能する。ソース側ゲート絶縁層43aは、ソース側ホール42aの側壁に形成されている。ソース側柱状半導体層44aは、ソース側ゲート絶縁層43aに接するように、基板10に対して垂直方向に延びるように柱状に形成されている。ドレイン側ゲート絶縁層43bは、ドレイン側ホール42bの側壁に形成されている。ドレイン側柱状半導体層44bは、ドレイン側ゲート絶縁層43bに接するように、基板10に対して垂直方向に延びるように柱状に形成されている。ソース側ゲート絶縁層43a及びドレイン側ゲート絶縁層43bは、酸化シリコンSiO2にて構成されている。ソース側柱状半導体層44a及びドレイン側柱状半導体層44bは、ポリシリコンpoly-Siにて構成されている。配線層50は、図4に示すように、選択トランジスタ層40の上層に形成されている。配線層50は、ソース線層51、プラグ層52、及びビット線層53を有する。ソース線層51は、ソース線SL第1ソース線SLAとして機能する。ビット線層53は、ビット線BLとして機能する。ソース線層51は、ロウ方向に延びる板状に形成されている。ソース線層51は、カラム方向に隣接する一対のソース側柱状半導体層44aの上面に接するように形成されている。プラグ層52は、ドレイン側柱状半導体層44bの上面に接し、基板10に対して垂直方向に延びるように形成されている。ビット線層53は、ロウ方向に所定ピッチをもってカラム方向に延びるストライプ状に形成されている。ビット線層53は、プラグ層52の上面に接するように形成されている。ソース線層51、プラグ層52、及びビット線層53は、タングステンW等の金属にて構成されている。図5に、制御回路AR2に含まれる転送トランジスタの構成を示す。これらの転送トランジスタは、所定のタイミングで導通して、制御回路AR2から各種動作に必要な電圧を供給される。この実施の形態の不揮発性半導体記憶装置は、このような転送トランジスタを備えていることにより、各種動作を適切に実行することを可能にしつつも転送トランジスタの個数を削減し、これにより周辺回路の回路面積の低減を図っている。1本のドレイン側選択ゲート線SGDは、単一の転送トランジスタTSGDTSGD1、TSGD2に接続される。このため、ドレイン側選択ゲート線SGDは、この転送トランジスタTSGDが導通状態と非導通状態との間で切り替えられることにより、ある固定の電圧を供給される状態と、フローティング状態との間で切り替えられる。同様に、1本のソース側選択ゲート線SGSは、単一の転送トランジスタTSGSTSGS1、TSGS2に接続されている。このため、ソース側選択ゲート線SGSは、この転送トランジスタTSGSが導通状態と非導通状態との間で切り替えられることにより、ある固定の電圧を供給される状態と、フローティング状態との間で切り替えられる。このように、本実施の形態では、1本の選択ゲート線SGDに接続される転送トランジスタを1個にしている。選択ゲート線SGSも同様である。1つのメモリブロックMBには、サブブロックの数に応じた選択ゲート線SGD、SGSが存在し、それぞれ独立して電圧制御される必要がある。このため、1本の選択ゲート線SGD、SGSに接続される転送トランジスタを1個にすることにより、周辺回路の面積を縮減することが可能になる。代りに、本実施の形態では、後述するように、1本のダミーワード線DWLD又はDWLSに接続される転送トランジスタを2個としている。なお、転送トランジスタTSGD1、TSGD2、TSGS1、TSGS2は、対応するブロックMBが選択される場合にHとなり、非選択の場合にLとなる制御信号SELSにより導通制御される。また、ワード線WL1~8、ダミーワード線DWLD、DWLS、及びバックゲート線BGは、それぞれ転送トランジスタT1~T8及びTD-CGD、TD-CGS、TBGに接続されている。転送トランジスタT1~T8及びTD-CGD1、TD-CGS1、TBGは、いずれも制御信号SELCにより導通制御される。この制御信号SELCは、対応するメモリブロックMBが選択され、所定の動作が開始される場合にHになる信号である。加えて、ダミーワード線DWLD、DWLSは、それぞれ転送トランジスタTD-CGD2、TD-CGS2にも接続されている。この転送トランジスタTD-CGD2、TD-CGS2は、制御信号UNSELにより導通制御される。この制御信号UNSELは、対応するメモリブロックMBが非選択とされる場合にHになる信号である。次に、本実施の形態の動作を、図6を参照して説明する。図6は、メモリブロックMBが選択/非選択とされる場合において、読出し動作Read、書込み動作Program、及び消去動作Eraseが行われる場合に、選択ブロック、非選択ブロックの各配線に供給される電圧の大きさを示している。なお、図6において、fはフローティング状態を意味する。フローティング状態は、対応する転送トランジスタが非導通状態に維持されることにより得られる。以下、場合に分けて動作を説明する。1読み出し動作が行われる場合に選択メモリブロックMBに印加される電圧まず、選択メモリブロックにて読み出し動作が行われる場合に選択メモリブロックMBに印加される電圧を説明する。ビット線BLには3V程度の電圧が与えられ、ソース線SLには接地電圧Vss0Vが与えられる。また、制御信号SELSはHとなり、これにより転送トランジスタTSGD、TSGSが導通する。すると、制御回路AR2から、これらの転送トランジスタを介して、選択ゲート線SGD、SGSに電圧VSGD=VSGS=3V又は0Vが転送される選択されるNANDセルユニットには3V、非選択のNANDセルユニットには0V。また、ダミーワード線DWLD,DWLSに与えられる電圧VD-CGD、VD-CGSは、読出しパス電圧Vread例えば5~6Vとされる。読出しパス電圧Vreadは、メモリトランジスタMTrを、その保持データの如何に拘わらず導通させることができる程度の大きさを有する電圧である。また、ワード線WL、バックゲート線BGに与えられる電圧VCG、VBGは、電圧Vcgrv又はVreadとされる。電圧Vcgrvは、メモリトランジスタMTrが有する閾値電圧分布の上限と下限の間の電圧である。多値記憶方式が取られるときは、この電圧Vcgrvは複数通りの値を取り得る。2書き込み動作が行われる場合に選択メモリブロックMBに印加される電圧次に、選択メモリブロックMBにて書込み動作が行われる場合に選択メモリブロックMBに印加される電圧を説明する。ビット線BLには、書き込もうとするデータが1である場合書き込み禁止の場合には3Vが印加され、0である場合には接地電圧Vss0Vが印加される。ソース線SLには接地電圧Vssが与えられる。また、制御信号SELSはHとなり、これにより転送トランジスタTSGD、TSGSが導通する。すると、制御回路AR2から、これらの転送トランジスタを介して、選択ゲート線SGDに電圧VSGD=3V又は0Vが転送され選択されるNANDセルユニットには3V、非選択のNANDセルユニットには0V、また選択ゲート線SGSには電圧VSGS=0Vが印加される。また、ダミーワード線DWLD,DWLSに与えられる電圧VD-CGD、VD-CGSは、書込みパス電圧Vpass例えば10~12Vとされる。書き込みパス電圧Vpassは、メモリトランジスタMTrの閾値電圧を変動させることなく、且つメモリトランジスタMTrをその保持データの如何に拘わらず導通させることのできる程度の大きさを有する電圧である。また、ワード線WLに与えられる電圧VCGは、閾値電圧を変動させ得るプログラム電圧Vpgm=20~22V程度又は書き込みパス電圧Vpassとされる。3消去動作が行われる場合に選択メモリブロックMBに印加される電圧次に、消去動作が行われる場合に選択メモリブロックMBに印加される電圧を説明する。ビット線BL、ソース線SLには、15V程度の大きさを有する消去電圧Veraが印加される。また、制御信号SELSはHとなり、これにより転送トランジスタTSGD、TSGSが導通する。すると、制御回路AR2から、これらの転送トランジスタを介して、選択ゲート線SGD、SGSに電圧VSGD=3Vが転送される。この3Vの電圧と、ビット線BL及びソース線SLに与えられる消去電圧Vera15V程度との電位差により、ドレイン側選択トランジスタSDTr、及びソース側選択トランジスタSSTrにおいてGIDL電流GateInducedDrainLeakageが発生し、これによりメモリストリングMSのボディが消去電圧Vera近くまで充電される。また、ダミーワード線DWLD,DWLS、ワード線WLに与えられる電圧VD-CGD、VD-CGS、VCGは接地電圧Vss0Vとされる。4選択メモリブロックMBにて読出し動作が行われる場合に非選択メモリブロックMBに印加される電圧次に、選択メモリブロックMBにて読み出し動作が行われる場合に非選択メモリブロックMBに印加される電圧を説明する。1の場合と同様に、ビット線BLには3V程度の電圧が与えられ、ソース線SLには接地電圧Vss0Vが与えられる。ただし、制御信号SELSはLとなり、これにより転送トランジスタTSGD、TSGSが非導通状態とされる。このため、選択ゲート線SGD、SGSはフローティング状態fに維持される。一方、制御信号UNSELがHとなり、これによりダミーワード線DWLD,DWLSに与えられる電圧VD-CGD、VD-CGSは、接地電圧Vssとされる。これにより、ダミートランジスタDMTrd、DMTrsが非導通状態に維持される。このように、本実施の形態では、ダミーワード線DWLDが2つの転送トランジスタTD-CGD1、TD-CGD2を有し、どちらか一方が導通制御されるよう構成されている。このため、選択ゲート線SGDが単一の転送トランジスタTSGDで制御されていても、非選択のメモリブロックMBにおいて効果的にリーク電流を抑制し、問題なく従来通りの読み出し動作を実行することが可能になっている。ダミーワード線DWLSについても同様のことが言える。5選択メモリブロックMBにて書き込み動作が行われる場合に非選択メモリブロックMBに印加される電圧次に、選択メモリブロックMBにて書込み動作が行われる場合に非選択メモリブロックMBに印加される電圧を説明する。制御信号SELSはLとなり、これにより転送トランジスタTSGD、TSGSが非導通状態とされる。このため、選択ゲート線SGD、SGSはフローティング状態fに維持される。一方、制御信号UNSELがHとなり、これによりダミーワード線DWLD,DWLSに与えられる電圧VD-CGD、VD-CGSは、接地電圧Vssとされる。これにより、ダミートランジスタDMTrd、DMTrsが非導通状態に維持される。また、ワード線WLは、転送トランジスタT1~T8が非導通状態とされることにより、フローティング状態とされる。このように、本実施の形態では、ダミーワード線DWLDが2つの転送トランジスタTD-CGD1、TD-CGD2を有し、どちらか一方が導通制御されるよう構成されている。このため、選択ゲート線SGDが単一の転送トランジスタTSGDで制御されていても、問題なく従来通りの書き込み動作を実行することが可能になっている。ダミーワード線DWLSについても同様のことが言える。6選択メモリブロックMBにて消去動作が行われる場合に非選択メモリブロックMBに印加される電圧次に、選択メモリブロックMBにて消去動作が行われる場合に非選択メモリブロックMBに印加される電圧を説明する。制御信号SELS、SELCはLとなり、これにより転送トランジスタTSGD、TSGS、TD-CGD,TD-CGS、T1~T8は非導通状態とされる。これにより、選択ゲート線SGD、SGSはフローティング状態に維持される。ビット線BL、ソース線SLに消去電圧Veraが印加されたとしても、選択ゲート線SGD、SGSは容量カップリング効果によりその電位が上昇するため、GIDL電流は発生せず、消去動作は行われない。また、ワード線WL、バックゲート線BG、及びダミーワード線DWLD、DWLSも全てフローティング状態にされる。[効果]以上説明したように、本実施の形態では、各選択ゲート線SGD、SGSが、それぞれ単一の転送トランジスタを有している。このため、周辺回路の回路面積は従来に比べ削減されている。代りに、1本のダミーワード線DWL毎に2つの転送トランジスタが設けられているが、この転送トランジスタは1つのメモリブロックMB中の複数のダミーワード線間で共有することができる。図1の例では、1つのメモリブロックMBあたりに4個で足りる。したがって、全体として周辺回路の回路面積を削減しつつ、各種動作も正確に実行することができる。[第2の実施の形態]次に、第2の実施の形態に係る不揮発性半導体記憶装置について、図7及び図8を参照して説明する。この実施の形態の不揮発性半導体記憶装置の全体構成は、図1~図5と略同一である。ただし、本実施の形態では、消去動作において、非選択メモリブロックMBの選択ゲート線SGD、SGSを、フローティング状態ではなく、固定の電圧例えば3Vとするため、図7に示すようなロウデコーダが制御回路AR2に含まれている。このロウデコーダは、論理ゲート回路L1、L2とセレクタ回路S1、S2を備えている。論理ゲート回路L1、L2は、指定されたブロックアドレスが自己のブロックアドレスと一致したときにHとなる信号Addressと、消去動作が行われるときにHとなる信号ERASEが入力され、その論理和を出力するORゲートである。また、セレクタ回路S1、S2は、論理ゲート回路L1、l2の出力信号がHのときに、制御信号SELSをHに設定する。この回路によれば、あるメモリブロックMBが非選択の場合でも、消去動作が行われる場合には、選択ゲート線SGD、SGSをフローティング状態とせず、固定の電圧例えば3Vを与えることができる。図8は、第2の実施の形態で使用されるロウデコーダの別の構成例である。トランジスタM1~M4の構成は、周知の構成と同一であるので説明は省略する。この図8のロウデコーダは、更に論理ゲート回路L4を有している。この論理ゲート回路L4には、アドレスデコーダ11からの出力信号と、前述の信号ERASEが入力される。この論理ゲート回路L4の出力信号が、制御信号SELSとされている。以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"