"入力トランジスタ又は出力トランジスタである偶数個のトランジスタのベース及びエミッタを辿るループでありベース-エミッタ接合が形成するダイオードの向きの正逆が当該ループ上にて同数であるトランスリニアループで表現される目的演算を行い、演算結果をデジタル値の演算値で出力する演算回路であって、前記トランスリニアループを有する回路において、当該トランスリニアループの接続を前記ダイオードの向きが正方向である前記トランジスタのエミッタと、逆方向である前記トランジスタのエミッタとの間で分断し、当該分断個所に電位比較回路を接続する改変を行った改変ループ回路と、前記入力トランジスタのエミッタに接続され、それぞれに前記目的演算の入力となる入力電流を供給する入力電流供給手段と、前記演算値についての試行値を生成する制御回路と、前記出力トランジスタのエミッタに接続され、前記試行値に応じた大きさの試行電流を生成し供給する試行電流生成手段と、を有し、前記電位比較回路は、前記分断個所の両側の電位を比較してその結果に応じた比較出力を生成し、前記制御回路は、前記比較出力に基づいて、前記分断個所での電位平衡状態に対応した前記試行値を探索して前記演算値として出力すること、を特徴とする演算回路。請求項1に記載の演算回路において、前記電位比較回路は、前記比較出力として、前記分断個所の両側の電位の大小関係に応じて2種類の出力状態のいずれかを出力するコンパレータを有し、前記制御回路は、クロックパルスを入力され、当該クロックパルスごとにカウント値を順次、増加又は減少させ、当該カウント値を前記試行値として出力するカウンタと、前記比較出力の前記出力状態の変化を検出し、当該変化時に対応した前記試行値を前記演算値とする判定回路と、を有することを特徴とする演算回路。請求項1に記載の演算回路において、前記電位比較回路は、前記比較出力として、前記分断個所の両側の電位差に応じた電流を生成する電圧-電流変換回路を有し、前記制御回路は、前記比較出力の前記電流を充電するキャパシタと、オン状態にて選択的に前記キャパシタを放電させるスイッチと、前記キャパシタの端子間電圧を入力され、その出力に応じて前記スイッチのオン/オフ状態を切り換え前記キャパシタの充電/放電を交互に繰り返させるヒステリシスコンパレータと、前記ヒステリシスコンパレータの出力パルスごとにカウント値を順次、増加又は減少させ、当該カウント値を前記試行値として出力するカウンタと、前記ヒステリシスコンパレータの出力の変化の周期に基づいて前記電位平衡状態への到達を判定し、当該到達時に対応した前記試行値を前記演算値とする判定回路と、を有することを特徴とする演算回路。励振された状態にて励振強度に応じた検出感度で目的物理量を検出し、励振周波数の搬送波を振幅変調した検出信号を出力するセンサ部と、発振信号により前記センサ部を励振駆動する駆動回路と、同期検波回路によって前記検出信号を前記発振信号で同期検波し、検波出力から前記目的物理量に応じた出力信号を生成する検出回路と、を有し、前記同期検波回路は、前記検出信号と前記発振信号との積をとって同期検波する前記目的演算を行い前記演算値を出力する請求項1から請求項3のいずれか1つに記載の演算回路を有し、前記演算値に基づいて前記検波出力を得ること、を特徴とする物理量センサ。発振信号に基づく強度及び周波数の搬送波を振幅変調した信号となる検出信号に対し請求項1から請求項3のいずれか1つに記載の演算回路を用いて当該検出信号と前記発振信号との積をとって同期検波する前記目的演算を行い、前記演算値に基づいて前記振幅変調の変調信号を抽出する検波回路。一般的に、CMOSComplementaryMetalOxideSemiconductor相補型金属酸化膜半導体プロセスで作られる半導体集積回路IntegratedCircuit:ICは、バイポーラプロセスで作られるICより低消費電力で、また集積密度の向上が容易である。しかし、上述のようにトランスリニア原理はバイポーラトランジスタの特性を利用しているので、トランスリニア回路を内蔵するICは標準的なCMOSプロセスでは製造されない。そのため、ICを構成する回路がトランスリニア回路以外にCMOSで構成可能な回路部分を含んでいても、当該ICは基本的にはバイポーラプロセスを用いて製造され、消費電力や集積密度に関するCMOSプロセスのメリットを享有できないという問題があった。ここで、Bi-CMOSBipolarComplementaryMetalOxideSemiconductorプロセスを用いれば、バイポーラトランジスタを用いたトランスリニア回路とその他のCMOS回路とを同一半導体基板上に形成することができる。しかし、構造の異なるバイポーラトランジスタとCMOSとを同じ基板上に形成するBi-CMOSプロセスは標準的なCMOSプロセスと比較して工程が多く、かつ複雑であるため、製造コストが増加するという問題が生じる。本発明は上記問題点を解決するためになされたものであり、トランスリニア原理を用いてアナログ演算回路の利点を有しつつ、CMOSプロセスによって半導体装置として構成可能な演算回路を提供し、また、それを用いた物理量センサ及び検波回路を提供することを目的とする。本発明に係る演算回路は、入力トランジスタ又は出力トランジスタである偶数個のトランジスタのベース及びエミッタを辿るループでありベース-エミッタ接合が形成するダイオードの向きの正逆が当該ループ上にて同数であるトランスリニアループで表現される目的演算を行い、演算結果をデジタル値の演算値で出力する演算回路であって、前記トランスリニアループを有する回路において、当該トランスリニアループの接続を前記ダイオードの向きが正方向である前記トランジスタのエミッタと、逆方向である前記トランジスタのエミッタとの間で分断し、当該分断個所に電位比較回路を接続する改変を行った改変ループ回路と、前記入力トランジスタのエミッタに接続され、それぞれに前記目的演算の入力となる入力電流を供給する入力電流供給手段と、前記演算値についての試行値を生成する制御回路と、前記出力トランジスタのエミッタに接続され、前記試行値に応じた大きさの試行電流を生成し供給する試行電流生成手段と、を有し、前記電位比較回路は、前記分断個所の両側の電位を比較してその結果に応じた比較出力を生成し、前記制御回路は、前記比較出力に基づいて、前記分断個所での電位平衡状態に対応した前記試行値を探索して前記演算値として出力する。他の本発明に係る演算回路においては、前記電位比較回路は、前記比較出力として、前記分断個所の両側の電位の大小関係に応じて2種類の出力状態のいずれかを出力するコンパレータを有し、前記制御回路は、クロックパルスを入力され、当該クロックパルスごとにカウント値を順次、増加又は減少させ、当該カウント値を前記試行値として出力するカウンタと、前記比較出力の前記出力状態の変化を検出し、当該変化時に対応した前記試行値を前記演算値とする判定回路と、を有する。別の本発明に係る演算回路においては、前記電位比較回路は、前記比較出力として、前記分断個所の両側の電位差に応じた電流を生成する電圧-電流変換回路を有し、前記制御回路は、前記比較出力の前記電流を充電するキャパシタと、オン状態にて選択的に前記キャパシタを放電させるスイッチと、前記キャパシタの端子間電圧を入力され、その出力に応じて前記スイッチのオン/オフ状態を切り換え前記キャパシタの充電/放電を交互に繰り返させるヒステリシスコンパレータと、前記ヒステリシスコンパレータの出力パルスごとにカウント値を順次、増加又は減少させ、当該カウント値を前記試行値として出力するカウンタと、前記ヒステリシスコンパレータの出力の変化の周期に基づいて前記電位平衡状態への到達を判定し、当該到達時に対応した前記試行値を前記演算値とする判定回路と、を有する。本発明に係る物理量センサは、励振された状態にて励振強度に応じた検出感度で目的物理量を検出し、励振周波数の搬送波を振幅変調した検出信号を出力するセンサ部と、発振信号により前記センサ部を励振駆動する駆動回路と、同期検波回路によって前記検出信号を前記発振信号で同期検波し、検波出力から前記目的物理量に応じた出力信号を生成する検出回路と、を有し、前記同期検波回路は、前記検出信号と前記発振信号との積をとって同期検波する前記目的演算を行い前記演算値を出力する上記本発明に係る演算回路のいずれかを有し、前記演算値に基づいて前記検波出力を得る。本発明に係る検波回路は、発振信号に基づく強度及び周波数の搬送波を振幅変調した信号となる検出信号に対し上記本発明に係る演算回路のいずれかを用いて当該検出信号と前記発振信号との積をとって同期検波する前記目的演算を行い、前記演算値に基づいて前記振幅変調の変調信号を抽出するものである。CMOSプロセスにおいてはバイポーラトランジスタを、当該プロセスにて副産物として半導体基板に生じる寄生トランジスタの構造を利用して形成できる。当該バイポーラトランジスタは半導体基板をコレクタとする構造であるので、これを用いてトランスリニア原理を利用した回路を構成しようとすると各トランジスタのコレクタが共通電位となるという制約を受ける。本発明によれば当該制約の下でトランスリニア原理を用いたアナログ演算回路の利点を有する演算回路を構成することができる。例えば、アナログ演算回路と同様の利点として入力信号に対するADCが不要であり、デジタル演算回路について上述した、演算内容に応じてADCの量子化誤差が非線形に増加する問題を生じない。以下、本発明の実施の形態以下実施形態というについて、図面に基づいて説明する。図1は実施形態に係る演算回路を用いた物理量センサである振動型のジャイロスコープ30の概略のブロック構成図である。ジャイロスコープ30は、センサ素子32、駆動回路34、及び検出回路36を含んで構成される。センサ素子32は、水晶等の圧電体からなる振動子40、互いに対をなす駆動電極42,44、及び互いに対をなす検出電極46,48からなる。駆動電極42,44は駆動回路34からの発振信号を振動子40に印加して、逆圧電効果により振動子40を励振する。励振された振動子40は角速度が加わるとコリオリ力により振動を生じ、圧電効果により電荷を生じる。検出電極46,48は当該振動により生じた電荷を電流として取り出し、検出回路36へ出力する。駆動回路34は電流電圧変換回路以下、I/V変換回路50及び増幅部52を有し、振動子40と共に帰還型発振回路を構成し所定周波数の発振信号である駆動信号を生成する。駆動回路34は駆動信号S1を振動子40の駆動電極42に印加し、振動子40の振動に応じて駆動電極44から流れ出す電流をモニタして、駆動信号の振幅をフィードバック制御する。I/V変換回路50は、駆動電極44から流れ出す帰還電流S2を入力され、電流電圧変換を行って増幅部52へ帰還信号S3として出力する。増幅部52は可変利得増幅回路54及び自動利得制御AGC部56を備える。AGC部56は帰還信号S3の振幅に応じた直流のモニタ電圧Viを生成し、モニタ電圧Viと参照信号とに基づいて、発振回路の励振レベルを安定させるように可変利得増幅回路54の利得を制御する信号S4を生成する。本実施形態のAGC部56は、参照信号として参照電圧生成回路58から入力される参照電圧Vrefを用い、モニタ電圧Viと参照電圧Vrefとの差に基づいて信号S4を生成する。なお、参照信号として電流信号を用いる構成とすることもでき、その場合、当該電流信号を発振信号の振幅に応じた参照電流Irefとして、後述する同期検波回路72にて利用することができる。可変利得増幅回路54はAGC部56からの制御信号S4によって利得を制御され、当該利得で帰還信号S3を増幅する。検出回路36は、検出増幅部70、同期検波回路72及びLPF76を有し、センサ素子32が出力する検出信号S5,S6を信号処理して、検出対象とする物理量である角速度に応じた出力信号を生成する。検出増幅部70は、検出電極46,48に接続され、それらから入力される検出信号S5,S6をそれぞれ電圧値に変換する。また、検出増幅部70は差動増幅回路を備え、電圧に変換された検出信号S5,S6に対して差動増幅を行う。同期検波回路72は検出増幅部70の出力信号S7増幅信号Xを入力され、駆動回路34の発振信号Yに基づいて同期検波乗積検波を行い、検波出力S8を生成する。本実施形態では駆動回路34の発振信号YとしてI/V変換回路50から出力される帰還信号S3を用い、当該信号S3を位相調整して同期検波回路72に入力する。同期検波回路72は後述するように、参照電圧生成回路58から入力される参照電圧Vrefを利用する。また、同期検波回路72は検波出力S8をデジタルデータで出力する。LPF76はデジタルフィルタで構成され、同期検波回路72が出力するデジタル信号から高周波成分を除去して、振動子40に印加される角速度に応じた信号である角速度出力S9を抽出し出力端子78から出力する。駆動回路34、検出回路36はシリコン基板等を用いたICとして形成される。当該ICには、上述した出力端子78の他に、駆動回路34を駆動電極42,44に接続するための端子又はパッド80,82及び、検出回路36を検出電極46,48に接続するための端子又はパッド84,86が設けられる。また、参照電圧Vrefを入力するための制御端子88も設けられる。参照電圧生成回路58は、電源電圧から電圧供給を受け、当該電源電圧に依存しない参照電圧Vrefを生成する。図2はAGC部56の構成例を示す概略の模式的な回路図である。AGC部56は実効値回路100及び制御電圧生成回路102を有する。実効値回路100は、帰還信号S3を入力され、その振幅に応じた直流のモニタ電圧Viとして、帰還信号S3の実効値電圧を生成する。制御電圧生成回路102はモニタ電圧Viと参照電圧Vrefとの差に基づいて制御信号S4を生成する。制御電圧生成回路102は例えば、演算増幅器104を用いた反転増幅回路からなる。演算増幅器104の反転入力端子-は、実効値回路100との間に入力抵抗Riを接続され、演算増幅器104の出力端子との間に帰還抵抗Rfを接続され、また参照電圧Vrefの入力端子との間に抵抗Rrefを接続される。演算増幅器104の非反転入力端子は接地される。演算増幅器104の出力端子から出力される制御信号S4の電圧をVoと表すと、反転入力端子-でのキルヒホッフの電流保存則から次式が成り立つ。Vi/RiVref/Rref=-Vo/Rf3通常、RfはRi、Rrefに比べて十分に大きいことから3式の右辺を0と見なせば、3式は、励振レベルを示すモニタ電圧Viが実質的に|Vref|に比例し、発振回路の励振レベルがVrefを基準として設定されることを示している。なお、参照信号として参照電流Irefとするを用いる場合の制御電圧生成回路102の構成は、図2に示す、演算増幅器104の反転入力端子-に抵抗Rrefを介して参照電圧Vrefを印加する構成に代えて、反転入力端子-に参照電流Irefを供給する構成とする。Irefは反転入力端子-から引き込む向きに供給し、実効値回路100から反転入力端子-に流れ込む電流を相殺するように構成する。上述のように参照電圧生成回路58は参照電圧Vrefを一定に保つように設計されるが、実際にはVrefは温度や電源電圧の変動などに起因して変化する。この参照電圧Vrefの変動は、駆動信号の信号レベルを変動させ、それに応じてセンサ素子32の検出信号S5,S6の信号レベルが変化し、さらには角速度出力S9の信号レベルが変化する。本実施形態における同期検波回路72は、この基準信号であるべき参照電圧Vrefや参照電流といった参照信号の変動によって生じる角速度出力S9の変動を低減する。図3は同期検波回路72の概略のブロック構成図である。同期検波回路72は電圧-電流変換回路以下、V/I変換回路110a,110b,110c、演算回路112、サンプルホールド回路114a,114b及び移相器116を有する。既に述べたように、同期検波回路72は検出増幅部70からの増幅信号X、駆動回路34からの発振信号Y、及び参照電圧生成回路58からの参照電圧Vrefを入力される。増幅信号Xはサンプルホールド回路114aに入力され、発振信号Yはサンプルホールド回路114b及び移相器116に入力される。また参照電圧VrefはV/I変換回路110cに入力される。図4は同期検波回路72の概略のタイミング図である。移相器116は入力された発振信号Yに対して位相が90°シフトしたクロックCKを生成する。例えば、移相器116は電圧信号Yの極性が正の期間から負の期間にわたる1周期に対してクロックCKのHHighレベルの期間からLLowレベルの期間にわたる1周期を90°進んだ位相で設定する。生成されたクロックCKはサンプルホールド回路114a,114bのトリガに入力される。クロックCKの立ち下がりのタイミングは発振信号Yの電圧のピーク点に対応し、サンプルホールド回路114bは当該ピーク点の電圧をサンプリングして保持する。また、サンプルホールド回路114aはサンプルホールド回路114bと同じタイミングで、すなわち、発振信号Yのピークに同期したタイミングで増幅信号Xの電圧をサンプリングして保持する。V/I変換回路110a,110bはそれぞれサンプルホールド回路114a,114bから信号X,Yのホールド電圧を入力され、それら電圧信号X,Yを電流信号Ix,Iyに変換して演算回路112へ入力する。参照電圧VrefはDC信号であるのでサンプルホールド回路を経ずに、直接、V/I変換回路110cに入力され、V/I変換回路110cは参照電圧Vrefを電流信号Irefに変換して演算回路112へ入力する。演算回路112は、センサ素子32の検出信号に応じた電流信号Ix、駆動回路34の発振信号に応じた電流信号Iy及び発振信号の振幅に応じた参照電流Irefを入力され、次式で表される出力電流Ioutを表すデジタルデータである出力データDoutを求める。Iout=IxIy/Iref4なお、図4に示す動作では、発振信号Yの1周期ごとにDoutを求めているが、1回のDoutの演算に信号Yの周期より長い時間を要する場合は、当該演算時間に合わせて例えば、クロックCKを分周するなどして信号Yの複数周期ごとに信号X,Yのサンプリングを行う構成とする。演算回路112はトランスリニア原理を用いており、後述するように擬似的にトランスリニアループを構成するものと言える。このトランスリニア原理を用いる部分は本来のトランスリニアループと同様、バイポーラトランジスタを用いて構成される。本実施形態では、当該バイポーラトランジスタはCMOSプロセスで形成する。図5は、当該バイポーラトランジスタの構造を示す模式図であり、半導体基板に垂直な断面が示されている。図5にはICを形成する半導体基板が、n型不純物を導入されn型導電性第1導電型を与えられたn型サブストレート以下、n-sub200である例を示している。n-sub200の表面にp型不純物を導入されp型導電性第2導電型とされた半導体領域であるpウェルp-well202が形成される。さらにpウェル202内にn型領域204が形成される。これによりn-sub200をコレクタC、pウェル202をベースB、n型領域204をエミッタEとするnpn型トランジスタが形成される。ちなみに、CMOSプロセスにおいてpウェル202はn型MOSトランジスタのチャネルとなる領域を形成する工程により形成され、具体的にはpウェル202を形成する領域に開口を有するマスクをフォトレジスト等で形成してp型不純物をイオン注入熱拡散することにより形成される。n型領域204はnチャネルMOSトランジスタのソース、ドレインの拡散層領域を形成する工程により形成され、具体的にはマスクを形成した後、n型不純物をイオン注入して形成される。このCMOSプロセスで形成されるバイポーラトランジスタはコレクタが基板電位Vsubに固定される。n型基板に対してはVsubは正電位Vとすることができる。図6はCMOSプロセスで作られる上述のバイポーラトランジスタを用いた演算回路112の一例の基本構成を示す回路図である。演算回路112は電源V,V-を供給されて動作する。それら電源の電位はV>V-とする。この演算回路112は4つのトランジスタQ1~Q4を有する。これらトランジスタQ1~Q4は、Q2のエミッタとQ4のエミッタとが自律的に同電位になる構成であれば、トランスリニアループを形成する。しかし、本実施形態ではQ2のエミッタとQ4のエミッタとの間は分断され、それらの電位関係は当該ループ外から制御される点で本来のトランスリニアループと相違している。この相違ゆえ、ここではトランジスタQ1~Q4及びその制御機構を準トランスリニアループと称することにする。図6の構成ではトランジスタQ1~Q3は演算回路112における演算の入力となる入力電流を当該演算回路112の外部から供給される入力トランジスタであり、Q4は演算回路112における演算結果となる出力電流を与える出力トランジスタである。各トランジスタQ1~Q4のコレクタは上述のようにn-sub200であり、共通の電位Vsubに設定される。そのため、各トランジスタQ1~Q4のコレクタは入力電流の供給や出力電流の取り出しには利用することができないという制約を課される。演算回路112はトランジスタQ1~Q3のエミッタに入力電流を供給する電流入力手段として電流源I1~I3を有する。図6に示す回路では、電流源I1~I3はそれぞれV/I変換回路110a,110b,110cの出力電流を用いて電流Ix,Iy,IrefをトランジスタQ1~Q3のエミッタに供給する。ここでは電流源I1~I3はコレクタからエミッタへ向かうように入力電流を供給する。例えば、V/I変換回路110cが生成する電流IrefがV/I変換回路110cへ流れ込む向きである場合には、電流源I3としてQ3のエミッタにV/I変換回路110cの出力端を接続すればよい。一方、IrefがV/I変換回路110cから流れ出る向きである場合には、当該電流を例えば、カレントミラー回路を用いて、Q3のエミッタと所定の負電圧の電源V-とを結ぶ経路に複製する。他の入力電流Ix,Iyについても同様に構成される。トランジスタQ4のエミッタには電流出力型のD/A変換器DAC:Digital-to-AnalogConverter210が接続され、Q4のエミッタに電流を供給する。Q1及びQ3のベースはn-sub200に接続され、Q1のエミッタとQ2のベースが例えば基板上に形成される配線により接続され、Q3のエミッタとQ4のベースが同様に配線により接続される。すなわちQ1及びQ2はダーリントン接続を構成し、Q3及びQ4もダーリントン接続を構成する。ここで、Q1~Q4は全てnpn型であり、このように同じタイプのトランジスタで構成されるトランスリニアループ上には、ダイオードの向きが正方向であるトランジスタのエミッタと逆方向であるトランジスタのエミッタとを接続する個所が生じる。本実施形態では、Q2とQ4との接続が当該個所に当たる。Q1~Q4からなるトランスリニアループは上述したようにQ2のエミッタとQ4のエミッタとを接続し自律的に同電位となるようにすることで完成される。これに対して、演算回路112における準トランスリニアループは当該個所でトランスリニアループの接続を分断し、当該分断個所に電位比較回路212を接続する改変を施した回路構成改変ループ回路となっている。電位比較回路212は、当該分断個所の両側の電位を比較してその結果に応じた比較出力を生成する。さらに、演算回路112は制御回路214を有する。制御回路214は、電位比較回路212の出力に基づいて、電流DAC210を制御すると共に、本来のトランスリニアループが表現する上記4式の演算についてその演算結果をデジタル値で出力する。制御回路214は演算結果を表すデジタルデータである演算値として想定した値を設定し、その値が演算値であるか否かを評価し、その値が演算値でない場合は、値を変えて評価を繰り返して演算値を探索する。ここでは演算値として試しに設定する値を試行値を呼ぶ。具体的には、制御回路214は試行値Ntを生成し、電流DAC210に入力する。電流DAC210は試行値に相当する電流試行電流Itを生成し、出力トランジスタQ4のエミッタに供給する。ここで、試行電流Itは電流DAC210の離散化電流1LSB当たりの電流をΔIとして次式で与えられる。It=NtΔI5試行電流Itが4式で表されるIoutに等しければ、準トランスリニアループは1式のトランスリニア原理が成立した状態と同じ状態とみなせる。すなわち、本来のトランスリニアループと均等な状態が実現され、Q4のエミッタ電位VαとQ2のエミッタ電位Vβとは平衡状態となる。一方、ItがIoutより少なければ、Q4のベース-エミッタ間電圧VBEがトランスリニアループより小さくなり、VαはVβより高くなり、逆にItがIoutより多ければ、VαはVβより低くなる。電位比較回路212はこのVαとVβとを入力されその比較出力を生成し、制御回路214は比較出力からVαとVβとの平衡状態に対応した試行値を検出し、これを演算値Doutとして演算回路112から出力する。演算回路112はトランスリニア原理を用いているが、バイポーラプロセスやBi-CMOSプロセスではなく標準的なCMOSプロセスで製造可能である。すなわち、電流DAC210、電位比較回路212、制御回路214だけでなく、トランスリニア原理にかかわるバイポーラトランジスタQ1~Q4も上述のようにCMOSプロセスで作製される。よって、検出回路36、又は駆動回路34及び検出回路36を内蔵するICをCMOSプロセスで製造可能とし、消費電力の低減、集積密度向上及び製造コストの低減を図ることが可能となる。図7は電位比較回路212及び制御回路214の構成の一例を示す模式的なブロック図である。電位比較回路212はコンパレータ220を用いる。制御回路214は、カウンタ222とレジスタ224とを有する。コンパレータ220は電位Vα及びVβを入力され、それらの大小関係に応じて、HレベルとLレベルとの2種類の電位のいずれかを出力する。ここでは、コンパレータ220は比較出力Vcmpとして、Vα>VβのときLレベルを出力し、Vα≦VβのときHレベルを出力する。カウンタ222は外部からのクロック信号CLKを入力され、そのクロックパルスを計数する。カウンタ222のカウント値は電流DAC210に試行値Ntとして入力されると共に、レジスタ224へも出力される。例えば、カウンタ222はジャイロスコープ30の動作状態にて周期的にカウントアップ動作を繰り返す。レジスタ224は例えば、レジスタクロックRCKの立ち上がりで、カウント値をロードし、演算回路112の出力データDoutとする。レジスタクロックRCKとして比較出力Vcmpが入力される。すなわち、レジスタ224は比較出力の出力状態の変化を検出し、当該変化時に対応した試行値Ntを演算値Doutとする判定回路として機能する。カウンタ222のカウントアップ動作により、試行値Ntは0から1ずつ増加し、電流DAC210からQ4へ供給される試行電流ItはΔIずつ増加する。それと共に、Q4のVBEは順次増加し、Vαは順次低下する。カウントアップの開始時には基本的にVα>Vβであり、カウントアップが進むにつれてVαはVβに近づく。この状態では比較出力VcmpはLレベルである。さらにカウントアップが進み、4式で表されるIoutに対してIt≧IoutとなるとVα≦Vβとなり、平衡状態を通過するときに比較出力VcmpはHレベルに立ち上がる。RCKに当該立ち上がりを入力されたレジスタ224はこのときのNtを保持する。このレジスタ224に保持された値が入力Ix,Iy,Irefに対する演算結果を表す演算値Doutとして演算回路112から出力される。なお、カウンタ222をカウントダウン動作させて演算値Doutを探索するように、コンパレータ220、カウンタ222及びレジスタ224を構成することもできる。また、制御回路214が二分探索法で試行値Ntを生成し、演算値Doutを探索する構成とすることもできる。図8は電位比較回路212及び制御回路214の構成の他の例を示す模式的な回路図である。電位比較回路212はV/I変換回路240を用いる。制御回路214はキャパシタC、スイッチSW、ヒステリシスコンパレータ242、カウンタ244、レジスタ246及び平衡検出回路248を有する。V/I変換回路240はトランスコンダクタンスアンプOTA:OperationalTransconductanceAmplifierで構成され、差動入力端子及び-への入力電圧差ΔVに応じた電流Icmpを出力する。具体的にはトランスコンダクタンスをgmで表すと、Icmp=gmΔVである。当該電流Icmpが電位比較回路212の比較出力となる。差動入力端子は電位Vαを入力され、差動入力端子-は電位Vβを入力され、ΔV=Vα-Vβである。キャパシタCはV/I変換回路240の出力端と接地GNDとの間に接続され、電流Icmpを充電する。スイッチSWはオン状態にて選択的にキャパシタCを放電させる。具体的には、スイッチSWはキャパシタCに並列に接続され、オン状態にてキャパシタCの両端を短絡する。例えば、スイッチSWはMOSトランジスタからなり、ゲートに印加されるヒステリシスコンパレータ242の出力電圧Vschでオン/オフを制御される。ここではスイッチSWはVschがHレベルのときオン状態となり、Lレベルのときオフ状態となる。ヒステリシスコンパレータ242はキャパシタCの端子間電圧Vcapを入力され、その出力電圧Vschに応じてスイッチSWのオン/オフ状態を切り換え、キャパシタCの充電/放電を交互に繰り返させる。ヒステリシスコンパレータ242はその2つの閾値VthH,VthLをVthH>VthL>0に設定され、VcapがVthH以上となるとVschをLレベルからHレベルに切り換え、VcapがVthL以下となるとVschをHレベルからLレベルに切り換える。平衡検出回路248はヒステリシスコンパレータ242の出力の変化の周期に基づいてVαとVβとの平衡状態への到達を検出する回路である。平衡検出回路248はヒステリシスコンパレータ242からVschを入力され、Vschが所定時間変化しないことを以て電位平衡状態と判定し、出力VeqをLレベルからHレベルに立ち上げる。カウンタ244、レジスタ246は図7に示した構成のカウンタ222、レジスタ224と同様の構成である。カウンタ244はヒステリシスコンパレータ242の出力パルスを0からカウントアップする。レジスタ246は平衡検出回路248の出力VeqをレジスタクロックRCKに入力される。ちなみに、平衡検出回路248及びレジスタ246が、ヒステリシスコンパレータ242の出力の変化の周期に基づいて電位平衡状態への到達を判定し、当該到達時に対応した試行値Ntを演算値Doutとする判定回路を構成する。演算値Doutの探索開始時にはカウンタ244のカウント値は0にリセットされ、基本的にVα>Vβとなる。V/I変換回路240はΔVに応じたIcmpを出力する。キャパシタC、スイッチSW及びヒステリシスコンパレータ242は発振回路を構成し、ヒステリシスコンパレータ242の出力に周期的にパルスを生じる。カウンタ244はヒステリシスコンパレータ242の出力パルスをカウントアップする。これに、試行値Ntは0から1ずつ増加し、電流DAC210からQ4へ供給される試行電流ItはΔIずつ増加する。それと共に、Q4のVBEは順次増加し、Vαは順次低下する。カウントアップが進むにつれてVαはVβに近づき、Icmpは減少する。Icmpが減少するにつれ、キャパシタCの充電に要する時間が長くなってヒステリシスコンパレータ242の出力パルスの周期が長くなり、理想的には最後にVαとVβとが平衡して発振が停止する。この状態での試行値Ntが演算値Doutに相当する。実際には、Vαは離散的にしか変えられないので一般には発振は完全には停止せず、またVβに等しいVαを設定できる場合であっても発振の完全な停止までには長い時間がかかり得る。よって、平衡検出回路248は所定時間τを設定され、ヒステリシスコンパレータ242の直近の出力パルスからの期間がτに達すると電位平衡と判定する。例えば、Vα-Vβの許容値に対するIcmpでの充電の時定数に基づいてτを設定することができる。また、Vαの調整精度は電流DAC210のΔIに依存するので、τもΔIに応じて設定することができる。平衡検出回路248は電位平衡状態への到達を検出すると、VeqをLレベルからHレベルに立ち上げ、RCKに当該立ち上がりを入力されたレジスタ224はこのときのNtを保持する。このレジスタ224に保持された値が演算値Doutとして演算回路112から出力される。この図8に示す構成では制御回路214は外部からのクロック信号CLKを必要としない。以上、同期検波回路72の演算回路112における準トランスリニアループの制御機構及び動作を説明した。ちなみに、センサ素子32の検出信号は駆動回路34によるセンサ素子32の励振レベルに比例する。3式に関して説明したように駆動信号S1の励振レベルはVrefに基本的に比例する。つまり、増幅信号X、発振信号Yに応じた電流Ix,Iyの積IxIyはVrefの二乗に比例するが、同期検波回路72は、演算回路112を用いて、Vrefに比例するIrefで除算した結果をIoutとして取り出す。すなわち、IoutはVrefに単純につまり一乗で比例する。よって、このIoutに基づいて得られる角速度出力S9は従来の発振信号Yを乗じる同期検波よりも参照電圧Vrefの誤差の影響を受けにくい。このように、演算回路112を用いた同期検波回路72は、参照電圧Vrefの誤差の影響を低減し、かつ高次振動モードによるノイズを低減できるので、角速度出力の精度向上が図れる。さて、実際には同期検波回路72は4象限動作可能に構成される。すなわち、増幅信号X及び発振信号Yの符号にかかわらずトランジスタQ1,Q2のコレクタ電流の向きは一定として、同期検波回路72を信号X,Yの位相にかかわらず常時動作させる。図9は、図6に示す演算回路112を4象限動作可能とした構成を示す回路図である。図6の回路に対する図9の回路の相違点は、V/I変換回路110a~110cにて生成される入力電流Ix,Iy,Irefの演算回路112への入力の仕方、及び出力トランジスタQ4への電流の供給の仕方にある。Q1のエミッタに接続する電流源I1はIxIrefを供給し、Q2のコレクタに接続する電流源I2はIyIrefを供給する。4象限動作させるために、IrefはIxIref>0及びIyIref>0となるように設定される。Q3のエミッタに接続する電流源I3は図6と同様、Irefを供給する。各入力電流IxIref,IyIref及びIrefはV/I変換回路110a~110cの出力電流を用いて生成され、例えば、カレントミラー回路を用いて電流源I1~I3の位置に複製される。Q4のコレクタ電流をIηと表すと、演算回路112の準トランスリニアループが模擬しようとするトランスリニアループについてトランスリニア原理により次式が成り立つ。IxIrefIyIref=IηIref64式及び6式から次式が導かれる。Iη=IoutIxIyIref7すなわち、Iηは4式で示すIoutに電流IxIyIrefが重畳された電流となる。出力トランジスタQ4のエミッタと電源V-との間には電流源I5が接続され、電流DAC210はこれに並列な電流供給手段として設けられる。電流源I5は電流IxIyをトランジスタQ4のエミッタに供給する。電流源I5は電流源I1~I3と同様、Q4のベースからエミッタへ向かうように電流を供給する。この構成では、制御回路214は試行電流Itが電流IoutIrefに応じた大きさとなる試行値Ntを探索する。ここで、Irefを加算することによりIoutIref>0とすることができ、Ioutの極性にかかわらず試行値Ntを0以上の範囲で探索する構成とすることができ、また電流DAC210が0以上の範囲で試行電流Itを発生させる構成にできる。なお、この構成では、探索された試行値NtからIrefに相当するオフセット分を減算してIoutに対応する演算値Doutを得る。ここで、トランスリニアループを構成するトランジスタ群の中で、出力電流を得るトランジスタは自由に選択できる。例えば、図6及び図9の回路構成ではQ1~Q3に入力電流を供給し、Q4から出力電流を取り出したが、当該回路のQ1~Q4のうちQ3から出力電流を取り出す構成とすることもできる。図10は当該構成の演算回路112の回路図であり、図9の構成と同様、4象限動作可能な構成を示している。図10の回路では、図9の回路においてQ4のエミッタに接続されていた電流源I5及び電流DAC210がQ3のエミッタに接続され、また、図9の回路においてQ3のエミッタに接続されていた電流源I3がQ4のエミッタに接続される。この回路においても、Q2,Q4のエミッタ間に電位比較回路212を接続し、制御回路214が電位比較回路212の出力に基づいて、Q2,Q4のエミッタ間での電位平衡状態に対応した試行値Ntを探索して、出力トランジスタQ3における電流成分Ioutを表す演算値Doutを得ることができる。上述のように、図9,図10の構成によっても、図6の回路に関して説明した本発明の効果を有する同期検波回路72を実現できる。なお、本発明は、上述した実施形態に限定されるものではなく、種々の変形が可能である。例えば、図6、図9及び図10の演算回路112はn型基板上に形成するnpn型トランジスタを用いた例を説明したが、CMOSプロセスを用いて同様に、p型基板上にpnp型トランジスタを形成でき、当該pnp型トランジスタを用いて演算回路112を構成することができる。また、演算回路112は本発明を適用した演算回路の例に過ぎず、例えば、他のアナログ演算を行う構成を有した演算回路にも本発明を適用することができる。例えば、トランスリニアループを構成するトランジスタの数は4個以上であってもよい。図11は、本発明の実施形態である演算回路の他の例の概略の回路図である。この演算回路260は図6に示した演算回路112と似た構成であるので図6の回路と同様の構成要素には同一の符号を付し、以下、相違点を中心に説明する。この演算回路260においてはQ1,Q2が入力トランジスタであり、Q3,Q4が出力トランジスタである。入力トランジスタQ1のエミッタには入力電流Ix、またQ2のエミッタには入力電流Iyが供給される。出力トランジスタQ3,Q4それぞれのエミッタには電流DAC210が接続される。電流DAC210は制御回路214からの試行値Ntを入力され、同じ試行電流Itを2系統生成する。この演算回路260の準トランスリニアループが模擬しようとするトランスリニアループは、Iout2=IxIyという演算、すなわち、IxとIyとの積の平方根を求めてIoutとして出力する演算を表現している。この演算に対して構成された演算回路260は、図6に示した演算回路112と同様にしてIoutを表す演算値Doutを求めて出力することができる。"