"ソースが電源電位ノードに接続され、ゲートが第2のノードに接続され、ドレインが第1のノードに接続される第1のpチャネル電界効果トランジスタと、ドレインが前記第1のノードに接続され、ゲートが前記第2のノードに接続され、ソースが基準電位ノードに接続される第1のnチャネル電界効果トランジスタと、ソースが前記電源電位ノードに接続され、ゲートが前記第1のノードに接続され、ドレインが前記第2のノードに接続される第2のpチャネル電界効果トランジスタと、ドレインが前記第2のノードに接続され、ゲートが前記第1のノードに接続され、ソースが前記基準電位ノードに接続される第2のnチャネル電界効果トランジスタと、第1のバックゲート信号を基に第2のバックゲート信号を生成し、前記第1のノード及び前記第2のノードにデータを書き込む際に、前記第1のpチャネル電界効果トランジスタ及び前記第2のpチャネル電界効果トランジスタのバックゲートに前記第2のバックゲート信号を出力するバックゲート信号生成回路とを有し、前記第2のバックゲート信号は、前記第1のノード及び前記第2のノードにデータの書き込みを開始する時には第1の電位であり、その後、前記第1の電位から前記第1の電位より低い第2の電位に立ち下がり、その後、前記第2の電位から前記第1の電位に立ち上がり、前記バックゲート信号生成回路は、前記第1のバックゲート信号に対する前記第2のバックゲート信号の立ち下がりエッジの遅延時間を設定するための第1の遅延回路と、前記第1のバックゲート信号に対する前記第2のバックゲート信号の立ち上がりエッジの遅延時間を設定するための第2の遅延回路とを有し、前記第1の遅延回路は、第3のpチャネル電界効果トランジスタ及び第3のnチャネル電界効果トランジスタを含む第1のインバータを有し、前記第3のpチャネル電界効果トランジスタのゲート幅は、前記第3のnチャネル電界効果トランジスタのゲート幅より広く、前記第2の遅延回路は、第4のpチャネル電界効果トランジスタ及び第4のnチャネル電界効果トランジスタを含む第2のインバータを有し、前記第4のpチャネル電界効果トランジスタのゲート幅は、前記第4のnチャネル電界効果トランジスタのゲート幅より狭いことを特徴とするメモリ装置。さらに、第1のビット線と、第2のビット線と、ワード線と、ゲートが前記ワード線に接続され、ドレイン及びソースが前記第1のビット線及び前記第1のノードに接続される第1の選択トランジスタと、ゲートが前記ワード線に接続され、ドレイン及びソースが前記第2のビット線及び前記第2のノードに接続される第2の選択トランジスタとを有することを特徴とする請求項1記載のメモリ装置。ソースが電源電位ノードに接続され、ゲートが第2のノードに接続され、ドレインが第1のノードに接続される第1のpチャネル電界効果トランジスタと、ドレインが前記第1のノードに接続され、ゲートが前記第2のノードに接続され、ソースが基準電位ノードに接続される第1のnチャネル電界効果トランジスタと、ソースが前記電源電位ノードに接続され、ゲートが前記第1のノードに接続され、ドレインが前記第2のノードに接続される第2のpチャネル電界効果トランジスタと、ドレインが前記第2のノードに接続され、ゲートが前記第1のノードに接続され、ソースが前記基準電位ノードに接続される第2のnチャネル電界効果トランジスタと、第1のバックゲート信号を基に第2のバックゲート信号を生成し、前記第1のノード及び前記第2のノードにデータを書き込む際に、前記第1のpチャネル電界効果トランジスタ及び前記第2のpチャネル電界効果トランジスタのバックゲートに前記第2のバックゲート信号を出力するバックゲート信号生成回路とを有し、前記第2のバックゲート信号は、前記第1のノード及び前記第2のノードにデータの書き込みを開始する時には第1の電位であり、その後、前記第1の電位から前記第1の電位より低い第2の電位に立ち下がり、その後、前記第2の電位から前記第1の電位に立ち上がり、前記バックゲート信号生成回路は、前記第1のバックゲート信号に対する前記第2のバックゲート信号の立ち下がりエッジの遅延時間を設定するための第1の遅延回路と、前記第1のバックゲート信号に対する前記第2のバックゲート信号の立ち上がりエッジの遅延時間を設定するための第2の遅延回路とを有し、前記第1の遅延回路は、第3のpチャネル電界効果トランジスタ及び第3のnチャネル電界効果トランジスタを含む第1のインバータを有し、前記第3のpチャネル電界効果トランジスタのゲート長は、前記第3のnチャネル電界効果トランジスタのゲート長より長く、前記第2の遅延回路は、第4のpチャネル電界効果トランジスタ及び第4のnチャネル電界効果トランジスタを含む第2のインバータを有し、前記第4のpチャネル電界効果トランジスタのゲート長は、前記第4のnチャネル電界効果トランジスタのゲート長より短いことを特徴とするメモリ装置。さらに、第1のビット線と、第2のビット線と、ワード線と、ゲートが前記ワード線に接続され、ドレイン及びソースが前記第1のビット線及び前記第1のノードに接続される第1の選択トランジスタと、ゲートが前記ワード線に接続され、ドレイン及びソースが前記第2のビット線及び前記第2のノードに接続される第2の選択トランジスタとを有することを特徴とする請求項3記載のメモリ装置。本発明の目的は、pチャネル電界効果トランジスタ及びnチャネル電界効果トランジスタの特性変動にかかわらず高速にデータを書き込むことができるメモリ装置を提供することである。メモリ装置は、ソースが電源電位ノードに接続され、ゲートが第2のノードに接続され、ドレインが第1のノードに接続される第1のpチャネル電界効果トランジスタと、ドレインが前記第1のノードに接続され、ゲートが前記第2のノードに接続され、ソースが基準電位ノードに接続される第1のnチャネル電界効果トランジスタと、ソースが前記電源電位ノードに接続され、ゲートが前記第1のノードに接続され、ドレインが前記第2のノードに接続される第2のpチャネル電界効果トランジスタと、ドレインが前記第2のノードに接続され、ゲートが前記第1のノードに接続され、ソースが前記基準電位ノードに接続される第2のnチャネル電界効果トランジスタと、第1のバックゲート信号を基に第2のバックゲート信号を生成し、前記第1のノード及び前記第2のノードにデータを書き込む際に、前記第1のpチャネル電界効果トランジスタ及び前記第2のpチャネル電界効果トランジスタのバックゲートに前記第2のバックゲート信号を出力するバックゲート信号生成回路とを有し、前記第2のバックゲート信号は、前記第1のノード及び前記第2のノードにデータの書き込みを開始する時には第1の電位であり、その後、前記第1の電位から前記第1の電位より低い第2の電位に立ち下がり、その後、前記第2の電位から前記第1の電位に立ち上がり、前記バックゲート信号生成回路は、前記第1のバックゲート信号に対する前記第2のバックゲート信号の立ち下がりエッジの遅延時間を設定するための第1の遅延回路と、前記第1のバックゲート信号に対する前記第2のバックゲート信号の立ち上がりエッジの遅延時間を設定するための第2の遅延回路とを有し、前記第1の遅延回路は、第3のpチャネル電界効果トランジスタ及び第3のnチャネル電界効果トランジスタを含む第1のインバータを有し、前記第3のpチャネル電界効果トランジスタのゲート幅は、前記第3のnチャネル電界効果トランジスタのゲート幅より広く、前記第2の遅延回路は、第4のpチャネル電界効果トランジスタ及び第4のnチャネル電界効果トランジスタを含む第2のインバータを有し、前記第4のpチャネル電界効果トランジスタのゲート幅は、前記第4のnチャネル電界効果トランジスタのゲート幅より狭い。また、メモリ装置は、ソースが電源電位ノードに接続され、ゲートが第2のノードに接続され、ドレインが第1のノードに接続される第1のpチャネル電界効果トランジスタと、ドレインが前記第1のノードに接続され、ゲートが前記第2のノードに接続され、ソースが基準電位ノードに接続される第1のnチャネル電界効果トランジスタと、ソースが前記電源電位ノードに接続され、ゲートが前記第1のノードに接続され、ドレインが前記第2のノードに接続される第2のpチャネル電界効果トランジスタと、ドレインが前記第2のノードに接続され、ゲートが前記第1のノードに接続され、ソースが前記基準電位ノードに接続される第2のnチャネル電界効果トランジスタと、第1のバックゲート信号を基に第2のバックゲート信号を生成し、前記第1のノード及び前記第2のノードにデータを書き込む際に、前記第1のpチャネル電界効果トランジスタ及び前記第2のpチャネル電界効果トランジスタのバックゲートに前記第2のバックゲート信号を出力するバックゲート信号生成回路とを有し、前記第2のバックゲート信号は、前記第1のノード及び前記第2のノードにデータの書き込みを開始する時には第1の電位であり、その後、前記第1の電位から前記第1の電位より低い第2の電位に立ち下がり、その後、前記第2の電位から前記第1の電位に立ち上がり、前記バックゲート信号生成回路は、前記第1のバックゲート信号に対する前記第2のバックゲート信号の立ち下がりエッジの遅延時間を設定するための第1の遅延回路と、前記第1のバックゲート信号に対する前記第2のバックゲート信号の立ち上がりエッジの遅延時間を設定するための第2の遅延回路とを有し、前記第1の遅延回路は、第3のpチャネル電界効果トランジスタ及び第3のnチャネル電界効果トランジスタを含む第1のインバータを有し、前記第3のpチャネル電界効果トランジスタのゲート長は、前記第3のnチャネル電界効果トランジスタのゲート長より長く、前記第2の遅延回路は、第4のpチャネル電界効果トランジスタ及び第4のnチャネル電界効果トランジスタを含む第2のインバータを有し、前記第4のpチャネル電界効果トランジスタのゲート長は、前記第4のnチャネル電界効果トランジスタのゲート長より短い。第3のpチャネル電界効果トランジスタのゲート幅を第3のnチャネル電界効果トランジスタのゲート幅より広くし、第4のpチャネル電界効果トランジスタのゲート幅を第4のnチャネル電界効果トランジスタのゲート幅より狭くすることにより、第1~第4のpチャネル電界効果トランジスタ及び第1~第4のnチャネル電界効果トランジスタの特性変動にかかわらず高速にデータを書き込むことができる。また、第3のpチャネル電界効果トランジスタのゲート長を第3のnチャネル電界効果トランジスタのゲート長より長くし、第4のpチャネル電界効果トランジスタのゲート長を第4のnチャネル電界効果トランジスタのゲート長より短くすることにより、第1~第4のpチャネル電界効果トランジスタ及び第1~第4のnチャネル電界効果トランジスタの特性変動にかかわらず高速にデータを書き込むことができる。第1の実施形態図1は、第1の実施形態によるメモリ装置内のメモリセル100の構成例を示す回路図である。メモリ装置は、2次元行列状に配列された複数のメモリセル100を有するSRAMである。電源電位VDDは、基準電位VSSより高いである。例えば、電源電位VDDは正電位であり、基準電位VSSは0Vである。nチャネル電界効果トランジスタ103は、第1の選択トランジスタであり、ゲートがワード線WLに接続され、ドレイン及びソースが第1のビット線BL及び第1のノードN1に接続される。nチャネル電界効果トランジスタ104は、第2の選択トランジスタであり、ゲートがワード線WLに接続され、ドレイン及びソースが第2のビット線BLx及び第2のノードN1xに接続される。第1のpチャネル電界効果トランジスタ101は、ソースが電源電位VDDのノードに接続され、ゲートが第2のノードN1xに接続され、ドレインが第1のノードN1に接続される。第1のnチャネル電界効果トランジスタ105は、ドレインが第1のノードN1に接続され、ゲートが第2のノードN1xに接続され、ソースが基準電位VSSのノードに接続される。第2のpチャネル電界効果トランジスタ102は、ソースが電源電位VDDのノードに接続され、ゲートが第1のノードN1に接続され、ドレインが第2のノードN1xに接続される。第2のnチャネル電界効果トランジスタ106は、ドレインが第2のノードN1xに接続され、ゲートが第1のノードN1に接続され、ソースが基準電位VSSのノードに接続される。第1のpチャネル電界効果トランジスタ101及び第2のpチャネル電界効果トランジスタ102のバックゲート基板には、第2のバックゲート基板バイアス信号VNWが印加される。図2は、図1のメモリセル100にデータを書き込む動作例を示すタイミングチャートである。メモリセル100にデータを書き込む前には、ワード線WLが基準電位ローレベルVSS、ライトイネーブル信号が電源電位ハイレベルVDD、第2のバックゲート信号VNWは電源電位VDDになっている。第1のビット線BL及び第2のビット線BLxは、電源電位VDDにプリチャージされている。例えば、第1のノードN1が電源電位ハイレベルVDDを保持し、第2のノードN1xが基準電位ローレベルVSSを保持している場合を例に説明する。メモリセル100にデータを書き込む際には、まず、ライトイネーブル信号を電源電位VDDから基準電位VSSに変化させ、ビット線BLに書き込みデータの電位を印加する。例えば、ビット線BLに基準電位ローレベルVSSを印加する。次に、ワード線WLに電源電位ハイレベルVDDを印加する。すると、nチャネル電界効果トランジスタ103及び104がオンし、第1のビット線BLが第1のノードN1に接続され、第2のビット線BLxが第2のノードN1xに接続される。すると、第1のノードN1は電源電位VDDから基準電位VSSに向けて電位が下がり、第2のノードN1xは基準電位VSSから電源電位VDDに向けて電位が上がる。その後、時刻t1において、第1のノードN1及び第2のノードN1xが同じ電位閾値電圧になる。この時刻t1において、第2のバックゲート信号VNWを電源電位第1の電位VDDから基準電位第2の電位VSSに立ち下げる。第1のpチャネル電界効果トランジスタ101及び第2のpチャネル電界効果トランジスタ102のバックゲートに基準電位VSSが印加されると、基板バイアス効果により、第1のpチャネル電界効果トランジスタ101及び第2のpチャネル電界効果トランジスタ102の駆動力が強くなる。その結果、時刻t1後の第1のノードN1及び第2のノードN1xの電位変動の傾き201は、時刻t1前の第1のノードN1及び第2のノードN1xの電位変動の傾きより急峻になる。時刻t1の後、第2のノードN1xは高速に電源電位ハイレベルVDDに到達し、第1のノードN1も高速に基準電位ローレベルVSSに到達する。これにより、書き込み動作を高速化することができる。その後、ワード線WLを電源電位VDDから基準電位VSSに立ち下げる。すると、nチャネル電界効果トランジスタ103及び104がオフし、第1のビット線BLは第1のノードN1から切断され、第2のビット線BLxは第2のノードN1xから切断される。次に、ライトイネーブル信号が基準電位VSSから電源電位VDDに立ち上がり、ビット線BLが書き込みデータの電位VSSから電源電位VDDに戻り、第2のバックゲート信号VNWが基準電位VSSから電源電位VDDに立ち上がる。ライトイネーブル信号のローレベル期間T1が書き込み動作期間である。時刻t1の前の期間T2では、第2のバックゲート信号VNWが電源電位VDDであるので、pチャネル電界効果トランジスタ101及び102の駆動力は普通であり、ノードN1及びN1xの電位変動の傾きも普通である。これに対し、時刻t1の後の期間T3では、第2のバックゲート信号VNWが基準電位VSSであるので、pチャネル電界効果トランジスタ101及び102の駆動力が強くなり、ノードN1及びN1xの電位変動の傾き201が急峻になる。このように、第2のバックゲート信号VNWを制御することにより、書き込み動作を高速化することができる。次に、課題を説明する。製造ばらつき等により、nチャネル電界効果トランジスタ及びpチャネル電界効果トランジスタの特性は変動する。nチャネル電界効果トランジスタがpチャネル電界効果トランジスタより駆動力が強い場合のタイミングチャートを図3に示し、pチャネル電界効果トランジスタがnチャネル電界効果トランジスタより駆動力が強い場合のタイミングチャートを図4に示す。図3は、図2に対応し、nチャネル電界効果トランジスタ105,106がpチャネル電界効果トランジスタ101,102より駆動力が強い場合のタイミングチャートである。nチャネル電界効果トランジスタ105,106の駆動力が強い場合、第1のノードN1は電源電位VDDから時刻t2の閾値電圧に変動する傾き301が急峻になり、第2のノードN1xも基準電位VSSから時刻t2の閾値電圧に変動する傾き301が急峻になる。その結果、第2のバックゲート信号VNWが電源電位VDDから基準電位VSSに立ち下がる時刻t1の前の時刻t2において、第1のノードN1及び第2のノードN1xが同じ電位閾値電圧になる。そのため、時刻t1及びt2の間にタイミングずれT4が発生し、書き込み動作の高速化の効果が十分に得られない。時刻t2において、第2のバックゲート信号VNWを電源電位VDDから基準電位VSSに立ち下げることが望ましい。図4は、図2に対応し、pチャネル電界効果トランジスタ101,102がnチャネル電界効果トランジスタ105,106より駆動力が強い場合のタイミングチャートである。pチャネル電界効果トランジスタ101,102の駆動力が強い場合、第2のノードN1xは時刻t1の閾値電圧から電源電位VDDに変動する傾き401が急峻になり、第1のノードN1も時刻t1の閾値電圧から基準電位VSSに変動する傾き401が急峻になる。その結果、時刻t1の後、第1のノードN1及び第2のノードN1xがそれぞれ基準電位VSS及び電源電位VDDに早期に到達しているにもかかわらず、第2のバックゲート信号VNWのローレベル期間T3が不必要に長くなる。第2のバックゲート信号VNWのローレベル期間T3が不必要に長くなると、次回の書き込み動作に悪影響を与える可能性がある。この場合、第2のバックゲート信号VNWのローレベル期間T3は短くすることが望ましい。図5Aは第2のバックゲート信号VNWを生成するためのバックゲート信号生成回路501の構成例を示す回路図であり、図6はバックゲート信号生成回路501の動作を説明するためのタイミングチャートである。バックゲート信号生成回路501は、メモリ装置内に設けられ、第1のバックゲート信号CTLを基に第2のバックゲート信号VNWを生成し、第1のノードN1及び第2のノードN1xに第1のビット線BLのデータを書き込む際に、第1のpチャネル電界効果トランジスタ101及び第2のpチャネル電界効果トランジスタ102のバックゲートに第2のバックゲート信号VNWを出力する。第2のバックゲート信号VNWは、図2に示すように、第1のノードN1及び第2のノードN1xにデータの書き込みを開始する時には電源電位第1の電位VDDであり、その後、電源電位VDDから電源電位VDDより低い基準電位第2の電位VSSに立ち下がり、その後、基準電位VSSから電源電位VDDに立ち上がる。バックゲート信号生成回路501は、第1の遅延回路DL1、第2の遅延回路DL2、否定論理積NAND回路502及び奇数個のインバータバッファ503を有する。第1の遅延回路DL1は、奇数個の第1のインバータ504の直列接続回路を有する。第1のインバータ504の各々は、入力信号の論理反転信号を出力する。第1の遅延回路DL1は、第1のバックゲート信号CTLに対して、論理反転し、かつ第1の時間時間d1遅延した信号S1を出力する。第2の遅延回路DL2は、偶数個の第2のインバータ505の直列接続回路を有する。第2のインバータ505の各々は、入力信号の論理反転信号を出力する。第2の遅延回路DL2は、信号S1に対して、第2の時間時間d2遅延した信号S2を出力する。否定論理積回路502は、信号S1及びS2の否定論理積信号を出力する。奇数個のインバータ503は、否定論理積回路502の出力信号の論理反転信号を第2のバックゲート信号VNWとして出力する。その結果、第2のバックゲート信号VNWは、信号S1及びS2の論理積AND信号となる。第1の遅延回路DL1は、第1の遅延時間d1を有し、第1のバックゲート信号CTLの立ち上がりエッジに対する第2のバックゲート信号VNWの立ち下がりエッジの遅延時間d1を設定するための回路である。第2の遅延回路DL2は、第2の遅延時間d2を有し、第1のバックゲート信号CTLの立ち下がりエッジに対する第2のバックゲート信号VNWの立ち上がりエッジの遅延時間d1d2を設定するための回路である。図5Bは、第1の遅延回路DL1内の第1のインバータ504の構成例を示す回路図である。第1のインバータ504は、入力端子IN1の信号の論理反転信号を出力端子OUT1に出力する。第1のインバータ504は、第3のpチャネル電界効果トランジスタ511及び第3のnチャネル電界効果トランジスタ512を有する。第3のpチャネル電界効果トランジスタ511は、ソースが電源電位VDDのノードに接続され、ゲートが入力端子IN1に接続され、ドレインが出力端子OUT1に接続される。第3のnチャネル電界効果トランジスタ512は、ソースが基準電位VSSのノードに接続され、ゲートが入力端子IN1に接続され、ドレインが出力端子OUT1に接続される。第3のpチャネル電界効果トランジスタ511のゲート幅Wp1は、第3のnチャネル電界効果トランジスタ512のゲート幅Wn1より広い。第1の遅延時間d1は、nチャネル電界効果トランジスタがpチャネル電界効果トランジスタより駆動力が強い場合には短くなり、pチャネル電界効果トランジスタがnチャネル電界効果トランジスタより駆動力が強い場合には長くなる。第3のpチャネル電界効果トランジスタ511のゲート幅Wp1を第3のnチャネル電界効果トランジスタ512のゲート幅Wn1より広くすることにより、トランジスタの駆動力の強弱に対する第1の遅延時間d1の変動の感度を高くすることができる。図5Cは、第2の遅延回路DL2内の第2のインバータ505の構成例を示す回路図である。第2のインバータ505は、入力端子IN2の信号の論理反転信号を出力端子OUT2に出力する。第2のインバータ505は、第4のpチャネル電界効果トランジスタ521及び第4のnチャネル電界効果トランジスタ522を有する。第4のpチャネル電界効果トランジスタ521は、ソースが電源電位VDDのノードに接続され、ゲートが入力端子IN2に接続され、ドレインが出力端子OUT2に接続される。第4のnチャネル電界効果トランジスタ522は、ソースが基準電位VSSのノードに接続され、ゲートが入力端子IN2に接続され、ドレインが出力端子OUT2に接続される。第4のpチャネル電界効果トランジスタ521のゲート幅Wp2は、第4のnチャネル電界効果トランジスタ522のゲート幅Wn2より狭い。第2の遅延時間d2は、pチャネル電界効果トランジスタがnチャネル電界効果トランジスタより駆動力が強い場合には短くなり、nチャネル電界効果トランジスタがpチャネル電界効果トランジスタより駆動力が強い場合には長くなる。第4のpチャネル電界効果トランジスタ521のゲート幅Wp2を第4のnチャネル電界効果トランジスタ522のゲート幅Wn2より狭くすることにより、トランジスタの駆動力の強弱に対する第2の遅延時間d2の変動の感度を高くすることができる。図7は、図3に対応し、図5A~Cのバックゲート信号生成回路501により生成される第2のバックゲート信号VNWを示すタイミングチャートであり、nチャネル電界効果トランジスタがpチャネル電界効果トランジスタより駆動力が強い場合を示す。nチャネル電界効果トランジスタの駆動力が強い場合、第1の遅延時間d1が短くなるので、第2のバックゲート信号VNWの立ち下がりエッジは、時刻t1から時刻t2に移動する。第1のノードN1及び第2のノードN1xが同じ電位閾値電圧になる時刻t2で、第2のバックゲート信号VNWは、電源電位VDDから基準電位VSSに立ち下がる。時刻t2で第2のバックゲート信号VNWを基準電位VSSにすることにより、時刻t2以降で第1のノードN1及び第2のノードN1xの電位変動を急峻にし、書き込み動作を高速にすることができる。したがって、図7に示すメモリ装置は、図3に示すメモリ装置よりも書き込み動作を高速化することができる。図8は、図4に対応し、図5A~Cのバックゲート信号生成回路501により生成される第2のバックゲート信号VNWを示すタイミングチャートであり、pチャネル電界効果トランジスタがnチャネル電界効果トランジスタより駆動力が強い場合を示す。pチャネル電界効果トランジスタの駆動力が強い場合、第2の遅延時間d2が短くなるので、第2のバックゲート信号VNWのローレベル期間T5が短くなり、適切な長さにすることができる。これにより、次回の書き込み動作に対する悪影響を防止することができる。以上のように、本実施形態によれば、製造ばらつき等によりpチャネル電界効果トランジスタ101,102,511,521及びnチャネル電界効果トランジスタ105,106,512,522の特性が変動しても、特性変動に応じて、第2のバックゲート信号VNWのタイミング及び/又はパルス幅を変更することができるので、高速にデータを書き込み、次回の書き込み動作に対する悪影響を防止することができる。第2の実施形態図9Aは、第2の実施形態によるバックゲート信号生成回路501の構成例を示す回路図である。以下、本実施形態が第1の実施形態と異なる点を説明する。図9Aのバックゲート信号生成回路501は、図5Aのバックゲート信号生成回路501と同じ回路構成を有し、第1のバックゲート信号CTLを基に第2のバックゲート信号VNWを生成する。図9Bは、第1の遅延回路DL1内の第1のインバータ504の構成例を示す回路図である。図9Bの第1のインバータ504は、図5Bの第1のインバータ504と同じ回路構成を有する。ただし、第3のpチャネル電界効果トランジスタ511のゲート長Lp1は、第3のnチャネル電界効果トランジスタ512のゲート長Ln1より長い。第1の遅延時間d1は、第1の実施形態と同様に、nチャネル電界効果トランジスタがpチャネル電界効果トランジスタより駆動力が強い場合には短くなり、pチャネル電界効果トランジスタがnチャネル電界効果トランジスタより駆動力が強い場合には長くなる。第3のpチャネル電界効果トランジスタ511のゲート長Lp1を第3のnチャネル電界効果トランジスタ512のゲート長Ln1より長くすることにより、トランジスタの駆動力の強弱に対する第1の遅延時間d1の変動の感度を高くすることができる。図9Cは、第2の遅延回路DL2内の第2のインバータ505の構成例を示す回路図である。図9Cの第2のインバータ505は、図5Cの第2のインバータ505と同じ回路構成を有する。ただし、第4のpチャネル電界効果トランジスタ521のゲート長Lp2は、第4のnチャネル電界効果トランジスタ522のゲート長Ln2より短い。第2の遅延時間d2は、第1の実施形態と同様に、pチャネル電界効果トランジスタがnチャネル電界効果トランジスタより駆動力が強い場合には短くなり、nチャネル電界効果トランジスタがpチャネル電界効果トランジスタより駆動力が強い場合には長くなる。第4のpチャネル電界効果トランジスタ521のゲート長Lp2を第4のnチャネル電界効果トランジスタ522のゲート長Ln2より短くすることにより、トランジスタの駆動力の強弱に対する第2の遅延時間d2の変動の感度を高くすることができる。図7と同様に、nチャネル電界効果トランジスタがpチャネル電界効果トランジスタより駆動力が強い場合には、第1の遅延時間d1が短くなり、第2のバックゲート信号VNWの立ち下がりエッジは、時刻t1から時刻t2に移動する。これにより、時刻t2以降で第1のノードN1及び第2のノードN1xの電位変動が急峻になり、書き込み動作を高速にすることができる。また、図8と同様に、pチャネル電界効果トランジスタがnチャネル電界効果トランジスタより駆動力が強い場合には、第2の遅延時間d2が短くなり、第2のバックゲート信号VNWのローレベル期間T5が短くなり、適切な長さにすることができる。これにより、次回の書き込み動作に対する悪影響を防止することができる。なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。"