第1絶縁層と、前記第1絶縁層の上に設けられた半導体層と、を有する半導体基板であって、前記半導体層の中に選択的に設けられ、前記半導体層の表面に平行に延在し、その延在方向の長さが前記第1絶縁層よりも短い第2絶縁層と、前記半導体層の表面から前記第1絶縁膜に至る深さに延設され、前記半導体層の前記第2絶縁層を含む部分と、前記半導体層の残りの部分と、を電気的に分離する第3絶縁層と、を備えたことを特徴とする半導体基板。第1絶縁層の上に設けられた半導体層に酸素を選択的にイオン注入する工程と、前記半導体層に含まれるシリコンを前記酸素により酸化し、前記半導体層の一部分に前記半導体層の表面に平行な方向に延在する第2絶縁膜を形成する工程と、前記半導体層の表面から前記第1絶縁層に至る深さのトレンチの内部に第3絶縁層を形成し、前記半導体層の前記第2絶縁膜を含む部分と、前記半導体層の残りの部分と、を電気的に分離する工程と、を備えたことを特徴とする半導体基板の製造方法。第1絶縁層の上に設けられた半導体層に酸素を選択的にイオン注入する工程と、前記半導体層の表面から前記第1絶縁層に至る深さのトレンチを形成し、前記半導体層の前記酸素がイオン注入された部分と、前記半導体層の残りの部分と、を分離する工程と、前記半導体層に含まれるシリコンを前記酸素により酸化した第2絶縁膜を形成する工程と、を備えたことを特徴とする半導体基板の製造方法。前記半導体層の前記第2絶縁層を含む部分と、前記半導体層の残りの部分と、の間の段差を平坦化する工程をさらに備えたことを特徴とする請求項2または3に記載の半導体基板の製造方法。第1絶縁層と、前記第1絶縁層の上に設けられた半導体層と、を有する半導体装置であって、前記半導体層の中に選択的に設けられ、前記半導体層の表面に平行に延在し、その延在方向の長さが前記第1絶縁層よりも短い第2絶縁層と、前記半導体層の表面から前記第1絶縁膜に至る深さに延設され、前記半導体層の前記第2絶縁層を含む部分と、前記半導体層の残りの部分と、を電気的に分離する第3絶縁層と、を備え、前記半導体層の前記第2絶縁層を含む部分の表面にMOS型トランジスタが設けられ、前記半導体層の残りの部分にフォトダイオードが設けられたことを特徴とする半導体装置。実施形態によれば、異なる種類の半導体素子のそれぞれに適合した厚さを有する半導体層が1つの絶縁膜上に設けられた半導体基板およびその製造方法、その半導体基板を用いた半導体装置が提供される。実施形態に係る半導体基板は、第1絶縁層と、前記第1絶縁層の上に設けられた半導体層と、を有する半導体基板であって、前記半導体層の中に選択的に設けられ、前記半導体層の表面に平行に延在し、その延在方向の長さが前記第1絶縁層よりも短い第2絶縁層と、前記半導体層の表面から前記第1絶縁膜に至る深さに延設され、前記半導体層の前記第2絶縁層を含む部分と、前記半導体層の残りの部分と、を電気的に分離する第3絶縁層と、を備える。以下、実施の形態について図面を参照しながら説明する。なお、以下の実施形態では、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について適宜説明する。図1は、本実施形態に係る半導体基板10の断面を示す模式図である。同図に示すように、半導体基板10は、シリコン基板3の上に設けられた第1絶縁層であるシリコン酸化層SiO2層5と、SiO2層5の上に設けられた半導体層であるシリコン層7と、を備える。さらに、半導体基板10は、シリコン層7の中に選択的に設けられた絶縁層であって、シリコン層7の表面に平行に延在する第2絶縁層であるSiO2層13を備える。すなわち、SiO2層13は、その延在方向の長さがSiO2層5の長さよりも短く、シリコン層7の内部に含まれるように設けられる。シリコン層7は、第3の絶縁層であるSiO2層15により、SiO2層13を含む部分と、残りの部分であるシリコン層7cと、に分離される。SiO2層13を含む部分は、シリコン層7aとシリコン層7bとに分離される。SiO2層15は、シリコン層7の表面からSiO2層5に至る深さに延設される。例えば、シリコン層7の表面からSiO2層5に至る深さのトレンチ31の内部に設けられ、シリコン層7aと、シリコン層7bと、シリコン層7cと、を電気的に分離する。このように、半導体基板10では、薄いシリコン層7bがSiO2層13の上に設けられ、厚いシリコン層7cがSiO2層5の上に設けられる。次に、図2および図3を参照して、半導体基板10の製造方法を説明する。図2a~図3cは、各工程における半導体基板10の断面を示す模式図である。図2aに示すように、シリコン基板3の上にSiO2層5を介してシリコン層7が形成されたSOIウェーハ10aを準備する。シリコン層7は、例えば、数μm~数10μmの厚さを有し、SiO2層5は、例えば、1~5μmの厚さを有する。SOIウェーハ10aは、例えば、貼り合せ法を用いて形成することができる。すなわち、所望の厚さとキャリア濃度を有するシリコン層7を備えたシリコン基板と、シリコン基板3とを、SiO2層5を介して貼り合せる。そして、シリコン層7が設けられた側のシリコン基板を除去することによりSOIウェーハ10aを形成することができる。次に、シリコン層7の表面に、酸素を選択的にイオン注入する。酸素イオンOの注入エネルギーは、例えば、200keVであり、注入量ドーズ量は、例えば、5×1017cm‐2とする。また、SOIウェーハ10aを300°C以上、例えば、500°Cに加熱して酸素イオンを注入することにより、注入ダメージを軽減することができる。図2bに示すように、シリコン層7の表面には、注入マスク21を設ける。注入マスク21には、例えば、フォトレジストを用いることができる。また、シリコン層7の側からSiO2膜およびアルミニウムAl等の金属薄膜を順に積層した膜を用いても良い。そして、同図に示すように、注入マスク21が形成されない部分に酸素の注入層23が形成される。次に、シリコン層7の表面から注入マスク21を除去し、SOIウェーハ10aを熱処理する。これにより、シリコン層7の中の一部分に、シリコン層7の表面に平行に延在する第2絶縁層であるSiO2層13を形成する。熱処理は、1000°C以上、シリコンの融点1420°C以下の範囲の温度で行う。この過程で、イオン注入された酸素によりシリコン層7に含まれるシリコンを酸化し、注入ダメージを回復させる。例えば、SiO2が連続した層状に形成される1300°C以上の温度からシリコンの溶融の恐れのない1400°C以下の範囲で実施することが好ましい。シリコン層7は、SiO2層13により上下に分離されシリコン層7aとシリコン層7bとが形成される。これにより、SiO2層13と、その上のシリコン層7bと、を含む新たなSOI構造が形成される。注入層23およびその近傍に含まれるSiが酸素と結合してSiO2層13が形成されることにより、シリコン層7が膨張する。このため、図3bに示すように、SiO2層13を含む部分と、残りの部分と、の間に段差が生じる。そこで、シリコン層7bの表面を、例えば、CMP法ChemicalMechanicalPolishingを用いて研磨し、シリコン層7bと、シリコン層7cと、の間の段差を平坦化しても良い。次に、図3bに示すように、SiO2層13を含む部分と、残りの部分と、の間の境界に、トレンチ31を形成する。トレンチ31は、例えば、RIE法ReactiveIonEtchingを用いて、シリコン層7の表面から第1絶縁膜に達する深さに形成する。続いて、図3cに示すように、トレンチ31の内部に、第3絶縁層であるSiO2層15を形成し、半導体基板10の製造過程を完了する。SiO2層15は、シリコン層7のSiO2層13を含む部分と、残りの部分を電気的に分離する。SiO2層15は、例えば、CVD法ChemicalVaporDepositionを用いて形成する。また、トレンチ31の内面を熱酸化しても良い。図4a~cは、半導体基板10の別の製造過程を示す模式断面図である。この製造方法では、図4aに示す酸素の注入層23をシリコン層7の中に形成するまでは、前述した製造過程と同じ工程を実施する。次に、図4bに示すように、シリコン層7の表面からSiO2層5に至る深さのトレンチ31を形成し、シリコン層7の酸素がイオン注入された部分と、残りの部分を分離する。次に、SIOウェーハ10aを熱処理し、図4cに示すように、シリコン層7に含まれるシリコンを酸化したSiO2層13を形成する。これにより、シリコン層7は、シリコン層7aとシリコン層7bとに分離される。続いて、図3cに示す製造過程と同じように、トレンチ31の中にSiO2層15を形成して、半導体基板10の製造過程を完了する。図4に示した製造方法では、熱処理前にトレンチ31を形成し、シリコン層7を、酸素イオンが注入された部分と、残りの部分と、に分離する。これにより、SiO2層13が形成され、シリコン層7の体積が膨張したとしても、シリコン層7aとシリコン層7bとの境界における歪の発生を防ぎ、結晶欠陥の生成を抑制することができる。さらに、トレンチ31の中にSiO2層15を形成した後に、シリコン層7bの表面を研磨してシリコン層7bとシリコン層7cとの間の段差を無くし、半導体基板10の表面を平坦化しても良い。また、図2bに示す酸素のイオン注入工程において、酸素イオンの注入エネルギーを変えることにより、注入層23の深さを変化させることができる。これにより、SiO2層13のシリコン層7の表面からの深さを変え、シリコン層7bの厚さを調整することも可能である。例えば、シリコン層7bの厚さを、0.5μm~1.0μmの範囲に形成することができる。図5a~cは、さらに別の製造過程を示す模式断面図である。この製造方法では、図5aに示すように、シリコン層17の中に深さの異なる注入層23aおよび23bを形成する。例えば、注入層23bを形成する際の酸素イオンの注入エネルギーを、注入層23aを形成する際の注入エネルギーよりも高くする。これにより、注入層23bのシリコン層17の表面からの深さを注入層23aよりも深く形成する。次に、SOIウェーハ10bを熱処理し、図5bに示すように、シリコン層17の中に第2絶縁層であるSiO2層13aおよびSiO2層13bを形成する。続いて、図5cに示すように、シリコン層17の表面からSiO2層5に至るトレンチ31を形成し、その中にSiO2層15を形成する。これにより、SiO2層13aおよびSiO2層13bを含む部分と、シリコン層17cと、が電気的に分離される。SiO2層13aを含む部分では、シリコン層17がシリコン層17aとシリコン層17bに分離され、SiO2層13bを含む部分では、シリコン層17dとシリコン層17eに分離される。結果として、シリコン基板3の上に、シリコン層の厚さが異なる3つのSOI構造を形成することができる。図6は、半導体基板10を用いて製作される半導体装置100の断面を示す模式図である。半導体装置100は、複数の受光素子とMOS型トランジスタとを含み、例えば、フォトリレーの受信部を構成する。すなわち、複数の受光素子は、図示しない送信部からの光信号LSを受信してMOS型トランジスタをオンオフ制御する。本実施形態に示す例では、第1絶縁層であるSiO2層5の上に、例えば、低濃度のp型層であるp-シリコン層27が設けられる。そして、図6aに示すように、p-シリコン層27のSiO2層13を含む部分の表面には、MOS型トランジスタ50が設けられる。一方、SiO2層13を含まない残りの部分は、SiO2層15によりp-シリコン層27c~27eに分離される。そして、p-シリコン層27c~27eには、それぞれ受光素子であるフォトダイオード20~40が設けられる。フォトダイオード20~40は、p-シリコン層27c~27eの表面に設けられたn領域41とp領域43とを有する。n領域41には高濃度のn形不純物がドープされ、p領域43には高濃度のp形不純物がドープされる。n領域41およびp領域43の表面には、それぞれカソード電極45とアノード電極47が設けられる。そして、フォトダイオード20のカソード電極45と、フォトダイオード30のアノード電極47と、が電気的に接続され、フォトダイオード30のカソード電極45と、フォトダイオード40のアノード電極47と、が電気的に接続される。さらに、フォトダイオード20のアノード電極47は、MOS型トランジスタ50のゲート電極57に接続され、フォトダイオード40のカソード電極45は、MOS型トランジスタ50のソース電極51に接続される。例えば、図示しない送信部から放出された光信号LSを受信したフォトダイオード20~40では、それぞれのn領域41とp-シリコン層27c~27eとの間のpn接合において起電力を生じる。そして、各フォトダイオードに誘起された電圧の合計がゲート電極57に印加され、MOS型トランジスタ50をオンさせる。このように、フォトダイオード20~40は直列に接続されたフォトダイオードアレイPDAとして動作し、光信号LSにより誘起される起電力によりMOS型トランジスタのオンオフを制御する。上記の半導体装置100は、3つのフォトダイオード20~40を直列に接続したPDAを例示するが、例えば、フォトダイオードの数を増やすことにより、ゲート電極57に印加するゲート電圧を高くすることができる。すなわち、ゲート電圧をMOS型トランジスタの閾値電圧に適合するように、直列に接続されるフォトダイオードの数を調整する。さらに、p-シリコン層27c~27eを厚くして、フォトダイオード20~40の光感度量子効率を高くすることが望ましい。これにより、MOS型トランジスタ50のゲートを制御するのに十分な起電力を得ることが可能となる。また、本実施形態に示すように、SiO2層5の上に設けられたシリコン層であって、SiO2層15でBOX状に分離された複数のシリコン層を用いることにより、複数のフォトダイオードを直列に接続したPDAを容易に実現することができる。また、任意の数のフォトダイオードを直列に接続することも可能となる。図6bは、MOS型トランジスタ50の断面構造を示す。p-シリコン層27のSiO2層13を含む部分は、p-シリコン層27aとp-シリコン層27bとに分離される。そして、SiO2層13の上のp-シリコン層27bに、MOS型トランジスタ50が設けられる。MOS型トランジスタ50は、p-シリコン層27bの表面に選択的に設けられたp形ベース領域33と、p形ベース領域33の表面に選択的に設けられたn形ソース領域35と、n形ベース領域33と離間してp-シリコン層27bの表面に選択的に設けられたn形ドレイン領域37と、を備える。さらに、n形ソース領域35とn形ドレイン領域37との間には、p形ベース領域33の表面、および、p-シリコン層27bの表面にゲート絶縁膜55を介して対向するゲート電極57が設けられる。一方、n形ソース領域35の側には、n形ソース領域35の表面およびp形ベース領域33の表面に接したソース電極51が設けられる。そして、n形ドレイン領域37の表面には、ドレイン電極53が設けられる。ゲート電極57は、ゲート絶縁膜55を介して、p形不純物濃度の低いp-シリコン層27bと、p-シリコン層27bよりも高濃度のp形ベース領域33と、に対向する。ゲート閾値電圧は、p形ベース領域33のp形不純物の濃度に依存する。そして、p形ベース領域33とn形ドレイン領域との間にp-シリコン層27bを介在させることにより、ドレインソース間容量CDSを低減する。例えば、ゲート絶縁膜55は、p形ベース領域33とゲート電極57との間において、所定のゲート閾値電圧が得られる厚さに設けられる。そして、p-シリコン層27bとゲート電極57との間では、p形ベース領域33の端からn形ドレイン領域37の方向に厚くなるように設けられる。一方、ゲート電極57は同じ厚さに形成され、p形ベース領域33の端からn形ドレイン領域37の方向に傾斜するように設けられる。また、n形ドレイン領域37をSiO2層13に接する深さに設けることにより、ドレインソース間容量CDSをさらに低減することができる。したがって、MOS型トランジスタ50では、シリコン基板3との間の寄生容量の低減が低減され、さらに、ドレインソース間容量CDSが低減される。これにより、ドレイン電流の高速スイッチングが可能となる。前述したように、ゲート絶縁膜55は、p形ベース領域33の端からn形ドレイン領域37の方向に厚くなるように形成される。これにより、ゲートドレイン間の耐圧を向上させることができる。本実施形態に係る半導体基板10では、第1絶縁層であるSiO2層5の上に設けられるシリコン層7の厚さを、第2絶縁層であるSiO2層13の上に設けられるシリコン層7bの厚さとは独立に制御することが可能である。このため、上記のように、受光感度の高いフォトダイオードアレイPDAと、高速スイッチングが可能なMOS型トランジスタと、を集積化した半導体装置100を実現することができる。図7は、本実施形態に係る半導体基板10を用いた別の半導体装置200の断面を示す模式図である。半導体装置200では、例えば、高速ロジック用のMOS型トランジスタ60と、電力制御用のDMOSDoubleDiffusedMOS型トランジスタ70と、を備える。図7に示す半導体装置200では、第1絶縁層であるSiO2層5の上に、低濃度のn形不純物がドープされたn-シリコン層67が設けられる。MOS型トランジスタ60は、n-シリコン層67のうちのSiO2層13を含む部分に設けられる。一方、DMOS型トランジスタ70は、SiO2層13を含まない残りの部分であるn-シリコン層67cの表面に設けられる。n-シリコン層67のSiO2層13を含む部分は、SiO2層13によりn-シリコン層67aとn-シリコン層67bとに分離される。MOS型トランジスタ60は、n-シリコン層67bの表面に設けられる。図7に示すように、MOS型トランジスタ60は、n-シリコン層67bの表面に選択的に設けられたp形ソース領域65と、p形ソース領域65と離間してn-シリコン層67bの表面に選択的に設けられたp形ドレイン領域66と、を備える。p形ソース領域65とp形ドレイン領域66との間にはゲート電極64が設けられ、ゲート絶縁膜63を介してn-シリコン層67bの表面に対向する。さらに、p形ソース領域65の表面に接したソース電極61と、p形ドレイン領域66の表面に接したドレイン電極62が設けられる。MOS型トランジスタ60は、SiO2層13の上の薄いn-シリコン層67bに設けられ、シリコン基板3との間の寄生容量が低減される。さらに、p形ソース領域65およびp形ドレイン領域66をSiO2層13に接する深さに形成することにより、ドレインソース間容量CDSを小さくすることができる。これにより、MOS型トランジスタ60の高速動作が可能となる。一方、DMOS型トランジスタ70は、n-シリコン層67cの表面に選択的に設けられたp形ベース領域71と、p形ベース領域71の表面に選択的に設けられたn形ソース領域73と、p形ベース領域71と離間してn-シリコン層67cの表面に選択的に設けられたn形ドレイン領域75と、を備える。n形ソース領域73とn形ドレイン領域75との間には、p形ベース領域71の表面にゲート絶縁膜76を介して対向するゲート電極77が設けられる。n形ソース領域73の側には、n形ソース領域73の表面およびp形ベース領域71の表面に接したソース電極78が設けられる。そして、n形ドレイン領域75の表面には、ドレイン電極79が設けられる。DMOS型トランジスタ70では、ドレインソース間耐圧を向上させるために、p形ベース領域71とn形ドレイン領域75との間に低濃度のn-シリコン層67cを介在させる。そして、p形ベース領域71とn形ドレイン領域75との間のn-シリコン層67cの幅を広くすることによりドレインソース間耐圧を向上させる。そして、n形ソース領域73とn形ドレイン領域75との間のオン抵抗を小さくするために、n-シリコン層67cを厚くする。本実施形態に係る半導体基板10を用いることにより、MOS型トランジスタ60を薄いn-シリコン層67bの表面に形成し、DMOS型トランジスタ70を厚いn-シリコン層67cの表面に形成することができる。これにより、高速動作が求められるロジック用MOSトランジスタと、高耐圧、低オン抵抗が求められる電力用トランジスタとを、SiO2層上に設けられたシリコン層に集積化することが可能となる。上記の実施形態では、シリコン基板上に形成されるSOI構造を例に説明したが、これに限定される訳ではなく、SiC、SiGeなどシリコンを含む半導体材料を用いることができる。また、基板とその上に設けられる半導体層の材料が異なっても良い。半導体層に設けられる素子として、単体のMOS型トランジスタを例に説明したが、複数のトランジスタを含む集積回路でも良い。以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。