"メモリアレイであって、複数のビットラインと、第1ワードラインおよび第2ワードラインを含む複数のワードラインとを備え、前記第1ワードラインは、第1電荷トラップ層に隣接しかつ第1スペーサに隣接する第1ゲート領域を備え、前記第2ワードラインは、第2電荷トラップ層に隣接しかつ第2スペーサに隣接する第2ゲート領域を備え、前記第1電荷トラップ層は前記第1ワードラインより幅広であり、前記第2電荷トラップ層は前記第2ワードラインより幅広であり、さらに、前記第1スペーサと前記第2スペーサおよび前記第1電荷トラップ層と前記第2電荷トラップ層との間の領域は誘電体材料によって埋められる、メモリアレイ。前記第1電荷トラップ層および前記第2電荷トラップ層の各々は、窒化物層を備える、請求項1に記載のメモリアレイ。前記第1電荷トラップ層および前記第2電荷トラップ層の各々は、第1酸化物層および第2酸化物層をさらに備え、前記第1電荷トラップ層および前記第2電荷トラップ層の各々の前記窒化物層は、それぞれ、前記第1電荷トラップ層および前記第2電荷トラップ層の前記第1酸化物層と前記第2酸化物層との間にある、請求項2に記載のメモリアレイ。前記第1電荷トラップ層および前記第2電荷トラップ層の前記窒化物層の各端部に形成された酸化物領域をさらに備え、前記酸化物領域は、前記窒化物層の縁部を超えて前記第1酸化物層および前記第2酸化物層に拡張しない、請求項3に記載のメモリアレイ。前記第1ゲート領域および前記第2ゲート領域の各々はポリシリコンを含む、請求項1に記載のメモリアレイ。ソース/ドレイン領域が形成された基板をさらに備え、前記ソース/ドレイン領域は、前記第1電荷トラップ層と前記第2電荷トラップ層との間に配置される、請求項1に記載のメモリアレイ。メモリデバイスであって、複数のビットラインと、第1ワードラインおよび第2ワードラインを備える複数のワードラインとを備え、前記第1ワードラインは、第1電荷トラップ領域に隣接しかつ第1スペーサに隣接する第1ポリシリコン領域を備え、前記第2ワードラインは、第2電荷トラップ領域に隣接しかつ第2スペーサに隣接する第2ポリシリコン領域を備え、前記第1ポリシリコン領域と前記第2ポリシリコン領域とは、前記第1電荷トラップ領域と前記第2電荷トラップ領域とを離す距離より遠い距離によって離され、さらに、前記第1スペーサと前記第2スペーサおよび前記第1電荷トラップ領域と前記第2電荷トラップ領域との間の領域は誘電体材料によって埋められる、メモリデバイス。前記第1電荷トラップ領域および前記第2電荷トラップ領域は各々、窒化物層を備える、請求項7に記載のメモリデバイス。前記第1電荷トラップ領域および前記第2電荷トラップ領域は各々、第1酸化物層および第2酸化物層をさらに備える、請求項8に記載のメモリデバイス。前記第1電荷トラップ領域および前記第2電荷トラップ領域の前記窒化物層の各端部に形成された酸化物領域をさらに備え、前記酸化物領域は、前記窒化物層の縁部を超えて前記第1酸化物層および前記第2酸化物層に拡張しない、請求項9に記載のメモリデバイス。ソース/ドレイン領域が形成された基板をさらに備え、前記ソース/ドレイン領域は、前記第1電荷トラップ領域と前記第2電荷トラップ領域との間に配置される、請求項7に記載のメモリデバイス。メモリデバイスであって、基板と、第1ゲート領域および隣接する第1スペーサと、第2ゲート領域および隣接する第2スペーサと、前記基板と前記第1ゲート領域との間の第1電荷トラップ領域であって、前記第1ゲート領域の縁部を超えて拡張する、第1電荷トラップ領域と、前記基板と前記第2ゲート領域との間の第2電荷トラップ領域であって、前記第2ゲート領域の縁部を超えて拡張する、第2電荷トラップ領域とを備え、さらに、前記第1スペーサと前記第2スペーサおよび前記第1電荷トラップ領域と前記第2電荷トラップ領域との間の領域は誘電体材料によって埋められる、メモリデバイス。前記第1電荷トラップ領域および前記第2電荷トラップ領域の各々は、窒化物層を備える、請求項12に記載のメモリデバイス。前記第1電荷トラップ領域および前記第2電荷トラップ領域の各々は、第1酸化物層および第2酸化物層をさらに備え、前記窒化物層は、前記第1酸化物層と前記第2酸化物層との間にある、請求項13に記載のメモリデバイス。前記第1ゲート領域と前記第1スペーサとの間の酸化物領域と、前記第1電荷トラップ領域および前記第2電荷トラップ領域の前記窒化物層の各端部に形成された追加の酸化物領域とをさらに備え、前記酸化物領域は、前記窒化物層の縁部で終わって前記第1酸化物層および前記第2酸化物層とは重ならない、請求項14に記載のメモリデバイス。前記第1ゲート領域および前記第2ゲート領域の各々はポリシリコンを含む、請求項12に記載のメモリデバイス。前記基板はソース/ドレイン領域を備え、前記ソース/ドレイン領域は前記第1電荷トラップ領域および前記第2電荷トラップ領域と隣接している、請求項12に記載のメモリデバイス。添付の図面に例示されている本発明の実施形態について、以下、詳細に説明する。以下、本発明をこれらの実施形態に関連して説明するが、これらの実施形態は、本発明を限定することを意図したものではないことを理解されたい。逆に、本発明は、添付の請求の範囲によって定義される本発明の精神および範囲に含まれ得る変更、改良および同等物を包含することを意図している。さらに、以下の本発明の詳細な説明では、本発明の完全な理解を提供するために、具体的な詳細を数多く記載する。しかしながら、本発明は、それらの具体的な詳細がなくとも実現することができる。その他の場合、周知の方法、手順、構成部品および回路については、本発明の態様を不必要に不明瞭にしないように、詳細な説明を省略した。以下の詳細な説明のいくつかの部分は、半導体デバイスを製造するための動作の手順、論理ブロック、プロセス、および他の記号的な表現という観点で表現されている。これらの説明および表現は、半導体デバイス製造における当業者によって用いられて、その作用の実質を他業者に最も有効に伝えるための手段である。本願では、手順、論理ブロック、プロセス等は、所望の結果をもたらす首尾一貫した工程または命令シーケンスであると考えられる。これらの工程は、物理量の物理的な操作を必要とするものである。しかしながら、これらの用語および同様の用語の全ては適切な物理量と関連付けられ、単にこれらの量に適用される便利な標記にすぎないことに留意するべきである。以下の考察から明らかであるように、特に明記しない限り、本出願全体を通して、コーティングする、堆積させる、エッチングする、製造する、インプラントする、洗浄する成長する等の用語を用いた考察は、半導体デバイス製造の行為およびプロセスを指していると理解されたい。図は縮尺通りではなく、図示されている構造およびその構造を形成する様々な層の一部のみを示していると理解されたい。図1は、メモリアレイ100の一部を示している。ここでは、多数のビットライン10,11,12および13と多数のワードライン20,21,22および23を示している。ワードラインは、ビットラインと交差しているが接触はしていない。ビットラインは実質的に互いに平行であり、ワードラインは実質的に互いに平行であってビットラインと垂直である。メモリセルは、ビットラインとワードラインとが交差するポイントにある。メモリアレイ100は、電荷トラップメモリデバイス例えば、フラッシュメモリデバイスに用いることができる。電荷トラップデバイスを電荷トラップNANDデバイスまたはNANDフラッシュと呼ぶこともできる。シャロートレンチアイソレーションSTI:Shallowtrenchisolation領域はビットラインを互いから分離させる。ソース/ドレインSD領域は、各ビットラインに沿ってビットラインの下一対の隣接するワードラインの間に位置する。図2は、図1の軸A-Aに沿ったメモリアレイ100の一部の断面図を示している。2つのワードライン例えば、ワードライン20および21の断面図が示されている。必ずしも全ての層および構造が図2に示されていない。図2の実施形態では、ソース/ドレインSD領域201が基板203に形成される。基板203はシリコン基板であってよく、SD領域201はn型ドーパントでドープされてもよい。ワードライン20を例として、各ワードラインは電荷トラップ領域207に隣接して形成されるゲート領域205を含む。一実施形態では、ゲート領域205はポリシリコンを用いて形成される。スペーサ209はゲート領域205の片側にあり、スペーサ211はそのゲート領域の反対側にある。スペーサ209および211は、誘電体材料を用いて形成することができる。図2の実施形態では、電荷トラップ領域207は、第1酸化物層221、第2酸化物層222および第1酸化物層と第2酸化物層との間に挟まれた窒化物層223を含む。窒化物層223を電荷トラップ層と呼ぶこともできる。電荷トラップ領域207をONO酸化物-窒化物-酸化物層と呼ぶこともできる。窒化物層223は、ゲート領域205の外縁部を超えて著しく拡張する。概して言えば、酸化物層221および222ならびに窒化物層223を含む電荷トラップ領域207は、ゲート領域205の外縁部を超えて拡張する。一実施形態では、電荷トラップ領域207は、スペーサ209および211の外縁部に拡張する。別の見方からすると、ワードライン20とワードライン21とは距離Dによって離されているが電荷トラップ領域207とワードライン21に対する電荷トラップ領域217とは距離Dより短い距離によって離されている。さらなる誘電体材料225をスペーサ209とスペーサ211とに間に堆積させてワードライン20とワードライン21との間のギャップを実質的に埋める。図3もワードライン20および21の断面図であるがメモリアレイの図示された部分内の電荷電子の動きを示している。電子は電荷トラップ領域207によって収集されて消去中にFNFowler-Nordheimトンネリングによって除去される。電荷トラップ領域207がゲート領域205の縁部を超えて延在しているため、ゲート領域205の縁部を通って移動する電子を、スペーサの代わりに電荷トラップ領域で捕獲できるということが重要である。従来のデバイスでは、310および311と表示された領域はスペーサ209および211の一部となる。すなわち、従来のデバイスでは、スペーサ材料は領域310および311を占有する。しかしながら、本発明の実施形態によると、領域310および311は、拡張型電荷トラップONO領域207によって占有される。したがって、従来のデバイスと比較して、より多くの電荷が電荷トラップ領域207内でトラップされる。図3に示すように、従来、スペーサ材料にトラップされたであろう電子は、代わりに電荷トラップ領域207の拡張された長さによって捕獲される。結果的に、より多くのトラップされた電荷が、スペーサ材料にトラップされたまま残る代わりにチャネルに有利に導かれて消去される。したがって、SD領域201内の空乏が減少し、接触抵抗が減少し、それによってSD領域にわたる駆動電流低下が減少する。接触抵抗は、ビットラインに沿って1つのセルから次のセルへと蓄積されて、読み取り動作中に不十分な駆動電流による感知エラーを引き起こし得る。したがって、各メモリセルにわたる電荷トラップ領域内の電荷トラップアップを減少させることによって、ビットラインに沿った全接触抵抗も減少する。接触抵抗を減少させることは、メモリ読み取り動作中における通常の感知電流を保証する。今述べたように電荷トラップ領域207を拡張することは、メモリデバイスのサイズが縮小されるにつれてさらなる利点を与える。例えば、電荷トラップ領域を拡張することによってn接合部例えば、SD領域201はより小さいデバイス内で離されたままである。図4は、本発明の一実施形態による拡張型電荷トラップ領域を有するメモリアレイを製造するための選択されたステップを示すフローチャート400である。他の製造プロセスおよびステップを本明細書中に述べるプロセスおよびステップと共に行ってもよい。すなわち、本明細書中に示しかつ記載するステップの前、間および/または後に多数のプロセスおよびステップがあってもよい。本発明の実施形態をこれらの他のプロセスおよびステップと合わせてその実施形態をあまり摂動することなく実施できることが重要である。概して言えば、本発明の様々な実施形態は、周辺のプロセスおよびステップにあまり影響を与えることなく従来のプロセスの一部を置き換えることができる。ブロック401では、図5にも関連して、第1酸化物層501、窒化物層502および第2酸化物層503を基板203上に堆積させる。その後、ポリシリコンを堆積させ、ポリシリコンの一部を次いで選択的にエッチングで除去して例えば、適切に配置されたマスクを用いてゲート領域例えば、ゲート領域205を形成する。第2酸化物層503で止まるドライエッチを使用してもよい。ブロック402では、一実施形態において、酸化物層505はゲート領域の側面で成長する。ブロック403では、スペーサ材料を堆積させる。図6にも関連して、スペーサ材料、第2酸化物層、窒化物層および第1酸化物層を選択的にエッチングで除去して例えば、ドライエッチを用いてスペーサ例えば、スペーサ209および211および拡張型電荷トラップ領域例えば、電荷トラップ領域207を形成する。ブロック404では、一実施形態において、酸化物層601は電荷トラップ領域の端部で成長する。特に、酸化物層は電荷トラップ窒化物層223の端部で成長する。ブロック405では、イオンインプラントionimplant例えば、nドーパントを隣接するスペーサとスペーサとの間のギャップに堆積させて接合部例えば、SD領域201を形成する。ブロック406では、誘電体膜を堆積させて隣接するワードラインのスペーサとスペーサとの間のギャップを埋める。図6の実施形態では、イオンインプラントは誘電体膜を堆積させる前に行われる。堆積された膜は、図2に示す構造を形成するためにエッチバックされてよもよい。上記したように、今述べた様々なステップの前、それに加えて、およびその後に他のプロセスを行うこともできる。要約すると、本発明による実施形態は、有利なことに、フラッシュメモリデバイスなどのメモリデバイスにおけるプログラミングおよび消去を容易にする拡張型電荷トラップ領域を導入する。本発明の特定の実施形態についての上記記載は、例示および説明を目的として示した。それらの記載は、絶対的であることを意図せず、また、開示した厳密な形態に本発明を限定することも意図しない。当然ながら、上記の教示を踏まえて多くの改良および変形が可能である。実施形態は、本発明の原理とその実用上の用途について、最適に説明し、それにより当業者が、本発明と、考えられる特定の使用に適した多様な改良を伴う多様な実施形態とを最大限に利用することができるように選択および記載された。本発明の範囲は、添付の請求の範囲およびそれらの同等物によって定義されることが意図される。"