入射光を光電変換し蓄積するフォトダイオードと、このフォトダイオードからの信号電荷を読み出すための転送ゲートトランジスタと、この転送ゲートトランジスタから信号電荷が流入し電位変化を生ずるフローティングジャンクションと、このフローティングジャンクションの電位変化を検知するために設けられ、ゲート電極、ドレイン電極および出力ソース電極を有するアンプトランジスタと、前記フローティングジャンクションの電位を一定電位にリセットするために設けられ、前記フローティングジャンクションをソース電極とし、リセットゲート電極および一定電位を規定する電源部を形成するリセットドレイン電極を有するリセットトランジスタと、を備え、前記フローティングジャンクションおよび前記リセットトランジスタのリセットドレイン電極はそれぞれ矩形状のパターンに形成され、前記フローティングジャンクションを形成する矩形状パターンの3辺に前記転送ゲートトランジスタの転送ゲート電極を隣接させ、さらにこの転送ゲート電極の前記フローティングジャンクションとは反対側の辺にそれぞれ1つずつ、合計3個のフォトダイオードを配置し、前記フローティングジャンクションの残り一辺に前記リセットトランジスタのゲート電極を隣接させ、このゲート電極の前記フローティングジャンクションとは反対側の辺に前記矩形状のリセットドレイン電極を配置し、この矩形状のリセットドレイン電極の1辺に前記アンプトランジスタのゲート電極を隣接させ、さらにこのゲート電極の前記リセットドレイン電極とは反対側に、前記アンプトランジスタの出力ソース電極を配置し、前記3個のフォトダイオードを、前記フローティングジャンクション、リセットトランジスタおよびアンプトランジスタからなる共通の出力回路で読み出し、かつ前記リセットトランジスタのリセットドレイン電極と前記アンプトランジスタのドレイン電極とを共通化した基本ブロックを構成し、この基本ブロックを2個準備し、リセットドレインを中心に片方のブロックをほぼ180度回転させることで、2個の基本ブロックのリセットドレインを共有化して組み合わせた、6個のフォトダイオードを基本単位セルとすることを特徴とするCMOSセンサ型の固体撮像素子。複数個の前記基本単位セルを市松状に配列したことを特徴とする請求項1に記載の固体撮像素子。前記市松状に配列されたセル配列中の各基本単位セルに含まれる同じ行に配列されたフォトダイオードに蓄積された電荷を読み出すための前記転送ゲートトランジスタの転送ゲート電極に共通接続された転送ゲート配線と、前記各基本単位セルに含まれる同じ行に配列されたリセットトランジスタのリセットゲート電極に共通接続されたリセット配線と、前記各基本単位セルに含まれる2個の基本ブロックのうちの一方の基本ブロックに含まれる前記アンプトランジスタの出力ソース電極に共通接続された出力配線と、を備えることを特徴とする請求項2に記載の固体撮像素子。前記リセット配線は、前記リセット配線が共通接続されるリセットトランジスタを含む同一の行に配列された基本セルに対し、隣接する行に配列された基本セルに含まれるリセットトランジスタのリセットゲート電極にも共通接続されることを特徴とする請求項3に記載の固体撮像素子。前記リセット配線が共通接続されるリセットトランジスタを含む同一の行に配列された基本セルに対し、隣接する行に配列された基本セルに含まれる転送ゲートトランジスタに共通接続される転送ゲート配線に前記リセットトランジスタのリセット電極を共通接続することにより、転送ゲート配線を前記前記リセット配線と共用することを特徴とする請求項3に記載の固体撮像素子。前記基本単位セルを形成する回路パターンを90度回転させ、これを市松状に配置したことを特徴とする請求項2に記載の固体撮像素子。前記基本単位セルを形成する回路パターンを45度回転させ、これを正方格子状に配置したことを特徴とする請求項2に記載の固体撮像素子。前記基本単位セルを形成する回路パターンに含まれる前記出力回路パターン部分においてフォトダイオードが存在しないことにより欠落した画像信号を、隣接する同色のフォトダイオードの画像情報で補うことを特徴とする請求項2、6又は7のいずれかに記載の固体撮像素子。本発明の実施形態は、微細セルに於いても、白キズ劣化無く、飽和電荷量の劣化を防ぎ、かつシェーディング劣化も抑える固体撮像素子を提供することを目的とする。本発明の実施形態に係る固体撮像素子は、入射光を光電変換し蓄積するフォトダイオードと、このフォトダイオードからの信号電荷を読み出すための転送ゲートトランジスタと、この転送ゲートトランジスタから信号電荷が流入し電位変化を生ずるフローティングジャンクションと、このフローティングジャンクションの電位変化を検知するために設けられ、ゲート電極、ドレイン電極および出力ソース電極を有するアンプトランジスタと、前記フローティングジャンクションの電位を一定電位にリセットするために設けられ、前記フローティングジャンクションをソース電極とし、リセットゲート電極および一定電位を規定する電源部を形成するリセットドレイン電極を有するリセットトランジスタと、を備え、前記フローティングジャンクションおよび前記リセットトランジスタのリセットドレイン電極はそれぞれ矩形状のパターンに形成され、前記フローティングジャンクションを形成する矩形状パターンの3辺に前記転送ゲートトランジスタの転送ゲート電極を隣接させ、さらにこの転送ゲート電極の前記フローティングジャンクションとは反対側の辺にそれぞれ1つずつ、合計3個のフォトダイオードを配置し、前記フローティングジャンクションの残り一辺に前記リセットトランジスタのゲート電極を隣接させ、このゲート電極の前記フローティングジャンクションとは反対側の辺に前記矩形状のリセットドレイン電極を配置し、この矩形状のリセットドレイン電極の1辺に前記アンプトランジスタのゲート電極を隣接させ、さらにこのゲート電極の前記リセットドレイン電極とは反対側に、前記アンプトランジスタの出力ソース電極を配置し、前記3個のフォトダイオードを、前記フローティングジャンクション、リセットトランジスタおよびアンプトランジスタからなる共通の出力回路で読み出し、かつ前記リセットトランジスタのリセットドレイン電極と前記アンプトランジスタのドレイン電極とを共通化した基本ブロックを構成し、この基本ブロックを2個準備し、リセットドレインを中心に片方のブロックをほぼ180度回転させることで、2個の基本ブロックのリセットドレインを共有化して組み合わせた、6個のフォトダイオードを基本単位セルとすることを特徴とするものである。本発明の実施形態に係る固体撮像素子は、6画素1セルを一つのブロックとし、これを市松状に配置した12画素1セルを繰り返し単位として配置したCMOSセンサである。出力回路を複数PDで共有化することにより、PDに隣接したSTI領域の長さを減らし、PD間の素子分離の大部分をイオン注入領域で行う事で、微細セルでも白キズ劣化を防止しつつ、飽和電荷量も確保し、かつ1PD当たりの配線本数を減らし、シェーディング劣化を防止することが可能である。以下に、本発明の実施形態に係る固体撮像素子について、図面を参照して詳細に説明する。第1の実施形態図1は、第1の実施形態に係る固体撮像素子を構成する基本セルの等価回路図である。6つのフォトダイオードPDPD11、PD12、PD21、PD22、PD31、PD32は、左右2つに分かれており、左側のPD11、PD21、PD31は転送ゲートトランジスタTG11、TG21、TG31を介しフローティングジャンクションFJ1に連結されている。右側のPD12、PD22、PD32はTG12、TG22、TG32を介しFJ2に連結されている。FJ1、FJ2はそれぞれリセットトランジスタRS1、RS2を介し共通のリセットドレイン端子RDに左右から連結されている。出力アンプトランジスタAmpのゲートAmp1、Amp2の上下から共通のドレインに連結しており、この共通のドレインはRDで兼ねる。FJ1、FJ2はそれぞれAmp1、Amp2のゲートに連結されており、FJ1、FJ2の電位変化を出力ソース電極OS1、OS2より外部に出力される。OS1、OS2はそれぞれ縦方向に伸びる出力信号線LOS1、LOS2に連結されている。LOS1、LOS2の先には、回路は図示されていないが負荷MOSL-MOSがある。また水平方向の同一ライン上のTG11、TG12は読み出しラインTG1、同様に水平方向の同一ライン上のTG21、TG22は読み出しラインTG2、水平方向の同一ライン上のTG31、TG32は読み出しラインTG3に連結されている。図1は6画素で1つのRDを共有化する構造であり、以下6画素1セル構造と称する。図1に示す基本セルの等価回路のレイアウトを図2に示す。特徴的な事はFJ1の4辺の内3辺にTG11、TG21、TG31を配置し、その先にPD11、PD21、PD31が配置されている。FJ1の残り1辺にはRS1が隣接配置され、RS1のFJ1と対向するドレイン側にはRDが配置されている。このRDをセンターに3画素1セルブロックを水平方向に180度回転させた3画素1セルをもう一つ配置させる。即ちRDのRS1と対向した位置にRS2を配置されている。RS2のRDと対向する辺にFJ2が配置され、FJ2の4辺の内3辺にTG12、TG22、TG32を配置し、その先にPD12、PD22、PD32が配置されている。一方RDの上下2辺にはAmpトランジスタのゲートAmp1、Amp2が隣接配置されている。Amp1、Amp2はそれぞれFJ1、FJ2と連結連結配線は図示せずされている。Amp1、Amp2のソース側にはソース電極OS1、OS2が配置され、これと連結され縦方向に出力信号線LOS1、LOS2図示せずが伸びる。それぞれPDと出力回路のOS間の素子分離はSTIで行われる。一方PD間の素子分離は、イオン注入方法で形成された不純物領域以下チャネルストッパーと称しCSと略すで素子分離を行う。図2に示す6画素1セルのレイアウトに於いては、隣接するセル配置を考慮すると、正方格子状に配置するよりは斜め方向にシフトさせ配置させると収まりが良くなる。この実用的な配置構造につき、図3を用い等価回路を説明する。図3は図1の6画素1セルを一つのブロックとして、斜め方向に2つのブロックを隣接させた等価回路である。所謂12画素1セルの等価回路になる。ここで、1ブロック目のPD31、PD32に隣接し、2ブロック目のPD11、PD12が同一水平ライン上に配置されている。2ブロック目の読み出しラインTG、出力ソース電極OSはそれぞれ1ブロック目と区別するため、TG1’、OS1’と示している。図3の12画素1セルを繰り返し配置した等価回路を図4に示す。図に於いて同一水平ライン上のPDは同じ記号にて示す。例えばPD11、PD12はPD1と呼ぶ。図3では1ブロック目のPD31、PD32に隣接し、2ブロック目のPD11、PD12があるが、図4では同一ライン上なのでPD3と示している。これに伴い、TG3とTG1’は同一読み出しタイミングとし、TG3で示し、2ブロック目のTG2’、TG3’はそれぞれTG4、TG5と示している。TG5は3ブロック目のTG1と同じ配線である。順次3ブロック目のTG2、TG3に相当する配線はTG6、TG7となり、TG7は4ブロック目のTG1’に対応する。図4に示す等価回路で特徴的な事は、斜め方向に隣接した2つのブロックが常にセットで出力回路がONになるようにTGが開く構成になっていることである。このためRSは2つのブロックのRS共通でリセットしていく配線になっている。また図3の出力信号線OS1’、OS2’は図4では、12画素1セルレイアウトのイメージでOS3、OS4と表記した。図4の12画素1セルの繰り返し等価回路図のレイアウトを図5に示す。図5では、色フィルタ配置の一例も合わせて表現している。色フィルタは輝度成分比率の高いGreen画素の数量を増やし、色信号を作り出すRed、Blueは人の眼の色解像度が低い事を利用し、数量をGreenの1/2に絞っている。斜め方向に隣接した2つのブロックの出力回路で同時に読み出されるPDに対しては、色フィルタの色情報を示すR、G、Bの文字の横に、読み出し情報1、2、3の数字を付記し表現している。即ち隣接する縦方向ラインの同じ数字の画素には、図4で示す同じTG配線により読み出し信号が印加され、同時に読み出される。この表記は以下の図面でも同じである。図5に示すレイアウトに対応した図4の等価回路図のPDに、上記に示した色情報と読み出し情報を付記した図を図6に示す。次に、図2~図6により説明した本実施形態に係る撮像素子の従来の撮像素子にはない特徴について説明する。本実施形態の撮像素子における基本ブロックである図2に示す6画素1セル構造においては、トランジスタの数として、6個のTG、2個のRS、2個のAmpを含んでおり、いわゆる、6画素10トランジスタ構造である。したがって、1つの画素PD当たり1.67個のトランジスタとなる。またRDを共有化しているため、6画素当たり1つのRDとなってRDの占有面積が減るため、1セル当たりのPDの専有面積割合が増える。また画素配置にも特徴があり、6画素で出力回路を囲むように画素が配置されている。隣接PDの一部を破線で示しているが、一つのPDの直交する3辺は他のPDと隣接しており、残り1辺もその一部がTGや他のPDに隣接し、残った部分で出力回路に隣接している。図ではこの残り1辺が更に鈍角で交差する3辺に別れ、それぞれPD、TG、出力回路のOSの素子分離領域STIと隣接している。このように一つのPDの直交する3辺が隣接するPDと接している為、これらの隣接するPD間についてはイオン注入方法で形成された不純物領域で素子分離を行う事が出来る。この点についてさらに詳細に説明すると、出力回路部では周辺の電位が信号レベルに影響するため、素子分離を強化させる必要があり、その素子分離にはSTIが使われる。しかしながらPD間の素子分離では、PDの電位井戸の壁を形成する目的で形成されるため、壁の高さが多少変動しても、通常の撮像状態では光電変換や信号電荷の蓄積には影響しない。飽和状態で隣接PDへ過剰電荷が漏れ込む懸念が有るが、閉じた状態でのTG電位を制御少し開き気味にすることで、過剰な電荷をFJに流すように出来、これは信号電荷の読み出しの直前にRSを開いてRDで捨てる事が出来、画質劣化を抑える事が出来る。次に、PDの周囲の素子との分離にSTIを使わないメリットを示す。背景技術の項で説明したように、STIの問題点として白キズと飽和電荷量のトレードオフにより、微細化が進むにつて素子の特性が大幅に劣化していた。特にそのしわ寄せは白キズに影響し、大規模なキズ補正を行うため、周辺回路に負荷が掛かり、また画像が不自然になる問題があった。本実施形態では素子分離がイオン注入だけで形成でき、半導体基板に対するダメージは熱処理アニールすることで容易に回復でき、ダメージの少ない素子分離が可能となる為、白キズマージンが大幅に向上する。また素子分離幅も解像限界の抜きパターンで決める事が出来る。これはPDの実効的な面積縮小を抑制でき、PDの飽和電荷量の減少の抑制に繋がる。本実施形態に係る撮像素子の他の特徴としては、画素ピッチがほぼPDの大きさで決まり微細化に向いている。またFJ1からAmp1までの距離FJ2からAmp2までの距離も同様は近傍に隣接して配置されているため配線長を短くでき、FJに寄生する静電容量を減らし、アンプゲインを高める事も出来る。第2の実施形態図7は本発明の他の実施形態に係る固体撮像素子の等価回路図であり、図6に示す12画素1セルを繰り返し配置した等価回路図に於いて、RS配線をTG配線と共有化した回路図を示している。TG配線を介して読み出しパルス信号を印加しPDから信号電荷を読み出す際に、同じパルスを次の出力ブロックのRSと共有化する事により、次のブロックのPDからの信号電荷の読み出しに先立って行われるFJのリセット動作を兼用する事が出来る。図8は図7に示した等価回路での読み出しパルス信号TGとリセットパルス信号RSのタイミングチャートを示す。図に於いてTGでの読み出しタイミングを実線で、その読み出しパルス信号TGで次のラインのFJをリセットRSするタイミングを破線で示す。実線、破線の上に付記したR1、G1なる記号は破線のタイミングでR1、G1画素を読み出す回路ブロックのFJをRSするタイミングを示し、実線のタイミングでその読み出しパルス信号でPDからFJへの読み出しが行われる事を示している。レイアウトではR1、B1が同じライン上にあり同時に出てくるが、これはR1で代表して示している。RSを掛けるために、TGの読み出し後余分のパルスを印加している。図8の下に表記した4ラインはOS1、OS2、OS3、OS4に上記の読み出しパルス信号TGのタイミングで出力される画素の色情報と読み出し情報を示している。これは図7の画素に付記したものと同じである。図9は本発明の他の実施形態に係る固体撮像素子のパターンレイアウトを示す平面図で、図5に示した12画素1セルを繰り返し配置したレイアウトと水平走査線の構成を示す。画素配置に於いて、RとB画素と同じ走査線上の画素数はG画素の同じ走査線上の画素数の半分である。これは出力回路がRとB画素ライン上にある為である。この出力回路部分の画素の抜けを補正する一例を図9により説明する。即ち出力回路の上下に隣接した画素は共にG画素、G3、G3およびG2、G2であり、これらを平均化処理し仮想G以下Grと呼ぶを作ることで、水平走査線上の画素数を揃える事が出来る。この仮想Grで埋め込んだ際の各画素の色フィルタ配置を図10に示す。同図において破線で囲われた矩形Gが上記方法で作成した仮想Grである。また図9右下の部分には、マイクロレンズの形状の一例も合わせて記載してある。次に、図9に示した実施形態を参照してその特徴を配線本数の観点から説明する。図7に示す読み出し配線TGとリセット配線RSの共通化配置を使うと、図9の右端に記したように、水平方向に走る配線はTG1、TG2、TG3、RDの4本配線の繰り返しである。なお、TG1、TG2、TG3、RDの配線は図9には明示されていないが、PD間の間隙部に沿って配線されている。また水平走査線はL1、L2、L3、L4の4本である。太い破線で囲まれた12画素1セルに於いて、下端の2画素G2、G2を走る水平走査線は、上端の2画素G1、G1を走る水平走査線L1と同じ繰り返しとなり、やはり4本の繰り返しである。一方縦方向に走る出力信号線はLOS1、LOS2、LOS3、LOS4で示すように、やはり4本の繰り返しである。なお、LOS1、LOS2、LOS3、LOS4の配線についても図9には明示されていないが、PD間の間隙部に沿って配線されている。この水平走査線4本に対し、水平方向の配線も4本ということは、一画素当たり水平方向には1本の配線が走っている事を意味する。また縦方向も同様に4画素周期で4本の出力信号線が走っている。これは一画素PD当たり垂直方向にも1本の配線が走っている事を意味する。この様に本願では画素の周囲に水平垂直方向に1本ずつの配線が走っている。一方、従来の2画素1セル構造の配線の本数は、本願と同様にリセット配線RSと読み出し配線TGを共通化した前提で、水平方向は2画素当たり2TG、1RDであり、垂直方向は1画素当たり1本の出力配線となる。従って1画素当たり、水平方向には1.5本の配線、縦方向には1本の出力配線となる。この実施形態に於ける、配線本数の減少はPDに取り込まれる入射光の収集効率向上をもたらし、画面周辺部でのシェーディング劣化を抑制できる。これらは微細セル化になる程効果が顕著になる。第3の実施形態図11は本発明の他の実施形態に係る固体撮像素子のパターンレイアウトを示す平面図である。この固体撮像素子のパターンレイアウトは、図5に示した12画素1セルの繰り返しブロックを90度回転させて配置したレイアウトであり、色フィルタの色情報を示すR、G、Bの文字の横に、読み出し情報1、2、3、1’、2’、3’の数字を付記し表現している。画素からの読み出しは斜め方向に隣接する出力回路から2個ずつ、4画素単位OS1、OS2、OS3、OS4で出力する方式を取っており、読み出し情報としては、従来の1、2、3に加え、1’、2’、3’で付記した。図12は本発明のさらに他の実施形態に係る固体撮像素子のパターンレイアウトを示す平面図である。この固体撮像素子のパターンレイアウトは、図5に示した12画素1セルの繰り返しブロックを45度回転させて配置したレイアウトであり、色フィルタの色情報を示すR、G、Bの文字の横に、読み出し情報1、2、3、1’、2’、3’の数字を付記し表現している。画素からの読み出しは水平方向に隣接する出力回路から2個ずつ、4画素単位OS1、OS2、OS3、OS4で出力する方式を取っており、図11と同様に読み出し情報としては、従来の1、2、3に加え、1’、2’、3’で付記した。以上本発明の実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。例えば、図2に示す6画素1セルを単純に縦方向、横方向に正方格子状に配置しても良く、その隙間のスペースはPDを拡大することで充足した配置を取る事が出来る。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の趣旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。特に色フィルタの配置や、その読み出しの画素の組み合わせは色々な変形が可能である。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。