少なくとも2つの論理回路と、前段の前記論理回路と後段の前記論理回路との間を電気的に接続可能とする抵抗変化型不揮発素子とを備え、前記抵抗変化型不揮発素子は、抵抗値が電気的に書き換え可能であり、前記抵抗値が高抵抗状態から低抵抗状態へ遷移するために必要な印加電圧もしくは電流の方向と、低抵抗状態から高抵抗状態へ遷移するために必要な印加電圧もしくは電流の方向とが逆の関係にあるような両極型の遷移特性を有し、前記前段の論理回路は、前記前段の論理回路から出力され前記抵抗変化型不揮発素子を介して流れる信号電流のピーク値が、前記抵抗変化型不揮発素子が低抵抗状態に遷移する方向に大きく逆方向に小さくなるような駆動能力を有するように構成されることを特徴とする半導体装置。前記前段の論理回路は、前記駆動能力を満足するそれぞれ飽和電流特性を有するp型およびn型トランジスタを前記抵抗変化型不揮発素子の電流供給端に対応させて備えることを特徴とする請求項1に記載の半導体装置。前記飽和電流特性は、それぞれの前記p型およびn型トランジスタのゲート長の比もしくはゲート幅の比によって定められることを特徴とする請求項2記載の半導体装置。それぞれの前記p型およびn型トランジスタに対する飽和電流の比は、1を超え2以上の所定値以下であることを特徴とする請求項2または3に記載の半導体装置。それぞれの前記p型およびn型トランジスタに対する飽和電流の比は、2であることを特徴とする請求項4に記載の半導体装置。前記p型およびn型トランジスタをそれぞれ構成するN型およびP型ウェル領域のゲート幅方向の長さの比が、前記飽和電流の比を満足するように構成されることを特徴とする請求項4または5に記載の半導体装置。前記抵抗変化型不揮発素子の電流供給端に対応して備えられたp型およびn型トランジスタは、前記前段の論理回路におけるバッファ回路を構成することを特徴とする請求項2乃至6のいずれか一に記載の半導体装置。前記抵抗変化型不揮発素子の電流供給端に対応して備えられたp型およびn型トランジスタは、前記前段の論理回路におけるバッファ回路と前記抵抗変化型不揮発素子の電流供給端との間に挿入されるトランスファゲートを構成することを特徴とする請求項2乃至6のいずれか一に記載の半導体装置。前記後段の論理回路は、前記後段の論理回路における前記抵抗変化型不揮発素子の接続端に対応する論理閾値が前記前段の論理回路の駆動端の論理閾値と同一であるように構成されることを特徴とする請求項1乃至8のいずれか一に記載の半導体装置。複数の前記抵抗変化型不揮発素子をクロスバスイッチとしてマトリクス状に備え、マトリクスの行方向および列方向における前記抵抗変化型不揮発素子との接続線にそれぞれ対応させて前段の前記論理回路と後段の前記論理回路をそれぞれ備え、複数の前記抵抗変化型不揮発素子をそれぞれ高抵抗状態あるいは低抵抗状態に設定することで所望の再構成可能な論理回路を構成することを特徴とする請求項1乃至9のいずれか一に記載の半導体装置。以下の分析は本発明において与えられる。特許文献1及び非特許文献1に記載のバイポーラ型2端子型抵抗変化素子は、外部電圧電流によって、低抵抗状態と高抵抗状態とを可逆的に遷移させるため、論理回路の信号経路中に組みこんだ際に極性を有する。書込み後の通常動作時においては、所望の論理回路を低抗状態の抵抗変化素子により結線して信号が伝播されるため、低抵抗状態の抵抗変化素子には次段の論理回路を駆動するためのパルス電流が流れる。このパルス電流が抵抗変化素子を流れる方向は、接続する論理回路の種類によって異なる。たとえば、抵抗変化素子に実質的に直流電流が流れないCMOS回路で論理回路を作成する場合であっても、抵抗変化素子には次段の論理回路を充放電するための充放電パルス電流が流れる。ところで、非特許文献1において、バイポーラ型の抵抗変化型不揮発素子において、低抵抗状態への書込み方向と同じ方向の直流電流は低抵抗状態の保持を劣化させるストレスとならないが、逆方向の直流電流は保持を劣化するストレスとなることが示されている。すなわち、リセット電流と同じ方向の電流は、リセット電流より低い電流値においても、ある有限時間内に抵抗変化素子を低抵抗状態から高抵抗状態へ変化させる信頼性上のストレス要因となることが考えられる。したがって、通常動作時の電流はこのような意図しない変化が生じないように設定される必要がある。抵抗変化素子を論理回路の結線スイッチに使用する場合、このような通常動作時の動作電流では、実用的な時間の範囲たとえば10年間では低抵抗状態の保持に問題が起こらないように設計されるべきものである。この場合、ストレスに対する保持特性を改善しようとすると、その分リセット電流も大きくしなければならないという設計上の制約が生じることになる。本発明の目的は、上述した課題を解決し、高信頼化が可能な抵抗変化型不揮発素子を含む半導体装置を提供することである。はじめに、従来のCMOS論理回路と本発明における抵抗変化型不揮発素子が接続されたCMOS論理回路とで、nFETとpFETの飽和電流の比がどのように設計されるかについて説明する。通常のCMOS論理回路では、遅延時間と素子の占有面積の観点から、nFETとpFETの飽和電流の比をおおむね1とすることが一般的である。例えば、CMOS論理インバータの遅延時間τは、パルスの立ち上がり遅延時間τrと立下り遅延時間τfの和であると考えて、下記式1で表される。τ=τrτf∝βnβp/βnβp―――式1ここでβnおよびβpは、それぞれnFETおよびpFETにおける利得係数である。また、利得係数βと飽和電流Idsatとの関係は、電源電圧Vddとトランジスタの閾値電圧Vthを用いて以下のように表される。Idsatn=1/2βnVdd-Vthn2―――式2さらに、利得係数βは、移動度μ、ゲート酸化膜厚Cox、ゲート長L、ゲート幅Wを用いて以下のように表される。βn=μnCoxWn/Ln―――式3上記各式ではnFETに対して扱ったが、pFETに関しても同様である。式3から分かるとおり、ゲート酸化膜厚Cox、移動度μ、ゲート長Lおよびゲートオーバドライブ電圧Vdd-Vthは、プロセスに固有のパラメータであり、自由に設計できるパラメータは、実質的にゲート幅Wである。ここで、式1をゲート幅Wに関して書き直すと、以下のようになる。τ∝AWnWp/AWnWp―――式4ただし、A=μn/μp―――式5式4から分かるとおり、遅延時間τは、ゲート幅Wを大きくするほど短くすることができる。この場合、WnとWpの和が一定という条件を課すと、Wp=AWnであるときに最小となることが分かる。ここでpFETに対するnFETの移動度μの比Aは、1<A<2程度であるので、式6で表されるようにゲート幅を設計すると、ゲート幅に対する遅延時間の効率がもっとも高くなる。Wn<Wp<2Wn―――式6したがって、通常のCMOS論理回路では、nFETとpFETのゲート幅の関係は、式6を満足するようにnFETに対しpFETが大きくなるように設計し、Idsatn≒Idsatpを満足するように設計される。図2は、インバータ論理回路に結線された抵抗変化型不揮発素子以下、単に抵抗変化素子と略すの基本的な回路図を示す。簡単のためにすべての回路は記されていない。図2では抵抗変化素子201は、前段のインバータ202と次段のインバータ203に接続され、さらに抵抗変化素子201の書き込み用トランジスタ群204に接続されている。また、バイポーラ型の特性を表すために抵抗変化素子201において正極205を黒棒で現す。この例では正極は次段のインバータ203に接続されている。図2では、書き込み用トランジスタ群204によって、抵抗変化素子201は低抵抗状態に設定されている状態にあるものとする。前段のインバータ202を経由して論理信号を次段のインバータ203に伝達する場合、次段のインバータ203のゲート容量Cgateおよび抵抗変化素子201から次段のインバータまでの浮遊容量Cstrayを充放電するための電流が抵抗変化素子201に流れる。この様子を図3によりさらに詳しく説明する。前段のインバータ202がLowレベルからHighレベルの信号を出力するとき、前段のインバータ202を構成するnFET207がカットオフ状態となりpFET206が飽和状態となって、抵抗変化素子201を通じてCgateおよびCstrayが充電される。このとき抵抗変化素子201には負極から正極に向けてストレス性の電流Iが流れる。逆に、前段のインバータ202がLowレベルを出力するとき、pFET206がカットオフ状態となりnFET207が飽和状態となるため、nFET207を通じてCgateおよびCstrayが放電される。この際には、正極から負極に向けて非ストレス性の電流I-が流れる。以上の動作における抵抗変化素子を流れる電流I、I-のパルス波形は、図4のようになる。ここで、不揮発型抵抗変化素子の低抵抗時の信頼性を向上させるためには、ストレス性の電流Iは、破線で示すように抑圧されることが好ましい。次に、抵抗変化素子の低抵抗状態の信頼性を議論するために、配線の平均故障時間MTFを、式7に示すブラックの関係式Black’slawを使って考察する。MTF=A1/JnexpEa/kT―――式7ここで、Aは比例定数、Jは電流密度、nは1より大きい実数、Eaは活性化エネルギー、kはボルツマン定数、Tは温度である。パルス電流の場合、Jは充放電電流Itを使って式8のように表される。なお、Tcycleは信号周期である。ここで非ストレス性の電流I-は、MTFに影響を与えないと考えると、バイポーラ型抵抗変化素子のMFTについて式9のようになると考えられる。ここで重要な点は、CgateCstrayが一定であるので、仮にn=1であればどのようなβpに対してもMTFは一定となる。しかし、実際には電流値はMTFに対して線形以上の効果を持ちn>1であるで、βpが小さいほどMTFは下に凸の関数で改善する。一方、信号の遅延時間の観点からは、βnとβpを同時に小さくした場合、論理回路の遅延時間が許容できないほど増加してしまう。本願発明者らは、これらに対する改善策を検討し、MTFに影響の少ないβnによって論理回路の遅延時間を設計し、βpをβnよりも小さくすることが望ましいことを明らかにした。また、遅延時間を最小とするためには、次段の論理回路の論理閾値は、前段の論理回路の論理閾値と同程度とすることが望ましいことを明らかにした。本発明の1つのアスペクト側面に係る半導体装置は、少なくとも2つの論理回路と、前段の論理回路と後段の論理回路との間を電気的に接続可能とする抵抗変化型不揮発素子とを備え、抵抗変化型不揮発素子は、抵抗値が電気的に書き換え可能であり、抵抗値が高抵抗状態から低抵抗状態へ遷移するために必要な印加電圧もしくは電流の方向と、低抵抗状態から高抵抗状態へ遷移するために必要な印加電圧もしくは電流の方向とが逆の関係にあるような両極型の遷移特性を有し、前段の論理回路は、前段の論理回路から出力され抵抗変化型不揮発素子を介して流れる信号電流のピーク値が、抵抗変化型不揮発素子が低抵抗状態に遷移する方向に大きく逆方向に小さくなるような駆動能力を有するように構成される。本発明によれば、不揮発型抵抗変化素子の低抵抗時の信頼性を向上させることができる。以下、本発明を実施するための形態について、概説する。なお、以下の概説に付記した図面参照符号は、専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。本発明の一実施形態に係る半導体装置は、少なくとも2つの論理回路図5の15、16に相当と、前段の論理回路と後段の論理回路との間を電気的に接続可能とする抵抗変化型不揮発素子図5の14とを備え、抵抗変化型不揮発素子は、抵抗値が電気的に書き換え可能であり、抵抗値が高抵抗状態から低抵抗状態へ遷移するために必要な印加電圧もしくは電流の方向と、低抵抗状態から高抵抗状態へ遷移するために必要な印加電圧もしくは電流の方向とが逆の関係にあるような両極型の遷移特性を有し、前段の論理回路図5の15は、前段の論理回路から出力され抵抗変化型不揮発素子を介して流れる信号電流のピーク値が、抵抗変化型不揮発素子が低抵抗状態に遷移する方向に大きく逆方向に小さくなるような駆動能力を有するように構成される。半導体装置において、前段の論理回路は、駆動能力を満足するそれぞれ飽和電流特性を有するp型およびn型トランジスタ図6の31、32または33、34を抵抗変化型不揮発素子の電流供給端に対応させて備えるようにしてもよい。半導体装置において、飽和電流特性は、それぞれのp型およびn型トランジスタのゲート長の比もしくはゲート幅の比によって定められるようにしてもよい。半導体装置において、それぞれのp型およびn型トランジスタに対する飽和電流の比は、1を超え2以上の所定値以下であるようにしてもよい。半導体装置において、それぞれのp型およびn型トランジスタに対する飽和電流の比は、2であるようにしてもよい。半導体装置において、p型およびn型トランジスタをそれぞれ構成するN型およびP型ウェル領域のゲート幅方向の長さの比が、飽和電流の比を満足するように構成されるようにしてもよい。半導体装置において、抵抗変化型不揮発素子の電流供給端に対応して備えられたp型およびn型トランジスタは、前段の論理回路におけるバッファ回路図6の30を構成するようにしてもよい。半導体装置において、抵抗変化型不揮発素子の電流供給端に対応して備えられたp型およびn型トランジスタは、前段の論理回路におけるバッファ回路と抵抗変化型不揮発素子の電流供給端との間に挿入されるトランスファゲート図6の29を構成するようにしてもよい。半導体装置において、後段の論理回路は、後段の論理回路における抵抗変化型不揮発素子の接続端に対応する論理閾値が前段の論理回路の駆動端の論理閾値と同一であるように構成されるようにしてもよい。半導体装置において、複数の抵抗変化型不揮発素子をクロスバスイッチとしてマトリクス状に備え、マトリクスの行方向および列方向における抵抗変化型不揮発素子との接続線にそれぞれ対応させて前段の論理回路と後段の論理回路をそれぞれ備え、複数の抵抗変化型不揮発素子をそれぞれ高抵抗状態あるいは低抵抗状態に設定することで所望の再構成可能な論理回路を構成するようにしてもよい。本発明の他の実施形態に係る半導体装置は、複数の論理回路と、論理回路同士を電気的に接続する複数の抵抗変化型不揮発素子とを含む再構成可能論理回路において、抵抗変化型不揮発素子の抵抗値は電気的に書き換え可能であり、抵抗値が高抵抗状態から低抵抗状態へ遷移するために必要な外部印加電圧もしくは電流の方向と、低抵抗状態から高抵抗状態へ遷移するために必要な外部印加電圧もしくは電流の方向が逆の関係にあるような両極型バイポーラ型の遷移特性を有し、論理回路から出力され抵抗変化型不揮発素子を介して流れる信号電流のピーク値が、抵抗変化型不揮発素子が低抵抗状態に遷移する方向に大きく逆方向に小さくなるような関係に揃えて設計される。また半導体装置は、論理回路は相補型電界効果トランジスタから構成され、信号電流のピーク値が関係を満足するようにp型トランジスタおよびn型トランジスタの飽和電流が設計されることが好ましい。また半導体装置は、飽和電流の関係は、相補型電界トランジスタのゲート長の比もしくはゲート幅の比によって満されることが好ましい。また半導体装置は、飽和電流の比は、抵抗変化型不揮発素子に接続される論理回路部で特異的に大きく2以上であり、不揮発型抵抗変化素子に接続されない論理回路部の飽和電流の比はこれよりも平均的に小さく1に近いことが好ましい。また半導体装置は、抵抗変化型不揮発素子に接続される論理回路部を構成するP型ウェル領域およびN型ウェル領域の高さの比が、飽和電流の比を満足するように、他の論理回路部とは異なって設計されることが好ましい。また半導体装置、不揮発型抵抗変化素子を介して前段の論理回路から信号が入力される論理回路の論理閾値は、前段の論理回路と同程度に設計されることが好ましい。以下、本発明の半導体装置の実施例につき、図を参照しながら詳細に説明する。なおここに開示する実施例における各部分の構成は、それぞれ主要な部分のみを例示しており、実際の半導体装置には本実施例には明示されないさまざまな部分を含んでなるものとする。また、ここに開示する実施例における各部を構成する材料および形状は、本発明の主旨を変えない範囲でさまざまに変更可能である。図5は、本発明の第1の実施例に係る半導体装置の回路図である。図5において、半導体装置は、クロスバスイッチ部11、複数の入力ドライバ15、複数の出力ドライバ16を備える。クロスバスイッチ部11は、マトリクス状アレイ状に抵抗変化素子14を備え、横方向に並んだ抵抗変化素子14における負極を共通に入力線12を介して入力ドライバ15に接続する。また、縦方向に並んだ抵抗変化素子14における正極を共通に出力線13を介して出力ドライバ16に接続する。このような構成の半導体装置において、クロスバスイッチ部11内の抵抗変化素子14を高抵抗状態あるいは低抵抗状態に設定することで、複数の入力線12と複数の出力線13を任意に結線可能なクロスバスイッチを形成して再構成論理回路とすることができる。図6は、入力ドライバの回路図である。入力ドライバ15は、信号入力線17、前段の論理回路の論理信号を伝えるための出力バッファ回路30、抵抗変化素子14を所望の状態に書き込むための、書き込み用デコーダ信号入力24、書き込み時に出力バッファ回路30を切り離すためのパストランジスタトランスファゲート29、抵抗変化素子のリセット用電圧出力ドライバ26、抵抗変化素子のセット用グランド電圧出力ドライバ27、書き込み時の非選択抵抗変化素子の書き込み干渉防止用のホールド電圧出力ドライバ28、クロスバスイッチ部11への信号出力線である入力線12、を少なくとも含む。出力バッファ回路30は、CMOSインバータ回路を構成するpFET31、nFET32を備え、信号入力線17の信号を反転増幅してパストランジスタ29に出力する。パストランジスタ29は、ソース、ドレインをそれぞれ共通接続するpFET33、nFET34を備え、pFET33のゲートには、インバータ35を介してnFET34のゲートの信号の反転信号が与えられる。パストランジスタ29は、信号24aによって出力バッファ回路30の出力信号を入力線12に伝達するか否かを制御する。リセット用電圧出力ドライバ26は、信号24bによって電圧Vresetを入力線12に与えるか否かを制御する。セット用グランド電圧出力ドライバ27は、信号24cによって接地電位Gndを入力線12に与えるか否かを制御する。ホールド電圧出力ドライバ28は、信号24dによってホールド電圧Vholdを入力線12に与えるか否かを制御する。図7は、出力ドライバの回路図である。出力ドライバ16は、クロスバスイッチ部からの信号入力線である出力線13、次段の論理回路の論理信号を伝えるための入力バッファ回路40、信号出力線18、抵抗変化素子を所望の状態に書き込むための、書き込み用デコーダ信号入力44、抵抗変化素子のセット用電圧出力ドライバ46、抵抗変化素子のリセット用グランド電圧出力ドライバ47、書き込み時の非選択抵抗変化素子の書き込み干渉防止用のホールド電圧出力ドライバ48を少なくとも含む。入力バッファ回路40は、CMOSインバータ回路を構成するpFET41、nFET42を備え、出力線13の信号を反転増幅して信号出力線18に出力する。セット用電圧出力ドライバ46は、信号44bによって電圧Vsetを出力線13に与えるか否かを制御する。リセット用グランド電圧出力ドライバ47は、信号44cによって接地電位Gndを出力線13に与えるか否かを制御する。ホールド電圧出力ドライバ48は、信号44dによってホールド電圧Vholdを出力線13に与えるか否かを制御する。次に、選択された抵抗変化素子を低抵抗状態へ書き込む際の入力ドライバ15および出力ドライバ16の動作について説明する。図8において、中央に示された抵抗変化素子14aを低抵抗状態に書き込むものとする。この場合、選択される抵抗変化素子14aに接続される入力ドライバ15中のセット用グランド電圧出力ドライバ27をオンとし、抵抗変化素子14aに接続される出力ドライバ16中のセット用電圧出力ドライバ46をオンとする。これによって、抵抗変化素子14aの正極にセット電圧Vsetが与えられ、負極にグランド電圧Gndが与えられ、抵抗変化素子14aが低抵抗状態へと遷移する。そのほかの選択されない抵抗変化素子に対応する入力ドライバ15および出力ドライバ16に関しては、入力ドライバ15中のホールド電圧出力ドライバ28をオンとし、出力ドライバ16中のホールド電圧出力ドライバ48をオンとする。これによって、そのほかの選択されない抵抗変化素子の正極および負極には、誤書き込みを防ぐために、ホールド電圧Vholdが与えられる。この場合、最も適切なホールド電圧Vholdは、1/2Vsetである。このようにホールド電圧Vholdを与えることで、書き込み干渉が発生することなく、選択した抵抗変化素子14aのみを低抵抗状態に遷移させることができる。逆に、選択する抵抗変化素子の負極にVreset、正極にグランド電圧Gndを与えると、抵抗変化素子を高抵抗状態に遷移させることができる。なお、図5では、抵抗変化素子の負極が入力ドライバ15に、正極が出力ドライバ16に接続されているが、逆の接続関係の場合は入力ドライバ、出力ドライバが持つそれぞれのセット電圧リセット電圧出力ドライバをそれぞれ逆のドライバに置くことになる。図9に低抵抗状態の抵抗変化素子14aを介して前段の論理回路と次段の論理回路とを接続した回路図を示す。低抵抗状態の抵抗変化素子14aに流れるストレス性の電流パルスのピーク値を抑制するために、出力バッファ回路30のpFET31の利得係数βpをnFET32の利得係数βnよりも小さくするようにβn/βp>1、それぞれのゲート幅を設計する。また、遅延時間の増大を防ぐために、次段の論理回路の入力バッファ回路40のpFET41の利得係数とnFET42の利得係数の比を前段の論理回路と同程度に設計することが望ましい。このようにすることで、出力バッファ回路30と入力バッファ回路40の論理閾値が等しくなり、pFETの利得係数を小さくすることによる遅延時間の増大を抑制することができる。以上の場合において、好適な利得係数の比βn/βpは、1を超え2以上の所定値以下とする。ここで、利得係数の比βn/βpを大きく取りすぎると、論理振幅がフルスイングしなくなってしまい、ノイズなどの影響により誤動作を起こしやすくなる。本願発明者らの検討によれば、通常使われるプロセスを用いたシミュレーションによって、βn/βpが10を超えると顕著な誤動作が生じることを見出し、先の所定値は10程度であることが好ましいとの結果を得ている。次に、出力バッファ回路30と入力バッファ回路40におけるトランジスタのレイアウトについて説明する。図10は、本発明の第1の実施例に係る半導体装置におけるトランジスタのレイアウトを模式的に示す図である。図10において、52は半導体基板上に形成されるn型ウェル、53は半導体基板上に形成されるp型ウェル、54はn型ウェル52上に形成されるp型拡散層、55はp型ウェル53上に形成されるn型拡散層、p型拡散層54上とn型拡散層55上とに共通に配設される56はゲート電極である。そのほかトランジスタに必要な、ウェルコンタクト、ゲート、ソース、ドレイン領域の各配線は、よく知られた内容であり、図示の簡略化のために図示を省略する。図10に示すようなトランジスタのレイアウトによれば、p型拡散層54とゲート電極56とでpFETが構成される。また、n型拡散層55とゲート電極56とでnFETが構成される。この場合、pFETとnFETの利得係数の比を調整するために、pFETとnFETのそれぞれの拡散層の高さ、すなわちゲート幅Wp、Wnを通常のレイアウトから変更することで、nFETとpFETの利得係数の比βn/βpは、1を超え2以上の所定値以下としたインバータを構成することができる。図11は、本発明の第2の実施例に係る半導体装置におけるトランジスタのレイアウトを模式的に示す図である。図11において、52aは半導体基板上に形成されるn型ウェル、53aは半導体基板上に形成されるp型ウェル、54aはn型ウェル52a上に形成されるp型拡散層、55aはp型ウェル53a上に形成されるn型拡散層、p型拡散層54a上とn型拡散層55a上とに共通に配設される56aはゲート電極である。そのほかトランジスタに必要な、ウェルコンタクト、ゲート、ソース、ドレイン領域の各配線は図示を省略する。p型拡散層54aとゲート電極55aとでpFETが構成される。また、n型拡散層55aとゲート電極55aとでnFETが構成される。なお、ここでpFETとnFETのそれぞれの拡散層の高さ、すなわちゲート幅Wp、Wnは、抵抗変化素子の接続と係らない他の論理回路通常のCMOS論理回路のゲート幅と同じである。図11のレイアウトによれば、nFETはゲート本数が実質2本であり、pFETではゲート本数が1本である。したがって、nFETのゲート幅は、2Wnであり、pFETのゲート幅は、Wpと見なすことができる。このように、トランジスタのゲート本数をpFETとnFETとで異なるようにレイアウトすることで、ゲート幅を調整し、利得係数の比βn/βpを所望の値に設計することができる。ここで形成されるトランジスタの構成は、1個のpFETに対してnFETが2個並列に接続される構成と等価である。したがって、図11に示すレイアウトが通常のプロセスによるものであるならば、半導体装置における他の論理回路と同様のレイアウト構造をそのまま用いることで、βn/βp=2とすることができる。すなわち、通常の半導体装置のレイアウトに基づいて、pFETおよびnFETに対する利得係数の比を2とすることが実現でき、レイアウト設計上簡単化され好ましい。さらに、1個のpFETに対してnFETがk個k=3~9並列に接続されるように構成すれば、pFETおよびnFETに対する利得係数の比βn/βpをkとすることが可能であるのは言うまでも無い。本実施例では、前段の論理回路の利得係数の比ではなく、図6図9の入力ドライバ15内のパストランジスタトランスファゲート29におけるpFET33とnFET34の利得係数の比を設定して、パルス電流のピーク値を制御する。そのほかは、実施例1と同様であるので説明を省略する。図5の例では、ストレス性のパルス電流は、入力ドライバ15の出力がLowレベルからHighレベルに遷移し、クロスバスイッチの入力線12がGndレベルからHighレベルへ遷移する際に流れる。パルス電流のピークは、LowレベルからHighレベルへ遷移を開始する直後に現れるため、入力線12の電位はLowレベルに近く、図6のパストランジスタ29のpFET33とnFET34のうち、バイアス条件を考慮すると、主としてnFET34を経由して流れる。このため、パストランジスタ29においてストレス性の電流パルスのピーク値を抑制するように、nFET34の電流利得係数をpFET33に対して小さくなるように構成する。このように構成することで、非ストレス性の電流ピーク値を抑制せずに、ストレス性の電流ピーク値のみを選択的に抑制することができる。また、非ストレス性の電流ピークを抑制しないことで、遅延時間の増加を防ぐことができる。このとき、図7の入力バッファ回路40のpFET41とnFET42の利得係数の比βn/βpは、通常の論理回路と同様に1であるように設計することが望ましい。図12は、本発明の第3の実施例に係る半導体装置におけるトランジスタのレイアウトを模式的に示す図である。図12において、52bは半導体基板上に形成されるn型ウェル、53bは半導体基板上に形成されるp型ウェル、54bはn型ウェル52b上に形成されるp型拡散層、55bはp型ウェル53b上に形成されるn型拡散層、p型拡散層54b上に配設される56bはゲート電極、n型拡散層55b上に配設される56cはゲート電極である。そのほかトランジスタに必要な、ウェルコンタクト、ゲート、ソース、ドレイン領域の各配線は、よく知られた内容であり、図示の簡略化のために図示を省略する。p型拡散層54bとゲート電極56bとでpFETが構成される。また、n型拡散層55bとゲート電極56cとでnFETが構成される。図12に示すようなトランジスタのレイアウトによれば、pFETとnFETのそれぞれの拡散層の高さ、すなわちゲート幅Wp、Wnを通常のレイアウトから変更することで、pFETとnFETの利得係数の比βp/βnは、1を超え2以上の所定値以下としたパストランジスタトランスファゲート29を構成することができる。このような構成のトランジスタを含むパストランジスタ29によれば、ストレス性の電流パルスのピーク値を抑制することができる。図13は、本発明の第3の実施例に係る半導体装置におけるトランジスタの他のレイアウトを模式的に示す図である。図13において、52aは半導体基板上に形成されるn型ウェル、53aは半導体基板上に形成されるp型ウェル、54aはn型ウェル52a上に形成されるp型拡散層、55aはp型ウェル53a上に形成されるn型拡散層、p型拡散層54a上に配設される56dはゲート電極、n型拡散層55a上に配設される56eはゲート電極である。そのほかトランジスタに必要な、ウェルコンタクト、ゲート、ソース、ドレイン領域の各配線は図示を省略する。p型拡散層54aとゲート電極56dとでpFETが構成される。また、n型拡散層55aとゲート電極56eとでnFETが構成される。なお、ここでpFETとnFETのそれぞれの拡散層の高さ、すなわちゲート幅Wp、Wnは、抵抗変化素子の接続と係らない他の論理回路通常のCMOS論理回路のゲート幅と同じである。図13に示すようなトランジスタのレイアウトによれば、1個のnFETに対してpFETが2個並列に接続される構成と等価であり、pFETとnFETの利得係数の比βp/βnを2としたパストランジスタトランスファゲート29を構成することができる。これまでの説明では、抵抗変化素子の正極が次段のインバータの入力端に接続される場合について説明したが、逆の極性で配置された場合では、ストレス性のパルス電流は、実施例1、3の場合とは逆方向に流れる。したがって、pFETとnFETのサイズの関係を逆に設定するようにすればよい。すなわち、抵抗変化素子の正極が前段のインバータの出力端に接続されている場合、実施例1、2の場合にあっては、低抵抗状態の抵抗変化素子14に流れるストレス性の電流パルスのピーク値を抑制するために、出力バッファ回路30のnFET32の利得係数βnをpFET31の利得係数βpよりも小さくするようにそれぞれのゲート幅を設計したレイアウトとする。一方、実施例3の場合にあっては、パストランジスタ29によりストレス性の電流パルスのピーク値を抑制する場合、pFET33の電流利得係数をnFET34に対して小さくするように設計したレイアウトとする。以上、CMOS論理回路について、インバータ回路である場合を説明した。しかし、これに限定されることなく、他にNAND回路やNOR回路など既知の回路すべてについて同様に設計することができる。また、スタティックなCMOS回路のほかに、いわゆるドミノ回路などダイナミック型の論理回路についても充放電の考え方は同じであり、同様に考えることができる。さらに、nMOS回路やpMOS回路、バイポーラ型トランジスタに関しても、電流のピーク値がストレス性の電流方向に小さくなるように設計することで、信頼性を向上させることができる。次に、各実施例における抵抗変化型不揮発素子の構造について説明する。図14は、抵抗変化型不揮発素子を模式的に示す断面図である。図14の半導体装置は、半導体基板上に設けられた多層配線層内に、実施例1に記載の抵抗変化素子が設けられている構成とされる。抵抗変化素子は、負極68と正極70とをイオン伝導層69を介して対向して設置することによって形成される。抵抗変化素子の面積の大きさは絶縁性バリア膜64の負極への開口部によって区画される。また、負極68は下層配線を兼ね、上層配線72と正極70を電気的に接続するためのプラグ71が形成される。また、配線層を電気的に絶縁するための層間絶縁膜61、絶縁性バリア膜62、層間絶縁膜63、絶縁性バリア膜64、層間絶縁膜65、絶縁性バリア膜66、層間絶縁膜67が順に形成され各層を形成する。イオン伝導層69には、有機物、有機シロキサン、炭化酸化ケイ素、酸化シリコンタンタル、酸化タンタル、酸化ジルコニウム、酸化ハフニウム、酸化ケイ素、酸化チタン、のいずれかを含む材料を用いることができる。また、負極68には、Cuを主成分とする材料を用い、正極70には、Ru又はPtを含む材料を用いることができる。ここで、負極68に用いるCuは、半導体集積回路素子の配線用に用いられるCuをそのまま使用することができる。この場合、イオン伝導層69は配線層のCuに接して形成され、プロセス工程を簡略化することができる。このときCuは含有率が95以上である。一般にこれ以下のCu含有率になると、配線抵抗が増加する。このように配線層中に形成された抵抗変化素子と、素子下方にシリコン基板上に公知の方法により形成されるCMOS回路とを、多層配線によって結線することにより、再構成論理回路としての機能を供することができる。以上、上記各実施形態を参照して本発明を説明したが、本発明は上記各実施形態に限定されるものではない。本発明の構成や詳細については、当業者が理解し得るさまざまな変更を加えることができ、さらに、本発明の主旨を変えない範囲で開示した工程の順番は前後しても良い。また、本発明には、上記各実施形態の構成の一部又は全部を相互に適宜組み合わせたものも含まれる。