"フラッシュメモリ装置の読み取り方法において、第1ワードラインのフラグセルデータと、前記第1ワードラインに隣接した第2ワードラインのフラグセルデータとのうち少なくとも一つから、前記第1ワードラインに対応するメモリセルの読み取り電圧セットを決定する段階と、前記決定された読み取り電圧セットによって、前記第1ワードラインに対応するメモリセルを読み取る段階と、を含むことを特徴とするフラッシュメモリ装置の読み取り方法。前記第1ワードラインに対応するメモリセルの読み取り電圧セットを決定する段階は、前記第1ワードラインのフラグセルデータと、前記第2ワードラインフラグセルデータとのうち少なくとも一つから、前記第1ワードラインが最後に書き込まれたワードラインであるか否かを判断する段階と、前記第1ワードラインが最後に書き込まれたワードラインではなければ、第1読み取り電圧セットを、前記第1ワードラインに対応するメモリセルの読み取り電圧セットとして決定し、前記第1ワードラインが最後に書き込まれたワードラインであるならば、第2読み取り電圧セットを、前記第1ワードラインに対応するメモリセルの読み取り電圧セットとして決定する段階と、を含むことを特徴とする請求項1に記載のフラッシュメモリ装置の読み取り方法。前記第2読み取り電圧セットに含まれる読み取り電圧それぞれは、前記第1読み取り電圧セットに含まれる読み取り電圧のうち対応する読み取り電圧より補正量ほど小さい値であることを特徴とする請求項2に記載のフラッシュメモリ装置の読み取り方法。前記補正量は、前記第1ワードラインのフラグセルデータと、前記第2読み取り電圧セットに含まれる読み取り電圧の相対的な位置とのうち少なくとも一つによって決定されることを特徴とする請求項3に記載のフラッシュメモリ装置の読み取り方法。フラッシュメモリ装置の読み取り方法において、第1ワードラインのフラグセルデータと、前記第1ワードラインに隣接した第2ワードラインのフラグセルデータとのうち少なくとも一つを読み取る段階と、前記少なくとも1つのフラグセルデータによって、第1ワードラインが最後に書き込まれたワードラインであるか否かを判断する段階と、前記第1ワードラインが最後に書き込まれたワードラインではなければ、第1読み取り電圧セットによって、前記第1ワードラインに対応するメモリセルを読み取る段階と、前記第1ワードラインが最後に書き込まれたワードラインであるならば、第2読み取り電圧セットによって、前記第1ワードラインに対応するメモリセルを読み取る段階と、を含むことを特徴とするフラッシュメモリ装置の読み取り方法。前記第1ワードラインが最後に書き込まれたワードラインであるか否かを判断する段階は、前記第2ワードラインのMSBmostsignificantbitフラグセルデータが第1論理状態である場合、前記第1ワードラインが最後に書き込まれたワードラインではないと判断することを特徴とする請求項5に記載のフラッシュメモリ装置の読み取り方法。前記第1ワードラインが最後に書き込まれたワードラインであるか否かを判断する段階は、前記第2ワードラインのMSBフラグセルデータが第2論理状態である場合、前記第1ワードラインが最後に書き込まれたワードラインであると判断することを特徴とする請求項6に記載のフラッシュメモリ装置の読み取り方法。前記第1ワードラインが最後に書き込まれたワードラインであるか否かを判断する段階は、前記第1ワードラインのフラグセルそれぞれのデータが、前記第2ワードラインのフラグセルのうち対応するフラグセルのデータといずれも同一であるならば、前記第1ワードラインが最後に書き込まれたワードラインではないと判断することを特徴とする請求項5に記載のフラッシュメモリ装置の読み取り方法。前記第2読み取り電圧セットに含まれる読み取り電圧それぞれは、前記第1読み取り電圧セットに含まれる読み取り電圧のうち対応する読み取り電圧より補正量ほど小さい値であることを特徴とする請求項5に記載のフラッシュメモリ装置の読み取り方法。複数個のメモリセルを含むメモリセルアレイと、前記メモリセルアレイのワードラインに印加されるワードライン電圧を制御するロウデコーダと、前記メモリセルアレイと複数個のビットラインを介して連結され、前記メモリセルアレイに含まれる複数個のメモリセルのデータを読み取るページバッファと、第1ワードラインのフラグセルデータと、前記第1ワードラインに隣接した第2ワードラインのフラグセルデータとのうち少なくとも一つを、前記ページバッファから入力され、前記入力された少なくとも1つのフラグセルデータによって、前記第1ワードラインに対応するメモリセルの読み取り電圧セットを決定する読み取り電圧制御部と、を具備することを特徴とするフラッシュメモリ装置。本発明は、前記のような問題点を解決するためのものであり、フラグセルデータによって、読み取り電圧を制御するフラッシュメモリ装置及びフラッシュメモリ装置の読み取り方法を提供することを目的とする。前記のような目的を達成するために、本発明の一実施形態によるフラッシュメモリ装置の読み取り方法は、第1ワードラインのフラグセルデータと、前記第1ワードラインに隣接した第2ワードラインのフラグセルデータとのうち少なくとも一つから、前記第1ワードラインに対応するメモリセルの読み取り電圧セットを決定する段階と、前記決定された読み取り電圧セットによって、前記第1ワードラインに対応するメモリセルを読み取る段階と、を含むことを特徴とする。望ましくは、前記第1ワードラインに対応するメモリセルの読み取り電圧セットを決定する段階は、前記第1ワードラインのフラグセルデータと、前記第2ワードラインフラグセルデータとのうち少なくとも一つから、前記第1ワードラインが最後に書き込まれたワードラインであるか否かを判断する段階と、前記第1ワードラインが最後に書き込まれたワードラインではなければ、第1読み取り電圧セットを、前記第1ワードラインに対応するメモリセルの読み取り電圧セットとして決定し、前記第1ワードラインが最後に書き込まれたワードラインであるならば、第2読み取り電圧セットを、前記第1ワードラインに対応するメモリセルの読み取り電圧セットとして決定する段階と、を含むことができる。また望ましくは、前記第2読み取り電圧セットに含まれる読み取り電圧それぞれは、前記第1読み取り電圧セットに含まれる読み取り電圧のうち対応する読み取り電圧より補正量ほど小さい値でありうる。また望ましくは、前記補正量は、前記第1ワードラインのフラグセルデータと、前記第2読み取り電圧セットに含まれる読み取り電圧の相対的な位置とのうち少なくとも一つによって決定されうる。一方、本発明の他の実施例によるフラッシュメモリ装置の読み取り方法は、第1ワードラインのフラグセルデータと、前記第1ワードラインに隣接した第2ワードラインのフラグセルデータとのうち少なくとも一つを読み取る段階と、前記少なくとも1つのフラグセルデータによって、第1ワードラインが最後に書き込まれたワードラインであるか否かを判断する段階、前記第1ワードラインが最後に書き込まれたワードラインではなければ、第1読み取り電圧セットによって、前記第1ワードラインに対応するメモリセルを読み取る段階と、前記第1ワードラインが最後に書き込まれたワードラインであるならば、第2読み取り電圧セットによって、前記第1ワードラインに対応するメモリセルを読み取る段階と、を含むことを特徴とする。望ましくは、前記第1ワードラインが最後に書き込まれたワードラインであるか否かを判断する段階は、前記第2ワードラインのMSBmostsignificantbitフラグセルデータが第1論理状態である場合、前記第1ワードラインが最後に書き込まれたワードラインではないと判断することができる。また望ましくは、前記第1ワードラインが最後に書き込まれたワードラインであるか否かを判断する段階は、前記第2ワードラインのMSBフラグセルデータが第2論理状態である場合、前記第1ワードラインが最後に書き込まれたワードラインであると判断することができる。また望ましくは、前記第1ワードラインが最後に書き込まれたワードラインであるか否かを判断する段階は、前記第2ワードラインのMSBフラグセルのデータが第2論理状態である場合、前記第1ワードラインのMSBフラグセルのデータが第1論理状態であるならば、前記第1ワードラインが最後に書き込まれたワードラインであると判断することができる。また望ましくは、前記第1ワードラインが最後に書き込まれたワードラインであるか否かを判断する段階は、前記第1ワードラインのMSBフラグセルのデータと、前記第2ワードラインのMSBフラグセルのデータとがいずれも第2論理状態である場合、前記第2ワードラインのLSBleastsignificantbitフラグセルのデータが第1論理状態であるならば、前記第1ワードラインが最後に書き込まれたワードラインではないと判断し、前記第2ワードラインのLSBフラグセルのデータが第2論理状態であるならば、前記第1ワードラインが最後に書き込まれたワードラインであると判断することができる。また望ましくは、前記第1ワードラインが最後に書き込まれたワードラインであるか否かを判断する段階は、前記第1ワードラインのMSBフラグセルのデータが第1論理状態である場合、前記第2ワードラインのMSBフラグセルのデータが第1論理状態であるならば、前記第1ワードラインが最後に書き込まれたワードラインではないと判断し、前記第2ワードラインのMSBフラグセルのデータが第2論理状態であるならば、前記第1ワードラインが最後に書き込まれたワードラインであると判断することができる。また望ましくは、前記第1ワードラインが最後に書き込まれたワードラインであるか否かを判断する段階は、前記第1ワードラインのMSBフラグセルのデータが第2論理状態である場合、前記第2ワードラインのLSBフラグセルのデータが第1論理状態であるならば、前記第1ワードラインが最後に書き込まれたワードラインではないと判断し、前記第2ワードラインのLSBフラグセルのデータが第2論理状態であるならば、前記第1ワードラインが最後に書き込まれたワードラインであると判断することができる。また望ましくは、前記第1ワードラインが最後に書き込まれたワードラインであるか否かを判断する段階は、前記第1ワードラインのフラグセルそれぞれのデータが、前記第2ワードラインのフラグセルのうち対応するフラグセルのデータといずれも同一であるならば、前記第1ワードラインが最後に書き込まれたワードラインではないと判断することができる。また望ましくは、前記第2読み取り電圧セットに含まれる読み取り電圧それぞれは、前記第1読み取り電圧セットに含まれる読み取り電圧のうち対応する読み取り電圧より補正量ほど小さい値でありうる。また望ましくは、前記補正量は、前記第1ワードラインのフラグセルデータと、前記第2読み取り電圧セットに含まれる読み取り電圧の相対的な位置とのうち少なくとも一つによって決定されうる。一方、本発明の一実施形態によるフラッシュメモリ装置は、複数個のメモリセルを含むメモリセルアレイと、前記メモリセルアレイのワードラインに印加されるワードライン電圧を制御するロウデコーダと、前記メモリセルアレイと複数個のビットラインを介して連結され、前記メモリセルアレイに含まれる複数個のメモリセルのデータを読み取るページバッファと、第1ワードラインのフラグセルデータと前記第1ワードラインに隣接した第2ワードラインのフラグセルデータとのうち少なくとも一つを、前記ページバッファから入力され、前記入力された少なくとも1つのフラグセルデータによって、前記第1ワードラインに対応するメモリセルの読み取り電圧セットを決定する読み取り電圧制御部と、を具備することを特徴とする。望ましくは、前記読み取り電圧制御部は、前記入力された少なくとも1つのフラグセルデータによって、前記第1ワードラインが最後に書き込まれたワードラインであるか否かを判断し、前記第1ワードラインが最後に書き込まれたワードラインではなければ、第1読み取り電圧セットを、前記第1ワードラインに対応するメモリセルの読み取り電圧セットとして決定し、前記第1ワードラインが最後に書き込まれたワードラインであるならば、第2読み取り電圧セットを、前記第1ワードラインに対応するメモリセルの読み取り電圧セットとして決定することができる。また望ましくは、前記第2読み取り電圧セットに含まれる読み取り電圧それぞれは、前記第1読み取り電圧セットに含まれる読み取り電圧のうち対応する読み取り電圧より補正量ほど小さい値でありうる。また望ましくは、前記補正量は、前記第1ワードラインのフラグセルデータと、前記第2読み取り電圧セットに含まれる読み取り電圧の相対的な位置とのうち少なくとも一つによって決定されうる。また望ましくは、前記読み取り電圧制御部は、前記決定された読み取り電圧セットによって、読み取り電圧制御信号を前記ロウデコーダに出力し、前記ワードラインに印加される読み取り電圧を制御することができる。一方、本発明の一実施形態によるメモリシステムは、フラッシュメモリ装置と、前記フラッシュメモリ装置を制御するメモリコントローラと、を具備し、前記フラッシュメモリ装置は、複数個のメモリセルを含むメモリセルアレイと、前記メモリセルアレイのワードラインに印加されるワードライン電圧を制御するロウデコーダと、前記メモリセルアレイと複数個のビットラインを介して連結され、前記メモリセルアレイに含まれる複数個のメモリセルのデータを読み取るページバッファと、第1ワードラインのフラグセルデータと前記第1ワードラインに隣接した第2ワードラインのフラグセルデータとのうち少なくとも一つを、前記ページバッファから入力され、前記入力された少なくとも1つのフラグセルデータによって、前記第1ワードラインに対応するメモリセルの読み取り電圧セットを決定する読み取り電圧制御部と、を具備することを特徴とする。本発明によるフラッシュメモリ装置及びフラッシュメモリ装置の読み取り方法は、フラグセルデータによって読み取り電圧を制御することができる。本文に開示されている本発明の実施形態において、特定の構造的説明あるいは機能的説明は、単に本発明の実施形態を説明するための目的で例示されているものであり、本発明の実施形態は、多様な形態に実施され、本文に説明された実施形態に限定されるものであると解釈されることがあってはならない。本発明は、多様な変更を加えることができ、さまざまな形態を有することができるが、特定実施形態を図面に例示して本文に詳細に説明する。しかし、それらは、本発明を特定の開示形態について限定しようとするものではなく、本発明の思想及び技術範囲に含まれるあらゆる変更、均等物ないし代替物を含むものであると理解せねばならない。第1、第2などの用語は、多様な構成要素を説明するのに使われるが、前記構成要素は、前記用語によって限定されるものではない。前記用語は、1つの構成要素を他の構成要素から区別する目的で使われるものである。例えば、本発明の権利範囲から離脱せずに、第1構成要素は第2構成要素と命名され、同様に、第2構成要素も第1構成要素と命名されうる。ある構成要素が他の構成要素に連結されていたり、接続されていると述べるときには、その他の構成要素に直接的に連結されていたり、または接続されていてもよく、あるいは中間に他の構成要素が存在することもあると理解せねばならない。一方、ある構成要素が他の構成要素に直接連結していたり、または直接接続されていると述べるときには、中間に他の構成要素が存在しないものであると理解せねばならない。構成要素間の関係を説明する他の表現、すなわち、~の間及びすぐに~の間に、または~に隣接する及び~に直接隣接するも同様に解釈されねばならない。本出願で使用した用語は、単に特定の実施形態について説明するために使われたものであり、本発明を限定しようとする意図ではない。単数の表現は、文脈上明白に取り立てて意味しない限り、複数の表現を含む。本出願で、含むまたは有するなどの用語は、説示された特徴、数字、段階、動作、構成要素、グループまたはそれらを組み合わせたものが存在するということを指定しようとするものであり、一つまたはそれ以上の他の特徴や数字、段階、動作、構成要素、グループまたはそれらを組み合わせたものの存在または付加の可能性をあらかじめ排除するものではないということを理解せねばならない。取り立てて定義されない限り、技術的及び科学的な用語を含めて、ここで使われるあらゆる用語は、本発明が属する技術分野で当業者によって一般的に理解されているところと同一の意味である。一般的に使われる事前に定義されているような用語は、関連技術の文脈上で有する意味と一致する意味であると解釈されねばならず、本出願で明白に定義しない限り、理想的、または過度に形式的な意味に解釈されるものではない。本発明、本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照せねばならない。以下、添付した図面を参照しつつ、本発明の望ましい実施形態について説明することによって、本発明について詳細に説明する。各図面に提示された同じ参照符号は、同じ部材を示す。図1は、本発明の一実施形態によるフラッシュメモリ装置に備わるフラッシュメモリセルアレイを示す図面である。図1に図示されたフラッシュメモリセルアレイ100は、NANDフラッシュメモリセルアレイでありうる。図1を参照すれば、フラッシュメモリセルアレイ100は、ストリング選択トランジスタSSTstringselectiontransistor、複数個のメモリセルMC0~MCn及び接地選択トランジスタGSTgroundselectiontransistorを具備することができる。複数個のメモリセルMC0~MCnは、ストリング選択トランジスタSSTと、接地選択トランジスタGSTとの間に連結され、複数個のメモリセルMC0~MCnそれぞれのコントロールゲートcontrolgateは、対応するワードラインWL0~WLnに連結されうる。ストリング選択トランジスタSSTのドレインは、対応するビットラインBL0~BLmと連結され、ストリング選択トランジスタSSTのゲートは、ストリング選択ラインSSLstringselectionlineに連結されうる。また、接地選択トランジスタGSTのソースは、共通ソースラインCSLcommonsourcelineと連結され、接地選択トランジスタGSTのゲートは、接地選択ラインGSLgroundselectionlineに連結されうる。1つのストリング選択トランジスタSST、1つの接地選択トランジスタGST、及びその間に連結された複数個のメモリセルMC0~MCnを、1つのストリングと呼ぶことができる。図1に図示されたフラッシュメモリセルアレイ100の構成及び動作は、当業者に周知であるので、ここでは、詳細な説明を省略する。一方、図1に図示されたフラッシュメモリセルアレイ100は、複数個のフラグflagセルLF0~LFn,MF0~MFnをさらに具備することができる。複数個のフラグセルLF0~LFn,MF0~MFnは、LSBleastsignificantbitフラグセルLF0~LFn及びMSBmostsignificantbitフラグセルMF0~MFnを含むことができる。LSBフラグセルLF0~LFnは、対応するワードラインWL0~WLnに連結されたメモリセルMC0~MCnが、LSBページまでプログラムされているか否かを指示するセルである。そして、MSBフラグセルMF0~MFnは、対応するワードラインWL0~WLnに連結されたメモリセルMC0~MCnが、MSBページまでプログラムされているか否かを指示するセルである。一例として、LSBフラグセルLF0が論理状態0にプログラムされてオフセルOFFCELL状態であり、MSBフラグセルMF0は、論理状態1であってオンセルONCELL状態である場合は、対応するワードラインWL0のメモリセルMC0は、LSBページまでプログラムされていると判断することができる。他の例として、LSBフラグセルLF0及びMSBフラグセルMF0がいずれも論理状態0にプログラムされてオフセルOFFCELL状態である場合は、対応するワードラインWL0のメモリセルMC0は、MSBページまでプログラムされていると判断することができる。すなわち、マルチレベルセルMLC:multilevelcellを有するフラッシュメモリセルアレイは、それぞれのメモリセルが、LSBページまたはMSBページまでプログラムされうるので、フラグセルのデータを利用し、該当するメモリセルがどのページまでプログラムされているかを判断することができる。前述の例で、LSBフラグセルLF0及びMSBフラグセルMF0がオフセル状態である場合、対応するワードラインWL0が、それぞれLSBページ及びMSBページまでプログラムされていると判断したのは、例示的なものであり、フラグセルのいかなる状態によって、対応するワードラインがLSBページまたはMSBページまでプログラムされていると判断するかは、上の例から多様な変形が可能なものである。一方、図1に図示されたフラッシュメモリセルアレイ100に備わるメモリセルMC0~MCnそれぞれは、1つのメモリセルに2ビットのデータを保存することができるマルチレベルセルMLCであり、これによって、それぞれのワードラインWL0~WLnには、2個のフラグセルLF0~LFn,MF0~MFnが連結されうる。しかし、本発明の一実施形態によるフラッシュメモリ装置に備わるフラッシュメモリセルアレイは、これに限定されものではない。すなわち、本発明の一実施形態によるフラッシュメモリ装置に備わるフラッシュメモリセルアレイは、1つのメモリセルに少なくとも1ビットを保存することができ、それぞれのワードラインWL0~WLnには、1つのメモリセルに保存されうるビット数と同じ個数のフラグセルが連結されうる。図2は、本発明の一実施形態によるフラッシュメモリ装置に備わるメモリセルのスレショルド電圧散布を示すグラフである。前述の通り、フラッシュメモリセルのプログラム動作が、メモリセルアレイのブロックの中間で止まる場合、最後にプログラムされたワードラインに連結されたメモリセルは、カップリング効果を受けないので、すでにプログラムされた他のメモリセルに比べて、メモリセルのスレショルド電圧散布が下がる。図2を参照すれば、第1散布P1は、最後に書き込まれたワードラインを除外した残りのワードラインに連結されたメモリセルのスレショルド電圧散布であり、第2散布P1_Lは、最後に書き込まれたワードラインに連結されたメモリセルのスレショルド電圧散布を示す。ここで、図2に図示された第1散布P1及び第2散布P1_Lは、同じデータをメモリセルにプログラムした場合のスレショルド電圧散布を意味することができ、書き込みは、フラッシュメモリ装置のプログラム動作を意味することができる。従って、図2に図示されたように、最後に書き込まれたワードラインに連結されたメモリセルのスレショルド電圧散布を示す第2散布P1_Lが、残りのワードラインに連結されたメモリセルのスレショルド電圧散布を示す第1散布P1に比べて、スレショルド電圧レベルが低く示される。一例として、図1に図示されたフラッシュメモリセルアレイ100で、ワードラインWL0からワードラインWLn-1まで同じデータがプログラムされた場合、最後にプログラムされたワードラインWLn-1に連結されたメモリセルMCn-1のスレショルド電圧散布は、図2の第2散布P1_Lに該当し、残りのワードラインWL0~WLn-2に連結されたメモリセルMC0~MCn-2のスレショルド電圧散布は、図2の第1散布P1に該当する。一方、厳密な意味でプログラムされるのは、メモリセルMC0~MCnであって、ワードラインWL0~WLnではないので、本明細書で、最後にプログラムされたワードラインは、最後にプログラムされたメモリセルに連結されるワードラインを意味する。図3は、本発明の一実施形態によるフラッシュメモリ装置の読み取り方法を示すフローチャートである。図3に図示されたフラッシュメモリ装置の読み取り方法300は、第1ワードラインWLkのメモリセルのデータを読み取る方法に係わるものである。ここで、kは、0以上であって、n以下である整数でありうる。図3を参照すれば、前記フラッシュメモリ装置の読み取り方法300は、第1ワードラインWLk及び第2ワードラインWLk1のフラグセルのデータを読み取る段階S31、読み取られたフラグセルのデータによって、第1ワードラインWLkが最後に書き込まれたワードラインであるか否かを判断する段階S32、第1ワードラインWLkが最後に書き込まれたワードラインではなければ、第1読み取り電圧セットによって、第1ワードラインWLkのメモリセルを読み取る段階S33、及び第1ワードラインWLkが最後に書き込まれたワードラインであるならば、第2読み取り電圧セットによって、第1ワードラインWLkのメモリセルを読み取る段階S34を含むことができる。ここで、第1ワードラインWLkは、図1に図示されたフラッシュメモリセルアレイでk番目のワードラインを示し、第2ワードラインWLk1は、第1ワードラインの上位ワードラインであるk1番目のワードラインを示す。そして、メモリセルのプログラム順序は、第1ワードラインWLkに連結されたメモリセルMCkの次に、第2ワードラインWLk1に連結されたメモリセルMCk1がプログラムされると仮定する。本発明の一実施形態によるフラッシュメモリ装置の読み取り方法300は、第1ワードラインWLkのメモリセルのデータを読み取る前に、第1ワードラインWLk及び第2ワードラインWLk1のフラグセルLFk,MFk,LFk1,MFk1のデータを読み取るS31。ただし、本発明の一実施形態によるフラッシュメモリ装置の読み取り方法は、これに限定されるものではなく、第1ワードラインWLk及び第2ワードラインWLk1のフラグセルLFk,MFk1,LFk1,MFk1のうち少なくとも1つのデータを読み取りもする。次に、本発明の一実施形態によるフラッシュメモリ装置の読み取り方法300は、読み取られたフラグセルLFk,MFk1,LFk1,MFk1のデータによって、第1ワードラインWLkが最後に書き込まれたワードラインであるか否かを判断するS32。一例として、第2ワードラインWLk1のMSBフラグセルMFk1のデータによって、第1ワードラインWLkが最後に書き込まれたワードラインであるか否かを判断する。すなわち、第2ワードラインWLk1のMSBフラグセルMFk1のデータが0であってオフセル状態である場合には、第2ワードラインWLk1がMSBページまでプログラムされているということを意味するので、第1ワードラインWLkは、最後に書き込まれたワードラインではないと判断する。そして、第2ワードラインWLk1のMSBフラグセルMFk1のデータが1であってオンセル状態である場合には、第1ワードラインWLkを、最後に書き込まれたワードラインであると判断する。ただし、この場合には、メモリセルMC0~MCnのMSBページだけを考慮したものである。本発明の一実施形態によるフラッシュメモリ装置の読み取り方法300は、かような例に限定されるものではなく、多様な方法を介して読み取られたフラグセルLFk,MFk1,LFk1,MFk1のデータによって、第1ワードラインWLkが最後に書き込まれたワードラインであるか否かを判断する。これについては、図4Aないし図6を参照しつつ、追って詳細に説明する。図3を参照すれば、第1ワードラインWLkが最後に書き込まれたワードラインではないと判断されれば、第1読み取り電圧セットによって、第1ワードラインWLkのメモリセルを読み取るS33。ここで、第1読み取り電圧セットは、メモリセルのデータを読み取るために使用する正常なnormal読み取り電圧セットを意味する。そして、読み取ろうとするメモリセルが、マルチレベルセルMLCである場合には、複数個の互いに異なる読み取り電圧が必要なので、第1読み取り電圧セットは、複数個の読み取り電圧を含むことができる。第1ワードラインWLkが最後に書き込まれたワードラインではないならば、第2ワードラインWLk1のメモリセルMCk1がプログラムされたとき、第1ワードラインWLkのメモリセルMCkがカップリング効果を受けたという点が分かる。従って、第1ワードラインWLkのメモリセルのスレショルド電圧散布は、図2の第1散布P1のようになるので、第1読み取り電圧セットによって、第1ワードラインWLkのメモリセルの読み取り動作を行う。一方、第1ワードラインWLkが最後に書き込まれたワードラインであると判断されれば、第2読み取り電圧セットによって、第1ワードラインWLkのメモリセルを読み取るS34。第1ワードラインWLkが最後に書き込まれたワードラインであるならば、第1ワードラインWLkのメモリセルMCkは、第2ワードラインWLk1のメモリセルMCk1からカップリング効果を受けていないということが分かる。従って、第1ワードラインWLkのメモリセルのスレショルド電圧散布は、図2の第2散布P1_Lと同じようになるので、第2読み取り電圧セットによって、第1ワードラインWLkのメモリセルの読み取り動作を行うことができる。第1読み取り電圧セットと類似して、読み取ろうとするメモリセルが、マルチレベルセルMLCである場合には、第2読み取り電圧セットは、複数個の読み取り電圧を含むことができる。第2読み取り電圧セットは、最後に書き込まれてカップリング効果を受けていないワードラインのメモリセルを読み取るための読み取り電圧を意味するので、第2読み取り電圧セットに含まれる読み取り電圧それぞれは、第1読み取り電圧セットに含まれる読み取り電圧のうち対応する読み取り電圧より補正量ほど小さい値を有する。一例として、2ビットのデータを保存するできるマルチレベルセルMLCを含むフラッシュメモリ装置の読み取り動作時には、3個の互いに異なるレベルの読み取り電圧が必要であるが、第1読み取り電圧セットがV1、V2、V3である場合、第2読み取り電圧セットは、V1-a、V2-b、V2-cである。ここで、補正量a,b,cは、第1読み取り電圧セットに含まれる読み取り電圧と、第2読み取り電圧セットに含まれる読み取り電圧との差であり、読み取り電圧セットのうち何番目の読み取り電圧であるかということによって、互いに異なる値に設定されうる。また、前記補正量は、第1ワードラインWLkがLSBページまでプログラムされているか、またはMSBページまでプログラムされているかによって、互いに異なる値を有する。これは、LSBページまでプログラムされたメモリセルによるカップリング効果と、MSBページまでプログラムされたメモリセルによるカップリング効果とが異なるためである。これについては、追って図7A及び図7Bを参照しつつ詳細に説明する。前述の通り、本発明の一実施形態によるフラッシュメモリ装置の読み取り方法300は、ワードラインのフラグセルデータによって、当該ワードラインが最後に書き込まれたワードラインであるか否かを判断し、前記判断結果によって、当該ワードラインに連結されたメモリセルの読み取り電圧レベルを制御することによって、メモリセルのデータを誤って読み取ることを防止することができる。また、本発明の一実施形態によるフラッシュメモリ装置の読み取り方法300は、ワードラインのフラグセルデータだけで、読み取り電圧レベルを制御することができるので、短時間で読み取り電圧を制御し、メモリセルのデータを読み取ることが可能である。図4Aないし図4Eは、図1に図示されたフラッシュメモリセルアレイで発生しうるフラグセルデータの組み合わせを示す図面である。図4Aないし図4Eを参照すれば、LFは、LSBフラグセルを意味し、MFは、MSBフラグセルを意味する。また、WLkは、読み取ろうとする第1ワードラインを意味し、WLk1は、第1ワードラインの上位ワードラインである第2ワードラインを意味する。また、0は、当該フラグセルのデータがオフセルであることを意味し、1は、当該フラグセルのデータがオンセルであることを意味する。図4Aは、第1ワードラインWLkのフラグセルLF,MFと、第2ワードラインWLk1のフラグセルLF,MFとがいずれもオフセルである場合を示している。従って、図4Aは、第1ワードラインWLkのメモリセルMCkと、第2ワードラインWLk1のメモリセルMCk1とがいずれもMSBページまでプログラムされた場合を示す。従って、図4Aは、第1ワードラインWLkのメモリセルMCkが、MSBページまでプログラムされた後、第2ワードラインWLk1のメモリセルMCk1も、MSBページまでプログラムされた場合を示すので、第1ワードラインWLkが最後に書き込まれたワードラインではない場合に該当する。図4Bは、第1ワードラインWLkのフラグセルLF,MFと、第2ワードラインWLk1のLSBフラグセルLFは、いずれもオフセルであるが、第2ワードラインWLk1のMSBフラグセルMFは、オンセルである場合を示す。従って、図4Bは、第1ワードラインWLkのメモリセルMCkは、MSBページまでプログラムされ、第2ワードラインWLk1のメモリセルMCk1は、LSBページまでプログラムされた場合を示す。ところで、一般的に、フラッシュメモリ装置は、フラッシュメモリセルアレイで、まずLSBページをいずれもプログラムした後、MSBページをプログラムする。従って、図4Bは、第1ワードラインWLkのメモリセルMCkが、MSBページまでプログラムされた後、第2ワードラインWLk1のメモリセルMCk1のMSBページは、プログラムされていないということを意味する。従って、図4Bで、第1ワードラインWLkのメモリセルMCkは、第2ワードラインWLk1のメモリセルMCk1からカップリング効果を受けないために、第1ワードラインWLkは、最後に書き込まれたワードラインであると判断する。従って、図4Bは、第1ワードラインWLkが最後に書き込まれたワードラインである場合を示す。図4Cは、第1ワードラインWLk及び第2ワードラインWLk1のLSBフラグセルLFは、いずれもオフセルであるが、第1ワードラインWLk及び第2ワードラインWLk1のMSBフラグセルMFは、いずれもオンセルである場合を示す。従って、図4Cは、第1ワードラインWLkのメモリセルMCk及び第2ワードラインWLk1のメモリセルMCk1がいずれもLSBページまでプログラムされた場合を示す。従って、図4Cは、第1ワードラインWLkのメモリセルMCkが、LSBページまでプログラムされた後、第2ワードラインWLk1のメモリセルMCk1も、LSBページまでプログラムされた場合を示すので、第1ワードラインWLkが、最後に書き込まれたワードラインではない場合を示す。図4Dは、第1ワードラインWLkのLSBフラグセルLFは、オフセルであるが、第1ワードラインWLkのMSBフラグセルMF及び第2ワードラインWLk1のフラグセルLF,MFは、いずれもオンセルである場合を示す。従って、図4Dは、第1ワードラインWLkのメモリセルMCkは、LSBページまでプログラムされているが、第2ワードラインWLk1のメモリセルMCk1は、プログラムされていない場合を示す。従って、図4Dは、第1ワードラインWLkが最後に書き込まれたワードラインである場合を示す。図4Eは、第1ワードラインWLkのフラグセルLF,MFは、いずれもオフセルであるが、第2ワードラインWLk1のフラグセルLF,MFは、いずれもオンセルである場合を示す。従って、図4Eは、第1ワードラインWLkのメモリセルMCkは、MSBページまでプログラムされているが、第2ワードラインWLk1のメモリセルMCk1は、プログラムされていない場合を示す。従って、図4Eは、第1ワードラインWLkが最後に書き込まれたワードラインである場合を示す。図4Aないし図4Eを参照すれば、図4A及び図4Cは、第1ワードラインWLkが最後に書き込まれたワードラインではない場合に該当し、図4B、図4D及び図4Eは、第1ワードラインWLkが最後に書き込まれたワードラインである場合に該当する。従って、かような点から、多様な方法を介して、第1ワードラインWLk及び第2ワードラインWLk1のフラグセルLF,MFのデータによって、第1ワードラインWLkが最後に書き込まれたワードラインであるか否かを判断する。一例として、図4Aと図4Cは、第1ワードラインWLkのLSBフラグセルLFと、第2ワードラインWLk1のLSBフラグセルLFとが同じ値を有し、第1ワードラインWLkのMSBフラグセルMFと、第2ワードラインWLk1のMSBフラグセルMFとが同じ値を有する。従って、第1ワードラインWLkのLSBフラグセルLFと、第2ワードラインWLk1のLSBフラグセルLFとを排他的論理和XOR:exclusiveORした結果が0であり、第1ワードラインWLkのMSBフラグセルMFと、第2ワードラインWLk1のMSBフラグセルMFとを排他的論理和した結果も0である場合、第1ワードラインWLkが最後に書き込まれたワードラインではないと判断する。第1ワードラインWLkが最後に書き込まれたワードラインである場合を示す図4B、図4D及び図4Eは、かような条件を満足しない。従って、第1ワードラインWLk及び第2ワードラインWLk1のフラグセルLF,MFのデータから、第1ワードラインWLkが最後に書き込まれたワードラインであるか否かを判断する方法は、当業者であるならば、前記例から多様に変形することが可能であろう。一方、図4Aないし図4Eは、フラッシュメモリセルアレイに含まれるメモリセルが、2ビットのデータを保存することができ、それぞれのワードラインWL0~WLnに、2個のフラグセルLF,MFが連結された場合を仮定したものである。しかし、本発明の一実施形態によるフラッシュメモリ装置の読み取り方法は、これに限定されるものではなく、少なくとも1ビット以上のデータを保存することができるメモリセルを具備するフラッシュメモリ装置に適用されうる。図5は、本発明の他の実施形態によるフラッシュメモリ装置の読み取り方法を示すフローチャートである。図5に図示されたフラッシュメモリ装置の読み取り方法500は、第1ワードラインWLkのメモリセルのデータを読み取る方法に係わるものである。図5を参照すれば、前記フラッシュメモリ装置の読み取り方法500は、第2ワードラインWLk1のMSBフラグセルMFのデータを読み取る段階S51、及び第2ワードラインWLk1のMSBフラグセルMFのデータがオフセル状態である場合、第1読み取り電圧セットによって、第1ワードラインWLkのメモリセルMCkのデータを読み取る段階S52を含むことができる。また、前記フラッシュメモリ装置の読み取り方法500は、第2ワードラインWLk1のMSBフラグセルMFのデータがオンセル状態である場合、第1ワードラインWLkのMSBフラグセルMFのデータを読み取る段階S53、及び第1ワードラインWLkのMSBフラグセルMFのデータがオフセル状態である場合、第2読み取り電圧セットによって、第1ワードラインWLkのメモリセルMCkのデータを読み取る段階S54をさらに含むことができる。また、前記フラッシュメモリ装置の読み取り方法500は、第1ワードラインWLkのMSBフラグセルMFのデータがオンセル状態である場合、第2ワードラインWLk1のLSBフラグセルLFのデータを読み取る段階S55、第2ワードラインWLk1のLSBフラグセルLFのデータがオフセル状態である場合、第1読み取り電圧セットによって、第1ワードラインWLkのメモリセルMCkのデータを読み取る段階S56、及び第2ワードラインWLk1のLSBフラグセルLFのデータがオンセル状態である場合、第2読み取り電圧セットによって、第1ワードラインWLkのメモリセルMCkのデータを読み取る段階S57をさらに含むことができる。図5を参照すれば、前記フラッシュメモリ装置の読み取り方法500は、第2ワードラインWLk1のMSBフラグセルMFのデータがオフセル状態である場合、第1読み取り電圧セットによって、第1ワードラインWLkのメモリセルMCkのデータを読み取るS52。すなわち、第2ワードラインWLk1のMSBフラグセルMFのデータがオフセル状態である場合は、第1ワードラインWLkのMSBフラグセルMFのデータも、オフセル状態である場合であるから、第1ワードラインWLkのメモリセルMCkが、MSBページまでプログラムされた後、第2ワードラインWLk1のメモリセルMCk1も、MSBページまでプログラムされた場合を示す。従って、図5のS52段階は、第1ワードラインWLkが最後に書き込まれたワードラインではない場合に該当するので、第1読み取り電圧セットによって、第1ワードラインWLkのメモリセルMCkのデータを読み取る。このとき、第1ワードラインWLkのメモリセルMCkが、MSBページまでプログラムされているので、第1読み取り電圧セットは、3個の読み取り電圧を含むことができる。一方、図5のS52段階は、図4Aに対応するといえる。また、前記フラッシュメモリ装置の読み取り方法500は、第2ワードラインWLk1のMSBフラグセルMFのデータがオンセル状態であり、第1ワードラインWLkのMSBフラグセルMFのデータがオフセル状態である場合、第2読み取り電圧セットによって、第1ワードラインWLkのメモリセルMCkのデータを読み取るS54。すなわち、第2ワードラインWLk1のMSBフラグセルMFのデータがオンセル状態であり、第1ワードラインWLkのMSBフラグセルMFのデータがオフセル状態である場合は、第1ワードラインWLkのメモリセルMCkは、MSBページまでプログラムされ、第2ワードラインWLk1のメモリセルMCk1は、LSBページまでプログラムされた場合を示す。従って、第1ワードラインWLkのメモリセルMCkは、第2ワードラインWLk1のメモリセルMCk1からカップリング効果を受けないために、図5のS54段階は、第1ワードラインWLkが最後に書き込まれたワードラインである場合に該当する。従って、第2読み取り電圧セットによって、第1ワードラインWLkのメモリセルMCkのデータを読み取る。このとき、第1ワードラインWLkのメモリセルMCkが、MSBページまでプログラムされているので、第2読み取り電圧セットは、3個の読み取り電圧を含むことができる。一方、図5のS54段階は、図4B及び図4Eに対応するといえる。また、前記フラッシュメモリ装置の読み取り方法500は、第1ワードラインWLk及び第2ワードラインWLk1のMSBフラグセルMFのデータがオンセル状態であり、第2ワードラインWLk1のLSBフラグセルLFのデータがオフセル状態である場合、第1読み取り電圧セットによって、第1ワードラインWLkのメモリセルMCkのデータを読み取るS56。すなわち、第1ワードラインWLk及び第2ワードラインWLk1のMSBフラグセルMFのデータがオンセル状態であり、第2ワードラインWLk1のLSBフラグセルLFのデータがオフセル状態である場合は、第1ワードラインWLkのLSBフラグセルLFのデータもオフセル状態である場合であるから、第1ワードラインWLkのメモリセルMCkが、LSBページまでプログラムされた後、第2ワードラインWLk1のメモリセルMCk1も、LSBページまでプログラムされた場合を示す。従って、図5のS56段階は、第1ワードラインWLkが最後に書き込まれたワードラインではない場合に該当するので、第1読み取り電圧セットによって、第1ワードラインWLkのメモリセルMCkのデータを読み取る。このとき、第1ワードラインWLkのメモリセルMCkが、LSBページまでプログラムされているので、第1読み取り電圧セットは、1個の読み取り電圧を含むことができる。一方、図5のS56段階は、図4Cに対応するといえる。また、前記フラッシュメモリ装置の読み取り方法500は、第1ワードラインWLk及び第2ワードラインWLk1のMSBフラグセルMFのデータ、及び第2ワードラインWLk1のLSBフラグセルLFのデータがオンセル状態である場合、第2読み取り電圧セットによって、第1ワードラインWLkのメモリセルMCkのデータを読み取るS57。すなわち、第1ワードラインWLk及び第2ワードラインWLk1のMSBフラグセルMFのデータ、及び第2ワードラインWLk1のLSBフラグセルLFのデータがオンセル状態である場合は、第1ワードラインWLkのメモリセルMCkは、LSBページまでプログラムされているが、第2ワードラインWLk1のメモリセルMCk1は、プログラムされていない場合を示す。従って、第1ワードラインWLkのメモリセルMCkは、第2ワードラインWLk1のメモリセルMCk1からカップリング効果を受けないために、図5のS57段階は、第1ワードラインWLkが最後に書き込まれたワードラインである場合に該当する。従って、第2読み取り電圧セットによって、第1ワードラインWLkのメモリセルMCkのデータを読み取る。このとき、第1ワードラインWLkのメモリセルMCkが、LSBページまでプログラムされているので、第2読み取り電圧セットは1個の読み取り電圧を含むことができる。一方、図5のS57段階は、図4Dに対応するといえる。従って、図5に図示された本発明の他の実施形態によるフラッシュメモリ装置の読み取り方法は、第1ワードラインWLk及び第2ワードラインWLk1のフラグセルデータを利用し、第1ワードラインWLkが最後に書き込まれたワードラインであるか否かを判断し、判断結果によって、読み取り電圧を制御し、第1ワードラインWLkのメモリセルMCkを読み取る。また、読み取り電圧を制御するとき、第1ワードラインWLkのメモリセルMCkがどのページまでプログラムされているかを考慮することもできる。図6は、本発明のさらに他の実施形態によるフラッシュメモリ装置の読み取り方法を示すフローチャートである。図6に図示されたフラッシュメモリ装置の読み取り方法600は、第1ワードラインWLkのメモリセルのデータを読み取る方法に係わるものである。図6を参照すれば、前記フラッシュメモリ装置の読み取り方法600は、第1ワードラインWLkのMSBフラグセルMFのデータを読み取る段階S61、第1ワードラインWLkのMSBフラグセルMFのデータがオフセル状態である場合、第2ワードラインWLk1のMSBフラグセルMFのデータを読み取る段階S62、第2ワードラインWLk1のMSBフラグセルMFのデータがオフセル状態である場合、第1読み取り電圧セットによって、第1ワードラインWLkのメモリセルMCkのデータを読み取る段階S63、及び第2ワードラインWLk1のMSBフラグセルMFのデータがオンセル状態である場合、第2読み取り電圧セットによって、第1ワードラインWLkのメモリセルMCkのデータを読み取る段階S64を含むことができる。また、前記フラッシュメモリ装置の読み取り方法600は、第1ワードラインWLkのMSBフラグセルMFのデータがオンセル状態である場合、第2ワードラインWLk1のLSBフラグセルLFのデータを読み取る段階S65、第2ワードラインWLk1のLSBフラグセルLFのデータがオフセル状態である場合、第1読み取り電圧セットによって、第1ワードラインWLkのメモリセルMCkのデータを読み取る段階S66、及び第2ワードラインWLk1のLSBフラグセルMFのデータがオンセル状態である場合、第2読み取り電圧セットによって、第1ワードラインWLkのメモリセルMCkのデータを読み取る段階S67を含むことができる。図6に図示された本発明のさらに他の実施形態によるフラッシュメモリ装置の読み取り方法600は、第1ワードラインWLkが最後に書き込まれたワードラインであるか否かを判断する方法の差があるのみ、第1読み取り電圧セットまたは第2読み取り電圧セットによって、第1ワードラインWLkのメモリセルMCkがデータを読み取る方法は、図5に図示された本発明の他の実施形態によるフラッシュメモリ装置の読み取り方法500と類似している。従って、当業者であるならば、図5に係わる説明から、図6に図示されたフラッシュメモリ装置の読み取り方法600を、フラッシュメモリ装置で具現することが可能であろうから、ここでは、図6についての詳細な説明を省略する。一方、図3ないし図6を参照しつつ、本発明の多様な実施形態によるフラッシュメモリ装置の読み取り方法について説明した。しかし、本発明によるフラッシュメモリ装置の読み取り方法は、それらに限定されるものではなく、それらから多様な変形が可能であるということは、当業者に自明である。また、本発明の多様な実施形態によるフラッシュメモリ装置の読み取り方法は、2ビットのデータを保存することができるマルチレベルセルMLCの場合を仮定して説明したが、3ビット以上のデータを保存することができるマルチレベルセルMLCの場合にも、本発明によるフラッシュメモリ装置の読み取り方法が拡張適用されるであろう。図7A及び図7Bは、本発明の一実施形態によるフラッシュメモリ装置の読み取り方法によって制御される読み取り電圧を示す図面である。図2を参照して説明した通り、図7A及び図7Bに図示された第1散布ないし第3散布P1,P2,P3は、最後に書き込まれたワードラインを除外した残りのワードラインに連結されたメモリセルのスレショルド電圧散布であり、第1散布ないし第3散布P1_L,P2_L,P3_Lは、最後に書き込まれたワードラインに連結されたメモリセルのスレショルド電圧散布を示す。図7Aは、第1ワードラインWLkのメモリセルMCkが、LSBページまでプログラムされた場合の読み取り電圧制御を示す図面である。第1ワードラインWLkのメモリセルMCkが、LSBページまでプログラムされ、第1ワードラインWLkが最後にプログラムされたワードラインではない場合図4C、第1読み取り電圧セットによって、第1ワードラインWLkのメモリセルMCkのデータを読み取る。図7Aを参照すれば、第1読み取り電圧セットは、第1読み取り電圧Vread0を含むことができる。第1ワードラインWLkのメモリセルMCkが、LSBページまでプログラムされ、第1ワードラインWLkが最後にプログラムされたワードラインである場合図4D、第2読み取り電圧セットによって、第1ワードラインWLkのメモリセルMCkのデータを読み取る。図7Aを参照すれば、第2読み取り電圧セットは、第1読み取り電圧Vread0_Lを含むことができる。第2読み取り電圧セットに含まれた第1読み取り電圧Vread0_Lは、第1読み取り電圧セットに含まれた第1読み取り電圧Vread0に比べて、第1補正量ほど小さい値に設定されうる。ここで、第1補正量は、第1散布P1と第1散布P1_Lとのスレショルド電圧差に対応する値に設定されうる。図7Bは、第1ワードラインWLkのメモリセルMCkが、MSBページまでプログラムされた場合の読み取り電圧制御を示す図面である。第1ワードラインWLkのメモリセルMCkが、MSBページまでプログラムされ、第1ワードラインWLkが最後にプログラムされたワードラインではない場合図4A、第1読み取り電圧セットによって、第1ワードラインWLkのメモリセルMCkのデータを読み取る。図7Bを参照すれば、第1読み取り電圧セットは、第1読み取り電圧Vread0、第2読み取り電圧Vread1及び第3読み取り電圧Vread2を含むことができる。前述の通り、第1ワードラインWLkのメモリセルMCkが、MSBページまでプログラムされた場合、2ビットのデータがメモリセルMCkに保存されるので、データ読み取りのために、3個の読み取り電圧が必要になる。第1ワードラインWLkのメモリセルMCkが、MSBページまでプログラムされ、第1ワードラインWLkが最後にプログラムされたワードラインである場合図4B及び図4E、第2読み取り電圧セットによって、第1ワードラインWLkのメモリセルMCkのデータを読み取る。図7Bを参照すれば、第2読み取り電圧セットは、第1読み取り電圧Vread0_L、第2読み取り電圧Vread1_L及び第3読み取り電圧Vread2_Lを含むことができる。第2読み取り電圧セットに含まれる第1読み取り電圧Vread0_L、第2読み取り電圧Vread1_L及び第3読み取り電圧Vread2_Lは、第1散布P1_L、第2散布P2_L及び第3散布P3_Lの相対的な位置を考慮し、各散布間の中間値に設定されうる。従って、第2読み取り電圧セットに含まれた第1読み取り電圧Vread0_Lは、第1読み取り電圧セットに含まれた第1読み取り電圧Vread0に比べ、第1補正量ほど小さい値に設定されうる。ここで、前記第1補正量は、第1散布P1と第1散布P1_Lとのスレショルド電圧差に対応する値に設定されうる。第2読み取り電圧セットに含まれた第2読み取り電圧Vread1_L及び第3読み取り電圧Vread2_Lも、これと類似して、第1読み取り電圧セットに含まれた第2読み取り電圧Vread1及び第3読み取り電圧Vread2に比べ、それぞれ第2補正量及び第3補正量ほど小さい値に設定されうる。ここで、第1補正量、第2補正量及び第3補正量は、読み取り電圧の相対的な位置によって、互いに異なる値に設定されうる。一般的なフラッシュメモリセルアレイは、スレショルド電圧が高い状態であるほど、カップリング効果をより受けないために、第3散布P3,P3_L間のスレショルド電圧差が、第2散布P2,P2_L間のスレショルド電圧差より小さい。また、同じ原理で、第2散布P2,P2_L間のスレショルド電圧差が、第1散布P1,P1_L間のスレショルド電圧差より小さい。従って、かような点を考慮し、第1補正量、第2補正量及び第3補正量は、互いに異なる値に設定されうる。ただし、かような内容は例示的なものであり、フラッシュメモリセルアレイの状態によって、補正量の大きさを多様に設定することが可能なものである。また、前記補正量は、第1ワードラインWLkが、LSBページまでプログラムされているか否か、またはMSBページまでプログラムされているか否かによって、互いに異なる値を有することもできる。すなわち、図7Aに図示された第1読み取り電圧Vread0,Vread0_L間の差を示す第1補正量と、図7Bに図示された第1読み取り電圧Vread0,Vread0_L間の差を示す第1補正量は、互いに異なる値に設定されうる。ただし、かような内容は例示的なものであり、フラッシュメモリセルアレイの状態によって、補正量の大きさを多様に設定することが可能なものである。図8は、本発明の一実施形態によるフラッシュメモリ装置を示す図面である。図8を参照すれば、前記フラッシュメモリ装置800は、メモリセルアレイ810、ロウデコーダ820、ページバッファ830及び読み取り電圧制御部840を具備することができる。メモリセルアレイ810、ロウデコーダ820及びページバッファ830の構造及び動作は、当業者に周知されているので、ここでは詳細な説明を省略する。読み取り電圧制御部840は、ページバッファ830からフラグセルデータF_DATAを入力される。フラグセルデータF_DATAは、図3を参照して説明した通り、第1ワードラインWLk及び第2ワードラインWLk1のフラグセルLF,MFのデータのうち少なくとも一つを含むことができる。読み取り電圧制御部840は、入力されたフラグセルデータF_DATAによって、第1ワードラインWLkが最後に書き込まれたワードラインであるか否かを判断し、これによって、第1ワードラインWLkのメモリセルMCkの読み取り電圧セットを決定することができる。読み取り電圧制御部840は、決定された読み取り電圧セットによって、読み取り電圧制御信号VREAD_CONを生成し、ロウデコーダ820に出力することができる。これによって、図8に図示された本発明の一実施形態によるフラッシュメモリ装置800は、読み取り電圧制御部840で決定された読み取り電圧セットによって、第1ワードラインWLkのメモリセルMCkのデータを読み取る。かような読み取り電圧制御部840の動作は、すでに図3ないし図7Bを参照して説明した内容と類似しているので、当業者であるならば、前記読み取り電圧制御部840を具現することが困難ではないであろう。従って、こでは、図8に図示された読み取り電圧制御部840についての詳細な説明は省略する。図9は、本発明の一実施形態によるフラッシュメモリ装置を具備するメモリカードを示す図面である。図9に図示されているように、本発明によるフラッシュメモリ装置910は、メモリコントローラ920と共に、メモリカード900を構成することができる。このような場合、メモリコントローラ920は、USBuniversalserialbus、MMCmultimediacard、PCI-E、SATA、PATA、SCSIsmallcomputersysteminterface、ESDIenhancedsmalldeviceinterfaceそしてIDEのような多様なインターフェースプロトコルのうちいずれか一つを介して、外部例えば、ホストと通信するように構成されるのである。図9のメモリコントローラ920に備わっているSRAMstaticrandomaccessmemory921、CPUcentralprocessorunit922、ホストインターフェース923、ECCErrorCheckandCorrectmemory924、メモリインターフェース925及びバス926の構造及び動作は、この分野の当業者に自明な事項であり、詳細な説明は省略する。望ましくは、メモリコントローラ920とフラッシュメモリ装置910は、例えば、データを保存するのに、不揮発性メモリを使用するSSDsolidstatedrivediskを構成することができる。ここで、メモリカード及びSSDは、メモリシステムと呼ぶことができる。図10は、本発明の一実施形態によるフラッシュメモリ装置を具備するコンピュータシステムを示す図面である。図10を参照すれば、前記コンピュータシステム1000は、バス1060に電気的に連結されたCPU1030、ユーザインターフェース1050、及びメモリコントローラ1012及びフラッシュメモリ装置1011を具備するフラッシュメモリシステム1010を具備することができる。本発明によるコンピュータシステム1000は、さらにRAMrandomaccessmemory1040及びパワー供給装置1020をさらに具備することができる。図10に図示されたフラッシュメモリシステム1010は、図9に図示されたメモリカード900に対応しうる。フラッシュメモリ装置1011には、マイクロプロセッサ1030によって処理された/処理されるNビットデータNは、1またはそれより大きい整数、がメモリコントローラ1012を介して保存されうる。本発明によるコンピュータシステム1000が、モバイル装置である場合、コンピュータシステムの動作電圧を供給するためのバッテリ及びベースバンドチップセットbasebandchipsetのようなモデムがさらに提供されうる。また、本発明によるコンピュータシステム1000には、応用チップセットapplicationchipset、カメライメージプロセッサcameraimageprocessor、モバイルDRAMdynamicrandomaccessmemoryなどがさらに提供されうることは、この分野の当業者に自明な事項であり、さらに詳細な説明は省略する。一方、前記で説明した本発明によるフラッシュメモリ装置は、多様な形態のパッケージを利用して実装することができる。例えば、本発明によるフラッシュメモリ装置は、PoPpackageonpackage、BGAballgridarray、CSPchipscalepackage、PLCCplasticleadedchipcarrier、PDIPplasticdualinlinepackage、DieinWafflePack、DieinWaferForm、COBchiponboard、CERDIPceramicdualinlinepackage、MQFPplasticmetricquadflatpack、TQFPthinquadflatpack、SOICsmalloutline、SSOPshrinksmalloutlinepackage、TSOPthinsmalloutline、TQFPthinquadflatpack、SIPsysteminpackage、MCPmultichippackage、WFPwaferlevelfabricatedpackage、WSPwaferlevelprocessedstackpackageのようなパッケージを利用して実装されうる。本発明は、図面に図示された実施形態を参考にして説明したが、それらは例示的なものに過ぎず、本技術分野の当業者であるならば、それらから多様な変形及び均等な他の実施形態が可能であるという点を理解するであろう。従って、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決まるものである。"