"メモリアレイを備え、前記メモリアレイは、各々の抵抗値が記憶データに応じて変化する複数のメモリセルと、各々の抵抗値が固定された複数の参照セルとを含み、さらに、センスアンプ回路を備え、前記センスアンプ回路は、データ読出時に、前記複数のメモリセルのうちで選択されたメモリセルと接続される第1のプリアンプ部と、データ読出時に、前記複数の参照セルのうちで選択された参照セルと接続される第2のプリアンプ部と、前記第1のプリアンプ部の出力電圧と前記第2のプリアンプ部の出力電圧との差電圧を増幅するメインアンプ部とを含み、前記第1のプリアンプ部は、前記メインアンプ部に出力電圧を出力するための第1の出力ノードと、前記第1の出力ノードと電源ノードとの間に直列に接続された複数の第1の負荷素子と、前記第1の出力ノードと接続された第1の主電極、データ読出時に前記選択されたメモリセルと接続される第2の主電極、および制御電極を有する第1のトランジスタとを含み、前記第2のプリアンプ部は、前記メインアンプ部に出力電圧を出力するための第2の出力ノードと、前記第2の出力ノードと前記電源ノードとの間に直列に接続された複数の第2の負荷素子と、前記第2の出力ノードと接続された第1の主電極、データ読出時に前記選択された参照セルと接続される第2の主電極、および制御電極を有する第2のトランジスタとを含み、前記第1のトランジスタの制御電極は、前記複数の第1の負荷素子の接続ノードに接続され、前記第2のトランジスタの制御電極は、前記複数の第2の負荷素子の接続ノードに接続される、半導体装置。メモリアレイを備え、前記メモリアレイは、各々の抵抗値が記憶データに応じて変化する複数のメモリセルと、各々の抵抗値が固定された複数の参照セルとを含み、さらに、センスアンプ回路を備え、前記センスアンプ回路は、データ読出時に、前記複数のメモリセルのうちで選択されたメモリセルと接続される第1のプリアンプ部と、データ読出時に、前記複数の参照セルのうちで選択された参照セルと接続される第2のプリアンプ部と、前記第1のプリアンプ部の出力電圧と前記第2のプリアンプ部の出力電圧との差電圧を増幅するメインアンプ部とを含み、前記第1のプリアンプ部は、前記メインアンプ部に出力電圧を出力するための第1の出力ノードと、前記第1の出力ノードと電源ノードとの間に直列に接続された複数の第1の負荷素子と、前記第1の出力ノードと接続された第1の主電極、データ読出時に前記選択されたメモリセルと接続される第2の主電極、および制御電極を有する第1のトランジスタとを含み、前記第2のプリアンプ部は、前記メインアンプ部に出力電圧を出力するための第2の出力ノードと、前記第2の出力ノードと前記電源ノードとの間に直列に接続された複数の第2の負荷素子と、前記第2の出力ノードと接続された第1の主電極、データ読出時に前記選択された参照セルと接続される第2の主電極、および制御電極を有する第2のトランジスタとを含み、前記第1のトランジスタの制御電極は、前記複数の第2の負荷素子の接続ノードに接続され、前記第2のトランジスタの制御電極は、前記複数の第1の負荷素子の接続ノードに接続される、半導体装置。前記複数のメモリセルの各々は、第1の論理レベルの記憶データを保持しているときは第1の抵抗値を有し、第2の論理レベルの記憶データを保持しているときは第2の抵抗値を有し、前記複数の参照セルは、各々が前記第1の抵抗値を有する複数の第1の参照セルと、各々が前記第2の抵抗値を有する複数の第2の参照セルとを含み、前記第2のプリアンプは、データ読出時には、前記複数の第1の参照セルのうちで選択された第1の参照セルおよび前記複数の第2の参照セルのうちで選択された第2の参照セルと接続され、前記第2のトランジスタの第2の主電極は、データ読出時に前記選択された第1の参照セルと接続され、前記第3のプリアンプは、前記第2の出力ノードに接続された第1の主電極、データ読出時に前記選択された第2の参照セルと接続される第2の主電極、および制御電極を有する第3のトランジスタをさらに含み、前記第3のトランジスタの制御電極は、前記第2のトランジスタの制御電極に接続される、請求項1または2に記載の半導体装置。前記センスアンプ回路は、ラッチ回路をさらに含み、前記ラッチ回路は、前記第1の出力ノードと前記電源ノードとの間に設けられ、制御電極が前記第2の出力ノードと接続される第4のトランジスタと、前記第2の出力ノードと前記電源ノードとの間に設けられ、制御電極が前記第1の出力ノードと接続される第5のトランジスタとを有する、請求項1または2に記載の半導体装置。前記第1および第2のトランジスタは、バイポーラトランジスタである、請求項1または2に記載の半導体装置。ところで、メモリセルの抵抗値のレベルを正確に判定するためには、メモリセルとリファレンスメモリセルとにできるだけ等しい電圧を印加する必要がある。上記の特開2010-61727号公報特許文献1に記載のセンスアンプ回路の場合には、第1、第2のトランジスタのゲート電圧からトランジスタの閾値電圧だけ降下した電圧が、読出対象として選択されたメモリセルおよびリファレンスメモリセルに印加される。したがって、トランジスタの閾値電圧が等しければ、メモリセルとリファレンスメモリセルとに等しい電圧が印加されることになる。しかしながら、一般に、MOSMetalOxideSemiconductorトランジスタの閾値電圧は、ゲート面積の平方根に逆比例してランダムにばらつくので、メモリセルとリファレンスメモリセルとに等しい電圧を印加するのは容易ではない。ゲート面積を大きくすれば、閾値電圧のばらつきを抑えることは可能であるが、回路面積が増加するというディメリットも生じる。特開2010-61727号公報特許文献1に記載されたセンスアンプ回路の場合には、MOSトランジスタと比較して閾値電圧のばらつきの少ないバイポーラトランジスタを用いるという対策が採られている。しかしながら、バイポーラトランジスタを用いると、ベース端子からエミッタ端子へベース電流が流れるため、このベース電流によって無駄な消費電力が生じてしまう。MOSトランジスタの場合であっても、微細化するにつれてゲートリーク電流が増大するので、同様の電流消費の問題がある。したがって、この発明の目的は、記憶データに応じて電気抵抗が変化する記憶素子を備えた半導体装置において、センスアンプ回路における電流消費を従来よりも抑制することである。この発明の実施の一形態による半導体装置は、メモリアレイとセンスアンプ回路とを備える。メモリアレイは、各々の抵抗値が記憶データに応じて変化する複数のメモリセルと、各々の抵抗値が固定された複数の参照セルとを含む。センスアンプ回路は、データ読出時に、複数のメモリセルのうちで選択されたメモリセルと接続される第1のプリアンプ部と、データ読出時に、複数の参照セルのうちで選択された参照セルと接続される第2のプリアンプ部と、第1のプリアンプ部の出力電圧と第2のプリアンプ部の出力電圧との差電圧を増幅するメインアンプ部とを含む。第1のプリアンプ部は、メインアンプ部に出力電圧を出力するための第1の出力ノードと、第1の出力ノードと電源ノードとの間に直列に接続された複数の第1の負荷素子と、第1の出力ノードと接続された第1の主電極、データ読出時に選択されたメモリセルと接続される第2の主電極、および制御電極を有する第1のトランジスタとを含む。第2のプリアンプ部は、メインアンプ部に出力電圧を出力するための第2の出力ノードと、第2の出力ノードと電源ノードとの間に直列に接続された複数の第2の負荷素子と、第2の出力ノードと接続された第1の主電極、データ読出時に選択された参照セルと接続される第2の主電極、および制御電極を有する第2のトランジスタとを含む。第1のトランジスタの制御電極は、複数の第1の負荷素子の接続ノードに接続される。第2のトランジスタの制御電極は、複数の第2の負荷素子の接続ノードに接続される。この実施の形態によれば、第1および第2のトランジスタの制御電極は、直列接続された負荷素子の接続ノードに接続されており、参照電源が供給されない。このため、センスアンプ回路の電流消費を従来よりも抑制できる。以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。<実施の形態1>[半導体集積回路装置の全体構成]図1は、本発明の実施の形態1による半導体装置1の構成を示したブロック図である。図1には、MRAMの製品応用例としてワンチップマイクロコンピュータチップが半導体装置1として示されている。図1を参照して、半導体装置1は、CPUCentralProcessingUnit2と、MRAM回路4と、電源電圧VDDをMRAM回路4に供給する電源回路3とを含む。MRAM回路4として、256KbitまたはECCエラー訂正回路:ErrorControlCode付の384Kbitの構成が想定されている。CPU2は、MRAM回路4からのデータ読出およびMRAM回路4へのデータ書込を行なう。CPU2は、データ読出および書込を行なうために、アドレス信号A[15:3]、リードイネーブル信号RE、センスイネーブル信号SE、センスイネーブル信号の逆論理信号SE_N、プリチャージ制御信号PCG、書込データ信号D[47:0]、およびライトイネーブル信号WEなどをMRAM回路4へ入力する。MRAM回路4から読出されたデータは、出力信号DOUTとしてCPU2へ出力される。MRAM回路4からのデータ読出時には、リードイネーブル信号REがイネーブルすなわちHハイレベルになる。このとき、図示しないMRAM回路4内のデコード回路は、アドレス信号A[15:3]によって選択される1対のワード線WL0、WL1とコラム選択線制御信号CSLをイネーブルすなわちHレベルにする。[メモリセルの構成]図2は、MARM回路4のメモリセルMCの構成を示す回路図である。図2を参照して、メモリセルMCは、磁気データに応じて電気抵抗が変化するTMRTunnelMagnetoResistance素子と、アクセストランジスタATRとを含む。ここで、TMR素子は、強磁性体薄膜からなる固定磁化層および自由磁化層によって薄い絶縁層を挟んだトンネル接合構造を有する磁気抵抗素子である。TMR素子は、2つの層の磁化方向が平行の場合に低抵抗状態になり反平行の場合に高抵抗状態になるので、自由磁化層の磁化方向によって10の情報を記憶することができる。通常、アクセストランジスタATRには、MOSMetalOxideSemiconductorトランジスタが用いられる。メモリセルMCに対して、ディジット線DL、ワード線WL、ビット線BL、およびソース線SLが配置される。ソース線SLは、アクセストランジスタATRのソース端子を接地ノードVSSに接続するための配線であるが、図2では図示を省略している。ディジット線DL、ワード線WL、およびソース線SLはメモリアレイの行方向に沿って延在し、ビット線BLは列方向に沿って延在する。図2に示すように、TMR素子は、その一端がビット線BLに接続され、他端がアクセストランジスタATRのドレインに接続される。アクセストランジスタATRのソースはソース線SLを介して接地ノードVSSに接続される。また、アクセストランジスタATRのゲートはワード線WLに接続される。データ書込時においては、データ書込対象となる選択メモリセルを含む選択行のディジット線DLと、選択メモリセルを含む選択列のビット線BLとに、それぞれデータ書込電流が流れる。ここで、ビット線BLを流れるデータ書込電流の方向は、書込データに応じて、切替え可能となっている。ビット線BLを流れるデータ書込電流の方向によって、自由磁化層の磁化の方向が決定される。データ読出時においては、選択メモリセルに対応するワード線WLが高電圧状態に活性化されて、アクセストランジスタATRが導通状態になる。この結果、センス電流読出電流が、ビット線BLからTMR素子およびアクセストランジスタATRを経て、ソース線SLに流れる。なお、以下においては、信号、信号線およびデータなどの2値的な高電圧状態および低電圧状態を、それぞれハイレベルHレベルおよびローレベルLレベルとも称する。[メモリアレイおよび周辺回路の構成]図3は、図1におけるMRAM回路4に含まれるメモリアレイの構成を示したブロック図である。図3を参照して、MRAM回路4は16個の単位メモリアレイ10と32個のセンスアンプ回路SAとを含む。MRAM回路4が256Kbit構成の場合には、各単位メモリアレイ10は、行列状に配列された16Kbitのメモリセルを含む。MRAM回路4が384Kbit構成の場合には、各単位メモリアレイ10は、行列状に配列された24Kbitのメモリセルを含む。センスアンプ回路SAは、単位メモリアレイ10ごとに2個ずつ配置されるが、図3では代表として1個のみが示されている。センスアンプ回路SAには、ワード線WLとコラム選択線制御信号CSL不図示とによって選択されたメモリセルの出力電流が、ビット線BLとローカルIO線対LIO、LIO_Bとを介して入力される。センスアンプ回路SAは、選択メモリセルを流れる電流とリファレンスメモリセルを流れる電流との差を増幅して出力信号DOUTとして外部に出力する。図4は、図3における単位メモリアレイ10とその周辺回路の構成を示す回路図である。図4に示すメモリアレイの構成は、非特許文献1と同様なフォールデッドビット線FoldedBitLine構成である。この構成では、1本のディジット線DLに対して2本のワード線WL0、WL1が対応する。なお、図4では、MRAM回路が384Kbit構成である場合、すなわち各単位メモリアレイ10が24Kbitのメモリセルを含む場合が示される。図4を参照して、単位メモリアレイ10は、24Kbit構成の正規のメモリアレイ32と、スペアロウSpareRow34と、スペアコラムSpareColumn36とを含む。単位メモリアレイ10に隣接した領域に、選択トランジスタ38、センスアンプ回路40,42、バススワップスイッチBusSwapSwitch44、およびプリチャージ回路50が設けられる。単位メモリアレイ10から出力された信号は、選択トランジスタ38を介してローカルIO線対LIO,/LIOまたはLIO_B,/LIO_Bに読出される。選択トランジスタ38は、コラム選択線制御信号CSLをHレベルにすることによりオン状態になる。センスアンプ回路40、42は、ローカルIO線対LIO,/LIOおよびLIO_B,/LIO_Bに読み出された信号を増幅して信号DOUT0、DOUT1としてそれぞれ出力する。バススワップスイッチ44は、ローカルIO線対LIO,/LIOLIO_B,/LIO_Bとセンスアンプ回路4240の入力ノードとの接続を入替えるために設けられている。プリチャージ回路50は、プリチャージ制御信号PCGに従って、ローカルIO線対LIO,/LIOおよびLIO_B,/LIO_Bを所望の電位Vpreまでプリチャージする。ローカルIO線対のプリチャージ後に、コラム選択線制御信号CSLがHレベルになることによって、選択トランジスタ38がオンし、この結果、ローカルIO線対に接続されたビット線対がVpre電位レベルまでチャージされる。このとき、ローカルIO線対とビット線対との電位差はゼロになる。単位メモリアレイ10の周囲には、さらに、ビット線カレントソース/シンクBitLineCurrentSourceSink22L、22Rと、コラムプリデコーダColumnPredecoder24L、24Rと、ロウプリデコーダRowPredecoder26と、ローカルデコーダLocalDecoder29と、ワード線ドライバWordLineDriver28Aと、ディジット線ドライバDigitLineDriver28Bとが設けられる。ビット線カレントソース/シンク22Lおよび22Rは、データの書込時に、コラムプリデコーダ24L、24Rの出力信号によって選択されたビット線BLに対して、書込データに応じた双方向の書込電流を出力する。ワード線ドライバ28Aは、データ読出時に、ロウプリデコーダ26およびローカルデコーダ29の出力信号によって選択されたワード線WLに対して、Hレベルの電圧を出力する。ディジット線ドライバ28Bは、データ書込時に、ロウプリデコーダ26およびローカルデコーダ29の出力信号によって選択されたディジット線DLに対して、書込電流を出力する。図5は、図3におけるメモリアレイの代表部33を詳細に示した図である。図5を参照して、ディジット線DL0に対してワード線WL0,WL1が対応する。メモリアレイの代表部33は、ノーマルセル領域とリファレンスセル領域とを含む。ノーマルセル領域にはノーマルメモリセルMCが配置される。リファレンスセル領域にはリファレンスメモリセル参照メモリセルMCRが配置される。リファレンスメモリセルMCRは、データ読出時に、ノーマルメモリセルMCを流れるセル電流の比較対象となる参照電流を生成するために用いられる。リファレンスメモリセルMCRはダミーワード線DW0,DW1の活性化に応じて選択される。図5では、代表的に1本のダミーディジット線DDLに対応してリファレンスメモリセルMCRを設けている例を記載しているが、リファレンスメモリセルMCRの数や配置は、これに限定される訳ではない。例えば、図4に示されるように、リファレンスロウReferenceRow0と離間した領域にリファレンスロウ1を設けることも可能である。図6は、図4におけるビット線カレントソース/シンク22L、22Rの構成を概念的に示した回路図である。図6を参照して、ビット線カレントソース/シンク22Lは、データ信号D[95:0]を受けるバッファ52と、電源ノードと接地ノードとの間に電流源と直列に接続されたPMOSPositivechannelMOSトランジスタ54およびNMOSNegativechannelMOSトランジスタ56を含むドライバとを含む。PMOSトランジスタ54およびNMOSトランジスタ56のゲートには、ともに、バッファ52の出力が与えられる。ビット線カレントソース/シンク22Rは、データ信号D[95:0]を受けるインバータ62と、電源ノードと接地ノードとの間に電流源と直列に接続されたPMOSトランジスタ64およびNMOSトランジスタ66を含むドライバとを含む。NMOSトランジスタ56のドレインおよびPMOSトランジスタ64のドレインはそれぞれビット線BLの一方端と他方端とに接続されている。これによりデータ信号D[95:0]がHレベルであれば、PMOSトランジスタ64およびNMOSトランジスタ56が導通しこの経路でビット線BLに電流が流れる。この場合、ビット線カレントソース/シンク22Rがカレントソースとなり、22Lがカレントシンクとなる。データ信号D[95:0]がLレベルであれば、逆に、PMOSトランジスタ54およびNMOSトランジスタ66が導通しこの経路でビット線BLに電流が逆向きに流れる。ビット線カレントソース/シンク22Lがカレントソースとなり、22Rがカレントシンクとなる。[センスアンプ回路の構成]図7は、図4、図5のセンスアンプ回路40の構成を示す回路図である。図7を参照して、センスアンプ回路40は、メインアンプ部100と、プリアンプ部110,120と、PMOSトランジスタQ10とを含む。データ読出時に、プリアンプ部120はデータ読出対象として選択されたメモリセルと接続され、プリアンプ部110は比較対照用として選択されたリファレンスメモリセルと接続される。メインアンプ部100は、プリアンプ部110の出力ノードN12の電圧と、プリアンプ部120の出力ノードN14の電圧との差電圧を増幅する。PMOSトランジスタQ10は、電源ノードVDDとノードN10との間に接続される。ノードN10はプリアンプ部110,120に接続されるノードである。PMOSトランジスタQ10のゲートには、センスイネーブル信号の逆論理信号SE_Nが入力されるので、プリアンプ部110,120は、センスイネーブル信号SEがHレベルのとき活性化される。以下、メインアンプ部100およびプリアンプ部110,120の構成について詳しく説明する。メインアンプ部100は、PMOSトランジスタQ11~Q14と、NMOSトランジスタQ15~Q19と、差動増幅器101とを含む。PMOSトランジスタQ11およびNMOSトランジスタQ15は、電源ノードVDDとノードN15との間にこの順で直列に接続される。PMOSトランジスタQ12およびNMOSトランジスタQ17は、電源ノードVDDとノードN15との間にこの順で直列に接続される。PMOSトランジスタQ13およびNMOSトランジスタQ16は、電源ノードVDDとノードN15との間にこの順で直列に接続される。PMOSトランジスタQ14およびNMOSトランジスタQ18は、電源ノードVDDとノードN15との間にこの順で直列に接続される。PMOSトランジスタQ11,Q12のゲートは、プリアンプ部110の出力ノードN12と接続される。PMOSトランジスタQ13,Q14のゲートは、プリアンプ部120の出力ノードN14と接続される。NMOSトランジスタQ15,Q16のゲートは、PMOSトランジスタQ11およびNMOSトランジスタQ15の接続ノードN16と接続される。NMOSトランジスタQ17,Q18のゲートは、PMOSトランジスタQ14およびNMOSトランジスタQ18の接続ノードN17と接続される。差動増幅器101は、接続ノードN16,N17間の電圧を増幅する。NMOSトランジスタQ19は、接地ノードVSSとノードN15との間に接続される。NMOSトランジスタQ19のゲートには、センスイネーブル信号SEが入力されるので、メインアンプ部100は、センスイネーブル信号SEがHレベルのときに活性化される。プリアンプ部110は、PNP型のバイポーラトランジスタ111,112と、NPN型のバイポーラトランジスタ113とを含む。バイポーラトランジスタ111,112は、ノードN10と出力ノードN12との間にこの順で直列に接続される。バイポーラトランジスタ111,112の各々は、ベースとコレクタとを繋いだいわゆるダイオード接続のトランジスタであり、負荷抵抗素子として用いられる以下、負荷抵抗素子111,112とも記載する。ダイオード接続のトランジスタに代えて、ポリシリコン抵抗などを負荷抵抗素子として用いてもよい。バイポーラトランジスタ113のコレクタは出力ノードN12に接続され、エミッタはデータ読出時に選択されたメモリセルまたはリファレンスメモリセルと接続される。バイポーラトランジスタ113のベースは、トランジスタ111,112の接続ノードN11と接続される。プリアンプ部120は、プリアンプ部110は同一構成を有する。すなわち、プリアンプ部120は、PNP型のバイポーラトランジスタ121,122と、NPN型のバイポーラトランジスタ123とを含む。バイポーラトランジスタ121,122は、ノードN10と出力ノードN14との間にこの順で直列に接続される。バイポーラトランジスタ121,122の各々は、ベースとコレクタとを繋いだいわゆるダイオード接続のトランジスタであり、負荷抵抗素子として用いられる以下、負荷抵抗素子121,122とも記載する。バイポーラトランジスタ123のコレクタは出力ノードN14に接続され、エミッタはデータ読出時に選択されたメモリセルまたはリファレンスメモリセルと接続される。バイポーラトランジスタ123のベースは、トランジスタ121,122の接続ノードN13と接続される。図8は、センスアンプ回路40,42の構成を簡略化して示した図である。図8には、図4、図5の選択トランジスタ38によって選択されたビット線BL1~BL4に設けられるメモリセルMC0,MC1およびリファレンスメモリセルMCR0,MCR1も併せて示される。ただし、図8では、選択トランジスタ38およびプリチャージ回路50の図示が省略されている。データ読出時には、メモリセルMC0,MC1に対応するワード線WLおよび、リファレンスメモリセルMCR0,MCR1に対応するダミーワード線DWLがHレベルになる。センスアンプ回路40の構成は、より詳細な図面である図7で説明したとおりであるので説明を繰返さない。図8の場合には、プリアンプ部110を構成するバイポーラトランジスタ113のエミッタは、ビット線BL1を介してリファレンスメモリセルMCR0と接続される。プリアンプ部120を構成するバイポーラトランジスタ123のエミッタは、ビット線BL0を介してメモリセルMC0と接続される。センスアンプ回路42の構成は、センスアンプ回路40の構成と同一である。すなわちセンスアンプ回路42は、メインアンプ部200と、プリアンプ部210,220と、PMOSトランジスタQ10とを含む。メインアンプ部200は、プリアンプ部210の出力ノードN22の電圧と、プリアンプ部220の出力ノードN24の電圧との差電圧を増幅する。PMOSトランジスタQ10は、電源ノードVDDとノードN20との間に接続される。ノードN20はプリアンプ部210,220に接続されるノードである。PMOSトランジスタのゲートには、センスイネーブル信号の逆論理信号SE_Nが入力されるので、プリアンプ部210,220は、センスイネーブル信号SEがHレベルのとき活性化される。プリアンプ部210は、負荷抵抗素子211,212と、NPN型のバイポーラトランジスタ213とを含む。負荷抵抗素子211,212は、ノードN20と出力ノードN22との間に直列に接続される。バイポーラトランジスタ213のコレクタは出力ノードN22に接続され、エミッタは選択されたビット線BL3を介してリファレンスメモリセルMCR1と接続される。バイポーラトランジスタ213のベースは、負荷抵抗素子211,212の接続ノードN21と接続される。プリアンプ部220は、負荷抵抗素子221,222と、NPN型のバイポーラトランジスタ223とを含む。負荷抵抗素子221,222は、ノードN20と出力ノードN24との間に直列に接続される。バイポーラトランジスタ223のコレクタは出力ノードN24に接続され、エミッタは選択されたビット線BL2を介してメモリセルMC1と接続される。バイポーラトランジスタ223のベースは、負荷抵抗素子221,222の接続ノードN23と接続される。プリアンプ部110に設けられたバイポーラトランジスタ113のエミッタと、プリアンプ部210に設けられたバイポーラトランジスタ213のエミッタとは、シャント配線51を介して相互に接続される。ここで、たとえば、リファレンスメモリセルMCR0に設けられたTMR素子の抵抗値Rapが高抵抗Rhighに固定され、リファレンスメモリセルMCR1に設けられたTMR素子の抵抗値Rpが低抵抗Rlowに固定されているとする。そうすると、バイポーラトランジスタ113,213の各々には、高抵抗状態RhighのリファレンスメモリセルMCR0を流れる電流と、低抵抗状態RlowのリファレンスメモリセルMCR1を流れる電流とが平均化された電流が流れる。センスアンプ回路4042は、この平均化された電流とメモリセルMC0MC1を流れるセル電流とを比較する。[センスアンプ回路の動作]比較例の動作図9は、図8の比較例としてのセンスアンプ回路1040,1042の構成を示す回路図である。図9のセンスアンプ回路1040,1042は、プリアンプ部1110,1120,1210,1220の構成が図8の場合と異なる。具体的に図9では、バイポーラトランジスタ113,123,213,223の各ベースは、共通の参照電圧VSAの供給を受け、負荷抵抗素子119,129,219,229の中間ノードには接続されていない。図9のメモリセルMC0において、TMR素子の抵抗値Rx0が低抵抗状態Rlowの場合には、ビット線電圧VBLが低下することにより、対応するプリアンプ部120に設けられたトランジスタ123のベース-エミッタ間電圧VBEが増加する。この結果、メモリセルMC0に流れるセル電流Icellが増加する。この場合のセル電流IcellをImaxとすると、この電流値Imaxに負荷抵抗素子129の抵抗値RLを乗算して得られる電圧Imax×RLが、メインアンプ部100に入力される。逆に、メモリセルMC0において、TMR素子の抵抗値Rx0が高抵抗状態Rhighの場合には、ビット線電圧VBLが上昇することにより、トランジスタ123のベース-エミッタ間電圧VBEが減少する。この結果、メモリセルMC0に流れるセル電流Icellが減少する。この場合のセル電流IcellをIminとすると、この電流値Iminに負荷抵抗素子129の抵抗値RLを乗算して得られる電圧Imin×RLが、メインアンプ部100に入力される。メインアンプ部100において、TMR素子の抵抗値のレベルを正確に判定するためには、上記のImaxとIminの差をできるだけ大きくする必要がある。このためには、メモリセルMC0およびリファレンスメモリセルMCR0の各TMR素子にできるだけ等しい電圧を印加する必要がある。TMR素子に印加される電圧は、概ね参照電圧VSAからトランジスタ113,123,213,223の閾値電圧Vthだけ降下した値になるので、閾値電圧が等しければ同じ電圧が印加されるとしてよい。しかしながら、トランジスタの閾値電圧は、通常ランダムにばらつく。たとえば、MOSトランジスタの閾値電圧のばらつきは、ゲート面積の平方根に逆比例する。バイポーラトランジスタの場合には、比較的、閾値電圧のばらつきは少ないが、制御電極であるベースからエミッタへベース電流IBEが流れるため、参照電圧VSAを発生する電源回路において電力を消費するという別の問題が生じる。本実施の形態の場合の動作再び図8を参照して、本実施の形態の場合について説明する。本実施の形態の場合の動作も、基本的な点では上記の比較例の場合と同様である。特に本実施の形態に特徴的な点は、バイポーラトランジスタ113,123,213,223の各コレクタに接続される負荷抵抗素子が2個に分割され、それら2個の負荷抵抗素子の接続ノードとバイポーラトランジスタのベースとが接続されている点にある。この場合、ビット線電圧VBL、セル電流Icell、バイポーラトランジスタの閾値電圧VTH、電源電圧VDD、および負荷抵抗素子111,121,211,221の抵抗値RL1は、VDD=Icell×RL1VTHVBL...の関係を有する。設計では、上式1の関係を満たすように、負荷抵抗素子111,121,211,221の抵抗値RL1を決定する。たとえば、ビット線電圧VBLを0.35Vとし、セル電流Icellを30μAとし、バイポーラトランジスタの閾値電圧VTHを0.7Vとし、電源電圧VDDを1.5Vとすれば、負荷抵抗素子111,121,211,221の抵抗値RL1は15kΩとなる。負荷抵抗素子112,122,212,222の抵抗値RL2は、バイポーラトランジスタ113,123,213,223が飽和領域で動作するように、すなわちコレクタ-エミッタ間電圧VCEを十分に確保できるように設定する。上記の数値例では、たとえば、RL2=20kΩに設定する。この場合、コレクタ-エミッタ間電圧VCEは、VCE=VDD-RL1RL2×Icell-VBL=1.5V-20kΩ15kΩ×30μA-0.35V=0.1V...となる。図10は、データ読出時における図8のセンスアンプ回路40,42の各部の信号波形を示す図である。図10では、上から順に、プリチャージ制御信号PCG、コラム選択線制御信号CSL、ワード線WLの電圧、センスイネーブル信号の逆論理信号SE_N、プリアンプ部220の出力電圧OUTAP、プリアンプ部110,210の出力電圧OUTP_N,OUTAP_N、およびプリアンプ部120の出力電圧OUTPが示される。ただし、図10の波形は、メモリセルMC0に設けられたTMR素子の抵抗値Rx0が低抵抗Rlowであり、メモリセルMC1に設けられたTMR素子の抵抗値Rx1が高抵抗Rhighであるときに得られたものである。リファレンスメモリセルMCR0に設けられたTMR素子の抵抗値Rapは、高抵抗Rhighに固定され、リファレンスメモリセルMCR1に設けられたTMR素子の抵抗値Rpは、低抵抗Rlowに固定されているとする。図8、図10を参照して、データ読出前にプリチャージ制御信号PCGがHレベルに活性化されることにより、図5のローカルIO線対LIO,/LIOおよびLIO_B,/LIO_Bは所定の電圧にプリチャージされている。プリチャージ制御信号PCGがLレベルになった後、コラム選択線制御信号CSLおよびワード線WLを活性化することによって、メモリセルMC0,MC1およびリファレンスメモリセルMCR0,MCR1が選択される。この後、センスイネーブル信号の逆論理信号SE_NがイネーブルLレベルになることによって、プリアンプ部110,120,210,220の出力電圧が立ち上がる。メモリセルMC0に設けられたTMR素子の抵抗値をRx0とし、セル電流をIcellとすれば、プリアンプ部120に設けられたバイポーラトランジスタ123のベース電圧は、Icell×Rx0VTHただし、VTHはバイポーラトランジスタ123の閾値電圧であるで与えられる。したがって、プリアンプ部120の出力電圧OUTPは、セル電流Icellが増加するにつれて最初のうち増加する。ただし、セル電流Icellが増加すると、負荷抵抗素子121の両端の電圧Icell×RL1が増加するので、プリアンプ部120の出力電圧OUTPはやがて飽和する。最終的に、セル電流Icellおよびプリアンプ部の出力電圧OUTPは、Icell=VDD-VTH/RL1Rx0...OUTP=VDD-Icell×RL1RL2=VDD-VDD-VTH×RL1RL2/RL1Rx0...で与えられる。他のプリアンプ部の出力電圧についても同様である。[まとめ]以上のとおり、実施の形態1のセンスアンプ回路40,42では、プリアンプ部110,120,210,220を構成するバイポーラトランジスタ113,123,213,223のベース電流は、負荷抵抗素子111,121,211,221抵抗値RL1を介して電源VDDから供給される。したがって、図9に示した参照電圧VSAは不要であり、参照電圧VSA供給用の電源によって無駄に電力が消費されることはない。実際の設計にあたっては、電源電圧VDD、トランジスタの閾値電圧VTH、およびTMR素子の抵抗値を決めれば、前述の式1に従って、負荷抵抗素子111,121,211,221の抵抗値RL1を決定することができる。この抵抗値R1を用いることによって、セル電流Icellおよびビット線電圧VBL=Icell×Rx0Rx1を所望の値に設定することができる。上記の実施の形態では、プリアンプ部110,120,210,220を構成するトランジスタ113,123,213,223がバイポーラトランジスタの場合を示したが、バイポーラトランジスタに代えてMOSトランジスタを用いてもよい。MOSトランジスタを用いる場合も微細化すればゲートリーク電流が無視できなくなるが、本実施の形態にプリアンプ部の構成を採用することによって、無駄な電力消費を抑えることができる。<実施の形態2>図11は、この発明の実施の形態2による半導体装置に適用されるセンスアンプ回路40A,42Aの構成を示す回路図である。図11のセンスアンプ回路40A,42Aは、プリアンプ部110,120,210,220に設けられたバイポーラトランジスタ113,123,213,223のベース電極の接続先が、図8のセンスアンプ回路40,42の場合と異なる。すなわち、図11の場合、センスアンプ回路40Aを構成する一方のプリアンプ部110に設けられたバイポーラトランジスタ113のベースは、他方のプリアンプ部120に設けられた負荷抵抗素子121,122の接続ノードN13と接続される。他方のプリアンプ部120に設けられたバイポーラトランジスタ123のベースは、一方のプリアンプ部110に設けられた負荷抵抗素子111,112の接続ノードN11と接続される。同様に、センスアンプ回路42Aを構成する一方のプリアンプ部210に設けられたバイポーラトランジスタ213のベースは、他方のプリアンプ部220に設けられた負荷抵抗素子221,222の接続ノードN23と接続される。他方のプリアンプ部220に設けられたバイポーラトランジスタ223のベースは、一方のプリアンプ部210に設けられた負荷抵抗素子211,212の接続ノードN21と接続される。図11のその他の点は図8の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。センスアンプ回路40Aにおいて、メモリセルMC0に設けられたTMR素子の抵抗値Rx0が低抵抗であるとすれば、メモリセルMC0を流れるセル電流Icell0は増加する。これによって、バイポーラトランジスタ113のベース電圧が減少し、バイポーラトランジスタ123のベース電圧が増加するので、メモリセルMC0を流れるセル電流Icell0はますます増加し、メモリセルMC1を流れるセル電流Icell1はますます減少する。すなわち、セル電流Icellに正帰還がかかった状態になるので、プリアンプ部110,120の出力電圧の差が実施の形態1の場合に比べて大きくなる。センスアンプ回路42Aの場合も同様である。<実施の形態3>図12は、この発明の実施の形態3による半導体装置に適用されるセンスアンプ回路40B,42Bの構成を示す図である。図12のセンスアンプ回路40Bは、バイポーラトランジスタ113に代えて並列接続されたバイポーラトランジスタ113A,113Bが設けられ、バイポーラトランジスタ123に代えて並列接続されたバイポーラトランジスタ123A,123Bが設けられる点で図11のセンスアンプ回路40Aと異なる。同様に、図12のセンスアンプ回路42Bは、バイポーラトランジスタ213に代えて並列接続されたバイポーラトランジスタ213A,213Bが設けられ、バイポーラトランジスタ223に代えて並列接続されたバイポーラトランジスタ223A,223Bが設けられる点で図11のセンスアンプ回路42Aと異なる。具体的な接続について説明すると、プリアンプ部110Bを構成するバイポーラトランジスタ113A,113Bのコレクタは出力ノードN12に接続され、ベースは他方のプリアンプ部120Bに設けられた負荷抵抗素子121,122間の接続ノードN13と接続される。バイポーラトランジスタ113Aのエミッタは、高抵抗RhighのTMR素子を有するリファレンスメモリセルMCR0抵抗値Rapに接続され、バイポーラトランジスタ113Bのエミッタは、低抵抗RlowのTMR素子を有するリファレンスメモリセルMCR1抵抗値Rpに接続される。プリアンプ部120Bを構成するバイポーラトランジスタ123A,123Bのコレクタは出力ノードN14に接続され、ベースは他方のプリアンプ部110Bに設けられた負荷抵抗素子111,112間の接続ノードN11と接続され、エミッタは共に、選択されたメモリセルMC0と接続される。同様に、プリアンプ部210Bを構成するバイポーラトランジスタ213A,213Bのコレクタは出力ノードN22に接続され、ベースは他方のプリアンプ部220Bに設けられた負荷抵抗素子221,222間の接続ノードN23と接続される。バイポーラトランジスタ213Aのエミッタは、低抵抗RlowのTMR素子を有するリファレンスメモリセルMCR1抵抗値Rpに接続され、バイポーラトランジスタ213Bのエミッタは、高抵抗RhighのTMR素子を有するリファレンスメモリセルMCR0抵抗値Rapに接続される。プリアンプ部220Bを構成するバイポーラトランジスタ223A,223Bのコレクタは出力ノードN14に接続され、ベースは他方のプリアンプ部210Bに設けられた負荷抵抗素子211,212間の接続ノードN21と接続され、エミッタは共に、選択されたメモリセルMC1と接続される。図12のセンスアンプ回路40B,42Bは、さらに、ラッチ回路130,230をそれぞれ含む点で図11のセンスアンプ回路40A,42Aと異なる。具体的に、ラッチ回路130は、PMOSトランジスタ131~133を含む。PMOSトランジスタ131は、ノードN16と出力ノードN12との間に接続され、そのゲートが出力ノードN14と接続される。PMOSトランジスタ132は、ノードN16と出力ノードN14との間に接続され、そのゲートが出力ノードN12と接続される。PMOSトランジスタ133は、電源ノードVDDとノードN16との間に接続され、ゲートにセンスイネーブル信号の逆論理信号SE2_Nを受ける。したがって、センスイネーブル信号SE2がHレベルになったとき、ラッチ回路130は活性化される。同様に、ラッチ回路230は、PMOSトランジスタ231~233を含む。PMOSトランジスタ231は、ノードN26と出力ノードN22との間に接続され、そのゲートが出力ノードN24と接続される。PMOSトランジスタ232は、ノードN26と出力ノードN24との間に接続され、そのゲートが出力ノードN22と接続される。PMOSトランジスタ233は、電源ノードVDDとノードN26との間に接続され、ゲートにセンスイネーブル信号の逆論理信号SE2_Nを受ける。したがって、センスイネーブル信号SE2がHレベルになったとき、ラッチ回路230は活性化される。図12のその他の点は図11の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。図13は、データ読出時における図12のセンスアンプ回路40B,42Bの各部の信号波形を示す図である。図13では、上から順に、センスイネーブル信号の逆論理信号SE_N,SE2_N、プリアンプ部220Bの出力電圧OUTAP、プリアンプ部210Bの出力電圧OUTAP_N、プリアンプ部110Bの出力電圧OUTP_N、プリアンプ部120Bの出力電圧OUTP、メモリセルMC0のセル電流、リファレンスメモリセルMCR0のセル電流、リファレンスメモリセルMCR1のセル電流、およびメモリセルMC1のセル電流が示される。ただし、図13の波形は、メモリセルMC0に設けられたTMR素子の抵抗値Rx0が低抵抗Rlowであり、メモリセルMC1に設けられたTMR素子の抵抗値Rx1が高抵抗Rhighであるときに得られたものである。リファレンスメモリセルMCR0に設けられたTMR素子の抵抗値Rapは、高抵抗Rhighに固定され、リファレンスメモリセルMCR1に設けられたTMR素子の抵抗値Rpは、低抵抗Rlowに固定されているとする。図12、図13を参照して、時刻t1でSE_NがイネーブルLレベルとなる。このときの動作は実施の形態1の場合と同様である。ただし、各センスアンプ回路を構成する2個のプリアンプ部のうち一方に設けられたバイポーラトランジスタのベースが他方に設けられた負荷抵抗素子間の接続ノードと接続されるので、グランド側の出力信号も増幅される。このため、プリアンプ部の出力振幅が大きくなり、増幅率が上がる。次の時刻t2で、SE_NをディスエーブルHレベルにするのと同時にSE2_NをイネーブルLレベルにする。これによって、図12のラッチ回路130,230は、動作を開始し、プリアンプ部110B,120B,210B,220Bの出力信号をさらに増幅する。ラッチ回路130,230を構成するトランジスタ対131,132および231,232は、動作が進むにつれて一方がオンし他方がオフするので、一方の出力電圧は電源電圧VDDまで増加し、他方の出力電圧は接地電圧VSSまで低下する。メモリセルMC0,MC1およびリファレンスメモリセルMCR0,MCR1を流れるセル電流は次第に減少していく。実施の形態1,2の場合には、リファレンスメモリセルMCR0,MCR1に対応するビット線がシャント配線51によってショートされていたので、寄生容量のアンバランスが生じやすいという問題があった。これに対して、実施の形態3の場合にはビット線間をショートする配線がないので、ラッチ回路130,230で増幅するために十分均等なリファレンス信号リファレンスメモリセルMCRを流れるセル電流Icellおよびビット線電圧を得ることができる。今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"