"複数のデータチャネルを含むプログラマブル高速シリアルインターフェースと、複数のチャネル回路であって、各チャネル回路は、データチャネルと関連付けられている、複数のチャネル回路と、データ集約モジュールと、前記複数のチャネル回路および前記データ集約モジュールに連結されているチャネルマルチプレクサ回路であって、前記チャネルマルチプレクサ回路は、前記複数のチャネル回路のサブセットから前記データ集約モジュールの入力にデータを提供するようにプログラム可能である、チャネルマルチプレクサ回路と、前記データ集約モジュールおよび前記複数のチャネル回路に連結されているチャネルデマルチプレクサ回路であって、前記チャネルデマルチプレクサ回路は、前記データ集約モジュールの出力から前記複数のチャネル回路のサブセットにデータを提供するようにプログラム可能である、チャネルデマルチプレクサ回路とを含む、集積回路。前記データ集約モジュールは、デスキュー状態機械と、レート整合回路とを含む、請求項1に記載の集積回路。前記データ集約モジュールは、受信および伝送状態機械をさらに含む、請求項2に記載の集積回路。前記集積回路は、複数のデータ集約モジュールと、対応するチャネルマルチプレクサおよびデマルチプレクサ回路とを含む、請求項1に記載の集積回路。前記チャネルマルチプレクサおよびデマルチプレクサ回路は、アレイ内の2つの隣接チャネル回路にデータ集約結合を提供するように構成可能である、請求項1に記載の集積回路。前記チャネルマルチプレクサおよびデマルチプレクサ回路は、アレイ内の2つの非隣接チャネル回路にデータ集約結合を提供するように構成可能である、請求項1に記載の集積回路。前記2つの非隣接チャネル回路間のチャネル回路は、送受信機チャネルとしてではなく、クロック源として構成可能である、請求項6に記載の集積回路。前記チャネルマルチプレクサおよびデマルチプレクサ回路は、アレイ内の4つの隣接チャネル回路にデータ集約結合を提供するように構成可能である、請求項1に記載の集積回路。前記チャネルマルチプレクサおよびデマルチプレクサ回路は、アレイ内において、すべてが相互に隣接していない4つのチャネル回路にデータ集約結合を提供するように構成可能である、請求項1に記載の集積回路。前記4つのチャネル回路のうちの2つの間のチャネル回路は、送受信機チャネルとしてではなく、クロック源として構成可能である、請求項9に記載の集積回路。前記チャネルマルチプレクサおよびデマルチプレクサ回路に連結されている前記複数のチャネル回路のそれぞれにマスタクロック信号を配信するように構成可能である双方向クロック配信回路と、前記チャネルマルチプレクサおよびデマルチプレクサ回路に連結されている前記複数のチャネル回路のそれぞれにマスタ制御信号を配信するように構成可能である双方向制御信号配信回路とをさらに含む、請求項1に記載の集積回路。各チャネル回路は、そのチャネル回路に対するローカルクロック信号としてプログラム可能に使用可能であり、かつ、他のチャネル回路に対するマスタクロック信号としてもプログラム可能に使用可能であるクロック信号を生成するクロック信号生成器を含む、請求項11に記載の集積回路。各チャネル回路は、そのチャネル回路に対するローカル制御信号としてプログラム可能に使用可能であり、かつ、他のチャネル回路に対するマスタ制御信号としてもプログラム可能に使用可能である制御信号を生成する制御信号生成器を含む、請求項11に記載の集積回路。各チャネル回路は、物理媒体アタッチメントPMAチャネル回路と、物理符号化副層PCSチャネル回路とを含む、請求項1に記載の集積回路。前記集積回路は、フィールドプログラマブルゲートアレイを含む、請求項1に記載の集積回路。集積回路の高速シリアルインターフェースのためのデータチャネルのフレキシブル集約を提供する方法であって、前記方法は、サブセットからのデータが、入力データとして、データ集約回路モジュールに提供されるように、結合されるべきデータチャネル回路のサブセットを選択するようにマルチプレクサ回路を構成するステップと、前記データ集約回路モジュールからの出力データが、データチャネル回路の同一サブセットに戻るように提供されるように、デマルチプレクサ回路を構成するステップとを含む、方法。前記集積回路は、フィールドプログラマブルゲートアレイを含み、前記方法は、前記集積回路のシリアルプログラミングによって行われる、請求項16に記載の方法。前記サブセット内の前記データチャネル回路は、単一のより高速データチャネルを形成するように、マスタクロックおよび制御信号を利用するようにプログラム可能である、請求項16に記載の方法。複数のデータチャネルを含む、プログラマブル高速シリアルインターフェースと、チャネル回路のアレイであって、各チャネル回路は、データチャネルと関連付けられている、チャネル回路のアレイと、異なるマスタクロック信号を前記チャネル回路のアレイの異なるセグメントに配信するように構成可能である双方向セグメント化可能クロック配信回路と、異なるマスタ制御信号を前記チャネル回路のアレイの異なるセグメントに配信するように構成可能である双方向セグメント化可能制御信号配信回路とを含む、集積回路。各チャネル回路は、物理媒体アタッチメント回路と、物理符号化副層回路とを含む、請求項19に記載の集積回路。セグメント内の前記チャネル回路は、単一のより高速チャネルが形成されるように、複数のチャネル回路を結合するように、前記マスタクロックおよび制御信号を利用するようにプログラム可能である、請求項19に記載の集積回路。前記マスタ制御信号は、読取および書込イネーブル信号を含む、請求項19に記載の集積回路。複数のデータチャネルを含むプログラマブル高速シリアルインターフェースと、複数のチャネル回路であって、各チャネル回路は、データチャネルと関連付けられている、複数のチャネル回路と、制御プレーンチャネル結合の粒度をデータ集約チャネル結合の粒度から分断するチャネル結合回路とを含む、集積回路。前記データ集約チャネル結合は、前記複数のデータチャネル間のデータアライメントを含む、請求項23に記載の集積回路。前記データ集約チャネル結合は、前記データが、プロトコルスタックの上層に送信されるのに先立って、データ上でのデータ変換を含む、請求項23に記載の集積回路。本願は、集積回路の高速シリアルインターフェースICのためのチャネル利用を増加させる一方、低スキュー性能を維持するための装置および方法を開示する。多数の異なるチャネル結合方式をサポートするようにフレキシブルにプログラムされ得る、回路を提供する、新しい回路アーキテクチャが、開示される。本発明の一側面によると、新しいアーキテクチャは、制御プレーンチャネル結合の粒度をデータ集約チャネル結合の粒度から分断する。これは、有利には、両タイプのチャネル結合のための構成の最適化を可能にする。本発明の別の側面では、結合されたユーザチャネルの論理境界は、物理符号化副層PCSモジュールの物理境界から分断される。本分断は、有利には、以前のアーキテクチャのフレキシブル性に欠ける制約を排除する。2つのデバイス間の複数のシリアルチャネルは、帯域幅を増加させ、待ち時間を短縮するために、ともに結合または、集約またはバンドルされてもよい。これらの結合されたシリアルチャネルは、単一のより高速帯域幅リンクとして協働する。本発明のある実施形態によると、高チャネル利用を達成可能であるように、複数のチャネルバンドルを形成する際、そのフレキシブル性において有利である、スケーラブル回路モジュールが、開示される。加えて、モジュールのアーキテクチャは、再利用可能であって、効率的リソース使用、電力節約、および低面積オーバーヘッドをもたらす。図1は、本発明のある実施形態による、複数の高速シリアルデータチャネルを提供するように配列される、回路ブロックの高レベル図である。示されるのは、15個のデータチャネルに対する物理媒体アタッチメントPMA回路ブロックと、15個のデータチャネルに対する対応する物理符号化副層PCS回路ブロックであって、各データチャネルは、集積回路に受信される、またはそこから伝送される、データのストリームに対応する。データチャネルの数は、本発明の他の実施形態では、15個とは異なってもよい。PCS回路ブロックは、概して、データ通信プロトコルを実装する、デジタル論理機能を提供する一方、PMA回路ブロックは、概して、データ通信のための混合アナログ/デジタル信号機能性を提供する。例えば、あるプロトコルの場合、PCS回路ブロックは、他の機能の中でもとりわけ、PMA回路ブロックに送信されるデータに対して、8ビットオクテットから10ビットのエンコーディングと、PMA回路ブロックから受信されたデータに対して、10ビットから8ビットのデコーディングを行うように構成されてもよい。PMA回路ブロックは、他の動作の中でもとりわけ、伝送されるデータのシリアライゼーションパラレルからシリアルへのコンバージョンと、受信したデータのデシリアライゼーションシリアルからパラレルへのコンバージョンを行うように構成されてもよい。図1に示される特定の実施形態によると、15個のPMA回路ブロックPMAチャネルは、それぞれ、3つのチャネルの5つのモジュール1101、1102、1103、1104、および1105すなわち、5つのPMAトリプレットモジュールのアレイにグループ化される。各PMAトリプレットモジュール110は、第1のチャネルCH0と、第2のチャネルCMU/CH1と、第3のチャネルCH2と、を含んでもよい。第2のチャネルは、送受信機チャネルCH1に、または伝送クロック源として、構成されてもよい。したがって、PMAトリプレットモジュール110は、3つの送受信機チャネル、または2つの送受信機チャネル、および伝送クロック源に構成可能であってもよい。対応して、本特定の実施形態では、15個のPCS回路ブロックPCSチャネルが存在する。示されるように、各PCSチャネルは、chnlnとして表されてもよく、nは、チャネル番号である。PCSチャネル結合のための本開示される回路および方法の一有利な側面は、データ集約結合のための回路が、制御プレーン結合のための回路から分断および分離されることである。用語は、本明細書において使用されるように、制御プレーン結合とは、接続の他の初期条件を伴う、セットアップである。制御プレーン結合とは、制御信号のみに基づいたセットアップであって、データトラフィクのコンテンツから独立する。対照的に、データ集約結合は、接続の初期化相に制限されない。むしろ、データ集約結合は、チャネル内のデータトラフィックのコンテンツに応じて、接続の間、種々の時間において、ステータスを変更してもよい。データ集約結合のためのフレキシブル回路アーキテクチャは、図2から9、11、および12に関連して後述される。制御プレーン結合のためのフレキシブル回路アーキテクチャは、図10Aおよび10Bに関連して後述される。次に、データ集約結合のためのフレキシブル回路アーキテクチャについて、説明される。図2は、本発明のある実施形態による、データ集約のための回路ブロックを含む、PCSモジュール205を示す。そのようなデータ集約結合は、あるHSSIプロトコル下において要求される。示されるように、本実施形態におけるPCSモジュール205は、3つのPCSチャネルトリプレットのPCSチャネルと関連付けられ、3つの付加的回路ブロックを含む。3つの付加的回路ブロックは、チャネルマルチプレクサMUX210、データ集約回路および論理AGG220、ならびにチャネルデマルチプレクサDEMUX230である。図2では、チャネルMUX210は、複数のデータチャネルのためのPCS回路をデータ集約回路および論理220のチャネル入力に通信可能に接続し、チャネルDEMUX230は、データ集約回路および論理220のチャネル出力を複数のデータチャネルのためのPCS回路に戻るよう接続する。本特定の実施形態では、6つの近傍データチャネル、chnln3からchnln2が、データ集約回路および論理220と通信可能に相互接続される。他の数のデータチャネルが、他の実施形態では、データ集約回路および論理220と相互接続されてもよい。図3は、本発明のある実施形態による、データ集約回路ブロック220の選択構成要素を示す、略図である。示されるように、構成要素は、他の構成要素の中でもとりわけ、デスキュー状態機械301と、レート整合回路302と、受信RX状態機械304と、伝送TX状態機械306と、を含んでもよい。本実施例では、関連付けられたMUX210からの4つのチャネル入力と、関連付けられたDEMUX230への4つのチャネル出力と、が存在する。ある高速シリアルインターフェースプロトコル下では、複数のデータチャネル例えば、一対のチャネル、クアドラプレットのチャネル、または他のチャネルのグループが、単一のより高速接続を提供する目的のために、ともにバンドルされる時、それらのチャネルのための種々のクロックおよび/または制御信号は、同期および/または別様に調整されるよう要求され得る。データ集約回路ブロック220によって行われる集約は、XAUI4つのレーン構成、SRIOX2またはX4、およびあるプロプライエタリプロトコル等のマルチレーン構成のための各チャネルのデータに基づいて、個々のPCSチャネルにおけるデータの変換またはデータの制御を伴ってもよい。マルチレーン構成のために、データ集約回路ブロック220によって行われ得る、集約機能のうちのいくつかとして、以下が挙げられる。デスキュー制御プロトコル特有XAUI、SRIOプロプライエタリレート整合制御プロトコル特有XAUI、SRIOプロプライエタリ伝送および受信状態機械プロトコル特有XAUIデスキュー状態機械301によって行われ得る、例証的デスキュー動作は、図15に関連して後述される。データ集約器の受信状態機械304によって行われ得る、例証的変換は、図16に関連して後述される。図4は、本発明のある実施形態による、いくつかのPCSモジュール205を示す。本特定の実施例では、5つのデータ集約回路ブロック220が、15個のシリアルデータチャネル、chnl1からchnl15のアレイに連結される。示されるように、連結は、5つのチャネルMUX回路ブロック210および5つのチャネルDEMUX回路ブロック230によって提供される。種々の回路ブロック間の相互接続は、図2に示されるように提示されるが、これらの相互接続は、例証および理解を容易にするために、図4には示されないことに留意されたい。また、アレイの端部におけるPCSモジュール205は、存在しないチャネルへの相互接続を有さないであろうことに留意されたい。例えば、chnl1からchnl3と関連付けられたPCSモジュール205は、chnl1より下の数のチャネルと相互接続を有さず、chnl13からchnl15と関連付けられたPCSモジュール205は、chnl15より上の数のチャネルと相互接続を有さないであろう。アレイの端部におけるこれらのPCSモジュール205は、欠落チャネルを使用する構成にプログラム可能ではないであろう。図5Aおよび5Bは、本発明のある実施形態による、2チャネルx2データ集約結合のための例示的マルチプレクサ構成モードを示す。図5Aおよび5Bは、x2結合のための2つの例示的モードを示すが、種々の他のx2結合モードが、本明細書に開示されるフレキシブル回路アーキテクチャを使用して、構成またはプログラムされてもよい。図5Aに示されるマルチプレクサ構成モード510は、2つの隣接するデータチャネルのデータ集約結合のために使用されてもよい。この場合、PCSモジュール205のMUX210は、それらのチャネルからのデータ信号が、データ集約回路ブロック220のチャネル入力のうちの2つにパスされるように、チャネルchnln1およびchnlnを選択するように構成される。対応して、同一PCSモジュール205のDEMUX230は、データ集約回路ブロック220のチャネル出力のうちの2つが、選択されたチャネルchnln1およびchnlnに戻るようパスされるように構成される。本構成は、chnln1およびchnlnからMUX210へのより太い矢印と、DEMUX230からchnln1およびchnlnに戻るより太い矢印とによって示される。より細い矢印は、MUX210およびDEMUX230によって選択されない、チャネルへの接続を表す。加えて、chnln1に隣接する0およびchnlnに隣接する1は、それらのチャネルが、x2結合されることを示す。図5Bに示されるマルチプレクサ構成モード520は、2つの非隣接データチャネルのデータ集約結合のために使用されてもよい。この場合、PCSモジュール205のMUX210は、それらのチャネルからのデータ信号が、データ集約回路ブロック220のチャネル入力のうちの2つにパスされるように、チャネルchnln1およびchnln1を選択するように構成される。対応して、同一PCSモジュール205のDEMUX230は、データ集約回路ブロック220のチャネル出力のうちの2つが、選択されたチャネルchnln1およびchnln1に戻るようパスされるように構成される。本構成は、chnln1およびchnln1からMUX210へのより太い矢印と、DEMUX230からchnln1およびchnln1に戻るより太い矢印とによって示される。加えて、chnln1に隣接する0およびchnln1に隣接する1は、それらのチャネルが、x2結合されることを示す。chnlnに隣接するOpenは、本チャネルに対応する回路が、他の目的のために構成されるように開放されていることを示す。例えば、対応するPMAチャネルCMU/CHは、伝送クロック源として使用するために構成されてもよい。図6A、6B、6Cおよび6Dは、本発明のある実施形態による、4チャネルx4データ集約結合のための例示的マルチプレクサ構成モードを示す。図6Aから6Dは、x4結合のための4つの例示的モードを示すが、種々の他のx4結合モードが、本明細書に開示されるフレキシブル回路アーキテクチャを使用して、構成またはプログラムされてもよい。図6Aに示されるマルチプレクサ構成モード610は、4つの隣接するデータチャネルのデータ集約結合のために使用されてもよい。この場合、MUX210は、それらのチャネルからのデータ信号が、データ集約回路ブロック220の4つのチャネル入力にパスされるように、チャネルchnln、chnln1、chnln2、およびchnln3を選択するように構成される。対応して、DEMUX230は、データ集約回路ブロック220の4つのチャネル出力が、選択されたチャネルchnlnからchnln3に戻るようパスされるように構成される。本構成は、chnlnからchnln3からMUX210へのより太い矢印と、DEMUX230からchnlnからchnln3に戻るより太い矢印とによって示される。加えて、chnlnに隣接する0、chnln1に隣接する1、chnln2に隣接する2、およびchnln3に隣接する3は、それらの4つのチャネルが、x4結合されることを示す。図6Bに示されるマルチプレクサ構成モード620もまた、4つの隣接するデータチャネルのデータ集約結合のために使用されてもよい。この場合、MUX210は、それらのチャネルからのデータ信号が、データ集約回路ブロック220の4つのチャネル入力にパスされるように、チャネルchnl2、chnln1、chnln、およびchnln1を選択するように構成される。対応して、DEMUX230は、データ集約回路ブロック220の4つのチャネル出力が、選択されたチャネルchnln2からchnln1に戻るようパスされるように構成される。本構成は、chnln2からchnln1からMUX210へのより太い矢印と、DEMUX230からchnln2からchnln1に戻るより太い矢印とによって示される。加えて、chnln2に隣接する0、chnln1に隣接する1、chnlnに隣接する2、およびchnln1に隣接する3は、それらの4つのチャネルが、x4結合されることを示す。図6Cに示されるマルチプレクサ構成モード630もまた、4つの隣接するデータチャネルのデータ集約結合のために使用されてもよい。この場合、MUX210は、それらのチャネルからのデータ信号が、データ集約回路ブロック220の4つのチャネル入力にパスされるように、チャネルchnln1、chnln、chnln1、およびchnln2を選択するように構成される。対応して、DEMUX230は、データ集約回路ブロック220の4つのチャネル出力が、選択されたチャネルchnln1からchnln2に戻るようパスされるように構成される。本構成は、chnln1からchnln2からMUX210へのより太い矢印と、DEMUX230からchnln1からchnln2に戻るより太い矢印とによって示される。加えて、chnln1に隣接する0、chnlnに隣接する1、chnln1に隣接する2、およびchnln2に隣接する3は、それらの4つのチャネルが、x4結合されることを示す。最後に、図6Dに示されるマルチプレクサ構成モード640は、4つのデータチャネルのデータ集約結合のための使用されてもよく、1つのデータチャネルは、スキップされる。この場合、MUX210は、それらの選択されたチャネルからのデータ信号が、データ集約回路ブロック220の4つのチャネル入力にパスされるように、チャネルchnln2、chnln1、chnln1、およびchnln2を選択し、chnlnをスキップするように構成される。対応して、DEMUX230は、データ集約回路ブロック220の4つのチャネル出力が、選択されたチャネルchnln2、chnln1、chnln1、およびchnln2に戻るようパスされるように構成される。本構成は、chnln2、chnln1、chnln1、およびchnln2からMUX210へのより太い矢印と、DEMUX230からchnln2、chnln1、chnln1、およびchnln2に戻るより太い矢印とによって示される。加えて、chnln2に隣接する0、chnln1に隣接する1、chnln1に隣接する2、およびchnln2に隣接する3は、それらの4つのチャネルが、x4結合されることを示す。また、chnlnは、例えば、単一の結合されていないチャネルとしても使用され得る、開放チャネルであることに留意されたい。当業者によって理解されるように、他の数のチャネル2つまたは4つだけではなくが、本明細書に開示される本発明の回路アーキテクチャを使用して、データ集約結合されてもよい。図5Aから6DにおけるMUX210およびDEMUX230回路は、6つのデータチャネルと関連して示されるが、他の実施形態では、任意の数のデータチャネルと相互接続されてもよい。また、AGG220回路ブロックは、4つのチャネル入力および出力とともに示される。しかしながら、別の数のチャネル入力および出力を有してもよい。例えば、x8結合が、サポートされるべき場合、AGG220は、少なくとも8つのチャネル入力および出力を有するはずである。図7Aおよび7Bは、本発明のある実施形態による、12個のシリアルチャネルの例示的アレイを示す。図7Aでは、4対のチャネルが、x2データ集約結合される一方、図7Bでは、3つのクアドラプレットのチャネルが、x4データ集約結合される。より具体的には、図7Aに示されるように、chnl2およびchnl3は、x2データ集約結合される。これは、例えば、図5Aに関連して前述のように、構成モード510において、MUX/DEMUX回路をそれらのチャネルと相互接続させることによって、達成されてもよい。同様に、x2データ集約結合された接続は、チャネル対chnl5およびchnl6、chnl8およびchnl9、ならびにchnl11およびchnl12を使用して、構成されてもよい。この場合、12個のデータチャネルのうちの8つは、4つのx2データ集約結合された接続を形成するために使用される。残りの4つのチャネル、chnl1、chnl4、chnl7、およびchnl10は、個々のIndv非結合送受信機チャネルとして使用されてもよい。図7Bに示されるように、chnl9からchnl12は、x4データ集約結合される。これは、図6Cに関連して前述のように、構成モード630において、MUX/DEMUX回路をそれらのチャネルと相互接続させることによって、達成されてもよい。加えて、chnl5からchnl8は、図6Aに関連して前述のように、構成モード610において、MUX/DEMUX回路をそれらのチャネルと相互接続させることによって、x4データ集約結合される。最後に、chnl1からchnl4は、図6Bに関連して前述のように、構成モード620において、MUX/DEMUX回路をそれらのチャネルと相互接続させることによって、x4データ集約結合される。この場合、3つのx4データ集約結合された接続は、12個のデータチャネルのうちの12個を使用して形成され、100のチャネル利用レートを提供する。図8Aおよび8Bは、本発明のある実施形態による、15個のシリアルチャネルの例示的アレイを示す。図8Aでは、5対のチャネルが、x2データ集約結合される一方、図8Bでは、3つのクアドラプレットのチャネルが、x4データ集約結合される。より具体的には、図8Aに示されるように、chnl1およびchnl3は、x2データ集約結合される。これは、図5Bに関連して前述のように、構成モード520において、MUX/DEMUX回路をそれらのチャネルと相互接続させることによって、達成されてもよい。同様に、x2データ集約結合された接続は、チャネル対chnl4およびchnl6、chnl7およびchnl9、ならびにchnl10およびchnl12を使用して、構成されてもよい。この場合、15個のデータチャネルのうちの10個は、5つのx2データ集約結合された接続を形成するために使用される。この場合、各PMAトリプレットにおける中間チャネルすなわち、CMU/CH1のPMA回路は、送受信機チャネルまたはクロック源のいずれかとして構成されてもよいため、図8Aに示される構成は、5つの中間チャネルを5つのクロック源clkとして利用可能にする。図8Bに示されるように、chnl12からchnl15は、x4データ集約結合される。これは、図6Cに関連して前述のように、構成モード630において、MUX/DEMUX回路をそれらのチャネルと相互接続させることによって、達成されてもよい。加えて、chnl6、chnl7、chnl9、およびchnl10は、図6Dに関連して前述のように、構成モード640において、MUX/DEMUX回路をそれらのチャネルと相互接続させることによって、x4データ集約結合される。最後に、chnl1からchnl4は、図6Bに関連して前述のように、構成モード620において、MUX/DEMUX回路をそれらのチャネルと相互接続させることによって、x4データ集約結合される。この場合、15個のデータチャネルのうちの12個は、3つのx4データ集約結合された接続を形成するために使用されるが、残りの3つのチャネル、chnl5、chnl8、およびchnl11はそれぞれ、PMAトリプレットの中間チャネルCMU/CH1に対応する。したがって、図8Bに示される構成は、これらの3つの残りのチャネルを3つのクロック源PMAチャネルおよびクロック源下のclkによって示されるとして利用可能にする。図9は、本発明のある実施形態による、15個のシリアルチャネルの例示的アレイを示し、2対のチャネルは、x2データ集約結合され、2つのクアドラプレットのチャネルは、x4データ集約結合される。図9に示される結合は、フレキシブル回路アーキテクチャが、どのように混合整合様式において、種々の結合方式を構成するために使用され得るかの実施例である。図9に示されるように、chnl12からchnl15は、x4データ集約結合される。これは、図6Cに関連して前述のように、構成モード630において、MUX/DEMUX回路をそれらのチャネルと相互接続させることによって、達成されてもよい。加えて、chnl7およびchnl9は、図5Bに関連して前述のように、構成モード520において、MUX/DEMUX回路をそれらのチャネルと相互接続させることによって、x2データ集約結合される。Chnl5およびchnl6は、図5Aに関連して前述のように、構成モード510において、MUX/DEMUX回路をそれらのチャネルと相互接続させることによって、x2データ集約結合される。最後に、chnl1からchnl4は、図6Bに関連して前述のように、構成モード620において、MUX/DEMUX回路をそれらのチャネルと相互接続させることによって、x4データ集約結合される。この場合、15個のデータチャネルのうちの8つが、2つのx4データ集約結合された接続を形成するために使用され、4つのチャネルが、2つのx2データ集約結合された接続を形成するために使用される。加えて、1つのチャネル、chnl10は、単一チャネル接続indvを形成するために使用されてもよい。2つの残りのチャネル、chnl8およびchnl11はそれぞれ、PMAトリプレットの中間チャネルCMU/CH1に対応し、2つのクロック源clkとして、利用されてもよい。次に、制御プレーン結合のためのフレキシブル回路アーキテクチャについて、説明される。制御プレーン結合はまた、KeithDuweletalによって2009年4月22日出願の米国特許出願第12/427,960号ScalableChannelBundlingwithAdaptableChannelSynchronizationにも説明されている。クロックおよび制御信号配信回路の実施例は、図10Aおよび10Bに描写される。図10Aは、chnlmおよびchnlm1と表されるPCSチャネルのためのクロック配信回路の実施例を示す。図10Bは、chnlmおよびchnlm1と表されるPCSチャネルのための制御配信回路実施例を示す。図10Aに示されるように、双方向セグメント化可能クロック配信回路1020は、各PCSチャネルのための回路1010に連結されてもよい。各PCSチャネルのための回路は、クロック生成器1012と、プログラマブルチャネルクロック選択器1014と、を含んでもよい。各チャネルに対して、クロック生成器1012は、Clock_Lと表されるローカルクロック信号を生成してもよい。ローカルクロック信号は、クロック信号ダウンストリームをアレイ内のより上の番号が付与されたチャネルに配信するようにプログラムされ得る、第1の連鎖回路に提供される。第1の連鎖回路は、例えば、レジスタ1021と、プログラマブルダウンストリームクロック選択器1023と、を含んでもよい。chnlmのためのダウンストリームクロック選択器1023は、次のより下の番号が付与されたチャネル[すなわち、chnlm1]によって提供される、ダウンストリームマスタクロック信号Clock_M_down、またはchnlmによって生成される、ローカルクロック信号Clock_Lのいずれかを選択するようにプログラムされてもよい。選択されたクロック信号は、ダウンストリームマスタクロック信号として、次のより上の番号が付与されたチャネル[すなわち、chnlm1]に提供される。同様に、ローカルクロック信号は、クロック信号アップストリームをアレイ内のより上の番号が付与されたチャネルに配信するようにプログラムされ得る、第2の連鎖回路に提供される。第2の連鎖回路は、例えば、レジスタ1025と、プログラマブルアップストリームクロック選択器1027と、を含んでもよい。chnlmのためのアップストリームクロック選択器1027は、次のより上の番号が付与されたチャネル[すなわち、chnlm1]によって提供される、アップストリームマスタクロック信号Clock_M_up、またはchnlmによって生成される、ローカルクロック信号Clock_Lのいずれかを選択するようにプログラムされてもよい。選択されたクロック信号は、アップストリームマスタクロック信号として、次のより下の番号が付与されたチャネル[すなわち、chnlm1]に提供される。チャネルクロック選択器1014は、そのチャネルClock_Lによって生成される、ローカルクロック信号、またはダウンストリームマスタクロック信号Clock_M_down、またはアップストリームマスタクロック信号Clock_M_upのいずれかを選択するようにプログラムされてもよい。選択されたクロック信号は、他のデータチャネル回路1016によって使用するために提供される。図10Bに示されるように、双方向セグメント化可能制御信号配信回路1040は、各PCSチャネルのための回路1030に連結されてもよい。各PCSチャネルのための回路は、制御信号生成器1032と、プログラマブルチャネル制御信号選択器1014と、を含んでもよい。各チャネルに対して、制御信号生成器1012は、Control_Lと表される、ローカルクロック信号を生成してもよい。ローカル制御信号は、制御信号ダウンストリームをアレイ内のより上の番号が付与されたチャネルに配信するようにプログラムされ得る、第1の連鎖回路に提供される。第1の連鎖回路は、例えば、レジスタ1041と、プログラマブルダウンストリーム制御信号選択器1043と、を含んでもよい。chnlmのためのダウンストリーム制御信号選択器1043は、次のより下の番号が付与されたチャネル[すなわち、chnlm1]によって提供される、ダウンストリームマスタ制御信号Control_M_down、またはchnlmによって生成される、ローカル制御信号Control_Lのいずれかを選択するようにプログラムされてもよい。選択された制御信号は、ダウンストリームマスタ制御信号として、次のより上の番号が付与されたチャネル[すなわち、chnlm1]に提供される。同様に、ローカル制御信号は、制御信号アップストリームをアレイ内のより上の番号が付与されたチャネルに配信するようにプログラムされ得る、第2の連鎖回路に提供される。第2の連鎖回路は、例えば、レジスタ1045と、プログラマブルアップストリームクロック選択器1047と、を含んでもよい。chnlmのためのアップストリーム制御信号選択器1047は、次のより上の番号が付与されたチャネル[すなわち、chnlm1]によって提供される、アップストリームマスタ制御信号Control_M_up、またはchnlmによって生成される、ローカル制御信号Control_Lのいずれかを選択するようにプログラムされてもよい。選択された制御信号は、アップストリームマスタ制御信号として、次のより下の番号が付与されたチャネル[すなわち、chnlm1]に提供される。チャネル制御信号選択器1034は、チャネルControl_Lによって生成される、ローカル制御信号、またはダウンストリームマスタ制御信号Control_M_down、またはアップストリームマスタ制御信号Control_M_upのいずれかを選択するようにプログラムされてもよい。選択された制御信号は、制御回路によって、データチャネル回路1036のために使用するために提供される。一般的制御信号の配信は、例証の目的のために、図10Bに関連して前述されるが、種々の必要制御信号が、そのような回路を使用して、プログラム可能に配信されてもよいことを理解されたい。そのような制御信号は、例えば、読取イネーブル信号および書込イネーブル信号を含んでもよい。そのような読取および書込イネーブル信号は、例えば、書込および読取FIFOバッファ1038と併用されてもよい。その場合、例えば、書込イネーブル信号が、高である時、書込FIFOのための書込制御回路は、書込FIFOバッファ内の特定の場所に対応する値を有する、書込ポインタ信号を生成してもよい。同様に、読取イネーブル信号が、高である時、読取FIFOのための読取制御回路は、読取FIFOバッファ内の特定の場所に対応する値を有する、読取ポインタ信号を生成してもよい。あるシリアル通信プロトコルは、制御信号PCSチャネル結合を要求するが、PCSデータ集約結合を要求しないことに留意されたい。そのようなプロトコルは、本明細書に開示されるデータ集約回路による処理を要求しない。他のシリアル通信プロトコルは、制御信号PCSチャネル結合およびPCSデータ集約結合の両方を要求する。これらのプロトコルは、例えば、XAUIを含む。そのようなプロトコルは、データ集約回路による処理を利用する。図11は、シリアルチャネルのアレイに連結される、データ集約のための回路モジュールの代替実施形態を描写する。本実施形態では、PMA回路は、2チャネルモジュール内に配列され、各モジュールは、一対のチャネル、CHOおよびCH1を含む。対応して、PCS回路もまた、2チャネルPCSモジュール1105内に配列される。各2チャネルPCSモジュール1105は、3つの付加的回路ブロックを含む。3つの付加的回路ブロックは、チャネルマルチプレクサMUX1110、データ集約回路および論理AGG1120、およびチャネルデマルチプレクサDEMUX1130である。これらの付加的ブロックは、図2の3つの付加的ブロック210、220、および230に類似する。しかしながら、図12Aおよび12Bに示されるように、MUX/DEMUX回路ブロックはそれぞれ、4つのPCSチャネルと相互接続される。図12Aは、代替実施形態による、x2データ集約結合のためのマルチプレクサ構成モード1200を描写する。図12Aに示されるマルチプレクサ構成モード1200は、一対のデータチャネルのデータ集約結合すなわち、x2データ集約結合のために使用されてもよい。この場合、PCSモジュール1105のMUX1110は、それらのチャネルからのデータ信号が、データ集約回路ブロック1120のチャネル入力のうちの2つにパスされるように、チャネルchnln1およびchnlnを選択するように構成される。対応して、同一PCSモジュール1105のDEMUX1130は、データ集約回路ブロック1120のチャネル出力のうちの2つが、選択されたチャネルchnln1およびchnlnに戻るようパスされるように構成される。本構成は、chnln1およびchnlnからMUX1110へのより太い矢印と、DEMUX1130からchnln1およびchnlnに戻るより太い矢印とによって示される。より細い矢印は、MUX1110およびDEMUX1130によって選択されない、チャネルへの接続を表す。加えて、chnln1に隣接する0およびchnlnに隣接する1は、それらのチャネルが、x2結合されることを示す。図12Bは、代替実施形態による、x4データ集約結合のためのマルチプレクサ構成モード1202を描写する。図12Bに示されるマルチプレクサ構成モード1202はまた、4つのデータチャネルのデータ集約結合のために使用されてもよい。この場合、MUX1110は、それらのチャネルからのデータ信号が、データ集約回路ブロック1120の4つのチャネル入力にパスされるように、チャネルchnln1、chnln、chnln1、およびchnln2を選択するように構成される。対応して、DEMUX1130は、データ集約回路ブロック1120の4つのチャネル出力が、選択されたチャネルchnln1からchnln2に戻るようパスされるように構成される。本構成は、chnln1からchnln2からMUX1110へのより太い矢印と、DEMUX1130からchnln1からchnln2に戻るより太い矢印とによって示される。加えて、chnln1に隣接する0、chnlnに隣接する1、chnln1に隣接する2、およびchnln2に隣接する3は、それらの4つのチャネルが、x4結合されることを示す。図13は、本発明の側面を含むことができる、フィールドプログラマブルゲートアレイFPGA1300の簡略化部分ブロック図である。本発明の実施形態は、フィールドプログラマブルゲートアレイFPGA、プログラマブル論理デバイスPLD、コンプレックスプログラマブル論理デバイスCPLD、プログラマブル論理アレイPLA、および特定用途向け集積回路ASIC等の多数のタイプの集積回路で使用することができることを理解されたい。FPGA1300は、種々の長さおよび速度の列ならびに行の相互接続導体のネットワークによって相互接続される、プログラマブル論理アレイブロックまたはLAB1302の2次元アレイを含む。LAB1302は、複数の例えば、10個の論理素子またはLEを含む。LEは、ユーザ定義論理機能の効率的な実装を提供する、プログラマブル論理ブロックである。FPGAは、種々の組み合わせ機能および逐次機能を実装するように構成することができる、多数の論理素子を有する。論理素子は、プログラマブル相互接続構造へのアクセスを有する。プログラマブル相互接続構造は、ほぼいかなる所望の構成にも論理素子を相互接続するようにプログラムすることができる。FPGA1300はまた、アレイ全体にわたって提供される、種々のサイズのランダムアクセスメモリRAMブロックを含む、配信メモリ構造を有する。RAMブロックは、例えば、ブロック1304、ブロック1306、およびブロック1308を含む。これらのメモリブロックはまた、シフトレジスタと、先入れ先出しFIFOバッファと、を含むことができる。FPGA1300はさらに、例えば、加算機構および減算機構と共に、乗算器を実装することができる、デジタル信号処理DSPブロック1310を含む。本実施例では、チップの周辺の周囲に位置する入力/出力素子IOE1312は、多数のシングルエンドおよび差動入力/出力規格をサポートする。各IOE1312は、FPGA1300の外部端子すなわち、ピンに連結される。前述のPCSチャネルアレイは、例えば、示されるように配列されてもよい。FPGA1300は、例証目的のためだけに本明細書に説明され、本発明は、多くの異なるタイプのPLD、FPGA、およびASICに実装できることを理解されたい。本発明はまた、いくつかの構成要素のうちの1つとしてFPGAを有するシステムに実装することもできる。図14は、本発明の技術を具現化することができる、例示的デジタルシステム1400のブロック図を示す。システム1400は、プログラムされたデジタルコンピュータシステム、デジタル信号処理システム、専用デジタルスイッチングネットワーク、または他の処理システムであってもよい。さらに、そのようなシステムは、電気通信システム、自動車システム、制御システム、家庭用電化製品、個人用コンピュータ、インターネット通信およびネットワーキング等の多種多様な用途向けに設計することができる。さらに、システム1400は、単一の基板上、複数の基板上、または複数の筐体内に提供されてもよい。システム1400は、1つ以上のバスによってともに相互接続される、処理ユニット1402と、メモリユニット1404と、入力/出力I/Oユニット1406と、を含む。本例示的実施形態によると、FPGA1408は、処理ユニット1402内に組み込まれる。FPGA1408は、図14のシステム内で、多くの異なる目的を果たすことができる。FPGA1408は、例えば、その内部動作および外部動作をサポートする、処理ユニット1402の論理構築ブロックであってもよい。FPGA1408は、システム動作におけるその特定の役割を実行するのに必要な論理機能を実装するようにプログラムされる。FPGA1408は、特に、接続1410を通してメモリ1404に連結することができ、接続1412を通してI/Oユニット1406に連結することができる。処理ユニット1402は、処理または記憶に適切なシステム構成要素にデータを指向する、メモリ1404内に記憶されるプログラムを実行する、I/Oユニット1406を介してデータを受信および伝送する、または他の同様の機能を行ってもよい。処理ユニット1402は、中央演算処理ユニットCPU、マイクロプロセッサ、浮動小数点コプロセッサ、グラフィックコプロセッサ、ハードウェアコントローラ、マイクロコントローラ、コントローラとして使用するためにプログラムされたフィールドプログラマブルゲートアレイ、ネットワークコントローラ、または任意のタイプのプロセッサもしくはコントローラであってもよい。さらに、多くの実施形態では、多くの場合、CPUは必要ない。例えば、CPUの代わりに、1つ以上のFPGA1408が、システムの論理演算を制御してもよい。別の実施例として、FPGA1408は、特定の計算タスクに対処するために、必要に応じて、再プログラムされ得る、再構成可能プロセッサとして作用する。代替として、FPGA1408は、それ自体が組み込みマイクロプロセッサを含んでもよい。メモリユニット1404は、ランダムアクセスメモリRAM、読取専用メモリROM、固定またはフレキシブルディスク媒体、フラッシュメモリ、テープ、あるいは任意の他の記憶手段、もしくはこれらの記憶手段の任意の組み合わせであってもよい。図15は、本発明のある実施形態による、デスキュー状態機械デスキュー集約器論理301によって行われ得る、例示的デスキュー動作を例証する、略図である。図は、4つのチャネルCH0、CH1、CH2、およびCH3のための先入れ先出しメモリバッファFIFO1504への入力データストリーム1502と、同一の4つのチャネルのための出力ストリーム1506と、を示す。デスキュー集約器論理301は、各個々のチャネルに対して、例えば、|A|と表されるアライメント文字に基づいて、チャネル間のデータアライメントを行う。デスキュー状態機械301は、FIFOメモリバッファ1504内へのデータのバッファおよびバッファされたデータのFIFOメモリバッファ1504からの読み出しを制御する。バッファされたデータの読み出しは、各個々のチャネルによって見出される|A|の表示に基づいて、制御される。チャネルのための回路が、アライメント文字|A|を見出すと、そのチャネルのためのFIFOメモリバッファ1504は、|A|およびそれに続くバイトのバッファを開始し、表示が、デスキュー状態機械301に送信される。デスキュー状態機械301は、各チャネルからのアライメント文字|A|の表示を待機し、次いで、全チャネル内のFIFOメモリバッファ1504の読み出しを有効にする。その結果、4つのチャネルのための出力データストリーム1506が、アライメントされる。初期チャネルアライメントが達成されると、集約器論理プロトコル特有またはプロプライエタリ状態機械のためのはまた、初期アライメント後のデータがアライメントされた状態に留まるかどうか検出し続ける。データが、アライメントから外れる場合、デスキュー状態機械301は、アライメントプロセスを再び開始するように配列されてもよい。図16は、本発明のある実施形態による、データ集約器220の受信状態機械304によって行われ得る、例示的変換を例証する、略図である。図は、4つのチャネルCH0、CH1、CH2、およびCH3のための入力データストリーム1602および出力データストリーム1604の実施例を示す。この場合、4つのチャネルのための着信データストリーム1602は、コンバージョン変換が行われるべきかどうか判定するように、データ集約器220による集約において監視される。変換は、データが、プロトコルスタック内の上層まで送信されるのに先立って、行われる。本実施例では、全チャネルが、アライメントされる前すなわち、デスキュー動作が、正常に行われる前に、受信状態機械304が、文字をローカルフォルトと置換する図16内の|Q|記号を伴う列によって示されるように。ローカルフォルトは、入力データに関わらず示されるため、アライメント前の入力列は、dontcareDCとして示される。チャネルがアライメントされると、受信状態機械304は、以下を行う。aチャネルが、同一文字を有し、無エラーであるかどうか確認するために、チャネルをチェックする。そうである場合、受信状態機械304は、パケット間ギャップIPG文字|A|、|K|、および|R|をアイドル列|l|文字を伴う列によって示されるようにに変換する。アライメント達成後の本コンバージョンは、図16の5、6、8、および9と標識された列に描写される。bデータチャネルが、エラーを有する場合図16の|E|記号によって示されるように、受信状態機械304は、エラー文字を指定されたエラー文字またはパターンと置換する。図16に示される特定の実施例では、エラー文字は、XAUI仕様毎に指定されたエラーパターンである、|FE|文字によって置換され、残りの文字は、そのままで残っている。エラー文字と指定されたエラーパターンの本置換は、図16の7と標識された列に描写され、|E|記号は、|FE|文字によって置換される。cIPGの間、全チャネルが、同一文字を有していない場合、各チャネルは、文字をそのまま残し、受信された同一文字を出力する。これは、図16の10と標識された列に示され、|K|、|K|、|R|、および|K|文字が、受信されたように、出力される。前述の説明は、本発明の種々の実施形態および特徴を開示する。以下は、開示される実施形態のうちのいくつかを要約する。他の実施形態および特徴もまた、開示される。一実施形態は、複数のデータチャネルを含む、プログラマブル高速シリアルインターフェースを伴う、集積回路ICに関する。ICは、複数のPMAチャネル回路各PMAチャネル回路は、データチャネルと関連付けられると、複数のPCS回路各PCSチャネル回路は、PMAチャネル回路と関連付けられると、少なくとも1つのデータ集約モジュールと、を含む。チャネルマルチプレクサ回路は、複数のPCSチャネル回路およびデータ集約モジュールに連結され、チャネルデマルチプレクサ回路は、データ集約モジュールおよび複数のPCSチャネル回路に連結される。チャネルマルチプレクサ回路は、フレキシブル様式に、複数のPCSチャネル回路のサブセットからデータ集約モジュールの入力に、データを提供するようにプログラム可能である一方、チャネルデマルチプレクサ回路は、データ集約モジュールの出力から複数のPCSチャネル回路のサブセットに、データを提供するようにプログラム可能である。別の実施形態は、集積回路の高速シリアルインターフェースのためのデータチャネルのフレキシブル集約を提供する方法に関する。マルチプレクサ回路は、サブセットからのデータが、入力データとして、データ集約回路モジュールに提供されるように、結合されるべきデータチャネル回路のサブセットを選択するように構成される。加えて、デマルチプレクサ回路は、データ集約回路モジュールからの出力データが、データチャネルの同一サブセットに戻るよう提供されるように構成される。別の実施形態は、複数のデータチャネルを含む、プログラマブル高速シリアルインターフェースを備える、集積回路に関する。ICは、チャネル回路のアレイを含み、各チャネル回路は、データチャネルと関連付けられる。セグメント化可能クロック配信回路は、マスタクロック信号をチャネル回路のアレイの異なるセグメントに分割して配信されるように構成可能であるように含まれる。加えて、セグメント化可能制御信号配信回路は、異なるマスタ制御信号をチャネル回路のアレイの異なるセグメントに配信するように構成可能であるように含まれる。前述の説明では、多数の具体的詳細が、本発明の実施形態の完全なる理解を提供するために与えられている。しかしながら、本発明の例証される実施形態の前述の説明は、包括的であること、または本発明を開示される精密な形態に限定するように意図されない。当業者は、本発明が、具体的詳細のうちの1つ以上を伴わずに、または他の方法、構成要素等を伴って、実践することができることを認識するであろう。他の事例では、周知の構造または動作は、本発明の側面を曖昧にすることを回避するために、詳細に図示または説明されない。本発明の具体的実施形態およびそのための実施例が、例証目的のために本明細書に説明されるが、種々の同等修正が、当業者が認識するであろうように、発明の範囲内で可能である。これらの修正は、前述の発明を実施するための形態に照らして、本発明に行われてもよい。"