ノーマリーオン型の第1トランジスタと、ドレインが、前記第1トランジスタのソースと接続され、前記第1トランジスタとカスコード接続されたノーマリーオフ型の第2トランジスタと、前記第2トランジスタのソースと前記第1トランジスタのゲートとの間に設けられた、前記第2トランジスタのソースから前記第1トランジスタのゲートへと流れる電流を抑制する第1電流抑制部とを備えるトランジスタ回路。前記第1電流抑制部は、抵抗及び第1ダイオードの少なくとも1つを有する請求項1に記載のトランジスタ回路。前記第1電流抑制部は、カソードが前記第1トランジスタのゲートに接続され、アノードが前記第2トランジスタのソースに接続された前記第1ダイオードを有する請求項2に記載のトランジスタ回路。前記第1電流抑制部は、前記抵抗と、前記抵抗に直列に接続された前記第1ダイオードとを有する請求項3に記載のトランジスタ回路。前記第1電流抑制部は、前記抵抗と、前記抵抗に並列に接続された前記第1ダイオードとを有する請求項3に記載のトランジスタ回路。前記第1電流抑制部は、互いに直列又は並列に接続された前記第1ダイオードを複数有する請求項2から5のいずれか一項に記載のトランジスタ回路。複数の前記第1ダイオードは、互いに同じ向きに直列に接続されている請求項6に記載のトランジスタ回路。複数の前記第1ダイオードは、互いに反対の向きに並列に接続されている請求項6に記載のトランジスタ回路。前記第1ダイオードは、前記第1トランジスタのゲート電極パッド上にポリシリコンで形成されている請求項2から8のいずれか一項に記載のトランジスタ回路。前記第1ダイオードは、前記第1トランジスタのゲート電極パッド上に載置されたシリコンチップに形成される請求項2から8のいずれか一項に記載のトランジスタ回路。前記第1トランジスタは、互いにゲート配線で接続された複数のゲート電極パッドを有し、前記第1ダイオードのアノード及びカソードは、前記ゲート配線の途中に設けられている請求項2から8のいずれか一項に記載のトランジスタ回路。前記第1ダイオードの逆方向電圧は、前記第1トランジスタの閾値電圧と、前記第2トランジスタのソース-ドレイン間耐圧との和より小さい請求項2から11のいずれか一項に記載のトランジスタ回路。前記第2トランジスタおよび前記電流抑制部が、同一のシリコンチップに形成される請求項1から8のいずれか一項に記載のトランジスタ回路。順番にカスコード接続された、ノーマリーオフ型の第3トランジスタ、ノーマリーオン型の第1双方向スイッチ、および、ノーマリーオフ型の第2トランジスタと、前記第2トランジスタの前記第1双方向スイッチと接続されないソースドレイン端子と、前記第1双方向スイッチの第1ゲートとの間に設けられ、当該ソースドレイン端子から前記第1ゲートへと流れる電流を抑制する第1電流抑制部と、前記第3トランジスタの前記第1双方向スイッチと接続されないソースドレイン端子と、前記第1双方向スイッチの第2ゲートとの間に設けられ、当該ソースドレイン端子から前記第2ゲートへと流れる電流を抑制する第2電流抑制部とを更に備える双方向スイッチ回路。前記第1電流抑制部は、カソードが前記第1双方向スイッチの前記第1ゲートに接続され、アノードが前記第2トランジスタの前記第1双方向スイッチと接続されないソースドレイン端子に接続された第1ダイオードを有し、前記第2電流抑制部は、カソードが前記第1双方向スイッチの前記第2ゲートに接続され、アノードが前記第3トランジスタの前記第1双方向スイッチと接続されないソースドレイン端子に接続された第2ダイオードを有する請求項14に記載の双方向スイッチ回路。前記第2トランジスタの前記第1双方向スイッチと接続されたソースドレイン端子にカソードが接続され、かつ、前記第1双方向スイッチの基板にアノードが接続された第1バイアスダイオードと、前記第3トランジスタの前記第1双方向スイッチと接続されたソースドレイン端子にカソードが接続され、かつ、前記第1双方向スイッチの基板にアノードが接続された第2バイアスダイオードとをさらに備える請求項14又は15に記載の双方向スイッチ回路。ノーマリーオン型の第1トランジスタと、カソードが、前記第1トランジスタのソースと接続されたダイオードと、前記ダイオードのアノードと前記第1トランジスタのゲートとの間に設けられた、前記ダイオードのアノードから前記第1トランジスタのゲートへと流れる電流を抑制する電流抑制部とを備えるダイオード回路。ノーマリーオン型の第1トランジスタを形成する段階と、前記第1トランジスタのゲート電極パッド上に第1ポリシリコン膜を形成する段階と、前記第1ポリシリコン膜に第1導電型のドーパントを注入する段階と、前記第1ポリシリコン膜上に第2ポリシリコン膜を形成する段階と、前記第2ポリシリコン膜上に第1導電型と反対の導電型の第2導電型のドーパントを注入する段階と、前記第1トランジスタのソースに、第2トランジスタのドレインを接続する段階と、前記第2ポリシリコン膜に前記第2トランジスタのソースを接続する段階とを備えるトランジスタ回路の製造方法。ノーマリーオン型トランジスタとノーマリーオフ型トランジスタとをカスコード接続する場合には、ノーマリーオフ型トランジスタのドレイン端子がノーマリーオン型トランジスタのソース端子に接続され、且つ、ノーマリーオフ型トランジスタのソース端子がノーマリーオン型トランジスタのゲート端子に接続される。一般に、MOSFET等によるノーマリーオフ型トランジスタには、ソース-ドレイン間に寄生ダイオードが形成される。ところが、ノーマリーオフ型トランジスタのソースと、ノーマリーオン型トランジスタのドレインとの間に印加される電圧が、ノーマリーオン型トランジスタのビルトイン電圧よりも大きくなると、ノーマリーオン型トランジスタのゲートに電流が流れてしまう。ここで、ノーマリーオフ型トランジスタが内蔵するダイオードのビルトイン電圧が、ノーマリーオン型トランジスタのゲート部分におけるビルトイン電圧よりも高い場合には、ノーマリーオン型トランジスタのゲート電極に電流が流れやすくなる。このため、ノーマリーオン型トランジスタのゲート部分におけるビルトイン電圧が小さいと、当該ゲートに電流が流れやすくなり、ノーマリーオン型トランジスタのゲートが過電流によって破壊される場合がある。本発明の第1の態様においては、ノーマリーオン型の第1トランジスタと、ドレインが、第1トランジスタのソースと接続され、第1トランジスタとカスコード接続されたノーマリーオフ型の第2トランジスタと、第2トランジスタのソースと第1トランジスタのゲートとの間に設けられた、第2トランジスタのソースから第1トランジスタのゲートへと流れる電流を抑制する第1電流抑制部とを備えるトランジスタ回路を提供する。一例として、第1電流抑制部は、抵抗及び第1ダイオードの少なくとも1つを有する。例えば、第1電流制御部は、カソードが第1トランジスタのゲートに接続され、アノードが第2トランジスタのソースに接続された第1ダイオードを有する。第1電流抑制部は、抵抗と、抵抗に直列に接続された第1ダイオードとを有してもよい。第1電流抑制部は、抵抗と、抵抗に並列に接続された第1ダイオードとを有してもよい。第1電流抑制部は、互いに直列又は並列に接続された複数の第1ダイオードを有してもよい。複数の第1ダイオードは、一例として、互いに同じ向きに直列に接続されている。複数の第1ダイオードは、互いに反対の向きに並列に接続されていてもよい。例えば、第1ダイオードは、第1トランジスタのゲート電極パッド上にポリシリコンで形成されている。第1トランジスタは、ゲート配線が延設された1つのゲート電極パッド、または、互いにゲート配線で接続された複数のゲート電極パッドを有し、第1ダイオードのアノード及びカソードは、ゲート配線の途中に設けられていてもよい。本発明の第2の態様においては、順番にカスコード接続された、ノーマリーオフ型の第3トランジスタ、ノーマリーオン型の第1双方向スイッチ、および、ノーマリーオフ型の第2トランジスタと、第2トランジスタの第1双方向スイッチと接続されないソースドレイン端子と、第1双方向スイッチの第1ゲートとの間に設けられ、当該ソースドレイン端子から第1ゲートへと流れる電流を抑制する第1電流抑制部と、第3トランジスタの第1双方向スイッチと接続されないソースドレイン端子と、第1双方向スイッチの第2ゲートとの間に設けられ、当該ソースドレイン端子から第2ゲートへと流れる電流を抑制する第2電流抑制部とを更に備える双方向スイッチ回路。例えば第1電流抑制部は、カソードが第1双方向スイッチの前記第1ゲートに接続され、アノードが第2トランジスタの第1双方向スイッチと接続されないソースドレイン端子に接続された第1ダイオードを有し、第2電流抑制部は、カソードが第1双方向スイッチの第2ゲートに接続され、アノードが第3トランジスタの第1双方向スイッチと接続されないソースドレイン端子に接続された第2ダイオードを有する。双方向スイッチ回路は、第2トランジスタの第1双方向スイッチと接続されたソースドレイン端子にカソードが接続され、かつ、第1双方向スイッチの基板にアノードが接続された第1バイアスダイオードと、第3トランジスタの第1双方向スイッチと接続されたソースドレイン端子にカソードが接続され、かつ、第1双方向スイッチの基板にアノードが接続された第2バイアスダイオードとをさらに備えてもよい。本発明の第3の態様においては、ノーマリーオン型の第1トランジスタと、カソードが、第1トランジスタのソースと接続されたダイオードと、ダイオードのアノードと第1トランジスタのゲートとの間に設けられた、ダイオードのアノードから第1トランジスタのゲートへと流れる電流を抑制する電流抑制部とを備えるダイオード回路を提供する。本発明の第4の態様においては、ノーマリーオン型の第1トランジスタを形成する段階と、第1トランジスタのゲート電極パッド上に第1ポリシリコン膜を形成する段階と、第1ポリシリコン膜に第1導電型のドーパントを注入する段階と、第1ポリシリコン膜上に第2ポリシリコン膜を形成する段階と、第2ポリシリコン膜上に第1導電型と反対の導電型の第2導電型のドーパントを注入する段階と、第1トランジスタのソースに、第2トランジスタのドレインを接続する段階と、第2ポリシリコン膜に第2トランジスタのソースを接続する段階とを備えるトランジスタ回路の製造方法を提供する。なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。図1は、本実施形態に係るトランジスタ回路100の構成例を示す。トランジスタ回路100は、第1トランジスタ110、第2トランジスタ120及び電流抑制部130を備える。第1トランジスタ110は、ノーマリーオン型のトランジスタであり、ゲートに電圧が印加されない状態で、ソースとドレインとの間で電流を流す。第1トランジスタ110は、例えばHEMTHighElectronMobilityTransistorである。第1トランジスタ110は、ショットキー接合を有するHEMTであってもよく、MISMetalInsulatorSemiconductor構造を有するHEMTであってもよい。第1トランジスタ110のドレインには、端子210が接続されている。第2トランジスタ120は、ノーマリーオフ型のトランジスタであり、ゲートに電圧が印加されない状態で、ソースとドレインとの間に電流を流さない。第2トランジスタ120は、例えば電界効果トランジスタである。第2トランジスタ120のゲートには、端子230が接続され、第2トランジスタ120のソースには、端子220が接続されている。第2トランジスタ120は第1トランジスタ110にカスコード接続している。具体的には、第2トランジスタ120のドレインと第1トランジスタ110のソースとが接続されている。第2トランジスタ120のソースは、電流抑制部130を介して第1トランジスタ110のゲートに接続されている。第2トランジスタ120は、ソースとドレインとの間に寄生ダイオード122を有する。第2トランジスタ120は、例えば電界効果トランジスタであり、ダイオード122は、第2トランジスタ120のソースとドレインとの間に形成されるpn接合である。端子220に印加される電圧が当該ビルトイン電圧よりも大きい場合にはダイオード122が導通状態になるので、第2トランジスタ120のソースからドレインに向けて電流が流れる。電流抑制部130は、第2トランジスタ120のソースと第1トランジスタ110のゲートとの間に設けられている。電流抑制部130は、第2トランジスタ120のソースから第1トランジスタ110のゲートへと流れる電流を抑制する。電流抑制部130は、第2トランジスタ120のソースから第1トランジスタ110のゲートへと電流を流さないことが好ましい。なお、第2トランジスタ120および電流抑制部130を1チップで形成してよい。例えば第2トランジスタ120および電流抑制部130を同一のシリコンチップに形成し、第1トランジスタ110を窒化物半導体で形成してよい。図2は、本実施形態に係るトランジスタ回路100の他の構成例を示す。図2における電流抑制部130は、ダイオード132を有する。ダイオード132は、端子220にアノードが接続され、第1トランジスタ110のゲートにカソードが接続されている。ダイオード132は、ツェナーダイオード以外のダイオードである。例えば、ダイオード132は、トランジスタ回路100の使用電圧範囲内に降伏電圧を有しない。トランジスタ回路100の使用電圧範囲は、トランジスタ回路100の製品仕様値であってよい。具体的には、ダイオード132のビルトイン電圧は、1.2V以上であってよい。電流抑制部130がダイオード132を有することにより、端子220に印加される電圧がダイオード132のビルトイン電圧と第1トランジスタ110のゲートにおけるビルトイン電圧との和よりも大きくなるまでは、端子220から第1トランジスタ110のゲートに対して電流が流れない。ダイオード132の逆方向電圧は、第1トランジスタ110の閾値電圧と第2トランジスタ120のソース-ドレイン間耐圧との和より小さいことが好ましい。なお、ダイオード132の逆方向電圧とは、ダイオード132のリーク電流と、第1トランジスタ110のゲートリーク電流とが等しくなる電圧を指す。この場合には、第2トランジスタ120に過大な電圧が印加される前に、ダイオード132を介して第1トランジスタ110のゲートから端子220に電流が流れるので、第2トランジスタ120が破壊されることを防止できる。図3は、本実施形態に係るトランジスタ回路100の他の構成例を示す。図3における電流抑制部130は、ダイオード132と直列に接続された抵抗134を有する。電流抑制部130が抵抗134を有することにより、ダイオード132のビルトイン電圧と第1トランジスタ110のゲートにおけるビルトイン電圧との和よりも大きな電圧が端子220に印加された場合に、端子220から第1トランジスタ110のゲートに流入する電流を抑制することができる。図4は、本実施形態に係るトランジスタ回路100の他の構成例を示す。図4における電流抑制部130は、ダイオード132と並列に接続された抵抗134を有する。電流抑制部130が抵抗134をダイオード132と並列に有することにより、ダイオード132がオープンモードで故障した場合においても、第2トランジスタ120のソースと第1トランジスタ110のゲートとの接続を維持しつつ、第1トランジスタ110のゲートに流入する電流を抑制することにより第1トランジスタ110の破壊を防ぐことができる。図5は、本実施形態に係るトランジスタ回路100の他の構成例を示す。第1電流抑制部130は、互いに並列に接続された複数のダイオードを有してもよい。図5に示した電流抑制部130は、ダイオード132と並列に接続されたダイオード136をさらに有する。ダイオード136のカソードは、ダイオード132のアノード及び第2トランジスタ120のソースに接続されている。ダイオード136のアノードは、ダイオード132のカソード及び第1トランジスタ110のゲートに接続されている。電流抑制部130がダイオード136を更に有することにより、電流抑制部130の逆方向電圧を小さくすることができる。このため、電流抑制部130の逆方向電圧を、第1トランジスタ110の閾値電圧と第2トランジスタ120のソースドレイン間耐圧との和よりも小さくすることが容易になる。このため、第2トランジスタ120に過大な電圧が印加されて破壊されることを防止できる。図6は、本実施形態に係るトランジスタ回路100の他の構成例を示す。電流抑制部130は、互いに直列に接続された複数のダイオードを有してもよい。図6に示した電流抑制部130は、図2に示した電流抑制部130に対して、ダイオード132と直列に接続されたダイオード138をさらに有する。ダイオード138のアノードは端子220に接続され、ダイオード138のカソードは、ダイオード132のアノードに接続されている。電流抑制部130は、直列接続された、より多くのダイオードを有してもよい。電流抑制部130が直列接続された複数のダイオードを有することにより、電流抑制部130のビルトイン電圧を大きくすることができる。したがって、電流抑制部130がダイオード132のみを有している場合に比べて、より高い電圧が端子220に印加されても、電流抑制部130は、第1トランジスタ110に電流が流れることを抑制することができる。また、電流抑制部130は、図3から図5に示したいずれかの構成において、カソードが第1トランジスタ110側に配置される直列接続された複数のダイオードを有してもよい。図7は、本実施形態に係るトランジスタ回路100の他の構成例を示す。図7に示した電流抑制部130は、図3に示した電流抑制部130に比べて、ダイオード132に並列に接続されたコンデンサ140をさらに有する。トランジスタ回路100がオフ状態からオン状態になるときに、ダイオード132の容量が小さいと第1トランジスタ110のゲート電位が不安定になる場合がある。これに対し、コンデンサ140を設けることで、第1トランジスタ110のゲート電位が不安定になることを防ぐことができる。図8Aは、本実施形態に係るトランジスタ回路100の実装例を示す。図8Aにおいて、トランジスタ回路100は、ゲート電極パッド112、ゲート電極パッド113、ゲート配線109、ゲート電極108、補助配線111、ソース電極パッド116、複数の櫛型ソース電極117、ドレイン電極パッド118、複数の櫛型ドレイン電極119及びダイオード132を備える。ソース電極パッド116及びドレイン電極パッド118は、互いに対向して配置される。それぞれの櫛型ソース電極117は、ソース電極パッド116からドレイン電極パッド118に向かって並列に延伸して形成される。それぞれの櫛型ドレイン電極119は、ドレイン電極パッド118からソース電極パッド116に向かって並列に延伸して形成される。櫛型ドレイン電極119及び櫛型ソース電極117は、延伸方向とは垂直な水平方向において、交互に所定の距離ずつ離間して設けられる。ゲート電極パッド112及びゲート電極パッド113は、図2に示した第1トランジスタ110のゲート電極パッドである。ゲート電極パッド112及びゲート電極パッド113は、ゲート配線109、ゲート電極108及び補助配線111を介して互いに接続されている。また、ゲート電極108の長さが短い場合には、ゲート電極パッド113が無くてもよい。本例においてゲート電極パッド112及びゲート電極パッド113は、水平方向においてソース電極パッド116の両側に形成される。ゲート配線109は、ソース電極パッド116に沿って形成され、一端がゲート電極パッド112またはゲート電極パッド113に接続され、他端がゲート電極108及び補助配線111に接続される。ゲート配線109は、分岐点115においてゲート電極108及び補助配線111に接続される。分岐点115は、水平方向に伸ばした直線が櫛型ソース電極117と交差し、且つ、櫛型ドレイン電極119と交差しない位置に設けられる。ゲート電極108は、櫛型ソース電極117及び櫛型ドレイン電極119の間に設けられる。また、ゲート電極108は、最も外側の櫛型ソース電極117及び櫛型ドレイン電極119の更に外側にも形成される。ゲート電極108は、櫛型ソース電極117及び櫛型ドレイン電極119から所定の一定距離を保つように形成される。補助配線111は、ゲート電極108の所定の長さ毎に、ゲート電極108と接続される。本例の補助配線111は、2つの分岐点115の間を直線で接続する。本例の補助配線111は、櫛型ソース電極117と層間絶縁膜等により絶縁される。ダイオード132は、ゲート電極パッド112または113上に形成されてよく、ゲート配線109の途中に形成されてもよい。図8Aにおいては、ゲート電極パッド112上、および、ゲート配線109の途中にダイオード132が形成されているが、いずれか一方にだけダイオード132が形成されてよい。一例として、ダイオード132はポリシリコンにより形成されている。ダイオード132をポリシリコンにより形成する場合には、ゲート電極パッド112または113上にポリシリコンを成膜することにより、容易にダイオード132を形成することができる。また、ゲート電極パッド112または113上に、ダイオード132を含むシリコンチップを載置してもよい。具体的には、ゲート電極パッド112上のダイオード132は、第1導電型のドーパントが注入された第1ポリシリコン膜と、第1ポリシリコン膜の上に成膜された第2導電型のドーパントが注入された第2ポリシリコン膜とを有する。ゲート電極パッド112上に、順次第1ポリシリコン膜及び第2ポリシリコン膜を形成することにより、縦型構造のダイオード132を形成することができる。より具体的には、ゲート電極パッド112に接する第1ポリシリコン膜にn型のドーパントを注入し、第1ポリシリコン膜の上に成膜される第2ポリシリコン膜にp型のドーパントを注入することにより、図2に示した状態で接続されたトランジスタ回路100及びダイオード132を製造することができる。第2ポリシリコン膜の上に、n型のドーパントを注入した第3ポリシリコン膜を成膜し、第3ポリシリコン膜の上に、p型のドーパントを注入した第4ポリシリコン膜を成膜することで、図6に示したダイオード132及びダイオード138が直列に接続された電流抑制部130を製造することができる。また上述したように、ゲート電極パッド113の上にダイオードを形成してもよい。例えば、図8Aに示した構成に加えて、ゲート電極パッド113の上に、導電型が異なる2つのポリシリコン膜が成膜されたダイオードを、ダイオード132と逆の積層順で形成することにより、図6に示した電流抑制部130を形成することができる。具体的には、ゲート電極パッド112に接する第1ポリシリコン膜にn型のドーパントが注入されている場合には、ゲート電極パッド113に接するポリシリコン膜にp型のドーパントを注入すればよい。以上の手順でダイオード132を形成した後に、ソース電極パッド116に、図2に示した第2トランジスタ120のドレインを接続するとともに、ダイオード132の第2ポリシリコン膜に第2トランジスタ120のソースを、例えばワイヤボンディングにより接続することで、トランジスタ回路100を製造することができる。ダイオード132は、ゲート配線109の途中に設けられてもよい。ゲート配線109に接してn型のドーパントを注入したポリシリコン膜を形成し、当該ポリシリコン膜の上に、p型のドーパントを注入したポリシリコン膜を形成することで、図2に示したダイオード132を形成してもよい。図8Bは、ゲート配線109の途中に設けられるダイオード132の構成例を示す。図8Bは、図8AにおけるA-A断面を示す。ダイオード132は、アノード131およびカソード133を有する。アノード131は、ゲート電極パッド113に接続されるゲート配線109と、カソード133との間に形成される。カソード133は、分岐点115に接続されるゲート配線109と、アノード131との間に形成される。本例のダイオード132も、ポリシリコンで形成されてよい。図8Cは、ゲート配線109の途中に設けられるダイオード132の他の構成例を示す。図8Cは、図8AにおけるA-A断面を示す。ダイオード132は、アノード電極135およびカソード電極137を有する。また、本例における第1トランジスタ110は、GaN層126およびAlGaN層124を有し、GaN層126およびAlGaN層124のヘテロ接合により生じる2次元電子ガスがチャネルとして機能する。アノード電極135は、ゲート電極パッド113に接続されるゲート配線109に接続して設けられる。アノード電極135は、AlGaN層124とショットキー接触する材料で形成される。例えばアノード電極135として、Ni/Auの積層構造を用いることができる。カソード電極137は、分岐点115に接続されるゲート配線109に接続して、且つ、アノード電極135から離隔して設けられる。カソード電極137は、GaN層126にオーミック接触する材料で形成される。例えばカソード電極137として、Ti/Alの積層構造を用いることができる。なお、ゲート配線109およびAlGaN層124の間には絶縁膜114が配置される。図9は、他の実施形態に係る双方向スイッチ回路200の構成を示す。双方向スイッチ回路200は、図1に示したトランジスタ回路100に対して、第3トランジスタ150及び電流抑制部160を更に備える。なお、第1トランジスタ110は、双方向スイッチの一例である。第1トランジスタ110は、例えばソース端子およびドレイン端子の機能および構造が対称なMOSトランジスタである。また、それぞれのトランジスタのソースおよびドレイン端子を、ソースドレイン端子SD端子と称する。また、第2トランジスタ120および第3トランジスタ150は、例えば縦型のSi-MOSFETである。第3トランジスタ150、第1トランジスタ110および第2トランジスタ120は、順番にカスコード接続される。つまり、第3トランジスタ150の一方のSD端子Aは端子240に接続され、他方のSD端子Bは第1トランジスタ110に接続される。第1トランジスタ110の一方のSD端子Cは第3トランジスタ150のSD端子Bに接続され、他方のSD端子Dは第2トランジスタ120のSD端子Eに接続される。第2トランジスタ120の一方のSD端子Eは第1トランジスタのSD端子Dに接続され、他方のSD端子Fは端子220に接続される。また、第2トランジスタ120のゲートは端子230に接続され、第3トランジスタ150のゲートは端子250に接続される。電流抑制部130は、第2トランジスタ120のSD端子Fと、第1トランジスタ110の第1ゲートとの間に設けられる。電流抑制部160は、第3トランジスタ150のSD端子Aと、第1トランジスタ110の第2ゲートとの間に設けられる。電流抑制部160は、第3トランジスタ150のSD端子Aから、第1トランジスタ110の第2ゲートへと流れる電流を抑制する。電流抑制部160は、図2から図7に基づいて説明した電流抑制部130のいずれかの構成と同じ構成を有する。双方向スイッチ回路200は、端子220に印加される電圧と端子240に印加される電圧とに応じて、双方向スイッチとして動作する。すなわち、端子220に印加される電圧が端子240に印加される電圧よりも大きい場合には、端子220から端子240の向きに電流が流れる。この場合には、電流抑制部130が第1トランジスタ110のゲートに流れる電流を抑制する。端子220に印加される電圧が端子240に印加される電圧よりも小さい場合には、端子240から端子220の向きに電流が流れる。この場合には、電流抑制部160が第1トランジスタ110のゲートに流れる電流を抑制する。図10は、他の実施形態に係る双方向スイッチ回路300の構成を示す。双方向スイッチ回路300は、図9に示した双方向スイッチ回路200に対して、バイアス回路180をさらに備える。なお、図10に示した第1トランジスタ110は、図9に示した第1トランジスタ110と同一の機能および構成を有するが、図10においては第1トランジスタ110の基板172を合わせて示す。バイアス回路180は、バイアスダイオード182及びバイアスダイオード184を有する。バイアスダイオード182は、第2トランジスタ120の第1トランジスタ110側のSD端子Eにカソードが接続され、かつ、第1トランジスタ110の基板172にアノードが接続されている。バイアスダイオード184は、第3トランジスタ150の第1トランジスタ110側のSD端子Bにカソードが接続され、かつ、第1トランジスタ110の基板172にアノードが接続されている。双方向スイッチ回路300は、基板172に接続されたバイアス回路180を有することにより、第1トランジスタ170の電位が固定されるので、スイッチングした場合に基板電位が変動することを防止できる。図11は、他の実施形態に係るダイオード回路400の構成を示す。ダイオード回路400は、図2に示したトランジスタ回路100における第2トランジスタ120に代えてダイオード190を有する。ダイオード190は、カソードが第1トランジスタ110のソースに接続されている。電流抑制部130は、ダイオード190のアノードと第1トランジスタ110のゲートとの間に設けられ、ダイオード190のアノードから第1トランジスタ110のゲートへと流れる電流を抑制する。ダイオード190は、例えばシリコンダイオードである。ダイオード190は、ポリシリコンダイオードであってもよい。ダイオード回路400の順方向特性は、ダイオード190により定まるので、ビルトイン電圧の低いシリコン等を用いることで、大電流の順方向特性を得ることができる。また、逆方向特性は、第1トランジスタ110により定まるので、高耐圧のGaN等を用いることで、高耐圧化することができる。つまり、大電流高耐圧の回路を実現できる。以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。特許請求の範囲、明細書、及び図面中において示した装置、システム、プログラム、及び方法における動作、手順、ステップ、及び段階等の各処理の実行順序は、特段より前に、先立って等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、及び図面中の動作フローに関して、便宜上まず、、次に、等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。