非同期型サンプリングレートコンバータを内蔵する半導体集積回路であって、前記非同期型サンプリングレートコンバータは、レートコンバート回路とレート変換比演算回路とを具備して、前記レートコンバート回路は入力側のサンプリングクロックに同期して供給されるデジタル入力信号をレート変換することよって、出力側のサンプリングクロックに同期したデジタル出力信号を生成して、前記レート変換比演算回路は、前記入力側のサンプリングクロックの周波数と前記出力側のサンプリングクロックの周波数との比に従って前記レートコンバート回路により実行されるレート変換処理のレート変換比を決定して、前記レート変換比演算回路は、入出力レート比検出回路とレート比処理回路と選択回路とを含み、前記入出力レート比検出回路は、前記入力側のサンプリングクロックの前記周波数と前記出力側のサンプリングクロックの前記周波数との周波数比を算出して、前記レート比処理回路はカットオフ周波数の相違する複数のローパスフィルタ処理回路を含み、前記複数のローパスフィルタ処理回路の複数の入力端子は前記入出力レート比検出回路の出力端子に接続され、前記選択回路は、前記レート比処理回路の前記複数のローパスフィルタ処理回路の複数の出力信号の相違に応答して前記複数の出力信号のいずれかの出力信号を選択して出力して、前記レート変換比演算回路の前記選択回路により選択され出力される前記出力信号に従って、前記レートコンバート回路により実行される前記レート変換処理の前記レート変換比が決定されることを特徴とする半導体集積回路。請求項1において、前記複数のローパスフィルタ処理回路の前記複数の出力信号の前記相違が小さい場合には、前記選択回路は前記複数のローパスフィルタ処理回路から低いカットオフ周波数のローパスフィルタ処理回路の出力信号を選択して出力するものであり、前記複数のローパスフィルタ処理回路の前記複数の出力信号の前記相違が大きい場合には、前記選択回路は前記複数のローパスフィルタ処理回路から前記低いカットオフ周波数よりも高いカットオフ周波数のローパスフィルタ処理回路の出力信号を選択して出力することを特徴とする半導体集積回路。請求項2において、前記半導体集積回路の電源投入時においては、パワーオン初期化シーケンスに従って前記選択回路は前記複数のローパスフィルタ処理回路から前記高いカットオフ周波数の前記ローパスフィルタ処理回路の前記出力信号を選択して出力することを特徴とする半導体集積回路。請求項3において、前記入力側のサンプリングクロック信号の前記周波数の変動に応答して前記複数のローパスフィルタ処理回路の前記複数の出力信号の前記相違が大きくなる場合には、前記選択回路は前記高いカットオフ周波数の前記ローパスフィルタ処理回路の前記出力信号を選択して出力するものであり、前記選択回路により選択されて出力される前記高いカットオフ周波数の前記ローパスフィルタ処理回路の前記出力信号に従って、前記レートコンバート回路により実行される前記レート変換処理の前記レート変換比が決定されることを特徴とする半導体集積回路。請求項4において、前記レート比処理回路は、前記低いカットオフ周波数と前記高いカットオフ周波数との間の中間のカットオフ周波数のローパスフィルタ処理回路を前記複数のローパスフィルタ処理回路として更に含むものであり、前記選択回路は、前記中間のカットオフ周波数の前記ローパスフィルタ処理回路を含んだ前記複数のローパスフィルタ処理回路の前記複数の出力信号の相対的な相違を検出することを特徴とする半導体集積回路。請求項4において、前記複数のローパスフィルタ処理回路は、段数の相違するFIRデジタルフィルタであることを特徴とする半導体集積回路。請求項4において、前記半導体集積回路は、デジタル放送RF信号処理ブロックを更に内蔵するものであり、前記デジタル放送RF信号処理ブロックは、デジタル放送のRF受信信号から前記デジタル入力信号を生成して前記レートコンバート回路に供給することを特徴とする半導体集積回路。請求項7において、前記半導体集積回路は、デジタル/アナログ変換器を更に内蔵するものであり、前記デジタル/アナログ変換器は、前記非同期型サンプリングレートコンバータの前記レートコンバート回路によって生成される前記デジタル出力信号をアナログ信号に変換することを特徴とする半導体集積回路。請求項8において、前記半導体集積回路は、サンプリングクロック生成部を更に内蔵するものであり、前記サンプリングクロック生成部は、前記半導体集積回路の外部から供給されるマスタクロックに応答して、前記レートコンバート回路と前記レート変換比演算回路と前記デジタル放送RF信号処理ブロックとに供給される前記入力側のサンプリングクロックと、前記レートコンバート回路と前記レート変換比演算回路と前記デジタル/アナログ変換器とに供給される前記出力側のサンプリングクロックを生成することを特徴とする半導体集積回路。請求項9において、前記半導体集積回路は、不揮発性メモリを更に内蔵するものであり、前記電源投入時に前記選択回路が前記低いカットオフ周波数の前記ローパスフィルタ処理回路の前記出力信号を選択して出力するための前記パワーオン初期化シーケンスは、前記不揮発性メモリに格納されたプログラムによって制御されることを特徴とする半導体集積回路。非同期型サンプリングレートコンバータを内蔵する半導体集積回路の動作方法であって、前記非同期型サンプリングレートコンバータは、レートコンバート回路とレート変換比演算回路とを具備して、前記レートコンバート回路は入力側のサンプリングクロックに同期して供給されるデジタル入力信号をレート変換することよって、出力側のサンプリングクロックに同期したデジタル出力信号を生成して、前記レート変換比演算回路は、前記入力側のサンプリングクロックの周波数と前記出力側のサンプリングクロックの周波数との比に従って前記レートコンバート回路により実行されるレート変換処理のレート変換比を決定して、前記レート変換比演算回路は、入出力レート比検出回路とレート比処理回路と選択回路とを含み、前記入出力レート比検出回路は、前記入力側のサンプリングクロックの前記周波数と前記出力側のサンプリングクロックの前記周波数との周波数比を算出して、前記レート比処理回路はカットオフ周波数の相違する複数のローパスフィルタ処理回路を含み、前記複数のローパスフィルタ処理回路の複数の入力端子は前記入出力レート比検出回路の出力端子に接続され、前記選択回路は、前記レート比処理回路の前記複数のローパスフィルタ処理回路の複数の出力信号の相違に応答して前記複数の出力信号のいずれかの出力信号を選択して出力して、前記レート変換比演算回路の前記選択回路により選択され出力される前記出力信号に従って、前記レートコンバート回路により実行される前記レート変換処理の前記レート変換比が決定されることを特徴とする半導体集積回路の動作方法。請求項11において、前記複数のローパスフィルタ処理回路の前記複数の出力信号の前記相違が小さい場合には、前記選択回路は前記複数のローパスフィルタ処理回路から低いカットオフ周波数のローパスフィルタ処理回路の出力信号を選択して出力するものであり、前記複数のローパスフィルタ処理回路の前記複数の出力信号の前記相違が大きい場合には、前記選択回路は前記複数のローパスフィルタ処理回路から前記低いカットオフ周波数よりも高いカットオフ周波数のローパスフィルタ処理回路の出力信号を選択して出力することを特徴とする半導体集積回路の動作方法。請求項12において、前記半導体集積回路の電源投入時においては、パワーオン初期化シーケンスに従って前記選択回路は前記複数のローパスフィルタ処理回路から前記高いカットオフ周波数の前記ローパスフィルタ処理回路の前記出力信号を選択して出力することを特徴とする半導体集積回路の動作方法。請求項13において、前記入力側のサンプリングクロック信号の前記周波数の変動に応答して前記複数のローパスフィルタ処理回路の前記複数の出力信号の前記相違が大きくなる場合には、前記選択回路は前記高いカットオフ周波数の前記ローパスフィルタ処理回路の前記出力信号を選択して出力するものであり、前記選択回路により選択されて出力される前記高いカットオフ周波数の前記ローパスフィルタ処理回路の前記出力信号に従って、前記レートコンバート回路により実行される前記レート変換処理の前記レート変換比が決定されることを特徴とする半導体集積回路の動作方法。請求項14において、前記レート比処理回路は、前記低いカットオフ周波数と前記高いカットオフ周波数との間の中間のカットオフ周波数のローパスフィルタ処理回路を前記複数のローパスフィルタ処理回路として更に含むものであり、前記選択回路は、前記中間のカットオフ周波数の前記ローパスフィルタ処理回路を含んだ前記複数のローパスフィルタ処理回路の前記複数の出力信号の相対的な相違を検出することを特徴とする半導体集積回路の動作方法。請求項14において、前記複数のローパスフィルタ処理回路は、段数の相違するFIRデジタルフィルタであることを特徴とする半導体集積回路の動作方法。請求項14において、前記半導体集積回路は、デジタル放送RF信号処理ブロックを更に内蔵するものであり、前記デジタル放送RF信号処理ブロックは、デジタル放送のRF受信信号から前記デジタル入力信号を生成して前記レートコンバート回路に供給することを特徴とする半導体集積回路の動作方法。請求項17において、前記半導体集積回路は、デジタル/アナログ変換器を更に内蔵するものであり、前記デジタル/アナログ変換器は、前記非同期型サンプリングレートコンバータの前記レートコンバート回路によって生成される前記デジタル出力信号をアナログ信号に変換することを特徴とする半導体集積回路の動作方法。請求項18において、前記半導体集積回路は、サンプリングクロック生成部を更に内蔵するものであり、前記サンプリングクロック生成部は、前記半導体集積回路の外部から供給されるマスタクロックに応答して、前記レートコンバート回路と前記レート変換比演算回路と前記デジタル放送RF信号処理ブロックとに供給される前記入力側のサンプリングクロックと、前記レートコンバート回路と前記レート変換比演算回路と前記デジタル/アナログ変換器とに供給される前記出力側のサンプリングクロックを生成することを特徴とする半導体集積回路の動作方法。請求項19において、前記半導体集積回路は、不揮発性メモリを更に内蔵するものであり、前記電源投入時に前記選択回路が前記低いカットオフ周波数の前記ローパスフィルタ処理回路の前記出力信号を選択して出力するための前記パワーオン初期化シーケンスは、前記不揮発性メモリに格納されたプログラムによって制御されることを特徴とする半導体集積回路の動作方法。本発明者等は本発明に先立って、米国およびヨーロッパでのデジタルテレビジョン放送を受信可能なシステムLSIの音声サブシステムの開発に従事した。図1は、本発明に先立って本発明者等によって検討された欧米でのデジタルテレビジョン放送を受信可能なシステムLSIの音声サブシステムとしての半導体集積回路100の構成を示す図である。図1に示した半導体集積回路100は、サンプリングレートコンバータ1と、デジタル放送RF信号処理ブロック2と、デジタル/アナログ変換器3と、サンプリングクロック生成部4と、中央処理ユニット5とを含んでいる。デジタル放送RF信号処理ブロック2の入力端子T1には、アンテナANTによって受信されるデジタルテレビジョン放送のRF受信信号が供給される。その結果、デジタル放送RF信号処理ブロック2は、RF受信信号からビデオ信号とオーディオ信号とを分離して、ビデオ信号はビデオサブシステムに供給されて、オーディオ信号はサンプリングレートコンバータ1の入力端子に供給される。デジタル放送RF信号処理ブロック2は、図示していないがアナログフロントエンドとアナログ/デジタル変換器とデジタル復調部を含んでいる。アナログフロントエンドはRF受信信号からオーディオ信号を分離して、アナログ/デジタル変換器はアナログ受信信号をデジタル受信信号に変換して、デジタル復調部はデジタル受信信号からデジタルオーディオ信号を生成する。サンプリングクロック生成部4は、逓倍PLL41と分周回路42とを含んでいる。外部端子T3には、デジタル放送受信機のマスタクロックが供給される。マスタクロックに応答して逓倍PLL41はクロック信号CLOCKを生成して、分周回路42と半導体集積回路100のその他の回路とにクロック信号CLOCKを供給する。尚、マスタクロックの周波数は、25MHzまたは27MHzに設定されている。周波数可変の分周回路42はクロック信号CLOCKから入力側のサンプリングクロックとDACクロックとを生成して、入力側のサンプリングクロック信号はデジタル放送RF信号処理ブロック2の内部のアナログ/デジタル変換器に供給され、DACクロック信号はデジタル/アナログ変換器3に供給される。従って、デジタル放送RF信号処理ブロック2の内部のアナログ/デジタル変換器は、周波数可変の分周回路42から供給される入力側のサンプリングクロック信号に応答して、アナログ受信信号をデジタル受信信号に変換する。また、デジタル/アナログ変換器3は、周波数可変の分周回路42から供給されるDACクロック信号に応答して、サンプリングレートコンバータ1から生成されるデジタルオーディオ信号をアナログオーディオ出力信号に変換して外部端子T2に出力する。同期型サンプリングレートコンバータとして構成されたサンプリングレートコンバータ1は、レートコンバート回路11を含み、レートコンバート回路11には中央処理ユニット5からレート変換比が設定される。従って、レートコンバート回路11は、中央処理ユニット5から設定されたレート変換比に従って同期型サンプリングレートコンバータとしてのレート変換処理を実行するものである。音声サブシステムでのデジタル/アナログ変換器3に供給されるDACクロック信号の周波数は48kHzとされる一方、米国のデジタルテレビジョン放送ではデジタル放送RF信号処理ブロック2から生成されるデジタルオーディオ信号のサンプリングクロックの周波数は48kHzとされているが、ヨーロッパでのデジタルテレビジョン放送ではデジタル放送RF信号処理ブロック2から生成されるデジタルオーディオ信号のサンプリングクロックの周波数は32kHzと44kHzと48kHzとのいずれかとされる。従って、ヨーロッパのデジタルテレビジョン放送の受信を可能とするために、例えば、32kHzのデジタルオーディオデータを48kHzにレート変換を行なう場合には変換レートを1.5の値に設定することによってレート変換処理を実行する必要があり、また44kHzのデジタルオーディオデータを48kHzにレート変換を行なう場合には変換レートを1.09の値に設定することによってレート変換処理を実行する必要がある。一方、サンプリングクロック生成部4の逓倍PLL41の外部端子T3に供給されるデジタル放送受信機のマスタクロックの周波数は、25MHzまたは27MHzに設定されている。従って、周波数可変の分周回路42は、少数点可変分周器によって構成されることによって、32kHzと44kHzと48kHzとのいずれかの周波数を持つ入力側のサンプリングクロック信号を生成してデジタル放送RF信号処理ブロック2に供給するものである。良く知られているように少数点可変分周器はフラクショナルPLLによって構成され、フラクショナルPLLの可変分周器の分周比が整数Nと整数N1とに設定されることで、平均分周比が少数点を含むものである。平均分周比の少数点は、整数Nの設定期間と整数N1の設定期間のデューティーレシオで決定される。例えば、整数Nの設定期間と整数N1の設定期間とが等しければ、平均分周比の少数点は0.5となる。しかし、分周回路42を構成するフラクショナルPLLの可変分周器の分周比が整数Nと整数N1との間で変化するので、その変化時点で分周回路42から生成されデジタル/アナログ変換器3に供給されるDACクロック信号の周波数48kHzにもジッタ成分が含まれるものである。従って、ジッタ成分を含んだDACクロック信号によって駆動されるデジタル/アナログ変換器3から外部端子T2に出力されるアナログオーディオ出力信号の精度が劣化すると言う問題が、本発明に先立って本発明者等による検討によって明らかとされた。本発明者等は本発明に先立って、この問題を解消するために、改良型の半導体集積回路100の開発を行ったものである。図2は、本発明に先立って本発明者等によって検討された欧米でのデジタルテレビジョン放送を受信可能なシステムLSIの音声サブシステムとしての改良型の半導体集積回路100の構成を示す図である。図2に示す改良型の半導体集積回路100は、図1に示した半導体集積回路100と同様に、サンプリングレートコンバータ1と、デジタル放送RF信号処理ブロック2と、デジタル/アナログ変換器3と、サンプリングクロック生成部4とを含んでいる。しかし、図2に示す改良型の半導体集積回路100のサンプリングクロック生成部4には、周波数固定の分周回路43が追加されている。従って、追加された周波数固定の分周回路43は、逓倍PLL41から生成されるクロック信号CLOCKの固定分周動作の実行によってデジタル/アナログ変換器3に供給される周波数48kHzのDACクロック信号を生成する。すなわち、追加された分周回路43の周波数固定で少数点固定の分周動作には、フラクショナルPLLは不必要であり、ロジック回路によって容易に実現されることが可能である。従って、実質的にジッタ成分を含まない周波数48kHzのDACクロック信号が周波数固定の分周回路43から生成されてデジタル/アナログ変換器3に供給されるので、デジタル/アナログ変換器3から外部端子T2に出力されるアナログオーディオ出力信号の精度の劣化を軽減することが可能となる。一方、周波数可変の分周回路42は、逓倍PLL41から供給されるクロック信号CLOCKから入力側のサンプリングクロックを生成して、入力側のサンプリングクロック信号はサンプリングレートコンバータ1とデジタル放送RF信号処理ブロック2の内部のアナログ/デジタル変換器に供給される。更に、図2に示す改良型の半導体集積回路100では、サンプリングレートコンバータ1は、レート変換処理の自由度を向上するために非同期型サンプリングレートコンバータによって構成されている。すなちわ、図2に示すように非同期型サンプリングレートコンバータ1はレートコンバート回路11とレート変換比演算回路12とを含み、レート変換比演算回路12は入出力レート比検出回路121とレート比LPF処理回路122とレート変換比調整回路123とを含んでいる。レート変換比演算回路12では、入出力レート比検出回路121は、周波数可変の分周回路42から供給される入力側のサンプリングクロックの周波数と周波数固定の分周回路43から供給される出力側のサンプリングクロックの周波数の比を算出する。入出力レート比検出回路121の出力から生成されるレート比は、カットオフ周波数が低く設定されたレート比LPF処理回路122を介して、レート変換比調整回路123に供給される。レート変換比調整回路123にはレートコンバート回路11の内部のFIFOメモリのメモリ残量情報も供給されるので、レート変換比調整回路123はFIFOメモリでのメモリ残量情報とレート比LPF処理回路122からのレート比に従ってレートコンバート回路11に供給されるレート変換比を算出する。レート比LPF処理回路122のカットオフ周波数が低く設定されることによって、レートコンバート回路11に供給される入力側のサンプリングクロックに若干のジッタ成分やノイズが含まれるとしても、レート比LPF処理回路122からレートコンバート回路11に供給されるレート変換比の変動を低減することが可能となる。また図2に示す改良型の半導体集積回路100によれば、デジタル/アナログ変換器3から外部端子T2に出力されるアナログオーディオ出力信号の精度の劣化を軽減することが可能となり、更に任意の変換レートの変換動作が可能となるものである。しかし、本発明に先立って本発明者等による検討によって、図2に示す改良型の半導体集積回路100はデジタルテレビジョン放送の受信時にデジタルオーディオ信号のサンプリングクロックの周波数変動に追従できないと言う問題が明らかとされた。すなわち、デジタル放送RF信号処理ブロックから生成されるデジタルオーディオ信号のサンプリングクロックの正規の周波数は、米国の放送であれば48kHzであり、ヨーロッパの放送であれば32kHzと44kHzと48kHzとのいずれかである。しかし、放送環境によってデジタル放送RF信号処理ブロックから生成されるデジタルオーディオ信号のサンプリングクロックの周波数が、正規の値から変動するものである。例えば、デジタルテレビジョン放送の受信時の妨害電波や受信電波のフェーディングによって、デジタルオーディオ信号のサンプリングクロックの周波数は、正規の値から変動する。一方、デジタルテレビジョン放送の受信に際して、オーディオ信号の出力タイミングとビデオ信号の出力タイミングとを同期する必要が有る。この同期のためにはタイムスタンプが使用され、タイムスタンプにはプレゼンテーションタイムスタンプと呼ばれる再生出力の時刻管理情報と、デコーディングタイムスタンプと呼ばれる復号の時刻管理情報がある。従って、この同期調整のためにデジタルテレビジョン放送の放送局は、デジタルオーディオ信号のサンプリングクロックの周波数を可変調整する。従って、サンプリングクロック生成部4の周波数可変分周回路42は、放送受信時にデジタル放送RF信号処理ブロック2にて処理されるデジタルオーディオ信号のサンプリングクロックの周波数に従ってサンプリングレートコンバータ1とデジタル放送RF信号処理ブロック2の内部のアナログ/デジタル変換器とに供給される入力側のサンプリングクロック信号の周波数を決定する。その結果、デジタル放送RF信号処理ブロック2のデジタルオーディオ信号のサンプリングクロックの周波数が変動すると、サンプリングクロック生成部4の周波数可変分周回路42からサンプリングレートコンバータ1とデジタル放送RF信号処理ブロック2の内部のアナログ/デジタル変換器とに供給される入力側のサンプリングクロック信号の周波数も変動するものとなる。一方、上述したように、レート変換比演算回路12のレート比LPF処理回路122のカットオフ周波数が低く設定されているので、入力側のサンプリングクロック信号の周波数が変動しても、レート比LPF処理回路122からレートコンバート回路11に供給されるレート変換比が高速に追従できないものとなる。その結果、レートコンバート回路11によるレート変換処理の動作が不足もしくは超過するものとなり、レートコンバート回路11の内部のFIFOメモリのオーバーフローもしくはアンダーフローが発生するものとなる。従って、レートコンバート回路11の内部のFIFOメモリのオーバーフローまたはアンダーフローが発生すると、デジタル/アナログ変換器3から出力されるアナログオーディオ出力信号に不連続性が発生して、アナログオーディオ出力信号に聴感上不快なポップノイズが生じるものである。本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。従って、本発明の目的とするところは、入力側のサンプリングクロック信号の周波数変動に対する追従性を改善することにある。また、本発明の他の目的とするところは、レートコンバート回路内部のFIFOメモリのオーバーフローまたはアンダーフローの発生を軽減することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。すなわち、本発明の代表的な実施の形態は、非同期型サンプリングレートコンバータを内蔵する半導体集積回路である。前記非同期型サンプリングレートコンバータは、レートコンバート回路とレート変換比演算回路とを具備する。前記レートコンバート回路は入力側のサンプリングクロックに同期して供給されるデジタル入力信号をレート変換することよって、出力側のサンプリングクロックに同期したデジタル出力信号を生成する。前記レート変換比演算回路は、前記入力側のサンプリングクロックの周波数と前記出力側のサンプリングクロックの周波数との比に従って前記レートコンバート回路により実行されるレート変換処理のレート変換比を決定する。前記レート変換比演算回路は、入出力レート比検出回路とレート比処理回路と選択回路とを含む。前記入出力レート比検出回路は、前記入力側のサンプリングクロックの前記周波数と前記出力側のサンプリングクロックの前記周波数との周波数比を算出する。前記レート比処理回路はカットオフ周波数の相違する複数のローパスフィルタ処理回路を含み、前記複数のローパスフィルタ処理回路の複数の入力端子は前記入出力レート比検出回路の出力端子に接続される。前記選択回路は、前記レート比処理回路の前記複数のローパスフィルタ処理回路の複数の出力信号の相違に応答して前記複数の出力信号のいずれかの出力信号を選択して出力する。前記レート変換比演算回路の前記選択回路により選択され出力される前記出力信号に従って、前記レートコンバート回路により実行される前記レート変換処理の前記レート変換比が決定されることを特徴とする。本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。すなわち、本発明によれば、入力側のサンプリングクロック信号の周波数変動に対する追従性を改善することができる。1.実施の形態の概要まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。1本発明の代表的な実施の形態は、非同期型サンプリングレートコンバータを内蔵する半導体集積回路である。前記非同期型サンプリングレートコンバータは、レートコンバート回路とレート変換比演算回路とを具備する。前記レートコンバート回路は入力側のサンプリングクロックに同期して供給されるデジタル入力信号をレート変換することよって、出力側のサンプリングクロックに同期したデジタル出力信号を生成する。前記レート変換比演算回路は、前記入力側のサンプリングクロックの周波数と前記出力側のサンプリングクロックの周波数との比に従って前記レートコンバート回路により実行されるレート変換処理のレート変換比を決定する。前記レート変換比演算回路は、入出力レート比検出回路とレート比処理回路と選択回路とを含む。前記入出力レート比検出回路は、前記入力側のサンプリングクロックの前記周波数と前記出力側のサンプリングクロックの前記周波数との周波数比を算出する。前記レート比処理回路はカットオフ周波数の相違する複数のローパスフィルタ処理回路を含み、前記複数のローパスフィルタ処理回路の複数の入力端子は前記入出力レート比検出回路の出力端子に接続される。前記選択回路は、前記レート比処理回路の前記複数のローパスフィルタ処理回路の複数の出力信号の相違に応答して前記複数の出力信号のいずれかの出力信号を選択して出力する。前記レート変換比演算回路の前記選択回路により選択され出力される前記出力信号に従って、前記レートコンバート回路により実行される前記レート変換処理の前記レート変換比が決定されることを特徴とする。前記実施の形態によれば、入力側のサンプリングクロック信号の周波数変動に対する追従性を改善することができる。好適な実施の形態では、前記複数のローパスフィルタ処理回路の前記複数の出力信号の前記相違が小さい場合には、前記選択回路は前記複数のローパスフィルタ処理回路から低いカットオフ周波数のローパスフィルタ処理回路の出力信号を選択して出力するものである。前記複数のローパスフィルタ処理回路の前記複数の出力信号の前記相違が大きい場合には、前記選択回路は前記複数のローパスフィルタ処理回路から前記低いカットオフ周波数よりも高いカットオフ周波数のローパスフィルタ処理回路の出力信号を選択して出力することを特徴とするものである。他の好適な実施の形態では、前記半導体集積回路の電源投入時においては、パワーオン初期化シーケンスに従って前記選択回路は前記複数のローパスフィルタ処理回路から前記高いカットオフ周波数の前記ローパスフィルタ処理回路の前記出力信号を選択して出力することを特徴とするものである。更に他の好適な実施の形態では、前記入力側のサンプリングクロック信号の前記周波数の変動に応答して前記複数のローパスフィルタ処理回路の前記複数の出力信号の前記相違が大きくなる場合には、前記選択回路は前記高いカットオフ周波数の前記ローパスフィルタ処理回路の前記出力信号を選択して出力するものである。前記選択回路により選択されて出力される前記高いカットオフ周波数の前記ローパスフィルタ処理回路の前記出力信号に従って、前記レートコンバート回路により実行される前記レート変換処理の前記レート変換比が決定されることを特徴とする。より好適な実施の形態では、前記レート比処理回路は、前記低いカットオフ周波数と前記高いカットオフ周波数との間の中間のカットオフ周波数のローパスフィルタ処理回路を、前記複数のローパスフィルタ処理回路として更に含むものである。前記選択回路は、前記中間のカットオフ周波数の前記ローパスフィルタ処理回路を含んだ前記複数のローパスフィルタ処理回路の前記複数の出力信号の相対的な相違を検出することを特徴とする。他のより好適な実施の形態では、前記複数のローパスフィルタ処理回路は、段数の相違するFIRデジタルフィルタであることを特徴とする。更に他のより好適な実施の形態では、前記半導体集積回路は、デジタル放送RF信号処理ブロックを更に内蔵するものである。前記デジタル放送RF信号処理ブロックは、デジタル放送のRF受信信号から前記デジタル入力信号を生成して前記レートコンバート回路に供給することを特徴とする。別のより好適な実施の形態では、前記半導体集積回路は、デジタル/アナログ変換器を更に内蔵するものである。前記デジタル/アナログ変換器は、前記非同期型サンプリングレートコンバータの前記レートコンバート回路によって生成される前記デジタル出力信号をアナログ信号に変換することを特徴とする。具体的な実施の形態では、前記半導体集積回路は、サンプリングクロック生成部を更に内蔵するものである。前記サンプリングクロック生成部は、前記半導体集積回路の外部から供給されるマスタクロックに応答して、前記レートコンバート回路と前記レート変換比演算回路と前記デジタル放送RF信号処理ブロックとに供給される前記入力側のサンプリングクロックと、前記レートコンバート回路と前記レート変換比演算回路と前記デジタル/アナログ変換器とに供給される前記出力側のサンプリングクロックを生成することを特徴とする。最も具体的な実施の形態では、前記半導体集積回路は、不揮発性メモリを更に内蔵するものである。前記電源投入時に前記選択回路が前記低いカットオフ周波数の前記ローパスフィルタ処理回路の前記出力信号を選択して出力するための前記パワーオン初期化シーケンスは、前記不揮発性メモリに格納されたプログラムによって制御されることを特徴とする。2本発明の別の観点の代表的な実施の形態は、非同期型サンプリングレートコンバータを内蔵する半導体集積回路の動作方法である。前記非同期型サンプリングレートコンバータは、レートコンバート回路とレート変換比演算回路とを具備する。前記レートコンバート回路は入力側のサンプリングクロックに同期して供給されるデジタル入力信号をレート変換することよって、出力側のサンプリングクロックに同期したデジタル出力信号を生成する。前記レート変換比演算回路は、前記入力側のサンプリングクロックの周波数と前記出力側のサンプリングクロックの周波数との比に従って前記レートコンバート回路により実行されるレート変換処理のレート変換比を決定する。前記レート変換比演算回路は、入出力レート比検出回路とレート比処理回路と選択回路とを含む。前記入出力レート比検出回路は、前記入力側のサンプリングクロックの前記周波数と前記出力側のサンプリングクロックの前記周波数との周波数比を算出する。前記レート比処理回路はカットオフ周波数の相違する複数のローパスフィルタ処理回路を含み、前記複数のローパスフィルタ処理回路の複数の入力端子は前記入出力レート比検出回路の出力端子に接続される。前記選択回路は、前記レート比処理回路の前記複数のローパスフィルタ処理回路の複数の出力信号の相違に応答して前記複数の出力信号のいずれかの出力信号を選択して出力する。前記レート変換比演算回路の前記選択回路により選択され出力される前記出力信号に従って、前記レートコンバート回路により実行される前記レート変換処理の前記レート変換比が決定されることを特徴とする。前記実施の形態によれば、入力側のサンプリングクロック信号の周波数変動に対する追従性を改善することができる。2.実施の形態の詳細次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。[実施の形態1]《音声サブシステムとしての半導体集積回路の構成》図3は、本発明の実施の形態1による欧米でのデジタルテレビジョン放送を受信可能なシステムLSIの音声サブシステムとしての半導体集積回路100の構成を示す図である。図3に示す本発明の実施の形態1による半導体集積回路100は、図2に示した半導体集積回路100と同様にサンプリングレートコンバータ1と、デジタル放送RF信号処理ブロック2と、デジタル/アナログ変換器3と、サンプリングクロック生成部4とを含んでいる。デジタル放送RF信号処理ブロック2の入力端子T1には、アンテナANTによって受信されるデジタルテレビジョン放送のRF受信信号が供給される。その結果、デジタル放送RF信号処理ブロック2は、RF受信信号からビデオ信号とオーディオ信号とを分離して、ビデオ信号はビデオサブシステムに供給されて、オーディオ信号はサンプリングレートコンバータ1の入力端子に供給される。デジタル放送RF信号処理ブロック2は、図示していないがアナログフロントエンドとアナログ/デジタル変換器とデジタル復調部を含んでいる。アナログフロントエンドはRF受信信号からオーディオ信号を分離して、アナログ/デジタル変換器はアナログ受信信号をデジタル受信信号に変換して、デジタル復調部はデジタル受信信号からデジタルオーディオ信号を生成する。サンプリングクロック生成部4は、逓倍PLL41と分周回路42とを含んでいる。外部端子T3には、デジタル放送受信機のマスタクロックが供給される。マスタクロックに応答して逓倍PLL41はクロック信号CLOCKを生成して、分周回路42と半導体集積回路100のその他の回路とにクロック信号CLOCKを供給する。尚、マスタクロックは、温度変動や電源変動等に対しても水晶振動子によって25MHzまたは27MHzの安定な周波数に設定されている。サンプリングクロック生成部4の周波数可変の分周回路42は逓倍PLL41から供給されるクロック信号CLOCKから入力側のサンプリングクロックを生成して、入力側のサンプリングクロック信号はサンプリングレートコンバータ1とデジタル放送RF信号処理ブロック2の内部のアナログ/デジタル変換器とに供給される。更に、図2に示した半導体集積回路100と同様に、図3に示す本発明の実施の形態1による半導体集積回路100のサンプリングクロック生成部4には、周波数固定の分周回路43が追加されている。従って、追加された周波数固定の分周回路43は、逓倍PLL41から生成されるクロック信号CLOCKの固定分周動作の実行によってデジタル/アナログ変換器3に供給される周波数48kHzのDACクロック信号を生成する。すなわち、追加された分周回路43の周波数固定で少数点固定の分周動作には、フラクショナルPLLは不必要であり、ロジック回路によって容易に実現されることが可能である。従って、実質的にジッタ成分を含まない周波数48kHzのDACクロック信号が周波数固定の分周回路43から生成されてデジタル/アナログ変換器3に供給されるので、デジタル/アナログ変換器3から外部端子T2に出力されるアナログオーディオ出力信号の精度の劣化を軽減することが可能となる。更に周波数固定の分周回路43から周波数48kHzの出力側のサンプリングクロックが生成され、サンプリングレートコンバータ1に供給される。更に、図2に示した半導体集積回路100と同様に、図3に示す本発明の実施の形態1による半導体集積回路100では、サンプリングレートコンバータ1は、レート変換処理の自由度を向上するために非同期型サンプリングレートコンバータによって構成されている。すなちわ、図3に示すように非同期型サンプリングレートコンバータ1はレートコンバート回路11とレート変換比演算回路12とを含み、レート変換比演算回路12は入出力レート比検出回路121とレート比LPF処理回路122とレート変換比調整回路123と更にレート変換比選択回路124を含んでいる。尚、LPFは、ローパスフィルタを意味している。非同期型サンプリングレートコンバータ1のレートコンバート回路11は、周波数可変の分周回路42から供給される入力側のサンプリングクロックと周波数固定の分周回路43から供給される出力側のサンプリングクロックとに従ってレート変換処理を実行する。すなわち、レートコンバート回路11は入力側のサンプリングクロックに同期して供給されるデジタルオーディオ入力信号をレート変換することよって、出力側のサンプリングクロックに同期したデジタルオーディオ出力信号を生成するものである。非同期型サンプリングレートコンバータ1のレート変換比演算回路12は、入力側のサンプリングクロックの周波数と出力側のサンプリングクロックの周波数との比と更にはレートコンバート回路11の内部のFIFOメモリのメモリ残量情報に従ってレートコンバート回路11により実行されるレート変換処理のレート変換比を決定するものである。《レート変換比演算回路の構成》図4は、図3に示した本発明の実施の形態1による半導体集積回路100のレート変換比演算回路12の構成を示す図である。図4に示すように、レート変換比演算回路12では、入出力レート比検出回路121は、周波数可変の分周回路42から供給される入力側のサンプリングクロックの周波数と周波数固定の分周回路43から供給される出力側のサンプリングクロックの周波数の比を算出する。レート比LPF処理回路122は、カットオフ周波数が1番目に低い周波数に設定された第1LPF回路1221と、カットオフ周波数が2番目に高い周波数に設定された第2LPF回路1222と、カットオフ周波数が3番目に高い周波数に設定された第3LPF回路1223と、カットオフ周波数が最も高い周波数に設定された第XLPF回路122Xを含んでいる。第1LPF回路1221の入力端子と第2LPF回路1222の入力端子と第3LPF回路1223の入力端子と第XLPF回路122Xの入力端子は、入出力レート比検出回路121の出力端子に共通に接続されている。レート比LPF処理回路122の第1LPF回路1221と第2LPF回路1222と第3LPF回路1223と第XLPF回路122Xは、それぞれFIRデジタルフィルタによって構成される。レート変換比選択回路124は選択回路1241とセレクタ1242とを含み、選択回路1241の複数の入力端子とセレクタ1242の複数の入力端子は、第1LPF回路1221の出力端子と第2LPF回路1222の出力端子と第3LPF回路1223の出力端子と第XLPF回路122Xの出力端子に接続されている。選択回路1241は第1LPF回路1221の出力信号と第2LPF回路1222の出力信号と第3LPF回路1223の出力信号と第XLPF回路122Xの出力信号の相対的な相違を検出して、相対的な相違が小さい場合には低いカットオフ周波数のLPF回路を選択する選択信号をセレクタ1242に供給する一方、相対的な相違が大きい場合には高いカットオフ周波数のLPF回路を選択する選択信号をセレクタ1242に供給するものである。その結果、選択回路1241から供給される選択信号に従ってセレクタ1242は、第1LPF回路1221の出力信号と第2LPF回路1222の出力信号と第3LPF回路1223の出力信号と第XLPF回路122Xの出力信号のいずれかを選択して、レート変換比調整回路123に供給する。レート変換比調整回路123にレート変換比選択回路124から出力されるレート変換比とレートコンバート回路11の内部のFIFOメモリのメモリ残量情報が供給されるので、レート変換比調整回路123はFIFOメモリでのメモリ残量情報とレート変換比選択回路124からのレート変換比とに従ってレートコンバート回路11に供給されるレート変換比を算出する。従って、レートコンバート回路11の内部のFIFOメモリの未使用メモリ容量が少なくなったと言うメモリ残量情報がレート変換比調整回路123に供給されると、レート変換比調整回路123は入出力レート比検出回路121とレート比LPF処理回路122とレート変換比選択回路124によって算出されたレート変換比よりも大きな値を有する最適化レート変換比を出力する。その結果、レートコンバート回路11によるレート変換処理が加速され、レートコンバート回路11の内部のFIFOメモリのオーバーフローを防止することが可能となる。逆に、レートコンバート回路11の内部のFIFOメモリの使用メモリ容量が少なくなったと言うメモリ残量情報がレート変換比調整回路123に供給されると、レート変換比調整回路123は入出力レート比検出回路121とレート比LPF処理回路122とレート変換比選択回路124によって算出されたレート変換比よりも小さな値を有する最適化レート変換比を出力する。その結果、レートコンバート回路11におけるレート変換処理が減速され、レートコンバート回路11の内部のFIFOメモリのアンダーフローを防止することが可能となる。《レート変換比演算回路の動作》図5は、図4に示した本発明の実施の形態1による半導体集積回路100のレート変換比演算回路12の動作を示す波形図である。この図5は、図3に示した本発明の実施の形態1による半導体集積回路100の音声サブシステムによるデジタルテレビジョン放送のRF受信信号の受信開始以降の動作を説明する図である。尚、図5において、横軸は時間を示し、縦軸はレート変換比を示し、二点鎖線は図4に示すレート変換比演算回路12の入出力レート比検出回路121の出力から生成されるレート変換比を示し、一点鎖線はカットオフ周波数が1番目に低い周波数に設定された第1LPF回路1221の出力から生成されるレート変換比を示して、破線はカットオフ周波数が2番目に高い周波数に設定された第2LPF回路1222の出力から生成されるレート変換比を示して、点線はカットオフ周波数が3番目に高い周波数に設定された第3LPF回路1223の出力から生成されるレート変換比を示し、実線は図4に示した本発明の実施の形態1による半導体集積回路100のレート変換比演算回路12のレート変換比調整回路123の出力から生成されるレート変換比を示している。RF受信信号の受信開始直後においては、図3に示した本発明の実施の形態1によるシステムLSIとしての半導体集積回路100の電源投入時のパワーオン初期化シーケンスに従って、図4に示したレート変換比演算回路12のレート変換比選択回路124のセレクタ1242が3番目に高いカットオフ周波数に設定された第3LPF回路1223の出力のレート変換比を選択するように制御される。その結果、レート変換比調整回路123の出力のレート変換比は、第3LPF回路1223の出力のレート変換比で決定される。尚、電源投入時のパワーオン初期化シーケンスは、半導体集積回路100に内蔵された不揮発性メモリに格納されたプログラムによって制御される。従って、図5の破線部分に示すように、RF受信信号の受信開始直後においては、レート変換比演算回路12の入出力レート比検出回路121の出力のレート変換比の急激な変化に、レート変換比調整回路123の出力のレート変換比が追従することが可能となる。RF受信信号の受信が開始され定常的な受信状態となると、選択回路1241は第1LPF回路1221の出力信号と第2LPF回路1222の出力信号と第3LPF回路1223の出力信号と第XLPF回路122Xの出力信号の相対的な相違を検出する。従って、図5の破線部分に示すように、定常的な受信状態において、第1LPF回路1221の出力信号と第2LPF回路1222の出力信号と第3LPF回路1223の出力信号の相対的な相違が小さいので、選択回路1241は1番目に低いカットオフ周波数に設定された第1LPF回路1221の出力を選択する選択信号をセレクタ1242に供給する。その結果、レート変換比調整回路123の出力のレート変換比は、第1LPF回路1221の出力で決定される。従って、図5の破線部分に示した定常的な受信状態では、レートコンバート回路11に供給される入力側のサンプリングクロックに若干のジッタ成分やノイズ等が含まれるとしても、レート変換比調整回路123からレートコンバート回路11に供給されるレート変換比の変動を低減することが可能となる。一方、定常的な受信状態において、サンプリングクロック生成部4の周波数可変分周回路42から生成される入力側のサンプリングクロック信号の周波数が変動したと想定する。その結果、レート変換比演算回路12の入出力レート比検出回路121の出力のレート変換比も、急激に変化する。すると、図5の破線部分に示したように、第1LPF回路1221の出力信号と第2LPF回路1222の出力信号と第3LPF回路1223の出力信号の相対的な相違が大きいので、選択回路1241は3番目に高いカットオフ周波数に設定された第3LPF回路1223の出力のレート変換比を選択する選択信号をセレクタ1242に供給する。従って、レート変換比調整回路123の出力のレート変換比は、第3LPF回路1223の出力で決定される。従って、図5の破線部分に示したように、入力側のサンプリングクロック信号の周波数変動によるレート変換比演算回路12の入出力レート比検出回路121の出力のレート変換比の急激な変化に、レート変換比調整回路123の出力のレート変換比が追従することが可能となる。以上説明したように、図3と図4と図5とを参照して説明した本発明の実施の形態1によれば、入力側のサンプリングクロック信号の周波数が変動しても、レート変換比調整回路123からレートコンバート回路11に供給されるレート変換比が高速に追従することが可能となる。その結果、レートコンバート回路11によるレート変換処理の動作が不足もしくは超過することはなくなって、レートコンバート回路11の内部のFIFOメモリのオーバーフローもしくはアンダーフローが発生するを防止することが可能となる。《LPFの構成》図6は、図4に示した本発明の実施の形態1による半導体集積回路100のレート変換比演算回路12のレート比LPF処理回路122の第1LPF回路1221と第2LPF回路1222と第3LPF回路1223の構成を示す図である。図6に示すように、レート比LPF処理回路122の第1LPF回路1221と第2LPF回路1222と第3LPF回路1223とは、それぞれトランスバーサル型FIRデジタルフィルタによって構成される。すなわち、第1LPF回路1221と第2LPF回路1222と第3LPF回路1223の各LPF回路は、複数の遅延素子Dと複数の乗算器Multと1個の加算器Addとによって構成されている。複数の乗算器Multの一方の入力端子には複数の遅延素子Dからのデジタル信号が供給され、複数の乗算器Multの他方の入力端子には複数の係数が供給され、複数の乗算器Multの出力信号は1個の加算器Addにより加算される。その結果、各加算器Addの出力端子から、各LPF回路のデジタルフィルタ出力信号が生成されるものとなる。第1LPF回路1221のカットオフ周波数を1番目に低い周波数に設定するために、第1LPF回路1221を構成するトランスバーサル型FIRデジタルフィルタの段数Kは最大値に設定される。第2LPF回路1222のカットオフ周波数を2番目に高い周波数に設定するために、第2LPF回路1222を構成するトランスバーサル型FIRデジタルフィルタの段数Lは2番目に大きな値に設定される。最後に、第3LPF回路1223のカットオフ周波数を最高の周波数に設定に設定するために、第3LPF回路1223を構成するトランスバーサル型FIRデジタルフィルタの段数Mは最小値に設定される。従って、段数K、L、Mには、K>L>Mの関係が成立する。図7は、図6に示すレート比LPF処理回路122でカットオフ周波数がそれぞれ低周波数と中間周波数と高周波数とに設定される第1LPF回路1221と第2LPF回路1222と第3LPF回路1223を実現するために複数の乗算器Multに供給する係数の設定方法を示す図である。図7の上部には、時間=ゼロで、振幅が0から1に変化するインパルス信号が示されている。図7の下部には、図7の上部に示したインパルス信号が並列に供給される第1LPF回路1221と第2LPF回路1222と第3LPF回路1223の係数の関係が示されている。第1LPF回路1221と第2LPF回路1222と第3LPF回路1223でローパスフィルタ特性を実現するために、インパルス応答の積分特性が設定される。第3LPF回路1223のカットオフ周波数を最高周波数に設定に設定するために、第3LPF回路1223の複数の乗算器Multの他方の入力端子に供給される複数の係数C0、C1、C2...CM-1、CMの値は相対的に大きな係数値に設定される。その結果、第3LPF回路1223はインパルス応答において相対的に小さな時定数の積分特性が実現されるので、第3LPF回路1223のカットオフ周波数を最高周波数に設定に設定することが可能となる。また、第3LPF回路1223では、デジタルフィルタ出力信号が飽和するのに必要なトランスバーサル型FIRデジタルフィルタの段数Mは最小値となる。尚、複数の係数C0、C1、C2...CM-1、CMの間隔時間は、48kHzの出力側のサンプリングクロック周波数で決定される。第2LPF回路1222のカットオフ周波数を中間周波数に設定に設定するために、第2LPF回路1222の複数の乗算器Multの他方の入力端子に供給される複数の係数B0、B1、B2...BL-1、BLの値は相対的に中間的な係数値に設定される。その結果、第2LPF回路1222はインパルス応答において相対的に中間的な時定数の積分特性が実現されるので、第2LPF回路1222のカットオフ周波数を中間周波数に設定に設定することが可能となる。また、第2LPF回路1222では、デジタルフィルタ出力信号が飽和するのに必要なトランスバーサル型FIRデジタルフィルタの段数Lは中間値となるものである。第1LPF回路1221のカットオフ周波数を最低周波数に設定に設定するために、第1LPF回路1221の複数の乗算器Multの他方の入力端子に供給される複数の係数A0、A1、A2...AK-1、AKの値は相対的に小さな係数値に設定される。その結果、第1LPF回路1221はインパルス応答において相対的に大きな時定数の積分特性が実現されるので、第1LPF回路1221のカットオフ周波数を最低周波数に設定に設定することが可能となる。また、第1LPF回路1221では、デジタルフィルタ出力信号が飽和するのに必要なトランスバーサル型FIRデジタルフィルタの段数Kは最大値となるものである。以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、本発明の半導体集積回路は、米国またはヨーロッパでのデジタルテレビジョン放送の受信だけに限定されるものではなく、その他の地域でのデジタルテレビジョン放送の受信に適用可能であることは言うまでもない。