"第1の電源と第2の電源との間に2つの不揮発メモリと複数のスイッチング素子が接続されたメモリセルを複数含む半導体集積回路であって、少なくとも2つの前記メモリセルの出力配線が接続され、出力配線が接続されたメモリセルに含まれるスイッチング素子の制御ゲートに入力信号もしくはこの入力信号の反転信号が入力されて、出力配線が接続されたメモリセルの少なくとも1つのメモリセルに含まれる前記入力信号もしくはこの入力信号の反転信号が入力されたスイッチング素子が非導通となり、少なくとも1つのメモリセルに含まれる前記入力信号もしくはこの入力信号の反転信号が入力されたスイッチング素子が導通することを特徴とする半導体集積回路。第1の電源と第2の電源との間に2つの不揮発メモリと第1の極性を持つスイッチング素子と第1の極性とは異なる第2の極性を持つスイッチング素子が接続されたメモリセルを複数含む半導体集積回路であって、前記メモリセルのうち、第1のメモリセルの出力配線と第2のメモリセルの出力配線が接続され、第1のメモリセルの第1の極性を持つスイッチング素子の制御ゲートには入力信号が入力され、第2の極性を持つスイッチング素子の制御ゲートには入力信号の反転信号が入力され、第2のメモリセルの第1の極性を持つスイッチング素子の制御ゲートには入力信号の反転信号が入力され、第2の極性を持つスイッチング素子の制御ゲートには入力信号が入力されることを特徴とする半導体集積回路。第1の電源と第2の電源との間に2つの不揮発メモリと複数のスイッチング素子が接続されたメモリセルを複数含む半導体集積回路であって、前記メモリセルのうち、第1のメモリセルの出力配線と第2のメモリセルの出力配線が接続され、第1および第2のメモリセルが同じ極性を有するスイッチング素子を含み、第1のメモリセルのスイッチング素子の制御ゲートには入力信号が入力され、第2のメモリセルのスイッチング素子の制御ゲートには入力信号の反転信号が入力されることを特徴とする半導体集積回路。第1の電源と第2の電源との間に2つの不揮発メモリと複数のスイッチング素子が接続されたメモリセルを複数含む半導体集積回路であって、前記メモリセルのうち、第1のメモリセルの出力配線と第2のメモリセルの出力配線が接続され、第1のメモリセルは第1の極性のスイッチング素子を有し、第2のメモリセルは第1の極性とは異なる第2の極性のスイッチング素子を有し、第1および第2のメモリセルのスイッチング素子の制御ゲートには、同じ信号が入力されることを特徴とする半導体集積回路。前記メモリセルは、前記第1の電源と前記メモリセルの出力配線との間に第1の不揮発メモリとn個n≧1のスイッチング素子が接続され、前記第2の電源と前記出力配線との間に第2の不揮発メモリとn個のスイッチング素子が接続されることを特徴とする請求項1乃至4のいずれか1項に記載の半導体集積回路。前記メモリセルは、第1の不揮発メモリの一端が前記第1の電源に接続され、前記第1の不揮発メモリの他端と第2の不揮発メモリの一端の間に前記複数のスイッチング素子が接続され、前記第2の不揮発メモリの他端が第2の電源に接続されることを特徴とする請求項1乃至5のいずれか1項に記載の半導体集積回路。前記メモリセルは、前記第1の不揮発メモリの一端と前記第2の不揮発メモリの一端が接続され、前記第1の不揮発メモリの他端と前記第1の電源との間に1個以上のスイッチング素子が接続され、前記第2の不揮発メモリの他端と前記第2の電源との間に1個以上のスイッチング素子が接続されることを特徴とする請求項1乃至5のいずれか1項に記載の半導体集積回路。前記不揮発メモリはフローティングゲートを持った構造のメモリ素子であることを特徴とする請求項1乃至7のいずれか1項に記載の半導体集積回路。前記不揮発メモリは抵抗変化性メモリ素子であることを特徴とする請求項1乃至7のいずれか1項に記載の半導体集積回路。複数の前記メモリセルからの出力信号が入力され、入力された複数の出力信号の内の1つを第2の入力信号に応じて選択する素子を更に有することを特徴とする請求項1乃至9のいずれか1項に記載の半導体集積回路。そこで本発明は、消費電力を削減した半導体集積回路を提供することを目的とする。上記目的を達成するために、本発明の実施形態による半導体集積回路は、第1の電源と第2の電源との間に2つの不揮発メモリと複数のスイッチング素子が接続されたメモリセルを複数含む半導体集積回路であって、少なくとも2つの前記メモリセルの出力配線が接続され、出力配線が接続されたメモリセルに含まれるスイッチング素子の制御ゲートに入力信号もしくはこの入力信号の反転信号が入力されて、出力配線が接続されたメモリセルの少なくとも1つのメモリセルに含まれる前記入力信号もしくはこの入力信号の反転信号が入力されたスイッチング素子が非導通となり、少なくとも1つのメモリセルに含まれる前記入力信号もしくはこの入力信号の反転信号が入力されたスイッチング素子が導通することを特徴としている。第1の実施形態以下、本発明の実施形態について図面を参照して説明する。図1は、本発明の実施形態に係るFPGAのブロック図である。このFPGAは、メインタイル、入出力ブロック、周辺回路から構成されている。メインタイルは、論理演算を行う回路ブロックである。入出力ブロックは、チップ内外と情報の伝達を行うブロックである。また、周辺回路は、チップに電源を供給するための回路、FPGAに回路情報を書き込むための回路、クロック生成回路等から構成されている。図2は、メインタイルの一具体例を示すブロック図である。メインタイルは論理ブロック、コネクションブロック、スイッチブロックから構成されている。それぞれのブロックは、配線で接続されている。論理ブロックは、論理演算を行うブロックである。コネクションブロックは、論理ブロックと配線を接続するブロックであり、配線の信号を論理ブロックに入力する回路と、論理ブロックの出力信号を配線に出力する回路とを備える。スイッチブロックは、直交する配線の接続を制御するスイッチ回路から構成され、直交する配線同士の接続、切断を制御するブロックである。論理ブロックは、N個の論理セルとI個の入力、および複数のマルチプレクサから構成されている。また、入力、出力はそれぞれI個、N個ある。論理セルとは、FPGAにおいて論理演算を行う最小単位である。論理ブロックへの入力信号と論理セルの出力信号はそれぞれマルチプレクサに入力されている。マルチプレクサはその中から一つを選択し、論理セルの入力へと出力する。論理セルは例えば、ルックアップテーブルLUTと、フリップフロップD-FFと、マルチプレクサから構成され、論理セルへの入力と、LUTに設定された情報に基づいて、情報を出力する。図3は、本実施形態に係るLUT回路の構成を示す回路図の一例である。図3では、1入力1出力のLUT回路を示す。LUT回路1は、第1のメモリセル10aと第2のメモリセル10bから成り、第1のメモリセル10aと第2のメモリセル10bの出力は互いに接続される。第1のメモリセル10aは、2つのFlashメモリ11a、14aを含み、Flashメモリ11aは一端が電圧VDD電源線電位の第1の電源に接続され、Flashメモリ14aは一端が電圧VDDよりも低電位の電圧VSSの第2の電源に接続される。Flashメモリ11aと出力ノードの間には、P型MOSFET12aが設けられ、Flashメモリ14aと出力ノードの間には、N型MOSFET13aが設けられる。第2のメモリセル10bも、第1のメモリセル10aと同様に、Flashメモリ11bの一端が電圧VDDの第1の電源に接続され、Flashメモリ14bの一端が電圧VSSの第2の電源に接続され、Flashメモリ11b、14bと出力ノードの間には、それぞれP型MOSFET12b、N型MOSFET13bが設けられる。なお、図3および以降の説明では、LUT回路に含まれるメモリセルが2つのFlashメモリと複数のMOSFETにより構成されているとして説明する。しかしながら、メモリセルに含まれるメモリはFlashメモリに限られることは無く、MONOSメモリやEEPROMElectricallyErasableProgrammableReadOnlyMemoryなど、他の不揮発メモリであっても良いし、電荷蓄積層がSiNなどのダングリングボンドを多数持った材料からなるメモリであっても良い。また、MOSFETもMEMSなど他のスイッチング素子に置き換えることが可能である。さらに、図3および以降の図面では、2つのFlashメモリはN型のチャネル伝導を持つトランジスタ記号で表すが、第1の電源に接続されるFlashメモリはP型のチャネル伝導を持つメモリで構成することも可能であるし、2つともP型のメモリで構成することも可能である。LUT回路1内のFlashメモリは、データが書き込まれて浮遊ゲート内に所定の量の電子が注入されており、しきい値電圧が高い状態と、データが消去されて浮遊ゲート内に所定の量の電子が無く、しきい値電圧が低い状態とのいずれかに設定される。そして、同一メモリセルに含まれるFlashメモリ11aと14a11bと14bは、異なる状態にプログラムされる。すなわち、例えばFlashメモリ11aが高しきい値電圧の状態にプログラムされるのであれば、Flashメモリ14aは低しきい値電圧の状態にプログラムされる。これらの互いに異なる状態にプログラムされたFlashメモリには、高しきい値電圧より小さく、低しきい値電圧より高い電圧が加えられる。同一メモリセルのP型MOSFET12a12bとN型MOSFET13a13bの制御ゲートは、異なる配線第1の配線と第2の配線に接続されている。また、異なるメモリセルの同じ導電型を有するMOSFET12aと12b13aと13bの制御ゲートも、異なる配線に接続される。第1および第2の配線のいずれか一方の配線によってメモリセルに入力される値が、LUT回路1への入力信号であり、その入力信号を反転した値が他方の配線によってメモリセルに入力される。第1の配線と第2の配線で入力されるロジックの値を0と1で表せば、例えば、第1のメモリセルのP型MOSFET12aの制御ゲートに0が与えられていれば、第1のメモリセルのN型MOSFET13aの制御ゲートには1が与えられ、第2のメモリセルのP型MOSFET12bの制御ゲートには1が与えられ、第2のメモリセルのN型MOSFET13bの制御ゲートには0が与えられる。このとき、第1のメモリセルのP型MOSFET12aとN型MOSFET13aは導通する。そして、Flashメモリ11aが低しきい値電圧に設定されている場合14aが高しきい値電圧に設定されている場合には、高電位側の電圧VDDに近い電圧が第1のメモリセルから出力され、Flashメモリ14aが低しきい値電圧に設定されている場合11aが高しきい値電圧に設定されている場合には、低電位側の電圧VSSに近い電圧が第1のメモリセルから出力される。一方、第2のメモリセルのP型MOSFET12bとN型MOSFET13bは非導通となる。このため、第1のメモリセルの出力値が出力ノードに出力される。このように、2つのメモリセルの出力は互いに接続されているが、いずれか一方のみが導通状態となるため、導通状態のメモリセルの状態が、出力ノードに出力される。このように、LUT回路1では、2つのメモリセルの内、LUT回路1への入力信号に応じた一方のメモリセルが必ず非導通になる。そのため、非導通のメモリセルで発生するリーク電流をゼロに近い値まで削減することが可能になる。よって、LUT回路1動作中のリーク電流を半減させることが可能になる。このLUT回路101は、第一の電源から第二の電源の間のリークパスに4つの素子が挿入されるためリーク電流が削減される。メモリセル内のFlashメモリのリーク電流よりもMOSFETのリーク電流が小さくなるよう調整すると、さらにこのLUT回路1を効果的に用いることができる。例えば、第1のメモリセル10aにおいて、式1を満たすように調整する。MinI12a,I13a<MinI11a,I14a...1ただし、式1のI12a等は、MOSFET12a等でのリーク電流であり、Mina,bは、aとbのいずれか小さい方の値を表す。MOSFETのリーク電流は、ゲート長やゲート幅、しきい値電圧などにより調整可能であるため、使用するFlashメモリの特性に応じて、式1を満たすように設計する。または、Flashメモリのリーク電流もゲート長やゲート幅、しきい値電圧、書き込み/消去時のしきい値電圧のシフト量や制御ゲートに加える電圧に依存する。そこで、使用するMOSFETの特性を考慮して、より小さいサイズのFlashメモリを使用するということも可能である。もしくは、基板バイアスを用いてMOSFETまたはFlashメモリのしきい値を制御しても良い。ここで、Flashメモリへのデータの書き込みとデータの消去について説明する。Flashメモリへのデータの書き込みは、書き込みたいFlashメモリの制御ゲートとFlashメモリが接続される第1の電源から印加される電圧と第2の電源から印加される電圧を制御することで行われる。つまり、書き込みたいFlashメモリの制御ゲートと、このFlashメモリに接続されている第1の電源と第2の電源との電位差をプログラム電圧Vprgとなるように設定する。例えば、Flashメモリの制御ゲートの電圧をVprgとして、第1の電源および第2の電源の電位を0Vにする。これによって、このFlashメモリのゲートとチャネルとの間の電圧がVprgとなり、情報を書き込むことができる。なお、LUT回路1内のFlashメモリは、図4に示すようにマトリクス状に配置されており、複数のFlashメモリの制御ゲートが同じ配線に接続されている。Flashメモリへのデータ書き込み時に、制御ゲートが同じ配線に接続される別のFlashメモリに書き込みをしない場合は、書き込みをしないFlashメモリの電源線電位を0よりも少し高い電圧Vaに設定する。これによって、書き込みをしないFlashメモリのゲートとチャネルとの間の電圧がVprg-Vaとなるため、書き込みを防ぐことができる。Flashメモリのデータの消去は、データを消去するFlashメモリの制御ゲートと第2の電源基板との間の電位差をVeraseにする。例えば、ゲート電位を0Vとして、基板電位をVeraseとする。これによって、基板が共通化されるFlashメモリのデータを全て消去することができる。変形例1図3のLUT回路1では、1つのメモリセル内にN型MOSFETとP型MOSFETの両方が用いられている場合を示したが、1つのメモリセル内に同じ導電型のMOSFETが用いられていても良い。図5は第1の実施形態の第1の変形例を示す図であり、1つのメモリセル内に同じ導電型のMOSFETが用いられた場合のLUT回路の一例である。図5に示すLUT回路2では、LUT回路2に含まれる全てのMOSFETが同じ導電型である。そして、2つのメモリセルの内、一方のメモリセル例えば第2のメモリセル20bのMOSFETの制御ゲートにはLUT回路2への入力信号が入力され、他方のメモリセル例えば第1のメモリセル20aのMOSFETの制御ゲートにはLUT回路2への入力信号の反転値が入力される。なお、図5では全てP型MOSFETの例を示しているが、全てN型MOSFETであっても良い。このようなLUT回路2であっても、2つのメモリセルの内、LUT回路2への入力信号に応じた一方のメモリセルが必ず非導通になる。そのため、非導通のメモリセルで発生するリーク電流をゼロに近い値まで削減することが可能になる。よって、LUT回路2動作中のリーク電流を半減させることが可能になる。変形例2図6は第1の実施形態の第2の変形例を示す図であり、1つのメモリセル内に同じ導電型のMOSFETが用いられた場合のLUT回路の一例である。図6に示すLUT回路3では、LUT回路3に含まれる第1のメモリセル30a内のMOSFETと、第2のメモリセル30b内のMOSFETとが異なる導電型である。そして、LUT回路3への入力信号がLUT回路3内の全てのMOSFETの制御ゲートに入力される。そのため、図3に示したLUT回路1や図5に示したLUT回路2では必要な反転値を入力するための配線がLUT回路3では必要無い。このようなLUT回路3であっても、2つのメモリセルの内、LUT回路3への入力信号に応じた一方のメモリセルが必ず非導通になり、LUT回路3動作中のリーク電流を半減させることが可能になる。変形例3図7は第1の実施形態の第3の変形例を示す図である。図7に示すLUT回路4は、第1の電源および第2の電源に近い方にMOSFET12a、13a、12b、13bを配置し、出力ノードに近い方にFlashメモリ11a、14a、11b、14bを配置して構成される。このような構成のLUT回路4では、Flashメモリ素子を隣接して配置するため、レイアウト面積を小さく抑えることが可能になる。ただし、LUT回路4の場合には、Flashメモリと第1および第2の電源との間にMOSFETが形成されているため、Flashメモリへの書き込み時に、書き込むメモリセルへの入力信号を制御して、当該メモリセルのMOSFETを導通状態にしてFlashメモリにチャネルを作る必要がある。これに対して、図3にて説明したLUT回路1の場合、Flashメモリに情報を書き込むときに、書き込むメモリセルの入力信号を制御する必要が無い。なお、図7では、第1の電源に近い方から第2の電源に近い方へ順に、P型MOSFET12a12b、Flashメモリ11a11b、Flashメモリ14a14b、N型MOSFET13a13bと配置されている例を示したが、異なる配置でも良い。例えば、第1の電源に近い方から第2の電源に近い方へ順に、MOSFET、Flashメモリ、MOSFET、Flashメモリと配置されても良いし、Flashメモリ、MOSFET、Flashメモリ、MOSFETと配置されても良い。また、図7では、1つのメモリセル内にP型MOSFET12a12bとN型MOSFET13a13bとが含まれるとして説明したが、変形例2と変形例3を組み合わせて、1つのメモリセル内に同じ極性を有するMOSFETを設けても良い。第2の実施形態本実施形態では、抵抗変化性メモリを不揮発メモリとして用いてLUT回路を構成する例について説明する。なお、LUT回路以外のFPGAの構成要素は第1の実施形態と同様であるため、説明を省略する。抵抗変化性メモリとは、端子間の電圧値や電圧の方向によって素子の抵抗値をプログラムすることができるメモリ素子である。スピントルクトランスファーMRAM、相変化メモリ、電界効果による抵抗変化メモリ、イオンメモリなどが抵抗変化性メモリの例である。ここでは、端子間にかける電圧の大きさと時間によって低抵抗状態と高抵抗状態にプログラムされる抵抗変化性メモリをユニポーラ型とよび、端子間の電圧の方向によって低抵抗状態と高抵抗状態にプログラムされるものをバイポーラ型とよぶ。ユニポーラ型とバイポーラ型のいずれの抵抗変化性メモリであっても、所定のプログラム電圧又は電流が端子間に印加されることによって、抵抗変化性メモリ素子の抵抗状態が高抵抗状態から低抵抗状態へ、又は、低抵抗状態から高抵抗状態へ可逆的に変化する。そして、抵抗変化性メモリの抵抗状態は、所定のプログラム電圧が印加されるまで、実質的に不揮発である。図8は、第2の実施形態に係るLUT回路の一例を示す図である。LUT回路101では、図3を用いて説明した第1の実施形態に係るLUT回路1と同じ構成要素には同じ記号を付与し、詳細な説明は省略する。LUT回路101は、一端が電圧VDD電源線電位の第1の電源に接続され、他端をP型MOSFET12a12bに接続された抵抗変化性メモリ111a111bと、一端がN型MOSFET13a13bに接続され、他端が電圧VDDよりも低電位の電圧VSSの第2の電源に接続された抵抗変化性メモリ114a114bを有する。抵抗変化性メモリ111a、111b、114a、114bは、ユニポーラ型であるとする。同一メモリセルに含まれる抵抗変化性メモリ111aと114a111bと114bは、異なる状態にプログラムされる。すなわち、例えば抵抗変化性メモリ111aが高抵抗状態にプログラムされるならば、抵抗変化性メモリ114aは低抵抗状態にプログラムされる。LUT回路101に含まれるMOSFET12a、13a、12b、13bは、第1の実施形態にて説明したMOSFETと同様、LUT回路101に入力信号が入力されたときに2つのメモリセルの内、一方のメモリセルに含まれる2つのMOSFETは導通し、他方のメモリセルに含まれる2つのMOSFETは導通しないよう、MOSFETの極性やMOSFETの制御ゲートへの入力信号が設定される。このように抵抗変化性メモリを用いたLUT回路101であっても、2つのメモリセルの内、LUT回路101への入力信号に応じた一方のメモリセルが必ず非導通になる。そのため、非導通のメモリセルで発生するリーク電流をゼロに近い値まで削減することが可能になる。よって、LUT回路101動作中のリーク電流を半減させることが可能になる。このLUT回路101は、第一の電源から第二の電源の間のリークパスに4つの素子が挿入されるためリーク電流が削減される。メモリセル内の抵抗変化性メモリのリーク電流よりもMOSFETのリーク電流が小さくなるよう調整すると、さらにこのLUT回路101を効果的に用いることができる。例えば、第1のメモリセル101aにおいて、式2を満たすように調整する。MinI12a,I13a<MinI111a,I114a...2ただし、式2のI111aやI114a等は、抵抗変化性メモリ111a、114aでのリーク電流である。抵抗変化性メモリのリーク電流は、抵抗変化性メモリの面積や膜厚、材料によって調整することができる。また、MOSFETのリーク電流は、ゲート長やゲート幅、しきい値電圧などにより調整可能であるため、使用する抵抗変化性メモリの特性に応じて、式2を満たすように設計する。もしくは、基板バイアスを用いてMOSFETのしきい値を制御しても良い。次に、LUT回路101の抵抗変化性メモリへのデータの書き込み/消去についてメモリセル110aを例にして説明する。抵抗変化性メモリのデータ書き込み/消去は端子間に電圧を印加して行う。そこで、抵抗変化性メモリ111a、114aへのデータ書き込み/消去を行うために、まずMOSFET12a、13aを導通させる。つまり、MOSFET12a、13a等が選択トランジスタの役目も担っていると考えることもできる。そして、抵抗変化性メモリ111aへのデータの書き込み/消去を行うためには、高電位側の第1の電源の電源線を高電位電源からプログラム用電源に切り替え、低電位側の第2の電源の電源線をフローティング状態にする。これによって、第1の電源の電源線と出力ノードとの間にプログラム電圧が加わり、抵抗変化性メモリ111aへのデータの書き込み/消去を行うことができる。一方、抵抗変化性メモリ114aへのデータの書き込み/消去を行うためには、低電位側の第2の電源の電源線を低電位電源からプログラム用電源に切り替え、高電位側の第1の電源の電源線をフローティング状態にする。これによって、第2の電源の電源線と出力ノードとの間にプログラム電圧が加わり、抵抗変化性メモリ114aへのデータの書き込み/消去を行うことができる。このように電源線と出力ノードとの間に電圧をかけるため、出力ノードにスイッチ17が接続され、メモリセルのプログラム時には電源線への切り替えができる。変形例1次に、LUT回路101に含まれる抵抗変化性メモリがバイポーラ型である場合の、抵抗変化性メモリへのデータ書き込み/消去について説明する。図9は、バイポーラ型の抵抗変化性メモリを用いた場合のLUT回路の一例である。抵抗変化性メモリがバイポーラ型である場合、LUT回路102には出力ノードに電源線への切り替えスイッチを接続しなくてもデータ書き込み/消去が可能である。その場合、同一メモリセル内に含まれる抵抗変化性メモリ例えば111aと115aは、第1の電源から第2の電源へ向かう方向に対して、異なる極性が並ぶように配置される。つまり、極性の方向をと-で表した場合に、抵抗変化性メモリ111aの極性の方向が、第1の電源から第2の電源へ向かう方向に-となるように配置されるとすると、抵抗変化性メモリ115aは極性の方向が-となるように配置される。もしくは、抵抗変化性メモリ111aの極性の方向が、第1の電源から第2の電源へ向かう方向に-となるように配置されるとすると、抵抗変化性メモリ115aは極性の方向が-となるように配置される。このように配置されたバイポーラ型の抵抗変化性メモリ111a、115aにデータ書き込み/消去を行う場合、まず、MOSFET12a、13aを導通させる。そして、高電位側の第1の電源の電源線を高電位電源から第1のプログラム用電源に切り替え、低電位側の第2の電源の電源線を低電位電源から第2のプログラム用電源に切り替える。すると、第1のプログラム用電源と第2のプログラム用電源の電位差の方向に応じて、抵抗変化性メモリ111aと115aとが、一度の手順で互いに異なる状態にプログラムされる。このように、バイポーラ型の抵抗変化性メモリを用いれば、出力ノードにスイッチを設けなくても良いため、ユニポーラ型の抵抗変化性メモリを用いた場合よりも小面積化することができる。変形例2第2の実施形態の変形例として、第1の実施形態にて説明した第1の変形例を適用して、LUT回路に含まれる全てのMOSFETを同じ導電型にしても良い例えば図10。また、第1の実施形態の第2の変形例を適用して第1のメモリセル内のMOSFETと第2のメモリセル内のMOSFETとを異なる導電型にしても良い例えば図11。さらに、図12に示すように第2の実施形態に係る回路に対して、第1の実施形態の第3の変形例を適用することもできる。ただし、第1の実施形態では、FlashメモリとMOSFETとの位置関係に応じて、Flashメモリへのデータ書き込み/消去時にMOSFETを導通させる必要があるか否かの違いがあったが、第2の実施形態に係るLUT回路では、図8に示すLUT回路101であっても、図12に示すLUT回路105であっても抵抗変化性メモリへのデータ書き込み/消去時の手順は同じである。第3の実施形態本実施形態では、多入力1出力のLUT回路を構成する場合の第1の例について説明する。LUT回路以外のFPGAの構成要素は第1の実施形態と同様であるため、説明を省略する。なお、本実施形態および以降の実施形態4、5では、第1の実施形態にて説明したフローティングゲート型の不揮発性メモリここではFlashメモリを例にするを用いて多入力1出力のLUT回路を構成する場合について説明するが、当然、第2の実施形態にて説明した抵抗変化性メモリを用いても同様の構成を設けることができる。図13は、2入力1出力のLUT回路の第1の例を示す回路図である。図13に示すLUT回路201は、入力信号数の2倍である4つのメモリセル210a~210dとトランスミッションゲートTMG:TransmissionGateを用いて構成される。各メモリセル210a~210dの構成は第1の実施形態および第2の実施形態それらの変形例で説明した構成のいずれかを適用することができる。TMGは、P型MOSFETとN型MOSFET並列に接続して設けられる。第1のメモリセル210aと第2のメモリセル210bの出力は、第1のTMG218aに入力され、第3のメモリセル210cと第4のメモリセル210dの出力は、第2のTMG218bに入力される。メモリセル210a~210dに含まれるMOSFETの制御ゲートにはそれぞれ、LUT回路201へ入力された第1の入力信号Aとその反転値¬Aのいずれかが入力される。そして、第1の入力信号に応じて、第1のメモリセル210aと第2のメモリセル210bのいずれか一方に含まれるMOSFETが導通するとともに、第3のメモリセル210cと第4のメモリセル210dのいずれか一方に含まれるMOSFETが導通する。そのため、TMG218aには、第1のメモリセル210aと第2のメモリセル210bのいずれか一方の出力値が入力され、TMG218bには、第3のメモリセル210cと第4のメモリセルのいずれか一方の出力値が入力される。TMG218a、218bはそれぞれ、P型とN型いずれか一方のMOSFETの制御ゲートにLUT回路201へ入力された第2の入力信号Bが入力され、他方のMOSFETの制御ゲートには、第2の入力信号の反転値¬Bが入力される。また、2つのTMG218aと218bの同じ極性のMOSFETには、一方の制御ゲートに第2の入力信号Bが入力され、他方の制御ゲートには第2の入力信号の反転値¬Bが入力される。このため、TMG218a、218bは、第2の入力信号に応じたいずれか一方が導通する。このような構成のLUT回路201では、1つのTMGに接続された2つのメモリセルの内、第1の入力信号Aに応じたどちらか一方が非導通となる。このため、LUT回路201動作時に半分のメモリ回路のリーク電流が遮断される。すなわち、リーク電流を約50削減することが可能である。なお、図13では、2入力1出力のLUT回路を例にして説明したが、任意の入力数のLUT回路を構成することができる。任意の入力数のLUT回路は、第1の実施形態および第2の実施形態とそれらの変形例にて説明したメモリセルを複数用いて、このメモリセルの出力を第2の入力信号に応じて動作するTMGによって選択し、さらに第i-1の入力信号に応じて動作するTMGからの出力を第iの入力信号iは3~LUT回路への入力信号数によって動作するTMGによって選択するというように、TMGによる選択を繰り返すことで構成することができる。このように、入力数が多くなっても、第1の入力信号に応じて半分のメモリセルのリーク電流が遮断される。すなわち、リーク電流を50削減することが可能である。また、図13では、TMGを用いて第2の入力信号に応じた出力信号の制御をしているとして説明したが、第2の入力信号に応じた信号制御に用いる素子はTMGに限定しない。N型MOSFETのみ、またはP型MOSFETのみを用いたパストランジスタによって制御することも可能である。第4の実施形態本実施形態では、多入力1出力のLUT回路を構成する場合の第2の例について説明する。本実施形態では、入力信号の数に応じた数のリーク電流を遮断するためのMOSFETをメモリセル内に設け、LUT回路への複数の入力信号とそれらの反転信号をメモリセルに入力する。図14は、2入力1出力のLUT回路の第2の例を示す回路図である。LUT回路202は、入力信号数の2倍である4つのメモリセル220a~220dを有する。メモリセル220a~220dのそれぞれは、入力信号数と同数のN型MOSFETとP型MOSFETと、2つのFlashメモリから構成される。なお、本実施形態に係るLUT回路は図14のような構成に限らず、第1の実施形態、第2の実施形態、またそれらの変形例を適用することができる。例えば、メモリセルからの出力配線と第1の電源との間に1つのFlashメモリとLUT回路へのm個mはLUT回路への入力信号の数とするのMOSFETを設け、出力配線と第2の電源との間に1つのFlashメモリとm個のMOSFETを設けるならば、メモリセル内のFlashメモリとMOSFETとの位置関係を適宜変更することができる。また、MOSFETの極性とMOSFETの制御ゲートへの入力信号も適宜変更することができ、入力信号に応じて、2m個のメモリセルのうち1つのメモリセルのMOSFETが導通すれば良い。図14に示すようなLUT回路202によれば、第1の入力信号で50のリーク電流を削減でき、第2の入力信号で残りの50の内の50のリーク電流を削減することができるため、全体で75のリーク電流を削減することが可能である。更に、3つ以上の入力信号の場合も同様に、入力信号の数に応じた数のリーク電流を遮断するためのMOSFETをメモリセル内に組み合わせることで、LUT回路を実現することが可能である。図15は、4入力の場合のメモリセルの一例である。このようなメモリセルによると、入力信号をリーク遮断のためのMOSFETの制御ゲートに入力するたびに、リーク電流を50ずつ削減することができるため、低消費電力のLUT回路を実現することが可能になる。なお、MOSFETを多数直列接続することにより動作が不安定になる場合、第3の実施形態にて説明したようにTMGやパストランジスタ等の素子を設け、LUT回路への入力信号の内のいくつかの入力信号に応じた選択は、それらの素子によって行うように、メモリセルからの出力信号をそれらの素子に入力するLUT回路を構成しても良い。すなわち、メモリセルからの出力配線と第1の電源との間に1つのFlashメモリとLUT回路へのn個nは1以上の整数とするのMOSFETを設け、出力配線と第2の電源との間に1つのFlashメモリとn個のMOSFETを設けて、LUT回路への入力信号の内のn個の入力信号に応じた選択はメモリセルにて行い、残りの入力信号に応じた選択をTMGやパストランジスタ等によって行うように構成しても良い。第5の実施形態本実施形態では、多入力1出力のLUT回路を構成する場合の第3の例について説明する。図16は、2入力1出力のLUT回路の第3の例を示す回路図である。図16に示すLUT回路204は、第1の実施形態の第3の変形例にて説明したメモリセル図7参照を4つ用い、2つのメモリセルに対して高電位側の第1の電源と低電位側の第2の電源との間に共通にP型MOSFETとN型MOSFETを挿入して構成される。この構成によれば、メモリセル240a~240dの内、2つの入力信号に応じたいずれか1つのメモリセルにのみ電流が流れる。そのため、リーク電流を大幅に削減することが可能になる。なお、MOSFETを多数直列接続することにより動作が不安定になる場合、第3の実施形態にて説明したようにTMGやパストランジスタ等の素子を設け、LUT回路への入力信号の内のいくつかの入力信号に応じた選択は、それらの素子によって行うように、図16のように構成された回路からの出力信号をそれらの素子に入力するLUT回路を構成しても良い。以上説明したように、本発明の実施形態によると、LUT回路の動作時においても、使わないメモリ回路のリーク電流を削減することができ、低消費電力化が可能となる。なお、上記実施形態に限定されることはなく、本発明の要旨を逸脱しない範囲において、適宜変更しても良いし、実施形態や変形例を組み合わせても良い。"