電気的に書き換え可能なメモリセルが直列に接続されたセルユニットが複数配置されたメモリアレイと、アドレス信号に基づきメモリアレイ内の特定のメモリブロックを選択し、選択されたメモリブロックに選択信号を出力するワード線デコード手段と、前記選択信号に基づきメモリセルに供給される動作電圧のスイッチングを行うスイッチ回路、および前記選択信号を昇圧する昇圧回路を含むワード線駆動手段とを有し、前記スイッチ回路は、前記動作電圧に応じて前記選択信号をセルフブーストするトランジスタを含む、半導体記憶装置。前記スイッチ回路は、前記動作電圧をメモリセルのゲートに伝達するための複数の伝達トランジスタを含み、複数の伝達トランジスタのゲートには、前記選択信号が供給され、複数の伝達トランジスタは、前記動作電圧が供給されたことに応答して前記選択信号をセルフブーストする、請求項1に記載の半導体記憶装置。前記ワード線駆動手段は、行方向に延びる第1および第2のメモリアレイ間に配置され、かつ前記ワード線駆動手段は、前記第1および第2のメモリアレイに共通である、請求項1または2に記載の半導体記憶装置。前記昇圧回路は、電源電圧以上にプリチャージされたノードと、当該ノードにゲートが接続された昇圧トランジスタとを含み、前記昇圧トランジスタは、前記選択信号がドレインに供給されたことに応答して前記ノードの電位を昇圧する、請求項1ないし3いずれか1つに記載の半導体記憶装置。前記ワード線デコード手段は、昇圧回路を含み、電源電圧よりも昇圧された選択信号を前記ワード線駆動手段に供給する、請求項1ないし4いずれか1つに記載の半導体記憶装置。前記ワード線デコード手段は、前記セルユニットのビット線選択トランジスタおよびソース線選択トランジスタを駆動する駆動回路を含む、請求項1ないし5いずれか1つに記載の半導体記憶装置。前記メモリアレイは、行方向に2分割され、前記ワード線駆動手段は、分割されたメモリアレイの間に配置され、前記ワード線デコード手段は、前記メモリアレイの一方の端部に配置され、前記ワード線デコード手段は、前記選択信号を搬送する配線層を含み、当該配線層は、前記ワード線デコード手段から前記ワード線駆動手段まで一方のメモリアレイ上を行方向に延在する、請求項1ないし6いずれか1つに記載の半導体記憶装置。ワード線は、前記ワード線駆動手段からそれぞれのメモリアレイ上に延在する、請求項7に記載の半導体記憶装置。しかしながら、従来のフラッシュメモリのワード線デコーダには、次のような課題がある。図1Aは、従来のフラッシュメモリのワード線デコーダのレイアウトを示している。メモリアレイ10の行方向の一方の端部には、ワード線デコーダおよびレベルシフタ20以下、ワード線デコーダというとワード線駆動回路22とが配置され、列方向の一方の端部にはページバッファ30が配置される。この例では、メモリアレイ10は、左右の2つのメモリバンク10A、10Bに分割されている。ワード線デコーダ20は、アドレス情報に応じて選択されたワード線および非選択のワード線に所望の動作電圧を供給する。動作電圧は、プログラムの際に選択ワード線に供給されるプログラム電圧Vpgm、非選択ワード線に供給されるパス電圧、読出し動作の際に選択ワード線に供給される接地電圧、非選択ワード線に供給される読出し電圧Vreadなどである。ワード線駆動回路22は、ワード線デコーダ20からの動作電圧をメモリセルのゲートワード線に伝達するためのパストランジスタを含み、パストランジスタをオンすることで、動作電圧を対応するメモリセルへ供給する。ワード線駆動回路22は、パストランジスタのゲートに高電圧を印加することで、動作電圧の低下を抑制している。図1Aに示すレイアウトの場合、ワード線駆動回路22に接続されたワード線WLは、メモリアレイ10の行方向の全体に亘って配線されなければならない。ワード線WLは、例えば、プログラム動作時には20V程度の高いプログラム電圧Vpgmが印加されるため、ワード線WLの負荷容量RCが大きくなると、ワード線末端まで所望の電圧が到達するのに時間を大きく要する。他方、末端のメモリセルに所望のプログラム電圧Vpgmを供給するためには、ワード線により大きなプログラム電圧Vpgmを印加しなければならず、消費電力が大きくなってしまう。また、ワード線WLの配線抵抗を下げるために、一定の配線幅を確保すると、メモリアレイの縮小が難しくなってしまう。一方、ワード線駆動回路22のパストランジスタは、NチャンネルMOSトランジスタから構成されるが、プログラム電圧Vpgmのしきい値の電圧降下を抑制するためには、ゲートにプログラム電圧Vpgm以上の電圧を印加しなければならず、ゲート酸化膜の耐圧をあげるためには、ゲート酸化膜を厚くしなければならず例えば、400Å、結果としてトランジスタが大きくなり、ワード線駆動回路22の回路面積も大きくなってしまう。また、ワード線線駆動回路22が狭ピッチで配置されると、隣接するパストランジスタ間でラッチアップが生じやすくなるため、パストランジスタの間隔を取る必要が生じ、結果としてチップ面積が大きくなってしまう。図1Bは、従来の他のレイアウト例を示している。この例では、メモリアレイの左右両側にワード線デコーダ20A、20Bと、ワード線駆動回路22A、22Bとが配置されている。ワード線デコーダ22Aおよびワード線駆動回路22Aは、メモリアレイ22Aのために動作され、ワード線デコーダ22Bおよびワード線駆動回路22Bは、左側のメモリアレイ10Bのために動作される。また、下方のページバッファ30Aは、奇数ビット線のデータの読出しまたは書込みを行い、上方のページバッファ30Bは、偶数ビット線のデータの読出しまたは書込みを行う。図1Bに示すレイアウトでは、ワード線WLの行方向の配線長を、図1Aのときの半分にすることができるが、その反面、メモリアレイの両側にワード線デコーダとワード線駆動回路をそれぞれ配置しなければならず、その分だけ、チップ面積が大きくなってしまう。本発明の目的は、上記従来の課題を解決するものであり、メモリアレイ上のワード線に印加される電界を低減し、かつ、メモリアレイおよび周辺回路を含むチップ面積を低減可能な半導体記憶装置を提供することを目的とする。本発明に係る半導体記憶装置は、電気的に書き換え可能なメモリセルが直列に接続されたセルユニットが複数配置されたメモリアレイと、アドレス信号に基づきメモリアレイ内の特定のメモリブロックを選択し、選択されたメモリブロックに選択信号を出力するワード線デコード手段と、前記選択信号に基づきメモリセルに供給される動作電圧のスイッチングを行うスイッチ回路、および前記選択信号を昇圧する昇圧回路を含むワード線駆動手段とを有し、前記スイッチ回路は、前記動作電圧に応じて前記選択信号をセルフブーストするトランジスタを含む。好ましくは前記スイッチ回路は、前記動作電圧をメモリセルのゲートに伝達するための複数の伝達トランジスタを含み、複数の伝達トランジスタのゲートには、前記選択信号が供給され、複数の伝達トランジスタは、前記動作電圧が供給されたことに応答して前記選択信号をセルフブーストする。好ましくは前記ワード線駆動手段は、行方向に延びる第1および第2のメモリアレイ間に配置され、かつ前記ワード線駆動手段は、前記第1および第2のメモリアレイに共通である。好ましくは前記昇圧回路は、電源電圧以上にプリチャージされたノードと、当該ノードにゲートが接続された昇圧トランジスタとを含み、前記昇圧トランジスタは、前記選択信号がドレインに供給されたことに応答して前記ノードの電位を昇圧する。好ましくは前記ワード線デコード手段は、昇圧回路を含み、電源電圧よりも昇圧された選択信号を前記ワード線駆動手段に供給する。さらに好ましくは前記ワード線デコード手段は、前記セルユニットのビット線選択トランジスタおよびソース線選択トランジスタを駆動する駆動回路を含む。好ましくは前記メモリアレイは、行方向に2分割され、前記ワード線駆動手段は、分割されたメモリアレイの間に配置され、前記ワード線デコード手段は、前記メモリアレイの一方の端部に配置され、前記ワード線デコード手段は、前記選択信号を搬送する配線層を含み、当該配線層は、前記ワード線デコード手段から前記ワード線駆動手段まで一方のメモリアレイ上を行方向に延在する。好ましくはワード線は、前記ワード線駆動手段からそれぞれのメモリアレイ上に延在する。本発明によれば、ワード線駆動手段における選択信号の昇圧を、トランジスタのセルフブーストにより行うことで、従来と比較してトランジスタの耐圧を下げることができ、トランジスタの小型化を図ることができる。さらに、セルフブーストによる昇圧を用いることで、従来よりも電荷ポンプ等の昇圧回路の低減をすることができ、その結果、ワード線駆動手段のレイアウト面積もしくはワード線デコード手段のレイアウト面積を小さくすることができる。さらに、電荷ポンピングによるボディ効果の影響を考慮して選択信号を必要以上に昇圧させる必要もなくなる。また、ワード線駆動手段を、行方向のメモリアレイ間に配置することで、ワード線デコード手段からの選択信号の配線長が短くなり、その負荷を低減することができ、他方、選択信号によるメモリアレイへの電界の影響も低減することができる。次に、本発明の実施の形態について図面を参照して詳細に説明する。本発明の好ましい形態では、NAND型のフラッシュメモリを例示する。なお、図面は、分かり易くするために各部を強調して示してあり、実際のデバイスのスケールとは異なることに留意すべきである。図2は、本発明の実施例に係るフラッシュメモリの概略レイアウト構成を示す図である。同図に示すように、フラッシュメモリ100は、少なくとも2つに分割されたメモリアレイメモリバンク110A、110Bを有するメモリアレイ110と、メモリアレイ110の行方向の端部に配置されたワード線デコーダおよびレベルシフタ以下、ワード線デコーダという120と、メモリアレイ110Aと110Bとの間に配置されたワード線駆動回路130と、メモリアレイ110の列方向の端部に配置され、ビット線から読み出されたデータを感知しまたは書込みデータを保持する、センスアンプを備えたページバッファ140とを含んで構成される。なお、ここには図示しないが、フラッシュメモリ100は、外部とデータの送受を行う入出力バッファ、外部からのコマンドに従い各部を制御するコントローラなどを含んでいる。メモリアレイ110A、110Bは、列方向に複数のメモリブロックBLK、BLK、、BLKに分割され、各メモリブロックは、複数のページを含んで構成される。図4は、メモリブロック内に形成されるNANDストリングの構成を示す回路図である。1つのページ内には、複数のメモリセルを直列に接続したNANDストリング以下、セルユニットNUというが行方向に複数形成される。図に示す例では、1つのセルユニットNUは、直列に接続された32個のメモリセルMCiと、その両端に接続されたビット線選択トランジスタBSTとソース線選択トランジスタSSTとを含んで構成される。ビット線選択トランジスタBSTのドレインは、対応する1つのビット線GBLに接続され、ソース線選択トランジスタSSTのソースは、共通ソース線SLに接続される。メモリセルMCiのコントロールゲートは、ワード線WLiに対応する。ビット線選択トランジスタBST、ソース線選択トランジスタSSTのゲートは、ワード線WLiと並行に走る選択ゲート線SGD、SGSに対応する。メモリセルは、典型的に、N型の拡散領域であるソース/ドレインと、ソース/ドレイン間のチャンネル上に形成されたトンネル酸化膜と、トンネル酸化膜上に形成された電荷と蓄積するフローティングゲート電荷蓄積層と、フローティングゲート上に誘電体膜を介して形成されたコントロールゲートとを含むMOS構造を有する。典型的に、フローティングゲートに電荷が蓄積されていないとき、つまりデータ1が書込まれているとき、しきい値は負状態にあり、メモリセルは、ノーマリオンである。フローティングゲートに電子が蓄積されたとき、つまりデータ0が書込まれているとき、しきい値は正にシフトし、メモリセルは、ノーマリオフである。図3は、ワード線デコーダ120およびワード線駆動回路130の構成を示すブロック図である。但し、ここでの説明では、1つのメモリブロックは、便宜上、メモリアレイ110A、110Bの左右1ページ合計2ページから構成されるものとし、図3には、隣接する2つのメモリブロックBLK、BLKが示されている。ワード線デコーダ120は、アドレス情報Axに基づきメモリブロックを選択するブロック選択部122と、コントローラ図示されないからの制御信号Cに基づき所望の動作電圧を生成するレベルシフタ124と、ビット線選択トランジスタBSTおよびソース線選択トランジスタのゲートに接続されるゲート選択信号SGSSGDを供給するSGSSGD駆動回路126とを含む。さらにワード線デコーダ120は、アドレス情報Axおよび制御信号Cに基づき、レベルシフタ124を利用して、対応するワード線WLに供給される動作電圧GWLを生成する。すなわち、プログラムの際には、選択ワード線に約20Vのプログラム電圧Vpgmを供給し、非選択ワード線に約10Vのパス電圧を供給し、読出し動作の際に、選択ワード線に接地電位を供給し、非選択ワード線に約4.5Vの読出し電圧Vreadを供給する。ブロック選択部122-0は、例えば、ブロックBLKが選択されたとき、選択信号PASSVをワード線駆動回路130のスイッチ部132-0へ供給する。選択信号PASSVは、レベルシフタ124によって、電源電圧Vcc以上に昇圧された電圧、例えば10Vを有する。また、SGSSGD駆動回路126-0は、ブロックBLKのビット線選択トランジスタBSTおよびソース線選択トランジスタSSTに対し、5~6V程度に昇圧されたゲート選択信号SGSSGDを供給する。同様に、ブロックBLKが選択されたとき、ブロック選択部122-1は、選択信号PASSVをワード線駆動回路130のスイッチ部132-1へ供給し、SGSSGD駆動回路126-1は、ブロックBLKのビット線選択トランジスタBSTおよびソース線選択トランジスタSSTに対し、5~6V程度に昇圧されたゲート選択信号SGSSGDを供給する。なお、ビット線選択トランジスタBSTへのゲート選択信号SGD01は、図に示すように、SGSSGD駆動回路126-0および126-1において共通とすることができる。ここで、図2を参照すると、i番目のメモリブロックにおけるワード線デコーダ120とワード線駆動回路130の配線のレイアウトが例示されている。ワード線デコーダ120のi番目のブロック選択部120-iは、メモリアレイ110B上を延在する金属配線WRによってワード線駆動回路130のスイッチ部132-iに接続されている。この金属配線WRは、選択信号PASSVを搬送する。また、メモリブロックBLKのメモリアレイ110A、110B上を行方向に延在するように、金属配線WDWSが形成され、金属配線WDWSは、SGSSGD駆動回路126-iからのゲート選択信号SGDSGSを搬送する。金属配線WDWSは、ワード線駆動回路30にコンタクトされることなくメモリアレイの行方向の全体に渡って延在する。図5は、ワード線駆動回路のスイッチ部の構成を示す図である。同図に示すように、ワード線駆動回路130-0の左側には、メモリアレイ110Aのメモリセル等と接続されるスイッチ部132A-0が形成され、右側には、メモリアレイ110Bのメモリセル等と接続されるスイッチ部132B-0が形成される。同様に、ワード線駆動回路130-1の左側には、スイッチ部132A-1が形成され、右側には、スイッチ部132B-1が形成される。各スイッチ部132A-0、132B-0、132A-1、132B-1は、同様の構成をしているので、ここでは、スイッチ部132A-0を説明する。スイッチ部132A-0は、セルユニットNUのワード線WL0~WL31に接続されるNチャンネルの複数のパストランジスタを含んでいる。これらのパストランジスタの各ゲートには、ワード線駆動回路130-0からの選択信号PASSVINTが共通に接続される。選択信号PASSVINTは、後述するように、ワード線デコーダ120からの選択信号PASSVに応答して生成される信号であり、従って、メモリブロックが選択されたとき、選択信号PASSVINTは、パストランジスタが十分に導通することができる電圧であり、ワード線デコーダ120からの動作電圧GWLが対応するワード線WL031に伝達される。一方、ブロックが非選択のときは、選択信号PASSVは不活性レベルLレベルであるため、選択信号PASSVINTも不活性レベルであり、パストランジスタはオフ状態である。図6は、ワード線駆動回路130の構成を示す回路図を示している。ワード線駆動回路130は、上記したように、選択信号PASSVINTによってスイッチングされるスイッチ部132と、選択信号PASSVに応答してノードを昇圧する昇圧部134とを有する。昇圧部134は、高耐圧のNチャンネルの第1のトランジスタTR1と、トランジスタTR1にゲートが接続された高耐圧のNチャンネルの第2のトランジスタTR2とを含む。動作時に、第1のトランジスタTR1のゲートに電源電圧Vcc例えば3V以上の電位Vpにレベルシフトされた信号VXDが印加され、ドレインに、同様に高電位Vpである信号LPVBSTが印加されると、ソースに接続されたノードLPVBST1には、VpVtVtは、トランジスタTR1のしきい値の電位が生成される。第2のトランジスタTR2のゲートには、ノードLPVBST1が接続され、ドレインには、ワード線デコーダ120からの選択信号PASSVが供給され、ソースは、スイッチ部132の各トランジスタPTRのゲートに接続されている。ノードLPVBST1にVpVtの電圧が生成され、ドレインに、VpVtよりも大きな電圧である選択信号PASSVが印加されると、トランジスタTR2のゲート/ドレイン間の容量結合によりノードLPVBST1がセルフブーストされる。第2のトランジスタTR2は、セルフブーストされたゲート電圧によりオンすることで、選択信号PASSVに電圧降下を生じさせることなく選択信号PASSVINTを生成する。また、スイッチ部132において、各パストランジスタPTRのゲートには、選択信号PASSVINTが印加され、ドレインに動作電圧GWL例えば、プログラム電圧Vpgmが印加されると、パストランジスタPTRのゲートに接続された選択信号PASSVINTがセルフブーストされる。このため、パストランジスタPTRによる電圧降下を生じさせることなく動作電圧が対応するワード線に伝達される。図7は、本実施例のワード線駆動回路のプログラム時の動作を説明するタイミングチャートである。まず、時刻t1において、第1のトランジスタTR1のゲートに、6Vに昇圧された信号VXDが印加され、次いで、時刻t2において、第1のトランジスタTR1のドレインに、6Vに昇圧された信号LPVBSTが印加される。これにより、ノードLPVBST1が6VVtにプリチャージされる。次に、時刻t3において、第2のトランジスタTR2のドレインに、選択信号PASSVとして約16Vのプログラム電圧Vpgmが供給されると、ノードLPVBST1がブーストされる6VVtBoost。これにより、昇圧部134からは、プログラム電圧Vpgmを電圧降下させることなく、プログラム電圧Vpgmと等しい電圧の選択信号PASSVINTがスイッチ部132へ供給される。次に、時刻t4において、信号LPVBSTがVccに降下することで、ノードLPVBSTIが第1のトランジスタTR1を介して放電されてVccとなる。次に、時刻t5において、動作電圧GWLがパストランジスタTPRのドレインに印加される。すなわち、選択ワード線WLSELには、パス電圧Vpassとそれに引き続きプログラム電圧Vpgmが印加され、非選択ワード線WLUSELには、パス電圧Vpassが印加される。パス電圧Vpassは、例えば10Vである。動作電圧GWLがパストランジスタPTRに印加されることに応答して、選択信号PASSVINTがVpgmBoostにセルフブーストされる。これにより、パストランジスタPTRが強くオンされ、動作電圧GWLが対応するワード線へ伝達される。以後、同様にして次の動作が開始される。なお、読出し動作の場合は、非選択ワード線に電源電圧Vccよりも大きな約4.5Vの読出し電圧が供給されるが、この場合には同様の動作が行われる。本実施例によれば、パストランジスタPTRは、昇圧部134からの選択信号PASSVINTをゲートに印加し、ドレインに動作電圧GWLを印加することで、ゲート/ドレインソース間の容量結合により選択信号PASSVINTをセルフブーストするため、パストランジスタPTRの耐圧を、従来のセルフブーストを用いないゲート/ソース間に大きな電圧が印加される選択トランジスタの耐圧より小さくすることができ、パストランジスタPTRを小型化することができ、その結果、スイッチ部132の回路面積を低減することができる。また、このような駆動方法により、ワード線に印加される昇圧電圧を従来よりも低減させることができる。なお上記実施例では、1つのワード線デコーダ120が、メモリアレイ110のすべてのブロックBLKBLKに共通になるように配置されているが、各メモリブロック毎に複数のワード線デコーダが配置されるようにしてもよい。この場合には、アドレス情報に従い、複数のワード線デコーダの中から特定のワード線デコーダが選択されるようにする。また上記実施例では、ワード線駆動回路130は、行方向の2つのメモリアレイ110Aと110Bとの間に配置する例を示したが、これに限らず、図8Aのようにメモリアレイ110の片側にワード線駆動回路130配置するものであってもよい。さらに、図8Bのようにメモリアレイ110A、110B、110C、110Dを分割し、分割されたメモリアレイ間の行方向に複数のワード線駆動回路130A、130Bが配置されるものであってもよい。本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形変更が可能である。