"積層された複数のコアチップと、前記複数のコアチップを制御するインターフェースチップとを備え、前記複数のコアチップのそれぞれは、メモリセルアレイと、データ端子と、前記メモリセルアレイから読み出されたリードデータを前記データ端子に出力する出力回路とを備え、前記複数のコアチップにそれぞれ設けられた前記データ端子は、互いに共通接続され、前記複数のコアチップにそれぞれ設けられた前記出力回路は、前記インターフェースチップより供給される第1のリードクロック信号に応答して活性化され、前記インターフェースチップは、前記データ端子を介して前記リードデータを受け取る、ことを特徴とする半導体装置。前記データ端子は該コアチップを貫通して設けられたデータ用貫通電極からなり、前記複数のコアチップにそれぞれ設けられた前記データ用貫通電極は積層方向から見て同じ平面位置に設けられ、互いに短絡されている、ことを特徴とする請求項1に記載の半導体装置。前記複数のコアチップのそれぞれは、前記メモリセルアレイから読み出されたリードデータを取り込む入力回路をさらに備え、前記出力回路は、前記入力回路に取り込まれた前記リードデータを前記データ用貫通電極に出力し、前記入力回路は、該コアチップにて生成される第2のリードクロック信号に応答して前記リードデータをラッチする、ことを特徴とする請求項2に記載の半導体装置。前記インターフェースチップは、外部から入力されるリードコマンドに基づいて第3のリードクロック信号を生成するコマンドデコーダと、前記第3のリードクロック信号を遅延させることによって前記第1のリードクロック信号を生成する第1のディレイ回路とを備えることを特徴とする請求項3に記載の半導体装置。前記複数のコアチップのそれぞれは、前記第3のリードクロック信号を遅延させることによって前記第2のリードクロック信号を生成する第2のディレイ回路をさらに備えることを特徴とする請求項4に記載の半導体装置。前記複数のコアチップのそれぞれは、第1のリードクロック信号用貫通電極をさらに備え、前記複数のコアチップにそれぞれ設けられた前記第1のリードクロック信号用貫通電極は、互いに共通接続され、前記インターフェースチップは、前記第1のリードクロック信号用貫通電極を介して前記第1のリードクロック信号を前記複数のコアチップに共通に供給する、ことを特徴とする請求項4又は5に記載の半導体装置。前記複数のコアチップのそれぞれは、チップアドレス用貫通電極をさらに備え、前記複数のコアチップにそれぞれ設けられた前記チップアドレス用貫通電極は、互いに共通接続され、前記インターフェースチップは、前記チップアドレス用貫通電極を介してチップアドレスを前記複数のコアチップに共通に供給し、前記複数のコアチップのそれぞれは、前記インターフェースチップから供給された前記チップアドレスが当該コアチップに割り当てられた固有のチップアドレスと一致した場合に、該コアチップ内において前記第1のリードクロック信号を有効とする、ことを特徴とする請求項6に記載の半導体装置。前記複数のコアチップのそれぞれは、第3のリードクロック信号用貫通電極をさらに備え、前記複数のコアチップにそれぞれ設けられた前記第3のリードクロック信号用貫通電極は、互いに共通接続され、前記インターフェースチップは、前記第3のリードクロック信号用貫通電極を介して前記内部リード信号を前記複数のコアチップに共通に供給し、前記複数のコアチップのそれぞれは、前記インターフェースチップから供給された前記チップアドレスが当該コアチップに割り当てられた固有のチップアドレスと一致した場合に、該コアチップ内において前記第3のリードクロック信号を有効とする、ことを特徴とする請求項4乃至7のいずれか一項に記載の半導体装置。前記複数のコアチップのそれぞれは、前記出力回路及び前記入力回路を複数組備え、前記メモリセルアレイから読み出されたリードデータは、前記複数の入力回路の入力ノードに共通に供給され、前記複数の入力回路の出力ノードは、前記複数の出力回路の入力ノードにそれぞれ供給され、前記複数の出力回路の出力ノードは、前記データ用貫通電極に共通接続され、前記複数の入力回路は前記第2のリードクロック信号に基づいていずれか一つが活性化され、前記複数の出力回路は前記第1のリードクロック信号に基づいていずれか一つが活性化される、ことを特徴とする請求項3乃至8のいずれか一項に記載の半導体装置。前記インターフェースチップは、前記データ用貫通電極を介して入力される前記リードデータをラッチし順次出力するFIFO回路をさらに備えることを特徴とする請求項2乃至9のいずれか一項に記載の半導体装置。前記インターフェースチップは、前記第1のリードクロック信号に基づいてカウント値が更新される第1のカウンタ回路と、前記第1のリードクロック信号を遅延させた信号に基づいてカウント値が更新される第2のカウンタ回路とをさらに備え、前記FIFO回路は、入力ノードが前記データ用貫通電極に共通接続された複数の入力回路と、入力ノードが前記複数の入力回路の出力ノードにそれぞれ接続された複数の出力回路とを備え、前記複数の出力回路の出力ノードが共通接続されたポイントシフト型FIFO回路であり、前記複数の入力回路は前記第1のカウンタ回路のカウント値に基づいていずれか一つが活性化され、前記複数の出力回路は前記第2のカウンタ回路のカウント値に基づいていずれか一つが活性化される、ことを特徴とする請求項10に記載の半導体装置。積層された複数のコアチップと、前記複数のコアチップを制御するインターフェースチップとを備え、前記複数のコアチップのそれぞれは、メモリセルアレイと、データ用貫通電極と、前記メモリセルアレイから読み出されたリードデータをラッチし順次出力するFIFO回路とを備え、前記複数のコアチップにそれぞれ設けられた前記データ用貫通電極は、互いに共通接続され、前記FIFO回路は、入力ノードに前記メモリセルアレイから読み出されたリードデータが共通に供給される複数の入力回路と、入力ノードが前記複数の入力回路の出力ノードにそれぞれ接続された複数の出力回路とを備え、前記複数の出力回路の出力ノードが前記データ用貫通電極に共通接続されたポイントシフト型FIFO回路であり、前記複数の出力回路は、前記インターフェースチップより供給される複数の第1のリードクロック信号に基づいていずれか一つが活性化され、前記インターフェースチップは、前記データ用貫通電極を介して前記リードデータを受け取る、ことを特徴とする半導体装置。前記複数の入力回路は、該コアチップにて生成される複数の第2のリードクロック信号に基づいていずれか一つが活性化されることを特徴とする請求項12に記載の半導体装置。前記複数の第1のリードクロック信号は、外部から入力されるリードコマンドに基づいて生成される第3のリードクロック信号をインターフェースチップ内で遅延させることによって順次生成され、前記複数の第2のリードクロック信号は、前記第3のリードクロック信号を該コアチップ内で遅延させることによって順次生成されることを特徴とする請求項13に記載の半導体装置。積層型の半導体装置においては、各コアチップに設けられた対応する端子同士が互いに短絡される。例えば、リードデータが出力されるデータ端子は全てのコアチップにおいて互いに共通接続され、これにより、各コアチップから読み出されるリードデータはインターフェースチップ内のデータバスに共通に供給される。リードデータの出力タイミングはコアチップ間において相違するため、基本的にインターフェースチップ内のデータバス上でリードデータの競合が生じることはない。しかしながら、各コアチップの動作速度には製造プロセス条件に起因するばらつきが存在することから、例えばリードコマンドを受けてからリードデータを出力するまでの時間はコアチップごとにばらついてしまう。この場合、インターフェースチップ内のデータバス上でリードデータの競合が生じ、リードデータの有効幅ウィンドウ幅が減少する。本発明の一側面による半導体装置は、積層された複数のコアチップと、前記複数のコアチップを制御するインターフェースチップとを備え、前記複数のコアチップのそれぞれは、メモリセルアレイと、データ端子と、前記メモリセルアレイから読み出されたリードデータを前記データ端子に出力する出力回路とを備え、前記複数のコアチップにそれぞれ設けられた前記データ端子は、互いに共通接続され、前記複数のコアチップにそれぞれ設けられた前記出力回路は、前記インターフェースチップより供給される第1のリードクロック信号に応答して活性化され、前記インターフェースチップは、前記データ端子を介して前記リードデータを受け取ることを特徴とする。本発明の他の側面による半導体装置は、積層された複数のコアチップと、前記複数のコアチップを制御するインターフェースチップとを備え、前記複数のコアチップのそれぞれは、メモリセルアレイと、データ用貫通電極と、前記メモリセルアレイから読み出されたリードデータをラッチし順次出力するFIFO回路とを備え、前記複数のコアチップにそれぞれ設けられた前記データ用貫通電極は、互いに共通接続され、前記FIFO回路は、入力ノードに前記メモリセルアレイから読み出されたリードデータが共通に供給される複数の入力回路と、入力ノードが前記複数の入力回路の出力ノードにそれぞれ接続された複数の出力回路とを備え、前記複数の出力回路の出力ノードが前記データ用貫通電極に共通接続されたポイントシフト型FIFO回路であり、前記複数の出力回路は、前記インターフェースチップより供給される複数の第1のリードクロック信号に基づいていずれか一つが活性化され、前記インターフェースチップは、前記データ用貫通電極を介して前記リードデータを受け取ることを特徴とする。本発明によれば、コアチップに設けられた出力回路の動作タイミングがインターフェースチップより供給されるリードクロック信号に基づいて制御されることから、各コアチップの動作速度にばらつきが存在する場合であっても、インターフェースチップ内のデータバス上でリードデータの競合が生じることがない。これにより、コアチップから出力されるリードデータの有効幅を十分に確保することが可能となる。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図1は、本発明の好ましい実施形態による半導体装置10の構造を説明するための模式的な断面図である。図1に示すように、本実施形態による半導体装置10は、互いに同一の機能、構造を持ち、夫々同一の製造マスクで製作された8枚のコアチップメモリチップCC0~CC7と、コアチップCC0~CC7とは異なる製造マスクで製作された1枚のインターフェースチップIFと、1枚のインターポーザIPとが積層された構造を有している。コアチップCC0~CC7及びインターフェースチップIFはシリコン基板を用いた半導体チップであり、いずれもシリコン基板を貫通する多数の貫通電極TSVThroughSiliconViaによって上下に隣接するチップと電気的に接続されている。一方、インターポーザIPは樹脂からなる回路基板であり、その裏面IPbには複数の外部端子半田ボールSBが形成されている。コアチップCC0~CC7は、単体で動作する通常のSDRAMSynchronousDynamicRandomAccessMemoryに含まれる回路ブロックのうち、外部とのインターフェースを行ういわゆるフロントエンド部が削除された半導体チップである。言い換えれば、バックエンド部に属する回路ブロックのみが集積されたメモリチップである。フロントエンド部に含まれる回路ブロックとしては、メモリセルアレイとデータ入出力端子との間で入出力データのパラレル/シリアル変換を行うパラレルシリアル変換回路や、データの入出力タイミングを制御するDLLDelayLockedLoop回路などが挙げられる。詳細については後述する。一方、インターフェースチップIFは、単体で動作する通常のSDRAMに含まれる回路ブロックのうち、フロントエンド部のみが集積された半導体チップである。インターフェースチップIFは、8枚のコアチップCC0~CC7に対する共通のフロントエンド部として機能する。したがって、外部からのアクセスは全てインターフェースチップIFを介して行われ、データの入出力もインターフェースチップIFを介して行われる。本実施形態では、インターポーザIPとコアチップCC0~CC7との間にインターフェースチップIFが配置されているが、インターフェースチップIFの位置については特に限定されず、コアチップCC0~CC7よりも上部に配置しても構わないし、インターポーザIPの裏面IPbに配置しても構わない。インターフェースチップIFをコアチップCC0~CC7の上部にフェースダウンで又はインターポーザIPの裏面IPbにフェースアップで配置する場合には、インターフェースチップIFに貫通電極TSVを設ける必要はない。また、インターフェースチップIFは、2つのインターポーザIPに挟まれるように配置しても良い。インターポーザIPは、半導体装置10の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザIPの上面IPaに形成された電極91をスルーホール電極92によって裏面IPbに引き出し、裏面IPbに設けられた再配線層93によって、外部端子SBのピッチを拡大している。図1には、2個の外部端子SBのみを図示しているが、実際には多数の外部端子が設けられている。外部端子SBのレイアウトは、規格により定められたSDRAMにおけるそれと同じである。したがって、外部のコントローラからは1個のSDRAMとして取り扱うことができる。図1に示すように、最上部のコアチップCC0の上面はNCFNonConductiveFilm94及びリードフレーム95によって覆われており、コアチップCC0~CC7及びインターフェースチップIFの各チップ間のギャップはアンダーフィル96で充填され、またその周囲は封止樹脂97によって覆われている。これにより、各チップが物理的に保護される。コアチップCC0~CC7に設けられた貫通電極TSVの大部分は、積層方向から見た平面視で、すなわち図1に示す矢印Aから見た場合に、同じ位置に設けられた他層の貫通電極TSVと短絡されている。つまり、図2aに示すように、平面視で同じ位置に設けられた上下の貫通電極TSV1が短絡され、これら貫通電極TSV1によって1本の配線が構成されている。各コアチップCC0~CC7に設けられたこれらの貫通電極TSV1は、当該コアチップ内の内部回路4にそれぞれ接続されている。したがって、インターフェースチップIFから図2aに示す貫通電極TSV1に供給される入力信号コマンド信号、アドレス信号などは、コアチップCC0~CC7の内部回路4に共通に入力される。また、コアチップCC0~CC7から貫通電極TSV1に供給される出力信号データなどは、ワイヤードオアされてインターフェースチップIFに入力される。これに対し、一部の貫通電極TSVについては、図2bに示すように、平面視で同じ位置に設けられた他層の貫通電極TSV2と直接接続されるのではなく、当該コアチップCC0~CC7に設けられた内部回路5を介して接続されている。つまり、各コアチップCC0~CC7に設けられたこれら内部回路5が貫通電極TSV2を介してカスケード接続されている。この種の貫通電極TSV2は、各コアチップCC0~CC7に設けられた内部回路5に所定の情報を順次転送するために用いられる。このような情報としては、後述するチップアドレス情報が挙げられる。さらに他の一部の貫通電極TSVについては、図2cに示すように、平面視で異なる位置に設けられた他層の貫通電極TSVと短絡されている。この種の貫通電極TSV群3に対しては、平面視で所定の位置Pに設けられた貫通電極TSV3aに各コアチップCC0~CC7の内部回路6が接続されている。これにより、各コアチップに設けられた内部回路6に対して選択的に情報を入力することが可能となる。このような情報としては、不良チップ情報が挙げられる。このように、コアチップCC0~CC7に設けられた貫通電極TSVは、図2a~cに示す3タイプTSV1~TSV3が存在する。上述の通り、大部分の貫通電極TSVは図2aに示すタイプであり、アドレス信号、コマンド信号などは図2aに示すタイプの貫通電極TSV1を介して、インターフェースチップIFからコアチップCC0~CC7に供給される。また、リードデータ及びライトデータについても、図2aに示すタイプの貫通電極TSV1を介してインターフェースチップIFに入出力される。これに対し、図2b,cに示すタイプの貫通電極TSV2,TSV3は、互いに同一の構造を有するコアチップCC0~CC7に対して、個別の情報を与えるために用いられる。図3は、図2aに示すタイプの貫通電極TSV1の構造を示す断面図である。図3に示すように、貫通電極TSV1はシリコン基板80及びその表面の層間絶縁膜81を貫通して設けられている。貫通電極TSV1の周囲には絶縁リング82が設けられており、これによって、貫通電極TSV1とトランジスタ領域との絶縁が確保される。図3に示す例では絶縁リング82が二重に設けられており、これによって貫通電極TSV1とシリコン基板80との間の静電容量が低減されている。シリコン基板80の裏面側における貫通電極TSV1の端部83は、裏面バンプ84で覆われている。裏面バンプ84は、下層のコアチップに設けられた表面バンプ85と接する電極である。表面バンプ85は、各配線層L0~L3に設けられたパッドP0~P3及びパッド間を接続する複数のスルーホール電極TH1~TH3を介して、貫通電極TSV1の端部86に接続されている。これにより、平面視で同じ位置に設けられた表面バンプ85と裏面バンプ84は、短絡された状態となる。尚、図示しない内部回路との接続は、配線層L0~L3に設けられたパッドP0~P3から引き出される内部配線図示せずを介して行われる。図4は、図2bに示すタイプの貫通電極TSV2の構造を示す断面図である。図4に示すように、貫通電極TSV2は、同じ平面位置にあるパッドP1とパッドP2を直接接続するスルーホール電極TH2が削除されている点において、図3に示した貫通電極TSV1と相違している。パッドP1は図2に示す内部回路5の例えば出力ノードに接続され、パッドP2は図2に示す内部回路5の例えば入力ノードに接続される。これにより、各コアチップCC0~CC7に設けられた内部回路5が貫通電極TSV2を介してカスケード接続されることになる。図5は、図2cに示すタイプの貫通電極TSV3の構造を示す断面図である。図5に示すように、貫通電極TSV3は、同じ平面位置にあるパッドP1,P2がスルーホール電極TH2によって接続されるのではなく、異なる平面位置にあるパッドP1,P2がスルーホール電極TH2によって接続されている。図5では貫通電極TSV3を3個だけ示しているが、貫通電極TSV3は各コアチップCC0~CC7において1信号当たりコアチップの枚数分8個設けられる。そして、これら8個の貫通電極TSV3は、図6に示すように循環的に接続される。図6において実線で示しているのは表面バンプ85であり、破線で示しているのは裏面バンプ84である。図6に示すように、貫通電極TSV3を循環的に接続すれば、各コアチップCC0~CC7の回路構成を互いに同一としつつ、インターフェースチップIFから各コアチップCC0~CC7に個別の情報を与えることができる。例えば、裏面バンプ84-7の位置に内部回路6を接続した場合、インターフェースチップIFから最下層のコアチップCC7の裏面バンプ84-0~84-7に供給する信号は、それぞれコアチップCC0~CC7の内部回路6に選択的に供給されることになる。次に、半導体装置10の具体的な回路構成について説明する。図7は、本発明の好ましい実施形態による半導体装置の構成を示すブロック図である。図7に示すように、インターポーザIPに設けられた外部端子には、クロック端子11、コマンド端子12、アドレス端子15、データ入出力端子16、データストローブ端子17が含まれている。その他、キャリブレーション端子や電源端子なども設けられているが、これらについては図示を省略してある。これら外部端子のうち、電源端子を除く全ての外部端子はインターフェースチップIFに接続されており、コアチップCC0~CC7には直接接続されない。クロック端子11は外部クロック信号CLKが供給される端子であり、供給された外部クロック信号CLKは、入力バッファIBを介してクロック生成回路21に供給される。クロック生成回路21は内部クロック信号ICLKを生成する回路であり、生成された内部クロック信号ICLKは、インターフェースチップIF内の各種回路ブロックに供給される。内部クロック信号ICLKはDLL回路22に供給される。DLL回路22は、出力用クロック信号LCLKを生成する回路であり、生成された出力用クロック信号LCLKは、出力バッファ回路51に供給される。コマンド端子12は、ロウアドレスストローブ信号RASB、カラムアドレスストローブ信号CASB、ライトイネーブル信号WEB、チップセレクト信号CSB、クロックイネーブル信号CKEなどからなるコマンド信号COMが供給される端子である。これらのコマンド信号COMは、入力バッファ31を介してコマンドデコーダ32に供給される。コマンドデコーダ32は、入力バッファ31から出力されたコマンド信号COMをデコードすることによって、各種内部コマンドを生成する回路である。コマンドデコーダ32から出力される内部コマンドには、アクティブコマンドACT、内部リード信号RCOM、内部ライト信号WCOMが含まれる。このうち、アクティブコマンドACTは、TSVバッファ61及び貫通電極TSV1を介してコアチップCC0~CC7に供給される。一方、内部リード信号RCOM及び内部ライト信号WCOMは、ALカウンタ33に供給される。ALカウンタ33は、内部リード信号RCOM及び内部ライト信号WCOMを受け、これらをアディティブレイテンシ分だけ遅延させた後、それぞれリードクロック信号RCLK0及びライトクロック信号WCLK0として出力する回路である。アディティブレイテンシの値は、モードレジスタ60の設定値によって変化させることができる。リードクロック信号RCLK0及びライトクロック信号WCLK0は、TSVバッファ61及び貫通電極TSV1を介してコアチップCC0~CC7に供給されるほか、BLカウンタ34にも供給される。尚、ALカウンタ33に設定されるアディティブレイテンシはゼロであるケースもあり、この場合には、リードクロック信号RCLK0を内部リード信号RCOMと同一視することができる。このため、本発明においては、コマンドデコーダ32とALカウンタ33を纏めて単にコマンドデコーダと呼ぶことがある。BLカウンタ34は、リードクロック信号RCLK0及びライトクロック信号WCLK0を受け、これらをバースト長の1/4の長さ分だけ遅延させた後、それぞれリードクロック信号RCLK1及びライトクロック信号WCLK1として出力する回路である。バースト長の値についても、モードレジスタ60の設定値によって変化させることができる。BLカウンタ34を設けているのは、貫通電極TSV1を用いたリードデータ及びライトデータの転送を本実施形態では2回に分けて行っているためである。但し、本発明においてリードデータ及びライトデータの転送を複数回に分けて行うことは必須でない。図7に示すように、リードクロック信号RCLK1及びライトクロック信号WCLK1は、TSVバッファ61及び貫通電極TSV1を介してコアチップCC0~CC7に供給される。さらに、リードクロック信号RCLK0,RCLK1は、ディレイ回路35に供給される。ディレイ回路35は、リードクロック信号RCLK0,RCLK1を遅延させることによってそれぞれリードクロック信号RCLKDD0,RCLKDD1を生成する回路である。生成されたリードクロック信号RCLKDD0,RCLKDD1は、TSVバッファ61及び貫通電極TSV1を介してコアチップCC0~CC7に供給される。ディレイ回路35の遅延量は、リードクロック信号RCLK0が活性化された後、実際にメモリセルアレイからリードデータが出力されるまでの時間に設定される。かかる時間は、製造プロセス条件の違いによってコアチップCC0~CC7ごとに相違する可能性があるが、この場合には、最も動作の遅いコアチップにおける当該時間に合わせられる。さらに、リードクロック信号RCLK0,RCLK1,RCLKDD0,RCLKDD1は、FIFO制御回路36に供給される。FIFO制御回路36は、これらのリードクロック信号を受けてデータFIFO50を制御する回路である。FIFO制御回路36及びデータFIFO50の詳細については後述する。アドレス端子15は、アドレス信号ADD及びバンクアドレス信号BAが供給される端子であり、供給されたアドレス信号ADD及びバンクアドレス信号BAは、入力バッファIBを介してアドレスFIFO41に供給される。アドレスFIFO41は、カラムコマンドに同期して入力されたアドレス信号ADD及びバンクアドレス信号BAをラッチし、これらをアディティブレイテンシ分だけ遅延させる回路である。カラムコマンドとは、リードコマンドとライトコマンドを指す。ラッチするタイミングは、内部リード信号RCOM及び内部ライト信号WCOMに同期して行われ、出力するタイミングはリードクロック信号RCLK0及びライトクロック信号WCLK0に同期して行われる。アドレスFIFO41から出力されるアドレス信号ADD及びバンクアドレス信号BAは、TSVバッファ61及び貫通電極TSV1を介してコアチップCC0~CC7に供給される。また、バンクアドレス信号BAは、チップアドレス取得回路42にも供給される。チップアドレス取得回路42は、カラムコマンドに同期して入力されたバンクアドレス信号BAに基づいてチップアドレスSIDを生成する回路である。図8はチップアドレス取得回路42の回路図である。図8に示すように、チップアドレス取得回路42は、バンクアドレスBAをデコードするデコーダ410と、バンクごとにチップアドレスを保持するチップアドレス保持回路420~427とを備える。デコーダ410は、アクティブコマンドACTの発行時に指定されたバンクアドレスBAに基づいて、チップアドレス保持回路420~427のいずれかを選択する。選択されたチップアドレス保持回路には、アクティブコマンドACTの発行時に指定されたチップアドレスSIDROWが保持される。そして、カラムコマンド発行時に供給されるバンクアドレスBAに基づき、対応するチップアドレス保持回路420~427からチップアドレスを読み出せば、チップアドレスSIDCOLUMNを取得することが可能となる。チップアドレスSIDCOLUMNとは、カラムコマンドの発行時にアクセスすべきコアチップCC0~CC7を示すアドレスである。このようなチップアドレス取得回路42を用いているのは、カラムコマンド発行時にはチップアドレスが入力されないからである。データ入出力端子16は、リードデータDQ又はライトデータDQの入出力を行うための端子であり、出力バッファ回路51及び入力バッファ回路52に接続されている。出力バッファ回路51は、リードライトバスRWBSからデータFIFO50及びパラレルシリアル変換回路54を介して供給されるリードデータを受け、これを出力用クロック信号LCLKに同期してデータ入出力端子16に出力する回路である。一方、入力バッファ回路52は、データ入出力端子16を介して供給されるライトデータを受け、これをシリアルパラレル変換回路55に出力する回路である。入力バッファ回路52の動作は、データストローブ端子17より供給されるデータストローブ信号DQSに同期して行われる。パラレルシリアル変換回路54は、貫通電極TSV1コアチップCC0~CC7のデータ端子を介してコアチップCC0~CC7から供給されるパラレルなリードデータをシリアル変換し、出力バッファ51に供給する回路である。また、シリアルパラレル変換回路55は、入力バッファ回路52から供給されるシリアルなライトデータをパラレルに変換し、バッファ56に供給する回路である。このように、コアチップCC0~CC7とインターフェースチップIFとの間においては、基本的にシリアル変換されていないパラレルデータが入出力される。つまり、単独で動作する通常のSDRAMでは、チップ外部との間でのデータの入出力がシリアルに行われるつまり、データ入出力端子は1DQ当たり1個であるのに対し、コアチップCC0~CC7とインターフェースチップIFとの間においては、データの入出力がパラレルに行われる。この点は、通常のSDRAMとコアチップCC0~CC7との重要な相違点である。但し、本実施形態では、プリフェッチしたパラレルデータを全て異なる貫通電極TSVを用いて入出力するのではなく、インターフェースチップIFとコアチップCC0~CC7との間のリードデータ又はライトデータの転送を2回に分けて行っている。つまり、コアチップCC0~CC7側にて部分的なパラレル/シリアル変換を行うことによって、1DQ当たり必要な貫通電極TSVの数を削減している。但し、本発明においてこの点は必須でない。本実施形態においては、リードデータとライトデータに対して同じ貫通電極TSV1を用いているが、リードデータ専用の貫通電極TSV1とライトデータ専用の貫通電極TSV1を用いても構わない。この場合、リードデータとライトデータが互いに異なる信号パスを介して転送されることになり、ランク間におけるリードデータとライトデータの衝突が生じないことから、カラム系コマンドの発行間隔をより短縮することが可能となる。さらに、インターフェースチップIFには、モードレジスタ60が備えられている。モードレジスタ60は、本実施形態による半導体装置の動作モードが設定されるレジスタである。モードレジスタ60の出力であるモード信号MODEは各種回路ブロックに供給されるとともに、貫通電極TSV1を介してコアチップCC0~CC7にも供給される。以上がインターフェースチップIFの概要である。次に、コアチップCC0~CC7の回路構成について説明する。図7に示すように、コアチップCC0~CC7に含まれるメモリセルアレイ70は、8つのバンクBank0~Bank7に分割されている。尚、バンクとは、個別にコマンドを受け付け可能な単位である。言い換えれば、夫々のバンクは互いに非排他的に独立して動作することができる。メモリセルアレイ70内においては、複数のワード線WLと複数のビット線BLが交差しており、その交点にはメモリセルMCが配置されている図7においては、1本のワード線WL、1本のビット線BL及び1個のメモリセルMCのみを示している。ワード線WLの選択はロウデコーダ71によって行われる。また、ビット線BLはセンス回路72内の対応するセンスアンプに接続されている。センスアンプの選択はカラムデコーダ73によって行われる。ロウデコーダ71には、ロウアドレス制御回路74を介してロウアドレスRAが供給される。ロウアドレス制御回路74には、貫通電極TSV1及びTSVバッファ62を介してアドレス信号ADD及びバンクアドレスBAが供給されるとともに、ロウ比較回路77からヒット信号HITRが供給される。ロウアドレス制御回路74は、ヒット信号HITRが活性化している場合には、バンクアドレスBAに基づき選択されたバンクのロウデコーダ71にアドレス信号ADDを供給する。これにより、指定されたバンクの指定されたワード線が活性化される。つまり、ロウアクセスが行われる。カラムデコーダ73には、カラムアドレス制御回路75を介してカラムアドレスCAが供給される。カラムアドレス制御回路75には、貫通電極TSV1及びTSVバッファ62を介してアドレス信号ADD及びバンクアドレスBAが供給されるとともに、カラム比較回路78からヒット信号HITCが供給される。カラムアドレス制御回路75は、ヒット信号HITCが活性化している場合、バンクアドレスBAに基づき選択されたバンクのカラムデコーダ73にアドレス信号ADDを供給する。これにより、指定されたバンクの指定されたセンスアンプがリードライト回路79に接続される。リードライト回路79は、リード動作時に用いられるデータFIFO79aと、ライト動作時に用いられる入力バッファ79bからなる。したがって、リード動作時においては、センス回路72を介してメモリセルアレイ70から読み出されたリードデータがデータFIFO79a、TSVバッファ62及び貫通電極TSV1を介して、インターフェースチップIFに転送される。また、ライト動作時においては、貫通電極TSV1及びTSVバッファ62を介してインターフェースチップIFから転送されたライトデータが入力バッファ79b及びセンス回路72を介してメモリセルアレイ70に書き込まれる。ロウ比較回路77は、貫通電極TSV1を介してインターフェースチップIFより供給されるチップアドレスSIDIFと、当該コアチップCC0~CC7に割り当てられた固有のチップアドレスSIDCOREとを比較し、両者が一致した場合にヒット信号HITRを活性化させる。同様に、カラム比較回路78は、貫通電極TSV1を介してインターフェースチップIFより供給されるチップアドレスSIDIFと、当該コアチップCC0~CC7に割り当てられた固有のチップアドレスSIDCOREとを比較し、両者が一致した場合にヒット信号HITCを活性化させる。固有のチップアドレスSIDCOREは、チップアドレス保持回路76に保持されている。チップアドレス保持回路76は、図2bに示したタイプの貫通電極TSV2を介してコアチップCC0~CC7間で縦続接続されており、これにより、各コアチップCC0~CC7にそれぞれ異なるチップアドレスSIDが設定される。図7に示すように、カラム比較回路78にはディレイ回路78aが含まれている。ディレイ回路78aは、インターフェースチップIFに含まれるディレイ回路35と同様の回路である。つまり、ディレイ回路78aは、チップアドレスがヒットしたことを条件として、インターフェースチップIFから供給されたリードクロック信号RCLK0,RCLK1を遅延させ、それぞれリードクロック信号RDCLK0,RDCLK1を生成する。生成されたリードクロック信号RDCLK0,RDCLK1は、データFIFO79aに供給される。また、インターフェースチップIFからカラム比較回路78に供給されるリードクロック信号RCLKDD0,RCLKDD1も、チップアドレスがヒットしたことを条件としてデータFIFO79aに供給される。以上がコアチップCC0~CC7の回路構成である。図9は、本実施形態による半導体装置10を構成する各要素のうち、リード動作に関連する部分を抜き出してより詳細に示すブロック図である。図9に示すように、インターフェースチップIFに含まれるデータFIFO50及びコアチップCC0~CC7に含まれるデータFIFO79aは、いずれもポイントシフト型のFIFO回路からなる。ポイントシフト型のFIFO回路とは、入力回路と出力回路を含むラッチ回路が複数個並列接続され、入力回路のいずれか及び出力回路のいずれかを活性化させることによってFIFO動作を行う回路である。より具体的に説明すると、インターフェースチップIFに含まれるデータFIFO50は、入力ノードがデータ用の貫通電極TSV1に共通接続された複数の入力回路IBUF0~IBUFpと、入力ノードが入力回路IBUF0~IBUFpの出力ノードにそれぞれ接続された複数の出力回路OBUF0~OBUFpとを備える。入力回路IBUF0~IBUFpは、FIFO制御回路36に含まれる第1のFIFOカウンタ回路101のカウント値FIFOCTLIに基づいていずれか一つが活性化される。また、出力回路OBUF0~OBUFpは、FIFO制御回路36に含まれる第2のFIFOカウンタ回路102のカウント値FIFOCTLOに基づいていずれか一つが活性化される。FIFOカウンタ回路101は、オアゲート回路103から出力されるリードクロック信号RCLKDDが活性化する度にカウントアップ又はカウントダウンする回路であり、そのカウント値は0~pの範囲で循環される。オアゲート回路103には、リードクロック信号RCLKDD0,RCLKDD1が入力されている。これにより、これらリードクロック信号RCLKDD0,RCLKDD1のいずれかが活性化する度にFIFOカウンタ回路101のカウント値FIFOCTLIが更新される。リードクロック信号RCLKDD0は、ディレイ回路35に含まれるディレイ回路110によって生成され、リードクロック信号RCLKDD1は、ディレイ回路35に含まれるディレイ回路111によって生成される。ディレイ回路110,111の遅延量は、リードクロック信号RCLK0が活性化された後、実際にメモリセルアレイからリードデータが出力されるまでの時間であって、最も遅いコアチップCC0~CC7における当該時間と一致するよう、設計される。FIFOカウンタ回路102は、CLカウンタ104から出力されるリードクロック信号RCLKCLが活性化する度にカウントアップ又はカウントダウンする回路であり、そのカウント値は0~pの範囲で循環される。CLカウンタ104は、オアゲート回路105の出力をCASレイテンシ分だけ遅延させる回路である。オアゲート回路105には、リードクロック信号RCLK0,RCLK1が入力されている。これにより、これらリードクロック信号RCLK0,RCLK1のいずれかが活性化した後、CASレイテンシが経過する度に、FIFOカウンタ回路102のカウント値FIFOCTLOが更新される。一方、コアチップCC0~CC7に含まれるデータFIFO79aは、入力ノードにメモリセルアレイ70から読み出されたリードデータが共通に供給される2つの入力回路RBUFI0,RBUFI1と、入力ノードが入力回路RBUFI0,RBUFI1の出力ノードにそれぞれ接続された2つの出力回路RBUFO0,RBUFO1とを備える。出力回路RBUFO0,RBUFO1の出力ノードは、データ用の貫通電極TSV1に共通接続されている。入力回路RBUFI0,RBUFI1は、ディレイ回路78aから出力されるリードクロック信号RDCLK0,RDCLK1に基づいてそれぞれ活性化される。リードクロック信号RDCLK0は、ディレイ回路78aに含まれるディレイ回路120によって生成され、リードクロック信号RDCLK1は、ディレイ回路78aに含まれるディレイ回路121によって生成される。また、出力回路RBUFO0,RBUFO1は、カラム比較回路78から供給されるリードクロック信号RCLKDD0,RCLKDD1に基づいてそれぞれ活性化される。かかる構成により、各コアチップCC0~CC7から出力されるリードデータの出力タイミングは、インターフェースチップIFから供給されるリードクロック信号RCLKDD0,RCLKDD1に同期することになる。図10は、本実施形態による半導体装置10のリード動作を説明するためのタイミング図である。図10に示す例では、外部クロック信号CLKのアクティブエッジ1及び5に同期してリードコマンドRが発行されている。本実施形態ではカラムコマンドの最短発行間隔tCCDは4クロックサイクルであり、したがって図10に示す例は、最短間隔でリードコマンドが発行された例を示している。また、図10に示す例では、AL=0、BL=8である。したがって、ALカウンタ33による遅延はゼロであり、BLカウンタ34による遅延は2クロックサイクルである。まず、外部クロック信号CLKのアクティブエッジ1に同期して1回目のリードコマンドRが発行されると、コマンドデコーダ32によって内部リード信号RCOMが生成される。本例ではAL=0であるから、内部リード信号RCOMとほぼ同時にリードクロック信号RCLK0が活性化し、その後2クロックサイクル遅れてリードクロック信号RCLK1が活性化する。これらリードクロック信号RCLK0,RCLK1は全てのコアチップCC0~CC7に共通に供給されるが、1回目のリードコマンドに同期して入力されたアドレスはコアチップCC0を指定しており、したがって、リードクロック信号RCLK0,RCLK1はコアチップCC0においてのみ有効となる。かかる制御は、図7に示したカラム比較回路78によって行われる。これにより、コアチップCC0においてはリード動作が実行され、リードデータがコアチップCC0内のリードライトバスRWBSに現れる。リードクロック信号RCLK0,RCLK1は、コアチップCC0内のディレイ回路78aによって遅延され、リードクロック信号RDCLK0,RDCLK1として出力される。したがって、リードライトバスRWBS上のリードデータは、リードクロック信号RDCLK0に同期してデータFIFO79a内の入力回路RBUFI0に取り込まれ、リードクロック信号RDCLK1に同期してデータFIFO79a内の入力回路RBUFI1に取り込まれる。その結果、入力回路RBUFI0,RBUFI1の出力ノードRFIFO0,RFIFO1には、それぞれのタイミングでリードデータが現れることになる。一方、リードクロック信号RCLK0,RCLK1は、インターフェースチップIF内のディレイ回路35によっても遅延され、リードクロック信号RCLKDD0,RCLKDD1として出力される。これらリードクロック信号RCLKDD0,RCLKDD1は全てのコアチップCC0~CC7に共通に供給されるが、上述の通り、1回目のリードコマンドに同期して入力されたアドレスはコアチップCC0を指定しており、したがって、リードクロック信号RCLKDD0,RCLKDD1はコアチップCC0においてのみ有効となる。かかる制御は、図7に示したカラム比較回路78によって行われる。これにより、コアチップCC0においては、データFIFO79aの出力回路RBUFO0,RBUFO1は、リードクロック信号RCLKDD0,RCLKDD1にそれぞれ同期して活性化される。その結果、データ用の貫通電極TSV1には、リードクロック信号RCLKDD0,RCLKDD1に同期したタイミングでリードデータが供給されることになる。次に、外部クロック信号CLKのアクティブエッジ5に同期して2回目のリードコマンドRが発行されると、上記と同様の動作が行われる。本例では、2回目のリードコマンドに同期して入力されたアドレスはコアチップCCmを指定しており、したがって、リードクロック信号RCLK0,RCLK1はコアチップCCmにおいてのみ有効となる。コアチップCCmは、コアチップCC0よりも動作速度の速いチップであり、したがって、ディレイ回路78aの遅延量もこれに合わせて高速に設定されている。したがって、リードコマンドが発行されてからデータFIFO79aの入力回路RBUFI0,RBUFI1からリーデータが出力されるタイミングは、コアチップCC0よりも速い。しかしながら、本実施形態では、データFIFO79aの出力回路RBUFO0,RBUFO1の制御をインターフェースチップIF側で行っており、リードクロック信号RCLKDD0,RCLKDD1が活性化されるタイミングはコアチップCC0~CC7の動作速度と無関係である。したがって、リードコマンドが発行されてからリードクロック信号RCLKDD0,RCLKDD1が活性化されるタイミングは、常に一定であり、貫通電極TSV1及びインターフェースチップIF内のリードライトバスRWBS上でリードデータが衝突することはない。図11は、比較例によるリード動作を説明するためのタイミング図であり、リードクロック信号RCLKDD0,RCLKDD1を使用しない場合を示している。図11に示すように、リードクロック信号RCLKDD0,RCLKDD1を使用しない場合、各コアチップCC0~CC7にリードクロック信号RCLK0,RCLK1を供給した後、貫通電極TSV1にリードデータが出力されるまでのタイミングはコアチップCC0~CC7の動作速度によって相違する。図11に示す例では、動作速度の遅いコアチップCC0に対してリードコマンドRが発行された後、動作速度の速いコアチップCCmに対して最短間隔でリードコマンドRが発行されている。このようなケースでは、コアチップCC0からリードデータR01が出力されている途中で、コアチップCCmからリードデータRm0の出力が開始される。このため、リードデータR01の後半部分がリードデータRm0によって上書きされてしまい、データの有効幅が狭くなってしまう。また、2つのコアチップから異なるリードデータが出力されるケースにおいては、貫通電流が流れる可能性もある。これに対し、本実施形態ではこのような問題は生じず、常に一定のデータ有効幅を確保することが可能となる。図12は、本実施形態による半導体装置10において、1回目のリードコマンドRに同期して入力されたアドレスが無効なアドレスである場合の動作を説明するためのタイミング図である。入力されたアドレスが無効なアドレスである場合は、いずれのコアチップCC0~CC7においてもリードライトバスRWBS上にリードデータが現れない。しかしながら、インターフェースチップIF側においては、入力されたアドレスが無効なアドレスであるか否かを判別することができないため、FIFOカウンタ回路101,102はカウント動作を実行する。このため、FIFOカウンタ回路101のカウント値とFIFOカウンタ回路102のカウント値との差が変化することはない。このことは、入力されたアドレスが無効なアドレスであっても、データFIFO50が正しく動作することを意味する。図12において、RFIFO_IF0~RFIFO_IF3とは、それぞれFIFOカウンタ回路101のカウント値FIFOCTLIが0~3である場合にデータFIFO50に取り込まれたリードデータである。また、RFIFOOUTとは、データFIFO50から出力されるリードデータである。図13は、比較例による半導体装置において、1回目のリードコマンドRに同期して入力されたアドレスが無効なアドレスである場合の動作を説明するためのタイミング図である。本例では、FIFOカウンタ回路101のカウント動作が、選択されたコアチップCC0~CC7からの信号RCLKDD0,RCLKDD1に同期して行われる。図13に示すように、FIFOカウンタ回路101のカウント動作をコアチップCC0~CC7からの信号RCLKDD0,RCLKDD1に同期して行うケースでは、入力されたアドレスが無効なアドレスであると、コアチップCC0~CC7からのリードクロック信号RCLKDD0,RCLKDD1が供給されなくなる。これは、いずれのコアチップCC0~CC7においてもチップアドレスがヒットしないからである。しかしながら、FIFOカウンタ回路102については、インターフェースチップIF内でカウント動作が実行されるため、図13に示すように、FIFOカウンタ回路101のカウント値とFIFOカウンタ回路102のカウント値との差がずれてしまう。このことは、一度でも無効なアドレスが入力されると、データFIFO50の動作が不良となりその後復旧できなくなることを意味する。これに対し、本実施形態による半導体装置10では、このような問題が生じることはなく、無効なアドレスが入力された後も正しく動作を行うことが可能となる。以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。"