"半導体基板上にゲート絶縁膜、第1シリコン膜、電極間絶縁膜、第2シリコン膜、加工用絶縁膜を形成し、前記加工用絶縁膜、第2シリコン膜、電極間絶縁膜および第1シリコン膜を順次エッチングしてメモリセルトランジスタおよび選択ゲートトランジスタの各ゲート電極を形成し、前記メモリセルトランジスタおよび前記選択ゲートトランジスタの各ゲート電極間にゲート間絶縁膜としてのシリコン酸化膜を埋め込み、前記加工用絶縁膜を剥離して前記第2シリコン膜の上面を露出させ、且つ前記ゲート間絶縁膜の上面を前記第2シリコン膜の上面とほぼ同じ高さに加工し、隣接する2つの前記選択ゲートトランジスタのゲート電極間の所定幅のコンタクト領域の上面に調整用絶縁膜となるシリコン窒化膜を形成し、前記調整用絶縁膜が形成された領域を残して前記ゲート電極間の前記ゲート電極間絶縁膜を所定深さまでエッチングして前記第2シリコン膜の上部を露出させ、前記ゲート電極の前記第2シリコン膜の上部をシリサイド加工し、前記シリサイド加工の後に層間絶縁膜を形成することを特徴とする不揮発性半導体記憶装置の製造方法。半導体基板上にゲート絶縁膜、第1シリコン膜、電極間絶縁膜、第2シリコン膜、加工用絶縁膜を形成し、前記加工用絶縁膜、第2シリコン膜、電極間絶縁膜および第1シリコン膜を順次エッチングしてメモリセルトランジスタおよび選択ゲートトランジスタの各ゲート電極を形成し、前記メモリセルトランジスタおよび前記選択ゲートトランジスタの各ゲート電極間にゲート間絶縁膜を埋め込み、前記加工用絶縁膜を剥離して前記第2シリコン膜の上面を露出させ、且つ前記ゲート間絶縁膜の上面を前記第2シリコン膜の上面とほぼ同じ高さに加工し、隣接する2つの前記選択ゲートトランジスタのゲート電極間の所定幅のコンタクト領域を残して前記ゲート電極間の前記ゲート電極間絶縁膜を所定深さまでエッチングして前記第2シリコン膜の上部を露出させ、前記ゲート電極の前記第2シリコン膜の上部をシリサイド加工し、前記シリサイド加工の後に層間絶縁膜を形成することを特徴とする不揮発性半導体記憶装置の製造方法。請求項2に記載の不揮発性半導体記憶装置の製造方法おいて、隣接する2つの前記選択ゲートトランジスタのゲート電極間の所定幅のコンタクト領域を残して前記ゲート電極間の前記ゲート電極間絶縁膜を所定深さまでエッチングして前記第2シリコン膜の上部を露出させるときに、隣接する2つの前記選択ゲートトランジスタのゲート電極間の所定幅のコンタクト領域の上面に調整用絶縁膜を形成することを特徴とする不揮発性半導体記憶装置の製造方法。請求項3に記載の不揮発性半導体記憶装置の製造方法において、前記シリサイド加工により前記第2シリコン膜の膜厚が増加する分を超える膜厚で前記調整用絶縁膜を形成する場合であって、前記加工用絶縁膜を剥離して前記第2シリコン膜の上面を露出させ、且つ前記ゲート間絶縁膜の上面を前記第2シリコン膜の上面とほぼ同じ高さに加工する際に、前記ゲート間絶縁膜の上面を前記第2シリコン膜の上面よりも調整寸法だけ低く加工し、前記シリサイド加工の後に前記第2シリコン膜の上面と前記加工用絶縁膜の上面とをほぼ同じ高さとしたことを特徴とする不揮発性半導体記憶装置の製造方法。請求項2ないし4のいずれかに記載の不揮発性半導体記憶装置の製造方法において、前記ゲート間絶縁膜をシリコン酸化膜とし、前記調整用絶縁膜をシリコン窒化膜として形成することを特徴とする不揮発性半導体記憶装置の製造方法。半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成された第1のシリコン膜、電極間絶縁膜、第2のシリコン膜、シリサイド膜からなるメモリセルトランジスタおよび選択ゲートトランジスタのゲート電極と、前記ゲート電極間を前記ゲート電極の上面よりも低い位置まで埋めるように形成された埋め込み部と2個の前記選択ゲートトランジスタのゲート電極間に所定幅で前記ゲート電極の上面とほぼ同じ高さまで埋めこまれた嵩上げ部とを有するゲート間絶縁膜と、前記ゲート間絶縁膜の嵩上げ部の上面に形成された調整用絶縁膜とを備えたことを特徴とする不揮発性半導体記憶装置。そこで、できるだけCMP処理を無くして特性劣化が発生しないようにした不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置を提供することを目的とする。本実施形態の不揮発性半導体記憶装置の製造方法は、半導体基板上にゲート絶縁膜、第1シリコン膜、電極間絶縁膜、第2シリコン膜、加工用絶縁膜を形成し、前記加工用絶縁膜、第2シリコン膜、電極間絶縁膜および第1シリコン膜を順次エッチングしてメモリセルトランジスタおよび選択ゲートトランジスタの各ゲート電極を形成し、前記メモリセルトランジスタおよび前記選択ゲートトランジスタの各ゲート電極間にゲート間絶縁膜を埋め込み、前記加工用絶縁膜を剥離して前記第2シリコン膜の上面を露出させ、且つ前記ゲート間絶縁膜の上面を前記第2シリコン膜の上面とほぼ同じ高さに加工し、隣接する2つの前記選択ゲートトランジスタのゲート電極間の所定幅のコンタクト領域を残して前記ゲート電極間の前記ゲート電極間絶縁膜を所定深さまでエッチングして前記第2シリコン膜の上部を露出させ、前記ゲート電極の前記第2シリコン膜の上部をシリサイド加工し、前記シリサイド加工の後に層間絶縁膜を形成するところに特徴を有する。また、本実施形態の不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成された第1のシリコン膜、電極間絶縁膜、第2のシリコン膜、シリサイド膜からなるメモリセルトランジスタおよび選択ゲートトランジスタのゲート電極と、前記ゲート電極間を前記ゲート電極の上面よりも低い位置まで埋めるように形成された埋め込み部と2個の前記選択ゲートトランジスタのゲート電極間に所定幅で前記ゲート電極の上面とほぼ同じ高さまで埋めこまれた嵩上げ部とを有するゲート間絶縁膜と、前記ゲート間絶縁膜の嵩上げ部の上面に形成された調整用絶縁膜とを備えたところに特徴を有する。第1実施形態以下、第1実施形態について、NAND型のフラッシュメモリ装置に適用したものを図1ないし図14を参照して説明する。尚、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは必ずしも一致しない。また、上下左右の方向についても、後述する半導体基板における回路形成面側を上とした場合の相対的な方向を示し、必ずしも重力加速度方向を基準としたものとは一致しない。まず、本実施形態のNAND型フラッシュメモリ装置の構造について説明する。図1は、NAND型のフラッシュメモリ装置1のメモリセル領域に形成されるメモリセルアレイの一部の等価回路図を示している。NAND型フラッシュメモリ装置1は、そのメモリセルアレイ内に、2個の選択ゲートトランジスタTrs1、Trs2と、これら選択ゲートトランジスタTrs1、Trs2間に直列接続された複数個例えば64個のメモリセルトランジスタTrmとを有するNANDセルユニットSUが行列状に形成されている。NANDセルユニットSU内において、複数個のメモリセルトランジスタTrmは隣接するもの同士でソース/ドレイン領域を共用している。図1中のX方向ワード線方向に配列されたメモリセルトランジスタTrmは、ワード線WLにより共通接続されている。また、図1中のX方向に配列された選択ゲートトランジスタTrs1は選択ゲート線SGL1で共通接続され、選択ゲートトランジスタTrs2は選択ゲート線SGL2で共通接続されている。選択ゲートトランジスタTrs1のドレイン領域にはビット線コンタクトCB図2aのCBa、CBbに対応が接続されている。このビット線コンタクトCBは、図1中X方向に直交するY方向ビット線方向に延びるビット線BLに接続されている。また、選択ゲートトランジスタTrs2はソース領域を介して図1中X方向に延びるソース線SLに接続されている。図2は、メモリセル領域の一部のレイアウトパターンを平面図により示している。この図2に示すように、半導体基板としてのp型のシリコン基板2のメモリセル領域には、トレンチ内に絶縁膜を埋め込むSTIshallowtrenchisolation構造の素子分離領域Sbが図2中Y方向に沿って延伸して形成される。この素子分離領域Sbは、図2中、X方向に所定間隔で複数形成される。これにより、素子領域Saが図2中のY方向に沿って延伸形成されることになり、シリコン基板2の表層部に複数の素子領域SaがX方向に分離して形成される。ワード線WLは、素子領域Saと直交して交差する方向図2中X方向に沿って延伸形成される。ワード線WLは、図2中Y方向に所定間隔で複数本形成されている。ワード線WLと交差する素子領域Sa上方には、メモリセルトランジスタTrmのゲート電極MG図3a参照が形成されている。Y方向に隣接した複数のメモリセルトランジスタTrmはNAND列メモリセルストリングの一部となる。選択ゲートトランジスタTrs1、Trs2は、NAND列の両端部メモリセルトランジスタTrmのY方向両外側に隣接してそれぞれ設けられる。選択ゲートトランジスタTrs1はX方向に複数設けられており、複数の選択ゲートトランジスタTrs1のゲート電極SGは選択ゲート線SGL1により電気的に接続されている。なお選択ゲート線SGL1と交差する素子領域Sa上に、選択ゲートトランジスタTrs1のゲート電極SGが構成されている。同様に、選択ゲートトランジスタTrs2は、図示はしていないがX方向に複数設けられており、複数の選択ゲートトランジスタTrs2のゲート電極は選択ゲート線SGL2によって電気的に接続されている。なお選択ゲート線SGL2と交差する素子領域Sa上にもゲート電極が構成されている。ビット線コンタクトCBa、CBbは、それぞれ隣接するゲート電極SG-SG間の第1素子領域Sa1、第2素子領域Sa2上に形成されている。また、ビット線コンタクトCBaは一方のゲート電極SGに近接し、ビット線コンタクトCBbは他方のゲート電極SGに近接するように、ジグザグ状に配置されている。隣接するビット線コンタクトCBa、CBb間の距離が大きくなるように、ビット線コンタクトCBa、CBbを配置することができ、ビット線コンタクトCBa、CBb間のショート不良を低減することができる。図3a、bはそれぞれメモリセル領域内の断面構造を模式的に示している。図3aは、図2のA-A線に沿う部分のメモリセルトランジスタTrmの断面構造である。図3bは、図2のB-B線に沿う部分の一対の選択ゲートトランジスタTrs1,Trs1およびそれら選択ゲートトランジスタTrs1-Trs1間のビット線コンタクトCBbの形成領域のY方向周辺断面構造である。なお、以下の記載では、選択ゲートトランジスタは単にTrsとして記載する。図3a、bにおいて、半導体基板であるシリコン基板2の上面にゲート絶縁膜3が形成されている。ゲート絶縁膜3は例えばシリコン酸化膜を用いて形成され、メモリセルトランジスタTrm、選択ゲートトランジスタTrsの形成領域におけるシリコン基板2の上面に形成されている。メモリセルトランジスタTrmは、ゲート絶縁膜3上に形成されたゲート電極MGとソース/ドレイン領域2aとを含む構成である。メモリセルトランジスタTrmはY方向に複数隣接して形成されている。これらメモリセルトランジスタTrmの端部のものに隣接して一対の選択ゲートトランジスタTrsが形成されている。メモリセルトランジスタTrmのゲート電極MGは、ゲート絶縁膜3上に、浮遊ゲート電極を形成するための第1シリコン膜である多結晶シリコン膜4、電極間絶縁膜5、制御ゲート電極を形成するための第2シリコン膜である多結晶シリコン膜6およびシリサイド膜7を有する。電極間絶縁膜5は、ONOoxidenitrideoxide膜やNONONnitrideoxidenitrideoxidenitride膜あるいは高誘電率を有する絶縁膜などが用いられる。ゲート電極MG-MG間、ゲート電極SG-MG間に位置するシリコン基板2の表層にはソース/ドレイン領域2aが設けられ、ゲート電極SG-SG間に位置するシリコン基板2の表層にはドレイン領域に対応するLDDlightlydopeddrain領域2bが設けられる。ソース/ドレイン領域2aおよびLDD領域2bは、シリコン基板2の表層に不純物を導入して形成することができる。また、ゲート電極SG-SG間に位置するシリコン基板2の表層には高濃度で不純物を導入したドレイン領域2cが形成され、これにより、LDD構造が形成されている。選択ゲートトランジスタTrsのゲート電極SGは、メモリセルトランジスタTrmのゲート電極MGとほぼ同様の構造でありゲート絶縁膜3上に、多結晶シリコン膜4、電極間絶縁膜5、多結晶シリコン膜6、シリサイド膜7が積層されている。ゲート電極SGにおいては、電極間絶縁膜5の中央部は開口5aが設けられ、多結晶シリコン膜4と6とが接触して電気的に導通した状態とされている。なお、断面構造の図示を省略しているが、選択ゲートトランジスタTrs1、Trs2のいずれのゲート電極SGも同様の構造となっている。ゲート電極MGおよびゲート電極SGの上部に形成されるシリサイド膜7は、多結晶シリコン膜6を成膜した後にシリサイド形成用のメタルを成膜し、これを熱処理して多結晶シリコン膜6の上部をシリサイド化して形成している。また、このように多結晶シリコン膜6をシリサイド化して形成するので、シリサイド反応が多く進んだ上部においては高さおよび横幅の寸法がやや大きくなっている。また、シリサイド反応は、多結晶シリコン膜6の上部および側面からも進行するので、幅寸法が小さいゲート電極MGのシリサイド膜7は、下部の多結晶シリコン膜6に対して下方にシリサイド反応が進行して膜厚が厚く形成されている。幅寸法が大きいゲート電極SGのシリサイド膜7は、上部の端面部分が内側に部分的にシリサイド反応が進行している。ゲート電極MG-MG間およびゲート電極MG-SG間には、ゲート間絶縁膜としてのシリコン酸化膜8が埋め込み形成されている。シリコン酸化膜8は、ゲート電極MG間ではその上面の高さがシリサイド膜7の縦方向中央付近に位置している。そして、これらを埋めるように層間絶縁膜であるシリコン酸化膜9が所定膜厚で形成されている。ゲート電極SG-SG間には、ゲート電極SGの側壁にスペーサ膜10が形成されている。また、ゲート電極SG-SG間のスペーサ膜10間は、ゲート絶縁膜3が剥離されシリコン基板2の表面が露出されており、この上面およびスペーサ膜10の側面に沿うようにTEOS膜からなるシリコン酸化膜11、シリコン窒化膜12が形成されると共に、残った凹部を埋め込むようにシリコン酸化膜13が形成されている。シリコン酸化膜11、シリコン窒化膜12およびシリコン酸化膜13からなる部分は、上面の高さがシリサイド膜7の上面よりも少し低い位置に形成されており、その上面を覆うように調整用絶縁膜としての所定膜厚のシリコン窒化膜14が形成されている。シリコン窒化膜14の上面の高さは、シリサイド膜7の上面よりも段差寸法D1だけ高い位置となるように形成されている。段差寸法D1は、シリコン窒化膜14の膜厚もしくはそれよりも少し小さい寸法となっている。シリコン窒化膜14の膜厚よりも段差寸法D1が小さくなるのは、後述するようにシリサイド膜7を形成する際にシリサイド反応により若干膨張することで膜厚が大きくなったことで段差が小さくなるからである。また、シリコン窒化膜14の幅寸法Wは、シリコン酸化膜11、シリコン窒化膜12およびシリコン酸化膜13からなる部分を覆う程度の寸法に設定されている。この幅寸法Wは、後工程でコンタクトホールを形成する際に、これを満たす幅寸法が確保できれば良い。したがって、シリコン酸化膜13を覆う程度とすることもできるし、あるいはスペーサ膜10の一部を覆う程度まで形成することができる。選択ゲートSGのシリサイド膜7を形成する際に支障を及ぼさない程度であれば広い幅寸法Wとすることもできる。上記の構成では、シリコン窒化膜14の上面の高さが、ゲート電極SGのシリサイド膜7の上面よりも段差寸法D1だけ高い位置となるように形成されているため、その上面に形成したシリコン酸化膜9の上面にも段差寸法D1以下の段差寸法d≦D1の凸部9aとして現れる。しかし、この程度の段差であれば後の工程に支障を及ぼすのを大きく低減させることができる。なお、この場合において、従来の構成を採用した場合には、工程上で、シリコン酸化膜11、シリコン窒化膜12およびシリコン酸化膜13からなる部分の高さがシリサイド膜7の形成時にシリコン酸化膜8、10を落とし込んだときの高さ寸法とほぼ同等となる。つまり、図3b中、寸法Rで示す程度の段差が発生しているので、この凹部を解消させるために凹部埋め込みのための絶縁膜形成工程およびCMP工程を追加して平坦化処理をすることが行われていた。次に、上記構成の製造方法の一例について図4~図14の図面を参照しながら説明する。なお、本実施形態の説明では特徴部分を中心に説明するが、一般的な工程であれば各工程間に他の工程を追加しても良いし、工程を削除することもできる。また、各工程は実用的に可能であれば、適宜入れ替えても良い。まず、図4a、bに示すゲート加工後の状態となるまでの工程を簡単に説明する。p型のシリコン基板2上にシリコン酸化膜を用いたゲート絶縁膜3を形成する。ゲート絶縁膜3は、例えば熱酸化処理により形成する。次に、浮遊ゲート電極用の材料となる多結晶シリコン膜4を減圧CVD化学気相成長法により成膜する。このとき不純物としてはn型の不純物であるリンPまたはp型の不純物であるホウ素Bが用いられる。この後、図示はしないが、多結晶シリコン膜4およびシリコン基板2の上部をフォトリソグラフィ技術およびエッチング技術により図4a、bと直交する方向X方向に分断する溝を形成し、溝内部に素子分離絶縁膜図示せずを埋込むことで素子領域Sa、Scを複数に分断し素子分離領域Sb、Sdを形成する。次に、多結晶シリコン膜4上にLP-CVDlowpressurechemicalvapordeposition法によりONOoxidenitrideoxide膜などを形成することで電極間絶縁膜5を形成する。なお、ONO膜の成膜前後にラジカル窒化処理することでNONON膜としても良いし、酸化アルミニウムアルミナや酸化ハフニウムを含む高誘電率膜を中間の窒化膜の代わりに形成しても良い。次に、電極間絶縁膜5上にCVD法により制御ゲート電極の材料となる多結晶シリコン膜6aを形成する。このときの多結晶シリコン膜6aは、図3の構成において説明した場合の多結晶シリコン膜6よりも厚い膜厚であってシリサイド膜7の分を含めた厚さに形成されている。続いて、多結晶シリコン膜6a上にCVD法により加工用絶縁膜としてのシリコン窒化膜15を形成する。次に、このシリコン窒化膜15上にドライエッチング加工のハードマスクとなるシリコン酸化膜図示せずを成膜した後、フォトリソグラフィ技術によりメモリセル領域においてはラインアンドスペースのパターン、周辺回路領域においては所定のパターンにレジスト膜を形成する。レジスト膜をマスクとしてシリコン酸化膜をパターニング加工してハードマスクを形成し、続いて、ハードマスクを利用してシリコン窒化膜15を異方性エッチング例えばRIE法によるする。次いで、多結晶シリコン膜6、電極間絶縁膜5、多結晶シリコン膜4を異方性エッチングにより加工することで、ゲート電極MGおよびゲート電極SGを分離形成する。なお、この工程では、ゲート絶縁膜3の途中またはシリコン基板2に至るまでエッチングによりゲート絶縁膜3を除去しても良い。この後、ゲート電極MGおよびSGのシリコン窒化膜15をマスクとしてシリコン基板2の表層に一般的なイオン注入法によりn型の不純物例えばリンを導入し、熱処理を行うことでソース/ドレイン領域2aおよびLDD領域2bソース領域も同様を形成する。これにより、図4a、bに示した構成を得る。次に、図5a、bに示すように、ゲート電極MG-MG間およびゲート電極MG-SG間にシリコン酸化膜8を埋め込み形成する。この工程では、図4a、bに示した状態からゲート電極MGおよびSGの側壁にシリコン酸化膜8を形成すべく、全面にシリコン酸化膜8を形成する。その後、エッチング処理を経て各ゲート電極MG、SGの上面およびゲート電極SG同士が対向する側壁およびゲート電極SG-SG間のシリコン基板2のゲート絶縁膜3を露出させるように加工する。続いて、図6a、bに示すように、一対のゲート電極SGの対向する部分の側壁にシリコン酸化膜であるTEOS膜によるスペーサ膜10を形成する。このスペーサ膜10の形成においては、全面に所定膜厚のTEOS膜を形成し、スペーサ加工としてRIEreactiveionetching処理によりエッチバック加工してゲート電極SGの側壁部分のTEOS膜を残すことでスペーサ膜10を形成している。このとき、ゲート電極SG-SG間に露出していたゲート絶縁膜3も同時に除去されているが、除去しない状態でエッチング加工を停止させても良い。次に、TEOS膜からなるスペーサ膜10をマスクとして利用し、ゲート電極SG-SG間のシリコン基板2表層に高濃度の不純物n型の場合、例えばリンまたはヒ素をイオン注入により導入する。続いて、不純物の活性化をするための熱処理を施すことによりコンタクト用のドレイン領域ソース領域2cを形成しLDD構造とする。続いて、図7a、bに示すように、上記構成の上面すなわち、各ゲート電極MG、SGの上面のシリコン窒化膜15上面およびそれらの間に埋め込まれたシリコン酸化膜8の上面、ゲート電極SG-SG間のスペーサ膜10の表面、シリコン基板2の上面に接触するようにライナー膜としてのシリコン酸化膜11を所定膜厚で形成する。また、このシリコン酸化膜11の上面にライナー膜としてのシリコン窒化膜12を所定膜厚で形成する。これにより、ゲート電極SG-SG間においては、スペーサ膜10の表面およびシリコン基板2の表面に沿うようにシリコン酸化膜11およびシリコン窒化膜12が形成され、この部分に凹部が形成された状態となる。次に、図8a、bに示すように、上記したゲート電極SG-SG間の凹部を埋め込むように流動性の高いシリコン酸化膜13を埋め込み形成する。この場合、凹部以外に形成されたシリコン酸化膜13は、CMPchemicalmechanicalpolishing処理によりシリコン窒化膜12をストッパとして研削除去して平坦化されている。続いて、図9a、bに示すように、シリサイド膜7を形成するために、シリコン窒化膜15を除去するエッチバック処理を行う。このとき、同時にシリコン酸化膜8、10、11、13およびシリコン窒化膜12をエッチバック処理するため、無選択の条件でエッチングする。次に、図10a、bに示すように、上記のエッチバックした表面にシリコン窒化膜14aを全面に成膜する。このシリコン窒化膜14aは、後工程のコンタクト形成時におけるRIE処理のストッパとして機能するものである。続いて、図11a、bに示すように、上記の様に成膜したシリコン窒化膜14aをメモリセル以外のゲート電極SGあるいは周辺回路のトランジスタのゲート電極間を覆うようにレジスト膜16でカバーするようにパターニングする。この後、レジスト膜16をマスクとしてエッチング処理をすることでレジスト膜16のパターン部分以外のシリコン窒化膜14aを除去して、シリコン窒化膜14を形成する。この場合、シリコン窒化膜14は、選択ゲートトランジスタTrsのゲート電極SG-SG間においては、スペーサ膜10よりも内側つまりシリコン酸化膜11、シリコン窒化膜12およびシリコン酸化膜13の上面部分を覆うようにパターニングされている。次に、図12a、bに示すように、ゲート電極MGおよびゲート電極SGの上部に露出している制御ゲート電極用の多結晶シリコン膜6の上部を所定深さまで露出させるため、シリコン酸化膜8およびスペーサ膜10をRIE法によりエッチバック処理する。この場合、エッチバック処理では、シリコン酸化膜を多結晶シリコン膜6に対して高選択な条件でエッチング加工する。また、エッチバック加工の深さは、後のシリサイド処理の際におけるシリサイド化の量を制御するのに適した深さに設定される。なお、この状態では、選択ゲート電極SG-SG間にエッチバック処理で低くならないようにシリコン窒化膜14で覆っているので、幅の広い段差が発生することなく、しかも、ゲート電極SGの上部のシリサイドに適した多結晶シリコン膜6の上部の露出を行なっている。続いて、図13a、bに示すように、レジスト膜16をアッシング処理により除去し、シリコン窒化膜14の上面が露出する状態とする。この後、図14a、bに示すように、シリサイド加工のためのメタル工程に先立ってその前処理を行うと共にシリサイドメタルをスパッタ法またはCVD法により所定膜厚だけ成膜する。ここでは、ニッケルシリサイドを形成するので、ニッケルNi膜を形成している。ニッケル膜の成膜後に、RTArapidthermalannealing技術を用いて熱処理を行うことによりニッケルと多結晶シリコン膜6が接触している部分でシリサイド反応を起こさせて多結晶シリコン膜6の上部をシリサイド化してシリサイド膜7を形成する。シリサイド膜7の形成後に、シリコン酸化膜上のニッケル膜などの反応に寄与しない余分なニッケル膜を硫酸過水硫酸過酸化水素水処理により剥離する。この状態では、メモリセルトランジスタTrmのゲート電極MGにおいては、幅寸法が小さいことにより、多結晶シリコン膜6の上部が横方向からもシリサイド反応が内側に進行してシリコン酸化膜8の上面部分よりも下の部分までシリサイド化して厚い膜厚のシリサイド膜7が形成される。また、選択ゲートトランジスタTrsのゲート電極SGにおいては、ゲート電極MGに比べて幅寸法が大きく、シリサイド反応は横方向に進行するものの、内部側を除いた端部だけがシリコン酸化膜8あるいはスペーサ膜10の上面部分から下の部分に一部シリサイド化されたシリサイド膜7が形成される。続いて、前述した図3a、bに示すように、コンタクト形成用のシリコン酸化膜9を全面に形成する。このとき、シリサイド膜7は、熱処理を経ることで多結晶シリコン膜6の形成時点での高さよりもシリサイド反応によって膨張するので、図に示すように上部および左右に寸法が拡大したものとなる。このため、ゲート電極MGおよびSGの上面の高さは、ゲート電極SG-SG間のシリコン窒化膜14の上面高さには達しないものの下面よりも少し高い位置となり、段差寸法がD1となる。シリコン酸化膜9の上面にはこの段差寸法D1よりも小さい段差寸法dを有する凸部9aができるが、後の工程に支障を及ぼさない程度である。この後、フォトリソグラフィ技術を用いてメモリセル領域のビット線コンタクトCBa、CBbを形成するためのコンタクトホールを形成する。この場合、コンタクトホールの形成においては、RIE法によりシリコン酸化膜9をエッチングするが、ここでシリコン窒化膜14はコンタクトストッパ膜として機能させることができ、一旦エッチングを止めることでエッチングの過不足を調整する。続いて、シリコン酸化膜13、シリコン窒化膜12、シリコン酸化膜11を順次エッチングして除去することでコンタクトホールを形成する。次に、コンタクトホールの内壁面にチタンなどのバリアメタルを薄く形成した上で、コンタクトホール内にコンタクト材を埋め込んでコンタクトを形成する。この後さらに上層に多層配線構造を形成する。ここでは、この後の製造工程は発明の特徴部分に特に関係しないため説明を省略する。これにより、NAND型フラッシュメモリ装置1を得る。このような本実施形態によれば、シリサイド工程に際して、ゲート電極MGおよびSGの上部の多結晶シリコン膜6の上面を露出させたときに、ゲート電極SG-SG間にシリコン酸化膜11、13、シリコン窒化膜12の上面にシリコン窒化膜14を形成してこの部分の落し込みをしないようにしているので、シリサイド工程後にゲート電極SGとの段差を小さくすることができる。これによって、後工程で上記の段差に起因した凹部を埋め込むための工程として、ストッパ用シリコン窒化膜の形成工程、埋め込み用のシリコン酸化膜の形成工程およびシリコン窒化膜をストッパとしてシリコン酸化膜をCMP処理により平坦化する工程を無くすことができ、シリサイド膜7の形成後に低温で形成するシリコン窒化膜をストッパとしたCMP処理でシリコン窒化膜の表面にスクラッチなどの発生がなくなり、スクラッチに起因した不良発生を抑制できる。また、ゲート電極SG-SG間にシリコン酸化膜11、13、シリコン窒化膜12の上面にシリコン窒化膜14を形成しているので、シリコン酸化膜9にコンタクトホールを形成する際にシリコン窒化膜14をエッチングのストッパとして利用することができ、エッチングの制御性を高く保持することができる。また、このシリコン窒化膜14は、シリサイド膜7を形成する前に成膜するので、形成温度の制約を受けず高温で形成することができ、膜質を高いものとして形成でき、これによってRIEのストッパ膜としての効果を高めることが可能となる。なお、この構成では、周辺回路部のトランジスタのゲート電極上にもシリコン窒化膜が形成されていないが、そのゲートコンタクトの形成に際しては、シリサイド膜が形成されていることで、シリコン酸化膜との選択比を確保可能であるので工程上での支障を来すことはない。また、ゲート電極SG-SG間の充填材を変更すると、2個のゲート電極SG-SG間および周辺のシリコン酸化膜との選択比が異なりリセス量が変化することに起因してシリサイド工程以降での調整をすることとなるが、この部分の上部にシリコン窒化膜14を形成していることで、エッチバック時の調整要素を無くすることができ、安定したプロセスとして実施することができるようになる。第2実施形態図15~図20は第2実施形態を示すもので、以下、第1実施形態と異なる部分について説明する。この第2実施形態においては、第1実施形態において発生していたゲート電極SG-SG間のシリコン窒化膜14部分とゲート電極SGとの高さの段差寸法D1をほぼゼロ矢印DXで示す部分となるように工程を付加したところである。すなわち、図15の構成においては、第1実施形態とほぼ同じ構成であるが、上記した点において相違している。詳細に述べると、この図15の構成では、ゲート電極SGの高さは同じであるが、シリコン窒化膜14が形成された部分の下のシリコン酸化膜11、13及びシリコン窒化膜12からなる部分の高さが予め段差寸法D1を解消するように低く形成されているところが相違点である。以下、上記のように構成するための工程について説明する。第1実施形態と同様に図8a、bに示した状態まで加工し、その後、シリコン窒化膜15を除去するエッチバック処理を行う。このとき、同時にシリコン酸化膜8、10、11、13およびシリコン窒化膜12をエッチバック処理するため、無選択の条件でエッチングして図9a、bに示した状態に形成する。この状態に続けて、エッチングの条件を変更して、多結晶シリコン膜6に対してシリコン酸化膜8、10、11、13およびシリコン窒化膜12を選択的にエッチバック処理する条件として図16a、bに示すように、多結晶シリコン膜6の上面よりも他の部分の絶縁膜を落とし込み寸法D2だけ低くなるように加工する。このときの落し込み寸法D2の大きさが前述した段差寸法D1を解消するための準備となる。以下、第1実施形態と同様にして、図17a、bに示すように、上記のエッチバックした表面にシリコン窒化膜14aを全面に成膜する。続いて、図18a、bに示すように、上記の様に成膜したシリコン窒化膜14aをメモリセル以外のゲート電極SGあるいは周辺回路のトランジスタのゲート電極間を覆うようにレジスト膜16でカバーするようにパターニングする。この後、レジスト膜16をマスクとしてエッチング処理をすることでレジスト膜16のパターン部分以外のシリコン窒化膜14aを除去して、シリコン窒化膜14を形成する。次に、図19a、bに示すように、ゲート電極MGおよびゲート電極SGの上部に露出している制御ゲート電極用の多結晶シリコン膜6の上部を所定深さまで露出させるため、シリコン酸化膜8およびスペーサ膜10をRIE法によりエッチバック処理する。続いて、レジスト膜16をアッシング処理により除去し、シリコン窒化膜14の上面が露出する状態とする。この後、図20a、bに示すように、シリサイド加工のためのメタル工程に先立ってその前処理を行うと共にシリサイドメタルであるニッケル膜をスパッタ法またはCVD法により所定膜厚だけ成膜する。ニッケル膜の成膜後に、RTA技術を用いて熱処理を行うことにより多結晶シリコン膜6の上部をシリサイド化してシリサイド膜7を形成する。シリサイド膜7の形成後に、シリコン酸化膜上のニッケル膜などの反応に寄与しない余分なニッケル膜を剥離する。続いて、前述した図15a、bに示すように、コンタクト形成用のシリコン酸化膜9を全面に形成する。このとき、シリサイド膜7は、熱処理を経ることで多結晶シリコン膜6の形成時点での高さよりもシリサイド反応によって膨張するので、図に示すように上部および左右に寸法が拡大したものとなる。これにより、ゲート電極MGおよびSGの上面の高さは、ゲート電極SG-SG間のシリコン窒化膜14の上面高さとほぼ同じとなり段差が解消した状態である。このような第2実施形態によれば、第1実施形態の工程に、シリサイド化を行う際に、ゲート電極SG-SG間の上面部分を予め少し下げておくエッチバック処理を追加することで、予め段差寸法D1に相当する分を落とし込んだ状態に形成し、これによって、第1実施形態で最終段階の後図3の構成に発生していた段差寸法D1が発生するのを解消することができ、これによって、シリコン酸化膜9の上面に段差dの凸部9aが発生するのを解消することができ、さらに加工性に優れた形状を得ることができる。第3実施形態図21~図25は第3実施形態を示すもので、以下、第1実施形態と異なる部分について説明する。図21a、bは第1実施形態における図3の状態に相当する構成を示している。この図21において、図3a、bの構成と異なるところは、シリコン窒化膜14を設けていない構成としているところである。したがって、この構成においては、ゲート電極SGのシリサイド膜7の上面の高さは、ゲート電極SG-SG間のシリコン酸化膜11、13、シリコン窒化膜12からなる部分の上面の高さよりも段差寸法D3だけ若干高く形成された状態となる。この段差寸法D3は、多結晶シリコン膜6の上部がシリサイド化されてシリサイド膜7に転換した際に膨張して高くなった分に相当するが、この段差寸法D3は、上部に形成されるシリコン酸化膜9の上面に段差を形成するほどの大きさではないので、殆ど影響をおよぼすことがない程度である。次に、上記構成の製造工程について、第1実施形態と異なる部分について説明する。第1実施形態と同様にして図9に示す構成に至るまで形成すると、続いて、図22a、bに示すように、フォトリソグラフィ技術を用いてゲート電極SG-SG間に露出しているシリコン酸化膜11、13、シリコン窒化膜12からなる部分の上面を覆うようにパターニングしたレジスト膜17を形成する。続いて、図23a、bに示すように、シリコン酸化膜8およびスペーサ膜10をRIE法によりエッチバック処理し、所定深さまで落としこむ。このとき、選択ゲート電極SG-SG間のレジスト膜17で覆われた下の部分のシリコン酸化膜11、13、シリコン窒化膜12の部分はエッチングされずにそのままの状態で残る。この後、図24a、bに示すように、レジスト膜17をアッシング処理により除去し、シリコン酸化膜11、13、シリコン窒化膜12の部分の上面が露出する状態とする。この後、図25a、bに示すように、シリサイド加工のためのメタル工程に先立ってその前処理を行うと共にシリサイドメタルであるニッケル膜を所定膜厚だけ成膜し、RTArapidthermalannealing技術を用いて熱処理を行うことによりニッケルと多結晶シリコン膜6が接触している部分でシリサイド反応を起こさせて多結晶シリコン膜6の上部をシリサイド化してシリサイド膜7を形成する。この後、反応に寄与しない余分なニッケル膜を硫酸過水処理により剥離する。これにより、シリサイド膜7は、第1実施形態で示したのと同様の状態に形成されている。続いて、前述した図21a、bに示すように、コンタクト形成用のシリコン酸化膜9を全面に形成する。このとき、前述したように、シリサイド膜7は、熱処理を経ることで多結晶シリコン膜6の形成時点での高さよりも膨張することで、その上面の高さがシリコン酸化膜11、13、シリコン窒化膜12の部分の上面よりも段差寸法D3だけ高く形成される。この段差寸法D3は第1実施形態における段差寸法D1よりも小さく、シリコン酸化膜9の上面には段差寸法D3に起因した凸部がほとんど形成されない状態となる。この後、メモリセル領域のビット線コンタクトCBa、CBbを形成するためのコンタクトホールを形成する。この場合、コンタクトホールの形成においては、RIE法によりシリコン酸化膜9をエッチングするが、ここでは、第1実施形態と異なりコンタクトストッパ膜となるシリコン窒化膜14が設けられていないので、エッチング量をコントロールすることで適切なエッチング処理を行う。このような第3実施形態によれば、シリコン窒化膜を設けない構成として、シリコン酸化膜11、13、シリコン窒化膜12の部分をレジスト膜17で覆ってシリコン酸化膜8およびスペーサ膜10の落し込みのエッチバック処理を行うようにしたので、シリコン窒化膜を形成する工程を省略することができ、第1実施形態の場合よりも工程数を削減したプロセスとすることができる。コンタクトホールの形成に際しては、エッチング処理の精度が要求されるが、エッチング処理の制御性を良好に行うことで対応可能である。なお、図21で示した段差寸法D3については、次のようなエッチバック処理が行われた場合にはほぼゼロとなるようにすることができる。すなわち、シリコン酸化膜11、13、シリコン窒化膜12の部分をレジスト膜17で覆った状態でシリコン酸化膜8およびスペーサ膜10の落し込みのエッチバック処理をする際に、多結晶シリコン膜6についても若干のエッチングが進行してレジスト膜17で覆ったシリコン酸化膜11、13、シリコン窒化膜12の部分の上面よりも低く形成されるように処理すると、予め多結晶シリコン膜6の上面の高さを低くすることができ、これによってシリサイド膜7が形成された状態で両者の高さが段差寸法D3をほぼゼロとなるようにすることができる。第4実施形態図26~図28は第4実施形態を示すもので、以下、第3実施形態と異なる部分について説明する。すなわち、この実施形態においては、第3実施形態において、シリサイド膜7を形成した後の工程が異なる。図26a、bに示すように、第3実施形態の図21a、bの工程で示しているシリコン酸化膜9を形成状態に移行する前に、図27a、bに示すようにシリコン酸化膜18を所定膜厚で形成し、さらに図28a、bに示すようにシリコン窒化膜19を所定膜厚で形成した構成としている。このような第4実施形態によれば、第3実施形態における工程を採用した上で、シリサイド膜7の形成時の段差を解消できるようにした利点を生かしつつ、シリコン窒化膜19を全面に形成することで外部からの水分などの浸入を抑制する機能をもたせるようにすることができる。この場合、シリコン窒化膜19は、パターニングしなくても良いので工程数の大幅な増大にはつながらない。第5実施形態図29~図43は第5実施形態を示すもので、以下、第2実施形態と異なる部分について説明する。第5実施形態においては、メモリセルトランジスタTrmのゲート電極MG-MG間に絶縁膜を設ける構成に代えて、真空もしくは空気の充填されたエアギャップを設けて絶縁するようにした構成としている。図29a、bにおいて、ゲート電極MGおよびSGのそれぞれの側壁部とそれらの間のシリコン基板2の上面のゲート絶縁膜3上には所定膜厚のシリコン酸化膜20が底面部から所定高さまで形成されている。ゲート電極SG-SG間のシリコン基板2上に形成されたシリコン酸化膜11、13、シリコン窒化膜12の部分には、上面には第2実施形態のシリコン窒化膜14に代えて、シリコン酸化膜21が形成されている。ゲート電極MG-MG間およびゲート電極MG-SG間のシリコン酸化膜20が形成された部分の内側には、真空状態あるいは空気が内部に導入されたエアギャップ20aが設けられている。エアギャップ20aは、絶縁膜に代わる絶縁手段として設けられるもので、隣接するメモリセルトランジスタTrm間での浮遊容量を低減して相互結合による誤動作の発生を低減する効果を有する。シリコン酸化膜20により囲まれたエアギャップ20a部分よりも上のシリサイド膜7が露出している部分およびゲート電極SG-SG間のシリコン酸化膜11、13、シリコン窒化膜12の部分を除いた部分に、シリコン酸化膜22が形成されている。このシリコン酸化膜22は、後述するように成膜時において段差をカバーするカバレッジの悪い条件で形成するもので、この成膜によって閉塞された部分にエアギャップ20aを形成している。シリコン酸化膜22の上面には、バリア絶縁膜としてのシリコン窒化膜23が所定膜厚で形成され、さらにその上部に前述同様のコンタクト形成用のシリコン酸化膜9が形成されている。このようにメモリセルトランジスタTrmのゲート電極MG間にエアギャップ20aを設ける構成を採用することで、メモリセルトランジスタTrmのセル間にシリコン酸化膜などの絶縁膜を充填して構成する場合に比べて結合容量を低減することができ、動作が干渉し合うことによるデータの不具合発生を極力低減することができる。また、この構成においても、シリサイド膜7の形成に際して段差が発生するのを抑制することができるので、段差部分を埋め込むためのシリコン酸化膜の形成やCMPのストッパとしてのシリコン窒化膜を形成しなくても良くなる。次に、上記構成の製造工程について第2実施形態と異なる工程について説明する。まず、第1実施形態における図4a、bに示す工程まで同様に実施し、この後、図30a、bに示すように、ゲート電極MG-MG間およびゲート電極MG-SG間の側壁部に薄いシリコン酸化膜20を形成する。この第5実施形態では、ゲート電極MG-MG間の側壁部および底面部に沿うようにシリコン酸化膜20を形成しており、この状態でゲート電極MG-MG間には空隙部が残る状態に形成される。次に、図31a、bに示すように、スペーサ形成用の所定膜厚のシリコン窒化膜24を形成する。このとき、シリコン窒化膜24はゲート電極MG-MG間の空隙部を埋め込むように形成されており、このシリコン窒化膜24はエアギャップ20aを形成する際の犠牲膜としても機能する。この後、図32a、bに示すように、スペーサ加工としてRIE処理によりエッチバック加工してゲート電極SGの側壁部分のシリコン窒化膜24を残すことでスペーサ膜24aを形成する。このとき、ゲート電極MG-MG間に充填されたシリコン窒化膜24はエッチバックされずに残り、シリコン窒化膜24bとして残留する。また、ゲート電極SG-SG間に露出していたゲート絶縁膜3も同時に除去されるが、残すようにエッチング加工しても良い。続いて、スペーサ膜24aをマスクとして、ゲート電極SG-SG間のシリコン基板2表層に高濃度の不純物をイオン注入により導入し、不純物活性化の熱処理を施してドレイン領域ソース領域2cを形成しLDD構造とする。続いて、図33a、bに示すように、上記構成の上面すなわち、各ゲート電極MG、SGの上面のシリコン窒化膜15上面およびそれらの間に埋め込まれたシリコン酸化膜20、シリコン窒化膜24bの上面、ゲート電極SG-SG間のスペーサ膜24aの表面、シリコン基板2の上面に接触するようにライナー膜としてのシリコン酸化膜11を所定膜厚で形成する。また、このシリコン酸化膜11の上面にライナー膜としてのシリコン窒化膜12を所定膜厚で形成する。次に、図34a、bに示すように、上記したゲート電極SG-SG間の凹部を埋め込むように流動性の高いシリコン酸化膜13を埋め込み形成する。この場合、凹部以外に形成されたシリコン酸化膜13は、前述同様にしてCMP処理によりシリコン窒化膜12をストッパとして研削除去され、平坦化されている。次に、図35a、bに示すように、シリコン窒化膜15を除去するエッチバック処理を行う。このとき、同時にシリコン酸化膜11、13、20およびシリコン窒化膜12、24bをエッチバック処理するため、無選択の条件でエッチングして図9a、bに示した状態に形成する。この状態に続けて、エッチングの条件を変更して、多結晶シリコン膜6に対してシリコン酸化膜11、13、20およびシリコン窒化膜12、24bを選択的にエッチバック処理する条件により、多結晶シリコン膜6の上面よりも他の部分の絶縁膜を落とし込み寸法D2だけ低くなるように加工する。以下、第2実施形態と同様にして、図36a、bに示すように、上記のエッチバックした表面にシリコン窒化膜21aを全面に成膜する。続いて、図37a、bに示すように、上記の様に成膜したシリコン酸化膜21aをメモリセル以外のゲート電極SGあるいは周辺回路のトランジスタのゲート電極間を覆うようにレジスト膜25でカバーするようにパターニングする。この後、図38a、bに示すように、レジスト膜25をマスクとしてエッチング処理をすることでレジスト膜25のパターン部分以外のシリコン酸化膜21aを除去して、シリコン酸化膜14を形成する。このとき、シリコン酸化膜14aの残渣としてシリコン酸化膜14bが各部の側壁部に若干残留するが、さらにエッチングを進めて図39a、bに示すようにシリコン酸化膜21bを除去した状態まで加工する。次に、図40a、bに示すように、レジスト膜25をアッシング処理により除去し、シリコン酸化膜21をマスクとしてスペーサ膜24a、シリコン窒化膜24bを燐酸溶液によるウェットエッチング処理により除去する。この後、図41a、bに示すように、シリサイド加工のためのメタル工程に先立ってその前処理を行うと共にシリサイドメタルとしてニッケル膜26をスパッタ法により所定膜厚だけ成膜する。次に、図42a、bに示すように、ニッケル膜26の成膜後に、RTA技術を用いて熱処理を行うことによりニッケルと多結晶シリコン膜6が接触している部分でシリサイド反応を起こさせて多結晶シリコン膜6の上部をシリサイド化してシリサイド膜7を形成する。シリサイド膜7の形成後に、反応に寄与しない余分なニッケル膜26を硫酸過水処理により剥離する。続いて、図43a、bに示すように、シリコン酸化膜22を全面に形成する。このとき、シリコン酸化膜22は、モノシラン系のガスを用いてステップカバレッジの悪い条件にて形成することで、ゲート電極MG-MG間のシリコン酸化膜20で囲まれた空隙部を上面から閉塞するようにしている。これにより、閉塞された部分に真空もしくは空気が満たされたエアギャップ20aが絶縁体として形成される。また、ゲート電極SG-SG間のスペーサ膜24aが除去された部分は、比較的広い幅で形成されていることから、内部にシリコン酸化膜22が埋めこまれた状態に形成される。さらに、ゲート電極SG-SG間のシリコン酸化膜21を形成した部分の高さはゲート電極SGのシリサイド膜7が形成された部分の高さとほぼ同じであるから、シリコン酸化膜22は、上面部分が比較的平坦に形成される。次に、図29a、bに示したように、シリコン酸化膜22の上面にバリア絶縁膜としてのシリコン窒化膜23が所定膜厚で形成され、さらにその上部に前述同様のコンタクト形成用のシリコン酸化膜9が形成されている。シリコン酸化膜9は、上面がほぼ平坦な状態に形成されている。この後、前述同様にフォトリソグラフィ技術を用いてメモリセル領域のビット線コンタクトCBa、CBbを形成するためのコンタクトホールを形成する。この場合、コンタクトホールの形成においては、RIE法によりシリコン酸化膜9をエッチングするが、ここでバリア膜であるシリコン窒化膜23はコンタクトストッパ膜として機能させることができ、一旦エッチングを止めることでエッチングの過不足を調整する。続いて、シリコン酸化膜22、21、13、シリコン窒化膜12、シリコン酸化膜11を順次エッチングして除去することでコンタクトホールを形成し、続いてコンタクトを前述同様の工程により形成する。このような本実施形態によれば、エアギャップ20aを形成するものを対象として第2実施形態と同様のプロセスを採用することができ、これによって、シリサイド工程に際して、ゲート電極MGおよびSGの上部の多結晶シリコン膜6の上面を露出させたときに、ゲート電極SG-SG間のシリコン酸化膜11、13、シリコン窒化膜12の上面の高さを予め低くなるようにエッチバック処理した上で、その上面にシリコン酸化膜21を形成して多結晶シリコン膜6とほぼ同じ高さとなるようにして、シリサイド工程後にゲート電極SGとの段差をゼロに近くすることができる。これにより、メモリセルトランジスタTrmのゲート電極MG-MG間の絶縁性に優れた構成のNANDフラッシュメモリの製造工程においても、段差に起因した凹部を埋め込むための工程を不要として工程数の削減を図ることができる。さらに、埋め込みの工程が無くなることで、CMP実施に起因したスクラッチ発生を回避できるようになる。他の実施形態上記実施形態で説明したもの以外に次のような変形をすることができる。調整用絶縁膜としてのシリコン窒化膜14、シリコン酸化膜21の膜厚は、シリサイド膜7の形成の条件や膜厚などに応じて適宜の膜厚に設定することができる。また、これらの幅寸法Wについても、これよりも大きくすることもできるし、小さくすることもできる。調整用絶縁膜の幅寸法は、上に形成する層間絶縁膜としてのシリコン酸化膜9に段差が形成されない範囲で設定することができ、且つ、隣接配置されているゲート電極SGのシリサイド膜7の形成に支障を及ぼさない範囲で設定することができる。上記各実施形態では、第1シリコン膜、第2シリコン膜として、多結晶シリコン膜4、6を形成する場合を示したが、最初に形成する膜としては、多結晶シリコン膜に代えてアモルファスシリコン膜を形成しても良い。ただし、後の加工工程を経ることで最終段階では、多結晶シリコン膜に転換していることが予想される。シリサイド膜7は、ニッケルシリサイド膜としたが、シリサイド用のメタルとしては、この他にコバルトCo、チタンTi、白金Pt、パラジウムPd、タンタルTa、モリブデンMoなども用いることができる。ビット線コンタクトCBa、CBbが何れかの選択ゲート電極SG,SGに近接配置され、ビット線コンタクトの形成領域内で千鳥配置される形態を示したが、選択ゲート電極SG-SG間の中央に位置して各素子領域Saに一箇所ずつ構成された態様に適用しても良い。また、シリコン酸化膜11に代えてBPSG膜、PSG膜、NSG膜などを適用しても良い。選択ゲートトランジスタTrs1とメモリセルトランジスタTrmとの間にダミートランジスタが設けられた形態に適用しても良い。NAND型のフラッシュメモリ装置1に適用したが、NOR型のフラッシュメモリ装置、EEPROM等の不揮発性半導体記憶装置にも適用できる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"