"チップサーミスタであって、第一方向で互いに対向する第一及び第二主面を有するサーミスタ素体と、前記サーミスタ素体の前記第一主面に、前記第一方向に直交する第二方向に互いに離間して配置された第一及び第二電極と、前記サーミスタ素体の前記第二主面に、前記第一方向から見て前記第一及び第二電極と重なるように配置された第三電極と、を備えている。請求項1に記載のチップサーミスタであって、前記第二方向での前記第一電極と前記第二電極との沿面距離は、前記第二方向での前記第一電極と前記第二電極との空間距離よりも大きく設定されている。請求項2に記載のチップサーミスタであって、前記第一主面における前記第一電極と前記第二電極との間の領域には、凹凸が形成されている。請求項3に記載のチップサーミスタであって、前記第一主面における前記第一電極と前記第二電極との間の領域には、前記第二方向に交差する方向に延びる溝が形成されている。請求項1~4のいずれか一項に記載のチップサーミスタであって、前記第一方向から見て、前記第一主面は前記第二主面の外輪郭よりも内側に位置し、前記第一及び第二電極は前記第三電極の外輪郭よりも内側に位置している。サーミスタ集合基板であって、第一方向で互いに対向する第一及び第二主面を有するサーミスタ基板と、前記第一方向に直交する第二方向に互いに離間した第一及び第二電極からなり、前記サーミスタ基板の前記第一主面に配置された複数の電極対と、前記サーミスタ基板の前記第二主面に、前記第一方向から見て前記複数の電極対と重なるように配置された電極と、を備えている。請求項6に記載のサーミスタ集合基板であって、前記サーミスタ基板には、前記複数の電極対をそれぞれ区画するように、前記第一主面側から溝が形成されている。請求項6又は7に記載のサーミスタ集合基板であって、前記第二方向での前記第一電極と前記第二電極との沿面距離は、前記第二方向での前記第一電極と前記第二電極との空間距離よりも大きく設定されている。請求項8に記載のサーミスタ集合基板であって、前記第一主面における前記第一電極と前記第二電極との間の領域には、凹凸が形成されている。請求項9に記載のサーミスタ集合基板であって、前記第一主面における前記第一電極と前記第二電極との間の領域には、前記第二方向に交差する方向に延びる溝が形成されている。特許文献1に記載されているチップサーミスタでは、サーミスタ素体全体が特性に寄与するのではなく、サーミスタ素体における一対の電極の間で且つ一対の電極が配置された主面近傍の一部の領域が主として特性に寄与する。特性に寄与する一部の領域の深さ一対の電極が配置された主面からの距離にばらつきが生じ易い。このばらつきが抵抗値に影響を及ぼし、特性が安定した高精度のチップサーミスタを得ることは困難であった。また、特許文献1に記載されているチップサーミスタでは、一対の電極間の寸法精度にもばらつきが生じ易い。このばらつきも抵抗値に影響を及ぼす懼れがある。本発明の目的は、抵抗値のばらつきの小さい高精度のチップサーミスタを提供することである。本発明の別の目的は、抵抗値のばらつきの小さい高精度のチップサーミスタを得るためのサーミスタ集合基板を提供することである。本発明に係るチップサーミスタは、第一方向で互いに対向する第一及び第二主面を有するサーミスタ素体と、サーミスタ素体の第一主面に、第一方向に直交する第二方向に互いに離間して配置された第一及び第二電極と、サーミスタ素体の第二主面に、第一方向から見て第一及び第二電極と重なるように配置された第三電極と、を備えている。本発明に係るチップサーミスタでは、サーミスタ素体における、第一電極と第三電極とで挟まれる領域以下、第一領域と称する及び第二電極と第三電極とで挟まれる領域以下、第二領域と称するが、電気的に、第一電極と第二電極との間で第三電極を通して直列に接続される。このため、チップサーミスタの抵抗成分は、直列接続された第一領域と第二領域との合成抵抗成分と、サーミスタ素体における第一電極と第二電極との間で且つ第一主面近傍の領域以下、第三領域と称するの抵抗成分と、が並列接続されている合成抵抗成分で示される。第三領域の抵抗成分は、第三領域がサーミスタ素体の極薄い領域であることから、第一領域の抵抗成分及び第二領域の抵抗成分に比して極めて大きい。このため、チップサーミスタに流れる電流は、第一領域と第二領域とを流れ易く、第三領域を流れ難い。したがって、チップサーミスタの特性は、第一領域と第二領域とが支配的になり、これらの領域が主として特性に寄与する。第一領域の抵抗成分の値は、第一電極と第三電極との間隔に比例し、第一電極と第三電極との重なり面積に反比例する。第一電極と第三電極との間隔は、サーミスタ素体の厚みで管理されるため、ばらつきが生じ難い。第一電極と第三電極との重なり面積は、比較的大きな値となるため、たとえばらつきが生じたとしても、その影響は小さい。したがって、第一領域の抵抗成分の値にはばつきが生じ難い。同様に、第二領域の抵抗成分の値にもばらつきは生じ難い。これらの結果、本発明のチップサーミスタは、抵抗値のばらつきが小さく高精度とされる。第二方向での第一電極と第二電極との沿面距離は、第二方向での第一電極と第二電極との空間距離よりも大きく設定されていてもよい。この場合、第三領域の抵抗成分の値がより一層大きくなる。このため、チップサーミスタの特性は、第一領域と第二領域とがより支配的となり、抵抗値のばらつきを極めて小さくできる。第一主面における第一電極と第二電極との間の領域には、凹凸が形成されていてもよい。この場合、第二方向での第一電極と第二電極との沿面距離が、第二方向での第一電極と第二電極との空間距離よりも大きく設定された構成を確実に得ることができる。第一主面における第一電極と第二電極との間の領域には、第二方向に交差する方向に延びる溝が形成されていてもよい。この場合、第二方向での第一電極と第二電極との沿面距離が、第二方向での第一電極と第二電極との空間距離よりも大きく設定された構成を適切且つ簡易に得ることができる。たとえば、形成される溝の深さや数により、第三領域の抵抗成分の値を所望の値に容易に管理することが可能となる。第一方向から見て、第一主面は第二主面の外輪郭よりも内側に位置し、第一及び第二電極は第三電極の外輪郭よりも内側に位置していてもよい。第一及び第二電極に位置ずれが生じた場合でも、第一電極と第三電極との重なり面積及び第二電極と第三電極との重なり面積が変化することはない。したがって、上記位置ずれにより特性がばらつくことはない。本発明に係るサーミスタ集合基板は、第一方向で互いに対向する第一及び第二主面を有するサーミスタ基板と、第一方向に直交する第二方向に互いに離間した第一及び第二電極からなり、サーミスタ基板の第一主面に配置された複数の電極対と、サーミスタ基板の第二主面に、第一方向から見て複数の電極対と重なるように配置された電極と、を備えている。本発明に係るサーミスタ集合基板では、各電極対に対応する部分がそれぞれチップサーミスタとして機能する。したがって、上述したように、抵抗値のばらつきの小さい高精度のチップサーミスタを得るためのサーミスタ集合基板を得ることができる。サーミスタ基板には、複数の電極対をそれぞれ区画するように、第一主面側から溝が形成されていてもよい。第二方向での第一電極と第二電極との沿面距離は、第二方向での第一電極と第二電極との空間距離よりも大きく設定されていてもよい。この場合、サーミスタ基板における第一電極と第二電極との間で且つ第一主面近傍の領域の抵抗成分の値がより一層大きくなる。したがって、抵抗値のばらつきの極めて小さい高精度のチップサーミスタを得るためのサーミスタ集合基板を得ることができる。第一主面における第一電極と第二電極との間の領域には、凹凸が形成されていてもよい。この場合、第二方向での第一電極と第二電極との沿面距離が、第二方向での第一電極と第二電極との空間距離よりも大きく設定された構成を確実に得ることができる。第一主面における第一電極と第二電極との間の領域には、第二方向に交差する方向に延びる溝が形成されていてもよい。この場合、第二方向での第一電極と第二電極との沿面距離が、第二方向での第一電極と第二電極との空間距離よりも大きく設定された構成を適切且つ簡易に得ることができる。本発明によれば、抵抗値のばらつきの小さい高精度のチップサーミスタを提供することができる。また、本発明によれば、抵抗値のばらつきの小さい高精度のチップサーミスタを得るためのサーミスタ集合基板を提供することができる。以下、添付図面を参照して、本発明の好適な実施形態について詳細に説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。まず、図1~図5を参照して、本実施形態に係るチップサーミスタ1の構成を説明する。図1及び図2は、本実施形態に係るチップサーミスタを示す斜視図である。図3は、本実施形態に係るチップサーミスタを示す平面図である。図4は、図3に示されるIV-IV線に沿った断面構成を説明する図である。図5は、図3に示されるV-V線に沿った断面構成を説明する図である。チップサーミスタ1は、図1~図5に示されるように、サーミスタ素体3と、第一電極5と、第二電極7と、第三電極9と、を備えている。チップサーミスタ1は、NTCNegativeTemperatureCoefficientサーミスタである。チップサーミスタ1は、略直方体形状を呈している。チップサーミスタ1は、たとえば、長さが0.6mm程度に設定され、幅が0.4mm程度に設定され、高さが0.2mm程度に設定される。サーミスタ素体3は、第一及び第二主面3a,3bと、4つの側面3c~3fと、有している。第一及び第二主面3a,3bは、第一方向図中Z方向で互いに対向している。4つの側面3c~3fは、第一主面3aと第二主面3bとを連結するように第一方向に沿うように延びている。サーミスタ素体3は、たとえば、Mnを主成分とし、更に、副成分としてNi、Co、Ca、Zr、Al、Cu、及びFeの少なくとも1種以上を含有するスピネル型金属酸化物により形成されている。サーミスタ素体3は、このスピネル型金属酸化物からなる半導体セラミックである。サーミスタ素体3では、第一主面3aの面積が第二主面3bの面積よりも小さい。第一主面3aは、第一方向から見て、第二主面3bの外輪郭よりも内側に位置している。したがって、サーミスタ素体3の側面3c~3fには、第一主面3a側の領域と第二主面3b側の領域との間に段差が形成されている。サーミスタ素体3の厚みは、たとえば、0.2mm程度に設定される。第一電極5と第二電極7とは、サーミスタ素体3の第一主面3aに配置されている。第一電極5と第二電極7とは、第一方向に直交する第二方向たとえば、図中X方向に互いに離間して位置している。第一及び第二電極5,7は、矩形形状本実施形態では、長方形状を呈している。第一電極5と第二電極7とは、各電極5,7の長辺方向が互いに平行となるように併置されている。第一及び第二電極5,7は、たとえば、0.4mm×0.2mm程度のサイズに設定される。第二方向での第一電極5と第二電極7との空間距離は、たとえば、0.2mm程度に設定される。第三電極9は、サーミスタ素体3の第二主面3bに配置されている。第三電極9は、第一方向から見て第一及び第二電極5,7と重なるように位置している。第三電極9は、矩形形状本実施形態では、長方形状を呈している。本実施形態では、第三電極9は、第二主面3b全体を覆うように形成されている。第一及び第二電極5,7は、たとえば、0.6mm×0.4mm程度のサイズに設定される。第一及び第二電極5,7は、図6に示されるように、第一方向から見て第三電極9の外輪郭よりも内側に位置している。したがって、第一電極5全体が第一方向で第三電極9と対向し、第二電極7全体が第一方向で第三電極9と対向する。図6は、第一方向から見たときの、第一~第三電極の位置関係を説明するための図である。第一~第三電極5,7,9は、チップ型電子部品の電極として通常用いられる導電性材料たとえば、Agなどからなる。第一~第三電極5,7,9は、上記導電性材料を含む導電性ペーストの焼結体として構成される。第一~第三電極5,7,9は、最外層としてのめっき層を含んでいてもよい。導電性材料は、上述したAg以外に、Au、Pt、Pd、又はCuなどを含んでいてもよい。サーミスタ素体3の第一主面3aにおける第一電極5と第二電極7との間の領域には、第二方向に交差たとえば、直交する方向図中Y方向に延びる複数本実施形態では、4つの溝11が形成されている。複数の溝11は、溝11が延びる方向と直交する方向に並ぶように形成されている。このため、第一主面3aにおける第一電極5と第二電極7との間の領域には、第二方向に見て、凹凸が形成される。凹凸が形成されていることにより、第二方向での第一電極5と第二電極7との沿面距離は、第二方向での第一電極5と第二電極7との空間距離よりも大きく設定される。溝11が延びる方向は、各電極5,7の長辺方向と平行である。本実施形態では、溝11の幅は50μm程度、深さは30μm程度に設定される。チップサーミスタ1では、第1主面3aが、他の部品例えば、回路基板や電子部品等に対向する実装面となる。すなわち、チップサーミスタ1は、第一及び第二電極5,7が他の部品のランド電極に接続されることにより、他の部品に実装される。続いて、図7~図10を参照して、上述した構成を有するチップサーミスタ1の製造過程の一例について説明する。図7~図10は、本実施形態に係るチップサーミスタの製造過程を説明するための図である。まず、図7に示されるように、サーミスタ基板21を用意する。サーミスタ基板21は、第一方向図中Z方向で互いに対向する第一主面21aと第二主面21bとを有している。サーミスタ基板21は、たとえぱ、以下の過程により形成される。公知の方法により、サーミスタ素体3の主成分であるMnの金属酸化物と、副成分Ni、Co、Ca、Zr、Al、Cu、及びFeの少なくとも1種以上の金属酸化物とを所定の割合で混合してサーミスタ材料を調整する。そして、このサーミスタ材料に有機バインダなどを添加してスラリーを得る。作成したスラリーからグリーンシートを成形し、成形したグリーンシートを焼成する。これにより、サーミスタ基板21を得ることができる。次に、図8に示されるように、サーミスタ基板21の第一及び第二主面21a,21bにそれぞれ電極23,24を形成する。電極23,24は、たとえぱ、以下の過程により形成される。サーミスタ基板21の各主面21a,21b上に導電性ペーストをスクリーン印刷法などの公知の方法により付与する。そして、導電性ペーストが付与されたサーミスタ基板21に所望の加熱処理を実施して、導電性ペーストをサーミスタ基板21に焼き付ける。これにより、第一及び第二主面21a,21bに電極23,24がそれぞれ形成されたサーミスタ基板21が得られる。電極23,24は、たとえは、スパッタリング法などにより形成してもよい。次に、図9に示されるように、サーミスタ基板21に第一主面21a側から溝11,25を形成する。溝11,25は、たとえば、ダイシングブレードによりサーミスタ基板21をハーフカットすることにより形成することができる。本実施形態では、溝11,25は、同じダイシングブレードを用いて形成する。図9中、aはサーミスタ基板を示す斜視図であり、bはaに示されるb-b線に沿った断面構成を説明するための図である。溝25は、第一方向に直交し且つ互いに直交する2方向図中X方向及びY方向に延びており、格子状に形成されている。溝25の深さは、溝11の深さよりも大きい。溝11は、Y方向に延びる溝25の間に、Y方向に延びるように形成される。本実施形態では、溝25の幅は50μm程度、深さは100μm程度に設定される。サーミスタ基板21に溝11,25が形成されることにより、すなわち、電極23が溝11,25の形成に伴って切断されることにより、第一電極5と第二電極7とが画成される。第一及び第二電極5,7の輪郭は、溝11,25により規定される。これにより、サーミスタ基板21の第一主面21aに、それぞれが第一電極5と第二電極7とからなる複数の電極対が配置される。複数の電極対第一及び第二電極5,7は、溝25により区画されている。サーミスタ基板21の第二主面21bに形成された電極24は、第一方向から見て複数の電極対第一及び第二電極5,7と重なるように配置される。溝11,25が形成されたサーミスタ基板21は、複数の電極対第一及び第二電極5,7と電極24とが形成されたサーミスタ集合基板となる。次に、図10に示されるように、溝25が形成された位置で、サーミスタ基板21を第一主面21a側から切断する。これにより、チップサーミスタ1が得られる。図10中、aは切断されたサーミスタ基板を示す斜視図であり、bはaに示されるb-b線に沿った断面構成を説明するための図である。サーミスタ基板21の切断は、溝11,25の形成と同様に、ダイシングブレードにより行うことができる。このとき、サーミスタ基板21を切断するために用いるダイシングブレードは、その幅が溝11,25を形成するために用いるダイシングブレードの幅よりも小さくものを用いる。サーミスタ基板21を切断するために用いるダイシングブレードの幅が、溝11,25を形成するために用いるダイシングブレードの幅より小さいことにより、サーミスタ基板21の切断を容易に行うことができる。サーミスタ基板21が切断されることにより、すなわち電極24が切断されることにより、第三電極9が画成される。第三電極9の輪郭は、サーミスタ基板21の切断により規定される。以上のように、本実施形態では、サーミスタ素体3における、第一電極5と第三電極9とで挟まれる領域4a及び第二電極7と第三電極9とで挟まれる領域4bが、電気的に、第一電極5と第二電極7との間で第三電極9を通して直列に接続される図4及び図5参照。このため、チップサーミスタ1の抵抗成分は、直列接続された領域4aと領域4bとの合成抵抗成分と、サーミスタ素体3における第一電極5と第二電極7との間で且つ第一主面3a近傍の領域4cの抵抗成分と、が並列接続されている合成抵抗成分で示される。領域4cの抵抗成分は、領域4cがサーミスタ素体3の極薄い領域であることから、領域4aの抵抗成分及び領域4bの抵抗成分に比して極めて大きい。このため、チップサーミスタ1に流れる電流は、領域4aと領域4bとを流れ易く、領域4cを流れ難い。したがって、チップサーミスタ1の特性は、領域4aと領域4bとが支配的になり、これらの領域4a,4bが主として特性に寄与する。一般に、対向する複数の電極を備えるチップサーミスタの抵抗値Rは、R=aρt/Sの関係式で求められる。ここで、aは係数であり、ρはサーミスタ材料の比抵抗値であり、tは電極間の距離であり、Sは電極の重なり面積である。したがって、領域4aの抵抗成分の値は、第一電極5と第三電極9との間隔に比例し、第一電極5と第三電極9との重なり面積に反比例する。第一電極5と第三電極9との間隔は、サーミスタ素体3の厚みで管理されるため、ばらつきが生じ難い。第一電極5と第三電極9との重なり面積は、比較的大きな値となるため、たとえばらつきが生じたとしても、その影響は小さい。したがって、領域4aの抵抗成分の値にはばつきが生じ難い。同様に、領域4bの抵抗成分の値にもばらつきは生じ難い。これらの結果、チップサーミスタ1は、抵抗値のばらつきが小さく高精度とされる。本実施形態では、第一主面3aにおける第一電極5と第二電極7との間の領域には、複数の溝11が形成されている。これにより、第一主面3aにおける第一電極5と第二電極7との間の領域には、凹凸が形成されるので、第二方向での第一電極5と第二電極7との沿面距離が、第二方向での第一電極5と第二電極7との空間距離よりも大きく設定される。このため、領域4cの抵抗成分の値がより一層大きくなり、チップサーミスタ1の特性は、領域4aと領域4bとがより支配的となる。したがって、チップサーミスタ1の抵抗値のばらつきを極めて小さくできる。本実施形態では、上述したように、溝11により上記凹凸が形成される構成が採用されている。これにより、第二方向での第一電極5と第二電極7との沿面距離が、第二方向での第一電極5と第二電極7との空間距離よりも大きく設定された構成を適切且つ簡易に得ることができる。たとえば、形成される溝11の深さや数により、領域4cの抵抗成分の値を所望の値に容易に管理することが可能となる。本実施形態では、第一方向から見て、第一主面3aは第二主面3bの外輪郭よりも内側に位置し、第一及び第二電極5,7は第三電極9の外輪郭よりも内側に位置している。これにより、第一及び第二電極5,7に位置ずれが生じた場合でも、第一電極5と第三電極9との重なり面積及び第二電極7と第三電極9との重なり面積が変化することはない。したがって、上記位置ずれによりチップサーミスタ1の特性がばらつくことはない。本実施形態では、第三電極9は、放熱部材として機能する。サーミスタ素体3が発熱した場合、生じた熱は第三電極9を介して放熱される。このため、チップサーミスタ1の定格電力を高く設定することが可能となり、チップサーミスタ1サーミスタ素体3の自己発熱を抑制することができる。チップサーミスタ1の自己発熱が抑制されると、チップサーミスタ1により温度測定精度が向上する。続いて、図11~図12を参照して、本実施形態に係るチップサーミスタ1の一変形例を説明する。図11は、本実施形態の一変形例に係るチップサーミスタを示す斜視図である。図12は、図11に示されるXII-XII線に沿った断面構成を説明する図である。本変形例は、溝11の数が上述した実施形態と相違する。本変形例では、溝11が、第一及び第二電極5,7の互いに対向する長辺に沿ってそれぞれ形成されている。本変形例では、溝11の数は2つとされている。本変形例においても、溝11により第二方向での第一電極5と第二電極7との沿面距離が、第二方向での第一電極5と第二電極7との空間距離よりも大きく設定される。したがって、チップサーミスタ1の抵抗値のばらつきを極めて小さくできる。続いて、図13~図14を参照して、本実施形態に係るチップサーミスタ1の一変形例を説明する。図13は、本実施形態の一変形例に係るチップサーミスタを示す斜視図である。図14は、図13に示されるXIV-XIV線に沿った断面構成を説明する図である。本変形例は、第一主面3aにおける第一電極5と第二電極7との間の領域の表面が荒らされている。本変形例では、第一主面3aにおける第一電極5と第二電極7との間の領域の表面が、ブラスト処理やレーザ照射処理などにより荒らされている。これにより、第一主面3aにおける第一電極5と第二電極7との間の領域には、不規則な凹凸31が形成されている。本変形例においても、第二方向での第一電極5と第二電極7との沿面距離が、第二方向での第一電極5と第二電極7との空間距離よりも大きく設定される。したがって、チップサーミスタ1の抵抗値のばらつきが極めて小さい。以上、本発明の好適な実施形態について説明してきたが、本発明は必ずしも上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で様々な変更が可能である。サーミスタ素体3の組成は、上述した組成に限られない。サーミスタ素体3は、たとえば、BaTiO3を主成分とし、副成分として希土類及びPb、Srなどの金属酸化物を含む組成であってもよい。第三電極9は、電気絶縁性を有する材料たとえば、SiO2を含有するガラス又はポリイミド樹脂などの絶縁性樹脂により覆われていてもよい。この場合、第三電極9が他の部品に接触して、短絡等が生じるのを防ぐことができる。電気絶縁性を有する材料として、SiO2を含有するガラス又は絶縁性樹脂を用いた場合、放熱部材として機能を阻害することはない。第一及び第二電極5,7は、電極23を溝11,25の形成に伴って切断することにより形成されているが、これに限られない。第一及び第二電極5,7は、サーミスタ基板21の第1主面21aに、予めパターニングされて形成されていてもよい。第一主面3aにおける第一電極5と第二電極7との間の領域には、必ずしも凹凸が形成されている必要はない。凹凸が形成されることにより、第二方向での第一電極5と第二電極7との沿面距離が、第二方向での第一電極5と第二電極7との空間距離よりも大きく設定される。したがって、チップサーミスタ1の抵抗値のばらつきを極めて小さくできる点で、上記領域には凹凸が形成されていることが好ましい。溝11の数や深さは、上述した値に限られない。溝11,25が形成されたサーミスタ基板21を、溝25が形成された位置で、第一主面21a側から切断しているが、これに限られない。たとえば、溝11,25が形成されたサーミスタ基板21を、溝25が形成された位置で、第二主面21b側から切断してもよい。サーミスタ基板21に溝11を形成した後に、サーミスタ基板21を第一主面21a側又は第二主面21b側から切断してもよい。本実施形態では、第一方向から見て、第一主面3aは第二主面3bの外輪郭よりも内側に位置し、第一及び第二電極5,7は第三電極9の外輪郭よりも内側に位置しているが、これに限られない。たとえば、図15~図17に示されるように、第一方向から見て、第一主面3aの外輪郭と第二主面3bの外輪郭とが一致していてもよい。第一及び第二電極5,7の外輪郭の一部が、第三電極9の外輪郭と一致していてもよい。続いて、図18を参照して、図15~図17に示されたチップサーミスタ1の製造過程の一例について説明する。本製造過程は、サーミスタ基板21に溝11を形成するまでは、上述した実施形態の製造過程と同じであり、それまでの工程の説明を省略する。図18中、aは切断されたサーミスタ基板を示す斜視図であり、bはaに示されるb-b線に沿った断面構成を説明するための図である。溝11が形成されたサーミスタ基板21を、図18に示されるように、切断する。これにより、図15~図17に示されたチップサーミスタ1が得られる。サーミスタ基板21の切断は、上述したように、ダイシングブレードにより行うことができる。このとき、上述した実施形態の製造過程と同じく、第三電極9が画成される。上述した実施形態及び変形例では、チップサーミスタ1として、NTCサーミスタを例にとって説明したが、本発明は、これに限定されない。本発明は、PTCPositiveTemperatureCoefficientサーミスタなど他のチップサーミスタに適用してもよい。"