制御電圧を印加する制御電圧用の端子部と、発振用のトランジスタと、前記端子部と前記トランジスタのベースとを接続する信号路と、を備え、前記信号路に、カソードが前記端子部側となる第1のバリキャップダイオード、共振部及び直流カット用のコンデンサを前記端子部側から前記ベース側にこの順に設けたコルピッツ型発振回路を用いた電圧制御発振器において、前記信号路における前記コンデンサと前記共振部との間から分岐した分岐路と、この分岐路に介挿して設けられ、前記ベース側からの発振周波数帯域における高周波の振幅を小さくするためのインダクタまたは抵抗からなる振幅抑制用素子と、前記分岐路における前記振幅抑制用素子の前記ベース側とは反対側の端部とアースとの間に設けられ、発振周波数帯域における交流電圧をアースに落とすためのコンデンサと、前記信号路における分岐路の分岐点とアースとの間、前記信号路における前記共振部と前記分岐点との間、及び前記第1のバリキャップダイオードのカソード側とアースとの間、の少なくともいずれかに設けられ、第1のバリキャップダイオードと共に制御電圧に応じて共振点を調整するための第2のバリキャップダイオードと、を備えたことを特徴とする電圧制御発振器。前記第2のバリキャップダイオードは、前記分岐路の分岐点とアースとの間、及び前記信号路における前記共振部と前記分岐点との間の少なくとも一方に設けられ、前記分岐路の分岐点とは反対側に、当該分岐路を介して第2のバリキャップダイオードに逆バイアス電圧を印加するための逆バイアス電圧用の端子部を設け、前記分岐路における、交流電圧をアースに落とすためのコンデンサよりも前記逆バイアス電圧用の端子部側に、前記逆バイアス電圧調整用のインピーダンス素子を介挿したことを特徴とする請求項1記載の電圧制御発振器。前記分岐路における分岐点とは反対側は前記制御電圧用の端子部に接続され、前記制御電圧用の端子部は前記逆バイアス電圧用の端子部を兼用していることを特徴とする請求項2記載の電圧制御発振器。本発明は、このような背景の下になされたものであり、その目的はコルピッツ型発振回路を用いた電圧制御発振器において、バリキャップダイオードの非線形歪みによる位相雑音特性の劣化を抑制することができる技術を提供することにある。本発明は、制御電圧を印加する制御電圧用の端子部と、発振用のトランジスタと、前記端子部と前記トランジスタのベースとを接続する信号路と、を備え、前記信号路に、カソードが前記端子部側となる第1のバリキャップダイオード、共振部及び直流カット用のコンデンサを前記端子部側から前記ベース側にこの順に設けたコルピッツ型発振回路を用いた電圧制御発振器において、前記信号路における前記コンデンサと前記共振部との間から分岐した分岐路と、この分岐路に介挿して設けられ、前記ベース側からの発振周波数帯域における高周波の振幅を小さくするためのインダクタまたは抵抗からなる振幅抑制用素子と、前記分岐路における前記振幅抑制用素子の前記ベース側とは反対側の端部とアースとの間に設けられ、発振周波数帯域における交流電圧をアースに落とすためのコンデンサと、前記信号路における分岐路の分岐点とアースとの間、前記信号路における前記共振部と前記分岐点との間、及び前記第1のバリキャップダイオードのカソード側とアースとの間、の少なくともいずれかに設けられ、第1のバリキャップダイオードと共に制御電圧に応じて共振点を調整するための第2のバリキャップダイオードと、を備えたことを特徴とする。本発明の具体例を以下のように挙げておく。a.前記第2のバリキャップダイオードは、前記分岐路の分岐点とアースとの間、及び前記信号路における前記共振部と前記分岐点との間の少なくとも一方に設けられ、前記分岐路の分岐点とは反対側に、当該分岐路を介して第2のバリキャップダイオードに逆バイアス電圧を印加するための逆バイアス電圧用の端子部を設け、前記分岐路における、交流電圧をアースに落とすためのコンデンサよりも前記逆バイアス電圧用の端子部側に、前記逆バイアス電圧調整用のインピーダンス素子を介挿した構成。b.前記分岐路における分岐点とは反対側は前記制御電圧用の端子部に接続され、前記制御電圧用の端子部は前記逆バイアス電圧用の端子部を兼用している構成。制御電圧を印加する制御電圧用の端子部と発振用のトランジスタのベースとを接続する信号路に、カソードが前記端子部側となるバリキャップダイオードを設けたコルピッツ型発振回路において、バリキャップダイオードのアノード側に印加される高周波の振幅が大きいと、バリキャップダイオードに非線形歪みが発生する場合がある。そこで本発明では、前記信号路における前記共振部よりもトランジスタ側から分岐路を分岐させ、この分岐路に設けたインダクタまたは抵抗からなる振幅抑制用素子と、コンデンサとを介して、トランジスタ側からの高周波の一部をアースに分流させ、これによりバリキャップダイオードに加わる高周波の振幅を低減している。従って、バリキャップダイオードの非線形歪みによる位相雑音特性の劣化を抑制することができる。コルピッツ型発振回路を用いた本発明の電圧制御発振器における実施形態について説明する。図1に示すように発振回路は主に、共振部1、帰還部2、逆バイアス印加部3、バイパス部4からなる。また図1において、図6に示す回路と同等の部分については、同符号を付し、当該部分の説明を省略あるいは簡略化している。以下に図1の回路について、図6の回路と異なる点を中心に説明する。制御電圧用の端子部T2とトランジスタ20のベースとを結ぶ信号路P1において、共振部1とコンデンサ18との間から分岐路P2が分岐している。また信号路P1における、分岐路P2の分岐点とインダクタ15との間には、カソードがトランジスタ20のベース側となるように第2のバリキャップダイオード12が設けられている。第2のバリキャップダイオード12を図1に示す位置に設けた理由は、後述のようにバイパス部4によりトランジスタ20のベース電圧の振幅を低減させることに加えて、第2のバリキャップダイオード12の逆バイアスにより、第1のバリキャップダイオード13のアノードに印加される高周波の交流電圧振幅を低減させるためである。分岐路P2には、インダクタ40が介挿して設けられ、インダクタ40における分岐路P2の分岐点とは反対側はコンデンサ41を介して接地されている。前記インダクタ40のインピーダンスは、前記分岐点に印加される交流電圧の振幅を小さくする値が設定される。前記インダクタ40は、前記トランジスタ20のベース側からの発振周波数帯域における交流電圧の振幅を小さくするための振幅抑制用素子をなすものである。前記コンデンサ41は、発振周波数帯域における交流電圧をアースに落とすためのものであり、コンデンサ41の静電容量は、発振回路の発振周波数を含めた帯域において低いインピーダンスとなるように設定されている。インダクタ40及びコンデンサ41によりバイパス部4が形成されている。この例では、インダクタ40及びコンデンサ41の接続点はインダクタ30を介して制御電圧用の端子部T2に接続されている。このように構成した理由は、端子部T2の制御電圧を分岐路P2を介して第2のバリキャップダイオード12のアノード側に供給し、当該第2のバリキャップダイオード12に対して逆バイアスを印加するためである。インダクタ30のインダクタンスは、発振回路の発振周波数帯域において高いインピーダンスとなるように設定されている。このように構成することにより、インダクタ40のインダクタンスを調整することで、信号路P1と分岐路P2との分岐点に印加される発振段トランジスタ20のベース交流電圧の振幅の大きさを調整することができる。続いて本実施形態における作用について説明する。周波数設定用の制御電圧を端子部T2に印加すると、この制御電圧が信号路P1及び分岐路P2を介して夫々第1のバリキャップダイオード13及び第2のバリキャップダイオード12に逆バイアスとして印加され、これらバリキャップダイオード13、12が逆バイアスに対応する容量値となって、共振周波数が調整される。そしてトランジスタ20のベースにおける交流電圧の一部は、分岐路P2のインダクタ40及びコンデンサ41を介してアースに落ち、また第2バリキャップダイオード12が信号路P1に逆バイアスが加わるように配置されているので、第1のバリキャップダイオード13のアノードに加わる交流電圧の振幅は小さくなる。このため第1のバリキャップダイオード13における電圧と容量との線形性が保たれて位相雑音特性の改善が図られる。以下にバイパス部4を設けることによる位相雑音特性の改善効果について説明する。先ずバイパス部4がない場合に第2のバリキャップダイオード12のカソードに印加される交流電圧の振幅値をV0、バイパス部4を第2のバリキャップダイオード12のカソードに接続した場合にバリキャップダイオード12のカソードに印加される交流電圧をV1とし、バリキャップダイオード12のカソードからバリキャップダイオード12のアノード側を見たときのインピーダンスをZD、バリキャップダイオード12のカソード端子からインダクタ40側を見たときのインピーダンスをZLとすると、以下の式が成り立つ。V1=√{ZL/ZDZL}V0この式から、バイパス部4を設けることにより、バリキャップダイオード12のカソードに印加される交流電圧の振幅値を、V0からV1に低減することができる。バリキャップダイオードの非線形歪みでは奇数次の影響が最も大きいことを考慮して、3次歪みによる位相雑音劣化に対する改善量を算出すると、以下のようになる。なお、位相雑音改善量とは、バイパス部4を設けた場合と設けない場合の位相雑音dBの差の絶対値である。この値が大きいほど改善の度合が大きいことを意味する。位相雑音改善量を算出すると3×20logV0/V1=3×10logZDZL/ZLの改善量が見込めることになる。図2に、バイパス部4を設けることによる位相雑音特性の改善効果の算出結果を示す。この図の横軸はZL/ZD比であり、上式で表される位相雑音改善量dBをプロットしている。図2より明らかなように、ZL/ZD比を小さくすることにより、即ちインダクタ40のインピーダンスが低くなるように設定することにより、位相雑音特性が改善されることが推測される。しかし位相雑音改善量を大きくとろうとすると、インダクタ40のインピーダンスが低くなり過ぎてしまい、発振回路の発振余裕度が低下することがある。この場合、発振段と共振回路とを疎結にするような大きさに結合コンデンサ18の静電容量を設定することで、発振余裕度の低下を防ぐことができる。抵抗による熱雑音が所望の位相雑音に影響しない場合で、周波数特性を平坦にしたい場合には、振幅抑制素子としてインダクタ30、40の代わりに抵抗を用いることもできる。本実施形態によれば、2つのバリキャップダイオード12、13が設けられた広帯域VCOにおいて、共振部1と帰還部2の間にバリキャップダイオード12をそのカソード側で帰還部2と接続するように設けている。またこのバリキャップダイオード12のカソードと帰還部2との間に逆電圧印加部3を接続して、バリキャップダイオード12のカソードに制御電圧Vcontを印加している。これにより、広範囲な周波数帯域を維持しながら、帰還部2の発振段トランジスタ20のベース電圧Vbが直接バリキャップダイオードのアノードに印加することを抑制している。またバリキャップダイオード12のカソードと帰還部2との間にバイパス部4を接続して、そのインピーダンスを適切に調整することにより、バリキャップダイオード12のカソードに印加される発振段トランジスタ20のベース交流電圧の振幅を低減することができる。これらのことから、バリキャップダイオード12の非線形歪みが生じにくくなり、位相雑音特性の劣化を抑制することができる。次に本発明における他の実施形態について、図3~図8を参照しながら上述の実施形態との相違点を中心に説明する。なお以下において、上述の実施形態と同様な点については同一の符号を付すなどしてその説明を省略する。図3は、分岐路P2の分岐点とアースとの間に第2のバリキャップダイオード12を、アノードがアース側となるように接続した例である。この場合においても交流電圧の一部がバイパス部4を介してアースに落ちるので第1のバリキャップダイオード13のアノードに大きな振幅の交流電圧が加わることが抑制される効果がある。図4は、図1の例に加えて第3のバリキャップダイオード12aを、分岐路P2の分岐点とアースとの間に、アノードをアース側に向けて設けた例である。図5は、図4の実施形態に加えて、第4のバリキャップダイオード12bを、第1のバリキャップダイオード13のカソードとアースとの間にアノードをアース側に向けて接続した例である。また本発明では、図5の実施形態において、第2のバリキャップダイオード12を設けない構成、または第3のバリキャップダイオード12aを設けない構成、更にはまた第2のバリキャップダイオード12及び第3のバリキャップダイオード12aのいずれも設けない構成としてもよい。これらの実施の形態においても同様の効果がある。なお、図1の実施形態や図3の実施形態のように分岐路P2の分岐点側にバリキャップダイオードを設ける場合には、端子部T2とは別の端子部から逆バイアス電圧を前記バリキャップダイオードに印加するようにしてもよい。