"不揮発論理回路を駆動する方法であって、以下の工程a~cを具備する:前記不揮発論理回路を準備する工程aここで、前記不揮発論理回路は、制御電極、強誘電体膜、半導体膜、および電極群を具備し、前記制御電極、前記強誘電体膜、前記半導体膜、および前記電極群は、この順で積層されており、前記電極群は、電源電極、出力電極、第1の入力電極、第2の入力電極、第3の入力電極、および第4の入力電極を具備しており、ここで、X方向、Y方向、およびZ方向が、それぞれ、前記強誘電体膜の長手方向、前記長手方向に直交する方向、および、前記積層方向であり、前記第1の入力電極、前記第2の入力電極、前記第3の入力電極、および前記第4の入力電極は、前記電源電極および前記出力電極の間に挟まれており、X方向に沿って、前記第1の入力電極は、前記電源電極と前記第3の入力電極との間に挟まれており、X方向に沿って、前記第3の入力電極は、前記第1の入力電極と前記出力電極との間に挟まれており、X方向に沿って、前記第2の入力電極は、前記電源電極と前記第4の入力電極との間に挟まれており、X方向に沿って、前記第4の入力電極は、前記第2の入力電極と前記出力電極との間に挟まれており、Y方向に沿って、前記第1の入力電極は前記第2の入力電極に隣接しており、Y方向に沿って、前記第3の入力電極は前記第4の入力電極に隣接しており、第1の状態、第2の状態、第3の状態、および第4の状態から選択される1つの状態を前記不揮発論理回路に書き込む工程b、ここで、V1、Va、Vb、Vc、およびVdは、それぞれ、前記制御電極に印加される電圧、前記第1の入力電極に印加される電圧、前記第2の入力電極に印加される電圧、前記第3の入力電極に印加される電圧、そして前記第4の入力電極に印加される電圧であり、前記第1の状態が書き込まれる場合には、V1>Va、V1>Vb、V1<Vc、およびV1<Vdの関係を満たす電圧が印加され、前記第2の状態が書き込まれる場合には、V1<Va、V1>Vb、V1<Vc、およびV1>Vdの関係を満たす電圧が印加され、前記第3の状態が書き込まれる場合には、V1>Va、V1<Vb、V1>Vc、およびV1<Vdの関係を満たす電圧が印加され、前記第4の状態が書き込まれる場合には、V1<Va、V1<Vb、V1>Vc、およびV1>Vdの関係を満たす電圧が印加され、前記第1の状態および前記第4の状態は高抵抗状態であり、前記第2の状態および前記第3の状態は低抵抗状態であり、前記電源電極および前記出力電極との間に電圧を印加することによって生じた電流を測定し、前記電流に基づいて前記不揮発論理回路に書き込まれた状態が前記高抵抗状態または前記低抵抗状態のどちらであるかを決定する工程c。前記工程aおよび前記工程bの間に、電圧Vinを前記第1の入力電極、前記第2の入力電極、前記第3の入力電極、および前記第4の入力電極に印加し、かつ電圧Vresetただし、Vreset>Vinを前記制御電極に印加して、前記不揮発論理回路をリセットする工程dを具備する、請求項1に記載の方法。前記工程bにおいて、前記第1の入力電極には、真または偽のどちらかである第1入力信号が入力され、前記第2の入力電極には、真または偽のどちらかである第2入力信号が入力され、前記第3の入力電極には、前記第2入力信号の否定が入力され、前記第4の入力電極には、前記第1入力信号の否定が入力され、前記高抵抗状態および前記低抵抗状態が、前記第1入力信号および前記第2入力信号に基づく排他的論理和の偽および真にそれぞれ対応する、請求項1に記載の方法。前記工程bおよび前記工程cの間に、前記不揮発論理回路の電源を切る工程eをさらに具備する、請求項1に記載の方法。本発明の目的は、図10~図12に示される抵抗状態の切り替えを利用し、不揮発性論理回路を排他的論理和回路として駆動する新規な方法を提供することにある。本発明の方法は、不揮発論理回路を駆動する方法であって、以下の工程a~cを具備する:前記不揮発論理回路を準備する工程aここで、前記不揮発論理回路は、制御電極、強誘電体膜、半導体膜、および電極群を具備し、前記制御電極、前記強誘電体膜、前記半導体膜、および前記電極群は、この順で積層されており、前記電極群は、電源電極、出力電極、第1の入力電極、第2の入力電極、第3の入力電極、および第4の入力電極を具備しており、ここで、X方向、Y方向、およびZ方向が、それぞれ、前記強誘電体膜の長手方向、前記長手方向に直交する方向、および、前記積層方向であり、前記第1の入力電極、前記第2の入力電極、前記第3の入力電極、および前記第4の入力電極は、前記電源電極および前記出力電極の間に挟まれており、X方向に沿って、前記第1の入力電極は、前記電源電極と前記第3の入力電極との間に挟まれており、X方向に沿って、前記第3の入力電極は、前記第1の入力電極と前記出力電極との間に挟まれており、X方向に沿って、前記第2の入力電極は、前記電源電極と前記第4の入力電極との間に挟まれており、X方向に沿って、前記第4の入力電極は、前記第2の入力電極と前記出力電極との間に挟まれており、Y方向に沿って、前記第1の入力電極は前記第2の入力電極に隣接しており、Y方向に沿って、前記第3の入力電極は前記第4の入力電極に隣接しており、第1の状態、第2の状態、第3の状態、および第4の状態から選択される1つの状態を前記不揮発論理回路に書き込む工程b、ここで、V1、Va、Vb、Vc、およびVdは、それぞれ、前記制御電極に印加される電圧、前記第1の入力電極に印加される電圧、前記第2の入力電極に印加される電圧、前記第3の入力電極に印加される電圧、そして前記第4の入力電極に印加される電圧であり、前記第1の状態が書き込まれる場合には、V1>Va、V1>Vb、V1<Vc、およびV1<Vdの関係を満たす電圧が印加され、前記第2の状態が書き込まれる場合には、V1<Va、V1>Vb、V1<Vc、およびV1>Vdの関係を満たす電圧が印加され、前記第3の状態が書き込まれる場合には、V1>Va、V1<Vb、V1>Vc、およびV1<Vdの関係を満たす電圧が印加され、前記第4の状態が書き込まれる場合には、V1<Va、V1<Vb、V1>Vc、およびV1>Vdの関係を満たす電圧が印加され、前記第1の状態および前記第4の状態は高抵抗状態であり、前記第2の状態および前記第3の状態は低抵抗状態であり、前記電源電極および前記出力電極との間に電圧を印加することによって生じた電流を測定し、前記電流に基づいて前記不揮発論理回路に書き込まれた状態が前記高抵抗状態または前記低抵抗状態のどちらであるかを決定する工程c。ある実施形態は、前記工程aおよび前記工程bの間に、電圧Vinを前記第1の入力電極、前記第2の入力電極、前記第3の入力電極、および前記第4の入力電極に印加し、かつ電圧Vresetただし、Vreset>Vinを前記制御電極に印加して、前記不揮発論理回路をリセットする工程dを具備する。ある実施形態の前記工程bにおいて、前記第1の入力電極には、真または偽のどちらかである第1入力信号が入力され、前記第2の入力電極には、真または偽のどちらかである第2入力信号が入力され、前記第3の入力電極には、前記第2入力信号の否定が入力され、前記第4の入力電極には、前記第1入力信号の否定が入力され、前記高抵抗状態および前記低抵抗状態が、前記第1入力信号および前記第2入力信号に基づく排他的論理和の偽および真にそれぞれ対応する。ある実施形態は、前記工程bおよび前記工程cの間に、前記不揮発論理回路の電源を切る工程eをさらに具備する。本発明は、不揮発性論理回路を排他的論理和回路として駆動する新規な方法を提供する。本発明の実施の形態を、図面を参照しながら以下、説明する。実施の形態1図1aは、実施の形態1における不揮発論理回路の上面図を示す。図1bはA-A’間の断面図を示す。図1aおよび図1bに示されるように、不揮発性論理回路20は、基板11、制御電極12、強誘電体膜13、半導体膜14、および電極群を具備している。制御電極12、強誘電体膜13、半導体膜14、および電極群は、この順に積層されている。電極群は、電源電極15、出力電極16、第一の入力電極17a、第二の入力電極17b、第三の入力電極17c、および第四の入力電極17dを具備する。以下、入力電極17a~dの配置関係を、より詳細に説明する。図1aおよび図1bに示されるように、X方向、Y方向、およびZ方向は、それぞれ、強誘電体膜13の長手方向、長手方向に直交する方向、および、積層方向を意味する。第1の入力電極17a、第2の入力電極17b、第3の入力電極17c、および第4の入力電極17dは、電源電極15および出力電極16の間に挟まれている。X方向に沿って、第1の入力電極17aは、電源電極15と第3の入力電極17cとの間に挟まれている。第3の入力電極17cは、第1の入力電極17aと出力電極16との間に挟まれている。第2の入力電極17bは、電源電極15と第4の入力電極17dとの間に挟まれている。第4の入力電極17dは、第2の入力電極17bと出力電極16との間に挟まれている。Y方向に沿って、第1の入力電極17aは第2の入力電極17bに隣接している。第3の入力電極17cは第4の入力電極17dに隣接している。不揮発性論理回路20においては、強誘電体膜13における分極の向きに応じて半導体膜14を流れる電流が制御される。つまり、強誘電体膜13の分極がZ方向に一致している場合では、半導体膜14中に誘起された電子が半導体膜14を低抵抗にすることをもたらす。逆に、当該分極が-Z方向に一致する場合には、半導体膜14中から追い払われた電子が半導体膜14を高抵抗にすることをもたらす。入力電極17a~17dと制御電極12との間に電圧が印加され、半導体膜14の抵抗値を制御する。これにより、電源電極15と出力電極16との間の抵抗値を変化させることができる。不揮発論理回路20は、2入力1出力の排他的論理和を実行する。図2に示すように、第1入力信号、第2入力信号、第2入力信号の否定、および第1入力信号の否定が、それぞれ、第1入力電極17a、第2入力電極17b、第3入力電極17c、および第4入力電極17dに入力される。図3に示される真理値表に基づいて、排他的論理和の実行結果が出力される。不揮発論理回路20への書き込み次に、図4、図5、および図6を参照しながら、不揮発論理回路20への書き込みが説明される。図4は書き込み時の入力電極17a~dの電位を示す。-10Vの電圧が、図3に示される1として入力される。10Vの電圧が、0として入力される。制御電極12の電圧は一定に維持され、好ましくは0Vである。図5aは、第1の状態における入力電極17a~17dの上面図を示す。図5bは、第2の状態における入力電極17a~17dの上面図を示す。図5cは、第3の状態における入力電極17a~17dの上面図を示す。図5dは、第4の状態における入力電極17a~17dの上面図を示す。図6は、-10Vおよび10Vを入力電極17a~17dに印加したときの強誘電体膜13の分極状態および半導体膜14の状態を示す。-10Vが印加された入力電極33の下に位置する半導体31は、強誘電体13の分極30aによって生じる電子の蓄積のため、低い抵抗を有する。10Vが印加された入力電極34の下に位置する半導体32は、強誘電体13の分極30bによって生じる電子の退去のため、高い抵抗を有する。以下、第1の状態、第2の状態、第3の状態、および第4の状態の書き込み手順を説明する。好ましくは、書き込みの前にリセット動作が行なわれる。リセット動作では、電圧Vinが入力電極17a~17dに印加され、かつVin<Vresetの関係を満たす電圧Vresetが制御電極12に印加される。より具体的には、入力電極17a~17dに0Vが印加されながら、制御電極12に10Vが印加されることが好ましい。これにより、強誘電体膜13の全ての分極が上向きに設定される。このリセット動作は、再現性の良い不揮発性論理回路20の駆動を可能にする。書き込みにおいては、V1、Va、Vb、Vc、およびVdが、制御電極12、第1入力電極17a、第2入力電極17b、第3入力電極17c、および第4入力電極17dに、それぞれ印加され、入力電極17a~17dの下に位置している強誘電体膜13の各部分を分極させる。この分極が、入力電極17a~17dの下に位置している半導体膜14の各部分が高抵抗状態または低抵抗状態になることをもたらす。第1~第4の状態から選択される1つの状態が、不揮発論理回路20に書き込まれる。第1の状態が書き込まれる場合、以下の不等式Iを充足する電圧V1、Va、Vb、Vc、およびVdが印加される。V1>Va、V1>Vb、V1<Vc、およびV1<VdIより具体的には、V1が0Vに保持されながら、-10VのVa、-10VのVb、10VのVc、そして10VのVdが印加される。-10Vが真1、10Vが偽0に対応する場合、第1の状態では、真1、真1、偽0、および偽0が、第1~第4入力電極17a~17dにそれぞれ入力される。第2の状態が書き込まれる場合、以下の不等式IIを充足する電圧V1、Va、Vb、Vc、およびVdが印加される。V1<Va、V1>Vb、V1<Vc、およびV1>VdIIより具体的には、V1が0Vに保持されながら、10VのVa、-10VのVb、10VのVc、そして-10VのVdが印加される。第2の状態では、偽0、真1、偽0、および真1が、第1入力電極17a、第2入力電極17b、第3入力電極17c、および第4入力電極17dにそれぞれ入力される。第3の状態が書き込まれる場合、以下の不等式IIIを充足する電圧V1、Va、Vb、Vc、およびVdが印加される。V1>Va、V1<Vb、V1>Vc、およびV1<VdIIIより具体的には、V1が0Vに保持されながら、-10VのVa、10VのVb、-10VのVc、そして10VのVdが印加される。第3の状態では、真1、偽0、真1、および偽0が、第1入力電極17a、第2入力電極17b、第3入力電極17c、および第4入力電極17dにそれぞれ入力される。第4の状態が書き込まれる場合、以下の不等式IVを充足する電圧V1、Va、Vb、Vc、およびVdが入力される。V1<Va、V1<Vb、V1>Vc、およびV1>VdIVより具体的には、V1が0Vに保持されながら、10VのVa、10VのVb、-10VのVc、そして-10VのVdが印加される。第4の状態では、偽0、偽0、真1、および真1が、第1入力電極17a、第2入力電極17b、第3入力電極17c、および第4入力電極17dにそれぞれ入力される。第1の状態および第4の状態では、電源電極15と出力電極16との間の抵抗が高い。第2の状態および第3の状態では、電源電極15と出力電極16との間の抵抗が低い。第1~第4の状態において入力される真1および偽0の関係から理解されるように、第1の入力電極17aには、真または偽のどちらかである第1入力信号が入力される。第2の入力電極17bには、真または偽のどちらかである第2入力信号が入力される。第3の入力電極17cには、前記第2入力信号の否定が入力される。第4の入力電極17dには、前記第1入力信号の否定が入力される。読み出し以下、不揮発性論理回路20からの読み出しの一例を説明する。制御電極12、および入力電極17a~17dに0Vが印加されながら、電源電極15と出力電極16との間に電位差が印加され、半導体膜14を流れる電流を測定する。電源電極15と出力電極16との間に印加する電位差は、書き込み時に入力電極17a~17dに印加される電圧の1/5以下とすることが好ましい。電源電極15と出力電極16との間の電位差の一例は0.1Vである。当該電流値に応じて抵抗値が決定される。すなわち、測定された電流に基づいて、不揮発論理回路20が高抵抗状態または低抵抗状態のどちらを有するが決定される。上記の通り、第1の状態および第4の状態は高抵抗状態に対応する。第2の状態および第3の状態は低抵抗状態に対応する。高抵抗状態および低抵抗状態は、第1入力信号および第2入力信号に基づく排他的論理和の偽および真にそれぞれ対応する。このように、不揮発性論理回路20は不揮発性排他的論理和回路として機能する。実施例以下の実施例は、本発明をより詳細に説明する。1シリコン酸化膜によって被覆された表面を有するシリコン基板11上に、電子銃蒸着法を用いて5nmの厚みを有するチタン膜および30nmの厚みを有する白金膜がこの順で形成された。さらにパルスレーザーデポジション法によって10nmの厚みを有するSrRuO3以下、SRO膜が形成された。このようにして、制御電極12がシリコン基板11上に形成された。2700°Cに基板が加熱された。450nmの厚みを有するPbZr,TiO3から構成される強誘電体膜13がパルスレーザーデポジションPLD法を用いてPLDチャンバ内で形成された。3基板の温度が400°Cになるように設定され、30nmの厚みを有するZnOからなる半導体膜14が当該PLDチャンバ内で形成された。4半導体膜14上にフォトリソグラフィによってレジストのパターンが形成された。その後、レジストによって被覆されていない部分の半導体膜14半導体膜14のうちセルの間に位置する部分が、硝酸を用いるエッチングにより除去された。5フォトリソグラフィによって、半導体膜14上にレジストが形成され、レジストの不要な部分が除去された。その上に、5nmの厚みを有するTi膜および30nmの厚みを有するPt膜が電子銃蒸着法により形成された。リフトオフ法により、レジストが除去され、電源電極15、出力電極16、論理設定電極18a~18d、および入力電極17a~17dを形成した。得られた不揮発論理回路20は、100マイクロメータ四方の入力電極17a~17dおよび10マイクロメートルの電極間隔を有していた。不揮発性論理回路20に、図4および図5に基づいて第1の状態~第4の状態から選択される1つの状態が書き込まれた。その後、電源電極15と出力電極16との間に0.1Vの電位差が印加され、電源電極15および出力電極16の間に流れる電流を基に、不揮発性論理回路20の抵抗値を算出した。図7は、第1の状態~第4の状態において算出された抵抗値を示す。図7から理解されるように、第1の状態または第4の状態では、不揮発論理回路20は高い抵抗値を有する。一方、第2の状態または第3の状態では、不揮発論理回路20は低い抵抗値を有する。本実施例では、制御電極12はSRO/Pt/Tiの積層膜を具備した。電極15~17は、Pt/Tiの積層膜を具備した。他の材料も用いられ得る。強誘電体膜13の材料の他の例は、SrBi,TaOxまたはBiTiOxである。半導体膜14の材料の他の例は、GaNまたはInGaZnOxである。"