リアルセルトランジスタを含み、前記リアルセルトランジスタにデータを保持するリアルメモリセルと、閾値電圧が互いに異なり、コントロールゲートが共通のリファレンスワード線に接続されるリファレンスセルトランジスタをそれぞれ含む複数のリファレンスメモリセルと、前記リファレンスメモリセルのいずれかである選択リファレンスメモリセルを示す情報を記憶する不揮発性の記憶部と、前記リアルメモリセルがアクセスされるときに、前記記憶部に記憶されている情報に応じて前記選択リファレンスメモリセルに対応する1つの選択信号を出力し、前記リファレンスセルトランジスタの閾値電圧を設定するときに、複数の前記リファレンスメモリセルにそれぞれ対応する複数の選択信号を出力するデコード部と、前記リファレンスメモリセルのドレインとリファレンスグローバルビット線との間に配置され、前記選択信号をそれぞれ受けてオンする複数のスイッチ回路と、前記リアルセルトランジスタのドレインおよび前記リファレンスグローバルビット線に接続され、前記リアルメモリセルがアクセスされるときに、前記リアルメモリセルに流れる電流値を前記選択リファレンスメモリセルに流れる電流値と比較し、前記リアルメモリセルに保持されているデータの論理を判定する読み出し部と、前記リアルメモリセルおよび前記リファレンスメモリセルのアクセスを制御するとともに、前記リファレンスセルトランジスタの閾値電圧を設定するときに、前記リファレンスワード線および前記リファレンスグローバルビット線をそれぞれ所定の電圧に設定する制御部とを備えていることを特徴とする半導体メモリ。前記デコード部は、前記リファレンスセルトランジスタの閾値電圧を設定するときに、パルスが互いに重複し、パルス幅が互いに異なる前記選択信号を生成することを特徴とする請求項1記載の半導体メモリ。前記デコード部は、前記リファレンスセルトランジスタの閾値電圧を設定するときに、前記複数のスイッチ回路を順にオンさせるために前記選択信号を順に出力し、前記制御部は、前記リファレンスセルトランジスタの閾値電圧を設定するときに、前記リファレンスグローバルビット線に設定する電圧を、オンするスイッチ回路毎に変更することを特徴とする請求項1記載の半導体メモリ。前記記憶部は、前記選択リファレンスメモリセルを示す情報が書き込まれる不揮発性メモリと、半導体メモリのパワーオンに応答して、前記不揮発性メモリから情報を読み出す読み出し回路と、読み出した情報をラッチし、ラッチした情報を出力するラッチ回路とを備えていることを特徴とする請求項1ないし請求項3のいずれか1項記載の半導体メモリ。前記デコード部は、前記読み出し部が動作するときに、前記スイッチ回路のいずれかをオンさせるために、前記記憶部に記憶されている情報に応じて複数の第1選択信号の1つを出力する第1デコーダと、前記リファレンスセルトランジスタの閾値電圧を設定するときに、複数の前記スイッチ回路をオンさせるために、パルス幅が互いに異なる複数の第2選択信号を出力する第2デコーダと、前記リファレンスセルトランジスタに設定された閾値電圧を確認するときに、前記スイッチ回路のいずれかをオンさせるため、前記リファレンスメモリセルを示すアドレス信号に応じて複数の第3選択信号の1つを出力する第3デコーダと、前記第1デコーダ、前記第2デコーダおよび前記第3デコーダの出力のオア論理を前記各選択信号として出力するオア回路とを備えていることを特徴とする請求項1ないし請求項4のいずれか1項記載の半導体メモリ。前記デコード部は、前記リファレンスセルトランジスタに設定された閾値電圧を確認するときに、前記複数のスイッチ回路を順にオンさせるために前記選択信号を順に出力することを特徴とする請求項1ないし請求項4のいずれか1項記載の半導体メモリ。前記リファレンスセルトランジスタに設定された閾値電圧を確認するための基準電圧を生成する基準電圧生成部と、前記リアルメモリセルがアクセスされるときに、前記リアルセルトランジスタのドレインを前記読み出し部に接続し、前記リファレンスセルトランジスタに設定された閾値電圧を確認するときに、前記基準電圧生成部からの前記基準電圧が供給される基準電圧線を前記読み出し部に接続する切り換えスイッチとを備えていることを特徴とする請求項1ないし請求項6のいずれか1項記載の半導体メモリ。前記リファレンスセルトランジスタに設定された閾値電圧を確認するための第1基準電圧と、前記第1基準電圧より高い第2基準電圧を生成する基準電圧生成部と、前記リファレンスセルトランジスタに設定された閾値電圧を確認するときに、前記各リファレンスメモリセルに流れる電流に応じて生成されるリファレンス電圧の値を前記第1基準電圧および前記第2基準電圧と比較し、前記リファレンス電圧の値が前記第1基準電圧と前記第2基準電圧との間にあるときに、前記選択リファレンスメモリセルを示す判定信号を出力する判定回路とを備えていることを特徴とする請求項1ないし請求項6のいずれか1項記載の半導体メモリ。マトリックス状に配置され、複数の前記リファレンスメモリセルの列を含むリファレンスメモリセルアレイを備え、前記リファレンスワード線は、前記リファレンスメモリセルの列毎に前記リファレンスセルトランジスタに接続され、前記リファレンスメモリセルの列の1つは、前記リアルメモリセルの読み出し動作で使用される少なくとも1つの前記リファレンスメモリセルを含み、前記リファレンスメモリセルの列の別の1つは、前記リアルメモリセルのベリファイ動作で使用される少なくとも1つの前記リファレンスメモリセルを含み、前記読み出し動作および前記ベリファイ動作で使用されない前記リファレンスメモリセルの前記リファレンスセルトランジスタのソースおよびドレインの少なくとも一方は、配線に接続されることなくオープン状態に設定されることを特徴とする請求項1ないし請求項8のいずれか1項記載の半導体メモリ。マトリックス状に配置され、複数の前記リファレンスメモリセルの列を含むリファレンスメモリセルアレイと、前記リファレンスメモリセルの列毎に前記リファレンスセルトランジスタに接続される前記リファレンスワード線を駆動するドライバと前記ドライバに供給する正電圧および負電圧を生成する電圧生成部とを備え、前記リファレンスメモリセルの列の1つは、前記リアルメモリセルの読み出し動作で使用される少なくとも1つの前記リファレンスメモリセルを含み、前記リファレンスメモリセルの列の別の1つは、前記リアルメモリセルのベリファイ動作で使用される少なくとも1つの前記リファレンスメモリセルを含み、前記読み出し動作で使用される前記リファレンスメモリセルがアクセスされるとき、前記ドライバは、前記読み出し動作で使用される前記リファレンスメモリセルの前記リファレンスセルトランジスタに接続される前記リファレンスワード線を前記正電圧に設定するときに、前記ベリファイ動作で使用される前記リファレンスメモリセルの前記リファレンスセルトランジスタに接続される前記リファレンスワード線を前記負電圧に設定し、前記ベリファイ動作で使用される前記リファレンスメモリセルがアクセスされるとき、前記ドライバは、前記ベリファイ動作で使用される前記リファレンスメモリセルの前記リファレンスセルトランジスタに接続される前記リファレンスワード線を前記正電圧に設定するときに、前記読み出し動作で使用される前記リファレンスメモリセルの前記リファレンスセルトランジスタに接続される前記リファレンスワード線を前記負電圧に設定することを特徴とする請求項1ないし請求項8のいずれか1項記載の半導体メモリ。リアルセルトランジスタを含み、前記リアルセルトランジスタにデータを保持するリアルメモリセルと、コントロールゲートが共通のリファレンスワード線に接続され、ドレインが互いに異なるリファレンスビット線に接続されるリファレンスセルトランジスタをそれぞれ含む複数のリファレンスメモリセルとを含む半導体メモリの製造方法であって、試験回路により、前記リファレンスワード線に書き込み電圧を与え、前記ドレインに互いに異なるパルス幅の書き込み信号を与えて、前記リファレンスセルトランジスタの閾値電圧を互いに異なる値に設定し、前記試験回路により、前記リファレンスセルトランジスタの閾値電圧を期待値とそれぞれ比較し、前記試験回路により、閾値電圧が前記期待値に設定されている前記リファレンスメモリセルの1つを、前記リアルメモリセルがアクセスされるときにリファレンス電圧を生成する選択リファレンスメモリセルとして設定することを特徴とする半導体メモリの製造方法。前記半導体メモリは、前記選択リファレンスメモリセルを示す情報を記憶する不揮発性の記憶部と、前記リアルメモリセルがアクセスされるときに、前記記憶部に記憶されている情報に応じて前記選択リファレンスメモリセルに対応する1つの選択信号を出力するデコード部と、前記選択信号をそれぞれ受けてオンし、前記リファレンスメモリセルを前記リアルメモリセルに保持されているデータの論理を判定する読み出し部に接続する複数のスイッチ回路とを備え、前記選択リファレンスメモリセルの設定は、前記選択リファレンスメモリセルを示す情報を前記記憶部に書き込むことで行われることを特徴とする請求項11記載の半導体メモリの製造方法。1つのリファレンスメモリセルを使用してリファレンス電圧が設定されるとき、半導体メモリの製造条件が変動するとリファレンスセルトランジスタを最適な閾値電圧に設定できないおそれがある。これは、1回の書き込み動作によるリファレンスセルトランジスタの閾値電圧の増加量が、半導体メモリの製造条件が変動して変化するためである。このため、リファレンスセルトランジスタを最適な閾値電圧に設定するためには、リファレンスメモリセルの書き込み動作における閾値電圧の増加量を変えながら、消去動作および書き込み動作を繰り返し実行しなくてはならない。あるいは、書き込み動作における閾値電圧の増加量を小さくして多くの回数の書き込み動作を実行しなくてはならない。この結果、リファレンスセルトランジスタの閾値電圧を設定するための試験時間は増加し、試験のアルゴリズムは複雑になる。すなわち、試験コストは増加し、半導体メモリの製造コストは増加する。本発明の目的は、リファレンスセルトランジスタの閾値電圧を設定するための試験時間を短縮することである。本発明の半導体メモリの一形態では、半導体メモリは、リアルセルトランジスタを含み、リアルセルトランジスタにデータを保持するリアルメモリセルと、閾値電圧が互いに異なり、コントロールゲートが共通のリファレンスワード線に接続されるリファレンスセルトランジスタをそれぞれ含む複数のリファレンスメモリセルと、リファレンスメモリセルのいずれかである選択リファレンスメモリセルを示す情報を記憶する不揮発性の記憶部と、リアルメモリセルがアクセスされるときに、記憶部に記憶されている情報に応じて選択リファレンスメモリセルに対応する1つの選択信号を出力し、リファレンスセルトランジスタの閾値電圧を設定するときに、複数のリファレンスメモリセルにそれぞれ対応する複数の選択信号を出力するデコード部と、リファレンスメモリセルのドレインとリファレンスグローバルビット線との間に配置され、選択信号をそれぞれ受けてオンする複数のスイッチ回路と、リアルセルトランジスタのドレインおよびリファレンスグローバルビット線に接続され、リアルメモリセルがアクセスされるときに、リアルメモリセルに流れる電流値を選択リファレンスメモリセルに流れる電流値と比較し、リアルメモリセルに保持されているデータの論理を判定する読み出し部と、リアルメモリセルおよびリファレンスメモリセルのアクセスを制御するとともに、リファレンスセルトランジスタの閾値電圧を設定するときに、リファレンスワード線およびリファレンスグローバルビット線をそれぞれ所定の電圧に設定する制御部とを有している。本発明の半導体メモリの製造方法の一形態では、リアルセルトランジスタを含み、前記リアルセルトランジスタの閾値電圧に応じてデータを保持するリアルメモリセルと、コントロールゲートが共通のリファレンスワード線に接続され、ドレインが互いに異なるビット線に接続されるリファレンスセルトランジスタをそれぞれ含む複数のリファレンスメモリセルとを含む半導体メモリを製造するときに、試験回路は、前記リファレンスワード線に書き込み電圧を与え、前記ドレインに互いに異なるパルス幅の書き込み信号を与えて、前記リファレンスセルトランジスタの閾値電圧を互いに異なる値に設定し、前記リファレンスセルトランジスタの閾値電圧を期待値とそれぞれ比較し、閾値電圧が前記期待値に設定されている前記リファレンスメモリセルの1つを、前記リアルメモリセルがアクセスされるときにリファレンス電圧を生成する選択リファレンスメモリセルとして設定する。半導体メモリの製造条件が変動するときにも、少ない回数の書き込み動作で、リファレンスセルトランジスタを最適な閾値電圧に設定できる。この結果、リファレンスセルトランジスタの閾値電圧を設定するための試験時間を短縮でき、半導体メモリの試験コストおよび製造コストを削減できる。以下、図面を用いて実施形態を説明する。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。図1は、一実施形態における半導体メモリMEMの例を示している。例えば、半導体メモリMEMは、フラッシュメモリ等の不揮発性半導体メモリである。半導体メモリMEMは、リアルメモリセルMC、n個のリファレンスメモリセルRMCRMC1、RMC2、、RMCn、制御部CNTU、スイッチ部CNU、読み出し部RDU、デコード部RYDECおよび記憶部MUを有している。リアルメモリセルMCは、例えば、コントロールゲートがリアルワード線WLに接続され、ドレインがリアルビット線BLに接続され、ソースがソース線SLに接続されるリアルセルトランジスタCTを有し、リアルセルトランジスタCTの閾値電圧に応じてデータを保持する。例えば、リアルセルトランジスタCTは、フローティングゲートを有しており、閾値電圧は、フローティングゲートに注入される電子の量に応じて設定される。なお、半導体メモリMEMが複数のリアルメモリセルMCを有するとき、各リアルメモリセルMCは、トランジスタ等のスイッチ回路を介して読み出し部RDUに接続される。リファレンスメモリセルRMCは、閾値電圧が互いに異なるリファレンスセルトランジスタRCTRCT1、RCT2、、RCTnをそれぞれ有している。リファレンスセルトランジスタRCTは、コントロールゲートが共通のリファレンスワード線RWLに接続され、ソースが共通のリファレンスソース線RSLに接続され、ドレインがリファレンスビット線RBLRBL1、RBL2、、RBLnにそれぞれ接続されている。リファレンスメモリセルRMCのいずれかは、リアルメモリセルMCがアクセスされるときに、読み出し部RDUに接続される選択リファレンスメモリセルとして動作する。この例では、丸印を付けたリファレンスメモリセルRMC1が選択リファレンスメモリセルとして動作する。例えば、リアルメモリセルMCは、読み出し動作、書き込み動作における書き込みベリファイ動作または消去動作における消去ベリファイ動作のいずれかにおいてアクセスされる。読み出し動作は、リアルメモリセルMCに保持されているデータを読み出す動作である。書き込み動作は、リアルメモリセルMCを論理0に設定する動作であり、書き込み動作により、リアルセルトランジスタCTの閾値電圧は高くなる。消去動作は、リアルメモリセルMCを論理1に設定する書き込む動作であり、消去動作により、リアルセルトランジスタCTの閾値電圧は低くなる。書き込みベリファイ動作および消去ベリファイ動作は、リアルセルトランジスタCTの閾値電圧を確認する動作である。接続部CNUは、リファレンスメモリセルRMCにそれぞれ対応するn個のスイッチ回路SWSW1、SW2、、SWnを有している。例えば、各スイッチ回路SWは、選択信号RYDRYD1、RYD2、、RYDnをゲートで受けるトランジスタを有している。スイッチ回路SW1は、選択信号RYD1を受けているときにリファレンスセルトランジスタRCT1のドレインをリファレンスグローバルビット線RGBLに接続する。スイッチ回路SW2は、選択信号RYD2を受けているときにリファレンスセルトランジスタRCT2のドレインをリファレンスグローバルビット線RGBLに接続する。スイッチ回路SWnは、選択信号RYDnを受けているときにリファレンスセルトランジスタRCTnのドレインをリファレンスグローバルビット線RGBLに接続する。制御部CNTUは、例えば、リアルメモリセルMCおよびリファレンスメモリセルRMCのアクセスを制御する。制御部CNTUは、リファレンス書き込み動作を実行するときに、リファレンスワード線RWLおよびリファレンスグローバルビット線RGBLをそれぞれ所定の電圧に設定し、リファレンスソース線RSLを接地電圧に設定する。リファレンス書き込み動作は、複数のリファレンスセルトランジスタRCTの閾値電圧を高くするための動作である。リファレンスグローバルビット線RGBLに設定された電圧は、複数のスイッチ回路SWのオンにより、複数のリファレンスセルトランジスタRCTのドレインに供給される。読み出し部RDUは、リアルビット線BLを介してリアルセルトランジスタCTのドレインに接続される入力端子と、リファレンスグローバルビット線RGBLおよびスイッチ部CNUを介してリファレンスセルトランジスタRCTのドレインに接続される入力端子とを有している。読み出し部RDUは、リアルメモリセルMCがアクセスされるときに、リアルメモリセルMCに流れる電流値を、選択リファレンスメモリセルこの例ではRMC1に流れる電流値と比較する。そして、読み出し部RDUは、比較結果に基づいてリアルメモリセルMCに保持されているデータの論理を判定し、あるいはリアルセルトランジスタCTの閾値電圧を判定し、判定結果をデータ信号DTの論理として出力する。記憶部MUは、選択リファレンスメモリセルRMC1を示す情報を記憶し、記憶している情報をデコード部RYDOUTに出力する。例えば、記憶部MUは、情報を記憶するために、リアルメモリセルMCと同様の不揮発性メモリセルを含んで形成され、あるいはヒューズ回路を含んで形成される。デコード部RYDECは、例えば、制御部CNTUによる制御を受けて、選択信号RYDRYD1、RYD2、、RYDnの少なくともいずれかを出力する。デコード部RYDECは、リアルメモリセルMCがアクセスされるときに、記憶部MUに記憶されている情報に応じて選択リファレンスメモリセルRMC1に対応する選択信号RYD1を出力する。また、デコード部RYDECは、リファレンス書き込み動作が実行されるときに、複数のリファレンスメモリセルRMCに対応する複数の選択信号RYDを出力する。この実施形態では、制御部CNTUおよびデコード部RYDECの動作により、1回のリファレンス書き込み動作で複数のリファレンスセルトランジスタRCTの閾値電圧が変更される。例えば、リファレンス書き込み動作は、試験モード中に行われる。リファレンス書き込み動作では、選択信号RDYの出力期間をそれぞれ変え、スイッチ回路SWのオン期間をそれぞれ変えることで、リファレンスセルトランジスタRCTのドレインに電圧が印加される期間が互いに相違される。これにより、リファレンスセルトランジスタRCTの閾値電圧は互いに相違する。あるいは、選択信号RDYの出力期間を重複せずに互いにずらして設定し、リファレンスグローバルビット線RGBLの電圧をリファレンスメモリセルRMC毎に変えることで、リファレンスセルトランジスタRCTの閾値電圧は互いに相違可能である。この後、閾値電圧が異なる複数のリファレンスメモリセルRMCの中から、読み出し部RDUの動作のために最適な電流を生成可能な選択リファレンスメモリセルこの例ではRMC1が選択される。閾値電圧が所望の値に到達していないとき、リファレンス書き込み動作が再度実行される。例えば、リファレンスセルトランジスタRCTの閾値電圧の確認は、半導体メモリMEMに接続される試験装置により、リファレンスグローバルビット線RGBLの電圧または電流をモニタすることにより行われる。あるいは、半導体メモリMEMの内部に、リファレンスセルトランジスタRCTの閾値電圧を計測する試験回路を形成してもよい。選択リファレンスメモリセルRMC1を示す情報は、例えば、試験モード中に記憶部MUに記憶される。図2は、図1に示したリファレンスセルトランジスタRCTのリファレンス書き込み動作における閾値電圧の変化の例を示している。この例では、リファレンスメモリセルRMCの数は4つにしている。電流IDSは、リファレンスセルトランジスタRCTのソース、ドレイン間を流れる電流を示している。値VGは、リファレンスセルトランジスタRCTのゲートに印加される電圧を示している。例えば、リファレンスセルトランジスタRCTの閾値電圧は、電流IDSが値ILより大きく値IHより小さいときのリファレンスセルトランジスタRCTのゲート電圧で表される。値VRは、最適な閾値電圧の期待値を示している。期待値VRを有するリファレンスメモリセルRMCは、半導体メモリMEMの試験工程において、選択リファレンスメモリセルRMCとして選択される。閾値電圧の変化の度合いは、半導体メモリMEMの製造条件の変動により相違する。特性PRCminは、閾値電圧が変化しにくい半導体メモリMEMが製造されたときの例を示す。特性PRCtypは、標準の半導体メモリMEMが製造されたときの例を示す。特性PRCmaxは、閾値電圧が変化しやすい半導体メモリMEMが製造されたときの例を示している。括弧で示した数字は、リファレンス書き込み動作の回数を示している。例えば、特性PRCminは、配線の抵抗値や拡散層の抵抗値が高いとき、あるいは、リファレンスセルトランジスタRCTのフローティングゲートとチャネル領域との間の絶縁膜が厚いときに発生しやすい。反対に、特性PRCmaxは、配線の抵抗値や拡散層の抵抗値が低いとき、あるいは、リファレンスセルトランジスタRCTのフローティングゲートとチャネル領域との間の絶縁膜が薄いときに発生しやすい。この例では、試験工程において、リファレンスセルトランジスタRCTのソース、ドレイン間を流れる電流IDSが値IH、ILの間にあるリファレンスメモリセルRMCが、閾値電圧が最適の選択リファレンスメモリセルとして選択される。図2において、選択リファレンスメモリセルとして選択されるリファレンスメモリセルRMCの特性は、太線で示している。例えば、特性PRCminでは、図1に示した制御部CNTUは、5回目のリファレンス書き込み動作後のベリファイ動作において、閾値電圧が最も低いリファレンスメモリセルRMCを選択リファレンスメモリセルとして選択する。特性PRCtypでは、制御部CNTUは、3回目のリファレンス書き込み動作後のベリファイ動作において、閾値電圧が2番目に低いリファレンスメモリセルRMCを選択リファレンスメモリセルとして選択する。特性PRCmaxでは、制御部CNTUは、2回目のリファレンス書き込み動作後のベリファイ動作において、閾値電圧が2番目に高いリファレンスメモリセルRMCを選択リファレンスメモリセルとして選択する。そして、制御部CNTUにより、選択リファレンスメモリセルRMCを示す情報が記憶部MUに書き込まれることで、半導体メモリMEMが製造される。このように、図2は、半導体メモリMEMの製造方法の例を示している。この実施形態では、複数のリファレンスセルトランジスタRCTの閾値電圧が少しずつずれるようにリファレンス書き込み動作が実行される。このため、1回のリファレンス書き込み動作による閾値電圧の変化量が大きいときにも、最適な閾値電圧を有するリファレンスメモリセルRMCを選択できる。特に、半導体メモリMEMの製造条件が変動しても、常に最適な閾値電圧を有するリファレンスメモリセルRMCを選択できる。この結果、リファレンスメモリセルRMCの特性不良により、半導体メモリMEMの歩留が低下することを防止できる。図3は、1つのリファレンスメモリセルRMCを有する半導体メモリにおけるリファレンスセルトランジスタRCTの閾値電圧の変化の例を示している。図2と同じ要素、符号については、詳細な説明は省略する。この例では、制御部CNTUは、閾値電圧の変化率の小さい特性PRCminでは、最適な閾値電圧を有する選択リファレンスメモリセルRMC太線を選択できる。一方、制御部CNTUは、他の特性PRCtyp、PRCmaxでは、選択リファレンスメモリセルRMCを選択できない。例えば、特性PRCtypでは、5回目のリファレンス書き込み動作後の閾値電圧が期待値VRを超えてしまう。特性PRCmaxでは、4回目のリファレンス書き込み動作後の閾値電圧が期待値VRを超えてしまう。このため、半導体メモリMEMは、不良品として扱われる。この場合、リファレンスメモリセルRMCの特性不良により、半導体メモリMEMの歩留は低下する。あるいは、制御部CNTUは、消去動作を実行後、閾値電圧の変化量を小さくして、最初からリファレンス書き込み動作を実行しなくてはならない。このように、1つのリファレンスメモリセルRMCを用いて閾値電圧が設定される半導体メモリMEMでは、製造条件が変動するとリファレンスセルトランジスタRCTを最適な閾値電圧に設定できないおそれがある。あるいは、リファレンス書き込み動作における閾値電圧の増加量を変化させて、消去動作および書き込み動作を繰り返し実行しなくてはならない。または、リファレンス書き込み動作における閾値電圧の増加量を小さくして多くの回数の書き込み動作を実行しなくてはならない。さらに、閾値電圧の増加量を変えるときには、その情報をその後に試験される半導体メモリMEMの試験条件にフィードバックする必要があり、閾値電圧の増加量の管理が必要になる。この結果、リファレンスセルトランジスタRCTの閾値電圧を設定するための試験時間は増加し、試験のアルゴリズムは複雑になる。すなわち、試験コストは増加し、半導体メモリMEMの製造コストは増加する。以上、この実施形態では、複数のリファレンスメモリセルRMCの閾値電圧が少しずつずらして設定されるため、1回のリファレンス書き込み動作で変化する閾値電圧の増加量を大きくできる。これにより、少ない回数のリファレンス書き込み動作でも、複数のリファレンスメモリセルRMCから最適な選択リファレンスメモリセルを選択できる。すなわち、リファレンスメモリセルRMCの閾値電圧を設定するために、書き込み動作、ベリファイ動作および消去動作を何度も繰り返す必要がなくなる。この結果、リファレンスメモリセルRMCの閾値電圧を設定するための試験時間を短縮でき、半導体メモリMEMの試験コストおよび製造コストを削減できる。また、閾値電圧が少しずつずれたリファレンスメモリセルRMCから選択リファレンスメモリセルを選択するため、試験時間が短縮されても、高い精度で選択リファレンスメモリセルの閾値電圧を設定できる。したがって、リアルメモリセルMCに保持されているデータの読み出しマージンやベリファイマージンが劣化することはない。図4は、別の実施形態における半導体メモリMEMの例を示している。例えば、半導体メモリMEMは、NOR型のフラッシュメモリであり、外部端子を介して電源電圧VDDおよび接地電圧VSSを受けて動作する。半導体メモリMEMは、クロック信号CLKに同期して動作するが、クロック信号CLKに非同期で動作してもよい。半導体メモリMEMは、ステートマシーンSTM、アドレスバッファABUF、データバッファDBUF、アドレスカウンタACOUNT、電圧生成部VGEN、基準電圧生成部STDVGEN、リアルメモリセルアレイARY、リアルロウデコーダXDEC、リアルカラムデコーダYDEC、リファレンスメモリセルアレイRARY、リファレンスカラムデコーダRYDEC、情報記憶部INFMおよびセンスアンプSAを有している。ステートマシーンSTMは、コマンドデコーダCDEC、試験レジスタTSTREG、ステートレジスタSTREG、ステートデコーダSTDEC、オシレータOSCおよびタイマーTIMERを有している。コマンドデコーダCDECは、クロック信号CLKに同期して複数ビットを有する制御信号CNTを受け、制御信号CNTが示す動作コマンドを認識するために制御信号CNTをデコードする。コマンドデコーダCDECは、制御信号CNTに応じて、動作コマンド読み出しコマンド、書き込みコマンド、消去コマンドおよび試験コマンドを認識する。コマンドデコーダCDECは、デコード結果に応じてステートレジスタSTREGの動作を制御するための動作制御信号を出力する。例えば、制御信号CNTは、チップイネーブル信号、ライトイネーブル信号およびアウトプットイネーブル信号を含む。また、コマンドデコーダCDECは、制御信号CNTが試験コマンドを示すときに、制御信号CNTとともに供給されるアドレス信号ADおよびデータ信号DINの少なくともいずれかに応じて複数の試験モードの1つを認識する。コマンドデコーダCDECは、認識した試験モードに応じてステートレジスタSTREGおよび試験レジスタTSTREGに試験制御信号を出力する。ステートマシーンSTMは、試験モードが認識されてから試験モードが終了するまで試験回路として動作する。そして、試験モード中に、半導体メモリMEMのBISTBuiltinSelfTestが自動的に実施され、リファレンスメモリセルRMC図7の閾値電圧が設定される。なお、試験モードは、半導体メモリMEMの試験工程において、半導体メモリMEMを製造するためにエントリされる。試験レジスタTSTREGは、コマンドデコーダCDECからの試験制御信号に応じて値が設定される複数ビットの記憶部例えば、ラッチ回路を有している。試験レジスタTSTREGは、試験モード中に、記憶部に保持されている論理値に対応する論理を有する電圧調整信号VADJおよびタイミング調整信号TADJを出力する。なお、電圧の調整およびタイミングの調整が不要なときには、試験レジスタTSTREGは形成されなくてもよい。ステートレジスタSTREGは、コマンドデコーダCDECにより認識される動作コマンドおよび試験コマンドに対応して、半導体メモリMEMのアクセス動作および試験動作を実行するためのパラメータをそれぞれ記憶している。ステートレジスタSTREGは、コマンドデコーダCDECからの動作制御信号または試験制御信号に対応するパラメータをステートデコーダSTDECに出力する。ステートデコーダSTDECは、例えば、リアルメモリセルMC図6およびリファレンスメモリセルRMC図7のアクセスを制御する制御部として動作する。また、ステートデコーダSTDECは、試験モード中に、リファレンスセルトランジスタRCTの閾値電圧を設定するときに、図7に示すリファレンスワード線RWLおよびリファレンスグローバルビット線RGBLをそれぞれ所定の電圧に設定する制御部として動作する。ステートデコーダSTDECは、ステートレジスタSTREGからのパラメータに応じて、複数のタイミング信号および複数の制御信号を出力する。タイミング信号は、センスアンプイネーブル信号ENSA、ENSAB、EN、電圧イネーブル信号ENV、複数のデコードイネーブル信号ENDECおよびスタート信号STA等を含む。センスアンプイネーブル信号ENSA、ENSAB、ENは、センスアンプSAの動作タイミングを決めるために生成される。電圧イネーブル信号ENVは、電圧生成部VGENの動作タイミングを決めるために生成される。複数のデコードイネーブル信号ENDECは、リアルロウデコーダXDEC、リアルカラムデコーダYDEC、リファレンスカラムデコーダRYDEC、情報記憶部INFMおよびアドレスカウンタACOUNT等の動作タイミングを決めるためにそれぞれ生成される。スタート信号STAは、タイマーTIMERの動作を開始するために生成される。ステートデコーダSTDECから出力される制御信号は、電圧設定信号V1、V2、VSETおよびカウンタ信号COUNT等を含む。電圧設定信号V1、V2は、基準電圧生成部STDVGENが生成する基準電圧VXREFの値を決めるために生成される。電圧設定信号VSETは、電圧生成部VGENが生成する電圧値を決めるために生成される。カウンタ信号COUNTは、タイマーTIMERの動作時間を決めるために生成される。オシレータOSCは、クロック信号CLKとは独立な周波数をもった内部クロック信号ICLKを生成する。タイマーTIMERは、スタート信号STAに応答して内部クロック信号ICLKのパルスをカウントするカウンタを有している。タイマーTIMERは、カウンタ値がカウンタ信号COUNTを示す値に到達したときに終了信号ENDを出力し、カウンタをリセットする。試験モード中、タイマーTIMERは、計測時間を調整するために、タイミング調整信号TADJの論理に応じて、カウンタ値の初期値を増減可能である。なお、タイミング調整信号TADJは、内部クロック信号ICLKの周波数を変更するために、オシレータOSCに供給されてもよい。アドレスバッファABUFは、読み出し動作時、書き込み動作時および消去動作時に、クロック信号CLKに同期してアドレス信号ADを受け、受けたアドレス信号ADをアドレスカウンタACOUNTに出力する。また、アドレスバッファABUFは、半導体メモリMEMの試験が実行されるときに、受けたアドレス信号ADをコマンドデコーダCDECに出力する。アドレスカウンタACOUNTは、読み出し動作時および書き込み動作に、アドレスバッファABUFから供給されるアドレス信号ADを、リアルロウデコーダXDEC、リアルカラムデコーダYDECおよびリファレンスカラムデコーダRYDECに出力する。アドレスカウンタACOUNTは、消去動作時に、ステートデコーダSTDECからの制御信号に応答して動作する。具体的には、アドレスカウンタACOUNTは、アドレスバッファABUFから供給されるアドレス信号ADに基づいて、セクタ等の1つの消去単位である所定のメモリ領域を示すアドレス信号を順に生成する。データバッファDBUFは、読み出し動作時に、センスアンプSAから出力される読み出しデータDOUTをデータ端子I/Oに出力する。例えば、データ端子I/Oは32ビットである。なお、ベリファイ動作時にセンスアンプSAから出力される読み出しデータDOUTは、ステートレジスタSTREGに供給される。ベリファイ動作は、書き込み動作および消去動作において、メモリセルのセルトランジスタの閾値電圧が正しい値に設定されたか否かを確認するために実行される。後述するように、ベリファイ動作は、書き込みベリファイ動作PGMV、消去ベリファイ動作ERSV、書き戻しベリファイ動作REPGMV、プリ書き込みベリファイ動作PPGMVのいずれかである。また、データバッファDBUFは、メモリセルアレイARYに形成されるリアルメモリセルMCに論理0を書き込む書き込み動作時に、データ端子I/Oに供給される書き込みデータ信号をデータ信号DINとして出力する。なお、上述したように、データバッファDBUFは、半導体メモリMEMの試験時に、試験モードを認識するためにデータ信号を受ける。電圧生成部VGENは、高電圧および負電圧を生成する複数のポンプ回路を有している。生成される高電圧は、図5に示すワード線ドライバWLDRV、リファレンスワード線ドライバRWLDRV、情報記憶部INFM、リアルカラムデコーダYDECおよびリファレンスカラムデコーダRYDECに供給される。生成される負電圧は、ワード線ドライバWLDRV、リファレンスワード線ドライバRWLDRVおよび情報記憶部INFMに供給される。電圧生成部VGENは、ステートデコーダSTDECからの電圧設定信号VSETに応じて、生成する電圧の値を決める。なお、試験モード中、電圧生成部VGENが生成する電圧の値は、電圧調整信号VADJに応じて微調整可能である。基準電圧生成部STDVGENは、試験モード中に動作し、リファレンスメモリセルRMCのセルトランジスタの閾値電圧を確認するために使用される基準電圧VXREFを生成する。基準電圧VXREFの値は、電圧設定信号V1を受けるときと、電圧設定信号V2を受けるときとで異なる。リアルメモリセルアレイARYは、半導体メモリMEMが搭載されるシステムSYS図35で使用するデータおよびプログラムの少なくともいずれかを記憶する複数の不揮発性のリアルメモリセルMC図6を有している。リファレンスメモリセルアレイRARYは、リアルメモリセルMCが記憶しているデータの論理を判定するときにアクセスされる複数の不揮発性のリファレンスメモリセルRMC図7を有している。リアルメモリセルアレイARY、リファレンスメモリセルアレイRARY、リアルロウデコーダXDEC、リアルカラムデコーダYDEC、リファレンスカラムデコーダRYDECの例は、図5から図7に示す。情報記憶部INFMは、複数の不揮発性の選択メモリセルSMC図9を有している。情報記憶部INFMは、選択メモリセルSMCに記憶されている論理を示す複数ビットのリファレンス選択情報REFSELをリファレンスカラムデコーダRYDECに出力する。選択メモリセルSMCに保持される論理は、試験モード中に書き込まれる。選択メモリセルSMCに保持されている論理は、半導体メモリMEMのパワーオン時の初期化シーケンスにおいて読み出され、リファレンス選択情報REFSELとして出力される。情報記憶部INFMの例は、図9に示す。例えば、情報記憶部INFMは、リファレンスメモリセルRMCのいずれかである選択リファレンスメモリセルを示す情報を記憶する不揮発性の記憶部として動作する。センスアンプSAは、通常動作モード中に、グローバルビット線GBLからリアルメモリセルMCに流れる電流を、リファレンスグローバルビット線RGBLからリファレンスメモリセルRMCに流れる電流と比較する。通常動作モードは、半導体メモリMEMが搭載されるシステムがリアルメモリセルアレイARYをアクセスする動作モードである。そして、センスアンプSAは、例えば、リアルメモリセルMCに保持されている論理閾値電圧を判定し、読み出しデータDOUTとして出力する。実際には、図8に示すように、センスアンプSAは、グローバルビット線GBLを流れる電流に応じて生成される読み出し電圧VRDを、リファレンスグローバルビット線RGBLに流れる電流に応じて生成されるリファレンス電圧VREFと比較する。センスアンプSAは、試験動作モード中に、リファレンスグローバルビット線RGBLからリファレンスメモリセルRMCに流れる電流に応じて生成されるリファレンス電圧VREFを、基準電圧VXREFと比較する。そして、センスアンプSAは、リファレンスメモリセルRMCのセルトランジスタの閾値電圧を判定し、判定結果を読み出しデータDOUTとして出力する。読み出しデータDOUTは、試験モード中にステートレジスタSTREGに供給される。図5は、図4に示したリアルメモリセルアレイARYおよびリファレンスメモリセルアレイRARYのレイアウトの例を示している。リアルメモリセルアレイARYは、図5の縦方向に配列された複数のセクタSECSEC0-SEC15を有している。なお、セクタSECの数は、16個に限定されない。セクタSEC0-SEC15は、データ端子I/O0-I/O31毎に、共通のリアルグローバルビット線GBLGBL0-GBL31を介してセンスアンプSAに接続されている。リアルメモリセルアレイARYにおける図5の上側には、リアルカラムデコーダYDECが配置されている。リアルカラムデコーダYDECは、例えば、アドレス信号ADの下位ビットであるカラムアドレス信号をデコードし、カラム選択信号YD図7を出力する。なお、リアルカラムデコーダYDECは、リアルメモリセルアレイARYとセンスアンプSAの間に配置されてもよい。図5の例においてリアルロウデコーダXDECは、リアルワード線デコーダXDECWLとリアルソース線デコーダXDECSLを有している。リアルメモリセルアレイARYにおける図5の左側には、リアルソース線デコーダXDECSLおよびリアルソース線ドライバSLDRVが配置されている。リアルメモリセルアレイARYにおける図5の右側には、リアルワード線デコーダXDECWLおよびリアルワード線ドライバWLDRVが配置されている。リアルソース線ドライバSLDRVおよびリアルワード線ドライバWLDRVは、リアルソース線デコーダXDECSLおよびリアルワード線デコーダXDECWLによるロウアドレス信号のデコード結果にそれぞれ応じて駆動される。例えば、ロウアドレス信号は、図4に示したアドレス信号ADの上位ビットである。リファレンスメモリセルアレイRARYは、データ端子I/O0-I/O31毎に、リファレンスグローバルビット線RGBLRGBL0-RGBL31を介してセンスアンプSAに接続されている。リファレンスメモリセルアレイRARYにおける図5の下側には、リファレンスカラムデコーダRYDECが配置されている。リファレンスカラムデコーダRYDECは、カラムアドレス信号または情報記憶部INFMからのリファレンス選択情報REFSELに応じて、リファレンスカラム選択信号RYD図7を出力する。なお、リファレンスカラムデコーダRYDECは、リファレンスモリセルアレイRARYとセンスアンプSAの間に配置されてもよい。例えば、リファレンスカラムデコーダRYDECは、リアルメモリセルMCがアクセスされるときに、情報記憶部INFMに記憶されている情報に応じて選択リファレンスメモリセルRMCに対応する1つのカラム選択信号RYDを出力するデコード部として動作する。また、例えば、リファレンスカラムデコーダRYDECは、リファレンスセルトランジスタRCTの閾値電圧を設定するときに、複数のリファレンスメモリセルRMCにそれぞれ対応する複数の選択信号RYDを出力するデコード部として動作する。リファレンスメモリセルアレイRARYにおける図5の左側には、リファレンスソース線ドライバRSLDRVが配置されている。リファレンスメモリセルアレイRARYにおける図5の右側には、リファレンスワード線ドライバRWLDRVが配置されている。リファレンスソース線ドライバRSLDRVおよびリファレンスワード線ドライバRWLDRVは、図4に示したステートデコーダSTDECからの制御信号に応じて駆動される。図5では、センスアンプSAは、リアルメモリセルアレイARYおよびリファレンスメモリセルアレイRARYの間に配置され、リファレンスメモリセルアレイRARYは、データ端子I/O0-I/O31に対応して設けられている。すなわち、32本のリファレンスグローバルビット線RGBL0-RGBL32が配線されている。しかしながら、例えば、リアルメモリセルアレイARYおよびリファレンスメモリセルアレイRARYは、図5の縦方向に互いに隣接して配置され、センスアンプSAは、リファレンスメモリセルアレイRARYの下側に配置されてもよい。また、リファレンスメモリセルアレイRARYは、データ端子I/O0-I/O31に共通に設けられてもよい。すなわち、1本のリファレンスグローバルビット線RGBLを32個のセンスアンプSAに共通に接続してもよい。図6は、図5に示したリアルメモリセルアレイARYの例を示している。例えば、図6は、図5に示したセクタSECの1つにおいて、1つのデータ端子I/Oに対応する領域を示している。リアルメモリセルアレイARYは、マトリックス状に配置される複数のリアルメモリセルMCリアルセルトランジスタCTを有している。リアルメモリセルMCは、nMOSトランジスタの構造を有しており、電子を蓄積するフローティングゲートおよびコントロールゲートを有している。なお、リアルメモリセルMCは、フローティングゲートの代わりに、電子が所定の場所に蓄積されるトラップゲートを用いて形成されてもよい。図6の横方向に並ぶリアルメモリセルMCの列は、コントロールゲートをリアルワード線WLWL0-WL255のいずれかに接続している。図6の縦方向に並ぶリアルメモリセルMCの列は、ドレインをリアルビット線BLBL0-BL15のいずれかに接続し、ソースを共通のソース線SLに接続している。なお、リアルワード線WLの数は256本に限定されず、リアルビット線BLの数は16本に限定されない。リアルワード線ドライバWLRVは、リアルロウデコーダXDECから出力されるロウデコード信号X0-X255に応じて、リアルワード線WL0-WL255を駆動する。リアルソース線ドライバSLDRVは、リアルロウデコーダXDECから出力されるロウデコード信号XAに応じてソース線SLを駆動する。ロウデコード信号XAは、セクタSECを選択するためのロウアドレス信号セクタアドレス信号の論理を用いて生成される。リアルビット線BL0-BL15は、カラムスイッチCSWおよびセクタスイッチSSWを介してグローバルビット線GBLに接続されている。例えば、カラムスイッチCSWおよびセクタスイッチSSWは、nMOSトランジスタである。カラムスイッチCSWは、リアルカラムデコーダYDECにより生成されるカラム選択信号YDYD0-YD15をゲートで受けて動作する。カラム選択信号YD0-YD15の1つは、カラムアドレス信号の論理に応じてハイレベルに設定される。カラム選択信号YD0-YD15は、データ端子I/O0-I/O15にそれぞれ対応する領域に共通の信号である。セクタスイッチSSWは、リアルロウデコーダXDECにより生成されるセクタ選択信号SECYをゲートで受けて動作する。セクタ選択信号SECYは、図5に示したセクタSEC0-SEC15毎に生成され、ロウアドレス信号セクタアドレス信号の論理に応じてハイレベルに設定される。セクタ選択信号SECYは、データ端子I/O0-I/O15にそれぞれ対応する領域に共通の信号である。図7は、図5に示したリファレンスメモリセルアレイRARYの例を示している。例えば、図7は、1つのデータ端子I/Oに対応する領域を示している。リファレンスメモリセルアレイRARYは、マトリックス状に配置される複数のリファレンスメモリセルRMCを有している。リファレンスメモリセルRMCは、リアルメモリセルMCと同じ構造を有しており、リファレンスセルトランジスタRCTを有している。なお、リファレンスメモリセルRMCは、フローティングゲートの代わりに、電子が所定の場所に蓄積されるトラップゲートを用いて形成されてもよい。リファレンスメモリセルアレイRARYの素子および配線のレイアウトは、リファレンスワード線RWLRWL0-RWL3の数が、リアルワード線WLの数より少ないことを除き、リアルメモリセルアレイARYのレイアウトを同じである。すなわち、リファレンスワード線RWLは、図7の横方向に並ぶリファレンスメモリセルRMCの列毎にリファレンスセルトランジスタRCTのコントロールゲートに接続されている。図7の縦方向に並ぶリファレンスメモリセルRMCは、ドレインをリファレンスビット線RBLRBL0-RBL15のいずれかに接続し、ソースを共通のリファレンスソース線RSLに接続している。リファレンスビット線RBL0-RBL15は、リファレンスカラムスイッチRCSWおよびリファレンスセクタスイッチRSSWを介してリファレンスグローバルビット線RGBLに接続されている。例えば、リファレンスカラムスイッチRCSWおよびリファレンスセクタスイッチRSSWは、nMOSトランジスタである。リファレンスカラムスイッチRCSWは、各リファレンスカラム選択信号RYD0-RYD15を受けてオンするスイッチ回路として動作する。例えば、16個のリファレンスカラムスイッチRCSWおよびリファレンスセクタスイッチRSSWは、リファレンスメモリセルRMCのリファレンスセルトランジスタRCTのドレインを、リファレンスグローバルビット線RGBLに接続する接続部として動作する。なお、リファレンスセクタスイッチRSSWは形成されなくてもよい。リファレンスカラムスイッチRCSWは、リファレンスカラムデコーダRYDECにより生成されるリファレンスカラム選択信号RYDRYD0-RYD15をゲートで受けて動作する。リファレンスカラム選択信号RYD0-RYD15の1つは、図4に示した情報記憶部INFMから出力されるリファレンス選択情報REFSELの論理に応じてハイレベルに設定される。リファレンスセクタスイッチRSSWは、リファレンスメモリセルアレイRARYがアクセスされるときに、リファレンスセクタ選択信号RSECYのハイレベルをゲートで受けてオンする。リファレンスセクタ選択信号RSECYは、図4に示したステートデコーダSTDECにより生成される。なお、リファレンスセクタ選択信号RSECYは、常にハイレベルに設定されてもよい。このとき、リファレンスセクタスイッチRSSWは、ダミー素子として機能する。この実施形態では、リファレンスビット線RBLとリファレンスグローバルビット線RGBLとの間に配置される素子数は、リアルビット線BLとリアルグローバルビット線GBLとの間に配置される素子数と同じである。これにより、リファレンスビット線RBLおよびリファレンスグローバルビット線RGBLに接続される負荷を、リアルビット線BLおよびリアルグローバルビット線GBLに接続される負荷と等しくできる。すなわち、リファレンスメモリセルRMCの動作特性を、リアルメモリセルMCの動作特性と等しくできる。なお、リファレンスビット線RBLの負荷をリアルビット線BLの負荷と等しくするために、負荷容量がリファレンスビット線RBLに接続されてもよい。リファレンスワード線ドライバRWLRVは、図4に示したステートデコーダSTDECから出力されるワード制御信号RXRX0-RX3に応じて、リファレンスワード線RWL0-RWL3を駆動する。リファレンスワード線ドライバRWLRVは、図4に示した電圧生成部VGENから供給される電圧を用いてリファレンスワード線RWL0-RWL3を駆動する。ワード制御信号RX0は、書き戻し動作に使用するリファレンスメモリセルRMCをアクセスするときに生成される。ワード制御信号RX1は、消去動作に使用するリファレンスメモリセルRMCをアクセスするときに生成される。ワード制御信号RX2は、読み出し動作に使用するリファレンスメモリセルRMCをアクセスするときに生成される。ワード制御信号RX3は、書き込み動作に使用するリファレンスメモリセルRMCがアクセスされるときに生成される。この実施形態ではステートデコーダSTDECがリファレンスロウデコーダの機能を有しているが、別の実施形態として、リアルメモリセルアレイARYと同様に、リファレンスロウデコーダを設け、これにリファレンスソース線ドライバRSLDRVおよびリファレンスワード線ドライバRWLDRVを駆動させてもよい。リファレンスソース線ドライバRSLDRVは、図4に示したステートデコーダSTDECから出力されるワード制御信号RXAに応じてソース線SLを駆動する。例えば、ワード制御信号RXAは、ワード線制御信号RX0-RX3のオア論理により生成され、リファレンスメモリセルアレイRARYがアクセスされるときに生成される。この実施形態では、リファレンスワード線RWL0に接続される16個のリファレンスメモリセルRMCのうち、丸印を付けたリファレンスメモリセルRMCが、書き戻し動作でのベリファイ動作書き戻しベリファイ動作に使用される。リファレンスワード線RWL1に接続される16個のリファレンスメモリセルRMCのうち、丸印を付けたリファレンスメモリセルRMCが、消去動作でのベリファイ動作消去ベリファイ動作に使用される。リファレンスワード線RWL2に接続される16個のリファレンスメモリセルRMCのうち、丸印を付けたリファレンスメモリセルRMCが読み出し動作に使用される。リファレンスワード線RWL3に接続される16個のリファレンスメモリセルRMCのうち、丸印を付けたリファレンスメモリセルRMCが書き込み動作でのベリファイ動作書き込みベリファイ動作に使用される。すなわち、丸印を付けたリファレンスメモリセルRMCは、リアルメモリセルMCがアクセスされるときにセンスアンプSAに接続される選択リファレンスメモリセルである。丸印を付けたリファレンスメモリセルRMC以外のリファレンスメモリセルRMCは、アクセスされないダミーメモリセルとして配置される。図7の黒丸は、他の図と同様に、配線と拡散層との間のコンタクトが形成され、または配線間を接続するコンタクトが形成されることを示している。図7の白丸は、配線と拡散層との間のコンタクトまたは配線間を接続するコンタクトが形成されないことを示している。すなわち、白丸に接続されるリファレンスメモリセルRMCのソースおよびドレインは、配線に接続されることなくオープン状態に設定されている。これにより、丸印を付けたリファレンスメモリセルRMCがアクセスされるときに、ダミーメモリセルを介してリファレンスビット線RBLにリーク電流が流れることを防止できる。この結果、丸印で囲ったリファレンスメモリセルRMCのセルトランジスタの閾値電圧を所望の値に正しく設定できる。図8は、図4に示した基準電圧生成部STDVGENおよびセンスアンプSAの例を示している。基準電圧生成部STDVGENは、レジスタREGおよびデジタルアナログコンバータDACを有している。電圧設定信号V1またはV2は、コマンドデコーダCDECおよびステートデコーダSTDECがデータ信号DINをデコードすることによって設定される。レジスタREGは、ステートデコーダSTDECから供給される電圧設定信号V1またはV2の論理を記憶し、記憶している論理に対応するレジスタ信号REGINを出力する。デジタルアナログコンバータDACは、レジスタ信号REGINの論理に応じて電圧を生成し、生成した電圧を基準電圧VXREFとして出力する。基準電圧VXREFは、リファレンスセルトランジスタRCTに設定された閾値電圧を確認するために使用される。例えば、デジタルアナログコンバータDACは、内部電源線VD3と接地線VSSの間に直列に配置された複数の抵抗と、隣接する抵抗の間から生成される分圧電圧を選択するセレクタとを有している。内部電源線VD3に供給される内部電圧VD3は、電源電圧VDDの変動に追従しない一定の電圧であり、例えば電源電圧VDDを用いて半導体メモリMEMの内部で生成される一定の電圧である。あるいは、半導体メモリが多電源デバイスである場合には、電源電圧VDDとは別の電源電圧であってもよい。そして、デジタルアナログコンバータDACは、レジスタ信号REGINの論理に応じて分圧電圧のいずれか選択し、基準電圧VXREFとして出力する。このように、基準電圧生成部STDVGENは、試験モード中に、データ信号DINの論理に応じて基準電圧VXREFを生成する。基準電圧VXREFが基準電圧生成部STDVGENにより生成されるため、半導体メモリMEMは、試験モード中に外部から基準電圧VXREFを受けなくてよい。このため、半導体メモリMEM単独で、リファレンスセルトランジスタRCTの閾値電圧を確認できる。すなわち、リファレンスメモリセルRMCを選択するための試験を自動的に実行できる。センスアンプSAは、電圧生成部VGEN1、VGEN2、スイッチSASWおよびコンパレータCMPを有している。なお、電圧生成部VGEN1、VGEN2およびスイッチSASWは、センスアンプSAの外部に形成されてもよい。電圧生成部VGEN1は、電源線VDDとグローバルビット線GBLの間に直列に配置されるpMOSトランジスタおよびnMOSトランジスタを有している。pMOSトランジスタは、トランジスタ記号に斜線を付加している。電圧生成部VGEN1は、ロウレベルのセンスアンプイネーブル信号ENSABおよびハイレベルのセンスアンプイネーブル信号ENSAを受けているときに、グローバルビット線GBLに流れる電流に応じて読み出し電圧VRDを生成する。センスアンプイネーブル信号ENSAB、ENSAは、読み出し動作時およびベリファイ動作時に、図4に示したステートデコーダSTDECにより生成される。電圧生成部VGEN2は、電圧生成部VGEN1と同じ回路である。電圧生成部VGEN2は、ロウレベルのセンスアンプイネーブル信号ENSABおよびハイレベルのセンスアンプイネーブル信号ENSAを受けているときに、リファレンスグローバルビット線RGBLに流れる電流に応じてリファレンス電圧VREFを生成する。スイッチSASWは、リファレンス設定信号REFSETが有効レベルのとき、基準電圧線VXREFをコンパレータCMPに接続し、リファレンス設定信号REFSETが無効レベルのとき、読み出し電圧線VRDをコンパレータCMPに接続する。リファレンス設定信号REFSETは、図4に示したコマンドデコーダCDECから出力され、リファレンスメモリセルRMCの閾値電圧を設定する試験モード中に有効レベルに設定される。例えば、スイッチSASWは、リアルメモリセルMCがアクセスされるときに、リアルセルトランジスタCTのドレインをコンパレータCMPに接続し、リファレンスセルトランジスタRCTに設定された閾値電圧を確認するときに、基準電圧線VXREFをコンパレータCMPに接続する切り替えスイッチとして動作する。スイッチSASWの形成により、コンパレータCMPを通常動作モードと試験モードの両方で使用でき、センスアンプSAの回路規模を小さくできる。さらに、通常動作モードと試験モードの両方で使用するリファレンスメモリセルRMCは、スイッチを介することなくコンパレータCMPに直接接続されるため、スイッチの数を最小限にできる。コンパレータCMPは、イネーブル信号ENが有効レベルのときに動作し、一対の入力端子で受ける電圧の差に応じて読み出しデータ線DOUTをハイレベルまたはロウレベルに設定する。例えば、イネーブル信号ENは、読み出し動作時およびベリファイ動作時に、図4に示したステートデコーダSTDECにより生成される。例えば、コンパレータCMPは、リアルメモリセルMCがアクセスされるときに、リアルメモリセルMCに流れる電流値を選択リファレンスメモリセルRMCに流れる電流値と比較し、リアルメモリセルMCに保持されているデータの論理を判定する読み出し部として動作する。図8に示したセンスアンプSAは、図5に示したように、データ端子I/O0-I/O31にそれぞれ対応して形成される。なお、リファレンスメモリセルアレイRARYがデータ端子I/O0-I/O31に共通に形成されるとき、電圧生成部VGEN2は、複数のセンスアンプSAに共通に形成される。図9は、図4に示した情報記憶部INFMの例を示している。情報記憶部INFMは、8ビットのリファレンス選択情報REFSEL0-REFSEL7を出力する8つの記憶回路RINFRINF0-RINF7を有している。記憶回路RINF0-RINF7は、互いに同じ回路であるため、記憶回路RINF0について説明する。記憶回路RINF0は、電圧生成部VGEN3、選択メモリセルSMC、コンパレータCMPおよびラッチ回路LTを有している。電圧生成部VGEN3は、電源線VDDと選択メモリセルSMCのドレインRINFDRN0との間に直列に接続されるpMOSトランジスタおよびnMOSトランジスタを有している。また選択メモリセルSMCのソースは、ソース線RINFSLに接続される。選択メモリセルSMCは、リアルメモリセルおよびリファレンスメモリセルと同様にセルトランジスタSCTを有しており、選択リファレンスメモリセルRMCを示す情報が書き込まれる不揮発性メモリとして動作する。なお、選択メモリセルSMCの代わりにヒューズが配置されてもよい。電圧生成部VGEN3は、ロウレベルのイネーブル信号ENRINFBおよびハイレベルのイネーブル信号ENRINFを受けているときに、選択メモリセルSMCのドレインRINFDRN0からソース線RINFSLに流れる電流に応じて読み出し電圧VRINFを生成する。このとき、セルトランジスタSCTのコントロールゲートに接続されるワード線RINFWLは、リアルメモリセルMCの読み出し動作時のリアルワード線WLと同じ電圧に設定される。読み出し電圧VRINFは、セルトランジスタSCTにデータが書き込まれ論理0、閾値電圧が高いときに高くなり、セルトランジスタSCTからデータが消去され論理1、閾値電圧が低いときに低くなる。イネーブル信号ENRINFB、ENRINFは、半導体メモリMEMに電源電圧VDDの供給が開始されるときに、すなわち、パワーオン時に、図4に示したステートデコーダSTDECにより生成される。なお、イネーブル信号ENRINFB、ENRINFは、半導体メモリMEMに形成されるパワーオンリセット回路により生成されてもよい。コンパレータCMPは、イネーブル信号ENRINFがハイレベルの期間に動作する。コンパレータCMPは、読み出し電圧VRINFが基準電圧VREFINFより高いときにロウレベルを出力し、読み出し電圧VRINFが基準電圧VREFINFより低いときにハイレベルを出力する。基準電圧VREFINFは、論理0が書き込まれたセルトランジスタSCTにより生成される読み出し電圧VRINFと、論理1に消去されたセルトランジスタSCTにより生成される読み出し電圧VRINFの中間の値に設定される。例えば、基準電圧VREFINFは、図4に示した電圧生成部VGENにより生成される。例えば、電圧生成部VGEN3およびコンパレータCMPは、半導体メモリMEMのパワーオンに応答して、選択メモリセルSMCから情報を読み出す読み出し回路として動作する。ラッチ回路LTは、イネーブル信号ENRINFの立ち下がりエッジに同期してコンパレータCMPから出力される論理レベルをラッチし、リファレンス選択情報REFSEL0として出力する。リファレンス選択情報REFSEL0は、セルトランジスタSCTにデータが書き込まれているとき論理0、ロウレベルに設定され、セルトランジスタSCTからデータが消去されているとき論理1、ハイレベルに設定される。他のリファレンス選択情報REFSEL1-7のレベルも同様に設定される。セルトランジスタSCTのデータは、他のメモリセルMC、RMCと同様に、ワード線RINFWLおよびドレインRINFDRNがハイレベルに設定され、ソース線RINFSLがロウレベルに設定されるときにプログラムされる。他のメモリセルMC、RMCと同様に、ワード線RINFWLが負電圧に設定され、基板がハイレベルに設定され、ドレインRINFDRNおよびソース線RINFSLがフローティング状態に設定されるときに、セルトランジスタSCTのデータは消去される。セルトランジスタSCTは、試験モード中に、試験結果に応じてプログラム状態論理0または消去状態論理1に設定される。ドレインRINFDRNRINFDRN0-RINFDRN7、ワード線RINFWL、ソース線RINFSLおよび基板の電圧は、図4に示したステートデコーダSTDECにより生成される。この実施形態では、選択リファレンスメモリセルRMCを示す情報が、製造工程において不揮発性の選択メモリセルSMCに予め記憶される。選択リファレンスメモリセルRMCを示すリファレンス選択情報REFSEL0-7の論理は、半導体メモリMEMのパワーオン時に決定され、パワーオン中に維持される。リファレンスメモリセルRMCがアクセスされる毎に、リファレンス選択情報REFSEL0-7の論理を生成する必要はない。したがって、リファレンスメモリセルRMCのアクセス制御を簡易にでき、消費電力を小さくできる。図10から図13は、図4に示したリファレンスカラムデコーダRYDECの例を示している。図10は、書き戻しベリファイ動作REPGMVで使用するリファレンスメモリセルRMCを選択するためのリファレンスカラム選択信号RYD0、RYD4、RYD8、RYD12を生成するための論理を示している。すなわち、図10の回路は、図7に示したリファレンスワード線RWL0に接続されるリファレンスメモリセルRMCがアクセスされるときに使用される。図11は、消去ベリファイ動作ERSVで使用するリファレンスメモリセルRMCを選択するためのリファレンスカラム選択信号RYD1、RYD5、RYD9、RYD13を生成するための論理を示している。すなわち、図11の回路は、図7に示したリファレンスワード線RWL1に接続されるリファレンスメモリセルRMCがアクセスされるときに使用される。図12は、読み出し動作RDで使用するリファレンスメモリセルRMCを選択するためのリファレンスカラム選択信号RYD2、RYD6、RYD10、RYD14を生成するための論理を示している。すなわち、図12の回路は、図7に示したリファレンスワード線RWL2に接続されるリファレンスメモリセルRMCがアクセスされるときに使用される。図13は、書き込みベリファイ動作PGMVで使用するリファレンスメモリセルRMCを選択するためのリファレンスカラム選択信号RYD3、RYD7、RYD11、RYD15を生成するための論理を示している。すなわち、図13の回路は、図7に示したリファレンスワード線RWL3に接続されるリファレンスメモリセルRMCがアクセスされるときに使用される。図10おいて、最終段であるオア回路ORの入力に接続されるNANDゲートN1は、通常動作モードにおける書き戻しベリファイ動作REPGMV時に図8に示したリファレンス電圧VREFを生成するために使用される。ステートデコーダSTDECは、書き戻しベリファイ動作REPGMV時に、ハイレベルのリファレンスイネーブル信号ENREFおよびハイレベルの書き戻しベリファイ信号REPGMVSを出力する。通常動作モードでは、情報記憶部INFMから最適な閾値電圧を有するリファレンスメモリセルRMCを示すリファレンス選択情報REFSEL0-REFSEL7が出力される。例えば、リファレンスカラム選択信号RYD0に対応するリファレンスメモリセルRMCの閾値電圧が最適なとき、図10において、論理00を有するリファレンス選択情報REFSEL0-1が出力される。そして、リファレンスカラム選択信号RYD0に対応するNANDゲートN1が有効になり、リファレンスカラム選択信号RYD1-RYD3に対応するNANDゲートN1は無効になる。リファレンスイネーブル信号ENREFおよび書き戻しベリファイ信号PREPGMVがハイレベルに活性化されるため、リファレンスカラム選択信号RYD0はハイレベルに活性化される。これにより、リファレンスカラム選択信号RYD0に対応するリファレンスメモリセルRMCにセル電流が流れ、セル電流に応じて生成されるリファレンス電圧VREFを用いて書き戻しベリファイ動作が実行される。図11おいて、最終段であるオア回路ORの入力に接続されるNANDゲートN1は、通常動作モードにおける消去ベリファイ動作ERSV時にリファレンス電圧VREFを生成するために使用される。ステートデコーダSTDECは、消去ベリファイ動作ERSV時に、ハイレベルのリファレンスイネーブル信号ENREFおよびハイレベルの消去ベリファイ信号ERSVSを出力する。図10と同様に、例えば、リファレンスカラム選択信号RYD1に対応するリファレンスメモリセルRMCの閾値電圧が最適なとき、図11において、論理00を有するリファレンス選択情報REFSEL2-3が出力される。そして、リファレンスカラム選択信号RYD1に対応するリファレンスメモリセルRMCに流れるセル電流に応じて、消去ベリファイ動作が実行される。図12おいて、最終段であるオア回路ORの入力に接続されるNANDゲートN1は、通常動作モードにおける読み出し動作RD時にリファレンス電圧VREFを生成するために使用される。ステートデコーダSTDECは、読み出し動作RD時に、ハイレベルのリファレンスイネーブル信号ENREFおよびハイレベルの読み出し信号RDSを出力する。図10と同様に、例えば、リファレンスカラム選択信号RYD2に対応するリファレンスメモリセルRMCの閾値電圧が最適なとき、図12において、論理00を有するリファレンス選択情報REFSEL4-5が出力される。そして、リファレンスカラム選択信号RYD2に対応するリファレンスメモリセルRMCに流れるセル電流に応じて、読み出し動作が実行される。図13おいて、最終段であるオア回路ORの入力に接続されるNANDゲートN1は、通常動作モードにおける書き込みベリファイ動作PGMV時にリファレンス電圧VREFを生成するために使用される。ステートデコーダSTDECは、書き込みベリファイ動作PGMV時に、ハイレベルのリファレンスイネーブル信号ENREFおよびハイレベルの書き込みベリファイ信号PGMVSを出力する。図10と同様に、例えば、リファレンスカラム選択信号RYD3に対応するリファレンスメモリセルRMCの閾値電圧が最適なとき、図13において、論理00を有するリファレンス選択情報REFSEL4-5が出力される。そして、リファレンスカラム選択信号RYD3に対応するリファレンスメモリセルRMCに流れるセル電流に応じて、書き込みベリファイ動作が実行される。図10から図13において、最終段であるオア回路ORの入力に接続されるNANDゲートN2は、試験モードにおいて、リファレンス書き込み動作を実行するために使用される。リファレンス書き込み動作では、図10から図13に示すワード線制御信号RX0-RX3のいずれかと、リファレンス書き込み信号RPGMがハイレベルに活性化され、パルス幅が互いに異なるパルス信号REFPLSa-REFPLSdが、ステートデコーダSTDECにより生成される。これにより、図10から図13の各々に示す4つのリファレンスカラム選択信号RYD例えば、図10のRYD0、RYD4、RYD8、RYD12が、互いに異なる期間ハイレベルに活性化される。例えば、図10では、図7のリファレンスワード線RWL0に接続され、丸印を付けた4つのリファレンスメモリセルRMCが同時にプログラムされ、互いに異なる閾値電圧に設定される。この後、リファレンス判定動作REFJDG図18において、最適な閾値電圧を有するリファレンスメモリセルRMCが判定される。そして、判定結果に応じて、最適な閾値電圧を有するリファレンスメモリセルRMCを示す情報が情報記憶部INFMに書き込まれる。最終段であるオア回路ORの入力に接続されるNANDゲートN3は、試験モードにおいて、リファレンスメモリセルRMCのベリファイ動作を実行するために使用される。試験モード中のベリファイ動作は、リファレンスメモリセルRMCの閾値電圧を確認する動作であり、書き込みベリファイ動作、消去ベリファイ動作およびリファレンスメモリセルRMCの閾値電圧を確認するためのリファレンス判定動作REFJDGを含む。あるいは、NANDゲートN3は、試験モードにおいて、リファレンスメモリセルRMCのソース、ドレイン間を流れる電流であるセル電流の測定動作で使用される。以降の説明では、NANDゲートN3が使用される試験モードを試験ベリファイモードとも称する。試験ベリファイモードにおいて、図10から図13に示すリファレンスベリファイ信号REFVFYREFVFY0-REFVFY3のいずれかは、リファレンスメモリセルRMCのベリファイ動作が実行されるときにハイレベルに活性化される。試験ベリファイモードにおいて、図10から図13に示す測定信号REFMEAS0-REFMEAS3のいずれかは、リファレンスメモリセルRMCのセル電流が測定されるときにハイレベルに活性化される。リファレンスベリファイ信号REFVFY0-REFVFY3および測定信号REFMEAS0-REFMEAS3は、カラムアドレス信号の最下位の2ビットCAD1-CAD0の論理を含んでいる。4ビットのカラムアドレス信号CAD3-CAD0は、図7に示したリファレンスカラム選択信号RYD0-RYD15の1つをハイレベルに活性化するために、図4に示したステートデコーダSTDECにより生成される。カラムアドレス信号CAD3-CAD0の値2進数で0000-1111は、活性化されるリファレンスカラム選択信号RYDの番号を示す。すなわち、リファレンスカラム選択信号RYD0-RYD15の1つがハイレベルに活性化され、リファレンスメモリセルRMCの1つのベリファイ動作が実行される。図10から図13に示したNANDゲートN1は、センスアンプSAのコンパレータCMPが動作するときに、リファレンスカラムスイッチRCSWのいずれかをオンさせるために、情報記憶部INFMに記憶されている情報に応じてリファレンスカラム選択信号RYD0-RYD15の1つを活性化するための第1選択信号を出力する第1デコーダとして動作する。図10から図13に示したNANDゲートN2は、リファレンスセルトランジスタRCTの閾値電圧を設定するときに、複数のリファレンスカラムスイッチRCSWをオンさせるために、パルス信号REFPLSa-REFPLSdに応じてパルス幅が互いに異なる複数の第2選択信号を出力する第2デコーダとして動作する。図10から図13に示したNANDゲートN3は、リファレンスセルトランジスタRCTに設定された閾値電圧を確認するときに、複数のリファレンスカラムスイッチRCSWのいずれかをオンさせるため、リファレンスメモリセルRMCを示すカラムアドレス信号に応じてリファレンスカラム選択信号RYD0-RYD15の1つを活性化するための第3選択信号の1つを出力する第3デコーダとして動作する。このように、デコード動作を実行するNANDゲートN1、N2、N3を動作の種類毎に形成することで、リファレンスカラムデコーダRYDECの論理を分かりやすく形成でき、論理設計を容易にできる。図14は、通常動作モードにおける書き込み動作および読み出し動作の例を示している。図14に示す動作は、図4に示したステートマシーンSTMにより実行される。ステートマシーンSTMは、スタンバイ状態STBY中に書き込みコマンドPGMCを受けると、アドレス信号ADにより指定されたリアルメモリセルMC書き込みメモリセルMCの書き込みベリファイ動作PGMVを実行する。書き込みベリファイ動作PGMVは、図7に示したリファレンスワード線RWL3に接続された選択リファレンスメモリセルRMCを用いて実行される。ステートマシーンSTMは、書き込みメモリセルMCの閾値電圧が所定値より低いときFail、書き込み動作PGMを実行する。そして、書き込みメモリセルMCの閾値電圧が所定値を超えるまで書き込みベリファイ動作PGMVと書き込み動作PGMが繰り返される。ステートマシーンSTMは、書き込みメモリセルMCの閾値電圧が所定値を超えたときPass、スタンバイ状態STBYに戻る。すなわち、書き込み動作PGMが完了する。ステートマシーンSTMは、スタンバイ状態STBY中に読み出しコマンドRDCを受けると、アドレス信号ADにより指定されたリアルメモリセルMC読み出しメモリセルMCの読み出し動作RDを実行する。読み出し動作RDでは、図7に示したリファレンスワード線RWL2に接続された選択リファレンスメモリセルRMCを用いて、読み出しメモリセルMCに保持されているデータの論理が判定される。判定された論理は、データ信号線DOUTを介してデータ端子I/Oに出力される。ステートマシーンSTMは、読み出し動作RDの完了後、スタンバイ状態STBYに戻る。図15は、通常動作モードにおける消去動作の例を示している。図15に示す動作は、図4に示したステートマシーンSTMにより実行される。消去動作ERSは、図5に示したセクタSEC単位で実行される。ステートマシーンSTMは、スタンバイ状態STBY中に消去コマンドERSCを受けると、プリ書き込みベリファイ動作PPGMVを実行する。プリ書き込みベリファイ動作PPGMVは、書き込みベリファイ動作PGMVの一種であり、図7に示したリファレンスワード線RWL3に接続された選択リファレンスメモリセルRMCを用いて実行される。ステートマシーンSTMは、プリ書き込みベリファイ動作PPGMVにおいて、リアルメモリセルMCの閾値電圧が所定値より低いときFail、書き込み動作PGMを実行する。プリ書き込みベリファイ動作PPGMVは、アドレス信号ADを順次更新しながら、セクタSEC内の全てのリアルメモリセルMCで実行される。これにより、セクタSEC内の全てのリアルメモリセルMCは、書き込み状態論理0に設定される。全てのリアルメモリセルMCが書き込み状態に設定された後、消去動作を実行されることで、消去状態のリアルメモリセルRMCの閾値電圧がばらつくことを防止できる。セクタSECにおける全てのリアルメモリセルMCのプリ書き込みベリファイ動作PPGMVが完了するとPass、消去ベリファイ動作ERSVが実行される。消去ベリファイ動作ERSVは、アドレス信号ADを順次更新しながら、セクタSEC内の全てのリアルメモリセルMCで実行される。消去ベリファイ動作ERSVは、図7に示したリファレンスワード線RWL1に接続された選択リファレンスメモリセルRMCを用いて実行される。ステートマシーンSTMは、消去ベリファイ動作ERSVにおいて、セクタ内のリアルメモリセルMCの少なくともいずれかの閾値電圧が所定値より高いときFail、消去動作ERSを実行する。ステートマシーンSTMは、セクタSECにおける全てのリアルメモリセルMCの閾値電圧が所定値より低くなったときPass、書き戻しベリファイ動作REPGMVを実行する。書き戻しベリファイ動作REPGMVは、図7に示したリファレンスワード線RWL0に接続された選択リファレンスメモリセルRMCを用いて実行される。ステートマシーンSTMは、書き戻しベリファイ動作REPGMVにおいて、例えばリアルメモリセルMCの閾値電圧が負のときFail、閾値電圧を正にするために書き戻し動作REPGMを実行する。書き戻しベリファイ動作REPGMVは、アドレス信号ADを順次更新しながら、セクタSEC内の全てのリアルメモリセルMCで実行される。ステートマシーンSTMは、セクタSEC内の全てのリアルメモリセルMCの閾値電圧が正の消去状態になったときPass、スタンバイ状態STBYに戻る。図16は、通常動作モードにおける読み出し動作、書き込み動作、消去動作および各種ベリファイ動作での電圧の設定例を示している。選択ラインは、読み出し動作または書き込み動作が実行されるリアルメモリセルMCに接続されるリアルワード線WL選択ワード線WLおよびリアルビット線BL選択ビット線BLである。非選択ラインは、その他のリアルワード線WL非選択ワード線WLとその他のリアルビット線BL非選択ビット線BLである。読み出し動作および書き込み動作において、セクタSEC毎に共通のソース線SLおよびp形ウエル領域PWは0Vに設定される。p形ウエル領域PWは、リアルセルトランジスタCTのバックゲートである。読み出し動作では、選択ワード線WLは読み出し電圧VG2に設定される。選択ビット線BLは、選択ワード線WLに読み出し電圧VG2が供給される前に、例えば0.6Vにプリチャージされる。非選択ワード線WLおよび非選択ビット線BLは、例えば0Vに設定される。書き込み動作では、選択ワード線WLは、例えば8Vに設定され、選択ビット線BLは、例えば5Vに設定される。非選択ワード線WLおよび非選択ビット線BLは、例えば0Vに設定される。消去動作では、セクタSEC内の全てのリアルワード線WLは、例えば-9Vに設定される。セクタSEC内の全てのリアルビット線BLおよびソース線SLは、例えばフローティング状態FLTに設定される。p形ウエル領域PWは、例えば9Vに設定される。なお、消去動作が実行されるセクタSEC以外のセクタSECでは、リアルワード線WL、ビット線BL、ソース線SLおよびp形ウエル領域は、例えば0Vに設定される。書き戻しベリファイ動作REPGMV、消去ベリファイ動作ERSV、書き込みベリファイ動作PGMVおよびプリ書き込みベリファイ動作PPGMVでは、選択ワード線WLの電圧が、読み出し動作の値と異なる。電圧VG0、VG1、VG2、VG3は、この順で大きくなる。特に限定されないが、例えば、電圧VG0、VG1、VG2、VG3は、1.8V、4V、5V、6Vである。その他の電圧は、読み出し動作と同じである。図17は、リアルメモリセルMCの閾値電圧の分布の例を示している。リアルメモリセルMCの閾値電圧は、リアルセルトランジスタCTのコントロールゲートにゲート電圧VGを与えるときに、リアルメモリセルMCのセル電流の値が、リファレンスメモリセルRMCのセル電流の値より大きいか否かにより判定される。セル電流は、セルトランジスタのソース、ドレイン間に流れる電流である。図15に示した書き戻しベリファイ動作REPGMVは、ゲート電圧VGをVG0に設定して実行され、消去ベリファイ動作ERSVは、ゲート電圧VGをVG1に設定して実行される。これにより、消去状態論理1のリアルメモリセルMCの閾値電圧は、値VG0と値VG1の間に分布する。図14に示した書き込みベリファイ動作PGMVおよび図15に示したプリ書き込みベリファイ動作PPGMVは、ゲート電圧VGをV3に設定して実行される。これにより、書き込み状態論理0のリアルメモリセルMCの閾値電圧は、値VG3より大きい範囲に分布する。読み出し動作では、リアルメモリセルMCに保持されている論理は、リアルメモリセルMCの閾値電圧が値VG2より大きいか否かにより判定される。具体的には、リアルセルトランジスタCTのコントロールゲートにゲート電圧VG2が与えられ、リアルメモリセルMCに流れるセル電流とリファレンスメモリセルRMCに流れるセル電流とが比較される。リアルメモリセルMCのセル電流の値がリファレンスメモリセルRMCのセル電流の値より大きいとき、リアルメモリセルMCに論理1消去状態が保持されていると判定される。リアルメモリセルMCのセル電流の値がリファレンスメモリセルRMCのセル電流の値より小さいとき、リアルメモリセルMCに論理0書き込み状態が保持されていると判定される。実際の読み出し動作では、図8に示した電圧生成部VGEN1は、リアルメモリセルMCを流れるセル電流に応じて読み出し電圧VRDを生成する。図8に示した電圧生成部VGEN2は、リファレンスメモリセルRMCに流れるセル電流に応じてリファレンス電圧VREFを生成する。そして、読み出し電圧VRDがリファレンス電圧VREFと比較されることで、リアルメモリセルMCに保持されている論理が判定される。図18は、試験モードにおいて、リファレンスセルトランジスタRCTの閾値電圧を設定するときの動作の例を示している。図18に示す動作は、半導体メモリMEMの製造方法の一部を示しており、図4に示したステートマシーンSTMにより実行される。ステートマシーンSTMは、スタンバイ状態STBY中にリファレンス設定コマンドREFSCを受けると、動作モードを通常動作モードから試験モードリファレンス設定モードに移行する。なお、ステートマシーンSTMは、試験モードへのエントリコマンドを受け試験モードにエントリした後、リファレンス設定コマンドREFSCを受けてもよい。リファレンス設定モードでは、ステートマシーンSTMは、まずリファレンスメモリセルアレイRARYの消去動作ERSRARYを実行する。消去動作ERSRARYでは、まず、図7に丸印を付けたリファレンスメモリセルRMCの消去ベリファイ動作ERSVが実行される。ステートマシーンSTMは、消去ベリファイ動作ERSVにおいて、丸印を付けたリファレンスメモリセルRMCの少なくともいずれかの閾値電圧が所定値より高いときFail、消去動作ERSを実行する。消去動作ERSは、1つのp形ウエル領域PW内に形成されるリファレンスメモリセルアレイRARY内の全てのリファレンスメモリセルRMCについて一括して実行される。ステートマシーンSTMは、丸印を付けたリファレンスメモリセルRMCの閾値電圧が所定値より低くなったときPass、リファレンス書き込み動作REFPGMを実行する。なお、リファレンス設定モードの動作は、半導体メモリMEMのウエハ製造工程が完了した後に、試験工程製造工程の1つで実行される。すなわち、図18の処理は、製造方法の一部を示している。ウエハ製造工程が完了した半導体メモリMEMでは、全てのリファレンスセルトランジスタRCTの閾値電圧は、消去状態と書き込み状態との間のニュートラルの状態に設定されている。このため、閾値電圧をプログラム状態に揃えるためのプリ書き込みベリファイ動作PPGMVおよび書き込み動作PGMは、消去ベリファイ動作ERSV前に不要である。リファレンス書き込み動作REFPGMでは、図7に丸印で示した複数のリファレンスメモリセルRMCの書き込み動作が、リファレンスワード線RWL毎に実行される。この後、ステートマシーンSTMは、リファレンス判定動作REFJDGを実行する。リファレンス判定動作REFJDGでは、リファレンスメモリセルRMCの閾値電圧がリファレンスワード線RWL毎に測定され、最適な閾値電圧を有するリファレンスメモリセルRMCが決定される。リファレンス書き込み動作REFPGMの例は、図19および図20に示す。リファレンス判定動作REFJDGの例は、図21から図23に示す。リファレンス判定動作REFJDGの後、ステートマシーンSTMは、情報記憶部INFMの消去動作ERSINFMを実行する。ステートマシーンSTMは、消去ベリファイ動作ERSVにおいて、記憶回路RINF0-RINF7のセルトランジスタSCTの閾値電圧を順に確認する。ステートマシーンSTMは8つのセルトランジスタSCTの少なくともいずれかの閾値電圧が所定値より高いときFail、消去動作ERSを実行する。8つのセルトランジスタSCTは、共通のp形ウエル領域PW内に形成されるため、データは同時に消去される。ステートマシーンSTMは、8つのセルトランジスタSCTの閾値電圧が所定値より低くなったときPass、情報記憶部INFMの書き込み動作PGMINFMを実行する。書き込み動作PGMINFMでは、記憶回路RINF0-RINF7の各セルトランジスタSCTについて、書き込みベリファイ動作PGMVと書き込み動作PGMとが実行される。書き込み動作PGMINFMでは、リファレンス判定動作REFJDGで決定した最適な閾値電圧を有する選択リファレンスメモリセルRMCの位置を示す情報が、リファレンスワード線RWL0-RWL3毎に、情報記憶部INFMに書き込まれる。ステートマシーンSTMは、書き込み動作PGMINFMを完了した後、リファレンス設定モードからスタンバイ状態STBYに戻る。図19は、図18に示したリファレンス書き込み動作REFPGMの例を示している。図19に示す動作は、図4に示したステートマシーンSTMにより実行される。まず、ステートマシーンSTMは、リファレンスワード線RWL0に接続された書き戻しベリファイ動作用の4つのリファレンスメモリセルRMCREPGMVについて、書き込みベリファイ動作PGMVと書き込み動作PGMを実行する。次に、ステートマシーンSTMは、リファレンスワード線RWL1に接続された消去ベリファイ動作用の4つのリファレンスメモリセルRMCERSVについて、書き込みベリファイ動作PGMVと書き込み動作PGMを実行する。次に、ステートマシーンSTMは、リファレンスワード線RWL2に接続された読み出し動作用の4つのリファレンスメモリセルRMCRDについて、書き込みベリファイ動作PGMVと書き込み動作PGMを実行する。最後に、ステートマシーンSTMは、リファレンスワード線RWL3に接続された書き込みベリファイ動作用の4つのリファレンスメモリセルRMCPGMVについて、書き込みベリファイ動作PGMVと書き込み動作PGMを実行する。なお、4種類の書き込みベリファイ動作PGMVと書き込み動作PGMを実行する順序は、図19に示した以外の順序で実行されてもよい。例えば、図19に示した4つの書き込みベリファイ動作PGMVにおけるリファレンスワード線RWLの電圧およびリファレンスビット線RBLのプリチャージ電圧は、図16に示した通常動作時と同じである。すなわち、リファレンスメモリセルRMCREPGMVに接続されるリファレンスワード線RWL0の電圧はV0に設定される。リファレンスメモリセルRMCERSVに接続されるリファレンスワード線RWL1の電圧はV1に設定される。リファレンスメモリセルRMCRDに接続されるリファレンスワード線RWL2の電圧はV2に設定される。リファレンスメモリセルRMCPGMVに接続されるリファレンスワード線RWL3の電圧はV3に設定される。リファレンスビット線RBL0-RBL15のプリチャージ電圧は、例えば、0.6Vである。書き込みベリファイ動作PGMVは、図8に示したコンパレータCMPにより、リファレンス電圧VREFを基準電圧VXREFと比較することで実行される。例えば、リファレンスメモリセルRMCREPGMVの書き込みベリファイ動作PGMVは、リファレンスビット線RBL0、RBL4、RBL8、RBL12に接続されたリファレンスメモリセルRMCREPGMから順に実行される。ステートマシーンSTMは、各書き込みベリファイ動作PGMVにおいて、リファレンスメモリセルRMCの少なくとも1つが論理1から論理0に変化していることを検出したときPass、書き込みベリファイ動作PGMVを終了する。ステートマシーンSTMは、各書き込みベリファイ動作PGMVにおいて、共通のリファレンスワード線RWLに接続される4つのリファレンスメモリセルRMCが論理1のときFail、書き込み動作PGMを実行する。このとき、書き込み動作PGMは、4つのリファレンスメモリセルRMCに対して同時に実行される。なお、各書き込みベリファイ動作PGMVは、最も番号の小さいリファレンスビット線RBLに接続されたリファレンスメモリセルRMCのみで実行されてもよい。これは、図20に示すように、番号の小さいリファレンスビット線RBLは、パルス幅が最も大きく、閾値電圧の増加量が最も大きいためである。閾値電圧の増加量が大きいリファレンスメモリセルRMCの状態は、論理1から論理0に変化しやすい。図20は、図19に示したリファレンス書き込み動作REFPGM中の書き込み動作PGMにおいて、リファレンスメモリセルRMCに印加される電圧の例を示している。図20に示す動作は、半導体メモリMEMの製造方法の一部を示している。符号iは、リファレンスワード線RWL0-RWL3の番号を示している。書き込み動作PGMでは、リファレンスソース線RSLは0Vに設定される。例えば、書き戻しベリファイ動作用の4つのリファレンスメモリセルRMCREPGMVの書き込み動作PGMでは、リファレンスワード線RWL0は書き込み電圧WVG0に設定され、リファレンスビット線RBL0、RBL4、RBL8、RBL12は、書き込み電圧VDS0に設定される。これにより、書き込み電圧VDS0が、リファレンスメモリセルRMCREPGMVのソース、ドレイン間に印加され、書き込み動作PGMが実行される。特に限定されないが、例えば、書き込み電圧WVG0、WVG1、WVG2、WVG3は、それぞれ4V、6.5V、7.3V、8Vであり、書き込み電圧VDS0、VDS1、VDS2、VDS3は、それぞれ4V、4.8V、4.8V、5Vである。ここで、図7に示したリファレンスカラムスイッチRCSWをオンするリファレンスカラム選択信号RYD0、RYD4、RYD8、RYD12のハイレベルの期間は、図10から図13に示したパルス信号REFPLSa-REFPLSdのパルス幅PWa、PWb、PWc、PWdに応じて設定される。ハイレベルのリファレンスカラム選択信号RYDに応答して、対応するリファレンスカラムスイッチRCSWがオンする。そして、リファレンスカラムスイッチRCSWがオンしている間、リファレンスビット線RBL0、RBL4、RBL8、RBL12が書き込み電圧VDS0に設定される。すなわち、リファレンスビット線RBL0、RBL4、RBL8、RBL12に供給される書き込み信号VDS0のハイレベルの期間は、リファレンスカラム選択信号RYD0、RYD4、RYD8、RYD12のハイレベルの期間に等しい。例えば、パルス幅PW0、PW1、PW2、PW3は、2.0μs、1.6μs、1.2μs、0.8μsである。図20に示すように、パルスが互いに重複し、パルス幅が互いに異なるリファレンスカラム選択信号RYDを生成することにより、複数のリファレンスメモリセルRMCに書き込み動作を同時に実行できる。これにより、リファレンス書き込み動作の時間を短縮でき、試験時間を短縮でき、製造コストを削減できる。図21は、図19に示したリファレンス書き込み動作REFPGMが完了した後におけるリファレンスメモリセルRMCの閾値電圧の分布の例を示している。図21の上側は、図17と同様に、消去状態論理1と書き込み状態論理0におけるリアルメモリセルMCの閾値電圧の分布を示している。例えば、リファレンスメモリセルRMCの閾値電圧は、セル電流IDSが値ILと値IHの間にあるときのコントロールゲートの電圧VGで表される。リファレンス書き込み動作REFPGMにより、リファレンスワード線RWL0に接続される書き戻しベリファイ動作REPGMV用の4つのリファレンスメモリセルRMCREPGMVの閾値電圧は、値VG0付近に分布する。同様に、リファレンスワード線RWL1に接続される消去ベリファイ動作ERSV用の4つのリファレンスメモリセルRMCERSVの閾値電圧は、値VG1付近に分布する。リファレンスワード線RWL2に接続される読み出し動作RD用の4つのリファレンスメモリセルRMCRDの閾値電圧は、値VG2付近に分布する。リファレンスワード線RWL3に接続される書き込みベリファイ動作PGMV用の4つのリファレンスメモリセルRMCPGMVの閾値電圧は、値VG3付近に分布する。図18に示したリファレンス判定動作REFJDGでは、図21に太線で示した閾値電圧VG0、VG1、VG2、VG3を有するリファレンスメモリセルRMCが、最適な閾値電圧を有する選択リファレンスメモリセルRMCとしてそれぞれ選択される。図8に示した基準電圧生成部STDVGENは、リファレンス判定動作REFJDGにおいて、電流値ILおよびIHに対応する基準電圧VXREFを交互に生成する。特に限定されないが、例えば、電流値IL、IHは、それぞれ9μA、10μAである。電流値IL、IHに対応する基準電圧VXREFは、例えば、それぞれ1.1V、1.2Vである。リファレンス判定動作REFJDGにおいて、ステートマシーンSTMは、リファレンスワード線RWL0に接続された書き戻しベリファイ動作REPGMV用の4つのリファレンスメモリセルRMCのコントロールゲートに電圧VG0を供給する。次に、ステートマシーンSTMは、リファレンスカラム選択信号RYD0、RYD4、RYD8、RYD12を順にハイレベルに設定する。これにより、リファレンスカラム選択信号RYD0、RYD4、RYD8、RYD12に対応する4つのリファレンスメモリセルRMCにセル電流が順に流れる。各セル電流は、図8に示した電圧生成部VGEN2によりリファレンス電圧VREFに変換される。センスアンプSAのコンパレータCMPは、4つのリファレンスメモリセルRMCのセル電流を示すリファレンス電圧VREFを、電流値IL、IHを示す基準電圧VXREFと順に比較する。そして、ステートマシーンSTMは、図21に太線で示したように、セル電流値が値ILと値IHの間にあるリファレンスメモリセルRMCを、書き戻しベリファイ動作REPGMV用に最適な選択リファレンスメモリセルRMCと判定する。次に、ステートマシーンSTMは、リファレンスワード線RWL1に接続された消去ベリファイ動作ERSV用の4つのリファレンスメモリセルRMCのコントロールゲートに電圧VG1を供給する。そして、ステートマシーンSTMは、リファレンスカラム選択信号RYD1、RYD5、RYD9、RYD13を順にハイレベルに設定し、消去ベリファイ動作ERSV用に最適な選択リファレンスメモリセルRMCを判定する。同様にして、ステートマシーンSTMは、リファレンスワード線RWL2に電圧VG2を供給し、読み出し動作RD用に最適なリファレンスメモリセルRMCを判定する。さらに、ステートマシーンSTMは、リファレンスワード線RWL3に電圧VG3を供給し書き込みベリファイ動作PGMV用に最適なリファレンスメモリセルRMCを判定する。以上により、図21に太線で示した最適な閾値電圧を有する選択リファレンスメモリセルRMCが決定される。例えば、通常動作モードの書き戻しベリファイ動作REPGMVでは、リアルメモリセルMCおよびリファレンスメモリセルRMCREPGMVのコントロールゲートに電圧VG0が印加される。そして、リアルメモリセルMCに流れるセル電流値がリファレンスメモリセルRMCREPGMVに流れるセル電流値より小さいとき、ベリファイパス論理1と判定される。通常動作モードの消去ベリファイ動作ERSVでは、リアルメモリセルMCおよびリファレンスメモリセルRMCERSVのコントロールゲートに電圧VG1が印加される。そして、リアルメモリセルMCに流れるセル電流値がリファレンスメモリセルRMCERSVに流れるセル電流値より大きいとき、ベリファイパス論理1と判定される。通常動作モードの読み出し動作RDでは、リアルメモリセルMCおよびリファレンスメモリセルRMCRDのコントロールゲートに電圧VG2が印加される。そして、リアルメモリセルMCに流れるセル電流値がリファレンスメモリセルRMCRDに流れるセル電流値より大きいとき、リアルメモリセルMCに論理1が保持されていると判定される。リアルメモリセルMCに流れるセル電流値がリファレンスメモリセルRMCRDに流れるセル電流値より小さいとき、リアルメモリセルMCに論理0が保持されていると判定される。通常動作モードの書き込みベリファイ動作PGMVでは、リアルメモリセルMCおよびリファレンスメモリセルRMCPGMVのコントロールゲートに電圧VG3が印加される。そして、リアルメモリセルMCに流れるセル電流値がリファレンスメモリセルRMCPGMVに流れるセル電流値より小さいとき、ベリファイパス論理0と判定される。図22は、図18に示したリファレンス判定動作REFJDGにおいて、最適な閾値電圧を有するリファレンスメモリセルRMCを選択するための方法を示している。まず、リファレンスセルトランジスタRCTのコントロールゲートに所定の電圧VGVG0-VG3のいずれかが印加される。図8に示したセンスアンプSAは、リファレンスメモリセルRMCのセル電流が電流値IHより大きいとき白丸、論理1を判定し、リファレンスメモリセルRMCのセル電流が電流値ILより小さいとき黒丸、論理0を判定する。同様に、センスアンプSAは、リファレンスメモリセルRMCのセル電流が電流値ILより大きいとき白丸、論理1を判定し、リファレンスメモリセルRMCのセル電流が電流値ILより小さいとき黒丸、論理0を判定する。そして、ステートマシーンSTMは、電流値IHとの比較により論理0と判定され、電流値ILとの比較により論理1と判定されるリファレンスメモリセルRMCを、最適な閾値電圧を有する選択リファレンスメモリセルRMCとして判定する。なお、実際の動作では、上述したように、センスアンプSAのコンパレータCMPは、セル電流を示すリファレンス電圧VREFと、電流値IH、ILを示す基準電圧VXREFとを比較する。図23は、図18に示したリファレンス判定動作REFJDGにおける判定フローの例を示している。図23に示す動作は、半導体メモリMEMの製造方法の一部を示している。図23に示す処理フローは、リファレンスワード線RWL0-RWL3毎に最適なリファレンスメモリセルRMCを選択するために、ステートマシーンSTMにより4回実行される。なお、ステートマシーンSTMが実行する判定フローは、図23に限定されるものではなく、図21および図22で説明した動作が実行されるものであれば、他の判定フローでもよい。図23の判定フローが開始される前、判定されるリファレンスメモリセルRMCに接続されるリファレンスワード線RWLに電圧VG0-VG3のいずれかが供給される。まず、ステップS10において、ステートマシーンSTMは、選択するリファレンスカラム選択信号RYDの番号を初期値Yinitに設定するためにカラムアドレスCA3-CA2およびリファレンスベリファイ信号REFVFYを出力する。リファレンスカラムデコーダYRDECは、カラムアドレス信号CA3-CA2に対応するリファレンスカラム選択信号RYDをハイレベルに設定する。これにより、リファレンスカラムスイッチRCSWの1つがオンする。初期値Yinitの値は、選択するリファレンスワード線RWL0-RWL3の番号のいずれかに等しい。具体的には、初期値Yinitは、書き戻しベリファイ動作用では0、消去ベリファイ動作用では1、読み出し動作用では2、書き込みベリファイ動作用では3に設定される。ステップS12において、現在のリファレンスカラム選択信号RYDの番号は最大値max以下であるため、処理はステップS14に移行される。この実施形態では、最大値maxは、リファレンスカラム選択信号RYDの最大番号RYD15に対応する15である。ステップS14において、図8に示した基準電圧生成部STDVGENは、ステートマシーンSTMからの制御を受け、電流値IHに対応する基準電圧VXREFを生成する。ステップS16において、ステートマシーンSTMは、センスアンプSAを動作させ、基準電圧VXREFを用いてリファレンスメモリセルRMCに保持されている論理を判定する。ステップS18において、リファレンスメモリセルRMCに論理0が保持されているとき、処理はステップS20に移行される。リファレンスメモリセルRMCに論理1が保持されているとき、処理はステップS28に移行される。ステップS20において、基準電圧生成部STDVGENは、ステートマシーンSTMからの制御を受け、電流値ILに対応する基準電圧VXREFを生成する。ステップS22において、ステートマシーンSTMは、センスアンプSAを動作させ、基準電圧VXREFを用いてリファレンスメモリセルRMCに保持されている論理を判定する。ステップS24において、リファレンスメモリセルRMCに論理1が保持されているとき、処理はステップS26に移行される。リファレンスメモリセルRMCに論理0が保持されているとき、処理はステップS28に移行される。ステップS26において、ステートマシーンSTMは、現在の選択されているリファレンスカラム選択信号RYDに対応するリファレンスメモリセルRMCを、図22に示した条件を満足する選択リファレンスメモリセルRMCとして選択する。そして、判定フローは終了する。選択されたリファレンスメモリセルRMCを示す情報は、図18に示した書き込み動作PGMINFMにより、情報記憶部INFMに書き込まれる。そして、通常動作モード中に、情報記憶部INFMは、選択された4つのリファレンスメモリセルRMCを示すリファレンス選択情報REFSEL0-7を出力する。一方、ステップS28では、ステートマシーンSTMは、図22に示した条件を満足するリファレンスメモリセルRMCが見つけられないため、カラムアドレスCA3-CA2を更新する。リファレンスカラムデコーダYRDECは、カラムアドレス信号CA3-CA2に応じて、番号が4つ大きい次のリファレンスカラム選択信号RYDをハイレベルに設定する。これにより、リファレンスカラムスイッチRCSWの別の1つがオンする。このように、リファレンスカラムデコーダYRDECは、リファレンス判定動作REFJDG時に、複数のリファレンスカラムスイッチRCSWを順にオンさせるために、リファレンスカラム選択信号RYDを順に出力する。図10から図13に示したリファレンスカラムデコーダYRDECにより、出力するリファレンスカラム選択信号RYDの数を動作に応じて変えることで、リファレンス書き込み動作REFPGMおよびリファレンス判定動作REFJDGを確実に実行できる。この後、処理は、ステップS12に移行する。ステップS12で、リファレンスカラム選択信号RYDの番号が最大値maxを超えているとき、リファレンスメモリセルRMCの不良が判定され、判定フローは終了する。リファレンスメモリセルRMCの不良が判定された半導体メモリMEMは、冗長回路により救済され、あるいは不良品として扱われる。なお、図23では、1つのリファレンスカラム選択信号RYD毎に、電流値IH、ILが切り替えられる例を示したが、電流値IH、IL毎に、4つのリファレンスカラム選択信号RYDを順に切り替えてもよい。図24は、図4に示した半導体メモリMEMの製造条件が変動するときに変化するリファレンスメモリセルRMCの閾値電圧の例を示している。特性PRCmin、PRCtyp、PRCmaxの意味は、図2と同じである。この実施形態では、図2と同様に、半導体メモリMEMの製造条件が変動しても、4つのリファレンスメモリセルRMCのいずれかをベリファイ動作で使用する選択リファレンスメモリセルRMCに設定できる。なお、リファレンス判定動作により、最適な閾値電圧を有する選択リファレンスメモリセルRMCが検出できないとき、試験レジスタTSTREGの設定値を変えることで、電流値IH、ILの差を大きくしてもよい。あるいは、リファレンスメモリセルRMCの閾値電圧を最適な値に設定するために、試験レジスタTSTREGを用いて、図20に示した電圧WVG、VDSの少なくとのいずれかを変更してもよい。さらに、リファレンスメモリセルRMCの閾値電圧を最適な値に設定するために、図20に示したパルス幅PWa-PWdを変更してもよい。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。図25は、別の実施形態における基準電圧生成部STDVGENの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、図18に示したリファレンス判定動作REFJDGで使用される基準電圧VXREFは、半導体メモリMEMの外部から供給される電流IH、ILに基づいて生成される。このために、半導体メモリMEMは、電流IH、ILを受ける試験端子IINを有している。試験端子IINは、半導体メモリMEMの製造工程試験工程において、LSIテスタ等の試験装置に接続される。すなわち、この実施形態では、リファレンス判定動作REFJDGは、ステートマシーンSTMおよび試験装置により実行される。ステートマシーンSTMのステートデコーダSTDEC図4は、基準電圧生成部STDVGENに供給される電圧設定信号V1、V2を生成する機能を削除し、イネーブル信号ENXREFB、ENXREFを生成する機能を追加している。半導体メモリMEMのその他の構成は、図4と同様である。すなわち、半導体メモリMEMは、NOR型のフラッシュメモリである。基準電圧生成部STDVGENは、電源線VDDと接地線VSSの間に直列に配置される1つのpMOSトランジスタおよび4つのnMOSトランジスタを有している。これ等のトランジスタの列は、nMOSトランジスタNM1を除き、リファレンス電圧VREFを生成するために電源線VDDとリファレンスソース線RSLの間に直列に接続されるトランジスタの列と同じ特性のトランジスタが使用される。接地線VSSに接続されるnMOSトランジスタNM1は、接地線VSSに接続される別のnMOSトランジスタNM2とともにカレントミラー回路CMを形成している。カレントミラー回路CMにより、nMOSトランジスタNM1を流れるセル電流の値は、電流値IHまたはILに等しくなる。nMOSトランジスタNM1のセル電流の値は、理想的なリファレンスメモリセルRMCのセル電流の値と同じになる。すなわち、リファレンス電圧VREFを生成するために電源線VDDとリファレンスソース線RSLの間に直列に接続されるトランジスタの列と等価の回路が、基準電圧生成部STDVGEN内に形成される。この結果、リファレンスメモリセルRMCに電流IH、ILがそれぞれ流れるときに生成されるリファレンス電圧VREFと同じ値の基準電圧VXREFを生成できる。この実施形態では、試験モードにおけるリファレンス判定動作REFJDGにおいて、ステートデコーダSTDECは、イネーブル信号ENXREFBをロウレベルに設定し、イネーブル信号ENXREFをハイレベルに設定する。また、試験装置から試験端子IINに電流IHまたは電流ILが供給される。そして、図23と同様の動作が実行され、図22に示したように、リファレンスメモリセルRMCに保持されている論理が判定され、所望の閾値電圧を有するリファレンスメモリセルRMCが選択される。なお、電流IH、ILの切り替えタイミングを試験装置に通知するために、切り替えタイミングを示す切り替え信号を生成する機能をステートデコーダSTDECに設け、切り替え信号を出力する外部端子を半導体メモリMEMに設けてもよい。図26は、図25に示した基準電圧生成部STDVGENを有する半導体メモリMEMの試験を実行する試験システムTSYSの例を示している。例えば、試験システムTSYSは、半導体メモリMEMにアクセスするLSIテスタTEST等の試験装置と、LSIテスタTESTのプローバー等に搭載されるウエハ状態WAFの半導体メモリMEMとを含んでいる。LSIテスタTESTは、半導体メモリMEMを試験モードにエントリする機能と、電流IH、ILを出力する機能を有している。なお、半導体メモリMEMは、システムLSIチップ内に形成されてもよい。例えば、リファレンス判定動作REFJDGは、ウエハWAFから切り出される前に、半導体メモリMEMのステートマシーンSTMおよびLSIテスタTESTにより実行される。これにより、複数の半導体メモリMEMのリファレンス判定動作REFJDGを同時に実行できる。なお、図26では、1つの半導体メモリMEMがLSIテスタTESTに接続されているが、実際には、複数の半導体メモリMEM例えば、4つがLSIテスタTESTに同時に接続される。なお、図4に示した半導体メモリMEMを試験する試験システムSYSの構成は、電流IH、ILを供給するパスがないことを除き、図26と同様である。すなわち、半導体メモリMEMは、LSIテスタTESTからの試験コマンドにより試験モードに設定され、図18に示した試験を実行する。そして、リファレンスセルトランジスタRCTの閾値電圧が設定され、最適なリファレンスメモリセルRMCが選択される。図23に示したステップS12において、リファレンスメモリセルRMCの不良が判定されるとき、ステートデコーダSTDECは、例えば、半導体メモリMEM内に形成される試験用のレジスタに不良の情報を書き込む。LSIテスタTESTは、試験用のレジスタの内容を読むことにより、リファレンスメモリセルRMCの不良の有無を判定する。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、リファレンスメモリセルRMCを用いてリファレンス電圧VREFを生成する回路と等価な回路を用いて、電流IH、ILから基準電圧VXREFを生成できる。これにより、電流値IH、ILにそれぞれ対応する基準電圧VXREFを高い精度で生成できる。図27は、別の実施形態における基準電圧生成部STDVGENおよびセンスアンプSAの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、基準電圧生成部STDVGENは、2つの基準電圧VXREF1、VXREF2を生成する。センスアンプSAは、通常動作モード中に使用するコンパレータCMPの他に、リファレンス判定動作REFJDG図18で使用する一対のコンパレータCMP1、CMP2を有している。ステートマシーンSTMのステートデコーダSTDEC図4は、リファレンス判定動作REFJDGにおいて、2つの電圧設定信号V1、V2を同時に出力する。半導体メモリMEMのその他の構成は、図4と同様である。すなわち、半導体メモリMEMは、NOR型のフラッシュメモリである。基準電圧生成部STDVGENのレジスタREGは、ステートデコーダSTDECから供給される電圧設定信号V1、V2の論理を記憶し、記憶している論理にそれぞれ対応するレジスタ信号REGIN1、REGIN2を出力する。デジタルアナログコンバータDACは、レジスタ信号REGIN1の論理に応じて基準電圧VXREF1を生成し、レジスタ信号REGIN2の論理に応じて基準電圧VXREF1より高い基準電圧VXREF2を生成する。電圧設定信号V1およびレジスタ信号REGIN1は電流値IHに対応し、電圧設定信号V2およびレジスタ信号REGIN2は電流値ILに対応する。基準電圧VXREF1は電流値IHに対応する電圧であり、基準電圧VXREF2は電流値ILに対応する電圧である。上述した実施形態と同様に、例えば、電流値IH、ILは、それぞれ10μA、9μAであり、基準電圧VXREF1、VXREF2は、それぞれ1.1V、1.2Vである。センスアンプSAは、図8に示したセンスアンプSAからスイッチSASWを削除し、電圧生成部VGEN3およびコンパレータCMP1、CMP2を追加している。電圧生成部VGEN3は、電源線VDDとリファレンスグローバルビット線RGBLの間に直列に配置されるpMOSトランジスタおよびnMOSトランジスタを有している。電圧生成部VGEN3は、ロウレベルの試験イネーブル信号TENSABおよびハイレベルの試験イネーブル信号TENSAを受けているときに、リファレンスグローバルビット線RGBLに流れる電流に応じて判定電圧VJDGを生成する。試験イネーブル信号TENSAB、TENSAは、リファレンス判定動作REFJDG時に、図4に示したステートデコーダSTDECにより生成される。電圧生成部VGEN3は、電圧生成部VGEN2と同じ回路であり、電圧生成部VGEN3のトランジスタの特性は、電圧生成部VGEN2のトランジスタの特性と同じである。このため、電圧生成部VGEN3により生成される判定電圧VJDGの値は、電圧生成部VGEN2により生成されるリファレンス電圧VREFの値と同じである。コンパレータCMP1は、試験イネーブル信号TENが有効レベルのときに動作する。コンパレータCMP1は、判定電圧VJDGが基準電圧VXREF1より高いときに論理0の出力データDOUT1を出力し、判定電圧VJDGが基準電圧VXREF1より低いときに論理1の出力データDOUT1を出力する。コンパレータCMP2は、試験イネーブル信号TENが有効レベルのときに動作する。コンパレータCMP2は、判定電圧VJDGが基準電圧VXREF2より高いときに論理0の出力データDOUT2を出力し、判定電圧VJDGが基準電圧VXREF2より低いときに論理1の出力データDOUT2を出力する。例えば、試験イネーブル信号TENは、リファレンス判定動作REFJDG時に、図4に示したステートデコーダSTDECにより生成される。したがって、図4に示したステートマシーンSTMは、出力データDOUT1が論理0で、出力データDOUT2が論理1のとき、判定電圧VJDGが基準電圧VXREF1、VXREF2の間にあると判定する。換言すれば、出力データDOUT1が論理0で、出力データDOUT2が論理1のとき、選択リファレンスメモリセルRMCを検出する。このように、コンパレータCMP1、CMP2は、リファレンス電圧VREFの値が基準電圧VXREF1、VXREF2の間にあるときに、選択リファレンスメモリセルRMCを示す判定信号DOUT1、DOUT2を出力する判定回路として動作する。なお、電圧生成部VGEN3を形成せず、電圧生成部VGENにより生成されるリファレンス電圧VREFをコンパレータCMP1、CMP2に供給してもよい。図28は、図27に示したセンスアンプSAを用いるリファレンス判定動作REFJDGの判定フローの例を示している。図23と同じ処理については、詳細な説明は省略する。図28に示す処理フローは、図23と同様に、リファレンスワード線RWL0-RWL3毎に最適なリファレンスメモリセルRMCを選択するために4回実行される。なお、ステートマシーンSTMが実行する判定フローは、図28に限定されるものではない。図28の判定フローが開始される前、判定されるリファレンスメモリセルRMCに接続されるリファレンスワード線RWLに電圧VG0-VG3のいずれかが供給される。ステップS40、S44、S52は、図23のステップS10、S12、S28と同じ処理のため、説明は省略する。ステップS42において、ステートマシーンSTMは、図27に示した基準電圧生成部STDVGENを制御し、電流値IHに対応する基準電圧VXREF1と電流値ILに対応する基準電圧VXREF2を生成する。ステップS46において、ステートマシーンSTMは、センスアンプSAのコンパレータCMP1、CMP2を動作するため、試験イネーブル信号TENSAB、TENSA、TENを出力する。これにより、リファレンス電圧VREFと基準電圧VXREF1、VXREF2との関係を示す出力データDOUT1、DOUT2が生成される。次に、ステップS48において、リファレンス電圧VREFが基準電圧VXREF1、VXREF2の間にあるとき、セル電流IDSが電流IL、IHの間にあるときと判定され、処理はステップS50に移行する。リファレンス電圧VREFが基準電圧VXREF1、VXREF2の間にないとき、セル電流IDSが電流IL、IHの間にないと判定され、処理はステップS52に移行する。ステップS50において、ステートマシーンSTMは、現在の選択されているリファレンスカラム選択信号RYDに対応するリファレンスメモリセルRMCを、図22に示した条件を満足する選択リファレンスメモリセルRMCとして選択する。そして、判定フローは終了する。選択された選択リファレンスメモリセルRMCを示す情報は、図18に示した書き込み動作PGMINFMにより、情報記憶部INFMに書き込まれる。そして、情報記憶部INFMは、半導体メモリMEMのパワーオン中に、選択された4つの選択リファレンスメモリセルRMCを示すリファレンス選択情報REFSEL0-7を出力する。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、電流値IH、ILに対応する基準電圧VXREF1、VXREF2が生成され、2つのコンパレータCMP1、CMP2を用いてリファレンス判定動作REFJDGが実施される。これにより、最適な閾値電圧を有するリファレンスメモリセルRMCを短い時間で検出でき、リファレンス判定動作REFJDGの時間を短縮できる。図29は、別の実施形態における基準電圧生成部STDVGENの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、基準電圧生成部STDVGENが図27と相違している。半導体メモリMEMのその他の構成は、図4および図27と同様である。すなわち、半導体メモリMEMは、NOR型のフラッシュメモリである。基準電圧生成部STDVGENは、電源線VDDと接地線VSSの間に直列に配置される1つのpMOSトランジスタおよび4つのnMOSトランジスタを含む複数のトランジスタ列TRTR1、TR2を有している。各トランジスタ列TR1、TR2は、nMOSトランジスタNM11、NM12を除き、リファレンス電圧VREFを生成するために、電源線VDDとソース線RSLの間に直列に接続されるトランジスタの列図27と同じ特性のトランジスタが使用される。nMOSトランジスタNM11、NM12は、接地線VSSに接続される別のnMOSトランジスタNM2とともにカレントミラー回路CM1、CM2をそれぞれ形成している。但し、カレントミラー回路CM2のnMOSトランジスタNM12のゲート幅は、nMOSトランジスタNM2のゲート幅より小さく形成されている。このため、リファレンス判定動作REFJDG時にnMOSトランジスタNM12を流れるソース、ドレイン間電流の値は、試験端子IINに供給される電流値IHより小さくなる。例えば、電流IHは10μAのとき、nMOSトランジスタNM11に流れる電流は10μAになり、nMOSトランジスタNM12に流れる電流は9μAになる。したがって、図27と同様に、電流IH10μAに対応する基準電圧VXREF1例えば、1.1Vと、電流IL9μAに対応する基準電圧VXREF2例えば、1.2Vとを生成できる。なお、nMOSトランジスタNM11のゲート幅をnMOSトランジスタNM2のゲート幅より大きくし、nMOSトランジスタNM12のゲート幅をnMOSトランジスタNM2のゲート幅より小さくしてもよい。そして、試験装置から試験端子IINに9.5μAの電流を供給し、nMOSトランジスタNM12、NM11のソース、ドレイン間電流をそれぞれ10μA、9μAにしてもよい。ソース、ドレイン間電流は、ゲート幅だけでなく、チャネル長の変更により調整してもよい。さらに、電流値が異なるカレントミラー回路を3つ以上設けるために、3つ以上のトランジスタ列TRを基準電圧生成部STDVGENに形成し、そのうちの2つを選択してもよい。この場合、生成される基準電圧VXREF1、VXREF2の値を微調整できる。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。図30は、別の実施形態におけるリファレンス書き込み動作REFPGMの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。半導体メモリMEMは、図30に示すリファレンス書き込み動作REFPGMを実行するために、図4と異なるステートマシーンSTMおよびリファレンスカラムデコーダRYDECを有している。半導体メモリMEMのその他の構成は、図4と同様である。すなわち、半導体メモリMEMは、NOR型のフラッシュメモリである。この実施形態では、図7に丸印を付けた16個のリファレンスメモリセルRMCの書き込み動作が同時に実行される。リファレンスビット線RBL0-RBL15のハイレベル期間は全て異なる。このため、図10から図13に示したパルス信号REFPLSa-REFPLSdの代わりに、パルス幅が全て異なる16個のパルス信号REFPLSが図4に示したステートデコーダSTDECにより生成される。また、リファレンスカラム選択信号RYD0-RYD15が互いに重複して選択されるため、図10から図13に示したワード線制御信号RX0-RX3は、リファレンスワード線RWL0-RWL3を同時に選択するために、ステートデコーダSTDECにより同時にハイレベルに活性化される。図7に白丸で示したように、使用されないダミーメモリセルにはコンタクトを形成しない。このため、リファレンスワード線RWL0-RWL3が同時にハイレベルに活性化されても、リファレンスメモリセルRMCを介してリファレンスビット線RBLからリファレンスソース線RSLに流れるリーク電流は発生しない。したがって、図7に丸印で示したリファレンスメモリセルRMCに対して、正しい書き込み動作および正しいベリファイ動作が実行できる。なお、図20に示したように、リファレンス書き込み動作REFPGMにおいて、リファレンスワード線RWL0-RWL3の電圧を個別に設定してもよい。このとき、図4に示した電圧生成部VGENは、リファレンスワード線RWL0-RWL3用の4種類の電圧を生成し、リファレンスワードドライバRWLDRVに供給する必要がある。例えば、4種類の電圧は、抵抗分割回路を用いて生成される。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、リファレンス書き込み動作REFPGMの時間を短縮できる。図31は、別の実施形態におけるリファレンスメモリセルアレイRARYの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。リファレンスメモリセルアレイRARY、ステートマシーンSTMおよび電圧生成部VGENを除く構成は、図4と同様である。すなわち、半導体メモリMEMは、NOR型のフラッシュメモリである。なお、図31に示すリファレンスメモリセルアレイRARYは、図25、図27および図29に示した基準電圧生成部STDVGENおよびセンスアンプSAを有する半導体メモリMEMに適用されてもよい。この実施形態では、リファレンスメモリセルアレイRARY内の全てのリファレンスメモリセルRMCは、黒丸で示したコンタクトを介してリファレンスソース線RSLおよびリファレンスビット線RBLRBL0-RBL15に接続されている。リファレンスワード線ドライバRWLDRVは、リファレンスワード線RWL0-RWL3の1つを正電圧に駆動し、他のリファレンスワード線RWLを負電圧に駆動する。例えば、通常動作モードにおいて、読み出し動作を実行するためにリファレンスワード線RWL2が正電圧に設定されるとき、ベリファイ動作用の他のリファレンスワード線RWL0、RWL1、RWL3は、負電圧に設定される。書き戻しベリファイ動作REPGMVを実行するためにリファレンスワード線RWL0が正電圧に設定されるとき、他のリファレンスワード線RWLRWL1-RWL3は負電圧に設定される。このために、ステートデコーダSTDECは、リファレンスワード線RWL毎に電圧設定信号VSETを生成する機能を追加している。電圧生成部VGENは、リファレンスワード線RWLで使用する負電圧を生成する機能を追加している。電圧生成部VGENは、電圧設定信号VSETに応じて、リファレンスワード線RWLに対応するリファレンスワード線ドライバRWLDRV毎に正電圧または負電圧を供給する。ステートデコーダSTDECおよび電圧生成部VGENのその他の機能は、図4と同様である。リファレンスメモリセルRMCは、通常動作モードにおいてリアルメモリセルMCの読み出し動作時および各種ベリファイ動作時にアクセスされる。また、リファレンスメモリセルRMCは、試験モードにおいて、リファレンスメモリセルRMCの書き込み動作時、各種ベリファイ動作時と、リファレンス判定動作REFJDG時にアクセスされる。リファレンスメモリセルRMCのアクセス時に、アクセスに関与しないリファレンスワード線RWLを負電圧に設定することで、アクセスされないリファレンスセルトランジスタRCTのゲート、ソース間電圧を低くできる。これにより、全てのリファレンスメモリセルRMCにコンタクトを形成するときにも、図31に丸印を付けていないダミーのリファレンスメモリセルRMCにリーク電流が流れることを防止できる。したがって、試験モード中に、丸印を付けたリファレンスメモリセルRMCの消去ベリファイ動作を正しく実行できる。リファレンス書き込み動作REFPGMにおいて、丸印を付けたリファレンスメモリセルRMCの閾値電圧を正しく設定できる。リファレンス判定動作REFJDGにおいて、丸印を付けたリファレンスメモリセルRMCの閾値電圧を正しく評価できる。この結果、通常動作モード中に、読み出し動作および各種ベリファイ動作を正しく実行できる。さらに、リアルメモリセルアレイARYとほぼ同じレイアウトデータを用いて、リファレンスメモリセルアレイRARYを形成できる。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、コンタクトを削除することなくリファレンスメモリセルアレイRARYを形成するときにも、アクセスに関与しないリファレンスワード線RWLを負電圧に設定することで、リーク電流の発生を防止できる。この結果、リファレンスメモリセルRMCの閾値電圧を正しく設定でき、通常動作モードにおいて読み出し動作および各種ベリファイ動作を正しく実行できる。なお、試験時にリファレンスメモリセルRMCの閾値電圧を設定した後、アクセスに関与しないリファレンスメモリセルに対して書き込みを実施し、閾値電圧を書き込みベリファイ電圧VG3よりもずっと高く設定してもよい。この方法では、通常動作モードにおいて負電圧を生成することなくリーク電流の発生を防止することができる。図32は、別の実施形態におけるリファレンスメモリセルアレイRARYの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、通常動作モードでの3種類のベリファイ動作REPGMV、ERSV、PGMVおよび読み出し動作RDの各々において、リファレンスワード線RWL0-RWL3毎に16個のリファレンスメモリセルRMCから1つが選択される。このため、試験モードにおいて、全てのリファレンスビット線RBL0-RBL15に接続されるリファレンスメモリセルRMCがアクセスされる必要がある。これを実現するために、リファレンスメモリセルアレイRARY、リファレンスカラムデコーダRYDEC、ステートマシーンSTMおよび情報記憶部INFMが、図4と相違している。ステートデコーダSTDECは、図31に示した実施形態と同様に、アクセスに関与しないリファレンスワード線RWLを負電圧に設定する機能を有している。半導体メモリMEMのその他の構成は、図4と同様である。すなわち、半導体メモリMEMは、NOR型のフラッシュメモリである。なお、図32に示すリファレンスメモリセルアレイRARYは、図25、図27および図29に示した基準電圧生成部STDVGENおよびセンスアンプSAを有する半導体メモリMEMに適用されてもよい。図10から図13に示したリファレンスカラムデコーダRYDECは、リファレンス書き込み動作REFPGM時にリファレンスカラム選択信号RYD0-RYD15のパルス幅を相違させるために、パルス幅の異なる16個のパルス信号REFPLSを受ける。すなわち、図10から図13に示したNANDゲートN2は、互いに異なるパルス信号REFPLSを受ける。また、各NANDゲートN2は、2つの入力端子を有しており、ワード線制御信号RX0-RX3を受けない。通常動作モードにおいて、4種類のベリファイ動作毎に16個のリファレンスメモリセルRMCの1つを選択するために、図9に示した情報記憶部INFMは、16個の記憶回路RINF4種類×4ビットを有し、16ビットのリファレンス選択情報REFSEL0-REFSEL15を出力する。例えば、リファレンス選択情報REFSEL0-REFSEL3は、書き戻しベリファイ動作REPGMVで使用するリファレンスメモリセルRMCを選択するために使用される。リファレンス選択情報REFSEL4-REFSEL7は、消去ベリファイ動作ERSVで使用するリファレンスメモリセルRMCを選択するために使用される。リファレンス選択情報REFSEL8-REFSEL11は、読み出し動作RDで使用するリファレンスメモリセルRMCを選択するために使用される。リファレンス選択情報REFSEL12-REFSEL15は、書き込みベリファイ動作PGMVで使用するリファレンスメモリセルRMCを選択するために使用される。通常動作モード中に、各リファレンスカラム選択信号RYD0-YRD15のいずれかが、書き戻しベリファイ動作REPGMV、消去ベリファイ動作ERSV、読み出し動作RDおよび書き込みベリファイ動作PGMVを実行するために使用される。このために、図10から図13に示したNANDゲートN1は、リファレンス選択情報REFSEL0-REFSEL3のデコード信号、リファレンス選択情報REFSEL4-REFSEL7のデコード信号、リファレンス選択情報REFSEL8-REFSEL11デコード信号およびリファレンス選択情報REFSEL12-REFSEL15のデコード信号のオア論理を受ける。また、各NANDゲートN1は、書き戻しベリファイ信号REPGMVS、消去ベリファイ信号ERSVS、読み出し信号RDSおよび書き込みベリファイ信号PGMVSを受けない。すなわち、NANDゲートN1は、2入力である。リファレンス判定動作REFJDGにおいて、ステートマシーンSTMは、各リファレンスワード線RWL0-RWL3毎に、16個のリファレンスメモリセルRMCの1つを選択する。このために、ステートマシーンSTMは、選択したリファレンスメモリセルRMCの位置を示す情報を、情報記憶部INFMに書き込む。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、より多くのリファレンスメモリセルRMCの中から最適な閾値電圧を有するリファレンスメモリセルRMCを選択できる。図33は、別の実施形態におけるリファレンスメモリセルアレイRARYの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、通常動作モードにおいて、セル電流の精度が最も必要な読み出し動作RD用のリファレンスメモリセルRMCが、13個のリファレンスメモリセルRMCの中から選択される。読み出し動作RD用のリファレンスメモリセルRMCは、上述した実施形態と同様に、リファレンスワード線RWL2に接続される。このために、リファレンスメモリセルアレイRARY、リファレンスカラムデコーダRYDEC、ステートマシーンSTMおよび情報記憶部INFMが、図4と相違している。ステートデコーダSTDECは、図31に示した実施形態と同様に、アクセスに関与しないリファレンスワード線RWLを負電圧に設定する機能を有している。半導体メモリMEMのその他の構成は、図4と同様である。すなわち、半導体メモリMEMは、NOR型のフラッシュメモリである。なお、図31に示すリファレンスメモリセルアレイRARYは、図25、図27および図29に示した基準電圧生成部STDVGENおよびセンスアンプSAを有する半導体メモリMEMに適用されてもよい。また、図7と同様に、使用されないダミーメモリセルにはコンタクトを形成しなくてもよい。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。図34は、別の実施形態におけるリファレンス書き込み動作REFPGM中の書き込み動作PGMの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。図34において、符号iの意味は、図20と同じである。この実施形態では、4つのリファレンスビット線RBLに供給される電圧VDSa、VDSb、VDSc、VDSdが互いに異なっている。リファレンスグローバルビット線RGBLに異なる電圧が供給されるため、図7に示したリファレンスワード線RWL0-RWL3毎に、4つのリファレンスメモリセルRMCは、1つずつ順に書き込み動作PGMが実行される。図34に示す動作を実現するために、ステートデコーダSTDECおよび電圧生成部VGENが、図4と相違している。半導体メモリMEMのその他の構成は、図4と同様である。すなわち、半導体メモリMEMは、NOR型のフラッシュメモリである。なお、図34に示す動作は、図25、図27および図29に示した基準電圧生成部STDVGENおよびセンスアンプSAを有する半導体メモリMEMで実行されてもよい。また、図34に示す動作は、図31から図33のリファレンスメモリセルアレイRARYを有する半導体メモリMEMで実行されてもよい。ステートデコーダSTDECは、図18に示したリファレンス書き込み動作REFPGMにおいて、生成タイミングが互いに異なりかつ互いに重複しないパルス信号REFPLSa-REFPLSdを生成する。また、ステートデコーダSTDECは、最初のパルス信号REFPLSaの出力を開始するときから、最後のパルス信号REFPLSdを出力するまでの間、リファレンスワード線RWLiを電圧VGに設定する。電圧生成部VGENは、リファレンス書き込み動作REFPGM中に、ステートデコーダSTDECからの制御に基づいて、リファレンスビット線RBLiに供給する電圧VDSVDSa、VDSb、VDSc、VDScを順に生成する。電圧VDSを迅速に切り替えるために、電圧生成部VGENは、例えば、4種類の電圧VDSを同時に生成する抵抗分割回路と、生成された電圧VDSの1つを選択するセレクタとを有している。なお、図20と同様に、4種類の電圧VDSa、VDSb、VDSc、VDSdの値は、選択されるリファレンスワード線RWLiに応じて変更される。図34では、4つのリファレンスカラム選択信号RYDのパルス幅を決めるパルス信号REFPLSa-REFPLSdのパルス幅は、互いに等しく設定されている。このため、順次にオンする4つのリファレンスカラムスイッチRCSWのオン期間は互いに同じである。しかし、パルス信号REFPLSa-REFPLSdのパルス幅は相違させてもよい。また、パルス信号REFPLSa-REFPLSdのパルス幅を互いに等しくする代わりに、図10から図13に示したリファレンス書き込み信号RPGMのハイレベル期間により、リファレンスビット線RBLi電圧VDSが供給される期間を相違させてもよい。このとき、ステートデコーダSTDECは、パルス信号REFPLSa-REFPLSdを生成しなくてよい。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。図35は、上述した実施形態の半導体メモリMEMが搭載されるシステムSYSの例を示している。システムSYSユーザシステムは、例えば、携帯機器等のマイクロコンピュータシステムの少なくとも一部を含んでいる。システムSYSの形態は、シリコン基板上に複数のマクロが集積されたシステムオンチップ、あるいはパッケージ基板上に複数のチップが搭載されたシステムインパッケージのいずれでもよい。例えば、システムSYSは、CPU、ROMおよび周辺回路PERIと、上述した半導体メモリMEMのいずれかとを有している。CPU、ROM、周辺回路PERIおよび半導体メモリMEMは、システムバスSBUSにより互いに接続されている。ROMは、CPUにより実行されるプログラムを格納している。CPUは、ROMにアクセスするとともに、半導体メモリMEMにアクセスし、システム全体の動作を制御する。なお、CPUにより実行されるプログラムが半導体メモリMEMに格納されるとき、ROMはシステムSYSに搭載されなくてもよい。周辺回路PERIは、システムSYSに接続される入力装置および出力装置の少なくともいずれかを制御する。システムSYSに搭載された半導体メモリMEMは、CPUからのアクセス要求に応じて、書き込み動作、読み出し動作および消去動作を実行する。以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。