出力アンプのスルーレートを調整するスルーレート制御回路であって、一定周期のクロック信号を出力するカウンタと、前記カウンタが出力したクロック信号と予め設定された第1のカウント周期に基づいて、前記出力アンプのスルーレートを検出するタイミング信号を発生する制御時間設定回路と、前記タイミング信号によるタイミングの制御電圧を供給する制御電圧供給部と、前記制御時間設定回路が発生したタイミング信号によるタイミングで検出された前記出力アンプの出力信号と、前記制御電圧供給部より供給される制御電圧の比較を行う電圧比較回路と、前記電圧比較回路の比較結果に応じて、前記出力アンプのバイアス電流を制御する出力アンプ制御回路と、を備えたことを特徴とするスルーレート制御回路。スルーレート制御期間が設定され、前記スルーレート制御期間において、前記制御時間設定回路が前記タイミング信号を発生し、前記電圧比較回路が、前記出力アンプの出力信号と、前記制御電圧供給部より前記タイミング信号によるタイミングに応じて供給される制御電圧との比較を行い、前記出力アンプ制御回路が、前記出力アンプのバイアス電流の制御を行うこと、を複数回繰り返すことを特徴とする請求項1に記載のスルーレート制御回路。前記出力アンプ制御回路による前記バイアス電流の制御の調整量を、前記出力アンプの出力信号と前記制御電圧の差分に基づいて変えることを特徴とする請求項1または2に記載のスルーレート制御回路。前記出力アンプ制御回路による前記バイアス電流の制御の調整量を、前記スルーレート制御期間で前記制御を行う度に、小さくしていくことを特徴とする請求項2または3に記載のスルーレート制御回路。前記出力アンプ制御回路は、前記比較結果において、前記出力アンプの出力信号が前記制御電圧よりも大きいと判定された場合には、前記出力アンプのバイアス電流を小さくするように制御し、前記出力アンプの出力信号が前記制御電圧よりも小さいと判定された場合には、前記出力アンプのバイアス電流を大きくするように制御することを特徴とする請求項1乃至4のいずれか1項に記載のスルーレート制御回路。前記制御電圧供給部は、複数の制御電圧を出力する制御電圧生成回路と、前記制御電圧生成回路が生成した複数の制御電圧から1つの制御電圧を選択する制御電圧選択回路とを有し、前記制御電圧選択回路は、前記制御時間設定回路によって供給される前記タイミング信号に基づいて、前記制御電圧の選択を行うことを特徴とする請求項1乃至5のいずれか1項に記載のスルーレート制御回路。予め設定された第2のカウント周期に応じて、前記スルーレート制御期間を設定する制御設定回路をさらに備えたことを特徴とする請求項2乃至6のいずれか1項に記載のスルーレート制御回路。出力アンプと、請求項1乃至7のいずれか1項に記載のスルーレート制御回路と、を備えた半導体集積回路。出力アンプのスルーレートを調整するスルーレート制御方法であって、前記出力アンプのスルーレートを検出するタイミングを発生するステップと、前記タイミングで検出された出力アンプの出力信号と、制御電圧との比較を行う比較ステップと、前記比較ステップの比較結果に応じて、前記出力アンプのバイアス電流を制御するバイアス電流制御ステップと、を含むことを特徴とするスルーレート制御方法。スルーレート制御期間が設定され、前記スルーレート制御期間において、前記タイミングを発生するステップと、前記発生したタイミングに応じた制御電圧を設定するステップと、前記比較ステップと、前記バイアス電流制御ステップと、を複数回繰り返すことを特徴とする請求項9に記載のスルーレート制御方法。前記バイアス電流制御ステップにおける前記バイアス電流の制御の調整量を、前記出力アンプの出力信号と前記制御電圧の差分に基づいて変えることを特徴とする請求項9または10に記載のスルーレート制御方法。前記バイアス電流制御ステップにおける前記バイアス電流の制御の調整量を、前記スルーレート制御期間で前記制御を行う度に、小さくしていくことを特徴とする請求項10または11に記載のスルーレート制御方法。前記バイアス電流制御ステップは、前記比較ステップにおいて、前記出力アンプの出力信号が前記制御電圧よりも大きいと判定された場合には、前記出力アンプのバイアス電流を小さくするように制御し、前記出力アンプの出力信号が前記制御電圧よりも小さいと判定された場合には、前記出力アンプのバイアス電流を大きくするように制御することを特徴とする請求項9乃至12のいずれか1項に記載のスルーレート制御方法。以下の分析は、本発明により与えられる。しかしながら、特許文献1に記載された出力インピーダンスとスルーレートの調整方法では、出力バッファに接続される負荷変動があった場合には、レプリカバッファで出力インピーダンスの検出を行っているため、負荷変動によるスルーレートの変動を検出することができないという問題がある。また、出力バッファが大きい場合には、出力バッファと同じサイズのレプリカバッファが必要となるため、高駆動バッファの場合はチップサイズの増大につながるという問題がある。以上のように、負荷変動があってもスルーレート調整を行うことが可能で、チップサイズがあまり増大しないスルーレート制御回路が望まれている。本発明の第1の視点によるスルーレート制御回路は、出力アンプのスルーレートを調整するスルーレート制御回路であって、一定周期のクロック信号を出力するカウンタと、前記カウンタが出力したクロック信号と予め設定された第1のカウント周期に基づいて、前記出力アンプのスルーレートを検出するタイミング信号を発生する制御時間設定回路と、前記タイミング信号によるタイミングの制御電圧を供給する制御電圧供給部と、前記制御時間設定回路が発生したタイミング信号によるタイミングで検出された前記出力アンプの出力信号と、前記制御電圧供給部より供給される制御電圧の比較を行う電圧比較回路と、前記電圧比較回路の比較結果に応じて、前記出力アンプのバイアス電流を制御する出力アンプ制御回路と、を備えている。本発明の第2の視点によるスルーレート制御方法は、出力アンプのスルーレートを調整するスルーレート制御方法であって、前記出力アンプのスルーレートを検出するタイミングを発生するステップと、前記タイミングで検出された出力アンプの出力信号と、制御電圧との比較を行う比較ステップと、前記比較ステップの比較結果に応じて、前記出力アンプのバイアス電流を制御するバイアス電流制御ステップと、を含む。本発明のスルーレート制御回路によれば、スルーレートを検出するタイミングで、出力アンプの出力信号と制御電圧を比較し、比較結果に基づいて、出力アンプのバイアス電流を制御するようにしたから、出力アンプの負荷変動が生じた場合でも、出力アンプのスルーレート調整が可能なスルーレート制御回路を提供することができる。本発明のスルーレート制御方法によれば、スルーレートを検出するタイミングを発生し、そのタイミングで検出された出力アンプの出力信号と制御電圧を比較し、比較結果に応じて、出力アンプのバイアス電流を制御するようにしたから、出力アンプの負荷変動が生じた場合でも、出力アンプのスルーレート調整が可能なスルーレート制御方法を提供することができる。本発明の実施形態について、必要に応じて図面を参照して説明する。なお、実施形態の説明において引用する図面及び図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。本発明による第1の実施形態のスルーレート制御回路は、図1に示すように、出力アンプ28のスルーレートを調整するスルーレート制御回路であって、一定周期のクロック信号を出力するカウンタ8と、カウンタ8が出力したクロック信号と予め設定された第1のカウント周期に基づいて、出力アンプ28のスルーレートを検出するタイミング信号を発生する制御時間設定回路14と、タイミング信号によるタイミングの制御電圧を供給する制御電圧供給部19と、制御時間設定回路14が発生したタイミング信号によるタイミングで検出された出力アンプ28の出力信号と、制御電圧供給部19より供給される制御電圧の比較を行う電圧比較回路18と、電圧比較回路18の比較結果に応じて、出力アンプ28のバイアス電流を制御する出力アンプ制御回路16と、を備えている。本発明による第2の実施形態のスルーレート制御方法は、図2に示すように、出力アンプ28のスルーレートを調整するスルーレート制御方法であって、出力アンプ28のスルーレートを検出するタイミングを発生するステップS102と、そのタイミングで検出された出力アンプ28の出力信号と、制御電圧との比較を行う比較ステップS106と、比較ステップS106の比較結果に応じて、出力アンプ28のバイアス電流を制御するバイアス電流制御ステップS200と、を含む。本発明による第3の実施形態の半導体集積回路は、図1に示すように、出力アンプ28と、その出力アンプ28のスルーレートを制御する第1の実施形態のスルーレート制御回路を備えている。以下、実施例について、図面を参照して詳しく説明する。[実施例1の構成]図1は、本発明の実施例1に係る出力アンプ及びスルーレート制御回路のブロック図である。図1における出力アンプ28、及びその他の機能ブロック制御電圧供給部19、カウンタ8、制御設定回路12、制御時間設定回路14、出力アンプ制御回路16、電圧比較回路18を有するスルーレート制御回路は、アナログIC等の半導体集積回路として構成される。図1において、出力アンプ28は、出力電圧が出力アンプ28のマイナス入力端子に帰還されるいわゆる電圧フォロワ回路である。電圧フォロワ回路の電圧増幅度は1であり、出力アンプ28の入力信号と出力信号の電位は同じである。出力アンプ28はオペアンプで構成され、オペアンプ内部の差動入力段における定電流源27のバイアス電流により、出力アンプ28のスルーレート特性は変化する。一般にオペアンプ回路のスルーレート特性は、定電流源27のバイアス電流に比例し、位相補償用のコンデンサ容量に反比例する性質を持っている。従って、スルーレートを大きくして、出力信号の立ち上がりをよくするには、バイアス電流を増加させるか、位相補償用のコンデンサ容量を小さくすればよい。本発明の実施例1では、バイアス電流を制御することにより、所望のスルーレート特性が得られるように制御を行っている。次に、図1におけるスルーレート制御回路の構成について説明する。カウンタ8は一定周期のクロック信号を出力し、制御設定回路12と制御時間設定回路14に生成したクロック信号を供給する。制御設定回路12は、出力アンプ28のスルーレートを制御するスルーレート制御期間を、クロック信号を基にしたカウント周期として設定する。スルーレート制御期間は、例えば、出力アンプ28の入力信号が立ち上がり始めてから安定するまでの期間に設定される。制御時間設定回路14は、制御設定回路12が設定したスルーレート制御期間において、スルーレート制御をかけるタイミング信号を出力する。そのタイミング信号は、カウンタ8より供給されるクロック信号を基にしたカウント周期として設定される。尚、1つのスルーレート制御期間にスルーレート制御をかけるタイミングは、1回でもよいし、複数回でもよい。制御電圧供給部19は、制御時間設定回路14が出力するタイミング信号によるタイミングに応じたスルーレート制御の目標電圧を、電圧供給回路18に供給する。制御電圧供給部19は、制御電圧生成回路22と制御電圧選択回路24により構成される。制御電圧生成回路22は予め設定されている複数の制御電圧26を出力する。そして、制御電圧選択回路24は、上記した複数の制御電圧26の中から、制御時間設定回路14が出力するタイミング信号によるタイミングに応じた制御電圧を選択し、電圧比較回路18に供給する。電圧比較回路18は、出力アンプ28の出力信号及び上記した制御電圧選択回路24が選択出力した制御電圧を入力し、2つの電位の比較を行うコンパレータである。出力アンプ28の出力信号のほうが制御電圧よりも大きい場合は、電圧比較回路18はHを出力アンプ制御回路16に出力し、一方、出力アンプ28の出力信号のほうが制御電圧よりも小さい場合は、電圧比較回路18はLを出力アンプ制御回路16に出力する。出力制御アンプ回路16は、電圧比較回路18の比較結果HまたはLを、制御時間設定回路14が出力するタイミング信号によるタイミングでラッチし、そのラッチした信号に基づいて、出力アンプ28の定電流源27におけるバイアス電流を制御する。次に、出力アンプ制御回路16及び出力アンプ28におけるバイアス電流制御の詳細について、図4を参照しながら詳細に説明する。図4は、出力アンプ28のオペアンプ内部の差動段の詳細を示している。オペアンプの差動段は、プラス入力端子、マイナス入力端子の信号を受ける差動対34と、電流ミラー対29と、NチャネルMOSトランジスタM5による定電流源36で構成される。MOSトランジスタM5のゲート電圧は、出力アンプ制御回路16が供給するバイアス電圧Vbiasにより、MOSトランジスタM5に流れるドレイン電流が制御される。このドレイン電流が、出力アンプ28のバイアス電流Ibiasである。次に、出力アンプ制御回路16の詳細について説明する。バイアス電圧選択信号生成回路42は、制御時間設定回路14が出力するタイミング信号によるタイミングで、電圧比較回路18の比較結果をラッチする。そして、バイアス電圧選択信号生成回路42は、制御設定回路12によりスルーレート制御期間と判定され、且つ、ラッチした電圧比較回路18の比較結果がHの場合には、1を出力する。また、スルーレート制御期間と判定され、且つ、ラッチした電圧比較回路18の比較結果がLの場合には、2を出力する。また、バイアス電圧選択信号生成回路42は、スルーレート制御期間でないと判定される場合には、0を出力する。また、出力アンプ制御回路16は、電圧発生回路38を有し、3つのバイアス電圧VbiasN、Vbias1、Vbias2を発生する。Vbias1とVbias2の大小関係はVbias1<Vbias2となるように発生される。そして、バイアス電圧選択信号生成回路42が発生した信号0/1/2に基づいて、セレクタ40により、VbiasN、Vbias1、Vbias2のいずれかを選択出力する。バイアス電圧選択信号生成回路42が0を出力している場合は、セレクタ40は電圧VbiasNを選択出力する。これは、スルーレート制御期間以外の場合であり、スルーレート制御がオフ状態すなわち、通常動作時のバイアス電圧である。この場合の出力アンプ28のバイアス電流をIbiasNとする。また、バイアス電圧選択信号生成回路42が1を出力している場合は、セレクタ40は電圧Vbias1を選択出力する。これは、スルーレート制御期間で、バイアス電流を小さくすることにより、スルーレートを小さくする制御を行う場合である。また、バイアス電圧選択信号生成回路42が2を出力している場合は、セレクタ40は電圧Vbias2を選択出力する。これは、スルーレート制御期間で、バイアス電流を大きくすることにより、スルーレートを大きくする制御を行う場合である。バイアス電圧がVbias1のときのバイアス電流をIbias1、バイアス電圧がVbias2のときのバイアス電流をIbias2とすると、バイアス電圧とバイアス電流は比例するので、Ibias1<Ibias2の関係になる。すなわち、実施例1では、バイアス電流を制御するのに、それに比例したバイアス電圧で制御を行っている。以上説明したように、スルーレート制御期間の場合には、電圧比較回路18の比較結果H/Lに応じて、Vbias1/Vbias2を切り替えることにより、バイアス電流を制御する構成となっている。[実施例1の動作]次に、実施例1の動作について、図1に示すブロック図と、図2に示すフローチャートを参照しながら、詳細に説明する。まず、制御設定回路12が、スルーレート制御期間の設定を行うステップS100。次に、制御時間設定回路14が、スルーレートを検出するタイミングを発生するステップS102。次に、上記のタイミングに応じた制御電圧を設定するステップS104。具体的には、制御電圧生成回路22が発生する複数の制御電圧26の中から制御電圧選択回路24がタイミングに応じた制御電圧を選択している。次に、電圧比較回路18が、上記タイミングにおける出力アンプ28の出力信号と、上記制御電圧を比較するステップS106。次に、ステップS106の比較結果に応じて、出力アンプのバイアス電流を制御するバイアス電流制御を行うステップS200。ステップS200は、より詳細には、以下のステップS108、S110及びS112を含んでいる。まず、電圧比較回路18による比較結果において、出力アンプの出力信号が制御電圧より大きいか否かを判定するステップS108。ステップS108において、出力アンプの出力信号が制御電圧より大きいと判定された場合にはステップS108でYES、出力アンプ28のバイアス電流を小さくするステップS110。具体的には、図4におけるバイアス電圧Vbiasとして低いほうのVbias1を選択することにより、小さいほうのバイアス電流Ibias1が設定される。一方、ステップS108において、出力アンプの出力信号が制御電圧より小さいと判定された場合にはステップS108でNO、出力アンプ28のバイアス電流を大きくするステップS112。具体的には、図4におけるバイアス電圧Vbiasとして大きいほうのVbias2を選択することにより、大きいほうのバイアス電流Ibias2が設定される。次に、スルーレート制御期間が終わったか否かが判定されるステップS114。具体的には、制御設定回路12の出力が、HかLかを判別する。そして、ステップS114でスルーレート制御期間が終わったと判定された場合ステップS114で、YES、具体的には、制御設定回路12の出力がLの場合には、処理を終了する。一方、ステップS114でスルーレート制御期間が終わっていないと判定された場合ステップS114で、NO、具体的には、制御設定回路12の出力が未だHの場合には、ステップS102に戻り、次に、制御時間設定回路14が発生する制御のタイミングでスルーレート制御を繰り返す。図3は、実施例1によるスルーレート制御が行われた一例を示す出力アンプ28の出力信号の波形図である。以下に、図3を参照し、実施例1の動作を詳細に説明する。波形図において横軸は時間、縦軸は出力アンプの出力電圧を示している。波形図の破線は、理想的な出力波形を示しており、スルーレート制御の目標特性である。図3の最下部は、制御設定回路12の出力である。A点でHに立ち上がり、L点でLになる。A点からL点までの期間が、スルーレート制御期間である。この期間は、カウンタ8が出力するクロック信号を基にしたカウント周期CT2第2のカウント周期により設定される。次に、図3において、制御時間設定回路14の出力信号が表示されている。ここに示したように、カウント周期CT1第1のカウント周期経過したタイミングが、スルーレートを検出して制御するタイミングである図3で、下方向の矢印で示している。制御時間設定回路14の出力信号は、カウント周期CT1毎に、HからLに立ち下がり、このタイミングエッジで、制御を行っている。また、カウントCT1毎のタイミングにおける制御電圧は、波形図の縦軸に示した第1~第5の制御電圧であり、これらの電圧は、制御電圧供給部19から供給される。また、制御時間設定回路14の出力は、カウント周期CT1のタイミングエッジより、カウント周期CT3だけ前のタイミングで、LからHに立ち上がる。そして、この立ち上がるタイミングで、電圧比較回路18は、比較動作を開始する。その後、電圧比較回路18による比較結果は、CT1毎のタイミングエッジ図3の下方向の矢印で、出力制御アンプ回路16によりラッチされる。図3に示した時間軸上のA点~L点の各々におけるスルーレート制御の動作状態について、以下に説明する。まず、A点において、出力アンプ28の制御が開始する。このとき、出力アンプ制御回路16の出力は、通常動作時のバイアス電圧VbiasNとなっている。次に、B点において、制御時間設定回路14の出力が立ち上がり、第1の電圧比較期間が開始する。制御時間設定回路14の立ち上がり信号に応じて、制御電圧選択回路24は制御電圧生成回路22の出力の中から第1の制御電圧を選択し、電圧比較回路18に出力する。電圧比較回路18は第1の制御電圧と出力アンプ28の出力電圧の比較結果を出力アンプ制御回路16に出力する。次に、C点において、カウント周期CT1のタイミングとなり、制御時間設定回路14の出力が立ち下がり第1の電圧比較期間が終了する。制御時間設定回路14の立ち下がり信号に応じて、出力アンプ制御回路16は、電圧比較回路18の出力信号をラッチする。このとき、制御電圧に対して出力電圧のほうが高いため、出力アンプ制御回路16は出力アンプバイアス電流制御を行い、出力アンプを低速化する。具体的にはバイアス電圧として低いほうのVbias1を出力する。次に、D点において、制御時間設定回路14の出力が立ち上がり、第2の電圧比較期間が開始する。制御時間設定回路14の立ち上がり信号に応じて、制御電圧選択回路24は制御電圧生成回路22の出力の中から第2の制御電圧を選択し、電圧比較回路18に出力する。電圧比較回路18は第2の制御電圧と出力アンプ28の出力電圧の比較結果を出力アンプ制御回路16に出力する。次に、E点において、カウント周期CT1のタイミングとなり、制御時間設定回路14の出力が立ち下がり第2の電圧比較期間が終了する。制御時間設定回路14の立ち下がり信号に応じて、出力アンプ制御回路16は、電圧比較回路18の出力信号をラッチする。このとき、制御電圧に対して出力電圧のほうが低いため、出力アンプ制御回路16は出力アンプバイアス電流制御を行い、出力アンプを高速化する。具体的にはバイアス電圧として高いほうのVbias2を出力する。次に、F点において、制御時間設定回路14の出力が立ち上がり、第3の電圧比較期間が開始する。制御時間設定回路14の立ち上がり信号に応じて、制御電圧選択回路24は制御電圧生成回路22の出力の中から第3の制御電圧を選択し、電圧比較回路18に出力する。電圧比較回路18は第3の制御電圧と出力アンプ28の出力電圧の比較結果を出力アンプ制御回路16に出力する。次に、G点において、カウント周期CT1のタイミングとなり、制御時間設定回路14の出力が立ち下がり第3の電圧比較期間が終了する。制御時間設定回路14の立ち下がり信号に応じて、出力アンプ制御回路16は、電圧比較回路18の出力信号をラッチする。このとき、制御電圧に対して出力電圧のほうが高いため、出力アンプ制御回路16は出力アンプバイアス電流制御を行い、出力アンプを低速化する。具体的にはバイアス電圧として低いほうのVbias1を出力する。次に、H点において、制御時間設定回路14の出力が立ち上がり、第4の電圧比較期間が開始する。制御時間設定回路14の立ち上がり信号に応じて、制御電圧選択回路24は制御電圧生成回路22の出力の中から第4の制御電圧を選択し、電圧比較回路18に出力する。電圧比較回路18は第4の制御電圧と出力アンプ28の出力電圧の比較結果を出力アンプ制御回路16に出力する。次に、I点において、カウント周期CT1のタイミングとなり、制御時間設定回路14の出力が立ち下がり第4の電圧比較期間が終了する。制御時間設定回路14の立ち下がり信号に応じて、出力アンプ制御回路16は、電圧比較回路18の出力信号をラッチする。このとき、制御電圧に対して出力電圧のほうが低いため、出力アンプ制御回路16は出力アンプバイアス電流制御を行い、出力アンプを高速化する。具体的にはバイアス電圧として高いほうのVbias2を出力する。次に、J点において、制御時間設定回路14の出力が立ち上がり、第5の電圧比較期間が開始する。制御時間設定回路14の立ち上がり信号に応じて、制御電圧選択回路24は制御電圧生成回路22の出力の中から第5の制御電圧を選択し、電圧比較回路18に出力する。電圧比較回路18は第5の制御電圧と出力アンプ28の出力電圧の比較結果を出力アンプ制御回路16に出力する。次に、K点において、カウント周期CT1のタイミングとなり、制御時間設定回路14の出力が立ち下がり第5の電圧比較期間が終了する。制御時間設定回路14の立ち下がり信号に応じて、出力アンプ制御回路16は、電圧比較回路18の出力信号をラッチする。このとき、制御電圧に対して出力電圧のほうが高いため、出力アンプ制御回路16は出力アンプバイアス電流制御を行い、出力アンプを低速化する。具体的にはバイアス電圧として低いほうのVbias1を出力する。次に、L点において、制御設定回路12の出力がLに立ち下がり、スルーレート制御期間が終了する。このとき、出力アンプ制御回路16の出力は、通常動作時のバイアス電圧VbiasNに戻る。以上説明したように、比較動作と、比較結果に基づいた制御動作とを繰り返していき、出力アンプ28のスルーレートを理想的な速度に近づけていく。図3による動作説明では、比較回数を5回として説明したが、それに限定されず、出力のスルーレートの目標精度を上げたい場合は比較回数を増やしてもよく、スルーレートの目標精度に応じた設定を行えばよい。尚、図3に示す制御では、比較結果に基づいたバイアス電流の制御を次の比較結果をラッチするまで続けているが、それに限定されず、次の比較結果をラッチするより前の所定のタイミングまでスルーレート制御を行い、そのタイミングから次の比較結果のラッチまでは通常のバイアス電流で動作するように構成してもよい。実施例1のスルーレート制御回路によれば、出力の状態を時間軸で比較することにより制御を行うようにしたから、出力に負荷変動を生じた場合でも、高精度にスルーレートを調整することができるという効果が得られる。また、特許文献1のようにレプリカバッファによりチップサイズが増大するようなこともないので、チップサイズをあまり増大させずに、スルーレート制御を行うことが可能であるという効果が得られる。実施例2に係るスルーレート制御回路について、図5、図6を参照しながら説明する。実施例2によるスルーレート制御回路の実施例1との違いは、出力アンプ制御回路の部分だけである。実施例2における出力アンプ制御回路60のブロック図を図5に示す。電圧発生回路VbiasN64は、通常動作時すなわち、スルーレート制御オフ時のバイアス電圧VbiasNを発生する回路であり、実施例1と同じ電圧VbiasNを生成する。出力アンプ制御回路60において、電圧発生回路Vbias166が、スルーレート制御オン時の低いほうのバイアス電圧Vbias1を発生する。一方、電圧発生回路Vbias268が、スルーレート制御オン時の高いほうのバイアス電圧Vbias2を発生する。そして、出力アンプ制御回路60は制御回数カウンタ70を有し、制御時間設定回路14によるタイミング信号の発生の度に、制御回数をカウントアップする。電圧発生回路Vbias166は、図6Aに示す変換特性を持つ電圧発生回路である。一方、電圧発生回路Vbias268は、図6Bに示す変換特性と持つ電圧発生回路である。図6A、Bにおいて、破線の電圧レベルは、無調整のレベルを表している。図6Aにおいて、実線の特性と破線の特性無調整のレベルの差が、出力アンプ28のバイアス電圧の調整量を意味し、その調整量を、図6Aに示すように、制御回数が増えていくにつれて、小さくすることを意味している。図6Bにおいても、同様に、実線の特性と破線の特性無調整のレベルの差が、出力アンプ28のバイアス電圧の調整量を意味し、その調整量を、図6Bに示すように、制御回数が増えていくにつれて、小さくすることを意味している。例えば、図6A、Bに示す変換特性として、制御回数=1のときは調整量をバイアス電圧の±50、制御回数=2のときは調整量をバイアス電圧の±40、制御回数=3のときは調整量をバイアス電圧の±30というように、設定する。また、この設定は、実際には、実験による最適化や、シミュレーションによる最適化計算などにより行えばよい。例えば、図3に示したスルーレート調整の例の場合、5回の制御を行っているが、実施例2では、第1の制御による低速化のVbias1の調整量より、第3の制御による低速化のVbias1の調整量を小さくし、第3の制御による低速化のVbias1の調整量より、第5の制御による低速化のVbias1の調整量を、さらに小さくする。また、第2の制御による高速化のVbias2の調整量より、第4の制御による高速化のVbias2の調整量を小さくすることになる。以上のように、実施例2に係るスルーレート制御回路によれば、制御回数が増えるにつれて、調整量を小さくしていくことにより、より微調整が可能となり、高精度に出力電圧を理想出力に合わせることができるという効果が得られる。実施例3に係るスルーレート制御回路について、図7、図8を参照しながら説明する。実施例3によるスルーレート制御回路の実施例1との違いは、出力アンプ制御回路の部分及び電圧比較回路である。実施例3における出力アンプ制御回路74のブロック図を図7に示す。電圧発生回路VbiasN78は、通常動作時すなわち、スルーレート制御オフ時のバイアス電圧VbiasNを発生する回路であり、実施例1、2と同じ電圧VbiasNを生成する。出力アンプ制御回路74において、電圧発生回路Vbias180が、スルーレート制御オン時の低いほうのバイアス電圧Vbias1を発生する。一方、電圧発生回路Vbias282が、スルーレート制御オン時の高いほうのバイアス電圧Vbias2を発生する。また、実施例1、2の電圧比較回路18は、比較結果がH、L]のみの大小関係を示す情報のみを出力していたが、実施例3の電圧比較回路86は、出力アンプ28の出力信号と制御電圧との差分を出力する。そして、その差分を電圧発生回路Vbias180と電圧発生回路Vbias282に供給する。また、電圧比較回路86の差分はバイアス電圧選択信号生成回路76にも供給され、バイアス電圧選択信号生成回路76は、差分が正のときは1、差分が負のときは2をセレクタ84に対して出力する。また、制御設定回路12よりスルーレート制御期間でないと判定される場合は、0を出力する。電圧発生回路Vbias180は、図8のAに示す変換特性で、差分を電圧Vbias1に変換する。一方、電圧発生回路Vbias282は、図8のBに示す変換特性で、差分を電圧Vbias2に変換する。図8A、Bにおいて、破線の電圧レベルは、無調整のレベルを表している。図8Aにおいて、実線の特性と破線の特性無調整のレベルの差が、出力アンプ28のバイアス電圧の調整量を意味し、その調整量は、図8Aに示すように、差分が大きいほど、大きくすることを意味している。また、図8Bにおいても、実線の特性と破線の特性無調整のレベルの差が、出力アンプ28のバイアス電圧の調整量を意味し、その調整量は、図8Bに示すように、差分が大きいほど、大きくすることを意味している。例えば、図8A、Bに示す変換特性として、差分が0.5Vの場合は、調整量を-50、差分が0.3Vの場合は、調整量を30というように、設定する。この設定は、実際には、実験による最適化や、シミュレーションによる最適化計算などにより行えばよい。以上のように、実施例3に係るスルーレート制御回路によれば、電圧比較回路86の差分が大きいときには、調整量を大きくし、電圧比較回路86の差分が小さいときには、調整量を小さくするように制御したから、より微調整が可能となり、高精度に出力電圧を理想出力に合わせることができるという効果が得られる。[比較例]ここで、比較例として、特許文献1に記載されている従来技術の出力インピーダンス調整、及びスルーレート調整を以下に説明する。図9、10は、特許文献1に記載された出力インピーダンス調整、及びスルーレート調整が可能な半導体装置を示す回路図である。図9は特許文献1の図1に、図10は特許文献1の図3に、それぞれ対応している。図9において、出力バッファは、複数のPMOSトランジスタMP0、MP1、MP2、MP3を有するメインバッファ11と、複数のNMOSトランジスタMN0、MN1、MN2、MN3を有するメインバッファ21により構成されている。出力バッファの入力DATAが0から1に変化した場合、メインバッファ21のNMOSトランジスタは全てオフとなる。一方、メインバッファ11において、インピーダンス設定コードPA、PB、PCにより、MP1、MP2、MP3の中でオンするPMOSトランジスタが決定される。オンするトランジスタの数が多いほど、出力インピーダンスは低くなり、オンするトランジスタの数が少ないほど、出力インピーダンスは高くなる。図10は、図9におけるインピーダンス制御回路100の詳細を示す回路図である。インピーダンス制御回路は、メインバッファ11を制御するインピーダンス制御コードPA、PB、PCを生成するインピーダンス制御回路Pch101と、メインバッファ21を制御するインピーダンス制御コードNA、NB、NCを生成するインピーダンス制御回路Nchから構成される。インピーダンス制御回路Nch102は、インピーダンス制御回路Pch101と同様であるため、図示及び説明を省略する。インピーダンス制御回路Pch101は、メインバッファ11と同等なレプリカバッファ111を有している。レプリカバッファ111の抵抗値出力インピーダンスは、抵抗112で発生する電位VPにより検出され、分割抵抗114で生成した基準電位VREFと同じになるようにフィードバック制御が行われる。具体的には、電位VPと基準電位VREFをコンパレータ113に入力している。電位VPが基準電位VREFよりも低い場合、コンパレータ113から出力される信号SCは、Hレベルになり、アップダウンカウンタ115はカウントアップ動作を行い、レプリカバッファの抵抗値は低下する。逆に、電位VPが基準電位VREFより高い場合、コンパレータ113から出力される信号SCはLレベルとなり、アップダウンカウンタ115はカウントダウン動作を行い、レプリカバッファ111の抵抗値は上昇する。以上のようにして、レプリカバッファ111の抵抗値が、所望の範囲に自動的に調整され、その時点でのインピーダンス設定コードPA、PB、PCが、プリバッファ10に供給される。プリバッファ10は、インピーダンス設定コードPA、PB、PCに基づいて、MP1、MP2、MP3をオン/オフする駆動信号P1、P2、P3を生成し、MP1、MP2、MP3を駆動する。その結果、MP1、MP2、MP3のうち、オンするトランジスタの個数が選択されて、メインバッファ11は、レプリカバッファ111と同じ出力インピーダンスに制御される。以上のようにして、出力バッファの出力インピーダンスの調整が行われた上で、図9に示す回路では、プリバッファ10において、スルーレート調整が自動的に行われる。図9において、遅延回路51~53は、インピーダンス設定コードPA、PB、PCに基づいて、入力信号の遅延時間を調整する回路である。ここで、遅延回路51~53は、インピーダンス設定コードPA、PB、PCがオンするトランジスタの数を少なくするように制御する場合には、駆動信号P1、P2、P3の遅延時間を長くなるようにし、一方、オンするトランジスタの数を多くするように制御する場合には、駆動信号P1、P2、P3の遅延時間を短くなるようにしている。その結果、出力インピーダンスが、インピーダンス制御回路により調整され、オンするトランジスタの数が変化した場合でも、出力波形のスルーレートを一定に保つことを可能にしている。以上に説明したように、特許文献1に記載された比較例では、出力バッファのインピーダンス調整及びスルーレート調整が、自動的に行われる。しかしながら、比較例で示した従来技術では、出力インピーダンスとスルーレートの調整の検出のために、出力バッファと同等のレプリカバッファを使用する。そのため、出力バッファの先に接続される負荷の変動に対してはレプリカバッファによって検出することはできず、出力負荷変動に対して調整を行うことができない。また、出力バッファが大きい場合は、同等サイズのレプリカバッファが必要なため、チップサイズの増大につながる。図10では、インピーダンス制御回路Pch101内のレプリカバッファ111を示しているが、実際には、さらに、インピーダンス制御回路Nch102内にも、メインバッファ21と同等の不図示のレプリカバッファが存在している。本発明のスルーレート制御回路は、比較例のようなレプリカバッファは不要であり、且つ、簡単な制御回路で構成することができるため、大幅なチップサイズの増大にはならない。また、本発明のスルーレート制御回路は、出力アンプの出力を制御電圧と比較して、バイアス電流制御を行うようにしたので、出力アンプ接続した負荷に、負荷変動があった場合でも、高精度なスルーレート調整を行うことができるという効果が得られる。尚、実施例2と実施例3で開示した電圧発生回路は、組み合わせて使用するように構成してもよい。その場合、制御回数及び電圧比較回路の差分に基づいて、バイアス電圧を設定することになる。