"コンピュータに、設計データに含まれる回路内のネットの遅延時間を計算させる遅延時間計算プログラムであって、前記ネットが第1の条件を満たす場合に、前記ネットの遅延時間を計算するための第1の遅延計算手順を選択する第1の手順と、前記第1の手順で前記第1の遅延計算手順が選択されない場合、第2の条件を前記ネットが満たすか否かに応じて、前記第1の遅延計算手順及び前記ネットの遅延時間を計算するための第2の遅延計算手順のいずれか一方を選択する第2の手順と、前記第1の手順或いは第2の手順のいずれかで選択された遅延計算手順により前記ネットの遅延時間を計算する第3の手順とを前記コンピュータに実行させることを特徴とする、遅延時間計算プログラム。前記第2の条件は、前記第1の条件よりも条件判定に要する時間が長いことを特徴とする、請求項1記載の遅延時間計算プログラム。前記第1の手順に先立ち、入力装置からの入力指示から決まる指定条件に応じて前記第1の遅延計算手順を選択する第4の手順を前記コンピュータに更に実行させ、前記第1の手順は、前記第4の手順で前記第1の遅延計算手順が選択されない場合、前記回路の論理的な情報から決まる前記第1の条件に応じて前記第1の遅延計算手順を選択し、前記第2の手順は、前記第4及び第1の手順で前記第1の遅延計算手順が選択されない場合、前記回路の物理的な情報から決まる前記第2の条件に応じて前記第1の遅延計算手順或いは第2の遅延計算手順の一方を選択することを特徴とする、請求項1又は2記載の遅延時間計算プログラム。前記第4の手順に先立ち、前記ネットの遅延時間の計算時間が設定時間を超える場合に前記第1の遅延計算手順を選択する手順を前記コンピュータに更に実行させることを特徴とする、請求項3記載の遅延時間計算プログラム。前記第1の手順では、前記ネットのノード数が一定数以上の場合、或いは、前記ネットのファンアウト数が一定数以上の場合、前記第1の遅延計算手順を選択することを特徴とする、請求項1乃至4のいずれか1項記載の遅延時間計算プログラム。前記第2の手順では、前記ネットの総配線長が一定値以上の場合、前記ネットの総容量値が一定値以上の場合、或いは、前記ネットの総抵抗がある一定値以上の場合、前記第1の遅延計算手順を選択し、前記ネットの総抵抗が前記ある一定値未満の場合、前記第2の遅延計算手順を選択することを特徴とする、請求項5記載の遅延時間計算プログラム。前記第1の手順に先立ち、前記ネットをノード数の大きい順にソートして遅延時間の計算対象とする手順を前記コンピュータに更に実行させることを特徴とする、請求項1乃至6のいずれか1項記載の遅延時間計算プログラム。設計データに含まれる回路内のネットの遅延時間を計算する遅延時間計算装置であって、前記ネットが第1の条件を満たす場合に、前記ネットの遅延時間を計算するための第1の遅延計算手順を選択する第1の処理と、前記第1の処理で前記第1の遅延計算手順が選択されない場合、第2の条件を前記ネットが満たすか否かに応じて、前記第1の遅延計算手順及び前記ネットの遅延時間を計算するための第2の遅延計算手順のいずれか一方を選択する第2の処理を行う、選択部と、前記選択部で選択された前記第1の遅延計算手順或いは第2の遅延計算手順により前記ネットの遅延時間を計算する計算部を備えたことを特徴とする、遅延時間計算装置。回路内のネットの遅延時間をコンピュータにより計算する遅延時間計算方法であって、前記ネットが第1の条件を満たす場合に、前記ネットの遅延時間を計算するための第1の遅延計算手順を選択する第1の手順と、前記第1の手順で前記第1の遅延計算手順が選択されない場合、第2の条件を前記ネットが満たすか否かに応じて、前記第1の遅延計算手順及び前記ネットの遅延時間を計算するための第2の遅延計算手順のいずれか一方を選択する第2の手順と、前記第1の手順或いは第2の手順のいずれかで選択された遅延計算手順により前記ネットの遅延時間を計算する第3の手順を前記コンピュータに実行させることを特徴とする、遅延時間計算方法。従来技術では、回路におけるネットの遅延時間を高精度に計算することは難しい。そこで、本発明は、回路におけるネットの遅延時間を高精度に計算することが可能な遅延時間計算プログラム、装置及び方法を提供することを目的とする。本発明の一観点によれば、コンピュータに、設計データに含まれる回路内のネットの遅延時間を計算させる遅延時間計算プログラムであって、前記ネットが第1の条件を満たす場合に、前記ネットの遅延時間を計算するための第1の遅延計算手順を選択する第1の手順と、前記第1の手順で前記第1の遅延計算手順が選択されない場合、第2の条件を前記ネットが満たすか否かに応じて、前記第1の遅延計算手順及び前記ネットの遅延時間を計算するための第2の遅延計算手順のいずれか一方を選択する第2の手順と、前記第1の手順或いは第2の手順のいずれかで選択された遅延計算手順により前記ネットの遅延時間を計算する第3の手順とを前記コンピュータに実行させることを特徴とする遅延時間計算プログラムが提供される。本発明の一観点によれば、設計データに含まれる回路内のネットの遅延時間を計算する遅延時間計算装置であって、前記ネットが第1の条件を満たす場合に、前記ネットの遅延時間を計算するための第1の遅延計算手順を選択する第1の処理と、前記第1の処理で前記第1の遅延計算手順が選択されない場合、第2の条件を前記ネットが満たすか否かに応じて、前記第1の遅延計算手順及び前記ネットの遅延時間を計算するための第2の遅延計算手順のいずれか一方を選択する第2の処理を行う、選択部と、前記選択部で選択された前記第1の遅延計算手順或いは第2の遅延計算手順により前記ネットの遅延時間を計算する計算部を備えたことを特徴とする遅延時間計算装置が提供される。本発明の一観点によれば、回路内のネットの遅延時間をコンピュータにより計算する遅延時間計算方法であって、前記ネットが第1の条件を満たす場合に、前記ネットの遅延時間を計算するための第1の遅延計算手順を選択する第1の手順と、前記第1の手順で前記第1の遅延計算手順が選択されない場合、第2の条件を前記ネットが満たすか否かに応じて、前記第1の遅延計算手順及び前記ネットの遅延時間を計算するための第2の遅延計算手順のいずれか一方を選択する第2の手順と、前記第1の手順或いは第2の手順のいずれかで選択された遅延計算手順により前記ネットの遅延時間を計算する第3の手順を前記コンピュータに実行させることを特徴とする遅延時間計算方法が提供される。開示の遅延時間計算プログラム、装置及び方法によれば、回路におけるネットの遅延時間を高精度に計算することが可能となる。開示の遅延時間計算プログラム、装置及び方法では、設計データに含まれる回路内のネットの種類によっては簡易計算で遅延時間を計算しても高精度の詳細計算で計算した場合と遜色のない計算精度を保てる場合があり、例えば配線長が短いネット等では通常は誤差が非常に小さい点に着目する。具体的には、設計データに含まれる回路内のネットを複数の判定条件により分類し、ネットの種類に応じて計算方法を決定することで、回路全体に対してネットの遅延時間を精度良く計算する。計算コストを増大しないように計算方法を決定するようにしても良い。複数の判定条件によりネットを分類する際には、例えば判定に要する時間が相対的に短い判定から先に行って計算方法が決定できれば、判定に要する時間が相対的に長い判定を省略して、判定の開始から計算方法の決定までの時間を短縮して遅延時間の計算が完了するまでの処理の高速化を図るようにしても良い。また、設計データに含まれる回路から仮想的に定義されネットが有する実装情報であるノードの数が大きい程複雑な配線であり、配線長又は配線負荷が大きくなる傾向があるので、ノードの数の大きなネットから計算方法を決定しても良い。更に、設定時間を設けることにより、回路内の全てのネットに対する遅延時間計算処理が所望の時間内に完了するように、必要に応じて遅延時間の計算を高精度計算から簡易計算に切り替えるようにしても良い。これらの場合、限られた計算時間で所定の計算精度を必要とするネットの遅延時間を優先的に計算することができる。以下に、開示の遅延時間計算プログラム、装置及び方法の各実施例を図面と共に説明する。図1は、本発明の一実施例における遅延時間計算装置の一例を示す機能ブロック図である。図1に示す遅延時間計算装置1は、テーブル作成部10、ネットディレイ計算部13、ゲートディレイ計算部14、及び記憶部15を有する。テーブル作成部10は、第1のテーブル作成部11と第2のテーブル作成部12を含む。ネットディレイ計算部13は、選択部131、簡易計算部132、及び詳細計算部又は、高精度計算部133を含む。第1のテーブル作成部11は、各種パラメータの制限値を含む制御データ25からの入力データに基づき、図2に示す制限値テーブル31、及び図3に示す指定ドライバテーブル32を作成する。言い換えると、制御データ25は、制限値テーブル31及び指定ドライバテーブル32を作成するのに必要な情報を含み、ユーザによる入力指示から決まる指定条件の情報も含む。制御データ25からの入力データユーザによる入力指示から決まる指定条件の情報を含むは、キーボード等の入力装置図示せずから入力されても、記憶部15を含む内部記憶部又は外部記憶部から読み出されて入力されても良い。図2は、制限値テーブル31の一例を説明する図である。制限値テーブル31は、後述する詳細計算又は、高精度計算を行う場合の条件が指定された場合に、遅延時間の計算対象である着目ネットに対して指定されたノード数Nx、ファンアウト数FOx、配線長Lx、総容量値Cx、総抵抗値Rx、制限時間Tx等のパラメータを格納する。ここで、ノードとは、配線と配線とを接続する接続点又は配線とゲートとを接続する接続点を言い、ゲート又は、回路ブロックの入出力ピンやビアVia等を含む。また、配線と配線とを接続する仮想的な接続ポイントをノードとしても良い。つまり、ノードは、設計データに含まれる回路又は、回路情報から仮想的に定義されるものである。詳細計算を行う場合の条件が指定されないパラメータについては、デフォルト値が格納される。制限時間Txは、設計データに含まれる回路の全てのネットの遅延時間の計算が基準時間内に完了するか否かを判断するために用いられ、詳細については後述する。設計データに含まれる回路のネットの遅延時間の計算を開始してから当該回路の全てのネットの遅延時間の計算が完了する前に制限時間Txが経過した場合、それ以降のネットについては後述する簡易計算を行う。図3は、指定ドライバテーブル32の一例を説明する図である。指定ドライバテーブル32は、着目ネットに対して指定されたドライバ名を格納する。指定ドライバテーブル32のドライバ名で指定されたドライバを有するネットは、詳細計算の対象となる。図1に示す第2のテーブル作成部12は、LSI等の設計対象又は、解析対象に関する論理情報を含むネットリスト21、セグメント配線を含む設計対象の実装情報22、素子の各種パラメータを含む素子ライブラリ23、及びネットについて計算された遅延時間ネットディレイを格納する遅延データベースDB:DataBase24に基づき、図4に示すネットテーブル33、ノードテーブル34、及びセグメントテーブル35を作成する。第2のテーブル作成部12は、ネット毎に、そのネットを構成するノードと、ノード間を接続するセグメントの情報を実装情報22から取り出してこれらのテーブル33,34,35を作成する。ネットリスト21、実装情報22、素子ライブラリ23、及び遅延DB24からの入力データは、キーボード等の入力装置図示せずから入力されても、記憶部15を含む内部記憶部又は外部記憶部から読み出されて入力されても良い。この例では、少なくとも遅延DB24が記憶部15に格納されているものとする。図4は、ネットテーブル33、ノードテーブル34、及びセグメントテーブル35の一例を説明する図である。ネットテーブル33は、第2のテーブル作成部12がネットリスト21を読み込んだ後で作成され、LSI内の全てのネットについてネット名、ドライバ名、ノード先頭アドレス、ノード数、セグメント先頭アドレス、セグメント数、ファンアウト数、総配線長、総配線容量、総配線抵抗、配線種類、計算済フラグflag等のパラメータを格納する。1つのネットについて格納された計算済フラグflagは、当該ネットがどの計算方法により計算されたかによって以下に説明する値を設定されると共に、計算された遅延時間と共に遅延DB24に格納される。また、過去の遅延時間計算で得られた遅延DB24のデータを入力とする場合には、読み込んだ遅延DB24のデータに設定されている計算済フラグflagの値が計算済フラグflagに設定される。例えば、計算済フラグflagがflag0の場合は、まだ遅延時間計算を行っていないネットを示す。ネットリスト21から新たに計算を行う場合、設計情報が変更になった場合等で、遅延時間計算を最初から行う場合には、計算済フラグflagはflag0に設定される。計算済フラグflagがflag1の場合は簡易計算により計算されたネットを示し、flag2の場合は詳細計算により計算されたネットを示し、flag3の場合は時間制限により強制的に簡易計算されたネットを示す。ノードテーブル34は、各ノードについて、ノード種類、ピン情報へのポインタ等のパラメータを格納する。例えば、ノード種類は、ノードがピンの場合に1、ビアViaの場合に2、その他の場合に0である。ネットテーブル33に格納されたノード先頭アドレスは、図4中矢印で示すようにこのノードテーブル34のノードへの参照ポインタを形成する。セグメントテーブル35は、各セグメントについて、ノードテーブル34からのフロムfromノードアドレス、ノードテーブル34へのツーtoノードアドレス、配線抵抗、配線容量、インダクタンス、配線種類等のパラメータを格納する。例えば、配線種類は、実配線の場合に1、仮配線の場合に0である。ネットテーブル33に格納されたセグメント先頭アドレスは、図4中矢印で示すようにこのセグメントテーブル35のセグメントへの参照ポインタを形成する。第1のテーブル作成部11は、遅延時間計算処理が開始されて制御データ25が入力されると制限値テーブル31及び指定ドライバテーブル32を作成する。第2のテーブル作成部12は、制限値テーブル31及び指定ドライバテーブル32が作成されると、回路の全てのネットについてネットテーブル33、ノードテーブル34、及びセグメントテーブル35を作成しても、着目ネットの遅延時間計算処理で必要となった時点で着目ネットについてのみネットテーブル33、ノードテーブル34、及びセグメントテーブル35を作成しても良い。後者の場合、ファンアウト数、総配線長、総配線容量、総配線抵抗、配線種類、計算済フラグflag等のパラメータは、図5と共に後述する判定条件による各判定において必要になった時点で第2のテーブル作成部12が各テーブル33~35にネットディレイ計算部13により取り出し可能に格納しても良い。LSI等の回路全体に対してネットディレイ、すなわち、ネットの遅延時間を計算する計算コストを決定するための要素は、大きく分けて以下の3つ条件J1~J3を含む。指定条件又は、要件J1は、ユーザによる入力指示から決まる。論理条件J2は、回路の論理的な情報から決まる。物理条件J3は、回路の物理的な情報から決まる。ネットディレイ計算部13は、上記テーブル31~35を用いて上記条件J1,J2,J3に応じてネットの遅延時間の計算方法を選択部131で後述するように選択する。選択部131が簡易計算方法又は、簡易遅延計算手順を選択すると、簡易計算部132がネットの遅延時間を簡易計算方法を用いて計算して記憶部15に格納する。一方、選択部131が詳細計算方法又は、詳細遅延計算手順を選択すると、詳細計算部133がネットの遅延時間を詳細計算方法を用いて計算して記憶部15に格納する。ゲートディレイ計算部14は、例えば入力波形なまりSlewと出力負荷容量により特徴付けられたライブラリを使用して遅延時間を計算する周知の方法でゲートディレイを計算して記憶部15に格納する。尚、ゲートディレイの計算は、ネットディレイを計算する本実施例の動作と直接関係しないので、その詳細な説明は省略する。また、ゲートディレイを求める必要がない設計処理又は、解析処理であれば、ゲートディレイ計算部14は省略可能である。遅延時間の計算に簡易計算方法を使用するか、或いは、詳細計算方法を使用するかは、遅延時間計算処理のなるべく早い段階で決定できれば、計算方法を決定するまでの判定に要する時間を短縮できるので、その分回路全体に対するネットの遅延時間の計算を完了するまでに要する時間の短縮にも貢献できる。また、上記の3つの条件J1~J3を判断するための情報の量の違い等から、条件J1,J2,J3の順番で当該条件を判断するための情報の取り出しに要する時間が長くなる。従って、当該条件を判断するための情報の取り出しに要する時間が短い条件J1,J2,J3の順番で条件判断を行い早い段階で計算方法の選択が完了すれば、条件を判断するための情報の取り出しに要する時間を含む、条件判断に要する時間が短い条件判断から順に実行されるので、その分回路全体に対するネットの遅延時間の計算を完了するまでに要する時間を短縮できる。更に、各条件J1,J2,J3を判断するために必要な情報のみを必要となった時点で取り出すようにすれば、第2のテーブル作成部12で回路の全てのネットについてテーブル33~35を予め作成しておく場合と比較すると、回路全体に対するネットの遅延時間の計算を完了するまでに要する時間の短縮につながる。同様に、条件判断の結果実行される簡易計算等の配線遅延計算で必要となる情報のみを必要となった時点で取り出すことで、回路全体に対するネットの遅延時間の計算を完了するまでに要する時間の短縮につながる。回路内のネットの数は、例えば1000万を超えるので、1つの着目ネットに対する処理で上記の如く処理時間又は、計算時間を短縮することで、回路内の全てのネットの遅延時間の計算に要する時間の短縮効果は大きい。上記の条件J1~J3を詳細な項目に分類すると、以下のような項目k1~k9が得られる。k1:実配線であるか論理配線であるかk2:総抵抗値k3:総容量値k4:ファンアウト数k5:配線長さk6:配線情報としてのノード数、セグメント数k7:ドライバの種類k8:インダクタンス考慮の有無k9:計算に要する時間上記の項目k1~k9をキーに各着目ネットがどの計算方法に適しているかを判断し、適していると判断した計算方法に従った計算を実行する。また、計算された遅延時間ネットディレイは記憶部15内の遅延DB24に格納されるが、このネットディレイがどの計算方法により計算されたのかを識別するための計算済フラグflagを設定してネットディレイと共に遅延DB24に格納する。この計算済フラグflagは、ネットディレイを再度計算する場合に、より精度の高い計算を行いたいような場合に参照することもできる。更に、前記遅延DB24は、フリップフロップFF:FlipFlop間等のパスディレイを計算する場合に使用できる。LSIの設計処理又は、解析処理において、パスのルートと共に遅延時間の表示も行うが、そのネットの表示と共にどの計算方法で計算されたかを表示部に表示すれば、ユーザが特に計算精度を高めたいような場合にはそのネットを指定することにより高精度の計算を行うことが可能となる。図5は、上記条件J1~J3を用いた遅延時間計算処理の一例を説明するフローチャートである。図5に示す遅延時間計算処理は、図1に示すネットディレイ計算部13により実行される。図5において、ST1はユーザによる入力指示から決まる上記指定条件J1に関連する処理、ST2は上記論理条件J2に関連する処理、ST3は上記物理条件J3に関連する処理を示す。ステップS5,S7,S8は上記指定条件J1による比較又は、選択処理、ステップS10,S12は上記論理条件J2による比較処理、ステップS14,S16,S18は上記物理条件J3による比較処理を、この順序で行う。比較処理の順序は、なるべく早い段階で簡易計算を使用するか詳細計算を使用するかを決定するために決められており、比較処理又は、判定処理の高速化に寄与する。尚、指定条件J1がない場合には、条件J2,J3を用いた処理ST2,ST3を実行することで遅延時間計算処理を行えば良い。図5の遅延時間計算処理では、簡易計算と詳細計算を必要に応じて切り替える処理を、LSI内の全てのネットに対して繰り返し実行する。各着目ネットに対しては、ネットテーブル33、ノードテーブル34、及びセグメントテーブル35からデータパラメータを取得する。これらのデータに対して、制御値テーブル31及び指定ドライバテーブル32の制限値等の値を参照することで計算方法を選択して遅延時間を計算する。第1のテーブル作成部11によるテーブル31,32の作成と、第2のテーブル作成部12によるテーブル33~35の作成は、図5の遅延時間計算処理を開始するときに順に実行しても良いが、第2のテーブル作成部12によるテーブル33~35の作成は、テーブル33~35のデータが必要になった時点で実行しても良い。つまり、ファンアウト数、総配線長、総配線容量、総配線抵抗、配線種類、計算済フラグflag等のパラメータの取り出しは、図5の各判定ステップにおいて当該パラメータが必要となった時点で第2のテーブル作成部12がネットリスト21と実装情報22から取り出して各テーブル33~35にネットディレイ計算部13により取り出し可能に格納するようにしても良い。図5において、遅延時間計算処理が開始されると、ステップS0-1は、初期化処理として計算済フラグflagを、着目ネットが未計算ネットであることを示す値0に設定する。ステップS0-2は、ネットが有する実装情報であるノード数をネットテーブル33から取り出して、LSI内の全てのネットをノード数の大きい順にソートする。ネットのノード数が大きい程複雑な配線であり、配線長又は配線負荷も大きくなる傾向がある。そこで、この例では、ノード数の大きなネットから遅延時間の計算対象である着目ネットに選定して、ノード数の大きなネットから優先的に遅延時間を高精度計算で計算できるようにしている。これにより、限られた計算時間で所定の計算精度を必要とするネットの遅延時間を優先的に計算することが可能となる。尚、ノード数にかかわらず着目ネットを選定する場合には、ステップS0-2は省略可能である。ステップS1は、LSI内の全てのネット数分のループ処理をステップS2以降の処理を実行することにより行う。ステップS2は、着目ネットに対応付けて設定されている計算済フラグflagが1又は2である、或いは、0又は3であるかを判定する。計算済フラグflagが1又は2の場合は、着目ネットは既に各種条件により簡易計算或いは詳細計算の何れかにより遅延時間が計算済みのネットであることを示しており、この着目ネットの遅延時間の計算は不要であるため、処理はステップS1へ戻り次のネットの処理に移行する。計算済フラグflagが0又は3の場合は、着目ネットは未計算ネットであるか、或いは、前回時間制限による時間切れで簡易計算になったネットであることを示しており、各種条件の判断を行う必要があるため、処理はステップS3へ進む。ステップS3は、ネットディレイ計算部15内で計測される、図5の遅延時間計算処理を開始してからの経過時間が設定時間内か否かを判定する。設定時間は、例えば制限時間Txに設定されていても良い。設定時間が設定されない場合は、図2の制限値テーブル31の制限時間Txが無限大又は十分大きな値に設定されているものとする。ステップS3の判定結果がNOであると、ステップS23は計算済フラグflagを3に設定し、処理は後述するステップS21へ進んで簡易計算を行う。一方、ステップS3の判定結果がYESであれば、処理はステップS4へ進み、以下に説明する各種条件による判定に応じた適切な計算を行い、その際に計算済フラグflagが3から1又は2に書き替えられる。尚、ステップS2とステップS3の実行順序を入れ替えても良い。この場合、ステップS3の判定結果がYESであるとステップS2が実行され、ステップS2の判定の結果計算済フラグflagが0又は3の場合は処理がステップS4へ進む。ステップS4は、ネットテーブル33から着目ネットのドライバ名を取得してDrvとして記憶部15に格納する。ステップS5は、ドライバ名Drvがドライバテーブル32に格納されているか否かを判定する。この例では、ドライバの種類によって詳細計算を行う場合に、ユーザによる入力指示により決まる指定条件J1の情報としてそのドライバ名が制御データ25で指定されて指定ドライバテーブル32に格納されているものとする。ネットテーブル33から取得した着目ネットのドライバが指定条件J1の情報で指定されたドライバ名であれば、当該ドライバ名がドライバテーブル32に格納されているのでステップS5の判定結果はYESであり、処理はステップS20へ進んで計算済フラグflagが2に書き替えられ、その後処理はステップS22へ進んで詳細計算以下、高精度計算と言うを行う。このように、ドライバ抵抗、回路構成、駆動能力等により計算精度に大きな影響を及ぼす回路等については、予め高精度計算を指定するようにユーザによる入力指示により決まる指定条件J1の情報すなわち、制御データ25を選定しておくことで遅延時間の計算精度を維持することができる。ステップS5の判定結果がNOであると、ステップS6はネットテーブル33から着目ネットのインダクタンス成分を取得してLとして記憶部15に格納する。ステップS7は、着目ネットのインダクタンス成分Lが、ユーザによる入力指示により決まる指定条件J1の情報として制御データ25で指定された値0であるか否かを判定する。この値0は、制限値テーブル31に格納されていても良い。インダクタンス成分Lが0でなくステップS7の判定結果がNOであると、処理はステップS20へ進んで計算済フラグflagが2に書き替えられ、その後処理はステップS22へ進んで高精度計算を行う。これは、簡易計算では遅延時間の計算式のパラメータとしてインダクタンス成分Lが使用されておらず、インダクタンス成分Lの影響を考慮できないためである。尚、寄生容量抽出時のモデルによっては、インダクタンス成分Lを抽出しない場合もあり、インダクタンス成分Lを無視した高精度計算を行うようにしても良いことは言うまでもない。着目ネットの配線は、論理配線と、実配線とがあり得る。そこで、ステップS7の判定結果がYESであると、ステップS8は、ネットテーブル33から配線種類を取得して、配線種類が論理配線であるか、或いは、実配線であるかを判定する。論理配線では、セルの配置位置から仮想的に最短で配線したと仮定したときの配線長により、配線の抵抗と容量が計算される。一方、実配線は、実際の配線による抵抗、容量、インダクタンス及び他の配線との隣接効果による寄生成分も含まれた値を有する。このため、この例では、ユーザによる入力指示により決まる指定条件J1として、基本的に論理配線の着目ネットについては簡易計算を行うような設定になっている。つまり、ステップS8の判定結果が論理配線であると、処理はステップS19へ進んで計算済フラグflagが1に書き替えられ、その後処理はステップS21へ進んで簡易計算を行う。ステップS8の判定結果が実配線であると、処理はステップS9へ進む。ステップS9は、ネットテーブル33から着目ネットのノード数を取得してNnetとして記憶部15に格納する。ステップS10は、ノード数Nnetが制限値テーブル31のノード数Nx未満であるか否かを判定する。着目ネットの実装情報22には、メタル配線部分とこれらを接続するノードを含む。図6と共に後述するように、ノード数が大きくなると、ネットの形状が複雑になりネットの長さも長くなる傾向にある。このようなノード数が大きいネットは、簡易計算では遅延時間の計算精度が低くなる傾向にあり、ノード数が一定数例えば、5以上の場合は高精度計算を行う方が良い。そこで、ステップS10の判定結果がNOであると、処理はステップS20へ進んで計算済フラグflagが2に書き替えられ、その後処理はステップS22へ進んで高精度計算を行う。一方、ステップS10の判定結果がYESであると、ステップS11は、ネットテーブル33から着目ネットのファンアウト数を取得してfoとして記憶部15に格納する。ステップS12は、ファンアウト数foが制限値テーブル31のファンアウト数FOx未満であるか否かを判定する。着目ネットに付くレシーバの数をファンアウト数と言うが、このファンアウト数も多くなると回路構成が複雑になり簡易計算では遅延時間の計算精度が低くなるので、ある一定数以上のファンアウト数の場合は高精度計算を行う方が良い。具体的には、ファンアウトが2以上の場合は高精度計算を行う方が良い。これは、ファンアウトが1の場合、配線の長さ等にもよるが、簡易計算と高精度計算の計算誤差が比較的小さいからである。そこで、ステップS12の判定結果がNOであると、処理はステップS20へ進んで計算済フラグflagが2に書き替えられ、その後処理はステップS22へ進んで高精度計算を行う。ステップS12の判定結果がYESであると、ステップS13は、ネットテーブル33から着目ネットの総配線長を取得してlエルとして記憶部15に格納する。ステップS14は、総配線長lが制限値テーブル31の配線長Lx未満であるか否かを判定する。着目ネットの配線長が大きくなると、負荷抵抗及び容量が大きくなり、遅延時間の計算精度に影響を及ぼす。そこで、ある一定値例えば、10μm以上の配線長の着目ネットについては、遅延時間を高精度計算で計算する。従って、ステップS14の判定結果がNOであると、処理はステップS20へ進んで計算済フラグflagが2に書き替えられ、その後処理はステップS22へ進んで高精度計算を行う。ステップS14の判定結果がYESであると、ステップS15は、ネットテーブル33から着目ネットの総容量を取得してcとして記憶部15に格納する。ステップS16は、総容量cが制限値テーブル31の総容量値Cx未満であるか否かを判定する。着目ネットの総配線容量又は、総配線抵抗がある一定値以上の場合には高精度計算を行う方が良い。着目ネットの総配線容量又は、総配線抵抗は、基準となるインバータの入力ピン容量の例えば3倍の値とする。或いは、着目ネットの総配線容量又は、総配線抵抗が5fF又は、5Ω以上の場合は、高精度計算を行うようにしても良い。着目ネットの容量が大きいということは配線の長さが大きい場合やファンアウト数が大きい場合等、配線形状の複雑さにも影響される。このため、上記のステップS12の条件を通過した着目ネットに対して、ステップS14又は、ステップS16で更に条件の絞り込みを行う。ステップS16の判定結果がNOであると、処理はステップS20へ進んで計算済フラグflagが2に書き替えられ、その後処理はステップS22へ進んで高精度計算を行う。一方、ステップS16の判定結果がYESであると、ステップS17は、ネットテーブル33から着目ネットの総配線抵抗を取得してrとして記憶部15に格納する。ステップS18は、総配線抵抗rが制限値テーブル31の総抵抗値Rxある一定値未満であるか否かを判定する。ステップS18の判定結果がNOであると、処理はステップS20へ進んで計算済フラグflagが2に書き替えられ、その後処理はステップS22へ進んで高精度計算を行う。一方、ステップS18の判定結果がYESであると、処理はステップS19へ進んで計算済フラグflagが1に書き替えられ、その後処理はステップS21へ進んで簡易計算を行う。ステップS21は、テーブル33~35から必要なパラメータを取得して簡易計算を行うことでネットの遅延時間を計算して記憶部15に格納し、処理はステップS1へ戻る。また、ステップS22は、テーブル33~35から必要なパラメータを取得して高精度計算を行うことでネットの遅延時間を計算して記憶部15に格納し、処理はステップS1へ戻り回路内の次の着目ネットに対して上記と同様の処理を実行する。簡易計算と高精度計算の計算誤差は、どのような計算式を使用するかに応じて異なる場合がある。このため、上記ノード数、ファンアウト数、配線長、総配線容量、総配線抵抗は、外部からの指定も可能である。LSI内の各ネットの遅延時間は、図5の処理により選択された計算方法簡易計算又は高精度計算により計算される。また、各ネットの計算済フラグflagに、遅延時間がどの計算方法で計算されたかを区別可能とする値を設定する。簡易計算でも精度が保てるネットを選択し、簡易計算と高精度計算を適切に使い分けることにより、LSI全体のネットの遅延時間ネットディレイの計算時間を短縮することができる。上述のように、簡易計算と高精度計算を適切に使い分けることで、配線遅延の計算時間の短縮を図ることができるが、配線の実装状況によっては所望の時間内に遅延時間計算処理を完了できない場合がある。そこで、図5のステップS3,S23は、設定時間を設けることにより、LSI内の全てのネットに対する遅延時間計算処理が所望の時間内に完了するように、必要に応じて遅延時間の計算を高精度計算から簡易計算に切り替えるものである。これにより、限られた計算時間で所定の計算精度を必要とするネットの遅延時間を優先的に計算することが可能となる。また、計算済フラグflagが1又は2の場合は、着目ネットは既に各種条件により簡易計算或いは詳細計算の何れかにより遅延時間が計算済みのネットであることを示しており、0又は3の場合は、着目ネットは未計算ネットであるか、或いは、前回時間制限による時間切れで簡易計算になったネットであることを示している。従って、遅延時間の計算を再度実行する場合には、計算済フラグflagが3であることを確認することで、既に簡易計算で遅延時間を計算したネットについて高精度計算を実行することが可能になる。次に、LSIのネットのノードについて説明する。ノードとは、上記の如くゲートの入出力ピンやビアVia等を含む。また、1つの配線ワイヤに着目すると、通常は同じ単位当たりの抵抗、容量を有し、均一な値であるが、別の配線が隣接するとその影響で容量値が変化する。つまり、同じ1本のワイヤでも、部分的に異なる容量を有する。このように容量が異なる部分でノードを発生させる。ネットを解析するときは、集中定数回路とみなして解析するより、分布定数回路とみなして解析した方がより計算精度が上がる。そこで、開示の遅延時間計算方法では、1つのセグメントが所定の長さである例えば10μmを超えた場合には10μm単位にセグメントをノードにより分割し、1つのセグメントは最大でも10μmとする。この場合も、上記と同様にしてノードを発生する。すなわち、仮想的なビアを挿入することにより、1つの長い配線を複数の配線に分割する。ただし、上記の所定の長さの値は、テクノロジー条件等に応じて設定するべきであり、変更可能である。図6及び図7は、上記の方法により発生したノードと、ノードを接続するセグメントの例を説明する図である。図6及び図7において、□印はノードを示し、ノード間を接続する実線直線はメタル配線等のセグメントを示す。図6では、ノード数が17、ドライバ数が1、レシーバ数が5である。一方、図7では、ノード数が2、ドライバ数が1、レシーバ数が1である。例えばCモデルのような場合、ネットは集中容量とみなされてしまう。例えば、図6のようにレシーバが複数あるネットでは、夫々のドライバレシーバ間の遅延は異なるが、Cモデルではドライバレシーバ間の異なる遅延を表現できない。このように、長さが同じでもノード数やレシーバ数ファンアウト数が多いと、ネットの複雑さが増して計算精度にも影響してくる。例えば、45nmテクノロジーでは、ノード数=2、ファンアウト数=1、配線長=10μmとしてSPICESimulationProgramwithIntegratedCircuitEmphasisシミュレーション等を行うと、ネットディレイの最小単位は1ps未満となる。目標とする遅延時間の精度を1ps以下とすると、上記の最小のネットディレイの単位条件で十分にクリアすることができる。従って、図5と共に説明した遅延時間計算処理の条件のデフォルト値としては、図7のように最も単純なネット形状として、ノード数Nx=2、FOx=1、Lx=10μmとすると、単位長当たりの平均的な抵抗R及び容量Cは既知なので、総容量値Cx及び総抵抗値Rxを計算することができる。また、対象となるテクノロジーに対してSPICEシミュレータ等により、ネット遅延が1ps未満になるように配線の総容量値Cx及び総抵抗値Rxを調整し、その時の配線長Lxを逆算することで、Nx=Lx/10μmとしても良い。遅延時間計算方法の一例としては、エルモアElmore法、Elmore2次近似法、AWE法、PRIMA法等がある。Elmore法は、RC回路の簡易遅延モデルElmore遅延モデルを用いて遅延時間を簡単な近似式で表す簡易計算方法である。Elmore2次近似法は、Elmore法に対して2次近似解を解く簡易計算方法である。AWE法漸近的波形評価法は、回路網の応答波形を近似する高精度計算方法であり、1次解はElmore遅延モデルと等価であり、2次解はElmore2次近似法による2次近似解と等価である。AWE法の場合、高次の解程実波形に近づき精度が高いといえる。しかし、AWE法では解が得られない場合もあり、計算コストも比較的大きくなる。PRIMA法は、回路方程式による行列式を縮小して解く高精度計算方法である。Elmore2次近似法でも、配線が比較的短く、レシーバが1個というような簡単な回路であれば、計算される遅延時間の精度は十分高い。そこで、上記の例では、例えば簡単で計算コストが比較的低いElmore2次近似法とPRIMA法を夫々簡易計算と高精度計算の方法として用いることができる。図8は、コンピュータシステムの一例を示すブロック図である。図8に示すコンピュータシステム100は、CPU101、記憶部102、インタフェースI/F103、入力装置104、及び表示部105がバス106により接続された構成を有する。尚、CPU101と、記憶部102、I/F103、入力装置105、及び表示部との接続は、図8に示すバス接続に限定されるものではない。CPU101は、記憶部102に格納されたプログラムを実行することによりコンピュータシステム100全体を制御する。記憶部102は、半導体記憶装置、磁気記録媒体、光記録媒体、光磁気記録媒体等のコンピュータ読み取り可能な記憶媒体で形成可能であり、上記のプログラムや各種データを格納すると共に、CPU101が実行する演算の中間結果や演算結果等を一時的に格納する一時メモリとしても機能する。記憶部102は、図1に示す記憶部15としても機能可能であり、遅延DB24格納可能である。I/F103は、記憶部102に格納するプログラムやデータを外部記憶部等の外部装置からネットワーク図示せずを介して受信することができる。また、I/F103は、必要に応じて、データをネットワークを介して外部記憶部等の外部装置へ送信することができる。入力装置104は、キーボード等により形成可能である。表示部105は、ディスプレイ等により形成可能である。入力装置104及び表示部105は、タッチパネルのように入力装置と表示部の両方の機能を有する入出力装置で形成しても良い。CPU101は、記憶部102に格納されたプログラムを実行することにより、コンピュータシステム100を少なくとも遅延時間計算装置1として機能させる。図5の遅延時間計算処理を開始してからの経過時間は、例えばCPU101の内部タイマにより計測可能である。プログラムは、CPU101にLSI等の設計対象の設計処理又は、解析対象の解析処理の手順を実行させるものであっても良く、記憶部102を含む適切なコンピュータ読み取り可能な記憶媒体に格納されていても良い。また、プログラムは、CPU101に図1に示す各部11~14の機能を実現させるものであっても、CPU101に少なくとも図5のネットディレイ計算処理を実行させるものであっても良い。つまり、CPU101に図5のネットディレイ計算処理を実行させるプログラムは、CPU101に設計処理又は、解析処理の手順を実行させるプログラムに対してプラグイン可能な構成としても良い。開示の遅延時間計算プログラム、装置及び方法では、例えば特許文献1の如き容量抽出は行わず、抽出された抵抗容量成分RC、或いは、インダクタンス成分Lに対してネットの計算コストと計算精度が最適な計算方法を選択する。これにより、配線容量及び抵抗抽出モデルによらず、同一のモデルを使用して最適な計算方法を選択することができ、モデルに依存することなくインダクタンスを含めたネットの遅延時間の高精度計算が可能となる。また、計算方法の選択には、配線長も考慮するが、ノード数やファンアウト数等のネット形状の複雑さも考慮するため、例えば特許文献1では配線長が例えば001μmの違いで別々のモデルが選択されてモデルに応じて使用する計算式によって計算される遅延時間が大きく異なってしまうような事態を防止して、高精度の遅延時間の計算を効率的に行うことが可能である。近年の大規模化したLSIでは、ゲート数又は配線ネット数が1000万を超えているため、LSIの全てのネットに対して高精度な計算方法を適用すると、遅延時間の計算に膨大な時間がかかり実用的ではない。しかし、開示の遅延時間計算プログラム、装置及び方法を用いることで、計算精度をあまり落とさずに実用的な計算時間で、LSIの全てのネットに対して遅延時間を計算することが可能になる。以上の実施例を含む実施形態に関し、更に以下の付記を開示する。付記1コンピュータに、設計データに含まれる回路内のネットの遅延時間を計算させる遅延時間計算プログラムであって、前記ネットが第1の条件を満たす場合に、前記ネットの遅延時間を計算するための第1の遅延計算手順を選択する第1の手順と、前記第1の手順で前記第1の遅延計算手順が選択されない場合、第2の条件を前記ネットが満たすか否かに応じて、前記第1の遅延計算手順及び前記ネットの遅延時間を計算するための第2の遅延計算手順のいずれか一方を選択する第2の手順と、前記第の手順1或いは第2の手順のいずれかで選択された遅延計算手順により前記ネットの遅延時間を計算する第3の手順とを前記コンピュータに実行させることを特徴とする、遅延時間計算プログラム。付記2前記第2の条件は、前記第1の条件よりも条件判定に要する時間が長いことを特徴とする、付記1記載の遅延時間計算プログラム。付記3前記第1の手順に先立ち、入力装置からの入力指示から決まる指定条件に応じて前記第1の遅延計算手順を選択する第4の手順を前記コンピュータに更に実行させ、前記第1の手順は、前記第4の手順で前記第1の遅延計算手順が選択されない場合、前記回路の論理的な情報から決まる前記第1の条件に応じて前記第1の遅延計算手順を選択し、前記第2の手順は、前記第4及び第1の手順で前記第1の遅延計算手順が選択されない場合、前記回路の物理的な情報から決まる前記第2の条件に応じて前記第1の遅延計算手順或いは第2の遅延計算手順の一方を選択することを特徴とする、付記1又は2記載の遅延時間計算プログラム。付記4前記第4の手順に先立ち、前記ネットの遅延時間の計算時間が設定時間を超える場合に前記第1の遅延計算手順を選択する手順を前記コンピュータに更に実行させることを特徴とする、付記3記載の遅延時間計算プログラム。付記5前記第4の手順では、前記ネットのドライバが指定された種類のドライバである場合、或いは、前記ネットのインダクタンス成分が0でない場合、前記第1の計算を選択し、前記ネットの配線種類が論理配線である場合、前記第2の遅延計算手順を選択することを特徴とする、付記3又は4記載の遅延時間計算プログラム。付記6前記第1の手順では、前記ネットのノード数が一定数以上の場合、或いは、前記ネットのファンアウト数が一定数以上の場合、前記第1の遅延計算手順を選択することを特徴とする、付記1乃至5のいずれか1項記載の遅延時間計算プログラム。付記7前記第2の手順では、前記ネットの総配線長が一定値以上の場合、前記ネットの総容量値が一定値以上の場合、或いは、前記ネットの総抵抗がある一定値以上の場合、前記第1の遅延計算手順を選択し、前記ネットの総抵抗が前記ある一定値未満の場合、前記第2の遅延計算手順を選択することを特徴とする、付記6記載の遅延時間計算プログラム。付記8前記第3の手順で用いた遅延計算手順を識別するためのフラグを、当該遅延計算手順で計算された遅延時間と共に前記記憶部に格納する手順を前記コンピュータに更に実行させることを特徴とする、付記1乃至7のいずれか1項記載の遅延時間計算プログラム。付記9前記第1の手順に先立ち、前記ネットをノード数の大きい順にソートして遅延時間の計算対象とする手順を前記コンピュータに更に実行させることを特徴とする、付記1乃至8のいずれか1項記載の遅延時間計算プログラム。付記10設計データに含まれる回路内のネットの遅延時間を計算する遅延時間計算装置であって、前記ネットが第1の条件を満たす場合に、前記ネットの遅延時間を計算するための第1の遅延計算手順を選択する第1の処理と、前記第1の処理で前記第1の遅延計算手順が選択されない場合、第2の条件を前記ネットが満たすか否かに応じて、前記第1の遅延計算手順及び前記ネットの遅延時間を計算するための第2の遅延計算手順のいずれか一方を選択する第2の処理を行う、選択部と、前記選択部で選択された前記第1の遅延計算手順或いは第2の遅延計算手順により前記ネットの遅延時間を計算する計算部を備えたことを特徴とする、遅延時間計算装置。付記11前記第2の条件は、前記第1の条件よりも条件判定に要する時間が長いことを特徴とする、付記10記載の遅延時間計算装置。付記12入力装置を更に備え、前記選択部は、前記第1の処理に先立ち、前記入力装置からの入力指示から決まる指定条件に応じて第1の遅延計算手順を選択する第3の処理を行い、前記第1の処理は、前記第4の処理で前記第1の遅延計算手順が選択されない場合、前記回路の論理的な情報から決まる前記第1の条件に応じて前記第1の遅延計算手順を選択し、前記第2の処理は、前記第4及び第1の処理で前記第1の遅延計算手順が選択されない場合、前記回路の物理的な情報から決まる前記第2の条件に応じて前記第1の遅延計算手順或いは第2の遅延計算手順の一方を選択することを特徴とする、付記10又は11記載の遅延時間計算装置。付記13前記選択部は、前記第4の処理に先立ち、前記ネットの遅延時間の計算時間が設定時間を超えると前記第1の遅延計算手順を選択する処理を行うことを特徴とする、付記12記載の遅延時間計算装置。付記14前記第4の処理は、前記ネットのドライバが指定された種類のドライバである場合、或いは、前記ネットのインダクタンス成分が0でない場合、前記第1の遅延計算手順を選択し、前記ネットの配線種類が論理配線である場合、前記第2の遅延計算手順を選択することを特徴とする、付記12又は13記載の遅延時間計算装置。付記15前記第1の処理は、前記ネットのノード数が一定数以上の場合、或いは、前記ネットのファンアウト数が一定数以上の場合、前記第1の遅延計算手順を選択することを特徴とする、付記10乃至14のいずれか1項記載の遅延時間計算装置。付記16前記第2の処理は、前記ネットの総配線長が一定値以上の場合、或いは、前記ネットの総容量値が一定値以上の場合、或いは、前記ネットの総抵抗がある一定値以上の場合、前記第1の遅延計算手順を選択し、前記ネットの総抵抗が前記ある一定値未満の場合、前記第2の遅延計算手順を選択することを特徴とする、付記15記載の遅延時間計算装置。付記17前記計算部は、前記ネットの遅延時間の計算に用いた遅延計算手順を識別するためのフラグを、当該遅延計算手順で計算された遅延時間と共に前記記憶部に格納することを特徴とする、付記10乃至16のいずれか1項記載の遅延時間計算装置。付記18前記選択部は、前記第1の処理に先立ち、前記ネットをノード数の大きい順にソートして遅延時間の計算対象とすることを特徴とする、付記10乃至17のいずれか1項記載の遅延時間計算装置。付記19回路内のネットの遅延時間をコンピュータにより計算する遅延時間計算方法であって、前記ネットが第1の条件を満たす場合に、前記ネットの遅延時間を計算するための第1の遅延計算手順を選択する第1の手順と、前記第1の手順で前記第1の遅延計算手順が選択されない場合、第2の条件を前記ネットが満たすか否かに応じて、前記第1の遅延計算手順及び前記ネットの遅延時間を計算するための第2の遅延計算手順のいずれか一方を選択する第2の手順と、前記第1の手順或いは第2の手順のいずれかで選択された遅延計算手順により前記ネットの遅延時間を計算する第3の手順を前記コンピュータに実行させることを特徴とする、遅延時間計算方法。付記20前記第2の条件は、前記第1の条件よりも条件判定に要する時間が長いことを特徴とする、付記19記載の遅延時間計算方法。以上、開示の遅延時間計算プログラム、装置及び方法を実施例により説明したが、本発明は上記実施例に限定されるものではなく、本発明の範囲内で種々の変形及び改良が可能であることは言うまでもない。"