絶縁素子を介して第1回路と第2回路との間を絶縁しながら信号伝達を行う信号伝達装置であって、前記第1回路は、前記第2回路から伝達される異常パルス信号を監視して前記第2回路の異常有無を判定し、前記第2回路は、前記第2回路で異常が検出されてから少なくとも前記第1回路で前記第2回路の異常有無が判定されるまで前記異常パルス信号を異常状態に保持することを特徴とする信号伝達装置。前記第2回路は、異常検出信号を生成する異常検出部と、前記異常検出信号をラッチして異常検出ラッチ信号を生成するラッチ部と、前記異常検出ラッチ信号に基づいて前記異常パルス信号のパルス生成動作が許可/禁止される異常パルス信号生成部と、を含むことを特徴とする請求項1に記載の信号伝達装置。前記第2回路は、前記異常検出ラッチ信号に基づいて出力信号の生成動作が許可/禁止される出力部を含むことを特徴とする請求項2に記載の信号伝達装置。前記第1回路は、所定の異常判定期間にわたって前記異常パルス信号のパルスを検出することができなければ前記第2回路に異常が生じていると判定する異常判定部を含むことを特徴とする請求項2または請求項3に記載の信号伝達装置。前記第1回路は、前記異常判定部での判定結果に応じた異常信号を前記信号伝達装置の外部に出力する異常信号出力部を含むことを特徴とする請求項4に記載の信号伝達装置。前記ラッチ部は、ラッチ解除信号に応じて前記異常検出信号のラッチを解除することを特徴とする請求項2~請求項5のいずれか一項に記載の信号伝達装置。前記ラッチ解除信号は、前記信号伝達装置の外部から入力されることを特徴とする請求項6に記載の信号伝達装置。前記第2回路は、前記ラッチ部で前記異常検出信号がラッチされてから所定のラッチ期間が経過した後に前記ラッチ解除信号を生成するタイマ部を含むことを特徴とする請求項6に記載の信号伝達装置。前記第2回路は、前記異常検出部で異常の解消が検出されてから所定のラッチ期間が経過した後に前記ラッチ解除信号を生成するタイマ部を含むことを特徴とする請求項6に記載の信号伝達装置。前記第2回路は、前記異常パルス信号生成部と前記タイマ部の双方にクロック信号を供給するクロック信号発振部を含むことを特徴とする請求項8または請求項9に記載の信号伝達装置。前記第1回路が集積化された第1半導体チップと、前記第2回路が集積化された第2半導体チップと、前記絶縁素子が集積化された第3チップと、を独立に有し、これらを一つのパッケージに封止して成ることを特徴とする請求項1~請求項10のいずれか一項に記載の信号伝達装置。前記第1回路が集積化された第1半導体チップと、前記第2回路が集積化された半導体チップと、を独立に有し、これらを一つのパッケージに封止して成り、前記絶縁素子は、前記第1半導体チップ及び前記第2半導体チップの少なくとも一方に内蔵されていることを特徴とする請求項1~請求項10のいずれか一項に記載の信号伝達装置。前記絶縁素子は、トランスであることを特徴とする請求項1~請求項12のいずれか一項に記載の信号伝達装置。入出力間を絶縁しながらスイッチ制御信号の伝達を行う請求項1~請求項13のいずれか一項に記載の信号伝達装置と、前記信号伝達装置から出力される前記スイッチ制御信号に応じてモータ駆動電流の供給制御を行うスイッチ素子と、を有することを特徴とするモータ駆動装置。しかしながら、上記従来例の信号伝達装置200では、ドライバチップ220の異常検出期間異常検出信号Saのハイレベル期間が短過ぎると、異常パルス信号Sbのパルス生成が停止された後、異常判定期間T2の経過前に異常パルス信号Sbのパルス生成が再開されてしまい、コントローラチップ210でドライバチップ220の異常を認識することができなくなるおそれがあった図10Bを参照。例えば、ドライバチップ210に自己復帰型の過電流保護機能が搭載されていた場合、過電流保護から瞬時に復帰した場合にはドライバチップ220の異常発生期間が短くなるので、コントローラチップ210でドライバチップ220の異常を認識することができなくなるおそれがあった。なお、異常パルス信号Sbのパルス周期T1や異常判定期間T2を短く設定すれば、上記の課題を解決することは可能である。しかしながら、このような解決策では、トランスチップ230での消費電流が増大してしまうので、最善の解決策とは言えなかった。本発明は、本願の発明者らによって見い出された上記の問題点に鑑み、2つの回路を絶縁しつつ一方の異常を確実に他方に伝達することのできる信号伝達装置、及び、これを用いたモータ駆動装置の提供を目的とする。上記の目的を達成するために、本発明に係る信号伝達装置は、絶縁素子を介して第1回路と第2回路との間を絶縁しながら信号伝達を行うものであって、前記第1回路は、前記第2回路から伝達される異常パルス信号を監視して前記第2回路の異常有無を判定し、前記第2回路は、前記第2回路で異常が検出されてから少なくとも前記第1回路で前記第2回路の異常有無が判定されるまで前記異常パルス信号を異常状態に保持する構成第1の構成とされている。なお、上記第1の構成から成る信号伝達装置において、前記第2回路は、異常検出信号を生成する異常検出部と、前記異常検出信号をラッチして異常検出ラッチ信号を生成するラッチ部と、前記異常検出ラッチ信号に基づいて前記異常パルス信号のパルス生成動作が許可/禁止される異常パルス信号生成部と、を含む構成第2の構成にするとよい。また、上記第2の構成から成る信号伝達装置において、前記第2回路は、前記異常検出ラッチ信号に基づいて出力信号の生成動作が許可/禁止される出力部を含む構成第3の構成にするとよい。また、上記第2または第3の構成から成る信号伝達装置において、前記第1回路は、所定の異常判定期間にわたって前記異常パルス信号のパルスを検出することができなければ前記第2回路に異常が生じていると判定する異常判定部を含む構成第4の構成にするとよい。また、上記第4の構成から成る信号伝達装置において、前記第1回路は、前記異常判定部での判定結果に応じた異常信号を前記信号伝達装置の外部に出力する異常信号出力部を含む構成第5の構成にするとよい。また、上記第2~第5いずれかの構成から成る信号伝達装置において、前記ラッチ部はラッチ解除信号に応じて前記異常検出信号のラッチを解除する構成第6の構成にするとよい。また、上記第6の構成から成る信号伝達装置において、前記ラッチ解除信号は、前記信号伝達装置の外部から入力される構成第7の構成にするとよい。また、上記第6の構成から成る信号伝達装置において、前記第2回路は、前記ラッチ部で前記異常検出信号がラッチされてから所定のラッチ期間が経過した後に前記ラッチ解除信号を生成するタイマ部を含む構成第8の構成にするとよい。また、上記第6の構成から成る信号伝達装置において、前記第2回路は、前記異常検出部で異常の解消が検出されてから所定のラッチ期間が経過した後に前記ラッチ解除信号を生成するタイマ部を含む構成第9の構成にするとよい。また、上記第8または第9の構成から成る信号伝達装置において、前記第2回路は、前記異常パルス信号生成部と前記タイマ部の双方にクロック信号を供給するクロック信号発振部を含む構成第10の構成にするとよい。また、上記第1~第10いずれかの構成から成る信号伝達装置は、前記第1回路が集積化された第1半導体チップと、前記第2回路が集積化された第2半導体チップと、前記絶縁素子が集積化された第3チップと、を独立に有し、これらを一つのパッケージに封止して成る構成第11の構成にするとよい。また、上記第1~第10いずれかの構成から成る信号伝達装置は、前記第1回路が集積化された第1半導体チップと、前記第2回路が集積化された半導体チップを独立に有し、これらを一つのパッケージに封止して成り、前記絶縁素子は前記第1半導体チップ及び前記第2半導体チップの少なくとも一方に内蔵された構成第12の構成にするとよい。また、上記第1~第12いずれかの構成から成る信号伝達装置において、前記絶縁素子は、トランスである構成第13の構成にするとよい。また、本発明に係るモータ駆動装置は、入出力間を絶縁しながらスイッチ制御信号の伝達を行う上記第1~第13いずれかの構成から成る信号伝達装置と、前記信号伝達装置から出力される前記スイッチ制御信号に応じてモータ駆動電流の供給制御を行うスイッチ素子と、を有する構成第14の構成とされている。本発明によれば、2つの回路を絶縁しつつ一方の異常を確実に他方に伝達することのできる信号伝達装置、及びこれを用いたモータ駆動装置を提供することが可能となる。以下では、本発明に係る信号伝達装置を用いたモータ駆動装置特に、高電圧を用いるハイブリッド自動車に搭載されるモータ駆動用ICを例に挙げて詳細な説明を行う。図1は、本発明に係る信号伝達装置を用いたモータ駆動装置の一構成例を示すブロック図である。本構成例のモータ駆動装置は、ハイサイドスイッチSWHと、ローサイドスイッチSWLと、ハイサイドスイッチSWHの制御手段であるスイッチ制御装置1と、エンジンコントロールユニット2以下ではECU[EngineControlUnit]2と呼ぶと、直流電圧源E1及びE2と、npn型バイポーラトランジスタQ1と、pnp型バイポーラトランジスタQ2と、キャパシタC1~C3と、抵抗R1~R8と、ダイオードD1とを有する。スイッチ制御装置1は、第1半導体チップ10と、第2半導体チップ20と、第3半導体チップ30と、を一つのパッケージに封止して成る。スイッチ制御装置1に関する第1の特長は、入出力間絶縁耐圧が1200Vという点である。第2の特長は、UVLOを内蔵している点である。第3の特長は、ウォッチドッグタイマ機能を内蔵している点である。第4の特長は、過電流保護機能自動復帰型を内蔵している点である。第5の特長は、過電流保護動作時におけるソフトターンオフ機能を内蔵している点である。第6の特長は、外部エラー検出機能ERRINを内蔵している点である。第7の特長は、異常状態出力機能FLT、OCPOUTを内蔵している点である。第8の特長は、アクティブミラークランプ機能を内蔵している点である。第9の特長は、ショートサーキットクランプ機能を内蔵している点である。第1半導体チップ10は、直流電圧源E1から第1電源電圧VCC1GND1基準で5[V]や3.3[V]などの供給を受けて駆動され、入力信号INに基づいてスイッチ制御信号S1及びS2を生成するコントローラが集積化されたコントローラチップである。第1半導体チップ10の主な機能としては、スイッチ制御信号S1、S2の生成機能ないし出力機能、トランス伝達異常監視機能入力信号INの入出力論理監視機能、エラー状態出力機能、UVLO機能、及び、外部エラー入力信号処理機能を挙げることができる。なお、第1半導体チップ10の耐圧は、第1電源電圧VCC1GND1基準を考慮して、適切な耐圧例えば7[V]耐圧に設計すればよい。第2半導体チップ20は、直流電圧源E2から第2電源電圧VCC2GND2基準で10~30[V]の供給を受けて駆動され、第1半導体チップ10から第3半導体チップ30を介して入力されるスイッチ制御信号S1及びS2に基づいて、一端に数百[V]の高電圧VD1が印加されるハイサイドスイッチSWHの駆動制御を行うドライバが集積化されたドライバチップである。第2半導体チップ20の主な機能としては、出力信号OUTの生成機能ないし出力機能、過電流/過電圧保護機能、及び、UVLO機能を挙げることができる。なお、第2半導体チップ20の耐圧は、第2電源電圧VCC2GND2基準を考慮して、適切な耐圧例えば40[V]耐圧に設計すればよい。第3半導体チップ30は、第1半導体チップ10と第2半導体チップ20との間を直流的に絶縁しながら、スイッチ制御信号S1及びS2、ウォッチドッグ信号S3、及び、フォルト信号S4の受け渡しを行うトランスが集積化されたトランスチップである。なお、第3半導体チップ30については、半導体基板を用いないチップとしてもよい。上記したように、本構成例のスイッチ制御装置1は、コントローラが集積化される第1半導体チップ10やドライバが集積化される第2半導体チップ20とは別に、トランスのみを搭載する第3半導体チップ30を独立に有して成り、これらを一のパッケージに封止して成る構成とされている。このような構成とすることにより、第1半導体チップ10、及び、第2半導体チップ20については、いずれも一般の低耐圧プロセス数[V]耐圧~数十[V]耐圧で作成することが可能となるので、専用の高耐圧プロセス数百[V]耐圧を用いる必要がなくなり、製造コストを低減することが可能となる。また、第1半導体チップ10、及び、第2半導体チップ20については、いずれも実績のある既存プロセスで作成することが可能であり、新たに信頼性試験を行う必要がないので、開発期間の短縮や開発コストの低減に貢献することができる。また、仕様変更する場合は、当該チップのみ例えば出力側を仕様変更する場合には第2半導体チップ20のみを載せ換えることにより、容易に対応することが可能となるので、全てのチップを開発し直す必要がなくなり、開発期間の短縮や開発コストの低減に貢献することができる。ECU2は、エンジン運転及びモータ運転における電気的な制御を総合的に行うための手段であり、スイッチ制御装置1との間で、各種信号IN、RST、FLT、OCPOUTのやり取りを行うマイクロコントローラである。ハイサイドスイッチSWH、及び、ローサイドスイッチSWLは、それぞれ、第1モータ駆動電圧VD1の印加端とモータコイルの一端との間、及び、第2モータ駆動電圧VD2の印加端とモータコイルの一端との間に接続され、各々のオン/オフ制御に応じて、モータ駆動電流の供給制御を行う手段である。なお、本構成例のモータ駆動装置では、ハイサイドスイッチSWH及びローサイドスイッチSWLとして、それぞれ、絶縁ゲートバイポーラトランジスタIGBT[InsulatedGateBipolarTransistor]を用いているが、本発明の構成はこれに限定されるものではなく、SiC[SiliconCarbide]半導体を用いたMOS[MetalOxideSemiconductor]電界効果トランジスタや、Si半導体を用いたMOS電界効果トランジスタを採用しても構わない。特に、SiC半導体を用いたMOS電界効果トランジスタは、Si半導体を用いたMOS電界効果トランジスタよりも耐電圧が高く、耐熱温度が高いため、ハイブリッド自動車への搭載に好適である。次に、スイッチ制御装置1の内部構成について説明する。第1半導体チップ10は、第1送信部11と、第2送信部12と、第1受信部13と、第2受信部14と、ロジック部15と、第1低電圧ロックアウト部16以下では第1UVLO[UnderVoltageLockOut]部16と呼ぶと、外部エラー検出部外部エラー検出用コンパレータ17と、Nチャネル型MOS電界効果トランジスタNa及びNbと、を有して成る。第2半導体チップ20は、第3受信部21と、第4受信部22と、第3送信部23と、第4送信部24と、ロジック部25と、ドライバ部26と、第2低電圧ロックアウト部27以下では、第2UVLO部27と呼ぶと、過電流検出部過電流検出用コンパレータ28と、OCP[OverCurrentProtection]タイマ29と、Pチャネル型MOS電界効果トランジスタP1及びP2と、Nチャネル型MOS電界効果トランジスタN1~N3と、SRフリップフロップFFと、を有して成る。第3半導体チップ30は、第1トランス31と、第2トランス32と、第3トランス33と、第4トランス34と、を有して成る。第1送信部11は、ロジック部15から入力されるスイッチ制御信号S1を第1トランス31経由で第3受信部21に送信する手段である。第2送信部12は、ロジック部15から入力されるスイッチ制御信号S2を第2トランス32経由で第4受信部22に送信する手段である。第1受信部13は、第3送信部23から第3トランス33経由で入力されるウォッチドッグ信号S3を受信してロジック部15に伝達する手段である。第4受信部14は、第4送信部24から第4トランス34経由で入力されるドライバ異常信号S4を受信してロジック部15に伝達する手段である。ロジック部15は、ECU2との間で、各種信号IN、RST、FLT、OCPOUTのやり取りを行うとともに、第1送信部11、第2送信部12、第1受信部13、及び、第2受信部14を用いて、第2半導体チップ20との間で、各種信号S1~S4のやり取りを行う手段である。なお、ロジック部15は、入力信号INがハイレベルであるときには、出力信号OUTをハイレベルとするようにスイッチ制御信号S1、S2を生成し、逆に、入力信号INがローレベルであるときには、出力信号OUTをローレベルとするようにスイッチ制御信号S1、S2を生成する。より具体的に述べると、ロジック部15は、入力信号INのポジティブエッジローレベルからハイレベルへの立上がりエッジを検出してスイッチ制御信号S1にパルスを立てる一方、入力信号INのネガティブエッジハイレベルからローレベルへの立下がりエッジを検出してスイッチ制御信号S2にパルスを立てる。また、ロジック部15は、リセット信号RSTがローレベルであるときには、出力信号OUTの生成動作をディセーブルとするように、すなわち、出力信号OUTをローレベルで固定するようにスイッチ制御信号S1、S2を生成し、逆に、リセット信号RSTがハイレベルであるときには、出力信号OUTの生成動作をイネーブルとするように、すなわち、出力信号OUTを入力信号INに応じた論理レベルとするようにスイッチ制御信号S1、S2を生成する。なお、リセット信号RSTが所定時間例えば500[ns]にわたってローレベルに維持された場合、ロジック部15は、過電流検出部28による保護動作を復帰させるようにスイッチ制御信号S1、S2を生成する。また、ロジック部15は、スイッチ制御装置1の正常時には、トランジスタNaをオフとして、第1状態信号FLTをオープン抵抗R1によるプルアップ状態とし、スイッチ制御装置1の異常時第1半導体チップ10側での低電圧異常やスイッチ制御信号S1及びS2のトランス伝達異常、或いは、ERRIN信号異常が検出された時には、トランジスタNaをオンとして、第1状態信号FLTをローレベルとする。このような構成であれば、ECU2は、第1状態信号FLTを監視することにより、スイッチ制御装置1の状態を把握することが可能となる。なお、第1半導体チップ10側での低電圧異常については、第1UVLO部16での検知結果に基づいて判断すればよく、また、スイッチ制御信号S1、S2のトランス伝達異常については、入力信号INスイッチ制御信号S1、S2とウォッチドッグ信号S3との比較結果に基づいて判断すればよい。また、ERRIN信号異常については、外部エラー検出部17の出力結果に基づいて判断すればよい。また、ロジック部15は、スイッチ制御装置1の正常時には、トランジスタNbをオフとして、第2状態信号OCPOUTをオープン抵抗R2によるプルアップ状態とし、スイッチ制御装置1の異常時第2半導体チップ20側での低電圧異常やハイサイドスイッチSWHに流れるモータ駆動電流の過電流が検出された時には、トランジスタNbをオンとして、第2状態信号OCPOUTをローレベルとする。このような構成であれば、ECU2は、第2状態信号OCPOUTを監視することにより、スイッチ制御装置1の状態を把握することが可能となる。なお、第2半導体チップ20側での低電圧異常やハイサイドスイッチSWHに流れるモータ駆動電流の過電流については、ドライバ異常信号S4に基づいて判断すればよい。第1UVLO部16は、第1電源電圧VCC1が低電圧状態であるか否かを監視し、その監視結果をロジック部15に伝達する手段である。外部エラー検出部17は、抵抗R3と抵抗R4の接続ノードからERRIN端子に入力される電圧監視対象となるアナログ電圧を抵抗分割して得られる分圧電圧と所定の閾値電圧とを比較し、その比較結果をロジック部15に伝達する手段である。第3受信部21は、第1送信部11から第1トランス31経由で入力されるスイッチ制御信号S1を受信してSRフリップフロップFFのセット入力端Sに伝達する手段である。第4受信部22は、第2送信部12から第2トランス32経由で入力されるスイッチ制御信号S2を受信してSRフリップフロップFFのリセット入力端Rに伝達する手段である。第3送信部23は、ロジック部25から入力されるウォッチドッグ信号S2を第3トランス33経由で第1受信部13に送信する手段である。第4送信部24は、ロジック部25から入力されるドライバ異常信号S4を第4トランス34経由で第2受信部14に送信する手段である。SRフリップフロップFFは、セット入力端Sに入力されるスイッチ制御信号S1のパルスエッジをトリガとして出力信号をハイレベルにセットし、リセット入力端Rに入力されるスイッチ制御信号S2のパルスエッジをトリガとして出力信号をローレベルにリセットする。すなわち、上記の出力信号は、ECU2からロジック部15に入力される入力信号INと同一信号となる。なお、上記の出力信号は、SRフリップフロップFFの出力端Qからロジック部25に送出される。ロジック部25は、SRフリップフロップFFの出力信号入力信号INと同一信号に基づいて、ドライバ部26の駆動信号を生成する。また、ロジック部25は、第2UVLO部27及び過電流検出部28での検知結果に基づいて、低電圧異常や過電流が生じていると判断した場合、その旨を異常検知信号でドライバ部26に伝達するとともに、ドライバ異常信号S4でロジック部15にも伝達する。このような構成とすることにより、第2半導体チップ20に異常が生じた場合でも、ドライバ部26は速やかに保護動作を行うことが可能となり、ロジック部15はECU2への異常通知動作第2状態信号OCPOUTのローレベル遷移を行うことが可能となる。なお、ロジック部25は、過電流保護動作後、所定時間が経過した時点で過電流保護動作からの自動復帰を行う機能を有している。また、ロジック部25は、SRフリップフロップFFの出力信号をそのままウォッチドッグ信号S3として第3送信部23に出力する。このように、第2半導体チップ20から第1半導体チップ10に向けてウォッチドッグ信号S3を返信する構成であれば、ロジック部15において、第1半導体チップ10に入力された入力信号INと、これに対して第2半導体チップ20から返信されたウォッチドッグ信号S3を比較することにより、トランス伝達異常の有無を判定することが可能となる。ドライバ部26は、ロジック部25から入力される駆動信号に基づいて、トランジスタP1とトランジスタN1のオン/オフ制御を行い、トランジスタP1とトランジスタN1との接続ノードから出力信号OUTを出力する手段である。出力信号OUTは、トランジスタQ1及びQ2から成る駆動回路を介して、ハイサイドスイッチSWHに入力されている。なお、出力信号OUTがハイレベルであるときには、ハイサイドスイッチSWHがオンとされ、逆に、出力信号OUTがローレベルであるときには、ハイサイドスイッチSWHがオフとされる。なお、ドライバ部26は、出力信号OUTの電圧レベルGND2基準がローレベルとなったとき、ハイサイドスイッチSWHのゲートからCLAMP端子を介して電荷ミラー電流を吸い込むように、トランジスタN2をオンとする機能アクティブミラークランプ機能を有している。このような構成とすることにより、ハイサイドスイッチSWHをオフした後、トランジスタN2をオンすることで、ローサイドスイッチSWLがオンしたときにハイサイドスイッチSWHのコレクタ-ゲート間容量からの流入電流によりハイサイドスイッチSWHのゲート電位が上昇するのを抑えることが可能となる。また、ドライバ部26は、出力信号OUTの電圧レベルGND2基準がハイレベルとなったとき、CLAMP端子を介してハイサイドスイッチSWHのゲートを電源電圧VCC2にクランプするように、トランジスタP2をオンとする機能ショートサーキットクランプ機能を有している。このような構成とすることにより、ハイサイドスイッチSWHをオンする際、ハイサイドスイッチSWHのゲート電位が電源電圧VCC2よりも高電位まで上昇することはなくなる。また、ドライバ部26は、ロジック部25から入力される異常検知信号に基づいて保護動作を行う必要があると判断した場合、トランジスタP1、P2及びトランジスタN1、N2をいずれもオフとする一方、トランジスタN3をオンとする機能ソフトターンオフ機能を有している。このようなスイッチ制御により、保護動作時には、ハイサイドスイッチSWHのゲートから抵抗R5を介して、通常動作時よりも緩やかに電荷を引き抜くことができる。このような構成とすることにより、保護動作時にモータ電流が瞬断されることを回避できるので、モータコイルの逆起電力によって生じるサージを抑制することが可能となるほか、内部のケーブルやバスバーなどの寄生インダクタンスによるサージも抑制することが可能となる。なお、抵抗R5の抵抗値を適宜選択することにより、保護動作時の立ち下がり時間を任意に調整することができる。第2UVLO部27は、第2電源電圧VCC2が低電圧状態であるか否かを監視し、その監視結果をロジック部25に伝達する手段である。過電流検出部28は、抵抗R7と抵抗R8の接続ノードからOCP/DESATIN端子に入力される電圧ダイオードD1のアノード電圧を抵抗分割して得られる分圧電圧と所定の閾値電圧とを比較し、その比較結果をロジック部25に伝達する手段である。なお、ハイサイドスイッチSWHに流れるモータ駆動電流が大きいほど、ハイサイドスイッチSWHとして用いられている絶縁ゲートバイポーラトランジスタのコレクタエミッタ間電圧が大きくなる。従って、ハイサイドスイッチSWHに流れるモータ駆動電流が大きいほど、ダイオードD1のアノード電圧が上昇し、延いては、OCP/DESATIN端子に入力される電圧が上昇する。そこで、過電流検出部28は、OCP/DESATINに入力される電圧GND2基準が所定の閾値例えば0.5[V]に達したとき、ハイサイドスイッチSWHに流れるモータ駆動電流が過電流状態であると判定する。なお、本構成例では、ハイサイドスイッチSWHとして用いられている絶縁ゲートバイポーラトランジスタのコレクタエミッタ間電圧を検出することで、モータ駆動電流の検出を行う方式電圧検出方式を採用した構成を例に挙げて説明を行ったが、モータ駆動電流の検出方式はこれに限定されるものではなく、例えば、ハイサイドスイッチSWHに流れるモータ駆動電流或いは、これと同等の挙動を示すミラー電流をセンス抵抗に流して電圧信号を生成し、これをOCP/DESATIN端子に入力する方式電流検出方式を採用しても構わない。OCPタイマ29は、過電流保護動作後の経過時間をカウントする手段である。第1トランス31は、第1半導体チップ10から第2半導体チップ20にスイッチ制御信号S1を伝達するための直流絶縁素子である。第2トランス32は、第1半導体チップ10から第2半導体チップ20にスイッチ制御信号S2を伝達するための直流絶縁素子である。第3トランス33は、第2半導体チップ20から第1半導体チップ10にウォッチドッグ信号S3を伝達するための直流絶縁素子である。第4トランス34は、第2半導体チップ20から第1半導体チップ10にドライバ異常信号S4を伝達するための直流絶縁素子である。このように、第1半導体チップ10と第2半導体チップ20との間で、スイッチ制御信号S1及びS2だけでなく、ウォッチドッグ信号S3やドライバ異常信号S4をやり取りする構成であれば、ハイサイドスイッチSWHのオン/オフ制御だけでなく、種々の保護機能を適切に実現することが可能となる。図2は、トランス31~34を介した送受信回路部分の詳細図である。本図に示すように、第1半導体チップ10側に設けられる第1送信部11、第2送信部12、第1受信部13、及び、第2受信部14は、いずれも例えばVCC1-GND1間の電源電圧で駆動されるものであり、第2半導体チップ20側に設けられる第3受信部21、第4受信部22、第3送信部23、及び、第4送信部24は、いずれも例えばVCC2-GND2間の電源電圧で駆動されるものである。このような構成であれば、先にも述べた通り、第1半導体チップ10、及び、第2半導体チップ20については、いずれも一般の低耐圧プロセス数[V]耐圧~数十[V]耐圧で作成することが可能となるので、専用の高耐圧プロセス数百[V]耐圧を用いる必要がなくなり、製造コストを低減することが可能となる。なお、図2では、第1受信部13、第2受信部14、第3受信部21、及び、第4受信部22のいずれについても、ヒステリシス特性を有するコンパレータを用いた構成が描写されているが、ヒステリシス特性の有無については任意である。次に、スイッチ制御装置1の諸機能の詳細について、総括的に説明する。<UVLO1コントローラ側低電圧時誤動作防止機能>スイッチ制御装置1は、コントローラ側電源電圧VCC1-GND1間電圧が所定の下側閾値電圧VUVLO1L以下になると、ハイサイドスイッチSWHをオフとし、FLT端子をローレベルとする。一方、スイッチ制御装置1は、コントローラ側電源電圧VCC1-GND1間電圧が所定の上側閾値電圧VUVLO1H以上になると、通常動作を開始し、FLT端子をオープンハイレベルとする。<UVLO2ドライバ側低電圧時誤動作防止機能>スイッチ制御装置1は、ドライバ側電源電圧VCC2-GND2間電圧が所定の下側閾値電圧VUVLO2L以下になると、ハイサイドスイッチSWHをオフとし、OCPOUT端子をローレベルとする。一方、スイッチ制御装置1は、ドライバ側電源電圧VCC2-GND2間電圧が所定の上側閾値電圧VUVLO2H以上になると通常動作を開始し、OCPOUT端子をオープンハイレベルとする。<アナログエラー入力>スイッチ制御装置1は、ERRIN端子への入力電圧が所定の閾値電圧VERRDET以上になると、ハイサイドスイッチSWHをオフとし、FLT端子をローレベルとする。このような構成とすることにより、スイッチ制御装置1の周辺回路に生じる異常についても、これを監視して適切な保護動作を行うことができるので、例えば、モータ電源の過電圧保護動作に利用することが可能である。なお、上記の閾値電圧ERRDETには、所定のヒステリシスVERRHYSを持たせるとよい。<過電流保護>スイッチ制御装置1は、OCP/DESATIN端子への入力電圧が所定の閾値電圧VOCDET対GND2以上になると、ハイサイドスイッチSWHをオフとし、OCPOUT端子をローレベルとする。<過電流保護自動復帰>スイッチ制御装置1は、過電流保護動作後、一定時間tOCPRLS経過すると、自動復帰し、OCPOUT端子をオープンハイレベルとする。なお、復帰時間は、スイッチ制御装置1の内部で固定的に設定してもよいし、装置外部から調整可能としてもよい。<ウォッチドッグタイマ>スイッチ制御装置1は、ECU2から第1半導体チップ10に入力される入力信号INと、第2半導体チップ20から第1半導体チップ10にフィードバックされたウォッチドッグ信号S3とを比較し、両信号の論理が不一致である場合には、入力信号INとウォッチドッグ信号S3が一致するようにスイッチ制御装置1内部で自己修正し、FLT端子をローレベルとする。<保護動作時ソフトターンオフ>スイッチ制御装置1は、過電流保護動作時、PROOUT端子をローレベルとし、OUT端子をオープンとする。このような制御により、ハイサイドスイッチSWHをゆっくりとオフすることが可能となる。なお、オフ時のスルーレートは、外付けの抵抗R5の抵抗値を適宜選択することによって任意に調整することが可能である。<アクティブミラークランプ>スイッチ制御装置1は、ハイサイドスイッチSWHのゲート電位が所定の閾値電圧VAMC以下になったとき、CLAMP端子をLとする。このような制御により、ハイサイドスイッチSWHを確実にオフすることが可能となる。<ショートサーキットクランプ>スイッチ制御装置1は、CLAMP端子の印加電圧がVCC2-VSCC以上になると、CLAMP端子をハイレベルとする。このような制御により、ハイサイドスイッチSWHのゲート電位が第2電源電圧VCC2よりも上昇してしまうことがなくなる。図3は、端子配置及びパッケージ内におけるチップ配列の一例を示す模式図である。図3に示すように、本構成例のスイッチ制御装置1において、パッケージは、相対する2辺にそれぞれ複数のピンが配列されるものであり、第1半導体チップ10、第2半導体チップ20、及び、第3半導体チップ30は、前記複数のピンの配列方向に対して垂直紙面の横方向に並べられている。このようなチップ配列を採用することにより、第1半導体チップ10に接続されるピン11~20と第2半導体チップ20に接続されるピン1~10を相対する2辺に分配して配列することができるので、ピン間隔を最小限に維持したまま、ピン11~20とピン1~10との短絡を防止することが可能となる。また、ピン11~20とピン1~10の沿面距離を確保することができるので、ピン11~20からピン1~10への気中放電を防止することも可能である。また、図3で示すように、本構成例のスイッチ制御装置1において、第1半導体チップ10及び第3半導体チップ30は、第1アイランド40上に搭載されており、第2半導体チップ20は、第2アイランド50上に搭載されている。このような構成とすることにより、第1アイランド40を低圧側アイランドGND1固定、第2アイランド50を高圧側アイランドVEE2固定というように、互いに電源系を分離して用いることが可能となる。なお、第1アイランド40と第2アイランド50は、いずれも非磁性素材例えば銅から成るが、磁性素材例えば鉄を用いても構わない。図4は、外部端子の説明テーブルである。ピン1NCはノンコネクション端子である。ピン2VEE2は負電源端子例えば、最低:-15Vである。ピン3GND2はGND端子であり、スイッチ制御装置1の外部において絶縁ゲートバイポーラトランジスタTr1のエミッタに接続される。ピン4OCP/DESATINは過電流検出端子である。ピン5OUTは出力端子である。ピン6VCC2は正電源端子例えば、最高:30Vである。ピン7CLAMPはクランプ端子である。ピン8PROOUTはソフトターンオフ出力端子である。ピン9VEE2は負電源端子である。ピン10NCはノンコネクション端子である。ピン11GND1はGND端子である。ピン12INは制御入力端子である。ピン13RSTはリセット入力端子である。ピン14FLTは第1状態信号コントローラチップ側の異常状態検出信号の出力端子である。ピン15OCPOUTは第2状態信号ドライバチップ側の異常状態検出信号の出力端子である。ピン16ERRINはエラー検出端子である。ピン17VCC1は電源端子例えば5Vである。ピン18NC及びピン19NCはいずれもノンコネクション端子である。ピン20GND1はGND端子である。次に、ドライバチップからコントローラチップにドライバ異常信号を伝達するための回路構成について、より具体的な説明を行う。図5は、本発明に係る信号伝達装置の第1実施形態を示すブロック図である。第1実施形態の信号伝達装置100は、コントローラチップ110図1の第1半導体チップ10に相当と、ドライバチップ120図1の第2半導体チップ20に相当と、トランスチップ130図1の第3半導体チップ30に相当と、を独立に有し、これらを一つのパッケージに封止して成る。コントローラチップ110には、第1回路の構成要素として、異常判定部111と、異常信号出力部112と、が集積化されている。上記の第1回路は、ドライバチップ120から伝達される異常パルス信号Sb図1のドライバ異常信号S4に相当を監視して、ドライバチップ120の異常有無を判定する。異常判定部111は、所定の異常判定期間T2にわたって異常パルス信号Sbのパルスを検出することができなければドライバチップ120に異常が生じていると判定する。異常信号出力部112は、異常判定部111での判定結果に応じた異常信号Sc図1の第2状態信号OCPOUTに相当を信号伝達装置100の外部に出力する。異常信号Scは、異常判定部111でドライバチップ120に異常なしと判定されていればハイレベルとなり、ドライバチップ120に異常ありと判定されていればローレベルとなる。ただし、異常判定部111での判定結果と異常信号Scの論理レベルとの関係については、上記と逆であっても構わない。ドライバチップ120には、第2回路の構成要素として、出力部121と、異常検出部122と、クロック信号発振部123と、異常パルス信号生成部124と、ラッチ部125と、が集積化されている。上記の第2回路は、ドライバチップ120で異常が検出されてから少なくともコントローラチップ110でドライバチップ120の異常有無が判定されるまでの間、異常パルス信号Sbを異常状態に保持する点に特徴を有している。出力部121は、コントローラチップ110から伝達されるスイッチ制御信号図1のスイッチ制御信号S1及びS2に相当、図5では不図示に応じて、出力信号So図1の出力信号OUTに相当を生成する。この出力信号Soを用いてモータコイルの一端に接続されたスイッチ素子をオン/オフさせることにより、モータ駆動電流の供給制御を行うことができる。なお、出力部121では、異常検出ラッチ信号Sa’に基づいて出力信号Soの生成動作が許可/禁止される。より具体的に述べると、異常検出ラッチ信号Sa’がローレベル正常時の論理レベルであるときには、出力信号Soの生成動作が許可され、異常検出ラッチ信号Sa’がハイレベル異常時の論理レベルであるときには、出力信号Soの生成動作が禁止される。このような構成とすることにより、ドライバチップ120の異常時には、外部からの保護信号を待つことなく、出力部121の動作を強制的に停止させることが可能となる。異常検出部122は、ドライバチップ120の動作状態例えば、出力部121に流れる過電流の有無を監視して異常検出信号Saを生成する。異常検出信号Saは、ドライバチップ120に異常が生じていなければローレベル正常時の論理レベルとなり、異常が生じていればハイレベル異常時の論理レベルとなる。ただし、ドライバチップ120の異常有無と異常検出信号Saの論理レベルとの関係については上記と逆であっても構わない。クロック信号発振部123は、所定周波数のクロック信号Sxを生成して異常パルス信号生成部124に供給する。異常パルス信号生成部124は、クロック信号Sxに基づいて異常パルス信号Sbを生成する。なお、異常パルス信号生成部124では、異常検出ラッチ信号Sa’に基づいて異常パルス信号Sbのパルス生成動作が許可/禁止される。より具体的に述べると、ドライバチップ120が正常であり、異常検出ラッチ信号Sa’がローレベル正常時の論理レベルである場合には、異常パルス信号Sbに一定のパルス周期T1でパルスが生成される。なお、パルス周期T1は、クロック信号Sxのパルス周期に応じて決定される。一方、ドライバチップ120が異常であり、異常検出ラッチ信号Sa’がハイレベル異常時の論理レベルである場合には、異常パルス信号Sbのパルス生成が停止される。ラッチ部125は、異常検出信号Saがローレベル正常時の論理レベルからハイレベル異常時の論理レベルに立ち上げられたときに、これと同期して異常検出ラッチ信号Sa’をローレベルからハイレベルに立ち上げ、以後、異常検出信号Saの論理レベルに依ることなく、異常検出ラッチ信号Sa’をハイレベル異常時の論理レベルにラッチする。また、ラッチ部125は、信号伝達装置100の外部からコントローラチップ110とトランスチップ120を介して入力されるラッチ解除信号Sdにパルスが立ち上げられたときに、これと同期して異常検出ラッチ信号Sa’をハイレベル異常時の論理レベルからローレベル正常時の論理レベルに復帰させる。トランスチップ130は、絶縁素子131及び132を含み、コントローラチップ110とドライバチップ120との間を絶縁しながら各種信号の双方向伝達を行う。なお、ドライバチップ120からコントローラチップ110に向けて異常パルス信号Sbを伝達するための絶縁素子131、及び、コントローラチップ110からドライバチップ120に向けてラッチ解除信号Sdを伝達するための絶縁素子132としては、いずれもトランスを用いることができる。図6は、第1実施形態の出力異常伝達動作を示すタイミングチャートであり、上から順番に、クロック信号Sx、異常検出信号Sa、異常検出ラッチ信号Sa’、異常パルス信号Sb、異常信号Sc、及び、ラッチ解除信号Sdが描写されている。ドライバチップ120が正常である場合には、異常検出信号Saと異常検出ラッチ信号Sa’がいずれもローレベル正常時の論理レベルに維持される。従って、異常パルス信号Sbには一定のパルス周期T1でパルスが生成され、異常判定部111ではドライバ異常なしと判定される。その結果、異常信号Scはハイレベル正常時の論理レベルに維持される。一方、ドライバチップ120に異常が生じた場合には、異常検出信号Saと異常検出ラッチ信号Sa’がいずれもローレベル正常時の論理レベルからハイレベル異常時の論理レベルに立ち上げられる。これ以後、異常検出ラッチ信号Sa’は、異常検出信号Saの論理レベルに依ることなく、ラッチ解除信号Sdにパルスが立ち上げられるまで、ハイレベル異常時の論理レベルにラッチされる。従って、異常パルス信号Sbのパルス生成動作が少なくとも異常判定期間T2にわたって停止されて、異常判定部111ではドライバ異常ありと判定される。その結果、異常信号Scは、ハイレベル正常時の論理レベルからローレベル異常時の論理レベルに立ち下げられる。その後、ラッチ解除信号Sdにパルスが立ち上げられると、これに同期して異常検出ラッチ信号Sa’がハイレベル異常時の論理レベルからローレベル正常時の論理レベルに復帰される。従って、異常パルス信号Sbのパルス生成動作が再開され、異常判定部111ではドライバ異常なしと判定される。その結果、異常信号Scはローレベル異常時の論理レベルからハイレベル正常時の論理レベルに立ち上げられる。上記で説明したように、第1実施形態の信号伝達装置100であれば、ドライバチップ120の異常検出期間異常検出信号Saのハイレベル期間が短い場合であっても、コントローラチップ110でドライバチップ120の異常有無が判定されるまで、異常パルス信号Sbを異常状態パルス停止状態に保持することができるので、ドライバチップ120の異常を確実にコントローラチップ110に伝達することが可能となる。なお、ラッチ解除信号Sdにパルスが立ち上げられてから、異常パルス信号Sbのパルス生成動作が再開されるまでには、クロック信号Sxとラッチ解除信号Sdの発生タイミングに依存した遅延時間T3が生じる。例えば、図6で示したように、クロック信号Sxのパルスが立ち上がるタイミングで異常パルス信号Sbのパルスが発生される場合、クロック信号Sxのパルスが立ち上がった直後にラッチ解除信号Sdのパルスが立ち上げられると遅延時間T3は長くなり、クロック信号Sxのパルスが立ち上がる直前にラッチ解除信号Sdのパルスが立ち上げられると遅延時間T3は短くなる。逆に、クロック信号Sxのパルスが立ち下がるタイミングで異常パルス信号Sbのパルスが発生される場合には、クロック信号Sxのパルスが立ち下がった直後にラッチ解除信号Sdのパルスが立ち上げられると遅延時間T3は長くなり、クロック信号Sxのパルスが立ち下がる直前にラッチ解除信号Sdのパルスが立ち上げられると遅延時間T3は短くなる。図7は、本発明に係る信号伝達装置の第2実施形態を示すブロック図である。第2実施形態の信号伝達装置100は、先出の第1実施形態とほぼ同様の構成であり、ドライバチップ120にタイマ部126を追加した点に特徴を有している。そこで、第1実施形態と同様の構成部分については、図5と同一の符号を付すことで重複した説明を割愛し、以下では、第2実施形態の特徴部分について重点的な説明を行う。タイマ部126は、ラッチ部125で異常検出信号Saがラッチされてから所定のラッチ期間T4が経過した後にラッチ解除信号Sdのパルス生成を行う。具体的に述べると、タイマ部126は、異常検出信号Saがローレベル正常時の論理レベルからハイレベル異常時の論理レベルに立ち上げられたとき、その立上がりエッジをトリガとしてラッチ期間T4のカウントを開始し、このラッチ期間T4のカウントが完了した時点クロック信号Sxのパルス数が所定値nに達した時点でラッチ解除信号Sdにワンショットパルスを生成する図8Aを参照。このように、第2実施形態の信号伝達装置100であれば、第1実施形態と異なり、外部からラッチ解除信号Sdの入力を受けずに済む。従って、第2実施形態の信号伝達装置100であれば、ラッチ解除信号Sdの入力を受け付ける外部端子や、コントローラチップ110とドライバチップ120との間でラッチ解除信号Sdの伝達を行う絶縁素子132を省略して、規模の縮小やコストダウンを実現することが可能となる。また、タイマ部126は、クロック信号発振部123で生成されるクロック信号Sxの供給を受けて、このクロック信号Sxのパルス数をカウントすることにより、ラッチ期間T4のカウントを行う構成とされている。このような構成であれば、パルス周期T1及び異常判定期間T2とラッチ期間T4との調整を容易にかつ確実に行うことが可能となる。なお、上記のラッチ期間T4は、クロック信号Sxと異常検出信号Saの発生タイミングに依存して変動する。例えば、図8Aで示したように、異常検出信号Saがローレベル正常時の論理レベルからハイレベル異常時の論理レベルに立ち上げられたときにクロック信号Sxのパルスカウントを開始する場合、クロック信号Sxのパルスが立ち上がった直後に異常検出信号Saがハイレベルに立ち上げられるとラッチ期間T4は長くなり、クロック信号Sxのパルスが立ち上がる直前に異常検出信号Saがハイレベルに立ち上げられるとラッチ期間T4は短くなる。逆に、図8Bで示したように、異常検出信号Saがハイレベル異常時の論理レベルからローレベル正常時の論理レベルに立ち下げられたときにクロック信号Sxのパルスカウントを開始する場合、クロック信号Sxのパルスが立ち上がった直後に異常検出信号Saがローレベルに立ち下げられるとラッチ期間T4は長くなり、クロック信号Sxのパルスが立ち上がる直前に異常検出信号Saがローレベルに立ち下げられるとラッチ期間T4は短くなる。一方、図8Aで示した第1動作例異常検出信号Saの立上がりエッジでラッチ期間T4のカウントを開始する構成と、図8Bで示した第2動作例異常検出信号Saの立下がりエッジでラッチ期間T4のカウントを開始する構成のいずれにおいても、ラッチ解除信号Sdのパルスとクロック信号Sxのパルスは同時に立ち上がるので、図6で示した遅延時間T3はゼロとなる。なお、上記の実施形態では、本発明に係る信号伝達装置を用いたモータ駆動装置を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、トランスを用いた信号伝達装置全般例えばトランスカプラに適用することが可能である。また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。