"炭化珪素からなる第1導電型の半導体層と、前記半導体層の表面上の一部に形成された第1電極層と、前記半導体層の裏面に形成された第2電極層と、前記半導体層の表面に形成された第2導電型のリサーフ層と、前記リサーフ層の内部に形成され、前記第1電極層のうち前記半導体層の表面と接する部分の端部と重なる位置に配置された第2導電型のエッジターミネーション層と、前記リサーフ層の内部における、前記エッジターミネーション層の周囲を離間して囲む位置に形成され、前記エッジターミネーション層と同程度の不純物濃度を有する1又は2以上の第2導電型の第1ガードリング層と、前記半導体層の表面における、前記リサーフ層の周囲を離間して囲む位置に形成され、前記リサーフ層と同程度の不純物濃度を有する1又は2以上の第2導電型の第2ガードリング層とを備える高耐圧半導体装置であって、前記1又は2以上の第1ガードリング層のうち最内周の第1ガードリング層と前記エッジターミネーション層との間隔が3μm~5μmの範囲内にあることを特徴とする高耐圧半導体装置。請求項1に記載の高耐圧半導体装置において、前記第1電極層は、前記半導体層との間でショットキー接合を形成するバリアメタルからなることを特徴とする高耐圧半導体装置。請求項2に記載の高耐圧半導体装置において、前記エッジターミネーション層と前記第1電極層との間に形成され、前記エッジターミネーション層との間でオーミック接合を形成するオーミック層をさらに備えることを特徴とする高耐圧半導体装置。請求項1又は2に記載の高耐圧半導体装置において、前記半導体層の表面に形成され、前記第2ガードリング層の周囲を離間して囲むように配置された第1導電型のチャネルストッパ層と、前記チャネルストッパ層上に形成され、前記第2電極と電気的に接続された第3電極とをさらに備えることを特徴とする高耐圧半導体装置。請求項1~4のいずれかに記載の高耐圧半導体装置において、前記第1電極層は、前記半導体層との間に絶縁層を介して設けられたフィールドプレート領域を有することを特徴とする高耐圧半導体装置。請求項5に記載の高耐圧半導体装置において、前記フィールドプレート領域は、前記エッジターミネーション層の外側まで延在していることを特徴とする高耐圧半導体装置。請求項5に記載の高耐圧半導体装置において、前記フィールドプレート領域は、前記リサーフ層の外側まで延在していることを特徴とする高耐圧半導体装置。しかしながら、炭化珪素半導体は、エピタキシャル成長や不純物の活性化率の制御が難しく、現在の技術では半導体層やリサーフ層の不純物濃度を精度良く作り込むのが困難であるため、従来の高耐圧半導体装置900をもってしても耐圧の低下を十分に抑制することはできないという問題がある。そこで、本発明は、従来の高耐圧半導体装置900の場合よりも耐圧の低下を抑制することが可能な高耐圧半導体装置を提供することを目的とする。[1]本発明の高耐圧半導体装置は、炭化珪素からなる第1導電型の半導体層と、前記半導体層の表面上の一部に形成された第1電極層と、前記半導体層の裏面に形成された第2電極層と、前記半導体層の表面に形成された第2導電型のリサーフ層と、前記リサーフ層の内部に形成され、前記第1電極層のうち前記半導体層の表面と接する部分の端部と重なる位置に配置された第2導電型のエッジターミネーション層と、前記リサーフ層の内部における、前記エッジターミネーション層の周囲を離間して囲む位置に形成され、前記エッジターミネーション層と同程度の不純物濃度を有する1又は2以上の第2導電型の第1ガードリング層と、前記半導体層の表面における、前記リサーフ層の周囲を離間して囲む位置に形成され、前記リサーフ層と同程度の不純物濃度を有する1又は2以上の第2導電型の第2ガードリング層とを備える高耐圧半導体装置であって、前記1又は2以上の第1ガードリング層のうち最内周の第1ガードリング層と前記エッジターミネーション層との間隔が3μm~5μmの範囲内にあることを特徴とする。[2]本発明の高耐圧半導体装置においては、前記第1電極層は、前記半導体層との間でショットキー接合を形成するバリアメタルからなることが好ましい。[3]本発明の高耐圧半導体装置においては、前記エッジターミネーション層と前記第1電極層との間に形成され、前記エッジターミネーション層との間でオーミック接合を形成するオーミック層をさらに備えることが好ましい。[4]本発明の高耐圧半導体装置においては、前記半導体層の表面に形成され、前記第2ガードリング層の周囲を離間して囲むように配置された第1導電型のチャネルストッパ層と、前記チャネルストッパ層上に形成され、前記第2電極層と電気的に接続された第3電極層とをさらに備えることが好ましい。[5]本発明の高耐圧半導体装置においては、前記第1電極層は、前記半導体層との間に絶縁層を介して設けられたフィールドプレート領域を有することが好ましい。[6]本発明の高耐圧半導体装置においては、前記フィールドプレート領域は、前記エッジターミネーション層の外側まで延在していることが好ましい。[7]本発明の高耐圧半導体装置においては、前記フィールドプレート領域は、前記リサーフ層の外側まで延在していることが好ましい。本発明の高耐圧半導体装置によれば、最内周の第1ガードリング層とエッジターミネーション層との間隔が3μm~5μmの範囲内にあるため、後述する図6に示すように、リサーフ層における不純物濃度が設計値から低い方にずれた場合であっても、最内周の第1ガードリング層とエッジターミネーション層との間隔が3μm未満の場合又は5μmを超える場合と比較して、耐圧の低下を抑制することが可能となる。このため、本発明の高耐圧半導体装置は、従来の高耐圧半導体装置900の場合よりも耐圧の低下を抑制することが可能な高耐圧半導体装置となる。以下、本発明の高耐圧半導体装置について、図に示す実施の形態に基づいて説明する。[実施形態1]1.実施形態1に係る高耐圧半導体装置1の構成図1は、実施形態1に係る高耐圧半導体装置100を説明するために示す図である。図1aは高耐圧半導体装置100の平面図であり、図1bは図1aにおけるA-A断面図である。なお、図1aにおいては、絶縁層124は図示を省略している。また、バリアメタル層128は半透明に表している。実施形態1に係る高耐圧半導体装置100は、図1に示すように、n型の炭化珪素からなる半導体層110n型炭化珪素単結晶基板112及びn-型炭化珪素エピタキシャル層114と、半導体層110の表面上の一部に形成され、半導体層110との間でショットキー接合を形成するバリアメタル層第1電極層128と、半導体層110の裏面に形成された第2電極層130と、半導体層110の表面に形成されたp型のリサーフ層116と、リサーフ層116の内部に形成され、バリアメタル層128のうち半導体層110の表面と接する部分の端部と重なる位置に配置されたp型のエッジターミネーション層120と、リサーフ層116の内部における、エッジターミネーション層120の周囲を離間して囲む位置に形成され、エッジターミネーション層120と同程度の不純物濃度を有する1又は2以上のp型の第1ガードリング層122と、半導体層110の表面における、リサーフ層116の周囲を離間して囲む位置に形成され、リサーフ層116と同程度の不純物濃度を有する1又は2以上のp型の第2ガードリング層118とを備える。そして、実施形態1に係る高耐圧半導体装置100においては、1又は2以上の第1ガードリング層122のうち最内周の第1ガードリング層122とエッジターミネーション層120との間隔が3μm~5μmの範囲内にある。実施形態1に係る高耐圧半導体装置100は、ショットキーバリアダイオードである。半導体層110におけるn型炭化珪素単結晶基板112としては、n型不純物濃度が5×1017cm-3~5×1019cm-3例えば1×1019cm-3、厚さが30μm~400μm例えば300μmのものを用いることができる。また、n型炭化珪素単結晶基板112の結晶多形としては例えば4Hのものを用いることができる。また、n-型炭化珪素エピタキシャル層114としては、n型不純物濃度が1×1015cm-3~1×1018cm-3例えば1×1016cm-3、厚さが3μm~20μm例えば10μmのものを用いることができる。バリアメタル層128としては、n-型炭化珪素エピタキシャル層114との間でショットキー接合を形成する金属例えば、チタン。からなるバリアメタル層を用いることができる。バリアメタル層128をそのままアノード電極として用いてもよいし、バリアメタル層128とオーミック接続可能な金属膜例えば、チタン及びアルミニウムが積層された積層膜又はニッケル膜。をアノード電極として用いてもよい。第2電極層130としては、例えば、チタン、ニッケル及び銀が積層された積層膜からなるもの、ニッケル、チタン、ニッケル及び銀が積層された積層膜からなるものなどを用いることができる。第2電極層130はカソード電極となる。リサーフ層116及び第2ガードリング層118は、同程度のp型不純物濃度例えば、1×1017cm-3~1×1018cm-3程度。を有する。リサーフ層116及び第2ガードリング層118の不純物濃度、幅、深さ等を最適化することにより、理想耐圧に近い耐圧を得ることができる。エッジターミネーション層120及び第1ガードリング層122は、同程度のp型不純物濃度例えば、1×1018cm-3~1×1019cm-3程度。を有する。バリアメタル層128は、半導体層110との間に絶縁層124を介して設けられたフィールドプレート領域を有する。当該フィールドプレート領域は、エッジターミネーション層120の外側まで延在している。2.実施形態1に係る高耐圧半導体装置100を製造する方法図2~図4は、実施形態1に係る高耐圧半導体装置100を製造する方法を説明するために示す図である。図2a~図2c、図3a~図3c及び図4a~図4cは各工程図である。実施形態1に係る高耐圧半導体装置1は、図2~図4に示すように、以下の工程S1~工程S8を行うことによって製造することができる。S1半導体層を準備する工程n型炭化珪素単結晶基板112厚さ:300μm、不純物濃度:1×1019cm-3の上面にn-型炭化珪素エピタキシャル層114厚さ:10μm、不純物濃度:1×1016cm-3が形成された半導体層110を準備する図2a参照。。S2第1のp型不純物イオン打ち込み工程まず、半導体層110の表面を清浄化した後、半導体層110の表面に、リサーフ層116及び第2ガードリング層118に対応する部分に開口を有するマスクM1を形成する。その後、当該マスクM1を介して、n-型炭化珪素エピタキシャル層114の所定部位にp型不純物イオン例えば、アルミニウムイオン。を、多段階に分けて、比較的高エネルギー量でかつ比較的少量打ち込んで、p型不純物イオン打ち込み領域115,117を形成する図2b参照。。その後、マスクM1を除去する。なお、第1のp型不純物イオン打ち込み工程においては、マスクM1の開口に薄いシリコン酸化膜などが存在する条件下で不純物イオンの打ち込みを行ってもよい。S3第2のp型不純物イオン打ち込み工程次に、半導体層110の表面に、エッジターミネーション層120及び第1ガードリング層122に対応する部分に開口を有するマスクM2を形成する。このとき、最内周の第1ガードリング層122とエッジターミネーション層120との間隔が3μm~5μmの範囲内となるように形成する。その後、当該マスクM2を介してn-型炭化珪素エピタキシャル層114の所定部位にp型不純物イオン例えば、アルミニウムイオン。を、多段階に分けて、第1のp型不純物イオン打ち込み工程におけるよりも低エネルギー量でかつ多量打ち込んで、p型不純物イオン打ち込み領域119,121を形成する図2c参照。。その後、マスクM2を除去する。なお、第2の不純物イオン打ち込み工程おいては、マスクM2の開口に薄いシリコン酸化膜などが存在する条件下で不純物イオンの打ち込みを行ってもよい。S4不純物活性化工程次に、半導体層110の表面に保護レジスト層図示せず。を形成した後、当該保護レジスト層を炭化してグラファイトマスクM3を形成する図3a参照。。その後、半導体層110を1600°C以上の温度に加熱することによりp型不純物の活性化を行って、リサーフ層116及び第2ガードリング層118並びにエッジターミネーション層120及び第1ガードリング層122を形成する図3b参照。。その後、グラファイトマスクM3を除去する。S5絶縁層形成工程次に、半導体層110の表面に、図示しないマスクM4を用いて絶縁膜124を形成する。その後、マスクM4を除去する図3c参照。。S6裏面オーミック層形成工程次に、半導体層110の裏面に、金属層例えば、ニッケル層を形成した後、半導体層110を1000°C以上の温度に加熱することにより裏面オーミック層130aを形成する図4a参照。。S7バリアメタル層形成工程次に、図示しないマスクM5を用いて、半導体層110の表面の一部及び絶縁層124の表面にチタン層を形成した後、半導体層110を500°Cの温度に加熱することによりバリアメタル層128を形成する。その後、マスクM5を除去する図4b参照。。S8第2電極層形成工程次に、裏面オーミック層130aの表面にチタン、ニッケル及び銀が積層された積層膜130bを形成することにより第2電極層130を形成する図4c参照。。以上の工程を行うことによって、実施形態1に係る高耐圧半導体装置100を製造することができる。3.実施形態1に係る高耐圧半導体装置100の効果実施形態1に係る高耐圧半導体装置100によれば、後述する図6に示すように、最内周の第1ガードリング層122とエッジターミネーション層120との間隔dが3μm~5μmの範囲内にあるため、リサーフ層116における不純物濃度が設計値から低い方にずれた場合であっても、最内周の第1ガードリング層122とエッジターミネーション層120との間隔dが3μm未満の場合又は5μmを超える場合と比較して、耐圧の低下を抑制することが可能となる。このため、実施形態1に係る高耐圧半導体装置100は、従来の高耐圧半導体装置900の場合よりも耐圧の低下を抑制することが可能な高耐圧半導体装置となる。また、実施形態1に係る高耐圧半導体装置100によれば、バリアメタル層128におけるフィールドプレート領域が、エッジターミネーション層120の外側まで延在しているため、リサーフ層116における不純物濃度が設計値から低い方にずれた場合であっても、絶縁層124に負荷をかけることなく、不純物濃度のばらつきによる耐圧の低下をより一層抑制することが可能となる。[試験例]試験例は、実施形態1に係る高耐圧半導体装置100最内周の第1ガードリング層122とエッジターミネーション層120との間隔dが3μm~5μmの範囲内にある高耐圧半導体装置においては、リサーフ層116における不純物濃度が設計値から低い方にずれた場合であっても、最内周の第1ガードリング層122とエッジターミネーション層120との間隔dが3μm未満の場合又は5μmを超える場合と比較して、耐圧の低下を抑制することが可能となることを示すための試験例である。図5は、試験例に係る高耐圧半導体装置100aの構造を示す図である。図6は、試験例に係る高耐圧半導体装置100aの耐圧を示すグラフである。試験例においては、リサーフ層116の濃度が設計値の場合3.5×1017cm-3と、リサーフ層116の濃度が設計値から低い方にずれた場合2.5×1017cm-3とで、最内周の第1ガードリング層122とエッジターミネーション層120との間隔dを1μm、3μm、5μm及び7μmに変化させたときにどの程度の耐圧が得られるかについて、デバイス作製及び耐圧測定を行った。その結果、最内周の第1ガードリング層122とエッジターミネーション層120との間隔dが3μm~5μmの範囲内にある場合には、リサーフ層116の濃度が設計値から低い方にずれた場合2.5×1017cm-3であっても、図6に示すように、最内周の第1ガードリング層122とエッジターミネーション層120との間隔dが3μm未満の場合例えば1μmの場合又は5μmを超える場合例えば7μmの場合と比較して、耐圧の低下を抑制することが可能となることがわかった耐圧低下量:400V→200V。[実施形態2]図7は、実施形態2に係る高耐圧半導体装置102を説明するために示す図である。実施形態2に係る高耐圧半導体装置102は、基本的には実施形態1に係る高耐圧半導体装置100と同様の構成を有するが、図7に示すように、エッジターミネーション層120とバリアメタル層128との間に形成され、エッジターミネーション層120との間でオーミック接合を形成するオーミック層126をさらに備える点で実施形態1に係る高耐圧半導体装置100の場合とは異なる。このように、実施形態2に係る高耐圧半導体装置102は、上記したオーミック層126をさらに備える点で実施形態1に係る高耐圧半導体装置100の場合とは異なるが、最内周の第1ガードリング層122とエッジターミネーション層120との間隔dが3μm~5μmの範囲内にあるため、実施形態1に係る高耐圧半導体装置100の場合と同様に、従来の高耐圧半導体装置900の場合よりも耐圧の低下を抑制することが可能な高耐圧半導体装置となる。また、実施形態2に係る高耐圧半導体装置102は、エッジターミネーション層120とバリアメタル層128との間に形成され、エッジターミネーション層120との間でオーミック接合を形成するオーミック層126をさらに備えるため、エッジターミネーション層120の電位を確実にバリアメタル層120と同じ電位にすることが可能となり、耐圧の低下をより一層抑制することが可能な高耐圧半導体装置となる。なお、実施形態2に係る高耐圧半導体装置102は、エッジターミネーション層120とバリアメタル層128との間に形成され、エッジターミネーション層120との間でオーミック接合を形成するオーミック層126をさらに備える点以外は、実施形態1に係る高耐圧半導体装置100と同様の構成を有するため、実施形態1に係る高耐圧半導体装置100が有する効果のうち該当する効果をそのまま有する。以上、本発明を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の様態において実施することが可能であり、例えば、次のような変形も可能である。1図8は、変形例1に係る高耐圧半導体装置104を説明するために示す図である。変形例1に係る高耐圧半導体装置104は、半導体層110の表面に形成され、第2ガードリング層118の周囲を離間して囲むように配置されたn型のチャネルストッパ層132と、チャネルストッパ層132上に形成され、第2電極130と電気的に接続された第3電極134とをさらに備える。このような構成を有する高耐圧半導体装置104においても、実施形態1に係る高耐圧半導体装置100と同様の効果を有する。2実施形態1においては、2本の第1ガードリング層122を備える高耐圧半導体装置100を例にとって本発明を説明したが、本発明はこれに限定されるものではない。図9は、変形例2に係る高耐圧半導体装置106を説明するために示す図である。図9に示すように、1本の第1ガードリング層122を備える高耐圧半導体装置106に本発明を適用することもできる。3実施形態1においては、バリアメタル層128におけるフィールドプレート領域がエッジターミネーション層120の外側まで延在している高耐圧半導体装置100を例にとって本発明を説明したが、本発明はこれに限定されるものではない。図10は、変形例3に係る高耐圧半導体装置108を説明するために示す図である。図10に示すように、バリアメタル層128におけるフィールドプレート領域がリサーフ層116の外側まで延在している高耐圧半導体装置108に本発明を適用することもできる。この場合には、リサーフ層116における不純物濃度が設計値から高い方にずれた場合であっても、不純物濃度のばらつきによる耐圧の低下をより一層抑制することが可能となる。4実施形態1においては、p型不純物イオンとして、アルミニウムイオンを用いたが、本発明はこれに限定されるものではない。p型不純物イオンとして、ボロンイオンを用いてもよい。5実施形態1においては、半導体層110の表面に保護レジスト層を形成した後、当該保護レジスト層を炭化して半導体層110の表面にグラファイトマスクM3を形成した状態で不純物活性化工程を行ったが、本発明はこれに限定されるものではない。半導体層110の表面及び裏面に保護レジスト層を形成した後、当該保護レジスト層を炭化して半導体層110の表面及び裏面にグラファイトマスクを形成した状態で不純物活性化工程を行ってもよい。6実施形態1においては、ショットキーバリアダイオードからなる高耐圧半導体装置100を例にとって本発明を説明したが、本発明はこれに限定されるものではない。図11は、変形例4に係る高耐圧半導体装置200を説明するために示す図である。図11に示すように、pnダイオードからなる高耐圧半導体装置200に本発明を適用することもできる。また、パワーMOSFET、IGBT、サイリスタその他の高耐圧半導体装置に本発明を適用することもできる。"