"第1乃至第3の配線と、第1乃至第5のスイッチと、容量素子と、トランジスタとを有し、前記第1のスイッチの一方の端子は、前記第1の配線と電気的に接続され、前記第1のスイッチの他方の端子は、前記トランジスタのソースと電気的に接続され、前記第2のスイッチの一方の端子は、前記トランジスタのドレインと電気的に接続され、前記第2のスイッチの他方の端子は、前記第2の配線と電気的に接続され、前記第3のスイッチの一方の端子は、前記トランジスタのゲートと電気的に接続され、前記第3のスイッチの他方の端子は、前記トランジスタのドレインと電気的に接続され、前記第4のスイッチの一方の端子は、負荷と電気的に接続され、前記第4のスイッチの他方の端子は、前記第3の配線と電気的に接続され、前記第5のスイッチの一方の端子は、前記トランジスタのソースと電気的に接続され、前記第5のスイッチの他方の端子は、前記第4のスイッチの一方の端子と電気的に接続され、前記容量素子の一方の端子は、前記トランジスタのゲートと電気的に接続され、前記容量素子の他方の端子は、前記第4のスイッチの一方の端子と電気的に接続され、前記第1乃至第5のスイッチは、導通、又は非導通を制御する機能を有し、前記第1の配線は、映像信号電圧を伝える機能を有し、前記第2の配線は、前記トランジスタに流れる電流を伝える機能を有し、前記第3の配線は、所定の電圧を伝える機能を有し、前記トランジスタは、前記負荷に流れる電流の大きさを制御する機能を有することを特徴とする半導体装置。第1乃至第3の配線と、第1乃至第5のスイッチと、容量素子と、トランジスタとを有し、前記第1のスイッチの一方の端子は、前記第1の配線と電気的に接続され、前記第1のスイッチの他方の端子は、前記トランジスタのソースと電気的に接続され、前記第2のスイッチの一方の端子は、前記トランジスタのドレインと電気的に接続され、前記第2のスイッチの他方の端子は、前記第2の配線と電気的に接続され、前記第3のスイッチの一方の端子は、前記トランジスタのゲートと電気的に接続され、前記第3のスイッチの他方の端子は、前記トランジスタのドレインと電気的に接続され、前記第4のスイッチの一方の端子は、画素電極と電気的に接続され、前記第4のスイッチの他方の端子は、前記第3の配線と電気的に接続され、前記第5のスイッチの一方の端子は、前記トランジスタのソースと電気的に接続され、前記第5のスイッチの他方の端子は、前記第4のスイッチの一方の端子と電気的に接続され、前記容量素子の一方の端子は、前記トランジスタのゲートと電気的に接続され、前記容量素子の他方の端子は、前記第4のスイッチの一方の端子と電気的に接続され、前記第1乃至第5のスイッチは、導通、又は非導通を制御する機能を有し、前記第1の配線は、映像信号電圧を伝える機能を有し、前記第2の配線は、前記トランジスタに流れる電流を伝える機能を有し、前記第3の配線は、所定の電圧を伝える機能を有し、前記トランジスタは、前記画素電極に流れる電流の大きさを制御する機能を有することを特徴とする半導体装置。第1乃至第3の配線と、第1乃至第5のスイッチと、容量素子と、トランジスタとを有し、前記第1のスイッチの一方の端子は、前記第1の配線と電気的に接続され、前記第1のスイッチの他方の端子は、前記トランジスタのソースと電気的に接続され、前記第2のスイッチの一方の端子は、前記トランジスタのドレインと電気的に接続され、前記第2のスイッチの他方の端子は、前記第2の配線と電気的に接続され、前記第3のスイッチの一方の端子は、前記トランジスタのゲートと電気的に接続され、前記第3のスイッチの他方の端子は、前記トランジスタのドレインと電気的に接続され、前記第4のスイッチの一方の端子は、表示素子と電気的に接続され、前記第4のスイッチの他方の端子は、前記第3の配線と電気的に接続され、前記第5のスイッチの一方の端子は、前記トランジスタのソースと電気的に接続され、前記第5のスイッチの他方の端子は、前記第4のスイッチの一方の端子と電気的に接続され、前記容量素子の一方の端子は、前記トランジスタのゲートと電気的に接続され、前記容量素子の他方の端子は、前記第4のスイッチの一方の端子と電気的に接続され、前記第1乃至第5のスイッチは、導通、又は非導通を制御する機能を有し、前記第1の配線は、映像信号電圧を伝える機能を有し、前記第2の配線は、前記トランジスタに流れる電流を伝える機能を有し、前記第3の配線は、所定の電圧を伝える機能を有し、前記トランジスタは、前記表示素子に流れる電流の大きさを制御する機能を有することを特徴とする表示装置。第1乃至第3の配線と、第1乃至第4のスイッチと、容量素子と、トランジスタとを有し、前記第1のスイッチの一方の端子は、前記第1の配線と電気的に接続され、前記第1のスイッチの他方の端子は、前記トランジスタのソースと電気的に接続され、前記第2のスイッチの一方の端子は、前記トランジスタのドレインと電気的に接続され、前記第2のスイッチの他方の端子は、前記第2の配線と電気的に接続され、前記第3のスイッチの一方の端子は、前記トランジスタのゲートと電気的に接続され、前記第3のスイッチの他方の端子は、前記トランジスタのドレインと電気的に接続され、前記第4のスイッチの一方の端子は、負荷と電気的に接続され、前記第4のスイッチの他方の端子は、前記第3の配線と電気的に接続され、前記容量素子の一方の端子は、前記トランジスタのゲートと電気的に接続され、前記容量素子の他方の端子は、前記第4のスイッチの一方の端子と電気的に接続され、前記第1乃至第4のスイッチは、導通、又は非導通を制御する機能を有し、前記第1の配線は、映像信号電圧を伝える機能を有し、前記第2の配線は、前記トランジスタに流れる電流を伝える機能を有し、前記第3の配線は、所定の電圧を伝える機能を有し、前記トランジスタは、前記負荷に流れる電流の大きさを制御する機能を有することを特徴とする半導体装置。第1乃至第2の配線と、第1乃至第5のスイッチと、容量素子と、トランジスタとを有し、前記第1のスイッチの一方の端子は、前記第1の配線と電気的に接続され、前記第1のスイッチの他方の端子は、前記トランジスタのソースと電気的に接続され、前記第2のスイッチの一方の端子は、前記トランジスタのドレインと電気的に接続され、前記第2のスイッチの他方の端子は、前記第2の配線と電気的に接続され、前記第3のスイッチの一方の端子は、前記トランジスタのゲートと電気的に接続され、前記第3のスイッチの他方の端子は、前記トランジスタのドレインと電気的に接続され、前記第4のスイッチの一方の端子は、負荷と電気的に接続され、前記第5のスイッチの一方の端子は、前記トランジスタのソースと電気的に接続され、前記第5のスイッチの他方の端子は、前記第4のスイッチの一方の端子と電気的に接続され、前記容量素子の一方の端子は、前記トランジスタのゲートと電気的に接続され、前記容量素子の他方の端子は、前記第4のスイッチの一方の端子と電気的に接続され、前記第1乃至第5のスイッチは、導通、又は非導通を制御する機能を有し、前記第1の配線は、映像信号電圧を伝える機能を有し、前記第2の配線は、前記トランジスタに流れる電流を伝える機能を有し、前記トランジスタは、前記負荷に流れる電流の大きさを制御する機能を有することを特徴とする半導体装置。第1乃至第3の配線と、第1乃至第5のスイッチと、容量素子と、トランジスタとを有し、前記第1のスイッチの一方の端子は、前記第1の配線と電気的に接続され、前記第1のスイッチの他方の端子は、前記トランジスタのソースと電気的に接続され、前記第2のスイッチの一方の端子は、前記トランジスタのドレインと電気的に接続され、前記第2のスイッチの他方の端子は、前記第2の配線と電気的に接続され、前記第3のスイッチの一方の端子は、前記トランジスタのゲートと電気的に接続され、前記第3のスイッチの他方の端子は、前記トランジスタのドレインと電気的に接続され、前記第4のスイッチの一方の端子は、負荷と電気的に接続され、前記第4のスイッチの他方の端子は、前記第3の配線と電気的に接続され、前記第5のスイッチの一方の端子は、前記トランジスタのソースと電気的に接続され、前記第5のスイッチの他方の端子は、前記第4のスイッチの一方の端子と電気的に接続され、前記容量素子の一方の端子は、前記トランジスタのゲートと電気的に接続され、前記容量素子の他方の端子は、前記第4のスイッチの一方の端子と電気的に接続されることを特徴とする半導体装置。請求項3において、前記表示素子は、発光素子を有することを特徴とする表示装置。請求項1または請求項2において、前記トランジスタは、Nチャネル型トランジスタであることを特徴とする半導体装置。請求項3または請求項7において、前記トランジスタは、Nチャネル型トランジスタであることを特徴とする表示装置。請求項1もしくは請求項2に記載の半導体装置、又は、請求項3もしくは請求項7に記載の表示装置を具備していることを特徴とする電子機器。請求項1もしくは請求項2に記載の半導体装置、又は、請求項3もしくは請求項7に記載の表示装置と、アンテナと、音声出力部とを具備していることを特徴とする電子機器。しかし、前述の構成の場合、容量手段2209、2210の容量値がばらついた場合には、TFT2206のドレイン電流IDSがばらついてしまうことになる。そこで、本発明においては、容量値のばらつきの影響を受けることのない構成によって、TFTのしきい値電圧のばらつきを補正することの出来る半導体装置を画素に用いた発光装置を提供することを目的とする。本発明の動作原理を、図29を用いて説明する。図29ABのような回路を考える。スイッチ素子2901、2903、2911、2913は、それぞれSignal1、Signal2によって制御される素子であり、TFT等によってON、OFFが出来るもので良い。ここで、単一方向にのみ電流が流れる素子を、整流性素子と定義する。整流性素子としては、ダイオードや、ゲートドレイン間を接続このような接続をダイオード接続と表記するしたTFTが挙げられる。図29ABに示すように、スイッチ素子2901、2911、整流性素子2902、2912、スイッチ素子2903、2913を接続した回路を考える。ここで、回路の一端より、ある信号が入力され、回路の他端は、ある一定電位が与えられているとする。図29Aの場合、入力される信号をVX、一定電位をVSS≦VX-VthP:VthPはTFTのしきい値電圧とし、図29Bの場合、入力される信号をVX、一定電位をVDD≧VXVthN:VthNはTFTのしきい値電圧とする。今、図29Cにおいてiで示される期間で、スイッチ素子2903、2913が導通する。すると、図29Aにおいて、整流性素子ここでは整流性素子にダイオード接続TFTを用いたものとする。であるTFT2902のドレイン電極およびゲート電極の電位が低下する。図29Bにおいては、TFT2912の第2の電極およびゲート電極の電位が上昇する。整流性素子2902、2912のいずれも、両電極間の電圧がしきい値電圧の絶対値を上回るため、TFT2902、2912はともにONする。ただしこのとき、スイッチ素子2901、2911は共にOFFしており、電流は流れない。その後、図29Cにおいてiiで示される期間で、スイッチ素子2901、2903、2911、2913が導通する。この期間で、TFT2902、2912のゲートソース間電圧はそれぞれ、VSS-VX、VDD-VXとなり、それぞれのTFTのしきい値電圧の絶対値を上回り、VX→VSSへ、VDD→VXへ電流が流れる。続いて、図29Cにおいてiiiで示される期間で、スイッチ素子2901、2911が導通し、かつスイッチ素子2903、2913が非導通となる。このとき、TFT2902、2912のソース電位はVXである。今、TFT2902、2912のゲートソース間電圧はそのしきい値電圧の絶対値を上回っており、TFT2902、2912はON状態であるため、電流が流れつづける。これにより、TFT2902のドレイン電位は上昇し、TFT2912のドレイン電位は下降する。やがて、TFT2902、2912のゲートソース間電圧は、そのしきい値電圧に等しくなり、TFT2902、2912はともにOFFする。このとき、TFT2902、2912のドレイン電位はそれぞれ、VX-VthP、VXVthNとなる。つまり、TFT2902、2912によって、入力される信号の電位VXに、それぞれのしきい値電圧を上乗せする動作が行われる。TFT2902、2912のゲート電極の電位をそれぞれ、VG2902、VG2912とすると、上記の動作において、VG2902、VG2912はそれぞれ、図29Dに示すような電位をとる。本発明においては、ソース信号線より画素に入力される映像信号は、図29ABにおいて2902、2912で示したような、ゲートドレイン間を接続したTFTを経て、EL素子に電流を供給するためのTFTのゲート電極に所望の電位が印加される。ここで、ゲートドレイン間を接続したTFTにおいて、そのソースドレイン間には、TFTのしきい値電圧に等しい電位差が生ずる。よって、駆動用TFTのゲート電極には、映像信号にしきい値電圧分だけオフセットをかけた電位を印加するようにする。なお、TFT2902、2912は、図29Eに示すように、それぞれダイオード2922、2932を用いても良い。また、スイッチ素子2903、2913についても、図29Fに示すように、ダイオード2923、2933を用い、図29Cにおける区間iiiの動作で、VDDもしくはVSSの電位を変化させることによってVG2902、VG2912に同様の振る舞いをさせることも出来る。ここで用いるダイオードには、通常のPN接合を有するダイオードの他、前述のダイオード接続TFTを用いても良い。また、スイッチ素子2901、2911は共に省略しても良い。つまり、整流性素子2902、2912の第1の電極に、信号VXが入力されても良い。ここでは、発光装置におけるTFTのしきい値電圧のばらつきを補正し、EL素子の輝度ばらつきを低減することを課題とし、それに対する解決方法として述べているが、本発明の動作原理は、発光装置におけるTFTのしきい値電圧のばらつきを補正するためだけにとどまらず、他の電子回路にももちろん応用が可能である。また、本発明におけるトランジスタとしては、主としてTFTを用いて構成したものを例として挙げているが、単結晶トランジスタ又は有機物を利用したトランジスタでもよい。例えば、単結晶トランジスタとしては、SOI技術を用いて形成されたトランジスタとすることができる。また、薄膜トランジスタとしては、活性層として多結晶半導体を用いたものでも、非晶質半導体を用いたものでもよい。例えば、ポリシリコンを用いたTFTや、アモルファスシリコンを用いたTFTとすることができる。その他、バイポーラトランジスタや、カーボンナノチューブ等により形成されたトランジスタを用いても良い。本発明の構成を以下に記す。本発明の半導体装置は、スイッチ素子と、整流性素子とを有し、前記整流性素子の第1の電極には、第1の信号V1が入力され、第2の電極は、前記スイッチ素子の第1の電極と電気的に接続され、前記スイッチ素子の第2の電極には、ある電位Vが与えられる半導体装置であって、前記整流性素子の第2の電極より、前記信号V1から前記整流性素子のしきい値電圧Vthだけオフセットした信号V2を得ることを特徴としている。本発明の半導体装置は、第1および第2のスイッチ素子と、整流性素子とを有し、前記第1のスイッチ素子の第1の電極には、第1の信号V1が入力され、第2の電極は、前記整流性素子の第1の電極と電気的に接続され、前記整流性素子の第2の電極は、前記第2のスイッチ素子の第1の電極と電気的に接続され、前記第2のスイッチ素子の第2の電極には、ある電位Vが与えられる半導体装置であって、前記整流性素子の第2の電極より、前記信号V1から前記整流性素子のしきい値電圧Vthだけオフセットした信号V2を得ることを特徴としている。本発明の半導体装置は、第1および第2の整流性素子とを有し、前記第1の整流性素子の第1の電極には、第1の信号V1が入力され、第2の電極は、前記第2の整流性素子の第1の電極と電気的に接続され、前記第2の整流性素子の第2の電極には、ある電位Vが与えられる半導体装置であって、前記第1の整流性素子の第2の電極より、前記信号V1から前記第1の整流性素子のしきい値電圧Vthだけオフセットした信号V2を得ることを特徴としている。本発明の半導体装置は、前記整流性素子とは、ゲートドレイン間を接続したトランジスタを用いてなり、前記トランジスタの極性がNチャネル型であり、しきい値電圧がVthであるとき、V1Vth<V、かつV2=V1Vthを満たし、前記トランジスタの極性がNチャネル型であり、しきい値電圧がVthであるとき、V1>VVth、かつV2=V1-Vthを満たすことを特徴としている。本発明の半導体装置は、前記整流性素子とは、ダイオードを用いてなり、前記ダイオードのしきい値電圧がVthであるとき、V1>VVth、かつV2=V1-Vthもしくは、V1<V-Vth、かつV2=V1Vthを満たすことを特徴としている。本発明の半導体装置は、発光素子を備えた画素を有する半導体装置であって、前記画素は、ソース信号線と、第1および第2のゲート信号線と、電流供給線と、第1乃至第4のトランジスタと、発光素子とを有し前記第1のトランジスタのゲート電極は、前記第1のゲート信号線と電気的に接続され、第1の電極は、前記ソース信号線と電気的に接続され、第2の電極は、前記第2のトランジスタの第1の電極と電気的に接続され、前記第2のトランジスタのゲート電極は、前記第2のトランジスタの第2の電極と、前記第3のトランジスタの第1の電極と、前記第4のトランジスタのゲート電極と電気的に接続され、前記第3のトランジスタのゲート電極は、前記第2のゲート信号線と電気的に接続され、前記第4のトランジスタの第1の電極は、前記電流供給線と電気的に接続され、第2の電極は、前記発光素子の第1の電極と電気的に接続されていることを特徴としている。本発明の半導体装置は、発光素子を備えた画素を有する半導体装置であって、前記画素は、ソース信号線と、ゲート信号線と、電流供給線と、第1乃至第4のトランジスタと、発光素子とを有し、前記第1のトランジスタのゲート電極は、前記ゲート信号線と電気的に接続され、第1の電極は、前記ソース信号線と電気的に接続され、第2の電極は、前記第2のトランジスタの第1の電極と電気的に接続され、前記第2のトランジスタのゲート電極は、前記第2のトランジスタの第2の電極と、前記第3のトランジスタの第1の電極と、前記第4のトランジスタのゲート電極と電気的に接続され、前記第3のトランジスタのゲート電極は、前記画素より少なくとも1行前に走査される行の画素の有するゲート信号線と電気的に接続され前記第4のトランジスタの第1の電極は、前記電流供給線と電気的に接続され、第2の電極は、前記発光素子の第1の電極と電気的に接続されていることを特徴としている。本発明の半導体装置は、発光素子を備えた画素を有する半導体装置であって、前記画素は、ソース信号線と、第1および第2のゲート信号線と、電流供給線と、第1乃至第4のトランジスタと、発光素子とを有し、前記第1のトランジスタのゲート電極は、前記第1のゲート信号線と電気的に接続され、第1の電極は、前記第2のトランジスタのゲート電極および第1の電極と電気的に接続され、第2の電極は、前記第3のトランジスタの第1の電極と、前記第4のトランジスタのゲート電極と電気的に接続され、前記第2のトランジスタの第2の電極は、前記ソース信号線と電気的に接続され、前記第3のトランジスタのゲート電極は、前記第2のゲート信号線と電気的に接続され、前記第4のトランジスタの第1の電極は、前記電流供給線と電気的に接続され、第2の電極は、前記発光素子の第1の電極と電気的に接続されていることを特徴としている。本発明の半導体装置は、発光素子が備えられた画素を有する半導体装置であって、前記画素は、ソース信号線と、第1および第2のゲート信号線と、電流供給線と、第1乃至第4のトランジスタと、発光素子とを有し、前記第1のトランジスタのゲート電極は、前記第1のゲート信号線と電気的に接続され、第1の電極は、前記第2のトランジスタのゲート電極と、前記第2のトランジスタの第1の電極と、前記第3のトランジスタの第1の電極と電気的に接続され、第2の電極は、前記第4のトランジスタのゲート電極と電気的に接続され、前記第3のトランジスタのゲート電極は、前記第2のゲート信号線と電気的に接続され、前記第4のトランジスタの第1の電極は、前記電流供給線と電気的に接続され、第2の電極は、前記発光素子の第1の電極と電気的に接続されていることを特徴としている。本発明の半導体装置は、発光素子が備えられた画素を有する半導体装置であって、前記画素は、ソース信号線と、ゲート信号線と、電流供給線と、第1乃至第4のトランジスタと、発光素子とを有し、前記第1のトランジスタのゲート電極は、前記第1のゲート信号線と電気的に接続され、第1の電極は、前記第2のトランジスタのゲート電極と、前記第2のトランジスタの第1の電極と、前記第3のトランジスタの第1の電極と電気的に接続され、第2の電極は、前記第4のトランジスタのゲート電極と電気的に接続され、前記第3のトランジスタのゲート電極は、前記画素より少なくとも1行前に走査される行の画素の有するゲート信号線と電気的に接続され、前記第4のトランジスタの第1の電極は、前記電流供給線と電気的に接続され、第2の電極は、前記発光素子の第1の電極と電気的に接続されていることを特徴としている。本発明の半導体装置は、前記第3のトランジスタの第2の電極は、リセット用電源線と電気的に接続されていることを特徴としている。本発明の半導体装置は、前記第3のトランジスタの第2の電極は、前記画素と異なる行において走査されるいずれかの画素が有するゲート信号線のうちいずれか1本と電気的に接続されていることを特徴としている。本発明の半導体装置は、発光素子が備えられた画素を有する半導体装置であって、前記画素は、ソース信号線と、第1および第2のゲート信号線と、電流供給線と、第1乃至第4のトランジスタと、発光素子とを有し、前記第1のトランジスタのゲート電極は、前記第1のゲート信号線と電気的に接続され、第1の電極は、前記ソース信号線と電気的に接続され、第2の電極は、前記第2のトランジスタの第1の電極および、前記第3のトランジスタの第1の電極と電気的に接続され、前記第2のトランジスタのゲート電極は、前記第2のトランジスタの第2の電極と、前記第3のトランジスタの第2の電極と、前記第4のトランジスタのゲート電極と電気的に接続され、前記第4のトランジスタの第1の電極は、前記電流供給線と電気的に接続され、第2の電極は、前記発光素子の第1の電極と電気的に接続されていることを特徴としている。本発明の半導体装置は、発光素子が備えられた画素を有する半導体装置であって、前記画素は、ソース信号線と、第1および第2のゲート信号線と、電流供給線と、第1乃至第3のトランジスタと、容量手段と、発光素子とを有し、前記第1のトランジスタのゲート電極は、前記第1のゲート信号線と電気的に接続され、第1の電極は、前記ソース信号線と電気的に接続され、第2の電極は、前記第2のトランジスタの第1の電極と電気的に接続され、前記第2のトランジスタのゲート電極は、前記第2のトランジスタの第2の電極および、前記第3のトランジスタのゲート電極と電気的に接続され、前記第3のトランジスタの第1の電極は、前記電流供給線と電気的に接続され、第2の電極は、前記発光素子の第1の電極と電気的に接続され、前記容量手段の第1の電極は、前記第3のトランジスタのゲート電極と電気的に接続され、第2の電極は、前記第2のゲート信号線と電気的に接続されていることを特徴としている。本発明の半導体装置は、発光素子が備えられた画素を有する半導体装置であって、前記画素は、ソース信号線と、第1および第2のゲート信号線と、電流供給線と、第1乃至第3のトランジスタと、ダイオードと、発光素子とを有し、前記第1のトランジスタのゲート電極は、前記第1のゲート信号線と電気的に接続され、第1の電極は、前記ソース信号線と電気的に接続され、第2の電極は、前記第2のトランジスタの第1の電極と電気的に接続され、前記第2のトランジスタのゲート電極は、前記第2のトランジスタの第2の電極および、前記第3のトランジスタのゲート電極と電気的に接続され、前記第3のトランジスタの第1の電極は、前記電流供給線と電気的に接続され、第2の電極は、前記発光素子の第1の電極と電気的に接続され、前記ダイオードの第1の電極は、前記第3のトランジスタのゲート電極と電気的に接続され、第2の電極は、前記第2のゲート信号線と電気的に接続され、前記第2のゲート信号線の電位を変化させたとき、前記第1の電極から前記第2の電極、もしくは前記第2の電極から前記第1の電極のいずれか一方向にのみ電流を生ずることを特徴としている。本発明の半導体装置は、発光素子が備えられた画素を有する半導体装置であって、前記画素は、ソース信号線と、第1乃至第3のゲート信号線と、電流供給線と、第1乃至第5のトランジスタと、発光素子とを有し、前記第1のトランジスタのゲート電極は、前記第1のゲート信号線と電気的に接続され、第1の電極は、前記ソース信号線と電気的に接続され、第2の電極は、前記第2のトランジスタの第1の電極と電気的に接続され、前記第2のトランジスタのゲート電極は、前記第2のトランジスタの第2の電極と、前記第3のトランジスタの第1の電極と、前記第4のトランジスタのゲート電極と電気的に接続され、前記第3のトランジスタのゲート電極は、前記第2のゲート信号線と電気的に接続され、前記第4のトランジスタの第1の電極は、前記電流供給線と電気的に接続され、第2の電極は、前記発光素子の第1の電極と電気的に接続され、前記第5のトランジスタのゲート電極は、前記第3のゲート信号線と電気的に接続され、第1の電極は、前記電流供給線と電気的に接続され、第2の電極は、前記第4のトランジスタのゲート電極と電気的に接続され、前記第5のトランジスタが導通することによって、前記第4のトランジスタのゲートソース間電圧を0とすることを特徴としている。本発明の半導体装置は、発光素子が備えられた画素を有する半導体装置であって、前記画素は、ソース信号線と、第1および第2のゲート信号線と、電流供給線と、第1乃至第5のトランジスタと、発光素子とを有し、前記第1のトランジスタのゲート電極は、前記第1のゲート信号線と電気的に接続され、第1の電極は、前記ソース信号線と電気的に接続され、第2の電極は、前記第2のトランジスタの第1の電極と電気的に接続され、前記第2のトランジスタのゲート電極は、前記第2のトランジスタの第2の電極と、前記第3のトランジスタの第1の電極と、前記第4のトランジスタのゲート電極と電気的に接続され、前記第3のトランジスタのゲート電極は、前記画素より少なくとも1行前に走査される行の画素の有する前記第1のゲート信号線と電気的に接続され、前記第4のトランジスタの第1の電極は、前記電流供給線と電気的に接続され、第2の電極は、前記発光素子の第1の電極と電気的に接続され、前記第5のトランジスタのゲート電極は、前記第2のゲート信号線と電気的に接続され、第1の電極は、前記電流供給線と電気的に接続され、第2の電極は、前記第4のトランジスタのゲート電極と電気的に接続され、前記第5のトランジスタが導通することによって、前記第4のトランジスタのゲートソース間電圧を0とすることを特徴としている。本発明の半導体装置は、発光素子が備えられた画素を有する半導体装置であって、前記画素は、ソース信号線と、第1乃至第3のゲート信号線と、電流供給線と、第1乃至第5のトランジスタと、発光素子とを有し、前記第1のトランジスタのゲート電極は、前記第1のゲート信号線と電気的に接続され、第1の電極は、前記ソース信号線と電気的に接続され、第2の電極は、前記第2のトランジスタの第1の電極と電気的に接続され、前記第2のトランジスタのゲート電極は、前記第2のトランジスタの第2の電極と、前記第3のトランジスタの第1の電極と、前記第4のトランジスタのゲート電極と電気的に接続され、前記第3のトランジスタのゲート電極は、前記第2のゲート信号線と電気的に接続され、前記第4のトランジスタの第1の電極は、前記電流供給線と電気的に接続され、第2の電極は、前記第5のトランジスタの第1の電極と電気的に接続され、前記第5のトランジスタのゲート電極は、前記第3のゲート信号線と電気的に接続され、第2の電極は、前記発光素子の第2の電極と電気的に接続され、前記第5のトランジスタが非導通となることにより、前記電流供給線から前記発光素子に供給される電流を遮断することを特徴としている。本発明の半導体装置は、発光素子が備えられた画素を有する半導体装置であって、前記画素は、ソース信号線と、第1乃至第3のゲート信号線と、電流供給線と、第1乃至第5のトランジスタと、発光素子とを有し、前記第1のトランジスタのゲート電極は、前記第1のゲート信号線と電気的に接続され、第1の電極は、前記ソース信号線と電気的に接続され、第2の電極は、前記第2のトランジスタの第1の電極と電気的に接続され、前記第2のトランジスタのゲート電極は、前記第2のトランジスタの第2の電極と、前記第3のトランジスタの第1の電極と、前記第4のトランジスタのゲート電極と電気的に接続され、前記第3のトランジスタのゲート電極は、前記画素より少なくとも1行前に走査される行の画素の有する前記第1のゲート信号線と電気的に接続され、前記第4のトランジスタの第1の電極は、前記電流供給線と電気的に接続され、第2の電極は、前記第5のトランジスタの第1の電極と電気的に接続され、前記第5のトランジスタのゲート電極は、前記第3のゲート信号線と電気的に接続され、第2の電極は、前記発光素子の第2の電極と電気的に接続され、前記第5のトランジスタが非導通となることにより、前記電流供給線から前記発光素子に供給される電流を遮断することを特徴としている。本発明の半導体装置は、前記第3のトランジスタの第2の電極は、リセット用電源線と電気的に接続されていることを特徴としている。本発明の半導体装置は、前記第3のトランジスタの第2の電極は、前記画素を除くいずれかの行において走査されるいずれかの画素が有するゲート信号線のうちいずれか1本と電気的に接続されていることを特徴としている。本発明の半導体装置は、発光素子が備えられた画素を有する半導体装置であって、前記画素は、ソース信号と、第1および第2のゲート信号線と、電流供給線と、第1乃至第5のトランジスタと、発光素子とを有し、前記第1のトランジスタのゲート電極は、前記第1のゲート信号線と電気的に接続され、第1の電極は、前記ソース信号線と電気的に接続され、第2の電極は、前記第2のトランジスタの第1の電極と電気的に接続され、前記第2のトランジスタのゲート電極は、前記第2のトランジスタの第2の電極と、前記第3のトランジスタの第1の電極と、前記第4のトランジスタのゲート電極と電気的に接続され、前記第3のトランジスタのゲート電極は、前記画素の1行前に走査される行の画素の有する前記第1のゲート信号線と電気的に接続され、第2の電極は、前記第2のゲート信号線と電気的に接続され、前記第4のトランジスタの第1の電極は、前記電流供給線と電気的に接続され、第2の電極は、前記第5のトランジスタの第1の電極と電気的に接続され、前記第5のトランジスタのゲート電極は、前記第2のゲート信号線と電気的に接続され、第2の電極は、前記発光素子の第1の電極と電気的に接続され、前記第5のトランジスタが非導通となることにより、前記電流供給線から前記発光素子に供給される電流を遮断することを特徴としている。本発明の半導体装置は、発光素子が備えられた画素を有する半導体装置であって、前記画素は、ソース信号と、第1および第2のゲート信号線と、電流供給線と、第1乃至第5のトランジスタと、発光素子とを有し、前記第1のトランジスタのゲート電極は、前記第1のゲート信号線と電気的に接続され、第1の電極は、前記ソース信号線と電気的に接続され、第2の電極は、前記第2のトランジスタの第1の電極と電気的に接続され、前記第2のトランジスタのゲート電極は、前記第2のトランジスタの第2の電極と、前記第3のトランジスタの第1の電極と、前記第4のトランジスタのゲート電極と電気的に接続され、前記第3のトランジスタのゲート電極は、前記画素の1行前に走査される行の画素の有する前記第1のゲート信号線と電気的に接続され、第2の電極は、前記第1のゲート信号線と電気的に接続され、前記第4のトランジスタの第1の電極は、前記電流供給線と電気的に接続され、第2の電極は、前記第5のトランジスタの第1の電極と電気的に接続され、前記第5のトランジスタのゲート電極は、前記第2のゲート信号線と電気的に接続され、第2の電極は、前記発光素子の第1の電極と電気的に接続され、前記第5のトランジスタが非導通となることにより、前記電流供給線から前記発光素子に供給される電流を遮断することを特徴としている。本発明の半導体装置は、前記半導体装置は、保持容量手段を有し、前記保持容量手段の第1の電極は、前記第1のトランジスタの第2の電極と電気的に接続され、第2の電極には、一定電位が与えられ、前期第1のトランジスタの第2の電極における電位を保持することを特徴としている。本発明の半導体装置は、前記半導体装置は、保持容量手段を有し、前記保持容量手段の第1の電極は、前記第4のトランジスタのゲート電極と電気的に接続され、第2の電極には、一定電位が与えられ、前期第4のトランジスタのゲート電極に印加される電位を保持することを特徴としている。本発明の半導体装置は、スイッチ素子と、整流性素子とを有し、前記整流性素子の第1の電極には、第1の信号V1が入力され、第2の電極は、前記スイッチ素子の第1の電極と電気的に接続され、前記スイッチ素子の第2の電極には、ある電位Vが与えられる半導体装置の駆動方法であって、前記スイッチ素子を導通して、前記整流性素子の第2の電極の電位をVとする第1のステップと、前記第1のステップから、前記スイッチ素子を非導通とし、前記整流性素子の両電極間の電圧を、前記整流性素子のしきい値電圧Vthに収束させる第2のステップと、前記しきい値電圧Vthを保持し、前記整流性素子の第2の電極より、前記信号V1から前記しきい値電圧Vthだけオフセットした信号V2を得る第3のステップとを有することを特徴としている。本発明の半導体装置は、第1および第2のスイッチ素子と、整流性素子とを有し、前記第1のスイッチ素子の第1の電極には、第1の信号V1が入力され、第2の電極は、前記整流性素子の第1の電極と電気的に接続され、前記整流性素子の第2の電極は、前記第2のスイッチ素子の第1の電極と電気的に接続され、前記第2のスイッチ素子の第2の電極には、ある電位Vが与えられる半導体装置の駆動方法であって、前記第2のスイッチ素子を導通して、前記整流性素子の第2の電極の電位をVとする第1のステップと、前記第1のステップから、さらに前記第1のスイッチ素子を導通して、前記整流性素子第1の電極の電位をV1とする第2のステップと、前記第2のステップから、前記第2のスイッチを非導通とし、前記整流性素子の両電極間の電圧を、前記整流性素子のしきい値電圧Vthに収束させる第3のステップと、前記第3のステップから、さらに第1のスイッチを非導通とし、前記しきい値電圧Vthを保持し、前記整流性素子の第2の電極より、前記信号V1から前記しきい値電圧Vthだけオフセットした信号V2を得る第4のステップとを有することを特徴としている。本発明の半導体装置は、第1および第2の整流性素子とを有し、前記第1の整流性素子の第1の電極には、第1の信号V1が入力され、第2の電極は、前記第2の整流性素子の第1の電極と電気的に接続され、前記第2の整流性素子の第2の電極には、ある電位Vが与えられる半導体装置の駆動方法であって、前記第1の整流性素子のしきい値電圧をVthとし、V1>V-Vthのとき、前記第2の整流性素子の第2の電極の電位をV→V0V0>Vとし、前記第2の整流性素子を流れる電流を遮断する第1のステップと、前記第1の整流性素子の第2の電極より、前記信号V1から前記しきい値電圧Vthだけオフセットした信号V2を得る第2のステップとを有することを特徴としている。本発明の半導体装置は、前記整流性素子とは、ゲートドレイン間を接続したトランジスタを用いてなり、前記トランジスタの極性がNチャネル型であり、しきい値電圧がVthであるとき、V1Vth<V、かつV2=V1Vthを満たし、前記トランジスタの極性がPチャネル型であり、しきい値電圧がVthであるとき、V1>VVth、かつV2=V1-Vthを満たすことを特徴としている。本発明の半導体装置は、前記整流性素子とは、ダイオードを用いてなり、前記ダイオードのしきい値電圧がVthであるとき、V1>VVth、かつV2=V1-Vthもしくは、V1<V-Vth、かつV2=V1Vthを満たすことを特徴としている。以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例の電子機器は実施例1~15に示したいずれの構成の発光装置を用いても良い。本発明によると、容量手段の容量値等のばらつきの影響等を受けることなく、正常にTFTのしきい値電圧のばらつきを補正することが出来る。さらに、図22、23に示したように、発光装置に応用する場合、従来例では1水平期間内に行う動作が多かったのに対して、本発明はより簡単な動作原理に基づいており、動作タイミングも簡単なため、回路の高速動作が可能となり、特にデジタル階調方式と時間階調方式とを組み合わせた方法によって表示を行う際に、よりビット数の高い映像信号を用いて高品質な映像の表示が可能となる。実施の形態1図1に、本発明の第1の実施形態を示す。ソース信号線101、第1、第2のゲート信号線102、103、TFT104~107、EL素子109、電流供給線110、リセット用電源線111、電源線112を有する。さらに、映像信号を保持するための容量手段108を設けても良い。TFT104のゲート電極は、第1のゲート信号線102に接続され、第1の電極は、ソース信号線101に接続され、第2の電極は、TFT105の第1の電極に接続されている。TFT105のゲート電極と第2の電極とは互いに接続され、TFT106の第1の電極および、TFT107のゲート電極に接続されている。TFT106のゲート電極は、第2のゲート信号線103に接続され、第2の電極は、リセット用電源線111に接続されている。TFT107の第1の電極は、電流供給線110に接続され、第2の電極は、EL素子109の第1の電極に接続されている。EL素子109の第2の電極は、電源線112に接続され、電流供給線110とは互いに電位差を有している。容量手段108を設ける場合には、TFT107のゲート電極と、電流供給線110等の定電位を得られる部位との間に設ければ良い。また、TFT104の第2の電極と、電流供給線110等の定電位との間に設けても良いし、保持容量の値を大きくしたい場合等には、両方に設けても良い。図1は、第1、第2のゲート信号線に入力するパルスのタイミングを示している。図1および図2を用いて、動作について説明する。なお、ここではTFT104、106はNチャネル型として構成しているので、ゲート信号線の電位がHレベルのときにTFTがONし、LレベルのときにTFTがOFFするものとしているが、TFT104、106は単にスイッチング素子として機能するものであり、その極性は問わない。今、ソース信号線101の電位がVDD、電流供給線の電位がVDD、リセット用電源線の電位がVResetであるとし、TFT105については、ゲート、ソース、ドレインを図2のように定義する。まず、第2のゲート信号線103にパルスが入力されてTFT106がONする。よって、図2に示すように、TFT105のドレイン電位が低下して、TFT105のゲートソース間電圧VGS<0となり、さらにしきい値電圧Vthの絶対値を上回って、TFT105がONする。同時に、TFT107のゲートソース間電圧もまたしきい値電圧の絶対値を上回るため、ONする。続いて、TFT106がOFFし、第1のゲート信号線102にパルスが入力されてTFT104がONする。ここで、ソース信号線には映像信号が出力されてきており、その電位がVDataとなっているため、TFT105のソース電位がVDataへと上昇する。すると、TFT105を経て、TFT107のゲート電極の電位、すなわちTFT105のゲート電極の電位も上昇する。その電位がVData-Vthとなったところで、TFT105のゲートソース間電圧がそのしきい値電圧に等しくなるので、TFT105がOFFし、TFT107のゲート電極の電位、すなわちTFT105のゲート電極の電位の上昇が停止する。続いて、TFT104がOFFし、発光期間に移る。今、TFT107のゲート電極には、所望の映像信号の電位に、しきい値電圧を上乗せした電位が印加されており、図2に示すように、それに見合った電流が電流供給線110よりTFT107を経てEL素子109に流れ、発光する。ところで、実際には、図2の初期化の段階でTFT107のゲート電極には、しきい値電圧の絶対値を上回る電位が印加されてONし、最大輝度で発光しているが、第1、第2のゲート信号線が選択される期間は、実際の発光期間に比べて十分に短く、いかなる場合にも同様に発光するため、相対的な輝度のばらつきに影響することはない。以上のような動作によって、画素の制御を行う。このとき、TFT107を流れるドレイン電流IDSは、式にて表される。仮に画面内の画素において、TFTのしきい値電圧のばらつきが生じた場合にも、1つの画素を構成するTFT、具体的にはTFT105、107のしきい値電圧が等しければ、その項は相殺され、IDSはしきい値電圧の項を含まなくなる。つまり、しきい値電圧に関係なく、IDSを決定することが出来、しきい値電圧のばらつきの影響を排除することが出来る。実施の形態2前述のアナログ階調方式とは異なる駆動方式として、TFTのしきい値電圧等がON電流に影響しにくい領域を用いて、EL素子を輝度100、0の2つの状態のみで駆動するデジタル階調方式が提案されている。この方式では、白、黒の2階調しか表現出来ないため、時間階調方式等と組み合わせて多階調化を実現している。デジタル階調方式と時間階調方式とを組み合わせた方法を用いる場合の半導体装置の画素の構成は、図21に示したようなものがある。スイッチング用TFT2104、駆動用TFT2105に加え、消去用TFT2106を用いることによって、発光時間の長さを細かく制御することが可能となっている。デジタル階調方式と時間階調方式とを組み合わせた場合、図21に示すように、1フレーム期間を複数のサブフレーム期間に分割する。各サブフレーム期間は、図21に示すように、アドレス期間と、サステイン期間と、消去期間とを有する。表示ビット数に応じた数のサブフレーム期間を設け、各サブフレーム期間におけるサステイン期間の長さを、2:2::2:1とし、各サステイン発光期間でEL素子の発光、もしくは非発光の選択をし、EL素子が発光している合計期間の長さの差を利用して階調表現を行う。発光している期間が長ければ輝度が高く、短ければ輝度が低くなる。なお、図21においては4ビット階調の例を示しており、1フレーム期間は4つのサブフレーム期間に分割され、サステイン発光期間の組み合わせによって、24=16階調を表現出来る。時間階調方式を用いて多階調化を図る場合、下位ビットのサステイン期間の長さがより短くなるため、サステイン期間の終了後、直ちに次のアドレス期間を開始しようとすると、異なるサブフレーム期間のアドレス期間が重複する期間が生ずる。その場合、ある画素に入力される映像信号が、同時に異なる画素にも入力されてしまうため、正常な表示が出来なくなる。消去期間は、このような問題を解決するために設けられており、図21に示すように、Ts3の後、およびTs4の後で、異なる2つのアドレス期間が重複しないように設けられる。よって、サステイン期間が十分に長く、異なる2つのアドレス期間の重複が生ずる心配の無いSF1、SF2においては、消去期間は設けられていない。図9は、実施の形態1において示した構成の画素に、第3のゲート信号線913、消去用TFT914を追加し、デジタル階調方式と時間階調方式とを組み合わせた方法を用いるものである。消去用TFT914のゲート電極は、第3のゲート信号線913に接続され、第1の電極は、TFT907のゲート電極に接続され、第2の電極は、電流供給線910に接続されている。また、映像信号を保持するために、容量手段908を設ける場合には、TFT907のゲート電極と、電流供給線910等の定電位を得られる部位との間に設ければ良い。また、TFT904の第2の電極と、電流供給線910等の定電位との間に設けても良いし、保持容量の値を大きくしたい場合等には、両方に設けても良い。初期化および映像信号の入力の動作は、実施の形態1にて示したものと同様である。なお、初期化および映像信号の入力を行っている期間は、消去用TFT914はOFFしている。ここで、サステイン期間から消去期間における動作について、図9および図11を用いて説明する。図11は、図21に示したものと同様であり、1フレーム期間は、図11に示すように、4つのサブフレーム期間を有する。サステイン発光期間が短いサブフレーム期間SF3、SF4においては、それぞれ消去期間Te3、Te4を有している。ここでは、SF3での動作を例として説明する。映像信号の入力が終了した後、図9に示すように、TFT907のゲートソース間電圧に応じた電流がEL素子909に流れて発光する。その後、当該サステイン期間の終了するタイミングに達すると、第3のゲート信号線913にパルスが入力されて消去用TFT914がONし、図9Cに示すように、TFT907のゲートソース間電圧を0とする。よってTFT907がOFFし、EL素子909への電流が遮断され、強制的にEL素子909は非発光となる。これらの動作をタイミングチャートとして、図11Cに示した。サステイン発光期間Ts3の後、第3のゲート信号線913にパルスが入力されてEL素子909が非発光となってから、次に第2のゲート信号線903にパルスが入力されて、初期化が始まるまでの期間が消去期間Te3となる。本実施形態にて用いている消去用TFT914は、他の実施形態における構成と組み合わせて用いることも出来る。実施の形態3実施の形態2において、消去期間においての動作は、TFT907のゲートソース間電圧を0としてOFFさせることによって、EL素子909への電流の供給を遮断している。この他の方法を用いた例を図10Aに示す。実施の形態2においては、消去用TFT914はTFT907のゲート電極と、電流供給線910との間に設けられていたのに対し、本実施形態においては、消去用TFT914は、TFT907とEL素子909との間に設けられている。初期化および映像信号の入力の動作については、実施の形態1と同様である。消去用TFT914は、サステイン発光期間のみONしている。初期化、映像信号の入力、および消去期間においてはOFFし、EL素子909への電流を遮断する。実施の形態2と動作面で異なる点としては、実施の形態2の場合は、一度消去用TFT914をONし、TFT907のゲートソース間電圧を0とすれは、以後はEL素子909が発光しないため、図11に示すように、消去期間の開始するタイミングで、短いパルスを入力すれば良いが、本実施形態においては、消去用TFTは、サステイン期間を通じてONしている必要があるため、第3のゲート信号線913には、図12に示すように、サステイン発光期間と同じ長さのパルスを入力する。このようなパルスを生成するのには、特別な回路は必要とせず、図28Aに示すような、クロックドインバータ2802、インバータ2803等からなるD-フリップフロップ回路2801を複数段用いてなるシフトレジスタを用いて、外部より入力するスタートパルスの長さを変更することによって、図28Bに示すように、出力されるパルスの長さを変更して生成すれば良い。サステイン発光期間に合わせるための微調整は、パルス幅調整回路等を用いて容易に行うことが出来る。なお、図9および図10において、消去用TFT914はNチャネル型TFTを用い、第3のゲート信号線がHレベルのときにONし、LレベルのときにOFFするが、特にその極性は問わない。本実施形態にて用いている消去用TFT914は、他の実施形態における構成と組み合わせて用いることも出来る。実施の形態4実施の形態1に示した構成において、1画素を駆動するのに用いる信号線および電源線は、ソース信号線、第1および第2のゲート信号線、電流供給線、リセット用電源線である。実施の形態2、3においては、さらに第3のゲート信号線を用いて消去用TFTの制御を行う。図20に示した従来の構成や、図21に示した消去用TFTを有する構成と比較しても、画素部において配線の占める面積が大きく、開口率が低下するのは明らかである。そこで、本実施形態においては、図16に示すような構成の画素を用いる。図16Aに示すように、ソース信号線1601、第1、第2のゲート信号線1603、1604、TFT1605~1609、容量手段1610、EL素子1611、電流供給線1612等を有する。配線数は1画素あたり4本となっている。図16Aに示した画素が、i行目の画素であるとして、構成について説明する。TFT1605のゲート電極は、i行目の第1のゲート信号線1603に接続され、第1の電極は、ソース信号線1601に接続され、第2の電極は、TFT1606の第1の電極に接続されている。TFT1606のゲート電極と第2の電極とは互いに接続され、TFT1607の第1の電極および、TFT1608のゲート電極に接続されている。TFT1607のゲート電極は、i-1行目のゲート信号線1602に接続され、第2の電極は、第2のゲート信号線1604に接続されている。TFT1608の第1の電極は、電流供給線1612に接続され、第2の電極は、TFT1609の第1の電極に接続されている。TFT1609のゲート電極は、i行目の第2のゲート信号線1604に接続され、第2の電極は、EL素子1611の第1の電極に接続されている。EL素子1611の第2の電極は、電源線1613に接続され、電流供給線1612とは互いに電位差を有する。容量手段1610は、TFT1608のゲート電極を含むノードと、電流供給線1612との間に接続され、サステイン発光期間中に、TFT1608のゲート電極に印加される電位を保持するものである。動作について、図16、図17を用いて説明する。なお、ここでは、TFT1605、1607、1609はいずれもNチャネル型TFTを用い、ゲート電極にHレベルのパルスが入力されてONし、Lレベルが入力されてOFFするものとして説明する。ここで、TFT1609にNチャネル型TFTを用いているのは、TFT1607をONして初期化を行う際、i行目の第2のゲート信号線がLレベルである必要があり、かつこのときTFT1609がOFFしている必要があるためである。今、ソース信号線1601の電位がVDD、電流供給線の電位がVDD、ゲート信号線がLレベルにあるときの電位がVResetであるとし、TFT1606については、ゲート、ソース、ドレインを図17のように定義する。i-1行目の第1のゲート信号線1602が選択されているとき、すなわちi-1行目において映像信号の入力が行われているとき、i行目の画素においては、TFT1607がONする。このとき、i行目の第2のゲート信号線1604はLレベルであるので、図17Aに示すように、TFT1608のゲート電極の電位が下がる。これによりTFT1608のゲート電極の電位が初期化される。i-1行目において、映像信号の入力が終了すると、i-1行目の第1のゲート信号線1602はLレベルとなり、TFT1607がOFFする。一方、i行目の第1のゲート信号線1603が選択されてHレベルとなり、TFT1605がONして、i行目において映像信号が入力される。映像信号の電位がVDataただしVDataVth<VDDであるとき、TFT1606のソースドレイン間電圧はVthに等しく、TFT1608のゲート電極の電位は、VData-Vthとなる。このとき、i1行目においては、前述と同様に初期化が行われている図17B。映像信号の入力が終了し、i行目においてはサステイン発光期間に移る。i行目の第2のゲート信号線1604にHレベルのパルスが入力されて、TFT1609がONし、図17Cに示すように、EL素子には、TFT1608のゲートソース間電圧に応じた電流が流れて発光する。本実施形態の特徴は、ある行の初期化を行うためのTFT1607の制御に、前行のゲート信号線選択パルスを利用する点と、選択されていないゲート信号線が一定電位であることを利用し、リセット用の電源線として利用している点にある。このような構成とすることによって、信号線の本数を最小限に留めて高開口率を得、かつ実施の形態2と同様の動作を行う構成が実現する。なお、TFT1607の第2の電極は、第2のゲート信号線1604に接続されているが、TFT1607がONするタイミングにおいてLレベルとなっている信号線であれば、他の信号線でも良い。また、TFT1607は、i-1行目の第1のゲート信号線によって制御されているが、i行目よりも前の行であれば、他の行でも良い。実施の形態5実施の形態4においては、TFT1609はNチャネル型としていたが、これは初期化に用いたTFT1607のソースドレインの一端が、i行目の第2のゲート信号線1604に接続されていたためであったことは前述の通りである。ところで、画素内では、開口率を高くするため、あるいはTFTの特性にばらつきが生じにくくするためには、できるだけ近接配置することが望ましい。そこで、図18Aに示すように、TFT1809をPチャネル型とし、TFT1808とより近接して配置できる構成とする。このとき、初期化に用いるTFT1807の接続が一部変更される。TFT1807のゲート電極は、i-1行目の第1のゲート信号線に接続され、第1の電極は、TFT1808のゲート電極に接続されている。これは、前述のように、初期化の際にはTFT1807がONして、TFT1808のゲート電極の電位を下げなければならない。よって、TFT1807のソースドレインの一端の接続先は、その期間ではLレベルとなっている必要がある。TFT1809をPチャネル型としたことによって、i行目の画素で初期化を行っている期間の、i行目の第2のゲート信号線1804の電位はHレベルであるために用いることが出来ない。よってその接続先を、i行目の第1のゲート信号線1802とした。回路の動作については、図19A~Cに示すが、i行目の第2のゲート信号線1804のHレベルとLレベルの電位が反転している点を除き、実施の形態4と同様であるので、ここでは詳細な説明は省略する。TFT1809は、そのON、OFFによってEL素子への電流供給経路の導通もしくは非導通の選択を行うためのスイッチング素子として用いているため、動作上、その極性は問わない。よって、実施の形態4および本実施形態に関しては、実際の回路レイアウト等の事情によって、適宜選択すれば良い。なお、TFT1807の第2の電極は、第2のゲート信号線1803に接続されているが、TFT1807がONするタイミングにおいてLレベルとなっている信号線であれば、他の信号線でも良い。また、TFT1807は、i-1行目の第1のゲート信号線によって制御されているが、i行目よりも前の行であれば、他の行でも良い。実施の形態6実施の形態1にて示した構成の接続を一部変更したものを図3Aに示す。実施の形態1においては、図1に示したように、ゲートドレイン間を接続したTFT105は、TFT104の第2の電極と、TFT107のゲート電極との間に設けられていたが、本実施形態の構成によると、ゲートドレイン間を接続したTFT305は、ソース信号線301と、TFT304の第1の電極との間に設けられている。また、映像信号を保持するために、容量手段308等を設ける場合には、TFT304の第2の電極と、電流供給線310等の定電位との間に設ければ良い。図3B~Dを用いて、動作について説明する。なお、ここではTFT304、306はNチャネル型として構成しているので、ゲート信号線の電位がHレベルのときにTFTがONし、LレベルのときにTFTがOFFするものとしているが、TFT304、306は単にスイッチング素子として機能するものであり、その極性は問わない。今、ソース信号線301の電位がVDD、電流供給線の電位がVDD、リセット用電源線の電位がVResetであるとし、TFT305については、ゲート、ソース、ドレインを図3のように定義する。まず、第2のゲート信号線303にパルスが入力されてTFT306がONする。TFT306がONしている間に、第1のゲート信号線302にパルスが入力されてTFT304がONする。すると、図3に示すように、TFT305のドレイン電位が低下して、TFT305のゲートソース間電圧VGS<0となり、さらにしきい値電圧Vthの絶対値を上回って、TFT305がONする。ここで、TFT306は、TFT305がONして前述の動作が行われ、TFT305がONした瞬間、速やかにOFFするようにする。TFT305、306が両方ともONしている状態が長く続くと、やがてTFT305がONし、ソース信号線301-リセット用電源線311間に電流パスが生ずるため、TFT307のゲート電極の電位が低くならない場合があるためである。同時に、TFT307のゲートソース間電圧もまたしきい値電圧の絶対値を上回るため、ONする。続いて、映像信号の入力が行われる。ソース信号線301には映像信号が出力されてきており、その電位がVDataとなっているため、TFT305のソース電位がVDataへと上昇する。すると、TFT305、304を経て、TFT307のゲート電極の電位も上昇する。その電位がVData-Vthとなったところで、TFT305のゲートソース間電圧がそのしきい値電圧に等しくなるので、TFT305がOFFし、TFT307のゲート電極の電位も停止する。続いて、発光期間に移る。TFT307がONした時点で発光が始まるが、映像信号が入力された後、TFT307のゲート電位がVData-Vthとなって初めて、それに応じた電流が電流供給線310よりTFT307を経てEL素子309に流れ、発光する。実施の形態7実施の形態6にて示した構成の接続を一部変更したものを図4Aに示す。実施の形態6においては、図3Aに示したように、TFT304は、TFT305の第2の電極と、TFT306の第1の電極との間に設けられていたが、本実施形態の構成によると、TFT404は、TFT406の第1の電極と、TFT407のゲート電極との間に設けられている。また、映像信号を保持するために、容量手段408を設ける場合には、TFT407のゲート電極と、電流供給線410等の定電位を得られる部位との間に設ければ良い。また、TFT405の第2の電極と、電流供給線410等の定電位との間に設けても良いし、保持容量の値を大きくしたい場合等には、両方に設けても良い。図4B~Dを用いて、動作について説明する。なお、ここではTFT404、406はNチャネル型として構成しているので、ゲート信号線の電位がHレベルのときにTFTがONし、LレベルのときにTFTがOFFするものとしているが、TFT404、406は単にスイッチング素子として機能するものであり、その極性は問わない。今、ソース信号線401の電位がVDD、電流供給線の電位がVDD、リセット用電源線の電位がVResetであるとし、TFT405については、ゲート、ソース、ドレインを図4のように定義する。まず、第1、第2のゲート信号線402、403にパルスが入力されてTFT404、406がONする。すると、図4Bに示すように、TFT405のドレイン電位が低下して、TFT405のゲートソース間電圧VGS<0となり、さらにしきい値電圧Vthの絶対値を上回って、TFT405がONする。これにより、初期化が完了する。なお、ここではTFT404はOFFしていても構わない。続いて、映像信号の入力が行われる。第2のゲート信号線403がLレベルとなってTFT406がOFFし、第1のゲート信号線402がHレベルとなってTFT404がONする。よって、TFT407のゲートソース間電圧もまたしきい値電圧の絶対値を上回ってONする。今、ソース信号線の電位はVDDからVDataとなっており、それに伴ってTFT407のゲート電極に印加される電位は、VData-Vthに落ち着く。続いて、発光期間に移る。TFT407がONした時点で発光が始まるが、映像信号が入力された後、TFT407のゲート電位がVData-Vthとなって初めて、所望の電流がEL素子409に流れる。同時に、第1のゲート信号線がLレベルとなってTFT404がOFFする。実施の形態8実施の形態1~7においては、映像信号が入力される前の初期化には、あるTFTを用いて行っている。図5Aは、TFTの代わりにダイオード507を用いる。ダイオード507の第1の電極は、TFT505のゲート電極および第2の電極に接続され、第2の電極は、第2のゲート信号線503に接続されている。また、映像信号を保持するために、容量手段508を設ける場合には、TFT506のゲート電極と、電流供給線510等の定電位を得られる部位との間に設ければ良い。また、TFT504の第2の電極と、電流供給線510等の定電位との間に設けても良いし、保持容量の値を大きくしたい場合等には、両方に設けても良い。実施の形態1と異なる点は、初期化の際の動作のみである。ここでは、映像信号の入力および発光動作についての説明は省略し、図5Bを用いて、初期化の際の動作について説明する。初期状態において、第2のゲート信号線503は、Hレベルにしておく。初期化のタイミングで、第2のゲート信号線503の電位を下げると、ダイオードには順バイアスがかかり、電位の高い方から低い方、つまり、図5Bに示すように電流が生じ、TFT505、506のゲート電位が低下する。やがてTFT505、506のしきい値電圧Vthの絶対値を、TFT505、506のゲートソース間電圧が上回ると、TFT505がONする。その後、映像信号の入力が行われるときには、第2のゲート信号線503は、再びHレベルに戻しておく。その後、映像信号が入力されるが、ダイオード507には、常に逆バイアスがかかっている状態であり、電流は生じない。以後、実施の形態1と同様にして、EL素子509に所望の電流が流れ、発光する。図5Cは、ダイオード507に代わって容量手段557を設けた例を示している。容量手段557の第1の電極は、TFT555のゲート電極および第2の電極と、TFT556のゲート電極に接続され、第2の電極は、第2のゲート信号線553に接続されている。この場合も、動作は図5Bと同様であり、初期状態において、第2のゲート信号線553をHレベルにしておき、初期化のタイミングで、第2のゲート信号線553の電位を下げる。このとき、TFT554がOFFしているので、容量手段557の第2の電極は浮遊状態であり、容量手段557の第1の電極の電位が低下すると、容量結合によって、第2の電極の電位、すなわちTFT555、556のゲート電極の電位も低下する。やがてTFT555、556のしきい値電圧Vthの絶対値を、TFT555、556のゲートソース間電圧が上回ると、TFT555、556がONする。その後、TFT554がONして、映像信号の入力が行われる。第2のゲート信号線553は、今Lレベルとなっているが、映像信号が入力されている間、すなわちTFT554がONしている間にHレベルにしておけば良い。以後、実施の形態1と同様にして、EL素子559に所望の電流が流れ、発光する。本実施形態の構成によると、図1Aにおいては初期化に用いるゲート信号線と、リセット用電源線とを必要としたのに対し、初期化に用いるゲート信号線図5においては、第2のゲート信号線503、553のみで動作が可能である。よって画素部に必要な配線を1本減らすことが出来、高開口率化に寄与する。実施の形態9実施の形態1にて示した構成の接続を一部変更したものを図6Aに示す。実施の形態1においては、図1に示したように、TFT106の第2の電極は、リセット用電源線111に接続されているのに対し、本実施形態においては、図6Aに示すように、i行目の画素においては、i1行目の第1のゲート信号線に接続されている。各動作は全て実施の形態1と同様である。i行目の初期化を行うときには、i1行目はまだゲート信号線が選択されておらず、Lレベルとなっている。ゲート信号線選択パルスが入力されていない期間、ゲート信号線が一定電位となることから、図6Bに示すように、i1行目のゲート信号線をリセット用電源線として共用する。このようにして、実施の形態8と同様に、リセット用電源線を省略することが出来る。この場合、共用するゲート信号線は、選択されていない状態でLレベルとなっている必要がある。よって、当該ゲート信号線に入力されるパルスによって制御されるTFT、すなわちTFT605は、Nチャネル型とする。本実施形態の構成は、他の実施形態とも組み合わせることが可能である。例えば、図9、図10等に示したように、消去用のゲート信号線を追加する場合など、TFT906を本実施形態に従って接続することで、リセット用電源線911を省略することが可能である。また、映像信号を保持するために、容量手段609を設ける場合には、TFT608のゲート電極と、電流供給線611等の定電位を得られる部位との間に設ければ良い。また、TFT605の第2の電極と、電流供給線611等の定電位との間に設けても良いし、保持容量の値を大きくしたい場合等には、両方に設けても良い。実施の形態10実施の形態9と同様、実施の形態1にて示した構成の接続を一部変更したものを図7Aに示す。実施の形態1においては、図1に示したように、TFT106の第2の電極は、リセット用電源線111に接続されているのに対し、本実施形態においては、TFT704の第2の電極に接続されている。また、映像信号を保持するために、容量手段708を設ける場合には、TFT707のゲート電極と、電流供給線710等の定電位を得られる部位との間に設ければ良い。また、TFT704の第2の電極と、電流供給線710等の定電位との間に設けても良いし、保持容量の値を大きくしたい場合等には、両方に設けても良い。図7B~Eを用いて、動作について説明する。図7B~Dは初期化~発光に至るまでの回路の動作を示すものであり、図7Eは、第1、第2のゲート信号線702、703および、ソース信号線701のそれぞれの電位について示したものである。図7E中、iと示してある期間が初期化図7B、iiと示してある期間が映像信号の入力図7C、iiiと示してある期間が発光期間図7Dである。まず、第1,第2のゲート信号線702、703がHレベルとなり、TFT704、706がONする。このとき、ソース信号線701の電位は、図7Eに示すようにVResetとしておく。この電位は、映像信号よりもさらにTFT705のしきい値電圧の分だけ低い電位もしくはそれ以下の電位としておく。すると、図7Bに示すように、TFT705、707のゲート電極の電位が低くなり、TFT707のしきい値電圧の絶対値を上回ったところで、TFT707がONする。TFT705に関しては、図7Bから明らかなように、ゲートソース間電圧が0となっているため、OFFしている。続いて、第2のゲート信号線703がLレベルとなってTFT706がOFFし、ソース信号線の電位がVResetからVDataとなって映像信号の入力が開始される。ここで、VResetVth<VDataであるから、TFT705のゲートソース間電圧はしきい値電圧の絶対値を上回り、ONする。よって映像信号は、図7Cに示されるように、TFT707のゲート電極に、しきい値電圧が上乗せされて印加される。続いて、第1のゲート信号線702がLレベルとなってTFT704がOFFし、発光期間に移る。今、TFT707のゲート電極には、映像信号VDataに、しきい値電圧Vthが上乗せされて印加されており、それに応じた電流がEL素子709に供給されて発光する。また、TFT706の第2の電極は、今、TFT704の第2の電極に接続されているが、ソース信号線701に接続し、TFT707のゲート電極とソース信号線との間に設けるようにしても同様のタイミングによって動作が可能である。実施の形態11本発明において、映像信号を保持するために容量手段を用いて良いことは前述のとおりである。容量手段の配置例としては、実施の形態1などに示したとおり、図8Aに示すように、TFT804と電流供給線810等の定電位との間に設け、TFT805のソース電位を保持する形としても良いし、図8Bのように、TFT807のゲート電極と、電流供給線810等の定電位との間に設け、TFT807のゲート電極の電位を保持する形としても良い。なお、容量手段の接続先は、電流供給線に限らず、一定の電位を持ったノードに接続すれば電位の保持が出来るので、その場所は問わない。以下に、本発明の実施例について記載する。本実施例においては、映像信号にアナログ映像信号を用いて表示を行う発光装置の構成について説明する。図24に、発光装置の構成例を示す。基板2401上に、複数の画素がマトリクス状に配置された画素部2402を有し、画素部周辺には、ソース信号線駆動回路2403および、第1、第2のゲート信号線駆動回路2404、2405を有している。図24においては、2組のゲート信号線駆動回路を用い、図1に示した画素における第1、第2のゲート信号線をそれぞれ制御するものである。ソース信号線駆動回路2403、第1、第2のゲート信号線駆動回路2404、2405に入力される信号は、フレキシブルプリント基板2406を介して外部より供給される。図24に、ソース信号線駆動回路の構成例を示す。これは、映像信号にアナログ映像信号を用いて表示を行うためのソース信号線駆動回路であり、シフトレジスタ2411、バッファ2412、サンプリング回路2413を有している。特に図示していないが、必要に応じてレベルシフタ等を追加しても良い。ソース信号線駆動回路の動作について説明する。図25に、より詳細な構成を示したので、そちらを参照する。シフトレジスタ2501は、フリップフロップ回路2502等を複数段用いてなり、クロック信号、クロック反転信号、スタートパルスが入力される。これらの信号のタイミングに従って、順次サンプリングパルスが出力される。シフトレジスタ2501より出力されたサンプリングパルスは、バッファ2503等を通って増幅された後、サンプリング回路へと入力される。サンプリング回路2504は、サンプリングスイッチ2505を複数段用いてなり、サンプリングパルスが入力されるタイミングに従って、ある列で映像信号のサンプリングを行う。具体的には、サンプリングスイッチにサンプリングパルスが入力されると、サンプリングスイッチ2505がONし、そのときに映像信号が有する電位が、サンプリングスイッチを介して各々のソース信号線へと出力される。続いて、ゲート信号線駆動回路の動作について説明する。図24に示した、第1、第2のゲート信号線駆動回路2404、2405についての詳細な構成の一例を図25に示した。第1のゲート信号線駆動回路は、シフトレジスタ回路2511、バッファ2512を有し、クロック信号、クロック反転信号、スタートパルスに従って駆動される。第2のゲート信号線駆動回路2405も構成は同様で良い。また、図24Aにおいては、第1、第2のゲート信号線駆動回路2404、2405は、画素部2402を挟んで対称配置しているが、一方に並列して配置しても良い。シフトレジスタ~バッファの動作については、ソース信号線駆動回路の場合と同様である。バッファによって増幅された選択パルスは、それぞれのゲート信号線を選択する。第1のゲート信号線駆動回路によって、第1のゲート信号線G11、G21、、Gm1が順次選択され、第2のゲート信号線駆動回路によって、第2のゲート信号線G12、G22、、Gm2が順次選択される。図示していないが、第3のゲート信号線駆動回路についても第1、第2のゲート信号線駆動回路と同様であり、第3のゲート信号線G13、G23、、Gm3が順次選択される。選択された行において、実施形態にて説明した手順により、画素に映像信号が書き込まれて発光する。なお、ここではシフトレジスタの一例として、D-フリップフロップを複数段用いてなるものを図示したが、デコーダ等によって、信号線を選択出来るような構成としていても良い。本実施例においては、映像信号にデジタル映像信号を用いて表示を行う発光装置の構成について説明する。図26に、発光装置の構成例を示す。基板2601上に、複数の画素がマトリクス状に配置された画素部2602を有し、画素部周辺には、ソース信号線駆動回路2603および、第1、第2のゲート信号線駆動回路2604、2605を有している。図26においては、2組のゲート信号線駆動回路を用い、図1に示した画素における第1、第2のゲート信号線をそれぞれ制御するものである。ソース信号線駆動回路2603、第1、第2のゲート信号線駆動回路2604、2605に入力される信号は、フレキシブルプリント基板2606を介して外部より供給される。図26に、ソース信号線駆動回路の構成例を示す。これは、映像信号にデジタル映像信号を用いて表示を行うためのソース信号線駆動回路であり、シフトレジスタ2611、第1のラッチ回路2612、第2のラッチ回路2613、D/A変換回路2614を有している。特に図示していないが、必要に応じてレベルシフタ等を追加しても良い。第1、第2のゲート信号線駆動回路2604、2605については、実施例1にて示したものと同様で良いので、ここでは図示および説明を省略する。ソース信号線駆動回路の動作について説明する。図27に、より詳細な構成を示したので、そちらを参照する。シフトレジスタ2701は、フリップフロップ回路2710等を複数段用いてなり、クロック信号、クロック反転信号、スタートパルスが入力される。これらの信号のタイミングに従って、順次サンプリングパルスが出力される。シフトレジスタ2701より出力されたサンプリングパルスは、第1のラッチ回路2702に入力される。第1のラッチ回路2702には、デジタル映像信号が入力されており、サンプリングパルスが入力されるタイミングに従って、各段でデジタル映像信号を保持していく。ここでは、デジタル映像信号は3ビット入力されており、各ビットの映像信号を、それぞれの第1のラッチ回路において保持する。1つのサンプリングパルスによって、ここでは3つの第1のラッチ回路が並行して動作する。第1のラッチ回路2702において、最終段までデジタル映像信号の保持が完了すると、水平帰線期間中に、第2のラッチ回路2703にラッチパルスが入力され、第1のラッチ回路2702に保持されていたデジタル映像信号は、一斉に第2のラッチ回路2703に転送される。その後、第2のラッチ回路2703に保持されたデジタル映像信号は、1行分が同時に、D/A変換回路2704へと入力される。第2のラッチ回路2703に保持されたデジタル映像信号がD/A変換回路2704に入力されている間、シフトレジスタ2701においては再びサンプリングパルスが出力される。以後、この動作を繰り返し、1フレーム分の映像信号の処理を行う。D/A変換回路2704においては、入力されるデジタル映像信号をデジタル-アナログ変換し、アナログ電圧を有する映像信号としてソース信号線に出力する。前記の動作が、1水平期間内に、全段にわたって同時に行われる。よって、全てのソース信号線に映像信号が出力される。なお、実施例1においても述べたとおり、シフトレジスタの代わりにデコーダ等を用いて、信号線を選択出来るような構成としていても良い。実施例2においては、デジタル映像信号はD/A変換回路によってデジタル-アナログ変換を受け、画素に書き込まれるが、本発明の発光装置は、時間階調方式によって階調表現を行うことも出来る。この場合には、図27に示すように、D/A変換回路を必要とせず、階調表現は、EL素子の発光時間の長短によって制御されるので、各ビットの映像信号を並列処理する必要がないため、第1および第2のラッチ回路も1ビット分で良い。このとき、デジタル映像信号は、各ビットが直列に入力され、順次ラッチ回路に保持され、画素に書き込まれる。勿論、必要ビット数分だけのラッチ回路を並列配置していても構わない。本明細書ではCMOS回路で構成される駆動回路と、スイッチング用TFT及び駆動用TFTを有する画素部とが同一基板上に形成された基板を便宜上アクティブマトリクス基板と呼ぶ。そして本実施例では前記アクティブマトリクス基板の作製工程について図13、図14を用いて説明する。基板5000は、石英基板、シリコン基板、金属基板又はステンレス基板の表面に絶縁膜を形成したものを用いる。また本作製工程の処理温度に耐えうる耐熱性を有するプラスチック基板を用いても良い。本実施例ではバリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス等のガラスからなる基板5000を用いた。次いで、基板5000上に酸化珪素膜、窒化珪素膜又は酸化窒化珪素膜などの絶縁膜から成る下地膜5001を形成する。本実施例の下地膜5001は2層構造で形成したが、前記絶縁膜の単層構造又は前記絶縁膜を2層以上積層させた構造であっても良い。本実施例では、下地膜5001の1層目として、プラズマCVD法を用いて、SiH4、NH3、及びN2Oを反応ガスとして成膜される窒化酸化珪素膜5001aを10~200nmの厚さに形成する。本実施例では、窒化酸化珪素膜5001aを50nmの厚さに形成した。次いで下地膜5001の2層目として、プラズマCVD法を用いて、SiH4及びN2Oを反応ガスとして成膜される酸化窒化珪素膜5001bを50~200nmの厚さに形成する。本実施例では、酸化窒化珪素膜5001bを100nmの厚さに形成した。続いて、下地膜5001上に半導体層5002~5005を形成する。半導体層5002~5005は公知の手段により25~80nmの厚さで半導体膜を成膜する。次いで前記半導体膜を公知の結晶化法を用いて結晶化させる。そして、得られた結晶質半導体膜を所望の形状にパターニングして半導体層5002~5005を形成する。なお前記半導体膜としては、非晶質半導体膜、微結晶半導体膜、結晶質半導体膜、又は非晶質珪素ゲルマニウム膜などの非晶質構造を有する化合物半導体膜などを用いても良い。本実施例では、プラズマCVD法を用いて、膜厚55nmの非晶質珪素膜を成膜した。そして、ニッケルを含む溶液を非晶質珪素膜上に保持させ、この非晶質珪素膜に脱水素化を行った後、熱結晶化を行って結晶質珪素膜を形成した。その後、フォトリソグラフィ法を用いたパターニング処理によって半導体層5002~5005を形成した。なおレーザ結晶化法で結晶質半導体膜を作製する場合のレーザは、連続発振またはパルス発振の気体レーザ又は固体レーザを用いれば良い。前者の気体レーザとしては、エキシマレーザ、YAGレーザ、YVO4レーザ、YLFレーザ、YAlO3レーザ、ガラスレーザ、ルビーレーザ、Ti:サファイアレーザ等を用いることができる。また後者の固体レーザとしては、Cr、Nd、Er、Ho、Ce、Co、Ti又はTmがドーピングされたYAG、YVO4、YLF、YAlO3などの結晶を使ったレーザを用いることができる。当該レーザの基本波はドーピングする材料によって異なり、1μm前後の基本波を有するレーザ光が得られる。基本波に対する高調波は、非線形光学素子を用いることで得ることができる。なお非晶質半導体膜の結晶化に際し、大粒径に結晶を得るためには、連続発振が可能な固体レーザを用い、基本波の第2高調波~第4高調波を適用するのが好ましい。代表的には、NdYVO4レーザーの第2高調波や第3高調波を適用する。また出力10Wの連続発振のYVO4レーザから射出されたレーザ光は、非線形光学素子により高調波に変換する。さらに、共振器の中にYVO4結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、被処理体に照射する。このときのエネルギー密度は0.01~100MW/cm2程度が必要である。そして、10~2000cm/s程度の速度でレーザ光に対して相対的に半導体膜を移動させて照射する。また上記のレーザを用いる場合には、レーザ発振器から放射されたレーザビームを光学系で線状に集光して、半導体膜に照射すると良い。結晶化の条件は適宜設定されるが、エキシマレーザを用いる場合はパルス発振周波数300Hzとし、レーザーエネルギー密度を100~700mJcm2とすると良い。またYAGレーザを用いる場合には、その第2高調波を用いてパルス発振周波数1~300Hzとし、レーザーエネルギー密度を300~1000mJcm2とすると良い。そして幅100~1000μmで線状に集光したレーザ光を基板全面に渡って照射し、このときの線状ビームの重ね合わせ率を50~98として行っても良い。しかしながら本実施例では、結晶化を助長する金属元素を用いて非晶質珪素膜の結晶化を行ったため、前記金属元素が結晶質珪素膜中に残留している。そのため、前記結晶質珪素膜上に50~100nmの非晶質珪素膜を形成し、加熱処理を行って、該非晶質珪素膜中に前記金属元素を拡散させ、前記非晶質珪素膜は加熱処理後にエッチングを行って除去する。その結果、前記結晶質珪素膜中の金属元素の含有量を低減または除去することができる。なお半導体層5002~5005を形成した後、TFTのしきい値電圧を制御するために微量な不純物元素のドーピングを行ってもよい。次いで、半導体層5002~5005を覆うゲート絶縁膜5006を形成する。ゲート絶縁膜5006はプラズマCVD法やスパッタ法を用いて、膜厚を40~150nmとして珪素を含む絶縁膜で形成する。本実施例では、ゲート絶縁膜5006としてプラズマCVD法により酸化窒化珪素膜を115nmの厚さに形成した。勿論、ゲート絶縁膜5006は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。なおゲート絶縁膜5006として酸化珪素膜を用いる場合には、プラズマCVD法でTEOSとO2とを混合し、反応圧力40Pa、基板温度300~400°Cとし、高周波電力密度0.5~0.8Wcm2で放電させて形成しても良い。上記の工程により作製される酸化珪素膜は、その後400~500°Cの熱アニールによって、ゲート絶縁膜5006として良好な特性を得ることができる。次いで、ゲート絶縁膜5006上に膜厚20~100nmの第1の導電膜5007と、膜厚100~400nmの第2の導電膜5008とを積層形成する。本実施例では、膜厚30nmのTaN膜からなる第1の導電膜5007と、膜厚370nmのW膜からなる第2の導電膜5008を積層形成した。本実施例では、第1の導電膜5007であるTaN膜はスパッタ法で形成し、Taのターゲットを用いて、窒素を含む雰囲気内でスパッタ法で形成した。また第2の導電膜5008であるW膜は、Wのターゲットを用いたスパッタ法で形成した。その他に6フッ化タングステンを用いる熱CVD法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、W膜の抵抗率は20μΩcm以下にすることが望ましい。W膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、W膜中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。従って、本実施例では、高純度のWのターゲットを用いたスパッタ法で、さらに成膜時に気相中からの不純物の混入がないように十分配慮してW膜を形成することにより、抵抗率9~20μΩcmを実現することができた。なお本実施例では、第1の導電膜5007をTaN膜、第2の導電膜5008をW膜としたが、第1の導電膜5007及び第2の導電膜5008を構成する材料は特に限定されない。第1の導電膜5007及び第2の導電膜5008は、Ta、W、Ti、Mo、Al、Cu、Cr、Ndから選択された元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶珪素膜に代表される半導体膜やAgPdCu合金で形成してもよい。次いで、フォトリソグラフィ法を用いてレジストからなるマスク5009を形成し、電極及び配線を形成するための第1のエッチング処理を行う。第1のエッチング処理では第1及び第2のエッチング条件で行う。本実施例では第1のエッチング条件として、ICPエッチング法を用い、エッチング用ガスにCF4とCl2とO2とを用い、それぞれのガス流量比を25:25:10sccmとし、1.0Paの圧力でコイル型の電極に500WのRF電力を投入してプラズマを生成してエッチングを行った。基板側にも150WのRF電力を投入し、実質的に負の自己バイアス電圧を印加した。そしてこの第1のエッチング条件によりW膜をエッチングして第1の導電層5007の端部をテーパー形状とした。続いて、レジストからなるマスク5009を除去せずに第2のエッチング条件に変更し、エッチング用ガスにCF4とCl2とを用い、それぞれのガス流量比を30:30sccmとし、1.0Paの圧力でコイル型の電極に500WのRF電力を投入してプラズマを生成して15秒程度のエッチングを行った。基板側にも20WのRF電力を投入し、実質的に負の自己バイアス電圧を印加した。第2のエッチング条件では第1の導電層5007及び第2の導電層5008とも同程度にエッチングを行った。なお、ゲート絶縁膜5006上に残渣を残すことなくエッチングするためには、10~20程度の割合でエッチング時間を増加させると良い。上記の第1のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第1の導電層5007及び第2の導電層5008の端部がテーパー形状となる。こうして、第1のエッチング処理により第1の導電層5007と第2の導電層5008から成る第1の形状の導電層5010~5014を形成した。ゲート絶縁膜5006においては、第1の形状の導電層5010~5014で覆われない領域が20~50nm程度エッチングされたため、膜厚が薄くなった領域が形成された。次いで、レジストからなるマスク5009を除去せずに第2のエッチング処理を行う。第2のエッチング処理では、エッチングガスにSF6とCl2とO2を用い、それぞれのガス流量比を24:12:24とし、1.3Paの圧力でコイル側の電力に700WのRF電力を投入してプラズマを生成して25秒程度のエッチングを行った。基板側にも10WのRF電力を投入し、実質的に負の自己バイアス電圧を印加した。こうして、W膜を選択的にエッチングして、第2の形状の導電層5015~5019を形成した。このとき、第1の導電層5015a~5019aは、ほとんどエッチングされない。そして、レジストからなるマスク5009を除去せずに第1のドーピング処理を行い、半導体層5002~5005にN型を付与する不純物元素を低濃度に添加する。第1のドーピング処理はイオンドープ法又はイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を1×1013~5×1014atomscm2とし、加速電圧を40~80keVとして行う。本実施例ではドーズ量を5.0×1013atomscm2とし、加速電圧を50keVとして行った。N型を付与する不純物元素としては、15族に属する元素を用いれば良く、代表的にはリン又は砒素を用いられるが、本実施例ではリンを用いた。この場合、第2の形状の導電層5015~5019がN型を付与する不純物元素に対するマスクとなって、自己整合的に第1の不純物領域5020~5023を形成した。そして第1の不純物領域5020~5023には1×1018~1×1020atomscm3の濃度範囲でN型を付与する不純物元素が添加された。続いてレジストからなるマスク5009を除去した後、新たにレジストからなるマスク5024を形成して、第1のドーピング処理よりも高い加速電圧で第2のドーピング処理を行う。イオンドープ法の条件はドーズ量を1×1013~3×1015atomscm2とし、加速電圧を60~120keVとして行う。本実施例では、ドーズ量を3.0×1015atomscm2とし、加速電圧を65keVとして行った。第2のドーピング処理は第2の導電層5015b~5018bを不純物元素に対するマスクとして用い、第1の導電層5015a~5018aのテーパー部の下方の半導体層に不純物元素が添加されるようにドーピングを行う。上記の第2のドーピング処理を行った結果、第1の導電層と重なる第2の不純物領域5026には1×1018~5×1019atomscm3の濃度範囲でN型を付与する不純物元素を添加された。また第3の不純物領域5025、5028には1×1019~5×1021atomscm3の濃度範囲でN型を付与する不純物元素を添加された。また、第1、第2のドーピング処理を行った後、半導体層5002~5005において、不純物元素が全く添加されない領域又は微量の不純物元素が添加された領域が形成された。本実施例では、不純物元素が全く添加されない領域又は微量の不純物元素が添加された領域をチャネル領域5027、5030とよぶ。また前記第1のドーピング処理により形成された第1の不純物領域5020~5023のうち、第2のドーピング処理においてレジスト5024で覆われていた領域が存在するが、本実施例では、引き続き第1の不純物領域5029とよぶ。なお本実施例では、第2のドーピング処理のみにより、第2の不純物領域5026及び第3の不純物領域5025、5028を形成したが、これに限定されない。ドーピング処理を行う条件を適宜変えて、複数回のドーピング処理で形成しても良い。次いで図14に示すように、レジストからなるマスク5024を除去した後、新たにレジストからなるマスク5031を形成する。その後、第3のドーピング処理を行う。第3のドーピング処理により、Pチャネル型TFTの活性層となる半導体層に、前記第1の導電型とは逆の導電型を付与する不純物元素が添加された第4の不純物領域5032、5034及び第5の不純物領域5033、5035を形成する。第3のドーピング処理では、第2の導電層5016b、5018bを不純物元素に対するマスクとして用いる。こうして、P型を付与する不純物元素を添加し、自己整合的に第4の不純物領域5032、5034及び第5の不純物領域5033、5035を形成する。本実施例では、第4の不純物領域5032、5034及び第5の不純物領域5033、5035はジボランを用いたイオンドープ法で形成する。イオンドープ法の条件としては、ドーズ量を1×1016atomscm2とし、加速電圧を80keVとした。なお、第3のドーピング処理の際には、Nチャネル型TFTを形成する半導体層はレジストからなるマスク5031によって覆われている。ここで、第1及び2のドーピング処理によって、第4の不純物領域5032、5034及び第5の不純物領域5033、5035にはそれぞれ異なる濃度でリンが添加されている。しかし、第4の不純物領域5032、5034及び第5の不純物領域5033、5035のいずれの領域においても、第3のドーピング処理によって、P型を付与する不純物元素の濃度が1×1019~5×1021atomscm3となるようにドーピング処理される。こうして、第4の不純物領域5032、5034及び第5の不純物領域5033、5035は、Pチャネル型TFTのソース領域およびドレイン領域として問題なく機能する。なお本実施例では、第3のドーピング処理のみにより、第4の不純物領域5032、5034及び第5の不純物領域5033、5035を形成したが、これに限定されない。ドーピング処理を行う条件を適宜変えて、複数回のドーピング処理で形成しても良い。次いで図14に示すように、レジストからなるマスク5031を除去して第1の層間絶縁膜5036を形成する。この第1の層間絶縁膜5036としては、プラズマCVD法またはスパッタ法を用い、厚さを100~200nmとして珪素を含む絶縁膜で形成する。本実施例では、プラズマCVD法により膜厚100nmの酸化窒化珪素膜を形成した。勿論、第1の層間絶縁膜5036は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。次いで、図14に示すように、加熱処理を行って、半導体層の結晶性の回復、半導体層に添加された不純物元素の活性化を行う。この加熱処理はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が1ppm以下、好ましくは0.1ppm以下の窒素雰囲気中で400~700°Cで行えばよく、本実施例では410°C、1時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザアニール法、またはラピッドサーマルアニール法を適用することができる。また、第1の層間絶縁膜5036を形成する前に加熱処理を行っても良い。ただし、第1の導電層5015a~5019a及び、第2の導電層5015b~5019bを構成する材料が熱に弱い場合には、本実施例のように配線等を保護するため第1の層間絶縁膜5036を形成した後で熱処理を行うことが好ましい。上記の様に、第1の層間絶縁膜5036を形成した後に熱処理することにより、活性化処理と同時に、半導体層の水素化も行うことができる。水素化の工程では、第1の層間絶縁膜5036に含まれる水素により半導体層のダングリングボンドが終端される。なお、活性化処理のための加熱処理とは別に、水素化のための加熱処理を行っても良い。ここで、第1の層間絶縁膜5036の存在に関係なく、半導体層を水素化することもできる。水素化の他の手段として、プラズマにより励起された水素を用いる手段や、3~100の水素を含む雰囲気中において、300~450°Cで1~12時間の加熱処理を行う手段でも良い。次いで、第1の層間絶縁膜5036上に、第2の層間絶縁膜5037を形成する。第2の層間絶縁膜5037としては、無機絶縁膜を用いることができる。例えば、CVD法によって形成された酸化珪素膜や、SOG法によって塗布された酸化珪素膜等を用いることができる。また、第2の層間絶縁膜5037として、有機絶縁膜を用いることができる。例えば、ポリイミド、ポリアミド、BCB、アクリル等の膜を用いることができる。また、アクリル膜と酸化窒化珪素膜の積層構造を用いても良い。本実施例では、膜厚16μmのアクリル膜を形成した。第2の層間絶縁膜5037によって、基板上5000に形成されたTFTによる凹凸を緩和し、平坦化することができる。特に、第2の層間絶縁膜5037は平坦化の意味合いが強いので、平坦性に優れた膜が好ましい。次いで、ドライエッチングまたはウエットエッチングを用い、第2の層間絶縁膜5037、第1の層間絶縁膜5036、およびゲート絶縁膜5006をエッチングし、第3の不純物領域5025、5028、第4の不純物領域5032、5034に達するコンタクトホールを形成する。次いで、透明導電膜からなる画素電極5038を形成する。透明導電膜としては、酸化インジウムと酸化スズの化合物、酸化インジウムと酸化亜鉛の化合物、酸化亜鉛、酸化スズ、酸化インジウム等を用いることができる。また、前記透明導電膜にガリウムを添加したものを用いてもよい。画素電極がEL素子の陽極に相当する。本実施例では、ITOを110nm厚さで成膜、その後パターニングし、画素電極5038形成した。次いで、各不純物領域とそれぞれ電気的に接続される配線5039~5045を形成する。なお本実施例では、配線5039~5045は、膜厚100nmのTi膜と、膜厚350nmのAl膜と、膜厚100nmのTi膜との積層膜をスパッタ法で連続形成し、所望の形状にパターニングして形成する。もちろん、三層構造に限らず、単層構造でもよいし、二層構造でもよいし、四層以上の積層構造にしてもよい。また配線の材料としては、AlとTiに限らず、他の導電膜を用いても良い。例えば、TaN膜上にAlやCuを形成し、さらにTi膜を形成した積層膜をパターニングして配線を形成してもよい。こうして、画素部のNチャネル型TFTのソース領域またはドレイン領域の一方は、配線5042によってソース信号線と電気的に接続され、もう一方は、配線5043によって画素部のPチャネル型TFTのゲート電極と電気的に接続される。また、画素部のPチャネル型TFTのソース領域またはドレイン領域の一方は、配線5044によって38と電気的に接続されている。ここで、画素電極5038上の一部と、配線5044の一部を重ねて形成することによって、配線5044と画素電極5038の電気的接続をとっている。以上の工程により図14に示すように、Nチャネル型TFTとPチャネル型TFTからなるCMOS回路を有する駆動回路部と、スイッチング用TFT、駆動用TFTとを有する画素部を同一基板上に形成することができる。駆動回路部のNチャネル型TFTは、ゲート電極の一部を構成する第1の導電層5015aと重なる低濃度不純物領域5026、ソース領域またはドレイン領域として機能する高濃度不純物領域5025とを有している。このNチャネル型TFTと配線5040で接続されCMOS回路を形成するPチャネル型TFTは、ゲート電極の一部を構成する第1の導電層5016aと重なる低濃度不純物領域5033、ソース領域またはドレイン領域として機能する高濃度不純物領域5032とを有している。画素部において、Nチャネル型のスイッチング用TFTは、ゲート電極の外側に形成される低濃度不純物領域5029、ソース領域またはドレイン領域として機能する高濃度不純物領域5028とを有している。また画素部において、Pチャネル型の駆動用TFTは、ゲート電極の一部を構成する第1の導電層5018aと重なる低濃度不純物領域5035、ソース領域またはドレイン領域として機能する高濃度不純物領域5034とを有している。次いで、第3の層間絶縁膜5046を形成する。第3の層間絶縁膜としては、無機絶縁膜や有機絶縁膜を用いることができる。無機絶縁膜としては、CVD法によって形成された酸化珪素膜や、SOG法によって塗布された酸化珪素膜、あるいは、スパッタ法によって形成された窒化酸化珪素膜等を用いることができる。また、有機絶縁膜としては、アクリル樹脂膜等を用いることができる。第2の層間絶縁膜5037と第3の層間絶縁膜5046の組み合わせの例を以下に挙げる。第2の層間絶縁膜5037として、アクリルとスパッタ法によって形成された窒化酸化珪素膜の積層膜を用い、第3の層間絶縁膜5046として、スパッタ法によって形成された窒化酸化珪素膜を用いる組み合わせがある。また、第2の層間絶縁膜5037として、SOG法によって形成した酸化珪素膜を用い、第3の層間絶縁膜5046としてもSOG法によって形成した酸化珪素膜を用いる組み合わせがある。また、第2の層間絶縁膜5037として、SOG法によって形成した酸化珪素膜とプラズマCVD法によって形成した酸化珪素膜の積層膜を用い、第3の層間絶縁膜5046としてプラズマCVD法によって形成した酸化珪素膜を用いる組み合わせがある。また、第2の層間絶縁膜5037として、アクリルを用い、第3の層間絶縁膜5046としてもアクリルを用いる組み合わせがある。また、第2の層間絶縁膜5037として、アクリルとプラズマCVD法によって形成した酸化珪素膜の積層膜を用い、第3の層間絶縁膜5046としてプラズマCVD法によって形成した酸化珪素膜を用いる組み合わせがある。また、第2の層間絶縁膜5037として、プラズマCVD法によって形成した酸化珪素膜を用い、第3の層間絶縁膜5046としてアクリルを用いる組み合わせがある。第3の層間絶縁膜5046の画素電極5038に対応する位置に開口部を形成する。第3の層間絶縁膜は、バンクとして機能する。開口部を形成する際、ウエットエッチング法を用いることで容易にテーパー形状の側壁とすることが出来る。開口部の側壁が十分になだらかでないと段差に起因するEL層の劣化が顕著な問題となってしまうため、注意が必要である。第3の層間絶縁膜中に、カーボン粒子や金属粒子を添加し、抵抗率を下げ、静電気の発生を抑制してもよい。この際、抵抗率は、1×106~1×1012Ωmとなるように、カーボン粒子や金属粒子の添加量を調節すればよい。次いで、第3の層間絶縁膜5046の開口部において露出している画素電極5038上に、EL層5047を形成する。EL層5047としては、公知の有機発光材料や無機発光材料を用いることができる。有機発光材料としては、低分子系有機発光材料、高分子系有機発光材料、中分子系有機材料を自由に用いることができる。なお、本明細書中においては、中分子系有機発光材料とは、昇華性を有さず、かつ、分子数が20以下または連鎖する分子の長さが10μm以下の有機発光材料を示すものとする。EL層5047は通常、積層構造である。代表的には、正孔輸送層/発光層/電子輸送層という積層構造が挙げられる。また他にも、陽極上に正孔注入層/正孔輸送層/発光層/電子輸送層、または正孔注入層/正孔輸送層/発光層/電子輸送層/電子注入層の順に積層する構造でも良い。発光層に対して蛍光性色素等をドーピングしても良い。本実施例では蒸着法により低分子系有機発光材料を用いてEL層5047を形成している。具体的には、正孔注入層として20nm厚の銅フタロシアニン膜を設け、その上に発光層として70nm厚のトリス-8-キノリノラトアルミニウム錯体膜を設けた積層構造としている。Alq3にキナクリドン、ペリレンもしくはDCM1といった蛍光色素を添加することで発光色を制御することができる。なお、図14では一画素しか図示していないが、複数の色、例えば、R、G、Bの各色に対応したEL層5047を作り分ける構成とすることができる。また、高分子系有機発光材料を用いる例として、正孔注入層として20nmのポリチオフェン膜をスピン塗布法により設け、その上に発光層として100nm程度のパラフェニレンビニレン膜を設けた積層構造によってEL層5047を構成しても良い。なお、PPVのπ共役系高分子を用いると、赤色から青色まで発光波長を選択できる。また、電子輸送層や電子注入層として炭化珪素等の無機材料を用いることも可能である。なお、EL層5047は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等が、明確に区別された積層構造を有するものに限定されない。つまり、EL層5047は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等を構成する材料が、混合した層を有する構造であってもよい。例えば、電子輸送層を構成する材料と、発光層を構成する材料とによって構成される混合層を、電子輸送層と発光層との間に有する構造のEL層5047であってもよい。次に、EL層5047の上には導電膜からなる画素電極5048が設けられる。本実施例の場合、導電膜としてアルミニウムとリチウムとの合金膜を用いる。勿論、公知のMgAg膜を用いても良い。画素電極5048がEL素子の陰極に相当する。陰極材料としては、周期表の1族もしくは2族に属する元素からなる導電膜もしくはそれらの元素を添加した導電膜を自由に用いることができる。画素電極5048まで形成された時点でEL素子が完成する。なお、EL素子とは、画素電極5038、EL層5047及び画素電極5048で形成された素子を指す。EL素子を完全に覆うようにしてパッシベーション膜5049を設けることは有効である。パッシベーション膜5049としては、炭素膜、窒化珪素膜もしくは窒化酸化珪素膜を含む絶縁膜からなり、該絶縁膜を単層もしくは組み合わせた積層で用いることができる。カバレッジの良い膜をパッシベーション膜5049として用いることが好ましく、炭素膜、特にDLC膜を用いることは有効である。DLC膜は室温から100°C以下の温度範囲で成膜可能であるため、耐熱性の低いEL層5047の上方にも容易に成膜することができる。また、DLC膜は酸素に対するブロッキング効果が高く、EL層5047の酸化を抑制することが可能である。そのため、EL層5047が酸化するといった問題を防止できる。なお、第3の層間絶縁膜5046を形成した後、パッシベーション膜5049を形成するまでの工程をマルチチャンバー方式の成膜装置を用いて、大気解放せずに連続的に処理することは有効である。なお、実際には図14の状態まで完成したら、さらに外気に曝されないように、気密性が高く、脱ガスの少ない保護フィルムや透光性のシーリング材でパッケージングすることが好ましい。その際、シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料を配置したりするとEL素子の信頼性が向上する。また、パッケージング等の処理により気密性を高めたら、基板5000上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタを取り付けて製品として完成する。また、本実施例で示す工程に従えば、発光装置の作製に必要なフォトマスクの数を抑えることが出来る。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することが出来る。本実施例では、実施例4に示した構成とは異なる構成のアクティブマトリクス基板の作製工程について図15を用いて説明する。なお、図15までの工程は、実施例4において、図13~、図14に示した工程と同様である。ただし、画素部を構成する駆動用TFTは、ゲート電極の外側に形成される低濃度不純物領域を有する、Nチャネル型のTFTである点が異なる。この駆動用TFTにおいては、実施例4に示したように、レジストによるマスクを用いて、ゲート電極の外側に低濃度不純物領域を形成すれば良い。図13及び図14と同じ部分は同じ符号を用いて示し、説明は省略する。図15に示すように、第1の層間絶縁膜5101を形成する。この第1の層間絶縁膜5101としては、プラズマCVD法またはスパッタ法を用い、厚さを100~200nmとして珪素を含む絶縁膜で形成する。本実施例では、プラズマCVD法により膜厚100nmの酸化窒化珪素膜を形成した。勿論、第1の層間絶縁膜5101は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。次いで、図15に示すように、加熱処理を行って、半導体層の結晶性の回復、半導体層に添加された不純物元素の活性化を行う。この加熱処理はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が1ppm以下、好ましくは0.1ppm以下の窒素雰囲気中で400~700°Cで行えばよく、本実施例では410°C、1時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザアニール法、またはラピッドサーマルアニール法を適用することができる。また、第1の層間絶縁膜5101を形成する前に加熱処理を行っても良い。ただし、第1の導電層5015a~5019a及び、第2の導電層5015b~5019bが熱に弱い場合には、本実施例のように配線等を保護するため第1の層間絶縁膜5101を形成した後で熱処理を行うことが好ましい。上記の様に、第1の層間絶縁膜5101を形成した後に熱処理することにより、活性化処理と同時に、半導体層の水素化も行うことができる。水素化の工程では、第1の層間絶縁膜5101に含まれる水素により半導体層のダングリングボンドが終端される。なお、活性化処理のための加熱処理とは別に、水素化のための加熱処理を行っても良い。ここで、第1の層間絶縁膜5101の存在に関係なく、半導体層を水素化することもできる。水素化の他の手段として、プラズマにより励起された水素を用いる手段や、3~100の水素を含む雰囲気中において、300~450°Cで1~12時間の加熱処理を行う手段でも良い。以上の工程により、Nチャネル型TFTとPチャネル型TFTからなるCMOS回路を有する駆動回路部と、スイッチング用TFT、駆動用TFTとを有する画素部を同一基板上に形成することができる。次いで、第1の層間絶縁膜5101上に、第2の層間絶縁膜5102を形成する。第2の層間絶縁膜5102としては、無機絶縁膜を用いることができる。例えば、CVD法によって形成された酸化珪素膜や、SOG法によって塗布された酸化珪素膜等を用いることができる。また、第2の層間絶縁膜5102として、有機絶縁膜を用いることができる。例えば、ポリイミド、ポリアミド、BCB、アクリル等の膜を用いることができる。また、アクリル膜と酸化珪素膜の積層構造を用いても良いし、アクリル膜とスパッタ法で形成した窒化酸化珪素膜の積層構造を用いても良い。次いで、ドライエッチングまたはウエットエッチングを用い、第1の層間絶縁膜5101、第2の層間絶縁膜5102及びゲート絶縁膜5006をエッチングし、駆動回路部及び画素部を構成する各TFTの不純物領域及び第4の不純物領域に達するコンタクトホールを形成する。次いで、各不純物領域とそれぞれ電気的に接続される配線5103~5109を形成する。なお本実施例では、配線5103~5109は、膜厚100nmのTi膜と、膜厚350nmのAl膜と、膜厚100nmのTi膜との積層膜をスパッタ法で連続形成し、所望の形状にパターニングして形成する。もちろん、三層構造に限らず、単層構造でもよいし、二層構造でもよいし、四層以上の積層構造にしてもよい。また配線の材料としては、AlとTiに限らず、他の導電膜を用いても良い。例えば、TaN膜上にAlやCuを形成し、さらにTi膜を形成した積層膜をパターニングして配線を形成してもよい。画素部のスイッチング用TFTのソース領域またはドレイン領域の一方は、配線5106によってソース配線と電気的に接続され、もう一方は、配線5107によって画素部の駆動用TFTのゲート電極と電気的に接続される。次いで図15に示すように、第3の層間絶縁膜5110を形成する。第3の層間絶縁膜5110としては、無機絶縁膜や有機絶縁膜を用いることができる。無機絶縁膜としては、CVD法によって形成された酸化珪素膜や、SOG法によって塗布された酸化珪素膜等を用いることができる。また、有機絶縁膜としては、アクリル樹脂膜等を用いることができる。また、アクリル膜とスパッタ法で形成した窒化酸化珪素膜の積層構造を用いても良い。第3の層間絶縁膜5110によって、基板上5000に形成されたTFTによる凹凸を緩和し、平坦化することができる。特に、第3の層間絶縁膜5110は平坦化の意味合いが強いので、平坦性に優れた膜が好ましい。次いで、ドライエッチングまたはウエットエッチングを用い、第3の層間絶縁膜5110に、配線5108に達するコンタクトホールを形成する。次いで、導電膜をパターニングして画素電極5111を形成する。本実施例の場合、導電膜としてアルミニウムとリチウムとの合金膜を用いる。勿論、公知のMgAg膜を用いても良い。画素電極5111がEL素子の陰極に相当する。陰極材料としては、周期表の1族もしくは2族に属する元素からなる導電膜もしくはそれらの元素を添加した導電膜を自由に用いることができる。画素電極5111は、第3の層間絶縁膜5110に形成されたコンタクトホールによって、配線5108と電気的な接続がとられる。こうして、画素電極5111は、駆動用TFTのソース領域またはドレイン領域の一方と、電気的に接続される。次いで図15に示すように、各画素間のEL層を塗り分けるために、土手5112を形成する。土手5112としては、無機絶縁膜や有機絶縁膜を用いて形成する。無機絶縁膜としては、スパッタ法によって形成された窒化酸化珪素膜、CVD法によって形成された酸化珪素膜、あるいは、SOG法によって塗布された酸化珪素膜等を用いることができる。また、有機絶縁膜としては、アクリル樹脂膜等を用いることができる。ここで、土手5112を形成する際、ウエットエッチング法を用いることで容易にテーパー形状の側壁とすることが出来る。土手5112の側壁が十分になだらかでないと段差に起因するEL層の劣化が顕著な問題となってしまうため、注意が必要である。なお、画素電極5111と配線5108を電気的に接続する際に、第3の層間絶縁膜5110に形成したコンタクトホールの部分にも、土手5112を形成する。こうして、コンタクトホール部分の凹凸による、画素電極の凹凸を土手5112によって埋めることにより、段差に起因するEL層の劣化を防いでいる。第3の層間絶縁膜5110と土手5112の組み合わせの例を以下に挙げる。第3の層間絶縁膜5110として、アクリルとスパッタ法によって形成された窒化酸化珪素膜の積層膜を用い、土手5112として、スパッタ法によって形成された窒化酸化珪素膜を用いる組み合わせがある。また、第3の層間絶縁膜5110として、SOG法によって形成した酸化珪素膜を用い、土手5112としてもSOG法によって形成した酸化珪素膜を用いる組み合わせがある。また第3の層間絶縁膜5110として、SOG法によって形成した酸化珪素膜とプラズマCVD法によって形成した酸化珪素膜の積層膜を用い、土手5112としてプラズマCVD法によって形成した酸化珪素膜を用いる組み合わせがある。また、第3の層間絶縁膜5110として、アクリルを用い、土手5112としてもアクリルを用いる組み合わせがある。また、第3の層間絶縁膜5110として、アクリルとプラズマCVD法によって形成した酸化珪素膜の積層膜を用い、土手5112としてプラズマCVD法によって形成した酸化珪素膜を用いる組み合わせがある。また、第3の層間絶縁膜5110として、プラズマCVD法によって形成した酸化珪素膜を用い、土手5112としてアクリルを用いる組み合わせがある。土手5112中に、カーボン粒子や金属粒子を添加し、抵抗率を下げ、静電気の発生を抑制してもよい。この際、抵抗率は、1×106~1×1012Ωmとなるように、カーボン粒子や金属粒子の添加量を調節すればよい。次いで、土手5112に囲まれた、露出している画素電極5111上に、EL層5113を形成する。EL層5113としては、公知の有機発光材料や無機発光材料を用いることができる。有機発光材料としては、低分子系有機発光材料、高分子系有機発光材料、中分子系有機材料を自由に用いることができる。なお、本明細書中においては、中分子系有機発光材料とは、昇華性を有さず、かつ、分子数が20以下または連鎖する分子の長さが10μm以下の有機発光材料を示すものとする。EL層5113は通常、積層構造である。代表的には、正孔輸送層/発光層/電子輸送層という積層構造が挙げられる。また他にも、陰極上に電子輸送層/発光層/正孔輸送層/正孔注入層、または電子注入層/電子輸送層/発光層/正孔輸送層/正孔注入層の順に積層する構造でも良い。発光層に対して蛍光性色素等をドーピングしても良い。本実施例では蒸着法により低分子系有機発光材料を用いてEL層5113を形成している。具体的には、発光層として70nm厚のトリス-8-キノリノラトアルミニウム錯体膜を設け、その上に、正孔注入層として20nm厚の銅フタロシアニン膜を設けた積層構造としている。Alq3にキナクリドン、ペリレンもしくはDCM1といった蛍光色素を添加することで発光色を制御することができる。なお、図15では一画素しか図示していないが、複数の色、例えば、R、G、Bの各色に対応したEL層5113を作り分ける構成とすることができる。また、高分子系有機発光材料を用いる例として、正孔注入層として20nmのポリチオフェン膜をスピン塗布法により設け、その上に、発光層として100nm程度のパラフェニレンビニレン膜を設けた積層構造によってEL層5113を構成しても良い。なお、PPVのπ共役系高分子を用いると、赤色から青色まで発光波長を選択できる。また、電子輸送層や電子注入層として炭化珪素等の無機材料を用いることも可能である。なお、EL層5113は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等が、明確に区別された積層構造を有するものに限定されない。つまり、EL層5113は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等を構成する材料が、混合した層を有する構造であってもよい。例えば、電子輸送層を構成する材料と、発光層を構成する材料とによって構成される混合層を、電子輸送層と発光層との間に有する構造のEL層5113であってもよい。次に、EL層5113の上には、透明導電膜からなる画素電極5114を形成する。透明導電膜としては、酸化インジウムと酸化スズの化合物、酸化インジウムと酸化亜鉛の化合物、酸化亜鉛、酸化スズ、酸化インジウム等を用いることができる。また、前記透明導電膜にガリウムを添加したものを用いてもよい。画素電極5114がEL素子の陽極に相当する。画素電極5114まで形成された時点でEL素子が完成する。なお、EL素子とは、画素電極5111、EL層5113及び画素電極5114で形成されたダイオードを指す。本実施例では、画素電極5114が透明導電膜によって形成されているため、EL素子が発した光は、基板5000とは逆側に向かって放射される。また、第3の層間絶縁膜5110によって、配線5106~5109が形成された層とは別の層に、画素電極5111を形成している。そのため、実施例4に示した構成と比較して、開口率を上げることができる。EL素子を完全に覆うようにして保護膜5115を設けることは有効である。保護膜5115としては、炭素膜、窒化珪素膜もしくは窒化酸化珪素膜を含む絶縁膜からなり、該絶縁膜を単層もしくは組み合わせた積層で用いることができる。なお本実施例のように、EL素子が発した光が画素電極5114側から放射される場合、保護膜5115としては、光を透過する膜を用いる必要がある。なお、土手5112を形成した後、保護膜5115を形成するまでの工程をマルチチャンバー方式の成膜装置を用いて、大気解放せずに連続的に処理することは有効である。なお、実際には図15の状態まで完成したら、さらに外気に曝されないように、気密性が高く、脱ガスの少ない保護フィルム等のシーリング材でパッケージングすることが好ましい。その際、シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料を配置したりするとEL素子の信頼性が向上する。また、パッケージング等の処理により気密性を高めたら、基板5000上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタを取り付けて製品として完成する。本実施例では、本発明を用いて発光装置を作製した例について、図30を用いて説明する。図30は、TFTが形成された素子基板をシーリング材によって封止することによって形成された発光装置の上面図であり、図30は、図30のA-A’における断面図、図30は図30のB-B’における断面図である。基板4001上に設けられた画素部4002と、ソース信号線駆動回路4003と、第1及び第2のゲート信号線駆動回路4004a、4004bとを囲むようにして、シール材4009が設けられている。また画素部4002と、ソース信号線駆動回路4003と、第1及び第2のゲート信号線駆動回路4004a、4004bとの上にシーリング材4008が設けられている。よって画素部4002と、ソース信号線駆動回路4003と、第1及び第2のゲート信号線駆動回路4004a、4004bとは、基板4001とシール材4009とシーリング材4008とによって、充填材4210で密封されている。また基板4001上に設けられた画素部4002と、ソース信号線駆動回路4003と、第1及び第2のゲート信号線駆動回路4004a、4004bとは、複数のTFTを有している。図30では代表的に、下地膜4010上に形成された、ソース信号線駆動回路4003に含まれるTFT4201及び画素部4002に含まれるTFT4202を図示した。TFT4201及び4202上には層間絶縁膜4301が形成され、その上にTFT4202のドレインと電気的に接続する画素電極4203が形成される。画素電極4203としては仕事関数の大きい透明導電膜が用いられる。透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用いることができる。また、前記透明導電膜にガリウムを添加したものを用いても良い。そして、画素電極4203の上には絶縁膜4302が形成され、絶縁膜4302は画素電極4203の上に開口部が形成されている。この開口部において、画素電極4203の上には有機発光層4204が形成される。有機発光層4204は公知の有機発光材料または無機発光材料を用いることができる。また、有機発光材料には低分子系材料と高分子系材料があるがどちらを用いても良い。有機発光層4204の形成方法は公知の蒸着技術もしくは塗布法技術を用いれば良い。また、有機発光層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層を自由に組み合わせて積層構造または単層構造とすれば良い。有機発光層4204の上には遮光性を有する導電膜からなる陰極4205が形成される。また、陰極4205と有機発光層4204の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、有機発光層4204を窒素または希ガス雰囲気で形成し、酸素や水分に触れさせないまま陰極4205を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式の成膜装置を用いることで上述のような成膜を可能とする。そして陰極4205は所定の電圧が与えられている。以上のようにして、画素電極4203、有機発光層4204及び陰極4205からなる発光素子4303が形成される。そして発光素子4303を覆うように、絶縁膜4302上に保護膜4209が形成されている。保護膜4209は、発光素子4303に酸素や水分等が入り込むのを防ぐのに効果的である。4005aは電源線に接続された引き回し配線であり、TFT4202の第1の電極に接続されている。引き回し配線4005aはシール材4009と基板4001との間を通り、異方導電性フィルム4300を介してFPC4006が有するFPC用配線4301に電気的に接続される。シーリング材4008としては、ガラス材、金属材、セラミックス材、プラスチック材を用いることができる。プラスチック材としては、FRP板、PVFフィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをPVFフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。但し、発光素子からの光の放射方向がカバー材側に向かう場合にはカバー材は透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透明物質を用いる。また、充填材4210としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、PVC、アクリル、ポリイミド、エポキシ樹脂、シリコン樹脂、PVBまたはEVAを用いることができる。本実施例では充填材として窒素を用いた。また充填材4210を吸湿性物質もしくは酸素を吸着しうる物質にさらしておくために、シーリング材4008の基板4001側の面に凹部4007を設けて吸湿性物質または酸素を吸着しうる物質4207を配置する。そして、吸湿性物質または酸素を吸着しうる物質4207が飛び散らないように、凹部カバー材4208によって吸湿性物質または酸素を吸着しうる物質4207は凹部4007に保持されている。なお凹部カバー材4208は目の細かいメッシュ状になっており、空気や水分は通し、吸湿性物質または酸素を吸着しうる物質4207は通さない構成になっている。吸湿性物質または酸素を吸着しうる物質4207を設けることで、発光素子4303の劣化を抑制できる。図30に示すように、画素電極4203が形成されると同時に、引き回し配線4005a上に接するように導電性膜4203aが形成される。また、異方導電性フィルム4300は導電性フィラー4300aを有している。基板4001とFPC4006とを熱圧着することで、基板4001上の導電性膜4203aとFPC4006上のFPC用配線4301とが、導電性フィラー4300aによって電気的に接続される。本発明において、三重項励起子からの燐光を発光に利用できる有機発光材料を用いることで、外部発光量子効率を飛躍的に向上させることができる。これにより、発光素子の低消費電力化、長寿命化、および軽量化が可能になる。ここで、三重項励起子を利用し、外部発光量子効率を向上させた報告を示す。p437上記の論文により報告された有機発光材料の分子式を以下に示す。p151上記の論文により報告された有機発光材料の分子式を以下に示す。p4L1502上記の論文により報告された有機発光材料の分子式を以下に示す。以上のように三重項励起子からの燐光発光を利用できれば原理的には一重項励起子からの蛍光発光を用いる場合より3~4倍の高い外部発光量子効率の実現が可能となる。本明細書でこれまでに示してきた構成では、駆動用TFTにはPチャネル型TFTを用いていたが、本発明は駆動用TFTにNチャネル型TFTを用いた場合の構成にも適用が可能である。図32Aに構成を示す。駆動用TFT3209はNチャネル型であり、この場合、ソース領域はEL素子3212の陽極と接続されている側であり、ドレイン領域は、電流供給線3211と接続されている側となる。そこで、容量手段3210は、駆動用TFT3209のゲートソース間の電圧を保持出来るようなノードに設ける。よって、容量手段3210は、図32Aに示したノードの他、駆動用TFT3209のゲート電極とソース領域との間に設けても良い。動作について説明する。まず、図32Bに示すように、TFT3207をONし、TFT3206のドレイン領域の電位を高くしておく。続いて、図32Cに示すように、TFT3205がONし、映像信号の入力が行われる。ここで、TFT3206のソースドレイン間電圧が、そのしきい値電圧に等しくなったところで、TFT3206がOFFし、図32Dに示すような状態となる。TFT3206のソース領域の電位はVDataであるので、TFT3206のドレイン領域の電位、すなわち駆動用TFT3209のゲート電極の電位は、VDataVthとなる。続いて、TFT3208がOFFすると、電流供給線から駆動用TFT3209を介して流れていた電流は、EL素子3212に流れ、発光する。よって、隣接画素において、駆動用TFT3209のしきい値電圧がばらついたとしても、そのばらつきに関係なく、TFT3206のソースドレイン間電圧、つまりしきい値電圧が映像信号に上乗せされるため、駆動用TFT3209のゲートソース間電圧は隣接画素ごとにばらつくことがない。さらに、図32に示した構成でEL素子3212が発光によって劣化した場合、陽極-陰極間の電圧が上昇する。これにより、通常であれば駆動用TFT3209のソース領域の電位が上昇し、結果として発光時のゲートソース間電圧が小さくなってしまうという問題が考えられるが、本実施例で示した構成によると、図32C~Dにおける、映像信号の入力時において、TFT3208がONすることによって、駆動用TFT3209のソース領域の電位は、電源線3214の電位に固定される。よって前述のように、容量手段3210が、駆動用TFT3209のゲートソース間電圧を保持しており、駆動用TFT3209のソース領域の電位が変化しても、ゲートソース間電圧が小さくなることがないため、経時的な輝度低下を抑えることが出来る。なお、本実施例において、ダイオード接続されたTFT3206と、駆動用TFT3209はNチャネル型としている。他のTFTは、ONOFFのみの制御を行うスイッチ素子として用いているので、その極性は問わない。また、駆動用TFTがPチャネル型である場合と同様、配線を共有としても良い。例えば、TFT3207を制御しているゲート信号線3203は、前段のゲート信号線と共有しても良い。また、電源線3214についても、図32CDに示した動作を行っている期間中、一定電位であれば良く、選択されている当行を除くいずれかのゲート信号線と共有が可能である。また、電源線3213、3214は共通としても良い。また、消去期間を設ける場合にも、駆動用TFTがPチャネル型の場合と同様、TFTを追加するなどして、任意の期間でEL素子3212への電流供給を遮断する手段を設けても良い。本実施例においては、ダイオード接続による電圧効果を利用した、異なる回路構成例について説明する。図33Aに、一構成例を示す。本実施例の構成によると、TFT3308は、そのゲート電極とドレイン領域との間にTFT3309を有し、TFT3309がONしているとき、TFT3308はダイオード接続されたTFTとして振る舞い、TFT3309がOFFしているとき、EL素子3313への電流供給の制御を行う駆動用TFTとして振る舞う。動作について説明する。まず、図33Bに示すように、TFT3306がONし、映像信号VDataが入力される。さらに、TFT3309、3310がONし、TFT3308はダイオード接続されたTFTとして振る舞う。続いて、TFT3310がOFFすると、図33Cに示すように電荷が移動する。やがて、TFT3308のソースドレイン間電圧、つまりTFT3308のゲートソース間電圧がしきい値電圧に等しくなったところで、図33Dに示すようにTFT3308はOFFする。続いて、TFT3307、TFT3310がONする。TFT3307がONすることによって、TFT3308のソース領域の電位は、VDataからVDDへと上昇する。よって、TFT3308のゲートソース間電圧がしきい値電圧を上回ってONし、図33Eに示すように、EL素子3313に電流が流れて発光する。以上のような行程により、隣接画素間でTFT3308のしきい値電圧がばらついても、あらかじめ駆動用TFT3308のゲートソース間にしきい値電圧分の電位差を作っておくことが出来るため、駆動用TFT3308のゲートソース間電圧は隣接画素ごとにばらつくことがない。さらに、これまでの実施例においては、ダイオード接続されたTFTのしきい値電圧を、映像信号に上乗せすることによって、別の駆動用TFTのゲート電極に入力するといった手法でしきい値電圧のばらつきの補正を行ってきた。ただし、この手法によると、ダイオード接続されたTFTと、駆動用TFTのしきい値電圧がばらついてしまった場合、満足な補正が行えない。これに対し、図33Aに示した本実施例の構成によると、ダイオード接続によってしきい値電圧を取得するTFTと、駆動用TFTとは同一のTFTを用いている。よって、近接したTFTにおいてしきい値電圧のばらつきが生じたとしても、自らのしきい値電圧をそのまま補正に用いるので、しきい値電圧の補正がいかなる場合でも正常に行われる。また、TFT3310はデジタル時間階調方式による駆動方式を適用した際、消去用TFTとしても用いることが出来る。また、消去用TFTの位置は、任意のタイミングでEL素子への電流供給を遮断出来る位置であれば、その位置を問わない。また、図34ABに示すように、TFTを制御するためのゲート信号線を、複数のTFTで共有しても良い。例えば、図33Aにおいて、TFT3306とTFT3307とは、互いに逆のタイミングでONOFFが制御されるので、図34Aに示すように、一方の極性を他方の極性と逆のものとし、同一のゲート信号線3402によって制御することが出来る。同様に、図33Aにおいて、TFT3306とTFT3309とは同一のタイミングでONOFFが制御されている。よって図34Bに示すように、同一のゲート信号線3452によって制御することが出来る。もちろん、図34ABに示した構成を組み合わせて用いても良い。ここでも、TFT3409、3459は、消去用TFTとしても用いることが出来る。図33Aに示した構成に、図35Aに示すように、TFT3511、3512を追加することによって、しきい値電圧の取得を高速に行うことが出来る。しきい値電圧の取得を行う期間においては、図35BCに示すように、TFT3508、3512の2つを用い、発光時にEL素子3515に電流を供給する期間においては、図35Eに示すように、TFT3508のみを用いる。このとき、TFT3512のチャネル長L、チャネル幅Wを、W/Lが大きくなるようにしておくことにより、しきい値電圧取得をより高速に行うことが出来る。この場合も、TFT3510を消去用TFTとしても用いることが可能である。図33~35に示した構成においては、しきい値電圧の取得の前後、つまり正規の発光期間でない期間にも、EL素子に電流が流れて発光する場合があった。この場合、EL素子に流れる電流値は、必ずしも映像信号に正しいしきい値電圧の補正が加えられたものにしたがっていないため、実輝度と目的輝度との誤差を生ずる原因となる。そこで、図36Aに示すように、TFT3612を追加する。図36Bに示すように、映像信号の入力時に、TFT3609を流れた電流は、TFT3612を介して電源線3617へと流れる。EL素子3615への電流経路は、TFT3611によって遮断されているので、EL素子3615は発光しない。このような構成とすることにより、不必要な期間にEL素子が発光するのを防ぐことが出来る。この場合も、TFT3611を消去用TFTとしても用いることが可能である。また、他の実施例と同様、電源線3617は他行のゲート信号線と共有しても良い。さらに、ゲート信号線3604と3606とは共有が可能である。ただし、TFT3612がONしているとき、EL素子3615に電流が流れないよう、電源線3616、3617の電位を調整する必要がある。しきい値電圧の取得をより高速に行うための構成として、さらに図37Aに示す構成が挙げられる。特徴としては、駆動用TFTとして、同極性のTFT3708、3710を直列に接続する。ここでは、Pチャネル型TFTを用いている。また、駆動用TFT3708のゲート電極とドレイン領域とを接続するTFT3709は、同時に駆動用TFT3710のゲート電極とソース領域とを接続する構成となっている。図37BCに示すように、映像信号の入力からしきい値電圧の取得を行う期間において、TFT3709がONすることによって、駆動用TFT3708はダイオード接続されたTFTとして振る舞い、そのソースドレイン間にしきい値電圧を取得する。このとき、TFT3708は、W/Lを大きくすることによってしきい値電圧の取得を高速に行えるようにする。一方、駆動用TFT3708に直列接続されたTFT3710に着目すると、TFT3709がONしていることによって、ゲート電極とソース領域とが接続されている。すなわちこの期間において、TFT3709がONすることによって駆動用TFT3710のゲートソース間電圧は0となり、OFFするので、EL素子3714には電流が流れず、TFT3711を介して電源線3716に流れる。続いて、発光期間においては、TFT3709がOFFし、駆動用TFT3710のゲート電極とソース領域との接続が遮断される。よって駆動用TFT3708のしきい値電圧を保持していた電荷の一部が駆動用TFT3710のゲート電極に移動して、自動的にTFT3710がONする。このとき、駆動用TFT3708、3710は、そのゲート電極が接続されているため、マルチゲート型TFTとして動作する。よって、発光時には、しきい値電圧の取得時よりもLが大きくなる。したがって駆動用TFT3708、3710を介して流れる電流はより小さくなる。つまり、駆動用TFT3708のW/Lを大きくしても、ELに流れる電流は小さく出来る。よって図37Eに示すように、駆動用TFT3708、3710の両方を介してEL素子3714に電流が流れ、発光する。よって、図36の場合と同様に、不必要な期間にEL素子が発光するのを防ぐことが出来る。なお、消去期間を設ける場合には、TFT3709をONすることによって、駆動用TFT3710のゲートソース間電圧が強制的に0となり、OFFするので、ELの発光を停止することが出来る。また、他の実施例と同様、電源線3716は他行のゲート信号線と共有しても良い。また、図34ABに示したように、ゲート信号線を共有しても良い。本実施例においては、駆動用TFTにNチャネル型TFTを用いる場合の、実施例8と異なる構成について説明する。図38Aに構成例を示す。基本的な構成原理は他の実施例と同様であり、駆動用TFT3810のゲート電極とドレイン電極を接続する位置にTFT3809を設ける。動作について説明する。図38Bに示すように、映像信号VDataが入力されて電荷の移動が生ずる。このとき、TFT3811をOFFしておくことによって、EL素子3815が発光しないようにしておく。その後、図38Cに示すように、TFT3810のしきい値電圧の取得が行われ、やがてTFT3810のソースドレイン間電圧が、そのしきい値電圧に等しくなると、TFT3810はOFFし、図38Dに示すように、しきい値電圧の取得が完了する。続いて、TFT3808、3811がONし、図38Eに示すように電流が流れ、EL素子3815が発光する。なお、容量手段3813は、発光時にTFT3810のゲートソース間電圧を保持する位置に設けられており、EL素子3815の経時的な劣化によって、EL素子3815の陽極の電位が上昇した場合にも、TFT3810のゲートソース間電圧が小さくならないようにしている。よって、EL素子3815の劣化による輝度低下の抑止に寄与することが出来る。この場合も、TFT3811を消去用TFTとしても用いることが可能である。また、他の実施例と同様、電源線3817は他行のゲート信号線と共有が可能である。また、図34ABに示したように、ゲート信号線を共有しても良い。図39Aに、駆動用TFTにNチャネル型TFTを用いて構成した場合の、さらなる一構成例を示す。駆動用TFTとして、TFT3908、3911が直列に接続され、TFT3910によって、TFT3911のゲート電極とドレイン領域とを接続している。同時にTFT3910は、TFT3908のゲート電極とソース領域とを接続している。映像信号入力時、図39Bに示すように電荷の移動が生ずる。このとき、TFT3910がONすることによって、TFT3911のゲート電極とドレイン領域とが接続され、TFT3911はダイオード接続されたTFTとして振る舞う。一方、TFT3908は、同じくTFT3910がONすることによって、ゲート電極とソース領域とが接続され、すなわちゲートソース間電圧が0となるのでOFFし、電流が流れない。続いて、TFT3909がOFFすると、図39Cに示すように電荷が移動し、TFT3911のしきい値電圧の取得を行う。TFT3911のソースドレイン間電圧が、そのしきい値電圧に等しくなったところでTFT3911がOFFし、図39Dに示すように、しきい値電圧の取得が完了する。続いて、図39Eに示すように電流がEL素子3916に流れて発光する。なお、容量手段3914は、発光時にTFT3911のゲートソース間電圧を保持する位置に設けられており、EL素子3916の経時的な劣化によって、EL素子3916の陽極の電位が上昇した場合にも、TFT3911のゲートソース間電圧が小さくならないようにしている。よって、EL素子3916の劣化による輝度低下の抑止に寄与することが出来る。ここでも、図37に示した構成と同様、駆動用TFT3908、3911は、そのゲート電極が接続されているので、マルチゲート型TFTとして動作する。よって、しきい値電圧の取得を高速化するために駆動用TFT3911のW/Lを大きくしても、EL素子3916に流れる電流は小さく出来る。この場合も、TFT3912、またはTFT3910を消去用TFTとしても用いることが可能である。TFT3912をOFFすることにより、EL素子3916への電流供給を遮断することが出来る。また、TFT3910をONすることによって、駆動用TFT3908のゲートソース間電圧が強制的に0となり、OFFするので、ELの発光を停止することが出来る。駆動用TFTにNチャネル型TFTを用いる構成においても、実施例10に示した手法が適用出来る。図40Aに構成例を示す。図40Aに示した構成は、図38Aに示した構成に、TFT4009、4010を追加したものである。TFT4010、4012は並列に配置され、しきい値電圧の取得期間においては、図40Cに示すように並列接続されたTFT4010、4012の両方を用い、発光期間においては、TFT4009をOFFして、TFT4012のみを介してEL素子4017に電流が供給される。ここで、発光期間に電流経路として用いないTFT4010については、W/Lを大きくしておくことにより、しきい値電圧の取得がより高速に行われる。この場合も、TFT4013を消去用TFTとしても用いることが可能である。本発明におけるトランジスタのしきい値電圧の補正の方法として、補正に用いるトランジスタのゲートドレイン間を短絡してダイオード化した状態でソースドレイン間に電流を流し、ソースドレイン間の電圧がトランジスタのしきい値電圧に等しくなる現象を利用しているが、これは本発明で紹介したような画素部への適用のみならず、駆動回路への応用も可能である。例として、電流を画素などへ出力する駆動回路における、電流源回路を挙げる。電流源回路は、入力された電圧信号から、所望の電流を出力する回路である。電流源回路内の電流源トランジスタのゲート電極に電圧信号が入力され、そのゲートソース間電圧に応じた電流が、電流源トランジスタを介して出力される。つまり、電流源トランジスタのしきい値電圧の補正に、本発明のしきい値電圧の補正方法を用いる。図41Aに、電流源回路の利用例を示す。シフトレジスタより順次サンプリングパルスが出力され、該サンプリングパルスはそれぞれの電流源回路9001へと入力され、該サンプリングパルスが電流源回路9001に入力されたタイミングに従って、映像信号のサンプリングを行う。この場合、サンプリング動作は点順次で行われる。簡単な動作タイミングを図41Bに示す。i行目のゲート信号線が選択されている期間は、シフトレジスタからサンプリングパルスが出力され、映像信号のサンプリングを行う期間と、帰線期間とに分けられる。この帰線期間において、本発明のしきい値電圧の補正動作、つまり、各部の電位を初期化したり、トランジスタのしきい値電圧を取得したりする一連の動作を行う。つまり、しきい値電圧の取得動作は1水平期間ごとに行うことが出来る。図42Aに、図41とは異なる構成の電流を画素などへ出力する駆動回路の構成を示す。図41の場合と異なる点としては、1段のサンプリングパルスによって制御される電流源回路9001は、9001A、9001Bの2つとなっており、電流源制御信号によって、双方の動作が選択される。図42Bに示すように、電流源制御信号は、例えば1水平期間ごとに切り替わるようにする。すると電流源回路9001A、9001Bの動作は、一方が画素などへの電流出力を行い、他方が映像信号の入力などを行う。これが行ごとに入れ替わり行われる。この場合、サンプリング動作は線順次で行われる。図43Aに、さらに異なる構成の駆動回路の構成を示す。図41、図42においては、映像信号の形式はデジタルアナログを問わないが、図43Aの構成では、デジタル映像信号を入力する。入力されたデジタル映像信号は、サンプリングパルスの出力に従って第1のラッチ回路に取りこまれ、一行分の映像信号の取り込みが終了した後、第2のラッチ回路に転送され、その後、各電流源回路9001A~9001Cへと入力される。ここで、電流源回路9001A~9001Cは、それぞれから出力される電流値が異なっている。例えば、電流値の比が1:2:4となっている。つまり、並列にn個の電流源回路を配置し、その電流値の比を1:2:4:2とし、各電流源回路から出力される電流を足し合わせることにより、出力される電流値を線形的に変化させることが出来る。動作タイミングは、図41に示したものとほぼ同様であり、サンプリング動作を行わない帰線期間内に、電流源回路9001において、しきい値電圧の補正動作が行われ、続いてラッチ回路に保持されているデータが転送され、電流源回路9001においてV-I変換を行い、画素へ電流を出力する。サンプリング動作は、図42に示した構成と同様、線順次で行われる。図44Aに、さらに異なる構成の電流を画素などへ出力する駆動回路の構成を示す。この構成では、ラッチ回路に取り込まれたデジタル映像信号は、ラッチ信号の入力によってD/A変換回路へと転送され、アナログ映像信号へと変換され、該アナログ映像信号が各電流源回路9001へと入力されて、電流が出力される。また、このようなD/A変換回路に、例えばガンマ補正用の機能を持たせても良い。図44Bに示すように、帰線期間内にしきい値電圧の補正、ラッチデータ転送が行われ、ある行のサンプリング動作が行われている期間に、前行の映像信号のV-I変換、画素などへの電流の出力が行われる。サンプリング動作は、図42に示した構成と同様、線順次で行われる。以上に示した構成に限らず、電流源回路によってV-I変換を行うような場合には、本発明のしきい値電圧の補正手段の適用が可能である。また、図42に示したように、複数の電流源回路を並列に配置し、切り替えて使用するといった構成を、図43、図44等の構成と組み合わせて使用しても良い。発光素子を用いた発光装置は自発光型であるため、液晶ディスプレイに比べ、明るい場所での視認性に優れ、視野角が広い。従って、様々な電子機器の表示部に用いることができる。本発明の発光装置を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末、記録媒体を備えた画像再生装置等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置などが挙げられる。特に、斜め方向から画面を見る機会が多い携帯情報端末は、視野角の広さが重要視されるため、発光装置を用いることが望ましい。それら電子機器の具体例を図31に示す。図31は発光素子表示装置であり、筐体3001、支持台3002、表示部3003、スピーカー部3004、ビデオ入力端子3005等を含む。本発明の発光装置は表示部3003に用いることができる。発光装置は自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。なお、発光素子表示装置は、パソコン用、TV放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。図31はデジタルスチルカメラであり、本体3101、表示部3102、受像部3103、操作キー3104、外部接続ポート3105、シャッター3106等を含む。本発明の発光装置は表示部3102に用いることができる。図31はノート型パーソナルコンピュータであり、本体3201、筐体3202、表示部3203、キーボード3204、外部接続ポート3205、ポインティングマウス3206等を含む。本発明の発光装置は表示部3203に用いることができる。図31はモバイルコンピュータであり、本体3301、表示部3302、スイッチ3303、操作キー3304、赤外線ポート3305等を含む。本発明の発光装置は表示部2302に用いることができる。図31は記録媒体を備えた携帯型の画像再生装置であり、本体3401、筐体3402、表示部A3403、表示部B3404、記録媒体読込部3405、操作キー3406、スピーカー部3407等を含む。表示部A3403は主として画像情報を表示し、表示部B3404は主として文字情報を表示するが、本発明の発光装置はこれら表示部A、B3403、3404に用いることができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。図31はゴーグル型ディスプレイであり、本体3501、表示部3502、アーム部3503を含む。本発明の発光装置は表示部3502に用いることができる。図31はビデオカメラであり、本体3601、表示部3602、筐体3603、外部接続ポート3604、リモコン受信部3605、受像部3606、バッテリー3607、音声入力部3608、操作キー3609、接眼部3610等を含む。本発明の発光装置は表示部3602に用いることができる。図31は携帯電話であり、本体3701、筐体3702、表示部3703、音声入力部3704、音声出力部3705、操作キー3706、外部接続ポート3707、アンテナ3708等を含む。本発明の発光装置は表示部3703に用いることができる。なお、表示部3703は黒色の背景に白色の文字を表示することで携帯電話の消費電流を抑えることができる。なお、将来的に有機発光材料の発光輝度が高くなれば、出力した画像情報を含む光をレンズ等で拡大投影してフロント型若しくはリア型のプロジェクターに用いることも可能となる。また、上記電子機器はインターネットやCATVなどの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増してきている。有機発光材料の応答速度は非常に高いため、発光装置は動画表示に好ましい。また、発光装置は発光している部分が電力を消費するため、発光部分が極力少なくなるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部に発光装置を用いる場合には、非発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。"