"制御信号を出力する制御部と、前記制御信号によりオンオフが制御されるスイッチ素子を有し、前記スイッチ素子に流れる電流に応じた出力電流又は出力電圧を生成する電源部と、を備え、前記制御部は、基準電圧情報を出力する演算処理部と、前記基準電圧情報を記憶し、記憶した情報に基づいて第1基準電圧を生成する基準電圧生成部と、前記電源部によって生成された出力電流又は出力電圧に応じた比較電圧と、前記第1基準電圧と、を比較する比較部と、前記比較部の比較結果に応じた論理値の前記制御信号を生成する制御信号生成部と、を有する半導体装置。前記電源部は、前記スイッチ素子がオンの場合に前記出力電流又は出力電圧を上昇させ、前記スイッチ素子がオフの場合に前記出力電流又は出力電圧を降下させるバックコンバータであることを特徴とする請求項1に記載の半導体装置。前記制御信号生成部は、前記比較部の比較結果が、前記比較電圧が前記第1基準電圧より低いことを示す場合、前記スイッチ素子をオンにする論理値の前記制御信号を出力し、前記比較部の比較結果が、前記比較電圧が前記第1基準電圧より高いことを示す場合、前記スイッチ素子をオフにする論理値の前記制御信号を出力する、請求項1又は2に記載の半導体装置。前記制御部は、前記比較部の比較結果が変化してから所定時間経過後にワンショットパルス信号を出力するパルス出力部をさらに備え、前記制御信号生成部は、前記ワンショットパルス信号に同期して、前記比較部の比較結果に応じた論理値の前記制御信号を生成することを特徴とする請求項1~3のいずれか一項に記載の半導体装置。前記基準電圧生成部は、記憶した情報に基づいて前記第1基準電圧よりも高い第2基準電圧をさらに生成し、前記比較部は、前記比較電圧と、前記第2基準電圧と、をさらに比較し、前記制御信号生成部は、前記比較部の2つの比較結果に応じた論理値の前記制御信号を生成することを特徴とする請求項1に記載の半導体装置。前記電源部は、前記スイッチ素子がオンの場合に前記出力電流又は出力電圧を上昇させ、前記スイッチ素子がオフの場合に前記出力電流又は出力電圧を降下させるバックコンバータであることを特徴とする請求項5に記載の半導体装置。前記制御信号生成部は、前記比較部の比較結果が、前記比較電圧が前記第1基準電圧より低いことを示す場合、前記スイッチ素子をオンにする論理値の前記制御信号を出力し、前記比較部の比較結果が、前記比較電圧が前記第2基準電圧より高いことを示す場合、前記スイッチ素子をオフにする論理値の前記制御信号を出力する、請求項5又は6に記載の半導体装置。前記比較部は、前記比較電圧と、前記第1基準電圧と、を比較する第1コンパレータと、前記比較電圧と、前記第2基準電圧と、を比較する第2コンパレータと、を有する請求項5~7のいずれか一項に記載の半導体装置。前記基準電圧生成部は、前記第1及び前記第2基準電圧のうち何れかを切替信号に基づいて選択出力するためのセレクタを有し、前記比較部は、前記比較電圧と、前記基準電圧生成部から選択的に出力された基準電圧と、を比較する第1コンパレータを有し、前記制御信号生成部は、前記比較部の比較結果が、前記比較電圧が前記第1基準電圧より低いことを示す場合、前記基準電圧生成部から前記第2基準電圧が選択出力される論理値の前記切替信号をさらに出力し、前記比較部の比較結果が、前記比較電圧が前記第2基準電圧より高いことを示す場合、前記基準電圧生成部から前記第1基準電圧が選択出力される論理値の前記切替信号をさらに出力することを特徴とする請求項5~7のいずれか一項に記載の半導体装置。前記演算処理部は、イネーブル信号をさらに出力し、前記制御信号生成部は、前記イネーブル信号がインアクティブの場合、前記比較部の比較結果に関わらず、前記スイッチ素子をオフにする論理値の前記制御信号を出力することを特徴とする請求項1~9のいずれか一項に記載の半導体装置。前記制御信号生成部は、前記イネーブル信号がアクティブの場合、前記比較部の比較結果に応じた論理値の前記制御信号を出力することを特徴とする請求項10に記載の半導体装置。前記制御部は、前記演算処理部からの設定情報に基づいて設定されたデューティ比のパルス信号を出力するタイマをさらに備え、前記制御信号生成部は、前記パルス信号のデューティ比の割合で、前記比較部の比較結果に応じた論理値の前記制御信号を出力することを特徴とする請求項1~9のいずれか一項に記載の半導体装置。前記制御部は、前記出力電流又は出力電圧を負荷に供給することによって当該負荷にかかる電圧を、デジタル信号に変換するAD変換回路をさらに備え、前記演算処理部は、前記デジタル信号に応じた前記基準電圧情報を出力することを特徴とする請求項1~12のいずれか一項に記載の半導体装置。前記比較電圧は、前記出力電流又は出力電圧を負荷に供給することによって当該負荷に流れる電流の電流値と、当該負荷に直列に接続された抵抗素子の抵抗値と、によって決定されることを特徴とする請求項1~13のいずれか一項に記載の半導体装置。制御信号を出力する制御部と、前記制御信号によりオンオフが制御されるスイッチ素子を有し、前記スイッチ素子に流れる電流に応じた出力電流又は出力電圧を生成する電源部と、を備えた半導体装置の制御方法であって、前記制御部では、演算処理部から基準電圧情報を出力し、前記基準電圧情報を記憶し、記憶した情報に基づいて第1基準電圧を生成し、前記電源部によって生成された出力電流又は出力電圧に応じた比較電圧と、前記第1基準電圧と、を比較し、前記比較部の比較結果に応じた論理値の前記制御信号を生成する、半導体装置の制御方法。特許文献1に開示されたスイッチング電源装置では、比較回路が、出力電圧に基づいて生成された平滑化電圧と、のこぎり波電圧と、を比較してスイッチング素子の駆動パルス幅を決定している。そのため、スイッチング素子は、のこぎり波電圧と同じ周波数でオンオフしているものと考えられる。したがって、このスイッチング電源装置は、出力電圧の値が目標値と大きな差がある場合でも、スイッチング素子をのこぎり波と同じ周波数でオンオフしながら、当該出力電圧を目標値まで変化させる必要がある。つまり、このスイッチング電源装置では、出力電圧の値が目標値と大きな差がある場合でも、当該出力電圧を目標値まで線形的に変化させることができない。そのため、このスイッチング電源装置では、出力電圧を目標値まで速やかに変化させることができないという問題があった。本発明にかかる半導体装置は、制御信号を出力する制御部と、前記制御信号によりオンオフが制御されるスイッチ素子を有し、前記スイッチ素子に流れる電流に応じた出力電流又は出力電圧を生成する電源部と、を備え、前記制御部は、基準電圧情報を出力する演算処理部と、前記基準電圧情報を記憶し、記憶した情報に基づいて第1基準電圧を生成する基準電圧生成部と、前記電源部によって生成された出力電流又は出力電圧に応じた比較電圧と、前記第1基準電圧と、を比較する比較部と、前記比較部の比較結果に応じた論理値の前記制御信号を生成する制御信号生成部と、を有する。また、本発明にかかる半導体装置の制御方法は、制御信号を出力する制御部と、前記制御信号によりオンオフが制御されるスイッチ素子を有し、前記スイッチ素子に流れる電流に応じた出力電流又は出力電圧を生成する電源部と、を備えた半導体装置の制御方法であって、前記制御部では、演算処理部から基準電圧の情報を出力し、前記基準電圧情報を記憶し、記憶した情報に基づいて第1基準電圧を生成し、前記電源部によって生成された出力電流又は出力電圧に応じた比較電圧と、前記第1基準電圧と、を比較し、前記比較部の比較結果に応じた論理値の前記制御信号を生成する。上述のような回路構成により、出力電流又は出力電圧を目標値まで速やかに変化させることができる。本発明により、出力電流又は出力電圧を目標値まで速やかに変化させることが可能な半導体装置及びその制御方法を提供することができる。以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素動作ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等個数、数値、量、範囲等を含むについても同様である。実施の形態1図1は、本発明の実施の形態1にかかるスイッチング電源装置半導体装置の構成例を示す図である。本実施の形態にかかるスイッチング電源装置は、出力電流又は出力電圧を目標値まで線形的に変化させることができるため、従来よりも、出力電流又は出力電圧を目標値まで速やかに変化させることができることを特徴とする。以下、具体的に説明する。図1に示すスイッチング電源装置1は、入力電圧Viを制御信号に応じた電流Io又は電圧Voに変換して出力する電源部12と、電源部12の出力電流Io又は出力電圧Voに応じた周波数及びデューティ比の制御信号を出力する制御部11と、を備える。なお、図1には、スイッチング電源装置1の出力電流Io又は出力電圧Voが供給される負荷13も図示されている。電源部12電源部12は、入力電圧Viを制御信号に応じた電流Io又は電圧Voに変換して出力する部である。電源部12は、スイッチ素子121と、ダイオード122と、コイル123と、容量素子124と、抵抗素子125と、を有する。本実施の形態では、スイッチ素子121がPチャネルMOSトランジスタである場合を例に説明する。スイッチ素子121では、第1端子ソースが外部端子S1に接続され、第2端子ドレインがノードN1に接続され、制御端子ゲートに後述する制御部11からの制御信号が供給される。つまり、制御部11からの制御信号により、スイッチ素子121のオンオフが制御される。なお、外部端子S1には、外部から入力電圧Vi例えば、電源電圧VDDが供給される。ダイオード122は、接地電圧端子GNDとノードN1との間に設けられる。具体的には、ダイオード122のアノードは、接地電圧端子GNDに接続され、ダイオード122のカソードは、ノードN1に接続される。なお、接地電圧端子GNDには、電源から接地電圧GNDが供給されている。コイル123は、外部端子S2とノードN1との間に設けられる。具体的には、コイル123の一端は、外部端子S2に接続され、コイル123の他端は、ノードN1に接続される。なお、電源部12は、外部端子S2から外部負荷13に向けて電流Io又は電圧Voを出力する。容量素子124は、コイル123の一端外部端子S2側と抵抗素子125の一端外部端子S3側との間に設けられる。具体的には、容量素子124の一端は、コイル123の一端外部端子S2側に接続され、容量素子124の他端は、抵抗素子125の一端外部端子S3側に接続される。抵抗素子125は、外部端子S3と接地電圧端子GNDとの間に設けられる。具体的には、抵抗素子125の一端は、外部端子S3に接続され、抵抗素子125の他端は、接地電圧端子GNDに接続される。つまり、図1の例では、電源部12はいわゆるバックコンバータ降圧回路である。電源部12の外部において、外部端子S2と外部端子S3との間には、負荷13が設けられる。負荷13は、電源部12の外部端子S2から出力される電流Io又は電圧Voによって駆動される。そして、電源部12の外部端子S3には、電流Io負荷に流れる電流Ioが流れる。なお、本実施の形態では、負荷13が発光ダイオードLEDである場合を例に説明する。電源部12の基本動作としては、まず、スイッチ素子121がオンすることにより、外部端子S1からスイッチ素子121及びコイル123を介して外部端子S2負荷13側に向けて電流が流れる。このとき、コイル123には、電流エネルギーが蓄えられる。次に、スイッチ素子121がオフすることにより、外部端子S1からスイッチ素子121までの電流経路が遮断される。コイル123は、直前に流れていた電流の電流値を維持しようとして、蓄えた電流エネルギーを外部端子S2に向けて放出する。それにより、ダイオード122からコイル123を介して外部端子S2負荷13に向けて電流が流れる。このような動作を繰り返すことで、電源部12は、入力電圧Viを制御信号に応じた電流Io又は電圧Voに変換して出力する制御部11制御部11は、電源部12の出力電流Io又は出力電圧Voに応じた周波数及びデューティ比の制御信号を出力する部である。本実施の形態では、制御部11が、マイコンである場合を例に説明する。制御部11は、演算処理部以下、単にCPUと称す111と、基準電圧生成部112と、コンパレータ第1コンパレータ116と、制御信号生成部115と、その他の周辺回路114と、を有する。なお、コンパレータ116を比較部とも称する。CPU111CPU111は、外部から読み込んだプログラムや内部に記憶されたプログラムを実行する部である。CPU111は、バス少なくともアドレスバス及びデータバスを含む113を介して、基準電圧生成部112、制御信号生成部115及びその他の周辺回路114に接続されている。CPU111は、スイッチング電源装置1の出力電流Io又は出力電圧Voの目標値電流値に換算すると電流値Ia。以下同じに応じた基準電圧情報を、バス113を介して基準電圧生成部112に対して出力する。この基準電圧情報とは、目標値Iaを示す電流Ioに基づいて生成された電圧Vsと等しい電圧値の情報Vref0のことである。また、CPU111は、イネーブル信号を生成し、バス113を介して制御信号生成部115に対して出力する。基準電圧生成部112基準電圧生成部112は、CPU111からの基準電圧情報を記憶し、記憶した情報デジタル信号に応じた基準電圧Vref0アナログ信号を生成する部である。基準電圧生成部112は、記憶部1121と、DA変換回路1122と、を有する。記憶部1121は、例えばレジスタによって構成されており、CPU111からの基準電圧情報をクロック信号不図示に同期して取り込み記憶する。DA変換回路1122は、記憶部1121に記憶された情報デジタル信号をアナログ信号である基準電圧第1基準電圧Vref0に変換して出力する。図2は、基準電圧生成部112の具体的構成の一例を示す図である。図2に示す基準電圧生成部112において、DA変換回路2122は、電源電圧端子VDDと接地電圧端子GNDとの間に直列接続された複数の抵抗素子と、これら複数の抵抗素子間の複数のノードの電圧の何れかを、記憶部1121に記憶された情報デジタル信号に基づいて選択し、基準電圧Vref0として出力するセレクタと、を有する。コンパレータ116コンパレータ116は、抵抗素子125の一端外部端子S3側の電圧Vsと、基準電圧生成部112によって生成された基準電圧Vref0と、を比較する回路である。なお、電圧Vsは、負荷13に流れる電流Ioの電流値と、抵抗素子125の抵抗値と、に基づいて決定される。つまり、電圧Vsは、電流Ioに比例した電圧値を有する。電圧Vsは、比較電圧Vsとも称する。例えば、電圧Vsが基準電圧Vref0より大きい場合、コンパレータ116は、Hレベルの信号を出力する。一方、電圧Vsが基準電圧Vref0より小さい場合、コンパレータ116は、Lレベルの信号を出力する。制御信号生成部115制御信号生成部115は、コンパレータ116の比較結果に応じた論理値の制御信号を出力する部である。さらに、制御信号生成部115には、CPU111からのイネーブル信号が供給される。例えば、イネーブル信号がアクティブの場合、制御信号生成部115は、コンパレータ116の比較結果に応じた論理値の制御信号を出力する。一方、イネーブル信号がインアクティブの場合、制御信号生成部115は、コンパレータ116の比較結果に関わらず、電源部12のスイッチ素子121をオフする論理値の制御信号を出力する。イネーブル信号がアクティブの場合において、コンパレータ116の比較結果が、電圧Vsが基準電圧Vref0より大きいことを示す場合、制御信号生成部115は、スイッチ素子121をオフする論理値の制御信号を出力する。一方、イネーブル信号がアクティブの場合において、コンパレータ116の比較結果が、電圧Vsが基準電圧Vref0より小さいことを示す場合、制御信号生成部115は、スイッチ素子121をオンする論理値の制御信号を出力する。図3は、制御信号生成部115の具体的構成の一例を示す図である。図3に示す制御信号生成部115は、否定論理積回路以下、単にNAND回路と称す1151と、否定回路以下、単にINV回路1152と、を有する。NAND回路1151は、CPU111からのイネーブル信号と、コンパレータ116の比較結果をINV回路1152で反転させた信号と、の否定論理積を制御信号として出力する。例えば、イネーブル信号がアクティブHレベルの場合、NAND回路1151は、コンパレータ116の比較結果をそのまま制御信号として出力する。つまり、コンパレータ116の比較結果がHレベルの場合、NAND回路1151はHレベルの制御信号を出力する。それにより、スイッチ素子121はオフする。コンパレータ116の比較結果がLレベルの場合、NAND回路1151はLレベルの制御信号を出力する。それにより、スイッチ素子121はオンする。一方、イネーブル信号がインアクティブLレベルの場合、NAND回路1151は、コンパレータ116の比較結果に関わらず、Hレベルの制御信号を出力する。それにより、スイッチ素子121はオフする。スイッチング電源装置1の動作続いて、図1に示すスイッチング電源装置1の動作について、図4を用いて説明する。図4は、図1に示すスイッチング電源装置1の動作を示す波形図である。初期状態時刻t0では、CPU111は、インアクティブ以下、Lレベルのイネーブル信号を制御信号生成部115に出力している。そのため、制御信号生成部115は、コンパレータ116の比較結果に関わらず、スイッチ素子121をオフにする論理値以下、Hレベルの制御信号を出力している。スイッチ素子121がオフしているため、負荷13に出力電流Io又は出力電圧Voは供給されない。したがって、電圧Vsは、接地電圧レベル0Vを示している。次に、CPU111は、基準電圧情報を基準電圧生成部112に対して出力する時刻t1。基準電圧生成部112は、基準電圧情報を記憶し、記憶した情報に基づいて基準電圧Vref0を生成する。次に、負荷13を駆動するために、CPU111は、アクティブ以下、Hレベルのイネーブル信号を制御信号生成部115に対して出力する時刻t2。それにより、制御信号生成部115は、コンパレータ116の比較結果に応じた論理値の制御信号を出力し始める。時刻t2では、電圧Vsが基準電圧Vref0より低いため、コンパレータ116は、Lレベルの比較結果を出力する。それにより、制御信号生成部115は、Lレベルの制御信号を出力する。その結果、スイッチ素子121がオフからオンに切り替わり、出力電流Io又は出力電圧Voは上昇し始める。スイッチ素子121は、出力電流Io又は出力電圧Voが目標値電流値に換算すると電流値Iaに達するまで、オンする時刻t2~t3。そして、出力電流Io又は出力電圧Voが目標値Iaに達して電圧Vsが基準電圧Vref0より大きくなると時刻t3、コンパレータ116は、比較結果をLレベルからHレベルに切り替えて出力する。それにより、制御信号生成部115は、制御信号をLレベルからHレベルに切り替えて出力する。その結果、スイッチ素子121がオンからオフに切り替わり、出力電流Io又は出力電圧Voは下降し始める。出力電流Io又は出力電圧Voが目標値Iaに達して電圧Vsが基準電圧Vref0より小さくなると時刻t4、コンパレータ116は、比較結果をHレベルからLレベルに切り替えて出力する。それにより、制御信号生成部115は、制御信号をHレベルからLレベルに切り替えて出力する。その結果、スイッチ素子121がオフからオンに切り替わり、出力電流Io又は出力電圧Voは上昇し始める。このような動作を繰り返すことで、スイッチング電源装置1は、出力電流Io又は出力電圧Voを目標値Iaまで変化させ、安定させることができる。なお、実際の動作では、時刻t3から時刻t4までの間隔、出力電流Ioの目標値Iaからのずれは、コンパレータ116や制御信号生成部115等のディレイ、スイッチ素子121のオンオフ速度、入力電圧、負荷変動などによって決定する。ここで、図4でも明らかなように、スイッチング電源装置1は、出力電流Ioの値が目標値Iaと大きな差がある場合でも、スイッチ素子121をオンし続けることにより、当該出力電流Ioを目標値Iaまで線形的に速やかに変化させることができる。より具体的には、スイッチング電源装置1は、出力電流Ioの値が目標値Iaと大きな差がある場合でも、スイッチ素子121をオンし続けることにより、出力電流Ioを受動回路の定数で決まる最大の傾斜角{Vi-Vo/L}×tで速やかに変化上昇させることができる。なお、Lはコイル123のインダクタンスを示し、tは時間を示す。このように、本実施の形態にかかるスイッチング電源装置1は、出力電流Io又は出力電圧Voを目標値まで線形的に変化させることができるため、従来よりも、出力電流Io又は出力電圧Voを目標値まで速やかに変化させることができる。一例として、目標値がIa1に設定された出力電流Ioの波形と、目標値がIa2Ia1>Ia2に設定された出力電流Ioの波形と、を図5に示しておく。なお、出力電流Io又は出力電圧Voの目標値Iaを変更する場合には、CPU111が、新たな目標値に関する基準電圧情報を、一度だけ基準電圧生成部112に出力すれば良い。また、本実施の形態にかかるスイッチング電源装置1では、CPU111は、目標値に関する基準電圧情報を一度だけ出力し、かつ、起動/停止を制御するイネーブル信号を出力するだけで良い。つまり、CPU111は、出力電流Io又は出力電圧Voの生成に関するそれ以外の制御に関与しない。出力電流Io又は出力電圧Voを精度良く安定させることを目的としてCPU111の制御を高速化する必要が無いため、CPU111によって消費される電力が抑制される。また、原理的に負荷13を過電流等から保護することも可能である。本願発明と従来技術との比較図6は、本発明にかかるスイッチング電源装置1、及び、特許文献1に開示されたスイッチング電源装置、のそれぞれの動作を示す波形図である。つまり、図6に示す波形図は、図4に示す波形図に、従来技術の波形図を追加したものである。特許文献1に開示されたスイッチング電源装置では、比較回路が、出力電圧に基づいて生成された平滑化電圧と、のこぎり波電圧と、を比較してスイッチング素子の駆動パルス幅を決定している。そのため、スイッチング素子は、のこぎり波電圧と同じ周波数でオンオフしているものと考えられる。したがって、図6からも明らかなように、このスイッチング電源装置は、出力電流Ioの値が目標値Iaと大きな差がある場合でも、スイッチング素子をのこぎり波電圧と同じ周波数でオンオフしながら、当該出力電流Ioを目標値まで変化させる必要がある。つまり、このスイッチング電源装置では、出力電流Ioの値が目標値Iaと大きな差がある場合でも、当該出力電流Ioを目標値まで線形的に変化させることができない。そのため、このスイッチング電源装置では、出力電流Ioを目標値まで速やかに変化させることができない。一方、本発明にかかるスイッチング電源装置1は、出力電流Ioの値が目標値Iaと大きな差がある場合でも、スイッチ素子121をオンし続けることにより、当該出力電流Ioを目標値Iaまで線形的に速やかに変化させることができる。図21は、特許文献1に開示されたスイッチング電源装置の一部を示す図である。図21に示すように、このスイッチング電源装置では、A/D変換回路701が出力電圧Voutをデジタル値に変換し、制御パルス発生手段702がこのデジタル値から所定の制御パルス電圧Vaを生成し、パルス平滑化回路703が制御パルス電圧Vaを平滑化した平滑化電圧Vxを出力する。そのため、出力電圧Voutから平滑化電圧Vxが生成されるまでに比較的長い時間を要する。出力電圧を高速に立ち上げるためには、駆動パルスVgを生成するための平滑化電圧Vxを高速に立ち上げる必要があるが、仮に、スイッチング周期1周期で立ち上げを行う場合、のこぎり波電圧Vyの周波数が500KHzである場合、2us以内に、A/D変換回路701による変換、制御パルス発生手段702による制御パルス電圧Vaの生成、及び、パルス平滑化回路703による平滑化、が実行されなければならない。特許文献1に開示されたスイッチング電源装置の場合、オンデューティの分解能を向上させるために、平滑化の時定数をある程度確保する必要があると考えられる。したがって、このスイッチング電源装置では、通常のアナログのフィードバック方式の場合と同様に、比較的緩やかに平滑化電圧Vxが変化していくものと考えられる。このことからも、このスイッチング電源装置は、出力電流Ioの値が目標値Iaと大きな差がある場合でも、スイッチング素子をのこぎり波電圧と同じ周波数でオンオフしながら、比較的緩やかに、当該出力電流Ioを目標値まで変化させることが推測できる。実施の形態2図7は、本発明の実施の形態2にかかるスイッチング電源装置2の構成例を示す図である。図7に示すスイッチング電源装置2では、図1に示すスイッチング電源装置1と比較して、基準電圧の数が異なる。以下、具体的に説明する。図7に示すスイッチング電源装置2は、電源部22と、制御部21と、を備える。図7には、負荷23も図示されている。電源部22、制御部21及び負荷23は、それぞれ、図1の電源部12、制御部11及び負荷13に対応する。電源部22電源部22は、図1に示す電源部12と同じ回路構成である。なお、電源部22に設けられたスイッチ素子221、ダイオード222、コイル223、容量素子224及び抵抗素子225は、それぞれ、電源部12に設けられたスイッチ素子121、ダイオード122、コイル123、容量素子124及び抵抗素子125に対応する。また、負荷23も、図1に示す負荷13と同じ回路構成である。制御部21制御部21は、CPU211と、基準電圧生成部212と、コンパレータ第1コンパレータ216と、コンパレータ第2コンパレータ217と、制御信号生成部215と、その他の周辺回路214と、を有する。CPU211は、図1のCPU111に対応する。基準電圧生成部212は、図1の基準電圧生成部112に対応する。コンパレータ216,217は、図1のコンパレータ116に対応する。制御信号生成部215は、図1の制御信号生成部115に対応する。周辺回路214は、図1の周辺回路114に対応する。バス213は、図1のバス113に対応する。なお、コンパレータ216とコンパレータ217とにより比較部とも称する。CPU211CPU211は、外部から読み込んだプログラムや内部に記憶されたプログラムを実行する部である。CPU211は、バス213を介して、基準電圧生成部212、制御信号生成部215及びその他の周辺回路214に接続されている。CPU211は、スイッチング電源装置2の出力電流Io又は出力電圧Voの目標値電流値に換算すると電流値Ia。以下同じに応じた2つの基準電圧情報を、バス213を介して基準電圧生成部212に対して出力する。この2つの基準電圧情報とは、目標値Iaを示す電流Ioに基づいて生成された電圧Vsの下限値及び上限値の情報Vref1,Vref2である。なお、Vref1<Vref2である。また、CPU211は、イネーブル信号を生成し、バス213を介して制御信号生成部215に対して出力する。基準電圧生成部212基準電圧生成部212は、CPU211からの2つの基準電圧情報を記憶し、記憶した情報デジタル信号に応じた基準電圧Vref1,Vref2アナログ信号を生成する部である。基準電圧生成部212は、記憶部2121,2123と、DA変換回路2122,2124と、を有する。記憶部2121は、一方の基準電圧情報をクロック信号不図示に同期して取り込み記憶する。記憶部2123は、他方の基準電圧情報をクロック信号不図示に同期して取り込み記憶する。DA変換回路2122は、記憶部2121に記憶された情報デジタル信号をアナログ信号である基準電圧第1基準電圧Vref1に変換して出力する。DA変換回路2124は、記憶部2123に記憶された情報デジタル信号をアナログ信号である基準電圧第2基準電圧Vref2に変換して出力する。図8は、基準電圧生成部212の具体的構成の一例を示す図である。図8に示す基準電圧生成部212において、DA変換回路2122は、電源電圧端子VDDと接地電圧端子GNDとの間に直列接続された複数の抵抗素子と、これら複数の抵抗素子間の複数のノードの電圧の何れかを、記憶部2121に記憶された情報デジタル信号に基づいて選択し、基準電圧Vref1として出力するセレクタと、を有する。また、DA変換回路2124は、同じく、電源電圧端子VDDと接地電圧端子GNDとの間に直列接続された複数の抵抗素子と、これら複数の抵抗素子間の複数のノードの電圧の何れかを、記憶部2123に記憶された情報デジタル信号に基づいて選択し、基準電圧Vref2として出力するセレクタと、を有する。コンパレータ216,217コンパレータ216は、電圧Vsと基準電圧Vref1とを比較する回路である。例えば、電圧Vsが基準電圧Vref1以上である場合、コンパレータ216は、Hレベルの信号を出力する。一方、電圧Vsが基準電圧Vref1より小さい場合、コンパレータ216は、Lレベルの信号を出力する。このようにして、コンパレータ216は、電圧Vsが下限値Vref1を下回っていないかを判定している。コンパレータ217は、電圧Vsと基準電圧Vref2とを比較する回路である。例えば、電圧Vsが基準電圧Vref2より大きい場合、コンパレータ217は、Hレベルの信号を出力する。一方、電圧Vsが基準電圧Vref2以下である場合、コンパレータ217は、Lレベルの信号を出力する。このようにして、コンパレータ217は、電圧Vsが上限値Vref2を上回っていないかを判定している。要するに、コンパレータ216,217即ち、比較部は、電圧Vsが基準電圧Vref1,Vref2の範囲内であるか否かを判定している。制御信号生成部215制御信号生成部215は、コンパレータ216,217の比較結果に応じた論理値の制御信号を出力する部である。さらに、制御信号生成部215には、CPU211からのイネーブル信号が供給される。例えば、イネーブル信号がアクティブの場合、制御信号生成部215は、コンパレータ216,217のそれぞれの比較結果に応じた論理値の制御信号を出力する。一方、イネーブル信号がインアクティブの場合、制御信号生成部215は、コンパレータ216の比較結果に関わらず、電源部22のスイッチ素子221をオフする論理値の制御信号を出力する。イネーブル信号がアクティブの場合において、コンパレータ216の比較結果が、電圧Vsが基準電圧Vref1より小さいことを示す場合即ち、電圧Vsが下限値を下回っている場合、制御信号生成部215は、スイッチ素子221をオンする論理値の制御信号を出力する。一方、イネーブル信号がアクティブの場合において、コンパレータ217の比較結果が、電圧Vsが基準電圧Vref2より大きいことを示す場合即ち、電圧Vsが上限値を上回っている場合、制御信号生成部215は、スイッチ素子221をオフする論理値の制御信号を出力する。図9は、制御信号生成部215の具体的構成の一例を示す図である。図9に示す制御信号生成部215は、NAND回路2151と、ラッチ回路2153と、INV回路2154と、を有する。ラッチ回路2153では、セット端子Sに、コンパレータ216の比較結果をINV回路2154で反転させた信号が入力され、リセット端子Rに、コンパレータ217の比較結果が入力され、出力端子Qから出力信号が出力される。ラッチ回路2153は、コンパレータ216の比較結果の立ち下がりHレベルからLレベルの変化に同期して、Hレベルの信号を出力し、コンパレータ217の比較結果の立ち上がりLレベルからHレベルの変化に同期して、Lレベルの信号を出力する。NAND回路2151は、CPU211からのイネーブル信号と、ラッチ回路2153の出力信号と、の否定論理積を制御信号として出力する。例えば、イネーブル信号がアクティブHレベルの場合、NAND回路2151は、ラッチ回路2153の出力信号を反転させた信号を制御信号として出力する。つまり、コンパレータ216の比較結果が立ち下がると、ラッチ回路2153からHレベルの信号が出力されるため、NAND回路2151はLレベルの制御信号を出力する。それにより、スイッチ素子221はオンする。コンパレータ217の比較結果が立ち上がると、ラッチ回路2153からLレベルの信号が出力されるため、NAND回路2151はHレベルの制御信号を出力する。それにより、スイッチ素子221はオフする。一方、イネーブル信号がインアクティブLレベルの場合、NAND回路2151は、コンパレータ216,217の比較結果に関わらず、Hレベルの制御信号を出力する。それにより、スイッチ素子221はオフする。スイッチング電源装置2の動作続いて、図7に示すスイッチング電源装置2の動作について、図10を用いて説明する。図10は、図7に示すスイッチング電源装置2の動作を示す波形図である。初期状態時刻t0では、CPU211は、インアクティブ以下、Lレベルのイネーブル信号を制御信号生成部215に出力している。そのため、制御信号生成部215は、コンパレータ216,217の比較結果に関わらず、スイッチ素子221をオフにする論理値以下、Hレベルの制御信号を出力している。スイッチ素子221がオフしているため、負荷23に出力電流Io又は出力電圧Voは供給されない。したがって、電圧Vsは、接地電圧レベル0Vを示している。次に、CPU211は、2つの基準電圧情報を基準電圧生成部212に対して出力する時刻t1。基準電圧生成部212は、2つの基準電圧情報を記憶し、記憶した情報に基づいて基準電圧Vref1,Vref2を生成する。次に、負荷23を駆動するために、CPU211は、アクティブ以下、Hレベルのイネーブル信号を制御信号生成部215に対して出力する時刻t2。それにより、制御信号生成部215は、コンパレータ216,217の比較結果に応じた論理値の制御信号を出力し始める。時刻t2では、電圧Vsが基準電圧Vref1より低いため、コンパレータ216は、Lレベルの比較結果を出力する。このとき、コンパレータ217もLレベルの比較結果を出力する。それにより、制御信号生成部215は、Lレベルの制御信号を出力する。その結果、スイッチ素子221がオフからオンに切り替わり、出力電流Io又は出力電圧Voは上昇し始める。スイッチ素子221は、出力電流Io又は出力電圧Voが目標値電流値に換算すると電流値Iaより大きくなるまでオンする時刻t2~t3。出力電流Io又は出力電圧Voが目標値Iaより大きくなり、電圧Vsが上限値Vref2に達すると時刻t3、コンパレータ217は、比較結果をLレベルからHレベルに切り替えて出力する。このとき、コンパレータ216はすでに比較結果をLレベルからHレベルに切り替えて出力している。それにより、制御信号生成部215は、制御信号をLレベルからHレベルに切り替えて出力する。その結果、スイッチ素子221がオンからオフに切り替わり、出力電流Io又は出力電圧Voは下降し始める。出力電流Io又は出力電圧Voが目標値Iaより小さくなり、電圧Vsが下限値Vref1に達すると時刻t4、コンパレータ216は、比較結果をHレベルからLレベルに切り替えて出力する。それにより、制御信号生成部215は、制御信号をHレベルからLレベルに切り替えて出力する。その結果、スイッチ素子221がオフからオンに切り替わり、出力電流Io又は出力電圧Voは上昇し始める。このような動作を繰り返すことで、スイッチング電源装置2は、出力電流Io又は出力電圧Voの平均値を目標値Iaまで変化させ、安定させることができる。なお、入力電圧、負荷、コンパレータのディレイ、及び、スイッチ素子のオンオフ速度が動作中に変化しなければ、下限値Vref1と上限値Vref2の中間値が目標値Iaと一致する。このように、本実施の形態にかかるスイッチング電源装置2は、実施の形態1の場合と同等の効果を奏することができる。さらに、本実施の形態にかかるスイッチング電源装置2は、以下に示すような有利な効果がある。図1に示すスイッチング電源装置1は、電圧Vsを1つの基準電圧Vref0に近づける制御を行っていた。この構成では、入力電圧や負荷が変動した場合、電圧Vsが基準電圧Vref0から大きく乖離してしまう可能性がある。一方、図7に示すスイッチング電源装置2は、電圧Vsを2つの基準電圧Vref1,Vref2の範囲内に収める制御を行っている。そのため、電圧Vsは、スイッチ素子のディレイ等を考慮しなければ、基準電圧Vref1,Vref2の平均値から、上限値Vref2及び下限値Vref1までしか乖離しない。したがって、図7に示すスイッチング電源装置1は、出力電流Io又は出力電圧Voをより安定させることができる。ただし、図1に示すスイッチング電源装置1は、コンパレータ116を一つ備えればよいため、回路規模の増大を抑制できる。さらに、本実施の形態にかかるスイッチング電源装置2は、波形の傾きと基準電圧Vref1、Vref2で決まるスイッチ素子のオンオフの周波数を制御することができる。本願発明と従来技術との比較図11は、本発明にかかるスイッチング電源装置2、及び、特許文献1に開示されたスイッチング電源装置、のそれぞれの動作を示す波形図である。つまり、図11に示す波形図は、図10に示す波形図に、従来技術の波形図を追加したものである。具体的内容については、図6を用いて既に述べているため、その説明を省略する。実施の形態3図12は、本発明の実施の形態3にかかるスイッチング電源装置3の構成例を示す図である。図12に示すスイッチング電源装置3では、図7に示すスイッチング電源装置2と比較して、基準電圧Vref1,Vref2と、電圧Vsと、のそれぞれ比較を一つのコンパレータで行っている点が異なる。以下、具体的に説明する。図12に示すスイッチング電源装置3は、電源部32と、制御部31と、を備える。図12には、負荷33も図示されている。電源部32、制御部31及び負荷33は、それぞれ、図7の電源部22、制御部21及び負荷23に対応する。電源部32電源部32は、図7に示す電源部22と同じ回路構成である。なお、電源部32に設けられたスイッチ素子321、ダイオード322、コイル323、容量素子324及び抵抗素子325は、それぞれ、電源部22に設けられたスイッチ素子221、ダイオード222、コイル223、容量素子224及び抵抗素子225に対応する。また、負荷33も、図7に示す負荷23と同じ回路構成である。制御部31制御部31は、CPU311と、基準電圧生成部312と、コンパレータ316と、制御信号生成部315と、その他の周辺回路314と、を有する。CPU311は、図7のCPU211に対応する。基準電圧生成部312は、図7の基準電圧生成部212に対応する。コンパレータ316は、図7のコンパレータ216,217に対応する。制御信号生成部315は、図7の制御信号生成部215に対応する。周辺回路314は、図7の周辺回路214に対応する。バス313は、図7のバス213に対応する。CPU311CPU311、バス313及び周辺回路314は、それぞれ、図7に示すCPU211、バス213及び周辺回路214と同じ構成であるため、説明を省略する。基準電圧生成部312基準電圧生成部312は、CPU311からの2つの基準電圧情報を記憶し、記憶した情報デジタル信号に応じた基準電圧Vref1,Vref2アナログ信号を生成する。そして、基準電圧生成部312は、生成した基準電圧Vref1,Vref2を、後述する切替信号に基づいて選択的に出力する。基準電圧生成部312は、記憶部3121,3123と、DA変換回路3122,3124と、セレクタ3125と、を有する。記憶部3121,3123及びDA変換回路3122,3124は、それぞれ、記憶部2121,2123及びDA変換回路2122,2124と同じ回路構成であるため、説明を省略する。セレクタ3125は、基準電圧Vref1,Vref2を、後述する切替信号に基づいて選択的に出力する。例えば、切替信号がLレベルの場合、セレクタ3125は、電圧Vsの下限値である基準電圧Vref1を選択して出力する。一方、切替信号がHレベルの場合、セレクタ3125は、電圧Vsの上限値である基準電圧Vref2を選択して出力する。コンパレータ316コンパレータ316は、電圧Vsと、基準電圧生成部312から選択出力された基準電圧Vref1,Vref2の何れかと、を比較する回路である。例えば、電圧Vsが基準電圧Vref1,Vref2の何れかより大きい場合、コンパレータ316は、Hレベルの信号を出力する。一方、電圧Vsが基準電圧Vref1,Vref2の何れかより小さい場合、コンパレータ316は、Lレベルの信号を出力する。詳しくは後述するが、結果的に、コンパレータ316は、電圧Vsが基準電圧Vref1,Vref2の範囲内であるか否かを判定している。制御信号生成部315制御信号生成部315は、コンパレータ316の比較結果に応じた論理値の制御信号及び切替信号を出力する部である。さらに、制御信号生成部315には、CPU311からのイネーブル信号が供給される。例えば、イネーブル信号がアクティブの場合、制御信号生成部315は、コンパレータ316の比較結果に応じた論理値の制御信号及び切替信号を出力する。一方、イネーブル信号がインアクティブの場合、制御信号生成部315は、コンパレータ316の比較結果に関わらず、電源部32のスイッチ素子321をオフする論理値の制御信号を出力する。イネーブル信号がアクティブの場合において、コンパレータ316の比較結果が、電圧Vsが基準電圧Vref1より小さいことを示す場合、制御信号生成部315は、スイッチ素子321をオンする論理値の制御信号と、基準電圧生成部312から基準電圧Vref2が選択出力される論理値の切替信号と、を出力する。一方、イネーブル信号がアクティブの場合において、コンパレータ316の比較結果が、電圧Vsが基準電圧Vref2より大きいことを示す場合、制御信号生成部315は、スイッチ素子321をオフする論理値の制御信号と、基準電圧生成部312から基準電圧Vref1が選択出力される論理値の切替信号と、を出力する。図13は、制御信号生成部315の具体的構成の一例を示す図である。図13に示す制御信号生成部315は、NAND回路3151と、ラッチ回路3153と、論理積回路以下、単にAND回路と称す3154,3155と、INV回路3156,3157と、を有する。AND回路3155は、コンパレータ316の比較結果と、ラッチ回路3153の出力と、の論理積を出力する。AND回路3154は、コンパレータ316の比較結果をINV回路3157で反転させた信号と、ラッチ回路3153の出力をINV回路3156で反転させた信号と、の論理積を出力する。ラッチ回路3153では、セット端子Sに、AND回路3154の出力が入力され、リセット端子Rに、AND回路3155の出力が入力され、出力端子Qから出力信号が出力される。なお、ラッチ回路3153の出力は、切替信号として用いられる。NAND回路3151は、CPU311からのイネーブル信号と、ラッチ回路3153の出力信号と、の否定論理積を制御信号として出力する。例えば、イネーブル信号がアクティブHレベルの場合、NAND回路3151は、ラッチ回路3153の出力信号を反転させた信号を制御信号として出力する。このとき、ラッチ回路3153は、当該出力信号を切替信号として出力する。具体的には、切替信号がLレベルの場合において即ち、コンパレータ316が電圧Vsと基準電圧Vref1とを比較している場合において、コンパレータ316の比較結果が立ち下がると、ラッチ回路3153からHレベルの信号が出力されるため、NAND回路3151はLレベルの制御信号を出力する。それにより、スイッチ素子321はオンする。このとき、切替信号はLレベルからHレベルに切り替わる。切替信号がHレベルの場合において即ち、コンパレータ316が電圧Vsと基準電圧Vref2とを比較している場合において、コンパレータ316の比較結果が立ち上がると、ラッチ回路3153からLレベルの信号が出力されるため、NAND回路3151はHレベルの制御信号を出力する。それにより、スイッチ素子321はオフする。このとき、切替信号はHレベルからLレベルに切り替わる。一方、イネーブル信号がインアクティブLレベルの場合、NAND回路3151は、コンパレータ316の比較結果に関わらず、Hレベルの制御信号を出力する。それにより、スイッチ素子321はオフする。スイッチング電源装置3の動作続いて、図12に示すスイッチング電源装置3の動作について、図10を参照して説明する。なお、図10は、図7に示すスイッチング電源装置2の動作を示す波形図であるが、基本的な動作は同じであるため参照している。初期状態時刻t0では、CPU311は、インアクティブ以下、Lレベルのイネーブル信号を制御信号生成部315に出力している。そのため、制御信号生成部315は、コンパレータ316の比較結果に関わらず、スイッチ素子321をオフにする論理値以下、Hレベルの制御信号を出力している。スイッチ素子321がオフしているため、負荷33に出力電流Io又は出力電圧Voは供給されない。したがって、電圧Vsは、接地電圧レベル0Vを示している。次に、CPU311は、2つの基準電圧情報を基準電圧生成部312に対して出力する時刻t1。基準電圧生成部312は、2つ基準電圧情報を記憶し、記憶した情報に基づいて基準電圧Vref1,Vref2を生成した後、切替信号に基づいて選択された何れか一方の基準電圧をコンパレータ316に対して出力する。ここでは、切替信号がLレベルであるため、基準電圧生成部312は、基準電圧Vref1下限値を選択出力する。次に、負荷33を駆動するために、CPU311は、アクティブ以下、Hレベルのイネーブル信号を制御信号生成部315に対して出力する時刻t2。それにより、制御信号生成部315は、コンパレータ316の比較結果に応じた論理値の制御信号を出力し始める。時刻t2では、電圧Vsが基準電圧Vref1より低いため、コンパレータ316は、Lレベルの比較結果を出力する。それにより、制御信号生成部315は、Lレベルの制御信号を出力する。その結果、スイッチ素子321がオフからオンに切り替わり、出力電流Io又は出力電圧Voは上昇し始める。なお、このとき、切替信号はLレベルからHレベルに切り替わるため、基準電圧生成部312は、基準電圧Vref2上限値を選択出力する。スイッチ素子321は、出力電流Io又は出力電圧Voが目標値電流値に換算すると電流値Iaより大きくなるまでオンする時刻t2~t3。出力電流Io又は出力電圧Voが目標値Iaより大きくなり、電圧Vsが上限値Vref2に達すると時刻t3、コンパレータ316は、比較結果をLレベルからHレベルに切り替えて出力する。それにより、制御信号生成部315は、制御信号をLレベルからHレベルに切り替えて出力する。その結果、スイッチ素子321がオンからオフに切り替わり、出力電流Io又は出力電圧Voは下降し始める。なお、このとき、切替信号はHレベルからLレベルに切り替わるため、基準電圧生成部312は、基準電圧Vref1下限値を選択出力する。出力電流Io又は出力電圧Voが目標値Iaより小さくなり、電圧Vsが下限値Vref1に達すると時刻t4、コンパレータ316は、比較結果をHレベルからLレベルに切り替えて出力する。それにより、制御信号生成部315は、制御信号をHレベルからLレベルに切り替えて出力する。その結果、スイッチ素子321がオフからオンに切り替わり、出力電流Io又は出力電圧Voは上昇し始める。なお、このとき、切替信号はLレベルからHレベルに切り替わるため、基準電圧生成部312は、基準電圧Vref2上限値を選択出力する。このような動作を繰り返すことで、スイッチング電源装置3は、出力電流Io又は出力電圧Voの平均値を目標値Iaまで変化させ、安定させることができる。このように、本実施の形態にかかるスイッチング電源装置3は、実施の形態2の場合と同等の効果を奏することができる。さらに、本実施の形態にかかるスイッチング電源装置3は、基準電圧Vref1,Vref2と、電圧Vsと、の比較を一つのコンパレータで行っているため、回路規模の増大を抑制することができる。スイッチング電源装置3の変形例図14は、図12に示すスイッチング電源装置3の変形例をスイッチング電源装置3aとして示す図である。図14に示すスイッチング電源装置3aでは、図12に示すスイッチング電源装置3と比較して、基準電圧生成部の構成が異なる。スイッチング電源装置3aは、制御部31aにおいて、基準電圧生成部312に代えて、基準電圧生成部312aを有する。スイッチング電源装置3aのその他の回路構成及び動作は、図12に示すスイッチング電源装置3と同じであるため、以下では、基準電圧生成部312aについてのみ説明する。基準電圧生成部312aは、記憶部3121,3123と、セレクタ3126と、DA変換回路3127と、を有する。セレクタ3126は、記憶部3121,3123に記憶された情報基準電圧情報を、切替信号に基づいて選択的に出力する。例えば、切替信号がLレベルの場合、セレクタ3126は、基準電圧Vref1の情報を選択して出力する。一方、切替信号がHレベルの場合、セレクタ3126は、基準電圧Vref2の情報を選択して出力する。そして、DA変換回路3127は、セレクタ3126から出力された基準電圧情報デジタル信号に応じた基準電圧アナログ信号を出力する。このような回路構成により、DA変換回路を一つにすることができるため、回路規模の増大をさらに抑制することができる。実施の形態4図15は、本発明の実施の形態4にかかるスイッチング電源装置4の構成例を示す図である。図15に示すスイッチング電源装置4は、図7に示すスイッチング電源装置2と比較して、タイマをさらに備える。以下、具体的に説明する。図15に示すスイッチング電源装置4は、電源部42と、制御部41と、を備える。図15には、負荷43も図示されている。電源部42、制御部41及び負荷43は、それぞれ、図7の電源部22、制御部21及び負荷23に対応する。電源部42電源部42は、図7に示す電源部22と同じ回路構成である。なお、電源部42に設けられたスイッチ素子421、ダイオード422、コイル423、容量素子424及び抵抗素子425は、それぞれ、図7に示すスイッチ素子221、ダイオード222、コイル223、容量素子224及び抵抗素子225に対応する。また、負荷43も、図7に示す負荷23と同じ回路構成である。制御部41制御部41は、タイマ418が追加される以外は、図7に示す制御部21と同じ回路構成である。なお、CPU411、基準電圧生成部412、コンパレータ416,417、制御信号生成部415、バス413及び周辺回路414は、それぞれ、図7に示すCPU211、基準電圧生成部212、コンパレータ216,217、制御信号生成部215、バス213及び周辺回路214に対応する。タイマ418は、CPU411からバス413を介して与えられた設定値に応じた周波数及びデューティ比のパルス信号を生成し、CPU411からのイネーブル信号に代えて制御信号生成部415に対して出力する。図7に示すスイッチング電源装置2は、LED負荷に流れる電流を直流的に制御することにより、当該LEDの明るさを調整していた。即ち、図7に示すスイッチング電源装置2は、電流調光を行っていた。一方、図15に示すスイッチング電源装置4は、タイマ418のパルス信号を用いて、LED負荷への電流の供給、遮断を高速に繰り返すことにより、当該LEDの明るさを調整する。即ち、図15に示すスイッチング電源装置4は、PWM調光を行う。図16は、タイマ418の具体的構成の一例を示す図である。図16に示すタイマ418は、カウンタ4181と、コンパレータ4182,4183と、レジスタ4184,4185と、出力回路4186と、を有する。カウンタ4181は、クロック信号に同期してカウント値を一つずつアップさせる。レジスタ4184は、CPU411から与えられたデューティ比の情報設定値を記憶する。レジスタ4185は、CPU411から与えられた周波数の情報設定値を記憶する。コンパレータ4182は、カウンタ4181のカウント値と、レジスタ4184に記憶されたデューティ比の情報設定値と、を比較する。コンパレータ4183は、カウンタ4181のカウント値と、レジスタ4185に記憶された周波数の情報設定値と、を比較する。そして、出力回路4186は、コンパレータ4182,4183のそれぞれの比較結果に基づいて、所望の周波数及びデューティ比のパルス信号を出力する。本実施の形態にかかるスイッチング電源装置4の場合でも、実施の形態2の場合と同等の効果を奏することができる。なお、当然ながら、タイマによるPWM調光は、図1に示すスイッチング電源装置1等に対しても適用可能である。実施の形態5図17は、本発明の実施の形態5にかかるスイッチング電源装置5の構成例を示す図である。図17に示すスイッチング電源装置5では、図7に示すスイッチング電源装置2と比較して、負荷にかかる電圧をCPUにフィードバックしている点が異なる。以下、具体的に説明する。図17に示すスイッチング電源装置5は、電源部52と、制御部51と、を備える。図17には、負荷53も図示されている。電源部52、制御部51及び負荷53は、それぞれ、図7の電源部22、制御部21及び負荷23に対応する。電源部52電源部52は、抵抗素子526,527が追加される以外は、図7に示す電源部22と同じ回路構成である。なお、電源部52に設けられたスイッチ素子521、ダイオード522、コイル523、容量素子524及び抵抗素子525は、それぞれ、電源部22に設けられたスイッチ素子221、ダイオード222、コイル223、容量素子224及び抵抗素子225に対応する。また、負荷53も、図7に示す負荷23と同じ回路構成である。抵抗素子526,527は、コイル523の一端外部端子S2側と接地電圧端子GNDとの間に直列に設けられる。抵抗素子526,527間のノードの電圧は、負荷であるLEDの製造ばらつき等に応じて変動する。制御部51制御部51は、AD変換回路518が追加される以外は、図7に示す制御部21と同じ回路構成である。なお、CPU511、基準電圧生成部512、コンパレータ516,517、制御信号生成部515、バス513及び周辺回路514は、それぞれ、図7に示すCPU211、基準電圧生成部212、コンパレータ216,217、制御信号生成部215、バス213及び周辺回路214に対応する。AD変換回路518は、抵抗素子526,527間のノードの電圧アナログ信号をデジタル信号に変換して出力する。このデジタル信号は、バス513を介してCPU511に供給される。CPU511は、例えば、このデジタル信号に基づいて、負荷であるLEDの製造ばらつきを判定し、それに応じた基準電圧情報を出力する。それにより、製造ばらつきに関わらずLEDの明るさを一定に保つこと等ができる。なお、さらに出力電流IoをCPU511にフィードバックする構成としても良い。実施の形態6図18は、本発明の実施の形態6にかかるスイッチング電源装置6の構成例を示す図である。図18に示すスイッチング電源装置6は、図1に示すスイッチング電源装置1と比較して、タイマパルス出力部618及び比較結果検出部619をさらに備える。以下、具体的に説明する。図18に示すスイッチング電源装置6は、電源部62と、制御部61と、を備える。図18には、負荷63も図示されている。電源部62、制御部61及び負荷63は、それぞれ、図1の電源部12、制御部11及び負荷13に対応する。電源部62電源部62は、図1に示す電源部12と同じ回路構成である。なお、電源部62に設けられたスイッチ素子621、ダイオード622、コイル623、容量素子624及び抵抗素子625は、それぞれ、図1に示すスイッチ素子121、ダイオード122、コイル123、容量素子124及び抵抗素子125に対応する。また、負荷63も、図1に示す負荷13と同じ回路構成である。制御部61制御部61は、CPU611と、基準電圧生成部612と、コンパレータ616と、制御信号生成部615と、周辺回路614と、タイマ618と、比較結果検出部619と、を有する。CPU611、基準電圧生成部612、コンパレータ616及び周辺回路614は、それぞれ、図1に示すCPU111、基準電圧生成部112、コンパレータ116及び周辺回路114と同じ回路構成である。制御信号生成部615制御信号生成部615は、図1の制御信号生成部115に対応する。本実施の形態では、制御信号生成部615は、フリップフロップ以下、単にDFFと称す6151を有する。DFF6151では、入力端子Dに、コンパレータ616の比較結果が入力され、クロック端子CLKに、後述するワンショットパルス生成部6185からのワンショットパルス信号が入力され、出力端子Qから制御信号が出力される。比較結果検出部619比較結果検出部619は、コンパレータ616の比較結果が変化したことを検出する部である。具体的には、比較結果検出部619は、コンパレータ616の比較結果がHレベルからLレベル又はLレベルからHレベルに変化したことに同期して、所定のパルス幅のトリガ信号ワンショットパルス信号を出力する。タイマ618タイマ618は、カウンタ6181と、コンパレータ6182と、レジスタ6183と、カウンタ制御部6184と、ワンショットパルス生成部6185と、を有する。カウンタ制御部6184は、比較結果検出部619の検出結果に基づき、カウンタ6184のカウントアップ動作を開始させるための制御信号を出力する。具体的には、カウンタ制御部6184は、コンパレータ616の比較結果が変化したことに同期して、カウンタ6184のカウントアップ動作を開始させるための制御信号を出力する。なお、カウンタ6184のカウント値は、レジスタ6182の設定値後述に達すると0にリセットされる。レジスタ6183は、CPU611から与えられた設定値を記憶する。なお、この設定値は、出力電流Io又は出力電圧Voの上限値及び下限値を決定するものである。コンパレータ6182は、カウンタ6181のカウント値と、レジスタ6183に記憶された設定値と、を比較する。ワンショットパルス生成部6185は、コンパレータ6182の比較結果に基づいて、ワンショットパルス信号を出力する。具体的には、ワンショットパルス生成部6185は、カウンタ6181のカウント値と、レジスタ6183に記憶された設定値と、が一致したことに同期して、ワンショットパルス信号を出力する。このワンショットパルス信号は、上記したように、制御信号生成部615に設けられたDFF6151のクロック端子CLKに供給される。なお、図1の場合のように、CPU611からのイネーブル信号がさらに制御信号生成回路615に供給される構成にも適宜変更可能である。スイッチング電源装置6の動作続いて、図18に示すスイッチング電源装置6の動作について、図19を用いて説明する。図19は、図18に示すスイッチング電源装置6の動作を示す波形図である。初期状態時刻t0では、DFF6151の出力は、例えば、CPU611によりHレベルに設定されている。スイッチ素子621がオフするため、負荷63に出力電流Io又は出力電圧Voは供給されない。したがって、電圧Vsは、接地電圧レベル0Vを示している。次に、CPU611は、基準電圧情報を基準電圧生成部612に対して出力する時刻t1。基準電圧生成部612は、基準電圧情報を記憶し、記憶した情報に基づいて基準電圧Vref0を生成する。このとき、電圧Vsが基準電圧Vref0より低いため、コンパレータ616は、Lレベルの比較結果を出力する。次に、負荷63を駆動するために、CPU611は、図18には特に示していないが、タイマ6185に設けられたワンショットパルス生成部6185からワンショットパルス信号を出力させる時刻t2。それにより、DFF6151は、このワンショットパルス信号の立ち上がりに同期して、コンパレータ616の比較結果Lレベルを取り込んで出力する。その結果、スイッチ素子621がオフからオンに切り替わり、出力電流Io又は出力電圧Voは上昇し始める。出力電流Io又は出力電圧Voが目標値Iaに達して電圧Vsが基準電圧Vref0より大きくなると時刻t3、コンパレータ616は、比較結果をLレベルからHレベルに切り替えて出力する。それにより、比較結果検出部619は、トリガ信号を出力する。それに応じて、カウンタ制御部6184は、カウンタ6181のカウントアップ動作を開始させる。スイッチ素子621は、出力電流Io又は出力電圧Voが目標値電流値に換算すると電流値Iaに達しても、カウント値が設定値出力電流Io又は出力電圧Voの上限値に相当に達するまでは、オンし続ける時刻t2~t4。カウント値が設定値に達すると、ワンショットパルス生成部6185は、ワンショットパルス信号を出力する時刻t4。それにより、DFF6151は、このワンショットパルス信号の立ち上がりに同期して、コンパレータ616の比較結果Hレベルを取り込んで出力する。その結果、スイッチ素子621がオンからオフに切り替わり、出力電流Io又は出力電流Voは下降し始める。なお、カウント値は0にリセットされる。出力電流Io又は出力電流Voが目標値Iaに達して電圧Vsが基準電圧Vref0より小さくなると時刻t5、コンパレータ616は、比較結果をHレベルからLレベルに切り替えて出力する。それにより、比較結果検出部619は、トリガ信号を出力する。それに応じて、カウンタ制御部6184は、カウンタ6181のカウントアップ動作を開始させる。スイッチ素子621は、出力電流Io又は出力電圧Voが目標値に達しても、カウント値が設定値出力電流Io又は出力電圧Voの下限値に相当に達するまでは、オフし続ける時刻t4~t6。カウント値が設定値に達すると、ワンショットパルス生成部6185は、ワンショットパルス信号を出力する時刻t6。それにより、DFF6151は、このワンショットパルス信号の立ち上がりに同期して、コンパレータ616の比較結果Lレベルを取り込んで出力する。その結果、スイッチ素子621がオフからオンに切り替わり、出力電流Io又は出力電流Voは上昇し始める。なお、カウント値は0にリセットされる。このような動作を繰り返すことで、スイッチング電源装置6は、出力電流Io又は出力電圧Voの平均値を目標値Iaまで変化させ、安定させることができる。図1に示すスイッチング電源装置1では、コンパレータ116や制御信号生成部115等のディレイ、及び、スイッチ素子121のオンオフ速度等によって、敏感にスイッチ素子121のオンオフが切り替わるため、スイッチング周波数が不要に高くなりすぎる可能性がある。また、素子のバラツキ等により周波数が変化する可能性がある。しかしながら、図18に示すスイッチング電源装置6では、コンパレータ616の比較結果が変化しても、すぐにはスイッチ素子621のオンオフが切り替わらず、タイマ618により所定の時間経過後に切り替わる構成となっている。そのため、スイッチング周波数が不要に高くなること、バラツキ等により周波数が変化すること、を防止することができる。なお、図18に示すスイッチング電源装置6の構成は、一例にすぎないため、同様の機能を有する他の構成に適宜変更可能である。例えば、タイマ618は、それ自体にコンパレータ616の比較結果が変化したことを検出する機能を有しても良い。その場合、比較結果検出部619は不要である。さらに、タイマ618は、コンパレータ618の比較結果が変化したことを検出してから所定時間経過後にワンショットパルス信号する機能を有していれば、他の構成にも適宜変更可能である。また、制御信号生成部615は、DFF6151を有する場合に限られない。制御信号生成部615は、タイマ618からのワンショットパルス信号に同期して、コンパレータ616の比較結果に応じた論理値の制御信号を生成する機能を有していれば、他の構成にも適宜変更可能である。以上のように、上記実施の形態1~5にかかるスイッチング電源装置は、出力電流又は出力電圧を目標値まで線形的に変化させることができるため、従来よりも、出力電流又は出力電圧を目標値まで速やかに変化させることができる。なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。上記実施の形態では、CPUからのイネーブル信号、又は、タイマからのパルス信号が、制御信号生成部に供給される場合を例に説明したが、これに限られない。別の回路からのイネーブル信号又はパルス信号が、制御信号生成部に供給されても良い。また、図3、図9、図13に示された制御信号生成部の構成は一例に過ぎず、同等の機能を有する他の構成に変更可能である。制御信号生成部以外の他の回路においても同様である。また、負荷は、一つのLEDに限られない。負荷は、複数のLEDが直列接続されたものであっても良い図20参照。あるいは、負荷は、直列接続された複数のLEDが並列に複数設けられたものであっても良い図20参照。さらには、負荷は、LEDに限られず、他の種類の負荷であっても良い。また、上記実施の形態では、一つの制御部に対し一つの電源部が設けられた場合を例に説明したが、これに限られない。一つの制御部に対し複数の電源部が設けられた構成にも適宜変更可能である。なお、特許文献2の構成では、スイッチング手段のオンオフの制御が、本願発明の場合とまったく異なる。また、特許文献3の構成では、CPUが、スイッチング回路のオンオフの制御に常に関与する。そのため、特許文献3の構成では、出力電圧を精度良く安定させたい場合、CPUの制御を高速化しなければならず、消費電力が増大してしまう。一方、本願発明の構成では、CPUが、スイッチ素子のオンオフの制御に関与しないため、そのような問題は生じない。"