基板の上に形成された半導体により形成された電子走行層と、前記電子走行層の上に、前記電子走行層よりもバンドギャップの広い半導体により形成された電子供給層と、前記電子供給層の上に、前記電子供給層よりもバンドギャップの狭い半導体により形成されたバリア形成層と、前記バリア形成層の上に、不純物のドープされた半導体により形成された上部チャネル層と、前記バリア形成層及び上部チャネル層を除去することにより形成された前記バリア形成層及び上部チャネル層の側面と、前記側面に形成された絶縁膜と、前記絶縁膜を介し形成されたゲート電極と、前記上部チャネル層と接続されるソース電極と、前記電子供給層または前記電子走行層と接続されるドレイン電極と、を有することを特徴とする半導体装置。前記ゲート電極と前記ドレイン電極との間における前記上部チャネル層及び前記バリア形成層は、除去されていることを特徴とする請求項1に記載の半導体装置。前記電子走行層において、前記電子供給層の側には、2DEGが形成されており、前記電子供給層と前記バリア形成層との間には、固定電荷による電位障壁が形成されていることを特徴とする請求項1または2に記載の半導体装置。前記電子走行層、前記バリア形成層、前記上部チャネル層は、AlXGa1-XNにより形成されており、前記電子供給層は、AlYGa1-YNにより形成されており、X及びYの値が、0≦X<Y≦1であることを特徴とする請求項1から3のいずれかに記載の半導体装置。基板の上に形成された半導体により形成された第1の電子走行層と、前記第1の電子走行層の上に、前記第1の電子走行層よりもバンドギャップの広い半導体により形成された第1の電子供給層と、前記第1の電子供給層の上に、前記第1の電子供給層よりもバンドギャップの狭い半導体により形成された第2の電子走行層と、前記第2の電子走行層の上に、前記第2の電子走行層よりもバンドギャップの広い半導体により形成された第2の電子供給層と、前記第2の電子走行層及び第2の電子供給層を除去することにより形成された前記第2の電子走行層及び第2の電子供給層の側面と、前記側面に形成された絶縁膜と、前記絶縁膜を介し形成されたゲート電極と、前記第2の電子供給層または第2の電子走行層と接続されるソース電極と、前記第1の電子供給層または第1の電子走行層と接続されるドレイン電極と、を有することを特徴とする半導体装置。前記ゲート電極と前記ドレイン電極との間における前記第2の電子供給層及び前記第2の電子走行層は、除去されていることを特徴とする請求項5に記載の半導体装置。前記第1の電子走行層において、前記第1の電子供給層の側には、2DEGが形成されており、前記第2の電子走行層において、前記第2の電子供給層の側には、2DEGが形成されており、前記第1の電子供給層と前記第2の電子走行層との間には、2DHGが形成されていることを特徴とする請求項5または6に記載の半導体装置。前記2DHGは、前記ソース電極と接続されるものであることを特徴とする請求項7に記載の半導体装置。前記第1の電子供給層と前記第2の電子走行層との間には、p型の不純物がドープされたp型領域が形成されていることを特徴とする請求項8に記載の半導体装置。前記第1の電子走行層及び前記第2の電子走行層は、AlXGa1-XNにより形成されており、前記第1の電子供給層及び前記第2の電子供給層は、AlYGa1-YNにより形成されており、X及びYの値が、0≦X<Y≦1であることを特徴とする請求項5から9のいずれかに記載の半導体装置。しかしながら、GaN/AlGaNヘテロ接合障壁を用いた場合においても、電子走行層としてGaNバルク層を用いることによるオン抵抗が高くなるといった問題は解消されない。このため、半導体材料としてGaN等の窒化物半導体を用いた電界効果トランジスタ等の半導体装置において、低オン抵抗であって、かつ、ノーマリーオフとなるものが求められている。本実施の形態の一観点によれば、基板の上に形成された半導体により形成された電子走行層と、前記電子走行層の上に、前記電子走行層よりもバンドギャップの広い半導体により形成された電子供給層と、前記電子供給層の上に、前記電子供給層よりもバンドギャップの狭い半導体により形成されたバリア形成層と、前記バリア形成層の上に、不純物のドープされた半導体により形成された上部チャネル層と、前記バリア形成層及び上部チャネル層を除去することにより形成された前記バリア形成層及び上部チャネル層の側面と、前記側面に形成された絶縁膜と、前記絶縁膜を介し形成されたゲート電極と、前記上部チャネル層と接続されるソース電極と、前記電子供給層または前記電子走行層と接続されるドレイン電極と、を有することを特徴とする。また、本実施の形態の他の一観点によれば、基板の上に形成された半導体により形成された第1の電子走行層と、前記第1の電子走行層の上に、前記第1の電子走行層よりもバンドギャップの広い半導体により形成された第1の電子供給層と、前記第1の電子供給層の上に、前記第1の電子供給層よりもバンドギャップの狭い半導体により形成された第2の電子走行層と、前記第2の電子走行層の上に、前記第2の電子走行層よりもバンドギャップの広い半導体により形成された第2の電子供給層と、前記第2の電子走行層及び第2の電子供給層を除去することにより形成された前記第2の電子走行層及び第2の電子供給層の側面と、前記側面に形成された絶縁膜と、前記絶縁膜を介し形成されたゲート電極と、前記第2の電子供給層または第2の電子走行層と接続されるソース電極と、前記第1の電子供給層または第1の電子走行層と接続されるドレイン電極と、を有することを特徴とする。開示の半導体装置によれば、電界効果型トランジスタ等において、低オン抵抗であって、かつ、ノーマリーオフにすることができる。実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。第1の実施の形態半導体装置第1の実施の形態における半導体装置について、図1に基づき説明する。本実施の形態における半導体装置は、基板10上に、電子走行層11となるi-GaN層、電子供給層12となるAlGaN層、バリア形成層13となるi-GaN層、上部チャネル層14となるn-GaN層が形成されている。尚、GaNのバンドギャップは、3.4eVである。また、上部チャネル層14、バリア形成層13及び電子供給層12の一部を除去することにより側面17が形成されており、電子供給層12の一部が除去された領域から側面17及び上部チャネル層14の上には、ゲート絶縁膜となる絶縁膜20が形成されている。また、ゲート電極21は、絶縁膜20上、即ち、電子供給層12及び電子供給層12から上部チャネル層14に至る側面17に形成された絶縁膜20の上に形成されている。ソース電極22は、上部チャネル層14と接続されるように形成されており、ドレイン電極23は、電子供給層12と接続されるように形成されている。更に、本実施の形態における半導体装置では、電子走行層11において、電子走行層11と電子供給層12との界面近傍には、2DEG11aが形成される。また、ゲート電極21とドレイン電極23との間の上部チャネル層14及びバリア形成層13は、ゲート電極21とドレイン電極23との間の直下の電子走行層11における2DEG11aの電子の密度を高くするため除去されている。基板10は、半絶縁性のSiC基板を用いているが、SiC基板以外にもSi基板、サファイア基板を用いることも可能である。電子走行層11となるi-GaN層は、厚さが1~5μmのi-GaNにより形成されている。電子供給層12となるAlGaN層は、厚さが0.01~1μm、より好ましくは、0.01~0.1μmのAlGaNにより形成されている。また、電子供給層12の組成は、AlYGa1-YNとした場合、Yの値が、0.1~0.4となるような組成比により形成されており、この組成比におけるバンドギャップは3.7~4.5eVである。また、電子供給層12は、Si等の不純物元素がドープされているn型であってもよく、不純物元素がドープされていないものであってもよい。尚、本実施の形態においては、電子供給層12は、不純物元素がドープされていないi-AlGaNにより形成されており、Yの値は0.25、即ち、Al0.25Ga0.75Nであり、この組成におけるバンドギャップは約4.2eVである。バリア形成層13となるi-GaN層は、厚さが約0.1μmのi-GaNにより形成されている。尚、バリア形成層13となるi-GaN層は、20nm以上の厚さで形成されていることが好ましい。上部チャネル層14となるn-GaN層は、厚さが0.01~1μm、より好ましくは、0.05~0.2μmのn-GaNにより形成されおり、不純物元素としてSiが1×1017~1×1019cm-3の濃度となるようにドープされている。本実施の形態においては、上部チャネル層14となるn-GaN層は、厚さが約0.1μmとなるように形成されおり、不純物元素としてSiが約2×1018cm-3の濃度となるようにドープされている。尚、電子走行層11及びバリア形成層13をi-AlGaNにより形成し、上部チャネル層14をn-AlGaNにより形成してもよい。この際、電子走行層11、バリア形成層13及び上部チャネル層14におけるAlGaNの組成をAlXGa1-XNとし、電子供給層12の組成は、AlYGa1-YNとした場合、X及びYの値が、0≦X<Y≦1となるように形成されている。絶縁膜20は、窒化シリコンSiN、酸化シリコンSiO2、酸窒化シリコンSiON、窒化アルミニウムAlN、酸化アルミニウムAl2O3、酸窒化アルミニウムAlON、酸化タンタルTa2O5、酸化ハフニウムHfO2、チタン酸ジルコン酸鉛PbZrTiO3等の強誘電体材料、または、これらを組み合わせた材料等により形成されている。ソース電極22及びドレイン電極23は、Ti/Alにより形成されている。ソース電極22は、上部チャネル層14となるn-GaN層とオーミックコンタクとされており、ドレイン電極23は、電子供給層12となるAlGaN層とオーミックコンタクとされている。本実施の形態における半導体装置では、ゲート電極21の直下からドレイン電極23の直下における電子走行層11において、電子供給層12の側に2DEG11aが形成される。また、電子供給層12とバリア形成層13との界面には、分極電荷とピエゾ電荷により、マイナスの固定電荷30が発生している。このマイナスの固定電荷30は、電位障壁となるものであり、ゲート電極21に電圧が印加されていない状態では、上部チャネル層14と2DEG11aとの間における電子の移動が遮られオフ状態となる。これにより、ノーマリーオフにすることができる。また、ゲート電極21にプラスの電圧が印加された場合、電子供給層12及びバリア形成層13において、側面17を含む絶縁膜20と接している領域31において電子が誘起される。これにより、この誘起された電子により上部チャネル層14と2DEG11aとの間が導通されオン状態となる。即ち、ゲート電極21にプラスの電圧を印加することにより、バリア形成層13及び電子供給層12を介し、上部チャネル層14から2DEG11aが形成されている電子走行層11へと電子を流すことができる。このように、ゲート電極21とソース電極22との間においては、上部チャネル層14が電子走行チャネルとなり、ゲート電極21の直下においては、電子走行層11における2DEG11aが電子走行チャネルとなる。また、本実施の形態では、電子供給層12上に絶縁膜20を介して形成されるゲート電極21において、ドレイン電極23に向かう方向の幅Aは、ゲート電極21と2DEG11a間の距離Bの2倍以上となるように形成されている。このように形成することにより、ドレイン電極23に高電圧が印加された場合であっても、ドレイン電極23からの電界をゲート電極21のドレイン電極23側の端に集中させることができる。これにより、高電圧のドレイン電圧の影響、例えば、ドレインコンダクタンスの上昇ショートチャネル効果等を抑制することができる。また、ゲート電極21にプラスの電圧を印加することによりオン状態にした際、ゲート電極21の直下における2DEG11aにおける電子の濃度も高くなるため、オン抵抗を低くすることができる。また、本実施の形態における半導体装置においては、絶縁膜20をゲート電極21とソース電極22との間における上部チャネル層14上に形成し、同様に、絶縁膜20をゲート電極21とドレイン電極23との間における電子供給層12上に形成してもよい。このように形成された絶縁膜20は、保護膜としての機能等を有している。また、ゲート電極21とドレイン電極23との間における電子供給層12上には、バリア形成層13となるi-GaN層よりも薄い、例えば、5nm以下の厚さのi-GaN層が形成されたものであってもよい。i-GaN層が薄ければ、2DEG11aにおける電子の密度があまり低くなることはないからである。次に、図2に基づき本実施の形態における半導体装置の伝導帯端Ecについて説明する。図2aは、ゲート電極21とソース電極22の間、即ち、図1における一点鎖線1A-1Bにおける伝導帯端Ecを示し、図2bは、ゲート電極21の形成されている領域、即ち、図1における一点鎖線1C-1Dにおける伝導帯端Ecを示す。尚、図2aに示すものは、ゲート電極21とソース電極22の間における上部チャネル層14上に絶縁膜が形成されている構造のものである。図2aに示されるように、電子供給層12となるAlGaN層とバリア形成層13となるi-GaN層との界面には、分極電荷とピエゾ電荷によるマイナスの固定電荷30が発生している。このマイナスの固定電荷30による電位障壁により、ゲート電極21に電圧が印加されていない場合には、上部チャネル層14となるn-GaN層と電子供給層12となるAlGaN層との導通が遮られている。また、図2bに示されるように、ゲート電極21の形成されている領域においては、上部チャネル層14となるn-GaN層、バリア形成層13となるi-GaN層及び電子供給層12となるAlGaN層の一部が除去されている。これにより、電子走行層11となるi-GaN層において、電子走行層11と電子供給層12との界面近傍に、比較的電子の密度の高い2DEG11aを発生させることができる。半導体装置の製造方法次に、図1に基づき本実施の形態における半導体装置の製造方法について説明する。最初に、基板10上に、不図示のAlN等のバッファ層、電子走行層11となるi-GaN層、電子供給層12となるAlGaN層、バリア形成層13となるi-GaN層、上部チャネル層14となるn-GaN層等の半導体層を積層形成する。半導体層は、有機金属気相成長MOCVD:MetalOrganicChemicalVaporDeposition法によりエピタキシャル成長させることにより形成する。本実施の形態では、基板10として半絶縁性のSiC基板を用いたが、Si基板、サファイア基板を用いてもよい。MOCVD法により半導体層を形成する際には、例えば、NのソースガスとしてNH3ガスが用いられ、AlのソースガスとしてトリメチルアルミニウムTMAが用いられ、GaのソースガスとしてトリメチルガリウムTMGが用いられる。n型の不純物元素としてはSiが用いられており、SiのソースガスとしてはシランSiH4が用いられる。尚、電子供給層12はAlGaN層に代えてInAlN層を用いてもよく、この場合、InのソースガスとしてトリメチルインジウムTMIが用いられる。次に、ゲート電極21が形成される領域とドレイン電極23が形成される領域との間における上部チャネル層14及びバリア形成層13を除去する。また、ゲート電極21が形成される領域の一部及びドレイン電極23が形成される領域における上部チャネル層14、バリア形成層13及び電子供給層12の一部を除去する。具体的には、上部チャネル層14上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、上部チャネル層14及びバリア形成層13が除去される領域に開口を有するレジストパターンを形成する。この後、レジストパターンが形成されていない領域の上部チャネル層14及びバリア形成層13をRIEReactiveIonEtching等のドライエッチングにより除去する。次に、ゲート電極21が形成される領域の一部及びドレイン電極23が形成される領域における電子供給層12の一部を除去する。具体的には、上部チャネル層14及び電子供給層12上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、電子供給層12の一部が除去される領域に開口を有するレジストパターンを形成する。この後、レジストパターンが形成されていない領域の電子供給層12の一部をRIE等のドライエッチングにより除去する。このように、上部チャネル層14、バリア形成層13及び電子供給層12の一部をエッチングにより除去することにより、上部チャネル層14、バリア形成層13及び電子供給層12に側面17を形成することができる。この後、ドライエッチングによりダメージが生じている表面部分を例えば、テトラメチルアンモニウムTMAH水溶液によるウエットエッチングにより除去することにより、側面17及びエッチング面を清浄化する。次に、側面17及び電子供給層12の一部がエッチングされている面に、絶縁膜20を形成する。絶縁膜20は、窒化シリコン、酸化シリコン、酸窒化シリコン、窒化アルミニウム、酸化アルミニウム、酸窒化アルミニウム、酸化タンタル、酸化ハフニウム、チタン酸ジルコン酸鉛等の強誘電体材料、または、これらを組み合わせた材料等により形成されている。絶縁膜20の形成方法は、例えば、ALDAtomicLayerDeposition法により形成する。絶縁膜20の形成方法は、ALD法以外にも、CVDChemicalVaporDeposition法、またはスパッタリング法により形成してもよい。この際、形成される絶縁膜20の膜厚は、20~100nmである。次に、ゲート電極21、ソース電極22及びドレイン電極23を形成する。ゲート電極23は、電子供給層12の一部が除去された領域及び側面17の上に形成された絶縁膜20上に形成する。ゲート電極21は、例えば、Ni/Auにより形成されている。形成方法は、例えば、ゲート電極21が形成される領域に開口部を有するレジストパターンを形成し、Ni/Auの金属膜を真空蒸着等により成膜した後、有機溶剤等を用いてリフトオフを行なうことにより形成する。また、ソース電極22は、ソース電極22が形成される領域の上部チャネル層14上における不図示の絶縁膜を除去した後、ソース電極22が上部チャネル層14と接続されるように形成する。この際、ソース電極22が形成される領域の上部チャネル層14の一部を除去し、この上にソース電極22を形成してもよい。また、ドレイン電極23は、ドレイン電極23が形成される領域の不図示の絶縁膜及び電子供給層12の一部または全部を除去した後、ドレイン電極23が電子供給層12または電子走行層11と接続されるように形成する。このように形成することにより、ドレイン電極23は2DEG11aと接続される。尚、ソース電極22及びドレイン電極23は、例えば、Ti/Alにより形成されている。形成方法は、例えば、ソース電極22及びドレイン電極23が形成される領域に開口部を有するレジストパターンを形成し、Ti/Alの金属膜を真空蒸着等により成膜した後、有機溶剤等を用いてリフトオフを行なうことにより形成する。以上により、本実施の形態における半導体装置である電界効果型トランジスタを作製することができる。尚、本実施の形態における半導体装置は、上記以外の製造方法により製造することも可能である。本実施の形態における半導体装置である電界効果型トランジスタは、低オン抵抗であって、かつ、ノーマリーオフとなるものであり、スイッチング電源や電気自動車用インバータ等の様々な用途に用いることができる。第2の実施の形態半導体装置次に、第2の実施の形態における半導体装置について、図3に基づき説明する。この半導体装置は、基板110上に、電子走行層111となるi-GaN層、電子供給層112となるAlGaN層、上部電子走行層113となるi-GaN層、上部電子供給層114となるAlGaN層、キャップ層115となるGaN層が形成されている。尚、GaNのバンドギャップは、3.4eVである。また、キャップ層115、上部電子供給層114、上部電子走行層113及び電子供給層112の一部を除去することにより側面117が形成されている。また、電子供給層112の一部が除去された領域から側面117及びキャップ層115の上には、ゲート絶縁膜となる絶縁膜120が形成されている。また、ゲート電極121は、絶縁膜120上、即ち、電子供給層112及び電子供給層112から上部電子供給層114に至る側面117に形成された絶縁膜120の上に形成されている。ソース電極122は、上部電子供給層114と接続されるように形成されており、ドレイン電極123は、電子供給層112と接続されるように形成されている。更に、本実施の形態における半導体装置では、電子走行層111において、電子走行層111と電子供給層112との界面近傍には、2DEG111aが形成される。また、上部電子走行層113において、上部電子走行層113と上部電子供給層114との界面近傍には、2DEG113aが形成される。ゲート電極121とドレイン電極123との間のキャップ層115、上部電子供給層114及び上部電子走行層113は、ゲート電極121とドレイン電極123との間の直下の電子走行層111における2DEG111aの電子の密度を高くするため除去されている。尚、本実施の形態においては、電子走行層111を第1の電子走行層、電子供給層112を第1の電子供給層、上部電子走行層113を第2の電子走行層、上部電子供給層114を第2の電子供給層と記載する場合がある。基板110は、半絶縁性のSiC基板を用いているが、SiC基板以外にもSi基板、サファイア基板を用いることも可能である。電子走行層111となるi-GaN層は、厚さが0.1~5μmのi-GaNにより形成されている。電子供給層112となるAlGaN層は、厚さが0.01~1μm、より好ましくは、0.01~0.1μmのAlGaNにより形成されている。また、電子供給層112の組成は、AlYGa1-YNとした場合、Yの値が、0.1~0.4となる組成比で形成されており、この組成比におけるバンドギャップは3.7~4.5eVである。また、電子供給層112は、Si等の不純物元素がドープされているn型であってもよく、不純物元素がドープされていないものであってもよい。尚、本実施の形態においては、電子供給層112は、不純物元素がドープされていないi-AlGaNにより形成されており、Yの値は0.25、即ち、Al0.25Ga0.75Nであり、この組成におけるバンドギャップは約4.2eVである。上部電子走行層113となるi-GaN層は、厚さが約60nmのi-GaNにより形成されている。尚、上部電子走行層113となるi-GaN層は、0.05~0.2μmの厚さで形成されていることが好ましい。また、上部電子走行層113はバリア形成層としての機能を有しており、電子供給層112との界面において固定電荷による電位障壁を形成する。上部電子供給層114となるAlGaN層は、厚さが0.01~1μm、より好ましくは、0.01~0.1μmのAlGaNにより形成されている。また、上部電子供給層114の組成は、AlYGa1-YNとした場合、Yの値が、0.1~0.4となる組成比で形成されており、この組成比におけるバンドギャップは3.7~4.5eVである。また、上部電子供給層114は、Si等の不純物元素がドープされているn型であってもよく、不純物元素がドープされていないものであってもよい。尚、本実施の形態においては、上部電子供給層114は、不純物元素がドープされていないi-AlGaNにより形成されており、Yの値は0.25、即ち、Al0.25Ga0.75Nである。キャップ層115となるGaN層は、厚さが0.01~1μmのi-GaNまたは、n-GaNにより形成されている。尚、電子走行層111及び上部電子走行層113をi-AlGaNにより形成してもよい。この際、電子走行層111及び上部電子走行層113のAlGaNの組成をAlXGa1-XNとし、電子供給層112及び上部電子供給層114の組成をAlYGa1-YNとした場合、X及びYの値が、0≦X<Y≦1となるように形成されている。絶縁膜120は、窒化シリコンSiN、酸化シリコンSiO2、酸窒化シリコンSiON、窒化アルミニウムAlN、酸化アルミニウムAl2O3、酸窒化アルミニウムAlON、酸化タンタルTa2O5、酸化ハフニウムHfO2、チタン酸ジルコン酸鉛PbZrTiO3等の強誘電体材料、または、これらを組み合わせた材料等により形成されている。ソース電極122及びドレイン電極123は、Ti/Alにより形成されている。ソース電極122は、上部電子供給層114となるAlGaN層とオーミックコンタクとされており、ドレイン電極123は、電子供給層112となるAlGaN層とオーミックコンタクとされている。本実施の形態における半導体装置では、ゲート電極121の直下からドレイン電極123の直下における電子走行層111において、電子供給層112の側に2DEG111aが形成される。また、ゲート電極121の近傍からソース電極122の直下における上部電子走行層113において、上部電子供給層114の側に2DEG113aが形成される。また、電子供給層112と上部電子走行層113との界面には、分極電荷とピエゾ電荷により、マイナスの固定電荷130が発生している。このマイナスの固定電荷130は、電位障壁となるものであり、ゲート電極121に電圧が印加されていない状態では、上部電子走行層113における2DEG113aと電子供給層111における2DEG111aとの間における電子の移動が遮られオフ状態となる。これにより、ノーマリーオフにすることができる。また、ゲート電極121にプラスの電圧が印加された場合、電子供給層112及び上部電子走行層113において、側面117を含む絶縁膜120と接している領域131において電子が誘起される。これにより、この誘起された電子により上部電子走行層113における2DEG113aと電子走行層111における2DEG111aとの間が導通されオン状態となる。即ち、ゲート電極121にプラスの電圧を印加することにより、上部電子走行層113及び電子供給層112を介し、上部電子走行層113における2DEG113aから電子走行層111における2DEG111aへと電子を流すことができる。このように、ゲート電極121とソース電極122との間においては、上部電子走行層113における2DEG113aが電子走行チャネルとなり、ゲート電極121の直下においては、電子走行層111における2DEG111aが電子走行チャネルとなる。また、本実施の形態では、電子供給層112上に絶縁膜120を介して形成されるゲート電極121において、ドレイン電極123に向かう方向の幅Aは、ゲート電極121と2DEG111a間の距離Bの2倍以上となるように形成されている。このように形成することにより、ドレイン電極123に高電圧が印加された場合であっても、ドレイン電極123からの電界をゲート電極121のドレイン電極123側の端に集中させることができる。これにより、高電圧のドレイン電圧の影響、例えば、ドレインコンダクタンスの上昇ショートチャネル効果等を抑制することができる。また、ゲート電極121にプラスの電圧を印加することによりオン状態にした際、ゲート電極121の直下における2DEG111aにおける電子の濃度も高くなるため、オン抵抗を低くすることができる。本実施の形態における半導体装置においては、絶縁層120をゲート電極121とソース電極122との間におけるキャップ層115上に形成し、同様に、絶縁膜120をゲート電極121とドレイン電極123との間における電子供給層112上に形成してもよい。このように形成された絶縁膜120は、保護膜としての機能等を有している。また、ゲート電極121とドレイン電極123との間における電子供給層112上には、上部電子走行層113となるi-GaN層よりも薄い、例えば、5nm以下の厚さのi-GaN層が形成されたものであってもよい。i-GaN層が薄ければ、2DEG111aにおける電子の密度があまり低くなることはないからである。次に、図4に基づき本実施の形態における半導体装置の伝導帯端Ecについて説明する。図4aは、ゲート電極121とソース電極122の間、即ち、図3における一点鎖線3A-3Bにおける伝導帯端Ecを示し、図4bは、ゲート電極121の形成されている領域、即ち、図3における一点鎖線3C-3Dにおける伝導帯端Ecを示す。尚、図4aに示すものは、ゲート電極121とソース電極122の間におけるキャップ層115上に絶縁膜されている構造のものである。図4aに示されるように、電子供給層112となるAlGaN層と上部電子走行層113となるi-GaN層との界面には、分極電荷とピエゾ電荷によるマイナスの固定電荷130が発生している。このマイナスの固定電荷130による電位障壁により、ゲート電極121に電圧が印加されていない場合には、上部電子走行層113における2DEG113aと電子供給層111における2DEG111aとの導通が遮られている。また、図4bに示されるように、ゲート電極121の形成されている領域においては、キャップ層115、上部電子供給層114となるAlGaN層、上部電子走行層113となるi-GaN層及び電子供給層112となるAlGaN層の一部が除去されている。これにより、電子走行層111となるi-GaN層において、電子走行層111と電子供給層112との界面近傍に、比較的電子の密度の高い2DEG111aを発生させることができる。半導体装置の製造方法次に、図3に基づき本実施の形態における半導体装置の製造方法について説明する。最初に、基板110上に、有機金属気相成長法によりエピタキシャル成長させることにより半導体層を形成する。具体的には、基板110上に、不図示のAlN等のバッファ層、電子走行層111となるi-GaN層、電子供給層112となるAlGaN層、上部電子走行層113となるi-GaN層、上部電子供給層114となるAlGaN層、キャップ層115等を形成する。本実施の形態では、基板110として半絶縁性のSiC基板を用いたが、Si基板、サファイア基板を用いてもよい。MOCVD法により半導体層を形成する際には、例えば、NのソースガスとしてNH3ガスが用いられ、AlのソースガスとしてトリメチルアルミニウムTMAが用いられ、GaのソースガスとしてトリメチルガリウムTMGが用いられる。n型の不純物元素としてはSiが用いられており、SiのソースガスとしてはシランSiH4が用いられる。尚、電子供給層112はAlGaN層に代えてInAlN層を用いてもよく、この場合、InのソースガスとしてトリメチルインジウムTMIが用いられる。次に、ゲート電極121が形成される領域とドレイン電極123が形成される領域との間におけるキャップ層115、上部電子供給層114及び上部電子走行層113を除去する。また、ゲート電極121が形成される領域の一部及びドレイン電極123が形成される領域におけるキャップ層115、上部電子供給層114、上部電子走行層113及び電子供給層112の一部を除去する。具体的には、キャップ層115上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、キャップ層115、上部電子供給層114及び上部電子走行層113が除去される領域に開口を有するレジストパターンを形成する。この後、レジストパターンが形成されていない領域のキャップ層115、上部電子供給層114及び上部電子走行層113をRIE等のドライエッチングにより除去する。次に、ゲート電極121が形成される領域の一部及びドレイン電極123が形成される領域における電子供給層112の一部を除去する。具体的には、キャップ層115及び電子供給層112上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、電子供給層112の一部が除去される領域に開口を有するレジストパターンを形成する。この後、レジストパターンが形成されていない領域の電子供給層112の一部をRIE等のドライエッチングにより除去する。以上のように、上部電子供給層114、上部電子走行層113及び電子供給層112の一部をエッチングにより除去することにより、上部チャネル層114、バリア形成層113及び電子供給層112に側面117を形成することができる。この後、ドライエッチングによりダメージが生じている表面部分を例えば、テトラメチルアンモニウムTMAH水溶液によるウエットエッチングにより除去することにより、側面117及びエッチング面を清浄化する。次に、側面117及び電子供給層112の一部がエッチングされている面に、絶縁膜120を形成する。絶縁膜120は、窒化シリコン、酸化シリコン、酸窒化シリコン、窒化アルミニウム、酸化アルミニウム、酸窒化アルミニウム、酸化タンタル、酸化ハフニウム、チタン酸ジルコン酸鉛等の強誘電体材料、または、これらを組み合わせた材料等により形成されている。絶縁膜120の形成方法は、例えば、ALD法により形成する。絶縁膜120の形成方法はALD法以外にも、CVD法またはスパッタリング法により形成してもよい。この際、形成される絶縁膜120の膜厚は、20~100nmである。次に、ゲート電極121、ソース電極122及びドレイン電極123を形成する。ゲート電極123は、電子供給層112の一部が除去された領域及び側面117の上に形成された絶縁膜120上に形成する。ゲート電極121は、例えば、Ni/Auにより形成されている。形成方法は、例えば、ゲート電極121が形成される領域に開口部を有するレジストパターンを形成し、Ni/Auの金属膜を真空蒸着等により成膜した後、有機溶剤等を用いてリフトオフを行なうことにより形成する。また、ソース電極122は、ソース電極122が形成される領域の不図示の絶縁膜、キャップ層115及び上部電子供給層114の一部または全部を除去した後、ソース電極122が上部電子供給層114または上部電子走行層113と接続されるように形成する。このように形成することにより、ソース電極122は2DEG113aと接続される。また、ドレイン電極123は、ドレイン電極123が形成される領域の不図示の絶縁膜及び電子供給層112の一部または全部を除去した後、ドレイン電極123が電子供給層112または電子走行層111と接続されるように形成する。このように形成することにより、ドレイン電極123は2DEG111aと接続される。尚、ソース電極122及びドレイン電極123は、例えば、Ti/Alにより形成されている。形成方法は、例えば、ソース電極122及びドレイン電極123が形成される領域に開口部を有するレジストパターンを形成し、Ti/Alの金属膜を真空蒸着等により成膜した後、有機溶剤等を用いてリフトオフを行なうことにより形成する。以上により、本実施の形態における半導体装置である電界効果型トランジスタを作製することができる。尚、本実施の形態における半導体装置は、上記以外の製造方法により製造することも可能である。本実施の形態では、上部電子走行層113において、上部電子走行層113と上部電子供給層114の界面近傍に分極電荷とピエゾ分極により2DEG113aが発生する。この2DEG113aにおける電子の移動度は、約1500cm/Vsecと高いため、より一層オン抵抗を低くすることができる。図5は、本実施の形態における半導体装置である電界効果トランジスタを作製し、特性を測定した結果を示すものである。図5aは、ドレイン電流-ドレイン電圧Ids-Vds特性であり、図5bは、ドレイン電流-ゲート電圧Ids-Vg特性である。図5に示されるように、本実施の形態における半導体装置である電界効果型トランジスタは、良好なノーマリーオフ動作が実現されていることが確認される。尚、上記以外の内容については、第1の実施の形態と同様である。第3の実施の形態次に、第3の実施の形態について説明する。本実施の形態は、第2の実施の形態の半導体装置において、側面117の傾斜が略垂直となるよう急峻に形成した構造のものである。図6に基づき本実施の形態における半導体装置について説明する。本実施の形態における半導体装置は、キャップ層115、上部電子供給層114、上部電子走行層113、電子供給層112を除去する際に、基板110面に対し垂直に近いエッチングを行なうことにより、急峻な側面117aを形成した構造のものである。このように急峻な側面117aは、RIE等のドライエッチングの条件等を最適化することにより形成することができる。第2の実施の形態のように側面117が傾斜している場合には、側面117の表面にはプラスの固定電荷が残るが、本実施の形態のように、急峻な側面117aを形成することにより、側面117aの表面の電荷はなくなることが、知見として得られている。よって、本実施の形態においては、急峻な側面117aを形成し、側面117aの表面の電荷をなくすことにより、より一層ゲート電圧をよりプラス側にシフトさせることができる。これにより、ゲート電圧を印加しない場合の漏れ電流を低減することができ、また、スイッチングノイズによる不要なオン電流を抑制することができる。尚、上記以外の内容については、第2の実施の形態と同様である。また、本実施の形態は、第1の実施の形態にも適用することも可能である。第4の実施の形態次に、第4の実施の形態について説明する。本実施の形態は、第2の実施の形態において電子供給層112と上部電子走行層113との間に、2DHGTwoDimensionalHoleGas:2次元ホールガスを形成した構造のものである。図7に基づき本実施の形態について説明する。本実施の形態における半導体装置は、電子供給層112であるAlGaN層と上部電子走行層113であるi-GaN層との間に2DHG230を発生させたものである。このように、電子供給層112と上部電子走行層113との間における2DHG230は、電子供給層112の厚さを所定の厚さ以下とし、上部電子走行層113の厚さを所定の厚さ以上とすることにより、発生させることが可能である。具体的には、電子供給層112であるAlGaN層の厚さを約30nm、上部電子走行層113であるi-GaN層の厚さを60nm以上とすることにより、電子供給層112と上部電子走行層113との間に2DHG230を発生させることができる。尚、図8は、ゲート電極21とソース電極22の間、即ち、図7における一点鎖線7A-7Bにおける伝導帯端Ec及び価電子帯端Evを示す。また、図8は、ゲート電極121とソース電極122の間におけるキャップ層115上に絶縁膜を形成した構造のものである。また、ソース電極112の形成される領域において、上部電子供給層114、上部電子走行層113をエッチングにより除去し、2DHG230がソース電極122に接続されるように形成する。これにより、2DHG230における電位はソース電極122における電位に固定される。よって、2DHG230における電位障壁の高さを安定化させることができ、高いドレイン電圧においても、ソース電極122から2DHG230における電位障壁を乗り越えてドレイン電極123に流れるパンチスルー電流の発生を抑制することができる。尚、上記以外の内容については、第2の実施の形態と同様である。また、本実施の形態は、第1の実施の形態にも適用することも可能である。第5の実施の形態次に、第5の実施の形態について説明する。本実施の形態は、第4の実施の形態において、電子供給層112であるAlGaN層と上部電子走行層113であるi-GaN層との間にp型領域240を形成した構造のものである。図9に基づき本実施の形態における半導体装置について説明する。本実施の形態における半導体装置は、電子供給層112であるAlGaN層と上部電子走行層113であるi-GaN層との界面近傍に、不純物元素としてMg等をドープすることによりp型領域240を形成したものである。不純物元素であるMgは、4×1017cm-3の濃度でドープされる。このようにp型領域240を形成することにより、電子供給層112であるAlGaN層と上部電子走行層113であるi-GaN層との間に発生している2DHG230とソース電極122とを良好にオーミック接続させることができる。尚、上記以外の内容については、第4の実施の形態と同様である。また、本実施の形態は、第1の実施の形態にも適用することも可能である。第6の実施の形態次に、第6の実施の形態について説明する。本実施の形態は、半導体デバイス、電源装置及び高周波増幅器である。本実施の形態における半導体デバイスは、第1から第5の実施の形態における半導体装置をディスクリートパッケージしたものであり、このようにディスクリートパッケージされた半導体デバイスについて、図10に基づき説明する。尚、図10は、ディスクリートパッケージされた半導体装置の内部を模式的に示すものであり、電極の配置等については、第1から第5の実施の形態に示されているものとは、異なっている。最初に、第1から第5の実施の形態において製造された半導体装置をダイシング等により切断することにより、GaN系の半導体材料のHEMTの半導体チップ410を形成する。この半導体チップ410をリードフレーム420上に、ハンダ等のダイアタッチ剤430により固定する。尚、この半導体チップ410は、第1から第5の実施の形態における半導体装置に相当するものである。次に、ゲート電極411をゲートリード421にボンディングワイヤ431により接続し、ソース電極412をソースリード422にボンディングワイヤ432により接続し、ドレイン電極413をドレインリード423にボンディングワイヤ433により接続する。尚、ボンディングワイヤ431、432、433はAl等の金属材料により形成されている。また、本実施の形態においては、ゲート電極411はゲート電極パッドであり、第1から第5の実施の形態における半導体装置のゲート電極21または121と接続されている。また、ソース電極412はソース電極パッドであり、第1から第5の実施の形態における半導体装置のソース電極22または122と接続されている。また、ドレイン電極413はドレイン電極パッドであり、第1から第5の実施の形態における半導体装置のドレイン電極23または123と接続されている。次に、トランスファーモールド法によりモールド樹脂440による樹脂封止を行なう。このようにして、GaN系の半導体材料を用いたHEMTのディスクリートパッケージされている半導体デバイスを作製することができる。次に、本実施の形態における電源装置及び高周波増幅器について説明する。本実施の形態における電源装置及び高周波増幅器は、第1から第5の実施の形態における半導体装置のいずれかを用いた電源装置及び高周波増幅器である。最初に、図11に基づき、本実施の形態における電源装置について説明する。本実施の形態における電源装置460は、高圧の一次側回路461、低圧の二次側回路462及び一次側回路461と二次側回路462との間に配設されるトランス463を備えている。一次側回路461は、交流電源464、いわゆるブリッジ整流回路465、複数のスイッチング素子図11に示す例では4つ466及び一つのスイッチング素子467等を備えている。二次側回路462は、複数のスイッチング素子図11に示す例では3つ468を備えている。図11に示す例では、第1から第5の実施の形態における半導体装置を一次側回路461のスイッチング素子466及び467として用いている。尚、一次側回路461のスイッチング素子466及び467は、ノーマリーオフの半導体装置であることが好ましい。また、二次側回路462において用いられているスイッチング素子468はシリコンにより形成される通常のMISFETmetalinsulatorsemiconductorfieldeffecttransistorを用いている。次に、図12に基づき、本実施の形態における高周波増幅器について説明する。本実施の形態における高周波増幅器470は、例えば、携帯電話の基地局用パワーアンプに適用してもよい。この高周波増幅器470は、ディジタルプレディストーション回路471、ミキサー472、パワーアンプ473及び方向性結合器474を備えている。ディジタルプレディストーション回路471は、入力信号の非線形歪みを補償する。ミキサー472は、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ473は、交流信号とミキシングされた入力信号を増幅する。図12に示す例では、パワーアンプ473は、第1から第5の実施の形態における半導体装置を有している。方向性結合器474は、入力信号や出力信号のモニタリング等を行なう。図12に示す回路では、例えば、スイッチの切り替えにより、ミキサー472により出力信号を交流信号とミキシングしてディジタルプレディストーション回路471に送出することが可能である。以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。上記の説明に関し、更に以下の付記を開示する。付記1基板の上に形成された半導体により形成された電子走行層と、前記電子走行層の上に、前記電子走行層よりもバンドギャップの広い半導体により形成された電子供給層と、前記電子供給層の上に、前記電子供給層よりもバンドギャップの狭い半導体により形成されたバリア形成層と、前記バリア形成層の上に、不純物のドープされた半導体により形成された上部チャネル層と、前記バリア形成層及び上部チャネル層を除去することにより形成された前記バリア形成層及び上部チャネル層の側面と、前記側面に形成された絶縁膜と、前記絶縁膜を介し形成されたゲート電極と、前記上部チャネル層と接続されるソース電極と、前記電子供給層または前記電子走行層と接続されるドレイン電極と、を有することを特徴とする半導体装置。付記2前記絶縁膜は、前記側面より前記バリア形成層及び上部チャネル層が除去された前記電子供給層上に形成されており、前記ゲート電極は、前記絶縁膜を介し、側面及び前記側面より前記バリア形成層及び上部チャネル層が除去された前記電子供給層の上に形成されていることを特徴とする付記1に記載の半導体装置。付記3前記ゲート電極と前記ドレイン電極との間における前記上部チャネル層及び前記バリア形成層は、除去されていることを特徴とする付記1または2に記載の半導体装置。付記4前記電子走行層において、前記電子供給層の側には、2DEGが形成されており、前記電子供給層と前記バリア形成層との間には、固定電荷による電位障壁が形成されていることを特徴とする付記1から3のいずれかに記載の半導体装置。付記5前記電子走行層、前記電子供給層、前記バリア形成層及び前記上部チャネル層14は、窒化物半導体により形成されているものであることを特徴とする付記1から4のいずれかに記載の半導体装置。付記6前記電子走行層、前記バリア形成層、前記上部チャネル層は、AlXGa1-XNにより形成されており、前記電子供給層は、AlYGa1-YNにより形成されており、X及びYの値が、0≦X<Y≦1であることを特徴とする付記1から5のいずれかに記載の半導体装置。付記7前記電子走行層は、i-GaNにより形成されており、前記電子供給層は、AlGaNにより形成されていることを特徴とする付記1から6のいずれかに記載の半導体装置。付記8前記バリア形成層は、i-GaNにより形成されていることを特徴とする付記1から7のいずれかに記載の半導体装置。付記9前記上部チャネル層は、n-GaNにより形成されていることを特徴とする付記1から8のいずれかに記載の半導体装置。付記10基板の上に形成された半導体により形成された第1の電子走行層と、前記第1の電子走行層の上に、前記第1の電子走行層よりもバンドギャップの広い半導体により形成された第1の電子供給層と、前記第1の電子供給層の上に、前記第1の電子供給層よりもバンドギャップの狭い半導体により形成された第2の電子走行層と、前記第2の電子走行層の上に、前記第2の電子走行層よりもバンドギャップの広い半導体により形成された第2の電子供給層と、前記第2の電子走行層及び第2の電子供給層を除去することにより形成された前記第2の電子走行層及び第2の電子供給層の側面と、前記側面に形成された絶縁膜と、前記絶縁膜を介し形成されたゲート電極と、前記第2の電子供給層または第2の電子走行層と接続されるソース電極と、前記第1の電子供給層または第1の電子走行層と接続されるドレイン電極と、を有することを特徴とする半導体装置。付記11前記絶縁膜は、前記側面より前記第2の電子走行層及び第2の電子供給層が除去された前記第1の電子供給層上に形成されており、前記ゲート電極は、前記絶縁膜を介し、側面及び前記側面より前記第2の電子走行層及び第2の電子供給層が除去された前記第1の電子供給層の上に形成されていることを特徴とする付記10に記載の半導体装置。付記12前記ゲート電極と前記ドレイン電極との間における前記第2の電子供給層及び前記第2の電子走行層は、除去されていることを特徴とする付記10または11に記載の半導体装置。付記13前記第1の電子走行層において、前記第1の電子供給層の側には、2DEGが形成されており、前記第2の電子走行層において、前記第2の電子供給層の側には、2DEGが形成されており、前記第1の電子供給層と前記第2の電子走行層との間には、2DHGが形成されていることを特徴とする付記10から12のいずれかに記載の半導体装置。付記14前記2DHGは、前記ソース電極と接続されるものであることを特徴とする付記13に記載の半導体装置。付記15前記第1の電子供給層と前記第2の電子走行層との間には、p型の不純物がドープされたp型領域が形成されていることを特徴とする付記14に記載の半導体装置。付記16前記p型の不純物はMgであることを特徴とする付記15に記載の半導体装置。付記17前記第1の電子走行層、前記第1の電子供給層、前記第2の電子走行層及び前記第2の電子供給層は、窒化物半導体により形成されているものであることを特徴とする付記10から16のいずれかに記載の半導体装置。付記18前記第1の電子走行層及び前記第2の電子走行層は、AlXGa1-XNにより形成されており、前記第1の電子供給層及び前記第2の電子供給層は、AlYGa1-YNにより形成されており、X及びYの値が、0≦X<Y≦1であることを特徴とする付記10から17のいずれかに記載の半導体装置。付記19前記第1の電子走行層は、i-GaNにより形成されており、前記第1の電子供給層は、AlGaNにより形成されていることを特徴とする付記10から18のいずれかに記載の半導体装置。付記20前記第2の電子走行層は、i-GaNにより形成されており、前記第2の電子供給層は、AlGaNにより形成されていることを特徴とする付記10から19のいずれかに記載の半導体装置。