撮像手段と、撮像手段により撮像された画像に基づいて生成した画像データを記憶媒体に記録する記録手段と、撮像手段により撮像された画像に基づいて生成された画像を表示媒体に表示させる表示手段と、第1のメモリと、第2のメモリと、記憶媒体に画像データを記録する際には、第1のメモリと第2のメモリとに並列にアクセスするインターリーブアクセスをするよう制御し、表示媒体に画像を表示させる際には、第1のメモリおよび第2のメモリの何れか一方にアクセスするノンインターリーブアクセスをするよう制御する制御手段と、第1のメモリの物理アドレス及び第2のメモリの物理アドレスを1つの仮想アドレスに変換するアドレス変換手段であって、制御手段がインターリーブアクセスをする際と、ノンインターリーブアクセスをする際とで異なるアドレス変換を行うアドレス変換手段と、を備える撮像装置。少なくとも一つのメモリ素子からなるメモリバンクを複数個管理するメモリコントローラであって、シーケンシャルアクセス要求に応じて単一のメモリバンクをアクセスするノンインターリーブアクセス手段と、シーケンシャルアクセス要求に応じて複数のメモリバンクを交互にアクセスするインターリーブアクセス手段と、ページ単位で記憶領域を割り当てる記憶管理手段を有し、記憶管理手段はページ毎にノンインターリーブアクセス手段とインターリーブアクセス手段を選択することを特徴とするメモリコントローラ。前記メモリコントローラはアクセス量を計数するアクセス量監視手段を有し、アクセス量が閾値より大である時には、ページを割り当てる際にインターリーブアクセス手段を選択し、アクセス量が閾値より小である時には、ページを割り当てる際にノンインターリーブアクセス手段を選択するアクセス選択手段を有することを特徴とする請求項2記載のメモリコントローラ。インターリーブアクセス手段を選択してページを割り当てる際のページの容量は、ノンインターリーブアクセス手段を選択してページを割り当てる際のページの容量の整数倍であることを特徴とする請求項2記載のメモリコントローラ。前記メモリコントローラはアクセスしてきたプロセスを識別するプロセス識別手段を有し、インターリーブアクセス手段またはノンインターリーブアクセス手段の一方をプロセスに応じて選択する手段、または前記閾値をプロセスに応じて変更する手段を有することを特徴とする請求項4記載のメモリコントローラ。前記メモリコントローラはバンク毎のアクセス量を計数するアクセス量監視手段を有し、前記記憶管理手段はノンインターリーブアクセスを指定するページを割り当てる際に、よりアクセス量の少ないメモリバンクに割り当てるアクセス量平均化手段を有することを特徴とする請求項2乃至5のいずれかに記載のメモリコントローラ。前記記憶管理手段は個々のメモリバンクに割り当てられたページ数を計数するページ数管理手段を有し、前記記憶管理手段はノンインターリーブアクセスを指定するページを割り当てる際に、より割り当て済みページ数の少ないメモリバンクに割り当てるページ数平均化手段を有することを特徴とする請求項2乃至6のいずれかに記載のメモリコントローラ。前記記憶管理手段はメモリに割り当てられたページ数の総量を計数するページ数管理手段を有し、前記ページ数の総量が閾値より大である時には、ページを割り当てる際にインターリーブアクセス手段を選択し、前記ページ数の総量が閾値より小である時には、ページを割り当てる際にノンインターリーブアクセス手段を選択するアクセス選択手段を有することを特徴とする請求項2乃至7のいずれかに記載のメモリコントローラ。前記記憶管理手段はノンインターリーブアクセスを指定するページを割り当てる際に、特定のメモリバンクに割り当てる集中化手段を有することを特徴とする請求項2乃至8のいずれかに記載のメモリコントローラ。前記記憶管理手段は個々のメモリバンクに割り当てられたページ数を計数するページ数管理手段を有し、前記記憶管理手段は割り当てられたページ数がゼロであるメモリバンクに対して、省電力制御を行うことを特徴とする請求項2乃至9のいずれかに記載のメモリコントローラ。しかしながら、特許文献1に記載の技術では、一個のメモリにアクセスが集中することがあり、必ずしも意図した高速なメモリアクセスが実現しない恐れがある。例えば前記特許文献1の図3において、8bの側のDRAMに割り当てられたYCデータと画像データと圧縮データとCPUワークが同時にアクセスされ、アクセス競合による処理遅れが発生する場合がある。また、インターリーブアクセス手段と非インターリーブアクセス手段を領域境界アドレスより上か下かで選択し、圧縮データ非インターリーブアクセス、YCデータはインターリーブアクセスと決めているため、YCデータに割り当てる領域が不足した時に領域境界アドレスより下に空き領域があっても、少なくとも一方のDRAMが領域境界アドレスまで使用されていればYCデータを割り当てることは出来ない。本発明は前記課題を解決し、高速なメモリアクセスと省電力制御を実現するメモリコントローラを提供することを目的とする。上記課題を解決するために、本発明のメモリコントローラは、少なくとも一つのメモリ素子からなるメモリバンクを複数個管理するメモリコントローラであって、シーケンシャルアクセス要求に応じて単一のメモリバンクをアクセスするノンインターリーブアクセス手段と、シーケンシャルアクセス要求に応じて複数のメモリバンクを交互にアクセスするインターリーブアクセス手段と、ページ単位で記憶領域を割り当てる記憶管理手段を有し、記憶管理手段はページ毎にノンインターリーブアクセス手段とインターリーブアクセス手段を選択することを特徴とする。また、前記メモリコントローラはアクセス量を計数するアクセス量監視手段を有し、アクセス量が閾値より大である時には、ページを割り当てる際にインターリーブアクセス手段を選択し、アクセス量が閾値より小である時には、ページを割り当てる際にノンインターリーブアクセス手段を選択するアクセス選択手段を有することを特徴としてもよい。また、インターリーブアクセス手段を選択してページを割り当てる際のページの容量は、ノンインターリーブアクセス手段を選択してページを割り当てる際のページの容量の整数倍であることを特徴としてもよい。また、前記メモリコントローラはアクセスしてきたプロセスを識別するプロセス識別手段を有し、インターリーブアクセス手段またはノンインターリーブアクセス手段の一方をプロセスに応じて選択する手段、または前記閾値をプロセスに応じて変更する手段を有することを特徴としてもよい。また、前記メモリコントローラはバンク毎のアクセス量を計数するアクセス量監視手段を有し、前記記憶管理手段はノンインターリーブアクセスを指定するページを割り当てる際に、よりアクセス量の少ないメモリバンクに割り当てるアクセス量平均化手段を有することを特徴としてもよい。また、前記記憶管理手段は個々のメモリバンクに割り当てられたページ数を計数するページ数管理手段を有し、前記記憶管理手段はノンインターリーブアクセスを指定するページを割り当てる際に、より割り当て済みページ数の少ないメモリバンクに割り当てるページ数平均化手段を有することを特徴としてもよい。また、前記記憶管理手段はメモリに割り当てられたページ数の総量を計数するページ数管理手段を有し、前記ページ数の総量が閾値より大である時には、ページを割り当てる際にインターリーブアクセス手段を選択し、前記ページ数の総量が閾値より小である時には、ページを割り当てる際にノンインターリーブアクセス手段を選択するアクセス選択手段を有することを特徴としてもよい。また、前記記憶管理手段はノンインターリーブアクセスを指定するページを割り当てる際に、特定のメモリバンクに割り当てる集中化手段を有することを特徴としてもよい。また、前記記憶管理手段は個々のメモリバンクに割り当てられたページ数を計数するページ数管理手段を有し、前記記憶管理手段は割り当てられたページ数がゼロであるメモリバンクに対して、省電力制御を行うことを特徴としてもよい。以上のように、本発明によれば、メモリバンク間でメモリ使用量の平均化およびアクセス量の平均化を行うので、特定のメモリバンクにアクセスやメモリ使用が集中してアクセス遅れやメモリ利用の無駄が生じるのを防ぐことが出来る。またアクセス量が少ない時は特定のメモリバンクにメモリ使用を集中させて、残りのメモリを省電力状態にすることができる。実施の形態11.構成以下、図1乃至図5を参照して本発明の実施例を詳細に説明する。図1は、本発明によるメモリコントローラを用いたデジタルスチルカメラの構成を示すブロック図である。図1において、1は撮像回路、2はYC処理回路、3は圧縮処理回路、4は記録回路、5はCPU、6はインターフェース回路、7aはインターリーブアクセス手段、7bは非インターリーブアクセス手段、8は第一のDRAM、9は第二のDRAM、10はメモリコントローラ、11は電源回路、12は撮影した画像の圧縮データを保存するメモリカード、13は記憶管理手段、21は画像を表示するモニタ、20はモニタ21に画像を表示させるための表示回路である。図1に示すように、本実施例のメモリコントローラ10はインターフェース回路6とインターリーブアクセス手段7aと非インターリーブアクセス手段7bからなる。図1の1乃至5の回路は各々、DRAM8とDRAM9にアクセスする機能を備えており、二つのDRAMへのアクセスは全てメモリコントローラ10を経由して行われる。2.動作2.1デジタルスチルカメラの動作以下、図1を用いてデジタルスチルカメラとしての動作を簡単に説明する。撮像回路1はCCDなどの光電変換素子を備えており、入射光の像を画像データに変換する。撮像回路1が出力する画像データはメモリコントローラ10経由でDRAM8またはDRAM9に記憶される。YC処理回路2はメモリコントローラ10経由でDRAM8またはDRAM9から画像データを読み出して圧縮に適したYCデータに変換し、再びメモリコントローラ10経由でDRAM8またはDRAM9に書き戻す。圧縮処理回路3はメモリコントローラ10経由でDRAM8またはDRAM9からYCデータを読み出して圧縮変換を施し、生成した圧縮データを再びメモリコントローラ10経由でDRAM8またはDRAM9に書き戻す。記録回路4はメモリコントローラ10経由でDRAM8またはDRAM9から圧縮データを読み出して、自身に装着されたメモリカード12に保存する。CPU5は図1の1乃至4の回路を制御する制御線は図示せずとともに、メモリコントローラ10経由でDRAM8またはDRAM9にアクセスし、圧縮データのヘッダ部の操作などを行う。図1の1乃至4の回路はCPU5と独立に動作することが可能であり、特に撮像回路1とYC処理回路2と圧縮処理回路3はCPU5の介在なしに一つの画像データの処理を実行できる。メモリコントローラ10のインターフェース回路6は、図1の1乃至5の回路のメモリアクセス要求に対して、インターフェース回路6に入力された論理アドレスをDRAM8およびDRAM9に与える物理アドレスに変換する。メモリコントローラ10は複数のメモリアクセス要求を調停しつつ受付可能なメモリコントローラであって、図1の1乃至5の回路は独立かつ並列にDRAM8とDRAM9にアクセスできる。電源回路11はデジタルスチルカメラの各回路に電流を供給する回路であり、特にDRAM8とDRAM9に供給する電流を他の回路とは独立にオンオフできる。2.2インターフェース回路の機能図1を用いてメモリコントローラ10の機能を説明する。本実施例のメモリコントローラ10はインターリーブアクセス手段7aと非インターリーブアクセス手段7bを備えており、DRAM8とDRAM9を制御するとともに、データ幅を変換することができる。本実施例のDRAM8とDRAM9はデータ幅が2バイトであり、一つの論理アドレスに2バイトのデータが割り当てられる。図1の1乃至5の回路は1回のアクセスで一つのアドレスを出力し、メモリコントローラ10に1アドレス分の2バイトのデータアクセスを要求する。これに応じてメモリコントローラ10は、1回のアクセス要求に対して、DRAM8またはDRAM9の一方に、1アドレス分の2バイトのデータアクセスを実行する。論理アドレスから物理アドレスへの変換は、インターフェース回路6によって実施される。記憶管理手段13は、図1の1乃至5の回路が出力する論理アドレスを物理アドレスに変換すると同時に、インターリーブアクセス手段7aと非インターリーブアクセス手段7bのどちらを用いるか、インターリーブアクセス時にどちらのDRAMにアクセスするかを指示する。例えば、撮像回路1がアクセスしたアドレスについてインターリーブアクセス手段7aが選択されていると、撮像回路1によるシーケンシャルなアクセスに対してDRAM8とDRAM9に交互にアクセスが行われる。逆に、非インターリーブアクセス手段7bが選択されていると、DRAM8とDRAM9のうち記憶管理手段13が指定する側のDRAMに対して連続してアクセスが行われる。記憶管理手段13が行うアドレス変換は、ページと呼ばれる一定の容量と一連のアドレスを持つ領域を単位として、論理アドレスから物理アドレスに変換するものであり、1から5の回路が出力する論理アドレスがばらばらであっても、アドレス変換で一連の連続した物理アドレス領域を割り当てることにより、メモリ領域を無駄なく利用することが出来る。記憶管理手段13はアドレス変換のために変換表14を備えており、前記の論理アドレスと物理アドレスの対応、DRAMの選択、およびインターリーブアクセス手段7aと非インターリーブアクセス手段7bの選択は全て変換表14に記憶される。また、図示を略するが、記憶管理手段13はDRAM8とDRAM9の各々に割り当てたページの数を独立に計数するカウンタを備えており、DRAM8とに割り当てたページ数と、DRAM9とに割り当てたページ数の合計から、割り当てられたページの総数を得ることが出来る。また、本実施例のメモリコントローラ10はカウンタ15を備えており、カウンタ15はDRAM8とDRAM9に対するアクセス回数を計数する。より具体的には、図示は略するが、カウンタ15はDRAM8のアクセスカウンタとDRAM9のアクセスカウンタからなっており、インターリーブアクセス手段7aと非インターリーブアクセス手段7bはDRAM8とDRAM9にアクセスするごとに、対応するアクセスカウンタにカウントアップパルスを送り、カウンタ15では各々のアクセスカウンタが前記カウントアップパルスに応じてアクセス回数をカウントする。次に、図2を用いてインターフェース回路6の機能を説明する。図2は、インターフェース回路6のアドレス変換機能を説明するメモリマップである。図2aは論理アドレス空間のメモリマップ、図2bは物理アドレス空間のメモリマップでありDRAM8の物理アドレス空間のメモリマップ8bとDRAM9の物理アドレス空間のメモリマップ9bを含む。論理アドレスとは図1の1乃至5の回路が出力するアドレスであり、物理アドレスとはインターフェース回路6がDRAM8とDRAM9に与えるアドレスである。各メモリマップの横幅は、データ幅を示している。図2cは論理アドレスを物理アドレスに変換する変換表である。物理アドレスを論理アドレスに割り当てる際の、メモリ領域の1単位を1ページと呼ぶ。1ページ当たりの容量は通常、数キロバイトから数メガバイトまで様々であるが、本実施例の説明では図示の都合から、非インターリーブアクセス時は4バイトを1ページ、非インターリーブアクセス時は8バイトを1ページとしている。図2aの左側に付記した数字は論理アドレスであり、一つの論理アドレスに2バイトのデータが対応する。図中の矩形領域は1バイトのデータを表しており、矩形領域中の数字はバイト単位で表したアドレスに対応する。図2bはDRAM8の物理アドレス空間のメモリマップ8bとDRAM9の物理アドレス空間のメモリマップ9bからなり、図2bと図2aで同じ番号が記入された矩形領域は論理アドレス上の1バイトと、これに対応付けられた物理アドレス上の1バイトを意味する。例えば、論理アドレス上の最初のページは0番地と1番地の4バイトであり、物理アドレス上ではDRAM8の物理アドレス0番地と1番地に割り当てられている。このページのアクセスは非インターリーブアクセスが指定されており、論理アドレス0番地と1番地のデータ0、1、2、3をシーケンシャルにアクセスすると、同じDRAM8に連続してアクセスが行われ、2回のアクセスで4バイトにアクセスする。図2aにおいて、論理アドレス24番地から27番地までのデータ、48、49、50、51、52、53、54、55はインターリーブアクセスが指定されており、論理アドレス上でシーケンシャルにアクセスすると、図2bに示すようにDRAM8とDRAM9を交互にアクセスするインターリーブアクセスが行われる。このときDRAM8とDRAM9を同時にアクセスすると、2回のアクセスに要する時間で4バイトのアクセスが可能になり、非インターリーブアクセス時の2倍の速度が得られる。非インターリーブアクセスとインターリーブアクセスは状況に応じて使い分けることが出来る。例えば図2aにおいて、論理アドレス20番地から23番地までのデータ、40、41、42、43、44、45、46、47は、前述の論理アドレス24番地から27番地までのデータ、48、49、50、51、52、53、54、55に続くデータであるが、非インターリーブアクセスを指定している。即ち、aの論理アドレス20番地から21番地までを1ページとして8bの物理アドレス4番地から5番地までに割り当て、aの論理アドレス22番地から23番地までを1ページとして8bの物理アドレス4番地から5番地までに割り当てるアドレス変換を行っている。このように、論理アドレス上で連続したデータであっても、ページ境界で非インターリーブアクセスからインターリーブアクセスに指定を変えたり、逆にインターリーブアクセスから非インターリーブアクセスに戻したりすることが可能である。本実施例のアドレス変換では変換回路を簡単化するため、非インターリーブアクセス時の1ページの容量を非インターリーブアクセス時の2倍にしている。即ち、先の例で非インターリーブアクセスが指定されているaの論理アドレス20番地から21番地までの4バイトが1ページであるのに対し、インターリーブアクセスが指定されているaの論理アドレス24番地から27番地までは8バイトで1ページである。このようにすると、物理アドレス上で1ページが占めるアドレスの幅が必ず2番地となり、各々のページは必ず偶数番地から始まるものとして管理できる。図2cはアドレス変換のための変換表14であり、論理アドレスから物理アドレスへの変換を行う機能を有する。図2cの左側には対応する論理アドレスの先頭番地を付記している。図示の通り、論理アドレスの変換の単位の先頭番地は必ず偶数である。変換表14はアドレス変換の単位ごとに1ワードのメモリを持ち、各ワードは8c、9cと14cの三つのビットフィールドに分かれる。ビット8cが1であればDRAM8に割り当てる事を意味し、ビット9cが1であればDRAM9に割り当てる事を意味する。図2cの0番地のようにビット8cだけが1でビット9cが0であれば、DRAM8だけをアクセスする非インターリーブアクセスが指定されている。図2cの10番地のようにビット9cだけが1でビット8cが0であれば、DRAM9だけをアクセスする非インターリーブアクセスの指定である。図2cの24番地目、26番地目のようにビット8cとビット9cの両方が1であれば、DRAM8とDRAM9を交互にアクセスするインターリーブアクセスが指定されている。また、図示は略するがビット8cとビット9cの両方が0であれば、論理アドレスに対して物理アドレスが割り当てられていない空きページであることを示す。図2cにおいて、14cのビットフィールドは論理アドレスに割り当てられた物理アドレスの先頭番地を記憶する。図2cの0番地から2番地のように非インターリーブアクセスが指定されているワードでは1ページの容量、即ち4バイトは物理アドレス上の2番地分の容量に当たるので、論理アドレス上で0番地から3番地までの8バイトのメモリは変換表では0番地と2番地の2ワードが割り当て情報を記憶する。前述のように、本実施例のアドレス変換では変換回路を簡単化するため、インターリーブアクセス時の1ページの容量を非インターリーブアクセス時の2倍にしているが、これは図2cの変換表の上では24番地目、26番地目のように二つのワードに連続して情報を記憶することを意味する。24番地目では二つのDRAMの6番地、26番地では二つのDRAMの7番地に割り当てることを指示しており、合わせて物理アドレス上の2番地分の容量を割り当てている。本発明の記憶管理手段13はDRAMへの書き込み要求に同期して、自動的に物理アドレスを論理アドレスに割り当てる機能を有している。具体的には、例えば論理アドレス上の12番地から始まるページへの最初の書き込み要求があった時に、記憶管理手段13は変換表の12番地のワードに物理アドレスの情報を書き込む事により論理アドレスのページを物理アドレスのページに割り当て、以後に同一ページ内の13番地への書き込み要求があった時には、変換表の12番地のワードの情報を用いてアドレス変換を行う。このページ割り当ての操作には、記憶管理手段13と変換表14の構成にもよるが、一定の時間を要する。そのためページへの最初の書き込みではアクセスタイムが通常より長くなる。インターリーブアクセス時は1ページの容量を非インターリーブアクセス時の2倍なので、ページ割り当てが起きる頻度は半分になる。そのため一定量のデータを書く間にページ割り当てのために待たされる時間は、インターリーブアクセス時の方が非インターリーブアクセス時より短くなる。図示は略すが、記憶管理手段13はDRAM8に割り当てたページ数とDRAM9に割り当てたページ数を、各々カウントする2本のカウンタを持っている。2本のカウンタはシステム起動時に0に初期化されており、記憶管理手段13は管理表14に物理アドレスの情報を書き込む毎に、対応するDRAMの側のカウンタをカウントアップする。また、記憶管理手段13はメモリアクセスを監視し、処理の進行に応じて不要になったページの登録を削除する機能を備えており、管理表からページの登録を削除するごとに対応するDRAMの側のカウンタをカウントダウンする。SDRAMの容量は既知であるので、割り当てたページ数を差し引きすることにより、今後割り当て可能な空きページ数を、それぞれのDRAMについて求めることが出来る。また、記憶管理手段13は二つのカウンタの値を合計することにより割り当てられたページの総数を得ることができる。割り当ての際に、記憶管理手段13は物理アドレスの空きがある領域のうち、最も若い番地を割り当てる。このようにすると、図2bのようにメモリが下詰めで利用されるので、メモリ容量の無駄が無くなる。以上のように本発明のメモリコントローラ10は、記憶管理手段13ないし変換表14を用いてインターリーブアクセスと非インターリーブアクセスを同時に混合して実行することが可能である。次に図3を用いて、ページ割り当て時に行うインターリーブアクセスと非インターリーブアクセスを選択する基準について説明する。図3はインターリーブアクセスと非インターリーブアクセスのどちらを選択するか、非インターリーブアクセスの場合、どちらのDRAMにアクセスするか、を判断するためのフローチャートである。図3において、インターリーブはインターリーブアクセスの選択、AのみはDRAM8のみへの非インターリーブアクセスの選択、BのみはDRAM9のみへの非インターリーブアクセスの選択を表す。ページ割り当てを行う時は、先ずステップS101においてメモリの総使用量をチェックする。メモリの総使用量は前出の記憶管理手段13が持つDRAM8とDRAM9に割り当てたページ数のカウンタ値を合計したものである。ここで総使用量が閾値T1より小さい場合は、DRAM8のみへの非インターリーブアクセスを選択する。これはメモリ使用量が少ない時は、使用するメモリをDRAM8だけにして、DRAM9の電源を遮断できるようにするためである。ここで総使用量が閾値T1より大きいときはステップS102に進む。ステップS102では書き込まれたデータが高速な処理を必要とするか否かを判断する。インターフェース回路6はメモリアクセスする1乃至6の回路から個別にアクセス要求を受け付けるので、どの回路が出力したデータか判っている。これを利用して、データの種類に応じて閾値T1を変えることができる。例えば、圧縮処理回路3が出力したデータであれば圧縮データであり、圧縮データは記録回路4が読み出して比較的低速なメモリカード12に書き込むため、高速なメモリアクセスを必要としない。そこで、ライトデータを出力した回路が圧縮処理回路3であれば閾値T1としてゼロを用いると、ステップS102においてNoの側に分岐し、インターリーブアクセスはしないようになる。逆に、撮像回路1またはYC処理回路2が出力したデータであれば、次に書き込まれたデータを読み出す回路はYC処理回路2または圧縮処理回路3であり、これらはデータ処理速度が速いので、インターリーブアクセスが選択できるようにした方がよい。そこで、ライトデータを出力した回路が撮像回路1またはYC処理回路2であれば閾値T1として上限値を用いると、必ずステップS102においてYesの側に分岐しインターリーブアクセスが可能になる。無論、このようなデータ毎の制御は任意であり、ライトデータを出力した回路によらず一定の閾値T1を用いてもよい。ステップS103とステップS104ではDRAM毎のメモリの空き状況をチェックする。インターリーブアクセスを選択するためには両方のDRAMに空きが必要である。ステップS103の条件文中、B空きはDRAM9に割り当て可能なページ数を示す。ステップS103においてDRAM9の空きが閾値T2よりも小さいときには、DRAM9にはページを割り当てられないと判断して、DRAM8のみへの非インターリーブアクセスを選択する。判定がNoの時にはステップS104に進み、DRAM8に割り当て可能なページ数をチェックする。ステップS103と同様に、DRAM8の空きが閾値T2よりも小さいときには、DRAM8にはページを割り当てられないと判断して、DRAM9のみへの非インターリーブアクセスを選択する。両方のDRAMに空きがある場合はステップS104からステップS105に進み、アクセスの頻度をチェックする。ステップS105の条件文中、B頻度はカウンタ15で測定したDRAM9へのアクセス回数を単位時間で割った値である。アクセスが込み合っているSDRAにページを割り当てると更にアクセス量が増加し、競合によるアクセス時間の増大が進む恐れがあるので、込み合っていない側のSDRAMにページを割り当てるのである。ステップS105において、DRAM9へのアクセス頻度が閾値T3を上回っている場合はDRAM8のみへの非インターリーブアクセスを選択し、そうでなければステップS106に進む。ステップS105の条件文中、A頻度はカウンタ15で測定したDRAM8へのアクセス回数を単位時間で割った値である。ステップS105と同様に、DRAM8へのアクセス頻度が閾値T3を上回っている場合はDRAM9のみへの非インターリーブアクセスを選択する。ステップS106においてNoの場合は、DRAMの空き状況にもアクセスの込み具合にも問題は無いので、両方のDRAMへのインターリーブアクセスを選択する。ステップS102においてNoの側に分岐した場合は、最終的な選択肢としてインターリーブアクセスはなく、DRAM8への非インターリーブアクセスまたはDRAMへの非インターリーブアクセスの一方を選択することになる。ステップS107からステップS108においては、ステップS103からステップS104と同様に、DRAM毎のメモリの空き状況をチェックする。ステップS107においてDRAM9の空きが閾値T2よりも小さいときには、DRAM9にはページを割り当てられないと判断して、DRAM8のみへの非インターリーブアクセスを選択する。判定がNoの時にはステップS108に進み、DRAM8に割り当て可能なページ数をチェックする。DRAM8の空きが閾値T2よりも小さいときには、DRAM8にはページを割り当てられないと判断して、DRAM9のみへの非インターリーブアクセスを選択する。いずれにも当たらない場合はステップS109に進む。ステップS109ではDRAM8とDRAM9のアクセスの頻度を比較し、よりアクセスが少ないほうに非インターリーブアクセスするよう選択する。以上のようにページ割り当てを選択することにより、メモリの総使用量が閾値T1未満である時にはDRAM8のみにページを割り当て、メモリの総使用量が閾値T1以上で高速なデータアクセスが求められる場合は、メモリの空き状況とアクセスの込み具合に問題が無い限りは両方のDRAMへインターリーブアクセスするようページを割り当て、メモリの空き状況またはアクセスの込み具合に問題がある場合は空きがあって混んでいない側のDRAMにページを割り当て、高速なデータアクセスが必要ない場合はアクセスが混んでいない側のDRAMにページを割り当てるように働く。この動作により、メモリの総使用量が閾値T1以上の時は二つのメモリの使用量が平均化されるので、両方のDRAMにアクセスするインターリーブアクセスは良好に動作できる。また、メモリの総使用量が閾値T1を下回ると、DRAM8だけにページ割り当てするようになるので、処理の進行に応じて不要になったページの登録削除が進むと、DRAM9に割り当てられたページ数がゼロになる。そうなった時点からはDRAM9は有効なデータを記憶しておらず、メモリの内容を保持する必要は無くなるので、電源回路11はDRAM9への電流供給を遮断することが出来る。なお、ここで各閾値が変化した場合の動作の説明を割愛しているが、動作中に閾値を変化させても問題はなく、不都合は生じない。条件判断の結果は変換表14に記憶されるので、登録の後で閾値が変化しても登録された情報が影響を受けることはない。変換表14に登録されたページは登録が抹消されるまで有効であり、その時点での閾値に関わらずアクセス可能である。2.3消費電力次に、図4を用いて本発明のメモリコントローラを用いたデジタルスチルカメラの消費電力について説明する。図4は、撮影時のメモリ使用量の推移と省電力制御について説明するタイミングチャートである。図4aにおいて、横軸は時間、縦軸はメモリ使用量を示し、31はメモリ使用量推移を示す。図4bにおいて、横軸は時間、縦軸はDRAMの消費電力を示し、36はDRAMの消費電力推移を模式的に示す。時刻20はデジタルスチルカメラの電源投入時刻であり、CPU5が動作してCPUワーク領域を確保する。この時のメモリ使用量がCPUワーク領域サイズ29である。図4の28は図3のフローチャートの閾値T1に当たる容量であり、CPUワーク領域サイズ29は閾値T1未満なので、DRAM8のみにページが割り当てられる。この時点ではDRAM9は不要であるから、電源回路11はDRAM9への電流供給を遮断しており、DRAMは全体として1個分の電力しか消費していない期間33。時刻21aはシャッター釦が押下されて露光が開始される時刻である。時刻21bは露光が終了して撮像回路1からの画像データの出力が開始される時刻であり、これ以降、撮像回路1が動作して画像データを書き込むので、メモリ使用量31が増加していく。時刻22でメモリ使用量31が図3における閾値T1、図4では28のラインを超えるのでDRAM9にもページが割り当てられるようになる。インターフェース回路6はシャッター釦が押下された時刻21aの時点で電源回路11に指示を出してDRAM9に電流を供給させており、時刻22の時点ではDRAM9もアクセス可能になっている。原理的にはDRAM9が必要になった時点で給電すればよいが、実際にはDRAM9が電源オフ状態からアクセス可能になるまでには一定の待ち時間を必要とするので、時刻22の時点で給電したのでは撮像回路1が出力する画像データの一部が前記待ち時間のために取りこぼされる。これを回避するため、予めシャッター釦が押下された時点からDRAM9に通電させている。時刻23は撮像回路1が画像データの出力を終了した時刻であり、ここからYC処理回路2が画像データをYCデータに変換し、生成されたYCデータを圧縮処理回路3がJPEGデータに圧縮変換する処理が始まる。圧縮変換により画像データ量は約10分の1に圧縮され、一旦、SDRAMに書かれた圧縮データを記録回路4が読み出してメモリカード12に書き込む。この時、処理済みの画像データおよびYCデータに割り当てられたページは記憶管理手段13が変換表14から登録を抹消していくので、メモリ上で画像データが圧縮データに置き換えられていくこととなり、圧縮データは画像データの10分の1の容量なのでメモリ使用量は時刻23から処理の進行に伴って減少していくことになる。時刻24はメモリ使用量31が閾値T1を下回る時点であり、これ以降のライトデータは全てDRAM8に割り当てられる。時刻25は圧縮処理回路3が圧縮処理を終了した時刻であり、画像データおよびYCデータは全て圧縮データに変換されており、メモリをCPUのワークと圧縮データだけが占めている。この時、時刻23から時刻24までの間に生成された圧縮データはDRAM9にも割り当てられているので、この時点ではDRAM9の電源を遮断することはできない。時刻25から記録回路4が圧縮データのメモリカード12への転送を開始する。圧縮データは生成された順にメモリカード12へ転送するので、時刻23から時刻24までの間に生成された圧縮データはそれ以降のデータよりも先にDRAMから読み出される。その結果、DRAM9に割り当てられた圧縮データのページは次々に登録を抹消され、DRAM9の使用量は減少していく。時刻26は、記録回路4が圧縮データをメモリカード12へ転送している途中で、DRAM9に割り当てられたページがゼロになった時点である。これ以降はDRAM9の記憶を保持する必要がないので、インターフェース回路6は時刻26の時点で電源回路11に指示を出してDRAM9への電流を遮断する。ここまでの期間34はDRAM8とDRAM9の両方が通電されている期間を示し、期間35はDRAM8のみ通電されてDRAM9は電源がオフされている期間を示す。時刻27は記録回路4が圧縮データを全てメモリカード12へ転送し終わった時刻であり、ここで1枚の撮影シーケンスは終了する。この例では簡単のため閾値28は一定であるとしたが、閾値の設定および設定変更は任意の時点で行える。例えば、インターリーブアクセスを用いて画像データの取り込みを高速化したければ時刻21bの時点で閾値28をデータ量29以下にすればよく、圧縮データを全て非インターリーブアクセスしたければ時刻23の時点で閾値28を全容量の上限まで引き上げればよい。また、前述のようにインターフェース回路6は、どの回路が出力したデータか把握できるので、条件判断に用いる閾値を回路に応じて変えることが可能である。よって、時刻20の時点から画像データに対する閾値をゼロ、圧縮データに対する閾値を上限一杯にして、圧縮データは全て非インターリーブで、画像データはインターリーブでアクセスされるようにしてもよい。以上のように、本発明の技術を用いることにより、低速なアクセスで十分なシャッター釦押下待機期間と圧縮データ転送期間の一部期間33、期間35は、DRAM8のみに通電することで、DRAMが消費する電力を削減することができる。3.その他の構成なお、前記の実施の形態においては、DRAMを例にあげて説明したが、メモリはSRAMであっても構わない。メモリデバイスの種別は問わない。また、前記の実施の形態においては、二つのメモリデバイスを用いる場合を例にあげて説明したが、メモリデバイスの数は問わない。例えば、四つのメモリデバイスを用いる場合において、二つのメモリデバイスを対として1バンクを構成してもよい。また、前記の実施の形態においては、メモリデバイスへの通電をオフすることによって省電力制御を行っているが、通電したままでクロック供給のみ停止するのでもよいし、メモリデバイスが持つ省電力モードに移行させるのでも構わない。また、前記の実施の形態においては、メモリデバイスごとに省電力制御を行う場合を例にあげて説明したが、メモリデバイス内にあるバンクごとに省電力制御を行っても構わない。例えば、メモリバンク0~3の四つのメモリバンクを有するメモリデバイスを用いる場合において、二つのバンクをセットとして1バンクと見なし、4バンクを用いるアクセスをインターリーブアクセスと定義しなおしてもよい。また、他の構成として、デジタルスチルカメラ撮像装置の一例は、撮像回路1撮像手段に相当と、撮像回路1により撮像された画像に基づいて生成した画像データをメモリカード12記憶媒体に相当に記録する記録回路4記録手段に相当と、撮像回路1により撮像された画像に基づいて生成された画像をモニタ21表示媒体に相当に表示させる表示回路20表示手段に相当と、DRAM8第1のメモリに相当と、DRAM9第2のメモリに相当と、メモリカード12に画像データを記録する際には、DRAM8とDRAM9とに並列にアクセスするインターリーブアクセスをするよう制御し、モニタ21に画像を表示させる際には、DRAM8およびDRAM9の何れか一方にアクセスするノンインターリーブアクセスをするよう制御するメモリコントローラ10制御手段に相当と、DRAM8の物理アドレス及びDRAM9の物理アドレスを1つの仮想アドレスに変換するインターフェース回路6アドレス変換手段に相当であって、メモリコントローラ10がインターリーブアクセスをする際と、ノンインターリーブアクセスをする際とで異なるアドレス変換を行うインターフェース回路6と、を備えるように構成してもよい。