半導体薄体の一の主表面の側に設けられた第1導電型のソース領域と、前記一の主表面に設けられ、かつ前記ソース領域と連続する第1導電型のチャネル領域と、前記一の主表面に設けられ、かつ前記チャネル領域の範囲を限定する第2導電型の限定領域と、前記半導体薄体の他の主表面に設けられた第1導電型のドレイン領域と、前記チャネル領域から前記ドレイン領域へと、前記半導体薄体の厚さ方向に連続する第1導電型のドリフト領域とを備え、前記ドリフト領域および前記チャネル領域の第1導電型の不純物濃度は、前記ソース領域および前記ドレイン領域の第1導電型の不純物濃度、および前記限定領域の第2導電型の不純物濃度よりも低く、前記チャネル領域の第1導電型の不純物濃度は、前記ドリフト領域の第1導電型の不純物濃度よりも低い、電界効果トランジスタ。前記ソース領域は前記一の主表面の上に突き出して形成され、前記チャネル領域は前記ソース領域の下に連続して形成されている、請求項1に記載の電界効果トランジスタ。前記限定領域は2つの領域からなり、前記チャネル領域は、前記限定領域を構成する前記2つの領域の各々に接触して前記2つの領域の間に配置されている、請求項1または2に記載の電界効果トランジスタ。前記限定領域に電気的に接続されたゲート電極をさらに備え、前記電界効果トランジスタにおいて、前記ゲート電極は、前記限定領域とオーミック接触を形成している、請求項1~3のいずれかに記載の電界効果トランジスタ。濃度Csの第1導電型不純物を含む第1導電型の半導体基板の上に前記濃度Csよりも低濃度である濃度C1の第1導電型の第1半導体層を成膜する工程と、第1導電型の前記第1半導体層の上に、前記濃度CsおよびC1よりも低濃度である濃度C2の第1導電型の第2半導体層を成膜する工程と、第1導電型の前記第2半導体層の上に、前記濃度C1およびC2よりも高濃度である濃度C3の第1導電型の第3半導体層を成膜する工程と、第1導電型の前記第3半導体層にソース領域を遮蔽するマスクをかけてエッチングすることにより前記ソース領域以外の第1導電型の前記第3半導体層を除去する工程と、前記ソース領域の両側の第1導電型の前記第2半導体層に第2導電型不純物をドープして、前記濃度C2よりも高濃度である濃度C4の第2導電型の限定領域を形成する工程とを備える、電界効果トランジスタの製造方法。第1導電型の前記第3半導体層のエッチング時の前記マスクをそのまま用いて、前記第2導電型不純物のドープのためのイオン注入を行う、請求項5に記載の電界効果トランジスタの製造方法。図20に示す横型JFETを用い、ドレイン電極と他の電極との距離を大きくとると、ソース領域1からドレイン領域3に至るチャネル領域9の長さが長くなり、わずかな電流しか流すことができず、一般にパワートランジスタと呼ばれるものに要求される高電流を流すことができなかった。図21に示すSITをスイッチング用に用いると、大電流を得るためには電子に電位障壁を越えさせるために電圧を高くしなければならず、わずかであってもやはり損失が発生することは避けられなかった。また、上記の問題を解決しうるJFETの構造であっても、構造が複雑なために製造工程が複雑になり製造コストが高くなっては実際に使用されない。このため、上記の問題を解決した上で、簡素な製造工程によって製造することができる構造とする必要がある。本発明の目的は、JFETの構造にこだわらず広くFETの原理を用いて従来よりも低損失で作動する高耐圧および高電流のスイッチング動作が可能なFETを提供することにある。さらに、他の目的として、上記目的を達成した上で製造が容易なFETを提供することがある。なお、以後の説明においては、FETは、FETまたはJFETを意味することとし、特に言及しないかぎりFETとJFETとを区別しない。本発明のFETは、半導体薄体の一の主表面に設けられたゲート領域と、一の主表面の側に設けられた第1導電型のソース領域と、一の主表面に設けられた領域であって、ソース領域およびゲート領域と連続する第1導電型のチャネル領域と、チャネル領域の範囲を限定する第2導電型の限定領域と、半導体薄体の他の主表面に設けられた第1導電型のドレイン領域と、チャネル領域からドレイン領域へと、半導体薄体の厚さ方向に連続する第1導電型のドリフト領域とを備えている。そのドリフト領域およびチャネル領域の第1導電型の不純物濃度は、ソース領域およびドレイン領域の第1導電型の不純物濃度、および限定領域の第2導電型の不純物濃度よりも低くなっている。この構成により、OFF状態では逆バイアス電圧をゲート領域にかけることにより、一の主表面のゲート電極からチャネル領域に向かって空乏層を形成し、ソース領域からチャネル領域およびドリフト領域を経てドレイン領域に向かうキャリアの流れを阻止することができる。さらに、OFF状態でドレイン領域に高電圧が印加されると、限定領域とドリフト領域との界面に高い逆バイアス電圧が印加されることになり、限定領域からドリフト領域に空乏層が形成され、電圧を負担するので、耐圧性能を向上させることができる。また、ON状態では、ソース領域とゲート領域とをほとんど同じ電位とし、空乏層を形成しないようにして、ソース領域からチャネル領域およびドリフト領域を経てドレイン領域へとキャリアを移動させる。このキャリアの移動量、すなわち電流はドレイン電位によって制御される。ドレイン電位を高くしてゆくとピンチオフ電位になり、限定領域とドリフト領域との界面からドリフト領域に向かって空乏層が延びてきて、ドレイン電流は飽和する。このような動作は、ピンチオフがなくドレイン電流が飽和しない従来の縦型JFETと本質的に相違する動作である。上記のOFF状態における空乏層への電圧負担による耐圧性能の向上、および縦に電流が流れる場合のON状態におけるドレイン電流の飽和現象等は、本発明のFETにして初めて可能となった動作である。上記ドレイン電流の飽和によりFET自体や周囲の素子の焼損を防止することができる。特筆すべきことは、ON状態ではソース領域からドレイン領域に至る経路にキャリアの流れを妨げるものがないことであり、オン抵抗がきわめて低くなる。このため、キャリアに対して空乏層におけるポテンシャル障壁の通過を強制する従来のSIT等に比べて、電力消費は一層低く抑えられる。なお、ここで、不純物濃度は、第1導電型不純物と第2導電型不純物とが含まれる場合は、とくにことわらない限り、両方の不純物を相殺し、残ったドミナントな不純物の濃度をさす。またFETでは、本発明のFETにおいて、半導体薄体の一の主表面に設けられたゲート領域はチャネル領域と重なり合って第1導電型の不純物を含み、該一の主表面上でソース領域と互いに導通しており、限定領域はドリフト領域の幅ならびにソース領域およびチャネル領域を限定している。上記の構成により、ON状態では、ゲート電圧をソース電圧とほぼ同じにしながら低いドレイン電圧を印加することにより大きなドレイン電流を得ることができる。また、OFF状態にするときは、ゲート電極に逆バイアス電圧を印加する。この逆バイアス電圧の印加により空乏層を不純物濃度の低いゲート領域に形成し電子流を遮断することが可能となる。このFETでは、空乏層が電子の流れる方向に長く形成され、しかもゲート領域チャネル領域に高いエネルギを持った電子が流入することはないので、ドリフトにより上記の空乏層を通過することはできない。この結果、ゲート領域下に空乏層を形成することによりON-OFF制御を行うことが可能となる。これに対して、SITでは、上記したようにゲート電圧値およびドレイン電圧値によりドレイン電流の制御が行われる。本発明とSITとは、このドレイン電流の制御のメカニズムにおいて基本的に相違する。この基本的な相違のために、本発明のFETはSITに比較して消費電力を一層抑制することができる。さらに、このOFF状態でドレイン電極に高電圧が印加されたときには、ドレイン領域側にあるpn接合部限定領域とドリフト領域との界面のドリフト領域側に空乏層を形成し、この空乏層に高電圧を負担させることが可能である。上記のFETにおいては、ゲート領域に接触するゲート電極は、ゲート領域とショットキー接触を形成している。この構成により、ゲート電極に逆バイアス電圧をかけることにより、ゲート電極の下側のゲート領域チャネル領域に空乏層を形成することができる。この結果、ON-OFF制御を行うことが可能となる。上記のそれぞれのFETにおいて、限定領域に独立して電位を印加することが容易でない局面では、限定領域は上記の一の主表面のソース領域に隣り合う領域に延びており、ソース電極はソース領域と限定領域とが同じ電位になるように、両方にまたがって設けられている構造とする。上記の構造の採用により、限定領域に対して電位を印加する配線、システム等を別に設けることなく、ON-OFFの運転に好都合な電位を簡便に印加することができる。OFF状態でドレイン電極にかかる高電圧に確実に耐えることが重要な局面では、例えば、ドレイン領域は、半導体薄体の厚さ方向に延びるドリフト領域によって、その半導体内部の表面が覆われている構造とすることが望ましい。この結果、ドレイン領域側の限定領域/ドリフト領域界面に形成される空乏層が、ドレイン領域を半導体薄体内部ではすべて覆い、局所的に耐圧の低い部分を通って短絡が生じることはなくなる。上記のドリフト領域の片側ずつを独立した電極によって限定することが重要な場合には、例えば、ソース領域およびゲート領域からなる領域が、2以上、上記一の主表面に備えられていることが望ましい。この結果、共通のドリフト領域の片側ずつに別々の電極から独立に別々の電位が与えられ、半導体運転の方法数が増し、また、ドリフト領域の両側に望ましい電位を確実に付与することが可能となる。またFETでは、本発明のFETにおいて構造の簡明さが重視される局面で用いられるものでは、ゲート領域は第2導電型不純物を含み、限定領域は、さらにゲート領域を半導体薄体の内側から限定して囲んでいる。この構成により、チャネル領域とゲート領域とは一の主表面に形成され、かつ限定領域はゲート領域を内側から囲むように形成されるので、構成が簡明になり、製造時のマスク形成工数が減少し製造が容易となって歩留り向上が得られる。また、ゲート領域は限定領域と同じ導電型の不純物元素を含んで導通し、限定領域からチャネル領域に向かって空乏層を張り出しOFF状態を実現することができる。さらに、このOFF状態でドレイン領域に高電圧が印加されると、限定領域とドリフト領域との界面に高い逆バイアス電圧が印加されることになり、限定領域からドリフト領域に空乏層が形成され、電圧を負担するので、耐圧性能を向上させることができる。また、ON状態では、ソース領域とゲート領域とをほとんど同じ電位とし、空乏層を形成しないようにして、ソース領域からチャネル領域およびドリフト領域を経てドレイン領域へとキャリアを移動させる。このキャリアの移動量、すなわち電流はドレイン電位によって制御される。ドレイン電位を高くしてゆくとピンチオフ電位になり、限定領域とドリフト領域との界面からドリフト領域に向かって空乏層が延びてきて、ドレイン電流は飽和する。このような動作は、ピンチオフがなくドレイン電流が飽和しない従来の縦型JFETと本質的に相違する動作である。上記のOFF状態における空乏層への電圧負担による耐圧性能の向上、および半導体の厚さ方向に電流が流れる場合のON状態におけるドレイン電流の飽和現象等は、上記のFETと同様に、このFETにして初めて可能となった動作である。上記ドレイン電流の飽和によりFET自体や周囲の素子の焼損を防止することができる。ON状態ではソース領域からドレイン領域に至る経路にキャリアの流れを妨げるものがなく、オン抵抗がきわめて低くなることも上記のFETと同様である。このため、キャリアに対して空乏層におけるポテンシャル障壁の通過を強制する従来のSIT等に比べて、電力消費は一層低く抑えられる。またFETでは、上記のFETにおいて、ソース領域は一の主表面の上に突き出して形成され、チャネル領域はソース領域の下に連続して形成されている。この構成により、ドライエッチングを用いたソース領域のパターニングに使用したマスクを、ゲート領域およびゲート領域を囲む限定領域への第2導電型不純物元素の注入にも用いることができる。この結果、マスキング工程数の減少とともにマスクの位置合わせも容易となり、歩留り向上を得ることが可能となる。またFETでは、上記のFETにおいて、ゲート領域は2つの領域からなり、チャネル領域は、その2つのゲート領域のそれぞれを限定して囲む限定領域に接触してその2つの限定領域の間に配置されている。この構成により、FETの構造はさらに簡明となり、マスクの位置合わせが容易となり、製造工数の削減の効果とともに、歩留り向上に寄与することができる。またFETでは、上記のFETにおいて、ゲート領域に接触するゲート電極は、ゲート領域とオーミック接触を形成している。この構成により、ゲート電極への逆バイアス電圧の印加により高い制御性で、pn接合を形成する限定領域/チャネル領域界面において、限定領域からチャネル領域に向けて空乏層を張り出してOFF状態を実現することが可能となる。ゲート領域の第2導電型不純物濃度は高濃度なので、オーミック接触とすることは容易である。また、この構造の簡明なFETにおいても、ドリフト領域のn型不純物濃度は、チャネル領域の不純物濃度よりも高くなっていることが望ましい。この濃度構成により、OFF状態にするときには、ゲート電極に逆バイアス電圧をかけることにより、空乏層が確実にチャネル領域に向かって張り出すことができる。したがって、確実にかつ高速でOFF状態を実現することができる。ON状態にするときも、空乏層を短時間で消失させることができるので、高速スイッチングが可能となる。また、ドリフト領域の第1導電型不純物濃度は、限定領域の第2導電型不純物濃度よりも低いので、逆バイアス電圧の高圧化にともないドリフト領域にも空乏層が形成され、この空乏層が耐圧に寄与し、高耐圧化が可能となる。ON状態でドレイン電圧を高くしていったとき、やはり限定領域からドリフト領域に空乏層が張り出しピンチオフが生じ、ドレイン電流が飽和し、焼損等のトラブルを回避することができる。本発明のFETの製造方法は、濃度Csの第1導電型不純物を含む第1導電型の半導体基板濃度Csの第1導電型の半導体基板の上に濃度Csよりも低濃度である濃度C1の第1導電型の第1半導体層を成膜する工程と、第1導電型の第1半導体層の上に、濃度CsおよびC1よりも低濃度である濃度C2の第1導電型の第2半導体層を成膜する工程と、第1導電型の第2半導体層の上に、濃度C1およびC2よりも高濃度である濃度C3の第1導電型の第3半導体層を成膜する工程とを含む。この製造方法は、さらに、第1導電型の第3半導体層にソース領域を遮蔽するマスクをかけてエッチングによりソース領域以外の第1導電型の第3半導体層を除去する工程と、ソース領域の両側の第1導電型の第2半導体層に第2導電型不純物をドープして、濃度C2よりも高濃度である濃度C4の第2導電型ゲート領域および第2導電型限定領域を形成する工程とを備える。この製造方法によれば、工程数が少なくなり、それに伴いマスクの数も減るため、マスクの位置合わせが簡単になりFET作製が容易となる。このため、歩留りが向上し、製造コストを低減することが可能となる。またFETの製造方法では、例えば、第1導電型の第3半導体層のエッチング時のマスクをそのまま用いて、第2導電型不純物ドープにおけるイオン注入を行うことが望ましい。この製造方法により、エッチングとイオン注入とを同じマスクで実施できるため、工程数を削減し、かつ位置ずれ等に伴う歩留り低下を回避することができる。この結果、製造コストを低減することが可能となる。本発明のFETにより、従来よりも低損失で、高電流高電圧のスイッチング動作に耐えられるFETを提供することが可能となる。また、本発明のFETは構造が簡明であるので、製造が容易であり安価に提供することができる。つぎに、図面を用いて本発明の実施の形態について説明する。実施の形態1図1は、本発明の実施の形態1におけるFETを示す構成断面図である。ソース電極11a、11bおよびゲート電極12a、12bは、半導体薄体の一方の主表面に、またドレイン電極13は他方の主表面に設けられている。限定領域5は、ドリフト領域4の幅およびゲート領域の幅と深さを規定し、ソース領域に隣接する一方の主表面にまで延び、その主表面においてソース電極に接触している。限定領域の電位はソース電位とは別に、独立して印加してもよいが、通常、ソース電位と同電位とするので、別個の配線やシステム等を不要とするため、図1に示すように、ソース電極がソース領域と限定領域の主表面部とにまたがって設けられる。また、図1では、ソース電極、ゲート電極はそれぞれ2個ずつドレイン領域4をはさむように設け、それぞれ同じ電位を印加したが、動作に支障をきたさない範囲で2個の同種の電極に異なった電位を印加し、共通のドリフト領域の片側ずつに別々の電極から独立に別々の電位が与えることが望ましい。この結果、半導体運転の方法数が増し、また、ドリフト領域の両側に望ましい電位を確実に付与することが可能となる。また、当然、ソース、ドレインともにそれぞれ1個の電極としてもよい。この1個の電極の場合には、図1において、ソース、ドレイン電極はそれぞれドリフト領域4を位置の基準にしてその片方だけの1個ずつとし、ソース、ゲート電極を取り去った片側の主表面全体に限定領域5は延びた構造とすることが望ましい。図1に示す電界効果トランジスタに用いられた半導体薄体は、Si基板に結晶成長により厚さを増したものとした。ただし、半導体薄体の素材は、Siに限定されるものではなく、SiC、GaAs等を用いてもよく、むしろ耐圧性を追求する場合はSiCの方が好ましい。次に、図1に示す電界効果トランジスタの製造方法を説明する。まず、不純物としてリンPを1019個/cm3程度含むドレイン領域3に相当する厚さの基板を用意する。この基板が不純物濃度nのドレイン領域3を形成する。図2に示すように、この基板の上にCVDChemicalVaporDeposition法により、キャリアガス、例えばフォスフィンPH3を流しながらリン濃度1016個/cm3程度のn層を成長させる。この後、図1に示す構成の電界効果トランジスタを製造する2つの方法がある作製法1および作製法2。まず、作製法1について説明する。図2に示す段階の半導体基板に対し、図3に示すように、ソース領域1a、1bを形成するためにn型不純物としてリンを1019個/cm3程度イオン注入する。その後、図4に示すように、限定領域5となるp領域をイオン注入により形成する。p型不純物としてはアルミAlを用い、その濃度はn層の不純物濃度よりも1桁以上高くする以上、作製法1。次に、作製法2について説明する。作製法2においては、図2に示す段階の半導体基板に対して、図5に示すように、まず、アルミイオンをn層の不純物濃度よりも1桁以上高い濃度で注入して限定領域5となるp領域を形成する。その後、図6に示すように、CVD法によりキャリアガス、例えばフォスフィンPH3を流しながら1016個/cm3程度のP濃度のn層を成長させる。次に、図7に示すように、ソース領域1a、1bとなるn領域を形成するためにn型不純物としてリンを1019個/cm3程度注入する。次いで、図8に示すように、ソース領域1a、1bの外側部を限定するために限定領域5を主表面まで拡張する。この限定領域の拡張は、アルミイオンをn層の不純物濃度よりも1桁以上高い濃度でソース領域の外側に注入することにより行う以上、作製法2。この後、図1に示すように各電極11、12、13を各領域の上に形成し本発明の電界効果トランジスタを作製する。ここで、ゲート電極12はゲート領域2チャネル領域とショットキー接触を形成するように設けるが、上記したように、この領域の不純物濃度は低いので容易にショットキー接触とすることができる。電極材としてはNiが好ましいが、他の金属膜を用いてもよいし、何種類かの金属膜を積層したものでもよい。上記ゲート電極以外のソース電極およびドレイン電極は各接触する領域とオーミック接触を形成する。図9は、図1に示す電界効果トランジスタのON状態のソース、ゲート、ドレインの各電圧を例示する図である。通常、ソース電極を接地し、ゲート電圧はソース電圧とほぼ同じ電圧ゼロ付近で使用する。ON状態では、電子はn型不純物領域であるソース領域1a、1bおよびゲート領域2a、2bから、半導体薄体20の厚さ方向に延びる長さ10μm程度のドリフト領域4を経て、ドレイン領域3に到達する。ドリフト領域とは、ゲート領域直下の狭いチャネル領域とは異なり、電荷担体がドレイン電位に引き付けられて移動するゲート領域からドレイン領域にいたる比較的広い領域をさす。このドリフト領域4はp型不純物領域である限定領域5によってその幅が規定されている。ゲート電圧ゼロ付近で使用する場合、ドレイン電圧を正にして高くすると、電子流は、p型不純物領域である限定領域5によって規定されたドリフト領域4を流れる。ドリフト領域4の電位分布はドレイン領域付近で急勾配に高くなるので、電子流が加速され、逆バイアスの電界がドリフト領域のゲート領域に近い部分に発生する。この空乏層はドレイン電圧の上昇につれ成長し、空乏層がドリフト領域の幅にまで達したときピンチオフが成立する。ピンチオフが起きると、それ以上ドレイン電圧を高くしてもドレイン電流は増加せず、一定の飽和電流を維持する。図10は、ピンチオフが発生し、空乏層6が、pn接合部の低不純物濃度領域であるドリフト領域4に形成されている様子を示す図である。電子流は空乏層6によって狭められ、ドレイン電流は飽和することになる。図11は、ドレイン電流とドレイン電圧との関係を示す図である。ゲート電圧がゼロ付近のときドレイン電圧を高くしてゆくと、線形にドレイン電流が上昇する。しかし、ドレイン電圧がピンチオフ電圧に達すると、上記したように空乏層がドリフト領域の両側のpn接合部からドリフト領域側に成長し、ドリフト領域をふさぎ、ドレイン電流の飽和が生じるようになる。このドレイン電流の立上りの勾配は、従来の電界効果トランジスタに比較して大きい。すなわち、低いドレイン電圧で高電流を得ることができ、この結果、従来よりも小さな損失で大電流を供給できるようになる。図11には、ゲート電圧を高くしVgoff以上となった場合ただし、Vgoffを超えて一定以上高くすることはないに、ドレイン電流がほとんど流れないOFFの状態も併せて示されている。このようなOFF状態では、図12に示すように、ゲート電極12とゲート領域2とのショットキー接触部に逆バイアス電圧がかかり、ゲート領域2に空乏層7が形成される。ここで形成される空乏層は電子流の方向に長いものであり、かつ、ゲート電圧は上記したようにVgoffを超えて一定以上高くはしないので、この空乏層に高いエネルギを有した電子が流入することがない。したがって、この空乏層により、電子流が遮断される状態が出現する。従来の縦型JFETであるSITでは、上記したように、ドレイン電圧とベース電圧によりドレイン電流、ON-OFF等の制御を行うのに対して、本発明の電界効果トランジスタでは、上記空乏層の形成の有無によりON-OFF制御を行う。この結果、本発明の電界効果トランジスタでは高電圧、高電流の制御を確実に行うことが可能となった。OFF状態で電流が遮断されているときに、ドレインに高電圧が印加された場合は、図13に示すように、ドレイン領域に近いドリフト領域4と限定領域5との界面であるpn接合部に空乏層8が形成される。この空乏層8が高電圧を負担するので、耐圧性が優れた電界効果トランジスタとなる。この空乏層8は、上記した空乏層のできかたと同様に、不純物濃度が低いほど巾広く、低不純物濃度側に形成される。図13に示すように、図13の状態からさらに電圧を高くしても空乏層8は未だドレイン側に成長の余地があるので、非常に高電圧に耐えることが可能となる。この結果、従来の横型JFETは無論のこと、従来の縦型JFETに比較しても一層高い耐圧性を確保することが可能となった。具体的には横型JFETではソース/ゲート電極間隔1mm、チャネル長2mmであったのに対して、本発明の図1の接合型電界効果トランジスタでは、チャネル長10μmとなり、同じドレイン電圧に対して200倍の電流を流すことが可能であった。ドレイン領域3は、図1に示すように表面に広がった構造とする場合もあるが、図14に示すように、ドレイン電極下にドリフト領域4によって半導体基板内部に位置する内面側界面が覆われた構造としてもよい。図14に示す形状のドレイン電極の場合、OFF状態で高電圧がドレインに印加されたとき、その高電圧を負担する空乏層8は、図15に示すように形成される。また、ドレイン領域3を図1に示すように表面に広がった構造とし、ドリフト領域4を図14に示すように、そのドレイン領域3に突き当たる形状にする構造も本発明の範囲には含まれる。この場合、ドリフト領域4を囲む限定領域5とドレイン3とは、ドリフト領域4の外側に広く、p/n界面を形成する。また、この場合には、限定領域5であるp領域のp型不純物濃度を図1または図14に示すものより高くして、ドレイン領域3の厚さを厚くする。この結果、空乏層は限定領域のp領域とドレイン領域のn領域との界面のドレイン領域側に形成され高電圧を負担する。実施の形態2図16は実施の形態2におけるFETの構成断面図である。図16において、ソース領域1は半導体層の表面の上に突き出て凸状に形成されており、例えばNiで構成されるソース電極11とオーミック接触が成立するように、例えば1019cm3を大きく超える高濃度のn型不純物を含んでいる。チャネル領域10は、n型不純物を、例えば濃度1×1015cm3程度含み、ソース領域1の下に形成されている。ゲート領域2はp型不純物を、例えば濃度1019cm3含み、2個のゲート電極12の直下の表面にそれぞれ形成されている。限定領域5はゲート領域2を囲み、チャネル領域10を両側から挟むように、半導体薄体の一定厚さ分だけ形成されている。この限定領域5はゲート領域と同じ種類のp型不純物を同じ濃度含んでいる。ドリフト領域4は一方の端部ではチャネル領域10と接し、かつ限定領域5に限定され、半導体薄体の他方の表面に向かって一定厚さ分、半導体薄体に広がって形成され、他方の端部でドレイン領域3に接している。このドリフト領域4はn型不純物を、例えば9×1016cm3程度含んでいる。このドリフト領域4と接して、他方の表面に露出して、高濃度、例えば1019cm3を大きく超える濃度のn型不純物を含むドレイン領域3が形成されている。ドレイン電極13は一方の表面に設けられているソース電極11と対向する他方の表面の位置に形成されている。電極はいずれの電極もNiで形成することが望ましいが、他の金属膜でもよいし、また何種類かの金属膜を積層した多層膜でもよい。この実施の形態2では、ゲート電極、ソース電極およびドレイン電極はいずれも、各接触する領域とオーミック接触を形成する。各領域の望ましい不純物濃度を整理すると次のようなる。ソース領域1、ドレイン領域3:n型不純物1×1019cm3チャネル領域10:n型不純物1×1015cm3ドリフト領域4:n型不純物9×1016cm3限定領域5、ゲート領域2:n型不純物1×1019cm3このFETのON-OFF動作は次のようにして行われる。まず、OFF状態では、ゲート電極12に逆バイアス電圧を印加して、チャネル領域10とゲート領域2および限定領域5とのpn接合界面から空乏層をチャネル領域10に張り出させる。空乏層がチャネル領域における他方の表面に向かう経路断面を塞いだとき、OFF状態が実現する。OFF状態において、ドレイン電圧を高めてゆくと、限定領域5とドリフト領域4とのpn接合界面に空乏層が生成し、低濃度のドリフト領域に向かって張り出してくる。この空乏層は電圧を負担するので、素子としての耐圧性能が向上する。また、ON状態のときは、チャネル領域10からドリフト領域4を経てドレイン領域3にキャリアが流れる。この経路にはキャリアの流れを妨げる抵抗はないので、電力が消費されることはほとんどない。したがって、図16に示すFETにおいても、実施の形態1のFETと同様に低消費電力で耐圧性能に優れた素子を提供することができる。実施の形態2のおける図16のFETの特徴は、上記の性能面に加えて、構造が簡明であることにある。このため、実施の形態1のFETに比べて、少ない工程で高い歩留りで製造することが可能となる。次に、このFETの製造方法について説明する。まず、図17に示すように、n型半導体基板31上に、n型半導体層32、n半導体層33、n半導体層34を順次積層する。次いで、図18に示すように、RIEにより、ソース領域1を形成するため、他の部分をエッチングして除く。その後、図19に示すように、p型不純物イオンをイオン注入して、ゲート領域2および限定領域5を形成する。この後、電極としてNiを積層すると、図16に示すFETが完成する。この実施の形態2における電極は、ゲート電極も含めてオーミック接触が形成されるように設けるが、ゲート領域2の不純物濃度は高いのでオーミック接触の形成は容易である。この製造方法によれば、製造工程が簡略になり、マスク数も減少する。また、マスクの位置ずれが発生する機会も減少するので、歩留りを向上させることができる。実施の形態2に対応する実施例半導体薄体およびその上に積層する半導体層をすべて4H-SiCで形成し、下記の寸法を有するFETについて、耐圧性能とON抵抗とを測定した。ドリフト領域厚さt1=2.2μm限定領域厚さt2=1μmチャネル領域幅=10μm測定結果耐圧:380VOFF時のゲート電圧22VのときON抵抗:0.7mΩcm2上記のように、本発明のFETは、耐圧性能が高く、かつON抵抗が非常に低い結果が得られた。したがって、高耐圧で、低消費電力を達成し、なお簡明な構造を有するので、製造が容易であり製造コストも低く抑えることが可能である。上記において、本発明の実施の形態および実施例について説明を行ったが、上記に開示された実施の形態および実施例は、あくまで例示であって、本発明の範囲はこれら実施の形態および実施例に限定されるものではない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更を含むことが意図されている。