"半導体基板上に浮遊ゲートと制御ゲートを有する複数の電気的書き換え可能な不揮発性メモリセルを備え、前記不揮発性メモリセルの互いのソース領域及びドレイン領域を共有し、前記不揮発性メモリセルが直列接続されたNANDセルユニットを有し、前記ソース領域及びドレイン領域は、シリサイドを用いて形成されることを特徴とする半導体記憶装置。前記制御ゲートは、シリサイドを用いて形成され、前記浮遊ゲートは、シリサイド以外の材料を用いて形成されていることを特徴とする請求項1記載の半導体記憶装置。前記半導体基板の表面部に不純物拡散層が形成され、前記ソース領域及びドレイン領域は、前記不純物拡散層に形成されていることを特徴とする請求項1又は2記載の半導体記憶装置。前記半導体基板の表面部にシリコンゲルマニウム層が形成され、前記ソース領域及びドレイン領域は、前記シリコンゲルマニウム層に形成されていることを特徴とする請求項1又は2記載の半導体記憶装置。半導体基板の上にトンネル絶縁膜となる第1の絶縁膜、浮遊ゲートとなる第1の導電層、ゲート間絶縁層となる第2の絶縁層及び制御ゲートとなる第2の導電層を順次形成し、前記第1の絶縁膜、第1の導電層、第2の絶縁膜及び第2の導電層を選択的にエッチングして前記トンネル絶縁膜、浮遊ゲート、ゲート間絶縁層及び制御ゲートを備えたゲート構造体を形成し、前記ゲート構造体の側壁部分を第3の絶縁層により被覆し、前記第2の絶縁層により側壁を被覆したゲート構造体及び前記半導体基板の上を金属層で覆い、熱処理することにより、前記半導体基板の前記ゲート構造体間の表面部及び前記制御ゲートをサリサイド化することを特徴とする半導体記憶装置の製造方法。本発明は、微細化による信頼性低下が小さい半導体記憶装置を提供することを目的とする。実施形態に係る半導体記憶装置は、半導体基板上に浮遊ゲートと制御ゲートを有する複数の電気的書き換え可能な不揮発性メモリセルを備え、前記不揮発性メモリセルの互いのソース領域及びドレイン領域を共有し、前記不揮発性メモリセルが直列接続されたNANDセルユニットを有し、ソース領域及びドレイン領域は、シリサイドを用いて形成される。[第1の実施の形態][全体構成]図1は、本発明の第1の実施の形態に係る半導体記憶装置のメモリセルアレイの平面図であり、図2はそのビット線BL方向の断面図図1のI-I’断面図、図3はメモリセルMC1つ分の拡大断面図である。図1に示すように、メモリセルアレイは、所定方向に延びる平行に配置された複数のワード線WL0~WL15及びこれらワード線WL0~WL15の両側に配置された選択ゲート線SGD,SGSと、ワード線WL0~WL15及び選択ゲート線SGD,SGSと直交し平行に配置された複数のビット線BLと、ビット線BLと並行に配置された複数のアクティブエリア図示せずとを有する。ワード線WL0~WL15とアクティブエリアの交差部にメモリセルMCが形成され、選択ゲート線SGD,SGSとアクティブエリアの交差部に選択ゲートトランジスタSGs,SGdが形成されている。図2には、ビット線BLに沿った断面が示されている。p型の半導体基板1例えばPウェル表面には複数のメモリセルMCが直列に配置され、複数のメモリセルMCのソース側、及びドレイン側には選択ゲートトランジスタSGs及びSGdがそれぞれ配置されている。メモリセルMCは、図3にも示すように、半導体基板1の上に形成されたトンネル絶縁層2、浮遊ゲート3、ゲート間絶縁層4及び制御ゲート5を含むゲート構造体を有する。このゲート構造体の側壁は、側壁絶縁層6で覆われている。各メモリセルMCは、隣接するメモリセルMC間でソース/ドレイン領域7を共有しており、この実施の形態では、このソース/ドレイン領域7に、シリサイドを用いる。また、選択ゲートトランジスタSGs及びSGdのソース/ドレイン領域7もシリサイドを用いる。各メモリセルMCの制御ゲート5及び選択ゲートトランジスタSGs及びSGdの上部ゲート5aは、ワード線WL及び選択ゲート線SGS,SGDを形成し、これらもシリサイドを用いる。各メモリセルMCの浮遊ゲート3及び選択ゲートトランジスタSGs及びSGdの下部ゲート5bは、ポリシリコンを用いる。尚、ここでは浮遊ゲート3としてポリシリコン層を用いているが、タングステンW、アルミニウムAl等の金属を用いることも可能である。メモリセルMC上は層間絶縁層9で覆われ、この上にビット線BL10が形成される。層間絶縁層9内には、NANDセルユニットのソースを共通接続する共通ソース線CELSRC8sが埋め込まれ、例えばこれと同じ導電材料でビット線コンタクトプラグ8dが埋め込まれる。ビット線10はこのビット線コンタクトプラグ8dを介して選択ゲートトランジスタSGの近傍に形成されたソース/ドレイン領域7に接続される。図4は、メモリセルアレイの等価回路を示している。1つのNANDセルユニットNUは、複数の直列接続されたメモリセルMC0-MC15と、それらの両端部に配置された選択ゲートトランジスタSGd,SGsを有する。1つの消去単位であるメモリセルブロックBLKはワード線WL方向の複数のNANDセルユニットNUを有し、複数のNANDセルユニットNUはワード線WL及び選択ゲート線SGS,SGDが共通に接続されている。メモリセルアレイには、このメモリセルブロックBLKがビット線BL方向に複数配列されている。[半導体記憶装置の動作]次に、本実施形態に係る半導体記憶装置の動作を説明する。本実施形態のメモリセルMCは、ソース/ドレイン領域7にシリサイド金属層を用いるため、不純物拡散層とは異なり、半導体基板1との界面にショットキー接合が形成される。読み出し時には、選択メモリセルMCの制御ゲート5に浮遊ゲート3のしきい値を超える電圧を印加すると、ソース/ドレイン領域7から電子がチャネル領域にトンネルによって注入され、次のソース/ドレイン領域7に向かって流れていく。ここで、ソース/ドレイン領域7が、不純物拡散層であると、素子の微細化に伴って不純物拡散層の幅も狭くなり、十分な電子が供給されなくなり、抵抗値が増大して読み出し時に十分なセンス電流が流せなくなるという問題がある。特に、半導体と酸化膜との界面にトラップされる電子の影響で上述したセンス電流の低下を招くと共に、浮遊ゲート3のしきい値上昇という問題を招来する。これは、データの誤読み出しやプログラムディスターブを引き起こす。更に、不純物拡散層は、その後の熱処理によって領域が拡大して短チャネル効果による問題を引き起こすという可能性もある。この点、本実施形態の半導体記憶装置によれば、ソース/ドレイン領域7に、シリサイド用いるため、センス電流の低下を引き起こしにくく、電子トラップによるプログラムディスターブや短チャネル効果による問題を引き起こしにくい。[半導体記憶装置の製造方法]次に、図5~図10を参照し、本実施形態に係る半導体記憶装置の製造方法について説明する。まず、図5に示す通り、半導体基板1に、トンネル絶縁層2となる絶縁層2A、浮遊ゲート3となる浮遊ゲート層3A、ゲート間絶縁層4となる絶縁層4A、及び制御ゲート5となる制御ゲート層5Aを順次積層する。浮遊ゲート層3A及び制御ゲート層5Aとしては、例えばポリシリコン等が適用可能であり、CVD法によって積層することが可能である。次に、図6に示す通り、エッチングを行い、浮遊ゲート3、ゲート間絶縁層4、及び制御ゲート5Bを形成する。次に、図7に示す通り、CVD法等の方法によって側壁絶縁層6となる酸化層6Aを堆積する。次に、図8に示す通り、異方性エッチングを行い、浮遊ゲート3、ゲート間酸化層4、及び制御ゲート5Bの側壁部分に側壁酸化膜6を残した状態で、それ以外の部分に堆積された酸化層6A及び絶縁層2Aを除去する。これにより、メモリセルMC間の半導体基板1の表面と制御ゲート5Bの上面が露出すると共に、トンネル絶縁層2が形成される。次に、図9に示す通り、スパッタ等の方法によって金属層11を、半導体基板1の表面、絶縁層6、及び制御ゲート5Bを覆うように堆積する。金属層11としては、ニッケルNiを用いることができるが、他にコバルトCo、タングステンW、チタンTi、モリブデンMo等を用いることもできる。次に、図10に示す通り熱処理を行い、半導体基板1表面のソース部、ドレイン部、及び制御ゲート5BをサリサイドSelfalignedsilicide化する。この熱処理によって、サリサイド化されたソース/ドレイン領域7及び制御ゲート5が形成される。尚、浮遊ゲート3はゲート間絶縁層4及び側壁絶縁層6に保護されている為、サリサイド化しない。次に金属層11を除去することによって、本実施形態に係るメモリセルMCが形成される。本実施形態では、浮遊ゲート3をサリサイド化させないように側壁絶縁層6で保護することにより、浮遊ゲート3の劣化や浮遊ゲート3と半導体基板1との間及び浮遊ゲート3と制御ゲート5との間の短絡を防止することかできる。[第2の実施の形態]次に、本実施形態に係る半導体記憶装置の動作について、第1の実施形態と対比して説明する。図11に示す通り、第1の実施形態においては、ソース/ドレイン領域7にシリサイドを用いる為、ソース/ドレイン領域7と半導体基板1との間にショットキーバリアを超える一定以上の電圧を印加すると、半導体基板1側にリーク電流が流れてしまう。図12は、本発明の第2の実施形態に係る半導体記憶装置のメモリセルの構成を示す断面図である。本実施形態に係るメモリセルは、基本的には第1の実施形態と同じであるが、ソース/ドレイン領域7の下部に、更にシリコンを用いるn型拡散層12を有している点において異なっている。本実施形態においては、シリサイドを用いるソース/ドレイン領域7の下部に、n型拡散層12を有している。従って、ソース/ドレイン領域7と半導体基板1との間に一定以上の電圧を印加した場合に、n型拡散層とp型の半導体基板1の界面に空乏層が形成され、この空乏層がソース/ドレイン領域7全体を取り囲むことでリーク電流を抑制することが可能となる。次に、図13~図15を参照して、本実施形態に係る半導体記憶装置の製造方法について説明する。本実施形態に係る半導体記憶装置の図8までの工程は、第1の実施形態と同様である。半導体基板1の上にゲート積層体が形成されたら、図13に示す通り、図8に示す様に、半導体基板1の、ソース領域、及びドレイン領域にヒ素、リン等の不純物を注入し、n型拡散層12Aを形成する。n型拡散層12Aは、半導体基板1の、後にソース/ドレイン領域7が形成される領域よりも深い位置まで形成される必要がある。次に、図14に示す通り、スパッタ等の方法によってNi等の金属層11を、n型拡散層12Aの表面、絶縁層6、及び制御ゲート5Bを覆うように堆積する。次に、図15に示す通り熱処理を行い、n型拡散層12A表面のソース部、ドレイン部、及び制御ゲート5Bをサリサイド化する。この熱処理によって、ソース/ドレイン領域7、n型拡散層12、及び制御ゲート5が形成される。尚、浮遊ゲート3はゲート間酸化層4、及び絶縁層6によって保護されている為、サリサイド化しない。次に金属層11を除去することによって、本実施形態に係るメモリセルMCが形成される。[第3の実施の形態]次に、本発明の第3の実施形態に係る半導体記憶装置について説明する。図16に、本実施形態に係る半導体記憶装置の構成を示す。本実施形態に係る半導体記憶装置は、基本的には第1の実施形態に係る半導体記憶装置と同じであるが、半導体基板1上部の、メモリセルMCが形成されている領域にシリコンゲルマニウムSiGe層13が形成されている点において異なっている。本実施形態に係る半導体記憶装置においては、シリコンゲルマニウム層13によりドレイン電流が増加し、半導体基板1へのリーク電流を抑制することが可能である。次に、図17~図23を参照して、本実施形態に係る半導体記憶装置の製造方法について説明する。まずは、図17に示す通り、半導体基板1上部にゲルマニウムGeイオンを注入してシリコンゲルマニウム層13Aを形成する。次に、図18に示す通り、シリコンゲルマニウム層13A上に、トンネル絶縁層2となる絶縁層2A、浮遊ゲート3となる浮遊ゲート層3A、ゲート間酸化層4となる絶縁層4A、及び制御ゲート5となる制御ゲート層5Aを積層する。浮遊ゲート層3A及び制御ゲート層5Aとしては、例えばポリシリコンが適用可能であり、CVD法によって積層することが可能である。次に、図19に示す通りにエッチングを行い、浮遊ゲート3、ゲート間絶縁層4、及び制御ゲート5Bを形成する。次に、図20に示す通り、CVD法等の方法によって側壁絶縁層6となる酸化層6Aを堆積する。次に、図21に示す通り、異方性エッチングを行い、浮遊ゲート3、ゲート間絶縁層4、及び制御ゲート5Bの側壁部分以外の部分に堆積された酸化層6A及び絶縁層2Aを除去し、側壁絶縁層6及びトンネル絶縁層2を形成する。次に、図22に示す通り、スパッタ等の方法によってNi等の金属層11を、シリコンゲルマニウム層13Aの表面、絶縁層6、及び制御ゲート5Bを覆うように堆積する。次に、図23に示す通り熱処理を行い、シリコンゲルマニウム層13A表面のソース部、ドレイン部、及び制御ゲート5Bをサリサイド化する。この熱処理によって、ソース/ドレイン領域7、シリコンゲルマニウム層13A、及び制御ゲート5が形成される。尚、浮遊ゲート3はゲート間絶縁層4及び絶縁層6に保護されている為、サリサイド化しない。次に金属層11を除去することによって、本実施形態に係るメモリセルMCが形成される。以上、本発明のいくつかの実施の形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他様々な形態で実施されることが可能であり、発明の趣旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。"