入力電圧ラインと誘導性負荷との間に接続される第1のスイッチング素子を有するハイサイドスイッチング素子と、前記誘導性負荷と基準電圧ラインとの間に並列接続される第2のスイッチング素子と第3のスイッチング素子とを有するローサイドスイッチング素子と、前記第3のスイッチング素子をオンオフする制御回路と、を備え、前記ローサイドスイッチング素子における前記誘導性負荷に接続される端子にサージが印加されたとき、前記制御回路から供給される信号に依らずに、サージ電流は前記第3のスイッチング素子を介して前記基準電圧ラインへと放電され、前記端子に前記サージよりも小さい定格電圧以内の電圧が印加された状態では、前記第3のスイッチング素子は、前記制御回路から供給される信号に応じてオンオフされることを特徴とする半導体装置。前記第3のスイッチング素子は、前記第2のスイッチング素子よりも耐圧が低いことを特徴とする請求項1記載の半導体装置。前記ローサイドスイッチング素子は、第1導電型の半導体層と、前記半導体層の表層部に設けられた第2導電型のソース層と、前記半導体層の表層部に前記ソース層に対して離間して設けられた第2導電型のドレイン層と、前記ソース層と前記ドレイン層の間で前記ドレイン層に接して設けられ前記ドレイン層よりも不純物濃度が低い第2導電型のドリフト層と、前記ドレイン層に接続された第1の主電極と、前記ソース層に接続された第2の主電極と、前記ソース層と前記ドリフト層との間の前記半導体層の表面上に絶縁膜を介して設けられたゲート電極と、を有し、前記第2のスイッチング素子における前記ドリフト層の長さをL1、前記第3のスイッチング素子における前記ドリフト層の長さをL2とすると、L1>L2であることを特徴とする請求項2記載の半導体装置。前記第3のスイッチング素子は、前記ドレイン層中に設けられ、前記第1の主電極と接続された第1導電型のアノード層と、前記ドレイン層及び前記アノード層の下に、前記ドレイン層及び前記アノード層に接して設けられた第2導電型半導体層と、をさらに備えたことを特徴とする請求項3記載の半導体装置。前記第3のスイッチング素子は、第2導電型の埋め込み層と、前記ソース層側の前記埋め込み層上に設けられた第1の第2導電型半導体層と、前記第1の第2導電型半導体層上に設けられ、前記ソース層と接する第1導電型のベース層と、前記ベース層の表面に設けられ、前記第2の主電極と接続され、前記ベース層よりも第1導電型不純物濃度が高い第1導電型のコンタクト層と、前記ドレイン層側の前記埋め込み層の上に設けられ、前記ドレイン層と抵抗を介して接続されると共に、前記第1の主電極と接続された第2の第2導電型半導体層と、をさらに備えたことを特徴とする請求項3記載の半導体装置。本発明は、信頼性に優れた半導体装置を提供する。実施形態によれば、半導体装置は、入力電圧ラインと誘導性負荷との間に接続される第1のスイッチング素子を有するハイサイドスイッチング素子と、前記誘導性負荷と基準電圧ラインとの間に並列接続される第2のスイッチング素子と第3のスイッチング素子とを有するローサイドスイッチング素子と、前記第3のスイッチング素子をオンオフする制御回路と、を備えている。前記ローサイドスイッチング素子における前記誘導性負荷に接続される端子にサージが印加されたとき、前記制御回路から供給される信号に依らずに、サージ電流は前記第3のスイッチング素子を介して前記基準電圧ラインへと放電される。前記端子に前記サージよりも小さい定格電圧以内の電圧が印加された状態では、前記第3のスイッチング素子は、前記制御回路から供給される信号に応じてオンオフされる。本発明によれば、信頼性に優れた半導体装置が提供される。以下、図面を参照し、本発明の実施形態について説明する。本発明の実施形態に係る半導体装置は、複数のスイッチング素子を有し、例えばDC-DCコンバータに用いることができる。図1は、そのDC-DCコンバータの構成例を示す模式図である。このDC-DCコンバータは、ハイサイドスイッチング素子である第1のスイッチング素子M1と、ローサイドスイッチング素子である第2のスイッチング素子M2および第3のスイッチング素子M3と、第1のスイッチング素子M1のゲートを駆動するドライバ5と、第2のスイッチング素子M2のゲートを駆動するドライバ6と、第3のスイッチング素子M3のゲートを駆動するドライバ7と、これらドライバ5~7を制御する制御回路9と、誘導性負荷であるインダクタLと、コンデンサCと、検出回路8とを備える。このDC-DCコンバータは、ハイサイドスイッチング素子とローサイドスイッチング素子とを交互にオンオフすることで、入力電圧Vinよりも低い平均出力電圧Voを負荷10に出力する降圧型DC-DCコンバータbuckconverterである。図1に示す要素において、第1のスイッチング素子M1、第2のスイッチング素子M2、第3のスイッチング素子M3、ドライバ5~7、制御回路9、検出回路8は、1チップもしくは1パッケージ化された電源ICとして構成される。スイッチング素子M1、M2、M3は、MOSFETMetalOxideSemiconductorFieldEffectTransistorであり、それぞれ、ドライバ5、6、7を介して制御回路9から供給されるゲート駆動信号g1、g2、g3によってオンオフされる。入力電圧Vinが与えられる入力電圧ライン11と出力端子12との間に、第1のスイッチング素子M1とインダクタLが直列に接続されている。第1のスイッチング素子M1は、例えばP型MOSFETであり、そのソース端子が基準電圧ライン11に接続され、ドレイン端子がインダクタLに接続される。第1のスイッチング素子M1とインダクタLとの接続点と、基準電圧ライン例えばグランドラインとの間に、第2のスイッチング素子M2及び第3のスイッチング素子M3が並列に接続されている。第2のスイッチング素子M2及び第3のスイッチング素子M3は、例えばN型MOSFETであり、各々のドレイン端子は第1のスイッチング素子M1のドレイン端子及びインダクタLに接続され、各々のソース端子はグランドラインに接続されている。インダクタLと出力端子12との接続点は、出力電圧を短時間に大きく変動させないための平滑コンデンサCを介して接地されている。また、ローサイドスイッチング素子第2のスイッチング素子M2及び第3のスイッチング素子M3と、インダクタLとの接続点の電位を検出する検出回路8が設けられている。具体的に、検出回路8は、ローサイドスイッチング素子とインダクタLとの接続点の電位をリファレンス電位Vrefと比較するコンパレータである。図7aは、図1に示すDC-DCコンバータにおける、軽負荷時でない通常動作時の前記ゲート駆動信号g1~g3およびインダクタ電流ILの波形図である。ILは、正のときはインダクタLから負荷10に向けて流れ、負のときはインダクタLからローサイドスイッチング素子を介してグランドに流れる。第1のスイッチング素子M1のゲート端子と第2のスイッチング素子M2のゲート端子には、ほぼ反転位相のゲート駆動信号g1、g2が供給される。第3のスイッチング素子M3は、第2のスイッチング素子M2と同じタイミングでオンオフされる。あるいは、通常動作時、第3のスイッチング素子M3は常時オフであってもよい。第1のスイッチング素子M1がオンで、第2のスイッチング素子M2及び第3のスイッチング素子M3がオフのときは、入力電圧ライン11から第1のスイッチング素子M1及びインダクタLを経由して負荷10に電流が供給される。このとき、インダクタ電流ILは増加し、インダクタLにエネルギーが蓄積される。そして、第1のスイッチング素子M1がオフに、第2のスイッチング素子M2がオンになると、インダクタLは蓄積したエネルギーを放出し、グランドから第2のスイッチング素子M2及びインダクタLを経由して負荷10に電流が供給される。このとき第3のスイッチング素子M3はオフであってもよい。これは、後述するように、第3のスイッチング素子M3がMOSFETとして動作するときの電流駆動能力は第2のスイッチング素子M2に比べて十分小さいので、ほとんど第2のスイッチング素子M2の電気的特性でコンバータの特性が決定するためである。また、出力電圧Voは監視され、所定の目標電圧となるように、制御回路9によって第1のスイッチング素子M1及び第2のスイッチング素子M2のオンオフデューティが制御される。また、第1のスイッチング素子M1と第2のスイッチング素子M2とが同時にオンにされると、非常に大きな電流貫通電流が入力電圧ライン11からスイッチング素子M1、M2を介してグランドに流れることになる。これを避けるために、スイッチング素子M1、M2のオンオフのデューティを設定するにあたって、両スイッチング素子M1、M2が共にオフとなる期間であるデッドタイムを設定している。同じ理由から、第1のスイッチング素子M1と第3のスイッチング素子M3も同時にオンにならないようにデッドタイムが設定される。次に、第2のスイッチング素子M2と第3のスイッチング素子M3の具体的な構造について説明する。以下の具体例では、半導体材料として例えばシリコンを用いた例を説明するが、シリコンに限らず他の半導体材料も使用可能である。また、第1導電型をP型、第2導電型をN型として説明するが、第1導電型がN型、第2導電型がP型であってもよい。図2は、第2のスイッチング素子M2の要部断面構造を示す模式図である。第2のスイッチング素子M2は、P-型層21の表層部に、P型のコンタクト層25、N型のソース層22、N型のドリフト層24、N型のドレイン層23が形成され、さらにそれら表面上に第1の主電極28、第2の主電極27、ゲート電極29が設けられたLDMOSLateralDiffusionMetalOxideSemiconductor構造を有する。ソース層22とドレイン層23とは互いに離間して設けられ、これらの間にはドリフト層24がドレイン層23に接して設けられている。ドリフト層24は、ソース層22及びドレイン層23よりも不純物濃度が低い。ソース層22とドリフト層24との間のP-型層21表面上にはゲート絶縁膜26を介してゲート電極29が設けられている。ソース層22における、ゲート電極29側とは反対側の端部には、P-型層21よりも不純物濃度が高いP型のコンタクト層25がソース層22に接して設けられている。ソース層22とコンタクト層25の表面上にはソース電極として機能する第2の主電極27が設けられている。これにより、ソース層22は第2の主電極27と電気的に接続され、P-型層21はコンタクト層25を介してソース電位とされる。ドレイン層23の表面上にはドレイン電極として機能する第1の主電極28が設けられ、ドレイン層23は第1の主電極28と電気的に接続されている。ゲート電極29に所定のゲート電圧が与えられると、ゲート電極29下のP-型層21表層部にN型の反転層チャネルが形成され、ドレイン層23、ドリフト層24、チャネルおよびソース層22を介して、第1の主電極28と第2の主電極27との間にドレイン電流が流れる。DC-DCコンバータに使用されるスイッチング素子は低オン抵抗と高速性が求められる。特に高速性を実現するためには、ゲート-ドレイン間の容量を減らすことが重要である。図2に示す構造の場合、ゲート電極29をマスクとしてドリフト層24をセルフアラインすることで、ゲート-ドレイン間容量が極力小さくなるようにされている。すなわち、ドリフト層24は、ゲート電極29形成後にイオン注入にてP-型層21表層部にN型不純物を注入することによって形成される。通常、ゲート電極形成後は、ハイサイドスイッチング素子及びローサイドスイッチング素子と共に混載されるドライバ等を構成するCMOS等に影響を与えるため、熱処理工程はほとんどない。したがって、P-型層21中へのドリフト層24の接合深さN型不純物拡散深さは浅い。再び図1を参照すると、ローサイドスイッチング素子第2のスイッチング素子M2、第3のスイッチング素子M3のドレイン端子は、これらを集積回路として形成したICに対して外部部品となるインダクタLに接続するための外部端子となる。そのため、ESDElectroStaticDischargeにさらされることが起こり得、その外部端子にサージ瞬間的に発生する過剰電圧、電流パルスなどの電気的ストレスが印加しても破壊されないことがICには求められる。図2に示す構造において、ドレイン端子にESDサージが印加されると、ゲート-ドレイン間の電界が強くなり、大きなアバランシェ電流が流れる。前述したようにドリフト層24の接合深さは浅いため、ドリフト層24に電流が集中し、信頼性が低下する問題が懸念される。そこで、本実施形態では、ESD保護素子としての機能を有する第3のスイッチング素子M3を第2のスイッチング素子M2に対して並列に設けている。図3は、その第3のスイッチング素子M3の要部断面構造を示す模式図である。第3スイッチング素子M3も、第2のスイッチング素子M2と同様、P-型層21の表層部に、P型のコンタクト層37、N型のソース層32、N型のドリフト層34、N型のドレイン層33が形成され、さらにそれら表面上に第1の主電極28、第2の主電極27、ゲート電極29が設けられたLDMOS構造を有する。ソース層32とドレイン層33とは互いに離間して設けられ、これらの間にはドリフト層34がドレイン層33に接して設けられている。ドリフト層34は、ソース層32及びドレイン層33よりも不純物濃度が低い。ソース層32とドリフト層34との間のP-型層21表面上にはゲート絶縁膜26を介してゲート電極29が設けられている。ソース層32における、ゲート電極29側とは反対側の端部には、P-型層21よりも不純物濃度が高いP型のコンタクト層37がソース層32に接して設けられている。さらに、第3のスイッチング素子M3において、P型のアノード層36がドレイン層33中に設けられ、またドレイン層33及びアノード層36の下に、これらに接してN型層31が設けられている。ソース層32とコンタクト層37の表面上には第2の主電極27が設けられている。これにより、ソース層32は第2の主電極27と電気的に接続され、P-型層21はコンタクト層37を介してソース電位とされる。ドレイン層33及びアノード層36の表面上には第1の主電極28が設けられ、ドレイン層33及びアノード層36は第1の主電極28と電気的に接続されている。第3のスイッチング素子M3において、アノード層36とN型層31とP-型層21はPNP型のバイポーラトランジスタを構成し、コンタクト層37とP-型層21とN型層31はNPN型のバイポーラトランジスタを構成し、これらPNP型トランジスタ及びNPN型トランジスタによってサイリスタが構成される。サイリスタ動作するときは、第1の主電極28がアノード電極として機能し、第2の主電極27がカソード電極として機能する。したがって、第3のスイッチング素子M3は、MOS構造部とサイリスタ構造部とが、第1の主電極28と第2の主電極27間に並列に接続された構成を有する。ドレイン端子にESDサージが飛び込まず、第1の主電極28と第2の主電極27間にかかる電圧が定格電圧以内のときは、上記サイリスタは動作せず、ゲート電極29に与えられるゲート電圧に応じてMOS構造部がオンオフする。すなわち、ゲート電極29にしきい値電圧以上の電圧が印加されるとゲート電極29下のP-型層21表層部にチャネルが形成され、ドレイン層33、ドリフト層34、チャネルおよびソース層32を介して第1の主電極28と第2の主電極27間に電流が流れるこの電流経路を主電流経路とする。ゲート電圧がしきい値電圧より低い場合には、ゲート電極29下にチャネルは形成されず、第1の主電極28と第2の主電極27間は導通せず、第3のスイッチング素子M3はオフ状態となる。MOS構造部における上記主電流経路に対して、サイリスタはサージ印加時にサージ電流が流れるサージ電流経路として機能する。第3のスイッチング素子M3のサイリスタはアバランシェブレークダウンをトリガーとして活性化される。そこで、前述した外部端子ローサイドスイッチング素子のドレイン端子にサージが飛び込んだときに、第3のスイッチング素子M3でアバランシェブレークダウンが起きるように、第3のスイッチング素子M3は、第2のスイッチング素子M2よりも耐圧が低くなるように設計されている。具体的には、第3のスイッチング素子M3におけるドリフト層34の長さL2が、第2のスイッチング素子M2におけるドリフト層24の長さL1よりも短いL1>L2。ここでの、ドリフト層の長さとは、ゲートとドレインとを結ぶ方向の長さを意味する。上記外部端子に正のサージ電圧第2の主電極27に対して第1の主電極28が高電位となるサージ電圧が印加された場合、ゲート電極29図示しないプルダウン抵抗を介して第2の主電極27の電位と同電位になっていると、第1の主電極28との間に高電圧が印加され、ドリフト層は空乏化する。ここで、第3のスイッチング素子M3の方が第2のスイッチング素子M2よりも耐圧が低いドリフト層の長さが短いことから、第3のスイッチング素子M3のドレイン層33におけるゲート電極29側端部の電界強度がより高くなり、そのポイントでアバランシェブレークダウンを起こす。このアバランシェブレークダウンにより電子と正孔が発生し、正孔はP-型層21とコンタクト層37を通って第2の主電極27に流れ、電子はドレイン層33におけるゲート電極29側の端部からアノード層36下のN型層31をまわり込んで第1の主電極28に流れる。ここで、電子がN型層31を移動するときN型層31に存在する寄生抵抗によって電圧降下が生じる。すなわち、第1の主電極28にオーミックコンタクトし第1の主電極28と同電位であるアノード層36の電位をVd、N型層31の抵抗をR、N型層31を流れる電流をIとすると、N型層31の電位はアノード層36の電位Vdより低いVd-RIとなる。したがって、アノード層36とN型層31とのPN接合に順方向のバイアスがかかり、アノード層36から正孔がP-型層21に注入される。これはNPNトランジスタのベース電流となり、これに応じて流れるNPNトランジスタのコレクタ電流がPNPトランジスタのベース電流となり、このベース電流に対応したPNPトランジスタのコレクタ電流がNPNトランジスタのベース電流となるといったサイクルが繰り返され、サイリスタが活性化される。サイリスタが活性化することで、サイリスタを介した第1の主電極28と第2の主電極27間の経路が、大電流を流すことが可能な低抵抗状態になる。これにより、より小さな素子面積で、サイリスタを通じて速やかにサージ電流をグランドに放電することができる。すなわち、サージ電圧印加時、第3のスイッチング素子M3が応答性良くサイリスタ動作して速やかにサージ電流を引き込んでグランドへと流すことで、第2のスイッチング素子M2のサージによる破壊を防ぐことができる。ESD保護機能を有する第3のスイッチング素子M3を設けず、第2のスイッチング素子M2自体をESD耐量に優れた素子構造とすることも考えられるが、通常、ESD耐量を持たせるには第1の主電極と第2の主電極間の距離が長くなり、コンバータのスイッチング素子として機能するときのオン抵抗が大きくなってしまう。本実施形態では、ESD保護素子としての機能は第3のスイッチング素子M3が担い、DC-DCコンバータにおけるローサイドスイッチング素子としての役割はほとんど第2のスイッチング素子M2が担うため、第2のスイッチング素子M2は、コンバータで必要とされる特性を最優先した設計を行える。すなわち、それぞれ役割を分担した第2のスイッチング素子M2と第3のスイッチング素子M3とからローサイドスイッチング素子を構成することで、DC-DCコンバータ本来の特性は損ねずに、なおかつESDからの保護も実現できる。図4は、第3のスイッチング素子M3におけるドレイン-ソース間電圧第1の主電極28-第2の主電極27間電圧Vdsと、ドレイン電流Idsとの関係を示す特性図である。縦軸のIesdは、ESDサージ電流の最大電流値である。また、図4にはゲート電圧Vgsがゼロボルトの場合Vgs=0と、ゼロボルトより大きい場合Vgs>0とを示している。ドレイン-ソース間電圧Vdsが定格電圧以内では、第3のスイッチング素子M3はサイリスタ動作しないが、定格電圧より大きなESDの高電圧が印加されたときはサイリスタ動作する。すなわち、第3のスイッチング素子M3は、定格電圧以内ではスイッチングMOSFETとして機能し、ESD印加時はESD保護素子として機能する。次に、図5は、第3のスイッチング素子M3の他の具体例を示す模式断面図である。図5に示す第3のスイッチング素子M3は次のような構造を有する。P型基板41上に、高不純物濃度のN型埋め込み層42が設けられ、そのN型埋め込み層42の上に、N-型層43とP-型層44が選択的に設けられている。N-型層43の上にはP-型層44に隣接してP型ベース層47が設けられている。P型ベース層47の表層部に、N型のソース層46とP型のコンタクト層45が選択的に設けられている。ソース層46とコンタクト層45は隣接し、それら表面上に第2の主電極27が設けられている。ソース層46及びコンタクト層45は第2の主電極27と電気的に接続され、またPベース層47にはコンタクト層45を介して第2の主電極27の電位が与えられる。P-型層44の表層部には、N型のドレイン層49とN型のドリフト層48が選択的に設けられている。ドリフト層48はソース層46とドレイン層49との間に位置し、ドレイン層49に隣接している。ドリフト層48はドレイン層49よりも不純物濃度が低く、例えばドリフト層48の不純物濃度は2×1012~4×1012/cm2である。ソース層46とドリフト層48との間におけるP型ベース層47及びP-型層44の表面上には、ゲート絶縁膜26を介してゲート電極29が設けられている。ドレイン層49側のN型埋め込み層42の上には素子表面に至るまでN型層51が設けられている。ドレイン層49とN型層51とは抵抗を介して接続され、また、ドレイン層49及びN型層51は第1の主電極28と電気的に接続されている。この図5に示す第3のスイッチング素子M3において、ドレイン層49、ドリフト層48、ゲート電極29、P型ベース層47及びP-型層44におけるゲート電極29下のチャネル形成領域、ソース層46はLDMOSを構成する。また、ソース層46、P型ベース層47、N-型層43、N型埋め込み層42、N型層51はNPN型のバイポーラトランジスタTr1を構成する。これらLDMOSとバイポーラトランジスタTr1は、第1の主電極28と第2の主電極27間に並列に接続されている。バイポーラトランジスタTr1はサージ印加時にサージ電流が流れるサージ電流経路として機能する。バイポーラトランジスタTr1はアバランシェブレークダウンをトリガーとして活性化される。そこで、前述した外部端子ローサイドスイッチング素子のドレイン端子にサージが飛び込んだときに、第3のスイッチング素子M3でアバランシェブレークダウンが起きるように、第3のスイッチング素子M3は、第2のスイッチング素子M2よりも耐圧が低くなるように設計されている。すなわち、図5に示す第3のスイッチング素子M3においても、そのドリフト層48の長さL2は、図2に示す第2のスイッチング素子M2のドリフト層24の長さL1よりも短いL1>L2。上記外部端子に正のサージ電圧が印加された場合、図示しないプルダウン抵抗を介して第2の主電極27の電位と同電位になっているゲート電極29と、第1の主電極28との間に高電圧が印加され、ドリフト層は空乏化する。ここで、第3のスイッチング素子M3の方が第2のスイッチング素子M2よりも耐圧が低いドリフト層の長さが短いことから、第3のスイッチング素子M3のドレイン層49におけるゲート電極29側端部の電界強度がより高くなり、そのポイントでアバランシェブレークダウンを起こす。このアバランシェブレークダウンにより電子と正孔が発生し、電子は第1の主電極28に流れ、正孔はP-型層44、P型ベース層47、コンタクト層45を通って第2の主電極27に流れる。ここで、正孔がP型ベース層47を移動するときP型ベース層47に存在する寄生抵抗によって電圧降下が生じる。すなわち、第2の主電極27にオーミックコンタクトし第2の主電極27と同電位であるソース層46の電位をVs、P型ベース層47の抵抗をR、P型ベース層47を流れる電流をIとすると、P型ベース層47におけるソース層46下の電位はVsより低いVs-RIとなる。したがって、ソース層46とP型ベース層47とのPN接合に順方向のバイアスがかかり、ソース層46から電子がN-型層43及びN型埋め込み層42に注入される。これにより、NPN型バイポーラトランジスタTrが活性化される。バイポーラトランジスタTr1が活性化することで、そのバイポーラトランジスタTr1を通じた第1の主電極28と第2の主電極27間の経路が、大電流を流すことが可能な低抵抗状態になる。これにより、より小さな素子面積で、バイポーラトランジスタTr1を通じて速やかにサージ電流をグランドに放電することができる。すなわち、サージ電圧印加時、第3のスイッチング素子M3が応答性良くサイリスタ動作して速やかにサージ電流を引き込んでグランドへと流すことで、第2のスイッチング素子M2のサージによる破壊を防ぐことができる。上記外部端子に負のサージ電圧第2の主電極27に対して第1の主電極28が低電位となるサージ電圧が印加された場合、コンタクト層45、P型ベース層47、P-型層44、N型埋め込み層42、N型層51、ドレイン層49から構成されるPNダイオードに順方向バイアスがかかり、そのダイオードを通じてサージ電流は速やかにグランドへと流れる。ESDサージが飛び込まず、第1の主電極28と第2の主電極27間にかかる電圧が定格電圧以内のときは、上記バイポーラトランジスタTr1は動作せず、ゲート電極29に与えられるゲート電圧に応じてLDMOSがオンオフする。すなわち、ゲート電極29にしきい値電圧以上の電圧が印加されるとゲート電極29下のP型ベース層47及びP-型層44表層部にチャネルが形成され、ドレイン層49、ドリフト層48、チャネルおよびソース層46を介して第1の主電極28と第2の主電極27間に電流が流れる。ゲート電圧がしきい値電圧より低い場合には、ゲート電極29下にチャネルは形成されず、第1の主電極28と第2の主電極27間は導通せず、第3のスイッチング素子M3はオフ状態となる。次に、図6は、第3のスイッチング素子M3のさらに他の具体例を示す模式断面図である。図6に示す第3のスイッチング素子M3は次のような構造を有する。P型基板41上に、高不純物濃度のN型埋め込み層42が設けられ、そのN型埋め込み層42の上に、P型層52とP-型層57とが隣接して設けられている。P型層52及びP-型層57の表層部に、N型のソース層54が選択的に設けられている。また、P型層52の表層部に、ソース層54に隣接してP型のコンタクト層53が設けられている。ソース層54及びコンタクト層53の表面上に第2の主電極27が設けられ、ソース層54及びコンタクト層53は第2の主電極27と電気的に接続されている。またP型層52にはコンタクト層53を介して第2の主電極27の電位が与えられる。P-型層57の表層部には、N型のドレイン層56とN型のドリフト層55が選択的に設けられている。ドリフト層55はソース層54とドレイン層56との間に位置し、ドレイン層56に隣接している。ドリフト層55はドレイン層56よりも不純物濃度が低く、例えばドリフト層55の不純物濃度は2×1012~4×1012/cm2である。ソース層54とドリフト層55との間におけるP-型層57の表面上には、ゲート絶縁膜26を介してゲート電極29が設けられている。ドレイン層56下のN型埋め込み層42の上には、ドレイン層56に接してN型層51が設けられている。ドレイン層56及びN型層51は第1の主電極28と電気的に接続されている。この図6に示す第3のスイッチング素子M3において、ドレイン層56、ドリフト層55、ゲート電極29、P-型層57におけるゲート電極29下のチャネル形成領域、ソース層54はLDMOSを構成する。また、コンタクト層53、P型層52、N型埋め込み層42、N型層51はPNダイオードD1を構成する。これらLDMOSとダイオードD1は、第1の主電極28と第2の主電極27間に並列に接続されている。ダイオードD1はサージ印加時にサージ電流が流れるサージ電流経路として機能する。前述した外部端子ローサイドスイッチング素子のドレイン端子にサージが飛び込んだときに、第3のスイッチング素子M3の上記ダイオードD1でなだれ降伏が起きるように、第3のスイッチング素子M3は、第2のスイッチング素子M2よりも耐圧が低く設計されている。また、第3のスイッチング素子M3において、LDMOSにおける第1の主電極28とゲート電極29間の耐圧は、ダイオードD1の耐圧よりも大きく設定されている。このような耐圧関係は、ドリフト層55の長さL2を長くする、P型層52の拡散深さを深くする、P型層52の不純物濃度を高くすることなどによってコントロール可能である。前述した外部端子に正のサージ電圧ダイオードD1にとっては逆方向バイアスが印加された場合、ダイオードD1がなだれ降伏する。このなだれ降伏する箇所はP型層52とN型埋め込み層42との接合面であり、比較的広い面全体にわたって電界集中箇所が形成されるため電流集中が起きにくく、ダイオードD1は破壊に強い電気的特性を有する。上記なだれ降伏により、ダイオードD1を通じた第1の主電極28と第2の主電極27間の経路が、大電流を流すことが可能な低抵抗状態になり、サージ電流を速やかにグランドへと流すことができる。上記外部端子に負のサージ電圧が印加された場合、ダイオードD1にとって順方向バイアスであるため、そのダイオードD1を通じてサージ電流は速やかにグランドへと流れる。ESDサージが飛び込まず、第1の主電極28と第2の主電極27間にかかる電圧が定格電圧以内のときは、上記ダイオードD1は動作せず、ゲート電極29に与えられるゲート電圧に応じてLDMOSがオンオフする。すなわち、ゲート電極29にしきい値電圧以上の電圧が印加されるとゲート電極29下のP-型層57表層部にチャネルが形成され、ドレイン層56、ドリフト層55、チャネルおよびソース層54を介して第1の主電極28と第2の主電極27間に電流が流れる。ゲート電圧がしきい値電圧より低い場合には、ゲート電極29下にチャネルは形成されず、第1の主電極28と第2の主電極27間は導通せず、第3のスイッチング素子M3はオフ状態となる。次に、第2のスイッチング素子M2と第3のスイッチング素子M3の、オンオフのタイミングについて説明する。通常動作時、図7aに示すように、第3のスイッチング素子M3は第2のスイッチング素子M2と同じタイミングでオンする。これらローサイドスイッチング素子がオンのとき、第2のスイッチング素子M2及び第3のスイッチング素子M3はインダクタLを介して負荷10に電流を供給する。ただし、第3のスイッチング素子M3は常時オフでもコンバータの特性には大きく影響しない。これは、後述するように第3のスイッチング素子M3の電流駆動能力は第2のスイッチング素子M2に比べて十分小さいので、ほとんど第2のスイッチング素子M2の電気的特性でコンバータの特性を決定しているためである。ハイサイドスイッチング素子第1のスイッチング素子M1がオンで、ローサイドスイッチング素子第2のスイッチング素子M2及び第3のスイッチング素子M3がオフである期間、負荷10に向かって流れる方向の正のインダクタ電流ILは増大していき、インダクタLにエネルギーが蓄積される。しかし、負荷10に流れる電流が小さな軽負荷時において、インダクタLに流れる電流値が小さいと、ハイサイドスイッチング素子第1のスイッチング素子M1のオン時にインダクタLに蓄積されるエネルギーが小さい。そのため、ローサイドスイッチング素子がオンとなっている期間中、あるタイミングでインダクタLに蓄積されたエネルギーがゼロとなる。その後、インダクタLに流れる電流は負荷10からローサイドスイッチング素子を介してグランドに流れる。この電流は負荷10に供給されるものではないため無効電流となり電力の変換効率出力電力/入力電力×100を大幅に低下させる。特に、携帯機器等のバッテリー駆動の機器では、軽負荷時においてもDC-DCコンバータの変換効率が優れていることが求められている。そこで、本実施形態では、第2のスイッチング素子M2については所望のコンバータ特性を得るのに必要な電流駆動能力を有するようにし、これに対して第3のスイッチング素子M3については第2のスイッチング素子M2よりも十分低い電流駆動能力となるようにしている。なお、ここでの電流駆動能力は、ESDサージ印加時ではなく、定格電圧以内でMOSFETとして動作する時の電流駆動能力である。第3のスイッチング素子M3の方が第2のスイッチング素子M2よりも電流駆動能力が低いということは、第3のスイッチング素子M3の方が第2のスイッチング素子M2よりもオン抵抗が大きい。例えば、第3のスイッチング素子M3のセル面積を第2のスイッチング素子M2のセル面積よりも小さくする、あるいは第3のスイッチング素子M3の方が第2のスイッチング素子M2よりもしきい値電圧を高く設定することなどで、第2のスイッチング素子M2に比べて第3のスイッチング素子M3の電流駆動能力を低くすることができる。また、本実施形態のDC-DCコンバータは、図1を参照して前述したように、ローサイドスイッチング素子第2のスイッチング素子M2及び第3のスイッチング素子M3と、インダクタLとの接続点の電位を監視する検出回路8を有している。検出回路8は、上記接続点の電位を検出してリファレンス電位Vrefと比較する。軽負荷時でない通常動作時において、ハイサイドスイッチング素子がオフで、ローサイドスイッチング素子がオンの期間、グランドからローサイドスイッチング素子を介して上記接続点に電流が流れるので上記接続点の電位は負電位となる。軽負荷時において、ハイサイドスイッチング素子がオフで、ローサイドスイッチング素子がオンの期間中、インダクタに蓄積されるエネルギーがゼロになり、負荷10からインダクタL及びローサイドスイッチング素子を介してグランドに電流が流れると、上記接続点の電位は正電位となる。したがって、上記接続点の電位とリファレンス電位Vrefとの比較結果から、インダクタ電流ILの正負がわかる。そして、本実施形態では、軽負荷時のタイミングチャートを示す図7bに示すように、インダクタ電流ILが負となる期間中、第2のスイッチング素子M2がオフで、第3のスイッチング素子M3がオンとなる期間を設けている。第3のスイッチング素子M3は前述したように電流駆動能力が低いオン抵抗が大きいため、インダクタ電流ILが負となっているときに第3のスイッチング素子M3のみがオン状態になることで、インダクタLからローサイドスイッチング素子を介してグランドに流れる電流を小さく抑えることができる。すなわち、負荷10には供給されずにグランドへと流れる無効電流が減り、効率の低下を抑えることができる。図7bに示すタイミング例では、第2のスイッチング素子M2と第3のスイッチング素子M3が同時にオンする期間があるが、図8に示すように、第2のスイッチング素子M2がオンのときは第3のスイッチング素子M3がオフに、第3のスイッチング素子M3がオンのときは第2のスイッチング素子M2はオフに、というように第2のスイッチング素子M2と第3のスイッチング素子M3とが同時にオンする期間が存在しなくてもよい。これは、第3のスイッチング素子M3の電流駆動能力は第2のスイッチング素子M2に比べて十分小さいので、第2のスイッチング素子M2と第3のスイッチング素子M3とが同時にオンしていても、ほとんど第2のスイッチング素子M2の電気的特性でコンバータの特性が決まるためである。図7b、図8に示す例では、第2のスイッチング素子M2がオフで第3のスイッチング素子M3がオンである期間の開始タイミングはインダクタ電流ILが正からゼロになる直前となっているが、ゼロになった瞬時もしくはゼロになった直後であってもよい。なお、第3のスイッチング素子M3についても第1のスイッチング素子M1と同時にオンとなる期間があると入力電圧ライン11からグランドへと貫通電流が流れてしまうため、第3のスイッチング素子M3は、第1のスイッチング素子M1がオンになるよりも前にオフさせる必要がある。なお、さらなる軽負荷時においては、ハイサイドスイッチング素子とローサイドスイッチング素子とのスイッチング周波数を小さくすることで効率を改善することができる。次に、図9は、本発明の他の実施形態に係る半導体装置を用いたDC-DCコンバータの構成例を示す模式図である。図10は、図9に示すDC-DCコンバータにおけるスイッチング素子M1、M2、M4の動作タイミングおよびインダクタ電流ILの波形を示す。第1のスイッチング素子M1、第2のスイッチング素子M2および第3のスイッチング素子M4はMOSFETである。図1を参照して前述した実施形態と同様、第1のスイッチング素子M1と第2のスイッチング素子M2は、それぞれドライバ5、6を介して制御回路9から供給されるゲート駆動信号g1、g2によってオンオフされる。しかし、本実施形態では、第3のスイッチング素子M4のゲートは常にグランドに接続されている点が図1に示す実施形態と異なる。したがって、第3のスイッチング素子M4のゲート電極とソース電極とが電気的に短絡されている。第3のスイッチング素子M4は第2のスイッチング素子M2と共に、DC-DCコンバータにおけるローサイドスイッチング素子として機能するが、前述した実施形態における第3のスイッチング素子M3と異なり、必ずしもESD保護機能は備えていなくてもよい。また、図9には、第2のスイッチング素子M2、第3のスイッチング素子M4におけるそれぞれの内蔵ダイオード寄生ダイオードd1、d2を示す。内蔵ダイオードd1、d2は、第2のスイッチング素子M2、第3のスイッチング素子M4のそれぞれのドレイン-ソース間に主電流経路に対して並列に存在し、ソースからドレインに向かう方向を順方向としている。第2のスイッチング素子M2のサイズは第3のスイッチング素子M4のサイズよりも大きい。また、第3のスイッチング素子M4の閾値電圧は次のように設定されている。0<第3のスイッチング素子M4の閾値電圧<第2のスイッチング素子M2の内蔵ダイオードd1のオン電圧...1。こうすることで、第1のスイッチング素子M1と第2のスイッチング素子M2との接続点の電位が、-第3のスイッチング素子M4の閾値電圧より大きくなると第3のスイッチング素子M4はオフし、上記接続点の電位が、-第3のスイッチング素子M4の閾値電圧より小さくなると第3のスイッチング素子M3はオンする。図10aに示す通常動作時において、第1のスイッチング素子M1がオフの期間は、第1のスイッチング素子M1と第2のスイッチング素子M2との接続点の電位は負になる。第1のスイッチング素子M1と第2のスイッチング素子M2が両方ともオフの期間は、もし第3のスイッチング素子M4がない場合には、第1のスイッチング素子M1と第2のスイッチング素子M2との接続点の電位は、-第2のスイッチング素子M2の内蔵ダイオードd1のオン電圧となる。しかし、第3のスイッチング素子M4が存在することで、第3のスイッチング素子M4のゲート-ソース間電圧が上記1式の関係より閾値電圧以上となり、第3のスイッチング素子M4はオン状態となる。第2のスイッチング素子M2がオン状態となると、第2のスイッチング素子M2のサイズは第3のスイッチング素子M4のサイズより大きく、かつ、印加されるゲート-ソース間電圧が第2のスイッチング素子M2の方が第3のスイッチング素子M4より大きいため、オン抵抗は第3のスイッチング素子M4の方が低くなる。したがって、第1のスイッチング素子M1と第2のスイッチング素子M2との接続点の電位はグランド電位に近づき、第3のスイッチング素子M4はオフとなる。図10bに示す軽負荷時1において、還流時にある期間第2のスイッチング素子M2をオンし、その後第2のスイッチング素子M2をオフさせると、インダクタ電流ILが負荷10へ流れている場合、第1のスイッチング素子M1と第2のスイッチング素子M2との接続点の電位は負となり、第3のスイッチング素子M4はオン状態となる。その後、インダクタ電流ILが負荷10からグランドへ向かって流れようとすると、第1のスイッチング素子M1と第2のスイッチング素子M2との接続点の電位は正となり、第3のスイッチング素子M4はオフ状態となる。したがって、負荷10からグランドへ流れる無効電流をなくすことができる。また、第3のスイッチング素子M4のオン、オフをする制御回路が必要ないために回路構成を簡単にすることができる。軽負荷時1よりもさらに軽負荷になった図10cに示す軽負荷時2において、還流時にある期間第2のスイッチング素子M2をオンさせない。そうすることで、第1のスイッチング素子M1と第2のスイッチング素子M2との接続点の電位は負となり、第3のスイッチング素子M4はオン状態となる。その後、インダクタ電流ILが負荷10からグランドへ向かって流れようとすると、第1のスイッチング素子M1と第2のスイッチング素子M2との接続点の電位は正となり、第3のスイッチング素子M4はオフ状態となる。したがって、負荷10からグランドへ向かって流れようとする無効電流をなくすことができる。軽負荷時においても比較的電流が大きい軽負荷時1では、第3のスイッチング素子M4の導通損失が大きいため、負荷電流が大きい領域で第2のスイッチング素子M2をオン状態にし、負荷電流がより小さな軽負荷時2では、第3のスイッチング素子M4の導通損失よりも第2のスイッチング素子M2をドライブする損失が大きいため、第2のスイッチング素子M2をオン状態にせずに動作させる。こうすることで、低電流領域での変換効率を改善できる。次に、図11は、本発明のさらに他の実施形態に係る半導体装置を用いたDC-DCコンバータの構成例を示す模式図である。図12は、図11に示すDC-DCコンバータにおけるスイッチング素子M1、M2の動作タイミング、スイッチング素子M2のゲート電圧g2、ハイサイドスイッチング素子第1のスイッチング素子M1とローサイドスイッチング素子第2のスイッチング素子M2との接続点の電位Vx、インダクタ電流ILの波形を示す。第1のスイッチング素子M1及び第2のスイッチング素子M2はMOSFETである。前述した実施形態と同様、第1のスイッチング素子M1と第2のスイッチング素子M2は、それぞれドライバ5、6を介して制御回路9から供給されるゲート駆動信号によってオンオフされる。しかし、本実施形態では、第3のスイッチング素子が存在しない点が図9に示す実施形態と異なる。また、本実施形態では、第2のスイッチング素子M2の閾値電圧は次のように設定されている。0<第2のスイッチング素子M2の閾値電圧<第2のスイッチング素子M2の内蔵ダイオードd1のオン電圧...2。こうすることで、第2のスイッチング素子M2のゲート電圧が基準電位ローレベルLの場合において、第1のスイッチング素子M1と第2のスイッチング素子M2との接続点の電位Vxが、-第2のスイッチング素子M2の閾値電圧より大きくなると第2のスイッチング素子M2はオフし、上記接続点の電位Vxが、-第2のスイッチング素子M2の閾値電圧より小さくなると第2のスイッチング素子M2はオンする。図12aに示す通常動作時において、第1のスイッチング素子M1がオフの期間は、第1のスイッチング素子M1と第2のスイッチング素子M2との接続点の電位Vxは負になる。第1のスイッチング素子M1がオフで第2のスイッチング素子M2のゲート電圧g2がローレベルLの期間は、図10aと同様、第2のスイッチング素子M2はオン状態となる。しかし、このときゲートバイアスが浅いのでオン抵抗は高く、第2のスイッチング素子M2のゲート電圧g2がハイレベルHになることでオン抵抗を低くできる。そうすることで、第1のスイッチング素子M1と第2のスイッチング素子M2との接続点の電位Vxは、第2のスイッチング素子M2のゲート電圧g2がハイレベルHになることで、基準電位0ボルトに近づく。本実施形態における第2のスイッチング素子M2は、図9に示す実施形態における第3のスイッチング素子M4を兼ねている。その第3のスイッチング素子M4より、本実施形態の第2のスイッチング素子M2は素子サイズが大きい。したがって、本実施形態では、第2のスイッチング素子M2を上記式2のように設定することで、ハイサイドスイッチング素子及びローサイドスイッチング素子の両方がオフする期間の損失を、図9に示す実施形態に比べて低減することができる。図12bに示す軽負荷時1において、還流時に、ある期間、第2のスイッチング素子M2をオンし、その後第2のスイッチング素子M2のゲート電圧g2を基準電位ローレベルLにすると、インダクタ電流ILが負荷10へ流れている場合、第1のスイッチング素子M1と第2のスイッチング素子M2との接続点の電位Vxは負となり、第2のスイッチング素子M2はゲート電圧g2がローレベルLであるのに関係なく、オン状態となる。その後、インダクタ電流ILが負荷10からグランドへ向かって流れようとすると、第1のスイッチング素子M1と第2のスイッチング素子M2との接続点の電位Vxは正となり、第2のスイッチング素子M2はゲート電圧g2がローレベルであるためオフ状態となる。したがって、負荷10からグランドへ流れる無効電流をなくすことができる。軽負荷時1よりもさらに軽負荷になった図12cに示す軽負荷時2において、還流時に、ある期間、第2のスイッチング素子M2のゲート電圧g2をローレベルLにする。そうすることで、第1のスイッチング素子M1と第2のスイッチング素子M2との接続点の電位Vxは負となり、第2のスイッチング素子M2はオン状態となる。その後、インダクタ電流ILが負荷10からグランドへ向かって流れようとすると、第1のスイッチング素子M1と第2のスイッチング素子M2との接続点の電位Vxは正となり、第2のスイッチング素子M2はオフ状態となる。したがって、負荷10からグランドへ向かって流れようとする無効電流をなくすことができる。軽負荷時においても比較的電流が大きい軽負荷時1では、第2のスイッチング素子M2の導通損失が大きいため、負荷電流が大きい領域で第2のスイッチング素子M2をオン状態にし、負荷電流がより小さな軽負荷時2では、第2のスイッチング素子M2の導通損失よりも第2のスイッチング素子M2をドライブする損失が大きいため、第2のスイッチング素子M2をオン状態にせずゲート電圧g2を閾値電圧以上にせず、動作させる。こうすることで、低電流領域での変換効率を改善できる。このように本実施形態によれば、図9に示す実施形態における第3のスイッチング素子M4がオンする期間の損失を回避することができ、かつ、その第3のスイッチング素子M4を用意しない分、チップ占有面積を小さくできる。以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。本発明は、以下の態様を含む。付記1入力電圧ラインと誘導性負荷との間に接続される第1のスイッチング素子を有するハイサイドスイッチング素子と、前記誘導性負荷と基準電圧ラインとの間に並列接続される第2のスイッチング素子と第3のスイッチング素子とを有するローサイドスイッチング素子と、を備え、前記ローサイドスイッチング素子における前記誘導性負荷に接続される端子にサージが印加されたとき、サージ電流は前記第3のスイッチング素子を介して前記基準電圧ラインへと放電されることを特徴とする半導体装置。付記2前記ローサイドスイッチング素子は、第1導電型の半導体層と、前記半導体層の表層部に設けられた第2導電型のソース層と、前記半導体層の表層部に前記ソース層に対して離間して設けられた第2導電型のドレイン層と、前記ソース層と前記ドレイン層の間で前記ドレイン層に接して設けられ前記ドレイン層よりも不純物濃度が低い第2導電型のドリフト層と、前記ドレイン層に接続された第1の主電極と、前記ソース層に接続された第2の主電極と、前記ソース層と前記ドリフト層との間の前記半導体層の表面上に絶縁膜を介して設けられたゲート電極と、を有し、前記第2のスイッチング素子における前記ドリフト層の長さをL1、前記第3のスイッチング素子における前記ドリフト層の長さをL2とすると、L1>L2であることを特徴とする付記1記載の半導体装置。付記3前記第3のスイッチング素子は、前記ドレイン層、前記ドリフト層、前記ゲート電極下に形成されるチャネルおよび前記ソース層を介して前記第1の主電極と前記第2の主電極との間を結ぶ主電流経路と、前記主電流経路に対して並列に前記第1の主電極と前記第2の主電極間に設けられ、前記サージにより活性化されサージ電流が流れるサージ電流経路と、を有することを特徴とする付記2記載の半導体装置。付記4入力電圧ラインと誘導性負荷との間に接続される第1のスイッチング素子を有するハイサイドスイッチング素子と、前記誘導性負荷と基準電圧ラインとの間に並列接続される第2のスイッチング素子と第3のスイッチング素子とを有するローサイドスイッチング素子と、を備え、前記第2のスイッチング素子のサイズは前記第3のスイッチング素子のサイズよりも大きく、0<前記第3のスイッチング素子の閾値電圧<前記第2のスイッチング素子の内蔵ダイオードのオン電圧であり、前記第1のスイッチング素子と前記第2のスイッチング素子との接続点の電位が、-前記第3のスイッチング素子の閾値電圧より大きくなると前記第3のスイッチング素子はオフし、前記接続点の電位が、-前記第3のスイッチング素子の閾値電圧より小さくなると前記第3のスイッチング素子はオンすることを特徴とする半導体装置。付記5前記第3のスイッチング素子のゲート電極とソース電極は電気的に短絡されていることを特徴とする付記4記載の半導体装置。付記6前記ローサイドスイッチング素子における前記誘導性負荷に接続される端子にサージが印加されたとき、サージ電流は前記第3のスイッチング素子を介して前記基準電圧ラインへと放電されることを特徴とする付記4または5に記載の半導体装置。付記7入力電圧ラインと誘導性負荷との間に接続される第1のスイッチング素子と、前記誘導性負荷と基準電圧ラインとの間に並列接続される第2のスイッチング素子と、を備え、0<前記第2のスイッチング素子の閾値電圧<前記第2のスイッチング素子の内蔵ダイオードのオン電圧であり、前記第2のスイッチング素子のゲート電圧が基準電位の場合に、前記第1のスイッチング素子と前記第2のスイッチング素子との接続点の電位が、-前記第2のスイッチング素子の閾値電圧より大きくなると前記第2のスイッチング素子はオフし、前記接続点の電位が、-前記第2のスイッチング素子の閾値電圧より小さくなると前記第2のスイッチング素子はオンすることを特徴とする半導体装置。