ソース領域およびドレイン領域を形成する第1不純物領域および第2不純物領域が設けられた第1半導体層と、前記第1半導体層上に設けられた第1ゲート電極と、前記第1ゲート電極と前記第1半導体層との間に設けられた第1絶縁層と、前記第1ゲート電極の側壁部に設けられた第2絶縁層および第3絶縁層と、を有する第1トランジスタと、前記第1ゲート電極と前記第1不純物領域の間を架橋するように前記第3絶縁層に沿って設けられた第2半導体層と、前記第2半導体層を被覆する第4絶縁層と、前記第3絶縁層と略重畳するように前記第2半導体層および前記第4絶縁層上に設けられた第2ゲート電極と、を有する第2トランジスタと、前記第1ゲート電極と、前記第1ゲート電極上の第4絶縁層と、前記第1ゲート電極と略重畳するように設けられた電極と、を有するキャパシタとでメモリセルが構成されていることを特徴とする半導体記憶装置。ソース領域およびドレイン領域を形成する第1不純物領域および第2不純物領域が設けられた第1半導体層と、前記第1半導体層上に設けられた第1ゲート電極と、前記第1ゲート電極と前記第1半導体層との間に設けられた第1絶縁層と、前記第1ゲート電極の側壁部に設けられた第2絶縁層および第3絶縁層と、を有する第1トランジスタと、前記第1ゲート電極と前記第1不純物領域との間を架橋するように前記第3絶縁層に沿って設けられた第2半導体層と、前記第2半導体層を被覆する第4絶縁層と、前記第3絶縁層と略重畳するように前記第2半導体層および前記第4絶縁層上に設けられた第2ゲート電極と、を有する第2トランジスタと、前記第1ゲート電極と、前記第1ゲート電極上の第4絶縁層と、前記第1ゲート電極と略重畳するように設けられた電極と、を有するキャパシタとを有し、前記第1不純物領域がビット線、前記第2不純物領域が共通電位線、前記第2ゲート電極が第1ワード線、前記キャパシタ電極が第2ワード線と接続していることを特徴とする半導体記憶装置。請求項1または請求項2において、前記第2半導体層の一方の端は、前記第1ゲート電極と接触し、他方の端は前記第1不純物領域と接触するコンタクトプラグと接触していることを特徴とする半導体記憶装置。請求項1乃至請求項3のいずれか一項において、前記第1半導体層がシリコン半導体で形成され、前記第2半導体層が酸化物半導体で形成されていることを特徴とする半導体記憶装置。請求項4において、前記酸化物半導体は酸化亜鉛を主成分の一とすることを特徴とする半導体記憶装置。読み出し用のトランジスタのソース領域上に、縦チャネル型の書き込み用のトランジスタを設ける構造は、トランジスタの上にもう一つトランジスタを形成することになるので、製造工程数が倍増するといった問題を有している。また、縦チャネル型の書き込み用のトランジスタは、読み出し用のトランジスタのソース領域上に形成される半導体膜に対して不純物を添加して縦型にソース領域およびドレイン領域を作り込む必要がある。しかし、このような加工は極めて困難であるため、デザインルール上、大きなマージンをとる必要があり、結局はトランジスタの微細化を図ることができないといった問題を有している。さらに、縦チャネル型の書き込み用のトランジスタは、単結晶シリコン基板に形成される読み出し用のトランジスタと異なり、欠陥の多い多結晶シリコン膜で形成されるものであるため、トランジスタの特性が悪いといった問題がある。具体的には、多結晶シリコン膜で作製されるトランジスタはオフ電流が高くなりやすいといった問題がある。なお、特許文献3においては、当該トランジスタを構成する半導体層をエピタキシャル成長させて形成するようにしているが、ソース領域のコンタクト開口部を起点としてゲート電極を埋設するように単結晶半導体をエピタキシャル成長させることは不可能である。仮にそのような半導体膜の堆積が出来たとしても結晶欠陥の多いシリコン膜となってしまい、良好なトランジスタを作製することはできない。上記の通り従来の技術においては、メモリセルのキャパシタに蓄積された電荷は、書き込み用のトランジスタがオフの状態であっても当該トランジスタを通して漏出してしまう。すなわち、書き込み用のトランジスタをオフにしてもキャパシタに蓄積された電荷が漏出してしまうので、メモリセルに書き込んだデータを保持することのできる時間は短く、記憶データを保持するためにリフレッシュ動作を必要としている。リフレッシュ動作を必要とするメモリは、揮発性メモリとも呼ばれている。揮発性メモリを構成する各メモリセルにおける電荷保持時間は、当然のことながらバラツキがある。そのため、揮発性メモリにおけるリフレッシュ動作のタイミングは、全てのメモリセルが記憶保持不良を起こさないように、電荷保持時間が最も短いメモリセルを基準とし、当該メモリセルが安定して動作できるように十分なマージンを持たせて設定されている。揮発性メモリのメモリセルが増大すると、リフレッシュ動作に要する時間が増加するので、リフレッシュ動作の周期に余裕を持たせることが困難になる。そこで、本発明の一形態は、リフレッシュ時間のマージンを十分に確保しつつ、微細化が可能な半導体記憶装置を提供することを目的の一とする。半導体記憶装置におけるメモリセルを、記憶されたデータの読み出しに用いる第1のトランジスタと、データの書き込みおよび消去を制御する第2トランジスタと、データとして蓄えられる電荷を保持し、第1トランジスタのゲート電極の電位を制御するキャパシタとにより構成する。かかる構成において、第2トランジスタは、データの書き込みおよび消去を制御するとともに、キャパシタに蓄積された電荷が、該第2トランジスタのリーク電流で消失しないように、オフ時の電流が小さいトランジスタを用いる。そのため、第2トランジスタのチャネル領域を形成する半導体には、バンドギャップがシリコン半導体の1.12eVよりも大きな半導体材料を用いる。例えば、バンドギャップが2.5eV以上、好ましくは3.0eV以上の半導体材料を用いる。かかる半導体として、酸化物半導体、窒化物半導体、酸窒化物半導体、炭化物半導体、半導体特性を示すダイヤモンド薄膜を用いることができる。第1トランジスタは、シリコン半導体を用いたトランジスタ、すなわち金属-酸化膜-半導体電界効果型トランジスタMetalOxideSemiconductorFieldEffectTransistor:MOSFET、以下MOSトランジスタともいうを用いることができる。シリコン半導体によって構成されるMOSトランジスタを読み出し用のトランジスタとして用いることで、データの読み出しの高速化を図ることができる。メモリセルは、ビット線に入出力端の一端が接続され、他端がキャパシタの一端に接続され、ゲートが第1ワード線に接続された第2トランジスタと、ビット線に入出力端の一端が接続され、他端が共通電位線に接続され、ゲートが第2トランジスタの他端およびキャパシタの一端に接続された第1トランジスタにより構成される。なお、キャパシタの他端は第2ワード線に接続される。このメモリセルの構造において、第2トランジスタを構成する半導体層は、第1トランジスタのゲート電極とソース領域の間を架橋するように設ける。また、キャパシタは、第1トランジスタのゲート電極と重畳するように設ける。メモリセルは二つのトランジスタと一つのキャパシタを要するが、かかる構成とすることでメモリセルの高密度化を図ることができる。上記発明の概要は、本発明の必要な特徴を全て列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となり得る。本明細書において、第1、第2または第3等の数詞の付く用語は、要素を区別するために便宜的に付与しているものであり、数的に限定するものではなく、特に限定されない限り配置および段階の順序を限定するものでもない。本明細書において、ある構成要素が他の構成要素の上にある、或いは下にあると言及されたときには、その他の構成要素に直接的に形成されている場合もあるが、中間に他の構成要素が存在する場合もあると理解されなければならない。本明細書において、実施形態を説明するために用いられる用語において単数の表現は、文脈上で明白に相違して意味していない限り、複数の表現を含む。含むまたは有するなどの用語は、明細書中に記載された特徴、数字、ステップ、動作、構成要素、部分品、またはこれらを組み合わせたものが存在することを指定しようとするものであり、1つまたはそれ以上の他の特徴、数字、ステップ、動作、構成要素、部分品、またはこれらを組み合わせたものなどの存在または付加の可能性をあらかじめ排除しないものであると理解されなければならない。本明細書において、特別に定義されない限り、技術的あるいは科学的な用語を含んで用いられる全ての用語は、本発明が属する技術分野において通常の知識を有する者にとって一般的に理解され得るものと同じ意味を有している。一般的に用いられる辞書に定義されているものと同じ用語は、関連技術の文脈上で有する意味と一致する意味を有するものと解釈されなければならず、本出願で明白に定義しない限り、理想的あるいは過度に形式的な意味として解釈されない。第1トランジスタをシリコン半導体によるMOSトランジスタで構成し、第2トランジスタをシリコン半導体よりもバンドギャップの広い半導体によるトランジスタで構成することにより、メモリセルのキャパシタに蓄積された電荷を保持する時間を長くすることができる。キャパシタに蓄積された電荷を保持可能な時間は、第2トランジスタのオフリーク電流に依存するが、オフ電流が10zA1zAゼプトアンペアは1×10-21A以下であれば、キャパシタに蓄積された10fFの容量を、少なくとも104秒以上のデータ保持が可能である。そのため、メモリセルに書き込んだデータを保持するために必要なリフレッシュ動作の間隔を長くすることができる。メモリセルのデータ保持時間が103秒~104秒であるとすれば、各メモリセルにおけるデータ保持時間に多少のバラツキがあったとしても、リフレッシュ動作の間隔を従来のダイナミックRAMと比較して十分長くすることができるので、半導体記憶装置のメモリ容量が増大したとしても、安定した動作を確保することができる。メモリセルへのデータの書き込み制御を行う第2トランジスタを、MOSトランジスタのゲート電極とソース領域との間を架橋するように設けることで、一つのメモリセルが専有する面積を縮小することができる。すなわち、一つのメモリセルを構成するのに2つのトランジスタを必要とする場合でも、第1トランジスタと第2トランジスタが重畳するように設けられるので、1セル当たりの面積を増大させることなくメモリセルを構成することができる。以下、開示される発明の一実施態様を、図面を参照して説明する。但し、開示される発明は以下の実施形態に限定されず、その発明の趣旨およびその発明の範囲から逸脱することなくその形態および詳細をさまざまに変更し得ることは当業者であれば容易に理解される。したがって、開示される発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。以下に説明する実施の形態において、同じものを指す符号は異なる図面間で共通して用いる場合がある。なお、図面において示す構成要素、すなわち層や領域等の厚さ幅、相対的な位置関係等は、実施の形態において説明する上で明確性のために誇張して示される場合がある。<メモリセルの構造と等価回路>本発明の一実施形態に係る半導体記憶装置について図1と図2を参照して説明する。図1は、半導体記憶装置におけるメモリセルの断面構造を模式的に示す図である。図2は、図1で示されるメモリセルの等価回路を示す。図1および図2は、メモリセル100が第1トランジスタ102、第2トランジスタ104およびキャパシタ106で構成されることを示す。図2を参照してこのメモリセルの構成を説明する。第1トランジスタ102の入出力端ソースおよびドレインの一方はビット線108に接続され、他方は共通電位線110と接続されている。第2トランジスタ104の入出力端ソースおよびドレインの一方はビット線108に接続され、他方は第1トランジスタ102の制御端子ゲートと接続されている。第1トランジスタ102の制御端子ゲートは、キャパシタ106の一方の端子とも接続されている。第2トランジスタ104の制御端子ゲートは書き込み用の第1ワード線112と接続され、キャパシタ106の他方の端子は読み出し用の第2ワード線114と接続されている。第2トランジスタ104がオフ状態のとき、第1トランジスタ102のゲートはフローティングゲートと同等のものとみなすことができる。そのため、図2の等価回路ではその部位をフローティングゲート部FGと示している。図1は、メモリセルの構成要素である第2トランジスタ104とキャパシタ106が、第1トランジスタ102と重畳するように設けられている態様を示している。第1トランジスタ102と第2トランジスタ104とは、チャネル形成領域となる部分が異なる半導体材料で構成されている。これは、第1トランジスタ102については、メモリセルからデータを読み出すため高速動作が可能であることが求められ、第2トランジスタ104はメモリセルのキャパシタ106に蓄積された電荷が漏洩しないようにオフ状態におけるドレイン電流オフ電流が低いことが求められるためである。なお、オフ電流とは、トランジスタがオフ状態のときソース電極とドレイン電極の間を流れる電流をいう。nチャネル型トランジスタの場合には、ゲート電圧がしきい値電圧よりも低いときに、ソース電極とドレイン電極の間を流れる電流をいう。また、別な表現をすれば、オフ電流とは、サブスレッショールド電流とも呼ばれ、トランジスタのゲート電位とソース電位が等しいとき、ソース電極とドレイン電極の間を流れる電流ということもできる。第1トランジスタ102と第2トランジスタ104のチャネル形成領域を構成する半導体層は、異なる半導体材料で形成されている。第1トランジスタ102は第1半導体層116を構成要素として含み、第2トランジスタ104は第2半導体層132を構成要素として含んでいる。第1半導体層116は結晶性の半導体であり、好ましくは単結晶半導体である。結晶性の半導体を用いたトランジスタは高い電界効果移動度を実現できるので、トランジスタの高速動作を可能としている。第2半導体層132はワイドギャップ半導体であり、室温での熱励起キャリア密度が1018個/cm3以下となるようにドナー不純物が低減されているものが好ましい。第2半導体層132のキャリア密度を低減することにより、第2トランジスタ104のオフ電流を低減することができる。第1トランジスタ102は、第1半導体層116の表面にゲート絶縁層として機能する第1絶縁層124が形成され、その上に第1ゲート電極126が設けられている。第1ゲート電極126が第1絶縁層124によって第1半導体層116から絶縁されていることから、第1トランジスタ102は単体で見れば絶縁ゲート型電界効果トランジスタと同様の構造を有している。第2トランジスタ104のチャネル領域を形成する第2半導体層132は、第1トランジスタ102の第1ゲート電極126と第1不純物領域122との間を架橋するように設けられている。第2半導体層132は、一方の端が第1ゲート電極126と接触し、他方の端はコンタクトプラグ140とコンタクトしている。第1ゲート電極126の側面に第3絶縁層130を設けておくことで、第2半導体層132を、その両端がそれぞれ第1ゲート電極126と第1不純物領域122上に設けられたコンタクトプラグ140と接触するように配設することができる。コンタクトプラグ140は、第1トランジスタ102のソース領域またはドレイン領域を形成する第1不純物領域122とコンタクトする電極を兼ねている。第2トランジスタ104を構成する第2ゲート電極136は、第2半導体層132が第3絶縁層130と重なる部分において、これと重畳するように設けられている。第2ゲート電極136と第2半導体層132との間には、ゲート絶縁層として機能する第4絶縁層134が設けられている。キャパシタ106は第4絶縁層134を誘電体膜として用いている。この誘電体膜を挟む一方の電極は、第1ゲート電極126がその機能を兼ねている。第1ゲート電極126と対向する側にはもう一方の電極としてキャパシタ電極138が設けられている。キャパシタ106は、第1トランジスタ102の第1ゲート電極126と重畳して設けられることになり、これによりメモリセルの面積を縮小するのに寄与している。図1で示すメモリセルの構造に対して、第2トランジスタ104の第2ゲート電極136に第1ワード線を、キャパシタ電極138に第2ワード線を、第1トランジスタ102の第2不純物領域123に共通電位線を、そしてコンタクトプラグ140にビット線となる配線を接続することで、図2と同様な回路を構成することができる。第2トランジスタ104における第2半導体層132の一端は、コンタクトプラグ140と電気的に接続されるので、第1トランジスタ102の場合と同様にビット線に接続されることとなる。図1で例示する半導体記憶装置におけるメモリセルの構造は、第1トランジスタ102と第2トランジスタ104を近接して設けることが可能としている。キャパシタ106は、第1トランジスタ102の第1ゲート電極126と重畳するように設け、キャパシタを構成する一方の電極を第1ゲート電極126と兼ねることで、メモリセルを構成するのに必要な面積を縮小することを可能としている。第1トランジスタ102を高速で動作させるためには、第1半導体層116は単結晶半導体で形成されることが好ましく、多結晶半導体で代用することも可能である。単結晶半導体の代表的なものとしてはシリコン半導体が例示されるが、これ以外の半導体材料であっても良い。このため、第1半導体層116は、シリコンチップのような半導体基体であって良いし、絶縁層上に半導体層が設けられたいわゆるSOI構造を有する基板におけるものであっても良い。第2トランジスタ104のオフ電流を1フェムトアンペア1×10-15A、好ましくは1アトアンペア1×10-18A、より好ましくは1ゼプトアンペア1×10-21レベルまで低減させるためには、第2半導体層132のバンドギャップがシリコン半導体の1.12eVよりも大きな半導体材料で形成することが好ましい。バンドギャップがシリコン半導体よりも広い半導体材料としては、酸化物半導体、窒化物半導体、炭化物半導体などの化合物半導体、半導体特性を示すダイヤモンド薄膜を用いることができる。バンドギャップがシリコン半導体よりも大きい半導体材料を用い、しかも伝導型が真性若しくは実質的に真性といえるものを用いることにより、真性キャリア密度はシリコン半導体よりも少なくなるので、オフ電流が低減する。第2半導体層132を酸化物半導体または酸窒化物半導体で形成する場合、コンタクトプラグ140、第1ゲート電極126が第2半導体層132と接触する部分は、酸素を引き寄せて酸化しやすい金属材料で形成されていることが好ましい。そのような金属材料として、チタンTi、モリブデンMo、タングステンWなどが例示され、特にチタンを用いることが好ましい。このような金属材料は、酸化物半導体および酸窒化物半導体から酸素を引き抜く作用がある。すなわち、第1ゲート電極126およびコンタクトプラグ140と接触する第2半導体層132は、当該接触領域近傍の酸素が引き抜かれることにより、酸素空孔欠陥ができ、これがドナーとして作用するので、当該接触部の接触抵抗を下げることができる。第2トランジスタ104のオフ電流が極めて低い場合、キャパシタ106に蓄積された電荷が第2トランジスタ104のオフリーク電流によって短時間に消失してしまうことを防ぐことができる。キャパシタ106の電位は第1トランジスタ102のゲートに印加されるので、第1トランジスタ102のゲートの電位を極めて長時間にわたって保持することが可能となる。上記のようなメモリセル100を用い、それをマトリクス状に配列させることでメモリセルアレイを構成することができる。図3は、メモリセル100を用いて構成される2×2のメモリセルアレイの平面図を示し、図4はその等価回路を示す。図3で示すメモリセル100は、共通電位線110を隣接するメモリセルと共有している。行方向に配設されるワード線第1ワード線112、第2ワード線114には、第2トランジスタ104、キャパシタ106が接続され、列方向に配設されるビット線ビット線108a、ビット線108bには、第1トランジスタ102および第2トランジスタ104が接続されている。図3において、第1ワード線112と第2ワード線114は同じ層の上に形成され、それぞれ第2ゲート電極136、キャパシタ電極138と接続している。ビット線108a、ビット線108bおよび共通電位線110は、ワード線とは別の層上に形成されている。ワード線第1ワード線112、第2ワード線114と、ビット線108aおよび共通電位線110で囲まれる領域に第1トランジスタ102、第2トランジスタ104およびキャパシタ106が重畳するように配置されている。このため、メモリセル100が占める面積は、それぞれの素子を並置させた場合に比べて小さくなっている。また、図3の例によれば、2つのトランジスタと一つのキャパシタで構成されるメモリセル100を用いる場合であっても、2×2のメモリセルアレイにおいて、ワード線およびビット線とメモリセルのトランジスタ等を接続するために必要なコンタクトホールの数は7個で良いことを示している。このように図1で示すメモリセルの構成は、メモリセルアレイを構成するために必要なコンタクトホールの数を削減でき、しかも前述のように、メモリセル100を構成する素子が重畳するように配置されるので、半導体記憶装置の記憶容量を増加させることができる。<メモリセルの動作>図4で示すメモリセルは、第2トランジスタ104のオフ電流が極めて小さい場合、キャパシタ106に蓄積した電荷を保持できる期間が長いため、頻繁なリフレッシュ動作記憶データの再書き込みの動作を必要とせず、データの書き込みおよび読み出しを高速に行うことができる。また、これにより半導体記憶装置の動作に必要な電力を削減することができる。以下に、図4に示すメモリセル100およびこれと同じ構成を有するメモリセル101に、データを書き込む動作およびデータを読み出す動作について説明する。ここでは、その一例として、メモリセル100へ書き込むデータを1とし、メモリセル101へ書き込むデータを0とする場合について説明する。<書き込みの動作>第1ワード線112に電位V1を与え、メモリセル100およびメモリセル101の第2トランジスタ104をオン状態とする。このとき、他の行の第1ワード線には電位V0=0Vを与え、他の行に属するメモリセルの第2トランジスタはオフ状態とする。ビット線108aには電位V2を与え、ビット線108bには電位V3=0Vを与える。なお、第2ワード線114の電位は0Vとしておく。このとき、共通電位線110は電位V2が与えられている。これにより、メモリセル100のフローティングゲート部FGには電位V2が与えられる。また、メモリセル101のフローティングゲート部FGには電位V3=0Vが与えられる。なお、電位V2は第1トランジスタのしきい値電圧よりも高い電位であるものとする。ここで、電位V2は、電位V1と同程度または電位V1以下とするのが好ましい。そして、第1ワード線112の電位を0Vとして、メモリセル100およびメモリセル101の第2トランジスタ104をオフ状態とすることで、書き込みの動作は終了する。書き込み終了時には、ビット線108aおよびビット線108bの電位を変化させる前に、第1ワード線112の電位を0Vとなるようにする。書き込み後において、データ1が書き込まれたメモリセル100のしきい値はVw1となり、データ0が書き込まれたメモリセル101のしきい値はVw0となる。ここで、メモリセルのしきい値とは、第1トランジスタ102のソース電極とドレイン電極の間の抵抗状態が変化する、第2ワード線114の電圧をいうものとする。なお、ここでは、Vw0>0>Vw1である。<読み出しの動作>メモリセル100およびメモリセル101に接続する第2ワード線114を読み出し電位とする。読み出し電位は、例えば、0Vとする。第2ワード線114に読み出し電位が与えられた場合、メモリセル100の第1トランジスタ102はオン状態、メモリセル101の第1トランジスタはオフ状態となっている。このとき、他の第2ワード線の電位はVLを与える。電位VLは、しきい値Vw1よりも低い電位とする。それにより、他のメモリセルでは、データ1またはデータ0が書き込まれているいずれの場合であっても、第1トランジスタはオフ状態となっている。ビット線108a、ビット線108bには予め所定の電位が与えられている例えば、電位V1。メモリセル100の第1トランジスタ102はオン状態であるため、ビット線108aと共通電位線110の間は導通状態となる。一方、メモリセル101の第1トランジスタはオフ状態となっているため、ビット線108bと共通電位線110の間は非導通状態となる。この読み出し動作の間、共通電位線110の電位は0Vとしておく。そのため、ビット線108a、ビット線108bの電位をセンスアンプで検出することにより、データを読み出すことができる。この読み出し動作の間、第1ワード線112の電位は0Vであり、第2トランジスタ104をオフ状態としている。一方、他のメモリセルにつながる第2ワード線はVLとされているので、これにより第2トランジスタがオン状態になってしまうのを防ぐために、他のメモリセルにつながる第1ワード線の電位もVLとしておく。上記で説明した動作電位は、例えば、V1=2V、V2=1.5V、VH=2V、VL=-2Vとすることができる。図3および図4で示すメモリセルアレイのように、メモリセル100とメモリセル101とで共通電位線を共有するようにすることで、ビット線の数に比べて共通電位線の本数を減らすことができる。これによりメモリセルアレイの集積密度を向上させることができる。<製造工程の一例>図3で示されるメモリセルアレイの作製方法について例示する。以下の説明では、図3のA1-A2切断線、B1-B2およびC1-C2切断線に対応する断面構造を参照しながら説明する。図5は、第1トランジスタのゲート電極等を形成する段階を示す。図5において、Aは図3のA1-A2切断線に対応した断面図、BはB1-B2切断線に対応した断面図、CはC1-C2切断線に対応した断面図を示す以下、図6乃至図9の説明において同じ。第1半導体層116は結晶性半導体によって形成する。例えば、第1半導体層116は、シリコンウエハーのような単結晶半導体基板によって形成する。また、絶縁表面に単結晶半導体層が設けられたSOISilicononInsurator基板によって第1半導体層116を形成することができる。素子分離絶縁層118は、隣接するトランジスタ同士を電気的に分離するために設けられており、トランジスタの誤動作を防止している。第1半導体層116の上に、ゲート絶縁層として機能する第1絶縁層124を形成する。第1絶縁層124は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムアルミネートHfAlxOyx>0、y>0等を含む膜の単層構造または積層構造で形成する。第1ゲート電極126は、モリブデン、タングステン、チタン、クロムなどの金属、またはn型若しくはp型にドープしたシリコンで形成する。第1ゲート電極126の上部は、第2トランジスタの半導体層と接触するため、半導体層とオーミックコンタクトが形成できる導電性材料であることが好ましい。そのため、第1ゲート電極126の上部を第2トランジスタの半導体層とオーミックコンタクトが形成できる金属材料で形成しても良い。例えば、後の工程で形成される第2トランジスタの半導体層が、酸化亜鉛を成分とする酸化物半導体で形成される場合、第1ゲート電極126の下部をn型にドープされたポリシリコンで形成し、当該半導体層と接触する部分第1ゲート電極126の上部をチタン、モリブデン、若しくはタングステンで形成することが好ましい。図5Aは、第1トランジスタのチャネル領域が形成される部分の断面図であり、第1半導体層116上に第1絶縁層124と、第1ゲート電極126が設けられ、それらを被覆するように第2絶縁層128が形成されている状態を示す。第2絶縁層128の材質に限定はないが、例えば窒化シリコン膜で形成すると、第1ゲート電極126の酸化を防ぐことができる。第1半導体層116に形成される浅い不純物領域120は、ソース領域またはドレイン領域の一部として機能するものである。浅い不純物領域120は、第1ゲート電極126の近傍まで達するように形成され、エクステンションとも呼ばれる。この浅い不純物領域120を設けることにより、チャネル長が短くなった場合でもオフ電流の増加が抑制され、トランジスタのオンオフ比を向上させることができる。図5Bは第1トランジスタの外側であり、素子分離絶縁層118の上に第1ゲート電極126が延びている状態を示す。図5Cは、第2トランジスタが形成される領域の断面であり、この部分には第1トランジスタのゲート電極は形成されていない。また、図5Cは、後の工程で第2トランジスタが形成される領域を示し、この段階では、素子分離絶縁層118、浅い不純物領域120、第2絶縁層128が形成されているだけである。図6A、図6B、図6Cは、第1ゲート電極126の側壁部分に第3絶縁層130を形成する段階を示す。第3絶縁層130の材質は、酸化シリコンが好ましく、窒化シリコンなど他の絶縁材料であっても良い。第3絶縁層130は、第1ゲート電極126を埋め込むように絶縁層を形成した後、第1ゲート電極126の側壁部に絶縁層が残存するように当該絶縁層を異方性エッチングして形成する。これにより、第1ゲート電極126の側面部に設けられる第3絶縁層130は、自己整合的に形成される。また、この段階で、第1ゲート電極126の上部が露出するように、第2絶縁層128のエッチングも行う。第1半導体層116にソース領域およびドレイン領域を形成する第1不純物領域122、第2不純物領域123を形成する。第1不純物領域122および第2不純物領域123は、nチャネル型トランジスタの場合、リン、ヒ素などドナー不純物をドーピングすることで形成するpチャネル型トランジスタを形成する場合は、ボロンなどアクセプタ不純物を添加する。この工程では、第1ゲート電極126および第3絶縁層130がドーパントを遮蔽するマスクとして機能する。このため第1不純物領域122および第2不純物領域123は自己整合的に形成される。第1半導体層116にドーパントを添加する深さは、浅い不純物領域120よりも深くする。これにより第1不純物領域122および第2不純物領域123は低抵抗化が図られる。図7A、図7B、図7Cは第2半導体層132を形成する段階を示す。第2半導体層132は第2トランジスタを形成するためのものである。第2半導体層132は第1ゲート電極126、第3絶縁層130、第1不純物領域122および第2不純物領域123が被覆されるように形成する。第2半導体層132は、バンドギャップがシリコン半導体の1.12eVよりも大きな半導体材料により形成する。例えば、バンドギャップが2.5eV以上、好ましくは3.0eV以上の半導体材料を用いる。かかる半導体として、酸化物半導体、窒化物半導体、炭化物半導体、半導体特性を示すダイヤモンド薄膜を用いることができる。酸化物半導体としては、四元系金属酸化物であるIn-Sn-Ga-Zn-O系や、三元系金属酸化物であるIn-Ga-Zn-O系、In-Sn-Zn-O系、In-Al-Zn-O系、Sn-Ga-Zn-O系、Al-Ga-Zn-O系、Sn-Al-Zn-O系や、二元系金属酸化物であるIn-Zn-O系、Sn-Zn-O系、Al-Zn-O系、Zn-Mg-O系、Sn-Mg-O系、In-Mg-O系や、単元系金属酸化物であるIn-O系、Sn-O系、Zn-O系などを用いることができる。例えば、In-Ga-Zn-O系の酸化物半導体材料は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、電界効果移動度も高いため、半導体装置に用いる半導体材料としては好適である。In-Ga-Zn-O系の酸化物半導体材料の代表例としては、InGaO3ZnOmm>0で表記されるものがある。このような酸化物半導体材料は、Gaを他の元素で代替することが可能であり、これを一般化して表記すると、InMO3ZnOmm>0のように表すことができる。ここで、Mは、ガリウムGa、アルミニウムAl、鉄Fe、ニッケルNi、マンガンMn、コバルトCoなどから選ばれた一の金属元素または複数の金属元素を示す。例えば、Mとしては、Ga、GaおよびAl、GaおよびFe、GaおよびNi、GaおよびMn、GaおよびCoなどを適用することができる。なお、上述の組成は結晶構造から導き出されるものであり、あくまでも一例に過ぎないことを付記する。酸化物半導体膜をスパッタリング法で作製する場合、ターゲットとしてIn:Ga:Zn=1:x:yxは0以上、yは0.5以上5以下の組成式で表されるものを用いるのが好適である。例えば、In:Ga:Zn=1:1:1[atom比]x=1、y=1、すなわち、In2O3:Ga2O3:ZnO=1:1:2[mol比]の組成比を有するターゲットなどを用いることができる。また、In:Ga:Zn=1:1:0.5[atom比]x=1、y=0.5の組成比を有するターゲットや、In:Ga:Zn=1:1:2[atom比]x=1、y=2の組成比を有するターゲットや、In:Ga:Zn=1:0:1[atom比]x=0、y=1の組成比を有するターゲットを用いることもできる。図7で示すように第1半導体層116を用いてトランジスタが形成された基板上に第2半導体層132として酸化物半導体膜をスパッタリング法で形成する場合、成膜時の基板加熱温度は室温から500°C程度であれば良い。そのため、第1ゲート電極126として耐熱性の低いアルミニウム合金を使用することもでき、また、第1半導体層116に形成された浅い不純物領域120、第1不純物領域122および第2不純物領域123に添加された不純物元素が拡散して濃度分布が変わってしまうことがない。なお、第2半導体層132の膜厚は10nm~100nm、好ましくは20nm~50nmの厚さで形成する。図8A、図8B、図8Cは第2半導体層132を、第2トランジスタが形成される位置に合わせて分離加工し、ゲート絶縁層として用いる第4絶縁層134を形成する段階を示す。分離加工された後の第2半導体層132は、第3絶縁層130に沿うように設けられ、一端が第1ゲート電極126と接触し他端が第1不純物領域122と接する形態を有している。第2半導体層132をこのような形態に加工するには、第2半導体層132上にマスクを形成し、エッチング加工を行うことで形成される。なお、このエッチング加工のとき、第2半導体層132上に形成したマスクをそのまま用いて、一対の第1ゲート電極126の内側に残存する第3絶縁層130を除去しても良い。この部分には第2半導体層132が残存しないので、第3絶縁層130を設けておく必要は必ずしもないからである。第4絶縁層134は第2半導体層132の全面が被覆されるように形成する。また、第4絶縁層134は、第1ゲート電極126の上部を覆うように形成して、キャパシタの誘電体膜としても用いる。第4絶縁層134は、酸化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、などの酸化物絶縁材料で形成するのが好適である。第4絶縁層134の厚さに限定はないが、トランジスタを微細化する場合には薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、などの高誘電率high-k材料を用いると良い。図9A、図9B、図9Cは、第2トランジスタのゲート電極およびキャパシタの電極を形成する段階を示す。第2トランジスタの第2ゲート電極136は、第1トランジスタの第1ゲート電極126の斜め上側に形成する。すなわち、第2ゲート電極136は、第2半導体層132が第1ゲート電極126と第1不純物領域122との間を架橋する部分、具体的には第3絶縁層130と重畳する部分において、第4絶縁層134と重畳するように形成する。第2トランジスタを構成する第2ゲート電極136およびキャパシタを構成するキャパシタ電極138をこのような配置とすることで、第1トランジスタと第2トランジスタを極めて近接して設けることができる。第2トランジスタのチャネル長およびチャネル幅は、第1ゲート電極126の側部に設けた第3絶縁層130の形状によっても制御可能である。第2半導体層132が第1ゲート電極126と第1不純物領域122を架橋する距離は、第1ゲート電極126の高さによってある程度制御可能でもある。いずれにしても、第2トランジスタを微細化する目的において、本形態の構造は好適である。キャパシタ電極138は第4絶縁層134を挟んで第1ゲート電極126と重畳するように形成する。キャパシタは第1トランジスタと重畳するように設けられるので、メモリセルにおいてキャパシタが占める投影面積はほとんど無視することができる。第2トランジスタの第2ゲート電極136とキャパシタ電極138は同じフォトマスクで形成されるので、アライメントのずれがあっても第2ゲート電極136とキャパシタ電極138が接触して短絡することはない。図10乃至図12は配線形成の段階を示している。図10は図3におけるA1-A2切断線に対応した断面、図11は図3におけるB1-B2切断線に対応した断面、図12は図3におけるC1-C2切断線に対応した断面図を示す。第5絶縁層142は、第1トランジスタ、第2トランジスタおよびキャパシタを埋設する層間絶縁層である。第1不純物領域122とコンタクトするコンタクトプラグ140はタングステンなどの金属で形成する。コンタクトプラグ140は、気相成長法CVD法により反応ガスとして六フッ化タングステンなどを用い、第5絶縁層142に形成されたコンタクトホールが埋め込まれるようにタングステン膜を堆積させる。この場合、タングステン膜を成膜する前に、バリアメタルとしてチタン、モリブデンなどの金属膜を形成しておいても良い。タングステン膜を第5絶縁層142の上に成膜した後、化学的機械研磨CMPにより、タングステン膜を研削し、第5絶縁層142の表面を平坦化する。これにより、コンタクトプラグ140が第5絶縁層142に埋め込まれる。コンタクトプラグ140は、その上層に形成されるビット線108a、ビット線108b、共通電位線110、第1ワード線112および第2ワード線114と接続される。第1ワード線112および第2ワード線114は第6絶縁層144に埋設され、ビット線108a、ビット線108b、共通電位線110は第7絶縁層146に埋設されている。以上のようにして、図3に示すメモリセルアレイを作製することができる。このような作製方法によれば、メモリセルへのデータの書き込み制御を行う第2トランジスタを、MOSトランジスタのゲート電極とソース領域との間を架橋するように設けることで、一つのメモリセルが専有する面積を縮小することができる。これにより、一つのメモリセルを構成するのに2つのトランジスタを必要とする場合でも、第1トランジスタと第2トランジスタが重畳するように設けられるので、1セル当たりの面積を増大させることなくメモリセルを構成することができる。<第2トランジスタについて>第2トランジスタを構成する第2半導体層132は、低いオフ電流が求められる。例えば、第2トランジスタ104の室温25°Cでのオフ電流が10zA1zAゼプトアンペアは1×10-21A以下であれば、キャパシタ106の容量値が10fF程度である場合に、少なくとも104秒以上のデータ保持が可能である。オフ電流の極めて小さいトランジスタは、第2半導体層132に含まれる不純物の濃度を低減し、より真性半導体に近づけることで得ることができる。以下に、第2半導体層132として酸化物半導体を用いる場合に、その高純度化を図る一例を説明する。酸化物半導体は、上記のようにインジウム、ガリウム、亜鉛、錫から選ばれた元素を一種または複数種含み、当該元素の酸化物である。従って、酸化物半導体を構成する前記元素以外の元素は不純物として捉えることができる。例えば、水素は酸化物半導体に含まれることによりドナーとして振る舞うことが知られている。酸化物半導体に含まれる水素は、成膜段階で水素としてまたは水酸基として膜中に含まれるものが存在すると考えられる。水素および水酸基の供給源は、酸化物半導体膜を成膜するチャンバーの残留ガスがその一因として考えられ、これは不可避的に混入してしまう。酸化物半導体膜に不純物として含まれた水素や水酸基を除去するには、熱処理をすることが好ましい。熱処理によって酸化物半導体膜中の、過剰な水素水や水酸基を含むを除去し、それと同時またはその後で酸化物半導体に酸素を供給して欠陥を修復することで、より高抵抗の酸化物半導体を得ることができる。このような効果が得られる熱処理の温度は、250°C以上550°C未満、好ましくは300°C以上500°C以下である。熱処理時の雰囲気は、不活性ガス雰囲気下、窒素雰囲気下、または露点-30°C以下の空気中で行うことが好ましい。熱処理時の雰囲気に水素や水分が含まれていると、それが酸化物半導体に混入してしまうからである。そのため、不活性ガス雰囲気下、窒素雰囲気下であっても、当該雰囲気に水素や水分が混入していることは好ましくなく、窒素や、ヘリウム、ネオン、アルゴン等の不活性ガスの純度を、6N99.9999以上、好ましくは7N99.99999以上すなわち、不純物濃度が1ppm以下、好ましくは0.1ppm以下とする必要がある。上記のような処理により、酸化物半導体中からドナーとなり得る水素を除去することで、真性または限りなく真性に近い酸化物半導体を得ることができる。上述の熱処理には水素や水分などを除去する効果があるため、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や、脱水素化処理は、酸化物半導体層の形成後やゲート絶縁層の形成後、ゲート電極の形成後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。熱処理によって水素や水分が除去された酸化物半導体は、それが除去されたことにより多くの欠陥を含むことになる。酸化物半導体に含まれるこのような欠陥は、酸素を供給して修復する必要がある。例えば、酸化物半導体を水素、水分が除去された高純度酸素雰囲気中で熱処理する。他の方法として、第4絶縁層134の形成後に不活性ガス雰囲気下、または酸素雰囲気下で熱処理を行うのが望ましい。熱処理の温度は、200°C以上450°C以下、望ましくは250°C以上350°C以下である。例えば、窒素雰囲気下で250°C、1時間の熱処理を行えばよい。熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、第4絶縁層134が酸素を過剰に含む場合、第2半導体層132に酸素を供給し、酸素欠損を補填して真性半導体または真性半導体に限りなく近い半導体層とすることができる。