抵抗値が記憶される不揮発性抵抗素子を有する不揮発メモリ回路と、テストデータ入力信号を受け取るテストデータ入力端子、テストイネーブル信号を受け取るテストイネーブル信号端子、トランジスタからなるネットワーク回路、及び前記抵抗値に基づいて前記ネットワーク回路に流れる電流差に応じた結果を出力するセンス回路、を有する演算回路と、を備え、テストイネーブル信号により選択されるテストモードにおいて、前記テストデータ入力端子は前記センス回路の入力端子と電気的に接続し、前記テストデータ入力信号をセンス回路に供給できることを特徴とする不揮発論理ゲート。前記不揮発論理ゲートにおいて、前記演算回路は更にクロック信号を受け取るクロック信号端子を備え、前記テストモードであり、かつ、前記クロック信号がハイ又はロウのどちらか一方の期間のみ、前記テストデータ入力端子は前記センス回路の入力端子と電気的に接続し、前記テストデータ入力信号を前記センス回路に供給できることを特徴とする請求項1に記載の不揮発論理ゲート。前記不揮発論理ゲートにおいて、前記演算回路は更にセンス回路の出力結果をラッチするラッチ回路を備えることを特徴とする請求項1又は2に記載の不揮発論理ゲート。前記不揮発論理ゲートは、更にライトイネーブル信号を受け取るライトイネーブル信号端子を含む、前記不揮発性抵抗素子の抵抗値を書き換え可能な書込み回路を備え、前記ラッチ回路がラッチした前記出力結果を前記書込み回路へ入力し、前記不揮発性抵抗素子のための書き込みデータとして用いることを特徴とする請求項3に記載の不揮発論理ゲート。前記不揮発論理ゲートは、更に前記演算回路と前記不揮発メモリ回路の間に電気的に接続されたシフト回路を備え、前記シフト回路はシフト制御信号に基づいてリダンダンシ出力を制御するシフト制御端子を有し、前記シフト制御端子に供給される前記シフト制御信号が非アクティブの場合には、前記演算回路からのセンス電流は前記不揮発メモリ回路に流れ、前記シフト制御信号がアクティブの場合には、前記演算回路からのセンス電流は前記リダンダンシ出力として出力されることを特徴とする請求項1乃至4の何れか一項に記載の不揮発論理ゲート。請求項5に記載の不揮発論理ゲートを複数備えるシフトリダンダンシにおいて、前記シフトリダンダンシにおける前記不揮発論理ゲートは冗長な不揮発メモリ回路を有し、不良と判定された不揮発メモリ回路より後段のシフト回路における前記シフト制御信号がアクティブになることにより、前段のシフト回路のリダンダンシ出力が後段のシフト回路のリダンダンシ入力として入力され、各演算回路からのセンス電流は、前記不良と判定された不揮発メモリ回路を回避して、不揮発メモリ回路および冗長な不揮発メモリ回路に流れることを特徴とする不揮発論理ゲートからなるシフトリダンダンシ。請求項1乃至5の何れか一項に記載の不揮発論理ゲートを複数有するシフトレジスタと、該シフトレジスタと電気的に接続する少なくとも一以上の組み合わせ回路と、を備え、前記テストイネーブル信号より選択されるテストモードにおいて、前記テストデータ入力信号を前記シフトレジスタにシフトイン又はシフトアウトすることを特徴とするスキャンチェーン。前記スキャンチェーンは更にライトイネーブル信号線を備え、前記シフトレジスタへの前記テストデータ入力信号が前記ライトイネーブル信号線に流れることで不揮発性抵抗素子への書き込みデータとなることを特徴とする請求項7に記載のスキャンチェーン。前記シフトレジスタの一部がフリップフロップであることを特徴とする請求項8に記載のスキャンチェーン。前記フリップフロップから供給されるテストデータ入力信号を用いて、スキャンチェーン内又はその近傍にある前記不揮発性抵抗素子にデータを書き込むことを特徴とする請求項9に記載のスキャンチェーン。図1~図3に示した不揮発論理ゲート1’は、その独特の動作のため、そのままでは、インバータ等を構成するために使用されるCMOS回路と併用できないという課題があった。更に、不揮発論理ゲート1’は、記憶状態を保持する通常のDフリップフロップとも2つの動作の点で相違している。一つは出力である。不揮発論理ゲート1’は評価期間であるクロックの半周期しかデータを出力しないが、Dフリップフロップはクロックサイクル期間で出力される。もう一つは入力データである。不揮発論理ゲート1’においては、評価期間中にデータ入力信号は変化してはならないが、Dフリップフロップにおいては、クロックの立ち上がり前後で確定していれば良い。上記したように、既存の設計ツールは、不揮発論理ゲート1’の独特の動作をサポートしていないから、不揮発論理ゲート1’に応じて設計された回路が別途必要である。更に、不揮発論理ゲート1’を用いた回路設計の際に生じる問題の一つは、自動設計ツールによるスキャンテスト回路の設計が行えないことである。従来のスタティックなCMOSにおける自動設計フローでは、スキャンフリップフロップをライブラリにあらかじめ登録しておき、論理合成時に、回路システム中のフリップフロップをスキャンフリップフロップに置き換え、テストが行われている。このようなテスト回路の設計は、上記不揮発論理ゲート1’を用いた場合、その独特の動作をCADツールが対応していないため行えない。また、不揮発論理ゲート1’を用いた回路において、手作業でスキャンテスト回路を構築する際には、どのような構成が好ましいか明らかにされていない。加えて、不揮発論理ゲート1’を用いた回路のテストでは、不揮発性抵抗素子R1、R2のデータを書き換えてテストできる必要がある。しかしながら、既存のテスト回路にはそのような機構が設けられていない等の課題がある。そこで、本発明は、上記した不揮発論理ゲートに伴う課題の少なくとも一つを改善しようとするものである。具体的には、本発明の目的は、スタティックCMOS論理回路と併用でき、既存の設計ツールに適用できる試験可能な不揮発論理ゲートを提供することにある。また、本発明の他の目的は、テスト回路の面積増加を抑えつつ、効率的にテストを行える試験可能な不揮発論理ゲートを提供することである。更に、本発明の別の目的は、不揮発論理ゲートに備えられた不揮発抵抗素子にテストデータを効率的に書き込む回路およびテスト回路を提供することである。本発明によると、本発明の一態様に係る不揮発論理ゲートは、抵抗値が記憶される不揮発性抵抗素子を有する不揮発メモリ回路と、テストデータ入力信号を受け取るテストデータ入力端子、テストイネーブル信号を受け取るテストイネーブル信号端子、トランジスタからなるネットワーク回路、及び上記抵抗値に基づいて上記ネットワーク回路に流れる電流差に応じた結果を出力するセンス回路、を有する演算回路と、を備え、テストイネーブル信号により選択されるテストモードにおいて、上記テストデータ入力端子は上記センス回路の入力端子と電気的に接続し、上記テストデータ入力信号をセンス回路に供給できることするように構成されている。また、本発明の別の態様は、上記不揮発論理ゲートを複数備えるシフトリダンダンシにおいて、上記シフトリダンダンシにおける上記不揮発論理ゲートは冗長な不揮発メモリ回路を有し、不良と判定された不揮発メモリ回路より後段のシフト回路における上記シフト制御信号がアクティブになることにより、前段のシフト回路のリダンダンシ出力が後段のシフト回路のリダンダンシ入力として入力され、各演算回路からのセンス電流は、上記不良と判定された不揮発メモリ回路を回避して、不揮発メモリ回路および冗長な不揮発メモリ回路に流れることを特徴とする不揮発論理ゲートからなるシフトリダンダンシに関する。また、本発明の別の態様は、上記不揮発論理ゲートを複数有するシフトレジスタと、該シフトレジスタと電気的に接続する少なくとも一以上の組み合わせ回路と、を備え、上記テストイネーブル信号より選択されるテストモードにおいて、上記テストデータ入力信号を上記シフトレジスタにシフトイン又はシフトアウトすることを特徴とするスキャンチェーンに関する。本発明によれば、スタティックCMOS論理回路と併用でき、既存の設計ツールに適用できる、試験可能な不揮発論理ゲートを提供可能となる。本発明の更なる利点及び実施形態を、記述と図面を用いて下記に詳細に説明する。以下、本発明の実施形態を図面に基づいて説明する。第1実施形態図4は、本発明の第1実施形態に係る試験可能な不揮発論理ゲート1の回路図である。本不揮発論理ゲート1は、演算回路10と不揮発メモリ回路20を備える。具体的には、演算回路10は、NMOS論理回路11と、ロースルーラッチ回路12と、ハイスルーラッチ回路13と、テスト回路14とを含む。また、不揮発メモリ回路20は、貫通電流制御回路21と、相補のデータを抵抗値として記憶する不揮発性抵抗素子R1、R2とを含む。上記各不揮発性抵抗素子R1とR2は、一端が演算回路10のNMOS論理回路11に接続され、他端は貫通電流制御回路21に接続されている。図示されたテスト回路14は、より詳細には、データ出力をラッチする2個のPMOSトランジスタP1、P2から構成されるセンス回路と、クロック信号CLKが与えられる2個のPMOSトランジスタP3、P4から構成されるクロック信号端子と、テストイネーブル信号TEが与えられる2個のPMOSトランジスタP5、P6から構成されるテストイネーブル信号端子と、テストデータ入力信号TDin、TDinが入力されるとともに、そのゲートには反転したテストイネーブル信号TEが与えられる2個のPMOSトランジスタP7、P8から構成されるテストデータ入力端子とを含む。次に、本不揮発論理ゲート1を構成する各要素の接続状態について説明する。PMOSトランジスタP1のゲートは、PMOSトランジスタP2のドレインと、PMOSトランジスタP4のドレイン、及び、NMOS論理回路11に接続されると共に、出力信号Doutを出力するデータ出力端子に接続されている。PMOSトランジスタP2のゲートは、PMOSトランジスタP1のドレインと、PMOSトランジスタP3のドレイン、及び、NMOS論理回路11に接続されると共に、出力信号Doutを出力するデータ出力端子に接続されている。また、各PMOSトランジスタP1、P2のソースは電源電圧Vddに接続されている。PMOSトランジスタP3のソースは、PMOSトランジスタP5のドレインとPMOSトランジスタP7のドレインに接続され、そのゲートにはクロック信号CLKが与えられている。また、PMOSトランジスタP4のソースは、PMOSトランジスタP6のドレインとPMOSトランジスタP8のドレインに接続され、そのゲートにはクロック信号CLKが与えられている。各PMOSトランジスタP5、P6のソースは電源電圧Vddに接続され、そのゲートにはテストイネーブル信号TEが与えられている。更に、PMOSトランジスタP7のソースには、テストデータ入力信号TDinが与えられ、PMOSトランジスタP8のソースには、反転したテストデータ入力信号TDinが与えられている。また、PMOSトランジスタP7、P8のゲートには、反転したテストイネーブル信号TEが与えられている。ロースルーラッチ回路12は、データ入力信号Dinとクロック信号CLKを入力し、データ入力信号Din’を出力する。そして、データ入力信号Din’はNMOS論理回路11に入力される。ハイスルーラッチ回路13は、クロック信号CLKと、データ出力出力結果Dout、Doutを入力し、テストデータ出力TDout、TDout又は外部出力Q、Qを出力する。貫通電流制御回路21とNMOS論理回路11は、従来のものと同じ回路を用いることができる。ここでは、貫通電流制御回路21として図2に示す回路、及びNMOS論理回路11として図3に示すSUM回路を例に説明する。図5は、本発明の第1実施形態に係る試験可能な不揮発論理ゲート1図4を用いたスキャンチェーン2の構成図であり、図からも明らかな通り、各不揮発論理ゲート1のテスト出力端子TDout、TDoutが次段の不揮発論理ゲート1のテスト入力端子TDinTDinに順次直列に接続されることにより、テスト用にスキャンチェーン2が形成されている。また、各不揮発論理ゲート1には、クロック信号CLK及びテストイネーブル信号TEが並列に供給されている。ここでは、簡略化のため、TE信号やCLK信号の反転信号であるTE信号やCLK信号は省略されているが、必要に応じて、インバータなどの回路により反転信号を生成することが可能である。図示されたスキャンチェーン2は、テストモードと通常モードを備える。テストモード時には、テストデータ入力信号TDinを、スキャンチェーン2を構成する各不揮発論理ゲート1に、順次入力でき、かつ、テストデータ出力TDoutを順次出力できる。他方、通常モード時には、組み合わせ回路50に並列に接続された複数の不揮発論理ゲート1から成るシフトレジスタと同様に動作し、組み合わせ回路50からの並列データ入力信号Dinに対し、後段の組み合わせ回路50に外部出力Qを供給する。ここで、図4及び図5を参照して、テストモードにおける動作を説明する。テストの一例としては、テストイネーブル信号TEをHighにし、テストモードでテストデータ入力信号TDinを入力する。この結果、テストイネーブル信号TEが与えられている図4のPMOSトランジスタP7、P8がONになり、テストデータ入力信号TDinがNMOS論理回路11に与えられる。次に、テストイネーブル信号TEをLowにし、通常モードで1クロック動作させ、その結果をスキャンチェーン2に蓄える。そして、再びテストイネーブル信号TEをHighにし、テストモードに切り替えて、そのテスト結果であるテストデータ出力TDoutを順次出力するテストが考えられる。ここで、本実施形態ではシフトレジスタとしてシリアルレジスタを示すが、本発明は特にこれに限定されるものではなく、例えば、シフトレジスタとしてパラレルレジスタを用いてもよい。図6を参照して、試験可能な不揮発論理ゲート1の通常モード時における動作について説明する。クロック信号CLKがLowの時はプリチャージ期間である。この期間、図2に示す貫通電流制御回路21のNMOSトランジスタN1はOFFとなり、PMOSトランジスタP3、P4、P5、P6はON状態となって、データ出力Dout、Doutを電源電圧Vddにプリチャージする。次に、クロック信号CLKの立ち上がりで、組み合わせ回路50からのデータ入力信号Dinはロースルーラッチ回路12によりラッチされ、NMOS論理回路11へデータ入力信号Din’が供給される。貫通電流制御回路21のNMOSトランジスタN1はON、プリチャージ用PMOSトランジスタP3、P4はOFFとなり、評価期間となる。プリチャージ時に蓄えられていた電荷は、NMOS論理回路11などのネットワーク回路内に形成された2つの電流パス、および、相補の抵抗値を記憶した不揮発性抵抗素子R1、R2を介して、接地に流れ込む。MTJ素子に流れる電流値は不揮発性抵抗素子R1、R2の抵抗値に依存するため、データ出力DoutとDoutには電位差が生じる。そして、その電位差は、PMOSトランジスタP1、P2センス回路によって増幅され、相補のデータ出力Dout、Doutが出力される。次に、クロック信号CLKの立ち下りで、データ出力出力結果Dout、Doutはハイスルーラッチ回路13でラッチされ、後段の組み合わせ回路50に外部出力Q、Qを供給する。上記のように第1実施形態における試験可能な不揮発論理ゲート1は、その独特な動作である、プリチャージ期間と評価期間を隠蔽することができ、通常のDフリップフロップと同様の動作方法である。さらに、第1実施形態における試験可能な不揮発論理ゲート1は、不揮発性抵抗素子R1、R2の論理値を用いた演算が可能である。本実施形態では、クロック信号CLKの立ち上がりでデータ入力信号Dinをラッチし、クロック信号CLKの立ち下りで、データ出力Dout、Doutをラッチする例を挙げたが、他の実施形態として、クロック信号CLKの立ち下りでデータ入力信号Dinをラッチし、クロック信号CLKの立ち上がりで、データ出力Dout、Doutをラッチするように不揮発論理ゲート1を構成させることができる。次に、図7を参照して、テストモード時の動作について説明する。テストイネーブル信号TEがHighの場合、各不揮発素子1はテストモードとなり、試験可能な不揮発論理ゲート1からなるスキャンチェーン2はテストデータ入力信号TDinを順次入力できる状態になる。図4に示された試験可能な不揮発論理ゲート1は、クロック信号CLKがLowでテストイネーブル信号TEがLowの時、PMOSトランジスタP3、P4、P7、P8がONとなり、テストデータ入力信号TDinがデータ出力Dout、Doutとして出力される。クロック信号CLKがHighになると、貫通電流制御回路21のNMOSトランジスタN1はON、PMOSトランジスタP3、P4がOFFとなり、評価期間となる。既にデータ出力Dout、Doutによってデータ出力端子には、テストデータ入力信号TDin、TDinに対応した電圧差が生じており、PMOSトランジスタP1、P2はその電圧差を大きくするように働く。そして、次のクロックの立下りで、データ出力Dout、Doutはハイスルーラッチ回路13でラッチされ、後段の試験可能な不揮発論理ゲート1にテストデータ出力TDout、TDoutを供給する。上記のように、第1実施形態における試験可能な不揮発論理ゲート1は、通常のDフリップフロップと同様に動作可能である。さらに、本試験可能な不揮発論理ゲート1を含むスキャンチェーン2は通常のDフリップフロップからなるスキャンチェーン2と同様に動作できる。さらに、本試験可能な不揮発論理ゲート1は、ライブラリに登録することで、既存のCADシステムを用いた自動設計フローにほぼ沿った形で設計が可能となる。さらに本試験可能な不揮発論理ゲート1は不揮発論理ゲート1にもともと備わっている回路の一部をテスト回路の一部として利用することにより回路部品点数を削減し、テスト回路面積を抑えている。第2実施形態本発明の第2実施形態について説明する。図8は、本発明の第2の実施形態に係る試験可能な不揮発論理ゲート1の回路図である。本実施形態は、図4に示した第1実施形態と比較し、NMOSトランジスタN11とN12から構成されるライトイネーブル信号端子を含む書込み回路30を追加的に備えている点で異なっている。即ち、本実施形態では、不揮発性抵抗素子R1、R2へテストデータを書き込める手段を備えている点で、図4とは相違している。この点以外は第1実施形態と同様であるため、ここでは詳細な説明を省略する。第2実施形態における不揮発論理ゲート1の各要素は以下のように接続される。NMOSトランジスタN11のドレインまたはソースの一方は、外部出力Qと接続され、そのドレインまたはソースの他方は、不揮発性抵抗素子R1、R2の一方の端子と、NMOSトランジスタN12のソースまたはドレインの一方と、NMOSトランジスタN1のソースとに接続されている。NMOSトランジスタN12のドレインまたはソースの他方は、外部出力Qに接続されている。NMOSトランジスタN11、N12のゲートには、ライトイネーブル信号WEが与えることができる。本不揮発論理ゲート1の書き込みは次のように行われる。クロック信号CLKがLowの時、不揮発性抵抗素子R1、R2に書き込むデータはハイスルーラッチ回路13に保持される。この状態では、NMOSトランジスタN1はOFFである。ライトイネーブル信号WEがHighになるとNMOSトランジスタN11とN12がONとなり、書き込み電流が不揮発性抵抗素子R1、R2の近傍を流れる。磁場書きこみ素子の場合、書き込み電流がN11とN12の間に設けられた書き込み配線に電流が流れる。その書き込み電流で発生する磁場により、不揮発性抵抗素子R1、R2に相補のデータを書き込むことができる。不揮発性抵抗素子R1、R2に書き込まれるデータは、書き込み電流の流れる方向に依存する。その電流方向は外部出力Qにより決定される。図9は、第2実施形態における不揮発論理ゲート1を用いたスキャンチェーン2の模式図である。第1実施形態のスキャンチェーン2と比較して、本実施形態では、各不揮発論理ゲート1にライトイネーブル信号WEが入力できるように構成されている。ここで、TE信号やCLK信号の反転信号であるTE信号やCLK信号は省略されているが、必要に応じて、インバータなどの回路により反転信号を生成することができる。本スキャンチェーン2は、第1実施形態と同様のテストモードと通常モードに加え、書き込みモードを備える。テストの一例としては、テストイネーブル信号TEをHighにし、テストモードで、不揮発性抵抗素子R1、R2へ書き込むテストデータ入力信号TDinを順次入力する。次に、テストイネーブル信号TEをLowにし、通常モードに切り替える。そして、ライトイネーブル信号WEをHighにし、不揮発性抵抗素子R1、R2にテストデータを書き込む。その後、ライトイネーブル信号WEをLowにし、不揮発性抵抗素子R1、R2の書き込み電流を停止する。以上で不揮発性抵抗素子R1、R2へのテストデータの書き込みは完了する。この後、第1実施形態と同様にテストデータをスキャンチェーン2に供給し、1クロックだけ通常モードで動作させた結果を、スキャンチェーン2を用いて出力する。上記のように、第2実施形態における試験可能な不揮発論理ゲート1は、第1実施家形態の効果に加え、次の効果が得られる。不揮発性抵抗素子R1、R2に書き込むテストデータと、不揮発論理ゲート1の出力電圧として保持されるテストデータを同じ回路を利用して、各試験可能な不揮発論理ゲート1に供給できるため、テスト回路面積を削減できる。また、本回路は、初期化や再設定時に利用することもできる。第3実施形態次に、本発明の第3実施形態について説明する。図10は、第3実施形態における試験可能な不揮発論理ゲート1の回路図である。本実施形態における試験可能な不揮発論理ゲート1は、演算回路10と、不揮発メモリ回路20と、シフト回路40とから構成される。本実施形態では、第1実施形態の不揮発論理ゲート1に対して、シフト回路40が追加されている。この点以外は第1実施形態と同様であるため、構成及び動作については、ここでは詳細な説明を省略する。まず、シフト回路40は、4個のNMOSトランジスタN13、N14、N15、N16から構成されるシフト制御端子を含む。次に、シフト回路40の各要素の接続状態について説明する。NMOSトランジスタN13のソースまたはドレインの一方は、NMOSトランジスタN15のソースまたはドレインの一方と、NMOS論理回路11の一端と接続され、さらに、そのソースまたはドレインの他方は、不揮発性抵抗素子R1の一端と接続され、リダンダンシ入力REDinを入力できるよう構成される。NMOSトランジスタN14のソースまたはドレインの一方は、NMOSトランジスタN16のソースまたはドレインの一方と、NMOS論理回路11の一端と接続され、さらに、そのソースまたはドレインの他方は、不揮発性抵抗素子R2の一端と接続され、反転したリダンダンシ入力REDinを入力できるように構成されている。各NMOSトランジスタN13、N14のゲートは、反転したシフト制御信号SHIFTを受け取るように構成されている。NMOSトランジスタN15のソースまたはドレインの他方は、リダンダンシ出力REDoutを出力できるように構成されている。また、NMOSトランジスタN16のソースまたはドレインの他方は、反転したリダンダンシ出力REDoutを出力できるように構成されている。NMOSトランジスタN15、N16のゲートは、シフト制御信号SHIFTを受け取るように構成されている。図11は、第3実施形態における試験可能な不揮発論理ゲート1を用いたスキャンチェーン2に対し、不良ビットを避けて冗長ビットを利用できるように改良した場合の模式図である。第1実施形態に比較して、シフト回路40と、追加の不揮発メモリ回路20aが追加されており、シフト制御信号SHIFTを各シフト回路40に入力できるように構成されている。簡略化のため、TE信号やCLK信号の反転信号であるTE信号やCLK信号などは省略されているが、必要に応じて、インバータなどの回路により反転信号を生成することができる。ここで、本スキャンチェーン2のシフト制御端子に非アクティブLowのシフト制御信号SHIFTが与えられる場合、不揮発メモリ回路20に演算回路10からのセンス電流が流れる。一方、シフト制御端子にアクティブHighのシフト制御信号SHIFTが与えられる場合には、上記演算回路10からのセンス電流はリダンダンシ出力として出力されることとなる。本スキャンチェーン2は、第1実施形態の機能に加え、シフトリダンダンシとして不良ビットを救済する手段を提供する。具体的には、不良と判定された不揮発メモリ回路20より後段にあるシフト回路40にHighのシフト制御信号SHIFTが供給される場合には、前段のシフト回路40のリダンダンシ出力が後段のシフト回路40のリダンダンシ入力として入力される。そして、演算回路10からのセンス電流は、不良と判定された不揮発メモリ回路20を回避して、他の不揮発メモリ回路20及び又は冗長な不揮発メモリ回路20aに流れる。図11に示す本スキャンチェーン2においては、まず、テストモードにより不揮発メモリ回路20のテストが行われ、不良が検出される。その不良と判定された不揮発メモリ回路20を避けるために、シフト制御信号SHIFTの一部図11ではSHIFT1、SHIFT2には、Highの電圧が供給される。それ以外のシフト信号図11ではSHIFT0はLowである。これにより、不揮発論理ゲート1の演算時、演算回路10から流れる電流は、不良と判定された不揮発メモリ回路20を避けて後段の不揮発メモリ回路20aに流れることで、正常に動作することができる。シフト制御信号SHIFTを供給する回路は、シリアルレジスタなどのシフトレジスタから構成されていても良い。また、シリアルレジスタ内の不良データを記憶するために、不揮発性メモリを用いても良い。また、そのシリアルレジスタは本スキャンチェーン2に隣接し、かつ、平行に走ることで、シフト制御信号SHIFTの配線領域を小さくしていても良い。上記のように第3実施形態における試験可能な不揮発論理ゲート1は、第1実施形態の機能に加え、シフトリダンダンシとして不良ビットを救済する手段を提供する。さらに、トランジスタ素子に比較して、プロセスが未成熟な不揮発性抵抗素子R1、R2は不良となりやすいため、MTJ素子を含む小さい回路部品のみに冗長性を持たせている。これにより、追加する回路面積を抑えることができる。また、追加される回路は演算回路10を含まないため、主データパスは変更する必要がない。つまり、演算回路10への複数の入力にシフト回路40を挿入する必要が無い。また、演算回路10への出力にシフト回路40を挿入する必要がない。これにより、追加する回路面積を抑えることができ、かつ、主データパスに追加されるデータ遅延を軽減できる。なお、他の実施形態として、第3の実施形態の不揮発論理ゲート1に書込み回路30を追加した構成も本発明の範疇に含まれる。以上、本発明のいくつかの実施形態について説明したが、本発明は上記実施形態に限定されない。例えば、上記実施形態では、PMOSトランジスタで構成される信号入力端子、NMOSトランジスタで構成されるNMOS論理回路、及びNMOSトランジスタで構成されるシフト回路を例に説明したが、その構成要素はPMOSトランジスタ、NMOSトランジスタに関わらない。また、本不揮発論理ゲートの動作を維持できる限りにおいて、ロースルーラッチ回路及びハイスルーラッチ回路を入れ替えて構成してもよい。更に、センス回路、クロック信号端子、テストイネーブル信号端子、及びテストデータ入力端子を構成するトランジスタの数は、例示した個数に限定されるものではない。また、上記各実施形態においては、3個又は6個の試験可能な不揮発論理ゲート1からなるスキャンチェーン2を示したが、実際には、スキャンチェーン2の不揮発論理ゲート1の数は3個又は6個に限られるものではなく、例えば、スキャンチェーン2を4個や12個の試験可能な不揮発論理ゲート1で構成させても良い。他に、上記各実施形態においては、試験可能な不揮発論理ゲート1の替わりに、通常のスキャンフリップフロップがスキャンチェーン2の一部となっていてもよい。通常のスキャンフリップフロップのデータはスキャンチェーン2内もしくはその近傍の不揮発論理ゲート1の磁気抵抗素子の書き込みデータとして用いてもよい。以上、いくつかの実施の形態に基づき本発明を具体的に説明したが、本発明は上述の実施の形態に限定されるものではない。本発明の要旨を逸脱しない範囲で種々の変更を施すことができ、これらの変更例も本発明に含まれることはいうまでもない。