"互いに交差する第1及び第2の導電線と、前記第1及び第2の導電線間に直列接続される可変抵抗素子及びキャパシタから構成されるメモリセルと、前記メモリセルに第1および第2の電圧パルスを印加する制御回路とを具備し、前記制御回路は、前記第1及び第2の電圧パルスの立ち下り形状を異ならせることにより、前記第1の電圧パルスにより前記可変抵抗素子を第1の抵抗値から第2の抵抗値に変化させ、前記第2の電圧パルスにより前記可変抵抗素子を前記第2の抵抗値から前記第1の抵抗値に変化させる不揮発性半導体記憶装置。前記キャパシタの容量は、前記可変抵抗素子が高抵抗状態のときの前記可変抵抗素子の容量よりも大きい請求項1に記載の不揮発性半導体記憶装置。前記第2の電圧パルスの立ち下がり時間は、前記第1の電圧パルスの立ち下り時間よりも短い請求項1に記載の不揮発性半導体記憶装置。前記制御回路は、前記第1電圧パルスの立ち下り形状を第1及び第2の段を含む階段状とし、前記第1の段から前記第2の段に変化させるときに発生する前記キャパシタからの放電電流を検知することにより、前記可変抵抗素子が前記第2の抵抗値を有するか否かの読み出しを実行する請求項1に記載の不揮発性半導体記憶装置。前記可変抵抗素子は、第1及び第2の電極と、これらの間の可変抵抗材料とを含み、前記可変抵抗素子の抵抗値は、前記第1及び第2の電極間に形成され、前記第1電極と同じ金属元素を有するフィラメントにより決定される請求項1に記載の不揮発性半導体記憶装置。実施形態は、メモリセル内のセレクタの高電圧耐性を向上する技術を提案する。実施形態によれば、不揮発性半導体記憶装置は、互いに交差する第1及び第2の導電線と、前記第1及び第2の導電線間に直列接続される可変抵抗素子及びキャパシタから構成されるメモリセルと、前記メモリセルに第1又は第2の電圧パルスを印加する制御回路とを備え、前記キャパシタは、前記第1又は第2の電圧パルスの立ち上がりにより充電され、前記第1又は第2の電圧パルスの立ち下がりにより放電され、前記制御回路は、前記第1及び第2の電圧パルスの立ち下り形状を異ならせることにより、前記第1の電圧パルスにより前記可変抵抗素子を第1の抵抗値から第2の抵抗値に変化させ、前記第2の電圧パルスにより前記可変抵抗素子を前記第2の抵抗値から前記第1の抵抗値に変化させる。以下、図面を参照しながら実施形態を説明する。[基本構成]実施形態では、メモリセルを構成する可変抵抗素子及びキャパシタは、互いに交差する第1及び第2の導電線間に直列接続される。キャパシタは、第1又は第2の電圧パルスの立ち上がりにより充電され、第1又は第2の電圧パルスの立ち下がりにより放電される。そして、制御回路は、第1及び第2の電圧パルスの立ち下り形状を異ならせることにより、第1の電圧パルスにより可変抵抗素子を第1の抵抗値から第2の抵抗値に変化させ、第2の電圧パルスにより可変抵抗素子を第2の抵抗値から第1の抵抗値に変化させる。ここで、例えば、第1の抵抗値が最も高い抵抗値であり、第2の抵抗値が第1の抵抗値よりも低いとき、第1の抵抗値から第2の抵抗値に変化させる動作を書き込み動作セット動作と称し、逆に、第2の抵抗値から第1の抵抗値に変化させる動作を消去動作リセット動作と称する。この時、第1の電圧パルスは、セットパルスとなり、第2の電圧パルスは、リセットパルスとなる。尚、第1の抵抗値をリセット状態高抵抗状態とし、第2の抵抗値をセット状態低抵抗状態としたとき、セット状態については複数通りを用意し、多値化を図ることも可能である。例えば、さらに、第3、第4...の電圧パルスを用意し、第3の電圧パルスにより可変抵抗素子を第3の抵抗値に変化させ、第4の電圧パルスにより可変抵抗素子を第4の抵抗値に変化させる、といったことも可能である。但し、リセット動作については、可変抵抗素子の抵抗状態第2、第3、第4...の抵抗値によらず、第2の電圧パルスにより、全ての抵抗状態の可変抵抗素子をまとめて第1の抵抗値に変化させる。また、第2の電圧パルスの立ち下がり時間は、第1の電圧パルスの立ち下り時間よりも短い。例えば、第1の電圧パルスの立ち下り形状を、階段状及びスロープ状のうちの1つとすることにより、そのようにすることができる。また、第2の電圧パルスを重ねた複数パルスにすることで、パルスの立下り時間を積算することでリセットさせてもよい。制御回路は、第1電圧パルスの立ち下り形状を第1及び第2の段を含む階段状とするとき、第1の段から第2の段に変化させるときに発生するキャパシタからの放電電流を利用することにより、可変抵抗素子が第2の抵抗値を有するか否かのベリファイを実行することもできる。また、制御回路は、第1電圧パルスの立ち下り形状を第1及び第2の段を含む階段状とするとき、第1の段から第2の段に変化させるときに発生するキャパシタからの放電電流を利用することにより、可変抵抗素子を第1の抵抗値に変化させることもできる。第1電圧パルスの立ち下り形状が、さらに、第3及び第4の段を含むとき、制御回路は、第3の段から第4の段に変化させるときに発生するキャパシタからの放電電流を利用することにより、可変抵抗素子が第1の抵抗値を有するか否かのベリファイを実行することもできる。ところで、可変抵抗素子は、例えば、第1及び第2の電極と、これらの間の可変抵抗材料とを含む。そして、可変抵抗素子の抵抗値は、第1及び第2の電極間に形成され、第1電極と同じ元素を有するフィラメントの長さや太さ等の形状により決定される。具体的には、可変抵抗材料は、非晶質シリコン、多結晶シリコン又は硫化金属である。第1の電極はAg、Ni、Co、Pb、Al、Ge、Mo、W、Ti、Fe、Cu、Znのうちの1つを含む。キャパシタは、Ti、Zr、Hf、Ta、La及びPrの少なくとも1つを含む酸化物、又は、the酸化物に、Si、Al及びNのうちの少なくとも1つを混合した材料を高誘電体膜として使用することが望ましい。また、キャパシタの容量は、可変抵抗素子が高抵抗状態のときの可変抵抗素子の容量よりも大きいのが望ましい。そのため、キャパシタは、可変抵抗素子よりも薄いことが望ましい。尚、可変抵抗素子は、第1の電圧パルスの立ち上がりによるキャパシタの充電の過渡電流により第2の抵抗値に変化しても良い。また、可変抵抗素子は、第2の電圧パルスの立ち上がりによるキャパシタの充電の過渡電流により第1の抵抗値に変化しても良い。可変抵抗素子は、バイポーラ型であっても良いし、モノポーラ型であっても良い。[不揮発性半導体記憶装置の構成]図1は、不揮発性半導体記憶装置のブロック図である。不揮発性半導体記憶装置としては、例えばフラッシュメモリが挙げられる。メモリセルアレイ1は、ワード線WLとビット線BLとの間に配置されるメモリセルMCを備える。メモリセルMCは、可変抵抗素子と、セレクタの役割をするキャパシタとを備える。可変抵抗素子とキャパシタは、直列接続される。カラム制御回路2は、ビット線BLが延びる方向のメモリセルアレイ1の端部に配置される。カラム制御回路2は、メモリセルMCに対するデータの読み出し、書き込み及び消去において、ビット線BLの電圧を制御する。ロウ制御回路3は、ワード線WLが延びる方向のメモリセルアレイ1の端部に配置される。ロウ制御回路3は、メモリセルMCに対するデータの読み出し、書き込み及び消去において、ワード線WLの電圧を制御する。データ入出力バッファ4は、外部ホストとの間でデータのやりとりを行う。このデータには、読み出し、書き込み及び消去のコマンドデータ、アドレスデータや、読み出し/書き込みデータなどが含まれる。データ入出力バッファ4は、書き込みデータをカラム制御回路2に転送し、カラム制御回路2からの読み出しデータを外部に出力する。アドレスデータは、データ入出力バッファ4を経由して、アドレスレジスタ5に一時記憶される。また、アドレスデータは、カラム制御回路2及びロウ制御回路3に転送される。コマンドデータは、データ入出力バッファ4を経由して、コマンドインタフェース6に転送される。コマンドインタフェース6は、外部ホストからの制御信号を受け、データ入出力バッファ4に入力されたデータの種類を判断し、それがコマンドデータであれば、コマンドデータをステートマシン7に転送する。ステートマシン7は、不揮発性半導体記憶装置全体の動作、例えば、読み出し、書き込み、消去、データの入出力等の管理を行う。また、外部ホストは、ステートマシン7が管理するステータス情報を受け取り、動作結果を判断することも可能である。このステータス情報は、書き込み及び消去の制御にも利用される。また、ステートマシン7によって制御回路の一部であるパルスジェネレータ8が制御される。この制御により、パルスジェネレータ8は、任意の電圧、任意のタイミングのパルスを出力することが可能となる。例えば、アドレスデータがアドレスレジスタ5からステートマシン7に供給されるため、ステートマシン7は、読み出し/書き込みの対象となるメモリセルアレイ1内の選択メモリセルを判別可能である。パルスジェネレータ8は、この選択メモリセルに対する電圧パルスを生成する。また、生成された電圧パルスは、カラム制御回路2及びロウ制御回路3により、所定のワード線WL及びビット線BLに転送可能である。尚、メモリセルアレイ1は、いわゆるクロスポイント型を有し、例えば、三次元構造にすることも可能である。この場合、メモリセルアレイ1以外の周辺回路は、メモリセルアレイ1の直下のシリコン基板に形成することができる。これにより、不揮発性半導体記憶装置のチップ面積を、メモリセルアレイ1の面積にほぼ等しくすることも可能である。図2は、メモリセルアレイ1の一部の斜視図である。図3は、図2のIII-III線に沿う断面図である。ビット線BL0~BL2は、カラム方向に延び、ワード線WL0~WL2は、ロウ方向に延びる。メモリセルMCは、ビット線BL0~BL2とワード線WL0~WL2の交差部に配置される。ビット線BL及びワード線WLは、熱に強く、かつ、抵抗値の低い材料が望ましく、例えば、W、WSi、Mo、MoSi、NiSi、CoSi等の金属や、カーボンナノチューブ、グラフェンといったカーボン材料等を用いることができる。メモリセルMCは、直列接続される可変抵抗素子VR及びキャパシタCPから構成される。可変抵抗素子VRの上下には、バリアメタル及び接着層として機能する電極EL2,EL1が配置される。同様に、キャパシタCPの上下にも、バリアメタル及び接着層として機能する電極EL3,EL2が配置される。尚、キャパシタCPと可変抵抗素子VRの位置関係は、逆でも良い。また、電極EL2は、キャパシタCPに接触する電極と可変抵抗素子VRに接触する電極との積層から構成されていても良い。電極EL1,EL2,EL3は、例えば、Pt、Au、Ag、Cu、Zn、TiAlN、SrRuO、Ru、RuN、Ir、Co、Ti、TiN、TaN、LaNiO、Al、PtIrOx、PtRhOx、Rh、TaAlN等が用いられる。また、電極EL1,EL2,EL3は、配向性を一様にするためのメタル膜を含んでいても良いし、バッファ層、バリアメタル層、接着層等を含んでいても良い。さらに、電極EL1、EL3を介在させず、CPの上側にWL1が直接接し、VRの下側にBL0が直接接していてもよい。なお、CPの上側にWL1が直接接する場合、WL1はAg、Ni、Co、Pb、Al、Ge、Mo、W、Ti、Fe、Cu、Zn等が用いられる。可変抵抗素子VRとしては、電圧印加によって、電流、熱、化学エネルギー等を介して抵抗値を変化させることができるものが用いられる。例えば、可変抵抗素子VRは、遷移元素となる陽イオンを含む複合化合物であって陽イオンの移動により抵抗値が変化するものを用いることができる。図4は、可変抵抗素子VRの例を示している。この可変抵抗素子VRは、電極EL2,EL1間に配置される。例えば、電極EL1又はEL2にp型のSiを用い、可変抵抗素子VRの本体に非晶質又は多結晶のSiを用い、電極EL2又はEL1にAgを用いる。この場合、可変抵抗素子VRの初期状態は高抵抗状態であるが、電極EL2を正電圧にし、電極EL1を正電圧よりも低い固定電圧例えば、接地電圧にすると、電極EL2を構成する金属がイオン化され、可変抵抗素子VRの本体中を拡散し、電極EL1側に移動する。電極EL1側に移動したイオン化された金属は、電極EL1からの電子を受け取り、金属として析出するため、金属フィラメントMFが形成される。この金属フィラメントMFは、電極EL1から電極EL2に向かって次第に延びていくため、電極EL1,EL2間の抵抗値は、この金属フィラメントMFの長さや太さ等の形状に反比例して低下する。そして、最終的には、例えば、金属フィラメントMFの先端は、電極EL2に接触するため、可変抵抗素子VRは、高抵抗状態から低抵抗状態へ遷移する。これがセット動作である。また、可変抵抗素子VRを低抵抗状態から高抵抗状態に遷移させるリセット動作は、可変抵抗素子VRの本体に逆極性の電場を印加することにより行われる。この時、金属フィラメントMFは、次第に短くなり、電極EL2から切断される。これにより、可変抵抗素子VRは、低抵抗状態から高抵抗状態へ遷移する。尚、金属フィラメントEFの成長の元になる電極EL2又はEL1の材料としては、Ag以外にも、例えばFe、Co、Ni、Cu、Ag、Au、Zn等が挙げられる。可変抵抗素子VRとしては、Si、Ge、C等の半導体元素や、遷移金属化合物であるHfOx、HfSiOx、MnOx、MnAlxOy、ZnMnOx、NiOx、TiOx、WOx等を用いることができる。本実施形態の不揮発性半導体記憶装置の動作について説明する前に、セレクタとしてMIMダイオードキャパシタを用いる従来の不揮発性半導体記憶装置の動作の問題点を説明する。このメモリセルにおいて、データ書き込み時にメモリセルに印加される書き込み電圧は、キャパシタの容量値と可変抵抗素子の高抵抗状態の容量値に応じて分配される。可変抵抗素子が高抵抗状態から低抵抗状態へと遷移したとき、書き込み電圧のほとんどがキャパシタに集中する。これは、メモリセルがキャパシタと可変抵抗素子との直列接続で構成されることによって起こるものである。データ消去時に印加される消去電圧においても、可変抵抗素子が低抵抗状態から高抵抗状態へと遷移するまでの間、消去電圧のほとんどがキャパシタに集中する。つまり、データ書き込み時においては、キャパシタに高電圧が印加され、キャパシタを貫通する電流である真性リーク電流が流れる。MIMダイオードは、このようなキャパシタの真性リーク電流を用いた整流素子であるが、可変抵抗素子の抵抗変化に必要な電圧が高く、電流が大きいときには、信頼性を保つことが困難になり、ひいては絶縁破壊の恐れがある。例えば、可変抵抗素子とキャパシタの比誘電率、素子面積及び厚さの全てが同じで、それぞれ、比誘電率が10、素子面積が100nm2、厚さが10nmである場合を説明する。セット動作又はリセット動作が電圧に依存する素子では、セット動作に必要な電圧の値が5Vであるとき、キャパシタに印加される電圧の値は5Vとなる。可変抵抗素子が高抵抗状態から低抵抗状態に遷移したときに、可変抵抗素子に印加されていた電圧のほとんどがキャパシタに集中し、キャパシタには約10Vの電圧が印加される。セレクタに印加される電界は10MV/cmと非常に大きくなり、絶縁性を維持することが困難となる。リセット動作も、セット動作と同様で、低抵抗状態から高抵抗状態に遷移するまでの所定時間、キャパシタに消去電圧のほとんどが集中するため、絶縁性を維持することが困難となる。また、セット動作又はリセット動作が電流に依存する素子では、セット動作又はリセット動作に必要な電流量が10μAであるとき、これを電流密度に換算すると107A/cm2の大電流密度となる。この大電流密度の電流量では、キャパシタの絶縁性を維持することが困難となる。このように、従来の不揮発性半導体記憶装置では、可変抵抗素子のセット動作又はリセット動作が、電圧又は電流どちらに依存していると仮定したとしても、キャパシタの絶縁性を維持することが困難であることが分かる。以下では、このような従来の問題を解決するための不揮発性半導体記憶装置の実施形態について説明する。本実施形態において、セレクタとして用いるキャパシタCPの容量は、可変抵抗素子VRの容量より大きいことが望ましい。キャパシタCPの容量が可変抵抗素子VRの容量よりも大きいことで、メモリセルMCに印加された電圧のうち、可変抵抗素子VRに相対的に高い電圧が分配され、キャパシタCPには相対的に低い電圧が分配される。つまり、メモリセルMCに印加する電圧が可変抵抗素子VRに効率良く分配されることから、結果として、メモリセルMCに印加する電圧の値を低く抑えることができる。例えば、可変抵抗素子VRが低抵抗状態に遷移した場合においても、メモリセルMCの抵抗状態を変化させるのに必要な電圧の値が低く抑えられることから、キャパシタCPにその電圧のほとんどが集中したとしても、キャパシタCPの絶縁破壊を避けることができる。キャパシタCPの容量を増やす方法としては、素子面積を広げる、薄膜化する、高誘電体膜を適用する、等が考えられる。素子面積を広げることによって、キャパシタCPの容量を可変抵抗素子VRの容量よりも大きくする場合、例えば、図5のa、b、c及びdに示す構造を採用することが可能である。また、キャパシタCPを薄膜化すると、メモリセルMCの全体の高さを低くできることから、メモリセルMCの全体のアスペクト比が小さくなり、微細加工が容易になる。さらに、キャパシタCPに高誘電体膜を適用すると、素子面積を大きくすることなく、その容量を増やすことができる。ここで、高誘電体膜としては、チタン酸化物、ジルコニウム酸化物、ハフニウム酸化物、タンタル酸化物等の遷移金属酸化物、ランタン酸化物、プラセオジム酸化物等の希土類酸化物、又は、それらにSi、Al、N等を混合した材料を用いることができる。例えば、HfSixOy、HfSixOyNz、ZrSixOy、ZrSixOyNz、LaAlxOy、LaAlxOyNz、LaAlxSiyOz、PrAlxOy,PrAlxOyNz、PrAlxSiyOz等は、キャパシタCPの高誘電体膜として使用可能である。尚、大きな容量を持つキャパシタCPを用いて、メモリセルMCの可変抵抗素子VRに効率よく電圧を分配できたとしても、単に電圧を印加するだけでは、高抵抗状態から低抵抗状態に遷移するセット動作を実現することはできても、低抵抗状態から高抵抗状態に遷移するリセット動作を実現することができない。また、セット動作についても、電界依存型の可変抵抗素子であればセットが可能だが、電流依存型の可変抵抗素子についてはセット動作を実現することができない。そこで、以下では、セット動作及びリセット動作を実現するための不揮発性半導体記憶装置の動作について説明する。[不揮発性半導体記憶装置の動作]図6は、実施形態に係わる動作が適用されるメモリセルアレイの等価回路である。メモリセルMCは、直列接続される可変抵抗素子VRとキャパシタCPとから構成される。本例では、可変抵抗素子VRがビット線BL0~BL3側に配置され、キャパシタCPがワード線WL0~WL3側に配置されるが、その位置関係は、逆でもよい。書き込み/消去の対象となる選択メモリセルは、MC-selとする。この時、選択ワード線は、WL1となり、選択ビット線は、BL1となる。カラム制御回路2及びロウ制御回路3は、ビット線BL0~BL3及びワード線WL0~WL3の電圧を制御することにより、選択メモリセルMC-selに対してデータの書き込み及消去を実行する。選択メモリセルMC-sel以外の残りの全てのメモリセルは、書き込み/消去の対象とならない非選択メモリセルMC-unselである。ところで、メモリセルMCを構成する可変抵抗素子VRには、2種類の形態があることが知られている。一つは、電圧の極性に関係なく、電圧の絶対値と印加時間を制御することにより、高抵抗状態と低抵抗状態の設定を可能とするものである。これは、ユニポーラ型又はモノポーラ型と呼ばれる。もう一つは、電圧の極性を替えることにより、高抵抗状態と低抵抗状態とを設定するものである。これは、バイポーラ型と呼ばれる。図7は、ユニポーラ型のセット/リセット動作の電流-電圧相関図を示している。データ書き込み動作セット動作では、選択メモリセルMC-sel内の可変抵抗素子VRに十分に大きなセット電圧|Vset|を印加することにより、可変抵抗素子VRの抵抗値は、高抵抗状態から低抵抗状態に変化する。ここで、セット動作では、可変抵抗素子VRが低抵抗状態に変化したさいに、可変抵抗素子VRに大きな電流が流れ過ぎて可変抵抗素子VRが完全に短絡することがあるため、可変抵抗素子VRに流れる電流値を制限する電流リミッタ、いわゆるコンプライアンスを必要とする場合がある。本発明のセレクタとなるキャパシタはキャパシタに充電される電荷量に限りがあるため、可変抵抗素子VRが短絡することを防ぐための、電流リミッタの役割をしてもよい。この電流リミッタの役割はバイポーラ素子も同様である。また、データ消去動作リセット動作では、選択メモリセルMC-sel内の可変抵抗素子VRにリセットに必要なリセット電流Irstが流れるために十分な大きさのリセット電圧|Vrst|を印加する。リセット電圧|Vrst|は、セット電圧|Vset|よりも小さいことが必要である。これにより、可変抵抗素子VRの抵抗値は、低抵抗状態から高抵抗状態に変化する。図8は、バイポーラ型のセット/リセット動作の電流-電圧相関図を示している。データ書き込み動作セット動作では、選択メモリセルMC-sel内の可変抵抗素子VRに、例えば、正極性のセット電圧Vsetを印加することにより、可変抵抗素子VRの抵抗値は、高抵抗状態から低抵抗状態に変化する。また、データ消去動作リセット動作では、選択メモリセルMC-sel内の可変抵抗素子VRに、例えば、負極性のリセット電圧-Vrstを印加することにより、可変抵抗素子VRの抵抗値は、低抵抗状態から高抵抗状態に変化する。これに対し、実施形態では、ユニポーラ型及びバイポーラ型のいずれの可変抵抗素子に対しても、以下の動作によりセット/リセットを行うことが可能である。まず、セット動作では、選択メモリセルMC-sel内の可変抵抗素子VRにセット電圧|Vset|を、例えば、選択メモリセルMC-sel内のキャパシタCPに貫通電流が大きく流れない値に設定する。これにより、セレクタとしてのキャパシタCPに流れる貫通電流を低減し、高信頼性の不揮発性半導体記憶装置を実現する。ここで、キャパシタCPからの放電現象が保証される限りにおいて、貫通電流は許容される。例えば、キャパシタCPがMIMダイオードから構成されるとき、キャパシタCPは、図9に示すような電流-電圧特性を有する。この時、セット電圧|Vset|は、例えば、同図の|Va|に設定することができる。尚、従来の不揮発性半導体記憶装置において、MIMキャパシタをセレクタとして使用するときは、例えば、図9の|Vc|の領域が使用されるため、MIMキャパシタに大きな貫通電流が流れる。セット動作においては、キャパシタCPに蓄えられた電荷は、セット電圧|Vset|を降圧するときに放電される。この放電による誤リセットを防止するため、セット電圧|Vset|の降圧の形状を、緩やか、例えば、階段状又はスロープ状にする。また、リセット動作では、リセットに必要なリセット電流をキャパシタCPからの放電により実現する。まず、選択メモリセルMC-sel内の可変抵抗素子VRにリセット電圧|Vrst|を印加する。この時、例えば、選択メモリセルMC-sel内のキャパシタCPに貫通電流を流さない。これにより、セレクタとしてのキャパシタCPに流れる貫通電流を低減し、高信頼性の不揮発性半導体記憶装置を実現する。同時に、選択メモリセルMC-sel内のキャパシタCPに電荷を充電する。キャパシタCPに蓄えられる電荷は、電荷放電時にリセット電流となるため、その電荷量はできるだけ多いほうが望ましい。例えば、図5に示す構造によりキャパシタCPの容量を増やすと共に、リセット電圧|Vrst|もできるだけ大きいのが望ましい。ここで、実施形態によれば、リセット電圧|Vrst|をセット電圧|Vset|よりも大きくすることも可能である。例えば、図9に示す電流-電圧特性を例にとると、リセット電圧|Vrst|は、例えば、同図の|Vb|に設定することができる。リセット動作においては、キャパシタCPに蓄えられた電荷は、リセット電圧|Vrst|を降圧するときに放電される。この放電現象により可変抵抗素子VRのリセットを行うため、リセット電圧|Vrst|の降圧の形状を、急峻、例えば、50nsで0Vになるようにする。[動作説明における記号について]以下、具体的に不揮発性半導体記憶装置の動作を説明するに当たり、まず、その動作の説明で使用する記号についてここで述べておく。図10は、選択メモリセルMC-selを示している。選択メモリセルMC-selは、選択ビット線BL1と選択ワード線WL1との間に直列接続される可変抵抗素子VRとキャパシタCPとを備える。選択メモリセルMC-selに印加される全電圧、即ち、選択ビット線BL1と選択ワード線WL1との間の電圧を、V-allとする。また、全電圧V-allのうち、可変抵抗素子VRに分配される電圧を、V-vrとし、キャパシタCPに分配される電圧を、V-cpとする。また、キャパシタCPの充放電電流を、Icとする。可変抵抗素子VRは、高抵抗状態と低抵抗状態の2値をとるものとし、その抵抗値は、R-vrとする。[第1の例]図11を参照しながら、セット/リセット動作の第1の例を説明する。第1の例は、例えば、バイポーラ型可変抵抗素子に適用することができる。データ書き込みセット動作では、まず、図12に示すように、カラム制御回路2は、選択ビット線BL1に電圧V1を印加し、非選択ビット線BL0,BL2,BL3に電圧V2を印加する。また、ロウ制御回路3は、選択ワード線WL1に0Vを印加し、非選択ワード線WL0,WL2,WL3に電圧V2を印加する。即ち、電圧関係を、図11の状態1から状態2に変更する。電圧V1,V2は、共に、正電圧であり、電圧V1は、電圧V2よりも大きい。例えば、V1=2×V2の関係を有するものとする。このように、選択メモリセルMC-selに印加される全電圧V-allを、電圧V1に設定する。ここで、電界依存型の可変抵抗素子VRは、高抵抗状態から低抵抗状態に変化する。ここで、例えば、図14に示すように、可変抵抗素子VRの抵抗値R-vrが高抵抗状態から低抵抗状態に変化すると、全電圧V-all=V1のほとんどが電圧V-cpとしてキャパシタCPに分配される。また、電圧V1を印加する際の昇圧速度を短時間に行うと、選択メモリセルMC-selには充電による過渡電流Icが短時間流れる。ここで、電流依存型の可変抵抗素子VRであれば、この短時間の過渡電流Ic、つまり、昇圧時の短時間でメモリセルMCのセット動作を行うこともできる。続いて、図13に示すように、選択ビット線BL1の電圧をV1からV2に降下させ、非選択ビット線BL0,BL2,BL3及び非選択ワード線WL0,WL2,WL3をV2から0Vに降下させる。即ち、電圧関係を、図11の状態2から状態3に変更する。この時、非選択ワード線WL0,WL2,WL3に接続される非選択メモリセルについては、ワード線及びビット線間に電位差が生じないので、放電が生じないが、選択ワード線WL1に接続される選択メモリセルについては、キャパシタから放電が起こり、過渡電流Icが生じる。また、例えば、図14に示すように、選択メモリセルMC-selの可変抵抗素子VRの抵抗値R-vrが低抵抗状態のときは、キャパシタCPの放電電流Icが可変抵抗素子VRに流れる。ここで、可変抵抗素子VRの抵抗値R-vrは低抵抗状態なので、可変抵抗素子VRにはほとんど電圧が印加されない。しかし、選択メモリセルMC-selに印加される全電圧V-allがV1からV2に変化したことによるキャパシタCPからの放電電流Icは、可変抵抗素子VRをリセットするために十分な放電量を有しない。このため、選択メモリセルMC-sel内の可変抵抗素子VRの抵抗値R-vrを低抵抗状態に維持できる。図11の状態3において、選択メモリセルMC-sel内のキャパシタCPからの放電が完了するまで、この状態を維持する。図11の状態3において、選択メモリセルMC-sel内のキャパシタCPからの放電が完了した後、選択ビット線BL1に印加されている電圧をV2から0Vに降圧する。即ち、電圧関係を、図11の状態3から状態4に変更する。この降圧時においても、例えば、図14に示すように、選択メモリセルMC-sel内のキャパシタCPから可変抵抗素子VRに放電電流Icが流れる。しかし、選択メモリセルMC-selに印加される全電圧V-allがV2から0Vに変化したことによるキャパシタCPからの放電電流Icは、可変抵抗素子VRをリセットするために十分な放電量を有しない。このため、選択メモリセルMC-sel内の可変抵抗素子VRの抵抗値R-vrを低抵抗状態に維持できる。以上の動作により、選択メモリセルMC-selのセット動作が完了する。尚、本例では、セット動作時におけるキャパシタCPからの放電による誤リセットを防止するため、例えば、図14に示すように、選択メモリセルMC-selに印加される全電圧V-allの降圧の形状を階段状にしているが、これに代えて、例えば、図15に示すように、スロープ状にしても構わない。例えば、図15に示す例の場合も、全電圧V-allをV1から0Vに変化したことによるキャパシタCPからの放電電流Icは、可変抵抗素子VRをリセットするために十分な放電量を有しない。このため、選択メモリセルMC-sel内の可変抵抗素子VRの抵抗値R-vrを低抵抗状態に維持できる。また、図11の状態3において、この電圧V2を読み出し電圧として用いてデータの読み出しを行ってもよい。また、素子ばらつきによって、可変抵抗素子VRが誤リセットされる危険性が生じた際には、データ読み出し後に、再度、電圧を印加してセット状態に戻す、いわゆるベリファイを行ってもよい。次に、データ消去リセット動作では、まず、図12に示すように、カラム制御回路2は、選択ビット線BL1に電圧V1を印加し、非選択ビット線BL0,BL2,BL3に電圧V2を印加する。また、ロウ制御回路3は、選択ワード線WL1に0Vを印加し、非選択ワード線WL0,WL2,WL3に電圧V2を印加する。即ち、電圧関係を、図11の状態1から状態2に変更する。この電圧関係は、セット動作と同じであるが、リセット動作を行うに当たって何ら問題とならない。この後、図11の状態2から、状態3を飛ばして、状態4に直ちに変更する。即ち、例えば、図16に示すように、選択メモリセルMC-selに印加される全電圧V-allを、急峻、例えば、短時間に0Vにする。これにより、選択メモリセルMC-sel内のキャパシタCPに蓄えられていた電荷が短時間に一気に放電される。ここで、非選択メモリセルMC-unselには、電圧V2が印加されているが、放電により抵抗変化を生じる電位差ではないことから、非選択メモリセルMC-unselのデータが消去されることはない。また、選択メモリセルMC-selに印加される全電圧V-allがV1から0Vに一気に降圧したことによるキャパシタCPからの放電電流Icは、可変抵抗素子VRをリセットするために十分な放電量を有する。このため、選択メモリセルMC-sel内の可変抵抗素子VRの抵抗値R-vrは、低抵抗状態から高抵抗状態に変化する。以上の動作により、選択メモリセルMC-selのリセット動作が完了する。尚、本例では、電圧V2は、電圧V1の1/2であるが、V2は、抵抗変化素子VRをリセットさせない値であれば、それに限られることはない。また、選択メモリセルMC-selに印加される全電圧V-allを階段状に降圧させる場合、上述の例では、2段階で降圧させているが、3段階以上で降圧させることも可能である。全電圧V-allを階段状又はスロープ状に降圧させるに当たっては、キャパシタCPからの放電が追従できることが前提である。なぜなら、キャパシタCPからの放電が追従できないときは、リセット動作で説明したように、キャパシタCPから放電される電荷量がリセットを生じさせるからである。ここで、放電が追従できるとは、電圧降下後の一定時間階段状の場合又は一定時間に降下する電圧量スロープ状の場合に関して、その降下電圧によりキャパシタCPから放電される電荷量の全てがその一定期間内に放電されることである。言い換えると、電圧降下においてキャパシタCPからの放電が追従できるとき、仮にその放電を途中で止めたとすると、直ちにキャパシタCPからの放電が終了することを意味する。また、本例では、選択メモリセルMC-selに印加する書き込みセット電圧及び消去リセット電圧は、共に、V1であるが、両者が異なっていても構わない。特に、消去電圧を書き込み電圧より大きくすることで、より大きな放電電流を利用できることから、消去動作を高速化することができる。また、消去電圧を書き込み電圧より大きくすれば、より大きな放電電流を必要とする可変抵抗素子を使用することもできる。第1の例によれば、メモリセル内のセレクタとして、高抵抗状態の可変抵抗素子VRの容量よりも大きな容量を持つキャパシタCPを使用する。これにより、データ書き換えの際に印加される電圧が可変抵抗素子VRに効率よく分配されることで、メモリセル全体に印加される電圧値を低く抑えられ、かつ、キャパシタCPを貫通する電流である真性リーク電流を低減できる。従って、データ書き換え時におけるセレクタの信頼性の劣化や絶縁破壊などを防ぐことができ、高信頼性の不揮発性半導体記憶装置を実現できる。また、従来のパイポーラ型の可変抵抗素子を用いたクロスポイント型不揮発性半導体記憶装置では、セット/リセット動作時に、逆極性の電圧をワード線及びビット線間に印加する必要があったため、メモリセルアレイ以外の周辺回路内に逆極性の電圧を発生させるための制御回路が必要であった。しかし、第1の例によれば、セット/リセット動作時に、メモリセル内のキャパシタCPの放電現象を利用するため、周辺回路内に逆極性の電圧を発生させるための制御回路が不要である。このため、不揮発性半導体記憶装置の周辺回路の面積を縮小でき、かつ、チップ面積も小さくできる。さらに、電位差V2で充電された非選択メモリセル内のキャパシタCPの放電電流では、可変抵抗素子VRをセットできる電流量には達しないことから、データ書き込み時及びデータ消去時に不具合が起こることは無い。[第2の例]図17を参照しながら、セット/リセット動作の第2の例を説明する。第2の例は、例えば、モノポーラ型可変抵抗素子に適用することができる。データ書き込みセット動作では、まず、図12に示すように、カラム制御回路2は、選択ビット線BL1に電圧V1を印加し、非選択ビット線BL0,BL2,BL3に電圧V2を印加する。また、ロウ制御回路3は、選択ワード線WL1に0Vを印加し、非選択ワード線WL0,WL2,WL3に電圧V2を印加する。即ち、電圧関係を、図11の状態1から状態2に変更する。第1の例と同様に、選択メモリセルMC-selに印加される全電圧V-allを、電圧V1に設定することにより、可変抵抗素子VRは、高抵抗状態から低抵抗状態に変化する。但し、電圧V1は、例えば、図7におけるセット電圧|Vset|以上であることが必要である。続いて、図13に示すように、選択ビット線BL1の電圧をV1からV2に降下させ、非選択ビット線BL0,BL2,BL3及び非選択ワード線WL0,WL2,WL3をV2から0Vに降下させる。即ち、電圧関係を、図11の状態2から状態3に変更する。この時、非選択ワード線WL0,WL2,WL3に接続される非選択メモリセルについては、ワード線及びビット線間に電位差が生じないので、放電が生じないが、選択ワード線WL1に接続される選択メモリセルについては、放電が起こる。ここで、第2例が第1例と異なる点は、V1-V2が、例えば、図7におけるリセット電圧|Vrst|よりも小さいことにある。即ち、本例では、第1例と同様に、書き込み電圧セット電圧を2段階で降圧することを前提としているため、1回目の降圧のときに、V1-V2が|Vrst|以上であると、その降圧時に発生するキャパシタCPからの放電電流Icにより誤リセットが発生してしまうからである。そこで、V1-V2<|Vrst|とすることで、選択メモリセルMC-selに印加される全電圧V-allがV1からV2に変化したことによるキャパシタCPからの放電電流Icは、可変抵抗素子VRをリセットするために十分な放電量を有しない。このため、選択メモリセルMC-sel内の可変抵抗素子VRの抵抗値R-vrを低抵抗状態に維持できる。さらに続けて、図11の状態3において、選択メモリセルMC-sel内のキャパシタCPからの放電が完了した後、選択ビット線BL1に印加されている電圧をV2から0Vに降圧する。即ち、電圧関係を、図11の状態3から状態4に変更する。この降圧時においても、選択メモリセルMC-sel内のキャパシタCPから可変抵抗素子VRに放電電流Icが流れる。ここで、第2例が第1例と異なる点は、V2が、例えば、図7におけるリセット電圧|Vrst|よりも小さいことにある。即ち、本例では、上述のように、書き込み電圧セット電圧を2段階で降圧することを前提としているため、2回目の降圧のときに、V2が|Vrst|以上であると、その降圧時に発生するキャパシタCPからの放電電流Icにより誤リセットが発生してしまうからである。そこで、V2<|Vrst|とすることで、選択メモリセルMC-selに印加される全電圧V-allがV2から0Vに変化したことによるキャパシタCPからの放電電流Icは、可変抵抗素子VRをリセットするために十分な放電量を有しない。このため、選択メモリセルMC-sel内の可変抵抗素子VRの抵抗値R-vrを低抵抗状態に維持できる。以上の動作により、選択メモリセルMC-selのセット動作が完了する。尚、本例では、書き込み電圧セット電圧を2段階で降圧しているが、3段階以上で降圧してもよい。書き込み電圧を2段階以上の多段階で降圧するときは、各段階における電圧の降下量をVrst未満にすることが必要である。また、書き込み電圧を階段状に降圧するのではなく、スロープ状に降圧するときは、書き込み電圧を降圧しているときに発生するキャパシタCPからの放電電流Icが、常に、リセットに必要なリセット電圧Irst未満となることが必要である。次に、データ消去リセット動作では、まず、図18に示すように、カラム制御回路2は、選択ビット線BL1に電圧V1’を印加し、非選択ビット線BL0,BL2,BL3に電圧V3を印加する。また、ロウ制御回路3は、選択ワード線WL1に0Vを印加し、非選択ワード線WL0,WL2,WL3に電圧V3V1’>V3を印加する。即ち、電圧関係を、図17の状態1から状態2に変更する。ここで、電圧V1’は、例えば、図7におけるリセット電圧|Vrst|以上、セット電圧|Vset|未満であることが必要である。また、非選択メモリセルMC-unselに対して誤リセットを発生させないために、V1’-V3<|Vrst|、かつ、V3<|Vrst|であることも必要である。この後、図11の状態2から、状態3を飛ばして、状態4に直ちに変更する。即ち、選択メモリセルMC-selに印加される全電圧V-allを、急峻、例えば、短時間に0Vにする。これにより、選択メモリセルMC-sel内のキャパシタCPに蓄えられていた電荷が短時間に一気に放電される。ここで、非選択メモリセルMC-unselには、電圧V1’-V3又はV3が印加されているが、放電により抵抗変化を生じる電位差ではないことから、非選択メモリセルMC-unselのデータが消去されることはない。また、選択メモリセルMC-selに印加される全電圧V-allがV1’から0Vに一気に降圧したことによるキャパシタCPからの放電電流Icは、可変抵抗素子VRをリセットするために十分な放電量を有する。このため、選択メモリセルMC-sel内の可変抵抗素子VRの抵抗値R-vrは、低抵抗状態から高抵抗状態に変化する。以上の動作により、選択メモリセルMC-selのリセット動作が完了する。第2の例によれば、上述の第1の例と同じ効果を得ることができる。また、第2の例によれば、可変抵抗素子VRがモノポーラ型であっても、キャパシタCPの放電によってデータの書き換えを行うことができる。[第3の例]図19を参照しながら、セット/リセット動作の第3の例を説明する。第3の例は、上述の第1の例の変形例である。データ書き込みセット動作は、上述の第1の例と同じであるため、ここでの詳細な説明は省略する。第3の例は、データ消去リセット動作に特徴を有する。リセット動作では、まず、図12に示すように、カラム制御回路2は、選択ビット線BL1に電圧V1を印加し、非選択ビット線BL0,BL2,BL3に電圧V2を印加する。また、ロウ制御回路3は、選択ワード線WL1に0Vを印加し、非選択ワード線WL0,WL2,WL3に電圧V2を印加する。即ち、電圧関係を、図19の状態1から状態2に変更する。この後、図19の状態2から、状態3を飛ばして、状態4に直ちに変更する。即ち、例えば、図20に示すように、選択メモリセルMC-selに印加される全電圧V-allを、急峻、例えば、短時間に降下させる。これにより、選択メモリセルMC-sel内のキャパシタCPに蓄えられていた電荷が短時間に一気に放電される。この時、選択ビット線BL1を電圧V1から0Vに変化させ、非選択ビット線BL0,BL2,BL3及び非選択ワード線WL0,WL2,WL3を電圧V2から0Vに変化させる。また、選択ワード線WL1については、0Vから電圧V4に変化させる。選択メモリセルMC-selについてみると、例えば、状態2では、選択ビット線BL1側が正電圧V1の極性を有するのに対し、状態4では、選択ワード線WL1側が正電圧V4の極性を有する。即ち、選択メモリセルMC-selには、状態2と状態4とで、互いに逆向きの極性の電圧が印加される。従って、第3例では、リセット動作を行うに当たって、選択メモリセルMC-selに印加される正極性ここでは選択ビット線BL1側が正電圧の場合とするの電圧V1を0VにすることによるキャパシタCPからの放電現象と、これに続けて、選択メモリセルMC-selに負極性ここでは選択ワード線WL1側が正電圧の場合とするの電圧V4を印加することによるキャパシタCPへの充電現象との2つを利用することができる。結果として、選択メモリセルMC-selに印加される電圧の変化量は、V1V4となり、その電位差に応じた過渡応答電流を可変抵抗素子VRのリセット動作に利用することができる。これにより、選択メモリセルMC-selに印加する電圧をさらに低減することができる。尚、非選択メモリセルMC-unselには、電圧V2が印加されているが、放電により抵抗変化を生じる電位差ではないことから、非選択メモリセルMC-unselのデータが消去されることはない。以上の動作により、選択メモリセルMC-selのリセット動作が完了する。第3の例によれば、上述の第1の例と同じ効果を得ることができる。また、第3の例によれば、例えば、キャパシタCPに印加される電圧を正極性負極性から負極性正極性に連続して変えることにより、これら逆極性の電圧による放電現象と充電現象とを用いてリセット電流キャパシタCPの充放電電流を発生させることができる。従って、選択メモリセルMC-selに印加する電圧の絶対値を低減でき、周辺回路における一部又は全ての昇圧回路を省略することができる。その結果、周辺回路の面積を削減することができ、最終的にチップ面積を縮小することができる。[セット/リセットパルスの変形例]実施形態において使用するセット/リセットパルスの変形例について説明する。セット動作において、図21a及びcは、上述の第1乃至第3の例で使用したセットパルスである。これに対し、bは、セットパルス書き込み電圧の降圧の形状を3段形状階段状にしたものである。また、dは、セットパルス書き込み電圧の降圧の傾きを途中で変化させたものである。リセット動作において、aは、上述の第1及び第2の例で使用したリセットパルスであり、dは、上述の第3の例で使用したリセットパルスである。これに対し、bは、リセットパルス書き込み電圧の降圧の形状を2段形状階段状にし、最初の降圧x1で示すにおいてリセットを実行するものである。また、cは、リセットパルス書き込み電圧の降圧の形状を2段形状階段状にし、最後の降圧x2で示すにおいてリセットを実行するものである。なお、図21に例示したように、本実施形態においては、セットパルスの中で最も急峻に電圧降下する箇所は、リセットパルスの中で最も急峻に電圧降下する箇所に比べてなだらかとなる。[その他]以上、実施形態を説明したが、これらに限定されるものではなく、本趣旨を逸脱しない範囲内において、種々の変更、追加、組み合わせ等が可能である。例えば、データ消去リセット時の電圧パルスの立ち上がりに要する時間及び立ち下がりに要する時間は、等しくても、また、異なっていても、どちらでも構わない。また、セット動作における電圧パルスの立ち上がりに要する時間と、リセット動作における電圧パルスの立ち上がりに要する時間とは、等しくても、また、異なっていてもよい。両者を異ならせるときは、リセット動作における電圧パルスの立ち上がりに要する時間を、セット動作における電圧パルスの立ち上がりに要する時間よりも短くすることで、リセット動作における電圧パルスの立ち上がり時に生じる充電電流によりリセットを行うことも可能である。さらに、セット/リセットパルスは、1つに限られない。セット動作及びリセット動作のいずれについても、複数の電圧パルスを連続して与えることにより、可変抵抗素子VRに対するセット/リセットを実行することも可能である。[むすび]実施形態によれば、データ書き換え時にメモリセル内のセレクタを貫通する電流を低減することができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"