不揮発性メモリ素子を用いてデータの書き込み及び読み出しを行うメモリ回路であって、書き込みの時にのみソースおよびドレイン間に電圧を印加されて書き込まれる、書き込み用のPチャネル型不揮発性メモリ素子と、コントロールゲートおよびフローティングゲートが前記Pチャネル型不揮発性メモリ素子のコントロールゲートおよびフローティングゲートとそれぞれ共通であり、読み出しの時にのみソースおよびドレイン間に電圧を印加されて読み出される、読み出し用のNチャネル型不揮発性メモリ素子と、を備えるメモリ回路。電源端子と前記Pチャネル型不揮発性メモリ素子のソースとの間に設けられ、前記書き込みの時にのみオンする第一のスイッチと、前記電源端子と前記Nチャネル型不揮発性メモリ素子のドレインとの間に設けられ、前記読み出しの時にのみオンする第二のスイッチと、をさらに備える請求項1記載のメモリ回路。前記読み出しの完了後に前記Nチャネル型不揮発性メモリ素子の読み出し結果を保持するラッチ、をさらに備える請求項1または2記載のメモリ回路。前記第一のスイッチは、前記書き込みの時にオンし、前記読み出しの時及び前記読み出しの完了後にオフし、前記第二のスイッチは、前記書き込みの時及び前記読み出しの完了後にオフし、前記読み出し時にオンする請求項3記載のメモリ回路。前記コントロールゲートは、前記Pチャネル型不揮発性メモリ素子と前記Nチャネル型不揮発性メモリ素子とが形成される半導体基板の内部に配置されている請求項1記載のメモリ回路。前記コントロールゲートは、前記フローティングゲートの上に設けられた絶縁膜の上に配置されている請求項1記載のメモリ回路。前記Nチャネル型不揮発性メモリ素子の前記ドレインの近傍でゲート絶縁膜が厚くなっている請求項1記載のメモリ回路。前記Nチャネル型不揮発性メモリ素子のゲート絶縁膜の厚さが前記Pチャネル型不揮発性メモリ素子のゲート絶縁膜の厚さよりも厚くなっている請求項1記載のメモリ回路。しかし、以上説明した従来の技術では、電源投入時にトランジスタQ2がオンし、不揮発性メモリ素子Q4のソースドレイン間に電圧が印加されるとともに、コントロールゲートCGの電圧が確定されないと、書き込まれていないメモリ素子Q4には、意図しないにもかかわらず書き込みがなされる電圧が印加されてしまう可能性がある。即ち、このような電圧が印加されると、もともとディプレッション型であったメモリ素子Q4には容易に電流がチャネルに流れ、そこで発生したチャネルホットエレクトロンがフローティングゲートに注入されてしまい、少しずつエンハンスメント型となる、いわゆる誤書き込みがメモリ素子Q4に対してなされることになり、信頼性上の課題となっていた。本発明は、上記課題に鑑みてなされ、電源投入時における誤書き込みが発生しにくいメモリ回路を提供する。本発明は、上記課題を解決するため、不揮発性メモリ素子におけるデータの書き込み及び読み出しを行うメモリ回路において、書き込み時にのみソースドレイン間に電圧が印加される、書き込み用のPチャネル型不揮発性メモリ素子と、コントロールゲート及びフローティングゲートが前記Pチャネル型不揮発性メモリ素子のコントロールゲート及びフローティングゲートとそれぞれ共通になっている、読み出し時にのみソースドレイン間に電圧が印加される、読み出し用のNチャネル型不揮発性メモリ素子と、を備えることを特徴とするメモリ回路を提供する。本発明に係るメモリ回路においては、電源投入時に、電源電圧が電源端子に印加され、書き込み用のPチャネル型不揮発性メモリ素子のソースドレイン間の電圧が高くなり、さらに、コントロールゲート電圧が電源電圧より下がり、フローティングゲート電極の電位がマイナス側に引かれ、Pチャネル型不揮発性メモリ素子にチャネルが形成され電流が流れたとしても、ドレイン電圧が十分でないとドレインアバランシェホットエレクトロンは発生しないので、Pチャネル型不揮発性メモリ素子においては誤書き込みが生じにくい。そのためNチャネル型不揮発性メモリ素子よりも誤書き込みを少なくすることができ、信頼性を向上させることが可能である。また、書き込み時には、Nチャネル型不揮発性メモリ素子よりも書き込まれやすいPチャネル型不揮発性メモリ素子が使用されるので、書き込み時の電源電圧を低くすることができる。以下、本発明の実施形態を、図面を参照して説明する。まず、メモリ回路の構成について説明する。図1は、メモリ回路を示す図である。図2は、不揮発性メモリ素子を示す断面図である。図1に示すように、メモリ回路10は、Pチャネル型MOSトランジスタ以下PMOSトランジスタ11~12、Nチャネル型MOSトランジスタ以下NMOSトランジスタ13~14、Pチャネル型不揮発性メモリ素子15、Nチャネル型不揮発性メモリ素子16、及び、ラッチ17を備える。また、メモリ回路10は、端子T1~T5を備える。PMOSトランジスタ11のゲートは、端子T1に接続され、ソース及びバックゲートは、電源端子に接続される。NMOSトランジスタ13のゲートは、端子T3に接続され、ソース及びバックゲートは、接地端子に接続される。Pチャネル型不揮発性メモリ素子15のコントロールゲートは、端子T5に接続され、ソース及びドレインは、PMOSトランジスタ11のドレインに接続され、ドレインは、NMOSトランジスタ13のドレインに接続される。PMOSトランジスタ12のゲートは、端子T2に接続され、ソース及びバックゲートは、電源端子に接続される。NMOSトランジスタ14のゲートは、端子T4に接続され、ソース及びバックゲートは、接地端子に接続される。Nチャネル型不揮発性メモリ素子16のコントロールゲートは、端子T5に接続され、フローティングゲートは、Pチャネル型不揮発性メモリ素子15のフローティングゲートに接続され、ソース及びドレインは、NMOSトランジスタ14のドレインに接続され、ドレインは、PMOSトランジスタ12のドレインとラッチ17の入力端子とラッチ17の出力端子とに接続される。次に、不揮発性メモリ素子の構造を説明する。図2は不揮発性メモリ素子を示す断面図である。図2に示すように、Pチャネル型不揮発性メモリ素子15及びNチャネル型不揮発性メモリ素子16において、基板21の表面に、N型ウェル22が設けられる。N型ウェル22の表面に、Pチャネル型不揮発性メモリ素子15のソースドレインとなるP型拡散層23が設けられる。Pチャネル型不揮発性メモリ素子15のチャネル領域の上に、フローティングゲートとなるポリシリコン膜24がゲート絶縁膜27を介して設けられる。このポリシリコン膜24の下に、コントロールゲートとなるN型拡散層25がゲート絶縁膜27を介して基板21の表面に設けられている。コントロールゲートであるN型拡散層25はフローティングゲートと強く容量的に結合しており、コントロールゲートの電位によって、フローティングゲートの電位を制御できる。また、このポリシリコン膜24の下に、Nチャネル型不揮発性メモリ素子16のチャネル領域が絶縁膜27を介して設けられる。このチャネル領域は、基板21の表面のソースドレインとなるN型拡散層26の間に設けられている。続いて、メモリ素子の動作について説明する。まず、不揮発性メモリ素子において、所定のドレイン電流が流れるように、フローティングゲートの電圧が、電源電圧と接地電圧の中間となる電圧をコントロールゲートに印加する。電源電圧と接地電圧の差が十分であれば、ドレイン付近の基板内でドレインアバランシェホットエレクトロンが発生する。仮にメモリ素子がNチャネル型不揮発性メモリ素子16の場合、フローティングゲート電圧はドレイン電圧よりも低いので、ドレインアバランシェホットエレクトロンはドレインに主に注入される。しかし、Pチャネル型不揮発性メモリ素子15の場合、フローティングゲート電圧はドレイン電圧よりも高いので、ドレインアバランシェホットエレクトロンはフローティングゲートにも多く注入される。よって、上記の電圧印加条件ではPチャネル型不揮発性メモリ素子15は、Nチャネル型不揮発性メモリ素子16よりも、書き込まれやすいことになる。印加される電圧の大小関係が保たれれば、電源電圧を下げても書き込みは起こる。そのためPチャネル型不揮発性メモリ素子15は、書き込み時の電源電圧を低くすることが可能である。そこで、本発明では、Pチャネル型不揮発性メモリ素子15は、書き込み用であり、書き込み時のみにソースドレイン間に電圧を印加されて書き込まれ、Nチャネル型不揮発性メモリ素子16は、読み出し用であり、読み出し時のみにソースドレイン間に電圧を印加されて読み出されるようになっている。次に、メモリ回路10の動作について説明する。図3は、不揮発性メモリ素子の閾値電圧の変化を示す図である。ここで、書き込み前では、Pチャネル型不揮発性メモリ素子15は、エンハンスメント型PMOSトランジスタであるとし、閾値電圧|Vtpe|を有する。ここで縦の棒に挟まれた値は絶対値を取ることを意味している。書き込み後では、Pチャネル型不揮発性メモリ素子15は、ディプレッション型PMOSトランジスタであるとし、閾値電圧|Vtpd|を有する。また、書き込み前では、Nチャネル型不揮発性メモリ素子16は、ディプレッション型NMOSトランジスタであるとし、閾値電圧|Vtnd|を有する。書き込み後では、Nチャネル型不揮発性メモリ素子16は、エンハンスメント型NMOSトランジスタであるとし、閾値電圧|Vtne|を有する。[書き込み時の動作]この時、端子T1の電圧V1はローレベルに制御され、PMOSトランジスタ11がオンする。端子T3の電圧V3はハイレベルに制御され、NMOSトランジスタ13がオンする。端子T2の電圧V2はハイレベルに制御され、PMOSトランジスタ12がオフする。端子T4の電圧V4はローレベルに制御され、NMOSトランジスタ14がオフする。端子T5の電圧V5はPチャネル型不揮発性メモリ素子15の閾値電圧|Vtpe|よりもやや高い電圧|Vtpeα|に制御され、Pチャネル型不揮発性メモリ素子15にドレイン電流が流れやすくなっている。ここで、電源電圧が電源端子に印加されると、電源電圧に基づき、書き込み用のPチャネル型不揮発性メモリ素子15のソースドレイン間の電圧が高くなり、Pチャネル型不揮発性メモリ素子15にドレイン電流が流れる。すると、ドレインアバランシェホットエレクトロンが、Pチャネル型不揮発性メモリ素子15とNチャネル型不揮発性メモリ素子16とで共通に設けられるフローティングゲートに注入される。よって、図3に示すように、Pチャネル型不揮発性メモリ素子15の閾値電圧は、閾値電圧|Vtpe|から閾値電圧|Vtpd|になる。また、Nチャネル型不揮発性メモリ素子16の閾値電圧は、閾値電圧|Vtnd|から閾値電圧|Vtne|になる。つまり、Pチャネル型不揮発性メモリ素子15は、エンハンスメント型PMOSトランジスタからディプレッション型PMOSトランジスタになる。また、Nチャネル型不揮発性メモリ素子16は、ディプレッション型NMOSトランジスタからエンハンスメント型NMOSトランジスタになる。また、電源電圧が電源端子に印加されても、Nチャネル型不揮発性メモリ素子16のソースドレイン間に電圧は印加されない。その後、書き込みに必要な時間が経過すると、端子T1の電圧V1はハイレベルに制御され、PMOSトランジスタ11がオフする。端子T3の電圧V3はローレベルに制御され、NMOSトランジスタ13がオフする。[読み出し時電源投入時の動作]ここで、電源が投入されると、読み出しが実施される。この時、端子T1の電圧V1はハイレベルに制御され、PMOSトランジスタ11がオフする。端子T3の電圧V3はローレベルに制御され、NMOSトランジスタ13がオフする。端子T2の電圧V2はローレベルに制御され、PMOSトランジスタ12がオンする。端子T4の電圧V4はハイレベルに制御され、NMOSトランジスタ14がオンする。端子T5の電圧V5は接地電圧に制御される。ここで、電源電圧が電源端子に印加されると、電源電圧に基づき、読み出し用のNチャネル型不揮発性メモリ素子16のソースドレイン間の電圧が高くなる。書き込み時に、ドレインアバランシェホットエレクトロンがフローティングゲートに注入されているので、読み出し用のNチャネル型不揮発性メモリ素子16はエンハンスメント型NMOSトランジスタになっている。すると、Nチャネル型不揮発性メモリ素子16がエンハンスメント型NMOSトランジスタであり、Pチャネル型不揮発性メモリ素子15とNチャネル型不揮発性メモリ素子16とで共通に設けられるコントロールゲートの電圧が接地電圧であるので、Nチャネル型不揮発性メモリ素子16はオフする。よって、Nチャネル型不揮発性メモリ素子16のドレインはプルアップされ、ドレイン電圧はハイレベルになる。このハイレベルのドレイン電圧Nチャネル型不揮発性メモリ素子16の読み出し結果は、ラッチ17によって保持され、また、読み出されることができる。また、電源電圧が電源端子に印加されても、Pチャネル型不揮発性メモリ素子15のソースドレイン間に電圧は印加されない。その後、読み出しに必要な時間が経過し、ハイレベルのドレイン電圧Nチャネル型不揮発性メモリ素子16の読み出し結果がラッチ17によって確実に保持されると、端子T2の電圧V2はハイレベルに制御され、PMOSトランジスタ12がオフする。端子T4の電圧V4はローレベルに制御され、NMOSトランジスタ14がオフする。なお、書き込み時に、ドレインアバランシェホットエレクトロンがフローティングゲートに注入されていなければ、Nチャネル型不揮発性メモリ素子16はディプレッション型NMOSトランジスタになっている。すると、Nチャネル型不揮発性メモリ素子16がディプレッション型NMOSトランジスタであり、コントロールゲートの電圧が接地電圧であるので、Nチャネル型不揮発性メモリ素子16はオンする。以上は正常な電源投入時の動作であるが、電源の投入の仕方によっては正常な動作とならないこともありえる。Nチャネル型不揮発性メモリ素子のみを用いた従来の技術では誤書き込みが生じることがあり、課題であった。このような場合について説明する。正常な動作であれば電源投入時はPMOSトランジスタ11がオフし、NMOSトランジスタ13もオフする。しかし、これら二つのトランジスタがオンしてしまった場合、書き込み用のPチャネル型不揮発性メモリ素子15のソースドレイン間には電源電圧が印加される。さらにコントロールゲートを制御する端子T5の電圧が接地電圧に近ければ、書き込み用のPチャネル型不揮発性メモリ素子15はオンしてしまう。しかし、Pチャネル型不揮発性メモリ素子にチャネルが形成され電流が流れたとしても、読み出し時のドレイン電圧では十分でないのでドレインアバランシェホットエレクトロンは発生しにくく、Pチャネル型不揮発性メモリ素子においては誤書き込みが生じにくい。ドレインアバランシェホットエレクトロが発生したとしてもゲートの電位がソースおよびドレインよりも低く、電場の向きとしてホットエレクトロンがフローティングゲートに向かうようにならないのである。この点は書き込み用のトランジスタがN型である場合との大きな相違である。Nチャネル型不揮発性メモリ素子においては、ドレイン電圧が高くなくてもチャネルにおいてチャネルでホットエレクトロンが発生し、このときゲート電圧がドレイン電圧よりも低くなければ、ホットエレクトロンがフローティングゲートに注入されてしまうのである。即ち、本実施形態においては、電源投入時の誤書き込みを抑制することが可能性である。[読み出し完了後の動作]この時、端子T1の電圧V1はハイレベルに制御され、PMOSトランジスタ11がオフする。端子T3の電圧V3はローレベルに制御され、NMOSトランジスタ13がオフする。端子T2の電圧V2はハイレベルに制御され、PMOSトランジスタ12がオフする。端子T4の電圧V4はローレベルに制御され、NMOSトランジスタ14がオフする。ここで、電源電圧が電源端子に印加されても、Pチャネル型不揮発性メモリ素子15のソースドレイン間に電圧は印加されない。また、Nチャネル型不揮発性メモリ素子16のソースドレイン間にも電圧は印加されない。しかし、読み出し完了後において、前述のハイレベルのドレイン電圧Nチャネル型不揮発性メモリ素子16の読み出し結果は、ラッチ17によって保持されたままである。なお、ラッチ17の接続先は、Nチャネル型不揮発性メモリ素子16のドレインであるが、ソースでもよく、適宜回路設計される。また、ラッチ17が保持する信号が安定するように、PMOSトランジスタ12のドレインに抵抗が設けられてもよく、適宜回路設計が実施される。[変形例1]図2と図4とを比較する。コントロールゲートは、図2では、半導体基板21に設けられたN型拡散層25であるが、図4に示すように、ポリシリコン膜25aであっても良い。この時、コントロールゲートとなるポリシリコン膜25aは、フローティングゲートとなるポリシリコン膜24の上に絶縁膜28を介して設けられる。[変形例2]図2と図5とを比較する。図5に示すように、低濃度N-のN型拡散層26aを追加しても良い。この時、N型拡散層26aは、ドレインとなるN型拡散層26に接してチャネルの手前に設けられる。N型拡散層26aは、基板21の表面近傍に設けられている。これにより、ドレイン領域近傍の電界が緩和されるので、読み出し時での誤書き込みが、より発生しにくくなる。なお、N型拡散層26aの濃度は、低濃度N-よりもさらに低い低濃度N--でも良い。[変形例3]図5と図6とを比較する。図6に示すように、N型拡散層26bがチャネルに向かって延在しても良い。すると、読み出し時での誤書き込みが、変形例2同様に発生しにくくなる。[変形例4]図2と図7とを比較する。図7に示すように、ポリシリコン膜24aとドレインとなるN型拡散層26との間の付近の絶縁膜27aが厚くなっていても良い。このようにしても、読み出し時での誤書き込みが、より発生しにくくなる。[変形例5]図2と図8とを比較する。図8に示すように、Nチャネル型不揮発性メモリ素子16の領域のポリシリコン膜24bの下の絶縁膜27bNチャネル型不揮発性メモリ素子16のゲート絶縁膜が、Pチャネル型不揮発性メモリ素子15の領域のポリシリコン膜24bの下の絶縁膜27Pチャネル型不揮発性メモリ素子15のゲート絶縁膜よりも厚くなっていても良い。このようにすると、読み出し時での誤書き込みが、より発生しにくくなる。