"入力タイミング信号に依存して出力タイミング信号を発生するように構成されるタイミング回路であって、複数の回路構成要素であって、各回路構成要素が前記入力タイミング信号に依存する入力を受信し、かつ前記入力に依存して出力を発生するように構成され、各回路構成要素が前記入力の入力レベルの遷移に応答して前記出力の出力レベルを切り替えることによって、スイッチング動作を実施するように構成される回路構成要素であって、各回路構成要素は、前記入力レベルの前記遷移に続いて前記出力レベルを切り替える際に遅延を呈し、前記遅延は、前記出力レベルの第1のスイッチングと関連する第1の遅延と、前記出力レベルの第2のスイッチングと関連する第2の遅延とを含み、前記第1のスイッチングは、前記第2のスイッチングに対して逆方向であり、前記第1の遅延および前記第2の遅延は、各回路構成要素が前記スイッチング動作を繰り返し実施するにつれて、大きさの変化を呈し、前記大きさの変化は、それぞれ、前記第1の遅延および前記第2の遅延について逆方向である複数の回路構成要素と、前記出力タイミング信号のタイミングが、前記第1の遅延および前記第2の遅延の両方に依存するように配設される前記複数の回路構成要素と、を備えるタイミング回路。前記回路構成要素は、前記回路構成要素が前記スイッチング動作を繰り返し実施するにつれて、前記第1の遅延がより短くなり、前記第2の遅延がより長くなるように構成される、請求項1に記載のタイミング回路。前記回路構成要素は、前記回路構成要素が前記スイッチング動作を繰り返し実施するにつれて、前記第1の遅延がより長くなり、前記第2の遅延がより短くなるように構成される、請求項1に記載のタイミング回路。前記複数の回路構成要素は、前記入力レベルの前記遷移に応答して、前記第1のスイッチングおよび前記第2のスイッチングの両方を実施するように構成されるスイッチングユニットと、前記スイッチングユニットの前記第2のスイッチングに依存して、前記出力タイミング信号を発生するように構成される出力信号発生器と、を備える、請求項1に記載のタイミング回路。前記スイッチングユニットは、パルス発生回路を備え、前記出力信号発生器は、エッジ選択回路を備え、前記パルス発生回路は、前記入力タイミング信号の遷移に応答して、第1のエッジおよび第2のエッジの形状をなすパルスを発生するように構成され、前記エッジ選択回路は、前記第2のエッジに依存して、前記出力タイミング信号を発生するように構成される、請求項1に記載のタイミング回路。遅延回路をさらに備え、前記遅延回路は、前記パルス発生回路から前記パルスを受信し、かつ遅延パルスを伴う前記エッジ選択回路を提供するように構成される、請求項5に記載のタイミング回路。ラッチ回路をさらに備え、前記ラッチ回路は、前記入力タイミング信号の前記遷移に応答して、第1のクロックパルスエッジを発生し、かつ前記出力タイミング信号に応答して、第2のクロックパルスエッジを発生するように構成される、請求項5に記載のタイミング回路。前記複数の回路構成要素は、第1の組の回路構成要素と、第2の組の回路構成要素とを備え、前記第1の組の回路構成要素は、前記第1の遅延だけを前記出力タイミング信号の前記タイミングに与え、前記第2の組の回路構成要素は、前記第2の遅延だけを前記出力タイミング信号の前記タイミングに与える、請求項1に記載のタイミング回路。前記第1の組の回路構成要素の数および前記第2の組の回路構成要素の数は、前記回路構成要素が前記スイッチング動作を繰り返し実施する時に、前記出力タイミング信号の前記タイミングが実質的に一定であるように選択される、請求項8に記載のタイミング回路。前記第1の組の回路構成要素の数および前記第2の組の回路構成要素の数は、前記回路構成要素が前記スイッチング動作を繰り返し実施する時に、前記出力タイミング信号の前記タイミングが早くならないように選択される、請求項8に記載のタイミング回路。前記タイミング回路は、遅延回路である、請求項1に記載のタイミング回路。前記第1のスイッチングは、前記入力レベルの立上りエッジに応答して実施され、前記第2のスイッチングは、前記入力レベルの立下りエッジに応答して実施されるように構成される、請求項1に記載のタイミング回路。前記第1のスイッチングは、前記入力レベルの立下りエッジに応答して実施され、前記第2のスイッチングは、前記入力レベルの立上りエッジに応答して実施されるように構成される、請求項1に記載のタイミング回路。前記スイッチング動作は、前記第1の遅延および前記第2の遅延を定常状態値に変化させる、請求項1に記載のタイミング回路。前記タイミング回路は、シリコンオンインシュレータデバイスである、請求項1に記載のタイミング回路。前記タイミング回路の休止中に、前記タイミング回路が、所定の値で前記入力タイミング信号を保持するように構成される、請求項15に記載のタイミング回路。前記タイミング回路は、メモリデバイスタイミング回路である、請求項1に記載のタイミング回路。前記メモリデバイスタイミング回路は、感知増幅器タイミング回路である、請求項17に記載のタイミング回路。前記出力タイミング信号は、感知増幅器イネーブル信号を開始する、請求項18に記載のタイミング回路。前記入力タイミング信号は、ワード線起動信号を開始する、請求項17に記載のタイミング回路。請求項1に記載のタイミング回路を備えるメモリデバイス。請求項1に記載のタイミング回路を発生するように構成されるコンピュータ可読の命令を記憶する非一時的記録媒体。入力タイミング信号に依存して出力タイミング信号を発生するように構成されるタイミング回路であって、複数の回路構成要素手段であって、前記入力タイミング信号に依存する入力を受信し、前記入力に依存性の出力を発生するための、各回路構成要素手段であって、前記入力の入力レベルの遷移に応答して前記出力の出力レベルを切り替えることによって、スイッチング動作を実施するための、各回路構成要素手段であって、各回路構成要素手段は、前記入力レベルの前記遷移に続いて前記出力レベルを切り替える際に遅延を呈し、前記遅延は、前記出力レベルの第1のスイッチングと関連する第1の遅延と、前記出力レベルの第2のスイッチングと関連する第2の遅延とを含み、前記第1のスイッチングは、前記第2のスイッチングに対して逆方向であり、前記第1の遅延および前記第2の遅延は、各回路構成要素が前記スイッチング動作を繰り返し実施するにつれて、大きさの変化を呈し、前記大きさの変化は、それぞれ、前記第1の遅延および前記第2の遅延について逆方向であり、前記出力タイミング信号のタイミングが、前記第1の遅延および前記第2の遅延の両方に依存するように配設された前記複数の回路構成要素手段を備えるタイミング回路。入力タイミング信号に依存して出力タイミング信号を発生する方法であって、複数の回路構成要素のそれぞれで、前記入力タイミング信号に依存する入力を受信し、スイッチング動作を実施することによって前記入力に依存して出力を発生するステップであって、前記出力の出力レベルは、前記入力の入力レベルの遷移に応答してスイッチングされ、各回路構成要素は、前記入力レベルの前記遷移に続いて前記出力レベルを切り替える際に遅延を呈し、前記遅延は、前記出力レベルの第1のスイッチングと関連する第1の遅延と、前記出力レベルの第2のスイッチングと関連する第2の遅延とを含み、前記第1のスイッチングは、前記第2のスイッチングに対して逆方向であり、前記第1の遅延および前記第2の遅延は、前記スイッチング動作が繰り返し実施されるにつれて、大きさの変化を呈し、前記大きさの変化は、それぞれ、前記第1の遅延および前記第2の遅延について逆方向であるステップと、前記出力タイミング信号のタイミングが前記第1の遅延および前記第2の遅延に依存するように、前記複数の回路構成要素を使用して、前記出力タイミング信号を発生するステップと、を含む方法。前述のように、タイミング回路の一部を形成する回路構成要素のスイッチング遅延の変化は、タイミング回路によって発生する出力タイミング信号のタイミングへの悪影響を有する可能性があり、結果的に、入力タイミング信号に依存して出力タイミング信号を発生するように構成されるタイミング回路を提供するための、改善した技術を提供することが望ましいであろう。第1の態様から見ると、本発明は、入力タイミング信号に依存して出力タイミング信号を発生するように構成されるタイミング回路であって、複数の回路構成要素であって、該入力タイミング信号に依存する入力を受信し、該入力に依存して出力を発生するように構成される各回路構成要素であって、該入力の入力レベルの遷移に応答して該出力の出力レベルを切り替えることによって、スイッチング動作を実施するように構成される各回路構成要素であって、各回路構成要素は、該入力レベルの該遷移に続いて該出力レベルを切り替える際に遅延を呈し、該遅延は、該出力レベルの第1のスイッチングと関連する第1の遅延と、該出力レベルの第2のスイッチングと関連する第2の遅延とを含み、該第1のスイッチングは、該第2のスイッチングに対して逆方向であり、該第1の遅延および該第2の遅延は、各回路構成要素が該スイッチング動作を繰り返し実施するにつれて、大きさの変化を呈し、該大きさの変化は、それぞれ、該第1の遅延および該第2の遅延について逆方向である複数の回路構成要素と、該出力タイミング信号のタイミングが、該第1の遅延および該第2の遅延の両方に依存するように配設される該複数の回路構成要素と、を備えるタイミング回路を提供する。本発明の発明者らは、タイミング回路からの出力タイミング信号のタイミングは、タイミング回路の回路構成要素の第1のスイッチング遅延の変動に対して敏感であるが、この影響は、出力タイミング信号のタイミングが回路構成要素のそれぞれの第2のスイッチングと関連する第2のスイッチング遅延にも依存するように回路構成要素を配設することによって打ち消すことができ、第2のスイッチング遅延の変動は、第2のスイッチング遅延を第1のスイッチング遅延に対して逆方向に変化させることに気が付いた。換言すれば、一方の遅延が長くなるにつれて、他方は短くなる。例えば、回路構成要素の第1のスイッチングが、その回路構成要素の出力レベルを低から高に切り替える時、出力レベルのこの第1のスイッチングと関連するスイッチング遅延は、一般的に、回路構成要素がそのスイッチング動作を繰り返し実施するにつれて減少する傾向がある一方で、出力レベルが高から低に戻される回路構成要素の第2のスイッチングと関連する遅延は、反対に、回路構成要素がそのスイッチング動作を繰り返し実施するにつれて増大する傾向がある。本発明は、この特性を利用して、出力タイミング信号のタイミングが第1の遅延および第2の遅延の両方に依存するようにタイミング回路の複数の回路構成要素を配設することによって、各回路構成要素の出力レベルの第1のスイッチングと関連する第1の遅延の時間変化の悪影響に対処する。出力タイミング信号のタイミングへのこのさらなる遅延の導入は、出力タイミング信号の絶対的タイミングをわずかに遅延させる場合があるが、これは、一般的に、出力信号の相対的タイミングほど重要ではなくなる。例えば、出力信号がクロックパルスのエッジである時、それは、問題となるそのクロックパルスエッジの相対的タイミングであり、すなわちクロックパルスエッジは経時的にクリープしないはずである。それは、第1の遅延の時間変化が打ち消されることを可能にする第1の遅延および第2の遅延の相互に対する逆方向への変化であることを認識されるであろう。一般的に、出力レベルの第1のスイッチングと関連する第1の遅延が、一連のスイッチングデータを通じて低減する場合であり、故に、そのような実施形態では、該回路構成要素が該スイッチング動作を繰り返し実施するにつれて、該第1の遅延がより短くなり、該第2の遅延がより長くなる。しかしながら、逆の構成も可能であり、そのような実施形態では、該回路構成要素が該スイッチング動作を繰り返し実施するにつれて、該第1の遅延が長くなり、該第2の遅延が短くなる。複数の回路構成要素は、複数の形態を取る可能性があるが、一実施形態では、該複数の回路構成要素は、該入力レベルの該遷移に応答して、該第1のスイッチングおよび該第2のスイッチングの両方を実施するように構成されるスイッチングユニットと、該スイッチングユニットの該第2のスイッチングに依存して、該出力タイミング信号を発生するように構成される出力信号発生器とを備える。入力レベルの遷移に応答して該第1のスイッチングおよび該第2のスイッチングを実施するスイッチングユニットの提供は、入力レベルの単一の遷移について、第1のスイッチングと関連する第1の遅延および第2のスイッチングと関連する第2の遅延の両方が、この信号路に導入されることを意味する。よって、第2のスイッチングに依存して該出力タイミング信号を発生するように、出力信号発生器を構成することによって、入力レベルの単一の遷移について、それぞれが他方を打ち消すという効果から、第1の遅延または第2の遅延のいずれかの時間変化に関して時間変動が大幅に低減される出力タイミング信号を発生する。いくつかの実施形態では、該スイッチングユニットは、パルス発生回路を備え、該出力信号発生器は、エッジ選択回路を備え、該パルス発生回路は、該入力タイミング信号の遷移に応答して、第1のエッジおよび第2のエッジを形成するパルスを発生するように構成され、該エッジ選択回路は、該第2のエッジに依存して、該出力タイミング信号を発生するように構成される。故に、パルス発生回路は、パルスを発生するように2度切り替わるが、1度目は、パルスの第1のエッジを発生するためであり、2度目は、パルスの第2のエッジを発生するためである。よって、第2のエッジに依存して出力タイミング信号を発生するようにエッジ選択回路を配設することによって、第1のスイッチング遅延および第2のスイッチング遅延の両方に依存するそのタイミングを有する出力タイミング信号を生成するための、効率的な機構が提供される。タイミング回路は、パルス発生回路によって発生するパルスを直接的にエッジ選択回路に渡すことによって構成される可能性があるが、一実施形態では、タイミング回路は、遅延回路をさらに備え、該遅延回路は、該パルス発生回路から該パルスを受信し、かつ遅延パルスを伴う該エッジ選択回路を提供するように構成される。したがって、この遅延回路は、出力タイミング信号のタイミングが、遅延回路によって導入される遅延量によって制御されることを可能にするが、具体的には、スイッチングユニットは、信号伝播のために第2のスイッチング遅延を導入しているので、遅延回路は、エッジ選択回路によって第2のエッジを受信した時に遅延回路を調整し、したがって、出力タイミング信号のタイミングを調整することができる。いくつかの実施形態では、タイミング回路はさらに、ラッチ回路を備え、該ラッチ回路は、該入力タイミング信号の該遷移に応答して、第1のクロックパルスエッジを発生し、かつ該出力タイミング信号に応答して、第2のクロックパルスエッジを発生するように構成される。故に、2つのクロックパルスエッジから成るクロックパルスを発生することができ、第2のクロックパルスエッジのタイミングは、特に安定している。いくつかの実施形態では、該複数の回路構成要素は、第1の組の回路構成要素と、第2の組の回路構成要素とを備え、該第1の組の回路構成要素は、該第1の遅延だけを該出力タイミング信号の該タイミングに与え、該第2の組の回路構成要素は、該第2の遅延だけを該出力タイミング信号の該タイミングに与える。したがって、この配設によれば、システム設計者は、第1の組および第2の組の回路構成要素の選択によって、出力タイミング信号のタイミングに影響を与えることができる。第1の組の回路構成要素の回路構成要素のそれぞれが、第1の遅延を出力信号のタイミングに与え、第2の組の回路構成要素の回路構成要素のそれぞれが、第2の遅延を出力信号のタイミングに与えるので、システム設計者は、構成要素が各組の中にいくつあるのかを選択することによって、出力タイミング信号のタイミングを選択的に調整することができる。一実施形態では、該第1の組の回路構成要素の数および該第2の組の回路構成要素の数は、該回路構成要素が該スイッチング動作を繰り返し実施する時に、該出力タイミング信号の該タイミングが実質的に一定であるように選択される。別の実施形態では、該第1の組の回路構成要素の数および該第2の組の回路構成要素の数は、該回路構成要素が該スイッチング動作を繰り返し実施する時に、該出力タイミング信号の該タイミングが早くならないように選択される。これは、出力タイミング信号ができる限り早期に生成されるように配設されるアプリケーションにおける独特の利点であるかもしれない。次いで、出力タイミング信号が時間的に早くドリフトすることを可能にすることは、それらのアプリケーションの信頼性のある動作を危うくする。例えば、出力タイミング信号がメモリの読み出し手順の一部をトリガーするメモリ回路の状況では、出力信号のタイミングが重要になる可能性がある。メモリは、一般的に、可能な限り最も早期の瞬間におけるその読み出しを生成するように構成されるので、早期における出力タイミング信号のタイミングの何らかの変化が、読み込み手順を失敗させる可能性がある。タイミング回路は、種々の状況で実装される可能性があるが、一実施形態では、該タイミング回路は、遅延回路である。例えば、クロックパルスが入力タイミング信号の遷移によって開始し、クロックパルスが入力タイミング遷移の遅延バージョンを取ることによって完了する場合、本発明のタイミング回路は、クロックパルスの幅をより一貫して維持することを確実にすることができる。各回路構成要素では、第1のスイッチングおよび第2のスイッチングの方向は、以前の入力レベルに依存することが理解されるであろう。いくつかの実施形態では、該第1のスイッチングは、該入力レベルの立上りエッジに応答して実施され、該第2のスイッチングは、該入力レベルの立下りエッジに応答して実施される。他の実施形態では、該第1のスイッチングは、該入力レベルの立下りエッジに応答して実施され、該第2のスイッチングは、該入力レベルの立上りエッジに応答して実施される。いくつかの実施形態では、該スイッチング動作は、該第1の遅延および該第2の遅延を定常状態値に変化させる。例えば、第1の遅延および第2の遅延の変動は、該第1および該第2の遅延の変動が減少し、該第1の遅延および該第2の遅延が比較的一定の定常状態値を取るまで回路構成要素のスイッチング動作を繰り返すことで、回路構成要素の以前のスイッチング活動、タイミング回路が以前に休止していた時に発生する最大の変動に依存してもよい。タイミング回路は複数の方法で形成されてもよいが、一実施形態では、該タイミング回路は、シリコンオンインシュレータデバイスである。このようなシリコンオンインシュレータSOIデバイスは、顕著な履歴効果を呈することができ、SOI構成要素のスイッチング遅延は、そのSOI構成要素の以前の活動に依存する。このように、本発明の技術は、この履歴効果の結果を打ち消すような独特の利益がある。いくつかの実施形態では、該タイミング回路の活動中に、該タイミング回路が、所定の値で該入力タイミング信号を保持するように構成される。休止期間の後にタイミング回路が起動された時にその一貫した明確な応答を提供するために、その休止期間中に、入力タイミング信号を所定の値に保持する場合、有利である。タイミング回路は、複数の方法で使用される可能性があるが、一実施形態では、該タイミング回路は、メモリデバイスタイミング回路である。メモリデバイスの信頼性のある動作は、一貫したタイミング信号に大きく依存することができ、タイミング回路の出力タイミング信号は、このような一貫したタイミング信号を提供することができる。タイミング回路は、メモリデバイスの中の複数の場所で使用される可能性があるが、特に、一貫したタイミングの利益を享受するメモリデバイスの1つの構成要素は、感知増幅器であり、一実施形態では、該メモリデバイスタイミング回路は、感知増幅器タイミング回路である。具体的には、メモリデバイスでは、感知増幅器の有効化のタイミングは、重要なパラメータであり、一実施形態では、該出力タイミング信号は、感知増幅器イネーブル信号を開始する。感知増幅器イネーブル信号を開始するために出力タイミング信号を使用するメモリデバイス内で、一実施形態では、該入力タイミング信号は、ワード線起動信号を開始する。したがって、入力タイミング信号は、メモリデバイス内のワード線を起動するために使用され、次いで、タイミング回路は、その同一の信号に依存して感知増幅器イネーブル信号を開始するように、出力タイミング信号を発生する。結果的に、タイミング回路は、ワード線の起動と感知増幅器の有効化との間で一貫した時間差が維持されることを確実にするために使用することができ、これは、メモリデバイスの正確かつ信頼性のある動作のための重要な期間である。第2の態様から見ると、本発明は、本発明の第1の態様に従うタイミング回路を備えるメモリデバイスを提供する。第3の態様から見ると、本発明は、本発明の第1の態様に従うタイミング回路を発生するように構成されるコンピュータ可読の命令を記憶する非一時的記録媒体を提供する。第4の態様から見ると、本発明は、入力タイミング信号に依存して出力タイミング信号を発生するように構成されるタイミング回路であって、複数の回路構成要素手段であって、該入力タイミング信号に依存する入力を受信し、該入力上に依存性の出力を発生するための、各回路構成要素手段であって、該入力の入力レベルの遷移に応答して該出力の出力レベルを切り替えることによって、スイッチング動作を実施するための各回路構成要素手段であって、各回路構成要素手段は、該入力レベルの該遷移に続いて該出力レベルを切り替える際に遅延を呈し、該遅延は、該出力レベルの第1のスイッチングと関連する第1の遅延と、該出力レベルの第2のスイッチングと関連する第2の遅延とを含み、該第1のスイッチングは、該第2のスイッチングに対して逆方向であり、該第1の遅延および該第2の遅延は、各回路構成要素が該スイッチング動作を繰り返し実施するにつれて、大きさの変化を呈し、該大きさの変化は、それぞれ、該第1の遅延および該第2の遅延について逆方向である複数の回路構成要素手段と、該複数の回路構成要素手段は、該出力タイミング信号のタイミングが、該第1の遅延および該第2の遅延の両方に依存するように配設される該複数の回路構成要素手段と、を備えるタイミング回路を提供する。第5の態様から見ると、本発明は、入力タイミング信号に依存して出力タイミング信号を発生する方法であって、複数の回路構成要素のそれぞれで、該入力タイミング信号に依存する入力を受信し、スイッチング動作を実施することによって該入力に依存して出力を発生するステップであって、該出力の出力レベルは、該入力の入力レベルの遷移に応答してスイッチングされ、各回路構成要素は、該入力レベルの該遷移に続いて該出力レベルを切り替える際に遅延を呈し、該遅延は、該出力レベルの第1のスイッチングと関連する第1の遅延と、該出力レベルの第2のスイッチングと関連する第2の遅延とを含み、該第1のスイッチングは、該第2のスイッチングに対して逆方向であり、該第1の遅延および該第2の遅延は、該スイッチング動作が繰り返し実施されるにつれて、大きさの変化を呈し、該大きさの変化は、それぞれ、該第1の遅延および該第2の遅延について逆方向であるステップと、該出力タイミング信号のタイミングが該第1の遅延および該第2の遅延に依存するように、該複数の回路構成要素を使用して、該出力タイミング信号を発生するステップとを含む方法を提供する。本発明の前述の、および他の目的、特徴、および利点は、添付図面とともに読み取られる例示的実施形態の以下の詳細な説明から明らかになるであろう。図4Aは、最初に固定入力電圧で保持されているおよび、それに応じて固定出力電圧を発生している、反転回路50への入力を概略的に例示する。第1図上側の実施形態では、反転回路への入力電圧は、低論理0値と高論理1値との間で切り替わり始める前に、長期間にわたって低値で保持されている。遷移Aは、反転回路の入力を0から1に切り替えた時の、反転回路の第1のスイッチングを表し、遷移Bは、反転回路の入力が論理1から論理0への第2の遷移を行った時の、反転回路の第2のスイッチングである。反対に、第2図下側の実施形態は、遷移Cの入力が1から0に変化する前に論理1値で保持されている反転回路の入力が、反転回路の第1のスイッチングを表し、遷移D入力が1から0に変化するが、反転回路の第2のスイッチングを表すことを示す。予め一定の入力値で長期間にわたって保持することで、反転回路50は、図4Bに概略的に示されるように、各スイッチングと関連する遅延の時間変化を呈する。この図は、図4Aに示されるもの等の反転回路のスイッチング遅延のシミュレーションを例示する。第1のスイッチングは初期の入力構成に関わらず、第2のスイッチングと関連する第2の遅延よりも長い、第1のスイッチングと関連する第1の遅延から始まる。さらに、この第1の遅延は、反転回路のスイッチングの繰り返しによって減少し、最終的には、この実施形態ではほぼ10,000回のスイッチングサイクルの後に、定常状態に到達する。反対に、図4Bから分かるように、反転回路の第2のスイッチングと関連する遅延は初期の入力構成に関わらず、より長くなる一連のスイッチングサイクルにわたって変化するより短い遅延から始まり、同様に、ほぼ10,000回のスイッチングサイクルの後に、定常状態に到達する。したがって、反転回路の初期状態は、立上りエッジAまたはDが反転回路のスイッチング履歴の影響をそれ以上受けない特性遅延を有する前、および、反対に、立下りエッジBまたはCが反転回路のスイッチング履歴の影響を受けない特性遅延を有する前に、ほぼ10,000回のスイッチングサイクルにわたって、スイッチング遅延に対する残留効果を有することが分かる。故に、図1に例示されるもの等のタイミング回路では、ICLKパルスの立上りエッジおよび立下りエッジの両方がタイミング回路の回路構成要素の第1のスイッチング遅延に依存し、個々の回路構成要素が最初にその入力で論理0を有するのか、または論理1を有するのかに関わらず、各回路構成要素は、その回路構成要素がスイッチング動作を繰り返し実施するにつれて短くなるスイッチング遅延を呈する。結果的に、図1の出力ICLKパルスの立上りエッジおよび立下りエッジは、どちらも時間的に早くクリープする傾向がある。一般的に、立下り第2のエッジを発生する経路上にあるより多数の回路構成要素すなわち、遅延ユニットを介してのフィードバックループの中の付加的な構成要素により、その効果は、ICLKパルスの立下りエッジに対してより顕著になる。しかしながら、本発明によれば、所与の構成要素の第2のスイッチングと関連する遅延が導入され、各スイッチングの遅延の時間変化の間の相殺効果をもたらす。この技術の実施形態を、以下の図を参照してさらに詳細に説明する。図5Aは、一実施形態における、スイッチングユニット105と、出力信号発生器110とを備えるタイミング回路100を概略的に例示する。スイッチングユニット105は、第1の立上りエッジおよび第2の立下りエッジを有するその出力の2つのスイッチングを提供するように、その入力信号の立上りエッジに応答するように構成される。次いで、このパルスは、出力信号を生成するようにパルスの第2の立下りエッジに応答する出力信号発生器110によって受信される。スイッチングユニット105が、入力信号の立上りエッジに応答して第1のスイッチングおよび第2のスイッチングの両方を実施するので、第1のスイッチングと関連する第1の遅延および第2のスイッチングと関連する第2の遅延の両方が、例示される信号経路の中に導入されている。図5Bのに示される実施形態は、スイッチングユニット105によって発生するパルスを示す。第1のスイッチングと関連する遅延の時間変化は、時間的に早い立上りエッジをもたらす傾向があるのに対して、第2のスイッチングの時間変化は、時間的に遅いパルスの立下りエッジをもたらす傾向がある。組み合わせると、出力信号発生器110がスイッチングユニットの出力パルスの立下りエッジだけしか選択しない時に、この出力のタイミングが比較的に一定であるこれは、パルスの固定幅に依存することに留意されたいように、これらの2つの影響は、互いに打ち消し合う。図6は、一実施形態に従う、内部クロック発生回路120を概略的に例示する。外部クロック信号CLKの立上りエッジは、反転回路122およびトランスミッションゲート124を介して受信される。CLKの立上り遷移は、ラッチ126によって保持される状態を反転させる。結果として生じる立上りエッジは、発生したICLKパルスの立上りエッジを形成する。この立上りエッジはまた、図5Aに例示されるもの等のタイミング回路を備えるフィードバックループを介して戻され、スイッチングユニットは、パルス発生器128によって提供され、出力信号発生器は、エッジ検出器130によって提供される。パルス発生器128によって受信される立上りエッジは、対応するパルスを生成するように、それを2度スイッチングさせる。このパルスは、パルスの第2のこの実施形態では、立上りエッジだけを検出するように構成されるエッジ検出器130によって受信される。次いで、エッジ検出器130によって発生する立下りエッジは、PMOSトランジスタ132に、ラッチ126の入力をVDDに接続させる。したがって、ラッチ126に対する入力が再び高く引き上げられ、ラッチ126によって保持されている状態をもう一度反転させて、出力パルスICLKの立下りエッジを形成する。重要なことに、ICLKの立上りエッジのタイミングは、関連する回路構成要素すなわち、反転回路122、送信ゲート124、およびラッチ126の第1のスイッチング遅延にだけ依存するが、ICLKの立下りエッジのタイミングは、関連する回路構成要素すなわち、パルス発生器128およびラッチ126、これらはICLKパルスの発生の際に2度切り替える構成要素であるための第1のスイッチング遅延および第2のスイッチング遅延の両方に依存する。ICLK経路の立下りエッジの発生のための重要な経路への第2のスイッチング遅延の導入は、この立下りエッジのタイミングが、これで、第1のスイッチング遅延短くなる傾向があるおよび第2のスイッチング遅延長くなる傾向があるの両方に依存することを意味する。これらの2つの遅延因子の影響を調整することによって以下により詳細に説明する、システム設計者は、ICLK立下りエッジのタイミングを綿密に制御することができる。図7Aは、一実施形態における、タイミング回路220を概略的に例示する。このタイミング回路220は、パルス発生器222と、遅延ボックス224と、エッジセレクタ226とを備える。パルス発生器222によって受信される信号のエッジは、遅延ボックス224に渡されるパルスをもたらす。遅延ボックス224は、その出力信号この実施形態では、立下りエッジを発生するように、後のこの実施形態では、立上りエッジに応答する受信パルスの遅延バージョンを、エッジセレクタ226に渡す。したがって、全体的に、タイミング回路220は、受信エッジに応答して出力エッジを発生するが、発生エッジのタイミングは、タイミング回路の回路構成要素内の第1および第2のスイッチング遅延の両方に依存する。パルス発生器222および遅延ボックス220は、これらの構成要素の両方の出力を2度切り替えなければならないので、第2のスイッチング遅延に寄与することに留意されたい。反対に、エッジセレクタ226は、その出力を1度だけ切り替えなければならないので、第1のスイッチング遅延に寄与するだけである。このように、エッジセレクタの回路構成要素は、第1の組の回路構成要素を形成するものとみなすことができ、パルス発生器の2度切り替える回路構成要素および遅延ボックスは、第2の組の回路構成要素を形成するものとみなすことができる。各組の中の回路構成要素の数の比率を選択することによって、システム設計者は、出力信号に対する全体的なスイッチング遅延に影響を与えることができる。図7Bは、一連の反転回路230およびANDゲート232を備える図7Aのパルス発生器222の、例示的構成を概略的に例示する。奇数個の反転回路230があるので、エッジが受信される前に出力がその元々の値に遷移して戻る地点で、一連の反転回路を通してエッジが伝播するまで、パルス発生器によって受信されるエッジは、最初にANDゲートの出力での遷移を引き起こす。したがって、パルスは、エッジの受信に応答して発生する。図7Aを参照して前述した第1および第2の組の回路構成要素に関して、パルス発生器222のこの構成要素だけが2度切り替えるので、ここでは、ANDゲート232のみが第2の組の一部を形成することに留意されたい。図7Cは、図7Aに例示されるタイミング回路220のさらなる構成要素をより詳細に例示する。パルス発生器222は、最終反転回路に留意されたいが、本質的には、図7Bを参照して説明したものと同様である。遅延ボックス224は、単に一連の反転回路だけを備える。反転回路の数の選択は、入力クロック信号の受信エッジのタイミングに対する遅延ボックスからの出力パルスのタイミングを決定する。したがって、この反転回路の数の選択は、立上り出力クロックエッジに対する立下り出力クロックエッジのタイミングを決定することを可能にする。エッジセレクタ226は、この実施形態では、正のエッジトリガフリップフロップである。したがって、入力信号の立上りエッジは、フリップフロップの反転されたDATAおよびSET入力をゼロに降下させる。信号が、パルス発生器222および遅延ボックス224を通して伝播すると、フリップフロップに対する入力での立上りエッジは、0のDATA値を出力させる。すなわち、立下りエッジを発生する。図8は、その間入力が一定であった長期間の休止の後に開始される、図7A~図7Cに例示されるもの等のタイミング回路のための正規化遅延変動のシミュレーションを例示する。第1のスイッチング遅延変動は、最初の1,000サイクルの一連にわたって遅延が徐々に短くなる傾向があるが、本発明による遅延変動は、実質的に一定である。事実、例示されるように、最初の1,000サイクルの一連にわたって極めてわずかな上昇傾向がある。実際には、完全に相殺するように第1および第2のスイッチング遅延の寄与を調節することは困難であるので、全体的な遅延が極めてわずかに増大する妥協点を選択する。これは、例えば、以下に論じるように、メモリデバイスの状況において有益である可能性がある。図9は、メモリセルのアレイ302を備えるメモリデバイス300を概略的に例示する。例示的メモリセル304を例示する。各メモリセルは、対応するワード線WLと、一対のビット線BLおよびBLBとを有する。メモリアレイ302は、メモリセル304に記憶された値が、ビット線BLとBLBとの間の電圧差を決定することによって測定されることを可能にするように構成される読み出し回路306と関連する。メモリデバイス300はまた、内部クロック発生器308を備える。内部クロック発生器は、外部クロック信号CLKを受信し、この外部クロック信号を、メモリデバイス300の目的に好適な内部クロック信号ICLKに変換する。具体的には、メモリデバイス300は、自己タイミングメモリデバイスであり、内部クロックを、外部クロック信号CLKの立上りエッジにだけ依存して発生する。内部クロック信号ICLKは、内部クロック発生器308から、ワード線制御回路310および感知増幅器制御回路312の両方に渡される。この内部クロック信号のタイミングを基準として図10を参照して以下にさらに詳細に説明する、ワード線制御回路は、メモリセル304と関連するワード線をアサートし、感知増幅器制御回路は、感知増幅器314を有効にする感知増幅器イネーブル信号をアサートする。感知増幅器314は、有効にされた時に、ワード線信号WLのアサーションに従って進展したビット線BLとBLBとの間の電圧差を測定し、メモリセル304をビット線に接続する。これに基づき、メモリセル304に記憶された値を表す、出力値Qを発生する。出力値Qは、感知増幅器314によって測定された電圧差に依存し、また、各ビット線上の電圧は、ワード線WLがアサートされた時からの時間の関数として進展するので、感知増幅器のイネーブル信号のアサーションのタイミングは、値の読み出しに重要である。本発明の技術に従って内部クロック信号を発生することによって、内部クロック発生器を形成する回路構成要素のスイッチング遅延の任意の時間変化にもかかわらず、この重要なタイミングを維持することができる。これは、図10を参照してより詳細に論じる。図10は、図9のメモリデバイス300における種々の信号の相対的タイミングを概略的に例示する。種々の信号の相対的タイミングだけを表している点に留意されたい。内部クロック信号ここでは、ICLKBのその反転された形態で表されるは、その第1の立下りエッジによってワード線信号WLのアサーションをトリガーする一方で、その第2の立上りエッジは、感知増幅器イネーブル信号SAEをトリガーする。ワード線信号WLのアサーションは、メモリセル304をビット線BLおよびBLBに接続し、したがって、ビット線のうちの1つは、メモリセルに記憶された論理値に依存して電流の放電を開始する。感知増幅器イネーブル信号SAEのタイミングは、ビット線BLおよびBLBの相対電圧に依存して感知増幅器が1を読み込むのか、または0を読み込むのかを判定するために重要である。図から分かるように、感知増幅器イネーブル信号SAEのタイミングの変動は、感知増幅器314が受ける電圧差ΔVの変化に転換される。メモリセルに記憶された1と0との間で識別する一組の閾値に基づいて、この電圧差の変動は、異なる値が読み込まれることを引き起こす可能性がある。具体的には、できる限り応答を短くするメモリデバイスを提供するために、内部クロック信号は、一般的に、感知増幅器イネーブル信号SAEをできるだけ早期に、すなわち、ビット線の電圧からメモリセルに格納された値を判定することが確実に可能である最も早期に、トリガーするように構成される。このために、内部クロック信号ICLKBの発生が、より早期の立上りエッジに向かって変化するICLKB信号の立上りエッジをもたらした場合、これは、感知増幅器イネーブル信号がアサートされた時に、ビット線BLとBLBとの間の不十分な電圧差が生じる場合があるので、より早期にアサートされる感知増幅器イネーブル信号SAEをもたらし、また、不安定な読み込みプロセスをもたらす。しかしながら、図9に例示される内部クロック発生器308は、第1のスイッチング遅延および第2のスイッチング遅延の両方に依存するタイミングを有する出力タイミング信号を生成するように構成されるタイミング回路を有し、これは、ICLKB信号が、より信頼性のある様式で発生することを可能にする。実際に、遅延が経時的に極めてわずかに増大するように、全体的なスイッチング遅延が図8に例示されるように構成される時に、ビット線の読み込みマージンが増大だけすることを確実にし、スイッチング遅延がタイミング回路の中で経時的に変化する時であっても、メモリデバイスの信頼性のある読み込み動作を確実にする。本発明の例示的実施形態を、添付図面を参照しながら本明細書に詳細に説明したが、本発明は、それらの厳密な実施形態に限定されるものではなく、また、種々の変更および修正は、添付の特許請求の範囲に記載の本発明の範囲および趣旨から逸脱することなく、当業者によってその中で行うことができることを理解されたい。"