出力電圧を設定する制御回路と、前記制御回路により設定された前記出力電圧を出力する電圧出力部とを備え、前記制御回路は、第1電源線および第2電源線間に、直列に接続された第1トランジスタ、第2トランジスタおよび第1電流源と、第1電圧を第1入力端子で受け、前記第2トランジスタのソースからフィードバックされる電圧を第2入力端子で受け、前記第1入力端子と前記第2入力端子との間の電圧に応じた電圧を前記第1トランジスタのゲートに出力する差動増幅器とを含み、前記電圧出力部は、前記第1電源線および前記第2電源線間に、直列に接続された第3トランジスタ、第4トランジスタおよび第2電流源を含み、前記第1トランジスタは、前記第1電圧に基づく第2電圧を、前記第2トランジスタのソースに供給し、前記第2トランジスタは、ゲートがドレインおよび前記第4トランジスタのゲートに接続され、ソースで受けた前記第2電圧に応じて、第3電圧をゲートに生成し、前記第3トランジスタは、前記第4トランジスタのドレインからフィードバックされる電圧をゲートで受け、前記第4トランジスタは、ゲートで受けた前記第3電圧に応じて、前記出力電圧をソースに生成し、前記第1電流源および前記第2電流源は、前記第2トランジスタおよび前記第4トランジスタに流れる電流の比と前記第2トランジスタおよび前記第4トランジスタのサイズの比とを一致させる電流を生成することを特徴とする電圧レギュレータ回路。前記制御回路は、前記第2トランジスタのソースと前記第2電源線との間に、直列に接続された第1抵抗および第2抵抗を有し、前記差動増幅器は、前記第1抵抗と前記第2抵抗との接続ノードに前記第2端子が接続され、前記第2トランジスタのソースから前記第1抵抗を介してフィードバックされる電圧を受けることを特徴とする請求項1記載の電圧レギュレータ回路。負荷の状態を示す第1制御信号を受け、前記第1制御信号に基づく第2制御信号を前記電圧出力部に出力し、負荷の変化に応じて前記電圧出力部のバイアス電流を調整するバイアス制御部を有し、前記第4トランジスタは、前記第2制御信号に基づいて、サイズが変更され、前記第2電流源は、前記第2トランジスタおよび前記第4トランジスタに流れる電流の比と前記第2トランジスタおよび前記第4トランジスタのサイズの比とを一致させる電流を、前記第2制御信号に基づいて可変に生成することを特徴とする請求項1記載の電圧レギュレータ回路。前記バイアス制御部は、前記第1制御信号に基づいて、第3制御信号を生成し、前記電圧出力部は、前記第4トランジスタのドレインからフィードバックされる電圧と前記第2電源線の電圧とのいずれかを前記第3制御信号に基づいて選択し、選択した電圧を前記第3トランジスタのゲートに入力する選択部を有し、前記第3トランジスタは、前記第2電源線の電圧をゲートで受けている第1状態のとき、前記第4トランジスタのドレインからフィードバックされる電圧をゲートで受けている第2状態のときに比べて、ゲートソース間電圧が大きくなることを特徴とする請求項3記載の電圧レギュレータ回路。電圧レギュレータ回路と、前記電圧レギュレータ回路の出力電圧が供給され、動作状態を示す第1制御信号を前記電圧レギュレータ回路に出力する半導体集積回路とを備え、前記電圧レギュレータ回路は、半導体集積回路に供給する前記出力電圧を設定する制御回路と、前記制御回路により設定された前記出力電圧を前記半導体集積回路に出力する電圧出力部と、前記第1制御信号を受け、前記第1制御信号に基づく第2制御信号を前記電圧出力部に出力し、負荷の変化に応じて前記電圧出力部のバイアス電流を調整するバイアス制御部とを含み、前記制御回路は、第1電源線および第2電源線間に、直列に接続された第1トランジスタ、第2トランジスタおよび第1電流源と、第1電圧を第1入力端子で受け、前記第2トランジスタのソースからフィードバックされる電圧を第2入力端子で受け、前記第1入力端子と前記第2入力端子との間の電圧に応じた電圧を前記第1トランジスタのゲートに出力する差動増幅器とを含み、前記電圧出力部は、前記第1電源線および前記第2電源線間に、直列に接続された第3トランジスタ、第4トランジスタおよび第2電流源を含み、前記第1トランジスタは、前記第1電圧に基づく第2電圧を、前記第2トランジスタのソースに供給し、前記第2トランジスタは、ゲートがドレインおよび前記第4トランジスタのゲートに接続され、ソースで受けた前記第2電圧に応じて、第3電圧をゲートに生成し、前記第3トランジスタは、前記第4トランジスタのドレインからフィードバックされる電圧をゲートで受け、前記第4トランジスタは、ゲートで受けた前記第3電圧に応じて、前記出力電圧をソースに生成し、前記第2制御信号に基づいてサイズが変更され、前記第1電流源は、前記第2トランジスタに流れる電流を生成し、前記第2電流源は、前記第2トランジスタおよび前記第4トランジスタに流れる電流の比と前記第2トランジスタおよび前記第4トランジスタのサイズの比とを一致させる電流を、前記第2制御信号に基づいて可変に生成することを特徴とする半導体装置。一般に、誤差増幅器の応答速度は遅い。このため、誤差増幅器でフィードバック制御を実施する電圧レギュレータ回路では、応答速度が遅くなり、負荷電流が増加したときに出力電圧が低下するおそれがある。例えば、電圧レギュレータ回路の応答速度を上回る速さで負荷電流が増加したとき、出力トランジスタの抵抗成分による電圧降下に起因して、出力電圧は低下する。また、FVFを用いた電圧レギュレータ回路では、トランジスタのゲートソース間電圧に拘わらず、出力電圧を意図した電圧に精度よく制御する必要がある。本発明の目的は、応答速度が速く、出力電圧の精度がよい電圧レギュレータ回路を提供することである。本発明の一形態では、電圧レギュレータ回路は、出力電圧を設定する制御回路と、制御回路により設定された出力電圧を出力する電圧出力部とを有し、制御回路は、第1電源線および第2電源線間に、直列に接続された第1トランジスタ、第2トランジスタおよび第1電流源と、第1電圧を第1入力端子で受け、第2トランジスタのソースからフィードバックされる電圧を第2入力端子で受け、第1入力端子と第2入力端子との間の電圧に応じた電圧を第1トランジスタのゲートに出力する差動増幅器とを含み、電圧出力部は、第1電源線および第2電源線間に、直列に接続された第3トランジスタ、第4トランジスタおよび第2電流源を含み、第1トランジスタは、第1電圧に基づく第2電圧を、第2トランジスタのソースに供給し、第2トランジスタは、ゲートがドレインおよび第4トランジスタのゲートに接続され、ソースで受けた第2電圧に応じて、第3電圧をゲートに生成し、第3トランジスタは、第4トランジスタのドレインからフィードバックされる電圧をゲートで受け、第4トランジスタは、ゲートで受けた第3電圧に応じて、出力電圧をソースに生成し、第1電流源および第2電流源は、第2トランジスタおよび第4トランジスタに流れる電流の比と第2トランジスタおよび第4トランジスタのサイズの比とを一致させる電流を生成する。応答速度が速く、出力電圧の精度がよい電圧レギュレータ回路を提供できる。以下、実施形態を図面を用いて説明する。図1は、一実施形態における電圧レギュレータ回路VREGの例を示している。電圧レギュレータ回路VREGは、例えば、半導体集積回路に電圧VOUTを供給する電源回路として用いられる。例えば、電圧レギュレータ回路VREGは、入力電圧VINを電源として動作し、一定の出力電圧VOUTを半導体集積回路に出力する。電圧レギュレータ回路VREGは、出力電圧VOUTを設定する制御回路CNTLと、制御回路CNTLにより設定された出力電圧VOUTを出力する電圧出力部FVFとを有している。例えば、制御回路CNTLは、基準電圧VREFに応じた制御電圧ノードN20の電圧を生成する。そして、電圧出力部FVFは、制御電圧に応じた出力電圧VOUTを出力する。制御回路CNTLは、例えば、pMOSトランジスタMP10、MP12、電流源IS10および差動増幅器DAMPを有している。pMOSトランジスタMP10、MP12および電流源IS10は、入力電圧VINが供給される電源線LN1と接地線LN2との間に直列に接続されている。例えば、pMOSトランジスタMP10は、ソースが電源線LN1に接続され、ドレインがpMOSトランジスタMP12のソースノードN10に接続され、ゲートで差動増幅器DAMPの出力を受ける。また、例えば、pMOSトランジスタMP12は、ゲートおよびドレインがノードN20に接続されている。すなわち、pMOSトランジスタMP12のゲートおよびドレインは、互いに接続されている。そして、pMOSトランジスタMP12には、pMOSトランジスタMP12のドレインと接地線LN2との間に接続された電流源IS10により、一定電流が流れる。これにより、pMOSトランジスタMP12のゲートノードN20には、ソースで受けた電圧ノードN10の電圧に応じた電圧が発生する。例えば、ノードN20の電圧Vn20は、式1で表される。式1のVn10は、ノードN10の電圧である。また、Vgs1は、pMOSトランジスタMP12のゲートソース間電圧である。Vn20=Vn10-Vgs11ノードN20の電圧Vn20は、電圧出力部FVFの制御電圧である。すなわち、pMOSトランジスタMP12は、ソースで受けた電圧Vn10に応じて、電圧出力部FVFの制御電圧Vn20をゲートに生成する。差動増幅器DAMPは、反転入力端子で基準電圧VREFを受け、非反転入力端子がノードN10に接続され、出力端子がpMOSトランジスタMP10のゲートに接続されている。すなわち、差動増幅器DAMPは、反転入力端子と非反転入力端子との間の電圧に応じた電圧をpMOSトランジスタMP10のゲートに出力する。ノードN10の電圧Vn10は、差動増幅器DAMPのフィードバック制御により、基準電圧VREFに一致する。なお、電圧レギュレータ回路VREGは、基準電圧VREFを外部から受けてもよいし、基準電圧VREFを内部で生成してもよい。このように、ノードN10の電圧Vn10は、差動増幅器DAMPにより制御される。例えば、差動増幅器DAMPは、ノードN10の電圧Vn10を入力電圧VINに近い電圧に設定するとき、差動増幅器DAMPの出力電圧pMOSトランジスタMP10のゲートの電圧を下げ、pMOSトランジスタMP10のゲートソース間電圧を大きくする。これにより、ノードN10の電圧Vn10は、入力電圧VINに近い電圧に設定される。なお、ノードN10の電圧Vn10は、電圧レギュレータ回路VREGの負荷電流の変化の影響を受けない。このため、差動増幅器DAMPの応答速度は、遅くてもよい。電圧出力部FVFは、例えば、フリップドボルテージフォロワとして動作する。以下、電圧出力部FVFをフリップドボルテージフォロワFVFとも称する。例えば、電圧出力部FVFは、pMOSトランジスタMP20、MP22および電流源IS20を有している。pMOSトランジスタMP20、MP22および電流源IS20は、電源線LN1と接地線LN2との間に直列に接続されている。例えば、pMOSトランジスタMP20は、ソースが電源線LN1に接続され、ドレインがpMOSトランジスタMP22のソースに接続され、ゲートがpMOSトランジスタMP22のドレインに接続されている。すなわち、pMOSトランジスタMP20は、pMOSトランジスタMP22のドレインからフィードバックされる電圧をゲートで受ける。pMOSトランジスタMP22は、ゲートがpMOSトランジスタMP12のゲートに接続されている。すなわち、pMOSトランジスタMP22は、ゲートで調整電圧ノードN20の電圧を受ける。また、pMOSトランジスタMP22には、pMOSトランジスタMP22のドレインと接地線LN2との間に接続された電流源IS20により、一定電流が流れる。これにより、pMOSトランジスタMP22は、ゲートで受けた調整電圧Vn20に応じて、出力電圧VOUTをソースに生成する。例えば、出力電圧VOUTは、ノードN20の電圧Vn20を用いて、式2で表される。式2のVgs2は、pMOSトランジスタMP22のゲートソース間電圧である。VOUT=Vn20Vgs22なお、電流源IS10、IS20は、pMOSトランジスタMP12、MP22に流れる電流の比とpMOSトランジスタMP12、MP22のサイズゲート幅W/ゲート長Lの比とを一致させる電流を生成する。例えば、pMOSトランジスタMP12、MP22に流れる電流は、カレントミラーにより生成される。pMOSトランジスタMP12、MP22に流れる電流I10、I20の関係は、pMOSトランジスタMP12のゲート幅W1およびゲート長L1と、pMOSトランジスタMP22のゲート幅W2およびゲート長L2とを用いて、式3で表される。I10/I20=W1/L1/W2/L23また、この実施形態では、電流源IS10、IS20の電流がpMOSトランジスタMP12、MP22にそれぞれ流れるため、電流源IS10、IS20の電流は、それぞれ電流I10、I20である。電流I10、I20が式3を満たすとき、pMOSトランジスタMP12、MP22のゲートソース間電圧Vgs1、Vgs2は互いに同じになる。pMOSトランジスタMP12、MP22のゲートソース間電圧Vgs1、Vgs2が互いに同じとき、出力電圧VOUTは、式1を式2に代入することより、式4で表される。VOUT=Vn104このように、出力電圧VOUTpMOSトランジスタMP22のソースの電圧は、例えば、pMOSトランジスタMP12、MP22に流れる電流をカレントコピーで生成することにより、電圧Vn10pMOSトランジスタMP12のソースの電圧と同じになる。これにより、この実施形態では、pMOSトランジスタMP12、MP22のゲートソース間電圧Vgs1、Vgs2に依存しない出力電圧VOUTを生成できる。なお、pMOSトランジスタMP10のドレインの電圧ノードN10の電圧をpMOSトランジスタMP22のゲートに供給する構成では、差動増幅器DAMPにフィードバックする電圧の選択が問題になる。例えば、pMOSトランジスタMP22のゲートの電圧を差動増幅器DAMPにフィードバックする構成では、出力電圧VOUTがpMOSトランジスタMP22のゲートソース間電圧Vgs2に依存するため、出力電圧VOUTを意図した電圧に設定することが困難である。また、例えば、出力電圧VOUTを差動増幅器DAMPにフィードバックする構成では、負荷電流の変化による出力電圧VOUTの変化は、差動増幅器DAMPのフィードバック制御により、pMOSトランジスタMP22のゲートに伝達される。すなわち、差動増幅器DAMPによる出力電圧VOUTのフィードバック制御と、フリップドボルテージフォロワFVFによる出力電圧VOUTのフィードバック制御とが混在する。このため、電圧レギュレータ回路VREGの制御系が不安定になる。また、差動増幅器DAMPにフィードバックする電圧を生成するための回路例えば、電圧出力部FVFのダミー回路を追加する構成では、電圧レギュレータ回路VREGの回路規模が増加する。これに対し、この実施形態では、ノードN10の電圧Vn10に基づくノードN20の電圧Vn20をpMOSトランジスタMP22のゲートに供給する。これにより、この実施形態では、簡易な構成で、電圧レギュレータ回路VREGの制御系が不安定になることを防止できる。また、この実施形態では、ノードN10の電圧Vn10を入力電圧VINに近い電圧まで設定できるため、出力電圧VOUTを入力電圧VINに近い電圧まで設定できる。したがって、この実施形態では、電圧レギュレータ回路VREGは、入力電圧VINに近い電圧まで出力することができる。また、差動増幅器DAMPのフィードバック制御により、ノードN10の電圧Vn10が基準電圧VREFに一致するため、出力電圧VOUTは、基準電圧VREFを用いて、式5で表される。VOUT=VREF5このように、出力電圧VOUTは、基準電圧VREFを調整することにより、意図した電圧に調整される。すなわち、pMOSトランジスタMP12、MP22のゲートソース間電圧Vgs1、Vgs2が互いに同じとき、出力電圧VOUTは、pMOSトランジスタMP12、MP22のゲートソース間電圧Vgs1、Vgs2に依存しない。したがって、この実施形態では、基準電圧VREFを受ける差動増幅器DAMPを用いて、出力電圧VOUTを意図した電圧に精度よく調整できる。また、この実施形態では、フリップドボルテージフォロワFVFで出力電圧VOUTのフィードバック制御が実施される。フリップドボルテージフォロワFVFでは、出力電圧VOUTのフィードバックは、誤差増幅器を経由せずに実施される。このため、この実施形態では、電圧レギュレータ回路VREGの応答速度を速くできる。なお、電圧レギュレータ回路VREGの構成は、この例に限定されない。例えば、差動増幅器DAMPの反転入力端子は、電源線LN1に接続されていてもよい。この場合、出力電圧VOUTは、入力電圧VINを調整することにより、意図した電圧に調整される。また、電圧レギュレータ回路VREGは、入力電圧VINを外部から受けてもよいし、入力電圧VINを内部で生成してもよい。また、差動増幅器DAMPは、負帰還を実現するように構成されればよく、フィードバックされる電圧の特性位相に応じて、基準電圧VREFを非反転入力端子で受けてもよい。図2は、図1に示した差動増幅器DAMPの一例を示している。差動増幅器DAMPは、例えば、pMOSトランジスタMP14、MP16、MP18、nMOSトランジスタMN10、MN12および電流源IS12、IS14を有している。pMOSトランジスタMP14は、例えば、ソースが電源線LN1に接続され、ゲートとドレインとが互いに接続されている。nMOSトランジスタMN10は、ソースがnMOSトランジスタMN12のソースに接続され、ドレインがpMOSトランジスタMP14のドレインに接続され、ゲートが反転入力端子INNに接続されている。pMOSトランジスタMP16は、例えば、ソースが電源線LN1に接続され、ドレインがnMOSトランジスタMN12のドレインに接続され、ゲートがpMOSトランジスタMP14のゲートに接続されている。nMOSトランジスタMN12は、ゲートが非反転入力端子INPに接続されている。そして、nMOSトランジスタMN10、MN12のソースと接地線LN2との間には、電流源IS12が接続されている。pMOSトランジスタMP18および電流源IS14は、電源線LN1と接地線LN2との間に直列に接続されている。例えば、pMOSトランジスタMP18は、ソースが電源線LN1に接続され、ドレインが出力端子VOおよび電流源IS14に接続され、ゲートがpMOSトランジスタMP16のドレインに接続されている。この実施形態では、差動増幅器DAMPの出力が図1に示したpMOSトランジスタMP10を介してフィードバックされる。このため、差動増幅器DAMPは、pMOSトランジスタMP14およびnMOSトランジスタMN10に流れる電流と、pMOSトランジスタMP16およびnMOSトランジスタMN12に流れる電流とが互いに同じになるように動作する。この結果、非反転入力端子INPの電圧例えば、図1のノードN10の電圧Vn10は、反転入力端子INNの電圧例えば、図1の電圧VREFと同じになる。図3は、図1に示した電圧レギュレータ回路VREGの出力電圧VOUTの特性の一例を示している。図の横軸は、基準電圧VREFを示し、縦軸は出力電圧VOUTを示している。図の一点鎖線は、理想的な出力電圧VOUTのリニアリティを示している。また、図の太い破線は、比較例を示している。例えば、基準電圧VREFが電圧VTより小さいとき、差動増幅器DAMP等が正常に動作しないため、出力電圧VOUTは、0V程度である。基準電圧VREFが電圧VTより大きいとき、出力電圧VOUTは、基準電圧VREFに比例して増加する。なお、基準電圧VREFが入力電圧VINに近いときには、出力電圧VOUTは、例えば、pMOSトランジスタMP10のオン抵抗により、一点鎖線で示される電圧理想的な出力電圧に比べて小さくなる。比較例図の太い波線では、基準電圧VREFを入力電圧VINに設定しても、出力電圧VOUTは、入力電圧VINに近い電圧まで到達しない。比較例では、例えば、基準電圧VREFに基づく電圧がカレントミラーにより図1のノードN10に供給される。カレントミラーでは、例えば、コピー元のpMOSトランジスタ例えば、pMOSトランジスタMP10とペアになるpMOSトランジスタは、ゲートとドレインとが互いに接続されている。すなわち、コピー元のpMOSトランジスタでは、pMOSトランジスタの閾値電圧以上のソースドレイン間電圧が確保される。このため、ノードN10の電圧がpMOSトランジスタの閾値電圧に近づくと、コピー元とコピー先のpMOSトランジスタのソースドレイン間電圧の差が大きくなり、カレントミラー等の精度が悪くなる。この結果、比較例では、入力電圧VINからpMOSトランジスタの閾値電圧を引いた電圧より基準電圧VREFが大きいとき、出力電圧VOUTの精度が低下する。これに対し、この実施形態では、差動増幅器DAMPの出力電圧pMOSトランジスタMP10のゲートの電圧が低電圧まで下がるため、ノードN10の電圧を入力電圧VINに近い電圧に設定できる。このため、この実施形態では、出力電圧VOUTの精度を向上できる。以上、この実施形態では、フリップドボルテージフォロワとして動作する電圧出力部FVFを有している。これにより、この実施形態では、電圧レギュレータ回路VREGの応答速度を速くできる。また、この実施形態では、制御回路CNTLは、ノードN10の電圧Vn10を差動増幅器DAMPにフィードバックして生成し、生成した電圧Vn10をカレントコピーにより、電圧出力部FVFに供給する。これにより、この実施形態では、差動増幅器DAMPを用いて、出力電圧VOUTを意図した電圧に精度よく調整できる。すなわち、この実施形態では、出力電圧の精度を維持しつつ、応答速度を速くできる。この結果、この実施形態では、応答速度が速く、出力電圧の精度がよい電圧レギュレータ回路を提供できる。図4は、別の実施形態における電圧レギュレータ回路VREG2の一例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。電圧レギュレータ回路VREG2では、図1に示した制御回路CNTLの代わりに制御回路CNTL2が設けられている。電圧レギュレータ回路VREG2のその他の構成は、上述した実施形態と同じである。制御回路CNTL2は、抵抗R10、R12が制御回路CNTLに追加されて構成されている。例えば、抵抗R10、R12は、pMOSトランジスタMP12のソースノードN10と接地線LN2との間に直列に接続されている。そして、抵抗R10と抵抗R12との接続ノードであるノードN12が差動増幅器DAMPの非反転入力端子に接続されている。これにより、差動増幅器DAMPの非反転入力端子は、ノードN10の電圧を抵抗R10、R12で分圧した電圧ノードN12の電圧を受ける。すなわち、差動増幅器DAMPは、pMOSトランジスタMP12のソースから抵抗R10を介してフィードバックされる電圧を受ける。ノードN12の電圧は、差動増幅器DAMPのフィードバック制御により、基準電圧VREFに一致する。したがって、この実施形態では、ノードN10の電圧Vn10は、基準電圧VREFを用いて、式6で表される。式6のR10、R12は、抵抗R10、R12のそれぞれの抵抗値である。また、式6を式4に代入することにより、出力電圧VOUTは、式7で表される。Vn10=1R10/R12VREF6VOUT=Vn10=1R10/R12VREF7すなわち、pMOSトランジスタMP12、MP22のゲートソース間電圧Vgs1、Vgs2が互いに同じとき、出力電圧VOUTは、pMOSトランジスタMP12、MP22のゲートソース間電圧Vgs1、Vgs2に依存しない。したがって、この実施形態では、基準電圧VREFを受ける差動増幅器DAMPと抵抗R10、R12とを用いて、出力電圧VOUTを意図した電圧に調整できる。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。また、この実施形態では、差動増幅器DAMPにフィードバックする電圧を抵抗R10、R12で分圧することにより、差動増幅器DAMPの入力電圧を適切な電圧に設定できる。これにより、この実施形態では、差動増幅器DAMPを適切な状態で動作させることができ、ノードN10の電圧Vn10および出力電圧VOUTの精度が低下することを防止できる。図5は、別の実施形態における電圧レギュレータ回路VREG3の一例を示している。なお、図5は、図4に示した各電流源IS10、IS20の少なくとも一部をnMOSトランジスタで構成したときの電圧レギュレータ回路VREG3の一例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。電圧レギュレータ回路VREG3では、図4に示した電圧レギュレータ回路VREG2にpMOSトランジスタMP30およびnMOSトランジスタMN30が追加されている。また、制御回路CNTL2および電圧出力部FVFの代わりに制御回路CNTL3および電圧出力部FVF2がそれぞれ設けられている。電圧レギュレータ回路VREG3のその他の構成は、図4で説明した実施形態と同じである。pMOSトランジスタMP30およびnMOSトランジスタMN30は、電源線LN1と接地線LN2との間に直列に接続され、電流源として動作する。例えば、pMOSトランジスタMP30は、ソースが電源線LN1に接続され、ドレインがnMOSトランジスタMN30のドレインに接続され、バイアス電圧VBPをゲートで受ける。なお、電圧レギュレータ回路VREG3は、バイアス電圧VBPを外部から受けてもよいし、バイアス電圧VBPを内部で生成してもよい。nMOSトランジスタMN30は、ソースが接地線LN2に接続され、ゲートおよびドレインが互いに接続されている。制御回路CNTL3では、例えば、図4に示した電流源IS10は、nMOSトランジスタMN14を用いて構成されている。制御回路CNTL3のその他の構成は、制御回路CNTL2と同じである。例えば、nMOSトランジスタMN14は、ドレインがpMOSトランジスタMP12のドレインに接続され、ソースが接地線LN2に接続され、ゲートがnMOSトランジスタMN30のゲートに接続されている。電圧出力部FVF2では、例えば、図4に示した電流源IS20は、nMOSトランジスタMN20を用いて構成されている。電圧出力部FVF2のその他の構成は、電圧出力部FVFと同じである。例えば、nMOSトランジスタMN20は、ドレインがpMOSトランジスタMP22のドレインに接続され、ソースが接地線LN2に接続され、ゲートがnMOSトランジスタMN30のゲートに接続されている。すなわち、nMOSトランジスタMN14、MN20、MN30は、カレントコピー回路の少なくとも一部を構成する。なお、電圧レギュレータ回路VREG3の構成は、この例に限定されない。例えば、電圧レギュレータ回路VREG3は、抵抗R10、R12が省かれて構成されてもよい。この場合、差動増幅器DAMPの非反転入力端子には、例えば、図1で説明したように、pMOSトランジスタMP12のソースが接続される。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。図6は、別の実施形態における電圧レギュレータ回路VREG4の一例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。電圧レギュレータ回路VREG4では、図4に示した電圧出力部FVFの代わりに電圧出力部FVF3が設けられている。電圧レギュレータ回路VREG4のその他の構成は、図4で説明した実施形態と同じである。電圧出力部FVF3では、電圧出力部FVFに電流源IS24およびnMOSトランジスタMN22が追加され、電流源IS20の代わりに電流源IS22が設けられている。電圧出力部FVF3のその他の構成は、電圧出力部FVFと同じである。例えば、電流源IS22は、pMOSトランジスタMP22のドレインと接地線LN2との間に接続されている。また、電流源IS24およびnMOSトランジスタMN22は、電源線LN1と電流源IS22との間に、pMOSトランジスタMP20のゲートを介して直列に接続されている。すなわち、pMOSトランジスタMP20は、pMOSトランジスタMP22のドレインからnMOSトランジスタMN22を介してフィードバックされる電圧をゲートで受ける。例えば、nMOSトランジスタMN22は、ドレインが電流源IS24およびpMOSトランジスタMP20のゲートに接続され、ソースが電流源IS22およびpMOSトランジスタMP22のドレインに接続され、バイアス電圧VBNをゲートで受ける。なお、電圧レギュレータ回路VREG4は、バイアス電圧VBNを外部から受けてもよいし、バイアス電圧VBNを内部で生成してもよい。ここで、電流源IS22は、pMOSトランジスタMP12、MP22に流れる電流I10、I20が図1で説明した式3を満たすように、電流を生成する。なお、pMOSトランジスタMP22に流れる電流I20は、例えば、電流源IS22の電流から電流源IS24の電流を引いた電流である。すなわち、電流源IS22は、電流源IS24より大きな電流を生成する。例えば、pMOSトランジスタMP12、MP22のサイズが互いに同じで、かつ、電流源IS10、IS24の電流が互いに同じとき、電流源IS22の電流は、電流源IS10の電流の2倍である。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、電流源IS24を用いてpMOSトランジスタMP20を駆動するため、電圧出力部FVF3の応答速度を速くできる。図7は、別の実施形態における電圧レギュレータ回路VREG5の一例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。電圧レギュレータ回路VREG5では、図5に示した電圧レギュレータ回路VREG3にpMOSトランジスタMP32およびnMOSトランジスタMN32が追加されている。また、電圧出力部FVF2の代わりに電圧出力部FVF4が設けられている。電圧レギュレータ回路VREG5のその他の構成は、図5で説明した実施形態と同じである。なお、図6で説明した実施形態と比較した場合、電圧レギュレータ回路VREG5は、図6に示した各電流源IS10、IS22、IS24の少なくとも一部をMOSトランジスタで構成したときの電圧レギュレータ回路に対応している。pMOSトランジスタMP32およびnMOSトランジスタMN32は、電源線LN1と接地線LN2との間に直列に接続され、nMOSトランジスタMN30の電流をコピーするカレントミラー回路として動作する。例えば、pMOSトランジスタMP32は、ソースが電源線LN1に接続され、ゲートおよびドレインが互いに接続されている。nMOSトランジスタMN32は、ソースが接地線LN2に接続され、ドレインがpMOSトランジスタMP32のドレインに接続され、ゲートがnMOSトランジスタMN30のゲートに接続されている。電圧出力部FVF4では、電圧出力部FVF2にpMOSトランジスタMP24およびnMOSトランジスタMN22が追加され、nMOSトランジスタMN20の代わりにnMOSトランジスタMN24が設けられている。電圧出力部FVF4のその他の構成は、電圧出力部FVF2と同じである。例えば、nMOSトランジスタMN24は、ドレインがpMOSトランジスタMP22のドレインに接続され、ソースが接地線LN2に接続され、ゲートがnMOSトランジスタMN30のゲートに接続されている。これにより、nMOSトランジスタMN24は、nMOSトランジスタMN24、MN30のサイズ比に応じた電流を生成する。すなわち、nMOSトランジスタMN14、MN24、MN30、MN32は、カレントコピー回路の少なくとも一部を構成する。このように、電圧出力部FVF4では、図6に示した電流源IS22は、nMOSトランジスタMN24を用いて構成されている。また、pMOSトランジスタMP24およびnMOSトランジスタMN22は、電源線LN1とnMOSトランジスタMN24のドレインとの間に、pMOSトランジスタMP20のゲートを介して直列に接続されている。すなわち、pMOSトランジスタMP20は、pMOSトランジスタMP22のドレインからnMOSトランジスタMN22を介してフィードバックされる電圧をゲートで受ける。例えば、pMOSトランジスタMP24は、ソースが電源線LN1に接続され、ドレインがnMOSトランジスタMN22のドレインおよびpMOSトランジスタMP20のゲートに接続され、ゲートがpMOSトランジスタMP32のゲートに接続されている。すなわち、pMOSトランジスタMP24、MP32は、カレントコピー回路の少なくとも一部を構成する。また、例えば、nMOSトランジスタMN22は、ドレインがpMOSトランジスタMP24のドレインおよびpMOSトランジスタMP20のゲートに接続され、ソースがnMOSトランジスタMN24のドレインおよびpMOSトランジスタMP22のドレインに接続されている。そして、nMOSトランジスタMN22は、バイアス電圧VBNをゲートで受ける。なお、電圧レギュレータ回路VREG5は、バイアス電圧VBNを外部から受けてもよいし、バイアス電圧VBNを内部で生成してもよい。ここで、nMOSトランジスタMN24は、pMOSトランジスタMP12、MP22に流れる電流I10、I20が図1で説明した式3を満たすように、電流を生成する。なお、pMOSトランジスタMP22に流れる電流I20は、例えば、nMOSトランジスタMN24に流れる電流からpMOSトランジスタMP24に流れる電流を引いた電流である。すなわち、nMOSトランジスタMN24は、pMOSトランジスタMP24に流れる電流より大きな電流を生成する。例えば、pMOSトランジスタMP12、MP22のサイズが互いに同じで、かつ、nMOSトランジスタMN14、pMOSトランジスタMP24に流れる電流が互いに同じとき、nMOSトランジスタMN24のサイズゲート幅W/ゲート長Lは、nMOSトランジスタMN14のサイズの2倍である。なお、電圧レギュレータ回路VREG5の構成は、この例に限定されない。例えば、電圧レギュレータ回路VREG5は、抵抗R10、R12が省かれて構成されてもよい。この場合、差動増幅器DAMPの非反転入力端子には、例えば、図1で説明したように、pMOSトランジスタMP12のソースが接続される。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。図8は、別の実施形態における電圧レギュレータ回路VREG6の一例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。電圧レギュレータ回路VREG6では、図4に示した電圧レギュレータ回路VREG2にバイアス制御部BCTLが追加され、電圧出力部FVFの代わりに電圧出力部FVF5が設けられている。電圧レギュレータ回路VREG6のその他の構成は、図4で説明した実施形態と同じである。バイアス制御部BCTLは、負荷の変化に応じて電圧出力部FVF5のバイアス電流を調整する。例えば、バイアス制御部BCTLは、負荷の状態を示す負荷信号LINFを受け、ブースト制御信号BOOSTおよびバイアス制御信号BIASCを負荷信号LINFに基づいて生成する。そして、バイアス制御部BCTLは、ブースト制御信号BOOSTおよびバイアス制御信号BIASCを電圧出力部FVF5に出力する。例えば、バイアス制御部BCTLは、負荷信号LINFの示す状態が無負荷のとき、電圧出力部FVF5のバイアス電流を小さくするためのバイアス制御信号BIASCを、電圧出力部FVF5に出力する。また、例えば、バイアス制御部BCTLは、負荷信号LINFの示す状態が有負荷のとき、電圧出力部FVF5のバイアス電流を大きくするためのバイアス制御信号BIASCを、電圧出力部FVF5に出力する。なお、負荷信号LINFは、例えば、出力電圧VOUTが供給される半導体集積回路例えば、図11に示した半導体集積回路LSIのクロック信号、動作周波数を示す周波数通知信号、動作モードを示すステート通知信号の少なくとも1つである。電圧出力部FVF5は、図4に示した電圧出力部FVFにnMOSトランジスタMN26、MN28およびインバータINV1が追加されて構成されている。また、pMOSトランジスタMP22および電流源IS20の代わりにpMOSトランジスタMP22aおよび電流源IS20aがそれぞれ設けられている。電圧出力部FVF5のその他の構成は、電圧出力部FVFと同じである。pMOSトランジスタMP22aは、バイアス制御信号BIASCに基づいて、サイズゲート幅W/ゲート長Lが変更される。例えば、pMOSトランジスタMP22aは、並列に接続された複数のpMOSトランジスタを含んで構成されている。電流源IS20aは、pMOSトランジスタMP12およびpMOSトランジスタMP22aに流れる電流の比とpMOSトランジスタMP12およびpMOSトランジスタMP22aのサイズの比とを一致させる電流を、バイアス制御信号BIASCに基づいて可変に生成する。例えば、電流源IS20aは、pMOSトランジスタMP12、MP22aに流れる電流I10、I20が図1で説明した式3を満たすように、バイアス制御信号BIASCに基づいて電流を可変に生成する。例えば、pMOSトランジスタMP22aおよび電流源IS20aの電流が大きいとき、電圧出力部FVF5の過渡応答の速度は、速くなる。インバータINV1は、ブースト制御信号BOOSTの反転信号をnMOSトランジスタMN26のゲートに出力する。nMOSトランジスタMN26は、ソースがpMOSトランジスタMP22aのドレインに接続され、ドレインがpMOSトランジスタMP20のゲートに接続されている。そして、nMOSトランジスタMN26は、ゲートで受ける信号ブースト制御信号BOOSTの反転信号に応じて、オン/オフが制御される。nMOSトランジスタMN28は、ソースが接地線LN2に接続され、ドレインがpMOSトランジスタMP20のゲートに接続されている。そして、nMOSトランジスタMN28は、ゲートで受けるブースト制御信号BOOSTに応じて、オン/オフが制御される。例えば、nMOSトランジスタMN28は、nMOSトランジスタMN26がオフするときオンし、nMOSトランジスタMN26がオンするときオフする。すなわち、nMOSトランジスタMN26、MN28およびインバータINV1は、pMOSトランジスタMP22aのドレインからフィードバックされる電圧と接地線LN2の電圧とのいずれかを、ブースト制御信号BOOSTに基づいて選択する。そして、nMOSトランジスタMN26、MN28およびインバータINV1は、選択した電圧をpMOSトランジスタMP20のゲートに入力する。すなわち、nMOSトランジスタMN26、MN28およびインバータINV1は、pMOSトランジスタMP20のゲートに入力する電圧を選択する選択部として機能する。以下、接地線LN2の電圧をゲートで受けているpMOSトランジスタMP20の状態を、ブースト状態とも称する。また、pMOSトランジスタMP22aのドレインからフィードバックされる電圧をゲートで受けているpMOSトランジスタMP20の状態を、ブースト解除状態とも称する。なお、電圧レギュレータ回路VREG6の構成は、この例に限定されない。例えば、電圧レギュレータ回路VREG6は、抵抗R10、R12が省かれて構成されてもよい。また、pMOSトランジスタMP20のゲートに入力する電圧は、例えば、ブースト制御信号BOOSTに基づいて選択されればよい。すなわち、電圧レギュレータ回路VREG6は、pMOSトランジスタMP20のゲートに入力する電圧をブースト制御信号BOOSTに基づいて選択する選択部を、nMOSトランジスタMN26、MN28およびインバータINV1の代わりに有してもよい。図9は、図8に示した電圧レギュレータ回路VREG6の動作の一例を示している。なお、図9の負荷信号LINFのIDLEは、無負荷であることを示し、LFREQおよびHFREQは、有負荷であることを示している。さらに、LFREQは、負荷信号LINFを出力した半導体集積回路の動作周波数がHFREQに比べて低いことを示している。すなわち、LFREQは、負荷電流がHFREQに比べて小さいことを示している。また、図9のバイアス制御信号BIASCのx2は、pMOSトランジスタMP22aのサイズおよび電流源IS20aの電流がx1のときに比べて大きい例えば、2倍ことを示している。時刻T0では、負荷信号LINFの示す状態は無負荷IDLEである。このため、バイアス制御部BCTLは、電圧出力部FVF5のバイアス電流を小さくするためのバイアス制御信号BIASC図のx1を、電圧出力部FVF5に出力する。これにより、pMOSトランジスタMP22aおよび電流源IS20aの電流が小さくなり、電圧出力部FVF5の過渡応答の速度が遅くなる。この結果、この実施形態では、無負荷時の出力電圧VOUTにリップルが発生することを抑制できる。時刻T10では、負荷信号LINFの示す状態が無負荷IDLEから有負荷LFREQに変化する。このため、バイアス制御部BCTLは、ブースト制御信号BOOSTを低レベルから高レベルにする。これにより、pMOSトランジスタMP20の状態は、ブースト状態になる。この結果、出力電圧VOUTは、制御回路CNTL2により設定された出力電圧以下、設定出力電圧とも称するから上昇する。例えば、ブースト状態では、pMOSトランジスタMP20のゲートソース間電圧は、電源線LN1と接地線LN2との間の電圧入力電圧VINとほぼ同じ電圧まで増加する。すなわち、ブースト状態では、pMOSトランジスタMP20のゲートソース間電圧は、ブースト解除状態のときに比べて、大きくなる。このため、pMOSトランジスタMP20は、ソースドレイン間電圧の増加を抑制しつつ、大電流を流すことができる。したがって、この実施形態では、無負荷から有負荷に変化したときに、出力電圧VOUTを設定出力電圧より低くすることなく、負荷電流を流すことができる。時刻T11では、バイアス制御部BCTLは、ブースト制御信号BOOSTを高レベルから低レベルにする。これにより、pMOSトランジスタMP20の状態は、ブースト解除状態になる。この結果、出力電圧VOUTは、設定出力電圧まで徐々に下降する。この際、電圧出力部FVF5の過渡応答の速度が遅いため、出力電圧VOUTのアンダーシュートが抑制される。時刻T12では、バイアス制御部BCTLは、電圧出力部FVF5のバイアス電流を大きくするためのバイアス制御信号BIASC図のx2を、電圧出力部FVF5に出力する。これにより、pMOSトランジスタMP22aおよび電流源IS20aの電流が大きくなり、電圧出力部FVF5の過渡応答の速度が速くなる。また、pMOSトランジスタMP22aおよび電流源IS20aの電流が大きいため、出力電圧VOUTは安定する。このように、負荷信号LINFの示す状態が無負荷から有負荷に変化したとき、バイアス制御部BCTLは、pMOSトランジスタMP20をブースト状態にするためのブースト制御信号BOOST、pMOSトランジスタMP20をブースト解除状態にするためのブースト制御信号BOOST、電圧出力部FVF5のバイアス電流を大きくするためのバイアス制御信号BIASCを、予め決められたそれぞれの間隔で電圧出力部FVF5に順次出力する。時刻T20では、負荷信号LINFの示す状態が有負荷LFREQから有負荷HFREQに変化する。すなわち、負荷電流が増加する。このため、バイアス制御部BCTLは、ブースト制御信号BOOSTを低レベルから高レベルにするとともに、電圧出力部FVF5のバイアス電流を小さくするためのバイアス制御信号BIASC図のx1を電圧出力部FVF5に出力する。これにより、pMOSトランジスタMP20の状態は、ブースト状態になり、出力電圧VOUTが設定出力電圧から上昇する。また、pMOSトランジスタMP22aおよび電流源IS20aの電流が小さくなるため、電圧出力部FVF5の過渡応答の速度は遅くなる。このように、この実施形態では、負荷電流が増加したときにpMOSトランジスタMP20の状態をブースト状態にするため、出力電圧VOUTを設定出力電圧より低くすることなく、増加した負荷電流を流すことができる。時刻T21では、バイアス制御部BCTLは、ブースト制御信号BOOSTを高レベルから低レベルにする。これにより、pMOSトランジスタMP20の状態がブースト解除状態になり、出力電圧VOUTが設定出力電圧まで徐々に下降する。この際、電圧出力部FVF5の過渡応答の速度が遅いため、出力電圧VOUTのアンダーシュートが抑制される。時刻T22では、バイアス制御部BCTLは、電圧出力部FVF5のバイアス電流を大きくするためのバイアス制御信号BIASC図のx2を、電圧出力部FVF5に出力する。これにより、pMOSトランジスタMP22aおよび電流源IS20aの電流が大きくなり、電圧出力部FVF5の過渡応答の速度が速くなる。また、pMOSトランジスタMP22aおよび電流源IS20aの電流が大きいため、負荷電流が大きいときにも、出力電圧VOUTは安定する。このように、負荷信号LINFが負荷電流を増加させる負荷変化を示したとき、バイアス制御部BCTLは、pMOSトランジスタMP20をブースト状態にするためのブースト制御信号BOOSTおよび電圧出力部FVF5のバイアス電流を小さくするためのバイアス制御信号BIASCと、pMOSトランジスタMP20をブースト解除状態にするためのブースト制御信号BOOSTと、電圧出力部FVF5のバイアス電流を大きくするためのバイアス制御信号BIASCとを、予め決められたそれぞれの間隔で電圧出力部FVF5に順次出力する。時刻T30では、負荷信号LINFの示す状態が有負荷HFREQから有負荷LFREQに変化する。すなわち、負荷電流が減少する。このため、バイアス制御部BCTLは、電圧出力部FVF5のバイアス電流を小さくするためのバイアス制御信号BIASC図のx1を、電圧出力部FVF5に出力する。これにより、pMOSトランジスタMP22aおよび電流源IS20aの電流が小さくなり、電圧出力部FVF5の過渡応答の速度が遅くなる。この結果、出力電圧VOUTのアンダーシュートが抑制される。時刻T31では、バイアス制御部BCTLは、電圧出力部FVF5のバイアス電流を大きくするためのバイアス制御信号BIASC図のx2を、電圧出力部FVF5に出力する。これにより、pMOSトランジスタMP22aおよび電流源IS20aの電流が大きくなり、電圧出力部FVF5の過渡応答の速度が速くなる。また、pMOSトランジスタMP22aおよび電流源IS20aの電流が大きいため、出力電圧VOUTは安定する。このように、負荷信号LINFが負荷電流を減少させる負荷変化を示したとき、バイアス制御部BCTLは、電圧出力部FVF5のバイアス電流を小さくするためのバイアス制御信号BIASCを電圧出力部FVF5に出力し、所定時間後に、電圧出力部FVF5のバイアス電流を大きくするためのバイアス制御信号BIASCを電圧出力部FVF5に出力する。時刻T40では、負荷信号LINFの示す状態が有負荷LFREQから無負荷IDLEに変化する。このため、バイアス制御部BCTLは、電圧出力部FVF5のバイアス電流を小さくするためのバイアス制御信号BIASC図のx1を、電圧出力部FVF5に出力する。これにより、pMOSトランジスタMP22aおよび電流源IS20aの電流が小さくなり、電圧出力部FVF5の過渡応答の速度が遅くなる。この結果、この実施形態では、無負荷時の出力電圧VOUTにリップルが発生することを抑制できる。なお、電圧レギュレータ回路VREG6の動作は、この例に限定されない。例えば、バイアス制御部BCTLは、負荷電流の大きさに応じて、電圧出力部FVF5のバイアス電流を3段階以上に可変に制御してもよい。図10は、図8に示した電圧レギュレータ回路VREG6の動作の別の例を示している。なお、図10のIDLE、LFREQ、HFREQ、x1およびx2の意味は、図9と同じである。また、図9のx3は、pMOSトランジスタMP22aのサイズおよび電流源IS20aの電流がx2のときに比べて大きい例えば、1.5倍ことを示している。なお、図10の動作では、負荷電流が増加する負荷信号LINFの示す状態が有負荷LFREQから有負荷HFREQに変化するときの動作が図9の動作と相違する。例えば、時刻T20では、負荷信号LINFの示す状態が有負荷LFREQから有負荷HFREQに変化する。すなわち、負荷電流が増加する。このため、バイアス制御部BCTLは、電圧出力部FVF5のバイアス電流を大きくするためのバイアス制御信号BIASC図のx3を、電圧出力部FVF5に出力する。これにより、pMOSトランジスタMP22aおよび電流源IS20aの電流が大きくなり、電圧出力部FVF5の過渡応答の速度が速くなる。この結果、この実施形態では、出力電圧VOUTが設定出力電圧より低くなったときにも、出力電圧VOUTが設定出力電圧に復帰するまでの時間を短縮できる。時刻T21では、バイアス制御部BCTLは、電圧出力部FVF5のバイアス電流を時刻T20に設定されたバイアス電流より小さくするためのバイアス制御信号BIASC図のx2を、電圧出力部FVF5に出力する。これにより、pMOSトランジスタMP22aおよび電流源IS20aの電流は、時刻T20に設定された電流より小さくなる。そして、電圧出力部FVF5の過渡応答の速度は、時刻T20に設定された速度より遅くなる。これにより、この実施形態では、出力電圧VOUTにリップルが発生することを抑制できる。なお、電圧レギュレータ回路VREG6の動作は、この例に限定されない。例えば、電圧レギュレータ回路VREG6は、負荷信号LINFの示す状態が無負荷IDLEから有負荷LFREQに変化するときにも、ブースト制御信号BOOSTを用いずに、負荷電流が増加するときと同様な動作図10の時刻T20、T21の動作を実施してもよい。この場合、電圧レギュレータ回路VREG6は、図8に示したnMOSトランジスタMN26、MN28およびインバータINV1が省かれて構成されてもよい。また、例えば、バイアス制御部BCTLは、負荷電流の大きさに応じて、電圧出力部FVF5のバイアス電流を2段階に可変に制御してもよい。あるいは、バイアス制御部BCTLは、負荷電流の大きさに応じて、電圧出力部FVF5のバイアス電流を4段階以上に可変に制御してもよい。図11は、図8に示した電圧レギュレータ回路VREG6が搭載される半導体装置SYSの一例を示している。半導体装置SYSは、電圧レギュレータ回路VREG6と、電圧レギュレータ回路VREG6の出力電圧VOUTを電源として動作する半導体集積回路LSIを有している。半導体集積回路LSIは、動作状態を示す負荷信号LINFを電圧レギュレータ回路VREG6に出力する。すなわち、負荷信号LINFは、電圧レギュレータ回路VREG6の負荷の状態を示す信号である。半導体集積回路LSIは、例えば、携帯機器向けの半導体集積回路である。なお、半導体集積回路LSIは、携帯機器向け以外の半導体集積回路でもよい。半導体集積回路LSIは、安定した出力電圧VOUTが電圧レギュレータ回路VREG6から供給されるため、所定の動作周波数で安定して動作する。例えば、出力電圧VOUTが設定出力電圧より低下したとき、半導体集積回路LSIの動作周波数は、低下する。この結果、半導体集積回路LSIは、所定の動作周波数で動作できなくなり、タイミングエラー等を発生する。このため、出力電圧VOUTの低下は、避けなければならない。この実施形態では、例えば、電圧レギュレータ回路VREG6は、電圧出力部FVF5の過渡応答の速度等を負荷の変化に応じて調整する。これにより、この実施形態では、出力電圧VOUTが設定出力電圧より低くなることを防止できる。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。図12は、別の実施形態における電圧レギュレータ回路VREG7の一例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。電圧レギュレータ回路VREG7では、図6に示した電圧レギュレータ回路VREG4にバイアス制御部BCTL2が追加され、電圧出力部FVF3の代わりに電圧出力部FVF6が設けられている。電圧レギュレータ回路VREG7のその他の構成は、図6で説明した実施形態と同じである。バイアス制御部BCTL2は、バイアス制御信号BIASCで制御する電流源やトランジスタを除いて、図8に示したバイアス制御部BCTLと同じである。電圧出力部FVF6は、図6に示した電圧出力部FVF3にnMOSトランジスタMN26、MN28およびインバータINV1が追加されて構成されている。また、pMOSトランジスタMP22、nMOSトランジスタMN22および電流源IS20の代わりにpMOSトランジスタMP22a、nMOSトランジスタMN22aおよび電流源IS20aがそれぞれ設けられている。電圧出力部FVF6のその他の構成は、電圧出力部FVF3と同じである。pMOSトランジスタMP22aおよびnMOSトランジスタMN22aは、バイアス制御信号BIASCに基づいて、サイズゲート幅W/ゲート長Lが変更される。例えば、pMOSトランジスタMP22aは、並列に接続された複数のpMOSトランジスタを含んで構成されている。また、例えば、nMOSトランジスタMN22aは、並列に接続された複数のnMOSトランジスタを含んで構成されている。電流源IS22a、IS24aは、バイアス制御信号BIASCに基づいて、電流を可変に生成する。電流源IS22aは、pMOSトランジスタMP12およびpMOSトランジスタMP22aに流れる電流の比とpMOSトランジスタMP12およびpMOSトランジスタMP22aのサイズの比とを一致させる電流を、バイアス制御信号BIASCに基づいて可変に生成する。例えば、電流源IS22aは、pMOSトランジスタMP12、MP22aに流れる電流I10、I20が図1で説明した式3を満たすように、バイアス制御信号BIASCに基づいて電流を可変に生成する。例えば、pMOSトランジスタMP22aおよび電流源IS22a、IS24aの電流が大きいとき、電圧出力部FVF6の過渡応答の速度は、速くなる。nMOSトランジスタMN26、MN28およびインバータINV1は、nMOSトランジスタMN26のソースの接続先を除いて、図8に示したnMOSトランジスタMN26、MN28およびインバータINV1と同じである。すなわち、nMOSトランジスタMN26、MN28およびインバータINV1は、pMOSトランジスタMP20のゲートに入力する電圧を選択する選択部として機能する。例えば、nMOSトランジスタMN26は、ソースが電流源IS24aおよびnMOSトランジスタMN22aのドレインに接続され、ドレインがpMOSトランジスタMP20のゲートに接続されている。そして、nMOSトランジスタMN26は、ゲートで受ける信号ブースト制御信号BOOSTの反転信号に応じて、オン/オフが制御される。バイアス制御部BCTL2の動作は、図8-図11で説明した実施形態と同じである。また、電圧レギュレータ回路VREG7が搭載される半導体装置は、電圧レギュレータ回路VREG6の代わりに電圧レギュレータ回路VREG7が設けられることを除いて、図8-図11で説明した実施形態と同じである。なお、電圧レギュレータ回路VREG7の構成は、この例に限定されない。例えば、電圧レギュレータ回路VREG7は、抵抗R10、R12が省かれて構成されてもよい。また、pMOSトランジスタMP20のゲートに入力する電圧は、例えば、ブースト制御信号BOOSTに基づいて選択されればよい。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。以上の実施形態において説明した発明を整理して、付記として開示する。付記1出力電圧を設定する制御回路と、前記制御回路により設定された前記出力電圧を出力する電圧出力部とを備え、前記制御回路は、第1電源線および第2電源線間に、直列に接続された第1トランジスタ、第2トランジスタおよび第1電流源と、第1電圧を第1入力端子で受け、前記第2トランジスタのソースからフィードバックされる電圧を第2入力端子で受け、前記第1入力端子と前記第2入力端子との間の電圧に応じた電圧を前記第1トランジスタのゲートに出力する差動増幅器とを含み、前記電圧出力部は、前記第1電源線および前記第2電源線間に、直列に接続された第3トランジスタ、第4トランジスタおよび第2電流源を含み、前記第1トランジスタは、前記第1電圧に基づく第2電圧を、前記第2トランジスタのソースに供給し、前記第2トランジスタは、ゲートがドレインおよび前記第4トランジスタのゲートに接続され、ソースで受けた前記第2電圧に応じて、第3電圧をゲートに生成し、前記第3トランジスタは、前記第4トランジスタのドレインからフィードバックされる電圧をゲートで受け、前記第4トランジスタは、ゲートで受けた前記第3電圧に応じて、前記出力電圧をソースに生成し、前記第1電流源および前記第2電流源は、前記第2トランジスタおよび前記第4トランジスタに流れる電流の比と前記第2トランジスタおよび前記第4トランジスタのサイズの比とを一致させる電流を生成することを特徴とする電圧レギュレータ回路。付記2前記制御回路は、前記第2トランジスタのソースと前記第2電源線との間に、直列に接続された第1抵抗および第2抵抗を有し、前記差動増幅器は、前記第1抵抗と前記第2抵抗との接続ノードに前記第2端子が接続され、前記第2トランジスタのソースから前記第1抵抗を介してフィードバックされる電圧を受けることを特徴とする付記1記載の電圧レギュレータ回路。付記3負荷の状態を示す第1制御信号を受け、前記第1制御信号に基づく第2制御信号を前記電圧出力部に出力し、負荷の変化に応じて前記電圧出力部のバイアス電流を調整するバイアス制御部を有し、前記第4トランジスタは、前記第2制御信号に基づいて、サイズが変更され、前記第2電流源は、前記第2トランジスタおよび前記第4トランジスタに流れる電流の比と前記第2トランジスタおよび前記第4トランジスタのサイズの比とを一致させる電流を、前記第2制御信号に基づいて可変に生成することを特徴とする付記1記載の電圧レギュレータ回路。付記4前記バイアス制御部は、前記第1制御信号に基づいて、第3制御信号を生成し、前記電圧出力部は、前記第4トランジスタのドレインからフィードバックされる電圧と前記第2電源線の電圧とのいずれかを前記第3制御信号に基づいて選択し、選択した電圧を前記第3トランジスタのゲートに入力する選択部を有し、前記第3トランジスタは、前記第2電源線の電圧をゲートで受けている第1状態のとき、前記第4トランジスタのドレインからフィードバックされる電圧をゲートで受けている第2状態のときに比べて、ゲートソース間電圧が大きくなることを特徴とする付記3記載の電圧レギュレータ回路。付記5前記バイアス制御部は、前記第1制御信号の示す状態が無負荷のとき、前記電圧出力部のバイアス電流を小さくするための前記第2制御信号を前記電圧出力部に出力し、前記第1制御信号の示す状態が無負荷から有負荷に変化したとき、前記第3トランジスタを前記第1状態にするための前記第3制御信号と、前記第3トランジスタを前記第2状態にするための前記第3制御信号と、前記電圧出力部のバイアス電流を大きくするための前記第2制御信号とを、予め決められたそれぞれの間隔で前記電圧出力部に順次出力することを特徴とする付記4記載の電圧レギュレータ回路。付記6前記バイアス制御部は、前記第1制御信号が負荷電流を増加させる負荷変化を示したとき、前記電圧出力部のバイアス電流を小さくするための前記第2制御信号および前記第3トランジスタを前記第1状態にするための前記第3制御信号と、前記第3トランジスタを前記第2状態にするための前記第3制御信号と、前記電圧出力部のバイアス電流を大きくするための前記第2制御信号とを、予め決められたそれぞれの間隔で前記電圧出力部に順次出力することを特徴とする付記4記載の電圧レギュレータ回路。付記7前記バイアス制御部は、前記第1制御信号の示す状態が無負荷のとき、前記電圧出力部のバイアス電流を小さくするための前記第2制御信号を前記電圧出力部に出力し、前記第1制御信号の示す状態が有負荷のとき、前記電圧出力部のバイアス電流を大きくするための前記第2制御信号を前記電圧出力部に出力し、前記第1制御信号が負荷電流を減少させる負荷変化を示したとき、前記電圧出力部のバイアス電流を小さくするための前記第2制御信号を前記電圧出力部に出力し、所定時間後に、前記電圧出力部のバイアス電流を大きくするための前記第2制御信号を前記電圧出力部に出力すること、を特徴とする付記3記載または付記4記載の電圧レギュレータ回路。付記8電圧レギュレータ回路と、前記電圧レギュレータ回路の出力電圧が供給され、動作状態を示す第1制御信号を前記電圧レギュレータ回路に出力する半導体集積回路とを備え、前記電圧レギュレータ回路は、半導体集積回路に供給する前記出力電圧を設定する制御回路と、前記制御回路により設定された前記出力電圧を前記半導体集積回路に出力する電圧出力部と、前記第1制御信号を受け、前記第1制御信号に基づく第2制御信号を前記電圧出力部に出力し、負荷の変化に応じて前記電圧出力部のバイアス電流を調整するバイアス制御部とを含み、前記制御回路は、第1電源線および第2電源線間に、直列に接続された第1トランジスタ、第2トランジスタおよび第1電流源と、第1電圧を第1入力端子で受け、前記第2トランジスタのソースからフィードバックされる電圧を第2入力端子で受け、前記第1入力端子と前記第2入力端子との間の電圧に応じた電圧を前記第1トランジスタのゲートに出力する差動増幅器とを含み、前記電圧出力部は、前記第1電源線および前記第2電源線間に、直列に接続された第3トランジスタ、第4トランジスタおよび第2電流源を含み、前記第1トランジスタは、前記第1電圧に基づく第2電圧を、前記第2トランジスタのソースに供給し、前記第2トランジスタは、ゲートがドレインおよび前記第4トランジスタのゲートに接続され、ソースで受けた前記第2電圧に応じて、第3電圧をゲートに生成し、前記第3トランジスタは、前記第4トランジスタのドレインからフィードバックされる電圧をゲートで受け、前記第4トランジスタは、ゲートで受けた前記第3電圧に応じて、前記出力電圧をソースに生成し、前記第2制御信号に基づいてサイズが変更され、前記第1電流源は、前記第2トランジスタに流れる電流を生成し、前記第2電流源は、前記第2トランジスタおよび前記第4トランジスタに流れる電流の比と前記第2トランジスタおよび前記第4トランジスタのサイズの比とを一致させる電流を、前記第2制御信号に基づいて可変に生成することを特徴とする半導体装置。以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。