基準信号と出力信号の間の位相差が0になるような前記出力信号を出力する発振部と、前記位相差を示すデジタル信号を出力するデジタル位相比較部と、前記位相差を示すアナログ信号を出力し、前記デジタル信号の少なくとも最下位1ビットに相当し前記位相差として0を含む前記位相差の範囲内で、前記位相差と前記アナログ信号の間の線形特性を有するアナログ位相比較部と、前記デジタル信号が示す前記位相差が、前記デジタル信号の最下位1ビットに相当し前記位相差として0を含む前記位相差の範囲内に入ったとき、位相比較の主体を前記デジタル位相比較部から前記アナログ位相比較部へ切り替える切替制御部と、を備えることを特徴とするPLL回路。前記アナログ位相比較部は、前記デジタル信号の最下位1ビットに相当する前記位相差の範囲内で、前記位相差と前記アナログ信号の間の線形特性を有し、前記アナログ信号が示す前記位相差が、前記デジタル信号の最下位1ビットに相当し前記位相差として0を含む前記位相差の範囲内を外れたとき、前記切替制御部は、位相比較の主体を前記アナログ位相比較部から前記デジタル位相比較部へ切り替えることを特徴とする、請求項1に記載のPLL回路。前記アナログ位相比較部は、前記デジタル信号の下位mビットm>1に相当する前記位相差の範囲内で、前記位相差と前記アナログ信号の間の線形特性を有し、前記アナログ信号が示す前記位相差が、前記デジタル信号の下位nビットm>n>1に相当し前記位相差として0を含む前記位相差の範囲内を外れたとき、前記切替制御部は、位相比較の主体を前記アナログ位相比較部から前記デジタル位相比較部へ切り替えることを特徴とする、請求項1に記載のPLL回路。デジタル位相比較器は、位相差とデジタル信号の間にステップ特性を有するため、DCOの制御電圧に対して制御されていない揺らぎを発生させて、C/Nを劣化させる。ここで、デジタル位相比較器は、デジタル信号のビット数を増やすならば、DCOの制御電圧に対して制御されていない揺らぎを小さくすることはできるがなくすことはできない。アナログ位相比較器特にEXOR型は、位相差とアナログ信号の間に線形特性を有するため、VCOの制御電圧に対して制御されていない揺らぎを発生させず、C/Nを向上させる。しかし、アナログ位相比較器は、高速な周波数の切り替えはできない。そこで、前記課題を解決するために、本発明は、C/Nの向上及び高速な周波数の切り替えを両立するPLL回路を提供することを目的とする。上記目的を達成するために、ロック動作を開始する際には、デジタル位相比較器を利用することにより、高速な周波数の切り替えを実現して、ロック動作を終了した後には、アナログ位相比較器を利用することにより、C/Nの向上を実現することとした。具体的には、本発明は、基準信号と出力信号の間の位相差が0になるような前記出力信号を出力する発振部と、前記位相差を示すデジタル信号を出力するデジタル位相比較部と、前記位相差を示すアナログ信号を出力し、前記デジタル信号の少なくとも最下位1ビットに相当し前記位相差として0を含む前記位相差の範囲内で、前記位相差と前記アナログ信号の間の線形特性を有するアナログ位相比較部と、前記デジタル信号が示す前記位相差が、前記デジタル信号の最下位1ビットに相当し前記位相差として0を含む前記位相差の範囲内に入ったとき、位相比較の主体を前記デジタル位相比較部から前記アナログ位相比較部へ切り替える切替制御部と、を備えることを特徴とするPLL回路である。この構成によれば、最初のロック動作において、C/Nの向上及び高速な周波数の切り替えを両立するPLL回路を提供することができる。また、本発明は、前記アナログ位相比較部は、前記デジタル信号の最下位1ビットに相当する前記位相差の範囲内で、前記位相差と前記アナログ信号の間の線形特性を有し、前記アナログ信号が示す前記位相差が、前記デジタル信号の最下位1ビットに相当し前記位相差として0を含む前記位相差の範囲内を外れたとき、前記切替制御部は、位相比較の主体を前記アナログ位相比較部から前記デジタル位相比較部へ切り替えることを特徴とするPLL回路である。この構成によれば、アンロックからのロック動作において、C/Nの向上及び高速な周波数の切り替えを両立するPLL回路を提供することができる。また、本発明は、前記アナログ位相比較部は、前記デジタル信号の下位mビットm>1に相当する前記位相差の範囲内で、前記位相差と前記アナログ信号の間の線形特性を有し、前記アナログ信号が示す前記位相差が、前記デジタル信号の下位nビットm>n>1に相当し前記位相差として0を含む前記位相差の範囲内を外れたとき、前記切替制御部は、位相比較の主体を前記アナログ位相比較部から前記デジタル位相比較部へ切り替えることを特徴とするPLL回路である。この構成によれば、アンロックからのロック動作において、C/Nの向上及び高速な周波数の切り替えを両立するうえに、上記の位相差が上記の範囲内をいずれの方向に外れたかを認識するPLL回路を提供することができる。本発明は、C/Nの向上及び高速な周波数の切り替えを両立するPLL回路を提供することができる。添付の図面を参照して本発明の実施形態を説明する。以下に説明する実施形態は本発明の実施の例であり、本発明は以下の実施形態に制限されるものではない。PLL回路の概要本発明のPLL回路の構成を図1に示す。PLL回路Pは、デジタルPLL回路D、アナログPLL回路A、切替制御部S及び2分周器Fから構成される。PLL回路Pが最初のロック動作を開始する際には、切替制御部SはデジタルPLL回路Dのデジタル位相比較器を利用する一方で、PLL回路Pが最初のロック動作を終了した後には、切替制御部SはアナログPLL回路Aのアナログ位相比較器を利用する。PLL回路Pがアンロックからのロック動作を開始する際には、切替制御部SはデジタルPLL回路Dのデジタル位相比較器を利用する一方で、PLL回路Pがアンロックからのロック動作を終了した後には、切替制御部SはアナログPLL回路Aのアナログ位相比較器を利用する。デジタルPLL回路Dは、DCO1、D/ADigital-AnalogConverter2、LPFLowPassFilter3、TDC4、サンプラ5、基準位相アキュムレータ6、乗算器7、可変位相アキュムレータ8、サンプラ9、位相検出器10、ループフィルタ11及びゲイン正規化回路12から構成される。DCO1は、バラクタ可変容量ダイオード配列を持ち、発振周波数を2進数コードで制御することができる。ここで、DCO1の発振周波数が広帯域で、切り替え周波数間隔が小さい場合は、バラクタのbit数が実現不可能なほど多くなることがある。そこで、段階的なステップで周波数範囲を小さくし、周波数分解能を改善する方法ディスクリートチューニングで、実現可能なバラクタ配列を構成することができる。例えば、2進数コードが入力される複数のバンクを持つバラクタ配列がある。第一バンクは400MHzの可変範囲で2316kHzの周波数間隔でロックができ、第二バンクは118MHzの可変範囲で461kHzの周波数間隔でロックができ、第三バンクは1.5MHzの可変範囲で、23kHzの周波数間隔でロックができる。第一バンク、第二バンク、第三バンクは、それぞれPVTバンク、Acquisitionバンク、Trackingintegerバンクと呼ばれることがある。そして、第三バンクの1bitにあたるバラクタサイズが基本的に最小サイズになる。デジタルPLL回路Dへの要求として、上記第三バンクでロックできる周波数間隔より狭い間隔の周波数でロックすることが求められることもある。この場合、下位ビットをD/A2でアナログ電圧に変換してバラクタに入力する。D/A2は、下位ビットとなるTrackingbitsfractionalを、DCO1のコントロール電圧に変換して、DCO1のバラクタを制御する。LPF3は、D/A2が出力するアナログ信号について、高周波成分を除去して、DCO1のバラクタに入力する。D/A2の同期用信号として、リタイミングされた基準信号CKRを使用する。TDCTime-to-DigitalConverter4は、DCO1の出力信号CKVと2分周器F後の基準信号FREFのパルスエッジの差を時間間隔として計測する。出力値は小数部分周に相当するデジタル値となる。サンプラ5は、2分周器F後の基準信号FREFの立上りエッジをDCO1の出力信号CKVの立上りエッジに同期させ、リタイミングされた基準信号CKRを出力する。基準信号CKRにより系全体が同期動作する。例えば、基準位相アキュムレータ6やサンプラ9は、基準信号CKRに基づいてデータ更新タイミングを同期させる。基準位相アキュムレータ6は、分周データFCWを基準信号CKRのタイミングで累積し、位相検出器10に出力する。乗算器7は、DCO1におけるDCO分周周期とTDC4の出力の周期を調整するための正規化係数を乗じる。可変位相アキュムレータ8は、DCO1の出力信号CKVの立ち上がりエッジ毎に1カウントアップし、そのデジタル値を出力する。サンプラ9は、基準信号CKRの立ち上がりエッジで可変位相アキュムレータ8からの出力値を位相検出器10へ出力する。すなわち、基準信号CKRの周期にDCO1の出力信号CKVの周期が何パルスあるかを計測していることになる。これは整数分周に相当するデジタルデータとなる。位相検出器10は、基準位相アキュムレータ6の出力値、乗算器7の出力値、サンプラ9の出力値を演算により比較し、位相誤差としてループフィルタ11へ出力する。ループフィルタ11の出力は、ゲイン正規化回路12へ入力される。ゲイン正規化回路12は、ループフィルタ11の出力を元に、PVTbits、Acquisitionbits、Trackingintegerbits、及びTrackingfractionalbitsのデジタル信号を出力する。アナログPLL回路Aは、EXOR型位相比較器21、分周器22、チャージポンプ23及びループフィルタ24から構成される。EXOR型位相比較器21は、基準信号fr及び分周器22後のDCO1の出力信号CKVを入力して、チャージポンプ23と合わせてこれらの信号についてのアナログ位相差信号を出力する。ループフィルタ24は、チャージポンプ23からアナログ位相差信号を入力して、位相同期動作に不要な高周波成分を除去する。DCO1は、ループフィルタ24からアナログ位相差信号を入力して、出力周波数及び出力位相を調整する。DCO1は、切替制御部SがデジタルPLL回路Dのデジタル位相比較器を利用するときには、DCOとして機能するが、切替制御部SがアナログPLL回路Aのアナログ位相比較器を利用するときには、VCO及びDCOとして機能する。実施形態1次に、実施形態1の切替制御について説明する。DCO1は、発振部に対応し、基準信号FREFと出力信号CKVの間の位相差が0になるような出力信号CKVを出力する。位相検出器10は、デジタル位相比較部に対応し、位相差を示すデジタル信号を出力する。EXOR型位相比較器21は、アナログ位相比較部に対応し、位相差を示すアナログ信号を出力し、デジタル信号の最下位1ビットに相当し位相差として0を含む位相差の範囲内で、位相差とアナログ信号の間の線形特性を有する。デジタル位相検波特性を図2に示す。位相検出器10は、位相差とデジタル信号の間にステップ特性を有する。1ステップ分の位相差は、最下位1bit分の位相差である。アナログ位相検波特性を図3に示す。EXOR型位相比較器21は、位相差とアナログ信号の間に線形特性を有する。位相差の検出の範囲は、デジタル信号の最下位1ビットに相当する範囲であり、位相差として0を含む範囲である。最初のロック動作において、切替制御部Sは、デジタル信号が示す位相差が、デジタル信号の最下位1ビットに相当し位相差として0を含む位相差の範囲内に入ったとき、位相比較の主体を位相検出器10からEXOR型位相比較器21へ切り替える。最初のロック動作の処理を図4に示す。切替制御部Sは、位相比較の主体を位相検出器10にセットする。ゲイン正規化回路12は、DCO1に、PVTbits、Acquisitionbits、及びTrackingbitsの順序で、デジタル信号を出力して、段階的な位相の引き込みを行うステップS1。切替制御部Sは、位相検出器10が出力するデジタル信号が示す位相差が、デジタル信号の最下位1ビットに相当し位相差として0を含む位相差の範囲内に入ったことを検出するステップS2。そして、切替制御部Sは、DCO1が参照するデジタル信号をホールドするステップS3。さらに、切替制御部Sは、位相比較の主体を位相検出器10からEXOR型位相比較器21へ切り替えるステップS4。つまり、デジタルPLL回路Dを利用して、ある程度の精度まで位相の引き込みを行った後に、アナログPLL回路Aを利用して、当該程度の精度を保ったうえでさらに高い精度まで位相の調整を行う。よって、最初のロック動作において、C/Nの向上及び高速な周波数の切り替えを両立するPLL回路Pを提供することができる。アンロックからのロック動作において、切替制御部Sは、アナログ信号が示す位相差が、デジタル信号の最下位1ビットに相当し位相差として0を含む位相差の範囲内を外れたとき、位相比較の主体をEXOR型位相比較器21から位相検出器10へ切り替える。アンロックからのロック動作の処理を図5に示す。切替制御部Sは、EXOR型位相比較器21が出力するアナログ信号が示す位相差が、デジタル信号の最下位1ビットに相当し位相差として0を含む位相差の範囲内を外れたことを検出するステップS11。そして、切替制御部Sは、位相比較の主体をEXOR型位相比較器21から位相検出器10へ切り替えて、ステップS3のデジタル信号のホールドを解くステップS12。ここで、位相差が上述の範囲内を大きく外れることはないならば、ゲイン正規化回路12は、DCO1に、Trackingbitsのみのデジタル信号を出力して、位相の引き込みを行えばよいステップS13。しかし、位相差が上述の範囲内を大きく外れることがあるならば、ゲイン正規化回路12は、PVTbits、Acquisitionbits、及びTrackingbitsの順序で、デジタル信号を出力して、段階的な位相の引き込みを行えばよい。ステップS14からステップS16までは、それぞれステップS2からステップS4までと同様である。つまり、デジタルPLL回路Dを利用して行った位相の引き込みの精度を確保できなくなったときに、デジタルPLL回路Dを利用して、当該程度の精度まで位相の引き込みを行った後に、アナログPLL回路Aを利用して、当該程度の精度を保ったうえでさらに高い精度まで位相の調整を行う。よって、アンロックからのロック動作において、C/Nの向上及び高速な周波数の切り替えを両立するPLL回路Pを提供することができる。実施形態2次に、実施形態2の切替制御について説明する。DCO1及び位相検出器10は、実施形態1、2で同様である。EXOR型位相比較器21は、アナログ位相比較部に対応し、位相差を示すアナログ信号を出力し、デジタル信号の下位mビットm>1に相当し位相差として0を含む位相差の範囲内で、位相差とアナログ信号の間の線形特性を有する。デジタル位相検波特性は、実施形態1、2で同様である。アナログ位相検波特性を図6に示す。EXOR型位相比較器21は、位相差とアナログ信号の間に線形特性を有する。位相差の検出の範囲は、デジタル信号の下位mビットm>1に相当する範囲であり、位相差として0を含む範囲である。つまり、EXOR型位相比較器21の位相差の検出範囲デジタル信号の下位mビット分は、位相検出器10の位相差の検出精度デジタル信号の最下位1ビット分より広く設定されている。最初のロック動作の処理は、実施形態1、2で同様である。アンロックからのロック動作の処理を図7に示す。切替制御部Sは、EXOR型位相比較器21が出力するアナログ信号が示す位相差が、デジタル信号の下位nビットm>n>1に相当し位相差として0を含む位相差の範囲内を外れたことを検出するステップS21。実施形態1ではm=1である一方、実施形態2ではm>1であるため、実施形態2において実施形態1に加えてさらに、上記の位相差が上記の範囲内をいずれの方向に外れたかを認識するPLL回路Pを提供することができる。ステップS22からステップS26までは、それぞれステップS12からステップS16までと同様である。