"複数の半導体チップの互いの接続端子を熱圧着により接合しながら、これら複数の半導体チップを積層したチップ積層体を作製する工程と、前記複数の半導体チップの各隙間にアンダーフィル材を充填した後、このアンダーフィル材を熱硬化させることで、前記チップ積層体を前記アンダーフィル材で封止する工程とを含み、前記チップ積層体を作製する工程と、前記チップ積層体を前記アンダーフィル材で封止する工程との間で、前記チップ積層体の温度を所定以上に保持することを特徴とする半導体装置の製造方法。前記チップ積層体を加温しながら、このチップ積層体の温度を少なくとも常温以上に保持することを特徴とする請求項1に記載の半導体装置の製造方法。前記アンダーフィル材が硬化するまでの間、前記チップ積層体を加温することを特徴とする請求項2に記載の半導体装置の製造方法。更に、配線基板となる部分が複数並んで形成された母配線基板の一面に、前記アンダーフィル材で封止されたチップ積層体を前記配線基板となる部分毎に実装する工程と、前記アンダーフィル材で封止されたチップ積層体の全体を覆うように前記母配線基板の一面側をモールド樹脂で封止する工程と、前記母配線基板を前記配線基板となる部分毎に切断することによって個々の半導体装置に分割する工程とを含むことを特徴とする請求項1~3の何れか一項に半導体装置の製造方法。前記チップ積層体を作製する際は、一面側に第1の接続端子と他面側に第2の接続端子とを有する複数の半導体チップを、それぞれの一面と他面とを対向させながら、それぞれの間にある前記第1の接続端子と前記第2の接続端子とを接合して積層することを特徴とする請求項1~4の何れか一項に記載の半導体装置の製造方法。前記チップ積層体を前記母配線基板に実装する際は、前記配線基板となる部分に第3の接続端子が設けられた母配線基板を用意し、この母配線基板の前記配線基板となる部分毎に、前記チップ積層体の最上層に位置する半導体チップを下方に向けた状態で、この半導体チップの一面と前記配線基板となる部分とを対向させながら、その間にある前記第3の接続端子と前記第1の接続端子とを接合することにより行うことを特徴とする請求項1~5の何れか一項に記載の半導体装置の製造方法。前記チップ積層体を前記配線基板となる部分毎に実装する際に、前記チップ積層体と前記配線基板となる部分との間に接着部材を設け、この接着部材を介して前記チップ積層体を前記配線基板となる部分に接着固定することを特徴とする請求項1~6の何れか一項に記載の半導体装置の製造方法。前記母配線基板を切断する前に、この母配線基板の他面側に前記配線基板となる部分毎に外部接続端子を配置する工程を含むことを特徴とする請求項1~7の何れか一項に記載の半導体装置の製造方法。ところで、上述したチップ積層体は、複数の半導体チップを積層する構成のため、その厚みが厚くなり易く、全体の薄型化を図るためには、各半導体チップの厚みを薄くする必要がある。しかしながら、各半導体チップの厚みを薄くすると、上述したアンダーフィル材を熱硬化させる際に、このアンダーフィル材の硬化収縮や熱膨張等による内部ストレスが、チップ積層体に加わることになる。この場合、半導体チップに反り等の変形が発生し、上述したバンプ電極の接合部分バンプ接合部にストレスが加わることで、このバンプ接合部が破断したり、半導体チップにクラックが生じたりするといった問題が発生してしまう。具体的に、上記特許文献1には、貫通電極を有する薄い半導体チップを、半田の溶融温度に加熱し、互いの貫通電極を加熱溶融されたバンプを介して接合した後、常温まで冷却することが記載されている。しかしながら、半導体チップは、例えば厚みが50μm程度と薄いため、異なるサイズや異なる回路が形成された異種の半導体チップを積層した場合、接合時の高温状態から接合後に常温まで冷却される間に、それぞれ異なる反りの挙動が発生する。この場合、異種の半導体チップの間でバンプ接合部に応力が加わり、このバンプ接合部分が破断するといった問題が発生してしまう。そこで、上記特許文献1では、半導体チップよりも厚みの大きい補強チップを設け、チップ積層体の剛性を高めることによって、応力の集中によるバンプの破断を抑制することが提案されている。しかしながら、このような補強チップを追加した場合でも、異種チップの間ではそれぞれ反りの挙動が異なるために、バンプ接合部に応力が加わることになる。また、同じサイズの異種チップを積層した場合でも、チップ表面に形成される回路や配線等が異なるために、異種チップの間で反りの挙動が変化してしまう。したがって、この場合も、異種チップ間でバンプ接合部に応力が加わり、このバンプ接合部が破断するといった問題が発生してしまう。本発明に係る半導体装置の製造方法は、複数の半導体チップの互いの接続端子を熱圧着により接合しながら、これら複数の半導体チップを積層したチップ積層体を作製する工程と、複数の半導体チップの各隙間にアンダーフィル材を充填した後、このアンダーフィル材を熱硬化させることで、チップ積層体をアンダーフィル材で封止する工程とを含み、チップ積層体を作製する工程と、チップ積層体をアンダーフィル材で封止する工程との間で、チップ積層体の温度を所定以上に保持することを特徴とする。以上のように、本発明では、複数の半導体チップの互いの接続端子を熱圧着により接合した後、複数の半導体チップの各隙間にアンダーフィル材を充填し、このアンダーフィル材を熱硬化させるまでの間、チップ積層体を所定の温度以上に保持することで、このチップ積層体を構成する複数の半導体チップの温度変化による反りの挙動を抑えることができる。また、複数の半導体チップの各隙間にアンダーフィル材を充填する際のアンダーフィル材の流動性も向上するため、これらの隙間にアンダーフィル材を良好に充填することができ、ボイド等の発生も低減できる。さらに、アンダーフィル材を硬化させた後は、この硬化したアンダーフィル材によってチップ積層体の温度を常温まで下げたときの各半導体チップの反りの挙動を抑えることができる。したがって、本発明によれば、各半導体チップに加わる応力を低減し、各半導体チップの接合部分に加わるストレスも低減できるため、この接合部分が破断したり、半導体チップにクラック等が生じたりすることを抑制することが可能であり、製造される半導体装置の接続信頼性を大幅に高めることが可能である。以下、本発明を適用した半導体装置の製造方法について、図面を参照して詳細に説明する。なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。[第1の実施形態]半導体装置先ず、第1の実施形態として図1に示すCoC型の半導体パッケージ1Aについて説明する。この半導体パッケージ1Aは、図1に示すように、配線基板2と、この配線基板2の一面上面に実装されたチップ積層体3Aと、このチップ積層体3Aを覆うアンダーフィル材第1の封止体4と、このアンダーフィル材4を覆うモールド樹脂第2の封止体5と、配線基板2の他面下面に配置された複数のはんだボール外部接続端子6とを備えることによって、BGAと呼ばれるパッケージ構造を有している。配線基板2は、平面視で矩形状を為すプリント配線板からなり、このプリント配線板は、例えばガラスエポキシ樹脂等からなる絶縁基材の面上にCu等の導電材料からなる導体パターン等を形成し、その表面をソルダーレジスト等の絶縁膜で被覆したものからなる。なお、本例では、厚み0.2mm程度の配線基板2を用いている。この配線基板2の上面中央部には、チップ積層体3Aが実装される実装領域2aが設けられている。また、配線基板2の実装領域2aには、複数のパッド電極第3の接続端子7が並んで設けられている。一方、配線基板2の他面下面には、複数の接続ランド8が並んで設けられている。そして、上記はんだボール6は、これら接続ランド8の上に配置されている。その他にも、配線基板2には、パッド電極7と接続ランド8との間を電気的に接続するためのビアや配線パターンなどの引回し配線部9図1中において模式的に示す。が設けられている。また、配線基板2の表面は、上述したパッド電極7や接続ランド8が形成された部分を除いて、絶縁膜図示せず。で被覆されている。チップ積層体3Aは、複数本例では5つの半導体チップ11a~11eが積層されたものからなり、配線基板2とは反対側上層側から順に、DRAMDynamicRandomAccessMemory回路などが形成された複数本例では4つのメモリーチップ第1の半導体チップ11a~11dと、各メモリーチップ11a~11dと配線基板2との間のインターフェースを取るためのIF回路などが形成されたIFチップ第2の半導体チップ11eとを積層した構造を有している。なお、本例では、厚み50μm程度の半導体チップ11a~11eを用いている。このうち、複数のメモリーチップ11a~11dは、平面視で矩形状を為すと共に、配線基板2よりも小さい形状を有している。また、各メモリーチップ11a~11dは、それぞれ一面側に複数の第1のバンプ電極第1の接続端子12aと、他面側に複数の第2のバンプ電極第2の接続端子12bと、これら第1のバンプ電極12aと第2のバンプ電極12bとの間を接続する複数の貫通電極TSV13とを有している。そして、これら複数のメモリーチップ11a~11dは、それぞれの一面と他面とを対向させながら、それぞれの間にある第1のバンプ電極12aと第2のバンプ電極12bとを接合して積層されている。一方、IFチップ11eは、平面視で矩形状を為すと共に、上記メモリーチップ11a~11dとほぼ同じ大きさを有している。また、IFチップ11eは、その一面側に複数の第1のバンプ電極第1の接続端子12aと、その他面側に複数の第2のバンプ電極第2の接続端子12bと、これら第1のバンプ電極12aと第2のバンプ電極12bとの間を接続する複数の貫通電極TSV13とを有している。そして、このIFチップ11eは、その一面と、上記メモリーチップ11dの他面とを対向させながら、その間にある第1のバンプ電極12aと第2のバンプ電極12bとを接合して積層されている。そして、このチップ積層体3Aは、最上層に位置するIFチップ11eを下方に向けた状態で、このIFチップ11eの他面と配線基板2の一面実装領域2aとを対向させながら、その間にある第2のバンプ電極12bとパッド電極7とがワイヤーバンプ接合部材14を介して接合されている。さらに、このチップ積層体3Aは、配線基板2の一面とIFチップ11eの他面との間の間に充填された絶縁性の接着部材15を介して配線基板2の実装領域2aに接着固定されている。なお、上記IFチップ11eでは、上記配線基板2のパッド電極7との間隔に合わせて、その中央部にある貫通電極13を挟んだ両側に、複数の第2のバンプ電極12bが交互に間隔を空けて配置されている。そして、この貫通電極13を挟んだ両側にある第2のバンプ電極12bと貫通電極13との間には、再配線のための配線パターン図示せず。が設けられている。これにより、上記配線基板2のパッド電極7との間隔調整を行っている。また、上記複数のメモリーチップ11a~11dでは、その中央部に並ぶ複数の貫通電極13に対して、その中央部を挟んだ両側に並ぶ複数の貫通電極13が補強接続用のダミー電極を構成している。したがって、これらのダミー電極は、上記IFチップ11eと電気的に接続される必要がなく、このIFチップ11eの中央部を挟んだ両側に並ぶダミーのバンプ電極12aと接続された構成となっている。アンダーフィル材4は、第1の封止体として、上記チップ積層体3Aを構成する複数の半導体チップ11a~11eの各隙間に充填された後、熱硬化されることによって、チップ積層体3Aを封止している。モールド樹脂5は、第2の封止体として、上記アンダーフィル材4で封止されたチップ積層体3Aの全体を覆った状態で、配線基板2の一面側を全面的に封止している。半導体装置の製造方法次に、上記図1に示す半導体パッケージ1Aの製造工程について説明する。上記半導体パッケージ1Aを製造する際は、先ず、図2A~図2Cに示すように、上記複数の半導体チップ11a~11eを積層したチップ積層体3Aを作製する。具体的には、図2Aに示すように、吸着ステージ100上に、1層目のメモリーチップ11aを複数の第1のバンプ電極12aが形成された面一面を下方に向けた状態で載置する。そして、このメモリーチップ11aは、吸着ステージ100に設けられた複数の吸引孔101により吸引されながら、この吸着ステージ100上に保持される。また、吸着ステージ100には、この吸着ステージ100を加熱するためのヒータ加熱手段102が設けられている。このヒータ102は、吸着ステージ100の内部に設けられた管路に加熱された作動液を流すことで、この吸着ステージ100を加熱することが可能となっている。この状態から、ボンディングツール200を用いて、2層目のメモリーチップ11bを1層目のメモリーチップ11a上に積層搭載フリップチップ実装する。このフリップチップ実装では、ボンディングツール200に設けられた吸引孔201により2層目のメモリーチップ11bを吸引保持しながら、このボンディングツール200がメモリーチップ11bを第1のバンプ電極12aが形成された面一面を下方に向けた状態で保持する。また、ボンディングツール200には、このボンディングツール200を加熱するためのヒータ加熱手段202が設けられている。このヒータ202は、ボンディングツール200の内部に設けられた管路に加熱された作動液を流すことで、このボンディングツール200を加熱することが可能となっている。そして、このボンディングツール200は、図2Bに示すように、2層目のメモリーチップ11bの一面と、その下にある1層目のメモリーチップ11aの他面とを対向させながら、その間にある第1のバンプ電極12aと第2のバンプ電極12bとの位置を合わせた状態で、2層目のメモリーチップ11bを1層目のメモリーチップ11a上に載置する。そして、この状態でボンディングツール200が高温例えば300°C程度で加熱しながら荷重を加えることによって、第1のバンプ電極12aと第2のバンプ電極12bとを熱圧着により接合フリップチップボンディングする。なお、この接合時には、荷重だけでなく、超音波も印加するようにしてもよい。これにより、第1のバンプ電極12aと第2のバンプ電極12bとの間が電気的に接続フリップチップ接続されて、2層目のメモリーチップ11bが1層目のメモリーチップ11a上にフリップチップ実装される。そして、この状態から更に、上述した1層目のメモリーチップ11a上に2層目のメモリーチップ11bをフリップチップ実装する場合と同様の方法を用いて、この2層目のメモリーチップ11b上に3層目のメモリーチップ11cと、この3層目のメモリーチップ11c上に4層目のメモリーチップ11dと、この4層目のメモリーチップ11d上に5層目のIFチップ11eとを、順にフリップチップ実装する。これにより、図2Cに示すような上記複数の半導体チップ12a~12eを積層したチップ積層体3Aを得ることができる。そして、このチップ積層体3Aは、図3に示すような保温トレイ300に収容された状態で、その温度が常温まで下がらないように加温しながら、次工程へと送られる。この場合、加温されたチップ積層体3Aでは、複数の半導体チップ11a~11eの温度変化による反りの挙動を抑えることができる。具体的に、半導体チップ11a~11eの表面には、一般にパッシベーション膜ポリイミドが形成されており、厚みの薄い半導体チップ11a~11eでは、このパッシベーション膜により凹反りとなる。一方、80~100°C程度に加温された状態のチップ積層体3Aでは、このパッシベーション膜が熱膨張することで、各半導体チップ11a~11eの反りを低減することができる。保温トレイ300は、トレイ本体301と、このトレイ本体301に対して開閉自在に取り付けられる蓋体302とを有して、この蓋体302の内側にチップ積層体3Aを収容する収容空間303を形成すると共に、トレイ本体301の内部に設けられたヒータ304によって、収容空間302a内の温度を調整しながら、チップ積層体3Aを所定温度に加温することが可能となっている。なお、保温トレイ300については、上記図3に示す構成に必ずしも限定されるものではなく、上記チップ積層体3Aを次工程に送るまでの間、このチップ積層体3Aを加温できるものであればよく、その構成について適宜変更して実施することが可能である。次に、図4A~図4Cに示すように、所定温度例えば80~100°C程度に加温されたチップ積層体3の各隙間に、上記アンダーフィル材4を充填することによって、チップ積層体3を封止する。具体的には、図4Aに示すように、塗布ステージ400上に、上記チップ積層体3Aを載置する。この塗布ステージ400の面上には、例えばフッ素系シートや、シリコーン系接着材の付いたシートなど、アンダーフィル材4との濡れ性の悪い材料からなる塗布用シート401が貼り渡されている。また、塗布ステージ400には、この塗布ステージ400を加熱するためのヒータ加熱手段402が設けられている。このヒータ402は、塗布ステージ400の内部に設けられた管路に加熱された作動液を流すことで、この塗布ステージ400を加熱することが可能となっている。この状態から、液状のアンダーフィル材4を供給するディスペンサー500を用いて、上記チップ積層体3Aの一辺に沿った位置の端部近傍からチップ積層体3Aの各隙間に向かってアンダーフィル材4を塗布する。このとき、アンダーフィル材4は、毛細管現象によりチップ積層体3Aの各隙間に浸透しながら充填される。このとき、加温された状態のチップ積層体3Aに対してアンダーフィル材4を充填するため、このアンダーフィル材4の流動性が向上し、このチップ積層体3Aの各隙間にアンダーフィル材4を良好に充填することができ、ボイド等の発生も低減できる。また、上記チップ積層体3Aの各隙間から周囲にはみ出したアンダーフィル材4は、上述したアンダーフィル材4との濡れ性が悪い塗布用シート401によって面内に広がることが抑制されるため、上層側から下層側に向かって漸次幅方向に広がるものの、その幅を縮小することが可能である。この状態から、図4Bに示すように、アンダーフィル材4を例えば125°C程度で加熱キュアすることで、このアンダーフィル材4を硬化させる。これにより、アンダーフィル材4により封止されたチップ積層体3Aが形成される。また、アンダーフィル材4により封止されたチップ積層体3Aでは、アンダーフィル材4の硬化後に常温まで温度を下げたときに、この硬化したアンダーフィル材4によって各半導体チップ11a~11eの反りの挙動を抑えることができる。そして、図4Cに示すように、このアンダーフィル材4により封止されたチップ積層体3Aを塗布用シート401から引き剥がす。このとき、アンダーフィル材4により封止されたチップ積層体3は、上述したアンダーフィル材4との濡れ性が悪い塗布用シート401から容易に引き剥がすことが可能である。そして、このアンダーフィル4により封止されたチップ積層体3Aは、図示を省略する収納用トレイに収容されて、次工程へと送られる。次に、図5に示すように、上記配線基板2となる部分が複数並んで形成された母配線基板2Aを用意する。この母配線基板2Aは、例えばガラスエポキシ基板からなり、上記配線基板2となる部分がマトリックス状に複数並んで形成されると共に、最終的にダイシングラインLに沿って切断することで、上記配線基板2となる部分を個々の配線基板2として切り出すことが可能となっている。そして、図6A~図6Cに示すように、この母配線基板2Aの一面に、上記アンダーフィル材4により封止されたチップ積層体3Aを上記配線基板2となる部分毎に実装する。具体的には、図6Aに示すように、上記配線基板2となる部分の各パッド電極7上にワイヤーバンプ14を配置する。ワイヤーバンプ14は、例えば、AuやCu等からなるワイヤーの先端に溶融されたボールが形成されたものを、図示しないワイヤーボンディング装置を用いて、上記パッド電極7上に超音波熱圧着することで接合した後、ワイヤーの後端を引き切ることで形成される。この状態から、図6Bに示すように、NCPと呼ばれる液状の接着部材15を供給するディスペンサー図示せず。を用いて、母配線基板2A上に、上記配線基板2となる部分の実装領域2a毎に接着部材15を塗布する。この状態から、図6Cに示すように、ボンディングツール図示せず。を用いて、チップ積層体3Aを母配線基板2Aの上記配線基板2となる部分の実装領域2aにフリップ実装する。このフリップチップ実装では、ボンディングツールの吸引孔によりチップ積層体3Aを吸引保持しながら、このボンディングツールがIFチップ11eを下方に向けた状態でチップ積層体3Aを保持する。このボンディングツールは、IFチップ11eの一面と上記配線基板2となる部分の実装領域2aとを対向させながら、その間にある第1のバンプ電極12aとパッド電極7との位置を合わせた状態で、上記アンダーフィル材4により封止されたチップ積層体3Aを上記配線基板2となる部分の実装領域2a上に載置する。そして、この状態でボンディングツールが高温例えば300°C程度で加熱しながら荷重を加えることによって、第2のバンプ電極12bとパッド電極7とをワイヤーバンプ14を介して熱圧着により接合フリップチップボンディングする。なお、この接合時には、荷重だけでなく、超音波も印加するようにしてもよい。これにより、第2のバンプ電極12bとパッド電極7との間がワイヤーバンプ14を介して電気的に接続フリップチップ接続されて、上記アンダーフィル材4により封止されたチップ積層体3Aが母配線基板2Aの配線基板2となる部分の実装領域2aにフリップチップ実装される。また、上記接着部材15は、母配線基板2Aの一面とIFチップ11eの一面との間からはみ出した状態で硬化される。これにより、上記アンダーフィル材4により封止されたチップ積層体3Aは、この接着部材15を介して母配線基板2Aの配線基板2となる部分の実装領域2aに接着固定される。そして、このようなボンディングツールを用いた操作を、母配線基板2Aの上記配線基板2となる部分毎に繰り返す。次に、図7に示すように、上記アンダーフィル材4により封止されたチップ積層体3Aを覆うように母配線基板2Aの一面側を上記モールド樹脂5で封止する。具体的には、トランスファモールド装置図示せず。を用いる。このトランスファモールド装置は、母配線基板2Aの他面側を保持する下金型固定型と、母配線基板2Aの一面側に対向してモールド樹脂5が充填されるキャビティ空間を形成すると共に、下金型に対して相対的に接離自在に移動される上金型可動型とからなる一対の成型金型を備える。そして、このトランスファモールド装置の成形金型に、上記アンダーフィル材4により封止されたチップ積層体3Aが実装された母配線基板2Aをセットした後、成形金型内のキャビティ空間内に加熱溶融されたモールド樹脂5を注入する。このモールド樹脂5には、例えばエポキシ樹脂等の熱硬化性樹脂が用いられる。そして、この状態で、モールド樹脂5を所定の温度例えば180°C程度で加熱キュアすることで、モールド樹脂5を硬化させる。さらに、所定の温度でベークすることで、モールド樹脂5が完全に硬化される。これにより、母配線基板2Aの一面側が上記モールド樹脂5で完全に封止される。次に、図8に示すように、母配線基板2Aの各配線基板2となる部分に設けられた上記接続ランド8上に、上記はんだボール6を配置する。具体的には、複数の吸着孔が形成されたボールマウンターのマウントツール図示せず。を用いて、複数のはんだボール6をマウントツールで吸着保持しながら、これら複数のはんだボール6にフラックスを転写形成した後、母配線基板2Aの各配線基板2となる部分毎にはんだボール6を接続ランド8上に載置する。そして、母配線基板2Aの全ての配線基板2となる部分にはんだボール6を載置した後、この母配線基板2Aをリフローする。これにより、母配線基板2Aの各配線基板2となる部分の接続ランド8上に、はんだボール6が配置される。次に、図9に示すように、母配線基板2Aを配線基板2となる部分毎に切断することによって個々の半導体パッケージ1Aに分割する。具体的には、母配線基板2Aのモールド樹脂5側にダイシングテープ600を貼着した後、ダイシングブレード700を用いて母配線基板2Aをダイシングテープ600とは反対側からダイシングラインLに沿って切断する。これにより、半導体パッケージ1A毎に分割される。そして、これら半導体パッケージ1Aをダイシングテープ600から引き剥がすことで、図10に示すように、複数の半導体パッケージ1Aを一括して製造することができる。以上のように、本発明では、チップ積層体3Aを作製する工程と、チップ積層体3Aをアンダーフィル材4で封止する工程との間で、チップ積層体3Aの温度が常温まで下がらないように加温する工程を設ける。すなわち、本発明では、複数の半導体チップ11a~11eの互いに対向する第1のバンプ電極12aと第2のバンプ電極12bとを熱圧着により接合した後、これら複数の半導体チップ11a~11eの各隙間にアンダーフィル材4を充填し、このアンダーフィル材4を熱硬化させるまでの間、チップ積層体3Aを所定の温度以上に保持する。これにより、チップ積層体3Aを構成する複数の半導体チップ11a~11eの温度変化による反りの挙動を抑えることが可能である。また、本発明では、上記チップ積層体3Aを所定の温度以上に保持することで、このチップ積層体3Aを構成する複数の半導体チップ11a~11eの各隙間にアンダーフィル材4を充填する際のアンダーフィル材4の流動性も向上するため、これらの隙間にアンダーフィル材4を良好に充填することができ、ボイド等の発生も低減できる。さらに、本発明では、アンダーフィル材4を硬化させた後は、この硬化したアンダーフィル材4によってチップ積層体3Aの温度を常温まで下げたときの各半導体チップ11a~11eの反りの挙動を抑えることができる。具体的に、アンダーフィル材4の硬化後に上記チップ積層体3Aを常温まで温度を下げることによって、このアンダーフィル材4に収縮等が生じるものの、このアンダーフィル材4で固定された各半導体チップ11a~11eの間では、異種チップであっても、その反りの挙動が同じとなる。したがって、本発明によれば、各半導体チップ11a~11eに加わる応力を低減し、各半導体チップ11a~11eの接合部分に加わるストレスも低減できるため、この接合部分が破断したり、半導体チップ11a~11eにクラック等が生じたりすることを抑制することが可能であり、既存の設備を利用したまま、製造される半導体パッケージ1Aの接続信頼性を大幅に高めることが可能である。[第2の実施形態]半導体装置次に、第2の実施形態として図11に示すCoC型の半導体パッケージ1Bについて説明する。なお、以下の説明では、上記図1に示す半導体パッケージ1Aと同等の部位については、図面において同じ符号を付すものとする。この半導体パッケージ1Bは、図11に示すように、配線基板2と、この配線基板2の一面上面に実装されたチップ積層体3Bと、このチップ積層体3Bを覆うアンダーフィル材第1の封止体4と、このアンダーフィル材4を覆うモールド樹脂第2の封止体5と、配線基板2の他面下面に配置された複数のはんだボール外部接続端子6とを備えることによって、BGAと呼ばれるパッケージ構造を有している。配線基板2は、平面視で矩形状を為すプリント配線板からなり、このプリント配線板は、例えばガラスエポキシ樹脂等からなる絶縁基材の面上にCu等の導電材料からなる導体パターン等を形成し、その表面をソルダーレジスト等の絶縁膜で被覆したものからなる。なお、本例では、厚み0.2mm程度の配線基板2を用いている。この配線基板2の上面中央部には、チップ積層体3Bが実装される実装領域2aが設けられている。また、配線基板2の実装領域2aには、複数のパッド電極第3の接続端子7が並んで設けられている。一方、配線基板2の他面下面には、複数の接続ランド8が並んで設けられている。そして、上記はんだボール6は、これら接続ランド8の上に配置されている。その他にも、配線基板2には、パッド電極7と接続ランド8との間を電気的に接続するためのビアや配線パターンなどの引回し配線部9図11中において模式的に示す。が設けられている。また、配線基板2の表面は、上述したパッド電極7や接続ランド8が形成された部分を除いて、絶縁膜図示せず。で被覆されている。チップ積層体3Bは、複数本例では5つの半導体チップ11a~11eが積層されたものからなり、配線基板2とは反対側上層側から順に、DRAMDynamicRandomAccessMemory回路などが形成された複数本例では4つのメモリーチップ第1の半導体チップ11a~11dと、各メモリーチップ11a~11dと配線基板2との間のインターフェースを取るためのIF回路などが形成されたIFチップ第2の半導体チップ11eとを積層した構造を有している。なお、本例では、厚み50μm程度の半導体チップ11a~11eを用いている。このうち、複数のメモリーチップ11a~11dは、平面視で矩形状を為すと共に、配線基板2よりも小さい形状を有している。また、1層目のメモリーチップ11aが他のメモリーチップ11b~11dよりも大きい形状を有している。各メモリーチップ11a~11dは、それぞれ一面側に複数の第1のバンプ電極第1の接続端子12aと、他面側に複数の第2のバンプ電極第2の接続端子12bと、これら第1のバンプ電極12aと第2のバンプ電極12bとの間を接続する複数の貫通電極TSV13とを有している。そして、これら複数のメモリーチップ11a~11dは、それぞれの一面と他面とを対向させながら、それぞれの間にある第1のバンプ電極12aと第2のバンプ電極12bとを接合して積層されている。一方、IFチップ11eは、平面視で矩形状を為すと共に、上記複数のメモリーチップ11a~11dよりも小さい形状を有している。また、IFチップ11eは、その一面側に複数の第1のバンプ電極第1の接続端子12aと、その他面側に複数の第2のバンプ電極第2の接続端子12bと、これら第1のバンプ電極12aと第2のバンプ電極12bとの間を接続する複数の貫通電極TSV13とを有している。そして、このIFチップ11eは、その一面と、上記メモリーチップ11dの他面とを対向させながら、その間にある第1のバンプ電極12aと第2のバンプ電極12bとを接合して積層されている。そして、このチップ積層体3Bは、最上層に位置するIFチップ11eを下方に向けた状態で、このIFチップ11eの他面と配線基板2の一面実装領域2aとを対向させながら、その間にある第2のバンプ電極12bとパッド電極7とがワイヤーバンプ接合部材14を介して接合されている。さらに、このチップ積層体3Bは、配線基板2の一面とIFチップ11eの他面との間の間に充填された絶縁性の接着部材15を介して配線基板2の実装領域2aに接着固定されている。なお、上記IFチップ11eでは、上記配線基板2のパッド電極7との間隔に合わせて、その中央部にある貫通電極13を挟んだ両側に、複数の第2のバンプ電極12bが交互に間隔を空けて配置されている。そして、この貫通電極13を挟んだ両側にある第2のバンプ電極12bと貫通電極13との間には、再配線のための配線パターン図示せず。が設けられている。これにより、上記配線基板2のパッド電極7との間隔調整を行っている。また、上記複数のメモリーチップ11a~11dでは、その中央部に並ぶ複数の貫通電極13に対して、その中央部を挟んだ両側に並ぶ複数の貫通電極13が補強接続用のダミー電極を構成している。アンダーフィル材4は、第1の封止体として、上記チップ積層体3Bを構成する複数の半導体チップ11a~11eの各隙間に充填された後、熱硬化されることによって、チップ積層体3Aを封止している。モールド樹脂5は、第2の封止体として、上記アンダーフィル材4で封止されたチップ積層体3Bの全体を覆った状態で、配線基板2の一面側を全面的に封止している。半導体装置の製造方法上記半導体パッケージ1Bを製造する際は、先ず、図12A~図12Cに示すように、上記複数のメモリーチップ11a~11eを積層したチップ積層体3Bを作製する。具体的には、図12Aに示すように、上記1層目のメモリーチップ11aとなる部分が複数並んで設けられた半導体基板11Aを用意する。この半導体基板11Aは、シリコン基材からなり、上記1層目のメモリーチップ11aとなる部分がマトリックス状に複数並んで形成されると共に、最終的にダイシングライン分割線Lに沿って切断することで、上記1層目のメモリーチップ11aとなる部分を個々のメモリーチップ11aとして切り出すことが可能となっている。そして、この半導体基板11Aの面上に、上記2~4層目のメモリーチップ11b~11d及びIFチップ11eを上記1層目のメモリーチップ11aとなる部分毎に積層搭載フリップ実装する。具体的には、吸着ステージ100上に、上記第1のバンプ電極12aが形成された面一面を下方に向けた状態で半導体基板11Aを載置する。これにより、半導体基板11Aは、吸着ステージ100に設けられた複数の吸引孔101により吸引されながら、この吸着ステージ100上に安定的に保持される。この状態から、半導体基板11A上の上記1層目のメモリーチップ11aとなる部分に、ボンディングツール200を用いて、2層目のメモリーチップ11bを積層搭載フリップチップ実装する。このフリップチップ実装では、ボンディングツール200に設けられた吸引孔201により2層目のメモリーチップ11bを吸引保持しながら、このボンディングツール200がメモリーチップ11bを第1のバンプ電極12aが形成された面一面を下方に向けた状態で保持する。そして、このボンディングツール200は、図12Bに示すように、2層目のメモリーチップ11bの一面と、その下にある上記1層目のメモリーチップ11aとなる部分の他面とを対向させながら、その間にある第1のバンプ電極12aと第2のバンプ電極12bとの位置を合わせた状態で、2層目のメモリーチップ11bを上記1層目のメモリーチップ11aとなる部分に載置する。そして、この状態でボンディングツール200が所定の温度例えば常温~150°C程度で加熱しながら荷重及び超音波を印加することによって、第1のバンプ電極12aと第2のバンプ電極12bとを超音波熱圧着により接合フリップチップボンディングする。これにより、第1のバンプ電極12aと第2のバンプ電極12bとの間が電気的に接続フリップチップ接続されて、2層目のメモリーチップ11bが上記1層目のメモリーチップ11aとなる部分にフリップチップ実装される。この状態から更に、上述した2層目のメモリーチップ11bをフリップチップ実装する場合と同様の方法を用いて、この2層目のメモリーチップ11b上に3層目のメモリーチップ11cと、この3層目のメモリーチップ11c上に4層目のメモリーチップ11dと、この4層目のメモリーチップ11d上に5層目のIFチップ11eとを、順にフリップチップ実装する。そして、このようなボンディングツール200を用いた操作を、半導体基板10Aの上記1層目のメモリーチップ11aとなる部分毎に繰り返す。これにより、図12Cに示すような半導体基板11Aの面上に、上記2~4層目のメモリーチップ11b~11d及びIFチップ11eを上記1層目のメモリーチップ11aとなる部分毎に積層した分割前のチップ積層体3Bを得ることができる。本発明では、上述した吸着ステージ100上に半導体基板11Aを安定的に吸引保持できるため、この半導体基板11A上にボンディングツール20を用いて複数のメモリーチップ11b~11d及びIFチップ11eをフリップ実装する際に、従来のような高温例えば300°C程度による熱圧着が不要となり、例えば常温~150°C程度での超音波熱圧着による接合が可能となる。これにより、上述した複数のメモリーチップ11a~11d及びIFチップ11eへの熱の影響を低減できるため、信頼性の高い半導体パッケージ1Bを製造することが可能である。また、後述する半導体基板11Aを切断して個々のチップ積層体3Bに分割するまでの間、この半導体基板11Aのまま取り扱うことができるため、組立工程の効率化を図ることが可能である。そして、この分割前のチップ積層体3Bは、図13に示すような保温トレイ300Aに収容された状態で、その温度が常温まで下がらないように加温しながら、次工程へと送られる。この場合、加温された状態の分割前のチップ積層体3Bでは、上記半導体基板11Aの上記1層目のメモリーチップ11aとなる部分毎に積層された複数の半導体チップ上記2~4層目のメモリーチップ11b~11d及びIFチップ11eの温度変化による反りの挙動を抑えることができる。なお、保温トレイ300Aについては、上記図12Cに示す分割前のチップ積層体3Bを収容するのに十分な収容空間303を有するトレイ本体301及び蓋体302によって構成されている以外は、上記図3に示す保温トレイ300と基本的に同様の構成を有している。次に、図14A及び図14Bに示すように、所定温度例えば80~100°C程度に加温された上記分割前のチップ積層体3Bの各隙間に、上記アンダーフィル材4を充填することによって、上記分割前のチップ積層体3Bを封止する。具体的には、塗布ステージ400上に、上記分割前のチップ積層体3Bを載置する。この塗布ステージ400の面上には、例えばフッ素系シートや、シリコーン系接着材の付いたシートなど、アンダーフィル材4との濡れ性の悪い材料からなる塗布用シート401が貼り渡されている。また、塗布ステージ400には、この塗布ステージ400を加熱するためのヒータ加熱手段402が設けられている。このヒータ402は、塗布ステージ400の内部に設けられた管路に加熱された作動液を流すことで、この塗布ステージ400を加熱することが可能となっている。この状態から、液状のアンダーフィル材4を供給するディスペンサー500を用いて、上記分割前のチップ積層体3Bの一辺に沿った位置の端部近傍からチップ積層体3Bの各隙間に向かってアンダーフィル材4を塗布する。このとき、アンダーフィル材4は、毛細管現象によりチップ積層体3Bの各隙間に浸透しながら充填される。このとき、加温された状態のチップ積層体3Bに対してアンダーフィル材4を充填するため、このアンダーフィル材4の流動性が向上し、このチップ積層体3Bの各隙間にアンダーフィル材4を良好に充填することができ、ボイド等の発生も低減できる。この状態から、図14Bに示すように、アンダーフィル材4を例えば125°C程度で加熱キュアすることで、このアンダーフィル材4を硬化させる。これにより、アンダーフィル材4により封止された分割前のチップ積層体3Bが形成される。そして、このようなディスペンサー500を用いた操作を、上記分割前のチップ積層体3B毎に繰り返す。また、アンダーフィル材4により封止されたチップ積層体3Bでは、アンダーフィル材4の硬化後に常温まで温度を下げたときに、この硬化したアンダーフィル材4によって上記半導体基板11Aの上記1層目のメモリーチップ11aとなる部分毎に積層された複数の半導体チップ上記2~4層目のメモリーチップ11b~11d及びIFチップ11eの反りの挙動を抑えることができる。次に、図15に示すように、ダイシングブレード図示せず。を用いて、上記半導体基板11Aを上記1層目のメモリーチップ11aとなる部分毎に切断することによって個々のチップ積層体3Bに分割する。そして、図16に示すように、この分割されたチップ積層体3Bを塗布用シート401から引き剥がす。これにより、アンダーフィル材4により封止されたチップ積層体3Bを一括して作製することができる。そして、このアンダーフィル材4により封止されたチップ積層体3Bは、図示を省略する収納用トレイに収容されて、次工程へと送られる。次に、図17に示すように、上記配線基板2となる部分が複数並んで形成された母配線基板2Aを用意する。この母配線基板2Aは、例えばガラスエポキシ基板からなり、上記配線基板2となる部分がマトリックス状に複数並んで形成されると共に、最終的にダイシングラインLに沿って切断することで、上記配線基板2となる部分を個々の配線基板2として切り出すことが可能となっている。そして、図18A~図18Cに示すように、この母配線基板2Aの一面に、上記アンダーフィル材4により封止されたチップ積層体3Bを上記配線基板2となる部分毎に実装する。具体的には、図18Aに示すように、上記配線基板2となる部分の各パッド電極7上にワイヤーバンプ14を配置する。ワイヤーバンプ14は、例えば、AuやCu等からなるワイヤーの先端に溶融されたボールが形成されたものを、図示しないワイヤーボンディング装置を用いて、上記パッド電極7上に超音波熱圧着することで接合した後、ワイヤーの後端を引き切ることで形成される。この状態から、図18Bに示すように、NCPと呼ばれる液状の接着部材15を供給するディスペンサー図示せず。を用いて、母配線基板2A上に、上記配線基板2となる部分の実装領域2a毎に接着部材15を塗布する。この状態から、図18Cに示すように、ボンディングツール図示せず。を用いて、チップ積層体3Bを母配線基板2Aの上記配線基板2となる部分の実装領域2aにフリップ実装する。このフリップチップ実装では、ボンディングツールの吸引孔によりチップ積層体3Bを吸引保持しながら、このボンディングツールがIFチップ11eを下方に向けた状態でチップ積層体3Bを保持する。このボンディングツールは、IFチップ11eの一面と上記配線基板2となる部分の実装領域2aとを対向させながら、その間にある第1のバンプ電極12aとパッド電極7との位置を合わせた状態で、上記アンダーフィル材4により封止されたチップ積層体3Bを上記配線基板2となる部分の実装領域2a上に載置する。そして、この状態でボンディングツールが高温例えば300°C程度で加熱しながら荷重を加えることによって、第2のバンプ電極12bとパッド電極7とをワイヤーバンプ14を介して熱圧着により接合フリップチップボンディングする。なお、この接合時には、荷重だけでなく、超音波も印加するようにしてもよい。これにより、第2のバンプ電極12bとパッド電極7との間がワイヤーバンプ14を介して電気的に接続フリップチップ接続されて、上記アンダーフィル材4により封止されたチップ積層体3Bが母配線基板2Aの配線基板2となる部分の実装領域2aにフリップチップ実装される。また、上記接着部材15は、母配線基板2Aの一面とIFチップ11eの一面との間からはみ出した状態で硬化される。これにより、上記アンダーフィル材4により封止されたチップ積層体3Bは、この接着部材15を介して母配線基板2Aの配線基板2となる部分の実装領域2aに接着固定される。そして、このようなボンディングツールを用いた操作を、母配線基板2Aの上記配線基板2となる部分毎に繰り返す。次に、図19に示すように、上記アンダーフィル材4により封止されたチップ積層体3Bを覆うように母配線基板2Aの一面側を上記モールド樹脂5で封止する。具体的には、トランスファモールド装置図示せず。を用いる。このトランスファモールド装置は、母配線基板2Aの他面側を保持する下金型固定型と、母配線基板2Aの一面側に対向してモールド樹脂5が充填されるキャビティ空間を形成すると共に、下金型に対して相対的に接離自在に移動される上金型可動型とからなる一対の成型金型を備える。そして、このトランスファモールド装置の成形金型に、上記アンダーフィル材4により封止されたチップ積層体3Bが実装された母配線基板2Aをセットした後、成形金型内のキャビティ空間内に加熱溶融されたモールド樹脂5を注入する。このモールド樹脂5には、例えばエポキシ樹脂等の熱硬化性樹脂が用いられる。そして、この状態で、モールド樹脂5を所定の温度例えば180°C程度で加熱キュアすることで、モールド樹脂5を硬化させる。さらに、所定の温度でベークすることで、モールド樹脂5が完全に硬化される。これにより、母配線基板2Aの一面側が上記モールド樹脂5で完全に封止される。次に、図20に示すように、母配線基板2Aの各配線基板2となる部分に設けられた上記接続ランド8上に、上記はんだボール6を配置する。具体的には、複数の吸着孔が形成されたボールマウンターのマウントツール図示せず。を用いて、複数のはんだボール6をマウントツールで吸着保持しながら、これら複数のはんだボール6にフラックスを転写形成した後、母配線基板2Aの各配線基板2となる部分毎にはんだボール6を接続ランド8上に載置する。そして、母配線基板2Aの全ての配線基板2となる部分にはんだボール6を載置した後、この母配線基板2Aをリフローする。これにより、母配線基板2Aの各配線基板2となる部分の接続ランド8上に、はんだボール6が配置される。次に、図21に示すように、母配線基板2Aを配線基板2となる部分毎に切断することによって個々の半導体パッケージ1Bに分割する。具体的には、母配線基板2Aのモールド樹脂5側にダイシングテープ600を貼着した後、ダイシングブレード700を用いて母配線基板2Aをダイシングテープ600とは反対側からダイシングラインLに沿って切断する。これにより、半導体パッケージ1B毎に分割される。そして、これら半導体パッケージ1Bをダイシングテープ600から引き剥がすことで、図22に示すように、複数の半導体パッケージ1Bを一括して製造することができる。以上のように、本発明では、チップ積層体3Bを作製する工程と、チップ積層体3Bをアンダーフィル材4で封止する工程との間で、チップ積層体3Bの温度が常温まで下がらないように加温する工程を設ける。すなわち、本発明では、複数の半導体チップ11a~11e但し、1層目のメモリーチップ11aは半導体基板11Aの状態の互いに対向する第1のバンプ電極12aと第2のバンプ電極12bとを熱圧着により接合した後、これら複数の半導体チップ11a~11eの各隙間にアンダーフィル材4を充填し、このアンダーフィル材4を熱硬化させるまでの間、チップ積層体3Bを所定の温度以上に保持する。これにより、チップ積層体3Bを構成する複数の半導体チップ11a~11eの温度変化による反りの挙動を抑えることが可能である。また、本発明では、上記チップ積層体3Bを所定の温度以上に保持することで、このチップ積層体3Bを構成する複数の半導体チップ11a~11eの各隙間にアンダーフィル材4を充填する際のアンダーフィル材4の流動性も向上するため、これらの隙間にアンダーフィル材4を良好に充填することができ、ボイド等の発生も低減できる。さらに、本発明では、アンダーフィル材4を硬化させた後は、この硬化したアンダーフィル材4によってチップ積層体3Bの温度を常温まで下げたときの各半導体チップ11a~11eの反りの挙動を抑えることができる。具体的に、アンダーフィル材4の硬化後に上記チップ積層体3Bを常温まで温度を下げることによって、このアンダーフィル材4に収縮等が生じるものの、このアンダーフィル材4で固定された各半導体チップ11a~11eの間では、異種チップであっても、その反りの挙動が同じとなる。したがって、本発明によれば、各半導体チップ11a~11eに加わる応力を低減し、各半導体チップ11a~11eの接合部分に加わるストレスも低減できるため、この接合部分が破断したり、半導体チップ11a~11eにクラック等が生じたりすることを抑制することが可能であり、既存の設備を利用したまま、製造される半導体パッケージ1Bの接続信頼性を大幅に高めることが可能である。なお、本発明は、上記実施形態のものに必ずしも限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。例えば、図23A~図23Dに示すように、更なる製造効率の向上を図るため、上記チップ積層体3Aを作製する工程と、上記アンダーフィル材4を充填する工程とを一貫して行える装置構成とし、上記チップ積層体3Aを作製した後、このチップ積層体3Aを加温した状態のまま、アンダーフィル4を充填することも可能である。具体的には、先ず、図23Aに示すように、上記図2A~2Cに示す工程と同様に、吸着ステージ100上に、1層目のメモリーチップ11aを載置した後、ボンディングツール200を用いて、2~4層目のメモリーチップ11b~11dと、5層目のIFチップ11eとを順に積層搭載しながら、チップ積層体3Aを作製する。次に、図23Bに示すように、ボンディングツール200を用いて、吸着ステージ100上にあるチップ積層体3Aを加温しながら、塗布ステージ400まで移送する。次に、図23Cに示すように、塗布ステージ400の塗布用シート401上に載置されたチップ積層体3Aに対して、ディスペンサー500を用いてアンダーフィル材4を充填する。次に、図23Dに示すように、この状態からアンダーフィル材4を加熱キュアすることで、このアンダーフィル材4を硬化させる。これにより、アンダーフィル材4により封止されたチップ積層体3Aを得ることができる。なお、上記チップ積層体3A,3Bは、メモリーチップ11a~11dとIFチップ11eとを組み合わせた構成となっているが、チップの種類や大きさ等については任意に変更することが可能である。また、本発明では、上述した5段構成のチップ積層体3A,3Bの構成に必ずしも限定されるものではなく、上記チップ積層体3A,3Bの積層数については少なくとも2段以上であればよく、4段以下や6段以上としてもよい。また、第1のバンプ電極12a、貫通電極13及び第2のバンプ電極12bの配置や数についても、上記チップ積層体3A,3Bの構成に限らず、適宜変更して実施することが可能である。また、本発明は、配線基板2上に複数の半導体チップ11a~11eを積層したチップ積層体3A,3Bを作製した後、チップ積層体3A,3Bを加温したまま、このチップ積層体3A,3Bを構成する複数の半導体チップ11a~11eの各隙間にアンダーフィル材4を充填することも可能である。また、本発明は、上記BGA型の半導体パッケージ1に限らず、例えば、LGALandGridArray型やCSP型などの他の半導体パッケージにも適用可能である。"