"ワード線とローカルビット線に接続された電気的に書き換え可能な複数のメモリセルを含むメモリセルアレイと、前記ローカルビット線に接続され、前記各メモリセルのデータを反転してグローバルビット線に出力する複数のローカルセンスアンプと、前記複数のローカルセンスアンプの出力の論理和を演算するグローバルセンスアンプと、前記複数のローカルセンスアンプを動作させて、該複数のローカルセンスアンプに接続された複数のメモリセルのデータを同時にベリファイする第1ベリファイと、前記複数のローカルセンスアンプを停止させて、該各ローカルセンスアンプに接続された前記ローカルビット線と前記グローバルビット線を直結して、該複数のローカルセンスアンプに接続された複数のメモリセルのデータを同時にベリファイする第2ベリファイと、を切り替えるアドレスデコーダと、を有することを特徴とする不揮発性半導体記憶装置。前記各メモリセルは、データの消去を行うと、当該メモリセルを構成するトランジスタの閾値電圧が、データの非消去状態よりも低くなるメモリセルである、ことを特徴とする請求項1に記載の不揮発性半導体記憶装置。前記第1ベリファイは、消去された前記複数のメモリセルのデータを同時にベリファイする消去ベリファイであり、前記第2ベリファイは、プログラムされた前記複数のメモリセルのデータを同時にベリファイするプログラムベリファイである、ことを特徴とする請求項2に記載の不揮発性半導体記憶装置。前記消去ベリファイは、前記複数のセクタにおいて、同じ位置に対応する複数のメモリセルを同時にベリファイする、ことを特徴とする請求項3に記載の不揮発性半導体記憶装置。前記プログラムベリファイは、前記複数のセクタにおける1つのセクタに含まれる複数のメモリセルを同時にベリファイする、ことを特徴とする請求項3または請求項4に記載の不揮発性半導体記憶装置。ワード線とローカルビット線に接続された電気的に書き換え可能な複数のメモリセルを含むメモリセルアレイと、前記ローカルビット線に接続され、前記各メモリセルのデータを反転してグローバルビット線に出力する複数のローカルセンスアンプと、前記複数のローカルセンスアンプの出力の論理和を演算するグローバルセンスアンプと、を有する不揮発性半導体記憶装置のベリファイ制御方法であって、前記複数のローカルセンスアンプを動作させて、該複数のローカルセンスアンプに接続された複数のメモリセルのデータを同時にベリファイし、前記複数のローカルセンスアンプを停止させて、該各ローカルセンスアンプに接続された前記ローカルビット線と前記グローバルビット線を直結して、該複数のローカルセンスアンプに接続された複数のメモリセルのデータを同時にベリファイする、ことを特徴とする不揮発性半導体記憶装置のベリファイ制御方法。前述したように、例えば、データ消去を行うと閾値電圧が低くなるメモリセルを使用したフラッシュメモリフラッシュE2PROM等の不揮発性半導体装置において、複数セクタの一括消去を実施してもベリファイ時間が長くなるため、一括消去の効果が薄れるといった課題がある。特に、記憶容量が大きい不揮発性半導体記憶装置では、ベリファイ時間が無視できない程に長くなるといった解決すべき課題がある。一実施形態によれば、メモリセルアレイと、複数のローカルセンスアンプと、グローバルセンスアンプと、アドレスデコーダと、を有する不揮発性半導体記憶装置が提供される。前記メモリセルアレイは、ワード線とローカルビット線に接続された電気的に書き換え可能な複数のメモリセルを含み、前記ローカルセンスアンプは、前記ローカルビット線に接続され、前記各メモリセルのデータを反転してグローバルビット線に出力する。前記グローバルセンスアンプは、前記複数のローカルセンスアンプの出力の論理和を演算し、前記アドレスデコーダは、第1ベリファイと、第2ベリファイと、を切り替える。前記第1ベリファイは、前記複数のローカルセンスアンプを動作させて、該複数のローカルセンスアンプに接続された複数のメモリセルのデータを同時にベリファイする。前記第2ベリファイは、前記複数のローカルセンスアンプを停止させて、該各ローカルセンスアンプに接続された前記ローカルビット線と前記グローバルビット線を直結する。そして、前記第2ベリファイは、前記複数のローカルセンスアンプに接続された複数のメモリセルのデータを同時にベリファイする。開示の不揮発性半導体記憶装置およびそのベリファイ制御方法は、ベリファイに要する時間を短縮することができるという効果を奏する。まず、不揮発性半導体記憶装置およびそのベリファイ制御方法の実施例を詳述する前に、関連技術の不揮発性半導体記憶装置およびそのベリファイ制御方法、並びに、それらにおける課題を図1~図5を参照して説明する。図1は、不揮発性半導体記憶装置の一例を示すブロック図であり、自動書き換えアルゴリズムを内蔵したフラッシュメモリの一例を示す。図1に示されるように、フラッシュメモリは、メモリセルアレイ1,書き換えステートマシン/テストコントロール回路2,アドレスデコーダ3およびデータ入出力回路データI/O4を有する。さらに、フラッシュメモリは、ベリファイデータ判定部5,センスアンプ6,昇圧回路7およびレギュレータ8を有する。メモリセルアレイ1は、複数のワード線WLと複数のビット線BLの各交差個所に設けられた複数のメモリセルMCを含む。すなわち、各メモリセルMCは、ワード線WLに接続されたゲートコントロールゲート,ビット線BLに接続されたドレイン,および,接地低電位電源線レベルVssにされたソースを有する。ここで、ワード線WLは、ロウデコーダ11により、アドレスデコーダ3からのロウアドレスに従って選択され、また、ビット線BLは、アドレスデコーダ3からのカラムアドレスに従って、カラムデコーダ12を介してセンスアンプ6に接続される。書き換えステートマシン/テストコントロール回路2は、コマンド認識部21を有し、例えば、外部からの書き換えコマンドを認識して、メモリセルアレイ1におけるメモリセルMCの書き換えプログラムを行う。アドレスデコーダ3は、アドレスカウンタ31を有し、入力アドレスに対応したロウアドレスおよびカラムアドレスを出力すると共に、アドレスカウンタ31によりカウントしたアドレスを生成して出力する。ベリファイデータ判定部5は、データI/O4の出力およびセンスアンプ6の出力を受け取って、書き込みベリファイプログラムベリファイおよび消去ベリファイを行い、その結果を書き換えステートマシン/テストコントロール回路2に出力する。例えば、メモリセルMCのプログラム時には、プログラムベリファイを行うが、昇圧回路7およびレギュレータ8により、ベリファイ時のワード線WLの電圧を生成し、通常の読み出しと同様に、センスアンプ6によりデータを読み出す。図1に示すフラッシュメモリにおいて、消去およびプログラムは、アドレスおよびデータの組み合せのコマンドを入力するか、或いは、試験用のモードを起動し、アドレスカウンタ31と回路2によりアドレスおよび電圧を制御して行う。なお、後に詳述する本実施例の不揮発性半導体記憶装置およびそのベリファイ制御方法は、図1の構成を有するフラッシメモリに対して適用することができる。図2は、図1に示す不揮発性半導体記憶装置における要部を概略的に示す図であり、メモリセルアレイ1,カラムデコーダ12およびセンスアンプ6に対応し、メモリセルMCのデータを判定回路ベリファイデータ判定部5に出力するまでの構成を示す。なお、図2の例では、前述したメモリセルアレイ1は、消去単位であるセクタSCT0,SCT1毎に分離され、各セクタ内のローカルビット線BLxxは、選択信号SECYxxにより選択されるスイッチ素子を介してローカルセンスアンプに接続される。さらに、ローカルビット線4本に1個のローカルセンスアンプが設けられ、各セクタのローカルセンスアンプの出力を接続したグローバルビット線4本に対して、選択信号YDxにより選択されるスイッチ素子を介してグローバルセンスアンプが接続される。具体的に、セクタSCT0において、ローカルビット線BL00~BL03は、選択信号SECY00~SECY03により選択されるスイッチングトランジスタTR00~TR03を介してローカルセンスアンプLSA00に接続される。また、セクタSCT0において、ローカルビット線BL0C~BL0Fは、選択信号SECY00~SECY03により選択されるスイッチングトランジスタTR0C~TR0Fを介してローカルセンスアンプLSA03に接続される。さらに、セクタSCT1において、ローカルビット線BL10~BL13は、選択信号SECY10~SECY13により選択されるスイッチングトランジスタTR10~TR13を介してローカルセンスアンプLSA10に接続される。また、セクタSCT1において、ローカルビット線BL1C~BL1Fは、選択信号SECY10~SECY13により選択されるスイッチングトランジスタTR1C~TR1Fを介してローカルセンスアンプLSA13に接続される。ここで、グローバルビット線GBL0は、セクタSCT0のローカルセンスアンプLSA00の出力およびセクタSCT1のローカルセンスアンプLSA10の出力に接続される。また、グローバルビット線GBL3は、セクタSCT0のローカルセンスアンプLSA03の出力およびセクタSCT1のローカルセンスアンプLSA13の出力に接続される。そして、4本のグローバルビット線GBL0~GBL3は、選択信号YD0~YD3により選択されるスイッチングトランジスタTR0~TR3を介してグローバルセンスアンプGBSAに接続される。なお、図2では、セクタを2個SCT0,SEC1に設定し、各セクタに含まれるビット線の数を16本BL00~BL0F,BL10~BL1Fに設定している。さらに、4本のビット線BL00~BL03,BL10~BL13;...;BL0C~BL0F,BL1C~BL1Fに対してローカルセンスアンプLSA00,LSA10;...;LSA03,LSA13を設けている。そして、各セクタSCT0,SCT1の対応する4個のローカルセンスアンプLSA00,LSA10;...;LSA01,LSA11の出力を接続する4本のグローバルビット線GBL0~GBL3に対してグローバルセンスアンプGBSAを設けている。上述した図2の構成は、単なる一例であり、セクタの数,各セクタに含まれるビット線の数,ローカルセンスアンプに対するローカルビット線の数、および、グローバルセンスアンプに対するグローバルビット線の数等は、様々に変更することができる。図3は、関連技術のローカルセンスアンプの一例を示す図である。ここで、図3は、複数N1個あるセクタSCT0~SECNにおける1つのセクタSCT0の詳細、グローバルビット線GBL、および、GBLを受けるI-V変換およびバッファ部200を示す。また、図3に示す例では、セクタSCT0の中央にローカルセンスアンプLSAが配置され、その左右両側に、ローカルビット線LBLを選択する選択ゲートSSEL、および、セルアレイCELLが配置されている。なお、本実施例が対象とする不揮発性半導体記憶装置は、図3に示すようなセクタの中央に配置されたローカルセンスアンプを有するものに限定されず、セクタの端、或いは、隣のセクタのセルアレイとの間等にローカルセンスアンプが配置されたものでもよい。図3に示されるように、ローカルセンスアンプ100LSAは、複数のスイッチ素子nチャネル型MOSトランジスタTn00~Tn03およびTn1~Tn7を有する。ローカルビット線LBL0,LBL1は、ローカルビット線選択信号S0,S1により制御されるトランジスタTn00,Tn01、並びに、プリチャージ書き込み用信号PR0により制御されるトランジスタTn1を介してグローバルビット線GBLに接続される。ローカルビット線LBL2,LBL3は、ローカルビット線選択信号S2,S3により制御されるトランジスタTn02,Tn03、並びに、プリチャージ書き込み用信号PR1により制御されるトランジスタTn7を介してグローバルビット線GBLに接続される。なお、図3では、各セルアレイCELLには、2本のワード線WL0,WL1および2つのメモリセルMCだけが描かれているが、実際には、複数のワード線と複数のローカルビット線の各交差個所にメモリセルが設けられている。従って、各選択ゲートSSELにおいて、ローカルビット線選択信号により制御されるトランジスタの数もローカルビット線の数に対応して設けられることになる。ここで、トランジスタTn2,Tn6は、セルアレイ選択信号RD0,RD1により、読み出しベリファイ時の左右メモリセルアレイの一方を選択するためのものである。また、トランジスタTn3~Tn5は、センスアンプイネーブル信号SAEおよびリセット信号R等により、所定の制御を行うためのものである。すなわち、トランジスタTn5は、信号Rを受けて、スタンバイ時にローカルビット線LBLを低電位電源レベルVssにクランプし、また、トランジスタTn3は、信号SAEを受けてグローバルビット線GBLをトランジスタTn4のドレインに接続する。なお、トランジスタTn4のゲートには、選択したローカルビット線LBL0の電圧が印加される。ここで、左右のメモリセルアレイSSELから、1本のローカルビット線を選択するには、ローカルビット線選択信号S0~S3およびセルアレイ選択信号RD0,RD1を使用して行う。なお、各メモリセルMCのゲートコントロールゲートには、いずれかのワード線WL0~WL3が接続されている。グローバルビット線GBLには、プリチャージ制御信号PRにより制御されるpチャネル型MOSトランジスタTp1が設けられている。すなわち、プリチャージ制御信号PRは、プリチャージ書き込み用信号PR0の立ち下がりでHになり、内部の読み出しが完了するとLになる。なお、プリチャージ制御信号PRがHになる期間以外では、グローバルビット線GBLがプリチャージされる。そして、グローバルビット線GBLは、I-V変換およびバッファ部200に接続され、そこから、ラッチされたデータDが出力される。図3に示されるように、I-V変換およびバッファ部200は、トランジスタTn8,Tn9およびTp2,Tp3、並びに、インバータI1,I2を有する。ここで、トランジスタTn8およびTp2は、ラッチ信号LT,LTxにより制御されるトランスファゲートを構成し、インバータI1およびI2はラッチを構成する。なお、インバータI2の高電位電源線側および低電位電源線側には、それぞれトランジスタTp3およびTn9が挿入され、ラッチ信号LT,LTxに従って動作が制御されるようになっている。すなわち、ラッチ信号LTがHLTxがLのとき、トランスファゲートTp2,Tn8がオンすると共に、ラッチI1,I2がイネーブルになって、グローバルビット線GBLのレベルを保持する。図4は、図3に示すローカルセンスアンプの動作波形の一例を示す図であり、ワード線WL0およびローカルビット線LBL0により選択されるセルを読み出す場合を示す。なお、図4において、上半分が消去セル消去された閾値電圧の低いセルの動作波形を示し、下半分がプログラムセルプログラムされた閾値電圧の高いセルの動作波形を示す。まず、図4の参照符号T1で示されるように、スタンバイ状態では、信号R,S0~S3およびRD0,RD1の全てがHになっており、全てのローカルビット線LBL0~LBL3は、リセットトランジスタTn4によりVssにクランプされる。これは、その後にローカルビット線LBL0を1本選択し、Hフローティングにしてレベルを読み出すときに、隣接するローカルビット線LBL1をVssにクランプして、ワード線カップリングノイズを発生させないために行うものである。また、このとき、グローバルビット線GBLは、プリチャージ制御信号PRをHにしてトランジスタTp1がオンしているので、Hにプリチャージされる。次に、参照符号T2で示されるように、リセット信号Rと、右側のセルアレイ選択信号RD1、非選択のローカルビット線LBL1を選択するローカルビット線選択信号S1をHからLに変化させる。これにより、ローカルビット線LBL0のみをローカルセンスアンプLSAに接続させることができる。その後、左側のセルアレイのプリチャージ書き込み用信号PR0をHにすることで、選択するローカルビット線LBL0をグローバルビット線GBLに接続し、GBL経由でLBL0をHにプリチャージする。さらに、並行して、選択するワード線WL0をLからHに立ち上げる。さらに、参照符号T3で示されるように、信号PR0をHからLにするのと同時に、信号PRをLからHにすることで、GBLのプリチャージを終了すると共に、LBL0のプリチャージを終了する。すなわち、GBLおよびLBL0をHレベルで高インピーダンス状態Hフローティングにする。このとき、ワード線WL0がHになっているため、メモリセルMCの閾値電圧のレベルに応じて、ローカルビット線LBL0のレベルが変化する。従って、参照符号T4で示されるように、図4の上半分の消去セルでは、メモリセルMCの閾値電圧が低いためセル電流が流れ、LBL0のレベルをLVssに引き下げる。一方、図4の下半分のプログラムセルでは、メモリセルMCの閾値電圧が高いためセル電流が殆ど流れず、LBL0のレベルはHフローティングHレベルを維持する。そして、消去セルを読み出す場合に、LBL0がLと判別できるまで電圧が下がったタイミングで、センスアンプイネーブルSAEをLからHに立ち上げる。ここで、消去セル読み出しの場合は、LBL0の電圧Lがゲートに入力されたトランジスタTn4はオフしているので、GBLはHフローティングを維持する。これを受けて、参照符号T5で示されるように、図4の上半分の消去セルでは、I-V変換およびバッファ部200でバッファされたデータDは、Lを維持する。一方、図4の下半分のプログラムセルでは、LBL0はHフローティングHを維持しているので、GBLの電圧をVssに向けて引き下げる。これを受けて、I-V変換およびバッファ部200でバッファされたデータDは、LからHに反転する。つまり、ローカルセンスアンプLSAにより、LBLのレベルを反転したデータがGBLに伝えられる。このデータDが確定した後、ラッチ信号LTをLからHLTxをHからLにして、I-V変換およびバッファ部200の入力に設けられたトランスファゲートTp2,Tn8を開き、インバータI1,I2によりデータをラッチする。ここで、データのラッチは、消去した後の閾値電圧が高めになっている消去セルを読み出したときに、LBL0が完全にLになっていない段階でSAEをHにすると、若干GBLが引き下げられてプログラムセルと誤って判定しないために行う必要がある。すなわち、参照符号T6で示されるように、GBLのレベルをラッチした後、消去セルのデータDはL、プログラムセルのデータDはHに確定する。そして、参照符号T7で示されるように、データDのラッチ判定の後、ワード線WL0をLに、ローカルビット線LBL0をLに、グローバルビット線GBLをHに、それぞれリセットする。その結果、参照符号T8で示されるように、初期状態スタンバイ状態T1に戻る。図5は、関連技術の不揮発性半導体記憶装置の動作を説明するための図であり、前述した図2に対応する要部を概略的に示してベリファイ動作を説明するためのものである。図5に示されるように、ベリファイのモードに入った後、例えば、セクタSCT0のワード線WL00,選択信号SECY00およびYD0を高レベルHとして、1つのメモリセルを選択する。すなわち、選択信号SECY00によりスイッチングトランジスタTR00をオンすると共に、ローカルセンスアンプLSA00を活性化オンし、さらに、選択信号YD0によりスイッチングトランジスタTR0をオンする。そして、グローバルセンスアンプGBSAをオンすることで、ワード線WL00とローカルビット線BL00の交差個所のメモリセルMC0000を選択する。メモリセルMC0000のデータは、ローカルビット線BL00,スイッチングトランジスタTR00,ローカルセンスアンプLSA00,グローバルビット線GBL0,スイッチングトランジスタTR0を介してグローバルセンスアンプGBSAで検知読み出される。そして、このグローバルセンスアンプGBSAで読み出されたメモリセルMC0000のデータは、データ判定回路ベリファイデータ判定部5においてベリファイされる。すなわち、1つのメモリセルMC0000を選択した後に、ベリファイ用のワード線電圧を生成して、その電圧をワード線WL00に伝える。その後、図4を参照して説明したように、ローカルセンスアンプLSA00を動作させてベリファイを行う。なお、消去およびプログラムのベリファイは、ワード線電圧が異なるのみで動作は同じである。このように、例えば、データ消去を行うと閾値電圧が低くなるメモリセルを使用したフラッシュメモリにおいて、消去のベリファイは、読み出しと同様に、1アドレス毎に実施している。そのため、複数セクタの一括消去を実施してもベリファイ時間が長くなるため、一括消去の効果が薄れることになる。以下、不揮発性半導体記憶装置およびそのベリファイ制御方法の実施例を、添付図面を参照して詳述する。図6は、本実施例に係る不揮発性半導体記憶装置フラッシュメモリにおける消去ベリファイ時の動作を説明するための図である。図6に示されるように、本実施例のフラッシュメモリにおける消去ベリファイは、各セクタSCT0,SCT1において、ワード線WL00,WL01、選択信号SECY00,SECY10およびYD0を高レベルHとしてそれぞれ1つのメモリセルを選択する。すなわち、選択信号SECY00,SECY10によりスイッチングトランジスタTR00,TR10をオンすると共に、ローカルセンスアンプLSA00,LSA01をオンし、さらに、選択信号YD0によりスイッチングトランジスタTR0をオンする。そして、グローバルセンスアンプGBSAをオンする。これにより、SCT0におけるワード線WL00とローカルビット線BL00の交差個所のメモリセルMC0000、および、SCT1におけるワード線WL10とローカルビット線BL10の交差個所のメモリセルMC1010を選択する。メモリセルMC0000のデータは、ローカルビット線BL00,スイッチングトランジスタTR00,ローカルセンスアンプLSA00,グローバルビット線GBL0,スイッチングトランジスタTR0を介してグローバルセンスアンプGBSAで読み出される。同時に、メモリセルMC1010のデータは、ローカルビット線BL10,スイッチングトランジスタTR10,ローカルセンスアンプLSA10,グローバルビット線GBL0,スイッチングトランジスタTR0を介してグローバルセンスアンプGBSAで読み出される。従って、各セクタSCT0,SCT1において、同じ位置に対応する複数のメモリセルMC0000,MC1010のデータがGBSAで読み出される。ここで、例えば、同じ位置に対応する複数の消去状態のメモリセルにおける全てのセルの閾値電圧が低くなっていれば、GBSAから出力されるデータはLになる。一方、例えば、同じ位置に対応する複数の消去状態のメモリセルにおいて、1つでも閾値電圧が高いセルがあると、GBSAから出力されるデータはHになる。そこで、本実施例のフラッシュメモリは、例えば、複数のセクタにおける同じ位置に対応する複数のメモリセルの消去ベリファイを同時に行うことにより、消去ベリファイに要する時間を低減する。図6に示されるように、消去ベリファイのモードに入った後、セクタSCT0のワード線WL00および選択信号SECY00、並びに、セクタSCT1のワード線WL10および選択信号SECY10をHにして、それぞれ1つのメモリセルMC0000,MC1010を選択する。なお、図6では、セクタは、SCT0およびSCT1の2つしか描かれていないが、セクタの数に限定はなく、複数のセクタにおいてそれぞれ1つのメモリセルを同時に選択してもよい。このようにしてメモリセルを選択した後に、消去ベリファイ用のワード線電圧を生成して、その電圧を選択ワード線WL00,WL10に伝える。その後、各セクタSCT0,SCT1におけるローカルセンスアンプLSA00,LSA10を、図3および図4を参照して説明したように動作させる。そして、各ローカルセンスアンプLSA00,LSA10の出力をワイヤードオアwiredorした信号をグローバルセンスアンプGBSAに入力することにより、複数のメモリセルを同時に消去ベリファイすることができる。この時、消去されていないメモリセルが存在すると、そのメモリセルが存在するセクタのローカルセンスアンプの出力がLになる。すなわち、図3および図4を参照して説明したように、ローカルセンスアンプLSAは、プリチャージ後に、その出力LをHにすることはできないため、選択されたGBLはLになって、消去ベリファイはフェイルする。一方、選択されたメモリセルの全てが消去されている場合、全てのローカルセンスアンプLSA00,LSA10の出力はプリチャージレベルのHフローティングを維持するため、グローバルビット線GBLはHが維持されて、消去ベリファイはパスする。すなわち、データ消去を行うと閾値電圧が低くなってセル電流が増大するメモリセルMCの消去ベリファイを行う場合、各セクタSCT0,SCT1において、メモリセルの近くに配置したローカルセンスアンプLSA00,LSA10でセルデータを反転する。さらに、ローカルセンスアンプLSA00,LSA10により反転されたデータをグローバルセンスアンプGBSAでワイヤードオアすることで消去ベリファイを行う。これにより、全メモリセル一括ではないが、複数のメモリセルを同時にベリファイすることで、ベリファイ時間を短縮することが可能になる。以上の説明は、データの消去を行うと閾値電圧が低くなるメモリセルを使用したフラッシュメモリの消去ベリファイを例としたが、データのプログラムを行うと閾値電圧が低くなるメモリセルを使用したフラッシュメモリのプログラムベリファイでも同様である。図7は、図6に示す消去ベリファイ時におけるアドレスデコーダの動作を説明するための図である。ここで、図7は、アドレスデコーダ3に含まれる、消去ベリファイ機能を実施するための制御信号を生成する制御信号生成部の一例を示すが、これは様々な回路構成とすることができる。図7に示されるように、消去一括ベリファイを示す信号ESVERIがHになることで、セクタSCT0,SCT1を選択する信号SEC0とSEC1の両方が入力アドレスに関係なくHになる。さらに、入力アドレスに従って、ワード線WL00,WL10のレベルがHになり、選択信号SECY00,SECY10がHになり、そして、選択信号YD0がHになる。これにより、図6の消去ベリファイの接続関係が達成される。このように、消去ベリファイにおいて、ローカルセンスアンプを使用してメモリセルのデータを反転することで、複数のメモリセルを同時にベリファイし、消去ベリファイに要する時間を短縮することができる。図8は、本実施例に係る不揮発性半導体記憶装置におけるプログラムベリファイ時の動作を説明するための図である。図8に示されるように、プログラムベリファイのモードに入った後、セクタSCT0のワード線WL00および選択信号SECY00~SECY03、並びに、選択信号YD0~YD3をHにする。ここで、セクタSCT0におけるローカルセンスアンプLSA00~LSA03は、その入力が出力に直結されている。図8では、セクタSCT0において1本のワード線WL00を選択しているが、選択するワード線の数に限定はなく、複数のワード線を同時に選択してもよい。ただし、セクタをまたがって複数のワード線を選択する場合は、それに伴って対応する選択信号SECYxxもHにする必要がある。このようにしてメモリセルを選択した後に、プログラムベリファイ用のワード線電圧を生成して、その電圧を選択ワード線WL00に伝える。そして、各ローカルセンスアンプLSA00~LSA03の出力をワイヤードオアした信号をグローバルセンスアンプGBSAに入力することにより、複数のメモリセルを同時にプログラムベリファイすることができる。この時、プログラムされていないメモリセルが存在すると、そのメモリセルが存在するセクタのローカルセンスアンプの出力がLになる。すなわち、ローカルセンスアンプLSAは、その入力と出力が直結されているため、プログラムされていないメモリセルが存在すると、その出力LがそのままGBLに伝えられ、プログラムベリファイはフェイルする。一方、選択されたメモリセルの全てがプログラムされている場合、全てのローカルセンスアンプLSA00,LSA10の出力はプリチャージレベルのHフローティングを維持するため、グローバルビット線GBLはHが維持されて、プログラムベリファイはパスする。すなわち、プログラムセルの閾値電圧が高いメモリセルMCのプログラムベリファイを行う場合、ローカルセンスアンプLSAをそのままのレベルで通過したデータをグローバルセンスアンプGBSAでワイヤードオアすることでプログラムベリファイを行う。これにより、全メモリセル一括ではないが、複数のメモリセルを同時にベリファイすることで、ベリファイ時間を短縮することが可能になる。ただし、通常のプログラムベリファイとはデータが反転しているため、例えば、ベリファイを行う場合の期待値をステートマシン書き換えステートマシンおよびテストコントロール回路2において反転する必要がある。以上の説明は、データの消去を行うと閾値電圧が低くなるメモリセルを使用したフラッシュメモリのプログラムベリファイを例としたが、データのプログラムを行うと閾値電圧が低くなるメモリセルを使用したフラッシュメモリの消去ベリファイでも同様である。図9は、図8に示すプログラムベリファイ時におけるローカルセンスアンプの動作を説明するための図である。前述したように、プログラムベリファイを行う場合、選択したセクタSCT0のローカルセンスアンプLSA00~LSA03は、その入力と出力が直結される。すなわち、図9に示されるように、ローカルセンスアンプLSAにおいて、スイッチ素子トランジスタTn00,Tn01,Tn1をオンし、トランジスタTn02,Tn03,Tn2,Tn6,Tn7をオフする。これにより、選択されたローカルビット線LBL0,LBL1をトランジスタTn00,Tn01およびトランジスタTn1を介してグローバルビット線GBLに接続する。ここで、図9のLBL0,LBL1は、図8におけるBL00~BL0Fに相当し、図9のトランジスタTn00,Tn01は、図8におけるTR00~TR0Fに相当し、図9のTn1は、図8におけるTR0~TR3に相当する。すなわち、信号RD0をLとし、信号PR0,S0およびS1をHとして、GBLとLBL0,LBL1を直結した後、GBL,LBLLBL0,LBL1をプリチャージする。その後、信号PRをHとしてプリチャージ用のトランジスタTp1をオフする。このとき、ワード線WL0はHなので、そのWL0に接続されたメモリセルMCに1つでもプログラムされていない消去状態のセルがあると、そのセルが存在するセクタのローカルセンスアンプの出力がLになる。前述したように、ローカルセンスアンプLSAは、プリチャージ後にLをHにすることはできないため、選択されたGBLはLになり、プログラムベリファイはフェイルする。一方、WL0に接続された全てのメモリセルMCがプログラムされていると、全てのローカルセンスアンプLSA00~LSA03の出力はプリチャージレベルのHフローティングを維持するので、GBLはHが維持されて、プログラムベリファイはパスする。このようにして、複数のメモリセルに対するプログラムベリファイを同時に行うことが可能になる。ただし、通常のプログラムベリファイとはデータが反転しているため、ベリファイを行う場合の期待値をステートマシンにおいて反転する必要があるのは、前述した通りである。図10は、図9に示すローカルセンスアンプの動作を行わせるための制御信号生成回路の一例を示す図である。ここで、図10に示す制御信号生成回路制御信号生成部は、例えば、アドレスデコーダ3に含まれ、その回路構成は、図10に示すものに限定されず、様々に変更することが可能である。すなわち、図10は、ローカルセンスアンプLSAを図9のようにしてその入出力を直結する、換言すると、LSAに接続されたローカルビット線LBLとグローバルビット線GBLを直結状態にするための制御信号生成回路の例を示す。図10において、参照符号SEC00はセクタSCT0のS0/S1領域選択信号、PREはプリチャージタイミング信号、そして、PEVERIFYは実際に一括プログラムベリファイ期間信号を示す。なお、信号PEVERIFYがHのとき、信号PR0がHとなって、LBLとGBLは直結状態になる。図11は、図8に示すプログラムベリファイ時におけるアドレスデコーダの動作を説明するための図である。ここで、図11は、アドレスデコーダ3に含まれる、プログラムベリファイ機能を実施するための制御信号を生成する制御信号生成部の一例を示すが、これは様々な回路構成とすることができるのはいうまでもない。図11に示されるように、プログラム一括ベリファイを示すPSVERIがHになることで、グローバルビット線GBL0~GBL3を選択する信号YD0~YD3信号の全てが入力アドレスに関係なくHになる。これにより、全てのグローバルビット線GBL0~GBL3がグローバルセンスアンプGBSAに接続される。また、選択されたセクタSCT0のローカルビット線BL00~BL0Fを選択する信号SECY00~SECY03の全てが入力アドレスに関係なくHになり、セクタSCT0の全てのBL00~BL0FがローカルセンスアンプLSA00~LSA03に接続される。なお、図11において、例えば、信号ESVERIもHとすることで、WL10,SECY10~SECY13もHとなり、WL00とWL10に接続されている全てのメモリセルを同時にベリファイすることが可能になる。さらに、図11において、ワード線WLxxのデコーダをSECYxxのデコーダと同じ構成とすることにより、全てのワード線を選択することも可能になる。このように、プログラムベリファイにおいて、ローカルセンスアンプを使用せずにローカルビット線をグローバルビット線に直結することで、複数のメモリセルを同時にベリファイし、プログラムベリファイに要する時間を短縮することができる。以上の説明では、主として、データ消去を行うと閾値電圧が低くなるメモリセルを使用した不揮発性半導体記憶装置における消去ベリファイおよびプログラムベリファイに関して説明した。本実施例の適用は、このようなデータ消去を行うと閾値電圧が低くなるメモリセルに限定されず、データ消去を行うと閾値電圧が高くなるメモリセルを使用した不揮発性半導体記憶装置に対しても適用することができる。すなわち、本実施例を、データ消去を行うと閾値電圧が高くなるメモリセルを使用した不揮発性半導体記憶装置に適用する場合には、図5~図7をプログラムベリファイとして適用し、図8~図11を消去ベリファイとして適用することが可能である。以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。付記1ワード線とローカルビット線に接続された電気的に書き換え可能な複数のメモリセルを含むメモリセルアレイと、前記ローカルビット線に接続され、前記各メモリセルのデータを反転してグローバルビット線に出力する複数のローカルセンスアンプと、前記複数のローカルセンスアンプの出力の論理和を演算するグローバルセンスアンプと、前記複数のローカルセンスアンプを動作させて、該複数のローカルセンスアンプに接続された複数のメモリセルのデータを同時にベリファイする第1ベリファイと、前記複数のローカルセンスアンプを停止させて、該各ローカルセンスアンプに接続された前記ローカルビット線と前記グローバルビット線を直結して、該複数のローカルセンスアンプに接続された複数のメモリセルのデータを同時にベリファイする第2ベリファイと、を切り替えるアドレスデコーダと、を有することを特徴とする不揮発性半導体記憶装置。付記2前記メモリセルアレイは複数のセクタを有し、前記アドレスデコーダは、入力アドレスと前記第1ベリファイおよび前記第2ベリファイの実施を示す制御信号を受け取り、前記制御信号が前記第1ベリファイの実施を示した場合は、前記アドレスデコーダは前記複数のセクタを選択し、前記選択された複数のセクタのそれぞれから前記入力アドレスに基づきロウデコーダを介して複数の前記ワード線を選択することにより、前記複数のセクタから複数のメモリセルを選択する、ことを特徴とする付記1に記載の不揮発性半導体記憶装置。付記3前記制御信号が前記第2ベリファイの実施を示した場合は、前記アドレスデコーダは前記ロウデコーダを介して少なくとも1本の前記ワード線を選択すると共に、コラムデコーダを介して複数の前記ローカルビット線を選択し、前記選択された少なくとも1本のワード線に接続された複数のメモリセルを選択する、ことを特徴とする付記2に記載の不揮発性半導体記憶装置。付記4前記ローカルセンスアンプは、前記ローカルビット線が接続された第1の端子と、前記グローバルビット線が接続された第2の端子と、前記第1の端子と前記第2の端子を接続するスイッチを備え、前記制御信号が前記第2ベリファイの実行を示した場合は、前記スイッチが導通する、ことを特徴とする付記3に記載の不揮発性半導体記憶装置。付記5前記各メモリセルは、データの消去を行うと、当該メモリセルを構成するトランジスタの閾値電圧が、データの非消去状態よりも低くなるメモリセルである、ことを特徴とする付記1乃至付記4のいずれか1項に記載の不揮発性半導体記憶装置。付記6前記第1ベリファイは、消去された前記複数のメモリセルのデータを同時にベリファイする消去ベリファイであり、前記第2ベリファイは、プログラムされた前記複数のメモリセルのデータを同時にベリファイするプログラムベリファイである、ことを特徴とする付記5に記載の不揮発性半導体記憶装置。付記7前記消去ベリファイは、前記複数のセクタにおいて、同じ位置に対応する複数のメモリセルを同時にベリファイする、ことを特徴とする付記6に記載の不揮発性半導体記憶装置。付記8前記複数のセクタの同じ位置に対応する複数のメモリセルは、それぞれセクタアドレス以下のアドレスが共通なメモリセルである、ことを特徴とする付記7に記載の不揮発性半導体記憶装置。付記9前記プログラムベリファイは、前記複数のセクタにおける1つのセクタに含まれる複数のメモリセルを同時にベリファイする、ことを特徴とする付記6乃至付記8のいずれか1項に記載の不揮発性半導体記憶装置。付記10前記プログラムベリファイは、前記1つのセクタにおける1本のワード線に接続された複数のメモリセルを同時にベリファイする、ことを特徴とする付記9に記載の不揮発性半導体記憶装置。付記11ワード線とローカルビット線に接続された電気的に書き換え可能な複数のメモリセルを含むメモリセルアレイと、前記ローカルビット線に接続され、前記各メモリセルのデータを反転してグローバルビット線に出力する複数のローカルセンスアンプと、前記複数のローカルセンスアンプの出力の論理和を演算するグローバルセンスアンプと、を有する不揮発性半導体記憶装置のベリファイ制御方法であって、前記複数のローカルセンスアンプを動作させて、該複数のローカルセンスアンプに接続された複数のメモリセルのデータを同時にベリファイし、前記複数のローカルセンスアンプを停止させて、該各ローカルセンスアンプに接続された前記ローカルビット線と前記グローバルビット線を直結して、該複数のローカルセンスアンプに接続された複数のメモリセルのデータを同時にベリファイする、ことを特徴とする不揮発性半導体記憶装置のベリファイ制御方法。"