"第1のメモリコントローラーが装着されたマザーボードと、該マザーボードに接続され、DIMMと第2のメモリコントローラーとが装着されたインターポーザー基板とを有する演算装置であって、前記第1のメモリコントローラーは、前記第2のメモリコントローラーとの間の信号の入出力状態を繰り返し変化させ、前記第2のメモリコントローラーは、前記DIMMとの間の信号の入出力状態を繰り返し変化させ、前記入出力状態の変化の度に、前記DIMMへ書き込んだデータが正しく読み出せるかどうかを判定し、該判定の結果に基づき、前記第1のメモリコントローラーと前記第2のメモリコントローラーとの間の信号の入出力状態、および、前記第2のメモリコントローラーと前記DIMMとの間の信号の入出力状態を最適化する制御部を有する演算装置。請求項1に記載の演算装置において、前記第1のメモリコントローラーは、前記第2のメモリコントローラーとの間の信号の入力タイミングおよび出力タイミングと、リファレンス電圧レベルとを繰り返し変化させ、前記第2のメモリコントローラーは、前記DIMMとの間の信号の入力タイミングおよび出力タイミングと、リファレンス電圧レベルとを繰り返し変化させ、前記制御部は、前記入力タイミングと出力タイミングとリファレンス電圧レベルとの少なくとも1つの変化の度に、前記DIMMへ書き込んだデータが正しく読み出せるかどうかを判定し、該判定の結果に基づき、前記第1のメモリコントローラーと前記第2のメモリコントローラーとの間の信号の入出力タイミング、および、前記第2のメモリコントローラーと前記DIMMとの間の信号の入出力タイミング、および、前記第1および第2のメモリコントローラーのリファレンス電圧レベルの最適値を決定する演算装置。請求項1または請求項2に記載の演算装置において、前記DIMMは、UDIMMまたはSODIMMである演算装置。図5に示したようなDDP用に加工されたDRAMチップは、パッケージの方法が通常の単チップのDRAMと異なる。そのため、DDP用として加工されたDRAMチップは、他の用途に使い回しができず、通常の単チップとして使用することができない。また、DDPチップを製造する場合には、緻密なボンディングワイヤ技術を用いるため、大掛かりな装置が必要となる。本発明の演算装置は、第1のメモリコントローラーが装着されたマザーボードと、該マザーボードに接続され、DIMMと第2のメモリコントローラーとが装着されたインターポーザー基板とを有する演算装置であって、前記第1のメモリコントローラーは、前記第2のメモリコントローラーとの間の信号の入出力状態を繰り返し変化させ、前記第2のメモリコントローラーは、前記DIMMとの間の信号の入出力状態を繰り返し変化させ、前記入出力状態の変化の度に、前記DIMMへ書き込んだデータが正しく読み出せるかどうかを判定し、該判定の結果に基づき、前記第1のメモリコントローラーと前記第2のメモリコントローラーとの間の信号の入出力状態、および、前記第2のメモリコントローラーと前記DIMMとの間の信号の入出力状態を最適化する制御部を有する。本発明は以上説明したように構成されているので、緻密なボンディングワイヤ技術を用いるための大掛かりな装置を必要とすることなく、安価なDIMMで大容量のLR/RDIMMを構成することができる。以下に、本発明の実施の形態について図面を参照して説明する。図1は、本発明の演算装置の実施の一形態の構成を示す図であり、aは正面図、bは側面図である。なお、図1aにおいては、各種の信号の入出力を矢印にて表している。以降、各種の信号というときは、アドレス信号、コマンド信号およびデータ信号DQ信号、DQS信号を指すものとする。本実施形態の演算装置は図1に示すように、インターポーザー基板10と、CPUCentralProcessingUnit21およびメモリスロット22が装着されたマザーボード20とを備えている。なお、CPU21は、第1のメモリコントローラー21aと制御部21bとを備えている。インターポーザー基板10には図1に示すように、第2のメモリコントローラー11と、ECCErrorCheckandCorrect用DRAMチップ13と、EEPROMElectricallyErasableProgrammableReadOnlyMemory14と、インターポーザー基板10をマザーボード20と接続するための端子15と、DIMMスロット16とが装着されている。なお、UDIMMUnbufferedDIMM12a,12bのそれぞれは、DIMMスロット16を介してインターポーザー基板10に装着されている。また、本実施形態では、第2のメモリコントローラー11と、UDIMM12a,12bと、ECC用DRAMチップ13と、EEPROM14とでメモリモジュールが構成されている。本実施形態においてメモリモジュールは、SPDSerialPresenceDetectに対応している。UDIMM12a,12bのそれぞれには、複数のDRAMチップ12-1が搭載されている。なお、UDIMMは、例えばパーソナルコンピュータ等に搭載されることが多く、LRDIMMLoadReducedDIMMや、サーバやワークステーション等に搭載されることが多いRDIMMRegisteredDIMMに比べて安価なものである。ECC用DRAMチップ13は、エラー訂正用のDRAMチップである。EEPROM14は、メモリチップの種類やメモリの容量、クロック周波数、信号タイミング、ECCやパリティの有無等の情報を記憶している。上述したように、本実施形態においてメモリモジュールは、SPDに対応している。そのため、演算装置の電源をオンにすると、EEPROM14に記憶された情報が読み出され、MRSModuleRegisterSetコマンドにてDRAMのタイミング設定が行われる。第2のメモリコントローラー11は、PLLPhaseLockedLoopを内蔵している。なお、PLLとは、入力信号や基準周波数と、出力信号との周波数を一致させる電子回路のことである。第2のメモリコントローラー11は、UDIMM12a,12bとの間の信号の入出力状態を最適化するためのトレーニングを制御部21bとともに実行する。入出力状態を最適化するとは例えば、信号の入出力タイミングと、信号を扱う基準となる電圧のレベルであるリファレンス電圧レベルとを最適化することである。信号の入出力タイミングの最適化とは、信号の入力側において確実に信号を取り込めるように、セットアップタイムやホールドタイムを十分に確保することである。具体的には、第2のメモリコントローラー11は、以下の1~に示す設定値の最適値を決定するためのトレーニングを制御部21bとともに実行する。1第2のメモリコントローラー11からUDIMM12a,12bへ出力する各種の信号のそれぞれの出力タイミング2UDIMM12a,12bから第2のメモリコントローラー11へ入力されるデータ信号の入力タイミング3UDIMM12a,12bから第2のメモリコントローラー11へ信号が入力される際に用いるリファレンス電圧レベル第2のメモリコントローラー11は、上記1~3の設定値のそれぞれを、それぞれに対して予め決められた値にする。そして、第2のメモリコントローラー11は、上記1~3のそれぞれの設定値を含む設定値情報を制御部21bへ出力する。その後、第2のメモリコントローラー11は、制御部21bから出力された設定値変更コマンドを受け付ける。なお、設定値変更コマンドについては後述する。そして、第2のメモリコントローラー11は、上記1~3の設定値の少なくとも1つを、上記の1~3のそれぞれに対して予め決められた値だけ変化させる。そして、第2のメモリコントローラー11は、設定値情報を制御部21bへ出力する。第2のメモリコントローラー11は、制御部21bから出力された設定値変更コマンドを受け付ける度に、上記1~3のそれぞれの設定値の少なくとも1つを、上記の1~3のそれぞれに対して予め決められた値だけ変化させる。そして、第2のメモリコントローラー11は、設定値情報を制御部21bへ出力する。また、第2のメモリコントローラー11は、制御部21bから出力された設定コマンドを受け付ける。なお、設定コマンドについては後述する。そして、第2のメモリコントローラー11は、受け付けた設定コマンドに含まれる上記1~3のそれぞれの最適値を、上記1~3のそれぞれの設定値とする。第1のメモリコントローラー21aは、第2のメモリコントローラー11との間の信号の入出力状態を最適化するためのトレーニングを制御部21bとともに実行する。具体的には、第1のメモリコントローラー21aは、以下の4~に示す設定値の最適値を決定するためのトレーニングを制御部21bとともに実行する。4第1のメモリコントローラー21aから第2のメモリコントローラー11へ出力する各種の信号の出力タイミング5第2のメモリコントローラー11から第1のメモリコントローラー21aへ入力されるデータ信号の入力タイミング6第2のメモリコントローラー11から第1のメモリコントローラー21aへ信号が入力される際に用いるリファレンス電圧レベル第1のメモリコントローラー21aは、上記4~6の設定値のそれぞれを、それぞれに対して予め決められた値にする。そして、第1のメモリコントローラー21aは、上記4~6のそれぞれの設定値を含む設定値情報を制御部21bへ出力する。その後、第1のメモリコントローラー21aは、制御部21bから出力された設定値変更コマンドを受け付ける。そして、第2のメモリコントローラー11は、上記4~6のそれぞれの設定値の少なくとも1つを、上記の4~6のそれぞれに対して予め決められた値だけ変化させる。そして、第1のメモリコントローラー21aは、設定値情報を制御部21bへ出力する。第1のメモリコントローラー21aは、制御部21bから出力された設定値変更コマンドを受け付ける度に、上記4~6の設定値の少なくとも1つを、上記の4~6のそれぞれに対して予め決められた値だけ変化させる。そして、第1のメモリコントローラー21aは、設定値情報を制御部21bへ出力する。また、第1のメモリコントローラー21aは、制御部21bから出力された設定コマンドを受け付ける。そして、第1のメモリコントローラー21aは、受け付けた設定コマンドに含まれる上記4~6のそれぞれの最適値を、上記4~6のそれぞれの設定値とする。制御部21bは、第2のメモリコントローラー11および第1のメモリコントローラー21aから出力された設定値情報を受け付ける。そして、制御部21bは、UDIMM12a,12bにデータを書き込み、書き込んだデータが正しく読み出せるかどうかのテストを実行する。なお、このテストの内容は、BIOSBasicInputOutputSystemに記述されており、この記述をDRAMチップに書き込むことにより、テストを実行することができる。制御部21bは、書き込んだデータが正しく読み出せた場合、パスPassと判定し、書き込んだデータが正しく読み出せなかった場合フェイルFailと判定する。そして、第2のメモリコントローラー11は、テストにおける判定結果に基づいてシュムデータを生成して記憶する。なお、シュムデータは、受け付けた設定値情報に含まれる上記1~6のそれぞれの設定値に基づいた数値を示すとともに、判定結果を示すデータである。そして、制御部21bは、記憶したシュムデータの数が予め決められた数に達したかどうかを確認する。確認の結果、記憶したシュムデータの数が予め決められた数に達していない場合、制御部21bは、設定値の変更を指示するコマンドである設定値変更コマンドを第1のメモリコントローラー21aおよび第2のメモリコントローラー11へ出力する。一方、確認の結果、記憶したシュムデータの数が予め決められた数に達している場合、制御部21bは、生成した複数のシュムデータが示す値の中心値となるシュムデータに基づき、上記1~6のそれぞれの最適値を決定する。そして、制御部21bは、決定した上記1~3のそれぞれの最適値を含む設定コマンドを第2のメモリコントローラー11へ出力する。同様に、制御部21bは、決定した上記4~6のそれぞれの最適値を含む設定コマンドを第1のメモリコントローラー21aへ出力する。以下に、上記のように構成された演算装置において、第1のメモリコントローラー21aと第2のメモリコントローラー11との間、および、第2のメモリコントローラー11とUDIMM12a,12bとの間で信号の入出力状態を最適化するときの動作について説明する。図2は、図1に示した演算装置において、第1のメモリコントローラー21aと第2のメモリコントローラー11との間、および、第2のメモリコントローラー11とUDIMM12a,12bとの間で信号の入出力状態を最適化するときの動作を説明するためのフローチャートである。なお、ここでは、所定のSPDがEEPROM14に予め書き込まれているものとする。まず、演算装置の電源がオンにされるステップS1。演算装置の電源がオンの状態になると、EEPROM14に記憶された情報が読み出され、MRSコマンドにてDRAMのタイミング設定が実行されるステップS2。次に、第2のメモリコントローラー11は、上記1~3に該当する、UDIMM12a,12bとの間の信号の入出力に関する設定値のそれぞれを、それぞれに対して予め決められた値に設定するステップS3。そして、第2のメモリコントローラー11は、UDIMM12a,12bとの間の信号の入出力に関する設定値のそれぞれを含む設定値情報を制御部21bへ出力する。また、第1のメモリコントローラー21aは、上記4~6に該当する、第2のメモリコントローラー11との間の信号の入出力に関する設定値のそれぞれを、それぞれに対して予め決められた値に設定するステップS4。そして、第1のメモリコントローラー21aは、第2のメモリコントローラー11との間の信号の入出力に関する設定値のそれぞれを含む設定値情報を制御部21bへ出力する。第2のメモリコントローラー11および第1のメモリコントローラー21aから出力された設定値情報を受け付けた制御部21bは、UDIMM12a,12bにデータを書き込み、書き込んだデータが正しく読み出せるかどうかのテストを実行するステップS5。次に、制御部21bは、テストにおける判定結果に基づいてシュムデータを生成して記憶するステップS6。そして、制御部21bは、第2のメモリコントローラー11および第1のメモリコントローラー21aへ設定値変更コマンドを出力する。制御部21bから出力された設定値変更コマンドを受け付けた第2のメモリコントローラー11は、上記1~3に該当する、UDIMM12a,12bとの間の信号の入出力に関する設定値の少なくとも1つを、予め決められた値だけ変化させるステップS7。そして、第2のメモリコントローラー11は、設定値情報を制御部21bへ出力する。また、制御部21bから出力された設定値変更コマンドを受け付けた第1のメモリコントローラー21aは、上記4~6に該当する、第2のメモリコントローラー11との間の信号の入出力に関する設定値の少なくとも1つを、予め決められた値だけ変化させるステップS8。そして、第1のメモリコントローラー21aは、設定値情報を制御部21bへ出力する。第2のメモリコントローラー11および第1のメモリコントローラー21aから出力された設定値情報を受け付けた制御部21bは、UDIMM12a,12bにデータを書き込み、書き込んだデータが正しく読み出せるかどうかのテストを実行するステップS9。次に、制御部21bは、テストにおける判定結果に基づいてシュムデータを生成して記憶するステップS10。そして、制御部21bは、記憶したシュムデータの数が予め決められた数に達したかどうかを確認するステップS11。ステップS11における確認の結果、記憶したシュムデータの数が予め決められた数に達していない場合、制御部21bは、設定値変更コマンドを第2のメモリコントローラー11および第1のメモリコントローラー21aへ出力する。そして、ステップS7の動作へ遷移する。一方、ステップS11における確認の結果、記憶したシュムデータの数が予め決められた数に達している場合、制御部21bは、生成した複数のシュムデータが示す値の中心値となるシュムデータに基づき、上記1~3に該当する、第2のメモリコントローラー11とUDIMM12a,12bとの間の信号の入出力に関する設定値のそれぞれと、上記4~6に該当する、第1のメモリコントローラー21aと第2のメモリコントローラー11との間の信号の入出力に関する設定値のそれぞれとの最適値を決定するステップS12。そして、制御部21bは、決定した上記1~3のそれぞれの最適値を含む設定コマンドを第2のメモリコントローラー11へ出力する。また、制御部21bは、決定した上記4~6のそれぞれの最適値を含む設定コマンドを第1のメモリコントローラー21aへ出力する。制御部21bから出力された設定コマンドを受け付けた第2のメモリコントローラー11は、受け付けた設定コマンドに含まれる上記1~3のそれぞれの最適値を上記1~3のそれぞれの設定値とする。すなわち、第2のメモリコントローラー11は、制御部21bにて決定された最適値を、UDIMM12a,12bとの間の信号の入出力に関する設定値とするステップS13。また、制御部21bから出力された設定コマンドを受け付けた第1のメモリコントローラー21aは、受け付けた設定コマンドに含まれる上記4~6のそれぞれの最適値を、上記4~6のそれぞれの設定値とする。すなわち、第1のメモリコントローラー21aは、制御部21bにて決定された最適値を、第2のメモリコントローラー11との間の信号の入出力に関する設定値とするステップS14。その後、制御部21bは、HDDHardDiskDrive不図示に記憶されているOSOperatingSystemをUDIMM12a,12bのDRAMチップ12-1に書き込む。これにより、演算装置の動作が開始される。このように本実施形態において、第1のメモリコントローラー21aは、第2のメモリコントローラー11との間の信号の入出力状態を繰り返し変化させる。また、第2のメモリコントローラー11は、UDIMM12a,12bとの間の信号の入出力状態を繰り返し変化させる。そして、制御部21bは、入出力状態の変化の度に、UDIMM12a,12bへ書き込んだデータが正しく読み出せるかどうかを判定し、判定の結果に基づき、第1のメモリコントローラー21aと第2のメモリコントローラー11との間の信号の入出力状態、および、第2のメモリコントローラー11とUDIMM12a,12bとの間の信号の入出力状態を最適化する。これにより、緻密なボンディングワイヤ技術を用いるための大掛かりな装置を必要とすることなく、安価なDIMMで大容量のLR/RDIMMを構成することができる。具体的には、本実施形態においては、2RankのUDIMMを2つ使用することにより、4RankのLR/RDIMMを実現している。また、本実施形態においては、PLLを内蔵した第2のメモリコントローラー11でタイミングを調整し、SPDの内容に従うことにより、LRDIMMとRDIMMとのどちらも実現することができる。RDIMMとする場合には、DQ信号およびDQS信号が第2のメモリコントローラー11内をスルーするようにすればよい。また、LRDIMMとする場合には、アドレス信号、コマンド信号、DQ信号およびDQS信号のすべてを第2のメモリコントローラー11で制御するようにすればよい。また、本実施形態では、UDIMMを用いた場合について説明したが、UDIMMではなく、SODIMMSmallOutlineDIMMを用いてもよい。なお、本発明の演算装置が備えるインターポーザー基板は、図1に示した構成に限定されない。図3および図4は、本発明の演算装置の他の構成例を示す図であり、aは正面図、bは側面図である。図3に示すインターポーザー基板30のように、図1に示したインターポーザー基板10にさらにUDIMMを2つ追加して装着することも可能である。これにより、8RankのLRDIMMまたはRDIMMを構成することができる。また、図4に示すインターポーザー基板50のように、図1に示したUDIMM12a,12bをECC機能付きのUDIMM52a,52bに置き換えることも可能である。これにより、ECC用DRAMチップ13をインターポーザー基板に装着する必要がなくなる。"