ポリシリコン抵抗体を有する半導体装置の製造方法であって、基板上にポリシリコン膜を形成する工程と、前記ポリシリコン膜をパターニングしてポリシリコンパターンを形成する工程と、前記ポリシリコンパターンを窒素雰囲気中でアニールし、該ポリシリコンパターンのシリコン結晶粒径を拡大する第1アニール工程と、前記第1アニール工程においてシリコン結晶粒径が拡大された前記ポリシリコンパターンに導電型がP型の不純物を注入する工程と、前記P型不純物が注入された前記ポリシリコンパターンを酸素雰囲気中でアニールする第2アニール工程と、を含み、前記第1アニール工程は、前記不純物を注入する工程の前で、前記ポリシリコン膜を形成する工程の後で、処理時間は前記不純物の量に対応していることを特徴とする半導体装置の製造方法。ポリシリコン抵抗体及びMOSトランジスタを有する半導体装置の製造方法であって、基板上に素子分離膜を形成して素子分離領域を形成する工程と、前記基板の前記素子分離領域及び前記素子分離膜が形成されていない領域にポリシリコン膜を形成する工程と、前記基板の前記素子分離膜が形成されていない領域に前記ポリシリコン膜上から導電型がN型の不純物を注入してチャネル領域を形成する工程と、前記ポリシリコン膜をパターニングしてポリシリコンパターン及びゲート電極を形成する工程と、前記ポリシリコンパターン及び前記ゲート電極を窒素雰囲気中でアニールし、該ポリシリコンパターンのシリコン結晶粒径を拡大する第1アニール工程と、前記第1アニール工程においてシリコン結晶粒径が拡大された前記ポリシリコンパターンに導電型がP型の不純物を注入すると同時に、前記ゲート電極の両側に導電型がP型の不純物を注入して不純物拡散層を形成する工程と、前記P型不純物が注入された前記ポリシリコンパターン及び前記不純物拡散層を酸素雰囲気中でアニールする第2アニール工程と、を含み、前記第1アニール工程は、前記不純物を注入する工程の前で、前記ポリシリコン膜を形成する工程の後で、処理時間は前記不純物の量に対応していることを特徴とする半導体装置の製造方法。前記第1アニール工程の処理時間は、予め求められた時間であることを特徴とする請求項1または2記載の半導体装置の製造方法。しかしながら、特許文献1に記載された発明では、不純物の注入量及びアニール温度が上記した範囲外である場合、ポリシリコン抵抗体の温度係数を小さくする方法については記載されていない。また、温度係数の小さなポリシリコン抵抗体を得るために、フッ化ホウ素イオンBF2イオンのドーズ量や、アニール温度を調整すると、同時に不純物が注入されるPチャネル型MOSトランジスタの特性を変動させてしまうという問題がある。本発明は、上記した点に鑑みてなされたものであり、ポリシリコン抵抗体が負の温度係数を持つ場合において、不純物の注入量や不純物活性化のためのアニール条件に依らず、温度係数の小さなポリシリコン抵抗体を形成する半導体装置の製造方法を提供することを目的とする。本発明の半導体装置の製造方法は、ポリシリコン抵抗体を有する半導体装置の製造方法であって、基板上例えば図1に示したシリコン基板1にポリシリコン膜例えば図1に示したノンドープポリシリコン膜4を形成する工程例えば図1aに示した工程と、前記ポリシリコン膜をパターニングしてポリシリコンパターン例えば図1に示したノンドープポリシリコンパターン40を形成する工程例えば図1bに示した工程と、前記ポリシリコンパターンを窒素雰囲気中でアニールし、該ポリシリコンパターンのシリコン結晶粒径を拡大する第1アニール工程例えば図1cに示した工程と、前記第1アニール工程においてシリコン結晶粒径が拡大された前記ポリシリコンパターンに導電型がP型の不純物を注入する工程例えば図1dに示した工程と、前記P型不純物が注入された前記シリコンパターンを酸素雰囲気中でアニールする第2アニール工程例えば図1eに示した工程と、を含み、前記第1アニール工程は、前記不純物を注入する工程の前で、前記ポリシリコン膜を形成する工程の後で、処理時間は前記不純物の量に対応していることを特徴とする。本発明の半導体装置の製造方法は、ポリシリコン抵抗体及びMOSトランジスタを有する半導体装置の製造方法であって、基板上に素子分離膜を形成して素子分離領域例えば図3aに示したLOCOS領域2を形成する工程例えば図3aに示した工程と、前記基板の前記素子分離領域及び前記素子分離膜が形成されていない領域にポリシリコン膜を形成する工程例えば図3aに示した工程と、前記基板の前記素子分離膜が形成されていない領域に前記ポリシリコン膜上から導電型がN型の不純物を注入してチャネル領域を形成する工程例えば図3bに示した工程と、前記ポリシリコン膜をパターニングしてポリシリコンパターン及びゲート電極例えば図3cに示したゲート電極80を形成する工程例えば図3cに示した工程と、前記ポリシリコンパターン及び前記ゲート電極を窒素雰囲気中でアニールし、該ポリシリコンパターンのシリコン結晶粒径を拡大する第1アニール工程例えば図3eに示した工程と、前記第1アニール工程においてシリコン結晶粒径が拡大された前記ポリシリコンパターンに導電型がP型の不純物を注入すると同時に、前記ゲート電極の両側に導電型がP型の不純物を注入して不純物拡散層を形成する工程例えば図3e、fに示した工程と、前記P型不純物が注入された前記ポリシリコンパターン及び前記不純物拡散層を酸素雰囲気中でアニールする第2アニール工程例えば図3fに示した工程と、を含み、前記第1アニール工程は、前記不純物を注入する工程の前で、前記ポリシリコン膜を形成する工程の後で、処理時間は前記不純物の量に対応していることを特徴とする。また、本発明の半導体装置の製造方法は、上記した発明において、前記第1アニール工程の処理時間は、予め求められた時間であることが望ましい。以上の本発明によれば、ポリシリコン抵抗体が負の温度係数を持つ場合、温度係数が小さいポリシリコン抵抗体が得られるような条件でのアニール処理をイオン注入前に行うことで、不純物のドーズ量や不純物を活性化させるためのアニール条件を変更することなく、温度係数の小さなポリシリコン抵抗体を形成できる。また、MOSトランジスタとポリシリコン抵抗体とを同一の基板上に形成する場合でも、アニール処理を行うタイミングをイオン注入前とすることで、MOSトランジスタの特性を変動させることなく、温度係数がゼロ又はゼロに近いポリシリコン抵抗体を形成できる。さらに、ポリシリコン-ポリシリコンキャパシタとポリシリコン抵抗体を有する場合も、ポリシリコン-ポリシリコンキャパシタの層間酸化膜形成時の熱量を考慮して事前アニール条件を決定することで、温度係数の小さなポリシリコン抵抗体を形成できる。以下、本発明の半導体装置の製造方法の実施形態1、実施形態2、実施形態3を説明する。[実施形態1]実施形態1は、ポリシリコン抵抗体単体の製造方法を説明するための図である。図1a~eは、本発明の実施形態1の半導体装置の製造方法を説明するための図であって、特にポリシリコン抵抗体の製造工程を示す断面図である。実施形態1では、先ず、図1aに示すように、シリコン基板1上に素子分離用の酸化膜LOCOS2’を形成することによってLOCOS領域2を形成する。次に、熱酸化処理によってゲート酸化絶縁膜3が形成され、ゲート酸化絶縁膜3上にCVD法によりポリシリコン抵抗体となる365nmの厚さのノンドープドポリシリコン膜4が形成される。次に、図1bに示すように、ノンドープドポリシリコン膜4上にフォトレジストが塗布され、これを露光した後現像してレジストパターン5が形成される。ノンドープドポリシリコン膜4がレジストパターン5をマスクにエッチングされ、ノンドープポリシリコンパターン40が形成される。そして、図1cに示すように、レジストパターン5の除去後、160nmの図示しないナイトライド膜が形成され、セルフアラインでナイトライド膜がエッチングされる。ナイトライド膜のエッチングにより、ノンドープポリシリコンパターン40の側壁にナイトライドスペーサ6が形成される。ここで、実施形態1では、ポリシリコン抵抗体へのイオン注入に先立って、N2雰囲気中で温度1038°C、所定の時間の熱処理アニールが行われる。このアニールにより、ノンドープポリシリコンパターン40の結晶粒径が拡大される。アニールの条件は、ポリシリコン抵抗体の温度係数をシフトすべき量に合わせて適宜変更される。ここで、図2aに、ポリシリコン抵抗体のBF2のイオン注入量と温度係数との関係を示す。また、図2bに、aに示した温度係数の変動量とN2アニールの処理時間との関係を示す。つまり、図2aに示す様に従来のポリシリコン抵抗体は、BF2のイオン注入量に温度係数が依存していた。しかし、本願発明のN2雰囲気中での熱処理N2アニールによって、温度係数は略ゼロになる。そして、N2アニールの処理時間は、図2bに示すように、図2aの温度係数変動量に対応している。ポリシリコン抵抗体へのイオン注入に先立って行われるN2雰囲気中のアニールを、本明細書では事前アニールとも記し、イオン注入前であれば、図1のabcのどの工程で実施しても有効である。次に、図1dに示すように、15nmの保護酸化膜7をCVD法により形成し、フッ化ホウ素イオンBF2をエネルギー60keV、注入量4.0×E15ヶ/cm2の条件でノンドープポリシリコンパターン40に注入する。この結果、ノンドープポリシリコンパターン40がポリシリコン抵抗体8となる。次に、図1eに示すように、保護酸化膜7が除去される。この後、950°Cで150秒の急速熱酸化処理を行って注入されたフッ化ホウ素イオンBF2を活性化することにより、温度係数の小さなP型のポリシリコン抵抗体8が形成される。以下に、上記した図2a、bが示す具体的なポイントを説明する。図2aに示したように、ノンドープポリシリコンパターン40へのフッ化ホウ素イオンBF2イオンのドーズ量が3.0×E15ヶ/cm2である場合、事前アニールをしないときのポリシリコン抵抗体8の温度係数は-440ppm/°Cいであった。しかし、イオン注入前に1038°Cの温度条件下で107秒のN2アニールを行った場合、ポリシリコン抵抗体8の温度係数は-1.3ppm/°Cとなり、-50ppm~50ppm/°Cの範囲内の、よりゼロに近い値となった。また、ノンドープポリシリコンパターン40へのドーズ量が2.0×E15ヶ/cm2でN2アニールをしないときのポリシリコン抵抗体8の温度係数は-638ppm/°Cろであった。しかし、1038°C、154秒のN2雰囲気中で事前アニールを行った場合、ポリシリコン抵抗体8の温度係数は-6.6ppm/°Cとなり、-50ppm~50ppm/°Cの範囲内の、よりゼロに近い値となった。なお、図2a、bの両者の関係は、予め所定の範囲のBF2ドーズ量に対応した事前アニール温度と処理時間と、温度係数との関係を求めておく。そして、実際のプロセスのドーズ量に対応した事前アニール処理時間だけ実施する。[実施形態2]次に、本発明の実施形態2を説明する。実施形態2の半導体装置の製造方法は、Pチャネル型MOSトランジスタとポリシリコン抵抗体の不純物注入の工程を兼用するものである。実施形態2によれば、Pチャネル型MOSトランジスタとポリシリコン抵抗体との間で、不純物の注入条件が異なる場合であっても不純物の注入工程を兼用できる上、Pチャネル型MOSトランジスタとポリシリコン抵抗体とがそれぞれ所望の特性を得ることができる。図3a~fは、実施形態2の半導体装置の製造工程を説明するための断面図である。なお、図3に示した構成のうち、図1で説明した構成と同様の構成については同様の符号を付してその説明を一部略すものとする。図3aに示すように、シリコン基板1上にはPチャネル型MOSトランジスタが形成される領域図中にはPMOSと記す。また、以下、文中にはPMOS領域Aと記すと、ポリシリコン抵抗体が形成される領域図中にはPoly抵抗と記す。また、以下、文中にはPoly抵抗領域Bと記すとがある。実施形態2では、先ず、Poly抵抗領域Bに素子分離用のLOCOS領域2が形成される。PMOS領域Aには、図示しないレジストパターンを用いてN型の不純物を注入し、Nウェル領域9が形成される。続いて熱酸化処理によりゲート酸化絶縁膜3が形成される。ゲート酸化絶縁膜3上には、CVD法によって365nmの厚さのノンドープドポリシリコン膜4が形成される。次に、図3bに示すように、Poly抵抗領域BとPMOS領域Aとに10nmの保護酸化膜10が形成される。そして、Poly抵抗領域Bをレジストパターン11で覆い、PMOS領域Aのノンドープドポリシリコン膜4に選択的にリンPイオンを注入し、N型ゲート電極を形成する。次に、図3cに示すように、レジストパターン11が除去された後、Poly抵抗領域BとPMOS領域Aとにそれぞれレジストパターン5が形成される。レジストパターン5をマスクにしてノンドープドポリシリコン膜4がエッチングされる。エッチングにより、Poly抵抗領域B上にノンドープポリシリコンパターン40が形成される。PMOS領域Aにはゲート電極80が形成される。次に、図3dに示すように、レジストパターン5が除去される。そして、シリコン基板1のPMOS領域Aを除く領域にレジストパターン12が形成され、PMOS領域Aにはフッ化ホウ素イオンBF2が選択的に注入される。フッ化ホウ素イオンBF2の注入により、Pチャネル型MOSトランジスタの低濃度のP拡散層13が形成される。次に、図3eに示すように、レジストパターン12が除去される。そして、Poly抵抗領域BとPMOS領域Aの全面に図示しない160nmのナイトライド膜が形成される。ナイトライド膜をセルフアラインでエッチングすることによってゲート電極80の側壁とノンドープポリシリコンパターン40の側壁とにナイトライドスペーサ6が形成される。次に、実施形態2では、実施形態1と同様に、N2雰囲気中で1038°C、65秒の事前アニールが行われる。事前アニールにより、以降の工程でノンドープポリシリコンパターン40が温度係数の小さなポリシリコン抵抗体となる。さらに、ゲート電極80とノンドープポリシリコンパターン40上にCVD法によって15nmの保護酸化膜7が形成される。保護酸化膜7上からフッ化ホウ素イオンBF2がPチャネル型MOSトランジスタの拡散層14となる部分と、ノンドープポリシリコンパターン40に対して注入される。本実施形態において、所望のPチャネル型MOSトランジスタ特性が得られるフッ化ホウ素イオンBF2の注入の条件は、エネルギー60keV、ドーズ量4.0×E15ヶ/cm2である。次に、図3fに示すように、保護酸化膜7が除去される。保護酸化膜7の除去後、酸素雰囲気中で950°C、150秒の急速熱酸化処理アニールがされ、注入されたフッ化ホウ素イオンBF2が活性化される。以上の工程により、Pチャネル型MOSトランジスタと温度係数の小さなP型ポリシリコン抵抗体8が形成される。実施形態2は、以上説明した工程に限定されるものではない。すなわち、実施形態1で記載したとおり図3eで行われるN2雰囲気中の事前アニールは、図3eに示すイオン注入前であれば、図3aとdの間の工程であれば有効である。また、実施形態1で記載したように、事前アニール処理の処理時間は、予め求めた図A、Bの関係からドーズ量4.0×E15ヶ/cm2に対応した65秒となっている。図2eの工程でN2雰囲気中の事前アニールを行うことにより、温度係数の小さなポリシリコン抵抗体の形成が可能である。[実施形態3]次に、本発明の実施形態3について説明する。実施形態3は、Pチャネル型MOSトランジスタと、ポリシリコン-ポリシリコンキャパシタと、P型ポリシリコン抵抗体を含むLSI回路に本発明を適用するものである。LSI回路がポリシリコン-ポリシリコンキャパシタを含む場合、層間酸化膜形成時に加わる熱量でポリシリコン抵抗体の結晶粒径が拡大する。このため、先に説明した実施形態1、実施形態2よりも事前アニールでノンドープポリシリコンパターンに与える熱量を下げる必要がある。図4‐1a~図42gは、実施形態3の半導体装置の製造工程を説明するための断面図である。なお、図4‐1、3‐2に示した構成のうち、図1、図3で説明した構成と同様の構成については同様の符号を付してその説明を一部略すものとする。図4‐1aに示すように、実施形態3では、シリコン基板1にPMOS領域Aと、Poly抵抗領域Bと、Poly‐Cap領域C図中ではPoly‐CapCと記すとが設けられる。PMOS領域AにはNウェル領域9が形成され、Poly抵抗領域B及びPoly‐Cap領域CにはLOCOS領域2が形成される。PMOS領域A、Poly抵抗領域B、Poly‐Cap領域C上にはゲート酸化絶縁膜3が形成される。次に、図4‐1bに示すように、シリコン基板1にPMOS領域Aと、Poly抵抗領域Bと、Poly‐Cap領域C上に10nmの保護酸化膜10が形成される。そして、レジストパターン11をPoly抵抗領域B上に形成し、レジストパターン11をマスクにしてPMOS領域AとPoly‐Cap領域C上のノンドープドポリシリコン膜4にリンPが選択的に注入される。Poly‐Cap領域C上のノンドープドポリシリコン膜4はポリシリコン-ポリシリコンキャパシタの下部電極となる。次に、図4‐1cに示すように、保護酸化膜10が除去される。保護酸化膜10の除去後、酸素雰囲気中で、温度1038°C、17秒の熱処理を行うことによってポリシリコン-ポリシリコンキャパシタの層間酸化膜15が形成される。層間酸化膜15上には、CVD法によって365nmのポリシリコン膜16が形成される。ポリシリコン膜16は、後にポリシリコン-ポリシリコンキャパシタの上部電極となる。続いて、ポリシリコン膜16に対してリンPが注入される。次に、図4‐1dに示すように、図示しないレジストパターンを用いてポリシリコン膜16がエッチングされ、ポリシリコン-ポリシリコンキャパシタの上部電極160が形成される。ポリシリコン膜16のエッチングに使用されたレジストパターンが除去された後、レジストパターン5が形成される。レジストパターン5をマスクにしてノンドープドポリシリコン膜4及びゲート酸化絶縁膜3をエッチングすることにより、ゲート電極80とノンドープポリシリコンパターン40、ポリシリコン-ポリシリコンキャパシタの下部電極150が形成される。次に、図4‐1eに示すように、レジストパターン5の除去後、レジストパターン12が形成される。レジストパターン12をマスクにしてフッ化ホウ素イオンBF2を選択的に注入することによってPチャネル型MOSトランジスタのP拡散層13が形成される。そして、図4‐1fに示すように、レジストパターン12除去後、160nmの図示しないナイトライド膜がPMOS領域A、Poly抵抗領域B、Poly‐Cap領域Cの全面に形成される。セルフアラインでナイトライド膜をエッチングすることにより、ゲート電極80、ノンドープポリシリコンパターン40、ポリシリコン-ポリシリコンキャパシタ300の側壁にナイトライドスペーサ6が形成される。次に、実施形態1、実施形態2と同様に、N2雰囲気中で温度1038°Cの熱処理事前アニールが行われる。ただし、実施形態3では、ポリシリコン-ポリシリコンキャパシタ300の層間酸化膜15の形成時に1038°C、17秒の熱処理が先に行われている。このため、実施形態3の事前アニールでは、先に行われた熱処理を考慮して1038°Cの熱処理を実施形態1、実施形態2よりも熱処理を行った17秒短い48秒行っている実施形態1、実施形態2では65秒。実施形態3では、このように、層間酸化膜15の形成時の熱量を考慮して事前アニール条件を決定することで、ポリシリコン-ポリシリコンキャパシタ300を有する場合でも、温度係数の小さなポリシリコン抵抗体を形成することが可能となる。また、上記した工程では、事前アニールの時間を短縮することによって事前アニールでノンドープポリシリコンパターン40に加わる熱量を低減した。しかし、実施形態3は、事前アニール時のノンドープポリシリコンパターン40に加わる熱量が、ノンドープポリシリコンパターン40の結晶粒径を充分拡大する熱量から層間酸化膜15を形成する際に加わる熱量を差し引いた熱量になるものであればよく、アニール温度を低減して熱量を低減するものであってもよい。また、実施形態3において、事前アニールをN2雰囲気中で行うことは、ポリシリコン-ポリシリコンキャパシタ300の層間酸化膜15をさらに酸化することがない。つまり、N2雰囲気中の事前アニールは、層間酸化膜15の厚さを変動させることがない実施形態3に好適なプロセスである。次に、CVD法によってPMOS領域A、Poly抵抗領域B、Poly‐Cap領域Cの全面に15nmの保護酸化膜7が形成される。保護酸化膜7上には、レジストパターン17が形成され、フッ化ホウ素イオンBF2がエネルギー60keV、ドーズ量4.0×E15ヶ/cm2の条件で、Pチャネル型MOSトランジスタのP拡散層14となる部分と、ノンドープポリシリコンパターン40に注入される。次に、図4‐2gに示すように、レジストパターン17が除去される。レジストパターン17の除去後、950°C、150秒の条件で急速熱酸化処理が行われ、注入されたフッ化ホウ素イオンBF2が活性化される。フッ化ホウ素イオンBF2の活性化により、Pチャネル型MOSトランジスタとポリシリコン-ポリシリコンキャパシタ300とポリシリコン抵抗体8が形成される。以上説明した実施形態1ないし3によれば、負の温度係数を持つポリシリコン抵抗体に対し、ポリシリコン抵抗体へのイオン注入に先立って事前アニールを行うことによってポリシリコン抵抗体の温度係数をプラス側にシフトすることができる。このため、本発明の実施形態1ないし3によれば、いずれもポリシリコン抵抗体の温度係数を小さくすることができる。また、上記した実施形態2、実施形態3によれば、ポリシリコン抵抗体と他のアナログ素子とを同一基板上に形成する場合、ポリシリコン抵抗体と他のアナログ素子とに同時にイオン注入して工程を簡易化することができる。このとき、事前アニールが他のアナログ素子の特性に影響を及ぼすことがなく、事前アニールをポリシリコン抵抗体の温度係数にのみ考慮して事前アニールの条件を設定することができる。また、イオン注入後のアニールについては他のアナログ素子に要求される特性にのみ考慮してアニールの条件を設定することができる。以上のことから、実施形態2、実施形態3は、ポリシリコン抵抗体の温度係数と、ポリシリコン抵抗体と同一基板上に作成されるアナログ素子をそれぞれ最適な条件によってアニールし、各素子の特性を独立に調整することができる。より具体的には、Pチャネル型MOSトランジスタとポリシリコン抵抗体とを有するLSI回路に本発明を適用した場合、イオン注入前のタイミングで事前アニールとすることにより、Pチャネル型MOSトランジスタの特性を変動させることなく、温度係数がゼロまたはゼロに近いポリシリコン抵抗体を形成できる。また、ポリシリコン-ポリシリコンキャパシタとポリシリコン抵抗体を有するLSI回路に本発明を適用した場合も、ポリシリコン-ポリシリコンキャパシタの層間酸化膜形成時の熱量を考慮して事前アニール条件を決定することで、温度係数の小さなポリシリコン抵抗体を形成できる。