"半導体基板及び内部に埋め込まれた基板貫通ビアTSV構造体を含む半導体構造体であって、前記TSV構造体は、前記半導体基板内の孔の周りの連続的側壁の全体に接触する拡散障壁ライナ48と、前記拡散障壁ライナの内側側壁に接触する誘電体ライナ50Vと、前記誘電体ライナに横方向に接触する金属導電性ビア構造体51と、を含む半導体構造体。前記拡散障壁ライナは導電性材料を含む、請求項1に記載の半導体構造体。前記拡散障壁ライナは導電性金属窒化物を含む、請求項2に記載の半導体構造体。前記導電性金属窒化物は、TiN、TaN、WN、TiAlN、及びTaCNから選択される、請求項3に記載の半導体構造体。前記拡散障壁ライナは元素金属を含む、請求項2に記載の半導体構造体。前記拡散障壁ライナは、CoW合金及びCoWP合金から選択される電気めっき可能な材料である、請求項2に記載の半導体構造体。前記拡散障壁ライナは、金属材料の拡散を阻止する誘電体材料を含む、請求項1に記載の半導体構造体。前記拡散障壁ライナは金属酸化物含有誘電体材料を含む、請求項7に記載の半導体構造体。xの各値は独立に0.5から3までであり、yの各値は独立に0から2までであるものとして、前記金属酸化物含有誘電体材料は、HfO2、ZrO2、La2O3、Al2O3、TiO2、SrTiO3、LaAlO3、Y2O3、HfOxNy、ZrOxNy、La2OxNy、Al2OxNy、TiOxNy、SrTiOxNy、LaAlOxNy、Y2OxNy、これらのシリケート及びこれらの合金、並びにこれらの非化学量論的変形のうちの少なくとも1つを含む、請求項8に記載の半導体構造体。x、y、及びzの各値は独立に0から1までであるものとして、前記拡散障壁ライナは、炭化シリコン及びSiNxCyHzから選択される材料を含む、請求項7に記載の半導体構造体。前記拡散障壁ライナは窒化シリコンを含む、請求項7に記載の半導体構造体。前記半導体基板の第1の面11上に配置された少なくとも1つの半導体デバイス12と、前記半導体基板の第2の面19上に配置された拡散障壁層と、をさらに含み、前記第2の面は前記第1の面の反対側上に配置される、請求項1に記載の半導体構造体。前記拡散障壁層は、金属材料の拡散を阻止する誘電体材料を含む、請求項12に記載の半導体構造体。x、y及びzの各値が独立に0から1までであるものとして、前記拡散障壁層は、金属酸化物含有誘電体材料、炭化シリコン、及びSiNxCyHz、並びに窒化シリコンから選択される材料を含む、請求項13に記載の半導体構造体。前記誘電体ライナは遠位方向水平面50D及び近位方向水平面50Pを有する水平部分を含み、前記遠位方向水平面は、前記近位方向水平面よりも前記少なくとも1つの半導体デバイスから遠くにあり、かつ、前記金属導電性ビア構造体の端面と同一平面上にある、請求項1に記載の半導体構造体。前記金属導電性ビア構造体及び前記拡散障壁ライナに接触する同一平面上の水平面を有する相互接続レベル誘電体層50Xをさらに含む、請求項1に記載の半導体構造体。前記半導体基板の第1の面11上に配置された少なくとも1つの半導体デバイス12と、前記金属導電性ビア構造体に導電接続され、かつ、前記第1の面に対してよりも前記半導体基板の第2の表面の近位にある、金属パッド122と、をさらに含み、前記第2の面は前記第1の面の反対側上に配置される、請求項1に記載の半導体構造体。前記金属パッドに接合されたC4ボール124をさらに含む、請求項17に記載の半導体構造体。半導体構造体を形成する方法であって、半導体基板の第1の面11上に少なくとも1つの半導体デバイス12を形成するステップと、前記半導体基板内にトレンチ49を形成するステップであって、前記半導体基板の半導体材料は前記トレンチの側壁において露出する、形成するステップと、前記側壁上に直接拡散障壁ライナ48を形成するステップと、前記トレンチを導電性充填材料で充填することによって、金属導電性ビア構造体49を形成するステップと、前記半導体基板を薄層化するステップであって、前記薄層化の後、前記金属導電性ビア構造体は少なくとも前記半導体基板の前記第1の面から第2の面19まで延び、前記第2の面は前記第1の面の反対側上に配置される、薄層化するステップと、を含む方法。前記拡散障壁ライナは、連続的拡散障壁層48Lを堆積させ、その後、前記第1の面の上から前記連続的拡散障壁の水平部分を除去することによって形成され、前記拡散障壁ライナは前記連続的拡散障壁層の残りの垂直部分を含む、請求項19に記載の方法。前記連続的拡散障壁層の前記水平部分は異方性エッチングによって除去され、前記異方性エッチング後、前記トレンチの底面が露出される、請求項20に記載の方法。前記連続的拡散障壁層の前記水平部分は、前記金属導電性ビア構造体の形成後、及び、前記金属導電性ビア構造体の端部分の除去と同時に除去される、請求項20に記載の方法。誘電体ライナ50Vを形成するステップをさらに含み、前記誘電体ライナは、前記連続的拡散障壁層の内側側壁又は前記拡散障壁ライナの内側側壁上に直接形成され、前記金属導電性ビア構造体は前記誘電体ライナ上に直接形成される、請求項20に記載の方法。前記第2の面上に、前記金属導電性ビア構造体に導電接続された金属パッドを形成するステップと、C4ボール124を前記金属パッドに接合するステップと、をさらに含む、請求項19に記載の方法。前記半導体基板の前記第2の面上に直接拡散障壁層112を形成するステップをさらに含み、前記拡散障壁層は金属材料の拡散を阻止する材料を含む、請求項19に記載の方法。金属汚染のない基板貫通ビア構造体及びその製造方法を提供する。裏面平坦化プロセスに起因する金属汚染の影響を受けない基板貫通ビアTSV構造体を提供する。基板貫通ビアTSVトレンチを形成した後、TSVトレンチの側壁上に、拡散障壁ライナが共形に堆積される。誘電体ライナは、拡散障壁ライナの垂直部分上に誘電体材料を堆積させることによって形成される。続いてTSVトレンチを充填することによって、金属導電性ビア構造体が形成される。拡散障壁ライナの水平部分は、金属導電性ビア構造体の導電性材料を堆積する前に異方性エッチングによって除去することができ、又は誘電体ライナの水平部分を除去した後に平坦化によって除去することができる。拡散障壁ライナは、裏面平坦化の際に、金属導電性ビア構造体から生じる残留金属材料が基板の半導体材料内に入るのを阻止することによって、基板の半導体材料を保護し、それにより、基板内の半導体デバイスが金属汚染から保護される。本開示の態様によると、半導体基板及び内部に埋め込まれた基板貫通ビアTSV構造体を含む半導体構造体が提供される。TSV構造体は、半導体基板内の孔の周りの連続的側壁全体に接触する拡散障壁ライナと、拡散障壁ライナの内側側壁に接触する誘電体ライナと、誘電体ライナに横方向に接触する金属導電性ビア構造体とを含む。本開示の別の態様によると、半導体構造体を形成する方法が提供される。この方法は、半導体基板の第1の面上に少なくとも1つの半導体デバイスを形成するステップと、半導体基板内にトレンチを形成するステップであって、半導体基板の半導体材料はトレンチの側壁において露出する、形成するステップと、側壁上に直接拡散障壁ライナを形成するステップと、トレンチを導電性充填材料で充填することによって金属導電性ビア構造体を形成するステップと、半導体基板を薄層化するステップであって、薄層化の後、金属導電性ビア構造体は、少なくとも半導体基板の第1の面から第2の面まで延び、第2の面は第1の面の反対側上に配置される、薄層化するステップとを含む。上述のように、本開示は、金属汚染のない基板貫通ビア構造体及びその製造方法に関し、これらをここで添付図面を用いて詳細に説明する。図面全体を通して、同じ参照符号又は文字は、同様の又は同等の要素を示すために用いられる。図面は、必ずしも一定の尺度で描かれていない。本明細書で用いられるとき、導電性基板貫通ビアTSV構造体とは、基板を通って、即ち、少なくとも基板の上面から基板の底面まで延びる、導電性構造体である。本明細書で用いられるとき、表面が平坦であることが意図され、かつ、表面の非平坦性が、表面を形成するのに用いられる処理ステップに内在する不完全性により制限される場合、表面は実質的に平坦である。本明細書で用いられるとき、取り付け構造体とは、これに対して電気的に接続することにより半導体チップを取り付けることができる任意の構造体である。取り付け構造体は、パッケージング基板、インタポーザ構造体、又は別の半導体チップとすることができる。本明細書で用いられるとき、第1の要素と第2の要素との間に導電性経路が存在する場合、第1の要素は第2の要素に導電接続される。図1を参照すると、本開示の第1の実施形態による第1の例示的な半導体構造体が、半導体基板10を含む。半導体基板10は、これらに限定されるものではないが、シリコン、ゲルマニウム、シリコンゲルマニウム合金、シリコン炭素合金、シリコンゲルマニウム炭素合金、ガリウムヒ素、インジウムヒ素、リン化ンジウム、III-V族化合物半導体材料、II-V族化合物半導体材料、有機半導体材料、及び他の化合物半導体材料から選択することができる、半導体材料を含む。半導体基板10は、バルク基板、半導体オンインシュレータSOI基板、又はバルク部分及びSOI部分を有するハイブリッド基板とすることができる。半導体基板10の少なくとも上部は、当技術分野において周知の方法を用いて、トランジスタ、ダイオード、キャパシタ、インダクタ、及び/又は抵抗器などの少なくとも1つの半導体デバイス12が形成される、半導体材料領域を含む。下部相互接続レベル構造体が、半導体基板10の前面11上に形成される。前面11は、その上に少なくとも1つの半導体デバイスが配置される半導体基板の表面である。前面11の少なくとも一部分が半導体材料を含む。下部相互接続レベル構造体は、下部相互接続レベル誘電体層と、内部に埋め込まれた下部相互接続レベル導電性構造体とを含む。説明に役立つ実例として、下部相互接続レベル誘電体層は、第1の下部相互接続レベル誘電体層20、第2の下部相互接続レベル誘電体層30、及び第3の下部相互接続レベル誘電体層40を含むことができる。下部相互接続レベル導電性構造体は、第1の下部相互接続レベル誘電体層20内に埋め込まれた第1の下部相互接続レベルビア構造体22及び第1の下部相互接続レベルライン構造体24、第2の下部相互接続レベル誘電体層30内に埋め込まれた第2の下部相互接続レベルビア構造体32及び第2の下部相互接続レベルライン構造体34、並びに、第3の下部相互接続レベル誘電体層40内に埋め込まれた第3の下部相互接続レベルビア構造体42及び第3の下部相互接続レベルライン構造体44を含むことができる。下部相互接続レベル誘電体層20、30、40は、有機シリケートガラスOSG、非ドープシリケートガラスUSG、ドープシリケートガラス、窒化シリコン、又はバックエンドオブラインの誘電体材料として用いられるいずれかの他の既知の誘電体材料などの誘電体材料を含むことができる。下部相互接続レベル導電性構造体22、24、32、34、42、44は、例えば、Cu、Al、Ag、Ti、Ta、W、TiN、TaN、WN、CoWP、及び/又はこれらの組み合わせ又は合金とすることができる。下部相互接続レベル構造体20、30、40、22、24、32、34、42、44の最上面は平坦化される。図2及び図3を参照すると、マスキング層47が、下部相互接続レベル構造体20、30、40、22、24、32、34、42、44の上面の上に形成され、次いで、リソグラフィによりパターン形成される。マスキング層47は、ソフトマスク層、即ちフォトレジスト層、又は、例えば第3の下部相互接続レベル誘電体層40などの下部相互接続レベル構造体20、30、40、22、24、32、34、42、44の最上層の誘電体材料とは異なる耐エッチング性の誘電体材料を含むハードマスク層とすることができる。マスキング層47がハードマスク層である場合、フォトレジスト層図示せずをマスキング層47の上面に塗布し、リソグラフィによりパターン形成することができ、フォトレジスト層内のパターンをハードマスク層内に転写して、パターン形成されたマスク層47を提供することができる。マスキング層47がフォトレジスト層である場合には、フォトレジスト層をリソグラフィによる露光及び現像によってパターン形成することができる。続いて、マスキング層47内のパターンを、異方性エッチングにより下部相互接続レベル構造体20、30、40、22、24、32、34、42、44内及び半導体基板10の上部に転写し、少なくとも1つのトレンチ49を形成する。各トレンチ49の断面形状は、図3に示される環形状を有することができるが、環形状を有する必要はない。半導体基板10の半導体材料は、少なくとも1つのトレンチ49の側壁において露出される。半導体基板10の前面11から計測された少なくとも1つのトレンチ49の深さdは、20ミクロンから200ミクロンまで、典型的には、40ミクロンから100ミクロンまでとすることができるが、より浅い又はより深い深さを用いることもできる。少なくとも1つのトレンチ49の横方向寸法、即ち、少なくとも1つのトレンチ49の1つの2つの異なる側壁間の最短の横方向距離は、2ミクロンから20ミクロンまで、典型的には、4ミクロンから10ミクロンまでとすることができるが、より小さい又はより大きい横方向寸法を用いることもできる。例えば、トレンチ49の水平方向断面積が環である場合、トレンチ49の横方向寸法は、外側側壁の半径と内側側壁の半径との間の差とすることができ、かつ、2ミクロンから20ミクロンまで、典型的には、4ミクロンから10ミクロンまでとすることができる。トレンチ49についての環形状は説明に役立つ実例にすぎず、トレンチ49は、本開示のライナを堆積させた後、次の処理ステップにおいて導電性材料でトレンチ49を充填することが可能であれば、いずれの水平歩行断面形状を有することもできる。続いて、マスキング層47は、下部相互接続レベル構造体20、30、40、22、24、32、34、42、44の露出された誘電体材料に対して選択的に除去される。図4を参照すると、連続的拡散障壁層48Lが、少なくとも1つのトレンチ49の底面及び側壁、並びに下部相互接続レベル構造体20、30、40、22、24、32、34、42、44の最上面上に堆積される。連続的拡散障壁層48Lは、第1の例示的な半導体構造体の全ての表面及び少なくとも1つのトレンチ49の側壁表面を連続的に覆う。一実施形態において、連続的拡散障壁層48Lは、導電性材料を含む。連続的拡散障壁層48Lは、単一の均質導電性材料から成るものとすることができ、又は異なる組成を有する複数の導電性材料層を含むことができる。具体的には、連続的拡散障壁層48Lの導電性材料は、少なくとも1つの導電性金属窒化物を含むことができる。導電性金属窒化物についての限定されない例示的な材料として、TiN、TaN、WN、TiAlN、及びTaCNが挙げられる。代替的に又は付加的に、連続的拡散障壁層48Lの導電性材料は、半導体材料内に拡散しない元素金属を含むことができる。そのような元素金属としては、Ta、Ti、W、及びMoが挙げられる。さらに代替的に又は付加的に、連続的拡散障壁層48Lの導電性材料は、CoW合金及びCoWP合金から選択することができる電気めっき可能な材料を含むことができる。連続的拡散障壁層48Lの導電性材料は、金属材料に対する拡散障壁として機能する、即ち、半導体基板10の半導体材料内への金属材料の拡散を阻止する。連続的拡散障壁層48Lのために単独成分の導電層として又は多成分の導電層の1つとして用いることができる種々の導電性材料は、化学気相堆積CVD、原子層堆積ALD、蒸着、物理気相堆積PVD、即ち、スパッタリング、電気めっき、無電解めっき、又はこれらの組み合わせにより、連続層として堆積させることができる。連続的拡散障壁層48Lの各々の導電性成分層の厚さは、1nmから100nmまでとすることができる。連続的拡散障壁層48Lの全厚は、5nmから100nmまでとすることができるが、より薄い又はより厚い厚さを用いることもできる。別の実施形態において、連続的拡散障壁層48Lは、誘電体材料を含む。連続的拡散障壁層48Lは、単一の均質誘電体材料から成るものとすることができ、又は異なる組成を有する複数の誘電体材料層を含むことができる。具体的には、連続的拡散障壁層48Lの誘電体材料は、金属酸化物含有誘電体材料を含むことができる。金属酸化物含有誘電体材料についての限定されない例示的な材料は、HfO2、ZrO2、La2O3、Al2O3、TiO2、SrTiO3、LaAlO3、Y2O3、HfOxNy、ZrOxNy、La2OxNy、Al2OxNy、TiOxNy、SrTiOxNy、LaAlOxNy、Y2OxNy、これらのシリケート及びこれらの合金、並びにこれらの非化学量論的変形物のうちの少なくとも1つを含み、ここで、xの各値は独立に約0.5から約3までであり、yの各値は独立に0から約2までである。代替的に又は付加的に、連続的拡散障壁層48Lの誘電体材料は、炭化シリコン及びSiNxCyHzから選択される少なくとも1つの材料を含むことができ、ここで、x、y、及びzの各値は、独立に0から約1までである。さらに代替的に又は付加的に、連続的拡散障壁層48Lの誘電体材料は、窒化シリコンを含むことができる。連続的拡散障壁層48Lの誘電体材料は、金属材料に対する拡散障壁として機能する、即ち、半導体基板10の半導体材料内への金属材料の拡散を阻止する。連続的拡散障壁層48Lのために単独成分の誘電体層として又は多成分の誘電体層の1つとして用いることができる種々の誘電体材料は、化学気相堆積CVD、原子層堆積ALD、スプレーコーティング、又はこれらの組み合わせにより、連続層として堆積させることができる。x、y、及びzの各値が独立に0から約1までである、SiNxCyHzを堆積させる方法は、当技術分野において既知であり、例えば、Angyal他による特許文献1に見出すことができる。SiNxCyHzの堆積に関連する特許文献1の内容は、引用により本明細書に組み入れられる。連続的拡散障壁層48Lの各誘電体成分層の厚さは、5nmから200nmまでとすることができる。連続的拡散障壁層48Lの全厚は、5nmから100nmまでとすることができるが、より薄い又はより厚い厚さを用いることもできる。さらに別の実施形態において、連続的拡散障壁層48Lは、少なくとも1つの誘電体材料層と少なくとも1つの導電性材料層との組み合わせを含む。連続的拡散障壁層48Lのために独立に用いることができる誘電体材料及び導電性材料を組み合わせて用いることもできる。連続的拡散障壁層48Lの全厚は、5nmから100nmまでとすることができるが、より薄い又はより厚い厚さを用いることもできる。図5を参照すると、下部相互接続レベル構造体20、30、40、22、24、32、34、42、44の上面上の材料に対して連続的拡散障壁層48Lの材料を選択的に除去する反応性イオンエッチングとすることができる異方性エッチングにより、連続的拡散障壁層48Lの水平部分が除去される。連続的拡散障壁層48Lの残りの垂直部分は、少なくとも1つのトレンチ49の側壁上にのみ存在する拡散障壁ライナを構成する。異方性エッチングの後、少なくとも1つのトレンチ49の底面が露出される。説明に役立つ実例において、トレンチ49は環形状を有し、一対の拡散障壁ライナ48、即ち、内側拡散障壁層及び外側拡散障壁層が、トレンチ49の側壁上に形成される。誘電体ライナ50Vが、下部相互接続レベル構造体20、30、40、22、24、32、34、42、44の最上面、拡散障壁ライナ48の内側側壁、及び少なくとも1つのトレンチ49の底面上に直接連続的に堆積される。誘電体ライナ50Vは、非ドープシリケートガラスUSG、ドープシリケートガラス、有機シリケートガラス、又はこれらの組み合わせなどの誘電体材料を含む。誘電体ライナ50Vは、少なくとも1つのトレンチ49の内に後で形成される金属導電性ビア構造体の接着を促進する。拡散障壁ライナ48の内側側壁から水平方向に計測された誘電体ライナ50Vの厚さは、50nmから1ミクロンまで、典型的には、150nmから500nmまでとすることができるが、より薄い又はより厚い厚さを用いることもできる。誘電体ライナ50Vは、例えば化学気相堆積CVDによって堆積させることができる。図6を参照すると、金属導電性ビア構造体51が、少なくとも1つのトレンチ49を導電性材料で充填することによって、少なくとも1つのトレンチの各々の内部に形成される。導電性材料は、例えば、電気めっき、無電解めっき、物理気相堆積、化学気相堆積、又はこれらの組み合わせによって堆積させることができる。平坦化プロセスによって、本明細書では遠位方向水平面50Dと呼ばれる、誘電体ライナ50Vの最上面の上に堆積された余分な導電性材料が除去される。平坦化プロセスには、化学機械平坦化、リセスエッチングrecessetch、又はこれらの組み合わせを用いることができる。少なくとも1つの金属導電性ビア構造体51のために用いることができる材料として、Cu、W、CoW、CoWP、Au、Al、及びAgが挙げられる。さらに、少なくとも1つの金属ライナ図示せずを、誘電体ライナ50Vと少なくとも1つの金属導電性ビア構造体51との間に随意的に堆積させることができる。金属ライナのために用いることができる材料として、TiN、TaN、WN、TiAlN、及びTaCNが挙げられる。少なくとも1つの金属導電性ビア構造体51の形成前に、形成と同時に、又は形成後に、誘電体ライナ50Vを通って少なくとも1つの誘電体ライナレベル金属相互接続構造体52を形成し、下部相互接続レベル導電性構造体22、24、32、34、42、44への導電性経路をもたらすことができる。誘電体ライナ50Vは、遠位方向水平面50D及び近位方向水平面50Pを有する水平部分を含む。遠位方向水平面50Dは、誘電体ライナ50Vの最上面であり、かつ、少なくとも1つの金属導電性ビア構造体51の端面と同一平面上にある。拡散障壁ライナ48の最上面は、近位方向水平面50Pと同一平面上にある。遠位方向水平面50Dは、近位方向水平面50Pよりも少なくとも1つの半導体デバイス12から遠くにある。拡散障壁ライナ48は、誘電体ライナ50Vの最上面に接触しない。図7を参照すると、誘電体層50V及び少なくとも1つの金属導電性ビア構造体51の平坦な面の上に、上部相互接続レベル構造体が形成される。この上部相互接続レベル構造体は、上部相互接続レベル誘電体層と、内部に埋め込まれた上部相互接続レベル導電性構造体とを含む。説明に役立つ例証として、上部相互接続レベル誘電体層は、第1の上部相互接続レベル誘電体層50L、第2の上部相互接続レベル誘電体層60、及び第3の上部相互接続レベル誘電体層70を含むことができる。上部相互接続レベル導電性構造体は、第1の上部相互接続レベル誘電体層50L内に埋め込まれた第1の上部相互接続レベル構造体54、第2の上部相互接続レベル誘電体層60内に埋め込まれた第2の上部相互接続レベルビア構造体62及び第2の上部相互接続レベルライン構造体64、並びに第3の上部相互接続レベル誘電体層70内に埋め込まれた第3の上部相互接続レベルビア構造体72及び第3の上部相互接続レベルライン構造体74を含むことができる。上部相互接続レベル誘電体層50L、60、70は、例えば、有機シリケートガラスOSG、非ドープシリケートガラスUSG、ドープシリケートガラス、窒化シリコン、又はバックエンドオブラインの誘電体材料として用いられるいずれかの他の既知の誘電体材料などの誘電体材料を含むことができる。上部相互接続レベル導電性構造体54、62、64、72、74は、例えば、Cu、Al、Ag、Ti、Ta、W、TiN、TaN、WN、CoWP、及び/又はそれらの組み合わせ又は合金とすることができる。上部相互接続レベル構造体50L、60、70、54、62、64、72、74の最上面は平坦化される。上部相互接続レベル構造体は、下部の構造体内への不純物及び水分の侵入を阻止する、パッシベーション層80をさらに含むことができる。従って、パッシベーション層80は、不純物及び水分の拡散を阻止する誘電体材料を含む。例えば、パッシベーション層80は、窒化シリコン層を含むことができる。パッシベーション層80の厚さは、100nmから2ミクロンまで、典型的には、200nmから500nmまでとすることができるが、より薄い又はより厚い厚さを用いることもできる。少なくとも1つの開口部をパッシベーション層80内に形成することができ、前面金属パッド82を少なくとも1つの開口部の各々の中に形成して、パッシベーション層80を貫通する導電性経路をもたらすことができる。少なくとも1つの前面金属パッド82の各々は、少なくとも1つの半導体デバイスの1つに導電接続される。少なくとも1つの前面金属パッド82は、銅、ニッケル、アルミニウムなどの金属、又はこれらの組み合わせ若しくは合金を含む。少なくとも1つの前面金属パッド82の各々は、その上に後でC4ボールを接合することができるC4パッドとすることができる。図8を参照すると、ハンドル基板90を、基板10及び内部に埋め込まれたコンポーネント、下部相互接続レベル構造体20、30、40、22、24、32、34、42、44、誘電体ライナ50V及び内部に埋め込まれたコンポーネント、並びに上部相互接続レベル構造体50L、60、70、54、62、64、72、74のアセンブリに取り付けることができる。例えば、接着層88をパッシベーション層80の露出面に塗布し、ハンドル基板90を接着層88に接合することができる。ハンドル基板90又はパッシベーション層80と少なくとも1つの前面金属パッド82とのアセンブリを適切な条件下で接着層88から分離できるならば、接着層88は、ポリマーベースのもの、溶媒ベースのもの、樹脂ベースのもの、エラストマーベースのもの、又はいずれかの他のタイプの接合機構に基づくものとすることができる。ハンドル基板90は、後の半導体基板10の後の薄層化後の処理のための機械的支持を与えるのに十分な厚さとする。例えば、ハンドル基板90は、500ミクロンから2mmまで、典型的には、750ミクロンから1,250ミクロンまでの厚さを有するガラス基板とすることができる。一実施形態において、ハンドル基板90の横方向寸法は、半導体基板10の横方向寸法と一致する。例えば、半導体基板10が300mmの直径を有する場合、ハンドル基板90は約300mmの直径を有することができる。図9を参照すると、半導体基板10を上下反転させ、半導体基板10の裏面部分を除去することによりこれを薄層化することができる。具体的には、半導体基板10の裏面部分を、例えば、研削、切断、研磨、リセスエッチング、又はこれらの組み合わせによって除去することができる。この薄層化ステップの後、誘電体ライナ50V及び拡散障壁ライナ48は露出されない。半導体基板10の厚さ、即ち、半導体基板10の前面11と裏面19との間の距離は、図2及び図3の処理ステップの終わりにおける少なくとも1つのトレンチ49の深さdを上回る。例えば、半導体基板10の厚さは、25ミクロンから300ミクロンまで、典型的には、45ミクロンから150ミクロンまでとすることができるが、より薄い又はより厚い厚さを用いることもできる。図10を参照すると、エッチングを用いて、半導体基板10の薄層化が継続される。エッチングにより、半導体基板10の材料が、誘電体ライナ50Vの材料及び拡散障壁ライナ48の材料に対して選択的に除去される。エッチングは、異方性エッチングであっても又は等方性エッチングであってもよい。さらに、このエッチングは、乾式エッチングであっても又は湿式エッチングであってもよい。エッチングは、誘電体ライナ50Vの水平面及び拡散障壁ライナ48の材料が露出された後も、半導体基板10の裏面19が誘電体ライナ50Vの水平面に対して凹部深さrdまで陥凹されるまで続けられる。凹部深さrdは誘電体ライナ50Vの厚さよりも大きく、かつ、1ミクロンから10ミクロンまで、典型的には、2ミクロンから5ミクロンまでとすることができるが、より浅い又はより深い凹部深さを用いることもできる。このステップにおいて、少なくとも1つの金属導電性ビア構造体51は、少なくとも半導体基板の第1の面、即ち前面11から、半導体基板10の第2の面、即ち前面11の反対側に位置する裏面19まで延びる。図11を参照すると、裏面誘電体層が、半導体基板10の裏面上に堆積される。例えば、第1の裏面誘電体層112、第2の裏面誘電体層114、及び第3の裏面誘電体層116が、順次、半導体基板10の裏面19、拡散障壁ライナ48の露出した側壁、及び誘電体ライナ50Vの露出した水平面上に堆積される。一実施形態において、裏面誘電体層112、114、116の少なくとも1つは、金属材料の拡散を阻止する誘電体材料を含むことができる。金属材料の拡散を阻止する誘電体材料は、連続的拡散障壁層48Lの誘電体材料として用いることができるいずれかの材料とすることができる。例えば、裏面誘電体層112、114、116の少なくとも1つは、金属酸化物含有誘電体材料を含むことができる。金属酸化物含有誘電体材料のための限定されない例示的な材料は、HfO2、ZrO2、La2O3、Al2O3、TiO2、SrTiO3、LaAlO3、Y2O3、HfOxNy、ZrOxNy、La2OxNy、Al2OxNy、TiOxNy、SrTiOxNy、LaAlOxNy、Y2OxNy、これらのシリケート及びこれらの合金、並びにこれらの非化学量論的変形物のうちの少なくとも1つ含み、ここで、xの各値は独立に約0.5から約3までであり、yの各値は独立に0から約2までである。代替的に又は付加的に、裏面誘電体層112、114、116の少なくとも1つの誘電体材料は、炭化シリコン及びSiNxCyHzから選択される少なくとも1つの材料を含むことができ、ここで、x、y、及びzの各値は独立に0から約1までである。さらに代替的に又は付加的に、裏面誘電体層112、114、116の少なくとも1つの誘電体材料は、窒化シリコンを含むことができる。裏面誘電体層112、114、116の少なくとも1つの誘電体材料は、金属材料に対する拡散障壁として機能する、即ち、金属材料が裏面19を通って半導体基板10の半導体材料内に拡散するのを阻止する。一実施形態において、第1の裏面誘電体層112は、金属材料に対する拡散障壁として機能する少なくとも1つの誘電体材料を含むことができる。別の実施形態において、裏面誘電体層112、114、116の1つは、非ドープシリケートガラスのような接着促進材料を含むことができる。さらに別の実施形態において、裏面誘電体層112、114、116は、酸化シリコンを含む第1の裏面誘電体層112、窒化シリコン又は金属材料に対する拡散障壁として機能するいずれかの他の誘電体材料を含む第2の裏面誘電体層114、及び酸化シリコンを含む第3の裏面誘電体層116の積層体とすることができる。裏面誘電体層112、114、116の各々の厚さは、必要に応じて最適化することができる。一般に、裏面誘電体層112、114、116の各々は、50nmから2ミクロンまでの厚さを有することができる。典型的には、裏面誘電体層112、114、116の結合した厚さは1ミクロンから3ミクロンまでとすることができるが、より薄い又はより厚い厚さを用いることもできる。図12を参照すると、少なくとも1つの金属導電性ビア構造体51の上の裏面誘電体層112、114、116の部分と、少なくとも1つの金属導電性ビア構造体51の上部分、即ち、半導体基板10の前面11から垂直方向に最も遠い部分とが、化学機械平坦化CMPによって行うことができる平坦化によって除去される。平坦化プロセス中、少なくとも1つの金属導電性ビア構造体51の除去された部分から生じる金属粒子が、半導体基板10との界面の上方図12に示すように又は下方実際のCMP処理ステップの際に配置される裏面誘電体層112、114、116の露出した裏面を汚染することがある。拡散障壁ライナ48の存在により、誘電体ライナ50Vの露出面を汚染した金属粒子が、拡散障壁ライナ48と誘電体ライナ50Vの残りの部分との間の界面で停止することが保証される。さらに、裏面誘電体層112、114、116の少なくとも1つの間で金属材料に対する拡散障壁として機能する誘電体材料層の存在により、裏面誘電体層112、114、116の露出面の上を汚染した金属粒子が、裏面19を通って半導体基板10に入ることが防止される。具体的には、第1の裏面誘電体材料層112が、金属材料に対する拡散障壁として機能する場合、半導体基板10の裏面19及び側壁表面が、半導体基板10への金属材料の拡散を阻止する材料によって連続的に密閉される。従って、第1の例示的な半導体構造体は、金属による裏面汚染の影響を受けないか又は裏面の金属汚染の危険性を著しく低減させる。平坦化後、裏面誘電体層112、114、116の露出面、少なくとも1つの金属導電性ビア構造体51、及び拡散障壁ライナ48は、実質的に互いに実質的に平坦である。図13を参照すると、裏面誘電体層112、114、116及び少なくとも1つの金属導電性ビア構造体51の表面上に、裏面パッシベーション層120を堆積させることができる。裏面パッシベーション層120は、不純物材料及び水分が下の構造体に侵入するのを阻止する誘電体材料を含むことができる。例えば、裏面パッシベーション層120は、窒化シリコン層を含むことができる。裏面パッシベーション層120の厚さは、100nmから2ミクロンまで、典型的には、200nmから500nmまでとすることができるが、より薄い又はより厚い厚さを用いることもできる。少なくとも1つの開口部を裏面パッシベーション層120内に形成することができ、裏面金属パッド122を少なくとも1つの開口部の各々の内部に形成して、裏面パッシベーション層120を通る導電性経路を提供することができる。少なくとも1つの裏面金属パッド122の各々は、金属コンタクトビア構造体51に接触することができる。少なくとも1つの裏面金属パッド122は、銅、ニッケル、アルミニウムなどの金属、又はこれらの合金若しくは組み合わせを含む。少なくとも1つの裏面金属パッド122の各々は、その上に後でC4ボールを接合することができるC4パッドとすることができる。少なくとも1つの金属コンタクトビア構造体51の各々は、半導体基板10の少なくとも前面11から裏面19まで垂直方向に延びる導電性基板貫通ビアTSV構造体である。続いて、例えば、C4ボール124を少なくとも1つの裏面金属パッド122及び取り付け構造体上に配置された金属パッドに接合することによって、取り付け構造体図示せずを半導体基板10の裏面に接合することができる。取り付け構造体との接合は、ハンドル基板90及び半導体基板10のアセンブリをウェハレベルでダイシングdicingすることなしに行うことができ、又は、個々の半導体チップの境界に対応するダイシングチャネルに沿って、ハンドル基板90及び半導体基板10のアセンブリをダイシングした後に行うことができる。ひとたび取り付け構造体がC4ボール124を介して半導体基板10に接合されると、ハンドル基板90は、例えば接着層88をへき開又は溶解することによって、半導体基板10、C4ボール124のアレイ、及び取り付け基板のアセンブリから分離することができる。ハンドル基板90がへき開により除去された場合、接着層88の残留物は、当技術分野において既知の方法を用いて除去することができる。図14を参照すると、連続的拡散障壁層48Lの水平部分を除去せずに誘電体ライナ50Vを堆積させることによって、図4の第1の例示的な半導体構造体から、本開示の第2の実施形態による第2の例示的な半導体構造体を得ることができる。換言すれば、本開示の第2の実施形態においては、連続的拡散障壁層48Lの水平部分を除去する異方性エッチングが省かれる。第2の実施形態の誘電体ライナ50Vは、第1の実施形態におけるものと同じ厚さ及び組成を有することができ、かつ、同じ方法を用いて形成することができる。従って、誘電体ライナ50Vは、連続的拡散障壁層48Lの内側側壁上に直接形成される。図15を参照すると、少なくとも1つのトレンチ49を導電性材料で充填することによって、少なくとも1つのトレンチ49の各々の内部に、金属導電性ビア構造体51が形成される。導電性材料は、第1の実施形態におけるものと同じ組成を有することができ、かつ、同じ方法を用いて堆積させることができる。平坦化プロセスによって、下部相互接続レベル構造体20、30、40、22、24、32、34、42、44の最上面の上に堆積された余分な導電性材料が除去される。平坦化プロセスには、化学機械平坦化、リセスエッチング、又はこれらの組み合わせを用いることができる。少なくとも1つの金属導電性ビア構造体51のために用いることができる材料として、Cu、W、CoW、CoWP、Au、Al、及びAgが挙げられる。さらに、誘電体ライナ50Vと少なくとも1つの金属導電性ビア構造体51との間に、少なくとも1つの金属ライナ図示せずを随意的に堆積させることができる。金属ライナのために用いることができる材料として、TiN、TaN、WN、TiAlN、及びTaCNが挙げられる。平坦化プロセスの際、前面11の上に位置する下部相互接続レベル構造体20、30、40、22、24、32、34、42、44の最上面の上方から、誘電体ライナ50Vの水平部分が除去される。さらに、下部相互接続レベル構造体20、30、40、22、24、32、34、42、44の最上面の上方から、連続的拡散障壁層48Lの水平部分が除去される。連続的拡散障壁層48Lの水平部分は、下部相互接続レベル構造体20、30、40、22、24、32、34、42、44の上及び充填されたトレンチの底部のみに存在するので、平坦化ステップの際、前面11の上方に位置する連続的拡散障壁層48Lの全ての水平部分が除去される。平坦化ステップの際、少なくとも1つの導電性ビア構造体51の部分も除去されるので、連続的拡散障壁層48Lの水平部分は、最初の金属導電性ビア構造体51の形成後、及び、少なくとも1つの金属導電性ビア構造体51の上端部の除去と同時に除去される。平坦化ステップ後の連続的拡散障壁層48Lの残留部分は、ここでは拡散障壁ライナ48と呼ばれる。半導体基板10内に埋め込まれた誘電体ライナ50Vの残留部分及び下部相互接続レベル構造体20、30、40、22、24、32、34、42、44は、ここでは埋め込み誘電体ライナ50W、即ち埋め込まれた誘電体ライナと呼ばれる。下部相互接続レベル構造体20、30、40、22、24、32、34、42、44、拡散障壁ライナ48、埋め込み誘電体ライナ50W、及び少なくとも1つの金属導電性ビア構造体51の最上面は、実質的に互いに平坦である。図16を参照すると、平坦な相互接続レベル誘電体層50Xを、下部相互接続レベル構造体20、30、40、22、24、32、34、42、44、拡散障壁ライナ48、埋め込み誘電体ライナ50W、及び少なくとも1つの金属導電性ビア構造体51の平坦な最上面上に堆積させることができる。平坦な相互接続レベル誘電体層50Xは、第1の実施形態の上部相互接続レベル誘電体層50L、60、70のいずれかに用いることができる任意の誘電体材料を含むことができる。当技術分野において既知の方法を用いて、平坦な相互接続レベル誘電体層50X内に、少なくとも1つの誘電体ライナレベル金属相互接続構造体52を形成することができる。平坦な相互接続レベル誘電体層50Xは、少なくとも1つの金属導電性ビア構造体51及び拡散障壁ライナ48に接触する同一平面上にある水平面を有する相互接続レベル誘電体層である。図17を参照すると、第2の例示的な半導体構造体に対して図7-図13の処理ステップを行うことができる。拡散障壁ライナ48の存在により、図12のプロセスステップの際、即ち、平坦化ステップにおいて裏面誘電体層112、114、116の少なくとも1つの金属導電性ビア構造体より上方の部分、及び少なくとも1つの金属導電性ビア構造体の上部を除去する際、誘電体ライナ50Wの露出面を汚染した金属粒子が、拡散障壁ライナ48と誘電体ライナ50Wの残留部分との間の界面で停止することが保証される。さらに、裏面誘電体層112、114、116の少なくとも1つの間で金属粒子に対する拡散障壁として機能する誘電体材料層の存在により、この平坦化ステップの際、裏面誘電体層112、114、116の露出面を汚染した金属粒子が、裏面19を通って半導体基板10に入ることが防止される。従って、第2の例示的な半導体構造体は、金属による裏面汚染の影響を受けないか又は裏面の金属汚染の危険性を著しく低減させる。本開示が、その好ましい実施形態に関連して具体的に示され説明されたが、当業者であれば、本開示の趣旨及び範囲から逸脱することなく、形状及び細部における前述及び他の変更を加え得ることが理解されるであろう。従って、本開示は、説明され示された正確な形状及び細部に限定されるものではなく、添付の特許請求の範囲内に含まれることを意図する。"