"クロック信号を受信して入力信号を順次所定時間の間隔で遅延させて複数の第1ディレイ信号を生成するディレイ部と、1つ以上の選択信号によって前記複数の第1ディレイ信号のうち一つを選択して第2ディレイ信号として出力するオプション部と、を含むディレイ回路。前記ディレイ部は、入力される信号に対して前記クロック信号に同期化されたフリップフロップ演算を行う、入出力関係が直列に連結された複数個の単一ディレイ部を含み、該単一ディレイ部毎に出力される信号のうち複数個を前記複数の第1ディレイ信号として出力することを特徴とする請求項1に記載のディレイ回路。前記オプション部は、前記クロック信号を追加的に受信して前記複数の第1ディレイ信号のエッジトリガー動作を遂行して、前記選択信号によってエッジトリガーされた前記複数の第1ディレイ信号のうち一つを前記第2ディレイ信号として出力することを特徴とする請求項2に記載のディレイ回路。前記入力信号は、半導体メモリ装置の内部コマンド信号を含み、前記第2ディレイ信号はプリチャージ信号を含むことを特徴とする請求項2に記載のディレイ回路。クロック信号を分周させて互いに異なる周期を有する複数の分周クロック信号を生成するクロック分周部と、入力信号に対して前記複数の分周クロック信号に同期化されたフリップフロップ演算をすることにより、順次所定時間の間隔で遅延させて複数の第1ディレイ信号を生成するディレイ部と、前記複数の分周クロック信号を受信して前記複数の第1ディレイ信号をエッジトリガーして、1つ以上の選択信号によってエッジトリガーされた前記複数の第1ディレイ信号のうち一つを選択して第2ディレイ信号として出力するオプション部と、を含むディレイ回路。前記クロック分周部は、入力される信号の周期を伸ばして出力する入出力関係が直列で連結された一つ以上の単一分周部を含み、前記クロック信号及び前記単一分周部毎に出力される信号のうち一つ以上を前記分周クロック信号として出力することを特徴とする請求項5に記載のディレイ回路。前記単一分周部はフリップフロップ演算を通して入力される信号の周期を伸ばすことを特徴とする請求項6に記載のディレイ回路。前記複数の分周クロック信号の周期は、前記入力信号が入力された時点から次の入力信号が入力される時点までの時間間隔より短いことを特徴とする請求項7に記載のディレイ回路。前記ディレイ部は前記複数の分周クロック信号によって前記入力信号のパルス幅を調節してパルス信号として出力するパルス生成部と、前記分周クロック信号に同期化されたフリップフロップ演算をすることによって前記パルス信号を順次所定時間の間隔で遅延させるパルス遅延部と、を含むことを特徴とする請求項5に記載のディレイ回路。前記パルス生成部は、前記複数のクロック分周信号に同期化されてフリップフロップ演算をして、入出力関係が直列で連結された複数の単一パルス生成部を含むことによって前記入力信号のパルス幅を調節して前記パルス信号として出力することを特徴とする請求項9に記載のディレイ回路。前記パルス遅延部は、入力される信号を前記複数のクロック分周信号に同期化されてフリップフロップ演算をして、入出力関係が直列で連結された複数個の単一ディレイ部を含み、前記単一ディレイ部毎に出力される信号のうち複数個を前記複数の第1ディレイ信号として出力することを特徴とする請求項9に記載のディレイ回路。前記オプション部は前記複数の第1ディレイ信号及び前記分周クロック信号を受信して、エッジトリガーして調節ディレイ信号として出力するエッジトリガー部と、前記選択信号によって前記調節ディレイ信号のうち一つを選択して前記第2ディレイ信号として出力する選択部と、を含むことを特徴とする請求項5に記載のディレイ回路前記入力信号は半導体メモリ装置の内部コマンド信号を含み、前記第2ディレイ信号はプリチャージ信号を含むことを特徴とする請求項5に記載のディレイ回路。クロック信号を受信して互いに異なる周期を有する複数の分周クロック信号を生成する段階と、入力信号を受信して前記複数の分周クロック信号に同期化されたフリップフロップ演算を順次複数回遂行して複数の第1ディレイ信号を生成する段階と、前記複数の分周クロック信号に応答して前記複数の第1ディレイ信号をエッジトリガーする段階と、エッジトリガーされた前記第1ディレイ信号のうち一つを前記第2ディレイ信号として出力する段階と、を含む信号遅延方法。前記複数の第1ディレイ信号を生成する段階は、前記入力信号を受信して前記複数の分周クロック信号に同期化されたフリップフロップ演算を通してパルス信号を生成する段階と、前記パルス信号を前記複数の分周クロック信号のうち一つに同期化されたフリップフロップ演算を複数回遂行して前記複数の第1ディレイ信号を生成する段階と、を含むことを特徴とする請求項14に記載の信号遅延方法。前記複数の分周クロック信号のうち一つは前記複数の分周クロック信号のうち最も周期が長い分周クロック信号であることを特徴とする請求項15に記載の信号遅延方法。前記信号遅延方法は反復されて遂行され、前記複数の分周クロック信号のうち前記一つの周期は、前記入力信号が入力された時点から次の入力信号が入力される時点までの間隔より短いことを特徴とする請求項16に記載の信号遅延方法。前記複数の分周クロック信号を生成する段階は、前記クロック信号をフリップフロップ演算することで前記クロック信号の2倍の周期を有する第1分周クロック信号を生成する段階と、前記第1分周クロック信号をフリップフロップ演算することで前記クロック信号の4倍の周期を有する第2分周クロック信号を生成する段階と、を含むことを特徴とする請求項16に記載の信号遅延方法。前記複数の第1ディレイ信号をエッジトリガーする段階は、a前記複数個の1ディレイ信号及び前記第2分周クロック信号をアンド演算する段階と、baで生成された信号及び前記第1分周クロック信号をアンド演算する段階と、cbで生成された信号及び前記クロック信号をアンド演算する段階と、を含むことを特徴とする請求項18に記載の信号遅延方法。クロック信号を受信して入力信号を順次所定時間の間隔で遅延させて複数の第1ディレイ信号を生成するディレイ部と、一つ以上の選択信号によって前記複数の第1ディレイ信号のうち一つを選択して第2ディレイ信号として出力するマルチプレクサ含むディレイ回路。前記ディレイ部は、入力される信号に対して前記クロック信号に同期化されたフリップフロップ演算をして、入出力関係が直列で連結された複数の単一ディレイ部を含み、前記単一ディレイ部ことに出力される信号のうち複数個を前記複数の第1ディレイ信号として出力することを特徴とする請求項20に記載のディレイ回路。本発明は詳述した問題点を解決するために案出されたもので、安定化されたディレイ時間を有するディレイ回路を提供する。また、本発明は面積を小さく占めるディレイ回路を提供する。詳述した技術的課題を達成するための本発明の実施形態によるディレイ回路は、クロック信号を受信して入力信号を順次所定時間の間隔で遅延させて複数の第1ディレイ信号を生成するディレイ部と、1つ以上の選択信号によって前記複数の第1ディレイ信号のうち一つを選択して第2ディレイ信号として出力するオプション部と、を含む。また、詳述した技術的課題を達成するための本発明の他の実施形態によるディレイ回路は、クロック信号を分周させて互いに異なる周期を有する複数の分周クロック信号を生成するクロック分周部と、入力信号を前記複数の分周クロック信号に同期化されたフリップフロップ演算を通して、順次所定時間の間隔でディレイして複数の第1ディレイ信号を生成するディレイ部と、前記複数の分周クロック信号を受信して前記複数の第1ディレイ信号をエッジトリガーして、1つ以上の選択信号によってエッジトリガーされた前記複数の第1ディレイ信号のうち一つを選択して第2ディレイ信号として出力するオプション部と、を含む。また、本発明の実施形態による信号遅延方法は、クロック信号を受信して互いに異なる周期を有する複数の分周クロック信号を生成する段階と、入力信号を受信して前記複数の分周クロック信号に動機化されたフリップフロップ演算を順次的に複数回遂行して複数の第1ディレイ信号を生成する段階と、前記複数の分周クロック信号に応答して前記複数個の第1ディレイ信号をエッジトリガーする段階と、エッジトリガーされた前記第1ディレイ信号のうち一つを前記第2ディレイ信号として出力する段階と、を含む。本発明はディレイ回路のディレイ時間をPVT変化に対応してより安定的にすることができるという効果を奏する。また、本発明はディレイ回路で同一のディレイ時間を得るために、より小さい面積を占めるようにすることができるという効果を奏する。図2は本発明の実施形態によるディレイ回路のブロック図である。本発明の実施形態によるディレイ回路はディレイ部100及びオプション部200を含む。ディレイ部100はクロック信号CLKを受信して入力信号inを順次所定時間の間隔で遅延させて複数の第1ディレイ信号delay1を生成する。オプション部200は選択信号selによって複数の第1ディレイ信号delay1のうち一つを選択して第2ディレイ信号outとして出力する。本実施形態において、オプション部200は、入力される選択信号selによって複数の入力信号のうち一つを選択して、選択された入力信号を出力することができる回路を意味する。オプション部200は一つ以上の選択信号selによって複数の第1ディレイ信号delay1のうち一つを選択して第2ディレイ信号outを出力することと例示された。したがって、オプション部200はマルチプレクサの機能を遂行することができる。例えば、オプション部200は2ビットの選択信号selによって2つの入力のうち一つを選択する2X1マルチプレクサで構成されることができる。ディレイ部100はクロック信号CLKによって入力信号inを順次所定時間の間隔で遅延させるので、従来技術によるディレイ回路に比べてPVT変化にさらに鈍感である。また、順次所定時間の間隔で遅延された複数の第1ディレイ信号delay1は、入力信号inに比べて互いに異なるディレイ時間を有するために、ディレイ回路はオプション部200の選択信号selによって入力信号inが互いに異なるディレイ時間を有するので、ディレイされた信号のうち一つを第2ディレイ信号outとして出力することができる。また、オプション部200は、クロック信号CLKをさらに受信して複数の第1ディレイ信号delay1のエッジトリガー動作をさらに遂行して、選択信号selによってエッジトリガーされた複数の第1ディレイ信号delay1のうち一つを前記第2ディレイ信号outとして出力することができる。図3は図2で図示されたディレイ部100のさらに詳しいブロック図である。ディレイ部100は入出力関係が直列で連結された複数の単一ディレイ部を含む。ディレイ部100は単一ディレイ部ことに出力される信号のうち複数個を複数の第1ディレイ信号delay1として出力する。単一ディレイ部は入力される信号をクロック信号CLKに同期化されたフリップフロップ演算をして出力する。単一ディレイ部が入力される信号をクロック信号CLKに同期化されたフリップフロップ演算することによってディレイ部100は入力信号inを順次所定時間の間隔で遅延させる。図3でディレイ部100は4つの単一ディレイ部が連結された構成を例示した。以下では各々第1ディレイ部110ないし第4単一ディレイ部140と称して説明する。4つの単一ディレイ部110~140は入力される信号に対して、クロック信号CLKに同期化されたフリップフロップ演算をして出力する。4つの単一ディレイ部110~140は一般的なフリップフロップ回路で構成されることができる。第1単一ディレイ部110は入力信号inを受信して、クロック信号CLKに同期化されたフリップフロップ演算をして第1フリップフロップ信号f1として出力する。第2単一ディレイ部120は第1フリップフロップ信号f1を受信して、クロック信号CLKに同期化されたフリップフロップ演算をして第2フリップフロップ信号f2として出力する。第3単一ディレイ部130は、第2フリップフロップ信号f2を受信して前記クロック信号CLKに同期化されたフリップフロップ演算をして第3フリップフロップ信号f3として出力する。第4単一ディレイ部140は第3フリップフロップ信号f3を受信して、クロック信号CLKに同期化されたフリップフロップ演算をして第4フリップフロップ信号f4として出力する。このように4つの単一ディレイ部、すなわち前記第1ディレイ部110ないし第4単一ディレイ部140は互いに入出力関係が直列で連結されている。したがって、第1フリップフロップ信号f1は入力信号inを1回フリップフロップ演算した信号であり、第2フリップフロップ信号f2は入力信号inを2回フリップフロップ演算した信号であり、第3フリップフロップ信号f3は入力信号inを3回フリップフロップ演算した信号であり、第4フリップフロップ信号f4は入力信号inを4回フリップフロップ演算した信号である。第1ディレイ部110ないし第4単一ディレイ部140を含むディレイ部100は4つの単一ディレイ部110~140の出力信号のうち一つ以上を第1ディレイ信号delay1として出力する。第2単一ディレイ部120及び第4単一ディレイ部140の出力信号である前記第2フリップフロップ信号f2と第4フリップフロップ信号f4とを第1ディレイ信号delay1として出力することと例示した。図4は図3で図示された前記第1ディレイ部110ないし第4単一ディレイ部140の入出力信号の波形図である。単一ディレイ部は、入力される信号をクロック信号CLKの立下りエッジタイミングによって出力するフリップフロップ演算をするように構成して設定した。前に説明したように第1ディレイ部110ないし第4単一ディレイ部140は入出力関係が直列で連結されている。したがって、第1フリップフロップ信号f1ないし第4フリップフロップ信号f4の波形は同一の時間間隔を有して遅延される形態を見せる。ディレイ部100は波形が同一の時間間隔を有して遅延される形態を見せる第1ないし第4フリップフロップ信号f1~f4のうち一つ以上を第1ディレイ信号delay1として出力する。4つのフリップフロップ信号f1~f4は例示的に提示されたものであり、単一ディレイ部をいくつ連結しているかによってフリップフロップ信号をより多様にすることができる。図5は図2で図示されたオプション部200の実施形態における回路図である。図5に図示されたオプション部200Aは第1ナンドゲートND1、第2ナンドゲートND2及び第3ナンドゲートND3を含む。第1ナンドゲートND1は、選択信号selである第1選択信号sel1と第1ディレイ信号delay1である第2フリップフロップ信号f2とをナンド演算して出力する。第2ナンドゲートND2は選択信号selである第2選択信号sel2と第1ディレイ信号delay1である第4フリップフロップ信号f4とをナンド演算して出力する。第3ナンドゲートND3は第1ナンドゲートND1と第2ナンドゲートND2とから出力された信号をナンド演算して第2ディレイ信号outとして出力する。選択信号selである第1選択信号sel1と第2選択信号sel2とのうち一つが活性化されると第2フリップフロップ信号f2と前記第4フリップフロップ信号f4とのうち該当する信号が第2ディレイ信号outとして出力されることができる。したがって、オプション部200Aは選択信号selによって互いに異なるディレイ時間を有するフリップフロップ信号f2、f4、すなわち複数の第1ディレイ信号delay1のうち一つを選択して前記第2ディレイ信号outとして出力する。図6は図2で図示されたオプション部200の他の実施形態による回路図である。図6で図示されたオプション部200Bは図5で図示されたオプション部200の動作と同様に動作するが、クロック信号CLKを追加的に受信して第1ディレイ信号delay1のエッジトリガー動作をさらに遂行する。図6に図示されたオプション部200Bは第1ナンドゲートND4、第2ナンドゲートND5及び第3ナンドゲートND6を含む。第1ナンドゲートND4はクロック信号CLK、選択信号selである第1選択信号sel1及び第1ディレイ信号delay1である前記第2フリップフロップ信号f2をナンド演算して出力する。前記第2ナンドゲートND5は前記クロック信号CLK、前記選択信号selである第2選択信号sel2及び前記第1ディレイ信号delay1である第4フリップフロップ信号f4をナンド演算して出力する。第3ナンドゲートND6は第1ナンドゲートND4と第2ナンドゲートND5とから出力された信号をナンド演算して第2ディレイ信号outとして出力する。選択信号selである第1選択信号sel1と第2選択信号sel2とのうち一つが活性化されると第2フリップフロップ信号f2と第4フリップフロップ信号f4とのうち該当する信号はクロック信号CLKによってエッジトリガーされて、第2ディレイ信号outとして出力される。したがって、オプション部200Bは選択信号によって互いに異なるディレイ時間を有するフリップフロップ信号f2、f4、すなわち複数の第1ディレイ信号delay1のうち一つを選択してエッジトリガーして第2ディレイ信号outとして出力する。図2ないし図6で図示されたディレイ回路は次のように動作する。ディレイ部100は、入力信号inに対し、クロック信号CLKに同期して順次所定時間の間隔を有するディレイを与え、複数の第1ディレイ信号delay1として出力する。オプション部200は複数の第1ディレイ信号delay1を受信して選択信号selによって一つを選択し、または複数の第1ディレイ信号delay1をエッジトリガーしてエッジトリガーされた複数の第1ディレイ信号delay1のうち一つを選択して、第2ディレイ信号outとして出力する。本発明によって図2ないし図6で図示されたディレイ回路は、従来技術によるディレイ回路より次のような長所がある。従来技術によるディレイ回路は、トランジスタの電流量によるRCディレイを通して遅延を与え、またトランジスタの電流量によってディレイ時間を調節するので、半導体装置のPVT変化によりトランジスタの電流特性が変わるようになればディレイ時間も変わり、半導体装置の高速動作には適合していない。本発明によるディレイ回路は、クロック信号CLKによってフリップフロップ演算をして遅延させるが、クロック信号CLKは半導体特性に相対的に影響が少ない安定的な信号であるので、ディレイ時間がより安定的である。特に、外部クロック信号を受信してクロック信号CLKで使用する場合、さらに安定的である。したがって、本発明によるディレイ回路は従来技術によるディレイ回路に比べて半導体装置の高速動作にさらに適している。図7は本発明の他の実施形態によるディレイ回路のブロック図である。ディレイ回路はクロック分周部300、ディレイ部400及びオプション部500を含む。クロック分周部300はクロック信号CLKを受信して互いに異なる周期を有する複数の分周クロック信号CLKvを出力する。ディレイ部400は、入力信号inに対して、複数の分周クロック信号CLKvに同期化されたフリップフロップ演算を通して順次所定時間の間隔で遅延させて複数の第1ディレイ信号delay1を生成する。オプション部500は分周クロック信号CLKvを受信して第1ディレイ信号delay1をエッジトリガーして、選択信号selによってエッジトリガーされた複数の第1ディレイ信号のうち一つを選択して第2ディレイ信号outとして出力する。図2で図示されたディレイ回路が、クロック信号CLKに同期してフリップフロップ演算を通して遅延されたことと異なって、図7で図示されたディレイ回路は分周クロック信号CLKvに同期してフリップフロップ演算を行うことで、必要なディレイ時間を有するためのフリップフロップ演算数を減らすことができる。例えば、ディレイ回路で単一ディレイ部がクロック信号CLKに同期してフリップフロップ演算をする毎に1ns遅延すると仮定すれば、単一ディレイ部がクロック信号CLKより周期が4倍さらに長く設定された分周クロック信号CLKvに同期してフリップフロップ演算をすると4nsほど遅延されるようになる。クロック信号CLKに同期してフリップフロップ演算を行う単一ディレイ部を使用して総40nsのディレイ時間を有するように構成しようとすると、フリップフロップ演算が40回必要となり、直列で連結された単一ディレイ部が40個必要となる。しかし、クロック信号CLKより周期が4倍長く設定された分周クロック信号CLKvに同期してフリップフロップ演算を行う単一ディレイ部を使用すると、フリップフロップ演算が10回必要となり、直列で連結された単一ディレイ部が10個必要となる。フリップフロップ演算を通したディレイ特性によりクロック周期が長ければさらに長いディレイ時間のディレイが可能なので、クロック信号CLKの代わりに分周クロック信号CLKvに同期してフリップフロップ演算をすることで、必要なディレイ時間を有するためのフリップフロップ演算の回数及び必要な面積を減らすことができる。図8は図7で図示されたクロック分周部300のさらに詳しいブロック図である。クロック分周部300は単一分周部を一つ以上含む。単一分周部は入力される信号の周期を伸ばして出力する。クロック分周部300はクロック信号CLKと単一分周部毎に出力される信号とのうち一つ以上を分周クロック信号CLKvとして出力する。図8ではクロック周期を2倍に分周する単一分周部を2個含むことと例示した。各々第1単一分周部310及び第2単一分周部320と称する。図8に図示された第1単一分周部310及び第2単一分周部320は、入力されるクロック信号の周期を2倍に増やして出力する。このような第1単一分周部310は、クロック信号CLKを受信して、クロック信号CLKの周期を2倍に増やして第1クロック信号CLKX2として出力する。第2単一分周部320は、第1クロック信号CLKX2を受信して、第1クロック信号CLKX2の周期を2倍で増やし、すなわちクロック信号CLKの周期を4倍に増やして第2クロック信号CLKX4を出力する。クロック分周部300は、クロック信号CLK、第1クロック信号CLKX2及び第2クロック信号CLKX4を分周クロック信号CLKvとして出力する。入力されるクロック信号の周期を2倍に増やして出力する第1単一分周部310及び第2単一分周部320は、一般的なフリップフロップ回路を使用して構成することができる。図9は図7で図示されたディレイ部400のさらに詳しいブロック図である。図11は図7ないし図9で図示されるディレイ回路の主要信号に対する波形図である。ディレイ部400はパルス生成部410及びパルス遅延部420を含む。パルス生成部410は、入力信号inのパルス幅を調節してパルス信号pulseとして出力する。パルス遅延部420は、入力される信号を分周クロック信号CLKvに同期化されたフリップフロップ演算をすることによってパルス信号pulseを順次所定時間の間隔で遅延させる。パルス遅延部420は、入力される信号を分周クロック信号CLKvに同期化されたフリップフロップ演算をする。パルス生成部410は、パルス遅延部420でフリップフロップ演算が可能なように入力信号inのパルス幅を調節してパルス信号pulseとして出力する。より詳細に説明すると、入力信号inの活性化の時間が分周クロック信号CLKvの周期の半分より小さくなればパルス遅延部420は分周クロック信号CLKvに同期してフリップフロップ演算をするので入力信号inに対してディレイを施すことができない。図11のタイミング図には、入力信号inのパルス幅より第1クロック信号CLKX2及び第2クロック信号CLKX4のハイレベルの幅が広いことが図示されている。入力信号inのパルス幅が第1クロック信号CLKX2及び第2クロック信号CLKX4の立下りエッジの幅より狭いために、入力信号inを第1クロック信号CLKX2及び第2クロック信号CLKX4に同期されたフリップフロップ演算をすると入力信号inの情報は消えるようになる。したがって、分周クロック信号CLKvに同期したフリップフロップ演算ができるように入力信号inのパルス幅を調節することが必要となる。パルス生成部410は分周クロック信号CLKvに同期化されたフリップフロップ演算が可能なように入力信号inのパルス幅を調節してパルス信号pulseとして出力する。パルス遅延部420は、分周クロック信号CLKvに同期化されたフリップフロップ演算をすることでパルス信号pulseを順次所定時間の間隔で遅延させて複数の第1ディレイ信号delay1として出力する。図10は図7及び図9に図示されたディレイ部400のより詳しいブロック図である。ディレイ部400は図9のようにパルス生成部410及びパルス遅延部420を含む。パルス生成部410は、入力される信号に対し分周クロック信号CLKvに同期化されたフリップフロップ演算を行う、入出力関係が直列で連結された複数の単一パルス生成部を含む。図10では、2つの単一パルス生成部を含むことと例示した。各々第1単一パルス生成部411及び第2単一パルス生成部412と称する。第1単一パルス生成部411は、入力信号inに対しクロック信号CLKに同期化されたフリップフロップ演算をして、第1パルス信号p1として出力する。図11の波形図には、入力信号in及び第1パルス信号p1の波形が図示されている。第2単一パルス生成部412は、第1パルス信号p1に対し第1クロック信号CLKX2に同期化されたフリップフロップ演算をしてパルス信号pulseとして出力する。図11の波形図に第1パルス信号p1及びパルス信号pulseの波形が図示されている。パルス生成部410を通して、入力信号inは、複数の分周クロック信号CLKvに同期化されたフリップフロップ演算が可能なようにパルス幅が調節されてパルス信号pulseとして出力される。パルス遅延部420は、入力される信号に対し、複数のクロック分周信号CLKvに同期化されたフリップフロップ演算を行う、入出力関係が直列で連結された複数の単一ディレイ部を含む。図10では、10個の単一ディレイ部を含むことと例示した。各々第1単一ディレイ部421ないし第10単一ディレイ部430と称する。第1単一ディレイ部421ないし第10単一ディレイ部430は、入力される信号に対し、分周クロック信号CLKvである第2クロック信号CLKX4に同期化されたフリップフロップ演算をして出力する。第2クロック信号CLKX4は、クロック信号CLKと第1クロック信号CLKX2とに比べて周期が長いので、クロック信号CLKと第1クロック信号CLKX2とに比べて遅延される程度がさらに大きい。第1単一ディレイ部421は、パルス信号pulseを受信して、第2クロック信号CLKX4に同期化されたフリップフロップ演算をして第1フリップフロップ信号f1X4として出力する。第2単一ディレイ部422は、第1フリップフロップ信号f1X4を受信して、第2クロック信号CLKX4に同期化されたフリップフロップ演算をして第2フリップフロップ信号f2X4として出力する。第3単一ディレイ部423ないし第10単一ディレイ部430も、第1単一ディレイ部421及び第2単一ディレイ部422のように第2クロック信号CLKX4に同期化されたフリップフロップ演算をして、入出力関係が直列で連結されている。第3単一ディレイ部423ないし第10単一ディレイ部430は、第3フリップフロップ信号f3X4ないし第10フリップフロップ信号f10X4を出力する。このように、10個の単一ディレイ部、すなわち第1単一ディレイ部421ないし第10単一ディレイ部430は互いに入出力関係が直列で連結されている。ディレイ部400は、10個の単一ディレイ部421~430の出力信号のうち一つ以上を複数の第1ディレイ信号delay1として出力する。第3単一ディレイ部423及び第10単一ディレイ部430の出力信号である第3フリップフロップ信号f3_X4と第10フリップフロップ信号f10_X4とを複数の第1ディレイ信号delay1として出力することと例示した。図10で図示されたディレイ部400は、図3で図示されたディレイ部100のように互いに入出力関係が直列で連結された複数の単一ディレイ部を含んでいるが、単一ディレイ部のフリップフロップ演算を分周クロック信号CLKvによってするところが異なる。分周クロック信号CLKvは、クロック信号CLKに比べて周期が長く設定されることができるので、図9で図示されたディレイ部400は図3で図示されたディレイ部100に比べてより少ない数のフリップフロップ演算、すなわちより小さい面積を使用して効率的なディレイを施すことができる。入力信号inによる内部信号p1、pulse、f1_X4~f10_X4のタイミング図は図11に図示されている。図11には、単一ディレイ部をDプリッププロップ演算をするように構成して入力される信号を分周クロック信号CLKvの立下りエッジタイミングにより出力することが図示されている。前に説明したようにパルス生成部410の2個の単一パルス生成部411,412及びパルス遅延部420の単一ディレイ部421~430は入出力関係が直列で連結されていて、第1単一パルス生成部411はクロック信号CLKによって、第2単一パルス生成部412は第1クロック信号CLKX2によって、第1単一ディレイ部421ないし第10単一ディレイ部430は第2クロック信号CLKX4によってフリップフロップ演算をする。これに従い図11に図示された出力信号p1、pulse、f1_X4~f10_X4の波形を見ると、入力信号inに対する第1パルス信号p1のディレイの程度より、第1パルス信号p1に対するパルス信号pulseのディレイの程度がさらに大きいことが分かる。また、第1パルス信号p1に対するパルス信号pulseのディレイの程度より、パルス信号pulseに対する第1フリップフロップ信号f1X4のディレイの程度がさらに大きいことが分かる。第1フリップフロップ信号f1X4ないし第10フリップフロップ信号f10X4のディレイの程度は、互いに同一の第2クロック信号CLKX4に同期化されてフリップフロップ演算されるので互いに同じである。このように、図10に図示されたディレイ部400は、図3に図示されたディレイ部100に比べてさらに長い周期のクロック信号に同期化されてフリップフロップ演算をすることで、必要なフリップフロップ演算数、必要な面積をさらに小さくしてディレイを施すことができる。内部出力信号p1、pulse、f1_X4~f10_X4は例示的に提示されたもので、単一パルス生成部及び単一ディレイ部をいくつ連結するかによって内部出力信号はさらに多様化されることができる。図12は図7で図示されたオプション部500のさらに詳しいブロック図である。オプション部500はエッジトリガー部510及び選択部520を含む。エッジトリガー部510は、分周クロック信号CLKv、複数の第1ディレイ信号delay1を受信して、第1ディレイ信号delay1に対するエッジトリガー動作を遂行して調節ディレイ信号delayCとして出力する。図11を見てわかるように、複数の第1ディレイ信号delay1はパルス幅がクロック信号CLKに比べて非常に長い。エッジトリガー部510は、このようにパルス幅が長い複数の第1ディレイ信号delay1を以後に使用が容易になるようにエッジトリガーする。選択部520は、調節ディレイ信号delayCと選択信号selとを受信して、調節ディレイ信号delayCのうち一つを選択して第2ディレイ信号outとして出力する。説明したように、複数の第1ディレイ信号delay1は、ディレイ部400に含まれた単一ディレイ部の出力信号のうち一部であり、複数の第1ディレイ信号delay1は、エッジトリガー部510を通してエッジトリガーされ、オプション部520は、エッジトリガーされた調節ディレイ信号delayCのうち一つを選択して第2ディレイ信号outとして出力する。図13は、図12で図示されたエッジトリガー部510の詳細な回路図である。エッジトリガー部510は、第1アンドゲートAND1、第2アンドゲートAND2及び第3アンドゲートAND3を含む。第1アンドゲートAND1は、第1ディレイ信号delay1と第2クロック信号CLKX4とをアンド演算して出力する。第2アンドゲートAND2は、第1アンドゲートAND1から出力された信号と第1クロック信号CLKX2とをアンド演算して出力する。第3アンドゲートAND3は、第2アンドゲートAND2から出力された信号とクロック信号CLKとをアンド演算して調節ディレイ信号delayCとして出力する。前に説明したように、ディレイ部400の内部信号のうち第1ないし第10フリップフロップ信号は、第2クロック信号CLKX4によって同期化してフリップフロップ演算された信号であるので、図11に示されるようにハイレベルの区間がクロック信号CLKに対して非常に長い波形を有している。複数の第1ディレイ信号delay1は、エッジトリガー部510の第1アンドゲートAND1ないし第3アンドゲートAND3の動作を通してエッジトリガーされてハイレベル区間の間隔がクロック信号CLKのハイレベル区間の間隔のようにトリガーされて調節ディレイ信号delayCとして出力される。図14は図12で図示された選択部520の詳細な回路図である。選択部520は、第1ナンドゲートND7ないし第3ナンドゲートND9を含む。第1ナンドゲートND7は、調節ディレイ信号delayCである第3調節ディレイ信号f3cと選択信号selである第1選択信号sel1とをナンド演算して出力する。第2ナンドゲートND8は、調節ディレイ信号delayCである第10調節ディレイ信号f10_cと選択信号selである第2選択信号sel2とをナンド演算して出力する。第3ナンドゲートND9は、第1ナンドゲートND7と第2ナンドゲートND8から出力された信号をナンド演算して第2ディレイ信号outとして出力する。選択部520は、第1ナンドゲートND7ないし第3ナンドゲートND9の動作を通して選択信号selにより調節ディレイ信号delayCのうち一つを選択して第2ディレイ信号outとして出力する。図7ないし図13で図示されたディレイ回路は次のように動作する。クロック分周部300は、クロック信号CLKを受信して互いに周期が異なる複数の分周クロック信号CLKvを生成する。ディレイ部400は、入力信号inをパルス生成部410を通してパルス幅を調節してパルス信号pulseとして出力して、パルス遅延部420を通して分周クロック信号CLKvに同期化されたフリップフロップ演算を通してディレイを施して、複数の第1ディレイ信号delay1として出力する。オプション部500のエッジトリガー部510は、第1ディレイ信号delay1をエッジトリガーして調節ディレイ信号delayCとして出力する。オプション部500の選択部520は、調節ディレイ信号delayCのうち一つを選択して第2ディレイ信号outとして出力する。本発明によって図7ないし図13で図示されたディレイ回路は、本発明によって図2ないし図6で図示されたディレイ回路に比べて次のような長所を有する。図7ないし図13で図示されたディレイ回路は、クロック分周部300を含むことによって、互いに異なる周期を有する複数の分周クロック信号CLKvを生成して、複数の分周クロック信号CLKvによるフリップフロップ演算をする。周期がさらに長いクロック信号によってフリップフロップ演算をするようになると遅延される時間がより大きくなるので、同一のディレイ時間に対する必要なフリップフロップ演算数を減らすことができる。フリップフロップ演算数が少ないということは必要な単一ディレイ部の減少を意味し、面積の減少にも意味がある。必要なディレイ時間が長いければ長いほど分周クロック信号CLKvによりフリップフロップ演算をすることによって発生される長所がさらに大きくなる。もちろん、本発明により、図7ないし図13で図示されたディレイ回路は、分周クロック信号CLKvによって遅延されるので従来技術によるディレイ回路よりPVT変化にさらに安定的なディレイ時間を有することができる長所もある。図8で図示されたクロック分周部300は、クロック信号CLKを受信してクロック信号CLKの周期の4倍になる第2クロック信号CLKX4を生成することと例示された。これは入力信号inの次の活性化が4クロックのうちには入らない場合に対して設定したことで、分周クロック信号CLKvの最大の周期は、入力信号inの活性化タイミングに合うように設定されなければならない。一般的に半導体メモリ装置のプリチャージ信号生成器は、tRRDが4クロック以内には入ってはいけないという規則があるので、このような場合、クロック分周部300から生成してディレイ部400及びオプション部500で使用する分周クロック信号CLKvは、クロック信号CLKに対して最大4倍の周期を有するように設定しなければならない。tRRDが長いければ長いほど分周クロック信号CLKvの周期をより長く設定することができるし、前に説明された面積の減少効果がさらに大きくなるのである。また、本発明によるディレイ回路をプリチャージ信号の生成器に使用する際は、入力信号inに内部コマンド信号を含み、第2ディレイ信号outにプリチャージ信号を含むように構成すればいい。このように、本発明の属する技術分野の当業者は、本発明がその技術的思想や必須的特徴を変更せずに、他の具体的な形態で実施され得るということが理解できるであろう。したがって、以上で記述した実施形態は、あらゆる面で例示的なものであり、限定的なものではないものと理解しなければならない。本発明の範囲は、上記の詳細な説明よりは、後述する特許請求の範囲によって表われ、特許請求の範囲の意味及び範囲、そして、その等価概念から導き出されるあらゆる変更または変形された形態が本発明の範囲に含まれるものと解釈されるべきである。"