要求装置からの要求がデータの部分書き込みの要求であり、且つ前記部分書き込みが同じアドレスに連続して行われるか否かを判定する判定手段と、前記要求装置からの要求がデータの部分書き込みの要求であり、且つ前記部分書き込みが前回の部分書き込みと異なるアドレスに行われる場合に、データの読み出し要求を前記要求装置に送信する送信手段と、前記データの読み出し要求に対応する読み出しデータを受信するまで、前記部分書き込みの要求に含まれる書き込みデータ及び当該書き込みデータの書き換え場所を示すデータを保持する保持手段とを備えるデータ書き込み制御装置。前記読み出しデータを前記書き込みデータに統合した統合データ、前記読み出しデータ、及び前記要求装置からの書き込み要求の順番に従って、前記統合データ、前記読み出しデータ及び前記書き込み要求の処理順番を調停する調停手段を備える請求項1のデータ書き込み制御装置。前記要求装置からの要求がデータの部分書き込みの要求であり、且つ前記部分書き込みが同じアドレスに連続して行われる場合に、前記書き込みデータの書き換え場所を示すデータに基づいて、前記部分書き込みの要求に含まれる書き込みデータを、前記保持手段に保持されている前回の部分書き込みに対応する書き込みデータに統合する統合手段を備える請求項1又は2に記載のデータ書き込み制御装置。要求装置からの要求がデータの部分書き込みの要求であり、且つ前記部分書き込みが同じアドレスに連続して行われるか否かを判定し、前記要求装置からの要求がデータの部分書き込みの要求であり、且つ前記部分書き込みが前回の部分書き込みと異なるアドレスに行われる場合に、データの読み出し要求を前記要求装置に送信し、前記データの読み出し要求に対応する読み出しデータを受信するまで、前記部分書き込みの要求に含まれる書き込みデータ及び当該書き込みデータの書き換え場所を示すデータを保持するデータ書き込み制御方法。請求項1乃至3のいずれか1項に記載のデータ書き込み制御装置と、前記データ書き込み制御装置に要求を発信する要求装置とを備える情報処理装置。しかしながら、上記特許文献1のメモリ制御回路では、パーシャルライトが同じアドレスに連続して行われない場合には、従来と同様に、メモリリード動作を行う必要がある。特に、ライトやリードのリクエストを発行するCPUなどのリクエスターが複数搭載されている装置では、パーシャルライトのリクエストが増加し、パーシャルライトが同じアドレスに連続して行われない場合が増加する。この場合、メモリ制御回路では、アクセスタイムの長いメモリリード動作により高速動作ができなくなり、データ書き込みのスループットが低下するという問題がある。上記課題に鑑み、明細書に開示されたデータ書き込み制御装置、データ書き込み制御方法及び情報処理装置は、データ書き込みのスループットを向上させることを目的とする。上記目的を達成するため、明細書に開示されたデータ書き込み制御装置は、要求装置からの要求がデータの部分書き込みの要求であり、且つ前記部分書き込みが同じアドレスに連続して行われるか否かを判定する判定手段と、前記要求装置からの要求がデータの部分書き込みの要求であり、且つ前記部分書き込みが前回の部分書き込みと異なるアドレスに行われる場合に、データの読み出し要求を前記要求装置に送信する送信手段と、前記データの読み出し要求に対応する読み出しデータを受信するまで、前記部分書き込みの要求に含まれる書き込みデータ及び当該書き込みデータの書き換え場所を示すデータを保持する保持手段とを備える。明細書に開示されたデータ書き込み制御方法は、要求装置からの要求がデータの部分書き込みの要求であり、且つ前記部分書き込みが同じアドレスに連続して行われるか否かを判定し、前記要求装置からの要求がデータの部分書き込みの要求であり、且つ前記部分書き込みが前回の部分書き込みと異なるアドレスに行われる場合に、データの読み出し要求を前記要求装置に送信し、前記データの読み出し要求に対応する読み出しデータを受信するまで、前記部分書き込みの要求に含まれる書き込みデータ及び当該書き込みデータの書き換え場所を示すデータを保持する。明細書に開示されたデータ書き込み制御装置、データ書き込み制御方法及び情報処理装置は、データ書き込みのスループットを向上することができる。以下、図面を参照しながら本発明の実施の形態を説明する。図3は、本実施の形態に係る情報処理装置の概略構成の一例を示すブロック図である。図3において、情報処理装置100は、CPU11、データ書き込み制御装置1、及びメモリ12を備えている。情報処理装置は、例えば、サーバ又はパーソナルコンピュータなどである。データ書き込み制御装置1は、制御回路2、データ用のRAMRandomAccessMemory3以下、データRAMという、マスクデータ用のRAM4以下、マスクRAMという、マージ回路5及び6、並びにセレクタ7及び8を備えている。制御回路2は、判定手段及び送信手段として機能する。データRAM3及びマスクRAM4は保持手段として機能する。マージ回路5及び6は統合手段として機能する。制御回路2は、CPU11からライトリクエストを受信する。ライトリクエストは、フルラインのデータをメモリに書き込むフルライトのリクエストと、CPUからの書き込みデータライトデータで保持していたデータの一部を書き換えて、書き換えられたデータをメモリに書き込むパーシャルライトのリクエストとがある。また、制御回路2は、パーシャルライトのリクエストをCPU11から受信したときに、リードリクエストをCPU11に送信し、リードリクエストに対応するリードデータをCPU11から受信する。制御装置2の構成の詳細は後述する。図1では、データ書き込み制御装置1にリクエストを発信するリクエスタ要求装置は、CPU11であるが、複数のCPUであってもよい。また、リクエスタは、CPUに限定されず、例えばI/Oinputoutput装置でもよい。データRAM3は、セレクタ8で選択されたライトデータ又はマージデータを保持する。尚、マージデータとは、後述するマージ回路5又は6で複数のデータがマージ統合されて、生成されたデータである。マスクRAM4は、マスクデータを保持する。マスクデータとは、パーシャルライトのリクエストでCPU11から受信するデータであり、部分的に書き換えるデータの場所を示すデータである。マージ回路5は、マスクデータに基づいて、ライトデータ及びデータRAM3に保持されたデータをマージする。マージ回路6は、マスクデータに基づいて、データRAM3に保持されたデータ及びリードデータをマージする。セレクタ7は、マージ回路5及び6のいずれか一方のマージデータを選択し、制御回路2及びセレクタ8に出力する。セレクタ7は、パーシャルライトが同じアドレスに連続して行われる場合には、マージ回路5のマージデータを選択し、パーシャルライトが同じアドレスに連続して行われない場合には、マージ回路6のマージデータを選択する。セレクタ8は、ライトデータ及びマージデータのいずれか一方を選択し、選択したデータをデータRAM3及びメモリ12に出力する。次に、データ書き込み制御装置1の動作について説明する。制御回路2がCPU11からフルライトのリクエストを受信すると、制御回路2はライトデータを選択するデータセレクト信号をセレクタ8に出力する。セレクタ8は、そのデータセレクト信号に基づいて、ライトデータを選択し、データRAM3及びメモリ12に出力する。データRAM3内に同一アドレスのデータがある場合には、その同一アドレスのデータはライトデータにより更新される。制御回路2はCPU11から前回のパーシャルライトと同じアドレスに連続して行われるパーシャルライトのリクエストを受信した場合には、データRAM3内からそのアドレスに対応するデータが読み出され、マージ回路5が読み出されたデータ及びライトデータをマージする。マージ回路5から出力されるマージデータは、セレクタ7及び8を介してデータRAM3及びメモリ12に出力される。データRAM3に保持されていたデータは、マージ回路5から出力されるマージデータにより更新される。制御回路2は、CPU11から前回のパーシャルライトと異なるアドレスに行われるパーシャルライトのリクエストを受信した場合には、リードリクエストをCPU11に出力する。また、制御回路2は、今回のパーシャルライトのリクエストで受信したライトデータ及びマスクデータをそれぞれデータRAM3及びマスクRAM4に保持する。これにより、データ書き込み制御装置1は、CPU11からリードリクエストに対応するリードデータを受信するまで、他の動作を行うことができる。即ち、制御回路2、データRAM3、マスクRAM4、マージ回路5及び6、並びにセレクタ7及び8は、制御回路2がCPU11からリードリクエストに対応するリードデータを受信するまで、他のリクエストの処理を実行することができる。制御回路2がCPU11からリードリクエストに対応するリードデータを受信すると、制御回路2では、リードデータの処理が優先される。即ち、データRAM3に保持されたライトデータ、マスクRAM4に保持されたマスクデータ及びリードデータがマージ回路6に出力され、マスクデータに基づいてライトデータ及びリードデータがマージされる。マージ回路6から出力されるマージデータは、セレクタ7及び8を介してデータRAM3及びメモリ12に出力される。データRAM3に保持されていたデータは、マージ回路6から出力されるマージデータにより更新される。図4は、制御回路2の概略構成を示すブロック図である。図4において、制御回路2は、リクエスト調停部21、及びリクエスト判定/アドレス比較部22を備えている。リクエスト調停部21は、調停手段として機能する。リクエスト調停部21は、CPU11からのライトリクエスト、パーシャルライトにおけるリードリクエストに対応するリードデータ、及びパーシャルライトにおけるマージデータの処理順番に関する調停を行う。処理の優先順位は、マージデータ、リードデータ、ライトリクエストの順番である。これにより、CPU11からのライトリクエストよりも、リードデータを使うマージ処理を優先的に実行することができる。リクエスト判定/アドレス比較部22は、リクエスト調停部21で選択されたデータ又はリクエスト毎に、データRAM3に保持されているデータに対応するアドレスを保持している。このアドレスは、例えば、フリップフロップFF回路23に保持される。リクエスト判定/アドレス比較部22は、この保持されているアドレスとリクエスト調停部21で選択されたデータ又はリクエスト調停部21で選択されたリクエストに含まれるデータのアドレスとを比較し、所定の信号やデータを出力する。例えば、マージデータがリクエスト調停部21に入力された場合は、リクエスト調停部21は、マージデータの入力をリクエスト判定/アドレス比較部22に通知し、リクエスト判定/アドレス比較部22は、データセレクタ信号をセレクタ8に出力すると共にマージデータを書き込むためのデータRAMWEWriteEnable信号をデータRAM3に出力する。これにより、マージデータは、セレクタ8を介してデータRAM3に書き込まれる。リードデータがリクエスト調停部21に入力された場合は、リクエスト調停部21は、リードデータの入力をリクエスト判定/アドレス比較部22に通知する。リクエスト判定/アドレス比較部22は、リードデータにマージされるデータを読み出すためのデータRAMREReadEnable信号をデータRAM3に出力する。さらに、リクエスト判定/アドレス比較部22は、マスクデータを読み出すためのマスクRAMRE信号をマスクRAM4に出力し、リードデータをマージ回路6に出力する。これにより、データRAM3に保持されているデータ、マスクRAM4に保持されているマスクデータ、及びリードデータがマージ回路6に出力される。そして、データRAM3に保持されているデータの書き換え部分がマスクデータにより特定され、データRAM3に保持されているデータとリードデータがマージされる。フルライトのリクエストがリクエスト調停部21に入力された場合は、リクエスト調停部21は、フルライトのリクエストの入力をリクエスト判定/アドレス比較部22に通知する。リクエスト判定/アドレス比較部22は、フルライトのリクエストに含まれるライトデータのアドレスとフリップフロップ回路23に保持された前回のフルライトのリクエストに含まれるライトデータのアドレスとを比較する。フルライトのリクエストに含まれるライトデータのアドレスとフリップフロップ回路23に保持された前回のフルライトのリクエストに含まれるライトデータのアドレスとが一致する場合は、リクエスト判定/アドレス比較部22は、データセレクト信号及びライトデータをセレクタ8に、データRAMWEWriteEnable信号をデータRAM3にそれぞれ出力する。これにより、ライトデータはセレクタ8を介してデータRAM3に上書きされると共にメモリ12に出力される。一方、フルライトのリクエストに含まれるライトデータのアドレスとフリップフロップ回路23に保持された前回のフルライトのリクエストに含まれるライトデータのアドレスとが一致しない場合は、リクエスト判定/アドレス比較部22は、データセレクト信号及びライトデータをセレクタ8に出力する。これにより、ライトデータはメモリ12に出力される。パーシャルライトのリクエストがリクエスト調停部21に入力された場合は、リクエスト調停部21は、パーシャルライトのリクエストの入力をリクエスト判定/アドレス比較部22に通知する。リクエスト判定/アドレス比較部22は、パーシャルライトのリクエストに含まれるライトデータのアドレスとフリップフロップ回路23に保持された前回のパーシャルライトのリクエストに含まれるライトデータのアドレスとを比較する。パーシャルライトのリクエストに含まれるライトデータのアドレスとフリップフロップ回路23に保持された前回のパーシャルライトのリクエストに含まれるライトデータのアドレスとが一致する場合は、リクエスト判定/アドレス比較部22は、ライトデータ及びマスクデータをマージ回路5に、データRAMRE信号をデータRAM3にそれぞれ出力する。これにより、データRAM3に保持されているデータの書き換え部分がマスクデータにより特定され、データRAM3に保持されているデータとライトデータがマージされる。この場合、パーシャルライトにおいてメモリリード動作を行う必要がないので、メモリライトのスループットを向上することができる。一方、パーシャルライトのリクエストに含まれるライトデータのアドレスとフリップフロップ回路23に保持された前回のパーシャルライトのリクエストに含まれるライトデータのアドレスとが一致しない場合は、リクエスト判定/アドレス比較部22は、リードリクエストをCPU11に、データセレクト信号及びライトデータをセレクタ8に、データRAMWE信号をデータRAM3に、マスクデータ及びマスクRAMWE信号をマスクRAM4にそれぞれ出力する。これにより、制御回路2がリードリクエストに対応するリードデータを受信するまで、ライトデータはデータRAM3に保持され、マスクデータはマスクRAM4に保持される。この場合、制御回路2がリードデータの待ち時間の間に他のリクエストを処理することができ、データ書き込みのスループットを向上することができる。図5は、データ書き込み制御装置1で実行される処理を示すフローチャートである。まず、制御回路2がマージデータを受信したか否かを判別するステップS21。制御回路2がマージデータを受信した場合にはステップS21でYES、制御回路2は、マージデータを選択するためのデータセレクタ信号をセレクタ8に出力すると共にデータRAMWEWriteEnable信号をデータRAM3に出力し、マージデータをデータRAM3及びメモリ12に書き込むステップS22。一方、制御回路2がマージデータを受信していない場合にはステップS21でNO、制御回路2がリードデータを受信したか否かを判別するステップS23。制御回路2がリードデータを受信した場合にはステップS23でYES、制御回路2がリードデータにマージされるライトデータを読み出すためのデータRAMREReadEnable信号をデータRAM3に出力し、マスクデータを読み出すためのマスクRAMRE信号をマスクRAM4に出力し、リードデータをマージ回路6に出力する。これにより、データRAM3に保持されているライトデータ、マスクRAM4に保持されているマスクデータ、及びリードデータがマージ回路6に出力される。そして、データRAM3に保持されているデータの書き換え部分がマスクデータにより特定され、データRAM3に保持されているデータとリードデータがマージされるステップS24。その後、手順はステップS21に戻る。制御回路2がリードデータを受信していない場合にはステップS23でNO、制御回路2は、リクエストの処理を行うステップS25。具体的には、リクエスト調停部21が、処理するリクエストを選択する。次に、制御回路2は、処理するリクエストがパーシャルライトのリクエストであるか否かを判別するステップS26。処理するリクエストがパーシャルライトのリクエストである場合にはステップS26でYES、制御回路2のリクエスト判定/アドレス比較部22がパーシャルライトのリクエストを受信するステップS27。その後、制御回路2のリクエスト判定/アドレス比較部22がパーシャルライトのリクエストに含まれるライトデータのアドレスをフリップフロップ回路23に保持された前回のパーシャルライトのリクエストに含まれるライトデータのアドレスと比較するステップS28。パーシャルライトのリクエストに含まれるライトデータのアドレスがフリップフロップ回路23に保持された前回のパーシャルライトのリクエストに含まれるライトデータのアドレスと一致する場合にはステップS28でYES、リクエスト判定/アドレス比較部22が、ライトデータ及びマスクデータをマージ回路5に、データRAMRE信号をデータRAM3にそれぞれ出力する。マージ回路5は、データRAM3に保持されているデータの書き換え部分をマスクデータにより特定し、データRAM3に保持されているデータとライトデータをマージするステップS29。その後、手順はステップS21に戻る。一方、パーシャルライトのリクエストに含まれるライトデータのアドレスがフリップフロップ回路23に保持された前回のパーシャルライトのリクエストに含まれるライトデータのアドレスと一致しない場合にはステップS28でNO、リクエスト判定/アドレス比較部22は、データセレクト信号及びライトデータをセレクタ8に、データRAMWE信号をデータRAM3に、マスクデータ及びマスクRAMWE信号をマスクRAM4にそれぞれ出力する。その結果、データRAM3がライトデータを保持し、マスクRAM4がマスクデータを保持するステップS30。リクエスト判定/アドレス比較部22は、リードリクエストをCPU11に出力するステップS31。その後、手順はステップS21に戻る。上記ステップS26で、処理するリクエストがパーシャルライトのリクエストでない場合、つまり、処理するリクエストがフルライトのリクエストである場合にはステップS26でNO、リクエスト判定/アドレス比較部22は、フルライトのリクエストに含まれるライトデータのアドレスをフリップフロップ回路23に保持された前回のフルライトのリクエストに含まれるライトデータのアドレスと比較するステップS32。フルライトのリクエストに含まれるライトデータのアドレスがフリップフロップ回路23に保持された前回のフルライトのリクエストに含まれるライトデータのアドレスと一致する場合はステップS32でYES、リクエスト判定/アドレス比較部22は、データセレクト信号及びライトデータをセレクタ8に、データRAMWEWriteEnable信号をデータRAM3にそれぞれ出力する。これにより、データRAM3はライトデータを上書きするステップS33。メモリ12はライトデータを書き込むステップS34。一方、フルライトのリクエストに含まれるライトデータのアドレスがフリップフロップ回路23に保持された前回のフルライトのリクエストに含まれるライトデータのアドレスと一致しない場合はステップS32でNO、リクエスト判定/アドレス比較部22は、データセレクト信号及びライトデータをセレクタ8に出力する。これにより、メモリ12はライトデータを書き込むステップS34。以上説明したように、本実施の形態によれば、パーシャルライトが同じアドレスに連続して行われない場合にステップS28でNO、ステップS30、制御回路2がリードリクエストに対応するリードデータを受信するまで、ライトデータはデータRAM3に保持され、マスクデータはマスクRAM4に保持される。よって、図6Aの従来のパーシャルライトでは、メモリリードの待ち時間にリクエストを処理できなかったが、図6Bの本実施の形態のパーシャルライトでは、制御回路2がメモリリードの待ち時間の間に他のリクエストを処理することができる。従って、データ書き込みのスループットを向上することができる。