"コンピュータメモリデバイスを検査する方法であって、各々がシリアライザ出力とデシリアライザ入力とを有する複数のメモリデバイスを結合し、第1のメモリデバイスの該シリアライザ出力が、該複数のメモリデバイスのうちの1つ又はそれよりも多くのメモリデバイスのデシリアライザ入力と結合される段階と、各メモリデバイスの検査発生器を用いて検査信号パターンを発生させる段階と、各メモリデバイスにおいて前記検査信号パターンをシリアル化し、検査が第1の検査モードと第2の検査モードとを含む該複数のメモリデバイスの検査に向けて該シリアル化済み検査パターンを送信する段階と、を含むことを特徴とする方法。前記第1の検査モードは、シリアルIO入力-出力検査モードであり、前記第2の検査モードは、メモリインタフェース検査モードであることを特徴とする請求項1に記載の方法。前記シリアルIO検査モードは、前記メモリインタフェース検査モードから分離されることを特徴とする請求項2に記載の方法。前記シリアルIO検査モードに対する検査パターンが、前記メモリインタフェース検査モードに対して許可されない検査パターンを含むことを特徴とする請求項3に記載の方法。前記複数のメモリデバイスの前記検査は、該メモリデバイスの結合ワイヤ上の断線故障、縮退故障、及び橋絡故障のうちの1つ又はそれよりも多くを含む故障に関する検査を含むことを特徴とする請求項2に記載の方法。前記メモリデバイスの結合ワイヤの前記検査を実施するための検査経路を確立する段階を更に含むことを特徴とする請求項5に記載の方法。前記複数のメモリデバイスの前記検査は、検査デバイス間のクロックスキュー許容範囲の検査を含むことを特徴とする請求項2に記載の方法。前記メモリインタフェース検査モードは、自己ループバック検査を確立する段階を含み、該自己ループバック検査は、第1のデバイスのシリアライザを該第1のデバイスのデシリアライザに接続する段階を含むことを特徴とする請求項2に記載の方法。前記メモリインタフェース検査モードは、クロック間スキュー検査を確立する段階を含み、該クロック間スキュー検査は、第1のデバイスのシリアライザを該第1のデバイスのデシリアライザに接続する段階を含むことを特徴とする請求項2に記載の方法。前記メモリデバイスの各々において1つ又はそれよりも多くの検査信号を受信し、該受信した検査信号を該コンピュータメモリデバイスのエラーチェッカーを用いて比較してデバイス不良を判断する段階と、前記メモリデバイスに関する不良情報を収集する段階と、を更に含むことを特徴とする請求項1に記載の方法。前記収集された不良情報を検査後に前記メモリデバイス間で通信する段階を更に含むことを特徴とする請求項10に記載の方法。1つ又はそれよりも多くの欠陥メモリデバイスを前記収集された不良情報に少なくとも部分的に基づいて識別する段階を更に含むことを特徴とする請求項10に記載の方法。デバイスが前記複数の検査信号経路のうちの1つ又はそれよりも多くにおいて機能する場合に該デバイスを軽微な欠陥を有すると判断する段階を更に含むことを特徴とする請求項10に記載の方法。前記複数のメモリデバイスの各々に対して時間スキューを確立する段階を更に含むことを特徴とする請求項1に記載の方法。前記メモリデバイスの複数の検査に対して該メモリデバイスのための前記時間スキューを変更する段階を更に含むことを特徴とする請求項14に記載の方法。複数の検査信号経路を確立する段階と各検査信号経路に関する不良情報を収集する段階とを更に含むことを特徴とする請求項2に記載の方法。前記複数の検査信号経路を確立する段階は、前記シリアルIO検査モードのための第1の検査信号経路と前記メモリインタフェース検査モードのための第2の検査信号経路とを確立する段階を含むことを特徴とする請求項16に記載の方法。前記複数の検査信号経路を確立する段階は、前記コンピュータメモリデバイスに対する制御信号を送信する段階を含むことを特徴とする請求項16に記載の方法。データの格納のための1つ又はそれよりも多くのメモリバンクと、データをシリアル化するシリアライザを含む出力と、データを逆シリアル化するデシリアライザを含む入力と、メモリの検査に向けて1つ又はそれよりも多くの検査パターンを発生させる検査発生器と、受信データにおけるエラーを検出するエラー検出器と、前記メモリバンクに結合したスイッチ及びポート論理と、第1の検査モードのための第1の検査経路と第2の検査モードのための第2の検査経路とを含む1つ又はそれよりも多くの検査経路をメモリ装置に対して確立する1つ又はそれよりも多くのスイッチング要素と、を含むことを特徴とするメモリデバイス。前記第1の検査経路は、シリアルIO入力-出力検査モードのための検査経路であり、前記第2の検査経路は、メモリインタフェース検査モードのための検査経路であることを特徴とする請求項19に記載のメモリデバイス。メモリ検査装置にエラーデータを提供するエラー出力を更に含むことを特徴とする請求項19に記載のメモリデバイス。メモリデバイスが、第2のメモリデバイスとのメモリデバイスの検査に加わる時に、メモリデバイスは、メモリデバイスによって発生又は収集されたエラーデータの1つ又はそれよりも多くの要素を該第2のメモリデバイスに転送することになることを特徴とする請求項21に記載のメモリデバイス。メモリデバイスが、第2のメモリデバイスとのメモリデバイスの検査に加わる時に、メモリデバイスは、該第2のメモリデバイスによって発生又は収集されたエラーデータの1つ又はそれよりも多くの要素を該第2のメモリデバイスから受信することになることを特徴とする請求項21に記載のメモリデバイス。前記1つ又はそれよりも多くのスイッチング要素は、前記出力シリアライザに1つ又はそれよりも多くのスイッチング要素を含むことを特徴とする請求項19に記載のメモリデバイス。前記出力シリアライザにおける前記1つ又はそれよりも多くのスイッチング要素は、該出力シリアライザから前記入力デシリアライザまで信号をループバックする状態を含むことを特徴とする請求項24に記載のメモリデバイス。前記1つ又はそれよりも多くのスイッチング要素は、メモリから又は前記検査発生器からのデータのいずれかを選択して前記シリアライザ出力に印加するスイッチング要素を含むことを特徴とする請求項19に記載のメモリデバイス。前記1つ又はそれよりも多くのスイッチング要素は、前記入力デシリアライザから又は前記検査発生器からのデータのいずれかを選択して前記メモリバンクに印加するスイッチング要素を含むことを特徴とする請求項19に記載のメモリデバイス。各々がシリアライザ出力とデシリアライザ入力とを有する複数のメモリデバイスのうちの1つ又はそれよりも多くのメモリデバイスからデータを受信する入力であって、第1のメモリデバイスの該シリアライザ出力が、該複数のメモリデバイスのうちの1つ又はそれよりも多くの該メモリデバイスのデシリアライザ入力と結合される前記入力と、前記1つ又はそれよりも多くのメモリデバイスからの前記データをエラーに対して検査するエラーチェッカーであって、該複数のメモリデバイスの第1の態様を検査するための第1の検査モードと該複数のメモリデバイスの第2の態様を検査するための第2のモードとを有する前記エラーチェッカーと、を含むことを特徴とするメモリ検査装置。前記第1のモードは、シリアルIO入力-出力検査モードであり、前記第2の検査モードは、メモリインタフェース検査モードであることを特徴とする請求項28に記載のメモリ検査装置。データを第1のデータフォーマットから第2のデータフォーマットに変換する復号器を更に含むことを特徴とする請求項28に記載のメモリ検査装置。前記第1のデータフォーマットは、第1のビット数を含むフォーマットであり、前記第2のデータフォーマットは、低減したビット数を含むフォーマットであることを特徴とする請求項30に記載のメモリ検査装置。前記1つ又はそれよりも多くのメモリデバイスから受信される前記データは、該1つ又はそれよりも多くのメモリデバイスに関する不良情報を含み、該メモリデバイスは、1つ又はそれよりも多くの検査信号を受信し、かつコンピュータメモリのエラーチェッカーを用いて該受信信号を比較してデバイス不良を判断することを特徴とする請求項28に記載のメモリ検査装置。前記メモリデバイスを通る検査信号のための経路を確立する1つ又はそれよりも多くのスイッチング要素を更に含み、前記検査リレーは、制御信号によって制御される、ことを特徴とする請求項28に記載のメモリ検査装置。検査パターン信号を生成する検査パターン供給源を更に含むことを特徴とする請求項28に記載のメモリ検査装置。プロセッサによって実行された時に該プロセッサをして、各々がシリアライザ出力とデシリアライザ入力とを有する複数のメモリデバイスを結合し、第1のメモリデバイスの該シリアライザ出力が、該複数のメモリデバイスの該メモリデバイスのうちの1つ又はそれよりも多くのデシリアライザ入力と結合される段階と、各メモリデバイスの検査発生器を用いて検査信号パターンを生成する段階と、各メモリデバイスにおいて前記検査信号パターンをシリアル化し、検査が第1の検査モードと第2の検査モードとを含む該複数のメモリデバイスの検査に向けて該シリアル化済み検査パターンを送信する段階と、を含む作動を実施させる命令のシーケンスを表すデータが格納されたコンピュータ可読媒体であって、第1の検査モードが、シリアルIO入力-出力検査モードであり、第2の検査モードが、メモリインタフェース検査モードである、ことを特徴とするコンピュータ可読媒体。前記シリアルIO検査モードは、前記メモリインタフェース検査モードから分離されることを特徴とする請求項35に記載の媒体。前記シリアルIO検査モードに対する検査パターンが、前記メモリインタフェース検査モードに対して許可されない検査パターンを含むことを特徴とする請求項36に記載の媒体。前記複数のメモリデバイスの前記検査は、該メモリデバイスの結合ワイヤ上の断線故障、縮退故障、及び橋絡故障のうちの1つ又はそれよりも多くを含む故障に関する検査を含むことを特徴とする請求項35に記載の媒体。前記命令は、前記プロセッサをして、前記メモリデバイスの結合ワイヤの前記検査を実施するために検査経路を確立する段階、を含む作動を実施させる命令を更に含む、ことを特徴とする請求項38に記載の媒体。コンピュータメモリデバイス及びシリアルIOポートのマルチサイト検査の方法及び装置を提供する。本発明の第1の態様において、コンピュータメモリデバイスを検査する方法は、各々がシリアライザ出力とデシリアライザ入力とを有する複数のメモリデバイスを結合する段階を含み、第1のメモリデバイスのシリアライザ出力は、複数のメモリデバイスのうちの1つ又はそれよりも多くのメモリデバイスのデシリアライザ入力と結合される。更に、本方法は、各メモリデバイスの検査発生器を用いて検査信号パターンを発生させる段階と、各メモリデバイスにおいて検査信号パターンをシリアル化する段階と、検査が第1の検査モードと第2の検査モードとを含む複数のメモリデバイスの検査に向けてシリアル化済み検査パターンを送信する段階とを含む。本発明の第2の態様において、メモリデバイスは、データの格納のための1つ又はそれよりも多くのメモリバンクと、データをシリアル化するためのシリアライザを含む出力と、データを逆シリアル化するためのデシリアライザを含む入力とを含む。更に、デバイスは、メモリの検査に向けて1つ又はそれよりも多くの検査パターンを発生させるための検査発生器と、受信データにおけるエラーを検出するためのエラー検出器とを含む。更に、デバイスは、メモリバンクに結合したスイッチ及びポート論理と、第1の検査モードのための第1の検査経路と第2の検査モードのための第2の検査経路とを含む1つ又はそれよりも多くの検査経路をメモリ装置に対して確立する1つ又はそれよりも多くのスイッチング要素とを含む。本発明の第3の態様において、メモリ検査装置は、各々がシリアライザ出力とデシリアライザ入力とを有する1つ又はそれよりも多くのメモリデバイスからデータを受信する入力を含み、第1のメモリデバイスのシリアライザ出力は、1つ又はそれよりも多くの他のメモリデバイスのデシリアライザ入力と結合される。更に、装置は、1つ又はそれよりも多くのメモリデバイスからのデータをエラーに対して検査するためのエラーチェッカーを含み、エラーチェッカーは、複数のメモリデバイスの第1の態様を検査するための第1の検査モードと、複数のメモリデバイスの第2の態様を検査するための第2のモードとを有する。本発明の実施形態は、類似の参照番号が類似の要素を指す添付図面の図内に限定ではなく一例として示している。一般的に、本発明の実施形態は、コンピュータメモリデバイス及びシリアルIOポートのマルチサイト検査の方法及び装置のためのものである。一部の実施形態では、コンピュータメモリデバイスは、複数のメモリデバイス又は基板の相互接続を通じて検査することができる。一部の実施形態では、検査対象のメモリは、動的ランダムアクセスメモリDRAMを含む。一部の実施形態では、メモリデバイスは、高速シリアルIOを通じてアクセスされるメモリを有するシリアルポートDRAMSPDRAMデバイスである。一部の実施形態では、SPDRAM検査構造は、同じシリアルIOリンクを通じて高速シリアルIOリンク第1の検査モードとメモリインタフェース論理第2の検査モードの両方を検査することができる。シリアルポートメモリは、高速シリアルIOポートを通じてメモリにアクセスすることを可能にする新しいメモリアクセス技術である。シリアルポートメモリ技術は、物理PHY層におけるシリアライザ-デシリアライザSERDES回路の革新を促進する。高速シリアルIOインタフェースは、ホストとメモリの間に高帯域幅通信チャンネルを与える。送信の前に並列データをシリアル化することができ、シリアル化されたデータは、受信機端において並列データに逆シリアル化することができる。シリアルリンクの利点は、ピンの全数を低減するのにそのようなリンクを使用することができ、同時にトレースマッチ及び輻輳を排除することによってデバイスのためのレイアウト問題が単純化されるという点である。各ポートは独立しているので、ポート間で位相関係を維持する必要は全くない。一部の実施形態では、複数のメモリデバイスが同時に検査され、これをマルチサイト検査と呼ぶ場合がある。同時の検査は、検査コストの低減を可能にすることができ、メモリ及びIC部品の検査費用を低減することは、全体の部品コストを低減するのに重要な要素である。従って、複数の部品を並行して検査することができるマルチサイト検査技術は、狙いを定めた検査コスト目標を提供するのを助ける上で利用することができる。しかし、特に、検査に対して複数のデバイスが相互接続される場合にマルチサイト検査において一般的に挙げられる問題は、他のデバイスにわたって広がったデバイスのエラー情報を収集すること、及びエラーが検出された場合に検査中の複数のユニットのどの1つ又は複数のユニットが欠陥を有するユニットであるかを判断することの難しさである。一部の実施形態では、デバイスのエラー情報を収集する段階エラー位置特定と呼ぶは、検査中に相互作用する検査下のデバイス間でエラー情報を通信することによって得られる。検査コスト及び検査の複雑さの軽減には、リレーのような検査器ハードウエアの最適化が重要である。一部の実施形態では、シリアルIOのマルチサイト検査は、効率的で有効な検査を提供するのに利用することができる相互作用するシリアライザとデシリアライザの間のようなデバイス間のクロックスキュー許容範囲を含む。図1は、ホストとSPDRAMメモリデバイスの間のインタフェースの実施形態の図である。例示するシステムでは、メモリデバイス115はDRAM動的ランダムアクセスメモリであり、特に、シリアルポートDRAMSPDRAMである。SPDRAMは、高速シリアルIOポートを通じてメモリにアクセスすることを可能にするDRAMメモリアクセス技術である。SPDRAMは、オンチップシステムSOCのようなホスト110と結合することができる。図1には、メモリ115とホスト115の間のSPDRAM高速シリアルインタフェース105の実施形態をシステムレベルに示している。一部の実施形態では、SPDRAM高速シリアルインタフェースは、物理PHY層におけるシリアライザ-デシリアライザSERDES回路の革新を促進する。この実施形態では、ホスト物理層140は、シリアライザ120を含む送信機130を含み、メモリ物理層145は、デシリアライザ125を含む受信機135を含む。一部の実施形態では、SPDRAM高速シリアルインタフェース105は、ホストPHY層140とメモリPHY層145の間に高帯域幅通信チャンネルを与える。作動時には、並列データは、送信の前にシリアル化され、シリアル化されたデータは、受信機端において並列データに逆シリアル化される。従って、シリアライザ-デシリアライザの対は、メモリ115とホスト/SOC110の間に通信チャンネルを形成する。図2は、SPDRAMメモリアーキテクチャの実施形態の図である。この実施形態では、SPDRAMメモリ200は、4つのポート230の各々に対して独立したバンクアクセスを有する4チャンネルシリアルメモリである。ポート230は、例えば、各方向に最大5Gbpsギガビット毎秒で指令又は書込データを送信し、一方、同時に読取データを受信するための4ワイヤ差動送受信リンクを含むことができる。一部の実施形態では、メモリには内蔵検査構造が与えられ、検査構造は、メモリ及びインタフェースの検査に関連して使用される。例示するように、メモリ200は、更に、ポート論理210を通じてこの図にはバンク0から7として示す複数のDRAMコアバンク205に接続した各ポートに対する物理層215を含む。更に、位相ロックループ回路220又は基準クロック信号235を生成する他のそのような回路が例示されている。図3は、SPDRAM検査構造を収容するデバイスの実施形態に対する指令セットの図である。指令300は、予備充電指令、バンク活性化ABNK指令、活性化ACT指令、並びに書込及び読取指令を含むDRAMメモリを検査するために多くの場合に利用されるメモリ指令を含む。この実施形態では、各指令の長さは、17ビット又は送信に向けて符号化される場合は20ビットであり、指令は、sync指令及びメモリ指令を含む。しかし、実施形態は、いずれの特定の指令セット又は指令構造にも限定されない。図4は、検出システムの実施形態によって検出される製造工程欠陥の図である。この図では、メモリ430に結合された第1の送信機又は受信機410及び第2の送信機又は受信機420を含むものとして示すSPDRAMデバイス400における製造欠陥は、結合ワイヤ上又はダイ上に存在する可能性がある。ある一定の差動結合ワイヤ欠陥は、欠陥の存在下でデータ通信を正常に達成することができるので、検出することが困難である可能性がある。差動ワイヤのうちの1つの上の断線欠陥は、例えば、許容することができ、残りのワイヤを通じて通信を実施することができる。一部の実施形態では、ダイ上、特に、メモリ上の欠陥は、SPDRAMメモリインタフェース及びシリアルIOインタフェースを検査するために存在する同じ内蔵自己検査BISTハードウエアを用いて検査することができる。一部の実施形態では、SPDRAM検査構造は、同じシリアルIOリンクを通じて高速シリアルIOリンク第1の検査モードとメモリインタフェース論理第2の検査モードの両方を検査することができる。図5は、内蔵検査構造を収容するSPDRAMメモリ及びホストデバイスの実施形態の図である。図5は、例えば、オンチップシステムSOC内に埋め込むことができるメモリPHY層チップ及びホストPHY層におけるSPDRAM検査構造の実施形態を示している。一部の実施形態では、シリアルIOリンクとメモリインタフェース論理とを検査するのに同じ検査構造が使用される。一部の実施形態では、上述のように、シリアルIOの検査は、メモリインタフェース論理の検査から分離される。メモリインタフェースの検査は、検査下のメモリデバイスにおいて検査パターンが、SPDRAMプロトコルに準拠することを必要とする場合がある。しかし、シリアルIOインタフェースの検査は、SPDRAMプロトコルとは独立したものとすることができる。検査の分離は、完全なシリアルIOインタフェース検査が、SPDRAMプロトコルによって許容されるものよりも多い検査パターンを必要とする可能性があるという点で有利である場合がある。シリアルIO検査の分離は、検査パターン準拠制約条件を撤廃するのに使用することができ、シリアルIO検査中により様々な検査パターンを適用することを可能にすることができる。様々な検査パターンの豊富なセットは、高い検査網羅率を得る上で重要な要素である。本出願の目的では、シリアルIO検査パターンは、17ビットベース又は20ビットベースのものとすることができるので、基本的な概念を示すのに本明細書では20ビットを使用する。図5では、シリアルIO及びメモリインタフェースを対象とする内蔵自己検査BISTハードウエアは、シリアルIO検査構造及びメモリインタフェース検査構造それぞれを含む。シリアルIO検査構造及びメモリインタフェース検査構造を総称してSPDRAM検査構造と呼ぶ場合がある。例示するように、検査システムは、シリアルIOインタフェース530によってリンクされたSPDRAMメモリ505とホスト又は他のデバイス540とを含む。SPDRAMメモリは、メモリインタフェース検査構造510、シリアルIO検査構造515、並びにシリアルIOインタフェース530を通じてPHYコアにリンクするためのシリアライザ520及びデシリアライザ525を含む。ホストは、メモリインタフェース検査構造550及びシリアルIO検査構造545、並びにシリアルIOインタフェース530を通じてメモリ505にリンクするためのシリアライザ560及びデシリアライザ555を含む。図6は、SPDRAMインタフェース検査アーキテクチャの実施形態の図である。この実施形態では、SPDRAMメモリ又はホスト600は、SPDRAMインタフェース検査構造605を含む。この実施形態では、検査構造605は、SPDRAM検査発生器610及び4つのエラーチェッカー620を含み、図6では、各エラーチェッカー620をECで表している。各エラーチェッカー620は、ポート625のうちの1つと結合され、各ポートは、インタフェースを通じた通信のためにシリアライザ630及びデシリアライザ635を含む。例示的な実施では、検査発生器610は、20ビット検査パターンを発生させるように作動可能なSPDRAM指令発生器612と、20ビット検査パターンを80ビット検査パターンに拡張し、各20ビットパターンを検査属性埋め込みTPEユニット615を通じて4つ全てのポートに直接又はメモリインタフェースを通じて分配するための指令拡張器614とを含む。各ポート内のエラーチェッカー620は、デシリアライザにおいて観察される到着する検査パターン又は検査データのストリーム内のエラーを独立して検査することができる。エラー情報は、通信することができるように検査発生器に供給される。図7は、SPDRAM検査発生器の実施形態の図である。この実施形態では、検査発生器700は、SPDRAM指令発生器705と、指令拡張器715と、4つの検査属性埋め込みTPEユニット720とから構成される。シリアルIO検査発生器710を含む指令発生器705は、メモリ、メモリインタフェース、及びシリアルIOインタフェースに関する検査を生成することができる。指令拡張器715は、1つの指令を受け入れ、各々が各シリアルIOに送出される4つの指令を生成するように構成される。addrCmd指令及びerrCmd指令の状態に基づいて、指令拡張器715は、メモリにアクセスし、4つ全てのシリアルポートに関するエラー情報を通信するための適正な指令を生成することができる。各TPEユニットは、様々な検査パターンを全てのPHYチャンネルに制御可能なハードウエアオーバーヘッドで供給するために、各チャンネルにおいて検査パターンを変調するように独立して有効にすることができる。各TPEユニットのハードウエアオーバーヘッドは、チップ上の全てのPHYチャンネルによって共有されるSPDRAM検査発生器のものよりも有意に小さいとすることができる。図8は、シリアルIO検査発生器を利用するSPDRAM指令発生器の実施形態の図である。この実施形態では、SPDRAM指令発生器の実施形態は、指令発生コントローラ820と、復号器825と、データ及びアドレス発生器805とを含む。一部の実施形態では、指令発生ユニット815の指令発生コントローラ820は、シリアルIO検査発生器810を含むデータ及びアドレス発生器805を用いて望ましい検査を配置する。シリアルIO検査発生器810は、シリアルIOインタフェースを検査するのに使用することができる。生成されるシリアルIO検査パターンは、SPDRAM指令である必要はないが、未処理データパターンである必要がある。指令発生ユニット815は、指令拡張を助けるために、READ又はWRTEのようなメモリアクセス指令に向けてaddCmdを生成することができる。指令発生ユニット815は、エラーチェッカーによって供給されるエラー情報を通信するために、errCmdと共にカスタム指令又は特殊パターンを発生させることができる。この実施形態では、指令発生ユニット815、並びにデータ及びアドレス発生器805は、自動検査発生器830から信号を受信する。いずれの外部検査パターン供給源も設けられない場合には、メモリ及びメモリインタフェースに対する検査パターンは、シリアルIO発生器810を用いて内部で生成することができる。図8は、そのようなSPDRAMメモリ検査発生器の図である。メモリ検査データは、本質的に非常に反復的かつ相補的であるので、これらのデータの種類は、シリアルIO検査発生器から与えることができる。例えば、1つの検査データは、全てのメモリ位置に1を書き込むことができ、それに全ての位置で1を読み取る段階が続き、再度全ての位置にゼロを書き込む段階が続き、以降同様に続く。検査データパターンフィールドG[19:9]は、必要な検査データパターンを供給するのに使用することができる。復号器825は、G[19:9]の内容に基づいて望ましい検査データパターンを発生させることができる。相補的な検査データは、同じシリアルIO検査発生器810から供給することができ、又はパターン制御入力patCtrを用いて対応する検査データの補数を取ることから取得することができる。読取/書込制御信号は、ATE830から供給することができる。一部の実施形態では、バースト検査データ生成が、G[8:0]内で利用可能な9ビットよりも小さい数のアドレスビットしか必要としないので、検査データパターンフィールドG[19:9]は、必要に応じて増大させることができる。一部の実施形態では、検査データ拡張器は、単一の検査データ項目を複数の検査データ項目に復号することができる。一例では、検査データ拡張器は、20ビットの検査データを複数の20ビット検査に拡張することができる。例示目的で、本明細書は、一般的に4×の検査データ拡張器を使用するシステム又は工程を説明する。しかし、実施形態は、いずれの特定の拡張にも限定されない。一部の実施形態では、システムは、4×の拡張の特性が8×の拡張においても妥当になるように拡張可能なものとすることができる。図9は、検査データ拡張器の実施形態の図である。図9は、特定的に4×の検査データ拡張器構造の実施形態を示している。一部の実施形態では、各20ビットの拡張済み検査データは、SPDRAMメモリチップの内側の各シリアルIOポート又はポート論理に分配することができる。図9は、バンクアドレス計算ユニット905を含む検査データ拡張器900の実施形態を示している。この実施形態では、SPDRAM指令は、addrCmd=1によって示すことができるアドレスを保持する。一部の実施形態では、指令は、バンクアドレス910を例外として4倍に複製することができる。この実施形態では11から8までのビット位置、すなわち、E[11:8]を占有するバンクアドレスは、メモリ検査を並行して実施するために4つの異なる互いに排他的なバンクアドレスに変換される。同様にerrCmd=1の場合には、対応するエラーチェッカーのエラー情報を保持するのにバンクアドレスフィールドを使用することができる。検査結果は検査の終了時点で通信されるので、検査が完了した後にerrCmdを論理1にアサートすることができる。一部の実施形態では、エラーチェッカーは、シリアルIO検査パターンとSPDRAM指令ベースの検査パターンの両方を処理することができる。図10は、エラー検査システムの実施形態を示している。図10は、特定的にSPDRAMエラーチェッカーを示している。この実施形態では、エラー検査システム1000は、復号器DEC1010と、SYNC検出器1020と、エラーチェッカー1030とを含み、復号器1010は、20ビットデータを17ビットデータに変換する。一部の実施形態では、SPDRAM指令を必要とする検査において、エラーチェッカー1030は、DATA指令及び全てのsync指令を認識することができる。一部の実施形態では、メモリに対するエラー検査は、17ビットデータ領域内に実施することができる。検査中には、例えば、d[16:0]をDATA指令又はSYNC指令で占有することができる。d[16:0]が、目標とする指令とは別のいずれかのものを保持するか又はd[15:0]内にいずれかの不正な読取データを有する場合には、エラーチェッカー1030は、エラーフラグを立てるように作動する。DATA指令は、17ビットデータ領域内に1ビットの指令フィールドd[16]を有する2バイトd[15:0]のデータから構成される。d[16]は、19ビット符号化データ領域内のe[19]に等しく、すなわち、d[16]=e[19]である。DATA指令の検出は、e[19]=1又はd[16]=1によってフラグが立てられ、メモリからの読取データの検証に向けてエラーチェッカー1030を起動するのに使用することができる。エラー検出器1030は、SYNC指令を検出した場合に、前の状態を維持するように作動させることができる。上述のように、メモリ検査パターンは、反復的なものとすることができる。メモリ検査パターンは、例えば、全てのメモリ位置にゼロ又は1を書き込むことができ、それにゼロ1を読み取る段階が続く。別の形態では、検査データ及びその補数をそれぞれ全ての偶数メモリ位置及び奇数メモリ位置に書き込むことができる。一部の実施形態では、システムは、既存の反復的検査パターンから検査属性を抽出することができる。一部の実施形態では、システムは、検査属性を擬似ランダムメモリ検査パターン内に埋め込むことができる。これらの検査属性は、専用メモリパターン比較器を組み込むことなくSPDRAMエラーチェッカー内で検査下のメモリの検証するのに検査することができる。検査パターンからの検査属性の抽出は、2009年7月2日出願のコンピュータメモリ検査構造ComputerMemoryTestStructureという名称の米国特許出願出願番号第12/497.371号明細書に示されている工程を含むことができる。図11は、差動シリアルIO結合ワイヤ上の故障を検査するための検査構造の実施形態の図である。図11では、SPDRAM検査発生器1115と、エラーチェッカー1120と、シリアライザ-デシリアライザSERDES1110とを含むSPDRAMデバイスMk1105は、SPDRAM検査発生器1165と、エラーチェッカー1160と、SERDES1155とを含むSPDRAMデバイスMk11150と結合される。この実施形態では、接続制御機能SERDES1110又は1155内のトランジスタとして表すを起動又は停止することにより、検査経路を確立することができる。例えば、ser[m,0]=1の場合には、シリアライザの対応する出力を正として表すことができ、デバイスMk1105の出力は、デバイスMk11150のデシリアライザに接続される。しかし、ser[m,0]=0という値は、シリアライザの出力を接断させることになる。単なる例示目的で制御機能をトランジスタとして表しており、制御機能の実施は、様々な実施形態において様々な形態を取ることができる。制御機能は、例えば、対象信号が遮断又は抑制されるように信号供給源を制御するための制御回路又はプログラムをシステム機能内に組み込むことによって達成することができる。可制御性及び診断分解能を高めるために、デシリアライザ内で同じ接続制御機能を使用することができる。図12は、差動結合ワイヤ上の断線故障検出の実施形態の図である。図12では、SPDRAM検査発生器1215と、エラーチェッカー1220と、SERDES1210とを含むSPDRAMデバイスMk1205は、SPDRAM検査発生器1265と、エラーチェッカー1260と、SERDES1255とを含むSPDRAMデバイスMk11250と結合される。一例では、破損した結合ワイヤは、図12に示すように結合ワイヤを断線状態に留める。そのような欠陥の検出では、制御機能を有効にし、ser[m,0]=1及びser[h,1]=1、かつ他の制御入力を論理0に留めることによって検査経路を構成することができる。この検査構成の下では、デバイスMk1205又はデバイスMk11250の送信機がそれぞれのシリアライザを通じて全ての接続したデシリアライザに1010..1010検査パターンを送信する場合に、結合ワイヤが破損すると、受信デバイスにおいて検査パターンを回復することができない。従って、各デシリアライザにおけるデータ回復の成否を検査することにより、破損した結合ワイヤ欠陥を検出して位置を特定することができる。一部の実施形態では、制御機能によって検査経路を確立することにより、供給電力又は接地への差動結合ワイヤをモデル化する縮退故障、又は差動結合ワイヤのいずれかの他の結合ワイヤへの短絡をモデル化する橋絡故障を同様に検出することができる。縮退故障では、例えば、検査経路内で一定の論理値が示され、いずれの検査パターンも回復されない。橋絡故障の検出では、異なる検査パターンが相互作用する送信機と受信機の各対に印加された場合に、橋絡故障は、RXにおける検査パターンの回復を妨げ、かつ検出される。一部の実施形態では、検査法は、2009年1月23日出願の相互接続における故障検査FaultTestingforInterconnectionsという名称の米国特許出願出願番号第12/359,025号明細書に示されている検査法を含むことができる。図13は、デバイスを検査し、更に検査デバイス間のクロックスキュー許容範囲を検査するためのマルチサイト検査環境の実施形態の図である。図13では、SPDRAM検査発生器1310と、エラーチェッカー1315と、シリアライザSER1325と、デシリアライザDES1330とを含むSPDRAMデバイスMk1305は、SPDRAM検査発生器1360と、エラーチェッカー1365と、SER1375とDES1380とを含むSPDRAMデバイスMk11350と結合される。デバイスMk1305とデバイスMk11350の間の信号経路を制御するために、DES1330は、マルチプレクサ1335又は他のスイッチング要素と結合され、DES1380は、マルチプレクサ1385又は他のスイッチング要素と結合される。しかし、デバイス間の信号経路に対する制御は、異なる実施形態において異なる場合がある。並行して検査されるあらゆる偶数個のデバイス、例えば、2N個のデバイスでは、検査下のデバイスから構成されるN個の対を図13に示すように接続することができる。例示する接続では、各デバイスに対して自己ループバック経路を確立することができ、この経路は、デバイスのメモリを含むデバイス自体を検査するのに使用される。デバイスMk1305においてRefClk0と例示し、デバイスMk1においてRefClk1と例示するデバイスのクロック間のクロックスキューを変化させることによってデバイスのスキュー許容範囲の検証するのにデバイス間の相互接続経路を利用することができ、この場合、検査に向けて接続されるデバイスの対に対してM=2である。一部の実施形態では、シリアルIO検査は、メモリ検査から分離される。デバイスを検査するためのシステム及び方法の実施形態を示すために、メモリ検査の前にシリアルIO検査を別々に実施することができ、又は各検査が他方の検査を妨害することなしにシリアルIO検査をメモリ検査と同時に実施することができる。デバイスMkの自己ループバック検査及びクロック間スキュー検査のエラー情報をそれぞれES[Mk]及びEI[Mk]で表す場合がある。一部の実施形態では、自己ループバック検査と相互接続経路検査の両方中に、差動結合ワイヤ欠陥を対象とすることができる。一部の実施形態では、得られるエラー情報は、デバイスMk1305に対してError[Mk]レジスタ内に記録し、デバイスMk11350に対してError[Mk1]レジスタ内に記録することができる。図14は、デバイスのための自己ループバック検査モードの実施形態を示している。図14では、SPDRAM検査発生器1410と、エラーチェッカー1415と、SER1425と、DES1430とを含むSPDRAMデバイスMk1405は、SPDRAM検査発生器1460と、エラーチェッカー1465と、SER1475と、DES1480とを含むSPDRAMデバイスMk11455と結合される。DES1430は、マルチプレクサ1435又は他のスイッチング要素と結合されてデバイスMk1405におけるループバック経路を形成し、DES1480は、マルチプレクサ1485又は他のスイッチング要素と結合されてデバイスMk11450におけるループバック経路を形成する。従って、各PHY内のシリアライザは、同じPHY内のデシリアライザに接続される。図15は、SPDRAMメモリ内の自己ループバックモードの実施形態を示している。この実施形態では、メモリ1500図14のデバイスMk1405又はデバイスMk11455は、メモリバンク1505と、DES1530にループバックする信号をSER1525に誘導するように信号Test1この実施形態では値0を有するによって制御される第1のマルチプレクサ1540又は他のスイッチング要素に結合したスイッチ及びポート論理1510とを含む。DES1530は、ワイヤ1535及び経路1555に結合され、誤差信号を供給することができるSPDRAMエラーチェッカー1520に信号を供給する。更に、SPDRAM検査発生器1515は、信号Test1この実施形態では値1を有するによって制御される第2のマルチプレクサ1550又は他のスイッチング要素と結合され、生成した検査信号をスイッチ及びポート論理1510に供給する。自己ループバック検査モードでは、図15に例示するように、メモリインタフェースを含むメモリを検査するために生成される検査パターンは、SPDRAM検査発生器1515から生成することができる。生成された検査指令は、メモリデバイスインタフェースに供給されスイッチ及びポート論理1510及びメモリバンク1505にもたらされる、検査応答は、シリアルIO自己ループバック経路SER1525からDES1530までのを通じてエラーチェッカーに送出される。図11に例示する経路制御を設けることにより、同時に差動結合ワイヤ欠陥を対象とすることができる。一部の実施形態では、シリアルIO検査は、メモリに係わりなく実施される。そのようなシリアルIO検査経路は、図15でTest1=1を与えることによって確立することができる。シリアルIO検査モード中に、生成された検査パターンは、シリアライザ1525に直接印加され、エラー検査に向けて自己ループバック経路を通じて、接続したデシリアライザ1530において受信される。図16は、デバイス間検査経路の実施形態の図である。この実施形態では、マルチサイト検査構成の実施形態は、検査中に相互作用する2つの相互接続したデバイスを含む。図16では、SPDRAM検査発生器1610と、エラーチェッカー1615と、SER1625と、DES1630と、エラーレジスタ1620エラー[Mk]とを含むSPDRAMデバイスMk1605は、SPDRAM検査発生器1660と、エラーチェッカー1665と、SER1675と、DES1680と、エラーレジスタ1670エラー[Mk]とを含むSPDRAMデバイスMk11655と結合される。DES1630は、マルチプレクサ1635又は他のスイッチング要素と結合されてデバイスMk11655からの経路を形成し、DES1680は、マルチプレクサ1685又は他のスイッチング要素と結合されてデバイスMk1605からの経路を形成する。この実施形態では、各デバイスのシリアライザは、別のデバイスのデシリアライザに接続される。生成された検査パターンは、一方のデバイスのシリアライザから送信され、他方のデバイスのデシリアライザにおいて回復される。その後に、回復された検査パターンは、エラーに対して検査される。しかし、この検査構成に関する問題は、エラーが局在化されないことであり、すなわち、デバイスの送信機に関連するエラーが他方のデバイス上のエラーチェッカーにおいて検出され、同じデバイス上のエラー検出器によって報告されるエラー内に反映されないことになる。従って、エラー位置を可能にするために、検査後にエラー情報がデバイス間エラー[Mk]1620とエラー[Mk1]1670の間で通信される。SPDRAM指令発生器1610又は1660は、エラーチェッカーからエラー情報を受信し、この情報を他の接続デバイスに送信する。エラー情報の到着を受けて、エラーチェッカー1615又は1665は、受信したエラー情報に基づいてエラー情報を更新する。一部の実施形態では、エラーレジスタ1620及び1670は、2つの相互作用デバイス間でやりとりされる。各エラーチェッカーは、やりとりされたエラーレジスタの内容に基づいて最終的なエラーを更新する。例示的なマルチサイト検査は、以下の通りに要約することができる。1.ctrl=0//自己ループバック検査構成//、2.メモリを含む各デバイスを独立して検査する、3.ES[Mk]を取得する、4.ctrl=1//クロック間スキュー検査構成//、5.クロック間スキュー許容範囲検査に対して検査する、6.EI[Mk]を取得する、7.自己ループバック検査及び/又はクロック間スキュー許容範囲検査のエラー情報を交換する、及び8.やりとりされたエラー情報に基づいてエラー情報を更新する。以下に提供する表1は、自己ループバック検査及びクロック間スキュー検査から得られたエラー情報に基づく検査判断を要約している。エラー指示子ES[Mk]、EI[Mk]、及びEI[Mk1]は、デバイスMkの送信機TX[Mk]及び受信機RX[Mk]を含む検査経路から得られた検査結果を含む。この表では、ES[Mk]は、自己ループバック検査のエラー情報を含む。クロック間スキュー検査のエラー情報は、2つの相互作用するデバイスMk内とMk1内とに配分される。EI[Mk]で表すRX[Mk]に関するクロック間スキュー検査のエラー情報は、デバイスMk内のエラーチェッカーから得られる。EI[Mk1]で表すTX[Mk]に関するエラー情報は、デバイスMk1に対して利用可能であり、検査完了後に供給されるデータのようなデータの交換を通じて得られる。一部の実施形態では、デバイスMkの検査判断をより正確にするために、表1内には含まれていないES[Mk1]で表すデバイスMk1の自己ループバック検査の結果が組み込まれる。一部の実施形態では、エラー情報交換中にクロック間スキューをゼロに設定することができる。EI[Mk1]という項は、デバイスMk1に存在するEI[Mk1]の複写又は交換されたものを表している。検査中にいずれのエラーも検出されない場合には、ES[Mk]=0、EI[Mk]=0、及びEI[Mk1]=0であり、デバイスは、検査に合格する。しかし、ES[Mk]=1の場合には、EI[Mk]=1及びEI[Mk1]=1であり、デバイスは検査に不合格になる。一部の実施形態では、ES[Mk]=1である場合にデバイスは欠陥を有すると判断され、いずれの自己ループバック検査不良も伴わない全ての他の不良は軽微なものと見なされる。一部の実施形態では、軽微な不良を有すると分類されたデバイスは、後に合格デバイスと共に再検査される。再検査を通過するデバイスは、より小さいクロックスキュー閾値を用いて更に審査することができる。一部の実施形態では、クロック間スキュー検査の無効性を示すために、ES[Mk1]が組み込まれる。この組み込みは、自己ループバック検査に不合格になるデバイスが、クロック間スキュー検査に対して信頼性が高くない可能性があるという理由から行われる。軽微な不良を有して不合格になるデバイスMkすなわち、ES[Mk]=0がES[Mk1]=1を含む場合には、このデバイスは、別々に分類されて再検査される。一部の実施形態では、診断分解能を高めるために、表1に提供している個々の不良事例を使用することができる。例えば、検査下のデバイスは、クロック間スキュー検査中に不合格になる可能性がある。この実施形態では、ES[Mk]=0及びEI[Mk]=1の場合に、不良は、RX[Mk]とTX[Mk1]の間のクロックスキュー又は/及びTXの健全性に関連すると推測することができる。対応データを吟味した後に、不合格となったデバイスが満足できる閾値スキューを求めるためにスキューを変更することができる。デバイスが自己ループバック検査においてのみ不合格になる場合、すなわち、ES[Mk]=1及びEI[Mk]=EI[Mk1]=0である場合には、一部の欠陥が、TX[Mk]及びRX[Mk]の不良が通信されるという結果をもたらした可能性がある。例えば、一部の欠陥は、TX[Mk]内の差動信号の間の対内スキューを増大させるが、RX[Mk]内の対内スキュー許容範囲を縮小させる可能性がある。従って、自己ループバック検査中にTX[Mk]とRX[Mk]が接続される場合には、検査パターンをRX[Mk]において適正に回復することができず、従って、これらのパターンは、検査に不合格になる。しかし、TX[Mk1]又はRX[Mk1]を接続することは、検査中に対内スキューを抑制するのを助けることができるので、TX[Mk]及びRX[Mk]は、クロック間スキュー検査に合格することができる。一部の実施形態では、TXとRXの両方を含む不合格となったデバイスを診断に向けて特徴付けることができる。いずれかの他のクロック間スキュー不良と組み合わせた自己ループバック検査不良は、より明確な不良であると推測することができる。表1の最後の3つの事例は、不合格構成要素のためのものである。一部の実施形態では、クロック間検査においてのみ不合格になるデバイスは、軽微な不良を有して合格したものと見なすことができる。軽微な不良を有して合格したデバイスは、合格したデバイスとは別々に分類され、緩いクロック間スキュー許容範囲を容認することができる用途に適用することができる。表1一部の実施形態では、システムは、欠陥を有する部品の系統的な位置特定を可能にする。本解説の目的で、図13に提供するマルチサイト検査環境を仮定するが、実施形態は、この実施に限定されない。一部の実施形態では、様々な検査経路を通じてマルチサイト検査を実施することができ、各経路に関する結果を収集することができる。例えば、検査経路は、信号ctrlの状態を用いて表すことができ、これは、ctrlを指定された状態に強制することによって指定された検査経路を取得することができることによる。自己ループバック検査経路を通じたマルチサイト検査は、例えば、ctrl=0で表すことができ、クロック間スキュー検査経路は、ctrl=1で表すことができる。以下の表2及び表3は、不合格検査経路を構成するTX値及びRX値のリストを要約している。表2及び表3では、TX[Mk]及びRX[Mk]をTMk及びRMkで表している。不合格検査経路に含まれる送信機及び受信機のリストをES[Mk]に示し、EI[Mk]をFAILMk、ES[Mk]、EI[Mk]で表している。例えば、自己ループバック検査には合格するが、クロック間スキュー検査には不合格になることを示すFAILMk、ES[Mk]、EI[Mk]は、FAILMk,0,1で表すことができる。検査下のデバイスDに対して、FAILD、ES[D]、EI[D]は、以下の通りに定義される。FAILFAILTDRDxS∪FAILFAILTDRDxI∪FAILFAILFAIL∪FAIL∪FAILここで、{TD,RD}×{S,I}は直積集合であり、S及びIは、それぞれ自己ループバック検査及び相互接続検査を表している。{TD,S,TD,I}及び{RD,S,RD,I}は、それぞれ{TD,}及び{RD,}と略記することができる。例えば、デバイスMk内の自己ループバック検査経路からもたらされるエラーは、{TMk,S,RMk,S}で表すことができる。一部の実施形態では、相互作用するデバイスの全てのエラー情報を分析に向けて別々に利用可能にすることができるので、診断にはクロック間スキュー検査に関するエラー情報の交換は必要ではない。自己ループバック検査からもたらされるFAILMk、ES[Mk]、EI[Mk]を表の第2の行に提供しており、この場合、ES[Mk],EI[Mk]=1,0である。同様に、クロック間スキュー検査からもたらされるFAILMk、ES[Mk]、EI[Mk]を表の第3の行に提供しており、この場合、ES[Mk],EI[Mk]=0,1である。自己ループバック検査とクロック間スキュー検査の両方からもたらされるFAILMk、ES[Mk]、EI[Mk]は、全ての他の場合の和集合演算によって取得することができる。すなわち、FAILMk,1,1={}∪{TMk1,I,RMk,I}∪{TMk,S,RMk,S}={TMk,S,RMk,,TMk1,I}であり、この場合RMk,は、RMk,I及びRMk,Sを表している。RMk,に示すRMkのようないずれかの検査経路において不合格になる構成要素は、欠陥を有する可能性が高い。同じ分析をデバイスMk1に対して実施することができる。表2表3一部の実施形態では、欠陥を有する部品の位置を特定するのに、図13のデバイスMk及びMk1に対して収集された不良情報を以下の通りに使用することができる。FAIL∪FAIL例えば、マルチサイト検査がFAILMk,0,1及びFAILMk1,1,0をもたらした場合には、FAILMk,0,1∪FAILMk1,1,0={TMk1,,RMk,I,RMk1,S}である。集合演算の結果は、TX[Mk1]が欠陥を有する可能性があることを示している。不良の根本原因を究明するために、計算された不良情報を用いて受信機を更に分析することができる。一部の実施形態では、デバイスMkとMk1との全ての対に対して、マルチサイト検査の診断手順は、以下の通りに要約することができる。1.ctrl=0、3.マルチサイト自己ループバック検査を実施する、4.ES[Mk]及びES[Mk1]を判断する、5.ctrl=1、6.定義されたクロック間スキューを用いてマルチサイトクロック間スキュー検査を実施する、7.EI[Mk]及びEI[Mk1]を判断する、8.FMk,Mk1=FAILMk,ES[Mk],EI[Mk1]∪FAILMk,ES[Mk1],EI[Mk]を計算する、9.FMk,Mk1={}である場合に段階14に進む、10.∀Xj,∈FMk,Mk1である場合には、デバイスj内のXjが欠陥を有する可能性があり、ここで、j∈{Mk,Mk1}である、11.FMk,Mk1=FMk,Mk1-{Xj,|Xj,∈FMk,Mk1}、12.FAILj,0,1⊂FMk,Mk1の場合には、において軽微な不良、13.FAILj,1,0⊂FMk,Mk1の場合には、{Tj,S,Rj,S}において自己ループバック不良、及び14.必要に応じてクロック間スキューを変更して段階6に戻る。上記では排他的OR論理演算を記号して表す図17は、マルチサイト検査アーキテクチャの実施形態における自己ループバック接続の図である。この実施形態では、各シリアライザの負のノードは、同じポートのデシリアライザの正のノードに反転信号を伝達する。この実施形態では、SPDRAMデバイスMk1705は、SPDRAMデバイスMk11710と結合される。シリアライザ1730とデシリアライザ1735とを有するデバイスMk1705の各ポート1725は、シリアライザ1730の負のノードが同じポートのデシリアライザ1725の正のノードと結合されるように配置される。同様に、シリアライザ1750とデシリアライザ1755とを有するデバイスMk11715の各ポート1745は、シリアライザ1750の負のノードが同じポートのデシリアライザ1755の正のノードと結合されるように配置される。更に、デバイスMk1705の各ポート1725は、シリアライザ1730の正のノードがデシリアライザ1755の負のノードと結合され、かつシリアライザ1750の正のノードがデシリアライザ1735の負のノードと結合されるようにデバイスMk11710のポート1745と結合される。一部の実施形態では、同じ検査において異なる接続割り当てが行われる。図18は、マルチサイト検査アーキテクチャの図である。一部の実施形態では、図18に提供しているように、リレーを用いずに検査アーキテクチャを実施することができる。図18では、SPDRAM検査発生器1810と、エラーチェッカー1815と、シリアライザSER1825及びデシリアライザDES1830を有するPHY1840とを含むSPDRAMデバイスMk1805は、SPDRAM検査発生器1860と、エラーチェッカー1865と、SER1875及びDES1880を有するPHY1890とを含むSPDRAMデバイスMk11855と結合される。SER1825の正のノード及びSER1875の負のノードは、信号ctrlによって制御されるトランジスタによって接続又は接断され、SER1825の負のノード及びSER1875の正のノードは、信号~ctrlによって制御されるトランジスタによって接続又は接断される。この実施形態では、各シリアライザは、自己ループバック検査経路を通じて同じデバイス内のデシリアライザに接続され、クロック間スキュー検査経路を通じて他方のデバイスのデシリアライザに接続することができる。一部の実施形態では、平面レイアウトトレースを維持するために、自己ループバック検査経路は、相補ポートを接続することによって確立され、この場合、平面レイアウトトレースは、ワイヤが交差しないレイアウトトレースである。一部の実施形態では、検査アーキテクチャは、クロックスキュー許容範囲が接続デバイス上のシリアライザとデシリアライザとの全ての対に対して検査される段階を含み、差動結合ワイヤ検査は、マルチサイト検査機構内に自然に埋め込まれる。{T,R}×{S,I}の代わりに{T,R}×{,-}を使用することにより、この検査アーキテクチャにおいて同じ検査及び診断分析を実施することができる。図19は、自己ループバック検査経路を通じたデバイス検査のためのマルチサイト検査構成の実施形態の図である。図20は、クロック間スキュー検査経路を通じたスキュー許容範囲検査の実施形態の図である。図19及び図20は、図18に関して説明した要素を含む。図19に示すように、ctrl=0である場合には、2つの差動ワイヤの一方を用いて各デバイス上のシリアライザとデシリアライザとの全ての対の間で自己ループバック検査経路が確立される。図19にはシリアライザとデシリアライザとの対を1つだけ示している。図13から図15に関して説明したデバイスに同じ検査を適用することができる。ctrl=1である場合には、この検査構成において図16に関して説明したものと同じ方式でスキュー許容範囲を検査することができる。同様にスキュー許容範囲検査の終了時点でエラー情報を交換することができる。図21は、コンピュータメモリ基板又は他のメモリデバイスのマルチサイト検査のための工程の実施形態を示す流れ図である。この実施形態では、検査に向けて複数のメモリ基板が受け取られ2105、ある一定の個数が検査に向けて設置される。メモリ基板は、SPDRAMメモリ基板とすることができる。実施に依存してあらゆる個数のメモリ基板を同時に検査することができる。一部の実施形態では、検査に向けて、各メモリ基板における検査リレー又はスイッチを制御してデータ経路を確立するための制御信号のような1つ又は複数の制御信号を送信して、これらの制御信号に対するデータ経路を確立することができる2115。データ経路は、デバイス間検査のための経路と自己ループバック検査のための経路とを含むことができる。各メモリ基板にクロック制御を提供することができ2120、この段階は、メモリ基板間のクロックスキューの導入を含むことができる。1つ又はそれよりも多くのメモリ基板において検査パターン信号を生成することができ2125、検査信号は、メモリ基板が受信することができる2130。受信信号は、受信する各メモリ基板の1つ又はそれよりも多くのエラーチェッカーを用いて検査される2135。検査される更に別の検査信号経路又はクロックスキュー設定が存在する場合は2140、メモリ基板におけるデータ経路、クロック制御、又はその両方が修正され2145、検査が繰り返される。検査が完了すると、検査済みメモリ基板に関する不良情報が収集される2150。識別されたある一定の基板の追加の検査を必要とする場合がある2155。その後に、基板検査に対して収集された不良情報に少なくとも部分的に基づいて、欠陥基板が識別される2160。図22は、実施形態に対して利用することができるコンピュータデバイスの実施形態の図である。この実施形態では、本説明に密接に関連しない標準的で公知のある一定の構成要素を示しておらず、例示するある一定の要素は、コンピュータデバイスの実施形態内に含めなくてもよい。一部の実施形態の下では、デバイス2200は、情報を通信するための相互接続部又はクロスバー2205又は他の通信手段を含む。更に、デバイス2200は、情報を処理するために相互接続部2205に結合した1つ又はそれよりも多くのプロセッサ2210のような処理手段を含む。プロセッサ2210は、1つ又はそれよりも多くの物理プロセッサと1つ又はそれよりも多くの論理プロセッサとを含むことができる。更に、プロセッサ2210の各々は、複数のプロセッサコアを含むことができる。相互接続部2205を簡略化のために単一の相互接続部として例示するが、相互接続部2205は、複数の異なる相互接続部又はバスを表す場合があり、そのような相互接続部への構成要素接続は変えることができる。一部の実施形態では、プロセッサ2210を利用して、マルチサイトコンピュータメモリ基板検査を確立して実行し、かつ上述の図1~図21に例示するように供給される信号及びデータ及び受信されるデータのような検査結果データを処理して評価するために供給される制御信号及び検査信号パターンを発生させることができる。図22に示す相互接続部2205は、適切なブリッジ、アダプタ、又はコントローラによって接続されるいずれか1つ又はそれよりも多くの別々の物理的バス、ポイントツーポイント接続部、又はこれらの両方を表す抽象表現である。相互接続部2205は、例えば、システムバス、PCI又はPCIeバス、ハイパートランスポート又は工業規格アーキテクチャISAバス、スモールコンピュータシステムインタフェースSCSIバス、IICI2Cバス、又は時としてファイヤワイヤと呼ばれる米国電気電子学会IEEE規格1394バスを含むことができる高性能シリアルバス規格StandardforaHighPerformanceSerialBus、1394~1995、IEEE、1996年8月30日発刊及び相補。更に、デバイス2200は、デバイスA2275及びデバイスB2280のような1つ又はそれよりも多くのUSB対応デバイスを取り付けることができるUSBバス2270のようなシリアルバスを含むことができる。一部の実施形態では、1つ又はそれよりも多くの仮想マシンをサポートするようにプロセッサ2210を利用することができる。一部の実施形態では、デバイス2200は、更に、情報及びプロセッサ2210によって実行される命令を格納するための主メモリ2220としてランダムアクセスメモリRAM又は他の動的記憶デバイスを含む。主メモリ2220は、プロセッサ2210による命令の実行中に一時変数又は他の中間情報を格納するために使用することができる。RAMメモリは、メモリ内容のリフレッシュを必要とする動的ランダムアクセスメモリDRAM及び内容をリフレッシュすることを必要としないが、高価である静的ランダムアクセスメモリSRAMを含む。DRAMメモリは、SPDRAM、並びに同期動的ランダムアクセスメモリSDRAM及び拡張データ出力動的ランダムアクセスメモリEDODRAMを含むことができる。デバイス2200は、プロセッサ2210に対する静的情報及び命令を格納するための読取専用メモリROM2225又は他の静的記憶デバイスを含むことができる。デバイス2200は、システムBIOS及び1つ又はそれよりも多くのプレOSアプリケーションを含むが、これらに限定されないある一定の要素の記憶のために1つ又はそれよりも多くの不揮発性メモリデバイス2230を含むことができる。メモリ基板検査に関するデータを含むが、これに限定されない情報及び命令を格納するために、デバイス2200の相互接続部2205にデータストレージ2235を結合することができる。データストレージ2235は、磁気ディスク、光ディスク、及びそれに対応するドライブ、又は他のメモリデバイスを含むことができる。そのような要素は、互いに組み合わせることができ、又は別々の構成要素とすることができ、かつデバイス2200の他の要素の部品を利用することができる。特定的な実施形態では、データストレージ2235は、ハードドライブ2236を含むことができる。デバイス2200は、エンドユーザに対して情報を表示するために、ブラウン管CRTディスプレイ、液晶ディスプレイLCD、プラズマディスプレイ、又はいずれかの他のディスプレイ技術のようなディスプレイ1940に相互接続部2205を通じて結合することができる。一部の実施形態では、ディスプレイ2240は、テレビジョン番組を表示するのに利用することができる。一部の実施形態では、ディスプレイ2240は、入力デバイスの少なくとも一部としても利用されるタッチスクリーンを含むことができる。一部の実施形態では、ディスプレイ2240は、テレビジョン番組のオーディオ部分を含むオーディオ情報を提供するためにスピーカのようなオーディオデバイスとすることができ、又はオーディオデバイスを含むことができる。プロセッサ2210に情報及び/又は指令選択を通信するために、相互接続部2205に入力デバイス2245を結合することができる。様々な実施において、入力デバイス2245は、キーボード、キーパッド、タッチスクリーン及びスタイラス、音声作動システム、又は他の入力デバイス、又はそのようなデバイスの組合せとすることができる。含めることができる別の種類のユーザ入力デバイスは、方向情報及び指令選択を1つ又はそれよりも多くのプロセッサ2210に通信し、ディスプレイ2240上でのカーソル移動を制御するためのマウス、トラックボール、又はカーソル方向キーのようなカーソル制御デバイス2250である。相互接続部2205には、1つ又はそれよりも多くの通信要素2255を結合することができる。特定の実施に基づいて、通信要素2255は、送受信機、無線モデム、ネットワークインタフェースカード、マザー基板上のLANローカルエリアネットワーク、又は他のインタフェースデバイスを含むことができる。通信要素2255は、イーサネットデータのようなネットワークデータを送信するためにネットワーク2265への接続を設けることができる。通信デバイス2255の使用は、無線デバイスからの信号の受信を含むことができる。無線通信では、通信デバイス2255は、いずれかのダイポールアンテナ又はモノポールアンテナを含む1つ又はそれよりも多くのアンテナ2258を含むことができる。一実施形態では、通信要素2255は、デバイス2200を不正アクセスから保護するファイアウォールを含むことができる。一部の実施形態では、通信デバイス2255を通じて受信されるデータは、マルチサイトコンピュータメモリ基板検査の信号及びデータ2285を含むことができる。一部の実施形態では、信号及びデータ2285は、マルチサイトコンピュータメモリ基板検査を確立して実行するために供給される上述の図1~図21に例示するように供給される信号及びデータ及び受信されるデータのような送信制御信号及び検査信号パターン、並びに検査結果データを含む。デバイス2200は、電源、バッテリ、太陽電池、燃料電池、又は電力を供給又は生成するための他のシステム又はデバイスを含むことができる電力デバイス又はシステム2260を含むことができる。電力デバイス又はシステム2260によって供給される電力は、デバイス2200の要素に必要に応じて分配することができる。以上の説明では、本発明の完全な理解をもたらすために説明目的で多くの特定の詳細内容を開示した。しかし、当業者には、これらの特定の詳細内容のうちの一部を用いずに本発明を実施することができることは明らかであろう。この他の点として、公知の構造及びデバイスをブロック図形態に示している。例示する構成要素の間には中間構造を存在させることができる。本明細書に説明又は例示する構成要素は、例示又は説明していない更に別の入力又は出力を有することができる。本発明は、様々な工程を含むことができる。本発明の工程は、ハードウエア構成要素によって実施することができ、又はマシン実行可能命令であり、これらの命令を用いてプログラムされる汎用又は専用プロセッサ又は論理回路にこれらの工程を実施させるように使用することができる命令内に収録することができる。代替的に、処理は、ハードウエアとソフトウエアの組合せによって実施することができる。本発明の各部分は、本発明による工程を実施するようにコンピュータ又は他の電子デバイスをプログラムするのに使用することができてプロセッサによって実行されるコンピュータプログラム命令が格納されたコンピュータ可読媒体を含むことができるコンピュータプログラム製品として提供することができる。コンピュータ可読媒体は、フロッピーディスケット、光ディスク、CD-ROMコンパクトディスク読取専用メモリ、及び光磁気ディスク、ROM読取専用メモリ、RAMランダムアクセスメモリ、EPROM消去可能プログラム可能読取専用メモリ、EEPROM電気的に消去可能なプログラム可能読取専用メモリ、磁気又は光カード、フラッシュメモリ、又は電子命令を格納するのに適する他の種類の有形媒体/コンピュータ可読媒体を含むことができるが、これらに限定されない。本方法のうちの多くのものをその最も基本的な形態で説明したが、本発明の基本的な範囲から逸脱することなく、これらの方法のうちのいずれかに工程を追加するか又はいずれかから工程を削除することができ、説明した教示のうちのいずれかに情報を追加するか又はいずれかから情報を低減することができる。多くの更に別の修正及び調整を加えることができることは当業者には明らかであろう。上述の特定的な実施形態は、本発明の限定するのではなく、例示するために提供したものである。本発明の範囲は、上記に提供した特定の例によってではなく、下記の特許請求の範囲だけによって判断すべきである。要素Aが要素Bに結合されるか又は要素Bに結合すると示した場合には、要素Aを要素Bに直接的に結合するか又は例えば要素Cを通じて間接的に結合することができる。本明細書又は特許請求の範囲において、構成要素、特徴、構造、工程、又は特性Aが、構成要素、特徴、構造、工程、又は特性Bを引き起こすと説明した場合には、これは、AはBの少なくとも部分的な原因であるが、Bを引き起こすことに寄与する少なくとも1つの他の構成要素、特徴、構造、工程、又は特性が存在する可能性もあることを意味する。本明細書において、構成要素、特徴、構造、工程、又は特性を含めることができる、場合があると考えられる、又はことができると考えられると示した場合には、特定の構成要素、特徴、構造、工程、又は特性が含まれる必要はない。本明細書又は特許請求の範囲において、a又はan要素に言及した場合には、説明した要素のうちの1つしか存在しないことを意味するわけではない。実施形態は、本発明の実施又は例である。本明細書における実施形態、一実施形態一部の実施形態、又は他の実施形態への参照は、これらの実施形態と関連して説明する特定の特徴、構造、又は特性が、少なくとも一部の実施形態内に含まれるが、必ずしも全ての実施形態内に含まれるわけではないことを意味する。実施形態、一実施形態、又は一部の実施形態の様々な登場は、必ずしも全てが同じ実施形態を参照しているわけではない。本発明の例示的な実施形態の以上の説明では、本発明の開示を効率化し、本発明の様々な態様のうちの1つ又はそれよりも多くの理解を助けるために、場合によって本発明の様々な特徴を単一の実施形態、図、又はその説明に一緒にまとめていることを認めるべきである。しかし、この開示する方法は、特許請求する本発明が各特許請求の範囲内に明記するものよりも多い特徴を必要とするという意図を反映するように解釈されるべきではない。逆に、以下に続く特許請求の範囲が反映するように、本発明の態様は、上述で開示した単一の実施形態が有する全ての特徴よりも少ない特徴の中に存在する。従って、特許請求の範囲は、本明細書内に明示的に組み込まれており、各特許請求の範囲は、本発明の別々の実施形態として独立して成り立っている。"