基板上に設けられたゲート電極と、前記ゲート電極上にゲート絶縁層を介して設けられた、In、Zn及びGaのうち少なくとも1つを含むアモルファス酸化物からなる半導体層と、前記半導体層に電気的に接して設けられたソース及びドレイン電極と、金属酸化物からなる保護層と、を含むボトムゲート型の薄膜トランジスタであって、前記保護層は、前記半導体層上に該半導体層と接して設けられ、前記半導体層の前記保護層に接した少なくとも一部の領域が前記保護層と接していない他の領域よりも抵抗が高いことを特徴とする薄膜トランジスタ。前記半導体層は、少なくともチャネル層として機能する第1の領域と、前記保護層に接して設けられている第2の領域と、を含み、前記第2の領域は、前記第1の領域よりも抵抗が高いことを特徴とする請求項1に記載の薄膜トランジスタ。前記第2の領域は、柱状構造を含むことを特徴とする請求項1又は2に記載の薄膜トランジスタ。前記柱状構造をなす柱の径の平均値が、前記半導体層の厚さの2/3以下であることを特徴とする請求項1から3のいずれか1項に記載の薄膜トランジスタ。前記半導体層が前記保護層を形成する際に受けるダメージの深さよりも深く酸化されていることを特徴とする請求項1から4のいずれか1項に記載の薄膜トランジスタ。基板上に設けられたゲート電極と、前記ゲート電極上にゲート絶縁層を介して設けられた、In、Zn及びGaのうち少なくとも1つを含むアモルファス酸化物からなる半導体層と、前記半導体層に電気的に接して設けられたソース及びドレイン電極と、金属酸化物からなる保護層と、を含むボトムゲート型の薄膜トランジスタであって、前記保護層は、前記半導体層上に該半導体層と接して設けられ、前記半導体層の前記保護層に接した少なくとも一部の領域が前記保護層と接していない他の領域よりも質量密度が小さいことを特徴とする薄膜トランジスタ。前記半導体層は、少なくともチャネル層として機能する第1の領域と、前記保護層に接して設けられている第2の領域と、を含み、前記第2の領域は、前記第1の領域よりも質量密度が小さいことを特徴とする請求項6に記載の薄膜トランジスタ。前記第2の領域は、柱状構造を含むことを特徴とする請求項6又は7に記載の薄膜トランジスタ。前記柱状構造をなす柱の径の平均値が、前記半導体層の厚さの2/3以下であることを特徴とする請求項6から8のいずれか1項に記載の薄膜トランジスタ。前記半導体層が前記保護層を形成する際に受けるダメージの深さよりも深く酸化されていることを特徴とする請求項1から9のいずれか1項に記載の薄膜トランジスタ。請求項1~10のいずれか1項に記載の薄膜トランジスタと、前記薄膜トランジスタにより構成される画素駆動回路と、を具備することを特徴とする表示装置。請求項1~10のいずれか1項に記載の薄膜トランジスタと、前記薄膜トランジスタにより駆動される有機EL素子と、を具備することを特徴とする表示装置。酸化物半導体は、雰囲気中の水の吸着によって、半導体特性が変化することが知られている。これに対して、特許文献2では、半導体層上を保護層で被覆し、雰囲気の変化に起因する不安定動作を抑制する試みが開示されている。このような技術によって、雰囲気の変化に起因する不安定動作は、ある程度抑制することができる。しかし、ボトムゲート型TFTの場合、同時に製造した複数のTFT間で、保護層を形成する前の段階では見られなかった特性のばらつきが生じる場合があることが分かった。また、このような特性のばらつきが生じ得るTFTを用いるアクティブマトリクス型表示装置においては、表示画像の不均一性を招いていた。本発明者らは、この現象の機構を以下のように理解している。ボトムゲート型TFTの場合、半導体層の直上に保護層を成膜する。そのため、保護層をスパッタ法などで成膜する場合、保護層の成膜工程は、半導体層のうち保護層と接する領域部分的な層にダメージを与える場合がある。以後、TFTの半導体層のうち上記の保護層と接する部分的な層を本明細書ではバックチャネル層と呼ぶ。一方、酸化物半導体では、酸素欠損によってキャリアが生じ、低抵抗になる。そのため、酸化物半導体を用いたTFTの場合、その半導体層のバックチャネル層には、このような酸素欠損を伴うダメージにより、低抵抗でかつ場所によって深さの不均一なダメージ層が存在し得る。このような深さ厚さの不均一なダメージ層がTFT間の特性ばらつきの要因であると考えられる。そこで、本発明は、スパッタ法などで保護層を形成する際の半導体層が受けるダメージの不均一性によるTFT間の特性ばらつきを改善し、このTFTを用いるアクティブマトリクス型表示装置の画像の均一性を向上させることを目的とする。本発明は、上記課題を解決するための手段として、基板上に設けられたゲート電極と、前記ゲート電極上にゲート絶縁層を介して設けられた、In、Zn及びGaのうち少なくとも1つを含むアモルファス酸化物からなる半導体層と、前記半導体層に電気的に接して設けられたソース及びドレイン電極と、金属酸化物からなる保護層と、を含むボトムゲート型の薄膜トランジスタであって、前記保護層は、前記半導体層上に該半導体層と接して設けられ、前記半導体層の前記保護層に接した少なくとも一部の領域が前記保護層と接していない他の領域よりも抵抗が高いことを特徴とする。また、本発明は、基板上に設けられたゲート電極と、前記ゲート電極上にゲート絶縁層を介して設けられた、In、Zn及びGaのうち少なくとも1つを含むアモルファス酸化物からなる半導体層と、前記半導体層に電気的に接して設けられたソース及びドレイン電極と、金属酸化物からなる保護層と、を含むボトムゲート型の薄膜トランジスタであって、前記保護層は、前記半導体層上に該半導体層と接して設けられ、前記半導体層の前記保護層に接した少なくとも一部の領域が前記保護層と接していない他の領域よりも質量密度が小さいことを特徴とする。本発明によれば、スパッタ法などで保護層を形成する際の半導体層が受けるダメージの不均一性によるTFT間の特性ばらつきを改善し、このTFTを用いるアクティブマトリクス型表示装置の画像の均一性を向上させることができる。以下、本発明に係る薄膜トランジスタ、その製造方法及びそれを用いた表示装置の実施の形態について説明する。本実施の形態に係る薄膜トランジスタは、ゲート電極と、ゲート絶縁層と、アモルファス酸化物からなる半導体層と、ソース電極と、ドレイン電極と、保護層とで形成される。保護層は半導体層の上に該半導体層と接して設けられる。半導体層は、少なくともチャネル層として機能する第1の層と、該第1の層よりも高抵抗な第2の層とを含む。第1の層は、半導体層のゲート電極側に設けられている。第2の層は、半導体層の保護層側に設けられている。本発明において上記、第1の層及び第2の層とは、必ずしも層として独立して設けられる必要は無く、機能的に分離された領域が形成されていることを意味する。例えば連続的に形成された1つの層であっても層厚方向に組成や構造等を変化させることにより実質的に機能の異なる2つの領域が形成されている場合も本発明に含まれる。本実施の形態に係る薄膜トランジスタの第1の製造方法は、ゲート電極を形成する工程と、ゲート絶縁層を形成する工程と、半導体層を形成する工程と、ソース電極及びドレイン電極を形成する工程と、保護層を形成する工程とを含む。保護層は、半導体層の上に該半導体層と接して設けられる。半導体層を形成する工程は、少なくともチャネル層として機能する第1の層領域を形成する工程と、該第1の層よりも高抵抗な第2の層領域を形成する工程とを含む。保護層は、酸化雰囲気中で形成する。また、本実施の形態に係る薄膜トランジスタの第2の製造方法は、ゲート電極を形成する工程と、ゲート絶縁層を形成する工程と、半導体層を形成する工程と、ソース電極及びドレイン電極を形成する工程と、保護層を形成する工程とを含む。さらに、保護層の形成の後に、酸化雰囲気中で熱処理を施す工程を含む。保護層は、半導体層の上に該半導体層と接して設けられ、熱処理を施す工程は、半導体層に、ゲート絶縁層と接し、少なくともチャネル層として機能する第1の層領域と、保護層と接し該第1の層領域よりも高抵抗な第2の層を形成する工程を含む。本実施形態においては、第2の層の質量密度を第1の層の質量密度以下とすることが好ましい。こうすると、保護層形成時に半導体層が受けるダメージの深さよりも酸化の深さを大きくすることが可能となる。これにより、上記ダメージを受けた層ダメージ層ともいうが層厚方向全体にわたって酸化される。従って、高抵抗な第2の層を形成することによりダメージ層も高抵抗化するため、半導体層の低抵抗化を効果的に抑制することができる。これは、ダメージ層が酸化されることにより高抵抗化し、半導体特性に悪影響を与えなくなるからである。本実施形態においては、ダメージ層が高抵抗に変質し、半導体層の電気特性に悪影響を与えない状態にする無害化することを不動態化という。本実施形態においては、第2の層を柱状構造とすることは、上記質量密度の低い第2の層を実現するための好ましい形態のひとつである。即ち、第2の層が全体としてはアモルファス構造でありながらも、金属原子の空間的粗密に由来する柱状構造を含むことにより、上記の低い質量密度を得ることができる。金属原子の空間的粗密、すなわち局所的に質量密度の低い境界に囲まれた柱からなる稠密な柱状構造体柱状構造が密集した状態では、隣接する柱間の低密度境界においていわゆる増速酸化が生じ、この高酸素濃度境界から柱内部への酸化が生じる。ここでいう増速酸化とは、格子欠陥によって拡散が促進され、その結果、増速される酸化現象のことである。即ち、低密度境界領域では酸化速度が高密度領域よりも速くなる。これにより、第2の層では酸化速度が大きくなり、ダメージ層は全て酸化されることにより不動態化された高抵抗層となる。本実施形態においては、少なくとも第2の層の質量密度を、層を構成する材料の結晶状態における質量密度の90以下とすることが好ましい。こうすると、第2の層における酸化速度をダメージ侵入速度より速めることができる。ここで、第2の層における酸化速度とは単位時間あたりに酸化が進行する速度であり、ダメージ侵入速度とは保護層形成時に半導体層内部にダメージが進入する速度酸素欠損等が形成される速度である。第2の層における酸化速度をダメージ侵入速度より速めることにより、ダメージ層よりも酸化層を厚くする即ちダメージ層を高抵抗層である酸化層内部に包含させることができる。本実施形態において、構成する材料の結晶状態における質量密度とは、In、Ga、Znからなる酸化物を例に挙げて説明すると、下記の数1の組成比による重み付き理論密度を表す式で示されるDである。ここで、DIn2O3、DGa2O3、DZnOは、それぞれIn2O3、Ga2O3、ZnOの単結晶の密度である。また、CGa/CIn及びCZn/CInは、それぞれGaとInの組成比、ZnとInの組成比である。次に、この柱状構造による増速酸化が効果的である柱の径と半導体層の層厚に対する条件について説明する。本実施形態においては、柱状構造をなす柱の径の平均値を、半導体層の厚さの2/3以下とすることが好ましい。こうすると、第2の層を効率的に酸化することができる。柱状構造の境界から動径方向への酸化速度は、粒径によらず同じである。しかし、柱状構造の粒径が大きいと、柱の中心部に酸化されない領域が残り、均一に高抵抗化できない。一方、柱状構造の粒径が小さいと、柱の中心部まで酸化が進行し、均一に高抵抗化することができる。上記のように本実施形態においては、第2の層の質量密度は第1の層よりも小さい方が第2の層を容易に高抵抗化することができる。しかし、柱状構造の粒径を小さくして、酸化による高抵抗化された層が少なくともダメージ層と同一の深さであるか、ダメージ層よりも深く形成することができれば、第1の層と第2の層の質量密度は等しくすることもできる。従って、柱状構造は第2の層のみに限定されるものではなく、第1の層も同様の柱状構造を含んでもよい。本実施形態においては、半導体層材料として、アモルファス酸化物半導体層の材料を選択し、その組成を最適化することによって上記の効果をより高めることができる。本実施形態においては、保護層形成後に酸化雰囲気中で熱処理を施すことによって、保護層形成時に半導体層に表面から形成されたダメージ層より深い層まで酸化し、ダメージ層を不動態化することが可能となる。本実施形態においては、保護層形成時のダメージ層を酸化して高抵抗な不動態化された第2の層とし、薄膜トランジスタの実効的なチャネル層となる第1の層のみで電気特性が決定される。これにより、たとえダメージ層の厚さが面内で不均一であっても、ダメージ層が酸化によって不動態化するため複数TFT間のばらつきを抑制することが可能となる。以上のように、本実施形態によれば、保護層の形成時に半導体層のバックチャネル層に形成されるダメージ層よりも深い位置まで酸化処理を行う。これにより、ダメージ層を酸化することにより不動態化し、薄膜トランジスタのチャネル領域の電気伝導特性に及ぼす悪影響を効果的に抑制することができる。この結果、複数のTFT間の特性ばらつきを抑制することができる。また、本発明によるTFTより構成される画素駆動回路を用いたアクティブマトリクス型表示装置により、均一な画像が得られる表示装置を提供することができる。以下、添付図面を参照して、本発明に係る薄膜トランジスタ、その製造方法、及びそれを用いた表示装置の実施形態について説明する。図1は、本発明の一実施形態としての保護層付きボトムゲート型TFTの構成を示す模式断面図である。図1に示す保護層付きボトムゲート型TFTは、基板1上に、ゲート電極2、ゲート絶縁層3、半導体層4、ソース電極5、ドレイン電極6、保護層7を積層して形成される。基板1には、ガラス基板を用いる。基板1は、ポリエチレンテレフタレートPETやポリエチレンナフタレートPEN等のプラスチックフィルムを使用することもできる。ゲート電極2は、基板1上に積層される。ゲート電極2には、Ti、Mo、W、Al、Au等の金属及びITOIndiumTinOxide:酸化インジウムスズ等の導電性酸化物を使用することができる。また、金属に関しては、たとえばMo-Wのような合金も使用することができる。また、膜の密着性を高めるために、酸化物との密着性が良い金属、例えばTi、AlやAu等を挟んだ、金属の積層体を電極として使用することができる。ゲート絶縁層3は、基板1とゲート電極2上に積層される。ゲート絶縁層3には、SiOx、SiN、SiON等のSi酸化物及びSi窒化物が使用される。また、Siだけでなく他金属元素の酸化物及び窒化物、例えば、Al2O3、AlN等を使用することもできる。半導体層4は、ゲート絶縁層3上に積層される。半導体層4には、In、Ga、Znの少なくとも1つ含む酸化物半導体が使用される。半導体層4の構成については、後記する。ソース電極5及びドレイン電極6は、半導体層4上に積層される。ソース電極5及びドレイン電極6には、ゲート電極2と同様の、金属及び導電性酸化物を使用することができる。また、金属に関しては、ゲート電極2と同様にMo-Wのような合金も使用することができる。また、酸化物半導体との機械的密着性や電気的接合性を高める目的で、例えばTiと他の金属の積層体を使用することができる。いずれの電極も、金属積層体を用いる場合、隣接層との界面を形成する金属とその界面に電荷を輸送する、又は電圧を印加するための金属により、電極としての役割を分担させることができる。保護層7は、ソース電極5、ドレイン電極6及び半導体層4上に積層される。半導体層4のバックチャネル層を酸化させるため、保護層7は酸化雰囲気中で成膜される。保護層7には、シリコン酸化物、シリコン酸窒化物等の絶縁性の金属酸化物が使用される。保護層7の形成後に、酸素、又は酸素と窒素の混合気体など酸化雰囲気において、典型的には100°C-300°Cの温度範囲で、数分から1時間ほど熱処理を施してもよい。また、半導体層4が酸化物からなる保護層7に覆われている場合、保護層7の形成工程以降の成膜工程は、半導体層4の酸化状態には影響しない。したがって、保護層7の上に金属窒化物等の更なる保護層を設けることにより、酸化雰囲気に対してより強い保護層を形成することも可能である。また、本発明の効果とは直接関係しないが、保護層7を半導体層4上に成膜してパターニングした後、ソース電極5及びドレイン電極6を形成してもよい。この場合、半導体層4が保護層7で覆われているため、エッチングプロセスによってソース電極5及びドレイン電極6をパターニングしても、半導体層4にダメージを与えることは少ない。半導体層について以下、図8を参照して、半導体層4の構成について詳細に説明する。図8に示すように、本発明の望ましい実施の形態の一つは、半導体層4には少なくともチャネル層半導体活性領域として機能する第1の層4aと、第1の層よりも高抵抗な第2の層4bとを含む構成である。第1の層4aは半導体層4のゲート電極2側に設けられ、第2の層4bは保護層7側に設けられている。第2の層4bの質量密度は第1の層4aよりも低く、保護層7の堆積時に半導体層4内のバックチャネル層のダメージを受ける領域ダメージ層を含むように形成される。ここで半導体層4を二つの層に分けているが、これは電気的特性において機能的に二つの領域に区分されるということを意味する。即ち1層であっても層の内部で機能的に分離した2つの領域が存在すれば良く、必ずしも形態的に明瞭な境界が存在していなくとも良い。本発明の要点は、半導体層4の第2の層4bに含まれるバックチャネル層において、酸素が拡散しやすい状態を設け、表層だけでなく保護層成膜時に半導体層4の表面からダメージが侵入する層厚よりも深くまで酸化することである。これにより、半導体層4内のダメージが侵入した層ダメージ層が酸化されて高抵抗となり不動態化する。よって、たとえ半導体層4内のダメージの侵入深さが基板面内の異なる場所で不均一ダメージ層の厚さが場所によって不均一であったとしても、バックチャネル層のうち高抵抗化したダメージ層は不動態化され、TFT特性の不均一性を招かない。ここで、結晶中における原子の拡散現象は、原子が隣接するサイトにジャンプする頻度に依存する。一般に、空孔が存在する場合、原子のジャンプに対するポテンシャル障壁が小さくなり、原子が隣接サイトにジャンプする頻度が高まる原子が隣接サイトにジャンプし易い。言い換えれば、空孔を介して原子が拡散しやすい。同様に、明確な格子サイトを持たないアモルファスにおいても、質量密度が低く原子レベルの空隙があることが、原子が拡散しやすい条件である。このことを本発明の場合にあてはめると、酸化条件下の保護層7の形成時、又は保護層7の堆積後に酸化雰囲気中で熱処理を行う際に、質量密度が低い第2の層4bにおいて、表面から酸素原子が拡散しやすく酸化速度が増速されることに対応する。半導体層4の形成時、途中で成膜条件を変えることにより、第2の層4bの質量密度を第1の層4aよりも低く形成することができる。例えば、比較的質量密度の高い膜が得られるスパッタ法で第1の層4aを成膜した後に、比較的低密度の膜が得られるパルスレーザー堆積PLD法で第2の層4bを形成することで、質量密度の異なる2層構成を実現することができる。第2の層4bの質量密度は、層を構成する材料の結晶状態における質量密度の90以下であるように形成されることがより望ましい。たとえば、PLD法でアモルファス酸化物半導体を成膜する場合、成膜圧力を上げることで、結晶状態における質量密度の90以下の低密度膜を形成することができる。例えば、成膜圧力が1Pa以下では結晶状態における質量密度の92~93の膜が成膜されるが、成膜圧力が5~6Pa以上では結晶状態における質量密度の82~84の膜が成膜される。これに対し、スパッタ法で成膜されるアモルファス酸化物半導体の質量密度は、結晶状態における質量密度の93~94程度である。従って、PLD法で形成したアモルファス酸化物半導体層と、スパッタ法で形成したアモルファス酸化物半導体層とを積層することにより質量密度の異なる2層構成となる。また、スパッタ法のみで半導体層4を形成する場合も、成膜の途中でパワー密度を低下させることにより、質量密度の高い第1の層4aと低い第2の層4bを実現することができる。また、本発明の望ましい実施の形態の1つは、少なくとも第2の層4bに柱状構造が含まれる構成である。以下、この形態について説明する。多結晶体では、結晶粒内における原子の拡散格子拡散より結晶粒界における拡散粒界拡散の方が、拡散速度が大きいことが知られている。これは粒界の原子密度が粒内より低いためである。同様に、アモルファスにおいても、原子密度の低い界面が存在していれば、その界面に沿った方向の拡散速度が大きくなる。一般に、アモルファス膜は均質であるとみなされているが、巨視的には柱状構造をとり得る。この柱状構造とは、原子配列に対称性がなくアモルファスであるが、原子密度又は質量密度が空間的に均質ではなく、高密度な柱状粒が隣接する柱状粒と低密度な界面領域を介して接する構造を言う。アモルファス膜に柱状構造が形成される過程について説明する。ターゲット材からスパッタされて飛来した原子は、基板に衝突して付着する。そして、基板表面を拡散した後、固定される。成膜初期において飛来する原子は完全に一様に堆積するわけではなく、ドーム状の島を作り、堆積表面には微小な凹凸ができる。微小な凹凸は、次に飛来する原子に対してシャドウイング効果を示す。即ち凸部の影に位置する領域には当該凸部に遮蔽されることによって原子が飛来する確率が低下する。このため、堆積表面上での原子の運動エネルギーが小さく、表面拡散距離が島の径に比較して短いと、凹凸の谷凹部に到達する原子は少なくなる。ひとたび形成された凹凸は、堆積の進行に伴いシャドウイング効果を増強させるので、膜はその表面の凹凸が強調されるようにして成長する。さらに膜が成長するにしたがい、谷の部分は周囲の部分から取り残されて、低密度の界面を形成する。このようにして、アモルファスの膜は、島状組織から、低密度の界面領域を有する柱状構造を有する層へと遷移する。また、アモルファスの柱状構造の形成は、下地のラフネス粗さに影響される。下地が平坦であれば、成膜初期には柱状構造は形成されず、ある程度の膜厚まで堆積が進んでから柱状構造が確認されるようになる。一方、最初期の堆積表面が凹凸を持つ場合、その凹凸を継承するように、成膜の初期から柱状構造が形成される。これは堆積膜の構造が下地の表面形状の影響を受けることが原因であると考えられる。したがって、上記のとおり、たとえば、半導体層成膜時のスパッタ成膜パワーを下げて、基板に付着した原子の運動エネルギー、ひいては表面拡散距離を小さくすることで、柱状構造の形成を誘起又は促進することができる。また、堆積表面に凹凸を設けておくことでも、柱状構造の形成を誘起又は促進することができる。図3は、半導体層の酸化が進行する様子を示す模式断面図である。図3aは半導体層に柱状構造を有しない場合、図3bは半導体層に柱状構造を有する場合をそれぞれ示す。図3aに示すように、半導体層に柱状構造を有しない場合は、膜厚方向のみに酸化が進む。これに対し、図3bに示すように、半導体層に柱状構造を有する場合、膜厚方向に酸化が進むだけでなく、柱状構造の増速酸化された界面領域から、柱の内部に向かって動径方向にも酸化が進行する。この効果により、半導体層上に保護層を堆積するに際して、半導体層表面からの酸化速度が促進され、保護層形成時に半導体層に形成されるダメージ層を酸化することにより不動態化する。アモルファスにおける柱状構造は、TFTの断面をたとえばTEMtransmissionelectronmicroscope:透過電子顕微鏡観察することによって、確認することができる。ただし、通常の観察とは異なり、意図的にデフォーカスする必要がある。固体中に入射した電子線は位相が変化する。アモルファスにおける柱状構造の界面領域のように低密度な箇所は、粒内部とその位相変化量が異なる。この位相差によりコントラストが生じ位相コントラスト、柱状構造の界面はアンダーフォーカスにおいては高輝度、オーバーフォーカスにおいては低輝度のコントラストとして観察される。また、STEM-HAADFScanningTEMhighangularannulardarkfield像によっても確認することができる。STEMの暗視野像は、細く絞った電子線を走査しながら、試料中で散乱された電子の強度を測定して像を形成する。そのなかでも、高角度に散乱された電子のみを、円環状検出器で検出して結像したものがHAADF像である。高角度に散乱される電子は、主としてラザフォード散乱によるものであり、散乱強度は散乱体の原子番号の2乗に比例するZコントラスト。したがって、HAADF像は組成及び質量膜厚を反映したコントラストを示すため、HAADF像によって低密度の界面を有する柱状構造を確認することができる。上記TFTの出力端子であるソース電極又はドレイン電極を、発光素子や光スイッチング素子の電極に接続することで表示装置を構成することができる。以下、表示装置の断面図を用いて本発明の具体的な表示装置の構成の例について説明する。図2は、本発明の一実施形態として、有機ELを発光素子として用いる表示装置の一例を示す模式断面図である。基板301上に、ゲート電極302と、ゲート絶縁層303と、半導体層304と、ドレイン電極305と、ソース電極306と、保護層307とから構成されるTFTを形成する。ソース電極306に層間絶縁膜309を介して下部電極308が接続される。下部電極308は発光層310と接する。発光層310は、上部電極311と接している。ここで、下部電極308、発光層310、上部電極311は有機EL素子を構成する。このような構成により、TFTのゲート電極302の印加電圧によって、半導体層304に形成されるチャネルを介してドレイン電極305からソース電極306に流れる電流値が制御される。これにより、有機EL素子の発光層310に注入する電流が制御される。次に、本発明を実施例によりさらに詳細に説明するが、本発明はこれらの実施例によって何ら限定されるものではない。本実施例では、半導体層に柱状構造を含むTFTについて説明する。ガラス基板を用いて、図1に示す保護層付きボトムゲート型TFTを作製する。まず、ガラス基板1上に、ターゲットとしてTiターゲット及びMoターゲットを用い、スパッタ法により、Ti5nm/Mo40nm/Ti5nmの金属多層膜を成膜する。この金属膜を、フォトリソグラフィーによりパターニングし、ゲート電極2を形成する。その上に、ターゲットとしてSiO2を用いて、スパッタ法によりアモルファスSiOxを200nm成膜し、ゲート絶縁層3とする。このときのスパッタガスはArを使用する。その上に、ターゲットとしてIn-Zn-Ga-Oを用い、スパッタ法によりIn-Zn-Ga-Oからなるアモルファス酸化物半導体膜を40nm成膜する。フォトリソグラフィーとウェットエッチングによってパターニングし、半導体層4を形成する。その後、ターゲットとしてTiターゲット及びMoターゲットを用い、スパッタ法により、Ti5nm/Mo100nm/Ti5nmの金属膜を成膜する。この金属膜を、フォトリソグラフィーによりパターニングし、ソース電極5及びドレイン電極6を形成する。その上に、ターゲットとしてSiO2を用いて、スパッタ法によりアモルファスSiOxを100nm成膜して、保護層7とする。このときのスパッタガスは、混合比50の酸素/Arガスであり、酸化雰囲気で保護層7を成膜する。さらに、このTFTを酸素20の窒素ガス雰囲気において、250°C1時間の熱処理を施す。こうして図1に示す保護層付きボトムゲートTFTが完成する。このようにして作製されるTFTの断面TEM写真を、図4に示す。ここで、TEM写真の視野には、ゲート絶縁層と保護層に挟まれた半導体層が確認される。この半導体層には、下地のゲート絶縁層の凹凸によって、径が10~20nm程度の柱状構造が形成されている。図5は、半導体層に柱状構造を有する保護層付きボトムゲート型TFT、96個の伝達特性Id-Vg特性:Idはドレイン電流A、Vgはゲート電圧Vを示す。この場合は、同図に示されるように、特性ばらつきの小さい、均一性の高いTFTが得られる。図6には、比較のために、半導体層に柱状構造を有しない保護層付きボトムゲート型TFT、96個の伝達特性Id-Vg特性を示す。ここでは、ゲート絶縁層に表面が平滑な熱酸化Siを使用しているため、半導体層に柱状構造は確認されない。この場合は、同図に示されるように、図5の半導体層に柱状構造を有するTFTと比較して、明らかに特性ばらつきが大きいことがわかる。表1は、96個のTFTにおける特性ばらつきを、伝達特性に見られる電流の立ち上り電圧Vonの標準偏差によって比較した表である。ここで、Vonとは、ドレイン電流Idが10-10A流れはじめるときのゲート電圧Vgの値である。これによると、柱状構造が確認されないTFTでは、保護層をつけることによって、Vonのばらつきが大きくなっている。一方、本発明の柱状構造を有するTFTでは、保護層をつけた後でも、Vonのばらつきが低く抑えられている。このように本発明の構成によれば、保護層を形成しても均一性の高いTFTを作製することができる。本実施例では、半導体層が質量密度の高い第1の層と低い第2の層からなるTFTについて説明する。n型Si基板を用いて、図7に示す保護層付きボトムゲート型TFTを作製する。まず、n型Si基板92上に厚さ100nmの熱酸化Si膜ゲート絶縁膜93を形成する。ここで図7中にゲート電極は独立して設けられていないが、n型Si基板92がゲート電極として機能する。その上に、ターゲットとしてIn-Zn-Ga-Oを用い、スパッタ法により、In-Zn-Ga-Oからなるアモルファス酸化物半導体膜第1の層を、基板温度室温で30nm成膜する。さらにその上に、PLD法により、In-Zn-Ga-Oからなるアモルファス酸化物半導体膜第2の層を、基板温度室温で10nm成膜する。両アモルファス酸化物半導体膜第1の層及び第2の層を、フォトリソグラフィーとウェットエッチングによってパターニングし、半導体層94を形成する。その後、ターゲットとしてTiターゲット及びMoターゲットを用い、スパッタ法により、Ti5nm/Mo100nm/Ti5nmの金属膜を成膜する。この金属膜を、フォトリソグラフィーによりパターニングし、ソース電極95及びドレイン電極96を形成する。その上に、ターゲットとしてSiO2を用い、スパッタ法により、アモルファスSiOxを100nm成膜して、保護層97とする。このときのスパッタガスは、混合比50の酸素/Arガスであり、酸化雰囲気で保護層97を成膜する。さらに、このTFTを酸素20の窒素ガス雰囲気において、250°C1時間の熱処理を施す。こうして、図7に示すn型Si基板を用いた保護層付きボトムゲートTFTが完成する。次に、上記TFTについて、アモルファス酸化物半導体膜の成膜工程で用いる成膜法の違いによる質量密度の違いを調べた。まず、成膜法としてスパッタ法のみを用いた場合を調べた。厚さ100nmの熱酸化Si膜を形成したn型Si基板上に、スパッタ法のみによってIn-Zn-Ga-Oからなるアモルファス酸化物半導体膜を基板温度室温で成膜した。この成膜工程は、RFパワー300W、成膜圧力0.5Paで成膜する条件で行った。得られたアモルファス酸化物半導体膜の組成を、蛍光X線分析により調べ、さらにX線反射率測定によって質量密度を測定すると、数1で示される結晶状態における質量密度に対して93.7という値が得られた。次に、成膜法としてPLD法のみを用いた場合を調べた。同様にして、厚さ100nmの熱酸化Si膜を形成したn型Si基板上に、PLD法のみによってIn-Zn-Ga-Oからなるアモルファス酸化物半導体膜を基板温度室温で成膜した。この成膜工程は、パワー20mJのKrFエキシマレーザーを集光してターゲットペレットに照射し、酸素圧力6Paで成膜する条件で行った。得られたアモルファス酸化物半導体膜の質量密度を測定すると、数1で示される結晶状態における質量密度に対して83.7という値が得られた。したがって、スパッタ法とPLD法を組み合わせることで、半導体層が質量密度の高い第1の層と低い第2の層からなるTFTが作製できる。本実施例では、図2のTFTを用いた表示装置について説明する。TFTの製造工程は、実施例1と同様である。TFTを作製した後、層間絶縁膜309を成膜する。このとき、ドレイン電極305と下部電極308を接続するためのコンタクトホールを形成しておく。次に、電子ビーム蒸着法によりAlを成膜して下部電極308を形成する。この下部電極308は、コンタクトホールを介してドレイン電極305と接続されている。次に、蒸着法により電子輸送層、発光層、ホール輸送層、ホール注入層を順に形成して、全体として有機EL発光層とする。最後に、スパッタ法によりITOを成膜して、上部電極311とする。ここで、TFTのソース電極306に電圧を印加し、ゲート電極302の印加電圧を変化させると、ドレイン電極305から下部電極308を介して発光層310に電流が注入され、有機EL素子を駆動することができる。このようにして、有機EL素子を用いる表示装置を形成することができる。なお、上記実施形態及び実施例では、ボトムゲート型TFTに適用した場合を説明しているが、本発明は必ずしもこれに限定されない。たとえば、トップゲート型TFTの場合でも、半導体層の上に該半導体層に接して保護層の少なくとも一部が設けられる構成のものであれば適用可能である。以上、実施形態及び実施例を参照して本発明を説明したが、本発明は上記実施形態及び実施例に限定されるものではなく、本発明の構成や詳細には、本発明の範囲内で当業者が理解し得る様々な変更をすることができる。