"半導体ウェハのおもて面におもて面素子構造を形成する工程と、前記半導体ウェハの、前記おもて面素子構造が形成されたおもて面に支持基板を貼り合わせる工程と、前記半導体ウェハに、裏面側から溝を形成する工程と、前記溝の側壁および前記半導体ウェハの裏面に電極膜を成膜し、当該半導体ウェハと当該電極膜とによるショットキー接合を形成する工程と、前記半導体ウェハから前記支持基板を剥離する工程と、を含むことを特徴とする半導体装置の製造方法。第1導電型の半導体ウェハのおもて面におもて面素子構造を形成する工程と、前記半導体ウェハの、前記おもて面素子構造が形成されたおもて面に支持基板を貼り合わせる工程と、前記半導体ウェハに、裏面側から溝を形成する工程と、前記溝の側壁に第2導電型不純物を注入する工程と、前記溝の側壁に注入された第2導電型不純物を活性化し、当該溝の側壁の表面層に第2導電型の第1の半導体領域を形成する工程と、前記半導体ウェハの裏面に電極膜を成膜し、当該半導体ウェハと当該電極膜とによるショットキー接合を形成する工程と、前記半導体ウェハから前記支持基板を剥離する工程と、を含むことを特徴とする半導体装置の製造方法。前記半導体ウェハに前記溝を形成した後、前記半導体ウェハの裏面に選択的に第2導電型不純物を注入する工程と、前記半導体ウェハの裏面に注入された第2導電型不純物を活性化し、当該半導体ウェハの裏面の表面層に選択的に第2導電型の第2の半導体領域を形成する工程と、をさらに含むことを特徴とする請求項2に記載の半導体装置の製造方法。前記おもて面素子構造は、電界効果トランジスタのおもて面素子構造であり、前記電極膜は、ドレイン電極であることを特徴とする請求項1~3のいずれか一つに記載の半導体装置の製造方法。第1導電型の半導体ウェハのおもて面におもて面素子構造を形成する工程と、前記半導体ウェハの、前記おもて面素子構造が形成されたおもて面に支持基板を貼り合わせる工程と、前記半導体ウェハに、裏面側から溝を形成する工程と、前記半導体ウェハの裏面に第2導電型不純物を注入する工程と、前記半導体ウェハの裏面に注入された第2導電型不純物を活性化し、当該半導体ウェハの裏面の表面層に第2導電型の第3の半導体領域を形成する工程と、前記溝の側壁に第2導電型不純物を注入する工程と、前記溝の側壁に注入された第2導電型不純物を活性化し、当該溝の側壁の表面層に第2導電型の第1の半導体領域を形成する工程と、前記溝の側壁および前記半導体ウェハの裏面に電極膜を成膜し、前記第1の半導体領域および前記第3の半導体領域と当該電極膜とによるショットキー接合を形成する工程と、前記半導体ウェハから前記支持基板を剥離する工程と、を含むことを特徴とする半導体装置の製造方法。前記半導体ウェハの裏面に第2導電型不純物を注入するとともに、前記溝の側壁に第2導電型不純物を注入した後、前記半導体ウェハの裏面および前記溝の側壁に注入された第2導電型不純物を活性化することを特徴とする請求項5に記載の半導体装置の製造方法。前記おもて面素子構造は、絶縁ゲート型バイポーラトランジスタのおもて面素子構造であり、前記電極膜は、コレクタ電極であることを特徴とする請求項5または6に記載の半導体装置の製造方法。前記溝は、前記半導体ウェハを貫通し前記支持基板に達することを特徴とする請求項1、2、5に記載の半導体装置の製造方法。前記溝の幅は、前記半導体ウェハの裏面から当該半導体ウェハの深さ方向に向かって徐々に狭くなることを特徴とする請求項1、2、5に記載の半導体装置の製造方法。前記半導体ウェハは、シリコンよりもバンドギャップが広い半導体材料からなることを特徴とする請求項1、2、5に記載の半導体装置の製造方法。前記半導体ウェハは、炭化珪素からなることを特徴とする請求項10に記載の半導体装置の製造方法。シリコンよりもバンドギャップが広い半導体材料からなる半導体基板と、前記半導体基板のおもて面側に設けられた電界効果トランジスタのおもて面素子構造と、前記半導体基板の側面および裏面に接するドレイン電極と、を備え、前記半導体基板と前記ドレイン電極によるショットキー接合が形成されていることを特徴とする半導体装置。シリコンよりもバンドギャップが広い半導体材料からなる第1導電型の半導体基板と、前記半導体基板のおもて面側に設けられた電界効果トランジスタのおもて面素子構造と、前記半導体基板の側面の表面層に設けられた第2導電型の半導体領域と、前記半導体基板の裏面に接するドレイン電極と、を備え、前記半導体基板と前記ドレイン電極によるショットキー接合が形成されていることを特徴とする半導体装置。前記半導体基板の裏面の表面層に選択的に設けられ、かつ前記ドレイン電極に接する第2導電型の半導体領域をさらに備えることを特徴とする請求項13に記載の半導体装置。前記半導体基板は、テーパー状の側面を有することを特徴とする請求項12~14のいずれか一つに記載の半導体装置。SiCやGaNは、バンドギャップがシリコンSiの約3倍、破壊電界強度がシリコンの約10倍という優れた特性を有することから、低オン電圧で高速スイッチングが可能なパワーデバイスへの研究開発が行われている。しかしながら、本発明者らが鋭意研究を重ねた結果、次のような問題が生じることが新たに判明した。例えば、SiCやGaNを半導体材料とする基板以下、単にSiC基板とするを用いたパワーデバイスは、シリコンを半導体材料として用いたパワーデバイスと比較してドリフト領域の厚さを約1/10にすることができる。具体的には、SiC基板を用いた縦型パワーデバイスにおいては、ドリフト層の厚さを、1200V耐圧クラスの場合に15μm程度、耐圧600V耐圧クラスの場合に10μm以下程度とすることができる。また、SiCやGaNは、シリコンよりもバンドギャップが広く、例えばIGBTを構成した場合にビルトイン電位が大きく、600V耐圧クラスや1200V耐圧クラスのデバイスを作製する際の半導体材料として適用される他に、MOSFETやJ-FETJunction-FieldEffectTransistorを作製する際の半導体材料として適用され始めている。しかしながら、MOSFETやJ-FETは、逆方向電圧が印加されたときに電圧を維持するpn接合が設けられていないため、逆耐圧を得ることができない。このため、MOSFETやJ-FETを逆阻止型デバイスとするために、ドレイン電極とドリフト層との接合をショットキー接合にする必要がある。この場合、デバイスの全体の厚さがドリフト層の厚さ程度となることから、製造が極めて困難になるという問題がある。つまり、SiC基板を用いて低損失な逆阻止型MOSFETや逆阻止型IGBTを作製するためには、SiC基板の厚さを数10μm程度にすることが望ましい。この場合、SiCからなるウェハを薄板化した後に、薄板化したウェハ単体に対して各製造工程が順に行われることとなるため、ウェハに割れや欠けが生じる虞がある。これにより、逆阻止型デバイスの良品率が低下する虞がある。この発明は、上述した従来技術による問題点を解消するため、低損失な半導体装置の製造方法および半導体装置を提供することを目的とする。また、歩留まりの高い半導体装置の製造方法および半導体装置を提供することを目的とする。上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、半導体ウェハのおもて面におもて面素子構造を形成する工程と、前記半導体ウェハの、前記おもて面素子構造が形成されたおもて面に支持基板を貼り合わせる工程と、前記半導体ウェハに、裏面側から溝を形成する工程と、前記溝の側壁および前記半導体ウェハの裏面に電極膜を成膜し、当該半導体ウェハと当該電極膜とによるショットキー接合を形成する工程と、前記半導体ウェハから前記支持基板を剥離する工程と、を含むことを特徴とする。この発明によれば、半導体ウェハに割れや欠けを生じさせることなく、溝の側壁および半導体ウェハの裏面にショットキー接合を形成することができる。また、薄板化された半導体ウェハをチップ状に切断した状態で、この半導体チップの側面および裏面にショットキー接合を形成することができる。また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、第1導電型の半導体ウェハのおもて面におもて面素子構造を形成する工程と、前記半導体ウェハの、前記おもて面素子構造が形成されたおもて面に支持基板を貼り合わせる工程と、前記半導体ウェハに、裏面側から溝を形成する工程と、前記溝の側壁に第2導電型不純物を注入する工程と、前記溝の側壁に注入された第2導電型不純物を活性化し、当該溝の側壁の表面層に第2導電型の第1の半導体領域を形成する工程と、前記半導体ウェハの裏面に電極膜を成膜し、当該半導体ウェハと当該電極膜とによるショットキー接合を形成する工程と、前記半導体ウェハから前記支持基板を剥離する工程と、を含むことを特徴とする。この発明によれば、半導体ウェハに割れや欠けを生じさせることなく、溝の側壁および半導体ウェハの裏面にショットキー接合を形成することができる。また、薄板化された半導体ウェハをチップ状に切断した状態で、このチップの裏面にショットキー接合を形成することができる。また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記半導体ウェハに前記溝を形成した後、前記半導体ウェハの裏面に選択的に第2導電型不純物を注入する工程と、前記半導体ウェハの裏面に注入された第2導電型不純物を活性化し、当該半導体ウェハの裏面の表面層に選択的に第2導電型の第2の半導体領域を形成する工程と、をさらに含むことを特徴とする。この発明によれば、半導体ウェハの裏面に選択的に形成された第2導電型の半導体領域によって、漏れ電流を低減することができる。また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記おもて面素子構造は、電界効果トランジスタのおもて面素子構造であり、前記電極膜は、ドレイン電極であることを特徴とする。この発明によれば、逆阻止型MOSFETを形成することができる。また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、第1導電型の半導体ウェハのおもて面におもて面素子構造を形成する工程と、前記半導体ウェハの、前記おもて面素子構造が形成されたおもて面に支持基板を貼り合わせる工程と、前記半導体ウェハに、裏面側から溝を形成する工程と、前記半導体ウェハの裏面に第2導電型不純物を注入する工程と、前記半導体ウェハの裏面に注入された第2導電型不純物を活性化し、当該半導体ウェハの裏面の表面層に第2導電型の第3の半導体領域を形成する工程と、前記溝の側壁に第2導電型不純物を注入する工程と、前記溝の側壁に注入された第2導電型不純物を活性化し、当該溝の側壁の表面層に第2導電型の第1の半導体領域を形成する工程と、前記溝の側壁および前記半導体ウェハの裏面に電極膜を成膜し、前記第1の半導体領域および前記第3の半導体領域と当該電極膜とによるショットキー接合を形成する工程と、前記半導体ウェハから前記支持基板を剥離する工程と、を含むことを特徴とする。この発明によれば、半導体ウェハに割れや欠けを生じさせることなく、溝の側壁および半導体ウェハの裏面に電極膜を形成することができる。また、薄板化された半導体ウェハをチップ状に切断した状態で、このチップの側面および裏面に電極膜を形成することができる。また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記半導体ウェハの裏面に第2導電型不純物を注入するとともに、前記溝の側壁に第2導電型不純物を注入した後、前記半導体ウェハの裏面および前記溝の側壁に注入された第2導電型不純物を活性化することを特徴とする。また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記おもて面素子構造は、絶縁ゲート型バイポーラトランジスタのおもて面素子構造であり、前記電極膜は、コレクタ電極であることを特徴とする。この発明によれば、逆阻止型IGBTを形成することができる。また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記溝は、前記半導体ウェハを貫通し前記支持基板に達することを特徴とする。この発明によれば、逆阻止型MOSFETや逆阻止型IGBTを形成する工程中に、半導体ウェハをチップ状に切断することができる。また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記溝の幅は、前記半導体ウェハの裏面から当該半導体ウェハの深さ方向に向かって徐々に狭くなることを特徴とする。この発明によれば、チップ側面に容易に電極膜を形成することができる。また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記半導体ウェハは、シリコンよりもバンドギャップが広い半導体材料からなることを特徴とする。この発明によれば、オン電圧が低い逆阻止型MOSFETおよび逆阻止型IGBTを形成することができる。高速スイッチングが可能な逆阻止型MOSFETおよび逆阻止型IGBTを形成することができる。また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記半導体ウェハは、炭化珪素からなることを特徴とする。この発明によれば、オン電圧が低い逆阻止型MOSFETおよび逆阻止型IGBTを形成することができる。高速スイッチングが可能な逆阻止型MOSFETおよび逆阻止型IGBTを形成することができる。また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、シリコンよりもバンドギャップが広い半導体材料からなる半導体基板と、前記半導体基板のおもて面側に設けられた電界効果トランジスタのおもて面素子構造と、前記半導体基板の側面および裏面に接するドレイン電極と、を備え、前記半導体基板と前記ドレイン電極によるショットキー接合が形成されていることを特徴とする。この発明によれば、ビルトイン電位の小さい逆阻止型MOSFETを提供することができる。また、オン電圧が低い逆阻止型MOSFETを提供することができる。高速スイッチングが可能な逆阻止型MOSFETを提供することができる。また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、シリコンよりもバンドギャップが広い半導体材料からなる第1導電型の半導体基板と、前記半導体基板のおもて面側に設けられた電界効果トランジスタのおもて面素子構造と、前記半導体基板の側面の表面層に設けられた第2導電型の半導体領域と、前記半導体基板の裏面に接するドレイン電極と、を備え、前記半導体基板と前記ドレイン電極によるショットキー接合が形成されていることを特徴とする。この発明によれば、ビルトイン電位の小さい逆阻止型MOSFETを提供することができる。また、オン電圧が低い逆阻止型MOSFETを提供することができる。高速スイッチングが可能な逆阻止型MOSFETを提供することができる。また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板の裏面の表面層に選択的に設けられ、かつ前記ドレイン電極に接する第2導電型の半導体領域をさらに備えることを特徴とする。この発明によれば、漏れ電流を低減した逆阻止型MOSFETを構成することができる。また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板は、テーパー状の側面を有することを特徴とする。この発明によれば、安定した良品率を示す逆耐圧型MOSFETを構成することができる。以上、上述した発明によれば、薄板化されたSiCウェハに、低損失で、安定した良品率を示す逆阻止型MOSFETおよび逆阻止型IGBTを形成することができる。また、支持基板を用いることで、SiCウェハのおもて面におもて面素子構造を形成した後に、SiCウェハに割れや欠けを生じさせることなく、SiCウェハを研削および研磨して薄板化することができる。本発明にかかる半導体装置の製造方法および半導体装置によれば、低損失な半導体装置を提供することができるという効果を奏する。また、歩留まりを向上することができるという効果を奏する。以下に添付図面を参照して、この発明にかかる半導体装置の製造方法および半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、nまたはpを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、nやpに付すおよび-は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。実施の形態1図1は、実施の形態1にかかる半導体装置を示す断面図である。図1に示す半導体装置は、逆耐圧型MOSFETである。図1に示す逆耐圧型MOSFETにおいて、ドリフト層となるn型基板1のおもて面側には、pベース領域2、nソース領域3、nコンタクト領域4、ゲート絶縁膜5、ゲート電極6および層間絶縁膜7などからなるMOSゲート構造が設けられている。n型基板1は、シリコンよりもバンドギャップが広い半導体材料からなる。シリコンよりもバンドギャップが広い半導体材料とは、例えば、シリコンカーバイトSiCやガリウムナイトライドGaNである。逆耐圧型MOSFET完成後の最終的なn型基板1の厚さ、つまりドリフト層の厚さt1は、1200V耐圧クラスの場合、例えば15μm程度であるのが好ましい。その理由は、高速スイッチング特性を向上することができるからである。また、ドリフト層の厚さt1は、600V耐圧クラスの場合、例えば10μm程度であってもよい。n型基板1は、例えばエピタキシャルウェハからチップ状に切断された個片である。n型基板1の側面8は、テーパー状となっている。具体的には、n型基板1の側面8は、ドレイン側n型基板1の裏面側からソース側n型基板1のおもて面側に向かってn型基板1の幅が徐々に広くなるような斜度で傾いている。n型基板1の裏面からテーパー状の側面8にかけて、n型基板1の裏面および側面8の全面に接するドレイン電極9が設けられている。n型基板1の裏面および側面8において、n型基板1とドレイン電極9とによるショットキー接合が形成されている。n型基板1とドレイン電極9とによるショットキー接合を形成することにより、図1に示す逆耐圧型MOSFETは、逆方向電圧が印加されたときに電圧を維持する。次に、図1に示す逆耐圧型MOSFETの製造方法について説明する。図2~8は、実施の形態1にかかる半導体装置の製造方法について示す断面図である。ここでは、1200V耐圧クラスの逆耐圧型MOSFETを、SiCウェハ11を用いて作製する場合について説明する。図2~8では、SiCウェハ11のおもて面を上にして図示するが、SiCウェハ11の主面の向きは各処理に合わせて適宜変更されているものとする以下、図10~12,16~23においても同様。まず、例えばn型のSiCウェハ11を準備する。SiCウェハ11の厚さt0は、例えば400μmであってもよい。次に、図2に示すように、SiCウェハ11のおもて面側に、pベース領域2、nソース領域3およびゲート電極6などからなる逆耐圧型MOSFETのMOSゲート構造おもて面素子構造:図1参照12を形成する。MOSゲート構造12は、チップとなる領域のチップのおもて面側に形成される。SiCウェハ11上の、チップとなる領域は、例えば格子状に設けられたスクライブラインの間に島状に設けられている。次に、図3に示すように、SiCウェハ11のおもて面に、接着層13を介して例えばガラスからなる支持基板14を貼り付ける。具体的には、SiCウェハ11のおもて面上に、スピンコーターを用いて、接着層13となる接着材を塗布する。そして、接着層13となる接着材上に支持基板14を載せて、真空雰囲気で加圧しながらSiCウェハ11のおもて面側に支持基板14を貼り合わせる。これにより、SiCウェハ11と支持基板14とが接着層13を介して貼り合わされる。接着層13および支持基板14は、後のドレイン電極9を形成するためのアニール処理に対する耐熱性を有するのが好ましい。具体的には、接着層13および支持基板14は、例えば、400°C程度の耐熱性を有するのが好ましい。接着層13の厚さは、例えば、MOSゲート構造12を覆う程度の厚さとするのがよい。支持基板14の直径は、SiCウェハ11よりも若干大きいのが好ましい。具体的には、支持基板14の直径は、SiCウェハ11の上端部を覆う程度にスピンコートした接着材を流動させることができる大きさであるのが好ましい。より具体的には、例えば、SiCウェハ11の直径が150mmの場合、支持基板14の直径は、150.5mm程度であるのが好ましい。これにより、SiCウェハ11の端部を保護するように接着層13を形成することができる。また、例えばSiCウェハ11にワックスを塗布し100°C程度に加熱して支持基板14を貼り合わせた場合、SiCウェハ11が支持基板14に対して傾いた状態で貼り合わされてしまう可能性が高い不図示。しかし、上述したようにSiCウェハ11を支持基板14に貼り合わせることで、支持基板14に対して傾いた状態とならずにSiCウェハ11を貼り合わせることができる。次に、支持基板14を貼り合わせた状態のSiCウェハ11の裏面MOSゲート構造12が形成された面に対して反対側の面側を、SiCウェハ11の厚さが例えば18μm程度になるまで研削グラインドする。次に、SiCウェハ11の裏面側から例えば3μm程度研磨CMP,ポリシング等して、SiCウェハ11の裏面の平坦化および微細な研削痕の除去ストレスリリースを行う。これにより、SiCウェハ11の最終的な厚さt1を、例えば15μm程度に薄板化する。次に、図4に示すように、フォトリソグラフィによって、SiCウェハ11の裏面に、レジストマスク15を形成する。レジストマスク15は、SiCウェハ11から切断されるチップの側面図1のn型基板1の側面8をテーパー状に形成するためのエッチングに用いるエッチング用マスクであり、SiCウェハ11に形成される溝の形成領域が開口されている。次に、図5に示すように、レジストマスク15をマスクとしてドライエッチングを行い、レジストマスク15の開口部に露出するSiCウェハ11を除去して、SiCウェハ11にほぼV字状の溝以下、V溝とする16を形成する。SiCウェハ11のおもて面とV溝16の側壁とのなす角度は、例えば40°以上80°以下であってもよく、好ましくは例えば55°程度であるのがよい。このとき、SiCウェハ11が個々のチップ17に切断された状態となるように、SiCウェハ11を貫通し接着層13に達するV溝16を形成するのが好ましい。これにより、ダイシング工程を行わずにSiCウェハ11をチップ状にすることができる。V溝16を形成する方法は、SiCウェハ11を貫通する程度に溝を形成することができればよく、ドライエッチングやウエットエッチングなどを用いることができる。ここで、切断された各チップ17は、図1に示すn型基板1となる。次に、図6に示すように、レジストマスク15を除去する。次に、図7に示すように、V溝16の側壁およびチップ17の裏面MOSゲート構造12が形成された面に対して反対側の面に電極膜18を成膜し、チップ17からなるドリフト層と電極膜18とによるショットキー接合を形成する。電極膜18は、例えばニッケルNi、プラチナPt、チタンTi、金Au等を積層した積層膜であってもよい。電極膜18は、図1に示す逆耐圧型MOSFETのドレイン電極9である。次に、チップ17の裏面への電極膜18の密着性を良好にするために、接着層13の耐熱性温度よりも低い温度で電極膜18をアニールする。具体的には、チップ17に例えば300°C程度の炉アニールを行ってもよいし、チップ17の裏面側をレーザーアニールし、チップ17の裏面側の温度を300°C程度に上昇させてもよい。次に、図8に示すように、チップ17状に切断されたSiCウェハの裏面側にテープ19を貼り付けた後に、各チップ17から支持基板14を剥離する。このとき、接着層13を加熱して接着層13の付着力を弱めた後に支持基板14を剥離する加熱剥離。また、支持基板14と接着層13との界面をレーザー照射により焼き切った後に支持基板14を剥離してもよいレーザー照射剥離。これにより、すべてのチップ17がテープ19のみに支持された状態となる。次に、例えばテープ19を両手で引き伸ばして拡張させるなどによって、テープ19からチップ17を剥離する。これにより、図1に示す逆耐圧型MOSFETが形成されたチップ17が完成する。テープ19として、加熱することで付着力が無くなる発泡剥離タイプのテープを用いてもよい。テープ19として発泡剥離タイプのテープを用いることで、テープ19からチップ17を剥離しやすくなる。上述したSiCウェハ11への支持基板14の貼り合わせは、SiCウェハ11のC炭素面側に行ってもよいし、Si面側に行ってもよい。また、600V耐圧クラスの逆耐圧型MOSFETを作製する場合には、SiCウェハ11の最終的な厚さt1は、例えば、10μm程度であってもよい。以上、説明したように、実施の形態1によれば、SiCからなるn型基板1のおもて面にMOSFETのおもて面素子構造を形成し、n型基板1の側面および裏面に、n型基板1とドレイン電極9とによるショットキー接合を形成する。これにより、逆阻止型MOSFETを形成することができる。また、SiCはシリコンと比べてバンドギャップが広く、破壊電界強度が高いため、Siウェハを用いる場合に比べて、オン電圧が低く、高速スイッチングが可能な逆阻止型MOSFETを作製することができる。また、ビルトイン電位の小さい逆阻止型MOSFETを提供することができる。これにより、低損失な逆阻止型MOSFETを形成することができる。また、支持基板14を貼り合わせた状態で薄板化された半導体ウェハ11の裏面に、V溝16を形成した後に、ドレイン電極9となる電極膜18を形成する。このため、半導体ウェハ11を薄板化した後に、V溝16の側壁および半導体ウェハ11の裏面に電極膜18を形成したとしても、半導体ウェハに割れや欠けを生じさせることはない。これにより、歩留まりを向上することができ、安定した良品率を示す逆阻止型MOSFETを作製することができる。また、V溝16は、半導体ウェハ11を貫通して接着層13に達するように形成される。これにより、逆阻止型MOSFETを形成する工程中に、半導体ウェハを個々のチップに切断することができる。また、薄板化された半導体ウェハを個々のチップに切断した状態で、このチップの側面および裏面にショットキー接合を形成することができる。また、V溝16を形成してチップ側面をテーパー状にすることで、半導体ウェハ11の裏面に垂直な側壁を有するトレンチを形成する場合に比べて、チップ側面に容易に電極膜18を形成することができる。これにより、安定した良品率を示す逆耐圧型MOSFETを作製することができる。実施の形態2図9は、実施の形態2にかかる半導体装置を示す断面図である。図9に示す半導体装置は、逆耐圧型MOSFETである。実施の形態2にかかる逆耐圧型MOSFETは、実施の形態1にかかる逆耐圧型MOSFETにおいて、n型基板1の側面8にp型半導体領域が設けられている。また、n型基板1の裏面に選択的にp型半導体領域が設けられている。図9に示す逆耐圧型MOSFETにおいて、ドリフト層となるn型基板1のおもて面側には、実施の形態1にかかる逆耐圧型MOSFET図1と同様にMOSゲート構造が設けられている。n型基板1のおもて面側の端部には、p型半導体領域以下、FLR:フィールドリミッティングリングとする21が設けられている。n型基板1の側面8は、実施の形態1にかかる逆耐圧型MOSFETと同様にテーパー状をなしている。n型基板1の側面8の表面層には、ドリフト層とn型基板1の側面とを分離するp型半導体領域以下、分離層とする、第1の半導体領域22が設けられている。分離層22は、FLR21に接する。n型基板1の裏面には、p型半導体領域以下、p拡散領域とする、第2の半導体領域23が選択的に設けられている。n型基板1の裏面からテーパー状の側面8にかけて、n型基板1の裏面および側面8の全面に接するドレイン電極24が設けられている。ドレイン電極24は、分離層22およびp拡散領域23に接する。実施の形態2にかかる逆耐圧型MOSFETのそれ以外の構成は、実施の形態1にかかる逆耐圧型MOSFETと同様である。次に、図9に示す逆耐圧型MOSFETの製造方法について説明する。図10~13は、実施の形態2にかかる半導体装置の製造方法について示す断面図である。ここでは、1200V耐圧クラスの逆耐圧型MOSFETを、SiCウェハを用いて作製する場合について説明する。まず、図2~5に示すように、実施の形態1と同様に、MOSゲート構造12を形成する工程から、V溝16を形成する工程まで行う。具体的には、SiCウェハ11のおもて面側にMOSゲート構造12を形成した後図2、接着層13を介して支持基板14を貼り合わせる図3。次に、SiCウェハ11を薄板化した後、SiCウェハ11裏面にV溝16の形成領域が開口するレジストマスク15を形成する図4。レジストマスク15をマスクとしてエッチングを行い、V溝16を形成することにより、SiCウェハ11を個々のチップ17に切断する図5。ここで、実施の形態2においては、SiCウェハのおもて面側にMOSゲート構造12を形成する際に、MOSゲート構造12とともにFLR21図9参照、図10~13においては不図示を形成する。FLR21は、MOSゲート構造12を構成するp型領域と同様の工程で形成してもよいし、MOSゲート構造12を構成する各領域とは別の工程で形成してもよい。次に、図10に示すように、フォトリソグラフィによって、レジストマスク15を再度パターニングし、レジストマスク15に、チップ17の裏面に形成されるp拡散領域23図9参照の形成領域が開口する開口部を形成する。次に、図11に示すように、レジストマスク15をマスクとして、チップ17の裏面側にp型不純物イオン例えば、アルミニウムイオン:Alをイオン注入31する。このとき、例えばチップ17の裏面に対して斜め方向からイオン注入31を行うのが好ましい。また、イオン注入31は、接着層13の耐熱温度よりも低い300°C~380°Cでチップ17を加熱しながら実施するのが好ましい。次に、図12に示すように、レジストマスク15を除去した後、レーザーアニールによって、V溝16の側壁およびチップ17の裏面に注入したp型不純物を活性化する。レーザーアニールは、レーザー光のSiC基板への吸収を高めるために、YAG3ω=355nm、XeF=351nmまたはXeCl=308nm等の波長で行うのが好ましい。これにより、V溝16の側壁およびチップ17の裏面に、p型半導体領域32図9に示す分離層22およびp拡散領域23が形成される。このとき、チップ17の裏面に形成されるp型半導体領域32p拡散領域23は、イオン注入31で用いたレジストマスク15のパターンで形成される。次に、逆耐圧型MOSFETのドレイン電極24図9参照となる電極膜を形成する前処理として、フッ酸によってV溝16の側壁およびチップ17の裏面を洗浄する不図示。次に、図12に示すように、V溝16の側壁およびチップ17の裏面に、例えばTi、Au等を積層してなる電極膜33を成膜する。その後、電極膜33の密着性を良好にする電極アニール工程から以降の工程を実施の形態1と同様に行い、図13に示すように、テープ19からチップ17を剥離することにより、図9に示す逆耐圧型MOSFETが形成されたチップ17が完成する。以上、説明したように、実施の形態2によれば、実施の形態1と同様の効果を得ることができる。また、半導体ウェハ11の裏面に選択的に形成されたp拡散領域23によって、逆阻止型MOSFETの漏れ電流を低減することができる。実施の形態3図14は、実施の形態3にかかる半導体装置を示す断面図である。図14に示す半導体装置は、逆耐圧型MOSFETである。図14に示す逆耐圧型MOSFETは、実施の形態2にかかる逆耐圧型MOSFETにおいて、n型基板1の側面8にのみp型半導体領域が設けられている。つまり、実施の形態3に示す逆耐圧型MOSFETには、n型基板1の裏面にp拡散領域が設けられていない。図14に示す逆耐圧型MOSFETにおいて、n型基板1の側面8は、実施の形態1にかかる逆耐圧型MOSFETと同様にテーパー状をなしている。n型基板1の側面8には、FLR21に接するp型の分離層22が設けられている。n型基板1の裏面からテーパー状の側面8にかけて、n型基板1の裏面および側面8の全面に接するドレイン電極41が設けられている。ドレイン電極41は、分離層22に接する。また、n型基板1の裏面において、n型基板1とドレイン電極41とによるショットキー接合が形成されている。実施の形態3にかかる逆耐圧型MOSFETのそれ以外の構成は、実施の形態2にかかる逆耐圧型MOSFETと同様である。次に、図14に示す逆耐圧型MOSFETの製造方法について説明する。図14に示す逆耐圧型MOSFETを作製するには、実施の形態2にかかる逆耐圧型MOSFETにおいて、V溝16の側壁の表面層にのみp型半導体領域32を形成する。具体的には、実施の形態3においては、実施の形態2の、チップ17の裏面にp型半導体領域32を形成するためのレジストマスク15の2回目のパターニング図10参照工程を行わずに、V溝16の側壁にのみイオン注入31およびレーザーアニールを行う。実施の形態3にかかる逆耐圧型MOSFETのそれ以外の製造方法は、実施の形態2にかかる逆耐圧型MOSFETの製造方法と同様である。以上、説明したように、実施の形態3によれば、実施の形態2と同様の効果を得ることができる。また、実施の形態3においては、V溝16の側壁にのみレーザーアニールを行うため、アニール温度を高めに設定し、V溝16の側壁に注入されたp型不純物を十分に活性化させることができる。実施の形態4図15は、実施の形態4にかかる半導体装置を示す断面図である。図15に示す半導体装置は、逆耐圧型IGBTである。図15に示す逆耐圧型IGBTにおいて、ドリフト層となるn型基板51のおもて面側には、pベース領域52、nエミッタ領域53、nコンタクト領域54、ゲート絶縁膜55、ゲート電極56および層間絶縁膜57などからなるMOSゲート構造が設けられている。また、n型基板51のおもて面側の端部には、p型のFLR58が設けられている。n型基板51の側面59は、実施の形態1にかかる逆耐圧型MOSFETと同様にテーパー状となっている。具体的には、n型基板51の側面59は、コレクタ側n型基板51の裏面側からエミッタ側n型基板51のおもて面側に向かってn型基板51の幅が徐々に広くなるような斜度で傾いている。n型基板51の側面59の表面層には、p型の分離層60が設けられている。分離層60は、FLR58に接する。n型基板51の裏面には、p型のコレクタ領域第3の半導体領域61が設けられている。コレクタ領域61は、分離層60に接する。つまり、FLR58、分離層60およびコレクタ領域61は連結されている。n型基板51の裏面からテーパー状の側面59にかけて、コレクタ電極62が設けられている。つまり、コレクタ電極62は、分離層60およびコレクタ領域61に接する。n型基板51の裏面および側面59において、分離層60およびコレクタ領域61からなるp型領域とコレクタ電極62とによるショットキー接合が形成されている。n型基板51の側面59に分離層60が形成されていることにより、図15に示す逆耐圧型IGBTは逆方向電圧が印加されたときに電圧を維持する。n型基板51のそれ以外の構成は、実施の形態1にかかる逆耐圧型MOSFETのn型基板1と同様である。次に、図15に示す逆耐圧型IGBTの製造方法について説明する。図16~23は、実施の形態4にかかる半導体装置の製造方法について示す断面図である。まず、図16~20に示すように、逆耐圧型IGBTのMOSゲート構造72を形成する工程から、V溝76を形成した後にV溝76の形成に用いたレジストマスク75を除去する工程までを、実施の形態1と同様に行う。具体的には、SiCウェハ71のおもて面側に逆耐圧型IGBTのMOSゲート構造72を形成する図16。次に、接着層73を介して支持基板74を貼り合わせる図17。次に、SiCウェハ71を薄板化し、SiCウェハ71裏面にV溝76の形成領域が開口するレジストマスク75を形成する図18。次に、レジストマスク75をマスクとしてエッチングを行い、V溝76を形成することにより、SiCウェハ71を個々のチップ77に切断する図19。次に、レジストマスク75を除去する図20。ここで、接着層73および支持基板74の構成は、実施の形態1にかかる逆耐圧型MOSFETを形成する際に用いた接着層および支持基板と同様である。ここで、実施の形態4においては、SiCウェハ71のおもて面側にMOSゲート構造72を形成する際に、MOSゲート構造72とともにFLR58図15参照、図16~23においては不図示を形成する。FLR58は、MOSゲート構造72を構成するp型領域と同様の工程で形成してもよいし、MOSゲート構造72を構成する各領域とは別の工程で形成してもよい。その後、図21に示すように、チップ77の裏面側にp型不純物イオン例えば、アルミニウムイオン:Alをイオン注入78する。このとき、例えばチップ77の裏面に対して斜め方向からイオン注入78を行うのが好ましい。また、イオン注入78は、接着層73の耐熱温度よりも低い300°C~380°Cでチップ77を加熱しながら実施するのが好ましい。次に、レーザーアニールによって、イオン注入78を行ったV溝76の側壁およびチップ77の裏面に注入されたp型不純物を活性化する。レーザーアニールは、レーザー光のSiC基板への吸収を高めるために、YAG3ω=355nm、XeF=351nmまたはXeCl=308nm等の波長で行うのが好ましい。これにより、V溝76の側壁およびチップ77の裏面全体に、p型半導体領域79図15に示す分離層60およびコレクタ領域61が形成される。SiCでの不純物の活性化には、1000°C以上の温度を必要とするが、レーザーアニールを用いると局所的に1000°C以上の加熱が行え、かつ活性化するp型半導体領域79が数μmの深さでもあるので充分に活性化ができる。次に、逆耐圧型IGBTのコレクタ電極62図15参照となる電極膜を形成する前処理として、フッ酸によってV溝76の側壁およびチップ77の裏面を洗浄する不図示。次に、図22に示すように、V溝76の側壁およびチップ77の裏面に、例えばTi、Au等を積層してなる電極膜80を成膜する。その後、電極膜80の密着性を良好にする電極アニール工程から以降の工程を実施の形態1と同様に行い、図23に示すように、テープ81からチップ77を剥離することにより、図15に示す逆耐圧型IGBTが形成されたチップ77が完成する。以上、説明したように、実施の形態4によれば、実施の形態1にかかる逆阻止型MOSFETと同様の効果を有する逆阻止型IGBTを作製することができる。実施の形態5図24,25は、実施の形態5にかかる半導体装置の製造方法について示す断面図である。図24,25を参照して、実施の形態4にかかる逆耐圧型IGBTの製造方法の別の一例について示す。実施の形態5においては、実施の形態4においてチップ77の側面および裏面に同時に行っていたイオン注入78およびアニールを図21参照、チップ77の側面の表面層に分離層を形成するためのイオン注入およびアニールと、チップ77の裏面にコレクタ領域を形成するためのイオン注入およびアニールとに分けて行ってもよい。実施の形態5においては、図16~20に示すように、実施の形態4と同様に、逆耐圧型IGBTのMOSゲート構造72を形成する工程から、V溝76を形成した後にV溝76形成に用いたレジストマスク75を除去する工程までを行う。次に、図24に示すように、チップ77の裏面側にp型不純物イオン例えば、アルミニウムイオン:Alをイオン注入91して、チップ77の裏面全体にp型半導体領域92図15に示すコレクタ領域61を形成する。このとき、例えばチップ77の裏面に対して垂直にイオン注入91を行う。次に、チップ77の裏面にレーザーアニールを行い、実施の形態4と同様に、チップ77の裏面に注入したp型不純物を活性化する。これにより、チップ77の裏面の表面層に、p型半導体領域92が形成される。次に、図25に示すように、チップ77の裏面にp型半導体領域92を覆うレジストマスク93を形成する。これにより、レジストマスク93の開口部に、V溝76の側壁が露出する。次に、チップ77の裏面側にp型不純物イオン例えば、アルミニウムイオン:Alをイオン注入94する。このとき、例えばチップ77の裏面に対して斜め方向からイオン注入94を行う。次に、実施の形態4と同様に、レーザーアニールによって、V溝76の側壁に注入したp型不純物を活性化する。これにより、V溝76の側壁の表面層に、p型半導体領域95図15に示す分離層60が形成される。その後、逆耐圧型IGBTのコレクタ電極62図15参照となる電極膜を形成する前処理から以降の工程を実施の形態4と同様に行い、図15に示す逆耐圧型IGBTが形成されたチップ77が完成する。イオン注入91,94の注入条件は、実施の形態4におけるイオン注入78図21参照であってもよい。また、イオン注入91,94の注入条件は、それぞれ異なっていてもよい。上述した工程では、p型半導体領域92を形成した後にp型半導体領域95を形成しているが、p型半導体領域95を形成した後にp型半導体領域92を形成してもよい。以上、説明したように、実施の形態5によれば、実施の形態4と同様の効果を得ることができる。実施例1次に、本発明にかかる半導体装置を作製する際のSiCウェハの割れ率を検証した。図26は、本発明にかかる半導体装置の製造方法における半導体ウェハの割れ率を示す特性図である。まず、SiCウェハを用いて、実施の形態1,2,4に従い、それぞれ逆阻止型半導体装置を作製した以下、第1~3の試料とする。つまり、第1の試料として、チップ側面側および裏面側にドレイン電極に接するp型半導体領域を備えていない逆阻止型MOSFETを作製した図1参照。第2の試料として、チップ側面側にドレイン電極に接するp型半導体領域を備え、かつチップ裏面側にドレイン電極に接するp型半導体領域を選択的に備える逆阻止型MOSFETを作製した図9参照。第3の試料として、チップ側面側およびチップ裏面側にコレクタ電極に接するp型半導体領域を備える逆阻止型IGBTを作製した図15参照。比較として、支持基板を用いずに、薄板化したSiCウェハに逆阻止型MOSFETまたは逆阻止型IGBTを作製した以下、比較例とする。つまり、SiCウェハに支持基板を貼り合わせずに、実施の形態1にかかる半導体装置の製造方法を行い、比較例を作製した。第1~3の試料および比較例において、1200V耐圧クラスとし、ドリフト層の厚さt1を15μmとした。そして、上述した第1~3の試料および比較例を作製する際のSiCウェハの割れ率を算出した。図26に示すように、第1~3の試料においては、SiCウェハの割れ率が10以下図26の実線201が割れ率10ラインを示すと良好であった。一方、比較例では、SiCウェハの割れ率が100であった。これにより、本発明のように支持基板を用いることによって、ドリフト層を15μmまで薄くした場合でも、SiCウェハの割れ率を低くすることができ、歩留まりを向上することができることがわかった。実施例2次に、本発明にかかる半導体装置の逆バイアス時の電気的特性について検証した。図27,28は、本発明にかかる半導体装置の電気的特性を示す特性図である。図27には、逆バイアス印加時の測定結果を示す。図28には、順バイアス印加時の測定結果を示す。まず、実施例1と同様に、第1~3の試料を作製した。そして、第1,2の試料において、逆バイアス電圧印加時のドレイン-ソース間電圧を測定した。第3の試料において、逆バイアス電圧印加時のコレクタ-エミッタ間電圧を測定した。図27,28において、第1~3の試料の測定電圧を電圧Vceと示す。図27に示す結果より、第1,2の試料の逆バイアス印加時の電圧、つまり逆耐圧は、第3の試料と同程度とすることができることがわかった。これにより、実施の形態1~3に従ってMOSFETを作成することで、逆バイアス印加時の漏れ電流を低減することができ、逆阻止型IGBTと同程度の逆阻止型MOSFETを作製することができることがわかった。また、図28に示す結果より、第1,2の試料のビルトイン電位Vbi202は0.8Vであり、第3の試料のビルトイン電位Vbi203は2.5Vであった。これにより、実施の形態1~3に従ってMOSFETを作製することで、逆阻止型IGBTよりもビルトイン電位の低い逆阻止型MOSFETを作製することができることがわかった。上述した各実施の形態では、ドレインコレクタ側からソースエミッタ側に向かって幅が広くなるテーパー状の側面を有する半導体チップに逆阻止型半導体装置を形成しているが、ソースエミッタ側からドレインコレクタ側に向かって幅が広くなるテーパー状の側面を有する半導体チップを用いてもよい。また、半導体ウェハの裏面からチップ側面となる部分を露出するための溝を形成する際に、半導体ウェハの主面に垂直な側壁を有する溝を形成してもよい。また、SiCウェハの裏面側をエッチングすることによってSiCウェハの薄板化を行ってもよい。また、半導体ウェハを貫通し接着層に達するV溝を形成しているが、半導体ウェハを貫通しない深さでV溝を形成してもよい。例えば、チップ側面に電極膜を形成する領域が露出する程度の深さでV溝を形成してもよい。この場合、テープから各チップを剥離する前に、例えば半導体ウェハをダイシングしてチップ状に切断する。"