半導体基板のチャネル領域上に形成された第1のトンネル絶縁膜と、前記第1のトンネル絶縁膜上に形成されクーロンブロッケイド条件を満たす第1の導電性微粒子を含む第1の微粒子層と、前記第1の微粒子層上に形成された第2のトンネル絶縁膜と、前記第2のトンネル絶縁膜上に形成されクーロンブロッケイド条件を満たし、前記第1の導電性微粒子の平均粒径よりも大きな平均粒径を有する第2の導電性微粒子を含む第2の微粒子層と、前記第2の微粒子層上に形成された第3のトンネル絶縁膜と、前記第3のトンネル絶縁膜上に形成されクーロンブロッケイド条件を満たし、前記第2の導電性微粒子の平均粒径よりも小さな平均粒径を有する第3の導電性微粒子を含む第3の微粒子層と、前記第3の微粒子層上に形成された第4のトンネル絶縁膜と、前記第4のトンネル絶縁膜上に形成された電荷蓄積膜と、前記電荷蓄積膜上に形成されたブロック絶縁膜と、前記ブロック絶縁膜上に形成されたゲート電極と、を備える半導体メモリ。前記第2のトンネル絶縁膜又は前記第3のトンネル絶縁膜は、膜厚が2nmのSi酸化膜よりもトンネル抵抗が低くなる厚さに形成されている請求項1に記載の半導体メモリ。前記第1の導電性微粒子、前記第2の導電性微粒子、及び前記第3の導電性微粒子がSiナノ微結晶からなる請求項1又は請求項2に記載の半導体メモリ。前記第1乃至前記第4のトンネル絶縁膜がSi酸化膜からなる請求項1乃至請求項3のいずれか1項に記載の半導体メモリ。前記第2の微粒子層で電子1個の帯電に必要な平均エネルギーをΔE1、前記第1の微粒子層で電子1個の帯電に必要な平均エネルギーをΔE、前記第3の微粒子層で電子1個の帯電に必要な平均エネルギーをΔE2、ボルツマン定数をkB、温度をTKとして、minΔE、ΔE2-ΔE1>kBTを満たす請求項1乃至請求項4の何れか1項に記載の半導体メモリ。前記第2の微粒子層で電子1個の帯電に必要な平均エネルギーをΔE1、前記第1の微粒子層で電子1個の帯電に必要な平均エネルギーをΔE、前記第3の微粒子層で電子1個の帯電に必要な平均エネルギーをΔE2として、minΔE、ΔE2-ΔE1>0.1eV、又はminΔE、ΔE2-ΔE1>0.2eVを満たす請求項1乃至請求項4の何れか1項に記載の半導体メモリ。前記第2の導電性微粒子の平均粒径d1[nm]、前記第1の導電性微粒子の平均粒径d[nm]、及び前記第3の導電性微粒子の平均粒径d2[nm]が、ボルツマン定数をkB、温度をTK、素電荷をqとして、d1>maxd、d2/1-kBT/[q/{2πεmaxd、d2}]の関係を満たす請求項1乃至請求項4の何れか1項に記載の半導体メモリ。前記第2の導電性微粒子の平均粒径d1[nm]、前記第1の導電性微粒子の平均粒径d[nm]、及び前記第3の導電性微粒子の平均粒径d2[nm]が、素電荷をqとして、d1>maxd、d2/1-0.1eV/[q/{2πεmaxd、d2}]又はd1>maxd、d2/1-0.2eV/[q/{2πεmaxd、d2}]の関係を満たす請求項1乃至請求項4の何れか1項に記載の半導体メモリ。前記第2の微粒子層で電子1個の帯電に必要な平均エネルギーをΔE1、及び前記第3の微粒子層で電子1個の帯電に必要な平均エネルギーをΔE2が、素電荷をq、前記第3のトンネル絶縁膜の膜厚をTox3[nm]として、5[MV/cm]≦ΔE2-ΔE1/qTox3≦8[MV/cm]を満たすことを特徴とする請求項1乃至請求項4の何れか1項に記載の半導体メモリ。前記第2の微粒子層で電子1個の帯電に必要な平均エネルギーをΔE1、及び前記第3の微粒子層で電子1個の帯電に必要な平均エネルギーをΔE2が、素電荷をq、前記第3のトンネル絶縁膜の膜厚をTox3[nm]として、5[MV/cm]≦ΔE2-ΔE1/qTox3を満たす請求項1乃至請求項4の何れか1項に記載の半導体メモリ。前記第1乃至前記第4のトンネル絶縁膜の膜厚、及び前記第1乃至前記第3の導電性微粒子の粒径はそれぞれ均一である請求項1乃至請求項10に記載の半導体メモリ。そこで本発明の実施形態は、信頼性の高い半導体メモリを提供することを目的とする。本発明の一態様に係る半導体メモリは、半導体基板のチャネル領域上に形成された第1のトンネル絶縁膜と、前記第1のトンネル絶縁膜上に形成されクーロンブロッケイド条件を満たす第1の導電性微粒子を含む第1の微粒子層と、前記第1の微粒子層上に形成された第2のトンネル絶縁膜と、前記第2のトンネル絶縁膜上に形成されクーロンブロッケイド条件を満たし、前記第1の導電性微粒子の平均粒径よりも大きな平均粒径を有する第2の導電性微粒子を含む第2の微粒子層と、前記第2の微粒子層上に形成された第3のトンネル絶縁膜と、前記第3のトンネル絶縁膜上に形成されクーロンブロッケイド条件を満たし、前記第2の導電性微粒子の平均粒径よりも小さな平均粒径を有する第3の導電性微粒子を含む第3の微粒子層と、前記第3の微粒子層上に形成された第4のトンネル絶縁膜と、前記第4のトンネル絶縁膜上に形成された電荷蓄積膜と、前記電荷蓄積膜上に形成されたブロック絶縁膜と、前記ブロック絶縁膜上に形成されたゲート電極と、を備える。以下図面を参照して、本発明の各実施形態を説明する。同じ符号が付されているものは同様のものを示す。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。はじめにクーロンブロッケイド効果と量子閉じ込めによるエネルギー障壁ΔEを利用した半導体メモリについて説明する。図1Aは、半導体メモリ100を示す図である。半導体メモリ100は、半導体基板10中に形成されたソースドレイン領域20と、半導体基板10の表面に形成されたトンネル絶縁膜30と、トンネル絶縁膜30上に形成されたシリコン層45と、シリコン層45上に形成されたトンネル絶縁膜50と、トンネル絶縁膜50上に形成された電荷蓄積膜60と、電荷蓄積膜60上に形成されたブロック絶縁膜70と、ブロック絶膜膜70上に形成されたゲート電極80を備える。半導体基板10は、P型のシリコン基板からなる。また、半導体基板は10、半導体層であってもよい。このときP型のシリコン層からなる。トンネル絶縁膜30は、半導体基板10の基板表面を熱酸化することで形成されている。トンネル絶縁膜30の膜厚は約1nmである。シリコン層45は、導電性微粒子40を含む。シリコン層45は、CVDChemicalVapourDeposition等を用いることで形成される。シリコン層45の膜厚は約1.5nmである。導電性微粒子40は、例えばSi微結晶である。トンネル絶縁膜50の膜厚は約1nmである。電荷蓄積膜60はシリコン窒化膜Si3N4からなる。電荷蓄積膜60の膜厚は約5nmである。電荷蓄積膜60には、ポリシリコンのような浮遊ゲート電極も用いることができる。ブロック絶縁膜70の膜厚は約6nmである。ゲート電極80は、nポリシリコンからなる。半導体メモリ100は、トンネル絶縁膜30、50中にクーロンブロッケイド条件を満たす導電性微粒子40を含むシリコン層45を挟んだ二重トンネル接合を用いている。二重トンネル接合によって、半導体基板10の表面と電荷蓄積膜60中のトラップ準位との間でトンネル現象により電子の出し入れができる。クーロンブロッケイト条件とは、電子1個の充電エネルギーが熱揺らぎよりも大きいことをいう。電荷蓄積膜60中のトラップ準位に電子を入れるには、ゲート電極80に正の電圧を印加する。ゲート電極80に正の電圧を印加すると、半導体基板10にキャリア電子の反転層が形成される。このキャリア電子は、シリコン層45を挟んだトンネル絶縁膜30、50を介してトンネル電流により電荷蓄積膜60中のトラップ準位に注入される。情報を読み出すには、電荷蓄積膜60に捉えられた電荷が形成するゲート電極80から反転層への電界の遮蔽によるドレイン電流の減少を測定する。電荷蓄積膜60の電子を放出するには、ゲート電極80に負の電圧を印加する。ゲート電極80に負の電圧を印加すると、電荷蓄積膜80に捉えたれた電子はトンネル絶縁膜30、50を通過して半導体基板10に流れる。図1Bは、電荷が保持された状態における半導体メモリ100のエネルギーバンド図を示す。図1Bに示すように、導電性微結晶40のクーロンブロッケイド効果と量子閉じ込めによるエネルギー障壁ΔEが、電荷蓄積膜60に保持された電荷が通過するのを遮る。よって、電荷保持特性を指数関数expΔE/kBTに従って改善できる。kbはボルツマン定数、Tは絶対温度Kである。Tは、半導体メモリNANDフラッシュの動作温度を考慮すると233K以上353K以下である。一般的に、Tは室温の300Kで考えられることが多い。より記憶保持を良くするには、Si微結晶粒径を小さくしてエネルギーバリアΔEを高くする必要があり、粒径を微小にしようとすればするほど高度な粒径ばらつき制御が必要である。図1Cは、情報を書き込み消去する場合の半導体メモリ100のエネルギーバンド図を示す。図1Cに示すように、適当な書き込み消去電圧をゲート電極80に印加することで、エネルギー障壁ΔEの影響を小さくすることができる。よって、情報の担い手となる電子がトンネルできるので高速な書き込み消去ができる。半導体メモリ100には、トンネル電界Fが印加されている。トンネル電界Fが印加されたときのトンネル電流密度は、トンネル絶縁膜30のトンネル抵抗-1exp[-ΔE-qToxF/kbT]となる。これは、図1Cに示すように実効エネルギー障壁がΔE-qToxFとなるからである。Toxはトンネル絶縁膜30の膜厚を示し、Fはトンネル電界を示し、ΔEはエネルギー障壁を示し、qは素電荷を示す。上記から、トンネル電流密度は、トンネル電界Fの変化に応じて、定数×exp[qTox/kbTF]に従って指数関数的に上昇することがわかる。記憶保持と高速書込消去の両立に有利にするためには、記憶保持に有利になるよう低電界でよりトンネル電流密度が低く、尚且つ、書込消去に有利になるよう高電界でより電流密度が大きいことが求められる。よって定数×exp[qTox/kBTF]からさらに電界F上昇に対して電流上昇の良いものが望ましい。図1Dは、トンネル電界Fを図1Cの状態よりも大きくした場合の半導体メモリ100のエネルギーバンド図を示す。図1Dに示すように、トンネル電界Fをさらに大きくすれば、エネルギー障壁ΔEの影響が小さくなる。よって、さらに高速な書き込み消去ができる。導電性微粒子40の粒径を小さくするほど、クーロンブロッケイド効果と量子閉じ込めによるエネルギー障壁ΔEは大きくなる。よって、高速な書き込み消去を維持しながら電荷保持特性を向上させることができる。導電性微粒子40の粒径を小さくすることで、エネルギー障壁ΔEは大きくなり、電荷保持時間が指数関数的に改善される。さらに、書き込み消去の速さは、トンネル絶縁膜が1nmのSi酸化膜の場合と同様の速さを維持できる。粒径微小化に頼らずにエネルギー障壁ΔEを高くして保持改善できれば、困難な粒径ばらつき制御が回避できてより望ましい。またトンネル電界上昇に対するトンネル電流上昇がさらに良くなれば、より低電圧での高速書き込み消去が可能になりより望ましい。第1の実施形態図2Aは、半導体メモリ200を示す図である。半導体メモリ200は、半導体基板210と、半導体基板210に形成されたソースドレイン領域220と、ソースドレイン領域220の間のチャネル領域上に形成された第1のトンネル絶縁膜230と、第1のトンネル絶縁膜230上に形成された第1の微粒子層240と、第1の微粒子層240上に形成された第2のトンネル絶縁膜250と、第2のトンネル絶縁膜250上に形成された第2の微粒子層260と、第2の微粒子層260上に形成された第3のトンネル絶縁膜270と、第3のトンネル絶縁膜270上に形成された第3の微粒子層280と、第3の微粒子層280上に形成された第4のトンネル絶縁膜290と、第4のトンネル絶縁膜290上に形成された電荷蓄積膜300と、電荷蓄積膜300上に形成されたブロック絶縁膜310とブロック絶縁膜310上に形成されたゲート電極320とを備える。半導体基板210には、Si基板を用いることができる。第1のトンネル絶縁膜230、第2のトンネル絶縁膜250、第3のトンネル絶縁膜270、第4のトンネル絶縁膜290、及びブロック絶縁膜310には、酸化シリコンを用いることができる。また、第1のトンネル絶縁膜230、第2のトンネル絶縁膜250、第3のトンネル絶縁膜270、第4のトンネル絶縁膜290の膜厚は均一でもよい。第1の微粒子層240は、クーロンブロッケイド条件を満たす第1の導電性微粒子245を含む。第1の微粒子層240には、アモルファスシリコンa-Siを加熱して結晶化したものを用いることができる。第1の導電性微粒子240には、Siナノ微結晶を用いることができる。第2の微粒子層260は、クーロンブロッケイド条件を満たす第2の導電性微粒子265を含む。第2の微粒子層260には、a-Siを加熱して結晶化したものを用いることができる。第2の導電性微粒子265には、Siナノ微結晶を用いることができる。第3の微粒子層280は、クーロンブロッケイド条件を満たす第3の導電性微粒子285を含む。第3の微粒子層289には、a-Siを用いることができる。第3の導電性微粒子285には、Siナノ微結晶を加熱して結晶化したものを用いることができる。第2の導電性微粒子265の平均粒径は、第1の導電性微粒子245及び第3の導電性微粒子285の平均粒径よりも大きい。第1の導電性微粒子245、第2の導電性微粒子265、及び第3の導電性微粒子285の粒径はそれぞれ均一でもよい。電荷蓄積膜300には、ポリシリコン又はシリコン窒化膜を用いることができる。シリコン窒化膜を用いた場合には、その膜厚は約5nmである。ゲート電極320には、nポリシリコンを用いることができる。図2B、図2Cを用いて半導体メモリ200の製造方法を説明する。Si基板210上に、膜厚Toxが1nmの熱Si酸化膜230を形成する。熱Si酸化膜230上にCVD装置を用いてa-Si層を1.5nm堆積する。次に、熱酸化を行うことでa-Si層の表面に膜厚が1nmのSi酸化膜250を形成する。これにより、a-Si層の膜厚は1nmとなり、a-Si層の上下は膜厚が1nmのSi酸化膜に挟まれる。次に、950°Cの高温アニールを窒素雰囲気中で行うことで、a-Si層をa-Si層の膜厚と同程度の厚さのシリコン微結晶245群からなるシリコン層240にする。シリコン層240の上にCVD装置を用いてa-Si層を2.5nm堆積する。次に、熱酸化を行うことでa-Si層の表面に1nmのSi酸化膜250を形成する。これにより、a-Si層の膜厚は2nmとなり、a-Si層の上下は膜厚が1nmのSi酸化膜に挟まれる。次に、950°Cの高温アニールを窒素雰囲気中で行うことで、a-Si層をa-Si層の膜厚と同程度の厚さのシリコン微結晶265群からなるシリコン層260にする図2B。シリコン層260上にCVD装置を用いてa-Si層を2nm堆積する。次に熱酸化を行うことでa-Si層の表面に1nmのSi酸化膜270を形成する。これによりa-Si層の膜厚は1.5nmとなり、a-Si層の上下は膜厚が1nmのSi酸化膜に挟まれる。次に、950°Cの高温アニールを窒素雰囲気中で行うことで、a-Si層をa-Si層の膜厚と同程度の厚さのシリコン微結晶285群からなるシリコン層280にする。なお、シリコン微結晶245、265、285の粒径は、窒素雰囲気中でのアニール条件を調整することで膜厚程度の粒径に制御できる。この理由は、2つある。1つ目は、a-Si層の膜厚は薄いために横方向の結晶成長が起こりにくいからである。2つ目は、シリコン微結晶は表面エネルギーが最小になる結晶状態を維持しようとする傾向があるからである。次に、シリコン層280上にLPCVDを用いて膜厚が10nmのポリシリコン膜300電荷蓄積膜を形成する図2C。ポリシリコン膜300上に膜厚が10nmのSi酸化膜310をLPCVDを用いて形成する。Si酸化膜310上には膜厚が200nmのnポリシリコン層320ゲート電極を形成する。次に、レジストパターンをマスクとして用いることで、nポリシリコン層320をゲート電極の形にする。次に、リンをドーズ量1×1015cm-2、入射エネルギー5KeVで注入し、更に1000°Cで10秒間のアニールをすることでソースドレイン領域となるn層220を形成する図2A。半導体メモリ200の動作原理について説明する。図3は半導体メモリ200の動作原理を説明するための図である。導電性微粒子のクーロンブロッケイド効果及び量子閉じ込めによるエネルギー障壁ΔEは、導電性微粒子の粒径が小さいと大きくなる。よって、第1の導電性微粒子245のΔEは、第2の導電性微粒子265のΔE1及び第3の導電性微粒子285のΔE2よりも大きい。第2の導電性微粒子265のΔE1は、第1の導電性微粒子245のΔE及び第3の導電性微粒子285のΔE2よりも小さい。第3の導電性微粒子285のΔE2は、第1の導電性微粒子のΔEと第2の導電性微粒子のΔE1の間の大きさである図3A。このように、第2の微粒子層260が一番低いエネルギー障壁を有するので、書き込み消去後に第2の微粒子層260に電子が残留する。書き込み消去においては、各微粒子層を通り抜けて電子の出し入れが行われる。このため、書き込み又は消去の直後には、微粒子層に存在する電子はより低いエネルギー状態を求めて抜けていく。第1の微粒子層240に存在する電子は、すぐにチャネル領域又は第2の微粒子層260に抜ける。第3の微粒子層280に存在する電子は、電荷蓄積膜300又は中央の第2の微粒子層260に抜ける。ところが、第2の微粒子層260に存在する電子は、エネルギーが両側よりも低い状態である。このため、電子が長期に渡って第2の微粒子層260に存在する。その結果、図3Bに示すように、第2の微粒子層260の電位が上昇する。よって、電荷が保持されているときのエネルギー障壁の高さが実効的に上昇する。よって、導電性微粒子の粒径の微小化に拠らずに指数関数的に電荷保持特性が向上する。半導体メモリ200は、トンネル電界上昇に対して大きなトンネル電流を流すこともできる。書き込み方向に対して、トンネル電界Fを印加していくと、トンネル電界FがFcw=ΔE2-ΔE1/qTox3を満たす付近で第2の微粒子層260よりも第3の微粒子層280の方がエネルギー的に低くなる図3C。ここで、Fcwは電界を示し、qは素電荷を示し、Tox3は、第3のトンネル絶縁膜270の膜厚を示す。トンネル電界FがFcwを超えると、第2の微粒子層260に存在する電子は、より低エネルギーの第3の微粒子層280に抜け、さらにより低エネルギーの電荷蓄積膜300に抜ける。その結果、第2の微粒子層260の電位が下がり、書き込みの実効的なエネルギー障壁の高さが、電界Fcwを境に低くなる図3D。よって、トンネル電流が指数関数的に上昇する図4。図4は、トンネル電流密度とトンネル電界Fの関係を示している。破線は、図1で示した半導体メモリ100のトンネル電流密度とトンネル電界Fとの関係を示す。実線は本実施形態のトンネル電流密度とトンネル電界Fの関係を示す。半導体メモリ200は、微粒子層の導電性微粒子の粒径をを小さくしなくても、情報の記録保持改善ができる。さらに、トンネル電界上昇に対するトンネル電流上昇を大きくすることができる。第1のトンネル絶縁膜230、第2のトンネル絶縁膜250、第3のトンネル絶縁膜270、及び第4のトンネル絶縁膜290の膜厚は、1nmと説明した。しかしながら、これらのトンネル絶縁膜の膜厚は、シリコン酸化膜2nm以下の直接トンネル現象が生じる範囲内であれば、酸化膜自身のトンネル抵抗が低いので、高速書込消去を維持しての記憶保持改善効果が期待できる。また、これらのトンネル絶縁膜の膜厚が1.5nm以下であれば、さらに酸化膜自身のトンネル抵抗が低いので、さらなる効果が期待できる。第4のトンネル絶縁膜290は、2nm以下の酸化膜を用いなくても効果が期待できる。例として、第4のトンネル絶縁膜290の膜厚が厚い例を図5に示す。このときの第4のトンネル絶縁膜290の膜厚は4nmである。このような厚いトンネル絶縁膜290は、例えばLPCVDで第4のトンネル絶縁膜290を積層することで形成できる。このような場合でも、第2の微粒子層260に書き込み消去後に電子が残留する。よって、電荷が保持されているときの実効エネルギー障壁が高くなるのは、図3で説明した場合と同様である。また、書き込み方向に電界Fを印加すると、電界FがFcw=ΔE2-ΔE1/qTox3となる付近で第2の微粒子層260よりも第3の微粒子層280の方がエネルギー的に低くなるのは図3で説明した場合と同様である図6Aを参照。よって、第2の微粒子層260の電位が下がる図6B。この理由は2つある。1つ目は、第2の微粒子層260に残っている電子が第3の微粒子層280に抜けるからである。2つ目は、第2の微粒子層260に残っている電子がより低エネルギーの電荷蓄積膜300に抜けていく分があるからである。従って、書き込みの実効エネルギーがFcwを境に下がり、トンネル電流が図4に示すようにFcwを境に上昇する。次に、半導体メモリ200における残留電子の制御方法について説明する。消去動作により、電子を電荷蓄積膜300からチャネル領域側にトンネルさせる場合、第1の微粒子層240が最も大きなエネルギー障壁を有する。よって、図7に示すように適当な消去電界を半導体メモリ200に印加することで第2の微粒子層260と第1の微粒子層240との間にエネルギー障壁を形成することができる。よって、消去電圧と消去時間を調整することで、第2の微粒子層260に残留する電子を制御することができる。また、例えば中央Si微結晶層への残留電子注入主目的のものと、電荷蓄積部消去主目的のもの、とで2段階に分けて消去電圧を印加すれば、消去動作後の残留電子をさらに制御することができる。また、書き込み動作後に残留電子を制御するには、書込電圧と書込時間である程度調整可能と考えられるが、その場合図7のようなエネルギーバリアが書込時に形成しにくいため、残留電子制御がより困難になる可能性がある。必要ならば、例えば書込主目的の電圧印加直後に、図7に示す残留し易い消去方向電圧を中央Si微結晶層への残留電子注入目的に少しかける段階を追加する等の、複数段階もって書込完了とすれば、書込後の残留電子制御がさらに制御可能である。なお、第1の微粒子層240と第3の微粒子層280が入れ替わってたような構成でも、電圧値と電圧を印加する時間を調整することで第2の微粒子層260の残留電子を調整することができる。半導体メモリ200では、図7に示すようにチャネル領域側に高いエネルギー障壁を有するので、書き込み方向においてトンネル電界に対するトンネル電流上昇を大きくするのに適している。これは、消去動作後の残留電子を図7に示すように制御しやすいからである。一方で、電荷蓄積膜300側に高いエネルギー障壁を有する場合には、消去方向においてトンネル電界に対するトンネル電流上昇を大きくするのに適している。第2の実施形態図8は第2の実施形態に係る半導体メモリ400を示す。半導体メモリ400は、第1の微粒子層240と第3の微粒子層280の位置が入れ替わっている点が半導体メモリ200と異なる。半導体メモリ400は、MONOSMetalOxideNitrideOxideSemiconductorを想定している。半導体メモリ400の製造方法について説明する。Si基板210上に膜厚が1nmTox=1nmの熱Si酸化膜230を形成する。熱Si酸化膜230上にCVD装置を用いてa-Si層を2nm堆積する。次に、熱酸化を行うことでa-Si層の表面に膜厚が1nmの熱Si酸化膜250を形成する。これにより、a-Si層の膜厚は1.5nmとなり、a-Si層は上下を膜厚が1nmのSi酸化膜で挟まれている。次に、950°Cの高温アニールを窒素雰囲気中で行うと、a-Si層は、a-Si層の膜厚程度の厚さのシリコン微小結晶群からなるシリコン層280となる。熱Si酸化膜250上にCVD装置を用いてa-Si層を2.5nm堆積する。次に熱酸化を行うことでa-Si層の表面に1nmのSi酸化膜270を形成する。これによりa-Si層の膜厚は2nmであり、a-Si層は上下を膜厚が1nmのSi酸化膜で挟まれている。次に、950°Cの高温アニールを窒素雰囲気中で行うと、a-Si層は、a-Si層の膜厚が2nm程度の厚さのシリコン微結晶群からなるシリコン層260となる。シリコン層260上にCVD装置を用いてa-Si層を1.5nm堆積する。次に、熱酸化を行うことでa-Si層の表面に1nmのSi酸化膜290を形成する。これにより一番上のa-Si層の膜厚は1nmとなり、上下を膜厚が1nmのSi酸化膜で挟まれている。次に、950°Cの高温アニールを窒素雰囲気中で行うと、一番上のa-Si層は、a-Si層の膜厚が1.5nm程度の厚さのシリコン微結晶群からなるシリコン層240となる。なお、シリコン微結晶245、265、285の粒径は、窒素雰囲気中でのアニール条件を調整することで膜厚程度の粒径に制御できる。この理由は2つある。1つ目は、a-Si層の膜厚は薄いために横方向の結晶成長が起こりにくいからである。2つ目は、シリコン微結晶は表面エネルギーが最小になる結晶状態を維持しようとする傾向があるからである。次に、Si酸化膜290上にLPCVDを用いて膜厚が5nmの電荷蓄積層となるシリコン窒化膜300を形成する。次に、膜厚が10nmのSi酸化膜310をLPCVDを用いて形成する。Si酸化膜310上に厚さが200nmのゲート電極となるnポリシリコン層320をCVDを用いて堆積する。次に、レジストパターンをマスクとして用いることで、nポリシリコン層320をゲート電極の形にする。次に、リンをドーズ量1×1015cm-2、入射エネルギー5KeVで注入し、更に1000°Cで10秒間のアニールをすることでソースドレイン領域となるn層220を形成する図8。半導体メモリ400の動作原理について説明する。図9は、半導体メモリ400の動作原理を説明するための図である。導電性微粒子のクーロンブロッケイド効果及び量子閉じ込めによるエネルギー障壁ΔEは、導電性微粒子の粒径が小さいと大きくなる。よって、第3の導電性微粒子245のΔE2が一番大きい。続いて、第1の導電性微粒子285のΔE、第2の導電性微粒子265のΔE1の順に小さくなる図9A。このように、第2の微粒子層260が一番低いエネルギーなので、書き込み消去動作後に第2の微粒子層260に電子が残留する。書き込み消去動作においては、各微粒子層を電子が通り抜けて電子の出し入れが行われる。このため一般的には、書き込み又は消去動作の直後には、微粒子層に存在する電子は、より低いエネルギー状態を求めて抜けていく。例えば、第3の微粒子層240に存在する電子は、電荷蓄積膜300又は第2の微粒子層260に抜ける。ところが、図9Aの状態では、第2の微粒子層260に存在する電子は、エネルギーが両側よりも低い状態である。このため、電子が長期に渡って第2の微粒子層260に存在することになる。その結果、図9Bに示すように、第2の微粒子層260の電位が上昇する。よって、電荷が保持されているときのエネルギー障壁の高さが実効的に上昇する。よって、導電性微粒子の粒径の微小化に拠らずに指数関数的に電荷保持特性が向上する。また、トンネル電界上昇に対して、より大きなトンネル電流上昇を実現することができる。消去方向にトンネル電界Fを印加していくと、電界FがFce=ΔE-ΔE1/qTox2を満たす付近で第2の微粒子層260よりも第1の微粒子層280の方がエネルギー的に低くなる図9C。ここで、qは素電荷、Tox2は第2のトンネル絶縁膜250の膜厚である。電界がFceを超えると、第2の微粒子層260の残留電子はより低エネルギーの第1の微粒子層280に抜け、更により低エネルギーのチャネル領域側に抜ける。その結果、第2の微粒子層260の電位が下がり、消去時の実効エネルギー障壁の高さが低くなる図9D。従って、図10に示すように消去電界Fに対してトンネル電流が指数関数的に上昇する。半導体メモリ400では、第1の実施形態での半導体メモリ200とは逆に図9Aに示すように電荷蓄積部側に高いエネルギー障壁を有するので、消去方向においてトンネル電界上昇に対するトンネル電流上昇を大きくするのに適している。これは、半導体メモリ200とは逆に、書込動作後の残留電子を制御しやすいからである。以上のように、半導体メモリ400は、トンネル絶縁膜中の導電性微結晶を微小化しなくても電荷保持特性を改善できる。また、半導体メモリ400は、トンネル電界上昇に対してより大きなトンネル電流上昇を実現するのに有利である。特に、MONOS構造における、消去が遅いことによって生じる消去飽和を解決しやすい。これは、消去方向のトンネル電流を改善させやすいからである。第2の実施形態では、第1のトンネル絶縁膜230、第2のトンネル絶縁膜250、第3のトンネル絶縁膜270、及び第4のトンネル絶縁膜290の膜厚は1nmとして説明した。しかしながら、これらのトンネル絶縁膜は2nm以下の直接トンネル現象が生じる範囲内であれば効果が期待できる。図11は、第1のトンネル絶縁膜230の膜厚が厚い場合の例を示す図である。例えば、第1のトンネル絶縁膜230の膜厚は3nmである。このような膜厚は、例えば第1のトンネル絶縁膜230がSi酸化膜の場合には、熱酸化を行うことで第1のトンネル絶縁膜230の膜厚を厚くすれば形成可能である。このような場合でも、書き込み消去動作後において第2の微粒子層260に電子が残留する。よって、電界FがFce=ΔE-ΔE1/qTox2を境に消去の実効エネルギーが下がる。なお、電荷蓄積膜300には、図12に示すようにポリシリコンを用いた浮遊ゲート型の半導体メモリでもよい。また、半導体メモリ400でも、消去後に図9Bに示すように第2の微粒子層260に残留電子があれば、図13Aに示すように書き込み方向の電界がFcw=ΔE2-ΔE1/qTox3になったところで残留電子が第3の微粒子層280を抜けて更に電荷蓄積膜300へと抜ける。よって、図13Bに示すように第2の微粒子層260の電位が下がり、書き込み時の実効エネルギー障壁が下がる。従って、半導体メモリ400でも、消去後の第2の微粒子層260での残留電子の制御を行えば、図4に示すようにFcwを境に書き込み方向のトンネル電流の上昇可能である。消去動作後に残留電子を制御するには、第1の実施形態での書き込み後残留電子制御同様、電圧値と印加時間、必要ならば複数段階の電圧印加をもって消去書込完了とすれば制御可能である。このように半導体メモリ400は、トンネル絶縁膜中の導電性微結晶を微小化しなくても電荷保持特性を改善でき、かつトンネル電界上昇に対してより大きなトンネル電流上昇を実現できる。これは、書き込み消去動作後に最も大きな粒径の導電性微粒子を有する第2の微粒子層260に電子が残留可能だからである。第3の実施形態図14は、第3の実施形態に係る半導体メモリ500を示す。半導体メモリ500は、第1の微粒子層280と第3の微粒子層510とで粒径が等しい点が半導体メモリ200と異なる。第3の微粒子層510は、第1の導電性微粒子285を含む。つまり、第2の微粒子層260は、粒径の等しい導電性微粒子285を有する2つの層で挟まれている。この場合、チャネル領域側と電荷蓄積膜300側で同じ高さのエネルギー障壁が形成され、第2の微粒子層260には、低いエネルギー障壁が存在する図15A。書き込み消去動作後に第2の微粒子層260には電子が残留することが可能なので第2の微粒子層260の電位が上昇する。これにより、電荷保持特性を指数関数的に改善できる図15B。また、書き込み電界Fcwを境に書き込み電流が増大することも図15C、図15D、Fceを境に消去電流が増大することも第1の実施形態及び第2の実施形態と同様である。残留電子の制御についても、書込/消去電圧値と印加時間により制御可能であることも、必要ならば複数段階とすることでさらに制御可能であることも同様である。条件の説明上記した実施形態に係る半導体メモリは、トンネル絶縁膜中の導電性微小粒子がもたらすキャリアの閉じ込め効果によって形成されるエネルギー準位を用いている。導電性微粒子とは、例えばSiナノ微結晶である。つまり、導電性微粒子が有するエネルギー障壁ΔEの範囲内には、量子力学的な状態が存在しない。従って、例えば電荷保持状態の場合、電荷はΔEのエネルギー障壁を超える以外に通り抜ける選択肢がない。上記した実施形態に係る半導体メモリはこの原理を利用している。このことは、導電性微粒子が有するエネルギー障壁ΔEが熱揺らぎkBTkBはボルツマン定数、Tは絶対温度で、室温ではkBTは26meV程度よりも大きければ有効に発現可能である。導電性微粒子が金属材料の場合、ΔEはクーロンブロッケイドエネルギーに依存する。また、導電性微粒子が半導体の場合、ΔEはクーロンブロッケイドエネルギーと量子閉じ込めエネルギーに依存する。主要因の一つクーロンブロッケイドエネルギーは、導電性微粒子の形状が球形又は球に近い形状であれば、ほぼq/2πεdで与えられる。ここで、dは導電性微粒子の粒径直径であり、qは素電荷であり、εはトンネル絶縁膜材料の誘電率である。これを用いて導電性微粒子の粒径dの望ましい範囲を見積もることができる。上記した実施形態で用いられる導電性微粒子の粒径dはq/2πεd>kBT、つまりd<dmax=q/2πεkBTを満たすことが望ましい。トンネル絶縁膜がSi酸化膜の場合には、dmax=30nmである。次に、第2の微粒子層260が有するエネルギーΔE1の上限又は第2の微粒子層260に含まれる第2の導電性微粒子265の粒径d1の下限について説明する。ΔE1がチャネル領域側の導電性微粒子のエネルギーΔE及び電荷蓄積膜側のエネルギーΔE2よりも低い。これは、第2の微粒子層260に含まれる導電性微粒子の粒径が最も大きいからである。このようにすることで、電荷保持特性及びトンネル電流特性を改善している。minΔE、ΔE2-ΔE1>kBTの関係を満たせば、低いエネルギー順位として有効に機能する。ここで、minΔE、ΔE2はΔEとΔE2の小さい方を示す。第1の導電性微粒子245の粒径をd、第3の導電性微粒子285の粒径をd2、第2の導電性微粒子265の粒径をd1とすると、q/2πεd―q/2πεd1>kBTとq/2πεd2―q/2πεd1>kBTとなる。第2の導電性微粒子265の粒径d1は、d1>maxd、d2/1-kBT/[q/{2πεmaxd、d2}]]=maxd、d2/1-maxd、d2/dmaxとなる。ここでmaxd、d2は、dとd2の大きい方を示す。トンネル絶縁膜がSi酸化膜の場合、dmax=q/2πεkBT=30nmより、d1>maxd、d2/[1-maxd、d2/30nm]となる。上記した実施形態の効果が得られるのは、第2の微粒子層260の第2の導電性微粒子265の粒径が最も大きいからである。つまり、第2の微粒子層260に残留電子が滞在するからである。しかし、minΔE、ΔE2―ΔE1が熱揺らぎkBT=26meVと同等では残留電子が安定に滞在しにくい。つまり、残留電子が安定に滞在するには、第2の微粒子層260が電荷蓄積部の情報電荷量によらずエネルギー的に低いほうがよい。残留電子の滞在には、記憶保持時でも第2の微粒子層260がエネルギー的に低いことが望ましいが、情報電荷による電荷蓄積膜の電位上昇により、電荷保持時でも電界が1[MV/cm]のオーダーでトンネル絶縁膜にかかることがある。例えば、1[MV/cm]の電界が、膜厚が1nmのSi酸化膜に印加されたときのエネルギー差は0.1eVである。よって、0.1eVよりも小さな26meVでは電荷保持時でも第2の微粒子層260がエネルギー的に低いために不十分である。従って、minΔE、ΔE2とΔE1とのエネルギー差は、0.1eV以上であることがより望ましい。つまり、ΔE1≦minΔE、ΔE2-0.1eVとなる。また、粒径d1については、d1>maxd、d2/[1-0.1eV/{q/2πεmaxd、d2}]となる。例えば、トンネル絶縁膜がSi酸化膜の場合には、d1>maxd、d2/[1-maxd、d2/8.5nm]となる。minΔE、ΔE2とΔE1とのエネルギー差が0.2eV以上であれば、電荷保持時でも第2の微粒子層260がエネルギー的にさらに安定となる。つまり、ΔE1≦minΔE、ΔE2-0.2eVとなる。粒径d1については、d1>maxd、d2/[1-0.2eV/{q/2πεmaxd、d2}]となる。例えば、トンネル絶縁膜がSi酸化膜の場合には、d1>maxd、d2/[1-maxd、d2/4nm]となる。次に、第2の微粒子層260が有するエネルギーΔE1の下限又は第2の微粒子層260に含まれる第2の導電性微粒子265の粒径d1の上限について説明する。第2の導電性微粒子265のエネルギーΔE1が、低すぎると十分な効果が出ない場合がある。つまり。第2の導電性微粒子265の粒径が際限なく大きいと、第2の微粒子層260自身が電荷を蓄積する浮遊ゲートとなってしまう。すなわち、第2の微粒子層260内に電荷蓄積膜として十分な機能するような熱揺らぎエネルギー26meV以下にエネルギー状態が存在しないことが必要となる。つまり、エネルギーΔE1は、ΔE1>26meVの関係を満たし、粒径d1はd1<dmaxの関係を満たす必要がある。また、電荷が保持された状態でも1[MV/cm]オーダーの電界がかかる。例えば、1[MV/cm]の電界が、膜厚が1nmのSi酸化膜にかかった時のエネルギー差は0.1eVである。よってΔE1が26meVでは、第2の微粒子層260内に電荷蓄積膜として機能するような熱揺らぎエネルギー26meV以下のエネルギー状態が存在してしまう。従って、ΔE1>0.1eV、d1<q/[2πε0.1eV]となり、トンネル絶縁膜が例えばSi酸化膜の場合には、d1<8.5nmとなる。さらに望ましくは、ΔE1>0.2eV、d1<q/[2πε0.2eV]となり、トンネル絶縁膜が例えばSi酸化膜の場合には、d1<4nmとなる。トンネル絶縁膜の膜厚はできるだけ薄いことが好ましい。これは、高速に書き込み消去動作を行えるからである。さらに、上記した実施形態では、導電性微粒子の大きさを小さくすればエネルギー障壁は高くなる。このため、十分な電荷保持改善を行うことができる。トンネル絶縁膜の膜厚は2nm以下であれば、酸化膜自身の抵抗が低いので、上記した実施形態の効果は得られる。また、トンネル絶縁膜の膜厚は1.5nm以下であれば、より低抵抗となり望ましい。トンネル絶縁膜の膜厚の下限は、原子間距離である0.3nm又は大気中の自然酸化膜の膜厚である0.7nmとすることができる。なお、図5に示すように第3のトンネル絶縁膜290の膜厚を厚くしても書き込み時のトンネル電流を増大させることができる。さらに、図11に示すように第1のトンネル絶縁膜230の膜厚を厚くしても消去時のトンネル電流を増大させることができる。微粒子層は、複数の導電性微粒子を有している。このために、エネルギー障壁ΔE、ΔE1、ΔE2、粒径d、d1、d2はバラツキ分布を生じる。よって、ΔE、ΔE1、ΔE2、d、d1、及びd2は平均値として考える。導電性微粒子の形状は球又は球に近い形状として、d、d1、及びd2を直径として考えている。しかしながら、導電性微粒子の形状は厳密な球形に近いとは限らない。導電性微粒子の形状が球形の場合は、粒径dに対し自己容量がCself=πεdとなる。よって。クーロンブロッケイドエネルギーはほぼq/2Cself=q/2πεdで与えられる。導電性微粒子の形状が球に近くない場合は、その形状に応じて決まる自己容量Cselfに対し、d=Cself/πεにより実効的な粒径dを特定することができる。上記した実施形態では、a-Siを加熱して得られるSi微結晶層を用いている。しかしながら、高温でのLPCVDで直接Si微結晶層を形成してもよい。トンネル絶縁膜中のSiナノ微粒子層のSi微結晶面密度が小さすぎると、十分な効果が発現しない。Siの静電遮蔽長は10nm程度である。よって、チャネル領域上の面密度が20nm四方に一個2.5×1011cm-2以上であれば、チャネル領域のほぼ全面が静電遮蔽で遮られることなくSiナノ微結晶積層構造の影響を受ける。従って、効果が期待できる。電荷蓄積膜として、シリコン窒化膜のようなトラップ膜、又はポリシリコンのような浮遊ゲートを例として説明した。しかしながら、電荷蓄積膜もSiナノ微結晶とすることができる。この場合、電荷蓄積膜のSiナノ微結晶の粒径の大きさは、トンネル絶縁膜中のどのSiナノ微結晶の粒径よりも大きいことが好ましい。電荷蓄積膜中のSiナノ微結晶層のSi微結晶面密度が小さすぎると十分な効果が発現しない。Siの静電遮蔽長は10nm程度ある。よって、チャネル領域上の面密度が20nm四方に一個2.5×1011cm-2以上であれば、チャネル領域のほぼ全面が、静電遮蔽で遮られることなくSiナノ微結晶積層構造の影響を受ける。従って、効果が期待できる。図4を用いて説明したように、上記した実施形態に係る半導体メモリは、Fcwを境に、書込トンネル電流が増大する。これに関連して、ΔE2とΔE1の差の範囲について説明する。NANDフラッシュメモリでは、書き込み読み出し動作時に、非選択ワードライン上の半導体メモリセルでも、ビットラインを導通させる。このため、書き込み電圧より低いプラスのゲート電圧を印加してトタンスファー状態にする。そのトランスファー時の電界までは電荷保持に有利なようにトンネル電流は低いことが望ましく、なおかつ、トランスファー時の電界以上では書き込みに有利なようにトンネル電流が高いことが望ましい。つまり、図4に示すFcwを、トランスファー時の電界と同程度、またはそれ以上とすれば、トランスファー時の電界までの電荷保持は保たれ、且つ書き込み時の電流を大きくすることができる。トランスファー時のストレスゲート電界は6[MV/cm]~7[MV/cm]程度である。よって、6[MV/cm]≦Fcw≦7[MV/cm]、又は6[MV/cm]≦Fcwであることが望ましい。さらに、ストレスゲート電界は5[MV/cm]~8[MV/cm]程度もありえるので、5[MV/cm]≦Fcw≦8[MV/cm]、又は5[MV/cm]≦Fcwであることが望ましい。FcwやFceの値は、実際の半導体メモリで書き込み消去動作時の特性変化を測定することで特定できる。第4の実施形態図16は、第4の実施形態に係る半導体メモリ600である。半導体メモリ600は、第4のトンネル絶縁膜290上に第4の微粒子層610、第5のトンネル絶縁膜620、第5の微粒子層630、第7のトンネル絶縁膜640が順に形成されている点が半導体メモリ200と異なる。第4の微粒子層610は、第4の導電性微粒子615を含む。第5の微粒子層630は、第5の導電性微粒子635を含む。具体的には、第4のトンネル絶縁膜290上に粒径2nmのSi微結晶層610、膜厚が1nmのSi酸化膜620、粒径が1nmのSi微結晶層630、膜厚が1nmのSi酸化膜640を形成する。第4の微粒子層610に含まれる第4の導電性微粒子615は、第3の微粒子層280に含まれる第3の導電性微粒子層285及び第5の微粒子層630に含まれる第5の導電性微粒子635の粒径よりも大きい。また、第3の導電性微粒子285の粒径は、第5の導電性微粒子635の粒径よりも大きい。半導体メモリ600は、第1の微粒子層240と第3の微粒子層280との間では、第2の微粒子層260の第2の導電性微粒子265の粒径が最も大きい。また、第3の微粒子層280と第5の微粒子層630との間では、第4の微粒子層610の第4の導電性微粒子615の粒径が最も大きい。従って、第2の微粒子層260及び第4の微粒子層610には電子が残留するので電荷保持特性が改善される。また、書き込み時には第2の微粒子層260から電荷蓄積膜300側へ残留電子が遠ざかるので書き込み電流を増やすことができる。一方で消去時には、第4の微粒子層610からチャネル領域側へ残留電子が遠ざかるので消去電流を増やすことができる。このように、3層の微粒子層のうち、真ん中の微粒子層の導電性微粒子の粒径が最も大きければ、本実施形態の効果を得ることができる。上記した実施形態では、半導体基板としてシリコンを用いているが、他の半導体を用いても良い。上記した実施形態では、トンネル絶縁膜にSi酸化膜を用いているが、他の絶縁材料でも同等の効果を有する。上記した実施形態では、電荷蓄積部にシリコン窒化膜又はnポリシリコンを用いているが、他のキャリアトラップを多く含むトラップ層材料又は他の電極材料を用いても良い。但し、電荷蓄積部は、トンネル絶縁膜中の何れの微粒子層よりもエネルギー的に低い順位であることが望ましい。電荷蓄積部のエネルギー準位が微粒子層よりも高いと、相対的エネルギー差が変化し電荷保持に不利になるために十分な効果が得られない。上記した実施形態では、ブロック絶縁膜にSi酸化膜を用いているが他の絶縁膜材料を用いてもよい。また、上記した実施形態では、Siナノ微結晶を含むトンネル絶縁膜を例として説明しているが、導電性微粒子導電性ナノ粒子ともいうであれば、他の材料でも、積層構造とその粒径の違いを設計することで本実施形態の効果を得ることができる。また、微粒子層に含まれる導電性微粒子間にトンネル絶縁膜が染込んでいてもよい。また、上記した実施形態では、情報電荷供給源は全てチャネル領域であるとして説明したが、ゲート電極を情報電荷供給源としてもよい。この場合、トンネル絶縁膜を電荷蓄積膜のゲート側に形成し、ブロック絶縁膜を電荷蓄積膜のチャネル側に形成する。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。