"ホスト装置とインタフェースされるエミュレータ制御部と、前記エミュレータ制御部に接続されエミュレーション用プロセッサを構成するためのマスタプロセッサ及びスレーブプロセッサと、を有し、前記スレーブプロセッサは前記マスタプロセッサが備えていない所定の周辺回路を有し、前記スレーブプロセッサは第1の評価制御プログラムを実行することにより、第2の評価制御プログラムを実行する前記マスタプロセッサから第1の通信経路を介して制御データ及び第1のコマンドを受け取り、前記第1のコマンドに従って所定の記憶領域に制御データを格納し、前記マスタプロセッサは、ターゲットプログラムを実行して前記周辺回路の機能設定を行うとき、前記第1の通信経路を介して第2のコマンドをスレーブプロセッサに発行し、前記スレーブプロセッサは前記第1の評価制御プログラムを実行することにより、第2のコマンドで指定された制御データを前記記憶領域から前記周辺回路に設定し、前記マスタプロセッサは前記ターゲットプログラムを実行して、前記制御データが設定された前記周辺回路を第2の通信経路を介して使用する、エミュレータ。請求項1において、前記マスタプロセッサは、所要のプログラム制御機能を実現するための第1のCPUとそれによって制御される論理機能が再構成可能に設定されたFPGA型の半導体集積回路によって構成さる、エミュレータ。請求項2において、前記スレーブプロセッサは前記マスタプロセッサが有する前記第1のCPUと同一機能の第2のCPU及び前記所定の周辺回路を有する1チップの半導体プロセッサである、エミュレータ。請求項1において、前記スレーブプロセッサは、前記周辺回路を前記スレーブプロセッサの外部から前記第2の通信経路を介してアクセス可能にする評価用インタフェースモードを有する、エミュレータ。請求項4において、前記評価用インタフェースモードを設定するモードレジスタを有し、前記マスタプロセッサは、前記第2の評価制御プログラムにしたがって前記モードレジスタの設定を行うとき、前記第1の通信経路を介して設定データと第3のコマンドをスレーブプロセッサに発行し、前記スレーブプロセッサは前記第1の評価制御プログラムを実行することにより、第3のコマンドで指定された設定データを前記モードレジスタに設定する、エミュレータ。請求項4において、前記スレーブプロセッサは複数個の周辺回路を有し、選択された一つの周辺回路が前記評価用インタフェースモードにおいて前記スレーブプロセッサの外部からアクセス可能にされる、エミュレータ。請求項6において、前記スレーブプロセッサはリセットが解除されたとき実行開始するプログラムを所定の外部端子の状態に応じて選択し、前記外部端子の第1の状態は前記第1の評価制御プログラム中において一つの周辺回路を用いるためのプログラムの実行を指示する状態である、エミュレータ。請求項6において、前記スレーブプロセッサは、外部に接続されたアンテナを介する近接非接触通信用の第1の通信インタフェース回路と、前記第1の通信インタフェース回路をシングルワイヤプロトコルによってICカード用のマイクロコンピュータにインタフェースするための第2の通信インタフェース回路とを、前記周辺回路として備える、エミュレータ。請求項1において、前記マスタプロセッサは、前記第2の評価制御プログラムと前記ターゲットプログラムを実行する第1のCPUと、前記第1の通信経路に接続する第1のインタフェース回路と、前記第1のCPUがターゲットプログラムを実行して前記所定の周辺回路を機能設定するためのデータ処理を行ったとき、そのデータ処理に応答して前記第2のコマンドを生成して前記第1のインタフェース回路から前記第1の通信経路に出力させるコマンド生成回路と、を有し、前記スレーブプロセッサは、前記第1の評価制御プログラムを実行する第2のCPUと、前記第1の通信経路に接続する第2のインタフェース回路とを備え、前記第2のCPUは、前記第1の評価制御プログラムを実行して、前記第2のインタフェース回路で受信したコマンドに応答するデータ処理を行う、エミュレータ。請求項9において、前記マスタプロセッサは前記第2の評価制御プログラムを書き換え可能に保持する不揮発性メモリと、前記ターゲットプログラムを書き換え可能に保持するための揮発性メモリを有し、前記スレーブプロセッサは前記第1の評価制御プログラムを書き換え可能に保持する不揮発性メモリを有する、エミュレータ。請求項1において、前記スレーブプロセッサを複数個有し、前記夫々のスレーブプロセッサは夫々に固有の第1の評価制御プログラムを実行して第2の評価制御プログラム及びターゲットプログラムを実行するマスタプロセッサの制御を受ける、エミュレータ。第1のプログラムと第2のプログラムを実行する第1のプロセッサと、周辺回路を備え、第3のプログラムを実行する第2のプロセッサと、を有し、前記第2のプロセッサは前記第3のプログラムを実行することにより、前記第1のプログラムを実行する前記第1のプロセッサから第1の通信経路を介して制御データ及び第1のコマンドを受け取り、前記第1のコマンドに従って所定の記憶領域に制御データを格納し、前記第1のプロセッサは、前記第2のプログラムにしたがって前記周辺回路の機能設定を行うとき、前記第1の通信経路を介して第2のコマンドを第2のプロセッサに発行し、前記第2のプロセッサは前記第3のプログラムを実行することにより、第2のコマンドで指定された制御データを前記記憶領域から前記周辺回路に設定し、前記第1のプロセッサは前記制御データが設定された前記周辺回路を前記第2のプログラムにしたがって第2の通信経路を介して使用する、マルチプロセッサシステム。請求項12において、前記第1のプロセッサは、前記第1のプログラムと前記第2のプログラムを実行する第1のCPUと、前記第1の通信経路に接続する第1のインタフェース回路と、前記第1のCPUが第2のプログラムを実行して前記所定の周辺回路を機能設定するためのデータ処理を行ったとき、そのデータ処理に応答して前記第2のコマンドを生成して前記第1のインタフェース回路から前記第1の通信経路に出力させるコマンド生成回路と、を有し、前記第2のプロセッサは、前記第3のプログラムを実行する第2のCPUと、前記第1の通信経路に接続する第2のインタフェース回路とを備え、前記第2のCPUは、前記第3のプログラムを実行して、前記第2のインタフェース回路で受信したコマンドに応答するデータ処理を行う、マルチプロセッサシステム。請求項13において、前記第1のプロセッサは前記第1のプログラムを書き換え可能に保持する不揮発性メモリを有し、前記第2のプロセッサは前記第3のプログラムを書き換え可能に保持する不揮発性メモリを有する、マルチプロセッサシステム。請求項12において、前記第2のプロセッサを複数個有し、前記夫々の第2のプロセッサはそれぞれに固有の第3のプログラムを実行して第1のプログラム及び第2のプログラムを実行する第1のプロセッサの制御を受ける。しかしながら、上記何れの特許文献でも周辺回路のファミリー展開の幅が広くなったときには対応できない場合のあることが明らかになった。例えば、RFRadioFrequency回路やSWPSingleWireProtocol回路のようなアナログ系の回路に対してモード設定やFPGAでは充分に対応することができない。そこで本発明者は、アナログ系に代表される個別の周辺回路に対しては実チップを併用してエミュレーション用プロセッサを構成することについて検討した。即ち、CPUコアと主なディジタル周辺回路を定義するのにFPGA形態の半導体集積回路を用い、アナログ系回路に代表される個別の周辺回路には実チップを流用する。この場合に実チップには、特定の周辺回路だけを外部とインタフェース可能にする動作モードを予め用意しておけばよい。しかしながら、システムデバッグの場合には転送レート、動作周波数、並列転送ビット数など、周辺回路に対して種々の動作条件を頻繁に変えながら動作させることが想定される。この場合に、動作条件を設定変更するたびに多量の設定データをFPGA形態の半導体集積回路を経由して、それとは別チップの周辺回路に転送しなければならず、システムデバッグ効率が著しく低下することが予想される。この点は、マルチプロセッサシステムにおける一のマイクロプロセッサによる他のマイクロプロセッサ内部に対する動作条件の設定変更がチップ間データ転送を伴うことに起因して遅くなる、という事情と等価的である。本発明の目的は、エミュレーション用のマスタプロセッサからスレーブプロセッサの周辺回路に対する動作条件の設定変更を効率化することができるエミュレータを提供することにある。本発明の別の目的は、マルチプロセッサシステムにおける一のマイクロプロセッサによる他のマイクロプロセッサ内部に対する動作条件の設定変更を効率化できるようにすることにある。本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。すなわち、エミュレーション用プロセッサを構成するためのマスタプロセッサ及びスレーブプロセッサを有する。前記スレーブプロセッサは前記マスタプロセッサが備えていない所定の周辺回路を有する。ブレーク状態において、前記スレーブプロセッサは、前記マスタプロセッサから第1の通信経路を介して制御データ及び第1のコマンドを受け取り、前記第1のコマンドに従って所定の記憶領域に制御データを格納する。前記マスタプロセッサは、ターゲットプログラムを実行して前記所定の周辺回路の機能設定を行うとき、前記第1の通信経路を介して第2のコマンドをスレーブプロセッサに発行し、前記スレーブプロセッサは前記第1の評価制御プログラムを実行することにより、第2のコマンドで指定された制御データを前記記憶領域から前記周辺回路に設定し、これによって、前記マスタプロセッサは前記ターゲットプログラムにしたがって前記制御データが設定された所定の周辺回路を第2の通信経路を介して使用することができる。本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。すなわち、エミュレーション用のマスタプロセッサからスレーブプロセッサの周辺回路に対する動作条件の設定変更を効率化することができる。換言すれば、マルチプロセッサシステムにおける一のマイクロプロセッサによる他のマイクロプロセッサ内部に対する動作条件の設定変更を効率化することができる。1.実施の形態の概要先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。1<マスタスレーブ形態のターゲットプロセッサ利用のエミュレータ>本発明の代表的な実施の形態に係るエミュレータ1,1_aは、ホスト装置とインタフェースされるエミュレータ制御部22と、前記エミュレータ制御部に接続されエミュレーション用プロセッサを構成するためのマスタプロセッサ20及びスレーブプロセッサ30と、を有する。前記スレーブプロセッサは前記マスタプロセッサが備えていない周辺回路306,307を有する。前記スレーブプロセッサは第1の評価制御プログラムFWを実行することにより、ブレーク状態で第2の評価制御プログラムEFWを実行する前記マスタプロセッサから第1の通信経路51を介して制御データ及び第1のコマンドを受け取り、前記第1のコマンドに従って所定の記憶領域301に制御データを格納する。前記マスタプロセッサは、ターゲットプログラムTPGMを実行して前記周辺回路307の機能設定を行うとき、前記第1の通信経路を介して第2のコマンドをスレーブプロセッサに発行し、前記スレーブプロセッサは前記第1の評価制御プログラムを実行することにより、第2のコマンドで指定された制御データを前記記憶領域から前記周辺回路に設定する。前記マスタプロセッサは前記ターゲットプログラムを実行して、前記制御データが設定された周辺回路を第2の通信経路52を介して使用する。これにより、ブレーク状態でスレーブプロセッサには所定の周辺回路の設定に利用する制御データを予め転送しておき、マスタプロセッサがターゲットプログラムを実行するエミュレーション動作状態で前記周辺回路の動作条件を変更する処理を実行したとき、これに応答してスレーブプロセッサが対応する制御データを記憶領域から選択して所定の周辺回路に設定するから、その設定動作ではマスタプロセッサからスレーブプロセッサへのプロセッサ間の制御データの転送を伴わない。したがって、エミュレーション用のマスタプロセッサからスレーブプロセッサの周辺回路に対する動作条件の設定変更を効率化することができる。2<FPGA>項1において、前記マスタプロセッサは、所要のプログラム制御機能を実現するための第1のCPU200とそれによって制御される論理機能が再構成可能に設定されたFPGA型の半導体集積回路によって構成される。これにより、エミュレーション用プロセッサにおける周辺回路の変更に迅速に対応することができる。3<実チップ>項2において、前記スレーブプロセッサは前記マスタプロセッサが有する前記第1のCPUと同一機能の第2のCPU302及び前記所定の周辺回路306,307を有する1チップの半導体プロセッサである。これにより、エミュレーション用プロセッサに必用な所要の周辺回路を実チップを流用して容易にそろえることができる。4<評価用インタフェースモード>項1において、前記スレーブプロセッサは、前記周辺回路を前記スレーブプロセッサの外部から前記第2の通信経路を介してアクセス可能にする評価用インタフェースモードを有する。これにより、評価用インタフェースモードを設定することによって実チップの周辺回路をエミュレーション用マイクロコンピュータの周辺回路として容易に利用することができるようになる。5<評価用インタフェースモードのモードレジスタ>項4において、前記評価用インタフェースモードを設定するモードレジスタFEMLを有する。前記マスタプロセッサは、前記第2の評価制御プログラムにしたがって前記モードレジスタの設定を行うとき、前記第1の通信経路を介して設定データと第3のコマンドをスレーブプロセッサに発行し、前記スレーブプロセッサは前記第1の評価制御プログラムを実行することにより、第3のコマンドで指定された設定データを前記モードレジスタに設定する。これにより、ブレーク状態においてマスタプロセッサによりスレーブプロセッサに評価用インタフェースモードを容易に設定することができる。6<周辺回路の選択>項4において前記スレーブプロセッサは複数個の周辺回路306,307を有し、選択された一つの周辺回路が前記評価用インタフェースモードにおいて前記スレーブプロセッサの外部からアクセス可能にされる。これにより、スレーブプロセッサが複数の周辺回路を備えるときのその内の一つをマスタプロセッサの周辺回路として使用することができる。7<外部端子の状態に応じた選択>項6において、前記スレーブプロセッサはリセットが解除されたときに実行開始するプログラムを所定の外部端子P1,P2,P3の状態に応じて選択し、前記外部端子の第1の状態は前記第1の評価制御プログラム中において一つの周辺回路を用いるためのプログラムの実行を指示する状態であるこれにより、所定の外部端子に対する端子処理によって、評価用インタフェースモードで用いる一つの周辺回路を制御する第1の評価制御プログラムによるプログラムの実行状態を容易に実現することができる。8<NFC用のインタフェース回路とSWP用のインタフェース回路>項6において、前記スレーブプロセッサは、外部に接続されたアンテナを介する近接非接触通信用の第1の通信インタフェース回路307と、前記第1の通信インタフェース回路をシングルワイヤプロトコルによってICカード用のマイクロコンピュータにインタフェースするための第2の通信インタフェース回路306とを前記周辺回路として備える。これにより、近接非接触通信のインタフェースをICカード用のマイクロコンピュータにインタフェースするシングルワイヤプロトコルインタフェースを用いるシステムに対するデバッグに容易に対応することができる。9<第2コマンドの自動生成>項1において、前記マスタプロセッサは、前記第2の評価制御プログラムと前記ターゲットプログラムを実行する第1のCPU200と、前記第1の通信経路に接続する第1のインタフェース回路205と、前記第1のCPUがターゲットプログラムを実行して前記所定の周辺回路を機能設定するためのデータ処理を行ったとき、そのデータ処理に応答して前記第2のコマンドを生成して前記第1のインタフェース回路から前記第1の通信経路に出力させるコマンド生成回路209と、を有する。前記スレーブプロセッサは、前記第1の評価制御プログラムを実行する第2のCPU302と、前記第1の通信経路に接続する第2のインタフェース回路304とを備える。前記第2のCPUは、前記第1の評価制御プログラムを実行して、前記第2のインタフェース回路で受信したコマンドに応答するデータ処理を行う。これにより、所定の周辺回路の設定に利用するために予めスレーブプロセッサに転送した制御データを、ターゲットプログラムの実行状態でマスタプロセッサが所定の周辺回路に設定する動作をスレーブプロセッサに自動的に制御させることができ、その動作はマスタプロセッサによるターゲットプログラムの実行状態を乱さず、何らの負担も与えない。10<プログラムの書き換え>項9において、前記マスタプロセッサは前記第2の評価制御プログラムを書き換え可能に保持する不揮発性メモリ203と、前記ターゲットプログラムを書き換え可能に保持するための揮発性メモリ207を有する。前記スレーブプロセッサは前記第1の評価制御プログラムを書き換え可能に保持する不揮発性メモリ305を有する。これにより、第1の評価制御プログラム及び第2の評価制御プログラムのバージョンアップやバグの修正に容易に対応することができる。11<複数個のスレーブプロセッサ>項1において、エミュレータは前記スレーブプロセッサを複数個有する30_1,30_2、30_a,30_b,30_c。前記夫々のスレーブプロセッサはそれぞれに固有の第1の評価制御プログラムを実行して第2の評価制御プログラム及びターゲットプログラムを実行するマスタプロセッサの制御を受ける。これによれば、複数個の所定の周辺回路を個別のスレーブプロセッサごとに用意してエミュレーション用のプロセッサを実現する事ができるから、複数個の所定の周辺回路を1チップに搭載したスレーブプロセッサとしての実チップを用意しなくても、また、そのような実チップが用意されている場合であっても、所定の周辺回路毎に第2の通信経路に割り当て可能な外部端子若しくは入出力ポートを確保することができないような外部端子数の制約があるようなときには、周辺回路毎に個別のスレーブプロセッサで対応可能になる。12<マルチプロセッサシステムにおける周辺機能設定>本発明の別の実施の意形態に係るマルチプロセッサシステムは、第1のプログラムPGM1と第2のプログラムPGM2を実行する第1のプロセッサ20_bと、所定の周辺回路313,314,315を備え、第3のプログラムPGM3d,PGM3e,PGM3fを実行する第2のプロセッサ30_d,30_e,30_fと、を有する。前記第2のプロセッサは前記第3のプログラムを実行することにより、前記第1のプログラムを実行する前記第1のプロセッサから第1の通信経路51を介して制御データ及び第1のコマンドを受け取り、前記第1のコマンドに従って所定の記憶領域401に制御データを格納する。前記第1のプロセッサは、前記第2のプログラムにしたがって前記所定の周辺回路の機能設定を行うとき、前記第1の通信経路を介して第2のコマンドを第2のプロセッサに発行し、前記第2のプロセッサは前記第3のプログラムを実行することにより、第2のコマンドで指定された制御データを前記記憶領域から前記周辺回路に設定する。前記第1のプロセッサは前記制御データが設定された所定の周辺回路を前記第2のプログラムにしたがって第2の通信経路52を介して使用する。これにより、第1のプロセッサは第1のプログラムを実行するコントロール動作状態で第2のプロセッサに所定の周辺回路の設定に利用する制御データを予め転送しておき、第1のプロセッサが第2のプログラムを実行するシステム動作状態で前記周辺回路の動作条件を変更する処理を実行したとき、これに応答して第2のプロセッサが対応する制御データを記憶領域から選択して所定の周辺回路に設定するから、その設定動作では第1のプロセッサから第2のプロセッサへのプロセッサ間の制御データの転送を伴わない。したがって、システム動作状態において第1のプロセッサから第2のプロセッサの周辺回路に対する動作条件の設定変更を効率化することができる。換言すれば、マルチプロセッサシステムにおける一のマイクロプロセッサによる他のマイクロプロセッサ内部に対する動作条件の設定変更を効率化することができる。13<第2コマンドの自動生成>項12において、前記第1のプロセッサは、前記第1のプログラムと前記第2のプログラムを実行する第1のCPUと、前記第1の通信経路に接続する第1のインタフェース回路と、前記第1のCPUが第2のプログラムを実行して前記所定の周辺回路を機能設定するためのデータ処理を行ったとき、そのデータ処理に応答して前記第2のコマンドを生成して前記第1のインタフェース回路から前記第1の通信経路に出力させるコマンド生成回路209bと、を有する。前記第2のプロセッサは、前記第3のプログラムを実行する第2のCPUと、前記第1の通信経路に接続する第2のインタフェース回路とを備える。前記第2のCPUは、前記第3のプログラムを実行して、前記第2のインタフェース回路で受信したコマンドに応答するデータ処理を行う。これにより、所定の周辺回路の設定に利用するために予め第2のプロセッサに転送した制御データを、第1のプロセッサが第2のプログラムを実行するシステム動作状態で所定の周辺回路に設定する動作を第2のプロセッサに自動的に制御させることができ、その動作は第1のプロセッサによる第2のプログラムの実行状態を乱さず、何らの負担も与えない。14<プログラムの書き換え>項13において、前記第1のプロセッサは前記第1のプログラムを書き換え可能に保持する不揮発性メモリを有する。前記第2のプロセッサは前記第3のプログラムを書き換え可能に保持する不揮発性メモリを有するこれにより、第1のプログラム及び第3のプログラムのバージョンアップやバグの修正に容易に対応することができる。15<複数個の第2のプロセッサ>項12において、マルチプロセッサシステムは前記第2のプロセッサを複数個有する。前記夫々の第2のプロセッサはそれぞれに固有の第3のプログラムを実行して第1のプログラム及び第2のプログラムを実行する第1のプロセッサの制御を受ける。これによれば、複数個の所定の周辺回路を個別の第2のプロセッサごとに用意してマルチプロセッサシステムを実現する事ができる。2.実施の形態の詳細実施の形態について更に詳述する。《実施の形態1》図1には本発明の一実施の形態に係るエミュレータの構成が例示される。同図に示されるエミュレータ1はエミュレータ本体EMLMBD2とオプションボードEMLOPB2によって構成される。オプションボード3はエミュレーション対象のターゲットシステムに応じて設けられる。エミュレータ本体2はパーソナルコンピュータなどのホスト装置HST4にインタフェースされて制御される。エミュレータ本体2はホストインタフェース回路HIF21を介してエミュレーション制御部ELMCNT22に接続される。エミュレーション制御部22はホスト装置4からの指示にしたがってトレース回路24、ブレーク制御回路23及びマスタプロセッサMMPU20の制御を行う。オプションボード3はマスタプロセッサ20に接続されたスレーブプロセッサSMCU30と共に、スレーブプロセッサ30にターゲットシステムを接続するためのコネクタ31及びソケット32を備える。図1ではスレーブプロセッサ30を代表的に1個だけ図示しているが、実際には図1の紙面の表裏方向に重ねて2個配置されているものと理解されたい。その理由は後述する。同図に示されるエミュレータ1において、ターゲットシステムの制御に採用されるターゲットプロセッサ図示せずの制御機能とエミュレーションのための支援制御機能を実現するためのエミュレーション用プロセッサは、エミュレータ本体2のマスタプロセッサ20とオプションボード3のスレーブプロセッサ30とによって構成される。スレーブプロセッサ30はマスタプロセッサ20がサポートしていない周辺機能を実現するための回路構成とされる。したがって、エミュレーション用プロセッサの機能をマスタプロセッサ20だけで実現することができればオプションボード3を接続することを要しない。ここでは、マスタプロセッサ20をFPGA型の半導体装置を用いて実現する。このFPGA型の半導体装置は多数の不揮発性記憶素子に対する書込みデータに応じて所要のディジタル論理を再構成可能にされる。したがって、ディジタル回路の範囲であればCPUが同一であって周辺機能が相違する各種ファイミリー展開されたマイクロプロセッサに対応することができる。スレーブプロセッサ30はマスタプロセッサ20ではサポートすることができないアナログ系周辺機能などを実現するために用いられるものである。特に、そのような周辺機能を容易に実現することを考慮して、スレーブプロセッサ30にはターゲットプロセッサとしての実チップを流用できるようにした。以下、マスタプロセッサ30及びスレーブプロセッサ20によってエミュレーション用プロセッサとしての機能を実現するための構成について詳細に説明する。マスタプロセッサ20にはCPU中央処理装置200、書き換え可能な揮発性メモリとしてのRAM207、代表的に示された一つの汎用入出力ポートGPIO201、エミュレーション用インタフェースEMLIF202、電気的に書き換え可能な不揮発性メモリの一例であるフラッシュメモリFLSH203、バスインタフェース回路204、代表的に示された一つのシリアルインタフェース回路SCI205、コマンド生成回路CMDGEN209及び総称的に示された内部バス206を有する。それら回路の論理的な機能はターゲットシステムに対する制御機能という点ではターゲットプロセッサとの対応で等価の機能を備えることになる。それら回路の論理的な機能のうち、エミュレーション動作の支援機能という点では、エミュレーションインタフェース回路202がエミュレーション制御バス25にマスタプロセッサ202を接続し、シリアルインタフェース回路SCI205が第1の通信経路51を介してスレーブプロセッサ30に接続し、コマンド生成回路209がスレーブプロセッサ30の内部状態設定のためのコマンドの自動生成を行い、汎用入出力ポート201が第2の通信経路52を介してスレーブプロセッサ30に接続する機能を実現する。また、エミュレーション動作の支援機能として内部バス206はトレース回路24及びブレーク制御回路23で参照可能にされる。バスインタフェース回路204は必要な場合にシステムバス50を介してターゲットシステム接続され、その場合にはシステムバス50もトレース回路24及びブレーク制御回路23で参照可能にされる。スレーブプロセッサ30には代表的に示された一つの汎用入出力ポートGPIO300、書き換え可能な揮発性メモリとしてのRAM301、CPU302、マスクROM303、代表的に示された一つのシリアルインタフェース回路SCI304、電気的に書き換え可能な不揮発性メモリの一例であるフラッシュメモリFLSH305、システムコントローラSYSCON308、アナログ系周辺回路の一つである近接非接触通信用の高周波通信インタフェース回路RFMDL307、別のアナログ系周辺回路であるシングルワイヤプロトコルによるSWP通信インタフェース回路SWPMDL308、及び総称的に示された内部バス309を有する。高周波通信インタフェース回路307はアンテナコネクタCNCT31に接続されたアンテナボードを介して近接非接触通信のためのインタフェース動作を行う。SWP通信インタフェース回路306は、ソケットSCT32に搭載されたICカード用のマイクロコンピュータの所定の1端子と高周波通信インタフェース回路307とをシングルワイヤプロトコルによってインタフェース制御する。実チップとしてのスレーブプロセッサ30はエミュレータに流用されることを予め想定して、選択された高周波通信インタフェース回路307又はSWP通信インタフェース回路308にいずれか一方を所定の汎用入出力ポート300を用いてスレーブプロセッサ30の外部からアクセス可能にする評価用インタフェースモードを有する。評価用インタフェースモードの設定はシステムコントローラ308のフラグFEMLをCPU302がセットすることによって設定される。評価用インタフェースモードにおいて高周波通信インタフェース回路307又はSWP通信インタフェース回路308の何れをアクセス可能にするかは、例えば、前記スレーブプロセッサ30がリセットが解除されたとき実行開始するプログラムを外部端子P1,P2,P3の状態に応じて選択することによって決定される。即ち、前記スレーブプロセッサ30のリセット解除時における前記外部端子P1,P2,P3の状態は、前記第1の評価制御プログラムFW中において所要の一つの周辺回路ここでは高周波通信インタフェース回路307又はSWP通信インタフェース回路308を用いるためのプログラムの実行開始を指示する状態と等価とされる。図2にはスレーブプロセッサ30に高周波通信インタフェース回路307の周辺機能を選択した状態が例示される。図3にはスレーブプロセッサ30にSWP通信インタフェース回路308の周辺機能を選択した状態が例示される。前述の如く、図1では実際にはその紙面の表裏方向に重ねてスレーブプロセッサ30が2個配置されていると説明したが、具体的には、図2の周辺機能の選択状態のスレーブプロセッサ30と図3の周辺機能の選択状態のスレーブプロセッサ30との双方が配置されている。このように1個のスレーブプロセッサに1個の周辺機能を割り当ててエミュレーションインタフェースモードを設定する適用例は、特に制限されるものではなく、マスタプロセッサ20にインタフェースするための外部端子や汎用入出力ポート300の数に余裕がなく、1個のスレーブプロセッサ30において複数個の周辺回路を個別のインタフェースで専用的にマスタプロセッサ20にインタフェースする事ができないことを考慮したものである。本実施の形態に係るエミュレータ1が想定するターゲットシステムは、使用者認証などのためにICカードマイクロコンピュータを搭載し且つ近接非接触通信が可能な携帯電話機やICカードである。このエミュレータ1はそのターゲットシステムにおいて近接非接触通信を介してICカードマイクロコンピュータによる使用者認証などを行うときのシステムデバッグを可能にするものである。図4にはこの状態をわかり易くするようにエミュレータの構成を図示している。ここでは2個のスレーブプロセッサ30_1,30_2を図示してある。5はアンテナコネクタ31に接続されたアンテナボードである。6はソケット32に装着されたICカード用マイクロコンピュータを備えたSIMSubscriberIdentityModuleCardである。マスタプロセッサ20はターゲットシステム対する制御機能としてシステムデバッグ対象のターゲットプログラムTPGMを実行し、また、エミュレーション動作の支援機能として第2の評価制御プログラムEFWを実行する。マスタプロセッサによるターゲットプログラムの実行状態をエミュレーション動作状態、マスタプロセッサ20による第2の評価制御プログラムEFWの実行可能状態若しくは実行状態はブレーク状態と称する。ターゲットプログラムTPGMはエミュレーション制御22がホスト装置4からダウンロードし、ダウンロードされたターゲットプログラムTPGMはエミュレーション制御部22によってエミュレーションインタフェース回路202に与えられる。マスタプロセッサ20はブレーク状態において第2の評価制御プログラムEFWにしたがってターゲットプログラムTPGMをRAM301に格納する。第2の評価制御プログラムEFWは例えばフラッシュメモリ203に格納されている。第2の評価制御プログラムEFWは更にシリアルインタフェース回路205を介するスレーブプロセッサ30への制御用のデータやコマンドの転送を制御する。例えばそれによる転送制御は、第1に、フラグFEMLに対するセットコマンドをシリアルインタフェース回路205からスレーブプロセッサ30のシリアルインタフェース回路304に転送する制御である。第2に、エミュレーション動作で高周波通信インタフェース回路307又はSWP通信インタフェース回路308に設定すべき種々の初期設定用の制御データを予めシリアルインタフェース回路205からスレーブプロセッサ30のシリアルインタフェース回路304に転送し、且つその制御データを格納する動作をスレーブプロセッサ30に指示するストアコマンドを転送する動作である。第3に、エミュレーション動作で高周波通信インタフェース回路307又はSWP通信インタフェース回路308を使用するためのデータ処理に連動してコマンド生成回路209で生成されたセットコマンドをシリアルインタフェース回路205からスレーブプロセッサ30のシリアルインタフェース回路304に転送する制御である。スレーブプロセッサ3は第1の評価用制御プログラムFWをフラッシュメモリ305に保有する。CPU302は第1の評価用制御プログラムFWにしたがって、シリアルインタフェース304に供給されたコマンドを解読し、その解読結果にしたがってデータ処理などを行う。即ち、第1に、フラグFEMLに対するセットコマンドに応答して、スレーブプロセッサ30に評価用インタフェースモードを設定する。第2に、制御データのストアコマンドに応答して、RAM301の所定のメモリ領域に制御データを順次格納して制御データのテーブルを形成する動作を行う。第3に、制御データのセットコマンドに応答して、そのコマンドが示すRAM301のテーブルアドレスから制御データを、そのコマンドが示す周辺回路のレジスタアドレスにセットする動作を行う。特に制限されないが、制御データのストアコマンドは、高周波通信インタフェース回路307用の制御データに対するものと、SWP通信インタフェース回路308用の制御データに対するものとでは、異なるコマンドコードが割り当てられ、コマンドコードによって制御データの転送先アドレスが決定される。制御データのセットコマンドについても、高周波通信インタフェース回路307への制御データの初期設定と、SWP通信インタフェース回路308への制御データの初期設定とでは、異なるコマンドコードが割り当てられ、コマンドコードによって制御データの初期設定対象レジスタアドレスが決定される。図5にはエミュレータ1の動作フローチャートが例示される。マスタプロセッサ20には第2の評価制御プログラムEFWが、ターゲットプログラムTRGMと同様、エミュレータ制御22によってホスト装置4からダウンロードされる。スレーブプロセッサ30_1,30_2の第1の評価制御プログラムFWは予めフラッシュメモリなどに書き込まれているS1。次にエミュレータ制御部22を活性化し、エミュレータ制御部22によってマスタプロセッサ20及びスレーブプロセッサ30_1,30_2がパワーオンリセットされる。これによってマスタプロセッサ20は第2の評価制御プログラムEFWが実行可能にされ、スレーブプロセッサ3-_1,30_2は第1の評価制御プログラムFWが実行可能にされて、ブレーク状態になる。特に、2個のスレーブプロセッサ30に対するパワーオンリセットのリセット指示が解除されるときは、外部端子P1,P2,P3に対する端子処理の状態に応じて、第1の評価制御プログラムFWの中で所要の一つの周辺回路をデバッグに用いるためのプログラムの実行状態が選択されることになる。図4の例では、一方のスレーブプロセッサ30_1には第1の評価制御プログラムFWの中で高周波通信インタフェース回路307をデバッグ用途で制御するためのプログラムの実行が選択され、他方のスレーブプロセッサ30_2には第1の評価制御プログラムFWの中でSWP通信インタフェース回路308をデバッグ用途で制御するためのプログラムの実行が選択される。CPU200はフラグFEMLに対するセットコマンドをSCI205から発行し、これをCSI304に受けるスレーブプロセッサ30_1,30_2はそのセットコマンドに応答してフラグFEMLをセット状態にする。これによってマスタプロセッサ20はGPIO201から第2の通信経路52を介してスレーブプロセッサ30_1の高周波通信インタフェース回路307のアクセスが可能にされ、他方のスレーブプロセッサ30_2はGPIO201から第2の通信経路52を介してSWP通信インタフェース回路308のアクセスが可能にされるS2。ここで、第1の評価制御プログラムFWの更新が必要である場合にはCPU200はSCI205を介してフラッシュメモリ305に対する書き換えコマンドと書き換えデータを発行し、これに応答してCPU302はマスクROM303が保有するフラッシュメモリ305に対する書き換え制御プログラムを実行して第1の評価制御プログラムFWの書き換えを行うS3。書き換え完了後に、CPU302は更新された第1の評価制御プログラムFWを実行可能な状態に復帰するS4。次に、ブレーク状態においてCPU200は第2に、エミュレーション動作で高周波通信インタフェース回路307に設定すべき種々の初期設定用の制御データを予めシリアルインタフェース回路205からスレーブプロセッサ30のシリアルインタフェース回路304に転送し、且つその制御データを格納する動作をスレーブプロセッサ30に指示するストアコマンドを転送する動作を行う。CPU302はその制御データのストアコマンドに応答して、当該コマンドで指定されるRAM301の領域に制御データを格納して制御データテーブルを生成するS5。特に制限されないが、ここではSWP通信インタフェース回路306に対しては初期設定用の制御データを予めRAM301に転送してテーブルを構成することを要しないものとする。特に制限されないが、ブレーク状態で一度初期設定すればその後で設定を変えることを要しない場合を想定するからである。この後、CPU200による命令実行状態がRAM207のターゲットプログラムの先頭番地に分岐されることによって、エミュレーション動作状態ユーザプログラム実行状態に遷移される。エミュレーション動作状態において、マスタプロセッサ20は、ターゲットプログラムを実行して高周波通信インタフェース回路307の機能設定を行うとき、その設定動作をコマンド生成回路209に対して疑似的に行う。疑似的設定動作においてコマンド生成回路209で有意とされる動作は書き込み先設定先を指示する動作である。この書込み先の情報をコマンド生成回路209がデコードすることによって書き込み先を認識し、その書込み先とこれに対応して先にRAMに形成されたテーブルを指定して制御データを書き込むコマンドを生成する。コマンド生成回路209は生成したコマンドを制御データのセットコマンドとして、SCI205から第1の通信経路51を介してスレーブプロセッサ30のSCI304に発行する。スレーブプロセッサ30は第1の評価制御プログラムFWを実行して、制御データのセットコマンドで指定された制御データをRAM301の制御データテーブルから高周波通信インタフェース回路307の制御レジスタに設定するS6。このように、マスタプロセッサ20がターゲットプログラムTPGMを実行して高周波通信インタフェース回路307に制御データを設定するためのデータ処理を行うと、その処理がスレーブプロセッサ30の高周波通信インタフェース回路307に反映される。これによって、マスタプロセッサ20はその制御データが反映された高周波通信インタフェース回路307をGPIO201から第2の通信経路52を介してGPIO300経由で直接使用することができる。上記セットコマンドの生成動作は図6に整理して示されている。ターゲットプログラムTPGMの実行結果にしたがってコマンド生成回路209に制御データの設定先が疑似的に書き込まれると、コマンド生成回路209はこれを解読して制御データのセットコマンドをスレーブプロセッサ30に発行し、これによって、当該セットコマンドによる指定にしたがってRAM301のテーブルから制御データが高周波通信インタフェース回路307のレジスタにセットされる。このように、ブレーク状態でスレーブプロセッサ30のRAM301に高周波通信インタフェース回路307の設定に利用する制御データを予め転送しておき、マスタプロセッサ20がターゲットプログラムを実行するエミュレーション動作状態で高周波通信インタフェース回路307の動作条件を変更する処理を実行したとき、これに応答してスレーブプロセッサ30が対応する制御データをRAM301から選択して高周波通信インタフェース回路307のレジスタに設定する。その設定動作ではマスタプロセッサ20からスレーブプロセッサ30へのプロセッサ間の制御データの転送を伴わない。したがって、エミュレーション用のマスタプロセッサ20からスレーブプロセッサ30の高周波通信インタフェース回路307に対する動作条件の設定変更を効率化することができる。エミュレーション動作状態においてブレーク制御回路23は内部バス206やシステムバス50の状態を監視し、予め設定されたブレーク条件との一致を判別したとき、マスタプロセッサ20にブレーク割り込みを要求する。これによって、マスタプロセッサ20はターゲットプログラムの実行を停止して、第1の評価制御プログラムEFWにしたがって制御を行うブレーク状態に遷移されるS5。エミュレーション動作状態においてトレース回路24には予め設定されたトレース条件にしたがって内部バス206やシステムバス50のデータ及びアドレス信号などがバスサイクル単位で逐次格納され、ブレーク状態でエミュレーション制御部22からホスト装置4に与えられてターゲットプログラムによる制御動作の解析が行われる。このように、エミュレーション動作状態S6とブレーク状態S5が交互に繰り返されて、ターゲットプログラムが逐次実行されていく。図7にはエミュレータの別の例が示される。同図に示されるエミュレータ1_aは3個のスレーブプロセッサ30_a、30_b、30_cを有し、マスタプロセッサ20_aのシリアルインタフェース205Aは夫々のスレーブプロセッサ30_a、30_b、30_cのシリアルインタフェース304と第1の通信経路51aを介して個別的に接続される。また、マスタプロセッサ20_aの汎用入出力ポート201Aは夫々のスレーブプロセッサ30_a、30_b、30_cの汎用入出力ポートGPIO300と第2の通信経路52aを介して個別的に接続される。評価用インタフェースモードが設定されたときスレーブプロセッサ30_a、30_b、30_cの夫々で用いられる周辺回路は310,311,312とされる。夫々の周辺回路PMDLa,PMDLb,PMDLc310,311,312は対応するコネクタCNCTa、CNCTb、CNCTc35,36,37に接続される。マスタプロセッサ2_aは第2の評価制御プログラムEFWaを保有し、スレーブプロセッサ30_a、30_b、30_cの夫々は第1の評価制御プログラムEFa,FWb,FWcを有する。その他の構成は図1のエミュレータ1と同様であり、同一機能を有する回路モジュールにはそれと同じ参照符号を付してその詳細な説明は省略する。特に詳細な説明は省略するが、図7のようにマスタプロセッサ20_aに3個以上のスレーブプロセッサを接続してエミュレーション用のマイクロプロセッサを構成する場合も、図1と同様の作用効果を奏することができる。以上説明したエミュレータによれば以下の作用効果を奏する。1図1のエミュレータ1においてブレーク状態でスレーブプロセッサ30には所定の周辺回路307の設定に利用する制御データを予めRAM301に転送しておき、マスタプロセッサ20がターゲットプログラムを実行するエミュレーション動作状態で前記周辺回路の動作条件を変更する処理を実行したとき、これに応答してスレーブプロセッサ20が対応する制御データをRAM301から選択して所定の周辺回路307に設定するから、その設定動作ではマスタプロセッサ20からスレーブプロセッサ30へのプロセッサ間の制御データの転送を行うことを要しない。したがって、エミュレーション用のマスタプロセッサ20からスレーブプロセッサ30の周辺回路307に対する動作条件の設定変更を効率化することができる。図7のエミュレータ1_aについても同様である。2図1で説明したように、複数個の周辺回路を個別のスレーブプロセッサ30_1,30_2ごとに用意してエミュレーション用のプロセッサを実現する事ができる。また、図7のエミュレータも同様に複数個の周辺回路を個別のスレーブプロセッサ30_a,30_b,30_cごとに用意してエミュレーション用のプロセッサを実現する事ができる。これにより、複数個の所定の周辺回路を1チップに搭載したスレーブプロセッサとしての実チップを用意しなくても、また、そのような実チップが用意されている場合であっても、所定の周辺回路毎に第2の通信経路に割り当て可能な外部端子若しくは入出力ポートを確保することができないような外部端子数の制約があるようなときには、周辺回路毎に個別のスレーブプロセッサで対応可能になる。3マスタプロセッサFPGA型の半導体集積回路によって構成することにより、エミュレーション用プロセッサにおける周辺回路の変更に迅速に対応することができる。前記スレーブプロセッサに実チップを用いることにより、エミュレーション用プロセッサに必用な所要の周辺回路を容易にそろえることができる。4実チップに評価用インタフェースモードを採用することによって実チップの周辺回路をエミュレーション用マイクロコンピュータの周辺回路として容易に利用することができるようになる。5前記評価用インタフェースモードを設定するフラグ即ちモードレジスタFEMLを設けることにより、ブレーク状態においてマスタプロセッサによりスレーブプロセッサに評価用インタフェースモードを容易に設定することができる。6マスタプロセッサの周辺回路として使用するスレーブプロセッサの周辺回路の選択を外部端子P1,P2,P3による端子処理で第1の評価制御プログラム中から一つの周辺回路を用いるためのプログラムを実行する状態を容易に選択することができる。7図1及び図4に示されるエミュレータを用いることによって、近接非接触通信のインタフェースをICカード用のマイクロコンピュータにインタフェースするシングルワイヤプロトコルインタフェースを用いるシステムに対するデバッグに容易に対応することができる。8マスタプロセッサ20がターゲットプログラムを実行してスレーブプロセッサ30の周辺回路に制御データをセットするデータ処理を行ったとき、これに連動してコマンド生成回路209がその処理に応ずるコマンドを自動的に生成して、第1の評価制御プログラムFWを実行するスレーブプロセッサに当該周辺回路への制御データを設定させることができるようにした。これにより、RFMDL307の設定に利用するために予めスレーブプロセッサ30に転送した制御データを、ターゲットプログラムTPGMの実行状態でマスタプロセッサ20がRFMDL307に設定する動作をスレーブプロセッサ20に自動的に制御させることができ、その動作はマスタプロセッサ20によるターゲットプログラムの実行状態を乱さず、何らの負担も与えない。9第1の評価制御プログラムFWFWa,FWb,FWcを書き換え可能にフラッシュメモリに保持するから、それら評価制御プログラムのバージョンアップやバグの修正に容易に対応することができる。《実施の形態2》図8には本発明の別の実施の形態に係るマルチプロセッサシステムが例示される。同図に示されるマルチプロセッサシステムは、図示を省略する実装基板に、第1のプロセッサ20_b、複数個例えば3個の第2のプロセッサ30_d、30_e、30_f、及びその他のデバイスDEV38を搭載して構成される。第1のプロセッサ20_bは電気的に書き換え可能な不揮発性メモリ例えばフラッシュメモリ203Bに格納された第1のプログラムPGM1と第2のプログラムPGM2を実行するCPU200と共に、代表的に示された汎用入出力ポートGPIO201B、コマンド生成回路CMDGEN209b、及びシリアルインタフェース回路SCI205Bを有する。第1のプロセッサ20_bはFPGA型ではなく単一の半導体チップに形成されている。第2のプロセッサ30_d、30_e、30_fは夫々単一の半導体チップに形成され、相互に同一又は異なって構成を備える。夫々は、代表的に示されたCPU302、RAM301、汎用入出力ポート300、フラッシュッメモリ305、及びシリアル入出力ポート304を有する。ここでは、特に制限されないが、第2のプロセッサ30_dは周辺回路PMDLd313を有し、フラッシュメモリ305に第3のプログラムPGM3dを有する。同様に、第2のプロセッサ30_eは周辺回路PMDLe314を有し、フラッシュメモリ305に第3のプログラムPGM3eを有する。第2のプロセッサ30_fは周辺回路PMDLf315を有し、フラッシュメモリ305に第3のプログラムPGM3fを有する。周辺回路313,314,315に対する制御データの設定方式は実施の形態1と同様である。即ち、第2のプロセッサ30_d30_e、30_fは第3のプログラムPGM3dPGM3e,PGM3fを実行することにより、第1のプログラムPGM1を実行する第1のプロセッサ20_bからシリアルインタフェース回路205Bを介して制御データ及び第1のコマンドを受け取り、前記第1のコマンドに従ってRAM301に制御データを格納する。前記第1のプロセッサ20_bは、前記第2のプログラムPGM2にしたがって周辺回路313314,315の機能設定を行うとき、コマンド生成回路209bで生成した第2のコマンドを第1の通信経路51を介して第2のプロセッサ30_d30_e,30_fに発行する。前記第2のプロセッサ30_d30_e,30_fは前記第3のプログラムPGM3dPGM3e、PGM3fを実行することにより、第2のコマンドで指定された制御データをRAM301から当該周辺回路313314,315に設定する。これによって前記第1のプロセッサ20_bは制御データが設定された周辺回路313314,315を第2のプログラムPGM2にしたがって第2の通信経路52を介して使用する。前記コマンド生成回路209bは、CPU200が第2のプログラムPGM2を実行して所定の周辺回路313314,315を機能設定するためのデータ処理を行ったとき、そのデータ処理に応答して前記第2のコマンドを生成してシリアルインタフェース回路205Bから第1の通信経路51に出力させる。コマンド生成回路209bを採用することにより、所定の周辺回路313314,315の設定に利用するために予め第2のプロセッサ30_d30_e,30_fに転送した制御データを、第1のプロセッサ20_bが第2のプログラムPGM2を実行するシステム動作状態で当該周辺回路313314,315に設定する動作を第2のプロセッサ30_d30_e,30_fに自動的に制御させることができ、その動作は第1のプロセッサ20_bによる第2のプログラムPGM2の実行状態を乱さず、何らの負担も与えない。このマルチプロセッサシステムによれば、第1のプロセッサ20_bは第1のプログラムPGM1を実行するコントロール動作状態で第2のプロセッサ30_d30_e,30_fに所定の周辺回路313314,315の設定に利用する制御データを予め転送しておき、第1のプロセッサ210_bが第2のプログラムPGM2を実行するシステム動作状態で前記周辺回路313314,315の動作条件を変更する処理を実行したとき、これに応答して第2のプロセッサ30_d30_e,30_fが対応する制御データをRAM301から選択して所定の周辺回路313314,315に設定する。したがって、その設定動作では第1のプロセッサ20_bから第2のプロセッサ30_d30_e,30_fへのプロセッサ間の制御データの転送を伴わない。これにより、ステム動作状態において第1のプロセッサ2-_bから第2のプロセッサ30_d30_e,30_fの周辺回路313314,315に対する動作条件の設定変更を効率化することができる。要するに、マルチプロセッサシステムにおける一のマイクロプロセッサ20_bによる他のマイクロプロセッサ30_d30_e,30_fの内部に対する動作条件の設定変更を効率化することができる。以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、マスタプロセッサはFPGA型に限定されない。マスタプロセッサとスレーブプロセッサが備える回路構成さらには周辺回路の種類については適宜変更可能である。評価用インタフェースモードの設定を端子処理で行うようにしてもよく、また、複数のオンチップ周辺回路から一つの周辺回路を選択する手法がレジスタによる選択に限定されず、端子処理であってもよい。また、一つのスレーブプロセッサにオンチップされた複数の周辺回路を選択してマスタプロセッサの周辺回路として流用するようにしてもよい。制御データの転送やコマンドに転送に用いるインタフェース回路はシリアルインタフェース回路に限定されず、外部端子数の制約の範囲でパラレルインタフェースを採用することも可能である。"