個体別情報を生成する装置であって、同一の回路構成からなる複数の出力値生成回路であって、特定の入力に対しての出力が一義的には定まらずに個々に所定の一定の出力値若しくは不定の出力値を出力する複数の出力値生成回路、前記複数の出力値生成回路の各々の出力値に基づき、該出力値が前記一定の出力値である場合には、該出力値に応じて選択される、互いに値の異なる第一の数値群のうちのいずれかの数値を出力し、該出力値が前記不定の出力値の場合には、該出力値が所定値となる頻度に応じて選択される、値が該第一の数値群のいずれとも異なり且つ互いにも値の異なる第二の数値群のうちのいずれかの数値を出力する数値出力部、及び前記複数の出力値生成回路の各々の出力値に基づき前記数値出力部から出力される数値に基づいて、前記個体別情報を生成する個体別情報生成部を備える個体別情報生成装置。前記数値出力部は、前記出力値生成回路の出力値が前記一定の出力値であるか前記不定の出力値であるかの判定を、該出力値生成回路から出力された所定数個の出力値が全て一致するか否かに基づいて行い、該判定結果に基づいて前記第一及び前記第二の数値群のうちのいずれかの数値を出力する請求項1に記載の個体別情報生成装置。前記数値出力部は、前記出力値生成回路の出力値が前記所定値となる頻度を、該出力値生成回路から出力された所定数個の出力値における該所定値の個数に基づいて算出する請求項1に記載の個体別情報生成装置。前記複数の出力値生成回路は順序が予め定められており、前記個体別情報生成部は、前記複数の出力値生成回路の各々について前記数値出力部から出力される数値を前記順序に基づいて並べて得られる数列データに対してエントロピ圧縮を行い、該エントロピ圧縮によって得られた値に基づいて前記個体別情報を生成する、請求項1から3のうちのいずれか一項に記載の個体別情報生成装置。前記複数の出力値生成回路は、メタスタビリティ型PUF回路を含む請求項1から4のうちのいずれか一項に記載の個体別情報生成装置。前記複数の出力値生成回路は、遅延型PUF回路を含む請求項1から4のうちのいずれか一項に記載の個体別情報生成装置。個体別情報を生成する装置であって、遅延型PUF回路、前記遅延型PUF回路に異なる入力を与えたときに出力される各々の出力値に基づき、該出力値が所定の一定の値である場合には、該出力値に応じて選択される、互いに値の異なる第一の数値群のうちのいずれかの数値を出力し、該出力値が不定である場合には、該出力値が所定値となる頻度に応じて選択される、値が該第一の数値群のいずれとも異なり且つ互いにも値の異なる第二の数値群のうちのいずれかの数値を出力する数値出力部、及び前記遅延型PUF回路から出力される前記各々の出力値に基づき前記数値出力部から出力される数値に基づいて、前記個体別情報を生成する個体別情報生成部を備える個体別情報生成装置。請求項1から7のうちのいずれか一項に記載の個体別情報生成装置、及び前記個体別情報生成装置が生成した個体別情報を暗号鍵として用いて、情報の暗号化処理を行う暗号化処理部を備える暗号化装置。認証対象装置が正規のものであるか否かの認証を行う認証装置であって、正規の認証対象装置は、該認証対象装置の個体別情報を生成する個体別情報生成装置を備えており、前記個体別情報生成装置は、同一の回路構成からなる複数の出力値生成回路であって、特定の入力に対しての出力が一義的には定まらずに個々に所定の一定の出力値若しくは不定の出力値を出力する複数の出力値生成回路、前記複数の出力値生成回路の各々の出力値に基づき、該出力値が前記一定の出力値である場合には、該出力値に応じて選択される、互いに値の異なる第一の数値群のうちのいずれかの数値を出力し、該出力値が前記不定の出力値の場合には、該出力値が所定値となる頻度に応じて選択される、値が該第一の数値群のいずれとも異なり且つ互いにも値の異なる第二の数値群のうちのいずれかの数値を出力する数値出力部、及び前記複数の出力値生成回路の各々の出力値に基づき前記数値出力部から出力される数値に基づいて、前記個体別情報を生成する個体別情報生成部を備えており、前記認証装置は、認証対象装置との間で通信を行って各種の情報の授受を行う通信部、前記正規の認証対象装置が備えている個体別情報生成装置に備えられている個体別情報生成部が生成する個体別情報が予め記録されている記録部、及び前記認証対象装置に対する認証処理を、前記認証対象装置から送られてくる情報と前記記録部に記録されている情報とに基づいて行う認証処理部、を備えており、前記通信部は、前記認証対象装置から送られてくる個体別情報を受信し、前記認証処理部は、前記通信部が前記認証対象装置から受信した個体別情報が、前記記録部に予め記録されていた個体別情報と一致するか否かの判定を行い、両者が一致すると判定したときに、該認証対象装置が正規のものであるとの認証結果を得る、認証装置。個体別情報を生成する方法であって、同一の回路構成からなる複数の出力値生成回路であって、特定の入力に対しての出力が一義的には定まらずに個々に所定の一定の出力値若しくは不定の出力値を出力する複数の出力値生成回路の各々の出力値について、該一定の出力値であるか、若しくは該不定の出力値であるかを判定し、前記出力値が前記一定の出力値であると判定した場合には、該出力値に応じて選択される、互いに値の異なる第一の数値群のうちのいずれかの数値を選択し、該出力値が前記不定の出力値であると判定した場合には、該出力値が所定値となる頻度に応じて選択される、値が該第一の数値群のいずれとも異なり且つ互いにも値の異なる第二の数値群のうちのいずれかの数値を選択し、前記複数の出力値生成回路の各々について選択された数値に基づいて、前記個体別情報を生成する、個体別情報生成方法。認証対象装置が正規のものであるか否かの認証を行う認証方法であって、正規の認証対象装置は、前記認証対象装置の個体別情報を生成する個体別情報生成装置を備えており、前記個体別情報生成装置は、同一の回路構成からなる複数の出力値生成回路であって、特定の入力に対しての出力が一義的には定まらずに個々に所定の一定の出力値若しくは不定の出力値を出力する複数の出力値生成回路、前記複数の出力値生成回路の各々の出力値に基づき、該出力値が前記一定の出力値である場合には、該出力値に応じて選択される、互いに値の異なる第一の数値群のうちのいずれかの数値を出力し、該出力値が前記不定の出力値の場合には、該出力値が所定値となる頻度に応じて選択される、値が該第一の数値群のいずれとも異なり且つ互いにも値の異なる第二の数値群のうちのいずれかの数値を出力する数値出力部、及び前記複数の出力値生成回路の各々の出力値に基づき前記数値出力部から出力される数値に基づいて、前記個体別情報を生成する個体別情報生成部を備えており、前記認証方法は、前記認証対象装置から受信した個体別情報が、予め記録されている情報である、前記正規の認証対象装置が備えている個体別情報生成装置に備えられている個体別情報生成部が生成する個体別情報と一致するか否かの判定を行い、個体別情報が一致するとの判定結果が得られたときに、前記認証対象装置が正規のものであるとの認証結果を得る、ことを特徴とする認証方法。図9の個体別情報生成装置50において、前述したように符号誤り訂正回路を備えて個体別情報の再現性を確保する場合、訂正が必要となるビット数は、PUF51の個数に応じて多くなり、その訂正を行うために必要となる冗長データのサイズも大きくなる。つまり、符号誤り訂正回路を用いて個体別情報の再現性を確保するようにすると、非常に大きなサイズの冗長データを保存しておくことが必要となり、結果として、回路の実装コストを上昇させることとなる。本発明は上述した事情に鑑みてなされたものであり、少ない回路規模で良好な再現性及びユニーク性を有する個体別情報の生成を可能にすることである。本明細書で後述する個体別情報生成装置のひとつに、個体別情報を生成するものがある。この個体別情報生成装置は、複数の出力値生成回路と、数値出力部と、個体別情報生成部とを備えている。ここで、複数の出力値生成回路は、同一の回路構成からなり、特定の入力に対しての出力が一義的には定まらずに個々に所定の一定の出力値若しくは不定の出力値を出力する。数値出力部は、複数の出力値生成回路の各々の出力値に基づいて所定の数値を出力する。より具体的には、数値出力部は、当該出力値が前述の一定の出力値である場合には、当該出力値に応じて選択される、互いに値の異なる第一の数値群のうちのいずれかの数値を出力する。また、数値出力部は、当該出力値が前述の不定の出力値の場合には、当該出力値が所定値となる頻度に応じて選択される、値が当該第一の数値群のいずれとも異なり且つ互いにも値の異なる第二の数値群のうちのいずれかの数値を出力する。そして、個体別情報生成部は、複数の出力値生成回路の各々の出力値に基づき数値出力部から出力される数値に基づいて、個体別情報を生成する。また、本明細書で後述する個体別情報生成方法のひとつに、個体別情報を生成するというものがある。この方法は、まず、複数の出力値生成回路の各々の出力値について、一定の出力値であるか、若しくは不定の出力値であるかを判定する。なお、この複数の出力値生成回路は、同一の回路構成からなり、特定の入力に対しての出力が一義的には定まらずに個々に所定の一定の出力値若しくは不定の出力値を出力する。ここで、出力値が一定の出力値であると判定した場合には、当該出力値に応じて、互いに値の異なる第一の数値群のうちのいずれかの数値を選択する。一方、出力値が不定の出力値であると判定した場合には、当該出力値が所定値となる頻度に応じて、値が第一の数値群のいずれとも異なり且つ互いにも値の異なる第二の数値群のうちのいずれかの数値を選択する。そして、複数の出力値生成回路の各々についてこのようにして選択された数値に基づいて、個体別情報を生成する。本明細書で後述する個体別情報生成装置は、少ない回路規模で良好な再現性及びユニーク性を有する個体別情報の生成を行うことができる。という効果を奏する。まず図10について説明する。図10は、個体別情報生成装置の一実施例の機能ブロック図である。個体別情報生成装置100は、電子デバイスであるデバイス60に、出力値生成回路110と数値出力部120とを複数n個とする実装し、更に、個体別情報生成部130を実装して構成されており、デバイス60についての個体別情報を生成する。複数の出力値生成回路110は、いずれも同一の回路構成であって、その各々が、特定の入力に対しての出力が一義的には定まらずに個々に所定の一定の出力値若しくは不定の出力値を出力する回路である。より具体的には、出力値生成回路110は、例えば、前述した遅延型PUF例えば、アービタPUF、グリッチPUF、若しくはリングオシレータPUF若しくはメタスタビリティPUF例えばSRAM-PUF若しくはバタフライ型PUFである。数値出力部120は、複数の出力値生成回路110の各々の出力値に基づいて所定の数値を出力する。より具体的には、数値出力部120は、当該出力値が前述の一定の出力値である場合には、当該出力値に応じて選択される、互いに値の異なる第一の数値群のうちのいずれかの数値を出力する。また、数値出力部120は、当該出力値が前述の不定の出力値の場合には、当該出力値が所定値となる頻度に応じて選択される、値が当該第一の数値群のいずれとも異なり且つ互いにも値の異なる第二の数値群のうちのいずれかの数値を出力する。このために、数値出力部120は、例えば、出力値生成回路110の出力値が一定の出力値であるか不定の出力値であるかを判定し、この判定結果に基づいて第一及び第二の数値群のうちのいずれかの数値を出力するようにしてもよい。なお、この判定は、出力値生成回路110から出力された所定数個の出力値が全て一致するか否かに基づいて行うようにする。また、数値出力部120は、出力値生成回路110の出力値が所定値となる頻度を、例えば、出力値生成回路110から出力された所定数個の出力値における当該所定値の個数に基づいて算出するようにしてもよい。個体別情報生成部130は、複数の出力値生成回路110の各々の出力値に基づき数値出力部120から出力される数値に基づいて、個体別情報を生成する。前述した、符号誤り訂正回路を利用した個体別情報の生成では、PUF51が乱数を出力している場合に、誤り訂正によってその出力値を1つの値に固定してしまうというものであった。一方、この個体別情報生成装置100では、出力値生成回路110が不定の出力値を出力している場合には、その出力値が所定値となる頻度に応じて選択される数値を数値出力部120が出力する。そして、個体別情報生成部130による個体別情報の生成は、この出力にも基づいて行われる。このようにしたことで、符号誤り訂正回路は必須のものではなくなり、個体別情報の生成に要する回路規模が削減される。なお、複数の出力値生成回路110は順序が予め定められていてもよい。この場合には、個体別情報生成部130は、複数の出力値生成回路110の各々について数値出力部120から出力される数値を、この順序に基づいて並べて得られる数列データに対してエントロピ圧縮を行うようにする。個体別情報生成部130は、このエントロピ圧縮によって得られた値に基づいて個体別情報を生成するようにしてもよい。次に、数値出力部120の具体的構成について説明する。本実施例では、数値出力部120に入力される出力値生成回路110の出力値が固定値0である場合には、数値出力部120は数値00を出力するようにする。また、数値出力部120に入力される出力値生成回路110の出力値が固定値1である場合には、数値出力部120は数値11を出力するようにする。これらの数値00及び11は、互いに値の異なる第一の数値群の一例である。更に、数値出力部120に入力される出力値生成回路110の出力値が0と1との両方の値をとる不定値である場合には、数値出力部120は数値10若しくは01を出力するようにする。但し、ここで、出力値生成回路110の出力値が1である頻度が0である頻度よりも高い場合すなわち、出力値が1である頻度が50パーセントよりも高い場合には、数値出力部120は数値10を出力するようにする。また、出力値生成回路110の出力値が1である頻度が0である頻度よりも低い場合すなわち、出力値が0である頻度が50パーセントよりも高い場合には、数値出力部120は数値01を出力するようにする。これらの数値10及び01は、値が前述の第一の数値群すなわち、数値00及び11のいずれとも異なり、且つ互いにも値が異なっている第二の数値群の一例である。出力値生成回路110の出力値が不定値である場合に、その出力値生成回路110が出力する各値の出力頻度は、個々の出力値生成回路110において一定であり、再現性を有している。従って、このようにして、出力値生成回路110の出力値が1である頻度に応じて、数値出力部120が、数値10若しくは01を出力するようにすることで、前述したような符号誤り訂正回路による個体別情報の再現性の確保が必須のものではなくなる。更には、訂正に使用される冗長データも不要となるので、結果として、回路の実装コストが大幅に削減される。ここで図11について説明する。図11は、数値出力部120の具体的構成例を図解したものである。図11の数値出力部120は、出力値生成回路110から出力された連続する1023ビット分の出力値が全て0である場合には00を出力し、当該連続する1023ビット分の出力値が全て1である場合には11を出力する。また、この数値出力部120は、当該1023ビット分の出力値のうち、値が0である個数が512個以上である場合すなわち、出力値の50パーセント以上が0の場合には、01を出力する。更に、この数値出力部120は、当該1023ビット分の出力値のうち、値が1である個数が512個以上である場合すなわち、出力値の50パーセント以上が1の場合には、10を出力する。この数値出力部120は、ビット数変換器121、加算器122、レジスタ123、リダクション演算回路124及び126、AND論理積回路125及び128、NOT否定回路127、及びOR論理和回路129を備えて構成されている。ビット数変換器121は、出力値生成回路110から出力される1ビットの出力値を10ビットのデータに変換する変換器であり、当該1ビットの出力値を最下位ビットの値とし、当該最下位ビットに上位9ビット分の0を付加して得られるデータを出力する。加算器122は、ビット数変換器121から出力される10ビットのデータを、レジスタ123に格納されている10ビットのデータに加算し、その加算結果を出力する。レジスタ123は、加算器122から出力される10ビットの加算結果が格納される。従って、ビット数変換器121、加算器122、及びレジスタ123により、出力値生成回路110から出力される出力値が1であった個数を計数するカウンタ回路が構成されている。この個数が512個以上1023個以下の場合には、レジスタ123に格納される10ビットのデータのうちの最上位のビットの値が1となり、この個数が0個以上511個以下の場合には、当該最上位のビットの値が0となる。この最上位のビットの値が、この数値出力部120からの2ビットの出力のうちの上位ビットの出力として導き出されると共に、AND回路125及び128各々への入力の1つとされている。なお、レジスタ123は、出力値生成回路110から1023ビット分の値が出力される度に、格納されている全てのビットの値が0にリセットされる。リダクション演算回路124及び126は、どちらも、レジスタ123に格納されている10ビットのデータに対するリダクション演算を行う回路である。但し、リダクション演算回路124は、当該10ビットのデータに対して論理積のリダクション演算を行うのに対し、リダクション演算回路126は、当該10ビットのデータに対して論理和のリダクション演算を行う。従って、リダクション演算回路124は、当該10ビットのデータの全ての値が1である場合にのみ値1を出力し、当該10ビットのデータのうちで少なくとも1ビットの値が0である場合には値0を出力する。一方、リダクション演算回路126は、当該10ビットのデータのうちで少なくとも1ビットの値が1である場合には値1を出力し、当該10ビットのデータの全ての値が0である場合にのみ値0を出力する。AND回路125には、リダクション演算回路124の出力と、レジスタ123に格納されている10ビットのデータのうちの前述した最上位のビットの値とが入力される。従って、AND回路125は、出力値生成回路110から出力される出力値が1であった個数が1023個の場合にのみすなわち、当該出力値が全て1であった場合にのみ値1を出力し、その他の場合には値0を出力する。一方、AND回路128には、リダクション演算回路126の出力と、レジスタ123に格納されている10ビットのデータのうちの前述した最上位のビットの値をNOT回路127によって反転した値とが入力される。従って、AND回路128は、出力値生成回路110から出力される出力値が1であった個数が1個以上511個以下の場合には値1を出力する。そして、その他の場合、すなわち、出力値生成回路110から出力される出力値が1であった個数が0個若しくは512個以上1023個以下の場合には、AND回路128は値0を出力する。OR回路129には、AND回路125及び128各々の出力が入力される。従って、OR回路129は、AND回路125及び128の出力のうちの少なくとも一方の値が1のとき、すなわち、出力値生成回路110から出力される出力値が1であった個数が1個以上511個以下若しくは1023個の場合に、値1を出力する。一方、この他の場合、すなわち、出力値生成回路110から出力される出力値が1であった個数が0個若しくは512個以上1022個以下の場合に、OR回路129は値0を出力する。このOR回路129の出力が、この数値出力部120からの2ビットの出力のうちの下位ビットの出力として導き出される。以上の動作をまとめると、出力値生成回路110からの1023ビット分の出力値のうちで値が1の個数が0個である場合すなわち、当該出力値が全て0であった場合には、数値出力部120からの出力は、上位ビット下位ビット共に0となる。また、この1023ビット分の出力値のうちで値が1の個数が1023個である場合すなわち、当該出力値が全て1であった場合には、数値出力部120からの出力は、上位ビット下位ビット共に1となる。更に、この1023ビット分の出力値のうちで値が1の個数が1個以上511個以下である場合すなわち、当該出力値の50パーセント以上が0の場合には、数値出力部120からの出力は、上位ビットが0となり、下位ビットが1となる。そして、この1023ビット分の出力値のうちで値が1の個数が512個以上1022個以下である場合すなわち、出力値の50パーセント以上が1の場合には、数値出力部120からの出力は、上位ビットが1となり、下位ビットが0となる。なお、数値出力部120を、図11の構成例のようなハードウェアのみで構成する代わりに、数値出力部120の機能を演算処理装置で実現させるプログラムソフトウェアを作成し、当該プログラムを当該演算処理装置で実行させるようにして構成してもよい。なお、図10の個体別情報生成装置100の機能ブロック図では、複数の出力値生成回路110の各々について、数値出力部120を1つずつ備えるように構成されている。この代わりに、個体別情報生成装置100に数値出力部120を1つのみ備え、更に、複数の出力値生成回路110の各々の出力から1つの出力を選択するセレクタを備えて、選択された出力を数値出力部120に入力する構成としてもよい。ここで図12について説明する。図12は、個体別情報生成装置100の第一の具体的構成例である。この第一の構成例は、メタスタビリティ型PUFの一例である、前述したバタフライ型PUF40を出力値生成回路110として使用したものである。図12において、出力値生成回路110であるN個のバタフライ型PUF40-1、...、40-Nの各々の出力は、セレクタ101に入力される。なお、このバタフライ型PUF40-1、...、40-Nは、この個体別情報生成装置100に与えられた前述のチャレンジによって選択されたものとする。セレクタ101は、このN個の出力から順に1個ずつ出力を選択して数値出力部120へ入力する。数値出力部120は前述した図11の構成を備えている。個体別情報生成部130は、数値出力部120から出力される数値に基づいて個体別情報を生成する。この構成例では、個体別情報生成部130は、2Nビットのシフトレジスタ131と、エントロピ圧縮部132とを備えている。シフトレジスタ131には、バタフライ型PUF40-1、...、40-Nの出力のうちの1つが順にセレクタ101により選択されて数値出力部120に入力されたときに、数値出力部120から出力される2ビットの数値が順次格納される。エントロピ圧縮部132は、シフトレジスタ131に並べられた2Nビットのビット列に対してエントロピ圧縮を行い、得られた値を、個体別情報すなわち、前述のレスポンスとして出力する。シフトレジスタ131に格納された値をそのままレスポンスとして使用すると、バタフライ型PUF40-1、...、40-Nの順序と、シフトレジスタ131に格納されているビット列の並び順とが1対1対応してしまう。従って、この対応関係を推測されてしまうと、任意のチャレンジに対するレスポンスの値が推測できてしまう可能性がある。エントロピ圧縮部132は、この推測を困難なものとするためのものである。エントロピ圧縮部132としては、例えば一方向性関数回路を使用する。一方向性関数回路は、入力が一意であれば、出力が一意に定まるが、出力から入力を求めることは非常に困難な関数である。なお、本実施例では、エントロピ圧縮部132として、入力されたビット列に対するハッシュ関数値を得る回路を用いる。より具体的には、この回路として、米国連邦情報処理基準FederalInformationProcessingStandardFIPSに採用されているハッシュ関数であるSHA-256によるハッシュ関数値を得る回路を用いる。このエントロピ圧縮部132を用いることで、レスポンスからチャレンジを推測することが極めて困難なものとなり、安全性が向上する。図12の個体別情報生成装置100では、以上のようにして個体別情報が生成される。次に図13について説明する。図13は、個体別情報生成装置100の第二の具体的構成例である。この第二の構成例は、メタスタビリティ型PUFの一例である、前述したSRAM-PUFを出力値生成回路110として使用したものである。図13において、出力値生成回路110であるSRAM111のN個のメモリセル111-1、...、111-Nの各々の出力は、セレクタ101に入力される。なお、このメモリセル111-1、...、111-Nは、この個体別情報生成装置100に与えられた前述のチャレンジによって選択されたものとする。ここで、SRAM111に対して電力の供給と切断とを繰り返す度に、メモリセル111-1、...、111-Nからは不定値が出力される。セレクタ101は、このN個の出力から順に1個ずつ出力を選択して数値出力部120へ入力する。数値出力部120は前述した図11の構成を備えている。個体別情報生成部130は、数値出力部120から出力される数値に基づいて個体別情報を生成する。個体別情報生成部130は、この構成例では、2Nビットのシフトレジスタ131と、エントロピ圧縮部132とを備えている。シフトレジスタ131には、メモリセル111-1、...、111-Nのうちの1つからの1023ビット分の出力が入力されることによって数値出力部120から出力される2ビットの数値が、セレクタ101による選択順に従って格納される。従って、セレクタ101がメモリセル111-1、...、111-Nの出力のうちの1つを順に選択することによって、シフトレジスタ131には、2Nビットのビット列が格納される。エントロピ圧縮部132は、シフトレジスタ131に並べられた2Nビットのビット列に対してエントロピ圧縮を行い、得られた値を、個体別情報すなわち、前述のレスポンスとして出力するものであり、図12におけるものと同様のものを使用する。図13の個体別情報生成装置100では、以上のようにして個体別情報が生成される。次に図14について説明する。図14は、個体別情報生成装置100の第三の具体的構成例である。この第三の構成例は、前述した遅延型PUFアービタPUF、グリッチPUF、リングオシレータPUF等を出力値生成回路110として1つのみ使用して構成したものである。図14における遅延型PUF1は、図1におけるものと同一のものであり、nビットのチャレンジの入力に対して、1ビットのレスポンスを返す。数値出力部120は前述した図11の構成を備えている。個体別情報生成部130は、数値出力部120から出力される数値に基づいて個体別情報を生成する。個体別情報生成部130は、この構成例では、2Mビットのシフトレジスタ131と、エントロピ圧縮部132とを備えている。図14の構成例では、遅延型PUF1には、各々nビットの互いに異なるチャレンジが所定の順序でM個チャレンジ0、チャレンジ1、チャレンジ2、...、チャレンジM-1与えられる。また、M個の各チャレンジにおいては、同一値のnビットのチャレンジを遅延型PUF1に1023回与えることで、1023ビット分の出力を遅延型PUF1から得る。図15の表は、遅延型PUF1における各チャレンジの値と各レスポンスとの関係の一例を表したものである。シフトレジスタ131には、同一値のnビットのチャレンジを1023回与えたときの遅延型PUF1からの1023ビット分の出力が入力されることによって数値出力部120から出力される2ビットの数値が、M個のチャレンジの順に従って格納される。従って、M個のチャレンジのうちの1つが順に遅延型PUF1に与えられることによって、シフトレジスタ131には、2Mビットのビット列が格納される。エントロピ圧縮部132は、シフトレジスタ131に並べられた2Mビットのビット列に対してエントロピ圧縮を行い、得られた値を、個体別情報すなわち、前述のレスポンスとして出力するものであり、図12におけるものと同様のものを使用する。図14の個体別情報生成装置100では、以上のようにして個体別情報が生成される。なお、図12におけるN個のバタフライ型PUF40-1、...、40-Nの各々をN個の遅延型PUFに置き換えて個体別情報生成装置100を構成するようにしてもよい。すなわち、図16に図解した個体別情報生成装置100の第四の具体的構成例のように、出力値生成回路110として、各々異なるチャレンジが与えられている遅延型PUF1-1、...、1-Nを備えて、その各々の出力を、セレクタ101に入力するようにする。なお、この遅延型PUF1-1、...、1-Nは、この個体別情報生成装置100に与えられたチャレンジによって選択されたものとする。このように構成した個体別情報生成装置100でも、図12に図解したものと同様に動作する結果、個体別情報が生成される。次に、これまで説明した個体別情報生成装置50及び100により生成される個体別情報のパターン数についての定量的な見積もり例について説明する。なお、ここでは、見積もりの前提として、バタフライ型PUF40を、出力値生成回路110として、デバイス60に128個実装するものとし、そのうちのT個のバタフライ型PUF40の出力値が不定であるとする。そして、T=8とT=32の場合についての個体別情報のパターン数の見積もりを行うこととする。まず、図9の個体別情報生成装置50に符号誤り訂正回路を追加した場合には、不定の出力値を誤り訂正によって所定値とするので、Tの値にかかわらず、個体別情報のパターン数は2128通りとなる。但し、不定値を出力するバタフライ型PUF40の個数が多いと、誤り訂正に使用される冗長データのデータ量が、その個数に応じて増大する。ここで、不定値を出力するバタフライ型PUF40の当該出力値を、個体別情報の生成に使用せずに廃棄してしまう場合を考える。この場合において、T=8であれば、一定の所定値を出力するバタフライ型PUF40の個数は120であるから、個体別情報のパターン数は2120通りとなる。また、この場合において、T=32であれば、一定の所定値を出力するバタフライ型PUF40の個数は96、個体別情報のパターン数は296通りとなる。次に、不定値を出力するバタフライ型PUF40の当該出力値を廃棄せずに使用する場合を考える。ここでは、図10の個体別情報生成装置100の構成において、数値出力部120は、バタフライ型PUF40の出力値に応じて3種類の数値を出力するものとする。すなわち、数値出力部120は、当該出力値が固定値0である場合には数値00を出力し、当該出力値が固定値1である場合には数値11を出力し、当該出力値が不定値である場合には数値10を出力するものとする。この場合において、T=8であれば、128個のバタフライ型PUF40のうちで出力値が不定であるものの組み合わせの数は128C8=240通りであるので、個体別情報のパターン数は2120×240=2160通りとなる。また、この場合において、T=32であれば、128個のバタフライ型PUF40のうちで出力値が不定であるものの組み合わせの数は128C32=2100通りであるので、個体別情報のパターン数は296×2100=2196通りとなる。次に、図10の個体別情報生成装置100の構成において、数値出力部120が図11のように構成されている場合を考える。すなわち、数値出力部120は、バタフライ型PUF40の出力値に応じて、前述した4種類の数値00、11、01、及び10のいずれかを出力するものとする。この場合には、数値出力部120が3種類の数値を出力する前述した場合に対し、出力値が不定であるバタフライ型PUF40が、更に2種類に細分化される。すなわち、この場合において、T=8であれば、個体別情報のパターン数は、2160×28=2168通りとなる。また、この場合において、T=32であれば、個体別情報のパターン数は、2196×232=2228通りとなる。なお、図11の数値出力部120は、出力値生成回路110の出力値が所定値となる頻度に応じて4種類の数値のいずれかを出力するようにしていた。この代わりに、当該出力値が所定値となる頻度に応じて、2よりも多くの種類の値のいずれかを出力するようにしてもよい。例えば、数値出力部120が、出力値生成回路110の出力値が所定値となる頻度に応じて、8種類の数値000、001、010、011、100、101、110、及び111のいずれかを出力するようにしてもよい。すなわち、より具体的には、当該出力値が1となる頻度が100パーセントの場合には、数値出力部120は111を出力する。また、当該出力値が1となる頻度が80~100パーセントの場合には、数値出力部120は110を出力し、当該出力値が1となる頻度が65~80パーセントの場合には、数値出力部120は101を出力する。そして、当該出力値が1となる頻度が50~65パーセントの場合には、数値出力部120は100を出力し、当該出力値が1となる頻度が35~50パーセントの場合には、数値出力部120は011を出力する。更に、当該出力値が1となる頻度が20~35パーセントの場合には、数値出力部120は011を出力し、当該出力値が1となる頻度が0~20パーセントの場合には、数値出力部120は010を出力する。そして、当該出力値が1となる頻度が0パーセントの場合には、数値出力部120は000を出力する。数値出力部120が、このように動作するように構成してもよい。なお、図10の個体別情報生成装置100の構成において、数値出力部120が上述のように動作して、n種類の数値のうちのいずれかを出力する場合の個体別情報のパターン数は、次のように見積もられる。すなわち、この場合において、T=8であれば、個体別情報のパターン数は、2160×n-28通りとなり、T=32であれば、個体別情報のパターン数は、2196×n-232通りとなる。なお、以上までに説明した個体別情報生成装置100を、ハードウェアで構成する代わりに、演算処理装置と当該演算処理装置で実行されるソフトウェアとの組み合わせで構成することも可能である。次に、図10、図12、図13、図14、及び図16で各々図解した個体別情報生成装置100を用いた電子機器について説明する。まず図17について説明する。図17は、暗号化装置の構成例を図解したものである。この暗号化装置200は、個体別情報生成装置100を用いて構成されている。暗号化装置200は、個体別情報生成装置100、CPU210、暗号演算器220、ROM230、及びRAM240を備えて構成されている。なお、これらの各構成要素はバスライン250にいずれも接続されており、CPU210による管理の下で各種のデータを相互に授受することができるように構成されている。個体別情報生成装置100は、電子デバイスであるデバイス60に実装されている。CPUCentralProcessingUnit210は、この暗号化装置200の各構成要素の動作を管理する中央演算部である。暗号演算器220は、各種の情報の暗号化処理や、暗号化されているデータの復号処理を行う。なお、本実施形態では、暗号演算器220は、公開鍵コプロセッサ221と共通鍵コプロセッサ222とを備えている。ここで、公開鍵コプロセッサ221は、代表的な公開鍵暗号方式であるRSA暗号や楕円曲線暗号等を用いて暗号化及び復号の処理を行う。また、共通鍵コプロセッサ222は、代表的な共通鍵暗号方式であるAES暗号等を用いて暗号化及び復号の処理を行う。なお、暗号演算器220を暗号化装置200に備える代わりに、暗号演算器220により行われる暗号化及び復号の処理を、CPU210に行わせるように構成してもよい。ROMReadOnlyMemory230には、CPU210により実行される制御プログラムや、暗号演算器220が暗号化や復号の処理において使用する固有のパラメータが予め格納されている不揮発性半導体メモリである。CPU210は、暗号化装置200への電力供給が開始されたときに、この制御プログラムをROM230から読み出してその実行を開始することで、暗号化装置200の各構成要素の動作管理を行えるようになる。RAMRandomAccessMemory240は、CPU210や暗号演算器220が各種の処理を行う際に、必要に応じて作業用記憶領域として使用する揮発性半導体メモリである。この暗号化装置200において、暗号演算器220は、個体別情報生成装置100が生成した個体別情報を暗号鍵として用いて、情報の暗号化処理を行う。また、この暗号化処理において暗号鍵として用いられた個体別情報は、その後に暗号演算器220が暗号化情報に対して行う復号処理にも使用する。なお、個体別情報生成装置100で生成される個体別情報を暗号鍵の生成に用いる際に、生成された個体別情報のエントロピを更に向上させるための後処理PostProcessingを行ってもよい。このために行われる後処理の一例として、線形フィードバックシフトレジスタLFSRの使用を挙げることができる。LFSRは、排他的論理和回路で帰還をかけたシフトレジスタによって構成されるカウンタであり、個体別情報のエントロピを向上させることができる。従って、LFSRから出力されるデータ列を用いて暗号鍵の生成を行うようにすることで、よりランダム性の高い暗号鍵を生成することが可能になる。なお、LFSRは、専用のハードウェアを構成して用いるようにしてもよく、また、CPU210を用いてソフトウェアにより実現するようにしてもよい。次に、個体別情報生成装置100を用いた認証システムについて説明する。この認証システムは、認証対象装置が正規のものであるか否かの認証を、認証装置が行うシステムである。まず図18について説明する。図18は、この認証システムに用いられる認証対象装置の構成例を図解したものである。この認証対象装置300は、個体別情報生成装置100を用いて構成されている。認証対象装置300は、個体別情報生成装置100、CPU310、通信部320、ROM330、及びRAM340を備えて構成されている。なお、これらの各構成要素はバスライン350にいずれも接続されており、CPU310による管理の下で各種のデータを相互に授受することができるように構成されている。個体別情報生成装置100は、電子デバイスであるデバイス60に実装されており、個体別情報を、この認証対象装置300のものとして生成する。CPU310は、この認証対象装置300の各構成要素の動作を管理する中央演算部である。通信部320は、各種のデータの送受信を行って、後述する認証装置との間で各種の情報の授受を行う。ROM330には、CPU310により実行される制御プログラムが予め格納されている不揮発性半導体メモリである。CPU310は、認証対象装置300への電力供給が開始されたときに、この制御プログラムをROM330から読み出してその実行を開始することで、認証対象装置300の各構成要素の動作管理を行えるようになる。RAM340は、CPU310が各種の処理を行う際に、必要に応じて作業用記憶領域として使用する揮発性半導体メモリである。次に図19について説明する。図19は、前述の認証システムに用いられる認証装置の構成例を図解したものである。この認証装置400は、CPU410、通信部420、認証処理部430、ROM440、及びRAM450を備えて構成されている。なお、これらの各構成要素はバスライン460にいずれも接続されており、CPU410による管理の下で各種のデータを相互に授受することができるように構成されている。CPU410は、この認証装置400の各構成要素の動作を管理する中央演算部である。通信部420は、図18の認証対象装置300との間で通信を行って、各種の情報の授受を行う。認証処理部430は、認証対象装置300に対する認証処理を、後述するようにして行う。なお、認証処理部430を認証装置400に備える代わりに、認証処理部430により行われる認証処理を、CPU410に行わせることに構成してもよい。ROM440には、CPU410により実行される制御プログラムや、認証処理部430が認証処理に用いる正規の認証対象装置300についての個体別情報が予め格納されている不揮発性半導体メモリである。CPU410は、認証装置400への電力供給が開始されたときに、この制御プログラムをROM440から読み出してその実行を開始することで、認証装置400の各構成要素の動作管理を行えるようになる。RAM450は、CPU410や認証処理部430が各種の処理を行う際に、必要に応じて作業用記憶領域として使用する揮発性半導体メモリである。次に、前述した認証システムによる認証動作について説明する。まず、認証動作に先立ち、認証装置400のROM440には、正規の認証対象装置300が備えている個体別情報生成装置100が生成する個体別情報を、予め記録させておく。認証装置400の認証処理部430が認証処理を開始すると、まず、通信部420に指示を与えて、個体別情報の送付要求を、認証対象装置300へ宛てて送信させる処理が行われる。認証対象装置300のCPU310は、この送付要求を通信部320が受信したことを検出すると、個体別情報生成装置100に所定の指示を与えて個体別情報を生成させる処理が行われる。次に、CPU310は、通信部320に指示を与えて、生成された個体別情報を認証装置400へ宛てて送信させる処理が行われる。認証装置400の認証処理部430は、認証対象装置300から送信された個体別情報を通信部420が受信すると、この個体別情報が、ROM440に予め記録されていた正規の認証対象装置300のものと一致するか否かを判定する処理を行う。ここで、両者の個体別情報が一致するとの判定結果が得られたときには、個体別情報の送信元の認証対象装置300が正規のものであるとの認証結果を得る。なお、上述の認証動作において、ROM440に、正規の認証対象装置300が備えている個体別情報生成装置100が生成する個体別情報として、前述したチャレンジとレスポンスとの関係を複数組記録しておいてもよい。この場合には、認証装置400の認証処理部430が、個体別情報の送付要求に、ROM440にレスポンスとの関係が記録されている各チャレンジの情報を添付して通信部420に送信させるようにする。一方、認証対象装置300のCPU310は、この送付要求に添付されていた各チャレンジの情報を個体別情報生成装置100に与えて、各チャレンジの情報についてのレスポンスの情報を生成させる。そして、CPU310は、生成された各レスポンスの情報を認証装置400へ宛てて通信部320に送信させる処理を行うようにする。このとき、認証装置400の認証処理部430は、通信部420で受信した各レスポンスの情報が、ROM440に記録されていた正規の認証対象装置300におけるものと全て一致するか否かを判定する処理を行う。ここで、両者のレスポンスの情報が全て一致するとの判定結果が得られたときには、レスポンスの送信元の認証対象装置300が正規のものであるとの認証結果を得る。前述の認証システムにおける認証動作を、以上のようにして行ってもよい。