"下地絶縁膜と、前記下地絶縁膜上に設けられた酸化物半導体膜と、前記酸化物半導体膜上に設けられたゲート絶縁膜と、前記ゲート絶縁膜を介して前記酸化物半導体膜と重畳して設けられたゲート電極と、少なくとも前記ゲート電極を覆って設けられた、開口部を有する層間絶縁膜と、前記層間絶縁膜上に設けられ、前記開口部を介して前記酸化物半導体膜と接する配線と、を有し、少なくとも前記酸化物半導体膜と前記配線とが接する領域の、前記下地絶縁膜および前記酸化物半導体膜の間に、絶縁膜および前記絶縁膜上に設けられたバッファ層を有することを特徴とする半導体装置。請求項1において、前記下地絶縁膜が溝部を有し、前記下地絶縁膜の前記溝部に、前記絶縁膜および前記バッファ層が設けられることを特徴とする半導体装置。請求項1または請求項2において、前記絶縁膜が、シリコンを含まないことを特徴とする半導体装置。請求項1または請求項2において、前記絶縁膜が、酸化アルミニウム、酸化ガリウム、酸化ジルコニウム、酸化ハフニウム、酸化イットリウム、酸化ランタンおよび窒化アルミニウムのいずれか一種以上を含むことを特徴とする半導体装置。請求項1乃至請求項4のいずれか一において、前記バッファ層が、少なくともInおよびZnを含む酸化物膜であることを特徴とする半導体装置。請求項1乃至請求項5のいずれか一において、前記下地絶縁膜が、シリコンを含む絶縁膜であることを特徴とする半導体装置。基板上に下地絶縁膜を成膜し、前記下地絶縁膜上に絶縁膜を成膜し、前記絶縁膜上にバッファ層を成膜し、前記バッファ層および前記絶縁膜を加工することで、一対の絶縁膜、および前記一対の絶縁膜と同様の上面形状を有する一対のバッファ層を形成し、前記一対のバッファ層および前記下地絶縁膜上に第1の酸化物半導体膜を形成し、前記第1の酸化物半導体膜を覆ってゲート絶縁膜を成膜し、前記ゲート絶縁膜を介して前記第1の酸化物半導体膜と重畳するゲート電極を形成し、前記ゲート電極をマスクとし、前記第1の酸化物半導体膜を低抵抗化処理することで、低抵抗である第1の領域および第2の領域、ならびに前記ゲート電極と重畳する第3の領域を有する第2の酸化物半導体膜を形成し、少なくとも前記ゲート電極を覆って層間絶縁膜を形成し、前記層間絶縁膜上に、前記第2の酸化物半導体膜の前記第1の領域および前記第2の領域とそれぞれ接する一対の配線を形成することを特徴とする半導体装置の作製方法。基板上に一対の溝部を有する下地絶縁膜を形成し、前記下地絶縁膜上に絶縁膜を成膜し、前記絶縁膜上にバッファ層を成膜し、前記バッファ層および前記絶縁膜の一部をエッチングすることで、前記下地絶縁膜を露出するとともに、前記絶縁膜および前記バッファ層を加工し、前記下地絶縁膜の前記一対の溝部に一対の絶縁膜および一対のバッファ層を形成し、前記一対のバッファ層および前記下地絶縁膜上に第1の酸化物半導体膜を形成し、前記第1の酸化物半導体膜を覆ってゲート絶縁膜を成膜し、前記ゲート絶縁膜を介して前記第1の酸化物半導体膜と重畳してゲート電極を形成し、前記ゲート電極をマスクとし、前記第1の酸化物半導体膜の一部を低抵抗化処理することで、低抵抗である第1の領域および第2の領域を有する第2の酸化物半導体膜を形成し、少なくとも前記ゲート電極を覆って層間絶縁膜を形成し、前記層間絶縁膜上に、前記第2の酸化物半導体膜の前記第1の領域および前記第2の領域とそれぞれ接する一対の配線を形成することを特徴とする半導体装置の作製方法。請求項7または請求項8において、前記第1の酸化物半導体膜を形成した後に加熱処理を行い、前記加熱処理により、前記下地絶縁膜が酸素を放出することを特徴とする半導体装置の作製方法。酸化物半導体膜を用いたトランジスタは、チャネル領域を空乏化することによりオフとする。そのため、酸化物半導体膜が厚い場合、チャネル領域を空乏化するために印加するゲート電圧が大きくなる。なお、酸化物半導体膜を用いたトランジスタがn型である場合、チャネル領域を空乏化するために、酸化物半導体膜が厚いほど大きいマイナスのゲート電圧を印加することになる。即ち、酸化物半導体膜が厚い場合、トランジスタのしきい値電圧がマイナスとなり、ノーマリーオンの電気特性となってしまう。この対策として、酸化物半導体膜を薄くすることが有効である。ただし、酸化物半導体膜全体を薄くすると、薄膜化が求められるチャネル領域だけでなく、ソース領域およびドレイン領域も薄くなってしまう。そのため、ソース領域およびドレイン領域が高抵抗化してしまい、トランジスタのオン電流が低下してしまう。そこで、ノーマリーオフの電気特性を有し、オン電流の高い、酸化物半導体膜を用いたトランジスタを提供することを課題の一とする。また、該トランジスタを用いた高速動作が可能な半導体装置を提供することを課題の一とする。本発明の一態様に係る半導体装置は、下地絶縁膜と、下地絶縁膜上に設けられた酸化物半導体膜と、酸化物半導体膜上に設けられたゲート絶縁膜と、ゲート絶縁膜を介して酸化物半導体膜と重畳して設けられたゲート電極と、少なくともゲート電極を覆って設けられた、開口部を有する層間絶縁膜と、層間絶縁膜上に設けられ、開口部を介して酸化物半導体膜と接する配線と、を有し、少なくとも酸化物半導体膜と配線とが接する領域の、下地絶縁膜および酸化物半導体膜の間に、絶縁膜および絶縁膜上に設けられたバッファ層を有する半導体装置である。または、前述の下地絶縁膜が溝部を有し、下地絶縁膜の溝部に、絶縁膜およびバッファ層が設けられる半導体装置である。酸化物半導体膜は、下地絶縁膜の組成、または/および酸化物半導体膜の形成後に行う加熱処理によって導電性が大きく変化する。これは、酸化物半導体膜の導電性が、主として酸化物半導体膜のキャリア密度によって決定することに起因する。例えば、酸化シリコンまたは酸化窒化シリコンを含む下地絶縁膜上に、スパッタリング法により酸化物半導体膜を成膜する場合について説明する。このとき、スパッタリング粒子のエネルギーにもよるが、下地絶縁膜と酸化物半導体膜との界面に厚さが数nmの混合層が形成される。該混合層は、シリコンを含むため、シリコンを含まない酸化物半導体膜と比べ、キャリア密度が低くなる。これは、シリコンと酸素の結合エネルギーが大きく、シリコンを含む酸化物半導体膜は、キャリア発生源となる酸素欠損が生じにくいためである。なお、混合層の厚さは、酸化物半導体膜の厚さによらないため、酸化物半導体膜が薄いほど、酸化物半導体膜に占める混合層の性質が大きくなる。即ち、シリコンを含む下地絶縁膜上に酸化物半導体膜を成膜する場合、酸化物半導体膜は薄いほど導電性が低くなる。また、下地絶縁膜が加熱処理により酸素を放出する絶縁膜である場合について説明する。このとき、下地絶縁膜と酸化物半導体膜とが接した状態で加熱処理を行うことで、下地絶縁膜から酸化物半導体膜へ酸素が供給される。前述したように、酸化物半導体膜の酸素欠損はキャリア発生源となるため、酸化物半導体膜への酸素の供給により、酸化物半導体膜のキャリア密度が低くなる。即ち、加熱処理により酸素を放出する下地絶縁膜上に酸化物半導体膜を設ける場合、酸化物半導体膜の導電性は低くなる。従って、酸化シリコンまたは酸化窒化シリコンを含み、かつ加熱処理により酸素を放出する下地絶縁膜上に設けられた酸化物半導体膜は、極めてキャリア密度が低くなる。当該下地絶縁膜および酸化物半導体膜を用いたトランジスタは、ゲート電圧をそれほど印加しなくてもチャネル領域を空乏化できるため、ノーマリーオフの電気特性が得やすくなる。ただし、上述したトランジスタにおいても、チャネル長が短い場合、ノーマリーオンの電気特性となってしまうことがある。そこで、酸化物半導体膜を薄く、具体的には、1nm以上30nm以下、好ましくは1nm以上15nm以下、さらに好ましくは1nm以上10nm以下とすることで、チャネル長の短いトランジスタにおいても、チャネル領域を空乏化しやすく、ノーマリーオフの電気特性が得やすくなる。なお、本明細書においてノーマリーオフの電気特性とは、トランジスタのしきい値電圧が0V以上である電気特性をいう。また、ノーマリーオンの電気特性とは、トランジスタのしきい値電圧が0V未満である電気特性をいう。一方、当該下地絶縁膜および酸化物半導体膜を用いたトランジスタは、ソース領域およびドレイン領域が高抵抗化しやすく、オン電流を高めることが困難となる。例えば、ソース領域およびドレイン領域の下部にのみバッファ層を設け、該領域の酸化物半導体膜を厚膜化することで、ソース領域およびドレイン領域の高抵抗化を抑制することができる。ただし、酸化シリコンまたは酸化窒化シリコンを含み、かつ加熱処理により酸素を放出する下地絶縁膜上にバッファ層を設けると、バッファ層自体が高抵抗化してしまい、十分な効果が得られない。そこで、バッファ層の下地として、酸化シリコンまたは酸化窒化シリコンを含まず、かつ加熱処理により酸素を放出しない絶縁膜を有する構造のトランジスタを提案する。即ち、本発明の一態様に係るトランジスタは、チャネル領域の下部には、酸化シリコンまたは酸化窒化シリコンを含み、かつ加熱処理により酸素を放出する下地絶縁膜を有するとともに、ソース領域およびドレイン領域の下部には、酸化シリコンまたは酸化窒化シリコンを含まず、かつ加熱処理により酸素を放出しない絶縁膜、および該絶縁膜上に設けられたバッファ層を有する。該トランジスタは、チャネル領域が薄く、またキャリア密度が低い。加えて、ソース領域およびドレイン領域の高抵抗化を抑制できる。そのため、ノーマリーオフの電気特性を有し、オン電流の高いトランジスタとなる。また、該トランジスタを用いた半導体装置は、該トランジスタのオン電流が十分高いため、高速動作が可能となる。ノーマリーオフの電気特性を有し、オン電流の高い、酸化物半導体膜を用いたトランジスタを提供することができる。また、該トランジスタを用いた高速動作が可能な半導体装置を提供することができる。本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。なお、第1、第2として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。実施の形態1本実施の形態では、本発明の一態様に係るトランジスタおよびその作製方法について図1乃至図3を用いて説明する。図1Aは本発明の一態様に係るトランジスタの上面図である。図1Aに示す一点鎖線A-Bに対応する断面図を図1Bに示す。なお、簡単のため、図1Aにおいては、層間絶縁膜118、ゲート絶縁膜112などを省略して示す。図1Bに示すトランジスタは、基板100と、基板100上に設けられた下地絶縁膜102と、下地絶縁膜102上に設けられた対を成す絶縁膜103aおよび絶縁膜103bと、絶縁膜103aおよび絶縁膜103b上に設けられ、絶縁膜103aおよび絶縁膜103bと同様の上面形状を有するバッファ層107aおよびバッファ層107bと、下地絶縁膜102、バッファ層107aおよびバッファ層107b上に設けられた第1の領域106a、第2の領域106bおよび第3の領域106cを有する酸化物半導体膜106と、酸化物半導体膜106上に設けられたゲート絶縁膜112と、ゲート絶縁膜112を介して酸化物半導体膜106の第3の領域106cと重畳するゲート電極104と、少なくともゲート電極104を覆って設けられた層間絶縁膜118と、層間絶縁膜118上に設けられ、酸化物半導体膜106の第1の領域106aおよび第2の領域106bとそれぞれ接する配線116aおよび配線116bと、を有する。なお、本明細書において同様の上面形状とは、積層した膜と膜との端部が重なり合うことである。ただし、端部が完全には一致せず、上層の膜が下層の膜の内側に形成されることもある。なお、図1Bに示すトランジスタは、バッファ層107aと酸化物半導体膜106の第1の領域106aとが接し、バッファ層107bと酸化物半導体膜106の第2の領域106bとが接する。図1Bに示すトランジスタは、絶縁膜103aおよび絶縁膜103bと、バッファ層107aおよびバッファ層107bと、が同様の上面形状を有するが、本実施の形態で示すトランジスタはこの構造に限定されない。例えば、絶縁膜103aおよび絶縁膜103bの上面形状が、バッファ層107aおよびバッファ層107bの上面形状よりも大きくてもよいし、小さくてもよい。なお、ゲート電極104はバッファ層107aおよびバッファ層107bの間に設けられる。なお、酸化物半導体膜106の第1の領域106aおよび第2の領域106bは、トランジスタのソース領域およびドレイン領域として機能する。また、酸化物半導体膜106の第3の領域106cはトランジスタのチャネル領域として機能する。また、配線116aおよび配線116bと同一層かつ同一材料で設けられた配線と、ゲート電極104と、を接続してもよい。下地絶縁膜102はシリコンを含む絶縁膜を用いる。具体的には、酸化シリコン膜または酸化窒化シリコン膜を用い、単層または積層で用いればよい。酸化窒化シリコンとは、その組成において、窒素よりも酸素の含有量が多いものを示し、例えば、酸素が50原子以上70原子以下、窒素が0.5原子以上15原子以下、シリコンが25原子以上35原子以下、水素が0原子以上10原子以下の範囲で含まれるものをいう。ただし、上記範囲は、ラザフォード後方散乱法RBS:RutherfordBackscatteringSpectrometryや、水素前方散乱法HFS:HydrogenForwardscatteringSpectrometryを用いて測定した場合のものである。また、構成元素の組成は、その合計が100原子を超えない値をとる。下地絶縁膜102は、250°C以上450°C以下、好ましくは325°C以上375°C以下の温度における加熱処理により酸素を放出する絶縁膜を用いると好ましい。加熱処理により酸素を放出するとは、TDS分析にて、酸素原子に換算しての酸素の放出量が1.0×1019atoms/cm3以上、好ましくは3.0×1019atoms/cm3以上、さらに好ましくは1.0×1020atoms/cm3以上、さらに好ましくは3.0×1020atoms/cm3以上であることをいう。ここで、TDS分析にて、酸素原子に換算しての酸素の放出量の測定方法について、以下に説明する。TDS分析したときの気体の放出量は、スペクトルの積分値に比例する。このため、測定したスペクトルの積分値と標準試料の基準値との比により、気体の放出量を計算することができる。標準試料の基準値は、所定の原子密度を有する試料において、スペクトルの積分値に対する原子密度の割合である。例えば、標準試料である所定の密度の水素を含むシリコンウェハのTDS分析結果、および絶縁膜のTDS分析結果から、絶縁膜の酸素分子の放出量NO2は、数式1で求めることができる。ここで、TDS分析で得られる質量電荷比M/zが32で検出されるスペクトルの全てが酸素分子由来と仮定する。M/zが32のものとしてほかにCH3OHがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体であるM/zが17の酸素原子およびM/zが18の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。NH2は、標準試料から脱離した水素分子を密度で換算した値である。SH2は、標準試料をTDS分析したときのスペクトルの積分値である。ここで、標準試料の基準値を、NH2/SH2とする。SO2は、絶縁膜をTDS分析したときのスペクトルの積分値である。αは、TDS分析におけるスペクトル強度に影響する係数である。数式1の詳細に関しては、特開平6-275697公報を参照する。なお、上記絶縁膜の酸素の放出量は、電子科学株式会社製の昇温脱離分析装置EMD-WA1000S/Wを用い、標準試料として1×1016atoms/cm3の水素原子を含むシリコンウェハを用いて測定する。また、TDS分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。なお、NO2は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の2倍となる。下地絶縁膜102は十分な平坦性を有することが好ましい。具体的には、平均面粗さRaが1nm以下、好ましくは0.3nm以下、さらに好ましくは0.1nm以下となるように下地となる膜を設ける。上述の数値以下のRaとすることで、酸化物半導体膜106に結晶領域が形成されやすくなる。また、下地絶縁膜102と酸化物半導体膜106との界面の凹凸が小さくなることで、界面散乱の影響を小さくできる。なお、Raは、JISB0601で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、基準面から指定面までの偏差の絶対値を平均した値と表現でき、数式2にて定義される。なお、数式2において、S0は、測定面座標x1,y1x1,y2x2,y1x2,y2で表される4点によって囲まれる長方形の領域の面積を指し、Z0は測定面の平均高さを指す。Raは原子間力顕微鏡AFM:AtomicForceMicroscopeにて評価可能である。絶縁膜103aおよび絶縁膜103bは、シリコンを含まない絶縁膜を用いる。シリコンを含まないとは、誘導結合プラズマ質量分析ICP-MS:InductivelyCoupledPlasmaMassSpectrometryによりシリコン濃度が0.1原子未満であることをいう。具体的には、酸化アルミニウム、酸化ガリウム、酸化ジルコニウム、酸化ハフニウム、酸化イットリウム、酸化ランタンおよび窒化アルミニウムのいずれか一種以上を含む絶縁膜を用いればよい。絶縁膜103aおよび絶縁膜103bは、250°C以上450°C以下、好ましくは325°C以上375°C以下の温度における加熱処理により酸素を放出しない絶縁膜を用いると好ましい。また、絶縁膜103aおよび絶縁膜103bは、下地絶縁膜102から放出される酸素を透過しない絶縁膜である。そのため、絶縁膜103aおよび絶縁膜103bは、ある程度の厚さを有すると好ましい。具体的には、絶縁膜103aおよび絶縁膜103bは、5nm以上、好ましくは10nm以上の厚さを有すればよい。酸化物半導体膜106の材料として、例えば、In-M-Zn-O系材料を用いればよい。ここで、Mは酸素との結合エネルギーがInおよびZnよりも高い元素である。または、In-M-Zn-O系材料から酸素が脱離することを抑制する機能を有する元素である。Mの作用によって、酸化物半導体膜の酸素欠損の生成が抑制される。そのため、酸素欠損に起因するトランジスタの電気特性の変動を低減することができ、信頼性の高いトランジスタを得ることができる。Mは、具体的にはAl、Si、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Ga、Ge、Y、Zr、Nb、Mo、Sn、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、Hf、TaまたはWとすればよく、好ましくはAl、Ti、Ga、Y、Zr、CeまたはHfとする。酸化物半導体膜106の第1の領域106aおよび第2の領域106bは、酸化物半導体膜を低抵抗化する不純物を含む。具体的には、ヘリウム、ホウ素、窒素、フッ素、ネオン、アルミニウム、リン、アルゴン、ヒ素、クリプトン、インジウム、スズ、アンチモンおよびキセノンから選ばれた一種以上を含む領域である。酸化物半導体膜106は、単結晶、多結晶ポリクリスタルともいう。または非晶質などの状態をとる。好ましくは、酸化物半導体膜106は、CAAC-OSCAxisAlignedCrystallineOxideSemiconductor膜とする。CAAC-OS膜は、完全な単結晶ではなく、完全な非晶質でもない。CAAC-OS膜は、非晶質相に結晶部を有する結晶-非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が100nm未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡TEM:TransmissionElectronMicroscopeによる観察像では、CAAC-OS膜に含まれる非晶質部と結晶部との境界は明確ではない。また、TEMによってCAAC-OS膜には粒界グレインバウンダリーともいう。は確認できない。そのため、CAAC-OS膜は、粒界に起因する電子移動度の低下が抑制される。CAAC-OS膜に含まれる結晶部は、c軸がCAAC-OS膜の被形成面または表面に垂直な方向に揃い、かつab面に垂直な方向から見て三角形状または六角形状の原子配列を有し、c軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれa軸およびb軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、85°以上95°以下の範囲も含まれることとする。なお、CAAC-OS膜において、結晶部の分布が一様でなくてもよい。例えば、CAAC-OS膜の形成過程において、酸化物半導体膜106の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、CAAC-OS膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。CAAC-OS膜に含まれる結晶部のc軸は、CAAC-OS膜の被形成面または表面に垂直な方向に揃うため、CAAC-OS膜の形状被形成面の断面形状または表面の断面形状によっては互いに異なる方向を向くことがある。なお、結晶部のc軸の方向は、CAAC-OS膜が形成されたときの被形成面または表面に垂直な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。CAAC-OS膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。バッファ層107aおよびバッファ層107bは、10nm以上50nm以下、好ましくは10nm以上30nm以下の厚さで設ければよい。バッファ層107aおよびバッファ層107bは、ソース領域およびドレイン領域の一部を担うため、抵抗を下げるためにある程度の厚さを有すると好ましい。また、厚すぎると酸化物半導体膜106の段差被覆性が低下することが懸念される。ただし、上記範囲は一例であり、これに限定されるものではない。バッファ層107aおよびバッファ層107bとして、酸化物半導体膜106と電子の授受が可能な材料を用いる。具体的には、酸化物半導体膜106に適用可能な材料を用いると好ましい。または、バッファ層107aおよびバッファ層107bとして、公知の透明導電膜材料を用いてもよい。基板100に大きな制限はないが、少なくとも、後の熱処理に耐え得る程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板100として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、SOISiliconOnInsulator基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板100として用いてもよい。また、基板100として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板100に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。ゲート絶縁膜112は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化イットリウム、酸化ランタン、酸化セシウム、酸化タンタルおよび酸化マグネシウムの一種以上を選択して、単層または積層で用いればよい。ゲート電極104は、Al、Ti、Cr、Co、Ni、Cu、Y、Zr、Mo、Ag、TaおよびW、それらの窒化物、酸化物ならびに合金から一種以上選択し、単層でまたは積層で用いればよい。または、少なくともInおよびZnを含む酸化物または酸窒化物を用いても構わない。例えば、In-Ga-Zn-O-N系材料などを用いればよい。層間絶縁膜118は、ゲート絶縁膜112と同様の方法および同様の材料により形成する。層間絶縁膜118は、比誘電率が低く、かつ十分な厚さを有すると好ましい。例えば、比誘電率が3.8程度である酸化シリコン膜を用い、200nm以上1000nm以下の厚さで設ければよい。層間絶縁膜118の表面は、大気成分などの影響で僅かに固定電荷を有し、その影響により、トランジスタのしきい値電圧が変動することがある。そのため、層間絶縁膜118は、表面に生じる電荷の影響が十分に小さくなるような範囲の比誘電率および厚さとすることが好ましい。同様の理由で、層間絶縁膜118上に樹脂膜を形成することで、表面に生じる電荷の影響を低減しても構わない。配線116aおよび配線116bは、ゲート電極104と同様の方法および同様の材料によって形成すればよい。なお、配線116aおよび配線116bは、同一層かつ同一材料を用いて形成すればよい。なお、図1Cに示すトランジスタは、図1Bに示すトランジスタとゲート絶縁膜の形状が異なる以外は同様である。具体的には、図1Bに示すトランジスタではゲート絶縁膜112が酸化物半導体膜106を覆って設けられるのに対し、図1Cに示すトランジスタではゲート絶縁膜113はゲート電極104と同様の上面形状となる。以上に示すとおり、本発明の一態様に係るトランジスタは、チャネル領域は酸素欠損が少なく、かつソース領域およびドレイン領域は高抵抗化しにくい。従って、ノーマリーオフの電気特性を有し、かつオン電流の高いトランジスタである。以下に図1Bに示すトランジスタの作製方法を示す。まず、基板100を準備し、基板100上に下地絶縁膜102を成膜する。下地絶縁膜102は、スパッタリング法、化学気相成長CVD:ChemicalVaporDeposition法、分子線エピタキシーMBE:MolecularBeamEpitaxy法、原子層堆積ALD:AtomicLayerDeposition法またはパルスレーザ堆積PLD:PulseLaserDeposition法を用いて成膜すればよい。下地絶縁膜102は、好ましくはスパッタリング法を用いる。この際、酸化性ガス酸素、オゾンまたは亜酸化窒素を5以上、好ましくは10以上、さらに好ましくは20以上、さらに好ましくは50以上含む成膜ガスを用いる。該成膜ガスとして、水素などの不純物濃度が低いガスを用いる。また、成膜時の基板温度は室温以上200°C以下、好ましくは室温以上150°C以下、さらに好ましくは室温以上120°C以下とする。以上のような方法で下地絶縁膜102を成膜すると、水素などの不純物濃度が低く、かつ酸素を余剰に含みやすいため、下地絶縁膜102に酸素原子のダングリングボンドが形成されやすい。即ち、加熱処理により酸素を放出する絶縁膜を成膜することができる。次に、下地絶縁膜102上に絶縁膜103を成膜する。絶縁膜103は、スパッタリング法、CVD法、MBE法、ALD法またはPLD法を用いて成膜すればよい。次に、絶縁膜103上にバッファ層107を成膜する図2A参照。。バッファ層107は、スパッタリング法、CVD法、MBE法、ALD法またはPLD法を用いて成膜すればよい。次に、バッファ層107および絶縁膜103を加工し、対を成すバッファ層107aおよびバッファ層107b、ならびに対を成す絶縁膜103aおよび絶縁膜103bを形成する図2B参照。。このとき、バッファ層107aおよびバッファ層107bを形成した後、バッファ層107aおよびバッファ層107bをマスクとし、絶縁膜103を加工しても構わないし、バッファ層107を加工する際に用いたレジストマスクを用いて絶縁膜103を加工しても構わない。なお、本明細書において、単に加工すると記載する場合、フォトリソグラフィ工程により形成したレジストマスクを用いて、膜を所望の形状にすることを示す。次に、下地絶縁膜102上に酸化物半導体膜を成膜する。該酸化物半導体膜は、スパッタリング法、CVD法、MBE法、ALD法またはPLD法を用いて成膜すればよい。酸化物半導体膜の成膜後、第1の加熱処理を行うと好ましい。第1の加熱処理は、不活性ガス窒素、またはヘリウム、ネオン、アルゴン、クリプトン、キセノンなどの希ガス雰囲気、酸化性ガスを10ppm以上、好ましくは1以上、さらに好ましくは10以上含む雰囲気、または減圧状態10Pa以下において、250°C以上450°C以下、好ましくは325°C以上375°C以下の温度で行う。第1の加熱処理によって、下地絶縁膜102と接する領域で酸化物半導体膜のキャリア密度を低減することができる。また、絶縁膜103aおよび絶縁膜103b上のバッファ層107aおよびバッファ層107bの高抵抗化は抑制できる。次に、前述の酸化物半導体膜を加工して島状の酸化物半導体膜136を形成する図2C参照。。酸化物半導体膜は、好ましくはスパッタリング法を用いて成膜する。この際、酸化性ガスを5以上、好ましくは10以上、さらに好ましくは20以上、さらに好ましくは50以上含む成膜ガスを用いる。該成膜ガスとして、水素などの不純物濃度の低いガスを用いる。また、成膜時の基板温度は室温以上450°C以下、好ましくは100°C以上400°C以下、さらに好ましくは150°C以上350°C以下とする。以上のような方法で酸化物半導体膜を成膜すると、水素などの不純物濃度が低く、かつ酸素欠損が生じにくい。次に、酸化物半導体膜136上にゲート絶縁膜112を成膜する。ゲート絶縁膜112は、スパッタリング法、CVD法、MBE法、ALD法またはPLD法を用いて成膜すればよい。なお、酸化物半導体膜の成膜後に代えて、ゲート絶縁膜112の成膜後に第1の加熱処理を行ってもよい。ゲート絶縁膜112は、下地絶縁膜102または絶縁膜103と同様の方法および同様の材料で成膜してもよい。次に、ゲート絶縁膜112を介して酸化物半導体膜136上にゲート電極104となる導電膜を成膜する。該導電膜は、スパッタリング法、CVD法、MBE法、ALD法またはPLD法を用いて成膜すればよい。次に、ゲート電極104となる導電膜を加工し、ゲート電極104を形成する図3A参照。。次に、ゲート電極104をマスクとし、酸化物半導体膜136に不純物を添加することで、第1の領域106a、第2の領域106bおよび第3の領域106cとなる領域を形成する。ここで、不純物は、酸化物半導体膜を低抵抗化する不純物である。具体的には、ヘリウム、ホウ素、窒素、フッ素、ネオン、アルミニウム、リン、アルゴン、ヒ素、クリプトン、インジウム、スズ、アンチモンおよびキセノンから選ばれた一種以上を添加すればよい。なお、その方法は、イオン注入法、イオンドーピング法で行えばよい。または、酸化物半導体膜を低抵抗化する不純物を含む雰囲気でのプラズマ処理もしくは加熱処理を行えばよい。好ましくはイオン注入法を用いる。なお、イオン注入法にて酸化物半導体膜を低抵抗化する不純物を添加した後、第2の加熱処理を行ってもよい。第2の加熱処理は、第1の加熱処理と同様の加熱処理とすればよい。なお、第2の加熱処理を、第1の加熱処理に代えて行ってもよい。なお、第3の領域106cは、前述の不純物の添加されない領域である。第2の加熱処理によって、酸化物半導体膜136の一部の領域を低抵抗化させ、第1の領域106a、第2の領域106bおよび第3の領域106cを有する酸化物半導体膜106とすることができる図3B参照。。このような不純物添加および第2の加熱処理によって、酸化物半導体膜136の一部の領域を低抵抗化させるとともに、バッファ層107aおよびバッファ層107bを低抵抗化させてもよい。次に、ゲート絶縁膜112およびゲート電極104上に層間絶縁膜118を成膜する。層間絶縁膜118は、スパッタリング法、CVD法、MBE法、ALD法またはPLD法を用いて成膜すればよい。層間絶縁膜118は、下地絶縁膜102または絶縁膜103と同様の方法および同様の材料で成膜してもよい。次に、層間絶縁膜118およびゲート絶縁膜112を加工して、バッファ層107aおよびバッファ層107bと重畳する領域において、酸化物半導体膜106の第1の領域106aおよび第2の領域106bを露出する開口部を形成する。該開口部は、酸化物半導体膜106がなるべくエッチングされないような条件で行うが、これに限定されない。具体的には、該開口部を形成する際に、酸化物半導体膜106を貫通し、バッファ層107aおよびバッファ層107b、または絶縁膜103aおよび絶縁膜103bを露出してしまっても構わない。このように、バッファ層107aおよびバッファ層107b、ならびに絶縁膜103aおよび絶縁膜103bを有することで、層間絶縁膜118およびゲート絶縁膜112を加工する際のエッチング条件の自由度が高まる。そのため、トランジスタの歩留まりを高めることができる。次に、層間絶縁膜118、ならびに露出された酸化物半導体膜106の第1の領域106aおよび第2の領域106b上に、配線116aおよび配線116bとなる導電膜を成膜する。該導電膜は、スパッタリング法、CVD法、MBE法、ALD法またはPLD法を用いて成膜すればよい。次に、配線116aおよび配線116bとなる導電膜を加工し、配線116aおよび配線116bを形成する図3C参照。。以上の工程により、図1Bに示すトランジスタを作製することができる。なお、図1Cに示すトランジスタは、図1Bに示すトランジスタとゲート絶縁膜の形状が異なるのみである。そのため、詳細は図1Bのトランジスタの作製方法の説明を参酌すればよい。本実施の形態によって得られたトランジスタは、チャネル領域のキャリア密度が低く、かつソース領域およびドレイン領域が高抵抗化しにくい。該トランジスタはノーマリーオフの電気特性を有し、かつ高いオン電流が得られる。また、該トランジスタを用いた半導体装置は高速動作が可能となる。本実施の形態は、適宜他の実施の形態と組み合わせて用いることができる。実施の形態2本実施の形態では、実施の形態1で示したトランジスタとは異なる構造を有するトランジスタおよびその作製方法について、図4乃至図7を用いて説明する。図4Aは本発明の一態様に係るトランジスタの上面図である。図4Aに示す一点鎖線A-Bに対応する断面図を図4Bに示す。なお、簡単のため、図4Aにおいては、層間絶縁膜218、ゲート絶縁膜212などを省略して示す。図4Bに示すトランジスタは、基板200と、基板200上に設けられた一対の溝部を有する下地絶縁膜202と、下地絶縁膜202の一対の溝部の側面および底面を覆って設けられた対を成す絶縁膜203aおよび絶縁膜203bと、下地絶縁膜202の一対の溝部を埋めるように、絶縁膜203aおよび絶縁膜203b上に設けられたバッファ層207aおよびバッファ層207bと、下地絶縁膜202、バッファ層207aおよびバッファ層207b上に設けられた第1の領域206a、第2の領域206bおよび第3の領域206cを有する酸化物半導体膜206と、酸化物半導体膜206上に設けられたゲート絶縁膜212と、ゲート絶縁膜212を介して酸化物半導体膜206の第3の領域206cと重畳するゲート電極204と、少なくともゲート電極204を覆って設けられた層間絶縁膜218と、層間絶縁膜218上に設けられ、酸化物半導体膜206の第1の領域206aおよび第2の領域206bとそれぞれ接する配線216aおよび配線216bと、を有する。なお、ゲート電極204はバッファ層207aおよびバッファ層207bの間に設けられる。なお、酸化物半導体膜206の第1の領域206aおよび第2の領域206bは、トランジスタのソース領域およびドレイン領域として機能する。また、酸化物半導体膜206の第3の領域206cはトランジスタのチャネル領域として機能する。また、配線216aおよび配線216bと同一層かつ同一材料で設けられた配線と、ゲート電極204と、を接続してもよい。下地絶縁膜202は、下地絶縁膜102と同様の材料および同様の方法で形成すればよい。絶縁膜203aおよび絶縁膜203bは、絶縁膜103aおよび絶縁膜103bと同様の材料および同様の方法で形成すればよい。バッファ層207aおよびバッファ層207bは、バッファ層107aおよびバッファ層107bと同様の材料および同様の方法で形成すればよい。酸化物半導体膜206は、酸化物半導体膜106と同様の材料および同様の方法で形成すればよい。また、酸化物半導体膜206の第1の領域206aおよび第2の領域206bは、酸化物半導体膜106の第1の領域106aおよび第2の領域106bと同様の材料および同様の方法で形成すればよい。基板200は、基板100と同様の材料を用いればよい。ゲート絶縁膜212は、ゲート絶縁膜112と同様の材料および同様の方法で形成すればよい。ゲート電極204は、ゲート電極104と同様の材料および同様の方法で形成すればよい。層間絶縁膜218は、層間絶縁膜118と同様の材料および同様の方法で形成すればよい。配線216aおよび配線216bは、配線116aおよび配線116bと同様の材料および同様の方法で形成すればよい。なお、図4Cに示すトランジスタは、図4Bに示すトランジスタとゲート絶縁膜の形状が異なる以外は同様である。具体的には、図4Bに示すトランジスタではゲート絶縁膜212が酸化物半導体膜206を覆って設けられるのに対し、図4Cに示すトランジスタではゲート絶縁膜213はゲート電極204と同様の上面形状となる。以上に示すとおり、本発明の一態様に係るトランジスタは、チャネル領域はキャリア密度が低く、かつソース領域およびドレイン領域は高抵抗化しにくい。従って、ノーマリーオフの電気特性を有し、かつオン電流の高いトランジスタである。以下に図4Bに示すトランジスタの作製方法を示す。まず、基板200を準備し、基板200上に下地絶縁膜232を成膜する図5A参照。。下地絶縁膜232は、スパッタリング法、CVD法、MBE法、ALD法またはPLD法を用いて成膜すればよい。次に、下地絶縁膜232を加工し、一対の溝部を有する下地絶縁膜202を形成する図5B参照。。次に、下地絶縁膜202上に絶縁膜233を成膜する。絶縁膜233は、スパッタリング法、CVD法、MBE法、ALD法またはPLD法を用いて成膜すればよい。なお、絶縁膜233は、下地絶縁膜202の一対の溝部の深さよりも薄く成膜する。これは、絶縁膜233が下地絶縁膜202の一対の溝部の深さよりも厚い場合、後に形成するバッファ層207aおよびバッファ層207bを、下地絶縁膜202の一対の溝部に埋めて形成することが困難となるためである。このとき、下地絶縁膜202の一対の溝部の端部がテーパー角を有すると、下地絶縁膜202上に絶縁膜233を良好に被覆することができ、段差部などに隙間ができにくくなる。なお、テーパー角を有するとは、テーパー角の角度θが20°以上90°未満好ましくは、40°以上85°以下をいう。次に、絶縁膜233上にバッファ層237を成膜する図5C参照。。バッファ層237は、スパッタリング法、CVD法、MBE法、ALD法またはPLD法を用いて成膜すればよい。次に、バッファ層237および絶縁膜233の一部をエッチングし、下地絶縁膜202の一部を露出することで、下地絶縁膜202の一対の溝部に、対を成す絶縁膜203aおよび絶縁膜203b、ならびに対を成すバッファ層207aおよびバッファ層207bを形成する図6A参照。。なお、バッファ層237および絶縁膜233の一部をエッチングすることで、下地絶縁膜202と、バッファ層207aおよびバッファ層207bと、は表面の高さが同程度となる。ただし、これに限定されず、下地絶縁膜202と、バッファ層207aおよびバッファ層207bと、は表面の高さが異なっていてもよい。バッファ層237および絶縁膜233の一部をエッチングする処理は、具体的には化学機械研磨CMP:ChemicalMechanicalPolishing処理、ドライエッチング処理などによって行えばよい。なお、ドライエッチング処理によりバッファ層237および絶縁膜233の一部をエッチングするためには、バッファ層237上に平坦化膜を形成し、その後、該平坦化膜とバッファ層237と絶縁膜233とが同程度のエッチングレートとなる条件でエッチング処理を行えばよい。または、ドライエッチング処理とCMP処理とを組み合わせて行ってもよい。例えば、バッファ層237をドライエッチング処理した後、絶縁膜233をCMP処理してもよい。または、バッファ層237をCMP処理した後、絶縁膜233をドライエッチング処理してもよい。なお、下地絶縁膜202の一対の溝部の端部がテーパー角を有するため、該溝部に設けられた絶縁膜203a、絶縁膜203b、バッファ層207aおよびバッファ層207bは端部が逆テーパー角を有する。逆テーパー角を有するとは、テーパー角の角度θが90°超過110°未満好ましくは、95°超過130°未満をいう。次に、酸化物半導体膜を成膜する。該酸化物半導体膜は、実施の形態1で示した酸化物半導体膜と同様の材料および同様の方法を用いて成膜すればよい。酸化物半導体膜の成膜後、第1の加熱処理を行うと好ましい。第1の加熱処理は、実施の形態1で示した第1の加熱処理と同様の加熱処理とすればよい。第1の加熱処理によって、下地絶縁膜202と接する領域で酸化物半導体膜のキャリア密度を低減することができる。また、絶縁膜203aおよび絶縁膜203b上のバッファ層207aおよびバッファ層207bの高抵抗化は抑制できる。次に、前述の酸化物半導体膜を加工し、酸化物半導体膜236を形成する図6B参照。。酸化物半導体膜236は、酸化物半導体膜136と同様の材料および同様の方法を用いて成膜すればよい。次に、酸化物半導体膜236上にゲート絶縁膜212を成膜する。酸化物半導体膜の成膜後に代えて、ゲート絶縁膜212の成膜後に第1の加熱処理を行ってもよい。次に、ゲート絶縁膜212上にゲート電極204を形成する図6C参照。。次に、ゲート電極204をマスクとし、酸化物半導体膜236に不純物を添加することで、第1の領域206a、第2の領域206bおよび第3の領域206cとなる領域を形成する。ここで、不純物添加は、実施の形態1で示した材料および方法で行えばよい。なお、イオン注入法にて不純物を添加した後に、第2の加熱処理を行ってもよい。第2の加熱処理は、第1の加熱処理と同様の加熱処理とすればよい。なお、第2の加熱処理を、第1の加熱処理に代えて行ってもよい。なお、第3の領域206cとなる領域は、前述の不純物の添加されない領域である。第2の加熱処理によって、酸化物半導体膜236の一部を低抵抗化させ、第1の領域206a、第2の領域206bおよび第3の領域206cを有する酸化物半導体膜206とすることができる図7A参照。。次に、ゲート絶縁膜212およびゲート電極204上に層間絶縁膜218を成膜する。次に、層間絶縁膜218およびゲート絶縁膜212を加工して、酸化物半導体膜206の第1の領域206aおよび第2の領域206bを露出する開口部を形成する。該開口部は、酸化物半導体膜206がなるべくエッチングされないような条件で行うが、これに限定されない。具体的には、該開口部を形成する際に、酸化物半導体膜206を貫通し、絶縁膜203aおよび/または絶縁膜203bを露出してしまっても構わない。次に、層間絶縁膜218、ならびに露出された酸化物半導体膜206の第1の領域206aおよび第2の領域206b上に、配線216aおよび配線216bを形成する図7B参照。。以上の工程により、図4Bに示すトランジスタを作製することができる。なお、図4Cに示すトランジスタは、図4Bに示すトランジスタとゲート絶縁膜の形状が異なるのみである。そのため、詳細は図4Bのトランジスタの作製方法の説明を参酌すればよい。本実施の形態によって得られたトランジスタは、チャネル領域のキャリア密度が低く、ソース領域およびドレイン領域が高抵抗化しにくい。そのため、該トランジスタはノーマリーオフの電気特性を有し、かつ高いオン電流が得られる。また、該トランジスタを用いた半導体装置は高速動作が可能となる。本実施の形態は、適宜他の実施の形態と組み合わせて用いることができる。実施の形態3本実施の形態では実施の形態1または実施の形態2に示すトランジスタを用いて作製した液晶表示装置について説明する。なお、本実施の形態では液晶表示装置に本発明の一形態を適用した例について説明するが、これに限定されるものではない。例えば、発光装置の一つであるELElectroLuminescence表示装置に本発明の一形態を適用することも、当業者であれば容易に想到しうるものである。図10にアクティブマトリクス駆動方式の液晶表示装置の回路図を示す。液晶表示装置は、ソース線SL_1乃至SL_a、ゲート線GL_1乃至GL_bおよび複数の画素2200を有する。画素2200は、トランジスタ2230と、キャパシタ2220と、液晶素子2210と、を含む。こうした画素2200が複数集まって液晶表示装置の画素部を構成する。なお、単にソース線またはゲート線を指す場合には、ソース線SLまたはゲート線GLと記載することもある。トランジスタ2230は、実施の形態1または実施の形態2で示すトランジスタを用いる。実施の形態1または実施の形態2で示すトランジスタは電気的特性が良好な酸化物半導体を用いたトランジスタであるため、表示品位の高い表示装置を得ることができる。ゲート線GLはトランジスタ2230のゲートと接続し、ソース線SLはトランジスタ2230のソースと接続し、トランジスタ2230のドレインは、キャパシタ2220の一方の容量電極および液晶素子2210の一方の画素電極と接続する。キャパシタ2220の他方の容量電極および液晶素子2210の他方の画素電極は、共通電極と接続する。なお、共通電極はゲート線GLと同一層かつ同一材料で設けてもよい。また、ゲート線GLは、ゲート駆動回路と接続される。ゲート駆動回路は、実施の形態1または実施の形態2で示すトランジスタを含んでもよい。また、ソース線SLは、ソース駆動回路と接続される。ソース駆動回路は、実施の形態1または実施の形態2で示すトランジスタを含んでもよい。なお、ゲート駆動回路およびソース駆動回路のいずれかまたは両方を、別途用意された基板上に形成し、COGChipOnGlass、ワイヤボンディング、またはTABTapeAutomatedBondingなどの方法を用いて接続してもよい。また、トランジスタは静電気などにより破壊されやすいため、保護回路を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。ゲート線GLにトランジスタ2230のしきい値電圧以上になるように電圧を印加すると、ソース線SLから供給された電荷がトランジスタ2230のドレイン電流となってキャパシタ2220に蓄積される。1行分の充電後、該行にあるトランジスタ2230はオフ状態となり、ソース線SLから電圧が掛からなくなるが、キャパシタ2220に蓄積された電荷によって必要な電圧を維持することができる。その後、次の行のキャパシタ2220の充電に移る。このようにして、1行からb行の充電を行う。ドレイン電流は、トランジスタにおいてソースからチャネルを介してドレインに流れる電流のことである。ドレイン電流はゲート電圧がしきい値電圧よりも大きいときに流れる。なお、トランジスタ2230はオフ電流が小さい。そのため、動きの少ない画像静止画を含む。では、表示の書き換え周波数を低減でき、さらなる消費電力の低減が可能となる。また、キャパシタ2220の容量をさらに小さくすることが可能となるため、充電に必要な消費電力を低減することができる。また、トランジスタ2230はトランジスタの動作に起因する電気特性の変動が小さいため、信頼性の高い液晶表示装置を得ることができる。以上のように、本発明の一態様によって、表示品位が高く、消費電力の小さい液晶表示装置を提供することができる。本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。実施の形態4本実施の形態では、実施の形態1または実施の形態2で示すトランジスタを用いて、半導体記憶装置を作製する例について説明する。揮発性半導体記憶装置の代表的な例としては、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶するDRAMDynamicRandomAccessMemory、フリップフロップなどの回路を用いて記憶内容を保持するSRAMStaticRandomAccessMemoryがある。不揮発性半導体記憶装置の代表例としては、トランジスタのゲートとチャネル領域との間にノードを有し、当該ノードに電荷を保持することで記憶を行うフラッシュメモリがある。上述した半導体記憶装置に含まれるトランジスタの一部に実施の形態1または実施の形態2で示すトランジスタを適用することができる。まずは、実施の形態1または実施の形態2で示すトランジスタを適用したDRAMについて図11を用いて説明する。DRAMは、ビット線BLと、ワード線WLと、センスアンプSAmpと、トランジスタTrと、キャパシタCと、を有する図11A参照。。キャパシタCに保持された電圧の時間変化は、トランジスタTrのオフ電流によって図11Bに示すように徐々に低減していくことが知られている。当初V0からV1まで充電された電圧は、時間が経過するとdata1を読み出す限界点であるVAまで低減する。この期間を保持期間T_1とする。即ち、2値DRAMの場合、保持期間T_1の間にリフレッシュをする必要がある。ここで、トランジスタTrに実施の形態1または実施の形態2で示すトランジスタを適用すると、オフ電流が小さいため、保持期間T_1を長くすることができる。即ち、リフレッシュ期間を長くとることが可能となるため、消費電力を低減することができる。例えば、オフ電流が1×10-21A以下、好ましくは1×10-24A以下となった酸化物半導体膜を用いたトランジスタでDRAMを構成すると、電力を供給せずに数日間から数十年間に渡ってデータを保持することが可能となる。また、トランジスタTrに実施の形態1または実施の形態2で示すトランジスタを適用すると、該トランジスタはトランジスタの動作に起因する電気特性の変動が小さいため、信頼性の高い半導体記憶装置を得ることができる。以上のように、本発明の一態様によって、信頼性が高く、消費電力の小さいDRAMを得ることができる。次に、実施の形態1または実施の形態2で示すトランジスタを適用した不揮発性メモリについて図12を用いて説明する。図12Aは、不揮発性メモリの回路図である。不揮発性メモリは、トランジスタTr_1と、トランジスタTr_1のゲートと接続するワード線WL_1と、トランジスタTr_1のソースと接続するソース配線SL_1と、トランジスタTr_2と、トランジスタTr_2のソースと接続するソース配線SL_2と、トランジスタTr_2のドレインと接続するドレイン配線DL_2と、キャパシタCと、キャパシタCの一端と接続する容量配線CLと、キャパシタCの他端、トランジスタTr_1のドレインおよびトランジスタTr_2のゲートと接続するノードNと、を有する。なお、本実施の形態に示す不揮発性メモリは、ノードNの電位に応じて、トランジスタTr_2のしきい値電圧が変動することを利用したものである。例えば、図12Bは容量配線CLの電圧VCLと、トランジスタTr_2を流れるドレイン電流Id_2との関係を説明する図である。ここで、ノードNは、トランジスタTr_1を介して電圧を調整することができる。例えば、SL_1の電位をVDDとする。このとき、WL_1の電位をTr_1のしきい値電圧VthにVDDを加えた電位以上とすることで、ノードNの電圧をHIGHにすることができる。また、WL_1の電位をTr_1のしきい値電圧Vth以下とすることで、ノードNの電位をLOWにすることができる。そのため、N=LOWで示したVCL-Id_2カーブと、N=HIGHで示したVCL-Id_2カーブのいずれかを得ることができる。即ち、N=LOWでは、VCL=0VにてId_2が小さいため、データ0となる。また、N=HIGHでは、VCL=0VにてId_2が大きいため、データ1となる。このようにして、データを記憶することができる。ここで、トランジスタTr_1に実施の形態1または実施の形態2で示すトランジスタを適用すると、該トランジスタはオフ電流を極めて小さくすることができるため、ノードNに蓄積された電荷がトランジスタTr_1のソースおよびドレイン間を意図せずにリークすることを抑制できる。そのため、長期間に渡ってデータを保持することができる。また、本発明の一態様を用いることでトランジスタTr_1のしきい値電圧が調整されるため、書き込みに必要な電圧を低減することが可能となり、フラッシュメモリなどと比較して消費電力を低減することができる。また、トランジスタTr_1に実施の形態1または実施の形態2で示すトランジスタを適用すると、該トランジスタはトランジスタの動作に起因する電気特性の変動が小さいため、信頼性の高い半導体記憶装置を得ることができる。なお、トランジスタTr_2に、実施の形態1または実施の形態2で示すトランジスタを適用しても構わない。以上のように、本発明の一態様によって、長期間の信頼性が高く、消費電力の小さく、集積度の高い半導体記憶装置を得ることができる。本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。実施の形態5実施の形態1または実施の形態2で示すトランジスタまたは実施の形態5に示した半導体記憶装置を少なくとも一部に用いてCPUCentralProcessingUnitを構成することができる。図13Aは、CPUの具体的な構成を示すブロック図である。図13Aに示すCPUは、基板1190上に、演算回路ALU:Arithmeticlogicunit1191、ALUコントローラ1192、インストラクションデコーダ1193、インタラプトコントローラ1194、タイミングコントローラ1195、レジスタ1196、レジスタコントローラ1197、バスインターフェースBusI/F1198、書き換え可能なROM1199、およびROMインターフェースROMI/F1189を有している。基板1190は、半導体基板、SOI基板、ガラス基板などを用いる。ROM1199およびROMインターフェース1189は、別チップに設けてもよい。もちろん、図13Aに示すCPUは、その構成を簡略化して示した一例にすぎず、実際のCPUはその用途によって多種多様な構成を有している。バスインターフェース1198を介してCPUに入力された命令は、インストラクションデコーダ1193に入力され、デコードされた後、ALUコントローラ1192、インタラプトコントローラ1194、レジスタコントローラ1197、タイミングコントローラ1195に入力される。ALUコントローラ1192、インタラプトコントローラ1194、レジスタコントローラ1197、タイミングコントローラ1195は、デコードされた命令に基づき、各種制御を行なう。具体的にALUコントローラ1192は、ALU1191の動作を制御するための信号を生成する。また、インタラプトコントローラ1194は、CPUのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ1197は、レジスタ1196のアドレスを生成し、CPUの状態に応じてレジスタ1196の読み出しや書き込みを行なう。また、タイミングコントローラ1195は、ALU1191、ALUコントローラ1192、インストラクションデコーダ1193、インタラプトコントローラ1194、およびレジスタコントローラ1197の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ1195は、基準クロック信号CLK1を元に、内部クロック信号CLK2を生成する内部クロック生成部を備えており、クロック信号CLK2を上記各種回路に供給する。図13Aに示すCPUでは、レジスタ1196に、記憶素子が設けられている。レジスタ1196の記憶素子には、実施の形態4に示す半導体記憶装置を用いることができる。図13Aに示すCPUにおいて、レジスタコントローラ1197は、ALU1191からの指示に従い、レジスタ1196における保持動作を行う。即ち、レジスタ1196が有する記憶素子において、位相反転素子によるデータの保持を行うか、キャパシタによるデータの保持を行う。位相反転素子によってデータが保持されている場合、レジスタ1196内の記憶素子への、電源電圧の供給が行われる。キャパシタによってデータが保持されている場合、キャパシタへのデータの書き換えが行われ、レジスタ1196内の記憶素子への電源電圧の供給を停止することができる。電源停止に関しては、図13Bまたは図13Cに示すように、記憶素子群と、電源電位VDDまたは電源電位VSSの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図13Bおよび図13Cの回路の説明を行う。図13Bおよび図13Cでは、記憶素子への電源電位の供給を制御するスイッチング素子に実施の形態1または実施の形態2に示すトランジスタ用いた構成の一例を示す。図13Bに示す記憶装置は、スイッチング素子1141と、記憶素子1142を複数有する記憶素子群1143とを有している。具体的に、それぞれの記憶素子1142には、実施の形態4に示す半導体記憶装置を用いることができる。記憶素子群1143が有するそれぞれの記憶素子1142には、スイッチング素子1141を介して、ハイレベルの電源電位VDDが供給されている。さらに、記憶素子群1143が有するそれぞれの記憶素子1142には、信号INの電位と、ローレベルの電源電位VSSの電位が与えられている。図13Bでは、スイッチング素子1141として、酸化物半導体などのバンドギャップの大きい半導体を活性層に有するトランジスタを用いており、該トランジスタは、そのゲートに与えられる信号SigAによりスイッチングが制御される。なお、図13Bでは、スイッチング素子1141がトランジスタを一つだけ有する構成を示しているが、これに限定されず、トランジスタを複数有していてもよい。スイッチング素子1141が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。また、図13Cには、記憶素子群1143が有するそれぞれの記憶素子1142に、スイッチング素子1141を介して、ローレベルの電源電位VSSが供給されている、記憶装置の一例を示す。スイッチング素子1141により、記憶素子群1143が有するそれぞれの記憶素子1142への、ローレベルの電源電位VSSの供給を制御することができる。記憶素子群と、電源電位VDDまたは電源電位VSSの与えられているノード間に、スイッチング素子を設け、一時的にCPUの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、CPUの動作を停止することができ、それにより消費電力を低減することができる。ここでは、CPUを例に挙げて説明したが、DSPDegitalSignalProcessor、カスタムLSI、FPGAFieldProgrammableGateArrayなどのLSIにも応用可能である。本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。実施の形態6本実施の形態では、実施の形態1乃至実施の形態5の少なくともいずれかを適用した電子機器の例について説明する。図14Aは携帯型情報端末である。図14Aに示す携帯型情報端末は、筐体9300と、ボタン9301と、マイクロフォン9302と、表示部9303と、スピーカ9304と、カメラ9305と、を具備し、携帯型電話機としての機能を有する。本発明の一形態は、表示部9303およびカメラ9305に適用することができる。また、図示しないが、本体内部にある演算装置、無線回路または記憶回路に本発明の一形態を適用することもできる。図14Bは、ディスプレイである。図14Bに示すディスプレイは、筐体9310と、表示部9311と、を具備する。本発明の一態様は、表示部9311に適用することができる。本発明の一形態を適用することで、表示部9311のサイズを大きくしたときにも表示品位の高いディスプレイとすることができる。図14Cは、デジタルスチルカメラである。図14Cに示すデジタルスチルカメラは、筐体9320と、ボタン9321と、マイクロフォン9322と、表示部9323と、を具備する。本発明の一形態は、表示部9323に適用することができる。また、図示しないが、記憶回路またはイメージセンサに本発明の一形態を適用することもできる。図14Dは2つ折り可能な携帯情報端末である。図14Dに示す2つ折り可能な携帯情報端末は、筐体9630、表示部9631a、表示部9631b、留め具9633、操作スイッチ9638、を有する。本発明の一形態は、表示部9631aおよび表示部9631bに適用することができる。また、図示しないが、本体内部にある演算装置、無線回路または記憶回路に本発明の一形態を適用することもできる。なお、表示部9631aまたは/および表示部9631bは、一部または全部をタッチパネルとすることができ、表示された操作キーに触れることでデータ入力などを行うことができる。本発明の一態様に係る半導体装置を用いることで、電子機器の性能を高め、かつ信頼性を高めることができる。本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。本実施例では、TDSを用い、絶縁膜を有する試料の脱ガス評価を行った。脱ガス評価は、電子科学株式会社製の昇温脱離分析装置EMD-WA1000S/Wを用いた。以下に試料の作製方法を示す。まず、シリコンウェハを準備し、シリコンウェハ上に熱酸化膜を成膜した。熱酸化膜は、3HClを含む酸素雰囲気にて、950°Cの温度で行い、厚さは100nmとした。次に、熱酸化膜上に絶縁膜として、酸化シリコン膜を成膜した。または、熱酸化膜上に酸化シリコン膜を成膜し、酸化シリコン膜上に酸化アルミニウム膜を成膜した。酸化シリコン膜は、スパッタリング法により成膜した。具体的には、酸化シリコンターゲットを用い、酸素を50sccm含む雰囲気において、圧力を0.4Paに制御し、成膜時の基板加熱温度を100°C、成膜電力を2kW13.56MHzとして300nmの厚さで成膜した。酸化アルミニウム膜は、スパッタリング法により成膜した。具体的には、酸化アルミニウムターゲットを用い、アルゴンを25sccmおよび酸素を25sccm含む雰囲気において、圧力を0.4Paに制御し、成膜時の基板加熱温度を250°C、成膜電力を2.5kW13.56MHzとして10nmの厚さで成膜した。次に、各試料の脱ガスを評価した。M/zが32のTDSスペクトルを図8に示す。ここで、図8Aは、絶縁膜として酸化シリコン膜を用いた試料のTDSスペクトルを示す。また、図8Bは、絶縁膜として酸化シリコン膜および酸化アルミニウム膜を用いた試料のTDSスペクトルを示す。図8Aに示す、絶縁膜に酸化シリコン膜を用いた試料のTDSスペクトルより、基板温度が200°C~400°Cの範囲でM/zが32の脱ガスが確認された。また、脱ガス量は酸素原子に換算して5.0×1020atoms/cm3であった。一方、図8Bに示す、絶縁膜に酸化シリコン膜および酸化アルミニウム膜を用いた試料のTDSスペクトルより、基板温度が100°C以上500°C以下でM/zが32の脱ガスが確認されなかった。本実施例より、酸化シリコン膜は200°C~400°Cの加熱処理により酸素を放出することがわかる。また、酸化シリコン膜上に酸化アルミニウム膜を設けることで、加熱処理を行っても酸素を放出しなくなることがわかる。本実施例では、下地絶縁膜上に設けられた酸化物半導体膜の比抵抗率およびキャリア密度を、ホール効果測定により評価した。ホール効果測定は、株式会社東陽テクニカ製ResiTest8300シリーズを用いた。以下に試料の作製方法を示す。まず、ガラス基板を準備し、ガラス基板上に下地絶縁膜を成膜した。下地絶縁膜の材料は、酸化アルミニウム膜または酸化シリコン膜とした。酸化アルミニウム膜は、スパッタリング法により成膜した。具体的には、酸化アルミニウムターゲットを用い、アルゴンを25sccmおよび酸素を25sccm含む雰囲気において、圧力を0.4Paに制御し、成膜時の基板加熱温度を250°C、成膜電力を2.5kW13.56MHzとして100nmの厚さで成膜した。酸化シリコン膜は、スパッタリング法により成膜した。具体的には、酸化シリコンターゲットを用い、アルゴンを25sccmおよび酸素を25sccm含む雰囲気において、圧力を0.4Paに制御し、成膜時の基板加熱温度を100°C、成膜電力を2kW13.56MHzとして300nmの厚さで成膜した。次に、下地絶縁膜上に酸化物半導体膜を成膜した。酸化物半導体膜は、スパッタリング法により成膜した。具体的には、In-Ga-Zn-OIn:Ga:Zn=1:1:1[原子数比]ターゲットを用い、酸素を45sccm含む雰囲気において、圧力を0.4Paに制御し、成膜時の基板加熱温度を400°C、成膜電力を500WDCとして30nmの厚さで成膜した。次に、各基板を10mm×10mmのサイズに分割した。次に、分割した基板に対し、窒素ガス雰囲気において、250°C、275°C、300°C、325°C、350°C、375°Cまたは450°Cの温度で1時間、加熱処理を行った。次に、ホール効果測定により、各試料の比抵抗率およびキャリア密度を評価した。結果を図9に示す。ここで、下地絶縁膜として酸化アルミニウム膜を用いた試料のホール効果測定結果を黒丸のシンボルで示す。また、下地絶縁膜として酸化シリコン膜を用いた試料のホール効果測定結果を白抜き三角のシンボルで示す。なお、図9Aは加熱処理の温度と比抵抗値との関係を示し、図9Bは加熱処理の温度とキャリア密度との関係を示す。図9Aより、加熱処理の温度が250°C以上300°C以下の範囲では、下地絶縁膜に酸化アルミニウム膜を用いた試料と酸化シリコン膜を用いた試料との間に比抵抗値の差はほとんど見られず、低い値を示した。一方、加熱処理の温度が325°C以上375°C以下の範囲では、下地絶縁膜に酸化アルミニウム膜を用いた試料の方が酸化シリコン膜を用いた試料よりも低抵抗であった。また、図9Bより、加熱処理の温度が250°C以上300°C以下の範囲では、下地絶縁膜に酸化アルミニウム膜を用いた試料と酸化シリコン膜を用いた試料との間にキャリア密度の差はほとんど見られず、高い値を示した。一方、加熱処理の温度が325°C以上375°C以下の範囲では、下地絶縁膜に酸化アルミニウム膜を用いた試料の方が酸化シリコン膜を用いた試料よりも高いキャリア密度を示した。従って、下地絶縁膜を作り分けることによって、酸化物半導体膜のキャリア密度の低い領域と、比抵抗値の低い領域を同時に形成できることがわかる。即ち、本実施例を酸化物半導体膜を用いたトランジスタに適用する場合、チャネル領域の下には酸化シリコン膜を設け、ソース領域およびドレイン領域の下には酸化アルミニウム膜を設け、325°C以上375°C以下の温度で加熱処理を行えば、チャネル領域のキャリア密度は低く、かつソース領域およびドレイン領域の高抵抗化が抑制できることがわかる。"