"記憶回路を具備し、前記記憶回路は、ソース及びドレインの一方にデータ信号が入力される第1の電界効果トランジスタと、ゲートが前記第1の電界効果トランジスタのソース及びドレインの他方に電気的に接続される第2の電界効果トランジスタと、ソース及びドレインの一方が前記第2の電界効果トランジスタのソース又はドレインに電気的に接続される第3の電界効果トランジスタと、を備え、前記第1の電界効果トランジスタは、互いに離間し、ドーパントが添加された一対の領域を有し、前記一対の領域の間にチャネルが形成される酸化物半導体層を含む半導体装置。請求項1において、前記酸化物半導体層における少なくとも前記チャネルが形成される領域は、非単結晶であって、ab面に垂直な方向から見て、三角形、六角形、正三角形、又は正六角形の原子配列を有し、且つ、c軸方向に垂直な方向から見て金属原子が層状に配列した相、又はc軸方向に垂直な方向から見て金属原子と酸素原子が層状に配列した相を有する半導体装置。i行iは2以上の自然数j列jは自然数に配列された複数のメモリセルと、第1の配線と、第2の配線と、第3の配線と、第4の配線と、第5の配線と、を具備し、前記メモリセルは、ソース及びドレインの一方が前記第1の配線に電気的に接続され、ゲートが前記第2の配線に電気的に接続される第1の電界効果トランジスタと、ソース及びドレインの一方が前記第3の配線に電気的に接続され、ゲートが前記第1の電界効果トランジスタのソース及びドレインの他方に電気的に接続される第2の電界効果トランジスタと、ソース及びドレインの一方が前記第2の電界効果トランジスタのソース及びドレインの他方に電気的に接続され、前記ソース及びドレインの他方が前記第4の配線に電気的に接続され、ゲートが前記第5の配線に電気的に接続される第3の電界効果トランジスタと、を備え、前記第1の電界効果トランジスタは、互いに離間し、ドーパントが添加された一対の領域を有し、前記一対の領域の間にチャネルが形成される酸化物半導体層を含み、前記第2の電界効果トランジスタ及び前記第3の電界効果トランジスタは、チャネルが形成され、シリコンを含有する半導体層を含む半導体記憶装置。i行iは2以上の自然数j列jは自然数に配列された複数のメモリセルと、第1の配線と、第2の配線と、第3の配線と、第4の配線と、を具備し、前記メモリセルは、ソース及びドレインの一方が前記第1の配線に電気的に接続され、ゲートが前記第2の配線に電気的に接続される第1の電界効果トランジスタと、ソース及びドレインの一方が前記第3の配線に電気的に接続され、ゲートが前記第1の電界効果トランジスタのソース及びドレインの他方に電気的に接続される第2の電界効果トランジスタと、ソース及びドレインの一方が前記第2の電界効果トランジスタのソース及びドレインの他方に電気的に接続され、前記ソース及びドレインの他方が前記第1の配線に電気的に接続され、ゲートが前記第4の配線に電気的に接続される第3の電界効果トランジスタと、を備え、前記第1の電界効果トランジスタは、互いに離間し、ドーパントが添加された一対の領域を有し、前記一対の領域の間にチャネルが形成される酸化物半導体層を含み、前記第2の電界効果トランジスタ及び前記第3の電界効果トランジスタは、チャネルが形成され、シリコンを含有する半導体層を含む半導体記憶装置。請求項3又は請求項4において、前記酸化物半導体層における少なくとも前記チャネルが形成される領域は、非単結晶であって、ab面に垂直な方向から見て、三角形、六角形、正三角形、又は正六角形の原子配列を有し、且つ、c軸方向に垂直な方向から見て金属原子が層状に配列した相、又はc軸方向に垂直な方向から見て金属原子と酸素原子が層状に配列した相を有する半導体記憶装置。しかしながら、特許文献1に示すような従来のDRAMは、データの保持期間が短く、例えば同じデータの再書き込み動作リフレッシュ動作ともいうが1秒間に数十回必要であるため、消費電力が高いという問題があった。また、特許文献1に示すような従来のDRAMは、1回データを読み出すと、データが消失してしまうため、1回のデータの書き込みに対して同じデータを繰り返し読み出すことができないという問題もあった。また、特許文献2に示すような従来のSRAMでは、データを保持している間は常に電源を供給しなければならないため、従来のDRAMと同様に消費電力が高いという問題があった。また、従来のSRAMでは、メモリセルを構成するトランジスタの数が多いため、回路面積が大きく、回路の集積が困難であった。本発明の一態様では、記憶回路におけるデータの保持期間を長くすること、消費電力を低減すること、回路面積を小さくすること、及び1回のデータの書き込みに対する該データの読み出し可能回数を増やすことの一つ又は複数を課題とする。本発明の一態様は、3つのトランジスタを備えるメモリセルを具備する。上記構成とすることにより、回路面積の増大を抑制しつつ、消費電力の低減又は1回のデータの書き込みに対する該データの読み出し可能回数の増加を図る。また、本発明の一態様は、上記トランジスタの少なくとも一つがオフ電流の低いトランジスタである。さらに、該トランジスタはドーパントが添加された領域を有する酸化物半導体層を含んでいてもよい。トランジスタにおける酸化物半導体層中にドーパントが添加された領域を設けることによりトランジスタの微細化を図る。また、本発明の一態様では、上記トランジスタにおける酸化物半導体層を、非単結晶であって、ab面層の平面ともいうに垂直な方向から見て、三角形、六角形、正三角形、又は正六角形の原子配列を有し、且つ、c軸方向層の厚さ方向ともいうに垂直な方向から見て金属原子が層状に配列した相、又はc軸方向に垂直な方向から見て金属原子と酸素原子が層状に配列した相を有する材料c軸配向結晶、又はCAAC:caxisalignedcrystalともいうである酸化物半導体層とすることができる。これにより、トランジスタの光による劣化の抑制を図る。本発明の一態様により、記憶回路におけるデータ保持期間を長くすることができる。よって、消費電力を低減することができる。また、本発明の一態様により、1回のデータの書き込みに対する該データの読み出し回数を増やすことができる。また、本発明の一態様により、回路面積を小さくすることができる。本発明を説明するための実施の形態の一例について、図面を用いて以下に説明する。なお、本発明の趣旨及びその範囲から逸脱することなく実施の形態の内容を変更することは、当業者であれば容易である。よって、本発明は、以下に示す実施の形態の記載内容に限定されない。なお、各実施の形態の内容を互いに適宜組み合わせることができる。また、各実施の形態の内容を互いに置き換えることができる。また、構成要素の混同を避けるために第1、第2などの序数を付しているが、各構成要素の数は、序数の数に限定されない。実施の形態1本実施の形態では、一定期間データを記憶することが可能な記憶回路を備えた半導体装置の例について説明する。なお、記憶回路とは、一定期間データとなる電荷を保持することが可能な回路のことをいう。本実施の形態における半導体装置の一例は、記憶回路を具備する。さらに、記憶回路の例について、図1を用いて説明する。まず、本実施の形態の半導体装置における記憶回路の回路構成例について、図1を用いて説明する。図1に示す記憶回路は、トランジスタ121と、トランジスタ122と、トランジスタ123と、を備える。なお、トランジスタは、2つの端子と、印加される電圧により該2つの端子の間に流れる電流を制御する電流制御端子と、を有する。なお、トランジスタに限らず、素子において、互いの間に流れる電流が制御される端子を電流端子ともいい、2つの電流端子を一対の電流端子ともいい、2つの電流端子のそれぞれを第1の電流端子及び第2の電流端子ともいう。また、トランジスタとしては、例えば電界効果トランジスタを用いることができる。電界効果トランジスタの場合、第1の電流端子は、ソース及びドレインの一方であり、第2の電流端子は、ソース及びドレインの他方であり、電流制御端子は、ゲートである。また、トランジスタの構造や動作条件などによって、トランジスタのソースとドレインが互いに入れ替わることがある。また、一般的に電圧とは、ある二点間における電位の差電位差ともいうのことをいう。しかし、電圧及び電位の値は、回路図などにおいていずれもボルトVで表されることがあるため、区別が困難である。そこで、本明細書では、特に指定する場合を除き、ある一点の電位と基準となる電位基準電位ともいうとの電位差を、該一点の電圧として用いる場合がある。トランジスタ121のソース及びドレインの一方には、データ信号が入力される。トランジスタ121は、記憶回路にデータを書き込むか否かを選択する選択トランジスタとしての機能を有する。また、トランジスタ121のゲートに書き込み選択信号を入力してもよい。書き込み選択信号は、記憶回路にデータを書き込むか否かを選択するためのパルス信号である。トランジスタ121としては、例えばチャネルが形成される酸化物半導体層を含むトランジスタを用いることができる。また、上記酸化物半導体層のバンドギャップは、シリコンより高く、例えば2eV以上、好ましくは2.5eV以上、より好ましくは3eV以上である。さらに、上記酸化物半導体層を含むトランジスタは、シリコンなどの従来の電界効果トランジスタよりオフ電流を低くすることができる。また、トランジスタ121としては、互いに離間し、ドーパントが添加された一対の領域を有する酸化物半導体層を含むトランジスタを用いることもできる。ドーパントが添加された一対の領域を有する酸化物半導体層を含むトランジスタは、酸化物半導体層のドーパントが添加された一対の領域の間にチャネルが形成される。ドーパントが添加された一対の領域の抵抗値は、チャネルが形成される領域チャネル形成領域ともいうより低いことが好ましい。ドーパントが添加された一対の領域を有する酸化物半導体層を含むトランジスタを用いることにより、チャネルが形成される領域チャネル形成領域ともいうと、トランジスタのソース又はドレインとの抵抗を小さくすることができるため、トランジスタの面積を小さくすること微細化ともいうができる。また、上記酸化物半導体層としては、例えば、非単結晶であって、ab面に垂直な方向から見て、三角形、六角形、正三角形、又は正六角形の原子配列を有し、且つ、c軸方向に垂直な方向から見て金属原子が層状に配列した相、又はc軸方向に垂直な方向から見て金属原子と酸素原子が層状に配列した相を有する材料である酸化物半導体層を用いることもできる。CAACである酸化物半導体層をトランジスタのチャネルが形成される層チャネル形成層ともいうとして用いることにより、例えば光によるトランジスタの劣化を抑制することができる。トランジスタ122のゲートは、トランジスタ121のソース及びドレインの他方に電気的に接続される。なお、2つ以上の構成要素が電気的に接続される期間が存在するのであれば、該2つ以上の構成要素は、電気的に接続されるといえる。トランジスタ122としては、例えばチャネルが形成され、元素周期表における第14族の半導体シリコンなどを含有する半導体層又は上記酸化物半導体層を含むトランジスタを用いることができる。なお、上記第14族の半導体を含有する半導体層は、単結晶半導体層、多結晶半導体層、微結晶半導体層、又は非晶質半導体層でもよい。トランジスタ123のソース又はドレインの一方は、トランジスタ122のソース及びドレインの一方に電気的に接続される。なお、トランジスタ123のゲートに読み出し選択信号を入力してもよい。読み出し選択信号は、記憶回路からデータを読み出すか否かを選択するためのパルス信号である。トランジスタ123は、記憶回路からデータを読み出すか否かを選択するスイッチング素子である。トランジスタ123としては、例えばチャネルが形成され、元素周期表における第14族の半導体シリコンなどを含有する半導体層又は上記酸化物半導体層を含むトランジスタを用いることができる。次に、図1に示す記憶回路の駆動方法例について説明する。データを記憶回路に書き込む場合、トランジスタ121をオン状態にする。例えば、トランジスタ121におけるゲートの電圧を変化させてトランジスタ121をオン状態にする。また、このときトランジスタ123をオフ状態にする。例えば、トランジスタ123におけるゲートの電圧を変化させてトランジスタ123をオフ状態にする。トランジスタ121がオン状態のとき、トランジスタ121のソース及びドレインを介してデータ信号が入力され、トランジスタ122のゲートの電圧は、入力されるデータ信号の電圧に応じた値になる。よって、記憶回路にデータが書き込まれる。その後、トランジスタ121がオフ状態になると、トランジスタ122のゲートは、浮遊状態になり、トランジスタ122のゲートの電圧は、一定期間保持される。また、記憶回路からデータを読み出す場合、トランジスタ123をオン状態にする。このとき、トランジスタ121をオフ状態にしておく。トランジスタ122のソース及びドレインの間の抵抗値は、トランジスタ122のゲートの電圧に応じて決まる。また、トランジスタ122のソース及びドレインの間に流れる電流に応じてトランジスタ123のソース及びドレインの他方の電圧が設定される。よって、トランジスタ123のソース及びドレインの他方の電圧をデータとして記憶回路から読み出すことができる。また、トランジスタ121がオフ状態の間、トランジスタ122のゲートの電圧が一定期間保持されるため、トランジスタ123のソース及びドレインの他方の電圧をデータとして記憶回路から複数回読み出すこともできる。以上が図1に示す半導体装置の駆動方法例の説明である。以上が本実施の形態における半導体装置の例の説明である。本実施の形態における半導体装置の一例では、ゲートが第1の電界効果トランジスタのソース又はドレインに電気的に接続される第2の電界効果トランジスタのゲートの電圧をデータ信号の電圧に応じた値に設定することにより、1回のデータの書き込みに対する書き込んだデータの読み出し可能回数を増やすことができる。また、本実施の形態における半導体装置の一例では、第1の電界効果トランジスタとしてオフ電流の低い電界効果トランジスタを用いることによりデータの保持期間を長くすることができる。よって、例えばリフレッシュ動作が必要であってもリフレッシュ動作の回数を少なくすることができるため、消費電力を低減することができ、また、第2の電界効果トランジスタのゲートに付加される容量を少なくすること又は無くすことができる。実施の形態2本実施の形態では、上記実施の形態における半導体装置の一例として、半導体記憶装置の例について説明する。本実施の形態における半導体記憶装置の例は、i行iは2以上の自然数j列jは自然数にマトリクス状に配列された複数のメモリセルを備えたメモリセルアレイを具備する。メモリセルは、上記実施の形態の半導体装置における記憶回路に相当する。さらに、本実施の形態の半導体記憶装置におけるメモリセルアレイの例について、図2を用いて説明する。まず、本実施の形態の半導体記憶装置におけるメモリセルアレイの回路構成例について、図2Aを用いて説明する。図2Aに示すメモリセルアレイは、i行j列にマトリクス状に配列された複数のメモリセル300と、j本の配線301配線301_1乃至配線301_jと、i本の配線302配線302_1乃至配線302_iと、i本の配線303配線303_1乃至配線303_iと、j本の配線304配線304_1乃至配線304_jと、i本の配線305配線305_1乃至配線305_iを具備する。なお、図2Aに示すメモリセルアレイの説明では、便宜のため、iを3以上の自然数とし、jを3以上の自然数とする。メモリセル300は、データを記憶する機能を有する。配線301_1乃至配線301_jのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。配線301_1乃至配線301_jのそれぞれを、例えばビット線又はデータ線と呼ぶこともできる。配線302_1乃至配線302_iのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。配線302_1乃至配線302_iのそれぞれを、例えばワード線と呼ぶこともできる。配線303_1乃至配線303_iのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。配線303_1乃至配線303_iのそれぞれを、例えばソース線と呼ぶこともできる。配線304_1乃至配線304_jのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。配線304_1乃至配線304_jのそれぞれを、例えば信号線又は選択線と呼ぶこともできる。配線305_1乃至配線305_iのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。配線305_1乃至配線305_iのそれぞれを、例えば選択線と呼ぶこともできる。さらに、MMはi以下の自然数行NNはj以下の自然数列目のメモリセル300M,Nは、トランジスタ311M,Nと、トランジスタ312M,Nと、トランジスタ313M,Nと、を備える。トランジスタ311M,Nのソース及びドレインの一方は、配線301_Nに電気的に接続され、トランジスタ311M,Nのゲートは、配線302_Mに電気的に接続される。トランジスタ311M,Nは、データを書き込むか否かを選択する機能を有する。なお、トランジスタ311M,Nを、例えば選択トランジスタと呼ぶこともできる。トランジスタ311M,Nとしては、上記実施の形態1の半導体装置におけるトランジスタ121に適用可能なトランジスタを用いることができる。トランジスタ312M,Nのソース及びドレインの一方は、配線303_Mに電気的に接続され、トランジスタ312M,Nのゲートは、トランジスタ311M,Nのソース及びドレインの他方に電気的に接続される。トランジスタ312M,Nは、出力するデータの値を設定する機能を有する。なお、トランジスタ312M,Nを、出力トランジスタと呼ぶこともできる。トランジスタ312M,Nとしては、上記実施の形態1の半導体装置におけるトランジスタ122に適用可能なトランジスタを用いることができる。トランジスタ313M,Nのソース及びドレインの一方は、トランジスタ312M,Nのソース及びドレインの他方に電気的に接続され、トランジスタ313M,Nのソース及びドレインの他方は、配線304_Nに電気的に接続され、トランジスタ313M,Nのゲートは、配線305_Mに電気的に接続される。トランジスタ313M,Nとしては、上記実施の形態1の半導体装置におけるトランジスタ123に適用可能なトランジスタを用いることができる。さらに、図2Aに示すメモリセルアレイの駆動方法例について、図2B及び図2Cを用いて説明する。図2B及び図2Cは、図2Aに示すメモリセルアレイの駆動方法例を説明するためのタイミングチャートである。ここでは、一例としてM行目のメモリセル300メモリセル300M,1乃至メモリセル300M,Nに順次データを書き込み、その後書き込まれたデータを読み出す場合について説明するが、これに限定されず、メモリセル300毎にデータの書き込み又はデータの読み出しを行うこともできる。まず、M行目のメモリセル300にデータを書き込む場合、M行目のメモリセル300における、トランジスタ311M,1乃至トランジスタ311M,jをオン状態にする。なお、このとき、全てのメモリセル300における、トランジスタ3131,1乃至トランジスタ313i,jをオフ状態にすることが好ましい。トランジスタ3131,1乃至トランジスタ313i,jをオフ状態にすることにより、データ書き込み時において、M行N列目のメモリセル300における、トランジスタ312M,Nのソース及びドレイン、並びにトランジスタ313M,Nのソース及びドレインを介して電流が流れないため、消費電力を低減することができる。例えば、M行目のメモリセル300における、トランジスタ311M,1乃至トランジスタ311M,jがNチャネル型トランジスタの場合、図2Bに示すように、M行目の配線302_Mの電圧を電圧VHにすることにより、M行目のメモリセル300における、トランジスタ311M,1乃至トランジスタ311M,jをオン状態にすることができる。電圧VHは、例えば基準電位より大きい値の電圧である。また、このとき、配線302_1乃至配線302_iのうち、M行目の配線302_M以外の配線配線302_otherともいうの電圧を電圧VLにする。また、このとき、配線303_1乃至配線303_iの電圧を電圧VLにし、配線304_1乃至配線304_jの電圧を電圧VLにし、配線305_1乃至配線305_jの電圧を電圧VLにすることにより、トランジスタ313M,Nをオフ状態にすることができる。電圧VLは、例えば基準電位以下の電圧である。このとき、電圧VH及び電圧VLの差の絶対値は、トランジスタ311M,Nの閾値電圧の絶対値より大きいことが好ましい。M行目のメモリセル300における、トランジスタ311M,1乃至トランジスタ311M,jがオン状態のとき、配線301_1乃至配線301_jからデータ信号がM行目のメモリセル300に入力され、トランジスタ312M,1乃至トランジスタ312M、jのゲートの電圧は、入力されるデータ信号の電圧に応じた値になり、M行目のメモリセル300は、書き込み状態になる。その後、M行目のメモリセル300における、トランジスタ311M,1乃至トランジスタ311M,jをオフ状態にすると、M行目のメモリセル300における、トランジスタ312M,1乃至トランジスタ312M、jのゲートの電圧は、それぞれ一定期間保持される。さらに、上記動作を各行のメモリセル300毎に繰り返し行うことにより、全てのメモリセル300にデータを書き込むことができる。また、M行目のメモリセル300からデータを読み出す場合、M行目のメモリセル300における、トランジスタ313M,1乃至トランジスタ313M,jをオン状態にする。また、全てのメモリセル300における、トランジスタ3131,1乃至トランジスタ313i、jのうち、M行目のメモリセル300におけるトランジスタ313M,1乃至トランジスタ313M,j以外のトランジスタをオフ状態にすることにより、M行目のメモリセル300のみからデータを読み出すことができる。また、このとき、全てのメモリセル300における、トランジスタ3111,1乃至トランジスタ311i,jをオフ状態にしておく。例えば、M行目のメモリセル300における、トランジスタ311M,1乃至トランジスタ311M,j、トランジスタ312M,1乃至トランジスタ312M,j、及びトランジスタ3131,1乃至トランジスタ313i、jがNチャネル型トランジスタの場合、図2Cに示すように、配線303_Mの電圧を電圧VLにし、配線303_1乃至配線303_iのうち、配線303_M以外の配線配線303_otherともいうの電圧を電圧VHにし、配線305_Mの電圧を電圧VHにし、配線305_1乃至配線305_iのうち、配線305_M以外の配線配線305_otherともいうの電圧を電圧VLにし、また、このとき、配線304_1乃至配線304_jの電圧を電圧VHにし、配線302_1乃至配線302_iの電圧を電圧VLにしておく。M行目のメモリセル300における、トランジスタ312M,1乃至トランジスタ312M,jのそれぞれにおけるソース及びドレインの間の抵抗値は、トランジスタ312M,1乃至トランジスタ312M,jのゲートの電圧に応じて決まる。また、トランジスタ312M,1乃至トランジスタ312M,jのそれぞれのソース及びドレインの間に流れる電流に応じて、配線304_1乃至配線304_jの電圧が設定される。よって、このときの配線304_1乃至配線304_jの電圧をデータとすることにより、M行目のメモリセル300からデータを読み出すことができる。また、トランジスタ311M,1乃至トランジスタ311M,jがオフ状態の間、トランジスタ312M,1乃至トランジスタ312M,jのゲートの電圧が一定期間保持されるため、配線304_1乃至配線304_jの電圧を、データとしてM行目のメモリセル300から複数回読み出すこともできる。さらに、上記動作を各行のメモリセル300毎に繰り返し行うことにより、全てのメモリセルメモリセル3001,1乃至メモリセル300i,jにおいてデータを読み出すことができる。以上が図2Aに示す半導体記憶装置の駆動方法例の説明である。さらに、本実施の形態における半導体記憶装置の他の例について説明する。本実施の形態における半導体記憶装置の他の例は、i行j列にマトリクス状に配列された複数のメモリセルを備えたメモリセルアレイを具備する。さらに、本実施の形態の半導体記憶装置におけるメモリセルアレイの例について、図3を用いて説明する。なお、図2を用いて説明した半導体記憶装置と同じ部分については、図2を用いて説明した半導体記憶装置の説明を適宜援用する。まず、本実施の形態の半導体記憶装置におけるメモリセルアレイの回路構成例について、図3Aを用いて説明する。図3Aに示すメモリセルアレイは、i行j列にマトリクス状に配列された複数のメモリセル300と、j本の配線306配線306_1乃至配線306_jと、i本の配線302配線302_1乃至配線302_iと、i本の配線303配線303_1乃至配線303_iと、i本の配線305配線305_1乃至配線305_iと、を具備する。なお、図3Aに示すメモリセルアレイの説明では、便宜のため、iは3以上の自然数とし、jは3以上の自然数とする。配線306_1乃至配線306_jのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。なお、配線306_1乃至配線306_jをビット線又はデータ線と呼ぶこともできる。さらに、M行N列目のメモリセル300M,Nは、トランジスタ311M,Nと、トランジスタ312M,Nと、トランジスタ313M,Nと、を備える。トランジスタ311M,Nのソース及びドレインの一方は、配線306_Nに電気的に接続され、トランジスタ311M,Nのゲートは、配線302_Mに電気的に接続される。トランジスタ311M,Nは、データを入力するか否かを選択する機能を有する。トランジスタ312M,Nのソース及びドレインの一方は、配線303_Mに電気的に接続され、トランジスタ312M,Nのゲートは、トランジスタ311M,Nのソース及びドレインの他方に電気的に接続される。トランジスタ312M,Nは、出力するデータの値を設定する機能を有する。トランジスタ313M,Nのソース及びドレインの一方は、トランジスタ312M,Nのソース及びドレインの他方に電気的に接続され、トランジスタ313M,Nのソース及びドレインの他方は、配線306_Mに電気的に接続される。さらに、図3Aに示すメモリセルアレイの駆動方法例について、図3B及び図3Cを用いて説明する。図3B及び図3Cは、図3Aに示すメモリセルアレイの駆動方法例を説明するためのタイミングチャートである。ここでは、一例としてM行目のメモリセル300メモリセル300M,1乃至メモリセル300M,Nに順次データを書き込み、その後書き込まれたデータを読み出す場合について説明するが、これに限定されず、メモリセル300毎にデータの書き込み又はデータの読み出しを行うこともできる。まず、M行目のメモリセル300にデータを書き込む場合、M行目のメモリセル300における、トランジスタ311M,1乃至トランジスタ311M,jをオン状態にする。なお、このとき、全てのメモリセル300における、トランジスタ3131,1乃至トランジスタ313i,jをオフ状態にすることが好ましい。トランジスタ3131,1乃至トランジスタ313i,jをオフ状態にすることにより、データ書き込み時において、M行N列目のメモリセル300における、トランジスタ312M,Nのソース及びドレイン、並びにトランジスタ313M,Nのソース及びドレインを介して電流が流れないため、消費電力を低減することができる。例えば、M行目のメモリセル300における、トランジスタ311M,1乃至トランジスタ311M,NがNチャネル型トランジスタの場合、図3Bに示すように、M行目の配線302_Mの電圧を電圧VHにすることにより、M行目のメモリセル300における、トランジスタ311M,1乃至トランジスタ311M,Nをオン状態にすることができる。また、このとき、配線302_1乃至配線302_iのうち、配線302_M以外の配線の電圧を電圧VLにする。また、このとき配線305_1乃至配線305_iの電圧を電圧VLにすることにより、全てのメモリセル300におけるトランジスタ3131,1乃至トランジスタ313i,jをオフ状態にすることができる。M行目のメモリセル300における、トランジスタ311M,1乃至トランジスタ311M,jがオン状態のとき、配線306_1乃至配線306_jからデータ信号がM行目のメモリセル300に入力され、トランジスタ312M,1乃至トランジスタ312M、jのゲートの電圧は、入力されるデータ信号の電圧に応じた値になり、M行目のメモリセル300は、書き込み状態になる。その後、M行目のメモリセル300における、トランジスタ311M,1乃至トランジスタ311M,jをオフ状態にすると、M行目のメモリセル300における、トランジスタ312M,1乃至トランジスタ312M、jのゲートの電圧は、それぞれ一定期間保持される。さらに、上記動作を各行のメモリセル300毎に繰り返し行うことにより、全てのメモリセル300にデータを書き込むことができる。また、M行目のメモリセル300からデータを読み出す場合、M行目のメモリセル300における、トランジスタ313M,1乃至トランジスタ313M,jをオン状態にする。また、全てのメモリセル300における、トランジスタ3131,1乃至トランジスタ313i、jのうち、M行目のメモリセル300におけるトランジスタ313M,1乃至トランジスタ313M,j以外のトランジスタをオフ状態にすることにより、M行目のメモリセル300のみからデータを読み出すことができる。また、このとき、全てのメモリセル300における、トランジスタ3111,1乃至トランジスタ311i,jをオフ状態にしておく。例えば、M行目のメモリセル300における、トランジスタ311M,1乃至トランジスタ311M,j、トランジスタ312M,1乃至トランジスタ312M,j、及びトランジスタ3131,1乃至トランジスタ313i、jがNチャネル型トランジスタの場合、図3Cに示すように、配線303_Mの電圧を電圧VLにし、配線303_1乃至配線303_iのうち、配線303_M以外の配線配線303_otherともいうの電圧を電圧VHにし、配線305_Mの電圧を電圧VHにし、配線305_1乃至配線305_iのうち、配線305_M以外の配線配線305_otherともいうの電圧を電圧VLにし、また、このとき、配線306_1乃至配線306_jの電圧を電圧VHにし、配線302_1乃至配線302_iの電圧を電圧VLにしておく。M行目のメモリセル300における、トランジスタ312M,1乃至トランジスタ312M,jのそれぞれにおけるソース及びドレインの間の抵抗値は、トランジスタ312M,1乃至トランジスタ312M,jのゲートの電圧に応じて決まる。また、トランジスタ312M,1乃至トランジスタ312M,jのそれぞれのソース及びドレインの間に流れる電流に応じて、M行目のメモリセル300における、トランジスタ313M,1乃至トランジスタ313M,jが導通状態になるか否かが制御され、配線306_1乃至配線306_jの電圧が設定される。よって、このときの配線306_1乃至配線306_jの電圧をデータとすることにより、M行目のメモリセル300からデータを読み出すことができる。また、トランジスタ311M,1乃至トランジスタ311M,jがオフ状態の間、トランジスタ312M,1乃至トランジスタ312M,jのゲートの電圧が一定期間保持されるため、配線306_1乃至配線306_jの電圧を、データとしてM行目のメモリセル300から複数回読み出すこともできる。さらに、上記動作を各行のメモリセル300毎に繰り返し行うことにより、全てのメモリセルメモリセル3001,1乃至メモリセル300i,jにおいてデータを読み出すことができる。以上が図3Aに示す半導体記憶装置の駆動方法例の説明である。以上が実施の形態2における半導体記憶装置の例の説明である。本実施の形態では、ゲートが第1の電界効果トランジスタのソース又はドレインに電気的に接続される第2の電界効果トランジスタのゲートの電圧をデータ信号の電圧に応じた値に設定することにより、1回のデータの書き込みに対する書き込んだデータの読み出し可能回数を増やすことができる。また、本実施の形態では、第1の電界効果トランジスタとしてオフ電流の低い電界効果トランジスタを用いることによりデータの保持期間を長くすることができ、また、第2の電界効果トランジスタのゲートに付加される容量を少なくすること又は無くすことができる。よって、例えばリフレッシュ動作が必要な場合であっても、リフレッシュ動作の間隔を10年以上にすることもできる。また、本実施の形態における半導体装置の一例では、第1の電界効果トランジスタのソース又はドレインに電気的に接続される配線と、第3の電界効果トランジスタのソース及びドレインの他方に電気的に接続される配線と、を同じ共通にすることにより、配線の数を少なくすることができ半導体記憶装置の面積を小さくすることができる。実施の形態3本実施の形態では、上記実施の形態の半導体装置又は半導体記憶装置に適用可能な酸化物半導体層を含むトランジスタの例について説明する。本実施の形態におけるトランジスタの構造例について、図4を用いて説明する。図4は、本実施の形態におけるトランジスタの構造例を説明するための断面模式図である。なお、図4では、実際の寸法と異なる構成要素を含む。図4Aに示すトランジスタは、トップゲート構造のトランジスタの一つである。図4Aに示すトランジスタは、半導体層603_Aと、導電層605a_Aと、導電層605b_Aと、絶縁層606_Aと、導電層607_Aと、を含む。半導体層603_Aは、互いに離間し、それぞれドーパントが添加された領域である、領域604a_A及び領域604b_Aと、を含む。領域604a_A及び領域604b_Aの間の領域がチャネル形成領域になる。半導体層603_Aは、例えば被素子形成層600_Aの上に設けられる。導電層605a_Aは、半導体層603_Aの上に設けられ、半導体層603_Aに電気的に接続される。また、導電層605a_Aの側面は、テーパ状であり、導電層605a_Aは、領域604a_Aの一部に重畳するが、必ずしもこれに限定されない。導電層605a_Aを領域604a_Aの一部に重畳させることにより、導電層605a_A及び領域604a_Aの間の抵抗値を小さくすることができる。また、導電層605a_Aに重畳する半導体層603_Aの領域の全てが領域604a_Aでもよい。導電層605b_Aは、半導体層603_Aの上に設けられ、半導体層603_Aに電気的に接続される。また、導電層605b_Aの側面は、テーパ状であり、導電層605b_Aは、領域604b_Aの一部に重畳するが、必ずしもこれに限定されない。導電層605b_Aを領域604b_Aの一部に重畳させることにより、導電層605b_A及び領域604b_Aの間の抵抗値を小さくすることができる。また、導電層605b_Aに重畳する半導体層603_Aの領域の全てが領域604b_Aでもよい。絶縁層606_Aは、半導体層603_A、導電層605a_A、及び導電層605b_Aの上に設けられる。導電層607_Aは、絶縁層606_Aを介して半導体層603_Aに重畳する。絶縁層606_Aを介して導電層607_Aと重畳する半導体層603_Aの領域がチャネル形成領域になる。また、図4Bに示すトランジスタは、図4Aに示す構造に加え、絶縁層609a_A及び絶縁層609b_Aを含み、さらに、半導体層603_Aは、領域604a_A及び領域604b_Aの間に、互いに離間し、それぞれドーパントが添加された領域である、領域608a_A及び領域608b_Aを含む。絶縁層609a_Aは、絶縁層606_Aの上に設けられ、導電層607_Aにおける、互いに対向する一対の側面の一方に接する。絶縁層609b_Aは、絶縁層606_Aの上に設けられ、導電層607_Aにおける、互いに対向する一対の側面の他方に接する。領域608a_Aは、絶縁層606_Aを介して絶縁層609a_Aに重畳する。また、領域608a_Aのドーパントの濃度が、領域604a_A及び領域604b_Aのドーパントの濃度より低くてもよい。このとき、領域608a_Aを低濃度領域ともいう。領域608b_Aは、絶縁層606_Aを介して絶縁層609b_Aに重畳する。また、領域608b_Aのドーパントの濃度が、領域604a_A及び領域604b_Aのドーパントの濃度より低くてもよい。このとき、領域608b_Aを低濃度領域ともいう。また、このとき領域604a_A及び領域604b_Aを高濃度領域と呼んでもよい。領域608a_A及び領域608b_Aを設けることにより、トランジスタへの局所的な電界集中を抑制することができるため、トランジスタの面積が小さい場合であってもトランジスタの信頼性を高くすることができる。図4Cに示すトランジスタは、トップゲート構造のトランジスタの一つである。図4Cに示すトランジスタは、半導体層603_Bと、導電層605a_Bと、導電層605b_Bと、絶縁層606_Bと、導電層607_Bと、を含む。導電層605a_Bは、被素子形成層600_Bの上に設けられる。また、導電層605a_Bの側面は、テーパ状である。導電層605b_Bは、被素子形成層600_Bの上に設けられる。また、導電層605b_Bの側面は、テーパ状である。半導体層603_Bは、互いに離間し、それぞれドーパントが添加された領域である、領域604a_B及び領域604b_Bと、を含む。また、領域604a_B及び領域604b_Bの間の領域がチャネル形成領域になる。半導体層603_Bは、例えば導電層605a_B、導電層605b_B、及び被素子形成層600_Bの上に設けられる。領域604a_Bは、導電層605a_Bに電気的に接続される。領域604b_Bは、導電層605b_Bに電気的に接続される。絶縁層606_Bは、半導体層603_Bの上に設けられる。導電層607_Bは、絶縁層606_Bを介して半導体層603_Bに重畳する。絶縁層606_Bを介して導電層607_Bと重畳する半導体層603_Bの領域がチャネル形成領域になる。また、図4Dに示すトランジスタは、図4Cに示す構造に加え、絶縁層609a_B及び絶縁層609b_Bを含み、さらに、半導体層603_Bは、領域604a_B及び領域604b_Bの間に、互いに離間し、それぞれドーパントが添加された領域である、領域608a_B及び領域608b_Bを含む。絶縁層609a_Bは、絶縁層606_Bの上に設けられ、導電層607_Bにおける、互いに対向する一対の側面の一方に接する。絶縁層609b_Bは、絶縁層606_Bの上に設けられ、導電層607_Bにおける、互いに対向する一対の側面の他方に接する。領域608a_Bは、絶縁層606_Bを介して絶縁層609a_Bに重畳する。また、領域608a_Bのドーパントの濃度が、領域604a_B及び領域604b_Bのドーパントの濃度より低くてもよい。このとき、領域608a_Bを低濃度領域ともいう。領域608b_Bは、絶縁層606_Bを介して絶縁層609b_Bに重畳する。また、領域608b_Bのドーパントの濃度は、領域604a_B及び領域604b_Bのドーパントの濃度より低くてもよい。このとき、領域608b_Bを低濃度領域ともいう。また、このとき領域604a_B及び領域604b_Bを高濃度領域と呼んでもよい。領域608a_B及び領域608b_Bを設けることにより、トランジスタへの局所的な電界集中を抑制することができるため、トランジスタの信頼性を高くすることができる。さらに、図4A乃至図4Dに示す各構成要素について説明する。被素子形成層600_A及び被素子形成層600_Bとしては、例えば絶縁層、又は絶縁表面を有する基板などを用いることができる。また、予め素子が形成された層を被素子形成層600_A及び被素子形成層600_Bとして用いることもできる。半導体層603_A及び半導体層603_Bは、トランジスタのチャネル形成層としての機能を有する。半導体層603_A及び半導体層603_Bとしては、酸化物半導体層を用いることができる。用いる酸化物半導体としては、少なくともインジウムInあるいは亜鉛Znを含むことが好ましい。特にInとZnを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウムGaを有することが好ましい。また、スタビライザーとしてスズSnを有することが好ましい。また、スタビライザーとしてハフニウムHfを有することが好ましい。また、スタビライザーとしてアルミニウムAlを有することが好ましい。また、他のスタビライザーとして、ランタノイドである、ランタンLa、セリウムCe、プラセオジムPr、ネオジムNd、サマリウムSm、ユウロピウムEu、ガドリニウムGd、テルビウムTb、ジスプロシウムDy、ホルミウムHo、エルビウムEr、ツリウムTm、イッテルビウムYb、ルテチウムLuのいずれか一種あるいは複数種を有してもよい。酸化物半導体層として、例えば四元系金属酸化物、三元系金属酸化物、又は二元系金属酸化物などを含む酸化物半導体を用いることができる。四元系金属酸化物としては、例えばIn-Sn-Ga-Zn系酸化物、In-Hf-Ga-Zn系酸化物、In-Al-Ga-Zn系酸化物、In-Sn-Al-Zn系酸化物、In-Sn-Hf-Zn系酸化物、又はIn-Hf-Al-Zn系酸化物などを用いることができる。三元系金属酸化物としては、例えばIn-Ga-Zn系酸化物IGZOとも表記する、In-Sn-Zn系酸化物、In-Al-Zn系酸化物、Sn-Ga-Zn系酸化物、Al-Ga-Zn系酸化物、Sn-Al-Zn系酸化物、In-Hf-Zn系酸化物、In-La-Zn系酸化物、In-Ce-Zn系酸化物、In-Pr-Zn系酸化物、In-Nd-Zn系酸化物、In-Sm-Zn系酸化物、In-Eu-Zn系酸化物、In-Gd-Zn系酸化物、In-Tb-Zn系酸化物、In-Dy-Zn系酸化物、In-Ho-Zn系酸化物、In-Er-Zn系酸化物、In-Tm-Zn系酸化物、In-Yb-Zn系酸化物、又はIn-Lu-Zn系酸化物などを用いることができる。二元系金属酸化物としては、例えばIn-Zn系酸化物、Sn-Zn系酸化物、Al-Zn系酸化物、Zn-Mg系酸化物、Sn-Mg系酸化物、In-Mg系酸化物、In-Sn系酸化物、又はIn-Ga系酸化物などを用いることができる。また、半導体層603_A及び半導体層603_Bとしては、例えば酸化インジウム、酸化スズ、又は酸化亜鉛の層などを用いることもできる。また、上記酸化物半導体として適用可能な金属酸化物は、酸化シリコンを含んでいてもよい。また、上記酸化物半導体として適用可能な金属酸化物は、窒素を含んでいてもよい。In-Zn-O系金属酸化物を用いる場合、例えば、In:Zn=50:1乃至In:Zn=1:2モル数比に換算するとIn2O3:ZnO=25:1乃至In2O3:ZnO=1:4、好ましくはIn:Zn=20:1乃至In:Zn=1:1モル数比に換算するとIn2O3:ZnO=10:1乃至In2O3:ZnO=1:2、さらに好ましくはIn:Zn=15:1乃至In:Zn=1.5:1モル数比に換算するとIn2O3:ZnO=15:2乃至In2O3:ZnO=3:4の組成比である酸化物ターゲットを用いてIn-Zn-O系金属酸化物の半導体層を形成することができる。例えば、In-Zn-O系酸化物半導体の形成に用いるターゲットは、原子数比がIn:Zn:O=P:Q:Rのとき、R>1.5PQとする。Inの量を多くすることにより、トランジスタの移動度を向上させることができる。なお、ここで、例えば、In-Ga-Zn系酸化物とは、InとGaとZnを主成分として有する酸化物という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素が入っていてもよい。また、半導体層603_A及び半導体層603_Bとしては、InLO3ZnOmm>0、且つ、mは整数でないで表記される材料の層を用いることもできる。InLO3ZnOmのLは、Ga、Al、Fe、Mn、及びCoから選ばれた一つ又は複数の金属元素を示す。また、酸化物半導体として、In3SnO5ZnOnn>0、且つ、nは整数で表記される材料を用いてもよい。また、In:Ga:Zn=1:1:1=1/3:1/3:1/3あるいはIn:Ga:Zn=2:2:1=2/5:2/5:1/5の原子数比のIn-Ga-Zn系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1:1:1=1/3:1/3:1/3、In:Sn:Zn=2:1:3=1/3:1/6:1/2あるいはIn:Sn:Zn=2:1:5=1/4:1/8:5/8の原子数比のIn-Sn-Zn系酸化物やその組成の近傍の酸化物を用いるとよい。しかし、これらに限られず、必要とする半導体特性移動度、しきい値、ばらつきなどに応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度などを適切なものとすることが好ましい。例えば、In-Sn-Zn系酸化物では比較的容易に高い移動度が得られる。しかしながら、In-Ga-Zn系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。なお、例えば、In、Ga、Znの原子数比がIn:Ga:Zn=a:b:cabc=1である酸化物の組成が、原子数比がIn:Ga:Zn=A:B:CABC=1の酸化物の組成の近傍であるとは、a、b、cがa―A2b―B2c―C2≦r2を満たすことを言う。rとしては、例えば、0.05とすればよい。他の酸化物でも同様である。酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さRaが1nm以下、好ましくは0.3nm以下、より好ましくは0.1nm以下の表面上に形成するとよい。なお、Raは、JISB0601で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、基準面から指定面までの偏差の絶対値を平均した値と表現でき、以下の式にて定義される。なお、上記において、S0は、測定面座標x1,y1x1,y2x2,y1x2,y2で表される4点によって囲まれる長方形の領域の面積を指し、Z0は測定面の平均高さを指す。Raは原子間力顕微鏡AFM:AtomicForceMicroscopeにて評価可能である。なお、測定面とは、全測定データの示す面であり、三つのパラメータx,y,zから成り立っており、z=fx,yで表される。また、半導体層603_A及び半導体層603_Bの少なくともチャネルが形成される領域は、非単結晶であって、ab面に垂直な方向から見て、三角形、六角形、正三角形、又は正六角形の原子配列を有し、且つ、c軸方向に垂直な方向から見て金属原子が層状に配列した相、又はc軸方向に垂直な方向から見て金属原子と酸素原子が層状に配列した相を有してもよい。領域604a_A及び領域604a_Bは、一導電型を付与するドーパントが添加され、トランジスタのソース及びドレインの一方としての機能を有する。なお、トランジスタのソースとしての機能を有する領域をソース領域ともいい、トランジスタのドレインとしての機能を有する領域をドレイン領域ともいう。領域604b_A及び領域604b_Bは、一導電型を付与するドーパントが添加され、トランジスタのソース及びドレインの他方としての機能を有する。領域608a_A及び領域608b_A、並びに領域608a_B及び領域608b_Bの抵抗値は、チャネル形成領域の抵抗値より低くてもよく、領域604a_A及び領域604b_A、並びに領域604a_B及び領域604b_Bの抵抗値より高い。なお、領域608a_A及び領域608b_A、並びに領域608a_B及び領域608b_Bを低抵抗領域ともいう。領域604a_A及び領域604b_A、領域608a_A及び領域608b_A、領域604a_B及び領域604b_B、並びに領域608a_B及び領域608b_Bに含まれるドーパントとしては、例えば元素周期表における15族の元素例えば窒素、リン、及び砒素の一つ又は複数、及び希ガス元素例えばヘリウム、アルゴン、及びキセノンの一つ又は複数の一つ又は複数が挙げられる。また、領域604a_A及び領域604b_A、並びに領域604a_B及び領域604b_Bに含まれるドーパントの濃度は、例えば5×1019cm-3以上であることが好ましい。例えば、領域604a_A及び領域604b_A、並びに領域604a_B及び領域604b_Bには、1×1020cm-3以上7原子未満の窒素を含ませてもよい。また、領域608a_A及び領域608b_A、並びに領域608a_B及び領域608b_Bに含まれるドーパントの濃度は、例えば5×1018cm-3以上5×1019cm-3未満であることが好ましい。また、領域604a_A及び領域604b_A、領域608a_A及び領域608b_A、領域604a_B及び領域604b_B、並びに領域608a_B及び領域608b_Bは、チャネル形成領域より結晶性が低くてもよい。また、領域604a_A及び領域604b_A、並びに領域604a_B及び領域604b_Bに、ウルツ鉱構造の結晶が含まれていてもよい。また、領域608a_A及び領域608b_A、並びに領域608a_B及び領域608b_Bに、ウルツ鉱構造の結晶が含まれていてもよい。例えばドーパントを添加した後に、熱処理を行うことにより、領域604a_A及び領域604b_A、領域608a_A及び領域608b_A、領域604a_B及び領域604b_B、並びに領域608a_B及び領域608b_Bをウルツ鉱構造の結晶を含む構造にすることもできる。上記ドーパントが添加された領域をウルツ鉱構造の結晶を含む構造にすることにより、トランジスタのソース又はドレインと、チャネル形成領域との間の抵抗値を低くすることができる。導電層605a_A、導電層605a_B、導電層605b_A、並びに導電層605b_Bのそれぞれは、トランジスタのソース又はドレインとしての機能を有する。なお、トランジスタのソースとしての機能を有する層をソース電極又はソース配線ともいい、トランジスタのドレインとしての機能を有する層をドレイン電極又はドレイン配線ともいう。導電層605a_A、導電層605a_B、導電層605b_A、並びに導電層605b_Bとしては、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、若しくはタングステンなどの金属材料、又はこれらの金属材料を主成分とする合金材料の層を用いることができる。合金材料の層としては、例えばCu-Mg-Al合金材料の層を用いることができる。また、導電層605a_A、導電層605a_B、導電層605b_A、並びに導電層605b_Bとしては、導電性の金属酸化物を含む層を用いることもできる。なお、導電層605a_A、導電層605a_B、導電層605b_A、並びに導電層605b_Bに適用可能な導電性の金属酸化物は、酸化シリコンを含んでいてもよい。また、導電層605a_A、導電層605a_B、導電層605b_A、並びに導電層605b_Bに適用可能な材料の層の積層により、導電層605a_A、導電層605a_B、導電層605b_A、並びに導電層605b_Bを構成することもできる。例えばCu-Mg-Al合金材料の層の上に銅の層が設けられた積層により、導電層605a_A、導電層605a_B、導電層605b_A、並びに導電層605b_Bを構成することにより、導電層605a_A、導電層605a_B、導電層605b_A、並びに導電層605b_Bに接する他の層との密着性を高めることができる。絶縁層606_A及び絶縁層606_Bとしては、例えば酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸化ハフニウム層を用いることができる。また、絶縁層606_A及び絶縁層606_Bに適用可能な材料の層の積層により絶縁層606_A及び絶縁層606_Bを構成することもできる。また、絶縁層606_A及び絶縁層606_Bとしては、例えば元素周期表における第13族元素及び酸素元素を含む材料の絶縁層を用いることもできる。第13族元素及び酸素元素を含む材料としては、例えば酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどが挙げられる。なお、酸化アルミニウムガリウムとは、ガリウムの含有量原子よりアルミニウムの含有量原子が多い物質のことをいい、酸化ガリウムアルミニウムとは、ガリウムの含有量原子がアルミニウムの含有量原子以上の物質のことをいう。導電層607_A及び導電層607_Bは、トランジスタのゲートとしての機能を有する。なお、トランジスタのゲートとしての機能を有する導電層をゲート電極又はゲート配線ともいう。導電層607_A及び導電層607_Bとしては、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、若しくはタングステンなどの金属材料、又はこれらの金属材料を主成分とする合金材料の層を用いることができる。また、導電層607_A及び導電層607_Bに適用可能な材料の層の積層により、導電層607_A及び導電層607_Bを構成することもできる。また、導電層607_A及び導電層607_Bとしては、導電性の金属酸化物を含む層を用いることもできる。なお、導電層607_A及び導電層607_Bに適用可能な導電性の金属酸化物は、酸化シリコンを含んでいてもよい。また、導電層607_A及び導電層607_Bとしては、In-Ga-Zn-O-N系材料の層を用いることもできる。In-Ga-Zn-O-N系材料の層は、導電性が高いため、導電層607_A及び導電層607_Bとして好ましい。絶縁層609a_A及び絶縁層609b_A、並びに絶縁層609a_B及び絶縁層609b_Bとしては、例えば絶縁層606_A及び絶縁層606_Bに適用可能な材料の層を用いることができる。また、絶縁層609a_A及び絶縁層609b_A、並びに絶縁層609a_B及び絶縁層609b_Bに適用可能な材料の層の積層により絶縁層609a_A及び絶縁層609b_A、並びに絶縁層609a_B及び絶縁層609b_Bを構成してもよい。なお、導電層607_Aを介して絶縁層606_Aの上又は導電層607_Bを介して絶縁層606_Bの上にさらに、絶縁層を設けてもよい。なお、本実施の形態のトランジスタを、半導体層の全てがゲート電極としての機能を有する導電層に重畳する構造にすることにより、半導体層への光の入射を抑制することもできる。このとき、半導体層にドーパントが添加された領域を設けなくてもよい。以上が図4に示すトランジスタの構造例の説明である。さらに、本実施の形態のトランジスタの作製方法例として、図4Aに示すトランジスタの作製方法例について、図5A乃至図5Eを用いて説明する。図5A乃至図5Eは、本実施の形態におけるトランジスタの作製方法例を説明するための断面模式図である。まず、図5Aに示すように、被素子形成層600_Aの上に半導体層603_Aを形成する。さらに、半導体層603_Aの一例として、CAACである酸化物半導体層の形成方法例について以下に説明する。CAACである酸化物半導体層の形成方法例は、被素子形成層600_Aの上に半導体膜を形成する工程を含む。なお、半導体層603_Aの形成方法例において、1回以上の加熱処理を行う工程、及び半導体膜の一部を除去する工程の一つ又は複数を含ませてもよい。このとき、該半導体膜の一部を除去する工程の順番は、半導体膜の形成後から導電層605a_A及び導電層605b_Aの形成前までであれば特に限定されない。また、加熱処理を行う工程の順番は半導体膜の形成後であれば特に限定されない。被素子形成層600_Aの上に半導体膜を形成する工程としては、例えばスパッタリング法を用いて半導体層603_Aに適用可能な材料の膜を形成することにより半導体膜を形成する。このとき、半導体膜が形成される被素子形成層の温度を100°C以上500°C以下、好ましくは200°C以上350°C以下にする。半導体膜が形成される被素子形成層の温度を高くすることにより、上記半導体膜において、ab面に垂直な方向から見て、三角形、六角形、正三角形、又は正六角形の原子配列を有し、且つ、c軸方向に垂直な方向から見て金属原子が層状に配列した相、又はc軸方向に垂直な方向から見て金属原子と酸素原子が層状に配列した相を形成することができる。また、In-Sn-Zn系酸化物ITZOを用いて半導体層603_Aを形成する場合、In:Sn:Znが原子数比で、1:2:2、2:1:3、1:1:1、又は20:45:35などとなる酸化物ターゲットを用いる。加熱処理を行う工程としては、例えば400°C以上750°C以下、又は400°C以上基板の歪み点未満の温度で加熱処理加熱処理Aともいうを行う。なお、半導体膜を形成した後であれば、加熱処理Aを行うタイミングは特に限定されない。加熱処理Aにより、半導体層603_Aにおける結晶性を高めることができる。なお、加熱処理Aを行う加熱処理装置としては、電気炉、又は抵抗発熱体などの発熱体からの熱伝導又は熱輻射により被処理物を加熱する装置を用いることができ、例えばGRTAGasRapidThermalAnnealing装置又はLRTALampRapidThermalAnnealing装置などのRTARapidThermalAnnealing装置を用いることができる。LRTA装置は、例えばハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、又は高圧水銀ランプなどのランプから発する光電磁波の輻射により、被処理物を加熱する装置である。また、GRTA装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスとしては、例えば希ガス、又は加熱処理によって被処理物と反応しない不活性気体例えば窒素を用いることができる。また、加熱処理Aを行った後、その加熱温度を維持しながら又はその加熱温度から降温する過程で加熱処理Aを行った炉と同じ炉に高純度の酸素ガス、高純度のN2Oガス、又は超乾燥エア露点が-40°C以下、好ましくは-60°C以下の雰囲気を導入してもよい。このとき、酸素ガス又はN2Oガスは、水、水素などを含まないことが好ましい。また、加熱処理装置に導入する酸素ガス又はN2Oガスの純度を、6N以上、好ましくは7N以上、すなわち、酸素ガス又はN2Oガス中の不純物濃度を1ppm以下、好ましくは0.1ppm以下とすることが好ましい。酸素ガス又はN2Oガスの作用により、半導体膜又は半導体層603_Aに酸素が供給され、半導体膜又は半導体層603_A中の酸素欠乏に起因する欠陥を低減することができる。次に、図5Bに示すように、半導体層603_Aの一部の上に第1の導電膜を形成し、該第1の導電膜の一部をエッチングすることにより導電層605a_A及び導電層605b_Aを形成する。例えば、スパッタリング法などを用いて導電層605a_A及び導電層605b_Aに適用可能な材料の膜を形成することにより第1の導電膜を形成することができる。また、導電層605a_A及び導電層605b_Aに適用可能な材料の膜を積層させることにより第1の導電膜を形成することもできる。また、上記導電層605a_A及び導電層605b_Aの形成方法のように、本実施の形態のトランジスタの作製方法例において、膜の一部をエッチングする場合、例えば、フォトリソグラフィ工程により膜の一部の上にレジストマスクを形成し、レジストマスクを用いて膜をエッチングしてもよい。なお、この場合、エッチング後にレジストマスクを除去することが好ましい。また、透過率の異なる複数の領域を有する露光マスク多階調マスクともいうを用いてレジストマスクを形成してもよい。多階調マスクを用いることにより、異なる厚さの領域を有するレジストマスクを形成することができ、トランジスタの作製に使用するレジストマスクの数を低減することができる。次に、図5Cに示すように、半導体層603_A、導電層605a_A、及び導電層605b_Aの上に第1の絶縁膜を形成することにより、絶縁層606_Aを形成する。また、絶縁層606_Aに適用可能な材料の膜を積層させることにより第1の絶縁膜を形成することもできる。例えば、スパッタリング法やプラズマCVD法などを用いて絶縁層606_Aに適用可能な材料の膜を形成することにより第1の絶縁膜を形成することができる。また、高密度プラズマCVD法例えばマイクロ波例えば、周波数2.45GHzのマイクロ波を用いた高密度プラズマCVD法を用いて絶縁層606_Aに適用可能な材料の膜を形成することにより、絶縁層606_Aを緻密にすることができ、絶縁層606_Aの絶縁耐圧を向上させることができる。次に、図5Dに示すように、絶縁層606_Aの上に第2の導電膜を形成し、第2の導電膜の一部をエッチングすることにより、導電層607_Aを形成する。例えば、スパッタリング法を用いて導電層607_Aに適用可能な材料の膜を形成することにより第2の導電膜を形成することができる。また、第2の導電膜に適用可能な材料の膜を積層させ、第2の導電膜を形成することもできる。なお、スパッタリングガスとして、例えば水素、水、水酸基、又は水素化物などの不純物が除去された高純度ガスを用いることにより、形成される膜の上記不純物濃度を低減することができる。なお、スパッタリング法を用いて膜を形成する前に、スパッタリング装置の予備加熱室にて加熱処理加熱処理Bともいうを行ってもよい。加熱処理Bを行うことにより、水素、水分などの不純物を脱離することができる。また、スパッタリング法を用いて膜を形成する前に、例えばアルゴン、窒素、ヘリウム、又は酸素雰囲気下で、ターゲット側に電圧を印加せずに、基板側にRF電源を用いて電圧を印加し、プラズマを形成して被形成面を改質する処理逆スパッタともいうを行ってもよい。逆スパッタを行うことにより、被形成面に付着している粉状物質パーティクル、ごみともいうを除去することができる。また、スパッタリング法を用いて膜を形成する場合、吸着型の真空ポンプなどを用いて、膜を形成する成膜室内の残留水分を除去することができる。吸着型の真空ポンプとしては、例えばクライオポンプ、イオンポンプ、又はチタンサブリメーションポンプなどを用いることができる。また、コールドトラップを設けたターボ分子ポンプを用いて成膜室内の残留水分を除去することもできる。さらに、絶縁層606_Aを形成した後に、不活性ガス雰囲気下、又は酸素ガス雰囲気下で、加熱処理加熱処理Cともいうを行ってもよい。このとき、例えば200°C以上400°C以下、好ましくは250°C以上350°C以下で加熱処理Cを行うことができる。次に、図5Eに示すように、導電層607_Aが形成される側から絶縁層606_Aを介して半導体層603_Aにドーパントを添加することにより、自己整合で領域604a_A及び領域604b_Aを形成する。例えば、イオンドーピング装置又はイオン注入装置を用いてドーパントを添加することができる。添加するドーパントとしては、例えば元素周期表における15族の元素例えば窒素、リン、及び砒素の一つ又は複数、及び希ガス元素例えばヘリウム、アルゴン、及びキセノンの一つ又は複数の一つ又は複数を用いることができる。チャネル形成層としての機能を有する酸化物半導体層を含むトランジスタにおいて、ソース領域又はドレイン領域としての機能を有する領域をセルフアラインプロセスにて作製する方法の一つとして、酸化物半導体層の表面を露出させて、アルゴンプラズマ処理を行い、酸化物半導体層のプラズマに曝された領域の抵抗率を低下させる方法が開示されているS.Jeonetal.180nmGateLengthAmorphousInGaZnOThinFilmTransistorforHighDensityImageSensorApplications,IEDMTech.Dig.,p.504,2010.。しかしながら、上記作製方法では、ゲート絶縁層としての機能を有する絶縁層を形成した後に、酸化物半導体層におけるソース領域又はドレイン領域としての機能を有する領域になる部分を露出するため、ゲート絶縁層としての機能を有する絶縁層を部分的に除去する必要がある。よって、ゲート絶縁層としての機能を有する絶縁層が除去される際に、下層の酸化物半導体層も部分的にオーバーエッチングされ、該ソース領域又はドレイン領域としての機能を有する領域になる部分の膜厚が薄くなってしまう。その結果、該ソース領域又はドレイン領域としての機能を有する領域になる部分の抵抗が増加し、また、オーバーエッチングによるトランジスタの特性不良が起こりやすくなる。トランジスタの微細化を行うためには、加工精度の高いドライエッチング法を用いる必要がある。しかし、上記オーバーエッチングは、酸化物半導体層とゲート絶縁層としての機能を有する絶縁層の選択比が十分に確保できないドライエッチング法を採用する場合に、顕著に起こりやすい。例えば、酸化物半導体層が十分な厚さであればオーバーエッチングも問題にはならないが、チャネル長を200nm以下とする場合には、短チャネル効果を防止する上で、チャネル形成領域となる部分の酸化物半導体層の厚さは、20nm以下、好ましくは10nm以下であることが求められる。そのような薄い酸化物半導体層を扱う場合には、酸化物半導体層のオーバーエッチングは、上述したような、ソース領域又はドレイン領域としての機能を有する領域の抵抗が増加、トランジスタの特性不良を生じさせるため、好ましくない。しかし、本発明の一態様のように、酸化物半導体層へのドーパントの添加を、酸化物半導体層を露出させず、ゲート絶縁層としての機能を有する絶縁層を残したまま行うことで、酸化物半導体層のオーバーエッチングを防ぎ、酸化物半導体層への過剰なダメージを軽減することができる。また、加えて、酸化物半導体層とゲート絶縁層としての機能を有する絶縁層の界面も清浄に保たれる。従って、トランジスタの特性及び信頼性を高めることができる。なお、半導体層603_Aにドーパントを添加した後に加熱処理を行ってもよい。以上が図4Aに示すトランジスタの作製方法例の説明である。なお、図4Aに示すトランジスタの作製方法例を示したが、これに限定されず、例えば図4B乃至図4Dに示す各構成要素において、名称が図4Aに示す各構成要素と同じであり且つ機能の少なくとも一部が図4Aに示す各構成要素と同じであれば、図4Aに示すトランジスタの作製方法例の説明を適宜援用することができる。例えば、図4Bに示すトランジスタを作製する場合には、図5Dに示す工程の後に、絶縁層606_A及び導電層607_Aの上に第2の絶縁膜を形成し、第2の絶縁膜の一部をエッチングすることにより、絶縁層609a_A及び絶縁層609b_Aを形成し、その後半導体層603_Aにドーパントを添加することにより、絶縁層609a_A及び絶縁層609b_Aを介して半導体層603_Aの一部にドーパントが添加され、領域608a_A及び領域608b_Aが形成される。なお、複数の絶縁膜を順番に形成することにより第2の絶縁膜を形成してもよい。図4及び図5を用いて説明したように、本実施の形態におけるトランジスタの一例は、チャネルが形成される半導体層と、該半導体層に電気的に接続され、ソース及びドレインの一方としての機能を有する導電層と、該半導体層に電気的に接続され、ソース及びドレインの他方としての機能を有する導電層と、ゲート絶縁層としての機能を有する絶縁層と、絶縁層を介して半導体層に重畳し、ゲートとしての機能を有する導電層と、を含む構造である。本実施の形態におけるトランジスタは、オフ電流が低いため、上記半導体装置の記憶回路又は半導体記憶装置のメモリセルにおける、選択トランジスタとしての機能を有するトランジスタに適用することにより、データの保持期間を長くすることができる。よって、リフレッシュ動作を少なくすることができるため、消費電力を低減することができる。また、本実施の形態では、チャネル形成層としての機能を有する酸化物半導体層に、チャネル形成領域より抵抗値が低く、ドーパントが添加され、ソース領域又はドレイン領域としての機能を有する領域を設けることにより、トランジスタの面積が小さい場合であっても、トランジスタのソース又はドレインと、トランジスタのチャネル形成領域との間の抵抗値を小さくすることができる。また、本実施の形態では、ゲートとしての機能を有する導電層と、ソース又はドレインとしての機能を有する導電層と、を重畳させないトランジスタ構造にすることにより、トランジスタのゲートと、ソース又はドレインとの寄生容量を小さくすることができるため、トランジスタの面積を小さくした場合であっても、動作速度の低下を抑制することができる。また、本実施の形態では、少なくともチャネル形成領域が、非単結晶であって、ab面に垂直な方向から見て、三角形、又は、六角形、又は正三角形、正六角形の原子配列を有し、且つ、c軸方向に垂直な方向から見て、金属原子が層状、又は金属原子と酸素原子が層状に配列した相を有する酸化物半導体層を含むトランジスタを用いることにより、トランジスタの光による劣化を抑制することができる。実施の形態4本実施の形態では、CAACの酸化物について説明する。CAACを含む酸化物とは、広義に、非単結晶であって、そのab面に垂直な方向から見て、三角形、六角形、正三角形又は正六角形の原子配列を有し、かつc軸方向に垂直な方向から見て、金属原子が層状、又は金属原子と酸素原子が層状に配列した相を含む酸化物をいう。CAACは単結晶ではないが、非晶質のみから形成されているものでもない。また、CAACは結晶化した部分結晶部分を含むが、1つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。CAACに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、CAACを構成する個々の結晶部分のc軸は一定の方向例えば、CAACが形成される基板面、CAACの表面などに垂直な方向に揃っていてもよい。又は、CAACを構成する個々の結晶部分のab面の法線は一定の方向例えば、CAACが形成される基板面、CAACの表面などに垂直な方向を向いていてもよい。CAACは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。このようなCAACの例として、膜状に形成され、膜表面又は支持する基板面に垂直な方向から観察すると三角形又は六角形の原子配列が認められ、かつその膜断面を観察すると金属原子又は金属原子及び酸素原子又は窒素原子の層状配列が認められる結晶を挙げることもできる。CAACに含まれる結晶構造の一例について図13乃至図15を用いて詳細に説明する。なお、特に断りがない限り、図13乃至図15は上方向をc軸方向とし、c軸方向と直交する面をab面とする。なお、単に上半分、下半分という場合、ab面を境にした場合の上半分、下半分をいう。図13Aに、1個の6配位のInと、Inに近接の6個の4配位の酸素原子以下4配位のOと、を有する構造を示す。ここでは、金属原子が1個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図13Aの構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図13Aの上半分及び下半分にはそれぞれ3個ずつ4配位のOがある。図13Aに示す小グループは電荷が0である。図13Bに、1個の5配位のGaと、Gaに近接の3個の3配位の酸素原子以下3配位のOと、Gaに近接の2個の4配位のOと、を有する構造を示す。3配位のOは、いずれもab面に存在する。図13Bの上半分及び下半分にはそれぞれ1個ずつ4配位のOがある。また、Inも5配位をとるため、図13Bに示す構造をとりうる。図13Bに示す小グループは電荷が0である。図13Cに、1個の4配位のZnと、Znに近接の4個の4配位のOと、を有する構造を示す。図13Cの上半分には1個の4配位のOがあり、下半分には3個の4配位のOがある。また、図13Cの上半分に3個の4配位のOがあり、下半分に1個の4配位のOがあってもよい。図13Cに示す小グループは電荷が0である。図13Dに、1個の6配位のSnと、Snに近接の6個の4配位のOと、を有する構造を示す。図13Dの上半分には3個の4配位のOがあり、下半分には3個の4配位のOがある。図13Dに示す小グループは電荷が1となる。図13Eに、2個のZnを含む小グループを示す。図13Eの上半分には1個の4配位のOがあり、下半分には1個の4配位のOがある。図13Eに示す小グループは電荷が-1となる。ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループユニットセルともいう。と呼ぶ。ここで、これらの小グループ同士が結合する規則について説明する。図13Aに示す6配位のInの上半分の3個のOは下方向にそれぞれ3個の近接Inを有し、下半分の3個のOは上方向にそれぞれ3個の近接Inを有する。図13Bに示す5配位のGaの上半分の1個のOは下方向に1個の近接Gaを有し、下半分の1個のOは上方向に1個の近接Gaを有する。図13Cに示す4配位のZnの上半分の1個のOは下方向に1個の近接Znを有し、下半分の3個のOは上方向にそれぞれ3個の近接Znを有する。この様に、金属原子の上方向の4配位のOの数と、そのOの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の4配位のOの数と、そのOの上方向にある近接金属原子の数は等しい。Oは4配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は4になる。従って、金属原子の上方向にある4配位のOの数と、別の金属原子の下方向にある4配位のOの数との和が4個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、6配位の金属原子In又はSnが下半分の4配位のOを介して結合する場合、4配位のOが3個であるため、5配位の金属原子Ga又はIn又は4配位の金属原子Znのいずれかと結合することになる。これらの配位数を有する金属原子は、c軸方向において、4配位のOを介して結合する。また、このほかにも、層構造の合計の電荷が0となるように複数の小グループが結合して中グループを構成する。図14Aに、In-Sn-Zn-O系の層構造を構成する中グループのモデル図を示す。図14Bに、3つの中グループで構成される大グループを示す。なお、図14Cは、図14Bの層構造をc軸方向から観察した場合の原子配列を示す。図14Aにおいては、簡単のため、3配位のOは省略し、4配位のOは個数のみ示し、例えば、Snの上半分及び下半分にはそれぞれ3個ずつ4配位のOがあることを丸枠の3として示している。同様に、図14Aにおいて、Inの上半分及び下半分にはそれぞれ1個ずつ4配位のOがあり、丸枠の1として示している。また、同様に、図14Aにおいて、下半分には1個の4配位のOがあり、上半分には3個の4配位のOがあるZnと、上半分には1個の4配位のOがあり、下半分には3個の4配位のOがあるZnとを示している。図14Aにおいて、In-Sn-Zn-O系の層構造を構成する中グループは、上から順に4配位のOが3個ずつ上半分及び下半分にあるSnが、4配位のOが1個ずつ上半分及び下半分にあるInと結合し、そのInが、上半分に3個の4配位のOがあるZnと結合し、そのZnの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分及び下半分にあるInと結合し、そのInが、上半分に1個の4配位のOがあるZn2個からなる小グループと結合し、この小グループの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分及び下半分にあるSnと結合している構成である。この中グループが複数結合して大グループを構成する。ここで、3配位のO及び4配位のOの場合、結合1本当たりの電荷はそれぞれ-0.667、-0.5と考えることができる。例えば、In6配位又は5配位、Zn4配位、Sn5配位又は6配位の電荷は、それぞれ3、2、4である。従って、Snを含む小グループは電荷が1となる。そのため、Snを含む層構造を形成するためには、電荷1を打ち消す電荷-1が必要となる。電荷-1をとる構造として、図13Eに示すように、2個のZnを含む小グループが挙げられる。例えば、Snを含む小グループが1個に対し、2個のZnを含む小グループが1個あれば、電荷が打ち消されるため、層構造の合計の電荷を0とすることができる。具体的には、図14Bに示した大グループが繰り返されることで、In-Sn-Zn-O系の結晶In2SnZn3O8を得ることができる。なお、得られるIn-Sn-Zn-O系の層構造は、In2SnZn2O7ZnOmmは0又は自然数。とする組成式で表すことができる。なお、In-Sn-Zn-O系の結晶は、mの数が大きいと結晶性が向上するため、好ましい。また、このほかにも、四元系金属の酸化物であるIn-Sn-Ga-Zn系酸化物や、三元系金属の酸化物であるIn-Ga-Zn系酸化物IGZOとも表記する。、In-Al-Zn系酸化物、Sn-Ga-Zn系酸化物、Al-Ga-Zn系酸化物、Sn-Al-Zn系酸化物や、In-Hf-Zn系酸化物、In-La-Zn系酸化物、In-Ce-Zn系酸化物、In-Pr-Zn系酸化物、In-Nd-Zn系酸化物、In-Pm-Zn系酸化物、In-Sm-Zn系酸化物、In-Eu-Zn系酸化物、In-Gd-Zn系酸化物、In-Tb-Zn系酸化物、In-Dy-Zn系酸化物、In-Ho-Zn系酸化物、In-Er-Zn系酸化物、In-Tm-Zn系酸化物、In-Yb-Zn系酸化物、In-Lu-Zn系酸化物や、二元系金属の酸化物であるIn-Zn系酸化物、Sn-Zn系酸化物、Al-Zn系酸化物、Zn-Mg系酸化物、Sn-Mg系酸化物、In-Mg系酸化物や、In-Ga系酸化物、一元系金属の酸化物であるIn系酸化物、Sn系酸化物、Zn系酸化物などを用いた場合も同様である。例えば、図15Aに、In-Ga-Zn-O系の層構造を構成する中グループのモデル図を示す。図15Aにおいて、In-Ga-Zn-O系の層構造を構成する中グループは、上から順に4配位のOが3個ずつ上半分及び下半分にあるInが、4配位のOが1個上半分にあるZnと結合し、そのZnの下半分の3個の4配位のOを介して、4配位のOが1個ずつ上半分及び下半分にあるGaと結合し、そのGaの下半分の1個の4配位のOを介して、4配位のOが3個ずつ上半分及び下半分にあるInと結合している構成である。この中グループが複数結合して大グループを構成する。図15Bに3つの中グループで構成される大グループを示す。なお、図15Cは、図15Bの層構造をc軸方向から観察した場合の原子配列を示している。ここで、In6配位又は5配位、Zn4配位、Ga5配位の電荷は、それぞれ3、2、3であるため、In、Zn及びGaのいずれかを含む小グループは、電荷が0となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に0となる。また、In-Ga-Zn-O系の層構造を構成する中グループは、図15Aに示した中グループに限定されず、In、Ga、Znの配列が異なる中グループを組み合わせた大グループも取りうる。実施の形態5本実施の形態では、上記実施の形態2の半導体記憶装置におけるメモリセルの構造例について、図6を用いて説明する。図6は、本実施の形態におけるメモリセルの構造例を示す断面模式図であり、図6A及び図6Bは、互いに異なる部分の断面模式図である。なお、ここでは、一例として、図3に示す構成のメモリセルの構造例について説明する。なお、便宜のため、図3に示す構成のメモリセルにおけるスイッチング素子としての機能を有するトランジスタを図示せずに説明する。なお、図6では、実際の寸法と異なる構成要素を含む。図6A及び図6Bに示すメモリセルは、半導体層750と、絶縁層755と、導電層756a乃至導電層756dと、絶縁層757a乃至絶縁層757hと、絶縁層758a乃至絶縁層758hと、絶縁層759と、半導体層760と、導電層762a乃至導電層762dと、絶縁層763と、導電層764と、を含む。半導体層750は、領域752a乃至領域752c、領域754a、及び領域754bを有する。半導体層750としては、例えば半導体基板を用いることができる。また、別の基板の上に設けられた半導体層を半導体層750として用いることもできる。なお、半導体層750において、複数のメモリセルにおける間の領域に絶縁分離領域を設けてもよい。領域752aは、N型及びP型の一方の導電型を付与するドーパントが添加された領域である。領域752aは、メモリセルにおけるスイッチング素子としての機能を有するトランジスタのソース及びドレインの一方としての機能を有する。領域752b及び領域752cは、互いに離間して設けられ、上記N型又はP型の導電型を付与するドーパントが添加された領域である。領域752b及び領域752cは、メモリセルにおける出力トランジスタのソース領域又はドレイン領域としての機能を有する。また、領域752bは、メモリセルにおけるスイッチング素子としての機能を有するトランジスタのソース及びドレインの他方としての機能を有する。領域754a及び領域754bは、領域752b及び領域752cの間に、互いに離間して設けられ、領域754a及び領域754bの間にチャネル形成領域が形成される。領域754aは、領域752bに接し、領域754bは、領域752cに接する。また、領域754c及び領域754dは、領域752a及び領域752bの間に、互いに離間して設けられ、領域754c及び領域754dの間にチャネル形成領域が形成される。領域754cは、領域752aに接し、領域754dは、領域752bに接する。領域754a乃至領域754dは、領域752b及び領域752cと同じく、N型又はP型の導電型を付与するドーパントが添加された領域である。なお、領域754a乃至領域754dのドーパントの濃度が、領域752a乃至領域752cのドーパントの濃度より低くてもよい。このとき、領域754a乃至領域754dを低濃度領域ともいう。また、このとき領域752a乃至領域752cを高濃度領域と呼んでもよい。また、領域754a乃至領域754dの深さは、領域752a乃至領域752cの深さより小さくてもよいが、これに限定されない。絶縁層755は、半導体層750の上に設けられる。絶縁層755は、メモリセルにおける出力トランジスタのゲート絶縁層としての機能を有する。絶縁層755としては、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウム、有機絶縁材料例えばポリイミド又はアクリルなどなどの材料の層を用いることができる。また、絶縁層755に適用可能な材料の層の積層により絶縁層755を構成してもよい。導電層756aは、絶縁層755の上に設けられ、絶縁層755を貫通して設けられた第1の開口部を介して領域752aに電気的に接続される。導電層756bは、絶縁層755を介して半導体層750に重畳する。導電層756bに重畳する半導体層750の領域がメモリセルにおける出力トランジスタのチャネル形成領域になる。導電層756bは、メモリセルにおける出力トランジスタのゲートとしての機能を有する。導電層756cは、絶縁層755の上に設けられ、絶縁層755を貫通して設けられた第2の開口部を介して領域752cに電気的に接続される。導電層756dは、絶縁層755を介して半導体層750に重畳する。導電層756dに重畳する半導体層750の領域がメモリセルにおけるスイッチング素子としての機能を有するトランジスタのチャネル形成領域になる。導電層756dは、メモリセルにおけるスイッチング素子としての機能を有するトランジスタのゲートとしての機能を有する。絶縁層757aは、絶縁層755の上に設けられ、導電層756aにおける、互いに対向する一対の側面の一方に接する。絶縁層757bは、絶縁層755の上に設けられ、導電層756aにおける、互いに対向する上記一対の側面の他方に接する。絶縁層757cは、絶縁層755の上に設けられ、導電層756bにおける、互いに対向する一対の側面の一方に接する。また、絶縁層757cは、絶縁層755を介して領域754aに重畳する。絶縁層757dは、絶縁層755の上に設けられ、導電層756bにおける、互いに対向する上記一対の側面の他方に接する。また、絶縁層757dは、絶縁層755を介して領域754bに重畳する。絶縁層757eは、絶縁層755の上に設けられ、導電層756cにおける、互いに対向する一対の側面の一方に接する。絶縁層757fは、絶縁層755の上に設けられ、導電層756cにおける、互いに対向する上記一対の側面の他方に接する。絶縁層757gは、絶縁層755の上に設けられ、導電層756dにおける、互いに対向する一対の側面の一方に接する。また、絶縁層757gは、絶縁層755を介して領域754cに重畳する。絶縁層757hは、絶縁層755の上に設けられ、導電層756dにおける、互いに対向する上記一対の側面の他方に接する。また、絶縁層757hは、絶縁層755を介して領域754dに重畳する。絶縁層758aは、絶縁層757aの上に設けられる。絶縁層758bは、絶縁層757bの上に設けられる。絶縁層758cは、絶縁層757cの上に設けられる。絶縁層758dは、絶縁層757dの上に設けられる。絶縁層758eは、絶縁層757eの上に設けられる。絶縁層758fは、絶縁層757fの上に設けられる。絶縁層758gは、絶縁層757gの上に設けられる。絶縁層758hは、絶縁層757hの上に設けられる。絶縁層759は、絶縁層755の上に設けられる。半導体層760は、絶縁層759の上に設けられる。半導体層760は、領域761a及び領域761bを有する。半導体層760としては、例えば実施の形態3における図4Aに示すトランジスタの半導体層603_Aに適用可能な材料の層を用いることができる。半導体層760は、メモリセルにおける選択トランジスタとしての機能を有するトランジスタのチャネル形成層としての機能を有する。領域761a及び領域761bは、N型の導電型を付与するドーパントが添加された領域である。領域761a及び領域761bとしては、上記実施の形態3における図4Aに示すトランジスタの領域604a_A及び領域604b_Aに添加するドーパントとして適用可能なドーパントを用いることができ、また、領域761a及び領域761bのドーパントの濃度は、領域604a_A及び領域604b_Aに適用可能なドーパントの濃度の範囲に設定することができる。領域761a及び領域761bは、互いに離間して設けられ、領域761a及び領域761bの間にチャネル形成領域が形成される。導電層762aは、導電層756a及び半導体層760に電気的に接続される。本実施の形態では、図6Aに示すように、導電層762aが導電層756aに接することにより導電層762a及び導電層756aの間の抵抗を小さくすることができる。また、導電層762aの一部は、領域761aに重畳する。導電層762aは、メモリセルにおける選択トランジスタとしての機能を有するトランジスタのソース及びドレインの一方としての機能を有する。導電層762bは、導電層756b及び半導体層760に電気的に接続される。本実施の形態では、図6Aに示すように、導電層762bが導電層756bに接することにより導電層762b及び導電層756bの間の抵抗を小さくすることができる。また、導電層762bの一部は、領域761bに重畳する。導電層762bは、メモリセルにおける選択トランジスタとしての機能を有するトランジスタのソース及びドレインの他方としての機能を有する。導電層762cは、導電層756cに電気的に接続される。本実施の形態では、図6Aに示すように、導電層762cが導電層756cに接することにより導電層762c及び導電層756cの間の抵抗を小さくすることができる。導電層762dは、導電層756dに電気的に接続される。本実施の形態では、図6Aに示すように、導電層762dが導電層756dに接することにより導電層762d及び導電層756dの間の抵抗を小さくすることができる。導電層762dは、選択線としての機能を有する。導電層762a乃至導電層762dとしては、例えば実施の形態3における図4Aに示すトランジスタの導電層605a_A及び導電層605b_Aに適用可能な材料の層を用いることができる。絶縁層763は、半導体層760の上に設けられる。絶縁層763は、メモリセルにおける選択トランジスタのゲート絶縁層としての機能を有する。絶縁層763としては、例えば実施の形態3における図4Aに示すトランジスタの絶縁層606_Aに適用可能な材料の層を用いることができる。導電層764は、絶縁層763を介して半導体層760に重畳する。導電層764は、メモリセルにおける選択トランジスタとしての機能を有するトランジスタのゲートとしての機能を有する。導電層764としては、例えば実施の形態3における図4Aに示すトランジスタの導電層607_Aに適用可能な材料の層を用いることができる。以上が図6に示すメモリセルの構造例の説明である。本実施の形態では、互いに積層した複数のトランジスタを有することにより、メモリセルの面積を小さくすることができる。また、本実施の形態では、メモリセルにおける出力トランジスタとしての機能を有するトランジスタを、高い電流供給能力を有する第14族の半導体シリコンなどを含有する半導体層を含むトランジスタとし、メモリセルにおける選択トランジスタとしての機能を有するトランジスタを、酸化物半導体層を含み、オフ電流の低いトランジスタとすることにより、メモリセルの動作を高速にしつつ、データの保持期間を長くすることができる。よって、消費電力を低減することができる。また、本実施の形態では、選択トランジスタとしての機能を有するトランジスタを、ドーパントが添加された領域を含む酸化物半導体層を含むトランジスタにすることにより、メモリセルの面積が小さい場合であっても、チャネル形成領域と、ソース又はドレインとの間の抵抗を小さくすることができる。実施の形態6本実施の形態では、トランジスタの電界効果移動度について説明する。酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Levinsonモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。半導体本来の移動度をμ0、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁粒界などが存在すると仮定すると、以下の式で表現できる。ここで、Eはポテンシャル障壁の高さであり、kがボルツマン定数、Tは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Levinsonモデルでは、以下の式で表される。ここで、eは電気素量、Nはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、nは単位面積当たりのチャネルに含まれるキャリア数、Coxは単位面積当たりの容量、Vgはゲート電圧、tはチャネルの厚さである。なお、厚さ30nm以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。線形領域におけるドレイン電流Idは、以下の式となる。ここで、Lはチャネル長、Wはチャネル幅であり、ここでは、L=W=10μmである。また、Vdはドレイン電圧である。上式の両辺をVgで割り、更に両辺の対数を取ると、以下のようになる。数5の右辺はVgの関数である。この式からわかるように、縦軸をlnId/Vg、横軸を1/Vgとする直線の傾きから欠陥密度Nが求められる。すなわち、トランジスタのId―Vg特性から、欠陥密度を評価できる。酸化物半導体としては、インジウムIn、スズSn、亜鉛Znの比率が、In:Sn:Zn=1:1:1のものでは欠陥密度Nは1×1012/cm2程度である。このようにして求めた欠陥密度などをもとに数2及び数3よりμ0=120cm2/Vsが導出される。欠陥のあるIn-Sn-Zn系酸化物で測定される移動度は35cm2/Vs程度である。しかし、半導体内部及び半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ0は120cm2/Vsとなると予想できる。ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁層との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、チャネルとゲート絶縁層との界面からxだけ離れた場所における移動度μ1は、以下の式で表される。ここで、Dはゲート方向の電界、B、Gは定数である。B及びGは、実際の測定結果より求めることができ、上記の測定結果からは、B=4.75×107cm/s、G=10nm界面散乱が及ぶ深さである。Dが増加するすなわち、ゲート電圧が高くなると数6の第2項が増加するため、移動度μ1は低下することがわかる。半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ2を計算した結果を図16に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、SentaurusDeviceを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、2.8電子ボルト、4.7電子ボルト、15、15nmとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、5.5電子ボルト、4.6電子ボルト、4.6電子ボルトとした。また、ゲート絶縁層の厚さは100nm、比誘電率は4.1とした。チャネル長及びチャネル幅はともに10μm、ドレイン電圧Vdは0.1Vである。図16で示されるように、ゲート電圧1V強で移動度100cm2/Vs以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすることAtomicLayerFlatnessが望ましい。このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図17乃至図19に示す。なお、計算に用いたトランジスタの断面構造を図20に示す。図20に示すトランジスタは酸化物半導体層にnの導電型を呈する半導体領域903a及び半導体領域903cを有する。半導体領域903a及び半導体領域903cの抵抗率は2×10-3Ωcmとする。図20Aに示すトランジスタは、下地絶縁膜901と、下地絶縁膜901に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物902の上に形成される。トランジスタは半導体領域903a、半導体領域903cと、それらに挟まれ、チャネル形成領域となる真性の半導体領域903bと、ゲート電極905を有する。ゲート電極905の幅を33nmとする。ゲート電極905と半導体領域903bの間には、ゲート絶縁層904を有し、また、ゲート電極905の両側面には側壁絶縁物906a及び側壁絶縁物906b、ゲート電極905の上部には、ゲート電極905と他の配線との短絡を防止するための絶縁物907を有する。側壁絶縁物の幅は5nmとする。また、半導体領域903a及び半導体領域903cに接して、ソース電極908a及びドレイン電極908bを有する。なお、このトランジスタにおけるチャネル幅を40nmとする。図20Bに示すトランジスタは、下地絶縁膜901と、酸化アルミニウムよりなる埋め込み絶縁物902の上に形成され、半導体領域903a、半導体領域903cと、それらに挟まれた真性の半導体領域903bと、幅33nmのゲート電極905とゲート絶縁層904と側壁絶縁物906a及び側壁絶縁物906bと絶縁物907とソース電極908a及びドレイン電極908bを有する点で図20Aに示すトランジスタと同じである。図20Aに示すトランジスタと図20Bに示すトランジスタの相違点は、側壁絶縁物906a及び側壁絶縁物906bの下の半導体領域の導電型である。図20Aに示すトランジスタでは、側壁絶縁物906a及び側壁絶縁物906bの下の半導体領域はnの導電型を呈する半導体領域903a及び半導体領域903cであるが、図20Bに示すトランジスタでは、真性の半導体領域903bである。すなわち、半導体領域903a半導体領域903cとゲート電極905がLoffだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Loffをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物906a側壁絶縁物906bの幅と同じである。その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、SentaurusDeviceを使用した。図17は、図20Aに示される構造のトランジスタのドレイン電流Id、実線及び移動度μ、点線のゲート電圧Vg、ゲートとソースの電位差依存性を示す。ドレイン電流Idは、ドレイン電圧ドレインとソースの電位差を1Vとし、移動度μはドレイン電圧を0.1Vとして計算したものである。図17Aはゲート絶縁層の厚さを15nmとしたものであり、図17Bは10nmとしたものであり、図17Cは5nmとしたものである。ゲート絶縁層が薄くなるほど、特にオフ状態でのドレイン電流Idオフ電流が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Idオン電流には目立った変化が無い。ゲート電圧1V前後で、ドレイン電流は10μAを超えることが示された。図18は、図20Bに示される構造のトランジスタで、オフセット長Loffを5nmとしたもののドレイン電流Id実線及び移動度μ点線のゲート電圧Vg依存性を示す。ドレイン電流Idは、ドレイン電圧を1Vとし、移動度μはドレイン電圧を0.1Vとして計算したものである。図18Aはゲート絶縁層の厚さを15nmとしたものであり、図18Bは10nmとしたものであり、図18Cは5nmとしたものである。また、図19は、図20Bに示される構造のトランジスタで、オフセット長Loffを15nmとしたもののドレイン電流Id実線及び移動度μ点線のゲート電圧依存性を示す。ドレイン電流Idは、ドレイン電圧を1Vとし、移動度μはドレイン電圧を0.1Vとして計算したものである。図19Aはゲート絶縁層の厚さを15nmとしたものであり、図19Bは10nmとしたものであり、図19Cは5nmとしたものである。いずれもゲート絶縁層が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。なお、移動度μのピークは、図17では80cm2/Vs程度であるが、図18では60cm2/Vs程度、図19では40cm2/Vs程度と、オフセット長Loffが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流はオフセット長Loffの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧1V前後で、ドレイン電流は10μAを超えることが示された。実施の形態7本実施の形態では、半導体記憶装置の構成例について説明する。本実施の形態の半導体記憶装置の構成例について、図7を用いて説明する。図7は、本実施の形態における半導体記憶装置の構成例を示すブロック図である。図7に示す半導体記憶装置は、複数のメモリセルMCともいう811を具備するメモリセルアレイMCAともいう812と、第1の駆動回路IDRVともいう813_1と、第2の駆動回路JDRVともいう813_2と、駆動制御回路DCTLともいう813_3と、を具備する。メモリセルアレイの構成としては、上記実施の形態2に示す半導体記憶装置におけるメモリセルアレイの構成を適用することができる。第1の駆動回路813_1には、行アドレス信号が入力される。第1の駆動回路813_1は、入力された行アドレス信号に従って行方向に配列された配線を選択し、選択した配線の電圧を設定する機能を有する。第1の駆動回路813_1は、例えばデコーダを用いて構成される。デコーダは、入力された行アドレス信号に従って配線を選択する機能を有する。なお、本実施の形態の半導体記憶装置を、複数の第1の駆動回路813_1を具備する構成にしてもよい。第2の駆動回路813_2には、データ信号及び列アドレス信号が入力される。第2の駆動回路813_2は、列方向に配列された配線の電圧を設定する機能を有する。第2の駆動回路813_2は、例えばデコーダ、複数のアナログスイッチ、読み出し信号出力回路、及び読み出し回路を用いて構成される。デコーダは、配線を選択する機能を有し、複数のアナログスイッチは、デコーダから入力される信号に応じてデータ信号を出力するか否かを制御する機能を有し、読み出し信号出力回路は、読み出し信号をデータ線又は選択線としての機能を有する配線に出力する機能を有し、読み出し回路は、読み出し信号により選択した配線に電気的に接続されたメモリセル811に記憶されたデータを読み出す機能を有する。駆動制御回路813_3には、書き込み制御信号、読み出し制御信号、及びアドレス信号が入力される。駆動制御回路813_3は、入力される書き込み制御信号、読み出し制御信号、及びアドレス信号に応じて、第1の駆動回路813_1及び第2の駆動回路813_2の動作を制御する信号を生成して出力する機能を有する。例えば、駆動制御回路813_3は、アドレス信号に応じて複数の行アドレス信号を第1の駆動回路813_1に出力し、複数の列アドレス信号を第2の駆動回路813_2に出力する機能を有する。図7を用いて説明したように、本実施の形態における記憶装置の一例は、複数のメモリセルを具備するメモリセルアレイと、第1の駆動回路IDRVともいうと、第2の駆動回路JDRVともいうと、駆動制御回路と、を具備する構成である。上記構成にすることにより、各メモリセルへのデータの書き込み及び読み出しを行うことができる。実施の形態8本実施の形態では、上記実施の形態における半導体記憶装置を備えた電子機器の例について説明する。本実施の形態の電子機器の構成例について、図8A乃至図8Dを用いて説明する。図8Aに示す電子機器は、携帯型情報端末の例である。図8Aに示す携帯型情報端末は、筐体1001aと、筐体1001aに設けられた表示部1002aと、を具備する。なお、筐体1001aの側面1003aに外部機器に接続させるための接続端子、図8Aに示す携帯型情報端末を操作するためのボタンのうち一つ又は複数を設けてもよい。図8Aに示す携帯型情報端末は、筐体1001aの中に、CPUと、記憶回路と、外部機器とCPU及び記憶回路との間で信号の送受信を行うインターフェースと、外部機器との信号の送受信を行うアンテナと、を備える。図8Aに示す携帯型情報端末は、例えば電話機、電子書籍、パーソナルコンピュータ、及び遊技機の一つ又は複数としての機能を有する。図8Bに示す電子機器は、折り畳み式の携帯型情報端末の例である。図8Bに示す携帯型情報端末は、筐体1001bと、筐体1001bに設けられた表示部1002bと、筐体1004bと、筐体1004bに設けられた表示部1005bと、筐体1001b及び筐体1004bを接続する軸部1006bと、を具備する。また、図8Bに示す携帯型情報端末では、軸部1006bにより筐体1001b又は筐体1004bを動かすことにより、筐体1001bを筐体1004bに重畳させることができる。なお、筐体1001bの側面1003b又は筐体1004bの側面1007bに外部機器に接続させるための接続端子、図8Bに示す携帯型情報端末を操作するためのボタンのうち一つ又は複数を設けてもよい。また、表示部1002b及び表示部1005bに、互いに異なる画像又は一続きの画像を表示させてもよい。なお、表示部1005bを必ずしも設けなくてもよく、表示部1005bの代わりに、入力装置であるキーボードを設けてもよい。図8Bに示す携帯型情報端末は、筐体1001b又は筐体1004bの中に、CPUと、記憶回路と、外部機器とCPU及び記憶回路との間で信号の送受信を行うインターフェースと、を備える。なお、図8Bに示す携帯型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。図8Bに示す携帯型情報端末は、例えば電話機、電子書籍、パーソナルコンピュータ、及び遊技機の一つ又は複数としての機能を有する。図8Cに示す電子機器は、設置型情報端末の例である。図8Cに示す設置型情報端末は、筐体1001cと、筐体1001cに設けられた表示部1002cと、を具備する。なお、表示部1002cを、筐体1001cにおける甲板部1008cに設けることもできる。また、図8Cに示す設置型情報端末は、筐体1001cの中に、CPUと、記憶回路と、外部機器とCPU及び記憶回路との間で信号の送受信を行うインターフェースと、を備える。なお、図8Cに示す設置型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。さらに、図8Cに示す設置型情報端末における筐体1001cの側面1003cに券などを出力する券出力部、硬貨投入部、及び紙幣挿入部の一つ又は複数を設けてもよい。図8Cに示す設置型情報端末は、例えば現金自動預け払い機、券などの注文をするための情報通信端末マルチメディアステーションともいう、又は遊技機としての機能を有する。図8Dは、設置型情報端末の例である。図8Dに示す設置型情報端末は、筐体1001dと、筐体1001dに設けられた表示部1002dと、を具備する。なお、筐体1001dを支持する支持台を設けてもよい。なお、筐体1001dの側面1003dに外部機器に接続させるための接続端子、図8Dに示す設置型情報端末を操作するためのボタンのうち一つ又は複数を設けてもよい。また、図8Dに示す設置型情報端末は、筐体1001dの中に、CPUと、記憶回路と、外部機器とCPU及び記憶回路との間で信号の送受信を行うインターフェースと、を備えてもよい。なお、図8Dに示す設置型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。図8Dに示す設置型情報端末は、例えばデジタルフォトフレーム、モニタ、又はテレビジョン装置としての機能を有する。上記実施の形態の半導体記憶装置は、例えば電子機器の記憶回路の一つとして用いられ、例えば図8A乃至図8Dに示す電子機器の記憶回路の一つとして用いられる。図8を用いて説明したように、本実施の形態の電子機器の一例は、上記実施の形態における半導体記憶装置が用いられた記憶回路を具備する構成である。上記構成にすることにより、電源を供給しない場合であっても電子機器内の情報を一定期間保持することができるため、信頼性が向上し、消費電力を低減することができる。また、図8に示す構成に限定されず、上記実施の形態の半導体記憶装置を用いて、コネクタが設けられた携帯型の半導体記憶装置などを構成することもできる。さらに、上記実施の形態における半導体記憶装置を、携帯電話、スマートフォン、電子書籍など携帯機器携帯型情報端末などに応用した場合の具体例を以下に示す。携帯機器では、画像データを一時的に記憶するためなどにSRAM又はDRAMが用いられている。SRAM又はDRAMが使用される理由としては、フラッシュメモリは、応答が遅く、画像処理に不向きであるためである。一方で、画像データを一時的に記憶するためにSRAM又はDRAMを用いた場合、以下の欠点がある。SRAMは、応答が速いという利点がある。通常のSRAMは、図9Aに示すように、1つのメモリセルがトランジスタ1001乃至トランジスタ1006の6個のトランジスタで構成され、それをXデコーダ1007、Yデコーダ1008にて駆動する。また、通常のSRAMは、トランジスタ1003及びトランジスタ1005により構成される第1のインバータ、並びにトランジスタ1004及びトランジスタ1006により構成される第2のインバータにより、高速駆動が可能である。しかし、通常のSRAMは、1つのメモリセルを6つのトランジスタで構成するため、セル面積が大きいという欠点がある。デザインルールの最小寸法をFとしたときにSRAMのメモリセル面積は通常100~150F2である。このため、SRAMはビットあたりの単価が各種メモリの中で最も高いという課題がある。一方、DRAMは、図9Bに示されるように、1つのメモリセルがトランジスタ1111及び保持容量1112によって構成され、それをXデコーダ1113、Yデコーダ1114にて駆動する。1つのメモリセルを1つのトランジスタ及び1つの容量素子で構成することができるため、セル面積が小さい。DRAMのメモリセル面積は、通常10F2以下である。しかし、DRAMは、常にリフレッシュ動作が必要であり、違うデータの書き換えを行わない場合でも消費電力が発生するという課題がある。上記SRAM及びDRAMに対して、上記実施の形態における半導体記憶装置のメモリセル面積は、10F2前後であり、且つ頻繁なリフレッシュ動作は不要である。上記実施の形態における半導体記憶装置を用いることにより、メモリセルの面積の増大を抑制しつつ、消費電力を低減することができるため、上記2つの課題を解決することができる。また、図10は、携帯機器の例のブロック図である。図10に示す携帯機器は、例えばRFRadioFrequency回路1201、アナログベースバンド回路1202、デジタルベースバンド回路1203、バッテリー1204、電源回路1205、アプリケーションプロセッサ1206、フラッシュメモリであるメモリ1210、ディスプレイコントローラ1211、メモリ1212、ディスプレイ1213、タッチセンサ1219、音声回路スピーカ及びマイクなど1217、及び入力手段の一つであるキーボード1218などより構成される。RF回路1201は、例えばデータを含む電波を受信する機能を有する。RF回路1201としては、例えばアンテナなどが用いられる。タッチセンサ1219を設けることにより、ディスプレイ1213における表示部1214を操作することができる。ディスプレイ1213は、表示部1214、ソースドライバ1215、及びゲートドライバ1216によって構成される。表示部1214は、ソースドライバ1215及びゲートドライバ1216により動作が制御される。アプリケーションプロセッサ1206は、CPU1207、デジタルシグナルプロセッサDSPともいう1208、及びインターフェースIFともいう1209を備える。また、メモリ1212は、通常SRAM又はDRAMで構成されるが、上記実施の形態の半導体記憶装置を用いることにより、1ビットあたりのメモリ単価を低減することができ、また、メモリ1212の消費電力を低減することができる。図11は、上記実施の形態における半導体記憶装置を適用したメモリ1212の構成例である。図11に示すメモリは、上記実施の形態における半導体記憶装置を適用した記憶装置1302及び記憶装置1303、スイッチ1304、スイッチ1305、並びにメモリコントローラ1301により構成される。さらに、図11に示すメモリをメモリ1212として適用した図10に示す携帯機器の動作例について説明する。まず、データを含む電波の受信又はアプリケーションプロセッサ1206により画像が形成される。形成された画像は、スイッチ1304を介して記憶装置1302にデータとして記憶される。そしてスイッチ1305を介して、記憶装置1302に記憶されているデータを、ディスプレイコントローラ1211を介してディスプレイ1213に出力し、ディスプレイ1213により入力された画像データに応じた画像を表示する。そのまま、画像に変更が無ければ通常60以上130Hz以下の周期で記憶装置1302からデータが読み出され、読み出されたデータは、スイッチ1305を介して、ディスプレイコントローラ1211に送られ続ける。ユーザーが画面を書き換える操作をしたとき、アプリケーションプロセッサ1206により新たな画像を形成し、その画像を、スイッチ1304を介して記憶装置1303に記憶する。この間も定期的に記憶装置1302からスイッチ1305を介して画像データを読み出す。記憶装置1303に新たな画像データを記憶し終わると、ディスプレイ1213における次のフレーム期間において、記憶装置1303に記憶されたデータを読み出し、読み出したデータを、スイッチ1305及びディスプレイコントローラ1211を介して、ディスプレイ1213に出力する。データが入力されたディスプレイ1213は、入力された画像データに応じた画像を表示する。上記読み出し動作は、さらに次のデータが記憶装置1302に記憶されるまで継続される。このように、記憶装置1302及び記憶装置1303に交互にデータを書き込み、読み出すことによって、ディスプレイ1213により表示動作を行う。なお、記憶装置1302及び記憶装置1303は、それぞれ別のメモリチップに限定されず、1つのメモリチップを分割して記憶装置1302及び記憶装置1303として用いてもよい。上記のように、記憶装置1302及び記憶装置1303に上記実施の形態における半導体記憶装置を用いることにより、1ビットあたりのメモリ単価を低減することができ、また、消費電力を低減することができる。また、図12は、電子書籍の例のブロック図である。図12は、例えばバッテリー1401、電源回路1402、マイクロプロセッサ1403、フラッシュメモリであるメモリ1404、音声回路1405、キーボード1406、メモリ1407、タッチパネル1408、ディスプレイ1409、及びディスプレイコントローラ1410などにより構成される。マイクロプロセッサ1403は、例えばCPU1403a、DSP1403b、及びIF1403cにより構成される。例えば、メモリ1407に上記実施の形態における半導体記憶装置を用いることができる。メモリ1407は、書籍の内容をデータとして一時的に保持する機能を持つ。メモリ1407が有する機能の応用例としては、ユーザーがハイライト機能を使用する場合などがある。例えば、ユーザーが電子書籍を読んでいるときに、特定の箇所にマーキングをしたい場合がある。このマーキング機能をハイライト機能と言い、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどによって、周囲との違いを示すことである。ユーザーが指定した箇所の情報を記憶し、保持する機能である。この情報を長期に保存する場合にはメモリ1404にコピーしても良い。上記のように、メモリ1407として上記実施の形態における半導体記憶装置を用いることにより、1ビットあたりのメモリ単価を低減し、また、消費電力を低減することができる。In、Sn、Znを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは原子組成百分率で5atomic以上含まれる酸素以外の元素をいう。In、Sn、Znを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリオフ化させることが可能となる。例えば、図21A~Cは、In、Sn、Znを主成分とし、チャネル長Lが3μm、チャネル幅Wが10μmである酸化物半導体膜と、厚さ100nmのゲート絶縁層を用いたトランジスタの特性である。なお、Vdは10Vとした。図21Aは基板を意図的に加熱せずにスパッタリング法でIn、Sn、Znを主成分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動度は18.8cm2/Vsecが得られている。一方、基板を意図的に加熱してIn、Sn、Znを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが可能となる。図21Bは基板を200°Cに加熱してIn、Sn、Znを主成分とする酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は32.2cm2/Vsecが得られている。電界効果移動度は、In、Sn、Znを主成分とする酸化物半導体膜を形成した後に熱処理をすることによって、さらに高めることができる。図21Cは、In、Sn、Znを主成分とする酸化物半導体膜を200°Cでスパッタリング成膜した後、650°Cで熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は34.5cm2/Vsecが得られている。基板を加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には100cm2/Vsecを超える電界効果移動度を実現することも可能になると推定される。In、Sn、Znを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。基板を意図的に加熱して成膜すること及び/又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリオフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたIn、Sn、Znを主成分とする酸化物半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリオフとなる方向に動き、このような傾向は図21Aと図21Bの対比からも確認することができる。なお、しきい値電圧はIn、Sn及びZnの比率を変えることによっても制御することが可能であり、組成比としてIn:Sn:Zn=2:1:3とすることでトランジスタのノーマリオフ化を期待することができる。また、ターゲットの組成比をIn:Sn:Zn=2:1:3とすることで結晶性の高い酸化物半導体膜を得ることができる。意図的な基板加熱温度若しくは熱処理温度は、150°C以上、好ましくは200°C以上、より好ましくは400°C以上であり、より高温で成膜し或いは熱処理することでトランジスタのノーマリオフ化を図ることが可能となる。また、意図的に基板を加熱した成膜及び/又は成膜後に熱処理をすることで、ゲートバイアスストレスに対する安定性を高めることができる。例えば、2MV/cm、150°C、1時間印加の条件において、ドリフトがそれぞれ±1.5V未満、好ましくは1.0V未満を得ることができる。実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料1と、650°Cの加熱処理を行った試料2のトランジスタに対してBT試験を行った。まず基板温度を25°Cとし、Vdを10Vとし、トランジスタのVg-Id特性の測定を行った。次に、基板温度を150°Cとし、Vdを0.1Vとした。次に、ゲート絶縁層に印加される電界強度が2MV/cmとなるようにVgに20Vを印加し、そのまま1時間保持した。次に、Vgを0Vとした。次に、基板温度25°Cとし、Vdを10Vとし、トランジスタのVg-Id測定を行った。これをプラスBT試験と呼ぶ。同様に、まず基板温度を25°Cとし、Vdを10Vとし、トランジスタのVg-Id特性の測定を行った。次に、基板温度を150°Cとし、Vdを0.1Vとした。次に、ゲート絶縁層に印加される電界強度が-2MV/cmとなるようにVgに-20Vを印加し、そのまま1時間保持した。次に、Vgを0Vとした。次に、基板温度25°Cとし、Vdを10Vとし、トランジスタのVg-Id測定を行った。これをマイナスBT試験と呼ぶ。試料1のプラスBT試験の結果を図22Aに、マイナスBT試験の結果を図22Bに示す。また、試料2のプラスBT試験の結果を図23Aに、マイナスBT試験の結果を図23Bに示す。試料1のプラスBT試験及びマイナスBT試験によるしきい値電圧の変動は、それぞれ1.80V及び-0.42Vであった。また、試料2のプラスBT試験及びマイナスBT試験によるしきい値電圧の変動は、それぞれ0.79V及び0.76Vであった。試料1及び試料2のいずれも、BT試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、又は減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用しても良い。酸化物半導体中及び積層される膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は1×1016/cm3以上2×1020/cm3以下とすれば、結晶格子に歪みなどを与えることなく酸化物半導体中に含ませることができる。また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比In:Sn:Zn=1:1:1のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体膜は、X線回折XRD:X-RayDiffractionでハローパターンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば650°Cの熱処理を行うことで、X線回折により明確な回折ピークを観測することができる。実際に、In-Sn-Zn-O膜のXRD分析を行った。XRD分析には、BrukerAXS社製X線回折装置D8ADVANCEを用い、Out-of-Plane法で測定した。XRD分析を行った試料として、試料A及び試料Bを用意した。以下に試料A及び試料Bの作製方法を説明する。脱水素化処理済みの石英基板上にIn-Sn-Zn-O膜を100nmの厚さで成膜した。In-Sn-Zn-O膜は、スパッタリング装置を用い、酸素雰囲気で電力を100WDCとして成膜した。ターゲットは、In:Sn:Zn=1:1:1[原子数比]のIn-Sn-Zn-Oターゲットを用いた。なお、成膜時の基板加熱温度は200°Cとした。このようにして作製した試料を試料Aとした。次に、試料Aと同様の方法で作製した試料に対し加熱処理を650°Cの温度で行った。加熱処理は、はじめに窒素雰囲気で1時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに1時間の加熱処理を行っている。このようにして作製した試料を試料Bとした。図24に試料A及び試料BのXRDスペクトルを示す。試料Aでは、結晶由来のピークが観測されなかったが、試料Bでは、2θが35度近傍及び37度~38度に結晶由来のピークが観測された。このように、In、Sn、Znを主成分とする酸化物半導体は成膜時に意図的に加熱すること及び/又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリオフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を1aA/μm1×10-18A/μm以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅1μmあたりの電流値を示す。図25に、トランジスタのオフ電流と測定時の基板温度絶対温度の逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に1000を掛けた数値1000/Tを横軸としている。具体的には、図25に示すように、基板温度が125°Cの場合には1aA/μm1×10-18A/μm以下、85°Cの場合には100zA/μm1×10-19A/μm以下、室温27°Cの場合には1zA/μm1×10-21A/μm以下にすることができる。好ましくは、125°Cにおいて0.1aA/μm1×10-19A/μm以下に、85°Cにおいて10zA/μm1×10-20A/μm以下に、室温において0.1zA/μm1×10-22A/μm以下にすることができる。これらのオフ電流値は、Siを半導体膜として用いたトランジスタに比べて、極めて低いものであることは明らかである。もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点-70°C以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。In、Sn、Znを主成分とする酸化物半導体は熱処理によって膜中の水分を除去することができるが、In、Ga、Znを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。また、酸化物半導体膜成膜後に650°Cの加熱処理を行った試料のトランジスタにおいて、基板温度と電気的特性の関係について評価した。測定に用いたトランジスタは、チャネル長Lが3μm、チャネル幅Wが10μm、Lovが0μm、dWが0μmである。なお、Vdは10Vとした。なお、基板温度は-40°C、-25°C、25°C、75°C、125°C及び150°Cで行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をLovと呼び、酸化物半導体膜に対する一対の電極のはみ出しをdWと呼ぶ。図26に、Id実線及び電界効果移動度点線のVg依存性を示す。また、図27Aに基板温度としきい値電圧の関係を、図27Bに基板温度と電界効果移動度の関係を示す。図27Aより、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は-40°C~150°Cで1.09V~-0.23Vであった。また、図27Bより、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は-40°C~150°Cで36cm2/Vs~32cm2/Vsであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。上記のようなIn、Sn、Znを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を1aA/μm以下に保ちつつ、電界効果移動度を30cm2/Vsec以上、好ましくは40cm2/Vsec以上、より好ましくは60cm2/Vsec以上とし、LSIで要求されるオン電流の値を満たすことができる。例えば、L/W=33nm/40nmのFETで、ゲート電圧2.7V、ドレイン電圧1.0Vのとき12μA以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、Si半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。本実施例では、In-Sn-Zn-O膜を酸化物半導体膜に用いたトランジスタの一例について、図28などを用いて説明する。図28は、コプラナー型であるトップゲートトップコンタクト構造のトランジスタの上面図及び断面図である。図28Aにトランジスタの上面図を示す。また、図28Bに図28Aの一点鎖線A1-A2に対応する断面A1-A2を示す。図28Bに示すトランジスタは、基板2000と、基板2000上に設けられた下地絶縁膜2002と、下地絶縁膜2002の周辺に設けられた保護絶縁膜2004と、下地絶縁膜2002及び保護絶縁膜2004上に設けられた高抵抗領域2006a及び低抵抗領域2006bを有する酸化物半導体膜2006と、酸化物半導体膜2006上に設けられたゲート絶縁層2008と、ゲート絶縁層2008を介して酸化物半導体膜2006と重畳して設けられたゲート電極2010と、ゲート電極2010の側面と接して設けられた側壁絶縁膜2012と、少なくとも低抵抗領域2006bと接して設けられた一対の電極2014と、少なくとも酸化物半導体膜2006、ゲート電極2010及び一対の電極2014を覆って設けられた層間絶縁膜2016と、層間絶縁膜2016に設けられた開口部を介して少なくとも一対の電極2014の一方と接続して設けられた配線2018と、を有する。なお、図示しないが、層間絶縁膜2016及び配線2018を覆って設けられた保護膜を有していても構わない。該保護膜を設けることで、層間絶縁膜2016の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。本実施例では、上記とは異なるIn-Sn-Zn-O膜を酸化物半導体膜に用いたトランジスタの他の一例について示す。図29は、本実施例で作製したトランジスタの構造を示す上面図及び断面図である。図29Aはトランジスタの上面図である。また、図29Bは図29Aの一点鎖線B1-B2に対応する断面図である。図29Bに示すトランジスタは、基板2100と、基板2100上に設けられた下地絶縁膜2102と、下地絶縁膜2102上に設けられた酸化物半導体膜2106と、酸化物半導体膜2106と接する一対の電極2114と、酸化物半導体膜2106及び一対の電極2114上に設けられたゲート絶縁層2108と、ゲート絶縁層2108を介して酸化物半導体膜2106と重畳して設けられたゲート電極2110と、ゲート絶縁層2108及びゲート電極2110を覆って設けられた層間絶縁膜2116と、層間絶縁膜2116に設けられた開口部を介して一対の電極2114と接続する配線2118と、層間絶縁膜2116及び配線2118を覆って設けられた保護膜2120と、を有する。基板2100としてはガラス基板を、下地絶縁膜2102としては酸化シリコン膜を、酸化物半導体膜2106としてはIn-Sn-Zn-O膜を、一対の電極2114としてはタングステン膜を、ゲート絶縁層2108としては酸化シリコン膜を、ゲート電極2110としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜2116としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線2118としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜2120としてはポリイミド膜を、それぞれ用いた。なお、図29Aに示す構造のトランジスタにおいて、ゲート電極2110と一対の電極2114との重畳する幅をLovと呼ぶ。同様に、酸化物半導体膜2106に対する一対の電極2114のはみ出しをdWと呼ぶ。"