"主表面を有する半導体基板と、前記半導体基板の前記主表面側の所定の領域に配置され、下部電極LEL、誘電体膜DECおよび上部電極UELをそれぞれ含む複数のMIMキャパシタMCAと、複数の前記MIMキャパシタMCAの全体を取り囲むように配置されたガードリングGRとを備え、複数の前記MIMキャパシタMCAでは、互いに隣り合う一のMIMキャパシタMCAと他のMIMキャパシタMCAとは、前記一のMIMキャパシタMCAと前記他のMIMキャパシタMCAとの間に、前記ガードリングGRを介在させることなく所定の間隔D1を隔てて配置され、前記ガードリングGRは、配置された複数の前記MIMキャパシタMCAのうち、最も外側に位置するMIMキャパシタMCAの外側に、前記所定の間隔D1と同じ間隔を隔てて配置された、半導体装置。複数の前記MIMキャパシタMCAのそれぞれの平面パターンは正方形である、請求項1記載の半導体装置。正方形の前記MIMキャパシタMCAの一辺の長さは、5μm~1000μmである、請求項2記載の半導体装置。複数の前記MIMキャパシタMCAでは、第1方向に沿って少なくとも2つの前記MIMキャパシタMCAが配置され、前記第1方向と交差する第2方向に沿って少なくとも2つの前記MIMキャパシタMCAが配置された、請求項2記載の半導体装置。複数の前記MIMキャパシタMCAでは、第1方向に沿って配置される前記MIMキャパシタMCAの数と、前記第1方向と交差する第2方向に沿って配置される前記MIMキャパシタMCAの数とが同じ数になるように配置された、請求項2記載の半導体装置。複数の前記MIMキャパシタMCAのそれぞれの平面パターンは長方形であり、複数の前記MIMキャパシタMCAでは、前記長方形の短辺に対応する側同士が対向するとともに、前記長方形の長辺に対応する側同士が対向するように配置され、前記長辺に対応する側同士を対向させて配置される前記MIMキャパシタMCAの数が、前記短辺に対応する側同士を対向させて配置される前記MIMキャパシタMCAの数よりも多くなるように配置された、請求項1記載の半導体装置。複数の前記MIMキャパシタMCAは、環状に配置され、前記ガードリングGRは、配置された複数の前記MIMキャパシタMCAのうち、最も内側に位置するMIMキャパシタMCAの内側に、前記所定の間隔D1と同じ間隔を隔てて配置された、請求項1記載の半導体装置。前記MIMキャパシタMCAを覆うように、前記半導体基板上に形成された層間絶縁膜IL2と、前記層間絶縁膜IL2の表面に接するように形成され、複数の前記MIMキャパシタMCAの前記上部電極UELのそれぞれに電気的に接続された金属膜とを備えた、請求項1記載の半導体装置。しかしながら、従来の半導体装置では、次のような問題点があった。上述したように、従来の半導体装置では、MIMキャパシタを構成する個々の上部電極の周囲を取り囲むように、ガードリングが配置されている。このため、MIMキャパシタの電位とガードリングの電位との高低差に起因して、リーク電流が生じるという問題があった。また、アナログフロントエンド回路を備えた半導体装置では、アナログ信号を処理するアナログ部が半導体装置チップにおいて占める面積は比較的大きく、しかも、MIMキャパシタは、そのようなアナログ部において比較的大きな面積を占有するため、半導体装置の小型化を阻害する要因の一つになっている。本発明は、その開発の一環でなされたものであり、その目的は、リーク電流の低減とMIMキャパシタの占有面積の削減が図られる半導体装置を提供することである。本発明の一実施の形態に係る半導体装置は、主表面を有する半導体基板と、複数のMIMキャパシタとガードリングとを備えている。複数のMIMキャパシタは、半導体基板の主表面側の所定の領域に配置され、下部電極、誘電体膜および上部電極をそれぞれ含む。ガードリングは、複数のMIMキャパシタの全体を取り囲むように配置されている。複数のMIMキャパシタでは、互いに隣り合う一のMIMキャパシタと他のMIMキャパシタとは、一のMIMキャパシタと他のMIMキャパシタとの間に、ガードリングを介在させることなく所定の間隔を隔てて配置され、ガードリングは、配置された複数のMIMキャパシタのうち、最も外側に位置するMIMキャパシタの外側に、所定の間隔と同じ間隔を隔てて配置されている。本発明の一実施の形態に係る半導体装置によれば、リーク電流の低減とMIMキャパシタの占有面積の削減を図ることができる。実施の形態1本発明の実施の形態1に係るMIMキャパシタを備えた半導体装置について説明する。はじめに、本半導体装置が適用される電子機器の一例として、デジタルカメラについて簡単に説明する。図1に示すように、デジタルカメラDCでは、レンズLEZによって集光された被写体の光は、たとえば、CCDChargeCoupledDevice等の撮像素子RLによって受光されて、画素ごとにアナログ信号として所定の電気信号に変換される。変換された電気信号は、画像情報としてアナログフロントエンド回路AFEに入力されて、デジタル信号に変換される。デジタル信号に変換された画像情報は、イメージセンサプロセッサISPに入力されて、所定の画像処理が施され、たとえば、指定された記録媒体に記録される等の処理が行われたり、また、ディスプレイ図示せずに表示される。なお、デジタルカメラDCでは、デジタルカメラDCを動作させる電源回路、レンズ等を駆動させるモータを制御する回路、ストロボを発光させるのを制御する回路等いずれも図示せずが設けられている。MIMキャパシタを備えた半導体装置は、特に、アナログフロントエンド回路AFEに適用されている。図2に、MIMキャパシタMCAを備えた半導体装置SDの平面レイアウトの一部を示し、図3にMIMIキャパシタMCAの一部とその周辺の部分拡大平面図を示す。図2および図3に示すように、MIMキャパシタMCAは、たとえば、16ビットのアナログデジタル変換回路部に用いられている。アナログデジタル変換回路部において、MIMキャパシタMCAの占める面積の割合は比較的高い。次に、そのようなMIMキャパシタの構造について説明する。ここでは、多層配線構造の半導体装置に用いられるMIMキャパシタとして、たとえば、第3層目の金属配線と第4層目の金属配線との間に配置される、平行平板型のMIMキャパシタを一例に挙げて説明する。図4および図5に示すように、この半導体装置SDでは、第3層目の金属配線となる金属膜M3と同じ層からなる金属膜ME3が平板状の下部電極LELとなる。その下部電極LELの上に誘電体膜DECを介在させて、平板状の上部電極UELが形成されている。下部電極LEL、誘電体膜DECおよび上部電極UELによってMIMキャパシタMCAが構成される。そのMIMキャパシタMCAを覆うように層間絶縁膜IL2が形成され、その層間絶縁膜IL2上に第4層目の金属配線となる金属膜M4と同じ層からなる金属膜ME4が形成されている。MIMキャパシタMCAの構造について、さらに詳しく説明する。図6に下部電極LELの平面パターンを示す。下部電極LELは、後述する上部電極UELの複数のパターンに対し、一つのパターンよって対向するように配置されている。下部電極LELとなる金属膜ME3では、まず、膜厚約20nmのチタンナイトライド膜TN1が形成されている。そのチタンナイトライド膜TN1の表面に接するように、膜厚約300nmのアルミニウムと銅を含むアルミニウム合金膜AC1が形成されている。そのアルミニウム合金膜AC1の表面に接するように、膜厚約2.5nmのチタン膜T1が形成されている。そのチタン膜T1の表面に接するように、膜厚約60nmのチタンナイトライド膜TN2が形成されている。なお、図5では、簡略化のために、チタン膜T1とチタンナイトライド膜TN2とは、一つの層膜で示されている。そのチタンナイトライド膜TN2の表面に接するように、誘電体膜DECが形成されている。誘電体膜DECは、たとえば、膜厚約50nmのプラズマ窒化膜から形成されている。誘電体膜DECの平面パターンは、下部電極ELEの平面パターンと同じパターンに形成されている。その誘電体膜DECの表面に接するように、上部電極UELが形成されている。上部電極UELは、たとえば、膜厚約50nmのチタンナイトライド膜から形成されている。図7に、上部電極UELの平面パターンを示す。図7に示すように、正方形にパターニングされた複数の上部電極UELが、下部電極LELに対向するようにマトリクス状アレイ状に配置されている。一つの上部電極UELの一辺の長さは、たとえば、10μmとされて、一つの上部電極UELと、その上部電極UELに対向する下部電極LELの部分とで、容量約0.14pFのキャパシタが構成される。正方形状の上部電極UELは、設計回路上、必要とされる容量になるように所定数配置される。なお、MIMキャパシタMCAの平面パターンとは、この上部電極UELの平面パターンに相当する。上部電極UELの平面パターンが正方形であるとは、幾何学的数学的な正方形を意図するものではなく、製造上の誤差を含む。また、上部電極UELとしては、チタンナイトライド膜の他に、たとえば、金属層ME3と同様に、アルミニウム合金膜等でもよい。最外周に位置する上部電極UELの外側には、マトリクス状に配置された上部電極UELを取り囲むように、ガードリングGRが配置されている。ガードリングGRは、上部電極UELと同じ層からなるチタンナイトライド膜から形成されている。互いに隣り合う一の上部電極UELと他の上部電極UELとは、一の上部電極UELと他の上部電極UELとの間にガードリングを介在させることなく、いずれも同じ間隔D1たとえば、約1.6μm程度を隔てて配置されている。また、最外周に位置する上部電極UELとその外側に位置するガードリングGRとは、間隔D1と同じ間隔を隔てて配置されている。すなわち、最外周に位置する上部電極UELを含め、複数の上部電極UELのそれぞれは、隣り合うパターン上電極UELまたはガードリングGRとは、すべて同じ間隔D1に設定されている。図5に示すように、そのMIMキャパシタMCAを覆うように、層間絶縁膜IL2が形成されている。層間絶縁膜IL2の表面に接するように、第4層目の金属配線となる金属膜M4と同じ層からなる金属膜ME4が形成されている。金属膜ME4では、まず、膜厚約50nmのチタンナイトライド膜TN1が形成されている。そのチタンナイトライド膜TN1の表面に接するように、膜厚約1000nmのアルミニウムと銅を含むアルミニウム合金膜AC1が形成されている。そのアルミニウム合金膜AC1の表面に接するように、膜厚約5nmのチタン膜T1が形成されている。そのチタン膜T1の表面に接するように、膜厚約20nmのチタンナイトライド膜TN2が形成されている。なお、図5では、簡略化のために、チタン膜T1とチタンナイトライド膜TN2とは、一つの層膜で示されている。図8に金属膜ME4の平面パターンを示す。図8に示すように、ほぼ正方形にパターニングされた複数の金属膜ME4が、MIMキャパシタMCA図4参照の複数の上部電極UELのそれぞれに対向するように配置されている。個々の金属膜ME4は、それぞれの辺の中央部分において隣り合う金属膜ME4に電気的に繋がっている。最外周に位置する金属膜ME4の外側には、複数の金属膜ME4を取り囲むように、第4層目の金属配線となる金属膜M4と同じ層からなる外周金属膜MG4が形成されている。外周金属膜MG4と金属膜ME4とは電気的に分離されている。図5に示すように、層間絶縁膜IL2には、上部電極UELに達するヴィアホールVHUが形成され、そのヴィアホールVHU内にヴィアVUが形成されている。互いに対向する上部電極UELと金属膜ME4とは、ヴィアVUを介して電気的に接続され、金属膜ME4を介して、複数のMIMキャパシタMCAが並列に接続されて、所望の容量のMIMキャパシタMCAが構成される。また、層間絶縁膜IL2には、ガードリングGRに達するヴィアホールVHGが形成され、そのヴィアホールVHG内にヴィアVGが形成されている。ガードリングGRは、ヴィアVGを介して外周金属膜MG4に電気的に接続されている。さらに、層間絶縁膜IL2には、下部電極LELに達するヴィアホールVHLが形成され、そのヴィアホールVHL内にヴィアVLが形成されている。下部電極LELは、ヴィアVLを介して外周金属膜MG4に電気的に接続されている。ガードリングGRには外周金属膜MG4を介して、所定の電位に固定することによって、外部からのノイズが低減される。金属膜ME4および外周金属膜MG4を覆うように、たとえば、シリコン酸化膜等の絶縁膜SOHが形成されている。その絶縁膜SOHの表面に接するように、たとえば、シリコン窒化膜等のパッシベーション膜PAPが形成されている。MIMキャパシタMCAを備えた半導体装置の主要部分は上記のように構成される。次に、上述したMIMキャパシタを備えた半導体装置の製造方法について説明する。まず、半導体基板の主表面における所定の素子形成領域に、トランジスタ等の所定の半導体素子が形成される。半導体素子を覆うように層間絶縁膜が形成され、その層間絶縁膜上に金属配線が形成される。こうして、第2層目の金属配線を覆う第3層目の層間絶縁膜が形成された後、図9に示すように、その層間絶縁膜IL1の表面に接するように、第3層目の金属配線となる金属膜M3が形成される。金属膜M3として、チタンナイトライド膜TN1膜厚約20nm、アルミニウム合金膜AC1膜厚約300nm、チタン膜T1膜厚約2.5nmおよびチタンナイトライド膜TN2膜厚約60nmが順次形成される。次に、図10に示すように、金属膜M3の表面に接するように、たとえば、プラズマCVD法等によって、プラズマ窒化膜による誘電体膜DEC膜厚約50nmが形成される。その誘電体膜DECの表面に接するように、上部電極となるチタンナイトライド膜UTN膜厚約50nmが形成される。次に、所定の写真製版処理を施すことにより、チタンナイトライド膜UTNに対して、MIMキャパシタの上部電極とガードリングをパターニングするためのレジストパターン図示せずが形成される。次に、そのレジストパターンをマスクとして、チタンナイトライド膜UTNにエッチングが施される。その後、レジストパターンが除去される。こうして、図11に示すように、上部電極UELとガードリングGRが形成される。このとき、上述したように、複数の上部電極UELのそれぞれが、隣り合うパターン上電極UELまたはガードリングGRとは、すべて同じ間隔D1に設定されていることで、断面形状がテーパ状になるような上部電極UELが形成されることが抑制される。これにより、複数の上部電極UELのそれぞれの断面形状が所望の断面形状となって、MIMキャパシタとしての容量のばらつきが抑えられることになる。次に、金属膜M3等を覆うように、反射防止膜BARL:BottomAntiReflectiveLayerとして、膜厚約50nmのシリコン酸窒化膜図示せずが形成される。次に、所定の写真製版処理を施すことにより、金属膜M3に対して下部電極をパターニングするためのレジストパターン図示せずが形成される。次に、そのレジストパターンをマスクとして、金属膜M3にエッチングが施される。その後、レジストパターンが除去される。こうして、図12に示すように、下部電極LELが形成される。一つの上部電極UELと、その上部電極UELの直下にそれぞれ位置する誘電体膜DECの部分と下部電極LELの部分とによって、一つのMIMキャパシタMCAが形成されることになる。次に、図13に示すように、MIMキャパシタMCAを覆うように、第4層目の層間絶縁膜IL2が形成される。所定の写真製版処理を施すことにより、層間絶縁膜IL2にヴィアを形成するためのレジストパターン図示せずが形成される。そのレジストパターンをマスクとして、層間絶縁膜IL2にエッチングを施すことにより、上部電極UELに達するヴィアホールVHU、ガードリングGRに達するヴィアホールVGおよび下部電極LELに達するヴィアホールVHLがそれぞれ形成される図14参照。ヴィアホールVHU,VHG,VHLを充填するように、層間絶縁膜IL2の表面上に、たとえば、チタン膜、チタンナイトライド膜およびタングステン膜いずれも図示せずが形成される。次に、化学的機械研磨処理CMP:ChemicalMechanicalPolishingを施すことにより、ヴィアホールVHU,VHG,VHL内に位置するタングステン膜等の部分を残して、層間絶縁膜IL2の上面上に位置するタングステン膜等の部分が除去される。こうして、図14に示すように、ヴィアホールVHU内には、上部電極UELに電気的に接続されるヴィアVUが形成される。ヴィアホールVHG内には、ガードリングGRに電気的に接続されるヴィアVGが形成される。ヴィアホールVHL内には、下部電極LELに電気的に接続されるヴィアVLが形成される。次に、図15に示すように、層間絶縁膜IL2の表面に接するように、第4層目の金属配線となる金属膜M4が形成される。金属膜M4として、チタンナイトライド膜TN1膜厚約20nm、アルミニウム合金膜AC1膜厚約300nm、チタン膜T1膜厚約2.5nmおよびチタンナイトライド膜TN2膜厚約60nmが順次形成される。次に、金属膜M4等を覆うように、BARLとして、膜厚約50nmのシリコン酸窒化膜図示せずが形成される。次に、所定の写真製版処理を施すことにより、金属膜M4に対して、MIMキャパシタMCAあるいはガードリングGR等に電気的に繋がる金属膜をパターニングするためのレジストパターン図示せずが形成される。次に、そのレジストパターンをマスクとして、金属膜M4にエッチングが施される。その後、そのレジストパターンが除去される。こうして、図16に示すように、MIMキャパシタMCAの上部電極UELにヴィアVUを介して電気的に接続される金属膜ME4が形成される。また、ガードリングGRにヴィアVGを介して電気的に接続される外周金属膜MG4が形成される。また、外周金属膜MG4は、ヴィアVLを介してMIMキャパシタMCAの下部電極LELに電気的に接続される。次に、たとえば、高密度プラズマ法によって、金属膜ME4および外周金属膜MG4を覆うように、シリコン酸化膜等の絶縁膜SOH図4参照が形成される。次に、その絶縁膜を覆うように、シリコン窒化膜等のパッシベーション膜PAP図4参照が形成される。こうして、図4に示すように、MIMキャパシタを備えた半導体装置の主要部分が形成される。上述した半導体装置では、ガードリングGRは、複数の上部電極UELを取り囲むように、最外周に位置する上部電極UELの外側にだけ配置されていることで、ガードリングが個々の上部電極UELを取り囲むように配置されている半導体装置比較例の場合と比べて、リーク電流を低減することができるとともに、MIMキャパシタの占有面積を削減することができる。このことについて説明する。図17に示すように、比較例に係る半導体装置では、下部電極CLELの上に誘電体膜CDECを介在させて上部電極CUELが形成されている。下部電極CLEL、誘電体膜CDECおよび上部電極CUELによってMIMキャパシタCMCAが構成される。そのMIMキャパシタCMCAを覆うように層間絶縁膜CIL2が形成され、その層間絶縁膜CIL2上に金属膜CME4が形成されている。その上部電極CUELの平面パターンを図18に示し、下部電極CLELの平面パターンを図19に示す。また、金属膜CME4の平面パターンを図20に示す。図18に示すように、このMIMキャパシタCMCAの上部電極CUELでは、マトリクス状に配置された正方形の複数の上部電極CUELのそれぞれを取り囲むように、ガードリングCGRが配置されている。図19に示す下部電極CLELは、その上部電極CUELとガードリングCGRのパターンに対し、一つのパターンよって対向するように配置されている。図20に示す上層金属膜CME4は、MIMキャパシタCMCA上部電極CUELのそれぞれに対向するように配置され、また、外周金属膜CMG4は、ガードリングCGRに対向するように配置されている。外部からのノイズを抑制するために、ガードリングCGRは、一定の電位に固定される。ガードリングCGRの電位とMIMキャパシタCMCAの電位とに電位差があると、リーク電流が生じる。たとえば、ガードリングCGRが接地電位に固定され、MIMキャパシタCMCAの電位が接地電位よりも高い場合には、MIMキャパシタCMCAからガードリングCGRへリーク電流が生じる。比較例に係るMIMキャパシタCMCAでは、複数の上部電極CUELのそれぞれを取り囲むように、ガードリングCGRが配置されているために、たとえば、MIMキャパシタCMCAからガードリングCGRへ容易にリーク電流線成分リーク電流するという問題が想定される。また、このようなガードリングCGRが配置されているために、MIMキャパシタCMCAの占有面積を容易に削減できないという問題が想定される。比較例に係る半導体装置に対して、本実施の形態に係る半導体装置では、ガードリングGRは、個々の上部電極UELを取り囲むようには配置されておらず、複数の上部電極UELを取り囲むように、最外周に位置する上部電極UELの外側にだけ配置されている。これにより、ガードリングGRの総延長が、比較例に係る半導体装置の場合に比べて、大幅に短くなる。すなわち、ガードリングGRとして、線成分が低減される。その結果、MIMキャパシタからガードリングGRへのリーク電流等の、MIMキャパシタとガードリングGRとの間のリーク電流を大幅に低減することができ、経時絶縁膜破壊TDDB:TimeDependentDielectricBreakdown等の信頼性を確保することができる。また、個々の上部電極UELを取り囲むようにガードリングが配置されないことによって、その分、個々の上部電極UEL間の距離を縮めることができる。その結果、MIMキャパシタMCAの占有面積を削減することができる。さらに、最外周に位置する上部電極UELについては、その外側に、ガードリングGRが配置されている。しかも、そのガードリングGRと最外周に位置する上部電極UELとの間隔が、内部に位置して互いに隣り合う上部電極UEL間の間隔と同じ間隔に設定されている。これにより、所定の写真製版処理およびエッチング処理により上部電極をパターニングする際に、最外周に位置する上部電極の仕上がり断面形状がテーパ形状になるようなことが抑制されて、最外周に位置する上部電極UELと、内部に位置する上部電極UELとで、所望寸法の上部電極が形成される。その結果、MIMキャパシタMCAとしての容量のばらつきが抑制されて、精度の高いMIMキャパシタが得られる。ここで、発明者らによって行われたMIMキャパシタのリーク電流の評価について説明する。図21は、横軸をリーク電流とし、縦軸を累積度数としたリーク電流の評価結果を示すグラフである。図21において、グラフS1は、上述した実施の形態に係る半導体装置の評価結果であり、グラフS2は、上述した比較例に係る半導体装置の評価結果である。グラフS3は、他の比較例として、個々の上部電極UELを取り囲むようにガードリングが配置され、さらに、その上部電極のパターンに対応させて誘電体膜がパターニングされた半導体装置の評価結果である。グラフS1とグラフS2とを比較すると、本実施の形態に係る半導体装置グラフS1では、内部のガードリングによる線成分がなくなる分、比較例に係る半導体装置グラフS2に比べて、リーク電流が約3分の1に減少していることが判明した。また、グラフS1とグラフS3とを対比すると、本実施の形態に係る半導体装置グラフS1では、誘電体膜がパターニングされた他の比較例に係る半導体装置グラフS3に比べて、リーク電流が約1桁に小さくなることが判明した。さらに、他の比較例に係る半導体装置グラフS3では、目標とするスペックを満たさないことが判明した。このように、本実施の形態に係る半導体装置では、比較例あるいは他の比較例に係る半導体装置の場合と比べて、MIMキャパシタのリーク電流を大幅に低減できることが実証された。実施の形態2前述した半導体装置では、一つのMIMキャパシタの上部電極として、一辺の長さが約10μmの正方形の上部電極を備えたMIMキャパシタを例に挙げて説明した。この場合のMIMキャパシタ一つあたりの容量は、たとえば0.14pFとなる。半導体装置が適用される電子機器によっては、容量のより大きなものが求められることがある。ここでは、そのMIMキャパシタ一つあたりの容量の10倍の容量1.4pFのMIMキャパシタとして、一辺の長さが約32μmの正方形の上部電極を備えたMIMキャパシタを例に挙げて説明する。図22および図23に示すように、金属膜ME3によって下部電極LELが形成されている。その下部電極LELの上に誘電体膜DECを介在させて上部電極UELおよびガードリングGRが形成されている。下部電極LEL、誘電体膜DECおよび上部電極UELによってMIMキャパシタMCAが構成される。そのMIMキャパシタMCAを覆うように層間絶縁膜IL2が形成され、その層間絶縁膜IL2上に金属膜ME4および外周金属膜MG4が形成されている。下部電極LELの平面パターンを図24に示す。上部電極UELおよびガードリングGRの平面パターンを図25に示す。金属膜ME4および外周金属膜の平面パターンを図26に示す。本半導体装置では、上部電極UELのサイズ一辺の長さ=32μmに対応させて、金属膜ME4および外周金属膜がパターニングされている点を除いて、基本的な構造は、前述した半導体装置図4および図5参照の構造と同様であり、また、その製造方法も、前述した半導体装置の製造方法図9~図16参照と実質的に同様である。このため、前述した半導体装置と同一部材には同一符号を付し、その説明を繰り返さないこととする。上述した半導体装置では、ガードリングGRは、複数の上部電極UELを取り囲むように、最外周に位置する上部電極UELの外側にだけ配置されている。これにより、実施の形態1に係る半導体装置について説明したように、ガードリングが個々の上部電極UELを取り囲むように配置されている半導体装置比較例の場合と比べて、リーク電流を低減することができるとともに、MIMキャパシタの占有面積を削減することができる。また、MIMキャパシタMCAの容量上部電極と下部電極との対向面積が同じであれば、一つのMIMキャパシタの容量が大きい方が、ガードリングGRの距離を短くすることができ、リーク電流線成分の低減に寄与することができる。なお、実施の形態2では、実施の形態1において説明した一つのMIMキャパシタの容量0.14pFの10倍の容量1.4pFを有するMIMキャパシタを例に挙げたが、さらに、その容量の100倍の容量14pFを有するMIMキャパシタを得るには、一つのMIMキャパシタの一辺の長さを約100μmの正方形の上部電極とすればよい。ところで、MIMキャパシタにおいては、一つのMIMキャパシタの面積が大きくなればなるほど、ヴィアが形成される層間絶縁膜に平坦性が要求される。前述したように、ヴィアは、ヴィアホールを充填するように層間絶縁膜の表面上に形成されるタングステン膜等に、化学的機械研磨処理を施すことによって形成される。このため、層間絶縁膜の平坦化には、化学的機械研磨処理による平坦性が要求されることになる。一つのMIMキャパシタの面積が大きくなって、化学的機械研磨処理による平坦性が劣化すると、層間絶縁膜の上に金属配線等を形成する際の写真製版処理において、解像マージン焦点深度が必要になる。このため、一つのMIMキャパシタの面積を大きくするには製造プロセス上の限界があり、上部電極の一辺のサイズが、5μm~1000μm程度のMIMキャパシタが製造プロセス上望ましい。なお、一つの半導体装置半導体チップに形成されるMIMキャパシタとしては、たとえば、ある回路ブロックに、上部電極のサイズが10μm×10μmのMIMキャパシタが形成され、他の回路ブロックに、上部電極のサイズが100μm×100μmのMIMキャパシタが形成されていてもよく、一つの半導体装置において、回路ごとに、必要とされるスペックリーク電流、回路ブロック面積等を満たせば、サイズの異なるMIMキャパシタ上部電極が混在していてもよい。MIMキャパシタの平面パターンと配置パターンについて上述した各実施の形態では、一つのMIMキャパシタの上部電極の平面パターンMIMキャパシタの平面パターンとして、正方形の上部電極を例に挙げて説明した。複数の上部電極が配置されるMIMキャパシタMCAでは、最外周に位置するMIMキャパシタMCAの外側に、複数のMIMキャパシタMCAの全体を取り囲むようにガードリングGRが配置される図7および図25等参照。MIMキャパシタMCAとガードリングGRとの電位差に起因するリーク電流線成分を抑制する観点からは、ガードリングGRの長さは短い方が望ましい。このため、上部電極の平面パターンを正方形としたMIMキャパシタでは、図27に示すように、たとえば、行数と列数とが同じになるように上部電極UELをマトリクス状あるいはアレイ状に配置させることが望ましい。配置された複数の上部電極UELの全体の平面パターン輪郭のパターンを、実質的に正方形とすることで、その複数の上部電極UELを取り囲むガードリングGRの長さを最も短くすることができる。一方、一つのMIMキャパシタの上部電極の平面パターンが長方形の場合には、配置される複数の上部電極の全体の平面パターンが、正方形に近づくように配置させることが望ましい。この場合には、図28に示すように、長辺側同士を対向させて配置されるMIMキャパシタの数を、短辺側同士を対向させて配置されるMIMキャパシタの数よりも多くなるように配置させることで、複数の上部電極UELの全体の平面パターンを正方形に近づけることができる。全体の平面パターンを正方形に近づけることで、ガードリングGRの長さをより短くすることができる。このMIMキャパシタの場合の下部電極LELの平面パターンを図29に示し、金属膜ME4および外周金属膜MG4の平面パターンを図30に示す。図29に示す下部電極LELは、複数の上部電極UELに対して、一つのパターンによって対向するように配置される。また、図30に示す金属膜ME4は、複数の上部電極UELのそれぞれと対向するように配置され、外周金属膜MG4は、ガードリングGRに対向するように配置される。また、下部電極の全体の平面パターンが正方形あるいは長方形の他に、たとえば、図31に示すように、環状あるいはドーナツ型の平面パターンであってもよい。この場合には、上部電極のパターニングの精度を確保するために、上部電極UELの内側にも、ガードリングGRが配置される。全体の平面パターンを環状とすることで、上部電極UELを一列に配置させる場合と比べて、ガードリングの長さを多少短くすることができ、リーク電流の低減に寄与することができる。なお、上述した半導体装置では、MIMキャパシタを第3層目の金属配線と第4層目の金属配線との間に配置させた場合を例に挙げて説明したが、MIMキャパシタが配置される位置としては、第3層目の金属配線と第4層目の金属配線との間に限られるものではない。たとえば、第5層目の金属配線が形成される半導体装置では、第5層目の金属配線と、その一層下の第4層目の金属配線との間にNINキャパシタを配置してもよい。また、第6層目の金属配線が形成される半導体装置では、第6層目の金属配線と、その一層下の第5層目の金属配線との間にMIMキャパシタを配置してもよい。MIMキャパシタの形成のしやすさからは、最上層の金属配線と、その最上層よりも1層下の金属配線との間に配置させることが望ましい。また、下部電極の一部となるアルミニウム合金膜AC1を形成する際に、アルミニウム合金膜が形成された半導体基板を所定の温度のもとで保持することによって、アルミニウム合金膜AC1をリフローさせてもよい。アルミニウム合金膜AC1をリフローさせることによって、アルミニウム合金膜AC1の表面が平坦化されて、個々のMIMキャパシタMCAをなす各所定の膜の膜厚のばらつき、ひいては、MIMキャパシタMCAの容量のばらつきを抑制することができる。MIMキャパシタを備えた半導体装置を適用した電子機器として、デジタルカメラを例に挙げたが、本半導体装置が適用される電子機器としては、デジタルカメラに限られず、他の電子機器でもよい。"