"半導体素子を用いた論理回路で構成されている複数の基本ブロックと、前記複数の基本ブロック間の接続を制御する複数のプログラム素子と、を有し、前記プログラム素子は、スイッチング素子として機能する第1のトランジスタと、前記第1のトランジスタが有するゲート電極への電位の供給を制御する第2のトランジスタと、を有し、前記第2のトランジスタは、酸化物半導体をチャネル形成領域に有する半導体装置。半導体素子を用いた論理回路で構成されている複数の基本ブロックと、前記複数の基本ブロック間の接続を制御する複数の第1プログラム素子と、前記複数の基本ブロックのそれぞれへの電源電位の供給を制御する複数の第2プログラム素子と、を有し、前記第2プログラム素子は、スイッチング素子として機能する第1のトランジスタと、前記第1のトランジスタが有するゲート電極への電位の供給を制御する第2のトランジスタと、を有し、前記第2のトランジスタは、酸化物半導体をチャネル形成領域に有する半導体装置。半導体素子を用いた論理回路で構成されている複数の基本ブロックと、前記複数の基本ブロック間の接続を制御する複数の第1プログラム素子と、前記複数の基本ブロックのそれぞれへの電源電位の供給を制御する複数の第2プログラム素子と、を有し、前記第1プログラム素子及び前記第2プログラム素子は、スイッチング素子として機能する第1のトランジスタと、前記第1のトランジスタが有するゲート電極への電位の供給を制御する第2のトランジスタと、をそれぞれ有し、前記第2のトランジスタは、酸化物半導体をチャネル形成領域に有する半導体装置。半導体素子を用いた論理回路で構成されている複数の基本ブロックと、前記複数の基本ブロック間の接続を制御する複数のプログラム素子と、を有し、前記プログラム素子は、スイッチング素子として機能する第1のトランジスタと、前記第1のトランジスタが有するゲート電極への電位の供給を制御する第2のトランジスタと、前記第1のトランジスタが有するソース電極またはドレイン電極のいずれか一方への、固定電位の供給を制御する第3のトランジスタと、を有し、前記第2のトランジスタは、酸化物半導体をチャネル形成領域に有する半導体装置。半導体素子を用いた論理回路で構成されている複数の基本ブロックと、前記複数の基本ブロック間の接続を制御する複数の第1プログラム素子と、前記複数の基本ブロックのそれぞれへの電源電位の供給を制御する複数の第2プログラム素子と、を有し、前記第2プログラム素子は、スイッチング素子として機能する第1のトランジスタと、前記第1のトランジスタが有するゲート電極への電位の供給を制御する第2のトランジスタと、前記第1のトランジスタが有するソース電極またはドレイン電極のいずれか一方への、固定電位の供給を制御する第3のトランジスタと、を有し、前記第2のトランジスタは、酸化物半導体をチャネル形成領域に有する半導体装置。半導体素子を用いた論理回路で構成されている複数の基本ブロックと、前記複数の基本ブロック間の接続を制御する複数の第1プログラム素子と、前記複数の基本ブロックのそれぞれへの電源電位の供給を制御する複数の第2プログラム素子と、を有し、前記第1プログラム素子及び前記第2プログラム素子は、スイッチング素子として機能する第1のトランジスタと、前記第1のトランジスタが有するゲート電極への電位の供給を制御する第2のトランジスタと、前記第1のトランジスタが有するソース電極またはドレイン電極のいずれか一方への、固定電位の供給を制御する第3のトランジスタと、をそれぞれ有し、前記第2のトランジスタは、酸化物半導体をチャネル形成領域に有する半導体装置。請求項1乃至請求項6のいずれか1項において、前記酸化物半導体は、In-Ga-Zn-O系の酸化物半導体である半導体装置。請求項1乃至請求項7のいずれか1項において、前記チャネル形成領域の水素濃度は、5×1019/cm3以下である半導体装置。請求項1乃至請求項8のいずれか1項において、前記第2のトランジスタのオフ電流密度は、100zA/μm以下である半導体装置。請求項1乃至請求項9のいずれか1項において、前記第1のトランジスタは、シリコン、シリコンゲルマニウムまたはゲルマニウムを有する半導体装置。ところで、通常の中央演算処理装置CPU:CentralProcessingUnit等の半導体集積回路は、あらかじめ回路設計された構成を製造後に変更することができない。これに対し、プログラマブル論理回路PLD:ProgrammableLogicDeviceと呼ばれる半導体集積回路は、適当な規模の基本ブロック単位で論理回路が構成されており、各基本ブロック間の接続構造を製造後において変更できることを特徴とする。よって、PLDは、ユーザーの手による回路構成の変更が可能であるため汎用性が高く、また、回路の設計、開発に費やされる期間やコストを大幅に低減させることができる。PLDには、CPLDComplexPLD、FPGAFieldProgrammableGateArrayなどが含まれるが、いずれも、回路構成のプログラムを無制限に書き換えられるタイプの場合、EEPROMやSRAM等の半導体メモリに記憶されている基本ブロックの接続構造に従って、その回路構成が定まる。そして、プログラムされた回路構成によっては、その回路を構成するのに寄与しない基本ブロックが存在する場合もあり得る。特に、規模が大きく汎用性の高いPLDほど、基本ブロック数が増加するため、特殊な用途向けに回路構成をカスタマイズすることで、回路構成に寄与しない基本ブロックの数が増加する。ところが、PLDでは、回路構成に寄与しない基本ブロックにも電源電圧の供給が行われている。そのため、当該基本ブロックにおいて、寄生容量を含む各種容量が無駄に充放電され、電力が消費されてしまう。また、電源電圧の供給が行われることで、リーク電流やオフ電流により、当該基本ブロックにおいて不要な消費電力が生じる。例えば、CMOSで構成されているインバータの場合、定常状態において理想的には電力を消費しないが、実際には、ゲート絶縁膜に流れるリーク電流や、ソース電極とドレイン電極間に流れるオフ電流により、電力を消費する。バルクのシリコンを用いて作製されたCMOSのインバータの場合、室温下、電源電圧が約3Vの状態にて、1pA程度のオフ電流が生じる。PLDの高集積化がさらに進むと、半導体素子の微細化や、素子数の増加などにより、上記消費電力はさらに大きくなることが見込まれる。また、書き換え可能なPLDの場合、接続構造を記憶するためのプログラム素子として、EEPROMやSRAMが一般的に用いられている。しかし、EEPROMは、原理上、トンネル電流を利用してデータの書き込みと消去を行っているため、絶縁膜の劣化が生じやすい。よって、実際には、データの書き換え回数は無限ではなく、数万から数十万回程度が限度である。また、データの書き込み時と消去時にEEPROMに印加される電圧の絶対値が、20V前後と高い。よって、データの書き込み時と消去時に消費電力が嵩みやすい。また、上記動作電圧の大きさをカバーするための冗長な回路設計が必要となる。一方、SRAMは、データを保持するために、常時電源電圧の供給を必要とする。よって、電源電圧が供給されている間は、上述したように、定常状態においても電力を消費するため、高集積化に伴いSRAMを用いたプログラム素子の数が増加すると、半導体装置の消費電力が嵩んでしまう。上述の課題に鑑み、本発明は、消費電力を抑えることができる半導体装置の提供を、目的の一とする。また、本発明は、信頼性の高いプログラム素子を用いた半導体装置の提供を、目的の一とする。本発明の一態様に係る半導体装置では、基本ブロック間の接続構造を変更するのに合わせて、基本ブロックへの電源電圧の供給の有無も変更する。すなわち、基本ブロック間の接続構造を変更することで回路構成に寄与しない基本ブロックが生じた場合に、当該基本ブロックへの電源電圧の供給を停止することを特徴とする。また、本発明の一態様では、基本ブロックへの電源電圧の供給を、オフ電流またはリーク電流が極めて低い絶縁ゲート電界効果型トランジスタ以下、単にトランジスタとするを用いたプログラム素子によって、制御することを特徴とする。上記トランジスタは、シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料を、チャネル形成領域に含むことを特徴とするものである。上述したような特性を有する半導体材料をチャネル形成領域に含むことで、オフ電流が極めて低いトランジスタを実現することができる。このような半導体材料としては、例えば、シリコンの約3倍程度の大きなバンドギャップを有する、酸化物半導体が挙げられる。また、本発明の一態様では、基本ブロック間の接続を制御するためのプログラム素子に、上述したオフ電流またはリーク電流が極めて低いトランジスタを用いる。なお、特に断りがない限り、本明細書では、オフ電流とは、nチャネル型トランジスタにおいては、ドレイン電極をソース電極とゲート電極よりも高い電位とした状態において、ソース電極の電位を基準としたときのゲート電極の電位が0以下であるときに、ソース電極とドレイン電極の間に流れる電流のことを意味する。或いは、本明細書でオフ電流とは、pチャネル型トランジスタにおいては、ドレイン電極をソース電極とゲート電極よりも低い電位とした状態において、ソース電極の電位を基準としたときのゲート電極の電位が0以上であるときに、ソース電極とドレイン電極の間に流れる電流のことを意味する。具体的に、上記プログラム素子は、2つのノード間の接続を制御するためのスイッチング素子として機能する第1のトランジスタと、上記第1のトランジスタが有するゲート電極への、電位の供給を制御するための第2のトランジスタとを、少なくとも有する。そして、第2のトランジスタは、シリコンの約3倍程度の大きなバンドギャップを有する酸化物半導体などの半導体材料をチャネル形成領域に有しており、オフ電流またはリーク電流が極めて低いことを特徴とする。よって、第1のトランジスタのゲート電極とソース電極間の電圧ゲート電圧は、オフ電流またはリーク電流が極めて低い第2のトランジスタによって、長期間に渡り保持される。なお、酸化物半導体は、微結晶シリコンまたは多結晶シリコンによって得られるのと同程度の高い移動度と、非晶質シリコンによって得られるのと同程度の均一な素子特性とを兼ね備えた、半導体特性を示す金属酸化物である。そして、電子供与体ドナーとなる水分または水素などの不純物が低減されて高純度化された酸化物半導体purifiedOSは、i型真性半導体又はi型に限りなく近い。そのため、上記酸化物半導体を用いたトランジスタは、オフ電流またはリーク電流が著しく低いという特性を有する。具体的に、高純度化された酸化物半導体は、二次イオン質量分析法SIMS:SecondaryIonMassSpectrometryによる水素濃度の測定値が、5×1019/cm3以下、好ましくは5×1018/cm3以下、より好ましくは5×1017/cm3以下、さらに好ましくは1×1016/cm3以下とする。また、ホール効果測定により測定できる酸化物半導体膜のキャリア密度は、1×1014/cm3未満、好ましくは1×1012/cm3未満、さらに好ましくは1×1011/cm3未満とする。また、酸化物半導体のバンドギャップは、2eV以上、好ましくは2.5eV以上、より好ましくは3eV以上である。水分または水素などの不純物濃度が十分に低減されて高純度化された酸化物半導体膜を用いることにより、トランジスタのオフ電流、リーク電流を低くすることができる。ここで、酸化物半導体膜中の、水素濃度の分析について触れておく。SIMSは、その原理上、試料表面近傍や、材質が異なる膜との積層界面近傍のデータを正確に得ることが困難であることが知られている。そこで、膜中における水素濃度の厚さ方向の分布をSIMSで分析する場合、対象となる膜が存在する範囲において、値に極端な変動が無く、ほぼ一定の値が得られる領域における平均値を、水素濃度として採用する。また、測定の対象となる膜の厚さが小さい場合、隣接する膜内の水素濃度の影響を受けて、ほぼ一定の値が得られる領域を見いだせない場合がある。この場合、当該膜が存在する領域における、水素濃度の極大値または極小値を、当該膜中の水素濃度として採用する。さらに、当該膜の存在する領域において、極大値を有する山型のピーク、極小値を有する谷型のピークが存在しない場合、変曲点の値を水素濃度として採用する。具体的に、高純度化された酸化物半導体膜を活性層として用いたトランジスタのオフ電流が低いことは、いろいろな実験により証明できる。例えば、チャネル幅が1×106μmでチャネル長が10μmの素子であっても、ソース電極とドレイン電極間の電圧ドレイン電圧が1Vから10Vの範囲において、オフ電流ゲート電極とソース電極間の電圧を0V以下としたときのドレイン電流が、半導体パラメータアナライザの測定限界以下、すなわち1×10-13A以下という特性を得ることができる。この場合、オフ電流をトランジスタのチャネル幅で除した数値に相当するオフ電流密度は、100zA/μm以下であることが分かる。また、容量素子とトランジスタゲート絶縁膜の厚さは100nmとを接続して、容量素子に流入または流出する電荷を当該トランジスタで制御する回路を用いた実験において、当該トランジスタとして高純度化された酸化物半導体膜をチャネル形成領域に用いた場合、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定したところ、トランジスタのソース電極とドレイン電極間の電圧が3Vの場合に、10zA/μm乃至100zA/μmという、さらに低いオフ電流が得られることが分かった。したがって、本発明の一態様に係る半導体装置では、高純度化された酸化物半導体膜を活性層として用いたトランジスタのオフ電流密度を、ソース電極とドレイン電極間の電圧によっては、100zA/μm以下、好ましくは10zA/μm以下、更に好ましくは1zA/μm以下にすることができる。従って、高純度化された酸化物半導体膜を活性層として用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく低い。また、高純度化された酸化物半導体を用いたトランジスタは、オフ電流の温度依存性がほとんど現れない。これは、酸化物半導体中で電子供与体ドナーとなる不純物を除去して、酸化物半導体が高純度化することによって、導電型が限りなく真性型に近づき、フェルミ準位が禁制帯の中央に位置するためと言える。また、これは、酸化物半導体のエネルギーギャップが3eV以上であり、熱励起キャリアが極めて少ないことにも起因する。また、ソース電極及びドレイン電極が縮退した状態にあることも、温度依存性が現れない要因となっている。トランジスタの動作は、縮退したソース電極から酸化物半導体に注入されたキャリアによるものがほとんどであり、キャリア密度には温度依存性がないことから、オフ電流の温度依存性がみられないことを説明することができる。なお、酸化物半導体は、四元系金属酸化物であるIn-Sn-Ga-Zn-O系酸化物半導体や、三元系金属酸化物であるIn-Ga-Zn-O系酸化物半導体、In-Sn-Zn-O系酸化物半導体、In-Al-Zn-O系酸化物半導体、Sn-Ga-Zn-O系酸化物半導体、Al-Ga-Zn-O系酸化物半導体、Sn-Al-Zn-O系酸化物半導体や、二元系金属酸化物であるIn-Zn-O系酸化物半導体、Sn-Zn-O系酸化物半導体、Al-Zn-O系酸化物半導体、Zn-Mg-O系酸化物半導体、Sn-Mg-O系酸化物半導体、In-Mg-O系酸化物半導体、In-Ga-O系酸化物半導体や、In-O系酸化物半導体、Sn-O系酸化物半導体、Zn-O系酸化物半導体などを用いることができる。なお、本明細書においては、例えば、In-Sn-Ga-Zn-O系酸化物半導体とは、インジウムIn、錫Sn、ガリウムGa、亜鉛Znを有する金属酸化物、という意味であり、その化学量論的組成比は特に問わない。また、上記酸化物半導体は、珪素を含んでいてもよい。或いは、酸化物半導体は、化学式InMO3ZnOmm>0で表記することができる。ここで、Mは、Ga、Al、MnおよびCoから選ばれた一または複数の金属元素を示す。本発明の一態様では、回路構成に寄与しない基本ブロックへの電源電圧の供給を、プログラム素子により停止することで、半導体集積回路の消費電力を低く抑えることができる。また、上記構成を有するプログラム素子は、トンネル電流によるゲート絶縁膜の劣化を、従来のEEPROMを用いたプログラム素子に比べて抑えることができるので、データの書き換え回数を増やすことができる半導体装置を提供することができる。また、上記構成を有するプログラム素子は、接続状態のデータの書き込みに必要な動作電圧が、第2のトランジスタの動作電圧によりほぼ決まる。よって、従来のEEPROMを用いたプログラム素子に比べて、上記動作電圧を格段に低くすることができ、消費電力を抑えられる半導体装置を提供することができる。また、上記構成を有するプログラム素子は、SRAMを用いたプログラム素子と異なり、オフ電流の著しく低いトランジスタを用いてデータの保持を行っているため、プログラム素子への電源電圧の供給を常時行わなくとも、接続状態をある程度維持することが可能である。そのため、消費電力を抑えられる半導体装置を提供することができる。以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、本発明の半導体装置は、マイクロプロセッサ、画像処理回路、半導体表示装置用のコントローラ、DSPDigitalSignalProcessor、マイクロコントローラなどの、半導体素子を用いた各種半導体集積回路をその範疇に含む。また、本発明の半導体装置は、上記半導体集積回路を用いたRFタグ、半導体表示装置などの各種装置も、その範疇に含む。半導体表示装置には、液晶表示装置、有機発光素子OLEDに代表される発光素子を各画素に備えた発光装置、電子ペーパー、DMDDigitalMicromirrorDevice、PDPPlasmaDisplayPanel、FEDFieldEmissionDisplay等や、半導体素子を駆動回路に有しているその他の半導体表示装置が、その範疇に含まれる。実施の形態1本実施の形態では、本発明の一態様に係る半導体装置の構成と、その動作について説明する。図1に、本発明の一態様に係る半導体装置の構成を、一例として示す。図1に示す半導体装置は、9つの基本ブロックA乃至基本ブロックIと、それら基本ブロックA乃至基本ブロックI間の接続を制御するプログラム素子SwAB乃至プログラム素子SwIHと、各基本ブロックA乃至基本ブロックIへの、電源電位VDDの供給を制御するプログラム素子SwVA乃至プログラム素子SwVIとが設けられている。なお、図1では、例えば基本ブロックAの出力端子と基本ブロックBの入力端子の接続を制御するプログラム素子を、SwABと表記する。逆に、基本ブロックBの出力端子と基本ブロックAの入力端子の接続を制御するプログラム素子を、SwBAと表記する。また、図1では、説明の煩雑さを避けるために、9つの各基本ブロックが左右上下のいずれかの基本ブロックと、プログラム素子を介して接続される場合を例示している。しかし、本発明はこの構成に限定されず、基本ブロックの数とその接続構造は、設計者が適宜定めることができる。また、図1では、各基本ブロックが、プログラム素子を介して、電源電位VDDの与えられているノードと接続されている構成を示しているが、実際には、各基本ブロックは、電源電位VDDの他に、電源電位VDDと電位差を有するグラウンドなどの固定電位が与えられている。すなわち、基本ブロックに電源電位VDDが与えられることで、電源電位VDDと上記固定電位の電位差が、電源電圧として当該基本ブロックに供給されることとなる。また、図1では、任意の基本ブロックが有する一の出力端子が、他の基本ブロックが有する一の入力端子に、それぞれプログラム素子を介して接続されている場合を例示している。しかし、本発明はこの構成に限定されず、任意の基本ブロックが有する一の出力端子が、他の基本ブロックが有する複数の入力端子に、それぞれプログラム素子を介して接続されていても良い。なお、基本ブロックとして用いる論理回路の構成は、特に限定されない。インバータ、AND、NAND、NORのような、単純な論理演算を行う論理回路から、加算器、乗算器、メモリ例えば、DRAMやSRAM等、さらには各種演算装置を、基本ブロックとして用いることができる。また、各プログラム素子は、2つのノード間の接続を制御する第1のトランジスタTr1と、当該第1のトランジスタが有するゲート電極への、電位の供給を制御する第2のトランジスタTr2とを、少なくとも有している。図2に、プログラム素子の構成例を具体的に示す。図2Aは、最も単純な構造を有するプログラム素子の一例であり、2つのノード間の接続を制御する第1のトランジスタTr1と、当該第1のトランジスタTr1が有するゲート電極への、電位の供給を制御する第2のトランジスタTr2とを有する。具体的に、第1のトランジスタTr1が有するソース電極はノードN1に、ドレイン電極はノードN2に接続されている。そして、第2のトランジスタTr2のソース電極Sで示すとドレイン電極Dで示すは、いずれか一方が第1のトランジスタTr1のゲート電極に接続されており、他方には第1のトランジスタTr1のスイッチングを制御するための信号Sig1の電位が与えられている。なお、第1のトランジスタTr1が有するゲート電極の電位を保持するための容量素子を設けるようにしても良い。第2のトランジスタTr2が、そのゲート電極に入力される信号に従ってオンになると、第1のトランジスタTr1のスイッチングを制御するための信号の電位が、第1のトランジスタTr1のゲート電極に与えられる。第1のトランジスタTr1は、そのゲート電極に与えられた電位に従ってスイッチングを行う。第1のトランジスタTr1がオンだと、ノードN1とノードN2が接続される。逆に、第1のトランジスタTr1がオフだと、ノードN1とノードN2は接続されず、これらのノードのいずれか一方は、ハイインピーダンスの状態となる。次いで、第2のトランジスタTr2が、そのゲート電極に入力される信号に従ってオフになると、第1のトランジスタTr1が有するゲート電極はフローティングの状態となり、その電位が保持される。よって、ノードN1とノードN2の間の接続状態は、保持される。なお、本明細書において接続とは電気的な接続を意味しており、電流、電圧または電位が、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接続している状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或いは伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの回路素子を介して間接的に接続している状態も、その範疇に含む。また、回路図上は独立している構成要素どうしが接続されている場合であっても、実際には、例えば配線の一部が電極としても機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っているだけの場合もある。本明細書において接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。また、トランジスタが有するソース電極とドレイン電極は、トランジスタの極性及び各電極に与えられる電位の高低差によって、その呼び方が入れ替わる。一般的に、nチャネル型トランジスタでは、低い電位が与えられる電極がソース電極と呼ばれ、高い電位が与えられる電極がドレイン電極と呼ばれる。また、pチャネル型トランジスタでは、低い電位が与えられる電極がドレイン電極と呼ばれ、高い電位が与えられる電極がソース電極と呼ばれる。本明細書では、便宜上、ソース電極とドレイン電極が固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソース電極とドレイン電極の呼び方が入れ替わる。なお、基本ブロック間の接続を制御するプログラム素子の場合、ノードN1とノードN2は、それぞれ互いに異なる基本ブロックの入力端子または出力端子に接続されている。また、基本ブロックへの電源電圧の供給を制御するプログラム素子の場合、ノードN1とノードN2は、一方が基本ブロックに接続されており、他方には電源電位VDDが与えられている。次いで、図2Bに、プログラム素子の別の一例を示す。図2Bに示すプログラム素子は、2つのノード間の接続を制御する第1のトランジスタTr1と、当該第1のトランジスタTr1が有するゲート電極への、電位の供給を制御する第2のトランジスタTr2と、上記2つのノードのいずれか一つと、固定電位VSSが与えられているノードとの間の接続を制御する第3のトランジスタTr3とを有する。具体的に、第1のトランジスタTr1が有するソース電極はノードN1に、ドレイン電極はノードN2に接続されている。そして、第2のトランジスタTr2のソース電極とドレイン電極は、いずれか一方が第1のトランジスタTr1のゲート電極に接続されており、他方には第1のトランジスタTr1のスイッチングを制御するための信号の電位が与えられている。また、第3のトランジスタTr3が有するソース電極とドレイン電極は、一方がノードN2に接続されており、他方が固定電位VSSの与えられているノードに接続されている。そして、第1のトランジスタTr1のゲート電極と、第3のトランジスタTr3のゲート電極とが接続されている。なお、第1のトランジスタTr1はnチャネル型トランジスタであり、第3のトランジスタTr3はpチャネル型トランジスタである。また、図2Bに示すプログラム素子は、第1のトランジスタTr1が有するゲート電極の電位を保持するための容量素子Csを有している。容量素子Csは必ずしも設ける必要はないが、容量素子Csを設けることで、ノードN1とノードN2間の接続状態を、より長い期間に渡って保持することができる。具体的に、容量素子Csが有する一対の電極は、一方が第1のトランジスタTr1のゲート電極に接続されており、他方が固定電位VSSの与えられているノードに接続されている。第2のトランジスタTr2が、そのゲート電極に入力される信号に従ってオンになると、第1のトランジスタTr1のスイッチングを制御するための信号の電位が、第1のトランジスタTr1のゲート電極と、第3のトランジスタTr3のゲート電極と、容量素子Csの一方の電極に与えられる。第1のトランジスタTr1は、そのゲート電極に与えられた信号の電位に従ってスイッチングを行う。そして、第3のトランジスタTr3は、第1のトランジスタTr1と極性が異なるので、第1のトランジスタTr1と逆のスイッチングを行う。例えば、第1のトランジスタTr1がオンになると、第3のトランジスタTr3はオフとなる。その結果、ノードN1とノードN2が接続される。逆に、第1のトランジスタTr1がオフになると、第3のトランジスタTr3はオンとなる。その結果、ノードN1とノードN2は接続されず、ノードN2が、固定電位VSSの与えられているノードに接続される。次いで、第2のトランジスタTr2が、そのゲート電極に入力される信号に従ってオフになると、第1のトランジスタTr1が有するゲート電極と、第3のトランジスタTr3が有するゲート電極はフローティングの状態となり、その電位が容量Csにより保持される。よって、ノードN1とノードN2の間と、ノードN2と固定電位VSSの与えられているノードの間の接続状態は、保持される。なお、図2Bでは、第3のトランジスタTr3に、pチャネル型トランジスタを用いたが、酸化物半導体のように一般的にpチャネル型が得られない、あるいは、得られたとしても移動度が非常に低い場合には、図2Cで示すように、pチャネル型トランジスタの代わりに抵抗Rを用いることもできる。そして、本発明の一態様では、図2A乃至図2Cに例示したプログラム素子において、第2のトランジスタTr2のオフ電流またはリーク電流が極めて低いことを特徴とする。具体的に、第2のトランジスタTr2は、シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料を、チャネル形成領域に含むことを特徴とするものである。上述したような特性を有する半導体材料をチャネル形成領域に含むことで、オフ電流が極めて低いトランジスタを実現することができる。シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料の一例として、炭化珪素SiC、窒化ガリウムGaNなどの化合物半導体、酸化亜鉛ZnOなどの金属酸化物でなる酸化物半導体などを適用することができる。この中でも酸化物半導体は、スパッタリング法や湿式法印刷法などにより作製可能であり、量産性に優れるといった利点がある。また、炭化珪素や窒化ガリウムは単結晶としなければ十分な特性が得られず、そのための炭化珪素のプロセス温度は約1500°C、窒化ガリウムのプロセス温度は約1100°Cであるが、酸化物半導体の成膜温度は、300~500°C最大でも700°C程度と低く、単結晶シリコン等の半導体材料を用いた集積回路上に、酸化物半導体による半導体素子を積層させることも可能である。また、基板の大型化にも対応が可能である。よって、上述したワイドギャップ半導体の中でも、特に酸化物半導体は量産性が高いというメリットを有する。また、より優れた性能例えば電界効果移動度を有する結晶性の酸化物半導体も、450°Cから800°Cの熱処理によって容易に得ることができる。酸化物半導体を第2のトランジスタTr2に用いる場合、上記酸化物半導体は、バンドギャップが3eV以上でかつ、キャリア密度が1012/cm3未満、好ましくは1011/cm3未満の特性を有することが望ましい。また、上記酸化物半導体は、SIMSによる水素濃度の測定値が、5×1019/cm3以下、好ましくは5×1018/cm3以下、より好ましくは5×1017/cm3以下、さらに好ましくは1×1016/cm3以下であることが望ましい。上記特性を有する酸化物半導体を用いることで、第2のトランジスタTr2のオフ電流、リーク電流を低くすることができる。また、第2のトランジスタTr2は、ゲート絶縁膜の厚さが、10nm以上、好ましくは、100nm以上とするのが望ましく、また、チャネル長を100nm以上、好ましくは300nm以上とするのが望ましい。上記構造を採用することで、第2のトランジスタTr2のオフ電流、リーク電流を低くすることができる。このように、オフ電流、リーク電流の著しく低い第2のトランジスタTr2を用いて、第1のトランジスタが有するゲート電極への電位の供給を制御することで、第1のトランジスタのゲート電圧は、長期間に渡って保持される。従って、ノードN1とノードN2の間の接続状態も、長期間に渡り保持することができる。なお、接続状態を保持する際において、第2のトランジスタTr2のオフ電流、リーク電流をさらに低減させるには、第2のトランジスタTr2が有するゲート電極の電位を、プログラム素子の中で最も低くなるように設定すればよい。具体的には、トランジスタ、容量素子、抵抗などの、プログラム素子を構成する全ての回路素子が有する電極や端子の電位のうち、第2のトランジスタTr2が有するゲート電極の電位が、他の全ての電位よりも3V以上、より好ましくは5V以上低くなるように設定するのが望ましい。また、第1のトランジスタTr1または第3のトランジスタTr3は、第2のトランジスタTr2と同様に、シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料をチャネル形成領域に有していても良いし、第2のトランジスタTr2とは異なり、移動度のより高い半導体材料をチャネル形成領域に有していても良い。移動度の高い半導体材料として、例えば、多結晶や単結晶などの結晶性を有するゲルマニウム、シリコン、シリコンゲルマニウムや、単結晶炭化珪素などが適している。また、第1のトランジスタTr1または第3のトランジスタTr3は、薄膜の半導体膜を用いていても良いし、バルクの半導体基板を用いていても良い。前者の場合、第1のトランジスタTr1または第3のトランジスタTr3も第2のトランジスタTr2と同様に、オフ電流、リーク電流が低いという特性を有することになるので、半導体装置の消費電力をさらに削減することができる。特に、基本ブロックへの電源電位VDDの供給を制御するプログラム素子の場合、第1のトランジスタTr1の電界効果移動度が10cm2V-1s-1程度であれば十分動作が可能であり、さほど高い動作速度は要求されない。そして、基本ブロックへの電源電位VDDの供給を制御するプログラム素子において生じるオフ電流、リーク電流は、消費電力の増大にそのまま繋がってしまう。そのため、基本ブロックへの電源電位VDDの供給を制御するプログラム素子の場合は、前者の構成を採用することが望ましい。また、後者の場合、第1のトランジスタTr1の移動度が高くなるので、第1のトランジスタTr1によって接続されるノード間の抵抗を低くすることができる。特に、基本ブロック間の接続を制御するためのプログラム素子の場合、基本ブロックどうしの接続抵抗が高いことは、半導体装置の動作速度の低減につながる。そのため、基本ブロック間の接続を制御するためのプログラム素子の場合は、後者の構成を採用することが望ましい。なお、第1のトランジスタTr1が移動度のより高い半導体材料をチャネル形成領域に有している場合において、オフ電流、リーク電流を低減させるには、そのゲート絶縁膜の厚さを10nm以上とすることが好ましい。なお、第2のトランジスタTr2と、第1のトランジスタTr1及び第3のトランジスタTr3とが、同じ半導体材料をチャネル形成領域に有している場合、第1のトランジスタTr1及び第3のトランジスタTr3を第2のトランジスタTr2と同じ層内に形成してもよい。この場合、第1のトランジスタTr1及び第3のトランジスタTr3と、第2のトランジスタTr2とは、ゲート絶縁膜の膜厚が設計上同じとなるが、チャネル長、またはチャネル幅は、異ならせておいても良い。例えば、第1のトランジスタTr1のチャネル形成領域を低抵抗にしたい場合、そのチャネル幅を、第2のトランジスタTr2の2倍以上、好ましくは5倍以上とすると良い。さらに、第1のトランジスタTr1は、ノンセルフアライン方式で作製してもよい。ノンセルフアライン方式では、ゲート電極と、ソース電極またはドレイン電極とのオーバーラップによる寄生容量が生じるが、第1のトランジスタTr1は高速動作をさほど要求されないので、上記寄生容量は問題とならない。むしろ、上記寄生容量は、第1のトランジスタTr1のゲート電極の電位を保持する容量Csとして機能する。他方、第2のトランジスタTr2は、スイッチングの際に第1のトランジスタTr1のゲート電極に電位の変化が発生するのを防ぐために、その寄生容量は小さいことが好ましい。また、第1のトランジスタTr1に、基本ブロックを構成するトランジスタと同じ半導体材料を用いる場合であっても、第1のトランジスタTr1のリーク電流を低減するために、そのゲート絶縁膜の膜厚は、基本ブロックを構成するトランジスタよりも大きいことが望ましい。この場合、第1のトランジスタTr1は、上述したノンセルフアライン方式で作製し、基本ブロックに用いられるトランジスタとは異なる層に形成された導電膜を、そのゲート電極として用いても良い。なお、図2では、第1のトランジスタTr1、第2のトランジスタTr2、第3のトランジスタTr3が、ゲート電極を半導体膜の片側にのみ有している場合を示している。しかし、本発明の一態様はこの構成に限定されず、上記トランジスタが、半導体膜を間に挟んでゲート電極の反対側に存在するバックゲート電極を有していても良い。この場合、バックゲート電極は、電気的に絶縁しているフローティングの状態であっても良いし、電位が他から与えられている状態であっても良い。後者の場合、ゲート電極とバックゲート電極が電気的に接続されていても良いし、バックゲート電極にのみ、常にグラウンドなどの固定電位が与えられていても良い。バックゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。また、半導体装置に用いることができるプログラム素子は、図2に示した回路構成に限定されず、少なくとも、2つのノード間の接続を制御するための第1のトランジスタと、上記第1のトランジスタが有するゲート電極への、電位の供給を制御するための第2のトランジスタとを有し、なおかつ、第2のトランジスタが、シリコンの約3倍程度の大きなバンドギャップを有する酸化物半導体などの半導体材料をチャネル形成領域に有していれば良い。次いで、上述した構成を有するプログラム素子を用いて、複数の基本ブロックを任意に接続する場合の、半導体装置の動作について説明する。図1に示す半導体装置では、全ての基本ブロック間の接続が切断され、また、全ての基本ブロックへの電源電圧の供給が停止している状態である。この図1に示す状態から、プログラム素子の幾つかをオンとして、基本ブロック間が接続された状態を、図3に示す。具体的に、図3では、プログラム素子SwAB、プログラム素子SwBC、プログラム素子SwCF、プログラム素子SwFIがオンになることで、基本ブロックAの出力端子と基本ブロックBの入力端子が接続され、基本ブロックBの出力端子と基本ブロックCの入力端子が接続され、基本ブロックCの出力端子と基本ブロックFの入力端子が接続され、基本ブロックFの出力端子と基本ブロックIの入力端子が接続されている。また、プログラム素子SwVA、プログラム素子SwVB、プログラム素子SwVC、プログラム素子SwVF、プログラム素子SwVIがオンになることで、基本ブロックA、基本ブロックB、基本ブロックC、基本ブロックF、基本ブロックIに、電源電位VDDが与えられている。そして、上記以外の全てのプログラム素子はオフになっている。この結果、図3に示すように、半導体装置の入力端子INから、基本ブロックA-基本ブロックB-基本ブロックC-基本ブロックF-基本ブロックIという信号の経路が形成される。そして、上記各基本ブロックにおいて第1の信号処理が行われることにより、出力端子OUTから信号が出力される。なお、この図3に示した状態で、入力された信号に第1の信号処理を施して出力信号を得た後に、第2の信号処理を行う場合には、基本ブロック間の接続を変更する。基本ブロック間の接続の変更は、一旦、全てのプログラム素子を切断した後に行うことが望ましい。第2の信号処理を行う際の、基本ブロック間の接続状態の一例を、図4に示す。具体的に、図4では、プログラム素子SwAD、プログラム素子SwDE、プログラム素子SwEH、プログラム素子SwHIがオンになることで、基本ブロックAの出力端子と基本ブロックDの入力端子が接続され、基本ブロックDの出力端子と基本ブロックEの入力端子が接続され、基本ブロックEの出力端子と基本ブロックHの入力端子が接続され、基本ブロックHの出力端子と基本ブロックIの入力端子が接続されている。また、プログラム素子SwVA、プログラム素子SwVD、プログラム素子SwVE、プログラム素子SwVH、プログラム素子SwVIがオンになることで、基本ブロックA、基本ブロックD、基本ブロックE、基本ブロックH、基本ブロックIに、電源電位VDDが与えられている。そして、上記以外の全てのプログラム素子はオフになっている。この結果、図4に示すように、半導体装置の入力端子INから、基本ブロックA-基本ブロックD-基本ブロックE-基本ブロックH-基本ブロックIという信号の経路が形成される。そして、上記各基本ブロックにおいて第2の信号処理が行われることにより、出力端子OUTから信号が出力される。さらに、第3の信号処理を行う場合も、一旦、全てのプログラム素子を切断した後に、基本ブロック間の接続の変更を行うことが望ましい。第3の信号処理を行う際の、基本ブロック間の接続状態の一例を、図5に示す。具体的に、図5では、プログラム素子SwAD、プログラム素子SwDG、プログラム素子SwGH、プログラム素子SwHE、プログラム素子SwEF、プログラム素子SwFIがオンになることで、基本ブロックAの出力端子と基本ブロックDの入力端子が接続され、基本ブロックDの出力端子と基本ブロックGの入力端子が接続され、基本ブロックGの出力端子と基本ブロックHの入力端子が接続され、基本ブロックHの出力端子と基本ブロックEの入力端子が接続され、基本ブロックEの出力端子と基本ブロックFの入力端子が接続され、基本ブロックFの出力端子と基本ブロックIの入力端子が接続されている。また、プログラム素子SwVA、プログラム素子SwVD、プログラム素子SwVG、プログラム素子SwVH、プログラム素子SwVE、プログラム素子SwVF、プログラム素子SwVIがオンになることで、基本ブロックA、基本ブロックD、基本ブロックE、基本ブロックF、基本ブロックG、基本ブロックH、基本ブロックIに、電源電位VDDが与えられている。そして、上記以外の全てのプログラム素子はオフになっている。この結果、図5に示すように、半導体装置の入力端子INから、基本ブロックA-基本ブロックD-基本ブロックG―基本ブロックH-基本ブロックE-基本ブロックF-基本ブロックIという信号の経路が形成される。そして、上記各基本ブロックにおいて第3の信号処理が行われることにより、出力端子OUTから信号が出力される。なお、コンフィギュレーション処理を行うプログラム素子のスイッチングを制御することで回路を構築するのに要する時間は、基本ブロックとプログラム素子で構成されるマトリクスの規模にもよるが、図3に示すような回路構成を用いる限りは無視できる程度の短い時間である。例えば、1行の基本ブロックあたりに要する上記時間は100ナノ秒以下である。図1のような、3行の基本ブロックで構成されるマトリクスであれば、1マイクロ秒もかからない。本発明の一態様では、回路構成に寄与しない基本ブロックへの電源電圧の供給を停止することにより、半導体装置の消費電力を低く抑えることができる。特に、チャネル長50nm以下の半導体装置においては、ゲート絶縁膜の厚さが数nm以下となり、消費電力の相当部分をゲート絶縁膜におけるリーク電流が占めるため、上記構成は消費電力低減のために有効である。また、本発明の一態様では、基本ブロックどうしの接続を、オフ電流又はリーク電流の極めて低いトランジスタにより制御することで、電源電圧が供給されている基本ブロックと、電源電圧が供給されていない基本ブロックの間に流れるリーク電流またはオフ電流を低減し、半導体装置の消費電力を低く抑えることができる。また、上記構成を有するプログラム素子は、トンネル電流によるゲート絶縁膜の劣化を、従来のEEPROMを用いたプログラム素子に比べて抑えることができるので、データの書き換え回数を増やすことができる半導体装置を提供することができる。また、上記構成を有するプログラム素子は、データの書き込みに必要な動作電圧が、第2のトランジスタTr2の動作電圧によりほぼ決まる。よって、従来のEEPROMを用いたプログラム素子に比べて、上記動作電圧を格段に低くすることができ、消費電力を抑えられる半導体装置を提供することができる。また、上記構成を有するプログラム素子は、SRAMを用いたプログラム素子と異なり、プログラム素子への電源電圧の供給を常時行わなくとも、接続状態をある程度維持することが可能である。また、オフ電流の著しく低いトランジスタを用いてデータの保持を行っている。そのため、消費電力を抑えられる半導体装置を提供することができる。実施の形態2実施の形態1では、任意の基本ブロックが、多い場合に4つの隣接する基本ブロックと接続できる例を示したが、本実施の形態では、任意の基本ブロックが8つの隣接する基本ブロックと接続する例について説明する。図6に示す半導体装置には、図1と同様に、9つの基本ブロックA乃至基本ブロックIと、それら基本ブロックA乃至基本ブロックI間の接続を制御するプログラム素子と、各基本ブロックA乃至基本ブロックIへの、電源電位VDDの供給を制御するプログラム素子とが設けられている。ただし、図6に示す半導体装置は、図1とは異なり、中央の基本ブロックEと、当該基本ブロックE以外の全ての基本ブロックとが、プログラム素子SwAE乃至プログラム素子SwIE、プログラム素子SwEA乃至プログラム素子SwEIにより、接続可能である。なお、図6では、中央の基本ブロックEと、その他の基本ブロックの間の接続を制御するプログラム素子SwAE乃至プログラム素子SwIE、プログラム素子SwEA乃至プログラム素子SwEIと、基本ブロックEへの電源電位VDDの供給を制御するプログラム素子SwVEのみを示している。しかし、基本ブロックAと基本ブロックB、基本ブロックBと基本ブロックC、基本ブロックCと基本ブロックF、基本ブロックFと基本ブロックI、基本ブロックAと基本ブロックD、基本ブロックDと基本ブロックG、基本ブロックGと基本ブロックH、基本ブロックHと基本ブロックIの間の接続も、図1の場合と同様に、プログラム素子により制御することができる。また、基本ブロックA、基本ブロックB、基本ブロックC、基本ブロックD、基本ブロックF、基本ブロックG、基本ブロックH、基本ブロックIへの、電源電位VDDの供給も、図1と同様に、プログラム素子により制御することが可能である。なお、プログラム素子は、実施の形態1に示した構成を用いることができる。図6に示すように、任意の基本ブロックと接続可能な基本ブロックの数は、設計者が適宜設定することが可能である。本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。実施の形態3基本ブロックにより大規模なマトリクスが構成されている半導体装置について、より一般化した例を挙げて、説明する。本実施の形態では、半導体装置が有する、第n行第m列の基本ブロックUn,mに注目する。図7に示すように、基本ブロックUn,mの周囲には、基本ブロックUn-1,m-1、Un,m-1、Un1,m-1、Un-1,m、Un1,m、Un-1,m1、Un,m1、Un1,m1という8つの基本ブロックが存在している。そして、基本ブロックUn,mは、これら8つの基本ブロックと、プログラム素子を介して、それぞれ信号の授受ができるように接続されている。図8に、図7に示した各基本ブロック間の接続を制御するためのプログラム素子と、各基本ブロックへの電源電位VDDの供給を制御するためのプログラム素子の、具体的な構成を一例として示す。なお、図8では、図2Aで示したプログラム素子を用いた例を示しているが、図2B、図2Cに示したプログラム素子を用いていても良い。また、プログラム素子の構成は図2に示した回路構成に限定されず、少なくとも、2つのノード間の接続を制御するための第1のトランジスタと、上記第1のトランジスタが有するゲート電極への、電位の供給を制御するための第2のトランジスタとを有し、なおかつ、第2のトランジスタが、シリコンの約3倍程度の大きなバンドギャップを有する酸化物半導体などの半導体材料をチャネル形成領域に有していれば良い。また、図8では、プログラム素子に用いられている、酸化物半導体などの半導体材料をチャネル形成領域に有しているトランジスタを、他のトランジスタと区別するために、通常のトランジスタに円を重ねた記号で記す。そして、図8に示す半導体装置は、上記基本ブロックに加えて、プログラム素子の動作を制御するための信号線を有している。具体的に、図8では、信号線として、マトリクスの1列あたり5本のデータ信号線Y1、Y2、Y3、Y4、Y5と、1行あたり2本の走査信号線X1、X2を用いる例を示しているが、1行あたり1本の走査信号線を用い、代わりに1列あたり9本のデータ信号線を用いる構成としてもよい。走査信号線の数を減らすと、コンフィギュレーション処理を行う時間を短縮できる。なお、図8では、n-1列目の5本のデータ信号線をY1n-1、Y2n-1、Y3n-1、Y4n-1、Y5n-1と示し、n列目の5本のデータ信号線をY1n、Y2n、Y3n、Y4n、Y5nと示している。また、m-1行目の2本の走査信号線をX1m-1、X2m-1と示し、m行目の2本の走査信号線をX1m、X2mと示している。なお、信号線の総数を抑えるためには、マトリクスを構成している基本ブロックの配置に合わせて、走査信号線とデータ信号線の数を設定すると良い。例えば、図8のように、一列あたり5本のデータ信号線と一行あたり2本の走査信号線を設ける場合、N行M列の基本ブロックを有する半導体装置全体では、2N5M本の信号線がおおよそ必要となる。一方、一列あたり9本のデータ信号線と一行あたり1本の走査信号線を用いる場合、N行M列の基本ブロックを有する半導体装置全体では、N9M本の信号線がおおよそ必要となる。よって、N<4Mの半導体装置ならば、後者の構成よりも前者の構成を採用する方が、信号線の総数を抑えることができる。逆に、N>4Mの半導体装置ならば、前者の構成よりも後者の構成を採用する方が、信号線の総数を抑えることができる。本実施の形態で示す半導体装置では、電源電位の供給を、データ信号線Y5を用いて行う点に特徴を有する。データ信号線Y5Y51、Y52、、、Y5n―1、Y5n、、、は、電源電位の供給を行うためのプログラム素子が有する第1のトランジスタ801に、各基本ブロックが有する当該第1のトランジスタ801のスイッチングを制御するための信号を送る。そして、他のデータ信号線や走査信号線と同様に、コンフィギュレーション処理を行わない期間においては、データ信号線Y5には信号を送る必要がない。よって、その期間において、データ信号線Y5から各基本ブロックに電源電位を供給することができる。なお、図8では、各基本ブロックに入力端子と出力端子を各1つしか設けていない例を示したが、複数の入力端子や複数の出力端子を有する基本ブロックを用いていても良い。次いで、図8で示す半導体装置の、動作の一例について説明する。図9Aに、図8に示す半導体装置の各信号線に入力される信号の、タイミングチャートを示す。図9Aに示すように、走査信号線X1m―1、X2m―1、X1m、X2mには、タイミングがずれるように、パルスを有する信号が順次印加される。図9Aでは、走査信号線X1m―1に印加される信号の電位のみを実線で示し、他の走査信号線X2m―1、X1m、X2mに印加される信号の電位を点線で示す。また、図9Aでは、正電位のパルスが印加されている期間以外において、信号の電位は負に保たれる。よって、パルスを有する信号が各走査信号線に印加されると、当該走査信号線にゲート電極が接続された第2のトランジスタが、オンになる。そして、各走査信号線にパルスが印加されるタイミングに合わせて、データ信号線Y1n―1、Y2n―1、Y3n―1、Y4n―1、Y5n―1、Y1n、Y2n、Y3n、Y4n、Y5nに選択信号を印加する。各データ信号線に印加された選択信号は、オンになった第2のトランジスタを介して、走査信号線とデータ信号線の交点に設けられた第1のトランジスタのゲート電極に入力される。そして、この選択信号の電位に従って、上記第1のトランジスタのスイッチングが制御される。例えば、図8に示す基本ブロックを、Un-1,m-1、Un,m、Un,m1、Un-1,m、Un,m-1、Un1,mの順に接続させるには、図9Aに示したタイミングチャートに従って、各信号線にパルスを印加すればよい。具体的には、最初に、走査信号線X1m―1にパルスが印加されるタイミングに合わせて、データ信号線Y4n―1にパルスを印加する。すると、走査信号線X1m―1とデータ信号線Y4n―1の交点にある第1のトランジスタがオンとなる。この第1のトランジスタは、基本ブロックUn-1,mの出力端子と、基本ブロックUn,m-1の入力端子の接続を制御するスイッチである。よって、上記第1のトランジスタがオンになることで、基本ブロックUn-1,mから基本ブロックUn,m-1への信号の経路が形成される。次に、走査信号線X2m―1にパルスが印加されるタイミングに合わせて、データ信号線Y2n―1、Y5n―1、Y2n、Y5nにパルスを印加する。すると、それぞれの交点にある第1のトランジスタがオンとなる。このうち、走査信号線X2m―1とデータ信号線Y2n―1の交点にある第1のトランジスタは、基本ブロックUn-1,m-1の出力端子と、基本ブロックUn,mの入力端子の接続を制御するスイッチである。また、走査信号線X2m―1と、データ信号線Y5n―1及びY5nの交点にある第1のトランジスタは、それぞれ、基本ブロックUn,m、Un1,mへの電源電位の供給を制御するスイッチである。さらに、走査信号線X2m―1とデータ信号線Y2nの交点にある第1のトランジスタは、基本ブロックUn,m-1の出力端子と、基本ブロックUn1,mの入力端子の接続を制御するスイッチである。よって、上記第1のトランジスタがオンになることで、基本ブロックUn-1,m-1から基本ブロックUn,mへの信号の経路と、基本ブロックUn,m-1から基本ブロックUn1,mへの信号の経路が、形成される。また、基本ブロックUn,m、Un1,mへ、電源電位が供給される。次に、走査信号線X1mにパルスが印加されるタイミングに合わせて、データ信号線Y2n―1にパルスを印加する。すると、走査信号線X1mとデータ信号線Y2n―1の交点にある第1のトランジスタがオンとなる。この第1のトランジスタは基本ブロックUn,m1の出力端子と、基本ブロックUn-1,mの入力端子の接続を制御するスイッチである。よって、上記第1のトランジスタがオンになることで、基本ブロックUn,m1から基本ブロックUn-1,mへの信号の経路が形成される。次に、走査信号線X2mにパルスが印加されるタイミングに合わせて、データ信号線Y5n―1、Y1nにパルスを印加する。すると、それぞれの交点にある第1のトランジスタがオンとなる。このうち、走査信号線X2mとデータ信号線Y1nの交点にある第1のトランジスタは、基本ブロックUn,mの出力端子と基本ブロックUn,m1の入力端子の接続を制御するスイッチである。また、走査信号線X2mとデータ信号線Y5n―1の交点にある第1のトランジスタは、基本ブロックUn,m1への電源電位の供給を制御するスイッチである。よって、上記第1のトランジスタがオンになることで、基本ブロックUn,mから基本ブロックUn,m1への信号の経路が形成され、基本ブロックUn,m1への電源電位の供給経路が形成される。以上の動作により、基本ブロックUn-1,m-1から基本ブロックUn,mへの信号の経路、基本ブロックUn,mから基本ブロックUn,m1への信号の経路、基本ブロックUn,m1から基本ブロックUn-1,mへの信号の経路、基本ブロックUn-1,mから基本ブロックUn,m-1への信号の経路、基本ブロックUn,m-1から基本ブロックUn1,mへの信号の経路が形成され、基本ブロックUn,m1、Un,m、Un1,mへの電源電位の供給経路が形成される。なお、図9Aのタイミングチャートには図示しなかったが、基本ブロックUn,m1、Un,m、Un1,m以外に、基本ブロックUn-1,m-1、Un,m-1、Un-1,mへも、電源電位の供給経路を形成するようにする。上述したように、基本ブロック間の接続や電源電位の供給の設定は、各走査信号線を走査することで行われるため、走査信号線の数が多ければ、設定にも時間を要する。ただし、1本の走査信号線あたりの走査時間、すなわち当該走査信号線にパルスが印加される時間は、100ナノ秒以下である。よって、1000本の走査信号線を有する半導体装置であっても、全ての走査信号線を走査するまでに1ミリ秒もかからない。上述したように、基本ブロック間の接続や電源電位の供給の設定を行った後、データ信号線Y5Y51、Y52、、、Y5n―1、Y5n、、、に電源電位を供給する。電源電位の供給経路が形成された基本ブロックは、上記データ信号線から、第1のトランジスタを経由して電源電位が供給されるため、演算処理を行うことができる。次いで、図8で示す半導体装置の動作について、別の例を挙げて説明する。図9Bに、図8に示す半導体装置の各信号線に入力される信号の、タイミングチャートを示す。図9Bに示すように、走査信号線X1m―1、X2m―1、X1m、X2mには、タイミングがずれるように、パルスを有する信号が順次印加される。なお、図9Bでも、走査信号線X1m―1に印加される信号の電位のみを実線で示し、他の走査信号線X2m―1、X1m、X2mに印加される信号の電位を点線で示す。また、図9Bでも、正電位のパルスが印加されている期間以外において、信号の電位は負に保たれる。よって、パルスを有する信号が各走査信号線に印加されると、当該走査信号線にゲート電極が接続された第2のトランジスタが、オンになる。そして、図9Bでは、走査信号線X1m―1にパルスが印加される期間において、データ信号線にはパルスは印加されない。次いで、走査信号線X2m―1にパルスが印加されるタイミングに合わせて、データ信号線Y5n―1、Y3n、Y4nにパルスを印加する。すると、それぞれの交点にある第1のトランジスタがオンとなる。このうち、走査信号線X2m―1とデータ信号線Y5n―1の交点にある第1のトランジスタは、基本ブロックUn,mへの電源電位の供給を制御するスイッチである。さらに、走査信号線X2m―1とデータ信号線Y3nの交点にある第1のトランジスタは、基本ブロックUn,m-1の出力端子と基本ブロックUn1,m-1の入力端子を接続するスイッチであり、走査信号線X2m―1とデータ信号線Y4nの交点にある第1のトランジスタは、基本ブロックUn1,m-1の出力端子と基本ブロックUn,mの入力端子を接続するスイッチである。上記第1のトランジスタがオンになることで、基本ブロックUn,m-1から基本ブロックUn1,m-1への信号の経路、基本ブロックUn1,m-1から基本ブロックUn,mへの信号の経路が形成され、基本ブロックUn,mへの電源電位の供給経路が形成される。次に、走査信号線X1mにパルスが印加されるタイミングに合わせて、データ信号線Y3n―1にパルスを印加する。すると、走査信号線X1mとデータ信号線Y3n―1の交点にある第1のトランジスタがオンとなる。この第1のトランジスタは基本ブロックUn,mの出力端子と、基本ブロックUn-1,mの入力端子の接続を制御するスイッチである。よって、上記第1のトランジスタがオンになることで、基本ブロックUn,mから基本ブロックUn-1,mへの信号の経路が形成される。次に、走査信号線X2mにパルスが印加されるタイミングに合わせて、データ信号線Y1n―1にパルスを印加する。すると、その交点にある第1のトランジスタがオンとなる。走査信号線X2mとデータ信号線Y1n-1の交点にある第1のトランジスタは基本ブロックUn-1,mの出力端子と基本ブロックUn-1,m1の入力端子の接続を制御するスイッチである。以上により、基本ブロックUn-1,mから基本ブロックUn-1,m1への信号の経路が形成される。以上の動作により、基本ブロックUn,m-1から、Un1,m-1、Un,m、Un-1,m、Un-1,m1という順で信号の経路が形成され、また、基本ブロックUn,mへの電源電位の供給経路が形成される。なお、図9Bのタイミングチャートには図示しなかったが、基本ブロックUn,m以外に、基本ブロックUn,m-1、Un1,m-1、Un-1,mへも、電源電位の供給経路を形成するようにする。本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。実施の形態4本実施の形態では、プログラム素子に用いられている、酸化物半導体を用いた第2のトランジスタの作製方法について説明する。なお、本実施の形態では、図2Bに示したプログラム素子を例に挙げて、酸化物半導体を用いた第2のトランジスタの作製方法について説明するが、他の回路構成を有するプログラム素子も、本実施の形態において示す作製方法を参考にして、作製することが可能である。また、第1のトランジスタ、第3のトランジスタは、ゲルマニウム、シリコン、シリコンゲルマニウムや、単結晶炭化珪素などを用いた、通常のCMOSプロセスを用いて形成することができる。また、第1のトランジスタ、第3のトランジスタは、薄膜の半導体膜を用いていても良いし、バルクの半導体基板を用いていても良い。本実施の形態では、SOISilicononInsulator基板を用いて形成された第1のトランジスタ、第3のトランジスタ上に、酸化物半導体を用いた第2のトランジスタを作製する場合を例に挙げて、その作製方法について説明する。まず、図10Aに示すように、SOI基板を用いて第1のトランジスタ501と、第3のトランジスタ502を形成する。具体的に、第1のトランジスタ501は、絶縁表面を有する基板500上の単結晶シリコン膜503を用いて形成されたnチャネル型トランジスタであり、第3のトランジスタ502は、絶縁表面を有する基板500上の単結晶シリコン膜504を用いて形成されたpチャネル型トランジスタである。また、第1のトランジスタ501および第3のトランジスタ502のゲート絶縁膜の厚さは10nm以上100nm、チャネル長はともに100nm以上500nm以下とする。チャネル長は、第1のトランジスタ501と第3のトランジスタ502で異なった値としてもよい。次いで、第1のトランジスタ501及び第3のトランジスタ502上に、酸化物半導体を用いた第2のトランジスタを作製する。まず、図10Aに示すように、第1のトランジスタ501、第3のトランジスタ502を覆うように、絶縁膜505、絶縁膜506、絶縁膜507を順に形成する。なお、本実施の形態では、第1のトランジスタ501及び第3のトランジスタ502を、3層の絶縁膜505、絶縁膜506、絶縁膜507で覆う場合を例示しているが、第1のトランジスタ501及び第3のトランジスタ502と、第2のトランジスタの間に設ける絶縁膜は3層である必要はなく、1層または2層であっても良いし、4層以上であっても良い。絶縁膜505、絶縁膜506、絶縁膜507は、後の作製工程における加熱処理の温度に耐えうる材料を用いる。具体的に、絶縁膜505、絶縁膜506、絶縁膜507として、酸化珪素、窒化珪素、窒化酸化珪素、酸化窒化珪素、窒化アルミニウム、酸化アルミニウムなどを用いるのが望ましい。なお、本明細書において酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い物質であり、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い物質を意味する。絶縁膜507は、その表面をCMP化学的機械研磨法などにより平坦化させても良い。次いで、図10Bに示すように、絶縁膜507上に、ゲート電極601、電極602を形成する。ゲート電極601、電極602の材料は、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム等の金属材料、これら金属材料を主成分とする合金材料を用いた導電膜、或いはこれら金属の窒化物を、単層で又は積層で用いることができる。なお、後の工程において行われる加熱処理の温度に耐えうるのであれば、上記金属材料としてアルミニウム、銅を用いることも出来る。アルミニウムまたは銅は、耐熱性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。高融点金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム等を用いることができる。例えば、二層の積層構造を有するゲート電極601、電極602として、アルミニウム膜上にモリブデン膜が積層された二層の積層構造、銅膜上にモリブデン膜を積層した二層の積層構造、銅膜上に窒化チタン膜若しくは窒化タンタル膜を積層した二層の積層構造、または、窒化チタン膜とモリブデン膜とを積層した二層の積層構造とすることが好ましい。3層の積層構造を有するゲート電極601、電極602としては、アルミニウム膜、アルミニウムとシリコンの合金膜、アルミニウムとチタンの合金膜またはアルミニウムとネオジムの合金膜を中間層とし、タングステン膜、窒化タングステン膜、窒化チタン膜またはチタン膜を上下層として積層した構造とすることが好ましい。また、ゲート電極601、電極602に酸化インジウム、酸化インジウム酸化スズ合金In2O3―SnO2、ITOと略記する、酸化インジウム酸化亜鉛合金、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、または酸化亜鉛ガリウム等の透光性を有する酸化物導電膜を用いることもできる。ゲート電極601、電極602の膜厚は、10nm~400nm、好ましくは100nm~200nmとする。本実施の形態では、タングステンターゲットを用いたスパッタ法により150nmのゲート電極用の導電膜を形成した後、該導電膜をエッチングにより所望の形状に加工パターニングすることで、ゲート電極601、電極602を形成する。なお、形成されたゲート電極の端部がテーパー形状であると、上に積層するゲート絶縁膜の被覆性が向上するため好ましい。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。次いで、図10Cに示すように、ゲート電極601、電極602上に、ゲート絶縁膜603を形成する。ゲート絶縁膜603は、プラズマCVD法又はスパッタリング法等を用いて、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜、酸化ハフニウム膜または酸化タンタル膜を単層で又は積層させて形成することができる。ゲート絶縁膜603は、水分や、水素などの不純物を極力含まないことが望ましい。スパッタリング法により酸化珪素膜を成膜する場合には、ターゲットとしてシリコンターゲット又は石英ターゲットを用い、スパッタガスとして酸素又は、酸素及びアルゴンの混合ガスを用いる。不純物を除去することによりi型化又は実質的にi型化された酸化物半導体高純度化された酸化物半導体は界面準位、界面電荷に対して極めて敏感であるため、高純度化された酸化物半導体とゲート絶縁膜603の界面特性は重要である。そのため高純度化された酸化物半導体に接するゲート絶縁膜GIは、高品質化が要求される。例えば、μ波周波数2.45GHzを用いた高密度プラズマCVDは、緻密で絶縁耐圧の高い高品質な絶縁膜を形成できるので好ましい。高純度化された酸化物半導体と高品質なゲート絶縁膜とが密接することにより、界面準位密度を低減して界面特性を良好なものとすることができるからである。もちろん、ゲート絶縁膜として良質な絶縁膜を形成できるものであれば、スパッタリング法やプラズマCVD法など他の成膜方法を適用することができる。また、成膜後の熱処理によって膜質や、酸化物半導体との界面特性が改善される絶縁膜であっても良い。いずれにしても、ゲート絶縁膜としての膜質が良好であることは勿論のこと、ゲート絶縁膜と酸化物半導体との界面準位密度を低減し、良好な界面を形成できるものであれば良い。バリア性の高い材料を用いた絶縁膜と、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜とを積層させた構造を有するゲート絶縁膜603を形成しても良い。この場合、酸化珪素膜、酸化窒化珪素膜などの絶縁膜は、バリア性の高い絶縁膜と酸化物半導体膜の間に形成する。バリア性の高い絶縁膜として、例えば窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜などが挙げられる。バリア性の高い絶縁膜を用いることで、水分または水素などの雰囲気中の不純物、或いは基板内に含まれるアルカリ金属、重金属などの不純物が、酸化物半導体膜内、ゲート絶縁膜603内、或いは、酸化物半導体膜と他の絶縁膜の界面とその近傍に入り込むのを防ぐことができる。また、酸化物半導体膜に接するように窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を形成することで、バリア性の高い絶縁膜が直接酸化物半導体膜に接するのを防ぐことができる。例えば、第1のゲート絶縁膜としてスパッタリング法により膜厚50nm以上200nm以下の窒化珪素膜SiNyy>0を形成し、第1のゲート絶縁膜上に第2のゲート絶縁膜として膜厚5nm以上300nm以下の酸化珪素膜SiOxx>0を積層して、膜厚100nmのゲート絶縁膜603としても良い。ゲート絶縁膜603の膜厚は、トランジスタに要求される特性によって適宜設定すればよく350nm乃至400nm程度でもよい。本実施の形態では、スパッタ法で形成された膜厚50nmの窒化珪素膜上に、スパッタ法で形成された膜厚100nmの酸化珪素膜を積層させた構造を有する、ゲート絶縁膜603を形成する。なお、ゲート絶縁膜は酸化物半導体と接する。酸化物半導体に水素が侵入するとトランジスタ特性に悪影響を及ぼすので、ゲート絶縁膜は水素、水酸基および水分が含まれないことが望ましい。ゲート絶縁膜603に水素、水酸基及び水分がなるべく含まれないようにするためには、成膜の前処理として、スパッタリング装置の予備加熱室でゲート電極601、電極602が形成された基板500を予備加熱し、基板500に吸着した水分または水素などの不純物を脱離し排気することが好ましい。なお、予備加熱の温度は、100°C以上400°C以下、好ましくは150°C以上300°C以下である。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。次いで、ゲート絶縁膜603上に膜厚2nm以上200nm以下、好ましくは膜厚3nm以上50nm以下、さらに好ましくは膜厚3nm以上20nm以下の酸化物半導体膜を形成する。酸化物半導体膜は、酸化物半導体をターゲットとして用い、スパッタ法により成膜する。また、酸化物半導体膜は、希ガス例えばアルゴン雰囲気下、酸素雰囲気下、又は希ガス例えばアルゴン及び酸素混合雰囲気下においてスパッタ法により形成することができる。なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁膜603の表面に付着している塵埃を除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にRF電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気で行ってもよい。また、アルゴン雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。酸化物半導体膜には、上述したように、四元系金属酸化物であるIn-Sn-Ga-Zn-O系酸化物半導体や、三元系金属酸化物であるIn-Ga-Zn-O系酸化物半導体、In-Sn-Zn-O系酸化物半導体、In-Al-Zn-O系酸化物半導体、Sn-Ga-Zn-O系酸化物半導体、Al-Ga-Zn-O系酸化物半導体、Sn-Al-Zn-O系酸化物半導体や、二元系金属酸化物であるIn-Zn-O系酸化物半導体、Sn-Zn-O系酸化物半導体、Al-Zn-O系酸化物半導体、Zn-Mg-O系酸化物半導体、Sn-Mg-O系酸化物半導体、In-Mg-O系酸化物半導体、In-Ga-O系酸化物半導体や、In-O系酸化物半導体、Sn-O系酸化物半導体、Zn-O系酸化物半導体などを用いることができる。また、上記酸化物半導体は珪素を含んでいてもよい。或いは、酸化物半導体は、化学式InMO3ZnOmm>0で表記することができる。ここで、Mは、Ga、Al、MnおよびCoから選ばれた一または複数の金属元素を示す。本実施の形態では、Inインジウム、Gaガリウム、及びZn亜鉛を含むターゲットを用いたスパッタ法により得られる膜厚30nmのIn-Ga-Zn-O系酸化物半導体の薄膜を、酸化物半導体膜として用いる。上記ターゲットとして、例えば、各金属の組成比がIn:Ga:Zn=1:1:0.5、In:Ga:Zn=1:1:1、またはIn:Ga:Zn=1:1:2であるターゲットを用いることができる。また、SiO2を2重量以上10重量以下含むターゲットを用いて成膜を行ってもよい。また、In、Ga、及びZnを含むターゲットの充填率は90以上100以下、好ましくは95以上99.9以下である。充填率の高いターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。本実施の形態では、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて基板500上に酸化物半導体膜を成膜する。成膜時に、基板温度を100°C以上600°C以下、好ましくは200°C以上400°C以下としても良い。基板を加熱しながら成膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて成膜室を排気すると、例えば、水素原子、水H2Oなど水素原子を含む化合物より好ましくは炭素原子を含む化合物も等が排気されるため、当該成膜室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。成膜条件の一例としては、基板とターゲットの間との距離を100mm、圧力0.6Pa、直流DC電源0.5kW、酸素酸素流量比率100雰囲気下の条件が適用される。なお、パルス直流DC電源を用いると、成膜時に発生する塵埃が軽減でき、膜厚分布も均一となるために好ましい。なお、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために、成膜の前処理として、スパッタリング装置の予備加熱室でゲート絶縁膜603までが形成された基板500を予備加熱し、基板500に吸着した水分または水素などの不純物を脱離し排気することが好ましい。なお、予備加熱の温度は、100°C以上400°C以下、好ましくは150°C以上300°C以下である。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。またこの予備加熱は、後に行われる絶縁膜614の成膜前に、ソース電極608及びドレイン電極609、配線610乃至配線613まで形成した基板500にも同様に行ってもよい。次いで、図10Cに示すように、酸化物半導体膜をエッチングなどにより所望の形状に加工パターニングし、ゲート絶縁膜603上のゲート電極601と重なる位置に、島状の酸化物半導体膜605を形成する。島状の酸化物半導体膜605を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。なお、島状の酸化物半導体膜605を形成するためのエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッチングガスとしては、塩素を含むガス塩素系ガス、例えば塩素Cl2、三塩化硼素BCl3、四塩化珪素SiCl4、四塩化炭素CCl4などが好ましい。また、フッ素を含むガスフッ素系ガス、例えば四弗化炭素CF4、六弗化硫黄SF6、三弗化窒素NF3、トリフルオロメタンCHF3など、臭化水素HBr、酸素O2、これらのガスにヘリウムHeやアルゴンArなどの希ガスを添加したガス、などを用いることができる。ドライエッチング法としては、平行平板型RIEReactiveIonEtching法や、ICPInductivelyCoupledPlasma:誘導結合型プラズマエッチング法を用いることができる。所望の加工形状にエッチングできるように、エッチング条件コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等を適宜調節する。ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ITO-07N関東化学社製を用いてもよい。また、ウェットエッチング後のエッチング液はエッチングされた材料とともに洗浄によって除去される。その除去された材料を含むエッチング液の廃液を精製し、含まれる材料を再利用してもよい。当該エッチング後の廃液から酸化物半導体膜に含まれるインジウム等の材料を回収して再利用することにより、資源を有効活用し低コスト化を図ることができる。なお、次工程の導電膜を形成する前に逆スパッタを行い、島状の酸化物半導体膜605及びゲート絶縁膜603の表面に付着しているレジスト残渣などを除去することが好ましい。なお、スパッタ等で成膜された酸化物半導体膜中には、不純物としての水分または水素が多量に含まれていることある。水分または水素はドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。そこで、本発明の一態様では、酸化物半導体膜中の水分または水素などの不純物を低減するために、酸化物半導体膜605に対して、窒素、酸素、超乾燥空気水の含有量が20ppm以下、好ましくは1ppm以下、好ましくは10ppb以下の空気、または希ガスアルゴン、ヘリウムなどの雰囲気下で加熱処理を行う。酸化物半導体膜605に加熱処理を施すことで、酸化物半導体膜605中の水分または水素を脱離させることができる。具体的には、300°C以上700°C以下、好ましくは300°C以上500°C以下で加熱処理を行えば良い。例えば、500°C、3分間以上6分間以下程度で行えばよい。加熱処理にRTA法を用いれば、短時間に脱水化または脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。本実施の形態では、加熱処理装置の一つである電気炉を用いる。なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、GRTAGasRapidThermalAnneal装置、LRTALampRapidThermalAnneal装置等のRTARapidThermalAnneal装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光電磁波の輻射により、被処理物を加熱する装置である。GRTA装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。なお、加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水分または水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、6N99.9999以上、好ましくは7N99.99999以上、即ち不純物濃度を1ppm以下、好ましくは0.1ppm以下とすることが好ましい。以上の工程により、酸化物半導体膜605中の水素の濃度を低減し、高純度化することができる。それにより酸化物半導体膜の安定化を図ることができる。また、ガラス転移温度以下の加熱処理で、キャリア密度が極端に少なく、バンドギャップの広い酸化物半導体膜を形成することができる。このため、大面積基板を用いてトランジスタを作製することができるため、量産性を高めることができる。また、当該水素濃度が低減され高純度化された酸化物半導体膜を用いることで、耐圧性が高く、オンオフ比の高いトランジスタを作製することができる。上記加熱処理は、酸化物半導体膜の成膜以降であれば、いつでも行うことができる。なお、酸化物半導体膜を加熱する場合、酸化物半導体膜の材料や加熱条件にもよるが、その上表面に板状結晶が形成されることがある。板状結晶は、酸化物半導体膜の表面に対して略垂直にc軸配向した単結晶体であることが好ましい。また、単結晶体でなくとも、各結晶が、酸化物半導体膜の表面に対して略垂直にc軸配向した多結晶体であることが好ましい。そして、上記多結晶体は、c軸配向している事に加えて、各結晶のab面が一致するか、a軸、或いは、b軸が一致していることが好ましい。なお、酸化物半導体膜の下地表面に凹凸がある場合、板状結晶は多結晶体となる。したがって、下地表面は可能な限り平坦であることが望まれる。次に、絶縁膜505、絶縁膜506、絶縁膜507、ゲート絶縁膜603を部分的にエッチングすることで、第1のトランジスタ501が有する一対の不純物領域606と、第3のトランジスタ502が有する一対の不純物領域607と、第1のトランジスタ501が有するゲート電極510と、第3のトランジスタ502が有するゲート電極511と、電極602に達するコンタクトホールを形成する。なお、第1のトランジスタ501が有する一対の不純物領域606は、一方がソース電極、他方がドレイン電極として機能する。また、第3のトランジスタ502が有する一対の不純物領域607は、一方がソース電極、他方がドレイン電極として機能する。そして、酸化物半導体膜605を覆うように、ソース電極またはドレイン電極これと同じ層で形成される配線を含むとして用いる導電膜を、スパッタ法や真空蒸着法で形成したあと、エッチング等により該導電膜をパターニングすることで、図11Aに示すように、ソース電極608、ドレイン電極609、配線610乃至配線613を形成する。なお、ソース電極608、ドレイン電極609は、酸化物半導体膜605に接している。また、配線610は、一対の不純物領域606の一方に接している。配線611は、一対の不純物領域606の他方と、一対の不純物領域607の一方に接している。また、ソース電極608は、一対の不純物領域607の他方にも、接している。また、配線612は、電極602及びゲート電極510に接している。また、配線613は、電極602及びゲート電極511に接している。ソース電極608、ドレイン電極609、配線610乃至配線613加えて、これらと同じ層で形成される他の配線を含むとなる導電膜の材料としては、Al、Cr、Cu、Ta、Ti、Mo、Wからから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、Al、Cuなどの金属膜の下側もしくは上側にCr、Ta、Ti、Mo、Wなどの高融点金属膜を積層させた構成としても良い。また、Si、Ti、Ta、W、Mo、Cr、Nd、Sc、YなどAl膜に生ずるヒロックやウィスカーの発生を防止する元素が添加されているAl材料を用いることで耐熱性を向上させることが可能となる。また、導電膜は、単層構造でも、2層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する2層構造、Ti膜と、そのTi膜上に重ねてアルミニウム膜を積層し、さらにその上にTi膜を成膜する3層構造などが挙げられる。また、ソース電極608、ドレイン電極609、配線610乃至配線613加えて、これらと同じ層で形成される他の配線を含むとなる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウムIn2O3、酸化スズSnO2、酸化亜鉛ZnO、酸化インジウム酸化スズ合金、酸化インジウム酸化亜鉛合金In2O3―ZnOまたは前記金属酸化物材料にシリコン若しくは酸化シリコンを含ませたものを用いることができる。導電膜形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜に持たせることが好ましい。なお、導電膜のエッチングの際に、酸化物半導体膜605がなるべく除去されないようにそれぞれの材料及びエッチング条件を適宜調節する。エッチング条件によっては、島状の酸化物半導体膜605の露出した部分が一部エッチングされることで、溝部凹部が形成されることもある。本実施の形態では、導電膜にチタン膜を用いる。そのため、アンモニアと過酸化水素水を含む溶液アンモニア過水を用いて、選択的に導電膜をウェットエッチングすることができるが、酸化物半導体膜605も一部エッチングされる場合がある。アンモニア過水を含む溶液は、具体的には、31重量の過酸化水素水と、28重量のアンモニア水と水とを、体積比5:2:2で混合した水溶液を用いる。或いは、塩素Cl2、塩化硼素BCl3などを含むガスを用いて、導電膜をドライエッチングしても良い。なお、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過した光に多段階の強度をもたせる多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数の膜厚を有する形状となり、エッチングを行うことでさらに形状を変形することができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。次いで、N2O、N2、またはArなどのガスを用いたプラズマ処理を行う。このプラズマ処理によって露出している酸化物半導体膜の表面に付着した吸着水などを除去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。なお、プラズマ処理を行った後、図11Bに示すように、ソース電極608と、ドレイン電極609と、配線610乃至配線613と、酸化物半導体膜605とを覆うように、絶縁膜614を形成する。絶縁膜614は、水分や、水素などの不純物を極力含まないことが望ましく、単層の絶縁膜であっても良いし、積層された複数の絶縁膜で構成されていても良い。絶縁膜614に水素が含まれると、その水素が酸化物半導体膜へ侵入し、又は水素が酸化物半導体膜中の酸素を引き抜き、酸化物半導体膜のバックチャネル部が低抵抗化n型化してしまい、寄生チャネルが形成されるおそれがある。よって、絶縁膜614はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないことが重要である。上記絶縁膜614には、バリア性の高い材料を用いるのが望ましい。例えば、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜などを用いることができる。複数の積層された絶縁膜を用いる場合、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を、上記バリア性の高い絶縁膜よりも、酸化物半導体膜605に近い側に形成する。そして、窒素の含有比率が低い絶縁膜を間に挟んで、ソース電極608及びドレイン電極609及び酸化物半導体膜605と重なるように、バリア性の高い絶縁膜を形成する。バリア性の高い絶縁膜を用いることで、酸化物半導体膜605内、ゲート絶縁膜603内、或いは、酸化物半導体膜605と他の絶縁膜の界面とその近傍に、水分または水素などの不純物が入り込むのを防ぐことができる。また、酸化物半導体膜605に接するように窒素の比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を形成することで、バリア性の高い材料を用いた絶縁膜が直接酸化物半導体膜605に接するのを防ぐことができる。本実施の形態では、スパッタ法で形成された膜厚200nmの酸化珪素膜上に、スパッタ法で形成された膜厚100nmの窒化珪素膜を積層させた構造を有する、絶縁膜614を形成する。成膜時の基板温度は、室温以上300°C以下とすればよく、本実施の形態では100°Cとする。なお、絶縁膜614を形成した後に、加熱処理を施しても良い。加熱処理は、窒素、酸素、超乾燥空気水の含有量が20ppm以下、好ましくは1ppm以下、好ましくは10ppb以下の空気、または希ガスアルゴン、ヘリウムなどの雰囲気下において、好ましくは200°C以上400°C以下、例えば250°C以上350°C以下で行う。本実施の形態では、例えば、窒素雰囲気下で250°C、1時間の加熱処理を行う。或いは、ソース電極608及びドレイン電極609と、配線610乃至配線613とを形成する前に、酸化物半導体膜に対して行った先の加熱処理と同様に、高温短時間のRTA処理を行っても良い。酸化物半導体膜に対して行った先の加熱処理により、酸化物半導体膜605に酸素欠損が発生していたとしても、ソース電極608とドレイン電極609の間に設けられた酸化物半導体膜605の露出領域に接して、酸素を含む絶縁膜614が設けられた後に、加熱処理が施されることによって、酸化物半導体膜605に酸素が供与される。そのため、酸化物半導体膜605の絶縁膜614と接する領域に酸素が供与されることで、ドナーとなる酸素欠損を低減し、化学量論的組成比を満たすことが可能である。その結果、酸化物半導体膜605をi型化または実質的にi型化にすることができ、トランジスタの電気特性の向上および、電気特性のばらつきを軽減することができる。この加熱処理を行うタイミングは、絶縁膜614の形成後であれば特に限定されない。他の工程における加熱処理、例えば樹脂膜形成時の加熱処理や、透明導電膜を低抵抗化させるための加熱処理が、上記加熱処理を兼ねるようにすることで、工程数を増やすことなく、酸化物半導体膜605をi型化または実質的にi型化にすることができる。絶縁膜614上に導電膜を形成した後、該導電膜をパターニングすることで、酸化物半導体膜605と重なる位置にバックゲート電極を形成しても良い。バックゲート電極を形成する場合、バックゲート電極を覆うように絶縁膜を形成する。バックゲート電極は、ゲート電極601、電極602、或いはソース電極608及びドレイン電極609、配線610乃至配線613と同様の材料、構造を用いて形成することが可能である。バックゲート電極の膜厚は、10nm~400nm、好ましくは100nm~200nmとする。例えば、チタン膜、アルミニウム膜、チタン膜が積層された構造を有する導電膜を形成した後、フォトリソグラフィ法などによりレジストマスクを形成し、エッチングにより不要な部分を除去して、該導電膜を所望の形状に加工パターニングすることで、バックゲート電極を形成すると良い。以上の工程により、第2のトランジスタ620と、容量素子623が形成される。なお、容量素子623は、電極602とソース電極608とが、ゲート絶縁膜603を間に挟んで重なり合っている領域に形成される。なお、容量素子623は、必ずしも第2のトランジスタ620と同じ層上に形成する必要はなく、例えば、第1のトランジスタ501及び第3のトランジスタ502と同じ層上に形成しても良い。第2のトランジスタ620は、ゲート電極601と、ゲート電極601上のゲート絶縁膜603と、ゲート絶縁膜603上においてゲート電極601と重なっている酸化物半導体膜605と、酸化物半導体膜605上に形成された一対のソース電極608またはドレイン電極609とを有する。さらに、第2のトランジスタ620は、酸化物半導体膜605上に形成された絶縁膜614を、その構成要素に含めても良い。図11Bに示す第2のトランジスタ620は、ソース電極608とドレイン電極609の間において、酸化物半導体膜605の一部が露出したチャネルエッチ構造である。なお、第2のトランジスタ620はシングルゲート構造のトランジスタを用いて説明したが、必要に応じて、電気的に接続された複数のゲート電極601を有することで、チャネル形成領域を複数有する、マルチゲート構造のトランジスタも形成することができる。次いで、本実施の形態のように酸化物半導体膜中に含まれる水分または水素などの不純物を極力除去し、酸化物半導体膜を高純度化することが、トランジスタの特性にどのように影響を与えるかを以下に説明する。図13は、酸化物半導体を用いたトランジスタの断面図である。ゲート電極GE上にゲート絶縁膜GIを介して酸化物半導体膜OSが設けられ、その上にソース電極S及びドレイン電極Dが設けられ、ソース電極S及びドレイン電極D上に絶縁膜が設けられている。図14に、図13に示すA-A’断面におけるエネルギーバンド図模式図を示す。また、図14において黒丸●は電子を示し、白丸○は正孔を示し、それぞれは電荷-q、電荷qを有している。ドレイン電極Dに正の電圧VD>0を印加した上で、破線はゲート電極GEに電圧を印加しない場合VG=0、実線はゲート電極GEに正の電圧VG>0を印加する場合を示す。ゲート電極GEに電圧を印加しない場合は高いポテンシャル障壁のためにソース電極Sから酸化物半導体膜OS側へキャリア電子が注入されず、電流を流さないオフ状態を示す。一方、ゲート電極GEに正の電圧を印加するとポテンシャル障壁が低下し、酸化物半導体膜OSに電流を流すオン状態を示す。図15は、図13におけるB-B’の断面におけるエネルギーバンド図模式図である。図15Aはゲート電極GEに正の電圧VG>0が印加された状態であり、ソース電極とドレイン電極間にキャリア電子が流れるオン状態を示している。また、図15Bは、ゲート電極GEに負の電圧VG<0が印加された状態であり、オフ状態である場合を示す。図16は、真空準位と金属の仕事関数φM、酸化物半導体の電子親和力χの関係を示す。常温において金属中の電子は縮退しており、フェルミ準位は伝導帯内に位置する。一方、従来の酸化物半導体は一般にn型であり、その場合のフェルミ準位Efは、バンドギャップ中央に位置する真性フェルミ準位Eiから離れて、伝導帯Ec寄りに位置している。なお、酸化物半導体において水素の一部はドナーとなり、酸化物半導体がn型化する一つの要因であることが知られている。また、酸素欠損もn型化する一つの要因であることが知られている。これに対して、本発明の一態様は、n型不純物である水素を酸化物半導体から除去して酸化物半導体の主成分以外の不純物が極力含まれないように高純度化し、かつ、酸素欠損を除去することにより、酸化物半導体を真性i型、または限りなく真性に近づけたものである。すなわち、不純物を添加して酸化物半導体をi型化するのでなく、水分または水素等の不純物や酸素欠損を極力除去して高純度化することにより、i型真性半導体又はi型真性半導体に限りなく近い酸化物半導体を得ることを特徴としている。上記構成により、矢印で示すように、フェルミ準位Efは真性フェルミ準位Eiと同じレベルに限りなく近づけることができる。酸化物半導体のバンドギャップEgは3.15eVで、電子親和力χは4.3Vと言われている。ソース電極及びドレイン電極を構成する材料がチタンTiである場合の仕事関数は、酸化物半導体の電子親和力χとほぼ等しい。この場合、金属-酸化物半導体界面において、電子に対してショットキー型の障壁は形成されない。チタン以外にもこの条件を満たす材料は存在する。このとき電子は、図15Aで示すようにゲート絶縁膜と高純度化された酸化物半導体との界面における、酸化物半導体側のエネルギー的に安定な最低部を移動する。また、図15Bにおいて、ゲート電極GEに負の電圧が印加されると、少数キャリアであるホールは実質的にゼロであるため、電流は限りなくゼロに近い値となる。このように、酸化物半導体の主成分以外の水分または水素などの不純物が極力含まれないように、酸化物半導体膜を高純度化することにより、トランジスタの動作を良好なものとすることができる。本実施の形態は、上記実施の形態と組み合わせて実施することが可能である。実施の形態5本実施の形態では、酸化物半導体膜を用いた第3のトランジスタの構造が、実施の形態4とは異なる、プログラム素子の構成について説明する。図12Aに示すプログラム素子は、実施の形態4と同様に、第1のトランジスタ501と、第3のトランジスタ502とを有している。そして、図12Aでは、第1のトランジスタ501と、第3のトランジスタ502上に、酸化物半導体膜を用いたチャネル保護構造の、ボトムゲート型の第2のトランジスタ630が形成されている。第2のトランジスタ630は、絶縁膜507上に形成されたゲート電極631と、ゲート電極631上のゲート絶縁膜632と、ゲート絶縁膜632上においてゲート電極631と重なっている酸化物半導体膜633と、ゲート電極631と重なる位置において酸化物半導体膜633上に形成されたチャネル保護膜634と、酸化物半導体膜633上に形成されたソース電極635、ドレイン電極636と、を有する。さらに、第2のトランジスタ630は、酸化物半導体膜633上に形成された絶縁膜637を、その構成要素に含めても良い。チャネル保護膜634を設けることによって、酸化物半導体膜633のチャネル形成領域となる部分に対する、後の工程時におけるダメージエッチング時のプラズマやエッチング剤による膜減りなどを防ぐことができる。従ってトランジスタの信頼性を向上させることができる。チャネル保護膜634には、酸素を含む無機材料酸化珪素、窒化酸化珪素、酸化窒化珪素、酸化アルミニウム、または酸化窒化アルミニウムなどを用いることができる。チャネル保護膜634は、プラズマCVD法や熱CVD法などの気相成長法やスパッタリング法を用いて形成することができる。チャネル保護膜634は成膜後にエッチングにより形状を加工する。ここでは、スパッタ法により酸化珪素膜を形成し、フォトリソグラフィによるマスクを用いてエッチング加工することでチャネル保護膜634を形成する。酸素を含む無機材料をチャネル保護膜634に用いることで、水分または水素を低減させるための加熱処理により酸化物半導体膜633中に酸素欠損が発生していたとしても、酸化物半導体膜633の少なくともチャネル保護膜634と接する領域に酸素を供給し、ドナーとなる酸素欠損を低減して化学量論的組成比を満たす構成とすることが可能である。よって、チャネル形成領域を、i型化または実質的にi型化させることができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、電気特性の向上を実現することができる。なお、第2のトランジスタ630は、絶縁膜637上に、バックゲート電極をさらに有していても良い。バックゲート電極は、酸化物半導体膜633のチャネル形成領域と重なるように形成する。バックゲート電極は、電気的に絶縁しているフローティングの状態であっても良いし、電位が与えられる状態であっても良い。後者の場合、バックゲート電極には、ゲート電極631と同じ高さの電位が与えられていても良いし、グラウンドなどの固定電位が与えられていても良い。バックゲート電極に与える電位の高さを制御することで、第2のトランジスタ630の閾値電圧を制御することができる。図12Bに示すプログラム素子は、実施の形態4と同様に、結晶性シリコンを用いた第1のトランジスタ501と、第3のトランジスタ502を有している。そして、図12Bでは、第1のトランジスタ501と、第3のトランジスタ502上に、酸化物半導体膜を用いたボトムコンタクト型の第2のトランジスタ640が形成されている。第2のトランジスタ640は、絶縁膜507上に形成されたゲート電極641と、ゲート電極641上のゲート絶縁膜642と、ゲート絶縁膜642上のソース電極643、ドレイン電極644と、ゲート電極641と重なっている酸化物半導体膜645とを有する。さらに、第2のトランジスタ640は、酸化物半導体膜645上に形成された絶縁膜646を、その構成要素に含めても良い。また、図12Bのタイプのボトムコンタクト型の第2のトランジスタ640の場合、ソース電極643、ドレイン電極644の膜厚は、後に形成される酸化物半導体膜645が段切れを起こすのを防ぐために、実施の形態4で示したボトムゲート型に比べて薄くするのが望ましい。具体的には、10nm~200nm、好ましくは50nm~75nmとする。なお、第2のトランジスタ640は、絶縁膜646上に、バックゲート電極をさらに有していても良い。バックゲート電極は、酸化物半導体膜645のチャネル形成領域と重なるように形成する。バックゲート電極は、電気的に絶縁しているフローティングの状態であっても良いし、電位が与えられる状態であっても良い。後者の場合、バックゲート電極には、ゲート電極641と同じ高さの電位が与えられていても良いし、グラウンドなどの固定電位が与えられていても良い。バックゲート電極に与える電位の高さを制御することで、第2のトランジスタ640の閾値電圧を制御することができる。図12Cに示すプログラム素子は、実施の形態4と同様に、結晶性シリコンを用いた第1のトランジスタ501と、第3のトランジスタ502を有している。そして、図12Cでは、第1のトランジスタ501と、第3のトランジスタ502上に、酸化物半導体膜を用いたトップゲート型の第2のトランジスタ650が形成されている。第2のトランジスタ650は、絶縁膜507上に形成されたソース電極651、ドレイン電極652と、ソース電極651、ドレイン電極652上に形成された酸化物半導体膜653と、酸化物半導体膜653上のゲート絶縁膜654と、ゲート絶縁膜654上において酸化物半導体膜653と重なっているゲート電極655とを有する。さらに、第2のトランジスタ650は、ゲート電極655上に形成された絶縁膜656を、その構成要素に含めても良い。また、図12Cのタイプのトップゲート型の第2のトランジスタ650の場合、ソース電極651、ドレイン電極652の膜厚は、後に形成される酸化物半導体膜653が段切れを起こすのを防ぐために、実施の形態4で示したボトムゲート型に比べて薄くするのが望ましい。具体的には、10nm~200nm、好ましくは50nm~75nmとする。本実施の形態は、上記実施の形態と組み合わせて実施することが可能である。本発明の一態様に係る半導体装置を用いることで、信頼性が高い電子機器、消費電力の低い電子機器を提供することが可能である。特に電力の供給を常時受けることが困難な携帯用の電子機器の場合、本発明の一態様に係る消費電力の低い半導体装置をその構成要素に追加することにより、連続使用時間が長くなるといったメリットが得られる。また、オフ電流が低いトランジスタを用いることで、オフ電流の高さをカバーするための冗長な回路設計が不要となるため、半導体装置に用いられている集積回路の集積度を高めることができ、半導体装置を高機能化させることが出来る。本発明の一態様に係る半導体装置は、表示装置、パーソナルコンピュータ、記録媒体を備えた画像再生装置代表的にはDVD:DigitalVersatileDisc等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイヘッドマウントディスプレイ、ナビゲーションシステム、音響再生装置カーオーディオ、デジタルオーディオプレイヤー等、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機ATM、自動販売機などが挙げられる。これら電子機器の具体例を図17に示す。図17Aは表示装置であり、筐体7011、表示部7012、支持台7013等を有する。本発明の一態様に係る半導体装置は、表示装置の駆動を制御するための集積回路に用いることができる。表示装置の駆動を制御するための集積回路に本発明の一態様に係る半導体装置を用いることで、信頼性が高い表示装置、消費電力の低い表示装置を提供することができる。なお、表示装置には、パーソナルコンピュータ用、TV放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。図17Bは携帯型ゲーム機であり、筐体7031、筐体7032、表示部7033、表示部7034、マイクロホン7035、スピーカー7036、操作キー7037、スタイラス7038等を有する。本発明の一態様に係る半導体装置は、携帯型ゲーム機の駆動を制御するための集積回路に用いることができる。携帯型ゲーム機の駆動を制御するための集積回路に本発明の一態様に係る半導体装置を用いることで、信頼性が高い携帯型ゲーム機、消費電力の低い携帯型ゲーム機を提供することができる。なお、図17Bに示した携帯型ゲーム機は、2つの表示部7033と表示部7034とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。図17Cは携帯電話であり、筐体7041、表示部7042、音声入力部7043、音声出力部7044、操作キー7045、受光部7046等を有する。受光部7046において受信した光を電気信号に変換することで、外部の画像を取り込むことができる。本発明の一態様に係る半導体装置は、携帯電話の駆動を制御するための集積回路に用いることができる。携帯電話の駆動を制御するための集積回路に本発明の一態様に係る半導体装置を用いることで、信頼性が高い携帯電話、消費電力の低い携帯電話を提供することができる。図17Dは携帯情報端末であり、筐体7051、表示部7052、操作キー7053等を有する。図17Dに示す携帯情報端末は、モデムが筐体7051に内蔵されていても良い。本発明の一態様に係る半導体装置は、携帯情報端末の駆動を制御するための集積回路に用いることができる。携帯情報端末の駆動を制御するための集積回路に本発明の一態様に係る半導体装置を用いることで、信頼性が高い携帯情報端末、消費電力の低い携帯情報端末を提供することができる。本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。"