"第1および第2の端子に接続される第1および第2の入力ノードと、該第1および第2の入力ノード間の電位差に応じた信号を内部回路に出力する出力ノードとを有する入力回路と、前記入力回路の出力ノードの電位を制御する第1の手段と、前記入力回路の第2の入力ノードと前記第2の端子との間に介在し、該第2のノードと該第2の端子との間の接続を通常状態では維持する第1のスイッチとを有し、前記第1の端子に第1の過電圧が印加されて該第1の端子の電位が上昇すると、前記第1のスイッチが前記第2の端子と前記第2の入力ノードとの間の接続を解除し、前記第1の手段が前記出力ノードの電位を上昇させて前記第1の入力ノードと前記出力ノードとの間の電位差の上昇を制限する第1の保護動作を行うことを特徴とする半導体集積回路。前記第1および第2の端子の間に、該第1の端子に第2の過電圧印加されたときに該第2の過電圧による過電流を前記第2の端子に逃がす第2の保護動作の制御を行うとともに、前記第1の端子への前記第1の過電圧の印加を検出する過電圧検出手段を備え、該過電圧検出手段が前記第1の過電圧の印加を検出したときに、前記第2の保護動作が抑制される過電圧保護手段を設け、前記過電圧検出手段が前記第1の過電圧の印加を検出したときに、前記第1のスイッチおよび第1の手段に検出信号を供給することにより、該第1のスイッチおよび第1の手段による前記第1の保護動作が行われることを特徴とする請求項1記載の半導体集積回路。前記過電圧検出手段は、前記第1の端子に前記第1の過電圧が印加されたときに上昇する前記検出信号を生成するものであり、前記第1の手段は、該検出信号を前記出力ノードに供給することにより、該出力ノードの電位を上昇させることを特徴とする請求項2記載の半導体集積回路。前記入力回路は、前記入力部にゲートと前記出力部にドレインが接続されたMOSトランジスタによって構成されていることを特徴とする請求項1ないし3のいずれかに記載の半導体集積回路。本発明は、上記事情に鑑み、通常動作に悪影響を与えるのを避けつつ過電圧印加に対する保護が図られた半導体集積回路を提供することを目的とする。上記目的を達成する本発明の半導体集積回路は、第1および第2の端子に接続される第1および第2の入力ノードと、該第1および第2の入力ノード間の電位差に応じた信号を内部回路に出力する出力ノードとを有する入力回路と、入力回路の出力ノードの電位を制御する第1の手段と、入力回路の第2の入力ノードと上記第2の端子との間に介在し、それら第2の入力ノードと第2の端子との間の接続を通常状態では維持する第1のスイッチとを有し、上記第1の端子に第1の過電圧が印加されて第1の端子の電位が上昇すると、第1のスイッチが第2の端子と第2の入力ノードとの間の接続を解除し、第1の手段が出力ノードの電位を上昇させて第1の入力ノードと出力ノードとの間の電位差の上昇を制限する第1の保護動作を行うことを特徴とする。本発明の半導体集積回路は、過電圧が印加されると第1のスイッチにより入力回路と第2の端子との間の接続が解除されるため、第1の端子に過電圧が印加されても、この過電圧による電流が入力回路を経由して第2の端子に流れるのが防止される。また、第1の端子に過電圧が印加されると第1の手段が入力回路の出力部の電位を上昇させるため、入力部から入力回路を通過して出力部に流れる電流も抑えられる。本発明の半導体集積回路によれば、このようにして過電圧による破壊が防止される。ここで、本発明の半導体集積回路は、第1および第2の端子の間に、第1の端子に第2の過電圧が印加されたときに第2の過電圧による過電流を第2の端子に逃がす第2の保護動作の制御を行なうとともに、第1の端子への上記第1の過電圧の印加を検出する過電圧検出手段を備え、過電圧検出手段が第1の過電圧の印加を検出したときに、第2の保護動作が抑制される過電圧保護手段を設け、過電圧検出手段が第1の過電圧の印加を検出したときに、第1のスイッチおよび第1の手段に検出信号を供給することにより、第1のスイッチおよび第1の手段による上記第1の保護動作が行なわれる半導体装置であることが好ましい。この場合に、上記の過電圧検出手段は、第1の端子に第1の過電圧が印加されたときに上昇する検出信号を生成するものであり、第1の手段は、その検出信号を出力ノードに供給することにより、その出力ノードの電位を上昇させるものであってもよい。また、本発明の半導体集積回路では、入力回路は、入力部にゲートと出力部にドレインが接続されたMOSトランジスタによって構成されていてもよい。上記の本発明によれば、通常動作時の信号特性に悪影響を与えるのを回避しつつ、過電圧印加に対する保護が図られた半導体集積回路を構成することができる。以下、本発明の実施形態を説明する。図1は、本発明の半導体集積回路の第1実施形態の回路ブロック図である。この図1に示す半導体集積回路10には、入力部13aが第1の端子11と接続している入力回路13と、その入力回路13の出力部13bと接続する第1の手段16と、入力回路13と第2の端子12との間に接続する第1のスイッチ15とが備えられている。さらに本実施形態では、第1の手段16は入力回路13の出力部13bと第2の端子12との間に接続している。第1のスイッチ15は、通常状態では入力回路13と第2の端子12との間の接続を維持し、過電圧の入力を検知すると接続を解除する。また第1の手段16は、第1の端子11に過電圧が印加されると出力部13bの電位を上昇させ、入力部13aとの電位差を小さくして入力回路13の破壊を防止する。さらに、この図1に示す半導体集積回路には、第1の端子11と第2の端子12との間に過電圧保護手段14が設けられている。この過電圧保護手段14は、入力回路13をESDから保護する手段である。この過電圧保護手段14は、第1の端子11と第2の端子12との間に接続した保護素子141と検出手段142から構成されている。検出手段142は、第1の端子11へのEOSの印加を検出する。検出手段142から保護素子141と第1のスイッチ15ならびに第1の手段16に接続されており、検出手段142がEOSの印加を検出したときに生成される制御信号が、保護素子141と第1のスイッチ15ならびに第1の手段16に供給される。保護素子141は、検出手段142からの制御信号の供給を受けたときには、その動作が制御される。これにより、第1の保護素子141のターンオン電圧が低下した場合にも、持続時間の長いEOSが印加されたときに保護素子141が破壊されることが防止できる。また検出手段142は、第1の端子11に印加された過電圧を検知して、1保護素子141を制御する信号を生成して保護素子141の動作を抑制し、2第1のスイッチ15を制御する信号を生成して入力回路13と第2の端子12との接続を解除し、3第1の手段16を制御して入力回路13の出力部13bに電圧を加えて入力部13aとの電位差を小さくすることにより、入力回路13の破壊を回避する。ここで、第1の手段16は、入力回路13の出力部13bに電圧を加えて入力部13aとの電位差を小さくすればよく、出力部13bへの電圧の加え方としては例えば印加された過電圧を利用してもよく、過電圧を利用せずに別の電圧を利用してもよい。この第1実施形態の半導体集積回路では、第1の端子11に過電圧が印加されると、第1のスイッチ15により入力回路13と第2の端子12との間の接続が解除され、さらに入力回路13の入力部13aと出力部13bとの間の電位差が小さくなるように出力部13bに電圧が加えられるため、入力回路13の破壊が防止される。さらに、この第1実施形態の半導体集積回路10では、第1の端子11と入力回路13との間に保護抵抗図7に示す抵抗体55参照は不要であり、通常動作において抵抗による動作速度の低下が発生することがない。図2は、本発明の半導体集積回路の第2実施形態の回路図である。この半導体集積回路20には、電源端子21、入力端子22、およびグランド端子23が設けられている。また、ここには、被保護回路としての入力インバータ24が示されている。この入力インバータ24は、PチャンネルMOSトランジスタ241とNチャンネルMOSトランジスタ242とからなり、PチャンネルMOSトランジスタ241のソースは電源端子21に接続され、PチャンネルMOSトランジスタ241のドレインとNチャンネルMOSトランジスタ242のドレインとが接続されている。このNチャンネルMOSトランジスタ242のソースは、もう1つのNチャンネルMOSトランジスタ29のドレインに接続され、そのNチャンネルMOSトランジスタ29のソースがグランド端子23に接続されている。また、PチャンネルMOSトランジスタ241とNチャンネルMOSトランジスタ242のゲートは互いに接続されるとともに入力端子22に接続されている。PチャンネルMOSトランジスタ241とNチャンネルMOSトランジスタ242のドレインどうしの接続点が、このインバータ24の出力部24bとなる。また、ここには、入力端子22とグランド端子23との間に保護回路25が配置されている。この保護回路25は、互いに直列に接続された2つのNチャンネルMOSトランジスタ251,252からなり、NチャンネルMOSトランジスタ251のドレインは入力端子22に接続され、NチャンネルMOSトランジスタ251のソースとNチャンネルMOSトランジスタ252のドレインが互いに接続され、NチャンネルMOSトランジスタ252のソースがグランド端子23に接続されている。また、このNチャンネルMOSトランジスタ252のゲートもグランド端子23に接続されている。NチャンネルMOSトランジスタ251のゲートの接続先については後述する。この図2に示す半導体集積回路には、さらに、検出回路26が設けられている。この検出回路26は、NチャンネルMOSトランジスタ261と抵抗体262とから構成されている。NチャンネルMOSトランジスタ261のドレインは入力端子22に接続され、ソースとゲートが抵抗体262の一端に接続され、抵抗体262の他端がグランド端子23に接続されている。また、保護回路25を構成するNチャンネルMOSトランジスタ251のゲートは、検出回路26を構成するNチャンネルMOSトランジスタ261と抵抗体262との接続ノード26aに接続されている。この半導体集積回路20には、さらに、もう1つのインバータ27とNチャンネルMOSトランジスタ28が設けられている。このインバータ27は、PチャンネルMOSトランジスタ271とNチャンネルMOSトランジスタ272とからなり、PチャンネルMOSトランジスタ271のソースは電源端子21に接続され、PチャンネルMOSトランジスタ271とNチャンネルMOSトランジスタ272のドレインどうしが接続され、NチャンネルMOSトランジスタ272のソースがグランド端子23に接続されている。さらに、PチャンネルMOSトランジスタ271のゲートとNチャンネルMOSトランジスタ272のゲートは互いに接続されてこのインバータ27の入力部27aを形成し、この入力部27aは、検出回路26を構成するNチャンネルMOSトランジスタ261と抵抗体262との接続ノード26aに接続されている。また、このインバータ27の出力部27b、すなわち、PチャンネルMOSトランジスタ271とNチャンネルMOSトランジスタ272のドレインどうしの接続ノードは、NチャンネルMOSトランジスタ29のゲートに接続されている。さらに、NチャンネルMOSトランジスタ28のドレインとソースは、検出回路26のNチャンネルMOSトランジスタ261と抵抗体262との接続ノード26aと、入力インバータ24の出力部24bとに接続され、NチャンネルMOSトランジスタ28のゲートも、検出回路26のNチャンネルMOSトランジスタ261と抵抗体262との接続ノード26aに接続されている。ここで、この図2に示す本発明の第2実施形態の半導体集積回路20を、図1に示す第1実施形態の半導体集積回路10と対比すると、以下の通り対応づけられる。図2に示す入力端子22およびグランド端子23が、図1に示す、それぞれ第1の端子11および第2の端子12に対応する。また、入力インバータ24が入力回路13に対応する。さらに、保護回路25が保護素子141に対応し、検出回路26が検出手段142に対応する。したがってこれら保護回路25と検出回路26とを合わせたものが、過電圧保護手段14に対応する。さらに、NチャンネルMOSトランジスタ29が第1のスイッチ15に対応し、インバータ27とNチャンネルMOSトランジスタ28とを合わせたものが第1の手段16に対応する。以下、図2に示す半導体集積回路20の動作について説明する。図3は、図2に示す半導体集積回路の入力端子に14VのEOSが印加されたときの各部の電位を示した図、図4は、図2に示す半導体集積回路の入力端子に14VのEOSが印加されたときの入力インバータの各部の電位を示した図である。ここでは、前提条件として、電源端子21には3.3Vの電源が接続され、この半導体集積回路20は3.3Vの電源で動作するものとする。また、図7を参照して説明した従来例の場合と同様、入力インバータ24の入力部24aの耐圧は、時間が短かいESD印加時には18V、EOS印加時には14Vであるとする。また、入力端子21にEOSとして印加される電圧は14Vとする。また、この半導体集積回路20では、保護回路25は、NチャンネルMOSトランジスタ251のゲートの調整によりターンオン電圧を15Vとし、検出回路26を構成するNチャンネルMOSトランジスタ261はGGNMOS構成が採用されていてターンオン電圧は13Vであるとする。ここで、図3,図4を一旦離れ、GGNMOS構成について説明する。図5は、GGNMOSを記号で示した図、図6はGGNMOSの特性を示した図である。GGNMOSは、ゲートをグランドに接続したNチャンネルMOSトランジスタであり、そのNチャンネルMOSトランジスタのドレイン-Pサブストレート-ソースに形成される寄生バイポーラ動作により静電印加電流を流す構成となっている。図6に示すように、このGGNMOSは、そのドレイン-ソース間電圧が、あるターンオン電圧に至ると、寄生バイポーラがターンオンし、一旦ターンオンすると、そのターンオン電圧より低いホールド電圧でも電流を流し続けるスナップバックと呼ばれる特性を有する。図2,図3に示す半導体集積回路20の、GGNMOS構成のNチャンネルMOSトランジスタ261は、14Vでターンオンし、一旦ターンオンすると8Vのホールド電圧まで低下するものとする。図2,図3に戻って説明を続ける。ここで、入力端子22にESDが印加されると、保護回路28が15Vでターンオンするため、被保護素子である入力インバータ24の入力部24aには18Vを超える電圧はかからず、入力インバータ24は破壊されない。入力端子22に14VのEOSが印加されたときは、保護回路25は14Vではオフの状態にとどまる。一方、検出回路26にはNチャンネルMOSトランジスタ261としてGGNMOS構成が採用されていて13Vでターンオンし、スナップバックによりホールド電圧が8Vにまで低下する。このターンオンにより、そのNチャンネルMOSトランジスタ261と抵抗体262に電流が流れることで、そのNチャンネルMOSトランジスタ261と抵抗体262との接続ノード26aが6Vまで上昇する。この6Vがインバータ27の入力部27aに印加され、このインバータ27は3.3Vの電源で駆動されているため入力部27aがHレベルとなり、出力部27bはLレベルとなる。このLレベルの電圧がNチャンネルMOSトランジスタ29のゲートに印加されてNチャンネルMOSトランジスタ29はオフ、NチャンネルMOSトランジスタ28はダイオード接続となりオンとなる。ここで、図4を参照し、検出回路26のNチャンネルMOSトランジスタ261と抵抗体262との接続ノード26aからグランドまでのパス、すなわち、接続ノード26a→NチャンネルMOSトランジスタ28→入力インバータ24→NチャンネルMOSトランジスタ29→グランドのパスについて説明する。NチャンネルMOSトランジスタ28はダイオード接続でありオンする。入力インバータ24の入力部24aにVeos=14Vが印加されており、この入力インバータ24を構成するNチャンネルMOSトランジスタ242はオンする。NチャンネルMOSトランジスタ29のゲートにはLレベルの電圧が入力されており、NチャンネルMOSトランジスタ29はオフしている。従ってNチャンネルMOSトランジスタ29を通過しては電流が流れることは出来ず、NチャンネルMOSトランジスタ28および入力インバータ24を構成するNチャンネルMOSトランジスタ242はドレイン-ソース間電圧VDSを小さくすることで電流を流さないように作用する。ここではVDS=1Vという電位差になったとする。このとき、入力インバータ24の入力部24aにかかる電圧は、PチャンネルMOSトランジスタ241側では10.7V、NチャンネルMOSトランジスタ242側では10Vになり、いずれも14Vより低い電圧しかかからないことになる。したがって入力端子22と入力インバータ24の入力部24aとの間に保護抵抗図7に示す抵抗体55参照は不要である。また、この半導体集積回路20によれば、どの箇所にも破壊に至るような高い電位差が生じる部分はなく、破壊の懸念はない。さらにツェナーダイオードを、図2に示す保護回路25や、検出回路26を構成するNチャンネルMOSトランジスタ261に代えて採用してもよい。上記の半導体集積回路20によれば、入力端子21と非保護回路である入力インバータ24との間の保護抵抗をなくしたことにより通常動作に悪影響を与えることが回避され、かつ、ESD/EOSが印加されたときに破壊されることが防止される。また入力回路の出力については、EOS印加時に入力端子との電位差を小さくするために電圧が印加されるが、その電位は入力端子よりも低い。そのため入力回路の出力が接続する次段の回路の出力ノードも同じく電位を高くする回路を配置する必要はない。その一方で次段の回路に今回の発明の回路を追加したとしても、EOS,ESDには同様に機能し、特性に悪影響をおよぼすことはない。"