複数の要素ブロックを含むメモリアレイと、前記メモリアレイの終端部に配置された要素ブロックに隣接して設けられるが実際には使用されないダミーブロックと、を有し、前記ダミーブロックのレイアウトパターンは、前記要素ブロックのレイアウトパターンの一部分のみであることを特徴とする半導体記憶装置。前記要素ブロックは、選択トランジスタとキャパシタを含むメモリセルであり、前記キャパシタのコンタクト配線は、前記メモリアレイの終端部から所定の距離だけ離れた位置まで敷設されており、前記ダミーブロックは、前記メモリアレイの終端部から最大で前記所定の距離だけ離れた位置まで前記選択トランジスタのゲートを延伸したダミーゲートを含むことを特徴とする請求項1に記載の半導体記憶装置。前記要素ブロックは、格子状に配列された6つのトランジスタを含むセンスアンプまたはメモリセルであり、前記ダミーブロックは、1行分または1列分のトランジスタによって構成されることを特徴とする請求項1に記載の半導体記憶装置。前記ダミーブロックは、前記要素ブロックとの境界線を対称軸として前記要素ブロックと線対称の関係となるようにそのレイアウトパターンが設計されていることを特徴とする請求項3に記載の半導体記憶装置。前記メモリアレイは、複数に分割して配置されていることを特徴とする請求項1~請求項4のいずれか一項に記載の半導体記憶装置。前記要素ブロックは、格子状に配列された6つのトランジスタを含むセンスアンプまたはメモリセルであり、前記ダミーブロックは、1行分または1列分のゲートによって構成されることを特徴とする請求項1に記載の半導体記憶装置。しかしながら、上記従来の半導体記憶装置では、要素ブロックAと同一サイズのダミーブロックD1及びD2が設けられていたので、メモリアレイの面積が不必要に増大するという課題があった。特に、図13で示したように、メモリアレイが複数に分割して配置された場合には、メモリアレイの終端部が増加することに伴って、ダミーブロックD1及びD2の形成領域も増大するので、上記の課題がより顕著となっていた。本発明は、本願の発明者により見出された上記の問題点に鑑み、メモリアレイの面積を不必要に増大させることなく、マスクパターンの孤密差に起因する特性ばらつきを低減することが可能な半導体記憶装置を提供することを目的とする。上記目的を達成するために、本発明に係る半導体記憶装置は、複数の要素ブロックを含むメモリアレイと、前記メモリアレイの終端部に配置された要素ブロックに隣接して設けられるが実際には使用されないダミーブロックと、を有し、前記ダミーブロックのレイアウトパターンは、前記要素ブロックのレイアウトパターンの一部分のみである構成第1の構成とされている。なお、上記第1の構成から成る半導体記憶装置において、前記要素ブロックは、選択トランジスタとキャパシタを含むメモリセルであり、前記キャパシタのコンタクト配線は、前記メモリアレイの終端部から所定の距離だけ離れた位置まで敷設されており、前記ダミーブロックは、前記メモリアレイの終端部から最大で前記所定の距離だけ離れた位置まで前記選択トランジスタのゲートを延伸したダミーゲートを含む構成第2の構成にするとよい。また、上記第1の構成から成る半導体記憶装置において、前記要素ブロックは、格子状に配列された6つのトランジスタを含むセンスアンプまたはメモリセルであり、前記ダミーブロックは、1行分または1列分のトランジスタによって構成される構成第3の構成にするとよい。また、上記第3の構成から成る半導体記憶装置において、前記ダミーブロックは、前記要素ブロックとの境界線を対称軸として前記要素ブロックと線対称の関係となるようにそのレイアウトパターンが設計されている構成第4の構成にするとよい。また、上記第1~第4いずれかの構成から成る半導体記憶装置において、前記メモリアレイは、複数に分割して配置されている構成第5の構成にするとよい。また、上記第1の構成から成る半導体記憶装置において、前記要素ブロックは、格子状に配列された6つのトランジスタを含むセンスアンプまたはメモリセルであり、前記ダミーブロックは、1行分または1列分のゲートによって構成される構成第6の構成にするとよい。本発明によれば、メモリアレイの面積を不必要に増大させることなく、マスクパターンの孤密差に起因する特性ばらつきを低減することが可能な半導体記憶装置を提供することが可能となる。<ブロック図>図1は、半導体記憶装置の一実施形態を示すブロック図である。本実施形態の半導体記憶装置は、メモリアレイ10と、周辺回路20と、メモリコントローラ30と、テスト回路40と、マルチプレクサ50と、を含む。メモリアレイ10は、アレイ状に配列された複数のメモリセルCELLやセンスアンプSAを含む。なお、メモリセルの形式としては、DRAM[DynamicRAM]図2及び図9を参照、及び、6T-SRAM図10を参照などを採用することができる。周辺回路20は、メモリコントローラ30やテスト回路40からマルチプレクサ50を介して入力されるアドレス信号ADDR、クロック信号CLK、データ信号DATA、及び、リード/ライト選択信号R/Wに基づいて、メモリアレイ10のアクセス制御や出力信号Qの出力制御を行う。なお、周辺回路20には、メモリアレイ10のリード/ライト動作に必要な各種駆動信号を生成するドライバやタイミング制御部が含まれている。メモリコントローラ30は、半導体記憶装置1の外部に設けられたホスト装置CPU[CentralProcessingUnit]などの指示に基づいて、アドレス信号ADDR、クロック信号CLK、データ信号DATA、及び、リード/ライト選択信号R/Wを生成し、これらをマルチプレクサ50経由で周辺回路20に出力する一方、周辺回路20からマルチプレクサ50経由で入力される出力信号Qをホスト装置に伝達する。テスト回路40は、半導体記憶装置1の外部に設けられたテスト装置からの指示に基づいて、テスト用のアドレス信号ADDR、クロック信号CLK、データ信号DATA、及び、リード/ライト選択信号R/Wを生成し、これらをマルチプレクサ50経由で周辺回路20に出力する一方、周辺回路20からマルチプレクサ50経由で入力される出力信号Qをテスト装置に伝達する。マルチプレクサ50は、半導体記憶装置1の外部から入力されるテストイネーブル信号に基づいて、メモリコントローラ30とテスト回路40のうち、いずれを周辺回路20に接続するかを決定する。<DRAM>図2は、DRAMの第1構成例を示す回路図である。第1構成例のDRAMは、メモリセルCELLとして、DRAM型のメモリセルBLCELL<k>ただしk=0、1、...と、6T-SRAM型のローカルセンスアンプBLSAと、を含む。メモリセルBLCELL<k>は、選択トランジスタPG<k>図2の例では、Pチャネル型MOS[MetalOxideSemiconductor]電界効果トランジスタと、キャパシタC<k>図2の例では、Pチャネル型MOS電界効果トランジスタのゲート容量と、を有する。キャパシタC<k>の第1端センスノードsnは、選択トランジスタPG<k>を介して第1ローカルビットラインblまたは第2ローカルビットラインblbに接続されている。キャパシタC<k>の第2端トランジスタのゲートは、基準電圧VBBSの印加端に接続されている。選択トランジスタPG<k>のゲートは、ワード線WL<k>に接続されている。ローカルセンスアンプBLSAは、Pチャネル型MOS電界効果トランジスタP1及びP2と、Nチャネル型MOS電界効果トランジスタN1~N6と、を含む。トランジスタP1及びP2のソースは、いずれも信号線phi_rstPMOS駆動信号線に接続されている。トランジスタN1及びN2のソースは、いずれも信号線phi_sbNMOS駆動信号線に接続されている。トランジスタP1のドレインとトランジスタN1のドレインは、接続ノードaで互いに接続されている。接続ノードaは、第1ローカルビット線blに接続されている。接続ノードaは、トランジスタN3を介して第1グローバルビット線gblに接続されている。接続ノードaは、トランジスタN5を介して信号線phi_sbに接続されている。接続ノードaは、トランジスタP2及びN2の両ゲートに各々接続されている。トランジスタN3のゲートは、信号線csセル選択信号線に接続されている。トランジスタN5のゲートは、信号線eq第1ローカルビット線bl及び第2ローカルビット線blbのプリチャージ/イコライズ用信号線に接続されている。トランジスタP2のドレインとトランジスタN2のドレインは、接続ノードbで互いに接続されている。接続ノードbは、第2ローカルビット線blbに接続されている。接続ノードbは、トランジスタN4を介して第2グローバルビット線gblbに接続されている。接続ノードbは、トランジスタN6を介して信号線phi_sbに接続されている。接続ノードbは、トランジスタP1及びN1の両ゲートに各々接続されている。トランジスタN4のゲートは、信号線csに接続されている。トランジスタN6のゲートは、信号線eqに接続されている。上記構成から成るローカルセンスアンプBLSAは、メモリセルBLCELLの微弱な出力信号第1ローカルビット線blと第2ローカルビット線blbに各々現れる電圧信号を増幅して第1グローバルビット線gbl及び第2グローバルビット線gblbに出力する。また、ローカルセンスアンプBLSAは、メモリセルBLCELL<k>へのデータ書き込みやリフレッシュを行う。なお、図2では、第1ローカルビット線blと第2ローカルビット線blbのそれぞれにメモリセルBLCELLが1つずつ接続されているが、実際には、第1ローカルビット線blと第2ローカルビット線blbのそれぞれに多数のメモリセルBLCELLが接続される。また、図2では、第1グローバルビット線gblと第2グローバルビット線gblbとの間にメモリセルCELLが1つだけ接続されているが、実際には、第1グローバルビット線gblと第2グローバルビット線gblbとの間に多数のメモリセルCELLが接続される。<データ1のライト動作>図3は、データ1のライト動作を説明するためのタイムチャートであり、上から順に、第1ローカルビット線bl/第2ローカルビット線blb、信号線eq、信号線phi_rst、信号線phi_sb、信号線cs、第1グローバルビット線gbl/第2グローバルビット線gblb、及び、センスノードsnの各電圧波形が描写されている。図3中の電圧に関する記号について説明する。VDDは電源電圧例えば1.2Vである。VSSは接地電圧0Vである。VCCBは信号線eqに印加されるハイレベル電圧例えば1.6Vである。VCCHIはローカルビット線用のプリチャージ電圧レベル例えば0.73Vである。VCCHOはグローバルビット線用のプリチャージ電圧レベル例えば0.71Vである。ΔVは|bl-blb|である。図3中の時間に関する記号について説明する。tCYC_BLは、リード/ライト動作の駆動周期である。teq_phi1は、信号線eqの電圧がローレベルに立ち下げられてから信号線phi_rst/phi_sbの電圧がハイレベル/ローレベルに遷移されるまでの時間である。trdは、信号線phi_rst/phi_sbの電圧がハイレベル/ローレベルに遷移されてから第1ローカルビット線bl/第2ローカルビット線blbの電圧が安定するまでの時間である。tphi_csは、信号線phi_rst/phi_sbの電圧がハイレベル/ローレベルに遷移されてから信号線csの電圧がハイレベルに立ち上げられるまでの時間である。twdは、信号線csの電圧がハイレベルに立ち上げられてからセンスノードsnの電圧が安定するまでの時間である。tcs_eqは、信号線csの電圧がローレベルに立ち下げられてから信号線eqの電圧がハイレベルに立ち上げられるまでの時間である。teq_phi2は、信号線eqの電圧がハイレベルに立ち上げられてから信号線phi_rst/phi_sbの電圧がローレベル/ハイレベルに遷移されるまでの時間である。tPREは、信号線eqの電圧がハイレベルに立ち上げられてから第1ローカルビット線bl/第2ローカルビット線blbの電圧がプリチャージされるまでの時間である。以下では、図3を参照しながらデータ0が既に書き込まれているメモリセルBLCELL<0>にデータ1を上書きする場合の動作について説明する。信号線eqの電圧がハイレベルとされている間、トランジスタN5及びN6がいずれもオンとなっているので、第1ローカルビット線blと第2ローカルビット線blbがいずれも信号線phi_sbと導通されており、各々に所定のプリチャージ電圧VCCHIが印加されている。その後、ワード線WL<0>がローレベルとされると、選択トランジスタPG<0>がオンとなるので、キャパシタC<0>のセンスノードsnが第1ローカルビット線blと導通される。また、信号線eqがハイレベルからローレベルに立ち下げられると、トランジスタN5及びN6がいずれもオフとなるので、第1ローカルビット線blと第2ローカルビット線blbが信号線phi_sbから分離されてフローティング状態となる。このとき、キャパシタC<0>のセンスノードsnには、データ0に相当する低電圧VL例えば200mVが与えられている。従って、キャパシタC<0>と第1ローカルビット線blとの容量分配により、第1ローカルビット線blには電圧低下ΔVが生じ、キャパシタC<0>のセンスノードsnには電圧上昇が生じる。一方、第2ローカルビット線blbの電圧はプリチャージ電圧VCCHIに維持されたままとなる。その後、信号線phi_rstがローレベルからハイレベルに立ち上げられ、信号線phi_sbがハイレベルからローレベルに立ち下げられると、ローカルセンスアンプBLSAが動作状態となる。その結果、第1ローカルビット線blの電圧が接地電圧VSSまで引き下げられ、第2ローカルビット線blbの電圧が電源電圧VDDまで引き上げられる。すなわち、ローカルセンスアンプBLSAにより、第1ローカルビット線blと第2ローカルビット線blbとの電圧差blb-blがΔVからVDD-VSSまで増幅される。このとき、キャパシタC<0>のセンスノードsnは、データ0に相当する低電圧VLに戻される。なお、ローカルセンスアンプBLSAが動作状態とされる前に、第1グローバルビット線gbl及び第2グローバルビット線gblbは、データ1の書き込み動作に備えてそれぞれハイレベル/ローレベルとされる。その後、信号線csがローレベルからハイレベルに立ち上げられると、トランジスタN3及びN4がいずれもオンとなるので、第1ローカルビット線blと第1グローバルビット線gblとの間、及び、第2ローカルビット線blbと第2グローバルビット線gblbとの間がそれぞれ導通される。その結果、第1ローカルビット線blの電圧は、接地電圧VSSから電源電圧VDDに引き上げられ、第2ローカルビット線blbの電圧は、電源電圧VDDから接地電圧VSSまで引き下げられる。このとき、キャパシタC<0>のセンスノードには、データ1に相当する高電圧VHVDD近傍が蓄えられる。その後、信号線csがハイレベルからローレベルに立ち下げられると、トランジスタN3及びN4がいずれもオフとなるので、第1ローカルビット線blと第1グローバルビット線gblとの間、及び、第2ローカルビット線blbと第2グローバルビット線gblbとの間がそれぞれ遮断される。また、信号線phi_rst/phi_sbがそれぞれローレベル/ハイレベルに遷移されると、ローカルセンスアンプBLSAが非動作状態とされる。また、信号線eqがローレベルからハイレベルに立ち上げられると、トランジスタN5及びN6がいずれもオンとなるので、第1ローカルビット線blと第2ローカルビット線blbがいずれも信号線phi_sbと導通されて、各々に所定のプリチャージ電圧VCCHIが印加される。なお、第1グローバルビット線gbl及び第2グローバルビット線gblbは、上記のプリチャージ動作に備えて、いずれもハイレベルとされる。上記一連の動作により、データ0が既に書き込まれているメモリセルBLCELL<0>にデータ1を上書きすることが可能である。なお、上記では、データ1の書き込み対象として、メモリセルBLCELL<0>を選択した場合を例に挙げて説明を行ったが、その他のメモリセルBLCELL<k>を選択してデータ1を書き込む場合であっても、その基本動作は上記と同様であり、必要に応じて第1ローカルビット線blと第2ローカルビット線blbとの関係、及び、第1グローバルビット線gblと第2グローバルビット線gblbとの関係を逆転させればよい。<データ0のライト動作>図4は、データ0のライト動作を説明するためのタイムチャートであり、上から順に、第1ローカルビット線bl/第2ローカルビット線blb、信号線eq、信号線phi_rst、信号線phi_sb、信号線cs、第1グローバルビット線gbl/第2グローバルビット線gblb、及び、センスノードsnの各電圧波形が描写されている。なお、図4中の電圧に関する記号や時間に関する記号は、図3と同一であるため、重複した説明は割愛する。以下では、図4を参照しながらデータ1が既に書き込まれているメモリセルBLCELL<0>にデータ0を上書きする場合の動作について説明する。信号線eqの電圧がハイレベルとされている間、トランジスタN5及びN6がいずれもオンとなっているので、第1ローカルビット線blと第2ローカルビット線blbがいずれも信号線phi_sbと導通されており、各々に所定のプリチャージ電圧VCCHIが印加されている。その後、ワード線WL<0>がローレベルとされると、選択トランジスタPG<0>がオンとなるので、キャパシタC<0>のセンスノードsnが第1ローカルビット線blと導通される。また、信号線eqがハイレベルからローレベルに立ち下げられると、トランジスタN5及びN6がいずれもオフとなるので、第1ローカルビット線blと第2ローカルビット線blbが信号線phi_sbから分離されてフローティング状態となる。このとき、キャパシタC<0>のセンスノードsnには、データ1に相当する高電圧VHVDDまで近傍が与えられている。従って、キャパシタC<0>と第1ローカルビット線blとの容量分配により、第1ローカルビット線blには電圧上昇ΔVが生じ、キャパシタC<0>のセンスノードsnには電圧低下が生じる。一方、第2ローカルビット線blbの電圧はプリチャージ電圧VCCHIに維持されたままとなる。その後、信号線phi_rstがローレベルからハイレベルに立ち上げられ、信号線phi_sbがハイレベルからローレベルに立ち下げられると、ローカルセンスアンプBLSAが動作状態となる。その結果、第1ローカルビット線blの電圧が電源電圧VDDまで引き上げられ、第2ローカルビット線blbの電圧が接地電圧VSSまで引き下げられる。すなわち、ローカルセンスアンプBLSAにより、第1ローカルビット線blと第2ローカルビット線blbとの電圧差bl-blbがΔVからVDD-VSSまで増幅される。このとき、キャパシタC<0>のセンスノードsnは、データ1に相当する高電圧VHに戻される。なお、ローカルセンスアンプBLSAが動作状態とされる前に、第1グローバルビット線gbl及び第2グローバルビット線gblbは、データ0の書き込み動作に備えてそれぞれローレベル/ハイレベルとされる。その後、信号線csがローレベルからハイレベルに立ち上げられると、トランジスタN3及びN4がいずれもオンとなるので、第1ローカルビット線blと第1グローバルビット線gblとの間、及び、第2ローカルビット線blbと第2グローバルビット線gblbとの間が各々導通される。その結果、第1ローカルビット線blの電圧は、電源電圧VDDから接地電圧VSSに引き下げられ、第2ローカルビット線blbの電圧は、接地電圧VSSから電源電圧VDDまで引き上げられる。このとき、キャパシタC<0>のセンスノードには、データ0に相当する低電圧VL例えば200mVが蓄えられる。その後、信号線csがハイレベルからローレベルに立ち下げられると、トランジスタN3及びN4がいずれもオフとなるので、第1ローカルビット線blと第1グローバルビット線gblとの間、及び、第2ローカルビット線blbと第2グローバルビット線gblbとの間がそれぞれ遮断される。また、信号線phi_rst/phi_sbがそれぞれローレベル/ハイレベルに遷移されると、ローカルセンスアンプBLSAが非動作状態とされる。また、信号線eqがローレベルからハイレベルに立ち上げられると、トランジスタN5及びN6がいずれもオンとなるので、第1ローカルビット線blと第2ローカルビット線blbがいずれも信号線phi_sbと導通されて、各々に所定のプリチャージ電圧VCCHIが印加される。なお、第1グローバルビット線gbl及び第2グローバルビット線gblbは、上記のプリチャージ動作に備えて、いずれもハイレベルとされる。上記一連の動作により、データ1が既に書き込まれているメモリセルBLCELL<0>にデータ0を上書きすることが可能である。なお、上記では、データ0の書き込み対象として、メモリセルBLCELL<0>を選択した場合を例に挙げて説明を行ったが、その他のメモリセルBLCELL<k>を選択してデータ0を書き込む場合であっても、その基本動作は上記と同様であり、必要に応じて第1ローカルビット線blと第2ローカルビット線blbとの関係、及び、第1グローバルビット線gblと第2グローバルビット線gblbとの関係を逆転させればよい。<データ0のリード動作>図5は、データ0のリード動作を説明するためのタイムチャートであり、上から順に、第1ローカルビット線bl/第2ローカルビット線blb、信号線eq、信号線phi_rst、信号線phi_sb、信号線cs、第1グローバルビット線gbl/第2グローバルビット線gblb、及び、センスノードsnの各電圧波形が描写されている。なお、図5中の電圧に関する記号や時間に関する記号は、ΔVgblとtrgd以外、先出の図3や図4と同一であるため、重複した説明は割愛する。ΔVgblは、|gbl-gblb|である。trgdは、信号線csがハイレベルに立ち上げられてからΔVgblが120mVに達するまでの時間である。図5を参照しながら、メモリセルBLCELL<0>からデータ0を読み出す場合の動作について説明する。信号線eqの電圧がハイレベルとされている間、トランジスタN5及びN6がいずれもオンとなっているので、第1ローカルビット線blと第2ローカルビット線blbがいずれも信号線phi_sbと導通されており、各々に所定のプリチャージ電圧VCCHIが印加されている。その後、ワード線WL<0>がローレベルとされると、選択トランジスタPG<0>がオンとなるので、キャパシタC<0>のセンスノードsnが第1ローカルビット線blと導通される。また、信号線eqがハイレベルからローレベルに立ち下げられると、トランジスタN5及びN6がいずれもオフとなるので、第1ローカルビット線blと第2ローカルビット線blbが信号線phi_sbから分離されてフローティング状態となる。このとき、キャパシタC<0>のセンスノードsnには、データ0に相当する低電圧VL例えば200mVが与えられている。従って、キャパシタC<0>と第1ローカルビット線blとの容量分配により、第1ローカルビット線blには電圧低下ΔVが生じ、キャパシタC<0>のセンスノードsnには電圧上昇が生じる。一方、第2ローカルビット線blbの電圧はプリチャージ電圧VCCHIに維持されたままとなる。その後、信号線phi_rstがローレベルからハイレベルに立ち上げられ、信号線phi_sbがハイレベルからローレベルに立ち下げられると、ローカルセンスアンプBLSAが動作状態となる。その結果、第1ローカルビット線blの電圧が接地電圧VSSまで引き下げられ、第2ローカルビット線blbの電圧が電源電圧VDDまで引き上げられる。すなわち、ローカルセンスアンプBLSAにより、第1ローカルビット線blと第2ローカルビット線blbとの電圧差blb-blがΔVからVDD-VSSまで増幅される。このとき、キャパシタC<0>のセンスノードsnは、データ0に相当する低電圧VLに戻される。なお、第1グローバルビット線gbl及び第2グローバルビット線gblbは、データの読み出し動作に備えていずれもハイレベルに維持される。その後、信号線csがローレベルからハイレベルに立ち上げられると、トランジスタN3及びN4がいずれもオンとなるので、第1ローカルビット線blと第1グローバルビット線gblとの間、及び、第2ローカルビット線blbと第2グローバルビット線gblbとの間がそれぞれ導通される。その結果、第1グローバルビット線gblの電圧は、電源電圧VDDからΔVgblだけ低下する。一方、第2グローバルビット線gblbの電圧は電源電圧VDDに維持されたままとなる。従って、センスアンプSAでは、第1グローバルビット線gblの電圧が第2グローバルビット線gblbの電圧よりも低いと判定され、モリセルBLCELL<0>からデータ0が読み出される。その後、信号線csがハイレベルからローレベルに立ち下げられると、トランジスタN3及びN4がいずれもオフとなるので、第1ローカルビット線blと第1グローバルビット線gblとの間、及び、第2ローカルビット線blbと第2グローバルビット線gblbとの間がそれぞれ遮断される。また、信号線phi_rst/phi_sbがそれぞれローレベル/ハイレベルに遷移されると、ローカルセンスアンプBLSAが非動作状態とされる。また、信号線eqがローレベルからハイレベルに立ち上げられると、トランジスタN5及びN6がいずれもオンとなるので、第1ローカルビット線blと第2ローカルビット線blbがいずれも信号線phi_sbと導通されて、各々に所定のプリチャージ電圧VCCHIが印加される。なお、第1グローバルビット線gbl及び第2グローバルビット線gblbは、上記のプリチャージ動作に備えて、いずれもハイレベルとされる。上記一連の動作により、メモリセルBLCELL<0>からデータ0を読み出すことが可能である。なお、上記では、データの読み出し対象として、メモリセルBLCELL<0>を選択した場合を例に挙げて説明を行ったが、その他のメモリセルBLCELL<k>を選択してデータを読み出す場合であっても、その基本動作は上記と同様であり、必要に応じて第1ローカルビット線blと第2ローカルビット線blbとの関係、及び、第1グローバルビット線gblと第2グローバルビット線gblbとの関係を逆転させればよい。<データ1のリード動作>図6は、データ1のリード動作を説明するためのタイムチャートであり、上から順に、第1ローカルビット線bl/第2ローカルビット線blb、信号線eq、信号線phi_rst、信号線phi_sb、信号線cs、第1グローバルビット線gbl/第2グローバルビット線gblb、及び、センスノードsnの各電圧波形が描写されている。なお、図6中の電圧に関する記号や時間に関する記号は、図5と同一であるため、重複した説明は割愛する。図6を参照しながら、メモリセルBLCELL<0>からデータ1を読み出す場合の動作について説明する。信号線eqの電圧がハイレベルとされている間、トランジスタN5及びN6がいずれもオンとなっているので、第1ローカルビット線blと第2ローカルビット線blbがいずれも信号線phi_sbと導通されており、各々に所定のプリチャージ電圧VCCHIが印加されている。その後、ワード線WL<0>がローレベルとされると、選択トランジスタPG<0>がオンとなるので、キャパシタC<0>のセンスノードsnが第1ローカルビット線blと導通される。また、信号線eqがハイレベルからローレベルに立ち下げられると、トランジスタN5及びN6がいずれもオフとなるので、第1ローカルビット線blと第2ローカルビット線blbが信号線phi_sbから分離されてフローティング状態となる。このとき、キャパシタC<0>のセンスノードsnには、データ1に相当する高電圧VHVDDまで近傍が与えられている。従って、キャパシタC<0>と第1ローカルビット線blとの容量分配により、第1ローカルビット線blには電圧上昇ΔVが生じ、キャパシタC<0>のセンスノードsnには電圧低下が生じる。一方、第2ローカルビット線blbの電圧はプリチャージ電圧VCCHIに維持されたままとなる。その後、信号線phi_rstがローレベルからハイレベルに立ち上げられ、信号線phi_sbがハイレベルからローレベルに立ち下げられると、ローカルセンスアンプBLSAが動作状態となる。その結果、第1ローカルビット線blの電圧が電源電圧VDDまで引き上げられ、第2ローカルビット線blbの電圧が接地電圧VSSまで引き下げられる。すなわち、ローカルセンスアンプBLSAにより、第1ローカルビット線blと第2ローカルビット線blbとの電圧差bl-blbがΔVからVDD-VSSまで増幅される。このとき、キャパシタC<0>のセンスノードsnは、データ1に相当する高電圧VHに戻される。なお、第1グローバルビット線gbl及び第2グローバルビット線gblbは、データの読み出し動作に備えて、いずれもハイレベルに維持される。その後、信号線csがローレベルからハイレベルに立ち上げられると、トランジスタN3及びN4がいずれもオンとなるので、第1ローカルビット線blと第1グローバルビット線gblとの間、及び、第2ローカルビット線blbと第2グローバルビット線gblbとの間がそれぞれ導通される。その結果、第2グローバルビット線gblbの電圧は、電源電圧VDDからΔVgblだけ低下する。一方、第1グローバルビット線gblの電圧は電源電圧VDDに維持されたままとなる。従って、センスアンプSAでは、第1グローバルビット線gblの電圧が第2グローバルビット線gblbの電圧よりも高いと判定され、メモリセルBLCELL<0>からデータ1が読み出される。その後、信号線csがハイレベルからローレベルに立ち下げられると、トランジスタN3及びN4がいずれもオフとなるので、第1ローカルビット線blと第1グローバルビット線gblとの間、及び、第2ローカルビット線blbと第2グローバルビット線gblbとの間がそれぞれ遮断される。また、信号線phi_rst/phi_sbがそれぞれローレベル/ハイレベルに遷移されると、ローカルセンスアンプBLSAが非動作状態とされる。また、信号線eqがローレベルからハイレベルに立ち上げられると、トランジスタN5及びN6がいずれもオンとなるので、第1ローカルビット線blと第2ローカルビット線blbがいずれも信号線phi_sbと導通されて、各々に所定のプリチャージ電圧VCCHIが印加される。なお、第1グローバルビット線gbl及び第2グローバルビット線gblbは、上記のプリチャージ動作に備えて、いずれもハイレベルとされる。上記一連の動作により、メモリセルBLCELL<0>からデータ1を読み出すことが可能である。なお、上記では、データの読み出し対象として、メモリセルBLCELL<0>を選択した場合を例に挙げて説明を行ったが、その他のメモリセルBLCELL<k>を選択してデータを読み出す場合であっても、その基本動作は上記と同様であり、必要に応じて第1ローカルビット線blと第2ローカルビット線blbとの関係、及び、第1グローバルビット線gblと第2グローバルビット線gblbとの関係を逆転させればよい。<レイアウトパターン>図7は、メモリセルBLCELLのレイアウトパターンである。先出の図2でも示した通り、メモリセルBLCELLは、選択トランジスタPGと、キャパシタCと、を含む。図7中において、符号Xは、選択トランジスタPGのゲートを示しており、符号Yは、半導体基板上に形成されたアクティブ領域を示している。また、符号ZはキャパシタCに基準電圧VBBSを印加するためのコンタクト配線を示している。なお、基準電圧VBBSが印加されるコンタクトは、できるだけ安定してその形成を行うことができるように、メモリアレイの終端部よりも外側に設けられている。従って、コンタクト配線Zは、メモリアレイの終端部から所定の距離dだけ離れた位置まで敷設されている。また、選択トランジスタPGのゲートXは、コンタクト配線Zと平行に設けられている。また、半導体記憶装置1では、メモリアレイの終端部主にメモリアレイの外周部に配置されているメモリセルBLCELLAと、メモリアレイの終端部に配置されていないメモリセルBLCELLBとの間で、できるだけマスクパターンの孤密差延いては、これに起因する特性ばらつきが生じないように、実際には使用されないダミーブロックDUMMYがメモリセルBLCELLAに隣接して設けられている。ここで、上記のダミーブロックDUMMYは、メモリアレイの終端部から最大で所定の距離dだけ離れた位置まで選択トランジスタPGのゲートGのみを延伸したダミーゲートDGを含む構成とされている。このように、キャパシタCのコンタクト配線Zに挟まれた空きスペースを活用して、選択トランジスタPGのゲートGのみを延伸したダミーゲートDGを設ければ、メモリアレイの面積を全く増加させることなく、マスクパターンの孤密差を低減することができるので、半導体記憶装置1の動作速度や歩留まりを向上することが可能となる。ダミーブロックDUMMYを設けることによって、例えば、図2に示した選択トランジスタPG<0>、PG<1>の特性ばらつきを低減し、各々のスレッショルド電圧の精度を向上することができる。これにより、図3中において、センスノードsnの電圧波形に示した低電圧VLと接地電圧VSSの電圧差が不要に大きくなることを防止でき、DRAMを動作させるのに十分なΔVを安定して得ることが可能となる。なお、上記のレイアウトパターンは、第1構成例のDRAMのメモリセルBLCELL図2を参照だけでなく、第2構成例のDRAMのメモリセルCELL図9を参照にも適用することが可能である。図14は、ローカルセンスアンプBLSAのレイアウトパターンである。先出の図2でも示したように、ローカルセンスアンプBLSAには8つのトランジスタP1、P2、N1~N6が含まれている。また、半導体記憶装置1では、メモリアレイの終端部主にメモリアレイの外周部に配置されているローカルセンスアンプBLSAAと、メモリアレイの終端部に配置されていないローカルセンスアンプBLSABとの間で、できるだけマスクパターンの孤密差延いては、これに起因する特性ばらつきが生じないように、実際には使用されないダミーブロックDUMMYがローカルセンスアンプBLSAAに隣接して設けられている。ここで、上記のダミーブロックDUMMYは、ローカルセンスアンプBLSAAとの境界線を対称軸として、ローカルセンスアンプBLSAAと線対称の関係となるようにそのレイアウトパターンが設計されており、さらに、ローカルセンスアンプBLSAAを形成する8つのトランジスタのうち、1行分または1列分のトランジスタ図14ではトランジスタN3、N4、N6のゲートのみをミラーした形で含む構成とされている。このような構成とすることにより、ローカルセンスアンプBLSAAと同一サイズのダミーブロックを設けていた従来構成に比べて、メモリアレイの面積増加を抑えつつ、マスクパターンの孤粗密差を低減することができるので、半導体記憶装置1の動作速度や歩留まりを向上することが可能となる。ダミーブロックDUMMYを設けることによって、例えば、図2に示したトランジスタP1、P2、N1、N2、N5、N6の特性ばらつきを低減することができる。トランジスタP1、P2、N1、N2の特性ばらつきが低減することによって、図3中の参照符号trdで示した時間が不要に長くなることを防止することができる。また、トランジスタN5、N6の特性ばらつきが低減することによって、図3中の参照符号tPREで示した時間が不要に長くなることを防止することができる。図8は、6T-SRAMのメモリセルのレイアウトパターンである。図10でも示したように、6T-SRAMのメモリセルCELLには、6つのトランジスタP1、P2、N1~N4が含まれている。なお、これらのトランジスタは、図8で示したように、格子状2行×3列に配列されている。また、半導体記憶装置1では、メモリアレイの終端部主にメモリアレイの外周部に配置されているメモリセルCELLAと、メモリアレイの終端部に配置されていないメモリセルCELLBとの間で、できるだけマスクパターンの孤密差延いては、これに起因する特性ばらつきが生じないように、実際には使用されないダミーブロックDUMMYがメモリセルCELLAに隣接して設けられている。ここで、上記のダミーブロックDUMMYは、メモリセルCELLAとの境界線を対称軸として、メモリセルCELLAと線対称の関係となるようにそのレイアウトパターンが設計されており、さらに、メモリセルCELLAを形成する6つのトランジスタのうち、1行分または1列分のトランジスタのみをミラーした形で含む構成とされている。このような構成とすることにより、メモリセルCELLAと同一サイズのダミーブロックを設けていた従来構成に比べて、メモリアレイの面積増加を抑えつつ、マスクパターンの孤密差を低減することができるので、半導体記憶装置1の動作速度や歩留まりを向上することが可能となる。図11は、メモリアレイ終端部のレイアウトパターンをより上位概念的に示す模式図である。図11で示したように、半導体記憶装置1は、複数の要素ブロックA及びBを含むメモリアレイと、メモリアレイの終端部に配置された要素ブロックAに隣接して設けられるが実際には使用されないダミーブロックD1及びD2と、を有し、ダミーブロックD1及びD2のレイアウトパターンは、要素ブロックAのレイアウトパターンの一部分のみである構成とされている。このような構成とすることにより、メモリアレイの面積を不必要に増大させることなく、マスクパターンの孤密差に起因する特性ばらつきを低減することが可能となる。特に、図13で示したように、メモリアレイが複数に分割して配置された場合には、メモリアレイの終端部が増加することに伴って、ダミーブロックD1及びD2の形成領域も増大するので、本発明の効果メモリアレイの面積縮小がより顕著となる。<その他の変形例>なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。