"半導体基板と、前記半導体基板上に行列状に形成された複数のメモリ素子と、前記複数のメモリセル素子の間を埋める埋め込み絶縁膜と、同一列方向の前記複数のメモリ素子に選択的に接続される複数のビット線と、同一行方向の前記複数のメモリ素子に接続される複数のワード線と、を具備し、前記複数のメモリ素子の各々は、前記半導体基板上に形成された第1のゲート絶縁膜と、前記第1のゲート絶縁膜上に形成された電荷蓄積層と、前記電荷蓄積層上に形成された第2のゲート絶縁膜と、前記第2のゲート絶縁膜上に形成された制御電極とを具備し、前記ビット線に垂直な方向に沿った断面における前記電荷蓄積層の上部コーナー部が曲面を有し、前記埋め込み絶縁膜の上面は前記電荷蓄積層の側面部に位置し、前記第2のゲート絶縁膜が前記電荷蓄積層の上面から前記曲面を介して前記埋め込み絶縁膜の上面に延在し、前記埋め込み絶縁膜の前記上面の全面と接しており、前記上部コーナー部が前記第1のゲート絶縁膜の上方にあることを特徴とする不揮発性半導体記憶装置。半導体基板と、前記半導体基板上に行列状に形成された複数のメモリ素子と、同一列方向の前記複数のメモリ素子に選択的に接続される複数のビット線と、同一行方向の前記複数のメモリ素子に接続される複数のワード線と、を具備し、前記複数のメモリ素子の各々は、前記半導体基板上に形成された第1のゲート絶縁膜と、前記第1のゲート絶縁膜上に形成された電荷蓄積層と、前記電荷蓄積層上に形成された第2のゲート絶縁膜と、前記第2のゲート絶縁膜上に形成された制御電極とを具備し、前記ビット線に垂直な方向に沿った断面における前記電荷蓄積層の上部コーナー部の曲率半径が、前記ワード線に垂直な方向に沿った断面における前記電荷蓄積層の上部コーナー部の曲率半径よりも大きく、前記上コーナー部が前記第1のゲート絶縁膜の上方にあることを特徴とする不揮発性半導体記憶装置。前記ビット線に垂直な方向に沿った断面において、前記電荷蓄積層の上部コーナー部の曲率半径をr、前記第2のゲート絶縁膜の酸化膜換算膜厚をdとするとき、r/dが0.5以上であることを特徴とする請求項1または2に記載の不揮発性半導体記憶装置。前記電荷蓄積層が表面凹凸部を有し、前記第2のゲート絶縁膜のシリコン酸化膜換算膜厚dと、前記電荷蓄積層の表面凹凸部の頂上から谷までの距離PVとの比率d/PVが2以上であることを特徴とする請求項乃至3のいずれかに記載の不揮発性半導体記憶装置。前記第2のゲート絶縁膜は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、Al、Hf、Zr、Laの少なくとも一つを含む金属酸化物膜からなる膜群のいずれかの膜、あるいは前記膜の2つ以上を含む積層構造から形成されていることを特徴とする請求項1乃至4のいずれかに記載の不揮発性半導体記憶装置。ところで、上記特許文献等で知られる従来技術では、積層ゲートの電極間絶縁膜端部に、バーズビーク状の酸化領域が形成されるため、電極間絶縁膜の容量低下、積層電極間のカップリング比低下を引き起こすという問題がある。また、積層電極の三次元キャパシタにおける表面の凹凸の制御特に浮遊ゲート電極上面における凹凸の制御、電極間絶縁膜を通じてのリーク電流の抑制が大きな課題であった。そこで、本発明の課題は、電極間絶縁膜を通じてのリーク電流を抑制し、電気的信頼性を向上し得る不揮発性半導体記憶装置を提供することにある。上記課題を解決するために、本発明の不揮発性半導体記憶装置の第1は、半導体基板と、前記半導体基板上に行列状に形成された複数のメモリ素子と、前記複数のメモリセル素子の間を埋める埋め込み絶縁膜と、同一列方向の前記複数のメモリ素子に選択的に接続される複数のビット線と、同一行方向の前記複数のメモリ素子に接続される複数のワード線とを具備し、前記複数のメモリ素子の各々は、前記半導体基板上に形成された第1のゲート絶縁膜と、前記第1のゲート絶縁膜上に形成された電荷蓄積層と、前記電荷蓄積層上に形成された第2のゲート絶縁膜と、前記第2のゲート絶縁膜上に形成された制御電極とを具備し、前記ビット線に垂直な方向に沿った断面における前記電荷蓄積層の上部コーナー部が曲面を有し、前記埋め込み絶縁膜の上面は前記電荷蓄積層の側面部に位置し、前記第2のゲート絶縁膜が前記電荷蓄積層の上面から前記曲面を介して前記埋め込み絶縁膜の前記上面に延在し、前記埋め込み絶縁膜の前記上面の全面と接しており、前記上部コーナー部が前記第1のゲート絶縁膜の上方にあることを特徴とする。本発明によれば、第2のゲート絶縁膜ゲート電極間絶縁膜を通してのリーク電流を抑制し、電気的信頼性を向上することができる。本発明の実施形態の説明の前に、半導体不揮発性記憶装置の一例として、NAND型フラッシュメモリの構造と、その特性上の問題点について簡単に説明する。図1はNAND型フラッシュメモリのセルアレイ構造を示す図で、aは平面図、bは等価回路図である。即ち、浮遊ゲートと制御ゲートを有するnチャネルMOSFETからなる複数個のセルトランジスタCG1~CGnが直列に接続され、一端側のドレインが選択用のNMOSトランジスタQ1を介してビット線BLii=1,2~に、他端側のソースが選択用のNMOSトランジスタQ2を介してソース線SLに接続されている。上記各トランジスタは同一のウェル基板上に形成されており、セルトランジスタCG1~CGnの制御電極は行方向に連続的に配列されたワード線WL1~nに接続されており、選択トランジスタQ1の制御電極は選択線SG1に、選択トランジスタQ2の制御電極は選択線SG2に接続されている。また、ワード線の一端はメタル配線を介して周辺回路との接続パッドを有しており、素子分離膜上に形成された構造になっている。本デバイスのポイントは、浮遊ゲートに電子を注入することで、セルトランジスタの閾値を調整することである。浮遊ゲートに注入された電子を保持することで、不揮発性メモリ動作は確実なものとなる。ここで、現状のセル構造だが、浮遊ゲートの形状は立体三次元構造となっている。電極間絶縁膜に流れるリーク電流を抑える為、この絶縁膜の膜厚を大きくし、印加される電界を低減することが通常行われている。膜厚の増加に伴い、電極間絶縁膜のキャパシタンスが低下することから、浮遊ゲート電極の表面積を増加させることが必要となる。通常、浮遊ゲート電極の、電極間絶縁膜が形成される表面の形状を、単純な平面ではなく、前記表面を三次元的に突き上げてキャパシタ面積を増やし、キャパシタンス増加を図っている。ここで三次元化の際の問題点として、三次元キャパシタに必ず複数の凸部が形成される。制御ゲート電極に電圧を印加させた際、その凸部に電界が集中することから、リーク電流の主なパスとなる。さらには電流が集中することから、局所的な絶縁破壊耐性劣化が発生し、電気的な信頼性の劣化を誘発する。以下、上記問題に対処する本発明の実施形態を図面を参照しつつ説明する。第1の実施形態前述の図1のA-A’線、B-B’線に沿った断面図をもとに、第1の実施形態に係るNANDセル型フラッシュメモリのセルアレイの製造工程を説明する。なお、図2から図11までは、B-B ́線に沿った断面図である以後、B-B’断面図と称する。まず、図2に示すように、シリコン基板1上に熱酸化法を用いてシリコン酸化膜2を形成する。このシリコン酸化膜2をNH3ガスを用いて窒化してシリコンオキシナイトライド膜3とする図3。このシリコンオキシナイトライド膜3は第1ゲート絶縁膜として働き、一般にトンネル酸化膜と称される。さらにシリコンオキシナイトライド膜3上にCVD法を用いて多結晶シリコン膜4とシリコン窒化膜第1の犠牲絶縁膜5とシリコン酸化膜第2の犠牲絶縁膜6を堆積する図4。一般にこの多結晶シリコン膜4は電荷蓄積層として機能し、浮遊ゲート電極と呼ばれる。次にフォトレジスト7を塗布してから、リソグラフィー法によりシリコン酸化膜6を加工する図5。フォトレジスト7を除去し、続いてシリコン窒化膜5、多結晶シリコン膜4、シリコンオキシナイトライド膜3とシリコン基板1を加工する図6。次にシリコン基板1に形成されたトレンチの内壁を酸化した後に、プラズマCVD法により、主にSiO2からなる埋め込み絶縁膜8を堆積する。この埋め込み絶縁膜8をCMP法によりシリコン窒化膜5上までポリッシュし平坦化する図7。シリコン窒化膜5をウエット処理で剥離した後、反応性イオンエッチングRIE処理で埋め込み絶縁膜8の高さを低くする図8。このようにして形成した素子分離構造の上に第2のゲート絶縁膜9を形成する。第2のゲート絶縁膜9は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、Al、Hf、Zr、Laの少なくとも一つを含む金属酸化物膜、Al、Hf、Zr、Laの少なくとも一つを含む金属酸窒化物膜、以上の薄膜のうち何れか単層膜、あるいは前記薄膜の2つ以上を含む積層構造で構成することができる。第2のゲート絶縁膜9を形成した後図9、第2ゲート絶縁膜9上にLPCVD法を用いて多結晶シリコン膜10を形成する。この多結晶シリコン膜10は制御電極となり、一般に制御ゲートと称される。制御ゲート10上にLPCVD法でシリコン窒化膜11を形成する。さらにシリコン窒化膜11上にフォトレジスト12を塗布する図10。リソグラフィー法を用いて所望のパターンに加工し、続いてフォトレジスト12を除去する。シリコン窒化膜11をマスクにして制御ゲート10、第2ゲート絶縁膜9および浮遊ゲート4を順次、垂直方向にエッチングする。このときの、図1のB-B ́線に沿った断面に相当する断面図を図11に、A-A ́線に沿った断面以後、A-A’断面図と称するに相当する断面図を図12に示す。次いで、図13A-A’断面図に示すように、RIEエッチングによりゲート酸化膜に導入されたダメージを回復させる目的で、熱酸化法を用いてシリコン酸化膜13を形成する。一般にこの酸化工程は後酸化工程と呼ばれ、この際に形成される酸化膜13は後酸化膜と称される。ここで、シリコン酸化膜13の形成方法としては、ラジカル酸化を行うことが望ましい。ラジカル酸化は、酸化種として酸素ラジカルを用い、低温で酸化を行うことから熱エネルギーを用いての酸化がほとんど行われないことに特徴がある。ラジカル酸化種は、数nm程度の深さまで侵入し、そこで失活する。通常の熱エネルギーを用いてシリコン酸化膜13を形成する場合、酸化種は第2ゲート絶縁膜9、およびシリコンオキシナイトライド膜3の中を拡散する。結果として、浮遊ゲート4と制御ゲート10との間、さらにはシリコン基板1と浮遊ゲート4との間にバーズビークが形成されることになる。その場合、浮遊ゲート4のワードラインに垂直な方向に沿った断面図、A-A’断面図におけるコーナー部が丸まることになり、本実施形態が目標とする浮遊ゲートの形状を形成することが出来ない。それに対し、ラジカル酸化を行う場合、多結晶シリコン4及び10の側壁を数nm酸化すると同時に、第2ゲート絶縁膜9、およびシリコンオキシナイトライド膜3の中を拡散する。しかしながら進入長は数nmであり、明瞭なバーズビークを形成することはなく、浮遊ゲート4のワードラインに垂直な方向に沿った断面図13、A-A’断面図におけるコーナー部が著しく丸まることはない。ラジカル酸化の条件は、300~600°C程度の温度で、酸素に不活性ガスHe,Ne,Kr,Xeのうち少なくとも一つ以上のガスを混在させたガスをプラズマ励起させ、そこから発生された酸素ラジカルを用いることが望ましい。場合によっては、酸素と不活性ガスの混合ガス中に水素を混ぜ、水分子ラジカルを発生させても良い。その場合の酸化種は、酸素ラジカルではなく、水分子ラジカルとなるが、酸素ラジカル同様、侵入長が数nmであることから、酸素ラジカルと同様の効果が得られる。この後酸化膜13を形成した後、ソース、ドレインを形成するためにイオン注入によってイオンをシリコン基板内に打込み、熱アニールにより活性化させメモリトランジスタを形成する図13。前述の図7に示したように、シリコン窒化膜5を剥離するためのウエット処理を行った後で、埋め込み絶縁膜8の高さを下げるRIE処理を行うことにより、図8に示すように、浮遊ゲート4のコーナー部がRIE処理においてエッチングされ丸くなるという効果がある。浮遊ゲート4の曲率半径が第2のゲート絶縁膜9の膜厚より大きくなるとコーナー部にかかる電界が下がる。図14aは、浮遊ゲートコーナー部の曲率半径rと第2ゲート絶縁膜インターポリ絶縁膜の膜厚dの比と、制御ゲート10と浮遊ゲート4との間に14Vをかけた際の第2ゲート絶縁膜9を流れるリーク電流密度A/cm2の関係を示したものであるが、上記の比が大きくなるとリーク電流密度は急激に減少する換言すれば、コーナー部にかかる電界が低くなる。図14aよりr/dが1以上或いは、d/rが1以下になると、リーク電流は実質的に一定値に収束するのが分かる。FIG.14Aのカーブの傾きカーブの微分値をプロットしたものが図14bであるが、r/dが0.5以上の領域でリーク電流の低下が劇的に生じており、r/d≧0.5とすることがより好ましい。さらに、後酸化膜13形成方法を変えることで浮遊ゲート4の曲率半径を大きくする場合と異なり、本実施形態では図16に示すように、浮遊ゲート4のビット線に垂直な方向の断面図1のB-B ́線に沿った断面においてのみコーナーを丸め、ワード線に垂直な方向図1のA-A ́線に沿った断面の断面では丸まることはない。そのため、後酸化によるゲート丸めの場合より第2ゲート絶縁膜13の容量低下つまりカップリング比低下を抑制することができる。第2の実施形態次に、第2の実施形態に係るNANDセル型フラッシュメモリのセルアレイの製造工程について説明する。図面上の形態としては、第1の実施形態と同様になるので、図2乃至図13を使用して説明する。まず、図2乃至図7までは、第1の実施形態と同様に行なう。続いて、シリコン窒化膜5との選択比が小さいエッチング処理で埋め込み絶縁膜8の高さを下げた後、シリコン窒化膜5を剥離するためのウエット処理を行う図8。このようにして形成した素子分離構造の上に第2のゲート絶縁膜9を形成した後図9、第1の実施形態と同様に、図10乃至図13の工程を実施する。このようにシリコン窒化膜5との選択比が小さいエッチング条件で埋め込み絶縁膜8の高さを下げることで、シリコン窒化膜と浮遊ゲート4の特にコーナー部がエッチングされ丸くなるという効果がある図8参照。選択比の小さいエッチング条件としては、例えばRIEで用いるC4F8の流量比を小さくする方法がある。そして、浮遊ゲート4の曲率半径rが第2のゲート絶縁膜9の膜厚dの1/2と同じかそれ以上になるr/d≧0.5とコーナー部にかかる電界が下がり、特に1以上の場合は第2のゲート絶縁膜9のリーク電流を劇的に下げることが可能となる。さらに、後酸化膜13の形成方法を変えることで浮遊ゲート4の曲率半径を大きくする従来の技術と異なり、第2の実施形態においても、FIG.16と同様に、浮遊ゲート4のビット線に垂直な方向に沿った断面B-B’断面図でのみコーナーを丸め、ワード線に垂直な方向に沿った断面A-A’断面図ではコーナーが丸まることはない。そのため、後酸化によるゲート丸めの場合より第2ゲート絶縁膜9の容量低下つまりカップリング比低下を抑制することができる。図17aに、本実施形態のゲート構造と、従来のゲート構造とのリーク電流の比較を示す。横軸は、第2ゲート絶縁膜9の酸化膜換算膜厚、縦軸は制御ゲート10と浮遊ゲート4との間に14Vをかけた際の第2ゲート酸化膜9に流れるリーク電流密度A/cm2である。図17a中にbと記されているカーブは、図17bに示すように、第1のゲート電極4の上部コーナー部が丸められた本発明のゲート構造を示し、cと記されたカーブは、図17cに示すように、第1のゲート電極4 ́の上部コーナー部が鋭角な比較例のゲート構造を示す。本実施形態の構造を採用することにより、リーク電流が1桁低下することが分かる。第1及び第2の実施形態においては、浮遊ゲートの上部コーナー部におけるリーク電流の抑制について述べたが、積層ゲート構造では、リーク電流はコーナー部に限られるものではなく、平坦部の凹凸においても同様な問題が生じる。また、コーナー部もミクロに見れば、複数の凹凸からなる場合もある。第3の実施形態以降では、このような問題を抑制する技術について述べる。第3の実施形態図18、19に、不揮発性半導体記憶装置の断面をあらためて示す。図16において言及したビット線に垂直な方向に沿った断面図B-B ́断面図が図18、ワード線に垂直な方向に沿った断面図A-A ́断面図が図19である。ここで図18は、浮遊ゲート電極4上で電極間絶縁膜9が接する箇所を示すが、電極間絶縁膜9は平面ではなく断面逆Uの字型に三次元化しており、積層ゲート電極間のキャパシタンスを増加させている。このように、三次元化を行うと、浮遊ゲート電極4の凸部にゲート電極間絶縁膜が接し、コーナー部Cが存在することになる。このコーナー凸部を模式的に示したのが図20bである。曲率半径をrとし、電極間絶縁膜9の膜厚シリコン酸化膜換算膜厚をdとして、電極間絶縁膜に流れるリーク電流密度との関係を調べた結果を図20aに示す。なお、この試料のゲート長Lは90nmである。図20aにおいて、横軸はrnm/dnm、縦軸は制御ゲート10と浮遊ゲート4との間に-12Vをかけた際の電極間絶縁膜9に流れるリーク電流密度A/cm2である。浮遊ゲートエッチング時のRIEの条件を変化させること、さらにはRIE時のマスク材の膜厚を調整することなどを行うことで、曲率半径を変化させている。図20aよりr/dが1よりも小さくなると、徐々にリーク耐性が劣化することが分かる。これは曲率半径が小さくなり、コーナー端部に電界が集中すると、ゲート電極間絶縁膜における電子のトンネル確率が高くなるのが原因である。曲率半径がある程度大きい方が、リーク的には良好であるが、その目安として、前述の図14に関連して述べたようにr/dが0.5以上好ましくはr/dが1以上であれば有効である。現状、電極間絶縁膜厚dは、14~16nmを多くの場合用いている。その場合、r/d値を1以上とするには、rも14nm以上が必要となる。今後、セルサイズが小さくなるに従い、三次元構造の浮遊ゲート電極形状において、平坦部面積が小さくなってくる。このr/d値の制御が非常に重要となる。図21は、横軸はビット線方向のゲート幅Wnm、縦軸は制御ゲート10と浮遊ゲート4との間に-12Vをかけた際の電極間絶縁膜9に流れるリーク電流密度A/cm2である。ゲート絶縁膜の厚さは、シリコン酸化膜換算EOTで14nmとしている。r/d=0.1~0.2の場合は、電極上面コーナー部は非常に尖っていて、ゲート幅が短くなるとリーク電流は急激に増加する。これに対し、r/d~1.25の場合は、ゲート幅が小さくなるに連れて緩やかに増加する。曲率半径とキャパシタ表面積は、TEM画像の解析から算出したものであることから、若干の誤差は含まれるものの、定性的な挙動は表現出来ていると考えている。コーナー部が尖っている場合、ゲート幅減少につれリーク電流は増大し、それは90nm以下で顕著となる。リーク電流の主なパスはコーナー部であるが、ゲート幅Wが大きい場合、電極面積は大きいことから、リーク電流をキャパシタ面積で割った電流密度としては、低い値を示すことになる。これに対してゲート幅Wが小さくなると、電流密度としては増加する。ゲート幅Wが小さい場合、リーク電流はほとんどがコーナー部で流れる。従って、ゲート長90nm以下では、r/d≧1とする効果は非常に大きい。ここで浮遊ゲート電極には多結晶シリコンが良く用いられるのであるが、その多結晶シリコン表面には細かい凹凸があり、曲率半径が非常に小さい凸部も存在する。この凸部もリーク耐性を劣化させる要因である。しかしながらこの凹凸は、図18のコーナー部Cよりは、リーク耐性劣化への影響は小さい。図22に浮遊ゲート電極4のコーナー部と多結晶シリコン表面の凹凸部への電界集中の模式図を示す電気力線20を点線で示す。上部の制御ゲート電極10付近の電気力線密度、つまり電界は同じであるのに対し、特にコーナー部へ集中する電気力線の密度は大きい。これに対して、多結晶シリコン表面においては、一つの凸部に電気力線が集中しないことから、局所的な電界集中は発生しにくい。電界集中の度合いが、電極コーナー部と表面凹凸部では異なると言える。然しながら、図23に、電極間絶縁膜厚シリコン酸化膜換算膜厚dと多結晶シリコン表面のラフネスPVPeaktoValleyとの比率と、リーク電流との関係を示す。横軸はdnm/PVnm、縦軸はJ-V特性において-12Vでのリーク電流密度A/cm2である。なお、この場合のビット線方向のゲート長Lは90nmである。多結晶シリコン表面へのアルカリ洗浄時間を変化させてPV値が異なる多結晶シリコン表面を形成している。図より、d/PVの値が2以下で、リーク電流密度が急激に上昇することが分かる。浮遊ゲート電極の表面コーナー部は、特にこの部分には電界集中が起こることから、表面ラフネス変化に対してリーク耐性が敏感に変化する。角部において表面ラフネスを制御することが、リーク耐性を向上させるのに非常に重要であると言える。r/dを1以上とした状態で、d/PV値を2以上とすることで、リーク耐性劣化は最小限に抑えられる。さらには、コーナー部を構成する多結晶シリコンの結晶粒において、凸となる箇所の曲率をr’とすると、その曲率をr’/d≧1とすることでリーク耐性劣化は生じない。r’/dとする箇所は、上部電極に一番近い凸部の先端形状である。なお曲率半径r’の制御であるが、表面を一度、ラジカル酸化を行うことで、凸部は平坦化され、r’は増大する。上部電極に一番近い凸部のr’/d≧1は十分満たせる。さらに浮遊ゲート電極加工時における反応性イオンエッチング処理においても、角部は丸まり、r’/d≧1を実現することが出来る。なおここで、現状の電極間絶縁膜厚dは、14~16nmを多くの場合用いている。その場合、d/PV値を2以上とするには、PV値は7~8nm以下とする必要がある。通常、浮遊ゲートには、多結晶シリコンを用いるが、様々な熱工程を経た後、その表面モフォロジーは荒れ、PV値は7nm以上となることが通例である。多結晶シリコン表面ラフネスを減少させる手法が必要となる。そこで、r/d値が1以上で、d/PV値が2以下となる、不揮発性半導体記憶装置の形成方法を図24~29に示す。これらの図はワード線に垂直方向の断面図図1のA-A ́線に沿った断面図である。理解を容易にするために、第1の実施形態と同一部分には同一番号を付す。まず、シリコン基板1上に熱酸化法を用いてシリコン酸化膜2を形成する図24。このシリコン酸化膜2をNH3ガスにて窒化することでシリコンオキシナイトライド膜3とする図25。このシリコンオキシナイトライド膜3上にCVD法を用いて不純物としてリンが添加された非晶質シリコン膜4を形成する。この非晶質シリコン膜4は、後の熱工程にて結晶化が行われ、電荷蓄積層としての浮遊ゲート多結晶シリコン電極となる。なお平坦化の為に、非晶質シリコン膜4を多結晶化させる際に、以下の処理を行う。非晶質シリコン膜4に対し、400°Cのラジカル酸素雰囲気にてシリコン酸化膜を形成した後、900°C程度の熱工程をかける。表面ラフネス増加を抑制するのに、この低温ラジカル酸化が非常に有用である。シリコン酸化膜を形成するのは、シリコン中のドーパントの外方拡散を防ぐ為であると共に、後の900°Cの熱工程における表面シリコン原子のマイグレートを防ぎ、表面荒れを抑制出来る。400°Cでの酸化においては、シリコンは非晶質のままである。このシリコンが非晶質の状態にて、表面へラジカル酸化処理を行い、その後に結晶化させることで表面荒れを抑制出来るという知見は新しいものである。酸化温度は、非晶質シリコンが結晶化しない550°C以下であれば良く、引き続いての結晶化熱処理工程は、700°C以上であれば良い。さらに、900°Cの熱工程により、結晶粒の成長は十分に行われ、これら工程よりも後の熱工程において著しい結晶粒成長は見られない。なお本実施形態では、シリコン酸化膜形成時、ラジカル酸化種を用いた酸化を用いた。それに対し、分子状酸素での酸化処理の場合、多結晶シリコン中のドーパント濃度不均一に起因する、局所的な酸化レートの差が発生し、逆に表面が荒れてしまう。最後に、浮遊ゲート多結晶シリコン膜4の表面にラジカル酸化で形成したシリコン酸化膜を、弗酸にて剥離する。なおフッ酸薬液も、多結晶シリコン表面を荒らす要因となる。フッ酸薬液または超純水など、洗浄処理において用いられる薬液だが、液中のOHイオンにより、シリコン表面がエッチングされる。そのエッチングレートは、面方位により異なることから、酸化膜剥離の洗浄処理を行うだけで、多結晶シリコン表面のラフネスは増加する。そこで薬液処理時の表面荒れを抑制するには、なるべくOH量が少ない低pHの溶液を用いることが必要となる。例えば、酸化膜剥離時には、希弗酸と塩酸の混合溶液を用いること、さらには純水リンス処理時間を短くすることなどである。以上、浮遊ゲートに用いられる多結晶シリコンの結晶粒サイズの安定化、表面をなるべく荒らさない洗浄等を用いることで、PVは7~8nm以下とすることが可能となる。続いて、多結晶シリコン膜4上に電極間絶縁膜となる第2のゲート絶縁膜9を形成する。第2のゲート絶縁膜9は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、Al、Hf、Zr、Laの少なくとも一つを含む金属酸化物薄膜、Al、Hf、Zr、Laの少なくとも一つを含む金属酸窒化物膜、以上の薄膜のうち何れか単層膜、あるいは前記薄膜の2つ以上を含む積層構造で構成することができる。この絶縁膜9上にLPCVD法を用いて、不純物としてリンが添加された多結晶シリコン膜10を形成する。この多結晶シリコン膜10は、後に制御ゲート電極として機能するゲート多結晶シリコンである。このゲート多結晶シリコン膜10上にLPCVD法でシリコン窒化膜11を形成する図26。さらにシリコン窒化膜11上にフォトレジスト12を塗布する。リソグラフィー法を用いて所望のパターンに加工し図27、続いてフォトレジスト12を除去する。シリコン窒化膜11をマスクにして制御ゲート多結晶シリコン膜10、浮遊ゲート絶縁膜9及び浮遊ゲート多結晶シリコン膜4を順次、垂直方向にエッチングする図28。さらにソース、ドレインを形成するために、イオン注入によって、リンPをシリコン基板内に注入し、熱アニールにより活性化させ、不揮発性半導体記憶装置を完成する図29。以上のよう積層ゲート電極を形成することにより、浮遊ゲート電極の表面モフォロジーが制御され、浮遊ゲート絶縁膜のリーク耐性が高まり、電気的信頼性が著しく向上する。以上、本発明を実施形態を通じて説明したが、本発明によれば、第2のゲート絶縁膜電極間絶縁膜を通してのリーク電流を抑制し、電気的信頼性を向上することができる。また、本発明は上記の実施形態に限定されるものではない。例えば、第1の実施形態では、NANDフラッシュを例にとり説明したが、例えば、浮遊ゲートに電荷蓄積層としてのシリコン窒化膜を使用したMONOS等についても適用可能である。さらに、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々な発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態に亘る構成要素を適宜組み合わせても良い。"