"第1の方向に延在するように半導体基板の表面側に設けられ、底面及び対向する第1及び第2の側面を有するゲート電極用溝と、ゲート絶縁膜を介して、前記ゲート電極用溝の下部を埋め込むように配置されたゲート電極と、前記ゲート電極用溝の上部を埋め込むように配置され、前記ゲート電極の上面を覆う埋め込み絶縁膜と、前記ゲート電極用溝の底部に設けられた第1の不純物拡散領域と、前記第1の側面に配置された前記ゲート絶縁膜の上部を覆うように、前記半導体基板に設けられた第2の不純物拡散領域と、少なくとも前記第2の側面に配置された前記ゲート絶縁膜を覆うように、前記半導体基板に設けられ、前記第1の不純物拡散領域と接合された第3の不純物拡散領域と、を有し、前記第1の不純物拡散領域の底部と前記第3の不純物拡散領域の底部との間には、段差が設けられていることを特徴とする半導体装置。前記第1の不純物拡散領域の底部は、前記第3の不純物拡散領域の底部から前記半導体基板の裏面側に突出することを特徴とする請求項1記載の半導体装置。前記第3の不純物拡散領域の底部は、前記第1の不純物拡散領域の底部から前記半導体基板の裏面側に突出することを特徴とする請求項1記載の半導体装置。前記第2の側面が対向するように、隣り合う位置に前記ゲート電極用溝を2つ設け、前記第3の不純物拡散領域を、前記半導体基板のうち、2つの前記ゲート電極用溝の間に配置された部分全体に設けたことを特徴とする請求項1ないし3のうち、いずれか1項記載の半導体装置。前記第1の方向と交差する第2の方向に延在するように前記半導体基板に内設され、複数の素子形成領域を有した活性領域を区画する第1の素子分離領域と、前記第1の方向に延在するように前記半導体基板に内設され、前記活性領域を複数の前記素子形成領域に区画する第2の素子分離領域と、を有することを特徴とする請求項1ないし4のうち、いずれか1項記載の半導体装置。前記第1の不純物拡散領域の深さ、及び前記第3の不純物拡散領域の深さは、前記第1及び第2の素子分離領域の深さよりも浅いことを特徴とする請求項5記載の半導体装置。前記第1の素子分離領域は、前記半導体基板に形成され、前記第2の方向に延在する第1の素子分離用溝、及び該第1の素子分離用溝を埋め込む第1の素子分離用絶縁膜よりなることを特徴とする請求項5または6記載の半導体装置。前記第2の素子分離領域は、前記半導体基板に形成され、前記第1の方向に延在する第2の素子分離用溝、及び該第2の素子分離用溝を埋め込む第2の素子分離用絶縁膜よりなることを特徴とする請求項5ないし7のうち、いずれか1項記載の半導体装置。前記第2の素子分離領域は、前記半導体基板に形成され、前記第1の方向に延在する第2の素子分離用溝、該第2の素子分離用溝の下部を埋め込む第2の素子分離用絶縁膜、及びゲート絶縁膜を介して第2の素子分離用絶縁膜上に位置する前記第2の素子分離用溝に設けられたダミー用ゲート電極を有することを特徴とする請求項5ないし7のうち、いずれか1項記載の半導体装置。前記第3の不純物拡散領域と電気的に接続され、かつ前記ゲート電極と交差する方向に延在するビット線を設けたことを特徴とする請求項1ないし9のうち、いずれか1項記載の半導体装置。前記埋め込み絶縁膜上に設けられた層間絶縁膜と、前記第2の不純物拡散領域の上面と接触するように、前記埋め込み絶縁膜及び前記層間絶膜に内設されたコンタクトプラグと、前記層間絶縁膜上に設けられ、前記コンタクトプラグの上面と接触する容量コンタクトパッドと、前記容量コンタクトパッド上に設けられたキャパシタと、を有することを特徴とする請求項1ないし10のうち、いずれか1項記載の半導体装置。半導体基板に、底面及び対向する第1及び第2の側面を有し、かつ第1の方向に延在するゲート電極用溝を形成する工程と、前記ゲート電極用溝の底面に、前記半導体基板とは異なる導電型の不純物をイオン注入することで、前記ゲート電極用溝の底部に第1の不純物拡散領域を形成する工程と、前記第1の不純物拡散領域を形成後、ゲート絶縁膜を介して、前記ゲート電極用溝の下部を埋め込むようにゲート電極を形成する工程と、前記ゲート電極の上面を覆うと共に、前記ゲート電極用溝の上部を埋め込むように埋め込み絶縁膜を形成する工程と、前記第1の側面に配置された前記ゲート絶縁膜の上部を覆うように、前記半導体基板に第2の不純物拡散領域を形成する工程と、少なくとも前記第2の側面に配置された前記ゲート絶縁膜を覆い、かつ前記第1の不純物拡散領域と接合され、さらに前記第1の不純物拡散領域の底部との間に段差が形成されるように、前記半導体基板に第3の不純物拡散領域を形成する工程と、を有することを特徴とする半導体装置の製造方法。前記第3の不純物拡散領域は、該第3の不純物拡散領域の底部の位置が前記第1の不純物拡散領域の底部の位置よりも浅くなるように形成することを特徴とする請求項12記載の半導体装置の製造方法。前記第3の不純物拡散領域は、該第3の不純物拡散領域の底部の位置が前記第1の不純物拡散領域の底部の位置よりも深くなるように形成することを特徴とする請求項12記載の半導体装置の製造方法。前記ゲート電極用溝を形成する工程では、前記第2の側面が対向するように、隣り合う位置に前記ゲート電極用溝を2つ形成し、前記第3の不純物拡散領域を形成する工程では、前記半導体基板のうち、2つの前記ゲート電極用溝の間に配置された部分全体に、前記第3の不純物拡散領域を形成することを特徴とする請求項12ないし14のうち、いずれか1項記載の半導体装置の製造方法。前記ゲート電極用溝を形成する前に、前記半導体基板に、前記第1の方向と交差する第2の方向に延在する第1の素子分離用溝を形成する工程、及び該第1の素子分離用溝を第1の素子分離用絶縁膜で埋め込む工程により、複数の素子形成領域を有した活性領域を区画する第1の素子分離領域を形成することを特徴とする請求項12ないし15のうち、いずれか1項記載の半導体装置の製造方法。前記第1の素子分離領域を形成後、前記半導体基板に、前記第1の方向に延在する第2の素子分離用溝を形成する工程、及び該第2の素子分離用溝を第2の素子分離用絶縁膜で埋め込む工程により、前記素子形成領域を区画する第2の素子分離領域を形成し、前記ゲート電極用溝を形成する工程では、前記第2の素子分離領域間に、前記第2の素子分離用溝よりも深さの浅い2つの前記ゲート電極用溝を形成し、前記ゲート電極を形成する工程では、ゲート絶縁膜を介して、2つの前記ゲート電極用溝の下部に前記ゲート電極を形成することを特徴とする請求項16項記載の半導体装置の製造方法。前記第1の素子分離領域を形成後、前記半導体基板に、前記第1の方向に延在する第2の素子分離用溝を形成する工程、該第2の素子分離用溝の下部を埋め込む第2の素子分離用絶縁膜を形成する工程、及びゲート絶縁膜を介して前記第2の素子分離用絶縁膜上に位置する前記第2の素子分離用溝にダミー用ゲート電極を形成する工程を含む工程により、前記素子形成領域を区画する第2の素子分離領域を形成し、前記ゲート電極用溝を形成する工程では、前記第2の素子分離領域間に、前記第2の素子分離用溝よりも深さの浅い2つの前記ゲート電極用溝を形成し、前記ゲート電極を形成する工程では、前記ゲート電極、及び前記ダミー用ゲート電極を一括形成することを特徴とする請求項16記載の半導体装置の製造方法。前記埋め込み絶縁膜を形成する工程では、前記ダミー用ゲート電極上に位置する前記第2の素子分離用溝も埋め込むように、前記埋め込み絶縁膜を形成することを特徴とする請求項18記載の半導体装置の製造方法。前記第1及び第3の不純物拡散領域は、前記第1及び第3の不純物拡散領域の深さが前記第2の素子分離領域の深さよりも浅くなるように形成することを特徴とする請求項17ないし19のうち、いずれか1項記載の半導体装置の製造方法。前記第2の不純物拡散領域を形成する工程では、前記埋め込み絶縁膜を形成後、前記半導体基板に、前記半導体基板とは異なる導電型の不純物をイオン注入することで、前記第2の不純物拡散領域を形成すると共に、前記2つのゲート電極用溝間に位置する前記半導体基板に、前記第3の不純物拡散領域の一部となる不純物拡散領域を形成し、前記第3の不純物拡散領域を形成する工程では、前記不純物拡散領域が形成された前記2つのゲート電極用溝間に位置する前記半導体基板に、前記半導体基板とは異なる導電型の不純物をイオン注入することで、前記第3の不純物拡散領域を形成することを特徴とする請求項12ないし19のうち、いずれか1項記載の半導体装置の製造方法。前記第2の不純物拡散領域を形成する工程では、前記埋め込み絶縁膜を形成後、前記半導体基板のうち、前記第2の不純物拡散領域の形成位置に対応する部分のみに、前記半導体基板とは異なる導電型の不純物をイオン注入することで、前記第2の不純物拡散領域を形成することを特徴とする請求項12ないし19のうち、いずれか1項記載の半導体装置の製造方法。前記第3の不純物拡散領域の上方に、前記ゲート電極と交差する方向に延在し、かつ前記第3の不純物拡散領域と電気的に接続されたビット線を形成する工程を有することを特徴とする請求項12ないし22のうち、いずれか1項記載の半導体装置の製造方法。前記埋め込み絶縁膜上に層間絶縁膜を形成する工程と、前記埋め込み絶縁膜及び前記層間絶膜に、前記第2の不純物拡散領域の上面と接触するコンタクトプラグを形成する工程と、前記層間絶縁膜上に設けられ、前記コンタクトプラグの上面と接触する容量コンタクトパッドを形成する工程と、前記容量コンタクトパッド上にキャパシタを形成する工程と、を有することを特徴とする請求項12ないし23のうち、いずれか1項記載の半導体装置の製造方法。上記特許文献1,2に記載されたトレンチゲート型トランジスタを有するDRAMでは、上記トランジスタのチャネル領域がトレンチの両側面及び底面の3面に形成される構成となっている。発明者は、上記構成のトランジスタの微細化をさらに進めると、トランジスタのオン電流が充分確保できず、DRAMの正常動作が困難となる知見を得た。これは、上述のように、トランジスタのチャネル領域がトレンチを構成する3面に形成されるためにチャネル抵抗が高くなることに起因している。また、トレンチゲートの配設ピッチが狭くなると、あるトランジスタを動作させた際、その動作状態が該トランジスタに隣接する他のトランジスタに干渉してしまい、独立してトランジスタを動作させることができないという問題も明らかとなった。この問題も隣接するトレンチゲートの間にチャネル領域が形成されることが悪影響を及ぼしていると推察される。さらに、トレンチゲート型トランジスタでは、ゲート電極が半導体基板の表面よりも上方に突き出して形成されるため、突き出したゲート電極自体が、後の工程で形成されるべきビット配線やキャパシタの形成を著しく困難にし、DRAMの製造自体が困難になるという問題も発生する。したがって、トレンチを利用するトランジスタを備えたDRAMであっても、トランジスタのオン電流を充分確保すると共に隣接トランジスタの動作干渉を回避し、製造の困難性を解消する半導体装置、とその製造方法が望まれる。本発明の一観点によれば、第1の方向に延在するように半導体基板の表面側に設けられ、底面及び対向する第1及び第2の側面を有するゲート電極用溝と、ゲート絶縁膜を介して、前記ゲート電極用溝の下部を埋め込むように配置されたゲート電極と、前記ゲート電極用溝の上部を埋め込むように配置され、前記ゲート電極の上面を覆う埋め込み絶縁膜と、前記ゲート電極用溝の底部に設けられた第1の不純物拡散領域と、前記第1の側面に配置された前記ゲート絶縁膜の上部を覆うように、前記半導体基板に設けられた第2の不純物拡散領域と、少なくとも前記第2の側面に配置された前記ゲート絶縁膜を覆うように、前記半導体基板に設けられ、前記第1の不純物拡散領域と接合された第3の不純物拡散領域と、を有し、前記第1の不純物拡散領域の底部と前記第3の不純物拡散領域の底部との間には、段差が設けられていることを特徴とする半導体装置が提供される。本発明の半導体装置によれば、ゲート電極用溝の底部に設けられた第1の不純物拡散領域と、第1の側面に配置されたゲート絶縁膜の上部を覆うように、半導体基板に設けられた第2の不純物拡散領域と、少なくとも第2の側面に配置されたゲート絶縁膜を覆うように、半導体基板に設けられ、第1の不純物拡散領域と接合された第3の不純物拡散領域と、を有することにより、第1の不純物拡散領域と第2の不純物拡散領域との間に位置する第1の側面のみにチャネル領域が形成されるため、ゲート電極用溝の底面及び対向する側面の3面にチャネル領域が形成される従来の半導体装置と比較して、チャネル抵抗を低くすることが可能となる。これにより、トランジスタのオン電流を充分確保することができる。また、ゲート電極用溝の第2の側面側に、もう1つゲート電極用溝を設け、該ゲート電極用溝に他のトランジスタを隣接して配置することで、ゲート電極用溝間にチャネル領域が形成されることがない。これにより、ゲート電極用溝の配設ピッチを狭くした場合において、あるトランジスタを動作させた際、その動作状態が該トランジスタに隣接する他のトランジスタに干渉することがなくなるため、独立して各トランジスタを動作させることができる。また、ゲート絶縁膜を介して、ゲート電極用溝の下部を埋め込むように配置されたゲート電極と、ゲート電極用溝を埋め込むように配置され、ゲート電極の上面を覆う埋め込み絶縁膜と、を設けることにより、ゲート電極が半導体基板の表面よりも上方に突出することがなくなる。これにより、例えば、半導体装置としてDRAMを用いた場合、後の工程で形成されるビット線やキャパシタの形成を容易に行なうことが可能となるので、半導体装置を容易に製造できる。ところで、発明者は、DRAMDynamicRandomAccessMemoryのメモリセルを微細化していくと、一つの活性領域内に設けられて隣接する2つのセルの間隔が縮小される結果、一方のセルがデータ0を蓄積し、他方のセルがデータ1を蓄積している場合であって、かつデータ0のセルへのアクセスが連続して行われた場合において、データ1のセルの蓄積データが破壊するという隣接セル間のディスターブ不良以下、単にディスターブ不良というが発生することを新たに知見した。このディスターブ不良は、半導体装置の信頼性を損ねる原因となる問題がある。図26は、従来のDRAMのレイアウトの一例を示す平面図であり、図27は、図26に示すDRAMのZ-Z線方向の断面図である。次に、図26及び図27を参照して、前述のディスターブ不良について、発明者が得た知見を説明する。図26を参照するに、半導体基板301の表面には、規則的に配列された複数の活性領域302が設けられている。個々の活性領域302は、半導体基板301の表面に形成された溝を絶縁膜で埋設する素子分離領域303に囲まれている。活性領域302と交差するY方向には、Y方向に延在する複数のワード線WLが配置されている。図27を参照するに、ワード線WL1,WL2は、半導体基板301の表面に複数の活性領域302及び素子分離領域303に跨って設けられる溝内に、ゲート絶縁膜305を介して埋め込んで形成されている。ワード線WL1,WL2の上面には、キャップ絶縁膜306が溝に埋め込まれて形成されている。一つの活性領域302には、ワード線WL1及びワード線WL2よりなる二つのワード線が交差して設けられている。二つのワード線WL1及びWL2は、各々対応する二つのトランジスタTr1,Tr2のゲート電極を構成している。トランジスタTr1は、ワード線WL1からなるゲート電極の他、ドレイン拡散層307及びソース拡散層308で構成されている。また、トランジスタTr2は、ワード線WL2からなるゲート電極の他、ドレイン拡散層312及びソース拡散層308で構成されている。ソース拡散層308は、トランジスタTr1,Tr2に共通し、ビット線コンタクト311においてビット線BLに接続されている。一方、各々のドレイン拡散層307,312は、層間絶縁膜309に形成された容量コンタクトプラグ310を介して、下部電極313,314ストレージノードにそれぞれ接続されている。下部電極313,314は、図示しない容量絶縁膜及び上部電極と共にそれぞれ容量素子316,317を構成している。ワード線が埋め込まれた溝の底面及び対向する2つの側面に対応する半導体基板301の表面がトランジスタTr1,Tr2のチャネルとなる。例えば、ワード線WL1をオン状態としてトランジスタTr1のチャネルを形成し、ビット線319にLowLレベルの電位を与えれば、下部電極313はLの状態となり、その後、ワード線WL1をオフ状態とすることにより、下部電極313にはLデータ0の情報が蓄積される。また、例えば、ワード線WL2をオン状態としてトランジスタTr2のチャネルを形成し、ビット線319にHighHレベルの電位を与えれば、下部電極314はH状態となり、その後、ワード線WL2をオフ状態とすることにより下部電極314にはHデータ1の情報が蓄積される。このような動作状態に基き、下部電極313にLを蓄積させ、下部電極314にHを蓄積させた状態を形成する。この状態でL側の下部電極313に対応するワード線WL1のオンオフを繰り返す同じワード線WL1を用いる他の活性領域のセル動作に相当する。その結果、トランジスタTr1のチャネルに誘起された電子e-が隣接するドレイン拡散層312に到達し、下部電極314に蓄積されているH情報を破壊してL状態に変化させてしまう。すなわちデータ1がデータ0に変化するモードの不良が発生する。この不良は、ワード線WL1のオンオフ回数に依存し、例えば、オンオフ回数を1万回繰り返すと複数のセルの内、1個のセルが破壊され、10万回では10個のセルが破壊される頻度で発生する。隣接セルは、本来各々独立して情報を保持しなければならないが、隣接する一方のセルの動作状態により他の一方のセルの蓄積状態が変化するディスターブ不良が発生すると半導体装置DRAMの正常動作が阻害され信頼性を損ねる問題となる。このディスターブ不良は、セルサイズが大きい場合、すなわち図26に示すように最小加工寸法Fで規定されるワード線WL1とワード線WL2との間隔Lが70nmの時には問題とならなかった。しかし、メモリセルが縮小され、ワード線WL1とワード線WL2との間隔が50nmより小さくなると、顕在化してきた。さらに小さくなると、より大きな問題となる。以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。第1の実施の形態図1は、本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの概略平面図であり、図2は、図1に示すメモリセルアレイのA-A線方向の断面図である。図1及び図2では、第1の実施の形態の半導体装置10の一例としてDRAMDynamicRandomAccessMemoryを挙げる。また、図1では、DRAMのメモリセルアレイのレイアウトの一例を図示する。図1において、X方向は、ビット線34の延在方向を示しており、Y方向は、X方向に対して交差するゲート電極22、及び第2の素子分離領域17の延在方向第1の方向を示している。また、図1では、説明の便宜上、メモリセルアレイ11の構成要素のうち、半導体基板13、第1の素子分離領域14、活性領域16、第2の素子分離領域17、ゲート電極用溝18、ゲート電極22、ビット線34、容量コンタクトプラグ42、容量コンタクトパッド44、及び複数の素子形成領域Rのみを図示し、これら以外のメモリセルアレイ11の構成要素の図示を省略する。また、図2では、実際には、図1に示すX方向に延在するビット線34を模式的に図示する。また、図2において、図1に示す半導体装置10と同一構成部分には同一符号を付す。第1の実施の形態の半導体装置10は、図1及び図2に示すメモリセルアレイ11が形成されるメモリセル領域と、メモリセル領域の周囲に配置された図示していない周辺回路領域周辺回路が形成される領域と、を有する。図1及び図2を参照するに、第1の実施の形態の半導体装置10に設けられたメモリセルアレイ11は、半導体基板13と、第1の素子分離領域14と、複数の素子形成領域Rを有した活性領域16と、第2の素子分離領域17と、ゲート電極用溝18と、第1及び第2のトランジスタ19-1,19-2と、ゲート絶縁膜21と、埋め込み型ゲート電極であるゲート電極22と、埋め込み絶縁膜24と、マスク絶縁膜26と、第1の不純物拡散領域27と、第2の不純物拡散領域28と、第3の不純物拡散領域29と、開口部32と、ビット線コンタクトプラグ33と、ビット線34と、キャップ絶縁膜36と、サイドウォール膜37と、層間絶縁膜38と、コンタクト孔41と、容量コンタクトプラグ42と、容量コンタクトパッド44と、シリコン窒化膜46と、キャパシタ48と、を有する。図1及び図2を参照するに、半導体基板13は、板状とされた基板である。半導体基板13としては、例えば、p型の単結晶シリコン基板を用いることができる。この場合、半導体基板13のp型不純物濃度は、例えば、1E16atmos/cm2とすることができる。図1を参照するに、第1の素子分離領域14は、第1の素子分離用溝51と、第1の素子分離用絶縁膜52とを有する。第1の素子分離用溝51は、図1に示すX方向に対して所定角度傾斜した方向第2の方向に延在するように、半導体基板13に形成されている。第1の素子分離用溝51は、図1に示すY方向に対して所定の間隔で複数形成されている。第1の素子分離用溝51の深さは、例えば、250nmとすることができる。第1の素子分離用絶縁膜52は、第1の素子分離用溝51を埋め込むように配置されている。図示してはいないが、第1の素子分離用絶縁膜52の上面は、半導体基板13の表面13aに対して面一とされている。第1の素子分離用絶縁膜52としては、例えば、シリコン酸化膜SiO2膜を用いることができる。上記構成とされた第1の素子分離領域14は、第2の方向に対して帯状に延在する活性領域16を区画している。各活性領域16は、複数の素子形成領域Rを有する。図1及び図2を参照するに、第2の素子分離領域17は、第2の素子分離用溝54と、第2の素子分離用絶縁膜55とを有する。第2の素子分離用溝54は、図1に示すY方向第1の方向に延在するように、半導体基板13に形成されている。これにより、第2の素子分離用溝54は、第1の素子分離領域14の一部を切断している。第2の素子分離用溝54は、隣り合うように配置された2つのゲート電極22を挟み込むように形成されている。各々のゲート電極22は、メモリセルのワード線を構成するものである。すなわち、本実施形態のメモリセルは、Y方向に延在する1本の第2の素子分離領域17と2本のゲート電極22ワード線とが対となって、X方向に繰り返し配置される構成となっている。第2の素子分離用溝54の深さは、例えば、250nmとすることができる。第2の素子分離用絶縁膜55は、第2の素子分離用溝54と、マスク絶縁膜26に形成された開口部26Aとを埋め込むように配置されている。第2の素子分離用絶縁膜55の上面55aは、マスク絶縁膜26の上面26aに対して面一とされている。第2の素子分離用絶縁膜55としては、例えば、シリコン酸化膜SiO2膜を用いることができる。上記構成とされた第2の素子分離領域17は、第2の方向に対して複数の素子形成領域Rを区画している。このように、半導体基板13に形成された第1の素子分離用溝51に第1の素子分離用絶縁膜52を埋め込むことで構成された第1の素子分離領域14と、半導体基板13に形成された第2の素子分離用溝54に第2の素子分離用絶縁膜55を埋め込むことで構成された第2の素子分離領域17と、を設けて、活性領域16を複数の素子形成領域Rに区画することにより、第2の素子分離用溝54内に、ゲート絶縁膜21を介して、負の電位が付与されるダミーゲート用電極図示せずを設けて複数の素子形成領域Rを区画した場合と比較して、ダミーゲート用電極の電位が第1及び第2のトランジスタ19-1,19-2に悪影響を及ぼすことがなくなるため、第1及び第2のトランジスタ19-1,19-2を容易にOnオンさせることができると共に、メモリセルアレイ11のデータの保持特性を向上させることができる。図1及び図2を参照するに、ゲート電極用溝18は、2つの第2の素子分離領域17間に位置する半導体基板13に、Y方向に延在するように2つ設けられている。ゲート電極用溝18は、底面18c及び対向する第1及び第2の側面18a,18bよりなる内面により区画されている。2つのゲート電極用溝18は、第2の側面18bが対向するように配置されている。ゲート電極用溝18は、その深さが第1及び第2の素子分離用溝5154の深さ第1及び第2の素子分離領域14,17の深さよりも浅くなるように構成されている。第1及び第2の素子分離用溝51,54の深さが250nmの場合、ゲート電極用溝18の深さは、例えば、150nmとすることができる。図2を参照するに、第1及び第2のトランジスタ19-1,19-2は、トレンチゲート型トランジスタであり、ゲート絶縁膜21と、ゲート電極22と、埋め込み絶縁膜24と、第1の不純物拡散領域27と、第2の不純物拡散領域28と、第3の不純物拡散領域29と、を有する。図2に示すように、第1及び第2のトランジスタ19-1,19-2は、隣接して配置されている。第3の不純物拡散領域29は、第1及び第2のトランジスタ19-1,19-2の共通の不純物拡散領域図2に示す構造の場合、ドレイン領域として機能する。すなわち、第1のトランジスタ19-1を構成するゲート電極用溝18の第2の側面18b、及び第2のトランジスタ19-2を構成するゲート電極用溝18の第2の側面18bは、第3の不純物拡散領域29を介して対向する構成となっている。図3は、図1に示すメモリセルアレイのA-A線を延在させた方向の断面図である。図3では、説明に必要な図1に示すメモリセルアレイの一部の構成要素のみ図示する。図3において、図1及び図2に示す構造体と同一構成部分には、同一符号を付す。図1及び図3を参照するに、複数の素子形成領域Rは、第2の方向において、第2の素子分離領域17により分離されている。これにより、素子形成領域Rに形成された第1及び第2のトランジスタ19-1,19-2と、該素子形成領域Rと隣り合う位置に配置された素子形成領域Rに形成された第1及び第2のトランジスタ19-1,19-2とは、第2の方向において、第2の素子分離領域17により分離されている。図2を参照するに、ゲート絶縁膜21は、各々のゲート電極用溝18の第1及び第2の側面18a,18b、及びゲート電極用溝18の底面18cを覆うように設けられている。ゲート絶縁膜21としては、例えば、単層のシリコン酸化膜SiO2膜、シリコン酸化膜を窒化した膜SiON膜、積層されたシリコン酸化膜SiO2膜、シリコン酸化膜SiO2膜上にシリコン窒化膜SiN膜を積層させた積層膜等を用いることができる。ゲート絶縁膜21として単層のシリコン酸化膜SiO2膜を用いる場合、ゲート絶縁膜21の厚さは、例えば、6nmとすることができる。図2を参照するに、ゲート電極22は、ゲート絶縁膜21を介して、ゲート電極用溝18の下部を埋め込むように配置されている。これにより、ゲート電極22の上面22aは、半導体基板13の表面13aよりも低い位置に配置されている。ゲート電極22は、例えば、窒化チタン膜と、タングステン膜とを順次積層した積層構造とすることができる。図2を参照するに、埋め込み絶縁膜24は、ゲート電極22の上面22aを覆うように、ゲート絶縁膜21が形成されたゲート電極用溝18を埋め込むように配置されている。また、埋め込み絶縁膜24の上部は、半導体基板13の表面13aよりも突出しており、この突出した部分の上面24aは、マスク絶縁膜26の上面26aに対して面一とされている。埋め込み絶縁膜24としては、シリコン酸化膜SiO2膜を用いることができる。図2を参照するに、マスク絶縁膜26は、第2の不純物拡散領域28の上面28aに設けられている。マスク絶縁膜26は、第2の素子分離用溝54上に形成された溝状の開口部26Aを有する。マスク絶縁膜26は、異方性エッチングにより、半導体基板13に第2の素子分離用溝54を形成する際のエッチングマスクとして機能する。マスク絶縁膜26としては、シリコン窒化膜を用いる。この場合、マスク絶縁膜26の厚さは、例えば、50nmとすることができる。図2を参照するに、第1の不純物拡散領域27は、2つのゲート電極用溝18の底部にそれぞれ設けられている。第1の不純物拡散領域27は、半導体基板13p型シリコン基板と異なる導電型のn型不純物を、2つのゲート電極用溝18の底面18cに対してイオン注入することで形成される領域である。第1の不純物拡散領域27は、2つのゲート電極用溝18の底面18cに形成されたゲート絶縁膜21を覆っている。2つの第1の不純物拡散領域27の底部27Aは、第3の不純物拡散領域29の底部29Aと接合されている。また、第1の不純物拡散領域27の底部27Aは、第3の不純物拡散領域29の底部29Aよりも半導体基板13の裏面13b側に突出している。これにより、第1の不純物拡散領域27の底部27Aと第3の不純物拡散領域29の底部29Aとの間には、段差56が設けられている。第3の不純物拡散領域29の底部29Aを基準としたときの第1の不純物拡散領域27の底部27Aの突出量は、例えば、30nmとすることができる。上記構成とされた2つの第1の不純物拡散領域27は、第3の不純物拡散領域29と共に、第1及び第2のトランジスタ19-1,19-2の共通のソース/ドレイン領域具体的には、本実施の形態の図2に示す構造の場合、ドレイン領域として機能する。第1の不純物拡散領域27は、第2の不純物拡散領域28から離間具体的には、図2の場合、下方に離間した位置に配置されており、第2の不純物拡散領域28とは接合されていない。第1の不純物拡散領域27と第2の不純物拡散領域28との間には、第1の側面18aに設けられたゲート絶縁膜21が露出されている。第1の側面18aのうち、第1及び第2の不純物拡散領域27,28から露出された部分が、第1及び第2のトランジスタ19-1,19-2のチャネル領域として機能する。図2を参照するに、第2の不純物拡散領域28は、ゲート電極用溝18の第1の側面18aに形成されたゲート絶縁膜21の上部21Aを覆うように、第1の側面18a側に位置する半導体基板13に設けられている。すなわち、第1のトランジスタ19-1を構成するゲート電極用溝18の第1の側面18a、及び第2のトランジスタ19-2を構成するゲート電極用溝18の第1の側面18aは、半導体基板13を介して第2の素子分離溝54の側面に各々対向する構成となっている。したがって、第2の不純物拡散領域28は、第1の側面18aと第2の素子分離溝54に挟まれた半導体基板13の上面13aを含み、且つ、第1の側面18aに形成されたゲート絶縁膜21の上部21Aを覆うように設けられている。第2の不純物拡散領域28の底面28bは、ゲート電極用溝18内に埋め込まれたゲート電極22の上面22aよりも高い位置半導体基板13の上面13a側の位置に配置されている。第2の不純物拡散領域28の底面28bを含む水平線と埋め込みゲート電極22の上面22aを含む水平線との距離は、10nm以内であることが望ましい。第2の不純物拡散領域28は、第1及び第2のトランジスタ19-1,19-2を構成する各ゲート電極22に対してそれぞれ設けられている。第2の不純物拡散領域28は、第1及び第2のトランジスタ19-1,19-2のソース/ドレイン領域具体的には、本実施の形態の図2に示す構造の場合、ソース領域として機能する不純物拡散領域である。半導体基板13がp型シリコン基板の場合、第2の不純物拡散領域28は、半導体基板13にn型不純物をイオン注入することで形成する。図2を参照するに、第3の不純物拡散領域29は、半導体基板13のうち、2つのゲート電極用溝18間に配置された部分全体に設けられている。これにより、第3の不純物拡散領域29は、2つのゲート電極用溝18の第2の側面18bに設けられたゲート絶縁膜21の全てを覆うように配置されている。半導体基板13がp型シリコン基板の場合、第3の不純物拡散領域29は、半導体基板13にn型不純物をイオン注入することで形成する。先に説明したように、第3の不純物拡散領域29は、第1の不純物拡散領域27の底部27Aと接合されており、第1の不純物拡散領域27と共に、第1及び第2のトランジスタ19-1,19-2に対して共通のソース/ドレイン領域図2に示す構造の場合、ドレイン領域として機能する。このように、隣り合うように配置された2つのゲート電極用溝18の底部に設けられた第1の不純物拡散領域27と、2つのゲート電極用溝18の第1の側面18aに配置されたゲート絶縁膜21の上部21Aを覆う第2の不純物拡散領域28と、2つのゲート電極用溝18の第2の側面18bに配置されたゲート絶縁膜21の全てを覆うように設けられ、第1の不純物拡散領域27と接合された第3の不純物拡散領域29と、を有し、第1の不純物拡散領域27の底部27Aと第3の不純物拡散領域29の底部29Aとの間に段差56を設けることにより、第1の側面18aと接触する半導体基板13のうち、第1の不純物拡散領域27と第2の不純物拡散領域28との間に位置する部分のみにチャネル領域を形成することが可能となる。すなわち、第2の側面18bに接する半導体基板13言い換えれば、第1及び第2のトランジスタ19-1,19-2間に位置する半導体基板13、及び底面18cに接する半導体基板13にはチャネル領域を設けない構成とすることができる。つまり、ゲート電極用溝18を構成する3面の内、1つの側面第1の側面18aと底面底面18cとの2面のみをチャネル領域とし、他の1つの側面第2の側面18bはチャネル領域としない構成とすることができる。つまり、第1及び第2のトランジスタ19-1,19-2がオン状態になった時、オン電流が流れるチャネル領域を従来のトランジスタよりも少なくすることが可能となる。これにより、微細化されたメモリセルにおいても、チャネル抵抗を減少させてオン電流を増加させることが可能となる。また、第1及び第2のトランジスタ19-1,19-2の一方が動作した際に、他方のトランジスタが誤動作する悪影響を抑制することが可能となる。よって、半導体装置10を微細化して、ゲート電極22を狭ピッチで配置した場合でも、第1及び第2のトランジスタ19-1,19-2を独立して、安定して動作させることができる。また、隣り合うように配置された2つのゲート電極用溝18の底部に設けられた第1の不純物拡散領域27と、2つのゲート電極用溝18の第2の側面18bに配置されたゲート絶縁膜21の全てを覆うように設けられ、かつ第1の不純物拡散領域27と接合された第3の不純物拡散領域29と、を有することにより、第1のトランジスタ19-1と電気的に接続された下部電極57にLを蓄積させ、第1のトランジスタ19-1と電気的に接続された下部電極57にHを蓄積させた状態を形成し、この状態で第1のトランジスタ19-1に対応するゲート電極22ワード線のオンオフを繰り返した際、第1のトランジスタ19-1のチャネルに誘起された電子e-図示せずがn型不純物により構成された第1及び第3の不純物拡散領域27,29にトラップされるため、第1のトランジスタ19-1のチャネルに誘起された電子e-が第2のトランジスタ19-2を構成する第2の不純物拡散領域28ドレイン領域に到達することを抑制可能となる。これにより、第1のトランジスタ19-1のチャネルに誘起された電子e-が、第2のトランジスタ19-2と電気的に接続された下部電極57に蓄積されているH情報を破壊してL状態に変化させることがなくなるため、隣接する一方のセルの動作状態により他の一方のセルの蓄積状態が変化するディスターブ不良の発生を抑制できる。また、隣り合うように配置された2つのゲート電極22間の間隔が50nm以下とされたDRAMにおいても、上記ディスターブ不良の発生を抑制できる。図2を参照するに、開口部32は、2つのゲート電極用溝18から突出した埋め込み絶縁膜24の間に形成されている。開口部32は、第3の不純物拡散領域29の上面29aを露出するように形成されている。図2を参照するに、ビット線コンタクトプラグ33は、開口部32を埋め込むように設けられており、ビット線34と一体に構成されている。ビット線コンタクトプラグ33の下端は、第3の不純物拡散領域29の上面29aと接触している。ビット線34がポリシリコン膜、窒化チタンTiN膜、及びタングステンW膜を順次積層した積層膜により構成されている場合、ビット線コンタクトプラグ33は、ポリシリコン膜により構成することができる。図2を参照するに、ビット線34は、埋め込み絶縁膜24の上面24aに設けられており、ビット線コンタクトプラグ33と一体に構成されている。これにより、ビット線34は、ビット線コンタクトプラグ33を介して、第3の不純物拡散領域29と電気的に接続されている。ビット線34の材料としては、ポリシリコン膜、窒化チタン膜、及びタングステン膜を順次積層した積層膜や、ポリシリコン膜、或いは窒化チタン膜等を用いることができる。図2を参照するに、キャップ絶縁膜36は、ビット線34の上面を覆うように設けられている。キャップ絶縁膜36は、ビット線34の上面を保護すると共に、異方性エッチング具体的には、ドライエッチングによりビット線34となる母材をパターニングする際のエッチングマスクとして機能する。キャップ絶縁膜36としては、シリコン窒化膜SiN膜と、シリコン酸化膜SiO2膜とを順次積層させた積層膜を用いることができる。図2を参照するに、サイドウォール膜37は、ビット線34の側面を覆うように設けられている。サイドウォール膜37は、ビット線34の側壁を保護する機能を有する。サイドウォール膜37としては、シリコン窒化膜SiN膜と、シリコン酸化膜SiO2膜と、を順次積層させた積層膜を用いることができる。図2を参照するに、層間絶縁膜38は、マスク絶縁膜26の上面26a、及び第2の素子分離用絶縁膜55の上面55aに設けられている。層間絶縁膜38の上面38aは、キャップ絶縁膜36の上面36aに対して面一とされている。層間絶縁膜38としては、例えば、CVDChemicalVaporDeposition法により形成されたシリコン酸化膜SiO2膜、或いは、SOGSpinOnGlass法により形成された塗布系の絶縁膜シリコン酸化膜SiO2膜を用いることができる。図2を参照するに、コンタクト孔41は、第2の不純物拡散領域28の上面28aの一部を露出するように、埋め込み絶縁膜24、マスク絶縁膜26、及び層間絶縁膜38に形成されている。図2を参照するに、容量コンタクトプラグ42は、コンタクト孔41を埋め込むように設けられている。容量コンタクトプラグ42の下端は、第2の不純物拡散領域28の上面28aの一部と接触している。これにより、容量コンタクトプラグ42は、第2の不純物拡散領域28と電気的に接続されている。容量コンタクトプラグ42の上面42aは、層間絶縁膜38の上面38aに対して面一とされている。容量コンタクトプラグ42は、例えば、窒化チタン膜と、タングステン膜と、を順次積層した積層構造とすることができる。図2を参照するに、容量コンタクトパッド44は、その一部が容量コンタクトプラグ42の上面42aと接続されるように、層間絶縁膜38の上面38aに設けられている。容量コンタクトパッド44上には、キャパシタ48を構成する下部電極57が接続されている。これにより、容量コンタクトパッド44は、容量コンタクトプラグ42と下部電極57とを電気的に接続している。図1を参照するに、容量コンタクトパッド44は、円形状とされており、Y方向において、容量コンタクトプラグ42に対して互い違いの位置に配列されている。これらの容量コンタクトパッド44は、X方向において、隣り合うビット線34間に配置されている。つまり、容量コンタクトパッド44は、Y方向に沿って1つおきにゲート電極22上に容量コンタクトパッド44の中心部を配置するか、Y方向に沿って1つおきにゲート電極22の側面上方に容量コンタクトパッド44の中心部を配置するかの、いずれかの位置を繰り返すように互い違いに配置されている。言い換えると、容量コンタクトパッド44は、Y方向に千鳥状に配置されている。図2を参照するに、シリコン窒化膜46は、容量コンタクトパッド44の外周部を囲むように、層間絶縁膜38の上面38aに設けられている。キャパシタ48は、容量コンタクトパッド44に対してそれぞれ1つ設けられている。1つのキャパシタ48は、1つの下部電極57と、複数の下部電極57に対して共通の容量絶縁膜58と、複数の下部電極57に対して共通の電極である上部電極59と、を有する。下部電極57は、容量コンタクトパッド44上に設けられており、容量コンタクトパッド44と接続されている。下部電極57は、王冠形状とされている。容量絶縁膜58は、シリコン窒化膜46から露出された複数の下部電極57の表面、及びシリコン窒化膜46の上面を覆うように設けられている。上部電極59は、容量絶縁膜58の表面を覆うように設けられている。上部電極59は、容量絶縁膜58が形成された下部電極57の内部、及び複数の下部電極57間を埋め込むように配置されている。上部電極59の上面59aは、複数の下部電極57の上端よりも上方に配置されている。上記構成とされたキャパシタ48は、容量コンタクトパッド44を介して、第2の不純物拡散領域28と電気的に接続されている。なお、上部電極59の上面59aを覆う層間絶縁膜図示せず、該層間絶縁膜に内設されたコンタクトプラグ図示せず、及び該コンタクトプラグと接続された配線図示せず等を設けてもよい。第1の実施の形態の半導体装置によれば、隣り合うように配置された2つのゲート電極用溝18の底部に設けられた第1の不純物拡散領域27と、2つのゲート電極用溝18の第1の側面18aに配置されたゲート絶縁膜21の上部21Aを覆うように、半導体基板13に設けられた第2の不純物拡散領域28と、2つのゲート電極用溝18の第2の側面18bに配置されたゲート絶縁膜21の全てを覆うように半導体基板13に設けられ、かつ第1の不純物拡散領域27と接合された第3の不純物拡散領域29と、を有し、第1の不純物拡散領域27の底部27Aと第3の不純物拡散領域29の底部29Aとの間に段差56を設けることにより、第1の側面18aと接触する半導体基板13のうち、第1の不純物拡散領域27と第2の不純物拡散領域28との間に位置する第1の側面18aの一部のみにチャネル領域が形成される。このため、ゲート電極用溝の3面対向する2つの側面及び底面にチャネル領域を形成した従来の半導体装置と比較して、チャネル抵抗を低くすることが可能となるので、第1及び第2のトランジスタ19-1,19-2のオン電流を充分確保することができる。また、第3の不純物拡散領域29を挟むように、第3の不純物拡散領域29の両側に2つのゲート電極用溝18を設けると共に、第2の側面18bに挟まれた半導体基板13の上面13aからゲート電極用溝18の底面18cに至る部分全体に第3の不純物拡散領域29を設けることにより、2つのゲート電極用溝18間にチャネル領域が形成されることがない。これにより、ゲート電極用溝18の配設ピッチを狭くした場合において、第1及び第2のトランジスタ19-1,19-2のうち、一方のトランジスタを動作させた際、その動作状態が該トランジスタに隣接する他方のトランジスタに干渉することがなくなるため、独立して第1及び第2のトランジスタ19-1,19-2を動作させることができる。また、隣り合うように配置された2つのゲート電極用溝18の底部に設けられた第1の不純物拡散領域27と、2つのゲート電極用溝18の第2の側面18bに配置されたゲート絶縁膜21の全てを覆うように、半導体基板13に設けられ、第1の不純物拡散領域27と接合された第3の不純物拡散領域と、を有することにより、第1のトランジスタ19-1と電気的に接続された下部電極57にLを蓄積させ、第1のトランジスタ19-1と電気的に接続された下部電極57にHを蓄積させた状態を形成し、この状態で第1のトランジスタ19-1に対応するゲート電極22ワード線のオンオフを繰り返した際、第1のトランジスタ19-1のチャネルに誘起された電子e-図示せずがn型不純物により構成された第1及び第3の不純物拡散領域27,29にトラップされるため、第1のトランジスタ19-1のチャネルに誘起された電子e-が第2のトランジスタ19-2を構成する第2の不純物拡散領域28ドレイン領域に到達することを抑制可能となる。これにより、第1のトランジスタ19-1のチャネルに誘起された電子e-が、第2のトランジスタ19-2と電気的に接続された下部電極57に蓄積されているH情報を破壊してL状態に変化させることがなくなるため、隣接する一方のセルの動作状態により他の一方のセルの蓄積状態が変化するディスターブ不良の発生を抑制できる。また、隣り合うように配置された2つのゲート電極22間の間隔が50nm以下とされたDRAMにおいても、上記ディスターブ不良の発生を抑制できる。さらに、ゲート絶縁膜21を介して、ゲート電極用溝18の下部を埋め込むように配置されたゲート電極22と、ゲート電極用溝18を埋め込むように配置され、ゲート電極22の上面22aを覆う埋め込み絶縁膜24と、を設けることにより、ゲート電極22が半導体基板13の表面13aよりも上方に突出することがなくなる。これにより、第1の実施の形態のように、半導体装置10としてDRAMを用いた場合、ゲート電極22を形成する工程よりも後の工程で形成されるビット線34やキャパシタ48の形成を容易に行なうことが可能となるので、半導体装置10を容易に製造できる。図4は、本発明の第1の実施の形態の変形例に係る半導体装置に設けられたメモリセルアレイの概略構成を示す断面図である。図4に示す切断面は、図2に示すメモリセルアレイの切断面に対応している。図4において、図2に示す構造体と同一構成部分には、同一符号を付す。また、図4では、第1の実施の形態の変形例に係る半導体装置60の一例としてDRAMを挙げる。図4を参照するに、第1の実施の形態の変形例の半導体装置60に設けられたメモリセルアレイ61は、先に説明した第1の実施の形態の半導体装置10のメモリセルアレイ11に設けられた第3の不純物拡散領域29の底部29Aを、第1の不純物拡散領域27の底部27Aよりも半導体基板13の裏面13b側に突出させ、第1の不純物拡散領域27の底部27Aと第3の不純物拡散領域29の底部29Aとの間に段差62を設けた以外は、メモリセルアレイ11と同様に構成される。上記構成とされた第1の実施の形態の変形例の半導体装置60によれば、第1の不純物拡散領域27と接合され、かつ第1の不純物拡散領域27の底部27Aから半導体基板13の裏面13b側に突出した第3の不純物拡散領域29と、を有することにより、第1のトランジスタ19-1と電気的に接続された下部電極57にLを蓄積させ、第1のトランジスタ19-1と電気的に接続された下部電極57にHを蓄積させた状態を形成し、この状態で第1のトランジスタ19-1に対応するゲート電極22ワード線のオンオフを繰り返した際、第1のトランジスタ19-1のチャネルに誘起され、かつ第1の不純物拡散領域27にトラップされなかった電子e-図示せずを、第3の不純物拡散領域29の底部29Aでトラップすることが可能となる。つまり、第1の実施の形態の半導体装置10の構成と比較して、第1のトランジスタ19-1のチャネルに誘起された電子e-図示せずをトラップする確立を向上させることができる。これにより、第1のトランジスタ19-1のチャネルに誘起された電子e-が、第2のトランジスタ19-2と電気的に接続された下部電極57に蓄積されているH情報を破壊してL状態に変化させることがなくなるため、隣接する一方のセルの動作状態により他の一方のセルの蓄積状態が変化するディスターブ不良の発生を精度良く抑制できる。また、第1の実施の形態の変形例の半導体装置60は、第1の実施の形態の半導体装置10と同様な効果を得ることができる。具体的には、第1及び第2のトランジスタ19-1,19-2がオン状態になった時、オン電流が流れるチャネル領域を従来のトランジスタよりも少なくすることが可能となるので、微細化されたメモリセルにおいても、チャネル抵抗を減少させてオン電流を増加させることができる。また、第1及び第2のトランジスタ19-1,19-2の一方が動作した際に、他方のトランジスタが誤動作する悪影響を抑制することが可能となるので、半導体装置60を微細化して、ゲート電極22を狭ピッチで配置した場合でも、第1及び第2のトランジスタ19-1,19-2を独立して、安定して動作させることができる。図5A~図5C、図6A~図6C、図7A~図7C、図8A~図8C、図9A~図9C、図10A~図10C、図11A~図11C、図12A~図12C、図13A~図13C、図14A~図14C、図15A~図15C、図16、図17、及び図18は、本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図である。図5Aは、メモリセルアレイが形成される領域の平面図であり、図5Bは、図5Aに示す構造体のA-A線方向の断面図であり、図5Cは、図5Aに示す構造体のB-B線方向の断面図である。図6Aは、メモリセルアレイが形成される領域の平面図であり、図6Bは、図6Aに示す構造体のA-A線方向の断面図であり、図6Cは、図6Aに示す構造体のB-B線方向の断面図である。図7Aは、メモリセルアレイが形成される領域の平面図であり、図7Bは、図7Aに示す構造体のA-A線方向の断面図であり、図7Cは、図7Aに示す構造体のB-B線方向の断面図である。図8Aは、メモリセルアレイが形成される領域の平面図であり、図8Bは、図8Aに示す構造体のA-A線方向の断面図であり、図8Cは、図8Aに示す構造体のB-B線方向の断面図である。図9Aは、メモリセルアレイが形成される領域の平面図であり、図9Bは、図9Aに示す構造体のA-A線方向の断面図であり、図9Cは、図9Aに示す構造体のB-B線方向の断面図である。図10Aは、メモリセルアレイが形成される領域の平面図であり、図10Bは、図10Aに示す構造体のA-A線方向の断面図であり、図10Cは、図10Aに示す構造体のB-B線方向の断面図である。図11Aは、メモリセルアレイが形成される領域の平面図であり、図11Bは、図11Aに示す構造体のA-A線方向の断面図であり、図11Cは、図11Aに示す構造体のB-B線方向の断面図である。図12Aは、メモリセルアレイが形成される領域の平面図であり、図12Bは、図12Aに示す構造体のA-A線方向の断面図であり、図12Cは、図12Aに示す構造体のB-B線方向の断面図である。図13Aは、メモリセルアレイが形成される領域の平面図であり、図13Bは、図13Aに示す構造体のA-A線方向の断面図であり、図13Cは、図13Aに示す構造体のB-B線方向の断面図である。図14Aは、メモリセルアレイが形成される領域の平面図であり、図14Bは、図14Aに示す構造体のA-A線方向の断面図であり、図14Cは、図14Aに示す構造体のB-B線方向の断面図である。図15Aは、メモリセルアレイが形成される領域の平面図であり、図15Bは、図15Aに示す構造体のA-A線方向の断面図であり、図15Cは、図15Aに示す構造体のB-B線方向の断面図である。また、図5A、図6A、図7A、図8A、図9A、図10A、図11A、図12A、図13A、図14A、及び図15Aに示すA-A線は、図1に示すA-A線に対応している。また、図16~図18は、断面図であり、図2に示す半導体装置10の切断面に対応している。図5A~図5C、図6A~図6C、図7A~図7C、図8A~図8C、図9A~図9C、図10A~図10C、図11A~図11C、図12A~図12C、図13A~図13C、図14A~図14C、図15A~図15C、図16、図17、及び図18を参照して、第1の実施の形態に係る半導体装置10具体的には、メモリセルアレイ11の製造方法について説明する。始めに、図5A~図5Cに示す工程では、半導体基板13の表面13aに、パッド酸化膜65を形成する。次いで、パッド酸化膜65上に、溝状の開口部66aを有したシリコン窒化膜66を形成する。このとき開口部66aは、図5Aに示すように、X方向に所定角度傾斜した方向第2の方向に対して帯状に延在し、かつY方向に所定の間隔で複数形成する。また、開口部66aは、第1の素子分離用溝51の形成領域に対応するパッド酸化膜65の上面を露出するように形成する。開口部66aは、シリコン窒化膜66上にパターニングされたホトレジスト図示せずを形成し、該ホトレジストをマスクとする異方性エッチングによりシリコン窒化膜66をエッチングすることで形成する。該ホトレジストは、開口部66aを形成後に除去する。次いで、開口部66aを有したシリコン窒化膜66をマスクとする異方性エッチング具体的には、ドライエッチングにより、半導体基板13をエッチングすることで、第2の方向に延在する第1の素子分離用溝51を形成する。第1の素子分離用溝51の幅W1は、例えば、43nmとすることができる。また、第1の素子分離用溝51の深さD1半導体基板13の表面13aを基準としたときの深さは、例えば、250nmとすることができる。次いで、図6A~図6Cに示す工程では、第1の素子分離用溝51を埋め込む第1の素子分離用絶縁膜52を形成する。具体的には、HDPHighDensityPlasma法により形成されたシリコン酸化膜SiO2膜、或いはSOGSpinonGrass法により形成された塗布系のシリコン酸化膜SiO2膜により、第1の素子分離用溝51を埋め込む。その後、CMPChemicalMechanicalPolishing法により、シリコン窒化膜66の上面よりも上方に成膜されたシリコン酸化膜SiO2膜を除去することで、第1の素子分離用溝51にシリコン酸化膜SiO2膜よりなる第1の素子分離用絶縁膜52を形成する。これにより、第1の素子分離用溝51及び第1の素子分離用絶縁膜52よりなり、かつ第2の方向に延在する帯状の活性領域16を区画する第1の素子分離領域14が形成される。次いで、図7A~図7Cに示す工程では、図6A~図6Cに示すシリコン窒化膜66を除去し、その後、パッド酸化膜65を除去する。具体的には、熱燐酸によりシリコン窒化膜66を除去し、その後、HFフッ化水素系のエッチング液により、パッド酸化膜65を除去する。これにより、帯状の活性領域16が露出される。次いで、第1の素子分離用絶縁膜52のうち、半導体基板13の表面13aから突出した部分を除去することで、第1の素子分離用絶縁膜52の上面52aを半導体基板13の表面13aに対して面一にする。半導体基板13の表面13aから突出した第1の素子分離用絶縁膜52の除去は、例えば、ウエットエッチングにより行う。次いで、図8A~図8Cに示す工程では、図7A~図7Cに示す半導体基板13の表面13a及び第1の素子分離用絶縁膜52の上面52aに、溝状の開口部26Aを有したマスク絶縁膜26を形成する。具体的には、マスク絶縁膜26は、半導体基板13の表面13a及び第1の素子分離用絶縁膜52の上面52aを覆うシリコン窒化膜マスク絶縁膜26の母材を成膜し、次いで、シリコン窒化膜上にパターニングされたホトレジスト図示せずを形成し、該ホトレジストをマスクとする異方性エッチングにより開口部26Aを加工することで形成する。このとき、開口部26Aは、Y方向第1の方向に延在し、かつX方向に対して所定の間隔で複数形成する図6A参照。また、開口部26Aは、第2の素子分離用溝54の形成領域に対応する半導体基板13の表面13aを露出するように形成する。また、ホトレジスト図示せずは、開口部26Aを形成後に除去する。次いで、開口部26Aを有したマスク絶縁膜26をマスクとする異方性エッチング具体的には、ドライエッチングにより、半導体基板13をエッチングすることで、第1の方向に延在する第2の素子分離用溝54を形成する。第2の素子分離用溝54の深さ312半導体基板13の表面13aを基準としたときの深さは、例えば、250nmとすることができる。次いで、第2の素子分離用溝54を埋め込む第2の素子分離用絶縁膜55を形成する。具体的には、HDP法により形成されたシリコン酸化膜SiO2膜、或いはSOG法により形成された塗布系のシリコン酸化膜SiO2膜により、第2の素子分離用溝54を埋め込む。次いで、CMP法により、マスク絶縁膜26の上面26aよりも上方に成膜された絶縁膜を除去することで、第2の素子分離用溝54に、シリコン酸化膜SiO2膜よりなり、かつマスク絶縁膜26の上面26aに対して面一とされた上面55aを有する第2の素子分離用絶縁膜55を形成する。これにより、第2の素子分離用溝54及び第2の素子分離用絶縁膜55よりなり、かつ図7A~図7Cに示す帯状の活性領域16を複数の素子形成領域Rに区画する第2の素子分離領域17を形成する。このように、半導体基板13に形成された第1の素子分離用溝51、及び第1の素子分離用溝51を埋め込む第1の素子分離用絶縁膜52よりなり、帯状の活性領域16を区画する第1の素子分離領域14を形成後、半導体基板13に形成された第2の素子分離用溝54、及び第2の素子分離用溝54を埋め込む第2の素子分離用絶縁膜55よりなり、複数の素子形成領域Rを区画する第2の素子分離領域17を形成することにより、第2の素子分離用溝54内に、ゲート絶縁膜21を介して、負の電位が付与されるダミーゲート用電極図示せずを設けて複数の素子形成領域Rを区画した場合と比較して、ダミーゲート用電極の電位が第1及び第2のトランジスタ19-1,19-2図2参照に悪影響を及ぼすことがなくなるため、第1及び第2のトランジスタ19-1,19-2を容易にOnオンさせることができると共に、メモリセルアレイ11のデータの保持特性を向上させることができる。次いで、図9A~図9Cに示す工程では、2つの第2の素子分離領域17間に位置するマスク絶縁膜26に、Y方向に延在する2つの溝状の開口部26Bを形成する。このとき、開口部26Bは、ゲート電極用溝18の形成領域に対応する半導体基板13の表面13aを露出するように形成する。開口部26Bは、マスク絶縁膜26上にパターニングされたホトレジスト図示せずを形成し、該ホトレジストをマスクとする異方性エッチング具体的には、ドライエッチングによりマスク絶縁膜26をエッチングすることで形成する。該ホトレジストは、開口部26Bを形成後に除去する。次いで、開口部26Bを有したマスク絶縁膜26をマスクとする異方性エッチング具体的には、ドライエッチングにより、半導体基板13をエッチングすることで、底面18c及び対向する第1及び第2の側面18a,18bを有した2つのゲート電極用溝18を形成する。このとき、2つのゲート電極用溝18は、半導体基板13具体的には、第3の不純物拡散領域29が形成される部分の半導体基板13を介して、第2の側面18bが対向するように形成する。また、ゲート電極用溝18の深さD3半導体基板13の表面13aを基準としたときの深さは、第1及び第2の素子分離用溝51,54の深さD1,D2よりも浅くなるように形成する。第1及び第2の素子分離用溝51,54の深さD1,D2が250nmの場合、ゲート電極用溝18の深さD3は、例えば、150nmとすることができる。次いで、図10A~図10Cに示す工程では、n型不純物半導体基板13であるp型シリコン基板とは異なる導電型の不純物である砒素Asを、エネルギーが10KeV、ドーズ量が1E13atmos/cm2の条件で、各々のゲート電極用溝18の底面18cに選択的にイオン注入することで、各々のゲート電極用溝18の底部に第1の不純物拡散領域27を形成する。このとき、第1の不純物拡散領域27は、ゲート電極用溝18の底面18c、及びゲート電極用溝18の底部に対応する第1及び第2の側面18a,18bの一部を覆うように形成する。また、第1の不純物拡散領域27は、第1の不純物拡散領域27の深さが第1及び第2の素子分離領域14,17の深さよりも浅くなるように形成する。なお、ゲート電極用溝18の第1及び第2の側面18a,18bへの砒素Asの注入を抑制する観点から、図10A~図10Cに示す工程において砒素Asを注入するのではなく、ゲート絶縁膜21を形成後に、上記図10A~図10Cに示す工程で説明した砒素Asの注入を行なうことで、各々のゲート電極用溝18の底部に第1の不純物拡散領域27を形成してもよい。次いで、図11A~図11Cに示す工程では、各々のゲート電極用溝18の第1及び第2の側面18a,18b、及びゲート電極用溝18の底面18cを覆うゲート絶縁膜21を形成する。ゲート絶縁膜21としては、例えば、単層のシリコン酸化膜SiO2膜、シリコン酸化膜を窒化した膜SiON膜、積層されたシリコン酸化膜SiO2膜、シリコン酸化膜SiO2膜上にシリコン窒化膜SiN膜を積層させた積層膜等を用いることができる。ゲート絶縁膜21として単層のシリコン酸化膜SiO2膜を用いる場合、ゲート絶縁膜21は、熱酸化法により形成することができる。この場合、ゲート絶縁膜21の厚さは、例えば、6nmとすることができる。次いで、上面22aが半導体基板13の表面13aよりも低くなるように、ゲート絶縁膜21を介して、各々のゲート電極用溝18の下部を埋め込むゲート電極22を形成する。具体的には、例えば、CVD法により、ゲート電極用溝18を埋め込むように、窒化チタン膜と、タングステン膜とを順次積層させ、次いで、ゲート電極用溝18の下部に窒化チタン膜及びタングステン膜が残存するように、ドライエッチングにより、窒化チタン膜及びタングステン膜を全面エッチバックすることで、窒化チタン膜及びタングステン膜よりなるゲート電極22を形成する。各々のゲート電極22は、メモリセルのワード線を構成する。次いで、ゲート電極22の上面22aを覆うと共に、ゲート電極用溝18及び溝状の開口部26Bを埋め込む、埋め込み絶縁膜24を形成する。具体的には、HDP法により形成された絶縁膜例えば、シリコン酸化膜SiO2膜、或いはSOG法により形成された塗布系の絶縁膜例えば、シリコン酸化膜SiO2膜により、ゲート電極用溝18の上部及び開口部26Bを埋め込む。次いで、CMP法により、マスク絶縁膜26の上面26aよりも上方に成膜された絶縁膜を除去する。これにより、ゲート電極用溝18及び開口部26Bを埋め込む絶縁膜例えば、シリコン酸化膜SiO2膜よりなり、かつマスク絶縁膜26の上面26aに対して面一とされた上面24aを有した埋め込み絶縁膜24を形成する。このように、ゲート電極22の上面22aを覆うように、ゲート電極22が形成されたゲート電極用溝18を埋め込む埋め込み絶縁膜24を形成することにより、ゲート電極22が半導体基板13の表面13aよりも上方に突出することがなくなる。これにより、第1の実施の形態のように、半導体装置10としてDRAMを用いた場合、ゲート電極22を形成する工程よりも後の工程で形成されるビット線34やキャパシタ48の形成を容易に行なうことが可能となるので、半導体装置10を容易に製造できる。次いで、図12A~図12Cに示す工程では、図11A~図11Cに示す構造体の上面全体に、n型不純物半導体基板13であるp型シリコン基板とは異なる導電型の不純物であるリンPを、エネルギーが100KeV、ドーズ量が1E14atmos/cm2の条件でイオン注入することで、ゲート電極用溝18と第1の素子分離領域17との間に位置する半導体基板13に第2の不純物拡散領域28を形成すると共に、2つのゲート電極用溝18間に位置する半導体基板13に第3の不純物拡散領域29の一部となる不純物拡散領域71を形成する。これにより、ゲート電極用溝18の第1の側面18a側に位置する半導体基板13に、第1の側面18aに形成されたゲート絶縁膜21の上部21Aを覆うように、第2の不純物拡散領域28が形成される。このとき、第1不純物拡散領域28は、第1の側面18aと第2の素子分離用溝54に挟まれた半導体基板13の上面13aを含み、かつ埋め込みゲート電極22の上面22aよりも高い位置に底面28bを有するように形成する。なお、この段階でのマスク絶縁膜26の厚さは、例えば、50nmとすることができる。次いで、図13A~図13Cに示す工程では、埋め込み酸化膜24の上面24a、マスク絶縁膜26の上面26a、及び第2の素子分離用絶縁膜55の上面55aに、埋め込み絶縁膜24間に位置するマスク絶縁膜26の上面26aを露出する溝状の開口部73aを有したホトレジスト73を形成する。次いで、ホトレジスト73をマスクとするエッチングウエットエッチング、或いはドライエッチングにより、開口部73aから露出されたマスク絶縁膜26を除去する。これにより、不純物拡散領域71の上面71aが露出されると共に、不純物拡散領域71の上面71aに対して面一とされた第1の素子分離用絶縁膜52の上面52aの一部が露出される。次いで、図14A~図14Cに示す工程では、ホトレジスト73から露出された不純物拡散領域71言い換えれば、不純物拡散領域71が形成された半導体基板13に、n型不純物半導体基板13であるp型シリコン基板とは異なる導電型の不純物であるリンPを、エネルギーが80KeV、ドーズ量が5E13atmos/cm2の条件で選択的にイオン注入し、その後、熱処理することで、2つのゲート電極用溝18間に位置する半導体基板13全体に、2つの第1の不純物拡散領域27と接合され、かつ底部29Aの位置が2つの第1の不純物拡散領域27の底部27Aの位置よりも浅い位置に配置された第3の不純物拡散領域29を形成する。これにより、2つのゲート電極用溝18の第2の側面18bに形成されたゲート絶縁膜21の全てを覆うように、第3の不純物拡散領域29が形成されると共に、ゲート絶縁膜21、ゲート電極22、埋め込み絶縁膜24、第1の不純物拡散領域27、第2の不純物拡散領域28、及び第3の不純物拡散領域29を備えた第1及び第2のトランジスタ19-1,19-2が形成される。また、第3の不純物拡散領域29の底部29Aの位置を2つの第1の不純物拡散領域27の底部27Aの位置よりも浅い位置に形成することで、第3の不純物拡散領域29の底部29Aと2つの第1の不純物拡散領域27の底部27Aとの間には、段差56が形成される。このように、隣り合うように配置された2つのゲート電極用溝18の底部に第1の不純物拡散領域27を形成し、2つのゲート電極用溝18の第1の側面18aに配置されたゲート絶縁膜21の上部21Aを覆う第2の不純物拡散領域28を形成し、さらに、2つのゲート電極用溝18の第2の側面18bに配置されたゲート絶縁膜21の全てを覆うように、第1の不純物拡散領域27と接合される第3の不純物拡散領域を形成することにより、第1の不純物拡散領域27と第2の不純物拡散領域28との間に位置する第1の側面18aの一部のみにチャネル領域が形成される。これにより、ゲート電極用溝の3面対向する2つの側面及び底面にチャネル領域を形成した従来の半導体装置と比較して、チャネル抵抗を低くすることが可能となる。これにより、第1及び第2のトランジスタ19-1,19-2のオン電流を充分確保することができる。また、第2の側面18bに挟まれた半導体基板13の上面13aからゲート電極用溝18の底面18cに至る部分全体に第3の不純物拡散領域29を形成することにより、2つのゲート電極用溝18間にチャネル領域が形成されることがない。これにより、ゲート電極用溝18の配設ピッチを狭くした場合において、第1及び第2のトランジスタ19-1,19-2のうち、一方のトランジスタを動作させた際、その動作状態が該トランジスタに隣接する他方のトランジスタに干渉することがなくなるため、独立して第1及び第2のトランジスタ19-1,19-2を動作させることができる。また、隣り合うように配置された2つのゲート電極用溝18の底部にそれぞれ第1の不純物拡散領域27を形成すると共に、2つのゲート電極用溝18の第2の側面18bに配置されたゲート絶縁膜21の全てを覆うように、第1の不純物拡散領域27と接合された第3の不純物拡散領域29を形成することにより、第1のトランジスタ19-1と電気的に接続された下部電極57にLを蓄積させ、第1のトランジスタ19-1と電気的に接続された下部電極57にHを蓄積させた状態を形成し、この状態で第1のトランジスタ19-1に対応するゲート電極22ワード線のオンオフを繰り返した際、第1のトランジスタ19-1のチャネルに誘起された電子e-図示せずがn型不純物により構成された第1及び第3の不純物拡散領域27,29にトラップされるため、第1のトランジスタ19-1のチャネルに誘起された電子e-が第2のトランジスタ19-2を構成する第2の不純物拡散領域28ドレイン領域に到達することを抑制可能となる。これにより、第1のトランジスタ19-1のチャネルに誘起された電子e-が、第2のトランジスタ19-2と電気的に接続された下部電極57に蓄積されているH情報を破壊してL状態に変化させることがなくなるため、隣接する一方のセルの動作状態により他の一方のセルの蓄積状態が変化するディスターブ不良の発生を抑制できる。また、隣り合うように配置された2つのゲート電極22間の間隔が50nm以下とされたDRAMにおいても、上記ディスターブ不良の発生を抑制できる。次いで、図15A~図15Cに示す工程では、図14A及び図14Bに示すホトレジスト73を除去する。次いで、図16に示す工程では、開口部32を埋め込むビット線コンタクトプラグ33、及びビット線コンタクトプラグ33上に配置され、X方向に延在するビット線34図1参照を一括形成する。具体的には、埋め込み絶縁膜24の上面24aに、開口部32を埋め込むように、図示していないポリシリコン膜、窒化チタン膜、及びタングステン膜を順次成膜このとき、ポリシリコン膜が開口部32を埋め込むように成膜する。次いで、図示していないタングステン膜上に、キャップ絶縁膜36の母材となる図示していないシリコン窒化膜SiN膜を成膜する。その後、ホトリソグラフィ技術により、シリコン窒化膜SiN膜上に、ビット線34の形成領域を覆うホトレジスト図示せずを形成する。次いで、該ホトレジストをマスクとする異方性エッチング具体的には、ドライエッチングにより、シリコン窒化膜SiN膜、タングステン膜、窒化チタン膜、及びポリシリコン膜をパターニングすることで、シリコン窒化膜SiN膜よりなるキャップ絶縁膜36と、ポリシリコン膜よりなり、第3の不純物拡散領域29の上面29aと接触するビット線コンタクトプラグ33と、ビット線コンタクトプラグ33上に配置され、ポリシリコン膜、窒化チタン膜、及びタングステン膜よりなるビット線34と、を一括形成する。次いで、ビット線34の側面、及びキャップ絶縁膜36を覆うように、図示していないシリコン窒化膜SiN膜及びシリコン酸化膜SiO2膜を順次成膜し、その後、シリコン酸化膜SiO2膜及びシリコン窒化膜SiN膜を全面エッチバックすることにより、キャップ絶縁膜36の側面及びビット線34の側面を覆うサイドウォール膜37を形成する。このように、シリコン窒化膜SiN膜と、シリコン酸化膜SiO2膜とを順次積層させることでサイドウォール膜37を形成することにより、層間絶縁膜38としてSOG法により形成された塗布系の絶縁膜具体的には、シリコン酸化膜SiO2膜を成膜した際、シリコン酸化膜塗布系の絶縁膜の濡れ性が改善されるため、シリコン酸化膜塗布系の絶縁膜中へのボイドの発生を抑制できる。次いで、埋め込み絶縁膜24の上面24a、マスク絶縁膜26の上面26a、及び第2の素子分離用絶縁膜55の上面55aに、サイドウォール膜37を覆うと共に、キャップ絶縁膜36の上面36aに対して面一とされた上面38aを有した層間絶縁膜38を形成する。これにより、キャップ絶縁膜36の上面36aが、層間絶縁膜38から露出される。具体的には、埋め込み絶縁膜24の上面24a、マスク絶縁膜26の上面26a、及び第2の素子分離用絶縁膜55の上面55aに、サイドウォール膜37を覆うように、SOG法により塗布系の絶縁膜シリコン酸化膜SiO2膜を塗布し、次いで、熱処理を行なうことで、シリコン酸化膜塗布系の絶縁膜の膜質を緻密にする。また、上記SOG法によりシリコン酸化膜塗布系の絶縁膜を形成する際には、ポリシラザンを含有した塗布液を用いる。また、上記熱処理は、水蒸気雰囲気中で行なうとよい。次いで、CMP法により、キャップ絶縁膜36の上面36aが露出するまで、熱処理されたシリコン酸化膜塗布系の絶縁膜の研磨を行なう。これにより、キャップ絶縁膜36の上面36aに対して面一とされた上面38aを有した層間絶縁膜38が形成される。なお、図13に示す構造体には図示していないが、上記シリコン酸化膜塗布系の絶縁膜の研磨後に、CVD法により、キャップ絶縁膜36の上面36a及び層間絶縁膜38の上面38aを覆うシリコン酸化膜SiO2膜を形成してもよい。次いで、図17に示す工程では、SACSelfAlignedContact法により、層間絶縁膜38、マスク絶縁膜26、埋め込み絶縁膜24、及びゲート絶縁膜21を異方性エッチング具体的には、ドライエッチングすることで、第2の不純物拡散領域28の上面28aの一部を露出するコンタクト孔41を形成する。この際のドライエッチングは、シリコン酸化膜SiO2膜を選択的にエッチングするステップと、シリコン窒化膜SiN膜を選択的にエッチングするステップとに分けて行なう。次いで、コンタクト孔41内に、上面42aが層間絶縁膜38の上面38aに対して面一とされ、かつ下端が第2の不純物拡散領域28の上面28aと接触する容量コンタクトプラグ42を形成する。具体的には、コンタクト孔41を埋め込むように、CVD法により、窒化チタン膜図示せずと、タングステン膜図示せずとを順次積層させ、次いで、CMP法を用いた研磨により、層間絶縁膜38の上面38aに形成された不要な窒化チタン膜及びタングステン膜を除去することで、コンタクト孔41内に、窒化チタン膜及びタングステン膜よりなる容量コンタクトプラグ42を形成する。次いで、層間絶縁膜38の上面38aに、容量コンタクトプラグ42の上面42aの一部と接触する容量コンタクトパッド44を形成する。具体的には、キャップ絶縁膜36の上面36a、容量コンタクトプラグ42の上面42a、及び層間絶縁膜38の上面38aを覆うように、容量コンタクトパッド44の母材となる金属膜図示せずを成膜する。次いで、ホトリソグラフィ技術により、該金属膜の上面のうち、容量コンタクトパッド44の形成領域に対応する面を覆うホトレジスト図示せずを形成し、次いで、該ホトレジストをマスクとするドライエッチングにより、ホトレジストから露出された不要な金属膜を除去することで、該金属膜よりなる容量コンタクトパッド44を形成する。容量コンタクトパッド44を形成後、ホトレジスト図示せずを除去する。次いで、キャップ絶縁膜36の上面36a、容量コンタクトプラグ42の上面42a、及び層間絶縁膜38の上面38aに、容量コンタクトパッド44を覆うシリコン窒化膜46を形成する。次いで、図18に示す工程では、シリコン窒化膜46上に、図示していない厚さの厚いシリコン酸化膜SiO2膜を成膜する。該シリコン酸化膜SiO2膜の厚さは、例えば、厚さ1500nmとすることができる。次いで、ホトリソグラフィ技術により、シリコン酸化膜SiO2膜上にパターニングされたホトレジスト図示せずを形成し、次いで、該ホトレジストをマスクとするドライエッチングにより、容量コンタクトパッド44上に形成されたシリコン酸化膜図示せず及びシリコン窒化膜46をエッチングすることで、容量コンタクトパッド44を露出するシリンダーホール図示せずを形成する。その後、ホトレジスト図示せずを除去する。次いで、シリンダーホール図示せずの内面、及び容量コンタクトパッド44の上面に、導電膜例えば、窒化チタン膜を成膜することで、該導電膜よりなり、かつ王冠形状とされた下部電極57を形成する。次いで、ウエットエッチングにより、シリコン酸化膜図示せずを除去することで、シリコン窒化膜46の上面を露出させる。次いで、シリコン窒化膜46の上面、及び下部電極57を覆う容量絶縁膜58を形成する。次いで、容量絶縁膜58の表面を覆うように、上部電極59を形成する。このとき、上部電極59は、上部電極59の上面59aの位置が容量絶縁膜58よりも上方に配置されるように形成する。これにより、各容量コンタクトパッド44上に、下部電極57、容量絶縁膜58、及び上部電極59よりなるキャパシタ48が形成される。これにより、第1の実施の形態の半導体装置10が製造される。なお、実際には、上部電極59の上面59aに、図示していない層間絶縁膜、ビア、及び配線等を形成する。第1の実施の形態の半導体装置の製造方法によれば、隣り合うように配置された2つのゲート電極用溝18の底部に位置する半導体基板13に第1の不純物拡散領域27を形成し、2つのゲート電極用溝18の第1の側面18aに配置されたゲート絶縁膜21の上部21Aを覆うように、半導体基板13に第2の不純物拡散領域28を形成し、さらに、半導体基板13に、2つのゲート電極用溝18の第2の側面18bに配置されたゲート絶縁膜21の全てを覆うように、第1の不純物拡散領域27と接合される第3の不純物拡散領域29を形成することにより、半導体基板13のうち、第1の不純物拡散領域27と第2の不純物拡散領域28との間に位置する部分第1の側面18aの一部のみにチャネル領域を形成して、第1及び第2のトランジスタ19-1,19-2間にチャネル領域を形成しないことが可能となる。つまり、第1及び第2のトランジスタ19-1,19-2がオン状態になった時、オン電流が流れるチャネル領域を従来のトランジスタよりも少なくすることが可能となる。これにより、微細化されたメモリセルにおいても、チャネル抵抗を減少させてオン電流を増加させることができる。また、第1及び第2のトランジスタ19-1,19-2の一方が動作した際に、他方のトランジスタが誤動作する悪影響を抑制することが可能となる。これにより、半導体装置10を微細化して、ゲート電極22を狭ピッチで配置した場合でも、第1及び第2のトランジスタ19-1,19-2を独立して、安定して動作させることができる。また、ゲート絶縁膜21を介して、各々のゲート電極用溝18の下部を埋め込むようにゲート電極22を形成し、その後、各々のゲート電極用溝18を埋め込むように、ゲート電極22の上面22aを覆う埋め込み絶縁膜24を形成することにより、ゲート電極22が半導体基板13の表面13aよりも上方に突出することがなくなる。これにより、第1の実施の形態のように、半導体装置10としてDRAMを製造する場合、ゲート電極22を形成する工程よりも後の工程で形成されるビット線34やキャパシタ48を容易に形成することが可能となる。つまり、半導体装置10を容易に製造できる。また、隣り合うように配置された2つのゲート電極用溝18の底部にそれぞれ第1の不純物拡散領域27を形成すると共に、2つのゲート電極用溝18の第2の側面18bに配置されたゲート絶縁膜21の全てを覆うように、第1の不純物拡散領域27と接合された第3の不純物拡散領域29を形成することにより、第1のトランジスタ19-1と電気的に接続された下部電極57にLを蓄積させ、第1のトランジスタ19-1と電気的に接続された下部電極57にHを蓄積させた状態を形成し、この状態で第1のトランジスタ19-1に対応するゲート電極22ワード線のオンオフを繰り返した際、第1のトランジスタ19-1のチャネルに誘起された電子e-図示せずがn型不純物により構成された第1及び第3の不純物拡散領域27,29にトラップされるため、第1のトランジスタ19-1のチャネルに誘起された電子e-が第2のトランジスタ19-2を構成する第2の不純物拡散領域28ドレイン領域に到達することを抑制可能となる。これにより、第1のトランジスタ19-1のチャネルに誘起された電子e-が、第2のトランジスタ19-2と電気的に接続された下部電極57に蓄積されているH情報を破壊してL状態に変化させることがなくなるため、隣接する一方のセルの動作状態により他の一方のセルの蓄積状態が変化するディスターブ不良の発生を抑制できる。また、隣り合うように配置された2つのゲート電極22間の間隔が50nm以下とされたDRAMにおいても、上記ディスターブ不良の発生を抑制できる。なお、第1の実施の形態では、埋め込み絶縁膜24としてシリコン酸化膜SiO2膜を用いると共に、マスク絶縁膜26としてシリコン窒化膜SiN膜を用いた場合を例に挙げて説明したが、埋め込み絶縁膜24としてシリコン窒化膜SiN膜を用いると共に、マスク絶縁膜26としてシリコン酸化膜SiO2膜を用いてもよい。これにより、図17に示す工程において、コンタクト孔41を形成する際、埋め込み絶縁膜24となるシリコン窒化膜SiN膜がエッチングストッパーとして機能するため、コンタクト孔41がゲート電極22の上面22aを露出することがなくなるので、コンタクト孔41に形成される容量コンタクトプラグ42を介して、容量コンタクトパッド44とゲート電極22とが導通することを防止できる。また、第1の実施の形態では、第2の不純物拡散領域28を形成する際図12参照に、第3の不純物拡散領域29の一部となる不純物拡散領域71を形成する場合を例に挙げて説明したが、図12に示す工程において、第2の不純物拡散領域28の形成領域に対応する半導体基板13のみに選択的にn型不純物をイオン注入して第2の不純物拡散領域28を形成し、その後、図13に示す工程において、第3の不純物拡散領域29の形成領域に対応する半導体基板13のみに選択的にn型不純物をイオン注入することで、第3の不純物拡散領域29を形成してもよい。つまり、第2の不純物拡散領域28と、第3の不純物拡散領域29と、を別々の工程で形成してもよい。また、第1の実施の形態の変形例に係る半導体装置60図4参照は、先に説明した図14に示す工程において、第3の不純物拡散領域29を、第1の不純物拡散領域27の底部27Aよりも半導体基板13の裏面13b側に第3の不純物拡散領域29の底部29Aが突出するように形成し、第1の不純物拡散領域27の底部27Aと第3の不純物拡散領域29の底部29Aとの間に段差62を形成すること以外は、第1の実施の形態の半導体装置10の製造方法と同様な手法を用いて製造することができる。第2の実施の形態図19は、本発明の第2の実施の形態に係る半導体装置に設けられたメモリセルアレイの断面図であり、図1に示すA-A線方向の切断面に対応している。図19では、第2の実施の半導体装置80の一例としてDRAMを挙げる。また、図19では、実際には、図1に示すX方向に延在するビット線34を模式的に図示する。さらに、図19において、図2に示す第1の実施の形態の半導体装置10と同一構成部分には同一符号を付し、その説明を省略する。図19を参照するに、第2の実施の形態の半導体装置80は、第1の実施の形態の半導体装置10に設けられたメモリセルアレイ11の替わりに、メモリセルアレイ81を備えた以外は、半導体装置10と同様に構成される。メモリセルアレイ81は、第1の実施の形態で説明したメモリセルアレイ11に設けられた第2の素子分離領域17の替わりに、第2の素子分離領域82を設けた以外は、メモリセルアレイ11と同様に構成される。第2の素子分離領域82は、第2の素子分離用溝54と、第2の素子分離用絶縁膜55と、ゲート絶縁膜21と、ダミーゲート用電極85と、埋め込み絶縁膜24と、により構成されている。第2の素子分離用絶縁膜55は、第2の素子分離用溝54の下部を埋め込むように設けられている。第2の素子分離用絶縁膜55の上面55aは、ゲート電極用溝18の底面18cに対して略面一とされている。ゲート絶縁膜21は、第2の素子分離用溝54の上部側面、及び第2の素子分離用絶縁膜55の上面55aを覆うように設けられている。ダミーゲート用電極85は、ゲート絶縁膜21を介して、第2の素子分離用絶縁膜55上に位置する第2の素子分離用溝54に設けられている。ダミーゲート用電極85は、ゲート電極22と同じ構造とされている。具体的には、ダミーゲート用電極85は、例えば、窒化チタン膜と、タングステン膜と、を順次積層した積層構造とすることができる。ダミーゲート用電極85の上面85aは、ゲート電極22の上面22aに対して略面一とされている。ダミーゲート用電極85は、ゲート電極22とは独立して駆動される電極である。埋め込み絶縁膜24は、ゲート絶縁膜21を介して、ダミーゲート用電極85上に位置する第2の素子分離用溝54、及び開口部26Aを埋め込むように設けられている。これにより、埋め込み絶縁膜24は、ダミーゲート用電極85の上面85aを覆うと共に、半導体基板13の表面13aから突出している。埋め込み絶縁膜24の上面24aは、平坦な面とされており、マスク絶縁膜26の上面26aに対して略面一とされている。第2の実施の形態の半導体装置によれば、素子形成領域Rに形成された第1及び第2のトランジスタ19-1,19-2と、該素子形成領域Rと隣り合う位置に配置された素子形成領域Rに形成された第1及び第2のトランジスタ19-1,19-2とを、第2の方向において分離する第2の素子分離領域17の構成の一部として、ゲート電極22とは独立して電位を変化させることの可能なダミーゲート用電極85を設けることにより、第2の不純物拡散領域28とダミーゲート用電極85との間の電位差を小さくして、接合リーク電流を減少させることが可能となる。これにより、半導体装置80がDRAMの場合、DRAMの記憶保持特性を向上させることができる。また、上記構成とされた第2の実施の形態の半導体装置80は、第1の実施の形態の半導体装置10と同様な効果を得ることができる。具体的には、ゲート電極用溝18の配設ピッチを狭くした場合において、第1及び第2のトランジスタ19-1,19-2のうち、一方のトランジスタを動作させた際、その動作状態が該トランジスタに隣接する他方のトランジスタに干渉することがなくなるため、独立して第1及び第2のトランジスタ19-1,19-2を動作させることができると共に、隣接する一方のセルの動作状態により他の一方のセルの蓄積状態が変化するディスターブ不良の発生を抑制できる。図20は、本発明の第2の実施の形態の変形例に係る半導体装置に設けられたメモリセルアレイの概略構成を示す断面図である。図20に示す切断面は、図19に示すメモリセルアレイの切断面に対応している。図20において、図19に示す第2の実施の形態の半導体装置80と同一構成部分には、同一符号を付す。また、図20では、第2の実施の形態の変形例の半導体装置90の一例としてDRAMを挙げる。図20を参照するに、第2の実施の形態の変形例の半導体装置90に設けられたメモリセルアレイ91は、先に説明した第2の実施の形態の半導体装置80のメモリセルアレイ81に設けられた第3の不純物拡散領域29の底部29Aを、第1の不純物拡散領域27の底部27Aよりも半導体基板13の裏面13b側に突出させ、第1の不純物拡散領域27の底部27Aと第3の不純物拡散領域29の底部29Aとの間に段差62を設けた以外は、メモリセルアレイ81と同様に構成される。第2の実施の形態の変形例の半導体装置によれば、第1の不純物拡散領域27と接合され、かつ第1の不純物拡散領域27の底部27Aから半導体基板13の裏面13b側に突出した第3の不純物拡散領域29と、を有することにより、第1のトランジスタ19-1と電気的に接続された下部電極57にLを蓄積させ、第1のトランジスタ19-1と電気的に接続された下部電極57にHを蓄積させた状態を形成し、この状態で第1のトランジスタ19-1に対応するゲート電極22ワード線のオンオフを繰り返した際、第1のトランジスタ19-1のチャネルに誘起され、かつ第1の不純物拡散領域27にトラップされなかった電子e-図示せずを、第3の不純物拡散領域29の底部29Aでトラップすることが可能となる。つまり、第1の実施の形態の半導体装置10の構成と比較して、第1のトランジスタ19-1のチャネルに誘起された電子e-図示せずをトラップする確立を向上させることができる。これにより、第1のトランジスタ19-1のチャネルに誘起された電子e-が、第2のトランジスタ19-2と電気的に接続された下部電極57に蓄積されているH情報を破壊してL状態に変化させることがなくなるため、隣接する一方のセルの動作状態により他の一方のセルの蓄積状態が変化するディスターブ不良の発生を精度良く抑制できる。また、第2の実施の形態の変形例の半導体装置90は、第2の実施の形態の半導体装置80と同様な効果を得ることができる。具体的には、第2の素子分離領域17の構成の一部として、ゲート電極22とは独立して電位を変化させることの可能なダミーゲート用電極85を設けることにより、第2の不純物拡散領域28とダミーゲート用電極85との間の電位差を小さくして、接合リーク電流を減少させることが可能となるので、半導体装置80がDRAMの場合、DRAMの記憶保持特性を向上させることができる。また、上記第2の実施の形態の変形例の半導体装置90は、第1の実施の形態の半導体装置10と同様な効果を得ることができる。具体的には、ゲート電極用溝18の配設ピッチを狭くした場合において、第1及び第2のトランジスタ19-1,19-2のうち、一方のトランジスタを動作させた際、その動作状態が該トランジスタに隣接する他方のトランジスタに干渉することがなくなるため、独立して第1及び第2のトランジスタ19-1,19-2を動作させることができる。図21A~図21C、図22A~図22C、図23A~図23C、及び図24は、本発明の第2の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図である。図21Aは、メモリセルアレイが形成される領域の平面図であり、図21Bは、図21Aに示す構造体のA-A線方向の断面図であり、図21Cは、図21Aに示す構造体のB-B線方向の断面図である。図22Aは、メモリセルアレイが形成される領域の平面図であり、図22Bは、図22Aに示す構造体のA-A線方向の断面図であり、図22Cは、図22Aに示す構造体のB-B線方向の断面図である。図23Aは、メモリセルアレイが形成される領域の平面図であり、図23Bは、図23Aに示す構造体のA-A線方向の断面図であり、図23Cは、図23Aに示す構造体のB-B線方向の断面図である。また、図21A、図22A、及び図23Aに示すA-A線は、図1に示すA-A線に対応している。また、図24は、断面図であり、図19に示す半導体装置80の切断面に対応している。主に、図21A~図21C、図22A~図22C、図23A~図23C、及び図24を参照して、第2の実施の形態に係る半導体装置80具体的には、メモリセルアレイ81の製造方法について説明する。始めに、第1の実施の形態で説明した図5A~図5Cに示す工程から図9A~図9Cに示す工程と同様な処理を行なうことで、図9A~図9Cに示す構造体と同様な構造体具体的には、図9A及び図9Bに示す構造体から符号17第2の素子分離領域17を削除した構造体を形成する。次いで、図21A~図21Cに示す工程では、エッチバック後の第2の素子分離用絶縁膜55の上面55aがゲート電極用溝18の底面18cに対して略面一となるように、図9Bに示す第2の素子分離用絶縁膜55を選択的にエッチバックする。これにより、ゲート電極用溝18の下部を埋め込む第2の素子分離用絶縁膜55が形成される。半導体基板13の表面13aを基準としたときのエッチバック後の第2の素子分離用絶縁膜55の上面55aの深さD4は、ゲート電極用溝18の深さD3と略等しい。次いで、図22A~図22Cに示す工程では、第2の素子分離用溝54の上部に露出された半導体基板13にn型不純物がイオン注入されないように、第2の素子分離用溝54を埋め込むホトレジスト図示せずを形成する。次いで、第1の実施の形態で説明した図10A~図10Cに示す工程と同様な手法により、各々のゲート電極用溝18の底部に第1の不純物拡散領域27を形成する。その後、ホトレジスト図示せずを除去する。次いで、図23A~図23Cに示す工程では、各々のゲート電極用溝18の第1及び第2の側面18a,18b、及び底面18cと、第2の素子分離用溝54の上部の内面第2の素子分離用絶縁膜55の上面55aも含むと、を覆うようにゲート絶縁膜21を形成する。次いで、ゲート絶縁膜21が形成されたゲート電極用溝18及び第2の素子分離用溝54を埋め込むように、ゲート電極22及びダミーゲート用電極85の母材となる導電膜を形成し、その後、上面22a及び85aが半導体基板13の表面13aよりも低くなるように、該導電膜をエッチバックすることで、ゲート電極用溝18に配置されるゲート電極22と、第2の素子分離用溝54に配置されるダミーゲート用電極85と、を一括形成する。上記ゲート電極22及びダミーゲート用電極85の母材となる導電膜としては、例えば、窒化チタン膜と、タングステン膜と、を順次積層させたTiN/W積層膜を用いることができる。各々のゲート電極22は、メモリセルのワード線を構成する。次いで、ゲート電極22の上面22a、及びダミーゲート電極85の上面85aを覆うと共に、ゲート電極用溝18、第2の素子分離用溝54、及び溝状の開口部26A,26Bを埋め込む、埋め込み絶縁膜24を形成する。具体的には、HDP法により形成された絶縁膜例えば、シリコン酸化膜SiO2膜、或いはSOG法により形成された塗布系の絶縁膜例えば、シリコン酸化膜SiO2膜により、ゲート電極用溝18の上部、第2の素子分離用溝54の上部、及び開口部26A,26Bを埋め込む。次いで、CMP法により、マスク絶縁膜26の上面26aよりも上方に成膜された絶縁膜を除去する。これにより、ゲート電極用溝18、第2の素子分離用溝54、及び開口部26A,26Bを埋め込む絶縁膜例えば、シリコン酸化膜SiO2膜よりなり、かつマスク絶縁膜26の上面26aに対して面一とされた上面24aを有した埋め込み絶縁膜24を形成する。次いで、図24に示す工程では、第1の実施の形態で説明した図12A~図12C、図13A~図13C、図14A~図14C、図15A~図15C、図16、図17、及び図18に示す工程の処理を順次行なうことで、図24に示すように、メモリセルアレイ81を備えた第2の実施の形態の半導体装置80が製造される。第2の実施の形態の半導体装置の製造方法によれば、素子形成領域Rに形成された第1及び第2のトランジスタ19-1,19-2と、該素子形成領域Rと隣り合う位置に配置された素子形成領域Rに形成された第1及び第2のトランジスタ19-1,19-2とを、第2の方向において分離する第2の素子分離領域17の構成の一部として、ゲート電極22とは独立して電位を変化させることの可能なダミーゲート用電極85を形成することにより、第2の不純物拡散領域28とダミーゲート用電極85との間の電位差を小さくして、接合リーク電流を減少させることが可能となる。これにより、半導体装置80がDRAMの場合、DRAMの記憶保持特性を向上させることができる。また、上記第2の実施の形態の半導体装置80の製造方法は、第1の実施の形態の半導体装置10の製造方法と同様な効果を得ることができる。以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形変更が可能である。図25は、本発明の第1及び第2の実施の形態に係る半導体装置に適用可能なメモリセルアレイのレイアウトの他の例を示す平面図である。図25において、図1に示す構造体と同一構成部分には、同一符号を付す。上記第1及び第2の実施の形態で説明した半導体装置10,60,80,90は、図25に示すような活性領域16及びビット線34がジグザグ形状とされたレイアウトにも適用可能である。"