"基板の主面に柱状のシリコンピラーを形成するシリコンピラー形成工程と、前記シリコンピラーを覆うように第1の絶縁膜を形成する第1絶縁膜形成工程と、前記第1の絶縁膜を上面から除去し、前記シリコンピラー上部の上面及び側面を露出させる第1絶縁膜除去工程と、前記シリコンピラー上部の上面及び側面にエピタキシャル成長法によりシリコン膜を形成するシリコン膜形成工程と、を有することを特徴とする半導体装置の製造方法。前記シリコン膜形成工程後に、前記シリコン膜の上面及び側面を覆うように、前記第1の絶縁膜上に第2の絶縁膜を形成する第2絶縁膜形成工程と、前記シリコン膜の上面が露出するように前記第2の絶縁膜の一部を除去し、第1のコンタクトホールを形成する第1コンタクトホール形成工程と、前記第1コンタクトホールの上方から第1の導電型ドーパントを注入することにより第1の拡散領域を形成する第1拡散領域形成工程と、を有することを特徴とする請求項1に記載の半導体装置の製造方法。前記シリコン膜形成工程後に、前記シリコン膜の上面から第1の導電型ドーパントを注入することにより第1の拡散領域を形成する第1拡散領域形成工程と、前記拡散領域を覆うように前記第1の絶縁膜上に前記第2の絶縁膜を形成する第2絶縁膜形成工程と、前記シリコン膜の上面が露出するように前記第2の絶縁膜の一部を除去し、第1のコンタクトホールを形成する第1コンタクトホール形成工程と、を有することを特徴とする請求項1に記載の半導体装置の製造方法。前記シリコン膜形成工程後に、前記シリコン膜の側面から第1の導電型ドーパントを斜め注入することにより第1の拡散領域を形成する第1拡散領域形成工程と、前記拡散領域を覆うように前記第1の絶縁膜上に前記第2の絶縁膜を形成する第2絶縁膜形成工程と、前記シリコン膜の上面が露出するように前記第2の絶縁膜の一部を除去し、第1のコンタクトホールを形成する第1コンタクトホール形成工程と、を有することを特徴とする請求項1に記載の半導体装置の製造方法。前記シリコンピラー形成工程において、前記基板上に前記マスク絶縁膜を形成してから前記基板をエッチングして前記シリコンピラーを形成し、前記第1絶縁膜形成工程及び前記第1絶縁膜除去工程において、前記マスク絶縁膜を残すことで前記シリコンピラーの上面を前記マスク絶縁膜によって覆ったままとし、前記シリコン膜形成工程において、前記シリコンピラー上部の側面のみにエピタキシャル成長法により前記シリコン膜形成することを特徴とする請求項1に記載の半導体装置の製造方法。前記シリコン膜形成工程後に、前記マスク絶縁膜を除去するマスク絶縁膜除去工程と、前記シリコン膜と前記シリコンピラー上面を覆うように、前記第1の絶縁膜上に第2の絶縁膜を形成する第2絶縁膜形成工程と、前記シリコン膜及び前記シリコンピラーの上面が露出するように前記第2の絶縁膜の一部を除去し、第1のコンタクトホールを形成する第1コンタクトホール形成工程と、前記第1のコンタクトホールの上方から第1の導電型ドーパントを注入することにより第1の拡散領域を形成する第1拡散領域形成工程と、を有することを特徴とする請求項5に記載の半導体装置の製造方法。前記第1コンタクトホール形成工程後に、前記第1のコンタクトホール内の前記シリコン膜上に第1の導電膜を埋め込むことにより第1のコンタクトプラグを形成する第1コンタクトプラグ形成工程と、前記第1のコンタクトプラグ上に第1の上部配線を形成する第1上部配線形成工程と、を有することを特徴とする請求項2~請求項4及び請求項6のいずれかの請求項に記載の半導体装置の製造方法。前記第1絶縁膜形成工程前に、前記基板主面上に第3の絶縁膜を形成する第3絶縁膜形成工程と、前記第3の絶縁膜の上方から前記基板に第2の導電型ドーパントを注入して第2の拡散領域を形成する第2拡散領域形成工程と、前記シリコンピラーの側壁にゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜の周囲に第1の不純物ドープ半導体から成るゲート電極を形成するゲート電極形成工程と、を有することを特徴とする請求項1~請求項7のいずれかの請求項に記載の半導体装置の製造方法。基板の主面に対して第1の方向に延在する第1の溝を形成することによりシリコンフィンを形成するシリコンフィン形成工程と、前記基板表面に前記第1の溝の底部上方から第2の導電型ドーパントを注入することにより第2の拡散領域を形成する第2拡散領域形成工程と、前記シリコンフィン間の前記基板の主面上に、第1の方向に延在し、かつ前記第1の拡散領域を分断する第2の溝を形成する第2溝工程と、前記第1の溝及び前記第2の溝を埋める第4の絶縁膜を形成する第4絶縁膜形成工程と、前記第1の方向に交差する第2の方向に延在し、かつ前記第1の拡散領域を露出させる第3の溝を形成することにより前記シリコンフィンを複数のシリコンピラーに分割するシリコンピラー形成工程と、を有することを特徴とする請求項1~請求項7のいずれかの請求項に記載の半導体装置の製造方法。前記シリコンピラー形成工程後に、前記第2の拡散領域表面上に第5の絶縁膜を形成する第5絶縁膜形成工程と、前記第3の溝の形成によって露出された前記シリコンピラーの側面上にゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記第3の溝内に前記ゲート絶縁膜を覆い、かつ前記第3の溝に沿って延在する第1の不純物ドープ半導体から成るゲート電極を形成するゲート電極形成工程と、前記第3の溝内の前記ゲート絶縁膜を埋める第6の絶縁膜を形成する第6絶縁膜形成工程と、を有することを特徴とする請求項9に記載の半導体装置の製造方法。前記第1の上部配線上にキャパシタを形成するキャパシタ形成工程を有することを特徴とする請求項7~請求項10のいずれかの請求項に記載の半導体装置の製造方法。前記第1の拡散領域と、前記シリコンピラーの前記第1の拡散領域部分より下方の部分とを相互に逆導電型の半導体にすることを特徴とする請求項2~請求項10のいずれかの請求項に記載の半導体装置の製造方法。基板の主面に柱状に形成されたシリコンピラーと、前記シリコンピラーと同時に形成された第1の溝の下部に充填され、前記シリコンピラー上部を露出させるように形成された第1の絶縁膜と、前記シリコンピラー上部の上面及び側面にエピタキシャル成長法により形成されたシリコン膜と、を有することを特徴とする半導体装置。前記シリコン膜が、前記シリコンピラー上部の側面のみに形成されていることを特徴とする請求項13に記載の半導体装置。前記シリコン膜に第1の導電型ドーパントが注入されることにより形成された第1の拡散領域を有することを特徴とする請求項13または請求項14に記載の半導体装置。前記第1の拡散領域を覆うようにして前記第1の絶縁膜上に形成された第2の絶縁膜と、前記第1の拡散領域の上面が露出されるように前記第2の絶縁膜内に形成された前記第1のコンタクトホールに、第1の導電膜が充填されることにより形成された第1のコンタクトプラグと、前記第1のコンタクトプラグ上に形成された第1の上部配線と、を有することを特徴とする請求項15に記載の半導体装置。前記シリコンピラー間の前記基板表面上に形成された第3の絶縁膜と、前記第3の絶縁膜の上方から第2の導電型ドーパントが注入されることにより前記第3の絶縁膜下方の前記基板内に形成された第2の拡散領域と、前記シリコンピラーの側壁に形成されたゲート絶縁膜と、前記ゲート絶縁膜の周囲に形成された第1の不純物ドープシリコンから成るゲート電極と、を有することを特徴とする請求項13~請求項16のいずれかの請求項に記載の半導体装置。前記基板の第1の方向に延在する第1の溝と前記第1の方向に交差する第2の方向に延在する第3の溝により前記基板の主面上に柱状に形成されたシリコンピラーと、前記基板表面に前記第1の溝の底部上方から第2の導電型ドーパントが注入されることにより形成された第2の拡散領域と、前記第1の溝と前記シリコンピラー間の第1の拡散領域を分断するために設けられた前記第1の方向に延在する第2の溝とに充填された第4の絶縁膜と、を有することを特徴とする請求項13~請求項16のいずれかの請求項に記載の半導体装置。前記第2の拡散領域表面上に形成された第5の絶縁膜と、前記第3の溝の形成によって露出された前記シリコンピラーの側面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を覆い、かつ前記第3の溝に沿って延在するように形成された、第1の不純物ドープ半導体から成るゲート電極と、前記第3の溝内の前記ゲート絶縁膜上に充填された第6の絶縁膜と、を有することを特徴とする請求項18に記載の半導体装置。前記第1の上部配線上に形成されたキャパシタを有することを特徴とする請求項16~請求項19のいずれかの請求項に記載の半導体装置。前記第1の拡散領域と、前記シリコンピラーの前記第1の拡散領域部分より下方の部分とが相互に逆導電型の半導体であることを特徴とする請求項14~請求項20のいずれかの請求項に記載の半導体装置。しかしながら、従来の半導体装置の製造方法のように、シリコンピラーの上面を種にエピタキシャル成長を行うと、形成されるシリコン膜の高さがトランジスタ毎にばらついてしまう。その結果、シリコン膜形成後に行うシリコンピラー上部の拡散領域の形成において、シリコン膜への導電型ドーパントの注入深さにトランジスタ毎のばらつきが生じる問題があった。本発明の半導体装置の製造方法は、基板の主面に柱状のシリコンピラーを形成するシリコンピラー形成工程と、シリコンピラーを覆うように第1の絶縁膜を形成する第1絶縁膜形成工程と、第1の絶縁膜を上面から除去し、シリコンピラー上部の上面及び側面を露出させる第1絶縁膜除去工程と、シリコンピラー上部の上面及び側面にエピタキシャル成長法によりシリコン膜を形成するシリコン膜形成工程とを有することを特徴とする。本発明の半導体装置は、基板の主面に柱状に形成されたシリコンピラーと、シリコンピラーと同時に形成された第1の溝の下部に充填され、シリコンピラー上部を露出させるように形成された第1の絶縁膜と、シリコンピラー上部の上面及び側面にエピタキシャル成長法により形成されたシリコン膜とを有することを特徴とする。本発明の半導体装置の製造方法によれば、シリコンピラーの上部が周囲の絶縁膜第1の絶縁膜上面より突出し、シリコンピラーの上面に加えて側面を種として、エピタキシャル成長法によるシリコン膜が形成される。この方法では、従来のシリコン膜の形成方法よりも、エピタキシャル成長量が少なくて済む。そのため、エピタキシャル成長により形成されるシリコン膜の高さのトランジスタ毎のばらつきを低減することができる。また、シリコンピラー上部の拡散領域の形成の際に、導電型ドーパントの注入深さを略均一にすることができる。その結果、電気特性のトランジスタ毎のばらつきが少ない半導体装置を製造することができる。以下、本発明を適用した半導体装置及びその製造方法について、図面を参照して詳細に説明する。なお、以下の説明で用いる図面は、各構成要素の寸法比率等が実際と同一であるとは限らない。また、以下の説明において例示される材料等は一例であって、本発明はそれらに限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することができる。第1の実施形態図1は本発明の第1実施形態である半導体装置200の主要部を示す断面図である。半導体装置200は、図1に示すように基板1と、基板1表面内に形成されたp型ウェル20a及びn型ウェル20bと、これらのウェルに連接して形成されたシリコンピラー2と、p型ウェル20aとn型ウェル20bとの間に形成されたSTIshallowtrenchisolation膜16と、ウェルの主面上に形成された下部拡散領域第2の拡散領域7と、下部拡散領域7及びSTI膜16上に形成された基板絶縁膜第3の絶縁膜30と、シリコンピラー2の側壁に形成されたゲート絶縁膜5と、その周囲に形成されたゲート電極6と、ゲート電極間を埋める層間絶縁膜第1の絶縁膜8と、シリコンピラー2上部に形成された上部拡散領域第1の拡散領域10と、上部拡散領域10を埋め込むように形成された層間絶縁膜第2の絶縁膜12と、層間絶縁膜12上に形成された第1の上部配線18及び第2の上部配線19と、上部拡散領域10と第1の上部配線18とを接続する第1のコンタクトプラグ13と、下部拡散領域10と第2の上部配線19とを接続する第2のコンタクトプラグ14とを有する。また、半導体装置200のうち、p型ウェル20aを含む領域はnチャネルトランジスタ101aとして機能し、n型ウェル20bを含む領域はpチャネルトランジスタ101bとして機能する。基板1としては、例えば、シリコン基板を用いることができる。具体的にはp型のシリコン基板を用いることができる。以下では、基板1としてp型のシリコン基板シリコンウェハを用いることとして説明する。p型ウェル20aは、p型の不純物が基板1に注入されることにより形成された不純物拡散領域である。また、n型ウェル20bは、同様にしてn型の不純物が基板1に注入されることにより形成された不純物拡散領域である。これらのウェルは、ソースドレイン領域やソースドレイン領域の端子に配線層となる金属等を接合する際に、その接触抵抗を下げる目的で形成される。p型ウェル20a及びn型ウェル20bに連接されるシリコンピラー2はそれぞれのウェルと同一型p型あるいはn型の導電性を有している。なお、図1にはnチャネルトランジスタ101aの領域と、pチャネルトランジスタ101bの領域に、それぞれp型ウェルとn型ウェルが設けられているツインウェル型の構成を示しているが、この構成に限るものではなく、シングルウェル型やトリプルウェル型の構成を用いてもよい。STI膜16は、p型ウェル20aとn型ウェル20bとの境界面に形成された溝に絶縁膜が充填されることにより形成される。STI膜16には、例えば酸化シリコンを用いることができる。下部拡散領域7は、n型半導体またはp型半導体の不純物を含む領域であり、シリコンピラー2の部分を除くp型ウェル20a及びn型ウェル20bの上面に形成されている。p型ウェル20aの主面上の下部拡散領域7aには不純物としてn型半導体が注入され、下部拡散領域7aはn型に導電化される。また、n型ウェル20bの主面上の下部拡散領域7bには不純物としてp型半導体が注入され、下部拡散領域7bはp型に導電化されている。n型半導体としては、ヒ素やリン等が挙げられる。また、p型半導体としては、アルミニウムやヒ素、インジウム等が挙げられる。下部拡散領域10は、トランジスタのソースドレイン領域として機能する。基板絶縁膜30はp型ウェル20aとn型ウェル20bとSTI膜16の表面上に形成されている。基板絶縁膜30としては、例えば酸化シリコンを用いることができる。なお、本実施形態では、基板絶縁膜30として酸化シリコン膜を用いた場合を例に挙げて説明する。ゲート絶縁膜5は、下部拡散領域7の一部とシリコンピラー2の側壁を覆うように形成されている。ゲート絶縁膜5としては、例えば酸化シリコン膜を用いることができる。なお、本実施形態では、ゲート絶縁膜5として酸化シリコン膜を用いることとして説明する。ゲート電極6は、基板絶縁膜30の上面及びゲート絶縁膜5を覆うように設けられている。ゲート電極6には、不純物ドープシリコン第1の不純物ドープ半導体を用いることができる。具体的には、ヒ素ドープシリコン等を用いることができる。層間絶縁膜8は、絶縁膜30と、ゲート電極6と、露出されたシリコンピラー2を覆うように形成されている。層間絶縁膜8の上面は、平坦な面とされている。層間絶縁膜8としては、例えば、シリコン酸化膜やシリコン窒化膜等を用いることができる。なお、本実施形態では、層間絶縁膜8としてシリコン酸化膜を用いた場合を例に挙げて説明する。上部拡散領域10は、シリコンピラー上部22と、シリコンピラー上部22に当接して形成されたシリコン膜24から構成され、シリコンピラー2上に形成されている。また、シリコンピラー上部22とシリコン膜10には、n型半導体またはp型半導体の不純物が含まれている。p型ウェル20a領域の上部拡散領域10aのシリコンピラー上部22aとシリコン膜24aには不純物としてn型半導体が注入され、上部拡散領域10aはn型に導電化されている。また、n型ウェル20b領域の上部拡散領域10bのシリコンピラー上部22bとシリコン膜24bには不純物としてp型半導体が注入され、上部拡散領域10bはp型に導電化されている。上部拡散領域10は、トランジスタのソースドレイン領域として機能する。層間絶縁膜12は、上部拡散領域10を覆うように、層間絶縁膜8の上面に設けられている。層間絶縁膜12としては、例えば、シリコン酸化膜を用いることができる。なお、本実施形態では、層間絶縁膜12としてシリコン酸化膜を用いた場合を例に挙げて説明する。第1の上部配線18は、層間絶縁膜12の上面に設けられており、第1のコンタクトプラグ13の上端と接している。また、第1のコンタクトプラグ13は、上部拡散領域10の上面と接するように、層間絶縁膜12を貫通して形成されている。第1の上部配線18及び第1のコンタクトプラグ13を形成するための導電膜第1の導電膜としては、金属膜を用いることができる。第1の上部配線18は、第1のコンタクトプラグ13を介して、上部拡散領域10と電気的に接続されている。第2の上部配線19は、層間絶縁膜12の上面に設けられており、第2のコンタクトプラグ14の上端と接続されている。また、第2のコンタクトプラグ14は、絶縁膜30と、層間絶縁膜8と層間絶縁膜12とを貫通して、下部拡散領域7の上面と第2の上部配線19の底面に接するように形成されている。第2の上部配線19及び第2のコンタクトプラグ14を形成するための導電膜第2の導電膜としては、金属膜を用いることができる。これにより、第2の上部配線19は、第2のコンタクトプラグ14を介して、下部拡散領域7と電気的に接続されている。このような構成の半導体装置200は、ピラー型MISトランジスタとして動作する。図示略の半導体装置200の周辺回路等からは、第1の上部配線18及び第2の上部配線19に、電圧が印加され、別途ゲート電極6に電圧が印加される。これらの電圧の印加量は周辺回路に設けられている制御部によって制御される。ゲート電極6に電圧が印加されると、ゲート絶縁膜5を介してゲート電極6に接するシリコンピラー中央部23の延在方向に、トランジスタのチャネル領域が形成される。これにより、下部拡散領域7から上部拡散領域10に電子の流れが生じ、第1の上部配線18と第2の上部配線19とが電気的に接続可能な状態になる。したがって、制御部における電圧の制御を行うことにより、半導体装置200はスイッチ機能を発動する。なお、層間絶縁膜12上にさらに別の半導体装置が設けられ、その半導体装置の配線と半導体装置200の第1の上部配線及び第2の上部配線が接続することができる。次いで、図2~図9を参照して、本実施形態の半導体装置200の製造方法について説明する。図2~図9は、本発明の実施形態に係る半導体装置の各製造工程を示す断面図である。図2~図9において、図1に示す半導体装置200と同一の構成部分には同一の符号を付す。始めに、基板1にSTI膜16を形成する。STI膜16の形成位置は、次の工程で形成するp型ウェルとn型ウェルとの境界部である。また、STI膜16の基板1表面からの深さは、p型ウェルとn型ウェルの深さに合わせて設定されることが好ましい。<基板内拡散領域形成工程>次に、STI膜16間の基板1表面内に不純物を注入する。このとき、nチャネルトランジスタを形成する領域においては、基板1表面の上方から、チャネルイオンとしてp型不純物の高濃度イオンを基板1に注入する。また、pチャネルトランジスタを形成する領域においては、基板1表面の上方から、チャネルイオンとしてn型不純物の高濃度イオンを基板1に注入する。この工程により、図2に示すように基板1上にp型ウェル20aと、n型ウェル20bと、STI膜16とが形成される。次に、基板1の表面を酸化させ、基板1上に酸化シリコン膜3を形成する。続いて、酸化シリコン膜3上に、シリコンピラーを形成するためのハードマスクとしての窒化シリコン膜4を形成する。さらに、窒化シリコン膜4上にレジスト膜を形成し、このレジスト膜をマスクとして酸化シリコン膜3及び窒化シリコン膜4のパターニング及び後処理を行う。この工程により、後にシリコンピラー2になる基板1上方の酸化シリコン膜3及び窒化シリコン膜4のみが残存する。<シリコンピラー形成工程>次に、酸化シリコン膜3及び窒化シリコン膜4をマスクとして、図2に示すように基板1のパターニングを行い、シリコンピラー2を形成する。次に、p型ウェル20a及びn型ウェル20bの表面と、シリコンピラー2の側壁と、窒化シリコン膜4の側面及び上面を覆うようにして、酸化シリコン膜25を形成する。酸化シリコン膜25はISSGinsitustreamgeneration法により形成することができる。次に、シリコンピラー2間の溝部に窒化シリコン膜を充填する。続いて、この窒化シリコン膜のエッチバックを行い、酸化シリコン膜25上に、図3に示すサイドウォールスペーサ26を形成する。<第3絶縁膜形成工程>次に、露出されたp型ウェル20a上面及びn型ウェル20b上面を熱酸化処理により酸化させ、図3に示すような酸化シリコン膜から成る基板絶縁膜30を形成する。<第2拡散領域形成工程>次に、p型ウェル20a上の酸化シリコン膜30の上方から、導電型ドーパントとしてのn型半導体の高濃度イオンをp型ウェル20aに注入する。これにより、p型ウェル20aと基板絶縁膜30との界面に、n型半導体の不純物拡散領域である下部拡散領域7aが形成される。同様にして、n型ウェル20b上の酸化シリコン膜30の上方から、導電型ドーパントとしてのp型半導体の高濃度イオンをn型ウェル20bに注入する。これにより、n型ウェル20bと基板絶縁膜30との界面に、p型不純物の不純物拡散領域である下部拡散領域7bが形成される。その後、酸化シリコン膜25とサイドウォールスペーサ26を除去する。<ゲート絶縁膜形成工程>次に、露出された下部拡散領域7と、シリコンピラー2と、酸化シリコン膜3と、窒化シリコン膜4を覆うようにして、酸化シリコン膜から成るゲート絶縁膜5を形成する。ゲート絶縁膜5の酸化シリコン膜はISSG法により形成することができる。<ゲート電極形成工程>次に、シリコンピラー中央部23のゲート絶縁膜5と基板絶縁膜30を埋めるように、不純物ドープシリコンから成るゲート電極膜を形成する。続いて、このゲート電極膜のエッチバックを行い、図4に示すようにゲート電極6を形成する。<第1絶縁膜形成工程>次に、シリコンピラー2の上部と、ゲート電極6と、基板絶縁膜30を埋め込むように、図4に示すような酸化シリコン膜から成る層間絶縁膜8を形成する。<第1絶縁膜除去工程>次に、図5に示すように窒化シリコン膜4の上面が露出するまで、層間絶縁膜8の上面を除去する。層間絶縁膜8はCMPchemicalmechanicalpolishing法またはエッチバックにより、除去することができる。続いて、熱燐酸を用いたウェットエッチングにより、窒化シリコン膜4と窒化シリコン膜4側面のゲート絶縁膜5を除去する。この工程により、図6に示すように、シリコンピラー2上に形成されている酸化シリコン膜3が露出される。その後、図7に示すように層間絶縁膜8を下方にエッチバックして、シリコンピラー2の上部シリコンピラー上部22を層間絶縁膜8の上面から突出させる。また、酸化シリコン膜3と、露出されたシリコンピラー上部22の側壁のゲート絶縁膜5を除去する。この工程により、シリコンピラー2上部22が層間絶縁膜8から突出し、かつ露出された状態図7になる。<シリコン膜形成工程>次に、図8に示すようにシリコンピラー上部22の上面及び側面を種として、エピタキシャル成長法によりシリコンピラー上部22を覆うようにしてシリコン膜24を形成する。この工程では、上面及び側面が層間絶縁膜8から突出したシリコンピラー上部22にシリコン膜24を形成するため、エピタキシャル成長量を少なくすることができる。したがって、シリコンピラー2毎のシリコン膜24の厚みのばらつきを低減することができる。<第2絶縁膜形成工程>次に、層間絶縁膜8上にシリコン膜24を埋め込むように、酸化シリコン膜から成る層間絶縁膜12を形成する。<第1コンタクトホール形成工程>次に、CMP法により層間絶縁膜12の上面を研磨する。その後、シリコン膜24の上面が露出するように層間絶縁膜12のパターニングを行う。これにより、シリコン膜24上に、層間絶縁膜12を貫通する第1のコンタクトホール32が形成される。<第1拡散領域形成工程>次に、p型ウェル20a上のシリコン膜24aの上面上方から、導電型ドーパントとしてのn型半導体の高濃度イオンをシリコンピラー上部22a及びシリコン膜24aに注入する。これにより、p型ウェル20aと連接するシリコンピラー2a上に、n型半導体の不純物拡散領域である上部拡散領域10aが形成される。同様にして、n型ウェル20b上のシリコン膜24bの上面上方から、導電型ドーパントとしてのp型半導体の高濃度イオンをシリコンピラー上部22b及びシリコン膜24bに注入する。これにより、n型ウェル20bと連接するシリコンピラー2b上に、p型半導体の不純物拡散領域である上部拡散領域10bが形成される。このような工程により、図9に示すような上部拡散領域10が形成される。この工程では、前述のように、シリコンピラー2毎のシリコン膜24の膜厚のばらつきが小さいため、シリコンピラー2毎の導電型ドーパントのイオンの注入深さ飛程のばらつきも小さくなる。<第1コンタクトプラグ形成工程>次に、上部拡散領域10上に形成された第1のコンタクトホール32に導電膜を埋め込み、第1のコンタクトプラグ13を形成する。第1のコンタクトプラグ13は、その上面が層間絶縁膜12の上面に対して面一となるように形成する。また、導電膜としては、タングステン膜やチタン膜等の金属膜を用いることができる。<第1上部配線形成工程>次に、第1のコンタクトプラグ13上に、上部拡散領域10への通電用の第1の上部配線18を形成する。第1の上部配線18の材料としては、第1のコンタクトプラグ13と同様の金属膜を用いることができる。この工程により、第1の上部配線18は第1のコンタクトプラグ13を介して、上部拡散領域10と電気的に接続される。<第2コンタクトホール形成工程>次に、フォトリソグラフィ法とドライエッチング法との組み合わせにより、層間絶縁膜12と層間絶縁膜8と絶縁膜30を貫通し、底面に下部拡散領域7の上面を露出させる第2のコンタクトホール34を形成する。<第2コンタクトプラグ形成工程>次に、第2のコンタクトホール34に導電膜を埋め込み、第2のコンタクトプラグ14を形成する。第2のコンタクトプラグ14は、その上面が層間絶縁膜12及び第1のコンタクトプラグ13の上面に対して面一となるように形成する。導電膜としては、タングステン膜やチタン膜等の金属膜を用いることができる。<第2上部配線形成工程>次に、第2のコンタクトプラグ14上に、下部拡散領域7への通電用の第2の上部配線19を形成する。第2の上部配線19の材料としては、第2のコンタクトプラグ14と同様の金属膜を用いることができる。この工程により、第2の上部配線18は第2のコンタクトプラグ14を介して、下部拡散領域7と電気的に接続される。なお、配線によっては、図1に示すように第1の上部配線18が複数の第1のコンタクトプラグ13と接続される、あるいは第2の上部配線19が複数の第2のコンタクトプラグ14と接続されていてもよい。以上の製造工程により、図1に示す半導体装置200が完成する。本実施形態の半導体装置の製造方法によれは、上部拡散領域を成すシリコン膜をエピタキシャル成長法により形成する前の工程で、シリコンピラーの上部を第1の層間絶縁膜から突出させ、シリコンピラーの上面だけでなく、側面の一部分を第1の層間絶縁膜から露出させる。これにより、上面のみ露出したシリコンピラーを種としてエピタキシャル成長法によりシリコン膜を形成する場合と比較して、エピタキシャル成長量をより少なくすることができる。従って、略一定の厚みで上部拡散領域が形成され、シリコン膜のエピタキシャル成長膜厚のばらつきを低減できる。その結果、半導体装置のピラー型MISトランジスタにおける形状の不均一による電気特性のばらつきを低減することができる。また、本実施形態の半導体装置の製造方法では、シリコンピラーの上部にエピタキシャル成長法によってシリコン膜を形成した後、シリコンピラー上方からのイオン注入によって不純物をシリコンピラー上部及びシリコン膜に導入し、上部拡散領域を形成する。上述のように、シリコン膜のエピタキシャル成長膜厚のばらつきが低減されるため、イオン注入の深さのシリコンピラー毎のばらつきが少なくなる。その結果、ピラー型MISトランジスタのゲート電極上端部と上部拡散領域との距離オフセット量、または重なり量のばらつきを抑えることができ、ピラー型MISトランジスタ毎の閾値電圧等の素子特性のばらつきを低減し、半導体装置の生産性を高めることができる。第2の実施形態次いで、図10を参照して本実施形態の半導体装置の製造方法について説明する。この製造方法により完成する半導体装置は、第1の実施形態の半導体装置200と同一の構成要素から成る。なお、図10は本発明の実施形態に係る半導体装置の各製造工程を示す断面図である。図10において、図1に示す半導体装置200と同一の構成部分には同一の符号を付し、その説明を省略する。本実施形態の半導体装置の製造方法においては、第1実施形態の半導体装置の製造方法におけるシリコン膜形成工程までは、同様の製造工程を行う。シリコン膜形成工程の後、下記の工程を進める。<第1拡散領域形成工程>図10に示すように、p型ウェル20a上のシリコン膜24aの頂部から、導電型ドーパントとしてのn型半導体の高濃度イオンをシリコンピラー上部22a及びシリコン膜24aに注入する。これにより、p型ウェル20aと連接するシリコンピラー2a上にn型半導体の不純物拡散領域である上部拡散領域10aが形成される。同様にして、n型ウェル20b上のシリコン膜24bの頂部から、導電型ドーパントとしてのp型半導体の高濃度イオンをシリコンピラー上部22b及びシリコン膜24bに注入する。これにより、n型ウェル20bと連接するシリコンピラー2b上にp型半導体の不純物拡散領域である上部拡散領域10bが形成される。<第2絶縁膜形成工程>次に、層間絶縁膜8上に上部拡散領域10を埋め込むように、酸化シリコン膜から成る層間絶縁膜12を形成する。<第1コンタクトホール形成工程>次に、上部拡散領域10の上面が露出するように層間絶縁膜12のパターニングを行う。これにより、上部拡散領域10上に第1のコンタクトホール32が形成される。なお、層間絶縁膜12のパターニング前に、CMP法により層間絶縁膜12の上面を研磨してもよい。この後、本実施形態の半導体装置の製造方法においては、第1の実施形態の半導体装置の製造方法における第1コンタクトプラグ形成工程以降と同様の製造工程を行う。そして、第2配線形成工程後に、図1に示す半導体装置200が完成する。本実施形態の半導体装置の製造方法によれは、第1の実施形態と同様に、層間絶縁膜から突出したシリコンピラー上部の側壁部分を種として、エピタキシャル成長法によりシリコン膜がシリコンピラー上部を覆うように形成される。したがって、エピタキシャル成長膜厚を薄くすることができ、結果としてシリコンピラー毎のシリコン膜の膜厚のばらつきを低減することができる。また、エピタキシャル成長法によるシリコン膜の膜厚のばらつきが低減されることにより、第1拡散領域形成工程におけるシリコンピラー上部及びシリコン膜へのイオン注入深さのシリコンピラー毎のばらつきが低減される。その結果、半導体装置におけるピラー型MISトランジスタ毎の電気特性のばらつきを、より低減することができる。第3の実施形態次いで、図11を参照して、本実施形態の半導体装置の製造方法について説明する。この製造方法により完成する半導体装置は、第1の実施形態の半導体装置200と同一の構成から成る。なお、図11は、本発明の実施形態に係る半導体装置の各製造工程を示す断面図である。図11において、図1に示す半導体装置200と同一の構成部分には同一の符号を付し、その説明を省略する。本実施形態の半導体装置の製造方法においては、第1の実施形態の半導体装置の製造方法におけるシリコン膜形成工程までは、同様の製造工程を行う。シリコン膜形成工程の後、下記の工程を進める。<第1拡散領域形成工程>引き続き、図11に示すように、p型ウェル20a上のシリコン膜24aの側面から、導電型ドーパントとしてのn型半導体の高濃度イオンをシリコンピラー上部22a及びシリコン膜24aに斜め注入する。これにより、p型ウェル20aと連接するシリコンピラー2a上にn型半導体の不純物拡散領域である上部拡散領域10aが形成される。同様にして、n型ウェル20b上のシリコン膜24aの側面から、導電型ドーパントとしてのp型半導体の高濃度イオンをシリコンピラー上部22b及びシリコン膜24bに斜め注入する。これにより、n型ウェル20bと連接するシリコンピラー2b上にp型半導体の不純物拡散領域である上部拡散領域10bが形成される。この後、本実施形態の半導体装置の製造方法においては、第2の実施形態の半導体装置の製造方法における第2絶縁膜形成工程以降と同様の製造工程を行う。本実施形態の半導体装置の製造方法では、シリコンピラー上部22及びシリコン膜24への高濃度イオンの斜め注入を妨げないように、上部拡散領域10形成工程後に層間絶縁膜12の形成を行う。第2配線形成工程後に、図1に示す半導体装置200が完成する。前述の製造工程により、第1の実施形態及び第2の実施形態の半導体装置の製造方法と同様に、エピタキシャル成長法によるシリコン膜の膜厚を薄くすることができ、シリコンピラー毎のシリコン膜の膜厚のばらつきを低減することができる。また、本実施形態の半導体装置の製造方法によれは、第1拡散領域形成工程において、シリコンピラー上部及びシリコン膜への斜めイオン注入を行うことにより、上部拡散領域におけるチャネル領域へのチャネリングが抑制される。これにより、上部拡散領域のイオン注入の深さが安定し、シリコンピラー毎のイオン注入深さのばらつきが更に低減される。その結果、半導体装置におけるピラー型MISトランジスタ毎の閾値電圧等の素子特性のばらつきを極めて低減することができる。その結果、半導体装置におけるピラー型MISトランジスタ毎の閾値電圧等の素子特性のばらつきを確実に低減することができる。また、半導体装置の生産性をより高めることができる。第4の実施形態次いで、図12~図14を参照して、本実施形態の半導体装置の製造方法について説明する。この製造方法により完成する半導体装置201は、図1に示す第1の実施形態の半導体装置200の構造において、シリコン膜10がシリコンピラー上部22の側面のみに接するように形成されたものである。なお、図12~図14は、本発明の実施形態に係る半導体装置201の各製造工程を示す断面図である。図12~図14において、図1に示す半導体装置200と同一の構成部分には同一の符号を付し、その説明を省略する。本実施形態の半導体装置の製造方法においては、第1の実施形態の半導体装置の製造方法における第1絶縁膜形成工程までは、同様の製造工程を行う。第1絶縁膜形成工程の後、下記の工程を進める。<第1絶縁膜除去工程>次に、図12に示すように酸化シリコン膜3と窒化シリコン膜4とシリコンピラー上部22が露出するまで、層間絶縁膜8の上面を除去する。層間絶縁膜8の除去は、CMP法またはエッチバックにより行うことができる。本実施形態においては、図12に示すように酸化シリコン膜3及びマスク絶縁膜である窒化シリコン膜4をシリコンピラー2上に残すことにより、シリコンピラー2の上面をマスク絶縁膜で覆ったままの状態にする。<シリコン膜形成工程>次に、図13に示すように露出されたシリコンピラー上部22の側面を種として、エピタキシャル成長法によりシリコンピラー上部22の両側面にシリコン膜24を形成する。この工程では、シリコンピラー2の上に酸化シリコン膜3及び窒化シリコン膜4を残した状態で、シリコンピラー2の側面に対して鉛直方向図13では左右の方向にエピタキシャル成長法によるシリコン膜24の形成を行う。そのため、後に行う上部拡散領域形成工程において、導電型ドーパントのイオンがシリコン膜24及びシリコンピラー上部22へ注入される方向には、シリコン膜は成長しない。即ち、シリコンピラー上部22の上面とシリコン膜24の上面の高さが略揃えられる。従って、導電型ドーパントのイオン注入方向から見ると、シリコンピラー2毎のシリコン膜24の厚みのばらつきが除去されている。続いて、シリコンピラー上部22上の酸化シリコン膜3と窒化シリコン膜4を除去する。このとき、シリコンピラー上部22とシリコン膜24とが層間絶縁膜8上に露出した状態になる。<第2絶縁膜形成工程>次に、層間絶縁膜8上及びシリコン膜24側面間に、酸化シリコン膜から成る層間絶縁膜12を形成する。<第1拡散領域形成工程>次に、図14に示すように、p型ウェル20a上のシリコンピラー22aの上面及びシリコン膜24aの上面から、導電型ドーパントとしてのn型半導体の高濃度イオンをシリコンピラー上部22a及びシリコン膜24aに注入する。これにより、p型ウェル20aと連接するシリコンピラー2a上にn型半導体の不純物拡散領域である上部拡散領域10aが形成される。同様にして、n型ウェル20b上のシリコンピラー22bの上面及びシリコン膜24bの上面から、導電型ドーパントとしてのp型半導体の高濃度イオンをシリコンピラー上部22b及びシリコン膜24bに注入する。これにより、n型ウェル20bと連接するシリコンピラー2b上にp型半導体の不純物拡散領域である上部拡散領域10bが形成される。続いて、層間絶縁膜12と上部拡散領域10を覆うようにして、図示略の層間絶縁膜12 ́を形成する。この層間絶縁膜12 ́には、層間絶縁膜12と同一の材料から成る絶縁膜を用いることができる。本実施形態の半導体装置の製造方法においては、層間絶縁膜12と層間絶縁膜12 ́に酸化シリコン膜等の同一の絶縁膜を使用するものとして、層間絶縁膜12と層間絶縁膜12 ́を合わせて層間絶縁膜12とする。<第1コンタクトホール形成工程>次に、CMP法により層間絶縁膜12の上面を研磨する。その後、上部拡散領域10の上面が露出するように層間絶縁膜12のパターニングを行う。これにより、シリコン膜24上に第1のコンタクトホール32が形成される。この後、本実施形態の半導体装置の製造方法においては、第1の実施形態の半導体装置の製造方法における第1コンタクトプラグ形成工程以降と同様の製造工程を行う。そして、第2配線形成工程後に、図示しない半導体装置201が完成する。本実施形態の半導体装置の製造方法によれは、層間絶縁膜から突出したシリコンピラー上部の側面のみを種として、エピタキシャル成長法によりシリコン膜が形成される。そのため、シリコン膜形成工程後に行う第1の導電型ドーパントのイオンが注入される方向にはシリコン膜は成長しない。従って、第1の導電型ドーパントのシリコンピラー上部の上面及びシリコン膜へのイオン注入方向においては、エピタキシャル成長膜厚のばらつきを著しく低減することができる。その結果、第1拡散領域形成工程におけるシリコンピラー上部及びシリコン膜へのイオン注入深さのシリコンピラー毎のばらつきがより一層低減される。第5の実施形態図15及び図16は本発明の実施形態である別の半導体装置205の主要部を示す断面図である。半導体装置205は、本発明を適用したDRAMの一例である。図15は複数のメモリセルが形成されている半導体装置205のセル部の平面図であり、図16は図15に示すA-A ́線における断面図である。但し、図15では層間絶縁膜の図示は省略されている。半導体装置205には、セル部と周辺回路部が設けられている。セル部には、複数の縦型セルトランジスタが形成されている。周辺回路部には、ビット線やワード線に印加する電圧を制御するための制御を行う回路や縦型トランジスタ等が形成されている。次に、本発明を適用した半導体装置205のセル部の縦型セルトランジスタの構成について説明する。セル部は、基板50と、X方向第1の方向に延在する溝部第1の溝51とY方向第2の方向に延在する溝部第3の溝53とにより基板1の主面上に形成されたシリコンピラー71と、基板1の主面上に形成された埋め込みビット線第2の拡散領域57と、シリコンピラー71のX方向と平行な側面間の埋め込みビット線57上に形成された基板絶縁膜第5の絶縁膜61と、シリコンピラー2の側面上に形成されたゲート絶縁膜64と、ゲート絶縁膜64上に形成されたゲート電極67と、X方向において埋め込みビット線57を複数に分割するように形成されたY方向に延在する溝部第2の溝52と、溝部51及び溝部52を充填するように形成された層間絶縁膜第4の絶縁膜62と、溝部53を充填して形成された層間絶縁膜第6の絶縁膜65と、シリコンピラー2上に形成された上部拡散領域第1の拡散領域70と、上部拡散領域70上に形成されたキャパシタコンタクト第1のコンタクトプラグ73と、上部拡散領域70とキャパシタコンタクト73との側方に形成された層間絶縁膜第2の絶縁膜66と、キャパシタコンタクト73上に形成されたキャパシタコンパッド第1の上部配線78と、キャパシタコンパッド78上に形成されたキャパシタ79から構成されている。基板50としては、例えばシリコン基板を用いることができる。具体的にはp型のシリコン基板を用いることができる。以下に述べる実施形態の半導体装置の製造方法においては、基板1として、p型のシリコン基板シリコンウェハを用いることとし、説明する。図16に示すように、半導体装置205にはX方向に延在する埋め込みビット線57が形成されている。埋め込みビット線57は、基板50内に導電型ドーパント第2の導電型ドーパントのイオンを注入することにより形成できる。なお、埋め込みビット線57の形成はこの方法に限らず、導電型ドーパントをドープしたシリコン膜で形成してもよい。また、基板50がp型に導電化されている場合には、埋め込みビット線57はn型に導電化されている。すなわち、ビット線拡散領域57はシリコンピラー71を成す基板50とは相互に逆導電化されている。なお、埋め込みビット線57下方の基板50内にウェルを設けてもよい。その場合は、p型ウェルの領域の埋め込みビット線57はn型、n型ウェルの領域の埋め込みビット線57はp型にそれぞれ導電化させ、異なる導電型のウェルの間には絶縁膜が設けられる。このような構成の埋め込みビット線57は、トランジスタのビット線として機能する。また、シリコンピラー2底面下方の部分はトランジスタのソースドレイン領域として機能する。埋め込みビット線57の上面の一部は、シリコンピラー71の底面と接している。しかしながら、埋め込みビット線57はこのような構成に限るものではなく、埋め込みビット線58とシリコンピラー71との相互の形成位置関係に応じて、埋め込みビット線58とシリコンピラー71との間に、埋め込みビット線58とシリコンピラー71とを接続するビット線コンタクトを設けてもよい。ゲート電極67は、X方向に延在する埋め込みビット線58に交差するようにY方向に延在し、埋め込みビット線58より上方に位置するように設けられている。ゲート電極67として、不純物ドープシリコンを用いることができる。また、この不純物としてはヒ素、リン等を用いることができる。ゲート電極67は対を成すゲート電極配線67a,67bから構成され、それぞれのゲート電極配線67a,67bはゲート絶縁膜64を介してシリコンピラー71のX方向の側壁上に設けられている。ゲート電極67はY方向に並んで配置されるトランジスタ間で共有され、DRAMのワード線として機能する。ゲート絶縁膜64には、酸化シリコン膜を用いることができる。シリコンピラー2のY方向の側面には層間絶縁膜65が形成され、X方向の側面には前述のようにゲート絶縁膜64及びその外側にゲート電極配線67a,67bから成るゲート電極67が形成されている。層間絶縁膜62はY方向に延在し、Y方向においてシリコンピラー71を形成すると共に、埋め込みビット線57を分離するための絶縁膜である。また、層間絶縁膜65はX方向において、隣接するゲート電極配線6b,6aを分離するための絶縁膜である。層間絶縁膜62,65の材料としては、酸化シリコン膜が挙げられる。本実施形態の半導体装置の製造方法では、層間絶縁膜62,65としてシリコン酸化膜を用いることとして説明する。上部拡散領域70は、シリコンピラー上部72と、シリコンピラー上部72を覆うようにして形成されたシリコン膜69から構成される。シリコンピラー上部72とシリコン膜69には、第2の導電型ドーパントが注入されている。第2の導電型ドーパントはn型半導体またはp型半導体であり、シリコンピラー71を成す基板50とは逆導電型の不純物である。本実施形態の半導体装置の製造方法においては、第2の導電型ドーパントとしてn型の不純物を用いることとする。前述のように、基板内にp型ウェルあるいはn型ウェルが形成された場合には、それぞれのウェル領域のシリコンピラー71上に形成された上部拡散領域70のシリコンピラー上部72とシリコン膜69には、各ウェルとは逆導電型の第2の導電型ドーパントが注入される。上部拡散領域70は、トランジスタのソースまたはドレイン領域として機能する。層間絶縁膜66は、上部拡散領域70を覆うように、層間絶縁膜62及び層間絶縁膜65の上方に設けられている。層間絶縁膜66としては、例えば、シリコン酸化膜を用いることができる。なお、本実施の形態では、層間絶縁膜66としてシリコン酸化膜を用いることとする。キャパシタコンパッド第1の上部配線75は、キャパシタコンタクト73上に形成される。また、キャパシタコンタクト73は、上部拡散領域70の上面とキャパシタコンパッド75の底面とを接続するように、層間絶縁膜66を貫通して形成されている。キャパシタコンパッド75及びキャパシタコンタクト73としては、金属膜第1の導電膜を用いることができる。これにより、キャパシタコンパッド75は、キャパシタコンタクト73を介して、上部拡散領域70と電気的に接続されている。キャパシタ79は、キャパシタコンパッド75の上方に設けられており、DRAMのコンデンサとして機能する。また、キャパシタ79は図16に示すように、下部電極81と、キャパシタ膜82と、上部電極83とから構成されている。この構成により、キャパシタ79は、キャパシタコンパッド75とキャパシタコンタクト73を介して、上部拡散領域70と電気的に接続されている。下部電極81、上部電極83の材料には、窒化チタンを用いることができる。また、キャパシタ膜82の材料には、酸化ジルコニウム、酸化ハフニウム、酸化アルミニウム等の金属膜、あるいはこれらの金属の積層膜を用いることができる。なお、キャパシタコンタクト73とキャパシタ79は直接接続されていてもよい。その場合は、キャパシタコンパッド73は形成されない。このような構成の半導体装置205の埋め込みビット線57及びゲート電極67の電圧は、周辺回路部の制御回路で制御される。ゲート電極67に電圧が印加されると、ゲート絶縁膜64を介してゲート電極67が接するシリコンピラー71内部に、縦型トランジスタのチャネル領域が形成される。これにより、下部拡散領域である埋め込みビット線57から上部拡散領域70に電子が流れるようになる。DRAMとして動作する半導体装置205では、1個の縦型トランジスタと1個のキャパシタにより、1つのメモリセルが構成される。セル部では、ゲート電極67の電位が上がり、縦型トランジスタを導通させた状態で埋め込みビット線57の電位が上がると、縦型トランジスタのシリコンピラー71内に形成されるチャネル領域、上部拡散領域70を通して、埋め込みビット線57から流れる電流によりキャパシタ79に容量が充電される。一方、ゲート電極67の電位が上がった状態で、埋め込みビット線57の電位が下がると、キャパシタ79の電荷が縦型トランジスタを通して、埋め込みビット線57に放電される。このような動作により、各メモリのキャパシタ79の充電と放電が制御される。次いで、図17~図43を参照して、本実施形態の半導体装置205の製造方法について説明する。図17~図43は、本発明の実施形態に係る半導体装置の各製造工程を示す断面図である。始めに、導電型ウェルを形成するために、基板50内に不純物イオンを注入する。ただし、図17~図43においては、導電型ウェルの図示を省略する。次に、基板50の表面を酸化させて酸化シリコン膜54を形成する。酸化シリコン膜54上に、ハードマスクと成る窒化シリコン膜56を形成する。また、窒化シリコン膜56上に、酸化シリコン膜55を形成する。その後、リソグラフィ法及びエッチング法により、酸化シリコン膜54と窒化シリコン膜56と酸化シリコン膜55とをパターニングする。<シリコンフィン形成工程>次に、ハードマスク膜をマスクとしてドライエッチングにより、基板50にX方向に延在する溝部51を形成する。溝部51の形成により、基板50の主面上にY方向に延在するシリコンフィン90が形成される。<第2拡散領域形成工程>次に、酸化シリコン膜55と、窒化シリコン膜56と、シリコンフィン90と、基板50主面上を覆うようにして、酸化シリコン膜58を形成する。その後、シリコンフィン90の間を埋め込むように窒化シリコン膜を充填する。この窒化シリコン膜と酸化シリコン膜58の一部をエッチバックすることにより、酸化シリコン膜58上に、図19に示すような窒化シリコン膜から成るサイドウォールスペーサ68を形成する。このとき、サイドウォールスペーサ68の間に基板50の表面の一部が露出している。続いて、露出している基板50の表面上方から埋め込みビット線形成用のn型半導体の導電型ドーパントイオンを基板50に注入する。また、アニール処理を行うことにより、図18及び図19に示すように、シリコンフィン90とサイドウォールスペーサ68の下方の基板50表面内に導電型ドーパントのイオンが拡散する。この工程により、p型に導電化されている基板50主面上にn型に導電化されたビット線拡散領域57 ́が形成される。<第2溝形成工程>次に、図20~図22に示すようにサイドウォールスペーサ68をマスクとして、露出しているビット線拡散領域57 ́に溝部52を形成する。この工程により、ビット線拡散領域57 ́が分離され、図22に示す埋め込みビット線57が形成される。<第4絶縁膜形成工程>次に、サイドウォールスペーサ68を除去し、溝部51及び溝部52を埋め込むように酸化シリコン膜から成る層間絶縁膜62を形成する。その後、CMP法により、図23~25に示すように、酸化シリコン膜55が除去されて窒化シリコン膜56が露出されるまで層間絶縁膜62をエッチバックする。<シリコンピラー形成工程>次に、層間絶縁膜62及び露出された窒化シリコン膜56の上面にレジスト膜95を形成し、図26に示すようにシリコンフィン90及び埋め込みビット線57に交差するY方向に延在するようにレジスト膜95をパターニングする。続いて、レジスト膜95をマスクとして、ドライエッチングにより、窒化シリコン膜56、酸化シリコン膜55、シリコンフィン90の一部を順次除去する。この工程により、埋め込みビット線57上に、図26~図28に示すようなシリコンピラー71が形成される。その後、レジスト膜95を除去する。<第5絶縁膜形成工程>続いて、シリコンピラー71表面を酸化させることにより、図示略の保護膜を形成する。その上に窒化シリコン膜から成る図示略のサイドウォール膜を形成し、エッチバックを行う。次に、溝部53の底面上、すなわち露出された埋め込みビット線57表面上に、熱酸化処理により図30に示すような基板絶縁膜61を形成する。その後、サイドウォール膜及び窒化シリコン膜を除去する。<ゲート絶縁膜形成工程>次に、露出されたX方向のシリコンピラー2及び窒化シリコン膜56の側面上と、露出された埋め込みビット線57上に、ISSG法によりゲート絶縁膜64を形成する。<ゲート電極形成工程>次に、溝部53内にゲート電極67の導電膜として不純物ドープシリコンを埋め込む。不純物ドープシリコンの上面の基板絶縁膜61上面からの高さは、目標とするゲート電極67の高さと同程度にすることが好ましい。続いて、エッチバックにより、基板絶縁膜61上の不純物ドープシリコンを除去する。これにより、図29及び図30に示すように、シリコンピラー71の下部側面のゲート絶縁膜64上に不純物ドープシリコンから成るゲート電極67が設けられる。<第6絶縁膜形成工程>次に、溝部53およびゲート絶縁膜64を覆うようにして層間絶縁膜65を形成する。その後、図31に示すようにゲート絶縁膜64の上面が露出されるまで、層間絶縁膜65をCMP法またはエッチバックにより除去する。また、熱燐酸ウェットエッチングにより、図32~図34に示すように窒化シリコン膜56を覆っているゲート絶縁膜64の一部と窒化シリコン膜56を順次除去する。<第6絶縁膜除去工程>次に、シリコンピラー71の上部シリコンピラー上部72を突出させるように層間絶縁膜65をエッチバックする。その後、薬液等を用いて、突出したシリコンピラー上部72を覆っているゲート絶縁膜64の一部を除去する。この工程により、図35~図37に示すように、シリコンピラー上部72の上面及び側面が露出される。<シリコン膜形成工程>次に、露出されたシリコンピラー上部72の上面及び側面を種として、図38~図40に示すように、エピタキシャル成長法によりシリコン膜69を形成する。<第3絶縁膜形成工程>次に、シリコン膜69を覆うように層間絶縁膜62及び層間絶縁膜65上に、キャパシタコンタクト形成のための層間絶縁膜66を形成する。CMP法により、層間絶縁膜66の上面を除去及び平坦化する。<第1コンタクトホール形成工程>続いて、シリコン膜69上面を露出させるようにして層間絶縁膜66のパターニングを行う。この工程により、シリコン膜24上に層間絶縁膜66を貫通する第1のコンタクトホール74が形成される。<第1拡散領域形成工程>次に、図41~図43に示すように、第1のコンタクトホール74を通してシリコン膜69の上面上方から、導電型ドーパントの高濃度イオンを注入する。この導電型ドーパントには、シリコンピラー上部72より下方のシリコンピラー71内部とは逆導電型の不純物半導体を用いる。これにより、シリコンピラー2の内部とは逆導電型であるシリコン膜69及びシリコンピラー上部72とから成る上部拡散領域70が形成される。<第1コンタクトプラグ形成工程>次に、第1のコンタクトホール74に導電膜を埋め込むことによりキャパシタコンタクト73を形成する。キャパシタコンタクト73の上面は層間絶縁膜66の上面と同一平面となるようにする。必要に応じて、CMP法によりキャパシタコンタクト73及び層間絶縁膜66の上面の研磨を行ってもよい。<第1上部配線形成工程>続いて、キャパシタコンタクト73上にキャパシタコンタクト73と後に形成するキャパシタ79とを接続するためのキャパシタコンパッド75を形成する。<キャパシタ形成工程>次に、層間絶縁膜66上に窒化シリコンから成るストッパ膜76を形成する。さらに、犠牲酸化膜を形成し、リソグラフィ法とドライエッチングにより、キャパシタ用のシリンダ孔を形成する。なお、犠牲酸化膜及びシリンダ孔は図示略である。続いて、シリンダ孔内壁に窒化チタンから成る下部電極81を形成する。さらに、下部電極81上に酸化ジルコニウム等のキャパシタ膜82を形成する。そして、キャパシタ膜82を覆うように、窒化チタンから成る上部電極83を形成する。このような工程により、下部電極81と、キャパシタ膜82と、上部電極83とから成るキャパシタ79が半導体装置205の上部に設けられる。引き続き、上部電極83を埋め込むように不純物ドープシリコン膜85を形成する。以上の製造工程により、図15及び図16に示す半導体装置205が完成する。本実施形態の半導体装置の製造方法によれば、図15及び図16に示す構造を有するDRAMのセル部の縦型トランジスタのソースドレイン領域として機能する上部拡散領域の形成のために、シリコン膜のエピタキシャル成長を行う前に、シリコンピラーの上部を層間絶縁膜から露出させる。そして、シリコンピラーの上面だけでなく、側面をエピタキシャル成長法によるシリコン膜形成の種とする。これにより、従来のシリコン膜を形成する方法と比較して、目標とする厚みの上部拡散領域を形成するためのエピタキシャル成長膜厚を少なくすることができる。したがって、上部拡散領域を構成するシリコン膜において、エピタキシャル成長膜厚の縦型トランジスタ毎のばらつきを低減できる。その結果、DRAM内の縦型トランジスタの特性のばらつきを低減できる。また、シリコンピラーの上部にシリコン膜を形成した後、シリコンピラーの上部側からイオン注入によって導電型ドーパントの不純物を導入し、上部拡散領域を形成する。このとき、上述のように、シリコン膜のエピタキシャル成長膜厚はばらつきが少ないため、シリコンピラー毎のイオン注入深さのばらつきを少なくすることができる。したがって、DRAMを構成する縦型トランジスタのゲート電極上端部と上部拡散領域との距離オフセット量または重なり量のばらつきを低減できる。以上の実施形態の半導体装置の製造方法によれば、上部拡散領域におけるイオン注入深さのばらつきに起因するトランジスタの特性のばらつきが低減された半導体装置が提供される。また、縦型MISトランジスタやDRAM等の本発明を適用した半導体装置の生産性が向上する。なお、本発明の適用範囲は上述の縦型MISトランジスタやDRAMに限るものではなく。トランジスタを構成要素とする半導体装置であればよい。"