第1の高電位端子と第1の低電位端子との間に接続され、第1の電流を第1の出力線に生成する電流生成回路と、第2の高電位端子と第2の低電位端子との間に接続され、前記電流生成回路よりも大きい電流供給能力で前記第1の電流を受け、入力信号に応じて前記第1の電流を流しまたは前記第1の電流を遮断する電流スイッチ回路と、前記電流生成回路と前記電流スイッチ回路との間において前記第1の出力線に接続され、前記第1の出力線の電位を前記第1の低電位端子の電位以上で前記第1の高電位端子の電位以下に制限して前記電流生成回路を過電圧から保護する保護回路と、を備えたことを特徴とするレベルシフト回路。前記電流生成回路は、第2の電流を生成して出力する第2の出力線と、前記第1の高電位端子または前記第1の低電位端子と前記第1の出力線との間に接続され、前記第2の出力線の電位に応じてオンまたはオフする第1のトランジスタと、前記第1の高電位端子または前記第1の低電位端子と前記第2の出力線との間に接続され、前記第1の出力線の電位に応じてオンまたはオフする第2のトランジスタと、を有し、前記電流スイッチ回路は、前記第2の電流をさらに受け、入力信号に応じて前記第1の電流を流して前記第2の電流を遮断しまたは前記第1の電流を遮断して前記第2の電流を流し、前記保護回路は、前記第2の出力線の電位を前記第1の低電位端子の電位以上で前記第1の高電位端子の電位以下に制限することを特徴とする請求項1記載のレベルシフト回路。前記第1のトランジスタは、前記第2の出力線の電位に応じてオンしてから規定期間経過後オフし、前記第2のトランジスタは、前記第1の出力線の電位に応じてオンしてから前記規定期間経過後オフすることを特徴とする請求項2記載のレベルシフト回路。前記第1のトランジスタは、前記第1の高電位端子と前記第2の出力線との間に接続され、前記第2の出力線の電位がローレベルのときオンし、前記第2のトランジスタは、前記第1の高電位端子と前記第1の出力線との間に接続され、前記第1の出力線の電位がローレベルのときオンすることを特徴とする請求項2または3に記載のレベルシフト回路。請求項1~4のいずれか1つに記載のレベルシフト回路と、前記第2の高電位端子と前記第2の低電位端子との間に接続され、前記レベルシフト回路の前記入力信号としてPWM信号を生成するPWM生成回路と、前記レベルシフト回路の前記第1の出力線に接続され、前記第1の出力線の電位によりオンまたはオフに制御される第1のスイッチ素子と、前記第1のスイッチ素子と直列に接続され、前記PWM生成回路によりオンまたはオフに制御される第2のスイッチ素子と、を備えたことを特徴とする制御回路。請求項5記載の制御回路と、前記第1のスイッチ素子と前記第2のスイッチ素子との接続点に一端が接続されたインダクタと、前記インダクタの他端と前記第1の低電位端子または前記第2の低電位端子との間に接続された平滑コンデンサと、前記平滑コンデンサと並列に接続され、前記インダクタの他端の電位を検出して前記制御回路に帰還する検出回路と、を備えたことを特徴とするDC-DCコンバータ。本発明の実施形態は、低消費電力で高速動作可能なレベルシフト回路、制御回路及びDC-DCコンバータを提供する。実施形態によれば、電流生成回路と、電流スイッチ回路と、保護回路と、を備えたレベルシフト回路が提供される。前記電流生成回路は、第1の高電位端子と第1の低電位端子との間に接続され、第1の電流を生成して第1の出力線に出力する。前記電流スイッチ回路は、第2の高電位端子と第2の低電位端子との間に接続され、前記電流生成回路よりも大きい電流供給能力で前記第1の電流を受け、入力信号に応じて前記第1の電流を流しまたは前記第1の電流を遮断する。前記保護回路は、前記電流生成回路と前記電流スイッチ回路との間において前記第1の出力線に接続され、前記第1の出力線の電位を前記第1の低電位端子の電位以上で前記第1の高電位端子の電位以下に制限して前記電流生成回路を過電圧から保護する。以下、本発明の実施形態について図面を参照して詳細に説明する。なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。第1の実施形態図1は、第1の実施形態に係るレベルシフト回路の構成を例示する回路図である。図1に表したように、レベルシフト回路1は、電流生成回路2、電流スイッチ回路3、保護回路4を備える。電流生成回路2は、第1の高電位端子5と第1の低電位端子6との間に接続され、第1の電流I1を生成して第1の出力線7に出力する。ここで、第1の電流I1は、トランジスタがオンして動作する程度の電流値である。出力端子8は、第1の出力線7に接続される。出力端子8に生成される出力信号Voの電位は、第1の出力線7の電位に等しい。電流スイッチ回路3は、第2の高電位端子9と第2の低電位端子10との間に接続され、電流生成回路2よりも大きい電流供給能力で第1の電流I1を受ける。また、電流スイッチ回路3には、入力端子11を介して入力信号Viが入力される。ここで、入力信号Viは、電位が第2の高電位端子9の電位V2hと第2の低電位端子10の電位V2lとの間で、LまたはHに変化するデジタル信号である。ここで、L、Hは、入力信号Viの電位が、それぞ論理値0偽、論理値1真となる電位である。電流スイッチ回路3は、入力信号Viに応じて第1の電流I1を流しまたは第1の電流I1を遮断する。上記のとおり、電流スイッチ回路3は、電流生成回路2よりも大きい電流供給能力を有しており、電流スイッチ回路3の電流供給能力は、第1の電流I1の電流値よりも大きい。そのため、第1の出力線7の電位、すなわち出力端子8に生成される出力信号Voの電位は、ローレベルまたはローレベルよりも高いハイレベルになる。ここで、ローレベル、ハイレベルは、出力信号Voの電位が、それぞれ論理値0偽、論理値1真となる電位である。保護回路4は、電流生成回路2と電流スイッチ回路3との間において第1の出力線7に接続されている。保護回路4は、第1の出力線7の電位を第1の低電位端子6の電位V1l以上第1の高電位端子5の電位V1h以下に制限する。したがって、上記のローレベルは、第1の低電位端子6の電位V1l以上、ハイレベルは、第1の高電位端子5の電位V1h以下に制限される。電流生成回路2に印加される電圧は、第1の高電位端子5の電位V1hと第1の低電位端子6の電位V1lとの電位差V1h-V1lに制限される。保護回路4は、電流生成回路2を過電圧から保護する。このように、電流生成回路2は、第1の高電位端子5の電位V1hを基準として動作するハイサイドブロックである。また、電流スイッチ回路3は、第2の低電位端子10の電位V2lを基準として動作するローサイドブロックである。例えば、第2の低電位端子10は、接地に接続することができる。また、第1の高電位端子5の電位V1hは、第2の高電位端子9の電位V2h以上に設定される。第1の高電位端子5と第2の低電位端子10との間には、ローサイドブロックの電源電圧V2h-V2l以上の電圧が供給される。レベルシフト回路1は、ローサイドブロックの論理振幅V2h-V2lの入力信号Viをレベルシフトして、ハイサイドブロックの論理振幅V1h-V1lの出力信号Voを生成する。次に、各部について詳細に説明する。電流生成回路2においては、Pチャンネル形MOSFET以下、PMOS12と定電流源回路14とが、第1の高電位端子5と第1の低電位端子6との間に直列に接続されている。PMOS12のソースは、第1の高電位端子5に接続され、ゲート及びドレインは、定電流源回路14に接続される。定電流源回路14は、PMOS12と第1の低電位端子6との間に接続され、定電流I14を生成する。PMOS12には、この定電流I14が流れる。第1の高電位端子5と第1の出力線7との間にPMOS13が、接続される。PMOS13のソースは、第1の高電位端子5に接続され、ドレインは、第1の出力線7に接続される。PMOS13のゲートは、PMOS12のゲート及びドレインに接続される。PMOS13は、PMOS12を基準側としてカレントミラーを構成する。定電流源回路14で生成された定電流I14は、カレントミラーで折り返される。第1の出力線7には、第1の電流I1が出力される。PMOS13とPMOS12とのサイズ比をW13/W12とすると、第1の電流I1は、1式のようになる。I1=I14×W13/W12...1電流スイッチ回路3においては、Nチャンネル形MOSFET以下、NMOS16が、保護回路4と第2の低電位端子10との間に接続されている。NMOS16は、保護回路4を介して、電流生成回路2が生成した第1の電流I1を受ける。NMOS16のドレインは、保護回路4を介して第1の出力線7に接続される。NMOS16のソースは、第2の低電位端子10に接続される。NMOS16のゲートには、否定回路INV17、18を介して、入力端子11から入力信号Viが入力される。INV17、18は、第2の高電位端子9と第2の低電位端子10との間に接続されている。INV17、18には、第2の高電位端子9の電位V2hと第2の低電位端子10の電位V2lとが供給されている。INV17、18は、第2の低電位端子10の電位V2lを基準として動作する。INV17には、入力端子11から入力信号Viが入力される。上記のとおり、入力信号Viは、電位が第2の高電位端子9の電位V2hと第2の低電位端子10の電位V2lとの間で変化するデジタル信号である。INV17、18は、入力信号Viを2回反転して、入力信号Viと同相の信号を出力する。なお、INV17、18は、入力信号ViとNMOS16のゲートソース間電圧とのインタフェースをとるため挿入されている。また、入力信号Viの論理に対する出力信号Voの論理によっては、INV17またはINV18を省略してもよい。NMOS16は、入力信号Viの電位に応じてオンまたはオフする。入力信号Viの電位が、INV17の論理しきい値電圧よりも高いHのとき、NMOS16は、オンする。出力線7に第1の電流I1が、流れる。NMOS16の電流供給能力は、オンしたときに流れる電流I16として、2式のようになる。I16=βn/2×Vgs16-Vtn2...2ここで、βnはNMOS16の形状などの構造により定まる定数、Vgs16はNMOS16のゲートソース間電圧、Vtnはしきい値電圧である。NMOS16の電流供給能力に相当する電流I16の電流値は、第1の電流I1の電流値よりも大きく設定される。したがって、第1の出力線7の電位、すなわち出力端子8に生成される出力信号Voの電位は、ローレベルになる。このローレベルは、保護回路4により第1の低電位端子6の電位V1lにほぼ等しくなる。また、入力信号Viの電位が、INV17の論理しきい値電圧よりも低いLのとき、NMOS16は、オフする。第1の電流I1は、遮断される。第1の出力線7の電位、すなわち出力端子8に生成される出力信号Voの電位は、ローレベルよりも高いハイレベルになる。このハイレベルは、第1の高電位端子5の電位V1hにほぼ等しくなる。保護回路4においては、PMOS15が、電流生成回路2のPMOS13と電流スイッチ回路3のNMOS16との間において第1の出力線7に接続されている。PMOS15のソースは、第1の出力線7に接続され、第1の出力線7を介してPMOS13のドレインに接続されている。PMOS15のドレインは、NMOS16のドレインに接続されている。PMOS15のゲートは、第1の低電位端子6に接続されている。NMOS16がオンすると、PMOS15がオンし、第1の出力線7に第1の電流I1が流れる。このとき、第1の出力線7の電位は、第1の低電位端子6の電位V1lよりもPMOS15のソースゲート間電圧Vsg15だけ高いゲートソース間電圧Vgs15だけ低い電位に制限される。また、NMOS16がオフすると、PMOS15がオフし、第1の出力線7の第1の電流I1が遮断される。このとき、第1の出力線7の電位は、第1の電流I1を流そうとするPMOS13に引っ張られて第1の高電位端子5の電位V1hになる。このように、保護回路4は、第1の出力線7の電位を第1の低電位端子6の電位V1l以上第1の高電位端子5の電位V1h以下に制限する。したがって、電流生成回路2に印加される電圧は、電位差V1h-V1lの範囲内に制限され、電流生成回路2は、過電圧から保護される。次に、波形図を参照しつつ、レベルシフト回路1の動作について説明する。図2は、レベルシフト回路の主要な信号の波形図であり、aは入力信号Vi、bは出力信号Voを表す。図3は、レベルシフト回路の主要な信号の他の波形図であり、aは入力信号Vi、bは出力信号Voを表す。図2、図3においては、横軸に時間time、縦軸に電位をとり、レベルシフト回路1の入力信号Viの電位が上昇する場合及び低下する場合の出力信号Voのシミュレーション結果を表している。なお、第2の高電位端子9の電位V2h=VREG_L、第2の低電位端子10の電位V2l=0V、第1の高電位端子5の電位V1h=VDD、第1の低電位端子6の電位V1l=VREG_Hとしている。したがって、入力信号Viの電位のL、Hは、それぞれほぼ0V、VREG_Lであり、出力信号Voのローレベル、ハイレベルは、それぞれほぼVREG_H、VDDである。また、定電流源回路14の低電流I14=10μA、PMOS13とPMOS12とのサイズ比W13/W12=8としている。1式より、第1の電流I1=80μAとなる。NMOS16の電流I16は、I16>I1に設定されている。入力信号Viの電位は、time=40.00μsで0VからVREG_Lに上昇する図2a。入力信号Viの電位が上昇しHになると、NMOS16はオンする。第1の電流I1が、流れる。また、NMOS16の電流供給能力に相当する電流I16の電流値は、第1の電流I1の電流値よりも大きく設定されている。そのため、NMOS16がオフからオンに変化したとき、NMOS16には、第1の電流I1が流れるとともに、出力端子8から寄生容量などに蓄積された電荷が吸い込まれる。出力端子8に生成される出力信号Voの電位は、ローレベルになる図2b。ローレベルは、保護回路4により第1の低電位端子6の電位V1l=VREG_Hにほぼ等しくなる。出力信号Voの電位がハイレベルからローレベルに変化する方向の伝搬遅延時間は、約0.7nsである。したがって、電流スイッチ回路3に定電流の第1の電流I1が流れる場合と比較して、出力信号Voの電位は、ハイレベルからローレベルに高速に低下する。また、出力信号Voの電位がローレベルの定常状態になると、NMOS16を流れる電流は、PMOS13の第1の電流I1に制限される。NMOS16の電流供給能力に応じた電流I16が流れるのは、出力信号Voの電位がハイレベルからローレベルに低下する過渡状態の短期間であり、電流I16が流れることによる電力効率の低下はわずかである。レベルシフト回路1においては、定常状態における電力効率を低下させることなく、入力信号Viの電位の上昇に対して高速応答して低下するレベルシフトした出力信号Voを生成することができる図2a、b。また、入力信号Viの電位は、time=41.00μsでVREG_Lから0Vに低下する図3a。入力信号Viの電位が低下してLになると、NMOS16はオフする。第1の電流I1は、遮断される。第1の出力線7の電位、すなわち出力端子8に生成される出力信号Voの電位は、ローレベルよりも高いハイレベルになる図3b。このハイレベルは、第1の高電位端子5の電位V1h=VDDにほぼ等しくなる。出力信号Voの電位がローレベルからハイレベルに変化する方向の伝搬遅延時間は、約41nsである。入力信号Viの電位の低下に対しては、PMOS13の第1の電流I1で定まる速度でレベルシフトされる図3a、b。レベルシフト回路1の入力信号Viに対するNMOS16の電流I16、出力信号Voの特性は、次のようにまとめられる。レベルシフト回路1の特性Vi=Lのとき、I16=0、Vo=ハイレベル、Vi=LからHに変化する過渡状態のとき、I16は2式の電流値、Voはハイレベルからローレベルに変化、Vi=Hの定常状態のとき、I16は1式の電流値、Voはローレベル。このように、レベルシフト回路1は、論理振幅V2h-V2l=VREG_Lの入力信号Viを、論理振幅V1h-V1l=VDD-VREG_Hの出力信号Voにレベルシフトすることができる。また、レベルシフト回路1においては、定常状態における電力効率を低下させることなく、出力信号Voの電位が低下する方向の応答を高速化することができる。なお、レベルシフト回路1においては、出力信号Voは、入力信号Viを反転した逆相になっているが、INV17またはINV18を省略して同相にしてもよい。レベルシフト回路1の効果については、入力信号Viが変化する過渡状態において、定常状態と同じ定電流を流す場合と比較することにより明確になる。第1の比較例図15は、第1の比較例のレベルシフト回路の回路図である。図15に表したように、レベルシフト回路101は、ハイサイド回路102とローサイド回路103とで構成されている。ローサイド回路103は、低電位端子109と接地端子110との間に接続され、出力線107に電流I113を出力する。接地端子110は、接地GNDに接続され、低電位端子109には、電位VREG_Lが供給される。また、ローサイド回路103には、入力端子111を介して入力信号Viが入力される。ここで、入力信号Viは、論理振幅がVREG_Lのデジタル信号である。ローサイド回路103においては、NMOS112と定電流源回路114とが、低電位端子109と接地端子110との間に直列に接続されている。NMOS112のソースは、接地端子110に接続され、ゲートとドレインとは、定電流源回路114に接続される。定電流源回路114は、NMOS112と低電位端子109との間に接続され、定電流I114を生成する。NMOS112には、この定電流I114が流れる。接地端子110と出力線107との間に、NMOS116とNMOS113とが直列に接続される。NMOS113のソースは、接地端子110に接続され、ドレインは、NMOS116のソースに接続される。NMOS113のゲートは、NMOS112のゲートに接続される。NMOS113は、NMOS112を基準側としてカレントミラーを構成する。定電流源回路114で生成された定電流I114は、カレントミラーで折り返され電流I113が出力される。NMOS113とNMOS112とのサイズ比をW113/W112とすると、電流I113は、3式のようになる。I113=I114×W113/W112...3電流I113は、NMOS116を介して、出力線107に出力される。NMOS116のドレインは、出力線107に接続される。NMOS116のゲートには、INV117、118を介して、入力端子111から入力信号Viが入力される。INV117、118は、低電位端子109と接地端子110との間に接続されている。INV117、118には、電源電位として電位VREG_Lが供給されている。INV117、118は、接地端子110の電位0Vを基準として動作する。INV117には、入力端子111から入力信号Viが入力される。INV117、118は、入力信号Viを2回反転してNMOS116のゲート入力信号Vgを生成する。ゲート入力信号Vgは、入力信号Viと同相である。ハイサイド回路102においては、電源端子105と出力端子108との間に抵抗119が接続される。また電源端子105と出力端子108との間には、ツェナーダイオード120が、抵抗119と並列に接続される。出力端子108は、出力線107に接続される。出力端子108に生成される出力信号Voの電位は、出力線107の電位に等しい。ローサイド回路103においては、入力信号Viに応じてNMOS116がオンまたはオフし、出力線107に電流I113を流しまたは電流I113を遮断する。これにより、出力線107の電位、すなわち出力端子108に生成される出力信号Voの電位は、ローレベルまたはハイレベルになる。出力線107に電流I113が流れたとき、出力信号Voの電位は、電源端子105の電位VDDから抵抗119の電圧降下分だけ低いローレベルになる。出力線107の電流I113が遮断されたとき、出力信号Von電位は、電源端子105の電位VDDに等しいハイレベルになる。抵抗119の抵抗値は、抵抗119の電圧降下がVDD-VREG_Hと等しくなるように設定される。ローレベルは、高電位端子106の電位VREG_Hとなる。ツェナーダイオード120は、ローレベルの電位を高電位端子106の電位VREG_H以上にクランプして、出力端子108に接続される回路の素子耐圧を超える過電圧が印加されないようにする。出力信号Voは、ハイサイド回路102に接続されたINV121に出力される。なお、図15においては、ハイサイド回路102に接続される回路として、INV121を例示している。しかし、論理振幅VDD-VREG_Hのデジタル信号を入力できればよく、他の論理回路でもよい。次に、波形図を参照しつつ、第1の比較例のレベルシフト回路101の動作について説明する。図16は、図15に表したレベルシフト回路の主要な信号の波形図であり、aはゲート入力信号Vg、bは出力信号Voを表す。図17は、図15に表したレベルシフト回路の主要な信号の他の波形図であり、aはゲート入力信号Vg、bは出力信号Voを表す。図16、図17においては、横軸に時間time、縦軸に電位をとり、レベルシフト回路101のゲート入力信号Vgの電位が上昇する場合及び低下する場合の出力信号Voのシミュレーション結果を表している。図16a、図17aは、ゲート入力信号Vgの電位、図16b、図17bは、出力信号Voの電位をそれぞれ表している。なお、低電位端子109の電位VREG_L=5V、電源端子105の電位VDD=10V、高電位端子106の電位VREG_H=5Vとしている。したがって、入力信号Viの電位のL、Hは、それぞれほぼ0V、5Vであり、出力信号Voのローレベル、ハイレベルは、それぞれほぼ5V、10Vである。また、定電流源回路114の定電流I114=10μA、NMOS113とNMOS112とのサイズ比W113/W112=8としている。3式より、I113=80μAとなり、図2、図3のシミュレーションにおける第1の電流I1の電流値と等しい。抵抗119の抵抗値は、60kΩである。また、ツェナーダイオード120の影響は、無視している。入力信号Viの電位がLからHに上昇すると、ゲート入力信号Vgは、LからHに上昇する図16a。入力信号Viの電位が上昇し、ゲート入力信号Vgの電位がHになると、NMOS116は、オンして、電流I113が流れる。出力端子108に生成される出力信号Voの電位は、ローレベルになる図16b。このローレベルは、高電位端子106の電位VREG_H=5Vにほぼ等しくなる。出力信号Voの電位がハイレベルからローレベルに変化する方向の伝搬遅延時間は、約8nsである。なお、この伝搬遅延時間は、INV117、118の伝搬遅延時間を含まない値である。レベルシフト回路1と比較すると、出力線107に流れる電流I113が定電流の場合は、出力信号Voの電位のハイレベルからローレベルへの変化は遅い。入力信号Viに対する応答を高速化するためには、電流I113の電流値を大きくする必要がある。また、入力信号Viの電位がHからLに低下すると、ゲート入力信号Vgは、HからLに低下する図17a。入力信号Viの電位が低下し、ゲート入力信号Vgの電位がLになると、NMOS116は、オフする。電流I113は、遮断される。出力端子108に生成される出力信号Voの電位は、ハイレベルになる図17b。出力信号Voの電位がローレベルからハイレベルに変化する方向の伝搬遅延時間は、約23nsである。なお、この伝搬遅延時間は、INV117、118の伝搬遅延時間を含まない値である。また、出力信号Voの電位が上昇する方向の伝搬遅延時間は、抵抗119の抵抗値に依存する。上記のとおり、抵抗119の抵抗値は、電源端子105の電位VDDと高電位端子106の電位VREG_Hとの電位差と、電流I113の電流値に依存する。したがって、電流I113の電流値が大きいほど、出力端子108に接続されるINV121の寄生容量などの影響が低減され、レベルシフト回路101の動作速度は高速化される。しかし、電流I113の電流値が大きいほど消費電力が増加し、電力効率は低下する。電流I113の電流値は、動作速度と電力効率とに関してトレードオフの関係にある。そのため、電流I113の電流値を増加して高速化できる動作速度には、電力効率の観点から限界がある。また、レベルシフト回路101においては、出力信号Voの電位のローレベルが、抵抗119の電圧降下の絶対値として設定される。そのため、電流I113の電流値と抵抗119の抵抗値の温度特性を合わせる必要がある。また、電流I113の電流値及び抵抗119の抵抗値のばらつきによりローレベルが変動し、出力端子108に接続されるINV121などの素子耐圧を超えるおそれもある。したがって、クランプ回路を出力端子108に接続して、過電圧が印加されないようにする必要がある。レベルシフト回路101においては、出力端子108にツェナーダイオード120が接続されている。クランプ回路は、出力端子108に接続される回路を保護するために必要であるが、出力端子108の寄生容量を増やす要因ともなるため動作速度はさらに低下する。第2の比較例図18は、第2の比較例のレベルシフト回路の回路図である。図18に表したように、レベルシフト回路101aは、ハイサイド回路102aとローサイド回路103aとで構成されている。なお、図18においては、図15と同一の要素には、同一の符号を付している。ローサイド回路103aは、図15に表したローサイド回路103に、NMOS122~125が追加されている。NMOS122は、NMOS116と出力線107との間に接続され、NMOS116を過電圧から保護する。NMOS123は、NMOS112とカレントミラーを構成し、NMOS124、NMOS125を介して出力線126に電流I123を出力する。NMOS124は、入力信号Viを反転したゲート入力信号Vg-でオンまたはオフされる。NMOS125は、NMOS124と出力線126との間に接続され、NMOS124を過電圧から保護する。ローサイド回路103aにおいては、ゲート入力信号Vg、Vg-が差動信号としてそれぞれNMOS116、124に入力される。入力信号Viに応じて、NMOS116とNMOS124とは、排他的にオンする。出力線107、126には、差動電流として、電流I113、I123が出力される。出力線107の電流I113は、ハイサイド回路102aのPMOS127、128で構成されるカレントミラーで折り返され、さらにPMOS131、132で構成されるカレントミラーで折り返される。PMOS132は、出力端子108と高電位端子106との間に接続され、電流I113を折り返した電流I132を出力する。出力線126の電流I123は、PMOS129、130のカレントミラーで折り返される。PMOS130は、電源端子105と出力端子108との間に接続され、電流I123を折り返した電流I130を出力する。NMOS123とNMOS112とのサイズ比をW123/W112、PMOS128とPMOS127とのサイズ比をW128/W127、NMOS132とNMOS131とのサイズ比をW132/W131、PMOS130とPMOS129とのサイズ比をW130/W129とする。PMOS130の電流I130、PMOS132の電流I132は、それぞれ4、5式のようになる。I130=I114×W123/W112×W130/W129...4I132=I113×W128/W127×W132/W131...5ここで、電流I113は、3式で表される。出力端子108に生成される出力信号Voの電位は、電流I130の電流値が電流I132の電流値よりも大きいときハイレベルになり、小さいときローレベルになる。ハイサイド回路102aは、出力線107、126の電流I113、I123の電流値を比較してハイレベルまたはローレベルを出力する電流比較回路を構成している。ローサイド回路103aにおいては、入力信号Viに応じて、NMOS116とNMOS124とが排他的にオンする。出力線107、126には、差動電流としてそれぞれ電流I113、I123が流れる。これにより、出力端子108に生成される出力信号Voの電位は、ローレベルまたはハイレベルになる。なお、このハイレベルは、電源端子105の電位VDDにほぼ等しく、ローレベルは、高電位端子106の電位VREG_Hにほぼ等しい。そのため、図15の第1の比較例のレベルシフト回路101のように、出力端子108に接続される回路を保護するためのクランプ回路は不要である。次に、波形図を参照しつつ、第2の比較例のレベルシフト回路101aの動作について説明する。図19は、図18に表したレベルシフト回路の主要な信号の波形図であり、aはゲート入力信号Vg-、bは出力信号Voを表す。図20は、図18に表したレベルシフト回路の主要な信号の他の波形図であり、aはゲート入力信号Vg-、bは出力信号Voを表す。図19、図20においては、横軸に時間time、縦軸に電位をとり、レベルシフト回路101aのゲート入力信号Vg-の電位が上昇する場合及び低下する場合のそれぞれに対する出力信号Voのシミュレーション結果を表している。図19a、図20aは、ゲート入力信号Vg-の電位、図19b、図20bは、出力信号Voの電位をそれぞれ表している。なお、低電位端子109の電位VREG_L=5V、電源端子105の電位VDD=20V、高電位端子106の電位VREG_H=15Vとしている。したがって、入力信号Viの電位のL、Hは、それぞれほぼ0V、5Vであり、出力信号Voのローレベル、ハイレベルは、それぞれほぼ15V、20Vである。また、定電流源回路114の定電流I114=10μA、サイズ比W113/W112=123/W112=4、W128/W127=W130/W129=2、W132=W131としている。3~5式より、I113=I123=40μA、I130=I132=80μAとなり、図2、図3のシミュレーションにおける第1の電流I1の電流値と等しい。入力信号Viの電位がHからLに低下すると、ゲート入力信号VG-の電位は、LからHに上昇する図19a。入力信号Viの電位が低下して、ゲート入力信号Vg-の電位がHになると、NMOS124はオンして、電流I123が流れる。また、NMOS116はオフして、電流I113は遮断される。電流I130が流れ、出力端子108に生成される出力信号Voの電位は、ハイレベルになる図19b。このハイレベルは、電源端子105の電位VDD=20Vにほぼ等しくなる。出力信号Voの電位がローレベルからハイレベルに変化する方向の伝搬遅延時間は、約9nsである。この伝搬遅延時間は、INV117の伝搬遅延時間を含まない値である。また、入力信号Viの電位がLからHに上昇すると、ゲート入力信号Vg-の電位は、HからLに低下する図20a。入力信号Viの電位が上昇して、ゲート入力信号Vg-の電位がLになると、NMOS124はオフして、電流I123は遮断される。また、NMOS116はオンして、電流I113が流れる。したがって、電流I132が流れ、出力端子108に生成される出力信号Voの電位は、ローレベルになる図20b。このローレベルは、高電位端子106の電位VREG_H=15Vにほぼ等しくなる。出力信号Voの電位がハイレベルからローレベルに変化する方向の伝搬遅延時間は、約9nsである。出力端子108に生成される出力信号Voの電位は、電源端子105の電位VDDと高電位端子106の電位VREG_Hとの範囲内に制限されるため、レベルシフト回路101のようなクランプ回路は不要である。また、出力信号Voの電位は、電流I130、I132の電流値の大小で規定されるため、定電流源回路114の温度依存性や電流値のばらつきなどによる影響を低減することができる。しかし、レベルシフト回路101aにおいてもレベルシフト回路101と同様に、出力端子108は、電流I130または電流I132の定電流で駆動される。電流I130、I132の電流値が大きいほど、出力端子108に接続される回路の寄生容量などの影響が低減され、レベルシフト回路101aの動作速度は高速化される。しかし、電流I130、I132の電流値を大きくするために電流I114、I113、I123の電流値を大きくすると消費電力が増加する。例えば、DC-DCコンバータに用いた場合、電力効率が、低下する。したがって、レベルシフト回路101と同様に、電流I113、I123、I130、I132の各電流値は、動作速度と電力効率とに関してトレードオフの関係にある。なお、各カレントミラーを構成するトランジスタのサイズ比を適切に設定することにより、動作速度と電力効率とを最適化することはできる。しかし、電流値を増加して高速化できる動作速度には、電力効率の観点から限界がある。これに対して、図1に表したレベルシフト回路1においては、出力信号Voの電位がハイレベルからローレベルに変化する場合、出力端子8は、定常状態における電流である第1の電流I1の電流値よりも大きい電流I16の電流値で駆動される。そのため、出力端子8から寄生容量などに蓄積された電荷が吸い込まれ、定電流が流れる場合と比較して、出力信号Voの電位は、ハイレベルからローレベルに高速に低下する。また、出力信号Voの電位がローレベルの定常状態になると、出力端子8を駆動する電流の電流値は、定常状態の電流である第1の電流I1に制限される。定常状態の電流値よりも大きい電流が流れるのは、出力信号Voの電位がハイレベルからローレベルに低下する過渡状態の短期間であり、電流I16が流れることによる電力効率の低下はわずかである。したがって、レベルシフト回路1は、論理振幅V2h-V2l=VREG_Lの入力信号Viを、論理振幅V1h-V1l=VDD-VREG_Hの出力信号Voにレベルシフトすることができる。また、レベルシフト回路1においては、定常状態における電力効率を低下させることなく、出力信号Voの電位が低下する方向の応答を高速化することができる。図4は、第1の実施形態に係るレベルシフト回路の他の構成を例示する回路図である。レベルシフト回路1aにおいては、図1に表したレベルシフト回路1の電流スイッチ回路3が電流スイッチ回路3aに置き換えられている。電流生成回路2、保護回路4については、レベルシフト回路1と同様である。なお、図4においては、図1と同一の要素には、同一の符号を付している。電流スイッチ回路3aにおいては、図1に表した電流スイッチ回路3に、NMOS19、20と定電流源回路21とが追加されている。NMOS19と定電流源回路21とは、第2の高電位端子9と第2の低電位端子10との間に直列に接続されている。NMOS19のソースは、第2の低電位端子10に接続され、ゲートとドレインとは、定電流源回路21に接続される。定電流源回路21は、NMOS19と第1の高電位端子9との間に接続され、定電流I21を生成する。NMOS19には、定電流I21が流れる。第2の低電位端子10とNMOS16との間には、NMOS20が接続されている。NMOS20のソースは、第2の低電位端子10に接続され、ドレインは、NMOS16のソースに接続される。NMOS20のゲートは、NMOS19のゲートに接続される。NMOS20は、NMOS19を基準側としてカレントミラーを構成する。定電流源回路21で生成された定電流I21は、カレントミラーで折り返され、NMOS20には、電流I20が流れる。NMOS20、19のサイズ比をW20/W19とすると、電流I20は、6式のようになる。I20=I21×W20/W19...6NMOS16がオフからオンに変化したとき流れる電流I16のピーク値は、6式で与えれる電流I20の電流値に制限される。ここで、I16>I20≫I1に設定することにより、レベルシフト回路1と比較して、レベルシフト時の応答速度は若干低下するものの、NMOS16がオンしたときに生じるスイッチングノイズを低減することができる。図5は、第1の実施形態に係るレベルシフト回路の他の構成を例示する回路図である。レベルシフト回路1bにおいては、図1に表したレベルシフト回路1の電流生成回路2、電流スイッチ回路3が、それぞれ電流生成回路2a、電流スイッチ回路3bに置き換えられている。保護回路4については、図1に表したレベルシフト回路1と同様である。なお、図5においては、図1と同一の要素には、同一の符号を付している。電流生成回路2aにおいては、抵抗22が第1の高電位端子5と第1の出力線7との間に接続されている。電流スイッチ回路3bにおいては、図1に表した電流スイッチ回路3に抵抗23が追加されている。NMOS16、INV17、18については、電流スイッチ回路3と同様である。入力信号Viの電位が上昇してNMOS16がオンしたとき、抵抗22を流れる第1の電流I22、抵抗23を流れる電流I23は、それぞれ7、8式のようになる。I22=V1h-V1l-|Vgs15|/R1...7I23=V2h-Vgs16/R2...8ここで、Vgs15、Vgs16は、PMOS15、NMOS16のそれぞれのゲートソース間電圧であり、R1、R2は、抵抗22、23のそれぞれの抵抗値である。例えば、V1h-V1l=V2h-V2l=V2h、|Vgs15|=Vgs16の場合、R1≫R2と設定することにより、I23≫I22となり、図4に表したレベルシフト回路1aと同様の効果が得られる。また、R2=0と設定することにより、図1に表したレベルシフト回路1と同様の効果が得られる。以上図1~図5においては、論理振幅V2h-V2lの入力信号Viをレベルシフトして論理振幅V1h-V1lの出力信号Voを出力するレベルシフト回路1、1a、1bについて説明した。レベルシフト回路1、1a、1bは、V1h>V2lの場合、すなわち、ローサイドブロックの入力信号Viをハイサイドブロックの出力信号Voにレベルシフトする。しかし、V2h>V1lの場合、すなわちハイサイドブロックの入力信号Viをローサイドブロックの出力信号Voにレベルシフトするレベルシフト回路を構成することもできる。図6は、第1の実施形態に係るレベルシフト回路の他の構成を例示する回路図である。図6に表したように、レベルシフト回路1cは、電流生成回路2b、電流スイッチ回路3c、保護回路4aを備えている。レベルシフト回路1cは、図1に表したレベルシフト回路1のNMOSとPMOSとを入れ換えて構成されている。レベルシフト回路1cにおいては、電流生成回路2bはローサイドブロック、電流スイッチ回路3cはハイサイドブロックとして構成されている。ハイサイドブロックの入力信号Viは、ローサイドブロックの出力信号Voにレベルシフトされる。電流生成回路2bは、第1の高電位端子5と第1の低電位端子6との間に接続され、第1の電流I1を生成して第1の出力線7に出力する。ここで、第1の電流I1は、トランジスタがオンして動作する程度の電流値である。出力端子8は、第1の出力線7に接続されている。出力端子8に生成される出力信号Voの電位は、第1の出力線7の電位に等しい。電流スイッチ回路3cは、第2の高電位端子9と第2の低電位端子10との間に接続され、第1の電流I1を受ける。また、電流スイッチ回路3cには、入力端子11を介して入力信号Viが入力される。ここで、入力信号Viは、電位が第2の高電位端子9の電位V2hと第2の低電位端子10の電位V2lとの間で変化するデジタル信号である。ここで、L、Hは、入力信号Viの電位が、それぞ論理値0偽、論理値1真となる電位である。電流スイッチ回路3cは、入力信号Viに応じて第1の電流I1を流しまたは第1の電流I1を遮断する。これにより、第1の出力線7の電位、すなわち出力端子8に生成される出力信号Voの電位は、ローレベルまたはローレベルよりも高いハイレベルになる。保護回路4aは、電流生成回路2bと電流スイッチ回路3cとの間において第1の出力線7に接続されている。保護回路4aは、第1の出力線7の電位を第1の高電位端子5の電位以下に制限する。したがって、上記のハイレベルは、第1の高電位端子5の電位V1h以下、ローレベルは第1の低電位端子6の電位V1l以上に制限される。電流生成回路2bに印加される電圧は、第1の高電位端子5の電位V1hと第1の低電位端子6の電位V1lとの電位差V1h-V1lに制限される。保護回路4aは、電流生成回路2bを過電圧から保護する。このように、電流生成回路2bは、第1の低電位端子6の電位V1lを基準として動作するローサイドブロックである。また、電流スイッチ回路3cは、第2の高電位端子9の電位V2hを基準として動作するハイサイドブロックである。例えば、第1の低電位端子6は、接地に接続することができる。また、第2の高電位端子9の電位V2hは、第1の高電位端子5の電位V1h以上に設定される。第2の高電位端子9と第1の低電位端子6との間には、ローサイドブロックの電源電圧V1h-V1l以上の電圧が供給される。レベルシフト回路1cは、ハイサイドブロックの論理振幅V2h-V2lの入力信号Viをレベルシフトして、ローサイドブロックの論理振幅V1h-Vllの出力信号Voを生成する。次に、各部について詳細に説明する。電流生成回路2bにおいては、NMOS24と定電流源回路26とが、第1の高電位端子5と第1の低電位端子6との間に直列に接続されている。NMOS24のソースは、第1の低電位端子6に接続され、ゲートとドレインとは、定電流源回路26に接続される。定電流源回路26は、NMOS24と第1の高電位端子5との間に接続され、定電流I26を生成する。NMOS24には、この定電流I26が流れる。第1の低電位端子6と第1の出力線7との間にNMOS25が、接続される。NMOS25のソースは、第1の低電位端子6に接続され、ドレインは、第1の出力線7に接続される。NMOS25のゲートは、NMOS24のゲート及びドレインに接続される。NMOS25は、NMOS24を基準側としてカレントミラーを構成する。定電流源回路26で生成された定電流I26は、カレントミラーで折り返される。第1の出力線7には、第1の電流I1が出力される。第1の電流I1は、1式と同様に表される。電流スイッチ回路3cにおいては、PMOS28が、保護回路4aと第2の高電位端子9との間に接続されている。PMOS28は、保護回路4aを介して、電流生成回路2bが生成した第1の電流I1を受ける。PMOS28のドレインは、保護回路4aを介して第1の出力線7に接続される。PMOS28のソースは、第2の高電位端子9に接続される。PMOS28のゲートには、INV29、30を介して、入力端子11から入力信号Viが入力される。INV29、30は、第2の高電位端子9と第2の低電位端子10との間に接続されている。INV29、30には、第2の高電位端子9の電位V2hと第2の低電位端子10の電位V2lとが供給されている。INV29、30は、第2の高電位端子9の電位V2hを基準として動作する。INV29には、入力端子11から入力信号Viが入力される。上記のとおり、入力信号Viは、電位が第2の高電位端子9の電位V2hと第2の低電位端子10の電位V2lとの間で変化するデジタル信号である。INV29、30は、入力信号Viを2回反転して、入力信号Viと同相の信号を出力する。なお、INV29、30は、入力信号ViとPMOS28のゲートソース間電圧とのインタフェースをとるため挿入されている。PMOS28は、入力信号Viの電位に応じてオンまたはオフする。入力信号Viの電位が、INV29の論理しきい値電圧よりも高いHのとき、PMOS28は、オフする。第1の電流I1は、遮断される。PMOS28の電流供給能力は、オンしたときに流れる電流I28として、2式のI16と同様に表される。電流供給能力に相当する電流I28の電流値は、第1の電流I1の電流値よりも大きく設定されている。したがって、第1の出力線7の電位、すなわち出力端子8に生成される出力信号Voの電位は、ローレベルになる。このローレベルは、第1の低電位端子6の電位V1lにほぼ等しくなる。また、PMOS28がオフからオンに変化したとき、PMOS28には第1の電流I1が流れるとともに、出力端子8から寄生容量などに蓄積された電荷を吸い込む。そのため、電流スイッチ回路3cに定電流の第1の電流I1が流れる場合と比較して、出力信号Voの電位は、ローレベルからハイレベルに高速に上昇する。また、入力信号Viの電位が、INV29の論理しきい値電圧よりも低いLのとき、PMOS28は、オンする。出力線7に第1の電流I1が、流れる。第1の出力線7の電位、すなわち出力端子8に生成される出力信号Voの電位は、上記のローレベルよりも高いハイレベルになる。上記のとおり、ハイレベルは、保護回路4aにより第1の高電位端子5の電位V1hにほぼ等しくなる。保護回路4aにおいては、NMOS27が、電流生成回路2bのNMOS25と電流スイッチ回路3cのPMOS29との間において第1の出力線7に接続されている。NMOS27のソースは、第1の出力線7に接続され、第1の出力線7を介してNMOS25のドレインに接続されている。NMOS27のドレインは、PMOS28のドレインに接続されている。PMOS28のゲートは、第1の高電位端子5に接続されている。NMOS28がオンすると、PMOS27がオンし、第1の出力線7に第1の電流I1が流れる。このとき、第1の出力線7の電位は、第1の高電位端子5の電位V1hよりもNMOS27のしきい値電圧Vtnだけ低い電位に制限される。また、NMOS28オフすると、PMOS27がオフし、第1の出力線7の第1の電流I1が遮断される。このとき、第1の出力線7の電位は、第1の電流I1を流そうとするNMOS25に引っ張られて第1の低電位端子6の電位V1lになる。このように、保護回路4aは、第1の出力線7の電位を第1の高電位端子5の電位V1h以下第1の低電位端子6の電位V1l以上に制限する。したがって、電流生成回路2bに印加される電圧は、電位差V1h-V1lの範囲内に制限され、電流生成回路2bは、過電圧から保護される。したがって、電流スイッチ回路3cに定電流の第1の電流I1が流れる場合と比較して、出力信号Voの電位は、ローレベルからハイレベルに高速に上昇する。また、出力信号Voの電位がハイレベルの定常状態になると、PMOS28を流れる電流は、NMOS25の第1の電流I1に制限される。PMOS28の電流供給能力に応じた電流I28が流れるのは、出力信号Voの電位がローレベルからハイレベルに上昇する過渡状態の短期間であり、電流I28が流れることによる電力効率の低下はわずかである。レベルシフト回路1cにおいては、定常状態における電力効率を低下させることなく、入力信号Viの電位の低下に対して高速応答して上昇するレベルシフトした出力信号Voを生成することができる。また、入力信号Viの電位が上昇して、信号V30の電位がPMOS28のしきい値電圧よりも高くなると、PMOS28はオフする。第1の電流I1は、遮断される。第1の出力線7の電位、すなわち出力端子8に生成される出力信号Voの電位は、ローレベルになる。このローレベルは、第1の低電位端子6の電位V1lにほぼ等しくなる。入力信号Viの電位の上昇に対しては、NMOS25の第1の電流I1で定まる速度でレベルシフトされる。このように、レベルシフト回路1cは、論理振幅V2h-V2lのハイサイドブロックの入力信号Viを、論理振幅V1h-V1lのローサイドブロックの出力信号Voにレベルシフトすることができる。また、レベルシフト回路1cにおいては、定常状態における電力効率を低下させることなく、出力信号Voの電位が上昇する方向の応答を高速化することができる。なお、レベルシフト回路1cにおいては、出力信号Voの論理は、入力信号Viの論理を反転した逆相になっているが、INV29またはINV30を省略して同相にしてもよい。また、レベルシフト回路1cにおいては、図1に表したレベルシフト回路1と同様に構成されているが、レベルシフト回路1a、1bと同様に構成することもできる。以上図1~図6を参照して説明したように、第1の実施形態に係るレベルシフト回路においては、出力信号Voの電位が変化する過渡状態のとき、電流スイッチ回路に定常状態の電流値よりも大きい電流値が流れる。そして、出力信号Voの電位が定常状態になると、電流スイッチ回路に流れる電流は、定常値の電流になる。そのため、定常状態における電力効率を低下させることなく、出力信号Voの電位が低下する方向または上昇する方向の応答が高速化される。したがって、第1の実施形態に係るレベルシフト回路は、低消費電力で高速動作可能である。第2の実施形態図7は、第2の実施形態に係るレベルシフト回路の構成を例示する回路図である。図7に表したように、レベルシフト回路1dは、電流生成回路2c、電流スイッチ回路3d、保護回路4bを備える。なお、図7においては、図1と同一の要素には、同一の符号を付している。電流生成回路2cにおいては、図1に表した電流生成回路2に、PMOS31、第1のトランジスタ32、第2のトランジスタ33、第2の出力線36が追加されている。PMOS31は、第1の高電位端子5と第2の出力線36との間に接続される。PMOS31のソースは、第1の高電位端子5に接続され、ドレインは、第2の出力線36に接続される。PMOS31のゲートは、PMOS13のゲート、PMOS12のゲート及びドレインに接続される。PMOS31は、PMOS13と同様にPMOS12を基準側としてカレントミラーを構成する。定電流源回路13で生成された定電流I14は、カレントミラーで折り返される。第2の出力線36には、第2の電流I2が出力される。第2の電流I2は、PMOS31、12のサイズ比により、1式と同様に表される。第1のトランジスタ32は、第1の高電位端子5と第1の出力線7との間に接続される。第1のトランジスタ32のソースは、第1の高電位端子5に接続され、ドレインは、第1の出力線7に接続される。第1のトランジスタ32のゲートは、第2の出力線36に接続される。第1のトランジスタ32は、第2の出力線36の電位がローレベルのときオンする。第2のトランジスタ33は、第1の高電位端子5と第2の出力線36との間に接続される。第2のトランジスタ33のソースは、第1の高電位端子5に接続され、ドレインは、第2の出力線36に接続される。第2のトランジスタ33のゲートは、第1の出力線7に接続される。第2のトランジスタ33は、第1の出力線7の電位がローレベルのときオンする。電流スイッチ回路3dにおいては、図1に表した電流スイッチ回路3に、NMOS35が追加されている。NMOS35は、保護回路4bと第2の低電位端子10との間に接続される。NMOS35のドレインは、保護回路4bを介して、第2の出力線36に接続され、ソースは、第2の低電位端子10に接続される。NMOS35のゲートには、INV17を介して入力信号Viを反転した信号V17が入力される。NMOS35は、保護回路4bを介して、電流生成回路2cが生成した第2の電流I2を受ける。入力信号Viに応じて、NMOS16は第1の電流I1を流してNMOS35は第2の電流I2を遮断し、またはNMOS16は第1の電流I1を遮断してNMOS35は第2の電流I2を流す。これにより、第1の出力線7の電位と第2の出力線36の電位とは、それぞれローレベルまたはハイレベルになる。第1の出力線7の電位がハイレベルのとき第2の出力線36の電位はローレベルである。また、第1の出力線7の電位がローレベルのとき第2の出力線36の電位はハイレベルである。保護回路4bにおいては、図1に表した保護回路4に、PMOS34が追加されている。PMOS34は、電流生成回路2cのPMOS31と電流スイッチ回路3dのNMOS35との間において第2の出力線36に接続されている。PMOS34のソースは、第2の出力線36を介してPMOS31のドレインに接続されている。PMOS34のドレインは、NMOS35のドレインに接続されている。PMOS34のゲートは、第1の低電位端子6に接続されている。NMOS35がオンすると、PMOS34がオンし、第2の出力線36に第2の電流I2が流れる。このとき、第2の出力線36の電位は、第1の低電位端子6の電位V1lよりもPMOS34のソースゲート間電圧Vsg34だけ高いゲートソース間電圧Vgs34だけ低い電位に制限される。また、NMOS35がオフすると、PMOS34がオフし、第2の出力線36の第2の電流I2が遮断される。このとき、第2の出力線36の電位は、第2の電流I2を流そうとするPMOS31に引っ張られて第1の高電位端子5の電位V1hになる。保護回路4bは、第2の出力線36を介して電流生成回路2cに印加される電圧を第1の高電位端子5の電位V1hと第1の低電位端子6の電位V1lとの電位差V1h-V1lに制限し、電流生成回路2cを過電圧から保護する。このように、レベルシフト回路1dは、論理振幅V2h-V2lの入力信号Viをレベルシフトして論理振幅V1h-V1lの出力信号Voを生成する。なお、電流生成回路2cは、第1の高電位端子5の電位V1hを基準として動作するハイサイドブロックである。また、電流スイッチ回路3dは、第2の低電位端子10の電位V2lを基準として動作するローサイドブロックである。次に、波形図を参照しつつ、レベルシフト回路1dの動作について説明する。図8は、レベルシフト回路の主要な信号の波形図であり、aは入力信号Vi、bは出力信号Vo、cは第2の出力線の電位Vaを表す。図9は、レベルシフト回路の主要な信号の他の波形図であり、aは入力信号Vi、bは出力信号Vo、cは第2の出力線の電位Vaを表す。図8、図9においては、横軸に時間time、縦軸に電位をとり、レベルシフト回路1の入力信号Viの電位が上昇する場合及び低下する場合のそれぞれに対する出力信号Vo、第2の出力線36の電位Vaのシミュレーション結果を表している。なお、第2の高電位端子9の電位V2h=VREG_L、第2の低電位端子10の電位V2l=0V、第1の高電位端子5の電位V1h=VDD、第1の低電位端子6の電位V1l=VREG_Hとしている。また、定電流源回路14の低電流I14=10μA、PMOS13とPMOS12とのサイズ比W13/W12=8、PMOS31とPMOS12とのサイズ比W31/W12=8としている。第1の電流I1と第2の電流I2とは、ともに80μAとなる。入力信号Viの電位は、time=38.00μsで0VからVREG_Lに上昇する図8a。入力信号Viの電位が上昇しNMOS16のしきい値電圧よりも高くなると、NMOS16はオンし、NMOS35はオフする。第1の電流I1が流れ、第2の電流I2は遮断される。出力端子8に生成される出力信号Voの電位は、ローレベルになる図8b。ローレベルは、保護回路4bにより第1の低電位端子6の電位V1l=VREG_Hにほぼ等しくなる。出力信号Voの電位がハイレベルからローレベルに変化する方向の伝搬遅延時間は、約0.7nsである。この伝搬遅延時間の値は、図2bに表したレベルシフト回路1の伝搬遅延時間とほぼ等しい。第2の出力線36の電位Vaがローレベルの間は、第1のトランジスタ32は、オンである図8c。そのため、入力信号Viの電位が0VからVREG_Lに上昇するとき、第1の出力線7には、第1のトランジスタ32を介して、第1の高電位端子5から電位V1h=VDDが供給される。したがって、第1の電流I1、NMOS16の電流I16、第1のトランジスタ32の電流I32との間に、9式の関係が成立するとき、出力信号Voの電位がハイレベルからローレベルに低下する。I16>I1I32>I32...9また、第1のトランジスタ32の電流I32は、10式のようになる。I32=βp/2×Vgs32-Vtp2...10ここで、βpはPMOS32の形状などの構造により定まる定数、Vgs32はゲートソース間電圧、Vtpはしきい値電圧である。9式に、2、10式を代入すると、11式のようになる。βp/βn<Vgs16-Vtn/Vgs32-Vtp2...11また、NMOS16、PMOS32のゲートソース間電圧Vgs16、Vgs32は、12、13式のようになる。Vgs16=V2h-V2l=VREG_L...12Vgs32=V1h-V1l-|Vgs34|=VDD-VREG_H-|Vgs34|...13例えば、VREG_L=VREG_H=5V、VDD=10V、|Vgs34|=1.5V、Vtn=|Vtp|=1Vとすると、11~13式から、βp/βn<2.56になる。設計余裕をもって、βp/βn≪2.56に設定する。また、レベルシフト回路1dにおいては、第1の出力線7と第2の出力線36とは、対称な差動回路で構成されている。PMOS31の第2の電流I2、第2のトランジスタ33の電流I33、PMOS34、NMOS35の電流I35についても同様の関係が成り立つ。したがって、NMOS16がオフからオンに変化したとき、NMOS16には、第1の電流I1、第1のトランジスタ32の電流I32が流れるとともに、出力端子8から寄生容量などに蓄積された電荷が吸い込まれる。出力信号Voの電位は、ハイレベルからローレベルに高速に低下する。また、第1の出力線7の電位、すなわち出力信号Voの電位がハイレベルからローレベルに変化すると、第2のトランジスタ33がオンする。第2の出力線36には、第1のトランジスタ33を介して第1の高電位端子5から電位V1h=VDDが供給される。したがって、第2の電流I2、NMOS35の電流I35、第2のトランジスタ33の電流I35との間に、14式の関係が成立するとき、第2の出力線36の電位Vaがローレベルからハイレベルに上昇する。I35<I33<I2I33...14ここで、I2≪I33である。第2の出力線36の電位Vaは、図3のレベルシフト回路1の伝搬遅延時間と比較して、ローレベルからハイレベルに高速に上昇する図8c。ハイレベルの電位は、第1の高電位端子5の電位V1h=VDDにほぼ等しい。電流スイッチ回路3dに定電流の第1の電流I1が流れる場合と比較して、出力信号Voの電位は、ハイレベルからローレベルに高速に低下する。また、出力信号Voの電位がローレベル、第2の出力線36の電位Vaがハイレベルの定常状態になると、第1のトランジスタ32はオフになる。NMOS16を流れる電流は、PMOS13の第1の電流I1に制限される。NMOS16の電流供給能力に応じた電流I16が流れるのは、出力信号Voの電位がハイレベルからローレベルに低下する過渡状態の短期間である。電流I16が流れることによる電力効率の低下は、わずかである。また、第2のトランジスタ33を介して第1の高電位端子5から第2の出力線36に電流I33が流れる期間は、第2の出力線36の電位Vaがローレベルからハイレベルに上昇する過渡状態の短期間である。したがって、この電流I33による電力効率の低下はわずかである。レベルシフト回路1dにおいては、定常状態における電力効率を低下させることなく、入力信号Viの電位の上昇に対して高速応答して低下するレベルシフトした出力信号Voを生成することができる図8a、b。また、入力信号Viの電位は、time=39.00μsでVREG_Lから0Vに低下する図9a。入力信号Viの電位が低下して、NMOS16のしきい値電圧よりも低くなると、NMOS16はオフし、NMOS35はオンする。第1の電流I1は、遮断され、第2の電流I2が、流れる。レベルシフト回路1dにおいては、入力信号Viに応じて、NMOS16とNMOS35とは排他的にオンし、第1の出力線7と第2の出力線36とに対して対称に構成されている。したがって、入力信号Viの電位の低下に対しては、上記の入力信号Viの電位が上昇する場合の動作と同様になる。第1の出力線7と第2の出力線36との関係を逆にした動作になる。第2の出力線36の電位Vaは、ローレベルになる図9c。ローレベルは、保護回路4bにより第1の低電位端子6の電位V1l=VREG_Hにほぼ等しくなる。第2の出力線36の電位Vaの電位がハイレベルからローレベルに変化する方向の伝搬遅延時間は、約0.5nsである。第2の出力線36の電位Vaがハイレベルからローレベルに変化すると、第1の出力線7の電位、すなわち出力信号Voの電位は、ローレベルからハイレベルに上昇する図9b。出力信号Voの電位がローレベルからハイレベルに変化する方向の伝搬遅延時間は、約1.5nsである。ハイレベルの電位は、第1の高電位端子5の電位V1h=VDDにほぼ等しい。レベルシフト回路1dにおいては、定常状態における電力効率を低下させることなく、入力信号Viの電位の低下に対して高速応答して上昇するレベルシフトした出力信号Voを生成することができる図9a、b。このように、レベルシフト回路1dにおいては、定常状態における電力効率を低下させることなく、入力信号Viの電位の変化に対して高速応答するレベルシフトした出力信号Voを生成することができる。ただし、11式の関係を満たす必要があるため、出力信号Voの電位がローレベルからハイレベルに上昇する方向の伝搬遅延時間は、ハイレベルからローレベルに低下する方向の伝搬遅延時間と比較して遅くなる。以上図7~図9を参照して説明したように、第2の実施形態に係るレベルシフト回路においては、出力信号Voの電位が変化する過渡状態のとき、電流スイッチ回路に定常状態の電流値よりも大きい電流値が流れる。そして、出力信号Voの電位が定常状態になると、電流スイッチ回路に流れる電流は、定常値の電流になる。また、出力信号Voの電位が変化する過渡状態のとき、電流生成回路の第1及び第2のトランジスタがオンして、出力端子に第1の高電位端子または第1の低電位端子の電位を供給する。そのため、定常状態における電力効率を低下させることなく、入力信号Viの変化に高速応答してレベルシフトした出力信号Voを生成することができる。したがって、第2の実施形態に係るレベルシフト回路は、低消費電力でより高速に動作可能である。第3の実施形態図10は、第3の実施形態に係るレベルシフト回路の構成を例示する回路図である。レベルシフト回路1eにおいては、図7に表したレベルシフト回路1dの電流生成回路2cが電流生成回路2dに置き換えられている。電流スイッチ回路3d、保護回路4bについては、レベルシフト回路1dと同様である。なお、図10においては、図7と同一の要素には、同一の符号を付している。電流生成回路2dにおいては、図7に表した電流生成回路2cに、ゲート信号生成回路37、38が追加されている。ゲート信号生成回路37は、第2の出力線36の電位Vaがハイレベルからローレベルに変化してから規定期間の間ローレベルとなるゲート信号V32を生成する。なお、ゲート信号生成回路37は、第2の出力線36の電位Vaと出力信号Voを規定期間だけ遅延させた信号Vdelayとの論理和を生成している。なお、規定期間は、入力信号Viが変化してから第1の出力線7の電位がローレベルからハイレベルに変化するまでの期間及び第2の出力線36の電位Vaがローレベルからハイレベルに変化するまでの期間よりも長く設定される。規定期間は、入力信号Viが変化してから、第1の出力線7の電位がローレベルの期間及び第2の出力線36の電位Vaがローレベルの期間をマスクできるように設定する。第1のトランジスタ32のゲートには、ゲート信号V32が入力される。第1のトランジスタ32は、第2の出力線36の電位Vaがハイレベルのときオフであり、電位Vaがハイレベルからローレベルに変化してから規定期間の間オンし、規定期間の経過後にオフする。ゲート信号生成回路38は、第1の出力線7の電位、すなわち出力信号Voの電位がハイレベルからローレベルに変化してから規定期間の間ローレベルとなるゲート信号V33を生成する。なお、図10においては、ゲート信号生成回路38は、第2の出力線36の電位Vaと信号Vdelayとの論理和を生成している。また、図10においては、ゲート信号生成回路37、38をそれぞれ論理積の否定回路NANDとINVで構成しているが、上記のゲート信号V32、V33を生成できれば、他の構成でもよい。第2のトランジスタ33のゲートには、ゲート信号V33が入力される。第2のトランジスタ33は、出力信号Voの電位がハイレベルのときオフであり、出力信号Voの電位がハイレベルからローレベルに変化してから規定期間の間オンし、規定期間の経過後にオフする。次に、波形図を参照しつつ、レベルシフト回路1eの動作について説明する。図11は、レベルシフト回路の主要な信号の波形図であり、aは入力信号Vi、bは出力信号Vo、cは第2の出力線の電位Va、dは遅延信号Vdelay、e、fは第1及び第2のトランジスタのゲート信号V32、V33をそれぞれ表す。図12は、レベルシフト回路の主要な信号の他の波形図であり、aは入力信号Vi、bは出力信号Vo、cは第2の出力線の電位Va、dは遅延信号Vdelay、e、fは第1及び第2のトランジスタのゲート信号V32、V33をそれぞれ表す。図11、図12においては、横軸に時間time、縦軸に電位をとり、レベルシフト回路1の入力信号Viの電位が上昇する場合及び低下する場合のそれぞれに対する出力信号Vo、第2の出力線36の電位Va、遅延信号Vdelay、第1及び第2のトランジスタのゲート信号V32、V33のシミュレーション結果を表している。なお、図8、図9と同様に、第2の高電位端子9の電位V2h=VREG_L、第2の低電位端子10の電位V2l=0V、第1の高電位端子5の電位V1h=VDD、第1の低電位端子6の電位V1l=VREG_Hとしている。また、定電流源回路14の低電流I14=10μA、PMOS13とPMOS12とのサイズ比W13/W12=8、PMOS31とPMOS12とのサイズ比W31/W12=8としている。第1の電流I1と第2の電流I2とは、ともに80μAとなる。また、遅延信号Vdelayは、出力信号VoをINV偶数個で遅延させた信号である。入力信号Viの電位は、time=44.500μsで0VからVREG_Lに上昇する図11a。入力信号Viの電位が上昇しNMOS16のしきい値電圧よりも高くなると、NMOS16はオンし、NMOS35はオフする。第1の電流I1が流れ、第2の電流I2は遮断される。出力端子8に生成される出力信号Voの電位は、ローレベルになる図11b。ローレベルは、保護回路4bにより第1の低電位端子6の電位V1l=VREG_Hにほぼ等しくなる。出力信号Voの電位がハイレベルからローレベルに変化する方向の伝搬遅延時間は、約0.7nsである。この伝搬遅延時間の値は、図2bに表したレベルシフト回路1の伝搬遅延時間、図8bに表したレベルシフト回路1dの伝搬遅延時間と同等の値になっている。第2の出力線36の電位Vaはローレベルであるが図11c、遅延信号Vdelayがハイレベルのため図11d、ゲート信号生成回路37は、ゲート信号V32にハイレベルを出力する図11e。第1のトランジスタ32は、オフである。したがって、入力信号Viの電位が0VからVREG_Lに上昇するとき、図8に表したレベルシフト回路1dのように第1のトランジスタ32の影響はなく、11式の制約がない。そのため、NMOS16がオフからオンに変化したとき、NMOS16には、第1の電流I1が流れるとともに、出力端子8から寄生容量などに蓄積された電荷が吸い込まれる。したがって、図1に表したレベルシフト回路1と同様に、出力信号Voの電位は、ハイレベルからローレベルに高速に低下する。また、出力信号Voの電位がローレベルの定常状態になると、NMOS16を流れる電流は、PMOS13の第1の電流I1に制限される。NMOS16の電流供給能力に応じた電流I16が流れるのは、出力信号Voの電位がハイレベルからローレベルに低下する過渡状態の短期間であり、電流I16が流れることによる電力効率の低下はわずかである。また、第1の出力線7の電位、すなわち出力信号Voの電位がハイレベルからローレベルに変化すると、ゲート信号生成回路38は、ゲート信号V33に規定期間の間、ローレベルを出力する図11f。第2のトランジスタ33は、出力信号Voの電位第1の出力線7の電位がローレベルになってから規定期間の間、オンする。第2の出力線36には、第2のトランジスタ33を介して、第1の高電位端子5から電位V1h=VDDが供給される。上記のとおり、レベルシフト回路1eにおいては、11式の制約がないため、第2のトランジスタ33の電流供給能力は、NMOS16と同様に大きく設定することができる。したがって、第2の出力線36の電位Vaは、図7の伝搬遅延時間と比較して、ローレベルからハイレベルに高速に上昇する図11c。ハイレベルの電位は、第1の高電位端子5の電位V1h=VDDにほぼ等しい。電流スイッチ回路3dに定電流の第1の電流I1が流れる場合と比較して、出力信号Voの電位は、ハイレベルからローレベルに高速に低下する。また、出力信号Voの電位がローレベルになってから規定期間経過後に定常状態になると、第2のトランジスタ33はオフになる。NMOS16を流れる電流は、PMOS13の第1の電流I1に制限される。NMOS16の電流供給能力に応じた電流I16が流れるのは、出力信号Voの電位がハイレベルからローレベルに低下する過渡状態の短期間である。電流I16が流れることによる電力効率の低下は、わずかである。また、第2のトランジスタ33を介して第1の高電位端子5から第2の出力線36に電流I33が流れる期間は、上記の規定期間の短期間である。したがって、この電流I33による電力効率の低下はわずかである。レベルシフト回路1eにおいては、定常状態における電力効率を低下させることなく、入力信号Viの電位の上昇に対して高速応答して低下するレベルシフトした出力信号Voを生成することができる図11a、b。また、入力信号Viの電位は、time=44.000μsでVREG_Lから0Vに低下する図12a。入力信号Viの電位が低下して、NMOS16のしきい値電圧よりも低くなると、NMOS16はオフし、NMOS35はオンする。第1の電流I1は、遮断され、第2の電流I2が、流れる。レベルシフト回路1eにおいては、入力信号Viに応じて、NMOS16とNMOS35とは排他的にオンし、第1の出力線7と第2の出力線36とに対して対称に構成されている。したがって、入力信号Viの電位の低下に対しては、上記の入力信号Viの電位が上昇する場合の動作と同様になる。第1の出力線7と第2の出力線36との関係を逆にした動作になる。第2の出力線36の電位Vaは、ローレベルになる図12c。ローレベルは、保護回路4bにより第1の低電位端子6の電位V1l=VREG_Hにほぼ等しくなる。第2の出力線36の電位Vaの電位がハイレベルからローレベルに変化する方向の伝搬遅延時間は、約1.1nsである。第2の出力線36の電位Vaがハイレベルからローレベルに変化すると、第1の出力線7の電位、すなわち出力信号Voの電位は、ローレベルからハイレベルに上昇する図12b。出力信号Voの電位がローレベルからハイレベルに変化する方向の伝搬遅延時間は、約2.3nsである。このように、レベルシフト回路1eにおいては、定常状態における電力効率を低下させることなく、入力信号Viの電位の変化に対して高速応答するレベルシフトした出力信号Voを生成することができる。また、11式の関係を満たす必要がないため、出力信号Voの電位がローレベルからハイレベルに上昇する方向の伝搬遅延時間は、レベルシフト回路1dと比較して速くすることができる。以上図10~図12を参照して説明したように、第3の実施形態に係るレベルシフト回路においては、出力信号Voの電位が変化する過渡状態のとき、電流スイッチ回路に定常状態の電流値よりも大きい電流値が流れる。そして、出力信号Voの電位が定常状態になると、電流スイッチ回路に流れる電流は、定常値の電流になる。また、出力信号Voの電位が変化する規定期間の間、電流生成回路の第1及び第2のトランジスタがオンして、出力端子に第1の高電位端子または第1の低電位端子の電位を供給する。そのため、定常状態における電力効率を低下させることなく、入力信号Viの変化にさらに高速に応答してレベルシフトした出力信号Voを生成することができる。したがって、第3の実施形態に係るレベルシフト回路は、低消費電力でさらなる高速動作が可能である。第4の実施形態図13は、第4の実施形態に係る制御回路を含むDC-DCコンバータの構成を例示する回路図である。図13に表したように、制御回路50においては、PWM生成回路51が、レベルシフト回路1eの第2の高電位端子9と第2の低電位端子10との間に接続されている。PWM生成回路51は、PWMの制御信号Vcを生成して、レベルシフト回路1eの入力端子11に出力する。第2の高電位端子9と第2の低電位端子10との間には、第2の電源電圧Vs2が供給される。PWM生成回路51は、第2の電源電圧Vs2で動作する。第2の低電位端子10は、接地Gndに接続され、第2の低電位端子10の電位V2lは、0Vである。第2の高電位端子9の電位V2hは、第2の電源電圧Vs2に等しい。第1の高電位端子5と第1の低電位端子6との間には、第1の電源電圧Vs1が供給される。制御回路50は、論理振幅が第2の電源電圧Vs2の制御信号Vcを、論理振幅が第1の電源電圧Vs1の信号に高速にレベルシフトして、出力信号Voとして出力端子8に出力する。また、制御回路52においては、制御回路50に、制御回路50の出力信号Voで制御される第1のスイッチ素子53と、制御回路50で制御される第2のスイッチ素子55と、が追加されている。第1のスイッチ素子53は、ハイサイドスイッチであり、第2のスイッチ素子55は、ローサイドスイッチである。第1のスイッチ素子53は、第1の高電位端子5と駆動端子57との間に接続される。また、第2のスイッチ素子53のゲート制御端子は、駆動回路54を介して、制御回路50の出力端子8に接続される。第2のスイッチ素子53は、駆動回路54を介して、制御回路50の出力信号VoでPWM制御される。第1のスイッチ素子53は、PMOS、駆動回路54は、INVでそれぞれ構成される。第2のスイッチ素子55は、駆動端子57と第2の低電位端子10との間に、第1のスイッチ素子53と直列に接続される。第2のスイッチ素子55は、駆動回路56を介して、制御回路50で生成されるPWMの制御信号VcLでPWM制御される。第2のスイッチ素子55は、NMOS、駆動回路56は、INVでそれぞれ構成される。第1の高電位端子5と第2の低電位端子10との間には、第3の電源電圧Vinが供給される。PWM生成回路51で生成された制御信号Vcは、レベルシフト回路1eでレベルシフトされ、駆動回路54を介して、第1のスイッチ素子53のゲートに供給される。第1のスイッチ素子53のゲート電位Vg1は、制御信号Vcに応じて、ハイレベルまたはローレベルに変化する。第1のスイッチ素子53は、制御信号Vcに応じて、オンまたはオフに制御される。また、第2のスイッチ素子55のゲート電位Vg2は、PWM生成回路51で生成された制御信号VcLに応じて、ハイレベルまたはローレベルになる。なお、第1のスイッチ素子53と第2のスイッチ素子55とは、排他的にオンし、同時にオンしないように制御される。第1のスイッチ素子53がオンのとき、第1のスイッチ素子53と第2のスイッチ素子55との接続点駆動端子57の電位Vlxは、第3の電源電圧Vinになる。第2のスイッチ素子55がオンのとき、駆動端子57の電位Vlxは、接地電位0Vになる。制御回路52は、PWM生成回路51で生成される論理振幅が第2の電源電圧Vs2の制御信号Vc、VcLに応じて、第1のスイッチ素子53と第2のスイッチ素子55とをスイッチングさせる。そして、駆動端子57の電位Vlxは、第3の電源電圧Vinと接地電位0Vとに振動する。制御回路52においては、レベルシフト回路1eが高速化されているため、第1のスイッチ素子53と第2のスイッチ素子55とのスイッチングを高速化することができる。また、DC-DCコンバータ60は、制御回路52、インダクタ61、平滑コンデンサ62、検出回路63を備える。インダクタ61の一端は、第1のスイッチ素子53と第2のスイッチ素子55との接続点駆動端子57に接続される。インダクタ61の他端には、第3の電源電圧Vinを降圧した電圧Voutが生成される。平滑コンデンサ62は、インダクタ61の他端と第2の低電位端子10との間に接続され、DC-DCコンバータ60の電圧Voutを平滑化する。また、インダクタ61の他端と第2の低電位端子10との間に検出回路63が接続され、インダクタ61の他端の電位、すなわちDC-DCコンバータ60の電圧Voutを検出して、制御回路52に帰還する。制御回路52のPWM生成回路51は、検出回路63から帰還される電圧Vfbの誤差の絶対値が小さくなるように、第1のスイッチ素子53と第2のスイッチ素子55とをPWM制御する。次に、タイミングチャートを参照しつつ、DC-DCコンバータ60の動作について説明する。図14は、DC-DCコンバータの主要な信号の波形図であり、aは制御信号Vc、bはレベルシフト回路の出力信号Vo、c、dは第1及び第2のスイッチ素子のゲート電位Vg1、Vg2、eは駆動端子の電位Vlxを表す。なお、図14cにおいては、第1のスイッチ素子53がオンまたはオフに制御されていることを、それぞれON、OFFで表している。また、図14dにおいては、第2のスイッチ素子55がオンまたはオフに制御されていることを、それぞれON、OFFで表している。制御信号VcがHからLに変化すると図14a、出力端子8の出力信号Voは、ハイレベルになる図14b。出力信号Voは、駆動回路54で反転される。第1のスイッチ素子53のゲート電位Vg1は、第3の電源電圧Vinに対して第1の電源電圧Vs1だけ低いVg1=Vin-Vs1のローレベルになる図14c。第1のスイッチ素子53は、オンする。また、制御信号VcLは、制御信号Vcと逆相で、LからHに変化し図示せず、駆動回路56で反転される。第2のスイッチ素子55のゲート電位Vg2は0VのLになる図14d。第2のスイッチ素子55は、オフする。駆動端子57の電位Vlxは、第3の電源電圧Vinになる図14e。インダクタ61に電流が供給され、DC-DCコンバータ60の電圧Voutが上昇する。検出回路63からPWM生成回路51に帰還される電圧Vfbの誤差が大きくなり、PWM生成回路51は、制御信号VcをHに変化させる図14a。制御信号Vcが、LからHに変化すると図14a、出力端子8の出力信号Voは、ローレベルになる図14b。出力信号Voは、駆動回路54で反転される。第1のスイッチ素子53のゲート電位Vg1は、第3の電源電圧Vinのハイレベルになる図14c。第1のスイッチ素子53は、オフする。また、制御信号VcLは、制御信号Vcと逆相で、HからLに変化し図示せず、駆動回路56で反転される。第2のスイッチ素子55のゲート電位Vg2は、第2の電源電圧Vs2のHになる図14d。第2のスイッチ素子55は、オンする。駆動端子57の電位Vlxは、接地電位0Vになる図14e。インダクタ61には、第2のスイッチ素子55を介して回生電流が流れ、DC-DCコンバータ60の電圧Voutは低下する。検出回路63からPWM生成回路51に帰還される電圧Vfbの誤差が小さくなり、PWM生成回路51は、制御信号VcをLに変化させる図14a。次サイクル以降、同様の動作が繰り返される。このように、PWM生成回路51は、帰還される電圧Vfbの誤差の絶対値が小さくなるように、第1のスイッチ素子53と第2のスイッチ素子55とを制御信号Vc、VcLでPWM制御する。DC-DCコンバータ60においては、制御回路52のレベルシフト回路1eが、制御信号Vcを高速に第1のスイッチ素子53に伝達できる。そのため、第1のスイッチ素子53と第2のスイッチ素子55とのスイッチングを高速化することができる。なお、図13においては、レベルシフト回路1eを用いた制御回路50、52、DC-DCコンバータ60の構成を例示した。しかし、レベルシフト回路1、1a、1b、1dを用いることもできる。また、図6に表したレベルシフト回路1cを用いて、第1のスイッチ素子53をローサイドスイッチ、第2のスイッチ素子55をハイサイドスイッチとして構成することもできる。また、図13においては、第1のスイッチ素子53は、PMOS、第2のスイッチ素子55は、NMOS、駆動回路54、56は、それぞれINVによる構成を例示している。しかし、第1のスイッチ素子53は、NMOSで構成することもできる。また、駆動回路54、56は、入力信号と出力信号とが同相のバッファで構成することもできる。図13、図14を参照して説明したように、第4の実施形態に係る制御回路及びDC-DCコンバータにおいては、定常状態における電力効率を低下させることなく、制御信号Vcの変化に高速に応答してレベルシフトした出力信号Voを生成して、高速にスイッチングすることができる。したがって、第4の実施形態に係る制御回路及びDC-DCコンバータは、低消費電力で高速動作が可能である。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。