半導体基板上に形成された、希土類元素およびアルミニウムを含む第1ゲート絶縁膜と、前記第1ゲート絶縁膜上に形成された、金属を含む第1ゲート電極と、を有するnチャネル型MISFETを含み、前記第1ゲート絶縁膜内では、アルミニウムの濃度ピークが希土類元素の濃度ピークよりも前記第1ゲート絶縁膜の上面に近い領域に位置していることを特徴とする半導体装置。前記第1ゲート絶縁膜は、ハフニウムおよび希土類元素を含む第1絶縁膜と、前記第1絶縁膜上に形成された、アルミニウムを含む第2絶縁膜とを含むことを特徴とする請求項1記載の半導体装置。前記第1ゲート絶縁膜はハフニウムを含むことを特徴とする請求項1記載の半導体装置。前記第2絶縁膜は酸化アルミニウムまたは窒化アルミニウムを含むことを特徴とする請求項2記載の半導体装置。前記希土類元素はランタンであることを特徴とする請求項1記載の半導体装置。前記半導体基板上に形成されたアルミニウムを含む第2ゲート絶縁膜と、前記第2ゲート絶縁膜上に形成された、金属を含む第2ゲート電極と、を有するpチャネル型MISFETを含み、前記第2ゲート絶縁膜の方が前記第1ゲート絶縁膜よりもアルミニウムの濃度が高いことを特徴とする請求項1記載の半導体装置。前記第2ゲート絶縁膜はハフニウムを含んでいることを特徴とする請求項6記載の半導体装置。前記第1ゲート電極の直下の前記半導体基板の主面には、前記第1ゲート絶縁膜を介して酸素を含む素子分離領域が形成されていることを特徴とする請求項1記載の半導体装置。nチャネル型MISFETである第1MISFETを半導体基板の第1領域に有する半導体装置の製造方法であって、a前記第1MISFETの第1ゲート絶縁膜用で、かつHfを含有する第1絶縁膜を、前記半導体基板の前記第1領域に形成する工程と、b前記第1領域の前記第1絶縁膜上に希土類元素を含む第1金属膜を形成する工程と、c熱処理を行って、前記第1領域の前記第1絶縁膜を前記第1金属膜と反応させて前記第1領域に第2絶縁膜を形成する工程と、d前記c工程後、前記c工程にて反応しなかった前記第1金属膜を除去する工程と、e前記d工程後、前記第1領域の前記第2絶縁膜上にアルミニウムを含む第1アルミニウム含有膜を形成する工程と、f前記e工程後、前記第1領域の前記第1アルミニウム含有膜上に第2金属膜を形成する工程と、g前記第2金属膜をパターニングして、前記第1領域に前記第1MISFET用の第1ゲート電極を形成する工程と、h前記第1ゲート電極の両側の領域の前記半導体基板の主面に第1ソースドレイン領域を形成して前記第1MISFETを形成する工程と、を有することを特徴とする半導体装置の製造方法。前記第2絶縁膜および前記第1アルミニウム含有膜を含む前記第1ゲート絶縁膜内では、アルミニウムの濃度ピークが希土類元素の濃度ピークよりも前記第1ゲート絶縁膜の上面に近い領域に位置していることを特徴とする請求項9記載の半導体装置の製造方法。前記第1アルミニウム含有膜は酸化アルミニウムまたは窒化アルミニウムを含むことを特徴とする請求項9記載の半導体装置の製造方法。前記希土類元素はランタンであることを特徴とする請求項9記載の半導体装置の製造方法。pチャネル型MISFETである第2MISFETを前記半導体基板の第2領域に有する半導体装置の製造方法であって、前記a工程では、前記第1および第2MISFETのゲート絶縁膜用の前記第1絶縁膜を、前記半導体基板の前記第1領域および前記第2領域に形成し、b1前記第1領域の前記第1絶縁膜上および前記第2領域の前記第1絶縁膜上に第2アルミニウム含有膜を形成する工程と、b2前記第1領域および前記第2領域に形成された前記第2アルミニウム含有膜上にキャップ膜を形成する工程と、b3前記b工程前に、前記第1領域の前記キャップ膜および前記第2アルミニウム含有膜を除去し、前記第2領域の前記キャップ膜および前記第2アルミニウム含有膜を残す工程と、を有し、前記b工程では、前記第1領域の前記第1絶縁膜上および前記第2領域の前記キャップ膜上に前記第1金属膜を形成し、前記c工程では、前記熱処理により、前記第2領域の前記第1絶縁膜を前記第2アルミニウム含有膜と反応させて前記第2領域に第3絶縁膜を形成し、前記第1領域の前記第1絶縁膜を前記第1金属膜と反応させて前記第1領域に前記第2絶縁膜を形成し、e1前記d工程後であって前記e工程前に、前記第2領域の前記キャップ膜を除去する工程を有し、前記e工程では、前記第1領域の前記第2絶縁膜上および前記第2領域の前記第3領域上に前記第1アルミニウム含有膜を形成し、前記f工程では、前記第1領域および前記第2領域の前記第1アルミニウム含有膜上に前記第2金属膜を形成し、前記g工程では、前記第2金属膜をパターニングして前記第2領域に前記第2MISFET用の第2ゲート電極を形成し、前記h工程では、前記第2ゲート電極の両側の領域の前記半導体基板の主面に第2ソースドレイン領域を形成して前記第2MISFETを形成することを特徴とする請求項9記載の半導体装置の製造方法。前記e工程で形成する前記第1アルミニウム含有膜は、前記b1工程で形成する前記第2アルミニウム含有膜よりも膜厚が薄いことを特徴とする請求項13記載の半導体装置の製造方法。前記第2アルミニウム含有膜は酸化アルミニウムを含むことを特徴とする請求項13記載の半導体装置の製造方法。近年では、CMISFET素子の微細化に伴いゲート絶縁膜の薄膜化が進み、ポリシリコン膜をゲート電極に使用した場合におけるゲート電極の空乏化の影響が無視できなくなってきている。このため、ゲート電極としてメタルゲート電極を用いてゲート電極の空乏化現象を抑制する技術がある。CMISFET以下、単にCMISともいうを構成するMISFETのゲート電極に金属を用い、リーク電流の発生を防ぐ目的でゲート絶縁膜にhigh-k高誘電率膜を用いた場合、CMISを構成するnチャネル型MISFETおよびpチャネル型MISFETのそれぞれに適した仕事関数を得ることが重要となる。これを実現する方法としては、nチャネル型MISFETのhigh-k膜にLaなどを導入し、pチャネル型MISFETのhigh-k膜にAlなどを導入するキャッピング法が広く検討されている。しかし、半導体装置の微細化に際し、メタルゲート電極およびhigh-k膜を有するnチャネル型MISFETを構成するゲート電極の幅ゲート幅が縮小されると、nチャネル型MISFETの仕事関数が上昇し、当該nチャネル型MISFETのしきい値電圧Vthが大きくなる問題がある。本発明の目的は、nチャネル型MISFETのしきい値電圧の上昇を防ぐことにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。本発明の好ましい一実施の形態である半導体装置は、半導体基板上に形成された、希土類元素およびアルミニウムを含む第1ゲート絶縁膜と、前記第1ゲート絶縁膜上に形成された、金属を含む第1ゲート電極と、を有するnチャネル型MISFETを含み、前記第1ゲート絶縁膜内では、アルミニウムの濃度ピークが希土類元素の濃度ピークよりも前記第1ゲート絶縁膜の上面に近い領域に位置しているものである。また、本発明の好ましい一実施の形態である半導体装置の製造方法は、nチャネル型MISFETである第1MISFETを半導体基板の第1領域に有する半導体装置の製造方法であって、a前記第1MISFETの第1ゲート絶縁膜用で、かつHfを含有する第1絶縁膜を、前記半導体基板の前記第1領域に形成する工程と、b前記第1領域の前記第1絶縁膜上に希土類元素を含む第1金属膜を形成する工程と、c熱処理を行って、前記第1領域の前記第1絶縁膜を前記第1金属膜と反応させて前記第1領域に第2絶縁膜を形成する工程と、d前記c工程後、前記c工程にて反応しなかった前記第1金属膜を除去する工程と、e前記d工程後、前記第1領域の前記第2絶縁膜上にアルミニウムを含む第1アルミニウム含有膜を形成する工程と、f前記e工程後、前記第1領域の前記第1アルミニウム含有膜上に第2金属膜を形成する工程と、g前記第2金属膜をパターニングして、前記第1領域に前記第1MISFET用の第1ゲート電極を形成する工程と、h前記第1ゲート電極の両側の領域の前記半導体基板の主面に第1ソースドレイン領域を形成して前記第1MISFETを形成する工程と、を有するものである。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。上記した本発明の好ましい一実施の形態によれば、nチャネル型MISFETのしきい値電圧の上昇を防ぐことができる。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。本実施の形態の半導体装置を図1を参照して説明する。図1は本実施の形態の半導体装置であって、半導体基板1上の第1領域nMIS形成領域1B図2参照に形成されたnチャネル型MISFETQnと半導体基板1上の第2領域pMIS形成領域1A図2参照に形成されたpチャネル型MISFETQpとを有するCMISFETの要部断面図である。図1に示すように、半導体基板1の上面には複数の素子分離領域2が形成され、隣り合う素子分離領域2同士の間に露出している半導体基板1の第1領域の表面には、p型の不純物例えばホウ素Bが導入されたp型ウエル3が形成されており、隣り合う素子分離領域2同士の間に露出している半導体基板1の第2領域の表面にはn型の不純物例えばリンPが導入されたn型ウエル4が形成されている。半導体基板1は例えば単結晶シリコンからなる基板であり、素子分離領域2は酸化シリコン膜SiO2からなる絶縁膜である。第1領域の半導体基板1の主面上には、前記主面側から順に積層された酸化シリコン膜OX、HfおよびLn含有絶縁膜5bならびにAl含有膜8cを含む第1ゲート絶縁膜が設けられ、第1ゲート絶縁膜上には、前記主面側から順に積層された金属膜9およびシリコン膜10を含むゲート電極GE1が形成されている。Al含有膜8cは、ここでは酸化アルミニウムアルミナ:Al2O3からなるものとするが、例えば窒化アルミニウムAlNなどにより形成されていてもよい。Al含有膜8cの膜厚は0.1nm~0.5nmであり、例えば0.3nmであるものとする。金属膜9の膜厚は3nm~20nmであるものとする。同様に、第2領域の半導体基板1の主面上には、前記主面側から順に積層された酸化シリコン膜OX、HfおよびAl含有絶縁膜5aならびにAl含有膜8cを含む第2ゲート絶縁膜が設けられ、第2ゲート絶縁膜上には、前記主面側から順に積層された金属膜9およびシリコン膜10を含むゲート電極GE2が形成されている。金属膜9は例えばTiN膜からなるメタルゲート電極であり、HfおよびLn含有絶縁膜5bおよびHfおよびAl含有絶縁膜5aは酸化シリコン膜OXよりも誘電率が高いhigh-k高誘電率膜である。HfおよびLn含有絶縁膜5bは例えばハフニウムHfを含む高誘電率膜にランタンLaを導入した膜であり、HfおよびAl含有絶縁膜5aは例えばハフニウムHfを含む高誘電率膜にアルミニウムAlを導入した膜である。なお、HfおよびLn含有絶縁膜5bに導入する元素はランタンに限らず、マグネシウムMgまたはランタン以外の希土類元素などであっても構わない。なお、本願において希土類元素とは、ランタンLaからルテチウムLuまでのランタノイドに、スカンジウムScおよびイットリウムYを加えたものを言うものとする。ただし、例えばイットリウムYよりはランタンLaの方が誘電率が高く、高誘電率膜high-k膜の材料として適しているため、本実施の形態においてしきいHfおよびLn含有絶縁膜5bにnチャネル型MISFETQnのしきい値電圧の調整を目的として導入される元素は、好ましくはランタンLaであるものとする。本願では、HfおよびLn含有絶縁膜5bが含有する希土類元素をLnと表記するものとする。ただし、HfおよびLn含有絶縁膜5bと表記してはいるが、HfおよびLn含有絶縁膜5bに導入されている元素は希土類元素ではなくマグネシウムMgである場合も含むものとする。また、Hfを含有するゲート絶縁膜をHf系ゲート絶縁膜と称するものとする。なお、HfおよびLn含有絶縁膜5bならびにHfおよびAl含有絶縁膜5aの膜厚は0.8nm~1.3nmの範囲内であり、例えば1nmである。ゲート電極GE1、GE2のそれぞれの側壁には、窒化シリコン膜13a図14参照、酸化シリコン膜13b図14参照および窒化シリコン膜13c図14参照からなる絶縁体であるサイドウォール側壁スペーサ、側壁絶縁膜13が形成されている。窒化シリコン膜13aはオフセットスペーサであり、各ゲート電極の側壁に接し、当該側壁に沿って形成されている。酸化シリコン膜13bは窒化シリコン膜13aを介してゲート電極GE1、GE2のそれぞれの側壁に形成されており、その一部は各ゲート電極の側壁に沿って延在し、一部は半導体基板1の主面に沿って延在している。すなわち、酸化シリコン膜13bは、図1に示すゲート電極GE1、GE2のゲート長方向に沿った断面においてL字型の形状を有している。窒化シリコン膜13cは窒化シリコン膜13aおよび酸化シリコン膜13bを介してゲート電極GE1、GE2のそれぞれの側壁に形成されている。半導体基板1の第1領域の主面であってゲート電極GE1のゲート長方向の横の領域には、n-型半導体領域エクステンション領域11bおよびn型半導体領域拡散層12bにより構成されたソースドレイン領域が形成されている。n型半導体領域12bはn-型半導体領域11bよりもn型の不純物例えばリンPが高濃度で導入された半導体領域であり、サイドウォール13の側壁であってゲート電極GE1に接していない方の側壁の直下の領域から素子分離領域2にかけての半導体基板1の表面に形成されている。n型半導体領域12bはp型ウエル3よりも浅い接合深さで形成されており、ゲート電極GE1の直下には形成されていない。n-型半導体領域11bはn型半導体領域12bよりも接合深さが浅い半導体領域であり、主にサイドウォール13の直下に形成されているが、ゲート電極GE1を挟んで形成されたサイドウォール13のそれぞれの直下に形成されたn-型半導体領域11b同士の間にはn-型半導体領域11bが形成されていないp型ウエル3からなる領域チャネル領域がある。つまり、ゲート電極GE1の直下の半導体基板1の主面にはp型ウエル3が形成され、第1領域においてゲート電極GE1の直下のp型ウエル3と素子分離領域2との間には当該p型ウエル3側から順にn-型半導体領域11bおよびn型半導体領域12bが形成されている。同様に、半導体基板1の第2領域の主面であってゲート電極GE2のゲート長方向の横の領域には、p-型半導体領域エクステンション領域11aおよびp型半導体領域拡散層12aにより形成されたソースドレイン領域が形成されている。p型半導体領域12aはp-型半導体領域11aよりもp型の不純物例えばホウ素Bが高濃度で導入された半導体領域であり、サイドウォール13の側壁であってゲート電極GE2に接していない方の側壁の直下の領域から素子分離領域2にかけての半導体基板1の表面に形成されている。p型半導体領域12aはp型ウエル3よりも浅い接合深さで形成されており、ゲート電極GE2の直下には形成されていない。p-型半導体領域11aはp型半導体領域12aよりも接合深さが浅い半導体領域であり、主にサイドウォール13の直下に形成されているが、ゲート電極GE2を挟んで形成されたサイドウォール13のそれぞれの直下に形成されたp-型半導体領域11a同士の間にはp-型半導体領域11aが形成されていないp型ウエル3からなる領域チャネル領域がある。つまり、ゲート電極GE2の直下の半導体基板1の主面にはp型ウエル3が形成され、第2領域においてゲート電極GE2の直下のp型ウエル3と素子分離領域2との間には当該p型ウエル3側から順にp-型半導体領域11aおよびp型半導体領域12aが形成されている。第1領域に形成されたnチャネル型MISFETQnは、ゲート電極GE1、n-型半導体領域11b、n型半導体領域12bおよびソースドレイン領域間のチャネル領域であるp型ウエル3を有しており、同様に、第2領域に形成されたpチャネル型MISFETQpは、ゲート電極GE2、p-型半導体領域11a、p型半導体領域12aおよびソースドレイン領域間のチャネル領域であるn型ウエル4を有している。CMISはnチャネル型MISFETQnおよびpチャネル型MISFETQpにより構成されている。また、図1に示すCMISを構成するMISFETのソースドレイン領域は、不純物濃度が比較的高い拡散層と、不純物濃度が比較的低いエクステンション領域とを有するLDDLightlydopedDrain構造を有している。ゲート電極GE1、GE2、n型半導体領域12bおよびp型半導体領域12aのそれぞれの上面には、例えばNiSiニッケルシリサイドまたはCoSiコバルトシリサイドなどからなるシリサイド層14が形成されている。シリサイド層14は、後述するコンタクトプラグとソースドレイン領域間の接触抵抗を低減するための金属シリサイド層である。半導体基板1の主面上には、nチャネル型MISFETQnおよびpチャネル型MISFETQpを覆うように絶縁膜層間絶縁膜31が形成されており、絶縁膜31には上面から下面を貫通してシリサイド層14の上面を露出するコンタクトホール32が複数形成されている。複数のコンタクトホール32はゲート電極GE1、n-型半導体領域11b、n型半導体領域12b、ゲート電極GE2、p-型半導体領域11aおよびp型半導体領域12aのそれぞれの上面のシリサイド層14に達しているが、図1ではゲート電極GE1、GE2上のコンタクトホール32は示していない。また、図示は省略しているが、半導体基板1と絶縁膜31との間にはストッパ絶縁膜がnチャネル型MISFETQnおよびpチャネル型MISFETQpを覆うように形成されており、コンタクトホール32およびコンタクトプラグ33は当該ストッパ絶縁膜を貫通している。コンタクトホール32の内部は、コンタクトホール32の内壁および底部を覆うバリア導体膜例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜と、シリサイド層14上に前記バリア導体膜を介して形成されたタングステン膜などからなる主導体膜とを含むコンタクトプラグ33により埋め込まれている。絶縁膜31上およびコンタクトプラグ33上にはストッパ絶縁膜34を介して絶縁膜35が形成されている。絶縁膜35およびストッパ絶縁膜34には、絶縁膜35の上面からストッパ絶縁膜34の下面を貫通してコンタクトプラグ33の上面を露出する配線溝36が複数形成されており、配線溝36内にはバリアメタル膜を介して主に銅Cuからなるめっき膜が形成されており、バリアメタル膜およびめっき膜とが配線M1を構成している。すなわち、配線溝36内は、配線溝36の内壁および底面を覆うバリアメタル膜と、バリアメタル膜上に形成されためっき膜とで埋め込まれている。配線M1はコンタクトプラグ33およびシリサイド層14を介して半導体基板1の主面のゲート電極およびソースドレイン領域などに電気的に接続されている。本実施の形態の半導体装置は、high-k高誘電率膜およびメタルゲート電極を有するMISFETにおいて、high-k膜とメタルゲート電極との間に酸化アルミニウム膜または窒化アルミニウム膜を設けることを特徴とするものである。以下に、本実施の形態の半導体装置の特徴および効果について、比較例を用いて説明する。近年では半導体装置の微細化によりゲート電極も縮小され、ゲート電極の電気抵抗をより低減し、またゲート絶縁膜の信頼性を向上させるなどの目的から、図1を用いて説明したCMISのように金属材料を用いたメタルゲート電極と、Hfなどを含むhigh-k膜を用いたゲート絶縁膜とを組み合わせた構造が適用されることがある。この場合に、CMISの性能を向上させるために重要となる要素の一つとして、nチャネル型MISFETおよびpチャネル型MISFETのそれぞれに適した仕事関数を得ることが挙げられる。例えば、nチャネル型MISFETの仕事関数は4.0eV程度が最適であり、pチャネル型MISFETの仕事関数は5.0eV程度が最適であるとされている。このような仕事関数を得る方法としては、nチャネル型MISFETのhigh-k膜にLaなどを導入し、またはpチャネル型MISFETのhigh-k膜にAlなどを導入する方法であるキャッピング法を用いること考えられる。キャッピング法を用いることにより、nチャネル型MISFETでは仕事関数が上昇することを抑えることが可能になり、また、pチャネル型MISFETでは仕事関数を上昇させることが可能となる。なお、nチャネル型MISFETは仕事関数が上昇するとしきい値電圧が上昇するのに対し、pチャネル型MISFETでは仕事関数が上昇するとしきい値電圧が低下する性質がある。すなわち、MISFETのしきい値を低減する観点から、nチャネル型MISFETは仕事関数が低いことが望ましく、pチャネル型MISFETは仕事関数が高いこと望ましい。一方で、キャッピング法を用いてメタルゲート電極およびhigh-k膜を有するCMISを微細化させるためには、ゲート電極の長手方向の長さであるゲート幅を縮小させることも必要となる。ここで、本発明者らは、ゲート電極のゲート幅を縮小させると、nチャネル型MISFETの仕事関数が上昇する問題が生じることを見出した。以下に、図18を用いて仕事関数が上昇する原理を説明する。図18に、比較例である半導体装置の断面図を示す。図18は比較例として示す半導体装置のnチャネル型MISFETQ1を構成するゲート電極G1の延在方向であるゲート幅方向に沿う断面図である。すなわち、図18は、図1に示す断面とは直交する方向における断面を示しており、図18にはゲート電極G1が示されている。半導体基板1の主面には複数の素子分離領域2およびp型ウエル3が形成され、半導体基板1の主面上には、前記主面側から順に形成された酸化シリコン膜OXと、HfおよびLn含有絶縁膜5bとからなるゲート絶縁膜が形成され、HfおよびLn含有絶縁膜5b上には前記主面側から順に積層された金属膜9およびシリコン膜10からなるゲート電極G1が形成されている。また、半導体基板1の主面上にはnチャネル型MISFETQ1を覆うように絶縁膜31、ストッパ絶縁膜34および絶縁膜35が順に形成されている。図示はしていないが、ゲート電極G1の横の領域の半導体基板1の主面にはソースドレイン領域が形成されており、nチャネル型MISFETQ1はゲート電極G1および前記ソースドレイン領域を有している。なお、ここではHfおよびLn含有絶縁膜5b内にはAlアルミニウムは含まれていないものとする。このように、図1に示す本実施の形態のnチャネル型MISFETQnと図18に示す比較例のnチャネル型MISFETQ1とは、それぞれの図に示す断面の位置が異なるが、ほぼ同様の構造を有している。ただし、図18に示す比較例は、high-k膜であるHfおよびLn含有絶縁膜5bとメタルゲート電極である金属膜9との間にAl含有膜8cが形成されていない点で、本実施の形態のMISFETと異なる。半導体装置の微細化に伴って、high-k膜およびメタルゲート電極を有するMISFETのサイズを縮小した際に、メタルゲート電極に酸素が導入されてnチャネル型MISFETの仕事関数が上昇し、nチャネル型MISFETのしきい値電圧が高くなる問題がある。これは、nチャネル型MISFETのゲート幅を縮小させることを目的として、図18に示す素子分離領域2同士の間隔を狭めた装置において、メタルゲート電極金属膜9に酸化種例えば酸素Oが導入されることに起因してnチャネル型MISFETQ1の仕事関数が上昇する現象であり、この現象は狭チャネル特性と呼ばれる。メタルゲート電極である金属膜9に酸素が導入されてしまう原理は、以下のとおりである。すなわち、主に酸化シリコン膜からなる素子分離領域2の上面に、high-k膜を含む薄いゲート絶縁膜を介して形成されたメタルゲート電極には、半導体装置の製造工程において行われる熱処理で加わる熱により素子分離領域2内の酸素が拡散し、ゲート絶縁膜を介してメタルゲート電極内に酸素が導入される。また、Hf系ゲート絶縁膜はLaなどの不純物が導入されると、より酸素を通しやすくなる性質を有している。つまり、nチャネル型MISFETの仕事関数を制御するためにHf系ゲート絶縁膜high-k膜にLaを導入すると、Hf系ゲート絶縁膜内において酸素が拡散しやすくなり、その結果、Hf系ゲート絶縁膜を介して素子分離領域からメタルゲート電極に酸素が導入されやすくなる。このときメタルゲート電極が酸化する過程では、素子分離領域の直上のゲート電極端部、つまりゲートエッジの直下の領域からhigh-k膜内を酸化種が拡散することで、high-k膜とメタルゲート電極との界面のメタルゲート電極を酸化する。この場合、たとえばhigh-k膜はHfLaOからなり、メタルゲート電極はTiNからなるものとする。このようにして、メタルゲート電極内に酸素が拡散してメタルゲート電極を構成する金属膜が酸化することにより、nチャネル型MISFETQ1の仕事関数が上昇する。なお、上記の拡散現象は特に、ゲート電極を形成した後にイオン注入によりソースドレイン領域を形成した後にソースドレイン領域の活性化を目的として行う熱処理アニールにおいて顕著になる。したがって、ゲート電極を形成した後にソースドレイン領域の活性化のための前記熱処理工程を行うゲートファーストプロセスでは、酸素が熱処理によりゲート電極に拡散しやすくなるので問題となるが、イオン注入および熱処理工程を行ってソースドレイン領域を形成してからゲート電極を形成するゲートラストプロセスでは殆ど問題とはならない。つまり本実施の形態は、ゲート電極がゲートファーストプロセスで形成されているMISFETを対象とするものである。ここで、図19にゲート幅Wμmに対するnチャネル型MISFETのしきい値電圧VthVの関係をグラフで示す。図19は、横軸をゲート幅Wμmとし、縦軸をnチャネル型MISFETのしきい値電圧VthVとしたグラフである。図19では、high-k膜を含むゲート絶縁膜とメタルゲート電極とを組み合わせた構造を有するnチャネル型MISFETの場合のグラフを実線で示し、酸窒化シリコン膜SiONを含むゲート絶縁膜とポリシリコン膜を含むゲート電極とを組み合わせた構造を有するnチャネル型MISFETの場合のグラフを下線で示している。破線で示すポリシリコンゲートを用いたnチャネル型MISFETはゲート電極内にメタルゲート電極を含まず、ゲート絶縁膜内にhigh-k膜のような高誘電率膜を含まないものとする。図19に示すように、メタルゲート/high-kの場合実線のグラフでは、ゲート幅Wが極小さくなるにつれてしきい値電圧Vthが上昇していることが分かる。これに対し、ポリシリコンゲート/SiONの場合破線のグラフでは、ゲート幅Wが小さくなってもしきい値電圧Vthは上昇していない。これは、ポリシリコンゲート電極およびSiONのゲート絶縁膜を用いている場合、酸素がSiONのゲート絶縁膜を透過しにくく、酸素がポリシリコンゲート電極内に拡散しても仕事関数があまり上がらないためである。しかし、メタルゲート電極およびhigh-k絶縁膜を用いている場合には、Laなどを含むhigh-k膜は特に酸素を透過しやすく、素子分離領域から拡散した酸素によってメタルゲート電極が酸化されると素子の仕事関数が上昇する性質がある。図19の実線のグラフと破線のグラフとの特性の違いは、このようにゲート絶縁膜の酸素に対する透過性およびゲート電極が酸化した場合の仕事関数の変化の違いに起因して生ずるものである。つまり、酸素の拡散によるMISFETのしきい値が上昇する問題は、メタルゲート電極およびhigh-k膜を有するnチャネル型MISFETにおいて特に顕著になるものである。素子分離領域からメタルゲート電極に酸素が拡散する現象は以前から発生していたが、半導体装置が一定の大きさを有し、ゲート電極のゲート幅、すなわちゲート幅方向におけるゲート電極の直下の素子分離領域同士の間隔がある程度確保されている素子では、上記のようにメタルゲート電極に酸素が導入されても、nチャネル型MISFETの仕事関数はあまり上昇しないため特に問題とはなっていなかった。これは、素子分離領域の直上の領域の近傍のメタルゲート電極に酸素が拡散しても、ゲート幅が長ければ前記酸素が殆ど導入されていない領域が素子分離領域間の上部の活性領域に残るからである。これに対し、微細化された半導体素子では、ゲート電極の直下の素子分離領域同士の間隔が狭まってゲート幅が小さくなることで、ゲート幅を規定する素子分離領域のそれぞれからメタルゲート電極内に酸素が拡散した際に、素子分離領域間の上部の活性領域のメタルゲート電極の下面において酸素が拡散していない部分が殆ど無くなり、メタルゲート電極の下面全体に亘って酸素濃度が高まることになる。すなわち、nチャネル型MISFETが微細化されてゲート幅が小さくなるにつれ、メタルゲート電極内に素子分離領域から酸素が拡散してメタルゲート電極が酸化することによるnチャネル型MISFETの仕事関数の上昇が顕著になってきており、これによってnチャネル型MISFETのしきい値が上昇することが問題となっている。そこで、本発明者らは上記の課題を解決するため、ゲート絶縁膜とメタルゲート電極との間に、酸素がメタルゲート電極に拡散することを防ぐことを目的としてAlを含む膜を形成することを検討した。これは、nチャネル型MISFETでは上記のようにメタルゲート電極が酸化する問題が起きるのに対し、キャッピング法により仕事関数を調整する目的でアルミニウムAlが導入されたhigh-k膜を有するpチャネル型MISFETではそのような酸化現象が起きていないことに着目し、Alを含む膜をnチャネル型MISFETのゲート絶縁膜とゲート電極との間にも設けるものである。図1を用いて説明したように、本実施の形態のnチャネル型MISFETQnのメタルゲート電極を構成する金属膜9と、その下部のHfおよびLn含有絶縁膜5bとの間にはAl含有膜8cが形成されている。なお、Al含有膜8cをAlの酸化物とする場合、各MISFETの全体の酸化膜換算膜厚を増加させないように、high-k膜であるHfおよびAl含有絶縁膜5aとHfおよびLn含有絶縁膜5bとの膜厚を、Al含有膜8cを形成しない場合に比べて、予め薄く形成しておくことが望ましい。酸化換算膜厚については後に詳しく説明する。Al含有膜は酸素がゲート絶縁膜側からゲート電極側に拡散することを防ぐ機能を有しているため、素子分離領域からメタルゲート電極内に酸素が拡散することを防ぎ、メタルゲート電極の酸化によるnチャネル型MISFETの仕事関数の上昇を防ぐことができる。これにより、仕事関数の上昇に起因するnチャネル型MISFETのしきい値電圧Vthの上昇を抑えることで、nチャネル型MISFETを有する半導体装置の微細化を可能とし、半導体装置の性能を向上させることができる。また、nチャネル型MISFETのゲート絶縁膜は酸化シリコン膜OXと、HfおよびLn含有絶縁膜5bと、Al含有膜8cとを含んでいるが、製造工程においてAl含有膜8cを形成した後に半導体基板1が加熱されることにより、Al含有膜8cの一部がHfおよびLn含有絶縁膜5bの上面に拡散し、Al含有膜8cとHfおよびLn含有絶縁膜5bとの境界が曖昧になる可能性がある。半導体基板1が高温になる場合としては、例えば後に図16を用いて説明するシリサイド層14の形成の際の熱処理工程を行う場合などが考えられる。ただし、そのようにHfおよびLn含有絶縁膜5bとAl含有膜8cとが一体となった膜として設けられた場合であっても、ゲート絶縁膜全体としては、その内部においてLaランタンなどの不純物の濃度ピークよりも上方にAlアルミニウムの濃度ピークが位置する状態となる。このように、Hfを含むゲート絶縁膜内においてAlの濃度ピークがLaなどの濃度ピークよりもゲート絶縁膜の上面側に近い領域に位置していれば、半導体基板1側からゲート絶縁膜内のLaなどが含まれた領域に酸素が拡散しても、その上部のAlの濃度ピークがある層により金属膜9に酸素が拡散することを防ぐことができるため、上述した本発明の効果を得ることができる。なお、HfおよびLn含有絶縁膜5bとAl含有膜8cとが一体となっておらず、図1に示すように明確に別々の膜となっていても、HfおよびLn含有絶縁膜5b上にAl含有膜8cがあることは、言い換えれば、前述したようにゲート絶縁膜全体の内部においてLaランタンなどの希土類元素の不純物の濃度ピークよりも上方にAlアルミニウムの濃度ピークが位置する状態であるといえる。つまり、ゲート絶縁膜全体の内部においてLaランタンなどの希土類元素の不純物の濃度ピークの位置はAlアルミニウムの濃度ピークの位置の下部にあり、半導体基板1に近い領域に存在しているといえる。次に、本実施の形態の半導体装置の製造工程を、図2~図17を参照して説明する。図2~図17は、本発明の一実施の形態である半導体装置、ここではCMISFETを有する半導体装置の製造工程中の要部断面図である。まず、図2に示すように、例えば1~10Ωcm程度の比抵抗を有するp型の単結晶シリコンなどからなる半導体基板半導体ウエハ1を準備する。本実施の形態の半導体装置が形成される半導体基板1は、nチャネル型MISFETが形成される領域であるnMIS形成領域1Bと、pチャネル型のMISFETが形成される領域であるpMIS形成領域1Aとを有している。それから、半導体基板1の主面に素子分離領域2を形成する。素子分離領域2は酸化シリコンなどの絶縁体からなり、例えばSTIShallowTrenchIsolation法またはLOCOSLocalOxidizationofSilicon法などにより形成される。例えば、半導体基板1に形成された溝素子分離溝2aに埋め込まれた絶縁膜により、素子分離領域2を形成することができる。次に、半導体基板1のnチャネル型MISFETを形成する領域nMIS形成領域1Bにp型ウエル3を形成し、pチャネル型MISFETを形成する領域pMIS形成領域1Aにn型ウエル4を形成する。このとき、p型ウエル3は、例えばホウ素Bなどのp型の不純物をイオン注入することなどによって形成され、n型ウエル4は、例えばリンPまたはヒ素Asなどのn型の不純物をイオン注入することなどにより形成される。また、p型ウエル3およびn型ウエル4の形成前または形成後に、半導体基板1の上層部に対して、後で形成されるMISFETのしきい値調整用のイオン注入いわゆるチャネルドープイオン注入を必要に応じて行なうこともできる。次に、図3に示すように、例えばランプ式の加熱チャンバなどを用いた熱酸化法またはCVDChemicalVaporDeposition:化学的気相成長法等により、1000°C程度の熱処理で半導体基板1の表面に酸化シリコン膜OXを形成する。図3においては、熱酸化法により半導体基板1の表面に酸化シリコン膜OXを形成している場合を示している。図示はしないが、CVD法を用いて酸化シリコン膜OXを形成した場合、素子分離領域2の上にも酸化シリコン膜OXが形成される。次に、図4に示すように、半導体基板1の表面すなわち酸化シリコン膜OXの表面上に、ゲート絶縁膜用のHf含有絶縁膜5を形成する。Hf含有絶縁膜5は、半導体基板1の主面全面に形成されるため、nMIS形成領域1BおよびpMIS形成領域1Aの両方に形成される。Hf含有絶縁膜5は、Hfを含有する絶縁膜であり、Hfハフニウムを含有する絶縁材料からなり、好ましくはHfSiON膜ハフニウムシリコンオキシナイトライド膜、HfON膜ハフニウムオキシナイトライド膜またはHfO膜酸化ハフニウム膜またはハフニウムオキサイド膜、代表的なのはHfO2膜とすることができる。従って、Hf含有絶縁膜5は、ハフニウムHfに加えて、更に酸素Oも含有していることが好ましい。なお、HfSiON膜は、ハフニウムHfとケイ素Siと酸素Oと窒素Nとで構成された絶縁材料膜であり、HfON膜は、ハフニウムHfと酸素Oと窒素Nとで構成された絶縁材料膜であり、HfO膜は、ハフニウムHfと酸素Oとで構成された絶縁材料膜である。Hf含有絶縁膜5がHfSiON膜の場合には、ALDAtomicLayerDeposition:原子層堆積法またはCVD法を用いてまずHfSiO膜を堆積する。それから、このHfSiO膜をプラズマ窒化処理のような窒化処理によって窒化するすなわちHfSiO膜を窒化してHfSiON膜にすることによって、HfSiON膜を形成することができる。Hf含有絶縁膜5がHfON膜の場合には、ALD法またはCVD法を用いてまずHfO膜代表的にはHfO2膜を堆積してから、このHfO膜をプラズマ窒化処理のような窒化処理によって窒化するすなわちHfO膜をHfON膜にすることによって、HfON膜を形成することができる。Hf含有絶縁膜5がHfO膜代表的にはHfO2膜の場合には、ALD法またはCVD法を用いてHfO膜代表的にはHfO2膜を堆積すればよく、窒化処理を行う必要はない。また、半導体基板1p型ウエル3およびn型ウエル4の表面シリコン面上に直接的にHf含有絶縁膜5を形成することもできるが、ここでは、Hf含有絶縁膜5を形成する前に、半導体基板1p型ウエル3およびn型ウエル4の表面シリコン面上に、薄い酸化シリコン膜OX図3参照を界面層として形成しておき、この酸化シリコン膜OX上にHf含有絶縁膜5を形成している。酸化シリコン膜OXを形成する理由は、ゲート絶縁膜と半導体基板の界面をSiO2/Si構造にすることで、これまでのSiO2ゲート絶縁膜酸化シリコンからなるゲート絶縁膜と同等にゲート絶縁膜内のトラップなどの欠陥数を減らして、駆動能力や信頼性を向上させるためである。すなわち、Hf含有絶縁膜は膜内に空孔が形成されやすいため、半導体基板とゲート電極との間の絶縁膜としてHf含有絶縁膜のみが形成されている場合、Hf含有絶縁膜内の空孔内に形成されたゲート電極の一部などを介してゲート電極と半導体基板の間にリーク電流が発生しやすい問題がある。これに対し、Hf含有絶縁膜と半導体基板との間に酸化シリコン膜を形成することで、ゲート電極と半導体基板との間でのリーク電流の発生を防ぐことができ、半導体装置の信頼性を向上することができる。なお、リーク電流の発生を防ぐ観点から、図3に示す酸化シリコン膜OXは1000°C程度の熱酸化によって密度が高い状態で形成し、空孔の発生を防ぐことが好ましい。次に、図5に示すように、半導体基板1の主面上に、しきい値調整層第1金属元素含有層8aを形成する。しきい値調整層8aは、nMIS形成領域1BおよびpMIS形成領域1AにおいてHf含有絶縁膜5上に形成される。しきい値調整層8aは、pMIS形成領域1Aに形成するpチャネル型MISFET後述のpチャネル型MISFETQpに対応のしきい値の絶対値を低下させるために、そのpチャネル型MISFET後述のpチャネル型MISFETQpのHf系ゲート絶縁膜に導入すべき金属元素第1金属元素、すなわちAlアルミニウムを含有している。ここではしきい値調整層8aの部材をAl2O3酸化アルミニウムとするが、Alの酸化物ではなくAl単体の金属膜としてもよい。しきい値調整層8aは、スパッタリング法などによって形成することができ、その膜厚堆積膜厚は0.6nm~1nmの範囲内であり、例えば1nm程度とすることができる。その後、半導体基板1の主面上、すなわちしきい値調整層8a上に、ハードマスクとして窒化金属膜7を形成する。窒化金属膜7は、半導体基板1の主面全面に形成されるため、nMIS形成領域1BおよびpMIS形成領域1Aのしきい値調整層8a上に形成される。窒化金属膜7は、アルミニウム膜からなるしきい値調整層8aが大気中の酸素などに触れることを防ぎ、しきい値調整層8aが酸化することを防ぐ働きを有するキャップ膜酸化防止膜である。窒化金属膜7は、好ましくは窒化チタンTiN膜、窒化ハフニウムHfN膜または窒化ジルコニウムZrN膜であり、その中でも特に好ましいのは窒化チタンTiN膜である。窒化金属膜7は、スパッタリング法などを用いて形成することができる。次に、図6に示すように、半導体基板1の主面上、すなわち窒化金属膜7上に、フォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像することで、レジストパターンとしてフォトレジストパターンレジストパターンPR1を形成する。フォトレジストパターンPR1は、pMIS形成領域1Aの窒化金属膜7上には形成されるが、nMIS形成領域1Bには形成されない。このため、pMIS形成領域1Aの窒化金属膜7はフォトレジストパターンPR1で覆われているが、nMIS形成領域1Bの窒化金属膜7はフォトレジストパターンPR1で覆われずに露出した状態となる。次に、フォトレジストパターンPR1をエッチングマスクとして用いて、窒化金属膜7およびしきい値調整層8aをウェットエッチングする。このウェットエッチング工程によって、nMIS形成領域1Bの窒化金属膜7およびしきい値調整層8aはエッチングされて除去されるが、pMIS形成領域1Aの窒化金属膜7およびしきい値調整層8aはフォトレジストパターンPR1で覆われているので、エッチングされずに残存する。これにより、nMIS形成領域1BのHf含有絶縁膜5は露出されるが、pMIS形成領域1AのHf含有絶縁膜5およびしきい値調整層8aは、窒化金属膜7で覆われた状態すなわち露出していない状態が維持される。次に、図7に示すように、フォトレジストパターンPR1を除去した後、半導体基板1の主面上に、しきい値調整層第1金属元素含有層8bを形成する。図6を用いて説明したウェットエッチング工程でnMIS形成領域1Bの窒化金属膜7を除去しかつpMIS形成領域1Aの窒化金属膜7を残していたので、ここでは、しきい値調整層8bは、nMIS形成領域1BではHf含有絶縁膜5上に形成され、pMIS形成領域1Aでは窒化金属膜7上に形成される。このため、nMIS形成領域1Bではしきい値調整層8bとHf含有絶縁膜5とが接触しているが、pMIS形成領域1Aでは、しきい値調整層8bとHf含有絶縁膜5とは、間にしきい値調整層8aおよび窒化金属膜7が介在するため接触していない構造となる。しきい値調整層8bは、nMIS形成領域1Bに形成するnチャネル型MISFET後述のnチャネル型MISFETQnに対応のしきい値の絶対値を低下させるために、そのnチャネル型MISFET後述のnチャネル型MISFETQnのHf系ゲート絶縁膜に導入すべき金属元素第1金属元素、すなわち希土類元素特に好ましくはLaを含有している。従って、しきい値調整層8bは、希土類元素を含有し、特に好ましくはLaランタンを含有している。しきい値調整層8bは、スパッタリング法などによって形成することができ、その膜厚堆積膜厚は0.5nm~1nmの範囲内であり、例えば1nmであるものとする。なお、しきい値調整層8bは希土類元素ではなくMgマグネシウムを含有していてもよい。次に、図8に示すように、半導体基板1に対して熱処理を施す。この熱処理工程は、熱処理温度を600~800°Cの範囲内例えば700°Cとし、不活性ガス雰囲気例えばN2窒素雰囲気中で行うことができる。この熱処理により、nMIS形成領域1BにおいてHf含有絶縁膜5およびしきい値調整層8bを反応させ、pMIS形成領域1AにおいてHf含有絶縁膜5およびしきい値調整層8aを反応させる。すなわち、この熱処理により、しきい値調整層8aを構成するアルミニウムおよびしきい値調整層8bを構成する希土類元素Ln特に好ましくはLaのそれぞれをpMIS形成領域1AおよびnMIS形成領域1BのHf含有絶縁膜5に導入拡散する。この熱処理工程においては、nMIS形成領域1Bでは、しきい値調整層8bとHf含有絶縁膜5とが接触していたために両者が反応して、しきい値調整層8bの希土類元素Ln特に好ましくはLn=LaがHf含有絶縁膜5に導入拡散される。一方、pMIS形成領域1Aでは、しきい値調整層8aとHf含有絶縁膜5とが接触していたために両者が反応して、しきい値調整層8aのAlがHf含有絶縁膜5に導入拡散される。この熱処理により、図8に示すように、nMIS形成領域1Bでは、しきい値調整層8bとHf含有絶縁膜5とが反応混合、ミキシングしてHfおよびLn含有絶縁膜5bが形成される。すなわち、nMIS形成領域1Bでは、しきい値調整層8bの希土類元素特に好ましくはLaがHf含有絶縁膜5に導入されて、Hf含有絶縁膜5がHfおよびLn含有絶縁膜5bとなる。ここで、しきい値調整層8bが含有する希土類元素をLnと表記しており、例えば、しきい値調整層8bがランタン層の場合は、Ln=Laであり、しきい値調整層8bがイットリウム層の場合は、Ln=Yである。HfおよびLn含有絶縁膜5bは、Hfハフニウムと希土類元素Ln特に好ましくはLn=Laとを含有する絶縁材料からなり、HfおよびLn含有絶縁膜5bが含有する希土類元素Lnは、しきい値調整層8bが含有していた希土類元素Lnと同じである。従って、Hf含有絶縁膜5がHfSiON膜の場合には、HfおよびLn含有絶縁膜5bはHfLnSiON膜Ln=Laの場合はHfLaSiON膜である。Hf含有絶縁膜5がHfON膜の場合は、HfおよびLn含有絶縁膜5bは、HfLnON膜Ln=Laの場合はHfLaON膜である。Hf含有絶縁膜5がHfO膜代表的にはHfO2膜の場合は、HfおよびLn含有絶縁膜5bは、HfLnO膜Ln=Laの場合はHfLaO膜である。なお、HfLnSiON膜は、ハフニウムHfと希土類元素Ln特に好ましくはLn=Laとケイ素Siと酸素Oと窒素Nとで構成された絶縁材料膜である。HfLnON膜は、ハフニウムHfと希土類元素Ln特に好ましくはLn=Laと酸素Oと窒素Nとで構成された絶縁材料膜である。HfLnO膜は、ハフニウムHfと希土類元素Ln特に好ましくはLn=Laと酸素Oとで構成された絶縁材料膜である。一方、pMIS形成領域1Aでは、図8に示すように、しきい値調整層8aとHf含有絶縁膜5とが反応混合、ミキシングしてHfおよびAl含有絶縁膜5aが形成される。すなわち、pMIS形成領域1Aでは、しきい値調整層8aのAl元素がHf含有絶縁膜5に導入されて、Hf含有絶縁膜5がHfおよびAl含有絶縁膜5aとなる。HfおよびAl含有絶縁膜5aは、HfハフニウムとAlアルミニウムとを含有する絶縁材料からなる。従って、Hf含有絶縁膜5がHfSiON膜の場合には、HfおよびAl含有絶縁膜5aはHfAlSiON膜である。Hf含有絶縁膜5がHfON膜の場合は、HfおよびAl含有絶縁膜5aは、HfAlON膜である。Hf含有絶縁膜5がHfO膜代表的にはHfO2膜の場合は、HfおよびAl含有絶縁膜5aは、HfAlO膜である。HfおよびLn含有絶縁膜5bならびにHfおよびAl含有絶縁膜5aの膜厚は0.8nm~1.3nmの範囲内であり、例えば1nmであるものとする。このとき、pMIS形成領域1Aでは、窒化金属膜7上のしきい値調整層8b内から希土類元素Ln特に好ましくはLn=Laが拡散することにより、窒化金属膜7の上面に希土類元素Lnが導入される。同様に、pMIS形成領域1Aでは、窒化金属膜7の下部のしきい値調整層8a内からAlアルミニウムが拡散することにより、窒化金属膜7の下面にAlアルミニウムが導入される。なお、HfAlSiON膜は、ハフニウムHfとアルミニウムAlとケイ素Siと酸素Oと窒素Nとで構成された絶縁材料膜である。HfAlON膜は、ハフニウムHfとアルミニウムAlと酸素Oと窒素Nとで構成された絶縁材料膜である。HfAlO膜は、ハフニウムHfとアルミニウムAlと酸素Oとで構成された絶縁材料膜である。また、図3を用いて説明したように、Hf含有絶縁膜5図4参照を形成する前に、半導体基板1p型ウエル3およびn型ウエル4の表面シリコン面上に、薄い酸化シリコン膜OXを界面層として形成し、酸化シリコン膜OX上にHf含有絶縁膜5を形成した場合には、図8を用いて説明した熱処理時には、Hf含有絶縁膜5と下部の酸化シリコン膜OXとの反応を抑制して、界面層としての酸化シリコン膜OXを残存させることが好ましい。すなわち、nMIS形成領域1Bにおいて、HfおよびLn含有絶縁膜5bと半導体基板1p型ウエル3との間の界面層として酸化シリコン膜OXを残存させ、またpMIS形成領域1Aにおいて、HfおよびAl含有絶縁膜5aと半導体基板1n型ウエル4との間の界面層として酸化シリコン膜OXを残存させることが好ましい。これにより、駆動力や信頼性の劣化を抑制した良好なデバイスを作製することができる。次に、図9に示すように、図8を用いて説明した熱処理工程で反応しなかったしきい値調整層8b未反応のしきい値調整層8bを、ウェットエッチングによって除去する。このウェットエッチング工程によって、pMIS形成領域1Aでは、しきい値調整層8bが除去されて窒化金属膜7が露出し、nMIS形成領域1Bでは、図8を用いて説明した熱処理でHf含有絶縁膜5と反応しきれなかったしきい値調整層8bが除去されてHfおよびLn含有絶縁膜5bが露出される。しきい値調整層8bの形成時の膜厚によっては、図8を用いて説明した熱処理時に、nMIS形成領域1Bのしきい値調整層8bの全厚み分がHf含有絶縁膜5と反応する場合もあるが、この場合も、図9を用いて説明するしきい値調整層8bのウェットエッチング工程後には、pMIS形成領域1Aでは窒化金属膜7が露出し、nMIS形成領域1BではHfおよびLn含有絶縁膜5bが露出された状態となる。次に、図10に示すように、窒化金属膜7をウェットエッチングによって除去することにより、pMIS形成領域1Aに形成されていた窒化金属膜7およびしきい値調整層8aが除去され、pMIS形成領域1AのHfおよびAl含有絶縁膜5aが露出される。なお、HfおよびAl含有絶縁膜5a上にしきい値調整層8aが除去されずに残っていてもよいが、ここではしきい値調整層8aが除去されてHfおよびAl含有絶縁膜5aの上面が露出されるものとする。次に、図11に示すように、半導体基板1の主面上に、Al含有膜8cおよびメタルゲート電極金属ゲート電極用の金属膜9を順次形成する。このとき、nMIS形成領域1Bでは、HfおよびLn含有絶縁膜5b上にAl含有膜8cおよび金属膜9が形成され、pMIS形成領域1Aでは、HfおよびAl含有絶縁膜5a上にAl含有膜8cおよび金属膜9が形成される。Al含有膜8cは、例えばAlを含む酸化膜であり、例えば酸化アルミニウムAl2O3からなる。また、Al含有膜8cは窒化アルミニウムAlNを主に含む膜であってもよい。金属膜9は、好ましくは窒化チタンTiN膜、窒化タンタルTaN膜または炭化タンタルTaC膜であり、最も好ましくは、窒化チタンTiN膜である。金属膜9は、例えばスパッタリング法などにより形成することができる。Al含有膜8cの膜厚は0.1nm~0.5nmの範囲内であり、例えば0.3nmであるものとする。金属膜9の膜厚は3nm~20nmであるものとする。なお、Al含有膜8cをAlの酸化物とする場合、各MISFETの全体の酸化膜換算膜厚を増加させないように、high-k膜であるHfおよびAl含有絶縁膜5aとHfおよびLn含有絶縁膜5bとの膜厚を、Al含有膜8cを形成しない場合に比べて、予め薄く形成しておくことが望ましい。なお、各MISFETの全体の酸化膜換算膜厚を増加を抑えるために、Al含有膜8cの膜厚はある程度薄くすることが望ましい。このため、上述したようにAl含有膜8cの膜厚は0.1nm~0.5nmの範囲内としている。この膜厚は、Hf含有絶縁膜5図5参照にAlを導入することを目的として形成されるしきい値調整層8a図5参照の膜厚である0.6~1nmよりも薄いものである。このように、しきい値調整層8aの膜厚よりもAl含有膜8cの膜厚を小さくすることにより、MISFETの酸化膜換算膜厚が増加することを防ぐことができる。また、本願において、金属膜金属層とは、金属伝導を示す導電膜導電層を言い、単体の金属膜や合金膜だけでなく、金属伝導を示す金属化合物膜窒化金属膜や炭化金属膜なども含むものとする。このため、金属膜9は、金属伝導を示す導電膜であり、好ましくは上述のように窒化チタンTiN膜、窒化タンタルTaN膜または炭化タンタルTaC膜である。次に、半導体基板1の主面上に、すなわち金属膜9上に、シリコン膜10を形成する。シリコン膜10は、多結晶シリコン膜または非晶質シリコン膜とすることができるが、成膜時には非晶質シリコン膜であった場合でも、成膜後の熱処理例えばソースドレイン用に導入した不純物の活性化アニールで多結晶シリコン膜となる。ここで形成する金属膜9の厚みを厚くすることでシリコン膜10の形成工程を省略するすなわちゲート電極をシリコン膜10無しの金属膜9で形成することも可能であるが、金属膜9上にシリコン膜10を形成するすなわちゲート電極を金属膜9とその上のシリコン膜10との積層膜で形成する方が、より好ましい。その理由は、金属膜9の厚みが厚すぎると、金属膜9が剥離しやすくなる問題、または金属膜9をパターニングする際のオーバーエッチングによる基板ダメージの問題が生じる可能性があるが、金属膜9とシリコン膜10との積層膜でゲート電極を形成することで、金属膜9のみでゲート電極を形成する場合に比べて金属膜9の厚みを薄くすることができ、上記問題を改善できるからである。また、金属膜9上にシリコン膜10を形成した場合、これまでのポリシリコンゲート電極ポリシリコンからなるゲート電極の加工方法やプロセスを踏襲できるため、微細加工性、製造コストおよび歩留まりの点でも優位である。次に、図12に示すように、シリコン膜10、金属膜9、Al含有膜8cおよびそれらの直下の絶縁膜からなる積層膜を、フォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすることで、金属膜9および金属膜9上のシリコン膜10からなるゲート電極GE1、GE2を形成する。ゲート電極GE1は、nMIS形成領域1Bにおいて、HfおよびLn含有絶縁膜5b上にAl含有膜8cを介して形成され、ゲート電極GE2は、pMIS形成領域1Aにおいて、HfおよびAl含有絶縁膜5a上にAl含有膜8cを介して形成される。HfおよびAl含有絶縁膜5aとHfおよびLn含有絶縁膜5bとは、いずれも酸化シリコン膜よりも誘電率が高い膜である。なお、シリコン膜10および金属膜9をパターニングした際に、ゲート電極GE1の下部に位置するHfおよびLn含有絶縁膜5bとゲート電極GE2の下部に位置するHfおよびAl含有絶縁膜5aとは除去されずに残存する。一方、ゲート電極GE1で覆われない部分のHfおよびLn含有絶縁膜5bとゲート電極GE2で覆われない部分のHfおよびAl含有絶縁膜5aとは、シリコン膜10および金属膜9をパターニングした際のエッチングまたはその後のエッチングによって除去される。このとき、nMIS形成領域1BではHfおよびLn含有絶縁膜5bとAl含有膜8cと酸化シリコン膜OXとがゲート絶縁膜を構成し、pMIS形成領域1AではHfおよびAl含有絶縁膜5aとAl含有膜8cと酸化シリコン膜OXとがゲート絶縁膜を構成することとなる。したがって、Al含有膜8cはnMIS形成領域1BおよびpMIS形成領域1Aのいずれのゲート電極内にも存在するが、pMIS形成領域1Aのゲート絶縁膜内にはHfおよびAl含有絶縁膜5aが形成されているため、ゲート絶縁膜内のAl濃度は、後に形成されるpチャネル型MISFETの方がnチャネル型MISFETよりも高くなる。次に、図13に示すように、nMIS形成領域1Bにおけるp型ウエル3のゲート電極GE1の両側の領域にリンPまたはヒ素Asなどのn型の不純物をイオン注入することにより、n-型半導体領域エクステンション領域、LDD領域11bを形成する。このn-型半導体領域11b形成用のイオン注入時には、pMIS形成領域1Aはイオン注入阻止マスクとしてのフォトレジスト膜図示せずで覆っておき、nMIS形成領域1Bの半導体基板1p型ウエル3にゲート電極GE1をマスクとしてイオン注入する。また、pMIS形成領域1Aにおけるn型ウエル4のゲート電極GE2の両側の領域にホウ素Bなどのp型の不純物をイオン注入することにより、p-型半導体領域エクステンション領域、LDD領域11aを形成する。このp-型半導体領域11a形成用のイオン注入時には、nMIS形成領域1Bはイオン注入阻止マスクとしての他のフォトレジスト膜図示せずで覆っておき、pMIS形成領域1Aの半導体基板1n型ウエル4にゲート電極GE2をマスクとしてイオン注入する。n-型半導体領域11bを先に形成しても、あるいはp-型半導体領域11aを先に形成してもよい。次に、図14に示すように、ゲート電極GE1、GE2の側壁上に、絶縁体からなるサイドウォール側壁スペーサ、側壁絶縁膜13を形成する。例えば、半導体基板1上にゲート電極GE1、GE2を覆うように窒化シリコン膜を形成した後、この窒化シリコン膜を異方性エッチングエッチバックすることにより、ゲート電極GE1、GE2のそれぞれの側壁に窒化シリコン膜13aを自己整合的に残す。続いて、半導体基板1上にゲート電極GE1、GE2を覆うように酸化シリコン膜13bと窒化シリコン膜13cとを下から順に形成してから、この酸化シリコン膜13bと窒化シリコン膜13cとの積層膜を異方性エッチングエッチバックすることによって、ゲート電極GE1、GE2の側壁上に残存する窒化シリコン膜13a、酸化シリコン膜13bおよび窒化シリコン膜13cからなるサイドウォール13を形成することができる。次に、図15に示すように、nMIS形成領域1Bにおけるp型ウエル3のゲート電極GE1およびサイドウォール13の両側の領域にリンPまたはヒ素Asなどのn型の不純物をイオン注入することにより、n型半導体領域12bソース、ドレインを形成する。n型半導体領域12bは、n-型半導体領域11bよりも不純物濃度が高くかつ接合深さが深い。このn型半導体領域12b形成用のイオン注入時には、pMIS形成領域1Aはイオン注入阻止マスクとしてのフォトレジスト膜図示せずで覆っておき、nMIS形成領域1Bの半導体基板1p型ウエル3に、ゲート電極GE1およびその側壁上のサイドウォール13をマスクとしてイオン注入する。このため、n-型半導体領域11bは、ゲート電極GE1に整合して形成され、n型半導体領域12bはサイドウォール13に整合して形成される。また、pMIS形成領域1Aにおけるn型ウエル4のゲート電極GE2およびサイドウォール13の両側の領域にホウ素Bなどのp型の不純物をイオン注入することにより、p型半導体領域12aソース、ドレインを形成する。p型半導体領域12aは、p-型半導体領域11aよりも不純物濃度が高くかつ接合深さが深い。このp型半導体領域12a形成用のイオン注入時には、nMIS形成領域1Bはイオン注入阻止マスクとしての他のフォトレジスト膜図示せずで覆っておき、pMIS形成領域1Aの半導体基板1n型ウエル4に、ゲート電極GE2およびその側壁上のサイドウォール13をマスクとしてイオン注入する。このため、p-型半導体領域11aは、ゲート電極GE2に整合して形成され、p型半導体領域12aはサイドウォール13に整合して形成される。n型半導体領域12bを先に形成しても、あるいはp型半導体領域12aを先に形成してもよい。nMIS形成領域1Bのゲート電極GE1を構成するシリコン膜10は、n-型半導体領域11b形成用のイオン注入工程やn型半導体領域12b形成用のイオン注入工程でn型の不純物が導入されて、n型のシリコン膜となる。また、pMIS形成領域1Aのゲート電極GE2を構成するシリコン膜10は、p-型半導体領域11a形成用のイオン注入やp型半導体領域12a形成用のイオン注入工程でp型の不純物が導入されて、p型のシリコン膜となる。イオン注入後、導入した不純物の活性化のために、1000°C程度のアニール処理活性化アニール、熱処理を行う。これにより、n-型半導体領域11b、p-型半導体領域11a、n型半導体領域12bおよびp型半導体領域12aなどに導入された不純物を活性化することができる。なお、半導体基板1の主面に酸化シリコン膜OXが形成されていない場合、このソースドレインの活性化のためのアニール処理により、半導体基板1とHfおよびAl含有絶縁膜5aならびにHfおよびLn含有絶縁膜5bとの間に酸化シリコン膜からなる絶縁膜が形成される。この絶縁膜は酸化シリコン膜OXのように膜厚を精度良く調整して形成することができない。したがって、半導体基板1の主面に酸化シリコン膜OXが形成されていない場合、この絶縁膜を含むゲート絶縁膜の酸化膜換算膜厚の増加を制御することは困難となるため、MISFETのしきい値電圧にばらつきが生じる原因となる。また、この絶縁膜は酸化シリコン膜OXのように密度を高く形成することが困難であり、絶縁膜内には酸化シリコン膜よりも多くの欠陥が生じる。このため、酸化シリコン膜OXが形成されておらず、この絶縁膜が形成されている場合、ゲート電極と半導体基板との間でリーク電流が発生することを防ぐ効果が、酸化シリコン膜OXが形成されている場合よりも小さい。また、ここで言う酸化膜換算膜厚とは、high-k膜であるHfおよびAl含有絶縁膜5aまたはHfおよびLn含有絶縁膜5bを含むゲート絶縁膜の電気的換算膜厚であり、ある厚さのhigh-k膜を含むゲート絶縁膜が示す容量に対して、それと同じ容量値を示す酸化シリコン膜の膜厚を指す。例えば、物理膜厚が2nmのhigh-k膜比誘電率:20は、酸化シリコン膜に対する酸化膜換算膜厚は0.4nmとなる。HfおよびAl含有絶縁膜5aまたはHfおよびLn含有絶縁膜5bを含むゲート絶縁膜と半導体基板1との間に酸化シリコン膜が形成されている場合、この酸化シリコン膜もゲート絶縁膜を構成する絶縁膜であるので、酸化膜換算膜厚はこの酸化シリコン膜の誘電率も計算に入れて算出される。酸化シリコン膜はHfおよびAl含有絶縁膜5aおよびHfおよびLn含有絶縁膜5bのようなhigh-k膜よりも誘電率が低い膜であるので、ゲート絶縁膜の一部として酸化シリコン膜が形成されている場合は、ゲート絶縁膜がhigh-k膜のみからなる場合に比べて酸化膜換算膜厚の値が高くなる。ゲート絶縁膜の酸化膜換算膜厚が大きくなると、そのゲート絶縁膜を有するMISFETのしきい値電圧が高くなり、半導体装置の微細化および消費電力の低減の妨げとなる。また、本実施の形態では、MISFETのゲート電極GE1、GE2と半導体基板1との間でのリーク電流の発生を防ぐ効果が前記絶縁膜よりも高い酸化シリコン膜OXを設けることにより、半導体装置の信頼性を高めることができる。このようにして、図15に示すような構造が得られ、nMIS形成領域1Bに、電界効果トランジスタとしてnチャネル型MISFETQnが形成され、また、pMIS形成領域1Aに、電界効果トランジスタとしてpチャネル型MISFETQpが形成される。ゲート電極GE1がnチャネル型MISFETQnのゲート電極として機能し、ゲート電極GE1の下のHfおよびLn含有絶縁膜5bと酸化シリコン膜OXとが、nチャネル型MISFETQnのゲート絶縁膜として機能する。そして、nチャネル型MISFETQnのソースまたはドレインとして機能するn型の半導体領域不純物拡散層が、n型半導体領域12bおよびn-型半導体領域11bにより形成される。また、ゲート電極GE2がpチャネル型MISFETQpのゲート電極として機能し、ゲート電極GE2の下のHfおよびAl含有絶縁膜5aと酸化シリコン膜OXとが、pチャネル型MISFETQpのゲート絶縁膜として機能する。そして、pチャネル型MISFETQpのソースまたはドレインとして機能するp型の半導体領域不純物拡散層が、p型半導体領域12aおよびp-型半導体領域11aにより形成される。nチャネル型MISFETQnおよびpチャネル型MISFETQpのソースドレイン領域は、LDD構造を有している。n型半導体領域12bは、nチャネル型MISFETQnのソースまたはドレイン用の半導体領域とみなすことができ、p型半導体領域12aは、pチャネル型MISFETQpのソースまたはドレイン用の半導体領域とみなすことができる。次に、図16に示すように、周知のサリサイド技術により、n型半導体領域12b、p型半導体領域12a、ゲート電極GE1およびGE2のそれぞれの上面にシリサイド層14を形成する。このとき形成するシリサイド層14の部材は、NiSiニッケルシリサイドまたはCoSiコバルトシリサイドなどとすることができる。ここでは、半導体基板1上に形成したNiニッケルなどを含む金属膜を、熱処理により下部の半導体層と反応させることで金属シリサイド層を形成する。続いて、半導体基板1の主面上に、ゲート電極GE1、GE2を覆うように、絶縁膜層間絶縁膜31を形成する。絶縁膜31は、例えば、酸化シリコン膜の単体膜や、あるいは薄い窒化シリコン膜とその上の厚い酸化シリコン膜との積層膜などからなる。絶縁膜31の形成後、絶縁膜31の表面を、例えばCMPChemicalMechanicalPolishing法を使用して平坦化する。次に、絶縁膜31上に形成したフォトレジストパターン図示せずをエッチングマスクとして用いて、絶縁膜31をドライエッチングすることにより、絶縁膜31にコンタクトホール貫通孔、孔32を形成する。コンタクトホール32は、n型半導体領域12b、p型半導体領域12a、ゲート電極GE1およびGE2のそれぞれの上部のシリサイド層14に達する孔である。次に、コンタクトホール32内に、タングステンWなどからなる導電性のプラグ接続用導体部33を形成する。コンタクトプラグ33を形成するには、例えば、コンタクトホール32の内部底部および側壁上を含む絶縁膜31上に、バリア導体膜例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜を形成する。それから、このバリア導体膜上にタングステン膜などからなる主導体膜をコンタクトホール32を埋めるように形成し、絶縁膜31上の不要な主導体膜およびバリア導体膜をCMP法またはエッチバック法などによって除去することにより、コンタクトプラグ33を形成することができる。なお、図面の簡略化のために、図16では、コンタクトプラグ33を構成するバリア導体膜および主導体膜タングステン膜を一体化して示してある。次に、図17に示すように、コンタクトプラグ33が埋め込まれた絶縁膜31上に、ストッパ絶縁膜エッチングストッパ用絶縁膜34および配線形成用の絶縁膜層間絶縁膜35を順次形成する。ストッパ絶縁膜34は、絶縁膜35への溝加工の際にエッチングストッパとなる膜であり、絶縁膜35に対してエッチング選択性を有する材料を用い、例えば、ストッパ絶縁膜34を窒化シリコン膜とし、絶縁膜35を酸化シリコン膜とすることができる。次に、シングルダマシン法により第1層目の配線を形成する。まず、レジストパターン図示せずをマスクとしたドライエッチングによって絶縁膜35およびストッパ絶縁膜34の所定の領域に配線溝36を形成した後、半導体基板1の主面上すなわち配線溝36の底部および側壁上を含む絶縁膜35上にバリアメタル膜例えば窒化チタン膜、タンタル膜または窒化タンタル膜などを形成する。続いて、CVD法またはスパッタリング法などによりバリアメタル膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成し、銅めっき膜により配線溝36の内部を埋め込む。それから、配線溝36以外の領域の銅めっき膜、シード層およびバリアメタル膜をCMP法により除去して、銅を主導電材料とする第1層目の配線M1を形成する。なお、図面の簡略化のために、図17では、配線M1を構成する銅めっき膜、シード層およびバリアメタル膜を一体化して示してある。配線M1は、コンタクトプラグ33を介してnチャネル型MISFETQnおよびpチャネル型MISFETQpのソースまたはドレイン用のn型半導体領域12bおよびp型半導体領域12aなどと電気的に接続されている。その後、デュアルダマシン法などにより2層目以降の配線を形成することで、pチャネル型MISFETQpと、nチャネル型MISFETQnとが形成された本実施の形態の半導体装置が完成するが、ここでは図示およびその説明は省略する。また、配線M1はダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。本実施の形態の半導体装置の製造方法では、Laなどの不純物を含むHf系ゲート絶縁膜と、その上部のメタルゲート電極との間に、Alを含む膜を設けることにより、ゲート電極の下部の素子分離領域などからHf系ゲート絶縁膜を介してメタルゲート電極内に酸素酸化種が拡散することに起因して、メタルゲート電極の底面が酸化されることでnチャネル型MISFETの仕事関数が上昇することを防ぐことを可能としている。したがって、nチャネル型MISFETのゲート電極のゲート幅を小さくする目的でゲート電極の下部のゲート幅方向に隣り合う素子分離領域の間隔を狭め、しきい値を調整する目的でHf系ゲート絶縁膜にLaなどを導入していても、素子分離領域同士間の上部のメタルゲート電極が酸化されることを防ぎ、狭チャネル特性の発生を抑えることができる。これにより、半導体装置の微細化の際にnチャネル型MISFETの仕事関数の上昇に起因してしきい値電圧が上昇することを防ぎ、低消費電力で微細な半導体装置を実現することができる。以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。