"データが消去された消去状態、及びデータが書き込まれた書込み状態を記憶可能に構成された複数のメモリセルを直列接続してなるNANDセルユニットを複数配列して構成されるメモリセルアレイと、制御回路とを備え、前記制御回路は、前記メモリセルに消去パルス電圧を印加して前記メモリセルを前記書込み状態から前記消去状態に変化させる消去パルス印加動作と、前記メモリセルに消去ベリファイ電圧を印加して複数の前記メモリセルが前記消去状態にあるか否かを判定する消去ベリファイ動作とを含む消去動作を実行し、前記制御回路は、1つの消去動作における前記消去パルス印加動作の実行回数が所定回数に達した場合に前記消去ベリファイ動作の実行条件を変化させるように構成されたことを特徴とする不揮発性半導体記憶装置。前記制御回路は、前記消去ベリファイ動作により前記消去動作の完了が判定されるまで、前記消去パルス電圧の電圧値を増加させつつ複数回の前記消去パルス印加動作を繰り返し実行可能に構成され、1つの消去動作における前記消去パルス印加動作の実行回数が前記所定回数に達した場合に、前記消去ベリファイ動作における前記消去ベリファイ電圧の値を上昇させることを特徴とする請求項1記載の不揮発性半導体記憶装置。前記制御回路は、前記消去ベリファイ動作により前記消去動作の完了が判定されるまで、前記消去パルス電圧の電圧値を増加させつつ複数回の前記消去パルス印加動作を繰り返し実行可能に構成され、前記消去ベリファイ動作により前記消去状態でないと判定された前記NANDセルユニットの数が許容数以下となった場合に前記消去動作を終了させ、一つの消去動作における前記消去パルス印加動作の実行回数が所定回数に達した場合に前記許容数を増加させるように構成されたことを特徴とする請求項1又は請求項2記載の不揮発性半導体記憶装置。前記所定回数は、前記消去パルス印加動作を繰り返し可能な最大回数であることを特徴とする請求項1乃至請求項3のいずれか1項記載の不揮発性半導体記憶装置。前記制御回路は、前記消去ベリファイ動作を実行する際、前記NANDセルユニット中の奇数番目の前記メモリセル及び偶数番目の前記メモリセルの一方を対象として第1の消去ベリファイ動作を実行した後、他方を対象として第2の記消去ベリファイ動作を実行するよう構成されたことを特徴とする請求項1乃至請求項4のいずれか1項記載の不揮発性半導体記憶装置。前記制御回路は、前記NANDセルユニット中の特定のメモリセルのみを対象として前記消去ベリファイ動作を実行することを特徴とする請求項1乃至請求項4のいずれか1項記載の不揮発性半導体記憶装置。この発明は、消去状態の閾値電圧分布を適正に制御してデータの信頼性を高めることができる不揮発性半導体記憶装置を提供する。以下に説明する実施形態の不揮発性半導体記憶装置は、メモリセルアレイ、及び制御回路を有する。メモリセルアレイは、NANDセルユニットを複数配列して構成されている。NANDセルユニットは、複数のメモリセルを直列接続してなる。複数のメモリセルは、データが消去された消去状態、及びデータが書き込まれた書込み状態を記憶可能に構成されている。制御回路は、消去パルス印加動作、及び消去ベリファイ動作を含む消去動作を実行する。消去パルス印加動作は、メモリセルに消去パルス電圧を印加してメモリセルを書込み状態から消去状態に変化させる。消去ベリファイ動作は、メモリセルに消去ベリファイ電圧を印加して複数のメモリセルが消去状態にあるか否かを判定する。制御回路は、1つの消去動作における消去パルス印加動作の実行回数が所定回数に達した場合に消去ベリファイ動作の実行条件を変化させるように構成されている。以下、図面を参照して、不揮発性半導体記憶装置の実施形態について説明する。[第1実施形態][概略構成]図1は、第1実施形態に係る不揮発性半導体記憶装置NAND型フラッシュメモリのブロック図である。図1に示すように、不揮発性半導体記憶装置は、メモリセルアレイ1、センスアンプ回路2、ロウデコーダ3、コントローラ4、入出力バッファ5、ROMフューズ6、及び電圧発生回路7を有する。メモリセルアレイ1は、マトリクス配列された複数のNANDセルユニット10を有する。一つのNANDセルユニット10は、複数個直列に接続されたメモリセルMCMC0、MC1、...、MC31と、その両端に接続される選択ゲートトランジスタS1、S2により構成されている。図示は省略するが、1つのメモリセルMCは、周知の通り、ドレインとソースとの間に形成されたゲート絶縁膜トンネル絶縁膜上に電荷蓄積層としてのフローティングゲート電極を有し、そのフローティングゲート電極上に、ゲート間絶縁膜を介してコントロールゲート電極を形成したものとすることができる。コントロールゲートは、ワード線WLの1つに接続される。選択ゲートトランジスタS1のソースはソース線CELSRCに接続され、選択ゲートトランジスタS2のドレインはビット線BLに接続されている。NANDセルユニット10内のメモリセルMCの制御ゲートはそれぞれ異なるワード線WLWL0、WL1、...、WL31に接続されている。選択ゲートトランジスタS1、S2のゲートはワード線WLと並行する選択ゲート線SG1、SG2にそれぞれ接続されている。1本のワード線WLを共有する複数のメモリセルMCの集合は、1ページ或いは2ページを構成する。ワード線WLと選択ゲート線SG1、SG2を共有する複数のNANDセルユニット10の集合は、データ消去の単位となるブロックBLKを構成する。図1に示すように、メモリセルアレイ1は、ビット線BLの延びる方向に配列された複数のブロックBLKBLK0、BLK1、...、BLKnを有する。これらの複数のブロックBLKを含むメモリセルアレイ1は、シリコン基板の一つのセルウェルCPWELL内に形成されている。メモリセルアレイ1内の複数のビット線BLには、センスアンプ回路2が接続されている。センスアンプ回路2は、複数のセンスアンプSAを有する。各センスアンプSAは、各ビット線BLに接続され、読み出しデータをセンスして書込みデータを保持するためのページバッファを構成する。ロウデコーダ3は、ワード線WL及び選択ゲート線SG1、SG2を選択して駆動する。データ入出力バッファ5は、センスアンプ回路2と外部入出力端子との間でデータ授受を行う他、コマンドデータやアドレスデータを受け取る。コントローラ4は、書込みイネーブル信号WEn、読み出しイネーブル信号REn、アドレスラッチイネーブル信号ALE、コマンドラッチイネーブル信号CLE等の外部制御信号を受けて、メモリ動作の全般の制御を行う。具体的には、後述する読み出し動作、書込み動作、及び消去動作等の制御を司る。具体的に、コントローラ4は、コマンドインタフェースやアドレス保持、転送回路を含み、供給されたデータが書込みデータであるかアドレスデータであるかを判定する。この判定結果に応じて、書込みデータはセンスアンプ回路2に転送され、アドレスデータはロウデコーダ3やセンスアンプ回路2に転送される。また、コントローラ4は、外部制御信号に基づいて、読み出し、書込み消去のシーケンス制御、印加電圧の制御等を行う。電圧発生回路7は、複数個の昇圧回路11、及びパルス発生回路12を有する。昇圧回路11は、それぞれ周知のチャージポンプ回路CP1,CP2、...CPnから構成され得る。電圧発生回路7は、コントローラ4からの制御信号に基づいて、駆動される昇圧回路11の数を切替え、さらにパルス発生回路12を制御して、所望のパルス電圧を発生させる。図2は、メモリセルMCに記憶するデータと閾値電圧分布の関係を示す。図2は、二値記憶が実行される例を示している。図2に示すように、メモリセルMCが有する閾値電圧が負の閾値電圧分布Eに含まれる場合、そのメモリセルMCは論理1データを保持する1セル消去状態であると定義する。また、メモリセルMCが有する閾値電圧が正の閾値電圧分布Aに含まれる場合、そのメモリセルMCは論理0データを保持する0セル書込み状態であると定義する。メモリセルMCを0セル書込み状態から1セル消去状態にする動作を、本明細書では消去動作と称する。逆に、メモリセルMCを1セル消去状態から0セル書込み状態にする動作を書込み動作と称する。また、メモリセルMCが有する閾値電圧が、複数の閾値電圧分布のいずれに属しているのかを判定することにより、メモリセルMCが記憶するデータを読み出す動作を読出動作と定義する。本明細書において、書込動作とは、閾値電圧を正の方向に増加させるための書き込みパルス電圧を印加する書込みパルス印加動作、及び書込みパルス印加動作により書込み動作が実際に完了したか否かを判定するための書込みベリファイ動作を含む動作を意味する。また、本明細書において、消去動作とは、閾値電圧を変化させるための消去パルス電圧をメモリセルMCに印加する消去パルス印加動作、及び消去パルス印加動作により実際に消去動作が完了したか否かを判定するための消去ベリファイ動作を含む動作を意味する。NAND型フラッシュメモリでは、消去動作は通常ブロックBLK単位で行われる。次に、消去動作中で実行される、消去パルス印加動作と消去ベリファイ動作の具体的な方法を、図3及び図4を参照して説明する。消去パルス印加動作図3は、一つのNANDセルユニット10に着目した消去パルス印加動作時の電位関係の一例を示す。消去パルス印加動作は、ブロックBLK単位で実行される。メモリセルMCのセルウェルCPWELLの電圧Vpwellは消去パルス電圧Vera20V~25V程度に設定され、選択したブロックBLK以下、選択ブロックBLK内の全てのワード線WLの電圧は0Vに設定される。これにより、FNトンネル電流が発生し、各メモリセルMCのフローティングゲートの電子はセルウェルCPWELL側に引き抜かれ、メモリセルMCの閾値電圧は低下する。この時、選択ゲートトランジスタS1、S2のゲート酸化膜が破壊されないようにするため、選択ゲート線SG1、SG2はフローティング状態とされる。また、ビット線BL及びソース線CELSRCもフローティングとされる。なお、後述するように、消去パルス電圧Veraは、消去パルス印加動作後の消去ベリファイ動作の結果に従って、ステップ電圧αずつ上げられる。そして、そのステップアップ後の電圧Veraαを用いて再度の消去パルス印加動作が実行される。消去ベリファイ動作消去ベリファイ動作時にNANDセルユニット10に印加される電圧関係の一例を図4に示す。ソース線CELSRC、及びセルウェルCPWELLには電源電圧Vddが印加される。また、選択ブロックBLKの全てのワード線WLには消去ベリファイ電圧Vcgerv0~1V、選択ゲート線SG1、SG2には、電源電圧Vddより高い中間電圧Vread約3.0~4.5Vが印加される。この状態で、NANDセルユニット10における全てのメモリセルMCが1状態に消去されているか否かにより、ビット線BLの電圧は異なる。よって、NANDセルユニット10に電流が流れるか否かをセンスアンプ回路2で検出して、1つのNANDセルユニット中の全てのメモリセルMCが消去状態にあるか否かを判定する。消去ベリファイ動作において1つのブロックBLK中の全てのNANDセルユニット10の消去が完了したことが判定された場合、消去動作は終了する。消去動作の時間を短縮するため、消去ベリファイ動作において、1つのブロック中のM個のNANDセルユニット10のうち、消去が完了しないNANDセルユニット10の数NNGが所定の許容数NAL以下となったと判定された場合には、消去動作が完了したものとみなして消去動作を終了することもできる疑似パス方式。[一般的な消去動作]図5は、一般的な消去動作比較例の実行手順を示す概念図である。消去動作は通常、上述の消去パルス印加動作と、消去ベリファイ動作とを交互に実行することにより行われる。すなわち、図5に示すように、最初の1回の消去パルス印加動作を時刻t0で行った後、続いて消去ベリファイ動作が行われる。この消去ベリファイ動作で消去動作の完了が検知されたら選択されたブロックのメモリセル、または、NANDセルユニットが全て消去状態と判定された場合、消去動作は終了する。消去動作が完了しなかった場合には、時刻t1で消去パルス印加動作が再度実行され、その後消去ベリファイ動作が再度実行される。このようにして、消去パルス印加動作と消去ベリファイ動作とが、消去動作が完了するまで、例えばnMAX回を上限の繰り返し回数として繰り返される。消去パルス印加動作で印加される電圧Veraは、初期値をV1とされ、その後、消去パルス印加動作の繰り返し回数が増加するにつれて、徐々に大きな値にステップアップされるV1α、V12α。そして、繰り返し回数が最大値nMAXに達し、最大の消去パルス電圧Vera=V1nMAX-1αによる消去パルス印加動作によっても消去動作が完了しなかったと判定される場合には、その選択ブロックBLKは消去不良と判定され、以後は不良ブロックと取り扱われる。なお、図5では、ステップアップ値αずつ増加する例を示しているが、ステップアップ値は固定である必要はなく、状況に応じて変動させてもよい。これは、後に説明する実施形態でも同様である。また、図5では、消去パルス印加動作と消去ベリファイ動作とが1回ずつ交互に実行される例を説明しているが、例えば複数の消去パルス印加動作を複数回連続で行い、その間において消去ベリファイ動作を省略することも可能である。これは、後に説明する実施形態でも同様である。図5のような消去動作では、以下のような問題が生ずる。すなわち、図5の消去動作では、消去ベリファイ動作においてメモリセルMCの制御ゲートに印加する消去ベリファイ電圧Vcgervの電圧値を、消去パルス印加動作の繰り返し回数に拘わらず固定値V2としている。しかし、この消去ベリファイ電圧Vcgervを固定値とした場合、書き込み動作及び消去動作の実行回数が増加するにつれ、消去状態を示す閾値電圧分布Eが徐々に負の方向に移動してしまう過消去状態が生ずる。このような過消去状態のメモリセルの存在は、隣接メモリセルへの干渉による閾値電圧分布の変動を生じさせ、データの信頼性に悪影響を与える。そこで、本実施形態では、この過消去状態の発生を防止するため、図6のような手順で消去動作を実行する。[第1実施形態の消去動作]図6を参照して、第1実施形態に係る消去動作の概要を説明する。図6に示すように、コントローラ4は、一例として、消去パルス印加動作と消去ベリファイ動作とを1回ずつ交互に実行し、消去ベリファイ動作により消去動作の完了が検知されるまで消去パルス印加動作と消去ベリファイ動作とを繰り返す。消去パルス印加動作における消去パルス電圧Veraの値は、図5と同様にして徐々に増加する。ただし、この実施形態では、消去パルス印加動作の実行回数iが所定回数nに達した場合に、消去ベリファイ電圧Vcgervの値を、それ以前の電圧V2からV2βに上昇させる。所定回数nは、消去パルス印加動作の最大許容回数nMAXよりも小さい。図7は、図6に示した消去動作の実行手順を具体的に示したフローチャートである。コントローラ4は、最初に消去パルス電圧Veraを電圧V1に設定する一方、消去ベリファイ電圧Vcgervを電圧V2に設定し、消去パルス印加動作を実行するS1。続いて、1つの消去動作中での消去パルス印加動作の実行回数iがn回に達したか否かを判定するS2。消去パルス印加動作の実行回数iがn回に達していなければS2のN、消去ベリファイ電圧Vcgervを電圧V2に設定して消去ベリファイ動作を実行するS3。一方、消去パルス印加動作の実行回数iがn回に達していればS2のY、消去ベリファイ電圧Vcgervを電圧V2から電圧V2βに変更してS4、その後n回目の消去ベリファイ動作を実行するS3。n回目の消去ベリファイ動作により消去動作が完了PASSと判断される場合には、消去動作を終了する。一方、消去動作が完了と判断されない場合には、消去パルス電圧Veraをステップアップ値αだけ増加させてS6、再度消去パルス印加動作を実行するS1。以後、実行回数iが最大許容回数nMAXに達するまで、消去パルス印加動作と消去ベリファイ動作とが繰り返されるS8のN。実行回数iが最大許容回数nMAXに達し、消去動作が完了しない場合にはS8のY、消去動作は失敗NGとして終了する。ここで、消去パルス電圧Veraが高くなった状態でもベリファイ判定がPASSしないメモリセル判定緩和対象メモリセルと称するは、判定緩和対象メモリセル以外のメモリセルと比べて、動特性におけるI-Vカーブの傾きが緩やかである可能性が高い。例えば、判定緩和対象メモリセルはプロセスバラツキなどによって発生することが考えられる。すなわち、判定緩和対象メモリセルは、ベリファイ判定はPASSしていないが、メモリセルのフローティングゲート電極に存在する電子の数は、ベリファイ判定がPASSしているメモリセルと同程度である。この緩和対象メモリセルを通常のベリファイ電圧を用いて判定してしまうと、隣接メモリセルに対する干渉が大きい過消去のメモリセルとなってしまう。一方、電圧αの値を小さくしたり、消去パルス電圧を加える時間を短くすることも考えられる。しかし、この方法では、判定基準は緩和されないため、判定緩和対象メモリセルが過消去のメモリセルとなることは回避できない。さらには、消去動作の時間が長くなってしまう。そこで、第1実施形態では、消去パルス電圧の変化ではなく、消去ベリファイの判断基準を緩和し、過消去のメモリセルが発生することを防止している。また、書込み動作/消去動作の回数が少ない時に、一回の消去パルス電圧を加えることにより消去できるように、消去パルス電圧V1を調整している場合がある。この場合を、フレッシュセル1回消去調整と称する。フレッシュセル1回消去調整を行った場合、消去パルス電圧を印加する回数が2回以上であることは、書込み動作/消去動作によりメモリセルのトンネル絶縁膜に電子がトラップされていることを意味する。図8は、書込み動作/消去動作の実行回数が増えた場合による本実施形態の効果を説明している。図5の比較例のように消去ベリファイ電圧Vcgervを値V2に固定していると、消去ベリファイ動作における消去動作完了の判断基準は固定されたままとなる。この場合、消去状態を示す閾値電圧分布Eの上限値Vevは書込み動作/消去動作の実行回数の増加に伴い実質的に負の方向に移動してしまう。これは、書込み動作/消去動作の実行回数の増加が増えると、メモリセルのトンネル絶縁膜に電子がトラップされ、メモリセルの動特性におけるI-Vカーブの傾きが緩やかになることに起因する。すなわち、書込み動作/消去動作の回数が多いメモリセルは過消去のメモリセルとなる可能性が高い。すなわち、フレッシュセル1回消去調整を行った場合で、かつ、消去パルス電圧を印加する回数が2回以上の場合には、過消去のメモリセルが発生する可能性が高い。そこで、1回の消去動作において実行される消去パルス印加動作の実行回数iがn回を超えた場合に、消去ベリファイ電圧Vcgervを、例えばそれ以前の電圧V2からV2βに上昇させる。すなわち、第1実施形態は、書き込み動作/消去動作の実行回数が増加してメモリセルMCの消去がされにくくなり、1回の消去動作において所定数n以上の消去パルス印加動作の回数が必要となった場合に、消去ベリファイ動作における消去ベリファイ電圧Vcgervを例えばV2からV2βへ上昇させる。これにより、消去が完了したか否かの判断基準を緩和する。すなわち、実質的に負の方向に移動した消去状態を示す閾値電圧分布Eの上限値Vevを正の方向に移動させることにより補償するものである。このため、メモリセルMCの過消去を抑制し、消去状態を示す閾値電圧分布Eの上限値Vevを書込み動作/消去動作の実行回数によらず略一定に保持することができる。また、書込み動作/消去動作の回数が少ない場合に消去ベリファイの判断基準を緩和しないため、消去状態のメモリセルの閾値分布の上裾が高くなる可能性も小さい。フレッシュセル1回消去調整を行った場合、メモリセルのトンネル絶縁膜の劣化を消去パルス印加動作の実行回数で判断することができる。その結果、書込み動作/消去動作の回数を保持しておくカウンタを用いることなく、過消去のメモリセルの発生を防止することができる。また、判断基準の緩和を開始する消去パルス印加動作の実行回数n回も任意に変更できる。その結果、メモリセルのトンネル絶縁膜が劣化している可能性が高い場合においてのみ判断基準を緩和することができる。その結果、書込み動作/消去動作の回数が少ない場合における消去状態のメモリセルの閾値分布の上裾を高くすることなく、書込み動作/消去動作の回数の多い場合における過消去のメモリセルMCの発生を効果的に防止することが出来る。[第2実施形態]次に、図9を参照して、第2実施形態の不揮発性半導体記憶装置を説明する。この第2実施形態の不揮発性半導体記憶装置の構成は、第1実施形態と同様でよい。ただし、第2実施形態においては、消去動作の内容が第1実施形態と異なっている。図9は、第2実施形態の消去動作の概要を示している。本実施形態の不揮発性半導体装置は、消去ベリファイ動作において、1つのブロック中のM個のNANDセルユニット10のうち、消去が完了しないNANDセルユニット10の数が所定の許容数NAL以下となったと判定される場合には、消去動作が完了したものとみなす疑似パス方式が採用されている。ここで、許容数NALはECCで救済できるビット数を元に決定される。すなわち、消去が完了しないNANDセルユニット10は、ECCにより救済することにより正常なNANDセルユニット10として取り扱うことができると仮定し、消去動作が完了したものとみなしている。そして、図9に示すように、1回の消去動作における消去パルス印加動作の実行回数iが所定回数nに達した場合に許容数NALを、例えば初期値N1からN1γに増加させる消去ベリファイ電圧Vcgervは、1回の消去動作中の消去パルス印加動作の回数に拘わらず、一定値V2に固定されている。これにより、消去ベリファイ動作における消去動作の完了の判断基準を緩和している。第1実施形態では、消去動作の完了の判断基準を緩和するために、1回の消去動作の中での消去パルス印加動作の実行回数iが所定回数nに達した場合に、消去ベリファイ電圧Vcgervを上げる動作を行っているが、第2実施形態はこれと同様の効果を得ることが出来る。この第2実施形態における消去動作の具体的な手順を、図10のフローチャートを用いて説明する。第2実施形態と第1実施形態との相違点はS4’で、許容数NALの大きさを、N1からN1γに切り替える点のみである。第2実施形態では、消去ベリファイの判断基準を緩和に代えて、許容数NALを増やすことによって過消去のメモリセルの発生を防止することができる。すなわち、許容数NALを増やすことによって、次の消去パルス電圧が印加されない。その結果、過消去状態のメモリセルの発生を防止することができる。また、フレッシュセル1回消去調整を行った場合でも、第1実施形態の説明と同様に、書き込み動作/消去動作の実行回数が増加した場合において、実質的に負の方向に移動した消去状態を示す閾値電圧分布Eの上限値Vevを正の方向に移動させることにより補償することができる。[第3実施形態]次に、図11を参照して、第3実施形態の不揮発性半導体記憶装置を説明する。この第3実施形態の不揮発性半導体記憶装置の構成は、第1実施形態と同様でよい。ただし、第3実施形態においては、消去動作の内容が第1及び第2の実施形態と異なっている。図11は、第2実施形態の消去動作の概要を示している。本実施形態の不揮発性半導体装置は、第1実施形態と第2実施形態の複合型である。すなわち、1回の消去動作における消去パルス印加動作の実行回数iが所定回数nに達した場合に許容数NALを、初期値N1からN1γに増加させると共に、消去ベリファイ電圧Vcgervも、電圧V2から電圧V2βに上昇させる。これにより、消去ベリファイ動作における消去動作の完了の判断基準を緩和している。これにより、第3実施形態第1、第2実施形態と同様の効果を得ることが出来る。この第3実施形態における消去動作の具体的な手順を、図12のフローチャートを用いて説明する。第3実施形態と第1実施形態との相違点は、ステップS4’’である。ステップS4’’において、許容数NALの大きさを、N1からN1γに切り替えると共に、消去ベリファイ電圧Vcgervも、電圧V2からV2βに切り換えている。その結果、第1、第2の実施形態を合わせた効果が得られる。[第3実施形態の第1変形例]次に、図13A及び図13Bを参照して、第3実施形態の第1変形例について説明する。上記第3実施形態は、消去パルス印加動作の実行回数iが所定回数nに達した場合に許容数NALを、初期値N1からN1γに増加させると共に、消去ベリファイ電圧Vcgervも、電圧V2から電圧V2βに上昇させる。これに対して、第3実施形態の第1変形例は、図13A及び図13Bに示すように、消去パルス印加動作の実行回数iが所定回数naに達した場合に、消去ベリファイ電圧Vcgervを電圧V2から電圧V2βに上昇させる図13Aのtna、図13BのステップS2a、S4a。その後、第3実施形態の第1変形例は、図13A及び図13Bに示すように、消去パルス印加動作の実行回数iが所定回数nbnb>naに達した場合に許容数NALを、初期値N1からN1γに増加させる図13Aのtnb、図13BのステップS2b、S4b。このような第3実施形態の第1変形例であっても、第1、第2の実施形態をあわせた効果が得られる。[第3実施形態の第2変形例]次に、図14を参照して、第3実施形態の第2変形例について説明する。図14に示すように、第3実施形態の第2変形例は、消去パルス印加動作の実行回数iが所定回数naに達した場合に、許容数NALを、初期値N1からN1γに増加させる図14のtna。その後、第3実施形態の第2変形例は、図14に示すように、消去パルス印加動作の実行回数iが所定回数nbnb>naに達した場合に、消去ベリファイ電圧Vcgervを電圧V2から電圧V2βに上昇させる図14のtnb。すなわち、第3実施形態の第2変形例は、まず消去スピードが遅いメモリセルに対して、許容数NALを上げて緩和する。それでも、nb回目の消去ベリファイ動作により消去動作が完了PASSと判断されない場合、第3実施形態の第2変形例は、選択ブロック全体で消去が完了したか否かの判断基準を緩和するベリファイ電圧Vcgervを上げる。すなわち、第3実施形態の第2変形例は、ベリファイ電圧Vcgervの緩和よりも許容数NALの緩和を優先させる。これにより、第3実施形態の第2変形例は、消去動作の回数を効果的に減らすことができ、消去動作の高速化と過消去のメモリセルの発生を効果的に防止することが出来る。[第4実施形態]次に、図15を参照して、第4実施形態の不揮発性半導体記憶装置を説明する。この第4実施形態の不揮発性半導体記憶装置の構成は、第1実施形態と同様でよい。ただし、第4実施形態においては、消去動作の内容が前述の実施形態と異なっている。図15は、第4実施形態の消去動作の概要を示している。本実施形態の不揮発性半導体装置は、1回の消去動作における消去パルス印加動作の実行回数iが最大許容回数nMAXに達した場合にのみ消去ベリファイ電圧Vcgervを、電圧V2から電圧V2βに上昇させる。これにより、最後の消去パルス印加動作の後の消去ベリファイ動作における消去動作の完了の判断基準のみを緩和している。これにより、第1、第2実施形態と同様の効果を得ることが出来る。この第4実施形態における消去動作の具体的な手順を、図16のフローチャートを用いて説明する。第4実施形態と第1実施形態との相違点はステップS2’、S4A、S51である。ステップS2’では、消去パルス印加動作の実行回数iが最大許容回数nMAXに達したか否かが判定される。そして、ステップS2’での判定がYESであれば、ステップS4Aにおいて、消去ベリファイ電圧Vcgervを、電圧V2からV2βに切り換える。消去パルス印加動作の実行回数iが最大許容回数nMAXに達し、その後ステップアップされた消去ベリファイ電圧Vcgerv=V2βを用いた消去ベリファイ動作によっても消去動作が完了しない場合には、消去動作は失敗であるとして消去動作を終了するS2’のY、S4A、S3、S5のN、S51のY。以後、コントローラ4は、選択ブロックBLKを不良ブロックとして取り扱う。このように、判断基準の緩和は、消去パルス印加動作の中間だけでなく、最後の消去パルス印加動作に行うこともできる。[第5実施形態]次に、図17を参照して、第5実施形態の不揮発性半導体記憶装置を説明する。この第5実施形態の不揮発性半導体記憶装置の構成は、第1実施形態と同様でよい。ただし、第5実施形態においては、消去動作の内容が前述の実施形態と異なっている。図17は、第5実施形態の消去動作の概要を示している。本実施形態の不揮発性半導体装置は、1回の消去動作における消去パルス印加動作の実行回数iが最大許容回数nMAXに達した場合に、上述の許容数NALを、例えば初期値N1からN1γに増加させる消去ベリファイ電圧Vcgervは、1回の消去動作中の消去パルス印加動作の回数に拘わらず、一定値V2に固定されている。これにより、消去ベリファイ動作における消去動作の完了の判断基準を、最後の消去パルス印加動作後の最後の消去ベリファイ動作においてのみ緩和している。第4実施形態では、消去動作の完了の判断基準を緩和するために、1回の消去動作の中での消去パルス印加動作の回数iが最大許容回数nMAXに達した場合に、消去ベリファイ電圧VcgervをV2からV2βに上げる動作を行っているが、これと同様の効果を得ることが出来る。この第5実施形態における消去動作の具体的な手順を、図18のフローチャートを用いて説明する。第5実施形態と第4実施形態との相違点はS4A’で、許容数NALの大きさを、N1からN1γに切り替える点のみである。このように許容数NALの大きさの切り替えは、消去パルス印加動作の中間だけでなく、最後の消去パルス印加動作に行うこともできる。[第6実施形態]次に、図19を参照して、第6実施形態の不揮発性半導体記憶装置を説明する。この第6実施形態の不揮発性半導体記憶装置の構成は、第1実施形態と同様でよい。ただし、第6実施形態においては、消去動作の内容が前述の実施形態と異なっている。図19は、第6実施形態の消去動作の概要を示している。本実施形態の不揮発性半導体装置は、第4実施形態と第5実施形態の複合型である。すなわち、1回の消去動作における消去パルス印加動作の回数iが最大許容回数nMAXに達した場合に許容数NALを、初期値N1からN1γに増加させると共に、消去ベリファイ電圧Vcgervも、電圧V2から電圧V2βに上昇させる。これにより、第6実施形態は、最後の消去ベリファイ動作における消去動作の完了の判断基準を緩和する。すなわち、第4、第5実施形態を合わせて行うことも可能である。また、第6実施形態は、第4、第5実施形態を合わせた効果を有する。この第6実施形態における消去動作の具体的な手順を、図20のフローチャートを用いて説明する。第6実施形態と第4実施形態との相違点はステップS4A’’である。ステップS4A’’において、許容数NALの大きさを、N1からN1γに切り替えると共に、消去ベリファイ電圧Vcgervも、電圧V2からV2βに切り換えている。[第7実施形態]次に、図21を参照して、第7実施形態の不揮発性半導体記憶装置を説明する。この第7実施形態の不揮発性半導体記憶装置の構成は、第1実施形態と同様でよい。ただし、第7実施形態においては、消去動作の内容が前述の実施形態と異なっている。図21は、第7実施形態の消去動作の概要を示している。本実施形態の不揮発性半導体装置は、上記の実施形態と同様に、電圧αずつ消去パルス電圧Veraをステップアップさせつつ、PASSとなるまで、最大でnMAX回の消去パルス印加動作と消去ベリファイ動作を繰り返す。nMAX回目までの消去ベリファイ動作は、消去ベリファイ電圧Vcgervとして一定値V2を固定的に用いる。そして、実行回数iが最大許容回数nMAXに達し、そのnMAX回目の消去パルス印加動作及び消去ベリファイ動作によっても消去動作の完了PASSが検知されなかった場合に、再度の、且つ最後の消去ベリファイ動作を実行する。その際、消去ベリファイ電圧Vcgervを初めて電圧V2からV2βに切り換える。これにより、第7実施形態は、最後の消去ベリファイ動作において、消去動作の完了の判断基準を初めて緩和する。すなわち、第7実施形態のような動作では不良ブロックとなるブロックを救済することが出来る。例えば、フレッシュセル1回消去調整を行った場合、実行回数iが最大許容回数nMAXに達したブロックのメモリセルは書き込み/消去動作の実行回数が多く、そのメモリセルのトンネル絶縁膜に多くの電子がトラップされている。すなわち、消去状態を示す閾値電圧分布Eの上限値Vevは実質的に負の方向に移動している。通常の消去ベリファイ判定でPASSしなくても、フローティングゲート電極に蓄積された電子の量から判断するとPASSと判断すべきメモリセル疑似PASSメモリセルと称する場合があるが含まれている。そこで、最後の消去ベリファイ動作において消去動作の完了の判断基準を緩和することにより疑似PASSメモリセルを救済することが出来る。したがって、第7実施形態は、不揮発性半導体記憶装置の製品寿命を延ばすことができる。この第7実施形態における消去動作の具体的な手順を、図22のフローチャートを用いて説明する。コントローラ4は、最初に消去パルス電圧Veraを電圧V1に設定する一方、消去ベリファイ電圧Vcgervを電圧V2に設定し、消去パルス印加動作、消去ベリファイ動作を実行するS11、S12。消去ベリファイ動作でPASSの判定がされない限りは、実行回数iが最大許容回数nMAXに達するまで、消去パルス印加動作及び消去ベリファイ動作が繰り返されるS13,S14。その間、消去パルス印加動作においては、消去パルス電圧Veraがステップアップ値αでステップアップされる一方S15、消去ベリファイ動作においては、消去ベリファイ電圧Vcgervは一定値V2のまま固定される。一方、nMAX回目の消去パルス印加動作及び消去ベリファイ動作が終わり、そのnMAX回目の消去ベリファイ電圧によっても消去完了PASSが検出されない場合にはS13のN、S14のY、初めて消去ベリファイ電圧Vcgervを電圧V2から電圧V2βに変更して、最後の消去ベリファイ動作を実行するS16。その最後の消去ベリファイ動作消去ベリファイ電圧Vcgerv=V2βにより、消去動作が完了PASSと判断される場合には、消去動作完了OKとして消去動作を終了し、そうでない場合には、消去動作失敗NGとして消去動作を終了するS17のN。[第8実施形態]次に、図23を参照して、第8実施形態の不揮発性半導体記憶装置を説明する。この第8実施形態の不揮発性半導体記憶装置の構成は、第1実施形態と同様でよい。ただし、第8実施形態においては、消去動作の内容が前述の実施形態と異なっている。図23は、第8実施形態の消去動作の概要を示している。本実施形態の不揮発性半導体装置は、第7実施形態と同様に、電圧αずつ消去パルス電圧Veraをステップアップさせつつ、PASSとなるまで、最大でnMAX回の消去パルス印加動作と消去ベリファイ動作を繰り返す。nMAX回目までの消去ベリファイ動作は、消去ベリファイ電圧Vcgervとして一定値V2を固定的に用いる。そして、実行回数iが最大許容回数nMAXに達し、そのnMAX回目の消去パルス印加動作及び消去ベリファイ動作によっても消去動作の完了PASSが検知されなかった場合に、再度の、且つ最後の消去ベリファイ動作を実行する。その際、消去ベリファイ電圧Vcgervはそれ以前と同様に電圧V2のままとするが、許容数NALをN1からN1γに上昇させる。これにより、第8実施形態は、最後の消去ベリファイ動作において、消去動作の完了の判断基準を初めて緩和する。したがって、第8実施形態は第1、第2実施形態及び第7実施形態の説明から、第7実施形態と同様の効果を得ることが出来ることが解る。この第8実施形態における消去動作の具体的な手順を、図24のフローチャートを用いて説明する。第8実施形態と第7実施形態図22との相違点は、S16’において、許容数NALをN1からN1γに変えて実行することである。[第9実施形態]次に、図25を参照して、第9実施形態の不揮発性半導体記憶装置を説明する。この第9実施形態の不揮発性半導体記憶装置の構成は、第1実施形態と同様でよい。ただし、第9実施形態においては、消去動作の内容が前述の実施形態と異なっている。図25は、第9実施形態の消去動作の概要を示している。本実施形態の不揮発性半導体装置は、第7実施形態と第8実施形態の複合型である。すなわち、本実施形態の不揮発性半導体装置は、電圧αずつ消去パルス電圧Veraをステップアップさせつつ、PASSとなるまで、最大でnMAX回の消去パルス印加動作と消去ベリファイ動作を繰り返す。nMAX回目までの消去ベリファイ動作は、消去ベリファイ電圧Vcgervとして一定値V2を固定的に用いる。そして、実行回数iが最大許容回数nMAXに達し、そのnMAX回目の消去パルス印加動作及び消去ベリファイ動作によっても消去動作の完了PASSが検知されなかった場合に、再度の、且つ最後の消去ベリファイ動作を実行する。その際、消去ベリファイ電圧Vcgervを初めて電圧V2からV2βに切り換えると共に、許容回数NALをN1からN1γに切り替える。これにより、最後の消去ベリファイ動作において、消去動作の完了の判断基準を初めて緩和するものである。これにより、第7、8実施形態を合わせた効果を得ることが出来る。この第9実施形態における消去動作の具体的な手順を、図26のフローチャートを用いて説明する。第9実施形態と第7実施形態図22との相違点はステップS16’’である。ステップS16’’において、許容数NALの大きさを、N1からN1γに切り替えると共に、消去ベリファイ電圧Vcgervも、電圧V2からV2βに切り換えている。[第10実施形態]次に、図27を参照して、第10実施形態の不揮発性半導体記憶装置を説明する。この第10実施形態の不揮発性半導体記憶装置の構成は、第1実施形態と同様でよい。ただし、第10実施形態においては、消去動作の内容が前述の実施形態と異なっている。この第10実施形態では、1つの消去動作が完了するまでの間、消去ベリファイ動作における消去ベリファイ電圧Vcgervは一定値、例えばV2のままとされる。ただし、書込み/消去動作が繰り返され、例えば、書込み動作/消去動作の実行回数NWEが所定回数を超えた後におけるn回目の消去動作以降は、消去ベリファイ電圧Vcgervの値をV2βに上昇させる。これによっても、上述の実施形態と同様の効果を奏することができる。なお、実行回数NWEは、コントローラ4の内部に図示しないカウンタを設け、このカウンタによりカウントすることができる。書込み/消去動作が繰り返されると、メモリセルのトンネル絶縁膜にトラップされた電子の数が多いメモリセルが存在する。すなわち、消去しにくいメモリセルと比較的消去されやすいメモリセルの差が大きくなる。そのため、メモリセルの過消去が発生しやすくなる。このように、書込み動作/消去動作の実行回数NWEによって消去ベリファイ電圧Vcgervの値を変更することにより、書込み/消去動作が少ない場合に消去状態のメモリセルの閾値分布の上裾が浅くなりすぎるのを防止することができる。[第11実施形態]次に、図28を参照して、第11実施形態の不揮発性半導体記憶装置を説明する。この第11実施形態の不揮発性半導体記憶装置の構成は、第1実施形態と同様でよい。ただし、第11実施形態においては、消去動作の内容が前述の実施形態と異なっている。この第11実施形態の消去動作は、消去パルス印加動作に関しては、前述の実施形態と同様に、消去パルス電圧Veraのステップアップ動作αを行いながら実行される。また、本実施形態の消去動作では、図28に示すように消去パルス印加動作の実行回数iが所定回数X未満の場合、上記実施形態と同様に、1つの消去パルス印加動作の後2つの消去パルス印加動作の間に、1回の消去ベリファイ動作が実行される。一方で、本実施形態の消去動作では、図28に示すように消去パルス印加動作の実行回数iが所定回数X以上の場合、1つの消去パルス印加動作の後2つの消去パルス印加動作の間に、複数回の消去ベリファイ動作が実行される。図28は、1つの消去パルス印加動作1、...X、X1、X2後に、例えば、最大で3回1~3の消去ベリファイ動作が実行される例を示している。そして、その3回の消去ベリファイ動作1~3は、消去ベリファイ電圧Vcgervを段階的に上げながら例えばV2→V2β→V22βのように実行される。そして、消去ベリファイ動作において判定電圧Vev以下のベリファイ電圧VcgervでPASSと判定されたら、消去動作が完了したと判定する。更に、判定電圧Vevより大きいベリファイ電圧VcgervでPASSと判定されたら、消去動作の完了が近付いていると判定して、判定電圧Vevを上げる。図28に示す例では、初期値として、判定電圧Vevは電圧VEに設定されている。例えば、消去パルス印加動作の実行回数iが所定回数X以上の場合、ベリファイ電圧Vcgervは電圧V2、電圧V2β、電圧V22βと順にステップアップされる。ここで、ベリファイ電圧Vcgerv=V22βでPASSと判定されたとする。この場合、その後、判定電圧Vev=VEは判定電圧Vev=VEγに設定される。その後、例えば、判定電圧VEγを用いてベリファイ電圧Vcgerv=V2βでPASSと判定されると消去動作を完了する。この実施形態によれば、消去パルス印加動作の実行回数iが所定回数Xに達したら数種類の消去ベリファイを行う事により、消去動作の完了に近付いている事を確認して、消去判定基準を緩めている。その結果、消去状態の閾値電圧分布を浅くなりすぎないようにすることができる。また、フレッシュセル1回消去調整を行った場合、上記効果に加えて、消去動作を高速に行うと共に、過消去のメモリセルの発生を防止することができる。また、上記第11実施形態においては、判定電圧Vevよりも大きい消去ベリファイ電圧Vcgervを用いた消去ベリファイ動作3では、2番目の消去ベリファイ動作2よりも速い段階でPASSの判定が出る場合があり得る。例えば図28に示すように、1回目の消去パルス印加動作1の後における3回の消去ベリファイ動作にて、消去ベリファイ動作12はFAILであるが消去ベリファイ動作3ではPASSの判定が出ることがあり得る。その場合、次の2回目以降の消去パルス印加動作2、3の後の消去ベリファイ動作では、消去ベリファイ動作3は省略し、消去ベリファイ動作12のみを実行する。そして、判定電圧Vev=VEγを用いた消去ベリファイ動作2にてPASSと判定されるまで、消去パルス印加動作及び消去ベリファイ動作を繰り返す。図28は、3回目の消去パルス印加動作3の後の消去ベリファイ動作2にてPASSと判定され、消去動作を終了する例を図示している。このように、判定電圧Vevより大きい判定電圧Vevγを用いることによって、消去ベリファイ電圧Vcgerv=V22βを用いた消去ベリファイ動作を省略することができる。その結果、消去動作の所要時間を短縮することができる。また、消去パルスVeraは15V~25V程度の大きな電圧であり、この消去パルスVeraを印加する回数を減らすことができる。その結果、不揮発性半導体記憶装置の消費電力を小さくすることができる。図29は、図28に示した消去動作の実行手順を具体的に示したフローチャートである。図29において、コントローラ4は、最初に消去パルス電圧Veraを電圧V1に設定し、判定電圧Vevを電圧VEに設定している。先ず、コントローラ4は、図29に示すように、消去パルス印加動作を実行するS201。続いて、消去ベリファイ電圧Vcgervを電圧V2に設定して消去ベリファイ動作を実行するS202。次に、ステップS202の消去ベリファイ動作により消去動作が完了PASSと判断される場合にはS203のY、消去動作を終了する。一方、ステップS202の消去ベリファイ動作により消去動作が完了と判断されない場合にはS203のN、次に示すステップS204が実行される。ステップS204においては、1つの消去動作中での消去パルス印加動作の実行回数iが所定回数X回以上であるか否かを判定する。消去パルス印加動作の実行回数iがX回未満であればS204のN、次に示すステップS206が実行される。一方、消去パルス印加動作の実行回数iがX回以上であればS204のY、以下に示すステップS207が実行される。ステップS206において、消去パルス電圧Veraをステップアップ値αだけ増加させてS206、再度消去パルス印加動作を実行するS201。一方、ステップS207においては、判定電圧Vevが電圧VEγであるか否かが判断される。ここで、判定電圧Vevが電圧VEであれば判定電圧Vevが電圧VEγでないS207のN、次に示すステップS208が実行される。一方、判定電圧Vevが電圧VEγであればS207のY、以下に示すステップS212が実行される。ステップS208においては、消去ベリファイ電圧Vcgervを電圧V2β、V22βと順にステップアップして消去ベリファイ動作を実行する。次に、ステップS208のいずれかの消去ベリファイ電圧Vcgervでの消去ベリファイ動作により消去動作が完了PASSと判断される場合にはS209のY、判定電圧Vevを電圧VEγに設定しステップS210、その後にステップS206が実行される。一方、ステップS208の消去ベリファイ動作により消去動作が完了と判断されない場合にはS209のN、次に示すステップS211が実行される。ステップS211においては、実行回数iが最大許容回数nMAXに達している場合S211のY、消去動作は失敗NGとして終了する。一方、ステップS211において、実行回数iが最大許容回数nMAXに達していない場合S211のN、ステップS206が実行される。ステップS212においては、消去ベリファイ電圧Vcgervを電圧V2βに設定して消去ベリファイ動作を実行する。次に、ステップS212における消去ベリファイ動作により消去動作が完了PASSと判断される場合にはS213のY、消去動作を終了する。一方、ステップS212の消去ベリファイ動作により消去動作が完了と判断されない場合にはS213のN、次に示すステップS214が実行される。ステップS214においては、実行回数iが最大許容回数nMAXに達している場合S214のY、消去動作は失敗NGとして終了する。一方、ステップS214において、実行回数iが最大許容回数nMAXに達していない場合S214のN、ステップS206が実行される。[第11実施形態の第1変形例]次に、図30を参照して、第11実施形態の第1変形例について説明する。上記図28及び図29に示した第11実施形態は、判定電圧Vevを電圧VEから電圧VEγに設定した後であっても、消去ベリファイ電圧Vcgervを電圧V2に設定した消去ベリファイ動作1を実行した後、消去ベリファイ電圧Vcgervを電圧V2βに設定した消去ベリファイ動作2を実行する。これに対して、第11実施形態の第1変形例は、図30に示すように、判定電圧Vev電圧VEγに設定した後、消去ベリファイ電圧Vcgervを電圧V2に設定した消去ベリファイ動作を省略して、消去ベリファイ電圧Vcgervを電圧V2βに設定した消去ベリファイ動作1を実行する。このような図30に示す制御によれば、図28及び図29に示す制御よりも消去時間を短縮化することができる。[第11実施形態の第2変形例]次に、図31を参照して、第11実施形態の第2変形例について説明する。上記図28及び図29に示した第11実施形態は、消去パルス電圧Veraは、回数iに応じて一定のαだけステップアップされる。これに対して、図31に示すように、第11実施形態の第2変形例において、消去ベリファイ電圧Vcgerv=V22βでPASSと判定された後、消去パルス電圧Veraは、電圧α’α’<αだけステップアップされる。消去ベリファイ電圧Vcgerv=V22βによるPASSとの判定は、消去動作の完了が近付いていることを意味する。したがって、上記のように消去動作の完了が近付いた段階で消去パルス電圧のステップアップ幅をαからα’に小さくすることにより、過消去状態が発生する虞を小さくすることができる。[第12実施形態]次に、図32を参照して、第12実施形態に係る不揮発性半導体記憶装置を説明する。この第12実施形態の不揮発性半導体記憶装置の構成は、第1実施形態と同様でよい。ただし、第12実施形態においては、消去動作の内容が前述の実施形態と異なっている。この第12実施形態の消去動作は、第11実施形態と同様に、1つの消去パルス印加動作の後に、複数回の消去ベリファイ動作が実行されるものである。ただし、この第12実施形態では、判定電圧Vev=VEよりも大きい消去ベリファイ電圧Vcgerv=V22βを用いた消去ベリファイ動作3にてPASSと判定した場合には、その後もう一度消去パルス印加動作を実行して、それにより消去動作を終了する。図32では、消去パルス印加動作Xの後における消去ベリファイ動作3がPASSと判定されたので、その後に消去パルス印加動作X1を実行し、その後は、消去ベリファイ動作は実行せず省略消去動作を終了する例を図示している。消去パルス印加動作X1により、判定電圧Vev=VEγとして消去ベリファイ電圧Vcgerv=V2βを用いた消去ベリファイ動作でもPASSになる場合には、このような動作モードが実行可能であり、消去動作に要する時間を短縮することができる。[他の実施形態]以上、実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、上記実施形態は、図4に示すように、ブロックBLK内の全てのワード線WLに消去ベリファイ電圧Vcgervを印加して、消去ベリファイ動作を実行する。しかしながら、消去ベリファイ動作時、図33~図36に示すように、ブロックBLK内の一部のワード線WLのみに消去ベリファイ電圧Vcgervを印加して消去ベリファイ動作を実行してもよい。図33においては、先ず、ビット線BL側から数えて偶数番目のワード線WL2nn=0,1,2,...に消去ベリファイ電圧Vcgervが印加され、奇数番目のワード線WL2n-1n=1,2,3,...に読出電圧Vreadが印加される。すなわち、偶数番目のメモリセルMCだけを対象として、消去ベリファイ動作が実行される。この後、奇数番目のワード線WL2n-1n=1,2,3,...に消去ベリファイ電圧Vcgervが印加され、偶数番目のワード線WL2nn=1,2,...に読出電圧Vreadが印加される。すなわち、奇数番目のメモリセルMCだけを対象として、消去ベリファイ動作が実行される。以上のように、図33に示す例は、2回に分けて、1つのブロックBLK内のメモリセルMCに対して消去ベリファイ動作を実行する。これにより、1つのブロックBLK内の全てのメモリセルMCに対して消去ベリファイ動作を実行する前述の実施形態よりも、図29に示す例は、正確に消去ベリファイ動作を実行することができる。なお、奇数番目のメモリセルMCを対象として消去ベリファイ動作を実行した後、偶数番目のメモリセルMCを対象として消去ベリファイ動作を実行してもよい。図33に示した消去ベリファイ動作は、図34に示すように、消去パルス印加動作の実行回数iが所定回数Xに達した後のみ適用するものとしてもよい。この場合、回数iに拘わらず、消去ベリファイ電圧Vcgervを一定の電圧V2としてもよい。ここで、書込み動作/消去動作後にトンネル絶縁膜にトラップされた電子に起因して、消去ベリファイ動作はPASSと判定されにくくなる寄生セル効果と称する場合がある。これに対し、奇数番目/偶数番目のメモリセルMCに対して交互に消去ベリファイ動作を行う事で、寄生セル効果を低減させることができる。すなわち、消去ベリファイ動作の対象とされるメモリセルに接続された選択ワード線WLは、消去ベリファイ電圧Vcgervを印加される一方、選択ワード線WLに隣接する非選択ワード線WLは、消去ベリファイ電圧Vcgervよりも大きい読出電圧Vreadを印加されることになる。その結果、寄生セル効果の影響を低減させ、メモリセルMCを導通させやすくすることができる。図35においては、ソース線SLから最も近いワード線WL0に消去ベリファイ電圧Vcgervが印加され、それ以外のワード線WL1,2,...に読出電圧Vreadが印加される。すなわち、ソース線WLから最も近いメモリセルMC0だけを対象として、消去ベリファイ動作が実行される。NAND型フラッシュメモリの書込み動作は、一般にソース線SLに最も近いメモリセルMC0から順に開始される。この場合、ワード線WL0に接続されたメモリセルMC0は、その他のメモリセルMC1~31に比べ書込み動作によるストレスを受ける機会が多く、同じデータを保持していても、他のメモリセルに比べトンネル絶縁膜に多くの電子がトラップされている場合が多い。すなわち、メモリセルMC0は他のメモリセルMC1~31に比べ深い位置フローティングゲート電極に存在する電子を他のメモリセルよりも多く引き抜くまで消去しなくては、消去ベリファイ動作でPASSと判定されない。このような状況において、図35に示す例のような消去動作を実行すれば、ワード線WL0に接続されたメモリセルMC0のトンネル絶縁膜に加わるストレスを減らすことができる。図35に示した消去ベリファイ動作は、図36に示すように、消去パルス印加動作の実行回数iが所定回数Xに達した後のみ適用するものとしてもよい。この場合、回数iに拘わらず、消去ベリファイ電圧Vcgervを一定の電圧V2としてもよい。また、ワード線WL0に接続されたメモリセルMC0の消去ベリファイがPASSした後、メモリセルMC0も含めメモリセルMC0~31に対して消去ベリファイ動作を行うことにより、全てのメモリセルが消去状態となっていることを確認することができる。また、ワード線WL0に接続されたメモリセルMC0の消去ベリファイ動作によりPASSと判定された後、メモリセルMC0に接続されるワード線WL0に読出電圧Vreadを印加し、その他のメモリセルMC0~31に消去ベリファイ電圧Vcgervを印加して消去ベリファイ動作を行うこともできる。その結果、全てのメモリセルが消去状態となっていることを確認することができる。更に、メモリセルMC0に比較的高い電圧である読出電圧Vreadが与えられることにより、寄生セル効果の影響を低減させ、メモリセルMCを導通させやすくすることができる。"