"メモリセルと、前記メモリセルに接続された第1及び第2のビット線と、前記第1及び第2のビット線に接続されて前記第1及び第2のビット線の電圧を差動増幅するセンスアンプとを備え、前記センスアンプは、相補対接続された第1及び第2のトランジスタを有する第1のインバータと、相補対接続された第3及び第4のトランジスタを有し入力端及び出力端が前記第1のインバータの出力端及び入力端にそれぞれ接続された第2のインバータと、前記第1のインバータの出力端と前記第1のビット線との間に接続された第1の転送トランジスタと、前記第2のインバータの出力端と前記第2のビット線との間に接続された第2の転送トランジスタと、前記第2のトランジスタのソースとソース制御信号端子との間に接続された第1のキャパシタと、前記第4のトランジスタのソースと前記ソース制御信号端子との間に接続された第2のキャパシタと、前記第1のインバータの出力端と第1の基準電圧端子との間に接続された第1のプリチャージトランジスタと、前記第2のインバータの出力端と前記第1の基準電圧端子との間に接続された第2のプリチャージトランジスタと、前記第2のトランジスタのソースと第2の基準電圧端子との間に接続された第5のトランジスタと、前記第4のトランジスタのソースと前記第2の基準電圧端子との間に接続された第6のトランジスタとを有し、センス動作に先立って、前記第1及び第2のプリチャージトランジスタを介して前記第1及び第2のインバータの出力端をプリチャージすることにより、前記第1及び第2のキャパシタに前記第2及び第4のトランジスタのしきい値情報を保持し、センス動作時に、前記第2及び第4のトランジスタのソース電圧を前記第1及び第2のキャパシタに保持されたしきい値情報で補償するすることを特徴とする半導体記憶装置。メモリセルと、前記メモリセルに接続された第1のビット線及び第2のビット線と、前記第1及び第2のビット線に接続されて前記第1及び第2のビット線間の電圧を増幅するセンスアンプとを備え、前記センスアンプは、差動増幅用のトランジスタ対を構成する第1及び第2の駆動トランジスタと、これら第1及び第2の駆動トランジスタのソースとソース制御端子との間にそれぞれ接続された第1及び第2のキャパシタとを有し、センス動作に先立って、前記第1及び第2の駆動トランジスタのドレイン側をプリチャージすることにより、前記第1及び第2のキャパシタに前記第1及び第2の駆動トランジスタのしきい値情報を保持し、センス動作時に、前記第1及び第2の駆動トランジスタのソース電圧を前記第1及び第2のキャパシタに保持されたしきい値情報で補償することを特徴とする半導体記憶装置。前記センスアンプは、前記第1の駆動トランジスタのドレインと第1の基準電圧端子との間に接続された第1のプリチャージトランジスタと、前記第2の駆動トランジスタのドレインと前記第1の基準電圧端子との間に接続された第2のプリチャージトランジスタとを有することを特徴とする請求項2記載の半導体記憶装置。前記第1のプリチャージトランジスタは、前記第1のビット線との間のデータをやりとりする第1の転送トランジスタを兼用し、前記第2のプリチャージトランジスタは、前記第2のビット線との間のデータをやりとりする第2の転送トランジスタを兼用することを特徴とする請求項3記載の半導体記憶装置。前記センスアンプは、前記第1及び第2の駆動トランジスタのソースと第2の基準電圧端子との間にそれぞれ接続された第1及び第2のソース制御用トランジスタを有することを特徴とする請求項2~4のいずれか1項記載の半導体記憶装置。本発明の実施形態は、低消費電力化を図れるようにした半導体記憶装置を提供することを目的とする。実施形態に係る半導体記憶装置は、メモリセルと、メモリセルに接続された第1のビット線及び第2のビット線と、第1及び第2のビット線に接続されて第1及び第2のビット線間の電圧を増幅するセンスアンプとを備え、センスアンプが、差動増幅用のトランジスタ対を構成する第1及び第2の駆動トランジスタと、これら第1及び第2の駆動トランジスタのソースとソース制御端子との間にそれぞれ接続された第1及び第2のキャパシタとを有する。センスアンプは、センス動作に先立って、第1及び第2の駆動トランジスタのドレイン側をプリチャージすることにより、第1及び第2のキャパシタに第1及び第2の駆動トランジスタのしきい値情報を保持し、センス動作時に、第1及び第2の駆動トランジスタのソース電圧を第1及び第2のキャパシタに保持されたしきい値情報で補償する。[第1の実施の形態]図1は、第1の実施の形態に係る半導体記憶装置の構成を示すブロック図である。この半導体記憶装置はSRAMとして構成したもので、メモリセルMCをマトリクス状に配置したメモリセルアレイ1を備える。各メモリセルMCは、互いに反転されたデータが転送される複数のビット線blt,blcの対に接続されている。なお、ビット線blt,blcは、階層化されていても良い。また、各メモリセルMCは、ビット線blt,blcと直交する複数のワード線wlにも接続されている。ワード線wlには、ロウアドレスに基づいてワード線wlを選択し、メモリセルMCへのデータ書き込み、及びメモリセルMCからのデータ読み出しを制御するロウデコーダ2が接続されている。また、ビット線blt,blcは、カラムアドレスに基づいてビット線blt,blcを選択し、メモリセルMCへのデータ書き込み、及びメモリセルMCからのデータ読み出しを制御するカラムデコーダ3に接続されている。カラムデコーダ3は、選択されたビット線blt,blcと接続される共通ビット線cblt,cblcを介してセンスアンプ4に接続されている。センスアンプ4は、共通ビット線cblt,cblcのデータを差動増幅してデータoutを出力する。図2は、センスアンプ4の構成を示す回路図である。センスアンプ4は、PMOSトランジスタQ1及びNMOSトランジスタQ2を相補対接続してなる第1のインバータINV1と、PMOSトランジスタQ3及びNMOSトランジスタQ4を相補対接続してなる第2のインバータINV2とを備えている。第1のインバータINV1の入力端及び出力端は、第2のインバータINV2の出力端及び入力端にそれぞれ接続されている。第1のインバータINV1の出力端OUTとビット線bltとの間にはデータ転送用のPMOSトランジスタQ5が接続され、第2のインバータINV2の出力端/OUTとビット線blcとの間には転送用のPMOSトランジスタQ6が接続されている。また、第1のインバータINV1の出力端と電源端子Vdd:第1の基準電圧端子との間には、プリチャージ用のPMOSトランジスタQ7が接続され、第2のインバータINV2の出力端と電源端子Vddとの間には、プリチャージ用のPMOSトランジスタQ8が接続されている。駆動用のNMOSトランジスタQ2のソースと接地端子GND:第2の基準電圧端子との間には、NMOSトランジスタQ9が接続され、駆動用のNMOSトランジスタQ4のソースと接地端子GNDとの間には、NMOSトランジスタQ10が接続されている。更に、駆動用のNMOSトランジスタQ2のソースとソース制御信号cap端子との間には、NMOSトランジスタのゲート容量を利用した第1のキャパシタQ11が接続され、駆動用のNMOSトランジスタQ4のソースとソース制御信号cap端子との間には、NMOSトランジスタのゲート容量を利用した第2のキャパシタQ12が接続されている。次に、このように構成されたセンスアンプ4の動作を説明する。まず、本実施形態に係るセンスアンプ4の動作に先立ち、比較例として一般的なセンスアンプの動作について説明する。図5は、SRAM等で一般的に使用される比較例に係るセンスアンプ4′の構成を示す回路図である。このセンスアンプ24は、駆動用のNMOSトランジスタQ2,Q4のソース側がNMOSトランジスタQ21を介して接地端子に接続され、図2におけるプリチャージ用のPMOSトランジスタQ7,Q8を有していない。その他の構成は図2と同様である。このセンスアンプ24において、ビット線cblt,cblcにメモリセルMCからのデータを転送した後に、転送信号/traを立ち下げると、トランジスタQ5,Q6がオンになってセンスアンプ4の両入力とビット線cblt,cblcとがそれぞれ接続される。いま、ビット線cbltの電圧をVcblt、ビット線cblcの電圧をVcblcとすると、センスアンプ24は、センスアンプイネーブル信号saeがVddに立ち上がると、両電圧を差動増幅して、Vcblt>Vcblcのとき出力OUTをVdd、出力/OUTを0Vにし、Vcblt<Vcblcのとき出力OUTを0V、出力/OUTをVddにする。低消費電力化を図るためには、ビット線cblt,cblcにおける充放電時間を極力低減することが好ましいため、ビット線cblt,cblcが僅かに電位差を生じた段階でセンスアンプ24のセンス動作を開始することが望ましい。しかし、実際には、駆動用のNMOSトランジスタQ2,Q4のしきい値Vth1,Vth2にバラツキがあるために、Vth1-Vth2=Vosとしたとき、ビット線電圧の差分Vcblt-Vcblcが電圧Vosを超えた段階でセンス動作を開始しないと、データを誤って読んでしまうことになる。これを示したのが図6である。電圧Vosがオフセット電圧であり、ビット線電圧の差分が0Vである点を中心として、-にばらついている。このオフセット電圧が、ビット線cblt,cblcに対するセンス動作の遅れを発生させる要因の1つである。そこで、本実施形態のセンスアンプ4は、センス動作に先立って、PMOSトランジスタQ7,Q8を介して第1及び第2のインバータINV1,INV2の出力端OUT,/OUTをプリチャージすることにより、第1及び第2のキャパシタQ11,Q12にNMOSトランジスタQ2,Q4のしきい値情報Vth1,Vth2を保持し、センス動作時に、NMOSトランジスタQ2,Q4のソース電圧を第1及び第2のキャパシタQ11,Q12に保持されたしきい値情報Vth1,Vth2で補償することにより、センス動作を速やかに開始できるようにしている。図3に基づき、本実施形態に係るセンスアンプ4の動作を説明する。図3はセンスアンプ4の動作を示す波形図である。まず、センスアンプイネーブル信号seaが立ち下がると、センスアンプ4のトランジスタQ9,Q10がオフ状態となる。続いてプリチャージ信号/preが立ち下がることでトランジスタQ7,Q8がオンになり、トランジスタQ2,Q4のゲートにVddが印加されるので、トランジスタQ2,Q4がオンになる。これにより、トランジスタQ2,Q4のソースノードnst,nscは、それぞれVdd-Vth1,Vdd-Vth2になる。一方、ソース制御信号capの入力端子には、Vddが印加されているので、キャパシタQ11,Q12には、それぞれ-Vth1,-Vth2に相当する電荷が充電されることになる。次に、プリチャージ信号/preを立ち上げ、転送信号/traを立ち下げると、トランジスタQ5,Q6がオンになってセンスアンプ4の両入力とビット線cblt,cblcとがそれぞれ接続される。これにより、センスアンプ4の入力には、ビット線cblt,cblcの電圧Vcblt,Vcblcが転送される。次に、ソース制御信号capを立ち下げ、それに遅れてセンスアンプイネーブル信号seaを立ち上げると、キャパシタQ11,Q12に-Vth1,-Vth2に相当する電荷が蓄積されているため、両トランジスタQ2,Q4のしきい値Vth1,Vth2の相違に拘わらず同時にスイッチング動作が行われ、センスアンプ4が速やかにセンス動作を開始することになる。これにより、オフセット電圧Vosの影響を排除することができる。ちなみに本発明者によるシミュレーションによれば、比較例のセンスアンプ24のオフセット電圧Vosのバラツキσが25.0mVであったのに対し、本実施形態によるセンスアンプ4のオフセット電圧Vosのバラツキは6.4mVと低減することができた。このように、本実施形態に係るセンスアンプ4によれば、ビット線対の充放電時間を短縮して低電力化を図ることが出来る。しかも追加のトランジスタ数は5つとすることができ、面積オーバーヘッドも少ない。[第2の実施形態]図4は、第2の実施形態に係るセンスアンプ14の構成を示す回路図である。この実施形態では、第1の実施形態におけるプリチャージ用のPMOSトランジスタQ7.Q8を、データ転送用のPMOSトランジスタQ5,Q6と共用することで、プリチャージ用のPMOSトランジスタQ7.Q8を削除している。この第2の実施形態に係るセンスアンプ14では、データ転送に先立ち、ビット線cblt,cblcにVddをプリチャージし、データ転送用のPMOSトランジスタQ5,Q6を介してNMOSトランジスタQ2,Q4のゲートにVddを印加することにより、キャパシタQ11,Q12にしきい値電圧Vth1,Vth2を記憶する。その他の動作は、先の実施形態に係るセンスアンプ4と同様であるため、その説明は割愛する。本実施形態によれば、左記の実施形態と同様に低消費電力化を図ることができることに加え、追加のトランジスタ数は3つで済むことから、面積オーバーヘッドは更に少ないという利点がある。[その他の実施形態]第1及び第2の実施形態では、NMOSトランジスタQ2,Q4のソースにキャパシタQ11,Q12を接続したが、NMOSトランジスタをPMOSトランジスタに置き換えた場合でも、同様の効果を得ることは可能である。また、上述したSRAM以外でも、ビット線対の電圧を差動増幅するセンスアンプを備えた半導体記憶装置全般に適用可能であることは言うまでも無い。本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"