"半導体基板に形成されたウェルと、前記ウェル上に形成されたフィンと、前記フィンの両側にゲート絶縁膜を介して設けられ、前記フィンにチャネル領域を形成するゲート電極と、前記チャネル領域間のボディ領域にホールを閉じ込めるポテンシャルバリアを形成する不純物拡散層と、前記チャネル領域を挟み込むようにして前記フィンに形成されたソース/ドレイン層とを備え、データ‘1’のライト時にゲート電圧が負電位かつウェルバイアス電圧およびドレイン電圧が正電位に設定されることを特徴とする半導体記憶装置。データ‘0’のライト時に前記ゲート電圧がグランド電位に設定され、前記ウェルバイアス電圧がグランド電位または負電位に設定され、前記ドレイン電圧が負電位に設定されることを特徴とする請求項1に記載の半導体記憶装置。前記ウェルは前記フィンに沿って配置されていることを特徴とする請求項1または2に記載の半導体記憶装置。前記フィンに沿って配置され、前記ドレイン層に接続されたビット線と、前記フィンに直交するように配置され、前記ゲート電極に接続されたワード線と、前記フィンに直交するように配置され、前記ソース層に接続されたソース線と、選択ロウのビット線に前記ドレイン電圧を印加するビット線デコーダと、選択カラムのワード線に前記ゲート電圧を印加するワード線デコーダと、選択カラムのウェルに前記ウェルバイアス電圧を印加する基板バイアス電圧発生部とを備えることを特徴とする請求項1から3のいずれか1項に記載の半導体記憶装置。ライト期間のウェルバイアス電圧がホールド期間およびリード期間にそのまま維持されることを特徴とする請求項2から4のいずれか1項に記載の半導体記憶装置。ホールド期間およびリード期間においてウェルバイアス電圧がグランド電位または負電位に切り替えられることを特徴とする請求項1から4のいずれか1項に記載の半導体記憶装置。半導体基板上に形成されたフィンと、前記フィンの両側にゲート絶縁膜を介して設けられ、前記フィンにチャネル領域を形成するゲート電極と、前記チャネル領域間のボディ領域にホールを閉じ込めるポテンシャルバリアを形成する不純物拡散層と、前記チャネル領域を挟み込むようにして前記フィンに形成されたソース/ドレイン層とを備え、データ‘1’が書き込まれる際にゲート電圧が負電位かつ基板バイアス電圧およびドレイン電圧が正電位に設定されることを特徴とする半導体記憶装置。本発明の一つの実施形態の目的は、GIDLによるホールの発生効率を向上させることが可能な半導体記憶装置を提供することである。実施形態の半導体記憶装置によれば、フィンと、ゲート電極と、不純物拡散層と、ソース/ドレイン層とが設けられている。フィンは半導体基板上に形成されている。ゲート電極は、前記フィンの両側にゲート絶縁膜を介して設けられ、前記フィンにチャネル領域を形成する。不純物拡散層は、前記チャネル領域間のボディ領域にホールを閉じ込めるポテンシャルバリアを形成する。ソース/ドレイン層は、前記チャネル領域を挟み込むようにして前記フィンに形成されている。そして、データ‘1’が書き込まれる際にゲート電圧が負電位かつ基板バイアス電圧およびドレイン電圧が正電位に設定される。以下、実施形態に係る半導体記憶装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。第1実施形態図1aは、第1実施形態に係る半導体記憶装置の概略構成を示す斜視図、図1bは、図1aの半導体記憶装置のA-A線で切断した断面図、図1cは、図1bのフィン3の高さ方向のP型不純物濃度分布およびポテンシャル分布を示す図である。図1a~図1cにおいて、半導体基板1にはフィン3が形成され、フィン3上にはキャップ層4が形成されている。なお、半導体基板1の材料は、例えば、Si、Ge、SiGe、GaAs、InP、GaP、InGaAs、GaN、SiCなどから選択することができる。キャップ層4の材料は、例えば、シリコン窒化膜を用いることができる。また、半導体基板1およびフィン3の導電型はP型に設定することができる。このP型不純物としては、例えば、Bを用いることができる。そして、半導体基板1上にはフィン3間が埋め込まれるように埋め込み絶縁層2が形成されている。なお、埋め込み絶縁層2の高さは、フィン3の上部が突出するように設定することができる。また、埋め込み絶縁層2の材料は、例えば、シリコン酸化膜を用いることができる。そして、埋め込み絶縁層2上には、ゲート絶縁膜5を介してフィン3の両側に設けられたゲート電極Gが形成されている。なお、ゲート電極Gは、フィン3に跨るように形成し、フィン3の両側のゲート電極Gが一体化されていてもよい。なお、ゲート絶縁膜5の材料は、例えば、シリコン酸化膜を用いることができる。ゲート電極Gの材料は、例えば、多結晶シリコン膜を用いることができる。あるいは、ゲート電極Gの材料は、チタンナイトライド、タンタルカーボン、ランタン系材料、アルミ系材料、マグネシウム系材料などの金属化合物を単体としてまたは組み合わせて用いるようにしてもよい。そして、ここではn型フィンFETを使うため、フィン3のSTI上端部の高さ近傍から根元との間にはP型不純物拡散層6が形成されている。なお、P型不純物拡散層6のP型不純物としては、例えば、BまたはInを用いることができる。このP型不純物拡散層6のP型不純物濃度はフィン3のP型不純物濃度より大きくなるように設定され、フィン3のチャネル領域間のボディ領域にホールhを閉じ込めるポテンシャルバリアBPを形成することができる。なお、P型不純物拡散層6は、ゲート電極Gにてフィン3に形成されるチャネル領域と重ならないように配置することが好ましい。また、フィン3には、ゲート電極Gにてフィン3に形成されるチャネル領域を互いに挟み込むようにドレイン層Dおよびソース層Sが形成されている。なお、ドレイン層Dおよびソース層Sの導電型はN型に設定することができる。このN型不純物としては、例えば、PまたはAsを用いることができる。図2は、図1の半導体記憶装置の等価回路図である。図2において、図1のゲート電極G、ドレイン層Dおよびソース層SにてフィントランジスタFTが構成されている。そして、ゲート電極Gはワード線WLに接続され、ドレイン層Dはビット線BLに接続され、ソース層Sはソース線SLに接続され、半導体基板1は基板バイアス線ULに接続されている。なお、ワード線WLにはゲート電圧Vg、ビット線BLにはドレイン電圧Vd、ソース線SLにはソース電圧Vs、基板バイアス線ULには基板バイアス電圧Vbを与えることができる。以下、図1の半導体記憶装置の動作について説明する。なお、以下の説明では、フィン3のチャネル領域間のボディ領域にホールが閉じ込められた状態をデータ‘1’が書き込まれた状態、ボディ領域のホールが排出された状態をデータ‘0’が書き込まれた状態とする。この半導体記憶装置にデータ‘1’が書き込まれる場合、ゲート電圧Vgが負電位かつ基板バイアス電圧Vbおよびドレイン電圧Vdが正電位かつソース電圧Vsがグランド電位に設定される。この時、ゲート電圧Vgが負電位に設定されると、フィントランジスタFTはオフし、ドレイン層D近傍の空乏層が曲げられて強電界がかかり、バンド間トンネル電流が流れる。このバンド間トンネル電流はGIDLを発生させる。図3aは、図1の半導体記憶装置のバンド間トンネル電流が発生する時のドレイン層D近傍の空乏層の状態を示す図、図3bは、図1の半導体記憶装置のバンド間トンネル電流が発生する時のドレイン層D近傍のエネルギーバンド図である。図3aにおいて、ゲート電圧Vgが負電位かつドレイン電圧Vdが正電位に設定されると、ドレイン層D近傍の空乏層KUが曲げられ強電界がかかる。このため、図3bに示すように、空乏層KUにバンド間トンネル電流TNが流れ、ホールhと電子e-のペアが発生する。このうちホールhは、ポテンシャルバリアBPによってフィン3のチャネル領域間のボディ領域に閉じ込められ、GIDLによってデータ‘1’が書き込まれる。一方、この半導体記憶装置にデータ‘0’が書き込まれる場合、ゲート電圧Vgおよびソース電圧Vsがグランド電位に設定され、基板バイアス電圧Vbがグランド電位または負電位に設定され、ドレイン電圧Vdが負電位に設定される。このため、フィン3のチャネル領域間のボディ領域に蓄積されたホールがドレイン層Dに排出され、データ‘0’が書き込まれる。フィン3のチャネル領域間のボディ領域にホールhが閉じ込められている時は、閉じ込められていない時に比べてボディ領域のポテンシャルがプラス側に高くなる。このため、フィン3のチャネル領域間のボディ領域にホールhが閉じ込められている時は、閉じ込められていない時に比べて、フィントランジスタFTがオン状態になり始めるゲート電圧Vgしきい値Vtが低くなり、同じゲート電圧Vgを印加した場合に流れる電流量が大きくなる。この電流量の差を検出することで、図1の半導体記憶装置に記憶されたデータが‘0’か‘1’かを判別することができる。ここで、GIDLによってデータ‘1’を書き込む方法では、ゲート電圧Vgが負電位に設定されるため、図1cに示すように、チャネル領域のホールhに対するポテンシャルが引き下げられる。このため、ホールhが半導体基板1側に逃げ出し難くすることができ、書き込み効率を向上させることができる。また、GIDLによってデータ‘1’を書き込む際に基板バイアス電圧Vbを正電位に設定することにより、ゲート電圧Vgの絶対値の増大を抑制しつつ、GIDLを増大させることができる。基板バイアス電圧Vbをグランド電位に設定した場合に比べてゲートリーク電流を減少させることができ、書き込み効率を向上させることができる。この時、電界効果トランジスタの蓄積状態におけるゲートリーク電流Igとドレイン電流Idは以下の1式および2式で表すことができる。IgL,Vg,Vb=IgchL,Vg,VbIgsIgd1IdL,Vg,Vb=IgdIGIDLVg,VbIJL21式において、IgsIgdはゲート電極Gとソース層Sおよびドレイン層Dとが重なっている部分で生じるゲートリーク電流である。また、Igchはチャネル領域とゲート電極Gとの間に発生するゲートリーク電流で、一般的にはゲート長Lとゲート電圧Vgと基板バイアス電圧Vbの関数になる。2式において、ドレイン電流Idとして観測される成分はゲートリーク電流Igd、接合リーク電流IJLおよびGIDLによって発生した分IGIDLVg,Vbである。ここで、このバンド間トンネル電流TNは、空乏層KUの幅と電界に依存するので、ドレイン層Dの不純物プロファイルに影響される。ドレイン層Dの不純物濃度が大きすぎると、ゲート電圧Vgによって空乏層KUが曲がらなくなるし、ドレイン層Dの不純物濃度が低すぎると、空乏層KUの幅が大きくなってバンド間トンネリングが起こりにくくなる。このため、ドレイン層Dおよびその近傍のチャネル領域付近の不純物プロファイルを適正化することで、ゲート電圧Vgを固定した時のGIDLを増大させることができる。また、フィントランジスタFTはダブルゲート型トランジスタである。このため、短チャネル効果抑制と基板不純物プロファイル起因の特性ばらつきを抑制することができ、メモリの微細化に適している。また、フィントランジスタFTは完全空乏型チャネルデバイスとして動作していることから、基板バイアス電圧Vbを印加してもVtしきい値特性に変動は生じない。特に、バルク基板を用いたフィントランジスタFTについてはSOIにおけるBOXBuriedOxide層がなく、基板バイアス電圧Vbを印加すると、その基板バイアス電圧Vbがフィン3に直接伝えることができる。それでも完全空乏化している状態での空乏領域から反転領域チャネル領域に少数キャリアの反転層が形成される状態におけるゲート電圧範囲のId-Vg特性は、フィン3の形状フィン幅とゲート電極Gの仕事関数でほぼ決まる。一方で、ゲート電極Gに負の電圧を印加し、チャネル領域を蓄積状態チャネル領域に多数キャリアが蓄積する層が形成される状態にする場合には、バルク基板を用いたフィントランジスタFTに基板バイアス電圧Vbを印加すると、特徴的なドレイン電流特性が見られる。図4は、図1の半導体記憶装置の基板バイアス電圧を変化させた時のゲート電圧Vgとドレイン電流Idとの関係を示す図である。ただし、ドレイン電圧Vdは、1.0Vに固定した。図4において、ゲート電極Gに負の電圧を印加し、チャネル領域を蓄積状態にすると、正の基板バイアス電圧Vbを印加した場合はドレイン電流Idが大きくなり、負の基板バイアス電圧Vbを印加した場合はドレイン電流Idが小さくなる。一方、ゲート電極Gに正の電圧を印加し、チャネル領域を反転状態にすると、基板バイアス電圧Vbを変えても、ドレイン電流Idは変化しない。図5は、図1の半導体記憶装置の基板バイアス電圧を変化させた時のゲート電圧Vgとゲートリーク電流Igとの関係を示す図である。ただし、ドレイン電圧Vdは、1.0Vに固定した。図5において、ゲート電極Gに負の電圧を印加し、チャネル領域を蓄積状態にすると、正の基板バイアス電圧Vbを印加した場合はゲートリーク電流Igが大きくなり、負の基板バイアス電圧Vbを印加した場合はゲートリーク電流Igが小さくなる。一方、ゲート電極Gに正の電圧を印加し、チャネル領域を反転状態にすると、基板バイアス電圧Vbを変えても、ゲートリーク電流Igは変化しない。ここで、ゲート電極Gと半導体基板1との間の電界が同じと考えられる2つの場合を考えてみる。例えば、図5のVg,Vb=-0.9V,0.0Vの点P3と-0.4V,0.5Vの点P4を比較する。この場合、ソース層Sとドレイン層D極に印加されている電圧はVs,Vd=0.0V,1.0Vである。両者とも半導体基板1に対してゲート電圧Vgは-0.9Vになっているので、ゲートリーク電流Igは同じになるはずである。ところが、実際には、図5に示すように、点P3の方が点P4よりもゲートリーク電流Igが大きい。これはソース層Sもしくはドレイン層Dとゲート電極Gが重なっている領域において、Vg=-0.9Vとした方がVg=-0.4VVb=0.5Vとした場合より高い電界が印加されることになり、1式のゲートリーク電流Igs、Igd、特にゲートリーク電流Igdが増加するためと考えられる。つまり、この2つのバイアス条件を比較すると、Igd成分が目にみえるくらいの寄与を持っていることになる。このような状況下で、図4のVg,Vb=-0.9V,0.0Vの点P1とVg,Vb=-0.4V,0.5Vの点P2を見てみる。すると、観測されたドレイン電流Idについては、点P2の方が点P1よりもゲートリーク電流Igが大きい。これは、2式を参照すると、ドレイン電流Idの各成分のうち、Vg=-0.9Vの場合には、増大していたはずのIgd成分は他の成分に比較すると小さくて事実上見えなくなり、残りのIGIDLと接合リーク電流IJLでドレイン電流Idが決まっていることを示唆している。さらに、ドレイン電圧Vdを一定として比較しているので、接合リーク電流IJLの寄与も小さいはずである。もし、接合リーク電流IJLがドレイン電流Idの中で支配的だとすると、その電流成分のVg依存性は小さく、ドレイン電流Idはほぼ一定の値を示すはずである。ところが、実際にはそうなってなくて、ドレイン電流Idはかなり大きいVg依存性を持っていることがわかる。従って、このドレイン電流IdはIGIDL成分が占める割合が大きいことが推測される。以上のことから、ゲート電圧Vgが一定の元でIGIDL成分を大きくするには、基板バイアス電圧Vbを正電位に設定すればよいことになる。この現象の解釈としては、基板バイアス電圧Vbを正電位に設定すると、ドレイン空乏層幅が小さくなり、GIDLがより一層発生しやすくなることと、発生したホールが半導体基板1に逃げにくくなるのでボディのポテンシャルがより正側に移動し、これがさらにフィードバックがかかったようになって正の基板バイアス電圧Vbがより効果的に印加されることなどが挙げられる。図6aは、データ‘1’の書き込み時のライト期間、ホールド期間およびリード期間におけるゲート電圧Vg、ドレイン電圧Vdおよび基板バイアス電圧Vbの波形の一例を示すタイミングチャート、図6bは、データ‘0’の書き込み時のライト期間、ホールド期間およびリード期間におけるゲート電圧Vg、ドレイン電圧Vdおよび基板バイアス電圧Vbの波形の一例を示すタイミングチャートである。図6aにおいて、データ‘1’のライト期間では、例えば、ゲート電圧Vgが-2V、基板バイアス電圧Vbが0.5V、ドレイン電圧Vdが2V、ソース電圧Vsが0Vに設定される。この時、GIDLにて発生されたホールhは、ポテンシャルバリアBPによってフィン3のチャネル領域間のボディ領域に閉じ込められ、データ‘1’が書き込まれる。データ‘1’のライト後のホールド期間では、例えば、ゲート電圧Vg、ドレイン電圧Vdおよびソース電圧Vsが0V、基板バイアス電圧Vbが0.5Vに設定される。この時、GIDLにて発生されたホールhは、ポテンシャルバリアBPによってフィン3のチャネル領域間のボディ領域に閉じ込められたままになる。データ‘1’のホールド後のリード期間では、例えば、ゲート電圧Vgが-0.05V、ドレイン電圧Vdが-1V、ソース電圧Vsが0V、基板バイアス電圧Vbが0.5Vに設定される。この時、フィン3のチャネル領域間のボディ領域にホールhが閉じ込められている時は、閉じ込められていない時に比べて、しきい値Vtが低くなり、フィントランジスタFTの電流量が大きくなる。図6aにおいてはライト期間、ホールド期間、リード期間のそれぞれにおいて基板バイアス電圧Vbを変えた例を示しているが、ここは一定電圧を印加することでもかまわない。一方、図6bにおいて、データ‘0’のライト期間では、例えば、ゲート電圧Vgおよびソース電圧Vsが0V、基板バイアス電圧Vbが-0.5V、ドレイン電圧Vdが-2Vに設定される。この時、フィン3のチャネル領域間のボディ領域に蓄積されたホールhがドレイン層Dに排出され、データ‘0’が書き込まれる。なお、データ‘0’のライト期間に基板バイアス電圧Vbを負電位に設定することにより、フィン3のチャネル領域間のボディ領域に蓄積されたホールhが半導体基板1に逃げ易くすることができ、データ‘0’の書き込みを効率化することができる。データ‘0’のライト後のホールド期間では、例えば、ゲート電圧Vg、ドレイン電圧Vdおよびソース電圧Vsが0V、基板バイアス電圧Vbが-0.5Vに設定される。この時、フィン3のチャネル領域間のボディ領域からは、ホールhが排出されたままになる。データ‘0’のホールド後のリード期間では、例えば、ゲート電圧Vgが-0.05V、ドレイン電圧Vdが-1V、基板バイアス電圧Vbが-0.5V、ソース電圧Vsが0Vに設定される。この時、フィン3のチャネル領域間のボディ領域にホールhが閉じ込められている時は、閉じ込められていない時に比べて、しきい値Vtが高くなり、フィントランジスタFTの電流量が小さくなる。図6bにおいてもライト期間、ホールド期間、リード期間のそれぞれにおいて基板バイアス電圧Vbを変えた例を示しているが、ここは一定電圧を印加することでもかまわない。ここで、ホールド期間およびリード期間についてもライト期間の基板バイアス電圧Vbをそのまま印加することにより、データ‘1’および‘0’のいずれが書き込まれた場合においても、ライトボディ電位状態を保持しやすくし、リードディスターブを抑制することができる。図7aは、データ‘1’の書き込み時のライト期間、ホールド期間およびリード期間におけるゲート電圧Vg、ドレイン電圧Vdおよび基板バイアス電圧Vbの波形のその他の例を示すタイミングチャート、図7bは、データ‘0’の書き込み時のライト期間、ホールド期間およびリード期間におけるゲート電圧Vg、ドレイン電圧Vdおよび基板バイアス電圧Vbの波形のその他の例を示すタイミングチャートである。図6aおよび図6bでは、データ‘1’のライト期間、ホールド期間およびリード期間では、基板バイアス電圧Vbが0.5Vに設定され、データ‘0’のライト期間、ホールド期間およびリード期間では、基板バイアス電圧Vbが-0.5Vに設定されていた。これに対して、図7aでは、基板バイアス電圧Vbが、データ‘1’のライト期間に0.5Vに設定された後、ホールド期間およびリード期間に0Vに変更され、図7bでは、基板バイアス電圧Vbが、データ‘0’のライト期間、ホールド期間およびリード期間に0Vに設定される。これにより、データ‘1’のライト期間だけ基板バイアス電圧Vbを印加すればよく、書き込んだビットについて基板バイアス電圧Vbに関する情報を保持する必要がなくなることから、制御を簡易化することが可能となるとともに、消費電力を低減することができる。なお、図7aおよび図7bの方法では、データ‘1’のライト期間以外は、基板バイアス電圧Vbを0Vに設定する方法について説明したが、データ‘1’のライト時の保持特性を向上させるため、0.1V程度の微小な正電圧を印加してもよい。また、上述した実施形態では、半導体基板1から直接フィン3を形成する方法について説明したが、半導体基板1にウェルを形成し、このウェルからフィン3を形成するようにしてもよい。この場合、基板バイアス電圧Vbの代わりにウェルバイアス電圧をウェルに印加すればよい。第2実施形態図8は、第2実施形態に係る半導体記憶装置の概略構成を示すブロック図である。なお、図8では3行3列の場合を示した。図8において、この半導体記憶装置では、フィントランジスタFTがロウ方向およびカラム方向にマトリクス状に配置されている。そして、ワード線WLはワード線デコーダ12に接続され、ビット線BLはビット線デコーダ11に接続され、基板バイアス線ULは基板バイアス電圧発生部13に接続され、ソース線SLはグランド電位GNDに接続されている。ビット線デコーダ11は、選択ロウのビット線BLにドレイン電圧Vdを印加することができる。ワード線デコーダ12は、選択カラムのワード線WLにゲート電圧Vgを印加することができる。基板バイアス電圧発生部13は、選択カラムの基板バイアス線ULに基板バイアス電圧Vbを印加することができる。そして、ビット線デコーダ11およびワード線デコーダ12にて選択された選択セルのゲート電極Gにワード線WLを介してゲート電圧Vgが印加され、ドレイン層Dにビット線BLを介してドレイン電圧Vdが印加され、半導体基板1に基板バイアス線ULを介して基板バイアス線ULが印加されることで、ライト動作およびリード動作が行われる。ここで、同一ロウのフィントランジスタFTにて基板バイアス線ULを共有させることにより、フィントランジスタFTごとに個別に基板バイアス電圧Vbを印加させる必要がなくなり、回路規模を低減させることができる。第3実施形態図9は、第3実施形態に係る半導体記憶装置の概略構成を示す斜視図、図10は、第3実施形態に係る半導体記憶装置のフィンおよびゲート電極のレイアウトを示す平面図、図11は、第3実施形態に係る半導体記憶装置のフィン、ゲート電極、ウェル、ビット線およびソース線のレイアウトを示す平面図である。なお、図9では3行3列、図10および図11では4行4列の場合を示した。図9~図11において、半導体基板21には複数のウェルWが形成され、各ウェルW上にはフィン23が形成されている。また、各フィン23上にはキャップ層24が形成されている。なお、半導体基板21の導電型はN型、ウェルWおよびフィン23の導電型はP型に設定することができる。このN型不純物としては、例えば、PまたはAsを用いることができ、P型不純物としては、例えば、Bを用いることができる。また、各フィン23は、ウェルWに沿って配置することができる。そして、半導体基板21上にはフィン23間が埋め込まれるように埋め込み絶縁層22が形成されている。そして、埋め込み絶縁層22上には、ゲート絶縁膜25を介してフィン23の両側に設けられたゲート電極G2が形成されている。各フィン23の先端と根元との間にはP型不純物拡散層26が形成されている。また、フィン23には、ゲート電極G2にてフィン23に形成されるチャネル領域を互いに挟み込むようにドレイン層D2およびソース層S2が形成されている。ここで、ドレイン層Dおよびソース層Sは、同一フィン23上で隣接するフィントランジスタFT間で共有されている。なお、ドレイン層D2およびソース層S2の導電型はN型に設定することができる。また、各ウェルWの端部には、ウェルコンタクトCNが形成されている。そして、ゲート電極G2はワード線WLに接続され、ドレイン層D2はビット線BLに接続され、ソース層S2はソース線SLに接続され、各ウェルWはウェルコンタクトCNを介して基板バイアス線ULに接続されている。なお、ビット線BL、ソース線SLおよび基板バイアス線ULは、AlまたはCuなどの金属配線を用いることができる。ここで、同一のフィン23に形成されるフィントランジスタFTにてウェルWを共有することにより、フィントランジスタFTごとに個別にウェルコンタクトCNを形成する必要がなくなり、メモリセルの面積を小さくすることができる。例えば、同一のフィン23に形成されるフィントランジスタFTにてウェルWを共有した場合、ワード線WLの幅および間隔をFとすると、隣接するフィントランジスタFT間でドレイン層Dおよびソース層Sを共有できるので、メモリセルMCの面積は2F×3F=6F2とすることができ、6F2~8F2のDRAMと同等以下にすることができる。一方、フィントランジスタFTごとに個別にウェルコンタクトCNを形成すると、メモリセルMCの面積は2F×5F=10F2となり、6F2~8F2のDRAMより大きくなる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"