"複数の階調電圧を出力する階調電圧生成回路と、前記複数の階調電圧を受けて、複数のデータ線を駆動する複数のドライバー回路と、を含み、前記階調電圧生成回路は、高電圧側電源電圧とグランド電圧との間を電圧分割して前記複数の階調電圧を生成し、前記複数のドライバー回路の各ドライバー回路は、データ線駆動回路を有し、前記データ線駆動回路は、第1の入力端子のノードがサミングノードであり、出力端子のノードが出力ノードである演算増幅器と、入力ノードと第1のノードとの間に設けられた第1のスイッチ素子と、前記第1のノードとアナログ基準電圧のノードとの間に設けられた第2のスイッチ素子と、第2のノードと前記出力ノードとの間に設けられた第3のスイッチ素子と、前記第2のノードと前記アナログ基準電圧のノードとの間に設けられた第4のスイッチ素子と、前記サミングノードと前記出力ノードとの間に設けられた第5のスイッチ素子と、前記第1のノードと前記サミングノードとの間に設けられた第1のキャパシターと、前記サミングノードと前記第2のノードとの間に設けられた第2のキャパシターと、を有し、前記データ線駆動回路は、前記第1のキャパシターと前記第2のキャパシターとの容量比に応じた増幅率の反転増幅を行って、下限電圧がグランド電圧より高くなる出力範囲のデータ電圧を出力することを特徴とする集積回路装置。請求項1において、前記データ線駆動回路は、前記グランド電圧より高い前記アナログ基準電圧を基準として前記反転増幅を行うことを特徴とする集積回路装置。請求項2において、前記第1のキャパシターの容量値をC1とし、前記第2のキャパシターの容量値をC2とし、前記アナログ基準電圧をVAとし、前記データ線駆動回路に入力される入力電圧をVINとし、前記データ線駆動回路が出力する前記データ電圧をVQとするときに、前記データ線駆動回路は、VQ=VA-C1/C2×VIN-VAとなる前記データ電圧を出力することを特徴とする集積回路装置。請求項2又は3において、前記第1のキャパシターの容量値をC1とし、前記第2のキャパシターの容量値をC2とし、前記データ線駆動回路が出力する前記データ電圧の前記出力範囲の上限電圧をVDDRHとするときに、前記アナログ基準電圧がVA=VDDRH/1C1/C2に設定されることを特徴とする集積回路装置。請求項1乃至4のいずれかにおいて、前記第1のキャパシターの容量値をC1とし、前記第2のキャパシターの容量値をC2とし、前記データ線駆動回路が出力する前記データ電圧の前記出力範囲の上限電圧をVDDRHとし、前記下限電圧をVDDRLとするときに、前記高電圧側電源電圧がVDDRW=C2/C1×VDDRH-VDDRLに設定され、前記階調電圧生成回路は、前記高電圧側電源電圧VDDRWと前記グランド電圧との間を電圧分割して前記複数の階調電圧を生成することを特徴とする集積回路装置。請求項5において、C1≧C2であることを特徴とする集積回路装置。請求項1乃至6のいずれかに記載の集積回路装置を含むことを特徴とする電気光学装置。請求項1乃至6のいずれかに記載の集積回路装置を含むことを特徴とする電子機器。本発明の幾つかの態様によれば、階調電圧の下限電圧をグランド電圧にできる集積回路装置、電気光学装置及び電子機器等を提供できる。本発明の一態様は、複数の階調電圧を出力する階調電圧生成回路と、前記複数の階調電圧を受けて、複数のデータ線を駆動する複数のドライバー回路と、を含み、前記階調電圧生成回路は、高電圧側電源電圧とグランド電圧との間を電圧分割して前記複数の階調電圧を生成し、前記複数のドライバー回路の各ドライバー回路は、第1のキャパシターと第2のキャパシターとを有するデータ線駆動回路を有し、前記データ線駆動回路は、前記第1のキャパシターと前記第2のキャパシターとの容量比に応じた増幅率の反転増幅を行って、下限電圧がグランド電圧より高くなる出力範囲のデータ電圧を出力する集積回路装置に関係する。本発明の一態様によれば、電源回路が高電圧側電源電圧を出力し、階調電圧生成回路が、その高電圧側電源電圧とグランド電圧との間を電圧分割して複数の階調電圧を生成し、各ドライバー回路に設けられるデータ線駆動回路が、第1のキャパシターと第2のキャパシターとの容量比に応じた増幅率の反転増幅を行って、各ドライバー回路が、複数の階調電圧に基づくデータ電圧をデータ線に出力する。このように本発明の一態様によれば、階調電圧生成回路が、高電圧側電源電圧とグランド電圧との間を電圧分割して複数の階調電圧を生成する。そのため、階調電圧生成回路の低電圧側電源電圧を供給するためのアンプを省略し、そのアンプの出力電圧を安定化するための外付けの安定化容量を省略できる。また、本発明の一態様によれば、データ線駆動回路が、第1のキャパシターと第2のキャパシターの容量比に応じた増幅率の反転増幅を行う。これにより、高電圧側電源電圧とグランド電圧との間を電圧分割して生成された複数の階調電圧に基づいて、下限電圧がグランド電圧より高くなる出力範囲のデータ電圧を出力できる。また、本発明の一態様では、前記データ線駆動回路は、第1の入力端子のノードがサミングノードであり、出力端子のノードが出力ノードである演算増幅器を有し、前記第1のキャパシターは、前記データ線駆動回路の入力ノードと前記サミングノードとの間に設けられ、前記第2のキャパシターは、前記出力ノードと前記サミングノードとの間に設けられてもよい。このようにすれば、第1のキャパシターと第2のキャパシターとの容量比に応じた増幅率の反転増幅を行うデータ線駆動回路を実現できる。具体的には、データ線駆動回路に入力される電圧が第1のキャパシターに供給され、演算増幅器から出力される電圧が第2のキャパシターによって帰還されることで、容量比に応じた増幅率の反転増幅を行うことができる。また、本発明の一態様では、前記データ線駆動回路は、前記グランド電圧より高いアナログ基準電圧を基準として前記反転増幅を行ってもよい。このようにすれば、高電圧側電源電圧とグランド電圧との間を電圧分割して生成された複数の階調電圧に基づいて、下限電圧がグランド電圧より高くなる出力範囲のデータ電圧を出力するデータ線駆動回路を実現できる。また、本発明の一態様では、前記第1のキャパシターの容量値をC1とし、前記第2のキャパシターの容量値をC2とし、前記アナログ基準電圧をVAとし、前記データ線駆動回路に入力される入力電圧をVINとし、前記データ線駆動回路が出力する前記データ電圧をVQとするときに、前記データ線駆動回路は、VQ=VA-C1/C2×VIN-VAとなる前記データ電圧を出力してもよい。このようにすれば、グランド電圧より高いアナログ基準電圧を基準として反転増幅を行うデータ線駆動回路を実現できる。また、第1のキャパシターと第2のキャパシターとの容量比に応じた増幅率として、-C1/C2の増幅率で反転増幅を行うデータ線駆動回路を実現できる。また、本発明の一態様では、前記第1のキャパシターの容量値をC1とし、前記第2のキャパシターの容量値をC2とし、前記データ線駆動回路が出力する前記データ電圧の前記出力範囲の上限電圧をVDDRHとするときに、前記アナログ基準電圧がVA=VDDRH/1C1/C2に設定されてもよい。このようにすれば、アナログ基準電圧がVA=VDDRH/1C1/C2に設定されることで、アナログ基準電圧がグランド電圧より高い電圧に設定され、そのアナログ基準電圧を基準として反転増幅できる。また、本発明の一態様では、前記第1のキャパシターの容量値をC1とし、前記第2のキャパシターの容量値をC2とし、前記データ線駆動回路が出力する前記データ電圧の前記出力範囲の上限電圧をVDDRHとし、前記下限電圧をVDDRLとするときに、前記高電圧側電源電圧がVDDRW=C2/C1×VDDRH-VDDRLに設定され、前記階調電圧生成回路は、前記高電圧側電源電圧VDDRWと前記グランド電圧との間を電圧分割して前記複数の階調電圧を生成してもよい。このようにすれば、高電圧側電源電圧がVDDRW=C2/C1×VDDRH-VDDRLに設定されることで、下限電圧がVDDRLとなる出力範囲のデータ電圧を出力できる。このようにして、下限電圧がグランド電圧より高くなる出力範囲のデータ電圧を出力できる。ここで、データ線駆動回路や階調電圧生成回路の電源が昇圧回路から供給される場合、これらの回路の消費電流が増大すると、昇圧回路から出力される電圧の電圧ドロップが増大してしまう。このように昇圧回路の電圧ドロップが増大すると、データ電圧の出力範囲の上限電圧が確保できなくなってしまう。この点、本発明の一態様では、C1≧C2であってもよい。このように本発明の一態様によれば、C1≧C2であることで、データ電圧の出力範囲を複数の階調電圧の電圧範囲より広い電圧範囲にすることができる。これにより、複数の階調電圧の電圧範囲を、昇圧前の電源電圧より低い上限電圧の電圧範囲にできる。このようにして、昇圧前の電源から階調電圧生成回路の電源を供給して、昇圧回路から出力される電圧の電圧ドロップを軽減できる。また、本発明の一態様では、前記データ線駆動回路は、前記入力ノードと第1のノードとの間に設けられた第1のスイッチ素子と、前記第1のノードとアナログ基準電圧のノードとの間に設けられた第2のスイッチ素子と、第2のノードと前記出力ノードとの間に設けられた第3のスイッチ素子と、前記第2のノードと前記アナログ基準電圧のノードとの間に設けられた第4のスイッチ素子と、前記サミングノードと前記出力ノードとの間に設けられた第5のスイッチ素子と、を有し、前記第1のキャパシターは、前記第1のノードと前記サミングノードとの間に設けられ、前記第2のキャパシターは、前記サミングノードと前記第2のノードとの間に設けられてもよい。このようにすれば、演算増幅器と第1のキャパシターと第2のキャパシターを含み、第1のキャパシターと第2のキャパシターとの容量比に応じた増幅率の反転増幅を行うデータ線駆動回路を実現できる。また、演算増幅器のオフセット電圧をキャンセルして、演算増幅器のオフセット電圧に依存しないデータ電圧を出力するオフセットフリーを実現できる。また、本発明の他の態様は、上記のいずれかに記載の集積回路装置を含む電気光学装置に関係する。また、本発明の他の態様は、上記のいずれかに記載の集積回路装置を含む電子機器に関係する。以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。1.比較例図1A、図1Bを用いて、本実施形態の比較例について説明する。図1Aには、本実施形態の比較例として、液晶パネル電気光学パネル、電気光学装置を駆動するドライバー集積回路装置の比較例を示す。この比較例のドライバーは、電源回路PW、階調電圧生成回路VRG、D/A変換回路DA1~DAssは自然数、データ線駆動回路DR1~DRsを含む。具体的には、電源回路PWは、アンプAMH、AMLを含む。そして、アンプAMHが電圧VDHを出力し、アンプAMLが電圧VDLを出力する。VDHのノードには、VDHを安定化する電圧値を一定に保つための安定化容量CHが接続される。同様に、VDLのノードには、安定化容量CLが接続される。これらの容量CH、CLは、ドライバーに外付けされる。階調電圧生成回路VRGは、電源電圧VDH、VDLの間をラダー抵抗R1~Rt1tは2以上の自然数で電圧分割し、電圧分割により生成された階調電圧VR1~VRtを出力する。D/A変換回路DA1~DAsは、階調電圧VR1~VRtに基づいて画像データをD/A変換し、D/A変換により生成された出力電圧を出力する。そして、データ線駆動回路DR1~DRsは、D/A変換回路DA1~DAsからの出力電圧をバッファリングして、データ電圧を出力する。このデータ線駆動回路DR1~DRsは、ボルテージフォロア型に接続されたオペアンプ演算増幅器により構成される。このように、図1Aの比較例では、D/A変換回路DA1~DAsからの出力電圧を、ボルテージフォロア型に接続されたオペアンプでバッファリングしてデータ電圧を出力する。そのため、データ電圧の出力電圧範囲は、階調電圧VR1~VRtの電圧範囲と同じVDL~VDHとなる。データ電圧の出力電圧範囲は、データ線駆動回路DR1~DRsが出力可能な電圧範囲に制限されることから、一般に下限電圧VDLはグランド電圧VSSより高い電圧である。図1Aの比較例では、このVDLを生成するために、アンプAMLと外付けの安定化容量CLを設けている。このように、ボルテージフォロア型のデータ線駆動回路を用いると、VDLを生成するために外付けの安定化容量CLが必要となってしまう。ここで、携帯電話等のバッテリーで動作する電子機器では、液晶パネルの駆動電圧を得るために電源電圧の昇圧を行っている。例えば、図1Bに示すように、システム電源電圧VDDがドライバー内蔵の昇圧回路で2倍に昇圧され、昇圧により得られた電圧VOUTがデータ線駆動回路と階調電圧生成回路に供給される。このとき、データ線駆動回路と階調電圧生成回路の消費電流は、昇圧回路の負荷電流となる。昇圧回路には昇圧インピーダンス出力インピーダンスがあるため、負荷電流により出力電圧VOUTの電圧ドロップ電圧低下が生じる。この電圧ドロップによりVOUTがVDHより小さくなってしまうと、データ電圧の出力範囲が確保できなくなってしまう。例えば、近年の高精細化の要請から1画素当たりの駆動時間が短縮化されており、その短縮された駆動時間に間に合わせるために、ラダー抵抗R1~Rt1を低抵抗にして時定数D/A変換回路の出力が所望の階調電圧に漸近する時定数を小さくする。そうすると、階調電圧生成回路の消費電流が増加してしまい、昇圧回路の出力電圧VOUTの電圧ドロップも増加してしまう。このように、階調電圧生成回路の消費電流が昇圧回路の負荷電流となることで、データ電圧の出力範囲を確保することが困難となってしまう。2.集積回路装置2.1.構成例図2に、上記課題を解決するための本実施形態の集積回路装置の構成例を示す。図2に示す構成例は、第1~第kのドライバー回路100-1~100-k複数のドライバー回路。kは自然数、電源回路120、階調電圧生成回路160基準電圧生成回路を含む。そして、この構成例は、高電圧側電源電圧VDDRWとグランド電圧VSSとの間を電圧分割して第1~第iの階調電圧VG1~VGiiは2以上の自然数を生成し、その階調電圧VG1~VGiに基づいてデータ電圧V1~Vkを出力する回路である。具体的には、電源回路120は、高電圧側電源電圧VDDRWを生成し、生成した電圧VDDRWを階調電圧生成回路160に供給する。例えば、電源回路120は、電源電圧VDD第1の電源電圧とグランド電圧VSS第2の電源電圧との間を抵抗分割して電圧VDDRWを出力し、その電圧VDDRWをボルテージフォロアでバッファリングして階調電圧生成回路160に供給してもよい。あるいは、電源回路120は、電源電圧VDDを昇圧して電圧VOUTを出力する昇圧回路を含んでもよい。そして、電源回路120は、電圧VOUTとグランド電圧VSSとの間を抵抗分割して電圧VDDRWを出力し、その電圧VDDRWをボルテージフォロアでバッファリングして階調電圧生成回路160に供給してもよい。階調電圧生成回路160は、電源回路120からの電圧VDDRWを受けて、階調電圧VG1~VGiをドライバー回路100-1~100-kに出力する。具体的には、階調電圧生成回路160は、電圧VDDRWとグランド電圧VSSとの間を第1~第i1の抵抗素子RG1~RGi1により抵抗分割電圧分割する。そして、階調電圧生成回路160は、抵抗分割により生成した階調電圧VG1~VGiを第1~第iの階調電圧ノードNG1~NGiに出力する。より具体的には、抵抗素子RG1~RGi1は、ノードNG1電圧VDDRWのノードとノードNGiグランド電圧VSSのノードとの間に直列に設けられる。すなわち、RG1は、NG1とNG2との間に設けられ、RG2は、NG2とNG3との間に設けられる。そして、RGi1は、NGi1とNGiとの間に設けられる。なお、電源回路120の出力電圧VDDRWのノードと抵抗素子RG1との間には、可変抵抗等の他の抵抗素子や、階調電圧をオンオフするためのトランジスター等が設けられてもよい。ドライバー回路100-1~100-kは、階調電圧VG1~VGiと第1~第kの画像データGD1~GDk階調データとを受けて、第1~第kのデータ電圧V1~Vkソース電圧を出力する。具体的には、ドライバー回路100-1~100-kは、D/A変換回路110-1~110-kDAC:DigitaltoAnalogConverter、広義にはデータ電圧生成回路、データ線駆動回路140-1~140-kソース線駆動回路を含む。D/A変換回路110-1~110-kは、画像データGD1~GDkを受けて、画像データGD1~GDkをD/A変換し、D/A変換により生成された電圧VI1~VIkを出力する。D/A変換回路110-1~110-kは、階調電圧VG1~VGiのうちから、画像データGD1~GDkに対応する階調電圧を選択することで、画像データGD1~GDkのD/A変換を行う。データ線駆動回路140-1~140-kは、D/A変換回路110-1~110-kからの第1~第kの入力電圧VI1~VIkを受けて、データ電圧V1~Vkを第1~第kのデータ線S1~Sk複数のデータ線に出力する。具体的には、データ線駆動回路140-1~140-kは、オペアンプOP1~OPk演算増幅器、入力用キャパシターCI1~CIk第1のキャパシター、帰還用キャパシターCF1~CFk第2のキャパシターを含む。そして、データ線駆動回路140-1~140-kは、入力用キャパシターCI1~CIkと帰還用キャパシターCF1~CFkとの容量比例えばCI1/CF1に応じた増幅率例えば、容量比CI1/CF1に等しい増幅率で、入力電圧VI1~VIkを反転増幅する。より具体的には、オペアンプOP1~OPkの反転入力端子第1の入力端子には、サミングノードNEG1~NEGk基準ノードが接続される。オペアンプOP1~OPkの非反転入力端子正転入力端子、第2の入力端子には、例えば電源回路120からアナログ基準電圧VA例えば、図3で後述するVA=VDDRH/2が供給される。キャパシターCF1~CFkは、オペアンプOP1~OPkの出力ノード出力端子のノードとサミングノードNEG1~NEGkとの間に設けられる。キャパシターCI1~CIkは、データ線駆動回路140-1~140-kの第1~第kの入力ノードNI1~NIkとサミングノードNEG1~NEGkとの間に設けられる。キャパシターCI1~CIkには、D/A変換回路110-1~110-kからの入力電圧VI1~VIkが入力される。そして、オペアンプOP1~OPkは、出力ノードにデータ電圧V1~Vkを出力する。例えば、データ線駆動回路140-1~140-kは、後述する図5のデータ線駆動回路により構成できる。2.2.動作例ここで、上述の図1Aに示す比較例では、階調電圧生成回路の低電圧側電源電圧VDLを生成するためにアンプAMLを用いている。そのため、アンプAMLの出力電圧VDLを安定化する外付けの安定化容量CLを設ける必要があった。また、比較例では、階調電圧生成回路の消費電流が昇圧回路の負荷電流となっている。そのため、階調電圧生成回路の消費電流が増加することで、昇圧回路の出力電圧VOUTの電圧ドロップが増大してしまうという問題もあった。この点、本実施形態によれば、電源回路120が高電圧側電源電圧VDDRWを出力し、階調電圧生成回路160が、電圧VDDRWとグランド電圧VSSとの間を電圧分割して階調電圧VG1~VGiを生成し、データ線駆動回路140-1~140-kが、入力用キャパシターCI1~CIkと帰還用キャパシターCF1~CFkとの容量比に応じた増幅率の反転増幅を行い、ドライバー回路100-1~100-kが、階調電圧VG1~VGiに基づくデータ電圧V1~Vkを出力する。このように本実施形態によれば、階調電圧生成回路160が、電圧VDDRWとグランド電圧VSSとの間を電圧分割して階調電圧VG1~VGiを生成する。そのため、階調電圧生成回路の低電圧側電源電圧を供給するためのアンプと、外付けの安定化容量を省略できる。これにより、外付けの部品点数を削減して、コスト削減と実装面積の削減を実現できる。また、本実施形態によれば、データ線駆動回路140-1~140-kが、キャパシターCI1~CIkとキャパシターCF1~CFkとの容量比に応じた増幅率の反転増幅を行う。これにより、データ線駆動回路140-1~140-kが、下限電圧がグランド電圧VSSより高くなる出力範囲のデータ電圧を出力できる。例えば、図3に示すように、データ線駆動回路140-1~140-kが反転増幅を行うことで、VDDRW例えば4Vがデータ電圧の下限電圧VDDRL0.5Vとして出力され、VSS0Vがデータ電圧の上限電圧VDDRH4.5Vとして出力される。このようにして、電圧VDDRWとグランド電圧VSSとの間を電圧分割して生成された階調電圧VG1~VGiに基づいて、下限電圧がグランド電圧VSSより高くなる出力範囲のデータ電圧を出力できる。本実施形態では、データ線駆動回路140-1~140-kが、オペアンプOP1~OPkを有し、オペアンプOP1~OPkの反転入力端子のノードがサミングノードNEG1~NEGkであり、オペアンプOP1~OPkの出力端子のノードが出力ノードであってもよい。そして、キャパシターCI1~CIkが、データ線駆動回路140-1~140-kの入力ノードNI1~NIkとサミングノードNEG1~NEGkとの間に設けられ、キャパシターCF1~CFkが、出力ノードとサミングノードNEG1~NEGkとの間に設けられてもよい。このようにすれば、キャパシターCI1~CIkとキャパシターCF1~CFkとの容量比に応じた増幅率の反転増幅を行うデータ線駆動回路を実現できる。具体的には、キャパシターCI1~CIkに入力電圧VI1~VIkが入力され、キャパシターCF1~CFkにより出力電圧V1~Vkが帰還されることで、容量比CI1/CF1~CIk/CFkに応じた増幅率の反転増幅を行うことができる。また、本実施形態では、データ線駆動回路140-1~140-kが、グランド電圧VSSより高いアナログ基準電圧VAを基準として反転増幅を行ってもよい。このようにすれば、下限電圧がグランド電圧VSSより高くなる出力範囲のデータ電圧を出力するデータ線駆動回路を実現できる。例えば、図3に示すように、VSS~VDDRW=0V~4Vの階調電圧を、VA=2.25Vを基準として反転増幅-1倍することで、VDDRL~VDDRH=0.5V~4.5Vの電圧範囲のデータ電圧を出力できる。また、本実施形態では、入力用キャパシターの容量値をC1とし、帰還用キャパシターの容量値をC2とし、データ線駆動回路の入力電圧をVINとし、データ電圧をVQとするときに、データ線駆動回路140-1~140-kが、下式1に示すデータ電圧VQを出力してもよい。VQ=VA-C1/C2×VIN-VA1このようにすれば、グランド電圧VSSより高いアナログ基準電圧VAを基準として、データ線駆動回路140-1~140-kの入力電圧VI1~VIkを反転増幅できる。また、入力用キャパシターCI1~CIkと帰還用キャパシターCF1~CFkとの容量比に応じた増幅率の反転増幅を行うことができる。例えば図3に示すように、C1/C2=1、VA=2.25Vのとき、VIN=VDDRW=4VはVA=2.25Vを基準として-C1/C2=-1倍され、VQ=VDDRL=0.5Vが出力される。また、本実施形態では、データ電圧の出力範囲の上限電圧をVDDRHとするときに、前記アナログ基準電圧が、下式2に示すVAに設定されてもよい。VA=VDDRH/1C1/C22このようにすれば、アナログ基準電圧VAをグランド電圧VSSより高い電圧に設定し、そのVAを基準として反転増幅できる。例えば図3において、VA=4.5V/11=2.25Vが設定されることで、上述のようにVA=2.25Vを基準として反転増幅できる。また本実施形態によれば、電圧VDDRWとグランド電圧VSSとの間を電圧分割して生成された階調電圧VG1~VGiに基づいて、上限電圧がVDDRHとなるデータ電圧を出力できる。すなわち、上式1と上式2より下式3が成り立ち、VIN=VSS=0Vに対してVQ=VDDRHが出力される。VQ=VDDRH-C1/C2×VIN3また、本実施形態では、データ電圧の出力範囲の下限電圧をVDDRLとするときに、高電圧側電源電圧が、下式4に示すVDDRWに設定され、階調電圧生成回路160が、電圧VDDRWとグランド電圧VSSとの間を電圧分割して階調電圧VG1~VGiを生成してもよい。VDDRW=C2/C1×VDDRH-VDDRL4このようにすれば、電圧VDDRWとグランド電圧VSSとの間を電圧分割して生成された階調電圧VG1~VGiに基づいて、下限電圧がVDDRLとなるデータ電圧を出力できる。具体的には、上式3、4より、VIN=VDDRWに対してVQ=VDDRLが出力されることで、下限電圧がVDDRLとなるデータ電圧を出力できる。また、本実施形態では、C1≧C2であってもよい。このようにすれば、データ電圧の出力範囲VDDRL~VDDRHを、階調電圧VG1~VGiの電圧範囲VSS~VDDRWより広い電圧範囲にすることができる。これにより、階調電圧生成回路160の消費電流を昇圧回路の負荷電流とすることなく、階調電圧VG1~VGiを生成できる。この点について、図4を用いて具体的に説明する。図4には、C1/C2=2の場合の本実施形態の動作例を示す。図4に示すように、データ電圧の出力範囲VDDRL~VDDRH=0.5V~4.5Vに対して、上式2よりVA=1.5Vが設定され、上式4よりVDDRW=2Vが設定される。このとき、図4に示すように、VDD=2.5Vを2倍に昇圧してVOUT=5Vを生成すれば、データ電圧の出力範囲VDDRL~VDDRHに対して、VDDRWをVDDより小さい電圧に設定することができる。これにより、電源電圧VDDを用いて電圧VDDRWを生成することができる。このように本実施形態によれば、C1≧C2とすることで、階調電圧生成回路160の消費電流を昇圧回路の負荷電流とすることなく階調電圧VG1~VGiを生成できる。これにより、昇圧回路の負荷電流を削減して、昇圧回路の出力電圧VOUTの電圧ドロップを軽減できる。3.データ線駆動回路図5に、データ線駆動回路の詳細な構成例を示す。図5に示すデータ線駆動回路は、オペアンプOP演算増幅器、入力用キャパシターCI、帰還用キャパシターCF、第1~第5のスイッチ素子SW1~SW5を含む。そして、このデータ線駆動回路は、入力電圧VIを受けて、出力電圧VQを出力し、データ線を駆動する回路である。具体的には、キャパシターCIは、サミングノードNEG基準ノード、ネガティブノード、反転入力端子ノード、電荷蓄積ノードと第1のノードN1との間に設けられる。キャパシターCFは、サミングノードNEGと第2のノードN2との間に設けられる。これらのキャパシターCI,CFの各々は例えば複数のユニットキャパシターにより構成できる。スイッチ素子SW1は、ノードN1と入力ノードNIとの間に設けられる。スイッチ素子SW2は、ノードN1とAGNDアナログ基準電圧VAのノード、広義にはアナログ基準電源との間に設けられる。スイッチ素子SW3は、ノードN2と出力ノードNQとの間に設けられる。スイッチ素子SW4は、ノードN2とAGNDとの間に設けられる。スイッチ素子SW5は、サミングノードNEGと出力ノードNQとの間に設けられる。これらのスイッチ素子SW1~SW5は例えばCMOSのトランジスターにより構成できる。具体的にはP型トランジスターとN型トランジスターとからなるトランスファーゲートにより構成できる。そしてこれらのトランジスターは、図示しないスイッチ制御信号生成回路からのスイッチ制御信号によりオンオフされる。オペアンプOPは、その反転入力端子広義には第1の入力端子にサミングノードNEGが接続され、その非反転入力端子広義には第2の入力端子にAGNDが設定され、出力ノードNQ出力端子のノードに出力電圧VQを出力する。図5に示すように、詳細な構成例のデータ線駆動回路は、初期化期間CI、CFに初期化用の電圧を設定する期間においては、スイッチ素子SW2、SW4、SW5がオンになる。初期化期間においてスイッチ素子SW2がオンになることで、その一端がサミングノードNEGに電気的に接続されるキャパシターCIの他端が、AGNDアナログ基準電圧VAに設定される。同様に、スイッチ素子SW4がオンになることで、その一端がサミングノードNEGに電気的に接続されるキャパシターCFの他端が、AGNDVAに設定される。また帰還スイッチ素子であるスイッチ素子SW5がオンになることで、オペアンプOPの出力が反転入力端子に帰還され、オペアンプOPのイマジナリーショート機能により、ノードNEGがAGNDに設定される。また図6に示すように、詳細な構成例のデータ線駆動回路は、出力期間出力電圧を出力して駆動対象を駆動する期間においては、スイッチ素子SW1、SW3がオンになる。出力期間においてスイッチ素子SW1がオンになることで、一端がサミングノードNEGに接続されるキャパシターCIの他端が、入力電圧VIに設定される。またスイッチ素子SW3がオンになることで、一端がサミングノードNEGに接続されるキャパシターCFの他端が、出力電圧VQOPの出力に設定される。詳細な構成例のデータ線駆動回路によれば、オペアンプと入力用キャパシターと帰還用キャパシターを含み、入力用キャパシターと帰還用キャパシターとの容量比に応じた増幅率の反転増幅を行うデータ線駆動回路を実現できる。図7Aに、詳細な構成例のデータ線駆動回路の原理的な構成を示す。図7Aに示すように、詳細な構成例のデータ線駆動回路は、キャパシターCI、CFを含めばよい。そしてCIの一端が、サミングノードNEGに接続され、その他端が、初期化期間においてはアナログ基準電圧VAに設定され、出力期間においては入力電圧VIに設定されればよい。また、CFの一端が、サミングノードNEGに接続され、その他端が、初期化期間においてはアナログ基準電圧VAに設定され、出力期間においては出力電圧VQに設定されればよい。なおサミングノードNEGCIとCFの接続ノードは、初期化期間において所与の電圧例えばVA、VA-ΔVに設定され、出力期間においてハイインピーダンス状態フローティング状態で初期化期間と同電位に設定されるノードであればよい。このようなノードNEGの機能を実現するために、図5、図6ではオペアンプOPを利用しているが、オペアンプOP以外の回路によりこのような機能を実現してもよい。次に図7B、図7Cを用いて、詳細な構成例のデータ線駆動回路における入力電圧VIと出力電圧VQの関係について説明する。図7Bに示すように初期化期間では、キャパシターCI、CFの一端にはVA、他端にはVA-ΔVが設定される。ここでΔVはオペアンプOPのオフセット電圧入力換算オフセット電圧である。一方、図7Cに示すように出力期間では、キャパシターCIの一端にはVI、他端にはVA-ΔVが設定され、キャパシターCFの一端にはVQ、他端にはVA-ΔVが設定される。従って、電荷保存の法則により下式5が成立する。CI×{VA-VA-ΔV}CF×{VA-VA-ΔV}=CI×{VI-VA-ΔV}CF×{VQ-VA-ΔV}5従って下式6が成立する。VQ=VA-CI/CF×VI-VA6上式6から明らかなように、出力電圧VQにはオフセット電圧ΔVが現れないため、いわゆるオフセットフリーを実現できる。4.電気光学装置4.1.構成例図8に、本実施形態の集積回路装置を適用できる電気光学装置の構成例を示す。図8には、電気光学装置の構成例として、液晶パネルを利用した液晶表示装置の構成例を図示する。但し本発明は、液晶パネル以外の電気光学パネルを利用した電気光学装置にも適用できる。あるいは本発明は、電気光学パネル以外の電気光学装置にも適用できる。例えば本発明は、有機ELElectroLuminescence素子、無機EL素子等の自発光素子を用いたELパネルを利用した電気光学装置や、電気泳動パネル電気泳動ディスプレイを利用した電気光学装置にも適用できる。図8に示す液晶表示装置広義には、電気光学装置の構成例は、液晶パネル12広義には、電気光学パネル、ドライバー60広義には、集積回路装置、表示コントローラー40、電源回路50を含む。なお本発明では、液晶表示装置にこれらのすべての回路ブロックを含める必要はなく、その一部の回路ブロックを省略する構成にしてもよい。液晶パネル12LCDLiquidCrystalDisplayは、アクティブマトリクス方式のパネルや、単純マトリクス方式のパネルにより構成できる。例えばアクティブマトリクス方式のパネルでは、液晶パネル12はアクティブマトリクス基板例えば、ガラス基板上に形成される。アクティブマトリクス基板には、図8のX方向に伸びる複数の走査線G1~Gmmは2以上の自然数と、Y方向に伸びる複数のデータ線SR1、SG1、SB1、、SRn、SGn、SBnnは2以上の自然数とが配置される。またアクティブマトリクス基板には、各データ線に対応するスイッチ素子SWR1、SWG1、SWB1、、SWRn、SWGn、SWBnと、シフトレジスターSFと、データ電圧供給線SR、SG、SBソース電圧供給線とが設けられる。走査線とデータ線との各交差点に対応する位置には、それぞれ薄膜トランジスターTFTThinFilmTransistor、広義にはスイッチング素子と液晶容量液晶素子、広義には電気光学素子が設けられる。例えば走査線G1とデータ線SR1との交差点に対応する位置には、薄膜トランジスターTR、液晶容量CLが設けられる。そして、TRのゲート電極は走査線G1に接続され、TRのソース電極はデータ線SR1に接続され、TRのドレイン電極は画素電極PEに接続される。画素電極PEと対向電極CE共通電極、コモン電極との間には、液晶容量CLが形成される。対向電極CEは、アクティブマトリクス基板に対向する対向基板に形成され、アクティブマトリクス基板と対向基板との間に液晶広義には電気光学物質が封入される。ここで、データ線SR1、SG1、SB1、、SRn、SGn、SBnは、第1のブロックSR1、SG1、SB1~第nのブロックSRn、SGn、SBnにブロック分けグループ分け、区分けされているとする。液晶パネル12は、この第1~第nのブロックのデータ線が順次駆動されるスキャン駆動方式により駆動される。具体的には、スイッチ素子SWR1、SWG1、SWB1、、SWRn、SWGn、SWBnは、データ電圧供給線SR、SG、SBに時分割で供給された階調電圧を第1~第nのブロックのデータ線に分割して供給する。シフトレジスターSFは、スイッチ素子SWR1、SWG1、SWB1、、SWRn、SWGn、SWBnをオンオフ制御するための制御信号を出力する。シフトレジスターSFは、データドライバー20からのスキャン駆動用クロック信号CLKを受けて、制御信号Sig1~Signを順次アクティブ第1の論理レベルにする。そして、制御信号Sig1がアクティブにされるとスイッチ素子SWR1、SWG1、SWB1がオンし、第1のブロックのデータ線SR1、SG1、SB1が駆動される。制御信号Sig2がアクティブにされると、スイッチ素子SWR2、SWG2、SWB2がオンし、第2のブロックのデータ線SR2、SG2、SB2が駆動される。そして、制御信号Signがアクティブにされるとスイッチ素子SWRn、SWGn、SWBnがオンし、第nのブロックのデータ線SRn、SGn、SBnが駆動される。このようにして、第1~第nのブロックのデータ線が順次駆動され、スキャン駆動が行われる。なおスイッチ素子SWR1、SWG1、SWB1、、SWRn、SWGn、SWBn及びシフトレジスターSFは、例えば薄膜トランジスターTFTを用いて構成できる。ドライバー60は、データドライバー20ソースドライバー、走査ドライバー38ゲートドライバーを含む。データドライバー20は、階調データ画像データに基づいてデータ線SR1、SG1、SB1、、SRn、SGn、SBnを駆動する。走査ドライバー38は、液晶パネル12の走査線G1~Gmを走査順次駆動する。なお、本実施形態の集積回路装置がドライバー60に適用される場合には、データ線駆動回路例えば、図2に示すデータ線駆動回路140-1~140-kが、データ電圧供給線SR、SG、SBを介してデータ線SR1、SG1、SB1、、SRn、SGn、SBnを駆動する。表示コントローラー40は、図示しないCPUCentralProcessingUnit、中央演算処理装置等のホストコントローラーにより設定された内容に従って、データドライバー20、走査ドライバー38及び電源回路50を制御する。具体的には、表示コントローラー40は、データドライバー20及び走査ドライバー38に対しては、例えば動作モードの設定や内部で生成した垂直同期信号や水平同期信号の供給を行う。また電源回路50に対しては、例えば対向電極CEに印加する対向電極電圧VCOMの電圧レベルの制御を行う。電源回路50は、外部から供給される電源電圧に基づいて、表示パネル12の駆動に必要な各種の電圧レベルや、対向電極CEの対向電極電圧VCOMの電圧レベルを生成する。例えば、階調電圧生成回路がデータドライバー20に内蔵され、電源回路50が階調電圧生成回路の電源電圧の電圧レベルを生成できる。なおデータドライバー20は、液晶パネル12を極性反転駆動してもよい。このとき階調電圧生成回路は、正極性用と負極性用の階調電圧生成回路を含んでもよい。あるいは、階調電圧生成回路の高電圧側電源電圧と低電圧側電源電圧が交互に入れ替わって正極性用と負極性用の階調電圧を生成してもよい。ここで図8では、データドライバー20がデータ電圧供給線SR、SG、SBを介してRGB各色成分のデータ線3本ずつを順次駆動するものとして説明した。但し本発明では、データドライバー20がデータ電圧供給線S1~Skkは2以上の自然数を介してデータ線をk本ずつ順次駆動してもよい。また図8では、表示コントローラー40と電源回路50が液晶表示装置10の内部に設けられるが、本発明では、表示コントローラー40と電源回路50が液晶表示装置10の外部に設けられてもよい。さらに本発明では、データドライバー20、走査ドライバー38、表示コントローラー40、電源回路50の一部又は全部が表示パネル12上に形成されてもよく、データドライバー20、走査ドライバー38、表示コントローラー40、電源回路50の一部又は全部が半導体装置集積回路、ICとして構成されてもよい。4.2.データドライバー図9にデータドライバー20の構成例を示す。この構成例は、シフトレジスター22、ラインラッチ24、26、多重化回路28、階調電圧生成回路30基準電圧生成回路、DAC32DACDigitaltoAnalogConverter、データ電圧生成回路、データ線駆動回路34、スキャン駆動制御部36を含む。シフトレジスター22は、各データ線に対応するフリップフロップを含む。フリップフロップは順次接続される。シフトレジスター22は、先頭のフリップフロップがイネーブル入出力信号EIOを保持すると、ドットクロック信号DCLKに同期して隣接するフリップフロップにイネーブル入出力信号EIOを順次シフトする。ラインラッチ24は、各データ線に対応するラッチ画像データレジスタを含む。ラインラッチ24には、表示コントローラー40から階調データDIOが入力される。ラインラッチ24の各ラッチは、シフトレジスター22からの順次シフトされたイネーブル入出力信号EIOに同期して各データ線に対応する階調データをラッチする。ラインラッチ26は、表示コントローラー40から供給される水平同期信号LPに同期して、ラインラッチ24でラッチされた1水平走査単位の階調データをラッチする。多重化回路28は、ラインラッチ26からの各データ線に対応する階調データを時分割多重し、データ電圧供給線SR、SG、SBS1~Skに対応する時分割多重された階調データを生成する。スキャン駆動制御部36は、スキャン駆動の時分割タイミングを規定するスキャン駆動用クロック信号CLKを生成する。具体的には、スキャン駆動制御部36は、1水平走査期間内に第1~第nのブロックを順次駆動するためのn発のクロックを生成する。そして多重化回路28が、CLKを受けて1水平走査期間に第1~第nのブロック分の階調データを時分割多重する。また液晶パネル12のシフトレジスターSFが、CLKを受けて第1~第nのブロックのスイッチ素子を順次オンオフ制御する。階調電圧生成回路30基準電圧生成回路は、階調電圧基準電圧を生成し、その階調電圧をDAC32に対して供給する。DAC32D/A変換回路は、各データ線各ソース線に供給するデータ電圧ソース電圧を生成する。具体的にはDAC32は、多重化回路28からのデジタルの階調データに基づいて階調電圧生成回路30からの階調電圧のいずれかを選択し、選択した階調電圧をアナログのデータ電圧として出力する。データ線駆動回路34は、DAC32からのデータ電圧をバッファリングしてデータ線を駆動する。例えば、データ線駆動回路34は、各データ線毎に設けられた駆動回路例えば、上述の図2等に示すデータ線駆動回路を含む。5.電子機器図10A、図10Bに本実施形態の集積回路装置を含む携帯電話機電子機器の構成例を示す。なお本発明では、図10A、図10Bの構成要素の一部を省略したり、他の構成要素例えばカメラ、操作部又は電源等を追加したりするなどの種々の変形実施が可能である。また、本実施形態の電子機器は携帯電話機に限定されず、デジタルカメラ、PDA、電子手帳、電子辞書、プロジェクター、リアプロジェクションテレビ、或いは携帯型情報端末などであってもよい。図10A、図10Bにおいてホストコントローラー410は、例えばMPUMicroProcessingUnit、ベースバンドエンジンなどである。このホストコントローラー410は、ドライバーである集積回路装置430の制御を行う。或いはアプリケーションエンジンやベースバンドエンジンとしての処理や、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行うこともできる。また図10Bの画像処理コントローラー420は、ホストコントローラー410に代行して、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行う。図10Aの場合には、集積回路装置430としてメモリ内蔵のものを用いることができる。即ちこの場合には、集積回路装置430は、ホストコントローラー410からの画像データを、一旦内蔵メモリに書き込み、書き込まれた画像データを内蔵メモリから読み出して、電気光学パネル400を駆動する。一方、図10Bの場合には、集積回路装置430としてメモリ非内蔵のものを用いることができる。即ちこの場合には、ホストコントローラー410からの画像データは、画像処理コントローラー420の内蔵メモリに書き込まれる。そして集積回路装置430は、画像処理コントローラー420の制御の下で、電気光学パネル400を駆動する。なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語第1のキャパシター、第2のキャパシター、第1の電源電圧、集積回路装置、電気光学パネル、電気光学装置等と共に記載された用語入力用キャパシター、帰還用キャパシター、グランド電圧、ドライバー、液晶パネル、液晶表示装置等は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。またデータ線駆動回路、D/A変換回路、ドライバー回路、電源回路、階調電圧生成回路、集積回路装置、電気光学装置、電子機器等の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。"