半導体層と、前記半導体層にスピン偏極した電子を注入、または前記半導体層からスピン偏極した電子を受ける強磁性金属層と、前記半導体層と前記強磁性金属層との間に設けられ、前記強磁性金属層より小さな仕事関数を有する金属膜と、前記金属膜と前記半導体層との間に設けられた絶縁膜と、を具備することを特徴とする半導体装置。シリコンからなる半導体層と、前記半導体層にスピン偏極した電子を注入、または前記半導体層からスピン偏極した電子を受ける強磁性金属層と、前記半導体層と、前記強磁性金属層との間に設けられ、Mg、Al、AgおよびCuを主に含む金属膜と、前記金属膜と前記半導体層との間に設けられた絶縁膜と、を具備することを特徴とする半導体装置。半導体層と、前記半導体層にスピン偏極した電子を注入、または前記半導体層からスピン偏極した電子を受ける強磁性金属層と、前記半導体層と前記強磁性金属層との間に設けられ、前記半導体層の電子親和力より小さな仕事関数を有する金属膜と、前記金属膜と前記半導体層との間に設けられた絶縁膜と、を具備することを特徴とする半導体装置。前記絶縁膜は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、窒化シリコン、または酸化窒化シリコンからなることを特徴とする請求項1から3のいずれか一項記載の半導体装置。前記絶縁膜は、前記キャリアがトンネル伝導する膜厚を有することを特徴とする請求項1から4のいずれか一項記載の半導体装置。前記金属膜は、スピン緩和長より薄いことを特徴とする請求項1から5のいずれか一項記載の半導体装置。前記半導体層はアンドープ層であることを特徴とする請求項1から6のいずれか一項記載の半導体装置。前記半導体層のドープ濃度は、1×1018cm-3以下であることを特徴とする請求項1から6のいずれか一項記載の半導体装置。前記絶縁膜は、前記半導体層と前記金属膜との間をデピンニングすることを特徴とする請求項1から8のいずれか一項記載の半導体装置。前記半導体層に電界を印加するゲート電極と、前記半導体層にスピン偏極した電子を注入し、前記強磁性金属層であるソースと、前記半導体層からスピン偏極した電子を受け、前記強磁性金属層であるドレインと、を具備し、前記金属膜は、前記半導体層と前記ソースとの間と、前記半導体層と前記ドレインとの間の少なくとも一方に設けられていることを特徴とする請求項1から9のいずれか一項記載の半導体装置。しかしながら、半導体層と強磁性金属層との界面にショットキー障壁が形成されると、フェルミレベルピンニングなどの現象によって半導体層と強磁性金属層との接触抵抗が高くなる。特に、半導体層のバンドギャップの中央近傍にフェルミレベルピンニングが生じると、非常に高い接触抵抗を生じる。このため、スピンデバイスの性能劣化や、スピン注入効率の大きな劣化を生じてしまう。本発明は、上記課題に鑑みなされたものであり、半導体層と強磁性金属層との間のショットキー障壁による接触抵抗を低減し、かつ高効率のスピン注入を実現するための界面抵抗の最適化を可能とすることを目的とする。本発明は、半導体層と、前記半導体層にスピン偏極した電子を注入、または前記半導体層からスピン偏極した電子を受ける強磁性金属層と、前記半導体層と前記強磁性金属層との間に設けられ、前記強磁性金属層より小さな仕事関数を有する金属膜と、前記金属膜と前記半導体層との間に設けられた絶縁膜と、を具備することを特徴とする半導体装置である。本発明によれば、半導体層と強磁性金属層との間のショットキー障壁による接触抵抗を低減し、かつ高効率のスピン注入を実現するための絶縁膜による界面抵抗の最適化を行うことができる。本発明は、シリコンからなる半導体層と、前記半導体層にスピン偏極した電子を注入、または前記半導体層からスピン偏極した電子を受ける強磁性金属層と、前記半導体層と、前記強磁性金属層との間に設けられ、Mg、Al、AgおよびCuを主に含む金属膜と、前記金属膜と前記半導体層との間に設けられた絶縁膜と、を具備することを特徴とする半導体装置である。本発明によれば、半導体層と強磁性金属層との間のショットキー障壁による接触抵抗を低減し、かつ高効率のスピン注入を実現するための絶縁膜による界面抵抗の最適化を行うことができる。本発明は、半導体層と、前記半導体層にスピン偏極した電子を注入、または前記半導体層からスピン偏極した電子を受ける強磁性金属層と、前記半導体層と前記強磁性金属層との間に設けられ、前記半導体層の電子親和力より小さな仕事関数を有する金属膜と、前記金属膜と前記半導体層との間に設けられた絶縁膜と、を具備する半導体装置である。本発明によれば、半導体層と強磁性金属層との間のショットキー障壁による接触抵抗を低減し、かつ高効率のスピン注入を実現するための絶縁膜による界面抵抗の最適化を行うことができる。上記構成において、前記絶縁膜は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、窒化シリコン、または酸化窒化シリコンからなる構成とすることができる。上記構成において、前記絶縁膜は、前記キャリアがトンネル伝導する膜厚を有する構成とすることができる。上記構成において、前記金属膜は、スピン緩和長より薄い構成とすることができる。上記構成において、前記半導体層はアンドープ層である構成とすることができる。上記構成において、前記半導体層のドープ濃度は、1×1018cm-3以下である構成とすることができる。上記構成において、前記絶縁膜は、前記半導体層と前記金属膜との間をデピンニングする構成とすることができる。上記構成において、前記半導体層に電界を印加するゲート電極と、前記半導体層にスピン偏極した電子を注入し、前記強磁性金属層であるソースと、前記半導体層からスピン偏極した電子を受け、前記強磁性金属層であるドレインと、を具備し、前記金属膜は、前記半導体層と前記ソースとの間と、前記半導体層と前記ドレインとの間の少なくとも一方に設けられている構成とすることができる。本発明によれば、半導体層と強磁性金属層との間のショットキー障壁による接触抵抗を低減し、かつ高効率のスピン注入を実現するための絶縁膜による界面抵抗の最適化を行うことができる。以下、図面を参照し、本発明の実施例について説明する。図1aおよび図1bは、それぞれ比較例1および比較例2に係る構造のエネルギーバンド図である。図1aを参照し、半導体層10に強磁性金属層12が直接接合している。半導体層10は、アンドープの例であり、フェルミ準位EFは伝導帯の底以下伝導帯ともいうECと価電子体の頂点以下価電子帯ともいうEVのほぼ中心に位置している。半導体層10と強磁性金属層12との界面には界面準位などが誘起され、強磁性金属層12の仕事関数にかかわらず、フェルミ準位EFが半導体層の中心近傍にピンニングされてしまう。このため、半導体層10と強磁性金属層12との間には、高さφSBの高いショットキー障壁が形成される。このショットキー障壁のため。半導体層10と強磁性金属層12との間の接触抵抗が高くなる。また、この接合抵抗が高すぎると、スピン注入効率が低下してしまう。図1bを参照し、半導体層10と強磁性金属層12との間に絶縁膜14を設ける。絶縁膜14と半導体層10との界面には界面準位は余り形成されない。このため、この接合ではピンニングは生じない。これにより、半導体層10と強磁性金属層12との間の障壁高さは、強磁性金属層12の仕事関数と、半導体層10の電子親和力との差によりほぼ定まる。一般的に、強磁性金属層12の仕事関数は、半導体層10の電子親和力より大きい。このため、半導体層10と強磁性金属層12との間には、高さφSBのショットキー障壁が形成される。よって、絶縁膜14が十分に薄くても半導体層10と強磁性金属層12との間の接触抵抗は低くない。図2aは、MgとSiのエネルギーバンド図、図2bは、実施例1に係る構造のエネルギーバンド図である。図2aは、半導体層10としてシリコンSi、金属膜16としてマグネシウムMgとした場合の、MgとSiのエネルギーバンド図である。Mgの仕事関数真空準位EVAからフェルミ準位EFのエネルギーは、3.67eVであり、Siの電子親和力真空準位EVAから伝導帯の底ECのエネルギーは4.05eVである。このように、Mgの仕事関数は、Siの電子親和力より小さい。図2bを参照し、半導体層10と強磁性金属層12との間に金属膜16を設ける。さらに、金属膜16と半導体層10との間に絶縁膜14を設ける。例えば、半導体層10と絶縁層14は接しており、絶縁膜14と金属膜16とは接しており、金属膜16と強磁性金属膜12とは接している。半導体層10は、例えばSiであり、強磁性金属層12は例えばCoFeBである。金属膜16は例えばMgであり、絶縁膜14は例えば酸化アルミニウムである。この場合、酸化アルミニウムからなる絶縁膜14と半導体層10との界面の界面準位密度は高くない。この絶縁膜14によって半導体層10との界面はピンニングされない。さらに、Mgからなる金属膜16の仕事関数が、シリコンからなる半導体層10の電子親和力より小さいため、半導体層10と金属膜16との間の障壁φOは負となる。これにより、強磁性金属層12から半導体層10にスピン偏極した電子を注入する際、または半導体層10から強磁性金属層12がスピン偏極した電子を受ける際の接触抵抗は絶縁膜によるトンネル抵抗によって決定される。半導体層10の絶縁膜14から離れた伝導帯ECと強磁性金属層12との間にはボディーバリアφBが形成される。金属膜16は、Siの電子親和力に比べ仕事関数の小さいかまたは同程度のMg、アルミニウムAl、銀Agまたは銅Cuを主に含むことが好ましい。例えば、金属膜16は、Mg、Al、AgまたはCuからなることが好ましい。Al、AgおよびCuの仕事関数は、それぞれ4.28eV、4.29eVおよび4.66eVである。半導体層10および金属膜16は、上記例示したものに限られない。例えば、金属膜16は、半導体層10の電子親和力より小さいか同程度の仕事関数を有していてもよい。さらに、半導体層10と強磁性金属層12との接触抵抗が、半導体層10の抵抗に比べ十分小さければよい。例えば、金属膜16の仕事関数は、強磁性金属層12の仕事関数より小さければよい。これにより、比較例2より、半導体層10と強磁性金属層12との接触抵抗を小さくできる。絶縁膜14としては、酸化アルミニウム以外に、例えば、酸化マグネシウム、酸化シリコン、窒化シリコン、または酸化窒化シリコンからなる膜を用いることができる。これらの膜を用いることにより、Si等の半導体層10と絶縁膜14との界面に生成される界面準位密度を金属と半導体との接合より十分に小さくできる。このことから半導体層10と金属膜16との接合をデピンニングすることができる。なお、デピンニングは、例えば、金属膜16の仕事関数により、半導体層10と強磁性金属層12との障壁高さを制御できる程度になされていればよい。また、高効率のスピン注入を実現するためには、強磁性金属層12と半導体層10との間の接触抵抗に最適な値がある。高効率のスピン注入を実現するために、これらの絶縁膜14の膜厚等を最適化することにより接触抵抗トンネル抵抗を最適化することができる。絶縁膜14は、電子がトンネル伝導する膜厚を有することが好ましい。電子がトンネル伝導する膜厚としては、例えば数nmであることが好ましい。さらに、金属膜16は、スピン緩和長より薄いことが好ましい。これにより、金属膜16により、スピン偏極した電子がスピン緩和することを抑制できる。例えば、Mgのスピン緩和長は、約230nm室温であり、Mgを金属膜16とする場合、金属膜16の膜厚は、例えば、数nmとスピン緩和長に対し十分小さい。Al、AgおよびCuのスピン緩和長としては、以下の数値が報告されている。なお、異なる数値が記載されているのは、文献により異なる数値が報告されているためである。Alは、350nmまたは600nmいずれも温度は293K、Agは132nmから152nm298K、Cuは、170nm、350nm、500nmまたは700nmいずれも温度は298Kである。金属膜16として、Mg、Al、AgまたはCuを用いた場合も膜厚を10nm以下とすれば、スピン緩和長より十分に小さい。さらに、半導体層10はアンドープ層または低濃度ドープ層であることが好ましい。半導体層10がアンドープ層である場合、半導体層10と強磁性金属層12との接触抵抗とが高くなるため、実施例1の構造を採用することが好ましい。また、半導体層10をp型またはn型とした場合、特にドーピング濃度が高い場合には、スピン偏極した電子がスピン緩和しやすくなる。よって、スピンの寿命が短くなることを防ぐために、半導体層10はアンドープ層または低濃度ドープ層であることが好ましい。なお、アンドープ層または低濃度ドープ層は、例えばドープ濃度が1×1018cm-3程度以下である。好ましくは、ドープ濃度が1×1017cm-3程度以下である。強磁性金属層12は、CoFeB以外に、Fe、CoFe、ホイスラー合金等を用いることができる。実施例2は、実施例1に係る構造を用いた電界効果トランジスタの例である。図3aおよび図3bは、実施例2に係る半導体装置の断面図である。図3aのように、半導体層10の両側にソース22およびドレイン24が設けられている。ソース22およびドレイン24は、実施例1の強磁性金属層12aおよび12bである。ソース22は、半導体層10にスピン偏極した電子を注入する。ドレイン24は半導体層10からスピン偏極した電子を受ける。半導体層10とソース22との間に金属層16aが設けられ、半導体層10とドレイン24との間に金属膜16bが設けられている。さらに、半導体層10と金属膜16aとの間に絶縁膜14aが設けられ、半導体層10と金属膜16bとの間に絶縁膜14bが設けられている。半導体層10上にはゲート絶縁膜18を介しゲート電極20が形成されている。ゲート絶縁膜18は、例えば酸化シリコン膜である。図3bのように、ゲート電極20の両側において、絶縁膜14aおよび14b、金属膜16aおよび16b並びに強磁性金属層12aおよび12bが半導体層10内に埋め込まれていてもよい。また、半導体層10の1平面上に、絶縁膜14aおよび14b、金属膜16aおよび16b並びに強磁性金属層12aおよび12bを形成してもよい。図4は、実施例2に係る半導体装置のエネルギーバンド図である。図4のように、ソース22に対しドレイン24にドレイン電圧VDSを印加する。この状態でゲート電圧VGS=0の場合、半導体層10の伝導帯ECはソース22のフェルミエネルギーEFより高くなり、ボディーバリアφBが形成される。このため、ソース22からドレイン24に電子が流れない。一方、ゲート電圧VGS>0とした場合、半導体層10の伝導帯ECはフェルミエネルギーEFより低くなる。このため、ソース22からドレイン24に電子が流れる。図4では、ソース22側の半導体層10と強磁性金属層12aとの間の接合構造と、ドレイン24側の半導体層10と強磁性金属層12bとの間の接合構造と、に実施例1の構造を用いている。よって、ソース22と半導体層10との接触抵抗およびドレイン24と半導体層10との接触抵抗は、絶縁膜14aおよび14bの膜厚で調整することができる。したがって、高効率のスピン注入を実現するために最適な接触抵抗トンネル抵抗とすることができる。なお、実施例2においては、ゲート電圧VGS>0としたときに、ソース22の磁化方向とドレイン24の磁化方向が平行な場合、ソース-ドレイン間のコンダクタンスは大きくなる。一方、ソース22の磁化方向とドレイン24の磁化方向が異なる場合、ソース-ドレイン間のコンダクタンスは小さくなる。このように、ソース22とドレイン24の一方を固定磁化層、他方を自由磁化層とする。自由磁化層の磁化方向を変更することにより、ソース-ドレイン間のコンダクタンスを不揮発的に変更することができる。実施例2のように、実施例1の構造を電界効果トランジスタに適用することもできる。実施例2においては、ソース側とドレイン側の両方に、実施例1に係る構造を用いているが、ソース側とドレイン側との少なくとも一方に、実施例1に係る構造を用いてもよい。実施例3は、実施例2に係る電界効果トランジスタの具体例としてMOSEFTMetalOxideSemiconductorFieldEffectTransistorを作製した例である。図5は、実施例3に係るMOSFETの断面図である。SOISilicononInsulator基板30を用いMOSFETを形成している。SOI30においては、シリコン層20a上に酸化シリコン膜18a、酸化シリコン膜18a上にシリコン層10aが形成されている。シリコン層20aは、Bが1×1015cm-3ドープされており、図3のゲート電極20に相当する。酸化シリコン膜18aは、膜厚が200nmであり、図3のゲート絶縁膜18に相当する。シリコン層10aは、膜厚が40nmであり、Bボロンが1×1015cm-3ドープされており、図3の半導体層10に相当する。シリコン層10a上に、絶縁膜14aおよび14bとして、膜厚が0.5nmのAlアルミニウムを形成し、酸素O2に曝露して酸化アルミニウム膜を形成している。絶縁膜14aおよび14b上に、それぞれ金属膜16aおよび16bとして、膜厚が1nmのMgが形成されている。金属膜16aおよび16b上に、それぞれ強磁性金属層12aおよび12bとして、膜厚が40nmのCoFeが形成されている。強磁性金属層12aおよび12bは、それぞれソース22およびドレイン24に相当する。強磁性金属層12aおよび12b上にコンタクト層としてそれぞれ膜厚100nmのAl膜17が形成されている。MOSFETのチャネル長およびチャネル幅は、それぞれ100μmおよび120μmである。比較例3としてMgからなる金属膜16aおよび16bを形成していないMOSFETも試作した。図6aは、実施例3および比較例3のドレイン電流電圧特性を示す図である。図6bは、比較例3のドレイン電流電圧特性を示す図である。ドレイン電流IDはチャネル幅で規格化している。図6aにおいては、ゲート電圧VGSを0Vから20Vまで4Vステップで印加している。実線が実施例3を示し、破線が比較例3を示している。実施例3は、良好なトランジスタ特性を示している。一方、比較例3は、ほとんどドレイン電流IDが流れていない。図6bは比較例3についてドレイン電流を拡大して図示している。実施例3は比較例3に比べ飽和電流において1000倍程度ドレイン電流IDが増加している。また、比較例3は、低ドレイン電圧領域において、オーミック特性を有していないのに対し、実施例3は、低ドレイン電圧領域線形領域において良好なオーミック特性を有している。このように、比較例3においては、強磁性金属層12aおよび12bであるCoFeの仕事関数が半導体層10であるSiの電子親和力より大きいため、ソース22と半導体層10との間およびドレイン24と半導体層10との間におおきなショットキー障壁が生じたものと考えられる。一方、実施例3においては、金属膜16aおよび16bとして仕事関数が小さいMgを用いたため、ソース22と半導体層10との間およびドレイン24と半導体層10との間の障壁がほぼなくなったものと考えられる。図7aおよび図7bは、それぞれ実施例3および比較例3のドレイン電流-ゲート電圧特性を示す図である。図7aは、実施例3におけるドレイン電圧VDSが5mV、50mVおよび500mVのドレイン電流-ゲート電圧特性を示している。ドレイン電流IDは、ゲート電圧VDSが大きくなると急峻に立ち上がる。また、負のゲート電圧VDSにおいて電流は非常に小さい。このような特性は、実施例3において、絶縁膜14aおよび14bによるデピンニングと、金属膜16aおよび16bによるフェルミ準位の制御が良好に実現されていることを示している。一方、図7bは、比較例3におけるドレイン電圧VDSが12.5mV、125mVおよび1.25Vのドレイン電流-ゲート電圧特性を示している。図6bと同様に、ドレイン電流IDは実施例3に比べ1/1000程度である。ゲート電圧VGSが正と負の領域でドレイン電流が流れる両極性動作を示している。両極性動作は、ソースおよびドレインに用いる金属電極のフェルミ準位がシリコンのエネルギーバンドギャップの中央付近に位置することによって生じていると考えられる。このように、比較例3においては、ソース22と半導体層10との間およびドレイン24と半導体層10との間に大きなショットキー障壁が生じていると考えられる。Mgの金属膜16aおよび16bの有無、酸化アルミニウムAlOxの絶縁膜14aおよび14bの有無のサンプルを作製した。Mg膜ありかつAlOx膜ありのサンプルが実施例3である。Mg膜なしかつAlOx膜ありのサンプルが比較例3である。図8は、各サンプルのドレイン電流IDを示す図である。図8は、ゲート電圧VGS-閾値電圧VTHが20Vとなるゲート電圧VGS、ドレイン電圧VDS=5Vのときのドレイン電流である。図8のように、AlOx膜なしのサンプルについて、Mg膜なしからMg膜ありとしてもドレイン電流IDの改善効果は小さい。これは、AlOx膜がないため、デピンニングされず、Mgの仕事関数の効果があまり現れていないためと考えられる。一方、AlOx膜ありのサンプルについて、Mg膜なしからMg膜ありとすることにより、ドレイン電流IDは劇的に改善した。これは、AlOx膜の挿入によりデピニングされた状態で仕事関数の小さなMg膜を挿入することで、ショットキー障壁が劇的に低くなったためと考えられる。図9は、実施例3におけるチャネル長Lに対するソースドレイン間抵抗Rmを示す図である。ドレイン電圧VDSは20Vである。ゲート電圧VGSは、8V、10Vおよび12Vである。ソース-ドレイン間の抵抗Rmは、次式で近似できる。Rm=RchL2RTBここで、Rchはチャネル半導体層10の抵抗、RTBは、ソース22またはドレイン24と、半導体層10と、の接触抵抗トンネル抵抗、Lはチャネル長である。チャネル抵抗Rchは、チャネル長Lに対して線形に変化する。図9のように、チャネル長Lに対しソース-ドレイン抵抗Rmをプロットすると、ソース-ドレイン抵抗Rmが全てのゲート電圧VGSに対し交差する点がある。このときの抵抗Rmが2RTBである。抵抗Rmから2RTBを引いた抵抗がチャネル抵抗Rchである。図9のように、接触抵抗2RTBは、チャネル抵抗Rchに対し同程度である。このように、実施例3では、接触抵抗2RTBをトンネル抵抗によって、チャネル抵抗と同程度に制御できることから、スピン注入効率を最適化できる。強磁性金属層12aから半導体層10へのスピン偏極した電子の注入する際に、強磁性金属層12aまたは12bと半導体層10との間の接触抵抗には、最もスピン伝導の効率のよい抵抗値がある。実施例1~3によれば、金属膜16aまたは16bを設けることにより、ショットキー障壁を十分に低くできる。よって、強磁性金属層12aまたは12bと半導体層10との間の接触抵抗を絶縁膜14aおよび14bの膜厚または/および材料を変えることにより、自由に制御できる。このことから、簡単に、接触抵抗の最適化が可能となる。実施例2および3においては、実施例1の構造をMOSFETに適用する例を説明したが、他の半導体装置に実施例1の構造を適用してもよい。以上、発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形変更が可能である。