"半導体基板と、前記半導体基板の主面内に配設された第1の分離酸化膜と、前記第1の分離酸化膜の形成領域上に層間絶縁膜を間に挟んで配設されたインダクタンス素子と、前記第1の分離酸化膜の周囲に配設され、前記第1の分離酸化膜よりも平面視幅が小さい第2の分離酸化膜により分離されたダミーパターン領域とを備え、前記第1の分離酸化膜は、前記インダクタンス素子より広い領域に渡って配置される、半導体装置。前記第1の分離酸化膜は、その端面と、前記インダクタンス素子の端面のうち最も近い端面との平面方向の距離が、前記第1の分離酸化膜に対向する前記インダクタンス素子の下面と前記半導体基板表面との間の垂直方向の距離以上となるように配設される、請求項1記載の半導体装置。前記半導体基板は、土台となる基板部と、該基板部上に配設された埋め込み酸化膜と、該埋め込み酸化膜上に配設されたSOI層とを備えるSOI基板であって、前記垂直方向の距離は、前記インダクタンス素子の下面と前記基板部表面との間の垂直方向の距離である、請求項1記載の半導体装置。前記第1の分離酸化膜は、第1の形成幅で前記埋め込み酸化膜の表面に対して深さ方向に延在する第1の部分と、該第1の部分の下部に連続し、前記第1の形成幅よりも狭い第2の形成幅で前記埋め込み酸化膜の表面に対して深さ方向に延在して前記埋め込み酸化膜に達する第2の部分とを有し、前記第1の分離酸化膜の端面は、前記第2の部分の端面である、請求項3記載の半導体装置。前記第1の分離酸化膜は、所定の形成幅で前記埋め込み酸化膜の表面に延在し、前記第1の分離酸化膜は、前記埋め込み酸化膜に達する、請求項3記載の半導体装置。前記第1の分離酸化膜の平面視形状は矩形であって、前記ダミーパターン領域の形成幅は、前記第1の分離酸化膜の短辺の長さの5以上の長さを有する、請求項1記載の半導体装置。前記ダミーパターン領域は、前記第2の分離酸化膜によって規定されるフィールド部を有し、前記ダミーパターン領域の前記第2の分離酸化膜の平面視面積と、前記フィールド部の平面視面積の比率がほぼ1対1に設定される、請求項6記載の半導体装置。このように、高周波回路を備えた半導体装置においては、スパイラルインダクタと呼称されるインダクタを有することが一般的であるが、スパイラルインダクタはその一辺が100~200μmの大きさを有し、その下部の配線基板の表面内にはスパイラルインダクタの大きさに対応した絶縁層を配設するが、当該絶縁層の配設面積が広過ぎると半導体装置の小型化に支障をきたし、配設面積が狭過ぎるとスパイラルインダクタによる静電誘導損失や電磁誘導損失を無視できなくなるという問題があった。本発明は上記のような問題点を解消するためになされたもので、スパイラルインダクタを有する半導体装置において、その下部の配線基板の表面内に配設される絶縁層の配設面積を確定した半導体装置を提供することを目的とする。本発明に係る半導体装置の第1の態様は、半導体基板と、前記半導体基板の主面内に配設された第1の分離酸化膜と、前記第1の分離酸化膜の形成領域上に層間絶縁膜を間に挟んで配設されたインダクタンス素子と、前記第1の分離酸化膜の周囲に配設され、前記第1の分離酸化膜よりも平面視幅が小さい第2の分離酸化膜により分離されたダミーパターン領域とを備え、前記第1の分離酸化膜は、前記インダクタンス素子より広い領域に渡って配置されている。本発明に係る半導体装置の第2の態様は、前記第1の分離酸化膜が、その端面と、前記インダクタンス素子の端面のうち最も近い端面との平面方向の距離が、前記第1の分離酸化膜に対向する前記インダクタンス素子の下面と前記半導体基板表面との垂直方向の距離以上となるように配設されている。本発明に係る半導体装置の第3の態様は、前記半導体基板が、土台となる基板部と、該基板部上に配設された埋め込み酸化膜と、該埋め込み酸化膜上に配設されたSOI層とを備え、前記垂直方向の距離は、前記インダクタンス素子の下面と前記基板部表面との間の垂直方向の距離である。本発明に係る半導体装置の第4の態様は、前記第1の分離酸化膜が、第1の形成幅で前記埋め込み酸化膜の表面に対して深さ方向に延在する第1の部分と、該第1の部分の下部に連続し、前記第1の形成幅よりも狭い第2の形成幅で前記埋め込み酸化膜の表面に対して深さ方向に延在して前記埋め込み酸化膜に達する第2の部分とを有し、前記第1の分離酸化膜の端面は、前記第2の部分の端面である。本発明に係る半導体装置の第5の態様は、前記第1の分離酸化膜が、所定の形成幅で前記埋め込み酸化膜の表面に延在し、前記第1の分離酸化膜は、前記埋め込み酸化膜に達する。本発明に係る半導体装置の第6の態様は、前記第1の分離酸化膜の平面視形状が矩形であって、前記ダミーパターン領域の形成幅は、前記第1の分離酸化膜の短辺の長さの5以上の長さを有している。本発明に係る半導体装置の第7の態様は、前記ダミーパターン領域が、前記第2の分離酸化膜によって規定されるフィールド部を有し、前記ダミーパターン領域の前記第2の分離酸化膜の平面視面積と、前記フィールド部の平面視面積の比率がほぼ1対1に設定されている。本発明に係る半導体装置の第1の態様によれば、第1の分離酸化膜の周囲に、平面視幅が小さい第2の分離酸化膜により分離されたダミーパターン領域を備えているので、第1の分離酸化膜をCMPにより成形する際に、第1の分離酸化膜におけるディッシングがダミーパターン領域外に及ばず、トランジスタ形成領域にディッシングが及ばないようにすることができる。本発明に係る半導体装置の第2の態様によれば、第1の分離酸化膜とインダクタンス素子との間の高さ位置に導体層を有する構成、あるいは第1の分離酸化膜の周囲に第2の分離酸化膜を有するダミーパターン領域を有する構成においても、静電誘導損失がおよび電磁誘導損失を低減できる。本発明に係る半導体装置の第3の態様によれば、半導体基板がSOI基板であるので、確実な素子間分離が可能となり、また分離酸化膜の幅を微細加工技術で決まる最小幅に設定できるので、装置の小型化を達成できる。本発明に係る半導体装置の第4の態様によれば、第1の分離酸化膜が第1の形成幅で埋め込み酸化膜の表面に対して深さ方向に延在する第1の部分と、該第1の部分の下部に連続し、第1の形成幅よりも狭い第2の形成幅で埋め込み酸化膜の表面に対して深さ方向に延在して埋め込み酸化膜に達する第2の部分とを有して、いわゆる部分分離酸化膜を一部に有した完全分離酸化膜となっているので、部分分離酸化膜により素子間分離を行う半導体装置において、素子間分離のための部分分離酸化膜の形成工程で第1の分離酸化膜を形成することができ、製造工程を簡略化することができる。本発明に係る半導体装置の第5の態様によれば、第1の分離酸化膜が所定の形成幅で埋め込み酸化膜の表面に延在し、埋め込み酸化膜に達する、いわゆる完全分離酸化膜となっているので、完全分離酸化膜により素子間分離を行う半導体装置において、素子間分離のための完全分離酸化膜の形成工程で第1の分離酸化膜を形成することができ、製造工程を簡略化することができる。また、部分分離酸化膜を一部に有した構成のように、厚みが薄く、抵抗値の高い領域を有さないので、当該領域における電磁誘導損失を低減できる。本発明に係る半導体装置の第6の態様によれば、ダミーパターン領域の形成幅が、第1の分離酸化膜の短辺の長さの5以上の長さを有するので、ディッシングがダミーパターン領域外に及ぶことを防止できる。本発明に係る半導体装置の第7の態様によれば、ダミーパターン領域の第2の分離酸化膜の平面視面積と、フィールド部の平面視面積の比率がほぼ1対1に設定されるので、ディッシングがダミーパターン領域外に及ぶことを防止する効果が高い。<序論>本発明に係る半導体装置の実施の形態の説明に先立って、スパイラルインダクタを有した半導体装置の一例として、図1に半導体装置90Aの構成を示す。図1に示す半導体装置90Aは、図35を用いて説明した半導体装置90を例に採れば、RF回路部91およびロジック部92の一部分を示しており、それぞれRF回路部RPおよびロジック部LPとして示す。図1において、シリコン基板1と、該シリコン基板1上に配設された埋め込み酸化膜2と、埋め込み酸化膜2上に配設されたSOI層3とで構成されるSOI基板SB上に、RF回路部RPおよびロジック部LPが配設されている。RF回路部RPにおいては、SOI層3のスパイラルインダクタSI平面構成は図36参照の配設領域に対応する領域にトレンチ分離酸化膜17が配設されている。トレンチ分離酸化膜17はロジック部LPまで延在し、ロジック部LPにおいては、トレンチ分離酸化膜15によってSOI層3が分割され、SOI領域71および72が形成されている。そして、SOI領域71および72にはMOSトランジスタQ31およびQ32がそれぞれ形成されている。MOSトランジスタQ31およびQ32は、共にSOI領域71および72上に配設されたゲート絶縁膜GZ、ゲート絶縁膜GZ上に配設されたゲート電極GT、ゲート電極GT上に配設されたシリサイド膜GSおよび、それらの側面を覆うように配設されたサイドウォール絶縁膜GWを備えている。なお、MOSトランジスタQ31およびQ32は一般的なMOSトランジスタであり、その構成および製造方法に特徴があるものではない。また、MOSトランジスタQ31においては、サイドウォール絶縁膜GWの外側のSOI領域71の表面内に配設されたシリサイド膜SSおよびソースドレイン領域SDを示しているが、MOSトランジスタQ32においても同様の構成を有していることは言うまでもない。MOSトランジスタQ32は、ゲート電極GTの長手方向に沿った断面構成を表すので上述の構成が図示されていないだけである。そして、SOI基板SB上全域を覆うように、例えばシリコン酸化膜で構成される層間絶縁膜4が配設され、層間絶縁膜4上にはスパイラルインダクタSIをMOSトランジスタQ11に電気的に接続する配線WLが配設されている。また、層間絶縁膜4上を覆うように、例えばシリコン酸化膜で構成される層間絶縁膜5が配設され、層間絶縁膜5上にスパイラルインダクタSIが配設されている。スパイラルインダクタSIの一方の端部は層間絶縁膜5を貫通して配線WLに達するコンタクト部CPを介して配線WLに接続されている。配線WLはMOSトランジスタ等の半導体素子に電気的に接続されるが、図示は省略している。なお、トレンチ分離酸化膜15および17のように、SOI領域を電気的に完全に分離するのではなく、その下部にSOI層3がウエル領域WRとして配設された分離酸化膜を部分分離酸化膜と呼称する。<部分分離酸化膜について>ここで、部分分離酸化膜について簡単に説明する。完全分離酸化膜によって他の素子から電気的に完全に分離されたMOSトランジスタにおいては、他のMOSトランジスタとの間でのラッチアップが原理的に起こらない。従って、完全分離酸化膜を用いてCMOSトランジスタを有するSOIデバイスを製造する場合は、微細加工技術で決まる最小分離幅を使用できチップ面積を縮小できるメリットがあった。しかしながら、衝突電離現象によって発生するキャリアNMOSではホールがチャネル形成領域ボディ領域に溜まり、これによりキンクが発生したり、動作耐圧が劣化したり、また、チャネル形成領域の電位が安定しないために遅延時間の周波数依存性が発生する等の基板浮遊効果による影響があった。そこで考案されたのが、パーシャルトレンチ分離とも呼称される部分分離酸化膜であり、図1の構成を例に採れば、トレンチ分離酸化膜15の下部のウエル領域WRを通じてキャリアの移動が可能であり、キャリアがチャネル形成領域に溜まるということを防止でき、またウエル領域WRを通じてチャネル形成領域の電位を固定することができるので、基板浮遊効果による種々の問題が発生しない。ここで、図1の説明に戻る。半導体装置90Aにおいては、SOI層3のスパイラルインダクタSIの配設領域に対応する領域に、部分分離酸化膜であるトレンチ分離酸化膜17を配設した構成となっている。このような構成となっているのは、ロジック部LPにおいて部分分離酸化膜を使用するので、製造工程の簡略化という観点でRF回路部RPにおいても部分分離酸化膜を使用するからであるが、トレンチ分離酸化膜17の下部のウエル領域WRは厚さが薄く、また不純物濃度も低いので抵抗値が高く、図35を用いて説明したインダクタL1に寄生する寄生キャパシタC1は、この領域を通して接地されることになり、図35における抵抗R1の値が高くなる。抵抗R1の値が高くなると、静電誘導損失により電力が消費され、また、スパイラルインダクタSIに流れる電流により、ウエル領域WR内において渦電流が発生し電磁誘導損失を被ることになる。そこで、発明者等は、トレンチ分離酸化膜17の下部のウエル領域WRの代わりに、当該領域に酸化膜を形成することで、静電誘導損失および電磁誘導損失を低減する構成に想到した。当該構成を有する半導体装置90Bを図2に示す。なお、図2においては簡略化のため、スパイラルインダクタSIと、その下部の構成のみを示しているが、その他の構成において図1に示す半導体装置90Aと同様であり、また、図1と同一の構成には同一の符号を付し、重複する説明は省略する。図2に示す半導体装置90Bにおいては、スパイラルインダクタSIの配設領域に対応するSOI層3の領域には、部分分離酸化膜を一部に有した完全分離酸化膜であるトレンチ分離酸化膜18を配設した構成となっている。トレンチ分離酸化膜18は、第1の形成幅で埋め込み酸化膜2の表面に対してほぼ垂直に延在する第1の部分181と、第1の部分の下部に連続し、第1の形成幅よりも狭い第2の形成幅で埋め込み酸化膜2の表面に対してほぼ垂直に延在する第2の部分182とで構成され、少なくとも第2の部分182がスパイラルインダクタSIの配設領域に対応して配設されている。このような構成を採ることで、図1に示す半導体装置90Aに比べて静電誘導損失および電磁誘導損失を低減することができるが、トレンチ分離酸化膜17の端縁部である領域Xにおいては、SOI層3が第1の部分181の下部に存在して、突出部DPとなっている。突出部DPは、トレンチ分離酸化膜17の下部のウエル領域WRと同様に抵抗値が高く、静電誘導損失および電磁誘導損失は無視できないことを発明者等は認識した。そこで、発明者等は静電誘導損失および電磁誘導損失の解析を行い、静電誘導損失および電磁誘導損失をさらに低減できる構成を得るに至った。<A.実施の形態1><A-1.装置構成>以下、本発明に係る半導体装置の実施の形態1として、静電誘導損失および電磁誘導損失をさらに低減した半導体装置100の構成を図3に示す。なお、図3においては簡略化のため、スパイラルインダクタSIと、その下部の構成のみを示しているが、その他の構成において図1に示す半導体装置90Aと同様であり、また、図1と同一の構成には同一の符号を付し、重複する説明は省略する。図3に示す半導体装置100においては、SOI層3の表面内に、スパイラルインダクタSIの配設領域に対応する領域よりもさらに広い領域に渡って、部分分離酸化膜の構造を一部に有する完全分離酸化膜であるトレンチ分離酸化膜19を配設した構成となっている。そして、トレンチ分離酸化膜19の周囲のSOI層3の主面上にはシリサイド膜51が配設されている。トレンチ分離酸化膜19は、第1の形成幅で埋め込み酸化膜2の表面に対してほぼ垂直に延在する第1の部分191と、第1の部分191の下部に連続し、第1の形成幅よりも狭い第2の形成幅で埋め込み酸化膜2の表面に対してほぼ垂直に延在する第2の部分192とで構成され、第2の部分192のそれぞれの端面、すなわち第1の部分181の下部に存在するSOI層3の突出部DPの端面は、スパイラルインダクタSIの複数の辺の端面のうち、最も近い端面との平面方向の距離が所定の距離以上となるように配設されている。ここで、第1の部分191よりも狭い形成幅の第2の部分192が完全分離酸化膜の構造に相当する。この構成を図4を用いてさらに説明する。図4は図3に示す構成のうちトレンチ分離酸化膜19のハッチングを省略し、また層間絶縁膜4および5を省略して簡略化した図である。図4において、SOI層3の突出部DPのそれぞれの端面と、それぞれに最も近いスパイラルインダクタSIの端面との平面方向の距離および、スパイラルインダクタSIの下面とシリコン基板1の上主面までの距離が、それぞれ距離S0および距離D0で示されている。なお、図4においては縦横の比率は同じではなく、また、距離S0とスパイラルインダクタSIの大きさとの比率も、距離S0を強調するためにスパイラルインダクタSIを小さく、距離S0を大きく示している。ここで、距離S0を距離D0以上S0≧D0となるように設定することで、静電誘導損失およびSOI層3の突出部DPでの電磁誘導損失を低減できる。すなわち、距離S0SOI層3の突出部DPとスパイラルインダクタSIとの距離を大きくすれば、突出部DPとスパイラルインダクタSIとの間の寄生容量が減って静電誘導損失が小さくなり、また、突出部DPからスパイラルインダクタSIを見た場合の見込み角を小さくすることで電磁誘導損失が小さくなる。電磁誘導損失の低減について図5~図7を用いてさらに説明する。図5は1つの突出部DPからスパイラルインダクタSIを見た場合の見込み角θ1を示す図である。ここで、見込み角とは突出部DPの一点を頂点とし、当該頂点とスパイラルインダクタSIの向かい合う2つの端面の中心とのなす角度として定義する。図6および図7は、スパイラルインダクタSIによる電磁誘導損失を模式的に示す図であり、図6は見込み角θ1が比較的小さな場合を、図7は見込み角θ1が比較的大きな場合を示し、何れの図においてもスパイラルインダクタSIの向かい合う2つの辺での電流の流れを記号で示している。すなわち、スパイラルインダクタSIの左辺と右辺では、ある瞬間における電流の向きは正反対であり、それぞれの辺に流れる電流により誘起される磁界の向きは異なっている。そして、図6のように見込み角θ1が比較的小さな場合は、突出部DPでのスパイラルインダクタSIの左辺および右辺が作る磁界MG1およびMG2は、ほぼ正反対の方向となり磁界が打ち消し合って電磁誘導損失が小さくなる。この効果は、見込み角θ1が小さくなればなるほど、すなわち突出部DPの1つの端面と、それに対応するスパイラルインダクタSIの1つの端面との平面方向の距離S0が大きくなればなるほど顕著になり、逆に、見込み角θ1が大きくなると、電磁誘導損失は大きくなる。その極端な例を図7に示す。図7においては、突出部DPの1つの端面と、それに対応するスパイラルインダクタSIの1つの端面との距離は離れているが、両者の位置関係は図6の場合と逆転しており、見込み角θ1が大きくなっている。この結果、突出部DPでのスパイラルインダクタSIの左辺および右辺が作る磁界MG1およびMG2は、ほぼ同じ方向となり磁界が強め合って電磁誘導損失が大きくなる。なお、静電誘導損失低減の仕組みについては、後に実施の形態4において説明する。<A-2.作用効果>このように、SOI層3の突出部DPのそれぞれの端面と、それぞれ対応するスパイラルインダクタSIの端面との平面方向の距離S0をスパイラルインダクタSIの下面とシリコン基板1の上主面までの距離D0以上とすることで静電誘導損失を低減するとともに、突出部DPでの電磁誘導損失を低減できる。なお、静電誘導損失および電磁誘導損失の増加はインダクタの性能を表すQ値インダクタに蓄えられるエネルギーを、各種損失で割った値を減少させるので、静電誘導損失および電磁誘導損失を低減させることはQ値の増加。すなわち向上に寄与することになる。そして、回路の効率が向上し、雑音指数も小さくなる。ここで、距離S0の一例としては8μm程度、距離D0の一例としては4μm程度が挙げられる。距離D0は、半導体装置の基本的な構成によって決定されるので大幅に変更することは難しいが、距離S0はトレンチ分離酸化膜19のレイアウトを変更することで容易に変更でき、また、スパイラルインダクタSIの一辺の寸法が100~200μmと大きいので、距離S0を多少大きくしても半導体装置全体の面積が極端に増えるということはない。例えば、前述のように距離S0を8μmとした場合、スパイラルインダクタSIが200μmであれば、その面積は、距離S0が0の場合、すなわちスパイラルインダクタSIとトレンチ分離酸化膜19とが同等の面積である場合に比べて1.2倍程度大きくなるに止まる。<A-3.変形例1>以上説明した半導体装置100においては、SOI層3の表面内に、スパイラルインダクタSIの配設領域に対応する領域よりもさらに広い領域に渡って、部分分離酸化膜の構造を一部に有する完全分離酸化膜であるトレンチ分離酸化膜19を配設した構成となっていたが、トレンチ分離酸化膜19の代わりに、図8に示す半導体装置100Aのように、完全分離酸化膜であるトレンチ分離酸化膜20を配設するようにしても良い。この構成においては、トレンチ分離酸化膜20は所定の形成幅で、埋め込み酸化膜2の表面に対してほぼ垂直に延在して埋め込み酸化膜2に達する形状を有している。そして、トレンチ分離酸化膜20のそれぞれの端面、すなわちSOI層3の端面は、それぞれ対応するスパイラルインダクタSIの端面との平面方向の距離が距離S2になるように配設されている。なお、図8においては縦横の比率は同じではなく、また、距離S2とスパイラルインダクタSIの大きさとの比率も、距離S2を強調するためにスパイラルインダクタSIを小さく、距離S2を大きく示している。ここで、距離S2を距離D0以上S2≧D0となるように設定することで、SOI層3の端縁部での静電誘導損失および電磁誘導損失を低減できることは、半導体装置100の場合と同様である。なお、半導体装置100と同様に半導体装置100Aにおいてもトレンチ分離酸化膜20の周囲のSOI層3の主面上にはシリサイド膜51が配設されている。シリサイド膜51は、例えばコバルトやチタン等の金属膜をSOI層3上に形成し、シリサイド反応により当該金属膜をシリサイド化して形成する。シリサイド膜51の抵抗値はSOI層3よりも低く、その結果SOI層3を通して接地に流れる電流が流れやすくなり、静電誘導損失をさらに低減でき、Q値の向上に寄与することになる。<A-4.変形例2>以上説明した半導体装置100および100Aは、SOI基板SB上に形成される構成であったが、本発明の適用はSOI基板に限定されるものではなく、バルク基板と呼称されるシリコン基板に適用することもできる。すなわち、図9に示す半導体装置100Bのようにシリコン基板10の表面内に、スパイラルインダクタSIの配設領域に対応する領域よりもさらに広い領域に渡って、トレンチ分離酸化膜20Aを配設するようにしても良い。この構成においては、トレンチ分離酸化膜20Aは所定の形成幅で、シリコン基板10の内部にほぼ垂直に延在する形状を有している。そして、トレンチ分離酸化膜20Aのそれぞれの端面、すなわちシリコン基板10の端面は、それぞれ対応するスパイラルインダクタSIの端面との平面方向の距離が距離S2になるように配設されている。ここで、距離S2を距離D0以上S2≧D0となるように設定することで、シリコン基板10の端縁部での静電誘導損失および電磁誘導損失を低減できることは、半導体装置100Aの場合と同様である。<B.実施の形態2><B-1.装置構成>以上説明した実施の形態1においては、スパイラルインダクタの下部の半導体基板の表面内に配設されるトレンチ分離酸化膜のレイアウトを工夫することで、半導体基板とトレンチ分離酸化膜との界面近傍の半導体基板内での静電誘導損失および電磁誘導損失を低減する構成について示したが、本発明の適用はトレンチ分離酸化膜のレイアウトに限定されるものではなく、例えば、配線層などの各種導体層のレイアウトにも適用可能である。図10に本発明に係る半導体装置の実施の形態2として、半導体装置200の構成を示す。なお、図10においては簡略化のため、スパイラルインダクタSIと、その下部の構成のみを示しているが、その他の構成において図1に示す半導体装置90Aと同様であり、また、図1と同一の構成には同一の符号を付し、重複する説明は省略する。図10に示す半導体装置200においては、SOI層3の表面内にトレンチ分離酸化膜19が配設されている点は図3を用いて説明した半導体装置100と同様であるが、トレンチ分離酸化膜19の上部の層間絶縁膜図示せず中には配線層WL1が配設されている。そして、配線層WL1は、その端面と、スパイラルインダクタSIの端面のうち最も近い端面との平面方向の距離が距離S1になるように配設されている。なお、図10においては縦横の比率は同じではなく、また、距離S1とスパイラルインダクタSIの大きさとの比率も、距離S1を強調するためにスパイラルインダクタSIを小さく、距離S1を大きく示している。ここで、距離S1を距離D0以上S1≧D0となるように設定することで、配線層WL1とスパイラルインダクタSIとの間の寄生容量が減って静電誘導損失が小さくなり、また、配線層WLの端縁部からスパイラルインダクタSIを見た場合の見込み角を小さくすることで電磁誘導損失を低減できる。なお、配線層WL1は、導体層であれば金属配線層でもポリシリコン配線層でも良く、また金属配線の配設に際して形成される金属配線のダミーパターン等の導体層であっても良い。このダミーパターンは、金属配線を層間絶縁膜で覆う構成において、当該層間絶縁膜をCMPChemicalMechanicalPolishing処理により平坦化する際に、金属配線の間隔が広がり過ぎないようにして平坦度を向上させるために配設されるものである。このように、スパイラルインダクタSIの下部においては、配線層を含めて導体となり得る層を極力配設しないようにすることで静電誘導損失を低減し、また電磁誘導損失を低減することができる。<B-2.変形例>以上説明した半導体装置200は、SOI基板SB上に形成される構成であったが、本発明の適用はSOI基板に限定されるものではなく、バルク基板と呼称されるシリコン基板に適用することもできる。すなわち、図11に示す半導体装置200Aのようにシリコン基板10の表面内に、スパイラルインダクタSIの配設領域に対応する領域よりもさらに広い領域に渡って、トレンチ分離酸化膜20Aを配設し、トレンチ分離酸化膜20の上の層間絶縁膜図示せず中に配線層WL1を配設し、配線層WL1は、その端面と、最も近い位置のスパイラルインダクタSIの端面との平面方向の距離が距離S1になるように配設しても良い。ここで、距離S1が距離D0以上S1≧D0となるように設定されていることは言うまでもない。<B-3.スパイラルインダクタの配線について>以上の説明においては、スパイラルインダクタSIの下部においては、導体となり得る層を極力配設しないようにする構成について示したが、実際には図10に示すようにスパイラルインダクタSIは図示しない層間絶縁膜を貫通するコンタクト部CPを介して下層の配線WLに接続されているので、少なくとも配線WLはスパイラルインダクタSIの下部に存在することになる。このような場合、配線WLと他のレイヤに形成された他の配線との接続部を、上述した距離S1で規定される領域外に設けるようにすることで静電誘導損失を抑制することができる。すなわち、2層以上の導体層が重なる接続部においては静電誘導損失が大きくなるが、これを防止することができる。当該構成を図12に示す。図12においてはスパイラルインダクタSIの平面図を示し、スパイラルインダクタSIの4辺のそれぞれから距離S1離れた位置を破線で示し、配線配置境界領域Zとして示している。図12に示すように、配線WLを配線配置境界領域Zの外部まで延在するように配設し、コンタクト部CP1により他のレイヤに形成された配線WL2に接続される構成となっている。これは、スパイラルインダクタSIのもう一方の端部においても同様であり、スパイラルインダクタSIのもう一方の端部は、配線配置境界領域Zの外部まで延在するように配設され、コンタクト部CP2により他のレイヤに形成された配線WL3に接続される構成となっている。<C.実施の形態3><C-1.装置構成>本発明に係る実施の形態1においては、スパイラルインダクタの下部の半導体基板の表面内に配設されるトレンチ分離酸化膜を、スパイラルインダクタの配設領域に対応する領域よりもさらに広い領域に渡るように形成する構成を示したが、このように広い領域に渡るトレンチ分離酸化膜を形成すると、当該トレンチ分離酸化膜が皿状に窪むディッシングが発生しやすくなる。すなわち、トレンチ分離酸化膜の形成においては、トレンチを形成して当該トレンチに酸化膜を埋め込んだ後、不要な酸化膜をCMP処理で除去するが、この際にトレンチの面積が広いと、トレンチ上の酸化膜が削れ過ぎてディッシングが発生する。ディッシングが発生した状態を示す一例として、図13に半導体装置80の構成を示す。図13においては、シリコン基板1と、該シリコン基板1上に配設された埋め込み酸化膜2と、埋め込み酸化膜2上に配設されたSOI層3とで構成されるSOI基板SBのSOI層3の表面内に、スパイラルインダクタSIの配設領域に対応する領域よりもさらに広い領域に渡って、部分分離酸化膜であるトレンチ分離酸化膜60が配設された構成となっている。そして、トレンチ分離酸化膜60の両側はMOSトランジスタ形成領域QRとなっており、それぞれの領域にはSOI領域73が形成されている。SOI領域73にはMOSトランジスタQ33が形成されている。MOSトランジスタQ33は、SOI領域73上に配設されたゲート絶縁膜GZ、ゲート絶縁膜GZ上に配設されたゲート電極GT、ゲート電極GT上に配設されたシリサイド膜GSを備えている。なお、MOSトランジスタQ33は一般的なMOSトランジスタであり、その構成および製造方法に特徴があるものではない。そして、SOI基板SB上全域を覆うように、例えばシリコン酸化膜で構成される層間絶縁膜4が配設され、層間絶縁膜4上にはスパイラルインダクタSIをMOSトランジスタQ11に電気的に接続する配線WLが配設されている。また、層間絶縁膜4上を覆うように、例えばシリコン酸化膜で構成される層間絶縁膜5が配設され、層間絶縁膜5上にスパイラルインダクタSIが配設されている。スパイラルインダクタSIの一方の端部は層間絶縁膜5を貫通して配線WLに達するコンタクト部CPを介して配線WLに接続されている。このような構成の半導体装置80においては、トレンチ分離酸化膜60の表面が皿状に窪んでいる。ディッシングが発生したトレンチ分離酸化膜60の上部端縁部の形状は、正常なトレンチ分離酸化膜の上部端縁部の形状とは異なり、当該上部端縁部に係合するように配設されたMOSトランジスタQ33のしきい値が低下したり、ゲート絶縁膜GZの信頼性が低下するなどの影響を及ぼす可能性がある。また、薄くなったトレンチ分離酸化膜60を貫通してソースドレイン不純物がチャネル形成領域ボディ部に注入され、トランジスタ動作が不安定になる可能性があった。以下、本発明に係る半導体装置の実施の形態3として、広い面積に渡って形成されたトレンチ分離酸化膜のディッシングを防止した半導体装置300の構成を図14に示す。なお、図14においては簡略化のため、スパイラルインダクタSIと、その下部のトレンチ分離酸化膜70の近傍の構成のみを示しているが、その他の構成において図13に示す半導体装置80と同様であり、また、図13と同一の構成には同一の符号を付し、重複する説明は省略する。図14においては、SOI層3の表面内に、スパイラルインダクタSIの配設領域に対応する領域よりもさらに広い領域に渡って、部分分離酸化膜の構造を一部に有する完全分離酸化膜であるトレンチ分離酸化膜19を配設した構成となっている。なお、トレンチ分離酸化膜19の構成は図3を用いて説明しており、距離S0を距離D0以上S0≧D0となるように設定することで、静電誘導損失および電磁誘導損失を低減できることは言うまでもない。そして、トレンチ分離酸化膜19の周囲のSOI層3はトレンチ分離酸化膜のダミーパターン領域DMRとなっている。トレンチ分離酸化膜のダミーパターン領域DMRには、トレンチ分離酸化膜19よりも配設面積が小さい部分分離酸化膜PTが複数配設され、部分分離酸化膜PTによってフィールド部FPが規定されている。CMP処理におけるディッシングは、トレンチ分離酸化膜19などの面積の広いフィールド酸化膜およびその近傍において顕著に発生し、面積が小さくなるとディッシングは発生しないという特性がある。そこで、トレンチ分離酸化膜19の周囲に、配設面積が小さい部分分離酸化膜PTを配設したダミーパターン領域DMRを設けることで、ディッシングがMOSトランジスタ形成領域QRに及ばないようにすることができ、MOSトランジスタの特性低下を防止することができる。<C-2.変形例>以上説明した半導体装置300においては、SOI層3の表面内に、スパイラルインダクタSIの配設領域に対応する領域よりもさらに広い領域に渡って、部分分離酸化膜の構造を一部に有する完全分離酸化膜であるトレンチ分離酸化膜19を配設した構成となってたが、トレンチ分離酸化膜19の代わりに、図15に示す半導体装置300Aのように、完全分離酸化膜であるトレンチ分離酸化膜20を配設するようにしても良い。この場合、トレンチ分離酸化膜20のそれぞれの端面、すなわちSOI層3の端面は、それぞれ対応するスパイラルインダクタSIの端面との平面方向の距離が距離S2になるように配設されている。なお、また、図14と同一の構成には同一の符号を付し、重複する説明は省略する。ここで、距離S2を距離D0以上S2≧D0となるように設定することで、SOI層3の端縁部での静電誘導損失および電磁誘導損失を低減できることは、半導体装置100の場合と同様である。そして、トレンチ分離酸化膜20の周囲のSOI層3はトレンチ分離酸化膜のダミーパターン領域DMRとなっている。トレンチ分離酸化膜のダミーパターン領域DMRには、トレンチ分離酸化膜20よりも配設面積が小さい完全分離酸化膜FTが複数配設され、完全分離酸化膜FTによってフィールド部FPが規定されている。なお、ダミーパターン領域DMRとMOSトランジスタ形成領域QRとの境界においては、完全分離酸化膜と部分分離酸化膜とが併合した併合分離酸化膜BTが配設され、MOSトランジスタ形成領域QRにおいては部分分離酸化膜PTが配設されている。このように、トレンチ分離酸化膜29の周囲に、配設面積が小さい完全分離酸化膜FTおよび併合分離酸化膜BTを配設したダミーパターン領域DMRを設けることで、ディッシングがMOSトランジスタ形成領域QRに及ばないようにすることができ、MOSトランジスタの特性低下を防止することができる。<C-3.ダミーパターン領域の配設面積>ここで、ダミーパターン領域DMRの配設面積について図16を用いて説明する。図16は、ダミーパターン領域DMRのレイアウトを模式的に示す平面図であり、スパイラルインダクタSIの配設領域が矩形のインダクタ領域SPRとして示され、その周囲にトレンチ分離酸化膜19あるいは20の完全分離領域FRが示されている。なお、インダクタ領域SPRを規定する実線と完全分離領域FRを規定する破線との間隔が、これまでに説明した距離S0あるいは距離S2であることは言うまでもない。また、完全分離領域FRを囲むようにダミーパターン領域DMRが配設されている。ここで、ダミーパターン領域DMRは、完全分離領域FRの短辺の長さの5以上の幅を有するように設定することが望ましい。これは、CMP処理におけるディッシングの度合いは、トレンチ分離酸化膜19および20などのような大面積のフィールド酸化膜の短辺の長さに依存し、その外周から短辺の長さの5外側まで影響を及ぼすことが発明者等の実験により判明したからである。従って、ダミーパターン領域DMRを、完全分離領域FRの短辺の長さの5以上の幅を有するように設定することで、MOSトランジスタ形成領域QRにディッシングが及ばないようにできる。<C-4.ダミーパターン領域の配設の態様>次に、図17を用いてダミーパターン領域DMRの配設の態様について説明する。図17は、図16に示す完全分離領域FRとダミーパターン領域DMRとを部分的に示す平面図であり、ダミーパターン領域DMRのフィールド部FPの平面視形状は正方形として示されている。ここで、フィールド部FPと、その周囲の分離酸化膜完全分離酸化膜PTおよび部分分離酸化膜FT等IXとの面積比が1対1となるように配設することが望ましい。例えば、フィールド部FPの1辺の長さを1とすれば、その周囲の分離酸化膜IXの1辺の長さを1.4とすることで、フィールド部FPと分離酸化膜IXとの面積比を約1対1にできる。<D.実施の形態4>本発明に係る実施の形態1~3においては、スパイラルインダクタの下部の半導体基板の表面内に配設されるトレンチ分離酸化膜を、スパイラルインダクタの配設領域に対応する領域よりもさらに広い領域に渡るように形成する構成を示したが、スパイラルインダクタだけでなく、キャパシタや抵抗素子の下部の半導体基板の表面内に配設されるトレンチ分離酸化膜についても同様の構成とすることで、寄生容量成分を低減して静電誘導損失を低減できる。例えば、図18は、図3に示す半導体装置100のスパイラルインダクタSIをキャパシタCCに変更したものであって、キャパシタCCの下部にトレンチ分離酸化膜19が配設されている。なお、キャパシタCCは一般的な構造であり、2つの電極ED1およびED2を有し、それぞれ異なる配線層図示せずに接続されている。図18において、SOI層3の突出部DPのそれぞれの端面と、それぞれ対応するキャパシタCCの電極ED1端面との平面方向の距離および、キャパシタCCの電極ED1下面とシリコン基板1の上主面までの距離が、それぞれ距離S0および距離D0で示されている。ここで、距離S0を距離D0以上S0≧D0となるように設定することで、静電誘導損失を低減できる。ここで、静電誘導損失低減について図19を用いて説明する。図19において、キャパシタCCの電極ED1に対向するシリコン基板1を仮想電極1とすれば、電極ED1と仮想電極1との間の絶縁物を誘電体として寄生容量Cdが形成される。寄生容量Cdは下記の数式1で表される。なお、εは誘電体の誘電率を表す。一方、SOI層3の突出部DPをキャパシタCCの電極ED1に対する電極とすれば、突出部DPとキャパシタCCの電極ED1との間の絶縁物を誘電体として寄生容量CSが形成される。この場合、SOI層3の突出部DPとキャパシタCCの電極ED1との直線距離はS02D02の平方根で表され、寄生容量CSは下記の数式2で表される。ここで、距離S0が0であれば、すなわち従来的な構成であれば寄生容量CSは寄生容量Cdと同じとなるので、寄生容量Cdが2倍になるが、本発明においては距離S0を距離D0と同等以上とするので、例えばS0=D0の場合には寄生容量CSは下記の数式3で表される。数式3に示すように、寄生容量CSは寄生容量Cdの1/√2となるので、従来に比べて寄生容量を低減でき、静電誘導損失を低減できる。なお、以上説明した仕組みは先に説明した実施の形態1~3においても同様である。また、図20は、図3に示す半導体装置100のスパイラルインダクタSIを抵抗素子REに変更したものであって、抵抗素子REの下部にトレンチ分離酸化膜19が配設されている。なお、抵抗素子REは一般的な構造であり、抵抗素子REの2つの端部がそれぞれ異なる配線層図示せずに接続されている。図20において、SOI層3の突出部DPのそれぞれの端面と、それぞれ対応する抵抗素子REの端面との平面方向の距離および、抵抗素子REの下面とシリコン基板1の上主面までの距離が、それぞれ距離S0および距離D0で示されている。ここで、距離S0を距離D0以上S0≧D0となるように設定することで、静電誘導損失を低減できることは上述した通りである。なお、実施の形態3において説明したように、トレンチ分離酸化膜19の周囲に、ダミーパターン領域を設けることで、ディッシングがMOSトランジスタ形成領域に及ばないようにすることができ、MOSトランジスタの特性低下を防止することができることは言うまでもない。<E.各種トレンチ分離酸化膜による素子間分離の態様>以上の説明においては、図2において部分分離酸化膜の構造を一部に有する完全分離酸化膜としてトレンチ分離酸化膜19を、図27において完全分離酸化膜と部分分離酸化膜とが併合した併合分離酸化膜BTを示したが、以下、これらのトレンチ分離酸化膜による素子間分離の構成および製造方法の一例について説明する。<E-1.第1の態様>図21は、部分分離酸化膜の構造を一部に有する完全分離酸化膜により素子間分離を行う半導体装置400の構成を示す図であり、実施の形態1において説明したトレンチ分離酸化膜19に相当するトレンチ分離酸化膜33を例示している。図21において、シリコン基板1、埋め込み酸化膜2およびSOI層からなるSOI構造の半導体装置におけるSOI層3の各トランジスタ形成領域は下層部にウエル領域が形成される部分分離酸化膜31によって分離される。そして、NMOSトランジスタ間を分離する部分分離酸化膜31の下層にp型のウエル領域11が形成され、PMOSトランジスタ間を分離する部分分離酸化膜31の下層にn型のウエル領域12が形成され、NMOSトランジスタ,PMOSトランジスタ間を分離するトレンチ分離酸化膜33においては、下層部の一部がウエル領域29となるがSOI層3の上面から下面にかけてトレンチ分離酸化膜33を用いてNMOSトランジスタ,PMOSトランジスタ間を完全分離している。なお、ウエル領域11はNMOSトランジスタ群のドレイン領域5およびソース領域6を囲うように形成され、ウエル領域12はPMOSトランジスタ群のドレイン領域5およびソース領域6を囲うように形成され、SOI層3上を層間絶縁膜4で覆っている。また、部分分離酸化膜31よって他のトランジスタから分離される1単位のMOSトランジスタは、SOI層3中に形成されるソース領域6およびチャネル形成領域7、チャネル形成領域7上に形成されるゲート酸化膜8、ゲート酸化膜8上に形成されるゲート電極9から構成される。また、層間絶縁膜4上に形成された配線層22は、層間絶縁膜4中に設けられたコンタクト21を介してドレイン領域5あるいはソース領域6と電気的に接続される。次に、図22~図26を用いて半導体装置400の素子分離工程について説明する。まず、図22に示すように、シリコン基板1、埋め込み酸化膜2及びSOI層3からなるSOI基板SBを準備する。通常、SOI層3の膜厚は50~200nm、埋め込み酸化膜2の膜厚は100~400nmになる。なお、SOI基板SBは酸素イオン注入によって埋め込み酸化膜2を形成するSIMOX法や、ウエハの貼り合わせ法により形成したものなどを使用でき、その製造方法に限定はない。次に、SOI層3上に、20nm程度の酸化膜41と200nm程度の窒化膜42を順次堆積した後、パターニングしたレジスト46をマスクとして分離領域をパターニングし、窒化膜42、酸化膜41、SOI層の3多層膜を、SOI層3の下層部が残存するようにエッチングして、図23に示すように、比較的幅の広い部分トレンチ44Aと比較的幅の狭い部分トレンチ44Bとを形成する。部分トレンチ44Aが完全分離用であり、部分トレンチ44Bが部分分離用である。この際、SOI層3の下層の一部が残るように部分トレンチ44Aおよび44Bは形成される。次に図24に示すように、酸化膜47で部分トレンチ44Aおよび44Bの側面に、部分トレンチ44Bの底面は塞ぐが部分トレンチ44Aの底面中心部が露出するようにサイドウォールを形成する。これは、部分トレンチ44Bの形成幅が部分トレンチ44Aの形成幅より狭いことを利用している。次に、図25に示すように、酸化膜47をマスクとして、SOI層3に対するシリコンエッチングを行うことにより、部分トレンチ44Aの底面の中心部下のSOI層3を含む、上部に酸化膜47が形成されていないSOI層3が除去され、埋め込み酸化膜2の表面が露出する。次に、図26に示すように、500nm程度の酸化膜を堆積し、通常のトレンチ分離と同様の手法でCMP処理により窒化膜42の途中まで研磨し、その後、窒化膜42、酸化膜41の除去を行うことにより、部分分離酸化膜31およびその下のSOI層3とトレンチ分離酸化膜33およびその一部下のSOI層3とが選択的に形成された構造を得ることができる。以下、既存の方法で、NMOSトランジスタ形成領域にNMOSトランジスタを形成し、PMOSトランジスタ形成領域にPMOSトランジスタを形成することにより、図21で示した半導体装置400を得ることができる。<E-2.第2の態様>図27は、完全分離酸化膜と部分分離酸化膜とが併合した併合分離酸化膜により素子間分離を行う半導体装置500の構成を示す図であり、実施の形態3の変形例において説明した併合分離酸化膜BTに相当する併合分離酸化膜BT1を例示している。図27に示すように、半導体装置500はシリコン基板1上に埋め込み酸化膜2およびSOI層3が配設されたSOI基板SB上に形成され、NMOSトランジスタが形成される領域NRと、PMOSトランジスタが形成される領域PRとを有し、両者の間には完全分離酸化膜と部分分離酸化膜とが併合した併合分離酸化膜BT1を有している。併合分離酸化膜BT1は、領域PR側の部分がSOI層3を貫通して埋め込み酸化膜2に達しているのに対し、領域NR側の部分は、その下部にp型のウエル領域WR1を有した断面形状となっている。領域NRのSOI層3には2つのNMOSトランジスタM11およびM12が配設され、両者の間は、その下部にウエル領域WR1が配設された部分分離酸化膜PT1によって分離されている。そして、図27に向かって部分分離酸化膜PT1より左側のSOI層3上に配設されたNMOSトランジスタM11は、部分分離酸化膜PT1と併合分離酸化膜BT1の間に渡るゲート酸化膜GO11、ゲート酸化膜GO11上に配設されるとともに、その端部が部分分離酸化膜PT1上および併合分離酸化膜BT1上に係合するゲート電極GT11を有している。また、図27に向かって部分分離酸化膜PT1より右側のSOI層3上に配設されたNMOSトランジスタM12は、部分分離酸化膜PT1と併合分離酸化膜BT1の間に渡るゲート酸化膜GO12、ゲート酸化膜GO12上に配設されるとともに、その端部が部分分離酸化膜PT1上および併合分離酸化膜BT1上に係合するゲート電極GT12を有している。また、領域PRのSOI層3には部分分離酸化膜PT2が配設され、部分分離酸化膜PT2と併合分離酸化膜BT1との間のSOI層3上にはPMOSトランジスタM13が配設されている。PMOSトランジスタM13は、部分分離酸化膜PT2と併合分離酸化膜BT1の間に渡るゲート酸化膜GO13、ゲート酸化膜GO13上に配設されるとともに、その端部が部分分離酸化膜PT2上および併合分離酸化膜BT1上に係合するゲート電極GT13を有している。そして、SOI基板SB全面に渡って層間絶縁膜9が配設され、層間絶縁膜9を貫通してゲート電極GT11、GT12、GT13の一端に達する複数のゲートコンタクトGCが配設され、ゲートコンタクトGCは層間絶縁膜9上にパターニングされた配線層WL0にそれぞれ接続されている。次に、図28~図34を用いて半導体装置500の素子分離工程について説明する。まず、図28に示すように、シリコン基板1上に埋め込み酸化膜2およびSOI層3が配設されたSOI基板SBを準備する。このSOI基板SBは、SIMOX法で形成されたものでもウエハ貼り合わせ法で形成されたもの、その他、いかなる形成方法で形成されたSOI基板であっても構わない。通常、SOI層3の膜厚は50~200nm、埋め込み酸化膜2の膜厚は100~400nmである。そして、CVD法により800°C程度の温度条件で、SOI層3上に厚さ5~50nm50~500オングストローム程度の酸化膜OX11酸化伸張層を形成する。なお、この酸化膜はSOI層3を800~1000°C程度の温度条件で熱酸化して形成しても良い。次に、CVD法により酸化膜OX11上に厚さ10~100nm100~1000オングストローム程度のポリシリコン層PS11酸化伸張層を形成する。次に、CVD法により700°C程度の温度条件で、ポリシリコン層PS11上に、厚さ50~200nm500~2000オングストロームの窒化膜SN11を形成する。なお、窒化膜の代わりに、窒素と酸素の混合雰囲気中で形成した、窒素を数から数10程度含有する窒化酸化膜を使用しても良い。続いて、窒化膜SN11上にパターニングによりレジストマスクRM11を形成する。レジストマスクRM11は、部分分離酸化膜PT1、PT2および併合分離酸化膜BT1図1の配設位置に対応した部分が開口部となったパターンを有している。次に、図29に示す工程において、レジストマスクRM11の開口パターンに合わせて窒化膜SN11をエッチングし、その後、窒化膜SN11をエッチングマスクとして、ドライエッチングによりポリシリコン層PS11、酸化膜OX11およびSOI層3を選択的に除去し、部分分離酸化膜PT1、PT2および併合分離酸化膜BT1の形成位置に対応させてトレンチTR1、TR2およびTR3を形成する。なお、SOI層3のエッチングにおいては、SOI層3を貫通しないようにすることが必要であるが、トレンチの底部から埋め込み酸化膜2までのSOI層3の厚さが薄くなり過ぎると結晶欠陥が発生するため、少なくとも10nm程度の厚さとなるようにエッチング条件を設定する。次に、図30に示す工程においてパターニングによりレジストマスクRM12を形成する。レジストマスクRM12は、トレンチTR2の所定部分だけが開口部となるようなパターンを有している。より具体的には、後に形成される併合分離酸化膜BT1図27のうち、SOI層3を貫通して埋め込み酸化膜2に達する部分に対応する領域のみが開口部となったパターンを有している。そして、レジストマスクRM12の開口パターンに合わせてトレンチTR2をエッチングし、埋め込み酸化膜2を露出させる。レジストマスクRM12を除去した後、図31に示す工程において、窒化膜SN11をマスクとして露出したSOI層3の表面を熱酸化して酸化膜OX12を形成する。なお、トレンチTR2の再度のエッチングにより、トレンチTR2はSOI層3を貫通した部分を有するトレンチTR21となる。酸化膜OX12を形成する目的は、SOI層3のパターニングの際のエッチングによるダメージを除去することと、絶縁破壊を防止して信頼性を高めたゲート酸化膜を得るためである。酸化膜OX12の形成温度は800~1350°C程度で、膜厚は1~60nm10~600オングストローム程度である。なお、酸化前および酸化後の少なくとも一方の段階において、窒素雰囲気、水素雰囲気あるいはアルゴン雰囲気でアニールを行うようにしても良い。このアニール条件としては、600~900°Cの比較的低温で行う場合は処理時間は30分~2時間程度であり、900~1300°Cの比較的高温で行う場合は処理時間は2秒から1分程度となる。酸化前に上記アニールを行うと、SOI層3の最表面の結晶性を改善することができ、酸化後に上記アニールを行うと、熱処理に伴うSOI層3のストレスを緩和することができる。次に、図33に示す工程において、SOI基板全域に渡ってCVD法により厚さ300~600nm程度の酸化膜OX13を形成し、酸化膜OX13によりトレンチTR1、TR3およびTR21を完全に埋め込む。酸化膜OX13は、例えばHDPHighDensityPlasmaCVD法によって形成される。HDPCVD法は、一般的なプラズマCVDよりも1桁~2桁高い密度のプラズマを使用し、スパッタリングとデポジションを同時に行いながら酸化膜を堆積するものであり、膜質の良好な酸化膜を得ることができる。なお、酸化膜OX13は、トレンチTR1、TR3およびTR21等の段差形状を反映した凹凸部を有しており、この凹凸部を覆うようにパターニングされたレジストマスクRM13を酸化膜OX13上に形成する。そして、レジストマスクRM13の開口パターンに合わせて酸化膜OX13を所定深さまでエッチングした後、レジストマスクRM13を除去することで図8に示す構成を得る。このような処理を行う理由は、後に行うCMPChemicalMechanicalPolishing処理で酸化膜OX13を平坦化するが、その際に、平坦化後の酸化膜OX13の厚さの均一性を向上させるためである。次に、図34に示す工程において、CMP処理により酸化膜OX13を窒化膜SN11の途中まで研磨して平坦化する。その後、窒化膜SN11およびポリシリコン層PS11をウエットエッチングまたはドライエッチングにより除去することで、図27に示した部分分離酸化膜PT1、PT2および併合分離酸化膜BT1を成形する。以下、既存の方法で、NMOSトランジスタ形成領域NRにNMOSトランジスタを形成し、PMOSトランジスタ形成領域PRにPMOSトランジスタを形成することにより、図27で示した半導体装置500を得ることができる。なお、部分分離酸化膜と完全分離酸化膜との併用例およびその製造方法については、特許出願番号11-177091の明細書中の図4~図7および図8~図27に開示されている。また、併合分離酸化膜の構成およびその製造方法については、特許出願番号2000-39480の明細書中の図1~図38に開示されている。"