I/O領域と、前記I/O領域の内側に設けられた内部回路領域と、を備える半導体チップと、前記半導体チップがフリップチップ接続された基板と、前記内部回路領域において前記半導体チップと前記基板との間に配置され、前記半導体チップの最上層配線層に含まれる2本以上の配線上に形成されて、前記2本以上の配線を接続する導電性ピラーと、を備える半導体装置。前記最上層配線層の下層に配置され、前記最上層配線層に含まれる前記2本以上の配線と交差する方向に設けられた前記最上層配線層のいずれかと同電位の配線を含む下層配線層をさらに備え、前記下層配線層の配線の方向に沿って、複数の前記導電性ピラーが配列されている請求項1に記載の半導体装置。複数の前記導電性ピラーの、少なくとも一つの導電性ピラーの平面形状が他の導電性ピラーと異なっており、異なる平面形状の前記導電性ピラーが他の導電性ピラーと略同じ高さになっていることを特徴とする請求項1、又は2に記載の半導体装置。平面視において、前記導電性ピラーの長手方向が、前記2本以上の配線の方向と交差する方向と平行になっている請求項1乃至3のいずれか1項に記載の半導体装置。前記最上層配線層と前記導電性ピラーの間に形成された保護膜をさらに備え、前記保護膜は、前記最上層配線層の配線の幅よりも小さい開口部を有し、前記開口部を介して、前記最上層配線層と前記導電性ピラーとが接続されている請求項1乃至4のいずれか1項に記載の半導体装置。前記2本以上の配線が、電源配線又は接地配線であることを特徴とする請求項1乃至5のいずれか1項に記載の半導体装置基板にフリップチップ接続された半導体チップを有する半導体装置の製造方法であって、前記半導体チップの最上層配線層を形成し、前記最上層配線層に含まれる2本以上の配線を接続する導電性ピラーを前記半導体チップの内部回路領域に形成する半導体装置の製造方法。前記最上層配線層の下層には、前記最上層配線層の前記2本以上の配線と交差する方向の配線を有する下層配線層が設けられ、前記下層配線層の配線の方向に沿って、複数の前記導電性ピラーが配列されている請求項7に記載の半導体装置の製造方法。前記導電性ピラーが複数形成され、複数の前記導電性ピラーが略同じ高さとなるように、複数の前記導電性ピラーで前記周囲長及び面積が変更されている請求項7に記載の半導体装置の製造方法。平面視において、前記導電性ピラーの長手方向が、前記2本以上の配線の方向と交差する方向と平行になっている請求項7乃至9のいずれか1項に記載の半導体装置の方法。前記最上層配線層の上に、開口部を有する保護膜が形成され、前記開口部を介して、前記2本以上の配線が前記導電性ピラーと接続されている請求項7乃至10のいずれか1項に記載の半導体装置の製造方法。また、LSIの設計変更により、フリップチップ実装以外の実装形式以下、別形式で設計された半導体チップをフリップチップ実装に利用する場合がある。このような場合、別形式で設計されていた半導体チップに対して、ピラーを設ける必要がある。すなわち、ピラーの使用が想定されていない半導体チップに対して、ピラーを設けるための設計変更が必要となる。しかしながら、配線レイアウトの問題から設計変更することできず、腹打ち現象を防止するためのピラーを設けることができないという課題がある。本発明の一態様に係る半導体装置は、I/O領域と、前記I/O領域の内側に設けられた内部回路領域と、を備える半導体チップと、前記半導体チップがフリップチップ接続された基板と、前記内部回路領域において前記半導体チップと前記基板との間に配置され、前記半導体チップの最上層配線層に含まれる2本以上の配線上に形成されて、前記2本以上の配線を接続する導電性ピラーと、を備えるものである。上記の半導体装置では、導電性ピラーが2本以上の配線と接続されている。この構成により、フリップチップ型の半導体装置に対して、ピラーを確実に配置することができる。本発明の一態様に係る半導体装置の製造方法は、半導体チップの最上層配線層を形成し、前記最上層配線層の上に開口部を有する保護膜を形成し、前記開口部を介して、前記最上層配線層に含まれる2本以上の配線を接続する導電性ピラーを前記半導体チップの内部回路領域に形成するものである。これにより、フリップチップ型の半導体装置に対して、ピラーを確実に配置することができる。本発明に係る半導体装置、及びその製造方法によれば、ピラーを確実に配置することができる。実施の形態1以下、図面を参照して本発明の実施の形態について説明する。図1は、実施の形態1に係る半導体装置の構成を示す断面図である。図1に示すように、本実施の形態に係る半導体装置30は、フリップチップ型の半導体装置30である。半導体装置30は、半導体チップ1と、ピラー3と、ピラー4と、パッケージ基板6と、ケーシング7と、金属ボール8と、を備えている。ケーシング7はモールドでもよい。パッケージ基板6の上には、半導体チップ1がフリップチップ実装されている。すなわち、半導体チップ1とパッケージ基板6とが対向配置されている。ここで、半導体チップ1のパッケージ基板6側の面をフリップチップ接続面5とする。また、パッケージ基板6には、ケーシング7が取り付けられている。そして、ケーシング7とパッケージ基板6とで形成される空間内に半導体チップ1が収納される。半導体チップ1とパッケージ基板6の間には、ピラー3が設けられている。ピラー3は、半導体チップ1と、パッケージ基板6とを電気的に接続する。すなわち、ピラー3はパッケージ基板6に設けられた配線等と接続される。パッケージ基板6の半導体チップ1側と反対側の面には、金属ボール8が設けられている。金属ボール8は、例えば、はんだボールである。例えば、金属ボール8をアレイ状に配列することで、BGABallGridArrayとなる。パッケージ基板6には、ピラー3と金属ボール8とを接続する配線が設けられている。そして、金属ボール8を介して、他の配線基板等に実装される。半導体チップ1とパッケージ基板6との間には、ピラー4が設けられている。ピラー4を設けることで、半導体チップ1の腹打ちを防止することができる。このようにして、半導体パッケージである半導体装置30が構成されている。なお、ピラー4は、パッケージ基板6と接続されている。図2に、半導体チップ1のフリップチップ接続面5の構成を示す。図2に示すように、半導体チップ1には、I/O領域10と、内部回路領域20とが設けられている。内部回路領域20は、半導体チップ1の主要部分となる内部回路等が形成されている。内部回路領域20に形成された内部回路図示せずによって、半導体チップ1が所定の機能を奏する。内部回路領域20の周りには、I/O領域10が設けられている。すなわち、額縁状のI/O領域10の内側に、矩形状の内部回路領域20が配置されている。I/O領域10には、I/Oバッファ回路図示せず等が設けられている。I/O領域10には、複数の入出力端子11が設けられている。入出力端子11は、電源や信号等を入出力するためのパッドであり、例えば、後述する最上層配線層で形成されている。内部回路領域20への入力信号、及び内部回路領域20からの出力信号は、入出力端子11を介して、入出力される。さらに、電源電圧や接地電圧なども入出力端子11を介して、内部回路領域20に入力される。複数の入出力端子11は、半導体チップ1の周縁に沿って配列されている。入出力端子11上にピラー3が形成される。入出力端子11は、ピラー3と接触して、導通している。さらに、内部回路領域20には、ピラー4が形成されている。ピラー4は、例えば、Cu銅等の導電性材料で形成された柱状の支持体である。なお、図2では、ピラー4が3×3のアレイ状に配列されている例を示しているが、ピラー4の数、及び配置については特に限定されるものでない。次に、図3及び図4を用いて、ピラー4の接続構成に付いて説明する。図3は、フリップチップ接続面5におけるピラー4の近傍の構成を示す平面図である。図4は、図3のIV-IV断面図である。図3、図4は、1つのピラー4の接続構成に付いて拡大して示している。なお、図4の断面図では、図1の構成と上下が反対となっている。従って、図4では、上側がパッケージ基板6側となっている。さらに、図4では、半導体チップ1の最上層配線層12よりも下の構成を省略している。例えば、最上層配線層12よりも下層の配線層や、層間絶縁膜や、トランジスタ等は省略されている。半導体チップ1には、最上層配線層12が形成されている。最上層配線層12は、半導体チップ1に形成された複数の配線層のうち、最上層に形成される配線層である。従って、最上層配線層12のパターンが、I/O領域10において、入出力端子11となる。最上層配線層12は、アルミニウムなどの金属膜のパターンによって形成されている。最上層配線層12は、接地配線12aと、電源配線12bを有している。接地配線12aには、入出力端子11から接地電圧が供給される。電源配線12bには、入出力端子11からの電源電圧が供給される。図3に示すように、接地配線12aと、電源配線12bは、平行に配置され、同じ幅で形成されている。図3では、接地配線12aと、電源配線12bは縦方向に沿って形成されている。そして、2本の接地配線12aの間に、1本の電源配線12bが形成されている。接地配線12a、及び電源配線12bは、例えば、I/O領域10において、ダイオード等の保護素子に接続されている。ピラー4は、最上層配線層12の上に配置されている。ピラー4は、最上層配線層12の各配線よりも幅広に形成されている。ここでは、2本の接地配線12aと、1本の電源配線12bとに亘って、ピラー4が形成されている。すなわち、ピラー4は、3本の配線を跨ぐように形成されている。また、ピラー4は、平面視において、レイアウト上は、正方形状になっている。ピラー4のより具体的なでき上がり形状は、角が丸まった正方形状となっている。最上層配線層12の上に、第一保護膜14が形成されている。第一保護膜14の上には、第二保護膜15が形成されている。第一保護膜14と第二保護膜15は、絶縁材料によって形成されている。第二保護膜15の上に、ピラー4が形成される。ピラー4の直下において、第一保護膜14には、開口部14aが形成され、第二保護膜15には、開口部15aが形成されている。第一保護膜14は、電源配線12bを覆っている。開口部14aは、接地配線12aに到達している。平面視において、開口部14aは、接地配線12aからはみ出すことなく形成されている。また、開口部15aは、第一保護膜14の表面に到達している。ピラー4は、開口部15aよりも大きく形成され、開口部15aを覆っている。従って、開口部14aと開口部15aとが重複する箇所では、ピラー4が接地配線12aに到達している。ピラー4は、開口部14aと開口部15aとを介して、2本の接地配線12aと接続されている。2本の接地配線12aがピラー4を介して導通される。2本の接地配線12aの間に、電源配線12bが配置されている。2本の接地配線12aの上に、開口部14aが形成されている。さらに、それぞれの接地配線12aの上に、2つの開口部14aが形成されている。従って、図3では、第一保護膜14に、4つの開口部14aが形成されている。開口部15aは、4つの開口部14aを覆うように形成されている。ピラー4は、4つの開口部14aと重複している。従って、4つの開口部14aを介して、2本の接地配線12aが、ピラー4と導通する。換言すると、2本の接地配線12aが、ピラー4を介して導通する。これにより、接地電圧を強化することができる。例えば、ピラー4のサイズは30~50μm□である。最上層配線層12の配線幅は、3~20μmであり、ピラー4のサイズよりも小さい。開口部14aのサイズは、1~3μm□であり、最上層配線層12の配線幅よりも小さい。開口部14aが、接地配線12aからはみ出すことなく形成されている。最上層配線層12の配線幅は、通常の内部回路領域20で使用される配線幅と同じである。従って、最上層配線層12の各配線のピッチを変更することなく、ピラー4を配置することができる。さらに、本実施の形態では、ピラー4の直下に、複数の接地配線12aを通している。そして、開口部14a上に配置されたピラー4を介して、複数の接地配線12aが接続されている。内部回路領域20の中央における接地電圧を強化することができる。また、配線は通常、保護素子に接続されているため、改めて保護素子へ接続する必要は無い。最上層配線層12のデータ率は、概ね50~90である。なお、データ率とは、平面視において、半導体チップ1の全体に対して、最上層配線層12が占める割合面積割合である。特に、データ率が50以上である場合、配線レイアウトを変更する余地が少ない。より具体的には、ピラー4を設けるために、配線幅を広げることが困難である。しかしながら、上記の構成によって、配線のレイアウトや配線幅を変更せずに、ピラー4を配置することができる。これにより、別形式で実装するために設計された半導体チップ1を、フリップチップ接続で実装することができる。この場合、最上層配線層12の設計を変更せずに、腹打ち防止のためのピラー4を設けることができる。上記の構成では、導電性のピラー4が、最上層配線層12と接続されている。従って、ピラー4と最上層配線層12と接続しない場合に比べて、半導体チップ1と、ピラー4との密着強度を向上することができる。また、1本の接地配線12aに複数の開口部14aを形成することで、ピラー4の密着強度をより向上することができる。上記の構成により、フリップチップ接続される半導体チップ1に対して、腹打ち現象防止のためのピラー4を確実に配置することができる。最上層配線層の配線レイアウトの変更等が不要、あるいは軽微なものであるため、ある程度設計が進んだ半導体チップについても、ピラー4を配置することができる。例えば、ワイヤボンディング接続の半導体装置のために設計されていた半導体チップを、フリップチップ接続の半導体装置に使用することができる。また、接地電圧を強化することができる。なお、上記の説明では、各接地配線12aの配線幅を一定としたが、図5に示すように幅広部分を形成してもよい。図5では、接地配線12aの途中に、幅広な座13を設けている。接地配線12aの座13は、隣接する電源配線12bと接触しないように形成されている。換言すると、接地配線12aの座13以外の幅狭な部分における、接地配線12aと電源配線12bの間の間隔よりも、座13の幅が小さくなっている。そして、接地配線12aの座13の上に、開口部14aが形成されている。開口部14aのサイズは、幅広な座13よりも小さくなっている。このような構成にしたとしても、最上層配線層12の配線レイアウト変更が軽微である。さらに、この構成では、開口部14aのサイズを座13の幅まで、大きくすることができる。これにより、確実にピラー4を配置することができる。また、上記の説明では、ピラー4によって、複数の接地配線12aを接続したが、ピラー4によって、複数の電源配線12bを接続してもよい。もちろん、複数のピラー4の内、一部のピラー4で複数の接地配線12aを接続し、別のピラー4で複数の電源配線12bを接続しても良い。これにより、ピラー4がそれぞれの電源ラインの配線として機能する。よって、電源配線12b、接地配線12a等の電源電圧、接地電圧を強化することができる。もちろん、電源ラインが、複数ある場合、それぞれの電源ラインに対して、ピラー4を設けるようにしてもよい。これにより、同じ電位の電源ラインの複数の配線がピラー4を介して接続される。実施の形態2.本実施の形態では、平面視における、ピラーの形状が実施の形態1と異なっている。なお、半導体装置30の基本的構成については、実施の形態1と同様であるため、説明を省略する。本実施の形態にかかる半導体装置のピラー形状について、図6、図7を用いて説明する。図6は、フリップチップ接続面5における、ピラー4周辺の構成を示す平面図である。図7は、図6のVII-VII断面を模式的に示す図である。図6に示すように、平面視において、ピラー4が長方形状になっている。すなわち、ピラー4が幅広に形成されている。もちろん、ピラー4は、角が丸まった長方形、すなわち、楕円状であってもよい。ピラー4の長手方向は、図6の横方向となっている。ピラー4の長手方向が最上層配線層12の配線方向と直交しており、短手方向が配線方向と平行になっている。ピラー4が、4本の接地配線12aと、2本の電源配線12bとに亘って形成されている。すなわち、ピラー4が最上層配線層12中の6本の配線と重複するように形成されている。図6では、左から、接地配線12a、電源配線12b、接地配線12a、接地配線12a、電源配線12b、接地配線12aの順番で配置されている。各配線の幅は、一定である。また、6本の配線は平行に形成されている。4本の接地配線12aの直上では、第一保護膜14に開口部14aが形成されている。図6では、1本の接地配線12aに対して、2つの開口部14aが設けられている。従って、図6では、8つの開口部14aが存在している。第二保護膜15の開口部15aは、6本の配線と重複するように幅広に形成されている。そして、第2のピラー4は、開口部15aを覆うように幅広に形成されている。開口部14a及び開口部15aを介して、接地配線12aとピラー4が接続される。従って、4本の接地配線12aがピラー4を介して接続されている。これにより、接地配線12aの接地電圧をより強化することができる。ピラー4の長手方向を配線方向と直交させることで、より多くの接地配線12aと接続することができる。例えば、本実施形態では、ピラー4が4本の接地配線12aと重複して形成されている。このため、4本の接地配線12aがピラー4を介して接続される。これにより、接地配線12aの接地電圧をより強化することができる。特に、設計や製造の制約上、ピラー4の周囲長を長くできない場合に有効である。さらに、より多くの開口部14aを介して、接地配線12aとピラー4とが接続されるため、ピラー4と半導体チップ1との密着性を向上することができる。もちろん、ピラー4の長手方向と配線方向は厳密に直交していなくても良い。すなわち、ピラー4の長手方向と配線方向とが交差する方向であればよい。また、ピラー4と接続される接地配線12aの数は、特に限定されるものではない。実施の形態3本実施の形態にかかる半導体装置30について、図8を用いて説明する。図8は、フリップチップ接続面5における、ピラー4周辺の構成を示す平面図である。なお、半導体装置1の基本的な構成は、実施の形態1と同様であるため説明を省略する。図8に示すように、最上層配線層12の下には、下層配線層22が設けられている。例えば、半導体チップ1の配線層数が7層である場合、最上層配線層12は、7層目であり、下層配線層22は、4層目である。また、下層配線層22は、最上層配線層12に対して直交する方向に配置されている。すなわち、下層配線層22の各配線は、最上層配線層12の各配線と、層間絶縁層を介して、交差する方向に形成されている。より具体的には、図8において、最上層配線層12の各配線が縦方向に沿って設けられ、下層配線層22の各配線が横方向に沿って設けられている。下層配線層22の下層接地配線22aと下層電源配線22bは平行に形成されている。本実施の形態では、複数のピラー4が最上層配線層12の配線と直交する方向に配列されている。図8では、4つのピラー4が横方向に配列されている。各ピラー4周辺の構成は、同様になっている。すなわち、実施の形態1と、同様に、ピラー4を介して、2本の接地配線12aと接続されている。さらに、接地配線12aを介して、ピラー4と下層接地配線22aを接続する。ここでは、ピラー4の直下において、下層接地配線22aと接地配線12aとを接触させている。下層接地配線22aと下層電源配線22bの交差部分に、層間絶縁膜のビアホール23を形成する。通常、下層配線層22の各配線は、最上層配線層12の各配線に比べて、配線幅が狭く、高抵抗である。しかしながら、上記構成により、下層配線層22の接地電圧を強化することができる。下層接地配線22aと下層電源配線22bの交差部分に、層間絶縁膜のビアホール23を形成している。こうすることで、配線レイアウトの設計変更が不要となる。もちろん、ピラー4の直下以外の箇所で、下層接地配線22aと接地配線12aとを接続しても良い。なお、通常、接地配線12aと下層設置配線22aは電源網を構成するようにLSI内部のどこかで相互接続されている。この場合には、ピラー4と接地配線12aを接続するだけでも上記のようにピラー4の直下で接地配線12aと下層接地配線22aをビアホール23を介して接続しなくても電源網を構成する接地配線の接地電圧を強化することができる。実施の形態4.本実施の形態では、1つの半導体チップ1に対して、異なる平面形状のピラー4が配置されている。すなわち、図2に示した複数のピラー4の少なくとも一つが他のピラーと異なる平面形状になっている。なお、半導体装置1の基本的な構成は、実施の形態1と同様であるため、説明を省略する。本実施の形態にかかる半導体装置について、図8、及び図9を用いて説明する。図9、図10は、ある一つのピラー4の周辺の構成を示す平面図である。従って、図9と図10では、別のピラー4の周辺の構成を示している。本実施の形態では、異なる形状のピラー4が混在している。例えば、図8に示すピラー4は、実施の形態1と同様に正方形状となっている。一方、図9に示すピラー4は、実施の形態2と同様に長方形状になっている。すなわち、図9に示すピラー4は、幅広に形成されている。もちろん、各ピラー4は、角が丸まった平面形状となっていてもよい。本実施の形態では、平面視において、2つのピラー4の周囲長及び面積が異なっている。こうすることで、ピラー4の高さを調整することができる。半導体チップ1の異なる箇所に配置される2つのピラー4の高さをほぼ同じにすることができる。ピラー4は、通常メッキによって形成されるため、断面積の取り方給電のさせ方によっては、半導体チップ1の外周と中央のピラー4とで、高さが異なることがある。すなわち、内部回路領域20の中央に配置されるピラー4と、I/O領域10の近傍に配置されるピラー4とを、同じ断面積にした場合、高さが異なってしまうことがある。しかしながら、半導体チップ1の箇所に応じて、周囲長、面積などを設定することで、複数のピラー4の高さを同じにすることができる。このように、半導体チップ1の位置に応じて、複数のピラー4の周囲長、及び面積を変えることで、ピラー4の高さを調整することができる。これにより、半導体チップ1の様々な箇所にピラー4を形成したとしても、ピラー4の高さのバラツキを抑制することができる。例えば、半導体チップ1において、I/O領域10の近傍や、内部回路領域20の中央にそれぞれピラー4を配置することが可能になる。さらに、内部回路領域20の中央近傍では、外部から電源が供給されるI/O領域10から離れるため、接地電圧が弱くなる。このような場合でも、内部回路領域20の中央にピラーを配置することができるため、接地配線12aの接地電圧をより強化することができる。半導体装置の製造方法.本実施の形態に係る半導体装置30の製造方法について、図11を用いて説明する。図11は、半導体装置30の製造方法を示す断面図である。なお、図11では、最上層配線層12からピラー4を形成する工程を示しているが、それ以外の工程については、従来と同様であるため、適宜説明を省略する。例えば、内部回路領域20に設けられた内部回路や内部回路領域20のI/Oバッファの各半導体素子、配線、層間絶縁膜等は、通常の製造方法によって、形成することができる。このため、これらの製造工程については、詳細な説明を省略する。まず、図11aに示すように、最上層配線層12と第一保護膜14とを形成する。例えば、アルミニウムやその他の金属膜を成膜する。そして、通常のフォトリソグラフィ工程により、金属膜をエッチングすることで、最上層配線層12のパターンが形成される。最上層配線層12の上から、第一保護膜14を形成する。第一保護膜14としては、例えば、無機絶縁膜等を用いることができる。第一保護膜14をパターニングすることによって、開口部14aが形成される。次に、図11bに示すように、第二保護膜15を形成する。すなわち、開口部14aを有する第一保護膜14の上から、第二保護膜15を形成する。そして、第二保護膜15をパターニングすることによって、第二保護膜15に開口部15aが形成される。なお、第二保護膜15としては、例えば、ポリイミド等の有機絶縁膜を用いることができる。その後、第二保護膜15の上に、メッキ処理のためのシードメタル31を形成する。シードメタル31は、第二保護膜15のほぼ全面に形成される。これにより、図11cに示すようになる。シードメタル31の上から、レジスト32を形成する。これにより、図11dに示すようになる。すなわち、感光性樹脂層を塗布、露光、現像することによって、レジスト32のパターンが形成される。レジスト32は、ピラー4に対応する箇所に、開口部32aが形成されている。その後、メッキ処理を行うことで、図11eに示す構成となる。ここでは、Cu-SnAgメッキを用いることができる。レジスト32の開口部32aにおいて、シードメタル31の上にはCu層33が形成され、Cu層33の上にSnAg層34が形成される。メッキ処理後、レジスト32を剥離すると、図11fに示す構成となる。そして、シードメタル31をエッチングすると、図11gに示すようになる。ここでは、Cu層33及びSnAg層34から露出した部分のシードメタル31、すなわち、レジスト32で覆われていた部分のシードメタル31が除去される。このようにして、最上層配線層12の配線に接触するピラー4が形成される。ピラー4は、例えば、数十μmの高さで形成することができる。レジスト32の開口部32aの形状に応じてピラー4の形状が定まる。よって、配線ライン強化のためのピラー4を精度よく形成することができる。尚、本発明は上記実施の形態に限られるものではなく、趣旨を逸脱しない範囲で適宜変更することが可能なものである。また、実施の形態1~4の2つ以上を適宜組み合わせることも可能である。