"所定のデータ幅を単位にエラー訂正用検査ビット付きのライトデータが書き込まれるメモリに対し、前記所定のデータ幅に満たないライト要求データを書き込むメモリ書込み制御装置であって、前記メモリから読み出されるリードデータからエラー訂正用検査情報に基づきエラー訂正が必要な個所を特定すると共に、前記メモリを使用するメモリ使用装置から出力されるライト位置情報に基づき前記リードデータの前記特定された個所のエラー訂正の要否を示す制御情報を生成するエラー検知部と、前記ライト位置情報に基づき、前記メモリから読み出されるリードデータに前記メモリ使用装置から出力される前記ライト要求データをマージして前記ライトデータを生成するライトデータ生成部と、前記エラー検知部から出力される前記制御情報に基づき、前記ライトデータ生成部から出力される前記ライトデータに対してエラー訂正を行うエラー訂正部と、前記エラー訂正部から出力される前記ライトデータからエラー訂正用検査ビットを生成して前記メモリに書き込む検査ビット生成部と、を有することを特徴とするメモリ書込み制御装置。前記エラー検知部による前記リードデータのエラー訂正個所の特定および前記制御情報の生成と、前記ライトデータ生成部による前記ライトデータの生成とを、並列に実行させるタイミング制御部と、を有することを特徴とする請求項1記載のメモリ書込み制御装置。上記した従来のメモリ書込み制御装置300によれば、エラー検知部301、エラー訂正部302、ライトデータ生成部303、検査ビット生成部304による、エラー検出、エラー訂正、ライトデータ生成、検査ビット付きライトデータ生成のそれぞれの処理が1クロックで動作する範囲であり、メモリ200からデータをリードしてからメモリ200にライトする検査ビット付きライトデータの生成に至るまでに非常に長いパスが存在し、検査ビット付きライトデータをライトするまでのサイクルが長くなってその高速化が困難であった。本発明は上記した課題を解決するためになされたものであり、メモリへのデータ書込み処理に要する時間の短縮により、システム全体の速度性能の改善をはかったメモリ書込み制御装置を提供することを目的とする上記した課題を解決するために本発明は、所定のデータ幅を単位にエラー訂正用検査ビット付きのライトデータが書き込まれるメモリに対し、前記所定のデータ幅に満たないライト要求データを書き込むメモリ書込み制御装置であって、前記メモリから読み出されるリードデータからエラー訂正用検査情報に基づきエラー訂正が必要な個所を特定すると共に、前記メモリを使用するメモリ使用装置から出力されるライト位置情報に基づき前記リードデータの前記特定された個所のエラー訂正の要否を示す制御情報を生成するエラー検知部と、前記ライト位置情報に基づき、前記メモリから読み出されるリードデータに前記メモリ使用装置から出力される前記ライト要求データをマージして前記ライトデータを生成するライトデータ生成部と、前記エラー検知部から出力される前記制御情報に基づき、前記ライトデータ生成部から出力される前記ライトデータに対してエラー訂正を行うエラー訂正部と、前記エラー訂正部から出力される前記ライトデータからエラー訂正用検査ビットを生成して前記メモリに書き込む検査ビット生成部と、を有することを特徴とする。本発明によれば、エラー検知部が、メモリ使用装置から出力されるライト位置情報に基づき、リードデータの特定された個所のエラー訂正の要否を示す制御情報を生成すると同時に、ライトデータ生成部が、ライト位置情報に基づきメモリから読み出されるリードデータにライト要求データをマージしてライトデータを生成する。そして、エラー訂正部が、その制御情報に基づき、ライトデータ生成部から出力されるライトデータに対してエラー訂正を行ない、検査ビット生成部がエラー訂正部から出力される前記ライトデータからエラー訂正用検査ビットを生成してメモリに書き込む。したがって、メモリからデータをリードしてからメモリにライトするエラー訂正用検査ビット付きライトデータの生成に至るまでのサイクル長が短縮され、その結果、メモリへのデータ書込み処理の高速化を実現できる。このように、メモリへのデータ書込み処理に要する時間の短縮によりシステム全体の速度性能の改善がはかれる。本発明において、前記エラー検知部による前記リードデータのエラー訂正個所の特定および前記制御情報の生成と、前記ライトデータ生成部による前記ライトデータの生成とを、並列に実行させるタイミング制御部と、を有することを特徴とする。本発明によれば、リードデータのエラー訂正個所の特定および制御情報の生成と、ライト要求データをマージしたライトデータの生成とを並列に実行させることにより、エラー検出とライトデータの生成とを逐次行なっていた従来例に比較してメモリライトに要する時間が短縮され、システム全体としての速度性能の向上がはかれる。本発明のメモリ書込み制御装置によれば、メモリへのデータ書込み処理に要する時間の短縮により、システム全体の速度性能の改善がはかれる。以下、添付図面を参照して本発明を実施するための実施の形態以下、単に本実施形態というについて詳細に説明する。実施形態の構成図1は、本実施形態に係るメモリ書込み制御装置の構成を示すブロック図である。図1によれば、メモリ書込み制御装置3は、メモリ2とCPU1との間にあって、エラー検知部31と、ライトデータ生成部32と、エラー訂正部33と、検査ビット生成部34と、タイミング生成部35とを含み構成される。エラー検知部31は、CPU1から信号線20を介して出力されるアドレスにしたがい、信号線21を介してメモリ2から出力読み出しされるリードデータから、エラー訂正用検査情報に基づきエラー訂正が必要な個所を特定する。また、エラー検知部31は、CPU1から信号線22を介して出力されるライト位置情報に基づきリードデータの特定された個所のエラー訂正の要否を示す制御情報を生成し、信号線23を介してエラー訂正部33へ出力する。ライトデータ生成部32は、CPU1から信号線22を介して出力されるライト位置情報に基づき、メモリ2から読み出されるリードデータに、同じくCPU1から信号線22を介して出力されるライト要求データをマージしてライトデータを生成し、信号線23を介してエラー訂正部33へ出力する。エラー訂正部33は、信号線23を介してエラー検知部31から出力される制御情報に基づき、信号線24を介してライトデータ生成部32から出力されるライトデータに対してエラー訂正を行ない、信号線25を介して検査ビット生成部34に出力する。検査ビット生成部34は、信号線25を介してエラー訂正部33から出力されるライトデータからエラー訂正用検査ビットを生成して信号線26を介してメモリ2に書き込む。なお、タイミング生成部35は、CPU1から信号線27を介して出力されるタイミング制御信号に基づき、エラー検知部31によるエラー検出と、ライトデータ生成部32による補正前のライトデータの生成とを並列に実行させるためのシーケンス制御を行う。実施形態の動作以下、図2に示す信号線上を伝播するデータ例を参照しながら、図1に示す本実施形態のメモリ書込み制御装置3の動作について詳細に説明する。まず、CPU1からメモリ2に対し、信号線20経由でメモリアドレスAに対するデータライト要求が出力されると、メモリ2からアドレスAに該当するデータが信号線21を介して読み出され、エラー検知部31、及びライトデータ生成部32の一方の入力端子に出力される。これを受けてエラー検知部31では、拡張ハミング符号を使用してエラー訂正すべきビットを特定する。また、エラー検知部31では、特定したエラー訂正を行うべきビットが他のビットに置換反転され、訂正する必要のないデータであるか否かを判別し、その判別結果を制御情報として信号線23経由でエラー訂正部33の一方の入力端子に出力する。このとき同時に、ライトデータ生成部32では、信号線21を介してメモリ2から読み出されたメモリアドレスAに該当するリードデータと、CPU1から信号線22を介して出力されるライト要求データとをマージしており、このマージした結果をエラー訂正部33の他方の入力端子に出力している。エラー訂正部33では、信号線23を介してエラー検知部31から出力される制御情報に基づき、信号線24を介してライトデータ生成部32から出力されるライトデータに対してエラー訂正を行ない、信号線25を介して検査ビット生成部34に出力する。検査ビット生成部34では、信号線25を介してエラー訂正部33から出力されるライトデータから拡張ハミング符号を用いてエラー訂正用検査ビットを生成して信号線26を介してメモリ2に書き込む。図2を参照しながら具体的な動作について説明する。図2によれば、メモリ2から出力されるリードデータは、最上位ビットがエラー訂正要を示す1が設定されている。また、CPU1により生成され出力されるライト位置情報は、下位8ビットが1を示している。ここでは、1がデータライトされたビット、0がデータライトされないビットを示す。ここで、エラー検知部31から信号線23を介して出力されるデータの最上位ビットが訂正要を示す制御情報1であり、ライトデータ生成部32から信号線24を介して出力されるライトデータK,L,M,Dのうち、データKの最上位ビットが1の場合に、エラー訂正部33から信号線25経由で出力されるデータは、データKの最上位ビットが1から0に訂正された、K‘、およびL,M,Dになっている。ここで訂正されたライトデータは、信号線25を介して検査ビット生成部34に出力され、検査ビット生成部34では、エラー訂正部33から出力されるライトデータから拡張ハミング符号を用いてエラー訂正用検査ビットを生成して信号線26を介してメモリ2に書き込む。これにより、メモリ2は、該当アドレスに検査ビット付ライトデータを保持することができる。実施形態の効果以上説明のように、本実施形態によるメモリ書込み制御装置3によれば、エラー検知部31が、CPU1から出力されるライト位置情報に基づき、リードデータの特定された個所のエラー訂正の要否を示す制御情報を生成し、同時に、ライトデータ生成部32が、そのライト位置情報に基づきメモリ2から読み出されるリードデータにライト要求データをマージしてライトデータを生成する。そして、エラー訂正部33が、エラー検知部31から出力される制御情報に基づき、ライトデータ生成部32から出力されるライトデータに対してエラー訂正を行ない、検査ビット生成部34がエラー訂正部33から出力されるライトデータからエラー訂正用検査ビットを生成してメモリ2に書き込む。したがって、メモリ2からデータをリードしてからメモリ2にライトするエラー訂正用検査ビット付きライトデータの生成に至るまでのサイクル長が短縮され、その結果、メモリ2へのデータ書込み処理の高速化を実現できる。このように、メモリ2へのデータ書込み処理に要する時間の短縮によりシステム全体の速度性能の改善がはかれる。また、エラー検知部31によるリードデータのエラー訂正個所の特定および制御情報の生成と、ライトデータ生成部32によるライト要求データをマージしたライトデータの生成とを並列に実行させることにより、エラー検出とライトデータの生成とを逐次行なっていた従来例に比較してメモリライトに要する時間が短縮され、システム全体としての速度性能の向上がはかれる。なお、本実施形態では、メモリ使用装置としてCPU1のみ例示したが、メモリ使用装置が入出力装置であっても同様に動作する。また、本実施形態において使用されるエラー検出訂正符号は拡張ハミング符号としたが、他にターボ符号、リードマラー符号等があり、これらの種類に依存するものではくエラー検出訂正符号のいずれの種類にも適用できる。また、本実施形態の図2に示す検査ビットの格納位置、及び訂正箇所データ、ライト位置指定信号、補正データの書式はいずれも一例であり、それぞれにおいて必要なデータが示せればその書式は制限されないものとする。以上、本実施形態について説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されないことは言うまでもない。上記実施形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。またそのような変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。"