炭化珪素半導体装置の製造方法であって、MOSFETのチャネル領域に炭素の原子空孔を導入する工程を有し、炭素の原子空孔に起因するトラップ準位密度が5×1013cm3以上1×1014cm3以下とすることを特徴とする炭化珪素半導体装置の製造方法。炭素の原子空孔を導入する工程は、Si種を含むガスとC種を含むガスの流量比率を、C/Si比が04以上08以下となるように制御して、前記炭化珪素エピタキシャル膜をエピタキシャル成長させる工程であることを特徴とする請求項1記載の炭化珪素半導体装置の製造方法。請求項1又は2に記載の炭化珪素半導体装置の製造方法により製造されたMOSFETであることを特徴とする炭化珪素半導体装置。SiC-MOSFETは、主としてチャネル移動度が低いため、チャネル抵抗が高く、期待される低いオン抵抗が得られていない。その理由は、次のように考えられる。第一には、SiCは不純物の拡散係数が小さいため、チャネル領域をイオン注入で作らざるを得ず、イオン注入によって誘起される結晶欠陥や、活性化しない格子間の不純物が、チャネル移動度を下げている。第二には、SiCでは、酸化の際に、炭素が酸化膜/SiC界面に残留してしまい、その残留炭素が界面準位を増大させ、チャネル移動度を低下させている。第一の問題については、チャネル領域をエピタキシャル成長で作成したMOSFETが知られている特許文献1参照。第二の問題については、ゲート酸化後に水素やN2O雰囲気のアニールPOA:Post-OxidationAnnealingを行って、残留炭素による界面準位をパッシベートする技術が知られている特許文献2、3参照。一方、残留炭素の発生を抑える方法がある。例えば、SiC上にSiチャネル層を形成し、その表面にゲート酸化膜を形成する方法特許文献4参照、Si原子でSiC表面をパッシベートしてからその上にLTO膜Lowtemperatureoxide膜を堆積し、熱処理してSiのみ酸化する方法特許文献5参照が提案されている。しかし前者は、Siを用いているため、Siの部分で絶縁破壊電界強度が低くなりSiCの利点が失われるという問題がある。また後者はパッシベートした表面Si層のみ酸化する必要があるため、熱処理温度を低く抑える必要があり、酸化膜の品質が低下して耐圧が低くなるという問題がある。本発明は、これらの問題を解決しようとするものであり、SiC-MOSFETにおいて、MOSFETのチャネル移動度を上昇させることを目的とするものである。また、本発明は、酸化時の残留炭素を低減し、MOSFETのチャネル移動度を上昇させるための手法を提供することを目的とするものである。本発明は、SiC-MOSFETのチャネル層を形成する際に炭素の原子空孔炭素空孔ともいうを意図的に導入するものである。ここで炭素の原子空孔とはエピタキシャル膜を構成するSiCの単結晶の格子点で炭素原子のあるべき位置に炭素原子が存在しないことをいう。本発明のSiC-MOSFETの構造及びその製造方法を、図1及び図2を参照して説明する。図1はMOSFETの製造工程途中の断面図である。図2はMOSFETの断面図である。n型SiC基板1の上にn-型エピタキシャル層2を形成する。その後、n-型エピタキシャル層2の上に酸化膜のマスクを形成し、Alを選択的にイオン注入してp型ベース領域3を形成し、酸化膜を除去する。その上にチャネル領域としてp-型エピタキシャル層4を成長させる。該エピタキシャル層4の成長において、本発明では、エピタキシャル成長条件を調整し、p-型エピタキシャル層4中に炭素空孔を導入する図1参照。その後、酸化膜マスクの形成とイオン注入により、n型ソース領域5、p型コンタクト領域図示せず、低濃度n-型ベース領域6を形成する。続いて、活性化熱処理を行い、注入イオンを活性化させる。その後、ゲート絶縁膜7を形成し、続いてゲート電極8、層間絶縁膜9、ソース電極10を形成するとともに、n型SiC基板1の裏面にドレイン電極11の形成を行うことにより、MOSFETを作製する図2参照。本発明は、SiC-MOSFETにおいて、チャネル層を形成する際に炭素空孔を意図的に導入することにより、SiC層中から予め炭素を除いておくことができ、酸化した際に、酸化膜/SiC界面の残留炭素を減らすことができる。しかも、チャネル層表面だけでなく、チャネル層全体に渡って炭素空孔が存在するため、酸化によって酸化膜/SiC界面がチャネル層表面から内部に移動しても、効果が得られる。本発明の製造方法は、従来提案されてきた水素やN2O雰囲気のPOAによる界面準位をパッシベートしてチャネル移動度を向上させる方法と組み合わせて用いることで、さらにチャネル移動度を上昇させることが可能である。炭素空孔を導入するには、チャネル領域のエピタキシャル成長時に、Si種を含むガスとC種を含むガスの流量比率以下、C/Si比を、低いC/Si比に制御してエピタキシャル成長させることで実現することができる。ただし、C/Si比を下げていくにつれて成長速度が低下するため、プロセス効率に影響しない程度の成長速度3μm/h以上に抑える必要がある。導入された炭素空孔を確認する方法としては、チャネル層がn型エピタキシャル層の場合についてはZ12、p型エピタキシャル層の場合についてはHK4に代表される炭素空孔に起因したトラップ準位密度を、DLTSDeepLevelTransientSpectroscopy法で評価する方法がある。Z12派伝導帯から065eVの位置にある電子トラップ準位、HK4は価電子帯から144eVの位置にあるホールトラップ準位である。トラップ準位密度は、平均的なエピタキシャル層では2×1013cm3以下であるが、本発明のように意図的に炭素空孔を導入した場合、概ね5×1013cm3以上の高い密度となる。またトラップ準位密度が高すぎると結晶の不完全性により素子のリーク電流が大きくなるため、1×1014cm3以下に抑えるのが良い。炭素空孔に起因するトラップ準位密度はC/Si比と負の相関を持つので、C/Si比を調整することでトラップ準位密度を所定値以下に抑えることができる。本発明は、前記目的を達成するために、以下の特徴を有するものである。本発明は、チャネル層をエピタキシャル成長により形成し、成長の際にC/Si比を意図的に小さく制御することにより、エピタキシャル膜中に炭素空孔を多数導入することを特徴とする。本発明は、炭化半珪素半導体装置において、MOSFETのチャネル領域となる炭化珪素エピタキシャル膜に炭素の原子空孔が導入されて、炭素の原子空孔に起因するトラップ準位密度が5×1013cm3以上1×1014cm3以下であることを特徴とする。本発明は、炭化珪素半導体装置の製造方法において、MOSFETのチャネル領域となる炭化珪素エピタキシャル膜を作成する際に、炭素の原子空孔を導入する工程を有し、炭素の原子空孔に起因するトラップ準位密度が5×1013cm3以上1×1014cm3以下とすることを特徴とする。本発明の炭素の原子空孔を導入する工程は、Si種を含むガスとC種を含むガスの流量比率を、C/Si比が04以上08以下となるように制御して、前記炭化珪素エピタキシャル膜をエピタキシャル成長させることが望ましい。本発明の装置は、SiC-MOSFETのチャネル領域のエピタキシャル成長時に低いC/Si比で成長させることで、炭素空孔をエピタキシャル膜に導入することができ、MOSFETとして、高いチャネル移動度を得ることができ、素子を低抵抗化することができる。本発明によれば、炭素の原子空孔が炭化珪素エピタキシャル層に導入され、C/Si比が04以上08以下の範囲で、トラップ準位密度が5×1013cm3以上の高い密度が得られる。また、本発明において、トラップ準位密度は、1×1014cm3以下に抑えるので、結晶の不完全性による素子のリーク電流が増大することはない。本発明によれば、C/Si比を04以上08以下の範囲となるよう制御してエピタキシャル成長させることにより、成膜速度を3μm/h以上に維持しつつ、従来のC/Si比14と比べて界面準位密度を低減することができ、その結果チャンネル移動度を向上させることができる。本発明の、SiC-MOSFETのチャネル層を形成する際に炭素の原子空孔を意図的に導入する方法及び該方法により製造されたSiC-MOSFETについて、以下詳細に説明する。実施の形態1本実施の形態は、炭化珪素エピタキシャル膜をエピタキシャル成長させる工程で、炭素空孔を意図的に導入する方法である。まず予備実験として、エピタキシャル層を成膜する際の反応ガスのC/Si比が異なる複数の場合について、作成されたエピタキシャル層を調べた。エピタキシャル成長炉内に4H-SiC000-1面4°オフのn型SiC基板を設置し、温度1670°C、圧力10000Paに保持しつつ、キャリアガスとして水素100slm、反応ガスとしてモノシラン50sccm及びプロパン23.3~6.7sccmC/Si比で14~04に相当する。、ドーパントガスとして窒素01sccmを流して、およそ5μm厚さ、ドーピング濃度1×1016cm3のn-型エピタキシャル層を成膜した。その後、Wet酸化により酸化膜を50nm形成し、その上にAl電極を付けてパターンニングし、酸化膜評価用テストデバイスを作成し、容量-電圧C-V法測定によりSiCと酸化膜界面の界面準位密度を評価した。評価の結果を図3に示す。図3は、C/Si比と、界面準位密度及び成膜速度の関係を示す図である。SiCと酸化膜界面の界面準位密度を半導体エネルギーバンドの伝導帯端C-V法の評価条件である。から01-02eVの深さで比較した結果、C/Si比を08以下に下げていくと界面準位密度が低減していくことが分かった。また成膜速度について調べたところ、C/Si比を下げるにつれて徐々に低下し、C/Si比を04に下げると成膜速度が3μm/hに低下することが分かった。次に本実施の形態について、図1及び2を参照して以下説明する。図1は、SiC-MOSFETの、エピタキシャル膜の成長工程を示す図であり、図2は、SiC-MOSFET素子の断面構造を示す図である。本実施の形態の例として、12kV耐圧のプレーナー型縦型MOSFETを試作した。まず4H-SiC000-1面4°オフのn型SiC基板1の上に窒素を1×1016cm3にドープした、10μmの厚さのn-型エピタキシャル層2をC/Si比13で成膜した。続いて、その上に酸化膜のマスクを形成し、Alを選択的にイオン注入し、p型ベース領域3を形成し、酸化膜を除去した。その上にチャネル領域として05μmの厚さのp-型エピタキシャル層4を成長させた。p-型エピタキシャル層4は、C/Si比が06となるようなC3H8/SiH4ガス流量比でエピタキシャル成長させることで形成した。この際の断面図が図1である。その後、酸化膜マスクの形成と燐イオン注入によりn型ソース領域5、アルミニウムイオン注入によりp型コンタクト領域図示せず、窒素イオン注入により低濃度n-型ベース領域6を形成した。続いて、活性化熱処理を行い、注入イオンを活性化させた。その後、ゲート酸化膜7を水蒸気雰囲気中でWet酸化により形成した。続いて、ポリシリコンによるゲート電極8、堆積酸化膜による層間絶縁膜9、ニッケルによるソース電極10および、ドレイン電極11の形成を行い、MOSFET1を作製した。比較のため、従来の条件であるC/Si比が14となるようなC3H8/SiH4ガス流量比で、p型エピタキシャル層p-型エピタキシャル層4を成長させたMOSFET比較例を作成した。p型エピタキシャル層の成長以外のプロセスはMOSFET1と同様である。なお、MOSFET1およびMOSFET比較例の断面構造は図2と同様である。試作したMOSFET1、MOSFET比較例について、チャネル実効移動度を比較したところ、従来のp型エピタキシャル層形成条件で作成したMOSFET比較例が15cm2/Vsであったのに対し、本実施の形態のエピタキシャル層形成条件でチャネル層を形成して作成したMOSFET1では、25cm2/Vsに向上した。本実施の形態の方法を用いて、従来よりもチャネル移動度を向上させた低抵抗なMOSFETを作成することができた。本実施の形態1では、反応ガスとしてモノシランとプロパンを用いたが、塩化水素を添加した場合も、C/Si比が04~08の範囲で炭素空孔を導入する効果があった。塩化水素HClガスにより、SiH4の分解が促進され、成膜速度が向上する。また、実施の形態1におけるモノシランの代わりに、ジクロロシラン、トリクロロシラン、四塩化ケイ素のいずれかを用いた場合にも、C/Si比が04~08の範囲で炭素空孔を導入する効果があった。なお、上記実施の形態等で示した例は、発明を理解しやすくするために記載したものであり、この形態に限定されるものではない。