基板と、前記基板の上にゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極の下の前記基板に設けられたチャネル領域と、第1の不純物を有し、前記チャネル領域の一方の側に隣接して前記基板に設けられ、且つ、前記チャネル領域とともにキャリアがトンネルする第1の境界を成すソース領域と、第2の不純物を有し、前記チャネル領域の他方の側に隣接して前記基板に設けられ、且つ、前記チャネル領域とともに第2の境界を成すドレイン領域と、を備え、前記ゲート電極の前記ソース領域側の側面は、ゲート長方向に沿って延びる凸部を有し、前記ゲート電極の前記ドレイン領域側の側面は、ゲート幅方向と平行であり、前記第1の境界及び前記第2の境界は、前記ゲート電極の前記ソース領域側の側面及び前記ドレイン領域側の側面に対応する形状を有し、前記基板の表面上における、前記第1の境界の長さは、前記第2の境界の長さに比べて長い、ことを特徴とする半導体装置。前記ゲート絶縁膜及び前記ゲート電極は、前記ソース領域側に櫛歯を有する櫛形の形状であることを特徴とする請求項1に記載の半導体装置。前記チャネル領域の前記ソース領域側のチャネル幅は、前記チャネル領域の前記ドレイン領域側のチャネル幅と比べて、長いことを特徴とする請求項1又は2に記載の半導体装置。前記ゲート幅方向に沿った位置に応じて異なるゲート長を有することを特徴とする請求項1から3のいずれか1つに記載の半導体装置。基板上の所望の位置にチャネル領域を設け、前記チャネル層の上に、ゲート絶縁膜を介して、一方の側面はゲート長方向に沿って延びる凸部を有し、且つ、他方の側面はゲート幅方向と平行であるようなゲート電極を形成し、前記ゲート電極をマスクとして用いて、前記ゲート電極の一方の側面に隣り合う前記基板に第1の不純物を注入し、前記ゲート電極の他方の側面に隣り合う前記基板に第2の不純物を注入する、ことを備える半導体装置の製造方法。前記ゲート絶縁膜及び前記ゲート電極は、前記一方の側面側に櫛歯を有する櫛形の形状であることを特徴とする請求項5に記載の半導体装置の製造方法。本発明は、ドレイン電流が大きく、且つ、製造が容易な半導体装置及びその製造方法を提供するものである。本発明の実施形態によれば、半導体装置は、基板と、前記基板の上にゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極の下の前記基板に設けられたチャネル領域と、第1の不純物を有し、前記チャネル領域の一方の側に隣接して前記基板に設けられ、且つ、前記チャネル領域とともにキャリアがトンネルする第1の境界を成すソース領域と、第2の不純物を有し、前記チャネル領域の他方の側に隣接して前記基板に設けられ、且つ、前記チャネル領域とともに第2の境界を成すドレイン領域と、を備える。さらに、前記ゲート電極の前記ソース領域側の側面は、ゲート長方向に沿って延びる凸部を有し、前記ゲート電極の前記ドレイン領域側の側面は、ゲート幅方向と平行であり、前記第1の境界及び前記第2の境界は、前記ゲート電極の前記ソース領域側の側面及び前記ドレイン領域側の側面に対応する形状を有し、前記基板の表面上における、前記第1の境界の長さは、前記第2の境界の長さに比べて長い。以下、図面を参照して、実施形態を説明する。ただし、本発明はこの実施形態に限定されるものではない。なお、全図面にわたり共通する部分には、共通する符号を付すものとし、重複する説明は省略する。また、図面は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置とは異なる個所もあるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。本実施形態のトンネルFET半導体装置21を、図1を用いて説明する。本実施形態におけるトンネルFETは、横方向にチャネル領域とソース領域とが接している、横方向にバンド間トンネリングが起こるような構造を有する。また、トンネルFET21においては、ソース領域7とドレイン領域8とは異なるタイプの拡散層からなり、ここでは、ソース領域7がp型拡散層からなり、且つ、ドレイン領域8がn型拡散層からなるn型トンネルFETを例として説明するが、本発明はこれに限定されるものではなく、p型トンネルFETであっても良い。図1aはトンネルFET21の平面を示し、図1bは、トンネルFET21のゲート長方向に沿った断面を示し、言い換えると、図1aにおけるB-B ́の断面を示す。また、以下の説明においては、ゲート長方向とは、ソース領域7とドレイン領域8との間の間隔の長さに沿った方向を意味し、ゲート幅方向とは、ゲート長方向に垂直に交わる方向を意味する。本実施形態のトンネルFET21は、図1aに示すように、半導体基板1に一対の素子分離のためのSTIShallowTrenchIsolation15が形成されており、一対のSTI15の間が素子領域2である。図1aにおいては、素子領域2の左側部分がp型のソース領域7であり、その右側部分がn型ドレイン領域8である。さらに、ソース領域7とドレイン領域8との間には、半導体基板1上にゲート絶縁膜5を介してゲート電極6が形成されている。このゲート電極6において、そのソース領域7側の側面は、ゲート長方向図1aにおいては、左右方向に沿って延びる凸部6aを有し、そのドレイン領域8側の側面は、ゲート幅方向図1aにおいては、上下方向と平行である。詳細には、図1aに示されるように、ゲート電極6はそのソース領域7側に櫛歯を有する櫛形の形状である。図1aにおいてbで示されるゲート電極6のゲート長方向に沿った長さは、例えば50nmであり、cで示される凸部6aのゲート長方向に沿った長さは、例えば50nmである。なお、ゲート電極6は、凸部6aが矩形であるような櫛形の形状に限定されるものではなく、例えば凸部6aが三角形であるような鋸歯の形状であっても良く、この凸部6aの形状やサイズ等は、トンネルFET21に対して要求される特性や製造工程の精度等にあわせて、適宜選択することができる。後で説明するように、ソース領域7及びドレイン領域8は、ゲート電極6をマスクとして用いてイオン注入することにより形成されるため、ゲート電極6の形状に対応するような形状となる。従って、ソース領域7とチャネル領域4との境界である第1の境界10は凹凸状の形状となり、詳細には、図1aにおいては矩形波状となる。さらに、ドレイン領域8とチャネル領域4との境界である第2の境界11はゲート幅方向と平行な直線となる。よって、半導体基板1の表面上において、第1の境界10の長さは、第2の境界11の長さに比べて長いものとなっている。なお、第1の境界は、その長さが第2の境界11よりも長くなるように凹凸状の形状であれば良く、矩形波状に限定されるものではない。トンネルFET21において、キャリアはゲート電極6の下の半導体基板1の表面近傍を流れるため、キャリアがバンド間トンネリングする箇所は、半導体基板1の表面近傍であって第1の境界10上である。従って、半導体基板1の表面上において、第1の境界10を凹凸状の形状にして、その長さを第2の境界11の長さに比べて長くすることにより、チャネル領域4のソース領域7側のチャネル幅をチャネル領域4のドレイン領域8側のチャネル幅と比べて長くすることができることから、キャリアがトンネリングする箇所を多くし、ひいてはトンネルFET21のドレイン電流を増加させることができる。また、図1aに示すように、ゲート電極6のソース領域7側の側面は、ゲート長方向に沿って延びる凸部6aを有していることから、1つのトンネルFET21は、ゲート幅方向に沿った位置に応じて異なるゲート長ソース領域7とドレイン領域8との距離を有する。詳細には、ゲート幅方向に沿って、ゲート長が周期的に変化している。そして、ゲート電極6の側面は側壁膜9に覆われている。側壁膜9は、図1aに示されるように、隣り合う凸部6aの間を埋め込むことなく、ゲート電極6の形状に沿って形成しても良く、もしくは、隣り合う凸部6aの間を埋め込むように形成しても良い。側壁膜9の形状等についても、トンネルFET21に対して要求される特性等にあわせて適宜選択することができる。なお、隣り合う凸部6aの間を埋め込まないようにして側壁膜9を形成する場合には、図1aに示される隣り合う凸部6aの間隔dは、側壁膜9の膜厚に対して2倍以上になるようにすることが好ましい。さらに、ここでは図示しないが、ソース領域7及びドレイン領域8の表面はシリサイド膜に覆われていても良い。その際、隣り合う凸部6aの間を埋め込まないようにして側壁膜9を形成した場合には、シリサイド膜を側壁膜9に覆われた隣り合う凸部6aの間に形成しても良く、もしくは、シリサイド膜を隣り合う凸部6aの間に形成していなくても良い。また、隣り合う凸部6aの間を埋め込むようにして側壁膜9を形成した場合には、シリサイド膜は隣り合う凸部6aの間には形成しないこととなる。シリサイド膜の有無及びその形状等についても、トンネルFET21に対して要求される特性等にあわせて適宜選択することができる。次に、本実施形態のトンネルFET21の断面を、図1bを用いて説明する。シリコン基板1に一対の素子分離のためのSTI15が形成されており、一対のSTI15の間は素子領域2である。素子領域2の中央部分には、半導体基板1の上にゲート絶縁膜5を介して設けられたゲート電極6と、ゲート絶縁膜5及びゲート電極6の側面を覆う側壁膜9とが設けられている。ゲート電極6の下の半導体基板1にはチャネル領域4が位置することとなる。さらに、ゲート長方向図1bにおいては左右方向に沿って、チャネル領域4を挟み込むように、半導体基板1にはソース領域7とドレイン領域8とが形成されている。詳細には、チャネル領域4の右側には、ゲート電極6のソース領域7側の端部と一部がオーバーラップするように形成されたソースエクステンション層30を有するソース領域7が、言い換えると、チャネル領域4の一方の側と隣接するようにソース領域7が形成されている。さらに、チャネル領域4の左側には、ゲート電極6のドレイン領域8側の端部と一部がオーバーラップするように形成されたドレインエクステンション層31を有するドレイン領域8が、言い換えると、チャネル領域4の他方の側に隣接するようにドレイン領域8が形成されている。半導体基板1は、例えばシリコン基板からなる。しかしながら、半導体基板1は、シリコン基板に限定されるものではなく、SiGe基板等の他の基板であっても良い。STI15は、酸化シリコン等の絶縁膜が埋め込まれた溝からなる。ゲート電極6は、例えば多結晶シリコン、タングステン、アルミニウムからなる。ゲート絶縁膜5は、例えば酸化シリコンからなる。さらに、側壁膜9は、酸化シリコン膜、窒化シリコン膜等からなる。次に、本実施形態のトンネルFET21の製造方法を図2から図7を用いて説明する。図2から図7は、本実施形態のトンネルFET21の製造方法を説明するための各工程を示す図であり、詳細には、それぞれの図のaは、各工程の平面図であり、それぞれの図のbは、対応する各工程の平面図aのゲート長方向に沿った断面を示し、詳細には、対応する各工程の平面図aのB-B ́の断面を示す。まず、図2a及びbに示されるように、半導体基板1の素子領域2を電気的に分離するために、素子領域2を挟むように一対のSTI115を形成する。さらに、素子領域2の中央部はチャネル領域となるが、所望のトンネルFET21の閾値電圧を得るために、p型もしくn型の不純物をこのチャネル領域に注入しても良い。次に、図3a及びbに示されるように、ゲート絶縁膜5と、その上にゲート電極6とを、例えばCVDChemicalVaporDeposition法により所望の膜厚に堆積する。さらに、ゲート電極6の上にレジスト40を形成する。このレジスト40は、図1aに示されるようなゲート電極6の形状と同じになるようにあらかじめパターニングされている。すなわち、図3aに示されるように、レジスト40においては、その右側の側面はゲート幅方向と平行であり、その左側の側面はゲート長方向に沿って延びる凸部40aを有することとなる。詳細には、レジスト40の形状は、一方の側に櫛歯を有する櫛形の形状である。そして、図4a及びbに示されるように、パターニングされたレジスト40をマスクとして用いて、ゲート絶縁膜5とゲート電極6とを、例えばRIE法を用いて加工する。このようにすることにより、ゲート絶縁膜5とゲート電極6とにおいて、右側の側面はゲート幅方向と平行であり、左側の側面はゲート長方向に沿って延びる凸部6aを有する。詳細には、ゲート絶縁膜5とゲート電極6とは、一方の側に櫛歯を有する櫛形の形状である。さらに、図5a及びbに示されるように、この状態において、ゲート電極6をマスクとして用いて、ボロン等のp型の不純物をチャネル領域4の左側の半導体基板1に注入し、リン等のn型の不純物をチャネル領域4の右側の半導体基板1に注入して、アニールする。このようにして、半導体基板1中に、ソースエクステンション領域30とドレインエクステンション領域31とが形成される。このようにして、図5aに示されるように、半導体基板1をその上面から見ると、ソースエクステンション領域30とチャネル領域4との境界と、ドレインエクステンション領域31とチャネル領域4との境界とは、ゲート電極6の形状に対応するような形状となる。したがって、ソースエクステンション領域30とチャネル領域4との境界である第1の境界10は、凹凸状の形状となり、詳細には矩形波状となる。さらに、ドレインエクステンション領域31とチャネル領域4との境界である第2の境界11は、ゲート幅方向と平行な直線となる。次に、側壁膜9を形成するため、例えば酸化シリコン膜をCVD法等により堆積し、例えばRIE法を用いて酸化シリコン膜に対し異方性エッチングを行う。このようにすることで、図6a及びbに示されるような側壁膜9が形成される。側壁膜9の形状等は、先に説明したように、トンネルFET21に対して要求される特性等にあわせて適宜選択することができる。なお、ゲート電極6の隣り合う凸部6aの間を埋め込まないようにして側壁膜9を形成する場合には、隣り合う凸部6aの間隔dは、側壁膜9の膜厚に対して2倍以上になるように、ゲート電極6を形成することが好ましい。さらに、図7a及びbに示されるように、この状態において、側壁膜9に覆われたゲート電極6をマスクとして用いて、ボロン等のp型の不純物をチャネル領域4の左側の半導体基板1に注入し、リン等のn型の不純物をチャネル領域4の右側の半導体基板1に注入し、アニールする。このようにして、半導体基板1中にソース領域7とドレイン領域8とが形成される。この後、所望により、ソース領域7及びドレイン領域8の表面にシリサイド膜を形成することができる。シリサイド膜の形状等についても、先に述べたように、トンネルFET21に対して要求される特性等にあわせて適宜選択することができる。本実施形態によれば、半導体基板1の表面上においてソース領域7とチャネル領域4との境界である第1の境界10を凹凸状の形状にして、その長さを長くすることにより、キャリアがトンネリングする箇所を多くし、ひいては、トンネルFET21のドレイン電流を増加させることができる。すなわち、横方向にバンド間トンネリングする構造は、製造が容易であるものの、縦方向にバンド間トンネリングする構造に比べてバンド間トンネリングが起こる領域が小さいためドレイン電流が小さいという欠点があったが、本実施形態によればその欠点を改善することができる。さらに、従来から用いられている半導体装置の製造方法を用いることができることから、本実施形態によれば容易にトンネルFETを形成することができる。ゲート電極は従来から精度良く加工することが可能であり、精度良く加工されたゲート電極をマスクとして用いることにより、より容易に所望のトンネルFETを形成することができる。なお、本実施形態においては、図1aに示すように、ゲート電極6のソース領域7側の側面は、ゲート長方向に沿って延びる凸部6aを有していることから、1つのトンネルFET21中、ゲート幅方向に沿って、ソース領域7とドレイン領域8との距離であるゲート長が周期的に変化している。しかしながら、このゲート長の変化の幅は小さく、また、トンネルFET21の特性に対しては、キャリアがトンネリングする箇所の抵抗値等の影響が大きいため、ゲート長が変化することによるトンネルFET21の特性に対する影響は小さくなる。なお、本発明は、上記実施形態に限定されるものではなく、これら以外の各種の形態を採ることができる。すなわち、本発明の趣旨を逸脱しない範囲で適宜変形して実施することができる。