"第1の電極と,第2の電極と,前記第1の電極と前記第2の電極との間のカルコゲナイドガラス層と,前記カルコゲナイドガラス層と前記第2の電極との間の錫-カルコゲナイド層とを備え,前記錫-カルコゲナイド層がセレン化錫を含む,抵抗可変メモリディバイス。合金制御層をさらに備える請求項1に記載の抵抗可変メモリディバイス。前記合金制御層がセレンを含む請求項2に記載の抵抗可変メモリディバイス。前記合金制御層が酸化錫を含む請求項2に記載の抵抗可変メモリディバイス。前記合金制御層が前記錫-カルコゲナイド層の上にある請求項2に記載の抵抗可変メモリディバイス。約260°Cで約5分間のアニールに耐え,その後にメモリディバイスとして動作することが可能な,請求項1に記載の抵抗可変メモリディバイス。前記第2の電極が前記メモリディバイスの基板上の位置を定める請求項1に記載の抵抗可変メモリディバイス。前記カルコゲナイドガラス層が導電チャネルをその内部に有する請求項1に記載の抵抗可変メモリディバイス。前記メモリディバイスを低抵抗メモリ状態にプログラムするために,前記カルコゲナイドガラス層内に導電路が形成されうる,請求項1に記載の抵抗可変メモリディバイス。前記導電路が錫および銀のうちの少なくともいずれか一方を含む請求項9に記載の抵抗可変メモリディバイス。前記錫-カルコゲナイド層がSn1xSeを含み,ここでxは約1と約0の間である,請求項1に記載のメモリディバイス。基板と,前記基板の上の導電アドレス線と,前記導電アドレス線の上の第1の電極と,前記第1の電極の上の第1のカルコゲナイドガラス層である前記カルコゲナイドガラス層と,前記第1のカルコゲナイドガラス層の上の前記錫-カルコゲナイド層と,前記錫-カルコゲナイド層の上の第2のカルコゲナイドガラス層と,前記第2のカルコゲナイドガラス層の上の銀層と,前記銀層の上の第3のカルコゲナイドガラス層と,前記第3のカルコゲナイドガラス層の上の第2の電極とを備え,前記第1の電極がタングステンを含み,前記第1のカルコゲナイドガラス層がセレン化ゲルマニウムを含み,前記第2のカルコゲナイドガラス層がセレン化ゲルマニウムを含み,前記第3のカルコゲナイドガラス層がセレン化ゲルマニウムを含み,前記第2の電極がタングステンおよび錫のうちのいずれか一方を含む,請求項1に記載の抵抗可変メモリディバイス。プロセッサと,請求項1から12のいずれか一項に記載の抵抗可変メモリディバイスとを備える,プロセッサシステム。抵抗可変メモリディバイスの形成方法であって,基板を準備し,前記基板の上に第1の電極を設け,前記基板の上に第2の電極を設け,前記第1の電極と前記第2の電極との間に第1のカルコゲナイドガラス層を形成し,そして前記第1のカルコゲナイドガラス層と前記第2の電極との間に錫-カルコゲナイド層を形成し,前記錫-カルコゲナイド層がセレン化錫を含む,方法。前記セレン化錫の化学量論的組成がSn1xSeであり,xの範囲が約1から約0である,請求項14に記載の方法。コンディショニングステップにより,前記第1のカルコゲナイドガラス層内に導電チャネルを形成する請求項14に記載の方法。前記コンディショニングステップが,前記第1のカルコゲナイドガラス層および前記錫-カルコゲナイド層を横切って電圧パルスを印加することを含む,請求項16に記載の方法。前記基板の上に導電アドレス線を形成し,前記アドレス線および前記基板の上に第1の絶縁層を形成し,前記第1の絶縁層に開口部を形成し,前記開口部において前記アドレス線の一部を露出させ,前記アドレス線の上の前記開口部内に第1の電極層を形成し,前記第1の電極の上に第1のカルコゲナイドガラス層を形成し,前記第1のカルコゲナイドガラス層の上に錫-カルコゲナイド層を形成し,前記錫-カルコゲナイド層の上に第2のカルコゲナイドガラス層を形成し,前記第2のカルコゲナイドガラス層の上に金属層を形成し,前記金属層の上に第3のカルコゲナイドガラス層を形成し,前記第3のカルコゲナイドガラス層の上に前記第2の電極層を形成し,前記第1の電極層の上に,前記第1のカルコゲナイドガラス層,前記錫-カルコゲナイド層,前記第2のカルコゲナイドガラス層,前記金属層,前記第3のカルコゲナイドガラス層および前記第2の電極層によるスタックをエッチングにより形成し,前記錫-カルコゲナイド層がSn1xSeを含み,ここでxの範囲は約1から約0の間である,請求項14に記載の方法。合金制御層をさらに設ける請求項14または18に記載の方法。前記合金制御層がセレンを含む請求項19に記載の方法。前記合金制御層が酸化錫を含む請求項19に記載の方法。前記合金制御層が前記錫-カルコゲナイド層の上にある請求項19に記載の方法。以下の詳細な説明では,この発明の各種の具体的な実施形態を参照する。それらの実施形態は,当業者であればこの発明を実施することができるように,十分に詳しく説明される。他の実施形態を用いることも可能であること,ならびに,この発明の趣旨または範囲から逸脱することなく,様々な構造的,論理的および電気的変更を施すことが可能であることを理解されたい。以下の説明で用いる基板substrateという用語は,露出した基板面を有する半導体基板を含むしかし,これには限定されない任意の支持構造物supportingstructureを含むことが可能である。半導体基板は,シリコンオンインシュレータSOI=silicononinsulator,シリコンオンサファイアSOS=silicononsapphire,ドープおよび非ドープdopedandundoped半導体,基礎半導体土台basesemiconductorfoundationに支持されたシリコンのエピタキシャル層,および他の半導体構造物を含むことを理解されたい。以下の説明において半導体基板またはウェハを参照した際には,基礎半導体または土台の中または上に領域regionまたは接合junctionを形成するために,その前のプロセスステップpreviousprocessstepsを利用している場合がある。基板は,半導体ベースsemiconductorbasedである必要はなく,集積回路を支持するのに好適な任意の支持構造物であってよく,そのような支持構造物として,金属metal,合金alloy,ガラス,ポリマー,セラミックおよび他の任意の当該技術分野において周知である支持材料があるが,これらに限定されない。銀silverという用語は,元素の銀だけを含むのではなく,他の微量金属tracemetalを含有する銀,または半導体業界において周知である他の金属との様々な合金状態にある銀も含むそのような銀合金が導電性があり,かつ銀の物理的および電気的特性が不変のままである限りにおいてことを意図したものである。錫tinという用語は,元素の錫だけを含むのではなく,他の微量金属を含有する錫,または半導体業界において周知である他の金属との様々な合金状態にある錫も含むそのような錫合金が導電性があり,かつ錫の物理的および電気的特性が不変のままである限りにおいてことを意図したものである。錫-カルコゲナイドtinchalcogenideという用語は,錫tinとカルコゲンchalcogenたとえば,硫黄S,セレンSe,テルルTe,ポロニウムPoおよび酸素Oの様々な合金alloy,化合物compoundおよび混合物mixtureを含むことを意図したものであり,錫がわずかに過剰または不足しているいくつかの種speciesを含む。たとえば,錫-カルコゲナイドの種であるセレン化錫tinselenideは,一般式Sn1xSeで表される。この発明のディバイスは,SnとSeの特定の化学量論比stoichiometricratioによって限定されるものではないが,典型的には,Sn1xSe種を含むxの範囲は約1と約0との間。カルコゲナイドガラスchalcogenideglassという用語は,周期表のVIA族第16族の元素の少なくとも1つを有するガラスを含むことを意図したものである。VIA族の元素たとえば,O,S,Se,Te,およびPoは,カルコゲンchalcogenとも呼ばれる。以下,各図面を参照しながらこの発明を説明する。各図面は,例示的実施形態を示したものであり,図面全体を通して同じ参照符号は,同じ特徴を示している。図1は,この発明に従って構築された例示的実施形態であるメモリディバイス100を示している。図1に示したディバイス100は基板10によって支持されている。基板10のすぐ上でなくてもよいが,基板10の上には導電性アドレス線12があり,導電性アドレス線12は,図示されたディバイス100と,図示されたディバイス100がその一部であるメモリアレイの一部である他の複数の同様なディバイスとの相互接続として機能する。基板10とアドレス線12との間に任意選択の絶縁層図示せずを組み込むことが可能であり,基板10が半導体ベースのものであれば,その絶縁層を組み込むことが好ましい場合がある。導電性アドレス線12は,相互接続線を提供するのに有効であることが当該技術分野において周知である任意の材料であってよく,そのような材料として,ドープされたポリシリコン,銀Ag,金Au,銅Cu,タングステンW,ニッケルNi,アルミニウムAl,白金Pt,チタンTi,その他の材料などがある。アドレス線12の上には,第1の電極16があり,第1の電極16は,やはりアドレス線12の上にある絶縁層14の中でその範囲が定められる。この電極16はカルコゲナイドガラスに移動しない任意の導電性材料でよいが,タングステンWであることが好ましい。絶縁層14は,銀イオンを移動させないものでなければならず,絶縁性窒化物窒化シリコンSi3N4など,低誘電率材料,絶縁ガラスまたは絶縁ポリマーであってよいが,そのような材料に限定されない。メモリ素子,すなわち情報を記憶するメモリディバイス100の一部分が第1の電極16の上に形成される。図1に示した実施形態では,カルコゲナイドガラス,好ましくはセレン化ゲルマニウムGexSe100xの層18が,第1の電極16の上に設けられる。セレン化ゲルマニウムの化学量論的組成は,約Ge20Se80から約Ge43Se57の範囲であることが好ましく,約Ge40Se60であることが最も好ましい。カルコゲナイドガラス層18の厚さは,約100Åから約1000Åであることが好ましく,約300Åであることが最も好ましい。層18は,ガラスの単一層である必要はなく,化学量論的組成が同じか,または異なるカルコゲナイドガラスの複数の副層sublayersから構成してもよい。このカルコゲナイドガラス層18は,下層の電極16と電気的に接触している。カルコゲナイドガラス層18の上には,錫-カルコゲナイド,好ましくはセレン化錫Sn1xSe,ここでxの範囲は約1から約0の間であるの層20がある。ここでのセレンを他のカルコゲナイド材料硫黄,酸素,テルルなどに置き換えることも可能である。錫-カルコゲナイド層20の厚さは約500Åであることが好ましいが,その厚さはある程度は下層のカルコゲナイドガラス層18の厚さに依存する。錫-カルコゲナイド層20と下層のカルコゲナイドガラス層18の厚さの比は,約5:1から約1:1の間になければならず,約25:1がより好ましい。図1をさらに参照すると,錫-カルコゲナイド層20の上に金属層22が設けられ,その金属としては銀Agが好ましい。この金属層22の厚さは約500Åでなければならない。この銀または他の金属の層22はメモリディバイスのスイッチング動作を助ける。金属層22の上には第2の電極24がある。第2の電極24は,第1の電極16と同じ材料から作られることが可能であるが,そうである必要はない。図1に示した例示的実施形態では,第2の電極24はタングステンWであることが好ましい。このディバイスは絶縁層26によって絶縁することができる。この発明の実施形態に従って構築されたディバイス,特にカルコゲナイドガラス層たとえば,層18に近接して配置されたセレン化錫層たとえば,層20を有するディバイスは,改善された温度許容度temperaturetoleranceを示す。図1に示した実施形態によれば,完成したメモリディバイス100において,錫-カルコゲナイド層20はセレン化錫の供給源となり,このセレン化錫は,メモリディバイス100を形成した後のコンディショニングステップにおいて,カルコゲナイドガラス層18に混入される。具体的には,コンディショニングステップは,ディバイス100のメモリ素子構造物の両端に電位を印加することを含み,それによって錫-カルコゲナイド層20のセレン化錫がカルコゲナイドガラス層18に混入するようにし,これによってカルコゲナイドガラス層18を貫通する導電チャネルが形成される。その後のプログラミングにおいて,導電チャネルに入るかまたはその導電チャネルから出るという銀イオンの移動が導電路を形成し,これによってメモリディバイス100の両端に検出可能な抵抗可変が起こる。PCRAMディバイスでは,図示した錫-カルコゲナイド層20の代わりに,セレン化銀などの銀-カルコゲナイドが用いられてきた。比較的厚い銀の層が電極または金属層としてセレン化銀の上に直接スパッタリングされると,銀とセレン化銀との境界面において銀のアグロメレーションagglomerationが典型的に発生することがわかっていた。メモリディバイスの製造過程において,そのようなアグロメレーションが次のプロセスにおいて問題を起こす可能性がある。そのような部分に銀-カルコゲナイド層の代わりに錫-カルコゲナイド層20を用いると,銀のアグロメレーションが防止され,かつ導電チャネルの形成に関しては,先行技術において銀-カルコゲナイドを用いた場合と少なくとも同等の効果が得られる。さらに,この発明のこの実施形態および他の実施形態において,層20のような錫-カルコゲナイド層を用いると,結果として得られるディバイス100の温度安定性が向上する。たとえば,この発明に従って錫-カルコゲナイド層を組み込んだディバイスは,プロセス時に260°Cのアニール温度に5分間耐えることが可能である。銀-カルコゲナイド層を利用するPCRAMディバイスはこの温度ステップに耐えることができない。図2は,この発明に従って構築された別の例示的実施形態であるメモリディバイス101を示している。メモリディバイス101は,図1のメモリディバイス100との類似点を多く有し,同じ参照符号で示された層は,図1に示された実施形態に関して説明されたものと同じ材料で,同じ厚さであることが好ましい。ディバイス100とディバイス101との主な相違点は,任意選択optionalの第2のカルコゲナイドガラス層18aおよび任意選択の第3のカルコゲナイドガラス層18bがディバイス101に追加されることである。任意選択の第2のカルコゲナイドガラス層18aは,錫-カルコゲナイド層20の上に形成され,Ge40Se60であることが好ましく,厚さが約150Åであることが好ましい。この任意選択の第2のカルコゲナイドガラス層18aの上に金属層22があり,金属層22は銀Agであることが好ましく,厚さは約500Åであることが好ましい。金属層22の上に任意選択の第3のカルコゲナイドガラス層18bがあり,第3のカルコゲナイドガラス層18bはGe40Se60であることが好ましく,厚さは約100Åであることが好ましい。任意選択の第3のカルコゲナイドガラス層18bは,次の電極形成のための密着層adhesionlayerを提供する。図1の層18の場合と同様に,層18aおよび18bは必ずしも単一層である必要はなく,複数の副層から構成されてもよい。さらに,任意選択の第2および第3のカルコゲナイド層18aおよび18bは,第1のカルコゲナイドガラス層18と異なるカルコゲナイドガラスであってもよく,互いに異なるカルコゲナイドガラスであってもよい。この用途に有用と考えられる他のカルコゲナイドガラスとして,硫化ゲルマニウムGeSや,ゲルマニウムGe,銀AgおよびセレンSeの組み合わせがあるが,これらに限定されるものではない。任意選択の第3のカルコゲナイドガラス層18bの上には第2の電極24があり,第2の電極24は,前に挙げた実施形態に関して前述したようにスタックに移動してメモリ動作を変えてしまう材料たとえば,CuまたはAgを除く,任意の導電性材料でよい。第2の電極24はタングステンWであることが好ましい。前述の実施形態はこの発明の例示的実施形態であるが,図3~10に示した他の例示的実施形態も使用可能である。図3に示した例示的実施形態では図面間で同じ参照符号は同じ特徴を示す,メモリディバイス102は,アドレス線12とは独立の第1の電極16を組み込んでいない。メモリディバイス102は,組み合わされたアドレス線および電極構造物12/16を利用しており,それによって,図1~2に示された実施形態より,多少シンプルな設計と,多少ステップ数が少ない製造とが可能である。アドレス線および電極構造物12/16は,第1の電極16に関して前述した材料と同じ材料であってよい。図4は,主として第2の電極24の位置によって範囲が定まる規定されるメモリディバイス103を示している。メモリ素子の下部の層,すなわち,カルコゲナイドガラス層18,錫-カルコゲナイド層20および金属層22は,組み合わされたアドレス線および電極構造物12/16ならびに基板10の上に形成されたブランケット層blanketlayersである。これに代えて,図1に示したメモリディバイス100の場合と同様に,下層アドレス線12とは独立の第1の電極16を用いることが可能である。第2の電極24の位置によって,コンディショニングステップにおいて導電チャネルを形成する位置,およびメモリディバイス103の動作時における導電路の位置が定まる規定される。すなわち,第2の電極24の位置がメモリディバイス103の位置を規定する。図5に示した例示的実施形態では図面間で同じ参照符号は同じ特徴を示す,メモリ素子は,アドレス線および電極構造物12/16の上の絶縁層14の中に形成されたバイア路via28内に作製される。メモリ素子の各層,すなわち,カルコゲナイドガラス層18,錫-カルコゲナイド層20および金属層22,ならびに第2の電極24は,絶縁層14および基板10の上の,アドレス線および電極構造物12/16の上のバイア28の中に適合するように堆積される。層18,20,22および24は,バイア28の上にパターン形成されてスタックの範囲を定め規定され,エッチングされることにより完全なメモリディバイス104が形成される。これに代えて,下層アドレス線12とは独立の第1の電極16を用いることも可能である。さらなる代替として,この独立した電極を,カルコゲナイドガラス層18を形成する前にバイア28の中に形成することも可能である。図6は,この発明に従って構築された別の例示的実施形態であるメモリディバイス105を示している。メモリディバイス105は,図1のメモリディバイス100との類似点を多く有し,同一の参照符号で示された層は,図1に示された実施形態に関して説明されたものと同じ材料であって,同じ寸法であることが好ましい。ディバイス105は基板10によって支持され,アドレス線12の上にある。ディバイス105は,第1の電極16を有し,第1の電極16の上にカルコゲナイドガラス層18を有し,カルコゲナイドガラス層18の上に錫-カルコゲナイド層20を有する。この例示的実施形態では,第2の電極24は,錫-カルコゲナイド層20の上に位置し,セルを低導電率から高導電率高抵抗から低抵抗にスイッチングするために利用可能な金属銀などを含む。図7は,この発明に従って構築された別の例示的実施形態であるメモリディバイス106を示している。メモリディバイス106は,図1のメモリディバイス100および図2のメモリディバイス101との類似点を多く有し,同一の参照符号で示された層は,図1および2に示された実施形態に関して説明されたものと同じ材料であって,同じ寸法であることが好ましい。図7のディバイス106は基板10によって支持され,アドレス線12の上に位置する。ディバイス106は,第1の電極16を有し,第1の電極の上にカルコゲナイドガラス層18を有し,カルコゲナイドガラス層18の上に錫-カルコゲナイド層20を有する。金属層22銀が好ましいが錫-カルコゲナイド層20の上に位置する。金属層22の上に第2のカルコゲナイドガラス層18aが位置する。これは第1のカルコゲナイドガラス層18と同じ材料であってよい。第2のカルコゲナイドガラス層18aの上には第2の電極24がある。図8は,この発明に従って構築された別の例示的実施形態であるメモリディバイス107を示している。メモリディバイス107は,図1のメモリディバイス100との類似点を多く有し,同一の参照符号で示された層は,図1に示された実施形態に関して説明されたものと同じ材料であって,同じ寸法であることが好ましい。図8のディバイス107は基板10によって支持され,アドレス線12の上に位置する。ディバイス107は,第1の電極16を有し,第1の電極の上にカルコゲナイドガラス層18を有し,カルコゲナイドガラス層18の上に錫-カルコゲナイド層20を有する。錫-カルコゲナイド層20の上に合金制御層alloycontrollayer21があり,合金制御層21はセレンSeまたは酸化錫SnOであることが好ましい。合金制御層21の厚さは約100Åから約300Åであり,約100Åであることが好ましい。金属層22銀が好ましいが合金制御層21の上に位置する。金属層22の上には第2の電極24がある。合金制御層21を錫-カルコゲナイド層20の上または下に追加することによって,PCRAMセルの電気的性能が向上する。PCRAMスタック内の錫が過剰であると,PCRAMセルのスイッチングが妨げられる可能性がある。これは,少なくともいくぶんかは,Agがスイッチングに関与することを妨げるAg/Sn合金が形成されるためである。過剰SnまたはSn2もしくはSn4が形成されてディバイス性能が損なわれるのを避けるために,PCRAMスタックを,SeまたはSnOの合金制御層21をもって,異なる2つの場所,すなわち錫-カルコゲナイド層20の上と錫-カルコゲナイド層20の下に形成することが可能である。これらは,いずれの場合も,良好な電気的スイッチングを示す。しかしながら,最良のスイッチングが見られるのは,図8に示すように,好ましいSnSeの錫-カルコゲナイド層20がカルコゲナイドガラス層18と直接接触し,合金制御層21が錫-カルコゲナイド層20の上にあるディバイスにおいてである。スイッチング時に好ましい錫-カルコゲナイド層20のSeがカルコゲナイドガラス層18構造物に移動して導電路を形成したときにSnまたはSn2もしくはSn4が解放されると,合金制御層21の過剰SeまたはSnOが,そのSnと相互作用して,SnがAgと合金を形成すること,またはSnがカルコゲナイドガラス層18に移動することを妨げると考えられている。性能向上には,データ保持および場合によってサイクリング,ならびにオフ状態のリードディスターブreaddisturbの低減が含まれる。リードディスターブとは,ディバイスがオフ状態にプログラムされているときに,読み出しを複数回行うとディバイスがオンになる傾向のことである。図9は,この発明に従って構築された別の例示的実施形態であるメモリディバイス108を示している。メモリディバイス108は,図1のメモリディバイス100,図2のメモリディバイス101および図8のメモリディバイス107と多くの類似点を有し,同じ参照符号で示された層は,図1,2および8に示された実施形態に関して説明されたものと同じ材料であって,同じ寸法であることが好ましい。図9のディバイス108は基板10によって支持され,アドレス線12の上に位置する。ディバイス108は,第1の電極16を有し,第1の電極の上にカルコゲナイドガラス層18を有し,カルコゲナイドガラス層18の上に錫-カルコゲナイド層20を有する。錫-カルコゲナイド層20の上に合金制御層21が設けられる。合金制御層21の上に第2のカルコゲナイドガラス層18aが位置し,これは第1のカルコゲナイドガラス層18と同じ材料であってよい。金属層22銀が好ましいが,第2のカルコゲナイドガラス層18aの上に位置する。金属層22の上には,第3のカルコゲナイドガラス層18bがあり,これは最初の2つのカルコゲナイドガラス層18および18bと同じ材料であってよい。第3のカルコゲナイドガラス層18bの上には,第2の電極24がある。図10は,この発明に従って構築された別の例示的実施形態であるメモリディバイス109を示している。メモリディバイス109は,図1のメモリディバイス100,図2のメモリディバイス101,図8のメモリディバイス107および図9のメモリディバイス108と多くの類似点を有し,同じ参照符号で示された層は,図1,2,8および9に示された実施形態に関して説明されたものと同じ材料であって,同じ寸法であることが好ましい。図10のディバイス109は基板10によって支持され,アドレス線12の上に位置する。ディバイス108は第1の電極16を有し,第1の電極の上にカルコゲナイドガラス層18を有する。カルコゲナイドガラス層18の上に合金制御層21が設けられる。合金制御層21の上に錫-カルコゲナイド層20がある。錫-カルコゲナイド層20の上に,第2のカルコゲナイドガラス層18aが位置し,これは第1のカルコゲナイドガラス層18と同じ材料であってよい。金属層22銀が好ましいが,第2のカルコゲナイドガラス層18aの上に位置する。金属層22の上には,第3のカルコゲナイドガラス層18bがあり,これは最初の2つのカルコゲナイドガラス層18および18bと同じ材料であってよい。第3のカルコゲナイドガラス層18bの上には第2の電極24がある。図11~14は,図1に示したメモリディバイス100の作製時のウェハの断面図である。図11~14に示したプロセスステップは図1のメモリディバイス100に最も具体的に言及しているが,説明される方法および手法は,メモリディバイス101~109の作製にも使用可能であり,このことは,当業者であれば本明細書を読むことにより理解されよう。図11に示すように,基板10が用意される。前述のように,基板10は半導体ベースの材料,または他の当該技術分野において周知である支持構造物として有効な材料であってよい。必要に応じて,基板10の上に任意選択の絶縁層図示せずを形成することが可能であり,任意選択の絶縁層は,窒化シリコンまたは他の当該技術分野において用いられる絶縁材料であってよい。基板10または必要に応じて,任意選択の絶縁層の上に,導電性アドレス線12が形成される。これは,導電材料たとえば,ドープされたポリシリコン,アルミニウム,白金,銀,金,ニッケルなどがあるが,タングステンが好ましいを堆積させ,たとえば,フォトリソグラフィ手法によって1つまたは複数の導電線をパターンニングし,エッチングによりアドレス線12を規定することによって行われる。導電材料の堆積は,当該技術分野で周知である任意の手法たとえば,スパッタリング,化学気相成長,プラズマ化学気相成長,蒸着,プレーティングなどによって行うことが可能である。さらに図11を参照すると,アドレス線12の上に絶縁層14が形成される。この層14は,窒化シリコン,低誘電率材料,または他の多くの当該技術分野において周知である,銀イオンを移動させない絶縁物であってよく,当該技術分野において周知である任意の方法によって堆積可能である。絶縁層内に開口部14aが,たとえばフォトリソグラフィ手法およびエッチング手法によって作られ,それによって,下層アドレス線12の一部が露出する。絶縁層14の上,開口部14a内およびアドレス線12の上に,導電性材料タングステンWが好ましいが形成される。次に,化学機械研磨ステップを利用して,絶縁層14の上から導電性材料を除去し,アドレス線12の上に導電性材料を第1の電極16として残し,ウェハを平坦化することが可能である。図12は,プロセスの後続段階における図11のウェハの断面図である。メモリディバイス100図1を構成する一連の各層が,ウェハの上にブランケット堆積している。第1の電極16および絶縁層14の上に,カルコゲナイドガラス層18が,好ましい厚さ約300Åで形成される。カルコゲナイドガラス層18は,Ge40Se60であることが好ましい。このカルコゲナイドガラス層18の堆積は,四水素化ゲルマニウムGeH4ガスおよび二水素化セレンSeH2ガスを用いる蒸発手法または化学気相成長法など,任意の好適な方法によって達成可能である。しかしながら,好ましい手法は,所望の化学量論的組成を有するセレン化ゲルマニウムターゲットからのスパッタリング,または適切な比率のゲルマニウムおよびセレンの同時スパッタリングを利用する手法である。さらに図12を参照すると,カルコゲナイドガラス層18の上に錫-カルコゲナイド層20が形成される。錫-カルコゲナイド層20は,セレン化錫Sn1xSe,xの範囲は約1と約0の間であることが好ましい。物理気相堆積法,化学気相堆積法,同時蒸着法,スパッタリング,または他の当該技術分野において既知である手法を用いて,層20を,好ましい厚さ約500Åまで堆積させることが可能である。この場合も,層20の厚さは,ある程度は層18の厚さに基づいて選択され,錫-カルコゲナイド層20とその下のカルコゲナイドガラス層18との厚さの比は,約5:1から約1:1であることが好ましく,約25:1であることがより好ましい。図11~14に関連して説明したプロセスステップを,図2~10に示した実施形態に従うディバイスの形成に適合させることが可能なので,ディバイス107~109において示した合金制御層21を,錫-カルコゲナイド層20のいずれかの側に近接させて形成することが可能であることに注目されたい。さらに図12を参照すると,錫-カルコゲナイド層20の上に金属層22が形成される。金属層22は銀Agであるか,少なくとも銀を含むことが好ましく,好ましい厚さ,約300Åで形成される。金属層22は,当該技術分野において周知である任意の手法で堆積させることが可能である。さらに図12を参照すると,金属層22の上に,導電性材料を第2の電極24として堆積する。この場合も,この導電性材料は導電性電極として好適な任意の材料であってよいが,タングステンであることが好ましい。しかしながら,他の材料たとえば,窒化チタンまたはタンタルなどを用いることも可能である。次に図13を参照すると,フォトレジスト層30を一番上の電極24の層の上に堆積し,マスキングおよびパターンニングし,メモリディバイス100のスタックの範囲を規定する。ここでメモリディバイス100は,メモリアレイの中の複数の同様なメモリディバイスのうちの1つにすぎない。エッチングステップによって,層18,20,22および24の部分が除去される。このとき絶縁層14がエッチングストップとして用いられ,図13に示すようなスタックが残る。次に,フォトレジスト30が除去され,図14に示すように,実質的に完全なメモリディバイス100が残る。ディバイス100の上に絶縁層26を形成して,図1に示したような構造物を実現することが可能である。この絶縁ステップに続いて,当該技術分野において周知であるように,メモリディバイス100がその一部である集積回路の他の回路たとえば,論理回路,センス増幅器などとの接続が形成される。コンディショニングステップでは,所与の継続時間および大きさの電圧パルスを印加して,錫-カルコゲナイド層20の材料をカルコゲナイドガラス層18に混入させて,カルコゲナイドガラス層18内に導電チャネルを形成する。この導電チャネルは,メモリディバイス100の動作中に導電路をサポートする。前述の各実施形態は,この発明による可能な抵抗可変メモリディバイス構造物たとえば,PCRAMそれはメモリアレイの一部になりうるのほんのいくつかの形成に言及したものである。しかしながら,この発明は,この発明の趣旨の範囲内で,メモリアレイとして作製可能であり,メモリ素子アクセス回路との動作が可能な他のメモリ構造物の形成も想定していることを理解されたい。図15は,この発明に従って製造された抵抗可変メモリディバイスたとえば,ディバイス100~109を採用するメモリ回路448たとえば,PCRAMディバイスを含む典型的なプロセッサシステム400を示している。コンピュータシステムのようなプロセッサシステムは,一般に,中央処理装置CPU444たとえば,マイクロプロセッサ,ディジタル信号プロセッサまたは他のプログラム可能なディジタル論理ディバイスを備え,CPU444は,バス452経由で入出力IOディバイス446と通信する。メモリ回路448は,典型的にはメモリコントローラを通してバス452を経由しCPU444と通信する。コンピュータシステムの場合,プロセッサシステムは,フロッピーディスクドライブ454やコンパクトディスクCDROMドライブ456のような周辺装置を含むことが可能であり,これらの周辺装置もバス452経由でCPU444と通信する。メモリ回路448は,1つまたは複数の抵抗可変メモリディバイスたとえば,ディバイス100を含む集積回路として構築されることが好ましい。必要に応じて,メモリ回路448とプロセッサたとえば,CPU444とを単一の集積回路の形で組み合わせることが可能である。図16a~17bは,図2に示した例示的実施形態による構造を有する実際のディバイスを用いた実験から得られた結果に関するグラフである。テストしたディバイスは,一番下にタングステン電極たとえば,層16を有し,一番下の電極の上にGe40Se60の第1の300Å層たとえば,層18を有し,そのGe40Se60層の上にSnSeの500Å層たとえば,層20を有し,そのSnSe層の上にGe40Se60の第2の150Å層たとえば,層18aを有し,その第2のGe40Se60層の上に銀Agの500Å層たとえば,層22を有し,その銀の層の上にGe40Se60の第3の100Å層たとえば,層18bを有し,一番上にタングステン電極たとえば,層24を有する。これらのディバイスに対する実験を,電気的プロービングを用いて各ディバイスを動作させて実施した。第1のプローブを一番上の電極たとえば,層24に配置し,第2のプローブを一番下の電極たとえば,層16に配置した。そして,2つのプローブの間に電位を印加した。これらのテストしたディバイスには,これまでのPCRAMディバイスに対して温度特性の改善が見られた。たとえば,プロセスが260°Cの温度で5分間のアニールを含む場合,アレイは,その動作するメモリディバイスにおいて少なくとも90の歩留りを示した。90の歩留まりは,測定した全数のうちの動作するディバイスの割合を意味する。測定した100個ごとのディバイスのうち,約90個がアニールなしで室温で動作するメモリディバイスであり,260°Cのアニールの後では,100個のうち約90個が動作した。したがって,統計的には,アニールの後でも,動作するディバイスの総数は変わらない。図16aおよび16bのグラフは,DC電圧掃引に応答してディバイスがスイッチングする様子を示している。図16aは,DCスイッチングのI-V電流対電圧トレースである。この図によれば,テストしたディバイスは,書き込み電圧掃引中に約0.2Vで低導電率状態から高導電率状態に切り替わっている。図16bに示したDCスイッチングのI-Vトレースでは,DC電圧掃引中に,3μA未満の電流を用いた場合に,約-0.5Vでディバイスが消去されるか,または高導電率状態から低導電率状態に切り替わっている。図17aのグラフは,時間に対する連続波のディバイス応答電圧のトレースであり,テストしたディバイスが,ディバイスの両端の連続波信号に対して応答する様子を示している。正電圧側では,ディバイスは低抵抗状態にプログラムされ,入力信号に追従する。負電圧側では,ディバイスは,消去されるか,またはプログラムされて高抵抗状態になるまでは,入力信号に追従する。図17bは,入力電圧とメモリディバイスの両端電圧との関係のグラフである。図に示すように,この例におけるしきい値電圧は,ディバイスが高導電率状態に切り替わる約04Vと,ディバイスが低導電率状態に切り替わる約-03Vである。ここまでの記載および図面は,この発明の特徴および利点を実現する例示的実施形態の説明に過ぎないと考えていただきたい。この発明の趣旨および範囲から逸脱することなく,特定のプロセス条件および構造物に対する修正や置換を行うことが可能である。したがって,この発明は,先述の記載および図面によって限定されると見られるべきではなく,添付の特許請求項の範囲によってのみ限定される。"