入出力回路を構成するためのトランジスタが配列されてなる周辺エリアをチップ上に有する半導体集積回路装置であって、ドレインを電源に接続し、ソースを負荷側に接続し、ゲートを容量素子を介して交流的に接地する第1のトランジスタと、前記容量素子をゲート基板間によって形成する第2のトランジスタと、を前記周辺エリアに備えることを特徴とする半導体集積回路装置。前記第1及び第2のトランジスタは、リップルフィルタによる電源供給回路を構成することを特徴とする請求項1記載の半導体集積回路装置。前記第2のトランジスは、基板内に形成される反転層の面積を他のトランジスタより増大させた構成であることを特徴とする請求項1または2記載の半導体集積回路装置。前記第2のトランジスは、ゲートポリシリコン層を形成するレチクルをカスタマイズすることにより、前記反転層の面積を他のトランジスタより増大させた構成であることを特徴とする請求項3記載の半導体集積回路装置。前記周辺エリアに第1及び第2のIOバッファスロットを設け、前記周辺エリアに前記第1及び第2のIOバッファスロット間を接続する配線領域を有し、前記第1のIOバッファスロットは、前記第1のトランジスタを含み、前記第2のIOバッファスロットは、前記第1のトランジスのゲートに前記配線領域の配線を介して接続される前記第2のトランジスを含むことを特徴とする請求項1乃至4のいずれか一に記載の半導体集積回路装置。請求項1乃至5のいずれか一に記載の半導体集積回路装置は、マスタースライス型であることを特徴とする半導体集積回路装置。以下の分析は本発明において与えられる。ところで、装置の省電力化の必要性の高まりにより、内部回路を複数部分に分割し、各部分への電源供給をきめ細かく制御するニーズが増えてきており、そのような装置には多チャンネルの電源ユニットが搭載される。複雑な装置をトップダウンで設計する場合、ボトムの設計段階になって必要チャンネル数に対して電源ユニット数に不足が生じる場合がある。このような場合、ボトムの設計段階でも軽微な仕様変更に融通が利くマスタースライス型の半導体集積回路装置内に電源ユニットを備える必要が生じ、内部コアエリアのトランジスタサイズ規模への影響が大きいものとなっている。しかしながら、従来技術では、内部コアエリアのトランジスタサイズを犠牲にすることなくチップ外部に対して電源供給することはできない。すなわち、チップ外部へ電源供給を行う場合、アナログ素子などの電源供給回路を構成しうる素子を内部コアエリアに予め埋め込んでおく必要がある。このため、内部コアエリアのトランジスタの素子数が増加してしまう。本発明の1つのアスペクト側面に係る半導体集積回路装置は、入出力回路を構成するためのトランジスタが配列されてなる周辺エリアをチップ上に有する半導体集積回路装置であって、ドレインを電源に接続し、ソースを負荷側に接続し、ゲートを容量素子を介して交流的に接地する第1のトランジスタと、容量素子をゲート基板間によって形成する第2のトランジスタと、を周辺エリアに備える。本発明によれば、内部コアエリアのトランジスタを犠牲にすることなく、周辺エリアのトランジスタを用いてリップルフィルタによる電源供給回路を構成することができる。以下、本発明を実施するための形態について、概説する。なお、以下の概説に付記した図面参照符号は、専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。本発明の一実施形態に係る半導体集積回路装置は、入出力回路を構成するためのトランジスタが配列されてなる周辺エリア図2の12に相当をチップ上に有する半導体集積回路装置であって、ドレインを電源図4のIO_VDDに接続し、ソースを負荷側図4のVout側に接続し、ゲートを容量素子図2、図4のC1を介して交流的に接地する第1のトランジスタ図2、図4のMN1と、容量素子をゲート基板間図5bの33a、30間に相当によって形成する第2のトランジスタと、を周辺エリアに備える。第1及び第2のトランジスタは、リップルフィルタ図2の20による電源供給回路を構成することが好ましい。第2のトランジスタは、基板内に形成される反転層図5bの35aの面積を他のトランジスタより増大させた構成であってもよい。第2のトランジスタは、ゲートポリシリコン層を形成するレチクルをカスタマイズすることにより、反転層の面積を他のトランジスタより増大させた構成であってもよい。周辺エリアに第1及び第2のIOバッファスロット図6の15a、15bを設け、周辺エリアに第1及び第2のIOバッファスロット間を接続する配線領域を有し、第1のIOバッファスロット図6の15aは、第1のトランジスタを含み、第2のIOバッファスロット図6の15bは、第1のトランジスのゲートに配線領域の配線図6の21を介して接続される第2のトランジスを含むようにしてもよい。上記の半導体集積回路装置は、マスタースライス型であることが好ましい。以上のような半導体集積回路装置によれば、内部コアエリアのトランジスタを犠牲にすることなく、IOバッファエリアのトランジスタを用いてリップルフィルタによる電源供給回路を構成することができる。以下、実施例に即し、図面を参照して詳しく説明する。図1は、本発明の第1の実施例に係る半導体集積回路装置の構成を示す図である。図1において、チップ10は、周辺部にボンディングパッドエリア11、ボンディングパッドエリア11の内側にIOバッファエリア12、IOバッファエリア12の内側に内部コアエリア13を備えるゲートアレイなどのマスタースライス型の半導体集積回路装置である。ボンディングパッドエリア11は、外部と接続するための複数のボンディングパッド14を備え、IOバッファエリア12は、内部コアエリア13から信号をボンディングパッド14に出力する、あるいはボンディングパッド14から内部コアエリア13に信号を入力するためのバッファ回路を配置する複数のIOバッファスロット15を備える。図2は、本発明の第1の実施例に係るIOバッファエリアの詳細を示す図である。IOバッファエリア12には、周回電源線16、周回GND線17、テスト信号線18が全てのIOバッファスロット15に跨って配線される。IOバッファスロット15には、図3の回路例に示すように、PchトランジスタMP1、NchトランジスタMN1、プルアップ抵抗R1、プルダウン抵抗R2など、ボンディングパッド14を接続して外部と入出力するためのIOバッファ回路を構成するために必要な素子が予め埋め込まれている。図3では、PchトランジスタMP1、NchトランジスタMN1によるCMOSインバータ回路の出力にプルアップ抵抗R1が接続されている例を示す。本実施例の半導体集積回路装置では、IOバッファスロット15に埋め込まれた素子を用いてリップルフィルタによる電源供給回路を構成し、ボンディングパッド14から出力信号Voutを出力する。図4は、リップルフィルタ20の回路図である。リップルフィルタ20は、NchトランジスタMN1、プルアップ抵抗R1、プルダウン抵抗R2、寄生容量素子C1を備える。NchトランジスタMN1は、ドレインを電源IO_VDDに接続し、ゲートを寄生容量素子C1を介して接地し、ソースから出力電圧Voutを出力する。プルアップ抵抗R1は、一端を電源IO_VDDに接続し、他端をNchトランジスタMN1のゲートに接続する。プルダウン抵抗R2は、一端を接地し、他端をNchトランジスタMN1のゲートに接続する。このような構成のリップルフィルタ20は、電源IO_VDDの電圧をプルアップ抵抗R1とプルダウン抵抗R2とで分圧すると共に、寄生容量素子C1によって電源IO_VDDの電圧中のリップルノイズを低減して出力信号Voutとして出力する。すなわち、図4に示すリップルフィルタ20の場合、IO_VDDが入力電圧Vin、Nchトランジスタのソース電極が出力電圧Voutとなり、Vinに対してリップルフィルタによってノイズが低減された安定化した電圧がVoutとして出力される。なお、リップルフィルタは、オーディオなどで一般的に使われている電源安定化回路の一つである。このようにIOバッファスロット15に埋め込まれた素子を用いて構成されたリップルフィルタ20のVoutをチップ外部の電源供給端子としてボンディングパッド14から出力する。これによって、内部コアエリアのトランジスタサイズを犠牲にすることなく、チップ外部に対して安定した電源供給を行うことができる。また、チップ外部へ出力するVoutの電圧値も、プルアップ抵抗R1および/またはプルダウン抵抗R2の抵抗値を変更することで可変とすることができる。次に、リップルフィルタ20内の寄生容量素子C1について説明する。図5は、寄生容量素子として機能するPMOSトランジスタの断面を示す図である。図5において、基板となるNウェル30内に、P拡散層31a、31b、N拡散層32を備える。P拡散層31a、31bのNウェル30の上部にゲート酸化膜3434aを備え、さらに上部にゲートポリシリコン層3333aを備える。電源VDDは、P拡散層31aおよびN拡散層32に接続され、P拡散層31a、31b、ゲートポリシリコン層3333aは、それぞれPMOSトランジスタのソース、ドレイン、ゲートに対応する。P拡散層31a、31b間のNウェル30中には、反転層3535aが形成され、電極となるゲートポリシリコン層3333aとNウェル30間に寄生容量素子が形成される。ここで、寄生容量素子C1として構成されるトランジスタは、図5bのように容量ブロックの電極に用いられるゲートポリシリコン層33aを形成する際のレチクルをカスタマイズして実現することが好ましい。ゲートポリシリコン層33aを形成する際のレチクルを図5aとは異なるようにカスタマイズすることによって、反転層35aの面積を図5aの反転層35よりも拡大させ、寄生容量素子C1の容量値を増大させることができる。図5aのPMOSトランジスタは、メタル層以外のレチクルを全て共通化した通常のトランジスタである。これに対し、図5bでは、メタル層とゲートポリシリコン層の形成もカスタマイズする点で図5aのマスタースライス方式の製造方法と異なる。図5bのような構造とすることで、ゲートの反転層の面積を拡大させて容量ブロックの容量特性を向上させることができる。図6は、本発明の第2の実施例に係るIOバッファエリアの詳細を示す図である。図6において、図2と同一の符号は同一物を表し、その説明を省略する。本実施例の半導体集積回路装置は、IOバッファスロット15a、15b間を接続するための配線領域を有する。リップルフィルタ20aを構成するNchトランジスタMN1と寄生容量素子C1とがそれぞれ異なった2つのIOバッファスロット15a、15bに配置され、配線領域のIOバッファ間配線21によって2つのIOバッファスロット15a、15b間を配線する。このようにIOバッファ間配線領域の配線を用いることでNchトランジスタMN1のゲートと寄生容量素子C1を接続することが可能となりリップルフィルタ20aを構成する際の素子の配置の自由度が増す。第1の実施例では、IOバッファスロット15内のトランジスタでリップルフィルタ20を構成しているが、IOバッファエリア12の他のIOバッファスロットに存在する空きトランジスタを組み合わせてリップルフィルタを構成するケースも考えられる。従来のゲートアレイでは、IOバッファエリア12に電源、GND、テスト用信号の周回配線は確保されている。しかし、IOバッファスロットの信号を接続する構造にはなっておらず、Nchトランジスタと寄生容量素子もしくは抵抗素子を配線するための領域がIOバッファエリアには確保されていないため配線することはできない。本実施例の半導体集積回路装置によれば、IOバッファスロット15a、15b間の信号を接続するための配線領域を設け、配線領域に配線することで、IOバッファエリア12に配置される広範囲に散在するトランジスタを用いてリップルフィルタ20aによる電源供給回路を構成することができる。したがって、容量素子の容量値を十分確保することができる。なお、前述の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示請求の範囲を含むの枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。