メモリセルを備え、前記メモリセルは、第1の記憶ノードに接続された第1の駆動トランジスタと、前記第1の記憶ノードに接続された第1の負荷トランジスタと、前記第1の記憶ノードと第1の読み出しノードとの間に配された第1の読み出し転送トランジスタと、前記第1の記憶ノードと第1の書き込みノードとの間に配された第1の書き込み転送トランジスタと、第2の記憶ノードに接続された第2の駆動トランジスタと、前記第2の記憶ノードに接続された第2の負荷トランジスタと、前記第2の記憶ノードと第2の読み出しノードとの間に配された第2の読み出し転送トランジスタと、前記第2の記憶ノードと第2の書き込みノードとの間に配された第2の書き込み転送トランジスタと、両端に印加されるバイアスの方向に依存して抵抗が変化する1以上の抵抗変化素子と、を有し、前記1以上の抵抗変化素子は、前記第1の記憶ノード及び前記第1の書き込み転送トランジスタの間と前記第2の記憶ノード及び前記第2の書き込み転送トランジスタの間との少なくとも一方に配されることを特徴とする半導体記憶装置。前記第1の駆動トランジスタは、前記第1の記憶ノードとセル電源ノードとの間に接続され、前記第2の駆動トランジスタは、前記第2の記憶ノードと前記セル電源ノードとの間に接続され、前記セル電源ノードの電位は、前記第1の記憶ノード及び前記第2の記憶ノードへのデータの書き込み動作において、第1の電位から前記第1の電位より低い第2の電位に下げ、前記第2の電位に保持し、前記第2の電位から前記第1の電位に戻すように制御されることを特徴とする請求項1に記載の半導体記憶装置。前記半導体記憶装置は、行方向及び列方向に配列された複数の前記メモリセルと、行方向に配列された複数の前記メモリセルの前記セル電源ノードに共通して接続されるように、行方向にそれぞれ延びた複数のセル電源線と、を備えたことを特徴とする請求項2に記載の半導体記憶装置。前記メモリセルは、ソース及びドレインの一方が前記第1の負荷トランジスタのゲートに接続され他方が前記第2の負荷トランジスタのゲートに接続されたイコライズトランジスタをさらに有することを特徴とする請求項2又は3に記載の半導体記憶装置。前記1以上の抵抗変化素子は、前記第1の記憶ノード及び前記第1の書き込み転送トランジスタの間と前記第2の記憶ノード及び前記第2の書き込み転送トランジスタの間との一方に配されており他方に配されていないことを特徴とする請求項1から4のいずれか1項に記載の半導体記憶装置。1つの実施形態は、例えば、電源オフ時における消費電力を低減できる半導体記憶装置を提供することを目的とする。1つの実施形態によれば、メモリセルを有する半導体記憶装置が提供される。メモリセルは、第1の駆動トランジスタと第1の負荷トランジスタと第1の読み出し転送トランジスタと第1の書き込み転送トランジスタと第2の駆動トランジスタと第2の負荷トランジスタと第2の読み出し転送トランジスタと第2の書き込み転送トランジスタと1以上の抵抗変化素子とを有する。第1の駆動トランジスタは、第1の記憶ノードに接続されている。第1の負荷トランジスタは、第1の記憶ノードに接続されている。第1の読み出し転送トランジスタは、第1の記憶ノードと第1の読み出しノードとの間に配されている。第1の書き込み転送トランジスタは、第1の記憶ノードと第1の書き込みノードとの間に配されている。第2の駆動トランジスタは、第2の記憶ノードに接続されている。第2の負荷トランジスタは、第2の記憶ノードに接続されている。第2の読み出し転送トランジスタは、第2の記憶ノードと第2の読み出しノードとの間に配されている。第2の書き込み転送トランジスタは、第2の記憶ノードと第2の書き込みノードとの間に配されている。1以上の抵抗変化素子は、両端に印加されるバイアスの方向に依存して抵抗が変化する。1以上の抵抗変化素子は、第1の記憶ノード及び第1の書き込み転送トランジスタの間と第2の記憶ノード及び第2の書き込み転送トランジスタの間との少なくとも一方に配される。以下に添付図面を参照して、実施形態にかかる半導体記憶装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。第1の実施形態第1の実施形態にかかる半導体記憶装置1について図1を用いて説明する。図1は、半導体記憶装置1の構成を示す図である。半導体記憶装置1は、例えばSRAMである。図1に示す半導体記憶装置1は、メモリセルアレイMA、複数の書き込みワード線WWL-1~WWL-p、複数の読み出しワード線RWL-1~RWL-p、複数の書き込みビット線WBL-1~WBL-q、複数の書き込み反転ビット線WBLB-1~WBLB-q、複数の読み出しビット線RBL-1~RBL-q、複数の読み出し反転ビット線RBLB-1~RBLB-q、書き込み制御部10、ライトドライバ30、読み出し制御部20、及びセンスアンプ40を備える。メモリセルアレイMAでは、複数のメモリセルMCが行方向及び列方向に配列されている。複数のメモリセルMCは、例えばp行及びq列を構成するように配列されている。p、qはそれぞれ、1より大きな正の整数である。複数の書き込みワード線WWLは、行方向にそれぞれ延び、行単位で複数のメモリセルMCに接続されている。複数の読み出しワード線RWLは、行方向にそれぞれ延び、行単位で複数のメモリセルMCに接続されている。書き込みワード線WWLと読み出しワード線RWLとは、例えば、対応する行のメモリセルMCに対して列方向における互いに反対側で接続されている。複数の書き込みビット線WBLは、列方向にそれぞれ延び、列単位で複数のメモリセルMCに接続されている。複数の書き込み反転ビット線WBLBは、列方向にそれぞれ延び、列単位で複数のメモリセルMCに接続されている。書き込みビット線WBLと書き込み反転ビット線WBLBとは、例えば、対応する列のメモリセルMCに対して行方向における両側で接続されている。複数の読み出しビット線RBLは、列方向にそれぞれ延び、列単位で複数のメモリセルMCに接続されている。複数の読み出し反転ビット線RBLBは、列方向にそれぞれ延び、列単位で複数のメモリセルMCに接続されている。読み出しビット線RBLと読み出し反転ビット線RBLBとは、例えば、対応する列のメモリセルMCに対して行方向における両側で接続されている。書き込み制御部10は、複数のメモリセルMCへのデータの書き込みを制御する。書き込み制御部10は、書き込みコントローラ11、書き込み行デコーダ12、書き込み列デコーダ13を有する。書き込みコントローラ11は、書き込みアドレス信号ADDRW、書き込みイネーブル信号WE、書き込みチップイネーブル信号CEW、書き込みクロックCLKWを受け、それらの信号を用いて、所定行及び所定列のメモリセルMCが選択されるように、書き込み行デコーダ12及び書き込み列デコーダ13を制御する。書き込み行デコーダ12は、所定行の書き込みワード線WWLを選択してアクティブレベルの制御信号を供給する。書き込み列デコーダ13は、所定列の書き込みビット線WBL、書き込み反転ビット線WBLBを選択しライトドライバ30と電気的に接続する。ライトドライバ30は、書き込むべきデータDIを受け、データDIに応じた信号を生成し選択列の書き込みビット線WBL、書き込み反転ビット線WBLBへ供給する。これにより、選択されたメモリセルMCにデータDIに応じた信号が書き込まれる。読み出し制御部20は、複数のメモリセルMCからのデータの読み出しを制御する。読み出し制御部20は、読み出しコントローラ21、読み出し行デコーダ22、及び読み出し列デコーダ23を有する。読み出しコントローラ21は、読み出しアドレス信号ADDRR、読み出しイネーブル信号RE、読み出しチップイネーブル信号CER、読み出しクロックCLKRを受け、それらの信号を用いて、所定行及び所定列のメモリセルMCが選択されるように、読み出し行デコーダ22及び読み出し列デコーダ23を制御する。読み出し行デコーダ22は、所定行の読み出しワード線RWLを選択してアクティブレベルの制御信号を供給する。読み出し列デコーダ23は、所定列の読み出しビット線RBL、読み出し反転ビット線RBLBを選択しセンスアンプ40と電気的に接続する。センスアンプ40は、選択されたメモリセルMCに書き込まれた信号を読み出しビット線RBL、読み出し反転ビット線RBLB経由で読み出し、読み出された信号に応じたデータDOを生成して出力する。図1に示す半導体記憶装置1は、例えば、デュアルポート型のSRAMであり、各メモリセルMCに対して書き込みポート及び読み出しポートから独立にアクセスできる。すなわち、各メモリセルMCに対して、書き込みビット線WBLと書き込み反転ビット線WBLBとを書き込みポートとして使用し、読み出しビット線RBLと読み出し反転ビット線RBLBとを読み出しポートとして使用する。それに対応して、書き込み制御部10と読み出し制御部20とは、別系統で設けられ、互いに独立して動作可能になっている。次に、メモリセルMCの構成について図2aを用いて説明する。図2aは、メモリセルMCの構成を示す図である。メモリセルMCは、駆動トランジスタTD1、負荷トランジスタTL1、書き込み転送トランジスタTW1、読み出し転送トランジスタTR1、駆動トランジスタTD2、負荷トランジスタTL2、書き込み転送トランジスタTW2、読み出し転送トランジスタTR2、抵抗変化素子R1、及び抵抗変化素子R2を有する。駆動トランジスタTD1、負荷トランジスタTL1、書き込み転送トランジスタTW1、読み出し転送トランジスタTR1、駆動トランジスタTD2、負荷トランジスタTL2、書き込み転送トランジスタTW2、読み出し転送トランジスタTR2は、8トランジスタ型のSRAMセルを構成している。すなわち、負荷トランジスタTL1と駆動トランジスタTD1とはインバータINV1を構成し、負荷トランジスタTL2と駆動トランジスタTD2とはインバータINV2を構成する。インバータINV1の出力端子はインバータINV2の入力端子に接続され、インバータINV2の出力端子はインバータINV1の入力端子に接続されている。インバータINV1とインバータINV2は、フリップフロップを構成する。フリップフロップの記憶ノードQには、セル電源ノードCVDDとの間に駆動トランジスタTD1が接続され、グランドノードGNDとの間に負荷トランジスタTL1が接続され、読み出しノードRN1との間に読み出し転送トランジスタTR1が接続されている。また、記憶ノードQには、書き込みノードWN1との間に、抵抗変化素子R1、書き込み転送トランジスタTW1が順に接続されている。すなわち、抵抗変化素子R1は、記憶ノードQと書き込み転送トランジスタTW1との間に接続されている。抵抗変化素子R1は、図2b、cに示すように、両端に印加されるバイアスの方向に依存して抵抗が変化する。抵抗変化素子R1には、例えば、ReRAMの記憶素子、MRAMの記憶素子、FeRAMの記憶素子などを用いることができる。以下では、抵抗変化素子R1にReRAMの記憶素子を用いた場合について例示的に説明する。抵抗変化素子R1は、フォーミング動作時に高電圧が印加された方の端子を一端RTaとし、反対側の端子をRTbとすると、一端RTaにLレベルが印加され他端RTbにHレベルが印加された際にセット動作を行い、低抵抗化してオン状態になる図2b参照。抵抗変化素子R1は、一端RTaにHレベルが印加され他端RTbにLレベルが印加された際にリセット動作を行い、高抵抗化してオフ状態になる図2c参照。抵抗変化素子R1は、例えば、オン状態低抵抗状態において数Ω程度の抵抗値を有し、オフ状態高抵抗状態において数kΩ程度の抵抗値を有する。図2aに示す抵抗変化素子R1は、その一端RTaが記憶ノードQに接続され、その他端RTbが書き込み転送トランジスタTW1に接続されている。フリップフロップの記憶ノードQBには、セル電源ノードCVDDとの間に駆動トランジスタTD2が接続され、グランドノードGNDとの間に負荷トランジスタTL2が接続され、読み出しノードRN2との間に読み出し転送トランジスタTR2が接続されている。また、記憶ノードQBには、書き込みノードWN2との間に、抵抗変化素子R2、書き込み転送トランジスタTW2が順に接続されている。すなわち、抵抗変化素子R2は、記憶ノードQBと書き込み転送トランジスタTW2との間に接続されている。抵抗変化素子R2は、図2b、cに示すように、両端に印加されるバイアスの方向に依存して抵抗が変化する。抵抗変化素子R2には、例えば、ReRAMの記憶素子、MRAMの記憶素子、FeRAMの記憶素子などを用いることができる。以下では、抵抗変化素子R2にReRAMの記憶素子を用いた場合について例示的に説明する。抵抗変化素子R2は、フォーミング動作時に高電圧が印加された方の端子を一端RTaとし、反対側の端子をRTbとすると、一端RTaにLレベルが印加され他端RTbにHレベルが印加された際にセット動作を行い、低抵抗化してオン状態になる図2b参照。抵抗変化素子R2は、一端RTaにHレベルが印加され他端RTbにLレベルが印加された際にリセット動作を行い、高抵抗化してオフ状態になる図2c参照。抵抗変化素子R2は、例えば、オン状態低抵抗状態において数Ω程度の抵抗値を有し、オフ状態高抵抗状態において数kΩ程度の抵抗値を有する。図2aに示す抵抗変化素子R2は、その一端RTaが記憶ノードQBに接続され、その他端RTbが書き込み転送トランジスタTW2に接続されている。次に、メモリセルMCの動作について図3~図5を用いて説明する。図3~図5は、メモリセルMCの動作を示す波形図である。図3に示すように、メモリセルMCへのデータの書き込み動作では、書き込みワード線WWLにHレベルを印加した状態で、例えば、書き込みビット線WBL及び書き込み反転ビット線WBLBに、それぞれHレベル及びLレベルを印加する。これにより、メモリセルMCの記憶ノードQ及び記憶ノードQBにデータに応じた信号例えば、Hレベル、Lレベルを書き込む。あるいは、例えば、書き込みビット線WBL及び書き込み反転ビット線WBLBに、それぞれLレベル及びHレベルを印加する。これにより、メモリセルMCの記憶ノードQ及び記憶ノードQBへデータに応じた信号例えば、Lレベル、Hレベルを書き込む。また、メモリセルMCからデータの読み出し動作では、読み出しワード線RWLにHレベルを印加した状態で、読み出しビット線RBL及び読み出し反転ビット線RBLBの電位をセンスアンプする。これにより、メモリセルMCの記憶ノードQ及び記憶ノードQBから信号に応じたデータを読み出す。図4に示すように、本実施形態では、電源がオフされる前にメモリセルMCの記憶ノードQ及び記憶ノードQBに書き込まれたデータを抵抗変化素子R1、R2へバックアップさせるストア動作を行う。このストア動作では、抵抗変化素子R1、R2のセット動作とリセット動作とを順次に行う。セット動作では、セル電源ノードCVDDの電位を書き込み動作時や読み出し動作時のVDDと異なるVsetに設定する。そして、書き込みワード線WWLにHレベルを印加した状態で、書き込みビット線WBL及び書き込み反転ビット線WBLBに、ともにHレベルVsetを印加する。このとき、例えば、記憶ノードQ及び記憶ノードQBでそれぞれHレベル及びLレベルが保持されている場合、抵抗変化素子R1の両端には実質的にバイアスが印加されないが、抵抗変化素子R2の両端には図2bに示すバイアスが印加される。これにより、抵抗変化素子R2が選択的にセット動作を行ってオン状態低抵抗状態に変化し、記憶ノードQBのLレベルがオン状態低抵抗状態として抵抗変化素子R2へバックアップされる。あるいは、例えば、記憶ノードQ及び記憶ノードQBでそれぞれLレベル及びHレベルが保持されている場合、抵抗変化素子R2の両端には実質的にバイアスが印加されないが、抵抗変化素子R1の両端には図2bに示すバイアスが印加される。これにより、抵抗変化素子R1が選択的にセット動作を行ってオン状態低抵抗状態に変化し、記憶ノードQのLレベルがオン状態低抵抗状態として抵抗変化素子R1へバックアップされる。次に、リセット動作では、セル電源ノードCVDDの電位をVDD及びVsetと異なるVresetに設定する。そして、書き込みワード線WWLにHレベルを印加した状態で、書き込みビット線WBL及び書き込み反転ビット線WBLBに、ともにLレベルを印加する。このとき、例えば、記憶ノードQ及び記憶ノードQBでそれぞれHレベル及びLレベルが保持されている場合、抵抗変化素子R2の両端には実質的にバイアスが印加されないが、抵抗変化素子R1の両端には図2cに示すバイアスが印加される。これにより、抵抗変化素子R1が選択的にリセット動作を行ってオフ状態高抵抗状態に変化し、記憶ノードQのHレベルがオフ状態高抵抗状態として抵抗変化素子R1へバックアップされる。あるいは、例えば、記憶ノードQ及び記憶ノードQBでそれぞれLレベル及びHレベルが保持されている場合、抵抗変化素子R1の両端には実質的にバイアスが印加されないが、抵抗変化素子R2の両端には図2cに示すバイアスが印加される。これにより、抵抗変化素子R2が選択的にリセット動作を行ってオフ状態高抵抗状態に変化し、記憶ノードQBのHレベルがオフ状態高抵抗状態として抵抗変化素子R2へバックアップされる。このようにして、記憶ノードQ及び記憶ノードQBで保持された信号が抵抗変化素子R1、R2へバックアップされ、抵抗変化素子R1、R2は、バックアップされた信号を不揮発に記憶する。これにより、図5に示すように電源がオフされても、メモリセルMCは、不揮発にデータを保持している。図5に示すように、本実施形態では、電源が再びオンされた後に、メモリセルMCの記憶ノードQ及び記憶ノードQBに書き込まれていたデータを抵抗変化素子R1、R2から記憶ノードQ及び記憶ノードQBへ戻すリストア動作を行う。リストア動作では、書き込みワード線WWLにHレベルを印加した状態で、セル電源ノードCVDDの電位を電源オフ時の電位LレベルからVDDまで上昇させる。このとき、書き込みビット線WBL及び書き込み反転ビット線WBLBの電位は、電源オフ時の電位Lレベルのままである。このとき、例えば、抵抗変化素子R1及び抵抗変化素子R2がそれぞれオフ状態高抵抗状態及びオン状態低抵抗状態である場合、記憶ノードQBが記憶ノードQよりLレベルに強く引かれるので、記憶ノードQ及び記憶ノードQBがそれぞれHレベル及びLレベルに充電される。これにより、もともと記憶ノードQ及び記憶ノードQBにそれぞれ書き込まれていたHレベル及びLレベルを再び記憶ノードQ及び記憶ノードQBに戻すことができる。あるいは、例えば、抵抗変化素子R1及び抵抗変化素子R2がそれぞれオン状態低抵抗状態及びオフ状態高抵抗状態である場合、記憶ノードQが記憶ノードQBよりLレベルに強く引かれるので、記憶ノードQ及び記憶ノードQBがそれぞれLレベル及びHレベルに充電される。これにより、もともと記憶ノードQ及び記憶ノードQBにそれぞれ書き込まれていたLレベル及びHレベルを再び記憶ノードQ及び記憶ノードQBに戻すことができる。なお、図4に示すストア動作や図5に示すリストア動作は、図1に示す書き込みコントローラ11や読み出しコントローラ21が、メモリセルアレイMAにおける全てのメモリセルMCについて一括して行ってもよい。あるいは、書き込みコントローラ11や読み出しコントローラ21は、メモリセルアレイMA内を複数のブロックに分割してブロックごとに書き込みや読み出しを行ったかどうかを管理テーブル等を用いて管理し、書き込みや読み出しが行われたブロックについて選択的にストア動作やリストア動作を行ってもよい。以上のように、第1の実施形態では、メモリセルMCにおいて、抵抗変化素子R1が記憶ノードQと書き込み転送トランジスタTW1との間に接続されており、抵抗変化素子R2が記憶ノードQBと書き込み転送トランジスタTW2との間に接続されている。この構成により、電源オフ時にバックアップ電源を供給しなくても、メモリセルMCが不揮発にデータを保持できるので、電源オフ時における消費電力を低減できる。また、第1の実施形態では、半導体記憶装置1が、例えば、デュアルポート型のSRAMであり、メモリセルMCに対して書き込みポート及び読み出しポートから独立にアクセスできる。これにより、複数のメモリセルMCに対して書き込み処理と読み出し処理とを並行して行うことができるので、シングルポート型のSRAMに比べて、データの処理速度を全体として向上できる。また、第1の実施形態では、書き込み転送トランジスタTW1、TW2が、メモリセルMCへの書き込み動作における転送ゲートとしての機能と、メモリセルMCのストア動作及びリストア動作における制御ゲートとしての機能とを兼用している。これにより、メモリセルMCのストア動作及びリストア動作における制御ゲートを新たに追加することなく、メモリセルMCの不揮発化を実現できる。すなわち、回路規模の増大を抑制しながら、SRAMの各メモリセルMCの不揮発化を実現できる。第2の実施形態次に、第2の実施形態にかかる半導体記憶装置100について説明する。以下では、第1の実施形態と異なる部分を中心に説明する。第1の実施形態では、メモリセルMCへのデータの書き込み動作においてセル電源ノードCVDDの電位をVDDHレベルにしている。それに対して、第2の実施形態では、メモリセルMCへのデータの書き込み動作においてセル電源ノードCVDDの電位を一時的にLレベルに下げる。具体的には、半導体記憶装置100は、図6に示すように、複数のセル電源線CVDDL-1~CVDDL-p、及び書き込み制御部110を備える。複数のセル電源線CVDDLは、行方向にそれぞれ延び、行単位で複数のメモリセルMCに接続されている。セル電源線CVDDLと書き込みワード線WWLとは、例えば、対応する行のメモリセルMCに対して列方向における同じ側で接続されている。セル電源線CVDDLは、例えば、対応する行のメモリセルMCのセル電源ノードCVDDに共通して接続されている図7参照。書き込み制御部110の書き込みコントローラ111は、選択行のセル電源線CVDDLの電位が選択的に一時的にLレベルに下がるように、書き込み行デコーダ112を制御する。書き込み行デコーダ112は、非選択行のセル電源線CVDDLの電位をVDDHレベルに維持しながら、選択行のセル電源線CVDDLの電位を選択的に一時的にLレベルに下げる。具体的には、図8に示すように、メモリセルMCへのデータの書き込み動作では、セル電源線CVDDLの電位をVDDHレベルからLレベルに下げる。そして、記憶ノードQ、QBの電位がLレベルになるのに十分な時間が経過した後、書き込みワード線WWLにHレベルを印加した状態で、書き込みビット線WBL及び書き込み反転ビット線WBLBに、それぞれ所定レベルを印加する。これにより、抵抗変化素子R1、R2へデータに応じた信号を書き込む。例えば、書き込みビット線WBL及び書き込み反転ビット線WBLBに、それぞれHレベル及びLレベルを印加している場合、抵抗変化素子R2の両端には実質的にバイアスが印加されないが、抵抗変化素子R1の両端には図2bに示すバイアスが印加される。これにより、抵抗変化素子R1が選択的にセット動作を行ってオン状態低抵抗状態に変化する。あるいは、例えば、書き込みビット線WBL及び書き込み反転ビット線WBLBに、それぞれLレベル及びHレベルを印加している場合、抵抗変化素子R1の両端には実質的にバイアスが印加されないが、抵抗変化素子R2の両端には図2bに示すバイアスが印加される。これにより、抵抗変化素子R1が選択的にセット動作を行ってオン状態低抵抗状態に変化する。その後、セル電源線CVDDLの電位をLレベルからVDDHレベルに上げる。これにより、メモリセルMCの記憶ノードQ及び記憶ノードQBへデータに応じた信号を書き込む。例えば、書き込みビット線WBL及び書き込み反転ビット線WBLBに、それぞれHレベル及びLレベルを印加している場合、セル電源線CVDDLの電位をVDDHレベルに上げていくと、抵抗変化素子R2の両端には図2cに示すバイアスが印加される。これにより、抵抗変化素子R2が選択的にリセット動作を行ってオフ状態高抵抗状態に変化する。すなわち、抵抗変化素子R1及び抵抗変化素子R2がそれぞれオン状態低抵抗状態及びオフ状態高抵抗状態であり、記憶ノードQが記憶ノードQBよりHレベルに強く引かれるので、記憶ノードQ及び記憶ノードQBがそれぞれHレベル及びLレベルに充電される。これにより、記憶ノードQ及び記憶ノードQBにそれぞれHレベル及びLレベルを書き込むことができる。あるいは、例えば、書き込みビット線WBL及び書き込み反転ビット線WBLBに、それぞれLレベル及びHレベルを印加している場合、セル電源線CVDDLの電位をVDDHレベルに上げていくと、抵抗変化素子R1の両端には図2cに示すバイアスが印加される。これにより、抵抗変化素子R1が選択的にリセット動作を行ってオフ状態高抵抗状態に変化する。すなわち、抵抗変化素子R1及び抵抗変化素子R2がオフ状態高抵抗状態及びオン状態低抵抗状態であり、記憶ノードQBが記憶ノードQよりHレベルに強く引かれるので、記憶ノードQ及び記憶ノードQBがそれぞれLレベル及びHレベルに充電される。これにより、記憶ノードQ及び記憶ノードQBにそれぞれLレベル及びHレベルを書き込むことができる。このように、第2の実施形態では、メモリセルMCにおいて、セル電源ノードCVDDの電位が、記憶ノードQ、QBへのデータの書き込み動作において、HレベルからLレベルに下げ、Lレベルに保持し、LレベルからHレベルに戻すように制御される。これにより、抵抗変化素子R1、R2のオフ状態の抵抗が十分高い場合でも、高抵抗側の抵抗変化素子R1、R2が接続されているビット線のLレベルの書き込みを容易に行うことができる。例えば、メモリセルMCのセルサイズを小さくするために、抵抗変化素子R1、R2の電流路に垂直な方向の幅を小さくした場合、抵抗変化素子R1、R2の抵抗が高くなる傾向にある。このように、第2の実施形態によれば、メモリセルMCの面積を低減できるとともに、記憶ノードQ及び記憶ノードQBにそれぞれ適正なレベルの信号を書き込むことができる。第3の実施形態次に、第3の実施形態にかかる半導体記憶装置200について説明する。以下では、第2の実施形態と異なる部分を中心に説明する。第2の実施形態では、メモリセルMCへのデータの書き込み動作においてセル電源ノードCVDDの電位を一時的にLレベルに下げる。それに対して、第3の実施形態では、セル電源ノードCVDDの電位がLレベルに下がった際に、記憶ノードQ、QBの電位を等しくLレベルにさせるような制御を行う。具体的には、半導体記憶装置200は、図9に示すように、複数のイコライズ制御線EQL-1~EQL-p、及び書き込み制御部210を備える。複数のイコライズ制御線EQLは、行方向にそれぞれ延び、行単位で複数のメモリセルMCに接続されている。イコライズ制御線EQLとセル電源線CVDDLとは、例えば、対応する行のメモリセルMCに対して列方向における互いに反対側で接続されている。イコライズ制御線EQLは、例えば、対応する行のメモリセルMCのイコライズトランジスタTEのゲートに共通して接続されている図10参照。メモリセルMCは、図10に示すように、イコライズトランジスタTEをさらに有する。イコライズトランジスタTEは、ゲートにイコライズ制御線EQLが接続されている。また、イコライズトランジスタTEは、ソース及びドレインの一方が負荷トランジスタTL1のゲートに接続され、他方が負荷トランジスタTL2のゲートに接続されている。書き込み制御部210の書き込みコントローラ211は、選択行のセル電源線CVDDLの電位が選択的に一時的にLレベルに下がっている期間の前半において、イコライズ制御線EQLの電位が一時的にHレベルになるように、書き込み行デコーダ212を制御する。書き込み行デコーダ212は、非選択行のセル電源線CVDDLの電位をVDDHレベルに維持し、非選択行のイコライズ制御線EQLの電位をLレベルに維持しながら、選択行のセル電源線CVDDLの電位を選択的に一時的にLレベルに下げている期間に前半において、選択行のイコライズ制御線EQLの電位を一時的にHレベルに上げる。例えば、書き込み行デコーダ212は、イコライズ制御線EQLごとにロジック回路212aを有する。ロジック回路212aは、書き込みワードライン用の制御信号φWWLとその制御信号φWWLをインバータ212a1で遅延させるとともに論理反転させた信号φDSとの論理積をANDゲート212a2が演算しその演算結果をイコライズ制御線EQLの制御信号φEQとして出力する。具体的には、図11に示すように、メモリセルMCへのデータの書き込み動作では、セル電源線CVDDLの電位をVDDHレベルからLレベルに下げる。そして、イコライズ制御線EQLの電位をLレベルからHレベルに上げる。これにより、イコライズトランジスタTEがオンして、負荷トランジスタTL1のゲートの電位と負荷トランジスタTL2のゲートの電位とが等しくなるので、記憶ノードQ、QBの電位を等しくLレベルにすることができる。その後、イコライズ制御線EQLの電位をHレベルからLレベルに下げる。これにより、イコライズトランジスタTEがオフする。そして、書き込みワード線WWLにHレベルを印加した状態で、書き込みビット線WBL及び書き込み反転ビット線WBLBに、それぞれ所定レベルを印加する。これにより、抵抗変化素子R1、R2へデータに応じた信号を書き込む。このように、第3の実施形態では、メモリセルMCにおいて、セル電源線CVDDLの電位をLレベルに下げている期間に前半において、イコライズ制御線EQLの電位を一時的にHレベルに上げる。これにより、イコライズトランジスタTEをオンさせて、記憶ノードQ、QBの電位を等しくLレベルにすることができる。その後、イコライズ制御線EQLの電位をLレベルに戻してから、セル電源ノードCVDDの電位をLレベルからHレベルに戻すように制御される。これにより、抵抗変化素子R1、R2のオフ状態の抵抗が十分高い場合に、高抵抗側の抵抗変化素子R1、R2が接続されているビット線のLレベルの書き込みをさらに容易に行うことができる。すなわち、高抵抗側の抵抗変化素子R1、R2が接続されているビット線のLレベルの書き込みの成功確率をさらに高めることが可能になり、書き込み動作における歩留まりを改善できる。なお、第1の実施形態~第3の実施形態において、各メモリセルMCは、抵抗変化素子R1及び抵抗変化素子R2の一方が省略された構成であってもよい。例えば、図12には、第2の実施形態のメモリセルMCに対して抵抗変化素子R2が省略された構成を例示している。この場合、各メモリセルMCにおける抵抗変化素子R1、R2の数を低減できるので、各メモリセルMCの面積を容易に低減できる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。