ある結晶方位を有するシリコン基板と、前記シリコン基板の上方に配置された絶縁性層と、前記絶縁性層の上方に配置されたシリコン層であって、前記シリコン層が前記基板の前記結晶方位とは異なる結晶方位を有する、シリコン層と、前記シリコン基板上に配置され、前記基板と同じ結晶方位を有するカラムIII-Vデバイスとを備えた、半導体構造。前記カラムIII-Vデバイスが、前記基板と接触する、請求項1に記載の構造。前記カラムIII-Vデバイスが、カラムIII-Nデバイスである、請求項2に記載の構造。前記基板の前記結晶方位が<111>であり、前記シリコン層の前記結晶方位が<100>である、請求項1に記載の構造。前記基板の前記結晶方位が<111>であり、前記シリコン層の前記結晶方位が<100>である、請求項2に記載の構造。前記基板の前記結晶方位が<111>であり、前記シリコン層の前記結晶方位が<100>である、請求項3に記載の構造。前記シリコン層内に配置されたCMOSトランジスタを含む、請求項2に記載の構造。前記シリコン層内に配置されたCMOSトランジスタを含む、請求項3に記載の構造。前記シリコン層内に配置されたCMOSトランジスタを含む、請求項4に記載の構造。前記シリコン層内に配置されたCMOSトランジスタを含む、請求項5に記載の構造。ある結晶方位を有するシリコン基板と、前記基板の上方に配置された絶縁性層と、前記絶縁性層の上方に配置されたシリコン層とを備え、前記シリコン層が前記基板の前記結晶方位とは異なる結晶方位を有し、前記基板の前記結晶方位が<111>であり、前記シリコン層の前記結晶方位が<100>である半導体構造。前記シリコン基板上に配置され、前記基板と同じ結晶方位を有するカラムIII-Vデバイスを含む、請求項11に記載の半導体構造。前記カラムIII-Vデバイスが、前記基板と接触する、請求項12に記載の半導体構造。前記デバイスが、カラムIII-Nデバイスである、請求項13に記載の半導体構造。前記シリコン層上にカラムIII-Asデバイス、カラムIII-Pデバイス、またはカラムIII-Sbデバイスを含む、請求項1に記載の半導体構造。前記シリコン層上にカラムIII-Asデバイス、カラムIII-Pデバイス、またはカラムIII-Sbデバイスを含む、請求項11に記載の半導体構造。前記シリコン層上にカラムIII-Asデバイス、カラムIII-Pデバイス、またはカラムIII-Sbデバイスを含む、請求項2に記載の半導体構造。前記シリコン層上にカラムIII-Asデバイス、カラムIII-Pデバイス、またはカラムIII-Sbデバイスを含む、請求項3に記載の半導体構造。前記シリコン層上にカラムIII-Asデバイス、カラムIII-Pデバイス、またはカラムIII-Sbデバイスを含む、請求項4に記載の半導体構造。前記シリコン層上にカラムIII-Asデバイス、カラムIII-Pデバイス、またはカラムIII-Sbデバイスを含む、請求項5に記載の半導体構造。一実施形態では、ある結晶方位を有するシリコン基板と、シリコン基板の上方に配置された絶縁性層と、絶縁性層の上方に配置され、基板の結晶方位とは異なる結晶方位を有するシリコン層と、シリコン基板上に配置され、基板と同じ結晶方位を有するカラムIII-Vトランジスタデバイスとを有する半導体構造が、提供される。一実施形態では、カラムIII-Vトランジスタデバイスが、基板と接触する。一実施形態では、デバイスが、カラムIII-Vデバイスであり、III-Nデバイスである。一実施形態では、III-Vデバイスが、GaNデバイス、AlNデバイス、AlGaNデバイス、またはInGaNデバイスである。一実施形態では、基板の結晶方位が、<111>結晶方位であり、シリコン層の結晶方位が、<100>結晶方位である。一実施形態では、CMOSトランジスタが、シリコン層内に配置される。一実施形態では、ある結晶方位を有するシリコン基板と、基板の上方に配置された絶縁性層と、絶縁性層の上方に配置され、基板の結晶方位とは異なる結晶方位を有するシリコン層であって、基板の結晶方位が<111>であり、シリコン層の結晶方位が<100>である、シリコン層とを有する半導体構造が、提供される。かかる構造を用いると、1.シリコン基板は、GaN成長または他のカラムIII-N材料のための適正な結晶方位を有する。GaNパワー増幅器にとって、介在する層またはウェハボンディング界面のないシリコン表面上に直接GaNHEMTを有することによって、熱抵抗を最小にすることは、魅力的である。その上、選択エッチシリコンおよびGaNは、化学的に似ていない材料であるが、シリコン基板を介してGaNHEMTに熱ビアを製造するために使用される場合がある。2.通常のCMOS熱処理条件が使用され得るように、この構造中にはゲルマニウムがない。3.ゲルマニウムクロスドーピングが排除される。4.説明する実施形態において使用されるSOIウェハは、大量のシリコン製造のおかげで、およびSOI構造が、2枚のウェハボンドを必要とする図1に示した構造と比較して1枚だけのウェハボンドを必要とするので、相対的に高価ではない。5.説明する実施形態において使用されるSOIウェハのもう1つの利点は、上部シリコン層が、CMOSおよび変形カラムIII-Asデバイス、変形カラムIII-Pデバイス、および変形カラムIII-Sbデバイスなどの変形カラムIII-Vデバイスを製造するために適正な結晶方位を有し、それゆえ、変形InPHBT、変形HEMTMHEMTまたは変形光デバイスなどの他の変形カラムIII-V構造が、同様に成長される場合があることである。我々は、ある結晶方位を有するシリコン基板と、シリコン基板の上方に配置された絶縁性層と、絶縁性層の上方に配置されたシリコン層であって、シリコン層が基板の結晶方位とは異なる結晶方位を有する、シリコン層と、シリコン基板上に配置され、基板と同じ結晶方位を有するカラムIII-Vデバイスとを備えた半導体構造を説明してきていることが、ここで認識されるはずである。本構造は、下記の特徴のうちの1つまたは複数をさらに含むことができ、その特徴は、カラムIII-Vデバイスが基板と接触する、カラムIII-VデバイスがカラムIII-Nデバイスである、基板の結晶方位が<111>であり、シリコン層の結晶方位が<100>である、基板の結晶方位が<111>であり、シリコン層の結晶方位が<100>である、基板の結晶方位が<111>であり、シリコン層の結晶方位が<100>である、シリコン層内に配置されたCMOSトランジスタ、またはシリコン層上にカラムIII-Asデバイス、カラムIII-Pデバイス、またはカラムIII-Sbデバイスを含むことである。我々は、ある結晶方位を有するシリコン基板と、シリコン基板の上方に配置された絶縁性層と、絶縁性層の上方に配置されたシリコン層であって、シリコン層が基板の結晶方位とは異なる結晶方位を有し、基板の結晶方位が<111>であり、シリコン層の結晶方位が<100>である、シリコン層とを備えた半導体構造を説明してきていることが、ここでやはり認識されるはずである。かかる構造は、下記の特徴のうちの1つまたは複数をさらに含むことができ、その特徴は、シリコン基板上に配置され、基板と同じ結晶方位を有するカラムIII-Vデバイスであって、カラムIII-Vデバイスが基板と接触し、デバイスがカラムIII-Nデバイスである、またはシリコン層上にカラムIII-Asデバイス、カラムIII-Pデバイス、またはカラムIII-Sbデバイスを含む、デバイスである。本開示の1つまたは複数の実施形態の詳細が、添付した図面および下記の説明に示される。本開示の他の特徴、目的および利点は、説明および図面から、ならびに特許請求の範囲から明らかであろう。様々な図面中の類似の参照符号は、類似の要素を示す。ここで、図3を参照すると、1対のシリコンウェーハ10、12または基板が、分解組立図で示される。一方の基板12は、<111>結晶方位すなわち、<111>結晶軸が基板の上側表面14に垂直であるを有し、他方の基板10は、<100>結晶方位すなわち、<100>結晶軸が基板の表面16に垂直であるを有する。基板12は、任意の従来技術によって形成された二酸化シリコンの層18を有する。他方の基板10は、例えば、エピタキシャル成長などの任意の従来技術によって基板10の表面16上に形成された<100>結晶方位を有するシリコンの数ミクロン程度のシリコン層20を有する。能動層20は、所望のCMOS用途のために任意の従来の方式でドープされる。二酸化シリコンの層22が、シリコン層20上に従来の堆積または成長によって形成される。二酸化シリコン層18、22の表面が、接触し、ボンディングのために加熱され、その後、上部シリコンウェーハが、シリコン層の一部と同時に研磨して除去され、このようにして、所望のシリコン層20厚さを残し、図4に示したような構造30を残す。あるいは、二酸化シリコン層22およびシリコン層20は、シリコン層20中の所望の深さに水素を注入され、その後、2つの二酸化シリコン層18、22表面が、接合され、ボンディングするために加熱され、水素が膨張し、シリコン層20の部分で上部シリコン基板10を分離することを可能にするためにより高温に加熱される。軽い研磨が、その後、シリコン層20の表面これは分離後には粗いを滑らかにし、シリコン層20の所望の最終厚さを得るために行われ、図4に示したような構造30を残す、あるいは、SiO2表面が一緒にボンディングされ、その後、シリコン層へと上部シリコン基板を研磨して薄くする。シリコン層20中に形成しようとするCMOSデバイス用の所望の厚さに近い深さに、典型的にはシリコン層20の表面中へと1ミクロンの程度に、水素が、二酸化シリコン層22を通して注入される。その後、2つの二酸化シリコン層18、22表面が、接合され、ボンディングするために加熱され、注入した水素が膨張し基板10を分離するよう高温に加熱され、図4に示した構造30を残す。次に、図示しないマスクが、構造の一部を覆って形成され、図5に示したように、窓32がシリコン層20および二酸化シリコン層22、18を貫通してエッチされる。次に、カラムIII-Nデバイス、ここでは例えば、シリコン層20がマスクされたままである間に図5に示したように、GaNHEMT34が、基板12と接触する窓を通して形成される。GaNが、基板12の<111>結晶軸に沿って垂直に成長することに留意する。GaNが全ウェハを覆って成長するので、GaNHEMTが成長されている間に、図示しないSiO2などのコーティングが、シリコン層を保護するためにシリコン層上に堆積されることに、やはり留意されたい。次に、GaNHEMT34が図示しないマスクによってマスクされ、シリコン層を覆うマスクが除去された状態で、図6に示したように、二酸化シリコン層28によって電気的に分離されたPMOSトランジスタ42およびNMOSトランジスタ44を有するCMOSトランジスタ40が、シリコン層20内に形成される。上記のように、シリコン層20が上部シリコン層であり、CMOSを製造するために適正な<100>結晶方位を有するので、シリコン層がやはり、変形カラムIII-Asデバイス、変形カラムIII-Pデバイス、および変形カラムIII-Sbデバイスなどの変形カラムIII-Vデバイスを形成するために適正な結晶方位を有する。それゆえ、他の変形カラムIII-V例えば、変形カラムIII-As、変形カラムIII-P、および変形カラムIII-Sb構造が、変形InPHEMTまたは変形光デバイスなどと同様に成長されるはずである。例えば、図7を参照すると、ここではCMOSトランジスタ40が、シリコンの一部分、層20上に形成され、MHEMTデバイス60、ここでは、カラムIII-Asデバイス、カラムIII-Pデバイス、またはカラムIII-Sbデバイス、ここではInPデバイスが、シリコン層20のもう1つの部分上に形成される。InPMHEMTが、シリコン層20と接触し、シリコン層20の<100>結晶軸に沿って成長されることが留意される。上記のプロセスは、最初にGaNHEMTを形成し、その後CMOSを形成するためのものである。CMOSデバイスがより高温のプロセスであるので、CMOSデバイスが最初に形成される場合があることが、留意される。その後、CMOSデバイスを引き続くGaN成長から保護するために、CMOSデバイスを有する上部シリコン層が、SiO2でコーティングされる。その後、窓が、上部SiO2層、層20、22、および18を貫通してエッチングすることによってシリコン基板まで形成される。次に、GaNHEMTが、成長される。本開示の多数の実施形態が、説明されてきている。それにもかかわらず、様々な変形形態が、本開示の精神および範囲から逸脱しないで行われる場合があることが、理解されるであろう。例えば、他の技術が、図4の構造30を処理するために使用される場合がある。さらに、例えば、AlN、AlGaN、InGaNなどの他のカラムIII-Nデバイスが、形成される場合がある。したがって、他の実施形態は、別記の特許請求の範囲の範囲内である。