基板と、前記基板上の酸化物層と、前記酸化物層上の半導体層とを備える多層ウェーハ内にトレンチ構造を製造する方法であって、前記半導体層および前記酸化物層を貫通して前記基板中へ延在するトレンチを形成するステップと、前記トレンチの内部表面において、前記半導体層のいくらかの材料が、前記トレンチの前記内部表面に露出した前記酸化物層の部分の一部の上に少なくとも流れるように、形成された前記トレンチのアニール処理を行うステップとを含むことを特徴とする方法。前記アニール処理の後で、前記トレンチの洗浄処理を行うステップをさらに含むことを特徴とする請求項1に記載の方法。前記洗浄処理は、フッ化水素酸溶液を用いた洗浄、特にフッ化水素酸溶液中への浸漬を含むことを特徴とする請求項2に記載の方法。前記アニール処理は、少なくとも1100°C、詳細には少なくとも1150°C、より詳細には少なくとも1200°Cの温度で行われることを特徴とする請求項1から3のいずれかに記載の方法。前記アニール処理は、水素および/またはアルゴン雰囲気中で行われることを特徴とする請求項4に記載の方法。前記アニール処理は、せいぜい4分間、詳細にはせいぜい3分間、より詳細にはせいぜい2分間行われることを特徴とする請求項4または5に記載の方法。前記基板は、シリコン、特に多結晶シリコンを含み、もしくは、シリコン、特に多結晶シリコンからなり、および/または、前記酸化物層は、SiO2を含み、および/または、前記半導体層は、シリコン、特に単結晶シリコンを含み、もしくは、シリコン、特に単結晶シリコンからなることを特徴とする請求項1から6のいずれかに記載の方法。前記酸化物層の厚さは、5から20nmまでの範囲であり、および/または、前記半導体層の厚さは、10から50nmまでの範囲であることを特徴とする請求項1から7のいずれかに記載の方法。前記基板の上に第1の酸化物層を形成し、別の基板の上に第2の酸化物層を形成し、ウェーハ転写プロセスの中で前記第1の酸化物層および前記第2の酸化物層を接合し、前記別の基板を除去することによって、前記多層ウェーハを設けるステップをさらに含むことを特徴とする請求項1から8のいずれかに記載の方法。前記アニール処理の後で、特に熱酸化によって、前記トレンチ中に裏地酸化物を形成するステップをさらに含むことを特徴とする請求項1から9のいずれかに記載の方法。前記アニール処理の後で、前記トレンチを絶縁体材料で満たすステップをさらに含むことを特徴とする請求項1から10のいずれかに記載の方法。半導体デバイスを製造する方法であって、請求項1から11のいずれかに従って前記多層ウェーハ中にトレンチ構造を製造するステップと、前記多層ウェーハの上および部分的にその中にMOSFETを形成するステップと、別のデバイスが、前記トレンチ構造によって前記MOSFETから隔離されるように、前記多層ウェーハの上および/またはその中に前記別のデバイスを形成するステップとを含むことを特徴とする方法。前記基板は、バックゲート基板として働くようにドープされ、前記別のデバイスはバックゲート端子を備えることを特徴とする請求項12に記載の方法。トレンチコンデンサを製造する方法であって、請求項1から13のいずれかに従って前記多層ウェーハ中にトレンチ構造を製造するステップと、前記アニール処理の後で前記トレンチの前記内側表面にノード誘電体を形成するステップと、前記ノード誘電体の形成後に、前記トレンチ中に導電性材料を満たすステップとを含むことを特徴とする方法。しかしながら、そのようなトレンチ構造、例えばSTIの製造において、いわゆるバーズビーク効果Bird’sBeakEffectの形で問題が起こる。SOIウェーハ中にトレンチを形成する文脈においては、バーズビーク効果は、トレンチの縁に近い部分でBOX層の厚さが増加することにより特徴付けられる。バーズビーク効果形成の一因は、例えば、通常フッ化水素酸浸漬を含む洗浄プロセス中のBOX層のいくらかのアンダーエッチングと関連づけることができる。別の原因は、例えば、薄いシリコン層が酸化物層、例えばSiO2層で覆われ、同じ種類の酸化物層で同じく覆われた基板に転写される酸化物酸化物接合によりSOIウェーハが製造される場合に、BOX層内の完全には閉ざされていない接合界面の横方向酸化に認めることができる。したがって、バーズビーク効果を軽減する、トレンチおよび対応する分離構造を形成する改善された方法が必要とされている。本発明は、上述の要求に対処し、基板と、前記基板上の酸化物層と、前記酸化物層上の半導体層とを備える多層ウェーハ内にトレンチ構造を製造する方法を提供し、本方法は、前記半導体層および前記酸化物層BOX層を貫通して前記基板中へ延在するトレンチを形成するステップと、前記トレンチの内部表面において、前記半導体層のいくらかの材料が、前記トレンチの前記内部表面に露出した前記酸化物層の部分の一部の上に少なくとも流れるように、形成された前記トレンチのアニール処理を行うステップとを含む。特に、前記基板はシリコン基板とすることができ、前記酸化物層はシリコン二酸化物層SiO2とすることができ、前記半導体層はシリコン層、例えば単結晶シリコン層である。熱アニールのステップによって、形成されたトレンチに基づいたその後の製造ステップ中のバーズビーク効果を効果的に軽減することができる。トレンチ中に露出した酸化物の上を流れる半導体材料は、その後の洗浄プロセスにおいて半導体層のアンダーエッチングを防ぎ、さらに、例えば裏地酸化物をトレンチの内部表面に形成するときに前に露出された酸化物層の意図されない横方向酸化を防ぐ。一実施形態によれば、アニール処理後にトレンチの洗浄処理が行われる。洗浄処理は、フッ化水素酸溶液を用いた洗浄、特にフッ化水素酸溶液中への浸漬を含んでもよい。熱アニーリングによって露出された酸化物表面の上を流れた半導体層の材料による保護コーティングのために、フッ化水素酸溶液による半導体層のアンダーエッチングが起きない。熱アニールおよび洗浄処理の後で、トレンチ内に裏地酸化物を形成してもよい。裏地酸化物は、トレンチを含むウェーハを熱酸化することによって形成してもよい。形成された酸化物の厚さは、BOX層の上に流れた半導体材料を使い果たすのに十分でなければならず、そうすることによって、BOX層の下のシリコン基板とSi最上層の電気的短絡/接続を防ぐ。本方法は、さらに、アニール処理の後および裏地酸化物形成後に、トレンチを絶縁体材料で満たすことを含んでもよい。アニール処理は、例えば、少なくとも1100°C、詳細には少なくとも1150°C、より詳細には少なくとも1200°Cの温度で行われる。その上、アニール処理は、水素および/またはアルゴン雰囲気中で行うことができる。熱アニール処理は、やや短時間、例えば、せいぜい4分間、詳細にはせいぜい3分間、より詳細にはせいぜい2分間行うことができる。本発明による方法の上述の例では、BOX層の厚さは、5から20nmまでの範囲とすることができ、UTBOXウェーハの半導体最上層の厚さは、10から50nmまでの範囲とすることができる。したがって、トレンチは、非常に薄いBOX層と、半導体デバイス、例えばSOICMOSデバイスの活性層として働くことを意図された薄いシリコン層とを備えるUTBOXウェーハ内に形成することができる。バーズビーク効果は、特に、薄いBOX層の場合に問題であるので、熱アニールプロセスの本発明による提供によって、約2から20nmまでのそのような薄いBOX層に関してもバーズビーク効果を効果的に抑制できることは、注目されるべきである。その上、上述の例における多層ウェーハは、前記基板の上に第1の酸化物層を形成し、別の基板の上に第2の酸化物層を形成し、ウェーハ転写プロセスの中で前記第1の酸化物層および前記第2の酸化物層を接合しそれによって、前記基板と前記半導体層とで挟まれた酸化物層であるBOX層を形成し、前記別の基板を除去することによって提供することができる。注目されることであるが、多層がこのようにして提供される場合、本発明の熱アニールステップは、有利なことに、界面の完全密閉という意味でウェーハのBOX層を形成する第1と第2の酸化物層の接合界面の強化を引き起こし、それによって均質なBOX層をもたらす。BOX層のこのように実現された均質性により、熱酸化で裏地酸化物をトレンチの内部表面に形成するとき横方向酸化によって生じるバーズビーク効果をかなり抑制することができる。また、本発明は、半導体デバイスを製造する方法を提供し、本方法は、上述の例の1つに従って多層ウェーハ中にトレンチ構造を製造するステップと、前記多層ウェーハの上および部分的にその中にMOSFETを形成するステップと、別のデバイスが前記トレンチ構造によって前記MOSFETから隔離されるように、前記多層ウェーハの上および/またはその中に前記別のデバイスを形成するステップとを含む。特に、この方法では、前記基板は、バックゲート基板として働くようにドープされていてもよく、前記別のデバイスは、バックゲートバイアス用のバックゲート端子を備えていてもよい。さらに、本発明は、トレンチコンデンサを製造する方法も提供し、本方法は、上述の例の1つに従って多層ウェーハ中にトレンチ構造を製造するステップと、アニール処理の後で前記トレンチの内側表面にノード誘電体を形成するステップと、前記ノード誘電体の形成後に、前記トレンチ内に導電性材料を満たすステップとを含む。一方の電極は、トレンチの中に満たされた導電性材料によって形成し、他方の電極は、ドープ多結晶シリコン基板によって形成することができる。本発明の追加の特徴および利点を、図面を参照して説明する。説明では、本発明の好ましい実施形態を例示することを意図した添付図面を参照する。そのような実施形態が本発明の全範囲を表すのではないことを理解されたい。下記では、トレンチ構造を多層ウェーハ内に形成する本発明による方法の例が説明される。図1aに示されるようなウェーハが設けられる。多層ウェーハは、基板1と、第1の層2と、第2の層3とを備える。この例によれば、多層ウェーハはSOIウェーハであり、すなわち、基板1はシリコン基板1、第1の層2は酸化物層BOX層、第2の層3はシリコン層3である。図1aに示された多層ウェーハは、当技術分野で知られている何らかのウェーハ転写wafertransfer技術によって得ることができる。例えば、シリコン層3は、ドナーdonor基板上に成長させることができ、その後で、このシリコン層3の上にシリコン二酸化物層が形成される。他方で、シリコン二酸化物層が基板1上に形成される。ウェーハ転写プロセス中に、シリコン層3上に形成された酸化物層と基板1上に形成された酸化物層とが互いに接合され、それから、ドナー基板が除去されて、基板1と、酸化物層2と、シリコン層3とを備えるウェーハが残る。図1aに示されたウェーハに、図1bに示されるように、シリコン層3および酸化物層2を貫通して基板1中へ延在するトレンチ4が形成される。トレンチの形成は、マスク層例えば窒化物マスク層をシリコン層3の上に、さらにこのマスク層の上にフォトレジスト図示せずを形成することによって容易にすることができる。パターニング後に、トレンチ4をエッチングすることができ、それからマスク層およびフォトレジストが除去される。多層ウェーハ内にトレンチ4を形成した後で、高速熱アニールプロセス100が行われる図1c参照。このために、ウェーハトレンチは、せいぜい4分間、例えばせいぜい2または3分間、少なくとも1100°C、例えば1150°C、特に1200°Cまたは1250°C以上の温度の、例えば水素および/またはアルゴンでつくられたアニール雰囲気に晒される。高速熱アニールプロセス100は、トレンチ4の内側表面においてシリコン層3のシリコンのいくらかの流れを引き起こし、その流れるシリコンがトレンチ4の内部表面に露出された酸化物層2の部分を少なくとも部分的に覆う。それによって、その後の製造手順中におけるバーズビーク効果が抑制される。次に、トレンチ4は、図1dに示されるように、フッ化水素酸溶液によって洗浄200される。例えば、ウェーハおよびトレンチ4を浸漬洗浄するために10から20までのフッ化水素酸溶液が使用してもよい。シリコン層3のアンダーエッチングは、前に行われたアニール処理100によって効果的に防がれる。洗浄プロセス200の後で、トレンチ4の内部表面に裏地酸化物5が形成される図1e参照。裏地酸化物5は、例えば、特にO2/H2またはO2/H2/HClまたはO2/HClを含む酸素雰囲気中で、および/または800°Cから1000°Cまでの温度で、熱酸化によって形成することができる。ここでも、上述のウェーハ転写で結果として生じることがある酸化物層2内の不完全に閉ざされた酸化物-酸化物界面の横方向酸化によって引き起こされるかもしれないバーズビーク効果は、前に行われたアニール処理100によって抑制される。示された例によれば、トレンチは、何らかの絶縁体材料6、例えば何らかの窒化物または酸化物材料で満たされて、STIの形成が完成する図1f参照。そのようなSTIによって、例えば、異なる個々のMOSFETを互いに隔離することができる。隔離されたMOSFETは、異なる伝導型であってもよいし、CMOSデバイスの一部であってもよい。図1cおよび1dに示されたトレンチ構造を形成する上述のやり方は、また、トレンチコンデンサの形成、および、特にそのようなトレンチコンデンサを備えるメモリセル、例えばSOI上のDRAMセルの形成に使用することができる。この目的のために、図1cまたは1dに示されたトレンチ4の内部表面に、例えばシリコン窒化物またはシリコン酸化物のノード誘電体が形成され、その後で、トレンチ4は、導電性材料、例えば銅、ニッケルなどの金属またはnドープ多結晶シリコンで満たされる。そのようなトレンチコンデンサは、同じく多層ウェーハ上および部分的にその中に形成されたアクセストランジスタに接続することができる。図2に、トレンチ構造、特にSTIを製造する本発明による方法の他の応用が例示されている。図示の例では、ゲート電極7および側壁スペーサ8を備えるMOSFET10を含むUTBOX上シリコンデバイスが示されている。活性シリコン層3の中には、チャネル領域9がゲート電極7の下に形成されている。ソース/ドレイン領域は、シリコン層3中にチャネル領域に隣接して形成されている。シリコン層3の下には、多結晶シリコン基板1上に形成された超薄BOX層2がある。MOSFET10の活性領域の下の基板1は、バックゲート基板として機能するように適切にドープされている。その上、図示のデバイスは、STI6間に配置されたバックゲート端子11を備える。もう1つのSTI6が、示された活性領域の右手側を制限する。シリサイド領域を側壁スペーサ8に隣接して形成してもよく、またゲート電極が少なくとも部分的にシリサイド化されることが好ましい場合があることに留意されたい。図2に示された例では、本発明に従って製造されたSTI、すなわち図1cを参照して説明されたように熱アニールを含むプロセスステップによって形成されたSTIを実現し、それによって、完成されたUTBOX上シリコンCMOSデバイスの性能の重大な劣化をもたらすかもしれないバーズビーク効果を防ぐことが特に有利である。前述のすべての実施形態に限定の意図はなく、本発明の特徴および利点を例示する例として位置づけられる。上述の特徴のいくつか又はすべては、異なる形で組み合わせることもできることを理解されたい。