"基板と、前記基板上方に形成された窒化物半導体よりなるキャリア走行層を含む半導体積層構造と、前記半導体積層構造上方に形成されたゲート電極、ソース電極、ドレイン電極と、前記半導体積層構造上方であって、ゲート電極とソース電極の間、及び、ゲート電極とドレイン電極との間に形成された絶縁膜と、前記絶縁膜のうち、ゲート電極とソース電極の間、及びゲート電極とドレイン電極の間に形成された開口と、前記開口に埋め込まれたアルミナ膜と、を備えたことを特徴とする化合物半導体装置。前記アルミナ膜は、0.5nm以上、500nm以下の膜厚を有する請求項1に記載の化合物半導体装置。前記アルミナ膜は、前記ゲート電極の側壁に接することを特徴とする請求項1に記載の化合物半導体装置。前記絶縁膜は、SiNであることを特徴とする請求項1に記載の化合物半導体装置。前記キャリア走行層は、GaNであることを特徴とする請求項1に記載の化合物半導体装置。図1は、本発明の関連技術によるGaNを電子走行層とした高出力HEMT10の構成を示す。図1を参照するに、HEMT10は半絶縁性SiC基板11上に形成されており、前記SiC基板12上には非ドープGaNよりなる電子走行層12がエピタキシャルに形成されている。前記電子走行層12上には、非ドープAlGaNスペーサ層13を介して、n型AlGaNよりなる電子供給層14がエピタキシャルに形成され、前記電子供給層14上にはn型GaN層15が、エピタキシャルに形成される。また前記電子供給層14の形成に伴い、前記電子走行層12中には前記スペーサ層13との界面に沿って、二次元電子ガス2DEG12Aが形成される。さらに前記n型GaN層15上には、ショットキー接合を形成するNi電極膜16Aとその上の低抵抗Au膜16Bを積層したゲート電極16が形成され、さらに前記ゲート電極16の両側には、前記電子供給層14に直接にコンタクトするように、Ti膜とAl膜を積層したオーミック電極17A,17Bが、前記ゲート電極16から離間して、それぞれソース電極およびドレイン電極として形成されている。さらに前記n型GaN層15の露出表面を覆うように、SiNなどよりなるパッシベーション膜18が形成されている。図示の例では、前記パッシベーション膜18はオーミック電極17A,17Bを覆い、さらに前記ゲート電極16の側壁面に密着している。かかる構成によれば、前記AlGaNよりなる電子供給層14が、Alを含まないn型GaN層15により覆われているため、前記電子供給層14の表面におけるAlの酸化による界面準位の形成が抑制され、かかる界面準位を伝わるリーク電流、が抑制され、前記HEMT10を高出力で動作させることが可能となる。一方、最近では、このようなGaNなど窒化物半導体を使った高出力HEMTを、さらなる高出力で動作させたい要求が存在するが、このような要求に対応するためには、このような高出力HEMT中において生じるリーク電流、特にゲート-ドレイン間において生じるリーク電流をさらに抑制する必要がある。一の側面によれば化合物半導体装置は、基板と、前記基板上方に形成された窒化物半導体よりなるキャリア走行層を含む半導体積層構造と、前記半導体積層構造上方に形成されたゲート電極、ソース電極、ドレイン電極と、前記半導体積層構造上方であって、ゲート電極とソース電極の間、及び、ゲート電極とドレイン電極との間に形成された絶縁膜と、前記絶縁膜のうち、ゲート電極とソース電極の間、及びゲート電極とドレイン電極の間に形成された開口と、前記開口に埋め込まれたアルミナ膜と、を備える。本発明によれば、窒化物半導体をキャリア走行層とする高出力電界効果トランジスタにおいて、ゲート電極側壁面を、少なくともドレイン電極の側において、パッシベーション膜とは異なる組成の絶縁膜により覆うことにより、ゲート電極とドレイン領域との間に生じるゲートリーク電流を効率的に抑制することが可能となる。[第1の実施形態]図2は、本発明の第1の実施形態による高出力電界効果トランジスタ20の構成を示す。図2を参照するに、高出力電界効果トランジスタ20は半絶縁性SiC基板21上に形成されたHEMTであり、前記SiC基板21上には非ドープGaNよりなる電子走行層22が、例えば3μmの厚さでエピタキシャルに形成されている。前記電子走行層22上には、厚さが例えば5nmの非ドープAlGaNスペーサ層23を介して、n型AlGaNよりなりSiにより5×1018cm3の電子濃度にドープされた厚さが例えば30nmの電子供給層24がエピタキシャルに形成され、前記電子供給層24上にはn型GaN層25が、エピタキシャルに形成される。前記電子供給層24の形成に伴い、前記電子走行層22中には前記スペーサ層23との界面に沿って、二次元電子ガス2DEG22Aが形成される。さらに前記n型GaN層25上には、ショットキー接合を形成するNi電極膜26Aとその上の低抵抗Au膜26Bを積層したゲート電極26が形成され、さらに前記ゲート電極26の両側には、前記電子供給層24に直接にコンタクトするように、Ti膜とAl膜を積層したオーミック電極27A,27Bが、前記ゲート電極26から離間して、それぞれソース電極およびドレイン電極として形成されている。さらに前記HEMT20では、前記n型GaN層25の露出表面を覆うように、SiNなどよりなるパッシベーション膜28が形成されているが、本実施形態では、前記パッシベーション膜28は、前記オーミック電極27Aを覆う第1のパッシベーション膜部分28Aと、前記オーミック電極27Bを覆う第2のパッシベーション膜部分28Bとより構成されており、前記パッシベーション膜部分28Aの前記ゲート電極26に面する端面28aは、前記ゲート電極26のうち、前記オーミック電極27Aに面する側壁面に対して0.5nm以上、500nm以下の距離だけ離間して形成されている。同様に前記パッシベーション膜部分28Bの前記ゲート電極26に面する端面28bは、前記ゲート電極26のうち、前記オーミック電極27Bに面する側壁面に対して0.5nm以上、500nm以下の距離だけ離間して形成されている。さらに、本実施形態では、前記ゲート電極26と端面28a,28bの間のギャップを埋めるように、前記ゲート電極26の側壁面を覆う酸化アルミニウムよりなる絶縁膜29が、0.5nm以上、500nm以下の膜厚に形成される。このようにして形成された絶縁膜29は、前記ゲート電極26の両側壁面および上面を連続して覆っている。図示の例ではHEMT20は1μmのゲート長を有し、100μmのゲート幅に形成されている。図3Aは、上記図2のHEMTについて求めたゲート-ドレイン電流特性を示す。ただし図3A中、横軸は前記ゲート電極26とドレイン電極となるオーミック電極27Bの間に印加した電圧を、また縦軸はその際にゲート電極26とドレイン電極27Bの間に流れるゲートリーク電流を示す。図中、横軸は1目盛りが10Vであり、縦軸は1メモリが10μAである。図3Aを参照するに、前記HEMT20は、高出力動作のためゲート電極26とドレイン電極27Bの間に50Vの電圧が印加されても、リーク電流は1μA程度であるのがわかる。これに対し図3Bは、前記図1のHEMT10を、図2のHEMT20と同じサイズに形成した場合の、図3Aと同様なゲートリーク電流特性を示す図である。図3B中、横軸は前記ゲート電極16とドレイン電極となるオーミック電極17Bの間に印加した電圧を、また縦軸はその際にゲート電極16とドレイン電極17Bの間に流れるゲートリーク電流を示す。図3Aと同様で、横軸は1目盛りが10Vであり、縦軸は1メモリが10μAである。図3Bを参照するに、前記絶縁膜29を設けない構成の場合、ゲート-ドレイン間電圧が20Vを超えたあたりでゲートリーク電流が立ち上がり、ゲート-ドレイン間電圧が50Vに達するとゲートリーク電流は50μAを超えることがわかる。次に、図2のHEMT20の製造工程を、図4A~4Eを参照しながら説明する。図4Aを参照するに、前記SiC基板21上には前記非ドープGaN層22,AlGaNスペーザ層23,n型AlGaN電子供給層24、およびn型GaN層25が、MOCVD法により順次、それぞれ先に説明した膜厚で積層され、半導体積層構造が得られる。次に図4Bの工程において前記図4Aの半導体積層構造のうち、前記n型GaN層25中にその下のn型AlGaN電子供給層24を露出する開口部を、塩素系ガスを使ったドライエッチングにより形成し、蒸着およびリフトオフにより、前記電子供給層24にコンタクトして、前記Ti/Al電極27A,27Bを形成する。ここで前記開口部は、多少前記電子供給層24中に侵入するように形成してもよい。図4Bの工程では、さらに窒素雰囲気中、600°Cで熱処理を行い、前記電極27A,27Bを前記電子供給層24にオーミック接触させる。次に図4Cの工程において前記図4Bの構造上に、SiNパッシベーション膜28がプラズマCVD法により形成され、図4Dの工程において前記SiNパッシベーション膜28中に、前記ゲート電極26の形成領域に対応して、ただしゲート電極26のゲート長よりもやや大きな開口部28Cをフォトリソグラフィにより形成する。これにより、前記パッシベーション膜28は、端面28aで画成されたパッシベーション膜部分28Aと、端面28bで画成されたパッシベーション膜部分28Bに分割される。次に図4Eの工程において、前記開口部28C中に、前記開口部28Cよりもやや小さな開口部を形成し、蒸着およびリフトオフにより、Ni層26AおよびAu層26Bを積層したゲート電極26を、前記パッシベーション膜28の端面28a、28bから離間して形成する。さらに図4Fの工程において、図4Eの構造上に、前記ゲート電極26とSiNパッシベーション膜部分28Aあるいは28Bの間のギャップを充填するように、前記酸化アルミニウム膜29をMOCVD法により形成することで、図2のHEMT20が得られる。なお、本実施形態において前記図4Fにおける絶縁膜49の堆積工程をマスクを設けて行い、図5に示すように、前記絶縁膜29が前記ゲート電極26の側壁面のうち、ドレイン電極27Bの側の側壁面のみを覆うように形成することも可能である。このように、前記ゲート電極26の側壁面のうち、ドレイン電極27Bの側の側壁面のみを覆った場合でも、先に図3A,3Bで説明したゲートリーク電流の抑制効果を得ることができる。さらに図2のHEMT20において、図6に示すように前記絶縁膜29上にSiO2膜30を積層し、SiN膜とSiO2膜の積層膜など、多層膜とすることも可能である。なお以上の構成において、前記絶縁膜29は酸化アルミニウムに限定されるものではなく、窒化アルミニウム、酸化ガリウム、酸化ニッケル、弗化ニッケルあるいは酸化銅であってもよく、また図6に示すようにこれらの膜を含む多層膜であってもよい。さらに前記パッシベーション膜はSiNに限定されるものではなく、SiO2などを使うことも可能である。さらに本実施形態において前記電子走行層22はGaNに限定されるものではなく、他の窒化物半導体、例えばAlNあるいはInN、あるいはこれらの混晶を使うことも可能である。さらに半導体積層構造は、本実施形態の構造に限定されるものではなく、HEMT構造であればよく、例えばGaNキャップ層が無い構造を使うことも可能である。さらに、前記図4Dの工程において前記開口部28Cは例えば、先にゲート電極26を形成しておき、さらに前記ゲート電極26の側壁面にSiO2など、SiNパッシベーション膜28とはエッチング選択性の異なる絶縁膜により側壁絶縁膜を形成しておき、パッシベーション膜28の形成後、かかる側壁絶縁膜をエッチングにより除去することで、自己整合的に形成することも可能である。さらに本実施形態において、前記基板21として、半絶縁性SiC基板の代わりに導電性SiC基板やサファイヤ基板を使うことも可能である。[第2の実施形態]図7は、本発明の第2の実施形態による高出力電界効果トランジスタ40の構成を示す。図7を参照するに、高出力電界効果トランジスタ40は半絶縁性SiC基板41上に形成されたHEMTであり、前記SiC基板61上には非ドープGaNよりなる電子走行層42が、例えば3μmの厚さでエピタキシャルに形成されている。前記電子走行層42上には、厚さが例えば5nmの非ドープAlGaNスペーサ層43を介して、n型AlGaNよりなりSiにより5×1018cm3の電子濃度にドープされた厚さが例えば30nmの電子供給層44がエピタキシャルに形成され、前記電子供給層44上にはn型GaN層45が、エピタキシャルに形成される。前記電子供給層44の形成に伴い、前記電子走行層42中には前記スペーサ層43との界面に沿って、二次元電子ガス2DEG42Aが形成される。さらに前記n型GaN層45上には、ショットキー接合を形成するNi膜よりなるゲート電極46が形成され、さらに前記ゲート電極46の両側には、前記電子供給層44に直接にコンタクトするように、Ti膜とAl膜を積層したオーミック電極47A,47Bが、前記ゲート電極46から離間して、それぞれソース電極およびドレイン電極として形成されている。さらに前記HEMT40では、前記ゲート電極46の両側壁面および上面を連続的に覆うように、前記Ni電極46を酸化することにより形成されたニッケル酸化膜よりなる絶縁膜48が、0.05~500nmの膜厚で形成されている。かかる構造では、前記ゲート電極48とソース電極47A,ゲート電極48とドレイン電極48Bの間において前記n型GaN層45が露出しており、前記GaN層24の露出表面は、SiNあるいはSiO2よりなり、前記ソース電極47Aからドレイン電極47Bまで、前記ゲート電極48も含めて連続的に覆うパッシベーション膜49により覆われている。かかる構成においても、前記絶縁膜48の形成により、先に図3A,3Bで説明したのと同様に、ゲートリーク電流を抑制することができる。次に、図7のHEMTの製造工程を、図8A~8Cを参照しながら説明する。最初に図4A~4Bと同様な工程を行い、SiC基板41上に半導体層42~45を積層した積層構造体を形成し、さらにソースおよびドレイン電極47A,47Bを形成した後、図8Aの工程において、前記ゲート電極46を、蒸着およびリフトオフ工程により形成する。次に図8Bの工程において図8Aの構造に対して酸素雰囲気中の熱処理、あるいは酸素プラズマ処理を行い、前記ゲート電極46の側壁面および上面に酸化膜を、前記絶縁膜48として形成する。このようにして形成された絶縁膜48は、前記ゲート電極46を構成する金属元素を構成元素として含んでいる。前記酸化処理あるいは酸素プラズマ処理の間、前記ソース電極47Aおよびドレイン電極47Bは、SiO2膜などのマスクパターン図示せずにより覆っておく。さらに図8Cの工程で、かかるマスクパターンを除去した後、SiN膜あるいはSiO2膜を、パッシベーション膜49として、プラズマCVD法により形成する。なお本実施形態においても、前記ゲート電極46上への絶縁膜48の形成は、前記ゲート電極46を部分的にマスクパターンにより覆うことで、図9の変形例に示すように、前記ゲート電極46の側壁面のうち、ドレイン電極47Bに面する側にのみ形成することが可能である。前記絶縁膜48としては、先に説明した酸化膜に限定されるものではなく、窒化膜あるいは弗化膜であってもよい。このような窒化膜あるいは弗化膜は、前記ゲート電極46を窒素プラズマあるいはフッ素プラズマの曝露することで形成することができる。さらに図10の変形例に示すように、前記絶縁膜48上に他の絶縁膜48Aを、酸化処理、窒化処理、弗化処理、あるいはCVD法により形成することにより、多層膜を形成することも可能である。本実施形態においても、前記電子走行層22はGaNに限定されるものではなく、他の窒化物半導体、例えばAlNあるいはInN、あるいはこれらの混晶を使うことも可能である。さらに半導体積層構造は、本実施形態の構造に限定されるものではなく、HEMT構造であればよく、例えばGaNキャップ層が無い構造を使うことも可能である。さらに本実施形態において、前記基板21として、半絶縁性SiC基板の代わりに導電性SiC基板やサファイヤ基板を使うことも可能である。また本実施例において前記ゲート電極46はNiに限定されるものではなく、CuやPd,Ptなど、窒化物半導体膜との間でショットキー接合を生じる金属膜を使うことが可能である。なお、以上の説明では、半導体装置をHEMTとして説明したが、本発明はMESFETなど、他の化合物半導体装置においても適用可能である。本発明によれば、窒化物半導体をキャリア走行層とする高出力電界効果トランジスタにおいて、ゲート電極側壁面を、少なくともドレイン電極の側において、パッシベーション膜とは異なる組成の絶縁膜により覆うことにより、ゲート電極とドレイン領域との間に生じるゲートリーク電流を効率的に抑制することが可能となる。以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形変更が可能である。"