"基板上の第1の方向に沿って延在し、互いに離隔配置された主配線部および分岐配線部を有する1または複数の第1の配線と、前記基板上の前記第1の方向とは異なる第2の方向に沿って延在する幹配線部と、前記主配線部と前記分岐配線部との間隙領域内で前記第1の方向に沿って延在する複数の枝配線部と、を有する1または複数の第2の配線と、前記複数の枝配線部が個別にゲート電極として機能すると共に、前記主配線部内および前記分岐配線部内に形成されたソース領域と、前記複数の枝配線部間に形成されたドレイン領域とを有し、各々が前記第2の方向に沿って複数個に分割形成されてなる1または複数のトランジスタと、前記第2の方向に沿って延在し、前記トランジスタのドレイン領域と電気的に接続された1または複数の第3の配線とを備えた半導体装置。前記トランジスタが、偶数個に分割形成されてなる請求項1に記載の半導体装置。前記トランジスタが、奇数個に分割形成されてなる請求項1に記載の半導体装置。2つの前記第1の配線と、2つの前記第2の配線と、4つの前記トランジスタと、1つの前記第3の配線とにより、単位回路としての1つのバッファ回路が形成されている請求項1に記載の半導体装置。1つの前記第1の配線と、2つの前記第2の配線と、2つの前記トランジスタと、1つの前記第3の配線とにより、単位回路としての1つのインバータ回路が形成されている請求項1に記載の半導体装置。前記第1の配線が電源線であり、前記第2の配線が制御信号線であり、前記第3の配線が出力信号線であると共に、前記第1ないし第3の配線が、互いに異なる層に形成されている請求項4に記載の半導体装置。前記単位回路が、前記第1の方向に沿って複数設けられている請求項6に記載の半導体装置。前記制御信号線から供給される制御信号によって、複数の前記単位回路が前記第1の方向に沿って順次動作する請求項7に記載の半導体装置。前記第3の配線は、前記第1の配線と前記第3の配線との重畳領域の少なくとも一部に、貫通孔を有する請求項1に記載の半導体装置。前記第1の配線は、前記間隙領域内に、前記主配線部と前記分岐配線部とを電気的に接続する接続部を有する請求項1に記載の半導体装置。前記第1の方向と前記第2の方向とが、互いに略直交している請求項1に記載の半導体装置。表示部と、半導体装置を含む駆動部とを備え、前記半導体装置は、基板上の第1の方向に沿って延在し、互いに離隔配置された主配線部および分岐配線部を有する1または複数の第1の配線と、前記基板上の前記第1の方向とは異なる第2の方向に沿って延在する幹配線部と、前記主配線部と前記分岐配線部との間隙領域内で前記第1の方向に沿って延在する複数の枝配線部と、を有する1または複数の第2の配線と、前記複数の枝配線部が個別にゲート電極として機能すると共に、前記主配線部内および前記分岐配線部内に形成されたソース領域と、前記複数の枝配線部間に形成されたドレイン領域とを有し、各々が前記第2の方向に沿って複数個に分割形成されてなる1または複数のトランジスタと、前記第2の方向に沿って延在し、前記トランジスタのドレイン領域と電気的に接続された1または複数の第3の配線とを備えた表示装置。前記表示部は、有効表示領域に配設され、前記駆動部は、前記有効表示領域の外縁に位置する額縁領域内に配設されている請求項12に記載の表示装置。前記表示部は複数の画素を有し、前記半導体装置が、前記複数の画素を前記第1の方向に沿って順次駆動する垂直駆動回路である請求項13に記載の表示装置。前記駆動部は、複数のトランジスタを含む水平駆動回路を有し、前記垂直駆動回路および前記水平駆動回路におけるトランジスタのゲート電極がそれぞれ、前記第1の方向に沿って延在するように配置されている請求項14に記載の表示装置。前記垂直駆動回路および前記水平駆動回路におけるトランジスタがそれぞれ、多結晶半導体層を含む請求項15に記載の表示装置。前記多結晶半導体層が、非晶質半導体層に対して所定方向に沿ったレーザアニール処理を施すことにより形成されたものである請求項16に記載の表示装置。タッチセンサ機能を有する請求項12に記載の表示装置。前記表示部が、液晶素子または有機EL素子を用いて構成されている請求項12に記載の表示装置。表示部と、半導体装置を含む駆動部とを有する表示装置を備え、前記半導体装置は、基板上の第1の方向に沿って延在し、互いに離隔配置された主配線部および分岐配線部を有する1または複数の第1の配線と、前記基板上の前記第1の方向とは異なる第2の方向に沿って延在する幹配線部と、前記主配線部と前記分岐配線部との間隙領域内で前記第1の方向に沿って延在する複数の枝配線部と、を有する1または複数の第2の配線と、前記複数の枝配線部が個別にゲート電極として機能すると共に、前記主配線部内および前記分岐配線部内に形成されたソース領域と、前記複数の枝配線部間に形成されたドレイン領域とを有し、各々が前記第2の方向に沿って複数個に分割形成されてなる1または複数のトランジスタと、前記第2の方向に沿って延在し、前記トランジスタのドレイン領域と電気的に接続された1または複数の第3の配線とを備えた電子機器。ところで、昨今の表示装置では、狭額縁化額縁領域面積の削減が求められる傾向にある。ただし、周辺回路半導体装置内の配線幅等を単純に狭くした場合、周辺回路での回路特性動作特性等が劣化し、その結果、表示画質の低下例えばフリッカ現象の発生等が生じてしまうことになる。したがって、特性の劣化を抑えつつ省スペース化省面積化を実現する手法の提案が望まれる。本開示はかかる問題点に鑑みてなされたもので、その目的は、特性の劣化を抑えつつ省スペース化を図ることが可能な半導体装置、表示装置および電子機器を提供することにある。本開示の半導体装置は、基板上の第1の方向に沿って延在し、互いに離隔配置された主配線部および分岐配線部を有する1または複数の第1の配線と、基板上の第1の方向とは異なる第2の方向に沿って延在する幹配線部と、主配線部と分岐配線部との間隙領域内で第1の方向に沿って延在する複数の枝配線部とを有する1または複数の第2の配線と、複数の枝配線部が個別にゲート電極として機能すると共に、主配線部内および分岐配線部内に形成されたソース領域と、複数の枝配線部間に形成されたドレイン領域とを有し、各々が第2の方向に沿って複数個に分割形成されてなる1または複数のトランジスタと、第2の方向に沿って延在し、トランジスタのドレイン領域と電気的に接続された1または複数の第3の配線とを備えたものである。本開示の表示装置は、表示部と、上記本開示の半導体装置を含む駆動部とを備えたものである。本開示の電子機器は、上記本開示の表示装置を備えたものである。本開示の半導体装置、表示装置および電子機器では、第1の方向に沿って延在する第1の配線が、上記主配線部および分岐配線部を含んで構成され、これらの主配線部内および分岐配線部内にトランジスタのソース領域が形成されている。また、第2の配線が、第2の方向に沿って延在する幹配線部と第1の方向に沿って延在する複数の枝配線部とを含んで構成され、これら複数の枝配線部間にトランジスタのドレイン領域が形成されている。更に、第2の方向に沿って延在する第3の配線が、このトランジスタのドレイン領域と電気的に接続されている。そして、このトランジスタは第2の方向に沿って複数個に分割形成されてなり、上記複数の枝配線部が、この分割形成されたトランジスタにおける各ゲート電極として個別に機能している。このように、ゲート電極が第1の方向に沿って延在する第1の方向に沿って配置されたトランジスタが、この第1の方向とは異なる第2の方向に沿って複数個に分割形成されてなると共に、互いに離隔配置された主配線部および分岐配線部が、このトランジスタのソース領域を含んでいる。これにより、第1の配線の配線幅主配線部および分岐配線部の第2の方向に沿った配線幅が確保されつつ、半導体装置全体としての第2の方向への配置効率が向上する第2の方向に沿った配置幅が抑えられる。本開示の半導体装置、表示装置および電子機器によれば、上記第1ないし第3の配線と上記トランジスタとを設けるようにしたので、第1の配線における上記第2の方向に沿った配線幅を確保しつつ、半導体装置全体としての第2の方向への配置効率を向上させることができる。よって、特性の劣化例えば表示画質の低下等を抑えつつ、省スペース化を図ることが可能となる。以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。1.タッチセンサ付きの表示装置におけるタッチ検出方式の基本原理2.第1の実施の形態トランジスタを偶数個に分割形成した例3.第2の実施の形態トランジスタを奇数個に分割形成した例4.第1,第2の実施の形態に共通の変形例変形例1電源線の配線に部分的に貫通孔を設けた例変形例2バッファ回路の代わりにインバータ回路に適用した例5.適用例表示装置の電子機器への適用例6.その他の変形例<タッチ検出方式の基本原理>最初に図1~図3を参照して、以下の実施の形態等に係る表示装置タッチセンサ付きの表示装置における、タッチ検出方式の基本原理について説明する。このタッチ検出方式は、静電容量型タッチセンサとして具現化されるものであり、例えば図1Aに示したように、誘電体Diを挟んで互いに対向配置された一対の電極駆動電極E1および検出電極E2を用い、容量素子を構成する。この構造は、図1Bに示した等価回路として表される。駆動電極E1、検出電極E2および誘電体Diによって、容量素子C1が構成される。容量素子C1は、その一端が交流信号源駆動信号源Sacに接続され、他端Pは抵抗器Rを介して接地されると共に、電圧検出器検出回路DETに接続される。交流信号源Sacから駆動電極E1容量素子C1の一端に所定の周波数例えば数kHz~十数kHz程度の交流矩形波Sg図3Bを印加すると、検出電極E2容量素子C1の他端Pに、図3Aに示したような出力波形検出信号Vdetが現れる。なお、この交流矩形波Sgは、後述するコモン駆動信号Vcomに相当するものである。指が接触または近接していない状態では、図1に示したように、容量素子C1に対する充放電に伴って、容量素子C1の容量値に応じた電流I0が流れる。このときの容量素子C1の他端Pの電位波形は、例えば図3Aの波形V0のようになり、これが電圧検出器DETによって検出される。一方、指が接触または近接した状態では、図2に示したように、指によって形成される容量素子C2が容量素子C1に直列に追加された形となる。この状態では、容量素子C1,C2に対する充放電に伴って、それぞれ電流I1,I2が流れる。このときの容量素子C1の他端Pの電位波形は、例えば図3Aの波形V1のようになり、これが電圧検出器DETによって検出される。このとき、点Pの電位は、容量素子C1,C2を流れる電流I1,I2の値によって定まる分圧電位となる。このため、波形V1は、非接触状態での波形V0よりも小さい値となる。電圧検出器DETは、後述するように、検出した電圧を所定のしきい値電圧Vthと比較し、このしきい値電圧以上であれば非接触状態と判断する一方、しきい値電圧未満であれば接触状態と判断する。このようにして、タッチ検出が可能となる。<第1の実施の形態>[表示装置1の構成]図4は、本開示の第1の実施の形態に係る半導体装置を備えた表示装置タッチセンサ付きの表示装置1の要部断面構造を表すものである。この表示装置1は、表示素子として液晶素子を用いると共に、この液晶素子に元々備えられている電極の一部後述する共通電極43および表示用駆動信号後述するコモン駆動信号Vcomを兼用して静電容量型タッチセンサを構成したものである。すなわち、表示装置1は、表示機能およびタッチセンサ機能を有している。図4に示したように、この表示装置1は、画素基板2と、この画素基板2に対向して配置された対向基板4と、画素基板2と対向基板4との間に挿設された液晶層6とを備えている。画素基板2は、回路基板としてのTFT基板21と、このTFT基板21上に形成された共通電極/センサ駆動用電極43と、この共通電極/センサ駆動用電極43上において絶縁層23を介してマトリクス状に配設された複数の画素電極22とを有する。TFT基板21には、各画素電極22を駆動するための図示しない表示ドライバ後述する駆動部やTFT薄膜トランジスタの他、各画素電極22に画像信号を供給する信号線後述するデータ線25や、各TFTを駆動するゲート線後述するゲート線26等の配線が形成されている。TFT基板21にはまた、後述するタッチ検出動作を行う検出回路が形成されていてもよい。共通電極/センサ用駆動電極43以下、単に共通電極43と称するは、各表示画素に共通の共通電極であると共に、タッチ検出動作を行うタッチセンサの一部を構成するセンサ用駆動電極としても兼用されるものであり、図1における駆動電極E1に相当する。すなわち、この共通電極43には、交流矩形波形のコモン駆動信号Vcomが印加されるようになっている。このコモン駆動信号Vcomは、画素電極22に印加される画素電圧とともに各表示画素の表示電圧を画定するものであるが、タッチセンサの駆動信号としても兼用されるものであり、図1の駆動信号線Sacから供給される交流矩形波Sgに相当する。すなわち、このコモン駆動信号Vcomは、所定の周期ごとに極性反転するものとなっている。対向基板4は、ガラス基板41と、このガラス基板41の一方の面に形成されたカラーフィルタ42と、このカラーフィルタ42の上に形成されたセンサ用検出電極タッチ検出電極44とを有する。また、ガラス基板41の他方の面には、偏光板45が配設されている。カラーフィルタ42は、例えば赤R、緑G、青Bの3色のカラーフィルタ層を周期的に配列して構成したものであり、表示画素画素電極22ごとにR、G、Bの3色が1組として対応付けられている。センサ用検出電極44は、タッチセンサの一部を構成するものであり、図1における検出電極E2に相当する。液晶層6は、電界の状態に応じてそこを通過する光を変調するものであり、例えば、TNツイステッドネマティック、VA垂直配向、ECB電界制御複屈折等の各種モードの液晶が用いられる。あるいは、FFSフリンジフィールドスイッチングモードや、IPSインプレーンスイッチングモード等の横電界モードの液晶を用いるようにしてもよい。なお、液晶層6と画素基板2との間、および液晶層6と対向基板4との間には、それぞれ配向膜が配設され、また、画素基板2の下面側には入射側偏光板が配置されるが、ここでは図示を省略している。共通電極43およびセンサ用検出電極44の詳細構成例図5は、対向基板4における共通電極43およびセンサ用検出電極44の一構成例を斜視状態にて表したものである。この例では、共通電極43は、図の左右方向に延在する複数のストライプ状の電極パターンここでは、一例としてn個n:2以上の整数の共通電極431~43nからなるに分割されている。各電極パターンには、共通電極ドライバ43Dによってコモン駆動信号Vcomが順次供給され、後述するように時分割的に線順次走査駆動が行われるようになっている。一方、センサ用検出電極44は、共通電極43の電極パターンの延在方向と直交する方向に延びる複数のストライプ状の電極パターンから構成されている。センサ用検出電極44の各電極パターンからは、それぞれ、検出信号Vdetが出力され、後述する検出回路8に入力されるようになっている。画素構造およびドライバの構成例図6および図7は、表示装置1における画素構造および各種ドライバの構成例を表したものである。表示装置1では、有効表示領域10A内に、TFT素子Trと液晶素子LCとを有する複数の表示画素20画素がマトリクス状に配置されている。すなわち、複数の表示画素20を有する表示部が、有効表示領域10Aに配設されている。また、この有効表示領域10Aの外縁外周に位置する額縁領域非表示領域10B内には、後述する半導体装置を含む表示ドライバ駆動部と、検出回路8DETとが配設されている。なお、図6および図7において、X軸方向が水平ライン方向H方向,第2の方向に対応すると共に、Y軸方向が垂直ライン方向V方向,第1の方向に対応し、以降の他の図においても同様である。具体的には、図6に示した例では、額縁領域10B内には、表示ドライバとしてのゲートドライバ26D走査線駆動回路、共通電極ドライバ43Dおよびデータドライバ25D信号線駆動回路と、検出回路8とが配設されている。ゲートドライバ26Dは、複数の表示画素20を垂直ライン方向Y軸方向,第1の方向に沿って順次駆動する回路である。データドライバ25Dは、駆動対象の表示画素20に対して映像信号を供給する回路である。ここで、ゲートドライバ26D、共通電極ドライバ43Dおよびデータドライバ25Dが、本開示における駆動部の一具体例に対応し、データドライバ25Dが本開示における水平駆動回路の一具体例に対応する。表示画素20には、ゲートドライバ26Dに接続されたゲート線26と、データドライバ25Dに接続された信号線データ線25と、共通電極ドライバ43Dに接続された共通電極431~43nとが接続されている。共通電極ドライバ43Dは、前述したように、共通電極431~43nに対してコモン駆動信号VcomVcom~Vcomを順次供給するものである。この共通電極ドライバ43Dは、例えば、シフトレジスタ43D1と、COMセレクト部43D2と、レベルシフタ43D3と、COMバッファ43D4とを有している。シフトレジスタ43D1は、入力パルスを順次転送するためのロジック回路である。具体的には、このシフトレジスタ43D1に対して転送トリガーパルススタートパルスを入力することにより、クロック転送を開始するようになっている。また、1フレーム期間内で複数回のスタートパルスを入力するようにした場合には、その度に転送を繰り返すことができるようになっている。なお、シフトレジスタ43D1としては、複数個の共通電極431~43nをそれぞれ制御するために、各々独立した転送ロジック回路としてもよい。ただし、その場合には制御回路規模が大きくなるため、後述する図7に示したように、転送ロジック回路は、ゲートドライバと共通電極ドライバとで共用するようにすることが好ましく、更には、共通電極43の個数に関わらず単一であることが好ましい。COMセレクト部43D2は、コモン駆動信号Vcomを、有効表示領域10A内の各表示画素20に対して出力するか否かを制御するロジック回路である。すなわち、コモン駆動信号Vcomの出力を、有効表示領域10A内の位置等に応じて制御している。さらに、詳細は後述するが、このCOMセレクト部43D2に対して入力する制御パルスを可変とすることにより、例えば1水平ラインごとにコモン駆動信号Vcomの出力位置を任意に移動させたり、複数の水平期間後に出力位置を移動させたりすることが可能となっている。レベルシフタ43D3は、COMセレクト部43D2から供給される制御信号を、コモン駆動信号Vcomを制御するのに十分な電位レベルまでシフトさせるための回路である。COMバッファ43D4は、コモン駆動信号VcomVcom~Vcomを順次供給するための最終出力ロジック回路であり、後述するバッファ回路図8を含んで構成されている。なお、このCOMバッファ43D4には、コモン駆動信号Vcomを生成する際に用いられる所定のCOM電圧例えば、後述する電源線Lv1,Lv2の電位が供給されるようになっている。一方、図7に示した例では、額縁領域10B内には、表示ドライバとしてのT/GDC/DCコンバータ20D、ゲート共通電極ドライバ40Dおよびデータドライバ25Dと、検出回路8とが配設されている。T/GDC/DCコンバータ20Dは、T/GタイミングジェネレータおよびDC/DCコンバータとしての役割を果たすものである。ゲート共通電極ドライバ40Dは、ゲート線26を介して各表示画素20に対してゲート駆動信号を供給すると共に、共通電極431~43nに対してコモン駆動信号VcomVcom~Vcomを順次供給するものである。ここで、ゲート共通電極ドライバ40Dおよびデータドライバ25Dが、本開示における駆動部の一具体例に対応する。表示画素20には、ゲート共通電極ドライバ40Dに接続されたゲート線26および共通電極431~43nと、データドライバ25Dに接続されたデータ線25とが接続されている。ゲート共通電極ドライバ40Dは、例えば、シフトレジスタ40D1と、イネーブルコントロール部40D2と、ゲート/COMセレクト部40D3と、レベルシフタ40D4と、ゲート/COMバッファ40D5とを有している。シフトレジスタ40D1は、ゲートドライバと共通電極ドライバとで共用されていること以外は、前述したシフトレジスタ43D1と同様の機能を有している。イネールブルコントロール部40D2は、シフトレジスタ40D1から転送されたクロックパルスを利用してイネーブルパルスを取り込むことにより、ゲート線26を制御するためのパルスを生成するものである。ゲート/COMセレクト部40D3は、コモン駆動信号Vcomおよびゲート信号VGをそれぞれ、有効表示領域10A内の各表示画素20に対して出力するか否かを制御するロジック回路である。すなわち、コモン駆動信号Vcomおよびゲート信号VGの出力をそれぞれ、有効表示領域10A内の位置等に応じて制御している。レベルシフタ40D4は、ゲート/COMセレクト部40D3から供給される制御信号を、ゲート信号VGおよびコモン駆動信号Vcomをそれぞれ制御するのに十分な電位レベルまでシフトさせるための回路である。ゲート/COMバッファ40D5は、コモン駆動信号VcomVcom~Vcomおよびゲート信号VGVG~VGをそれぞれ順次供給するための最終出力ロジック回路であり、後述するバッファ回路図8を含んで構成されている。なお、このゲート/COMバッファ40D5には、コモン駆動信号Vcomおよびゲート電圧VGを生成する際に用いられる所定のCOM/ゲート電圧例えば、後述する電源線Lv1,Lv2の電位が供給されるようになっている。バッファ回路の回路構成例図8は、図6,図7に示したバッファ回路COMバッファ43D4、ゲート/COMバッファ40D5、またはゲートドライバ26D内の図示しないバッファ回路の回路構成例を表したものである。ここで、このバッファ回路が、本開示における垂直駆動回路および半導体装置半導体回路の一具体例に対応する。ただし、以下では説明の便宜上、COMバッファ43D4におけるバッファ回路の回路構成例として説明する。このCOMバッファ43D4は、垂直ライン方向Y軸方向に沿って、複数の単位回路46を有している。各単位回路46には、一対の制御信号線CTL,xCTLと、1つのコモン駆動信号出力信号線Vcomと、一対の電源線Lv1,Lv2とが接続されている。具体的には、図8中の1番上に配置された単位回路46には、制御信号線CTL,xCTL、出力信号線Vcomおよび電源線Lv1,LV2が接続されている。同様に、図8中の真ん中に配置された単位回路46には、制御信号線CTL,xCTL、出力信号線Vcomおよび電源線Lv1,LV2が接続されている。図8中の1番下に配置された単位回路46には、制御信号線CTL,xCTL、出力信号線Vcomおよび電源線Lv1,LV2が接続されている。なお、制御信号線xCTLは、制御信号線CTLに供給される制御信号に対する論理反転信号が供給される信号線を意味している。また、各単位回路46は、2つのN型のトランジスタTn1,Tn2と、2つのP型のトランジスタTp1,Tp2とからなるバッファ回路を有している。具体的には、トランジスタTn1,Tp1からなる入力側制御信号線CTL側の1段目のインバータ回路と、トランジスタTn2,Tp2からなる出力側出力信号線Vcom側の2段目のインバータ回路とにより、バッファ回路が形成されている。詳細には、トランジスタTn1のゲートには制御信号線CTLが接続され、トランジスタTp1のゲートには制御信号線xCTLが接続されている。そして、トランジスタTn1,Tp1のソースにはそれぞれ電源線Lv1が接続され、ドレインにはそれぞれ出力信号線Vcomが接続されている。これにより、上記した1段目のインバータ回路が形成されている。また、トランジスタTp2のゲートには制御信号線CTLが接続され、トランジスタTn2のゲートには制御信号線xCTLが接続されている。そして、トランジスタTn2,Tp2のソースにはそれぞれ電源線Lv2が接続され、ドレインにはそれぞれ出力信号線Vcomが接続されている。これにより、上記した2段目のインバータ回路が形成されている。なお、図8中に示したS,Dはそれぞれ、各トランジスタにおけるソースソース領域,ドレインドレイン領域を示しており、以降の他の図においても同様である。ここで、電源線Lv1,Lv2には、コモン駆動信号Vcomを生成する際に用いられる所定のCOM電圧直流電圧または交流電圧が保持されている。これにより例えば図9に示したように、バッファ回路から出力されるコモン駆動信号Vcomが、電源線Lv1,Lv2の電位からなるパルス波形を示す。このようにして、このバッファ回路は、制御信号線CTL,xCTLからそれぞれ供給される制御信号によって、複数の単位回路46がY軸方向垂直ライン方向,第1の方向に沿って順次動作するようになっている。バッファ回路の配置構成例図10は、図8に示したCOMバッファ43D4等におけるバッファ回路の配置構成例レイアウト構成例:X-Y平面構成例を表したものであり、図11は、図10におけるII-II線に沿った矢視断面構成例Y-Z断面構成例を模式的に表したものである。本実施の形態のバッファ回路では、図10に示したように、2つの電源線Lv1,Lv2第1の配線と、2つの制御信号線CTL,xCTL第2の配線と、1つの出力信号線Vcom第3の配線と、4つのトランジスタTn1,Tn2,Tp1,Tp2とにより、単位回路46が形成されている。この単位回路46は、Y軸方向垂直ライン方向,第1の方向に沿って複数設けられている。また、これらの電源線Lv1,Lv2、制御信号線CTL,xCTLおよび出力信号線Vcomは、互いに異なる層に形成されている後述する図11参照。具体的には、ここでは後述する基板301側からZ軸の正方向に沿って、制御信号線CTL,xCTL、電源線Lv1,Lv2および出力信号線Vcomの順に、異なる層に形成されている。電源線Lv1,Lv2はそれぞれ、Y軸方向垂直ライン方向,第1の方向に沿って延在している。また、これらの電源線Lv1,Lv2はそれぞれ、互いに離隔配置された主配線部31および分岐配線部32を有している。主配線部31は、相対的に配線幅の太い配線であり、電源線Lv1の主配線部31では配線幅W11、電源線Lv2の主配線部31では配線幅W21となっている。分岐配線部32は、相対的に配線幅の細い配線であり、電源線Lv1の分岐配線部32では配線幅W12≦W11、電源線Lv2の分岐配線部32では配線幅W22≦W21となっている。ここではX軸の正方向に沿って有効表示領域10A側に向かって、電源線Lv1の主配線部31および分岐配線部32、電源線Lv2の分岐配線部32および主配線部31の順に、各配線が並んで配置されている。また、電源線Lv1では、主配線部31と補助配線部32との間隙領域内に、これらの主配線部31と補助配線部32とを電気的に接続する接続部331が設けられている。同様に、電源線Lv2では、主配線部31と補助配線部32との間隙領域内に、これらの主配線部31と補助配線部32とを電気的に接続する接続部332が設けられている。なお、これらの接続部331,332は、ここでは各単位回路46の間隙に対応する領域に設けられている単位回路46ごとに設けられているが、これには限られず、複数の単位回路46に対して1つの接続部331,332の割合で設けられているようにしてもよい。制御信号線CTL,xCTLはそれぞれ、幹配線部35および枝配線部36を有している。幹配線部35は、X軸方向水平ライン方向,第2の方向に沿って延在する配線である。枝配線部36は、上記した主配線部31と分岐配線部32との間隙領域内で、Y軸方向垂直ライン方向,第1の方向に沿って、幹配線部35から分岐して延在している。すなわち、幹配線部35および枝配線部36同士は、電気的に接続されている。この枝配線部36は、電源線Lv1における主配線部31と分岐配線部32との間隙領域内で、互いに離隔配置されつつ複数設けられると共に、電源線Lv2における主配線部31と分岐配線部32との間隙領域内で、互いに離隔配置されつつ複数設けられている。具体的には、電源線Lv1における主配線部31と分岐配線部32との間隙領域内に、互いに離隔配置された偶数個ここでは2つの枝配線部36が設けられている。同様に、電源線Lv2における主配線部31と分岐配線部32との間隙領域内に、互いに離隔配置された偶数個ここでは2つの枝配線部36が設けられている。各単位回路46において、トランジスタTn1,Tp1はそれぞれ、電源線Lv1側に形成され、トランジスタTn2,Tp2はそれぞれ、電源線Lv2側に形成されている。また、トランジスタTn1,Tp2はそれぞれ、制御信号線CTL側に形成され、トランジスタTp1,Tn2はそれぞれ、制御信号線xCTL側に形成されている。これらの各トランジスタTn1,Tn2,Tp1,Tp2では、上記した複数の枝配線部36が個別にゲート電極として機能している。具体的には、トランジスタTn1では、制御信号線CTLにおける電源線Lv1側の2つの枝配線部36がそれぞれゲート電極として機能し、トランジスタTp1では、制御信号線xCTLにおける電源線Lv1側の2つの枝配線部36がそれぞれゲート電極として機能している。同様に、トランジスタTp2では、制御信号線CTLにおける電源線Lv2側の2つの枝配線部36がそれぞれゲート電極として機能し、トランジスタTn2では、制御信号線xCTLにおける電源線Lv2側の2つの枝配線部36がそれぞれゲート電極として機能している。また、各トランジスタTn1,Tn2,Tp1,Tp2では、主配線部31内および分岐配線部32内にソース領域Sが形成され、複数の枝配線部36間にドレイン領域Dが形成されている。具体的には、トランジスタTn1では、電源線Lv1の主配線部31内および分岐配線部32内にそれぞれソース領域Sが形成され、制御信号線CTLにおける電源線Lv1側の2つの枝配線部36の間にドレイン領域Dが形成されている。同様に、トランジスタTp1では、電源線Lv1の主配線部31内および分岐配線部32内にそれぞれソース領域Sが形成され、制御信号線xCTLにおける電源線Lv1側の2つの枝配線部36の間にドレイン領域Dが形成されている。トランジスタTp2では、電源線Lv2の主配線部31内および分岐配線部32内にそれぞれソース領域Sが形成され、制御信号線CTLにおける電源線Lv2側の2つの枝配線部36の間にドレイン領域Dが形成されている。トランジスタTn2では、電源線Lv2の主配線部31内および分岐配線部32内にそれぞれソース領域Sが形成され、制御信号線xCTLにおける電源線Lv2側の2つの枝配線部36の間にドレイン領域Dが形成されている。なお、図10中において斜線で示した領域は、半導体層における活性領域34を表しており、以降の他の図においても同様である。また、各活性領域34には、コンタクトCT1が形成されている。このような構成により、各トランジスタTn1,Tn2,Tp1,Tp2は、Y軸方向垂直ライン方向,第1の方向に沿って配置される各々のゲート電極がY軸方向に沿って延在するようになっている。また、上記したように、各トランジスタTn1,Tn2,Tp1,Tp2では、枝配線部36により構成されるゲート電極が複数個設けられ、これにより各トランジスタTn1,Tn2,Tp1,Tp2は、X軸方向水平ライン方向,第2の方向に沿って複数個に分割形成されている。具体的には、本実施の形態では、各トランジスタTn1,Tn2,Tp1,Tp2は、X軸方向に沿って偶数個ここでは2つに分割形成されている。ここで、この各トランジスタTn1,Tn2,Tp1,Tp2における分割数をM、電源線Lv1における主配線部31と分岐配線部32との合計の配線幅をW1、電源線Lv2における主配線部31と分岐配線部32との合計の配線幅をW2とすると、以下の1式および2式が成り立つ。なお、これらの式中において、M’=M/2小数点以下切り捨てである。W11W12×M’=W1......1W21W22×M’=W2......2また、本実施の形態では、このバッファ回路垂直駆動回路における各トランジスタTn1,Tn2,Tp1,Tp2と、データドライバ25D水平駆動回路における各トランジスタ図示せずとが、ともにY軸方向垂直ライン方向,第1の方向に沿って配置されている。換言すると、これらの各トランジスタにおけるゲート電極が、いずれもY軸方向に沿って延在するように配置されている。これにより詳細は後述するが、これらの各トランジスタが多結晶半導体層例えば、多結晶シリコンp-Si層を含んで構成されている場合において、非晶質半導体層例えば、非晶質シリコンa-Si層に対するレーザアニール処理が容易なものとなる。出力信号線Vcomは、X軸方向水平ライン方向,第2の方向に沿って延在しており、コンタクトCT2を介して各トランジスタTn1,Tn2,Tp1,Tp2におけるドレイン領域Dと電気的に接続されている図11参照。この図11に示した断面構成例では、基板301上に、ゲート電極としての制御信号線CTL,xCTL、ゲート絶縁膜302、半導体層303、層間絶縁膜304、ドレイン電極305、コンタクトCT2、平坦化膜306および出力信号線Vcomの配線層が、この順に積層するように形成されている。検出回路8の回路構成例図12は、図6および図7に示した、タッチ検出動作を行う検出回路8の回路構成例を表したものである。この検出回路8電圧検出器DETは、増幅部81、A/Dアナログ/デジタル変換部83、信号処理部84、座標抽出部85および前述した抵抗器Rを有している。増幅部81は、入力端子Tinから入力される検出信号Vdetを増幅する部分であり、信号増幅用のオペアンプ811と、2つの抵抗器812R,813Rと、2つのキャパシタ812C,813Cとを有している。オペアンプ811の正入力端は、入力端子Tinに接続され、出力端は後述するA/D変換部83の入力端に接続されている。抵抗器812Rおよびキャパシタ812Cの一端は、ともにオペアンプ811の出力端に接続され、抵抗器812Rおよびキャパシタ812Cの他端は、ともにオペアンプ811の負入力端-に接続されている。また、抵抗器813Rの一端は、抵抗器812Rおよびキャパシタ812Cの他端に接続され、抵抗器813Rの他端は、キャパシタ813Rを介して接地に接続されている。これにより、抵抗器812Rおよびキャパシタ812Cが、高域をカットし低域を通過させるローパスフィルタLPFとして機能すると共に、抵抗器813Rおよびキャパシタ813Cが、高域を通過させるハイパスフィルタHPFとして機能する。抵抗器Rは、オペアンプ811の正入力端側の接続点Pと、接地との間に配置されている。この抵抗器Rは、センサ用検出電極44がフローティング状態になってしまうのを回避して安定状態を保つためのものである。これにより、検出回路8において、検出信号Vdetの信号値がふらついて変動してしまうのが回避されると共に、この抵抗器Rを介して静電気を接地に逃がすことができるという利点もある。A/D変換部83は、増幅部81において増幅されたアナログの検出信号Vdetを、デジタルの検出信号に変換する部分であり、図示しないコンパレータを含んで構成されている。このコンパレータは、入力された検出信号と所定のしきい値電圧Vth図3参照との電位を比較するものである。信号処理部84は、A/D変換部83から出力されるデジタルの検出信号に対し、所定の信号処理例えば、デジタル的なノイズ除去処理や、周波数情報を位置情報に変換する処理などの信号処理を施すものである。座標抽出部85は、信号処理部84から出力される検出信号に基づいて検出結果を求め、出力端子Toutから出力するものである。この検出結果とは、タッチされたか否か、およびタッチされた場合にはその部分の位置座標を含むものである。[表示装置1の作用効果]1.基本動作この表示装置1では、画素基板2の表示ドライバ共通電極ドライバ43D等が、共通電極43の各電極パターン共通電極431~43nに対してコモン駆動信号Vcomを線順次で供給する。この表示ドライバはまた、信号線25を介して画素電極22へ画素信号画像信号を供給すると共に、これに同期して、ゲート線26を介して各画素電極のTFTTFT素子Trのスイッチングを線順次で制御する。これにより、液晶層6には、表示画素20ごとに、コモン駆動信号Vcomと各画像信号とにより定まる縦方向基板に垂直な方向の電界が印加され、液晶状態の変調が行われる。一方、対向基板4の側では、共通電極43の各電極パターンと、センサ用検出電極44の各電極パターンとの交差部分にそれぞれ、容量素子C1が形成される。ここで、例えば図5中の矢印スキャン方向に示したように、共通電極43の各電極パターンに、コモン駆動信号Vcomを時分割的に順次印加していくと、以下のようになる。すなわち、印加された共通電極43の電極パターンとセンサ用検出電極44の各電極パターンとの交差部分に形成されている一列分の容量素子C1の各々に対し、充放電が行われる。その結果、容量素子C1の容量値に応じた大きさの検出信号Vdetが、センサ用検出電極44の各電極パターンからそれぞれ出力される。対向基板4の表面にユーザの指が触れられていない状態においては、この検出信号Vdetの大きさはほぼ一定となる。コモン駆動信号Vcomのスキャンに伴い、充放電の対象となる容量素子C1の列が線順次的に移動していく。ここで、対向基板4の表面のいずれかの場所にユーザの指が触れると、そのタッチ箇所に元々形成されている容量素子C1に、指による容量素子C2が付加される。その結果、そのタッチ箇所がスキャンされた時点すなわち、共通電極43の電極パターンのうち、そのタッチ箇所に対応する電極パターンにコモン駆動信号Vcomが印加されたときの検出信号Vdetの値が、他の箇所よりも小さくなる。検出回路8は、この検出信号Vdetをしきい値電圧Vthと比較して、しきい値電圧Vth未満の場合に、その箇所をタッチ箇所として判定する。このタッチ箇所は、コモン駆動信号Vcomの印加タイミングと、しきい値電圧Vth未満の検出信号Vdetの検出タイミングとから割り出すことができる。このようにして、タッチセンサ付きの表示装置1では、液晶表示素子に元々備えられている共通電極43が、駆動電極と検出電極とからなる一対のタッチセンサ用電極のうちの一方として兼用されている。また、表示用駆動信号としてのコモン駆動信号Vcomが、タッチセンサ用駆動信号として共用されている。これにより、静電容量型のタッチセンサにおいて、新たに設ける電極はセンサ用検出電極44だけでよく、また、タッチセンサ用駆動信号を新たに用意する必要がない。したがって、構成が簡単である。また、従来のタッチセンサ付き表示装置では、センサに流れる電流の大きさを正確に測定し、その測定値に基づいてタッチ位置をアナログ演算により求めるようにしている。これに対し、本実施の形態の表示装置1では、タッチの有無に応じた電流の相対変化電位変化の有無をデジタル的に検知するだけでよいので、簡単な検出回路構成で検出精度を高めることができる。また、コモン駆動信号Vcomの印加用に元々設けられている共通電極43と、新たに設けたセンサ用検出電極44との間に静電容量を形成し、この静電容量が利用者の指の接触によって変化することを利用してタッチ検出を行うようにしている。このため、利用者の電位が不定であることが多いモバイル機器用途にも適合可能である。更に、センサ用検出電極44が複数の電極パターンに分割されると共に、各電極パターンが個別に時分割的に駆動されるため、タッチ位置の検出も可能となる。2.バッファ回路の作用次に、前述したCOMバッファ43D4等におけるバッファ回路の作用について、比較例と比較しつつ詳細に説明する。2-1.比較例図13は、比較例に係るバッファ回路バッファ回路104の配置構成例レイアウト構成例:X-Y平面構成例を表したものである。この比較例のバッファ回路104では、本実施の形態のバッファ回路と同様に、2つの電源線Lv1,Lv2と、2つの制御信号線CTL,xCTLと、1つの出力信号線Vcomと、4つのトランジスタTn1,Tn2,Tp1,Tp2とにより、単位回路46が形成されている。また、単位回路46は、Y軸方向に沿って複数設けられている。ただし、このバッファ回路104では本実施の形態のバッファ回路とは異なり、電源線Lv1,Lv2がそれぞれ、単一の配線からなる主配線部31および分岐配線部32に配線分岐されていない。また、制御信号線CTL,xCTLがそれぞれ、X軸方向に沿ってのみ延在しており幹配線部35のみが設けられており、Y軸方向に延在する配線枝配線部36に相当する配線が設けられていない。これらのことから、バッファ回路104では、各トランジスタTn1,Tn2,Tp1,Tp2が、本実施の形態のバッファ回路とは異なり、X軸方向に沿って配置されている各々のゲート電極がX軸方向に沿って延在している。また、各トランジスタTn1,Tn2,Tp1,Tp2では、制御信号線CTL,xCTLにより構成されるゲート電極が1つのみ設けられているため、本実施の形態とは異なり、各トランジスタTn1,Tn2,Tp1,Tp2は、分割形成されていない。ここで、バッファ回路104における回路特性動作特性を確保維持しようとした場合、電源線Lv1,Lv2の配線幅W101,W102をある程度太く設定する必要がある。ところが、昨今の表示装置では、狭額縁化額縁領域10Bの面積の削減が求められる傾向にある。そこで、電源線Lv1,Lv2の配線幅を狭くしようとすると、上記のように回路特性を確保することができず回路特性が劣化してしまい、その結果、表示画質の低下例えばフリッカ現象の発生等が生じてしまうことになる。他方、回路特性を確保しようとすると、表示部のサイズや画素数の増加に伴って配線負荷も増大することなどから、電源線Lv1,Lv2の配線幅W101,W102および各トランジスタTn1,Tn2,Tp1,Tp2のゲート幅W103,W104を大きくする必要が生じる。すなわち、バッファ回路104の配置構成レイアウト構成に起因して回路面積の増大を招き、狭額縁化に対応できなくなる。このように、比較例のバッファ回路104では、特性の劣化を抑えつつ省スペース化省面積化に対応するのが困難である。2-2.本実施の形態これに対して本実施の形態のバッファ回路では、図10および図11に示したようにして配置されている。すなわち、Y軸方向に沿って延在する電源線Lv1,Lv2が、主配線部31および分岐配線部32を含んで構成され、これらの主配線部31内および分岐配線部32内にそれぞれ、各トランジスタTn1,Tn2,Tp1,Tp2のソース領域Sが形成されている。これにより、電源線Lv1,Lv2において、トランジスタのソース領域Sが、Y軸方向に沿って直線的に繋がれるようになっている。また、制御信号線CTL,xCTLが、X軸方向に沿って延在する幹配線部35とY軸方向に沿って延在する複数の枝配線部36とを含んで構成され、これら複数の枝配線部36間に各トランジスタTn1,Tn2,Tp1,Tp2のドレイン領域Dが形成されている。更に、X軸方向に沿って延在する出力信号線Vcomが、コンタクトCT2を介して、各トランジスタTn1,Tn2,Tp1,Tp2のドレイン領域Dと電気的に接続されている。そして、各トランジスタTn1,Tn2,Tp1,Tp2は、X軸方向に沿って複数個ここでは偶数個に分割形成されてなり、複数の枝配線部36が、この分割形成された各トランジスタTn1,Tn2,Tp1,Tp2におけるゲート電極として個別に機能している。このように本実施の形態では、ゲート電極がY軸方向に沿って延在するY軸方向に沿って配置された各トランジスタTn1,Tn2,Tp1,Tp2が、X軸方向に沿って複数個ここでは偶数個に分割形成されてなる。また、互いに離隔配置された主配線部31および分岐配線部32がそれぞれ、各トランジスタTn1,Tn2,Tp1,Tp2のソース領域を含んでいる。これにより、前述した電源線Lv1,Lv2の配線幅W1,W2主配線部31および分岐配線部32の配線幅の合計値が、上記比較例と同等に確保されつつW1=W101,W2=W102、バッファ回路全体としてのX軸方向への配置効率が向上するX軸方向に沿った配置幅が抑えられる。以上のように本実施の形態では、上記のようにして電源線Lv1,Lv2、制御信号線CTL,xCTL、出力信号線Vcomおよびと各トランジスタTn1,Tn2,Tp1,Tp2を配置するようにしたので、電源線Lv1,Lv2の配線幅W1,W2を確保しつつ、バッファ回路全体としてのX軸方向への配置効率を向上させることができる。よって、特性の劣化例えば表示画質の低下等を抑えつつ、省スペース化省面積化を図ることが可能となる狭額縁化と高画質化とを両立させることが可能となる。なお、このことは、有効表示領域10A内における表示画素20の数が増加するほど表示画素20の狭ピッチ化が図られるほど、効果が発揮される利点が大きいと言える。また、バッファ回路における各トランジスタTn1,Tn2,Tp1,Tp2と、データドライバ25Dにおける各トランジスタとが、ともにY軸方向に沿って配置されている場合には、以下の効果も得ることができる。すなわち、これらの各トランジスタが多結晶半導体層を含んで構成されている場合において、非晶質半導体層に対するレーザアニール処理を容易なものとすることができ、製造工程を簡素化することが可能となる。具体的には、各駆動回路におけるトランジスタの配置方向が同一となる共通化されるため、レーザアニールの際のアニール方向レーザ光の照射方向も単一方向で済むことになり、レーザアニール処理が簡単になるのである。また、アニール方向が同一方向となることから、各トランジスタにおける多結晶半導体層の均質化を図ることもでき、この点からも表示画質の向上を図ることが可能となる。<第2の実施の形態>次に、本開示の第2の実施の形態について説明する。なお、上記第1の実施の形態と同一部分には同一の符号を付し、適宜説明を省略する。図14は、本実施の形態に係るバッファ回路COMバッファ43D4等におけるバッファ回路の配置構成例レイアウト構成例:X-Y平面構成例を表したものである。本実施の形態では、第1の実施の形態とは異なり、各トランジスタTn1,Tn2,Tp1,Tp2が奇数個に分割形成されている。具体的には、本実施の形態のバッファ回路においても第1の実施の形態と同様に、各トランジスタTn1,Tn2,Tp1,Tp2は、Y軸方向に沿って配置される各々のゲート電極がY軸方向に沿って延在するようになっている。また、各トランジスタTn1,Tn2,Tp1,Tp2では、枝配線部36により構成されるゲート電極が複数個設けられ、これにより各トランジスタTn1,Tn2,Tp1,Tp2は、X軸方向に沿って複数個に分割形成されている。ただし、本実施の形態では第1の実施の形態とは異なり、各トランジスタTn1,Tn2,Tp1,Tp2が、X軸方向に沿って奇数個ここでは3つに分割形成されている。ここで、この各トランジスタTn1,Tn2,Tp1,Tp2における分割数をN、電源線Lv1における主配線部31と分岐配線部32との合計の配線幅をW1、電源線Lv2における主配線部31と分岐配線部32との合計の配線幅をW2とすると、以下の3式および4式が成り立つ。なお、これらの式中において、N’={N-1/2}小数点以下切り捨てである。W11W12×N’=W1......3W21W22×N’=W2......4このような構成からなる本実施の形態のバッファ回路においても、第1の実施の形態と同様の作用により同様の効果を得ることが可能である。すなわち、特性の劣化を抑えつつ、省スペース化を図ること等が可能となる。また、本実施の形態では特に、図中の符号P11で示したように、電源線Lv1,Lv2間において、トランジスタTn1,Tp2におけるドレイン領域D同士およびトランジスタTp1,Tn2におけるドレイン領域D同士を共通化重ね合わせることができる。このため、第1の実施の形態トランジスタを偶数個に分割形成した場合と比べ、X軸方向に沿った回路面積を更に削減することができ、更なる狭額縁化を図ることが可能となる。<変形例>次に、上記した第1および第2の実施の形態に共通の変形例変形例1,2について説明する。なお、これらの実施の形態と同一部分には同一の符号を付し、適宜説明を省略する。[変形例1]図15および図16はそれぞれ、変形例1に係るバッファ回路COMバッファ43D4等におけるバッファ回路の配置構成例レイアウト構成例:X-Y平面構成例を表したものである。具体的には、図15は、第1の実施の形態の変形例1に対応し、図16は、第2の実施の形態の変形例1に対応する。図15および図16に示したように、本変形例では、出力信号線Vcomの一部分に貫通孔開口部37が設けられている。具体的には、電源線Lv1,Lv2と出力信号線Vcomとの重畳領域オーバーラップ領域の少なくとも一部ここでは、コンタクトCT1の形成領域を除いた領域に、矩形状からなる複数の貫通孔37が形成されている。これにより本変形例では、上記第1および第2の実施の形態における効果に加え、以下の効果を得ることができる。すなわち、まず、電源線Lv1,Lv2と出力信号線Vcomとの重畳領域には静電容量が形成されが、この静電容量は、バッファ回路を動作させたときに消費電力の増加を引き起こしてしまう。そこで、出力信号線Vcomにおいてこの重畳領域内に貫通孔37を設けることにより、そのような静電容量に起因した消費電力の増加を抑えることが可能となる。なお、このような貫通孔37を設けると、出力信号線Vcomにおける抵抗値増加というデメリットが生じるものの、貫通孔37を設けることによる静電容量値低減消費電力低減のメリットのほうが大きいと言える。[変形例2]図17および図18はそれぞれ、変形例2に係るインバータ回路COMバッファ43D4等におけるインバータ回路の配置構成例レイアウト構成例:X-Y平面構成例を表したものである。具体的には、図17は、第1の実施の形態の変形例2に対応し、図18は、第2の実施の形態の変形例2に対応する。なお、このインバータ回路は、本開示における垂直駆動回路および半導体装置半導体回路の一具体例に対応する。図17および図18に示したように、本変形例は、これまで説明したバッファ回路の代わりに、インバータ回路論理否定回路への適用例となっている。具体的には、1つの電源線Lv1と、2つの制御信号線CTL,xCTLと、1つの出力信号線Vcomと、2つのトランジスタTn1,Tp1とにより、インバータ回路の単位回路46が形成されている。この単位回路46は、Y軸方向に沿って複数設けられている。このような構成からなる本変形例のインバータ回路においても、第1または第2の実施の形態と同様の作用により同様の効果を得ることが可能である。すなわち、特性の劣化を抑えつつ、省スペース化を図ること等が可能となる。<適用例>次に、図19~図23を参照して、上記各実施の形態および各変形例で説明した表示装置1タッチセンサ付きの表示装置の適用例について説明する。上記実施の形態等の表示装置1は、テレビジョン装置,デジタルカメラ,ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置あるいはビデオカメラなどのあらゆる分野の電子機器に適用することが可能である。言い換えると、上記実施の形態等の表示装置1は、外部から入力された映像信号あるいは内部で生成した映像信号を、画像あるいは映像として表示するあらゆる分野の電子機器に適用することが可能である。適用例1図19は、上記実施の形態等の表示装置1が適用されるテレビジョン装置の外観を表したものである。このテレビジョン装置は、例えば、フロントパネル511およびフィルターガラス512を含む映像表示画面部510を有しており、この映像表示画面部510は、上記実施の形態等に係る表示装置1により構成されている。適用例2図20は、上記実施の形態等の表示装置1が適用されるデジタルカメラの外観を表したものである。このデジタルカメラは、例えば、フラッシュ用の発光部521、表示部522、メニュースイッチ523およびシャッターボタン524を有しており、その表示部522は、上記実施の形態等に係る表示装置1により構成されている。適用例3図21は、上記実施の形態等の表示装置1が適用されるノート型パーソナルコンピュータの外観を表したものである。このノート型パーソナルコンピュータは、例えば、本体531,文字等の入力操作のためのキーボード532および画像を表示する表示部533を有しており、その表示部533は、上記実施の形態等に係る表示装置1により構成されている。適用例4図22は、上記実施の形態等の表示装置1が適用されるビデオカメラの外観を表したものである。このビデオカメラは、例えば、本体部541,この本体部541の前方側面に設けられた被写体撮影用のレンズ542,撮影時のスタート/ストップスイッチ543および表示部544を有している。そして、その表示部544は、上記実施の形態等に係る表示装置1により構成されている。適用例5図23は、上記実施の形態等の表示装置1が適用される携帯電話機の外観を表したものである。この携帯電話機は、例えば、上側筐体710と下側筐体720とを連結部ヒンジ部730で連結したものであり、ディスプレイ740,サブディスプレイ750,ピクチャーライト760およびカメラ770を有している。そのディスプレイ740またはサブディスプレイ750は、上記実施の形態等に係る表示装置1により構成されている。<その他の変形例>以上、実施の形態、変形例および適用例を挙げて本技術を説明したが、本技術はこれらの実施の形態等に限定されず、種々の変形が可能である。例えば、上記実施の形態等では、バッファ回路やインバータ回路の配置構成レイアウト構成を具体的に挙げて説明したが、これらの構成には限られず、他の配置構成としてもよい。例えば、各トランジスタにおける分割数を、2以外の偶数や3以外の奇数としてもよい。また、上記実施の形態等では、第1の方向Y軸方向と第2の方向X軸方向とが互いに略直交ここでは直交している場合について説明したが、必ずしも略直交していなくともよい。更に、上記実施の形態等では、例えば図11に示したように、各トランジスタがいわゆるボトムゲート型の構造となっている場合について説明したが、これには限られず、各トランジスタがトップゲート型の構造となっていてもよい。また、上記実施の形態等では、垂直駆動回路半導体装置の一例として、バッファ回路およびインバータ回路を例に挙げて説明したが、これらには限られず、本技術は他の回路に対しても適用することが可能である。更に、上記実施の形態等では、表示装置の一例として、タッチセンサ付きの表示装置タッチセンサ機能を有する表示装置について説明したが、これには限られず、本技術は、そのようなタッチセンサ機能を有しない一般の表示装置に対しても適用することが可能である。また、上記実施の形態等では、表示素子として液晶素子を用いた表示装置液晶表示装置について説明したが、本技術は、それ以外の表示素子、例えば有機EL素子を用いた表示装置有機EL表示装置にも適用することが可能である。更に、上記実施の形態等では、垂直駆動回路半導体装置を備えた装置の一例として表示装置を挙げて説明したが、これには限られず、本開示の垂直駆動回路半導体装置は、表示装置以外の装置にも適用することが可能である。なお、本技術は以下のような構成を取ることも可能である。1基板上の第1の方向に沿って延在し、互いに離隔配置された主配線部および分岐配線部を有する1または複数の第1の配線と、前記基板上の前記第1の方向とは異なる第2の方向に沿って延在する幹配線部と、前記主配線部と前記分岐配線部との間隙領域内で前記第1の方向に沿って延在する複数の枝配線部と、を有する1または複数の第2の配線と、前記複数の枝配線部が個別にゲート電極として機能すると共に、前記主配線部内および前記分岐配線部内に形成されたソース領域と、前記複数の枝配線部間に形成されたドレイン領域とを有し、各々が前記第2の方向に沿って複数個に分割形成されてなる1または複数のトランジスタと、前記第2の方向に沿って延在し、前記トランジスタのドレイン領域と電気的に接続された1または複数の第3の配線とを備えた半導体装置。2前記トランジスタが、偶数個に分割形成されてなる前記1に記載の半導体装置。3前記トランジスタが、奇数個に分割形成されてなる前記1に記載の半導体装置。42つの前記第1の配線と、2つの前記第2の配線と、4つの前記トランジスタと、1つの前記第3の配線とにより、単位回路としての1つのバッファ回路が形成されている前記1ないし3のいずれか1項に記載の半導体装置。51つの前記第1の配線と、2つの前記第2の配線と、2つの前記トランジスタと、1つの前記第3の配線とにより、単位回路としての1つのインバータ回路が形成されている前記1ないし3のいずれか1項に記載の半導体装置。6前記第1の配線が電源線であり、前記第2の配線が制御信号線であり、前記第3の配線が出力信号線であると共に、前記第1ないし第3の配線が、互いに異なる層に形成されている前記4または5に記載の半導体装置。7前記単位回路が、前記第1の方向に沿って複数設けられている前記6に記載の半導体装置。8前記制御信号線から供給される制御信号によって、複数の前記単位回路が前記第1の方向に沿って順次動作する前記7に記載の半導体装置。9前記第3の配線は、前記第1の配線と前記第3の配線との重畳領域の少なくとも一部に、貫通孔を有する前記1ないし8のいずれか1項に記載の半導体装置。10前記第1の配線は、前記間隙領域内に、前記主配線部と前記分岐配線部とを電気的に接続する接続部を有する前記1ないし9のいずれか1項に記載の半導体装置。11前記第1の方向と前記第2の方向とが、互いに略直交している前記1ないし10のいずれか1項に記載の半導体装置。12表示部と、半導体装置を含む駆動部とを備え、前記半導体装置は、基板上の第1の方向に沿って延在し、互いに離隔配置された主配線部および分岐配線部を有する1または複数の第1の配線と、前記基板上の前記第1の方向とは異なる第2の方向に沿って延在する幹配線部と、前記主配線部と前記分岐配線部との間隙領域内で前記第1の方向に沿って延在する複数の枝配線部と、を有する1または複数の第2の配線と、前記複数の枝配線部が個別にゲート電極として機能すると共に、前記主配線部内および前記分岐配線部内に形成されたソース領域と、前記複数の枝配線部間に形成されたドレイン領域とを有し、各々が前記第2の方向に沿って複数個に分割形成されてなる1または複数のトランジスタと、前記第2の方向に沿って延在し、前記トランジスタのドレイン領域と電気的に接続された1または複数の第3の配線とを備えた表示装置。13前記表示部は、有効表示領域に配設され、前記駆動部は、前記有効表示領域の外縁に位置する額縁領域内に配設されている前記12に記載の表示装置。14前記表示部は複数の画素を有し、前記半導体装置が、前記複数の画素を前記第1の方向に沿って順次駆動する垂直駆動回路である前記13に記載の表示装置。15前記駆動部は、複数のトランジスタを含む水平駆動回路を有し、前記垂直駆動回路および前記水平駆動回路におけるトランジスタのゲート電極がそれぞれ、前記第1の方向に沿って延在するように配置されている前記14に記載の表示装置。16前記垂直駆動回路および前記水平駆動回路におけるトランジスタがそれぞれ、多結晶半導体層を含む前記15に記載の表示装置。17前記多結晶半導体層が、非晶質半導体層に対して所定方向に沿ったレーザアニール処理を施すことにより形成されたものである前記16に記載の表示装置。18タッチセンサ機能を有する前記12ないし17のいずれか1項に記載の表示装置。19前記表示部が、液晶素子または有機EL素子を用いて構成されている前記12ないし18のいずれか1項に記載の表示装置。20表示部と、半導体装置を含む駆動部とを有する表示装置を備え、前記半導体装置は、基板上の第1の方向に沿って延在し、互いに離隔配置された主配線部および分岐配線部を有する1または複数の第1の配線と、前記基板上の前記第1の方向とは異なる第2の方向に沿って延在する幹配線部と、前記主配線部と前記分岐配線部との間隙領域内で前記第1の方向に沿って延在する複数の枝配線部と、を有する1または複数の第2の配線と、前記複数の枝配線部が個別にゲート電極として機能すると共に、前記主配線部内および前記分岐配線部内に形成されたソース領域と、前記複数の枝配線部間に形成されたドレイン領域とを有し、各々が前記第2の方向に沿って複数個に分割形成されてなる1または複数のトランジスタと、前記第2の方向に沿って延在し、前記トランジスタのドレイン領域と電気的に接続された1または複数の第3の配線とを備えた電子機器。"