"第1の半導体チップと、前記第1の半導体チップ上に積層された第2の半導体チップと、前記第1の半導体チップと前記第2の半導体チップとを接続する貫通電極と、を有し、前記第1の半導体チップは、第1の基板と、前記第1の基板上に設けられた第1の配線と、前記第1の配線上に設けられた第1の絶縁膜と、を含み、前記第2の半導体チップは、第2の基板と、前記第2の基板上に設けられた第2の配線と、前記第2の配線上に設けられた第2の絶縁膜と、を含み前記貫通電極は、前記第2の半導体チップにおいて、前記第2の絶縁膜の上面から前記第2の配線の上部まで設けられた第1の貫通電極部と、前記第1の貫通電極部の下面と繋がっており、前記第2の配線と同一層から前記第1の半導体チップの前記第1の配線上部まで設けられた第2の貫通電極部と、を含み、前記第1の貫通電極部と前記第2の貫通電極部の孔径は、平面視で、前記第1の貫通電極の孔径の方が大きい半導体装置。前記第1の貫通電極部と前記第2の貫通電極部の孔径は、40nm以上異なる請求項1に記載の半導体装置前記第2の配線のうち前記貫通電極と接触する接続面がテーパー状である請求項1または2に記載の半導体装置前記第1および第2の配線が電源あるいはグランドの配線である請求項1乃至3のいずれか一項に記載の半導体装置第1の基板と、前記第1の基板上に設けられた第1の配線と、前記第1の配線上に設けられた第1の絶縁膜と、を含む第1の半導体チップと、第2の基板と、前記第2の基板上に設けられた第2の配線と、前記第2の配線上に設けられた第2の絶縁膜と、を含む第2の半導体チップを準備し、互いに絶縁された状態で貼り付ける貼付工程と、前記第2の半導体チップの前記第2の絶縁膜をエッチングして第1の貫通電極孔を形成する第1の孔形成工程と、前記第1の貫通電極孔から前記第1の半導体チップの前記第1の配線上部までエッチングして第2の貫通電極孔を形成する第2の孔形成工程と、前記第1の貫通電極孔および前記第2の貫通電極孔にCuを成膜し、貫通電極を形成する貫通電極形成工程と、を有し、前記第1の貫通電極孔と前記第2の貫通電極孔の孔径は、平面視で、第1の貫通電極孔の方が大きい半導体装置の製造方法。特許文献1に開示されている技術において、貫通電極は、配線の側面のみと接している。この場合、貫通電極と配線の接触面積が小さいため、接触抵抗は大きくなってしまう。このため、本発明者は、特許文献1に開示されている技術を、大電流を流す使用方法に用いるには、改良の余地があるという知見を得た。本発明によれば、第1の半導体チップと、前記第1の半導体チップ上に積層された第2の半導体チップと、前記第1の半導体チップと前記第2の半導体チップとを接続する貫通電極と、を有し、前記第1の半導体チップは、第1の基板と、前記第1の基板上に設けられた第1の配線と、前記第1の配線上に設けられた第1の絶縁膜と、を含み、前記第2の半導体チップは、第2の基板と、前記第2の基板上に設けられた第2の配線と、前記第2の配線上に設けられた第2の絶縁膜と、を含み前記貫通電極は、前記第2の半導体チップにおいて、前記第2の絶縁膜の上面から前記第2の配線の上部まで設けられた第1の貫通電極部と、前記第1の貫通電極部の下面と繋がっており、前記第2の配線と同一層から前記第1の半導体チップの前記第1の配線上部まで設けられた第2の貫通電極部と、を含み、前記第1の貫通電極部と前記第2の貫通電極部の孔径は、平面視で、前記第1の貫通電極の孔径の方が大きい半導体装置が提供される。さらに、本発明によれば、第1の基板と、前記第1の基板上に設けられた第1の配線と、前記第1の配線上に設けられた第1の絶縁膜と、を含む第1の半導体チップと、第2の基板と、前記第2の基板上に設けられた第2の配線と、前記第2の配線上に設けられた第2の絶縁膜と、を含む第2の半導体チップを準備し、互いに絶縁された状態で貼り付ける貼付工程と、前記第2の半導体チップの前記第2の絶縁膜をエッチングして第1の貫通電極孔を形成する第1の孔形成工程と、前記第1の貫通電極孔から前記第1の半導体チップの前記第1の配線上部までエッチングして第2の貫通電極孔を形成する第2の孔形成工程と、前記第1の貫通電極孔および前記第2の貫通電極孔にCuを成膜し、貫通電極を形成する貫通電極形成工程と、を有し、前記第1の貫通電極孔と前記第2の貫通電極孔の孔径は、平面視で、第1の貫通電極孔の方が大きい半導体装置の製造方法が提供される。本発明によれば、上部から接続する電極よりも、配線を貫通した電極の方が、電極の孔径が小さくなるようにしている。これによって、貫通電極と配線の接触面積を増大し、接触抵抗を低減させることが可能となる。以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。第1の実施形態図1は、本実施形態に係る半導体装置の断面図であり、aは全体図、bはaにおける点線部の拡大図である。図1のaに示すように、本実施形態に係る半導体装置は、第1の半導体チップ200と、第1の半導体チップ200上に積層された第2の半導体チップ300と、第1の半導体チップ200と第2の半導体チップ300とを接続する貫通電極120と、を有している。第1の半導体チップ200は、第1の基板10と、第1の基板10上に設けられた第1の配線30と、第1の配線30上に設けられた第1の絶縁膜40と、を含んでいる。第2の半導体チップ300は、第2の基板12と、第2の基板12上に第2の配線32と、第2の配線32上に設けられた第2の絶縁膜42と、を含んでいる。貫通電極120は、第1の貫通電極部122と第2の貫通電極部124を有している。第1の貫通電極部122は、第2の半導体チップ300において、第2の絶縁膜42の上面から第2の配線32の上部まで設けられている。第2の貫通電極部124は、第1の貫通電極部122の下面と繋がっており、かつ第2の配線32と同一層から第2の半導体チップ300の第1の配線30上部まで設けられている。第1の貫通電極部122と第2の貫通電極部124の孔径は、平面視で、第1の貫通電極部122の孔径の方が大きい。第1の半導体チップ200には、基板10上に多層配線層が設けられている。基板10には、トランジスタが形成されており、多層配線層の一部には、第1の配線30が形成されている。第2の半導体チップ300には、基板12上に多層配線層が設けられている。基板12には、トランジスタが形成されており、多層配線層の一部には、第2の配線32が形成されている。また、第1の半導体チップ200、および第2の半導体チップ300は、例えば、LogicLSIIC、FPGA、DRAM、Flashメモリ、MRAM、ReRAM、およびPRAMの混載したLSI、またはこれらを組み合わせたLSIである。なお、図1のbに示すように、バリアメタル膜110の内側領域における第1の貫通電極部122と第2の貫通電極部124の孔径の差をAとした時、A/2は20nm以上、Aが40nm以上であることが好ましい。また、第2の貫通電極部124の孔径は1μm以上であることが好ましい。また、本実施形態に係る半導体装置に設けられている配線30,32,34は、例えば、電源配線あるいはグランド配線であるが、信号配線であってもよい。なお、図1に示したように、第1の半導体チップ200、および第2の半導体チップ300は、それぞれ、第1の基板10と第1の配線30の間、第2の基板12と第2の配線32の間に、絶縁膜20、および22が設けられていてもよい。絶縁膜20および22には、例えば、SiO2、SiN、SiCN,SiON,SiCのいずれか、またはこれらの積層膜が用いられている。また、第1の基板10、第2の基板12、および第3の基板14は、例えば、Si基板が使用されており、貫通電極120には、例えば、Cu、Al、W、Ti、TiN、Ta、TaN、Mn、およびCoのいずれか、またはこれらの金属の合金が用いられている。次に、本実施形態の半導体装置の製造方法を、図2~図11を用いて説明する。図2および図3は、第1の孔形成工程を、図4~図7は、第2の孔形成工程を、図8~図11は、貫通電極形成工程を、説明するための断面図である。なお、図2~図11は、図1に示す半導体装置の製造方法を示した図である。まず、第1の半導体チップと200と第2の半導体チップ300を準備し、第1の半導体チップ200上に、第2の半導体チップ300を、積層する図示せず。次に、図2に示すように、第2の絶縁膜42上にレジスト60を塗布し、露光および現像を行うことで、第1の貫通電極孔80を得るためのレジストパターンを形成する。ここで、第1の貫通電極孔80は、第1の貫通電極部122が埋め込まれる孔である。次に、図3に示すように、マスクとしてレジスト60を、エッチングストッパとして第2の配線32を、使用することにより、第2の絶縁膜42をエッチングする。こうすることで、第1の貫通電極孔80は形成される。次に、図4に示すように、第1の貫通電極孔80の側面に対し、絶縁膜70を成膜する。この絶縁膜70は、第2の配線32をエッチングするためのマスクとなる。次に、図5に示すように、絶縁膜70をマスクとして用い、第2の配線32をエッチングする。これにより、第2の貫通電極孔90を形成するためのパターンが形成される。ここで、第2の貫通電極孔90は、第2の貫通電極部124が埋め込まれる孔である。次に、図6に示すように、絶縁膜70を除去する。次に、図7に示すように、貫通電極120に接続する第2の配線32をマスクとして、第1の配線30の上面までエッチングする。これによって、第2の貫通電極孔90を形成することが出来る。なお、上述した絶縁膜70を除去せずに、絶縁膜70をマスクとして、エッチングを行ってもよい。次に、図8に示すように、第1の貫通電極孔80および第2の貫通電極孔90の表面に絶縁膜100を成膜する。また、第1の基板10または第2の基板12としてSi基板を用いた場合、Si基板は導体となるため、Si基板と貫通電極120が電気的に接続される可能性がある。仮に、第1の基板10または第2の基板12と、貫通電極120が接続されてしまった場合、トランジスタが機能しなくなることがある。このため、基板と貫通電極120を分離するためには、絶縁膜100を成膜した方がよい。次に、図9に示すように、第1の貫通電極孔80および第2の貫通電極孔90の側面にのみ絶縁膜100が残るように、エッチバックする。次に、図10に示すように、第2の絶縁膜42の上面、絶縁膜100表面、および第1の配線10の上面に対し、バリアメタル膜110を成膜する。次に、図11に示すように、第1の貫通電極孔80および第2の貫通電極孔90に、銅をメッキ法により成膜する。次に、第2の絶縁膜42の表面が露出するよう、成膜した銅を研磨することで、図1のaに示した貫通電極120を形成することができる。次に、本実施形態に係る半導体装置の効果について説明する。貫通電極120として、第1の貫通電極部122と第2の貫通電極部124が互いに連結された状態で形成されている。貫通電極120において、第1の貫通電極部122と第2の貫通電極部124とでは、第1の貫通電極部122の孔径の方が第2の貫通電極部124の孔径と比べて大きい。こうすることで、第2の配線32の上面においても、貫通電極120と接触させることができる。すなわち、貫通電極120と第2の配線32の接触面積は増大され、接触抵抗の低減させることが可能となる。図12は、本実施形態に係る半導体装置における、貫通電極と配線の接触面積とエレクトロマイグレーション寿命について説明するための図である。図12に示すように、貫通電極120と第2の配線32の接触面積が増大すればするほど、エレクトロマイグレーション寿命は、延びていることがわかる。すなわち、貫通電極120と第2の配線32の接触面積を確保することで、信頼性を向上させることが可能である。第2の実施形態図13は、本実施形態に係る半導体装置の断面図である。図13に示すように、貫通電極120を被覆する絶縁膜100が設けられていない点を除いて、第1の実施形態と同様の構成である。なお、本実施形態によっても、第1の実施形態と同様に、貫通電極120と第2の配線32の接触面積は増大され、接触抵抗の低減させることが可能となる。第3の実施形態図14は、本実施形態に係る半導体装置の断面図である。図14に示すように、第1の半導体チップ200や第2の半導体チップ300に加え、第3の半導体チップ400を有していてもよい。つまり、本実施形態の半導体装置は、3つ以上の半導体チップを用いた構成であってもよい。本実施形態に係る半導体装置を製造する際、第2の半導体チップ300上に、第3の半導体チップ400を積層する工程と、孔径の異なる3つの貫通電極孔を形成する工程と、を有している。ただし、貫通電極孔の形成方法は、第1および第2の実施形態と同様である。ここで、第3の半導体チップ400には、基板14上に多層配線層が設けられている。基板14には、トランジスタが形成されており、多層配線層の一部には、第3の配線34が形成されている。なお、本実施形態によっても、第1の実施形態と同様の効果を得ることができる。第4の実施形態図15は、本実施形態に係る半導体装置の拡大断面図である。図15のaおよびbに示すように、貫通電極120と第2の配線32の接続箇所がテーパー状である点で、第1、第2および第3の実施形態とは異なっている。ここで、テーパー状とは、図15のbのように、角が丸まっている場合も含まれる。このような構成にすることで、第1、第2および第3の実施形態のように第2の配線32が垂直に加工された場合と比べて、貫通電極120と第2の配線32の接触面積は増大する。なお、本実施形態によっても、第1、第2および第3の実施形態と同様の効果を得ることができる。以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。"