アナログ入力電圧を、前記アナログ入力電圧に正比例する第1の電流信号に変換する第1のV/I変換回路と、前記第1の電流信号が動作電流として供給され、入力されるパルス信号の走行時間が前記アナログ入力電圧に反比例する複数のトランスコンダクタンス回路が連結されたパルス走行回路と、前記パルス走行回路を走行するパルス信号の走行位置を検出し、前記走行位置に応じた第1の論理信号を生成する第1のパルス走行位置検出回路と、前記第1のパルス走行位置検出回路から出力される前記第1の論理信号に基づいて、前記アナログ入力電圧の大きさに応じたデジタル信号を生成するデジタル信号生成回路と、を有することを特徴とするA/D変換回路。前記パルス走行回路を構成する複数の前記トランスコンダクタンス回路のうち最終段の前記トランスコンダクタンス回路から出力される前記パルス信号の数を検出し、前記パルス信号の数に応じた第2の論理信号を生成する第2のパルス走行位置検出回路をさらに有し、前記デジタル信号生成回路は、前記第1のパルス走行位置検出回路及び前記第2のパルス走行位置検出回路から出力される前記第1の論理信号及び前記第2の論理信号を合成し、前記アナログ入力電圧の大きさに応じたデジタル信号を生成することを特徴とする請求項1に記載のA/D変換回路。前記パルス走行回路を構成する複数の前記トランスコンダクタンス回路は、パルス信号が入力される第1の入力端子と、前記パルス信号が出力される出力端子とを有しており、1つのトランスコンダクタンス回路はさらに、前記第1の入力端子とは異なる第2の入力端子を有しており、複数の前記トランスコンダクタンス回路の連結の順番に応じて初段の前記トランスコンダクタンス回路から最終段の前記トランスコンダクタンス回路までを定義したとき、最終段の前記トランスコンダクタンス回路を除く任意の段の前記トランスコンダクタンス回路の前記出力端子が、1段後の前記トランスコンダクタンス回路の前記第1の入力端子に接続されると共に、最終段の前記トランスコンダクタンス回路の前記出力端子が初段の前記トランスコンダクタンス回路の前記第1の入力端子に接続され、さらに、前記第2の入力端子を有する前記トランスコンダクタンス回路の前記第2の入力端子が、当該トランスコンダクタンス回路の偶数段前の前記トランスコンダクタンス回路の前記出力端子に接続されることを特徴とする請求項1に記載のA/D変換回路。前記パルス走行回路を構成する複数の前記トランスコンダクタンス回路の数が2のべき乗であることを特徴とする請求項1に記載のA/D変換回路。前記パルス走行回路は、前記トランスコンダクタンス回路の出力に負荷される容量値が一定となるように構成されることを特徴とする請求項1に記載のA/D変換回路。調整電圧を、前記調整電圧に正比例する第2の電流信号に変換する第2のV/I変換回路をさらに有し、前記第1の電流信号と前記第2の電流信号の和を、前記パルス走行回路の前記動作電流として供給することを特徴とする請求項1に記載のA/D変換回路。しかしながら、パルス走行時間Tpの逆数1/Tpとアナログ入力電圧Vinの関係が、図14の破線D2に示すような正比例とはならない言い換えると、パルス走行時間Tpとアナログ入力電圧Vinの関係が反比例とはならないため、A/D変換回路2のA/D変換特性変換前のアナログ入力信号の電圧と変換後のデジタル値との関係のリニアリティが悪い。なお、パルス走行時間TpとA/D変換後のデジタル値の関係が反比例となるので、パルス走行時間Tpとアナログ入力電圧Vinの関係が反比例でないと、アナログ入力電圧VinとA/D変換後のデジタル値の関係が正比例とはならず、リニアリティが悪化する。また、このリニアリティの悪化を補正するためには、A/D変換回路2の後段に別途リニアリティ補正回路を設けなければならない。本発明は、上述した課題に鑑みてなされたものであって、リニアリティ補正回路を設けなくてもA/D変換特性のリニアリティを向上することができるA/D変換回路を提供することを目的とする。本発明は、上記の課題を解決するためになされたもので、アナログ入力電圧を、前記アナログ入力電圧に正比例する第1の電流信号に変換する第1のV/I変換回路と、前記第1の電流信号が動作電流として供給され、入力されるパルス信号の走行時間が前記アナログ入力電圧に反比例する複数のトランスコンダクタンス回路が連結されたパルス走行回路と、前記パルス走行回路を走行するパルス信号の走行位置を検出し、前記走行位置に応じた第1の論理信号を生成する第1のパルス走行位置検出回路と、前記第1のパルス走行位置検出回路から出力される前記第1の論理信号に基づいて、前記アナログ入力電圧の大きさに応じたデジタル信号を生成するデジタル信号生成回路と、を有することを特徴とするA/D変換回路である。また、本発明のA/D変換回路において、前記パルス走行回路を構成する複数の前記トランスコンダクタンス回路のうち最終段の前記トランスコンダクタンス回路から出力される前記パルス信号の数を検出し、前記パルス信号の数に応じた第2の論理信号を生成する第2のパルス走行位置検出回路をさらに有し、前記デジタル信号生成回路は、前記第1のパルス走行位置検出回路及び前記第2のパルス走行位置検出回路から出力される前記第1の論理信号及び前記第2の論理信号を合成し、前記アナログ入力電圧の大きさに応じたデジタル信号を生成することを特徴とする。また、本発明のA/D変換回路において、前記パルス走行回路を構成する複数の前記トランスコンダクタンス回路は、パルス信号が入力される第1の入力端子と、前記パルス信号が出力される出力端子とを有しており、1つのトランスコンダクタンス回路はさらに、前記第1の入力端子とは異なる第2の入力端子を有しており、複数の前記トランスコンダクタンス回路の連結の順番に応じて初段の前記トランスコンダクタンス回路から最終段の前記トランスコンダクタンス回路までを定義したとき、最終段の前記トランスコンダクタンス回路を除く任意の段の前記トランスコンダクタンス回路の前記出力端子が、1段後の前記トランスコンダクタンス回路の前記第1の入力端子に接続されると共に、最終段の前記トランスコンダクタンス回路の前記出力端子が初段の前記トランスコンダクタンス回路の前記第1の入力端子に接続され、さらに、前記第2の入力端子を有する前記トランスコンダクタンス回路の前記第2の入力端子が、当該トランスコンダクタンス回路の偶数段前の前記トランスコンダクタンス回路の前記出力端子に接続されることを特徴とする。また、本発明のA/D変換回路において、前記パルス走行回路を構成する複数の前記トランスコンダクタンス回路の数が2のべき乗であることを特徴とする。また、本発明のA/D変換回路において、前記パルス走行回路は、前記トランスコンダクタンス回路の出力に負荷される容量値が一定となるように構成されることを特徴とする。また、本発明のA/D変換回路は、調整電圧を、前記調整電圧に正比例する第2の電流信号に変換する第2のV/I変換回路をさらに有し、前記第1の電流信号と前記第2の電流信号の和を、前記パルス走行回路の前記動作電流として供給することを特徴とする。本発明によれば、アナログ入力電圧に正比例する第1の電流信号が動作電流として供給され、入力されるパルス信号の走行時間がアナログ入力電圧に反比例する複数のトランスコンダクタンス回路が連結されたパルス走行回路を使用することによって、パルス走行時間とアナログ入力電圧の関係が反比例となるため、リニアリティ補正回路を設けなくてもA/D変換特性のリニアリティを向上することができる。<A/D変換回路の構成概要>以下、図面を参照し、本発明の実施形態を説明する。図1は、本発明の一実施形態によるA/D変換回路の構成を示している。図1に示すA/D変換回路100は、V/I変換回路101と、パルス走行回路102と、パルスセレクタ103と、エンコーダ104と、信号処理回路107とから構成されている。V/I変換回路101は、アナログ入力電圧Vinと駆動制御信号Startが印加され、アナログ入力電圧Vinに正比例する動作電流Irefを生成する。パルス走行回路102は、V/I変換回路101が生成した動作電流Irefに応じた時間間隔でパルス信号を走行させる。パルスセレクタ103第1のパルス走行位置検出回路は、パルス走行回路102を走行するパルス信号の走行位置D1~D16を、外部から供給される制御信号CLKと同期して検出する。エンコーダ104第1のパルス走行位置検出回路は、パルスセレクタ103が検出したパルス信号の走行位置D1~D16をデジタル信号DLとしてエンコードする。信号処理回路107デジタル信号生成回路は、エンコーダ104がエンコードしたデジタル信号DLに基づいて、外部から供給される制御信号CLKと同期して、アナログ入力信号Vinの大きさに応じたデジタル信号DTを生成し、図示しない後段回路へ出力する。図2はV/I変換回路101の構成を示している。図2に示すように、V/I変換回路101は、V/I回路111第1のV/I変換回路と、カレントミラー113とから構成されている。V/I回路111は、外部から供給される制御信号Startが印加され、アナログ入力電圧Vinに正比例する動作電流IrefVを生成する。カレントミラー113は、複数のトランジスタで構成され、V/I回路111が生成した動作電流IrefVから動作電流Iref1~Iref16を生成し、パルス走行回路102へ供給する。図3はパルス走行回路102の構成を示している。図3に示すように、パルス走行回路102は、入力電圧に応じた電流を出力するトランスコンダクタンス回路TC1~TC16が多段に連結接続されて構成されている。トランスコンダクタンス回路TC1~TC16には、動作電流としてカレントミラー113からIref1~Iref16図3ではIrefとしてまとめて図示しているが供給され、基準電圧としてVref例えばVDD/2が供給され、動作電流Iref1~Iref16に応じた時間間隔でパルス信号D1~D16を走行させる。図3に示すように、トランスコンダクタンス回路TC1~TC16には接続の順番に応じた符号TC1~TC16が付与されている。トランスコンダクタンス回路TC1を初段のトランスコンダクタンス回路と定義し、接続の順番に応じて、トランスコンダクタンス回路TC2を2段目、トランスコンダクタンス回路TC3を3段目、、トランスコンダクタンス回路TC16を16段目最終段のトランスコンダクタンスと定義する。トランスコンダクタンス回路TC1は、正入力端子に基準電圧Vrefが印加され、負入力端子にトランスコンダクタンス回路TC16の出力信号D16が印加され、パルスセレクタ103に出力信号D1を出力する。トランスコンダクタンス回路TC2は、正入力端子に基準電圧Vrefが印加され、負入力端子にトランスコンダクタンス回路TC1の出力信号D1が印加され、パルスセレクタ103に出力信号D2を出力する。トランスコンダクタンス回路TC3は、正入力端子に基準電圧Vrefが印加され、負入力端子にトランスコンダクタンス回路TC2の出力信号D2が印加され、パルスセレクタ103に出力信号D3を出力する。トランスコンダクタンス回路TC4は、正入力端子に基準電圧Vrefが印加され、負入力端子にトランスコンダクタンス回路TC3の出力信号D3が印加され、パルスセレクタ103に出力信号D4を出力する。トランスコンダクタンス回路TC5は、正入力端子に基準電圧Vrefが印加され、負入力端子にトランスコンダクタンス回路TC4の出力信号D4が印加され、パルスセレクタ103に出力信号D5を出力する。トランスコンダクタンス回路TC6は、正入力端子に基準電圧Vrefが印加され、負入力端子にトランスコンダクタンス回路TC5の出力信号D5が印加され、パルスセレクタ103に出力信号D6を出力する。トランスコンダクタンス回路TC7は、正入力端子に基準電圧Vrefが印加され、負入力端子にトランスコンダクタンス回路TC6の出力信号D6が印加され、パルスセレクタ103に出力信号D7を出力する。トランスコンダクタンス回路TC8は、正入力端子に基準電圧Vrefが印加され、負入力端子にトランスコンダクタンス回路TC7の出力信号D7が印加され、パルスセレクタ103及びトランスコンダクタンス回路TC16の第2の負入力端子に出力信号D8を出力する。トランスコンダクタンス回路TC9は、正入力端子に基準電圧Vrefが印加され、負入力端子にトランスコンダクタンス回路TC8の出力信号D8が印加され、パルスセレクタ103に出力信号D9を出力する。トランスコンダクタンス回路TC10は、正入力端子に基準電圧Vrefが印加され、負入力端子にトランスコンダクタンス回路TC9の出力信号D9が印加され、パルスセレクタ103に出力信号D10を出力する。トランスコンダクタンス回路TC11は、正入力端子に基準電圧Vrefが印加され、負入力端子にトランスコンダクタンス回路TC10の出力信号D10が印加され、パルスセレクタ103に出力信号D11を出力する。トランスコンダクタンス回路TC12は、正入力端子に基準電圧Vrefが印加され、負入力端子にトランスコンダクタンス回路TC11の出力信号D11が印加され、パルスセレクタ103に出力信号D12を出力する。トランスコンダクタンス回路TC13は、正入力端子に基準電圧Vrefが印加され、負入力端子にトランスコンダクタンス回路TC12の出力信号D12が印加され、パルスセレクタ103に出力信号D13を出力する。トランスコンダクタンス回路TC14は、正入力端子に基準電圧Vrefが印加され、負入力端子にトランスコンダクタンス回路TC13の出力信号D13が印加され、パルスセレクタ103に出力信号D14を出力する。トランスコンダクタンス回路TC15は、正入力端子に基準電圧Vrefが印加され、負入力端子にトランスコンダクタンス回路TC14の出力信号D14が印加され、パルスセレクタ103に出力信号D15を出力する。トランスコンダクタンス回路TC16は、正入力端子に基準電圧Vrefが印加され、第1の負入力端子にトランスコンダクタンス回路TC15の出力信号D15が印加され、第2の負入力端子にトランスコンダクタンス回路TC8の出力信号D8が印加され、パルスセレクタ103及びトランスコンダクタンス回路TC1の負入力端子に出力信号D16を出力する。<トランスコンダクタンス回路の構成及び動作>図4はトランスコンダクタンス回路TC1~TC15の構成を示している。図4に示すように、トランスコンダクタンス回路TC1~TC15は、トランジスタTR1~TR8で構成されている。トランジスタTR3のゲートはドレインに接続され、ソースは電源電圧VDDに接続される。トランジスタTR4のゲートはトランジスタTR3のゲート及びドレインに接続され、ソースは電源電圧VDDに接続され、ドレインは出力端子OUTに接続される。トランジスタTR1のゲートは正入力端子INPに接続され、ドレインはトランジスタTR3のゲート及びドレインに接続される。トランジスタTR5のゲートはドレインに接続され、ソースは電源電圧VDDに接続される。トランジスタTR6のゲートはトランジスタTR5のゲート及びドレインに接続され、ソースは電源電圧VDDに接続される。トランジスタTR2のゲートは負入力端子INMに接続され、ドレインはトランジスタTR5のゲート及びドレインに接続され、ソースはトランジスタTR1のソースに接続される。トランジスタTR1のソース及びトランジスタTR2のソースには、V/I変換回路101から動作電流Iref1~Iref15が供給される。トランジスタTR7のゲート及びドレインはトランジスタTR6のドレインに接続され、ソースはグランドGNDに接続される。トランジスタTR8のゲートはトランジスタTR7のゲート及びドレインに接続され、ソースはグランドGNDに接続され、ドレインは出力端子OUTに接続される。トランジスタTR3とトランジスタTR4、トランジスタTR5とトランジスタTR6、トランジスタTR7とトランジスタTR8はそれぞれカレントミラーを構成する。トランスコンダクタンス回路TC1~TC15は、正入力端子INPに印加される電圧Vrefと、負入力端子INMに印加される電圧前段のトランスコンダクタンス回路TC1~TC16の出力信号D1~D16との大小関係に基づいて、出力端子OUTから動作電流Iref1~Iref15に等しい電流を吸い込むIrefSINK、又は吐き出すIrefSOURCEことにより、パルスセレクタ103に出力信号D1~D15を出力する。以下、トランスコンダクタンス回路TC1~TC15のより具体的な動作を説明する。正入力端子INPに印加される電圧Vrefよりも、負入力端子INMに印加される電圧の方が大きい場合、V/I変換回路101から供給される動作電流は全てトランジスタTR2、TR5に流れる。トランジスタTR5とトランジスタTR6がカレントミラーを構成するため、この動作電流と同等の電流がトランジスタTR6、TR7に流れる。また、トランジスタTR7とトランジスタTR8がカレントミラーを構成するため、この動作電流と同等の電流がトランジスタTR8に流れる。この結果、出力端子OUTから電流IrefSINKが吸い込まれる。したがって、負入力端子INMにHレベルの信号が印加される場合、出力端子OUTからLレベルの信号が出力される。また、正入力端子INPに印加される電圧Vrefよりも、負入力端子INMに印加される電圧の方が小さい場合、V/I変換回路101から供給される動作電流は全てトランジスタTR1、TR3に流れる。トランジスタTR3とトランジスタTR4がカレントミラーを構成するため、この動作電流と同等の電流がトランジスタTR4に流れる。この結果、出力端子OUTに電流IrefSOURCEが吐き出される。したがって、負入力端子INMにLレベルの信号が印加される場合、出力端子OUTからHレベルの信号が出力される。図5はトランスコンダクタンス回路TC16の構成を示している。図5に示すように、トランスコンダクタンス回路TC16は、トランジスタTR11~TR19で構成されている。トランジスタTR13のゲートはドレインに接続され、ソースは電源電圧VDDに接続される。トランジスタTR14のゲートはトランジスタTR13のゲート及びドレインに接続され、ソースは電源電圧VDDに接続され、ドレインは出力端子OUTに接続される。トランジスタTR11のゲートは正入力端子INPに接続され、ドレインはトランジスタTR13のゲート及びドレインに接続される。トランジスタTR15のゲートはドレインに接続され、ソースは電源電圧VDDに接続される。トランジスタTR16のゲートはトランジスタTR15のゲート及びドレインに接続され、ソースは電源電圧VDDに接続される。トランジスタTR12のゲートは第1の負入力端子INM1に接続され、ドレインはトランジスタTR15のゲート及びドレインに接続され、ソースはトランジスタTR11のソースに接続される。トランジスタTR19のゲートは第2の負入力端子INM2に接続され、ドレインはトランジスタTR15のゲート及びドレインに接続され、ソースはトランジスタTR11のソース及びトランジスタTR12のソースに接続される。トランジスタTR11のソース、トランジスタTR12のソース、及びトランジスタTR19のソースには、V/I変換回路101から動作電流Iref16が供給される。トランジスタTR17のゲート及びドレインはトランジスタTR16のドレインに接続され、ソースはグランドGNDに接続される。トランジスタTR18のゲートはトランジスタTR17のゲート及びドレインに接続され、ソースはグランドGNDに接続され、ドレインは出力端子OUTに接続される。トランジスタTR13とトランジスタTR14、トランジスタTR15とトランジスタTR16、トランジスタTR17とトランジスタTR18はそれぞれカレントミラーを構成する。トランスコンダクタンス回路TC16は、正入力端子INPに印加される電圧Vrefと、第1の負入力端子INM1に印加される電圧トランスコンダクタンス回路TC15の出力信号D15と、第2の負入力端子INM2に印加される電圧トランスコンダクタンス回路TC8の出力信号D8との大小関係に基づいて、出力端子OUTから動作電流Iref16に等しい電流を吸い込むIrefSINK、又は吐き出すIrefSOURCEことにより、パルスセレクタ103に出力信号D16を出力する。以下、トランスコンダクタンス回路TC16のより具体的な動作を説明する。正入力端子INPに印加される電圧Vrefよりも、負入力端子INM1、INM2の少なくとも一方に印加される電圧の方が大きい場合、V/I変換回路101から供給される動作電流は全てトランジスタTR12又はトランジスタTR19とトランジスタTR15に流れる。トランジスタTR15とトランジスタTR16がカレントミラーを構成するため、この動作電流と同等の電流がトランジスタTR16、TR17に流れる。また、トランジスタTR17とトランジスタTR18がカレントミラーを構成するため、この動作電流と同等の電流がトランジスタTR18に流れる。この結果、出力端子OUTから電流IrefSINKが吸い込まれる。したがって、負入力端子INM1、INM2の少なくとも一方にHレベルの信号が印加される場合、出力端子OUTからLレベルの信号が出力される。また、正入力端子INPに印加される電圧Vrefよりも、負入力端子INM1、INM2に印加される電圧の方が小さい場合、V/I変換回路101から供給される動作電流は全てトランジスタTR11、TR13に流れる。トランジスタTR13とトランジスタTR14がカレントミラーを構成するため、この動作電流と同等の電流がトランジスタTR14に流れる。この結果、出力端子OUTに電流IrefSOURCEが吐き出される。したがって、負入力端子INM1、INM2にLレベルの信号が印加される場合、出力端子OUTからHレベルの信号が出力される。図6に示すように、トランスコンダクタンス回路TC1~TC16がパルスセレクタ103に出力するパルス信号D1~D16の時間間隔をほぼ等しくするため、トランスコンダクタンス回路TC1~TC16間の配線長を調整することにより、トランスコンダクタンス回路TC1~TC16間の負荷容量がそれぞれ等しく設定されている。これにより、トランスコンダクタンス回路TC1~TC16において、入力信号がHレベルから中点電位となった後、出力信号がLレベルから中点電位となるまでの時間TpdLHと、入力信号がLレベルから中点電位となった後、出力信号がHレベルから中点電位となるまでの時間TpdHLがほぼ等しく設定されている。このような設定によって、トランスコンダクタンス回路TC1~TC16がパルスセレクタ103に出力するパルス信号D1~D16の時間間隔がほぼ等しくなり、パルス周回回路10を走行するパルス信号の走行位置の検出精度、ひいてはA/D変換の分解能が向上する。<A/D変換回路の動作>次に、A/D変換回路100の動作例を説明する。図7は、トランスコンダクタンス回路TC1~TC16の出力信号の状態を示している。時刻T0:パルス走行回路102のスタンバイ期間V/I変換回路101にLレベルの駆動制御信号Startが印加され続けることにより、V/I変換回路101は動作電流Iref1~Iref16をパルス走行回路102に供給しないため、トランスコンダクタンス回路TC1~TC16の出力信号D1~D16は不定状態となる。また、パルスセレクタ103、信号処理回路107にLレベルの制御信号CLKが印加され続けることにより、A/D変換回路100は動作をスタンバイする。時刻T1:パルス走行回路102の動作開始V/I変換回路101にHレベルの駆動制御信号Startが印加されることにより、V/I変換回路101は、アナログ入力電圧Vinに正比例する動作電流Iref1~Iref16をパルス走行回路102に供給し、トランスコンダクタンス回路TC1~TC16は、動作電流Iref1~Iref16に応じたパルス信号D1~D16を走行させ始める。また、パルスセレクタ103、信号処理回路107にHレベルの制御信号CLKが印加されることにより、トランスコンダクタンス回路TC1~TC16の出力信号D1~D16が変位し始め、A/D変換回路100は動作を開始する。A/D変換回路100は、時刻T1以降、V/I変換回路101にHレベルの駆動制御信号Startが印加され続ける限り、動作を継続する。また、A/D変換回路100は、制御信号CLKが再度LレベルからHレベルに変位するタイミングでパルス信号D1~D16をデジタル信号VTに変換する。また、トランスコンダクタンス回路TC1には外部から基準電圧Vrefが入力されると共に、トランスコンダクタンス回路TC16から不定レベルの出力信号D16が入力されるため、トランスコンダクタンス回路TC1の出力信号D1はHレベルとなり、他の出力信号は時刻T0の論理を保持する。時刻T2:パルス走行回路102の動作期間トランスコンダクタンス回路TC2にはトランスコンダクタンス回路TC1からHレベルの出力信号D1が入力されるため、トランスコンダクタンス回路TC2の出力信号D2はLレベルとなり、他の出力信号は時刻T1の論理を保持する。時刻T3:パルス走行回路102の動作期間トランスコンダクタンス回路TC3にはトランスコンダクタンス回路TC2からLレベルの出力信号D2が入力されるため、トランスコンダクタンス回路TC3の出力信号D3はHレベルとなり、他の出力信号は時刻T2の論理を保持する。時刻T4:パルス走行回路102の動作期間トランスコンダクタンス回路TC4にはトランスコンダクタンス回路TC3からHレベルの出力信号D3が入力されるため、トランスコンダクタンス回路TC4の出力信号D4はLレベルとなり、他の出力信号は時刻T3の論理を保持する。時刻T5:パルス走行回路102の動作期間トランスコンダクタンス回路TC5にはトランスコンダクタンス回路TC4からLレベルの出力信号D4が入力されるため、トランスコンダクタンス回路TC5の出力信号D5はHレベルとなり、他の出力信号は時刻T4の論理を保持する。時刻T6:パルス走行回路102の動作期間トランスコンダクタンス回路TC6にはトランスコンダクタンス回路TC5からHレベルの出力信号D5が入力されるため、トランスコンダクタンス回路TC6の出力信号D6はLレベルとなり、他の出力信号は時刻T5の論理を保持する。時刻T7:パルス走行回路102の動作期間トランスコンダクタンス回路TC7にはトランスコンダクタンス回路TC6からLレベルの出力信号D6が入力されるため、トランスコンダクタンス回路TC7の出力信号D7はHレベルとなり、他の出力信号は時刻T6の論理を保持する。時刻T8:パルス走行回路102の動作期間トランスコンダクタンス回路TC8にはトランスコンダクタンス回路TC7からHレベルの出力信号D8が入力されるため、トランスコンダクタンス回路TC8の出力信号D8はLレベルとなり、他の出力信号は時刻T7の論理を保持する。時刻T9:パルス走行回路102の動作期間トランスコンダクタンス回路TC9にはトランスコンダクタンス回路TC8からLレベルの出力信号D8が入力されるため、トランスコンダクタンス回路TC9の出力信号D9はHレベルとなる。また、トランスコンダクタンス回路TC16にはトランスコンダクタンス回路TC8からLレベルの出力信号が入力されるため、トランスコンダクタンス回路TC16の出力信号D16はHレベルとなり、他の出力信号は時刻T8の論理を保持する。時刻T10:パルス走行回路102の動作期間トランスコンダクタンス回路TC10にはトランスコンダクタンス回路TC9からHレベルの出力信号D9が入力されるため、トランスコンダクタンス回路TC10の出力信号D10はLレベルとなる。また、トランスコンダクタンス回路TC1にはトランスコンダクタンス回路TC16からHレベルの出力信号D16が入力されるため、トランスコンダクタンス回路TC1の出力信号D1はLレベルとなり、他の出力信号は時刻T9の論理を保持する。時刻T11:パルス走行回路102の動作期間トランスコンダクタンス回路TC11にはトランスコンダクタンス回路TC10からLレベルの出力信号D10が入力されるため、トランスコンダクタンス回路TC11の出力信号D11はHレベルとなる。また、トランスコンダクタンス回路TC2にはトランスコンダクタンス回路TC1からLレベルの出力信号D1が入力されるため、トランスコンダクタンス回路TC2の出力信号D2はHレベルとなり、他の出力信号は時刻T10の論理を保持する。時刻T12:パルス走行回路102の動作期間トランスコンダクタンス回路TC12にはトランスコンダクタンス回路TC11からHレベルの出力信号D11が入力されるため、トランスコンダクタンス回路TC12の出力信号D12はLレベルとなる。また、トランスコンダクタンス回路TC3にはトランスコンダクタンス回路TC2からHレベルの出力信号D2が入力されるため、トランスコンダクタンス回路TC3の出力信号D3はLレベルとなり、他の出力信号は時刻T11の論理を保持する。時刻T13:パルス走行回路102の動作期間トランスコンダクタンス回路TC13にはトランスコンダクタンス回路TC12からLレベルの出力信号D12が入力されるため、トランスコンダクタンス回路TC13の出力信号D13はHレベルとなる。また、トランスコンダクタンス回路TC4にはトランスコンダクタンス回路TC3からLレベルの出力信号D3が入力されるため、トランスコンダクタンス回路TC4の出力信号D4はHレベルとなり、他の出力信号は時刻T12の論理を保持する。時刻T14:パルス走行回路102の動作期間トランスコンダクタンス回路TC14にはトランスコンダクタンス回路TC13からHレベルの出力信号D13が入力されるため、トランスコンダクタンス回路TC14の出力信号D14はLレベルとなる。また、トランスコンダクタンス回路TC5にはトランスコンダクタンス回路TC4からHレベルの出力信号D4が入力されるため、トランスコンダクタンス回路TC5の出力信号D5はLレベルとなり、他の出力信号は時刻T13の論理を保持する。時刻T15:パルス走行回路102の動作期間トランスコンダクタンス回路TC15にはトランスコンダクタンス回路TC14からLレベルの出力信号D14が入力されるため、トランスコンダクタンス回路TC15の出力信号D15はHレベルとなる。また、トランスコンダクタンス回路TC6にはトランスコンダクタンス回路TC5からLレベルの出力信号D5が入力されるため、トランスコンダクタンス回路TC6の出力信号D6はHレベルとなり、他の出力信号は時刻T14の論理を保持する。時刻T16:パルス走行回路102の動作期間トランスコンダクタンス回路TC16にはトランスコンダクタンス回路TC15からHレベルの出力信号TC15が入力されるため、トランスコンダクタンス回路TC16の出力信号D16はLレベルとなる。また、トランスコンダクタンス回路TC7にはトランスコンダクタンス回路TC6からHレベルの出力信号D6が入力されるため、トランスコンダクタンス回路TC7の出力信号D7はLレベルとなり、他の出力信号は時刻T15の論理を保持する。時刻T17以降は、時刻T1~時刻T16までの動作が繰り返し行われるため、時刻T17~時刻T200までの説明は省略する。また、時刻T17以降の任意の時刻本実施形態では時刻T200の半分となる時刻T100に、制御信号CLKはHレベルからLレベルへ変化するが、トランスコンダクタンス回路TC1~TC16の各出力信号D1~D16には影響しない。時刻T201:パルス走行回路102の動作期間トランスコンダクタンス回路TC9にはトランスコンダクタンス回路TC8からLレベルの出力信号D8が入力されるため、トランスコンダクタンス回路TC9の出力信号D9はHレベルとなる。また、トランスコンダクタンス回路TC16にはトランスコンダクタンス回路TC8及びトランスコンダクタンス回路TC15からLレベルの出力信号D15が入力されるため、トランスコンダクタンス回路TC16の出力信号D16はHレベルとなり、他の出力信号は時刻T200の論理を保持する。また、A/D変換回路100は、制御信号CLKが再度LレベルからHレベルに変位するため、パルス信号D1~D16をデジタル信号VTに変換する。より具体的には、パルスセレクタ103は、パルス走行回路102のトランスコンダクタンス回路TC1~TC16の各出力信号D1~D16の論理を保持し、エンコーダ104へ出力する。エンコーダ104は、トランスコンダクタンス回路TC1~TC16の16個の出力信号D1~D16を4ビットのデジタル信号DLに変換および保持し、信号処理回路107へ出力する。信号処理回路107は、エンコーダ104からのデジタル信号DLに基づいたデジタル信号DTを生成し、図示しない後段回路へ出力する。なお、時刻T201以降は、上記と同様、制御信号CLKが再度LレベルからHレベルへ変化するまで繰り返し行われるため、説明を省略する。アナログ入力信号Vinが上昇すると、動作電流Iref1~Iref16の増加に比例して、トランスコンダクタンス回路TC1~TC16から出力されるパルス信号の走行速度も上がる。また、アナログ入力信号Vinが下降すると、動作電流Iref1~Iref16の減少に比例して、トランスコンダクタンス回路TC1~TC16から出力されるパルス信号の走行速度も下がる。具体的には、出力電流をIs、出力電圧をVout、負荷容量をCLとすると、図4及び図5に示すトランスコンダクタンス回路におけるパルス信号のパルス走行時間Tpは5式で表される。さらに、アナログ入力電圧をVin、V/I変換回路101における電圧電流変換係数をRとすると、出力電流Isは6式で表される。また、6式を5に代入すると、パルス走行時間Tpは7式で表される。また、トランスコンダクタンス回路の出力電圧Voutは電源電圧VDDと等しいため、パルス走行時間Tpは8式で表される。ここで、V/I変換回路101における電圧電流変換係数Rは、図4及び図5に示すトランスコンダクタンス回路の場合、入力差動対を構成するトランジスタTR1、TR2TR11、TR12、TR19のトランスコンダクタンスgmの逆数である1/gmで定義される。このため、パルス走行時間Tpは9式で表される。ここで、負荷容量CL、電源電圧VDD、電圧電流変換係数Rが一定値であるため、図8に示すように、パルス走行時間Tpの逆数1/Tpは、アナログ入力電圧Vinに比例して変動する言い換えると、パルス走行時間Tpは、アナログ入力電圧Vinに反比例して変動する。このため、A/D変換回路100のリニアリティが向上する。上述したように、本実施形態によるA/D変換回路100は、V/I変換回路101により、アナログ入力電圧Vinに正比例する動作電流IrefVを生成し、パルス走行回路102の動作電流Iref1~Iref16として供給する。これにより、アナログ入力電圧Vinと、パルス走行回路102から出力されるパルス信号D1~C16の走行速度Tpとの関係が反比例となるため、A/D変換回路100のリニアリティを向上させることができる。次に、本実施形態の変形例を説明する。図9は、A/D変換回路100の変形例であるA/D変換回路100aの構成を示している。図9において、図1に示した構成に対して、カウンタ105第2のパルス走行位置検出回路とラッチ106第2のパルス走行位置検出回路が追加されている。カウンタ105は、パルス走行回路102を走行するパルス信号の周回数出力信号D16から検出するパルス信号の数を制御信号CLKと同期して検出する。ラッチ106は、カウンタ105が検出したパルス信号の周回数をデジタル信号DHとして保持する。図9に示すA/D変換回路100aは、エンコーダ104が検出した、パルス信号の走行位置を示すデジタル信号DLを下位ビットとし、ラッチ106が検出した、パルス信号の周回数を示すデジタル信号DHを上位ビットとし、信号処理回路107により下位ビット及び上位ビットを合成し、アナログ入力電圧Vinの大きさに応じたデジタル信号DTを生成し、図示しない後段回路へ出力する。A/D変換回路100aをこのように構成することにより、パルス走行回路102の回路規模を抑制しつつ、デジタル信号DTの分解能をさらに向上することができる。図10は、V/I変換回路101の変形例であるV/I変換回路101aの構成を示している。図10において、図2に示した構成と比較して、V/I回路112第2のV/I変換回路が追加されている。V/I回路112は、駆動制御信号Startが印加され、調整電圧Vadjに正比例する動作電流IrefAを生成する。V/I回路111が生成した動作電流IrefVと、V/I回路112が生成した動作電流IrefAとを合成した動作電流動作電流IrefVと動作電流IrefAの和がカレントミラー113に供給される。V/I変換回路101aをこのように構成し、動作電流IrefVと動作電流IrefAの和をパルス走行回路102の動作電流Iref1~Iref16として供給することにより、アナログ入力電圧Vinの電圧値が極小値であってもパルス信号D1~D16を生成することが可能となるため、A/D変換回路100の入力電圧範囲を拡大することができる。図11は、パルス走行回路102の変形例であるパルス走行回路102aの構成を示している。図11において、図3に示したトランスコンダクタンス回路TC16をトランスコンダクタンス回路TC1等と同様の入力端子が2つのトランスコンダクタンス回路で構成し、代わりに、図3に示したトランスコンダクタンス回路TC14を入力端子が3つのトランスコンダクタンス回路で構成している。また、トランスコンダクタンス回路TC10の出力信号D10がトランスコンダクタンス回路TC11の負入力端子とトランスコンダクタンス回路TC14の第2の負入力端子の双方へ入力される。また、これに限定しなくても、本実施形態と同等の効果を得ることができる。入力端子が3つのトランスコンダクタンス回路の第2の負入力端子は、その偶数段前のトランスコンダクタンス回路の出力端子と接続されていればよい。また、図示しないが、説明を簡略化するため、本実施形態のパルス走行回路102が有するトランスコンダクタンス回路の数を16段のみとしたが、トランスコンダクタンス回路の数は3段以上であればよく、トランスコンダクタンス回路の数が2のべき乗段、偶数段、奇数段のいずれであっても、本実施形態と同等の効果を得ることができる。なお、トランスコンダクタンス回路の数が奇数段の場合には、パルス走行回路を構成する全てのトランスコンダクタンス回路を同一の回路で構成することが可能である。また、トランスコンダクタンス回路の数が偶数段の場合には、パルス走行回路を走行するパルス信号を発振させるため、図3のトランスコンダクタンス回路TC16のような回路が設けられる。また、図7に示したように、本実施形態のA/D変換回路の動作は、駆動制御信号Start及び制御信号CLKがLレベルからHレベルに変位する時に開始されるとしたが、図7に示した動作の限りではなく、論理が反転しても本実施形態と同等の効果を得ることができる。以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。