"各画素間で等しい電圧に設定される共通電極または補助容量電極を備え、所定方向に隣接する第一画素と第二画素が1本のデータラインを共用し、前記第一画素が第一走査ラインに第一スイッチング素子を介して接続され、前記第二画素が第二走査ラインに第二スイッチング素子を介して接続され、前記第一画素と前記第二画素とが、前記第一走査ラインと前記第二走査ラインとの間に配置され、前記第一画素に前記第二画素とは異なるタイミングで表示信号電圧を書き込むとともに、前記表示信号電圧が所定の階調レベルに対して2つの異なる電圧レベルを有する液晶表示装置であって、当該画素へ前記表示信号電圧を書き込む際に、前記第一画素と前記第二画素との間で、前記2つの電圧レベルの中心電圧との電圧差の絶対値が異なるように、前記共通電極または前記補助容量電極にコモン信号を供給する駆動手段を備え、前記第一画素と前記第一走査ラインとの間の寄生容量が、前記第二画素と前記第二走査ラインとの間の寄生容量よりも大きく形成され、前記駆動手段は、当該画素へ前記表示信号電圧を書き込む際の前記絶対値が前記第一画素よりも前記第二画素の方が小さくなるように、前記共通電極または前記補助容量電極に前記コモン信号を供給することを特徴とする液晶表示装置。各画素間で等しい電圧に設定される共通電極または補助容量電極を備え、所定方向に隣接する第一画素と第二画素が1本のデータラインを共用し、前記第一画素が第一走査ラインに第一スイッチング素子を介して接続され、前記第二画素が第二走査ラインに第二スイッチング素子を介して接続され、前記第一画素と前記第二画素とが、前記第一走査ラインと前記第二走査ラインとの間に配置され、前記第一画素に前記第二画素とは異なるタイミングで表示信号電圧を書き込むとともに、前記表示信号電圧が所定の階調レベルに対して2つの異なる電圧レベルを有する液晶表示装置であって、当該画素へ前記表示信号電圧を書き込む際に、前記第一画素と前記第二画素との間で、前記2つの電圧レベルの中心電圧との電圧差の絶対値が異なるように、前記共通電極または前記補助容量電極にコモン信号を供給する駆動手段を備え、前記第一画素と前記第一走査ラインとの間の寄生容量が、前記第二画素と前記第二走査ラインとの間の寄生容量よりも小さく形成され、前記駆動手段は、当該画素へ前記表示信号電圧を書き込む際の前記絶対値が前記第一画素よりも前記第二画素の方が大きくなるように、前記共通電極または前記補助容量電極に前記コモン信号を供給することを特徴とする液晶表示装置。各画素間で等しい電圧に設定される共通電極または補助容量電極を備え、所定方向に隣接する第一画素と第二画素が1本のデータラインを共用し、前記第一画素が第一走査ラインに第一スイッチング素子を介して接続され、前記第二画素が第二走査ラインに第二スイッチング素子を介して接続され、前記第一画素と前記第二画素とが、前記第一走査ラインと前記第二走査ラインとの間に配置され、前記第一画素に前記第二画素とは異なるタイミングで表示信号電圧を書き込むとともに、前記表示信号電圧が所定の階調レベルに対して2つの異なる電圧レベルを有する液晶表示装置であって、当該画素へ前記表示信号電圧を書き込む際に、前記第一画素と前記第二画素との間で、前記2つの電圧レベルの中心電圧との電圧差の絶対値が異なるように、前記共通電極または前記補助容量電極にコモン信号を供給する駆動手段を備え、前記第一画素と前記第一走査ラインとの間隔が、前記第二画素と前記第二走査ラインとの間隔よりも短く形成され、前記駆動手段は、当該画素へ前記表示信号電圧を書き込む際の前記絶対値が前記第一画素よりも前記第二画素の方が小さくなるように、前記共通電極または前記補助容量電極に前記コモン信号を供給することを特徴とする液晶表示装置。各画素間で等しい電圧に設定される共通電極または補助容量電極を備え、所定方向に隣接する第一画素と第二画素が1本のデータラインを共用し、前記第一画素が第一走査ラインに第一スイッチング素子を介して接続され、前記第二画素が第二走査ラインに第二スイッチング素子を介して接続され、前記第一画素と前記第二画素とが、前記第一走査ラインと前記第二走査ラインとの間に配置され、前記第一画素に前記第二画素とは異なるタイミングで表示信号電圧を書き込むとともに、前記表示信号電圧が所定の階調レベルに対して2つの異なる電圧レベルを有する液晶表示装置であって、当該画素へ前記表示信号電圧を書き込む際に、前記第一画素と前記第二画素との間で、前記2つの電圧レベルの中心電圧との電圧差の絶対値が異なるように、前記共通電極または前記補助容量電極にコモン信号を供給する駆動手段を備え、前記第一画素と前記第一走査ラインとの間隔が、前記第二画素と前記第二走査ラインとの間隔よりも広く形成され、前記駆動手段は、当該画素へ前記表示信号電圧を書き込む際の前記絶対値が前記第一画素よりも前記第二画素の方が大きくなるように、前記共通電極または前記補助容量電極に前記コモン信号を供給することを特徴とする液晶表示装置。当該画素へ前記表示信号電圧を書き込む際の前記絶対値が、当該画素への前記表示信号電圧の書き込み終了時に発生する引き込み電圧の絶対値と等しい値に設定されていることを特徴とする請求項1から4の何れかに記載の液晶表示装置。前記第一画素と前記第二画素は、前記第一走査ラインまたは前記第二走査ラインの延伸方向に隣接していることを特徴とする請求項1から5の何れかに記載の液晶表示装置。前記第一画素と前記第二画素は、前記データラインを挟むように隣接配置されていることを特徴とする請求項1から6の何れかに記載の液晶表示装置。前記駆動手段は、前記共通電極または前記補助容量電極に前記中心電圧に対して負極性になるコモン信号を供給することを特徴とする請求項1から7の何れかに記載の液晶表示装置。上述したようなデータラインの数を半分にするための画素結線において、各行の画素は、行方向に隣接する画素間で、画素に対して異なる方向に配置された走査ラインに接続されている。このため、製造過程において、例えば図20に示すように、走査ラインの延伸方向に対して垂直な方向成分に画素電極の位置ズレが発生すると、画素電極と走査ラインとの間に発生する寄生容量Cgs1、Cgs2が、走査ラインの延伸方向に隣接する画素間で異なる値になる。このような場合には、走査ラインの延伸方向に隣接する画素のそれぞれに、たとえ同電位の表示信号電圧を書き込む場合であっても、走査ラインの延伸方向に隣接する画素間では、図21に示すように、表示信号電圧取込終了時のレベルシフト電圧ΔV1、ΔV2が異なり画質が低下することが問題となっていた。なお、図21には、図20における画素P1,1と画素P1,2での電位変動を示している。本発明は、かかる従来の課題に鑑みてなされたものであり、例えば走査ラインの延伸方向に対して垂直な方向成分に画素電極の位置ズレが発生した場合であっても画質の低下を防止可能な液晶表示装置を提供することを目的とする。上述の目的を達成するため、請求項1に記載の発明は、各画素間で等しい電圧に設定される共通電極または補助容量電極を備え、所定方向に隣接する第一画素と第二画素が1本のデータラインを共用し、前記第一画素が第一走査ラインに第一スイッチング素子を介して接続され、前記第二画素が第二走査ラインに第二スイッチング素子を介して接続され、前記第一画素と前記第二画素とが、前記第一走査ラインと前記第二走査ラインとの間に配置され、前記第一画素に前記第二画素とは異なるタイミングで表示信号電圧を書き込むとともに、前記表示信号電圧が所定の階調レベルに対して2つの異なる電圧レベルを有する液晶表示装置であって、当該画素へ前記表示信号電圧を書き込む際に、前記第一画素と前記第二画素との間で、前記2つの電圧レベルの中心電圧との電圧差の絶対値が異なるように、前記共通電極または前記補助容量電極にコモン信号を供給する駆動手段を備え、前記第一画素と前記第一走査ラインとの間の寄生容量が、前記第二画素と前記第二走査ラインとの間の寄生容量よりも大きく形成され、前記駆動手段は、当該画素へ前記表示信号電圧を書き込む際の前記絶対値が前記第一画素よりも前記第二画素の方が小さくなるように、前記共通電極または前記補助容量電極に前記コモン信号を供給することを特徴とする。また、請求項2に記載の発明は、各画素間で等しい電圧に設定される共通電極または補助容量電極を備え、所定方向に隣接する第一画素と第二画素が1本のデータラインを共用し、前記第一画素が第一走査ラインに第一スイッチング素子を介して接続され、前記第二画素が第二走査ラインに第二スイッチング素子を介して接続され、前記第一画素と前記第二画素とが、前記第一走査ラインと前記第二走査ラインとの間に配置され、前記第一画素に前記第二画素とは異なるタイミングで表示信号電圧を書き込むとともに、前記表示信号電圧が所定の階調レベルに対して2つの異なる電圧レベルを有する液晶表示装置であって、当該画素へ前記表示信号電圧を書き込む際に、前記第一画素と前記第二画素との間で、前記2つの電圧レベルの中心電圧との電圧差の絶対値が異なるように、前記共通電極または前記補助容量電極にコモン信号を供給する駆動手段を備え、前記第一画素と前記第一走査ラインとの間の寄生容量が、前記第二画素と前記第二走査ラインとの間の寄生容量よりも小さく形成され、前記駆動手段は、当該画素へ前記表示信号電圧を書き込む際の前記絶対値が前記第一画素よりも前記第二画素の方が大きくなるように、前記共通電極または前記補助容量電極に前記コモン信号を供給することを特徴とする。また、請求項3に記載の発明は、各画素間で等しい電圧に設定される共通電極または補助容量電極を備え、所定方向に隣接する第一画素と第二画素が1本のデータラインを共用し、前記第一画素が第一走査ラインに第一スイッチング素子を介して接続され、前記第二画素が第二走査ラインに第二スイッチング素子を介して接続され、前記第一画素と前記第二画素とが、前記第一走査ラインと前記第二走査ラインとの間に配置され、前記第一画素に前記第二画素とは異なるタイミングで表示信号電圧を書き込むとともに、前記表示信号電圧が所定の階調レベルに対して2つの異なる電圧レベルを有する液晶表示装置であって、当該画素へ前記表示信号電圧を書き込む際に、前記第一画素と前記第二画素との間で、前記2つの電圧レベルの中心電圧との電圧差の絶対値が異なるように、前記共通電極または前記補助容量電極にコモン信号を供給する駆動手段を備え、前記第一画素と前記第一走査ラインとの間隔が、前記第二画素と前記第二走査ラインとの間隔よりも短く形成され、前記駆動手段は、当該画素へ前記表示信号電圧を書き込む際の前記絶対値が前記第一画素よりも前記第二画素の方が小さくなるように、前記共通電極または前記補助容量電極に前記コモン信号を供給することを特徴とする。また、請求項4に記載の発明は、各画素間で等しい電圧に設定される共通電極または補助容量電極を備え、所定方向に隣接する第一画素と第二画素が1本のデータラインを共用し、前記第一画素が第一走査ラインに第一スイッチング素子を介して接続され、前記第二画素が第二走査ラインに第二スイッチング素子を介して接続され、前記第一画素と前記第二画素とが、前記第一走査ラインと前記第二走査ラインとの間に配置され、前記第一画素に前記第二画素とは異なるタイミングで表示信号電圧を書き込むとともに、前記表示信号電圧が所定の階調レベルに対して2つの異なる電圧レベルを有する液晶表示装置であって、当該画素へ前記表示信号電圧を書き込む際に、前記第一画素と前記第二画素との間で、前記2つの電圧レベルの中心電圧との電圧差の絶対値が異なるように、前記共通電極または前記補助容量電極にコモン信号を供給する駆動手段を備え、前記第一画素と前記第一走査ラインとの間隔が、前記第二画素と前記第二走査ラインとの間隔よりも広く形成され、前記駆動手段は、当該画素へ前記表示信号電圧を書き込む際の前記絶対値が前記第一画素よりも前記第二画素の方が大きくなるように、前記共通電極または前記補助容量電極に前記コモン信号を供給することを特徴とする。また、請求項5に記載の発明は、請求項1から4の何れかに記載の液晶表示装置において、当該画素へ前記表示信号電圧を書き込む際の前記絶対値が、当該画素への前記表示信号電圧の書き込み終了時に発生する引き込み電圧の絶対値と等しい値に設定されていることを特徴とする。また、請求項6に記載の発明は、請求項1から5の何れかに記載の液晶表示装置において、前記第一画素と前記第二画素は、前記第一走査ラインまたは前記第二走査ラインの延伸方向に隣接していることを特徴とする。また、請求項7に記載の発明は、請求項1から6の何れかに記載の液晶表示装置において、前記第一画素と前記第二画素は、前記データラインを挟むように隣接配置されていることを特徴とする。また、請求項8に記載の発明は、請求項1から6の何れかに記載の液晶表示装置において、前記駆動手段は、前記共通電極または前記補助容量電極に前記中心電圧に対して負極性になるコモン信号を供給することを特徴とする。本発明によれば、例えば走査ラインの延伸方向に対して垂直な方向成分に画素電極の位置ズレが発生した場合であっても画質が低下してしまうことを防止できる。以下、本発明を実施するための形態を、図面を参照して説明する。なお、本実施の形態においては、液晶表示装置を製造した後に、液晶表示装置毎に、当該液晶表示装置の仕上がり具合に応じた所定の情報を記憶させ、この記憶情報に基づいて当該液晶表示装置における駆動電圧が補正される場合について説明する。本発明に係る液晶表示装置1の概略全体構成は、図1、図2に示すように後述する複数の画素が配置された液晶表示部10と、該液晶表示部10の各画素を駆動制御するドライバ回路11とから構成されている。液晶表示部10は、対向配置され、シール材10cにより接着された2枚の基板10a、10b間に液晶LCが挟持された構成となっている。そして、一方の基板10bの対向面側には、図3及び図4に示すように、マトリクス状に配置された複数の画素Pi、jと、各画素Pi,jを所定数毎に順次走査するための複数の走査ラインGjと、各画素Pi,jに書き込む表示信号電圧を供給するための複数のデータラインSiとが形成されている。各画素Pi,jは、ゲート電極が走査ラインGjに接続されドレイン電極がデータラインSiに接続されたスイッチング素子としてのTFTと、TFTのソース電極に接続された画素電極pixと、画素電極pixと他方の基板10aに形成された共通電極Gnとの間の電位差を所定の電位差に保つための電荷を蓄積する補助容量Ccsと、を備えている。なお、i=1,2,3,,x。j=1,2,3,,y。また、共通電極Gnは、コモン信号Vcomが供給されることにより各画素で共通の対向電圧となるように構成されている。つまり、共通電極Gnは、例えば他方の基板10aの対向面側に、一面に亘って形成されている。ここで、データラインSiと走査ラインGjとは、互いに交差するように配置されている。そして、各画素Pi,jは、それぞれスイッチング素子としてのTFTを介して、上述のようにデータラインSiの何れか及び走査ラインGjの何れかと互いの交点近傍で接続されている。また、2画素毎に、1本のデータラインSiを隣接する2つの画素Pi,jで共用するよう接続されている。さらに、それら2つの画素Pi,jに対応するTFTは、それぞれ異なる走査ラインGjに接続されている。例えば、図3や図4において、左上の画素P1,1に対応するTFTは、走査ラインG1とデータラインS1に接続され、その右隣の画素P1,2に対応するTFTは、走査ラインG2とデータラインS1に接続されている。そして、画素P1,1と画素P1,2は、走査ラインG1と走査ラインG2との間に配置されている。また、画素P1,2は、画素P1,1に対してはデータラインS1を挟んで隣接して配置されているが、画素P1,1の方向とは逆の方向に隣接する画素P2,1に対してはデータラインSiを挟むことなく隣接配置されている。画素P2,1は、データラインS2を挟んで画素P2,2と隣接して配置されている。ここで、図5及び図6に基づいて各画素Pi,jの具体的な構成について説明する。一方の基板10bにはゲート電極51を含む走査ラインGjが設けられている。そして、この走査ラインGjと同一層に補助容量ライン48が設けられている。つまり、走査ラインGjと補助容量ライン48とは一括形成される。そして、その上面全体にはゲート絶縁膜52が設けられている。ゲート絶縁膜52の上面には真性アモルファスシリコンからなる半導体薄膜53が設けられている。半導体薄膜53の上面ほぼ中央部にはチャネル保護膜54が設けられている。チャネル保護膜54の上面両側およびその両側における半導体薄膜53の上面にはn型アモルファスシリコンからなるコンタクト層55、56が設けられている。一方のコンタクト層55の上面にはソース電極57が設けられている。他方のコンタクト層56の上面およびゲート絶縁膜52の上面にはドレイン電極58を含むデータラインSiが設けられている。そして、ゲート電極51、ゲート絶縁膜52、半導体薄膜53、チャネル保護膜54、コンタクト層55、56、ソース電極57およびドレイン電極58により、TFTが構成されている。TFT等を含むゲート絶縁膜52の上面全体には平坦化膜59が設けられている。平坦化膜59には、ソース電極57の所定の箇所に対応する部分にコンタクトホール60が設けられている。また、平坦化膜59の上面の所定の個所には、ITOからなる画素電極pixが設けられている。そして、画素電極pixはコンタクトホール60を介してソース電極57に接続されている。また、画素電極pixの形状は、走査ラインGjの延伸方向に隣接す画素間では、回転対称形状になるように形成されている。ここで、補助容量ライン48のうちの画素電極pixと重ね合わされた部分は補助容量電極となっている。そして、この重ね合わされた部分によって補助容量Ccsが形成されている。なお、各画素Pi,jにおける補助容量Ccsの大きさは、それぞれ等しくなるように構成されている。また、補助容量ライン48は、共通電極Gnと電気的に接続されている同電位となっている。つまり、補助容量ライン48においても、共通電極Gnと同様にコモン信号Vcomが供給される。そして、各画素Pi,jでは、画素電極pixと共通電極Gnとの間に配されることとなる液晶の配向状態を、画素電極pixと共通電極Gnとの間の電圧差に基づいて変化させることによって、その表示状態の制御が可能となるように構成されている。なお、液晶LCは、画素電極pixと共通電極Gnによって挟持されることとなるため、これらによって液晶容量Clcが形成される。そして、各画素間で、液晶容量Clcが等しくなるように構成されている。また、共通電極Gnは、一方の基板10b側に備えられる構成となっていてもよい。つまり、本実施の形態においては、基板の面内方向に電圧差を発生させてそれを液晶に印加する横電界方式や、2枚の基板間に電位差を発生させてそれを液晶に印加する縦電界方式の何れにも適用可能である。図1、図2に戻り、各データラインSi及び各走査ラインGjは、液晶表示部10の周辺領域における一方の基板10b上を引き回された配線群20S,20Gによって、液晶表示部10の右側に集約配置されたドライバ回路11に電気的に接続されている。また、共通電極Gnは、例えば樹脂性の導通材により一方の基板10b上の配線に電気的に接続されることでドライバ回路11に電気的に接続される。なお、液晶表示部10内では、データラインSiは、ドライバ回路11と平行となる方向に延伸されて形成され、また、走査ラインGjは、その延伸方向側にドライバ回路11がくるように形成されている。そして、上述したような配線構成とすることにより、走査ライン方向に配列される画素毎にそれぞれ異なるデータ信号線を対応付ける構成のものと比較して、配線群20Sの幅を半減させることが可能な構成となっている。ドライバ回路11は、図7に示すように、各走査ラインGjを駆動する走査ライン駆動回路22、各データラインSiを駆動するデータライン駆動回路23、共通電極Gn及び補助容量ライン48を駆動する共通電極駆動回路28、所定の基準電源Vccを調整して当該ドライバ回路11に必要な各種駆動電圧を出力する電源調整回路24、例えば外部から入力されてくる画像データを一時記憶する画像メモリ25、当該液晶表示装置1の固有情報を記憶する固有情報記憶部26、上述の各駆動部に後述する各種制御信号を出力することによって各駆動部の同期を得る制御部27等を備えて構成されている。走査ライン駆動回路22は、図8に示すように、制御部27から出力される垂直同期信号Vsや、水平同期信号Hsとしての第1ゲートクロック信号GCK1及び第2ゲートクロック信号GCK2に基づいて、各走査ラインGjに走査信号を出力する。なお、第1ゲートクロック信号GCK1と第2ゲートクロック信号GCK2とは互いに逆位相の矩形信号である。走査ライン駆動回路22の主要部における概略構成は、図9に示すように、例えば走査ライン数分y段の保持回路101、102、103、104、が直列に配置されて構成される。そして、それぞれの保持回路は、入力端子INと、出力端子OUTと、リセット端子RSTと、クロック信号入力端子CKと、高電位電源入力端子Thと、低電位電源入力端子Tlとを有している。そして、1段目の保持回路101の入力端子INには1段目の入力信号として垂直同期信号Vsが供給される。また、2段目以後の保持回路の入力端子INには前段の保持回路の出力信号が供給される。また、各保持回路のリセット端子RSTには次段の保持回路の出力信号が供給される。なお、最終段例えばy段目の保持回路図示せずのリセット端子RSTには、別途リセット信号ENDが供給される構成としてもよいし、1段目の保持回路101の出力信号が供給される構成としてもよい。さらに、奇数段目の保持回路のクロック信号入力端子CKには、第1ゲートクロック信号GCK1が供給され、偶数段目の保持回路のクロック信号入力端子CKには、第1ゲートクロック信号GCK1に対して逆位相となっている第2ゲートクロック信号GCK2が供給される。また、各保持回路の高電位電源入力端子Thには所定の高電圧Vghが供給され、各保持回路の低電位電源入力端子Tlには所定の低電圧Vglが供給される。各保持回路101、102、103、104、は、図10に示すように、それぞれ、6個のMOS型電界効果トランジスタ以下、MOSトランジスタと記すT11~T16と、コンデンサCとを有している。このような走査ライン駆動回路22は、図8に示すように、垂直同期信号Vsに応じて当該フレームでの走査を開始するとともに、第1ゲートクロック信号GCK1及び第2ゲートクロック信号GCK2に応じて、所定の期間だけローレベル電圧Vglからハイレベル電圧Vghに切り換えるといった電圧出力を、最前段の走査ラインG1から順に最後段の走査ラインGyまで、走査ライン毎に行う。つまり、走査ライン駆動回路22は、走査ラインGj毎に、当該走査ラインGjに対応するTFTi,jを順次オン状態にし、このときにデータラインSiに出力されている表示信号電圧を対応する画素Pi,jに書き込む。従って、奇数番目の走査ラインが選択されたときに奇数列の当該走査ラインに対応する画素に表示信号電圧が書き込まれ、偶数番目の走査ラインが選択されたときに偶数列の当該走査ラインに対応する画素に表示信号電圧が書き込まれる。換言すると、画素を介して隣接する奇数番目の走査ラインと偶数番目の走査ラインとが順次選択されることにより、これら走査ラインの間に配置された1行分の画素に表示信号電圧が書き込まれる。データライン駆動回路23は、制御部27から入力される水平同期信号Hs、垂直同期信号Vs、画像データData、基準クロック信号CLKに基づいて、表示パネル11に設けられた各データラインSiに対して、各データラインSiに対応する表示信号電圧を所定のタイミングで出力するものである。データライン駆動回路23の機能ブロック構成は、図11に示すように、サンプリングメモリ151、データラッチ部152、D/A変換回路DAC153、及び表示信号電圧生成回路154からなる。サンプリングメモリ151は、制御部27から出力される水平同期信号Hs及び基準クロック信号CLKに同期して、走査ライン一本分の画素に対応する画像データ1水平期間分の画像データ単位で、各画素に対応する画像データを前段側の走査ラインに対応するものから順に、画像メモリ25から取り込むためのものであり、データラインSiの数と同数のデータ格納領域を備えている。つまり、サンプリングメモリ151は、走査ライン毎に当該走査ラインに対応した画像データを取り込むとともに、当該取り込んだ画像データのそれぞれを、対応するデータラインSiのデータ格納領域に格納する。ここで、画像データには、各画素に表示すべき階調レベルが含まれ、この階調レベルは、画素毎に例えば8ビットのデジタルデータとして表される。そして、各データ格納領域には、この8ビットのデジタルデータが格納される。サンプリングメモリ151が取り込んだ一水平期間分の画像データは、後段のデータラッチ部152からの要求にしたがって、サンプリングメモリ151からデータラッチ部152に転送される。データラッチ部152に画像データが転送されると、サンプリングメモリ151は、次の一水平期間分の画像データとして次の行の走査ラインに対応した画像データの取り込み状態に移る。これは、水平同期信号HSに同期して行われる。データラッチ部152は、水平同期信号Hsに基づいて、サンプリングメモリ151から一水平期間分の画像データを一斉に取得するとともに、取得した画像データを後段のD/A変換回路153に出力する。D/A変換回路153は、複数のDAC部241及び出力アンプ回路242で構成され、DAC部241により表示信号電圧生成回路154から供給される表示信号電圧が選択されることで、データラッチ部152から出力されてくるそれぞれの画像データが、対応するアナログ信号としての表示信号電圧に変換され、出力アンプ回路242により各データラインSiに印加される。このとき、D/A変換回路153は、制御部27から出力される極性反転信号Polに対応するように、データラッチ部152から出力されたデジタル形式の画像データをアナログ電圧としての表示信号電圧に変換する。具体的には、D/A変換回路153は、極性反転信号Polがハイ状態Vshであれば、データラッチ部152から出力された画像データが正極性の表示信号電圧になるようにD/A変換し、極性反転信号Polがロー状態Vslであれば、データラッチ部152から出力された画像データが負極性の表示信号電圧になるようにD/A変換する。換言すると、D/A変換回路153は、極性反転信号Polがハイ状態Vshであるときは、液晶に印加される電圧が正極性となるようにD/A変換し、極性反転信号Polがロー状態Vslであるときは、液晶に印加される電圧が負極性となるようにD/A変換する。共通電極駆動回路28は、コモン信号Vcomを生成して共通電極Gn及び補助容量ライン48に供給するもので、極性反転信号Polに基づいて所定の階調レベルに対応する電圧レベルが所定の周期で振幅する表示信号電圧Vdの振幅中心電圧Vdcに、図12a、図12b、図12cに示すように、後述する2種類の補正電圧Vc1、Vc2を垂直同期信号Vsや水平同期信号Hsに基づいて交互に重畳することにより、コモン信号Vcomを生成する。なお、振幅中心電圧Vdcは、各階調レベルに対応して設定されている表示信号電圧Vdとともに予め設定されているもので、電源調整回路24から当該共通電極駆動回路28に供給されるように構成されている。第1の補正電圧Vc1は、奇数番目の走査ライン例えば走査ラインG1に対応する画素、即ち、各データラインSiの左側に隣接配置される画素奇数列の画素に表示信号電圧Vdを印加する際に振幅中心電圧Vdcに重畳される電圧であり、奇数番目の走査ラインに接続される画素で表示信号電圧取込終了時TFTがオン状態からオフ状態に移行した時、即ち、走査信号がVghからVglに移行した時に発生する引き込み電圧ΔV1に応じた値に設定されている。第2の補正電圧Vc2は、偶数番目の走査ライン例えば走査ラインG2に対応する画素、即ち、各データラインSiの右側に隣接配置される画素偶数列の画素に表示信号電圧Vdを印加する際に振幅中心電圧Vdcに重畳される電圧であり、偶数番目の走査ラインに接続される画素で表示信号電圧取込終了時に発生する引き込み電圧ΔV2に基づいた値に設定されている。そして、第1の補正電圧Vc1及び第2の補正電圧Vc2は、当該液晶表示装置1における、奇数番目の走査ラインと当該走査ラインに対応する画素電極との間隔L1及び偶数番目の走査ラインと当該走査ラインに対応する画素電極との間隔L2に基づいてその値が設定されている。即ち、第1の補正電圧Vc1及び第2の補正電圧Vc2は、例えば走査ラインの延伸方向に対して垂直な方向成分に画素電極の位置ズレが発生することにより奇数番目の走査ラインに接続される画素と偶数番目の走査ラインに接続される画素との間で寄生容量Cgsの値がたとえ異なったとしても、表示すべき所定の階調レベルに対して表示信号電圧取込終了後に液晶に印加されている電圧を両画素間で等しくすることが可能な電圧であり、予め固有情報記憶部26に当該液晶表示装置1の固有情報Infとして記憶されている。ここで、奇数番目の走査ラインに接続される画素で表示信号電圧取込終了時に発生する引き込み電圧ΔV1と、偶数番目の走査ラインに接続される画素で表示信号電圧取込終了時に発生する引き込み電圧ΔV2は、それぞれ数1によって導出することができる。数1ΔV1=Vgh-Vgl×Cgs1/ClcCcsCgs1≒Vgh-Vgl×α/L1/{ClcCcsα/L1}ΔV2=Vgh-Vgl×Cgs2/ClcCcsCgs2≒Vgh-Vgl×α/L2/{ClcCcsα/L2}ここで、Cgs1は奇数番目の走査ラインと当該走査ラインに対応する画素電極との間の寄生容量であり、Cgs2は偶数番目の走査ラインと当該走査ラインに対応する画素電極との間の寄生容量である。また、αは当該寄生容量を構成する誘電体の誘電率とその電極面積との積である。そして、本実施の形態では、電源調整回路24から振幅中心電圧Vdcが供給されてくるものとしているため、第1の補正電圧Vc1がΔV1に設定されるとともに第2の補正電圧Vc2がΔV2に設定された固有情報Infを予め固有情報記憶部26に記憶させておき、引き込み電圧の発生方向に第1の補正電圧Vc1及び第2の補正電圧Vc2を振幅中心電圧Vdcに対して交互に重畳する。例えば、図21に示したように、書き込み時の表示信号電圧Vdに対して負極性側に引き込み電圧ΔV1、ΔV2が発生するような場合には、振幅中心電圧Vdcに対して負極性側に補正電圧Vc1、Vc2を重畳する。なお、図12aは、ΔV1の絶対値よりもΔV2の絶対値が大きい場合、即ち、奇数番目の走査ラインと当該走査ラインに対応する画素電極との間隔L1よりも偶数番目の走査ラインと当該走査ラインに対応する画素電極との間隔L2の方が狭く短くなるように走査ラインの延伸方向に対して垂直な方向成分に画素電極の位置ズレが発生した場合を示している。また、図12bは、ΔV1の絶対値とΔV2の絶対値が等しい場合、即ち、走査ラインの延伸方向に対して垂直な方向成分に画素電極の位置ズレが発生することなく、上述したような間隔L1とL2とが等しくなっているような場合を示している。さらに、図12cは、ΔV1の絶対値よりもΔV2の絶対値が小さい場合、即ち、奇数番目の走査ラインと当該走査ラインに対応する画素電極との間隔L1よりも偶数番目の走査ラインと当該走査ラインに対応する画素電極との間隔L2の方が広く長くなるように走査ラインの延伸方向に対して垂直な方向成分に画素電極の位置ズレが発生した場合を示している。また、図中の奇は、奇数番目の走査ラインの何れかが選択されるタイミングを示し、図中の偶は、偶数番目の走査ラインの何れかが選択されるタイミングを示している。そして、このように共通電極Gnや補助容量電極補助容量ライン48にコモン信号Vcomを供給することにより、走査ラインの延伸方向に対して垂直な方向成分に画素電極の位置ズレが発生して奇数番目の走査ラインに接続される画素と偶数番目の走査ラインに接続される画素との間で寄生容量Cgsの値がたとえ異なったとしても、図13や図14に示すように、奇数番目の走査ラインに接続される画素例えばPi,1と偶数番目の走査ラインに接続される画素例えばPi,2との間で、互いに等しい表示信号電圧Vdが書き込まれた際のそれぞれの液晶に印加される電圧Vlcdi,1、Vlcdi,2を、互いに等しく保持させることが可能になり、画質が低下してしまうことを防止できる。なお、図13はΔV1の絶対値よりもΔV2の絶対値が大きい場合、即ち、奇数番目の走査ラインと当該走査ラインに対応する画素電極との間隔L1よりも偶数番目の走査ラインと当該走査ラインに対応する画素電極との間隔L2の方が狭く短くなるように走査ラインの延伸方向に対して垂直な方向成分に画素電極の位置ズレが発生した場合を示している。また、図14はΔV1の絶対値よりもΔV2の絶対値が小さい場合、即ち、奇数番目の走査ラインと当該走査ラインに対応する画素電極との間隔L1よりも偶数番目の走査ラインと当該走査ラインに対応する画素電極との間隔L2の方が広く長くなるように走査ラインの延伸方向に対して垂直な方向成分に画素電極の位置ズレが発生した場合を示している。そして、図13、図14では、電圧変動の推移がより明確となるように、奇数番目の走査ラインにおける走査信号がVghからVglに切りかわるタイミングと、偶数番目の走査ラインにおける走査信号がVglからVghに切りかわるタイミングとの間の時間を、図8や図12に示したタイミングチャートよりも誇張して記載している。ところで、固有情報記憶部26は、例えば、不揮発性メモリの一つであるEEPROMElectricallyErasableProgrammableROMを用いることができ、当該液晶表示装置1の製造当初は情報が書き込まれていない所謂白地の状態になっている。そして、当該液晶表示装置1の製造後に、例えば、書き込み用信号端子27にEEPROM書き込み用システム装置が接続されることにより、当該液晶表示装置1の仕上がり具合に応じた上述したような所定の情報が固有情報記憶部26に記憶される。なお、固有情報記憶部26への書き込み電圧Vppは、電源調整回路24に入力される基準電源Vccよりも高い電圧が必要なように構成され、固有情報記憶部26に記憶された情報が基準電源Vccの影響を受けて不用意に消去されてしまうことを防止している。このような構成とすることにより、画素電極の位置ズレ量に機差が生じていた場合であっても、液晶表示装置毎に最適な値の補正電圧Vc1、Vc2を設定することができる。なお、上述の実施の形態では、画素を介して隣接配置される2本の走査ライン間において、奇数番目の走査ラインを選択した後に偶数番目の走査ラインを選択する場合について説明したが、図15に示すように、画素を介して隣接配置される2本の走査ライン間において、偶数番目の走査ラインを選択した後に奇数番目の走査ラインを選択する構成としてもよい。また、上述の実施の形態では、電源調整回路24が振幅中心電圧Vdcを共通電極駆動回路28に供給する場合について説明したが、電源調整回路24が振幅中心電圧Vdcとは異なる電圧を共通電極駆動回路28に供給し、共通電極駆動回路28が予め設定されている情報に基づいて電源調整回路24から供給されてくる電圧を変換する構成としてもよい。また、上述の実施の形態では、電源調整回路24が振幅中心電圧Vdcとしての直流電圧を共通電極駆動回路28に供給する場合について説明したが、図16a、図16bに示すように、電源調整回路24がその振幅中心電圧が上述したような振幅中心電圧Vdcになる矩形交流電圧Vacを共通電極駆動回路28に供給し、共通電極駆動回路28がこの矩形交流電圧Vacに補正電圧Vc1、Vc2を重畳する構成としてもよい。表示信号電圧Vdの値を小さく設定しながらも、液晶に比較的大きな電圧を印加することが可能になり好ましい。また、上述の実施の形態では、当該フレームにおいて液晶に書き込まれる電圧の極性が各走査ラインに対応する画素間で等しくなるフレーム反転駆動の場合について説明したが、図17a、図17bに示すように、当該フレームにおいて液晶に書き込まれる電圧の極性が隣接した走査ラインに対応する画素間で異なるライン反転駆動やドット反転駆動にも適用することができる。また、上述の実施形態においては、各画素がストライプ状に配列されるストライプ配列の場合について説明したが、デルタ配列にも適用することができる。上述した実施の形態は、本発明の一例に過ぎず、各機能ブロックの具体的な構成は本発明の作用効果を奏する範囲において適宜変更設計できることはいうまでもない。"