第1方向に延びる複数本の第1配線部を含む第1配線層と、前記第1方向に対して交差した第2方向に延びる複数本の第2配線部を含む第2配線層と、前記第1配線層と前記第2配線層との間に、前記第1方向及び前記第2方向を含む平面に沿って連続的に設けられ、ノンドープのシリコンからなる抵抗変化層と、を備え、前記第1配線層及び前記第2配線層はそれぞれ複数層設けられ、交互に積層されており、前記抵抗変化層は、前記第1配線層と前記第2配線層との間ごとに設けられており、前記第1配線部は、前記第1方向に延びる第1配線と、前記第1配線と前記抵抗変化層との間に設けられ、前記第1方向に延び、不純物が導入されたシリコンを含む対向電極層と、を有し、前記第2配線部は、前記第2方向に延びる第2配線と、前記第2配線と前記抵抗変化層との間に設けられ、前記第2方向に延び、銀を含むイオンメタル層と、を有したメタルブリッジ型記憶装置。第1方向に延びる複数本の第1配線部を含む第1配線層と、前記第1方向に対して交差した第2方向に延びる複数本の第2配線部を含む第2配線層と、前記第1配線層と前記第2配線層との間に、前記第1方向及び前記第2方向を含む平面に沿って連続的に設けられた抵抗変化層と、を備え、前記第1配線部は、前記第1方向に延びる第1配線を有し、前記第2配線部は、前記第2方向に延びる第2配線と、前記第2配線と前記抵抗変化層との間に設けられ、前記第2方向に延びるイオンメタル層と、を有したメタルブリッジ型記憶装置。前記第1配線部は、前記第1配線と前記抵抗変化層との間に設けられ、前記第1方向に延びる対向電極層をさらに有した請求項2記載のメタルブリッジ型記憶装置。前記対向電極層は、不純物が導入されたシリコンを含む請求項3記載のメタルブリッジ型記憶装置。前記抵抗変化層はシリコンを含み、前記イオンメタル層は銀、銅、ニッケル及びコバルトからなる群から選択された1種以上の金属を含む請求項2~4のいずれか1つに記載のメタルブリッジ型記憶装置。前記第1配線層及び前記第2配線層はそれぞれ複数層設けられ、交互に積層されており、前記抵抗変化層は、前記第1配線層と前記第2配線層との間ごとに設けられている請求項2~5のいずれか1つに記載のメタルブリッジ型記憶装置。第1方向に延びる第1配線及び前記第1方向に延びる第1配線間絶縁膜が交互に配列された構造体を作製する工程と、前記構造体上に抵抗変化層を形成する工程と、前記抵抗変化層上にイオンメタル層を形成する工程と、前記イオンメタル層上に、前記第1方向に対して交差した第2方向に延び、相互に離隔した複数本の第2配線を形成する工程と、前記第2配線をマスクとして異方性エッチングを施すことにより、前記抵抗変化層を分断せずに前記イオンメタル層を分断する工程と、前記第2配線間に第2配線間絶縁膜を形成する工程と、を備えたメタルブリッジ型記憶装置の製造方法。前記第1配線の上部を除去することにより、前記第1配線の上面を前記第1配線間絶縁膜の上面よりも下方に位置させる工程と、前記第1配線間絶縁膜間であって前記第1配線の上面上に、対向電極層を形成する工程と、をさらに備えた請求項7記載のメタルブリッジ型記憶装置の製造方法。第1方向に延びる第1配線及び前記第1方向に延びる第1配線間絶縁膜が交互に配列された構造体を作製する工程と、前記第1配線の上部を除去することにより、前記第1配線の上面を前記第1配線間絶縁膜の上面よりも下方に位置させる工程と、前記第1配線間絶縁膜間であって前記第1配線の上面上に、第1対向電極層を形成する工程と、前記第1配線間絶縁膜及び前記第1対向電極層の上方に第1抵抗変化層を形成する工程と、前記第1抵抗変化層上に第1イオンメタル層を形成する工程と、前記第1イオンメタル層上に、前記第1方向に対して交差した第2方向に延び、相互に離隔した複数本の第2配線を形成する工程と、前記第2配線をマスクとして異方性エッチングを施すことにより、前記第1抵抗変化層を分断せずに前記第1イオンメタル層を分断する工程と、前記第2配線間に第2配線間絶縁膜を形成する工程と、前記第2配線の上部を除去することにより、前記第2配線の上面を前記第2配線間絶縁膜の上面よりも下方に位置させる工程と、前記第2配線間絶縁膜間であって前記第2配線の上面上に、第2イオンメタル層を形成する工程と、前記第2配線間絶縁膜及び前記第2イオンメタル層の上方に第2抵抗変化層を形成する工程と、前記第2抵抗変化層上に第2対向電極層を形成する工程と、前記第2配線間絶縁膜及び前記第2対向電極層の上方に、前記第1方向に延び、相互に離隔した複数本の第3配線を形成する工程と、前記第3配線をマスクとして異方性エッチングを施すことにより、前記第2抵抗変化層を分断せずに前記第2対向電極層を分断する工程と、前記第3配線間に第3配線間絶縁膜を形成する工程と、前記第3配線の上部を除去することにより、前記第3配線の上面を前記第3配線間絶縁膜の上面よりも下方に位置させる工程と、前記第3配線間絶縁膜間であって前記第3配線の上面上に、第3対向電極層を形成する工程と、を備えたメタルブリッジ型記憶装置の製造方法。前記第1抵抗変化層を形成する工程、前記第1イオンメタル層を形成する工程、前記第2配線を形成する工程、前記第1イオンメタル層を分断する工程、前記第2配線間絶縁膜を形成する工程、前記第2配線の上面を前記第2配線間絶縁膜の上面よりも下方に位置させる工程、前記第2イオンメタル層を形成する工程、前記第2抵抗変化層を形成する工程、前記第2対向電極層を形成する工程、前記第3配線を形成する工程、前記第2対向電極層を分断する工程、前記第3配線間絶縁膜を形成する工程、前記第3配線の上面を前記第3配線間絶縁膜の上面よりも下方に位置させる工程、及び、前記第3対向電極層を形成する工程を含むサイクルを、複数回繰り返す請求項9記載のメタルブリッジ型記憶装置の製造方法。前記第2配線を形成する工程は、金属膜を形成する工程と、異方性エッチングを施すことにより、前記金属膜を選択的に除去する工程と、を有した請求項7~10のいずれか1つに記載のメタルブリッジ型記憶装置の製造方法。前記第2配線を形成する工程は、前記第2方向に延びる複数本の芯材を形成する工程と、前記芯材を覆うように金属層を形成する工程と、異方性エッチングを施すことにより、前記金属層を選択的に除去して前記芯材の側面上に残留させる工程と、前記芯材を除去する工程と、を有した請求項7~10のいずれか1つに記載のメタルブリッジ型記憶装置の製造方法。本発明の目的は、製造が容易なメタルブリッジ型記憶装置及びその製造方法を提供することである。実施形態に係るメタルブリッジ型記憶装置は、第1方向に延びる複数本の第1配線部を含む第1配線層と、前記第1方向に対して交差した第2方向に延びる複数本の第2配線部を含む第2配線層と、前記第1配線層と前記第2配線層との間に、前記第1方向及び前記第2方向を含む平面に沿って連続的に設けられた抵抗変化層と、を備える。前記第1配線部は、前記第1方向に延びる第1配線を有する。前記第2配線部は、前記第2方向に延びる第2配線と、前記第2配線と前記抵抗変化層との間に設けられ、前記第2方向に延びるイオンメタル層と、を有する。実施形態に係るメタルブリッジ型記憶装置の製造方法は、第1方向に延びる第1配線及び前記第1方向に延びる第1配線間絶縁膜が交互に配列された構造体を作製する工程と、前記構造体上に抵抗変化層を形成する工程と、前記抵抗変化層上にイオンメタル層を形成する工程と、前記イオンメタル層上に、前記第1方向に対して交差した第2方向に延び、相互に離隔した複数本の第2配線を形成する工程と、前記第2配線をマスクとして異方性エッチングを施すことにより、前記抵抗変化層を分断せずに前記イオンメタル層を分断する工程と、前記第2配線間に第2配線間絶縁膜を形成する工程と、を備える。以下、図面を参照しつつ、本発明の実施形態について説明する。先ず、第1の実施形態について説明する。図1は、本実施形態に係るメタルブリッジ型記憶装置を例示する斜視断面図である。図1に示すように、本実施形態に係るメタルブリッジ型記憶装置1以下、単に装置1ともいうにおいては、シリコン基板11が設けられており、シリコン基板11上には多層配線層12が設けられている。シリコン基板11の上面及び多層配線層12の内部には、装置1を駆動するための駆動回路図示せずが形成されている。多層配線層12上には層間絶縁膜13が設けられている。層間絶縁膜13上には、クロスポイント型のメモリ部が設けられている。メモリ部においては、それぞれ複数層のワード線配線層21及びビット線配線層22が設けられており、交互に積層されている。また、ワード線配線層21とビット線配線層22との間ごとに、1層の抵抗変化層23が設けられている。すなわち、層間絶縁膜13上には、下層側から順に、ワード線配線層21、抵抗変化層23、ビット線配線層22、抵抗変化層23、ワード線配線層21、抵抗変化層23、が、この順に積層されている。各抵抗変化層23は1枚の連続膜である。ワード線配線層21においては、シリコン基板11の上面に対して平行な一方向以下、ワード線方向というに延びる複数本のワード線配線部26が設けられている。ワード線配線層21におけるワード線配線部26間には、ワード線方向に延びる配線間絶縁膜27が設けられている。各ワード線配線部26においては、ワード線方向に延びるワード線WL、バリア層32及び対向電極層31が積層されている。対向電極層31は、ワード線WLと抵抗変化層23との間に配置されており、バリア層32は、ワード線WLと対向電極層31との間に配置されている。従って、最下層のワード線配線層21に属するワード線配線部26においては、ワード線WLの上面上のみにバリア層32及び対向電極層31が配置されている。すなわち、下層側から順に、ワード線WL、バリア層32及び対向電極層31が積層されている。一方、最下層以外のワード線配線層21に属するワード線配線部26においては、ワード線WLの上面上及び下面上の双方にバリア層32及び対向電極層31が配置されている。すなわち、下層側から順に、対向電極層31、バリア層32、ワード線WL、バリア層32及び対向電極層31が積層されている。ビット線配線層22においては、シリコン基板11の上面に対して平行であって、ワード線方向に対して交差、例えば直交する一方向以下、ビット線方向というに延びる複数本のビット線配線部28が設けられている。ビット線配線層22におけるビット線配線部28間には、ビット線方向に延びる配線間絶縁膜29が設けられている。各ビット線配線部28においては、ビット線方向に延びるビット線BL、バリア層34及びイオンメタル層33が設けられている。イオンメタル層33は、ビット線BLと抵抗変化層23との間に配置されており、バリア層34は、ビット線BLとイオンメタル層33との間に配置されている。従って、ビット線配線部28においては、ビット線BLの上面上及び下面上の双方に、バリア層34及びイオンメタル層33が配置されている。すなわち、下層側から順に、イオンメタル層33、バリア層34、ビット線BL、バリア層34及びイオンメタル層33が積層されている。抵抗変化層23は、例えば、ノンドープのアモルファスシリコン、シリコン酸化物、シリコン窒化物又は遷移金属酸化物によって形成されている。従って、抵抗変化層23自体は絶縁性である。抵抗変化層23は、ワード線方向及びビット線方向を含む平面に沿って連続的に設けられている。対向電極層31の材料は、導電性であることが必要であるが、それに加えて、トラップサイトが少なく、整流性を有することが好ましい。対向電極層31は、例えば、不純物が導入されたポリシリコンにより形成されている。イオンメタル層33には、抵抗変化層23を形成する材料と反応せずに、抵抗変化層23内を拡散でき、単体として析出したときに導電性を持つイオンとなるような材料が含まれている。このような材料としては、例えば、銀Ag、銅Cu、ニッケルNi、コバルトCo、アルミニウムAl、チタンTi、テルルTe、インジウムIn、クロムCr、鉄Fe、リチウムLi、ナトリウムNa、カルシウムCa及び金Auがある。イオンメタル層33は、例えば、銀を含む材料により形成されている。ワード線WL及びビット線BLは導電性材料により形成されており、例えば、金属により形成されている。特に、成膜及び加工が容易で、抵抗率が低い金属から形成されていることが好ましい。このような条件を満たす金属としては、例えば、タングステンW及びモリブデンMoが挙げられる。ワード線WL及びビット線BLは、コンタクト図示せずを介して駆動回路に接続されている。バリア層32は、ワード線WLと対向電極層31との密着性を確保し、ワード線WL又は対向電極層31を構成する原子の拡散を防止できるような材料により形成されている。バリア層34は、ビット線BLとイオンメタル層33との密着性を確保し、ビット線BL又はイオンメタル層33を構成する原子の拡散を防止できるような材料により形成されている。バリア層32及び34は、例えば、チタン窒化物TiNによって形成されている。また、層間絶縁膜13、配線間絶縁膜27及び配線間絶縁膜29は絶縁性材料、例えば、シリコン酸化物によって形成されている。次に、本実施形態に係るメタルブリッジ型記憶装置の動作について説明する。図2a及びbは、本実施形態に係るメタルブリッジ型記憶装置の動作を例示する断面図である。なお、図2a及びbにおいては、図を見やすくするために、バリア層は図示を省略されている。図2aに示すように、本実施形態に係るメタルブリッジ型記憶装置1においては、1本のビット線BLと1本のワード線WLとの最近接部分を、1つのメモリセルMSとして使用する。各メモリセルMSにおいては、ビット線BLとワード線WLとの間に、イオンメタル層33、抵抗変化層23及び対向電極層31が介在しており、これらは直列に接続されている。そして、抵抗変化層23自体は高抵抗であるため、初期状態においては、ビット線BLとワード線WLとの間の抵抗状態は高抵抗状態にある。この状態を、例えば、値0とする。図2bに示すように、1本のビット線BLに相対的に正極の電位Vsetを印加し、1本のワード線WLに相対的に負極の電位GNDを印加すると、これらのビット線BLとワード線WLとの間において、イオンメタル層33に含まれる銀原子が電子を失って陽イオンとなり、抵抗変化層23内をワード線WLに向かって移動する。そして、抵抗変化層23内において対向電極層31から供給された電子と結合し、析出する。このようにして、抵抗変化層23内に、イオンメタル層33から対向電極層31にわたってフィラメント40が形成され、これが電流経路となる。この結果、ビット線BLとワード線WLとの間の抵抗状態は低抵抗状態となる。この状態を、例えば、値1とする。なお、電位が相互に等しいビット線BLとワード線WLとの間には電圧が生じないため、フィラメントは形成されない。次に、図2aに示すように、ビット線BLに相対的に負極の電位GNDを印加し、ワード線WLに相対的に正極の電位Vsetを印加すると、抵抗変化層23内の銀原子が陽イオンとなり、ビット線BLに向かって移動する。これにより、フィラメント40が対向電極層31から離隔する。この結果、ビット線BLとワード線WLとの間の抵抗状態は高抵抗状態に戻り、値0となる。このように、装置1においては、導電性イオンのマイグレーションにより、メモリセルの抵抗状態を低抵抗状態と高抵抗状態との間で切り替えることができる。これにより、各メモリセルMSに2値のデータを記憶することができる。また、ワード線WLの上面上及び下面上に形成されている対向電極層31及びバリア層32は、ワード線方向には延びているものの、ビット線方向においてはワード線WL毎に分断されている。一方、ビット線BLの上面上及び下面上に形成されているイオンメタル層33及びバリア層34は、ビット線方向には延びているものの、ワード線方向においてはビット線BL毎に分断されている。抵抗変化層23は、1枚の連続層として形成されており、ワード線方向及びビット線方向の双方に沿って拡がっているが、抵抗変化層23自体は高抵抗である。また、フィラメント40は、ビット線BLとワード線WLとの間の電界が最も強くなる方向、すなわち、上下方向に沿って形成され、ワード線方向又はビット線方向において隣り合うメモリセル間をつなぐような方向に沿っては形成されない。以上の事項より、ワード線方向又はビット線方向において隣り合うメモリセル間において、実効的な電流経路が形成されることがない。従って、装置1においては、メモリセルMS間のリーク電流が極めて小さい。次に、本実施形態に係るメタルブリッジ型記憶装置の製造方法について説明する。図3a~dは、本実施形態に係るメタルブリッジ型記憶装置の製造方法を例示する工程断面図であり、図4は、本実施形態に係るメタルブリッジ型記憶装置の製造方法を例示する工程斜視断面図であり、図5a~cは、本実施形態に係るメタルブリッジ型記憶装置の製造方法を例示する工程断面図であり、図6は、本実施形態に係るメタルブリッジ型記憶装置の製造方法を例示する工程斜視断面図であり、図7a及びbは、本実施形態に係るメタルブリッジ型記憶装置の製造方法を例示する工程断面図であり、図8a及びbは、本実施形態に係るメタルブリッジ型記憶装置の製造方法を例示する工程断面図であり、図9は、本実施形態に係るメタルブリッジ型記憶装置の製造方法を例示する工程斜視断面図であり、図10a及びbは、本実施形態に係るメタルブリッジ型記憶装置の製造方法を例示する工程断面図である。先ず、図1に示すように、シリコン基板11を用意する。そして、シリコン基板11の上面に、p形MOSFETMetalOxideSemiconductorFieldEffectTransistor:金属酸化物半導体電界効果トランジスタ及びn形MOSFET等の回路素子を形成する。次に、シリコン基板11上に多層配線層12を形成する。これにより、装置1の駆動回路図示せずが形成される。次に、多層配線層12上に、例えば、LPCVDLowPressureChemicalVaporDeposition:低圧化学気相成長法によりシリコン酸化物を堆積させて、層間絶縁膜13を形成する。以下に説明する図3a~d及び図5a~cは、ビット線方向に対して平行な断面を示す。図3aに示すように、層間絶縁膜13上に、例えばタングステンWを堆積させて、金属膜41を成膜する。次に、図3bに示すように、金属膜41上にフォトレジスト膜を形成し、リソグラフィ法によってワード線方向に延びるラインアンドスペースL/Sパターンに加工する。これにより、金属膜41上にレジストパターン42が形成される。次に、図3cに示すように、レジストパターン42をマスクとして、金属膜41に対してRIEReactiveIonEtching:反応性イオンエッチング等の異方性エッチングを施す。これにより、金属膜41を選択的に除去し、ワード線方向に延びる複数本のワード線WLを形成する。次に、図3dに示すように、例えばシリコン酸化物を堆積させて、ワード線WLを覆うように絶縁膜43を成膜する。次に、図4に示すように、ワード線WLをストッパとして絶縁膜43に対してCMPChemicalMechanicalPolishing:化学的機械研磨等の平坦化処理を施す。これにより、ワード線WL間に残留した絶縁膜43が配線間絶縁膜27となる。この結果、層間絶縁膜13上に、ワード線方向に延びるワード線WL及びワード線方向に延びる配線間絶縁膜27がビット線方向に沿って交互に配列された構造体が作製される。次に、図5aに示すように、例えばウェットエッチングを施して、ワード線WLの上部を除去する。これにより、ワード線WLの上面を後退させて、配線間絶縁膜27の上面よりも下方に位置させる。次に、図5bに示すように、配線間絶縁膜27間であってワード線WLの上面上に、バリア層32を形成する。このとき、バリア層32の厚さは、ワード線WLの上面の後退量よりも小さくする。なお、図5bにおいては、バリア層32を平面状に描いているが、実際には、バリア層32は、配線間絶縁膜27及びワード線WLからなる溝の内面に沿ったコ字形状となる場合もある。この場合においても、特に問題は生じない。次に、全面に導電膜44を成膜する。次に、図5cに示すように、導電膜44に対して配線間絶縁膜27をストッパとしたCMPを施す。これにより、導電膜44がバリア層32の直上域のみに残留し、対向電極層31となる。この結果、配線間絶縁膜27間に、ワード線WL、バリア層32及び対向電極層31がこの順に積層されて、ワード線方向に延びる複数本のワード線配線部26が形成される。また、ワード線配線部26及び配線間絶縁膜27が交互に配列されたワード線配線層21が形成される。このように、本実施形態においては、RIE法及びダマシン法を組み合わせてワード線配線層21を形成する。なお、図5a示すウェットエッチング工程のエッチング量は、バリア層32及び対向電極層31に必要とされる厚さから決定する。次に、図6に示すように、ノンドープのアモルファスシリコンからなる抵抗変化層23を全面に形成する。次に、例えば銀Agを含む金属層45を全面に形成する。次に、バリア層46を全面に形成する。抵抗変化層23、金属層45及びバリア層46は、連続膜として形成する。以下に説明する図7a及びb並びに図8a及びbは、ワード線方向に対して平行な断面を示す。図7aに示すように、上述のワード線WLと同様なRIE法により、バリア層46上にビット線方向に延びる複数本のビット線BLを形成する。次に、図7bに示すように、ビット線BLをマスクとしてRIE等の異方性エッチングを施すことにより、バリア層46及び金属層45を選択的に除去する。これにより、バリア層46が分断されて複数本のバリア層34となり、金属層45が分断されて複数本のイオンメタル層33となる。このとき、抵抗変化層23は積極的にはエッチングしない。但し、イオンメタル層33を確実に分断するためには、エッチングはオーバー気味に行うことが好ましく、それに伴い、抵抗変化層23の上部がエッチングされても問題はない。但し、この場合も、抵抗変化層23は分断しない。次に、全面にシリコン酸化物を堆積させて、CMP等の平坦化処理を施すことにより、イオンメタル層33、バリア層34及びビット線BLからなる積層体の相互間に、配線間絶縁膜29を形成する。次に、図8aに示すように、ウェットエッチング等を施すことにより、ビット線BLの上部を除去する。次に、図8bに示すように、配線間絶縁膜29間であってビット線BLの上面上にバリア層34を形成する。次に、全面に金属層47を形成する。次に、図9に示すように、金属層47に対してCMP等の平坦化処理を施す。これにより、金属層47がビット線BLの直上域のみに残留し、イオンメタル層33となる。これにより、配線間絶縁膜29の相互間に、イオンメタル層33、バリア層34、ビット線BL、バリア層34およびイオンメタル層33がこの順に積層されたビット線配線部28が形成される。この結果、抵抗変化層23上に、ビット線配線部28及び配線間絶縁膜29がワード線方向に沿って交互に配列されたビット線配線層22が形成される。このように、ビット線配線層22も、ワード線配線層21と同様に、RIE法とダマシン法を組み合わせて形成する。以下に説明する図10a及びbは、ビット線方向に対して平行な断面を示す。図10aに示すように、ビット線配線層22上の全面に抵抗変化層23を形成し、全面に導電膜48を形成し、全面にバリア層49を形成する。次に、図10bに示すように、RIE法により、バリア層49上に複数本のワード線WLを形成する。次に、ワード線WLをマスクとしてRIE等の異方性エッチングを施す。これにより、バリア層49が複数本のバリア層32に分断され、導電膜48が複数本の対向電極層31に分断される。このとき、抵抗変化層23は積極的にはエッチングしないが、対向電極層31のエッチングに伴って、抵抗変化層23の上部がエッチングされてもよい。但し、この場合も抵抗変化層23は分断しない。次に、対向電極層31、バリア層32及びワード線WLからなる積層体の相互間に、配線間絶縁膜27を形成する。次に、図1に示すように、上述の図5a~cに示す方法と同様に、ダマシン法により、ワード線WL上にバリア層32及び対向電極層31を形成する。これにより、2層目のワード線配線層21が形成される。以後、同様に、抵抗変化層23、ビット線配線層22、抵抗変化層23、ワード線配線層21、抵抗変化層23、の順に形成する。次に、コンタクト図示せずを形成し、ワード線WL及びビット線BLを駆動回路に接続する。これにより、本実施形態に係るメタルブリッジ型記憶装置1が製造される。次に、本実施形態の効果について説明する。本実施形態においては、図7bに示す工程において、ビット線BLをマスクとしてバリア層46及び金属層45をエッチングすることにより、バリア層34及びイオンメタル層33を形成している。また、図10bに示す工程において、ワード線WLをマスクとしてバリア層49及び導電膜48をエッチングすることにより、バリア層32及び対向電極層31を形成している。このように、本実施形態においては、バリア層34及びイオンメタル層33からなる積層体、並びに、バリア層32及び対向電極層31からなる積層体を、二方向に沿って分断してピラー形状に加工するのではなく、一方向のみに沿って分断してラインアンドスペース形状としている。この結果、エッチングにより形成されたこれらの積層体のパターンにおいて、座屈及び倒壊が生じにくい。また、これらのエッチング工程において、抵抗変化層23は積極的にはエッチングしていない。これにより、エッチングの際のアスペクト比を低く抑えることができ、パターンの座屈及び倒壊をより確実に防止することができる。このように、本実施形態によれば、エッチングをL/Sパターンに沿って行い、また、抵抗変化層23をエッチングせずにアスペクト比を低く抑えることにより、エッチングを容易にしている。これにより、メモリセルの集積度を向上させるためにワード線WL及びビット線BLの配列周期を短縮しても、エッチングが困難になることを抑制できる。一方、上述の如く、本実施形態に係るメタルブリッジ型記憶装置においては、メモリ部において、ワード線方向及びビット線方向の双方に延びる層は、抵抗が相対的に高い抵抗変化層23のみであり、抵抗が相対的に低い層は必要な方向において分断されている。すなわち、対向電極層31及びバリア層32はビット線方向において分断されており、イオンメタル層33及びバリア層34はワード線方向において分断されている。このため、メモリセル間におけるリーク電流を十分に抑制することができる。このように、本実施形態によれば、メモリセル間のリーク電流を抑えつつ、製造が容易なメタルブリッジ型記憶装置を実現することができる。これに対して、仮に、対向電極層31、バリア層32、イオンメタル層33及びバリア層34も抵抗変化層23と同様に連続膜とすると、これらの層をエッチングする必要がないため、加工は容易になるが、これらの層を介してリーク電流が流れてしまう。一方、仮に、抵抗変化層23を、対向電極層31、バリア層32、イオンメタル層33及びバリア層34と共に、ワード線方向及びビット線方向の双方に沿ってマトリクス状に分断すると、リーク電流は効果的に抑制できるものの、パターン形状がピラー形状になると共に、アスペクト比が高くなる。このため、メモリセルを微細化するとエッチング加工が困難になり、エッチングできたとしても、パターンの倒壊及び座屈が発生しやすくなる。なお、エッチングが困難にならず、パターンの倒壊及び座屈の発生率が有意に増加しない範囲内であれば、抵抗変化層23の上部をエッチングしてもよい。これにより、対向電極層31及びイオンメタル層33をより確実に分断できると共に、リーク電流の発生をより確実に防止できる。また、本実施形態においては、各配線層において、各配線の上方に形成される層をダマシン法によって形成している。すなわち、図5a~cに示す工程において、ワード線配線層21を形成する際に、ワード線WLの上部を除去して形成された配線間絶縁膜27間の空間にバリア層32及び対向電極層31を形成し、図8a及びbに示すように、ビット線BLの上部を除去して形成された配線間絶縁膜29間の空間にバリア層34及びイオンメタル層33を形成している。これにより、各配線上に、各配線に沿って延びる層を自己整合的に形成できると共に、各層間の界面制御が容易になる。また、配線をRIEによって加工する際のアスペクト比が小さくなり、加工が容易になる。次に、第2の実施形態について説明する。本実施形態は、前述の第1の実施形態と比較して、ワード線WL及びビット線BLの形成方法が異なっている。図11a~c及び図12a~cは、本実施形態に係るメタルブリッジ型記憶装置の製造方法を例示する工程断面図である。先ず、図1に示すように、前述の第1の実施形態と同様に、シリコン基板11上に多層配線層12及び層間絶縁膜13を形成する。次に、図11aに示すように、例えば、シリコン窒化物を堆積させて、層間絶縁膜13上の全面に芯材層51を形成する。なお、芯材層51の材料はシリコン窒化物には限定されず、後述する図12aに示す工程において側壁加工を施す金属膜54との間で選択比がとれる材料であればよく、例えばシリコン酸化物であってもよい。次に、芯材層51上の全面にフォトレジスト膜を形成し、リソグラフィ法によってL/Sパターンに加工する。これにより、ワード線方向に延びるレジストパターン52が形成される。次に、図11bに示すように、レジストパターン52をマスクとして、芯材層51に対してRIE等の異方性エッチングを施す。これにより、芯材層51を選択的に除去し、ワード線方向に延びる複数本の芯材53を形成する。なお、必要に応じて、ウェットエッチング等を施して、芯材53の幅を細くしてもよい。次に、図11cに示すように、例えば、タングステン又はモリブデン等の金属を堆積させて、金属膜54をコンフォーマルに成膜する。次に、図12aに示すように、金属膜54に対して、RIE等の異方性エッチングを施す。これにより、金属膜54における層間絶縁膜13の上面上及び芯材53の上面上に配置された部分が除去されると共に、芯材53の側面上に配置された部分が残留し、この側壁状の残留部分がワード線WLとなる。これにより、レジストパターン52の配列周期の半分の配列周期で、ワード線WLが形成される。なお、上述の図11cに示す工程において、金属膜54の膜厚は、ワード線WLの配線幅が所望の値となるように決定する。次に、図12bに示すように、ウェットエッチング等を施して、芯材53を除去する。次に、図12cに示すように、例えばシリコン酸化物等の絶縁材料を堆積させることにより、ワード線WLを埋め込むように、絶縁膜55を形成する。次に、ワード線WLをストッパとしてCMP等の平坦化処理を施す。このとき、ワード線WLの形状のバラツキを低減するために、平坦化処理をオーバー気味に施して、ワード線WLの上端部を除去することが好ましい。これにより、図4に示すような構造体が作製される。このように、本実施形態においては、側壁法によりワード線WLを形成する。以後の工程は、図5~図10に示す工程と同様である。但し、本実施形態においては、ワード線WL及びビット線BLを、前述の第1の実施形態のようなRIE法ではなく、上述のような側壁法によって形成する。この場合、各配線の下方に配置された各層のエッチングは、芯材53を除去した後、絶縁膜55を成膜する前に実施する。また、各配線の上方に配置する各層は、ダマシン法により形成する。すなわち、図7bに示すイオンメタル層33及びバリア層34を形成する工程においては、図7aに示すように金属層45及びバリア層46の上方にビット線BLを形成し、図12bに示すように、芯材53を除去した後、追加でRIEを施して、ビット線BLをマスクとしてバリア層46及び金属層45を選択的に除去する。その後、図12cに示すように、絶縁膜55を成膜し、CMP等の平坦化処理を施すことにより、図7bに示すように、配線間絶縁膜29を形成する。そして、図8a及びbに示すように、ビット線BLの上部を除去して上面を後退させ、バリア層34及びイオンメタル層33を形成する。同様に、図10bに示す対向電極層31及びバリア層32を形成する工程においても、導電膜48及びバリア層49上にワード線WLを形成し、図12bに示すように、芯材53を除去した後、ワード線WLをマスクとしたRIEを施して、バリア層49及び導電膜48を選択的に除去する。その後、図12cに示すように、絶縁膜55を成膜し、CMPを施すことにより、図10bに示すように、配線間絶縁膜27を形成する。そして、ワード線WLの上部を除去して上面を後退させ、バリア層32及び対向電極層31を形成する。このように、本実施形態においては、側壁法及びダマシン法により、ワード線配線層21及びビット線配線層22を形成する。本実施形態によれば、各配線、すなわち、ワード線WL及びビット線BLを側壁法によって形成している。これにより、前述の第1の実施形態と比較して、ワード線WL及びビット線BLの配列周期を短くしたときに、ワード線WL及びビット線BLの加工の難易度を下げることができる。このため、メモリセルの集積度を増加させることが容易である。一方、前述の第1の実施形態によれば、ワード線WL及びビット線BLをRIE法により形成しているため、配線の形成に要する工程数が少なく、製造コストが低い。また、配線を形成するためのRIEに際して、レジストパターンをマスクとしているため、エッチングに伴うダメージが少なく、ダメージに起因する抵抗率の増加を抑えることができる。このように、RIE法及び側壁法はそれぞれに長所があるため、これらを考慮してどちらかを選択すればよい。本実施形態における上記以外の構成、動作、製造方法及び効果は、前述の第1の実施形態と同様である。なお、前述の第1の実施形態においては、RIE法及びダマシン法により各配線層を形成し、前述の第2の実施形態においては、側壁法及びダマシン法により各配線層を形成する例を示したが、1つの装置を製造する際に、RIE法及び側壁法の双方を用いてもよい。また、前述の各実施形態においては、ワード線WLと対向電極層31との間にバリア層32を設け、ビット線BLとイオンメタル層33との間にバリア層34を設ける例を示したが、これらのバリア層を設けなくても、密着性の低下及び構成元素の拡散等の不具合が生じない場合には、これらのバリア層を省略してもよい。更に、前述の各実施形態において、ワード線WLとビット線BLとを入れ替えてもよい。以上説明した実施形態によれば、製造が容易なメタルブリッジ型記憶装置及びその製造方法を実現することができる。以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。