シフトレジスタであって、a第1制御信号を提供する第1制御線と、第2制御信号を提供する第2制御線と、を含み、前記第1制御信号および前記第2制御信号は、それぞれ周期と位相を有し、前記第1制御信号と第2制御信号の前記周期は互いに同一であって、前記第1制御信号と第2制御信号の前記位相は互いに逆であり、さらに、b電気的に直列接続された複数の回路段{Sj}j=1、2、...、N、Nは正整数であるを含み、前記回路段Sjは、それぞれi隣接する前の回路段Sj1に電気的に接続されたゲートと、節点に電気的に接続されたドレインと、前記第1制御線或いは前記第2制御線に電気的に接続され、前記第1制御線或いは前記第2制御線から対応する制御信号を受け取るソースと、を有する第1トランジスタ、およびii隣接する次の回路段Sj1に電気的に接続されたゲートと、前記第1トランジスタの前記ドレインに電気的に接続されたドレインと、前記第1トランジスタの前記ソースに電気的に接続されたソースと、を有する第2トランジスタ、を含むことを特徴とするシフトレジスタ。前記回路段Sjにおける前記第1トランジスタのソース、および前記次の回路段Sj1における前記第1トランジスタの前記ソースは、いずれも前記第1制御線と第2制御線のうちの一方に電気的に接続され、次の回路段Sj2における前記第1トランジスタの前記ソース、および次の回路段Sj3における前記第1トランジスタの前記ソースは、いずれも前記第1制御線と前記第2制御線のうちの他方に電気的に接続されていることを特徴とする請求項1に記載のシフトレジスタ。さらに、a第1クロック信号を提供する第1クロック信号線と、第2クロック信号を提供する第2クロック信号線と、を含み、前記第1クロック信号と前記第2クロック信号は、それぞれ周期と位相を有し、前記第1クロック信号と前記第2クロック信号の前記周期は互いに同一であって、前記第1クロック信号と前記第2クロック信号の前記位相は互いに逆であり、そしてb基準電圧を提供する基準線、を含むことを特徴とする請求項1に記載のシフトレジスタ。それぞれの回路段Sjは、さらに、走査信号を出力する出力端を含み、前記第1トランジスタの前記ゲートは前記隣接する前の回路段Sj1の出力端に電気的に接続され、且つ、前記第2トランジスタの前記ゲートは前記隣接する次の回路段Sj1の出力端に電気的に接続されていることを特徴とする請求項3に記載のシフトレジスタ。それぞれの回路段Sjは、さらに第3トランジスタを含み、前記第3トランジスタは、前記節点に電気的に接続されたゲートと、前記第1クロック信号線或いは前記第2クロック信号線に電気的に接続され、前記第1クロック信号線或いは前記第2クロック信号線から対応するクロック信号を受け取るドレインと、前記回路段Sjの前記出力端に電気的に接続されたソースと、を有することを特徴とする請求項4に記載のシフトレジスタ。jが奇数であった場合、前記回路段Sjにおける前記第3トランジスタの前記ドレインは、前記第1クロック信号線及び前記第2クロック信号線のうちの一方に電気的に接続され、jが偶数であった場合、前記回路段Sjにおける前記第3トランジスタの前記ドレインは、前記第1クロック信号線及び前記第2クロック信号線のうちの他方に電気的に接続されることを特徴とする請求項5に記載のシフトレジスタ。それぞれの回路段Sjは、さらに、第4トランジスタを含み、前記第4トランジスタは、ゲートと、第3トランジスタの前記ソースに電気的に接続されたドレインと、前記基準線に電気的に接続され、前記基準線から前記基準電圧を受け取るソースと、を有することを特徴とする請求項5に記載のシフトレジスタ。それぞれの回路段Sjは、さらに、前記節点と前記第4トランジスタの前記ゲートの間に電気的に接続され、前記回路段Sjの前記出力端を無効にするディスエーブル回路を含むことを特徴とする請求項7に記載のシフトレジスタ。前記第1トランジスタ、前記第2トランジスタ、前記第3トランジスタおよび前記第4トランジスタは、それぞれ電界効果薄膜トランジスタを含むことを特徴とする請求項7に記載のシフトレジスタ。前記第1制御信号と前記第2制御信号の前記周期は2×B×T、前記第1クロック信号と前記第2クロック信号の前記周期は2×C×Tであり、そのうち、Tは前記走査信号のパルス幅、BとCは関係式B=2×Cを満たす定数であることを特徴とする請求項3に記載のシフトレジスタ。前記第1制御信号と前記第1クロック信号は、対応する位相を有し、前記対応する位相は、入力信号の順方向或いは逆方向へのシフトを制御することを特徴とする請求項10に記載のシフトレジスタ。シフトレジスタであって、第1シフトレジスタ回路と第2シフトレジスタ回路とを含み、前記第1シフトレジスタ回路と前記第2シフトレジスタ回路は、前記表示パネルの画素マトリックスが前記第1シフトレジスタ回路と前記第2シフトレジスタ回路との間に位置されるように、表示パネルの左側と右側に形成されており、前記第1シフトレジスタ回路と前記第2シフトレジスタ回路は、それぞれa第1制御信号を提供する第1制御線と、第2制御信号を提供する第2制御線とを含み、前記第1制御信号と前記第2制御信号は、それぞれ周期と位相を有し、前記第1制御信号と前記第2制御信号の前記周期は互いに同一であって、前記第1制御信号と前記第2制御信号の前記位相は互いに逆であり、さらに、b互いに電気的に直列接続された複数の回路段{Sj}j=1、2、...、N、Nは正整数であるを含み、前記回路段Sjは、それぞれi隣接する前の回路段Sj1に電気的に接続されたゲートと、節点に電気的に接続されたドレインと、前記第1制御線或いは前記第2制御線に電気的に接続され、前記第1制御線或いは前記第2制御線から対応する制御信号を受け取るソースと、を有する第1トランジスタ、およびii隣接する次の回路段Sj1に電気的に接続されたゲートと、前記第1トランジスタの前記ドレインに電気的に接続されたドレインと、前記第1トランジスタの前記ソースに電気的に接続されたソースと、を有する第2トランジスタ、を含むことを特徴とするシフトレジスタ。前記第1シフトレジスタ回路及び前記第2シフトれジスタ回路の、前記回路段Sjにおける前記第1トランジスタの前記ソースおよび前記次の回路段Sj1における前記第1トランジスタの前記ソースは、前記第1制御線と前記第2制御線のうちの一方に電気的に接続され、次の回路段Sj2における前記第1トランジスタの前記ソースおよび次の回路段Sj3における前記第1トランジスタの前記ソースは、前記第1制御線と前記第2制御線のうちの他方に電気的に接続されていることを特徴とする請求項12に記載のシフトレジスタ。各シフトレジスタ回路は、さらに、a第1クロック信号を提供する第1クロック信号線と、第2クロック信号を提供する第2クロック信号線と、含み、それぞれの前記第1クロック信号と前記第2クロック信号は周期と位相を有し、前記第1クロック信号と前記第2クロック信号の前記周期は互いに同一であって、前記第1クロック信号と前記第2クロック信号の前記位相は互いに逆であり、さらに、b基準電圧を提供する基準線、を含むことを特徴とする請求項12に記載のシフトレジスタ。それぞれの前記第1シフトレジスタ回路と前記第2シフトレジスタ回路におけるそれぞれの回路段Sjは、さらに、走査信号を出力する出力端を含み、前記第1トランジスタの前記ゲートは、前記隣接する前の回路段Sj-1の出力端に電気的に接続され、前記第2トランジスタの前記ゲートは、前記隣接する次の回路段Sj1の出力端に電気的に接続されていることを特徴とする請求項14に記載のシフトレジスタ。それぞれの前記第1シフトレジスタ回路と前記第2シフトレジスタ回路におけるそれぞれの回路段Sjは、さらに第3トランジスタを含み、前記第3トランジスタは、前記節点に電気的に接続されたゲートと、前記第1クロック信号線或いは前記第2クロック信号線に電気的に接続され、前記第1クロック信号線或いは前記第2クロック信号線から対応するクロック信号を受け取るドレインと、前記回路段Sjの前記出力端に電気的に接続されたソースと、を有することを特徴とする請求項15に記載のシフトレジスタ。それぞれの前記第1シフトレジスタ回路と前記第2シフトレジスタ回路において、jが奇数であった場合、前記回路段Sjにおける前記第3トランジスタの前記ドレインは、前記第1クロック信号線と前記第2クロック信号線のうちの一方に電気的に接続され、jが偶数であった場合、前記回路段Sjにおける前記第3トランジスタの前記ドレインは、前記第1クロック信号線と前記第2クロック信号線のうちの他方に電気的に接続されていることを特徴とする請求項15に記載のシフトレジスタ。それぞれの前記第1シフトレジスタ回路と前記第2シフトレジスタ回路におけるそれぞれの回路段Sjは、さらに第4トランジスタを含み、前記第4トランジスタは、ゲートと、第3トランジスタの前記ソースに電気的に接続されたドレインと、前記基準線に電気的に接続され、前記基準線から前記基準電圧を受け取るソースと、を有することを特徴とする請求項15に記載のシフトレジスタ。それぞれの前記第1シフトレジスタ回路と前記第2シフトレジスタ回路におけるそれぞれの回路段Sjは、さらに、前記節点と前記第4トランジスタの前記ゲートの間に電気的に接続され、前記回路段Sjの前記出力端を無効にするディスエーブル回路を含むことを特徴とする請求項18に記載のシフトレジスタ。それぞれの前記第1シフトレジスタ回路と前記第2シフトレジスタ回路におけるそれぞれの前記第1トランジスタ、前記第2トランジスタ、前記第3トランジスタおよび前記第4トランジスタは、電界効果薄膜トランジスタを含むことを特徴とする請求項18に記載のシフトレジスタ。前記第1シフトレジスタ回路より順次出力された前記走査信号は、それぞれ前記画素マトリックスの前記奇数行に提供され、前記第2シフトレジスタ回路より順次出力された前記走査信号は、それぞれ前記画素マトリックスの前記偶数行に提供され、或いは、前記第1シフトレジスタ回路より順次出力された前記走査信号は、それぞれ前記画素マトリックスの前記偶数行に提供され、前記第2シフトレジスタ回路より順次出力された前記走査信号は、それぞれ前記画素マトリックスの前記奇数行に提供されることを特徴とする請求項15に記載のシフトレジスタ。前記第1制御信号と前記第2制御信号の前記周期は2×B×T、前記第1クロック信号と前記第2クロック信号の前記周期は2×C×Tであり、そのうち、Tは前記走査信号のパルス幅、BとCは関係式B=2×Cを満たす定数であることを特徴とする請求項14に記載のシフトレジスタ。前記第1制御信号、前記第2制御信号、前記第1クロック信号および前記第2クロック信号は、対応する位相を有し、前記対応する位相は入力信号の順方向或いは逆方向へのシフトを制御することを特徴とする請求項22に記載のシフトレジスタ。本発明は、双方向走査機能を有するシフトレジスタを提供することを目的とする。上記課題を解決するために、本発明のシフトレジスタは、a第1制御信号を提供する第1制御線と、第2制御信号を提供する第2制御線とを含み、前記第1制御信号および前記第2制御信号は、それぞれ周期と位相を有し、前記第1制御信号と第2制御信号の前記周期は互いに同一であって、前記第1制御信号と第2制御信号の前記位相は互いに逆であり、さらに、b互いに電気的に直列接続された複数の回路段{Sj}j=1、2、...、N、Nは正整数であるを含み、前記回路段Sjは、それぞれ、i隣接する前の回路段Sj1に電気的に接続されたゲートと、節点に電気的に接続されたドレインと、前記第1制御信号線或いは前記第2制御信号線に電気的に接続され、前記第1制御信号線或いは前記第2制御信号線から対応する制御信号を受け取るソースと、を有する第1トランジスタ、およびii隣接する次の回路段Sj1に電気的に接続されたゲートと、前記第1トランジスタの前記ドレインに電気的に接続されたドレインと、前記第1トランジスタの前記ソースに電気的に接続されたソースと、を有する第2トランジスタ、を含むことを特徴とする。本発明の一実施態様によれば、本発明はシフトレジスタに関するものである。本発明の一実施形態において、シフトレジスタは、第1制御線、第2制御線、第1クロック信号線、第2クロック信号線、基準線および複数の回路段を含む。第1制御線は、第1制御信号を提供するのに用いられる。第2制御線は、第2制御信号を提供するのに用いられる。第1クロック信号線は、第1クロック信号を提供するのに用いられる。第2クロック信号線は、第2クロック信号を提供するのに用いられる。基準線は、基準電圧を提供するのに用いられる。複数の回路段{Sj}j=1、2、...N、Nは正整数であるは、互いに電気的に直列接続されている。それぞれの前記回路段Sjは、出力端、第1トランジスタ、第2トランジスタ、第3トランジスタおよび第4トランジスタを含む。出力端は走査信号を出力するのに用いられる。第1トランジスタは、隣接する前の回路段Sj1の出力端に電気的に接続されたゲートと、節点に電気的に接続されたドレインと、第1制御信号線と第2制御信号線のうちの一方に電気的に接続され、第1制御信号線と第2制御信号線から対応する制御信号を受け取るソースとを有する。第2トランジスタは、隣接する次の回路段Sj1の出力端に電気的に接続されたゲートと、第1トランジスタのドレインに電気的に接続されたドレインと、第1トランジスタのソースに電気的に接続されたソースとを有する。第3トランジスタは、節点に電気的に接続されたゲートと、第1クロック信号線と第2クロック信号線のうちの一方に電気的に接続され、第1クロック信号線或いは第2クロック信号線から対応するクロック信号を受け取るドレインと、前記回路段Sjの出力端に電気的に接続されたソースとを有する。第4トランジスタは、ゲートと、第3トランジスタのソースに電気的に接続されたドレインと、基準線に電気的に接続され、基準線から基準電圧を受け取るソースとを有する。また、それぞれの前記回路段Sjは、さらに、節点と第4トランジスタのゲートの間に電気的に接続され、前記回路段Sjの出力端を無効にするディスエーブル回路を含む。本発明の一実施形態において、回路段Sjにおける第1トランジスタのソースと次の回路段Sj1における第1トランジスタのソースは、第1制御信号線と第2制御信号線のうちの一方に電気的に接続され、回路段Sj2における第1トランジスタのソースと次の回路段Sj3における第1トランジスタのソースは、第1制御信号線と第2制御信号線のうちの他方に電気的に接続されている。jが奇数であった場合、回路段Sjにおける第3トランジスタのドレインは第1クロック信号線と第2クロック信号線のうちの一方に電気的に接続され、jが偶数であった場合、回路段Sjにおける第3トランジスタのドレインは第1クロック信号線と第2クロック信号線のうちの他方に電気的に接続される。それぞれの第1制御信号、第2制御信号、第1クロック信号および第2クロック信号は周期と位相を有し、そのうち、第1制御信号と第2制御信号の前記周期は互いに同様であり、第1制御信号と第2制御信号の前記位相は互いに逆である。また、第1クロック信号と第2クロック信号の前記周期は互いに同一であり、第1クロック信号と第2クロック信号の前記位相は互いに逆である。本発明の一実施形態において、第1制御信号と第2制御信号の周期は2×B×T、第1クロック信号と第2クロック信号の周期は2×C×Tであり、そのうち、Tは走査信号のパルス幅、BとCは関係式B=2×Cを満たす定数である。本発明の一実施形態において、第1制御信号と第1クロック信号は対応する位相を有し、前記対応する位相は入力信号の順方向或いは逆方向へのシフトを制御する。本発明の一実施形態において、それぞれの第1シフトレジスタ、第2シフトレジスタ、第3シフトレジスタおよび第4シフトレジスタは、電界効果薄膜トランジスタを含む。本発明のもう一つの実施態様において、シフトレジスタは、それぞれ表示パネルの左側と右側に形成される第1シフトレジスタ回路と第2シフトレジスタ回路を含み、表示パネルの画素マトリックスを第1と第2の配列上整合ゲートシフトレジスタ回路の間に位置させる。それぞれの第1シフトレジスタ回路と第2シフトレジスタ回路は、第1制御線、第2制御線、第1クロック信号線、第2クロック信号線、基準線および複数の回路段を含む。第1制御線は、第1制御信号を提供するのに用いられる。第2制御線は、第2制御信号を提供するのに用いられる。第1クロック信号線は、第1クロック信号を提供するのに用いられる。第2クロック信号線は、第2クロック信号を提供するのに用いられる。基準線は、基準電圧を提供するのに用いられる。複数の回路段{Sj}j=1、2、...N、Nは正整数であるは互いに電気的に直列接続されている。それぞれの前記回路段Sjは、出力端、第1トランジスタ、第2トランジスタ、第3トランジスタおよび第4トランジスタを含む。出力端は走査信号を出力するのに用いられる。第1トランジスタは、隣接する前の回路段Sj1の出力端に電気的に接続されたゲートと、節点に電気的に接続されたドレインと、第1制御信号線と第2制御信号線のうちの一方に電気的に接続され、第1制御信号線と第2制御信号線から対応する制御信号を受け取るソースとを有する。第2トランジスタは、隣接する次の回路段Sj1の出力端に電気的に接続されたゲートと、第1トランジスタのドレインに電気的に接続されたドレインと、第1トランジスタのソースに電気的に接続されたソースとを有する。第3トランジスタは、節点に電気的に接続されたゲートと、第1クロック信号線と第2クロック信号線のうちの一方に電気的に接続され、第1クロック信号線と第2クロック信号線から対応するクロック信号を受け取るドレインと、出力端に電気的に接続されたソースとを有する。第4トランジスタは、ゲートと、第3トランジスタのソースに電気的に接続されたドレインと、基準線に電気的に接続され、基準線から基準電圧を受け取るソースとを有する。それぞれの第1シフトレジスタ、第2シフトレジスタ、第3シフトレジスタおよび第4シフトレジスタは、電界効果薄膜トランジスタを含む。本発明の一実施形態において、それぞれの前記回路段Sjは、さらに、節点と第4トランジスタのゲートとの間に電気的に接続され、前記回路段Sjの出力端を無効にするディスエーブル回路を含む。第1シフトレジスタ回路より順次出力された走査信号は、それぞれ画素マトリックスの奇数行に提供され、第2シフトレジスタ回路より順次に出力された走査信号は、それぞれ画素マトリックスの偶数行に提供される、或いは、第1シフトレジスタ回路より順次に出力された走査信号は、それぞれ画素マトリックスの偶数行に提供され、第2シフトレジスタ回路より順次に出力された走査信号は、それぞれ画素マトリックスの奇数行に提供される。それぞれのシフトレジスタ回路において、前記回路段Sjにおける第1トランジスタのソースと次の回路段Sj1における第1トランジスタのソースは、いずれも第1制御信号線と第2制御信号線のうちの一方に電気的に接続され、回路段Sj2における第1トランジスタのソースと回路段Sj3の第1トランジスタのソースは、第1制御信号線と第2制御信号線のうちの他方に電気的に接続されている。それぞれのシフトレジスタ回路にとって、jが奇数であった場合、前記回路段Sjにおける第3トランジスタのドレインは、第1クロック信号線と第2クロック信号線のうちの一方に電気的に接続され、jが偶数であった場合、前記回路段Sjにおける第3トランジスタのドレインは、第1クロック信号線と第2クロック信号線のうちの他方に電気的に接続される。それぞれのシフトレジスタ回路において、それぞれの第1制御信号、第2制御信号、第1クロック信号および第2クロック信号は周期と位相を有し、そのうち、第1制御信号と第2制御信号の前記周期は互いに同様であり、且つ、第1制御信号と第2制御信号の前記位相は互いに逆であり、第1クロック信号と第2クロック信号の前記周期と第1クロック信号と第2クロック信号の前記位相は互いに逆である。本発明の一実施形態において、第1制御信号と第2制御信号の周期は2×B×T、第1クッロク信号と第2クッロク信号の周期は2×C×Tであり、そのうち、Tは走査信号のパルス幅、BとCは関係式B=2×Cを満たす定数である。本発明の一実施形態において、第1制御信号、第2制御信号、第1クロック信号と第2クロック信号は、対応する位相を有し、前記対応する位相は複数の入力信号の順方向或いは逆方向へのシフトを制御する。本発明の目的、特徴、利点がより一層明確に判るよう、以下に実施形態を例示し、添付の図面を参照しながら、詳細に説明する。本発明の一実施態様は埋め込み型の双方向走査機能を有するシフトレジスタに関するものである。図1は、本発明の一実施態様によるシフトレジスタ100を示す概略図である。シフトレジスタ100は、第1制御線111、第2制御線112、第1クロック信号線113、第2クロック信号線114、基準線115および複数の回路段を含む。第1制御線111は第1制御信号Bi1を提供するのに用いられる。第2制御線112は第2制御信号Bi2を提供するのに用いられる。第1クロック信号線113は第1クロック信号CKを提供するのに用いられる。第2クロック信号線114は第2クロック信号XCKを提供するのに用いられる。基準線115は基準電圧VSSを提供するのに用いられる。複数の回路段{Sj}j=1、2、...N、Nは正整数であるは電気的に直列接続されている。さらに、シフトレジスタ100は、第1起動パルス入力線116と第2起動パルス入力線117を含む。第1起動パルス入力線116は第1起動パルスSTPを提供するのに用いられる。第2起動パルス入力線117は第2起動パルスENDPを提供するのに用いられる。シフトレジスタ100のフォワード操作機能において、第1起動パルスSTPは起動パルス信号とされ、シフトレジスタ100のバックワード操作機能において、第2起動パルスENDPは起動パルス信号とされる。第1制御線111、第2制御線112、第1クロック信号線113、第2クロック信号線114および基準線115は、データバスを構成し、データバスは表示パネル図示せずにおける基板の周辺に形成される。前記回路段Sjもデータバスに隣接して基板上に形成される。データバスは、また第1起動パルス入力線116と第2起動パルス入力線117とを含むこともできる。本発明の一実施形態において、第1起動パルス入力線116と第2起動パルス入力線117は、それぞれ第1起動パルスSTPと第2起動パルスENDPを発生する第1と第2仮想回路回路段に対応することができる。図2は、本発明の図1によるシフトレジスタの一の回路段を示す回路概略図である。図2に示すように、それぞれの回路段Sjは出力端と第1~第4のトランジスタM1-M4を含む。出力端は走査信号gjを出力するのに用いられる。第1~第4のトランジスタM1-M4は電界効果薄膜トランジスタ或いは類似素子である。第1トランジスタM1は、隣接する前の回路段Sj1の出力端に電気的に接続され、前の回路段Sj1の出力端から走査信号gj1を受け取るのに用いられるゲートと、節点BPに電気的に接続されたドレインと、第1制御信号線111と第2制御信号線112のうちの一方に電気的に接続され、第1制御信号線111或いは第2制御信号線112から対応する制御信号Bi1Bi2を受け取るのに用いられるソースとを有する。第2トランジスタM2は、隣接する次の回路段Sj1の出力端に電気的に接続され、次の回路段Sj1の出力端から出力走査信号gj1を受け取るのに用いられるゲートと、第1トランジスタM1のドレインに電気的に接続されたドレインと、第1トランジスタM1のソースに電気的に接続されたソースとを有する。第3トランジスタM3は、節点BPに電気的に接続されたゲートと、第1クロック信号線113と第2クロック信号線114のうちの一方に電気的に接続され、第1クロック信号線113或いは第2クロック信号線114から対応するクロック信号CKXCKを受け取るのに用いられるドレインと、出力端に電気的に接続され、回路段Sjの走査信号gjを出力するのに用いられるソースとを有する。第4トランジスタM4は、ゲートと、第3トランジスタM3のソースに電気的に接続されたドレインと、基準線115に電気的に接続され、基準線115から基準電圧VSSを受け取るのに用いられるソースとを有する。第1回路段S1にとって、第1トランジスタM1のゲートは、第1起動パルス入力線116に電気的に接続され、第1起動パルス入力線116から第1起動パルスSTPを受け取るのに用いられる。最後の回路段例えば、第N回路段SNにとって、第2トランジスタM2のゲートは、第2起動パルス入力線117に電気的に接続され、第2起動パルス入力線117から第2起動パルスENDPを受け取るのに用いられる。さらに、それぞれの回路段{Sj}j=1、2、...、Nは、また、節点BP、基準線115と第4トランジスタM4のゲートとの間に電気的に結合されるディスエーブル回路を含む。ディスエーブル回路は、前記入力パルスに応じて操作可能に一つ或いは複数の信号を生成するように配置され、異常の状態が発生する際、シフトレジスタを無効にする。図1に示すように、一例示的実施形態において、第1回路段S1における第1トランジスタM1のソースと第2回路段S2における第1トランジスタM1のソースは、いずれも第1制御信号線111に電気的に接続され、第1制御信号線111から第1制御信号Bi1を受け取るのに用いられ、第3回路段S3における第1トランジスタM1のソースと第4回路段S4における第1トランジスタM1のソースは、いずれも第2制御信号線112に電気的に接続され、第2制御信号線112から第2制御信号Bi2を受け取るのに用いられる。一般的に、各一組の隣接する二つの回路段例えば、回路段SKと回路段SK1における第1トランジスタM1のソースは、いずれも第1制御信号線111と第2制御信号線112のうちの一方に電気的に接続され、第1制御信号線111或いは第2制御信号線112から対応する制御信号Bi1Bi2を受け取るのに用いられ、各一組の隣接する二つの回路段例えば、回路段SK2と回路段SK3における第1トランジスタM1のソースは、いずれも第1制御信号線111と第2制御信号線112のうちの他方に電気的に接続され、第1制御信号線111或いは第2制御信号線112から対応する制御信号Bi1Bi2を受け取るのに用いられるそのうち、k=1、5、9、...、N-4である。第1回路段S1における第3トランジスタM3のドレインは、第1クロック信号線113に電気的に接続され、第1クロック信号線から第1クロック信号CKを受け取るのに用いられ、第2回路段S2における第3トランジスタM3のドレインは、第2クロック信号線114に電気的に接続され、第2クロック信号線から第2クロック信号XCKを受け取るのに用いられる。一般的に、jが奇数であった場合、回路段Sjにおける第3トランジスタM3のドレインは、第1クロック信号線と第2クロック信号線のうちの一方に電気的に接続され、jが偶数であった場合、回路段Sjにおける第3トランジスタM3のドレインは、第1クロック信号線と第2クロック信号線のうちの他方に電気的に接続されている。シフトレジスタ100の動作波形タイミング図は、図3と図4に示す通りである。前記シフトレジスタの構成において、パルスの順方向や逆方向へのシフト方向は、対応する位相或いは第1制御信号Bi1と第1クロック信号CKとの間にあるタイミングにより制御される。この例示的実施形態において、それぞれの第1制御信号Bi1、第2制御信号Bi2、第1クロック信号CKおよび第2クロック信号XCKは、周期と位相を有する。第1制御信号Bi1と第2制御信号Bi2の周期TBで表示するは互いに同一であり、第1制御信号Bi1と第2制御信号Bi2の位相は互いに逆である。また、第1クロック信号CKと第2クロック信号XCKの周期TCで表示するは互いに同一であり、第1クロック信号CKと第2クロック信号XCKの位相は互いに逆である。本発明の一実施形態によれば、TB=2×B×T、TC=2×C×T、そのうち、Tは走査信号gj或いは起動パルスSTPENDPのパルス幅であり、BとCは常に次の関係式B=2×Cを満たすそのうち、C=1であることが望ましい。図3及び図4aは本発明の一実施形態によるシフトレジスタのフォワード方向にシフトする際の入力と出力信号を示すタイミング図である。まず、t1-t0の期間内に、起動パルスSTPはハイレベル電圧を有し、第1回路段S1における第1トランジスタM1のゲートに提供される。また、第1回路段S1の第1トランジスタM1が起動する時、その節点BPは第1制御信号Bi1のハイレベル電圧により充電され、続いて、第1回路段S1の第3トランジスタM3を起動する。しかしながら、第1クロック信号CKはこの期間内に低レベルの電圧である。従って、第1回路段S1の出力信号g1は低レベルの電圧であり、或いは、無信号パルスが第1回路段S1から出力される。t2-t1の期間内に、節点BPに貯えられた電圧レベルが原因で、第1回路段S1の第3トランジスタM3は持続的に動作する。そのため、第1回路段S1の出力信号g1は第1クロック信号CKのパルスに対応するパルスを有する。同時に、第1回路段S1により出力された出力パルスg1は、第2回路段S2における第1トランジスタM1のゲートに提供される。その結果、第2回路段S2の第1トランジスタM1は起動し、その節点BPは第1制御信号Bi1のハイレベル電圧により充電され、続いて、第2回路段S2の第3トランジスタM3を起動する。しかしながら、第2クロック信号XCKはこの期間内に低レベル電圧であり、そのため、第2回路段S2の出力信号g2は低レベル電圧であり、または、無信号パルスが第2回路段S2から出力される。t3-t2の期間内に、節点BPに貯えられた電圧レベルが原因で、第2回路段S2の第3トランジスタM3は持続的に動作する。そのため、第2回路段S2の出力信号g2は第2クロック信号XCKのパルスに対応するパルスを有する。同時に、第2回路段S2により出力された出力パルスg2は、第3回路段S3における第1トランジスタM1のゲートに提供される。その結果、第3回路段S3の第1トランジスタM1は起動し、その節点BPは第2制御信号Bi2のハイレベル電圧により充電され、続いて、第3回路段S3の第3トランジスタM3を起動する。しかしながら、第1クロック信号CKはこの期間内に低レベル電圧である。そのため、第3回路段S3の出力信号g3は低レベル電圧であり、または、無信号パルスが第3回路段S3から出力される。同様に、t4-t3の期間内に、第3回路段S3は第1クロック信号CKのパルスに対応するパルスとなる信号g3を出力し、t5-t4の期間内に、第4回路段S4は第2クロック信号XCKのパルスに対応するパルスとなる信号g4を出力し、その後も同様に動作する。それぞれの出力パルス例えば、g1、g2、g3、g4、......、およびgNは、順次に順方向へ1クロックシフトされる。ゲートパルス出力にある期間を除き、第4トランジスタM4はディスエーブル回路により出力される信号により起動され、gNが基準電圧VSSを維持するように動作する。なお、基準電圧VSSは第1クロック信号CKと第2クロック信号XCKの低レベル電圧部分であっても良い。バックワード機能操作の際、第2起動パルスENDPは、第1クロック信号CK、第2クロック信号XCK、第1制御信号Bi1及び第2制御信号Bi2を制御することにより、第N回路段SNから第1回路段S1に向けてシフトされる。図4bは本発明の一実施形態によるシフトレジスタにおけるバックワード方向にシフトする際の各段の信号を示すタイミング図である。信号のシフトは、例えば、第4回路段S4における出力信号g4のパルスにより起動され、t0-t1の期間内に、第4回路段S4における出力信号g4のパルスはハイレベル電圧を有する。t1-t0の期間内において第4回路段S4の出力信号g4を第3回路段S3における第2トランジスタM2のゲートに提供することにより、第3回路段S3の第2トランジスタM2を起動する。これにより節点BPは第2制御信号Bi2のハイレベル電圧により充電され、続いて、第3回路段S3の第3トランジスタM3を起動する。しかしながら、第2クロック信号XCKはこの期間内では低レベル電圧であり、そのため、t1-t0の期間内に、第3回路段S3の出力信号g3は低レベル電圧であり、または、無信号パルスが第3回路段S3から出力される。t2-t1の期間内に、節点BPに貯えられた電圧レベルによって、第3回路段S3の第3トランジスタM3は持続的に作動する。そのため、第3回路段S3の出力信号g3は第2クロック信号XCKのパルスに対応するパルスを有する。同時に、第3回路段S3により出力された出力パルスg3は、第2回路段S2における第2トランジスタM2のゲートに提供される。その結果、第2回路段S2の第2トランジスタM2は起動し、節点BPは第1制御信号Bi1のハイレベル電圧により充電され、続いて、第2回路段S2の第3トランジスタM3を起動する。しかしながら、第1クロック信号CKはこの期間内では低レベル電圧である。そのため、第2回路段S2の出力信号g2は低レベル電圧であり、または、無信号パルスが第2回路段S2から出力される。同様に、t3-t2の期間内に、第2回路段S2は第1クロック信号CKのパルスに対応するパルスとなる信号g2を出力し、t4-t3の期間内に、第1回路段S1は第2クロック信号XCKのパルスに対応するパルスとなる信号g1を出力し、その後も同様である。それぞれの出力パルス例えば、gN、gN-1、gN-2、gN-3、......、及びg1は、順次に逆方向へ1クロックシフトされる。図5は、本発明の他の実施態様によるシフトレジスタ500を示す概略図である。シフトレジスタ500は、第1配列上整合ゲートgateonarrayGOAシフトレジスタ回路510と第2配列上整合ゲートシフトレジスタ回路520とを含み、それぞれ表示パネルの左側と右側に形成され、表示パネルの画素マトリックス530を第1配列上整合ゲートシフトレジスタ回路510と第2配列上整合ゲートシフトレジスタ回路520との間に位置させる。それぞれの第1配列上整合ゲートシフトレジスタ回路510と第2配列上整合ゲートシフトレジスタ回路520は、同じ配置を有し、前記配置は図1に示すシフトレジスタ100の通りである。しかしながら、第1配列上整合ゲートシフトレジスタ回路510の出力信号{gjL}は、それぞれ画素マトリックス530の複数の奇数行に提供され、第2配列上整合ゲートシフトレジスタ回路520の出力信号{gjR}は、それぞれ画素マトリックス530の複数の偶数行に提供される。第1配列上整合ゲートシフトレジスタ回路510に提供される第1制御信号、第2制御信号、第1クロック信号及び第2クロック信号は、それぞれBi1L、Bi2L、CKLおよびXCKLで表示される。第2配列上整合ゲートシフトレジスタ回路520に提供される第1制御信号、第2制御信号、第1クロック信号及び第2クロック信号は、それぞれBi1R、Bi2R、CKRおよびXCKRで表示される。それぞれの第1制御信号Bi1LBi1R、第2制御信号Bi2LBi2R、第1クロック信号CKLCKR及び第2クロック信号XCKLXCKRは、それぞれ周期と位相を有し、第1制御信号Bi1LBi1Rと第2制御信号Bi2LBi2Rの周期は互いに同一であり、第1制御信号Bi1LBi1Rと第2制御信号Bi2LBi2Rの位相は互いに逆であり、第1クロック信号CKLCKRと第2クロック信号XCKLXCKRの周期は互いに同一であり、第1クロック信号CKLCKRと第2クロック信号XCKLXCKRの位相は互いに逆である。図6aと図6bは、本発明の図5によるシフトレジスタ500がフォワード方向とバックワード方向にシフト動作する際の各段の信号のタイミング図である。まず、起動パルスBi1Lは、左側の第1回路段のトランジスタM1を起動し、ハイレベル電圧を節点BPに提供する。t4-t2の期間内に、節点BPに貯えられた電圧レベルによって、第1回路段S1LのトランジスタM1は持続的に作動し、これにより、第1回路段S1Lの出力信号g1Lは第1クロック信号CKLのパルスに対応するパルスを出力する。同様に、第3回路段S3Lの出力信号g3Lは第2クロック信号XCKLのパルスに対応するパルスを出力し、その後の回路段も同様に動作する。それぞれの出力パルス例えば、g1L、g3L、g5L、g7L、......、及びg2N-1Lは、順次に順方向へ1クロックシフトする。一方、起動パルスBi1Rは、起動パルスBi1Lに比べてπ4遅延した位相を有し、、そのため、第2回路段S2Rの出力信号g2Rは、g1Lパルスの中間点から始まって上昇し、g3Lパルスの中間点から始まって降下し、その後も同様な態様を成すパルスを出力する。それぞれの出力パルス例えば、g2R、g4R、g6R、g8R、......、及びg2NRは、順次に順方向へ1クロックシフトする。右側の回路段と左側の回路段の出力信号は、順次に交替してシフトされる。バックワードスキャンモードにおいて、起動パルスは回路段S2NRのトランジスタM1に提供される。同じ原則によれば、出力信号は交換信号Bi1LとBi1R及びBi2LとBi2Rにより、順次にg2NRからg1Lにシフトされる。本発明はシフトレジスタを開示し、前記シフトレジスタは、複数の回路段を有し、前記回路段は互いに電気的に直列接続されている。それぞれの回路段は第1と第2の薄膜トランジスタを含む。第1薄膜トランジスタは、隣接する前の回路段の出力端に電気的に接続されたゲートと、回路段の節点に電気的に接続されたドレインと、第1制御信号と第2制御信号のうちの一方を受け取るように配置されたソースとを有する。第2薄膜トランジスタは、隣接する次の回路段の出力端に電気的に接続されたゲートと、それぞれ第1トランジスタのドレインとソースに電気的に接続されたドレインとソースを有する。前記配置にとって、回路段は第1制御信号と第2制御信号の極性を変更することにより、フォワードモード或いはバックワードモードで操作される。従って、本発明の実施形態におけるシフトレジスタは、余分な2対2の双方向制御回路が要らず、電力消費と製造コストを低減することができる。さらに、本発明の実施形態におけるシフトレジスタは、2対2の双方向制御回路が不要のため、入力信号における電圧降下前記電圧降下はシフトレジスタの信号トリガレベルを高くするを発生せず、前記シフトレジスタの操作応答はより速くなり、前記シフトレジスタの信頼度はより高くなる。以上、好適な実施形態により本発明を開示したが、これは本発明を限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って、本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。