"ヒューズトリミングを行うための回路であって、トリミングヒューズと、前記トリミングヒューズに接続されるトリミング用のパッド端子と、仮想切断時に制御信号を入力するテスト端子と、入力端子の一方が前記テスト端子に接続され他方が前記トリミングヒューズに接続され、入力された制御信号に応じた制御信号を出力する制御回路と、を有し、前記トリミングヒューズの切断により、前記制御回路の他方の入力端子がGNDレベルへプルダウンする手段を備えたことを特徴とするトリミング回路。前記プルダウンする手段は、前記制御回路の他方の入力端子とGND間に抵抗とスイッチ回路からなる直列回路によって構成され、前記制御回路から出力される制御信号に応じて前記スイッチ回路をオン/オフ制御することにより行うことを特徴とする請求項1に記載のトリミング回路。複数の被調整素子のそれぞれに並列接続された複数のスイッチ回路と、前記複数のスイッチ回路のそれぞれに対応して設けられた請求項1若しくは2に記載の複数のトリミング回路と、を備えたことを特徴とする調整回路。ところで、ヒューズ素子の切断を確実に行うために、外部から高電圧を印加するが、ヒューズ素子に直列接続されたトランジスタには、他のヒューズ素子を切断するための高電圧又は大電流が加わる。そのため、これを満たす電流規格又は安全動作領域を持つ大きなトランジスタを用いる必要があった。本発明は、上記問題点に鑑み、従来技術の問題を解決しつつ、ヒューズ素子の仮想切断を可能にすると共に、高電圧又は大電流によるヒューズ素子の溶断の際に、周辺回路を破損する確率も低減できる信頼性の高いトリミング回路を提供できる。本発明の一態様によれば、トリミングヒューズと、前記トリミングヒューズに接続されるトリミング用のパッド端子と、仮想切断時に制御信号を入力するテスト端子と、入力端子の一方が前記テスト端子に接続され他方が前記トリミングヒューズに接続され、入力された制御信号に応じた制御信号を出力する制御回路と、を有し、前記トリミングヒューズの切断により、前記制御回路の他方の入力端子がGNDレベルへプルダウンする手段を備えたことを特徴とするトリミング回路が提供される。ヒューズ素子の仮想切断を可能にすると共に、周辺回路の破損を防止するトリミング回路を提供することができる。次に、本発明の実施形態を、図1及び図2に従って説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。又、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の構造、配置等を下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。実施形態1図1は、本実施形態の調整回路1の回路図である。調整回路1は、4ビットのトリミングを行うため、出力端子OUTとGND間の抵抗値を調整する抵抗調整回路である。調整回路1は、出力端子OUTとGND間に直列接続された複数の被調整素子としての抵抗R13,R14,R15、R16の両端を適宜短絡させ、実質的な抵抗値を調整する。出力端子OUTは、例えば、半導体集積回路装置の基準電圧を生成する回路に接続されており、基準電圧は、出力端子OUTとGND間の調整された抵抗値に対応する。これにより、半導体集積回路装置の電気的特性が調整される。尚、出力端子OUTとGND間に接続する抵抗の抵抗値,素子数は、出力端子OUTとGND間の実質的な抵抗値等に基づいて適宜変更することができる。調整回路1は、被調整素子の数に対応する4つのスイッチ回路としての電界効果トランジスタM2~M5、及びその数に対応する4つのトリミング回路11,12,13、14を含む。電界効果トランジスタM2~M5はNチャネルの電界効果トランジスタよりなり、抵抗R13~R16に並列に接続されている。各トランジスタM2~M5は、それぞれのゲートに供給されるトリミング回路11~14の出力信号OUT1,OUT2,OUT3、OUT4に応答してオン又はオフする。各トリミング回路11、12,13,14には、VH端子、VL端子、TEST端子、SET端子、GND端子が設けられ、それぞれが対応する外部端子と接続されている。また、VH端子には、逆流防止ダイオードD1を介して定電圧源に接続されるREG端子と接続される。オペアンプOP1の出力端子は出力端子OUTに接続される。この出力電圧は、抵抗R11と抵抗R12~16により分割され、分圧された電圧がオペアンプOP1の反転入力端子にフィードバックされる。なお、オペアンプの非反転入力には、任意の基準電圧が入力される。図2は、本実施形態の第1トリミング回路11の回路図である。尚、第2~第4トリミング回路12,13,14の構成は、第1トリミング回路11の構成と実質的に同じであるため説明を省略する。トリミング回路11は、トリミング用のパッド端子として、高電位が印加されるパッド端子VH及び低電位が印加されるパッド端子VLを備え、両端子間にヒューズ素子F1と抵抗R1が直列接続される。TEST端子には、仮想切断を行う際に所定の制御信号が入力され、この制御信号とヒューズ素子F1を介して定電圧源が供給されるREG端子からの制御信号とを否定論理積演算を行う制御回路20を有し、制御回路20の出力信号はOUT1端子に出力され、OUT1端子はスイッチ回路M2のゲート端子へと接続されることで、スイッチ回路M2をオン/オフ制御する。制御回路20はNAND回路N1及びインバータ回路I2からなり、NAND回路N1の出力側にインバータ回路I2が接続されている。NAND回路N1の一方の入力端子には、TEST端子からの制御信号が、インバータ回路I1を介して入力される。また、NAND回路N1の他方の入力側TEST端子と接続されない側とヒューズ素子F1が接続された接続点とGND間には、抵抗R2とNチャネルのMOSトランジスタからなるスイッチ回路M1が直列接続される。スイッチ回路M1のゲート端子には、NAND回路N2からの出力信号が入力され、この信号によりスイッチ回路M1はオン/オフ制御される。さらに、NAND回路N2の入力端子の一方には、NAND回路N1からの出力信号がインバータ回路I2を介して入力されるように接続され、他方の入力端子には、所定の信号が入力されるSET端子へ接続される。このようにして、NAND回路N1とNAND回路N2により、ラッチ回路が構成される。上記のようにして構成されるトリミング回路において、通常時はTEST端子にLレベルの信号が入力される。この制御信号は、インバータ回路I1を介するため、NAND回路N1の一方の入力端子には、Hレベルが入力される。NAND回路N1の他方の入力端子は、ヒューズ素子F1及びダイオードD1を介して定電圧源が接続されるREG端子と接続されているため、Hレベルが入力される。そのため、NAND回路N1の出力はLレベルの信号が出力され、インバータ回路I2を介することでHレベルの信号が出力される。このHレベルの信号が出力端子OUT1へ出力され、さらにスイッチ回路M2のゲート端子へ入力されるため、スイッチ回路M2はオン状態を保つ。スイッチ回路M2がオンすることで、抵抗R13の両端が短絡されるため、出力端子OUTとGND間の抵抗値は、実質的にR12とR14が直列接続された合成抵抗値となる。出力端子OUTとGND間の抵抗値の調整は、ヒューズ素子F1を溶断することにより行われる。ヒューズ素子F1の溶断により、NAND回路N1の他方の入力端子と定電圧源が接続されるREG端子との接続が切り離されるため、NAND回路N1の他方の入力端子に入力される信号は、HレベルからLレベルとなる。これにより、NAND回路N1からの出力は、ヒューズ素子F1を溶断する前の状態と反転するため、スイッチ回路M2のゲート端子にはLレベルの信号が入力されることになり、スイッチ回路M2をオフする。スイッチ回路M2がオフすることで、出力端子OUTとGND間の抵抗値は、R12~R14が直列接続された合成抵抗値となる。仮想切断時では、Hレベルの制御信号をTEST端子へ入力する。TEST端子は通常はLレベルであるが、仮想切断時のみHレベルの制御信号を入力する。TEST端子へ入力されたHレベルの信号は、インバータ回路I1へ入力され、Lレベルの信号が出力される。その信号はNAND回路N1の一方の端子へ入力されるため、NAND回路N1の出力はLレベルからHレベルへと変化する。この信号がインバータ回路I2を介することで、インバータ回路I2からの出力はLレベルの信号が出力される。このLレベルの信号が出力端子OUT1と接続されるスイッチ回路M2のゲート端子へ入力され、スイッチ回路M2がオフする。このようにすることで、ヒューズ素子F1を切断した時の状態と実質的に同一とする仮想切断を行うことができる。実際のトリミングは、トリミング用のパッド端子VH端子とVL端子間に電圧を印加することにより行われる。VH端子に高電位を印加し、VL端子を低電位例えばGNDに接続することで、ヒューズ素子F1の両端に高電圧が印加され、ヒューズ素子F1を切断することができる。この際、逆流防止ダイオードD1により、REG端子側への電流経路は遮断される。また、高電位を印加するVH端子と低電位と接続するVL端子間は、ヒューズ素子F1と抵抗R1の直列回路の構成であるから、ヒューズ素子F1の溶断の際の高電圧印加による周辺回路への影響を回避でき、破損等を防止することができる。抵抗R1は、サージ電圧や内部回路容量による瞬間的な貫通電流により、ヒューズ素子F1が劣化もしくは破損することを防止する役割がある。トリミング後の出来栄え検査は、VH端子とVL端子間に任意の電圧を印加し、VL端子のリーク電流を測定することで行うこともできるが、図2の回路では、NAND回路N1とNAND回路N2により構成されるラッチ回路により、全てのビットを同時に検査することが可能となり、トリミングのビット数増加に対応でき、かつ、検査精度を向上することができる。NAND回路N2のSET端子にHレベルの信号を入力すると、NAND回路N2の出力が、ヒューズ素子F1のショート/オープンの状態により、LレベルかHレベルかに分けることができる。NAND回路N2の出力は、ヒューズ素子F1がショート切断されていない状態の時はLレベルとなり、ヒューズ素子F1がオープン切断された状態となった時はHレベルとなる。これにより、ヒューズ素子F1が切断されていない時は、スイッチ回路M1はオフ状態となり、ヒューズ素子F1が切断されている端子のみがオン状態となるため、VH端子からヒューズ素子F1を介してスイッチ回路M1に流れ込むリーク電流を測定することにより、全てのビットを一度に出来栄え検査をすることができる。このときVL端子はオープン状態である。VH端子に高電圧を印加しても回路的な電流の回り込みが発生しないため、REG端子よりも高い電圧を印加してリーク電流を測定することにより、検査精度を向上させることが可能となる。定常時においては、トリミングの有無にかかわらず、初期起動時は、NAND回路N2の他方の端子と接続されるSET端子にLレベルの信号を入力する。NAND回路N2の出力はHレベルの信号が出力され、スイッチ回路M1はオン状態となる。そのため、定電圧源と接続されるREG端子からヒューズ素子F1、抵抗R2、スイッチ回路M1を介してGNDへ電流が流れるが、抵抗R2をこの電流を制限できるだけの高抵抗のものを用いる。ヒューズ素子F1がショート切断していない状態の時は、ヒューズ素子F1の下の電位すなわちNAND回路N1の他方の入力端子の電位がHレベルとなるため、NAND回路N1の出力がLレベルとなり、インバータ回路I2の出力がHレベルとなっている。ヒューズ素子F1がオープン切断した状態の時は、ヒューズ素子F1の下の電位すなわちNAND回路N1の他方の入力端子の電位がLレベルとなるため、NAND回路N1の出力がHレベルとなり、インバータ回路I2の出力がLレベルとなる。なお、抵抗値としては切断していない状態でF1<<R2であり、切断した状態でF1>>R2である。この状態で、SET端子の信号をLレベルからHレベルにすることで、現在の状態を保持し、かつ、消費電流をリーク電流レベルまで下げることができる。すなわち、ヒューズ素子F1がショートの時は、スイッチ回路M1はオフとなり、ヒューズ素子F1がオープンの時は、スイッチ回路M1はオンとなる。これにより起動後は安定した状態を維持することができる。オープンとなったヒューズ素子F1の下の電位すなわちNAND回路N1の他方の入力端子の電位が電気的にフローティングスイッチ回路M1がオフとなると、容量結合などで電位が安定しない可能性があるが、上記方法により、プルダウンを維持することができる。実施形態1の変形例図2のスイッチ回路M1の電流レベルを制御できる場合は、トリミング時には大電流を供給し、起動時には微小の一定電流を供給し、起動後にラッチ動作をさせることにより、抵抗R1、R2、及びVL端子が不要となり、回路規模の縮小が可能となる。例えば、ヒューズ素子F1の切断時にはTEST端子に入力する信号とSET端子に入力する信号を組み合わせることにより、ヒューズ素子F1の切断ビットを選択し、起動時にはSET端子の信号レベルをH完全なHighではなく、中間電位→L→HL最後の信号はヒューズ素子F1の切断状態に依存するのソフトスタートとすることで、実施形態1と同様な動作を実現できる。起動時には、ソフトスタートなどでSET信号にHとLの中間電位程度を入力する。これにより、ヒューズ素子F1からスイッチ回路M1を介して流れる電流量をヒューズ素子F1を切断する時の電流量よりもかなり抑えることができる。ヒューズ素子F1がショートしている状態では、ヒューズ素子F1の下の電位すなわちNAND回路N1の他方の入力端子の電位がHレベルであるから、NAND回路N1の出力はLレベルとなる。この信号が、インバータ回路I2を介してNAND回路N2の一方の端子に入力される。NAND回路N2の他方の入力端子であるSET端子には、上述した通りHレベルの信号が入力されるため、NAND回路N2の出力はLレベルとなり、この信号がスイッチ回路M1のゲート端子に入力され、スイッチ回路M1はオフした状態となる。ヒューズ素子F1が切断され、オープンとなると、ヒューズ素子F1の下の電位すなわちNAND回路N1の他方の入力端子の電位がLレベルとなるため、NAND回路N1の出力がHレベルとなり、インバータ回路I2の出力がLレベルとなる。このLレベルの信号がNAND回路N2の一方の入力端子へ入力されるため、NAND回路N2からの出力はLレベルからHレベルとなり、スイッチ回路M1がオンすることで、NAND回路N1の他方の入力端子の電位をGNDレベルへ安定させることができる。この状態で、SET端子の信号レベルをH中間電位→L→HLとすると、現在の状態を保持させることができる。ヒューズ素子F1を切断する時は、SET信号を完全にHとし、ヒューズ素子F1からスイッチ回路M1を介して流す電流量を大きくすることで切断が容易となる。実施形態2図2の実施形態1のトリミング回路に対して、起動時の電流低減、及び回路動作の安定性を実現した応用回路を実施形態2として図3に示す。実施形態2の回路は図3に示す通り、実施形態1のトリミング回路に、さらに保護回路30や、カレントミラー回路40等を追加した構成となっている。実施形態1のトリミング回路では、抵抗R2で起動電流を決定する場合、ビット数が増加すると低電流を実現するために大きな面積を占有することになる。そこで実施形態2の回路においては、抵抗R2は突入電流を防止できる程度のサイズに抑えておき、図3に示すように抵抗R3とスイッチ回路M6により決定される電流をカレントミラー回路40により制御することで、レイアウト面積の縮小が可能となる。また、抵抗R4とダイオードD2は、起動時若しくはトリミング時に、ヒューズ素子F1の下の電位が持ち上がる場合にNAND回路N1のゲートを保護するための保護回路30を構成する。スイッチ回路M7、M8、M9及びインバータI3は、カレントミラー回路40等の起動時における電流制御部を定常時にオフさせるための素子である。SET信号が入力されるまではインバータI3の信号を受けてスイッチ回路M7、M8がオンするため、カレントミラー回路40が動作し、SET信号が入力されるとスイッチ回路M7とM8がオフし、M9がオンするためラッチ回路として動作する。SET端子に入力する信号としては、UVLOUnderVoltageLockOutやスタートアップの信号、もしくはタイマーなどで設定する起動時の安定化信号を利用することが望ましい。また、このラッチ動作を発生させる回路は、カレントミラーをオフさせる回路の他、起動時にヒューズ素子F1の接続状態を判定できる回路であれば何でも良い。その他の実施形態上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。既に述べた実施形態の説明においては、電圧トリミングである例を示したが、電流トリミングにも対応可能である。このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。"