"半導体基板と、前記半導体基板上に形成され、交互に積層された層間絶縁膜と配線層とからなる多層配線層と、前記多層配線層内において、前記半導体基板の周縁に沿って環状に形成されたシールリングとを備え、前記シールリングは、各配線層に形成された環状のシール配線と、各層間絶縁膜に少なくとも1つ形成された環状のシールビアとが積層された構造であり、シールビアを介して積層方向に隣接する少なくとも1組のシール配線では、下方のシール配線の外周面の位置が、上方のシール配線の外周面の位置よりも外側にあることを特徴とする半導体装置。さらに、前記多層配線層上に形成されたパッシベーション膜を備え、前記パッシベーション膜における前記環状のシールリング上の領域が開口され、当該開口を塞ぐように、環状のキャップ層が形成されていることを特徴とする請求項1に記載の半導体装置。シールビアを介して前記積層方向に隣接する少なくとも1組のシール配線では、下方のシール配線の環の水平幅が、上方のシール配線の環の水平幅より大きくなっていることを特徴とする請求項1または2に記載の半導体装置。シールビアを介して積層方向に隣接する少なくとも1組のシールビアでは、下方のシールビアの数が、上方のシールビアの数より多くなっていることを特徴とする請求項1から3のいずれかに記載の半導体装置。シールビアを介して積層方向に隣接する少なくとも1組のシール配線では、上方のシール配線の厚みが、下方のシール配線の厚みよりも大きくなっていることを特徴とする請求項1から4のいずれかに記載の半導体装置。前記シールリングにおける、外側のシールビアの外周面の位置が、当該シールビア直上にあるシール配線の外周面の位置と同じであることを特徴とする請求項1から5のいずれかに記載の半導体装置。前記配線層内のシールリングと並行して、リング径の小さな環状のシールリングをさらに1以上備えることを特徴とする請求項1から6のいずれかに記載の半導体装置。さらに、前記多層配線層上に形成されたパッシベーション膜と、前記配線層内のシールリングと並行して形成された、リング径の小さな環状のさらに1以上のシールリングとを備え、リング径の異なる2つのシールリングの間に、シールリングに沿って形成された環状の開口を有することを特徴とする請求項1に記載の半導体装置。積層方向に隣接するシール配線の全ての組では、下方のシール配線の外周面の位置が、上方のシール配線の外周面の位置よりも外側にあることを特徴とする請求項1から8のいずれかに記載の半導体装置。前記層間絶縁膜の少なくとも1層が、低誘電率絶縁材料からなることを特徴とする請求項1から9のいずれかに記載の半導体装置。半導体基板と、前記半導体基板上に形成され、層間絶縁膜と配線層とが交互に積層された多層配線層と、前記多層配線層内において、前記半導体基板の周縁に沿って環状に形成されたシールリングとを備え、前記シールリングは、各配線層に形成された環状のシール配線と、各層間絶縁膜に少なくとも1つ形成された環状のシールビアとが交互に積層された構造であり、シールビアを介して積層方向に隣接するシール配線では、下方のシール配線の外周面の位置が、上方のシール配線の外周面の位置よりも外側にあり、実質上シール配線の外周が下側に拡がった傾斜面になっていることを特徴とする半導体装置。前記シール配線外側の前記傾斜面は、前記多層配線層の底面に対して45°~75°の角度で傾斜していることを特徴とする請求項11に記載の半導体装置。半導体装置の製造方法であって、前記半導体基板上に、交互に積層された層間絶縁膜と配線層とからなる多層配線層を形成する工程と、ダイシングすることにより、各半導体装置に分割する工程を含み、前記層間絶縁膜を形成するとともに、ビアとシールビアとを形成し、前記配線層を形成すると共に、配線とシール配線とを形成し、積層方向に隣接する少なくとも1組のシール配線では、下方のシール配線の外周面の位置が、上方のシール配線の外周面の位置よりも外側にあることを特徴とする半導体装置の製造方法。前記多層配線層を形成する工程の後であって、前記ダイシングすることにより、各半導体装置に分割する工程の前に、前記多層配線層上に、パッシベーション膜を形成する工程を含み、前記シール配線と前記シールビアとが積層された構造である、リング径の異なるシールリングが少なくとも2つ以上形成され、前記パッシベーション膜には、リング径の異なる2つのシールリングの間に、シールリングに沿って形成された環状の開口部が形成されることを特徴とする請求項13に記載の半導体装置の製造方法。前記ダイシングすることにより、各半導体装置に分割する工程は、前記多層配線層の最下層まで、ダイシングソーによって切れ込みを入れる工程と、その後、各半導体装置に分割する工程とを含むことを特徴とする請求項13または14に記載の半導体装置の製造方法。ところで、近年の半導体装置の微細化により、半導体基板に対する配線の寄生容量の割合が高くなり、これを解決するため検討がなされている。その一つに、層間絶縁膜及び配線層における絶縁膜の材料として、従来よりも比誘電率の低い低誘電率材料いわゆるLow-k材料が導入されることが考えられている。しかし、特許文献1に開示されているように、低誘電率材料は従来の絶縁膜材料と比べ、機械的ストレスによって剥離しやすいことが知られている。多層配線層が剥離すると、集積回路が破損することとなる。そこで、ダイシングの際に、シールリングより内側の多層配線層に伝わる機械的ストレスを小さくしたいという要望がある。なお、低誘電率材料を用いない場合においても、より安定した半導体チップの製造の観点から、シールリングより内側に伝わる機械的ストレスをできるだけ小さくすることが望ましい。本発明は、ダイシングの際に、従来よりも、シールリングより内側の多層配線層に伝わるストレスを小さくできる構造を備えた、半導体装置とその製造方法を提供することを目的とする。上記目的を達成するために、本発明に係る半導体装置は、半導体基板と、半導体基板上に形成され、交互に積層された層間絶縁膜と配線層とからなる多層配線層と、多層配線層内において、半導体基板の周縁に沿って環状に形成されたシールリングとを備え、シールリングは、各配線層に形成された環状のシール配線と、各層間絶縁膜に少なくとも1つ形成された環状のシールビアとが積層された構造であり、シールビアを介して積層方向に隣接する少なくとも1組のシール配線では、下方のシール配線の外周面の位置が、上方のシール配線の外周面の位置よりも外側にあることを特徴とする。また、本発明に係る半導体装置の製造方法は、半導体装置の製造方法であって、半導体基板上に、交互に積層された層間絶縁膜と配線層とからなる多層配線層を形成する工程と、ダイシングすることにより、各半導体装置に分割する工程を含み、層間絶縁膜を形成するとともに、ビアとシールビアとを形成し、配線層を形成すると共に、配線とシール配線とを形成し、積層方向に隣接する少なくとも1組のシール配線では、下方のシール配線の外周面の位置が、上方のシール配線の外周面の位置よりも外側にあることを特徴とする。本発明の半導体装置では、シールビアを介して積層方向に隣接するシール配線の少なくとも1組では、下方のシール配線の外周面の位置が、上方のシール配線の外周面の位置よりも外側にある。すなわち、シール配線の外周面が略階段状に形成されている。ところで、ダイシングの際に発生する機械的ストレスは、多層配線層内を半導体基板に水平な方向に伝播し、シールリングの外周面に到達する。多層配線層は薄く、ダイシングは素早く行われるため、当該ストレスは、多層配線層全体の幅で伝わることとなる。そのため、略階段状のシール配線の外周面は、巨視的に見ると下方ほど外側に拡がった略斜面であるといえる。そのため、シールリングの外周面に到達したストレスは、シールリング内を伝わった後シールリングより内側の多層配線層に伝わる水平方向のストレスと、シールリング内には伝わらず多層配線層内を斜面に沿って上方へ向かうストレスとになる。略斜面に到達したストレスは、斜面に沿って上方へ抜けやすい。よって、シールリングより内側の多層配線層に伝わる水平方向のストレスは、シールリングの外周面に到達したストレスより小さくなる。上述のように、本発明の半導体装置におけるシールリングの外周面は略階段状なので、多層配線層のダイシングの際に、シールリングより内側の多層配線層に伝わるストレスを小さくできる、といえる。実施の形態11.半導体チップ100の全体構成図1に示すように、半導体チップ100を平面視したとき、パッシベーション膜92と、パッシベーション膜92上に形成された有機保護膜98とが図示の位置関係に存在する。また、有機保護膜98の外周には、パッシベーション膜92からパッド電極94が露出しており、さらにパッド電極の外周には、パッシベーション膜92からキャップ層96が露出している。図2は、図1に示した半導体チップ100のA-A断面図である。半導体基板上10に、多層配線層88が形成され、多層配線層88上に、パッシベーション膜90,92が形成され、パッシベーション膜92上に、有機保護膜98が形成されている。多層配線層88は、複数の層間絶縁膜20,22,24と配線層30,32,34とが交互に積層されてなる。多層配線層88内には、配線構造82が形成されている。配線構造82は、各層間絶縁膜20,22,24に形成されたビア40,42,44と、各配線層30,32,34に形成された配線50,52,54とが交互に積層されてなる。配線構造82の最上層である配線54は、パッド電極94で被覆されている。配線構造82の最下層であるビア40は、半導体基板10内に形成された活性層12に接続されている。すなわち、配線構造82は信号電荷を転送するための配線である。なお、図2に示す断面構造は、説明を容易にするための模式的なものである。すなわち、図2においては、パッド電極94の直下に配線構造82が形成されているように示しているが、実際の配線構造82においては、各配線層30,32,34において、各配線50,52,54は半導体基板10と水平方向に引き回され、ビア40,42,44によって上下の配線と接続されている。多層配線層88内には、さらに、半導体基板10の周縁に沿って図1に示すように環状にシールリング80が形成されている。シールリング80は、図2に示すように各配線層30,32,34に形成された環状のシール配線70,72,74と、各層間絶縁膜20,22,24に形成された環状のシールビア60,62,64とが交互に積層されてなる。シールリング80の最上層であるシール配線74は、水分や不純物の浸入によるシールリング80の腐食を防ぐためのキャップ層96で被覆されている。シールリング80の最下層であるシールビア60は、半導体基板10内に形成された導電層14に接続されている。シール配線及びシールビアは、例えばCu銅、Wタングステン等の導電材料からなる。また、キャップ層96は、例えば、Alアルミニウム等の導電材料からなる。なお、この実施例では、シールビア60は、内側のシールビア60aと外側のシールビア60bとの二重構造となっている。同様に、シールビア62は、内側のシールビア62aと外側のシールビア62bとの二重構造、シールビア64は、内側のシールビア64aと外側のシールビア64bとの二重構造となっている。2.シールリング80の構造の詳細シールビアを介して積層方向に隣接する2組のシール配線に注目すると、すべての組において、下方のシール配線の外周面の位置が、上方のシール配線の外周面の位置よりも外側にある。すなわち、隣接するシール配線70,72の組において、下方のシール配線70の外周面の位置が、上方のシール配線72の外周面の位置よりも外側にある。同様に、隣接するシール配線72,74の組において、下方のシール配線72の外周面の位置が、上方のシール配線74の外周面の位置よりも外側にある。よって、シール配線70,72,74の外周面は、上方から下方に向かうにつれ拡がった略階段状となっている。一方、シール配線70,72,74の内周面の位置はいずれも同じである。このように、各シール配線70,72,74の外周面の位置が、上方から下方に向かうにつれ外側に拡がり、シール配線70,72,74の内周面の位置がいずれも同じなので、図3aで示すように、各シール配線70,72,74の水平幅W1、W2、W3は、上方から下方へ向うにつれて大きくなっている。また、各シール配線70,72,74厚みd1、d2、d3は、すべて等しい。各層間絶縁膜20,22,24内のシールビア60a及び60b,62a及び62b,64a及び64bの数は、それぞれ同じである。外側のシールビア60bの外周面の位置は、直上のシール配線70の外周面の位置と同じである。同様に、シールビア62bの外周面の位置は、直上のシール配線72の外周面の位置と同じであり、シールビア64bの外周面の位置は、直上のシール配線74の外周面の位置と同じである。図3bで示すように、各シール配線70,72,74の外周面の位置が、上方から下方に向かうにつれ外側に拡がり、シールリング80全体を見たとき、略階段状となっている。また、多層配線層88は薄く、ダイシングは素早く行われるため、ダイシングの際に発生するストレスは、多層配線層88全体の幅で伝わることとなる。そのため、略階段状のシール配線70,72,74の外周面は、巨視的に見ると、下方ほど外側に拡がった略斜面であるといえる。3.半導体チップ100の製造方法本発明の実施の形態1における半導体チップ100の製造方法について、図4~9を用いて要部となる工程を説明する。図4aに示すように、半導体基板10内の特定の領域にトランジスタ等を構成する活性層12と、半導体基板10内の活性層12よりも外側に導電層14とを形成する。活性層12と導電層14とは、同時に形成される。図4bに示すように、半導体基板10上に積層された層間絶縁膜20内であって、活性層12上にビア40と、導電層14上にシールビア60とを形成する。具体的には、半導体基板10上に層間絶縁膜の材料、例えば、SiO2酸化シリコン、TEOSTetraMethylOrthoSilicateなどを堆積し、活性層12上にビアホールを有し導電層14上に溝状凹部を有する層間絶縁膜20を、リソグラフィ法及びドライエッチング法を用い形成する。次に、層間絶縁膜20に設けられたビアホール及び溝状凹部に、例えば、CVDChemicalVaporDeposition法を用いてWからなる導電膜を埋め込む。さらに、例えば、CMPChemicalMechanicalPolishing法を用い、ビアホール及び溝状凹部からはみ出した余分な導電膜を除去することにより、ビア40と2本のシールビア60a,60bとを形成する。図4cに示すように、層間絶縁膜20上に積層された配線層30内であって、ビア40上に配線50と、シールビア60上にシール配線70とを形成する。具体的には、層間絶縁膜20上に配線層の材料を堆積し、ビア40上に配線溝を有し2本のシールビア60上にシール配線溝を有する配線層30を、リソグラフィ法及びドライエッチング法を用いて形成する。次に、配線層30に設けられた配線溝及びシール配線溝に、例えば、電気めっき法を用い、Cuからなる導電膜を埋め込む。さらに、例えば、CMP法を用い、配線溝及びシール配線溝からはみ出した余分な導電膜を除去することにより、配線50とシール配線70とを形成する。配線50はビア40と、シール配線70は2本のシールビア60a,60bと、それぞれ接続される。図5aに示すように、層間絶縁膜20,22,24、配線層30,32,34、配線50,52,54、ビア40,42,44、シール配線70,72,74、及びシールビア60,62,64を形成する。シール配線70,72,74及びシールビア60,62,64は、図5,6の製造工程を繰り返して形成される。シール配線72の外周面の位置は、シール配線70の外周面の位置よりも外側にあり、シール配線74の外周面の位置は、シール配線72の外周面の位置よりも外側にある。すなわち、シール配線70,72,74の外周面は、上方から下方に向かうにつれ拡がった略階段状である。また、シールビア64の外周面の位置と、シールビア64の直上のシール配線74の外周面の位置とが同じであり、シールビア60,62とシール配線70,72との位置関係もそれぞれ同じとなっている。図5bに示すように、配線54、シール配線74、及び層間絶縁膜34上に、開口90a,90bを有するパッシベーション膜90を形成する。具体的には、配線54、シール配線74、及び層間絶縁膜34上に、パッシベーション膜の材料を堆積し、リソグラフィ法及びドライエッチング法を用いて、配線54上及びシール配線74上のパッシベーション膜90を部分的に開口し、開口90a,90bを有するパッシベーション膜90を形成する。図6aに示すように、開口90a,90bに、パッド電極94とキャップ層96とを形成する。具体的には、開口90a,90b上を含むパッシベーション膜90上の全面に亘って、例えば、スパッタ法によりAl膜を堆積し、さらに、リソグラフィ法及びドライエッチング法を用い、Al膜を配線54及びシール配線74上にパターニングして、パッド電極94とキャップ層96とを形成する。パッド電極94は配線54に、キャップ層96はシール配線74に、それぞれ接続される。図6bに示すように、パッシベーション膜90上に、開口を有し当該開口でパッド電極94及びキャップ層96が露出されたパッシベーション膜92を形成する。具体的には、パッド電極94上及びキャップ層96上を含むパッシベーション膜90上に、さらに、パッシベーション膜92の材料を堆積し、リソグラフィ法及びドライエッチング法を用いてパッシベーション膜92を形成する。次に、図7aに示すように、開口を有する有機保護膜98を形成する。具体的には、パッド電極94上、キャップ層96上、及びパッシベーション膜92上の全面に亘って、例えば、ポリイミドポリベンゾオキサゾール等からなる液状樹脂を、スピンコート法により塗布し、さらに、リソグラフィ法によって露光及び現像し、有機保護膜98を形成する。さらに、図7bに示すように、半導体チップ100を形成する。具体的には、層間絶縁膜20に達するまでダイシングソーを押し当ててダイシングを行い、半導体チップ100を得る。5.効果この構成では、積層方向に隣接するシール配線70,72の組において、下方のシール配線70の外周面の位置が、上方のシール配線72の外周面の位置よりも外側にある。同様に、隣接するシール配線72,74の組において、下方のシール配線72の外周面の位置が、上方のシール配線74の外周面の位置よりも外側にある。そのため、図3bで示すように、シール配線70,72,74の外周面が略階段状であり、巨視的には斜面となっている。ダイシングの際に発生するストレスF1は、斜面状のシール配線70,72,74の外周面に到達すると、シールリング80内を伝わった後シールリング80より内側の多層配線層88に伝わる水平方向のストレスF2と、シールリング内に伝わらず多層配線層88を斜面に沿って上方へ向かうストレスF3とになる。略斜面に到達したストレスは、斜面に沿って上方へ抜けやすい。よって、シールリング80より内側の多層配線層88に伝わる水平方向のストレスF2は、シールリング80の外周面に到達したストレスF1より小さくなる。そのため、シール配線70,72,74の外周面が略階段状であることで、シールリングより内側の多層配線層に伝わるストレスを小さくできる。シールリングの外周面である斜面と多層配線層88の底面との角度Θは、45°~75°が望ましい。図3aで示すように、シール配線70,72,74の水平幅W1,W2,W3は、上方から下方へ向うにつれて大きくなっているため、下方に位置するシール配線の方が上方に位置するシール配線よりも、シール配線の剥がれへの耐力が向上し、シールリング80の破壊を抑制することができる。なお、シールリング80の破壊とは、シールリング80の分断、シールリング80全体の剥離、及びシールリング80が曲がる等の変形を含む。外側のシールビア60bの外周面の位置は、直上のシール配線70の外周面の位置と同じである。仮に、外側に位置するシールビア60bの外周面の位置が、直上のシール配線70の外周面の位置より内側にある場合、多層配線層88からシールビア60に向かうストレスは、外側に位置するシールビア60bの外周面と直上のシール配線70の外周面との接続部に達すると、シール配線70を持ち上げる分力が発生し、シール配線70が剥がれやすくなってしまう。この構成では、外側のシールビア60b,62b,64bの外周面の位置が、直上のシール配線70,72,74の外周面の位置と同一であるため、シール配線70,72,74を持ち上げる分力は発生せず、シール配線70,72,74の剥がれが抑制できる。その結果、シールリング80の破壊を抑制することができる。また、パッシベーション膜90,92が、キャップ層96を露出するように開口され、パッシベーション膜90,92はシールリング80の内側と外側で分離されているため、ダイシングの際に多層配線層88を剥がす上方向のストレスが発生し、当該ストレスがパッシベーション膜90,92に伝わっても、開口より内側にある集積回路にストレスが伝播しにくい。さらに、集積回路が形成されている領域をシールリング80が囲んでいるので、集積回路に水分や不純物が入り込みチップ内の集積回路が破損するリスクを、低減することができる。実施の形態21.半導体チップ200の構成図8は、本発明の実施の形態2における、半導体チップ200の断面図である。下記以外の構成は、半導体チップ100と同じなので説明を省略する。各シール配線270,272,274の外周面の位置が上方から下方に向かうにつれ外側に拡がるとともに、内周面の位置も上方から下方に向かうにつれ外側に拡がっている。そのため、シール配線270,272,274の水平幅W1,W2,W3が同じとなっている。また、シールリング280の外側に、半導体素子の特性あるいは半導体製造プロセス途中の種々のプロセス値を確認するためのPCMProcessControlMonitorが形成されている。2.半導体チップ200の製造方法半導体チップ200の製造方法は、上述の半導体チップ100の製造方法と略同一である。なお、PCM86は、シールビア260,262,264、及びシール配線270,272,274を形成するとき、同時に形成される。3.効果すべてのシール配線270,272,274の水平幅が同じであっても、シール配線270,272,274の外周面が、上方から下方に向かうにつれ拡がった略階段状に形成できる。そのため、実施の形態1と同じ原理により、従来よりもシールリング280より内側の多層配線層288に伝わるストレスを小さくできる。また、本実施例ではPCM86が半導体チップ200に残留している場合を説明しているが、PCM86とシールリング280の外側にある多層配線層288が、斜面に沿って上方へ向かうストレスF3によって除去されることも考えられる。この場合、PCM86に生じるバリが、ボンディングワイヤーや実装のためのリードと短絡して、電気的不良を発生させることを防止することができる。実施の形態31.半導体チップ300の構成図9は、本発明の実施の形態3における、半導体チップ300の断面図である。下記以外の構成は、半導体チップ100と同じなので説明を省略する。層間絶縁膜320,322,324及び配線層330,332,334における絶縁膜は、比誘電率の低い低誘電率材料からなる。シール配線370,372,374,376,378の厚みは、上方のシール配線376,378の厚みが、下方の配線層330,332,334内のシール配線370,372,374の厚みよりも大きくなっている。また、下方のシールビア360,362,364の数が、上方のシールビア366,368の数よりも多くなっている。2.効果下方の層間絶縁膜320,322,324内のシールビア360,362,364の数が、上方の層間絶縁膜326,328内のシールビア366,368の数よりも多い。そのため、下方のシールビア360,362,364は、上方向に持ち上げる力によりシールビア360,362,364とシール配線370,372,374との剥がれを抑制することができ、シールビア360,362,364の機械的強度が向上できる。また、上方のシール配線の厚み376,378が、低誘電率材料からなる下方の配線層330,332,334に位置するシール配線370,372,374よりも大きくなっているため、上方のシール配線376,378の剥がれへの耐力が向上する。よって、シール配線370,372,374,376,378及びシールビア360,362,364,366,368の機械的強度が向上するため、従来よりも壊れにくいシールビア380が実現できる。実施の形態41.半導体チップ400の構成図10は、本発明の実施の形態4における、半導体チップ400の断面図である。下記以外の構成は、半導体チップ300と同じなので説明を省略する。積層方向に隣接するシールビアの組460,462において、下方のシールビア460の数が、上方のシールビア462の数よりも多くなっている。同様に、積層方向に隣接するすべてのシールビアの組462,464、464,466、466,468のシールビアの数において、下方のシールビアの数が、上方のシールビアの数よりも多くなっている。2.効果この構成では、上述の原理により、実施の形態3よりもシールビア460,462,464,466,468の機械的強度が向上する。そのため、実施の形態3よりも壊れにくいシールリング480が実現できる。[実施の形態5]1.半導体チップ500の構成図11は、本発明の実施の形態5おける、半導体チップ500の断面図である。下記以外の構成は、半導体チップ100と同じなので説明を省略する。半導体チップ500には、環状のシールリング580a,580bが形成されている。内側のシールリング580aでは、すべてのシール配線571,573,575の外周面の位置と、シール配線571,573,575の厚み及び水平幅と、シールビア561,563,565の数とが同じである。外側のシールリング580bでは、各シール配線570,572,574の外周面の位置が上方から下方に向かうにつれ外側に拡がるとともに、内周面の位置も上方から下方に向かうにつれ外側に拡がっている。そのため、シール配線570,572,574の水平幅W1,W2,W3が同じとなっている。また、シールビア560,562,564の数は、各層間絶縁膜ごとにそれぞれ同じである。パッシベーション膜590,592には、隣接するシールリング580a,580bの間に、シールリング580a,580bに沿って、環状の開口581が形成されている。この開口581により、パッシベーション膜590,592はシールリング580bの外側領域と内側領域とに分離されている。2.効果シールリング580を二重に形成することにより、仮に、外側のシールリング580bがダイシングの際の機械的ストレスにより破壊されても、内側のシールリング580aは破壊されずに残る。よって、従来よりも壊れにくいシールリング580を実現することができる。また、パッシベーション膜590,592は、シールリング580bの外側領域と内側領域とに分離されているため、ダイシングの際に多層配線層588を剥がすような斜面に沿って上方へ向かうストレスが発生し、当該ストレスがパッシベーション膜590,592に伝わっても、開口581より内側にある集積回路にストレスが伝播しにくい。なお、開口581により、パッシベーション膜590,592を介したストレスの伝播は抑制できるので、キャップ層596を露出するような開口はあっても無くても良い。[変形例]1.シールリングの構造実施の形態では、シールビアを介して積層方向に隣接するすべての組のシール配線で、下方のシール配線の外周面の位置が、上方のシール配線の外周面の位置よりも外側にあるよう、シールリングが形成されていた。しかしながら、シールビアを介して積層方向に隣接する少なくとも1組のシール配線で、下方のシール配線の外周面の位置が、上方のシール配線の外周面の位置よりも外側にある構造を採ってもよい。例えば、シール配線が4つ積層されたシールリングにおいて、上方にある2つのシール配線の外周面が同じ位置にあり、下方にある2つのシール配線の外周面が同じ位置にあり、上方2つのシール配線の位置と比べると外側にある、という構造を採っても良い。この構造でも、上方2つのシール配線と下方2つのシール配線との外周面が略階段状となっており、この外周面を斜面と見なすことができ、上述の原理よりシールリングより内側の多層配線層に伝わるストレスを小さくできる効果が得られるためである。2.半導体ウェハの製造方法実施の形態では配線、ビア、シール配線、シールビアの形成のために、平坦化を行なうダマシン法を用いたが、これには限らず、平坦化を伴わない積層方法を用いても良い。層間絶縁膜にビアホールを形成する際に、溝状凹部を同時に形成したが、これには限らず、ビアホールと溝状凹部とを別々に形成しても良い。3.半導体ウェハのダイシング工法実施の形態では、半導体ウェハを個々の半導体チップに分離する方法として、ダイシングソーを用いて2段階で切断する方法を用いたが、これには限らず、例えば、ブレードを用いて1回で切断する方法や、レーザーを用いて切断する方法等を用いても良い。4.その他なお、本発明に係る半導体チップの構成などは、上記実施の形態に係る半導体チップの構成に限定されるものではなく、本発明の効果を奏する範囲において、種々の変形および応用が可能である。そして、技術的思想を逸脱しない範囲において、上述の各工程で使用したプロセスを他の等価なプロセスに置換することが可能である。また、工程順を入れ替えることも、材料種を変更することも可能である。"