メインメモリに対する少なくとも1つの第1のインターフェースと、2つ以上の処理エンティティに対する少なくとも1つの第2のインターフェースとを持つメモリコントローラを具備してなり、前記メモリコントローラは、前記処理エンティティがキャッシュコヒーレンシプロトコルに従って前記メインメモリにアクセスすることを可能にすることができ、かつ、前記メインメモリの少なくとも一部は持続性メモリを備えることを特徴とするメモリデバイス。前記キャッシュコヒーレンシプロトコルは、前記メインメモリが現在更新処理中であるかどうかを示す第1の状態と、前記更新処理が完了しているかどうかを示す第2の状態とを含むことを特徴とする請求項1に記載のメモリデバイス。前記メモリコントローラは、更に、前記更新処理中に前記メインメモリにアクセスすることを待つように、前記2以上の処理エンティティの少なくとも1つに対して信号を送信することができることを特徴とする請求項2に記載のメモリデバイス。前記メモリコントローラは、更に、持続性メモリを備える前記メインメモリの前記少なくとも一部をメモリ記述子が特定することを可能にすることができること特徴とする請求項1に記載のメモリデバイス。前記持続性メモリは、相変化メモリPCMを備えることを特徴とする請求項1に記載のメモリデバイス。前記持続性メモリは、非対称的な読み出し速度/書き込み速度を持つメモリを備えることを特徴とする請求項1に記載のメモリデバイス。前記2以上の処理エンティティは、複数の中央処理装置CPUを備えることを特徴とする請求項1に記載のメモリデバイス。前記メモリコントローラは、更に、前記2以上の処理エンティティに共有される1つまたは複数のレベルのキャッシュメモリを含むメモリ階層を有効にすることができることを特徴とする請求項1に記載のメモリデバイス。前記1つまたは複数のレベルのキャッシュメモリの少なくとも一部は、持続性メモリを備えることを特徴とする請求項8に記載のメモリデバイス。複数の処理エンティティがメインメモリを共有することを可能にするように、キャッシュコヒーレンシプロトコルを管理するステップを具備してなり、前記メインメモリの少なくとも一部は、持続性メモリを備えることを特徴とする方法。前記メインメモリの更新処理中に前記メインメモリにアクセスすることを待つように前記複数の処理エンティティに対して命令する第1の状態に、前記キャッシュコヒーレンシプロトコルを遷移させるステップを更に含むことを特徴とする請求項10に記載の方法。前記更新処理が完了していることを前記複数の処理エンティティに通知する第2の状態に、前記キャッシュコヒーレンシプロトコルを遷移させるステップを更に含むことを特徴とする請求項11に記載の方法。前記持続性メモリは、相変化メモリPCMを備えることを特徴とする請求項10に記載の方法。前記持続性メモリは、非対称的な読み出し速度/書き込み速度を持つメモリを備えることを特徴とする請求項10に記載の方法。前記キャッシュコヒーレンシプロトコルは、少なくとも部分的には、前記持続性メモリの1つまたは複数の待ち時間プロパティに基づくことを特徴とする請求項10に記載の方法。前記複数の処理エンティティは、1つまたは複数の中央処理装置CPUを備えることを特徴とする請求項10に記載の方法。複数の処理エンティティと、メモリデバイスとを具備してなるシステムであって、前記メモリデバイスは、メインメモリに対する少なくとも1つの第1のインターフェースと、前記複数の処理エンティティに対する少なくとも1つの第2のインターフェースとを持つメモリコントローラを備え、前記メモリコントローラは、前記複数の処理エンティティがキャッシュコヒーレンシプロトコルに従って前記メインメモリにアクセスすることを可能にすることができ、かつ、前記メインメモリの少なくとも一部は持続性メモリを備えることを特徴とするシステム。前記キャッシュコヒーレンシプロトコルは、前記メインメモリが現在更新処理中であるかどうかを示す第1の状態と、前記更新処理が完了しているかどうかを示す第2の状態とを含むことを特徴とする請求項17に記載のシステム。前記メモリコントローラは、更に、前記更新処理中に前記メインメモリにアクセスすることを待つように、前記2以上の処理エンティティの少なくとも1つに対して信号を送信することができることを特徴とする請求項18に記載のシステム。前記処理エンティティは、前記更新処理中に前記メインメモリにアクセスすることを待つことができることを特徴とする請求項18に記載のシステム。ダイナミックランダムアクセスメモリDRAM部分及び持続性メモリ部分と、前記DRAM部分と前記持続性メモリ部分との間の待ち時間の差に適応するためのコードを実行するキャッシュコヒーレンスプロトコルブロックとを具備することを特徴とするメインメモリ。前記持続性メモリ部分内におけるメモリロケーションのアドレスまたは前記メモリロケーションのアドレス範囲を特定する持続性メモリ記述子を更に備えることを特徴とする請求項21に記載のメインメモリ。非制限的かつ非網羅的な実施形態について、図を参照して以下に記載する。類似の参照番号は、特記しない限り、様々な図を通して類似部分を参照する。本明細書全体を通して1つの実施形態または一実施形態という言及は、その実施形態に関連して記載した特定の特徴、構造、または特性が、請求項に記載された主題の少なくとも1つの実施形態に含まれることを意味する。それゆえ、本明細書全体を通して様々な箇所における1つの実施形態においてまたは一実施形態という表現方法は、必ずしも全て同一の実施形態を言及するものではない。更に、特定の特徴、構造、または特性は、1つまたは複数の実施形態において併用されてもよい。一実施形態において、中央処理装置CPU等の2以上の処理エンティティからなるシステムは、持続性メモリを含んでもよい。このようなシステムのキャッシュコヒーレンシプロトコルは、持続性不揮発性メモリの特定のアスペクトに適応する1つまたは複数のフィーチャーfeatureを含んでもよい。以下に詳細に記載するように、このようなフィーチャーは、持続性メモリを更新する処理が未完了であるかどうか、及び/または、このような処理が完了したかどうかを示す1つまたは複数のキャッシュコヒーレンシプロトコル状態を含むことがある。他のフィーチャーは、持続性メモリを含むメモリ範囲を示す持続性メモリ記述子を含むことがある。したがって、このような2以上の処理エンティティからなるシステムはまた、以下に詳細に記載するように、キャッシュコヒーレンシプロトコルの少なくとも一部を与える回路から構成されてもよい。このような2以上の処理エンティティからなるシステムは、例えば、少しの例のみ挙げると、コンピュータ、携帯電話、PDA、データロガー、ナビゲーション装置等のいくつかの環境のうちの任意の環境においてアプリケーションを実行するコンピュータシステムから構成されてもよい。特に、複数のアプリケーションを、複数のCPUによって同時に実行してもよい。ある実現例では、1つまたは複数のこのようなCPUは、どちらも少なくとも一部分が持続性メモリから構成されることのあるメインメモリ及び/またはキャッシュメモリに、個々に関連付けられてもよい。例えば、メインメモリ及び/またはキャッシュメモリは、持続性メモリの一部及び様々なランダムアクセスメモリRAMのうちの任意のメモリから構成されてもよい。特定の実施例において、メインメモリは、相変化メモリPCM及びダイナミックランダムアクセスメモリDRAMの少なくとも一部を含んでもよい。他に特定の実施例において、キャッシュメモリは、PCM及び/またはDRAMから構成されてもよい。このようなメモリ構成は、例えば、不揮発性、比較的高速なプログラム速度/読み出し速度等の利点を提供することができる。勿論、メモリに関するこのような記載は単に例示であって、請求項に記載された内容はこの点に限定されるものではない。本明細書では、持続性メモリとは、ビット可変機能を持ちうるPCM等の不揮発性メモリのことを言う。持続性メモリの他の特徴は、非対称性の読み出し速度/書き込み速度を含むが、これらの速度においては、所定のメモリセルに対して、プログラム速度が読み出し速度よりも低速になることがある。マルチプロセッサシステムに、このような特徴を持つ持続性メモリが存在すると、例えば、1つまたは複数の処理エンティティにメインメモリを共有させるために特定のキャッシュコヒーレンスプロトコルを利用することができる。本明細書では、メインメモリとは、処理エンティティによって実行されうる1つまたは複数のアプリケーションを保持するために、この処理エンティティによって用いられるメモリのことを言う。更に、メインメモリは、このメインメモリにアクセスするというメモリ命令を用いて、処理エンティティに直接または間接的にリンクされてもよい。メインメモリは、例えば、このようなメモリにアクセスするのに入力動作/出力動作を用いる入力/出力インターフェースを介してアクセス可能なメモリとは異なる。メインメモリの更なる例において、CPUは、メインメモリ内に常駐するデータを処理する例えば、消去する、書き込む能力に制限されてもよい。ここで、メインという用語は、例えば、ディスクドライブ等の外部の大容量記憶装置と区別するのに用いることもできる。勿論、メインメモリに関するこのような記載は単に例示であって、請求項に記載された内容はそのように限定されるものではない。本明細書に記載した実施形態は、例えば、MESIプロトコル、MOSIプロトコル、及び、MOESIプロトコル等の、いくつかのの公知なマルチプロセッサキャッシュコヒーレンスプロトコルのうちの任意のプロトコルを増補すること含む。特に、このような実施形態は、以下に詳細に記載するように、上に挙げたプロトコルの状態及び1つまたは複数の追加の状態を含んでもよい。このような実施形態は、例えば、持続性メモリに対するサポートを含むようにキャッシュコヒーレンシセマンティクスを拡張してもよい。キャッシュコヒーレンスプロトコルは、例えば、統一されたメモリ上で動作する複数の処理間のキャッシュコヒーレンスを確保するセマンティクスを確立してもよい。キャッシュコヒーレンスセマンティクスは、同一メモリ上で動作する2以上のプロセッサが非同期的になりうる競合状態を防ぐことができる。キャッシュコヒーレンスプロトコルは、ローカルキャッシュをメインメモリに同期させる命令をプロセッサに与えてもよい。キャッシュコヒーレンスプロトコルは、例えば、プロセッサのキャッシュコンテンツがメインメモリのコンテンツに対して最新であることを確実にする助けとなることができる。一実施形態において、PCMは、コンピューティングプラットフォームのメインメモリとして用いられてもよい。DRAMは揮発性であるものの、PCMは、DRAMに似たビット可変性質を持つ持続性メモリから構成される。PCMがコンピューティングプラットフォーム上のメインメモリとして用いられる場合、PCMは、DRAMに適用するキャッシュコヒーレンス問題と同じ問題を少なくともいくつか含むかもしれない。したがって、少しの例のみ挙げると、MESIプロトコル、MOSIプロトコル、及び、MOSEIプロトコルが、PCMがアプリケーションにおいてDRAMに置き換えて用いられる場合に、PCMに対するキャッシュコヒーレンスを十分にカバーすることがある。PCMはビット可変方式においてDRAMと同様でありうるが、PCMが持続性メモリから構成されるという意味において、PCMはDRAMとは異なる可能性がある。PCMは、電力が取り除かれた場合にも記憶されたコンテンツを保持しうるが、DRAMは、電力が取り除かれた場合に記憶されたコンテンツを損失する可能性がある。それゆえ、一実現例において、キャッシュコヒーレンシセマンティクスは、PCMがメインメモリの少なくとも一部から構成される場合に、PCMのこのような不揮発性特性をサポートするように追加されてもよい。勿論、PCMをメインメモリとして含む実施形態のこのような特徴及び詳細は単に例示であって、請求項に記載された内容はそのように限定されるものではない。一実施形態において、キャッシュコヒーレンスセマンティクスを増補するための追加の状態により、例えば、メモリ内データベース等のメモリ階層内で比較的高レベルなメモリコヒーレンスへのサポートが与えられることがある。メインメモリが、DRAM等の比較的高速であるものの揮発性であるメモリから構成される場合、記憶された情報は、比較的低速なディスク、テープ、または他の低速持続性メモリに最終的にコピーされてもよい。しかしながら、PCMがメインメモリとして用いられる場合に、PCMの持続性能のために、アプリケーションは、記憶された情報を他の記憶媒体にフラッシュしたりチェックポイントしたりする必要はない。しかしながら、PCMのコンテンツが更新処理中であるかどうか、及びそのような更新が完了しているかどうかについて、様々なアプリケーション処理に通信するような処理があってもよい。したがって、キャッシュコヒーレンスセマンティクスを増補する追加の状態は、アプリケーションレベルにおいてより高レベルなコヒーレンスセマンティクスをサポートしてもよい。特定の実現例において、いわゆる持続性メモリ記述子を、以下に詳細に説明するように、持続性をサポートするメインメモリ範囲を示すように用いてもよい。図1は、本発明の一実施形態に係る処理システム100を概略的に示すブロック図である。処理システム100は、処理エンティティ110、メインメモリ120、及び/またはキャッシュ130から構成されてもよい。特に、処理エンティティ110は、メインメモリ120内に保持される1つまたは複数のアプリケーションのホストとなるCPUから構成されてもよい。図1に図示していないが、処理システム100は、追加の処理エンティティ、追加のメインメモリ、及び/または追加のキャッシュを備えてもよい。例えば、処理エンティティ110、メインメモリ120、及び/またはキャッシュ130は、より大きなマルチプロセッサシステム向けのビルディングブロックから集合的に構成されてもよい。一実現例において、処理システム100は、前記1つまたは複数の処理エンティティに共有される1つまたは複数のレベルのキャッシュメモリを含むメモリ階層を用いて動作してもよい。例えば、キャッシュメモリは、どちらも少なくとも一部が持続性メモリから構成されうる第1レベルのキャッシュ及び第2レベルのキャッシュから構成されてもよい。キャッシュコヒーレンスプロトコルは、コヒーレンシ管理のために処理システム100に適用されてもよい。例えば、このようなプロトコルにより、2以上のメインメモリ120、及び/または、1つまたは複数のキャッシュ130の間での、読み出し処理/書き込み処理のコンフリクトを回避させることができる。ハードウェアブロック150及び/またはコードブロック160は、共にまたは別々に、キャッシュコヒーレンスプロトコルを与えてもよい。特定の実現例において、このようなキャッシュコヒーレンスプロトコルは、例を少しだけ挙げると、変更状態、排他状態、共有状態、無効状態等のいくつかの状態例えば、MESIを含みうるプロトコル140を含んでもよい。インプロセスin‐process状態142は、以下に詳細に説明するように、処理システム100内の持続性メモリに適応するためにプロトコル140内に含まれてもよい。プロトコル140内に含まれた他の状態が、以下にまた詳細に記載するように、コミッテッドcommitted状態144を含むことがある。このような状態は、セットされたビットまたはリセットされたビット、特定の状態情報を記憶している1つまたは複数のメモリセル、電気配線上に送信される1つまたは複数の信号、及び/または、特定の状態情報を伝達するための他の種類の情報等の選択可能なフラグによって反映されてもよい。勿論、任意の数の状態がプロトコル140に含まれてもよいが、請求項に記載された内容は本明細書に記載した状態に限定されるものではない。一実現例において、ハードウェアブロック150は、キャッシュコヒーレンスプロトコル140の少なくとも一部を提供する電気回路から構成されてもよい。このような電気回路は、例えば、論理ゲートの様々な機器構成から構成されてもよい。コードブロック160は、キャッシュコヒーレンスプロトコル140の少なくとも一部を提供する1つまたは複数のアプリケーションから構成されてもよい。コードブロック160の一部は、処理エンティティ110によって実行されてもよい。一実施形態において、インプロセス状態142は、処理システム100内の1つまたは複数のメモリコントローラ115に、メインメモリ120内のメモリロケーションが更新処理中であることを示すように用いられてもよい。したがって、キャッシュ130内にマッピングされたこのような特定のメモリロケーションを持つアプリケーションは、このような更新動作が完了することを待つことを選択してもよい。あるいは、このアプリケーションは、更新を無視するとともに、現在利用可能な旧いキャッシュコンテンツを例えば、コンテンツの更新完了に先立って用いてよい。特定の実現例において、コミッテッド状態144は、処理システム100内のメモリコントローラ115に、メモリ更新が完了しており、キャッシュ130が情報をリロードしてもよいことを示すように用いられてもよい。インプロセス状態を無視することを選択しうるアプリケーション例は、サーチエンジンであり、なぜならば、わずかに旧い情報はサーチ結果に悪影響を与える必要がないからである。対照的に、インプロセス状態を無視することを選択しえないアプリケーション例は、更新処理が完了した上で利用可能な最新情報に依存する銀行のアプリケーションである。したがって、このようなアプリケーションは、任意の更新操作の完了を待つことができるとともに、関連するキャッシュ情報を無効にして、アプリケーションが最新のメモリ値を持ち続けることを確実にすることができる。勿論、処理システム及びキャッシュコヒーレンスプロトコルのこのような詳細は単に例示であって、請求項に記載された内容はそのように限定されるものではない。図2は、本発明の一実施形態に係るメインメモリ210の概略図である。メインメモリ210の少なくとも一部は、持続性メモリ220から構成されてもよい。特定の実現例において、メインメモリ210の他の部分は、揮発性DRAM等の様々な種類のメモリから構成されてもよい。持続性メモリ220の一部分は、例えば、1つまたは複数のダイ構造から構成されうるメインメモリ210においては、切れ目なく配置される必要はない。キャッシュコヒーレンスプロトコルブロック255は、メインメモリ210を含む処理システム例えば、図1に示したシステム100のキャッシュコヒーレンスプロトコルを与えるように、ハードウェア、及び/または、実行されるコードを含んでもよい。特定の実現例において、このようなキャッシュコヒーレンスプロトコルは、上で記載したように、持続性メモリ220に適応するように、インプロセス状態142、及び/またはコミッテッド状態144を含んでもよい。例えば、インプロセス状態142は、読み出し動作に比べて追加されるプログラム動作の待ち時間に適応することができる。それゆえ、インプロセス状態142は、アプリケーションが比較的長いキャッシュプログラム処理を持つこととなるかどうかを、アプリケーションに示してもよい。他の特定の実現例において、キャッシュコヒーレンスプロトコルブロック255は、メインメモリ210のどの部分が持続性メモリから構成されるかをコンピューティングプラットフォームに特定させるように持続性メモリ記述子を与えてもよい。例えば、このような特定は、メインメモリ210内におけるメモリロケーションの1つまたは複数のアドレスまたはメモリロケーションのアドレス範囲を含んでもよい。勿論、請求項に記載された内容は、このようなプロトコル状態に限定されるものではなく、キャッシュコヒーレンスプロトコルブロック255は、システムに対して任意の数のプロトコル状態を与えてもよい。図3は、本発明の一実施形態に係るキャッシュコヒーレンスプロトコルのタイミングを示す図である。時間T1において、インプロセス状態は、1つまたは複数のメインメモリ内の少なくとも1つのメモリロケーションが更新処理中であることをメモリコントローラに示すように遷移されてもよい。T2の期間中に、更新中のメモリロケーションに関連付けられた1つまたは複数のアプリケーションは、このような更新動作が完了することを待つことを選択してもよい。他の実現例においては、上に記載したように、アプリケーションは、このような更新動作を無視するとともに、単に、現在利用可能な旧いキャッシュコンテンツを用いてもよい。時間T3において、更新動作を完了させることができ、この完了は、例えば、ハイhighからローlowに、またはローからハイに等、1つの状態から別な状態に遷移されるハードウェア信号によって示すことができる。更新動作の完了に続いて、時間T4において、コミッテッド状態が、メモリ更新が完了しており、情報をリロードするのにキャッシュメモリが利用可能であることをメモリコントローラに示すように遷移することができる。勿論、キャッシュコヒーレンスプロトコルのタイミングのこのような詳細は単に例示であって、請求項に記載された内容はそのように限定されるものではない。図4は、本発明の一実施形態に係るマルチプロセッサシステム構成400の概略図である。マルチプロセッサシステムは、任意の数の処理エンティティを含んでもよいが、図4には2つのそのようなエンティティが図示されている。特に、このような処理エンティティは、キャッシュ430に関連するCPU410と、キャッシュ435に関連するCPU415とから構成されてもよい。一例では、CPU410は、メインメモリ420内のあるロケーションを示すキャッシュラインを持ってもよい。CPU415は、メインメモリ420内の同じロケーションを示すキャッシュラインを持ってもよい。CPU410及びCPU415のどちらも、メインメモリのこのロケーションへの書き込み、メインメモリのこのロケーションからの読み出しを行うことができる。CPU410がメインメモリのこのロケーションに書込みを行っている間に、CPU415がキャッシュラインからの読出しを試みる場合、コンフリクトが起こる可能性がある。一実現例において、CPU415は、このような起こりうるコンフリクトについて管理を行わないことがある。他の実現例において、このようなコンフリクトを回避するために、CPU415は、CPU410からのインプロセスの書き出しが完了したことを確かめるように、インプロセス状態及び/またはコミッテッド状態を監視してもよい。ある実現例において、インプロセス状態は、本明細書においてI‐ビットと呼ばれる特定のビット、フラグ、または信号に相当することがあり、コミッテッド状態は、本明細書においてC‐ビットと呼ばれる特定のビット、フラグ、または信号に相当することがある。このようなビットは、上に記載したように、メインメモリを更新する処理の状態を示すように、セットされた状態またはリセットされた状態から遷移してもよい。特定の実現例において、CPU415は、CビットまたはIビットのどちらもセットされない場合に、キャッシュラインから読み出してもよい。例えば、I‐ビットがセットされると、CPU410は、メインメモリを更新していてもよく、かつ、CPU415は、更新が完了することを待ってもよい。CPU410の更新が完了した上で、C‐ビットは、このような完了を示すように遷移してもよい。したがって、CPU415は、C‐ビットを遷移するCPU410に応答してキャッシュラインをリロードしてもよい。そして、CPU415は、メモリロケーションについての最新値を包含することができる。一実施形態において、少なくとも一部が持続性メモリから構成されるメインメモリのコヒーレンスは、オペレーティングシステムの仮想メモリによって、及び/または、デフォルトページハンドラによって、保持されてもよい。このようなオペレーティングシステムは、コヒーレンス管理を伴う大量の書き込み動作を特定する方法をサポートしてもよい。このような大量の書込み動作は、例えば、データベースの書込み動作を含むことがある。アプリケーションは、大量の書込み動作を極小の書込み動作として管理されうるように互いに協調されてもよく、こうした極小の書込み動作では、このような更新処理が完了しているとみなされる前に、データベース全域の複数のフィールドが更新されてもよい。大量の動作はより大容量の情報を伴うが、アプリケーションレベルのセマンティクスは、個別のキャッシュラインに類似する様式で、1つまたは複数のアプリケーションが無効なデータを用いること1つまたは複数を回避させることができる。一実現例において、大量の書込み動作のサイズを通信するには、持続性ダイレクトメモリアクセスDMAコマンドを含んでもよい。他の実現例において、大量の書込み動作のサイズを通信するには、メモリプールの定義を通信するメカニズムを含んでもよい。更に他の実現例において、大量の書込み動作のサイズを通信するには、動的メモリアロケーション時に用いるフラグを含んでもよい。更になお他の実現例において、大量の書込み動作のサイズを通信するには、アプリケーションによる信号を送信することを含んでもよい。持続性メモリに対するアプリケーションレベルでのコヒーレンス管理は、例えば、アプリケーションレベルのメモリコヒーレンスを確立するためのプリミティブなコマンドとして上記で定義した、インプロセス状態及び/またはコミッテッド状態を利用してもよい。図5は、本発明の一実施形態に係るマルチコアシステム500の概略図である。このようなシステムは、例えば、1つまたは複数のバスを介して互いに接続されたプロセッサノード502、プロセッサノード504、プロセッサノード506、及びプロセッサノード508から構成されてもよい。一実現例において、マルチコアシステム500は、共有メモリマルチプロセッサから構成されてもよい。個々のプロセッサノード502、プロセッサノード504、プロセッサノード506、及びプロセッサノード508は、それぞれ、プロセッサ510、プロセッサ512、プロセッサ514、及びプロセッサ516と、キャッシュメモリ530、キャッシュメモリ532、キャッシュメモリ534、及びキャッシュメモリ536と、及び/または、ローカルメモリ520、ローカルメモリ522、ローカルメモリ524、及びローカルメモリ526とを含んでもよい。特定のプロセッサノード内において、このようなローカルメモリは、この特定のプロセッサノードのプロセッサに関連するメインメモリから構成されてもよい。例えば、ローカルメモリ520は、プロセッサノード502内のプロセッサ510に関連するメインメモリから構成されてもよい。一実現例において、ローカルメモリは、他のプロセッサノードのプロセッサによって共有されてもよく、または他のプロセッサノードのプロセッサによってアクセスされてもよい。1つまたは複数のローカルメモリ520、ローカルメモリ522、ローカルメモリ524、及びローカルメモリ526は、持続性メモリの全体または少なくとも一部から構成されてもよい。特定の実現例において、ローカルメモリの一部は、揮発性DRAM等の様々な種類のメモリから構成されてもよい。持続性メモリの一部分は、例えば、1つまたは複数のダイ構造から構成されうるローカルメモリ内では、切れ目なく配置される必要はない。図示していないが、プロセッサユニットは、例えば、同一のダイ上にプロセッサとして集積されたメモリコントローラ、または、別々のダイ上に集積されたメモリコントローラを含んでもよい。また、図5は、4つのノードを持つシステムを示すが、任意の数のノードが含まれてもよく、請求項に記載された内容はこの特定の配置に限定されるものではない。キャッシュメモリ530、キャッシュメモリ532、キャッシュメモリ534、及びキャッシュメモリ536は、それぞれ、ローカルメモリ520、ローカルメモリ522、ローカルメモリ524、及びローカルメモリ526のうち任意のものから得られた情報のコピーを記憶するための高速メモリから構成されてもよい。1つまたは複数このようなキャッシュメモリは、例えば、個々のローカルメモリのアドレスの少なくとも一部分を用いて探索されてもよい。キャッシュメモリを探索するために用いられるメモリアドレスのこのような部分は、キャッシュインデックス部分と呼ばれる。例えば、キャッシュメモリ530は、キャッシュインデックス部分及びキャッシュデータ部分から構成されてもよい。キャッシュインデックス部分は、例えば、上に記載したように、キャッシュメモリ530内に記憶された情報のラインアドレスと、MESI状態情報及びインプロセス状態情報/コミッテッド状態情報等の状態情報とを含んでもよい。勿論、マルチコアシステムのこのような詳細は単に例示であって、請求項に記載された内容はそのように制限されるものではない。図6は、メモリデバイス610を含むコンピュータシステム600の実施形態例を概略的に示す図である。コンピュータデバイス604は、メモリデバイス610を管理するように構成可能な任意のデバイス、装置、または機械の典型的なものとすることができる。メモリデバイス610は、メモリコントローラ615及びメモリ622を含んでもよい。例示であって限定されるものではないが、コンピュータデバイス604は、例えば、デスクトップコンピュータ、ラップトップコンピュータ、ワークステーション、サーバデバイス等の1つまたは複数のコンピュータデバイス及び/またはプラットフォームと、例えば、携帯情報端末PDA、モバイル通信デバイス等の1つまたは複数のパーソナルコンピュータデバイスもしくは装置または1つまたは複数の通信デバイスもしくは装置と、例えば、データベースまたはデータ記憶サービスプロバイダ/システムのようなコンピュータシステム及び/または関連サービスプロバイダ性能とを含み、かつ/またはこれらの任意の組み合わせを含んでもよい。一実施形態において、コンピュータデバイス604は、ブロック620に代表される複数の処理ユニットを含んでもよい。このような複数の処理ユニットは、バス640と、ホストすなわちメモリコントローラ615とを通してメモリ622に動作可能に連結されてもよい。例えば、バス640を通して、複数の処理ユニット620が、メインメモリから構成されうるメモリ622を共有してもよい。処理ユニット620は、データ計算手順またはデータ計算処理の少なくとも一部を実行するように構成可能な1つまたは複数の回路の典型的なものである。例示であって限定されるものではないが、処理ユニット620は、複数1つまたは複数のプロセッサ、コントローラ、マイクロプロセッサ、マイクロコントローラ、特定用途向け集積回路、デジタル信号プロセッサ、プログラマブル論理デバイス、フィールドプログラマブルゲートアレイ等を含んでもよく、あるいは、これらの任意の組み合わせを含んでもよい。処理ユニット620は、例えば、上で議論したメモリパーティション処理と、読み出し、書き込み、及び/または消去等のメモリ関連動作とを処理するように、メモリコントローラ615に通信してもよい。処理ユニット620は、メモリコントローラ615と通信するように適合されたオペレーティングシステムを含んでもよい。このようなオペレーティングシステムは、例えば、バス640上でメモリコントローラ615に送信されるコマンドを生成することができる。このようなコマンドは、例えば、読み出し命令/書き込み命令を含んでもよい。メモリ622は、任意のデータストレージ機構の典型的なものである。メモリ622は、例えば、DRAM624及び/または持続性メモリ626を含んでもよい。特定の実施形態において、メモリ622は、上に記載したように、持続性メモリの少なくとも一部を含むメインメモリから構成されてもよい。メモリ622はまた、持続性メモリの少なくとも一部を同様に含むことのあるキャッシュメモリから構成されてもよい。この例示は処理ユニット620から離れて説明したが、DRAM624の全部または一部は処理ユニット620内に備えられていてもよく、あるいは処理ユニット620と同じ場所に設置されているか、または処理ユニット620に連結されてもよいと理解されるべきである。一実施形態によれば、メモリ622の1つまたは複数の部分は、メモリ622の特定の状態によって表わされるデータ及び/または情報を表す信号を記憶してもよい。例えば、データ及び/または情報を表す電子信号は、データ及び/または情報をバイナリ情報例えば、1及び0として表すように、メモリ622のこうした部分の状態に影響を与えるか、または、メモリ622のこうした部分の状態を変化させることによって、メモリ622の一部分に記憶されてもよい。このように、特定の実現例において、データ及び/または情報を表す信号を記憶するためにメモリ部分の状態をこのように変化させることにより、メモリ622が異なる状態または異なるものに変換される。持続性メモリ626は、例えば、1次メモリprimarymemoryと同一型式のメモリもしくは類似型式のメモリ、及び/または、例えば、PCM、ディスクドライブ、光学ディスクドライブ、テープドライブ、固体状態記憶ドライブ等の1つまたは複数のデータ記憶装置もしくはシステムを含んでもよい。所定の実現例において、持続性メモリ626は動作可能にコンピュータ可読媒体628を受信可能であってもよく、もしくは、コンピュータ可読媒体628に連結するように構成可能であってもよい。コンピュータ可読媒体628は、例えば、システム600における1つまたは複数のデバイスに対するデータ、コード、及び/または命令を運ぶことができ、かつ/または、こうしたデータ、コード、及び/または命令をアクセス可能にすることができる任意の媒体を含むことができる。1つの実施形態において、システム600は、例えば、バス640を介してプロセッサ620に対してメインメモリに対する少なくとも1つの第1のインターフェース及び処理エンティティに対する少なくとも1つの第2のインターフェースを持つメモリコントローラ615から構成されてもよく、メモリコントローラは、キャッシュコヒーレンシプロトコルに従って処理エンティティがメインメモリにアクセスすることを可能にすることができてもよく、かつ、前記メインメモリの少なくとも一部は持続性メモリから構成される。このような持続性メモリは、例えば、PCMから構成されてもよい。コンピュータデバイス604は、例えば、入力/出力632を含んでもよい。入力/出力632は、人及び/または機械の入力を受入れるように構成可能な、または導入するように構成可能な1つまたは複数のデバイスまたは機能、及び/または、人及び/または機械の出力を届けるように構成可能な、または提供するように構成可能な1つまたは複数のデバイスまたは機能の典型的なものである。例示であって限定されるものではないが、入力/出力デバイス632は、動作可能に構成されたディスプレイ、スピーカー、キーボード、マウス、トラックボール、タッチスクリーン、データポート等を含んでもよい。現時点で考えられる実施形態の例について説明して述べてきたが、本発明は、請求項に記載された内容から逸脱することなく、他の様々な変更がなされてもよく、等価なものに置換されてもよいと当業者に理解されるものである。更に、本明細書に記載した主要概念から逸脱することなく、請求項に記載された内容の教示に特定の状況を適用するように多くの変更がなされてもよい。それゆえ、請求項に記載された内容が開示された特定の実施形態に限定されることはないと意図され、そのような請求項に記載された内容はまた、添付した請求項の範囲に含まれる全ての実施形態及びそれらの等価物を包含するものであると意図されている。