半導体基板の一方面側にゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜上の所定領域にゲート電極を形成するゲート電極形成工程と、前記ゲート電極の側壁側にサイドウォールを形成するサイドウォール形成工程と、を備え、前記サイドウォール形成工程は、前記半導体基板の前記一方面側において前記ゲート電極上及び前記ゲート電極の周囲の領域に第1絶縁膜を形成する第1絶縁膜形成工程と、前記第1絶縁膜上に積層させる構成で前記第1絶縁膜とは材質の異なる第2絶縁膜を形成する第2絶縁膜形成工程と、前記第2絶縁膜を形成した後、前記第1絶縁膜及び前記第2絶縁膜における前記ゲート電極の前記側壁側の部分を残しつつ、前記第1絶縁膜及び前記第2絶縁膜をエッチングする工程と、を含むことを特徴とする半導体装置の製造方法。前記第1絶縁膜は酸化シリコンを主体として構成され、前記第2絶縁膜は窒化シリコンを主体として構成されることを特徴とする請求項1に記載の半導体装置の製造方法。前記サイドウォール形成工程は、さらに、前記第2絶縁膜のエッチングの終点を検出する終点検出工程を有していることを特徴とする請求項1又は請求項2に記載の半導体装置の製造方法。前記サイドウォール形成工程の前に、前記半導体基板の前記一方面側に、バイポーラトランジスタを形成するバイポーラトランジスタ形成工程をさらに含み、前記第1絶縁膜形成工程及び前記第2絶縁膜形成工程において、前記バイポーラトランジスタ上にも前記第1絶縁膜及び前記第2絶縁膜をそれぞれ形成することを特徴とする請求項1から請求項3のいずれか一項に記載の半導体装置の製造方法。半導体基板と、前記半導体基板の一方面側に形成されたゲート絶縁膜と、前記ゲート絶縁膜上の所定領域に形成されたゲート電極と、前記ゲート電極の側壁側に形成されたサイドウォールと、を備え、前記サイドウォールは、前記半導体基板の前記一方面側において前記ゲート電極上及び前記ゲート電極の周囲の領域に形成された第1絶縁膜と、前記第1絶縁膜上に積層される構成で形成された前記第1絶縁膜とは材質の異なる第2絶縁膜とからなり、前記第2絶縁膜を形成した後、前記第1絶縁膜及び前記第2絶縁膜における前記ゲート電極の前記側壁側の部分を残しつつ、前記第2絶縁膜よりも前記第1絶縁膜のほうがエッチング速度が遅くなるように前記第1絶縁膜及び前記第2絶縁膜を除去して形成されたことを特徴とする半導体装置。前記第1絶縁膜は酸化シリコンを主体として構成され、前記第2絶縁膜は窒化シリコンを主体として構成されたことを特徴とする請求項5に記載の半導体装置。ところで、半導体装置の分野では、MOSFETと共に、バイポーラトランジスタを同一の半導体基板上に集積することがある。このようなバイポーラトランジスタは、素子形成工程において、不純物を活性化させる過程で、高温例えば1000°C前後の熱処理を施す必要がある。一方、MOSFET等の素子では、高温で熱処理されると、不純物拡散層の不純物が周辺に拡散してしまい、所望の不純物拡散層の領域が得られないといった問題がある。そのため、MOSFETとバイポーラトランジスタとを同一の半導体基板上に形成する場合には、高温の熱処理が必要なバイポーラトランジスタを、MOSFETよりも先に形成することが望ましい。他方、バイポーラトランジスタを先に形成した後にMOSFETを形成する場合には、MOSFETの素子形成工程における処理が、先に形成されたバイポーラトランジスタの特性に影響を及ぼさないようにしなければならない。しかしながら、上記特許文献1~4の構成では、ゲート電極の側壁にサイドウォールを形成する工程において、サイドウォールが単層、多層に関わらず、MOSFETが形成される側の半導体基板の一面側に、酸化膜等のサイドウォール用の膜を一層形成した後、この膜のゲート電極の側壁以外の部分を除去するために、エッチングを行うようにしている。このように、サイドウォール用の膜を単にエッチング即ち、エッチバックする場合には、この膜の下層側の領域までもが不用意に削られてしまう虞があった。例えば、バイポーラトランジスタが同一の半導体基板上に形成されている場合には、サイドウォール用の膜をエッチングする際に、バイポーラトランジスタの不純物拡散層まで削られてしまう虞があり、これにより所望の素子特性が得られなくなるという問題があった。特に酸化膜をエッチングする場合には、半導体基板の面内においてエッチングのバラツキが大きくなりやすく、サイドウォールを精度よく形成することが難しかった。本発明は、上述した課題を解決するためになされたものであり、ゲート電極の側壁側にサイドウォールを精度よく形成することが可能な半導体装置の製造方法及び半導体装置を提供することにある。本発明は、上述した課題を解決するためになされたものであり、第1の発明は、半導体基板の一方面側にゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜上の所定領域にゲート電極を形成するゲート電極形成工程と、前記ゲート電極の側壁側にサイドウォールを形成するサイドウォール形成工程と、を備え、前記サイドウォール形成工程は、前記半導体基板の前記一方面側において前記ゲート電極上及び前記ゲート電極の周囲の領域に第1絶縁膜を形成する第1絶縁膜形成工程と、前記第1絶縁膜上に積層させる構成で前記第1絶縁膜とは材質の異なる第2絶縁膜を形成する第2絶縁膜形成工程と、前記第2絶縁膜を形成した後、前記第1絶縁膜及び前記第2絶縁膜における前記ゲート電極の前記側壁側の部分を残しつつ、前記第1絶縁膜及び前記第2絶縁膜をエッチングする工程と、を含むことを特徴とする。また、第2の発明は、半導体基板と、前記半導体基板の一方面側に形成されたゲート絶縁膜と、前記ゲート絶縁膜上の所定領域に形成されたゲート電極と、前記ゲート電極の側壁側に形成されたサイドウォールと、を備え、前記サイドウォールは、前記半導体基板の前記一方面側において前記ゲート電極上及び前記ゲート電極の周囲の領域に形成された第1絶縁膜と、前記第1絶縁膜上に積層される構成で形成された前記第1絶縁膜とは材質の異なる第2絶縁膜とからなり、前記第2絶縁膜を形成した後、前記第1絶縁膜及び前記第2絶縁膜における前記ゲート電極の前記側壁側の部分を残しつつ、前記第2絶縁膜よりも前記第1絶縁膜のほうがエッチング速度が遅くなるように前記第1絶縁膜及び前記第2絶縁膜を除去して形成されたことを特徴とする。請求項1の発明では、まず、半導体基板の一方面側においてゲート電極上及びゲート電極の周囲の領域に第1絶縁膜を形成する。次に、第1絶縁膜上に積層させる構成で第1絶縁膜とは材質の異なる第2絶縁膜を形成する。そして、第1絶縁膜及び第2絶縁膜におけるゲート電極の側壁側の部分を残しつつ、これら第1絶縁膜及び第2絶縁膜をエッチングし、ゲート電極の側壁側にサイドウォールを形成するようにしている。これにより、第1絶縁膜及び第2絶縁膜のエッチングを、それぞれの絶縁膜に適した速度で行うことにより、エッチングをより制御しやすくなり、第1絶縁膜よりも下層側の領域が不用意に削られてしまうのを抑えることができ、サイドウォールを精度よく形成することができる。請求項2の発明では、第1絶縁膜は酸化シリコンを主体として構成され、第2絶縁膜は窒化シリコンを主体として構成されている。このように、第1絶縁膜及び第2絶縁膜を共にシリコン系材料で構成することで、チャンバー内の汚染を抑えることができる。さらに、半導体装置がシリコンを主体として構成される場合には、半導体装置内に余分な不純物が混入するのを抑えることができる。また、サイドウォールを、酸化シリコン単層で構成する場合と比較して、酸化シリコンを主体とした第1絶縁膜酸化膜と窒化シリコンを主体とした第2絶縁膜窒化膜の2層で構成することで、比較的制御が難しい半導体基板面内でのエッチングレートのバラツキが大きくなり易い酸化膜のエッチング量が少なく済むため、よりエッチングのバラツキを抑えて、所望の厚さのサイドウォールを形成することができる。請求項3の発明では、サイドウォール形成工程において、さらに、第2絶縁膜のエッチングの終点を検出するようにしている。このように、第2絶縁膜の終点を検出することで、第2絶縁膜の不要な部分ゲート電極の側壁側を除く部分を確実に除去することができる。また、第1絶縁膜のエッチング時間オーバーエッチング時間を比較的短く抑えることができるため、第2絶縁膜よりも下層側の領域が不用意に削られてしまうのを一層抑えることができる。請求項4の発明では、サイドウォール形成工程の前に、半導体基板の一方面側にバイポーラトランジスタを形成し、このバイポーラトランジスタ上にも第1絶縁膜及び第2絶縁膜をそれぞれ形成するようにしている。このような構成では、第1絶縁膜をエッチングする際に、第1絶縁膜よりも下層側に設けられるバイポーラトランジスタの領域が不用意に削られてしまうことが懸念される。しかしながら、本発明では、第1絶縁膜及び第2絶縁膜のエッチングを、それぞれの絶縁膜に適した速度で行うことにより、第1絶縁膜のエッチングを精度高く行うことができ、このバイポーラトランジスタの領域が不用意に削られてしまうのを抑えることができる。請求項5の半導体装置は、ゲート電極の側壁側に形成されたサイドウォールを備えている。そして、このサイドウォールは、半導体基板の一方面側においてゲート電極上及びゲート電極の周囲の領域に形成された第1絶縁膜と、第1絶縁膜上に積層される構成で形成された第1絶縁膜とは材質の異なる第2絶縁膜とから構成されており、第2絶縁膜を形成した後、第1絶縁膜及び第2絶縁膜におけるゲート電極の側壁側の部分を残しつつ、第2絶縁膜よりも第1絶縁膜のほうが、エッチング速度が遅くなるように第1絶縁膜及び第2絶縁膜を除去して形成されている。このように構成される半導体装置では、第1絶縁膜よりも下層側の領域が不用意に削られることが抑えられて、サイドウォールが精度よく形成されているので、高い信頼性を確保することができる。請求項6の半導体装置は、第1絶縁膜が酸化シリコンを主体として構成され、第2絶縁膜が窒化シリコンを主体として構成されている。このように構成される半導体装置では、サイドウォールが酸化シリコン単層で構成された半導体装置と比較して、サイドウォールが精度よく形成されているので、高い信頼性を確保することができる。さらに、第1絶縁膜及び第2絶縁膜が共にシリコン系材料により構成されているため、半導体装置がシリコンを主体として構成されている場合には、半導体装置内に余分な不純物が混入するのを抑えることができる。[第1実施形態]以下、本発明の第1実施形態について、詳細に説明する。図1~図4は、第1実施形態に係る半導体装置の製造工程を示す断面説明図である。図5は、エッチング条件とエッチング選択比の関係を示す図である。本実施形態では、CMOS型などのMOSFETとバイポーラトランジスタが同一半導体基板上に形成された半導体装置例えば、Bi-CMOSなどを例に挙げて説明する。本発明の半導体装置の製造方法では、半導体基板の一方面側に、バイポーラトランジスタを形成するバイポーラトランジスタ形成工程と、半導体基板の一方面側にゲート絶縁膜を形成するゲート絶縁膜形成工程と、ゲート絶縁膜上の所定領域にゲート電極を形成するゲート電極形成工程と、ゲート電極の側壁側にサイドウォールを形成するサイドウォール形成工程を少なくとも行うようにしている。以下、図1~図5を参照してそれぞれの工程を順に説明する。特に、本実施形態では、ゲート電極の側壁側にサイドウォールを形成するサイドウォール形成工程について主に説明する。本発明では、例えば、シリコンからなる支持基板3上にシリコン酸化膜SiO2からなる埋込酸化膜4を介してシリコンからなるSOISiliconOnInsulator層2を積層して形成されるSOI基板5を用いることができる。SOI層2は、SOI基板5の一方面側図1~図4において上側に配置されており、支持基板3に貼り合わせたシリコン基板を所定の厚さに研磨したり、シリコンを支持基板3上に堆積したりすることによって形成することができる。なお、SOI基板5は、半導体基板の一例に相当する。まず、このSOI基板5の一方面側のSOI層2にバイポーラトランジスタ20を形成する。バイポーラトランジスタ20は、公知の方法によって形成することができ、NPNトランジスタであってもよく、PNPトランジスタであってもよい。例えば、NPNトランジスタの場合、SOI層2を低濃度N型シリコン層で構成するか、SOI層2に低濃度N型シリコン領域をウェル構造によって形成し、この表面にベース15及びコレクタ16を形成する。そして、ベース15内に、エミッタ17を形成する。なお、ベース15とコレクタ16は、LOCOS酸化膜9によって、絶縁分離される。また、バイポーラトランジスタ20と、後述のMOSFET30とは、トレンチ分離部6により絶縁分離されている。トレンチ分離部6は、SOI層2の表面から埋込酸化膜4に達するトレンチ7とトレンチ7内を充填するように埋め込まれた埋込膜8例えば、SiO2などの酸化膜とによって構成されている。なお、SOI基板5の一方面側に、バイポーラトランジスタ20を形成する工程は、バイポーラトランジスタ形成工程の一例に相当する。次に、SOI層2上に、酸化シリコン膜50を形成する。この酸化シリコン膜は、MOSFET30が形成される領域以下、MOS領域というよりも、バイポーラトランジスタ20が形成されている領域以下、Bip領域というのほうが厚くなるように形成される。例えば、この酸化シリコン50の膜厚は、MOS領域が8.5nm程度、Bip領域が25nm程度で構成される。また、後述のゲート電極34の下層側となる位置に形成される酸化シリコン膜50は、ゲート絶縁膜33として機能する。なお、SOI基板5の一方面側にゲート絶縁膜33を形成する工程は、ゲート絶縁膜形成工程の一例に相当する。次に、この酸化シリコン膜50の表面上に、多結晶シリコン膜51を3000~4000Å形成し、この多結晶シリコン膜51にリンなどの不純物をドープする。そして、フォトリソグラフィとドライエッチングにより、ゲート電極34を形成する。さらに、このゲート電極34を利用した自己整合法によりイオン注入を行って低濃度の浅い不純物拡散層である電界緩和層35を形成する図1A。なお、ゲート電極34を形成する工程は、ゲート電極形成工程の一例に相当する。次に、SOI基板5の一方面側において、ゲート電極34上及びゲート電極34の周囲の領域バイポーラトランジスタ20を含む領域に、酸化シリコン膜を主体として構成される第1絶縁膜40をCVD法などによって250Å程度形成する図1B。さらに、この第1絶縁膜40上即ち、バイポーラトランジスタ20を含む領域に、窒化シリコンを主体として構成される第2絶縁膜42をCVD法などによって1300~1500Å程度積層する図1C。なお、ゲート電極34上及びゲート電極34の周囲の領域に第1絶縁膜40を形成する工程は、第1絶縁膜形成工程の一例に相当する。また、第1絶縁膜40上に第1絶縁膜40とは材質の異なる第2絶縁膜42を形成する工程は、第2絶縁膜形成工程の一例に相当する。次に、これら第1絶縁膜40及び第2絶縁膜42に対して、それぞれの絶縁膜に適した速度で異方性ドライエッチングを行い、ゲート電極34の側壁34a側にサイドウォール45を形成する。具体的には、第1絶縁膜40及び第2絶縁膜42におけるゲート電極34の側壁34a側の部分を残しつつ、第2絶縁膜42よりも第1絶縁膜40のほうが、エッチング速度が遅くなるように、第1絶縁膜40及び第2絶縁膜42を除去する。本発明者は、第2絶縁膜42よりも第1絶縁膜40のほうが、エッチング速度が遅くなる条件について鋭意研究し、図5に示す結果を得た。図5に示すように、実施例1及び実施例2の条件では、窒化シリコンを主体として構成される第2絶縁膜42よりも酸化シリコン膜を主体として構成される第1絶縁膜40のほうがエッチング速度が遅くなることを見出した。これら実施例1及び実施例2の条件でエッチングを行うことにより、サイドウォールを精度よく形成することができる。とりわけ、第1絶縁膜40と第2絶縁膜42との選択比が大きい実施例1の条件で、エッチングを行うことが好ましい。そして、実施例1に示す条件で、第2絶縁膜42、第1絶縁膜40の順でエッチングを行う図2A。更に、本実施形態では、この第2絶縁膜42のエッチングの終点を検出するようにしている。第2絶縁膜42の終点検出は、公知の方法によって行うことができ、具体的には、例えば、第2絶縁膜42の残膜の厚さを光学的に測定反射率や屈折率等を分析することで行うことができる。また、エッチング時のプラズマの特定スペクトル線を観測し、そのスペクトル線の発光強度の変化に基づいて、第2絶縁膜42の終点を検出することもできる。そして、第2絶縁膜42の終点を検出した後、オーバーエッチング時間において、第1絶縁膜40及び酸化シリコン膜50のエッチングを連続的に行う。オーバーエッチング時間において、遅いエッチング速度で第1絶縁膜40をエッチングすることにより、Bip領域の酸化シリコン膜50が不用意に削られてしまうのを抑えることができる。このようにして、ゲート電極34の側壁34a側にサイドウォール45を形成することができる図2B。なお、第2絶縁膜のエッチングの終点を検出する工程は、終点検出工程の一例に相当する。次に、熱酸化法により全面に酸化膜52を形成する図3A。そして、ソース領域36、ドレイン領域37に必要な不純物をイオン注入し、MOSFET30を形成する図3B。なお、図中の矢印は、不純物イオン注入を示している。また、nチャネル型MOSFETとpチャネル型MOSFETとからなるCMOS型のMOSFETを製造する場合には、Nウェル領域やPウェル領域がさらに形成される図示略。次に、ホウ素リン含有ケイ酸ガラスBPSG膜54を形成する。次いで、TEOSテトラエトキシシラン膜55を形成する図3C。なお、BPSG膜54を形成した後、このBPSG膜54をCMPChemicalMechanicalPolishingなどの方法によって研磨し、表面を平坦化してもよい。次に、BPSG膜54及びTEOS膜55中に、フォトリソグラフィとエッチングによりコンタクトホール56を形成し、このコンタクトホール56にアルミ若しくはタングステンを埋め込む図4A。そして、アルミ膜をスパッタなどの方法により形成し、フォトリソグラフィとドライエッチングによりこのアルミ膜にパターンニングを施し、引き出し線電極58を形成し、半導体装置1を製造することができる。以上説明したように、本第1実施形態に係る半導体装置1の製造方法によれば、まず、SOI基板5の一方面側においてゲート電極34上及びゲート電極34の周囲の領域に第1絶縁膜40を形成する。次に、第1絶縁膜40上に積層させる構成で第1絶縁膜40とは材質の異なる第2絶縁膜42を形成する。そして、第1絶縁膜40及び第2絶縁膜42におけるゲート電極34の側壁34a側の部分を残しつつ、第1絶縁膜40及び第2絶縁膜42のエッチングを、それぞれの絶縁膜に適した速度即ち、第2絶縁膜42よりも第1絶縁膜40のほうが、エッチング速度が遅くなる条件で行い、ゲート電極34の側壁34a側にサイドウォール45を形成するようにしている。このように、第1絶縁膜40のエッチング速度を第2絶縁膜42よりも遅くすることで、サイドウォール45を単層で構成する場合若しくは、第1絶縁膜40と第2絶縁膜42のエッチング速度を等しくする場合と比較して、エッチングにかかる時間を抑えて、サイドウォール45を精度よく形成することができる。より具体的には、外層側に設けられるとともに比較的厚く1300~1500Å程度構成される第2絶縁膜42は、比較的速い速度でエッチングし、一方、SOI層2表面近傍に設けられるとともに比較的薄く250Å程度構成される第1絶縁膜40は、比較的遅い速度でエッチングするようにしているので、絶縁膜全体でのエッチングレートをある程度確保することができるエッチングレートの低下を抑えることができるとともに、第1絶縁膜40のエッチングの終了タイミングを容易に制御でき、第1絶縁膜40よりも下層側の領域が不用意に削られてしまうのを抑えることができる。また、第1絶縁膜40は酸化シリコンを主体として構成され、第2絶縁膜42は窒化シリコンを主体として構成されている。このように、第1絶縁膜40及び第2絶縁膜42を共にシリコン系材料で構成することで、チャンバー内の汚染を抑えることができる。さらに、シリコンを主体として構成される半導体装置1内に余分な不純物が混入するのを抑えることができる。また、サイドウォール45を、酸化シリコン単層で構成する場合と比較して、酸化シリコンを主体とした第1絶縁膜40酸化膜と窒化シリコンを主体とした第2絶縁膜42窒化膜の2層で構成することで、比較的制御が難しいSOI基板5面内でのエッチングレートのバラツキが大きくなり易い酸化膜のエッチング量が少なく済むため、よりエッチングのバラツキを抑えて、所望の厚さのサイドウォール45を形成することができる。さらに、サイドウォール形成工程において、第2絶縁膜42のエッチングの終点を検出するようにしている。このように、第2絶縁膜42の終点を検出することで、第2絶縁膜42の不要な部分ゲート電極34の側壁34a側を除く部分を確実に除去することができる。また、第1絶縁膜40のエッチング時間オーバーエッチング時間を比較的短く抑えることができるため、第2絶縁膜42よりも下層側の領域特にBip領域が不用意に削られてしまうのを一層抑えることができる。そして、サイドウォール形成工程の前に、SOI基板5の一方面側にバイポーラトランジスタ20を形成し、このバイポーラトランジスタ20上にも第1絶縁膜40及び第2絶縁膜42をそれぞれ形成するようにしている。このような構成では、第1絶縁膜40をエッチングする際に、第1絶縁膜40よりも下層側に設けられるバイポーラトランジスタ20の領域が不用意に削られてしまうことが懸念される。しかしながら、本発明では、第1絶縁膜40のエッチング速度を第2絶縁膜42よりも遅くすることで、第1絶縁膜40のエッチングを精度高く行うことができ、このバイポーラトランジスタ20の領域が不用意に削られてしまうのを抑えることができる。また、本第1実施形態に係る半導体装置1は、ゲート電極34の側壁34a側に形成されたサイドウォール45を備えている。そして、このサイドウォール45は、SOI基板5の一方面側においてゲート電極34上及びゲート電極34の周囲の領域に形成された第1絶縁膜40と、第1絶縁膜40上に積層される構成で形成された第1絶縁膜40とは材質の異なる第2絶縁膜42とから構成されており、第2絶縁膜42を形成した後、第1絶縁膜40及び第2絶縁膜42におけるゲート電極34の側壁34a側の部分を残しつつ、第2絶縁膜42よりも第1絶縁膜40のほうが、エッチング速度が遅くなるように第1絶縁膜40及び第2絶縁膜42を除去して形成されている。このように構成される半導体装置1では、第1絶縁膜40よりも下層側の領域が不用意に削られることが抑えられて、サイドウォール45が精度よく形成されているので、高い信頼性を確保することができる。また、半導体装置1は、第1絶縁膜40が酸化シリコンを主体として構成され、第2絶縁膜42が窒化シリコンを主体として構成されている。このように構成される半導体装置1では、サイドウォール45が酸化シリコン単層で構成された半導体装置1と比較して、サイドウォール45が精度よく形成されているので、高い信頼性を確保することができる。さらに、第1絶縁膜40及び第2絶縁膜42が共にシリコン系材料により構成されているため、半導体装置1がシリコンを主体として構成されている場合には、半導体装置1内に余分な不純物が混入するのを抑えることができる。[他の実施形態]本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。上記実施形態では、第2絶縁膜42と第1絶縁膜40のエッチングを連続して行うようにしたが、断続的に行ってもよい。例えば、第2絶縁膜42の終点を検出した後、一旦エッチングを停止させてもよい。この場合、例えば、第2絶縁膜42とは異なる条件で第1絶縁膜40のエッチングを行うようにしてもよい。上記各実施形態では、半導体基板にSOI基板1を用いた構成を例示したが、これに限定されず、例えば、シリコンのみからなる半導体基板を用いる構成としてもよい。