半導体基板上に層間絶縁膜、犠牲膜、及び半導体パターンを形成し、前記層間絶縁膜及び犠牲膜は前記半導体基板と平行な第1方向に形成し、前記半導体パターンは前記半導体基板に垂直である第2方向に形成し、前記層間絶縁膜及び犠牲膜をパターニングして開口部を形成し、前記開口部を金属で満たし、前記開口部に前記金属が満たされた前記半導体基板をアニーリングannealingする各工程を有することを特徴とするセルストリングの製造方法。前記開口部を金属で満たす工程は、前記金属と前記犠牲膜とが接して界面を形成するように前記開口部を金属で満たすことを特徴とする請求項1に記載のセルストリングの製造方法。前記アニーリングする間に前記界面で前記犠牲膜を構成する粒子の拡散速度は、前記金属を構成する粒子の拡散速度より速いことを特徴とする請求項2に記載のセルストリングの製造方法。前記犠牲膜はSi膜を含み、前記金属はAlを含むことを特徴とする請求項3に記載のセルストリングの製造方法。前記半導体基板をアニーリングする工程は、350~400°Cで1時間の間、前記半導体基板をアニーリングすることを特徴とする請求項1に記載のセルストリングの製造方法。半導体基板上に多数の層間絶縁膜、犠牲膜、及び半導体パターンを形成し、前記多数の層間絶縁膜及び犠牲膜は前記半導体基板と平行な第1方向に形成し、前記多数の半導体パターンは前記半導体基板に垂直である第2方向に形成し、前記多数の層間絶縁膜及び犠牲膜をパターニングして多数の開口部を形成し、前記多数の開口部を金属で満たし、前記多数の開口部に前記金属が満たされた前記半導体基板をアニーリングする各工程を有することを特徴とする不揮発性メモリ装置の製造方法。前記多数の開口部を形成する工程は、前記多数の半導体パターンの間に積層された前記多数の層間絶縁膜及び犠牲膜をパターニングして多数の開口部を形成することを特徴とする請求項6に記載の不揮発性メモリ装置の製造方法。前記多数の開口部は、前記第1方向に平行に延長されて形成されることを特徴とする請求項7に記載の不揮発性メモリ装置の製造方法。前記各開口部の上面形状は、前記各半導体パターンの上面形状と同一であることを特徴とする請求項7に記載の不揮発性メモリ装置の製造方法。半導体基板上に該半導体基板と平行な第1方向に多数の層間絶縁膜とSi膜とを交互に積層し、前記積層された多数の層間絶縁膜及びSi膜をパターニングして前記半導体基板に垂直である第2方向に多数の半導体パターンを形成し、前記積層された多数の層間絶縁膜、Si膜、及び前記多数の半導体パターン上に上部絶縁膜を形成し、前記多数の層間絶縁膜、Si膜、及び前記上部絶縁膜をパターニングして前記第1方向に平行に延長された多数の開口部を形成し、前記多数の開口部によって露出した前記半導体基板に該半導体基板の導電型と異なる導電型の不純物をインプラントし、前記Alと前記多数のSi膜とが接して多数の界面を形成するように多数の開口部をAlで満たし、前記半導体基板を350~400°Cで1時間の間アニーリングする各工程を有することを特徴とする不揮発性メモリ装置の製造方法。本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、低抵抗特性を有するセルストリングの製造方法を提供することにある。本発明の他の目的は、低抵抗特性を有する不揮発性メモリ装置の製造方法を提供することにある。上記目的を達成するためになされた本発明の一特徴によるセルストリングの製造方法は、半導体基板上に層間絶縁膜、犠牲膜、及び半導体パターンを形成し、前記層間絶縁膜及び犠牲膜は前記半導体基板と平行な第1方向に形成し、前記半導体パターンは前記半導体基板に垂直である第2方向に形成し、前記層間絶縁膜及び犠牲膜をパターニングして開口部を形成し、前記開口部を金属で満たし、前記開口部に前記金属が満たされた前記半導体基板をアニーリングannealingする各工程を有する。上記他の目的を達成するためになされた本発明の一特徴による不揮発性メモリ装置の製造方法は、半導体基板上に多数の層間絶縁膜、犠牲膜、及び半導体パターンを形成し、前記多数の層間絶縁膜及び犠牲膜は前記半導体基板と平行な第1方向に形成し、前記多数の半導体パターンは前記半導体基板に垂直である第2方向に形成し、前記多数の層間絶縁膜及び犠牲膜をパターニングして多数の開口部を形成し、前記多数の開口部を金属で満たし、前記多数の開口部に前記金属が満たされた前記半導体基板をアニーリングする各工程を有する。上記他の目的を達成するためになされた本発明の他の特徴による不揮発性メモリ装置の製造方法は、半導体基板上に該半導体基板と平行な第1方向に多数の層間絶縁膜とSi膜とを交互に積層し、前記積層された多数の層間絶縁膜及びSi膜をパターニングして前記半導体基板に垂直である第2方向に多数の半導体パターンを形成し、前記積層された多数の層間絶縁膜、Si膜、及び前記多数の半導体パターン上に上部絶縁膜を形成し、前記多数の層間絶縁膜、Si膜、及び前記上部絶縁膜をパターニングして前記第1方向に平行に延長された多数の開口部を形成し、前記多数の開口部によって露出した前記半導体基板に該半導体基板の導電型と異なる導電型の不純物をインプラントし、前記Alと前記多数のSi膜とが接して多数の界面を形成するように多数の開口部をAlで満たし、前記半導体基板を350~400°Cで1時間の間アニーリングする各工程を有する。その他、本発明の実施形態の具体的な内容は詳細な説明及び図面に含まれる。本発明によれば、層間絶縁膜とSi膜を3次元的に積層した後にこれらをパターニングして開口部を形成し、AlとSi膜とが接して界面を形成するように開口部をAlで満たした後に半導体基板をアニーリングすることでSiがAlに置換され、メモリセルストリングのコントロールゲートとして機能する各導電膜が低抵抗特性を有する不揮発性メモリ装置を製造することができ、高速な動作が期待できる。本発明の利点、特徴、及びそれらを達成する方法は、図面と共に詳細に後述する実施形態を参照すれば明確になるであろう。しかし、本発明は、以下で開示する実施形態に限定されるものではなく、異なる多様な形態で具現することが可能である。本実施形態は、単に本発明の開示が完全になるように、本発明が属する技術分野で通常の知識を有する者に対して発明の範疇を完全に知らしめるために提供するものである。図面に表示する構成要素のサイズ及び相対的なサイズは説明を明瞭にするため誇張することがある。明細書全体に亘って、同一の参照符号は同一の構成要素を指し、及び/又はは言及したアイテムのそれぞれ及び一つ以上の全ての組合せを含む。他に定義しなければ、本明細書で使用する全ての用語技術及び科学的用語を含むは、本発明が属する技術分野で通常の知識を有する者に共通に理解され得る意味で使用するものである。また、一般的に使用される辞典に定義されている用語は、明確に特別に定義されていない限り理想的に又は過度に解釈されない。先ず、図1~図4を参照して本発明の一実施形態による不揮発性メモリ装置について説明する。図1は、本発明の一実施形態による不揮発性メモリ装置の斜視図であり、図2は、図1に示すM-M’及びP-P’に沿って切断した断面図であり、図3は、図2に示すA領域を拡大した図である。図4は、本発明の一実施形態によるセルストリングの回路図である。図1では、配線の形態を明確に示すため、図2及び図3に示す絶縁膜を省略して図示する。図1及び図2を参照すると、半導体基板10上に、半導体基板10と垂直である第2方向例えば、Z方向に円柱形状の多数の半導体パターン100が形成される。ここで半導体基板10及び多数の半導体パターン100は、例えば、単結晶半導体物質例えば、単結晶シリコンからなるが、本発明はこれに制限されるものではない。また、このような多数の半導体パターン100を構成する単結晶シリコンは、例えば、非晶質シリコンを熱により相転移させて形成されたものであり得、半導体基板10をシードseedとするエピタキシャル成長工程により形成されたものであり得るが、本発明はこれに制限されるものではない。多数の半導体パターン100は、規則的な配列を有し、半導体基板10上に形成される。即ち、多数の半導体パターン100は、図1に示すように、第1方向例えば、X方向及び第1方向と直交する第3方向例えば、Y方向に各々一定間隔を有し、規則的に形成される。半導体基板10と半導体パターン100が接する領域にはソース領域110が形成される。このようなソース領域110は半導体基板10及び半導体パターン100と異なる導電型でドーピングされている。例えば、半導体基板10及び半導体パターン100が第1導電型例えば、P型である場合、ソース領域110は第2導電型例えば、N型であり得る。また、ソース領域110が形成された反対側にはドレーン領域120が形成される。このようなドレーン領域120もまた半導体基板10及び半導体パターン100と異なる導電型でドーピングされている。一方、多数の半導体パターン100の間の半導体基板10には共通ソース領域200が形成される。このような共通ソース領域200もまた半導体基板10と異なる導電型でドーピングされている。例えば、半導体基板10が第1導電型例えば、P型である場合、共通ソース領域200は第2導電型例えば、N型であり得る。このような共通ソース領域200の不純物濃度はソース領域110又はドレーン領域120の不純物濃度より高くてもよい。そして、共通ソース領域200は本実施形態により製造された不揮発性メモリ装置の共通ソースラインCSLを構成する。多数の半導体パターン100のそれぞれの両側面には第1層間絶縁膜~第6層間絶縁膜20a~20fと第1導電膜~第6導電膜40a~40fが形成される。このような第1層間絶縁膜~第6層間絶縁膜20a~20fと第1導電膜~第6導電膜40a~40fは半導体基板10と平行な第1方向例えば、X方向に形成される。一方、図2に示すように、円滑な配線連結のために第1導電膜~第6導電膜40a~40fの終端部は階段形状で形成されてもよい。ここで、第1導電膜40a、第2導電膜~第5導電膜40b~40e、第6導電膜40fは、各々本実施形態により製造された不揮発性メモリ装置の接地選択ラインGSL、ワードラインWL、ストリング選択ラインSSLである。ここで、本実施形態により製造された不揮発性メモリ装置の第1導電膜~第6導電膜40a~40fは金属膜である。具体的に、第1導電膜~第6導電膜40a~40fはAl膜であり得る。より具体的には、第1導電膜~第6導電膜40a~40fはSi膜がAl膜に置換されて形成されたAl膜であり得る。このような第1導電膜~第6導電膜40a~40fは先立って説明したように各々本実施形態により製造された不揮発性メモリ装置の接地選択ラインGSL、ワードラインWL、ストリング選択ラインSSLとして機能するため、不揮発性メモリ装置は低抵抗特性を有する。即ち、Si例えば、Poly-Siの比抵抗はAlの比抵抗より高いため、第1導電膜~第6導電膜40a~40fがAlと同じ金属からなる場合、接地選択ラインGSL、ワードラインWL、ストリング選択ラインSSLの抵抗が減少する。従って、不揮発性メモリ装置は低抵抗特性を有する。このような第1導電膜~第6導電膜40a~40fの具体的な製造工程については後述する。一方、図2に示していないが、半導体パターン100と第1層間絶縁膜~第6層間絶縁膜20a~20f及び第1導電膜~第6導電膜40a~40fの間には、例えば、ONO膜130が形成される。図2に示すA領域を拡大した図3を参照してこれをより具体的に説明すると、第1層間絶縁膜~第6層間絶縁膜20a~20f及び第1導電膜~第6導電膜40a~40fの側面には第1酸化膜130a、窒化膜130b、第2酸化膜130cを含むONO膜130が形成される。ここで、第3導電膜40c及び第4導電膜40dがコントロールゲートとして機能するとき、第1酸化膜130aはブロッキング膜、窒化膜130bはフローティングゲート、第2酸化膜130cはトンネリング膜として機能する。これと関連し、図1、図2、及び図4を参照してより具体的に説明すると、一つの半導体パターン100には一つのセルストリングcellstringを成すセルトランジスタが形成される。このようなセルトランジスタは第2方向例えば、Z方向に直列接続されている。ここでセルトランジスタはメモリトランジスタMTと選択トランジスタ300、305を含み、メモリトランジスタMTはフローティングゲートに電荷が保存されてデータを保存するトランジスタであり、選択トランジスタ300、305はストリングを選択するストリング選択トランジスタ300と接地ラインを選択する接地選択トランジスタ305を含む。ここで、半導体パターン100はこのようなメモリトランジスタMTと選択トランジスタ300、305のチャネル役割を果たす。再び、図4を参照すると、第1導電膜40aは接地選択ラインGSLであり、接地選択トランジスタ305のゲートに接続されている。第2導電膜~第5導電膜40b~40eはワードラインWLであり、メモリトランジスタMTのコントロールゲートとして機能する。ここではワードラインWLの数が4個である場合を例示しているが、本発明はこれに制限されるものではなく、ワードラインWLの数は必要に応じてこれより多いか又は少なくてもよい。最後に、第6導電膜40fはストリング選択ラインSSLであり、ストリング選択トランジスタ300のゲートに接続されている。一方、メモリトランジスタMT及び選択トランジスタ300、305は、図示するように、後述するビットライン70に直列接続される。このように、本実施形態により製造された不揮発性メモリ装置は半導体基板10から垂直に延長された半導体パターン100と、半導体パターン100をチャネルとして使用するセルトランジスタMT、300、305と、半導体パターン100と電気的に接続されるビットライン70を含むいわゆる縦型NANDフラッシュVerticalNANDFlashメモリ装置である。再び、図1及び図2を参照すると、第1層間絶縁膜~第6層間絶縁膜20a~20fと第1導電膜~第6導電膜40a~40fの上部には上部絶縁膜50が形成される。この上部絶縁膜50には多数の開口部400が形成され、この開口部400は第1導電膜~第6導電膜40a~40fが第3方向例えば、Y方向に延長しないように第1導電膜~第6導電膜40a~40fを切断する。ビットライン70は第3方向例えば、Y方向に平行に延長して形成される。このビットライン70は、図1及び図2に示すように半導体パターン100に直接接続されるように形成されてもよく、別途のビットラインコンタクト図示せずが形成されて半導体パターン100に接続されるように形成されてもよい。一方、第1配線80は第1配線コンタクト62を介して各々第1導電膜~第5導電膜40a~40eに接続される。そして第6導電膜40fは第2配線コンタクト図示せずを介して第2配線85に接続される。次に、図5~図13を参照して、本発明の一実施形態及びその変形実施形態による不揮発性メモリ装置の製造方法について説明する。図5~図13は、本発明の一実施形態及びその変形実施形態による不揮発性メモリ装置の製造方法を説明するための中間ステップ図である。ここでは一つのセルストリングcellstringに4個のワードラインWLが形成される不揮発性メモリ装置を例に挙げて説明するが、先立って説明したように、本発明はこれに制限されるものではない。先ず、図1及び図5を参照すると、半導体基板10上に多数の層間絶縁膜、犠牲膜、及び半導体パターンを形成する。具体的に、半導体基板10上に、第1方向例えば、X方向に第1層間絶縁膜~第6層間絶縁膜20a~20fと第1犠牲膜~第6犠牲膜30a~30fを交互に積層する。このとき、円滑な配線の連結のため、第1犠牲膜~第6犠牲膜30a~30fの終端部は図5に示すように階段形状で形成されてもよい。その次に、第1層間絶縁膜~第6層間絶縁膜20a~20fと第1犠牲膜~第6犠牲膜30a~30fをパターニングpatterningして多数のチャンネルホール図示せずを形成する。そして、各チャンネルホール図示せず内にONO膜図3の130参照及び半導体パターン100を第2方向例えば、Z方向に形成する。このとき、各半導体パターン100は単結晶シリコンからなるが、このような単結晶シリコンは、例えば、チャンネルホール図示せずに非晶質シリコンを満たし、非晶質シリコンを熱により相転移させて形成してもよく、半導体基板10をシードseedとするエピタキシャル成長工程により形成してもよい。このように多数の半導体パターン100を形成した後には第1層間絶縁膜~第6層間絶縁膜20a~20f、第1犠牲膜~第6犠牲膜30a~30f、及び多数の半導体パターン100上に上部絶縁膜50を形成する。次に、図6を参照すると、上部絶縁膜50、第1層間絶縁膜~第6層間絶縁膜20a~20f、及び第1犠牲膜~第6犠牲膜30a~30fをパターニングして多数の開口部400を形成する。このとき、第1層間絶縁膜20aの一部を残すように第1層間絶縁膜20aをパターニングする。このように残された第1層間絶縁膜20aの厚さTは2~5nmであり得、これは、後述する金属膜40塗布の際、金属例えば、Alが半導体基板10に浸透することを防ぐ保護膜の役割を果たす。一方、多数の開口部400を形成することについては多様な実施形態が存在し得る。このような多様な実施形態について、図7~図9を参照してより具体的に説明する。図7~図9は、図6をK方向から見下ろした平面図である。先ず、図7を参照すると、本実施形態による不揮発性メモリ装置の製造方法の場合、多数の開口部400は、多数の半導体パターン100の間に、第1方向例えば、X方向に延長されて形成される。即ち、多数の開口部400は第1犠牲膜~第6犠牲膜30a~30fが第3方向例えば、Y方向に延長されないように第1犠牲膜~第6犠牲膜30a~30fを切断する役割を果たす。一方、図8を参照すると、本発明の変形実施形態による不揮発性メモリ装置の製造方法の場合、多数の開口部400’は多数の半導体パターン100の間に形成されるが、半導体パターン100の上面形状と同一形状で形成される。即ち、この場合、開口部400’は一種のダミーdummy半導体パターン100であり、第1犠牲膜~第6犠牲膜30a~30fは第3方向例えば、Y方向に延長されて形成される。最後に、図9を参照すると、本発明の他の変形実施形態による不揮発性メモリ装置の製造方法の場合、多数の開口部400は、多数の半導体パターン100の間に形成されず、半導体基板10の両終端に第1方向例えば、X方向に延長されて形成される。以上、図7~図9を参照して本発明の多様な実施形態を説明したが、本発明は、これに制限されるものではなく、図示していない多様な形態に変更してもよい。次に、図10を参照すると、多数の開口部400によって露出した半導体基板10に、半導体基板10の導電型と異なる導電型の不純物をインプラントimplantする。具体的には、例えば、半導体基板10が第1導電型例えば、P型であれば、第2導電型例えば、N型の不純物例えば、Asを約30KeVのエネルギーで、多数の開口部400によって露出された半導体基板10にインプラントすることができる。これにより半導体基板10には第2導電型例えば、N型の共通ソース領域200が形成される。上述したように、この共通ソース領域200は共通ソースラインCSLを構成する。次に、図11及び図12を参照すると、上部絶縁膜50上に金属膜40を形成する。ここで図12は、図11に示すB領域を拡大した図である。具体的に、金属膜40が多数の開口部400を満たすように上部絶縁膜50上に金属膜40を形成する。より具体的には、金属膜40と第1犠牲膜~第6犠牲膜30a~30fが接して界面を形成するように多数の開口部400を金属膜40で満たす。次に、半導体基板10を約350~400°Cで1時間の間アニーリングannealingする。このようなアニーリングにより、第1犠牲膜~第6犠牲膜30a~30fを構成する粒子例えば、Si粒子は金属膜40を構成する金属粒子例えば、Alに置換される。以下、図12を参照してより具体的に説明する。図12を参照すると、半導体基板10をこのようにアニーリングする場合、Si粒子の拡散速度はAl粒子の拡散速度より約3倍程度速いため、Si粒子が金属膜40側に速く移動する。これにより、第1犠牲膜~第6犠牲膜30a~30fには空きvacancyが生じ、このような空きは拡散速度が遅いAl粒子が満たす。アニーリングが継続して進行するほど、更に多くのSi粒子が金属膜40側に拡散して行き、Al粒子は拡散により生じたSi粒子の空きを満たす。拡散が全て完了すると、Si粒子で構成された第1犠牲膜~第6犠牲膜30a~30fはAl粒子で構成された第1導電膜~第6導電膜40a~40fに置換される。次に、図13を参照すると、置換されたSi粒子を含んでいる金属膜40を除去する。この後、上部絶縁膜50を平坦化し、第1配線コンタクト62を形成して上部絶縁膜50の上部にビットライン70及び第1配線80を形成すると、図1及び図2に示すような不揮発性メモリ装置を製造することができる。次に、図14~図16を参照して、本発明の一実施形態による不揮発性メモリ装置の利用例について説明する。図14~図16は、本発明の一実施形態による不揮発性メモリ装置の利用例を説明する図である。図14を参照すると、本発明の一実施形態によるシステムはメモリ510とメモリ510に接続されたメモリ制御部520を含む。ここで、メモリ510は上述した実施形態により形成された不揮発性メモリ装置であって、上述したように低抵抗特性を有するメモリ装置であり得る。メモリ制御部520は、メモリ510の動作を制御することに対応する入力信号、例えば、リード動作及びライト動作を制御するコマンドcommand信号とアドレス信号をメモリ510に提供する。このようなメモリ510及びメモリ制御部520を含むシステムは、例えば、メモリカードのようなカードに具現化embodyされ得る。具体的に、本実施形態によるシステムは、携帯電話機、双方向ラジオ通信システムtwo-waycommunicationsystem、単方向ポケベルonewaypager、双方向ポケベルtwo-waypager、パーソナルコミュニケーションシステムpersonalcommunicationsystem、携帯用のコンピュータportablecomputer、携帯情報端末PDA:PersonalDataAssistance、オーディオ及び/又はビデオプレーヤ、デジタル及び/又はビデオカメラ、ナビゲーションシステムnavigationsystem、GPSGlobalPositioningSystemなどの電子装置に使用される所定の業界標準industrystandardを満たすカードに具現化されて使用され得る。しかし、これに限定されるものではなく、本実施形態によるシステムは、例えば、メモリスティックstickのような多様な形態で具現化されてもよい。図15を参照すると、本発明の他の実施形態によるシステムは、メモリ510、メモリ制御部520、及びホストシステム530を含む。ここで、ホストシステム530は、バスなどを介してメモリ制御部520に接続され、メモリ制御部520に制御信号を提供し、メモリ制御部520がメモリ510の動作を制御できるようにする。このようなホストシステム530は、例えば、携帯電話機、双方向ラジオ通信システム、単方向ポケベル、双方向ポケベル、パーソナルコミュニケーションシステム、携帯用のコンピュータ、携帯情報端末、オーディオ及び/又はビデオプレーヤ、デジタル及び/又はビデオカメラ、ナビゲーションシステム、GPSなどで使用されるプロセシングシステムであり得る。一方、図15では、メモリ510とホストシステム530との間にメモリ制御部520が介在しているが、これに限定されるものではなく、他の実施形態によるシステムとして、メモリ制御部520は選択的に省略してもよい。図16を参照すると、本発明の更に他の実施形態によるシステムはCPUCentralProcessingUnit540とメモリ510を含むコンピュータシステム560である。コンピュータシステム560で、メモリ510は、CPU540と直接接続されるか又は通常のコンピュータバスアーキテクチャarchitectureを利用して接続され、OSOperationSystemインストラクションinstructionセット、BIOSBasicInput/OutputStartupインストラクションセット、ACPIAdvancedConfigurationandPowerInterfaceインストラクションセットなどを保存するか、又はSSDSolidStateDiskのような大容量保存装置として使用され得る。一方、図16では説明の便宜のため、コンピュータシステム560に含まれる一部の構成要素を図示しているが、これに限定されるものではない。また、図16では説明の便宜のため、メモリ510とCPU540との間にメモリ制御部520を省略したが、他の実施形態として、メモリ510とCPU540との間にメモリ制御部520が介在してもよい。以上、図面を参照しながら本発明の実施形態について説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。