行列状に配置され、受光量に応じた電気信号を出力する複数の画素と、前記複数の画素の列毎に設けられた列信号線と、前記列信号線毎に設けられ、対応する列の前記複数の画素から前記列信号線を通して転送された電気信号を記憶する第1記憶部とを備え、前記第1記憶部は、ゲートが行を選択するための制御信号が与えられる行選択線に接続され、ソースまたはドレインの一方が対応する列の前記列信号線に接続され、他方が電気信号を記憶するための記憶ノードに接続された第1トランジスタと、ゲートが前記記憶ノードに接続され、ソースまたはドレインの一方が選択された行に電源電圧を供給するための行電源線に接続され、他方が出力信号線に接続された第2トランジスタとを備える固体撮像素子。前記行電源線にはパルス電源電圧が印加され、前記パルス電源電圧が印加された行の前記第2トランジスタの前記記憶ノードから、記憶された電気信号が前記出力信号線に出力される請求項1に記載の固体撮像素子。前記固体撮像素子は、さらに、前記出力信号線毎に設けられ、対応する列の前記列信号線を通して転送された電気信号とリセット信号との電圧の差分を出力する第1差分回路を備える請求項1または2に記載の固体撮像素子。前記第1差分回路は、前記記憶ノードに画素信号が保持されたときとリセット信号が保持されたときの前記記憶ノードの電圧差により生じる前記第2トランジスタのソース-ドレイン電流の差を読み取る請求項3に記載の固体撮像素子。前記第1差分回路は、前記ソース-ドレイン電流が前記出力信号線へ充放電されるときに前記出力信号線に生じる電圧変化を、前記ソース-ドレイン電流の差として読み取る請求項4に記載の固体撮像素子。前記固体撮像素子は、前記第1記憶部を、前記複数の画素の数と同数備えている請求項1~5のいずれか1項に記載の固体撮像素子。前記固体撮像素子は、前記第1記憶部を、前記複数の画素の数の倍数備えている請求項1~5のいずれか1項に記載の固体撮像素子。前記出力信号線には、負荷トランジスタが接続され、前記第2トランジスタと前記負荷トランジスタとで、ソースフォロワ回路が構成される請求項1~7のいずれか1項に記載の固体撮像素子。前記出力信号線には、負荷トランジスタが接続され、前記第2トランジスタと前記負荷トランジスタとで、インバータ回路が構成される請求項1~7のいずれか1項に記載の固体撮像素子。前記固体撮像素子は、さらに、列毎に設けられ、前記第1差分回路のそれぞれに接続され、対応する列の前記第1差分回路から転送された電気信号とリセット信号との差分を記憶する第2記憶部を備える請求項1~9のいずれか1項に記載の固体撮像素子。前記固体撮像素子は、さらに、列毎に設けられ、前記第2記憶部のそれぞれに接続された第2差分回路を備える請求項10に記載の固体撮像素子。受光量に応じた電気信号を出力する固体撮像素子の駆動方法であって、記憶部の記憶ノードから記憶された電気信号を読み出すときに、行を選択するための制御信号が与えられる行電源線にパルス電源電圧が印加され、前記パルス電源電圧が印加された行の前記記憶部の前記記憶ノードから、記憶された電気信号が出力信号線に出力される固体撮像素子の駆動方法。しかしながら、特許文献1に記載の技術では、それぞれのメモリセルでメモリ容量とメモリ用アンプ増幅用のトランジスタとを独立に備える構成となっており、メモリセルの回路面積が増大する。この回路面積の増大に伴い、画素セルにおける受光部の開口度の低下が問題となる。本発明は、上記の問題に鑑みてなされたものであって、画素からの信号を保持するための回路記憶部を小面積で実現することができる固体撮像素子および固体撮像素子の駆動方法を提供することを目的とする。上記課題を解決するために、本発明の固体撮像素子は、行列状に配置され、受光量に応じた電気信号を出力する複数の画素と、前記複数の画素の列毎に設けられた列信号線と、前記列信号線毎に設けられ、対応する列の前記複数の画素から前記列信号線を通して転送された電気信号を記憶する第1記憶部とを備え、前記第1記憶部は、ゲートが行を選択するための制御信号が与えられる行選択線に接続され、ソースまたはドレインの一方が対応する列の前記列信号線に接続され、他方が電気信号を記憶するための記憶ノードに接続された第1トランジスタと、ゲートが前記記憶ノードに接続され、ソースまたはドレインの一方が選択された行に電源電圧を供給するための行電源線に接続され、他方が出力信号線に接続された第2トランジスタとを備える。このような構成とすることによって、一画素の情報電気信号を記録するのに必要な第1記憶部を、2つのトランジスタのみで構成することができる。これにより、画素の情報電気信号を記憶する第1記憶部を小面積で実現することができる。また、前記行電源線にはパルス電源電圧が印加され、前記パルス電源電圧が印加された行の前記第2トランジスタの前記記憶ノードから、記憶された電気信号が前記出力信号線に出力されるとしてもよい。このような構成とすることによって、行選択のためのトランジスタを設けることなく、複数の第1記憶部の中から選択した行の第1記憶部から記憶の読み出しをすることができる。これにより、画素の情報電気信号を記憶する第1記憶部を小面積で実現することができる。また、前記固体撮像素子は、さらに、前記出力信号線毎に設けられ、対応する列の前記列信号線を通して転送された電気信号とリセット信号との電圧の差分を出力する第1差分回路を備えるとしてもよい。このような構成とすることによって、記憶ノードに記憶された電気信号にノイズが含まれていても、ノイズの影響が除去された電気信号を得ることができる。また、前記第1差分回路は、前記記憶ノードに画素信号が保持されたときとリセット信号が保持されたときの前記記憶ノードの電圧差により生じる前記第2トランジスタのソース-ドレイン電流の差を読み取るとしてもよい。また、前記第1差分回路は、前記ソース-ドレイン電流が前記出力信号線へ充放電されるときに前記出力信号線に生じる電圧変化を、前記ソース-ドレイン電流の差として読み取るとしてもよい。また、前記固体撮像素子は、前記第1記憶部を、前記複数の画素の数と同数備えているとしてもよい。このような構成とすることによって、画素ごとに電気信号を記憶することができる。また、前記固体撮像素子は、前記第1記憶部を、前記複数の画素の数の倍数備えているとしてもよい。このような構成とすることによって、画素ごとに電気信号およびリセット信号を記憶することができる。また、前記出力信号線には、負荷トランジスタが接続され、前記第2トランジスタと前記負荷トランジスタとで、ソースフォロワ回路が構成されるとしてもよい。また、前記出力信号線には、負荷トランジスタが接続され、前記第2トランジスタと前記負荷トランジスタとで、インバータ回路が構成されるとしてもよい。このような構成とすることによって、記憶された電気信号を減少させることなく読み出すことができる。また、前記固体撮像素子は、さらに、列毎に設けられ、前記第1差分回路のそれぞれに接続され、対応する列の前記第1差分回路から転送された電気信号とリセット信号との差分を記憶する第2記憶部を備えるとしてもよい。また、前記固体撮像素子は、さらに、列毎に設けられ、前記第2記憶部のそれぞれに接続された第2差分回路を備えるとしてもよい。このような構成とすることによって、記憶された電気信号を順次効率よく読み出すことができる。また、上記従来技術の課題を解決するために、本発明の固体撮像素子の駆動方法は、記憶部の記憶ノードから記憶された電気信号を読み出すときに、行を選択するための制御信号が与えられる行電源線にパルス電源電圧が印加され、前記パルス電源電圧が印加された行の前記記憶部の前記記憶ノードから、記憶された電気信号が出力信号線に出力される。このような駆動方法とすることによって、行選択のためのトランジスタを設けることなく、複数の第1記憶部の中から選択した行の第1記憶部から記憶の読み出しをすることができる。これにより、画素の情報電気信号を記憶する第1記憶部を小面積で実現することができる。本発明によれば、画素からの電気信号を保持するための回路記憶部を小面積で実現することができる固体撮像素子および固体撮像素子の駆動方法を提供することができる。以下、本発明に係る固体撮像素子の実施の形態について、図面を参照しながら説明する。なお、本発明について、以下の実施の形態および添付の図面を用いて説明を行うが、これは例示を目的としており、本発明がこれらに限定されることを意図しない。実施の形態1図1は、本実施の形態に係る固体撮像素子100の構成を示すブロック図である。図1に示すように、固体撮像素子100は、画素回路部1と、保持回路部2と、差分回路部3と、出力線4と、水平走査回路5と、垂直走査回路6とを備える。画素回路部1は、単位画素である画素回路1aを行列状に複数有する。保持回路部2は、単位保持回路である保持回路2aを行列状に複数有する。画素回路部1と保持回路部2は、列信号線21により、列毎に接続されている。また、差分回路部3は、単位差分回路である差分回路3aを行列状に複数有する。保持回路部2と差分回路部3は、読み出し列信号線34により、列毎に接続されている。画素回路部1からは、基準出力と信号出力が出力される。基準出力とは、画素回路部1に光が照射されていない場合に画素回路部1から出力される電気信号、つまり、初期状態の電気信号リセット信号をいう。また、信号出力とは、画素回路部1に光が照射された場合に画素回路部1の受光量に応じて画素回路部1から出力される電気信号をいう。保持回路部2は、画素回路部1から出力された基準出力と信号出力を保持する。保持回路部2の単位保持回路である保持回路2aは、画素回路部1の単位画素である画素回路1aの2倍の数設けられている。詳細には、1つの画素回路1aに対し、2つの保持回路2aが設けられている。そして、各保持回路2aに、基準出力と信号出力とがそれぞれ保持される。差分回路部3は、保持回路部2に保持されている基準出力と信号出力の差分である差分出力信号を検出する。差分回路部3の単位差分回路である差分回路3aは、列毎に1つずつ設けられている。差分回路3aにより保持回路部2に保持されている基準出力と信号出力との差分が検出され、差分回路3aから出力された差分出力信号は、水平走査回路5の出力信号に同期して、出力線4に出力される。垂直走査回路6は、画素回路部1、保持回路部2から列信号線21、読み出し列信号線34に信号を読み出すためのパルス信号を印加する。図2は、画素回路部1の1列2行分の画素の構成の一例を示す回路図である。図2中の破線は、画素回路部1を構成する単位画素である画素回路1a、1bを示している。画素回路1aは、フォトダイオード10と、転送MOSトランジスタ11と、リセットMOSトランジスタ12と、出力MOSトランジスタ13とで構成される。画素回路1bは、画素回路1aと同様に、フォトダイオード15と、転送MOSトランジスタ16と、リセットMOSトランジスタ17と、出力MOSトランジスタ18とで構成される。画素回路1aにおいて、フォトダイオード10は、受光した光信号を電気信号に変換し、受光量に応じた電気信号を生成する。フォトダイオード10のアノードは接地され、カソードは転送MOSトランジスタ11のドレインに接続される。転送MOSトランジスタ11のソースは、リセットMOSトランジスタ12のソースと出力MOSトランジスタ13のゲートに接続され、ゲートは端子23に接続される。転送MOSトランジスタ11のソースからリセットMOSトランジスタ12のソース、出力MOSトランジスタ13のゲートまでの領域は、フローティングディフュージョン以後FDと呼ぶと呼ばれる拡散容量を形成する。リセットMOSトランジスタ12のドレインは電源に接続され、ゲートは端子22に接続される。出力MOSトランジスタ13のドレインは電源に接続され、ソースは行選択MOSトランジスタ14のドレインに接続される。電流源20は、列信号線21に接続される。行選択MOSトランジスタ14のゲートは端子24に接続され、導通しているときは出力MOSトランジスタ13と電流源20とでソースフォロワが形成される。画素回路1bにおいても、フォトダイオード15は、受光した光信号を電気信号に変換し、受光量に応じた電気信号を生成する。フォトダイオード15のアノードは接地され、カソードは転送MOSトランジスタ16のドレインに接続される。転送MOSトランジスタ16のソースは、リセットMOSトランジスタ17のソースと出力MOSトランジスタ18のゲートに接続され、ゲートは端子25に接続される。転送MOSトランジスタ16のソースからリセットMOSトランジスタ17のソース、出力MOSトランジスタ18のゲートまでの領域は、FDと呼ばれる拡散容量を形成する。リセットMOSトランジスタ17のドレインは電源に接続され、ゲートは端子25に接続される。出力MOSトランジスタ18のドレインは電源に接続され、ソースは行選択MOSトランジスタ19のドレインに接続される。行選択MOSトランジスタ19のゲートは端子27に接続され、導通しているときは出力MOSトランジスタ18と電流源20とでソースフォロワが形成される。また、画素回路1a、1bの出力は、行選択MOSトランジスタ14、行選択MOSトランジスタ19を介していずれも列信号線21に接続される。列信号線21は、図1の保持回路部2に接続され、画素回路1a、1bからの出力信号が保持回路部2に入力される。図3は、本実施の形態に係る固体撮像素子100における主要な信号の時間変化を示すタイミングチャートである。図3には、垂直走査回路6から図2中の各端子22、23、24に印加される制御信号が示されている。制御信号は、印加される端子の符号にSを付した名称で表わされている。つまり、信号S22は、端子22に印加されるリセットMOSトランジスタ12のゲートに入力される信号である。信号S23は、端子23に印加される転送MOSトランジスタ11のゲートに入力される信号である。信号S24は、端子24に印加される行選択MOSトランジスタ14のゲートに入力される信号である。また、信号SVは、列信号線21に出力される出力信号を示す。なお、各端子25、26、27に印加される制御信号も各端子22、23、24に印加される制御信号と同様であるので詳細な説明は省略する。次に、本実施の形態に係る固体撮像素子100の画素回路部1の動作について、図2、図3を参照しながら説明する。図3中の時点t1において、信号S22はHIGHとなり、垂直走査回路6は、画素回路1aのリセットMOSトランジスタ12のゲートにHIGHレベルのパルス信号を与えてリセットMOSトランジスタ12を導通させ、画素回路1aのFDを電源に接続して初期状態とする。時点t2において、信号S22はLOWとなり、MOSトランジスタ12は非導通となる。これにより、画素回路1aは初期リセット状態となる。時点t3~t4において、信号S24はHIGHとなり、垂直走査回路6は、行選択MOSトランジスタ14のゲートにHIGHレベルのパルス信号を与えて行選択MOSトランジスタ14を導通させ、画素回路1aの初期状態のFDの電位に対応する基準出力リセット信号が、出力MOSトランジスタ13、電流源20で構成するソースフォロワを介して列信号線21に出力される図3の信号SVの時点t3のVref値:基準出力。時点t5~t6において、信号S23はHIGHとなり、垂直走査回路6は、画素回路1aの転送MOSトランジスタ11のゲートにHIGHレベルのパルス信号を与えて転送トランジスタ11を導通させ、画素回路1aのフォトダイオード10に蓄積された電荷がFDに転送される。そして、転送された電荷とFDの容量により発生した電圧FD電位が、出力MOSトランジスタ13のゲートに印加される。時点t7~t8において、信号S24はHIGHとなり、垂直走査回路6は、行選択MOSトランジスタ14のゲートにHIGHレベルのパルス信号を与えて行選択MOSトランジスタ14を導通させ、画素回路1aのFD電位に対応する信号出力が、出力MOSトランジスタ13および電流源20で構成されるソースフォロワを介して列信号線21に出力される図3の信号SVの時点t7のV1値:信号出力。時点t8以降、画素回路1bも上記した駆動と同様の駆動がなされる。図4に、図1で示した保持回路部2の1列2行分の構成を具体的に示す。図4は、図1に示した固体撮像素子100における保持回路部2および差分回路部3の構成の一例を示す回路図である。図4中の破線2a、2bは、図2の画素回路1aに対応する保持回路2a、2bを示す。また、破線3aは、図2の画素回路1aが設けられた列に対応する差分回路3aである。差分回路部3は、保持回路部2から出力された基準出力リセット信号と電気信号との差分信号を出力する。保持回路2a、2bは、書き込み行選択MOSトランジスタ31、36と、記憶MOSトランジスタ32、37とを備えている。保持回路2a、2bのうちいずれか一方の記憶ノードには基準出力が、他方には信号出力が保持される。ここで、記憶ノードとは、詳細には、記憶MOSトランジスタ32、37のゲート容量のことをいう。また、図4に示すように、端子41、43は、記憶MOSトランジスタ32、37のドレインに接続されている。端子41、43は、読み出したい行のみ読み出し行選択電源線を介して電源に接続される。つまり、読み出したい行の端子41、43には、それぞれ読み出したいタイミングの時に電源からパルス電圧が与えられる。また、記憶MOSトランジスタ32、37のソースは、ドライブMOSトランジスタ35によりドライブされる読み出し列信号線34に接続されており、記憶MOSトランジスタ32、37とドライブMOSトランジスタ35とは、ソースフォロワ回路として動作する。つまり、記憶MOSトランジスタ32、37はドライブMOSトランジスタ35を共用しており、記憶MOSトランジスタ32とドライブMOSトランジスタ35、および、記憶MOSトランジスタ37とドライブMOSトランジスタ35で、それぞれソースフォロワ回路が構成されている。ドライブMOSトランジスタ35のゲートに接続された端子44には、保持回路2a、2bから読み出し列信号線34に基準出力または信号出力を読み出すときに、バイアス電圧が印加される。このとき、非選択行の端子41、43はオープン、つまり、電源に接続されないとすることで、選択行の記憶MOSトランジスタ32、37のみ、ソース-ドレイン間にゲート電圧に応じた電流が流れるようになる。この電流ソース-ドレイン電流の差を差分回路3aにより検出することで、記憶した信号を読み出すことができる。これにより、読み出し列信号線34には選択された行の信号のみが出力される。このとき、あらかじめ読み出し列信号線34を任意の電圧に設定しておき、選択行の読出し行選択電源線を任意の期間電源またはグランドと接続することにより、記憶MOSトランジスタ32、37に流れるソース-ドレイン電流の差として、この電流が読み出し列信号線34へ充放電されるときに読み出し列信号線34に生じる電圧変化を読み取ってもよい。ここで、保持回路2aが本実施の形態における第1記憶部に相当する。また、書き込み行選択MOSトランジスタ31、36が本実施の形態における第1のトランジスタ、記憶MOSトランジスタ32、37が第2のトランジスタに相当する。さらに、読み出し列信号線34は、図1中に示した差分回路部3に設けられた差分回路3aに接続される。差分回路3aは、図4に示すように、サンプル容量50と、分割容量51と、バイアス用MOSトランジスタ52とで構成され、バイアス用MOSトランジスタ52のゲートは端子53に接続され、ソースまたはドレインは端子54に接続されている。差分回路3aからは、保持回路2a、2bから出力された基準出力と信号出力との差である差分出力信号が出力される。差分出力信号は、差分回路3aから出力信号線55に出力される。図5は、本実施の形態に係る固体撮像素子100における主要な信号の時間変化を示すタイミングチャートである。図5には、垂直走査回路6から図2および図4中の各端子22、23、24、40、41、42、43に印加される制御信号が示されている。制御信号は、印加される端子の符号にSを付した名称で表わされている。なお、端子25、26、27に印加される制御信号は端子22、23、24と同様であるため、省略する。また、信号S22、信号S23、信号S24、信号SVは、図3に記載したものと同一である。また、信号S40は、端子40に印加される書き込み行選択MOSトランジスタ31のゲートに入力される信号である。信号S42は、端子42に印加される書き込み行選択MOSトランジスタ36のゲートに入力される信号である。信号S41は、端子41に印加される記憶MOSトランジスタ32のドレインに入力される信号である。信号S43は、端子43に印加される記憶MOSトランジスタ37のドレインに入力される信号である。以下、本実施の形態に係る固体撮像素子100の保持回路部2の動作について、図4、図5を参照しながら説明する。図5中の時点t3~t4において、画素回路1aから列信号線21に基準出力:Vrefが出力される。このとき、信号S40、信号S41がHIGHになることで、垂直走査回路6は、書き込み行選択MOSトランジスタ31のゲート、記憶MOSトランジスタ32のドレインにHIGHレベルのパルス信号を与えて、書き込み行選択MOSトランジスタ31、記憶MOSトランジスタ32を導通させる。書き込み行選択MOSトランジスタ31が導通されることで、列信号線21の基準出力:Vrefは記憶ノードゲート容量に保持される。具体的には、記憶MOSトランジスタ32のゲートに導かれ、記憶MOSトランジスタ32のゲート容量に保持される。このとき、記憶MOSトランジスタ32のドレインは電源に接続されているため、記憶MOSトランジスタ32とドライブMOSトランジスタ35とで構成されるソースフォロワも動作する。このため、後述する時点t9では、記憶MOSトランジスタ32のゲート容量に蓄積された基準出力:Vrefに応じた出力信号が、読み出し列信号線34に出力される。このように、書き込み行選択MOSトランジスタ31が導通するとき、記憶MOSトランジスタ32はドライブMOSトランジスタ35とともにソースフォロワ、つまりアンプとして動作する。したがって、記憶MOSトランジスタ32のゲート容量に蓄積された電気信号に応じた出力信号を増幅して、効率よく読み出し列信号線34に出力することができる。また、保持回路2aに電気信号を保持するとき、記憶MOSトランジスタ32のドレインは、保持回路2aに保持されている電気信号を読み出すときと同様に、電源に接続される。つまり、記憶MOSトランジスタ32は、保持回路2aに電気信号を保持するとき、保持回路2aに保持されている電気信号を読み出すときの状態と同じように電源に接続され、その後オープン状態になるので、基準出力または信号出力の値を正確に保持し読み出すことができる。図5中の時点t7~t8において、画素回路1aから列信号線21に信号出力:V1が出力される。このとき、信号S42、信号S43がHIGHになることで、垂直走査回路6は、書き込み行選択MOSトランジスタ36のゲート、記憶MOSトランジスタ37のドレインにHIGHレベルのパルス信号を与えて、書き込み行選択MOSトランジスタ36、記憶MOSトランジスタ37を導通させる。書き込み行選択MOSトランジスタ36が導通されることで、列信号線21の信号出力:V1は記憶MOSトランジスタ37のゲートに導かれ、記憶MOSトランジスタ37のゲート容量に保持される。このとき、記憶MOSトランジスタ37のドレインは電源に接続されているため、記憶MOSトランジスタ37とドライブMOSトランジスタ35とで構成されるソースフォロワも動作する。このため、後述する時点t10では、記憶MOSトランジスタ37のゲート容量に蓄積された信号出力:V1に応じた出力が、読み出し列信号線34に出力される。このように、書き込み行選択MOSトランジスタ36が導通するとき、記憶MOSトランジスタ37はドライブMOSトランジスタ35とともにソースフォロワ、つまりアンプとして動作する。したがって、記憶MOSトランジスタ37のゲート容量に蓄積された電気信号に応じた出力信号を増幅して効率よく読み出し列信号線34に出力することができる。また、保持回路2bに電気信号を保持するとき、記憶MOSトランジスタ37のドレインは、保持回路2bに保持されている電気信号を読み出すときの状態と同じように電源に接続され、その後オープン状態になるので、基準出力または信号出力の値を正確に保持し読み出すことができる。時点t9では、信号S41はHIGHとなり、記憶MOSトランジスタ32のドレインが電源に接続されて、基準出力:Vrefに応じた出力信号が読み出し列信号線34に出力される。時点t10では、信号S43はHIGHとなり、記憶MOSトランジスタ37のドレインが電源に接続されて、信号出力:V1に応じた出力信号が読み出し列信号線34に出力される。次に、本実施の形態に係る固体撮像素子100の差分回路部3の動作について、図6を参照しながら説明する。図6は、本実施の形態に係る固体撮像素子100における主要な信号の時間変化を示すタイミングチャートであり、上記した画素回路1a、保持回路2aの動作に加えて、差分回路3aに印加される制御信号の時間変化を示すものである。したがって、差分回路3aに印加される信号S53以外の信号は、図5に示した各信号と同様である。S53は、端子53を介してバイアス用MOSトランジスタ52のゲートに印加される制御信号である。図6中の時点t9において、上記したように保持回路2aより基準出力:Vrefが読み出し列信号線34に出力される。同時に、信号S53がHIGHになることで、バイアス用MOSトランジスタ52のゲートにHIGHレベルのパルス信号が印加されるため、バイアス用MOSトランジスタ52が導通し、端子54を介してバイアス用MOSトランジスタ52のドレインに印加されるバイアス電圧が図4中のM点に伝達される。このバイアス電圧をVBとすると、容量50の読み出し列信号線34側の電位はVref、M点側の電位はVBとなり、Vref-VBの電圧が容量50に印加される。一方、分割容量51のM点側は、VBの電圧が印加される。時点t10において、信号S53がLOWになり、バイアス用MOSトランジスタ52は非導通、読み出し列信号線34には信号出力:V1が出力される。このとき、容量50の読み出し列信号線側の電位はVref-V1で、M点側の電位はVref-V1C1/C1C2となり、基準出力:Vrefと信号出力:V1の容量分圧された差分電圧が得られる。すなわち、V1およびVrefにノイズが含まれていたとしても、上記したVref-V1とVref-V1C1/C1C2から差分電圧を得るので、ノイズの影響が除去された出力信号が得られる。このように、差分回路部3を組み合わせることで、固体撮像素子100においてノイズの出力を抑制することが可能である。以上のように、本実施の形態に係る固体撮像素子の保持回路2a、2bにおいて、記憶MOSトランジスタ32および37は、保持容量としての役割と、アンプ増幅用のトランジスタとしての役割の双方を担っており、保持容量とアンプとを独立に備えていた従来技術における固体撮像素子と比較して、回路面積を縮小することが可能である。また、記憶MOSトランジスタ32、37のドレインが、基準出力または信号出力の保持または読み出しの時に電源に接続されることにより、行選択が行われる構成である。したがって、行選択を行うための行選択MOSトランジスタを設ける必要がなく、回路構成を簡略化して記憶面積を縮小することができる。実施の形態2次に、本発明の実施の形態2について説明する。本実施の形態が実施の形態1と異なる点は、本実施の形態に係る固体撮像素子が、複数の保持回路部および複数の差分回路部を備える点である。また、差分回路が実施の形態1の差分回路の構成に加えて列選択MOSトランジスタを備える点である。図7は、本実施の形態の固体撮像素子の構成を示すブロック図である。図7に示すように、固体撮像素子300は、画素回路部301と、第1保持回路部302と、第1差分回路部303と、第2保持回路部304と、第2差分回路部305と、出力線306と、水平走査回路307と、垂直走査回路308とを備える。画素回路部301からは、基準出力と信号出力が出力される。第1保持回路部302は基準出力と信号出力、もしくは基準出力のみを記憶する。第1差分回路部303は、第1保持回路部302に記憶されている基準出力と信号出力の差分出力信号、もしくは第1保持回路部302に記憶されている基準出力と画素回路1aから出力される信号出力の差分である差分出力信号を出力する。第2保持回路部304は、第1差分回路部303から出力される差分出力信号を記憶する。第2差分回路部305は、第2保持回路部304に記憶されている差分出力と基準電圧とを差分し、水平走査回路307の出力に同期して出力線306に出力する。垂直走査回路308は、画素回路部301、第1保持回路部302、第2保持回路部304に制御信号であるパルス電圧を印加する。図8は画素回路部301の1列2行分の画素の構成の一例を示す回路図である。図8中の破線301a、301bは単位画素を示している。画素回路301aは、フォトダイオード310と、転送MOSトランジスタ311と、リセットMOSトランジスタ312と、出力MOSトランジスタ313とで構成される。画素回路301bは、画素回路301aと同様に、フォトダイオード315と、転送MOSトランジスタ316と、リセットMOSトランジスタ317と、出力MOSトランジスタ318とで構成される。画素回路301aにおいて、フォトダイオード310は、受光した光信号を電気信号に変換し、受光量に応じた電気信号を生成する。フォトダイオード310のアノードは接地され、カソードは転送MOSトランジスタ311のドレインに接続される。転送MOSトランジスタ311のソースは、リセットMOSトランジスタ312のソースと出力MOSトランジスタ313のゲートに接続され、ゲートは端子323に接続される。転送MOSトランジスタ311のソースからリセットMOSトランジスタ312のソース、出力MOSトランジスタ313のゲートまでの領域は、フローティングディフュージョン以後FDと呼ぶと呼ばれる拡散容量を形成する。リセットMOSトランジスタ312のドレインは電源に接続され、ゲートは端子322に接続される。出力MOSトランジスタ313のドレインは電源に接続され、ソースは行選択MOSトランジスタ314のドレインに接続される。電流源320は、列信号線321に接続される。行選択MOSトランジスタ314のゲートは端子324に接続され、導通しているときは出力MOSトランジスタ313と電流源320とでソースフォロワが形成される。画素回路301bにおいても、フォトダイオード315は、受光した光信号を電気信号に変換し、受光量に応じた電気信号を生成する。フォトダイオード315のアノードは接地され、カソードは転送MOSトランジスタ316のドレインに接続される。転送MOSトランジスタ316のソースは、リセットMOSトランジスタ317のソースと出力MOSトランジスタ318のゲートに接続され、ゲートは端子325に接続される。転送MOSトランジスタ316のソースからリセットMOSトランジスタ317のソース、出力MOSトランジスタ318のゲートまでの領域は、FDと呼ばれる拡散容量を形成する。リセットMOSトランジスタ317のドレインは電源に接続され、ゲートは端子325に接続される。出力MOSトランジスタ318のドレインは電源に接続され、ソースは行選択MOSトランジスタ319のドレインに接続される。行選択MOSトランジスタ319のゲートは端子327に接続され、導通しているときは出力MOSトランジスタ318と電流源320とでソースフォロワが形成される。また、画素回路301a、301bの出力は、行選択MOSトランジスタ314、行選択MOSトランジスタ319を介していずれも列信号線321に接続される。列信号線321は、図7の第1保持回路部302に接続される。図9に、図7で示した第1保持回路部302の1列2行分の構成および第1差分回路部303の構成を具体的に示す。図9は、図7に示した固体撮像素子300における第1保持回路部302および第1差分回路部303の構成の一例を示す回路図である。図9中の破線302a、302bは、図8の各々の画素回路301a、301bに対応する第1保持回路302a、302bを示す。また、破線303aは、第1差分回路303aである。第1差分回路部303は、第1保持回路部302から出力された基準出力リセット信号と電気信号との差分信号を出力する。本実施の形態では、第1保持回路部302には、画素回路301a、301bと同数の第1保持回路302a、302bが設けられている。また、第1差分回路303aは、列毎に1つずつ設けられている。画素回路301aに対応する第1保持回路302aおよび画素回路301bに対応する第1保持回路302bは、書き込み行選択MOSトランジスタ331、336と、記憶MOSトランジスタ332、337とを備えている。第1保持回路302aの記憶ノードには、画素回路301aの信号出力が保持される。第1保持回路302bの記憶ノードには、画素回路301bの信号出力が保持される。ここで、記憶ノードとは、詳細には、記憶MOSトランジスタ332、337のゲート容量のことをいう。また、第1保持回路302aには、画素回路301aから基準出力が読み出され、第1保持回路302bには、画素回路301bから基準出力が読み出される。また、図9に示すように、端子341、343は、記憶MOSトランジスタ332、337のドレインに接続されている。端子341、343は、読み出したい行のみ読み出し行選択電源線を介して電源に接続される。つまり、読み出したい行の端子341、343には、それぞれ読み出したいタイミングの時に電源からパルス電圧が与えられる。また、記憶MOSトランジスタ332、337のソースは、ドライブMOSトランジスタ335によりドライブされる読み出し列信号線334に接続されており、ソースフォロワ回路として動作する。つまり、記憶MOSトランジスタ332、337はドライブMOSトランジスタ335を共用しており、記憶MOSトランジスタ332とドライブMOSトランジスタ335、および、記憶MOSトランジスタ337とドライブMOSトランジスタ335で、それぞれソースフォロワ回路が構成されている。ドライブMOSトランジスタ335のゲートに接続された端子344には、第1保持回路302a、302bから読み出し列信号線334に基準出力または信号出力を読み出すときに、バイアス電圧が印加される。このとき、非選択行の端子341、343はオープン、つまり、電源に接続されないとすることで、読み出し列信号線334には選択された行の信号のみが出力される。ここで、第1保持回路302aが本実施の形態における第1記憶部に相当する。また、書き込み行選択MOSトランジスタ331、336が本実施の形態における第1のトランジスタ、記憶MOSトランジスタ332、337が第2のトランジスタに相当する。さらに、読み出し列信号線334は、図7中に示した第1差分回路部303に設けられた第1差分回路303aに接続される。第1差分回路303aは、図9に示すように、列選択MOSトランジスタ345と、サンプル容量350と、分割容量351と、バイアス用MOSトランジスタ352とで構成され、バイアス用MOSトランジスタ352のゲートは端子353に接続され、ソースまたはドレインは端子354に接続されている。列選択MOSトランジスタ345のゲートは、端子355に接続されている。端子355には、所望のタイミングでパルス電圧が印加され、これにより、列選択MOSトランジスタ345にパルス電圧が印加されて導通されることにより、行選択が行われる。選択された行の第1差分回路303aからは、第1保持回路302a、302bから出力された基準出力と信号出力との差である差分出力信号が出力される。差分出力信号は、第1差分回路303aから出力線356に出力される。このような構成とすることにより、図8の画素回路301a、画素回路301bより出力された信号出力受光量に応じた信号は、第1保持回路302a、第1保持回路302bに各々異なるタイミングで記憶保持される。さらに、第1保持回路302a、第1保持回路302b各々の出力は、読み出し列信号線334を介して接続された第1差分回路303aにおいて、第1保持回路302a、第1保持回路302bのそれぞれからの基準出力リセット信号と信号出力の差分に比例した電圧差分出力信号として出力線356に出力される。第1差分回路303aから出力された差分出力信号は、第2保持回路部304に保持される。なお、第1差分回路303aの構成は、上記した構成に限らず、実施の形態1に示した差分回路3aの構成のように、列選択MOSトランジスタ345を備えていない構成であってもよい。次に、第2保持回路部304について説明する。図10に、図7で示した第2保持回路部304の1列1行分の構成の一例を示す。第2保持回路部304は、第2保持回路304aは、第2保持回路部304を構成する単位保持回路である第2保持回路304aを、画素回路部301に設けられた画素回路301aと同数備えている。図10に示すように、第2保持回路304aは、列信号線321および読み出し列信号線334に接続されており、書き込み行選択MOSトランジスタ441と、記憶MOSトランジスタ442と、読み出し行選択MOSトランジスタ443とを備えている。また、書き込み行選択MOSトランジスタ441のゲートは、電源線454に接続されている。また、記憶MOSトランジスタ442のドレインは、電源に接続されている。さらに、読み出し行選択MOSトランジスタ443のゲートは、読み出し行選択電源線453に接続されている。記憶MOSトランジスタ442は、読み出し行選択MOSトランジスタ443と電流源図示せずとでソースフォロワを形成する。また、第2保持回路304aは、記憶MOSトランジスタ442の記憶ノードゲート容量に列信号線321から入力された信号出力を保持し、出力する。すなわち、第2保持回路304aは、保持容量としての役割と、アンプ増幅用のトランジスタとしての役割の双方を担っている。ここで、第2保持回路304aが本実施の形態における第2記憶部に相当する。また、書き込み行選択MOSトランジスタ441が本実施の形態における第1のトランジスタ、記憶MOSトランジスタ442が第2のトランジスタに相当する。さらに、読み出し列信号線334は、図7中に示した第2差分回路部305に設けられた第2差分回路305aに接続される。第2差分回路305aは、上記した第1差分回路303aと同様の構成であるため、説明を省略する。なお、第2差分回路305aの構成は、第1差分回路303aと同様の構成に限らず、実施の形態1に示した差分回路3aと同様の構成であってもよい。また、第2保持回路304aの構成は、以下に示すような構成であってもよい。図11に、第2保持回路の構成の一例を示す。図11に示すように、第2保持回路504aは、書き込み行選択MOSトランジスタ551、記憶MOSトランジスタ552とを備えている。書き込み行選択MOSトランジスタ551のゲートは、電源線554に接続されている。また、記憶MOSトランジスタ552のドレインは、読み出し行選択電源線553に接続されている。この第2保持回路504aでは、読み出しを行う選択行の読み出し行選択電源線553のみを電源に接続し、他の非選択行の読み出し行選択電源線553はオープンとすることで、選択行の記憶MOSトランジスタ552のみ、ソース-ドレイン間にゲート電圧に応じた電流が流れるようになる。この電流ソース-ドレイン電流の差を差分回路305aにより検出することで、記憶した信号を読み出すことができる。このとき、あらかじめ読み出し列信号線334を任意の電圧に設定しておき、選択行の読出し行選択電源線553を任意の期間電源またはグランドと接続することにより、記憶MOSトランジスタ552に流れるソース-ドレイン電流の差として、この電流が読み出し列信号線334へ充放電されるときに読み出し列信号線334に生じる電圧変化を読み取ってもよい。変形例以下、本発明の変形例について説明する。本発明に係る保持回路は、上記した実施の形態1および実施の形態2に示した保持回路第1保持回路、第2保持回路の構成に限らず、以下に示すような構成であってもよい。図12に本発明に係る保持回路の第1の変形例を示す。図12に示すように、本変形例に係る保持回路604aは、書き込み行選択MOSトランジスタ651と、記憶MOSトランジスタ652とを備えている。書き込み行選択MOSトランジスタ651のゲートは、電源線654に接続されている。また、記憶MOSトランジスタ652のドレインは、読み出し行選択電源線653に接続されている。さらに、ドライブMOSトランジスタ660が出力線に接続され、選択された行の記憶MOSトランジスタ652とドライブMOSトランジスタ660でソースフォロワ回路が構成され、記憶MOSトランジスタ652のゲート電圧に応じた出力信号が出力線654に出力される。また、図12に示したドライブMOSトランジスタ660の接続と電源を変更することで、ソースフォロワ回路の代わりにインバータ回路を構成してもよい。図13に、本発明に係る保持回路の第2の変形例を示す。図13に示すように、本変形例に係る保持回路704aは、書き込み行選択MOSトランジスタ751と、記憶MOSトランジスタ752と、記憶用キャパシタ755とを備えている。記憶用キャパシタ755を追加することで保持回路704aの保持容量が大きくなり、ノイズを低減することができ高画質化できる。書き込み行選択MOSトランジスタ751のゲートは、電源線754に接続されている。また、記憶MOSトランジスタ752のドレインは、読み出し行選択電源線753に接続されている。このように、本実施の形態の一連の画素信号読み出しと記憶動作によって、画素信号をほぼ全画素同時に読み出すグローバルシャッター動作に近い読み出しを非常に低消費電力で、かつ、容量の変動が少なく安定な信号レベルで行うことが可能となる。さらに本実施の形態においては、記憶装置を小面積化することができる。なお、本発明は、上記した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々の改良、変形を行ってもよい。例えば、上記した実施の形態では、単位画素に光電変換素子が一つ含まれる場合を示したが、本発明はそれに限定されず、単位画素に複数の光電変換素子が含まれ、FDが複数の光電変換素子により共有される場合にも適応可能である。例えば、図14A、図14Bのような画素構成が考えられる。図14Aにおいては、単位画素811は、光電変換素子であるフォトダイオード860、865と、転送トランジスタ861、866と、リセットトランジスタ862と、SFトランジスタ863とを備えている。つまり、光電変換素子2個、転送トランジスタ2個に対してFD1個、リセットトランジスタ共有リセットトランジスタ1個、SFトランジスタ共有SFトランジスタ1個で構成されており、2個の光電変換素子の信号が各転送トランジスタ561、566を通り、FDに読み出される構成である。また、図14Bにおいては、単位画素811は、図14Aの構成に加えて単位画素811内の選択トランジスタ864を備えた構成である。このように、複数の光電変換素子によりFDを共有することで、画素セルにおける受光部の開口度がさらに向上する。また、本発明に係る固体撮像素子は、上記した実施の形態1、2に示した構成に限らず、例えば、第2保持回路を備え、第2差分回路を備えていない構成であってもよい。この場合、第2保持回路に保持された信号出力と基準出力との差分である差分出力信号を出力線水平転送線に直接出力してもよい。また、保持回路の数は、画素回路の数と同数、2倍の数に限らず、その他の倍数であってもよい。また、倍数に限らず、その他の数であってもよい。また、差分回路の数は、各列に1つずつに限らず、その他の数であってもよい。また、本発明において使用される各トランジスタは、p型、n型のいずれであってもよく、トランジスタのドレインとソースは逆に接続されていてもよい。また、本発明に係る固体撮像素子には、上記実施の形態における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る固体撮像素子を備えた各種デバイスなども本発明に含まれる。例えば、本発明に係る固体撮像素子を備えたムービーカメラも本発明に含まれる。