"複数のカラム毎に分割された複数のメモリコアを備え、前記メモリコアの各々にビット線、ワード線、及び複数ビットのデータをそれぞれ記憶可能な複数のメモリセルを有するメモリ部と、アドレス信号に従い前記メモリコアにおける前記ワード線を選択するロウデコーダと、前記ビット線を通じ、前記複数のメモリセルへのデータの入力、出力を制御するカラム制御回路と、前記ロウデコーダ、及びカラム制御回路を制御する制御回路とを備え、前記複数のカラムのうちの少なくとも1つは、前記複数ビットのデータの書き込み動作の進行状況を示すLMフラグデータを記憶するためのLMカラムであり、前記カラム制御回路の各々は、対応する前記メモリコアに前記LMカラムが存在するか否かを確認するためのLMアドレススキャン動作を実行し、その結果をレジスタに格納し、その後の各種動作においては、前記レジスタに保持されたデータが第1のデータである場合、そのメモリコアにおいて前記LMカラムからLMフラグデータを読み出す動作を実行する一方、前記レジスタに保持されたデータが第2のデータである場合、そのメモリコアにおいて前記LMカラムからLMフラグデータを読み出す動作を実行しないことを特徴とする半導体記憶装置。前記制御回路は、前記複数のメモリコアのうちの第1のメモリコアに対し第1の動作を実行している間に前記第1のメモリコアとは別の第2のメモリコアに対し第2の動作を実行する動作と、前記第1のメモリコアに対し前記第2の動作を実行している間に前記第2のメモリコアに対し前記第1の動作を実行する動作とを交互に実行するインタリーブ動作を実行可能に構成された請求項1記載の半導体記憶装置。前記LMカラムには、前記LMカラムを通常のカラムと識別するためのデータパターンが書き込まれており、前記LMアドレススキャン動作は、前記データパターンが格納されているカラムを特定する動作であることを特徴とする請求項1又は2に半導体記憶装置。1本の前記ワード線に沿った複数の前記メモリセルから読み出されたデータに基づき、書込み動作が未了の前記メモリセルを特定するフェイルビット検出回路を更に備え、前記カラム制御回路は、前記フェイルビット検出回路の出力に基づき前記データパターンを検出することを特徴とする請求項3に記載の半導体記憶装置。前記制御回路は、LMカラムとして設定されるカラムを、複数の前記メモリコアのうちの第1のメモリコアから、前記第1のメモリコアとは別の第2のメモリコアに置き換えるカラムリダンダンシを実行可能に構成されたことを特徴とする請求項1乃至4記載のいずれかの半導体記憶装置。以下に記載の実施の形態は、消費電力の削減、及び動作の高速化を図ることを目的とする。以下に説明する実施の形態の半導体記憶装置は、メモリ部を備える。メモリ部は、複数のカラム毎に分割された複数のメモリコアを備える。メモリ部は、このメモリコアの各々にビット線、ワード線、及び複数ビットのデータをそれぞれ記憶可能な複数のメモリセルを有する。ロウデコーダは、アドレス信号に従いメモリコアにおけるワード線を選択する。カラム制御回路は、ビット線を通じ、複数のメモリセルへのデータの入力、出力を制御する。制御回路は、ロウデコーダ、及びカラム制御回路を制御する。複数のカラムのうちの少なくとも1つは、複数ビットのデータの書き込み動作の進行状況を示すLMフラグデータを記憶するためのLMカラムである。カラム制御回路の各々は、対応するメモリコアにLMカラムが存在するか否かを確認するためのLMアドレススキャン動作を実行可能に構成されている。そのLMアドレススキャン動作の結果をレジスタに格納し、その後の各種動作においては、前記データラッチ回路に保持されたデータが第1のデータである場合、そのメモリコアにおいて前記LMカラムをスキャンする動作を実行する一方、前記レジスタに保持されたデータが第2のデータである場合、そのメモリコアにおいて前記LMカラムからLMフラグデータを読み出す動作を実行しない。以下、図面を参照して、本実施の形態に係る半導体記憶装置の実施形態について説明する。先ず、図1を参照して、実施形態に係る半導体記憶装置の全体構成について説明する。図1は、本発明の実施形態に係る半導体記憶装置のブロック図である。実施形態に係る半導体記憶装置は、図1に示すように、メモリ部11を有する。メモリ部11は、複数のメモリコアをマトリクス状に配列して構成される。この図1では、一例として4つのメモリコア11a~11dを備えた例を示している。また、この半導体記憶装置は、ロウデコーダ12a~12d、センスアンプ回路13a~13d、ページバッファ14a~14d、カラム制御回路15a~15d、入出力制御回路16、コマンドレジスタ17、アドレスレジスタ18、主制御回路19、ロウ制御回路20、電圧発生回路21、マルチプレクサ22T、22B及び23を備える。メモリ部11中の各メモリコア11a~11dは、図2に示すように、NANDセルユニットNUをロウ方向に配列して構成されたメモリセルアレイMAを含んでいる。各NANDセルユニットNUは、複数個図2の例では64個直列接続された電気的書き換え可能な不揮発性メモリセルMC0~MC63と、その両端をそれぞれビット線BLと共通ソース線CELSRCに接続するための選択ゲートトランジスタS1及びS2を有する。各メモリセルMCは、一例として、半導体基板上に形成されたp型ウェル上に、ゲート絶縁膜、電荷蓄積層、ゲート間絶縁膜及び制御ゲート電極が積層された積層ゲート構造を有するものとする。NANDセルユニットNU内のメモリセルMCの制御ゲートは異なるワード線WL0-WL63に接続される。選択ゲートトランジスタS1、S2のゲートはそれぞれ選択ゲート線SGD、SGSに接続される。1ワード線を共有するNANDセルユニットNUの集合は、データ消去の単位となるブロックを構成する。図2に示すように、ビット線方向に複数のブロックBLKが配置される。各ビット線BLは、後述するセンスアンプ回路13a~dに接続される。1本のワード線WLに共通に接続されたメモリセルMCが1ページを構成する。以下では、メモリコア11a~d中のメモリセルアレイMAを、それぞれメモリセルアレイMAT_N、MAB_N、MAT_F、MAB_Fと称する。T,Bは、メモリ部11中の上側Top側、下側Bottom側のメモリコアであることを意味している。一方、N,Fは、それぞれ主制御回路19から見て近い側Near側、遠い側Far側のメモリコアであることを意味している。なお、この割り当ては一例であり、パッド電極を下にしたとき、左側をNear側、右側をFar側とするなど自由に割り当てることが出来る。なお、各メモリコア11a~11dの一部は、それぞれカラムリダンダンシ不良救済や、その他初期設定データ等を格納するためのエクストラアレイRAとして設定されている。ロウデコーダ12a~dは、それぞれメモリコア11a~dに対応して設けられている。ロウデコーダ12a~dはそれぞれ、ロウ制御回路20を介して入力されたアドレス信号等をデコードし、メモリコア11a~dのワード線を選択する。ただし、メモリコア11a、11bにより1つのロウデコーダが共有されるとともに、メモリコア11c、11dにより1つのロウデコーダが共有される形式も採用可能である。センスアンプ回路13a~dは、それぞれメモリコア11a~dのビット線BLから読み出された信号を検知増幅してページバッファ14a~dに供給する一方、ページバッファ14aに保持された書き込みデータに応じた電圧をビット線BLに与える。ページバッファ14a~14dは、それぞれメモリコア11a~dに対応して設けられており、読み出し動作時にはメモリコア11a~dから読み出されたデータを一時保持するとともに、書き込み動作時にはチップ外部から供給された書き込みデータを一時保持する機能を有する。カラム制御回路15a~15dは、それぞれメモリコア11a~dに対応して設けられ、アドレスレジスタ18から入力されたカラムアドレス信号をデコードし、読み出しデータを外部に読み出すとともに書き込みデータをページバッファ14a~14dに供給する等の入出力制御を行う。なお、カラム制御回路15a~15dはそれぞれ、外部からアドレスレジスタ18を介して与えられるアドレスデータ論理アドレスデータを物理アドレスデータに変換するアドレス変換回路151a~151dを備えている。また、カラム制御回路15a~15dは、それぞれ、後述するLMカラムを読みだす動作を制御するためのLMカラム読み出し部152a~dを備えている。入出力制御回路16は、外部から入力されたデータを、データの種別に応じてコマンドレジスタ17、アドレスレジスタ18又はカラム制御回路15a~dに転送するとともに、カラム制御回路15a~dが取得した読み出しデータを外部に転送する。アドレスレジスタ18は、一例として、アドレスデータAINを入出力制御回路16から供給されてロウ制御回路20及びカラム制御回路15a~dに供給する。主制御回路19は、コマンドレジスタ17から送信されたコマンドデータに基づき、ロウ制御回路20、電圧発生回路21及びカラム制御回路15a~15dを制御する。ロウ制御回路20は、主制御回路19からの制御の下、アドレスレジスタ18から供給されるロウアドレスデータに基づき、ロウデコーダ12a~12dを制御する。電圧発生回路21は、主制御回路19の制御の下、各種動作に必要な電圧を発生させて、ロウ制御回路20及びカラム制御回路に供給する。マルチプレクサ22T、及び22Bは、インタリーブ動作による読み出し動作を実行する場合に動作する。マルチプレクサ22Tは、インタリーブ動作によりメモリコア11aMAT_N、11cMAT_Fから交互に読み出されるデータを統合して出力する機能を有する。マルチプレクサ22Bは、インタリーブ動作によりメモリコア11bMAB_N、11dMAB_Fから交互に読み出されるデータを統合して出力する機能を有する。マルチプレクサ23は、マルチプレクサ22T及び22Bの出力信号を更に統合して入出力制御回路16に出力する機能を有する。なお、マルチプレクサ22T及び22Bは、例えば100MHzのクロック信号CK2で動作する。これは、メモリコア11a~dの動作に用いられるクロック信号CK150MHzの2倍である。ここで、図3を参照して、インタリーブ動作について説明する。インタリーブ動作は、例えばメモリコア11a~11dのうちの第1のメモリコアにおいての第1の動作を実行している間にこれとは別の2のメモリコアにおいて第1の動作とは別の第2の動作を開始する動作をする一方、第1のメモリコアにおいての第2の動作を実行している間に第2のメモリコアにおいて第1の動作を開始する動作のことをいう。例えば、図3に示すように、クロック信号CK1_BNの立ち上がりの時刻t1にメモリコア11bMAB_Nの読み出し動作の前段階であるプリチャージ動作を開始し、その後、クロック信号CK1_TNが立ち上がる時刻t2からメモリコア11bMAB_Nの読み出し動作を開始する一方で、別のメモリコア11aMAT_Nでは、プリチャージ動作を開始する。以下同様にして、メモリコア11b、11a、11d、11cの順に読み出し動作を実行するとともに、その読み出し動作の裏で他のメモリコアにおけるプリチャージ動作を開始する。このようなインタリーブ動作によれば、プリチャージ動作が実質的に隠蔽され、これにより動作時間を実質的に短縮することができる。次に、上記メモリセルMCが保持する閾値電圧分布と保持データの関係について説明する。メモリセルMCは、閾値電圧分布に応じて例えば2ビットのデータを保持可能とされている。図4はメモリセルMCが保持し得る4つの閾値電圧分布E,A,B,Cと、保持データとの関係を示す。図4aに示すように、メモリセルMCは4つの閾値電圧分布E,A,B,Cに対応して4つのデータ11、01、00、10を保持することができる。データと書く場合、は上位ページデータを意味し、は下位ページデータを意味する。、の2つのデータにより、1つのメモリセルに格納される2ビットのデータが表現されている。閾値電圧分布Eはデータ消去状態を示し、閾値電圧レベルが最も低い。閾値電圧レベルは、分布A、B、Cの順に高くなる。メモリセルMCがどの閾値電圧分布E,A,B,Cのうちのいずれに属するのかを、公知の読み出し動作により特定することができる。このように、複数ビットのデータを1つのメモリセルに格納する多値記憶方式の場合、書込み動作は、複数段階に分けて実行される。例えば、2ビット/セル方式の場合、書込み動作は下位ビットデータ書き込み動作から開始され、その完了後に続いて上位ページ書き込み動作を行う、といった手順で実行される。この場合、書込み動作が上位ページ書き込み動作まで終了しているのか、それとも下位ページ書き込み動作で止まっているのかなど、書込み動作の進捗具合を把握しておく必要がある。このため、メモリ部11には、このような書き込み動作の進捗具合を示すデータLMフラグデータを書き込み単位であるページ毎1本のワード線WL毎記憶可能に構成されている。LMフラグデータは、例えば図4bに示すように、下位ページ書き込みが終了した段階で、1から0に書き換えられる。LMフラグデータは、図5に示すように、メモリ部11の2n個nは1以上の整数のカラム群COL0~COL2n-1のいずれかに選択的に格納される以下、LMフラグデータが格納されるカラム群COLをLMカラムCOLMと称する。一例として、LMカラムCOLMは、2n個のカラム群COL0~2n-1のうち、初期設定により指定された論理アドレスADDLk例えば、論理アドレス8032に対応する物理アドレスADDPk例えば、物理アドレス8032のカラムCOLに設定される。しかし、その物理アドレスADDPkのカラムが不良カラムであった場合、周知のカラムリダンダンシにより置き換えられることになる。例えば、物理アドレスADDPkから別の物理アドレスADDPk’例えば、物理アドレス8033にLMカラムCOLMが設定される。このようにして、2n個のカラム群COL0~COL2n-1のうちのいずれか少なくとも1つがLMカラムCOLMに設定される。ここで、メモリコア11a~11dの少なくとも1つにLMカラムCOLMが存在し、そのLMカラムCOLMにLMフラグデータが格納される。逆に言えば、LMカラムCOLMが存在しないメモリコア11a~11dが存在するということができる。図5の例では、メモリコア11c、11dFar側にLMフラグデータが格納されていることになる。すなわち、メモリ部11を複数のカラム毎に分割したメモリコア11a~11dにすることにより、LMカラムCOLMが存在しないメモリコア11a~11dが少なくとも1つ存在することになる。また、当該カラムがLMカラムCOLMであることを識別するため、LMカラムCOLMの一部、例えばワード線WL0に沿ったメモリセルに、所定のデータパターンが書き込まれる。ここでは、所定のデータパターンとしてデータ81H10000001が書き込まれる例を説明する。このLMカラムの設定は、製品出荷前のテストの結果に基づいて、製品出荷前に行われる。製品出荷後、製品が使用される段階では、電源投入後のパワーオンリセット動作がなされた後、各種動作の前において、このLMカラムCOLMからLMフラグデータが読み出される。なお、LMフラグデータは、書き込み動作が行われる場合、その進捗状況に応じて適宜書き換えられる。この実施の形態では、パワーオンリセット動作において、各カラム制御回路15a~15dが、対応するメモリコア11a~11dにLMカラムCOLMが存在するか否かを確認するためのスキャン動作LMアドレススキャン動作を実行して前述のデータパターン81H10000001を検出する。データパターン81Hの検出は、データパターンが書き込まれたワード線WL0において読み出し動作を行い、これをカラム制御回路15a~d内のフェイルビット検出回路に入力することにより行う。LMアドレススキャンの結果、あるカラムにおいてデータパターン81Hが見つかった場合には、その見つかったカラムCOL図5では、カラム群COL2n-6、COL2n-5がLMカラムとされる。そして、そのLMカラムが含まれるメモリコア11a~dに対応するカラム制御回路15a~15d内に設けられたレジスタ後述のレジスタ1513にデータ1が格納される。LMカラムの無いカラム制御回路15a~d内のレジスタには0が格納される。その結果、メモリコア11a~11dのいずれかにLMカラムが存在するか判別できる。以後の各種動作においては、レジスタに保持されたデータが1である場合、そのメモリコア11a~dにおいてLMカラムCOLMを読み出し、これによりLMフラグデータを読み出す動作を実行する一方、レジスタに保持されたデータが0である場合、そのメモリコア11a~11dにおいてLMカラムCOLMを読み出す動作を実行しない。すなわち、LMフラグデータが存在しないメモリコアのLMフラグデータを読み出す動作を省略することができる。その結果、LMフラグを読み出す際に消費電力を削減できる。また、カラムリダンダンシによって、複数のメモリコアのうち初期状態でLMカラムが配置されるメモリコアから別のメモリコアに置き換えることができる。このカラムリダンダンシ動作は、主制御回路19により制御される。この場合、動作を高速化することができる。例えば、LMカラムがFar側からNear側に移動したとしても、LMフラグデータが存在しないFar側のメモリコア11c、11dのLMフラグデータを読み出す動作を省略することができる。また、Top側からBottom側に移動した場合も同様である。ここで、LMカラムが存在しないメモリコア11c、11dではLMフラグデータを検索する動作を省略することができる。その結果、不要なLMフラグデータの読み出しを省略することが出来、動作を高速化することが出来る。また、LMフラグの存在するアドレスを出力する回路を設けなくてもレジスタ1514のデータを判定するだけでLMフラグが存在するメモリコア11を判別することが出来る。すなわち、簡易な回路で半導体記憶装置の動作を高速化することができる。図6に、LMカラム読み出し部152a~dの構成例を説明する。LMカラム読み出し部152a~dの各々は、フェイルビット検出回路1511、LMカウンタ1512、TRSTカウンタ1513、及びレジスタ1514を有する。フェイルビット検出回路1511は、通常の読み出し動作時には、各カラムCOLにおける書き込みが失敗したメモリセルを、その読み出しデータに基づいて検出する回路である。フェイルビット検出回路1511は、前述のLMカラムCOLMの識別を行う場合に、前述のデータパターン81Hを検出する機能も有する。LMカウンタ1512は、検出対象のカラムが移動するごとにカウント値をインクリメントする機能を有し、データパターン81Hが検出されたときにおけるカウント値を記憶する。このカウント値は、LMカラムCOLMの物理アドレスに対応する。レジスタ1513は、データパターン81Hが見つかった場合に、データ1を保持し、見つからなかった場合にはデータ0を保持する。TRSTレジスタ1514は、読み出し時又は書き込み動作の開始時において、自身の有するカウント値をリセットした後、LMカウンタ1512に記憶されたカウント値に従って自身のカウント値をカウントアップして、これに従ってフェイルビット検出回路1511をLMカラムへ移動させる機能を有する。続いて、本実施の形態の動作を、図7及び図8のフローチャートを参照して説明する。図7は、パワーオンリセット動作におけるLMアドレススキャン動作を説明したものである。また、図8はLMアドレススキャン動作後の読み出し動作を説明している。図7を参照して、LMアドレススキャン動作を説明する。まず、ワード線WL0に読み出し電圧を印加して、データパターン81Hが格納されているメモリセルMCのデータを読み出す。そして、n個のカラムCOL1~nをカラムCOL1から順次、又は同時に選択してS11、各カラムCOLのデータを順次読み出すS12。そして、読み出したデータを、フェイルビット検出回路1511に取り込み、そこに含まれるデータ0の数をカウントするS13。データ0の数がデータパターン81Hと同じ6個になった場合にはS14のY、そのカラムCOLをLMカラムCOLMと特定する。6個でなければ、ステップS12に戻って、次のカラムCOLを読み出す。あるカラムCOLiがLMカラムCOLMと特定された場合、そのカラムCOLiの物理アドレスがLMカウンタ1512にセットされるS16。そして、当該カラムCOLiを制御しているカラム制御回路15a~dに含まれるレジスタ1514にデータ1をセットする一方、それ以外のカラム制御回路15a~dに含まれるレジスタ1514にデータ0をセットする。これにより、LMアドレススキャン動作が完了する。図8を参照して、LMアドレススキャン動作後の動作を説明する。ここでは、メモリセルからデータを読み出す読み出し動作を例に挙げて説明する。電源投入後のパワーオンリセット動作においてLMアドレススキャン動作及びレジスタ1514へのデータ1または0の格納が完了すると、その後、読み出しコマンドが外部のコントローラなどから入力される。この入力に従い、主制御回路19は、対応するLMフラグを読み出すように制御を行う。本例においては、インタリーブ動作を行うため、主制御回路19はメモリコア11a~11dの読み出し対象のメモリセルに対応する4つのLMフラグデータを読み出すように指示をする。なお、LMカラムCOLMが存在しないメモリコアにおけるLMフラグデータは、LMカラムCOLMが存在するメモリコアに保存されている。まず、それぞれのカラム制御回路15a~15bに設けられたレジスタ1513のデータが読み出されるS21。本例においては、4つのカラム制御回路15a~15bに設けられたレジスタ1513からほぼ同時にデータが読み出される。レジスタ1513のデータが1であるカラム制御回路15a~15bに対応するメモリコア11a~dにおいて、LMカラムCOLMからLMフラグデータを読み出す動作が実行されるS22のY、S23。その後、LMフラグデータにより多値記憶方式による書き込み動作がどの段階まで進んでいるのかを判断され、メモリセルからデータを読み出すS24一方、データ0が格納されたレジスタ1514に対応するカラム制御回路15a~dでは、LMカラムCOLMの読み出しはおこなわれないS22のN。すなわち、データ0が格納されたレジスタ1514に対応するカラム制御回路15a~dでは、S23で読み出されたLMフラグデータを用いて読み出し動作を行うS25。このように、本実施の形態によれば、図3に示すようなインタリーブ動作が行われた場合においても、LMカラムが存在するメモリコア11a~dのカラム制御回路15a~dにおいてのみLMカラムの読み出し動作実行され、それ以外のカラム制御回路15a~dでは、LMカラムの読み出し動作は実行されない。これにより、消費電力を削減し、装置のパフォーマンスの向上を図ることができる。なお、多値記憶方式による書き込み動作も同様にLMフラグデータを読み出すことにより行うことができる。例えば、図8のS24、S25を、LMフラグデータを用いてメモリセルへデータを書き込む、とすればよい。以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"