電気的に書き換え可能な複数のメモリセルを直列に接続したメモリストリングスを半導体基板上に複数有する不揮発性半導体記憶装置であって、前記メモリストリングスのそれぞれは、a前記半導体基板に対して垂直方向に延びる柱状半導体部と、b前記柱状半導体部に接する下部電位障壁層と、c前記下部電位障壁層に接する電荷蓄積層と、d前記電荷蓄積層に接する上部電位障壁層と、e前記上部電位障壁層に接する複数の制御ゲート電極と、f前記複数の制御ゲート電極間を絶縁する絶縁膜とを備え、前記メモリストリングスの前記垂直方向を含む一断面形状は、前記柱状半導体部の最外周表面から前記複数の制御ゲート電極のそれぞれまでの距離に比べて、前記柱状半導体部の前記最外周表面から前記絶縁膜までの距離の方が長い凹凸形状を有し、前記上部電位障壁膜の断面形状と前記電荷蓄積層の断面形状は、前記凹凸形状を反映した形状である一方、前記柱状半導体部の前記最外周表面の断面形状は直線形状となっていることを特徴とする不揮発性半導体記憶装置。請求項1記載の不揮発性半導体記憶装置であって、前記凹凸形状を構成する凹部内に形成される前記上部電位障壁膜の膜厚をdtop、前記凹凸形状を構成する前記凹部内に形成される前記電荷蓄積膜の膜厚をdtrap、前記凹凸形状を構成する前記凹部内に形成される前記下部電位障壁膜の膜厚をdbot、前記絶縁膜の膜厚をXとした場合、以下の第1条件および第2条件、条件1:X=2dtop2dtrapdbot条件2:dbot>0を満たすことを特徴とする不揮発性半導体記憶装置。請求項1記載の不揮発性半導体記憶装置であって、隣接する前記メモリストリングスで共用される前記複数の制御ゲート電極のそれぞれの幅をW、前記柱状半導体部の前記最外周表面から前記絶縁膜までの距離と、前記柱状半導体部の前記最外周表面から前記複数の制御ゲート電極のそれぞれまでの距離の差をDとする場合、D≦W/3を満たすことを特徴とする不揮発性半導体記憶装置。請求項1記載の不揮発性半導体記憶装置であって、前記上部電位障壁膜および前記下部電位障壁膜は、酸化シリコン膜から形成され、前記電荷蓄積層は、窒化シリコン膜あるいは酸化アルミニウム膜から形成されていることを特徴とする不揮発性半導体記憶装置。電気的に書き換え可能な複数のメモリセルを直列に接続したメモリストリングスを半導体基板上に複数有する不揮発性半導体記憶装置の製造方法であって、a前記半導体基板上に絶縁膜と導体膜とを交互に積層して積層膜を形成する工程と、b前記a工程後、前記積層膜を貫通する孔を形成する工程と、c前記b工程後、前記孔の側面に露出する前記絶縁膜をエッチングすることにより、前記半導体基板の垂直方向を含む一断面での前記孔の断面形状を凹凸形状にする工程と、d前記c工程後、前記凹凸形状を形成した前記孔の内部に上部電位障壁層を形成する工程と、e前記d工程後、前記孔の内部において、前記上部電位障壁層に接するように電荷蓄積層を形成する工程と、f前記e工程後、前記孔の内部において、前記電荷蓄積層に接するように下部電位障壁層を形成する工程と、g前記f工程後、前記孔の内部において、前記下部電位障壁層に接するように柱状半導体部を形成する工程とを備え、前記c工程で形成された前記凹凸形状を構成する凹部が前記下部電位障壁層を形成する前記f工程後の段階で埋め込まれることを特徴とする不揮発性半導体記憶装置の製造方法。請求項5記載の不揮発性半導体記憶装置の製造方法であって、前記d工程で形成する前記上部電位障壁層、前記e工程で形成する前記電荷蓄積層、および、前記f工程で形成する前記下部電位障壁層は、異なる原料ガスを交互に供給して薄膜を成膜する原子層化学気相成長法を使用して形成されることを特徴とする不揮発性半導体記憶装置の製造方法。不揮発性メモリ不揮発性半導体記憶装置は、電気的に書き換え可能で、電源を切っても半永久的に情報を記憶し続けることができるメモリである。この不揮発性メモリは、MOSMetalOxideSemiconductorトランジスタのゲート電極下に、酸化シリコン膜で囲まれた導電性の浮遊ゲート電極やトラップ性絶縁膜など電荷蓄積層を有しており、浮遊ゲート電極やトラップ性絶縁膜での電荷蓄積状態によってトランジスタのしきい値が異なることを利用して情報を記憶する。このトラップ性絶縁膜とは、電荷の蓄積可能なトラップ準位を有する絶縁膜をいい、一例として、窒化シリコン膜等があげられる。トラップ性絶縁膜を有する不揮発性メモリでは、トラップ性絶縁膜への電荷の注入放出によってMOSトランジスタのしきい値をシフトさせ記憶素子として動作させる。このようなトラップ性絶縁膜を電荷蓄積層とする不揮発性メモリのメモリセルをMONOSMetalOxideNitrideOxideSemiconductor型トランジスタと呼んでおり、電荷蓄積層に導電性の浮遊ゲート電極を使用する場合に比べ、離散的なトラップ準位に電荷を蓄積するためにデータ保持の信頼性に優れる。また、データ保持の信頼性に優れているためにトラップ性絶縁膜上下の酸化シリコン膜の膜厚を薄膜化でき、書き込み消去動作の低電圧化が可能である等の利点を有する。このように、不揮発性メモリは、電荷蓄積層の構成の相違から、電荷蓄積層に浮遊ゲート電極を使用した不揮発性メモリと、電荷蓄積層にトラップ準位を有する絶縁膜を使用した不揮発性メモリに分けることができるが、本明細書では、上述した利点を有するMONOS型トランジスタをメモリセルとする不揮発性メモリを対象とする。さらに、不揮発性メモリは、そのレイアウト構成の相違から、NAND型と呼ばれる不揮発性メモリと、NOR型と呼ばれる不揮発性メモリに大別される。NOR型不揮発性メモリは、各ビット線に沿ってメモリトランジスタメモリセルが並列に配置されているタイプの不揮発性メモリである。すなわち、1本のビット線に接続されている複数のメモリトランジスタでは、このビット線に複数のメモリトランジスタのそれぞれのドレイン領域が接続されている一方、複数のメモリトランジスタのそれぞれのソース領域がグランドに接続されている。上述した構成をしているNOR型不揮発性メモリは、ランダムアクセスが可能であるとともに、高速読み出しが可能である利点を有している。その反面、NOR型不揮発性メモリでは、各メモリトランジスタのソース領域をグランドに接続する必要があり、集積度を充分に高くすることが困難である側面も有する。このような特性を有するNOR型不揮発性メモリは、例えば、メモリカード、携帯電話機、システムLSILargeScaleIntegrationの組み込み用記憶部などに利用されている。これに対し、NAND型不揮発性メモリは、メモリトランジスタがビット線方向に直列に接続されているタイプの不揮発性メモリである。すなわち、NAND型不揮発性メモリは、ビット線とソース線グランド線の間に複数のメモリトランジスタが直列に接続された構成をしている。上述した構成をしているNAND型不揮発性メモリは、NOR型不揮発性メモリに比べて、読み出し速度が低速であるが、集積度を高密度にできる利点を有している。したがって、このように構成されているNAND型不揮発性メモリは、集積密度が高いため、例えば、デジタルカメラやスマートカードなどの大容量の不揮発性メモリとして使用されている。本明細書では、NAND型と呼ばれる不揮発性メモリと、NOR型と呼ばれる不揮発性メモリのうち、特に、大容量の不揮発性メモリとして使用されるNAND型不揮発性メモリを対象とする。上述した不揮発性メモリでは、半導体素子の微細化による大容量化が急ピッチで進められており、現在、ハーフピッチが40nm以下の製品が開発ターゲットとなっている。ところが、フォトリソグラフィ技術で加工できる物理限界が近いことから、複数のメモリセルを2次元状に配置する不揮発性メモリでの高集積化は困難になってきている。そこで、近年、複数のメモリセルを3次元状に配置することにより、さらなる集積密度を向上させて、大容量の不揮発性メモリを実現する試みが行われている。特に、NAND型不揮発性メモリは、大容量化に適した構造をしているため、NAND型不揮発性メモリにおいて、複数のメモリセルを3次元状に配置する技術が提案されている。しかし、複数のメモリセルを3次元状に配置し、かつ、メモリセルにMONOS型トランジスタを使用するNAND型不揮発性メモリにおいては、以下に示すような現象が問題となる。例えば、トラップ準位を有する絶縁膜の1つである窒化シリコン膜を電荷蓄積層に使用した不揮発性メモリでは、窒化シリコン膜のトラップ準位欠陥準位に捕獲された電子が窒化シリコン膜中を拡散する現象が生じる。これは、窒化シリコン膜のトラップ準位に捕獲されている電子が自己電界や熱的なデトラップにより、トラップ準位から飛び出て窒化シリコン膜中を拡散する現象であり、この現象の大小がメモリセルの信頼性を大きく左右する。特に、複数のメモリセルを3次元状に配置し、かつ、メモリセルにMONOS型トランジスタを使用するNAND型不揮発性メモリにおいては、上述した電子の拡散現象により、消去時間が増大する問題点が発生する。MONOS型トランジスタにおいては、電荷蓄積層と半導体基板チャネル領域との間に下部電位障壁層が設けられており、電荷蓄積層への電子の注入や電荷蓄積層からの電子の放出あるいは電荷蓄積層への正孔の注入は、この下部電位障壁層を介して行われる。したがって、消去時間が長くなるということは、下部電位障壁層を介した電荷蓄積層からの電子の放出頻度あるいは下部電位障壁層を介した電荷蓄積層への正孔の注入頻度が増大することを意味する。そして、下部電位障壁層を介した電荷蓄積層からの電子の放出頻度あるいは下部電位障壁層を介した電荷蓄積層への正孔の注入頻度が増大するということは、それだけ下部電位障壁層がダメージを受けやすくなることを意味する。つまり、消去時間の増大は、下部電位障壁層のダメージを増加させる直接的な原因となり、この結果、不揮発性メモリのデータ保持特性リテンション特性が劣化する問題点が発生する。本発明の目的は、特に、複数のメモリセルを3次元状に配置し、かつ、メモリセルにMONOS型トランジスタを使用するNAND型不揮発性メモリにおいて、データ保持特性の劣化を抑制することができる技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。代表的な実施の形態における不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリセルを直列に接続したメモリストリングスを半導体基板上に複数有する不揮発性半導体記憶装置である。ここで、前記メモリストリングスのそれぞれは、a前記半導体基板に対して垂直方向に延びる柱状半導体部と、b前記柱状半導体部に接する下部電位障壁層と、c前記下部電位障壁層に接する電荷蓄積層とを備える。そして、d前記電荷蓄積層に接する上部電位障壁層と、e前記上部電位障壁層に接する複数の制御ゲート電極と、f前記複数の制御ゲート電極間を絶縁する絶縁膜とを備える。このとき、前記メモリストリングスの前記垂直方向を含む一断面形状は、前記柱状半導体部の最外周表面から前記複数の制御ゲート電極のそれぞれまでの距離に比べて、前記柱状半導体部の前記最外周表面から前記絶縁膜までの距離の方が長い凹凸形状を有する。そして、前記上部電位障壁膜の断面形状と前記電荷蓄積層の断面形状は、前記凹凸形状を反映した形状である一方、前記柱状半導体部の前記最外周表面の断面形状は直線形状となっていることを特徴とするものである。また、代表的な実施の形態における不揮発性半導体記憶装置の製造方法は、電気的に書き換え可能な複数のメモリセルを直列に接続したメモリストリングスを半導体基板上に複数有する不揮発性半導体記憶装置の製造方法である。ここで、a前記半導体基板上に絶縁膜と導体膜とを交互に積層して積層膜を形成する工程と、b前記a工程後、前記積層膜を貫通する孔を形成する工程とを備える。そして、c前記b工程後、前記孔の側面に露出する前記絶縁膜をエッチングすることにより、前記半導体基板の垂直方向を含む一断面での前記孔の断面形状を凹凸形状にする工程と、d前記c工程後、前記凹凸形状を形成した前記孔の内部に上部電位障壁層を形成する工程とを備える。さらに、e前記d工程後、前記孔の内部において、前記上部電位障壁層に接するように電荷蓄積層を形成する工程と、f前記e工程後、前記孔の内部において、前記電荷蓄積層に接するように下部電位障壁層を形成する工程とを備える。続いて、g前記f工程後、前記孔の内部において、前記下部電位障壁層に接するように柱状半導体部を形成する工程とを備える。このとき、前記c工程で形成された前記凹凸形状を構成する凹部が前記下部電位障壁層を形成する前記f工程後の段階で埋め込まれることを特徴とするものである。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。特に、複数のメモリセルを3次元状に配置し、かつ、メモリセルにMONOS型トランジスタを使用するNAND型不揮発性メモリにおいて、データ保持特性の劣化を抑制することができる。以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。実施の形態1<NAND型不揮発性メモリの回路構成>図1は、NAND型不揮発性メモリの回路構成例を示す回路図である。図1に示すように、NAND型不揮発性メモリは、ソース線SLとビット線BLとを有し、このソース線SLとビット線BLの間に選択トランジスタST1、ST2と、それぞれのメモリセルを構成するメモリトランジスタMT1~MT4が直列に接続されている。つまり、図1では、ソース線SLに選択トランジスタST1が接続され、ビット線BLに選択トランジスタST2が接続されている。そして、この選択トランジスタST1と選択トランジスタST2の間にメモリトランジスタMT1~MT4が直列に接続されている。ソース線SLとビット線BLとの間に直列接続されたメモリトランジスタMT1~MT4からなる構成要素をメモリストリングMS1と呼ぶ。メモリトランジスタMT1~MT4のそれぞれが1つのメモリセルを構成しているため、図1に示すメモリストリングMS1では、例えば、4ビットのメモリが直列に接続されていることになる。同様に、ソース線SLとビット線BLの間には、メモリストリングMS2およびメモリストリングMS3が接続されている。したがって、図1では、ソース線SLとビット線BLとの間に、例えば、3つのメモリストリングMS1~MS3が並列に接続されていることになる。一例として、これらの3つのメモリストリングMS1~MS3からメモリマットが構成される。すなわち、NAND型不揮発性メモリにおいて、メモリマットは、ソース線SLとビット線BLの間に並列接続された複数のメモリストリングMS1~MS3から構成され、複数のメモリストリングMS1~MS3のそれぞれは、ソース線SLとビット線BLの間に直列接続されたメモリトランジスタMT1~MT4から構成されていることになる。<従来のNAND型不揮発性メモリにおける3次元構造>上述したような回路構成をしているNAND型不揮発性メモリでは、半導体素子の微細化による大容量化が急ピッチで進められており、現在、ハーフピッチが40nm以下の製品が開発ターゲットとなっている。ところが、フォトリソグラフィ技術で加工できる物理限界が近いことから、複数のメモリセルを2次元状に配置する不揮発性メモリでの高集積化は困難になってきている。そこで、近年、複数のメモリセルを3次元状に配置することにより、さらなる集積密度を向上させて、大容量の不揮発性メモリを実現する試みが行われている。特に、NAND型不揮発性メモリは、大容量化に適した構造をしているため、NAND型不揮発性メモリにおいて、複数のメモリセルを3次元状に配置する技術がある。図2は、3次元構造をした従来のNAND型不揮発性メモリの構造を示す断面図である。この図2では、NAND型不揮発性メモリの一部分だけを表記している。図2において、3次元構造をした従来のNAND型不揮発性メモリでは、コントロールゲート電極制御ゲート電極ワード線CG1~CG4となる導体膜と、ギャップ絶縁層GIL1~GIL3となる絶縁膜を交互に形成した積層膜に、この積層膜を貫通するホールパターンHPが形成されている。そして、このホールパターンHP内に、内壁側から、例えば、酸化シリコン膜からなる上部電位障壁層EB2と、窒化シリコン膜からなる電荷蓄積層ECと、酸化シリコン膜からなる下部電位障壁層EB1が形成され、さらに、下部電位障壁層EB1の内側領域にチャネル層となる柱状半導体部PSが形成されている。このように構成されている3次元構造をした従来のNAND型不揮発性メモリでは、図2の上下方向にメモリトランジスタメモリセルが積層されてメモリストリングMS1およびメモリストリングMS2を形成している。具体的に、図1のメモリトランジスタMT1は、図2に示すコントロールゲート電極CG1と、上部電位障壁層EB2と、電荷蓄積層ECと、下部電位障壁層EB1から構成されている。同様に、図1のメモリトランジスタMT2~MT4は、図2に示すコントロールゲート電極CG2~CG4と、上部電位障壁層EB2と、電荷蓄積層ECと、下部電位障壁層EB1から構成されている。このことから、図1のメモリトランジスタMT1~MT4のそれぞれに図2のコントロールゲート電極CG1~CG4が対応しており、図1のメモリトランジスタMT1~MT4のそれぞれの構成要素である上部電位障壁層EB2と、電荷蓄積層ECと、下部電位障壁層EB1が一体化して形成されている。したがって、例えば、メモリトランジスタMT1~MT4を直列接続した図1に示すメモリストリングMS1が、図2に示す3次元構造によって実現されていることがわかる。以上のような3次元構造をした従来のNAND型不揮発性メモリでは、メモリストリングの上下に形成された選択トランジスタST1、ST2図1参照と、積層膜で形成されたコントロールゲート電極CG1~CG4を選択することにより、任意のメモリトランジスタメモリセルへの書き換えや読み出しが可能となっている。メモリトランジスタメモリセルへの情報の書き込みや消去は、図2に示す電荷蓄積層ECへの電子の注入や引き抜きによって行なわれる。ここでは、例えば、図2に示すコントロールゲート電極CG1~CG4とチャネル層となる柱状半導体部PSの間に所定の電位差を与えることにより、電荷蓄積層ECへの電子の注入や電荷蓄積層ECからの電子の引き抜きが実現される。図2に示す3次元構造のNAND型不揮発性メモリは、電荷蓄積層ECにポリシリコン膜などの導電膜を使用する浮遊ゲート型不揮発性メモリと異なり、電荷蓄積層ECに、例えば、窒化シリコン膜のようなトラップ準位欠陥準位を有する絶縁膜を使用するMONOS型不揮発性メモリである。すなわち、図2に示す3次元構造のNAND型不揮発性メモリは、例えば、窒化シリコン膜のトラップ準位に電子を捕獲させたり、窒化シリコン膜のトラップ準位から電子を放出させたりすることにより書き込みや消去を行なう離散分離型不揮発性メモリである。なお、窒化シリコン膜からの電子の引き抜き消去動作に代えて、消去動作を窒化シリコン膜への正孔の注入により実現することもできる。NAND型不揮発性メモリの書き換え動作は、所定のメモリトランジスタメモリセルへの電子注入書き込み動作と、メモリトランジスタのしきい値電圧の確認動作を繰り返す、いわゆるベリファイ書き換え動作によって実施される。図3は、所定のメモリトランジスタメモリセルにベリファイ書き込み動作を実施し、メモリトランジスタのしきい値電圧を最終確認する場合の状態を模式的に示している。図3は、図2に示す構造の一部分の拡大図であり、コントロールゲート電極CG1~CG3からなる3つのメモリトランジスタメモリセルMT1~MT3の一部が示されている。図3では、メモリトランジスタMT1とメモリトランジスタMT2の電荷蓄積層EC窒化シリコン膜に電子黒丸で示しているが注入されており、メモリトランジスタMT2のしきい値電圧をベリファイ読み出しする状態を一例として示している。メモリトランジスタMT2のしきい値電圧を読み出す場合、メモリトランジスタMT2以外のメモリトランジスタをオン状態にして、メモリトランジスタMT2のコントロールゲート電極CG2に所望の電圧を印加する。このとき、検出される電流ビット線電流が所定値よりも大きいか、あるいは、小さいかにより、メモリトランジスタMT2のしきい値電圧を判定する。図3に示す3次元構造のNAND型不揮発性メモリでは、製造プロセス的な困難性から、上下に隣接するメモリトランジスタを拡散層で接続することができない。このため、隣接するメモリトランジスタ間を絶縁するギャップ絶縁層に相対する柱状半導体部に反転層チャネル層を形成して、上下に配置されているメモリトランジスタ間に電流を流す必要がある。ここで、上下に配置されている2つのコントロールゲート電極に挟まれた絶縁層をギャップ絶縁層と定義している。図3に示すように、コントロールゲート電極CG1~CG3に対向する柱状半導体部PSの表面には、各コントロールゲート電極CG1~CG3に印加する電圧に起因した電界により、チャネル層反転層CH1~CH3が形成される。一方、ギャップ絶縁層GIL1~GIL2に対向する柱状半導体部PSの表面には、隣接するコントロールゲート電極CG1~CG3からの漏れ電界により、チャネル層反転層CHG1~CHG2が形成される。このようにして、3次元状に積層形成されたメモリストリングの縦方向図3の上下方向に検出電流を流すことが可能となる。この結果、メモリトランジスタMT2のしきい値電圧を判定することができる。<3次元構造をした従来のNAND型不揮発性メモリの問題点>しかし、複数のメモリトランジスタメモリセルを3次元状に配置し、かつ、メモリトランジスタメモリセルにMONOS型トランジスタを使用するNAND型不揮発性メモリにおいては、以下に示すような現象が問題となる。例えば、トラップ準位を有する絶縁膜の1つである窒化シリコン膜を電荷蓄積層ECに使用した不揮発性メモリでは、窒化シリコン膜のトラップ準位欠陥準位に捕獲された電子が窒化シリコン膜中を拡散する現象が生じる。これは、窒化シリコン膜のトラップ準位に捕獲されている電子が自己電界や熱的なデトラップにより、トラップ準位から飛び出て窒化シリコン膜中を拡散する現象であり、この現象の大小がメモリセルの信頼性を大きく左右する。特に、複数のメモリトランジスタメモリセルを3次元状に配置し、かつ、メモリトランジスタメモリセルにMONOS型トランジスタを使用するNAND型不揮発性メモリにおいては、上述した電子の拡散現象により、消去時間が増大する問題点が発生する。以下に、図面を参照しながら、この問題点について詳細に説明する。例えば、書き換え回数が少なく、情報の保持時間も短い場合には、図3に示すように、コントロールゲート電極CG1、CG2と対向する電荷蓄積層ECの領域にだけ電子が存在する。ところが、電子は、熱的な拡散を伴うので、時間の経過とともに一部の電子が上下方向へ拡散する。具体的には、書き換え回数の増加や保持時間の長期化によって、図4に示すように、ギャップ絶縁層GIL1~GIL2に対向する電荷蓄積層ECの領域にも電子の一部が拡散する。ここでは、メモリトランジスタMT1~MT3を例として示しているが、すべてのメモリトランジスタで電子の拡散現象が生じる。このギャップ絶縁層GIL1~GIL2に対向する電荷蓄積層ECに拡散した電子の影響により、ギャップ絶縁層GIL1~GIL2に対向する柱状半導体部PSの表面にチャネル層反転層CHG1~CHG2が形成されにくくなる。なぜなら、ギャップ絶縁層GIL1~GIL2に対向する柱状半導体部PSの表面には、コントロールゲート電極CG1~CG3からの漏れ電界によって、チャネル層反転層CHG1~CHG2が形成されるが、ギャップ絶縁層GIL1~GIL2に対向する電荷蓄積層ECに電子が拡散すると、この拡散した電子によって、漏れ電界の電気力線が終端され、漏れ電界が柱状半導体部PSの表面にまで達しにくくなるからである。このように柱状半導体部PSの表面に、コントロールゲート電極CG1~CG3からの漏れ電界が達しにくくなるということは、この漏れ電界によって誘起されるチャネル層反転層CHG1~CHG2が形成されにくくなることを意味する。このようにギャップ絶縁層GIL1~GIL2に対向する柱状半導体部PSの表面にチャネル層反転層CHG1~CHG2が形成されにくくなると電流が流れにくくなる。このことは、メモリトランジスタMT1~MT3間の抵抗が増加することを意味する。さらに、ギャップ絶縁層GIL1~GIL2には、コントロールゲート電極CG1~CG3が存在しないため、ギャップ絶縁層GIL1~GIL2に対向する電荷蓄積層ECの領域にまで拡散した電子の引き抜き、あるいは、正孔の注入は非常に困難になる。すなわち、ギャップ絶縁層GIL1~GIL2に対向する電荷蓄積層ECの領域にまで拡散した電子を取り除くことは、非常に困難になる。このことから、書き換え回数の増加に伴い、ギャップ絶縁層GIL1~GIL2に対向する柱状半導体部PSの表面に形成される電流経路の抵抗値が増加してしまう。図5は、メモリトランジスタ間のギャップ絶縁層に対向する電荷蓄積層にまで電子が拡散した場合の等価回路図である。図5に示すように、ソース線SLに選択トランジスタST1が接続され、ビット線BLに選択トランジスタST2が接続されている。そして、選択トランジスタST1と選択トランジスタST2の間にメモリトランジスタMT1~MT4が直列接続されている。そして、各メモリトランジスタMT1~MT4間に反転層抵抗Rが直列に接続されており、この反転層抵抗Rは、書き換え回数の増加に伴い大きくなる。図6は、特定のメモリトランジスタメモリセルに記憶されている情報を読み出す場合のコントロールゲート電極に印加する電圧Vcgと、読み出し電流Idとの関係を示すグラフである。図6において、横軸はコントロールゲート電極に印加する印加電圧Vcgを示しており、縦軸は読み出し電流Idを示している。また、図6において、グラフ1は、書き換え初期における電圧Vcgと読み出し電流Idとの関係を示しており、グラフ2は、多数回書き換え後における印加電圧Vcgと読み出し電流Idとの関係を示している。図6に示すように、書き換え初期においては、反転層抵抗が小さいため、グラフ1の傾きは急峻である。これに対し、書き換えを繰り返した多数回書き換え後では、反転層抵抗が大きくなり、グラフ2の傾きは、グラフ1に比べてなだらかになる。これは、多数回書き換え後になると、読み出し電流Idが低下することを意味する。すなわち、図6に示す読み出し電流I0を得るために、書き換え初期では、電圧しきい値電圧VAを印加すればよいのに対し、多数回書き換え後では、電圧VAよりも高い電圧しきい値電圧VBを印加しなければならない。つまり、メモリトランジスタのしきい値電圧が、書き換え初期から多数回書き換え後になると、大きくなるのである。実際の動作においては、所定のしきい値電圧電圧VAになるまで消去動作を繰り返す。つまり、図6に示すように、多数回書き換え後では、読み出し電流I0を得るために電圧しきい値電圧VBを印加しなければならないが、多数回書き換え後のメモリトランジスタのしきい値電圧を電圧VAにするため、消去動作を追加するのである。すなわち、図7に示すように、多数回書き換え後のメモリトランジスタにおいては、コントロールゲート電極に印加する電圧Vcgと、読み出し電流Idとの関係はグラフ2で表わされることから、読み出し電流I0を得るために、電圧VBを印加する必要がある。そこで、多数回書き換え後のメモリトランジスタに対して、しきい値電圧を電圧VBから電圧VAへ低下させるため、消去動作を追加する。この結果、図7に示すように、多数回書き換え後のメモリトランジスタにおいて、コントロールゲート電極に印加する電圧Vcgと、読み出し電流Idとの関係はグラフ2からグラフ3へシフトする。このことから、多数回書き換え後のメモリトランジスタでの消去時間を、書き換え初期におけるメモトランジスタの消去動作よりも長くすることにより、多数回書き換え後のメモリトランジスタのしきい値電圧を、書き換え初期におけるメモトランジスタのしきい値電圧と等しくすることができる。以上のことから、メモリトランジスタとしてMONOS型トランジスタを使用するNAND型不揮発性メモリにおいては、上述した電子の拡散現象により、書き換え回数が多くなると、消去時間が増大することがわかる。MONOS型トランジスタにおいては、電荷蓄積層と半導体基板チャネル領域との間に下部電位障壁層が設けられており、電荷蓄積層への電子の注入や電荷蓄積層からの電子の放出あるいは電荷蓄積層への正孔の注入は、この下部電位障壁層を介して行われる。したがって、消去時間が長くなるということは、下部電位障壁層を介した電荷蓄積層からの電子の放出頻度あるいは下部電位障壁層を介した電荷蓄積層への正孔の注入頻度が増大することを意味する。そして、下部電位障壁層を介した電荷蓄積層からの電子の放出頻度あるいは下部電位障壁層を介した電荷蓄積層への正孔の注入頻度が増大するということは、それだけ下部電位障壁層がダメージを受けやすくなることを意味する。つまり、消去時間の増大は、下部電位障壁層のダメージを増加させる直接的な原因となり、この結果、不揮発性メモリのデータ保持特性リテンション特性が劣化する問題点が発生するのである。<上述した問題を解決する一手段>上述した問題を解決する一手段として、特許文献2に記載された技術がある。この特許文献2には、メモリセルを3次元に配置した不揮発性半導体記憶装置において、メモリストリング内ホールパターン内の電荷蓄積膜となる窒化シリコン膜を縦方向垂直方向に分離する技術が記載されている。具体的には、交互に積層した絶縁膜と制御ゲート電極導体膜からなる積層膜にホールパターンを形成する際、ドライエッチング技術を駆使することにより、ホールパターンの断面において、制御ゲート電極の側壁を逆テーパ形状に加工し、かつ、絶縁膜の側壁を順テーパ形状に加工する。そして、ホールパターン内に上部電位障壁層となる酸化シリコン膜と電荷蓄積層となる窒化シリコン膜を形成した後、順テーパ形状をした絶縁膜の側壁に形成されている窒化シリコン膜だけを除去し、逆テーパ形状をした制御ゲート電極の側壁にだけ窒化シリコン膜を選択的に残存させる。その後、ホールパターン内に下部電位障壁層となる酸化シリコン膜とチャネル領域となる柱状半導体部を形成する。このように特許文献2には、ホールパターンの側壁形状を制御して、局所的に窒化シリコン膜をエッチングすることにより、3次元状に積層されたメモリセルの窒化シリコン膜を分離する。この技術によれば、メモリセルごとに電荷蓄積層となる窒化シリコン膜が分離され、絶縁層ギャップ絶縁層側に窒化シリコン膜が存在しないため、電子の拡散が抑制され、消去時間の増加を抑制することができる。したがって、上述した不揮発性メモリのデータ保持特性リテンション特性が劣化する問題点を解決できると考えられる。しかし、特許文献2に記載された技術では、以下に示すような別の課題が発生する。具体的に、この課題を列挙すると次のようになる。1積層膜にホールパターンを形成する際、制御電極と絶縁膜の側壁のテーパ形状テーパ角度を制御する方法は、技術的に非常に難易度が高く、スループットも大幅に低下する。2下地にダメージを与えないように窒化シリコン膜をドライエッチングすることが非常に困難である。窒化シリコン膜の下地は、下部電位障壁層となる酸化シリコン膜であり、この酸化シリコン膜が上述したドライエッチングによるダメージを受ける結果、不揮発性メモリのデータ保持特性が劣化する可能性が大きくなる。3メモリストリングのビット数を増やすと、ホールパターンのアスペクト比が非常に大きくなり、ホールパターンの開口部近傍に形成されている制御電極と、ホールパターンの底面近傍に形成されている制御電極の両方を、均一なテーパ形状に加工することが現実的に困難である。以上のように、特許文献2に記載された技術は、大容量のNAND型不揮発性メモリを均一、かつ、高歩留まりで形成することが非常に困難であることがわかる。そこで、本実施の形態1では、3次元構造をしたNAND型不揮発性メモリにおいて、難易度の高い技術を使用することなく、データ保持特性リテンション特性の劣化を抑制することができる工夫を施している。以下に、この工夫を施した本実施の形態1における技術的思想について説明する。<本実施の形態1におけるNAND型不揮発性メモリの3次元構造>図8は、本実施の形態1におけるNAND型不揮発性メモリのメモリストリングの一部を記述した断面図である。本実施の形態1におけるNAND型不揮発性メモリには、メモリトランジスタメモリセルを3ビット分直列に接続したメモリストリングを16本4×4アレイ有するメモリマットが形成されており、図8では、メモリストリングの一部の断面構造が図示されている。まず、図8では図示しない半導体基板上に、例えば、MISFETからなる第1選択トランジスタが形成されており、この第1選択トランジスタのソース領域がソース配線と接続されている。一方、第1選択トランジスタのドレイン領域がメモリストリングに接続されている。具体的に、第1選択トランジスタのドレイン領域は、第1選択トランジスタを覆う層間絶縁層IL1を貫通するように形成されたプラグPLGと接続されている。図8では、この層間絶縁層IL1に形成されたプラグPLGの上部が図示されている。このプラグPLGを形成した層間絶縁層IL1には、ギャップ絶縁層GIL0~GIL3となる絶縁膜と、コントロールゲート電極制御ゲート電極ワード線CG1~CG3となる導体膜が交互に形成されて積層膜が形成されている。そして、ギャップ絶縁層GIL3上に、層間絶縁層IL2が形成されている。この積層膜および層間絶縁層IL2には、積層膜および層間絶縁層IL2を貫通するホールパターンHPが形成されている。そして、このホールパターンHP内に、内壁側から、例えば、酸化シリコン膜からなる上部電位障壁層EB2と、窒化シリコン膜からなる電荷蓄積層ECと、酸化シリコン膜からなる下部電位障壁層EB1が形成され、さらに、下部電位障壁層EB1の内側領域にチャネル層となる柱状半導体部PSが形成されている。なお、層間絶縁膜IL2上には、図示しない第2選択トランジスタが形成され、この第2選択トランジスタのソース領域が柱状半導体部PSと接続される一方、第2選択トランジスタのドレイン領域は、図示しないビット線と接続されている。このように構成されている3次元構造をした従来のNAND型不揮発性メモリでは、図8の上下方向垂直方向にメモリトランジスタメモリセルが積層されてメモリストリングを形成している。具体的に、メモリトランジスタMT1は、図8に示すコントロールゲート電極CG1と、上部電位障壁層EB2と、電荷蓄積層ECと、下部電位障壁層EB1から構成されている。同様に、メモリトランジスタMT2~MT3は、図8に示すコントロールゲート電極CG2~CG3と、上部電位障壁層EB2と、電荷蓄積層ECと、下部電位障壁層EB1から構成されている。このことから、メモリトランジスタMT1~MT3のそれぞれに図8のコントロールゲート電極CG1~CG3が対応しており、メモリトランジスタMT1~MT3のそれぞれの構成要素である上部電位障壁層EB2と、電荷蓄積層ECと、下部電位障壁層EB1が一体化して形成されている。したがって、例えば、メモリトランジスタMT1~MT3を直列接続したメモリストリングが、図8に示す3次元構造によって実現されていることがわかる。ここで、本実施の形態1の特徴は、メモリストリングを構成するメモリトランジスタMT1~MT3の積層方向垂直方向を含むNAND型不揮発性メモリの一断面形状が、柱状半導体部PSの最外周表面から複数のコントロールゲート電極CG1~CG3のそれぞれまでの距離に比べて、柱状半導体部PSの最外周表面からギャップ絶縁層GIL1~GIL3のそれぞれまでの距離の方が長い凹凸形状を有している点にある。そして、上部電位障壁膜EB2の断面形状と電荷蓄積層ECの断面形状は、凹凸形状を反映した形状である一方、柱状半導体部PSの最外周表面の断面形状は直線形状となっている点に本実施の形態1における特徴がある。つまり、本実施の形態1では、図8に示すように、コントロールゲート電極CG1~CG3とギャップ絶縁層GIL1~GIL3からなる積層膜を貫通するホールパターンHPの内壁側にコントロール電極CG1~CG3の端部が突き出て凸部が形成されている。言い換えれば、コントロールゲート電極CG1~CG3とギャップ絶縁層GIL1~GIL3からなる積層膜を貫通するホールパターンHPの内壁からギャップ絶縁層GIL1~GIL3の端部が引っ込んで、ホールパターンHPの内側に凹部CUが形成されているとも言える。そして、この凹部CUの形状を反映するように、ホールパターンHPの内壁に上部電位障壁層EB2と電荷蓄積層ECが形成されており、この凹部CUの形状を反映した電荷蓄積層ECの内側に形成される下部電位障壁層EB1によって、凹部CUが完全に埋め込まれている。このため、凹部CUを埋め込んだ下部電位障壁層EB1の表面は平坦になっており、この平坦になっている下部電位障壁層EB1の内側に柱状半導体部PSが形成される。したがって、ホールパターンHPに埋め込まれる柱状半導体部PSの形状は、例えば、円柱形状となる。なお、本実施の形態1では、柱状半導体部PSの形状を円柱形状としているが、これに限らず、内部が空洞の円筒形状をしていてもよい。つまり、本明細書で柱状半導体部PSという場合、円柱形状や角柱形状の他に円筒形状という形状も含まれる。このように本実施の形態1では、ホールパターンHPの内壁に形成された凹部CUを備え、凹部CUの内部に形成される上部電位障壁膜EB2の断面形状と電荷蓄積層ECの断面形状は、凹部CUの形状を反映した形状である一方、柱状半導体部PSの最外周表面の断面形状は直線形状となっている点に特徴点がある。この特徴点による本実施の形態1による利点を比較例と対比しながら説明する。<比較例と比較した場合における本実施の形態1の利点>図9は、第1比較例の構造を示す断面図である。図9において、コントロールゲート電極CG1とコントロールゲート電極CG2の間にギャップ絶縁層GIL1が形成されている。そして、このギャップ絶縁層GIL1の右端部と、コントロールゲート電極CG1やコントロールゲート電極CG2の右端部との間には段差が形成されており、この段差によって、ギャップ絶縁層GIL1の右端部側に凹部CUが形成されている。このとき、第1比較例では、この凹部CUの内部に、凹部CUの形状を反映した上部電位障壁層EB2と、凹部CUの形状を反映した電荷蓄積層ECと、凹部CUの形状を反映した下部電位障壁層EB1が形成されている。凹部CUは、これらの上部電位障壁層EB2と電荷蓄積層ECと下部電位障壁層EB1で完全に埋め込まれておらず、チャネル層となる柱状半導体部PSの一部も凹部CUに埋め込まれている。したがって、第1比較例においては、柱状半導体部PSの断面形状も凹凸形状をしていることになる。このように構成されている第1比較例において、コントロールゲート電極CG1とコントロールゲート電極CG2とを絶縁するギャップ絶縁層GIL1の膜厚をX、凹部CUの内部における上部電位障壁層EB2の膜厚をdtop、凹部CUの内部における電荷蓄積層ECの膜厚をdtrap、凹部CUの内部における下部電位障壁層EB1の膜厚をdbotとすると、X>2dtop2dtrap2dbot条件Aの関係が成立する。この関係が成立する第1比較例では、図9に示すように、電荷蓄積層ECに蓄積されている電子黒丸は、凹部CUの内部側へ拡散する。したがって、凹部CUに埋め込まれていない柱状半導体部PSの領域と凹部CUの内部側へ拡散した電子との距離は離れる。このことから、凹部CUに埋め込まれていない柱状半導体部PSの領域が拡散した電子の影響を受けにくくなるため、凹部CUに埋め込まれていない柱状半導体部PSの領域にチャネル層が形成されやすくなると考えられる。ところが、第1比較例においては、凹部CUの内部に柱状半導体部PSの一部が埋め込まれている。この場合、凹部CUに埋め込まれた柱状半導体部PSの領域と凹部CUの内部側へ拡散した電子との距離は変わらない。このため、凹部CUの内部に埋め込まれた柱状半導体部PSの領域では、拡散した電子の影響を受けやすくなり、凹部CUの内部に埋め込まれた柱状半導体部PSの領域にチャネル層が形成されにくくなる。このように、第1比較例では、凹部CUに埋め込まれていない柱状半導体部PSの領域でチャネル層が形成されやすくなるが、凹部CUに埋め込まれた柱状半導体部PSの領域ではチャネル層が形成されにくいままである。したがって、第1比較例では、柱状半導体部PSの全体にわたってチャネル層を形成しやすくすることができないため、柱状半導体部PSの表面に形成される電流経路の抵抗値が増加してしまうことを効果的に抑制することができないのである。続いて、第2比較例について説明する。図10は、第2比較例の構造を示す断面図である。図10において、コントロールゲート電極CG1とコントロールゲート電極CG2の間にギャップ絶縁層GIL1が形成されている。そして、このギャップ絶縁層GIL1の右端部と、コントロールゲート電極CG1やコントロールゲート電極CG2の右端部との間には段差が形成されており、この段差によって、ギャップ絶縁層GIL1の右端部側に凹部CUが形成されている。このとき、第2比較例では、この凹部CUの内部に、凹部CUの形状を反映した上部電位障壁層EB2と、電荷蓄積層ECが形成されており、上部電位障壁層EB2と電荷蓄積層ECによって凹部CUは完全に埋め込まれている。したがって、第2比較例においては、下部電位障壁層EB1の断面形状と、柱状半導体部PSの断面形状は平坦になる。このように構成されている第2比較例において、コントロールゲート電極CG1とコントロールゲート電極CG2とを絶縁するギャップ絶縁層GIL1の膜厚をX、凹部CUの内部における上部電位障壁層EB2の膜厚をdtop、凹部CUの内部における電荷蓄積層ECの膜厚をdtrapとすると、X=2dtopdtrap条件Bの関係が成立する。この関係が成立する第2比較例では、図10に示すように、電荷蓄積層ECに蓄積されている電子黒丸は、凹部CUの内部側左右方向へは拡散せず、垂直方向上下方向へ拡散する。この場合、柱状半導体部PSの領域と、垂直方向へ拡散した電子との距離は変わらない。したがって、柱状半導体部PSの表面領域では、拡散した電子の影響を受けやすくなり、柱状半導体部PSの表面領域にチャネル層が形成されにくくなる。この結果、第2比較例でも、柱状半導体部PSの表面に形成される電流経路の抵抗値が増加してしまうことを効果的に抑制することができないのである。これに対し、次に、本実施の形態1におけるNAND型不揮発性メモリについて説明する。図11は、本実施の形態1の構造を示す断面図である。図11において、コントロールゲート電極CG1とコントロールゲート電極CG2の間にギャップ絶縁層GIL1が形成されている。そして、このギャップ絶縁層GIL1の右端部と、コントロールゲート電極CG1やコントロールゲート電極CG2の右端部との間には段差が形成されており、この段差によって、ギャップ絶縁層GIL1の右端部側に凹部CUが形成されている。このとき、この凹部CUの形状を反映するように、凹部CUの内部に上部電位障壁層EB2と電荷蓄積層ECが形成されており、この凹部CUの形状を反映した電荷蓄積層ECの内側に形成される下部電位障壁層EB1によって、凹部CUが完全に埋め込まれている。このため、凹部CUを埋め込んだ下部電位障壁層EB1の表面は平坦になっており、この平坦になっている下部電位障壁層EB1の内側に柱状半導体部PSが形成される。したがって、本実施の形態1において、柱状半導体部PSの断面形状は直線形状となる。このように構成されている本実施の形態1のNAND型不揮発性メモリにおいて、コントロールゲート電極CG1とコントロールゲート電極CG2とを絶縁するギャップ絶縁層GIL1の膜厚をX、凹部CUの内部における上部電位障壁層EB2の膜厚をdtop、凹部CUの内部における電荷蓄積層ECの膜厚をdtrap、凹部CUの内部における下部電位障壁層EB1の膜厚をdbotとすると、X=2dtop2dtrapdbot、かつ、dbot>0条件Cの関係が成立する。この関係が成立する本実施の形態1では、図11に示すように、電荷蓄積層ECに蓄積されている電子黒丸は、凹部CUの内部側へ拡散する。したがって、柱状半導体部PSの表面領域と凹部CUの内部側へ拡散した電子との距離は離れる。このことから、柱状半導体部PSの表面領域が拡散した電子の影響を受けにくくなるため、柱状半導体部PSの領域にチャネル層が形成されやすくなる。特に、本実施の形態1では、上述した第1比較例のように柱状半導体部PSの一部が凹部CUに埋め込まれた構造をしていないため、凹部CUの内部側へ拡散した電子による影響でチャネル層が形成されにくくなるという柱状半導体部PSの表面領域はない。このため、本実施の形態1によれば、第1比較例に示す条件Aや第2比較例に示す条件Bと異なる構成条件条件Cを満たすNAND型不揮発性メモリの構造を実現することにより、柱状半導体部PSの表面領域において、拡散した電子の影響を受けにくくすることができる。この結果、本実施の形態1におけるNAND型不揮発性メモリにおいては、柱状半導体部PSの表面領域にチャネル層が形成されやすくなり、柱状半導体部PSの表面領域に形成される電流経路の抵抗値が増加してしまうことを効果的に抑制することができる。このことから、本実施の形態1におけるNAND型不揮発性メモリでは、書き換え回数の増加に伴う反転層抵抗の増加を抑制することができ、それによって、消去時間の増大を抑制することができる。これにより、本実施の形態1におけるNAND型不揮発性メモリによれば、消去時間の増大に起因するデータ保持特性リテンション特性の劣化を効果的に抑制することができる。<本実施の形態1のさらなる特徴>続いて、本実施の形態1におけるNAND型不揮発性メモリのさらなる特徴について説明する。本実施の形態1では、図11に示すように、コントロールゲート電極CG1とコントロールゲート電極CG2の間にギャップ絶縁層GIL1が形成されている。そして、このギャップ絶縁層GIL1の右端部と、コントロールゲート電極CG1やコントロールゲート電極CG2の右端部との間には段差が形成されており、この段差によって、ギャップ絶縁層GIL1の右端部側に凹部CUが形成されている。この凹部CUは、ギャップ絶縁層GIL1の一部をエッチングすることにより形成されるが、本実施の形態1では、このギャップ絶縁層GIL1のエッチング量後退量を規定している点に特徴がある。例えば、図12に示すように、3次元構造をしたNAND型不揮発性メモリでは、上下方向積層方向、垂直方向だけでなく、横方向にも隣接するメモリトランジスタメモリセルが存在する。ここで、図12に示すように、隣接するホールパターンHP間のコントロールゲート電極CG2の電極幅をW、ギャップ絶縁層GIL1の後退量をD、残存するギャップ絶縁層GIL1の幅をLと定義すると、後退量Dは、NAND型不揮発性メモリの電気的な特性よりも製造歩留まりによって決定される。本出願人の検討によると、残存するギャップ絶縁層GIL1の幅Lを、コントロールゲート電極CG2の電極幅Wの1/3以上とするように構成することで、3次元構造をしたNAND型不揮発性メモリの製造歩留まりの低下はほとんど見られないことを見出した。つまり、本実施の形態1において、凹部CUを形成する際のギャップ絶縁層GIL1の後退量Dを隣接するホールパターンHP間に存在するコントロールゲート電極CG2の電極幅Wの1/3以下D≦W/3にすることにより、本実施の形態1におけるNAND型不揮発性メモリの製造歩留まりの低下を抑制することができるのである。<本実施の形態1の効果>次に、本実施の形態1における3次元構造をしたNAND型不揮発性メモリによる効果について、図面を参照しながら説明する。図13は、本実施の形態1におけるNAND型不揮発性メモリの一部を示す断面図である。図13では、メモリトランジスタメモリセルMT1~MT3が図示されており、これらのメモリトランジスタMT1~MT3のうち、メモリトランジスタMT1とメモリトランジスタMT2に電子を注入した直後の状態書き込み動作直後の状態が示されている。図13に示すように、書き込み直後の状態では、メモリトランジスタMT1のコントロールゲート電極CG1直下の電荷蓄積層ECと、メモリトランジスタMT2のコントロールゲート電極CG2直下の電荷蓄積層ECにだけ電子が注入されており、ギャップ絶縁層GIL1やギャップ絶縁層GIL2に相対する電荷蓄積層ECに電子が拡散していないことがわかる。一方、図14は、書き換え動作を繰り返し、かつ、電子を長時間保持した状態を示す図である。図14に示すように、書き換え動作の繰り返しや保持時間の長期化によって、電荷蓄積層ECに注入された電子は、電荷蓄積層EC中を拡散して上下方向積層方向、垂直方向へ拡散する。しかし、本実施の形態1におけるNAND型不揮発性メモリでは、メモリトランジスタMT1~MT3を絶縁するギャップ絶縁層GIL1~GIL2に凹部CUが形成されており、この凹部CUの形状を反映するように電荷蓄積層ECが形成されている。このため、電荷蓄積層ECに蓄積されている電子黒丸は、凹部CUの内部側へ拡散する。したがって、柱状半導体部PSの表面領域と凹部CUの内部側へ拡散した電子との距離は離れる。このことから、柱状半導体部PSの表面領域が拡散した電子の影響を受けにくくなるため、柱状半導体部PSの領域にチャネル層が形成されやすくなる。つまり、本実施の形態1におけるNAND型不揮発性メモリにおいても、メモリトランジスタMT1やメモリトランジスタMT2に注入した電子の一部は、ギャップ絶縁層GIL1~GIL2に相対する電荷蓄積層EC中へ拡散するが、電荷蓄積層ECが凹部CUの形状を反映しているため、拡散した電子は、柱状半導体部PSの表面領域チャネル層から離れる方向へ移動することになる。この結果、本実施の形態1によれば、反転層抵抗の増加は大幅に抑制される。したがって、本実施の形態1によれば、3次元構造をしたNAND型不揮発性メモリの書き換え回数の増加に伴う反転層抵抗の増大を大幅に抑制することが可能となり、消去時間の増加も抑制される。これにより、本実施の形態1における3次元構造をしたNAND型不揮発性メモリによれば、書き換え回数の制限を大幅に緩和することができるとともに、データ保持特性リテンション特性の大幅な低下を抑制できるという顕著な効果を得ることができる。<本実施の形態1におけるNAND型不揮発性メモリの製造方法>本実施の形態1におけるNAND型不揮発性メモリは上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。まず、通常の半導体製造技術を使用することにより、半導体基板上に、例えば、MISFETからなる選択トランジスタを形成し、この選択トランジスタを覆うように、半導体基板上に層間絶縁層を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁層を貫通するコンタクトホールを形成する。このコンタクトホールの底部には、選択トランジスタを構成する一方の拡散層が露出するようにする。次に、このコンタクトホール内に、例えば、チタン/窒化チタン膜の積層膜からなるバリア導体膜を形成した後、コンタクトホールを埋め込むように、例えば、タングステン膜からなる導体膜を形成する。その後、層間絶縁層上に形成されている不要なチタン/窒化チタン膜およびタングステン膜を、例えば、CMPChemicalMechanicalPolishing法により研磨して除去する。これにより、層間絶縁層の表面が平坦化され、かつ、層間絶縁層に埋め込まれたプラグを形成することができる。図15では、上述した層間絶縁層IL1の上部と、この層間絶縁層IL1に埋め込まれたプラグPLGの一部が図示されている。続いて、図16に示すように、例えば、減圧化学気相成長法以下、LP-CVD法と呼ぶを使用して、厚さが40nmの酸化シリコン膜ILF0、ILF1、ILF2、ILF3と、リンを導入した厚さが40nmのアモルファスシリコン膜非晶質シリコン膜を交互に積層して形成する。そして、酸化シリコン膜ILF3上に、厚さが50nmの窒化シリコン膜からなる層間絶縁層IL2を形成する。この後、加熱温度が900°Cで、かつ、加熱時間が30秒のランプアニールを実施し、アモルファスシリコン膜を活性化することにより、ポリシリコン膜多結晶シリコン膜PF1、PF2、PF3を形成する。続いて、図17に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、酸化シリコン膜IFL0~ILF3とポリシリコン膜PF1~PF3からなる積層膜および最上層の層間絶縁層IL2を加工する。具体的には、酸化シリコン膜IFL0~ILF3とポリシリコン膜PF1~PF3からなる積層膜および最上層の層間絶縁層IL2を貫通するホールパターンHPを形成する。このとき、ホールパターンHPの底部には、プラグPLGの表面が露出する。なお、本実施の形態1において、ホールパターンHPの直径を60nmとしており、隣接するホールパターンHP間の最小間隔は、例えば、60nmに設定される。以上のようにして、酸化シリコン膜ILF0~ILF3からなるギャップ絶縁層GIL0~GIL3と、ポリシリコン膜PF1~PF3からなるコントロールゲート電極CG1~CG3が加工される。次に、図18に示すように、半導体基板の洗浄を実施した後、0.5の希フッ酸水溶液を使用することにより、ホールパターンHPの内壁に露出しているギャップ絶縁層GIL0~GIL3の一部をエッチングする。このとき、ギャップ絶縁層GIL0~GIL3のエッチング量後退量は、製造歩留まりを考慮して、コントロールゲート電極CG1~CG3の電極幅隣接するホールパターンHP間の最小間隔の1/3以下にすることが望ましい。本実施の形態1では、ポリシリコン膜PF1~PF3のパターンエッジからギャップ絶縁層GIL0~GIL3の端部が約20nmほど後退するように調整している。このようにして、ホールパターンHPの内壁に凹凸形状を形成することができ、ギャップ絶縁層GIL0~GIL3の端部に凹部CUを形成することができる。その後、図19に示すように、CVD法を使用することにより、ホールパターンHP内を含む層間絶縁層IL2上に、例えば、厚さが8nmの酸化シリコン膜からなる上部電位障壁層EB2を形成し、この上部電位障壁層EB2上に、例えば、厚さが7nmの窒化シリコン膜からなる電荷蓄積層ECを形成する。本実施の形態1では、酸化シリコン膜からなる上部電位障壁層EB2と、窒化シリコン膜からなる電荷蓄積層ECの形成に原子層吸着CVD法以下、ALD-CVD法を使用している。具体的に、上部電位障壁層EB2を構成する酸化シリコン膜は、550°Cの石英チャンバにジクロロシランSiH2Cl2とオゾンO3を交互に導入することにより形成される。一方、電荷蓄積層ECを構成する窒化シリコン膜は、600°Cの石英チャンバにジクロロシランSiH2Cl2とアンモニアNH3を交互に導入することにより形成される。ここで、本実施の形態1で重要な点は、上部電位障壁層EB2となる酸化シリコン膜、および、電荷蓄積層ECとなる窒化シリコン膜が、ALD-CVD法を用いることにより、アスペクト比の大きいホールパターンHP内の凹部CUにおいても均一に成膜されることである。例えば、原料ガスを同時に導入して絶縁膜を形成する一般的なLP-CVD法では、段差被覆性が悪いため凹部CUで不均一な膜厚となってしまう。これに対し、ALD-CVD法は、異なる原料ガスを交互に導入して成膜処理を実施するため、段差被覆性に優れており、本実施の形態1で形成した凹部CUにおいても均一な膜厚の膜を成膜することができる。このことから、本実施の形態1では、ALD-CVD法による成膜技術を使用することにより、3次元的に積層形成されるメモリセル間の特性ばらつきを抑制することができる。本実施の形態1では、図19に示すように、上部電位障壁層EB2と電荷蓄積層ECを形成した段階で、ホールパターンHPの内壁に形成されている凹部CUは完全に埋め込まれておらず、この後の工程で形成する下部電位障壁層で凹部CUが埋め込まれる点に特徴がある。本実施の形態1では、コントロールゲート電極CG1~CG3を絶縁するギャップ絶縁層GIL0~GIL3の膜厚を40nmに設定しているので、電荷蓄積層ECとなる窒化シリコン膜を形成した後も凹部CUに10nmのスペースが形成されている。続いて、図20に示すように、ホールパターンHPの内部に下部電位障壁層EB1となる酸化シリコン膜を厚さ6nmで形成する。この酸化シリコン膜により、ホールパターンHPの内壁に形成されている凹部CUは完全に埋め込まれ、下部電位障壁層EB1の表面は平坦形状となる。なお、下部電位障壁層EB1を構成する酸化シリコン膜の形成にも、段差被覆性に優れるALD-CVD法を使用している。次に、図21に示すように、異方性エッチング法を使用することにより、ホールパターンHPの底部に積層形成されている上部電位障壁層EB2と電荷蓄積層ECと下部電位障壁層EB1とを除去し、ホールパターンHPの底部にプラグPLGの表面を露出させる。そして、洗浄を実施した後、チャネル層となる厚さ30nmのアモルファスシリコン膜ノンドープアモルファスシリコン膜をLP-CVD法を使用することにより形成する。その後、加熱温度が900°Cで、かつ、加熱時間が30秒のランプアニールを実施することにより、アモルファスシリコン膜を結晶化してポリシリコン膜多結晶シリコン膜とする。さらに、層間絶縁層IL2上に形成されている不要なポリシリコン膜を、例えば、CMP法を使用することにより除去し、ホールパターンHP内に柱状半導体部PSを形成する図8参照。その後、絶縁膜を堆積し、各コントロールゲート電極CG1~CG3と接続するための配線や、メモリストリングをビット線に接続する選択トランジスタなどを形成することにより、本実施の形態1における3次元構造をしたNAND型不揮発性メモリを製造することができる。本実施の形態1では、酸化シリコン膜IFL0~ILF3とポリシリコン膜PF1~PF3を交互に積層して積層膜を形成し、さらにこの積層膜上に層間絶縁層IL2を形成した後、ホールパターンHPを形成している。そして、ホールパターンHPを形成した後、ホールパターンHPの断面形状を凹凸形状にするエッチング工程を追加している。本実施の形態1における不揮発性メモリの製造方法は、従来の不揮発性メモリの製造方法に対して、このエッチング工程を一工程追加するだけで本実施の形態1における不揮発性メモリを形成することができる。このことから、難易度の高い技術を使用することなく、データ保持特性リテンション特性の劣化を抑制することができる不揮発性メモリを製造することができるのである。本実施の形態1における不揮発性メモリ図8の構造と、従来構造の不揮発性メモリ図2の構造を用いて、書き換え動作に伴う消去時間の増加を比較したところ、本実施の形態1における不揮発性メモリは、従来構造の不揮発性メモリに比べて、消去時間の増加を約1/5~1/10に抑制することができた。また、データ保持特性を比較したところしきい値電圧の変動量を0.2Vで比較、書き換え回数が約1桁向上した。このように本実施の形態1における不揮発性メモリによれば、従来構造の不揮発性メモリに比べて、信頼性を大幅に向上できることが確認された。なお、本実施の形態1では、上部電位障壁層EB2に酸化シリコン膜を使用し、電荷蓄積層ECに窒化シリコン膜を使用する例について説明しているが、本発明の技術的思想はこれに限らず、上部電位障壁層EB2にアルミナ膜Al2O3を使用し、電荷蓄積層ECに窒化シリコン膜を使用する場合や、上部電位障壁層EB2に酸化シリコン膜を使用し、電荷蓄積層ECにALD-CVD法で形成したアルミナ膜を使用する場合にも適用することができる。これらの場合も本実施の形態1と同様の効果が得られる。実施の形態2前記実施の形態1では、下部電位障壁層EB1を構成する酸化シリコン膜をALD-CVD法を使用して形成する例について説明したが、本実施の形態2では、下部電位障壁層EB1を構成する酸化シリコン膜を減圧酸化法で形成する例について説明する。図22は、本実施の形態2におけるNAND型不揮発性メモリの一部を拡大して示す断面図である。図22において、コントロールゲート電極CG1とコントロールゲート電極CG2の間にギャップ絶縁層GIL1が形成されている。そして、このギャップ絶縁層GIL1の右端部と、コントロールゲート電極CG1やコントロールゲート電極CG2の右端部との間には段差が形成されており、この段差によって、ギャップ絶縁層GIL1の右端部側に凹部CUが形成されている。このとき、この凹部CUの形状を反映するように、凹部CUの内部に上部電位障壁層EB2と電荷蓄積層ECが形成されており、この凹部CUの形状を反映した電荷蓄積層ECの内側に形成される下部電位障壁層EB1によって、凹部CUが完全に埋め込まれている。このため、凹部CUを埋め込んだ下部電位障壁層EB1の表面は平坦になっており、この平坦になっている下部電位障壁層EB1の内側に柱状半導体部PSが形成される。したがって、本実施の形態2において、柱状半導体部PSの断面形状は直線形状となる。本実施の形態2と前記実施の形態1との相違点は、上部電位障壁層EB2と下部電位障壁層EB1の形成方法である。前記実施の形態1では、上部電位障壁層EB2と下部電位障壁層EB1の形成にALD-CVD法を使用したが、本実施の形態2では、上部電位障壁層EB2と下部電位障壁層EB1の形成に熱酸化法を使用している。ただし、熱酸化法といっても、通常の乾燥酸素によるドライ酸化法や、水蒸気を用いたウェット酸化法では、目的とする構造を形成できないため、本実施の形態2では、減圧酸化法を使用している。具体的には、900°Cの減圧雰囲気中になっている石英チャンバ内に、水素と酸素を同時に流し、半導体基板の表面で原子状酸素O等の酸素を含む酸化種を発生させる減圧酸化法を使用している。減圧酸化法で発生する酸化種は、酸化力が非常に強く、耐酸化性を有する窒化シリコン膜をも酸化させることができ、窒化シリコン膜の表面上に6nm程度の酸化シリコン膜を容易に形成できる。また、減圧酸化法により形成した酸化シリコン膜は、膜質や段差被覆性についても非常に優れている。本実施の形態2でも、前記実施の形態1と同様に、上部電位障壁層EB2となる酸化シリコン膜の膜厚が8nm、電荷蓄積層ECとなる窒化シリコン膜の膜厚が7nm、下部電位障壁層EB1となる酸化シリコン膜の膜厚が6nmとなるようにしている。したがって、本実施の形態2における不揮発性メモリの構造は、前記実施の形態1における不揮発性メモリの構造とほぼ同様の構造をしているが、酸化シリコン膜から構成されるギャップ絶縁層GIL1の表面では、酸化が生じないため、前記実施の形態1とは異なり、ギャップ絶縁層GIL1の表面に、電荷蓄積層ECとなる窒化シリコン膜が直接接触するようになる。このように構成されている本実施の形態2における不揮発性メモリにおいても、前記実施の形態1における不揮発性メモリと同様の効果を得ることができる。実施の形態3前記実施の形態1では、上部電位障壁層EB2を一層の酸化シリコン膜から形成する例について説明したが、本実施の形態3では、上部電位障壁層を積層膜から形成する例について説明する。図23は、本実施の形態3におけるNAND型不揮発性メモリの一部を拡大して示す断面図である。図23において、コントロールゲート電極CG1とコントロールゲート電極CG2の間にギャップ絶縁層GIL1が形成されている。そして、このギャップ絶縁層GIL1の右端部と、コントロールゲート電極CG1やコントロールゲート電極CG2の右端部との間には段差が形成されており、この段差によって、ギャップ絶縁層GIL1の右端部側に凹部CUが形成されている。このとき、この凹部CUの形状を反映するように、凹部CUの内部に上部電位障壁層EB2A、EB2Bと電荷蓄積層ECが形成されており、この凹部CUの形状を反映した電荷蓄積層ECの内側に形成される下部電位障壁層EB1によって、凹部CUが完全に埋め込まれている。このため、凹部CUを埋め込んだ下部電位障壁層EB1の表面は平坦になっており、この平坦になっている下部電位障壁層EB1の内側に柱状半導体部PSが形成される。したがって、本実施の形態3において、柱状半導体部PSの断面形状は直線形状となる。本実施の形態3と前記実施の形態1との相違点は、前記実施の形態1では、上部電位障壁層EB2を一層の酸化シリコン膜から形成しているのに対し、本実施の形態3では、上部電位障壁層を積層膜から形成している点である。具体的に、本実施の形態3において、上部電位障壁層は、ALD-CVD法で形成したアルミナ膜からなる上部電位障壁層EB2Aと、酸化シリコン膜からなる上部電位障壁層EB2Bとの積層膜から構成されている。本実施の形態3では、上部電位障壁層EB2Aを構成するアルミナ膜の膜厚を7nm、上部電位障壁層EB2Bを構成する酸化シリコン膜の膜厚を3nmに設定している。また、電荷蓄積層ECとなる窒化シリコン膜の膜厚を6nm、下部電位障壁層EB1となる酸化シリコン膜の膜厚を5nmとしている。したがって、本実施の形態3においては、上部電位障壁層EB2A、EB2Bと電荷蓄積層ECと下部電位障壁層EB1の4層から構成されることになるが、本実施の形態3でも、電荷蓄積層ECである窒化シリコン膜を形成した段階でも凹部CUは埋め込まれておらず、凹部CUにスペースが存在する点で、前記実施の形態1と同様の構造をしている。本発明の技術的思想は、電荷蓄積層ECを形成した段階で凹部CUが埋め込まれていない点が重要であり、本実施の形態3のように、上部電位障壁層EB2Aと上部電位障壁層EB2Bとを設けても問題はない。このように構成されている本実施の形態3における不揮発性メモリにおいても、前記実施の形態1における不揮発性メモリと同様の効果を得ることができる。以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。前記実施の形態では、コントロールゲート電極にリンを導入したポリシリコン膜を使用しているが、これに限らず、ボロンを導入したポリシリコン膜や、シリサイド膜、あるいは、窒化チタンTiN膜などを用いることもできる。本発明の重要な点は、コントロールゲート電極に使用する材料と、ギャップ絶縁層に使用する材料とのエッチング選択比がとれることであり、ギャップ絶縁層を選択的に低ダメージでエッチングして、ギャップ絶縁層だけを後退させることが必要とされる。