nチャネルトランジスタを製作するのに用いる層構造であって、前記層構造は、伝導帯底EC1を有する第1の半導体層、離散正孔準位H0を有する第2の半導体層、前記第1と前記第2の半導体層との間に配置された広バンドギャップ半導体バリア層、前記第1の半導体層の上方に配置されたゲート誘電体層、および前記ゲート誘電体層の上方に配置されたゲート金属層を含み、前記離散正孔準位H0は、前記伝導帯底EC1の下方に位置され、前記ゲート金属層にゼロバイアスが供給される層構造。前記伝導帯底EC1は、-49eVである請求項1に記載の層構造。前記第1半導体層の電子密度は、前記ゲート金属層に正バイアスを加えた時、急激に増加する請求項1に記載の層構造。前記広バンドギャップ半導体層は、アンチモン化砒化アルミニウムAlAsSbを含み、かつ約2nmの層厚を有する請求項1に記載の層構造。前記第1の半導体層は、ヒ化インジウムInAsを含み、かつ約2nmの層厚を有する請求項1に記載の層構造。前記第2の半導体層は、アンチモン化ガリウムGaSbを含み、かつ約2nmの層厚を有する請求項1に記載の層構造。前記第2の半導体層の下方に配置された広バンドギャップ半導体バッファ層、前記広バンドギャップ半導体バッファ層の下方に配置されたp型ドープの広バンドギャップ半導体バッファ層、および前記p型ドープの広バンドギャップ半導体バッファ層の下方に配置された基板を更に含む請求項1に記載の層構造。前記広バンドギャップ半導体層は、アンチモン化砒化アルミニウムAlAsSbを含み、かつ約20nmの層厚を含む請求項7に記載の層構造。前記p型広バンドギャップ半導体バッファ層は、p型ドープのAlAsSbを含む請求項7に記載の層構造。前記nチャネルトランジスタは、低動作電力LOPデバイス、高性能HPデバイス、または低待機電力LSTPデバイスに用いられる請求項1に記載の層構造。p型チャネルトランジスタを製作するのに用いる層構造であって、前記層構造は、離散正孔準位H0を有する第1の半導体層、伝導帯底EC2を有する第2の半導体層、前記第1と前記第2の半導体層との間に配置された広バンドギャップ半導体バリア層、前記第1の半導体層の上方に配置されたゲート誘電体層、および前記ゲート誘電体層の上方に配置されたゲート金属層を含み、前記離散正孔準位H0は、伝導帯底EC2の下方に位置され、前記ゲート金属層にゼロバイアスが供給される層構造。前記伝導帯底EC2は、-49eVである請求項11に記載の層構造。前記第1半導体層の正孔密度は、前記ゲート金属層に正バイアスを加えた時、急激に増加する請求項11に記載の層構造。前記広バンドギャップ半導体層は、アンチモン化砒化アルミニウムAlAsSbを含み、かつ約2nmの層厚を有する請求項11に記載の層構造。前記第1の半導体層は、アンチモン化ガリウムGaSbを含み、かつ約2nmの層厚を有する請求項11に記載の層構造。前記第2の半導体層は、ヒ化インジウムInAsを含み、かつ約2nmの層厚を有する請求項11に記載の層構造。前記第2の半導体層の下方に配置された広バンドギャップ半導体バッファ層、前記広バンドギャップ半導体バッファ層の下方に配置されたn型ドープの広バンドギャップ半導体バッファ層、および前記n型ドープの広バンドギャップ半導体バッファ層の下方に配置された基板を更に含む請求項11に記載の層構造。前記広バンドギャップ半導体層は、アンチモン化砒化アルミニウムAlAsSbを含み、かつ約20nmの層厚を含む請求項17に記載の層構造。前記n型広バンドギャップ半導体バッファ層は、n型ドープのAlAsSbを含む請求項17に記載の層構造。前記nチャネルトランジスタは、低動作電力LOPデバイス、高性能HPデバイス、または低待機電力LSTPデバイスに用いられる請求項11に記載の層構造。本質的に平面なインバータ回路であって、伝導帯底EC1を有する第1の半導体層、第1の離散正孔準位H0を有する第2の半導体層、前記第1と前記第2の半導体層との間に配置された第1の広バンドギャップ半導体バリア層、前記第1の半導体層の上方に配置された第1のゲート誘電体層、および前記第1のゲート誘電体層の上方に配置された第1のゲート金属層を含み、前記第1の離散正孔準位H0は、前記伝導帯底EC1の下方に位置され、前記第1のゲート金属層にゼロバイアスが供給される、第1の層構造を用いたnチャネルトランジスタ、および前記第2の離散正孔準位H0を有する第3の半導体層、伝導帯底EC2を有する第4の半導体層、前記第3と前記第4の半導体層との間に配置された第2の広バンドギャップ半導体バリア層、前記第3の半導体層の上方に配置された第2のゲート誘電体層、および前記第2のゲート誘電体層の上方に配置された第2のゲート金属層を含み、前記第2の離散正孔準位H0は、伝導帯底EC1の下方に位置され、前記第2のゲート金属層にゼロバイアスが供給される、第2の層構造を用いたp型チャネルトランジスタを含むインバータ回路。前記第1半導体層の電子密度は、前記第1のゲート金属層に正バイアスを加えた時、急激に増加する請求項21に記載のインバータ回路。前記第3半導体層の正孔密度は、前記第2のゲート金属層に正バイアスを加えた時、急激に増加する請求項21に記載のインバータ回路。前記第1の層構造は、前記第2の半導体層の下方に配置された第1の広バンドギャップ半導体バッファ層、および前記第1の広バンドギャップ半導体バッファ層の下方に配置されたp型ドープの広バンドギャップ半導体バッファ層を含み、かつ前記第2の層構造は、前記第4の半導体層の下方に配置された第2の広バンドギャップ半導体バッファ層、および前記第2の広バンドギャップ半導体バッファ層の下方に配置されたn型ドープの広バンドギャップ半導体バッファ層を更に含む請求項21に記載のインバータ回路。前記インバータ回路は、低動作電力LOPデバイス、高性能HPデバイス、または低待機電力LSTPデバイスに用いられる請求項24に記載のインバータ回路。nチャネルおよびp型チャネルトランジスタに用いられる層構造を提供する。1つの態様によれば、nチャネルトランジスタを製作するのに用いる層構造を含む。層構造は、伝導帯底EC1を有する第1の半導体層、離散正孔準位H0を有する第2の半導体層、第1と第2の半導体層との間に配置された広バンドギャップ半導体バリア層、第1の半導体層の上方に配置されたゲート誘電体層、およびゲート誘電体層の上方に配置されたゲート金属層を含み、離散正孔準位H0は、伝導帯底EC1の下方に位置され、ゲート金属層にゼロバイアスが供給される。もう1つの態様によれば、p型チャネルトランジスタを製作するのに用いる層構造を含む。層構造は、離散正孔準位H0を有する第1の半導体層、伝導帯底EC2を有する第2の半導体層、第1と第2の半導体層との間に配置された広バンドギャップ半導体バリア層、第1の半導体層の上方に配置されたゲート誘電体層、およびゲート誘電体層の上方に配置されたゲート金属層を含み、離散正孔準位H0は、伝導帯底EC2の下方に位置され、ゲート金属層にゼロバイアスが供給される。もう1つの態様によれば、nチャネルトランジスタを製作するのに用いる層構造を含む。層構造は、伝導帯底EC1を有する層を提供する手段、離散正孔準位H0を有する層を提供する手段、および伝導帯底を有する層と離散正孔準位を有する層との間に広バンドギャップバリアを提供する手段を含む。層構造は、伝導帯底を有する層の上方に高k誘電体層を提供する手段、および高k誘電体層の上方に配置されたゲート金属層を提供する手段を更に含む。離散正孔準位H0は、伝導帯底EC1の下方に位置され、ゲート金属手段にゼロバイアスが供給される。また、もう1つの態様によれば、p型チャネルトランジスタを製作するのに用いる層構造を含む。層構造は、離散正孔準位H0を有する層を提供する手段、伝導帯底EC2を有する層を提供する手段、および伝導帯底を有する層と離散正孔準位を有する層との間に広バンドギャップバリアを提供する手段を含む。層構造は、離散正孔準位を有する層の上方に高k誘電体層を提供する手段、および高k誘電体層の上方に配置されたゲート金属層を提供する手段を更に含む。離散正孔準位H0は、伝導帯底EC2の下方に位置され、ゲート金属層にゼロバイアスが供給される。また、もう1つの態様によれば、第1の層構造を用いたnチャネルトランジスタおよび第2の層構造を用いたp型チャネルトランジスタを含む本質的に平面なインバータ回路を含む。第1の層構造は、伝導帯底EC1を有する第1の半導体層、第1の離散正孔準位H0を有する第2の半導体層、第1と第2の半導体層との間に配置された第1の広バンドギャップ半導体バリア層、第1の半導体層の上方に配置された第1のゲート誘電体層、および第1のゲート誘電体層の上方に配置された第1のゲート金属層を含み、第1の離散正孔準位H0は、伝導帯底EC1の下方に位置され、第1のゲート金属層にゼロバイアスが供給される。第2の層構造は、第2の離散正孔準位H0を有する第3の半導体層、伝導帯底EC2を有する第4の半導体層、第3と第4の半導体層との間に配置された第2の広バンドギャップ半導体バリア層、第3の半導体層の上方に配置された第2のゲート誘電体層、および第2のゲート誘電体層の上方に配置された第2のゲート金属層を含み、第2の離散正孔準位H0は、伝導帯底EC2の下方に位置され、第2のゲート金属層にゼロバイアスが供給される。また、もう1つの態様によれば、第1の構造を用いたnチャネルトランジスタおよび第2の構造を用いたp型チャネルトランジスタを含む本質的に平面なインバータ回路を含む。第1の構造は、伝導帯底EC1を有する層を提供する手段、離散正孔準位H0を有する第1の層を提供する手段、および伝導帯底EC1を有する層と離散正孔準位を有する第1の層との間に第1の広バンドギャップバリアを提供する手段を含む。第1の構造は、伝導帯底EC1を有する層の上方に第1の高k誘電体層を提供する手段、および第1の高k誘電体層の上方に配置された第1のゲート金属層を提供する手段を更に含む。離散正孔準位H0は、伝導帯底EC1の下方に位置され、第1のゲート金属層にゼロバイアスが供給される。第2の構造は、離散正孔準位H0を有する第2の層を提供する手段、伝導帯底EC2を有する層を提供する手段、および伝導帯底EC2を有する層と離散正孔準位を有する第2の層との間に第2の広バンドギャップバリアを提供する手段を含む。第2の構造は、離散正孔準位を有する第2の層の上方に第2の高k誘電体層を提供する手段、および第2の高k誘電体層の上方に配置された第2のゲート金属層を提供する手段を更に含む。離散正孔準位H0は、伝導帯底EC2の下方に位置され、第2のゲート金属層にゼロバイアスが供給される。またもう1つの態様によれば、層構造を用いて製作されたnチャネルトランジスタを含むデバイスを含み、伝導帯底EC1を有する第1の半導体層、離散正孔準位H0を有する第2の半導体層、および第1と第2の半導体層との間に配置された広バンドギャップ半導体バリア層を含む。層構造は、第1の半導体層の上方に配置されたゲート誘電体層、およびゲート誘電体層の上方に配置されたゲート金属層を更に含む。離散正孔準位H0は、伝導帯底EC1の下方に位置され、ゲート金属層にゼロバイアスが供給される。またもう1つの態様によれば、層構造を用いて製作されたp型チャネルトランジスタを含むデバイスを含み、離散正孔準位H0を有する第1の半導体層、伝導帯底EC2を有する第2の半導体層、および第1と第2の半導体層との間に配置された広バンドギャップ半導体バリア層を含む。層構造は、第1の半導体層の上方に配置されたゲート誘電体層、およびゲート誘電体層の上方に配置されたゲート金属層を更に含む。離散正孔準位H0は、伝導帯底EC2の下方に位置され、ゲート金属層にゼロバイアスが供給される。また、もう1つの態様によれば、第1の層構造を用いたnチャネルトランジスタおよび第2の層構造を用いたp型チャネルトランジスタを含む本質的に平面なインバータ回路を含むデバイスを含む。第1の層構造は、伝導帯底EC1を有する第1の半導体層、第1の離散正孔準位H0を有する第2の半導体層、第1と第2の半導体層との間に配置された第1の広バンドギャップ半導体バリア層、第1の半導体層の上方に配置された第1のゲート誘電体層、および第1のゲート誘電体層の上方に配置された第1のゲート金属層を含む。第1の離散正孔準位H0は、伝導帯底EC1の下方に位置され、第1のゲート金属層にゼロバイアスが供給される。第2の層構造は、第2の離散正孔準位H0を有する第3の半導体層、伝導帯底EC2を有する第4の半導体層、第3と第4の半導体層との間に配置された第2の広バンドギャップ半導体バリア層、第3の半導体層の上方に配置された第2のゲート誘電体層、および第2のゲート誘電体層の上方に配置された第2のゲート金属層を含む。第2の離散正孔準位H0は、伝導帯底EC1の下方に位置され、第2のゲート金属層にゼロバイアスが供給される。本発明によれば、統合された電子の有効質量を有する高移動度MOSFETを提供し、最大電流レベルを増加することができる。また、CMOSデバイスのオフ状態の電流レベルを劇的に減少することができる。本開示の態様は、添付の図面を参照して、次の詳細な説明から良く理解される。工業における標準実施に従って、種々の特徴が縮尺に描かれていないことを主張する。実際、種々の特徴の寸法は、議論の明確化のために、任意に増加または減少されてよい。また、次の説明は、2つ以上の層が互いに接触しているのを表している。このような接触は、直接の物理的接触であり得るか、または中間層を有して、接触は、例えば間接的な接合で間接的であってもよい。ここに説明される実施の形態は、実質的に増加された、統合された電子の有効質量を有する高移動度MOSFETを提供し、最大電流レベルを増加する。ここに説明される実施の形態は、CMOSデバイスのオフ状態の電流レベルを劇的に減少するためにチャネルキャリアを急速にスイッチングするMOSFETを更に説明する。図1A~図5は、増加された電子の有効質量を有する層構造を示している。図6A~図13は、急速にスイッチングする相補的なデバイスの2つの異なる層構造を示している。1つの実施例によるDOSが設計されたMOSFETに用いられた層構造は、図1Aに示され、かつ参照番号100によって表される。構造100は、ゲート金属102、高kゲート誘電体104、低い電子の有効質量mn1を有する高移動度チャネル半導体層106、高い電子の有効質量mn2を有する広バンドギャップ被覆半導体層108、および基板112を有する。被覆層は、その電子の有効質量mn2>>mn1となるように選択される。層106~110は、参照番号114によってまとめて示される。図1Bは、層構造100の実施の形態のより詳細な図である。図1Bに示されたように、低い電子の有効質量を有する高移動度チャネル半導体層106は、約2~10nmの層厚を有するInAsmn1=0023を含む。高い電子の有効質量を有する広バンドギャップ被覆半導体層108は、約20nmの層厚を有するアンチモン化砒化アルミニウムaluminumarsenideantimonide;AlAsSbmn2=033を含み、広バンドギャップ半導体のバッファ層110は、PドープのAlAsSbを含む。図1Bに示されたように、ゲート誘電体層の層厚は、約30nmである。図1Cは、5nmのInAs層106を有する図1Bに示されたように層構造100、および離散的な電子エネルギー準位E0および正孔エネルギー準位H0のエネルギーバンド図を示している。InAs量子井戸層のバンドギャップEGは、048eVであり、これは、量子サイズ効果により、036eVのInAsのバルク値から012eVだけ増加されたものである。図2Aは、図1Bに表された層構造100の統合された有効質量mnのグラフを示しており、2、5、および10nmの層厚のInAs層が、それぞれ点200、202、および204で表されている。2nmのInAs量子井戸の統合された有効質量は、0067に達し、InAsバルクの有効質量mn1=0023を29倍だけ上回り、InAsバルクに対して同一の29倍のDOS増加となる。図2Bは、図1Bに示された層構造100の電子シートキャリア濃度のグラフを示しており、2nmmn=0067および5nmmn=0038の層厚のInAs層が、それぞれライン210、212で表されている。より薄いInAs量子井戸を備えて増加したmnは、より高いDOSを示し、順に、同一のフェルミレベルEF-E0分離のために、より高い電子シートキャリア濃度を示す。もう1つの実施の形態による状態密度が設計されたMOSFETに用いられた層構造は、図3Aに示され、かつ参照番号300によって表されている。図3Aに示されたように、層構造300は、ゲート金属層302、高kゲート誘電体層304、半導体障壁層306、低い電子の有効質量mn1を有する高移動度チャネル半導体層308、高い電子の有効質量mn2を有する広バンドギャップ被覆半導体層310、広バンドギャップ半導体のバッファ層312、および基板314を有する。被覆層310は、その電子の有効質量mn2>>mn1となるように選択される。半導体バリア層306は、酸化物半導体界面から高移動度チャネル半導体層308にある伝導チャネルの電子を分離する。バリア層306は、電子の輸送を改善するか、または低欠陥性の酸化物半導体界面を得るのに不可欠となり得、両要因は、最適なMOSFET動作を得るのに重要である。層306~312は、参照番号316によってまとめて示される。図3Bは、DOS設計のn-チャネルトランジスタを実装するための図3Aの層構造300の実施の形態のより詳細な図である。図3Bに示されたように、半導体バリア層306は、約1nmの層厚を有するアンチモン化ガリウムGaSbを含み、低い電子の有効質量を有する高移動度チャネル半導体層308は、約2~10nmの層厚を有するInAsmn1=0023を含む。高い電子の有効質量を有する広バンドギャップ被覆半導体層310は、約20nmの層厚を有するアンチモン化砒化アルミニウムAlAsSbmn2=033を含み、広バンドギャップ半導体のバッファ層312は、PドープのAlAsSbを含む。図3Cは、図3Bに描かれているように、層構造300のエネルギーバンド図を示している。層構造300は、5nmのInAs層308、および離散的な電子エネルギー準位E0および正孔エネルギー準位H0およびH1を有する。InAs量子井戸層のバンドギャップEGは、053eVであり、量子サイズ効果により、036eVのInAsのバルク値から017eVだけ増加されたものである。統合された電子の有効質量mn=0033である。図4Aおよび4Bは、対数目盛図4Aおよび線形目盛図4Bを表しており、図1Bに示された5nmのInAs層厚を有する層構造100のシート電子密度対ゲートバイアスの関数ライン400、401mn=0038によって表されているおよび図3Bに示された1nmのGaSb層厚/5nmのInAs層厚を有する層構造300のシート電子密度対ゲートバイアスの関数ライン402、403mn=0033によって表されているのグラフを示している。図1Bに描かれている実施の形態のより高いシート電子密度は、より高い統合された有効質量mn、およびより低いSiO2膜換算膜厚equivalentoxidethickness;EOTによるものである。図5は、図1Bに描かれている層構造100を用いて実施された層構造を組み込んだMOSFET500を示している。MOSFET500は、図3Bに描かれている層構造300を用いて実装されてもよいことが認識されるであろう。N型延伸部502は、イオン注入などの一般的な方法を用いて実施され得る。図6Aは、もう1つの実施の形態によるnチャネルトランジスタに用いられる層構造600を示しており、ゲート金属層602、高kゲート誘電体604、伝導帯底conductionbandminimum606を有する半導体チャネル層1、広バンドギャップ半導体バリア層608、価電子帯の頂上valencebandmaximum610を有する半導体層2、広バンドギャップ半導体のバッファ層612、ドープされた広バンドギャップ半導体のバッファ層614、および基板616を含む。ゲート金属層602は、好適な仕事関数の金属が選択される。価電子帯の頂上610の半導体層2は、価電子帯の頂上EV2が伝導帯底606を有する半導体チャネル層1の伝導帯底Ec1の近傍に配置されるように選択される。層606~614は、参照番号618によってまとめて示される。図6Bは、n-チャネルトランジスタを実装するための図6Aの層構造600の実施の形態のより詳細な図である。広バンドギャップ半導体バリア層608、612は、約2nmおよび20nmの層厚を有するAlAsSbをそれぞれ含み、価電子帯の頂上EV2610を有する半導体層2は、約2nmの層厚を有するGaSbを含み、かつ伝導帯底EC1606を有する半導体チャネル層1は、約2nmの層厚を有するInAsを含む。選択された材料では、EV2=-479eVおよびEC1=-49eVである。ドープされた広バンドギャップ半導体のバッファ層は、PドープのAlAsSb層614を含む。1つの実施の形態では、高kゲート誘電体層604は、約30nmの層厚を有する酸化ハフニウムHfO2を含み得る。同じまたは別の実施の形態では、ゲート金属層602は、窒化タンタルTaNを含み得る。図7Aは、図6Bに描かれているように、離散的な電子エネルギー準位E0基底電子準位および正孔エネルギー準位H0重いまたは軽い正孔準位を含む熱平均状態バイアス=0Vにある、nチャネルデバイス層構造600の相対的エネルギー準位を表している計算されたバンド図を示している。フェルミレベルEF点線は、0eVのエネルギーに位置される。平均状態で、かつゼロバイアスにある時、離散正孔エネルギー準位discreteholeenergylevelH0その波動関数ΨHoとともに示されているは、InAsの伝導帯底Ec1の下方に位置する。離散InAsの電子エネルギー準位H0は、実質的にEFの上方に位置するため、トランジスタは、オフであり、電子シートキャリア濃度nsは、低くなる。図7Aに示されたケースでは、ns=57×106cm2である。離散準位E0の統合された電子の有効質量mnは、0067であり、かつH0の統合された電子の有効質量mpは、04と推定される。効果的なゲート金属の仕事関数は、495eVである。図7Bは、ゲート電極に印加された01Vのバイアス下における、図6Bに描かれているnチャネルデバイス層構造600の計算されたエネルギーバンド図を示している。ハイブリッド状態EHシミュレータがハイブリッド状態を計算できないため、ここでは、その波動関数ΨHoは、GaSb層に示されているだけであるが形成される。図7Bに示されたEFおよびEHのエネルギー位置を用いると、電子密度δon12x1012cm2は、InAs層で計算され、ハイブリッド状態の推定された、統合された有効質量mHは02となる。ハイブリッド状態の形成の直前、層構造は、InAs層のE0から生じた電子密度δoff63x107cm2でオフになり、ハイブリッドスイッチング比hybridswitchingratioHSR=δonδoff=19×104を生じる。スイッチングは、ハイブリッド状態が好適なゲートバイアスにおいて形成された時、スイッチ電圧VSでほぼ瞬時に起こるとされている。スイッチングは、層厚、組成などの横方向の不均一性のため、前述ほど急速でない可能性がある。VSは、01Vよりやや低い可能性があるが、簡単にするために、次の説明で01Vと同じに設定される。ゲート電圧に対する微分ゲート効率differentialgateefficiencyEHが形成される前のH0に対するInAs伝導帯底ECの変調は、55である。ハイブリッド状態の校正およびセルフコンシステント首尾一貫した計算は、そのエネルギー位置、波動関数、統合された有効質量、およびキャリア密度のいくらかの調整をさせ、かつ、EHの双極子の電荷により、GaSbおよびInAs層間の付加の電場を更に上げる。このような全ての調整は、δonおよびHSRをいくらか低くさせ、かつVSをここで示される値と比較して、いくらかシフトし得る。実際には、最適条件における最大電子密度δonシステム内の1つだけの電荷がEHの双極子に対応しているは、2nmのInAs層厚において、δonの実際値は、約3-4x1011cm2であり、室温で達成可能なHSR値を約5000に低下させ得る。より高いSNRは、より薄いInAs層で達成し得る。一般的に、上限のHSRは、05ln2mH/mnexpE0Ec/kTを用いて推定され得、これはほぼexpE0Ec/kTと同じであり、その中のmH=02およびmn=0067である。15、2、および5nmのInAs層厚において、E0Ec=038、029、および011eVは、室温でそれぞれ24x106、73x104、および70の理論HSRとなる。図8Aおよび図8Bは、対数目盛図8Aおよび線形目盛図8Bにおいて、図6Bに描かれているnチャネル構造600の計算された電子シートキャリア濃度ns対ゲートバイアスの関数のグラフを表している。VS上、およびVSの上方にあるnsは、ライン800、801によって表された状態H0、またはライン802、803によって表された酸化層容量Coxの位置を用いて推定されることが認識されるであろう。オフ状態99mV/decのサブスレッショルドスイングSは、GaSb層に高い正孔の濃度が存在するため、制限される。サブスレッショルドスイングSは、上昇したが、チャネルのわずか4nm下方にある正孔層の存在は、短チャネル効果を効果的に抑える。一般的に、ハイブリッド状態は、基本的にデバイスを高い電子密度δonにほぼ即座に運ぶ、急速な電子密度ブースターとなる。これは、ミリボルトスイッチの望ましい特性である。図6A~8Bに示された実施の形態は、高性能HP、低動作電力LOP、および低待機電力LSTPデバイスを実施するのに用いられ得る。図9Aは、もう1つの実施の形態によるp型チャネルトランジスタに用いられる層構造900を示しており、ゲート金属層902、高kゲート誘電体904、価電子帯の頂上906を有する半導体チャネル層1、広バンドギャップ半導体バリア層908、伝導帯底910を有する半導体層2、広バンドギャップ半導体のバッファ層912、ドープされた広バンドギャップ半導体のバッファ層914、および基板916を含む。ゲート金属層902は、好適な仕事関数の金属を含む。価電子帯の頂上906の半導体層1は、価電子帯の頂上EV1が伝導帯底910を有する半導体チャネル層2の伝導帯底Ec2の近傍に配置されるように選択される材料を含む。層906~914は、参照番号918によってまとめて示される。図9Bは、p型チャネルトランジスタを実装するための図9Aの層構造900の実施の形態のより詳細な図である。広バンドギャップ半導体バリア及びバッファ層908、912、914は、AlAsSbを含み、価電子帯の頂上EV1906を有するチャネル層1は、GaSbを含み、かつ伝導帯底EC2910を有する層2は、InAsを含む。選択された材料では、EV1=-479eVおよびEC2=-49eVである。ドープされた広バンドギャップ半導体のバッファ層はnドープのAlAsSb層を含む。1つの実施の形態では、高kゲート誘電体層904は、約30nmの層厚を有する酸化ハフニウムHfO2を含み得る。同じまたは別の実施の形態では、ゲート金属層902は、窒化タンタルTaNを含み得る。図10Aは、離散電子エネルギー準位E0基底電子準位および正孔エネルギー準位H0重いまたは軽い正孔準位を含む熱平均状態バイアス=0Vにある、図9Bに描かれているp型チャネルデバイス層構造の相対的エネルギー準位を示している、計算されたバンド図である。フェルミレベルEFは、0eVのエネルギーに位置される。平均状態で、かつゼロバイアスにある時、離散正孔エネルギー準位H0その波動関数ΨHoとともに示されているは、InAsの伝導帯底Ec2の下方に位置する。離散GaSbの正孔エネルギー準位H0は、実質的にEFの下方に位置するため、トランジスタは、オフであり、電子シートキャリア濃度psは、低くなる。図10Aに示されたケースでは、ps=34×106cm2である。効果的なゲート金属の仕事関数は、455eVである。図10Bは、ゲート電極に印加された-01Vのバイアス下における、図9Bに描かれているp型チャネルデバイス層構造の計算されたエネルギーバンド図を示している。ハイブリッド状態EHここでは、その波動関数ΨHoは、GaSb層に示されているだけであるが形成される。ハイブリッド状態の電子および正孔の電荷を等しくするために、EHが形成される時図示されていない、EHは、EFと同じ位置に引き上げられる。システム内の1つだけの電荷がEHの双極子に対応している理想的なケースであるとして、電子密度δonは、75x1011cm2に推定され得る。より現実的な状況において、41x1011cm2のδonが推定される。ハイブリッド状態の形成の直前、層構造は、GaSb層のH0から生じる正孔密度δoff53x107cm2でオフになり、ハイブリッドスイッチング比hybridswitchingratioHSR=δonδoff=77×103を生じる。スイッチングは、ハイブリッド状態が好適なゲートバイアスにおいて形成された時、スイッチ電圧VSでほぼ瞬時に起こるとされている。スイッチングは、層厚、組成などの横方向の不均一性のため、前述ほど急速でない可能性がある。VSは、-01Vよりやや高い可能性があるが、簡単にするために、次の説明で-01Vと同じに設定される。ゲート電圧に対する微分ゲート効率differentialgateefficiencyEHが形成される前のH0のInAs伝導帯底ECに対する変調は、39である。ハイブリッド状態の校正および自己矛盾のないセルフコンシステント計算は、そのエネルギー位置、波動関数、統合された有効質量、およびキャリア密度のいくらかの調整をさせ、かつ、EHの双極子の電荷により、GaSbおよびInAs層間の付加の電場を更に上げる。提案されたp型チャネルデバイスのスイッチングの性質スイッチングの間、ハイブリッド状態を300meVにまで引き上げるにより、ゲート電圧に対応するいくらかのヒステリシスが生じる。図11Aおよび図11Bは、対数目盛図11Aおよび線形目盛図11Bにおいて、図9Bに描かれているp型チャネル構造の計算された正孔シートキャリア濃度ps対ゲートバイアスの関数を示すグラフである。VS上、かつVSの下方にあるpsは、推定されることが認識されるであろう。オフ状態87mV/decのサブスレッショルドスイングSは、InAs層に高い電子の濃度が存在するため、制限される。サブスレッショルドスイングSは、上昇したが、チャネルにわずか4nm下方にある電子層の存在は、チャネルわずか4nm下で、短チャネル効果を効果的に抑える。一般的に、ハイブリッド状態は、基本的にデバイスを高い電子密度δonにほぼ即座に進ませる急速な電子密度ブースターとなる。これは、ミリボルトスイッチの望ましい特性である。図12Aおよび図12Bは、相補型nチャネルデバイスライン1200、1201で表されているおよびp型チャネルデバイスライン1202、1203で表されている用の図8および図11に示されたデータをまとめたグラフをそれぞれ示している。オン状態の伝導は、nチャネルおよびp型チャネルデバイスの両方に対して同一の統合された有効質量mH=02を備えたハイブリッド状態EHを経由するため、p型チャネルのオン状態の特性は、n-チャネル挙動behaviorを反映することになる。図9A~12Bに示された実施の形態は、高性能HP、低動作電力LOP、および低待機電力LSTPデバイスを実施するのに用いられ得る。図13は、直列接続されたnチャネルデバイス図6Bの層構造を用いた1300およびp型チャネルデバイス図9Bの層構造を用いた1302を含む相補型インバータ回路を示している。1つの実施例において、nおよびp型チャネルデバイスの効果的なゲートの仕事関数は、それぞれ495および455eVである。ゲート金属電極602および902の電圧は、それぞれデバイス1300および1302のソース端子に応じて対応して表示される。図13に示された実施の形態では、高性能HP、低動作電力LOP、および低待機電力LSTPデバイスを実施するのに用いられ得る。ここで述べられた全てのトランジスタは、1つまたは1つ以上のトランジスタに用いられる任意の電子デバイスおよび/または回路に有利に実施され得ることが認識されるであろう。一つ以上の実施の形態の前述の表現および説明において、本開示の精神及び範囲を逸脱しない限り、その形式および詳細において種々の変更がここで形成され得ることが当業者であれば、理解できるであろう。例えば、上述の方法の種々のステップは、異なる順序で実行されるか、または順次に実行されるか、統合されるか、または分割されるか、もう1つのステップに置き換えられるか、または完全に除去される。また、本開示の方法に示された、または別に述べられた種々の機能は、組み合わせられて付加の、および/または他の機能を提供しててもよい。よって、請求の範囲は、この明細書に記載したような一般的な発明の概念と一致する最も広義な解釈が与えられるべきである。