"接合された2つの基板10,50に素子20,60と貫通電極30とが形成されて成る電子デバイスであって、前記素子20,60は、2つの前記基板10,50の少なくとも一方に形成され、前記貫通電極30は、2つの前記基板10,50の少なくとも一方に形成されており、前記貫通電極30は、一方の前記基板10における他方の前記基板50との接合面10a側から、その裏面10bまで除去されて成るトレンチ31と、該トレンチ31を構成する壁面の一部に形成された導電膜35と、を有することを特徴とする電子デバイス。1つの前記トレンチ31に、電気的に独立した複数の導電膜35が形成され、複数の貫通電極30が、前記トレンチ31を共有していることを特徴とする請求項1に記載の電子デバイス。2枚の前記導電膜35が互いに対向して、コンデンサが形成されていることを特徴とする請求項1又は請求項2に記載の電子デバイス。1つの前記貫通電極30を構成する導電膜35が、前記トレンチ31を構成する壁面に形成され、複数に分割された分割部35aと、前記裏面10b若しくは前記接合面10a側に形成され、複数に分割された前記分割部35aを連結する連結部35bと、を有することを特徴とする請求項1~3いずれか1項に記載の電子デバイス。一方の前記基板10は、半導体基板であり、一方の前記基板10に形成された前記トレンチ31を構成する壁面に絶縁膜32が形成され、該絶縁膜32を介して、前記導電膜35が、前記トレンチ31を構成する壁面上に形成されていることを特徴とする請求項1~4いずれか1項に記載の電子デバイス。一方の前記基板10に前記素子としての回路20が形成され、一方の前記基板10に前記回路20を囲むように、前記トレンチ31が環状に形成され、環状の前記トレンチ31を構成する壁面に形成された絶縁膜32に、前記回路20を囲むように前記導電膜35が複数形成されていることを特徴とする請求項5に記載の電子デバイス。一方の前記基板10は、ガラス基板であり、他方の前記基板50に前記素子60が形成されていることを特徴とする請求項1~4いずれか1項に記載の電子デバイス。前記トレンチ31は、前記導電膜35が壁面に形成される電極用トレンチ33と、前記素子20の周囲を囲むことで、前記素子20を区画する区画用トレンチ34と、を有し、前記区画用トレンチ34によって区画された各領域は、前記区画用トレンチ34内に設けられた絶縁体36を介して連結されていることを特徴とする請求項1~7いずれか1項に記載の電子デバイス。前記絶縁体36は、前記区画用トレンチ34内の一部に設けられていることを特徴とする請求項8に記載の電子デバイス。前記電極用トレンチ33内に前記絶縁体36が設けられ、前記導電膜35が前記絶縁体36によって覆われていることを特徴とする請求項8又は請求項9に記載の電子デバイス。2つの前記基板10,50は、接合用導電膜90を介して、直接接合されていることを特徴とする請求項1~10いずれか1項に記載の電子デバイス。前記接合用導電膜90は環状を成し、該接合用導電膜90、及び、2つの前記基板10,50によって封止空間91が構成されており、前記素子20,60は、前記封止空間91内に配置されていることを特徴とする請求項11に記載の電子デバイス。前記封止空間91は、1気圧よりも低い低圧状態であることを特徴とする請求項12に記載の電子デバイス。他方の前記基板50は、第1半導体層51と、絶縁層52と、第2半導体層53とが順次積層されて成るSOI基板であり、他方の前記基板50に形成された素子60は、前記絶縁層52を介して、前記第2半導体層53に固定された、前記第1半導体層51から成る固定電極と、前記絶縁層52を介さずに、前記第2半導体層53に対して浮いた、前記第1半導体層51から成る可動電極と、を有し、該可動電極と前記固定電極との間の静電容量変化に基づいて物理量を測定する静電容量式センサ60であることを特徴とする請求項1~13いずれか1項に記載の電子デバイス。他方の前記基板50は、半導体基板であり、他方の前記基板50に形成された素子20は、回路20であることを特徴とする請求項1~13いずれか1項に記載の電子デバイス。接合された2つの基板10,50に素子20,60と貫通電極30とが形成されて成る電子デバイスの製造方法であって、一方の前記基板10の一面10bから未貫通のトレンチ31を形成するトレンチ形成工程と、該トレンチ形成工程後、前記トレンチ31を構成する壁面及び前記一面10bそれぞれに導電膜35を形成する導電膜形成工程と、該導電膜形成工程後、前記一面10bに形成された導電膜35の上に、前記トレンチ31を構成する壁面に形成された導電膜35の一部を覆うように、マスク93を庇状に形成するマスク形成工程と、前記一面10bからその裏面10aに向う方向への前記マスク93の投影位置にある導電膜35以外の導電膜35を除去することで、前記トレンチ31を構成する壁面の一部に導電膜35を残す導電膜除去工程と、を有することを特徴とする電子デバイスの製造方法。前記導電膜除去工程において、1つの前記トレンチ31に、電気的に独立した複数の導電膜35を形成することを特徴とする請求項16に記載の電子デバイスの製造方法。前記導電膜除去工程において、2枚の前記導電膜35が互いに対向してコンデンサを形成するように、前記導電膜35を残すことを特徴とする請求項16又は請求項17に記載の電子デバイスの製造方法。前記導電膜除去工程において、1つの前記貫通電極30を構成する導電膜35が、前記トレンチ31を構成する壁面に形成され、複数に分割された分割部35aと、前記一面10b若しくは前記裏面10a側に形成され、複数に分割された前記分割部35aを連結する連結部35bと、を有するように、前記導電膜35を残すことを特徴とする請求項16~18いずれか1項に記載の電子デバイスの製造方法。一方の前記基板10は、半導体基板であり、前記トレンチ形成工程後、前記トレンチ31を構成する壁面及び前記一面10bそれぞれに絶縁膜32を形成する絶縁膜形成工程を有し、該絶縁膜形成工程後、前記導電膜除去工程において、前記トレンチ31を構成する壁面に形成された絶縁膜32に前記導電膜35を残すことを特徴とする請求項16~19いずれか1項に記載の電子デバイスの製造方法。一方の前記基板10に前記素子20としての回路20が形成されており、前記トレンチ形成工程において、一方の前記基板10に形成された前記回路20を囲むように、環状のトレンチ31を一方の前記基板10に形成し、前記導電膜除去工程において、環状の前記トレンチ31を構成する壁面に形成された絶縁膜32に、前記素子20を囲むように前記導電膜35を複数残すことを特徴とする請求項20に記載の電子デバイスの製造方法。一方の前記基板10は、ガラス基板であり、他方の前記基板50に前記素子60が形成されていることを特徴とする請求項16~19いずれか1項に記載の電子デバイスの製造方法。前記トレンチ形成工程において、前記貫通電極30の構成要素である前記導電膜35が壁面に形成される電極用トレンチ33と、前記素子20の周囲を囲むことで、前記素子20を区画する区画用トレンチ34と、を形成し、前記導電膜除去工程後、前記区画用トレンチ34によって区画された各領域を連結するように、前記区画用トレンチ34に絶縁体36を形成する絶縁体形成工程を有することを特徴とする請求項16~22いずれか1項に記載の電子デバイスの製造方法。前記絶縁体形成工程後、前記裏面10aを前記トレンチ31が貫通するまで除去する除去工程と、該除去工程後、前記区画用トレンチ34に設けられた絶縁体36の一部を除去する絶縁体除去工程と、を有することを特徴とする請求項23に記載の電子デバイスの製造方法。前記絶縁体形成工程において、前記電極用トレンチ33に前記絶縁体36を形成することを特徴とする請求項23又は請求項24に記載の電子デバイスの製造方法。2つの前記基板10,50を、接合用導電膜90を介して、直接接合する接合工程を有することを特徴とする請求項16~25いずれか1項に記載の電子デバイスの製造方法。前記接合用導電膜90は環状を成しており、前記接合工程において、前記接合用導電膜90、及び、2つの前記基板10,50によって封止空間91を構成するように、2つの前記基板10,50を直接接合することを特徴とする請求項26に記載の電子デバイスの製造方法。前記接合工程において、前記封止空間91内に前記素子20,60が配置されるように、2つの前記基板10,50を直接接合することを特徴とする請求項27に記載の電子デバイスの製造方法。前記接合工程は、1気圧よりも低い雰囲気下で行うことを特徴とする請求項28に記載の電子デバイスの製造方法。前記マスク93は、ドライフィルムフォトレジスト92から成ることを特徴とする請求項16~29いずれか1項に記載の電子デバイスの製造方法。ところで、特許文献1に示される角速度センサでは、特許文献1の図21,23に示されるように、貫通孔を構成する壁面以下、単に壁面と示すの全てに配線導電膜が形成されている。このように、壁面の全てに導電膜が形成された構成の場合、蓋板と導電膜の線膨張係数差によって生じる熱応力のため、基板に形成された素子に不具合が生じる虞がある。上記したように、基板には検出電極が形成されているが、この検出電極は、固定側検出電極と可動側検出電極とを有し、コリオリ力による2つの電極間の静電容量変化を検出することで、角速度を検出する構成となっている。しかしながら、上記したように、熱応力が基板に印加されると、それによって基板に歪みが生じて、電極の対向面積や対向間隔が変動する。この結果、角速度の検出精度が低下する、という不具合が生じる。このように、熱応力の印加によって、素子に不具合が生じる虞がある。そこで、本発明は上記問題点に鑑み、素子に不具合が生じることが抑制された電子デバイス、及び、その製造方法を提供することを目的とする。上記した目的を達成するために、請求項1に記載の発明は、接合された2つの基板10,50に素子20,60と貫通電極30とが形成されて成る電子デバイスであって、素子20,60は、2つの基板10,50の少なくとも一方に形成され、貫通電極30は、2つの基板10,50の少なくとも一方に形成されており、貫通電極30は、一方の基板10における他方の基板50との接合面10a側から、その裏面10bまで除去されて成るトレンチ31と、該トレンチ31を構成する壁面の一部に形成された導電膜35と、を有することを特徴とする。このように本発明によれば、貫通電極30が、トレンチ31を構成する壁面の一部に導電膜35が形成されて成る。これによれば、トレンチを構成する壁面の全てに導電膜が形成された構成と比べて、導電膜35と壁面との接触面積が小さいので、基板10,50と導電膜35の線膨張係数差によって生じる熱応力が、素子20,60に印加されることが抑制される。これにより、素子20,60に不具合が生じることが抑制される。なお、請求項1に記載の素子20,60とは、半導体基板に微細構造が形成されて成るMEMS、及び、MOSFETなどの能動素子及び抵抗などの受動素子が集積されて成る回路のことである。素子がMEMSであり、MEMSが2つの電極間の静電容量変化を検出する静電容量式センサの場合、請求項1に記載の構成によれば、熱応力による静電容量変化が抑制されるので、静電容量式センサの出力精度の低下が抑制される。また、素子が回路の場合、熱応力による抵抗値の変動ピエゾ抵抗効果、トランジスタ特性の変動等が抑制されるので、回路の出力精度の低下が抑制される。請求項2に記載のように、1つのトレンチ31に、電気的に独立した複数の導電膜35が形成され、複数の貫通電極30が、トレンチ31を共有した構成が好適である。これによれば、複数の貫通電極30がトレンチ31を共有しない構成と比べて、基板10,50の体格の増大が抑制され、電子デバイスの体格の増大が抑制される。請求項3に記載のように、2枚の導電膜35が互いに対向して、コンデンサが形成された構成が好適である。これによれば、貫通電極30の構成要素とは異なる導電膜35を用いてコンデンサを独立して形成する構成と比べて、基板10,50の体格の増大が抑制され、電子デバイスの体格の増大が抑制される。また、例えば、一方の導電膜35をグランドに接続し、他方の導電膜35を素子20,60の信号を外部に出力する電極として活用すれば、出力配線にローパスフィルタが擬似的に形成されることとなるので、素子20,60の出力信号に含まれる高周波数ノイズを除去することができる。請求項4に記載のように、1つの貫通電極30を構成する導電膜35が、トレンチ31を構成する壁面に形成され、複数に分割された分割部35aと、裏面10b若しくは接合面10a側に形成され、複数に分割された分割部35aを連結する連結部35bと、を有する構成が好ましい。これによれば、導電膜35におけるトレンチ31を構成する壁面に形成された部位が1つの部位から成る構成と比べて、導電膜35と壁面との接触面積が小さくなるので、壁面と導電膜35の線膨張係数差によって生じる熱応力が、素子20,60に印加されることが抑制される。これにより、素子20,60に不具合が生じることが抑制される。請求項5に記載のように、一方の基板10は、半導体基板であり、一方の基板10に形成されたトレンチ31を構成する壁面に絶縁膜32が形成され、該絶縁膜32を介して、導電膜35が、トレンチ31を構成する壁面上に形成された構成を採用することができる。または、請求項7に記載のように、一方の基板10は、ガラス基板であり、他方の基板50に素子60が形成された構成を採用することができる。請求項5に記載の構成の場合、導電膜35と絶縁膜32との間で熱応力が発生する。しかしながら、壁面に形成された絶縁膜32の一部に導電膜35が形成されるので、絶縁膜の全てに導電膜が形成された構成と比べて、絶縁膜32と導電膜35の線膨張係数差によって生じる熱応力が素子20,60に印加することが抑制される。請求項5に記載の構成の場合、請求項6に記載のように、一方の基板10に素子としての回路20が形成され、一方の基板10に回路20を囲むように、トレンチ31が環状に形成され、環状のトレンチ31を構成する壁面に形成された絶縁膜32に、回路20を囲むように導電膜35が複数形成された構成が好ましい。これによれば、環状のトレンチ31に形成された導電膜35によって、回路20が電気的に遮蔽され、EMCが向上される。請求項8に記載のように、トレンチ31は、導電膜35が壁面に形成される電極用トレンチ33と、素子20の周囲を囲むことで、素子20を区画する区画用トレンチ34と、を有し、区画用トレンチ34によって区画された各領域は、区画用トレンチ34内に設けられた絶縁体36を介して連結された構成が好ましい。これによれば、各素子20が絶縁分離されるので、各素子20の電気的な接合が弱まる。これにより、素子20に不具合が生じることが抑制される。請求項9に記載のように、絶縁体36は、区画用トレンチ34内の一部に設けられた構成が好ましい。これによれば、区画用トレンチ34内の全てに絶縁体36が設けられた構成と比べて、絶縁体36と壁面との間に作用する応力が小さくなり、基板10,50に形成された素子20,60に印加される応力が小さくなる。また、各素子20の間の誘電率が低くなるので、素子20の間に形成される寄生容量の容量値が小さくなり、各素子20の電気的な接合が弱まる。これにより、素子20に不具合が生じることが抑制される。請求項10に記載のように、電極用トレンチ33内に絶縁体36が設けられ、導電膜35が絶縁体36によって覆われた構成が良い。これによれば、導電膜35に導電性の異物が付着した結果、意図しない配線と貫通電極30とが電気的に接続される、という不具合が生じることが抑制される。請求項11に記載のように、2つの基板10,50は、接合用導電膜90を介して、直接接合された構成が良い。そして、この場合、請求項12に記載のように、接合用導電膜90は環状を成し、該接合用導電膜90、及び、2つの基板10,50によって封止空間91が構成されており、素子20,60は、封止空間91内に配置された構成が好ましい。これによれば、素子20,60が封止空間内に保護される。請求項13に記載のように、封止空間91は、1気圧よりも低い低圧状態である構成が好ましい。これによれば、封止空間91内の圧力が、外部温度の変動によって変動することが抑制され、圧力変化によって素子20,60に不具合が生じることが抑制される。また、接合用導電膜90と基板10,50との機械的な接続部位に応力が印加されることが抑制され、封止空間91の気密性が損なわれることが抑制される。請求項14に記載のように、他方の基板50は、第1半導体層51と、絶縁層52と、第2半導体層53とが順次積層されて成るSOI基板であり、他方の基板50に形成された素子60は、絶縁層52を介して、第2半導体層53に固定された、第1半導体層51から成る固定電極と、絶縁層52を介さずに、第2半導体層53に対して浮いた、第1半導体層51から成る可動電極と、を有し、該可動電極と前記固定電極との間の静電容量変化に基づいて物理量を測定する静電容量式センサ60である構成を採用することができる。また、請求項15に記載のように、他方の基板50は、半導体基板であり、他方の基板50に形成された素子20は、回路20である構成を採用することもできる。請求項1の作用効果で説明したように、素子20,60に印加される熱応力が小さくなっており、素子が静電容量式センサ60の場合、熱応力による静電容量変化が抑制され、静電容量式センサ60の出力精度の低下が抑制される。また、素子が回路20の場合、熱応力による抵抗値の変動ピエゾ抵抗効果、トランジスタ特性の変動等が抑制され、回路20の出力精度の低下が抑制される。請求項16~29に記載の発明の作用効果は、請求項1~15のいずれかに記載の発明の作用効果と同等なので、その記載を省略する。請求項16に記載のように、マスク形成工程において、マスク93を庇状に形成するには、請求項30に記載のように、マスク93は、ドライフィルムフォトレジスト92から成る構成が好適である。マスク93の原材料としては、液状のネガ型レジストを採用することもできる。ただ、この場合、庇状にマスク93を形成するためには、庇状とするレジストに光を照射することによって固化した後、他の不要なレジストを除去しなくてはならず、マスク形成工程が煩雑となる。また、トレンチ31内にレジストが入り込むこととなり、トレンチ31に入り込んだレジストを除去することが困難となる虞がある。これに対して、請求項30に記載のように、マスク93の原材料としてドライフィルムフォトレジスト92を採用すれば、光を照射しなくとも良く、トレンチ31内にドライフィルムフォトレジスト92が入り込まないので、マスク形成工程が煩雑と成ることが抑制される。以下、本発明の実施の形態を図に基づいて説明する。第1実施形態図1は、第1実施形態に係る電子デバイスの概略構成を示す上面図である。図2は、図1のII-II線に沿う断面図である。図3は、電子デバイスの製造方法を説明するための断面図であり、aはトレンチ形成工程、bは薄膜形成工程、cはレジスト貼り付け工程を示す。図4は、電子デバイスの製造方法を説明するための断面図であり、aはマスク形成工程、bは導電膜除去工程、cは絶縁体形成工程を示す。図5は、電子デバイスの製造方法を説明するための断面図であり、aは第1配線層形成工程、bは除去工程、cは第2配線層形成工程を示す。図6は、電子デバイスの製造方法を説明するための断面図であり、接合工程を示す。なお、図1では、後述する第1配線層21を簡略化し、上面図ではあるが、構成要素を明瞭とするためにハッチを部分的にいれている。また、図3~図6に示す断面図は、図1のA-A線に沿う断面図である。図1及び図2に示すように、電子デバイス100は、2つの基板10,50が接合されて成る。第1基板10に回路20と貫通電極30とが形成され、第2基板50に静電容量式センサ60が形成されている。第1基板10と第2基板50とは、接合用導電膜90を介して接合され、静電容量式センサ60と回路20とは、貫通電極30を介して電気的に接続されている。図1に破線で示すように、接合用導電膜90は環状を成し、2つの接合用導電膜90が回の字を成すように入れ子状に配置されている。そして、2つの接合用導電膜90によって二重に囲まれた領域内に、貫通電極30、及び、静電容量式センサ60が設けられている。図2に示すように、接合用導電膜90と2つの基板10,50とによって封止空間91が構成され、この封止空間91に静電容量式センサ60が配置されている。封止空間91は、任意の圧力、雰囲気ガス窒素、アルゴン、ヘリウム等、例えば1気圧よりも低い窒素ガス雰囲気の低圧状態や真空状態に保たれている。第1基板10は、半導体基板であり、第2基板50との接合面10aの裏面10b側の表層に、MOSFETなどの能動素子及び抵抗などの受動素子が集積されて成る回路20が複数形成されている。そして、裏面10bには、回路20と貫通電極30、及び、回路20と外部素子図示略それぞれを電気的に接続する第1配線層21が形成され、接合面10aには、第2基板50と第1基板10とを電気的に接続するための第2配線層22が形成されている。また、第1基板10には、接合面10aから裏面10bまでを貫通するトレンチ31が形成されており、トレンチ31の壁面が絶縁膜32によって被覆されている。貫通電極30は、トレンチ31、及び、トレンチ31を形成する壁面上に、絶縁膜32を介して形成された導電膜35から成る。第1配線層21は、裏面10bに形成された第1絶縁層23と、該第1絶縁層23の中及び外に形成された第1導電層24と、から成り、第2配線層22は、接合面10aに形成された第2絶縁層25と、該第2絶縁層25の中及び外に形成された第2導電層26から成る。第1配線層21第1導電層24を介して、回路20と貫通電極30導電膜35が電気的に接続され、第2配線層22第2導電層26を介して、第1基板10と第2基板50、及び、貫通電極30導電膜35と静電容量式センサ60が電気的に接続されている。トレンチ31は、絶縁膜32を介して、壁面に導電膜35が形成される電極用トレンチ33と、各回路20の周囲を囲むことで、各回路20を区画する区画用トレンチ34と、を有する。図1に示すように、各トレンチ33,34は環状を成し、図2に示すように、各トレンチ33,34内に絶縁体36が設けられている。トレンチ33,34によって区画された各領域は、トレンチ33,34内に設けられた絶縁体36を介して連結されている。なお、上記した第1絶縁層23は、回路20とのコンタクトを取るための第1導電層24の一部と回路20との間に設けられた絶縁膜、及び、絶縁膜32と絶縁体36それぞれの一部から成る。そして、例えば第2絶縁層25は、絶縁体36と同一材料から成る。上記した絶縁膜、絶縁膜32、及び、絶縁体36は、SiO2やSiNである。また、導電層24,26及び導電膜35は、金属膜Al、W等や高濃度に不純物As、Phos、Boron等を含んだポリシリコンである。貫通電極30は、電極用トレンチ33、及び、電極用トレンチ33の外形を形作る第1基板10の壁面に形成された絶縁膜32上に形成された導電膜35から成る。図2に示すように、導電膜35は、接合面10aから裏面10bまで延びており、電極用トレンチ33内の絶縁膜32の一部に形成されている。導電膜35は絶縁体36によって被覆されている。本実施形態では、図1に示すように、1つの電極用トレンチ33に電気的に独立した複数の導電膜35が形成され、複数の貫通電極30が、1つの電極用トレンチ33を共有している。また、2つの導電膜35が絶縁膜32及び電極用トレンチ33を構成する壁の一部を介して互いに対向して、コンデンサを構成している。第2基板50は、第1半導体層51、絶縁層52、及び、第2半導体層53が順次積層されて成るSOI基板である。第1半導体層51はポリシリコン、または単結晶シリコン等より成るが、本実施形態ではポリシリコンを用いた例を示す。第1半導体層51は、例えば高濃度に不純物As、Phos等を含んだN型で、比抵抗が0.001~0.1Ωcmであり、厚さが5~100μmとなっている。絶縁層52は酸化シリコン、第2半導体層53は例えば100面で高濃度に不純物As、Phos等を含んだN型で、比抵抗が0.001~0.1Ωcmの単結晶シリコンから成り、その厚さは50~500μmとなっている。なお、第1半導体層51、及び、第2半導体層52は、高濃度に不純物Boron等を含んだ、比抵抗が0.001~0.1ΩcmのP型で形成することもできる。図2に示すように、絶縁層52には、第1半導体層51と第2半導体層53とを電気的に接続するための孔54が形成されており、この孔54に充填されたポリシリコンを介して、第1半導体層51の所定領域と第2半導体層53とが同電位と成っている。静電容量式センサ60は、周知の露光技術を用いて形成されるものである。図2に示すように、静電容量式センサ60は、絶縁層52を介さずに第2半導体層53に対して第1半導体層51が浮遊した浮遊部61と、絶縁層52を介して第2半導体層53に第1半導体層51が固定された固定部62と、固定部62に形成された電極63と、を有する。浮遊部61は、接合面50aに沿い互いに直交の関係にあるx方向及びy方向に、第2半導体層53に対して変位振動可能だが、固定部62及び電極63は、第2半導体層53に対して変位不可能となっている。本実施形態に係る静電容量式センサ60は、角速度センサである。図示しないが、浮遊部61は、x方向において、逆位相で振動する対を成す2つの振動子と、該振動子の一部によって構成される可動電極と、を有する。そして、固定部62は、y方向において、可動電極と対向する固定電極を有する。振動子がx方向に振動している状態で、接合面50aに直交するz方向に角速度が印加されると、y方向に沿うコリオリ力が振動子に発生する。このコリオリ力によって振動子がy方向に変位振動すると、その変位振動に伴って、振動子の一部である可動電極もy方向に変位振動する。この結果、可動電極と固定電極との電極間隔が変動し、可動電極と固定電極によって構成されるコンデンサの静電容量が変動する。この静電容量の変動が、静電容量式センサ60の出力信号として、回路20に出力される。電極63は、図2に示すように、第2配線層22の第2導電層26と電気的に接続されており、接合用導電膜90と同一材料から成る。電極63は、静電容量式センサ60と貫通電極30との電気的な接続を果たす。接合用導電膜の形成材料は、金属Al,W,Au,Ti,Ni,Cu,Pt等及びそれらの積層体、高濃度に不純物を含んだポリシリコン等である。接合用導電膜90は、基板10,50の機械的な接続だけではなく、第2導電層26第1基板10と第2基板50との電気的な接続も果たす。図1に示す第1導電層24の端部24aに一定電圧が印加されることで、電子デバイス100の所定領域の電位が一定に保たれている。次に、本実施形態に係る電子デバイス100の製造方法を図3~図6に基づいて説明する。先ず、回路20と第1配線層21の一部が形成された第1基板10、及び、静電容量式センサ60と接合用導電膜90が形成された第2基板50を用意する。以上が、準備工程である。該準備工程後、図3のaに示すように、第1基板10の裏面10bから未貫通のトレンチ31を形成する。この際、未貫通の電極用トレンチ33と区画用トレンチ34それぞれを形成する。この際、トレンチ31の裏面10b側の開口端は、テーパ状に形成されても良い。以上が、トレンチ形成工程である。該トレンチ形成工程後、図3のbに示すように、トレンチ31を構成する壁面、及び、裏面10b上の第1配線層21それぞれに絶縁膜32を形成し、絶縁膜32上に導電膜35を形成する。絶縁膜32の厚さは0.5~3μm程度であり、導電膜35の厚さは、0.1~2μm程度である。以上が、薄膜形成工程であり、特許請求の範囲に記載の絶縁膜形成工程及び導電膜形成工程に相当する。該薄膜形成工程後、図3のcに示すように、導電膜35を覆う態様で、5~50μm程度のドライフィルムフォトレジスト92を、裏面10b上の導電膜35に貼り付ける。以上が、レジスト貼り付け工程である。該レジスト貼り付け工程後、図4のaに示すように、ドライフィルムフォトレジスト92を露光、現像、硬化することで、庇状のマスク93を形成する。この際、トレンチ31を構成する壁面の絶縁膜32上に形成された導電膜35の一部を覆うように、ドライフィルムフォトレジスト92を加工することで、庇状のマスク93を形成する。以上が、マスク形成工程である。該マスク形成工程後、図4のbに示すように、Arイオンによるイオンミリエッチング、または、異方性ドライエッチングによって、裏面10bから接合面10aに向う方向へのマスク93の投影位置にある導電膜35以外の導電膜35を除去する。こうすることで、トレンチ31を構成する壁面に形成された絶縁膜32上に導電膜35の一部を残す。この際、図1に示すように、1つの電極用トレンチ33に、電気的に独立した複数の導電膜35を形成しつつ、2枚の導電膜35が互いに対向してコンデンサを形成するように、導電膜35を残す。以上が、導電膜除去工程である。該導電膜除去工程後、図4のcに示すように、マスク93を除去して、第1配線層21と導電膜35を覆い、且つ、トレンチ33,34によって区画された各領域を連結するように絶縁体36を形成する。そして、絶縁体36の表面を、CMP法などによって平坦化する。以上が、絶縁体形成工程である。該絶縁体形成工程後、図5のaに示すように、裏面10b上の絶縁体36の一部にコンタクト孔を形成し、該コンタクト孔と絶縁体36上とに第1導電層24を形成することで、第1配線層21の全てを形成する。以上が、第1配線層形成工程である。該第1配線層形成工程後、図5のbに示すように、第1基板10の表面をレジスト膜図示略などで保護した状態で、CMP法などによって、接合面10aをトレンチ31が貫通し、絶縁膜32が露出するまで除去する。以上が、除去工程である。該除去工程後、図5のcに示すように、接合面10aに、第2絶縁層25を形成する。そして、第2絶縁層25の一部にコンタクト孔を形成し、該コンタクト孔と第2絶縁層25上とに第2導電層26を形成することで、第2配線層22を形成する。以上が、第2配線層形成工程である。該第2配線層形成工程後、電極63、接合用導電膜90、及び、第2導電層26における電極63、接合用導電膜90との対向部位の表面を例えばArイオン等で活性化する。そして、図6に示すように、1気圧よりも低い例えば真空状態、常温下で、活性化した電極63と第2導電層26、及び、接合用導電膜90と第2導電層26を接触させる。こうすることで、2つの基板10,50を常温にて直接接合し、封止空間91内に静電容量式センサ60を配置する。以上が、接合工程である。なお、この接合では、上記のように直接接合以外に、半田、共晶結合、導電性接着剤等の部材を介して接合しても良い。上記各工程を経ることで、電子デバイス100が製造される。次に、本実施形態に係る電子デバイス100の作用効果を説明する。上記したように、貫通電極30は、電極用トレンチ33、及び、電極用トレンチ33の外形を形作る第1基板10の壁面に形成された絶縁膜32上に形成された導電膜35から成る。そして、導電膜35は、電極用トレンチ33内の絶縁膜32の一部に形成されている。これによれば、電極用トレンチ内の絶縁膜の全てに導電膜が形成された構成と比べて、導電膜35と絶縁膜32との接触面積が小さいので、絶縁膜32と導電膜35の線膨張係数差によって生じる熱応力が、回路20や静電容量式センサ60に印加されることが抑制される。これにより、熱応力による静電容量変化が抑制され、静電容量式センサ60の出力精度の低下が抑制される。また、熱応力による抵抗値の変動ピエゾ抵抗効果、トランジスタ等の特性変動が抑制され、回路20の出力精度の低下が抑制される。1つの電極用トレンチ33に電気的に独立した複数の導電膜35が形成され、複数の貫通電極30が、1つの電極用トレンチ33を共有している。これによれば、複数の貫通電極が電極用トレンチを共有しない構成と比べて、基板10,50の体格の増大が抑制され、電子デバイス100の体格の増大が抑制される。2つの導電膜35が絶縁膜32及び電極用トレンチ33を構成する壁の一部を介して互いに対向して、コンデンサを構成している。これによれば、貫通電極の構成要素とは異なる導電膜を用いてコンデンサを独立して形成する構成と比べて、基板10,50の体格の増大が抑制され、電子デバイス100の体格の増大が抑制される。また、例えば、コンデンサを構成する一方の導電膜35をグランドに接続し、他方の導電膜35を回路20の信号を外部に出力する電極として活用すれば、出力配線にローパスフィルタが擬似的に形成されることとなるので、回路20の出力信号に含まれる高周波数ノイズを除去することができる。区画用トレンチ34によって、各回路20が区画されている。これによれば、各回路20が絶縁分離されるので、各回路20の電気的な接合が弱まる。これにより、回路20に不具合が生じることが抑制される。導電膜35が絶縁体36によって被覆されている。これによれば、導電膜35に導電性の異物が付着した結果、意図しない配線と貫通電極30とが電気的に接続される、という不具合が生じることが抑制される。静電容量式センサ60が封止空間91内に配置されている。これによれば、静電容量式センサ60が封止空間91内に保護される。封止空間91は、1気圧よりも低い低圧状態、例えば真空状態となっている。これによれば、封止空間91内の圧力が、外部温度の変動によって変動することが抑制され、圧力変化によって静電容量式センサ60に不具合が生じることが抑制される。また、接合用導電膜90と基板10,50との機械的な接続部位に応力が印加されることが抑制され、封止空間91の気密性が損なわれることが抑制される。静電容量式センサ60は、角速度センサであり、1気圧よりも低い、例えば真空状態の封止空間91内に配置されている。上記したように、静電容量式センサ60はx方向に振動する振動子を有するが、振動子の周囲の気圧が高いと、粘性のために、振動子のx方向の振動が検出方向であるy方向に漏れて、角速度の検出精度が低下する虞がある。これに対して、本実施形態では、静電容量式センサ60が1気圧よりも低い封止空間91内に配置されている。したがって、上記したx方向の振動のy方向への漏れによって、角速度の検出精度が低下する、という不具合が生じることが抑制される。マスク93は、ドライフィルムフォトレジスト92から成る。マスク93の原材料としては、液状のネガ型レジストを採用することもできる。ただ、この場合、庇状にマスク93を形成するためには、庇状とするレジストに光を照射することによって固化した後、他の不要なレジストを除去しなくてはならず、マスク形成工程が煩雑となる。また、トレンチ31内にレジストが入り込むこととなり、トレンチ31に入り込んだレジストを除去することが困難となる虞がある。これに対して、本実施形態のように、マスク93の原材料としてドライフィルムフォトレジスト92を採用すれば、光を照射しなくとも良く、トレンチ31内にドライフィルムフォトレジスト92が入り込まないので、マスク形成工程が煩雑と成ることが抑制される。以上、本発明の好ましい実施形態について説明したが、本発明は上記した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。本実施形態では、図2に示すように、区画用トレンチ34内の全てに絶縁体36が設けられた例を示した。しかしながら、図7のa,bに示すように、区画用トレンチ34内の一部に絶縁体36が設けられた構成が好ましい。この構成は、除去工程よりも後に実施される第2配線層形成工程後、区画用トレンチ34に設けられた絶縁体36の一部を除去する絶縁体除去工程、及び、上記した接合工程を実施することで実現される。これによれば、区画用トレンチ34内の全てに絶縁体36が設けられた構成と比べて、絶縁体36と壁面との間に作用する応力が小さくなり、回路20に印加される応力が小さくなる。また、各回路20の間の誘電率が低くなるので、回路20の間に形成される寄生容量の容量値が小さくなり、各回路20の電気的な接合が弱まる。これにより、回路20に不具合が生じることが抑制される。図7は、電子デバイスの製造方法の変形例を説明するための断面図であり、aは絶縁体除去工程、bは接合工程を示す。本実施形態では、図1に示すように、2つの導電膜35が絶縁膜32及び電極用トレンチ33を構成する壁の一部を介して互いに対向して、コンデンサを構成している例を示した。しかしながら、図8及び図9に示すように、2つの導電膜35が、絶縁膜32、電極用トレンチ33を構成する壁の一部、及び、絶縁体36を介して互いに対向して、コンデンサが構成されても良い。この変形例では、図9に示すように、コンデンサを構成する一方の導電膜35が回路20と電気的に接続され、他方の導電膜35が基板10,50と電気的に接続されている。なお、図示しないが、2つの導電膜35が、絶縁体36のみを介して互いに対向して、コンデンサが構成されても良い。図8は、電子デバイスの変形例を示す上面図である。図9は、図8のIX-IX線に沿う断面図である。本実施形態では、第1基板10が半導体基板である例を示した。しかしながら、図9に示すように、第1基板10としては、SOI基板を採用することもできる。この構成の場合、区画用トレンチ34とSOI基板を構成する絶縁層とによって、回路20が囲まれるので、回路20間の電気絶縁性が向上される。本実施形態では、電極用トレンチ33が環状である例を示した。しかしながら、電極用トレンチ33の形状としては、上記例に限定されない。例えば、図10及び図11に示すように、電極用トレンチ33の形状としては、矩形状、弧状などを採用することができる。図10及び図11は、電極用トレンチの変形例を示す上面図である。なお、図11では、変形部位を明瞭とするために、電極用トレンチ33のみを図示している。本実施形態では、図1に示すように、導電膜35が平面矩形状である例を示した。しかしながら、導電膜35の平面形状としては、上記例に限定されない。例えば、図12に示すように、導電膜35の平面形状としては、平面コの字状、平面L字状を採用することができる。図12は、導電膜の変形例を示す上面図である。本実施形態では、絶縁膜32に形成された導電膜35の形状が矩形である例を示した。しかしながら、導電膜35の形状としては、上記例に限定されない。例えば、図13及び図14に示すように、導電膜35の形状としては、トレンチ31を構成する壁面の絶縁膜32上に形成され、複数に分割された分割部35aと、裏面10b側に形成され、複数に分割された分割部35aを連結する連結部35bと、を有する形状を採用することができる。このような形状の導電膜35を形成するには、図14のaに示すマスク93を用いる。上記した形状の場合、導電膜におけるトレンチを構成する壁面の絶縁膜上に形成された部位が1つの部位から成る構成と比べて、導電膜35と絶縁膜32との接触面積が小さくなるので、絶縁膜32と導電膜35の線膨張係数差によって生じる熱応力が、回路20及び静電容量式センサ60に印加されることが抑制される。これにより、回路20及び静電容量式センサ60に不具合が生じることが抑制される。図13は、導電膜の変形例を示す上面図である。図14は、図13に示す導電膜を説明するための斜視図であり、aはマスク、bは導電膜を示す。なお、図13では、連結部35bを省略している。ちなみに、連結部35bは、接合面10a側に形成されていても良い。本実施形態では、図1に示すように、導電膜35が電極用トレンチ33を構成する壁面の絶縁膜32上のみに形成された例を示した。しかしながら、図13に示すように、導電膜35が区画用トレンチ34を構成する壁面の絶縁膜32上に形成された構成を採用することもできる。この場合、区画用トレンチ34は、回路20を区画すると共に、貫通電極30の一部を担う機能を果たす。図13に示す変形例では、区画用トレンチ34を構成する壁面の絶縁膜32上に、回路20を囲むように複数の導電膜35が形成されている。これによれば、区画用トレンチ34に形成された導電膜35によって、回路20が電気的に遮蔽され、EMCが向上される。本実施形態では、図2に示すように、封止空間91内に静電容量式センサ60のみが配置される例を示した。しかしながら、図15に示すように、封止空間91内に、静電容量式センサ60だけではなく回路20が配置されても良い。これによれば、回路20も封止空間91内に保護される。この場合、回路20は、接合面10a側の表層に形成される。図15は、電子デバイスの変形例を示す断面図である。なお、図15に示す構成の場合、回路20の信号とセンサ60の信号を各々独立して外部に出力しても良い。また、回路20からセンサ60への電源供給、回路20でセンサ60の信号増幅、処理等をおこなってから貫通電極30を通して外部に出力しても良い。こうすることにより、外乱の影響を受けることなく安定した出力を得ることが出来る。本実施形態では、第1基板10が半導体基板であり、第1基板10に回路20と貫通電極30とが形成された例を示した。しかしながら、第1基板10としては、シリコンと熱膨張係数が同等のガラス基板、セラミック基板などを採用することができる。ただ、この場合、第1基板10に回路20は形成されない。以下、図16~図19に基づいて、第1基板10がガラス基板である場合の電子デバイス100の製造方法を説明する。先ず、第1基板10、及び、静電容量式センサ60と接合用導電膜90が形成された第2基板50を用意する。以上が、準備工程である。該準備工程後、図16のaに示すように、第1基板10の裏面10bから未貫通のトレンチ31を形成する。以上が、トレンチ形成工程である。該トレンチ形成工程後、図16のbに示すように、トレンチ31を構成する壁面及び裏面10b上に導電膜35を形成する。以上が、導電膜形成工程である。該導電膜形成工程後、導電膜35を覆う態様でドライフィルムフォトレジスト92を、裏面10b上の導電膜35に貼り付ける。そして、図16のcに示すように、ドライフィルムフォトレジスト92を露光、現像、硬化することで、庇状のマスク93を形成する。この際、トレンチ31を構成する壁面の絶縁膜32上に形成された導電膜35の一部を覆うように、ドライフィルムフォトレジスト92を加工することで、庇状のマスク93を形成する。以上が、マスク形成工程である。該マスク形成工程後、図17のaに示すように、裏面10bから接合面10aに向う方向へのマスク93の投影位置にある導電膜35以外の導電膜35を除去する。こうすることで、トレンチ31を構成する壁面上に導電膜35の一部を残す。以上が、導電膜除去工程である。該導電膜除去工程後、図17のbに示すように、マスク93を除去して、裏面10bと導電膜35を覆い、且つ、トレンチ31内を充填するように絶縁体36を形成する。そして、絶縁体36の表面を、CMP法などによって平坦化して、導電膜35の一部を露出させる。以上が、絶縁体形成工程である。該絶縁体形成工程後、図17のcに示すように、接合面10aをトレンチ31が貫通し、絶縁体36及び導電膜35の一部が露出するまで除去する。以上が、除去工程である。該除去工程後、図18のaに示すように、第1配線層21を裏面10bに形成し、第2配線層22を接合面10aに形成する。以上が、配線層形成工程である。該配線層形成工程後、電極63、接合用導電膜90、及び、第2導電層26における電極63、接合用導電膜90との対向部位の表面を活性化する。そして、図18のbに示すように、活性化した電極63と第2導電層26、及び、接合用導電膜90と第2導電層26を接触させる。こうすることで、2つの基板10,50を直接接合し、封止空間91内に静電容量式センサ60を配置する。以上が、接合工程である。上記工程を経ることで、電子デバイス100が製造される。なお、図16は、電子デバイスの製造方法の変形例を説明するための断面図であり、aはトレンチ形成工程、bは導電膜形成工程、cはマスク形成工程を示す。図17は、電子デバイスの製造方法の変形例を説明するための断面図であり、aは導電膜除去工程、bは絶縁体形成工程、cは除去工程を示す。図18は、電子デバイスの製造方法の変形例を説明するための断面図であり、aは配線層工程、bは接合工程を示す。本実施形態では、第1基板10に回路20が形成され、第2基板50に静電容量式センサ60が形成された例を示した。しかしながら、図19~図22に示すように、第1基板10と第2基板50の両方に、回路20が形成された構成を採用することもできる。図19は、第1基板の変形例を示す上面図である。図20は、第2基板の変形例を示す上面図である。図21は、第1基板の貫通電極を説明するための上面図である。図22は、図19に示す第1基板と図20に示す第2基板とが接合されて成る電子デバイスの概略構成を示す断面図である。なお、基板10,50それぞれの回路20が対向した構成の場合、基板10,50それぞれの回路20を接続して、回路処理した後、貫通電極30を通して外部に出力しても良い。本実施形態では、貫通電極30が第1基板10だけに形成された例を示した。しかしながら、第1基板10だけではなく、第2基板50にも貫通電極30が形成されていても良い。また、第2基板50だけに貫通電極30が形成されていても良い。本実施形態では、基板10,50それぞれに、特許請求の範囲に記載の素子回路20、静電容量式センサ60が形成された例を示した。しかしながら、基板10,50のいずれか一方に素子が形成された構成を採用することもできる。本実施形態では、静電容量式センサ60が、角速度センサである例を示した。しかしながら、静電容量式センサ60としては、上記例に限定されず、静電容量変化に物理量を検出するセンサであれば、適宜採用することができる。例えば、加速度センサなどに採用することができる。"