"複数のディジーチェン接続されたメモリモジュールを備え、各メモリモジュールは、メモリアレイと、レジュームモードにおいて、メモリモジュール内の構成要素への電源電圧の供給を制御するスイッチと、レジュームモードからノーマルモードへの移行を指示するレジューム制御信号を受けて、次段のメモリモジュールへ、前記入力されたレジューム制御信号よりもタイミングが遅延したレジューム制御信号を次段のメモリモジュールへ出力する遅延回路とを含む、半導体装置。前記遅延回路は、レジューム制御信号が入力され、前記入力されたレジューム制御信号を遅延させることによって、次段のメモリモジュールへのレジューム制御信号を生成する複数段のインバータを含む、請求項1記載の半導体装置。前記メモリモジュールは、ノーマルモードでは、前記メモリモジュール内のある構成要素を制御する第1の制御信号が入力され、前記入力された第1の制御信号を遅延させることによって、前記メモリモジュール内の別の構成要素を制御する第2の制御信号を生成し、レジュームモードでは、前記レジューム制御信号が入力され、前記入力されたレジューム制御信号を遅延させることによって、中間信号を生成する複数段のインバータを含む制御回路を備え、前記遅延回路は、前記制御回路内の複数段のインバータからの前記中間信号が入力され、前記入力された前記中間信号を遅延させることによって、次段のメモリモジュールへのレジューム制御信号を生成する複数段のインバータを含む、請求項1記載の半導体装置。各メモリモジュールのメモリアレイは、SRAMセルを含み、前記SRAMセルは、高電圧が供給される第1電源ノードと低電圧が供給される第2電源ノードと接続し、前記半導体装置は、さらに、ノーマルモードでは、第1の電圧を前記第2電源ノードへ供給し、レジュームモードでは、前記第1の電圧を上昇させた電圧を前記第2電源ノードへ供給する電源制御回路を備えた、請求項1記載の半導体装置。前記電源制御回路は、レジュームモードからノーマルモードに移行するときに、前記上昇させた前記第2電源ノードの電圧を前記第1の電圧まで下降させ、前記遅延回路は、前記電源制御回路から出力される電圧と、前記第1の電圧の大きさを比較して、一致した時点で、次段のメモリモジュールへ前記レジューム制御信号を出力する、請求項4記載の半導体装置。各メモリモジュールのメモリアレイは、SRAMセルを含み、前記SRAMセルは、高電圧が供給される第1電源ノードと低電圧が供給される第2電源ノードと接続し、前記半導体装置は、さらに、ノーマルモードでは、第2の電圧を前記第1電源ノードへ供給し、レジュームモードでは、前記第2の電圧を下降させた電圧を前記第1電源ノードへ供給する電源制御回路を備えた、請求項1記載の半導体装置。前記電源制御回路は、レジュームモードからノーマルモードに移行するときに、前記下降させた前記第1電源ノードの電圧を前記第2の電圧まで上昇させ、前記遅延回路は、前記電源制御回路から出力される電圧と、前記第2の電圧の大きさを比較して、一致した時点で、次段のメモリモジュールへ前記レジューム制御信号を出力する、請求項6記載の半導体装置。ところで、特許文献1特開2001-156258号公報には、低消費電力状態であるレジュームモードからノーマルモードへの復帰時に流れるピーク電流を削減する構成については開示されていない。レジューム制御される混載SRAMでは、メモリアレイ部のみに記憶データを保持することが可能な最小限の電圧をかけ、周辺回路等の記憶データ保持に必要では回路の電源電圧は切断することで,最小の電圧でデータ保持をすることが可能な機能を有する。このようにメモリモジュール内の記憶データを最小限の電流で保持する状態をレジュームモードと呼ぶ。これに対して、レジュームモード以外の状態をノーマルモードという。近年のロジックLSILargeScaleIntegrationにおいては,低消費電力化が進むとともに混載されるSRAMStaticRandomAccessMemory容量の増大が進んでいる。また、モバイル製品などではレジュームモードウェイトモードを有するものが増え、レジューム制御の対象となる混載SRAMのメモリモジュール数や容量も増大している。これに伴って、レジューム制御によるレジュームモードからノーマルモードに復帰する際のラッシュカレント突入電流のピーク電流が増大し、低電圧動作における保持保証が困難になるという問題がある。それゆえに、本発明の目的は、レジュームモードからノーマルモードに復帰する際のラッシュカレント突入電流のピーク電流を低減することができる半導体装置を提供することである。本発明の一実施形態の半導体装置は、複数のディジーチェン接続されたメモリモジュールを備える。各メモリモジュールは、メモリアレイと、レジュームモードにおいて、メモリモジュール内の構成要素への電源電圧の供給を制御するスイッチと、レジュームモードからノーマルモードへの移行を指示するレジューム制御信号を受けて、次段のメモリモジュールへ、入力されたレジューム制御信号よりもタイミングが遅延したレジューム制御信号を次段のメモリモジュールへ出力する遅延回路とを含む。本発明の一実施形態によれば、レジュームモードからノーマルモードに復帰する際のラッシュカレント突入電流のピーク電流を低減することができる。以下、本発明の実施形態について図面を参照して説明する。[第1の実施形態]半導体チップ図1は、第1の実施形態の半導体チップの構成を表わす図である。図1を参照して、この半導体チップ70は、アナログ回路71と、IPIntellectualProperty72と、ロジック部73と、レジューム対象モジュール75と、レジューム非対象モジュール76と、電源回路74とを備える。アナログ回路71は、半導体チップ70内の各構成要素を制御するためのアナログ信号処理を行なう。IP72は、タイマー機能、通信機能などを実行する周辺回路である。ロジック部73は、レジューム対象モジュール75内の初段のメモリモジュール1へレジューム制御信号RS1を出力する。ロジック部72は、レジューム対象モジュール内の最終段のメモリモジュールNからレジューム制御信号RSN1を受ける。ロジック部73はレジューム制御信号RSN1の受信により、レジューム対象モジュール75がレジュームモードからノーマルモードへの復帰が完了したことを判断する。ロジック部73はレジューム制御信号RSN1の受信をもとにレジューム対象モジュール75へのアクセスを開始する。レジューム対象モジュール75は、レジュームモード時に、低消費電力で動作する。レジューム対象モジュール75内のメモリモジュール1~メモリモジュールNは、ディジーチェンで接続される。メモリモジュールiは、前段のメモリモジュールi-1またはロジック部73からレジューム制御信号RSiを受けて、レジューム制御信号RSiに従って、自己の各構成要素への電源電圧の供給を制御するとともに、次段のメモリモジュールi1またはロジック部73へレジューム制御信号RSi1を出力する。レジューム非対象モジュール76内のメモリモジュールN1~メモリモジュールMは、レジュームモードでも、ノーマルモードと同様に電源電圧が供給されるモジュールである。電源回路74は、半導体チップ70内の各構成要素に電源電圧を供給する。半導体チップ70は携帯電話などのモバイル製品に用いられる。例えば、携帯電話において動画アプリケーションの完了後に携帯電話を折りたたむなどの操作を行なうと、ロジック部73はレジューム制御信号RS1を出力する。レジューム対象モジュールのメモリモジュール図2は、第1の実施形態のレジューム対象モジュールのメモリモジュールの構成を表わす図である。図2を参照して、メモリモジュールi77-iSRAMは、デコーダ回路6と、制御回路14と、スイッチ16と、メモリアレイ4と、RS用電源制御回路8と、IO回路10と、遅延回路42とを備える。デコーダ回路6は、外部からのアドレスをデコードして、メモリアレイ4内のメモリセルを選択する。制御回路は14、メモリアレイ4内のSRAMセルの読出し、および書込みを制御する。スイッチ16は、前段のメモリモジュールi-1から、レジューム制御信号RSiを受けて、レジューム制御信号RSiがHレベルに立上がった時点ノーマルモードからレジュームモードの移行を示すで、制御回路14、デコーダ回路6、およびIO回路10への接地電圧VSSの供給を停止する。これによって、これらの回路による電力の消費を停止させる。スイッチ16は、前段のメモリモジュールi-1から、レジューム制御信号RSiを受けて、レジューム制御信号RSiがLレベルに立ち下がった時点レジュームモードからノーマルモードへの移行を指示するで、制御回路14、デコーダ回路6、およびIO回路10へ接地電圧VSSの供給を再開する。メモリアレイ4は、SRAMセルを含む。SRAMセルは、高電圧が供給されるVDD電源ノードと、低電圧が供給されるARVSS電源ノードと接続する。RS用電源制御回路8は、外部から接地電圧VSSを受ける。RS用電源制御回路8は、ノーマルモードでは、接地電圧VSSをARVSS電源ノードへ供給する。RS用電源制御回路8は、レジュームモードでは、接地電圧VSSを所定量だけ上昇させた電圧をARVSS電源ノードへ供給する。これにより、レジュームモードでは、VDD電源ノードとARVSS電源ノードの電圧差が小さくなるので、メモリアレイ4内のデータを保持しつつ、電力消費を低減することができる。IO回路10は、書込み時に、外部からのデータをメモリアレイ4へ出力し、読出し時に、メモリアレイ4からのデータを外部へ出力する。遅延回路42は、前段のメモリモジュールi-1またはロジック部73から出力されるレジューム制御信号RSiの立下りのタイミングレジュームモードからノーマルモードへの移行を指示するを遅延させたレジューム制御信号RSi1を次段のメモリモジュールi1へ出力する。遅延回路図3は、図2のメモリモジュールiに含まれる遅延回路を表わす図である。図3を参照して、この遅延回路42は、インバータ回路62と、OR回路61とを備える。インバータ回路は62、複数段のインバータからなり、レジューム制御信号RSiが入力され、入力されたレジューム制御信号RSiを所定時間ΔTiだけ遅延させて、OR回路61へ出力する。OR回路61は、レジューム制御信号RS1と、インバータ回路62の出力の論理和をレジューム制御信号RSi1として出力する。レジューム制御のタイミングと消費電流図4は、レジューム制御信号のタイミングを表わす図である。図4に示すように、メモリモジュールii=1~Nにおける遅延回路42が、レジューム制御信号RSiの立下りのタイミングを所定時間ΔTiだけ遅延させたレジューム制御信号RSi1を出力する。図5は、レジューム制御信号と、ARVSS電源ノードの電圧の変化を表わす図である。レジューム制御信号RSiがHレベルに活性化されると、RS用電源制御回路8からARVSS電源ノードに供給される電圧が所定電圧だけ上昇する。レジューム制御信号RSiがLレベルに非活性化されると、RS用電源制御回路8からARVSS電源ノードに供給される電圧が接地電圧VSSに戻る。図6は、従来のレジュームモードからノーマルモードへの復帰時の消費電流の時間変化を表わす図である。従来は、全メモリモジュールが、同じタイミングでレジュームモードからノーマルモードへ復帰するので、図6に示すように、全メモリモジュールの消費電流の総和のピークが高くなる。図7は、本発明の第1の実施形態におけるレジュームモードからノーマルモードへの復帰時の消費電流の時間変化を表わす図である。本発明の実施形態では、図4に示すようにレジューム制御信号RSiがLレベルに活性化されるタイミングレジュームモードからノーマルモードへの移行を示すタイミングがメモリモジュールiごとに相違するので、レジュームモードからノーマルモードへ復帰するタイミングは、メモリモジュールiごとに相違することになる。その結果、レジュームモードからノーマルモードへの復帰によって消費される電流のタイミングがメモリモジュールごとに相違するので、図7に示すように、全メモリモジュールの消費電流の総和のピークを低く平坦にすることができる。[第1の実施形態の変形例1]図8は、第1の実施形態の変形例1のメモリモジュールの構成を表わす図である。第1の実施形態では、SRAMの内部に遅延回路42を設けたが、変形例では、図8に示すように、このメモリモジュールでは、SRAMの外部に遅延回路22が設けられる。[第1の実施形態の変形例2]図9は、第1の実施形態の変形例2のメモリモジュールの構成を表わす図である。図9に示すように、前段のメモリモジュールi―1から出力されたレジューム制御信号RSiは、制御回路14に送られて、制御回路14から中間信号NRSが出力される。さらに、中間信号NRSが遅延回路32に送られて、遅延回路32から次段のメモリモジュールi1へのレジューム制御信号RSi1が出力される。図10は、変形例2のメモリモジュールi内の制御回路に含まれる遅延回路を表わす図である。この遅延回路51は、入力セレクタ53と、インバータ回路52と、出力セレクタ54とを備える。入力セレクタ53には、メモリモジュールi内のある構成要素を制御する第1の制御信号たとえば、メモリアレイ内のワード線の活性化を制御する信号WO_Eと、レジューム制御信号RSiが入力される。入力セレクタ53は、ノーマルモードでは、第1の制御信号WO_Eをインバータ回路52へ出力し、レジュームモードでは、レジューム制御信号RSiをインバータ回路52へ出力する。インバータ回路52は、複数段のインバータからなる。インバータ回路52は、ノーマルモードでは、入力セレクタ53から出力される第1の制御信号WO_Eを所定時間Δαだけ遅延させて、メモリモジュール内の別の構成要素を制御する第2の制御信号たとえば、メモリアレイ内のセンスアンプの活性化を制御する信号SENを出力セレクタ54へ出力する。インバータ回路52は、レジュームモードでは、入力セレクタ53から出力されるレジューム制御信号RSiを所定時間Δαだけ遅延させて、中間信号NRSiを出力セレクタ54へ出力する。出力セレクタ54は、ノーマルモードでは、第2の制御信号SENを出力し、レジュームモードでは、中間信号NRSiを遅延回路32へ出力する。図11は、図9の遅延回路32を表わす図である。図11を参照して、この遅延回路32は、インバータ回路66と、OR回路65とを備える。インバータ回路66は、複数段のインバータからなり、中間信号NRSiが入力され、入力された中間信号NRSiを所定時間ΔTi-Δαだけ遅延させて、OR回路65へ出力する。OR回路65は、レジューム制御信号RS1と、インバータ回路66の出力の論理和をレジューム制御信号RSi1として出力する。レジューム制御信号RSiは、制御回路内の遅延回路51と、遅延回路32とを経由することによって、レジューム制御信号RSi1の立下りのタイミングは、レジューム制御信号RSiの立下りのタイミングよりもΔTiだけ遅延することになる。以上のように、変形例2によれば、レジューム制御信号RSiから次段へのレジューム制御信号i1を生成するための遅延回路の一部を、制御回路に含まれる遅延回路を流用することで、遅延回路32のインバータの段数を少なくすることができ、回路面積の増加を最小限に抑制することができる。[第2の実施形態]図12は、本発明の第2の実施形態のメモリモジュールの構成を表わす図である。このメモリモジュールが、図2のメモリモジュールと相違する点は、遅延回路12である。遅延回路12は、RS用電源制御回路から出力される電圧と、接地電圧VSSの大きさを比較して、一致した時点で、次段のメモリモジュールへのレジューム制御信号RSi1を立ち下げる。図13は、図12のメモリモジュールiに含まれる遅延回路を表わす図である。遅延回路は、電位判定回路64と、OR回路63とを備える。RS用電源制御回路8は、レジュームモードからノーマルモードに移行するときに、ARVSS電源ノードへ供給する上昇させた電圧を接地電圧VSSまで下降させる。電位判定回路64は、レジューム制御信号RSiがHレベルに活性化されるとHレベルの信号をOR回路63へ出力し、RS用電源制御回路8から出力される電圧と接地電圧VSSとの大きさが一致した時点で、Hレベルの信号を立ち下げる。この電位判定回路64は、RS用電源制御回路8から出力される電圧をモニタする必要があるが、LSIの低電圧動作が進むにつれて、検出する電位差も微量微小になるため、ノイズの影響を受けにくくするため、RS用電源制御回路8に近い箇所に設けることが望ましい。OR回路63は、レジューム制御信号RS1と、電位判定回路64の出力の論理和をレジューム制御信号RSi1として出力する。図14は、第2の実施形態におけるレジュームモードからノーマルモードへの復帰時の消費電流を説明するための図である。図14に示すように、第2の実施形態では、メモリモジュールiがレジュームモードからノーマルモードへ復帰した後に、メモリモジュールi1がレジュームモードからノーマルモードへの復帰を開始するので、全メモリモジュールで使用される消費電流のピークを第1の実施形態よりも確実に低くすることができる。[第3の実施形態]図15は、第3の実施形態のメモリモジュールの構成を表わす図である。このメモリモジュールが、図2のメモリモジュールと相違する点は、メモリアレイ44と、遅延回路41と、RS用電源制御回路48である。メモリアレイ44は、SRAMセルを含む。SRAMセルは、高電圧が供給されるARVDD電源ノードと、低電圧が供給されるVSS電源ノードと接続する。RS用電源制御回路48は、外部から正の電源電圧VDDを受ける。RS用電源制御回路48は、ノーマルモードでは、正の電源電圧VDDをARVDD電源ノードへ供給する。RS用電源制御回路48は、レジュームモードでは、正の電源電圧VDDを所定量だけ下降させた電圧をARVDD電源ノードへ供給する。これにより、レジュームモードでは、ARVDD電源ノードとVSS電源ノードの電圧差が小さくなるので、メモリアレイ44内のデータを保持しつつ、電力消費を低減することができる。図16は、図15のメモリモジュールiに含まれる遅延回路を表わす図である。遅延回路41は、電位判定回路164と、OR回路163とを備える。RS用電源制御回路48は、レジュームモードからノーマルモードに移行するときに、ARVDD電源ノードへ供給する下降させた電圧を電源電圧VDDまで上昇させる。電位判定回路164は、レジューム制御信号RSiがHレベルに活性化されるとHレベルの信号をOR回路163へ出力し、RS用電源制御回路48から出力される電圧と電源電圧VDDとの大きさが一致した時点で、Hレベルの信号を立ち下げる。OR回路163は、レジューム制御信号RS1と、電位判定回路164の出力の論理和をレジューム制御信号RSi1として出力する。図17は、レジューム制御信号と、ARVDD電源ノードの電圧の変化を表わす図である。レジューム制御信号RSiがHレベルに活性化されると、RS用電源制御回路48からARVDD電源ノードに供給される電圧が所定電圧だけ下降する。レジューム制御信号RSiがLレベルに非活性化されると、RS用電源制御回路48からARVDD電源ノードに供給される電圧が電源電圧VDDに戻る。第3の実施形態でも、第2の実施形態と同様に、メモリモジュールiがレジュームモードからノーマルモードへ復帰した後に、メモリモジュールi1がレジュームモードからノーマルモードへの復帰を開始するので、全メモリモジュールで使用される消費電流のピークを第1の実施形態よりも確実に低くすることができる。変形例本発明は、上記の実施形態に限定されるものではない。たとえば、以下のような変形例も含む。1遅延回路への入力本発明の実施形態では、図2、図3、図8、図9、図12、図13、図15、図16に示したように、遅延回路には、レジューム制御信号RS1が入力されていたが、これに限定するものではない。たとえば、遅延回路は、レジューム制御信号RSiだけで、レジューム制御信号RSi1を生成することができるので、図2、図3、図8、図9、図12、図13、図15、図16の回路に代えて、図18~図25の回路を用いることができる。たとえば、図19の遅延回路142は、遅延回路42は、インバータ回路62と、OR回路61とを備える。インバータ回路は62、複数段のインバータからなり、レジューム制御信号RSiが入力され、入力されたレジューム制御信号RSiを所定時間ΔTiだけ遅延させて、OR回路61へ出力する。OR回路61は、レジューム制御信号RSiと、インバータ回路62の出力の論理和をレジューム制御信号RSi1として出力する。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"