"磁化が可変の第1の強磁性層と、価電子帯と伝導帯からなる第1のバンド及び少なくとも前記価電子帯から前記伝導帯において連続する第2のバンドを有する第2の強磁性層と、前記第1の強磁性層と前記第2の強磁性層との間に設けられた非磁性層と、を備え、前記第1の強磁性層と前記第2の磁性層との間に電子を流すことで読み出しを行い、かつ前記第2の強磁性層のフェルミ準位から前記価電子帯のバンド端までのエネルギー差以下のエネルギーに相当する電圧を前記第1の強磁性層と前記第2の強磁性層との間に印加し電子を前記第2の強磁性層から前記第1の強磁性層に向かって流すことで前記第2の強磁性層の第2のバンドのスピンで第1の磁化状態の書き込みを行い、又は前記エネルギー差よりも大きなエネルギーに相当する電圧を前記第1の強磁性層と前記第2の強磁性層との間に印加し、電子を前記第2の強磁性層から前記第1の強磁性層に向かって流すことで前記第2の強磁性層の第1のバンドのスピンで第2の磁化状態の書き込みを行う磁気メモリ素子。前記第2の強磁性層の前記非磁性層が設けられた側とは反対側に、磁化が一方向に固定された第3の強磁性層を更に備え、電子が前記第3の強磁性層と前記第1の強磁性層との間に流される請求項1に記載の磁気メモリ素子。列方向に複数設けられた第1の配線と、行方向に複数設けられた第2の配線と、前記第1の配線と前記第2の配線が交わる位置であって前記第1の配線と前記第2の配線との間に設けられた、請求項1又は請求項2に記載の磁気メモリ素子と、前記磁気メモリ素子と前記第2の配線との間に設けられた整流素子と、を備える磁気メモリ装置。前記書き込みは、第1書き込み電流を用いて前記第1の強磁性層の磁化方向を前記第2の強磁性層の磁化方向と略反平行にする第1書き込みと、前記第1書き込み電流よりも大きな第2書き込み電流を用いて前記第1の強磁性層の磁化の向きを反転させることにより前記第1の強磁性層の磁化方向を前記第2の強磁性層の磁化方向と略平行にする第2書き込みと、を有し、前記読み出しは、前記第1書き込み電流よりも小さな読み出し電流を用いて行うことを特徴とする請求項3に記載の磁気メモリ装置。前記書き込みは、第1書き込み電流を用いて前記第1の強磁性層の磁化方向を前記第2の強磁性層の磁化方向と略平行にする第1書き込みと、前記第1書き込み電流よりも大きな第2書き込み電流を用いて前記第1の強磁性層の磁化の向きを反転させることにより前記第1の強磁性層の磁化方向を前記第2の強磁性層の磁化方向と略反平行にする第2書き込みと、を有し、前記読み出しは、前記第1書き込み電流よりも小さな読み出し電流を用いて行う請求項3に記載の磁気メモリ装置。前記第1および第2書き込み電流を前記磁気メモリ素子に供給する書き込み回路と、前記読み出し電流を前記磁気メモリ素子に供給する読み出し回路とを備える請求項4又は請求項5に記載の磁気メモリ装置。半導体層と、前記半導体層内に離間して設けられたソース領域及びドレイン領域と、前記ソース領域及び前記ドレイン領域との間であって前記半導体層上に設けられたゲート電極と、前記ソース領域上又は前記ドレイン領域上に設けられ、磁化が可変の第1の強磁性層と、前記第1の強磁性層上に設けられた非磁性層と、前記非磁性層上に設けられ、価電子帯と伝導帯からなる第1のバンド及び少なくとも前記価電子帯から前記伝導帯において連続する第2のバンドを有する第2の強磁性層と、を備え、前記第1の強磁性層と前記第2の強磁性層との間に電子を流すことで読み出しを行い、かつ前記第2の強磁性層のフェルミ準位から前記価電子帯のバンド端までのエネルギー差以下のエネルギーに相当する電圧を前記第1の強磁性層と前記第2の強磁性層との間に印加し電子を前記第2の強磁性から前記第1の強磁性に向かって流すことで前記第2の強磁性層の第2のバンドのスピンで第1の磁化状態を書き込み、又は前記エネルギー差よりも大きなエネルギーに相当する電圧を前記第1の強磁性層と前記第2の強磁性層との間に印加し、電子を前記第2の強磁性層から前記第1の強磁性層に向かって流すことで前記第2の強磁性層の第1のバンドのスピンで第2の磁化状態の書き込みを行うスピントランジスタ。前記第2の強磁性層の前記非磁性層が設けられた側とは反対側に、磁化が一方向に固定された第3の強磁性層を更に備え、電子が前記第3の強磁性層と前記第1の強磁性層との間に流される請求項7に記載のスピントランジスタ。前記ゲート電極と前記半導体層との間にゲート絶縁膜を更に備える請求項7又は請求項8に記載のスピントランジスタ。前記ソース領域と前記ドレイン領域との間に形成されるチャネル領域の導電型は、前記ゲート電極の導電型とは逆である請求項7又は請求項8に記載のスピントランジスタ。前記第1の強磁性層と前記半導体層との間にトンネル絶縁膜を更に備える請求項6乃至請求項10の何れか1項に記載のスピントランジスタ。第1の導電型層と、前記第1の導電型と同じ導電型を有する第2の導電型層と、前記第1の導電型層と前記第2の導電型層との間に設けられた半導体層と、前記第1の導電型層と前記第2の導電型層とを結ぶ方向に対して垂直な方向であって前記半導体層に隣接して設けられた少なくとも一つのゲート電極と、前記ゲート電極と前記半導体層との間に設けられたゲート絶縁膜と、前記第1導電型層の前記半導体層が設けられた側とは反対側に設けられ、価電子帯と伝導帯からなる第1のバンド及び少なくとも前記価電子帯から前記伝導帯において連続する第2のバンドを有する第2の強磁性層と、前記第2の強磁性層と前記第1導電型層との間に設けられ、磁化が可変の第1の強磁性層と、前記第1の強磁性層と前記第2の強磁性層との間に設けられた非磁性層と、を備え、前記第1の強磁性層と前記第2の強磁性層との間に電子を流すことで読み出しを行い、かつ前記第2の強磁性層のフェルミ準位から前記価電子帯のバンド端までのエネルギー差以下のエネルギーに相当する電圧を前記第1の強磁性層と前記第2の強磁性層との間に印加し電子を前記第2の強磁性層から前記第1の強磁性層に向かって流すことで前記第2の強磁性層の第2のバンドのスピンで第1の磁化状態を書き込み、又は前記エネルギー差よりも大きなエネルギーに相当する電圧を前記第1の強磁性層と前記第2の強磁性層との間に印加し、電子を前記第2の強磁性層から前記第1の強磁性層に向かって流すことで前記第2の強磁性層の第1のバンドのスピンで第2の磁化状態の書き込みを行うスピントランジスタ。前記第2の強磁性層の前記非磁性層が設けられた側とは反対側に、磁化が一方向に固定された第3の強磁性層を更に備え、電子が前記第3の強磁性層と前記第1の強磁性層との間に流される請求項12に記載のスピントランジスタ。請求項1又は請求項2に記載の磁気メモリ素子を用いた集積回路。請求項3乃至請求項6の何れか1項に記載の磁気メモリ装置を用いた集積回路。請求項7乃至請求項13の何れか1項に記載のスピントランジスタを用いた集積回路。そこで本発明の実施形態は、単方向電流で書き込みが可能であり、微細化が可能な磁気メモリ素子、磁気メモリ装置、スピントランジスタ、及び集積回路を提供することを目的とする。本発明の一態様に係る磁気メモリ素子は、磁化が可変の第1の強磁性層と、価電子帯と伝導帯からなる第1のバンド及び前記価電子帯から前記伝導帯において連続する第2のバンドを有する第2の強磁性層と、前記第1の強磁性層と前記第2の強磁性層との間に設けられた非磁性層と、を備え、前記第1の強磁性層と前記第2の磁性層との間に電子を流すことで読み出しを行い、かつ前記第2の強磁性層のフェルミ準位から前記価電子帯のバンド端までのエネルギー差以下のエネルギーに相当する電圧を前記第1の強磁性層と前記第2の強磁性層との間に印加し電子を前記第2の強磁性層から前記第1の強磁性層に向かって流すことで前記第2の強磁性層の第2のバンドのスピンで第1の磁化状態の書き込みを行い、又は前記エネルギー差よりも大きなエネルギーに相当する電圧を前記第1の強磁性層と前記第2の強磁性層との間に印加し、電子を前記第2の強磁性層から前記第1の強磁性層に向かって流すことで前記第2の強磁性層の第1のバンドのスピンで第2の磁化状態の書き込みを行う。以下図面を参照して、本発明の各実施形態を説明する。同じ符号が付されているものは同様のものを示す。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。第1の実施形態図1は磁気メモリ素子100を示す図である。磁気メモリ素子100は、第1の強磁性層10と、第3の強磁性層30と、第1の強磁性層10と第3の強磁性層30との間に設けられた非磁性層25と、第3の強磁性層30と非磁性層25との間に設けられた第2の強磁性層20を備える。図1に示す矢印は磁化の方向を示している。磁化は膜面に対して垂直であるとする。磁化は膜面に対して平行でもよい。また第3の強磁性層30と第2の強磁性層20との間に更に非磁性層25が設けられていてもよい。第1の強磁性層10は、磁化が可変である。第1の強磁性層10は、例えばFe、Co、Ni、Mn、及びCrから選択される少なくとも一つの元素と、Pt、Pd、Ir、Ru、及びRhから選択される少なくとも一つの元素との合金を用いることができる。これらにBが添加されてもよい。第1の強磁性層10は、多層構造でもよい。また、その多層構造の各層の間に非磁性層25が設けられていてもよい。第1の強磁性層10の膜厚は、0.1nm以上100nm以下である。第3の強磁性層30は、磁化が一方向に固定されている。第3の強磁性層30は、例えばFe、Co、Ni、Mn、及びCrから選択される少なくとも一つの元素と、Pt、Pd、Ir、Ru、及びRhから選択される少なくとも一つの元素との合金を用いることができる。これらにBが添加されてもよい。第3の強磁性層30の膜厚は、0.1nm以上100nm以下である。非磁性層25には、Cu、Ru、Cr、Au、Ag、Hf、Zr、Rh、Pt、Ir、Al、La、Mgから選択される少なくとも1つの元素、又はこれらの合金、酸化物を用いることができる。非磁性層25には、Si、Ge、Al、Ga、Mg、又はTi等の酸化物、窒化物を用いてもよい。他にも、SrTiO、NdGaO、又はSixGe1-x0<x<1を用いても良い。また、III-V族やII-VI族の化合物半導体、又は磁性半導体を用いてもよい。第2の強磁性層20は、ハーフメタルを含む。第2の強磁性層20には、例えばホイスラー合金、磁性半導体を用いることができる。ホイスラー合金は、例えばCo2FeAl1-xSix又はCo2Mn1-xFexSiである0<x<1。磁性半導体は、例えば、GeMn、SiCNi、SiCMn、SiCFe、ZnMnTe、ZnCrTe、BeMnTe、ZnVO、ZnMnO、ZnCoO、GaMnAs、InMnAs、InMnAb、GaMnP、GaMnN、GaCrN、AlCrN、BiFeTe、SbVTe、PbSnMnTe、GeMnTe、CdMnGeP、ZnSiNMn、ZnGeSiNMn、BeTiFeO、CdMnTe、ZnMnS、TiCoO、SiMn、又はSiGeMnである。磁性半導体に、Ag銀、Cu銅、Au金、Alアルミニウム、Ruルテニウム、Osオスニウム、Reレニウム、Taタンタル、Bボロン、C炭素、O酸素、N窒素、Pdパラジウム、Pt白金、Zrジルコニウム、Irイリジウム、Wタングステン、Moモリブデン、又はNbニオブ等の非磁性元素を添加してもよい。これらの非磁性元素を磁性半導体に添加すると、磁気特性、結晶性、機械的特性、又は化学的特性等の物性を調整することができる。また、第2の強磁性層20には、Co、Fe、若しくはNi、又はこれらの合金を用いることもできる。他にも、例えばCo-Pt、Co-Fe-Pt、Fe-Pt、Co-Fe-Cr-Pt、Co-Cr-Pt、Co-Pdや、NiMnSb、Co2MnGe、Co2MnAl、Co2MnSi、又はCoCrFeAlを用いることができる。第2の強磁性層20の膜厚は、0.4nm以上5nm以下である。この膜厚であれば、超常磁性にならないからである。第3の強磁性層30と第2の強磁性層20との間に非磁性層25が設けられていてもよい。第1の強磁性層10、第3の強磁性層30は、一軸の磁気異方性を有するのが望ましい。また、第2の強磁性層20の磁化を面内方向に向ける場合には、図2に示すように第3の強磁性層30上にRuからなる中間層35を介して反強磁性層40を設ける。反強磁性層40には、例えばFe-Mn鉄-マンガン、Pt-Mn白金-マンガン、Pt-Cr-Mn白金-クロム-マンガン、Ni-Mnニッケル-マンガン、Ir-Mnイリジウム-マンガン、NiO酸化ニッケル、又はFe2O3酸化鉄を用いることができる。なお、反強磁性層40を設けなくても、第3の強磁性層30の膜厚を例えば、10nm以上と厚くすれば第2の強磁性層20の磁化を面内にすることができる。なお、第1の強磁性層10と非磁性層25との間、又は第1の強磁性層10と第2の強磁性層20との間にCoFe又はCoFeBを含む層が設けられていてもよい。次に、磁気メモリ素子100の動作原理について説明する。図3は、磁気メモリ素子100の書き込み動作を説明するための図である。図3Aに示すように、第1の強磁性層10、第2の強磁性層20、及び第3の強磁性層30の磁化は膜面に対して垂直方向を向いている。なお、第1の強磁性層10の磁化は紙面下向きダウンスピンであり、第3の強磁性層30及び第2の強磁性層20の磁化は紙面上むきアップスピンとする。図3Aに示すように、電子を第3の強磁性層30から第1の強磁性層10に向かって流すと、電子は第2の強磁性層20のスピン情報を受け取り、非磁性層25を介して第1の強磁性層10にそのスピン情報を伝える。このため、初めにダウンスピンであった第1の強磁性層10の電子はアップスピンになる。これは、次のように説明できる。図3Bは、第2の強磁性層20、非磁性層25、及び第1の強磁性層10のエネルギーを示す図である。第2の強磁性層20はハーフメタルである。第1の強磁性層10は強磁性である。図3Bでは、第2の強磁性層20の第2のバンドはアップスピンを有し、第1の強磁性層10の第2のバンドはダウンスピンを有するものとする。第2の強磁性層20の第2のバンドは低エネルギーから高エネルギーに渡って連続的である。第2の強磁性層20の第1のバンドは伝導帯と価電子帯からなる。すなわち、第2のバンドは、少なくとも価電子帯から伝導帯との間において連続的である。第2の強磁性層20のフェルミ準位EF付近の電子が伝導に寄与する。図3からわかるように、フェルミ準位EF付近に電子が存在するのは第2のバンドである。よって、第2の強磁性層20の第2のバンドに存在するアップスピンの電子が第1の強磁性層10のスピンの向きを変える。しかしながら、フェルミ準位EFから第1のバンドの価電子帯のバンド端までのエネルギー差よりも大きなエネルギーに相当する電圧を印加すると、第1のバンドの価電子帯の電子が伝導に寄与してしまう。これは、印加した電圧に相当する分だけフェルミ準位EFが変動するからである。よって、このエネルギー差以下のエネルギーに相当する電圧を第1の強磁性層10と第3の強磁性層30に印加する。この電圧を第1の電圧とする。第1の強磁性層10と第3の強磁性層30との間に第1の電圧を印加し、電子を第3の強磁性層30から第1の強磁性層10に向かって流すことで、第2のバンドのスピンによって第1の強磁性層10の磁化情報を書き換えることができる。第1の強磁性層10の電位よりも第3の強磁性層30の電位の方が高くなるように電圧を印加する。なお、読み出し時には第1の電圧よりも低い電圧を第1の強磁性層10と第3の強磁性層30との間に印加し、第3の強磁性層30から第1の強磁性層10に向かって電子を流す。第1の強磁性層10の磁化の向きと第3の強磁性層30の磁化の向きは略平行なので低い抵抗値を示す。図4Aに示すように、第1の強磁性層10の磁化がアップスピンの場合について説明する。第1の強磁性層10の磁化の向きをダウンスピンに変えたい場合、図4Bに示すように第2の強磁性層20のフェルミ準位EFから第1のバンドの価電子帯のバンド端までのエネルギー差よりも大きなエネルギーに相当する電圧を印加し、電子を第3の強磁性層30から第1の強磁性層10に向かって流す。この電圧を第2の電圧とする。このとき、第2の強磁性層20の第1のバンドの価電子帯の電子の数が第2のバンドの電子の数よりも多くなる。よって、第2の強磁性層20の第1のバンドの電子が伝導に寄与するようになる。従って、第2の強磁性層20のダウンスピンによって、第1の強磁性層10のアップスピンをダウンスピンに書き換えることができる。第1の強磁性層10の電位よりも第3の強磁性層30の電位の方が高くなるように電圧を印加する。図4Bの第2の強磁性層20の第1のバンドの価電子端におけるエネルギー準位では、第2のバンドの状態密度の方が第1のバンドの状態密度よりも大きい。実際は第2のバンドの状態密度の方が小さい。従って、第2の強磁性層20のフェルミ準位EFから第1のバンドの価電子帯のバンド端までのエネルギー差よりも大きなエネルギーに相当する電圧を印加し、電子を第3の強磁性層30から第1の強磁性層10に向かって流せば、第2の強磁性層20の第1のバンドの電子が伝導に寄与する。なお、読み出し時には第2の電圧よりも低い電圧を第1の強磁性層10と第3の強磁性層30との間に印加し、第3の強磁性層30から第1の強磁性層10に向かって電子を流す。第1の強磁性層10の磁化の向きと第3の強磁性層30の磁化の向きは略反平行なので高い抵抗値を示す。一例として、第2の強磁性層20にCo2FeAl0.5Si0.5を用いた場合には、0.6Vよりも小さな電圧を用いることで第2の強磁性層20の第2のバンドの電子を伝導に寄与させることができる。第2の強磁性層20の第1のバンドの電子を伝導に寄与させる場合には、0.6V以上の電圧を用いる。第2の強磁性層20にCo2Mn0.5Fe0.5Siを用いた場合には、0.5Vよりも小さな電圧を用いることで第2の強磁性層20の第2のバンドの電子を伝導に寄与させることができる。第2の強磁性層20の第1のバンドの電子を伝導に寄与させる場合には、0.5V以上の電圧を用いる。これらの電圧値は、一例である。よって、磁気メモリ素子100の設計等によって電圧値に相違が生じる可能性がある。第2の強磁性層20に含まれるハーフメタルは、完全に結晶化されていることが理想的である。しかしながら、完全に結晶化されていなくてもよい。すなわち、第2のバンドの電子が主に伝導に寄与しているときに、第1のバンドの電子が多少伝導に寄与してもよい。一方で、第1のバンドの電子が主に伝導に寄与しているときに、第2のバンドの電子が多少伝導に寄与してもよい。第1の強磁性層10の第2のバンドの電子が動作に寄与するものとして説明した。しかしながら、第1の強磁性層10の第1のバンドの電子が動作に寄与するものとしてもよい。この違いは、フェルミ準位EFにおける電子の数によって生じる。第2の強磁性層20の第2のバンドは連続的であり、第2の強磁性層20の第1のバンドは伝導帯と価電子帯からなるものとして説明した。しかしながら、第2の強磁性層20の第2のバンドが伝導帯と価電子帯からなり、第2の強磁性層20の第1のバンドが連続的であるとしてもよい。磁気メモリ素子100は、第2強磁性層20を含むものとして説明した。しかしながら、図5に示すように、第3の強磁性層30を用いずに第2の強磁性層20と第1の強磁性層10との間に非磁性層25が設けられている構成にしてもよい。第2の実施形態図6は、第2の実施形態に係る磁気メモリ装置200を示す図である。磁気メモリ装置200は、列方向及び行方向に設けられた複数の磁気メモリ素子100を有し、それぞれの磁気メモリ素子100はワード線WLとビット線BLが交差する位置に配置されている。磁気メモリ素子100とワード線WLとの間には整流素子Dが設けられている。これは、磁気メモリ装置200で回り込み電流が生じるのを防ぐためである。整流素子Dは、磁気メモリ素子100とビット線BLとの間に設けられてもよい。整流素子Dは、クーロンブロッケード素子であってもよい。図7は、磁気メモリ装置200の一例を示す図である。磁気メモリ装置200は、行列方向に配列された磁気メモリ素子100と、複数のワード線WLと、これらのワード線WLに交差する複数のビット線BLと、行デコーダ/書き込み回路/読み出し回路205と、列デコーダ/読み出し回路210と、を備えている。図8は、行デコーダ/書き込み回路/読み出し回路205、及び列デコーダ/読み出し回路210を示す図である。行デコーダ/書き込み回路/読み出し回路205、及び列デコーダ/読み出し回路210は、3個の電流源215、220、225と、例えばp型MOSトランジスタからなる3個のスイッチ230、235、240と、ワード線WLに対応して設けられた例えばn型MOSトランジスタからなる選択トランジスタ245と、を備えている。電流源215、220、225から発生する電流の強さをそれぞれI1、I2、I3とする。ここで、電流の強さはI2<I1<I3とする。電流源215とスイッチ230は直列に接続されて第1直列回路を構成する。電流源220とスイッチ235は直列に接続されて第2直列回路を構成する。電流源225とスイッチ240は直列に接続されて第3直列回路を構成する。第1直列回路と第3直列回路は、書き込み回路を構成する。第2直列回路は読み出し回路を構成する。第1直列回路、第2直列回路、及び第3直列回路はそれぞれ選択トランジスタ245の一端に接続されている。この選択トランジスタ245の他端は対応するワード線WLに接続されている。また、列デコーダ/読み出し回路210は、ビット線BLに対応して設けられたn型MOSトランジスタからなる選択トランジスタ250と、抵抗255とを備えている。選択トランジスタ250の一端は、対応するビット線BLに接続され、他端は抵抗255を介して接地される。磁気メモリ装置200の動作原理について説明する。まず、強さがI1の電流を用いて、磁気メモリ素子100の第1の強磁性層10の磁化方向が図9Aとなる書き込みについて説明する。この場合、行デコーダ/書き込み回路/読み出し回路205によって選択トランジスタ245のゲートに制御信号を送りONさせるとともに列デコーダ/読み出し回路210によって選択トランジスタ250のゲートに制御信号を送りONさせることにより、書き込みを行う磁気メモリ素子100を選択する。続いて、行デコーダ/書き込み回路/読み出し回路205からスイッチ230のゲートに制御信号を送りONさせる。すると電流源215からスイッチ230を通って選択された磁気メモリ素子100に書き込み電流I1が流れ、選択された磁気メモリ素子100に書き込みが行われる。上記書き込みは、行デコーダ/書き込み回路/読み出し回路205からスイッチ230のゲートに制御信号を送りOFFさせることにより終了する。次に、強さがI3の電流を用いて、磁気メモリ素子100の第1の強磁性層10の磁化方向が図9Bとなる書き込みについて説明する。上述したのと同様にして、書き込みを行う磁気メモリ素子を選択する。続いて、行デコーダ/書き込み回路/読み出し回路205からスイッチ240のゲートに制御信号を送りONさせる。すると、電流源225からスイッチ240を通って選択された磁気メモリ素子100に書き込み電流I3が流れ、選択されたメモリセルに図9Bに示す磁化方向を有するように書き込みが行われる。上記書き込みは、行デコーダ/書き込み回路/読み出し回路205からスイッチ240のゲートに制御信号を送りOFFさせることにより終了する。次に、読み出し動作について説明する。上述したのと同様にして、読み出しが行われるメモリセルを選択する。続いて、行デコーダ/書き込み回路/読み出し回路205からスイッチ235のゲートに制御信号を送りONさせる。すると、電流源220からスイッチ235を通って選択された磁気メモリ素子100に読み出し電流I2が流れる。この時、選択された磁気メモリ素子100の第1の強磁性層10の磁化方向に応じた電圧が、選択トランジスタ250と抵抗255との接続ノード260に現れ、この接続ノード260の電圧を読み出すことにより選択された磁気メモリ素子100が高抵抗状態にあるかまたは低抵抗状態にあるかを判別することができる。接続ノード260の電圧を読み出す装置と、上記電圧に基づいて高抵抗状態にあるかまたは低抵抗状態にあるかを判別する装置は列デコーダ/読み出し回路210に含まれる図8には図示せず。以上説明したように、磁気メモリ装置200は単方向電流で書き込みをすることができるとともに回路面積が増大するのを防止することできる。磁気メモリ素子に用いる強磁性体のバンド構造によっては電流を流した後の第1の強磁性層10と第2の強磁性層20の相対的な磁化方向を略反平行略平行となるように構成することもできる。また、同様に電流を流した後に高抵抗状態低抵抗状態に設定することもできる。実施例1磁気メモリ装置200を作製した。まず、整流素子が形成されたシリコン基板上に、Ta50nm/Ru10nmの積層膜下地電極、TbFeCo層6nm、第1の強磁性層10に相当、MgO0.8nm、非磁性層25に相当、Co2FeAl0.5Si0.53nm、第2の強磁性層20に相当、GdFeCo層3nm、第3の強磁性層30、Ta150nm、コンタクト層をスパッタ法により順次成膜した。ArFステッパー装置を用いてトンネル接合のパターニングを行い、その後にArイオンミリングを用いて接合を分離した。続いて、SiOx0<x<1からなる膜厚35nmの保護膜を成膜した後、Ta/Ruからなる電極のパターニングを行い、その後にArイオンミリングによるエッチングを行った。続いて、SiOx0<x<1からなる層間絶縁膜を成膜した後にエッチバックでコンタクト層を露出させた。次にコンタクトクリーニングを行い、Ti15nm/Al300nm/Ti15nmからなる上部電極をスパッタし、RIEReactiveIonEtching法によってエッチングを行った。上記の手順で作製した磁気メモリ装置200に対してスピン注入磁化反転を試みた。まず、接合に対して電流密度4×105A/cm2J1で書き込み電流を印加した後に、電流密度5×104A/cm2J2で読み出し電流を印加して磁気メモリ装置200の素子抵抗を測定した。その結果、素子抵抗はRAResistance-Areaproductに換算して11Ωm2であった。次に、接合に対して電流密度8×106A/cm2J3で書き込み電流を印加した後に、電流密度5×104A/cm2J2で読み出し電流を印加して磁気メモリ装置200の素子抵抗を測定した。その結果、素子抵抗はRAに換算して22Ωm2であった。なお、J1J2J3はすべて同一方向に流した。この結果から、本スピンメモリに対して単方向電流で低抵抗状態、および、高抵抗状態の書き込みが可能であることが明らかになった。第3の実施形態図10は、第3の実施形態に係るスピントランジスタ300を示す図である。スピントランジスタ300は、半導体層310と、半導体層310内に離間して設けられたソース領域320及びドレイン領域330と、ソース領域320とドレイン領域330との間で半導体層310上に設けられたゲート絶縁膜340と、ゲート絶縁膜340上に設けられたゲート電極350とを備える。半導体層310のソース領域320上には非磁性層350が設けられ、非磁性層350上には第4の強磁性層360が設けられている。半導体層310のドレイン領域330上には、非磁性層370が設けられ、非磁性層370上には、第1の強磁性層10、非磁性層25、第2の強磁性層20、第3の強磁性層30がこの順で設けられている。半導体層310は、n型シリコン、p型シリコン、Ge、SixGe1-x0<x<1、III-V族化合物半導体、II-VI族化合物半導体、II-VI族化合物半導体、又は磁性半導体等を用いることができる。また、半導体層310は、SOISiliconOnInsulator基板、GOIGermanuimOnInsulator基板、SGOISiriconGermanideOnInsulator基板、III-V族化合物半導体が絶縁体上に形成された基板、又はII-V族化合物半導体が絶縁体上に形成された基板でもよい。ソース領域320とドレイン領域330との間には、スピンが伝搬するチャネル領域325が形成される。ソース領域320及びドレイン領域330にはp型不純物が形成されているp型スピントランジスタとする。なお、ソース領域320上に非磁性層370、第1の強磁性層10、非磁性層25、第2の強磁性層20、第3の強磁性層30が設けられ、ドレイン領域330上に非磁性層350、第4の強磁性層360が設けられていてもよい。つまり、ソース領域320上又はドレイン領域330上に磁気メモリ素子100が設けられている。第4の強磁性層360と磁気メモリ素子100との間を流れる電流は、ゲート電極350に印加された電圧及び第4の強磁性層360と磁気メモリ素子100の第1の強磁性層10の相対的な磁化方向に依存する。すなわち、ゲート電極350に電圧が印加された際に、第4の強磁性層360と第1の強磁性層10との相対的な磁化方向が略平行であれば大きな電流が流れ、略反平行であれば流れる電流量は小さくなる。スピントランジスタ300は、第4の強磁性層360からチャネル領域325を通って磁気メモリ素子100に強さの異なる電流電子の流れとは逆向きを流すことによって、第1の強磁性層10の磁化方向を変えることができる。すなわち、単方向の電流のみで第1の強磁性層10の磁化方向を変化させることができる。スピントランジスタ300がn型の場合には半導体層310がp型半導体層でソース領域320及びドレイン領域330がn型不純物で形成される。図11に示すように、ソース領域320上とドレイン領域330上の両方に磁気メモリ素子100が設けられていてもよい。このとき、紙面左側の磁気メモリ素子100をMTJ1、紙面右側の磁気メモリ素子100をMTJ2とする。図10、図11は、ゲート絶縁膜340が設けられたMOSFETMetalOxideSemiconductorFieldEffectTransistor構造を示している。スピントランジスタ300は、図12、図13に示すようにゲート絶縁膜340を取り除いたMESFETMetalSemiconductorFieldEffectTransistor構造でもよい。なお、図12、図13に示されるMESFET構造のゲート電極350の導電型と半導体層310の導電型が異なれば、JFETJunction-gateFieldEffectTransistorとして用いることができる。なお、磁気メモリ素子100及び磁気メモリ装置200は、所望の書き込みが正しく行われたかをチェックするために、ベリファイ書き込み方式を用いてもよい。なお、所望の書き込みが行われていない場合には、所望の書き込みが行われる確率を高めるために、書き込みパルスの幅を長くして書き込みを行ってもよいし、複数回書き込みを行ってもよい。また、読み出しの結果に応じて書き込み電流を大きくするかまたは小さくして再度、書き込みを行ってもよい。例えば、電流I3で書き込みができなかった場合には、電流I3よりも大きな電流で再度書き込みを行い、例えば電流I1で書き込みができなかった場合には、電流I1よりも小さな電流で再度書き込みを行う。また、スピントランジスタ300は、単方向電流書き込みが可能となるため、周辺回路を簡略化できる。さらにスピントランジスタ300は、通常の論理回路との互換性も確保することができる。なお、チャネル領域の型としてはエンハンス型に限らずデプリーション型のものを用いることもできる。チャネル領域の製造方法としては、イオン注入のみならず、変調ドープを用いたヘテロ界面成長プロセスにより作製してもよい。誘電体キャパシタと組み合わせればDRAMDynamicRandomAccessMemoryを、強誘電体キャパシタと組み合わせればFRAMFerroelectricRandomAccessMemoryを、磁気抵抗効果素子と組み合わせればMRAMを構成することができる。さらにまた、EEPROMデータの書込みや消去を電気的に行うプログラム可能なリードオンリメモリのトランジスタにもスピントランジスタ300を適用することができる。さらにまた、スピントランジスタ300はメモリとしても利用できる。つまり第1の強磁性層10の磁化方向をデータとして記憶する記憶部として用いる。第1の強磁性層10と第3の強磁性層30との間で生じる磁気抵抗効果を利用してデータを読み出す。実施例2図11に示すスピントランジスタ300を作製した。まず、通常のCMOSプロセスを用いて素子分離帯、ゲート絶縁膜、ゲート電極を形成した。次に、イオンインプランテーションと活性化アニールを行った後に、側壁を形成した。その後にMgO層0.6nm、非磁性層370に相当、GdFeCo層3nm、第1の強磁性層10に相当、MgO層0.8nm、非磁性層25に相当、Co2FeAl0.5Si0.5層3nm、第2の強磁性層20に相当、TbFeCo層6nm、第3の強磁性層30に相当、Ta150nmからなるコンタクト層をスパッタ法により順次成膜した。ArFステッパー装置を用いてトンネル接合のパターニングを行い、その後にArイオンミリングを用いて接合を分離した。続いて、SiOx0<x<1からなる膜厚200nmの保護膜を成膜した。その後に、エッチバックでコンタクト層を露出させた後、コンタクトクリーニングを行い、Ti15nm/Al300nm/Ti15nmからなる上部電極をスパッタし、RIEReactiveIonEtching法によってエッチングを行った。上記の手順で作製したスピントランジスタに対してスピン注入磁化反転を試みた。まず、ゲート電極に電圧を印加してチャネルを導通させた。次に、MTJ2の第3の強磁性層30とMTJ1の第3の強磁性層30との間に書き込み電流を流した。このとき、流した電流量をMTJ2の接合面積に対して電流密度に換算すると4×105A/cm2J1であった以降、電流密度はすべてMTJ2の接合面積に対して規定。次に、電流密度5×104A/cm2J2で読み出し電流を印加してMTJ1の磁性層F1とMTJ2の磁性層F1の間の抵抗を測定したところ、101Ωであった。次に、電流密度8×106A/cm2J3で書き込み電流を印加した後に、電流密度5×104A/cm2J2で読み出し電流を印加して素子抵抗を測定結果、132Ωあった。なお、J1J2J3はすべて同一方向に流した。この結果から、スピントランジスタ300に対して単方向電流で低抵抗状態、および、高抵抗状態の書き込みが可能であることが明らかになった。第4の実施形態図14は、第4の実施形態に係る縦型のスピントランジスタ400を示す図である。半導体基板405上に埋め込み絶縁膜410、半導体層415、ソース層420が設けられている。ソース層420の一部は突出しており、その突出部上に半導体層425、ドレイン層430、第1の強磁性層10、非磁性層25、第2の強磁性層20、第3の強磁性層30が設けられている。つまり、ドレイン層430上に磁気メモリ素子100が設けられている。ソース層420とドイレン層430は入れ換わっても良い。第1の導電型層をソース層420、第2の導電型層をドレイン層430と表現してもよい。第1の導電型と第2の導電型は同じ導電型を用いることができる。また、ソース層420の突出部、半導体層425、ドレイン層430の側壁にはゲート絶縁膜435、ゲート電極440が設けられている。ソース層420上、半導体層425の側壁、ドレイン層430の側壁、磁気メモリ素子100の側壁及び上面は絶縁膜445で取り囲まれている。図14では、一対のゲート電極440が図示されている。しかし、ゲート電極440は1つだけでもスピントランジスタ400に用いることができる。ゲート電極440はゲート絶縁膜435を介して、半導体層425、ソース層420、及びドレイン層430を取り囲むようにして設けることができる。ゲート電極440はゲート絶縁膜435を介して、半導体層425に隣接し、少なくとも1つ設けられることができる。なお、埋め込み絶縁膜410の一部には他の半導体層450が設けられている。半導体層450には、トランジスタ等が設けられる。なお、半導体層450は取り除かれていても良い。ソース層420及びドレイン層430にはFe3Si又はフルホイスラー合金を用いることできる。スピントランジスタ400は、n型トランジスタ半導体層425がp型半導体またはp型トランジスタ半導体層425がn型半導体である。スピントランジスタ400は、ソース層420と磁気メモリ素子100との間を流れる電流は、ゲート電極440に印加された電圧及びソース層420と磁気メモリ素子100の第1の強磁性層10の相対的な磁化方向に依存する。すなわち、ゲート電極440に電圧が印加された際に、ソース層420と第1の強磁性層10との相対的な磁化方向が略平行であれば大きな電流が流れ、略反平行であれば流れる電流量は小さくなる。スピントランジスタ400は、単方向の電流のみで第1の強磁性層10の磁化方向を変化させることができる。スピントランジスタ400は、所望の書き込みが正しく行われたかをチェックするために、ベリファイ書き込み方式を用いてもよい。なお、所望の書き込みが行われていない場合には、所望の書き込みが行われる確率を高めるために、書き込みパルスの幅を長くして書き込みを行ってもよいし、複数回書き込みを行ってもよい。また、読み出しの結果に応じて書き込み電流を大きくするかまたは小さくして再度、書き込みを行ってもよい。例えば、電流I3で書き込みができなかった場合には、電流I3よりも大きな電流で再度書き込みを行い、例えば電流I1で書き込みができなかった場合には、電流I1よりも小さな電流で再度書き込みを行う。また、スピントランジスタ400は、単方向電流書き込みが可能となるため、周辺回路を簡略化できる。さらにスピントランジスタ400は、通常の論理回路との互換性も確保することができる。第5の実施形態図15は、第5の実施形態に係るメモリチップ500を示す。スピントランジスタ300、400は、磁気メモリ素子の周辺回路に用いられる。メモリセルアレイは、例えば、MRAM、FeRAMferroelectricrandomaccessmemory、フラッシュメモリNAND型、NOR型などである。また、メモリセルアレイとしては、磁気メモリ素子100、磁気メモリ装置200を用いてもよい。第6の実施形態図16は、第6の実施形態に係る集積回路600を示す。集積回路600はシステムLSIである。集積回路600は、SoCsystemonchipを含む。スピントランジスタ300、400は、例えば、集積回路600を構成するロジック回路に使用する。CPUcentralprocessingunitについては、通常のCMOS回路により構成してもよいし、スピントランジスタ300、400により構成してもよい。また、ROMreadonlymemoryについては、フラッシュメモリなどの不揮発性半導体メモリの他、スピントランジスタ300,400をメモリセルとする半導体メモリ、磁気メモリ装置200などを用いることができる。RAMrandomaccessmemoryは、SRAM、DRAMなどの高速動作が可能なメモリにより構成する。また、集積回路600は図17に示すようにメモリ混載ロジックLSIでもよい。スピントランジスタ300、400は、ロジック回路に用いられる。また、メモリ回路については、通常の半導体メモリの他、スピントランジスタ300、400をメモリセルとする半導体メモリ、磁気メモリ素子100、磁気メモリ装置200などを使用できる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"