第1導電型の基板と、前記基板の表面近傍に設けられた第2導電型のベース拡散層と、前記ベース拡散層上に設けられた前記第2導電型の第1ポリシリコン層と、前記第1ポリシリコン層上に設けられた前記第2導電型の第2ポリシリコン層とを具備し、前記第1ポリシリコン層の前記第2導電型の不純物濃度は、前記第2ポリシリコン層の前記第2導電型の不純物濃度よりも高いツェナーダイオード。請求項1に記載のツェナーダイオードにおいて、前記第1ポリシリコン層の前記第2導電型の不純物濃度は、前記ベース拡散層の前記第2導電型の不純物濃度よりも高いツェナーダイオード。請求項1又は2に記載のツェナーダイオードにおいて、前記第1ポリシリコン層の第1膜厚と前記第2ポリシリコン層の第2膜厚との合計膜厚は、プローバのニードルによる破壊を受けない膜厚に設定されているツェナーダイオード。複数の電子素子と、前記複数の電子素子の一部と配線で接続された請求項1乃至3のいずれか一項に記載のツェナーダイオードとを具備する半導体装置。第1導電型の基板上に所定の位置を開口した酸化膜を形成する工程と、第2導電型の不純物をドープされた第1ポリシリコン膜を成膜する工程と、前記第1ポリシリコン膜上にノンドープの第2ポリシリコン膜を成膜する工程と、熱処理によって、前記第1ポリシリコン膜の前記第2導電型の不純物を前記基板及び前記第2ポリシリコン膜に拡散させる工程とを具備するツェナーダイオードの製造方法。請求項5に記載のツェナーダイオードの製造方法において、前記第1ポリシリコン膜の第1膜厚と前記第2ポリシリコン膜の第2膜厚との合計膜厚は、プローバーのニードルによる破壊を受けない膜厚に設定されているツェナーダイオードの製造方法。請求項6に記載のツェナーダイオードの製造方法において、前記熱処理の熱処理条件における、前記第1ポリシリコン膜の不純物の、隣接ノンドープポリシリコン膜中での拡散距離が、前記第2膜厚よりも大きくなるように、前記第2膜厚が設定され、前記第1膜厚は、前記合計膜厚と前記第2膜厚との差であるツェナーダイオードの製造方法。請求項5乃至7のいずれか一項に記載のツェナーダイオードの製造方法において、前記熱処理後に、プローバーのニードルを前記第2ポリシリコン膜に接触させてツェナー電圧の特性を計測する工程と、再度熱処理を行い、前記ツェナー電圧を調整する工程とを更に具備するツェナーダイオードの製造方法。半導体基板上に複数の電子素子を製造する工程と、前記複数の電子素子の一部と配線で接続されるツェナーダイオードを請求項5乃至8のいずれか一項に記載のツェナーダイオードの製造方法により製造する工程とを具備する半導体装置の製造方法。通常、不純物をドープしていないノンドープポリシリコン膜の成膜は、同時に100枚程度のウェーハの処理が可能なバッチ処理方式のLPCVDLowPressureChemicalVaperDeposition装置が使用される。一方、ツェナーダイオードにおける不純物をドープしたドープドポリシリコン膜ポリシリコン層114の成膜は、1回のウェーハの処理枚数が8枚程度の装置が用いられている。このように1回の処理枚数が少ないのは、このドープドポリシリコン膜はベース拡散層の形成に使用するため高濃度の不純物を含む必要があり、成膜時に高濃度のドーピングによるデポ物が生成することを回避するためである。このように、ドープドポリシリコン膜は、1回のウェーハの処理枚数が少ないので、膜厚が厚くなるほど生産性が低下する。そのため、ポリシリコン膜の薄膜化が求められている。しかし、以下のような問題があるためこれまでその薄膜化は実現できなかった。すなわち、図2Bに示すように、ポリシリコン層114を薄膜化すると、Vz調整時に用いるプローバーのニードル130の接触に伴うストレスにより、ポリシリコン層114やベース拡散層112にクラック131が発生するおそれがある。このクラック131は、リーク不良を発生させる要因となる。ツェナーダイオードを所望のVz特性値により容易かつより高い信頼性で調整することが可能な技術が望まれている。生産性がより良く、より安定したツェナーダイオードの製造が可能な技術が求められている。以下に、発明を実施するための形態で使用される番号符号を用いて、課題を解決するための手段を説明する。これらの番号符号は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。本発明のツェナーダイオードは、基板11と、ベース拡散層12と、第1ポリシリコン層14aと、第2ポリシリコン層14bとを具備している。基板11は、第1導電型である。ベース拡散層12は、基板11の表面近傍に設けられ、第2導電型である。第1ポリシリコン層14aは、ベース拡散層12上に設けられ、第2導電型である。第2ポリシリコン層14bは、第1ポリシリコン層14a上に設けられ、第2導電型である。第1ポリシリコン層14aの第2導電型の不純物濃度は、第2ポリシリコン層14bの第2導電型の不純物濃度よりも高い。本発明の半導体装置は、複数の電子素子図示されずと、ツェナーダイオード1とを具備している。ツェナーダイオード1は、複数の電子素子図示されずの一部と配線図示されずで接続された上記段落に記載のものである。本発明のツェナーダイオードの製造方法は、第1導電型の基板11上に所定の位置を開口した酸化膜16を形成する工程と;第2導電型の不純物をドープされた第1ポリシリコン膜14aを成膜する工程と;第1ポリシリコン膜14a上にノンドープの第2ポリシリコン膜14bを成膜する工程と;熱処理によって、第1ポリシリコン膜14aの第2導電型の不純物を基板11及び第2ポリシリコン膜14bに拡散させる工程とを具備している。本発明の半導体装置の製造方法は、半導体基板上に複数の電子素子図示されずを製造する工程と、複数の電子素子図示されずの一部と配線図示されずで接続されるツェナーダイオード1を上記段落に記載のツェナーダイオードの製造方法により製造する工程とを具備している。本発明では、第2ポリシリコン層14bと第1ポリシリコン層14aとを備えている。そのため、第2ポリシリコン層14bにより、プローバーのニードルによるシリコン膜の破壊を防止することができる。そして、基板11及び第2ポリシリコン層14bに不純物を供給する第1ポリシリコン層14aの膜厚を従来方法と比較して薄膜化することができる。それにより、従来方法と比較して短時間に第2ポリシリコン層14bと第1ポリシリコン層14aを成膜することができ、熱処理によってドープドシリコン層から不純物を基板及びノンドープシリコン層の両方の内部に拡散させて、ベース拡散層を形成すると共に、クラックの発生や高抵抗の問題を発生させることなくVz特性を測定可能とすることができる。その結果、従来方法よりも生産性が良く、安定した製品作りが可能となる。本発明により、生産性がより良く、より安定したツェナーダイオード、半導体装置及びそれらの製造方法を提供できる。以下、本発明のツェナーダイオード、半導体装置及びそれらの製造方法の実施の形態に関して、添付図面を参照して説明する。本発明の実施の形態に係るツェナーダイオードについて、添付図面を参照して説明する。図3A及び図3Bは、本発明の実施の形態に係るツェナーダイオードの構成を示す平面図及び断面図である。ツェナーダイオード1は、基板11と、ベース拡散層12と、ガイドリング13と、ポリシリコン層14と、上部電極15と、絶縁層16と、裏面電極17とを具備している。基板11は、N型の半導体基板であり、N型のシリコンウェーハに例示される。エピタキシャル層を含んでいても良い。ベース拡散層12は、基板11の表面近傍に設けられた、P型の不純物例示:ボロンの拡散した領域である。ガイドリング13は、ベース拡散層12の周辺に、ベース拡散層12により深くなるように設けられた、P型の不純物を高濃度で拡散した領域である。ポリシリコン層14は、ベース拡散層12上に設けられた、P型の不純物がドープされたポリシリコン膜である。上部電極15は、ポリシリコン層14上に設けられた、電極用の金属膜であり、アルミニウム及び銀の少なくとも一方を含む膜に例示される。絶縁層16は、ベース拡散層12を囲むように、ポリシリコン層14の周辺の基板11上に設けられた絶縁層であり、酸化シリコン膜に例示される。裏面電極17は、基板11の裏面に設けられた、電極用の金属膜であり、アルミニウム及び銀の少なくとも一つを含む膜に例示される。ポリシリコン層14は、第1ポリシリコン層14aと第2ポリシリコン層14bとを備えている。第1ポリシリコン層14aは、ベース拡散層12上に設けられている。第2ポリシリコン層14bは、第1ポリシリコン層14a上に積層されている。第1ポリシリコン層14aのP型の平均的な不純物濃度は、第2ポリシリコン層14bのP型の平均的な不純物濃度よりも高い。これは、後述されるように、第1ポリシリコン層14aのP型の不純物を熱処理により第2ポリシリコン層14bに拡散させているためである。従って、第2ポリシリコン層14b内では、P型の不純物濃度は、第1ポリシリコン層14a側から上部電極15側に向かって、減少する又は概ね一定となっている。第2ポリシリコン層14bは、主には、プローバーのニードルにより第1ポリシリコン層14aやベース拡散層12にクラックが発生することを防止する目的で積層されている。その詳細は後述される。また、第1ポリシリコン層14aのP型の平均的な不純物濃度は、ベース拡散層12のP型の平均的な不純物濃度よりも高い。これも、後述されるように、第1ポリシリコン層14aのP型の不純物を熱処理によりベース拡散層12に拡散させているためである。従って、ベース拡散層12内では、P型の不純物濃度は、第1ポリシリコン層14a側から裏面電極17側に向かって、減少する又は概ね一定となっている。なお、ポリシリコン層14は、上部電極15を形成するときに発生するアロイスパイクに対するバッファ層としても利用可能である。本発明の実施の形態に係る半導体装置図示されずは、上記のツェナーダイオード1を用いている。その半導体装置は、半導体基板上に設けられた複数の電子素子例示:論理回路、記憶素子、入出力素子と、半導体基板上に設けられ、それら複数の電子素子の一部と配線で接続されたツェナーダイオード1とを具備している。このような半導体装置は、例えば、複数の電子素子とツェナーダイオード1とが単一のチップにモノリシックに集積化されてSOCSystemonChipとして構成されていても良いし、別々のチップに搭載されてSIPSysteminPackageとして構成されていても良いし、半導体基板上に設けられた複数の電子素子が一つのチップに設けられ、一つのプリント基板上にそのチップとツェナーダイオード1とが搭載されていても良い。これらの各構成は、上記ツェナーダイオード1以外は、従来知られた構成を用いることができる。次に、本発明の実施の形態に係るツェナーダイオードの製造方法について、添付図面を参照して説明する。図4A~図4Fは、本発明の実施の形態に係るツェナーダイオードの製造方法の一例を示す断面図である。まず、図4Aに示すように、N型のシリコンウェーハからなる基板11を準備する。次に、図4Bに示すように、基板11の表面に熱酸化により酸化膜21を形成する。続いて、その酸化膜21をパターンニングして所定の箇所ガードリング13を形成する箇所に開口部を形成する。そして、その開口部内にP型不純物を拡散又はイオン注入してガードリング13を形成する。その後、図4Cに示すように、酸化膜21を除去した後、基板11の表面に絶縁層16を形成する。そして、その絶縁層16をパターンニングして所定の箇所ベース拡散層を形成する箇所に開口部を形成する。次に、図4Dに示すように、基板11及び絶縁層16上に、LPCVD法により温度約600~750°Cで、P型の不純物例示:ボロンをドープした第1ポリシリコン層14aを形成する。続いて、第1ポリシリコン層14a上に、LPCVD法により温度約600~750°Cで、ノンドープの第2ポリシリコン層14bを形成する。そして、それら第1ポリシリコン層14a及び第2ポリシリコン層14bをパターンニングして絶縁層16の開口部を覆うポリシリコン層14を形成する。ポリシリコン層14の膜厚は例えば2μm程度である。次に、図4Eに示すように、ポリシリコン層14などが形成された基板11を温度約800~850°Cの窒素雰囲気中で熱処理する。図5A及び図5Bは、熱処理でのP型不純物の拡散状態を模式的に示す断面図及びその部分拡大図である。この熱処理により、第1ポリシリコン層14aに含まれているP型の不純物例示:ボロンが基板11及び第2ポリシリコン層14bへそれぞれ拡散する。その結果、基板11の表面近傍の領域には、ベース拡散層12が形成される。ベース拡散層12の厚み深さは例えば0.2~0.5μm程度である。一方、第2ポリシリコン層14bはP型の不純物がドープされて低抵抗のポリシリコン層になる。続いて、プローバーのニードル図示されずをポリシリコン層14第2ポリシリコン層14b上に押し当てて、Vz特性を測定する。そして、その測定結果に基づいて、必要に応じて再度熱処理してVz特性を所望の値に調整する。このとき、ポリシリコン層14は第1ポリシリコン層14a及び第2ポリシリコン層14bと2層になり厚くなっているので、プローバーのニードルによるクラックの発生を抑制することができる。また、第2ポリシリコン層14bは事後的にP型不純物をドープされているので、Vz特性の測定時にその抵抗が問題になることはない。次に、図4Fに示すように、蒸着等によりポリシリコン層14上にアルミニウム又は銀のような金属膜を上部電極15として形成する。その後、基板11の裏面に同様に裏面電極17を形成する。以上のようにして、本発明の実施の形態に係るツェナーダイオードが製造される。本発明の実施の形態に係る半導体装置の製造方法図示されずは、半導体基板上に複数の電子素子例示:論理回路、記憶素子、入出力素子を形成する工程と、半導体基板上に設けられ、それら複数の電子素子の一部と配線で接続されたツェナーダイオード1を上述の製造方法で形成する工程とを具備している。このとき、特に複数の電子素子とツェナーダイオード1とが別々のチップに搭載されてSIPとして構成される場合、更に、それら別々のチップを一つのパッケージにする工程を含んでいる。また、複数の電子素子が設けられた一つのチップとツェナーダイオード1とが一つのプリント基板上に搭載される場合、更に、そのチップとツェナーダイオード1とを同一プリント基板上に搭載し配線する工程を含んでいる。これらの各工程は、ツェナーダイオード1を形成する工程以外は、従来知られた工程を用いることができる。次に、ポリシリコン層14について説明する。ポリシリコン層14は、上述のように第1ポリシリコン層14a及び第2ポリシリコン層14bの少なくとも2層で構成されている。それぞれのポリシリコン層の主な形成目的は以下の通りである。第1ポリシリコン層14aP型不純物をドープしたものは、生産性を向上させるために従来品よりも薄膜化する。既述のように、不純物をドープしたポリシリコン膜を形成するために、1回のウェーハの処理枚数が非常に少ない装置が用いられている。そのため、生産性を向上させるために、不純物をドープしたポリシリコン膜=第1ポリシリコン層14aの膜厚を少なくする。それにより、成膜時間が短縮され、生産性が向上する。ただし、その分だけ、不純物濃度を従来品と比較して高くしても良い。第2ポリシリコン層14bP型不純物をドープしていないものは、プローバーでのVz測定において、ニードルによる破壊を受けない程度の膜厚を確保する。既述のように、不純物をドープしたポリシリコン膜を薄膜化すると、プローバーのニードルによりリーク不良の要因となるクラックが発生する恐れがある図2Bなど。そのため、クラック防止のために保護として、不純物をドープしていないポリシリコン膜=第2ポリシリコン層14bを形成する。それにより、ポリシリコン層14の膜厚が厚くなり、クラックが防止される。また、不純物をドープしていないポリシリコン膜は、既述のように比較的生産性が良い。そのため、第1ポリシリコン層14aを用いることによる生産性の向上に対して、第2ポリシリコン層14bを追加的に成膜してもその影響は極めて少ない。ここで、単純に、第2ポリシリコン層14b=不純物をドープしていないポリシリコン膜を用いた場合、ポリシリコン膜14の抵抗値が高くなり、プローバーによる測定が出来ず、Vz調整ができなくなる。そのためにVz的中率が下がってしまう。そこで、本実施の形態では、熱処理図4EによりP型不純物が第2ポリシリコン層14bの表層まで拡散するようにしている。具体的には、以下のように、第1ポリシリコン層14a及び第2ポリシリコン層14bの膜厚を設定している。すなわち、第1ポリシリコン膜14a及び第2ポリシリコン膜14bの膜厚は、熱処理図4EによりP型不純物が第2ポリシリコン層14bの表層まで拡散するように、かつ、プローバーのニードルによりポリシリコン層14が破壊されないように設定されている。具体的には、第1ポリシリコン層14aドープドポリシリコン及び第2ポリシリコン層14bノンドープポリシリコンの膜厚の決定に際しては、まず、ニードルによる破壊を受けない膜厚であるトータル膜厚ポリシリコン層14の膜厚tを決定する。次に、Vz調整前の1回目の熱処理条件温度時間での第2ポリシリコン層14bへのP型不純物の拡散距離t0を計算し、第2ポリシリコン層14bの膜厚をt0未満のt2に設定する。そして、第1ポリシリコン膜14aの膜厚をt1=t-t2に設定する。なお、t1が負になる場合には、熱処理条件を変更してt0を変更して対応することができる。上記ポリシリコン層14が第1ポリシリコン層14a及び第2ポリシリコン層14bの少なくとも2層で構成されている場合の生産性について説明する。本実施の形態では、生産性に劣るドープドポリシリコン膜第1ポリシリコン膜14aの膜厚を薄くすることにより、従来の厚膜図1A及び図1Bにおけるポリシリコン膜114の成長よりも作業時間を短縮できる。それは以下の理由による。1ドープドポリシリコン膜とノンドープポリシリコン膜の処理時間成膜時間の比較ただし、ウェーハ100枚での処理時間の比較2μmの膜厚ドープドポリシリコン膜:100分ノンドープポリシリコン膜:10分2従来方法図1A及び図1Bと本実施の形態図3A及び図3Bの処理時間の比較ただし、ウェーハ100枚での処理時間の比較2μmの膜厚ニードルによる破壊を受けない厚さであるトータル厚さtは2μmとする。従って、従来方法では2μmの膜厚で成膜する。一方、本実施の形態では、仮に、第1ポリシリコン層14a及び第2ポリシリコン層14bの膜厚の比を1:1、すなわち1μm:1μmとして成膜するとするただし、本来は、既述のようにノンドープポリシリコン膜への拡散距離t0を算出して膜厚の比を求めるが、ここでは簡単のために1:1とした。従来方法:100分本実施の形態:100分×1/2×1μm10分×1/2×1μm=55分このように、処理時間のかかるドープドシリコン膜第1ポリシリコン膜14aの成膜時間処理時間分を軽減させることで生産性を向上させることができる。なお、このとき、ノンドープポリシリコン膜の抵抗は、ドープドポリシリコン膜からの不純物拡散により低抵抗化されているので、プローバーによるVz特性測定には問題が無いことは上述のとおりである。以上のように、本実施の形態では、目的の異なる2層のシリコン膜を基板上に成膜する。すなわち、プローバーのニードルによるシリコン膜の破壊を防止することを主な目的とした不純物を含まないノンドープシリコン層第2ポリシリコン層14bと、基板及びノンドープシリコン層に不純物を供給することを主な目的としたドープドシリコン層第1ポリシリコン層14aである。それにより、短時間でシリコン層14を形成できると共に、熱処理によってドープドシリコン層から不純物を、基板及びノンドープシリコン層の両方の内部に拡散させ、ベース拡散層を形成すると共に、クラックの発生や高抵抗の問題を発生させることなくVz特性を測定可能とすることができる。その結果、従来方法よりも生産性が良く、安定した製品作りが可能となる。本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形又は変更され得ることは明らかである。