"記録媒体から読み出された情報をデジタル信号に変換可能なアナログ信号処理部と、上記アナログ信号処理部の出力に同期するクロック信号を生成するクロック生成部と、上記アナログ信号処理部の出力信号を、基準値に基づいてビタビ復号するビタビ復号回路と、を含む情報再生装置であって、上記ビタビ復号器は、上記基準値を更新可能な基準値制御回路を含み、上記基準値制御回路は、上記クロック信号に同期して、上記基準値を上記アナログ信号処理部の出力に適応するように更新する基準値適応化部と、上記基準値適応化部における上記基準値の適用化状況を判定し、その判定結果に応じて、上記基準値適応化部での上記クロック信号の使用を制限するための判定部と、を含むことを特徴とする情報再生装置。上記基準値適応化部は、クロック信号に基づいて、互いに異なるレベルの基準値を発生するための複数の基準値生成回路と、上記基準値適応化部における上記基準値の適用化状況の判定結果に応じて、上記基準値生成回路に対する上記クロック信号の供給を停止するため制御論理と、を含む請求項1記載の情報再生装置。上記複数の基準値生成回路のうち、上記アナログ信号処理部の出力信号の振幅モニタに用いられる基準値を発生するための基準値生成回路については、上記基準値適応化部における上記基準値の適用化状況の判定結果にかかわらず、上記クロック信号の供給停止の対象から除外される請求項2記載の情報再生装置。上記判定部は、上記ビタビ復号回路でのビタビ復号に使用される上記基準値と、上記アナログ信号処理部の出力信号との差分を検出する差分検出回路と、上記差分検出回路の差分検出結果を積分するための積分回路と、上記制御論理に対してクロック供給停止を指示するためのクロック供給停止信号を上記積分回路の出力に基づいて形成するクロック供給制御回路と、を含む請求項3記載の情報再生装置。上記クロック供給制御回路は、上記アナログ信号処理部の出力信号の振幅モニタに用いられる基準値を発生するための基準値生成回路の出力に基づいて、上記アナログ信号処理部の最大振幅幅を算出する最大振幅算出回路と、予め設定された固定値を保持可能な固定値レジスタと、上記最大振幅算出回路の出力と、上記固定値レジスタの出力とを選択可能な第1選択回路と、上記最大振幅算出回路の出力と、上記固定値レジスタの出力とを選択可能な第2選択回路と、上記第1選択回路の出力レベルに基づいてクロック供給用閾値を決定するための第1閾値倍率設定回路と、上記第2選択回路の出力レベルに基づいてクロック停止用閾値を決定するための第2閾値倍率設定回路と、上記積分回路の出力と上記クロック停止用閾値とを比較し、その比較結果に基づいて上記クロック停止信号をアサートし、上記積分回路の出力と上記クロック停止用閾値とを比較し、その比較結果に基づいて上記クロック停止信号をネゲートするための比較回路と、を含む請求項4記載の情報再生装置。上記クロック停止信号がアサートされる場合とネゲートされる場合とで所定のヒステリシス特性が得られるように、上記クロック停止用閾値及び上記クロック供給用閾値が設定された請求項5記載の情報再生装置。ビタビ復号は最尤復号化の一種であり、送信側で畳み込み符号化を行った時に通過したトレリス線図上の経路に最も近いパスが選ばれることになる。このようなビタビ復号は、基準値に基づいて行われる。特許文献1明細書段落0007にも記載されているように、再生信号を精度良く復号するためには基準値を変動させる必要がある。通常は、再生信号の振幅変動に応じて基準値を更新することによって基準値を再生信号に適応化させている。つまり、再生信号の振幅を検出し、その検出結果に基づいて基準値を所定の時間間隔で更新される。基準値の更新は、再生信号に同期されるクロック信号に基づいて行われる。このように再生信号の振幅に基準値を追従させることにより、再生信号を精度良く復号することができる。しかしながら、基準値を適応化させる技術について本願発明者が検討したところ、基準値が安定した後も、基準値を再生信号に適応化させる処理を延々と続けるのは電力の無駄であることが見いだされた。本発明の目的は、ビタビ復号における基準値を再生信号に適応化させる回路での電力消費を抑えるための技術を提供することにある。本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。すなわち、記録媒体から読み出された情報をデジタル信号に変換可能なアナログ信号処理部と、上記アナログ信号処理部の出力に同期するクロック信号を生成するクロック生成部と、上記アナログ信号処理部の出力信号を、基準値に基づいてビタビ復号するビタビ復号回路とを含んで情報再生装置を構成する。上記ビタビ復号器は、上記基準値を更新可能な基準値制御回路を含む。上記基準値制御回路は、上記クロック信号に同期して、上記基準値を上記アナログ信号処理部の出力に適応するように更新する基準値適応化部と、上記基準値適応化部における上記基準値の適用化状況を判定し、その判定結果に応じて、上記基準値適応化部での上記クロック信号の使用を制限するための判定部とを含む。本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。すなわち、ビタビ復号における基準値を再生信号に適応化させる回路での電力消費を抑えることができる。1.実施の形態の概要先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。1本発明の代表的な実施の形態に係る情報再生装置10は、記録媒体から読み出された情報をデジタル信号に変換可能なアナログ信号処理部1と、上記アナログ信号処理部の出力に同期するクロック信号を生成するクロック生成部7と、上記アナログ信号処理部の出力信号を、基準値に基づいてビタビ復号するビタビ復号回路6とを含む。上記ビタビ復号器は、上記基準値を更新可能な基準値制御回路62を含む。上記基準値制御回路は、上記クロック信号に同期して、上記基準値を上記アナログ信号処理部の出力に適応するように更新する基準値適応化部64と、上記基準値適応化部における上記基準値の適用化状況を判定し、その判定結果に応じて、上記基準値適応化部での上記クロック信号の使用を制限するための判定部65とを含む。上記の構成によれば、判定部は、上記基準値適応化部における上記基準値の適用化状況を判定し、その判定結果に応じて、上記基準値適応化部での上記クロック信号の使用を制限する。クロック信号の使用が少なくなると、その分、クロック信号の充放電が少なくなり、電力消費が抑えられる。このことが、上記基準値適応化部での電力消費の低減を達成する。2上記1において、上記基準値適応化部は、クロック信号CLKに基づいて、互いに異なるレベルの基準値を発生するための複数の基準値生成回路301~308と、上記基準値適応化部における上記基準値の適用化状況の判定結果に応じて、上記基準値生成回路に対する上記クロック信号の供給を停止するため制御論理31とを含んで構成することができる。制御論理は、上記基準値適応化部における上記基準値の適用化状況の判定結果に応じて、上記基準値生成回路に対する上記クロック信号の供給を停止させる。これにより、クロック信号の充放電が少なくなるので、電力消費を抑えることができる。3上記2において、上記複数の基準値生成回路のうち、上記アナログ信号処理部の出力信号の振幅モニタに用いられる基準値を発生するための基準値生成回路については、上記基準値適応化部における上記基準値の適用化状況の判定結果にかかわらず、上記クロック信号の供給停止の対象から除外される。これにより、上記アナログ信号処理部の出力信号の振幅モニタに支障を与えないで済む。4上記3における判定部は、以下のように構成することができる。すなわち、上記判定部には、ビタビ復号回路でのビタビ復号に使用される上記基準値と上記アナログ信号処理部の出力信号との差分を検出する差分検出回路402と、上記差分検出回路の差分検出結果を積分するための積分回路403と、上記制御論理に対してクロック供給停止を指示するためのクロック供給停止信号を上記積分回路の出力に基づいて形成するクロック供給制御回路404とを設ける。上記積分回路が介在されることにより、差分検出回路での検出結果にノイズ等が含まれている場合でも、それを無視することができる。5上記4において、上記クロック供給制御回路には、上記アナログ信号処理部の出力信号の振幅モニタに用いられる基準値を発生するための基準値生成回路の出力に基づいて、上記アナログ信号処理部の最大振幅幅を算出する最大振幅算出回路51と、予め設定された固定値を保持可能な固定値レジスタ52と、上記最大振幅算出回路の出力とを設けることができる。また、上記クロック供給制御回路には、上記固定値レジスタの出力とを選択可能な第1選択回路53と、上記最大振幅算出回路の出力と、上記固定値レジスタの出力とを選択可能な第2選択回路54とを設けることができる。さらに、上記クロック供給制御回路には、上記第1選択回路の出力レベルに基づいてクロック供給用閾値を決定するための第1閾値倍率設定回路55と、上記第2選択回路の出力レベルに基づいてクロック停止用閾値を決定するための第2閾値倍率設定回路56とを設けることができる。そして上記クロック供給制御回路には、上記積分回路の出力と上記クロック停止用閾値とを比較し、その比較結果に基づいて上記クロック停止信号をアサートし、上記積分回路の出力と上記クロック停止用閾値とを比較し、その比較結果に基づいて上記クロック停止信号をネゲートするための比較回路57とを設けることができる。この場合、最大振幅算出回路51の出力、又は固定値レジスタ52に予め設定された固定値に基づいて、クロック供給用閾値や、クロック停止用閾値の設定を行うことができる。6上記5において、上記クロック停止信号がアサートされる場合とネゲートされる場合とで所定のヒステリシス特性が得られるように、上記クロック停止用閾値及び上記クロック供給用閾値を設定することができる。このような設定によれば、積分回路403の出力I-OUTがクロック停止用閾値以下になった場合にクロック停止信号がアサートされることでクロック信号の供給が停止され、積分回路403の出力I-OUTがクロック停止用閾値を越えた場合にクロック停止信号がネゲートされることでクロック信号の供給が開始される。このようにクロック停止信号がアサートされる場合とネゲートされる場合とで所定のヒステリシス特性が得られるようになっているため、クロック信号の供給停止と、クロック信号の供給開始との切り替えを安定に行うことができる。2.実施の形態の詳細実施の形態について更に詳述する。《実施の形態1》図1には、本発明に係る情報再生装置の一例である光ディスク装置が示される。この光ディスク装置10は、特に制限されないが、光ピックアップ8と、再生部12とを含む。光ピックアップ8は、記録媒体の一例とされる光ディスク9にレーザ光を照射し、それによって生ずる反射光を受光して再生信号を得る。再生部12は、特に制限されないが、アナログ信号処理部1、サーボ制御部2、外部インタフェースI/F、デジタル信号処理部4、高周波RF部5、及びクロック生成部7とを含み、公知の半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板に形成される。アナログ信号処理部1は、光ピックアップ8によって得られた再生信号をデジタル信号に変換する。クロック生成部7は、アナログ信号処理部1の出力信号A-OUTに同期するクロック信号CLKを形成するPLLPhaseLockedLoop;位相ロックループ回路を含む。クロック生成部7で形成されたクロック信号CLKは、サーボ制御部2、外部インタフェース3、デジタル信号処理部4、高周波部5などに供給される。高周波部5は、アナログ信号処理部1の出力信号A-OUTをビタビ復号するためのビタビ復号器6を含む。ビタビ復号器6での復号結果は、後段のデジタル信号処理部4に伝達され、そこで信号処理されてから、後段の外部インタフェース3を介して例えばシリアルATAS-ATA規格をサポートするホストシステムに伝達される。また、デジタル信号処理部4は、例えば所定のプログラムを実行するマイクロコンピュータによって形成され、ビタビ復号化処理、や再生の各モードの制御、さらにはホストシステムとの交信等の動作を行う。サーボ制御部2は、良好な再生動作を得るために、記録情報を読取る光ピックアップ8を所望の読取位置に制御するためのトラッキングサーボ、フォーカスサーボ等のサーボ制御を行う。図2には、ビタビ復号器6の構成例が示される。図2に示されるビタビ復号器6は、特に制限されないが、遅延器61、基準値制御回路62、及びビタビ復号回路63を含む。ビタビ復号回路63は、再生信号アナログログ部1の出力信号を取り込んで、ビタビ復号化方法によって復号データを生成する。この復号データは、光ディスク9に記録されているデータに対する最尤復号系列である。遅延器61は、アナログ信号処理部1の出力信号A-OUTを所定時間だけ遅延してから基準値制御回路62に供給する。このようにアナログ信号処理部1の出力信号A-OUTを遅延器61で遅延するのは、ビタビ復号回路63の出力が基準値制御回路62にフィードバックされて基準値選択に使用されることを考慮したもので、遅延器61での遅延時間は、ビタビ復号回路63でのビタビ復号の処理時間を勘案して決定される。基準値制御回路62は、ビタビ復号回路63でのビタビ復号に用いられる基準値を調整する機能を有し、基準値適応化部64及び判定部65を含む。基準値適応化部64では、基準値と遅延器61の出力D-OUTとの差分が小さくなるように基準値が調整される。判定回路65は、上記基準値適応化部64における上記基準値の適用化状況を判定し、その判定結果に応じて、基準値適応化部64でのクロック信号CLKの使用を制限するためのクロック停止信号CKSTPを形成する。図3には、基準値適応化部64の構成例が示される。図3に示される基準値適応化部64は、特に制限されないが、入力されるクロック信号CLK1に基づいて、互いに異なるレベルの基準値を発生するための複数の基準値生成回路301~308を含む。基準値生成回路301は、3レベル基準値を生成し、基準値生成回路302は、2レベル基準値を生成する。基準値生成回路303は、1レベル基準値を生成し、基準値生成回路304は、0レベル基準値を生成する。基準値生成回路305は、-0レベル基準値を生成し、基準値生成回路306は、-1レベル基準値を生成する。基準値生成回路307は、-2レベル基準値を生成し、基準値生成回路308は、-3レベル基準値を生成する。上記各基準値の具体的なレベルは、特に制限されないが、4ビット信号によって表現することができる。基準値生成回路301は、演算回路32、積分回路33、及びレジスタ34を含んで成る。演算回路32は、遅延器61の出力信号D-OUTと3レベル基準値との差分が小さくなるように、3レベル基準値を更新する。このような動作を適応動作と呼ぶ。積分回路33は、演算回路32の演算結果に含まれるノイズ成分を除去する。レジスタ34は3レベル基準値を保持する。レジスタ34には、例えば電源投入直後のパワーオンリセット処理等において、3レベルの初期値が設定され、その後、演算器32での演算結果に従って保持値3レベル基準値が更新される。他の基準値生成回路302~308は、基準値生成回路301と同様に構成される。ただし、基準値生成回路302内のレジスタには2レベルの初期値が設定され、基準値生成回路303内のレジスタには1レベルの初期値が設定され、基準値生成回路303内のレジスタには1レベルの初期値が設定され、基準値生成回路304内のレジスタには0レベルの初期値が設定される。同様に基準値生成回路305内のレジスタには-0レベルの初期値が設定され、基準値生成回路306内のレジスタには-1レベルの初期値が設定され、基準値生成回路307内のレジスタには-2レベルの初期値が設定され、基準値生成回路308内のレジスタには-3レベルの初期値が設定される。遅延器61の出力信号D-OUTは、それぞれ対応するスイッチ35~42を介して基準値生成回路301~308に伝達される。スイッチ35~42は、ビタビ復号回路63の出力信号V-OUTに応じて選択的にオンされることによって、遅延器61の出力信号D-OUTを、対応する基準値生成回路301~308に伝達するための選択回路を形成する。これにより、基準値生成回路301~308では、対応するスイッチ35~42を介して遅延器61の出力信号D-OUTが取り込まれた場合にのみ、基準値の更新が行われる。基準値生成回路301,308には、クロック生成部7から供給されたクロックCLKが供給され、基準値生成回路301,308における演算回路32や積分回路33は、このクロックCLKに同期動作される。これに対して基準値生成回路302~307には、クロック信号CLKがアンドゲート31を介して伝達される。アンドゲート31は、本発明における制御論理の一例とされ、クロック信号CLKと、クロック停止信号CKSTPとのアンド論理を得る。これにより、クロック停止信号CKSTPがローレベルにアサートされた場合には、基準値生成回路302~307へのクロック信号CLKの供給は行われない。これに対してクロック停止信号CKSTPがハイレベルにネゲートされた場合には、基準値生成回路302~307へのクロック信号CLKの供給が行われる。図6には、基準値生成回路301~308での適応動作の様子が示される。図6において、縦軸は信号の振幅、横軸は時間である。基準値生成回路301~308での適応動作は、対応するレジスタ34に設定された初期値から開始される。つまり、基準値生成回路301~308では、遅延器61の出力D-OUTに適応して基準値が順次更新され、時間の経過により、やがて収束状態に至る。つまり、基準値生成回路301~308における演算回路32での演算処理により、遅延器61の出力D-OUTと、そのときのレジスタ34の設定値との誤差が求められ、この誤差が小さくなるように、基準値が順次更新されることによって基準値が収束される。例えば基準値生成回路301での適応動作は、図7に示されるようになる。すなわち、基準値生成回路301における演算回路32での演算処理により、遅延器61の出力D-OUTと、そのときのレジスタ34の設定値との誤差量が求められ、この誤差量が小さくなるように、基準値が順次更新されることによって、3レベル基準値は、実際の3レベル入力に追従する。このような適応動作が行われることにより、ビタビ復号回路63においては、再生信号を精度良く復号することができる。上記のように基準値生成回路301~308での適応動作により、基準値が収束状態に至った場合には、基本的に基準値を更新する必要が無くなる。そこで、判定部65によってクロック停止信号CKSTPがローレベルにアサートされることによって、基準値生成回路302~307へのクロック信号CLKの供給が停止される。この結果、基準値生成回路302~307での適応動作は行われないため、2レベル基準値、1レベル基準値、0レベル基準値、-0レベル基準値、-1レベル基準値、-2レベル基準値の更新は行われない。つまり、基準値生成回路302~307内のレジスタ34は、そのときの基準値を維持する。図4には、判定部65の構成例が示される。尚、基準値生成回路301,308へのクロック信号CLKの供給は停止されない。これは、この基準値生成回路301,308の出力が、後述するクロック供給制御回路において振幅モニタに用いられるためである。図4に示される判定部65は、選択回路401、差分検出回路402、積分回路403、クロック供給制御回路404、及びレジスタ405を含む。選択回路401は、ビタビ復号回路63の出力信号V-OUTに従って、図3に示される基準値生成回路301~308の出力基準値を選択する。選択回路401の選択動作は、図3におけるスイッチ35~42による選択動作に連動される。例えばビタビ復号回路63の出力信号V-OUTに対応してスイッチ35が選択的にオンされた場合には、このスイッチ35に対応する基準値生成回路301の出力基準値が選択される。選択回路401で選択された基準値は、ビタビ復号回路63及び差分検出回路402に伝達される。つまり、基準値生成回路301~308の出力の中から、適切なものが選択回路401によって選択される。差分検出回路402は、選択回路401の出力と遅延器61の出力との差分を検出する。積分回路403は、差分検出回路402の出力に含まれるノイズ成分を除去する。積分回路403での積分期間はレジスタ405の出力値によって決定される。レジスタ405は、特に制限されないが、デジタル信号処理部4を構成するマイクロコンピュータによって設定される。クロック供給制御回路404は、積分回路403の出力信号I-OUTに基づいてクロック停止信号CKSTPを形成する。図6に示されるように基準値が収束状態に至った場合、差分検出回路402で得られる差分は、十分に小さな値とされる。差分検出回路402で得られる差分が、予め設定された閾値よりも小さい場合、クロック供給制御回路404は、クロック停止信号CKSTPをローレベルにアサートする。これにより、基準値生成回路302~307へのクロック信号CLKの供給が停止される。図5には、クロック供給制御回路404の構成例が示される。図5に示されるクロック供給制御回路404は、最大振幅算出回路51、固定値レジスタ52、選択回路53,54、閾値倍率設定回路55,56、及び比較回路57を含む。最大振幅算出回路51は、基準値生成回路301の出力3レベル基準値と、基準値生成回路308の出力-3レベル基準値とに基づいて、遅延器61の出力信号D-OUTの最大振幅を算出する。固定値レジスタ52には、閾値として用いられる固定値が設定されている。この固定値レジスタ52には、特に制限されないが、デジタル信号処理部4を構成するマイクロコンピュータによって設定される。選択回路53,54は、最大振幅算出回路51の出力と、固定値レジスタ52の出力とを選択する。この選択回路53,54の選択状態は、デジタル信号処理部4を構成するマイクロコンピュータによって設定される。閾値倍率設定回路55は、選択回路53の出力に対する所定の閾値倍率に従ってクロック供給用閾値を決定する。閾値倍率設定回路56は、選択回路54の出力に対する所定の閾値倍率に従ってクロック停止用閾値を決定する。上記閾値倍率は、デジタル信号処理部4を構成するマイクロコンピュータによって設定される。比較回路57は、積分回路403の出力I-OUTと上記クロック停止用閾値とを比較し、その比較結果に基づいて上記クロック停止信号CKSTPをローレベルにアサートし、積分回路403の出力I-OUTと上記クロック停止用閾値とを比較し、その比較結果に基づいて上記クロック停止信号CKSTPをハイレベルにネゲートする。上記クロック停止用閾値及び上記クロック供給用閾値は、上記クロック停止信号がアサートされる場合とネゲートされる場合とで所定のヒステリシス特性が得られるように、上記クロック停止用閾値及び上記クロック供給用閾値が設定される。具体的には、図8に示されるように、クロック停止用閾値は、クロック供給用閾値よりも小さくなるように設定される。このような設定によれば、積分回路403の出力I-OUTがクロック停止用閾値以下になった場合にクロック停止信号CKSTPがアサートされることでクロック信号の供給が停止され、積分回路403の出力I-OUTがクロック停止用閾値を越えた場合にクロック停止信号CKSTPがネゲートされることでクロック信号の供給が開始される。このようにクロック停止信号がアサートされる場合とネゲートされる場合とで所定のヒステリシス特性が得られるようになっているため、クロック信号の供給停止と、クロック信号の供給開始との切り替えを安定に行うことができる。この実施の形態によれば以下の作用効果が得られる。1基準値適応化部64における基準値の適用化状況が判定され、その判定結果に応じて、基準値適応化部64における基準値生成回路301~307へのクロック信号CLKの供給が停止されるため、基準値生成回路301~307へのクロック供給が停止されない場合に比べて、基準値生成回路301~307での消費電力の低減を図ることができる。2選択回路53,54によって最大振幅算出回路51の出力が選択される場合には、遅延回路61の出力の最大振幅に応じた閾値設定が可能になる。例えば遅延回路61の出力の最大振幅の20のレベルがクロック供給用閾値となり、遅延回路61の出力の最大振幅の10のレベルがクロック停止用閾値となるように、閾値倍率設定回路55,56での閾値倍率を設定すればよい。このようにすれば、再生信号遅延回路61の出力の最大振幅に応じて適切な閾値設定を行うことができる。また、選択回路53,54によって固定値レジスタ52の出力が選択される場合には、固定値レジスタ52に予め設定されている固定値に基づいて設定を行うことができる。3クロック停止信号CKSTPがアサートされる場合とネゲートされる場合とで所定のヒステリシス特性が得られるように、クロック停止用閾値は、クロック供給用閾値よりも小さくなるように設定される。このような設定によれば、積分回路403の出力I-OUTがクロック停止用閾値以下になった場合にクロック停止信号CKSTPがアサートされることでクロック信号の供給が停止され、積分回路403の出力I-OUTがクロック停止用閾値を越えた場合にクロック停止信号CKSTPがネゲートされることでクロック信号の供給が開始される。このようにヒステリシス特性が得られることにより、クロック信号の供給停止と、クロック信号の供給開始との切り替えを安定に行うことができる。以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、アンドゲート31に代えて、他の論理ゲートを適用することができる。また、基準値生成回路301~308の構成などは、一例であり、図3に示される構成に限定されるものではない。"