"画像センサであって、半導体基板と、光を受光するように位置付けられる感光材料を前記半導体基板上にそれぞれ備える複数の画素領域と、前記半導体基板上に形成された電荷蓄積部と読み出し回路とを備える各画素領域の画素回路と、前記各画素領域の前記電荷蓄積部と前記感光材料との間の非金属接触領域と、を備え、前記電荷蓄積部は前記非金属接触領域を介して前記各画素領域の前記感光材料と電気的に導通されている、画像センサ。前記電荷蓄積部は前記半導体基板のドープ領域からなる、請求項1に記載の画像センサ。前記電荷蓄積部は前記半導体基板のn型領域からなる、請求項1に記載の画像センサ。前記電荷蓄積部はダイオードからなる、請求項1~3のいずれか一項に記載の画像センサ。前記電荷蓄積部はn型シリコンダイオードからなる、請求項1~4のいずれか一項に記載の画像センサ。前記電荷蓄積部は埋め込みダイオードからなる、請求項1~5のいずれか一項に記載の画像センサ。前記埋め込みダイオードは、前記半導体基板のn型領域上にp型の感光材料層を備えている、請求項6に記載の画像センサ。前記感光材料はp型半導体材料からなる、請求項1~7のいずれか一項に記載の画像センサ。前記非金属接触領域はpn接合からなる、請求項1~8のいずれか一項に記載の画像センサ。前記非金属接触領域はヘテロ接合からなる、請求項1~9のいずれか一項に記載の画像センサ。前記感光材料は前記電荷蓄積部と直接的に電気的に導通されている、請求項1~10のいずれか一項に記載の画像センサ。前記感光材料は前記電荷蓄積部と直接接触または直接結合している、請求項1~11のいずれか一項に記載の画像センサ。前記感光材料は前記電荷蓄積部上にパッシベーション層を形成している、請求項1~12のいずれか一項に記載の画像センサ。前記感光材料は前記電荷蓄積部上にホール蓄積層を形成している、請求項1~13のいずれか一項に記載の画像センサ。前記電荷蓄積部は埋め込みダイオードからなり、前記埋め込みダイオードは前記半導体基板のn型領域上にp型の感光材料層を備えている、請求項1~14のいずれか一項に記載の画像センサ。前記感光材料は画像化される波長光を吸収する、請求項1~15のいずれか一項に記載の画像センサ。前記感光材料は該感光材料の層に入射する光から前記電荷蓄積部を実質的に遮蔽する、請求項1~16のいずれか一項に記載の画像センサ。前記非金属接触領域は前記感光材料と前記電荷蓄積部との間に少なくとも1層の材料層を備えている、請求項1~10のいずれか一項に記載の画像センサ。前記材料層はp型半導体材料からなる、請求項18に記載の画像センサ。前記材料層はp型シリコン層からなる、請求項18に記載の画像センサ。前記材料層は、半導体材料、ポリマー材料、及び有機材料からなる群より選択された材料からなる、請求項18に記載の画像センサ。前記材料層は、電荷を流すための非金属導電路を前記感光材料と前記電荷蓄積部との間に提供する、請求項18に記載の画像センサ。前記電荷蓄積部上の少なくとも1層の材料層により、前記感光材料の層に入射する光から前記電荷蓄積部を実質的に遮蔽する、請求項1~22のいずれか一項に記載の画像センサ。前記画素回路は前記半導体基板の第1側部上に形成された少なくとも1つのトランジスタを備えている、請求項1~23のいずれか一項に記載の画像センサ。前記半導体基板は前記半導体基板の第1側部上に金属相互接続部を備えている、請求項1~24のいずれか一項に記載の画像センサ。前記電荷蓄積部は前記半導体基板の前記第1側部上に形成されている、請求項24または25に記載の画像センサ。前記感光材料は前記半導体基板の前記第1側部上に位置している、請求項24~26のいずれか一項に記載の画像センサ。前記半導体基板の金属相互接続層に開口部が形成されて前記電荷蓄積部が露出されており、前記感光材料は前記開口部を介して前記電荷蓄積部と結合されている、請求項1~27のいずれか一項に記載の画像センサ。前記感光材料の少なくとも一部は前記開口部内に位置している、請求項28に記載の画像センサ。前記少なくとも1つの追加の非金属材料層が前記開口部内に含まれている、請求項28に記載の画像センサ。前記電荷蓄積部は前記半導体基板の第2側部上に形成されている、請求項24または25に記載の画像センサ。前記感光材料は前記半導体基板の第2側部上に位置している、請求項24、25、または28に記載の画像センサ。前記各画素領域の前記感光材料に近接した少なくとも1つの電極をさらに備える請求項1~32のいずれか一項に記載の画像センサ。前記電極が前記各画素領域の前記感光材料上に位置する透明電極からなる、請求項33に記載の画像センサ。前記電極が前記各画素領域の前記感光材料に近接した側方電極である、請求項33に記載の画像センサ。前記電極が前記各画素領域の前記感光材料の周囲のグリッド電極である、請求項33に記載の画像センサ。前記電極が前記半導体基板の金属相互接続層と電気的に導通されている、請求項33または34に記載の画像センサ。前記電極が前記複数の画素領域に共通の電極である、請求項33~37のいずれか一項に記載の画像センサ。前記電極が前記感光材料をバイアスするように構成されている、請求項33~38のいずれか一項に記載の画像センサ。前記電極が接地されている、請求項33~39のいずれか一項に記載の画像センサ。前記電極が、前記電荷蓄積部を形成している埋め込みダイオードの空乏電圧よりも低い電圧を印加するように構成されている、請求項33~40のいずれか一項に記載の画像センサ。前記画素回路はさらにセンスノードを備えている、請求項1~41のいずれか一項に記載の画像センサ。前記センスノードは前記半導体基板のドープ領域からなる、請求項42に記載の画像センサ。前記センスノードと前記電荷蓄積部との間に電荷転送トランジスタをさらに備え、前記電荷転送トランジスタは、そのゲートに転送信号が供給されると、前記センスノードと前記電荷蓄積部との間で電荷を選択的に転送する、請求項42または43に記載の画像センサ。前記読み出し回路は、ソースフォロワトランジスタと、該ソースフォロワトランジスタを列読み出しラインに選択的に結合するための行選択トランジスタとを備えている、請求項1~44のいずれか一項に記載の画像センサ。前記画素回路は、前記センスノードと基準電位部との間にリセットトランジスタをさらに備え、前記リセットトランジスタは、そのゲートにリセット信号が供給されると、前記センスノードの電圧を選択的にリセットする、請求項42~44のいずれか一項に記載の画像センサ。前記画素回路内には4個のトランジスタが含まれている、請求項1~46のいずれか一項に記載の画像センサ。前記画素回路が、結合期間中に前記感光材料からの電荷を前記電荷蓄積部に結合するように構成されており、前記電荷は前記非金属接触領域を介して前記感光材料から前記電荷蓄積部へ転送される、請求項1~47のいずれか一項に記載の画像センサ。結合期間中に前記各画素領域の前記感光材料によって吸収された光の強度に基づく電荷が前記電荷蓄積部へ転送される、請求項1~48のいずれか一項に記載の画像センサ。前記画素回路が相関二重サンプリングを用いて読み出し信号を提供するように構成されている、請求項1~49のいずれか一項に記載の画像センサ。前記画素回路が、第1リセットを実行するように構成されており、前記第1リセットにおいて、センスノードが基準電位にリセットされ、前記電荷蓄積部は該電荷蓄積部を形成している埋め込みダイオードの空乏電圧にリセットされる、請求項1~50のいずれか一項に記載の画像センサ。前記第1リセットの間においてリセットトランジスタと前記電荷転送トランジスタとが開放される、請求項51に記載の画像センサ。電荷転送トランジスタは結合期間の間において閉じられる、請求項1~52のいずれか一項に記載の画像センサ。結合期間中に電極から前記感光材料に電圧差が与えられる、請求項1~53のいずれか一項に記載の画像センサ。前記画素回路は、読み出しの前にセンスノードの第2リセットを実行するように構成されており、前記第2リセットの間、電荷転送トランジスタが閉じられるとともにリセットトランジスタが開かれる、請求項1~54のいずれか一項に記載の画像センサ。前記画素回路は、前記第2リセット後に前記電荷蓄積部からの電荷を読み出しのために前記センスノードへ転送するように構成されており、読み出しのために前記電荷蓄積部からの前記電荷が転送されている間、前記電荷転送トランジスタが開かれるとともに前記リセットトランジスタが閉じられる、請求項55に記載の画像センサ。前記感光材料は単分散ナノ結晶を備えている、請求項1~56のいずれか一項に記載の画像センサ。前記感光材料は、前記各画素領域の電極と前記電荷蓄積部とに接触した、相互接続されるナノ結晶粒子の連続膜を備えている、請求項1~57のいずれか一項に記載の画像センサ。前記ナノ結晶粒子は、複数のナノ結晶コアと、前記複数のナノ結晶コア上のシェルとを備えている、請求項58に記載の画像センサ。前記複数のナノ結晶コア同士は融合されている、請求項59に記載の画像センサ。前記複数のナノ結晶コアはリンカー分子と電気的に相互接続している、請求項59または60に記載の画像センサ。前記画素領域間の略境界における水平面に配置された遮光層を用いて、前記画素領域間の光アイソレーションが達成される、請求項1~61のいずれか一項に記載の画像センサ。前記遮光層が、Al、TiN、Cu、Ni、Mo、TiOxNy、Wの群から選択された材料から成る、請求項62に記載の画像センサ。前記遮光層は、5nm~100nmの範囲の幅を持つ材料から成る、請求項62に記載の画像センサ。前記遮光層は、5nm~100nmの範囲の幅を持つ材料から成る、請求項62に記載の画像センサ。画像センサであって、半導体基板と、光を受光するように位置付けられる感光材料を前記半導体基板上にそれぞれ備える複数の画素領域と、前記半導体基板のドープ領域と該ドープ領域上における前記感光材料の一部とを備える埋め込みダイオードと、を備える画像センサ。前記感光材料と前記ドープ領域との間の界面はpn接合を形成している、請求項66に記載の画像センサ。前記感光材料と前記ドープ領域との間の界面はヘテロ接合を形成している、請求項66に記載の画像センサ。画像センサであって、半導体基板と、光を受光するように位置付けられる感光材料を前記半導体基板上にそれぞれ備える複数の画素領域と、前記半導体基板上に形成されたダイオードと、を備え、前記感光材料が前記ダイオードに直接接触して前記感光材料と前記ダイオードとの間が電気的に導通されている、画像センサ。前記感光材料とドープ領域との間の界面はpn接合を形成している、請求項69に記載の画像センサ。前記感光材料とドープ領域との間の界面はヘテロ接合を形成している、請求項69に記載の画像センサ。画像センサから読み出しを行う方法であって、半導体基板上に感光材料を提供すること、前記感光材料を光に曝すこと、前記半導体基板上に形成された電荷蓄積部に、前記感光材料と前記電荷蓄積部との間の非金属接触領域を介して前記感光材料からの電荷を結合すること、を備える方法。前記電荷蓄積部は埋め込みダイオードである、請求項72に記載の方法。前記埋め込みダイオードは前記感光材料に入射する光から実質的に遮蔽される、請求項73に記載の方法。前記感光材料は、画像化される光が吸収される最初の場所である、請求項72に記載の方法。画像センサから読み出しを行う方法であって、半導体基板上に感光材料を提供すること、前記感光材料を光に曝すこと、センスノードを基準電位にリセットするとともに埋め込みダイオードを空乏電圧レベルにリセットするための第1リセットを実行すること、結合期間中に前記埋め込みダイオードを前記センスノードからアイソレートすること、前記結合期間中に前記感光材料からの電荷を前記埋め込みダイオードに結合することであって、前記結合期間中に結合される電荷の量は、前記感光材料に入射する光の強度に依存する、前記結合すること、前記埋め込みダイオードを前記センスノードからアイソレートしている間、読み出しに先立って前記センスノードをリセットするための第2リセットを実行すること、前記第2リセット後に、前記埋め込みダイオードからの電荷を前記センスノードへ転送すること、前記センスノードから信号を読み出すこと、を備える方法。前記感光材料と前記埋め込みダイオードとの間で金属相互接続部が存在していない直接界面を介して前記感光材料から前記埋め込みダイオードに電荷が結合される、請求項76に記載の方法。前記感光材料は前記ダイオードと界面を接してpn接合を形成しており、その界面を介して前記感光材料から前記ダイオードに電荷が結合される、請求項76に記載の方法。添付の図面を参照しながら例示の方法によって実施形態を説明する。図面は必ずしも一定に縮尺されていない。明瞭化および簡略化の目的で、実施形態の特定の特徴を誇張して示したり、概略して示している。以下、各図を参照して、画像センサあるいは画像センサの各部分を説明する。これらは例示的な実施形態において次のうちの1つ以上の特徴を持つ。1膜と埋め込みダイオードとの間の直接界面/非金属接触領域、および/または2新規の画素回路、および/または3新規の画素アイソレーション技術、および/または4新規の背面照射構造。図1は、いくつかの例示的実施形態による量子ドット画素チップ構造QDPC100に関連した構造および範囲を示す。図1に示すように、QDPC100は照射線1000の受線機として適合させることができ、ここで、量子ドット構造1100は光等の照射線1000を受線するものとして図示されている。QDPC100は量子ドット画素1800とチップ2000を含み、ここで、チップは量子ドット画素1800から受信した電気信号を処理するよう適合されている。量子ドット画素1800は、複数の構成部と副構成部とを含む量子ドット構造1100を設け、これには例えば、量子ドット1200、量子ドット材料200、およびドット1200と材料200に関連した特定の構成または量子ドットレイアウト300が含まれる。量子ドット構造1100は、量子ドット構造を電気相互接続部1404と関連付ける光検出器構造1400を作成するために使用できる。量子ドット構造からの電気信号を受信し、この電気信号を画素構造1500に関連した画素回路1700へ送信するべく電気接続部1404を設けている。量子ドット構造1100を様々なパターンにて平面および垂直の両方に配置できるのと全く同様に、光検出器構造1400は特定の光検出器幾何学的配置1402を持っていてもよい。光検出器構造1400は画素構造1500と関連していてもよく、ここで、光検出器の電気相互接続部1404は画素回路1700と電気的に関連している。画素構造1500は、垂直および平面レイアウト2000を含む画素レイアウト1600に配置することも可能で、画素回路1700を、例えばメモリを含む他の構成部1900と関連付けることができる。画素回路1700は、信号を画素1800レベルで処理するために受動要素と能動要素を設けていてもよい。画素1800はチップ2000と機械的および電気的に関連している。電気的な観点から、画素回路1700は他の電子機器例えばチッププロセッサ2008と通信することができる。その他の電子機器を、デジタル信号、アナログ信号、混合信号などを処理したり、画素回路1700から受信した信号を処理および加工するように適合させることができる。別の実施形態では、チッププロセッサ2008または他の電子機器をQDPCと同じ半導体基板上に設けたり、システムオンチップアーキテクチャを用いて構造することができる。チップ2000はさらに物理的構造2002とその他の機能構成部2004を設けており、以降ではこれらについてもより詳細に説明している。QDPC100は電磁照射線1000を検出する。実施形態では、これは電磁スペクトルからのあらゆる照射周波数であってもよい。電磁スペクトルは連続的であるが、電磁スペクトル全体の中の周波数範囲を帯域と称することが一般的であり、これには例えば、無線帯域、マイクロ波帯域、赤外線帯域、可視光線VIS帯域、紫外線UV帯域、X線、ガンマ線などがある。QDPC100は、電磁スペクトル全体内のあらゆる周波数を感知できるが、本明細書の実施形態では、電磁スペクトル内の特定の帯域または帯域の組み合わせを参照できる。これらの帯域を説明に用いることは、QDPC100が感知できる周波数の範囲を限定することを意図するものではなく、単に例としての使用であることを理解しておかなければならない。加えて、いくつかの帯域は共通の使用副帯域例えば近赤外線NIRや遠赤外線FIRを持っており、これよりも幅広い帯域期間例えばIRを使用した場合でも、それはQDPC100の感度をいかなる帯域または副帯域に限定することも意図しない。これに加えて、以降の説明では、電磁照射、照射、電磁スペクトル、スペクトル、照射スペクトル等の等の用語をほとんど区別なく使用しており、また、色という用語を、照射1000スペクトルのいずれの部分にあってもよい照射1000の選択帯域を示すために使用しているが、これは照射1000のいずれか特定の範囲例えば可視色内に限定することを意図していない。図1の例示的実施形態では、上述のナノ結晶材料と光検出器構造を使用して、光センサアレイ、画像センサ、その他の光電子デバイスに量子ドット画素1800を提供することができる。例示的な実施形態では、画素1800は、照射線1000を受線できる量子ドット構造1100と、量子ドット構造1100からエネルギーを受け取るように適合されている光検出器構造と、画素構造とを含む。ここで述べている量子ドット画素は、いくつかの実施形態において以下を提供するために使用できる:高いフィルファクタ、ビニングの可能性、積重の可能性、小画素サイズ化の可能性、より大型の画素サイズでの高性能化、カラーフィルタアレイの簡素化、デモザイクの排除、自己利得設定/自動利得制御、高いダイナミックレンジ、グローバルシャッタ機能、自動露光、ローカルコントラスト、読み出し速度、画素レベルでの低ノイズ読み出し、より大きなプロセス幾何学より低いコストの使用の可能性、汎用な製造工程の利用の可能性、アナログ回路の作成にデジタル製造工程を使用する可能性、画素の下にメモリ、アナログ/デジタル変換、真の相関二重サンプリング、ビニング等の等の他の機能を追加する可能性。例示的な実施形態は、これらの特徴のうちのいくつかまたはすべてを提供することができる。しかし、実施形態によってはこれらの特徴を使用しなくてもよい。量子ドット1200はナノ構造であってもよく、典型的には、伝導帯電子、価電子帯空孔、励起子電動帯電子と価電子空孔の結束対を蓄積する半導体ナノ構造であってもよい。量子ドットは、その吸収スペクトルにおいて、理想的なゼロ次元システムの量子化エネルギースペクトルを離散させる効果を示す。この離散エネルギースペクトルに対応する波動関数は、典型的には、量子ドット内にほぼ空間的に局所化しているが、材料の結晶格子の多くの期間に亘り延びている。図2は、量子ドット1200の一例を示す。一例では、QD1200は半導体やPbS等の複合半導体材料のコア1220を設けている。リガンド1225は外面のいくらかまたは全体に付着しているか、あるいは、いくつかの実施形態では除去することができる。実施形態では、隣接したQDのコア1220同士を融合して、ナノスケール特徴を持ったナノ結晶材料の連続膜を形成することができる。別の実施形態では、コア同士をリンカー分子によって連結することができる。QD光デバイスのいくつかの実施形態は、各々が照射線1000に感応性を持つ例えば光学活性のQD層を含む複数の画素と、QD層との電気的導通状態にある少なくとも2つの電極とを備えた単一の画像センサチップである。電極間の電流および/または電圧は、QD層が受線した照射線1000の量に関連する。詳細には、QD層によって吸収された光子が電子孔の対を生成することで、電気バイアスがかかると電流が流れるようにしている。各画素について電流および/または電圧を決定することで、チップ上に亘り画像を再構成することができる。画像センサチップは高感度で低照射線の検出1000用途において有利、幅広いダイナミックレンジを持ち優れた画像細部の再生が可能、画素サイズが小さい。各種の光波長へのセンサチップの感度を、QD内の量子サイズ効果を利用してデバイス内のQDのサイズを変更することで調整できる。画素は、1平方ミクロン以下、例えば700×700nmと小さくしたり、あるいは30×30ミクロン以上と大きくしたり、または本明細書で包含しているあらゆる範囲にすることができる。光検出器構造1400は、例示的な実施形態で照射線1000の検出に使用できるように構成された装置である。検出器は、光検出器構造1400に使用されている各種の量子ドット構造1100によって、照射線1000の所定の波長を検出するように調整することができる。光検出器構造は、量子ドット構造1100の状態にアクセスする役割を持った何らかの入出力機能のための入出力部を備えた量子ドット構造1110として説明することができる。状態が読み出されると、この状態が画素回路1700へ電気的1404に伝達され、ここで、画素回路は状態を読み出すための電子機器例えば、静的および/または動的なものを設けていてもよい。一実施形態では、光検出器構造1400は量子ドット構造1100例えば膜と電気接触パッドの組み合わせであってもよいため、パッドを、対応する量子ドット構造の状態を読み出すように電子機器と関連させることができる。実施形態では、処理は、量子ドット構造1100の固有の性質または読み出し処理に関連したランダムノイズを低減するための画素のビニングを含んでいてもよい。ビニングには、例えば2×2、3×3、5×5等のスーパーピクセルの作成等の、画素1800の組み合わせが関与できる。ランダムノイズは、面積が線形に増加するに従って平方根で増加し、これによりノイズ低減し、有効感度が増加するので、画素1800の組み合わせ、またはビニングに関連してノイズが低減する可能性がある。QDPC100が非常に小さい画素である可能性から、空間解像度を犠牲にすることなくビニングを利用できる。つまり、画素を最初から非常に小型にすることができるため、画素同士を組み合わせてもシステムの必要な空間解像度が減少することがない。ビニングはさらに検出器の運転速度の増加にも有効であるため、例えば集束や露光等のシステム機能が向上する。実施形態では、チップは、高速読み出し機能を可能にする機能構成部を設けていてもよく、これによって例えば5M画素、6M画素、8M画素、12M画素、24M画素等の大型アレイの読み出しが促進される。高速読み出し機能には、画素1800アレイの場合でより複雑で大型のトランジスタカウント回路と、より多くの層と、より多くの電気相互接続部と、より幅広い相互接続トレースとが必要になる。実施形態では、チップ範囲と比例し得る総合的なチップコストを低減するために、画像センサのサイズを縮小することが望ましい場合がある。実施形態はマイクロレンズの使用を含む。実施形態はより小型のプロセス幾何学の使用を含む。実施形態では、フィルファクタを減らすことなく、画素サイズ、さらにチップサイズを縮小できる。実施形態では、光検出器は頂面上の、相互接続部の頭上にあるため、トランジスタサイズ、そして相互接続部配線幅によって画素が不明瞭になることがないので、より大きなプロセスジオメトリの使用が可能である。実施形態では、90nm、0.13um、0.18um等の形状寸法を、画素を不明瞭化させることなく採用できる。実施形態では、90nm以下等の小型の形状寸法を採用でき、また、画像センサにあつらえた形状寸法ではなくこれらを標準とすることができ、これによってコストが抑えられる。実施形態では、小型形状寸法の採用は、同一チップ上での高速デジタル信号処理により高い適合性を有する。これによって、チップ上でのより高速、より安価、および/またはより高品質の画像センサ処理が可能になる。実施形態では、デジタル信号処理にさらに高度な形状寸法を用いることで、所与の程度の画像センサ処理機能性に伴う電力消費の低下に貢献できる。次に、上述した光検出器、画素領域、画素回路と組み合わせて使用できる例示的な集積回路システムについて、図5に関連して説明する。図5は、画像センサ集積回路のブロック図であるイメージセンサチップとも称される。チップは、以下を含む。画素アレイ100。画素アレイに入射した光が電子信号に変換され、電子信号は電荷蓄積部に結合され、電荷蓄積部の内容および電圧レベルは、フレーム期間に入射する結合光に関連する。行回路および列回路110、120。これらの回路は、各画素をリセットするために使用されるとともに、フレーム期間に亘り各画素に入射した結合光に関する情報をチップの外周部へ伝達するべく、各電荷蓄積部の内容に関連した信号を読み出すために使用される。アナログ回路130、140、150、160、230。列回路からの画素電気信号がアナログ/デジタル変換器ADC160に供給され、各画素における光レベルを表すデジタル数値に変換される。画素アレイとADCは、バイアスと基準レベル130、140、150を提供するアナログ回路によってサポートされる。デジタル回路170、180、190、200。画像拡張回路170は、ADCからのデータ出力に画像拡張機能を提供して、信号雑音比を改善する。ラインバッファ180は、デジタル画像処理と入出力機能性を促進するために、数本の画素値のラインを一時的に記憶する。190は、システムおよび/またはフレーム形式のグローバルな動作を規定するレジスタバンクである。ブロック200はチップの動作を制御する。入出力回路210、220。これらは並列入出力と直列入出力をサポートする。210は、画素値の各ビットを同時に出力する並列入出力インターフェースである。220は、画素値の各ビットが連続的に出力される直列入出力インターフェースである。位相ロックループPLL230。これはチップ全体にクロックを提供する。特定の例示的実施形態では、0.11umのCMOS技術ノードを採用した場合、行軸および列軸に沿った画素の周期的な繰り返し距離は700nm、900nm、1.1um、1.2um、1.4um、1.55um、175um、2.2um、またはこれ以上であってもよい。これらの画素サイズのうち最も小さいもの、特に700nm、900nm、1.1um、1.2um、1.4umの実装には、隣接する画素の対間またはより大きなグループ間で共有されるトランジスタが必要である。光感知機能は、相互接続層の上にある感光層によって他の垂直レベルで個別に達成されるため、各画素に関連したすべてのシリコン回路範囲を読み出し電子機器に使用できるので、非常に小さい画素は部分的な実装が可能である。感光層と、感光材料の特定の領域を読み出す読み出し回路は集積回路の別々の平面上にあるので、1画素読み出し回路と、21によって読み出される感光領域との形状上から見下ろした形状は全体的に異なり得る。例えば、画素に関連した感光領域を四角形として画定することが望ましい一方で、読み出し回路に関連した感光領域は矩形として最も効果的に画定できる。頂部の感光層がビアを介してその下の読み出し回路と接続している撮像アレイでは、金属、ビア、相互接続誘電体の様々な層を実質的に、または部分的にさえも光学的に透明にする必要はないが、しかし、実施形態によってはこれらの層は透明であってもよい。これは、相互接続スタックを横断して実質的に透明な光路を設ける必要がある前面照射されたCMOS画像センサとは対照的である。従来のCMOS画像センサのケースでは、これによって相互接続部の経路制御がさらに制約されてしまう。これにより、多くの場合、1つまたは複数のトランジスタを事実上共用できる範囲が減少してしまう。例えば、4:1での共用が採用されることが多いが、これより高い共用比率は採用されない。これに対し、頂面感光層と併用する設計の読み出し回路は、8:1および16:1の共用を採用できる。実施形態では、感光層とその下の読み出し回路との間に金属を介入させることなく、感光層をその下の読み出し回路と電気的に接続させることができる。QD装置の実施形態は、QD層とカスタム設計または事前に組み立てられた電子読み出し集積回路とを備えている。次にQD層は、カスタム設計の、または事前に組み立てられた電子読み出し集積回路上に直接形成される。いくつかの実施形態では、QD層は、回路上の何処にあるかにかかわらず、回路の少なくともいくらかの部分にわたって連続して重なり、これと接触している。いくつかの実施形態では、QD層が回路の3次元特徴の上にこれを覆って存在している場合、QD層はこれらの3次元特徴と合致する。言い換えれば、QD層とその下の電子読み出し集積回路との間には、実質的に接した界面が存在する。回路内の1つ以上の電極がQD層と接触しており、QD層に関する情報、例えばQD層上の照射線1000の量に関する電子信号を、読み出し回路へ中継することができる。QD層は、その下の回路例えば読み出し回路の全体を被覆するように連続様式で提供するか、またはパターン処理することができる。QD層が連続様式で提供された場合、フィルファクタはパターン処理によって約100アプローチでき、また、減少するとはいえ、例えばシリコンフォトダイオードを使用したCMOSセンサの場合の典型的な35よりも遥かに多い。実施形態では、QD光デバイスは、従来のCMOSデバイス製造に通常使用される設備で利用できる技術を用いて容易に製造される。例えば、1層のQDは、事前に組み立てた電子読み出し回路上に、標準的なCMOS工程であるスピンコーティング法によって溶液をコーティングし、任意選択的に、デバイス内で使用するよう仕上がりのQD層を提供するために、CMOSと適合する他の技術によってさらなる処理を施すことができる。QD層の製造には珍しい技術や困難な技術が不要であり、代わりに標準的なCMOS工程を用いることができるため、現存のCMOS工程ステップに加えた資本コスト材料費を除くの大幅な増加を行うことなく、QD光デバイスを大量生産できる。図3Cは、頂面電極の全体的により大型のアレイ内の2行×3列のサブ領域を示す。電気接触部のアレイは、その上にある感光材料の層の上層への電気的導通を提供する。1401は、感光層への1つの共用接触部を提供するべく使用される電極の共通グリッドを示す。1402は、感光層との電気的導通を行う別の接触部となる画素電極を示す。実施形態では、共通グリッド1401に-2Vの電圧バイアスを印加し、各々の結合期間の開始時に各画素電極1402に2.5Vの電圧を印加することができる。実施形態では、1402に、金属相互接続画素電極ではなく、直接非金属接触領域例えばpn接合接触部を使用できる。共通接触部1401は所与の時間にアレイにわたって1つの電極電位にあるのに対し、画素電極1402はアレイにわたって時間的と空間的に変化し得る。例えば、1402におけるバイアスが1402に流入流出する電流に関連して変化するように回路が構成されている場合には、各電極1402は、結合期間進行の全体を通じて各種の異なるバイアスを受けることができる。領域1403は、側方面内の1401と1402の間の非接触領域を示す。1403は概して、1401と1402の間に流れる暗電流を最小化するための絶縁材料である。1401と1402は概して異なる材料で構成されていてもよい。例えばこれらの各々は、例えばTiN、TiN/Al/TiN、Cu、TaN、Ni、Ptのリストから選択でき、また、このリストの材料を用いた場合、一方または両方の接触部の上に、Pt、アルカンチオール、Pd、Ru、Au、ITO、またはその他の導電材料あるいは部分的導電材料の中から選択したさらなる層あるいは1組の層を重ねることができる。例示的な実施形態では、画素電極1402は、金属相互接続画素電極ではなく、例えばシリコンp型またはn型シリコンを含むから成る半導体で構成されていてもよい。ここで述べる実施形態はそれぞれ組み合わせることが可能である。例示的な実施形態は、金属ではなくシリコン等の半導体から成る画素電極を採用した画素回路を含む。実施形態では、金属製画素電極前面または背面のいずれかの間ではなく、膜とダイオードの間に直接接続を形成できる。このアプローチまたは構造に、本明細書中で述べているその他の特徴を組み合わせることが可能である。上述の構造を使用した例示的な実施形態では、相互接続部1452は、キャパシタンス、半導体基板上の不純物領域、あるいはその他の電荷蓄積部と電気的導通している電極を形成することができる。実施形態では、電荷蓄積部は埋め込みダイオードであってもよい。実施形態では、電荷蓄積部は、埋め込みダイオードと感光層の間に金属を介入させなくても感光材料と導通できる埋め込みダイオードであってもよい。いくつかの実施形態では、電荷蓄積部に電圧が印加されると、結合期間にわたって感光膜に電流が流れることで放電が生じる。結合期間の最後には、残留電圧のサンプリングを行うことで、結合期間中に感光層が吸収した光の強度に対応した信号を生成する。別の実施形態では、画素領域をバイアスすることで、結合期間に亘り電荷蓄積部内に電圧を蓄積させることができる。結合期間の最後に電圧のサンプリングを行うことで、結合期間中に感光層が吸収した光の強度に対応した信号を生成する。いくつかの例示的な実施形態では、電荷蓄積部で放電または電圧蓄積が起こることで、感光層に亘るバイアスが結合期間にわたって変化し得る。これによって次に、感光材料に流れる電流の速度が結合期間にわたって変化する。さらに、感光材料は、光伝導利得を持ったナノ結晶材料であってもよく、また、電流の速度は、感光層が吸収した光の強度と非線形関係にあってもよい。この結果、いくつかの実施形態では、回路を使用することで、画素領域からの信号を、結合期間にわたって画素領域が吸収した光の強度と線形の関係を持つデジタル画素データに変換できるようになる。感光材料の非線形的性質を用いることで高いダイナミックレンジを提供でき、同時に、読み出した信号を、回路を用いて線形化することで、デジタル画素データを提供できる。以下では、画素領域から信号を読み出す例示的な画素回路についてさらに説明する。図3Aは、閉鎖型の単純なパターン1430例えば概念図、1432例えば、光検出器構造の作成に使用するビアを示す。閉鎖型の単純な図1430~1432では、接地され包囲された四角形の電気相互接続部1450の中央範囲に、正バイアスされた電気相互接続部1452が設けられている。四角形の電気相互接続部1450は接地されるか、または、画素領域内の感光材料に亘ってバイアスするために別の基準電位にあってもよい。例えば、相互接続部1452を正電圧でバイアスし、相互接続部を負電圧でバイアスすることで、電極間における、画素領域内のナノ結晶材料に所望の電圧降下を提供することができる。この構成では、層が反応性を有する照射線1000が四角形範囲内に入ると、電荷が発生し、これが誘引されて、中央の正バイアスされた電気相互接続部1452に向かって移動する。これらの閉鎖型の単純なパターンが層の一つの範囲に亘り複製されている場合には、それぞれの閉鎖型の単純なパターンが、内部四角形範囲上に入る入射照射線1000に関連した電荷を捕獲する画素の一部または全体を形成する。例示的な実施形態では、電気相互接続部1450は、画素領域のアレイにとっての共通電極を形成しているグリッドの一部であってもよい。相互接続部1450の各側部は隣接する画素領域によって共有され、隣接する画素の周囲に電気相互接続部の一部を形成していてもよい。この実施形態では、この電極上の電圧がすべての画素領域についてまたは、隣接する画素領域の複数の組について同一であってもよい一方で、相互接続部1452上の電圧は、結合期間にわたり、画素領域内の感光材料が吸収した光の強度に基づいて変化し、さらに、各画素領域に対して画素信号を生成するために読み出される。例示的な実施形態では、相互接続部1450は、各画素領域について電気相互接続部1452の周囲に境界を形成していてもよい。相互接続部1452と同じ層上に共通の電極を形成し、相互接続部1450の周囲に横方向に位置決めすることができる。いくつかの実施形態では、画素領域内の感光材料の頭上または下にグリッドを形成することができるが、しかし依然として、電極上のバイアスが画素領域周囲に境界条件を作り出し、隣接する画素領域との間のまたぎを減少させている。実施形態では、上記の感光材料は、画素電極、電荷蓄積部、または埋め込みダイオードと、上記感光材料と上記電極、電荷蓄積部、または埋め込みダイオードとの間に金属を介入させずに、直接的な電気的導通状態にあってもよい。図3Bは、電気相互接続部の開放型の単純なパターンを示す。この開放型の単純なパターンは、概して閉鎖型パターンを形成していない。開放型の単純なパターンは、正バイアスされた電気相互接続部1452と接地部1450の間の範囲に照射線1000が入射した結果生じた電荷を包囲しないが、しかし、2つの電極相互接続部の間の範囲内で発生した電荷が誘引され、正バイアスされた電気相互接続部1452へ移動される。分離された開放型の単純な構造を含んだアレイは、入射した照射線1000の位置と、これに対応する画素割り当てとを識別するために使用できる電荷アイソレーションシステムを提供する。上述と同様に、電気相互接続部1450は接地されていても、または他の何らかの基準電位にあってもよい。いくつかの実施形態では、電圧が画素アレイに印加されるように、電気相互接続部1450は例えば、その下の相互接続の層を介して他の画素の対応する電極と電気接続していてもよい。他の実施形態では、相互接続部1450は複数の画素領域に亘り直線状に延び、行または列にかかった共通の電極を形成している。次に、画素領域から信号を読み出すために使用できる画素回路について説明する。上で説明したように、図1のQDPC100内の画素構造1500は画素レイアウト1600を設けていてもよく、ここで、画素レイアウト1600は、垂直、平坦、対角等の複数のレイアウト構成を備えていてもよい。画素構造1500は、嵌め込み式の画素回路1700をさらに設けていてもよい。画素構造は、光検出器構造1400と画素回路1700の間の電気相互接続部1404に関連付けられていてもよい。実施形態では、図1のQDPC100内の量子ドット画素1800は、各量子ドット画素1800、量子ドット画素1800の群、画素アレイ内のすべての量子ドット画素1800に嵌め込まれた、あるいはこれらに特化した画素回路1700を設けることができる。様々な量子ドット画素1800のアレイ内がそれぞれ異なる画素回路1700を設けていても、あるいは個別の画素回路1700を全く設けていなくてもよい。実施形態では、画素回路1700は、次の機能または装置のための画素回路1700を設けることができる。即ち、バイアス、電圧バイアス、電流バイアス、電荷転送、増幅器、リセット、サンプルおよび保持、アドレス論理、デコーダ論理、メモリ、TRAMセル、フラッシュメモリセル、利得、アナログ加算、アナログ/デジタル変換、抵抗ブリッジなどである。実施形態では、画素回路1700は、次の複数の機能を設けていてもよい。即ち、読み出し、サンプリング、相関二重サンプリング、サブフレームサンプリング、タイミング、結合、サミング、利得制御、自動利得制御、オフセット調整、較正、オフセット調整、メモリ記憶、フレームバッファリング、暗電流減算、ビニングなどである。実施形態では、画素回路1700は、QDPC100内の他の回路への電気接続部を設けていてもよく、他の回路には例えば、少なくとも1つの第2量子ドット画素1800内に配置された他の回路、列回路、行回路、QDPC100の機能構成部2004内の回路、または、QDPC100の集積システム2200内の他の特徴2204などがある。画素回路1700に関する設計柔軟性は、幅広い製品向上と技術革新を提供する。量子ドット画素1800内の画素回路1700の形式は、回路を全く設けずに相互接続電極のみのものから、バイアス、リセット、バッファリング、サンプリング、変換、アドレス指定、メモリ等の機能を提供する回路まで複数あってもよい。実施形態では、電気信号を調整または処理する電子機器を複数の方法で配置および構成できる。例えば、信号の増幅を、各画素にて、画素群にて、各列または行の最後にて、信号がアレイから転送された後、信号がチップ2000から転送される直前、などに実行することができる。別の場合では、アナログ/デジタル変換を、各画素にて、画素群にて、各列または行の最後にて、チップ2000の機能構成部2004内で、信号がチップ2000から転送された後、などに実行することができる。さらに、任意レベルでの処理を、その一部分を或る場所で実行し、2つ目の部分を別の場所で実行するというように、数段階のステップにて実行することができる。この一例は、アナログ/デジタル変換を、例えば、アナログ結合を画素1800で、より高速のアナログ/デジタル変換を機能構成部2004のチップ2000の一部として、2ステップで実行するというものであってもよい。実施形態では、例えば、各画素はその読み出し回路に関連した較正レベルを持つという事実を補正するために、異なる電子機器構成には異なる後処理レベルが必要である。QDPC100は、各画素にて、読み出し回路を較正、利得、メモリ機能などと共に提供することができる。QDPC100の高度な集積構造のために、量子ドット画素1800およびチップ2000レベルにおいて回路の利用が可能になり、これにより、QDPC100がチップ上全体における画素センサシステムと成り得る。いくつかの実施形態では、QDPC100は、CCDやCMOS等の従来の半導体技術と組み合わせた量子ドット材料200をさらに備えていてもよい。画素回路は、量子ドット材料200と接触した電極から開始し、画素から他の処理設備例えば、下にあるチップ200または量子ドット画素1800の機能構成部2004へ信号または情報が転送されると終了する構成部を含むように画定することができる。量子ドット材料200上の電極から開始し、信号が解釈または読み出される。実施形態では、量子ドット材料200は、照射線1000に反応して電流を変化させることができる。量子ドット画素1800は、読み出し可能な信号を生成するためにバイアス回路1700を必要とする場合もある。次に、この信号が増幅され、読み出すべく選択される。実施形態では、光検出器のバイアスは非時変または時変であってもよい。空間と時間を変化させることでクロストークが減少し、また、量子ドット画素1800の寸法を縮小させることができるので、量子ドット画素1800同士間の接続が必要になる。バイアスは、画素1800の角とその間のドットにおいて接地することで実装できる。バイアスは読み出し実行時のみに行われるので、隣接する画素1800上のいずれのフィールドも、隣接する画素1800上で同一のバイアスを強制したり、最初に奇数列を読み出し次に偶数列を読み出したりすることがない。電極および/またはバイアスは、画素1800間でも共用できる。バイアスは電圧源または電源として実装できる。電圧は多数の画素に亘り印加されるが個別に感知される、または、単一の大型のバイアスとして対角線上の一連の画素1800に亘り印加される。電源は1つの行の最初から最後に向けて電流を駆動し、この電流を列に亘り読み出すことができる。これにより、関与する電流のレベルを上げ、読み出しノイズレベルを減少することができる。実施形態では、バイアススキームまたは電圧バイアスの構成を用いることで、フィールドの構成によって画素間のアイソレーションを生じさせることが可能である。画素の容量内で生成された電子孔の対のみがその画素内に流れることができるよう、電流が各画素内を流れる。これにより、物理的な分離を行うことなく、静電的に実施される画素間アイソレーションとクロストーク低減が可能になる。これは、物理的アイソレーションとクロストーク低減の間の連係を壊す。実施形態では、画素回路1700は画素読み出しのための回路を含んでいてもよい。画素読み出しは、量子ドット材料200から信号を読み出して、これを他の構成部1900、チップ機能構成部2004、結合システム2200の他の特徴2204、またはこれ以外のチップ外構成部へ転送する回路を設けていてもよい。画素読み出し回路は、例えば3T回路や4T回路等の、量子ドット材料200インターフェース回路を設けていてもよい。画素読み出しは、画素信号の各種読み出し方法、画素信号、印加電圧の各種変換方法を設けていてもよい。画素の読み出しには、量子ドット材料200との多数の金属接触部例えば2、3、4、20個などが必要である。実施形態では、画素の読み出しには、感光材料と画素電極、電荷蓄積部、または埋め込みダイオードとの間の直接的な電気的導通が関与し、この際、上記感光材料と上記画素電極、電荷蓄積部、埋め込みダイオードとの間に金属を介在させる必要はない。これらの電気接触部はそのサイズ、バリアの程度、静電容量などがカスタム構成のものであってもよく、例えばショットキー接触部等のその他の電気構成部を設けていてもよい。画素読み出し時間は、照射線1000によって誘発された電子孔の対の持続時間例えば、数ミリ秒間または数マイクロ秒間に関連していてもよい。実施形態では、この時間は量子ドット材料200の工程ステップ、例えば持続性、利得、ダイナミックレンジ、ノイズ効率などに関連していてもよい。本明細書で述べる量子ドット画素1800は、幅広い画素レイアウト1600にて配列できる。図4A~図4Pを参照すると、例えば、ベイヤーBayerフィルタレイアウト1602等の従来の画素レイアウト1600は、平面に配列された画素の群分けを含み、ここで、各種画素は各色の照射線1000に感度を有する。ほとんどの汎用デジタルカメラに使用されているような従来の画像センサでは、画素は照射線1000の異なる色に感応するようになっており、これはカラーフィルタの使用によって為され、カラーフィルタはその下にある光検出器の上に、光検出器が特定の周波数範囲または色の照射線1000に反応する信号を生成できるように配置されている。この構成では、各色画素のモザイクは、多くの場合、カラーフィルタアレイまたはカラーフィルタモザイクと称される。各種パターンの使用が可能であるが、最も典型的なパターンは図4Aに示すベイヤーフィルタパターン1602であり、ここでは2個の緑画素、1個の赤画素、1個の青画素を使用し、緑画素多くの場合輝度感応素子と称されるは四角形の1対曲線上に位置決めされ、赤画素と青画素多くの場合、色差感応素子と称されるはもう1本の対角線上に位置決めされている。2個目の緑画素の使用は、人間の眼の緑色の光に対する感度を模倣するために用いられている。ベイヤーパターンでのセンサアレイの行出力は信号のパターンで構成されているので各々の行出力は光の1色のみに対応する、デモザイクアルゴリズムを使用して、各ポイントでの赤値、緑値、青値が補間される。各種アルゴリズムにより、仕上がり画像の品質が変化する。アルゴリズムは、カメラ上の計算要素によって、またはカメラ外部に配置された別個の画像処理システムによって付加することができる。量子ドット画素は、ベイヤーのRGBパターン等の従来のカラーフィルタシステムパターンに配列できるが、しかし、例えばシアン、マゼンタ、黄CMY等のより多量の光を伝送するのにより適したその他のパターンを使用することも可能である。赤、緑、青RGBカラーフィルタシステムは、一般に、CMYシステムよりも多くの光を吸収するものとして知られている。RGBシアンまたはRGBクリア等のより進化したシステムを量子ドット画素と共に使用することも可能である。一実施形態では、ここで説明している量子ドット画素1800は、ベイヤーパターン1602を模倣したモザイク形式で構成されているが、しかし、カラーフィルタを使用するよりも、量子ドット画素1800を、カラーフィルタを使用せず、選択した色または色群の照射線1000に反応するように構成することができる。そのため、一実施形態でのベイヤーパターン1602は、1組の感緑性、感赤性、感青性の量子ドットピクセル1800を含む。実施形態では、照射線1000の各色をろ過するためにフィルタを使用していないため、各画素によって見られる照射線1000の量は遥かに多い。画像センサは、感光材料に入射する光の強度に応じて変化する、各画素領域内の感光材料からの信号を検出する。例示的な一実施形態では、感光材料は、相互接続したナノ結晶の連続した膜である。電極を用いて各画素範囲をバイアスする。画素回路を使用して、各画素領域に対して、或る時間にわたり電荷蓄積部内の信号を集積する。回路は、結合期間中に感光層に入射した光の強度に比例する電気信号を保存する。次に、画素回路から電気信号を読み出して、画素素子のアレイに入射した光に対応したデジタル画像を構成するように処理する。例示的な実施形態では、画素回路は、感光材料の下の、集積回路デバイス上に形成されている。例えば、ナノ結晶感光材料をCMOS集積回路デバイス上に配置して、画像センサを形成することができる。CMOS集積回路からの金属接触層を、画素領域をバイアスする電極に接続できる。2008年4月18日に提出されたMaterials,SystemsandMethodsforOptoelectronicDevicesというタイトルの米国特許出願第12/106、256号米国公開特許出願2009/0152664号は、本発明の例示的な実施形態と共に使用できる光電子デバイス、システム、材料についてさらに説明しており、その全体は本明細書中に参照により援用される。これは、単に例示的な一実施形態でしかなく、これ以外の実施形態では別の光検出器および感光材料を使用できる。例えば、実施形態はシリコンまたはガリウムヒ素GaAs光検出器を使用することができる。例示的な実施形態では、高解像度を達成するために多数の画素素子を設けた画像センサを提供できる。例えば、4、6、8、12、24メガピクセルまたはこれ以上のメガピクセルのアレイを提供することが可能である。このような多数の画素素子を、対角寸法約0.84cm1/3インチまたは0.63cm1/4インチという小範囲を持った画像センサ集積回路を製造する望ましさと共に用いるには、小型の個々の画素を使用することが必要となる。望ましい画素形状は、例えば1.75umの直線側部寸法、1.4umの直線側部寸法、1.1umの直線側部寸法、0.9umの直線側部寸法、0.8umの直線側部寸法、0.7umの直線側部寸法を含む。実施形態は、100またはほぼ100の各画素の領域が、画像中の入射光を実質的に吸収する感光材料を確実に含むことで、大型のフィルファクタを可能にするシステムを含む実施形態は、大きな主光線許容角を提供する画像化システムを含む。実施形態は、マイクロレンズが不要な画像化システムを含む。実施形態は、フィルファクタが増加したためにマイクロレンズの特定の配置マイクロレンズシフトに対しては低感度の画像化システムを含む。実施形態は、非常に高感度の画像センサを含む。実施形態は、光入射側に隣接する第1層が入射光を十分に吸収し、トランジスタを含み得る半導体回路が電子読み出し機能を実行する画像化システムを含む。実施形態は、強力な吸収力を持った、つまり吸収長1/alphaが例えば1um未満と短い感光材料を含む。実施形態は感光材料を備えた画像センサを備えており、ここで、可視波長スペクトルにわたる、赤色630nmまでを含む実質的にすべての光が、感光材料の約1マイクロメートル未満の厚み内に吸収される。実施形態は画像センサを含み、この画像センサにおいて、画素の側方空間寸法は約2.2um、1.75um、1.55um、1.4um、1.1um、900nm、700nm、500nmであり、感光層は1um未満で、対象のスペクトル範囲例えば、例示的な実施形態では可視スペクトルに亘り実質的に光を吸収し、また、隣接した画素間のクロストーク光と電気の組み合わせは30未満、20未満、15未満、10未満、または5未満である。実施形態は画素回路を含み、この画素回路は、感光材料と組み合わせて機能し、また、暗電流、雑音、感光性不均一性、暗電流不均一性のうちの少なくとも1つが、画素回路を設けた感光材料の手段によって最小化される。実施形態は、少ない追加製造コストで達成でき、CMOSシリコン製造ファウンドリにおいて達成できるあるいは実質的または部分的に達成される、集積および処理アプローチを含む。図6Aは、感光材料がシリコンダイオードと密接に接触して結合されている、前面照射されたCMOS画像センサ画素を示す。601は、画像センサが上に製造されたシリコン基板を示す。603はシリコン内に形成されたダイオードを示す。605は金属相互接触部であり、607は、集積回路内およびこれに亘り電気信号を伝達するべく機能する中間層誘電体スタックである。609は、画像化される光の主要な吸収場所となる感光材料である。611は、感光材料から光キャリアを収集するべく、感光材料を電気バイアスするために使用される透明電極である。613は、有機物質またはポリマー封止材料例えパリレン、あるいはSi3N4等の無機物質、もしくはこれらの組み合わせを組み込んだスタックのうちの少なくとも1つから成っていてもよいパッシベーション層である。613は、下にある材料と回路を、水や酸素の衝突等の環境的影響から保護するべく機能する。615は、色画像化の達成を補助するべく使用される、スペクトル選択的な光送信機であるカラーフィルタアレイ層である。617は、感光材料609上への光の集束を補助するマイクロレンズである。図6Aを参照すると、実施形態では、照射によって感光性付与材料609にて生成された光電流を、感光材料609からダイオード2へ高い効率で転送することができる。多くの入射光子が感光性付与材料5によって吸収されるので、ダイオード603が優れた光検出器としての機能を果たす必要がなくなる。その代わりに、最大限の電荷伝送と最小源の暗電流を可能にするダイオードとしての役割が主な機能となる。図6Aを参照すると、ダイオード603は表面に感光性付与材料609を使用し、埋め込むことができる。感光性付与材料609の厚みは約500nmであってもよく、また100nm~5umの範囲内であってもよい。実施形態では、光変換オペレーションとn型シリコンダイオード603の空乏化とを実行するために、p型の感光性付与材料609を採用することができる。感光性付与材料609とシリコンダイオード603の間の接合を、この例ではpnヘテロ接合と称する。図6Aを参照すると、電気バイアスがない状態で、n型シリコン603とp型感光性付与材料609が平衡に達する、つまりこれらのフェルミ準位が整合するようになる。例示的な実施形態では、その結果生じるバンド屈曲が、p型感光性付与材料609内で内蔵電位を発生させ、そこに領域空乏化が形成されるようにする。シリコン回路内に適切なバイアスをかけるとこの電位差は、例えば図6Aの611、603間の差によって加えられる、付加された電位によってこの電位の振幅が拡張し、その結果、空乏領域が深まりp型感光性付与材料609内に到達する。これによって生じた電場により、感光性付与材料609から光電子が抽出され、nシリコン層603内に移される。シリコン603へのバイアスとドーピングにより、感光層609からの光電子の収集が達成され、さらに、通常バイアス下での例えば、通常範囲1~5Vで3Vn型シリコン603の完全空乏化を達成できる。第2接触部例えば図6Aの611から感光層609に亘り材料を抜き取り、孔が形成されている。図6Aを参照すると、垂直デバイスのケースでは、接触部611を感光性付与材料609の頂上に形成することができる。図6Bは、感光材料がシリコンダイオードと密接に接触して結合されている、前面照射されたCMOS画像センサ画素を示す。631は、画像センサが上に製造されたシリコン基板である。633は、シリコン内に形成されたダイオードを示す。639は金属層相互接続部であり、637は、集積回路内およびこれに亘り電気信号を伝達させる層間誘電体スタックである。641は、画像化される光の主要な吸収場所となる感光材料である。643は、感光材料から光キャリアを収集するべく、感光材料を電気バイアスするために使用される透明電極である。645は、有機物質またはポリマー封止材料例えパリレン、あるいはSi3N4等の無機物質、もしくはこれらの組み合わせを組み込んだスタックのうちの少なくとも1つから成っていてもよいパッシベーション層である。645は、下にある材料と回路を、水や酸素の衝突等の環境的影響から保護するべく機能する。647は、色画像化の達成を補助するべく使用される、スペクトル選択的な光送信機であるカラーフィルタアレイ層である。649は、感光材料641上への光の集束を補助するマイクロレンズである。635は、感光材料641とダイオード633の間に設けられた材料である。635は追加の埋め込み層と称することができる。例示的な実施形態はp型シリコン層を含む。例示的な実施形態は、半導体等の非金属材料を含み、および/または、ポリマー材料および/または有機材料を含むこともできる。実施形態では、材料635は、電荷が感光材料からダイオードへと流れることができる十分な伝導性を持った経路を設けることができるが、しかし、これは金属相互接続部ではない。実施形態において、635は、この例示的実施形態ではダイオード表面を不動態化し、埋め込みダイオードを作成するこの追加層の頂上にある感光材料の代わりとなるべく機能する。図6Cを参照すると、実質的に横方向の装置が形成され、ここで、感光性付与材料659の下にあるシリコン661の頂上に設けられた電極を採用することができる。実施形態では、電極661は、例えばTiN、TiOxNy、Al、Cu、Ni、Mo、Pt、PtSi、またはITO等の、金属または他の導体を用いて形成できる。図6Cを参照すると、実質的に横方向の装置が形成され、ここで、感光性付与材料659の下に位置するpドープシリコン661をバイアスのために採用できる。例示的な実施形態は、画素素子のアレイを使用して画像の検出を行う画像センサを提供する。画素素子は感光材料を含んでいてもよく、この感光材料をここでは感光性付与材料とも称しており、これは図6Aの609、図6Bの641、図6Cの659、図7Aの709、図8中の光801が入射する充填楕円形、図9の903、図10の1003、図11A~図11Fの1103に相当する。図6Cは、感光材料がシリコンダイオードと密接に接触して結合されている、前面照射されたCMOS画像センサ画素を示す。この実施形態では、感光材料がシリコン基板によって直接バイアスされる。そのためこの実施形態では感光材料の頂部に透明電極を設ける必要がない。651は、上に画像センサが作成されたシリコン基板を示す。653はシリコン内に形成されたダイオードを示す。655は金属相互接続部であり、657は、集積回路内およびこれに亘り電気信号を伝達させる層間誘電体スタックである。659は、画像化される光の主要な吸収場所である感光材料である。661はシリコン基板651の1つの例示的な領域でありであり、感光材料から光キャリアを収集できるようにするべく感光材料を電気バイアスするために使用される。663は、有機物質またはポリマー封止材料例えパリレン、あるいはSi3N4等の無機物質、もしくはこれらの組み合わせを組み込んだスタックのうちの少なくとも1つから成っていてもよいパッシベーション層である。663は、下にある材料と回路を、水や酸素の衝突等の環境的影響から保護するべく機能する。655は、色画像化の達成を補助するべく使用される、スペクトル選択的な光送信機であるカラーフィルタアレイ層である。667は、感光材料659上への光の集束を補助するマイクロレンズである。図7Aは、感光材料がシリコンダイオードと密接に接触して結合されている、背面照射されたCMOS画像センサ画素の断面を示す。705は、上に画像センサが形成されたシリコン基板を示す。707はシリコン内に形成されたダイオードを示す。703は金属相互接続部であり、701は、集積回路内およびこれに亘り電気信号を伝達させる層間誘電体スタックである。709は、画像化される光の主要な吸収場所である感光材料である。711は、感光材料から光キャリアを収集できるようにするべく、感光材料を電気バイアスするために使用される透明電極である。713は、有機物質またはポリマー封止材料例えパリレン、あるいはSi3N4等の無機物質、もしくはこれらの組み合わせを組み込んだスタックのうちの少なくとも1つから成っていてもよいパッシベーション層である。713は、下にある材料と回路を、水や酸素の衝突等の環境的影響から保護するべく機能する。715は、色画像化の達成を補助するべく使用される、スペクトル選択的な光送信機であるカラーフィルタアレイ層である。717は、感光材料709上への光の集束を補助するマイクロレンズである。図7Bは、感光材料がシリコンダイオードと密接に接触して結合された、背面照射されたCMOS画像センサ画素の断面図を示す。735は、画像センサが上に製造されたシリコン基板である。737は、シリコン内に形成されたダイオードを示す。733は金属層相互接続部であり、731は、集積回路内およびこれに亘り電気信号を伝達させる層間誘電体スタックである。741は、画像化される光の主要な吸収場所である感光材料である。743は、感光材料から光キャリアを収集するべく、感光材料を電気バイアスするために使用される透明電極である。745は、有機物質またはポリマー封止材料例えパリレン、あるいはSi3N4等の無機物質、もしくはこれらの組み合わせを組み込んだスタックのうちの少なくとも1つから成っていてもよいパッシベーション層である。745は、下にある材料と回路を、水や酸素の衝突等の環境的影響から保護するべく機能する。747は、色画像化の達成を補助するべく使用される、スペクトル選択的な光送信機であるカラーフィルタアレイ層である。749は、感光材料5上への光の集束を補助するマイクロレンズである。739は感光材料741とダイオード737の間にある材料である。739は追加の埋め込み層とも称される。例示的な実施形態はp型シリコン層を含む。例示的な実施形態は、半導体等の非金属材料を含み、および/または、ポリマー材料および/または有機材料を含むこともできる。実施形態では、材料739は、電荷が感光材料からダイオードへと流れることができる十分な伝導性を持った経路を設けることができるが、しかし、これは金属相互接続部ではない。実施形態において、739は、この例示的実施形態ではダイオード表面を不動態化し、埋め込みダイオードを作成するこの追加層の頂上にある感光材料の代わりとなるべく機能する。図8は、感光材料がシリコンチップに背面から結合されている、背面照射された画像センサの回路図である。801は、感光材料下向き矢印が入った円で示すを照射している光を示す。803は、感光材料をバイアスする電極である。これは、透明電極図7Aの711、または電気バイアスを提供するために使用されるシリコン基板図7Bの743の領域に相当する。805はシリコンダイオードである図6A、図6B、図6C、図7A、図7B中の、それぞれ603、633、653、707、737に相当する。805は電荷蓄積部とも称される。805は埋め込みダイオードとも称される。807はシリコン金属の前面にある電極であり、M1のトランジスタゲートにつながれている。809はトランジスタM1であり、ダイオードを、センスノードと読み出し回路のその他の部分とから分離させている。このトランジスタのゲートが807である。電荷をダイオードとセンスノード811の間で転送するために、このゲートに転送信号が供給される。811はセンスノードである。センスノードはダイオードから分離されており、これが読み出しスキームに柔軟性を与える。813はシリコン金属の前面にある電極であり、M2のトランジスタゲートにつながれている。815はシリコン金属の前面にある電極であり、M2のトランジスタドレインにつながれている。815は基準電位部と称される。815はリセットのためのVDDを提供できる。817はトランジスタM2であり、リセット装置として機能する。これは、読み出し実行前にセンスノードを初期化するために使用される。さらに、集積前にM1とM2の両方が電源オン状態である時ダイオードを初期化するためにも使用される。このトランジスタのゲートは813である。センスノード811をリセットするために、このゲートにリセット信号が供給される。819はトランジスタM3であり、センスノード電圧の読み出しに使用される。821はトランジスタM4であり、画素を読み出しバスと接続するために使用される。823はシリコン金属の前面に設けられた電極であり、M4のゲートにつながれている。電極数値が高い場合は、画素が読み出しバスvcolを駆動している。825は読み出しバスvcolである。801、803、805はシリコンの背面に設けられている。807~825はシリコンの前面に設けられ、金属スタックとトランジスタを含む。図8を参照すると、背面の設備の説明を補うために対角線が含まれている。この線の右側にあるトランジスタは、前面側に形成されている。対角線左側のダイオードと感光材料は背面側にある。ダイオードは背面側から基板を通り、前面側付近にまで延びている。これにより、電荷を画素回路のダイオードからセンスノード811へ転送するために、前面側のトランジスタ間に接続が形成される。図8を参照すると、画素回路は、感光材料を除き、すべての回路素子のセットとして定義できる。画素回路は読み出し回路を含み、読み出し回路はソースフォロワトランジスタ819と、行選択ゲート823を設けた行選択トランジスタ821と、列読み出し部825とを設けている。図12を参照すると、実施形態において画素回路は次の方法で動作する。第1リセット図12のaを実行して、センスノード図8の811とダイオード図8の805を結合前にリセットする。トランジスタ図8の817をリセットし、第1リセット中に電荷転送トランジスタ図8の809を開く。これにより、センスノード図8の811が基準電位例えば3ボルトにリセットされる。ダイオードは、空乏化されると、固定電圧に据え置かれる。ダイオードが据え置かれるこの固定電圧は、ダイオードの空乏電圧と称される。リセットによってダイオードが空乏化し、これによりダイオードの電圧がリセットされる例えば1ボルト。電圧は据え置かれているので、センスノードと同じ電圧レベルには達しない。次に、電荷転送トランジスタ図8の809が閉じ図12のb、センスノードをダイオードからアイソレートする結合期間が開始する。結合期間中に、電荷が感光材料からダイオード内に結合される図12のc。感光性膜をバイアスする電極の電圧はダイオードよりも低いので例えば0ボルト、材料全体に電圧差が生じ、電荷がダイオードに結合される。電荷は、材料とダイオードの間の非金属接触領域を介して結合される。実施形態では、これは感光材料とダイオードのnドープ領域との間の接合部である。実施形態では、感光材料とダイオードの間に他の非金属層例えばp型シリコンが存在する。感光材料との界面によってダイオードが埋め込まれ、さらに、ホール蓄積層を提供することで、nドープ領域の表面が不動態化される。これにより、ダイオードの頂面に形成された酸化シリコンによって発生するノイズと暗電流が低減する。結合期間の後、読み出しの直前にセンスノードの第2リセット図12のdが起こるダイオードがアイソレートされたまま、リセットトランジスタがオンになる。これにより、読み出しのための周知の開始電圧が提供され、結合期間中にセンスノードに導入されたノイズ/漏電が除去される。画素読み出しのためのこの二重リセット工程は真の相関二重サンプリングと称される。次に、リセットトランジスタが閉じ、電荷転送トランジスタが開き図12のe、電荷がダイオードからセンスノードへ転送され、この電荷がソースフォロワおよび列ラインを介して読み出される。図6Aを参照すると、感光性付与材料609を使用することで、対象のスペクトル範囲に亘りシリコンよりも短い吸収長が得られる。感光性付与材料は、1um以下の吸収長を提供する。図6Aを参照すると、感光性付与材料609から、ダイオード603を介してその下の読み出し結合された回路への高効率の光キャリア転送が達成される。図6Aを参照すると、既述のシステムは、ダイオード603を介して感光材料609とシリコン読み出し回路を結合することでで、暗電流および/またはノイズ、および/または光反応の感光性不均一性、および/または暗電流不均一性の最小化を達成できる。図6Aを参照すると、感光材料609の例は、コロイド状量子ドットから成る緻密な薄膜を含む。この薄膜の構成材料には、PbS、PbSe、PbTe、CdS、CdSe、CdTe、Bi2S3、In2S3、In2Se3、SnS、SnSe、SnTe、ZnS、ZnSe、ZnTeが含まれる。ナノ粒子は直径1~10nmであってもよく、実質的に単分散されていてもよい、つまり寸法と形状が実質的に同一であってもよい。これらの材料は、有機リガンドおよび/または架橋剤を含んでいてもよく、これらは、表面不動態化を補助し、組み合わせることで量子ドット間の電荷転送を促進する長さと伝導性を備えている。図6Aを参照すると、感光材料609の例は、対象の波長範囲のいくつかまたはすべてに含まれる光を強力に吸収する有機材料で構成された薄膜を含む。構成材料には、P3HT、PCBM、PPV、MEH-PPV、さらに、銅フタロシアニンおよび関連する金属フタロシアニンが含まれる。図6Aを参照すると、感光材料609の例は、CdTe、銅とインジウム、ガリウム、セレン化合物ジセレニドCIGS、Cu2ZnSnS4CZTS、またはAlGaAs等のIII-V族材料を含む、無機材料から成る薄膜を備えている。図6Aを参照すると、利点の中でもとりわけ暗電流を低減する方法で、感光材料609をダイオード603と直接結合できる。感光材料609とシリコンダイオード603の直接結合により、ダイオード表面上の界面トラップに伴う暗電流が低減する。この概念は、電荷をダイオードから浮遊センスノード内にほぼ完全に転送可能とすることで、真の相関二重サンプリングオペレーションを可能にする。図6A、図6B、図6Cを参照すると、各々の感光性付与材料609、641、659は前面照射された画像センサと結合することが可能で、これによりこの画像センサの感度を増大し、クロストークを低減するべく機能することができる。感光性付与材料609、641、659と、これに対応する各ダイオード603、633、653との間に電気接続が形成される。図7A、図7Bを参照すると、それぞれの感光性付与材料709、741を背面照射された画像センサと結合することが可能で、これによりこの画像センサの感度を増大し、クロストークを低減させるように機能することができる。第1ウェーハの頂部に第2ウェーハを付加し、シンニング薄膜化を施し、さらなる任意の注入および表面処理を行うと、実質的に平坦なシリコン表面となる。この材料に感光性付与材料709、741を結合することができる。感光性付与材料の電気バイアスは、実質的に側方または垂直方向において達成できる。図6Aを参照すると、これは実質的に垂直バイアスのケースと称することができ、ダイオード603と頂部電極611の間の感光性付与材料609に亘りバイアスが提供される。このケースでは、頂部電極611は、感知する光の波長を透過させることが望ましい。頂部電極611の形成に使用できる材料の例には、Mo03、ITO、AZOや、BPhen等の有機材料や、アルミニウム、銀、銅、ニッケル等の金属の極薄膜が含まれる。図6Bを参照すると、これは実質的に側方または共面バイアスのケースと称することができ、ダイオード633とシリコン基板電極639の間の感光性付与材料641に亘りバイアスが提供される。図6Cを参照すると、これは一部側方、一部垂直バイアスのケースと称することができ、ダイオード653と電極661の間の感光性付与材料659に亘りバイアスが提供される。図9は、画像センサデバイスの断面を示す。901は基板であり、さらに回路、金属、層間誘電体、頂部金属を含むことができる。903は、901内、そして恐らく905内の金属を用いてこれらに接触している連続的な感光材料である。905は透明または部分的に透明であるか、波長選択的に透明な材料であり、903の頂部に設けられている。907は、デバイス頂部からの入射し、領域905上に非直角的に到達する光が、隣接する画素例えば909に伝達されないようにする半透明材料であり、この隣接する画素への光の伝達が生じた場合、これは光学的クロストークと称される。図10は画像センサデバイスの断面を示す。1001は基板であり、さらに回路、金属、層間誘電体、頂部金属を含むことができる。1003は、1001内、そして恐らく1005内の金属を用いてこれらに接触している感光材料である。1005は透明または部分的に透明であるか、波長選択的に透明な材料であり、1003の頂部に配置されている。1007は、デバイス頂部からの入射し、領域1005上に、そしてそこから1003上に非直角的に到達する光が、隣接する画素例えば1009または1011に伝達されないようにする半透明材料であり、この隣接する画素への光の伝達が生じた場合、これは光学的または電気的な、あるいは光学的および電気的なクロストークと称される。図11A~図11Fは、図9に示したもの等の光学的クロストーク低減構造の製造手段を断面図で示す。図11Aは、感光材料1103とこれに続く1または複数の層1105とが上に付着した基板1101を示し、層1105には封止材、パッシベーション材料、誘電体、カラーフィルタアレイ、マイクロレンズ材料がその例として含まれる。図11Bでは、画素化された領域を画定するために、層1105がパターン処理、エッチング処理されている。図11Cでは、図11Bに示した構造上を一面の金属1107が付着して覆っている。図11Dでは、図11Cの構造を、方向性を持ってエッチングし、1107から水平面上の領域を除去し、垂直面上の領域は残している。これにより得られた垂直な金属層が、仕上がり構造で隣接する画素同士の間において光を弱める。図11Eでは、さらなるパッシベーション/封止/カラー/マイクロレンズの1または複数の層を1109として付着させている。図11Fでは、構造は平坦化されている。図9を参照すると、感光層903とカラーフィルタアレイ905の頂部の間のパッシベーション層にできた凹部の側壁に、反射性材料の薄膜907例えば、材料により10~20nmを付着させることで、画素間の光学的クロストークを低減することができる。層905は側壁に付着されているため、その最小厚みはリソグラフィ工程の最小限界寸法によってではなく、材料の光学特性によってのみ画定される。実施形態では、薄い、例えば5~10nm誘電体透明エッチング停止層をブランケット膜として感光材料上に付着させた。このエッチング停止層の上に、より薄い例えば50~200nm同様の透明誘電体パッシベーション層Si02を付着させた。単位当たりの画素のサイズのチェッカーボードパターンをエッチングし、トポロジー上に10nmのアルミニウム金属層を、コンフォーマル法例えば、化学蒸着法CVD、プラズマCVDPECVD、原子層堆積法ALDによって付着させ、次に、方向性異方性反応性イオンプラズマエッチング工程によって、パターンの凹型部分の底部から金属を除去した。凹型範囲を同じ透明なパッシベーション誘電体SiO2でいっぱに充填して、例えば化学機械研磨か背面エッチングのいずれかによって平坦化処理を施せる程十分に厚い膜を提供した。上記処理は、余剰のSiO2と、さらに水平面上の残留金属膜とを除去する。これと類似の処理を、CFA層またはマイクロレンズ層のアイソレーションにも適用できる。図9を参照すると、垂直金属層907は、光反応を大幅に損失することなく、小型画素間の光アイソレーションを向上させることができる。図10を参照すると、感光材料1003を介した画素の光アイソレーションについて、次の構造および処理を採用することができる。二重露光技術やインプリント技術等の高解像度リソグラフィ技術を用いて、感光材料の表面上にハードマスク保護パターンを形成する。マスクが最小寸法のグリッドを形成する例えば、幅22nmまたは16nm。露出された感光材料を、異方性反応性イオンプラズマエッチング工程を用いて、感光層の全体または主要部分に亘りエッチングする。形成された凹部を例えば、a光子を完全な内部反射によって画素内部に戻すために必要な屈折率を備えた1つ以上の誘電材料で充填する、または、b露出させた感光材料を酸化させて、凹部の側壁に厚さ約1~5nmの電気アイソレーション層を形成し、その他の自由空間を、例えば従来の真空メタライゼーション工程を用いて、アルミニウム等の反射性金属材料で充填する。感光材料の表面上に残留した金属を、湿式または乾式エッチング、あるいは機械研磨によって除去する。"