"第1主面側に設けられた素子活性部と、第2主面側に設けられた低抵抗層と、前記素子活性部と前記低抵抗層との間に設けられ、第1導電型領域および第2導電型領域が交互に配置された並列pn層と、前記第2導電型領域の前記第1主面側に設けられ、当該第2導電型領域よりも高い不純物濃度を有する第2導電型ベース領域と、前記第1導電型領域の前記第1主面側に設けられ、前記第2導電型ベース領域の前記第2主面側の端部よりも当該第2主面側に位置し、当該第1導電型領域の当該第2主面側の不純物濃度よりも高い不純物濃度を有する第1導電型高濃度領域と、を備えることを特徴とする半導体装置。前記第1導電型高濃度領域は、前記第2導電型ベース領域の前記第2主面側の端部から前記第2導電型領域の第2主面側の端部までの深さに位置する前記第1導電型領域のうち、当該第1導電型高濃度領域を除く領域の1.2倍以上3倍以下の不純物濃度を有することを特徴とする請求項1に記載の半導体装置。前記第1導電型領域の前記第1主面側に設けられ、前記第1導電型高濃度領域の前記第1主面側の端部に接する第1導電型表面領域を、さらに備えることを特徴とする請求項1に記載の半導体装置。前記第1導電型表面領域は、前記第2導電型ベース領域と同じ深さ、または前記第2導電型ベース領域よりも前記第1主面側に浅く設けられていることを特徴とする請求項3に記載の半導体装置。前記第1導電型表面領域は、前記第1導電型高濃度領域よりも高い不純物濃度を有することを特徴とする請求項3に記載の半導体装置。前記第1導電型高濃度領域は、前記第1導電型表面領域も含めて、前記第2導電型ベース領域の第2主面側の端部から前記第2導電型領域の第2主面側の端部までの深さに位置する前記第1導電型領域のうち、当該第1導電型高濃度領域を除く領域の1.2倍以上3倍以下の不純物濃度を有することを特徴とする請求項3に記載の半導体装置。前記第1導電型高濃度領域は、前記第2導電型ベース領域の前記第2主面側の端部から前記第2導電型領域の第2主面側の端部までの深さに位置する前記第1導電型領域の厚さの1/3以下の厚さを有することを特徴とする請求項1に記載の半導体装置。前記第1導電型高濃度領域は、前記第2導電型ベース領域の前記第2主面側の端部から前記第2導電型領域の第2主面側の端部までの深さに位置する前記第1導電型領域の厚さの1/8以上1/4以下の厚さを有することを特徴とする請求項1に記載の半導体装置。前記第1導電型高濃度領域は、前記第2導電型領域のうち当該第1導電型高濃度領域の隣接する領域の1.2倍以上3倍以下の不純物濃度を有することを特徴とする請求項1に記載の半導体装置。前記第2導電型領域のうち、前記第2主面側の不純物濃度よりも高い不純物濃度を有する前記第1主面側の第2導電型高濃度領域を、さらに備えることを特徴とする請求項1に記載の半導体装置。前記第1導電型高濃度領域は、前記第2導電型ベース領域の前記第2主面側の端部から前記第2導電型領域の第2主面側の端部までの深さに位置する前記第1導電型領域のうち、当該第1導電型高濃度領域を除く領域の1.5倍以上3倍以下の不純物濃度を有することを特徴とする請求項10に記載の半導体装置。前記第2導電型高濃度領域は、前記第2導電型領域の厚さの1/8以上1/2以下の厚さを有することを特徴とする請求項10に記載の半導体装置。前記第2導電型高濃度領域は、前記第1導電型高濃度領域と同じ厚さを有することを特徴とする請求項10に記載の半導体装置。前記第2導電型領域のうち前記第2導電型高濃度領域を除く領域は、前記第1導電型領域のうち前記第1導電型高濃度領域を除く領域と同じ不純物量を有することを特徴とする請求項10に記載の半導体装置。前記第2導電型領域のうち前記第2導電型高濃度領域を除く領域は、前記第1主面側から前記第2主面側にかけて、不純物濃度が徐々に低くなっていることを特徴とする請求項10に記載の半導体装置。前記第1導電型高濃度領域および前記第2導電型高濃度領域が、前記第1主面側から前記第2主面側にかけて、不純物濃度が徐々に低くなっていることを特徴とする請求項10に記載の半導体装置。前記第2導電型高濃度領域は、前記第1導電型高濃度領域の前記第2主面側の端部よりも当該第2主面側に深く設けられていることを特徴とする請求項10に記載の半導体装置。前記第2導電型高濃度領域のうち、前記第1導電型高濃度領域の前記第2主面側の端部よりも当該第2主面側に深く設けられている領域は、当該領域の隣接する前記第1導電型領域よりも高い不純物濃度を有し、かつ当該第2導電型高濃度領域よりも低い不純物濃度を有することを特徴とする請求項17に記載の半導体装置。前記第2導電型高濃度領域のうち、前記第1導電型高濃度領域の前記第2主面側の端部よりも当該第2主面側に深く設けられている領域は、当該領域の隣接する前記第1導電型領域の1.2倍以上の不純物濃度を有することを特徴とする請求項17に記載の半導体装置。前記第1導電型領域および前記第2導電型領域の平面形状は、ストライプ状、六方格子状または正方状であることを特徴とする請求項1~19のいずれか一つに記載の半導体装置。パワーMOSFETはスイッチングデバイスとして使用されるため、オン状態のときに発生する導通損失を低減することに加え、スイッチング時に発生するスイッチング損失を低減することが求められる。スイッチング損失を増大させる主な要因として、例えばターンオフ損失が挙げられる。ターンオフ損失を低減するためには、例えばターンオフ時のドレイン電圧の時間変化率以下、ターンオフdv/dtとするを高めればよい。しかし、ターンオフdv/dtを高くすることは、ノイズを発生させる原因となる。このため、ターンオフdv/dtは低いことが望ましい。このように、ターンオフ損失とターンオフdv/dtとの間には、トレードオフ関係がある。しかしながら、上述した超接合半導体装置では、50~100V程度の低いドレイン電圧で、並列pn層に空乏層が完全に拡がりきってしまう。このため、ゲート-ドレイン間容量ミラー容量が極端に低くなり、ターンオフdv/dtは高くなる。ゲート抵抗を用いることでターンオフdv/dtを低くすることができるが、SJ-MOSFETのゲート-ドレイン間容量が非常に小さいため、従来のMOSFETよりも大きなゲート抵抗を用いる必要がある。ゲート抵抗を大きくした場合、ミラー期間が長くなり、ターンオフ損失が増大してしまう。図41は、従来の超接合半導体装置におけるターンオフ時の電気的特性を示す特性図である。図41は、ターンオフ損失とターンオフdv/dtとのトレードオフ関係を示すシミュレーション結果である。図41に示す結果では、ターンオフdv/dtが電源高調波規制を満たす例えば10kV/μsのときに、従来のSJ-MOSFETのターンオフ損失は0.5mJ程度となった。従来のMOSFETのターンオフ損失は0.1mJ程度となった。つまり、従来の超接合半導体装置では、従来の半導体装置に比べて、ターンオフ損失とターンオフdv/dtとのトレードオフ関係が5倍程度悪化してしまう。このため、例えばオン抵抗を1/5程度に低減することができたとしても、その効果は損なわれてしまう。このように、超接合半導体装置では、オン抵抗と耐圧とのトレードオフ関係を改善することができる反面、ターンオフ損失とターンオフdv/dtとのトレードオフ関係が悪化してしまう。また、超接合半導体装置では、並列pn層のチャージバランスを、装置の耐圧が最も高くなるチャージバランス条件とした場合、ドレイン-ソース間に流れる電流が増加したときにドレイン電圧が低下してしまう。つまり、アバランシェ突入時に負性抵抗が発生し、アバランシェ耐量が低減してしまう。この発明は、上述した従来技術による問題点を解消するため、ターンオフ損失とターンオフdv/dtとのトレードオフ関係を改善する半導体装置を提供することを目的とする。また、アバランシェ耐量を向上する半導体装置を提供することを目的とする。上述した課題を解決し、目的を達成するため、請求項1の発明にかかる半導体装置は、以下の特徴を有する。第1主面側に設けられた素子活性部と、第2主面側に設けられた低抵抗層と、前記素子活性部と前記低抵抗層との間に設けられ、第1導電型領域および第2導電型領域が交互に配置された並列pn層と、前記第2導電型領域の前記第1主面側に設けられ、当該第2導電型領域よりも高い不純物濃度を有する第2導電型ベース領域と、前記第1導電型領域の前記第1主面側に設けられ、前記第2導電型ベース領域の前記第2主面側の端部よりも当該第2主面側に位置し、当該第1導電型領域の当該第2主面側の不純物濃度よりも高い不純物濃度を有する第1導電型高濃度領域と、を備える。また、請求項2の発明にかかる半導体装置は、請求項1に記載の発明において、前記第1導電型高濃度領域は、前記第2導電型ベース領域の前記第2主面側の端部から前記第2導電型領域の第2主面側の端部までの深さに位置する前記第1導電型領域のうち、当該第1導電型高濃度領域を除く領域の1.2倍以上3倍以下の不純物濃度を有することを特徴とする。また、請求項3の発明にかかる半導体装置は、請求項1に記載の発明において、前記第1導電型領域の前記第1主面側に設けられ、前記第1導電型高濃度領域の前記第1主面側の端部に接する第1導電型表面領域を、さらに備えることを特徴とする。また、請求項4の発明にかかる半導体装置は、請求項3に記載の発明において、前記第1導電型表面領域は、前記第2導電型ベース領域と同じ深さ、または前記第2導電型ベース領域よりも前記第1主面側に浅く設けられていることを特徴とする。また、請求項5の発明にかかる半導体装置は、請求項3に記載の発明において、前記第1導電型表面領域は、前記第1導電型高濃度領域よりも高い不純物濃度を有することを特徴とする。また、請求項6の発明にかかる半導体装置は、請求項3に記載の発明において、前記第1導電型高濃度領域は、前記第1導電型表面領域も含めて、前記第2導電型ベース領域の第2主面側の端部から前記第2導電型領域の第2主面側の端部までの深さに位置する前記第1導電型領域のうち、当該第1導電型高濃度領域を除く領域の1.2倍以上3倍以下の不純物濃度を有することを特徴とする。また、請求項7の発明にかかる半導体装置は、請求項1に記載の発明において、前記第1導電型高濃度領域は、前記第2導電型ベース領域の前記第2主面側の端部から前記第2導電型領域の第2主面側の端部までの深さに位置する前記第1導電型領域の厚さの1/3以下の厚さを有することを特徴とする。また、請求項8の発明にかかる半導体装置は、請求項1に記載の発明において、前記第1導電型高濃度領域は、前記第2導電型ベース領域の前記第2主面側の端部から前記第2導電型領域の第2主面側の端部までの深さに位置する前記第1導電型領域の厚さの1/8以上1/4以下の厚さを有することを特徴とする。また、請求項9の発明にかかる半導体装置は、請求項1に記載の発明において、前記第1導電型高濃度領域は、前記第2導電型領域のうち当該第1導電型高濃度領域の隣接する領域の1.2倍以上3倍以下の不純物濃度を有することを特徴とする。また、請求項10の発明にかかる半導体装置は、請求項1に記載の発明において、前記第2導電型領域のうち、前記第2主面側の不純物濃度よりも高い不純物濃度を有する前記第1主面側の第2導電型高濃度領域を、さらに備えることを特徴とする。また、請求項11の発明にかかる半導体装置は、請求項10に記載の発明において、前記第1導電型高濃度領域は、前記第2導電型ベース領域の前記第2主面側の端部から前記第2導電型領域の第2主面側の端部までの深さに位置する前記第1導電型領域のうち、当該第1導電型高濃度領域を除く領域の1.5倍以上3倍以下の不純物濃度を有することを特徴とする。また、請求項12の発明にかかる半導体装置は、請求項10に記載の発明において、前記第2導電型高濃度領域は、前記第2導電型領域の厚さの1/8以上1/2以下の厚さを有することを特徴とする。また、請求項13の発明にかかる半導体装置は、請求項10に記載の発明において、前記第2導電型高濃度領域は、前記第1導電型高濃度領域と同じ厚さを有することを特徴とする。また、請求項14の発明にかかる半導体装置は、請求項10に記載の発明において、前記第2導電型領域のうち前記第2導電型高濃度領域を除く領域は、前記第1導電型領域のうち前記第1導電型高濃度領域を除く領域と同じ不純物量を有することを特徴とする。また、請求項15の発明にかかる半導体装置は、請求項10に記載の発明において、前記第2導電型領域のうち前記第2導電型高濃度領域を除く領域は、前記第1主面側から前記第2主面側にかけて、不純物濃度が徐々に低くなっていることを特徴とする。また、請求項16の発明にかかる半導体装置は、請求項10に記載の発明において、前記第1導電型高濃度領域および前記第2導電型高濃度領域が、前記第1主面側から前記第2主面側にかけて、不純物濃度が徐々に低くなっていることを特徴とする。また、請求項17の発明にかかる半導体装置は、請求項10に記載の発明において、前記第2導電型高濃度領域は、前記第1導電型高濃度領域の前記第2主面側の端部よりも当該第2主面側に深く設けられていることを特徴とする。また、請求項18の発明にかかる半導体装置は、請求項17に記載の発明において、前記第2導電型高濃度領域のうち、前記第1導電型高濃度領域の前記第2主面側の端部よりも当該第2主面側に深く設けられている領域は、当該領域の隣接する前記第1導電型領域よりも高い不純物濃度を有し、かつ当該第2導電型高濃度領域よりも低い不純物濃度を有することを特徴とする。また、請求項19の発明にかかる半導体装置は、請求項17に記載の発明において、前記第2導電型高濃度領域のうち、前記第1導電型高濃度領域の前記第2主面側の端部よりも当該第2主面側に深く設けられている領域は、当該領域の隣接する前記第1導電型領域の1.2倍以上の不純物濃度を有することを特徴とする。また、請求項20の発明にかかる半導体装置は、請求項1~19のいずれか一つに記載の発明において、前記第1導電型領域および前記第2導電型領域の平面形状は、ストライプ状、六方格子状または正方状であることを特徴とする。上述した発明によれば、第1導電型領域の第1主面側に第1導電型高濃度領域を設けることで、第1導電型領域の第1主面側を第2主面側よりもn型不純物量が多い構成としている。これにより、並列pn層の第1主面側で空乏層が拡がりにくくなり、低いドレイン電圧で並列pn層が完全に空乏化することを防ぐことができる。このため、ゲートドレイン容量が極端に低くなることを防止することができ、ターンオフdv/dtが高くなることを回避することができる。したがって、ターンオフdv/dtを低くするためにゲート抵抗を大きくする必要がなくなるので、ターンオフ損失が増大することを防止することができる。また、請求項17~19の発明によれば、第2導電型高濃度領域を、第1導電型高濃度領域よりも第2主面側に深く設けることで、並列pn層の第1主面側のp型不純物量がn型不純物量よりも多くなる構成としている。これにより、アバランシェ時の電流-電圧の負性抵抗を回避することができ、アバランシェ耐量を向上することができる。本発明にかかる半導体装置によれば、ターンオフ損失とターンオフdv/dtとのトレードオフ関係を改善することができるという効果を奏する。また、アバランシェ耐量を向上することができるという効果を奏する。以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。実施の形態1図1は、実施の形態1にかかる半導体装置を示す断面図である。図1に示す半導体装置は、第1主面側に素子活性部を有し、第2主面側にnドレイン領域低抵抗層11を有する。素子活性部には、例えばプレーナ型MOSFETの表面構造として、pベース領域第2導電型ベース領域3、n型表面領域第1導電型表面領域4、pコンタクト領域5、nソース領域6、ゲート絶縁膜7、ゲート電極8、層間絶縁膜9およびソース電極10が設けられている。第2主面には、nドレイン領域11に接するドレイン電極12が設けられている。素子活性部とnドレイン領域11との間には、ドリフト層として、並列pn層20が設けられている。並列pn層20は、n型領域第1導電型領域1とp型領域第2導電型領域2とが交互に繰り返し接合されてできている。p型領域2は、nドレイン領域11に達しないように設けられている。n型領域1およびp型領域2の平面形状は、ストライプ状、六方格子状または正方状である。pベース領域3は、p型領域2の第1主面側に設けられている。また、pベース領域3は、p型領域2よりも高い不純物濃度を有する。n型表面領域4は、n型領域1の第1主面側に設けられている。つまり、n型表面領域4は、隣り合うpベース領域3の間に設けられ、pベース領域3に隣接する。n型表面領域4は、後述するn型高濃度領域21よりも高い不純物濃度を有していてもよいし、同じ不純物濃度を有していてもよい。また、n型表面領域4は、pベース領域3と同じ深さで設けられてもよいし、pベース領域3よりも浅く設けられてもよい。n型表面領域4をpベース領域3よりも浅く設けることで、pベース領域3の第2主面側のコーナー近傍の不純物濃度を、p型領域2の第1主面側の不純物濃度と同じ不純物濃度にすることができる。これにより、pベース領域3の第2主面側のコーナー近傍に電界が集中することを防ぎ、耐圧が低減することを防止することができる。pコンタクト領域5およびnソース領域6は、pベース領域3の表面層に設けられ、互いに接する。ゲート電極8は、ゲート絶縁膜7を介して、nソース領域6、pベース領域3およびn型領域1に跨がっている。ソース電極10は、pコンタクト領域5およびnソース領域6に接する。また、ソース電極10は、層間絶縁膜9によってゲート電極8と絶縁されている。n型高濃度領域第1導電型高濃度領域21は、n型領域1の第1主面側に設けられている。n型高濃度領域21は、n型表面領域4の第2主面側の端部以下、下端とするに接する。また、n型高濃度領域21は、pベース領域3の下端からp型領域2の下端までの深さに位置するn型領域1のうち、n型高濃度領域21を除く領域以下、n型低濃度領域とする22よりも高い不純物濃度を有する。また、n型高濃度領域21は、pベース領域3の下端からp型領域2の下端までの深さに位置するn型領域1の厚さ以下、n型領域1のうち、p型領域2に隣接する領域の厚さとするの1/3以下の厚さを有する。望ましくは、n型高濃度領域21は、n型領域1のうち、p型領域2に隣接する領域の厚さの1/8以上1/4以下の厚さを有するのがよい。n型高濃度領域21をこのような厚さで設けることで、並列pn層20の第1主面側の接合部でチャージインバランスとなることを低減し、耐圧が低下することを防止する。n型高濃度領域21の厚さは例えば5.5μmであってもよい。p型領域2の厚さは例えば40μmであってもよい。このとき、n型領域1のうち、p型領域2に隣接する領域の厚さは例えば40μmである。次に、n型領域1およびp型領域2の不純物濃度分布について説明する。図2は、実施の形態1にかかる半導体装置の不純物濃度分布を示す特性図である。図2には、図1の切断線A-A’におけるn型不純物濃度分布と、図1の切断線B-B’におけるp型不純物濃度分布を示す。n型不純物濃度分布は、n型表面領域4の第1主面側の端部以下、上端とするから第2主面側方向以下、深さ方向とするにおけるn型領域1の不純物濃度分布である。p型不純物濃度分布は、pコンタクト領域5の上端から深さ方向におけるp型領域2の不純物濃度分布である以下、実施の形態2~実施の形態6において同様。第1深さd0は、pベース領域3の上端から下端までの深さである。第2深さd1は、pベース領域3の下端からn型高濃度領域21の下端までの深さである。第3深さd2は、n型高濃度領域21の下端からp型領域2の下端までの深さである。そして、図2に示すn型不純物濃度分布は、pベース領域3第1深さd0の下端から第2主面側にかけて、n型高濃度領域21第2深さd1およびn型低濃度領域22第3深さd2がこの順に存在する不純物濃度分布を示している。また、図2に示すp型不純物濃度分布は、pベース領域3の下端から第2主面側にかけて、p型領域2第2深さd1第3深さd2が存在する不純物濃度分布を示している。図2に示すように、n型領域1は、pベース領域3の下端から第2主面側の領域で、n型高濃度領域21とn型低濃度領域22とからなる異なる2段の不純物濃度分布を有する。n型高濃度領域21は、n型低濃度領域22の1.2倍以上3倍以下好ましくは2.5倍以下の不純物濃度を有するのがよい。つまり、n型領域1は、第1主面側でn型不純物量が多い構成となっている。n型高濃度領域21の不純物濃度は、例えば4.8×1015/cm3であってもよい。n型低濃度領域22の不純物濃度は、例えば3.0×1015/cm3であってもよい。また、n型領域1は、n型表面領域4、n型高濃度領域21およびn型低濃度領域22とからなる異なる3段の不純物濃度分布を有してもよい。つまり、図2に示すn型不純物濃度分布では、第1主面側から第2主面側にかけて、n型表面領域4第1深さd0、n型高濃度領域21第2深さd1およびn型低濃度領域22第3深さd2がこの順に存在する3段の不純物濃度分布であってもよい。この場合、n型高濃度領域21は、n型表面領域4も含めて、n型低濃度領域22の1.2倍以上3倍以下好ましくは2.5倍以下の不純物濃度を有していてもよい。p型領域2は、均一な不純物濃度分布を有する。つまり、n型高濃度領域21の不純物濃度は、p型領域2のうちn型高濃度領域21の隣接する領域の1.2倍以上3倍以下好ましくは2.5倍以下の不純物濃度を有する。以上、説明したように、実施の形態1によれば、n型領域1の第1主面側にn型高濃度領域21を設けることで、n型領域1の第1主面側を第2主面側よりもn型不純物量が多い構成としている。これにより、並列pn層20の第1主面側で空乏層が拡がりにくくなり、低いドレイン電圧で並列pn層20が完全に空乏化することを防ぐことができる。このため、ゲートドレイン容量が極端に低くなることを防止することができ、ターンオフdv/dtが高くなることを回避することができる。したがって、ターンオフdv/dtを低くするためにゲート抵抗を大きくする必要がなくなるので、ターンオフ損失が増大することを防止することができる。すなわち、ターンオフ損失とターンオフdv/dtとのトレードオフ関係を、従来よりも改善することができる。実施の形態2図3は、実施の形態2にかかる半導体装置を示す断面図である。実施の形態1において、トレンチ構造を適用してもよい。実施の形態2では、n型領域1の上端側に、トレンチの内部にゲート絶縁膜17を介してゲート電極18が設けられたトレンチ構造が構成されている。pベース領域3およびnソース領域6は、トレンチ側壁に設けられたゲート絶縁膜17に接する。ソース電極10は、層間絶縁膜19によって、ゲート電極18と絶縁されている。n型表面領域は設けられていない。図3の切断線C-C’におけるn型領域1のn型不純物濃度分布は、実施の形態1の切断線A-A’におけるn型領域1のn型不純物濃度分布と同様である図1、図2参照。図3に示す半導体装置では、n型表面領域が設けられていないため、n型不純物濃度分布は、第2深さd1および第3深さd2のみとなる。また、切断線D-D’におけるp型領域2のp型不純物濃度分布は、実施の形態1の切断線B-B’におけるp型領域2のp型不純物濃度分布と同様である。それ以外の構成は、実施の形態1と同様である。以上、説明したように、実施の形態2によれば、トレンチゲート構造を有する半導体装置においても、実施の形態1と同様の効果を得ることができる。実施の形態3図4は、実施の形態3にかかる半導体装置を示す断面図である。図4では、並列pn層20のうち、1つのpn接合のみを示す以下、図6および図8においても同様。実施の形態1において、p型領域2の第1主面側の不純物濃度を、p型領域2の第2主面側の不純物濃度よりも高くしてもよい。実施の形態3では、p型高濃度領域第2導電型高濃度領域23は、p型領域2の第1主面側に設けられている。p型高濃度領域23は、pベース領域3の下端に接する。また、p型高濃度領域23は、p型領域2のうちp型高濃度領域23を除く領域以下、p型低濃度領域とする24よりも高い不純物濃度を有する。また、p型高濃度領域23は、n型高濃度領域21と同様の厚さを有する。望ましくは、p型高濃度領域23は、p型領域2の厚さの1/8以上1/2以下の厚さを有する。p型高濃度領域23の厚さは例えば11μmであってもよい。p型領域2の厚さは例えば37μmであってもよい。また、n型高濃度領域21は、n型低濃度領域22の1.5倍以上3倍以下好ましくは2.5倍以下の不純物濃度を有するのが望ましい。次に、p型領域2およびn型領域1の不純物濃度分布について説明する。図5は、実施の形態3にかかる半導体装置の不純物濃度分布を示す特性図である。図5には、第1深さd0の下端から第2主面側にかけての図4の切断線E-E’におけるn型不純物濃度分布と、図4の切断線F-F’におけるp型不純物濃度分布を示す。切断線E-E’におけるn型領域1のn型不純物濃度分布は、実施の形態1と同様である図2参照。図5に示すp型不純物濃度分布は、pベース領域3第1深さd0の下端から第2主面側にかけて、p型高濃度領域23第2深さd1およびp型低濃度領域24第3深さd2がこの順に存在する不純物濃度分布を示している。図5に示すように、p型領域2は、p型高濃度領域23とp型低濃度領域24とからなる異なる2段の不純物濃度分布を有する。つまり、p型領域2は、第1主面側でp型不純物量が多い構成となっている。p型高濃度領域23は、n型高濃度領域21とほぼ同じ深さでほぼ同じ不純物濃度を有する。p型低濃度領域24は、n型低濃度領域22とほぼ同じ深さでほぼ同じ不純物濃度を有する。つまり、p型領域2のp型不純物濃度分布は、n型領域1のn型不純物濃度分布と同じ分布形状となる。p型高濃度領域23の不純物濃度は、例えば4.7×1015/cm3であってもよい。p型低濃度領域24の不純物濃度は、例えば2.7×1015/cm3であってもよい。それ以外の構成は、実施の形態1と同様である。以上、説明したように、実施の形態3によれば、実施の形態1と同様の効果を得ることができる。また、p型領域2の第1主面側にp型高濃度領域23を設けることで、p型領域2の第1主面側を第2主面側よりもp型不純物量が多い構成としている。また、p型高濃度領域23を、n型高濃度領域21とほぼ同じ深さで、かつn型高濃度領域21とほぼ同じ不純物濃度で設けている。このため、並列pn層20の第1主面側の接合面でチャージインバランスとなることを回避することができる。これにより、耐圧が低下することを防止することができる。実施の形態4図6は、実施の形態4にかかる半導体装置を示す断面図である。実施の形態3において、p型高濃度領域23を、n型高濃度領域21の下端よりも第2主面側に深く設けてもよい。実施の形態4では、p型高濃度領域23が、n型高濃度領域21と同じ不純物濃度で、n型高濃度領域21の下端よりも第2主面側に深く設けられている。このため、p型高濃度領域23の厚さとn型高濃度領域21の厚さの差分だけ、第1主面側におけるp型不純物量をn型不純物量よりも多くすることができる。n型高濃度領域21の厚さは例えば9μmであってもよい。p型高濃度領域23の厚さは例えば16μmであってもよい。p型領域2の厚さは例えば37μmであってもよい。次に、p型領域2のn型不純物濃度分布について説明する。図7は、実施の形態4にかかる半導体装置の不純物濃度分布を示す特性図である。図7には、第1深さd0の下端から第2主面側にかけての図6の切断線G-G’におけるn型不純物濃度分布と、図6の切断線H-H’におけるp型不純物濃度分布とを示す。切断線G-G’におけるn型領域1のn型不純物濃度分布は、実施の形態1と同様である図2参照。第4深さd3は、n型高濃度領域21の下端からp型高濃度領域23の下端までの深さである。第5深さd4は、p型高濃度領域23の下端からp型領域2の下端までの深さである。図7に示すように、p型領域2は、n型高濃度領域21の下端から第4深さd3だけ深く設けられたp型高濃度領域23第2深さd1第4深さd3と、p型低濃度領域24第5深さd4とからなる異なる2段の不純物濃度分布を有する。つまり、p型領域2のp型不純物濃度分布は、n型領域1のn型不純物濃度分布と異なる分布形状となる。p型高濃度領域23の不純物濃度は、例えば5.0×1015/cm3であってもよい。p型低濃度領域24の不純物濃度は、例えば3.0×1015/cm3であってもよい。また、p型高濃度領域23は、n型高濃度領域21とほぼ同じ不純物濃度を有する。p型低濃度領域24は、n型低濃度領域22とほぼ同じ不純物濃度を有する。それ以外の構成は、実施の形態3と同様である。以上、説明したように、実施の形態4によれば、実施の形態3と同様の効果を得ることができる。また、p型高濃度領域23を、n型高濃度領域21よりも第2主面側に深く設けることで、並列pn層20の第1主面側のp型不純物量がn型不純物量よりも多くなる構成としている。これにより、アバランシェ時の負性抵抗を発生しにくくすることができ、アバランシェ耐量を向上することができる。したがって、ドレイン-ソース間に流れる電流が増加したときに、ドレイン電圧が低下することを防止することができる。実施の形態5図8は、実施の形態5にかかる半導体装置を示す断面図である。実施の形態4において、p型高濃度領域23のうち、n型高濃度領域21の下端よりも第2主面側に深く設けた領域を、n型高濃度領域21の下端よりも第1主面側のp型高濃度領域23よりも低い不純物濃度としてもよい。実施の形態5では、p型高濃度領域23とp型低濃度領域24の間に、p型高濃度領域23よりも低い不純物濃度を有し、かつn型低濃度領域22よりも高い不純物濃度を有する領域以下、p型中濃度領域25が設けられている。p型中濃度領域25は、n型低濃度領域22の第1主面側において、n型低濃度領域22に隣接する。p型高濃度領域23は、n型高濃度領域21と同じ厚さで設けられている。p型高濃度領域23の厚さは例えば9μmであってもよい。p型中濃度領域25の厚さは例えば7μmであってもよい。次に、p型領域2のn型不純物濃度分布について説明する。図9は、実施の形態5にかかる半導体装置の不純物濃度分布を示す特性図である。図9には、第1深さd0の下端から第2主面側にかけての図8の切断線I-I’におけるn型不純物濃度分布と、図8の切断線J-J’におけるp型不純物濃度分布とを示す。切断線I-I’におけるn型領域1のn型不純物濃度分布は、実施の形態1と同様である図2参照。第5深さd4は、p型中濃度領域25の下端からp型領域2の下端までの深さである。図9に示すように、p型領域2は、p型高濃度領域23第2深さd1、p型中濃度領域25第4深さd3およびp型低濃度領域24第5深さd4からなる異なる3段の不純物濃度分布を有する。つまり、p型領域2のp型不純物濃度分布は、n型領域1のn型不純物濃度分布と異なる分布形状となる。また、p型中濃度領域25は、n型領域1のうち、p型中濃度領域25の隣接する領域の1.2倍以上の不純物濃度を有するのがよい。p型中濃度領域25の不純物濃度は、例えば4.0×1015/cm3であってもよい。それ以外の構成は、実施の形態4と同様である。以上、説明したように、実施の形態5によれば、実施の形態4と同様の効果を得ることができる。実施の形態6図10は、実施の形態6にかかる半導体装置を示す断面図である。実施の形態3において、p型低濃度領域24は、第1主面側から第2主面側にかけて徐々に低くなる不純物濃度分布を有してもよい。実施の形態6では、並列pn層20は、例えばエピタキシャル層が積層されてなる構成を有する。n型領域1およびp型領域2は、導入した不純物が拡散して形成される例えば略円弧状のpn接合面を有する並列pn層20が積層されてなる波型の不純物濃度分布以下、波型の不純物濃度分布とするを有する。さらに、p型低濃度領域24は、第1主面側から第2主面側にかけて徐々に低くなる不純物濃度分布を有する。p型低濃度領域24の全体の不純物量は、n型低濃度領域22の全体の不純物量と同様である。次に、n型領域1およびp型領域2のn型不純物濃度分布について説明する。図11は、実施の形態6にかかる半導体装置の不純物濃度分布を示す特性図である。図11には、図10の切断線K-K’におけるn型不純物濃度分布と、図10の切断線L-L’におけるp型不純物濃度分布を示す。切断線K-K’におけるn型領域1のn型不純物濃度分布は、波型の不純物濃度分布形状である点を除き、実施の形態1と同様である。つまり、n型領域1は、n型高濃度領域21とn型低濃度領域22とからなる異なる2段の不純物濃度分布を有する。また、p型領域2は、p型高濃度領域23と、第1主面側から第2主面側にかけて徐々に低くなる不純物濃度分布を有するp型低濃度領域24とからなる異なる2段の不純物濃度分布を有する。次に、半導体装置の製造方法について説明する。まず、n型エピタキシャル層を積層する。ついで、エピタキシャル層全体にn型不純物を導入して熱拡散を行う。ついで、p型領域2の形成領域が開口したマスクを形成する。ついで、p型領域2の形成領域に、p型不純物を導入して熱拡散を行う。これにより、p型領域2が形成される。ここで、p型不純物が導入されていない領域が、n型領域1となる。この工程を繰り返し行い、エピタキシャル層を積層することで、並列pn層20が形成される。このとき、n型高濃度領域21となるエピタキシャル層には、第2主面側よりも高いn型不純物濃度となるようにn型不純物が導入される。また、各エピタキシャル層には、エピタキシャル層内にそれぞれ形成されるp型低濃度領域24の不純物濃度が、第2主面側から第1主面側にかけて徐々に高くなるように、p型不純物が導入される。また、p型高濃度領域23を形成するエピタキシャル層には、第2主面側よりも高いp型不純物濃度となるようにp型不純物を導入する。それ以外の構成は、実施の形態3と同様である。なお、熱拡散は、各エピタキシャル層毎に行ってもよいし、エピタキシャル層の形成と不純物の導入を繰り返し最後にアニールして熱拡散してもよい。以上、説明したように、実施の形態6によれば、実施の形態3と同様の効果を得ることができる。実施例1図12は、実施例1の半導体装置におけるターンオフ時の電気的特性を示す特性図である。図12は、ターンオフ損失とターンオフdv/dtとのトレードオフ関係を示すシミュレーション結果である以下、図14、図21、図24、図27-1、図27-2、図29-1、図29-2および図30において同様。実施の形態1に従い、n型高濃度領域21の不純物濃度をn型低濃度領域22の不純物濃度の1.2倍としたプレーナ型MOSFETを準備した以下、第1実施例とする。また、n型高濃度領域21の不純物濃度をn型低濃度領域22の不純物濃度の1.6倍としたプレーナ型MOSFETを準備した以下、第2実施例とする。第1実施例では、pベース領域3の厚さおよび表面不純物濃度を、それぞれ3.0μmおよび3.0×1017cm3とした。n型表面領域4の厚さおよび表面不純物濃度を、それぞれ2.5μmおよび2.0×1016cm3とした。nソース領域6の厚さおよび表面不純物濃度を、それぞれ0.5μmおよび3.0×1020cm3とした。nドレイン領域11の厚さおよび表面不純物濃度を、それぞれ300μmおよび2.0×1018cm3とした。ドリフト層の厚さを、53.0μmとした。n型領域1の幅を、6.0μmとした。n型高濃度領域21の厚さおよび不純物濃度を、それぞれ5.5μmおよび3.6×1015cm3とした。n型低濃度領域22の不純物濃度を、3.0×1015cm3とした。p型領域2の幅、高さおよび不純物濃度を、それぞれ6.0μm、40.0μmおよび3.0×1015cm3とした。また、耐圧クラスを600Vとした。第2実施例は、n型高濃度領域21の不純物濃度を、4.8×1015cm3とした。それ以外の構成は、第1実施例と同様である。比較として、n型高濃度領域21の不純物濃度をn型低濃度領域22の不純物濃度の1倍としたプレーナ型MOSFETを準備した以下、従来例とする。つまり、従来例のn型領域1は、均一の不純物濃度分布を有する。従来例のその他の構成は、第1実施例と同様である。そして、各試料において、ターンオフ損失およびターンオフdv/dtを測定した。図12に示す結果では、半導体装置の性能を決定する指標は、ターンオフ損失が低く、かつターンオフdv/dtが低いことである。つまり、グラフの原点左下に近づくほど、半導体装置の性能は高くなり、ターンオフ損失とターンオフdv/dtとのトレードオフ関係が改善されている。このため、同じターンオフdv/dtで比較したときに、ターンオフ損失が低いほど、ターンオフ損失とターンオフdv/dtとのトレードオフ関係が改善されているということができる。そこで、ターンオフdv/dtが電源高調波規制を満たす例えば10kV/μsの場合におけるターンオフ損失を比較する。また、ここでは、第2実施例において、ターンオフdv/dtが10kV/μsの場合の測定値は図示されていない。しかし、第2実施例のその他の測定値は、第2実施例の図示された測定値を結ぶ近似値直線の延長線上にあると推測される以下、図14、図21、図24、図27-1、図27-2、図29-1、図29-2および図30において同様。図12に示す結果により、n型低濃度領域22に対するn型高濃度領域21の不純物濃度が高くなるほど、ターンオフ損失が低くなることがわかる。つまり、第2実施例において、最も、ターンオフ損失とターンオフdv/dtとのトレードオフ関係が改善されていることがわかる。また、n型高濃度領域21の不純物濃度をn型低濃度領域22の不純物濃度の1.2倍以上とすることで、ターンオフ損失を従来例の1/2以下とすることができることがわかった。実施例2図13は、実施例2にかかる半導体装置のn型不純物濃度分布を示す特性図である。また、図14は、実施例2の半導体装置におけるターンオフ時の電気的特性を示す特性図である。まず、図13に示すように、実施の形態3に従い、プレーナ型MOSFETを準備した以下、第3実施例とする。第3実施例では、n型高濃度領域21の厚さおよび不純物濃度を、それぞれ8.0μmおよび4.7×1015cm3とした。n型低濃度領域22の不純物濃度を、例えば2.7×1015/cm3とした。p型領域2の厚さを、37μmとした。p型高濃度領域23の厚さおよび不純物濃度は、n型高濃度領域21と同様である。p型低濃度領域24の不純物濃度は、n型低濃度領域22と同じである。比較として、実施例1と同様に、従来例を準備した。また、n型領域1の第1主面側から第2主面側にかけて、n型不純物濃度を徐々に低くしたプレーナ型MOSFETを準備した以下、傾斜実施例とする。第3実施例、従来例および傾斜実施例ともに、n型領域1の全体の不純物量は同じである。そして、各試料において、ターンオフ損失およびターンオフdv/dtを測定した。図14に示す結果では、ターンオフdv/dtが例えば10kV/μsの場合で比較すると、ターンオフ損失は、第3実施例で最も低く、従来例で最も高くなることがわかった。詳細には、ターンオフdv/dtが例えば10kV/μsのときに、第3実施例のターンオフ損失は1.7mJ程度となった。従来例のターンオフ損失は5.0mJ程度となった図示省略。つまり、第3実施例では、ターンオフ損失を従来例の1/3程度に低減することができることがわかる。これにより、第3実施例は、従来例に比べて、ターンオフ損失とターンオフdv/dtとのトレードオフ関係を最もよく改善することがわかった。その理由は、次に示すとおりである。また、傾斜実施例においても従来例に比べて、ターンオフ損失とターンオフdv/dtとのトレードオフ関係を改善することがわかった。図15~図17は、実施例2にかかる半導体装置の空乏層の拡がりを示す概念図である。また、図18は、実施例2にかかる半導体装置におけるターンオフ時の電気的特性を示す特性図である。図15~図17には、ドレイン電圧を上げたときの、第3実施例における空乏層31の拡がり、従来例における空乏層32の拡がり、および傾斜実施例における空乏層33の拡がりを示す。図18は、ドレイン電圧を上げたときの、第3実施例、従来例および傾斜実施例のターンオフdv/dtを示すシミュレーション結果である。図16に示すように、従来例における空乏層32は、n型領域1とp型領域2との接合面に平行に拡がる。そして、ドレイン電圧80Vで、並列pn層は完全に空乏化する。また、図17に示すように、傾斜実施例における空乏層33は、ドレイン電圧が印加されると、不純物濃度の低い並列pn層の第2主面側で早く拡がり、不純物濃度の高い並列pn層の第1主面側で遅く拡がる。そして、ドレイン電圧100Vで、並列pn層は完全に空乏化する。一方、図15に示すように、第3実施例における空乏層31は、ドレイン電圧が印加されると、傾斜実施例と同様に、不純物濃度の低い並列pn層の第2主面側n型低濃度領域22およびp型低濃度領域24で早く拡がり、不純物濃度の高い並列pn層の第1主面側n型高濃度領域21およびp型高濃度領域23で遅く拡がる。そして、第3実施例では、ドレイン電圧が100Vになっても、並列pn層の第1主面側に、空乏化されていない領域以下、中性領域とするが残る。また、図18に示す結果より、従来例では、ドレイン電圧が急激に上昇し、それに伴ってターンオフdv/dtが急激に大きくなっている。その理由は、従来例では並列pn層が完全に空乏化しやすいからである図16参照。また、傾斜実施例では、ドレイン電圧が印加されてからドレイン電圧が上がり始めるまでの時間が、従来例よりも遅くなっている。また、ドレイン電圧が全体的にゆっくり上昇し、ターンオフdv/dtもゆっくり上がっている。その理由は、傾斜実施例では、n型領域1内およびp型領域2内の不純物濃度が、第2主面側から第1主面側にかけて緩やかに高くなっていることで、空乏層が第2主面側から第1主面側にかけて徐々に拡がるからである図17参照。一方、第3実施例では、ドレイン電圧が印加されてからドレイン電圧が上がり始めるまでの時間は、傾斜実施例よりも早い。しかし、第3実施例では、ターンオフdv/dtは、傾斜実施例よりも低くなっている。その理由は、第3実施例では、n型領域1およびp型領域2内に急激に不純物濃度が変化する部分があることで、傾斜実施例に比べて、並列pn層の第1主面側で空乏層が拡がりにくくなり図15参照、ドレイン電圧が上昇しにくくなるからである。上述したように、第3実施例および傾斜実施例は、従来例に比べて、ターンオフ損失をほぼ同様に低減することができることがわかった図14参照。また、第3実施例では、傾斜実施例に比べてターンオフdv/dtを小さくすることができることがわかった図18参照。これにより、第3実施例は、従来例に比べて、ターンオフ損失とターンオフdv/dtとのトレードオフ関係を改善することができることがわかった。実施例3図19は、実施例3にかかる半導体装置における耐圧とオン抵抗との関係を示す特性図である。図19は、耐圧とオン抵抗とのトレードオフ関係を示すシミュレーション結果である。まず、実施例2と同様に、第3実施例を準備した。比較として、実施例1と同様に、従来例を準備した。実施例2と同様に、傾斜実施例を準備した。そして、各試料において、耐圧およびオン抵抗を測定した。図19に示す結果では、半導体装置の性能を決定する指標は、耐圧が高く、かつオン抵抗が低いことである。つまり、グラフの右下に近づくほど、半導体装置の性能は高くなり、オン抵抗と耐圧とのトレードオフ関係が改善されている以下、図26および図28-1においても同様。図19に示す結果では、第3実施例、従来例および傾斜実施例の耐圧は、ほぼ同様の値となった。オン抵抗は、従来例が最も低くなった。この理由は、n型領域1内の不純物濃度分布が均一であるからである。このため、オン抵抗と耐圧とのトレードオフ関係は、従来例が最も改善されている。一方、第3実施例と傾斜実施例とを比較した場合、第3実施例のオン抵抗は、傾斜実施例とのオン抵抗に比べて低くなっている。この理由は、次のように推測される。SJ-MOSFETはチャネル長の長いJFET接合型電界効果トランジスタ構造と見なすことができるので、n型領域1の不純物濃度によってオン抵抗が決定される。特に、第2主面側の不純物濃度が低いとn型領域1を流れる電流とn型領域1の抵抗による電圧降下によりn型領域1に空乏層が拡がり、電流経路を狭くしてしまう。その結果、オン抵抗を増加させることになる。従来例、第3実施例、傾斜実施例の第2主面側のn型領域1の不純物濃度は従来例、第3実施例、傾斜実施例の順に低くなっているため、従来例のオン抵抗が最も低く、傾斜実施例が最も高い結果となる。また、第3実施例と従来例のオン抵抗の差は5程度であるため、第3実施例は、従来例とほぼ同様に、耐圧とオン抵抗とのトレードオフ関係を改善することができるということができる。さらに、上述したように、第3実施例は、ターンオフ損失を低減することができる実施例2参照。このため、第3実施例は、従来例に比べて高い性能を有することがわかる。実施例4図20は、実施例4にかかる半導体装置における電気的特性を示す特性図である。また、図21は、実施例4にかかる半導体装置におけるターンオフ時の電気的特性を示す特性図である。図20は、アバランシェ突入後の電流-電圧特性について示すシミュレーション結果である以下、図23において同様。まず、実施例2と同様に、第3実施例を準備した。また、実施の形態4に従い、プレーナ型MOSFETを準備した以下、第4実施例とする。第4実施例では、n型高濃度領域21の厚さを9μmとした。p型高濃度領域23の厚さを16μmとした。n型高濃度領域21およびp型高濃度領域23の不純物濃度を5.0×1015/cm3とした。n型低濃度領域22およびp型低濃度領域24の不純物濃度を3.0×1015/cm3とした。それ以外の構成は、第3実施例と同様である。そして、第3実施例および第4実施例において、アバランシェ突入後の電流-電圧波形を観測した。また、各試料において、ターンオフ損失およびターンオフdv/dtを測定した。図20に示す結果により、第3実施例では、ドレイン-ソース間に流れる電流が増大したときに、ドレイン電圧が低下した。その理由は、第3実施例では、n型領域1とp型領域2とが深さ方向にほぼ同様の不純物濃度分布となっていることで、アバランシェ突入後に負性抵抗が発生するからである。一方、第4実施例では、ドレイン-ソース間に流れる電流が増大したときに、ドレイン電圧が上昇した。その理由は、第4実施例では、p型高濃度領域23のうち、n型高濃度領域21よりも第2主面側に深く設けられた部分でp型不純物量がn型不純物量よりも多くなっており、負性抵抗が発生しにくくなるからである。このように、第4実施例では、負性抵抗を発生しにくくすることができるので、アバランシェ耐量を向上することができる。また、図21に示す結果より、第4実施例におけるターンオフ損失とターンオフdv/dtとのトレードオフ関係を、第3実施例とほぼ同様に、従来例に比べてかなり改善することができることがわかった。具体的には、第4実施例のターンオフ損失は、ターンオフdv/dtが例えば10kV/μsの場合で比較すると、図示省略する従来例のターンオフ損失に比べて半分程度まで低くすることができる。すなわち、第4実施例では、ターンオフ損失とターンオフdv/dtとのトレードオフ関係を従来例よりも改善し、かつアバランシェ耐量を向上することができることがわかった。実施例5図22は、実施例5にかかる半導体装置のp型不純物濃度分布を示す特性図である。また、図23は、実施例5にかかる半導体装置における電気的特性を示す特性図である。また、図24は、実施例5にかかる半導体装置におけるターンオフ時の電気的特性を示す特性図である。まず、図22に示すように第1深さd0の下端から第2主面側にかけて、実施の形態5に従い、p型中濃度領域25第4深さd3の不純物濃度を、3.0×1015/cm3、3.5×1015/cm3、4.0×1015/cm3、4.5×1015/cm3、5.0×1015/cm3とした、5つのプレーナ型MOSFETを準備した以下、第5実施例~第9実施例とする。また、第5実施例~第9実施例では、p型高濃度領域23の厚さ第2深さd1を9μmとした。p型中濃度領域25の厚さ第4深さd3を7μmとした。それ以外の構成は、第4実施例と同様である。また、比較として、実施例1と同様に、従来例を準備した。そして、第5実施例~第9実施例において、アバランシェ突入後の電流-電圧波形を観測した。また、第5実施例~第9実施例および従来例において、ターンオフ損失およびターンオフdv/dtを測定した。図23に示す結果より、p型中濃度領域25の不純物濃度が高い場合、ドレイン-ソース間に流れる電流が増大したときに、ドレイン電圧が上昇することがわかった。具体的には、ドレイン-ソース間に流れる電流が増大したときに、第5実施例や第6実施例ではドレイン電圧が低下しているが、第7実施例~第9実施例ではドレイン電圧が上昇している。つまり、第7実施例~第9実施例では、負性抵抗が発生しにくく、アバランシェ耐量が向上することがわかった。このとき、640V程度の耐圧を確保することができた。また、定格電流密度130A/cm2程度のアバランシェ耐量を確保するためには、p型中濃度領域25の不純物濃度を3.5×1015/cm3程度とするのが望ましい第6実施例。したがって、p型中濃度領域25の不純物濃度は、p型中濃度領域25の隣接するn型低濃度領域22の不純物濃度の1.2倍以上とすることが望ましい。また、図24に示す結果より、p型中濃度領域25の不純物濃度が高くなるほど、ターンオフ損失とターンオフdv/dtとのトレードオフ関係が悪化している。しかし、第5実施例~第9実施例のターンオフ損失は、第3実施例のターンオフ損失の10程度の増大に抑えることができる図示省略。このため、第5実施例~第9実施例においても、実施例3と同じように、ターンオフ損失とターンオフdv/dtとのトレードオフ関係を改善することができることがわかった。また、第5実施例~第9実施例では、p型中濃度領域25を設けることで、第1主面側から第2主面側にかけてp型領域2内の不純物濃度分布を緩やかに変化させることができる。このため、ドレイン電圧が印加されてからドレイン電圧が上がり始めるまでの時間を遅くすることができると推測される図18の傾斜実施例参照。これにより、さらに空乏層が拡がりにくくなり、ドレイン電圧が上昇しにくくなるため、ターンオフdv/dtをさらに低くすることができると推測される。実施例6図25は、実施例6にかかる半導体装置の不純物濃度分布を示す特性図である。また、図26は、実施例6にかかる半導体装置における電気的特性を示す特性図である。また、図27-1、図27-2は、実施例6にかかる半導体装置におけるターンオフ時の電気的特性を示す特性図である。まず、図25に示すように、実施の形態6に従い、p型低濃度領域24の不純物濃度を、第1主面側から第2主面側にかけて徐々に低くしたプレーナ型MOSFETを準備した以下、第10実施例とする。第10実施例では、n型高濃度領域21の不純物濃度を7.5×1015/cm3とした。n型低濃度領域22の不純物濃度を3.0×1015/cm3とした。つまり、n型高濃度領域21の不純物濃度を、n型低濃度領域22の不純物濃度の2.5倍とした。p型高濃度領域23の不純物濃度を1.5×1016/cm3とした。p型低濃度領域24の不純物濃度を、第1主面側で6.6×1015/cm3、第2主面側で5.4×1015/cm3とし、第1主面側から第2主面側にかけて0.3×1015/cm3ずつ減少する不純物濃度分布とした。p型領域2内の不純物濃度を変更するp型領域2の上端からの深さ以下、濃度変更深さとする、つまり、p型高濃度領域23の厚さを5μmとした。また、p型低濃度領域24の不純物濃度を、第1主面側で7.2×1015/cm3、第2主面側で4.8×1015/cm3とし、第1主面側から第2主面側にかけて0.6×1015/cm3ずつ減少する不純物濃度分布とし、その他は第10実施例と同様である第10-1実施例も準備した。更に、n型高濃度領域21の不純物濃度を3.6×1015/cm3とし、n型低濃度領域22の不純物濃度を3.0×1015/cm3とし、n型高濃度領域21の不純物濃度を、n型低濃度領域22の不純物濃度の1.2倍とし、p型高濃度領域23の不純物濃度を7.2×1015/cm3とし、p型低濃度領域24の不純物濃度を6.0×1015/cm3とし、p型高濃度領域23の不純物濃度をp型低濃度領域24の不純物濃度の1.2倍として、その他は第10実施例と同様である第10-2実施例も準備した。比較として、実施例1と同様に、従来例を準備した。また、p型低濃度領域24の不純物濃度分布が均一なプレーナ型MOSFETを準備した以下、第1比較例とする。第1比較例では、p型低濃度領域24の不純物濃度を6.0×1015/cm3とした。それ以外の構成は、第10実施例と同様である。そして、各試料において、耐圧およびオン抵抗を測定した。また、各試料において、ターンオフ損失およびターンオフdv/dtを測定した。なお、図25では、ネットドーピング正味のキャリア濃度で示している。つまり、半導体基板の全面にリンでn型領域を形成し、ボロンを導入してp型領域を形成しているので、図25におけるp型領域のネットドーピングは、ボロン濃度からリン濃度を差し引いた値である。図26に示す結果では、第10実施例と第10-1実施例は、従来例に比べてオン抵抗が低くなっている。また、第10実施例と第10-1実施例は、第1比較例に比べて耐圧が高くなっている。これにより、オン抵抗と耐圧とのトレードオフ関係は、第10実施例が最も改善されていることがわかる。また、図27-1に示す結果より、第10実施例、第10-1実施例および第10-2実施例では、従来例よりもターンオフ損失が低減することがわかる。具体的には、ターンオフdv/dtが例えば10kV/μsのときに、第10実施例のターンオフ損失は0.1mJ程度となった。従来例のターンオフ損失は0.4mJ程度となった。つまり、第10実施例では、ターンオフ損失を従来例の1/4程度に低減することができる。これにより、第10実施例では、オン抵抗と耐圧とのトレードオフ関係と、ターンオフ損失とターンオフdv/dtとのトレードオフ関係の両方を、ともに従来例よりもよく改善することができることがわかった。また、第10-1実施例と第10-2実施例でも従来例よりターンオフ損失が低減されており、オン抵抗と耐圧とのトレードオフ関係と、ターンオフ損失とターンオフdv/dtとのトレードオフ関係の両方を、ともに従来例よりもよく改善することができることがわかった。図27-2は、p型とn型の双方の高濃度領域から低濃度領域に変わる深さyの点を5μm~12μmの間で変更した場合のターンオフ損失とターンオフdv/dtとのトレードオフ関係を示した特性図である。図27-2において、yを5μmより深くしていくとターンオフ損失とターンオフdv/dtとのトレードオフ関係がよくなっていくが、12μmの場合10μmよりもトレードオフ関係がよくない。実施例7図28-1および図28-2は、実施例7にかかる半導体装置における電気的特性を示す特性図である。また、図29-1および図29-2は、実施例7にかかる半導体装置におけるターンオフ時の電気的特性を示す特性図である。まず、実施の形態6に従い、濃度変更深さn型高濃度領域21の厚さを1μm、5μm、10μm、15μm、20μm、25μm、30μmとした、7つのプレーナ型MOSFETを準備した以下、第11実施例~第17実施例とする。第11実施例~第17実施例では、p型高濃度領域23の厚さは、それぞれのn型高濃度領域21と同様である。n型高濃度領域21の不純物濃度を4.5×1015/cm3とした。n型領域1の第1主面側の不純物濃度を3.0×1015/cm3とした。p型高濃度領域23の不純物濃度を9.0×1015/cm3とし、p型低濃度領域24の不純物濃度を6.0×1015/cm3とした。それ以外の構成は、実施例6と同様である。また、第11実施例~第17実施例の変形例として、濃度変更深さn型高濃度領域21の厚さを1μm、5μm、10μm、15μm、20μm、25μm、30μmとし、n型高濃度領域21の不純物濃度を7.5×1015/cm3とし、n型領域1の第1主面側の不純物濃度を3.0×1015/cm3とし、p型高濃度領域23の不純物濃度を1.5×1016/cm3とし、p型低濃度領域24の不純物濃度を6.0×1015/cm3とした濃度差2倍の7つのプレーナ型MOSFETを準備した以下、第11-1実施例~第17-1実施例とする。比較として、実施例1と同様に、従来例を準備した。そして、各試料において、耐圧およびオン抵抗を測定した。また、各試料において、ターンオフ損失およびターンオフdv/dtを測定した。図28-1と図28-2に示す結果より、第11実施例~第17実施例および第11-1実施例~第17-1実施例では、従来例に比べて、オン抵抗を低減することができることがわかった。また、濃度変更深さを深くするほど、オン抵抗を低くすることができることがわかった。それに対して、第11実施例~第17実施例および第11-1実施例~第17-1実施例では、従来例に比べて、耐圧が低減してしまうことがわかった。また、濃度変更深さを深くするほど、耐圧は低減してしまうことがわかった。また、図29-1と図29-2に示す結果より、濃度変更深さを深くするほど、ターンオフ損失とターンオフdv/dtとのトレードオフ関係を改善することができることがわかった。しかし、濃度変更深さが深すぎる場合、従来例よりも、ターンオフ損失とターンオフdv/dtとのトレードオフ関係が悪化してしまうことがわかった。具体的には、第15実施例と第15-1実施例の場合に、ターンオフ損失とターンオフdv/dtとのトレードオフ関係を従来例と同程度に実現し、かつ従来例よりも悪化させないことがわかる。このため、濃度変更深さは、p型領域2の厚さの1/2以下とする必要があることがわかった。また、図28-1と図28-2および図29-1と図29-2に示す結果より、第12実施例と第12-1実施例および第13実施例と第13-1実施例の場合に、オン抵抗と耐圧とのトレードオフ関係と、ターンオフ損失とターンオフdv/dtとのトレードオフ関係の両方を、ともに従来例よりもよく改善することができることがわかる。このため、濃度変更深さは、p型領域2の厚さの1/3以下とするのがよい第13実施例と第13-1実施例参照。望ましくは、p型領域2の厚さの1/8以上1/4以下とするのがよい第12実施例と第12-1実施例参照。実施例8図30は、実施例8にかかる半導体装置におけるターンオフ時の電気的特性を示す特性図である。まず、実施の形態6に従い、n型高濃度領域21の不純物濃度をn型低濃度領域22の不純物濃度の1.33倍、1.67倍、2倍、2.33倍とした、4つのプレーナ型MOSFETを準備した以下、第18実施例~第21実施例とする。また、実施例6と同様に、n型高濃度領域21の不純物濃度をn型低濃度領域22の不純物濃度の2.5倍とした第10実施例を準備した。そして、各試料において、ターンオフ損失およびターンオフdv/dtを測定した。図30に示す結果より、n型高濃度領域21の不純物濃度の、n型低濃度領域22の不純物濃度に対する割合が高いほど、ターンオフ損失とターンオフdv/dtとのトレードオフ関係を改善することができることがわかった。また、第18実施例~第21実施例では、ターンオフ損失とターンオフdv/dtとのトレードオフ関係をほぼ同様に改善することができる。また、第10実施例において、不純物濃度比を3倍とし、p型低濃度領域24の不純物濃度を、第1主面側から第2主面側にかけて0.45×1015/cm3ずつ減少する不純物濃度分布とした実施例で600Vの耐圧を確認した。これらより、n型高濃度領域21の不純物濃度の、n型低濃度領域22の不純物濃度に対する割合は、1.2倍以上3倍以下好ましくは2.5倍以下とすることがよいことがわかる。実施の形態7SJ-MOSFETを製造する主な方法としては多段エピ方式とトレンチ埋め込み方式とがある。トレンチ埋め込み方式ではnエピ層に深掘りトレンチを1回形成してp型エピ層を埋め込むだけで並列pn構造をつくることができるので、多段エピ方式よりも簡便である。その一方、SJ-MOSFETは、導通状態からオフ状態になると並列pn部が急激に空乏化するため、ターンオフ時のドレイン電圧の時間変化率dv/dtが大きくなってしまう。つまり、Eoffとdv/dtとのトレードオフは従来MOSFETと比較して更なる改善の余地がある。また、耐圧がピークとなるチャージバランス条件ではアバランシェ時の電流-電圧特性が負性となるためアバランシェ耐量が弱い。これらのことは、多段エピ方式とトレンチ埋め込み方式の製造方式によらず共通する課題である。以降の実施の形態の製造工程を用いることで、Eoff-dv/dtトレードオフを改善できるデバイスを多段エピ方式よりも簡便なトレンチ埋め込み方式でつくることができる。図31および図32は、実施の形態7にかかる半導体装置の製造工程を順に示した断面図である。まず、図31aのように、nドレイン領域41にn型低濃度領域42と高濃度のn型表面領域43を順に堆積し、表面のマスク酸化膜44にレジスト45のパターニングを施す。次に、図31bに示すようにマスク酸化膜44をエッチングしてn型表面領域43の表面を開口し、さらに図31cに示すように深掘りトレンチエッチングを行い、深掘りトレンチ46を形成する。次に、図31dに示すように深掘りトレンチ46内部に低濃度pエピ層47をエピタキシャル成長させ埋め込む。続いて、図32aの工程で低濃度pエピ層47表面をプラズマエッチングなどでエッチバックし、低濃度pエピ層47とn型低濃度領域42の高さとが概ね等しくなるようにする。さらに、図32bに示すように、深掘りトレンチ46内部に高濃度p層48をエピタキシャル成長で埋め込み、低濃度pエピ層47表面に高濃度p層48を形成する。次に、図32cに示すように化学機械研磨CMPなどで表面の平坦化を行う。これより後の工程である図32dは前記実施の形態1のプレーナMOS構造を形成する工程と同じ工程に従い、最終デバイス形状が得られる。なお、49がpベース領域、50がnソース領域、51がゲート絶縁膜、52がゲート電極、53が層間絶縁膜、54がソース電極である。図32dの構造では、低濃度pエピ層47とn型低濃度領域42が概ねチャージバランスとなり、n型表面領域43と高濃度p層48とが概ねチャージバランスとなっている。第1主面を基準とした全並列pn層部分の深さに対してn型表面領域43と高濃度p層48の深さはその1/8以上1/2以下となっている。以上、説明したように、実施の形態7によれば、Eoff-dv/dtトレードオフの改善できるデバイスを埋め込みエピ方式でつくることができるので、多段エピ方式において同様なデバイスを製造した場合よりもプロセスを簡便にすることができる。実施の形態8図33は、実施の形態8にかかる半導体装置の製造工程を順に示した断面図である。まず、図31a~dと同様な手順で製造を行う。ただし、続く工程ではまず、低濃度pエピ層47表面はエッチバックせずに、図33aに示すように深掘りトレンチ46内部に埋め込んだ低濃度pエピ層47の上に高濃度p層55を形成する。続いて、図33bに示すように化学機械研磨CMPなどで表面の平坦化を行う。これより後の工程である図33cは前記実施の形態1のプレーナMOS構造を形成する工程と同じ工程に従い、最終デバイス形状が得られる。つまり、実施の形態8は、実施の形態7において図32aに示した低濃度pエピ層47のエッチバックを省いた製造方法であるので、実施の形態7よりも工程を簡便化することができる。図33cの構造では、低濃度pエピ層47とn型低濃度領域42が概ねチャージバランスとなり、n型表面領域43と高濃度p層55とが概ねチャージバランスとなっている。第1主面を基準とした全並列pn層部分の深さに対してn型表面領域43と高濃度p層55の深さはその1/8以上1/2以下となっている。以上、説明したように、実施の形態8によれば、Eoff-dv/dtトレードオフの改善できるデバイスを埋め込みエピ方式でつくることができるので、多段エピ方式において同様なデバイスを製造した場合よりもプロセスを簡便にすることができる。実施の形態9実施の形態7と実施の形態8ではn型表面領域43と高濃度p層48,55の深さが概ね等しかったが、アバランシェ耐量を上げるためには高濃度p層48,55がn型表面領域43よりも深くなるように形成すればよい。図34は、実施の形態9にかかる半導体装置の製造工程を順に示した断面図である。まず、図31a~cと同様な手順で製造を行う。続く工程ではまず、図34aに示すように深掘りトレンチ46内部に低濃度pエピ層47をエピタキシャル成長で埋め込む。低濃度pエピ層47は、図31dに比べて埋め込み量を減らしておくのが望ましい。なぜならば、後の工程でのエッチバック量を減らすことができるからである。続く図34bで低濃度pエピ層47表面をプラズマエッチングなどでエッチバックするが、低濃度pエピ層47がn型表面領域43の下端よりも高さが低くなるよう深くエッチバックする。続く図34cでは、深掘りトレンチ46内部に高濃度p層48をエピタキシャル成長で埋め込み、低濃度pエピ層47表面に高濃度p層48を形成する。その後、図34dに示すようにCMPなどで表面の平坦化を行う。最終デバイス形状として図34eの構造を得る。以上、説明したように、実施の形態9では、低濃度pエピ層47とn型低濃度領域42が概ねチャージバランスとなり、n型表面領域43が対向する高濃度p層48と概ねチャージバランスとなっている。ただし、実施の形態7とは異なり高濃度p層48の下端がn型表面領域43の下端よりも深く形成されているため、高濃度p層48とn型低濃度領域42とが対向している部分がpリッチとなる。第1主面を基準とした全並列pn層部分の深さに対してn型表面領域43と高濃度p層48の深さはその1/8以上1/2以下となっている。このようにすることで、実施の形態7と同様なEoff-dv/dtトレードオフ改善のみならず、pリッチ領域を設けたことによるアバランシェ耐量改善を達成できるデバイスを埋め込みエピ方式でつくることができる。ここで、ある領域に対向する領域とは、ある領域とほぼ同じ深さに位置し、ある領域が隣接している部分をいう以下、実施の形態10~12においても同様。実施の形態10なお、実施の形態9にかかる半導体装置の製造工程を、実施の形態2にかかる半導体装置を作製する製造方法に当てはめた場合の製造工程の断面図は図35のようになる。図35は、実施の形態10にかかる半導体装置の製造工程を順に示した断面図である。まず、図31a~cと同様な手順で製造を行う。次に、図35aでは図34aと同様に、深掘りトレンチ46内部に低濃度pエピ層47をエピタキシャル成長で埋め込む。続く図35bの工程では低濃度pエピ層47のエッチバックは行わず、低濃度pエピ層47の上に高濃度p層55を形成する。その後、図35cに示すようにCMPなどで表面の平坦化を行う。最終デバイス形状は図35dのようになる。以上、説明したように、実施の形態10は実施の形態9と異なり、第1主面側のn型表面領域43が対向する低濃度pエピ層47と高濃度p層55の平均濃度と概ねチャージバランスとなっているが、その他は実施の形態9と共通している。実施の形態10では第1主面を基準とした全並列pn層部分の深さに対してn型表面領域43と高濃度p層55の深さはその1/8以上1/2以下となっている。実施の形態11実施の形態9において高濃度p層48を深くする代わりにn型表面領域43と高濃度p層57の深さが概ね同じになるようにし、高濃度p層57と低濃度pエピ層47との間に中濃度p層56を設けてもかまわない。このような構造としたのが、実施の形態11である。図36および図37は、実施の形態11にかかる半導体装置の製造工程を順に示した断面図である。まず、図31a~cと同様な手順で製造を行う。次に、図36aでは図35aと同様に、深掘りトレンチ46内部に低濃度pエピ層47をエピタキシャル成長で埋め込む。続く図36bに示すように低濃度pエピ層47のエッチバックを行った後、図36cのように中濃度p層56をエピタキシャル成長で埋め込む。そして、図36dに示すように中濃度p層56をエッチバックし、中濃度p層56上面とn型低濃度領域42の上面とがほぼ同じ高さになるようにする。その後、図37aに示すように、深掘りトレンチ46内部に高濃度p層57をエピタキシャル成長で埋め込み、中濃度p層56表面に高濃度p層57を形成する。そして、図37bに示すようにCMPなどで表面の平坦化を行う。最終デバイス形状は図37cのようになる。図37cの最終デバイス形状では、低濃度pエピ層47とそれに対向するn型低濃度領域42とが概ねチャージバランスとなり、第1主面側ではn型表面領域43が高濃度p層57と概ねチャージバランスとなっている。ただし、中濃度p層56とそれに対向するn型低濃度領域42とが対向している部分がpリッチとなり、負性抵抗回避によりアバランシェ耐量が改善できるようになっている。第1主面を基準とした全並列pn層部分の深さに対してn型表面領域43の深さはその1/8以上1/2以下となっている。また、高濃度p層57と中濃度p層56の深さは全並列pn層部分の深さの1/8以上1/2以下となっている。実施の形態9で高濃度p層48とn型低濃度領域42とが対向している部分は実施の形態11では中濃度p層56とn型低濃度領域42とが対向している部分に置き換えられるので、実施の形態11のpリッチ化の度合いは実施の形態9よりも低くなり、Eoff-dv/dtトレードオフは改善する。以上、説明したように、実施の形態11の製造方法では、Eoff-dv/dtトレードオフとアバランシェ耐量改善とを同時に達成するデバイスを簡便に製造できる。実施の形態12実施の形態10にかかる半導体装置の製造工程を、実施の形態8にかかる半導体装置の製造工程に用いた場合の製造工程の主要断面図は図38のようになる。図38は、実施の形態12にかかる半導体装置の製造工程を順に示した断面図である。まず、図31a~cと同様な手順で製造を行う。次に、図38aのように深掘りトレンチ46内部に低濃度pエピ層47をエピタキシャル成長で埋め込む。さらに、図38bに示すように、低濃度pエピ層47の内部に中濃度p層58をエピタキシャル成長で埋め込む。続いて、図38cに示すように、低濃度pエピ層47の内部に高濃度p層59をエピタキシャル成長で埋め込む。その後、図38dに示すようにCMPなどで表面の平坦化を行う。最終デバイス形状は図38eのようになる。以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、実施の形態中に記載した寸法や濃度などは一例であり、本発明はそれらの値に限定されるものではない。また、各実施の形態では第1導電型をn型とし、第2導電型をp型としたが、本発明は第1導電型をp型とし、第2導電型をn型としても同様に成り立つ。また、本発明は、MOSFETに限らず、IGBT、バイポーラトランジスタ、FWDFreeWheelingDiode、フリーホイールダイオードまたはショットキーダイオード等にも適用可能である。また、実施の形態3~実施の形態12において、実施の形態2と同様に、プレーナゲート構造に代えてトレンチゲート構造を有する構成としてもよい。"