"複数のデータコネクタを有するモジュール基板と、複数のメモリデバイスと、前記複数のデータコネクタから供給されるライトデータを前記複数のメモリデバイスに供給し、前記複数のメモリデバイスから供給されるリードデータを複数の前記データコネクタに供給する複数のデータレジスタバッファと、を備え、前記モジュール基板は、一方の主面に定義された第1及び第2のメモリ搭載領域と、平面視で前記第1及び第2のメモリ搭載領域に挟まれた位置に定義されたレジスタ搭載領域とを有し、前記複数のメモリデバイスは、前記第1のメモリ搭載領域に搭載された複数の第1のメモリデバイスと、前記第2のメモリ搭載領域に搭載された複数の第2のメモリデバイスとを含み、前記複数のデータレジスタバッファは、前記レジスタ搭載領域に搭載されている、ことを特徴とするメモリモジュール。前記複数の第1のメモリデバイスは、前記第1のメモリ搭載領域において第1の方向に配列され、前記複数の第2のメモリデバイスは、前記第2のメモリ搭載領域において前記第1の方向に配列され、前記複数のデータレジスタバッファは、前記レジスタ搭載領域において前記第1の方向に配列され、前記複数のデータレジスタバッファのそれぞれと、これに接続された前記第1及び第2のメモリデバイスは、前記第1の方向と交差する第2の方向に平面視で配列されている、ことを特徴とする請求項1に記載のメモリモジュール。前記複数の第1のメモリデバイスと前記複数の第2のメモリデバイスは共通に活性化されることを特徴とする請求項1又は2に記載のメモリモジュール。前記複数の第1のメモリデバイスと前記複数の第2のメモリデバイスは、互いに搭載方向が180°相違していることを特徴とする請求項1乃至3のいずれか一項に記載のメモリモジュール。前記モジュール基板は、他方の主面に定義された第3及び第4のメモリ搭載領域をさらに有し、前記複数のメモリデバイスは、前記第3のメモリ搭載領域に搭載された複数の第3のメモリデバイスと、前記第4のメモリ搭載領域に搭載された複数の第4のメモリデバイスとをさらに含み、前記複数の第1のメモリデバイスと前記複数の第3のメモリデバイスは、平面視で重なる位置に搭載されており、前記複数の第2のメモリデバイスと前記複数の第4のメモリデバイスは、平面視で重なる位置に搭載されており、前記複数のデータレジスタバッファのそれぞれと、これに接続された前記第3及び第4のメモリデバイスは、平面視で前記第2の方向に配列されている、ことを特徴とする請求項1乃至3のいずれか一項に記載のメモリモジュール。前記複数の第3のメモリデバイスと前記複数の第4のメモリデバイスは共通に活性化され、前記複数の第1及び第2のメモリデバイスと、前記複数の第3及び第4のメモリデバイスとは、排他的に活性化されることを特徴とする請求項5に記載のメモリモジュール。前記複数の第1のメモリデバイスと前記複数の第2のメモリデバイスは、互いに搭載方向が180°相違しており、前記複数の第3のメモリデバイスと前記複数の第4のメモリデバイスは、互いに搭載方向が180°相違している、ことを特徴とする請求項5又は6に記載のメモリモジュール。前記モジュール基板は、前記一方の主面に定義された第5及び第6のメモリ搭載領域と、前記他方の主面に定義された第7及び第8のメモリ搭載領域とをさらに有し、前記複数のメモリデバイスは、前記第5のメモリ搭載領域に搭載された複数の第5のメモリデバイスと、前記第6のメモリ搭載領域に搭載された複数の第6のメモリデバイスと、前記第7のメモリ搭載領域に搭載された複数の第7のメモリデバイスと、前記第8のメモリ搭載領域に搭載された複数の第8のメモリデバイスとをさらに含み、前記レジスタ搭載領域は、平面視で前記第5及び第6のメモリ搭載領域に挟まれており、前記複数の第5のメモリデバイスと前記複数の第7のメモリデバイスは、平面視で重なる位置に搭載されており、前記複数の第6のメモリデバイスと前記複数の第8のメモリデバイスは、平面視で重なる位置に搭載されており、前記複数のデータレジスタバッファのそれぞれと、これに接続された前記第5乃至第8のメモリデバイスは、平面視で前記第2の方向に配列されている、ことを特徴とする請求項5又は6に記載のメモリモジュール。前記複数の第5のメモリデバイスと前記複数の第6のメモリデバイスは共通に活性化され、前記複数の第7のメモリデバイスと前記複数の第8のメモリデバイスは共通に活性化され、前記複数の第1及び第2のメモリデバイスと、前記複数の第3及び第4のメモリデバイスと、前記複数の第5及び第6のメモリデバイスと、前記複数の第7及び第8のメモリデバイスとは、排他的に活性化されることを特徴とする請求項8に記載のメモリモジュール。前記第5のメモリ搭載領域は、平面視で前記第1のメモリ搭載領域及びレジスタ搭載領域に挟まれており、前記第2のメモリ搭載領域は、平面視で前記第6のメモリ搭載領域及びレジスタ搭載領域に挟まれている、ことを特徴とする請求項8又は9に記載のメモリモジュール。前記複数の第1のメモリデバイスと前記複数の第5のメモリデバイスは、互いに搭載方向が180°相違しており、前記複数の第2のメモリデバイスと前記複数の第6のメモリデバイスは、互いに搭載方向が180°相違しており、前記複数の第3のメモリデバイスと前記複数の第7のメモリデバイスは、互いに搭載方向が180°相違しており、前記複数の第4のメモリデバイスと前記複数の第8のメモリデバイスは、互いに搭載方向が180°相違している、ことを特徴とする請求項8乃至10のいずれか一項に記載のメモリモジュール。前記モジュール基板に搭載された第1及び第2のコマンドアドレスレジスタバッファをさらに備え、前記第1のコマンドアドレスレジスタバッファは、前記第1乃至第4のメモリデバイスにコマンドアドレス信号を供給し、前記第2のコマンドアドレスレジスタバッファは、前記第5乃至第8のメモリデバイスにコマンドアドレス信号を供給する、ことを特徴とする請求項8乃至11のいずれか一項に記載のメモリモジュール。前記複数のメモリデバイスは、それぞれ1又は2以上のメモリチップを含むことを特徴とする請求項1乃至12のいずれか一項に記載のメモリモジュール。しかしながら、特許文献1に記載されたメモリモジュールでは、複数のデータレジスタバッファがコネクタの近傍に配列されている。このため、コネクタに近い側のメモリ搭載領域に搭載されたメモリチップとデータレジスタバッファとの配線距離と、コネクタから遠い側のメモリ搭載領域に搭載されたメモリチップとデータレジスタバッファとの配線距離とが相違する。その結果、コネクタに近い側のメモリ搭載領域に搭載されたメモリチップとコネクタから遠い側のメモリ搭載領域に搭載されたメモリチップとの間でデータのスキューが生じる。本発明によるメモリモジュールは、複数のデータコネクタを有するモジュール基板と、複数のメモリデバイスと、前記複数のデータコネクタから供給されるライトデータを前記複数のメモリデバイスに供給し、前記複数のメモリデバイスから供給されるリードデータを複数の前記データコネクタに供給する複数のデータレジスタバッファと、を備え、前記モジュール基板は、一方の主面に定義された第1及び第2のメモリ搭載領域と、平面視で前記第1及び第2のメモリ搭載領域に挟まれた位置に定義されたレジスタ搭載領域とを有し、前記複数のメモリデバイスは、前記第1のメモリ搭載領域に搭載された複数の第1のメモリデバイスと、前記第2のメモリ搭載領域に搭載された複数の第2のメモリデバイスとを含み、前記複数のデータレジスタバッファは、前記レジスタ搭載領域に搭載されていることを特徴とする。本発明によれば、第1のメモリデバイスとデータレジスタバッファとの配線距離と、第2のメモリデバイスとデータレジスタバッファとの配線距離との差が縮小されるため、第1のメモリデバイスと第2のメモリデバイスとの間におけるデータのスキューを低減することが可能となる。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図1は、本発明の好ましい第1の実施形態によるメモリモジュール100の構成を示す模式図である。図1に示すように、本実施形態によるメモリモジュール100は、モジュール基板110と、モジュール基板110に搭載された36個のメモリチップ201~236、9個のデータレジスタバッファ301~309及び1個のコマンドアドレスレジスタバッファ401とを備えている。本明細書において、各メモリチップ201~236を特に区別する必要がないときには、単にメモリチップ200と呼ぶことがある。同様に、各データレジスタバッファ301~309を特に区別する必要がないときには、単にデータレジスタバッファ300と呼ぶことがある。モジュール基板110は多層配線が施されたプリント基板であり、その平面形状は、図1に示すX方向を長辺とし、Y方向を短辺とする略長方形である。モジュール基板110の一辺には、長辺であるX方向に沿って複数のコネクタ120が設けられている。コネクタ120は、後述するメモリスロットを介してメモリコントローラとの電気的な接続を取るための端子であり、メモリコントローラからコマンドアドレス信号CA及びコントロール信号CTRLが供給されるコマンドアドレスコネクタ121と、メモリコントローラにリードデータを供給し又はメモリコントローラからのライトデータを入力するためのデータコネクタ122に分類される。特に限定されるものではないが、本実施形態ではデータコネクタ122のピン数は72個である。したがって、同時に72ビットのリードデータ又はライトデータを入出力することができる。コマンドアドレス信号CAとは、アドレス信号ADD及びコマンド信号CMDを含む信号群である。アドレス信号ADDは、バンクアドレスを含んでいても構わない。また、コマンド信号CMDは、ロウアドレスストローブ信号RASB、カラムアドレスストローブ信号CASB及びライトイネーブル信号WEBを含む信号群である。また、コントロール信号CTRLとは、クロック信号CK,CKB、チップ選択信号CS0B,CS1B、クロックイネーブル信号CKE0,CKE1、オンダイターミネーション信号ODT0,ODT1を含む信号群である。クロック信号CKとクロック信号CKBは相補の信号である。チップ選択信号CS0B,CS1B及びクロックイネーブル信号CKE0,CKE1は、それぞれ対応するRank後述を活性化させるための信号である。さらに、オンダイターミネーション信号ODT0,ODT1は、それぞれ対応するRankを終端抵抗として機能させるための信号である。本明細書及び図面においては、特に区別する必要がない場合、クロック信号CK,CKBを纏めてクロック信号CKと表記し、チップ選択信号CS0B~CS1Bを纏めてチップ選択信号CSBと表記し、クロックイネーブル信号CKE0,CKE1を纏めてクロックイネーブル信号CKEと表記し、オンダイターミネーション信号ODT0,ODT1を纏めてオンダイターミネーション信号ODTと表記することがある。また、これらをコントロール信号CTRLと総称することがある。メモリチップ201~236は例えばDRAMであり、このうち18個のメモリチップ201~218はモジュール基板110の一方の主面110aに搭載され、残りの18個のメモリチップ219~236はモジュール基板110の他方の主面110bに搭載されている。メモリチップ201~218とメモリチップ219~236は、モジュール基板110を介して互いに対向する位置にそれぞれ搭載されている。つまり、平面視で互いに重なる位置に配置されている。例えば、メモリチップ201とメモリチップ219はモジュール基板110の表裏に配置され、その平面的な位置、つまりX座標及びY座標は互いに一致している。図1においては、図面の見やすさを考慮してモジュール基板110の表裏に配置された一対のメモリチップ200の平面的な位置をずらして表示しているが、実際には上述の通り、平面的な位置は互いに一致している。ここで平面視とは、X方向及びY方向と直交する方向Z方向から見た様子を意味する。図1において各チップに表記された三角のマークは、チップの搭載方向を示す方向性マークであり、方向性マークが同じ位置にある同種のチップは搭載方向が互いに同じであることを意味する。したがって、メモリチップ201~209は搭載方向が互いに同じであり、メモリチップ210~218は搭載方向が互いに同じであり、メモリチップ219~227は搭載方向が互いに同じであり、メモリチップ228~236は搭載方向が互いに同じである。また、メモリチップ201~209とメモリチップ210~218は搭載方向が互いに180°相違しており、メモリチップ219~227とメモリチップ228~236は搭載方向が互いに180°相違している。さらに、表裏の位置にあるメモリチップ201~209とメモリチップ219~227は搭載方向が互いに同じであり、表裏の位置にあるメモリチップ219~227とメモリチップ228~236は搭載方向が互いに同じである。本発明においては、メモリチップ201~209のそれぞれを第1のメモリデバイス、メモリチップ210~218のそれぞれを第2のメモリデバイス、メモリチップ219~227のそれぞれを第3のメモリデバイス、メモリチップ228~236のそれぞれを第4のメモリデバイスと呼ぶことがある。尚、データレジスタバッファ301~309については搭載方向が互いに同じである。本実施形態によるメモリモジュール100は、いわゆる2Rank構成である。Rankとは、排他的に選択されるメモリ空間を指す。各Rank間には同じアドレスが割り当てられるものの、チップ選択信号CS0B,CS1Bを排他的に活性化させるとともに、クロックイネーブル信号CKE0,CKE1を排他的に活性化させることによって、いずれか1つのRankが選択される。本実施形態においては、モジュール基板110の一方の主面110aに搭載されたメモリチップ201~218がRank0を構成し、モジュール基板110の他方の主面110bに搭載されたメモリチップ219~236がRank1を構成する。図1に示すように、メモリチップ201~236はモジュール基板110上において平面視で2列に配列されている。具体的には、メモリチップ201~209,219~227についてはコネクタ120から遠い第一列111に配置され、メモリチップ210~218,228~236についてはコネクタ120に近い第二列112に配置されている。第一列111に配置された各メモリチップ201~209,219~227と、第二列112に配置された対応するメモリチップ210~218,228~236とは、互いにX座標が一致している。つまり、平面視でY方向に配列されている。例えば、メモリチップ201,210,219,228は、互いにX座標が一致している。対応する他のメモリチップについても同様である。図2は、メモリチップ200及びデータレジスタバッファ300の搭載位置をより詳細に説明するための模式図であり、aはモジュール基板110の一方の主面110aに搭載されたデバイスのレイアウトを示し、bはモジュール基板110の他方の主面110bに搭載されたデバイスのレイアウトを示している。図2aに示すように、モジュール基板110の一方の主面110aには、第一列111に対応する部分に第1のメモリ搭載領域A1が定義され、第二列112に対応する部分に第2のメモリ搭載領域A2が定義されている。第1のメモリ搭載領域A1はメモリチップ201~209がX方向に配列される領域であり、第2のメモリ搭載領域A2はメモリチップ210~218がX方向に配列される領域である。また、図2bに示すように、モジュール基板110の他方の主面110bには、第一列111に対応する部分に第3のメモリ搭載領域A3が定義され、第二列112に対応する部分に第4のメモリ搭載領域A4が定義されている。第3のメモリ搭載領域A3はメモリチップ219~227がX方向に配列される領域であり、第4のメモリ搭載領域A4はメモリチップ228~236がX方向に配列される領域である。ここで、各メモリ搭載領域A1~A4に搭載されたメモリチップ201~236のうち、X座標が等しい4つのメモリチップは、X座標の等しいいずれかのデータレジスタバッファ300に共通接続されている。例えば、メモリチップ201,210,219,228は、データレジスタバッファ301に共通接続されている。データレジスタバッファ300は、対応するデータコネクタ122から供給されるライトデータを対応するメモリチップ200に供給するとともに、対応するメモリチップ200から供給されるリードデータを対応するデータコネクタ122に供給する役割を果たす。例えば、メモリチップ201,210,219,228に書き込むべきライトデータはデータレジスタバッファ301によってバッファリングされ、メモリチップ201,210,219,228から読み出されたリードデータはデータレジスタバッファ301によってバッファリングされる。図2bに示すように、これらデータレジスタバッファ301~309は、平面視で第一列111と第二列112に挟まれたレジスタ搭載領域BにおいてX方向に配列されている。特に限定されるものではないが、本実施形態ではレジスタ搭載領域Bがモジュール基板110の他方の主面110bに定義されている。つまり、レジスタ搭載領域Bは第3及び第4のメモリ搭載領域A3,A4に挟まれている。但し、透過的に見れば、レジスタ搭載領域Bは平面視で第1及び第2のメモリ搭載領域A1,A2に挟まれていることになる。図3は、本実施形態によるメモリモジュール100を備える情報処理システム10の構造を模式的に示す斜視図である。図3に示すように、情報処理システム10はマザーボード21上に構成されている。マザーボード21にはメモリスロット22が設けられており、メモリスロット22に本実施形態によるメモリモジュール100が挿入されている。また、マザーボード21にはメモリコントローラ12が搭載され、マザーボード21に形成された配線23を介してメモリモジュール100に接続されている。しかしながら、メモリコントローラ12はメモリモジュール100上のメモリチップ200に直接接続されているのではなく、データレジスタバッファ301~309及びコマンドアドレスレジスタバッファ401を介してメモリチップ200に接続されている。これにより、メモリコントローラ12とメモリモジュール100とを接続する信号経路の負荷容量が低減されるため、データ転送レートが高い場合であっても良好な信号品質を確保することが可能となる。尚、図3に示した情報処理システム10では、マザーボード21にメモリスロット22が1個だけ設けられているが、実際のメモリシステムでは、複数例えば4個のメモリスロットが設けられ、これらメモリスロットにそれぞれメモリモジュール100が装着される。複数のメモリモジュール100を装着すると信号経路の負荷容量はその分増大するが、本実施形態では、メモリモジュール1枚当たりの負荷容量が従来に比べて非常に小さいことから、複数のメモリモジュールを装着した場合であっても、高速なデータ転送を行うことが可能となる。次に、メモリチップ200の構成について説明する。図4は、メモリチップ200の構成を示すブロック図である。メモリチップ200はDRAMであり、図4に示すように、外部端子として、クロック端子251、コマンド端子252、コントロール端子256、アドレス端子253、データ入出力端子254及びデータストローブ端子255を備えている。このうち、クロック端子251、コマンド端子252及び、コントロール端子256、アドレス端子253については、コマンドアドレスレジスタバッファ401に接続されている。また、データ入出力端子254及びデータストローブ端子255については、対応するデータレジスタバッファ300に接続されている。その他、電源端子なども備えられているが、これらについては図示を省略してある。クロック端子251は相補のクロック信号Y,YBが供給される端子であり、供給されたクロック信号Y,YBは、内部クロック生成回路261に供給される。内部クロック生成回路261は、クロック信号Y,YBに基づいて内部クロック信号ICLKを生成し、これをデータ入出力回路263及びデータストローブ信号入出力回路264などの各種回路ブロックに供給する。特に限定されるものではないが、本実施形態においてはメモリチップ200にDLL回路は備えられていない。コマンド端子252は、ロウアドレスストローブ信号RASB、カラムアドレスストローブ信号CASB、ライトイネーブル信号WEBなどからなるコマンド信号CMDが供給される端子である。コマンド信号CMDは、コマンドデコーダ266に供給される。コマンドデコーダ266は、内部クロック信号ICLKに同期して、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドICMDを生成する回路である。生成された内部コマンドICMDは、モードレジスタ265を含む各種回路ブロックに供給される。コントロール端子256は、チップ選択信号CSB、クロックイネーブル信号CKE、オンダイターミネーション信号ODTなどの、Rankごとのコントロール信号CTRLが供給される端子である。コントロール信号CTRLは、コントロール回路268に供給される。コントロール回路268は、コントロール信号CTRLに基づいて内部オンダイターミネーション信号IODTなどの内部コントロール信号を生成する回路である。アドレス端子253は、アドレス信号ADDが供給される端子であり、供給されたアドレス信号ADDはアドレスラッチ回路267に供給される。アドレスラッチ回路267は、内部クロック信号ICLKに同期してアドレス信号ADDをラッチする回路である。アドレスラッチ回路267にラッチされたアドレス信号ADDのうち、ロウアドレスについてはロウデコーダ271に供給され、カラムアドレスについてはカラムデコーダ272に供給される。また、モードレジスタセットにエントリしている場合には、アドレス信号ADDはモードレジスタ265に供給され、これによってモードレジスタ265の内容が更新される。ロウデコーダ271は、メモリセルアレイ280に含まれるいずれかのワード線WLを選択する回路である。メモリセルアレイ280内においては、複数のワード線WLと複数のビット線BLが交差しており、その交点にはメモリセルMCが配置されている図4では、1本のワード線WL、1本のビット線BL及び1個のメモリセルMCのみを示している。ビット線BLは、センスアンプ列281に含まれるいずれかのセンスアンプSAに接続されている。センスアンプSAの選択は、カラムデコーダ272によって行われる。選択されたセンスアンプSAは、データ入出力回路263に接続される。データ入出力回路263には、内部クロック信号ICLK及び内部データストローブ信号PDQSが供給されており、リード動作時においては内部クロック信号ICLKに同期してリードデータを出力し、ライト動作時においては内部データストローブ信号PDQSに同期してライトデータを取り込む。これにより、リード動作時においては、メモリセルアレイ280から読み出されたリードデータがデータ入出力端子254から出力され、ライト動作時においては、データ入出力端子254から受信したライトデータがメモリセルアレイ280に書き込まれる。データストローブ端子255は、データストローブ信号DQSの入出力を行うための端子であり、データストローブ信号入出力回路264に接続されている。データストローブ信号入出力回路264は、上述した内部データストローブ信号PDQSを生成し、これをデータ入出力回路263に供給する。また、データ入出力回路263及びデータストローブ信号入出力回路264には、コントロール回路268の出力である内部オンダイターミネーション信号IODTも供給されている。内部オンダイターミネーション信号IODTが活性化すると、データ入出力回路263及びデータストローブ信号入出力回路264は、いずれも終端抵抗として機能する。図5は、メモリチップ200に設けられた外部端子の配列を説明するための略平面図である。図5に示すように、メモリチップ200には設けられた複数の外部端子250は、マトリクス状にレイアウトされている。図5において符号250DQと表記しているエリアはデータ系の外部端子、つまり、図4に示したデータ入出力端子254及びデータストローブ端子255が配置されたエリアである。また、図5において符号250CAと表記しているエリアはコマンドアドレス系及びコントロール系の外部端子、つまり、図4に示したクロック端子251、コマンド端子252、コントロール端子256及びアドレス端子253が配置されたエリアである。エリア250DQとエリア250CAは、互いにY方向に配列されており、エリア250DQが方向性マークに近い側に位置している。ここで、Y方向とは、図1に示したようにモジュール基板110の短辺方向に相当する。以上がメモリチップ200の全体構成である。次に、データレジスタバッファ300の構成について説明する。図6は、データレジスタバッファ300の構成を示すブロック図である。図6に示すように、データレジスタバッファ300は、入出力端子340を介して供給されるライトデータDQを、入出力端子350を介して供給されるデータストローブ信号DQSでバッファリングするライト用のFIFO回路311と、入出力端子341を介して供給されるリードデータDQを、入出力端子351を介して供給されるデータストローブ信号DQSでバッファリングするリード用のFIFO回路312とを備えている。ここで入出力端子340,350は、データコネクタ122に接続される端子であり、図6においてはこれら入出力端子340,350を介して入出力される信号名に符号preを付している。一方、入出力端子341,351は、対応するメモリチップ200に接続される端子であり、図6においてはこれら入出力端子341,351を介して入出力される信号名に符号postを付している。尚、図6に示すFIFO回路311,312は、1ビット分のデータの入出力を行う回路であり、実際には、入出力データ幅分のFIFO回路311,312が設けられている。例えば、1個のデータレジスタバッファ300が一度に1バイト分のデータを入出力する場合、8組のFIFO回路311,312が必要となる。データレジスタバッファ300に含まれる各種バッファ回路やFIFO回路311,312の動作は、データレジスタコントロール回路320によって制御される。データレジスタコントロール回路320は、コマンドアドレスレジスタバッファ401より供給されるコントロール信号BCOMに基づいて、データレジスタバッファ300の動作を制御する。図7は、データレジスタバッファ300に設けられた外部端子の配列を説明するための略平面図である。図7に示す符号330は、データレジスタバッファ300に設けられた外部端子のうち、データ信号及びデータストローブ信号に関する外部端子である。図7に示すように、これら外部端子330は、第1グループ331と第2グループ332に分類されている。このうち、第1グループ331はデータコネクタ122に接続される端子であり、図6に示す入出力端子340,350を含んでいる。つまり、符号preが付された信号を入出力するための外部端子が配列される。一方、第2グループ332は対応するメモリチップ200に接続される端子であり、図6に示す入出力端子341,351を含んでいる。つまり、符号postが付された信号を入出力するための外部端子が配列される。図7に示すように、第1グループ331と第2グループ332は互いにY方向に配列されている。また、いずれのグループも複数の外部端子330がX方向に配列されている。以上がデータレジスタバッファ300の全体構成である。次に、コマンドアドレスレジスタバッファ401の構成について説明する。図8は、コマンドアドレスレジスタバッファ401の構成を示すブロック図である。図8に示すように、コマンドアドレスレジスタバッファ401は、コマンドアドレスコネクタ121に接続される入力端子411,412と、メモリチップ200に接続される出力端子421~424と、データレジスタバッファ300に接続される出力端子430とを備えている。入力端子411,412には、メモリコントローラ12より供給されるコマンドアドレス信号CAが及びコントロール信号CTRLがそれぞれ入力される。図8においてはこれら入力端子411,412に入力される信号名に符号preを付している。入力端子411を介して入力されたコマンドアドレス信号CApreは、レジスタ回路440にてバッファリングされた後、2系統のドライバ441,442に供給される。ドライバ441,442は、それぞれ出力端子421,422を介してコマンドアドレス信号CApostを出力する回路である。図8に示すように、ドライバ441から出力端子421を介して出力されるコマンドアドレス信号CApostには符号Rが付されており、ドライバ442から出力端子422を介して出力されるコマンドアドレス信号CApostには符号Lが付されている。コマンドアドレス信号CApostRとコマンドアドレス信号CApostLは、互いに同じ内容の信号である。同様に、入力端子412を介して入力されたコントロール信号CTRLpreは、レジスタ回路450にてバッファリングされた後、2系統のドライバ451,452に供給される。ドライバ451,452は、それぞれ出力端子423,424を介してコントロール信号CTRLpostを出力する回路である。図8に示すように、ドライバ451から出力端子423を介して出力されるコントロール信号CTRLには符号Rが付されており、ドライバ452から出力端子424を介して出力されるコントロール信号CTRLpostには符号Lが付されている。コントロール信号CTRLpostRとコントロール信号CTRLpostLは、互いに同じ内容の信号である。このように、コマンドアドレスレジスタバッファ401は、2つの出力系統を有していることから、各ドライバ441,442,451,452の負荷が軽減されている。さらに、コマンドアドレスレジスタバッファ401にはコントロール回路460が含まれている。コントロール回路460は、コマンドアドレス信号CApre及びコントロール信号CTRLpreに基づいて、コントロール信号BCOMを生成する。生成されたコントロール信号BCOMは、ドライバ461及び出力端子430を介してデータレジスタバッファ300に供給される。図9は、コマンドアドレスレジスタバッファ401に設けられた外部端子の配列を説明するための略平面図である。図9に示す符号470は、コマンドアドレスレジスタバッファ401に設けられた入力端子411,412が配列されるエリアである。また、図9に示す符号480Rは、コマンドアドレスレジスタバッファ401に設けられた出力端子421,423が配列されるエリアである。つまり、エリア480Rからは、コマンドアドレス信号CApostR及びコントロール信号CTRLpostRが出力される。一方、図9に示す符号480Lは、コマンドアドレスレジスタバッファ401に設けられた出力端子422,424が配列されるエリアである。つまり、エリア480Lからは、コマンドアドレス信号CApostL及びコントロール信号CTRLpostLが出力される。コマンドアドレス信号CApostR及びコントロール信号CTRLpostRは、モジュール基板110の右側に搭載されたメモリチップ200に供給される。一方、コマンドアドレス信号CApostL及びコントロール信号CTRLpostLは、モジュール基板110の左側に搭載されたメモリチップ200に供給される。エリア480Rに配置される出力端子421,423と、エリア480Lに配置される出力端子422,424は、中心軸aを中心として対称にレイアウトされている。中心軸aとは、X方向における中心線でありY方向に延在する線である。例えば、エリア480Rに配置された端子481~484から出力される信号と、エリア480Lに配置された端子481~484から出力される信号とは、互いに同一の信号である。以上がコマンドアドレスレジスタバッファ401の全体構成である。次に、モジュール基板110上における各デバイスの接続関係について説明する。図10は、データコネクタ122とメモリチップ200との接続関係を説明するための模式図である。まず、ライト動作時におけるデータ系信号の流れについて説明すると、図10に示すように、データコネクタ122に入力されたライトデータDQは、スタブ抵抗130を介してデータレジスタバッファ300に供給される。スタブ抵抗130は、データコネクタ122において生じるインピーダンスの不整合に起因する信号の反射を防止するために設けられている。本発明においてスタブ抵抗130を設けることは必須でないが、本実施形態においては、平面視で第一列111と第二列112に挟まれたレジスタ搭載領域Bにデータレジスタバッファ300が搭載されているため、データコネクタ122とデータレジスタバッファ300との距離が比較的遠い。これにより、データコネクタ122とデータレジスタバッファ300とを接続するデータ配線L0の配線長が長くなるため、信号の反射が生じやすい。したがって、スタブ抵抗130を設けることによりこれを防止することが望ましい。データレジスタバッファ300に入力されたライトデータDQは、データレジスタバッファ300にてバッファリングされた後、対応するメモリチップ200に供給される。既に説明したとおり、対応するメモリチップ200とは当該データレジスタバッファ300とX座標が等しい4つのメモリチップ200である。例えば、データレジスタバッファ301から出力されるライトデータDQは、4つのメモリチップ201,210,219,228に供給される。ここで、モジュール基板110の表裏において重なる位置に搭載された2つのメモリチップは、互いにRankの異なるメモリチップであり、これらメモリチップに対しては共通のデータ配線が用いられる。例えば、メモリチップ201とメモリチップ219には同じデータ配線L1を介してライトデータDQが供給され、メモリチップ210とメモリチップ228には同じデータ配線L2を介してライトデータDQが供給される。当然ながら、同じRankに属するメモリチップ、例えばメモリチップ201とメモリチップ210に対しては、異なるデータ配線を介してライトデータDQが供給される。リード動作時におけるデータ系信号の流れは上記と逆であり、選択されたRankに属する2つのメモリチップから読み出されたリードデータDQが対応するデータレジスタバッファ300に供給され、データレジスタバッファ300にてバッファリングされた後、スタブ抵抗130を介してデータコネクタ122に供給される。図10に示すように、本実施形態においては平面視で第一列111と第二列112に挟まれたレジスタ搭載領域Bにデータレジスタバッファ300が搭載されており、各データレジスタバッファ300から見て上下に位置する2つのメモリチップが同時に活性化される。しかも、第一列111に属するメモリチップ200と第二列112に属するメモリチップ200は、その搭載方向が互い180°相違していることから、各メモリチップ200に設けられたエリア250DQ図5参照は、いずれもデータレジスタバッファ300側に位置している。このため、各データレジスタバッファ300とこれに対応する4つのメモリチップ200との接続する配線L1,L2の配線距離を最短且つ一定となるよう、モジュール基板110上のデータ系配線をレイアウトすることができる。これにより、ライト動作時においては、第一列111に搭載されたメモリチップ200と第二列112に搭載されたメモリチップ200にライトデータDQがほぼ同時に到達する。また、リード動作時においては、第一列111に搭載されたメモリチップ200から出力されたリードデータDQと、第二列112に搭載されたメモリチップ200から出力されたリードデータDQとが、ほぼ同時にデータレジスタバッファ300に到達する。つまり、メモリチップ200の搭載位置によるデータのスキューが非常に小さくなる。その結果、DLL回路のような同期回路をメモリチップ200に搭載することなく、データの入出力を正しく行うことが可能となる。また、Rank間におけるデータのスキュー差もほとんど生じない。図11は、コマンドアドレスコネクタ121とメモリチップ200との接続関係を説明するための模式図である。図11に示すように、コマンドアドレスコネクタ121に入力されたコマンドアドレス信号CA及びコントロール信号CTRLは、スタブ抵抗130を介してコマンドアドレスレジスタバッファ401に供給される。図9を用いて説明した通り、コマンドアドレスレジスタバッファ401に設けられた入力端子411,412はエリア470に配置されている。コマンドアドレスレジスタバッファ401は、これらコマンドアドレス信号CA及びコントロール信号CTRLをバッファリングし、出力端子421~424を介して各メモリチップ200に供給する。ここで、モジュール基板110の右側に搭載されたメモリチップ200に対しては、エリア480Rに配置された出力端子421,423及び配線L20,L21を介してコマンドアドレス信号CA及びコントロール信号CTRLが供給され、モジュール基板110の左側に搭載されたメモリチップ200に対しては、エリア480Lに配置された出力端子422,424及び配線L10,L11を介してコマンドアドレス信号CA及びコントロール信号CTRLが供給される。コマンドアドレスレジスタバッファ401から出力される信号のうち、コマンドアドレス信号CAについては全てのメモリチップ201~236に対して共通に供給される。これに対し、コマンドアドレスレジスタバッファ401から出力される信号のうち、コントロール信号CTRLについては、Rankごとに供給される。これにより、いずれか一方のRankのみが活性化される。図12は、発明者らが本発明いたる過程で考えたプロトタイプによるメモリモジュール100aにおける、データコネクタ122とメモリチップ200との接続関係を説明するための模式図である。図12に示すメモリモジュール100aでは、データコネクタ122とメモリチップ201~236との間にデータレジスタバッファ301~309が配置されている。このようなレイアウトでは、各データレジスタバッファ300とこれに対応するメモリチップ200との距離が第一列111と第二列112とで大きく相違し、データ配線L1がデータ配線L2よりもかなり長くなってしまう。このため、ライト動作時においては、第一列111に搭載されたメモリチップ200よりも、第二列112に搭載されたメモリチップ200にライトデータDQが先に到達する。また、リード動作時においては、第一列111に搭載されたメモリチップ200から出力されたリードデータDQよりも、第二列112に搭載されたメモリチップ200から出力されたリードデータDQの方が先にデータレジスタバッファ300に到達する。このように、メモリモジュール100aではメモリチップ200のY方向における搭載位置によってデータのスキューが生じてしまう。しかも、各データレジスタバッファ300とこれに対応する4つのメモリチップ200のX座標が一致していないことから、メモリチップ200のX方向における搭載位置によってもスキューが生じる。これに対し、本実施形態によるメモリモジュール100においてはこのようなスキューが大幅に低減されるため、高い信号品質を確保することが可能となる。しかも、プロトタイプによるメモリモジュール100aに対して配線密度の増大などのデメリットも生じない。次に、本発明の好ましい第2の実施形態について説明する。図13は、本発明の好ましい第2の実施形態によるメモリモジュール500の構成を示す模式図である。図13に示すように、本実施形態によるメモリモジュール500は、モジュール基板510と、モジュール基板510に搭載された72個のメモリチップ201~272、9個のデータレジスタバッファ301~309及び1個のコマンドアドレスレジスタバッファ401とを備えている。本明細書において、メモリチップ201~272を特に区別する必要がないときには、単にメモリチップ200と呼ぶことがある。メモリチップ201~272はモジュール基板510上において平面視で4列に配列されている。具体的には、メモリチップ201~209,219~227については最上段である第一列511に配置され、メモリチップ237~245,255~263については上から2段目である第三列513に配置され、メモリチップ210~218,228~236については下から2段目である第二列512に配置され、メモリチップ246~254,264~272については最下段である第四列514に配置されている。また、メモリチップ201~218は搭載方向が互いに同じであり、メモリチップ219~236は搭載方向が互いに同じであり、メモリチップ237~254は搭載方向が互いに同じであり、メモリチップ255~272は搭載方向が互いに同じである。また、メモリチップ201~218とメモリチップ237~254は搭載方向が互いに180°相違しており、メモリチップ219~236とメモリチップ255~272は搭載方向が互いに180°相違している。本発明においては、メモリチップ237~245のそれぞれを第5のメモリデバイス、メモリチップ246~254のそれぞれを第6のメモリデバイス、メモリチップ255~263のそれぞれを第7のメモリデバイス、メモリチップ264~272のそれぞれを第8のメモリデバイスと呼ぶことがある。本実施形態によるメモリモジュール500は、いわゆる4Rank構成である。各Rankは、接続関係を説明するためのブロック図である図14に示すように、チップ選択信号CS0B~CS3Bによって排他的に活性化される。本実施形態においては、メモリチップ201~218がRank0を構成し、メモリチップ255~272がRank1を構成し、メモリチップ237~254がRank2を構成し、メモリチップ219~236がRank3を構成する。クロック信号Y0~Y3,YB0~YB3もそれぞれ対応するRankに供給される。クロックイネーブル信号CKE0についてはRank0とRank3にて共有され、クロックイネーブル信号CKE1についてはRank1とRank2にて共有される。また、オンダイターミネーション信号ODT0,ODT1はそれぞれRank0,Rank1に供給される。Rank2,3にはオンダイターミネーション信号は供給されない。図15は、メモリチップ200及びデータレジスタバッファ300の搭載位置をより詳細に説明するための模式図であり、aはモジュール基板510の一方の主面510aに搭載されたデバイスのレイアウトを示し、bはモジュール基板510の他方の主面510bに搭載されたデバイスのレイアウトを示している。図15aに示すように、モジュール基板510の一方の主面510aには、第一列511に対応する部分に第1のメモリ搭載領域A1が定義され、第二列512に対応する部分に第2のメモリ搭載領域A2が定義され、第三列513に対応する部分に第5のメモリ搭載領域A5が定義され、第四列514に対応する部分に第6のメモリ搭載領域A6が定義されている。第1のメモリ搭載領域A1はメモリチップ201~209がX方向に配列される領域であり、第2のメモリ搭載領域A2はメモリチップ210~218がX方向に配列される領域であり、第5のメモリ搭載領域A5はメモリチップ237~245がX方向に配列される領域であり、第6のメモリ搭載領域A6はメモリチップ246~254がX方向に配列される領域である。また、図15bに示すように、モジュール基板510の他方の主面510bには、第一列511に対応する部分に第3のメモリ搭載領域A3が定義され、第二列512に対応する部分に第4のメモリ搭載領域A4が定義され、第三列513に対応する部分に第7のメモリ搭載領域A7が定義され、第四列514に対応する部分に第8のメモリ搭載領域A8が定義されている。第3のメモリ搭載領域A3はメモリチップ219~227がX方向に配列される領域であり、第4のメモリ搭載領域A4はメモリチップ228~236がX方向に配列される領域であり、第7のメモリ搭載領域A7はメモリチップ255~263がX方向に配列される領域であり、第8のメモリ搭載領域A8はメモリチップ264~272がX方向に配列される領域である。ここで、各メモリ搭載領域A1~A8に搭載されたメモリチップ201~272のうち、X座標が等しい8つのメモリチップは、X座標の等しいいずれかのデータレジスタバッファ300に共通接続されている。例えば、メモリチップ201,210,219,228,237,246,255,264は、データレジスタバッファ301に共通接続されている。図15bに示すように、データレジスタバッファ301~309は、平面視で第三列513と第二列512に挟まれたレジスタ搭載領域BにおいてX方向に配列されている。特に限定されるものではないが、本実施形態ではレジスタ搭載領域Bがモジュール基板510の他方の主面510bに定義されている。図16は、データコネクタ122とメモリチップ200との接続関係を説明するための模式図である。まず、ライト動作時におけるデータ系信号の流れについて説明すると、図16に示すように、データコネクタ122に入力されたライトデータDQは、スタブ抵抗130を介してデータレジスタバッファ300に供給される。データレジスタバッファ300に入力されたライトデータDQは、データレジスタバッファ300にてバッファリングされた後、対応するメモリチップ200に供給される。既に説明したとおり、対応するメモリチップ200とは当該データレジスタバッファ300とX座標が等しい8つのメモリチップ200である。リード動作時におけるデータ系信号の流れは上記と逆である。本実施形態では、データレジスタバッファ300に設けられた入出力端子341,351図6参照の半分は配線L31に接続され、残りの半分は配線L32に接続されている。配線L31は、データレジスタバッファ300から見て上方向に延在する配線であり、第一列511と第三列513との間で分岐し、対応する4つのメモリチップ200に共通接続される。同様に、配線L32は、データレジスタバッファ300から見て下方向に延在する配線であり、第二列512と第四列514との間で分岐し、対応する4つのメモリチップ200に共通接続される。配線L31と配線L32の長さはほぼ等しく、且つ、配線L31,L32の分岐点から各メモリチップ200までの配線距離もほぼ等しい。図16に示すように、本実施形態においては第一列511に属するメモリチップ200と第三列513に属するメモリチップ200の搭載方向が互い180°相違しており、且つ、これらメモリチップ200間に配線L31の分岐点が設けられている。同様に、第二列512に属するメモリチップ200と第四列514に属するメモリチップ200の搭載方向が互い180°相違しており、且つ、これらメモリチップ200間に配線L32の分岐点が設けられている。このため、各データレジスタバッファ300とこれに対応する8つのメモリチップ200との配線距離を最短且つ一定となるよう、モジュール基板510上のデータ系配線をレイアウトすることができる。これにより、ライト動作時においては、各列に搭載されたメモリチップ200にライトデータDQがほぼ同時に到達する。また、リード動作時においては、各列に搭載されたメモリチップ200から出力されたリードデータDQは、ほぼ同時にデータレジスタバッファ300に到達する。これにより、第1の実施形態と同様、メモリチップ200の搭載位置によるデータのスキューが非常に小さくなる。図17は、コマンドアドレスコネクタ121とメモリチップ200との接続関係を説明するための模式図である。図17に示すように、コマンドアドレスコネクタ121に入力されたコマンドアドレス信号CA及びコントロール信号CTRLは、スタブ抵抗130を介してコマンドアドレスレジスタバッファ401に供給される。図9を用いて説明した通り、コマンドアドレスレジスタバッファ401に設けられた入力端子411,412はエリア470に配置されている。コマンドアドレスレジスタバッファ401は、これらコマンドアドレス信号CA及びコントロール信号CTRLをバッファリングし、出力端子421~424を介して各メモリチップ200に供給する。ここで、モジュール基板510の右側に搭載されたメモリチップ200に対しては、エリア480Rに配置された出力端子421,423及び配線L50~L53を介してコマンドアドレス信号CA及びコントロール信号CTRLが供給され、モジュール基板510の左側に搭載されたメモリチップ200に対しては、エリア480Lに配置された出力端子422,424及び配線L40~L43を介してコマンドアドレス信号CA及びコントロール信号CTRLが供給される。本実施形態では、エリア480R,480Lからそれぞれ出力されるコマンドアドレス信号CA及びコントロール信号CTRLは、4分岐された後、第一列511~第四列514に属するメモリチップ200にそれぞれ供給される。モジュール基板510内において信号線を4分岐させるためには、例えば図18に示すように4つの配線層を用い、各配線層に形成した配線L40~L43を同じスルーホール導体THに接続すればよい。以上説明したように、本実施形態によるメモリモジュール500においては、第1の実施形態によるメモリモジュール100と同様の効果を得ることができるとともに、より大きな記憶容量を確保することが可能となる。次に、本発明の好ましい第3の実施形態について説明する。図19は、本発明の好ましい第3の実施形態によるメモリモジュール530の構成を示す模式図である。図19に示すように、本実施形態によるメモリモジュール530は、2個のコマンドアドレスレジスタバッファ401,402を備えている点において、第2の実施形態によるメモリモジュール500と相違している。これらコマンドアドレスレジスタバッファ401,402は互いに同じ構成を有するチップである。このうち、コマンドアドレスレジスタバッファ401はモジュール基板510の一方の主面510aに搭載され、コマンドアドレスレジスタバッファ402はモジュール基板510の他方の主面510bに搭載されている。そして、一方の主面510aから見たコマンドアドレスレジスタバッファ401の搭載方向と、他方の主面510bから見たコマンドアドレスレジスタバッファ402の搭載方向は、互いに180°相違している。このため、コマンドアドレスレジスタバッファ401,402の入力端子411,412が設けられたエリア470は、互いに対向した位置に配置される。ここで、各デバイスの接続関係を説明するためのブロック図である図20に示すように、コマンドアドレスレジスタバッファ401はRank0,3に属するメモリチップ200に対して割り当てられており、コマンドアドレスレジスタバッファ402はRank1,2に属するメモリチップ200に対して割り当てられている。データレジスタバッファ300を制御するための信号はコマンドアドレスレジスタバッファ401のみから供給され、コマンドアドレスレジスタバッファ402からは供給されない。これは、データレジスタバッファ300は各Rankに対して同一の動作を行うため、2つのコマンドアドレスレジスタバッファ401,402から同じコントロール信号BCOMを供給する必要がないからである。図19に戻って、コマンドアドレスレジスタバッファ401,402とメモリチップ200との接続関係についてより詳細に説明する。まず、第一列511に搭載されたメモリチップ201~209,219~227のうち、コマンドアドレスレジスタバッファ401,402から見て左側に配置されたメモリチップ201~205,219~223については、配線L61に共通接続されている。配線L61は、コマンドアドレスレジスタバッファ401のエリア480Rに接続された配線である。一方、コマンドアドレスレジスタバッファ401,402から見て右側に配置されたメモリチップ206~209,224~227については、配線L62に共通接続されている。配線L62は、コマンドアドレスレジスタバッファ401のエリア480Lに接続された配線である。また、第二列512に搭載されたメモリチップ210~218,228~236のうち、コマンドアドレスレジスタバッファ401,402から見て左側に配置されたメモリチップ210~214,228~232については、配線L63に共通接続されている。配線L63は、コマンドアドレスレジスタバッファ401のエリア480Lに接続された配線である。一方、コマンドアドレスレジスタバッファ401,402から見て右側に配置されたメモリチップ215~218,233~236については、配線L64に共通接続されている。配線L64は、コマンドアドレスレジスタバッファ401のエリア480Rに接続された配線である。したがって、配線L61と配線L64はコマンドアドレスレジスタバッファ401のエリア480Rから2分岐した配線であり、配線L62と配線L63はコマンドアドレスレジスタバッファ401のエリア480Lから2分岐した配線である。また、第三列513に搭載されたメモリチップ237~245,255~263のうち、コマンドアドレスレジスタバッファ401,402から見て左側に配置されたメモリチップ237~241,255~259については、配線L65に共通接続されている。配線L65は、コマンドアドレスレジスタバッファ402のエリア480Lに接続された配線である。一方、コマンドアドレスレジスタバッファ401,402から見て右側に配置されたメモリチップ242~245,260~263については、配線L66に共通接続されている。配線L66は、コマンドアドレスレジスタバッファ402のエリア480Rに接続された配線である。そして、第四列514に搭載されたメモリチップ246~254,264~272のうち、コマンドアドレスレジスタバッファ401,402から見て左側に配置されたメモリチップ246~250,264~268については、配線L67に共通接続されている。配線L67は、コマンドアドレスレジスタバッファ402のエリア480Rに接続された配線である。一方、コマンドアドレスレジスタバッファ401,402から見て右側に配置されたメモリチップ251~254,269~272については、配線L68に共通接続されている。配線L68は、コマンドアドレスレジスタバッファ402のエリア480Lに接続された配線である。したがって、配線L65と配線L68はコマンドアドレスレジスタバッファ402のエリア480Lから2分岐した配線であり、配線L66と配線L67はコマンドアドレスレジスタバッファ402のエリア480Rから2分岐した配線である。尚、コマンドアドレスレジスタバッファ401とデータレジスタバッファ301~305との間は配線L71にて接続され、コマンドアドレスレジスタバッファ401とデータレジスタバッファ306~309との間は配線L72にて接続される。上述の通り、コマンドアドレスレジスタバッファ402とデータレジスタバッファ301~309とは接続されない。このように、本実施形態では2つのコマンドアドレスレジスタバッファ401,402を用い、それぞれ異なる配線を介してメモリチップ200にコマンドアドレス信号CA及びコントロール信号CTRLを供給している。このため、各配線L61~L68の負荷が第2の実施形態に比べて半分に低減される。このことは、図8に示したドライバ441,442,451,452が駆動すべき負荷が半分に低減されることを意味する。これにより、使用するクロック信号CK,CKBの周波数が高い場合であっても、コマンドアドレス信号CA及びコントロール信号CTRLの信号品質を保つことが可能となる。図21は、コマンドアドレスレジスタバッファ401,402とメモリチップ200との接続関係をより詳細に説明するための模式図である。図21においてコマンドアドレスレジスタバッファ401,402に設けられた端子481~484は、図9に示した端子481~484を意味している。つまり、これら端子481~484はY方向に配列されており、且つ、エリア480Rに配置された端子481~484から出力される信号と、エリア480Lに配置された端子481~484から出力される信号とは、互いに同じ信号である。また、これら端子481~484から出力される信号は、メモリチップ200に設けられた端子291~294にそれぞれ供給される。端子291~294は、図5に示すようにエリア250CAに配置され、Y方向に配列された端子である。本実施形態では、互いに搭載方向が同じである第一列511及び第二列512に搭載されたメモリチップ201~236に対しては、コマンドアドレスレジスタバッファ401が割り当てられ、互いに搭載方向が同じである第三列513及び第四列514に搭載されたメモリチップ237~272に対しては、コマンドアドレスレジスタバッファ402が割り当てられている。そして、メモリチップ201~236とメモリチップ237~272は搭載方向が互い180°相違しており、かつ、コマンドアドレスレジスタバッファ401とコマンドアドレスレジスタバッファ402は搭載方向が互い180°相違していることから、図21に示すように、配線L61~L68にそれぞれ含まれる複数の配線図21に示す例では各4本の配線のY方向における配列順序を入れ替えることなく、各メモリチップ201~236の端子291~294に接続することが可能となる。これにより、各配線L61~L68をシンプルにレイアウトすることが可能となり、モジュール基板510内における配線密度を低くすることが可能となる。しかも、本実施形態では、エリア480R,480Lからそれぞれ出力されるコマンドアドレス信号CA及びコントロール信号CTRLを2分岐させればよいことから、分岐に必要となる配線層は2層で足りることになる。その結果、第2の実施形態に比べてモジュール基板510の配線層数を削減することが可能となり、基板コストが低減される。さらに、本実施形態では、コマンドアドレスレジスタバッファ401,402の各端子481~484に接続されるメモリチップ200の数が互いに等しいことから、配線L61~L68間における負荷の差もほとんど生じない。しかも、配線L61~L68を互いに等長とすることも可能となる。次に、本発明の好ましい第4の実施形態について説明する。図22は、本発明の好ましい第4の実施形態によるメモリモジュール540の構成を示す模式図である。図22に示すように、本実施形態によるメモリモジュール540は、コマンドアドレスレジスタバッファ401,402とメモリチップ200との接続関係において、第3の実施形態によるメモリモジュール530と相違している。その他の点については第3の実施形態によるメモリモジュール530と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。本実施形態においては、第一列511に搭載されたメモリチップ201~209,219~227のうち、コマンドアドレスレジスタバッファ401,402から見て左側に配置されたメモリチップ201~205,219~223については、配線L81に共通接続されている。配線L81は、コマンドアドレスレジスタバッファ401のエリア480Lに接続された配線である。一方、コマンドアドレスレジスタバッファ401,402から見て右側に配置されたメモリチップ206~209,224~227については、配線L82に共通接続されている。配線L82は、コマンドアドレスレジスタバッファ401のエリア480Rに接続された配線である。また、第二列512に搭載されたメモリチップ210~218,228~236のうち、コマンドアドレスレジスタバッファ401,402から見て左側に配置されたメモリチップ210~214,228~232については、配線L83に共通接続されている。配線L83は、コマンドアドレスレジスタバッファ401のエリア480Lに接続された配線である。一方、コマンドアドレスレジスタバッファ401,402から見て右側に配置されたメモリチップ215~218,233~236については、配線L84に共通接続されている。配線L84は、コマンドアドレスレジスタバッファ401のエリア480Rに接続された配線である。したがって、配線L81と配線L83はコマンドアドレスレジスタバッファ401のエリア480Lから2分岐した配線であり、配線L82と配線L84はコマンドアドレスレジスタバッファ401のエリア480Rから2分岐した配線である。また、第三列513に搭載されたメモリチップ237~245,255~263のうち、コマンドアドレスレジスタバッファ401,402から見て左側に配置されたメモリチップ237~241,255~259については、配線L85に共通接続されている。配線L85は、コマンドアドレスレジスタバッファ402のエリア480Lに接続された配線である。一方、コマンドアドレスレジスタバッファ401,402から見て右側に配置されたメモリチップ242~245,260~263については、配線L86に共通接続されている。配線L86は、コマンドアドレスレジスタバッファ402のエリア480Rに接続された配線である。そして、第四列514に搭載されたメモリチップ246~254,264~272のうち、コマンドアドレスレジスタバッファ401,402から見て左側に配置されたメモリチップ246~250,264~268については、配線L87に共通接続されている。配線L87は、コマンドアドレスレジスタバッファ402のエリア480Lに接続された配線である。一方、コマンドアドレスレジスタバッファ401,402から見て右側に配置されたメモリチップ251~254,269~272については、配線L88に共通接続されている。配線L88は、コマンドアドレスレジスタバッファ402のエリア480Rに接続された配線である。したがって、配線L85と配線L87はコマンドアドレスレジスタバッファ402のエリア480Lから2分岐した配線であり、配線L86と配線L88はコマンドアドレスレジスタバッファ402のエリア480Rから2分岐した配線である。かかる構成により、本実施形態においても上述した第3の実施形態によるメモリモジュール530とほぼ同様の効果を得ることが可能となる。また、本実施形態では、配線L81~L88間における対応する2つの配線の負荷及び配線長が互いに等しい。例えば、配線L81と配線L83はいずれもコマンドアドレスレジスタバッファ401のエリア480Lから分岐された配線であり、これら配線L81,L83に接続されるメモリチップ200の数は等しく、且つ、配線長もほぼ一致する。これにより、本実施形態においては、コマンドアドレス信号CA及びコントロール信号CTRLのシグナルインテグリティを高めることが可能となる。図23aは第3及び第4の実施形態におけるコマンドアドレス信号CA及びコントロール信号CTRLのアイパターンを示し、図23bは第2の実施形態におけるコマンドアドレス信号CA及びコントロール信号CTRLのアイパターンを示す。いずれも、クロック信号CK,CKBの周波数を400MHzに設定した場合に、メモリチップ200に現れるモジュール基板上の信号波形を示している。図23a,bに示すように、第3及び第4の実施形態においては、第2の実施形態と比べて良好なアイパターンが得られていることが分かる。これは、第2の実施形態においてはコマンドアドレスレジスタバッファ401から出力されるコマンドアドレス信号CA及びコントロール信号CTRLがモジュール基板510の内部において4分岐されているのに対し、第3及び第4の実施形態においては2分岐に低減されているためであると考えられる。以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。例えば、上記の各実施形態においては、メモリチップ200としてDRAMを用いたが、本発明がこれに限定されるものではなく、他の種類のメモリデバイスを用いても構わない。また、搭載するメモリデバイスとしては、一つのパッケージに一つのメモリチップがパッケージングされたデバイスを用いても構わないし、一つのパッケージに2個以上のメモリチップがパッケージングされたデバイスを用いても構わない。"