"半導体基板の表面に下部電極を形成する工程と、前記下部電極の表面に第1容量膜を形成する工程と、前記下部電極に対向するように、前記第1容量膜の表面の第1領域に選択的に中間電極を形成する工程と、前記第1容量膜との間で前記中間電極を挟むように、前記中間電極の表面に第2容量膜を形成する工程と、前記第2容量膜を挟んで前記中間電極に対向し、前記第1領域の外の第2領域まで延びて前記第2領域で少なくとも前記第1容量膜を挟んで前記下部電極に対向する上部電極を形成する工程と、前記第2領域における前記上部電極に貫通孔を形成する工程と、前記上部電極の表面に絶縁層を形成する工程と、前記貫通孔の位置において前記絶縁層および第1容量膜を貫通して前記下部電極に達する第1のビアホールと、前記第1領域において前記上部電極がない部分で前記絶縁層および第2容量膜を貫通して前記中間電極に達する第2のビアホールとを同時に形成する工程と、前記第1のビアホールおよび第2のビアホールに導電性材料を埋め込んで配線を形成する工程とを含む、半導体装置の製造方法。半導体基板の表面に下部電極を形成する工程と、前記下部電極の表面に第1容量膜を形成する工程と、前記下部電極に対向するように、前記第1容量膜の表面の第1領域に選択的に第1中間電極を形成する工程と、前記第1容量膜との間で前記第1中間電極を挟むように、前記第1中間電極の表面に第2容量膜を形成する工程と、前記第2容量膜を挟んで前記第1中間電極に対向し、前記第1領域の外の第2領域まで延びて前記第2領域で少なくとも前記第1容量膜を挟んで前記下部電極に対向する第2中間電極を形成する工程と、前記第2領域における前記第2中間電極に第1貫通孔を形成する工程と、前記第2容量膜との間で前記第2中間電極を挟むように、前記第2中間電極の表面に第3容量膜を形成する工程と、前記第2領域の外の第3領域で前記第3容量膜を挟んで前記第2中間電極に対向し、かつ、前記第2領域および前記第3領域の外の第4領域で少なくとも前記第2容量膜を挟んで前記第1中間電極に対向する上部電極を形成する工程と、前記第4領域における前記上部電極に第2貫通孔を形成する工程と、前記上部電極および前記第3容量膜の表面に絶縁層を形成する工程と、前記第1貫通孔の位置において前記絶縁層および第1容量膜を貫通して前記下部電極に達する第1のビアホールと、前記第2貫通孔の位置において前記絶縁層および第2容量膜を貫通して前記第1中間電極に達する第2のビアホールとを同時に形成する工程と、前記第1のビアホールおよび第2のビアホールに導電性材料を埋め込んで配線を形成する工程とを含む、半導体装置の製造方法。半導体基板の表面に形成された下部電極と、前記下部電極の表面に形成された第1容量膜と、前記第1容量膜の表面に、前記下部電極の一部に対向するように形成され、前記第1容量膜を挟んで前記下部電極に対向する中間電極と、前記第1容量膜との間で前記中間電極を挟むように、前記第1容量膜の表面および前記中間電極の表面の両方に跨って形成された第2容量膜と、前記第2容量膜の表面に形成され、前記第2容量膜を挟んで前記中間電極に対向する第1上部電極と、前記第1容量膜と前記第2容量膜とが接して積層されている領域における前記第2容量膜の表面に設けられ、前記第1容量膜および前記第2容量膜を挟んで前記下部電極に対向する第2上部電極とを含む、半導体装置。前記第1上部電極は、前記中間電極の外の領域まで延びており、当該領域において前記下部電極に対向している、請求項3に記載の半導体装置。前記第1上部電極および前記第2上部電極の表面と、前記第2容量膜の表面において前記第1上部電極および前記第2上部電極から露出された部分とを覆う絶縁層と、前記絶縁層と前記第1上部電極と前記第1容量膜とを貫通し、前記第1上部電極および前記下部電極に接続された第1配線と、前記絶縁層と、前記第2容量膜において前記第1上部電極および前記第2上部電極に覆われていない部分とを貫通し、前記中間電極に接続された第2配線と、前記絶縁層を貫通して前記第2上部電極に接続された第3配線とをさらに含む、請求項3または4に記載の半導体装置。半導体基板の表面に形成された下部電極と、前記下部電極の表面に形成された第1容量膜と、前記第1容量膜の表面に形成され、前記第1容量膜を挟んで前記下部電極に対向する中間電極と、前記第1容量膜との間で前記中間電極を挟むように前記中間電極の表面に形成され、前記第1容量膜と膜種が異なる第2容量膜と、前記第2容量膜の表面に形成され、前記第2容量膜を挟んで前記中間電極に対向する上部電極とを含む、半導体装置。前記下部電極は、前記中間電極および前記上部電極のいずれにも対向しない第5領域を有し、前記中間電極は、前記上部電極に対向しない第6領域を有し、前記上部電極の表面と、前記第2容量膜の表面において前記上部電極から露出された部分とを覆う絶縁層と、前記絶縁層を貫通して前記第5領域において前記下部電極に接続された第1配線と、前記絶縁層を貫通して前記第6領域において前記中間電極に接続された第2配線と、前記絶縁層を貫通して前記上部電極に接続された第3配線とをさらに含む、請求項6に記載の半導体装置。前記第1容量膜および第2容量膜のうち、一方がSiNからなり、他方がSiO2からなる、請求項6または7に記載の半導体装置。特許文献1に開示された構成では、第1電極3および第3電極10が、別々のスルーホールTH1,2,3を介して第1金属配線12に共通に接続されている。この場合、第1電極3と第3電極10とが積層方向で重なる位置に共通のスルーホールを形成して、このスルーホールを介して第1電極3および第3電極10を第1金属配線12に接続させれば、スルーホールを形成する工程を少なくすることができる。そして、第1電極3および第3電極10を第1金属配線12に接続させるための共通のスルーホールと、第2電極6を第2金属配線13に接続させるためのスルーホール第4スルーホールTH4とを同一工程で同時に形成できれば、半導体装置の製造工程の簡略化が図れる。ただし、この場合、第4スルーホールTH4は、第1保護膜11および第2層間絶縁膜8を貫通して第2電極6に届けばよいのに対して、第1および第3電極3,10のための共通のスルーホールは、第1保護膜11、層間絶縁膜8,4の他に、第3電極10も貫通して第1電極3に到達する必要がある。したがって、当該共通のスルーホールの形成条件は、第4スルーホールTH4の形成条件と異なる。詳しくは、当該共通のスルーホールの形成条件は、保護膜および層間絶縁膜だけでなく電極もエッチングする形成条件であり、第4スルーホールTH4のスルーホールの形成条件は、保護膜および層間絶縁膜だけをエッチングし、電極でエッチングが停止する形成条件である。そのため、電極をエッチングできる形成条件で、当該共通のスルーホールおよび第4スルーホールTH4を同一工程で同時に形成すると、第4スルーホールTH4は、第2電極6を貫通して更に深い領域まで到達してしまう。この場合、第2金属配線13に通電すると、第4スルーホールTH4の底部から短絡が発生する虞がある。一方、電極でエッチングが停止するように定めた第4スルーホールTH4の形成条件で、当該共通のスルーホールおよび第4スルーホールTH4を同一工程で同時に形成すると、共通のスルーホールのエッチングは、第3電極10で停止する。したがって、当該共通のスルーホールは、第1電極3まで届かず、これにより、第1金属配線12と第1電極3との間に接続不良が生じ得る。つまり、当該共通のスルーホールおよび第4スルーホールTH4のいずれの形成条件でも、共通のスルーホールおよび第4スルーホールTH4を、問題なく、同一工程で同時に形成することは困難である。そこで、この発明は、スタック構造かつMIM構造の容量素子を備える構成において、容量素子を構成する各電極に配線をつなぐための複数のビアホールを形成する工程の簡略化を図ることができる半導体装置の製造方法および半導体装置を提供する。この発明の半導体装置の製造方法は、半導体基板の表面に下部電極を形成する工程と、前記下部電極の表面に第1容量膜を形成する工程と、前記下部電極に対向するように、前記第1容量膜の表面の第1領域に選択的に中間電極を形成する工程と、前記第1容量膜との間で前記中間電極を挟むように、前記中間電極の表面に第2容量膜を形成する工程と、前記第2容量膜を挟んで前記中間電極に対向し、前記第1領域の外の第2領域まで延びて前記第2領域で少なくとも前記第1容量膜を挟んで前記下部電極に対向する上部電極を形成する工程と、前記第2領域における前記上部電極に貫通孔を形成する工程と、前記上部電極の表面に絶縁層を形成する工程と、前記貫通孔の位置において前記絶縁層および第1容量膜を貫通して前記下部電極に達する第1のビアホールと、前記第1領域において前記上部電極がない部分で前記絶縁層および第2容量膜を貫通して前記中間電極に達する第2のビアホールとを同時に形成する工程と、前記第1のビアホールおよび第2のビアホールに導電性材料を埋め込んで配線を形成する工程とを含む請求項1。第2容量膜は、第2領域まで延びていて、これにより、上部電極と中間電極とが分離絶縁されていることが好ましい。また、第1領域において上部電極がない部分が形成されるように、中間電極を上部電極から部分的にはみ出る位置に形成することが好ましい。この製造方法によれば、スタック構造かつMIM構造の容量素子を備える半導体装置を製造できる。この半導体装置では、第1領域において下部電極と中間電極との間に第1容量膜が配置されることでMIM構造の第1容量素子が構成され、中間電極と上部電極との間に第2容量膜が配置されることでMIM構造の第2容量素子が構成されており、第1容量素子の上に第2容量素子が積層されてスタック構造が形成されている。そして、この製造方法によれば、第2領域における上部電極に貫通孔を予め形成することにより、貫通孔における上部電極を除去している。そうすれば、絶縁層および容量膜はエッチングするものの電極はエッチングしないというエッチング条件によって、貫通孔の位置において、絶縁層と上部電極の下の第1容量膜と必要に応じて第2容量膜もを貫通するように第1のビアホールを形成すると同時に、第1領域において上部電極がない部分において、絶縁層と第2容量膜とを貫通するように第2のビアホールを形成できる。つまり、第1のビアホールおよび第2のビアホールのエッチング条件を共通化できるので、これらのビアホールを同一工程で同時に形成できる。これにより、複数のビアホールを形成する工程の簡略化を図ることができる。また、本発明の半導体装置の製造方法は、半導体基板の表面に下部電極を形成する工程と、前記下部電極の表面に第1容量膜を形成する工程と、前記下部電極に対向するように、前記第1容量膜の表面の第1領域に選択的に第1中間電極を形成する工程と、前記第1容量膜との間で前記第1中間電極を挟むように、前記第1中間電極の表面に第2容量膜を形成する工程と、前記第2容量膜を挟んで前記第1中間電極に対向し、前記第1領域の外の第2領域まで延びて前記第2領域で少なくとも前記第1容量膜を挟んで前記下部電極に対向する第2中間電極を形成する工程と、前記第2領域における前記第2中間電極に第1貫通孔を形成する工程と、前記第2容量膜との間で前記第2中間電極を挟むように、前記第2中間電極の表面に第3容量膜を形成する工程と、前記第2領域の外の第3領域で前記第3容量膜を挟んで前記第2中間電極に対向し、かつ、前記第2領域および前記第3領域の外の第4領域で少なくとも前記第2容量膜を挟んで前記第1中間電極に対向する上部電極を形成する工程と、前記第4領域における前記上部電極に第2貫通孔を形成する工程と、前記上部電極および前記第3容量膜の表面に絶縁層を形成する工程と、前記第1貫通孔の位置において前記絶縁層および第1容量膜を貫通して前記下部電極に達する第1のビアホールと、前記第2貫通孔の位置において前記絶縁層および第2容量膜を貫通して前記第1中間電極に達する第2のビアホールとを同時に形成する工程と、前記第1のビアホールおよび第2のビアホールに導電性材料を埋め込んで配線を形成する工程とを含む請求項2。第4領域は第1領域と重なっていることが好ましい。この製造方法によれば、スタック構造かつMIM構造の容量素子を備える半導体装置を製造できる。半導体装置では、第1領域において下部電極と第1中間電極との間に第1容量膜が配置されることでMIM構造の第1容量素子が構成され、第1中間電極と第2中間電極との間に第2容量膜が配置されることでMIM構造の第2容量素子が構成されている。また、第3領域において第2中間電極と上部電極との間に第3容量膜が配置されることでMIM構造の第3容量素子が構成されている。第1容量素子の上に第2容量素子が積層され、第2容量素子の上に第3容量素子が積層されてスタック構造が形成されている。そして、この製造方法によれば、第2領域における第2中間電極に第1貫通孔を予め形成することにより、第1貫通孔における第2中間電極を除去し、さらに、第4領域における上部電極に第2貫通孔を予め形成することにより、第2貫通孔における上部電極を除去している。そうすれば、絶縁層および容量膜はエッチングするものの電極はエッチングしないというエッチング条件によって、第1貫通孔の位置において、絶縁層と第2中間電極の下の第1容量膜と必要に応じて第2容量膜および第3容量膜もを貫通するように第1のビアホールを形成すると同時に、第2貫通孔の位置において、絶縁層と上部電極の下の第2容量膜必要に応じて第3容量膜もとを貫通するように第2のビアホールを形成できる。つまり、第1のビアホールおよび第2のビアホールのエッチング条件を共通化できるので、これらのビアホールを同一工程で同時に形成できる。これにより、複数のビアホールを形成する工程の簡略化を図ることができる。また、本発明の半導体装置は、半導体基板の表面に形成された下部電極と、前記下部電極の表面に形成された第1容量膜と、前記第1容量膜の表面に、前記下部電極の一部に対向するように形成され、前記第1容量膜を挟んで前記下部電極に対向する中間電極と、前記第1容量膜との間で前記中間電極を挟むように、前記第1容量膜の表面および前記中間電極の表面の両方に跨って形成された第2容量膜と、前記第2容量膜の表面に形成され、前記第2容量膜を挟んで前記中間電極に対向する第1上部電極と、前記第1容量膜と前記第2容量膜とが接して積層されている領域における前記第2容量膜の表面に設けられ、前記第1容量膜および前記第2容量膜を挟んで前記下部電極に対向する第2上部電極とを含む請求項3。第1上部電極および第2上部電極は、第2容量膜の表面において異なる領域に設けられ、互いに分離絶縁されていることが望ましい。この構成によれば、半導体装置は、下部電極と中間電極とこれらの間の第1容量膜とを含むMIM構造の第1容量素子と、中間電極と第1上部電極とこれらの間の第2容量膜とを含むMIM構造の第2容量素子と、下部電極と第2上部電極とこれらの間の第1容量膜および第2容量膜とを含むMIM構造の第3容量素子とを有している。この場合、第3容量素子では、第1および第2容量素子に比べて、電極間に容量膜が1枚多く配置されているので、各容量素子における電極間の間隔は、第1および第2容量素子よりも、第3容量素子の方が広い。つまり、1つの半導体装置において、電極間の間隔が狭いことで容量が大きい第1および第2容量素子と、当該間隔が広いことで耐圧が高い第3容量素子という特性が異なる複数の容量素子を備えることができる。前記第1上部電極は、前記中間電極の外の領域まで延びており、当該領域において前記下部電極に対向していることが好ましい請求項4。前記半導体装置は、前記第1上部電極および前記第2上部電極の表面と、前記第2容量膜の表面において前記第1上部電極および前記第2上部電極から露出された部分とを覆う絶縁層と、前記絶縁層と前記第1上部電極と前記第1容量膜とを貫通し、前記第1上部電極および前記下部電極に接続された第1配線と、前記絶縁層と、前記第2容量膜において前記第1上部電極および前記第2上部電極に覆われていない部分とを貫通し、前記中間電極に接続された第2配線と、前記絶縁層を貫通して前記第2上部電極に接続された第3配線とをさらに含むことが好ましい請求項5。これにより、第1上部電極、第2上部電極、中間電極および下部電極のそれぞれにバイアス電圧を印加して、第1、第2および第3容量素子を機能させることができる。また、本発明の半導体装置は、半導体基板の表面に形成された下部電極と、前記下部電極の表面に形成された第1容量膜と、前記第1容量膜の表面に形成され、前記第1容量膜を挟んで前記下部電極に対向する中間電極と、前記第1容量膜との間で前記中間電極を挟むように前記中間電極の表面に形成され、前記第1容量膜と膜種が異なる第2容量膜と、前記第2容量膜の表面に形成され、前記第2容量膜を挟んで前記中間電極に対向する上部電極とを含む請求項6。この構成によれば、半導体装置は、下部電極と中間電極とこれらの間の第1容量膜とを含むMIM構造の第1容量素子と、中間電極と上部電極とこれらの間の第2容量膜とを含むMIM構造の第2容量素子とを有している。この場合、第1容量膜と第2容量膜とで膜種が異なるので、第1容量素子と第2容量素子とで、容量や耐圧といった特性を変えることができる。つまり、1つの半導体装置において、特性が異なる複数の容量素子を備えることができる。前記下部電極は、前記中間電極および前記上部電極のいずれにも対向しない第5領域を有し、前記中間電極は、前記上部電極に対向しない第6領域を有していて、前記半導体装置は、前記上部電極の表面と、前記第2容量膜の表面において前記上部電極から露出された部分とを覆う絶縁層と、前記絶縁層を貫通して前記第5領域において前記下部電極に接続された第1配線と、前記絶縁層を貫通して前記第6領域において前記中間電極に接続された第2配線と、前記絶縁層を貫通して前記上部電極に接続された第3配線とをさらに含むことが好ましい請求項7。これにより、上部電極、中間電極および下部電極のそれぞれにバイアス電圧を印加して、第1および第2容量素子を機能させることができる。前記第1容量膜および第2容量膜のうち、一方がSiNからなり、他方がSiO2からなっていてもよい請求項8。以下では、本発明の実施形態を、添付図面を参照して詳細に説明する。図1は、本発明の一実施形態に係る半導体装置の模式的な断面図である。図2は、図1の半導体装置の模式的な平面図である。図1を参照して、半導体装置1は、半導体基板2と、下部電極3と、第1容量膜4と、中間電極5と、第2容量膜6と、上部電極7と、絶縁層8と、第1配線9と、第2配線10と、第1端子11と、第2端子12とを含んでいる。なお、説明の便宜上、図2では、半導体基板2、第1容量膜4、第2容量膜6および絶縁層8の図示を省略している。図1を参照して、半導体基板2は、たとえばSiシリコンからなる平板である。半導体基板2の表面2Aは、図1における上面であり、平坦である。下部電極3は、半導体基板2の表面2Aに形成されている。下部電極3は、金属からなる。詳しくは、下部電極3は、TiN窒化チタンからなる第1TiN層20と、AlアルミニウムからなるAl層21と、TiNからなる第2TiN層22とを、半導体基板2の表面2A側からこの順番で積層することで構成されている。第1容量膜4は、絶縁性材料たとえば、SiN窒化シリコン、SiOC炭素が添加された酸化シリコンおよびSiOFフッ素が添加された酸化シリコンなどからなる。第1容量膜4は、下部電極3の表面に形成されていて、下部電極3の表面の全域を被覆している。中間電極5は、金属たとえば、TiNからなる。中間電極5は、第1容量膜4の表面に形成されていて、第1容量膜4の表面の一部の領域第1領域Aといい、図1では左寄りの領域を被覆している。中間電極5は、第1領域Aにおいて、第1容量膜4を挟んで下部電極3第1領域Aにおける一部に対向している。第1容量膜4の表面において、第1領域Aの外の領域図1では第1領域Aの右側の領域を第2領域Bという。第2容量膜6は、第1容量膜4と同じ材料からなる。第2容量膜6は、第1容量膜4の表面および中間電極5の表面の両方に跨って形成されている。第2容量膜6は、中間電極5の表面および側端面の全域と、第1容量膜4の表面において中間電極5が形成されていない全域とを被覆している。第2容量膜6は、第1領域Aでは、中間電極5を挟んで第1容量膜4に対向し、第1領域A以外の領域では、第1容量膜4に直接接した状態で第1容量膜4上に積層されている。この実施形態では、第2容量膜6は、第2領域Bまで延びている。上部電極7は、中間電極5と同じ材料からなる。上部電極7は、第2容量膜6の表面に形成されていて、第2容量膜6の表面の一部を被覆している。上部電極7は、第1領域Aと第2領域Bとに跨って形成されている。上部電極7は、第1領域Aでは、図1における右側の領域に偏って形成されていて、第2容量膜6を挟んで中間電極5に対向している。そのため、第1領域Aにおける第2容量膜6には、上部電極7が形成されていない部分が存在する。そして、上部電極7は、第2領域Bでは、第1容量膜4および第2容量膜6を挟んで下部電極3に対向している。この場合、第2領域Bまで延びている第2容量膜6によって、上部電極7と中間電極5とが全域に亘って分離絶縁されている。ただし、上部電極7と中間電極5とを分離絶縁できるのであれば、第2容量膜6が第2領域Bまで形成されていなくてもよく、その場合、上部電極7は、第2領域Bで第1容量膜4だけを挟んで下部電極3に対向する。絶縁層8は、たとえばSiO2酸化シリコンからなる。絶縁層8は、半導体基板2の表面2Aに形成されていて、半導体基板2との間で、下部電極3、第1容量膜4、中間電極5、第2容量膜6および上部電極7を挟んでいる。図1では、第2容量膜6および上部電極7のそれぞれの表面、ならびに、下部電極3、第1容量膜4、第2容量膜6および上部電極7のそれぞれの側端面が絶縁層8によって覆われている。絶縁層8の表面8Aは、図1における上面であり、半導体基板2の表面2Aと平行になるように平坦である。第2領域Bにおける絶縁層8には、第1のビアホール23が形成されている。第1領域Aにおける絶縁層8において、半導体基板2の厚さ方向から見た平面視で上部電極7に重ならない位置図1における第1領域Aの左端部には、第2のビアホール24が形成されている。第1のビアホール23および第2のビアホール24は、絶縁層8の表面8Aから半導体基板2側へ掘り下げられた筒状の凹部である。第1のビアホール23および第2のビアホール24のそれぞれの数は、任意に設定できるが、この実施形態では4つである。4つの第1のビアホール23および第2のビアホール24は、図1の紙面に直交する方向に間隔を隔てて並んでいる図2参照。第1のビアホール23は、絶縁層8、上部電極7、第2容量膜6および第1容量膜4をこの順番で貫通している。第1のビアホール23は、下部電極3に達している。そのため、第1のビアホール23の底面は、下部電極3の表面と一致している。第2のビアホール24は、絶縁層8および第2容量膜6をこの順番で貫通している。第2のビアホール24は、中間電極5に達している。そのため、第2のビアホール24の底面は、中間電極5の表面と一致している。第1のビアホール23および第2のビアホール24のそれぞれの内面には、金属材料からなるバリア膜25が形成されている。第1配線9は、導電性材料たとえば、Wタングステンからなり、各第1のビアホール23におけるバリア膜25の内側を埋め尽くすように形成されている。そのため、第1配線9は、絶縁層8、上部電極7、第2容量膜6および第1容量膜4を貫通して、下部電極3および上部電極7のそれぞれに対して電気的に接続されている。第1配線9は、第1のビアホール23と同じ数ここでは、4つ形成されている。第2配線10は、第1配線9と同じ材料からなり、各第2のビアホール24におけるバリア膜25の内側を埋め尽くすように形成されている。そのため、第2配線10は、絶縁層8および第2容量膜6を貫通して、中間電極5に対して電気的に接続されている。第2配線10は、第2のビアホール24と同じ数ここでは、4つ形成されている。第1端子11は、絶縁層8の表面8Aにおいて、全ての第1のビアホール23に跨って形成されている図2参照。第1端子11は、4つの第1のビアホール23の並び方向に長手であり、平面視において半導体基板2の外へはみ出ている図2参照。詳しくは、第1端子11は、TiNからなるTiN層26と、AlからなるAl層27と、TiNからなるTiN層28とを、絶縁層8の表面8A側からこの順番で積層することで構成されている。第1端子11は、全ての第1配線9に対して接触していて、これにより、全ての第1配線9に対して電気的に接続されている。第2端子12は、絶縁層8の表面8Aにおいて、全ての第2のビアホール24に跨って形成されている図2参照。第2端子12は、4つの第2のビアホール24の並び方向に長手であり、平面視において半導体基板2の外へはみ出ている図2参照。第2端子12は、第1端子11と同様に、TiN層26とAl層27とTiN層28とを、絶縁層8の表面8A側からこの順番で積層することで構成されている。第2端子12は、全ての第2配線10に対して接触していて、これにより、全ての第2配線10に対して電気的に接続されている。この半導体装置1では、第1容量膜4と、これを挟む下部電極3および中間電極5とによって、第1容量素子30が構成され、第2容量膜6と、これを挟む中間電極5および上部電極7とによって、第2容量素子31が構成されている。下部電極3、中間電極5および上部電極7が金属からなり、第1容量膜4および第2容量膜6が絶縁性材料からなることから、第1容量素子30および第2容量素子31は、MIM構造の容量素子である。そして、第1容量素子30の上に第2容量素子31が積層されていることから、第1容量素子30および第2容量素子31は、スタック構造をなしている。半導体装置1では、第1端子11および第2端子12のそれぞれから、第1容量素子30および第2容量素子31に対してバイアス電圧が与えられる。図3A~図3Kは、図1に示す半導体装置の製造工程を説明するための模式的な断面図である。次に、図3A~図3Kを参照して、前述した半導体装置1の製造工程を工程順に説明する。まず、図3Aに示すように、公知の方法により、半導体基板2を作製する。そして、半導体基板2の表面2A上に、第1TiN層20、Al層21および第2TiN層22をこの順番で積層していくことによって、下部電極3を形成する。次いで、図3Bに示すように、第2TiN層22の表面の全域を被覆するように、下部電極3の表面に第1容量膜4を形成する。次いで、図3Cに示すように、第1容量膜4の表面の全域を被覆するように、第1容量膜4の表面に、TiNからなるTiN層33を形成する。次いで、レジストパターン図示せずをマスクとするエッチングにより、前述した第1領域A以外に存在するTiN層33を除去する。その結果、図3Dに示すように、第1領域Aに残ったTiN層33が、中間電極5となる。つまり、第1容量膜4の表面の第1領域Aに選択的に中間電極5が形成される。次いで、図3Eに示すように、中間電極5の表面と、第1容量膜4の表面において中間電極5に覆われていない部分とを全域に亘って覆うように、第2容量膜6を形成する。次いで、図3Fに示すように、第2容量膜6の表面の全域を被覆するように、第2容量膜6上に、TiNからなるTiN層34を形成する。次いで、レジストパターン図示せずをマスクとするエッチングにより、TiN層34を選択的に除去する。その結果、図3Gに示すように、図3Gにおける第1領域Aの左側部分および当該部分より左側のTiN層34と、前述した第2領域Bにおける一部のTiN層34とが除去される。このエッチングにより、第2領域BにおけるTiN層34には、貫通孔35が形成される。貫通孔35は、前述した第1のビアホール23図1および図2参照と平面視で一致する位置に、第1のビアホール23と同じ数ここでは、4つだけ形成される。ここでのエッチングにより、図3Gにおける第1領域Aの左側部分および当該部分より左側と、貫通孔35とにおいて、第2容量膜6が露出される。エッチングの結果、残ったTiN層34が上部電極7となる。次いで、レジストパターン図示せずをマスクとするエッチングにより、下部電極3をパターニングする。この際、下部電極3の上に積層されている第1容量膜4および第2容量膜6の縁部分も、平面視で下部電極3の縁部分と一致するようにパターニングされる。パターニング後の状態が図3Hに示されている。図3Hでは、下部電極3、第1容量膜4および第2容量膜6のそれぞれの左右両端部がエッチングによって削り取られている。次いで、図3Iに示すように、半導体基板2との間で、下部電極3、第1容量膜4、中間電極5、第2容量膜6および上部電極7を挟むように、半導体基板2の表面2A上に絶縁層8を形成する。そして、CMPChemicalMechanicalPolishing:化学的機械的研磨法によって絶縁層8の表面8Aを研磨する。これにより、絶縁層8の厚さが、所定の厚さになり、絶縁層8の表面8Aが平坦になる。次いで、図3Jに示すように、レジストパターン図示せずをマスクとする異方性のディープRIEReactiveIonEtching:反応性イオンエッチングにより、平面視で貫通孔35に一致する位置における絶縁層8、第2容量膜6および第1容量膜4をこの順番で掘り下げて、前述した第1のビアホール23を形成する。同時に、このディープRIEにより、第1領域Aにおいて上部電極7から外れた部分図3Jでは左側部分における絶縁層8および第2容量膜6をこの順番で掘り下げて、前述した第2のビアホール24を形成する。ここでのエッチング条件は、絶縁層8、第1容量膜4および第2容量膜6はエッチングするものの、下部電極3、中間電極5および上部電極7はエッチングしない条件となっている。そのため、第1のビアホール23を形成するためのエッチングは、下部電極3の手前でストップし、第2のビアホール24を形成するためのエッチングは、中間電極5の手前でストップする。次いで、図3Kに示すように、第1のビアホール23および第2のビアホール24のそれぞれの内面にバリア膜25を形成する。そして、第1のビアホール23および第2のビアホール24のそれぞれにおけるバリア膜25の内側にWを埋め込んで、各第1のビアホール23の内側に第1配線9を形成し、各第2のビアホール24の内側に第2配線10を形成する。次いで、絶縁層8の表面8Aに前述した第1端子11および第2端子12を形成すると、図1に示す半導体装置1が完成する。以上のように、この発明に係る半導体装置1の製造方法によれば、スタック構造かつMIM構造の第1容量素子30および第2容量素子31を備える半導体装置1を製造できる。半導体装置1では、第1領域Aにおいて下部電極3と中間電極5との間に第1容量膜4が配置されることで第1容量素子30が構成され、中間電極5と上部電極7との間に第2容量膜6が配置されることで第2容量素子31が構成されており、第1容量素子30の上に第2容量素子31が積層されている。そして、この製造方法によれば、第2領域Bにおける上部電極7に貫通孔35を予め形成することにより、貫通孔35における上部電極7を除去している図3G参照。そうすれば、絶縁層8や容量膜はエッチングするものの電極はエッチングしないというエッチング条件によって、貫通孔35の位置において、絶縁層8と上部電極7の下の第1容量膜4および第2容量膜6とを貫通するように第1のビアホール23を形成すると同時に、第1領域Aにおいて上部電極7がない部分において、絶縁層8と第2容量膜6とを貫通するように第2のビアホール24を形成できる図3J参照。つまり、第1のビアホール23および第2のビアホール24のエッチング条件を共通化できるので、これらのビアホールを同一工程で同時に形成できる。これにより、複数のビアホールを形成する工程の簡略化を図ることができる。次に、前述した半導体装置1の変形例について説明する。変形例には、第1~第3の変形例までの3つがあり、以下では、それぞれの変形例について個別に説明する。なお、第1~第3の変形例において、前述した半導体装置1で説明した部分と対応する部分には、同一の参照符号を付し、その説明を省略する。1第1の変形例図4は、本発明の第1の変形例に係る半導体装置の模式的な断面図である。図5は、図4の半導体装置の模式的な平面図である。図4を参照して、第1の変形例の半導体装置1は、前述した半導体基板2、下部電極3、第1容量膜4、中間電極5、第2容量膜6、絶縁層8、第1配線9、第2配線10、第1端子11および第2端子12と、第2中間電極40と、第3容量膜41と、上部電極42とを含んでいる。第1の変形例では、第2中間電極40に対応して、中間電極5を、第1中間電極5という。なお、説明の便宜上、図5では、半導体基板2、第1容量膜4、第2容量膜6、第3容量膜41および絶縁層8の図示を省略している。図4を参照して、半導体基板2、下部電極3、第1容量膜4、第1中間電極5、第2容量膜6、絶縁層8、第1配線9、第2配線10、第1端子11および第2端子12のそれぞれの構成材料や位置関係は、前述した半導体装置1と同じである。また、第1の変形例でも、第1中間電極5が形成された第1領域Aと、第1領域Aの外の第2領域Bとが存在する。第2中間電極40は、第1中間電極5と同じ材料からなる。第2中間電極40は、第1領域Aおよび第2領域Bの両方に跨って第2容量膜6の表面に形成されている。第2中間電極40は、第1領域Aでは、第2容量膜6を挟んで第1中間電極5に対向し、第2領域Bでは、第1容量膜4および第2容量膜6を挟んで下部電極3に対向している。なお、第2容量膜6が第2領域Bまで形成されていなくてもよく、その場合、第2中間電極40は、第2領域Bで第1容量膜4だけを挟んで下部電極3に対向する。第3容量膜41は、第1容量膜4および第2容量膜6と同じ材料からなる。第3容量膜41は、第2容量膜6の表面において第2中間電極40から露出された部分と、第2中間電極40の表面との両方に跨って形成されていて、これらの表面の全域を被覆している。第3容量膜41は、第1領域Aにおいて図4における左側に偏った領域では、第2容量膜6に直接接していて、当該領域より右側では、第2中間電極40を挟んで第2容量膜6に対向している。上部電極42は、第1中間電極5および第2中間電極40と同じ材料からなる。上部電極42は、第1領域Aにおける第3容量膜41の表面に形成されている。第1領域Aにおいて、第2中間電極40と重なる領域を第3領域Cとし、それ以外の領域を第4領域Dとする。第3領域Cおよび第4領域Dは、第1領域Aに重なっている。第3領域Cは、第2領域Bの外の領域であり、第4領域Dは、第2領域Bおよび第3領域Cの外の領域である。上部電極42は、第3領域Cで第3容量膜41を挟んで第2中間電極40に対向し、第4領域Dで第2容量膜6および第3容量膜41を挟んで第1中間電極5に対向している。なお、第3容量膜41が第4領域Dまで形成されていなくてもよく、その場合、上部電極42は、第4領域Dで第2容量膜6だけを挟んで第1中間電極5に対向する。絶縁層8は、上部電極42の表面と、第3容量膜41において上部電極42から露出された部分の表面と、第2容量膜6において第3容量膜41から露出された部分の表面とに形成され、これらの表面を覆っている。第2領域Bにおける絶縁層8には、第1のビアホール43が形成されている。第1領域Aにおける絶縁層8において、半導体基板2の厚さ方向から見た平面視で第2中間電極40に重ならないものの、第1中間電極5および上部電極42に重なる位置図1における第1領域Aの左端部であり、第4領域Dには、第2のビアホール44が形成されている。第1のビアホール43および第2のビアホール44は、絶縁層8の表面8Aから半導体基板2側へ掘り下げられた筒状の凹部である。第1のビアホール43および第2のビアホール44のそれぞれの数は、任意に設定できるが、この実施形態では4つである。4つの第1のビアホール43および第2のビアホール44は、図4の紙面に直交する方向に間隔を隔てて並んでいる図5参照。第1のビアホール43は、絶縁層8、第3容量膜41、第2中間電極40、第2容量膜6および第1容量膜4をこの順番で貫通している。第1のビアホール43は、下部電極3に達している。そのため、第1のビアホール43の底面は、下部電極3の表面と一致している。第2のビアホール44は、絶縁層8、上部電極42、第3容量膜41および第2容量膜6をこの順番で貫通している。第2のビアホール44は、第1中間電極5に達している。そのため、第2のビアホール44の底面は、第1中間電極5の表面と一致している。第1のビアホール43および第2のビアホール44のそれぞれの内面には、前述したバリア膜25が形成されている。各第1のビアホール43におけるバリア膜25の内側には、前述したWが埋め込まれることで、第1配線9が形成されている。第1配線9は、下部電極3および第2中間電極40のそれぞれに対して電気的に接続されている。各第2のビアホール44におけるバリア膜25の内側には、Wが埋め込まれることで、第2配線10が形成されている。第2配線10は、上部電極42および第1中間電極5のそれぞれに対して電気的に接続されている。この半導体装置1では、第1容量膜4と、これを挟む下部電極3および第1中間電極5とによって、第1容量素子30が構成され、第2容量膜6と、これを挟む第1中間電極5および第2中間電極40とによって、第2容量素子39が構成され、第3容量膜41と、これを挟む第2中間電極40および上部電極42とによって、第3容量素子45が構成されている。下部電極3、第1中間電極5、第2中間電極40および上部電極7が金属からなり、第1容量膜4、第2容量膜6および第3容量膜41が絶縁性材料からなることから、第1容量素子30、第2容量素子39および第3容量素子45は、MIM構造の容量素子である。そして、第1容量素子30の上に第2容量素子39が積層され、第2容量素子39の上に第3容量素子45が積層されていることから、第1容量素子30、第2容量素子39および第3容量素子45は、スタック構造をなしている。この半導体装置1では、第1端子11および第2端子12のそれぞれから、第1容量素子30、第2容量素子39および第3容量素子45に対してバイアス電圧が与えられる。図6A~図6Nは、図4に示す半導体装置の製造工程を説明するための模式的な断面図である。次に、図6A~図6Nを参照して、第1の変形例の半導体装置1の製造工程を工程順に説明する。まず、図6Aに示すように、公知の方法により、半導体基板2を作製する。そして、半導体基板2の表面2A上に、第1TiN層20、Al層21および第2TiN層22をこの順番で積層していくことによって、下部電極3を形成する。次いで、図6Bに示すように、第2TiN層22の表面の全域を被覆するように、下部電極3の表面に第1容量膜4を形成する。次いで、図6Cに示すように、第1容量膜4の表面の全域を被覆するように、第1容量膜4の表面に、TiNからなるTiN層33を形成する。次いで、レジストパターン図示せずをマスクとするエッチングにより、前述した第1領域A以外に存在するTiN層33を除去する。その結果、図6Dに示すように、第1領域Aに残ったTiN層33が、第1中間電極5となる。つまり、第1容量膜4の表面の第1領域Aに選択的に第1中間電極5が形成される。次いで、図6Eに示すように、第1中間電極5の表面と、第1容量膜4の表面において第1中間電極5に覆われていない部分とを全域に亘って覆うように、第2容量膜6を形成する。次いで、図6Fに示すように、第2容量膜6の表面の全域を被覆するように、第2容量膜6上に、TiNからなるTiN層34を形成する。次いで、レジストパターン図示せずをマスクとするエッチングにより、TiN層34を選択的に除去する。その結果、図6Gに示すように、図6Gにおける第1領域Aの左側部分第4領域Dおよび当該部分より左側のTiN層34と、前述した第2領域Bにおける一部のTiN層34とが除去される。このエッチングにより、第2領域BにおけるTiN層34には、第1貫通孔46が形成される。第1貫通孔46は、前述した第1のビアホール43図4および図5参照と平面視で一致する位置に、第1のビアホール43と同じ数ここでは、4つだけ形成される。ここでのエッチングにより、図6Gにおける第1領域Aの左側部分および当該部分より左側と、第1貫通孔46とにおいて、第2容量膜6が露出される。エッチングの結果、残ったTiN層34が第2中間電極40となる。次いで、図6Hに示すように、露出された第2容量膜6の表面の一部図6Hにおける左端部以外の部分と第2中間電極40の表面の全域とを被覆するように、これらの表面上に第3容量膜41を形成する。第3容量膜41は、第1貫通孔46内に入り込んでいて、第1貫通孔46内で第2容量膜6に接触し、第4領域Dにおいても第2容量膜6に接触している。次いで、図6Iに示すように、露出された第2容量膜6の表面図6Iにおける左端部および第3容量膜41の表面の全域を被覆するように、これらの表面上に、TiNからなるTiN層47を形成する。次いで、レジストパターン図示せずをマスクとするエッチングにより、TiN層47を選択的に除去する。その結果、図6Jに示すように、図6Jにおける第1領域Aより左右両側のTiN層47と、第4領域Dにおける一部のTiN層47とが除去される。このエッチングにより、第1領域Aの左端部第4領域DにおけるTiN層47には、第2貫通孔48が形成される。第2貫通孔48は、前述した第2のビアホール44図4および図5参照と平面視で一致する位置に、第2のビアホール44と同じ数ここでは、4つだけ形成される。ここでのエッチングにより、図6Jにおける第1領域Aより右側と、第2貫通孔48とにおいて、第3容量膜41が露出され、図6Jにおける第1領域Aより左側において、第2容量膜6が露出される。エッチングの結果、残ったTiN層47が上部電極42となる。次いで、レジストパターン図示せずをマスクとするエッチングにより、下部電極3をパターニングする。この際、下部電極3の上に積層されている第1容量膜4、第2容量膜6、第3容量膜41および第2中間電極40の縁部分も、平面視で下部電極3の縁部分と一致するようにパターニングされる。パターニング後の状態が図6Kに示されている。図6Kでは、第1容量膜4、第2容量膜6および第3容量膜41のそれぞれの左右両端部ならびに第2中間電極40の右端部がエッチングによって削り取られている。次いで、図6Lに示すように、半導体基板2との間で、下部電極3、第1容量膜4、第1中間電極5、第2容量膜6、第2中間電極40、第3容量膜41および上部電極42を挟むように、半導体基板2の表面2A上に絶縁層8を形成する。そして、CMP法によって絶縁層8の表面8Aを研磨する。これにより、絶縁層8の厚さが、所定の厚さになり、絶縁層8の表面8Aが平坦になる。次いで、図6Mに示すように、レジストパターン図示せずをマスクとする異方性のディープRIEにより、平面視で第1貫通孔46に一致する位置における絶縁層8、第3容量膜41、第2容量膜6および第1容量膜4をこの順番で掘り下げて、この位置に前述した第1のビアホール43を形成する。同時に、このディープRIEにより、平面視で第2貫通孔48に一致する位置における絶縁層8、第3容量膜41および第2容量膜6をこの順番で掘り下げて、この位置において前述した第2のビアホール44を形成する。ここでのエッチング条件は、絶縁層8、第1容量膜4、第2容量膜6および第3容量膜41はエッチングするものの、下部電極3、第1中間電極5、第2中間電極40および上部電極42はエッチングしない条件となっている。そのため、第1のビアホール43を形成するためのエッチングは、下部電極3の手前でストップし、第2のビアホール44を形成するためのエッチングは、第1中間電極5の手前でストップする。次いで、図6Nに示すように、第1のビアホール43および第2のビアホール44のそれぞれの内面にバリア膜25を形成する。そして、第1のビアホール43および第2のビアホール44のそれぞれにおけるバリア膜25の内側にWを埋め込んで、各第1のビアホール43の内側に第1配線9を形成し、各第2のビアホール44の内側に第2配線10を形成する。次いで、絶縁層8の表面8Aに前述した第1端子11および第2端子12を形成すると、図4に示すように、第1の変形例に係る半導体装置1が完成する。以上のように、第1の変形例に係る半導体装置1の製造方法によれば、スタック構造かつMIM構造の容量素子第1容量素子30、第2容量素子39および第3容量素子45を備える半導体装置1を製造できる。半導体装置1では、第1領域Aにおいて下部電極3と第1中間電極5との間に第1容量膜4が配置されることで第1容量素子30が構成され、第1中間電極5と第2中間電極40との間に第2容量膜6が配置されることで第2容量素子39が構成されている。また、第3領域Cにおいて第2中間電極40と上部電極42との間に第3容量膜41が配置されることで、第3容量素子45が構成されている。第1容量素子30の上に第2容量素子39が積層され、第2容量素子39の上に第3容量素子45が積層されている。そして、この製造方法によれば、第2領域Bにおける第2中間電極40に第1貫通孔46を予め形成することにより図6G参照、第1貫通孔46における第2中間電極40を除去し、さらに、第4領域Dにおける上部電極42に予め第2貫通孔48を形成することにより、第2貫通孔48における上部電極42を除去している図6J参照。そうすれば、絶縁層8および容量膜はエッチングするものの電極はエッチングしないというエッチング条件によって、第1貫通孔46の位置において、絶縁層8および第3容量膜41と、第2中間電極40の下の第2容量膜6および第1容量膜4とを貫通するように第1のビアホール43を形成すると同時に、第2貫通孔48の位置において、絶縁層8と、上部電極42の下の第2容量膜6および第3容量膜41とを貫通するように第2のビアホール44を形成できる図6M参照。つまり、第1のビアホール43および第2のビアホール44のエッチング条件を共通化できるので、これらのビアホールを同一工程で同時に形成できる。これにより、複数のビアホールを形成する工程の簡略化を図ることができる。2第2の変形例図7は、本発明の第2の変形例に係る半導体装置の模式的な断面図である。図8は、図7の半導体装置の模式的な平面図である。図7を参照して、第2の変形例の半導体装置1は、前述した半導体基板2、下部電極3、第1容量膜4、中間電極5、第2容量膜6、上部電極7、絶縁層8、第1配線9、第2配線10、第1端子11および第2端子12と、第2上部電極61と、第3配線62と、第3端子63とを含んでいる。第2の変形例では、第2上部電極61に対応して、上部電極7を、第1上部電極7という。なお、説明の便宜上、図8では、半導体基板2、第1容量膜4、第2容量膜6および絶縁層8の図示を省略している。半導体基板2、下部電極3、第1容量膜4、中間電極5、第2容量膜6、第1上部電極7、絶縁層8、第1配線9、第2配線10、第1端子11および第2端子12のそれぞれの構成材料や位置関係は、前述した半導体装置1と同じである。ただし、図7の左端部における第1容量膜4と第2容量膜6との接触部分は、前述した実施形態の場合図1参照と比べて図7の左右方向に広くなっている。また、第2の変形例でも、中間電極5が形成された第1領域Aと、第1領域Aの外図7では右外の第2領域Bとが存在する。第1上部電極7は、中間電極5の外の領域第2領域Bまで延びており、当該領域において下部電極3に対向している。第2上部電極61は、第1上部電極7および中間電極5と同じ材料からなる。第2上部電極61は、図7における第1領域Aより左外の領域における第2容量膜6の表面に形成されている。つまり、第2上部電極61は、第1容量膜4と第2容量膜6とが接して積層されている領域における第2容量膜6の表面に形成されている。第2上部電極61は、第1容量膜4および第2容量膜6を挟んで下部電極3に対向している。この場合、第1上部電極7および第2上部電極61は、第2容量膜6の表面において異なる離れた位置に設けられることで、互いに分離絶縁されている。そのため、第2容量膜6の表面において第1上部電極7と第2上部電極61との間は、第1上部電極7および第2上部電極61から露出された部分が存在し、絶縁層8は、この部分と、第1上部電極7および第2上部電極61の表面とを覆っている。絶縁層8には、前述した第1のビアホール23および第2のビアホール24図1参照が形成されているのに加えて、さらに、これらのビアホールとほぼ同形状の第3のビアホール65が形成されている。第3のビアホール65は、平面視で第2上部電極61と重なる位置において、絶縁層8を貫通している。第3のビアホール65の数は、任意に設定できるが、この実施形態では4つである。4つの第3のビアホール65は、4つの第1のビアホール23および第2のビアホール24と同様に、図7の紙面に直交する方向に間隔を隔てて並んでいる図8参照。第3のビアホール65は、第2上部電極61に達している。そのため、第3のビアホール65の底面は、第2上部電極61の表面と一致している。第3のビアホール65の内面には、第1のビアホール23および第2のビアホール24と同様に、バリア膜25が形成されている。第3配線62は、第1配線9および第2配線10と同じ材料からなり、各第3のビアホール65におけるバリア膜25の内側を埋め尽くすように形成されている。そのため、第3配線62は、絶縁層8を貫通して第2上部電極61に対して電気的に接続されている。第3配線62は、第3のビアホール65と同じ数ここでは、4つ形成されている。第3端子63は、第1端子11および第2端子12と同じ構成である。第3端子63は、絶縁層8の表面8Aにおいて、全ての第3のビアホール65に跨って形成されている図8参照。第3端子63は、4つの第3のビアホール65の並び方向に長手であり、平面視において半導体基板2の外へはみ出ている図8参照。第3端子63は、全ての第3配線62に対して接触していて、これにより、全ての第3配線62に対して電気的に接続されている。また、前述した第1配線9は、絶縁層8、第1上部電極7、第2容量膜6および第1容量膜4を貫通して、第1上部電極7および下部電極3に対して電気的に接続されている。また、第2配線10は、絶縁層8と、第2容量膜6において第1上部電極7および第2上部電極61に覆われていない部分とを貫通して、中間電極5に対して電気的に接続されている。この半導体装置1では、第1容量膜4と、これを挟む下部電極3および中間電極5とによって、第1容量素子30が構成され、第2容量膜6と、これを挟む中間電極5および第1上部電極7とによって、第2容量素子31が構成され、第1容量膜4および第2容量膜6と、これらを挟む下部電極3および第2上部電極61とによって、第3容量素子64が構成されている。下部電極3、中間電極5、第1上部電極7および第2上部電極61が金属からなり、第1容量膜4および第2容量膜6が絶縁性材料からなることから、第1容量素子30、第2容量素子31および第3容量素子64は、MIM構造の容量素子である。そして、第1容量素子30の上に第2容量素子31が積層されていることから、第1容量素子30および第2容量素子31は、スタック構造をなしている。半導体装置1では、第1端子11、第2端子12および第3端子63のそれぞれから、第1容量素子30、第2容量素子31および第3容量素子64に対してバイアス電圧が与えられる。以上のように、第2の変形例に係る半導体装置1は、下部電極3と中間電極5とこれらの間の第1容量膜4とを含むMIM構造の第1容量素子30と、中間電極5と第1上部電極7とこれらの間の第2容量膜6とを含むMIM構造の第2容量素子31と、下部電極3と第2上部電極61とこれらの間の第1容量膜4および第2容量膜6とを含むMIM構造の第3容量素子64とを有している。この場合、第3容量素子64では、第1容量素子30および第2容量素子31に比べて、電極間に容量膜が1枚多く配置されているので、各容量素子における電極間の間隔は、第1容量素子30および第2容量素子31よりも、第3容量素子64の方が広い。つまり、1つの半導体装置1において、電極間の間隔が狭いことで容量が大きい第1容量素子30および第2容量素子31と、当該間隔が広いことで耐圧が高い第3容量素子45という特性が異なる複数の容量素子を備えることができる。そして、第3の変形例に係る半導体装置1は、絶縁層8と第1上部電極7と第1容量膜4とを貫通し、第1上部電極7および下部電極3に接続された第1配線9と、絶縁層8と、第2容量膜6において第1上部電極7および第2上部電極61に覆われていない部分とを貫通し、中間電極5に接続された第2配線10と、絶縁層8を貫通して第2上部電極61に接続された第3配線62とをさらに含む。これにより、第1上部電極7、第2上部電極61、中間電極5および下部電極3のそれぞれにバイアス電圧を印加して、第1容量素子30、第2容量素子31および第3容量素子64を機能させることができる。図9A~図9Kは、図7に示す半導体装置の製造工程を説明するための模式的な断面図である。次に、図9A~図9Kを参照して、第2の変形例に係る半導体装置1の製造工程を工程順に説明する。まず、図9Aに示すように、公知の方法により、半導体基板2を作製する。そして、半導体基板2の表面2A上に、第1TiN層20、Al層21および第2TiN層22をこの順番で積層していくことによって、下部電極3を形成する。次いで、図9Bに示すように、第2TiN層22の表面の全域を被覆するように、下部電極3の表面に第1容量膜4を形成する。次いで、図9Cに示すように、第1容量膜4の表面の全域を被覆するように、第1容量膜4の表面に、TiNからなるTiN層33を形成する。次いで、レジストパターン図示せずをマスクとするエッチングにより、前述した第1領域A以外に存在するTiN層33を除去する。その結果、図9Dに示すように、第1領域Aに残ったTiN層33が、中間電極5となる。つまり、第1容量膜4の表面の第1領域Aに選択的に中間電極5が形成される。次いで、図9Eに示すように、中間電極5の表面と、第1容量膜4の表面において中間電極5に覆われていない部分とを全域に亘って覆うように、第2容量膜6を形成する。次いで、図9Fに示すように、第2容量膜6の表面の全域を被覆するように、第2容量膜6上に、TiNからなるTiN層34を形成する。次いで、レジストパターン図示せずをマスクとするエッチングにより、TiN層34を選択的に除去する。その結果、図9Gに示すように、図9Gにおける第1領域Aの左側部分のTiN層34と、前述した第2領域Bにおける一部のTiN層34とが除去される。このエッチングにより、第2領域BにおけるTiN層34には、貫通孔35が形成される。貫通孔35は、前述した第1のビアホール23図7および図8参照と平面視で一致する位置に、第1のビアホール23と同じ数ここでは、4つだけ形成される。ここでのエッチングにより、図9Gにおける第1領域Aの左側部分と、貫通孔35とにおいて、第2容量膜6が露出される。エッチングの結果、第1領域Aより左側で残ったTiN層34が第2上部電極61となり、それ以外のTiN層34が第1上部電極7となる。次いで、レジストパターン図示せずをマスクとするエッチングにより、下部電極3をパターニングする。この際、下部電極3の上に積層されている第1容量膜4および第2容量膜6の縁部分も、平面視で下部電極3の縁部分と一致するようにパターニングされる。パターニング後の状態が図9Hに示されている。図9Hでは、下部電極3、第1容量膜4および第2容量膜6のそれぞれの左右両端部がエッチングによって削り取られている。次いで、図9Iに示すように、半導体基板2との間で、下部電極3、第1容量膜4、中間電極5、第2容量膜6、第1上部電極7および第2上部電極61を挟むように、半導体基板2の表面2A上に絶縁層8を形成する。そして、CMP法によって絶縁層8の表面8Aを研磨する。これにより、絶縁層8の厚さが、所定の厚さになり、絶縁層8の表面8Aが平坦になる。次いで、図9Jに示すように、レジストパターン図示せずをマスクとする異方性のディープRIEにより、平面視で貫通孔35に一致する位置における絶縁層8、第2容量膜6および第1容量膜4をこの順番で掘り下げて、前述した第1のビアホール23を形成する。同時に、このディープRIEにより、第1領域Aにおいて第1上部電極7から外れた左側部分における絶縁層8および第2容量膜6をこの順番で掘り下げて、前述した第2のビアホール24を形成する。さらに、同時に、このディープRIEにより、平面視で第2上部電極61と一致する部分における絶縁層8を掘り下げて、前述した第3ビアホール65を形成する。ここでのエッチング条件は、絶縁層8、第1容量膜4および第2容量膜6はエッチングするものの、下部電極3、中間電極5、第1上部電極7および第2上部電極61はエッチングしない条件となっている。そのため、第1のビアホール23を形成するためのエッチングは、下部電極3の手前でストップし、第2のビアホール24を形成するためのエッチングは、中間電極5の手前でストップし、第3ビアホール65を形成するためのエッチングは、第2上部電極61の手前でストップする。次いで、図9Kに示すように、第1のビアホール23、第2のビアホール24および第3ビアホール65のそれぞれの内面にバリア膜25を形成する。そして、第1のビアホール23、第2のビアホール24および第3ビアホール65のそれぞれにおけるバリア膜25の内側にWを埋め込んで、各第1のビアホール23の内側に第1配線9を形成し、各第2のビアホール24の内側に第2配線10を形成し、各第3ビアホール65の内側に第3配線62を形成する。次いで、絶縁層8の表面8Aに前述した第1端子11、第2端子12および第3端子63を形成すると、第2の変形例に係る半導体装置1が完成する図7参照。3第3の変形例図10は、本発明の第3の変形例に係る半導体装置の模式的な断面図である。図11は、図10の半導体装置の模式的な平面図である。図10を参照して、第3の変形例の半導体装置1は、前述した半導体基板2、下部電極3、第1容量膜4、中間電極5、第2容量膜6および絶縁層8と、上部電極70と、第1配線71と、第2配線72と、第3配線73と、第1端子74と、第2端子75と、第3端子76とを含んでいる。なお、説明の便宜上、図11では、半導体基板2、第1容量膜4、第2容量膜6および絶縁層8の図示を省略している。半導体基板2、下部電極3、第1容量膜4、中間電極5、第2容量膜6および絶縁層8のそれぞれの構成材料や位置関係は、第1容量膜4および第2容量膜6の材料を除き、前述した半導体装置1と同じである。第1容量膜4と第2容量膜6とでは、材料膜種が異なる。具体的には、第1容量膜4および第2容量膜6のうち、一方はSiNからなり、他方は、SiO2からなる。また、第3の変形例でも、中間電極5が形成された第1領域Aが存在する。上部電極70は、中間電極5と同じ材料からなる。上部電極70は、第1領域Aにおける第2容量膜6の表面の一部図10では左寄りの部分に形成されている。上部電極70は、第2容量膜6を挟んで中間電極5に対向している。この場合、下部電極3は、図10における右端部において、上部電極70および中間電極5のいずれにも対向しない第5領域Eを有しており、中間電極5は、図10における右端部において、上部電極70に対向しない第6領域Fを有している。絶縁層8は、上部電極70の表面と、第2容量膜6の表面において上部電極70から露出された部分とを覆っている。第5領域Eにおける絶縁層8には、第1のビアホール81が形成されている。第6領域Fにおける絶縁層8には、第2のビアホール82が形成されている。また、第1領域Aにおいて、第5領域Eとは反対側の端部図10における左端部と一致する位置における絶縁層8には、第3のビアホール83が形成されている。第1のビアホール81、第2のビアホール82および第3のビアホール83は、絶縁層8の表面8Aから半導体基板2側へ掘り下げられた筒状の凹部である。第1のビアホール81、第2のビアホール82および第3のビアホール83のそれぞれの数は、任意に設定できるが、この実施形態では4つである。4つの第1のビアホール81、第2のビアホール82および第3のビアホール83は、図10の紙面に直交する方向に間隔を隔てて並んでいる図11参照。第1のビアホール81は、絶縁層8、第2容量膜6および第1容量膜4をこの順番で貫通している。第1のビアホール81は、下部電極3に達している。そのため、第1のビアホール81の底面は、下部電極3の表面と一致している。第2のビアホール82は、絶縁層8および第2容量膜6をこの順番で貫通している。第2のビアホール82は、中間電極5に達している。そのため、第2のビアホール82の底面は、中間電極5の表面と一致している。第3のビアホール83は、絶縁層8を貫通している。第3のビアホール83は、上部電極70に達している。そのため、第3のビアホール83の底面は、上部電極70の表面と一致している。第1のビアホール81、第2のビアホール82および第3のビアホール83のそれぞれの内面には、前述したバリア膜25が形成されている。第1配線71は、導電性材料たとえば、Wタングステンからなり、各第1のビアホール81におけるバリア膜25の内側を埋め尽くすように形成されている。そのため、第1配線71は、第5領域Eにおいて、絶縁層8、第2容量膜6および第1容量膜4を貫通して、下部電極3に対して電気的に接続されている。第1配線71は、第1のビアホール81と同じ数ここでは、4つ形成されている。第2配線72は、第1配線71と同じ材料からなり、各第2のビアホール82におけるバリア膜25の内側を埋め尽くすように形成されている。第2配線72は、第6領域Fにおいて、絶縁層8および第2容量膜6を貫通して、中間電極5に対して電気的に接続されている。第2配線72は、第2のビアホール82と同じ数ここでは、4つ形成されている。第3配線73は、第1配線71と同じ材料からなり、各第3のビアホール83におけるバリア膜25の内側を埋め尽くすように形成されている。第3配線73は、絶縁層8を貫通して上部電極70に対して電気的に接続されている。第3配線73は、第3のビアホール83と同じ数ここでは、4つ形成されている。第1端子74は、絶縁層8の表面8Aにおいて、全ての第1のビアホール81に跨って形成されている図11参照。第1端子74は、4つの第1のビアホール81の並び方向に長手であり、平面視において半導体基板2の外へはみ出ている図11参照。詳しくは、第1端子74は、前述したTiN層26とAl層27とTiN層28とを、絶縁層8の表面8A側からこの順番で積層することで構成されている。第1端子74は、全ての第1配線71に対して接触していて、これにより、全ての第1配線71に対して電気的に接続されている。第2端子75は、絶縁層8の表面8Aにおいて、全ての第2のビアホール82に跨って形成されている図11参照。第2端子75は、4つの第2のビアホール82の並び方向に長手であり、平面視において半導体基板2の外へはみ出ている図11参照。第2端子75は、第1端子74と同様に、TiN層26とAl層27とTiN層28とを、絶縁層8の表面8A側からこの順番で積層することで構成されている。第2端子75は、全ての第2配線72に対して接触していて、これにより、全ての第2配線72に対して電気的に接続されている。第3端子76は、絶縁層8の表面8Aにおいて、全ての第3のビアホール83に跨って形成されている図11参照。第3端子76は、4つの第3のビアホール83の並び方向に長手であり、平面視において半導体基板2の外へはみ出ている図11参照。第3端子76は、第1端子74と同様に、TiN層26とAl層27とTiN層28とを、絶縁層8の表面8A側からこの順番で積層することで構成されている。第3端子76は、全ての第3配線73に対して接触していて、これにより、全ての第3配線73に対して電気的に接続されている。この半導体装置1では、第1容量膜4と、これを挟む下部電極3および中間電極5とによって、第1容量素子84が構成され、第2容量膜6と、これを挟む中間電極5および上部電極70とによって、第2容量素子85が構成されている。下部電極3、中間電極5および上部電極70が金属からなり、第1容量膜4および第2容量膜6が絶縁性材料からなることから、第1容量素子84および第2容量素子85は、MIM構造の容量素子である。そして、第1容量素子84の上に第2容量素子85が積層されていることから、第1容量素子84および第2容量素子85は、スタック構造をなしている。半導体装置1では、第1端子74、第2端子75および第3端子76のそれぞれから、第1容量素子84および第2容量素子85に対してバイアス電圧が与えられる。以上のように、第3の変形例に係る半導体装置1は、下部電極3と中間電極5とこれらの間の第1容量膜4とを含むMIM構造の第1容量素子84と、中間電極5と上部電極70とこれらの間の第2容量膜6とを含むMIM構造の第2容量素子85とを有している。この場合、第1容量膜4と第2容量膜6とで膜種が異なるので、第1容量素子84と第2容量素子85とで、容量や耐圧といった特性を変えることができる。つまり、1つの半導体装置1において、特性が異なる複数の容量素子を備えることができる。具体的に、第1容量膜4および第2容量膜6のうち、一方は、SiNからなり、他方は、SiO2からなる。第1容量素子84および第2容量素子85のうち、SiNからなる容量膜を備える容量素子では、SiO2からなる容量膜を備える容量素子に比べて、容量が約2倍である一方で、耐圧が低くなる。また、第3の変形例に係る半導体装置1は、絶縁層8を貫通して第5領域Eにおいて下部電極3に接続された第1配線71と、絶縁層8を貫通して第6領域Fにおいて中間電極5に接続された第2配線72と、絶縁層8を貫通して上部電極70に接続された第3配線73とをさらに含む。これにより、上部電極70、中間電極5および下部電極3のそれぞれにバイアス電圧を印加して、第1容量素子84および第2容量素子85を機能させることができる。図12A~図12Kは、図10に示す半導体装置の製造工程を説明するための模式的な断面図である。次に、図12A~図12Kを参照して、第3の変形例に係る半導体装置1の製造工程を工程順に説明する。まず、図12Aに示すように、公知の方法により、半導体基板2を作製する。そして、半導体基板2の表面2A上に、第1TiN層20、Al層21および第2TiN層22をこの順番で積層していくことによって、下部電極3を形成する。次いで、図12Bに示すように、第2TiN層22の表面の全域を被覆するように、下部電極3の表面に第1容量膜4を形成する。次いで、図12Cに示すように、第1容量膜4の表面の全域を被覆するように、第1容量膜4の表面に、TiNからなるTiN層33を形成する。次いで、レジストパターン図示せずをマスクとするエッチングにより、前述した第1領域A以外に存在するTiN層33を除去する。その結果、図12Dに示すように、第1領域Aに残ったTiN層33が、中間電極5となる。つまり、第1容量膜4の表面の第1領域Aに選択的に中間電極5が形成される。次いで、図12Eに示すように、中間電極5の表面と、第1容量膜4の表面において中間電極5に覆われていない部分とを全域に亘って覆うように、第2容量膜6を形成する。次いで、図12Fに示すように、第2容量膜6の表面の全域を被覆するように、第2容量膜6上に、TiNからなるTiN層34を形成する。次いで、レジストパターン図示せずをマスクとするエッチングにより、TiN層34を選択的に除去する。その結果、図12Gに示すように、図12Gにおける第1領域Aの左寄りの領域以外のTiN層34が除去される。エッチングの結果、第1領域Aの左寄りの領域に残ったTiN層34が上部電極70となる。次いで、レジストパターン図示せずをマスクとするエッチングにより、下部電極3をパターニングする。この際、下部電極3の上に積層されている第1容量膜4および第2容量膜6の縁部分も、平面視で下部電極3の縁部分と一致するようにパターニングされる。パターニング後の状態が図12Hに示されている。図12Hでは、下部電極3、第1容量膜4および第2容量膜6のそれぞれの左右両端部がエッチングによって削り取られている。次いで、図12Iに示すように、半導体基板2との間で、下部電極3、第1容量膜4、中間電極5、第2容量膜6および上部電極70を挟むように、半導体基板2の表面2A上に絶縁層8を形成する。そして、CMP法によって絶縁層8の表面8Aを研磨する。これにより、絶縁層8の厚さが、所定の厚さになり、絶縁層8の表面8Aが平坦になる。次いで、図12Jに示すように、レジストパターン図示せずをマスクとする異方性のディープRIEにより、平面視で第5領域Eに一致する位置における絶縁層8、第2容量膜6および第1容量膜4をこの順番で掘り下げて、前述した第1のビアホール81を形成する。同時に、このディープRIEにより、平面視で第6領域Fに一致する位置における絶縁層8および第2容量膜6をこの順番で掘り下げて、前述した第2のビアホール82を形成する。さらに、同時に、このディープRIEにより、平面視で図12Jにおける第1領域Aの左端部と一致する部分における絶縁層8を掘り下げて、前述した第3ビアホール83を形成する。ここでのエッチング条件は、絶縁層8、第1容量膜4および第2容量膜6はエッチングするものの、下部電極3、中間電極5および上部電極70はエッチングしない条件となっている。そのため、第1のビアホール81を形成するためのエッチングは、下部電極3の手前でストップし、第2のビアホール82を形成するためのエッチングは、中間電極5の手前でストップし、第3ビアホール83を形成するためのエッチングは、上部電極70の手前でストップする。次いで、図12Kに示すように、第1のビアホール81、第2のビアホール82および第3ビアホール83のそれぞれの内面にバリア膜25を形成する。そして、第1のビアホール81、第2のビアホール82および第3ビアホール83のそれぞれにおけるバリア膜25の内側にWを埋め込んで、各第1のビアホール81の内側に第1配線71を形成し、各第2のビアホール82の内側に第2配線72を形成し、各第3ビアホール83の内側に第3配線73を形成する。次いで、絶縁層8の表面8Aに前述した第1端子74、第2端子75および第3端子76を形成すると、第3の変形例に係る半導体装置1が完成する図10参照。以上の他にも、この発明は、様々な形態での実施が可能であり、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。"