誘導性負荷に交流通電するためのブリッジ回路を構成する一対の電圧駆動型のスイッチング素子であって、主端子間に逆並列に接続されるとともに順方向電流が流れる状態でゲート電圧が印加されるとオフする機能を有する内蔵ダイオードを備え、上アーム側および下アーム側に対応した第1のスイッチング素子および第2のスイッチング素子と、前記各スイッチング素子のそれぞれのゲートに対してオン駆動するためのオン電圧、オフ駆動するためのオフ電圧またはゲートしきい値電圧より高く且つ前記オン電圧より低い電圧であるクランプ電圧を選択的に与えるように構成されたゲート駆動回路と、外部から与えられる制御指令に基づいて、前記ゲート駆動回路を介して前記各スイッチング素子のスイッチング動作を制御するスイッチング制御回路と、前記各スイッチング素子に流れる電流を検出する電流検出手段と、を備え、前記スイッチング制御回路は、前記各スイッチング素子のうち一方のスイッチング素子を逆方向に介して前記誘導性負荷に流れる負荷電流に応じた環流電流が流れる第1の状態から、他方のスイッチング素子を順方向に介して前記負荷電流に応じた電流が流れる第2の状態への移行期間において、前記一方のスイッチング素子のゲートに前記オン電圧を与えるとともに、その状態で前記他方のスイッチング素子に前記オン電圧を与え、その後、前記電流検出手段により検出される前記一方のスイッチング素子に流れる電流が所定の判定電流値以下になった時点で前記一方のスイッチング素子にオフゲート電圧を与えるとともに前記他方のスイッチング素子に前記クランプ電圧を与え、さらにその後、所定の遅延時間経過後に前記他方のスイッチング素子に前記オン電圧を与えるように前記ゲート駆動回路の動作を制御することを特徴とする負荷駆動回路。前記スイッチング制御回路は、前記第1の状態にあっては、前記一方のスイッチング素子のゲートに前記オフ電圧を与えるように前記ゲート駆動回路の動作を制御することを特徴とする請求項1に記載の負荷駆動回路。前記スイッチング制御回路は、前記第1の状態にあっては、前記一方のスイッチング素子のゲートに前記オン電圧を与えるように前記ゲート駆動回路の動作を制御することを特徴とする請求項1に記載の負荷駆動回路。前記誘導性負荷に流れる負荷電流を検出する負荷電流検出手段を備え、前記スイッチング制御回路は、前記第1の状態にあっては、前記負荷電流検出手段により検出される負荷電流がしきい値電流より大きい場合には、前記一方のスイッチング素子のゲートに前記オフ電圧を与えるように前記ゲート駆動回路の動作を制御し、前記負荷電流検出手段により検出される負荷電流が前記しきい値電流より小さい場合には、前記一方のスイッチング素子のゲートに前記オン電圧を与えるように前記ゲート駆動回路の動作を制御し、前記しきい値電流は、前記一方のスイッチング素子および前記内蔵ダイオードの導通時の損失が互いに等しくなる電流値に設定されていることを特徴とする請求項1に記載の負荷駆動回路。前記スイッチング制御回路は、前記判定電流値としてゼロを用いることを特徴とする請求項1~4のいずれか一項に記載の負荷駆動回路。前記スイッチング制御回路は、前記判定電流値として前記環流電流とは反対向きの電流値を用いることを特徴とする請求項1~4のいずれか一項に記載の負荷駆動回路。前記ゲート駆動回路は、所定の電圧を出力する電圧源と、第1の抵抗および前記第1の抵抗よりも抵抗値の大きい第2の抵抗と、を備え、前記電圧源の出力を前記第1の抵抗を介して前記オン電圧として出力し、前記電圧源の出力を前記第2の抵抗を介して前記クランプ電圧として出力することを特徴とする請求項1~6のいずれか一項に記載の負荷駆動回路。前記ゲート制御回路は、所定の第1の電圧を出力する第1の電圧源と、前記第1の電圧より低い第2の電圧を出力する第2の電圧源と、を備え、前記第1の電圧源の出力を前記オン電圧として出力し、前記第2の電圧源の出力を前記クランプ電圧として出力することを特徴とする請求項1~6のいずれか一項に記載の負荷駆動回路。前記誘導性負荷に流れる負荷電流を検出する負荷電流検出手段を備え、前記ゲート駆動回路は、前記第1のスイッチング素子または前記第2のスイッチング素子が、前記負荷電流検出手段により検出される負荷電流の大きさに相当する電流を過不足なく流すことが可能な動作状態になるようなゲート電圧をクランプ電圧として出力することを特徴とする請求項1~6のいずれか一項に記載の負荷駆動回路。しかしながら、上記した特許文献1に示される技術においては、各スイッチング素子に対応して内蔵ダイオードに逆回復用の電流を供給する追加回路を設ける構成であるから、コストが高くなる問題がある。本発明は上記事情を考慮してなされたもので、その目的は、内蔵ダイオードへの給電用の追加回路を不要として低コストで内蔵ダイオードの逆回復損失を低減することができるようにした負荷駆動回路を提供することにある。請求項1に記載の手段によれば、ブリッジ回路を構成する第1のスイッチング素子および第2のスイッチング素子のうち他方のスイッチング素子をオンすることにより誘導性負荷に通電した後、オンしていた他方のスイッチング素子をオフすると、誘導性負荷への給電は断たれるものの負荷電流が流れ続ける環流状態第1の状態となる。このような第1の状態における負荷電流は、一方のスイッチング素子を逆方向に介して流れる。このとき、一方のスイッチング素子がオフされていれば、その内蔵ダイオードを順方向に介して負荷電流環流電流が流れる。また、一方のスイッチング素子がオンされていれば、スイッチング素子のチャンネルを逆方向に介して負荷電流が流れる。そして、これらいずれのケースであっても、第1の状態から、他方のスイッチング素子を順方向に介して誘導性負荷に通電する第2の状態への移行期間には、各スイッチング素子の双方をオフする従来技術の手法を採用した場合、一方のスイッチング素子の内蔵ダイオードを順方向に介して負荷電流が流れることになる。そのため、内蔵ダイオードの逆回復電荷に起因した損失が問題となっていた。本手段のスイッチング制御回路は、以下のように各スイッチング素子のスイッチング動作を制御することにより、上記移行期間における内蔵ダイオードの逆回復損失を低減するようにしている。なお、スイッチング制御回路は、外部からの制御指令に基づいて、ゲート駆動回路を介して各スイッチング素子の動作を制御する。すなわち、スイッチング制御回路は、第1の状態から第2の状態への移行期間において、一方のスイッチング素子にオン電圧を与えてオン駆動する。一方のスイッチング素子のゲートにオン電圧ゲート電圧が印加されることにより、順方向電流が流れていた内蔵ダイオードがオフする。これにより、一方のスイッチング素子のチャンネルを逆方向に介して負荷電流が流れる状態になる。そのような状態で、スイッチング制御回路は、他方のスイッチング素子にオン電圧を与えてオン駆動する。これにより、他方のスイッチング素子に負荷電流が流れ始め、それに伴い一方のスイッチング素子に流れる電流が減少し始める。つまり、還流電流として一方のスイッチング素子のチャンネルに流れていた負荷電流が内蔵ダイオードに流れることなく遮断され且つそのときの負荷電流が他方のスイッチング素子側に流れ始めるようになる。その後、スイッチング制御回路は、電流検出手段により検出される一方のスイッチング素子に流れる電流が所定の判定電流値以下になった時点で、一方のスイッチング素子にオフ電圧を与えてオフ駆動するとともに、他方のスイッチング素子にゲートしきい値電圧より高く且つオン電圧より低いクランプ電圧を与える。そして、さらにその後、スイッチング制御回路は、所定の遅延時間経過後に他方のスイッチング素子にオン電圧を与えてオン駆動する。このように、本手段では、一方のスイッチング素子を逆方向に介して負荷電流が流れる第1の状態から他方のスイッチング素子を順方向に介して負荷電流が流れる第2の状態に移行する移行期間において、一方のスイッチング素子の内蔵ダイオードがオフされる。そのため、一方のスイッチング素子の内蔵ダイオードに少数キャリアが注入されず逆回復電荷が小さくなるため、逆回復に伴うターンオン損失の低減を図ることができる。ただし、内蔵ダイオードをオフするべく一方のスイッチング素子のゲートにオン電圧を与える必要があるため、本手段では、各スイッチング素子の双方が同時にオフになる期間デットタイムは原理的には存在しない。そのため、スイッチングタイミングのばらつきなどによって上下アームが短絡状態になり、過大な短絡電流が流れてしまう可能性がある。しかし、本手段のスイッチング制御回路は、一方のスイッチング素子のゲートにオフ電圧を与えると同時に他方のスイッチング素子のゲートにクランプ電圧を与えるようにしている。これにより、他方のスイッチング素子は、完全にはオンしていない動作状態、つまり出力電流が制限されたような動作状態となる。そのため、上下アームが短絡状態となって過大な短絡電流が流れることを制限することができる。本手段によれば、従来技術に対し、スイッチング制御回路の制御内容を変更するとともに、各スイッチング素子のゲートを駆動するためのゲート駆動回路の構成を変更するだけで、上記した作用および効果が得られる。そのため、各スイッチング素子のそれぞれに対応して内蔵ダイオードへの給電用追加回路を設ける必要がないため、従来技術と比較して低コストで内蔵ダイオードの逆回復損失を低減することができる。請求項2に記載の手段によれば、請求項1に記載の手段において、スイッチング制御回路は、第1の状態にあっては、一方のスイッチング素子のゲートにオフ電圧を与えるようにゲート駆動回路の動作を制御する。このようにすれば、第1の状態環流状態において、一方のスイッチング素子がオフされるため、その内蔵ダイオードを順方向に介して負荷電流環流電流が流れる。一般に、負荷電流が比較的大きい場合、内蔵ダイオードにおける導通時の損失のほうがスイッチング素子のチャンネルにおける導通時の損失よりも小さい。そのため、本手段によれば、負荷電流が比較的大きい用途に用いられる場合、第1の状態におけるスイッチング素子での導通時の損失を低減することができる。請求項3に記載の手段によれば、請求項1に記載の手段において、スイッチング制御回路は、第1の状態にあっては、一方のスイッチング素子のゲートにオン電圧を与えるようにゲート駆動回路の動作を制御する。このようにすれば、第1の状態環流状態において、一方のスイッチング素子がオンされるとともに内蔵ダイオードがオフされるため、一方のスイッチング素子のチャンネルを逆方向に介して負荷電流環流電流が流れる。一般に、負荷電流が比較的小さい場合、スイッチング素子のチャンネルにおける導通時の損失のほうが内蔵ダイオードの導通時の損失よりも小さい。そのため、本手段によれば、負荷電流が比較的小さい用途に用いられる場合、第1の状態におけるスイッチング素子での導通時の損失を低減することができる。請求項4に記載の手段によれば、請求項1に記載の手段において、誘導性負荷に流れる負荷電流を検出する負荷電流検出手段を備えている。そして、スイッチング制御回路は、第1の状態にあって、負荷電流検出手段により検出される負荷電流がしきい値電流より大きい場合には、一方のスイッチング素子のゲートにオフ電圧を与えるようにゲート駆動回路の動作を制御する。また、スイッチング制御回路は、第1の状態にあって、負荷電流検出手段により検出される負荷電流がしきい値電流より小さい場合には、一方のスイッチング素子にオン電圧を与えるようにゲート駆動回路の動作を制御する。このようにすれば、第1の状態において、負荷電流がしきい値電流より大きい場合には、一方のスイッチング素子がオフされるため、その内蔵ダイオードを順方向に介して負荷電流が流れる。また、負荷電流がしきい値電流より小さい場合には、一方のスイッチング素子がオンされるとともに内蔵ダイオードがオフされるため、一方のスイッチング素子のチャンネルを逆方向に介して負荷電流が流れる。しきい値電流は、一方のスイッチング素子および内蔵ダイオードの導通時の損失が互いに等しくなる電流値に設定されている。そのため、本手段によれば、第1の状態における負荷電流が変化する場合でも、スイッチング素子のチャンネルおよび内蔵ダイオードのうち、その変化に応じて常に導通時の損失が小さくなるほうを介して負荷電流が流れるようになる。従って、負荷電流の大きさに関係なく、第1の状態におけるスイッチング素子での導通時の損失を低減することができる。請求項5に記載の手段によれば、請求項1~4のいずれか一項に記載の手段において、スイッチング制御回路は、判定電流値としてゼロを用いる。このようにすれば、第1の状態から第2の状態への移行期間において、一方のスイッチング素子に流れる電流がゼロになった時点で、その一方のスイッチング素子がオフされる。そのため、一方のスイッチング素子がオフになってから内蔵ダイオードに順方向電流が流れることがない。従って、本手段によれば、内蔵ダイオードの逆回復電荷に起因する損失低減効果を確実に得ることができる。請求項6に記載の手段によれば、請求項1~4のいずれか一項に記載の手段において、スイッチング制御回路は、判定電流値として環流電流とは反対向きの電流値を用いる。このようにすれば、第1の状態から第2の状態への移行期間において、一方のスイッチング素子を逆方向に介して流れる電流がほぼ完全に存在しない状態で、その一方のスイッチング素子がオフされる。そのため、一方のスイッチング素子がオフになってから内蔵ダイオードに順方向電流が流れることがない。従って、本手段によれば、内蔵ダイオードの逆回復電荷に起因する損失低減効果を確実に得ることができる。請求項7に記載の手段によれば、請求項1~6のいずれか一項に記載の手段において、ゲート駆動回路は、所定の電圧を出力する電圧源、第1の抵抗および第1の抵抗よりも抵抗値の大きい第2の抵抗を備えている。ゲート駆動回路は、電圧源の出力を第1の抵抗を介してオン電圧として出力し、第2の抵抗を介してクランプ電圧として出力する。このように、本手段によれば、ゲート駆動回路を簡単な回路構成で実現できる。請求項8に記載の手段によれば、請求項1~6のいずれか一項に記載の手段において、ゲート駆動回路は、所定の第1の電圧を出力する第1の電圧源および第1の電圧より低い第2の電圧を出力する第2の電圧源を備えている。ゲート駆動回路は、第1の電圧源の出力をオン電圧として出力し、第2の電圧源の出力をクランプ電圧として出力する。このように、本手段によれば、ゲート駆動回路を簡単な回路構成で実現できる。請求項9に記載の手段によれば、請求項1~6のいずれか一項に記載の手段において、誘導性負荷に流れる負荷電流を検出する負荷電流検出手段を備えている。ゲート駆動回路は、第1のスイッチング素子または第2のスイッチング素子が、負荷電流検出手段により検出される負荷電流の大きさに相当する電流を過不足なく流すことが可能な動作状態になるようなゲート電圧をクランプ電圧として出力する。このような構成によれば、第1の状態から第2の状態への移行期間において、他方のスイッチング素子には負荷電流に相当する電流が過不足なく流れるだけであり、過大な電流が流れることはない。そのため、本手段によれば、第1の状態から第2の状態への移行期間において、上下アームが短絡状態となって過大な短絡電流が流れることを確実に防止することができる。第1の実施形態以下、本発明の第1の実施形態について図1~図10を参照して説明する。電気的構成の概略を示す図1aには、モータなどの誘導性負荷であるコイル1への交流通電をするための駆動回路2が示されている。駆動回路2負荷駆動回路に相当には、コイル1に対して正負の通電をするためのブリッジ回路3が設けられている。ブリッジ回路3は、上アーム側および下アーム側のそれぞれに対応してnチャンネル型のパワーMOSFET4、5が設けられている。ブリッジ回路3は駆動用の直流電源VDの端子間に接続されている。なお、図示はしていないが、コイル1の他端子は別のブリッジ回路に接続されている。パワーMOSFET4、5第1、第2のスイッチング素子に相当のそれぞれは、内部構造的にソースドレイン間主端子間に内蔵ダイオード4a、5aを備える構成で、これら内蔵ダイオード4a、5aは、順方向ソースからドレインに向かう方向に電流が流れている状態でゲート電圧が与えられるとオフする機能を備えたものである。なお、この機能については、次の文献、ZhenxueXuBoZhangandAlexQHuangExperimentalDemonstrationoftheMOSControlledDiodeIEEE2000に内蔵ダイオードのオフ機能として説明されている。また、各パワーMOSFET4、5のゲートには、スイッチング制御回路6から出力されるゲート駆動信号によりゲート駆動回路7、8を介してゲート駆動電圧が与えられる。スイッチング制御回路6には、外部より、コイル1に交流電流を流すための通電用のパルス信号からなるSW指令が与えられる。スイッチング制御回路6は、そのSW指令制御指令に相当に応じてゲート駆動回路7、8にゲート駆動用の信号を出力する。電流トランスCT1負荷電流検出手段に相当は、コイル1に流れる負荷電流ILを検出する。電流トランスCT2電流検出手段に相当は、MOSFET4に流れる電流I1を検出する。電流トランスCT3電流検出手段に相当は、MOSFET5に流れる電流I2を検出する。なお、本実施形態では、電流ILの検出値は、図1a中、左向き、すなわちコイル1からブリッジ回路3へ向かう方向を正としている。また、電流I1、I2の検出値は、図1a中、下向き、すなわちドレインからソースへ向かう方向を正としている。ゲート駆動回路7および8はいずれも同様の構成であり、図1bに示している。ゲート駆動回路7には、スイッチング制御回路6に接続される入力端子としてオンオフ駆動の入力端子D、選択信号の入力端子Sが設けられ、MOSFET45のゲートに信号オフ電圧、オン電圧およびクランプ電圧を出力する出力端子Gが設けられている。出力端子Gには3個の抵抗Ron1第1の抵抗に相当、Ron2第2の抵抗に相当およびRoffが接続されている。抵抗Ron1は、pチャンネルトランジスタMon1を介して制御電源VCに接続されている。抵抗Ron2は、pチャンネルトランジスタMon2を介して制御電源VCに接続されている。抵抗Roffは、nチャンネルトランジスタMoffを介して制御電源VCの負極に接続されている。抵抗Ron1および抵抗Ron2は、それぞれ抵抗値として所定の値に設定されるが、抵抗Ron2の抵抗値は抵抗Ron1の抵抗値よりもかなり大きくRon2>>Ron1設定されている。制御電源VC電圧源に相当は、所定の電圧VCを出力する。入力端子Dは、インバータ回路NOT1を介してトランジスタMoffのゲートに接続されるとともに、インバータ回路NOT1を介した上でOR回路OR1およびOR2をそれぞれ介してトランジスタMon1およびMon2のゲートに接続されている。入力端子Sは、OR回路OR1を介してトランジスタMon1のゲートに接続されるとともに、インバータ回路NOT2およびOR回路OR2を介してトランジスタMon2のゲートに接続されている。入力端子DおよびSへの入力信号のレベルに応じて、トランジスタMon1、Mon2、Moffが下記のようにオンオフ動作され、出力端子Gに接続されるMOSFET45には抵抗Ron1、Ron2、Roffが接続された状態となる。スイッチング制御回路6は、ゲート駆動回路7、8に対して後述するようにゲート駆動信号を与えてMOSFET4、5を駆動制御する。本実施形態では、MOSFET45に対し、抵抗Ron1が接続された状態において、そのゲートに与えられる電圧がオン電圧に相当する。また、MOSFET45に対し、抵抗Ron2が接続された状態において、そのゲートに与えられる電圧がクランプ電圧に相当する。また、MOSFET45に対し、抵抗Roffが接続された状態において、そのゲートに与えられる電圧がオフ電圧に相当する。オン電圧は、MOSFET45のゲートしきい値電圧よりも十分に高い電圧である。クランプ電圧は、ゲートしきい値電圧よりも高く、且つオン電圧より低い電圧である。入力端子トランジスタスイッチング動作DSMon1Mon2MoffMOSFET4、5LLOFFOFFONターンオフRoffLHOFFOFFONターンオフRoffHLONOFFOFFターンオンRon1HHOFFONOFFターンオンRon2図2は、スイッチング制御回路6によるMOSFET4、5のスイッチング制御の一例を示すタイミングチャートである。なお、以下の説明では、上アーム側のMOSFET4をSW1と称するとともに、下アーム側のMOSFET5をSW2と称することもある。図2に示すように、スイッチング制御回路6は、0を表すSW指令が与えられると、SW1MOSFET4をOFFさせるとともにSW2MOSFET5をONさせる。また、スイッチング制御回路6は、1を表すSW指令が与えられると、SW1をONさせるとともにSW2をOFFさせる。ただし、本実施形態では、後述するように、環流電流が流れる側のSWMOSFETは、図2においてONさせるタイミングであっても実際にはON駆動させていない。そのため、環流電流は内蔵ダイオード4a5aを順方向に介して流れることになる。図2に示すようにSW1、SW2のスイッチングON/OFFが制御されてコイル1に対する通電が行われる際、ブリッジ回路3は、以下の4つの動作状態のうち、いずれかの動作状態となる。図3は、各動作状態におけるブリッジ回路3の態様を模式的に示している。なお、図3において、MOSFET4、5SW1、SW2は、いずれもスイッチのシンボルで模式的に表されている。また、図3において、SW1、SW2がONの状態は、MOSFETのチャンネルが導通する状態、または、内蔵ダイオードが導通する状態を示している。SW1がOFFされ、且つ、SW2がONされた状態において、電流ILが負である場合、つまり電流ILがブリッジ回路3からコイル1に向かう方向図3中、右向きに流れる場合、図3aに示す動作状態Aとなる。SW1がONされ、且つ、SW2がOFFされた状態において、電流ILがブリッジ回路3からコイル1に向かう方向に流れる場合、図3bに示す動作状態Bとなる。動作状態Aは、第1の状態に相当するものであり、電流ILがSW2一方のスイッチング素子に相当を逆方向ソースからドレインに向かう方向に介して流れる状態環流状態である。ただし、本実施形態における動作状態Aでは、実際はSW2MOSFET5をOFF駆動し、その内蔵ダイオード5aを順方向に介して電流ILが流れる。一方、動作状態Bは、第2の状態に相当するものであり、電流ILがSW1他方のスイッチング素子に相当を順方向ドレインからソースに向かう方向に介して流れる状態である。コイル1の電流ILが負である場合IL<0、動作状態Aおよび動作状態Bが交互に繰り返されることになる。スイッチング制御回路6は、動作状態Aから動作状態Bへの移行期間においてパターン2の制御を実行し、動作状態Bから動作状態Aへの移行期間においてパターン4の制御を実行する詳細は後述する。SW1がOFFされ、且つ、SW2がONされた状態において、電流ILが正である場合、つまり電流ILがコイル1からブリッジ回路3に向かう方向図3中、左向きに流れる場合、図3cに示す動作状態Cとなる。SW1がONされ、且つ、SW2がOFFされた状態において、電流ILがコイル1からブリッジ回路3に向かう方向に流れる場合、図3dに示す動作状態Dとなる。動作状態Cは、第2の状態に相当するものであり、電流ILがSW2他方のスイッチング素子に相当を順方向に介して流れる状態である。一方、動作状態Dは、第1の状態に相当するものであり、電流ILがSW1一方のスイッチング素子に相当を逆方向に介して流れる状態環流状態である。ただし、本実施形態における動作状態Dでは、実際はSW1MOSFET4をOFF駆動し、その内蔵ダイオード4aを順方向に介して電流ILが流れる。コイル1の電流ILが正である場合IL≧0、動作状態Cおよび動作状態Dが交互に繰り返されることになる。スイッチング制御回路6は、動作状態Cから動作状態Dへの移行期間においてパターン1の制御を実行し、動作状態Dから動作状態Cへの移行期間においてパターン3の制御を実行する詳細は後述する。従来技術において、上記各移行期間には、SW1、SW2の双方をオフするデッドタイムが設けられていた。これに対し、本実施形態のスイッチング制御回路6は、単にSW1、SW2の双方をオフするデッドタイムを設けるのではなく、各動作状態の移行期間に対応した特有のスイッチングを行うパターン1~4の制御を実行する。詳細は後述するが、パターン1、4の制御は、従来技術と同様にデッドタイムを設ける制御としているが、パターン2、3の制御は、実質的にはデッドタイムを設けない制御としている。図4は、SW指令の状態および変化を判断する処理の内容を示すフローチャートである。スイッチング制御回路6は、図4に示す処理を常時実行することにより、SW指令の状態0または1を状態フラグFstとして記憶するとともに、SW指令に変化があったか否かを変化フラグFchとして記憶する。なお、状態フラグFstは、SW指令が0であると判断された場合に0とされ、SW指令が1であると判断された場合に1とされるものである。また、変化フラグFchは、SW指令の状態に変化がないと判断された場合に0とされ、SW指令の状態に変化があると判断された場合に1とされるものである。ステップA1では、変化フラグFchが0に設定される。ステップA2では、変化フラグFchが0であるか否かが判断される。このステップA2は、変化フラグFchが0になるまで繰り返される。変化フラグFchが0である場合ステップA2でYES、ステップA3に進む。ステップA3では、SW指令が1であるか否か判断される。SW指令が1である場合YES、ステップA4に進む。ステップA4では、状態フラグFstが0であるか否かが判断される。SW指令が0から1に変化した場合であれば、ステップA3、A4の両方でYESとなり、ステップA5に進むことになる。ステップA5では、状態フラグFstが1に設定されるとともに、変化フラグFchが1に設定された後、ステップA2に戻る。また、SW指令が1である状態が維持されている場合であれば、ステップA3でYESになるとともにステップA4でNOとなり、ステップA2に戻ることになる。一方、ステップA3において、SW指令が0であると判断された場合NO、ステップA6に進む。ステップA6では、状態フラグFstが1であるか否か判断される。SW指令が1から0に変化した場合であれば、ステップA3でNOになるとともにステップA6でYESとなり、ステップA7に進むことになる。ステップA7では、状態フラグFstが0に設定されるとともに、変化フラグFchが1に設定された後、ステップA2に戻る。また、SW指令が0である状態が維持されている場合であれば、ステップA3、A6の両方でNOとなり、ステップA2に戻ることになる。このような処理が繰り返されることにより、SW指令に変化が生じた際、その変化後のSW指令の状態が状態フラグFstに反映されるとともに、変化フラグFchが1に設定される。図5は、ブリッジ回路3の動作状態が移行する移行期間において、パターン1~4のうち、どのパターンの制御を適用するかを判断する処理の内容を示すフローチャートである。スイッチング制御回路6は、図4に示した処理と並行して図5に示す処理を実行することにより、ブリッジ回路3がどの動作状態からどの動作状態に移行するのかを判断し、その判断された移行期間に適したパターンの制御を実行する。ステップB1では、変化フラグFchが1であるか否かが判断される。このステップB1は、変化フラグFchが1になるまで繰り返される。すなわち、ステップB1は、SW指令の状態が変化したと判断されるまで図4におけるステップA5またはステップA7が実行されるまで繰り返される。変化フラグFchが1である場合ステップB1でYES、ステップB2に進む。ステップB2では、変化フラグFchが0に設定される。これにより、図4に示した処理において、ステップA5またはステップA7を経た後に実行されるステップA2を抜けることが可能になる。ステップB3では、状態フラグFstが1であるか否かが判断される。状態フラグFstが1である場合YESにはステップB4に進み、0である場合NOにはステップB5に進む。ステップB4、B5では、電流ILの検出値が正であるか負であるかが判断される。ここで、動作状態Cから動作状態Dへの移行期間であれば、ステップB3、B4の両方でYESになる。そのため、ステップB6に進み、パターン1の制御が実行される。動作状態Aから動作状態Bへの移行期間であれば、ステップB3でYESになるとともにステップB4でNOになる。そのため、ステップB7に進み、パターン2の制御が実行される。動作状態Dから動作状態Cへの移行期間であれば、ステップB3でNOになるとともにステップB5でYESになる。そのため、ステップB8に進み、パターン3の制御が実行される。動作状態Bから動作状態Aへの移行期間であれば、ステップB3、B5の両方でNOになる。そのため、ステップB9に進み、パターン4の制御が実行される。続いて、ブリッジ回路3の動作状態が移行する移行期間に実行されるパターン1~4の制御内容について図6~図8も参照して説明する。図6は、パターン1~4の制御が実行される際におけるSW1、SW2の駆動状態を示すタイミングチャートである。図7および図8は、各パターンの制御内容を示すフローチャートである。1パターン1の制御図6aは、パターン1の制御が実行される移行期間におけるSW1、SW2の駆動状態を示している。なお、図6に示すSW1、SW2の駆動状態ON駆動/OFF駆動は、実際のSW1、SW2が駆動されている状態を直接的に示すものではなく、スイッチング制御回路6からゲート駆動回路7、8に対して与えられるゲート駆動信号の状態を示している。動作状態Cにおいては、SW1がOFF駆動されているとともにSW2がON駆動されている。このような動作状態Cから動作状態Dに移行する移行期間には、図7aのフローチャートに示すパターン1の制御が実行される。パターン1の制御が開始されると、SW2がゲート抵抗Roffを通じてOFF駆動されステップC1、制御が終了する。これにより、ブリッジ回路3が動作状態Dに移行し、SW1MOSFET4のチャンネルではなく、その内蔵ダイオード4aを順方向に介して環流電流電流ILが流れる。このようなパターン1の制御は、SW1、SW2の双方がオフになるデッドタイムを設けるものであり、従来技術と同様の制御になる。2パターン2の制御図6bは、パターン2の制御が実行される際における図6a相当図である。動作状態Aにおいては、SW1、SW2の双方がOFF駆動されている。ただし、SW2の内蔵ダイオード5aを介して環流電流が流れている。このような動作状態Aから動作状態Bに移行する移行期間には、図7bのフローチャートに示すパターン2の制御が実行される。パターン2の制御が開始されると、SW2がゲート抵抗Ron1を通じてON駆動されるステップD1。ステップD1が終了すると、所定の遅延時間が経過するまで待機した後ステップD2、SW1がゲート抵抗Ron1を通じてON駆動されるステップD3。その後、SW2に流れる電流I2の検出値がゼロ以上であるか否かが判断されるステップD4。このステップD4は、電流I2が負の方向図1、図3中、上方向に流れる状態が解消されるYESになるまで繰り返される。つまり、ステップD4は、SW2の内蔵ダイオード5aを順方向にSW2を逆方向に介して流れる電流I2がゼロになるまで繰り返される。電流I2が負の方向に流れる状態が解消されると、ステップD5に進む。ステップD5では、SW1がゲート抵抗Ron2を通じてON駆動クランプ状態で駆動されるとともに、SW2がゲート抵抗Roffを通じてOFF駆動される。その後、所定の遅延時間が経過するまで待機した後ステップD6、SW1がゲート抵抗Ron1を通じてON駆動されるステップD7。これにより、ブリッジ回路3が動作状態Bに移行する。3パターン3の制御図6cは、パターン3の制御が実行される際における図6a相当図である。動作状態Dにおいては、SW1、SW2の双方がOFF駆動されている。ただし、SW1の内蔵ダイオード4aを介して環流電流が流れている。このような動作状態Dから動作状態Cに移行する移行期間には、図8aのフローチャートに示すパターン3の制御が実行される。パターン3の制御が開始されると、SW1がゲート抵抗Ron1を通じてON駆動されるステップE1。ステップE1が終了すると、所定の遅延時間が経過するまで待機した後ステップE2、SW2がゲート抵抗Ron1を通じてON駆動されるステップE3。その後、SW1に流れる電流I1の検出値がゼロ以上であるか否か判断されるステップE4。このステップE4は、電流I1が負の方向図1、図3中、上方向に流れる状態が解消されるYESになるまで繰り返される。つまり、ステップE4は、SW1の内蔵ダイオード4aを順方向にSW1を逆方向に介して流れる電流I1がゼロになるまで繰り返される。電流I1が負の方向に流れる状態が解消されると、ステップE5に進む。ステップE5では、SW2がゲート抵抗Ron2を通じてON駆動クランプ状態で駆動されるとともに、SW1がゲート抵抗Roffを通じてOFF駆動される。その後、所定の遅延時間が経過するまで待機した後ステップE6、SW2がゲート抵抗Ron1を通じてON駆動されるステップE7。これにより、ブリッジ回路3が動作状態Cに移行する。4パターン4の制御図6dは、パターン4の制御が実行される移行期間における図6a相当図である。動作状態Bにおいては、SW1がON駆動されているとともにSW2がOFF駆動されている。このような動作状態Bから動作状態Aに移行する移行期間には、図8bのフローチャートに示すパターン4の制御が実行される。パターン4の制御が開始されると、SW1がゲート抵抗Roffを通じてOFF駆動されステップF1、制御が終了する。これにより、ブリッジ回路3が動作状態Aに移行し、SW2MOSFET5のチャンネルではなく、その内蔵ダイオード5aを順方向に介して環流電流電流ILが流れる。このようなパターン4の制御は、SW1、SW2の双方がオフになるデッドタイムを設けるものであり、従来技術と同様の制御になる。次に、上記構成の作用について図9および図10も参照して説明する。図9は、電流ILが正方向図1a中の矢印方向に流れる状態における各部の波形を示す図である。また、図10は、図9中、区間Tで示す期間動作状態Dから動作状態Cへの移行期間の終盤のMOSFET4、5の動作を詳細に示す各部の波形図である。なお、図9および図10において、MOSFET4のドレインソース間電圧Vds1の図示は省略しているが、その波形は、MOSFET5のドレインソース間電圧Vds2の波形を反転したものに相当する。前述したように、動作状態Dにおいて、負荷電流ILは、MOSFET4の内蔵ダイオード4aを介して還流電流I1として直流電源VD側に流れている。また、この状態では、MOSFET5側では、ゲートにオフのゲート電圧が印加されており、電流I2は流れておらず、ドレインソース間に電圧Vds2が発生している。図9に示すように、動作状態Dから動作状態Cへの移行期間において、スイッチング制御回路6は、時刻taの時点でMOSFET4を一旦オン動作させる。これにより、MOSFET4の内蔵ダイオード4aへの少数キャリアの注入が抑制され、電流I1はMOSFET4の内蔵ダイオード4aから、MOSFET4のMOSチャンネルへ切り替わる。そして、スイッチング制御回路6は、MOSFET4に流れる還流電流I1がゼロになる時刻tbの時点で、MOSFET4をオフさせるとともに、MOSFET5をオン動作させるように制御する。上記の制御において、図9中の期間T動作状態Dから動作状態Cへの移行期間の終盤の詳細な動作について図10も参照して説明する。動作状態Dから動作状態Cへの移行期間においては、スイッチング制御回路6は、パターン3の制御を実行する。すなわち、スイッチング制御回路6は、時刻taの時点でMOSFET4をオンさせるゲート駆動信号を与える。ゲート駆動信号は、第1のゲート駆動回路7の入力端子DにハイレベルHレベル、入力端子SにロウレベルLレベルの信号を与える。前述したように、トランジスタMon1はON、Mon2、MoffはOFFされ、MOSFET4のゲートには制御電源VCから第1の抵抗Ron1を介してオン電圧Vgs1が与えられる。MOSFET4にオン電圧が与えられることにより、MOSFET4の内蔵ダイオード4aの少数キャリアの注入が抑制され内蔵ダイオード4aはオフ状態となり、且つ、MOSFET4はオン状態となるため、ソースドレイン間への逆電流が流れる状態となる。その後、MOSFET5への第1のオンゲート電圧の印加が開始される時刻t1。そして、第1のオンゲート電圧が次第に上昇してゲートしきい値電圧Vtを超えた時刻t2の時点からMOSFET5に電流I2が流れ始める。これにより、MOSFET4のチャンネルに流れる電流I1は徐々に低下して、時刻t4の時点においてゼロに至る。一方、スイッチング制御回路6は、電流トランスCT2の検出信号により、還流電流I1が低下してゼロ相当になるタイミング時刻t3~時刻t4で、ゲート駆動回路7に対し、MOSFET4をオフさせるようにゲート駆動信号を与える。この場合、スイッチング制御回路6は、ゲート駆動回路7の入力端子DにロウレベルLレベルの信号を与える入力端子Sの入力レベルに無関係に動作する。これにより、トランジスタMon1、Mon2はOFF、MoffはONされ、MOSFET4のゲートは抵抗Roffを介してロウレベルに移行され、ゲート電圧Vgs1がゲートしきい値電圧Vt以下になってオフされる。また、時刻t5の時点で、スイッチング制御回路6は、ゲート駆動回路8に対し、MOSFET5を第2のオンゲート電圧でオンさせるようにゲート駆動信号を出力する。この場合、スイッチング制御回路6は、ゲート駆動回路8の入力端子DおよびSの双方にハイレベルHレベルの信号を与える。これにより、トランジスタMon1、MoffがOFFし、Mon2がONされ、MOSFET5のゲートには制御電源VCから抵抗Ron2を介してクランプ電圧Vgs2が与えられるようになる。抵抗Ron2は抵抗Ron1に比べて大きい。そのため、ゲート電圧Vgs2は、ゲートしきい値電圧Vtより高く且つ通常のオンゲート電圧より低い電圧で維持され、通常のオン動作ではなく電流が制限される状態で動作される。なお、この場合、ゲート電圧Vgsは、MOSFET5におけるミラー効果により、ミラー電圧Vm付近に収束することになる。このように電流を制限したMOSFET5のオン状態は遅延機能を用いて一定の遅延時間時刻t5~時刻t7の時間継続された後、スイッチング制御回路6により、ゲート駆動回路8にゲート駆動信号を与えてMOSFET5を通常のオン状態に移行させる時刻t7。この場合、スイッチング制御回路6は、ゲート駆動回路8の入力端子DにハイレベルHレベルのゲート駆動信号を与え、入力端子SにロウレベルLレベルの信号を与え、トランジスタMon1をON、トランジスタMon2、MoffをOFFさせ、これによってMOSFET5のゲートに制御電源VCから抵抗Ron1を介して第1のオンゲート電圧が与えられる。これにより、MOSFET5は、時刻t8以降において通常のオン状態に移行する。以上説明したように、動作状態Dから動作状態Cへの移行期間に実行されるパターン3の制御では、一方のスイッチング素子に相当するMOSFET4の内蔵ダイオード4aに電流を流し込まない状態で、他方のスイッチング素子であるMOSFET5をオン状態に移行させる。従って、MOSFET4の内蔵ダイオード4aへの少数キャリアの注入が抑制され、逆回復電荷に起因するターンオン時の損失が低減する。そのため、内蔵ダイオード4aの逆回復特性が悪い場合でも大きな逆回復電流が流れてスイッチング損失が増大することを抑制できる。また、パターン3の制御では、内蔵ダイオード4aをオフするためにMOSFET4をオンする必要がある。そのため、MOSFET4のオフとMOSFET5のオンがほぼ同時に行われることになる。すなわち、MOSFET4、5の双方が同時にオフになる期間デッドタイムは、原理的には存在しない。そのため、スイッチングに関する種々のタイミングのばらつきなどの影響により、上下アームが短絡してしまう危険性がある。しかし、パターン3の制御では、移行期間の終盤において、MOSFET5のゲートに抵抗Ron1を接続することによりゲート電圧をオン電圧に向けて上昇させ、その途中で一旦MOSFET5のゲートに抵抗Ron2を接続することによりゲート電圧の上昇を停止させるクランプ状態にする。そして、その状態で所定の遅延時間が経過した後、MOSFET5のゲートに再び抵抗Ron1を接続することにより、ゲート電圧をオン電圧まで上昇させて通常のオン状態に駆動する。つまり、MOSFET5を通常のオン状態ではなく電流が制限された状態でオンした後、所定の遅延時間経過後に通常のオン状態に移行させるようにしている。このようなMOSFET5のゲート電圧の制御により、MOSFET4、5の双方が同時にオンしても、大きな貫通電流が流れる事態は発生しない。つまり、パターン3の制御によれば、上下アームが短絡状態になった際の短絡電流が制限される。なお、上記した制御において、最初からMOSFET5のゲートに抵抗値が比較的高い抵抗Ron2を接続して電流を制限することも可能であるが、その場合にはMOSFET5のターンオン時間が長くなってしまう。そのため、本実施形態では、最初にMOSFET5のゲートに抵抗値が比較的低い抵抗Ron1を接続し、ゲート電圧がクランプ電圧に達するまでの時間を短縮している。本実施形態によれば、従来技術のように直接内蔵ダイオード4aの逆回復電流を打ち消すための回路を追加する構成とするのではなく、比較的簡単な回路構成のゲート駆動回路7、8を設けるとともに、スイッチング制御回路6によるゲート駆動回路7、8を介したMOSFET4、5のスイッチング制御の内容に工夫を加えることにより、以上のような効果が得られるため、コスト的にも良好なものとすることができる。なお、以上の説明においては、負荷電流ILがブリッジ回路3に流れ込む場合パターン3の制御の各部の動作を例として示したが、コイル1にブリッジ回路3側から電流を流し込む場合パターン2の制御の各部の動作およびそれによる効果についても、MOSFET4、5の動作が入れ替わるだけであり、基本的にはパターン3の場合と同様になる。スイッチング制御回路6は、動作状態AにおいてMOSFET5をオフするとともに、動作状態DにおいてMOSFET4をオフする。すなわち、環流電流が流れる側のMOSFET4、5がオフされるため、その内蔵ダイオード4a、5aを順方向に介して環流電流が流れる。一般に、MOSFETの内蔵ダイオードに所定の電流を流した場合における導通時の損失は、そのチャンネルに同等の電流を流した場合における導通時の損失と比較すると、流す電流が比較的大きい領域においては小さくなる。そのため、本実施形態によれば、負荷電流ILが比較的大きい用途に用いられる場合、動作状態A、D環流状態におけるMOSFET4、5での損失を低減することができる。スイッチング制御回路6は、パターン23の制御において、電流I2I1の検出値がゼロ以上であるか否かの判断を行うことにより、MOSFET54側に環流する状態が解消されたか否かの判断を行う。つまり、判流値としてゼロを用いている。このようにすれば、動作状態Aから動作状態B動作状態Dから動作状態Cへの移行期間において、MOSFET54側に流れる電流がゼロになった時点で、MOSFET54がオフ駆動される。そのため、MOSFET54がオフされてから、その内蔵ダイオード5a4aに順方向電流が流れることが抑制される。このような構成によれば、内蔵ダイオード5a4aの逆回復電荷に起因する損失低減効果を確実に得ることが可能となる。第2の実施形態以下、本発明の第2の実施形態について、図11~図13を参照して説明する。第1の実施形態は、動作状態AにおいてMOSFET5をオフするとともに、動作状態DにおいてMOSFET4をオフすることにより、内蔵ダイオード4a、5aを介して環流電流を流す構成であった。このような第1の実施形態に対し、本実施形態は、動作状態AにおいてMOSFET5をオンするとともに、動作状態においてMOSFET4をオンすることにより、MOSFET4、5のチャンネルを介して環流電流を流す構成である。本実施形態は、上記相違点により、パターン1~4の制御内容についても第1の実施形態とは以下のように異なる。図11は、パターン1~4の制御が実行される際におけるSW1、SW2の駆動状態を示すものであり、第1の実施形態における図6相当図である。また、図12および図13は、各パターンの制御内容を示すものであり、第1の実施形態における図7および図8相当図である。1パターン1の制御図11aは、パターン1の制御が実行される移行期間におけるSW1、SW2の駆動状態を示している。動作状態Cから動作状態Dに移行する移行期間には、図12aのフローチャートに示すパターン1の制御が実行される。図12aのフローチャートは、図7aのフローチャートに対し、ステップC2、C3が追加されている。パターン1の制御が開始されると、SW2がゲート抵抗Roffを通じてOFF駆動されるステップC1。その後、所定の遅延時間が経過するまで待機しステップC2、ステップC3に進む。ステップC3では、SW1がゲート抵抗Ron1を通じてON駆動され、制御が終了する。これにより、ブリッジ回路3が動作状態Dに移行し、SW1MOSFET4のチャンネルを逆方向に介して環流電流電流ILが流れる。このようなパターン1の制御は、SW1、SW2の双方がオフになるデッドタイムを設けるものであり、従来技術と同様の制御になる。2パターン2の制御図11bは、パターン2の制御が実行される際における図11a相当図である。動作状態Aにおいては、SW1がOFF駆動されるとともに、SW2がON駆動されている。この場合、SW2MOSFET5のチャンネルを逆方向に介して環流電流が流れている。このような動作状態Aから動作状態Bに移行する移行期間には、図12bのフローチャートに示すパターン2の制御が実行される。図12bのフローチャートは、図7bのフローチャートに対し、ステップD1、D2が削除されている。パターン2の制御が実行されると、SW1がゲート抵抗Ron1を通じてON駆動されるステップD3。その後は、第1の実施形態と同様にステップD4~D7が実行され、ブリッジ回路3が動作状態Bに移行する。3パターン3の制御図11cは、パターン3の制御が実行される際における図11a相当図である。動作状態Dにおいては、SW1がON駆動されるとともに、SW2がOFF駆動されている。この場合、SW1MOSFET4のチャンネルを逆方向に介して環流電流が流れている。このような動作状態Dから動作状態Cに移行する移行期間には、図13aのフローチャートに示すパターン3の制御が実行される。図13aのフローチャートは、図8aのフローチャートに対し、ステップE1、E2が削除されている。パターン3の制御が実行されると、SW2がゲート抵抗Ron1を通じてON駆動されるステップE3。その後は、第1の実施形態と同様にステップE4~E7が実行され、ブリッジ回路3が動作状態Cに移行する。4パターン4の制御図11dは、パターン4の制御が実行される移行期間における図11a相当図である。動作状態Bから動作状態Aに移行する移行期間には、図13bのフローチャートに示すパターン4の制御が実行される。図13bに示すフローチャートは、図8bに示すフローチャートに対し、ステップF2、F3が追加されている。パターン4の制御が開始されると、SW1がゲート抵抗Roffを通じてOFF駆動されるステップF1。その後、所定の遅延時間が経過するまで待機しステップF2、ステップF3に進む。ステップF3では、SW2がゲート抵抗Ron1を通じてON駆動され、制御が終了する。これにより、ブリッジ回路3が動作状態Aに移行し、SW2MOSFET5のチャンネルを逆方向に介して環流電流電流ILが流れる。このようなパターン4の制御は、SW1、SW2の双方がオフになるデッドタイムを設けるものであり、従来技術と同様の制御になる。以上説明した本実施形態の構成によっても、第1の実施形態と同様の作用および効果が得られる。また、本実施形態のスイッチング制御回路6は、動作状態AにおいてMOSFET5をオンするとともに、動作状態DにおいてMOSFET4をオンする。すなわち、環流電流が流れる側のMOSFET4、5がオンされるとともにその内蔵ダイオード4a、5aがオフされるため、MOSFET4、5のチャンネルを逆方向に介して環流電流が流れる。一般に、MOSFETのチャンネルに所定の電流を流した場合における導通時の損失は、その内蔵ダイオードに同等の電流を流した場合における導通時の損失と比較すると、流す電流が比較的小さい領域においては小さくなる。そのため、本実施形態によれば、負荷電流ILが比較的小さい用途に用いられる場合、動作状態A、D環流状態におけるMOSFET4、5での損失を低減することができる。第3の実施形態以下、本発明の第3の実施形態について、図14~図18を参照して説明する。図14は、MOSFET4、5における電流および損失の特性の一例を示している。一般に、MOSFETのチャンネルを導通状態にして所定の電流を流した場合、その電流および損失ソースドレイン間電圧は、図14に太字の破線で示すような関係となる。一方、MOSFETの内蔵ダイオードを導通状態にして所定の電流を流した場合、その電流および損失順方向電圧は、図14に太字の実線で示すような関係となる。図14に示すように、流す電流が電流Ixより小さい領域FETON領域においては、同じ電流を流すのであればチャンネルにおける損失のほうが小さくなる。一方、流す電流が電流Ixより大きい領域ダイオード環流領域においては、同じ電流を流すのであれば内蔵ダイオードにおける損失のほうが小さくなる。電流Ixは、しきい値電流に相当するものであり、MOSFETのチャンネルおよび内蔵ダイオードの導通時の損失が互いに等しくなる電流である。本実施形態では、MOSFETの上記特性を考慮し、負荷電流ILの大きさに応じて、動作状態A、Dにおいて内蔵ダイオード4a、5aを介して環流させる状態と、MOSFET4、5のチャンネルを介して環流させる状態とを切り替えるようにしている。具体的には、負荷電流ILが電流Ixより大きい場合、内蔵ダイオード4a、5aを介して環流させる。つまり、第1の実施形態と同様に、スイッチング制御回路6は、動作状態AにおいてMOSFET5をオフするとともに、動作状態DにおいてMOSFET4をオフする。一方、負荷電流ILが電流Ixより小さい場合、MOSFET4、5のチャンネルを介して環流させる。つまり、第2の実施形態と同様に、スイッチング制御回路6は、動作状態AにおいてMOSFET5をオンするとともに、動作状態DにおいてMOSFET4をオンする。本実施形態は、上記相違点により、パターン1~4の制御内容についても上記各実施形態とは以下のように異なる。本実施形態のパターン1~4では、負荷電流ILの大きさに応じて第1の実施形態のパターン1~4と、第2の実施形態のパターン1~4とを切り替えている。以下の説明では、第1の実施形態のパターン1~4をパターン1a~4aと称するとともに、第2の実施形態のパターン1~4をパターン1b~4bと称する。図15~図18は、本実施形態のパターン1~4の制御内容を示すものである。1パターン1の制御動作状態Cから動作状態Dに移行する移行期間には、図15のフローチャートに示すパターン1の制御が実行される。図15のフローチャートは、第2の実施形態における図12aのフローチャートに対し、ステップC4、C5が追加されている。パターン1の制御が開始されると、電流トランスCT1を通じて検出される負荷電流ILの検出値の絶対値|IL|が電流Ix以上であるか否かが判断されるステップC4。絶対値|IL|が電流Ix以上である場合ステップC4でYES、ステップC5に進む。ステップC5は、ステップC1と同じ内容である。これにより、パターン1aの制御ステップC5が実行される。一方、絶対値|IL|が電流Ix未満である場合ステップC4でNO、ステップC1に進む。これにより、パターン1bの制御ステップC1~C3が実行される。2パターン2の制御動作状態Aから動作状態Bに移行する移行期間には、図16のフローチャートに示すパターン2の制御が実行される。図16のフローチャートは、第1の実施形態における図7bのフローチャートに対し、ステップD8が追加されている。パターン2の制御が実行されると、電流トランスCT1を通じて検出される負荷電流ILの検出値の絶対値|IL|が電流Ix以上であるか否かが判断されるステップD8。絶対値|IL|が電流Ix以上である場合ステップD8でYES、ステップD1に進む。これにより、パターン2aの制御ステップD1~D7が実行される。一方、絶対値|IL|が電流Ix未満である場合ステップD8でNO、ステップD1、D2をスキップしてステップD3に進む。これにより、パターン2bの制御ステップD3~D7が実行される。3パターン3の制御動作状態Dから動作状態Cに移行する移行期間には、図17のフローチャートに示すパターン3の制御が実行される。図17のフローチャートは、第1の実施形態における図8aのフローチャートに対し、ステップE8が追加されている。パターン2の制御が実行されると、電流トランスCT1を通じて検出される負荷電流ILの検出値の絶対値|IL|が電流Ix以上であるか否かが判断されるステップE8。絶対値|IL|が電流Ix以上である場合ステップE8でYES、ステップE1に進む。これにより、パターン3aの制御ステップE1~E8が実行される。一方、絶対値|IL|が電流Ix未満である場合ステップE8でNO、ステップE1、E2をスキップしてステップE3に進む。これにより、パターン3bの制御ステップE3~E7が実行される。4パターン4の制御動作状態Bから動作状態Aに移行する移行期間には、図18のフローチャートに示すパターン4の制御が実行される。図18のフローチャートは、第2の実施形態における図13bのフローチャートに対し、ステップF4、F5が追加されている。パターン4の制御が開始されると、電流トランスCT1を通じて検出される負荷電流ILの検出値の絶対値|IL|が電流Ix以上であるか否かが判断されるステップF4。絶対値|IL|が電流Ix以上である場合ステップF4でYES、ステップF5に進む。ステップF5は、ステップF1と同じ内容である。これにより、パターン1aの制御ステップF5が実行される。一方、絶対値|IL|が電流Ix未満である場合ステップF4でNO、ステップF1に進む。これにより、パターン1bの制御ステップF1~F3が実行される。以上説明した本実施形態の構成によっても、第1の実施形態と同様の作用および効果が得られる。さらに、本実施形態のスイッチング制御回路6は、動作状態A、Dにおいて、負荷電流ILの絶対値|IL|が電流Ix以上である場合には内蔵ダイオード4a、5aを介して環流させ、電流Ix未満である場合にはMOSFET4、5のチャンネルを介して環流させるようにスイッチング動作を制御する。そのため、本実施形態によれば、負荷電流ILが変化するような用途でも、その変化する負荷電流ILの値に応じて、MOSFET4、5のチャンネルおよび内蔵ダイオード4a、5aのうち、導通時の損失が小さくなるほうの素子を介して環流電流が流れる。従って、負荷電流ILの大きさに関係なく、動作状態A、D環流状態におけるMOSFET4、5での損失を低減することができる。第4の実施形態以下、第2の実施形態に対してゲート駆動回路の構成を変更した第4の実施形態について、図19および図20を参照して説明する。図19は、本実施形態のゲート駆動回路の構成を示すものである。本実施形態は、第2の実施形態に対し、ゲート駆動回路7、8に代えてゲート駆動回路9を用いるという点が異なる。なお、このゲート駆動回路9は、第1の実施形態および第3の実施形態の構成に対しても適用可能である。図19に示すように、出力端子Gには2個の抵抗RonおよびRoffが接続されており、抵抗RonはpチャンネルトランジスタMonを介して制御電源VCに接続され、抵抗RoffはnチャンネルトランジスタMoffを介して制御電源VCの負極に接続されている。入力端子Dは、インバータ回路NOTを介してトランジスタMoffのゲートに接続されるとともに、インバータ回路NOTを介した上でOR回路ORを介してトランジスタMonに接続されている。入力端子Sは、OR回路ORを介してトランジスタMonのゲートに接続されている。入力端子DおよびSへの入力信号のレベルに応じて、トランジスタMonおよびMoffが下記のようにオンオフ動作され、出力端子Gに接続されるMOSFET45には抵抗RonまたはRoffが接続された状態、またはRon、Roffとも接続されない状態となる。スイッチング制御回路6は、ゲート駆動回路9に対して以下に説明するようにゲート駆動信号を与えてMOSFET4、5を駆動制御する。本実施形態では、MOSFET45に対し、抵抗Ronが接続された状態において、そのゲートに与えられる電圧がオン電圧に相当する。また、MOSFET45に対し、抵抗Ron、Roffとも接続されない状態において、そのゲートに与えられる電圧がクランプ電圧に相当する。入力端子トランジスタスイッチング動作DSMonMoffMOSFET4、5LLOFFONターンオフRoffLHOFFONターンオフRoffHLONOFFターンオンRonHHOFFOFFターンオンオープン上記したゲート駆動回路9に対して、スイッチング制御回路6による入力端子D、Sへのゲート駆動信号の与え方は第2の実施形態と同様である。この場合、ゲート駆動回路9によるMOSFET4、5のゲートに対するオン動作のゲート電圧の与え方が第2の実施形態と異なる。すなわち、ゲート駆動回路9の入力端子DにハイレベルHレベルの信号を与え、入力端子SにハイレベルHレベルの信号を与えた場合には、トランジスタMon、Moffが共にオフする。これにより、MOSFET4、5のゲートはオープン状態となりゲート電圧が与えられた状態ではその状態が保持される。なお、この状態は、MOSFET4、5のゲートに極めて大きな抵抗値を持つ抵抗が接続されたのと同じ状態であると考えられる。従って、第1の実施形態におけるRon2を介して制御電源VCに接続したのと同等の状態となり、大きな短絡電流がMOSFET4、5に流れるのを制限する。また、ゲート駆動回路9の入力端子DにハイレベルHレベルの信号を与え、入力端子SにロウレベルLレベルの信号を与えた場合には、トランジスタMonがオンし、Moffがオフする。これにより、MOSFET4、5のゲートには抵抗Ronを介して制御電源VCからオン電圧が与えられる状態となる。この状態は、第1の実施形態におけるRon1を介して制御電源VCに接続したのと同等の状態となり、通常のオン状態となる。本実施形態は、上記相違点により、パターン2、3の制御内容について第2の実施形態とは以下のように異なる。1パターン2の制御動作状態Aから動作状態Bに移行する移行期間には、図20aのフローチャートに示すパターン2の制御が実行される。図20aのフローチャートは、第2の実施形態における図12bのフローチャートに対し、ステップD5に代えてステップD5aが設けられている点が異なる。ステップD5aでは、SW1のゲートがオープン状態に制御クランプ状態に制御されるとともに、SW2がゲート抵抗Roffを通じてOFF駆動される。2パターン3の制御動作状態Dから動作状態Cに移行する移行期間には、図20bのフローチャートに示すパターン3の制御が実行される。図20bのフローチャートは、第2の実施形態における図13aのフローチャートに対し、ステップE5に代えてステップE5aが設けられている点が異なる。ステップE5aでは、SW2のゲートがオープン状態に制御クランプ状態に制御されるとともに、SW1がゲート抵抗Roffを通じてOFF駆動される。以上説明した本実施形態の構成によっても、第2の実施形態と同様の作用および効果が得られる。第5の実施形態以下、第2の実施形態に対してゲート駆動回路の構成を変更した第5の実施形態について、図21および図22を参照して説明する。図21は、本実施形態のゲート駆動回路の構成を示すものである。本実施形態は、第2の実施形態に対し、ゲート駆動回路7、8に代えてゲート駆動回路10を用いるという点が異なる。なお、このゲート駆動回路10は、第1の実施形態および第3の実施形態の構成に対しても適用可能である。本実施形態のゲート駆動回路10は、制御電源VC本実施形態ではVC1とするに加えて別の制御電源VC2を設ける構成としている。制御電源VC2は、誘導性負荷であるコイル1の負荷電流ILの値に応じてスイッチング制御回路6により出力電圧が設定されるように構成されている。図21に示すように、ゲート駆動回路10は、出力端子Gに接続される抵抗Ron1はトランジスタMon1を介して制御電源VC1第1の電圧源に相当に接続され、抵抗Ron2はトランジスタMon2を介して制御電源VC2第2の電圧源に相当に接続されている。制御電源VC1は第1の実施形態の制御電源VCと同じ電圧に設定されており、制御電源VC2は制御電源VC1の電圧よりも低い電圧に設定可能な可変電圧電源である。また、制御電源VC2は、スイッチング制御回路6から制御信号を与えることにより出力電圧をダイナミックに変化させることができるようになっている。なお、本実施形態では、制御電源VC1の出力電圧オン電圧をV0と称し、制御電源VC2の可変出力電圧クランプ電圧をVxと称する。制御電源VC2は、例えば、制御電源VC1の出力電圧V0を入力として出力電圧Vxをフィードバック制御する降圧型のスイッチングレギュレータや、シリーズレギュレータなどにより構成することができる。このような制御電源VC2のフィードバック制御などについては、スイッチング制御回路6が行えばよい。また、本実施形態では、抵抗Ron1については第1の実施形態と同様の抵抗値に設定されるが、抵抗Ron2については、抵抗値が非常に小さいかほぼゼロとなるように設定されているRon2≒0。これにより、抵抗Ron2が出力端子Gに接続されたときには、制御電源VC2の電圧VxがほぼそのままMOSFET4または5のゲートに印加されることになる。入力端子DおよびSへの入力信号のレベルに応じたトランジスタMon1、Mon2、Moffの動作については、第2の実施形態と同様であるが、出力端子Gに接続されるMOSFET45のゲートに与えられる駆動電圧が以下のようになる。入力端子トランジスタスイッチング動作DSMon1Mon2MoffMOSFET4、5LLOFFOFFONターンオフRoffLHOFFOFFONターンオフRoffHLONOFFOFFターンオンVC1HHOFFONOFFターンオンVC2上記したゲート駆動回路10に対して、スイッチング制御回路6による入力端子D、Sへのゲート駆動信号の与え方は第2の実施形態と同様である。この場合、ゲート駆動回路10によるMOSFET4、5のゲートに対するオン動作時のゲート電圧の与え方が第1の実施形態と異なる。すなわち、スイッチング制御回路6により、ゲート駆動回路10の入力端子D、Sの双方にハイレベルHレベルの信号を与えた場合には、MOSFET4または5のゲートには制御電源VC2から抵抗Ron2を介してクランプ電圧が与えられるようになる。この時、抵抗Ron2は抵抗値が非常に小さいのでほぼ制御電源VC2の電圧Vxがゲートに印加されるようになる。この場合、スイッチング制御回路6は、スイッチング動作における負荷電流ILを電流トランスCT1により検出しており、このタイミングで流れている負荷電流ILを流すことができ、且つこの負荷電流ILを僅かに超える程度の範囲のぎりぎりのドレイン電流をMOSFET4または5に流すことができるように、クランプ電圧を与えるべく制御電源VC2を制御している。そのため、MOSFET4、5のゲート電圧Vgに対するドレイン電流Idの相関データ図21参照が伝達特性として予め設定されており、その伝達特性のドレイン電流Idαの範囲でMOSFET4、5にドレイン電流が流れるように制御電源VC2の出力電圧Vxが設定される。従って、スイッチング動作の度に負荷電流ILが変化する場合でも、制御電源VC2から常にその負荷電流ILを過不足なく流すことができるように適切なゲート電圧がMOSFET4、5に印加されるようになる。また、制御電源VC2は、スイッチング制御回路6から与える制御信号によって出力電圧Vxをダイナミックに変化させることができるので、制御信号を適宜設定することにより、MOSFET4または5の電流を制限した状態でのオン動作を適切に制御することができるようになる。本実施形態は、上記相違点により、パターン2、3の制御内容について第2の実施形態とは以下のように異なる。1パターン2の制御動作状態Aから動作状態Bに移行する移行期間には、図22aのフローチャートに示すパターン2の制御が実行される。図22aのフローチャートは、第2の実施形態における図12bのフローチャートに対し、ステップD3、D5、D7に代えてステップD3b、D5b、D7bが設けられている点が異なる。ステップD3bでは、SW1がゲートに電圧V0が与えられる状態でON駆動される。ステップD5bでは、SW1がゲートに電圧Vxが与えられる状態でON駆動クランプ状態で駆動されるとともに、SW2がゲート抵抗Roffを通じてOFF駆動される。ステップD7bでは、SW1がゲートに電圧V0が与えられる状態でON駆動される。2パターン3の制御動作状態Dから動作状態Cに移行する移行期間には、図22bのフローチャートに示すパターン3の制御が実行される。図22bのフローチャートは、第2の実施形態における図13aのフローチャートに対し、ステップE3、E5、E7に代えてステップE3b、E5b、E7bが設けられている点が異なる。ステップE3bでは、SW2がゲートに電圧V0が与えられる状態でON駆動される。ステップE5bでは、SW2がゲートに電圧Vxが与えられる状態でON駆動クランプ状態で駆動されるとともに、SW1がゲート抵抗Roffを通じてOFF駆動される。ステップE7bでは、SW2がゲートに電圧V0が与えられる状態でON駆動される。以上説明した本実施形態の構成によっても、第2の実施形態と同様の作用および効果が得られる。さらに、ゲート駆動回路10は、MOSFET4、5をクランプ状態に駆動する際、負荷電流ILに相当するドレイン電流を過不足なく流すことが可能な動作状態ON状態にするような電圧VxをMOSFET4、5のゲートに対して出力する。このような構成によれば、動作状態Aから動作状態B動作状態Dから動作状態Cへの移行期間において、クランプ状態に駆動されるMOSFETには負荷電流ILに相当する電流が過不足なく流れるだけであり、過大な電流が流れることはない。そのため、上記移行期間において、上下アームが完全な短絡状態になって過大な短絡電流が流れる事態を確実に予防することができる。第6の実施形態以下、本発明の第6の実施形態について、図23を参照して説明する。本実施形態は、パターン2、3の制御内容について第2の実施形態とは以下のように異なる。1パターン2の制御動作状態Aから動作状態Bに移行する移行期間には、図23aのフローチャートに示すパターン2の制御が実行される。図23aのフローチャートは、第2の実施形態における図12bのフローチャートに対し、ステップD4に代えてステップD4cが設けられている点が異なる。ステップD4cでは、電流I2の検出値が電流値Iz以上であるか否かが判断される。このステップD4cは、電流I2が負の方向図1、図3中、上方向に流れる状態が解消されて、さらには電流I2が正の方向図1、図3中、下方向に電流値Iz以上だけ流れる状態になるYESになるまで繰り返される。なお、電流値Iz判定電流値は、MOSFETのチャンネルを逆方向に介して流れる環流電流とは反対向きに流れる電流の値である。2パターン3の制御動作状態Dから動作状態Cに移行する移行期間には、図23bのフローチャートに示すパターン3の制御が実行される。図23bのフローチャートは、第2の実施形態における図13aのフローチャートに対し、ステップE4に代えてステップE4bが設けられている点が異なる。ステップE4bでは、電流I1の検出値が電流値Iz以上であるか否かが判断される。このステップE4bは、電流I1が負の方向図1、図3中、上方向に流れる状態が解消されて、さらには電流I1が正の方向図1、図3中、下方向に電流値Iz以上だけ流れる状態になるYESになるまで繰り返される。以上説明した本実施形態の構成によっても、第2の実施形態と同様の作用および効果が得られる。さらに、スイッチング制御回路6は、パターン23の制御において、電流I2I1の検出値が電流値Iz以上であるか否かの判断を行うことにより、MOSFET54側に環流する状態が解消されたか否かの判断を行う。このようにすれば、動作状態Aから動作状態B動作状態Dから動作状態Cへの移行期間において、MOSFET54側に流れる電流が確実に無くなった時点で、MOSFET54がオフ駆動される。そのため、MOSFET54がオフされてから、その内蔵ダイオード5a4aに順方向電流が流れることが抑制される。このような構成によれば、内蔵ダイオード5a4aの逆回復電荷に起因する損失低減効果を確実に得ることが可能となる。その他の実施形態なお、本発明は上記し且つ図面に記載した各実施形態に限定されるものではなく、次のような変形または拡張が可能である。第1および第2のスイッチング素子は、実施形態で説明したパワーMOSFET以外に、SJsuperjunctionMOSFETあるいは、RCreverseconductiveIGBTなどの内蔵ダイオードを有する素子を用いることができる。MOSFET4、5をオフ動作させるときに、オフ動作を高速化するため、ゲート電圧を負電圧まで低下させて強制的にゲート電極の電荷を引き抜くように制御しても良い。還流電流が流れていない側のMOSFET4または5をオンさせるときに、一定時間第2のオンゲート電圧を印加しているが、負荷として接続されるコイル1に応じた時間を設定するデータをマップとして記憶しておいて、これを読み出して設定するようにしても良い。また、ゲート電圧をモニタしたりソースドレイン間電圧をモニタしてこれに応じて切り換えるようにしても良い。