"第1の被制御チップと、前記第1の被制御チップと積層し、前記第1の被制御チップを制御する制御チップと、を備え、前記第1の被制御チップは、第1の出力回路と同一の構成を持つ第1のレプリカ出力回路と、前記第1のレプリカ出力回路に電気的に接続される第1のZQ端子と、前記第1のZQ端子に接続され、前記第1の被制御チップを貫通する第1の貫通電極と、前記第1のレプリカ出力回路のインピーダンスを設定する第1の制御回路と、を含み、前記制御チップは、前記第1の貫通電極に接続される第2のZQ端子と、前記第2のZQ端子の電圧と参照電圧とを比較する比較回路と、前記比較回路からの比較結果に応じて処理を行う第2の制御回路と、前記第1の出力回路データの送受信を行うDQ入出力回路と、を含み、前記第1の制御回路及び前記第2の制御回路は、共通の入力信号を受けて動作し、前記第2のZQ端子に外付け抵抗素子が接続された状態で、前記比較結果に対応して前記インピーダンスを調整し、その調整されたインピーダンスを前記第1の出力回路へ設定する、ことを特徴とする半導体装置。前記第2の制御回路は、クロックをカウントし、そのカウント値を前記第1の制御回路へ供給するカウンターを含み、前記第1の制御回路は、前記カウント値に基づいて前記インピーダンスの設定を行う、ことを特徴とする請求項1に記載の半導体装置。前記第2の制御回路は、さらに、前記比較回路の比較結果が変化したときの前記カウント値を記憶する記憶部を含む、ことを特徴とする請求項2に記載の半導体装置。前記第1の被制御チップは、さらに、第1のモード切替スイッチと、前記第1のモード切替スイッチに接続され、前記第1の被制御チップを貫通する第2の貫通電極と、を備え、前記制御チップは、さらに、前記第2の貫通電極に接続される第2のモード切替スイッチを備え、キャリブレーションモード時に前記第1のモード切替スイッチと前記第2のモード切替スイッチとをともに導通状態に制御して、前記第2の貫通電極を介して前記カウント値を前記第1の制御回路へ供給する、ことを特徴とする請求項2または3に記載の半導体装置。前記第2の貫通電極が、少なくとも一部のアドレス信号の伝送に用いられる、ことを特徴とする請求項4に記載の半導体装置。前記第1の制御回路は、前記カウント値をデコードするデコーダを含む、ことを特徴とする請求項2乃至5のいずれか一つに記載の半導体装置。前記第1のレプリカ出力回路は、プルアップ側レプリカ回路とプルダウン側レプリカ回路とを含み、前記第1の制御回路は、さらに、前記デコーダからのデコード信号を前記プルアップ側レプリカ回路及び前記プルダウン側レプリカ回路のいずれか一方に選択的に供給する第1のプルアップ-プルダウン切替スイッチを含む、ことを特徴とする請求項6に記載の半導体装置。前記制御チップは、さらに、前記参照電圧として第1の電圧及び第2の電圧のいずれか一方を選択的に供給する第2のプルアップ-プルダウン切替スイッチを備える、ことを特徴とする請求項7に記載の半導体装置。前記第1のプルアップ-プルダウン切替スイッチ及び前記第2のプルアップ-プルダウン切替スイッチは、共通に制御される、ことを特徴とする請求項8に記載の半導体装置。前記第1の被制御チップは、さらに、前記第1のレプリカ出力回路と前記第1のZQ端子との間に接続された第1のチップ選択スイッチと、前記第1のチップ選択スイッチを制御する第1のチップ選択回路と、を備える、ことを特徴とする請求項1乃至9のいずれか一つに記載の半導体装置。前記半導体装置は、さらに、前記第1の被制御チップと積層する第2の被制御チップを含み、前記第2の被制御チップは、第2の出力回路と同一の構成を持つ第2のレプリカ出力回路と、前記第2のレプリカ出力回路に電気的に接続される第3のZQ端子と、前記第3のZQ端子に接続されるとともに、前記第2の被制御チップを貫通し、前記第1の貫通電極に接続される第2の貫通電極と、前記第2のレプリカ出力回路のインピーダンスを設定する第3の制御回路と、を備え、前記DQ入出力回路は、前記第2の出力回路の送受信を行い、前記第1の制御回路及び前記第3の制御回路は、前記共通の入力信号を受けて動作し、前記第2のZQ端子に外付け抵抗素子が接続された状態で、前記比較結果に対応して前記第2のレプリカ出力回路のインピーダンスを調整し、その調整されたインピーダンスを前記第2の出力回路へ設定する、ことを特徴とする請求項10に記載の半導体装置。前記第2の被制御チップは、さらに、前記第2のレプリカ出力回路と前記第3のZQ端子との間に接続された第2のチップ選択スイッチと、前記第2のチップ選択スイッチを制御する第2のチップ選択回路と、を備える、ことを特徴とする請求項11に記載の半導体装置。請求項1乃至12のいずれか一つに記載の半導体装置と、該半導体装置にバス接続された他の半導体装置とを備えることを特徴とする情報処理システム。互いに積層し、貫通電極を介して電気的に相互接続される複数の半導体チップを含む半導体装置では、その外部端子と各半導体チップとの間の距離貫通電極を含む内部配線長が各半導体チップの積層位置によって異なる。それゆえ、半導体装置の外部端子の一つに所定の抵抗値を持つ外付け抵抗素子を接続したとしても、各半導体チップから見ると、それぞれ異なる抵抗値を持つ抵抗素子が接続されたように見える。したがって、半導体装置の外部端子に接続された抵抗素子を用いて、各半導体チップが備えるキャリブレーション回路が、それぞれの出力回路のインピーダンス調整キャリブレーションを行った場合、それぞれ得られるインピーダンスは、適切な値から配線長に応じた分貫通電極の抵抗値分だけずれた値となる。つまり、一つの外付け抵抗素子の抵抗値に対して、各半導体チップの複数のインピーダンスのそれぞれは、厳密にマッチングされていない。更に、各半導体チップの複数のインピーダンス値は、互いに異なるインピーダンスである。各半導体チップを単体状態でキャリブレーションしておき、その後、複数の半導体チップを積層して貫通電極で相互接続する場合も、同様に、半導体装置の外部端子から見た各半導体チップの出力インピーダンスは、やはり相互に異なる値となる。このような各半導体チップの出力インピーダンスのばらつきは、半導体装置の高速動作を妨げになるとともに、信号の伝送誤りの発生の原因となる。本発明の一実施の形態に係る半導体装置は、第1の被制御チップと、前記第1の被制御チップと積層し、前記第1の被制御チップを制御する制御チップと、を備え、前記第1の被制御チップは、第1の出力回路と同一の構成を持つ第1のレプリカ出力回路と、前記第1のレプリカ出力回路に電気的に接続される第1のZQ端子と、前記第1のZQ端子に接続され、前記第1の被制御チップを貫通する第1の貫通電極と、前記第1のレプリカ出力回路のインピーダンスを設定する第1の制御回路と、を含み、前記制御チップは、前記第1の貫通電極に接続される第2のZQ端子と、前記第2のZQ端子の電圧と参照電圧とを比較する比較回路と、前記比較回路からの比較結果に応じて処理を行う第2の制御回路と、前記第1の出力回路データの送受信を行うDQ入出力回路と、を含み、前記第1の制御回路及び前記第2の制御回路は、共通の入力信号を受けて動作し、前記第2のZQ端子に外付け抵抗素子が接続された状態で、前記比較結果に対応して前記インピーダンスを調整し、その調整されたインピーダンスを前記第1の出力回路へ設定する、ことを特徴とする。本発明によれば、キャリブレーションに必要な比較回路を、外付け抵抗素子が接続される制御チップの第2のZQ端子を基準に、第1のレプリカ出力回路を含む第1の被制御チップと分離している。よって、キャリブレーション後の第1のレプリカ出力回路のインピーダンスは、外付け抵抗素子の値と理想的にマッチングする。従って、制御チップから見た第1の被制御チップの出力インピーダンスを外付け抵抗素子の抵抗値に一致させることができる。本発明の課題を解決する技術思想コンセプトの代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。図1は、本発明の技術思想の代表的な一例に係る半導体装置100の概略構成を示すブロック図である。半導体装置100において、キャリブレーションに必要な比較回路122を、外付け抵抗素子130が接続される制御チップ120の第2のZQ端子121を基準に、第1のレプリカ出力回路111を含む第1の被制御チップ110から分離している、ことが特徴である。半導体装置100は、第1の被制御チップ110と、この第1の被制御チップ110が第2以降の被制御チップ110-1とともに積層される制御チップ120とを含む。なお、第2以降の被制御チップ110-1の各々は、第1の被制御チップと同一の構成を有しているため、積層順は問題とならない。第1の制御チップ110は、図示しない第1の出力回路を有し、その第1の出力回路と同一の構成を有する第1のレプリカ出力回路111を有している。また、第1の制御チップ110は、第1のレプリカ出力回路111に接続される第1のZQ端子112と、第1のZQ端子112に接続される第1の貫通電極113と、第1のレプリカ出力回路111のインピーダンスを設定する第1の制御回路114と、を有している。第1のZQ端子112及び第1の貫通電極113は、第1の出力回路の接続されるデータ端子及びそれに接続される貫通電極と同一の電気的特性を有する用に形成されている。一方、制御チップ120は、第1の被制御チップ11の第1の貫通電極113に第2以降の被制御チップ110-1に形成された他の貫通電極を介して接続される第2のZQ端子121と、第2のZQ端子121に接続され、第2のZQ端子121の電圧と参照電圧Vrefとを比較する比較回路122と、比較回路122からの比較結果に応じて処理を行う第2の制御回路123とを有している。第1の制御回路114と第2の制御回路123は、共通の入力信号を受けて動作する。入力信号は、制御チップ120内で生成されたものでも、制御チップ120外の上位装置から入力されたものであってもよい。入力信号がキャリブレーションモードへの移行を指示すると、第2の制御回路123は、比較回路122の比較結果が変化するまで、カウンターによるカウントアップを行う。カウンターのカウント値は、第1の制御回路114へ供給される。第1の制御回路114は、キャリブレーションモードへの移行指示を受けて、第2の制御回路123から供給されるカウンター値に基づき、レプリカ出力回路111のインピーダンスを設定する。即ち、第2の制御回路123からのカウント値の変化に応じて、第1の制御回路114は、レプリカ出力回路111のインピーダンスを逐次変更する。キャリブレーションモードへの移行の際、第2のZQ端子121には、所定の抵抗値例えば、240Ω±1を持つ外付け抵抗素子130の一端が接続される。外付け抵抗素子130の他端には、所定の電圧を供給する定電圧源140が接続される。比較回路122は、第2のZQ端子121の電圧と参照電圧Vrefとを比較し、比較結果を第2の制御回路123へ出力する。第2のZQ端子121には、外付け抵抗素子130と、第1のレプリカ出力回路111及び配線とによって分圧された電圧が表れる。定電圧源140の出力電圧及び参照電圧Vrefを適切に設定すれば、比較回路122の比較結果は、第1のレプリカ出力回路111のイピーダンスに貫通電極の抵抗値を加えた値が、外付け抵抗素子130の抵抗値に等しいときを境に変化する。比較回路122の比較結果が変化するまで、第2の制御回路123は、カウンターの動作を継続する。そして、比較回路122の比較結果が変化したとき、第2の制御回路123は、カウンターの動作を停止させ、そのときのカウンター値をレジスタに登録するなど、所定の処理を行う。レジスタに登録されたカウンター値は、第1の被制御チップ110に伝送され、その出力回路のインピーダンス設定に利用される。これにより、出力回路のインピーダンスは、外付け抵抗素子130に依存して定まる値であって、貫通電極の寄生抵抗を考慮した値に設定される。以上のように、図1の半導体装置100では、制御チップ120に設けられた比較回路122を用いて、第1の被制御チップ110の出力回路のインピーダンスの調整キャリブレーションを行う。これにより、制御チップ120から見た、第1の被制御チップ110の出力インピーダンスは、貫通電極を含む配線の寄生抵抗を含む値となる。つまり、制御チップ120から見た、第1の被制御チップ110の出力インピーダンスは、その積層位置制御チップとの配線長に関係なく一定となる。これは、制御チップ120上に積層された複数の被制御チップの出力インピーダンスが、制御チップ120から見て全て等しく見えることを意味する。尚、第1の貫通電極113側の第2のZQ端子121と、外付け抵抗素子130側の第2のZQ端子121は、同一符号が付されている。これは、比較回路122の入力ノードが接続する制御チップ120内の内部配線の寄生抵抗値が、第1の貫通電極113の寄生抵抗値よりも小さいので、両者は実質的に同一のノードと見做しても良いからである。尚、図1において、キャリブレーション結果が実際に適用されるDQ入出力回路214が開示されていないが、後述する図において開示される。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図2に本発明の第1の実施の形態に係る半導体装置に含まれる半導体チップ被制御チップ200の一構成例を示す。図2の半導体チップ200は、SDRAMSynchronousDynamicRandomAccessMemoryチップであるが、本発明は、SDRAMチップに限らず、種々の半導体チップに適用可能である。半導体チップ200は、内部クロック発生回路201、コマンドデコーダ202、制御回路203、モードレジスタ204、ロウアドレスバッファ205、カラムアドレスバッファバーストカウンタ206、ロウデコーダ207、メモリセルアレイ208、センスアンプ209、カラムデコーダ210、データ制御回路211、ラッチ回路212、DLLDrayLockedLoop213、DQデータ信号入出力回路214、DQSデータストローブ信号入出力回路215、ZQZeroQuotient試験回路216及びZQ調整回路217を備えている。ZQ試験回路216及びZQ調整回路217は、それぞれ第1のレプリカ出力回路111及び第1の制御回路114に関連する。また、半導体チップ200は、複数の外部端子を備えている。複数の外部端子には、ZQ端子218、DQ端子219、DQS端子220のほか、クロック信号、アドレス信号及びコマンド信号を受ける制御端子221が含まれる。ZQ試験回路216は、外部端子の一つであるZQ端子218に接続されている。ZQ端子218は、第2のZQ端子121に関連する。DQデータ信号入出力回路214は、複数の外部端子DQiにそれぞれ接続された内部のデータを外部へ出力する出力回路222と外部のデータを内部へ入力する入力回路不図示を含む。DQS入出力回路215も同様である。また、出力回路222にはそのインピーダンスを調整するインピーダンス調整回路223が接続されている。DQS入出力回路215も同様である。出力回路222は、例えば、ドレインが、外部端子DQiに共通に接続された複数のCMOSComplementaryMetalOxideSemiconductorインバータから構成される。後述するキャリブレーションでは、複数のCMOSインバータのインピーダンスを半導体装置外部に設けられた抵抗素子を利用して調整する。DQS入出力回路215も同様である。これらのキャリブレーションにおいては、複数のCMOSインバータを構成するPMOSPchannelMetalOxideSemiconductorトランジスタ群プルアップ側とNMOSNchannelMetalOxideSemiconductorトランジスタ群プルダウン側のインピーダンスを個々に調整する。後述するプルアップ側のレプリカ回路810図9とプルダウン側のレプリカ回路820は、複数のCMOSインバータを構成するPMOSトランジスタ群とNMOSトランジスタ群にそれぞれ対応する。即ち、プルアップ側のレプリカ回路810は、出力回路222のPMOSトランジスタ群と同一に構成され、プルダウン側のレプリカ回路820は、出力回路222のNMOSトランジスタ群と同一に構成されている。尚、ZQ試験回路216は、DQ入出力回路214とDQS入出力回路215をそれぞれキャリブレーションする際に利用される。一つのDQS入出力回路215と複数のDQ入出力回路214は、セットである。DQS入出力回路215の出力回路のインピーダンス値と、複数のDQ入出力回路214にそれぞれ対応する複数の出力回路のインピーダンス値とがミスマッチングであれば、DQ入出力回路214が出力するデータを入力するその他の半導体装置のレシーバは該データを精度良くラッチすることができない。半導体チップ200を用いた半導体装置は、例えば、図3に示すように構成される。詳述すると、図3の半導体装置300は、論理LSIチップ310と、論理LSIチップ310上に積層された複数ここでは16個の半導体チップ200D0~D15とによって構成されている。ここで、論理LSIチップ310は、複数の半導体チップ200を制御する制御チップであり、複数の半導体チップ200の各々は論理LSIチップ310により制御される被制御チップである。また、制御チップは、マスターチップ能動チップであり、被制御チップはスレーブチップ受動チップである。マスターチップとスレーブチップで構成される半導体装置300は、それらチップを積層にアセンブリし、一つにパッケージングしたシステムインパッケージの構造体を示す。図3の半導体装置300は、所謂COCチップオンチップの技術とTSVThroughSiliconViaの技術を組み合わせた構造体である。図3の半導体装置300の外部端子不図示は、論理LSIチップ310側図の下側にインターポーザ等を介して配置される。被制御チップを貫通する貫通電極TSVにより形成されるI/Oの信号線は、論理LSIチップ310と接続され、外部端子には直接的に接続されない。図3では、それぞれ1Gbitのメモリ容量を備えた16個のSDRAMSynchronousDynamicRandomAccessMemoryチップD0~D15が制御チップである論理LSIチップ310上に積層された例を示している。更に、16個のSDRAMチップD0~D15は、SDRAMチップD0~D7によって構成される第1のグループと、SDRAMチップD8~D15によって構成される第2のグループとに分けられている。第1と第2のグループは、制御チップマスターチップが発行する第1のクロック信号CS0CK0、第2のクロック信号CS1CK1によって、それぞれ選択される。後述において、第1と第2のグループは、単にグループまたはチップ選択グループと呼ぶことがある。また、図示された例では、SDRAMチップD0とSDRAMチップD8によって、論理LSIチップ20に最も近接した第1のDRAMセットが構成されており、同様に、SDRAMチップD1及びD9によって第2のDRAMセットが構成され、以下同様に、SDRAMチップD6とSDRAMチップD14によって第7のDRAMセット、SDRAMチップD7とSDRAMチップD15によって第8のDRAMセットが構成されている。図からも明らかな通り、第8のDRAMセットのSDRAMチップD15は論理LSIチップ20から最も離れた位置に搭載されている。第1~第8のDRAMセットは、制御チップマスターチップとの間で並列にアクセスすることによって、51.5Gバイト/secのデータ転送量を実現する。後述において、第1~第8のDRAMセットは、セットまたはDRAMセットと呼ぶことがある。各SDRAMチップD0~D15は、同一の貫通電極TSVThroughSiliconVia構造、即ち、ピン構造を備えている。具体的に説明すると、各SDRAMチップD0~D15には、それぞれ、256個のデータ信号DQ転送用貫通電極、32個のデータマスクDM用貫通電極、64個のデータストローブ信号DQS/DQSB用貫通電極、14個のアドレス用貫通電極A0~A13、3個のバンクアドレス用貫通電極BA0~BA2、3個のコマンド信号用貫通電極/RASRASB,/CASCASB,/WEWEB、及び10個の制御信号用貫通電極CS0,CS1,CKE0,CKE1,CK0,CK1,/CK0,/CK1,ODT0,ODT1を含む合計382個の貫通電極TSVが設けられている。尚、上記貫通電極以外にも電源用貫通電極が設けられることは言うまでも無い。データ信号DQ、データマスクDM、データストローブ信号DQS/DQSB、アドレスA0~A13、バンクアドレスBA0~BA2、コマンド信号/RASRASB,/CASCASB,/WEWEB、及び制御信号CS0,CS1,CKE0,CKE1,CK0,CK1,/CK0,/CK1,ODT0,ODT1等はすべて周知のDRAM機能をつかさどる信号である。尚、CK0,CK1,/CK0,/CK1は、それぞれ制御チップマスターチップと被制御チップスレーブチップ間との通信に使用される所謂システムクロックであり、これらは同期式のチップである。ここでは、各SDRAMチップD0~D15を連続的に貫通する貫通電極TSVを連続貫通型電極と呼ぶものとする。図示された各SDRAMチップは、8バンク構成を備え、32ビットのデータ信号をパラレルに出力する。前述したように、256個のデータ信号DQ転送用貫通電極TSVは、2つのグループチップ選択グループで共用されている。この場合、DDR3の各SDRAMチップは、通常、1600Mbpsの転送レートを備えているから、各SDRAMチップは1600Mbps×32×8DRAMセット=409.6Gbitsec=51.5Gバイト/secのデータ転送量を実現できる。前述の2つのグループチップ選択グループのうちの第1のグループ第1の被制御チップは、制御チップから出力される第1のチップ選択信号により、第1のアクセスサイクルで通信制御される。前述の2つのグループチップ選択グループのうちの第2のグループ第2の被制御チップは、制御チップから出力される第2のチップ選択信号により、第2のアクセスサイクルで通信制御される。制御チップは、第1と第2のグループを互いに排他的に制御することで、一つのI/Oビットに対応する貫通電極をシェアしている。図3に実線で示すように、上記した連続貫通型電極TSVは、SDRAMチップD15からSDRAMチップD0まで全てのSDRAMチップを貫通して設けられている。このため、データ信号DQ転送用貫通電極及びデータストローブ信号DQS/DQSB用貫通電極を構成するそれぞれの連続貫通電極TSVらは、実質的に互いに等長である。且つ、アドレス、コマンド、クロック貫通電極を構成する連続貫通型電極TSVらも実質的に互いに等長である。図4を参照すると、論理LSIチップ310は、クロック発生器311、論理制御回路コントローラ313、DLLDelayLockedLoop回路315、入出力回路317、及び、VDDQ電源電圧変換回路319を有している。VDDQ変換回路319からは、メモリ駆動用のメイン電源VDDQが論理LSIチップ310の入出力回路317及び論理制御回路313だけでなく、当該論理LSIチップ310上に積層されたSDRAMチップD0~D15にも与えられている。また、図示されたクロック発生器311は第1のグループチップ選択グループを構成する図2で示されたSDRAMチップD0,D1,...D7これらは、第1の被制御チップグループに属するに第1のクロック信号CS0CK0を供給すると共に、第2のグループチップ選択グループを構成するSDRAMチップD8,D9,...D15これらは、第2の被制御チップグループに属するに第2のクロック信号CS1CK1を供給している。更に、クロック発生器311は、コマンド信号RASB,CASB,WEBを出力する機能をも備えている。RASB,CASB,WEBで一つのコマンドを示す。第1及び第2のクロック信号CS0CK0及びCS1CK1はそれぞれクロック用貫通電極TSVを通して各SDRAMチップD0~D15に供給され、また、コマンド信号はコマンド用貫通電極TSVを通して各SDRAMチップD0~D15に与えられている。ここで、第1のクロック信号CS0CK0は、第2のグループチップ選択グループに属する最上層のSDRAMチップD15に供給される必要はないが、この実施形態では、破線で示すように最上層のSDRAMチップD15にも第1のクロック信号CS0CK0用の貫通電極TSVが延在しており、この結果、第1のクロック信号CS0CK0用の貫通電極TSVは第2のクロック信号CS1CK1用の貫通電極TSVと実質的に同じ長さを有している。即ち、第1のクロック信号CS0CK0用の貫通電極による配線は、本来の必要な結線接続上からは不要な冗長配線部分以下、不要冗長配線を含んでいる。更に、論理LSIチップ310に設けられた論理制御回路313は、3ビットのバンクアドレス信号BA0-2と、14ビットのアドレス信号A0-13を出力すると共に、入出力回路317との間でデータ信号DQの送受を行うコントローラとして動作する。また、当該論理制御回路313はSSTLStubSeriesTerminatedLogic形式のDDRのコントローラと同様な機能を備えているが、この実施形態では、当該コントローラ機能を含む論理LSIチップ310が、SDRAMチップD0~D15と共に積層されている点で、SSTL形式のチップとは相違している。このため、論理LSIチップ310は、SDRAMチップD0~D15に設けられた連続貫通型電極と電気的に接続される電極を備えている。図示された入出力回路317は、各SDRAMチップD0~D15との間で32ビット幅のデータ信号DQの送受を行い、前述の合計256ビット幅のパラレルデータ信号DQを送受する。データ信号DQは、I/Oデータ信号である。例えば、SDRAMチップD0に注目すれば、データ信号DQを伝送するデータ信号線は、DQ入出力回路214及び入出力回路317にそれぞれ対応する第1のデータ端子115図2における219及び第2のデータ端子124を接続する。その他のSDRAMチップにおいても同様である。第1のDRAMセットには第1のI/Oグループ×32本のDQ信号が割り当てられ、第2のDRAMセットには第2のI/Oグループ×32本のDQ信号が割り当てられる。第3~第8のDRAMセットには、それぞれ第3~第8のI/Oグループが割り当てられる。これらの8つのI/Oグループが、制御チップマスターチップとの間で並列にアクセスすることによって、前述の51.5Gバイト/secのデータ転送量を実現する。つまり、I/Oグループで定義されるDRAMセットは、データ転送量を決定する。換言すれば、転送バンド幅それは、同時に通信するI/O転送のビット数を示すを定義している。DRAMセットの数が多ければ、転送バンド幅は広がり、データ転送量は増大する。一つのI/Oグループを構成するI/Oビット数が多ければ、転送バンド幅は広がり、データ転送量は増大する。一方、チップ選択グループは、メモリ容量値を決定する。チップ選択グループが多ければ、メモリ容量値は増大する。尚、論理LSIチップ310には、半導体装置100としての複数の外部端子後述する図13、図14を有する。更に、DQ入出力回路214は、半導体装置100の外部端子を介して外部後述するシステム;データバス1230、またはデータ入出力I/Oバス1320と電気的に接続されていても良い。また、第2のデータ端子124は、半導体装置100の外部端子を介して外部後述するシステム;データバス1230、またはデータ入出力I/Oバス1320と電気的に接続されていても良い。よって、図3において、制御チップ310マスターチップ上に積層するDRAMセット数は転送バンド幅を示し、各DRAMセット内のチップ選択グループ数は記憶容量を示す、ことに注意が必要である。制御チップ310は、第1と第2のセットのそれぞれの被制御チップ第1と第2のDRAMセットを同一のアクセスサイクルで制御することにより、被制御チップと所定数のI/Oバンド幅256個のデータ信号DQ、つまり×256I/Oの情報を通信する。バンクアドレス信号BA0-2と、14ビットのアドレス信号A0-13はアドレス用貫通電極を介して、SDRAMチップD0~D15の全てに供給されている。上記したことからも明らかな通り、第1及び第2のクロック信号用貫通電極TSV、コマンド信号用貫通電極TSV、及び、アドレス信号用貫通電極TSVは全て実質的に同じ長さを有している。SDRAMチップD0第1のDRAMセットと論理LSIチップ310の入出力回路317とは、×32第1のI/Oグループで示されているように、32個のデータ信号DQ用貫通電極TSVを通して接続されている。入出力回路317には、バッファ等のインタフェース回路が各SDRAMチップに対応して設けられ、当該インタフェース回路を介して、SDRAMチップD0と論理制御回路313との間でデータ信号DQが送受される。インタフェース回路には、パラレルーシリアル変換回路が設けられる場合もある。また、当該SDRAMチップD0と論理LSIチップ310との間のデータ信号DQ用貫通電極TSVは、当該SDRAMチップD0に留まることなく、SDRAMチップD8,D1,D9等を通して、最上層のSDRAMチップD15まで延在し、連続貫通型電極を構成している。このことは、SDRAMチップD0のデータ信号DQ用貫通電極TSVはSDRAMチップD1第2のDRAMセットからSDRAMチップD15第8のDRAMセットまでの不要冗長配線を含んでいることを意味している。尚、SDRAMチップD0のデータ信号DQ用貫通電極TSVは、後述するように、SDRAMチップD8第1のDRAMセットによっても共通に使用されるものとする。つまり、SDRAMチップD0のデータ信号DQ用貫通電極TSVは、第1のDRAMセットそれは、SDRAMチップD0とSDRAMチップD8で構成されるに共通に使用される。詳細には、論理LSIチップ310とSDRAMチップD0とが第1のデータ信号DQ用貫通電極TSVで接続され、SDRAMチップD0とSDRAMチップD8とが、前記第1のデータ信号DQ用貫通電極TSVと電気的に同一な第2のデータ信号DQ用貫通電極TSVで接続される。第1のDRAMセットに関連する前述の不要冗長配線は、その他のDRAMセット第2~第8へも延伸延在している。しかし、第1のDRAMセットで使用されるデータ信号DQ用貫通電極TSV×32は、第2~第8のDRAMセットでは、本来使用しない結線接続上からは不要な冗長配線である。同様に、SDRAMチップD1第2のDRAMセットのデータ信号DQ用貫通電極TSV第2のI/Oグループも、論理LSIチップ310の入出力回路317から、SDRAMチップD1及びD9を通してSDRAMチップD15まで延在しており、当該SDRAMチップD1のデータ信号DQ用貫通電極TSVも第2~第8のDRAMセットへの不要冗長配線を含んでいることが判る。以下同様に、SDRAMチップD7のデータ信号DQ用貫通電極TSVが論理LSIチップ310の入出力回路317とSDRAMチップD7の間に設けられており、当該SDRAMチップD7のデータ信号DQ用貫通電極TSVも32個の貫通電極によって構成され、SDRAMチップD15と共用される。このように、いずれのデータ信号DQ用貫通電極TSVも、論理LSIチップ310と最上層のSDRAMチップD15との間を接続する連続貫通型電極を構成しており、実質的に同じ長さを有している。ここで、SDRAMチップD0を例にとって、当該実施形態で使用されるSDRAMチップの構成について説明する。SDRAMチップD0は、前述した貫通電極のほか、図1を参照して説明したように、2Gビットのメモリ容量を有するメモリセルDRAMアレイ208、コマンドデコーダ202、アドレスバッファ205及び206、ロウXデコーダ207、カラムYデコーダ210、DLL回路213、及び、DQ入出力回路214を備えている。第1のグループチップ選択グループに属するSDRAMチップD0のコマンドデコーダ202は、論理LSIチップ310から与えられるコマンド信号RASB,CASB,WEBをデコードする。一方、論理制御回路313からのバンクアドレス信号BA0~2、及び、アドレス信号A0~A13は、アドレスバッファ205及び206に与えられる。アドレスバッファ205及び206は、Xデコーダ207及びYデコーダ210に対して、アドレス信号AX0~13及びAY0~9をそれぞれ出力する。図示されたDRAMアレイ208は、X及びYデコーダ207及び210にアドレス信号AX0~13及びAY0~9が与えられると、DQ入出力回路214との間で、128ビット即ち、×128のデータ信号をパラレルに入出力する。128ビットのデータ信号の入出力動作は、コマンドデコーダ202からのコマンド及びDLL回路213からのクロックの制御の下に行われる。DQ入出力回路214はDRAMアレイ208との間で、×128ビットパラレルのデータ信号を送受すると共に、論理LSIチップ310との間で、32ビットパラレルのデータ信号×32を送受する。即ち、DQ入出力回路214は×128ビットのデータ信号を×32ビットのデータ信号に変換すると共に、×32ビットのデータ信号を×128ビットのデータ信号に変換する機能を備えている。図示された構造では、複数のI/Oグループにそれぞれ対応する複数のDRAMセットにおいて、すべてのDRAMセットのデータ信号DQ及びデータストローブ信号DQS/B用の貫通電極TSVを実質的に等長にすることができるため、データ信号DQ及びデータストローブ信号DQS/B間のスキューを最小限に留めることができる。複数のDRAMセットがコントローラチップに対して順に積層されている構成において、この構造等長配線は非常に重要である。前述の構成において、一つのI/Oグループあたり×32本のDQ信号で構成される複数のI/Oグループ用のDQ信号×256本のDQ信号を、コントローラチップが一つの同期信号で且つ高い精度で通信制御できるからである。また、アドレス、コマンド、及びクロック信号用の貫通電極TSVも実質的に等長にすることができるため、アドレス-クロック間のスキュー及びコマンド-クロック間のスキューをも最小限に留めることができる。上記したように、本発明の第1の実施形態では、所謂TSV技術を用いて制御チップ図3及び4では、論理LSIチップ310及び複数の被制御チップ図3及び4では、SDRAMチップD1~D15を積層した半導体装置が構成される。ここで、1枚の制御チップ上に2枚の被制御チップを積層し、貫通電極を介して、2つの被制御チップを制御チップに接続した場合を考慮してみる。例えば、第1のチップを制御チップマスターチップとし、第2のチップ第1のDRAMセット及び第3のチップ第2のDRAMセットを被制御チップスレーブチップとして、第1のチップ上に第2及び第3のチップを順次積層した場合、まず、第1の制御チップと第2、第3の被制御チップ間で、それぞれのI/Oグループの通信リード/ライトが実行される。この時、第1の制御チップと第2の被制御チップのそれぞれの回路を接続する信号線の距離第1インピーダンスと、第1の制御チップと第3の被制御チップ間のそれぞれの回路を接続する前記信号線の距離第2インピーダンスとが異なり、信号到達時間、反射波それぞれのチップを基準の量も変化する。このことを考慮して、第1の実施形態では、第1の制御チップと第2の被制御チップの間の信号線の距離と第1の制御チップと第3の被制御チップの間の信号線の距離とを等しくすることによって、第1及び第2インピーダンスとを実質的に等しくできることを指摘した。実際には、貫通電極によって形成される信号線は、その製造工程TSV生成工程、バンプ生成工程、それらの接続工程における製造バラツキによって、インピーダンスが必ずしも等しくならないことを考慮しておくことが好ましい。即ち、製造工程におけるバラツキによって、製造工程の異なる貫通電極では、異なるインピーダンスが形成されることがある。また、複数の貫通電極によって複数の信号線を形成した場合、複数の信号線はそれぞれ固有の製造バラツキによって信号線毎にインピーダンスが変化することも予測しておくことが望ましい。更に、各SDRAMチップ上で終端抵抗を接続するODTオンダイターミネーションも、前記製造バラツキに応じて、個別に調整することが必要となる場合も考慮しておくことが望ましい。次に、本発明に特に関係するZQ試験回路216について説明するのに先立って、関連する半導体装置におけるキャリブレーションについて説明する。キャリブレーションは、DQ入出力回路214及びDQS入出力回路215に含まれる出力回路222のインピーダンスを調整するために行われる。関連する半導体装置のZQ試験回路は、例えば、図5に示すように、チップ内PMOSキャリブレーション回路510とチップ内NMOSキャリブレーション回路520とを有している。PMOSキャリブレーション回路510は、第1の電源電圧ここでは、高電位側電源電圧VDDQ、例えば1.5VとZQパッド511との間に接続されたプルアップ側レプリカ回路512と、ZQパッド511に表れる電圧と第2の電源電圧ここでは、低電位側電源電圧VSSQ、例えば0Vとを比較する比較回路513と、比較回路513の出力に応じてレプリカ回路512のインピーダンスを制御するカウンター回路制御回路514とを有している。ZQパッド511は、外部端子図1のZQ端子218に相当に接続されている。キャリブレーションを行う場合、この外部端子には、外部PMOSキャリブレーション回路530が接続される。外部PMOSキャリブレーション回路530は、所定の抵抗値例えば、240Ω±1を持つ外部抵抗531と、この外部抵抗531の一端に接続され、定電圧を発生する定電圧源532を有している。尚、外部PMOSキャリブレーション回路530は、半導体装置を製造するベンダーの出荷試験工程で使用される治具であり、半導体装置が出荷され、半導体装置がシステム上に搭載された状態では、不要な存在しない部品であることに注意が必要である。定電圧源532が発生する定電圧は、レプリカ回路512のインピーダンスオン抵抗が外部抵抗531の抵抗値に等しいとき、ZQパッド511の電圧が0Vになるように定められる。これは、DQデータ信号入出力回路の出力回路が、内部のデータを外部へ出力するリードアウトHigh出力時の電圧条件と同一である。この内部データは、LowからHighへの遷移を意味する。したがって、ここでは、定電圧源532が発生する定電圧は、電源電圧VDDQと絶対値が同じで逆極性を有するものとする。電源電圧VDDQが1.5Vであれば、定電圧源532が発生する定電圧は、-1.5Vである。言い換えれば、レプリカ回路512を構成する複数のトランジスタ515のソース端子とドレイン端子間の電圧条件は、第1の外部端子DQiに接続され、DQデータ信号入出力回路214の出力回路に含まれるHigh側データを出力する第1のトランジスタのソース端子-ドレイン端子間の電圧条件と同一であり、その電圧は、前記出力トランジスタが出力するHighデータに対応する第1の電圧とLowデータに対応する第2の電圧との差電圧である。レプリカ回路512は、DQ入出力回路214及びDQS入出力回路215にそれぞれ含まれる出力回路のプルアップ回路プルアップ側出力ドライバーと同一の構成を有している。即ち、レプリカ回路512は、第1の電源電圧VDDQとZQパッド511との間に並列接続されたnn:2以上の整数、例えば、32個のPMOSトランジスタ515と、これらPMOSトランジスタ515の各々のゲートに接続された切替スイッチ516とを有している。切替スイッチ516は、カウンター回路514の出力制御信号PGに応じて、対応するPMOSトランジスタ515のゲートに、第1の電源電圧VDDQ又はZQパッド511の電圧を供給する。図5に示すように外部PMOSキャリブレーション回路530が、チップ内PMOSキャリブレーション回路510に接続された状態で、各PMOSトランジスタ515は、そのゲートに第1の電源電圧VDDQが供給されるとオフ状態となり、ZQパッド511の電圧が供給されるとオン状態となる。オン状態のPMOSトランジスタ515の数により、レプリカ回路512のインピーダンスオン抵抗が決まる。比較回路513は、第2の電源電圧VSSQとZQパッド511に表れる電圧とを比較し、比較結果ハイレベル又はローレベルをカウンター回路514へ出力する。カウンター回路514は、比較回路513の出力がハイレベルの間、クロックICLKに応じてカウント動作を行う。カウンター回路514のカウント値は、制御信号PGとして各切替スイッチ516へ送られ、その制御に用いられる。この制御は、カウンター回路514のカウント値が増えるに従い、オン状態のPMOSトランジスタ515の数が減少するように行われる。オン状態のPMOSトランジスタ515の数が減少すると、レプリカ回路512のインピーダンスが増加し、ZQパッド511に表れる電圧は低下する。それにより、ZQパッド511の電圧が第2の電源電圧VSSQ以下になれば、比較回路513の出力がローレベルへ変化し、カウンター回路514はカウント動作を停止する。カウント動作を停止したカウンター回路514のカウント値をキャリブレーション情報インピーダンス制御情報としてZQ調整回路図2の217に相当の記憶部に格納しておき、出力回路ののプルアップ回路のインピーダンス設定及び調整に利用する。なお、出力回路のプルアップ回路のインピーダンス設定及び調整は、例えば、プルアップ回路に含まれる複数のトランジスタの活性化数を設定及び調整することにより行われる。一方、NMOSキャリブレーション回路520は、第1の電源電圧ここでは、低電位側電源電圧VSSQ、例えば0VとZQパッド521との間に接続されたプルダウン側レプリカ回路522と、ZQパッド521の電圧と第2の電源電圧ここでは、高電位側電源電圧VDDQ、例えば1.5Vとを比較する比較回路523と、比較回路523の出力に応じてレプリカ回路522のインピーダンスを制御するカウンター回路制御回路524とを有している。ZQパッド521は、ZQパッド511が接続される外部端子とは異なる別の外部端子不図示に接続される。キャリブレーション第1キャリブレーションモードを行う場合、その外部端子には、外部NMOSキャリブレーション回路540が接続される。ZQパッド521としてZQパッド511を用いたり、ZQパッド521をZQパッド511が接続される外部端子図1のZQ端子218に相当に接続するようにしてもよい。その場合、キャリブレーションを行うときに、外部PMOSキャリブレーション回路530と外部NMOSキャリブレーション回路540とを不図示の切り替え制御によって切り替え接続する。あるいは、外部抵抗531に、定電圧源532及び定電圧源542のいずれか一方を切り換え接続するようにする。尚、外部NMOSキャリブレーション回路540は、外部PMOSキャリブレーション回路530と同様に、半導体装置を製造するベンダーの出荷試験工程で使用される治具であり、半導体装置が出荷され、半導体装置がシステム上に搭載された状態では、不要な存在しない部品である、ことに注意が必要である。外部NMOSキャリブレーション回路540は、所定の抵抗値例えば、240Ω±1を持つ外部抵抗541と、この外部抵抗541の一端に接続され、定電圧を発生する定電圧源542を有している。定電圧源542が発生する定電圧は、レプリカ回路522のインピーダンスオン抵抗が外部抵抗541の抵抗に等しいとき、ZQパッド521の電圧が0Vになるように定められる。これは、DQデータ信号入出力回路214の出力トランジスタが、内部のデータを外部へ出力するリードアウトLow出力時の電圧条件と同一である。この内部データは、HighからLowへの遷移を意味する。したがって、ここでは、定電圧源542が発生する定電圧は、電源電圧VDDQの2倍の電圧とする。電源電圧VDDQが1.5Vであれば、定電圧源207が生成する定電圧は3.0Vである。よって、レプリカ回路522を構成する複数のトランジスタ524のソース端子とドレイン端子間の電圧条件は、第1の外部端子DQiに接続され、DQデータ信号入出力回路214の出力回路出力トランジスタに含まれるLow側データを出力する第1のトランジスタのソース端子-ドレイン端子間の電圧条件と同一であり、その電圧は、前記出力トランジスタが出力するHighデータに対応する第1の電圧とLowデータに対応する第2の電圧との差電圧である。レプリカ回路522は、DQ入出力回路214及びDQS入出力回路215に含まれる出力回路のプルダウン回路プルダウン側出力ドライバーと同一の構成を有している。即ち、レプリカ回路522は、第1の電源電圧VSSQとZQパッド521との間に並列接続されたnn:2以上の整数、例えば32個のNMOSトランジスタ525と、これらNMOSトランジスタ525の各々のゲートに接続された切替スイッチ526とを有している。切替スイッチ526は、カウンター回路524の出力制御信号NGに応じて、対応するNMOSトランジスタ525のゲートに、第1の電源電圧VSSQ又はZQパッド521の電圧を供給する。図5に示すように外部NMOSキャリブレーション回路540が、チップ内NMOSキャリブレーション回路520に接続された状態で、各NMOSトランジスタ525は、そのゲートに第1の電源電圧VSSQが供給されるとオフ状態となり、ZQパッド521の電圧が供給されるとオン状態となる。オン状態のNMOSトランジスタ525の数により、レプリカ回路522のインピーダンスが決まる。比較回路523は、第2の電源電圧VDDQとZQパッド521に表れる電圧とを比較し、比較結果ハイレベル又はローレベルをカウンター回路524へ出力する。カウンター回路524は、比較回路523の出力がハイレベルの間、クロックICLKに応じてカウント動作を行う。カウンター回路524のカウント値は、制御信号NGとして各切替スイッチ526へ送られ、その制御に用いられる。この制御は、カウンター回路524のカウント値が増えるに従い、オン状態のNMOS525の数が減少するように行われる。オン状態のNMOSトランジスタ525の数が減少すると、レプリカ回路522のインピーダンスが低下し、ZQパッド521に表れる電圧は上昇する。それにより、ZQパッド521の電圧が第2の電源電圧VDDQを超えれば、比較回路523の出力がローレベルへ変化し、カウンター回路524はカウント動作を停止する。カウント動作を停止したカウンター回路524のカウント値をキャリブレーション情報としてZQ調整回路図2の217に相当の記憶部に格納しておき、出力回路のプルダウン回路のインピーダンス設定及び調整に利用する。なお、出力回路のプルアップ回路のインピーダンス設定及び調整は、例えば、プルアップ回路に含まれる複数のトランジスタの活性化数を設定及び調整することにより行われる。以上のように、関連する半導体装置では、半導体チップの各々においてキャリブレーションを実行するように構成されている。しかしながら、このような半導体チップを図3又は図4に示すように、制御チップ上に複数積層した場合、各半導体チップにおいて得られるキャリブレーション情報が示すインピーダンス値は、その積層位置に応じて、即ち、論理LSI300との間の配線長に応じて異なるものとなる。即ち、論理LSIから離れている半導体チップ程、大きなインピーダンス値を持つ。これは、外部端子が論理LSIチップ300側に設けられているため、キャリブレーションに用いられる外付け抵抗素子の抵抗値が、各半導体チップから見て、貫通電極の寄生抵抗値に相当する分だけ大きく見えるからである。ここで、各半導体チップのキャリブレーションを単体で行うとしても、積層後に論理LSIチップ側からみると、各半導体チップの出力回路のインピーダンスに貫通電極の寄生抵抗を加えたものとなり、やはり、論理LSIチップから離れている半導体チップ程、より大きなインピーダンス値を持つように見える。そこで、本実施の形態に係る半導体装置では、関連する半導体装置においてチップ内キャリブレーション回路に含まれていたカウンター及び比較回路を、論理LSIチップ310に設けるようにした。以下、図6を参照して詳細に説明する。図6は、論理LSIチップ310の上に8個第1乃至第8の半導体チップ200D0~D7が積層された半導体装置600を示している。各半導体チップ200は、図2を参照して説明した構成を有しており、図6では、その内部構成として、本発明に特に関係する部分が示されている。論理LSIチップ310についても、その内部構成のうち、本発明に特に関係する部分が示されている。各半導体チップ200は、チップ内回路610と、チップ内回路610の複数の外部端子にそれぞれ接続される複数の貫通電極TSVが形成された貫通電極部回路620とを有している。各チップ200の貫通電極第1の貫通電極631は、他のチップの貫通電極第2の貫通電極とそれぞれ対応付けられ、対応する貫通電極同士は積層方向に接続されている。各チップは、自身の貫通電極と、より下層側のチップの貫通電極を介して論理LSIチップに接続される。貫通電極621は、それぞれ寄生抵抗と寄生容量とを有している。図では、一つの貫通電極621に関して寄生抵抗R1と寄生容量C1が示されている。チップ内回路610には、コマンドデコーダ202、ZQ試験回路216、チップ選択スイッチ611及びチップ選択回路612が含まれる。チップ選択スイッチ第1または第2のチップ選択スイッチ611は、ZQ試験回路216とZQ端子第1または第3のZQ端子218との間に接続されている。ZQ端子218は、チップ内回路610の外部端子のうちの一つであり、対応する貫通電極第1または第2の貫通電極621に接続されている。チップ選択回路612は、例えば、図7に示すように構成される。図7に示すチップ選択回路612では、記憶部RAM0~2に各半導体チップ200に固有の識別情報が格納されている。所定のコマンドMRSモードレジスターセットが入力され、かつ論理LSIチップ310からのチップ選択信号IO0~2が表す情報と記憶部に格納された固有識別情報が一致すると、チップ選択回路612はチップ選択スイッチ611を導通させるよう制御する制御信号EXMRS拡張モードレジスターセットを出力する。例えば、図8に示すように、コマンドMRSとチップ選択信号IO0~2とが8個の半導体チップD0~D7に共通に与えられると、半導体チップD0~D7において一つずつ順番に制御信号EXMRSパルスが出力される。これにより、8個の半導体チップD0~D7のZQ試験回路216は、順番に一つずつ論理LSIチップ310に接続されることになる。再び図6を参照すると、ZQ試験回路216は、レプリカ出力回路及び制御回路613とキャリブレーションモードスイッチ614とを有している。レプリカ出力回路及び制御回路613は、第1のレプリカ回路及び第1の制御回路、または第2のレプリカ回路及び第2の制御回路に、相当する。なお、ZQ試験回路216内の配線にも、寄生抵抗R2及び寄生容量C2が存在する。キャリブレーションモードスイッチ614は、キャリブレーションモードへのエントリーに応じて導通状態に制御され、キャリブレーションモードからのエグジットに応じて非導通状態に制御される。レプリカ出力回路及び制御回路613は、図9に示すように構成される。即ち、レプリカ出力回路及び制御回路613は、プルアップ側レプリカ回路810と、プルダウン側レプリカ回路820と、32ビットデコーダー830と、切替スイッチ840とを有している。プルアップ側レプリカ回路810及びプルダウン側レプリカ回路820は、図5のレプリカ回路512及び522にそれぞれ対応する。これらのレプリカ回路810及び820は、ともにチップ選択スイッチ611を介してZQ端子218に接続されている。一方、32ビットデコーダー830及び切替スイッチ840は、レプリカ回路810及び820を制御する制御回路第1の制御回路として機能する。図6を再び参照すると、論理LSIチップ310は、第1のZQ端子218に接続された貫通電極621に接続される第2のZQ端子630を有している。また、論理LSIチップ310は、第2のZQ端子630に接続される比較判定回路640を有している。更に、論理LSIチップ310は、キャリブレーションモードスイッチ650とそれを制御するコマンドデコーダー660とを有している。比較判定回路640は、32ビットカウンター641と、比較回路642と、切替スイッチ643と、レジスター644とを有している。32ビットカウンター641及び比較回路642は、図5のカウンター回路514及び比較回路513、若しくはカウンター回路524及び比較回路523に、それぞれ対応する。32ビットカウンタ641とレジスター644とは、比較回路642の出力に応じて所定の処理を行う第2の制御回路として機能する。第2のZQ端子630には、DRAMキャリブレーション装置670が接続される。DRAMキャリブレーション装置670は、所定の抵抗値例えば、240Ω±1を持つ抵抗素子671と定電圧を供給する定電圧源672とを有する。定電圧源672は、例えば、-1.5V及び3.0Vのいずれか一方を選択的に出力する。あるいは、単一の電圧VDDQ/2を出力するものであってもよい。次に、図6の半導体装置600のキャリブレーション動作について説明する。半導体装置600のキャリブレーション動作は、図10に示すように行われる。まず、RONキャリブレーション設定モードへエントリーするステップS901。具体的には、キャリブレーションモードへのエントリーを指示するコマンドにより、キャリブレーションモードスイッチ614及び650をともに導通状態にする。これにより、各半導体チップ200のアドレスピンBA0,A0-A4が、レプリカ出力回路及び制御回路613に接続される。また、論理LSIチップ310のアドレスピンBA0,A0-A4が、比較判定回路640に接続される。次に、半導体チップ200のうちのいずれか一つを選択するステップS902。半導体チップ200の選択は、予め定められた順序に従って行われる。例えば、下層の半導体チップD0から上層側の半導体チップD7へ向かって一つずつ選択する。図6は、最上層の半導体チップD7が選択された状態を示している。選択された半導体チップ200では、チップ選択スイッチ611が導通状態ONとなり、ZQ試験回路216がZQ端子218に電気的に接続される。次に、選択した半導体チップ200のプルアップ側レプリカ回路810図9のキャリブレーションを行うステップS903。具体的には、バンクアドレス信号BA0を、例えば0ロウレベルとすることにより、切替スイッチ643を低電位側電源電圧VSSQ側に切り替える。また、図9に示す切替スイッチ840を、プルアップ側レプリカ回路810側に切り替える。このとき、DRAMキャリブレーション装置670の定電圧源の出力電圧を-1.5Vに設定しておく。そして、32ビットカウンター641を動作させ、カウント値をアドレス信号A0-A4として、選択された半導体チップ200へ供給する。カウンターのカウントアップにより、カウント値はA4,A3,A2,A1,A0=0,0,0,0,0からA4,A3,A2,A1,A0=1,1,1,1,1まで変化する。図5を参照して説明したのと同様に、32ビットカウンター641のカウント値に応じてプルアップ側レプリカ回路810において導通しているPMOSトランジスタの数が変化する。これにより、プルアップ側レプリカ回路810のインピーダンスが変化する。その結果、第2のZQ端子630に表れる電圧が変化する。第2のZQ端子630に表れる電圧は、選択された半導体チップ200から論理LSIチップ310までの貫通電極が有する寄生抵抗の影響を受ける。したがって、第2のZQ端子630に表れる電圧は、第1のZQ端子218とは異なる。比較回路642は、第2のZQ端子630に表れる電圧と参照電圧VSSQとを比較し、第2のZQ端子630に表れる電圧が参照電圧以下になると検出信号DETをロウからハイへ変化させて、32ビットカウンター641を停止させる。レジスター644は、32ビットカウンター641が停止したときのカウント値を、選択された半導体チップ200と関連付けて記憶する。次に、選択した半導体チップ200のプルダウン側レプリカ回路820のキャリブレーションを行うステップS904。今度は、バンクアドレス信号BA0を、例えば1ハイレベルにし、切替スイッチ643を高電位側電源電圧VDDQ側に切り替える。また、図9に示す切替スイッチ840を、プルダウン側レプリカ回路820側に切り替える。このとき、DRAMキャリブレーション装置670の定電圧源の出力電圧を3.0Vに設定しておく。そして、32ビットカウンター641を動作させ、カウント値をアドレス信号A0-A4として選択された半導体チップ200へ供給する。32ビットカウンター641のカウント値に応じてプルダウン側レプリカ回路820において導通しているNMOSトランジスタの数が変化し、プルダウン側レプリカ回路820のインピーダンスが変化する。その結果、第2のZQ端子630に表れる電圧が変化する。比較回路642は、第2のZQ端子630に表れる電圧と参照電圧VDDQとを比較し、第2のZQ端子630に表れる電圧が参照電圧以下になると検出信号DETをロウからハイへ変化させて、32ビットカウンター641を停止させる。レジスター644は、32ビットカウンター641が停止したときのカウント値を、選択された半導体チップ200と関連付けて記憶する。以上のようにして、選択された半導体チップ200のプリアップ側レプリカ回路810及びプルダウン側レプリカ回路820のキャリブレーションが終了すると、論理LSIチップ310は、全ての半導体チップ200についてキャリブレーションを終えたか否か判断するステップS905。そして、全ての半導体チップ200について、キャリブレーションを終えていないならばNO、ステップS902に戻って次の半導体チップ200を選択し、上述したキャリブレーションを実行する。一方、全ての半導体チップ200についてキャリブレーションを終えたならばステップS905でYES、RONキャリブレーション設定モードをエグジットするステップS906。つまり、キャリブレーションモードスイッチ614及び650をともに非導通状態にする。レジスター644に格納されたカウント値は、その後、関連付けされた各半導体チップ200へそれぞれ転送される。図11に示すように、チップ選択回路602から制御信号EXMRSを出力させるとともに、レジスター644に格納されたカウント値をアドレス信号A0-A4として、各半導体チップ200へ供給する。これにより、各半導体チップ200は、自身に関連付けされたカウンター値を出力回路のインピーダンスを制御する制御コードとしてZQ調整回路217の記憶部に格納する。あるいは、ZQ調整回路217を省略して、インピーダンス調整回路223図2の記憶部に格納するようにしてもよい。ZQ調整回路217は、所定のコマンド入力に従い、記憶部に記憶した制御コードをインピーダンス調整回路223へ転送する。インピーダンス調整回路223は、その記憶部に格納された制御コードに基づいて出力回路のインピーダンスを調整する。レジスター644から全ての半導体チップ200への制御コードの転送は、図12に示すように、連続的に行うことができる。以上のように、本実施の形態では、キャリブレーションに用いられる比較回路642を論理LSIチップ310に設け、論理LSIチップ310のZQ端子630を利用して各半導体チップ200のキャリブレーションを行う。その結果、論理LSIチップ310から見た全ての半導体チップ200の出力インピーダンスは、その積層位置によらずに等しい値に見える。これにより、各半導体チップ200と論理LSIチップ310との間でデータの高速伝送が実現できる。なお、ZQ調整回路217は、温度を検出する機能と、ZQ試験回路216からの制御コードを検出した温度に関連付けて記憶するパラメータテーブルを含む記憶部とを有する。上述したキャリブレーションを、周囲温度を変更して複数回行うことで、異なる温度に対する制御コードを取得する。ZQ調整回路217は、コマンドデコーダ202からのコマンドに従い、記憶部に記憶する制御コードをインピーダンス調整回路223へ出力する。単一温度について制御コードを取得する場合には、このZQ調整回路217は、省略することが可能である。上述した半導体装置600は、様々な情報処理システムに用いることができる。例えば、半導体装置600は、図13に示すように、上位装置1200にコマンドバス1210、アドレスバス1220及びデータバス1230によって接続され、情報処理システムを構成する。半導体装置600の各半導体チップ200から出力されたデータは、論理LSIチップ310で消費され、または論理LSIチップ310をスルーして上位装置1200へ転送され、あるいは、論理LSIチップ310の中間出力バッファを介して上位装置1200へ転送される。また、半導体装置600は、図14示すような情報処理システムの構成に用いることもできる。図14のシステムは、半導体装置600と、上位装置1300とを有している。半導体装置600と上位装置1300との間は、コマンドバス1310、データ入出力I/Oバス1320及びI/Oレプリカバスによって接続されている。上位装置1300は、制御信号発行回路1301及びデータ処理回路1302を有している。上位装置1300は、半導体装置600を制御する。また、上位装置1300は、図示しないシステム内の他の回路やシステム外の回路とのインタフェースを有し、システム全体を制御する。上位装置1300のデータ処理回路1302には、出力回路が含まれている。これらの出力回路のインピーダンスオン抵抗を調整するため、この上位装置1300には、半導体装置600と同様にZQ試験回路216及びZQ調整回路217が設けられている。上位装置1300のZQ試験回路216は、そのZQ端子及びI/Oレプリカバス1330を介して半導体装置600に接続されている。これにより、上位装置1300のZQ試験回路216のZQキャリブレーションもまた、半導体装置600に接続されるDRAMキャリブレーション装置670を用いて行うことができる。これにより、半導体装置600の論理LSIチップ310から見た上位装置1300の出力インピーダンスを、半導体チップ200の出力インピーダンスと等しくすることができ、各半導体チップ200と上位装置1300との間の高速データ伝送を実現することができる。図14のようなシステムは、パーソナルコンピュータ、通信用電子機器、航空機や自動車等の交通機関用電子機器、産業用電子機器、民生用電子機器など、様々な電子機器として実現され得る。ZQ試験回路216及びZQ調整回路217は、システムを構成する全ての半導体装置に設けられてもよいし、一部の半導体装置に設けられてもよい。しかしながら、全ての半導体装置にZQ試験回路216及びZQ調整回路217を設けることにより、各半導体装置に間における出力回路のインピーダンスオン抵抗のバラツキを低減、精度向上を実現することができる。以上、本発明について実施の形態に即して説明したが、本発明は上記実施の形態に限定されるものではなく、種々の変形、変更が可能である。本願の技術思想は、様々な機能を有する半導体装置に適用できる。更に、図面で開示した各回路の形式、TSVの構造は、実施の形態に開示する形式に限られない。本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、CPUCentralProcessingUnit、MCUMicroControlUnit、DSPDigitalSignalProcessor、ASICApplicationSpecificIntegratedCircuit、ASSPApplicationSpecificStandardProduct、メモリMemory等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、POPパッケージオンパッケージが挙げられる。この任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。また、トランジスタは、電界効果トランジスタFieldEffectTransistorFETであればよく、MOSMetalOxideSemiconductor以外にもMISMetalInsulatorSemiconductor、TFTThinFilmTransistor等の様々なFETが利用できる。さらに、装置内の一部に、バイポーラ型トランジスタを有してもよい。更に、NMOSトランジスタN型チャネルMOSトランジスタは、第1の導電型トランジスタ、PMOSトランジスタP型チャネルMOSトランジスタは、第2導電型トランジスタの代表例である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。"