"外部素子と接続するパッド部が形成されると共に、電源/GND配線として利用されるパッドメタル層と、前記パッドメタル層と回路領域とを接続する複数の配線層と、フリップチップ接続面の周辺部に設けられプローブテストに利用される周辺パッド部を含み、前記パッドメタル層と少なくとも1つの前記配線層とからなる積層構造を有する周辺パッド層と、前記フリップチップ接続面の前記周辺部より内側に設けられ前記プローブテストに利用されない内部パッド部を含み、前記パッドメタル層のみからなる単層構造を有する内部パッド層と、を備える半導体チップ少なくとも1つの前記内部パッド部には、物理的支持作用を有するバンプが接続される、請求項1に記載の半導体チップ。前記フリップチップ接続面は、一辺が6mm以上の四辺形である、請求項1又は2に記載の半導体チップ。請求項1~3のいずれか1つに記載の半導体チップをパッケージングしてなる半導体装置であって、パッケージング基板と前記フリップチップ接続面とがフリップチップ接続している、半導体装置。請求項1~3のいずれか1つに記載の第1の半導体チップ、及び適宜の第2の半導体チップをパッケージングしてなる半導体装置であって、パッケージング基板と前記第1の半導体チップの前記外部パッド部とがボンディングワイヤにより接続し、前記第1の半導体チップと前記第2の半導体チップとがフリップチップ接続している、半導体装置。前記第1の半導体チップと前記第2の半導体チップとは、前記内部パッド部を介して接続しており、前記第1の半導体チップに対するプローブテストが前記第2の半導体チップのパッド部を介して実行される、請求項5に記載の半導体装置。フリップチップ実装においては、通常、半導体チップのフリップチップ接続面の周辺部にバンプが形成されているため、腹打ち現象は、半導体チップの中央部分で生ずる場合が多い。従って、腹打ち現象を防止するためには、フリップチップ接続面の中央部分にバンプを形成することが有効である。中央部分に形成されたバンプが物理的支持作用を目的とするダミーバンプである場合、当該バンプと接続するパッドは、プローブテストの対象とはならない。従って、当該内部パッドについては、プローブテストの耐性を考慮する必要がない。パッドが形成されるパッドメタル層は、通常、電源やGNDの配線としても用いられる。そのため、中央部に上記支持作用を目的とするバンプを形成する場合、当該バンプと接続するパッド部と電源/GND配線とを分断しなければならない。上記特許文献3,4に係るパッドメタル層は、上記中央部分を含め全体に渡って積層構造になっていると考えられる。従って、当該積層構造を、上記支持作用を目的とするバンプが形成される場合に適用すると、プローブテストが行われない中央部分のパッド部についても積層構造が構築されることとなる。このような構造においては、当該中央部分のパッド部直下の配線層が使用できなくなり、電源/GND配線のレイアウト処理が複雑となり、TAT、チップサイズ、コスト等が増大する問題が生ずる。本発明の第1の態様は、外部素子と接続するパッド部が形成されると共に、電源/GND配線として利用されるパッドメタル層と、前記パッドメタル層と回路領域とを接続する複数の配線層と、フリップチップ接続面の周辺部に設けられプローブテストに利用される周辺パッド部を含み、前記パッドメタル層と少なくとも1つの前記配線層とからなる積層構造を有する周辺パッド層と、前記フリップチップ接続面の前記周辺部より内側に設けられ前記プローブテストに利用されない内部パッド部を含み、前記パッドメタル層のみからなる単層構造を有する内部パッド層とを備える半導体チップである。上記のように、プローブテストに利用される周辺パッド層が積層構造であることにより、プローブテスト時におけるダメージが軽減される。一方、プローブテストに利用されない内部パッド層が単層構造であることにより、内部パッド部直下の全ての配線層をレイアウト処理に利用することができる。そして、内部パッド部にバンプを形成することにより、腹打ち現象を防止することができる。本発明の第2の態様は、上記第1の態様に係る半導体チップをパッケージングしてなる半導体装置であって、パッケージング基板と前記フリップチップ接続面とがフリップチップ接続しているものである。本発明の第3の態様は、上記第1の態様に係る第1の半導体チップ、及び適宜の第2の半導体チップをパッケージングしてなる半導体装置であって、パッケージング基板と前記第1の半導体チップの前記外部パッド部とがボンディングワイヤにより接続し、前記第1の半導体チップと前記第2の半導体チップとがフリップチップ接続してなるものである。本発明によれば、プローブテスト時のダメージに対する耐性を低下させることなく、配線のレイアウトの自由度を向上させることができる。そして、内部パッド部にバンプを形成することにより、フリップチップ接続時における腹打ち現象を防止することができる。実施の形態1以下、図面を参照して本発明の実施の形態について説明する。図1Aは、本発明の実施の形態1に係る半導体チップ1の周辺接続部10の構成を示している。図1Bは、半導体チップ1の内部接続部20の構成を示している。図2は、半導体チップ1を実装した半導体装置30の構成を示している。図3A,Bは、半導体チップ1のフリップチップ接続面5の構成を示している。周辺接続部10は、図2,3に示すように、半導体チップ1のフリップチップ接続面5の周辺部分に相当する。当該周辺部分には、複数の周辺バンプ3が形成されている。図1Aに示す周辺接続部10は、これらの周辺バンプ3と接続する半導体チップ1内部の配線層である。周辺開口部11は、半導体チップ1のケーシング2に形成された開口であり、周辺バンプ3を受け入れる。内部接続部20は、図2,3に示すように、フリップチップ接続面5の中央部分に相当する。当該中央部分には、複数の内部バンプ4が形成されている。図1Bに示す内部接続部20は、これらの内部バンプ4と接続する半導体チップ1内部の配線層である。内部開口部21は、ケーシング2に形成された開口であり、内部バンプ4を受け入れる。図1A,Bに示すように、周辺接続部10及び内部接続部20には、パッドメタル層12及びCu層13が設けられている。パッドメタル層12は、アルミ等からなり、最上層ケーシング2直下に位置する。パッドメタル層12は、上記バンプ3,4と接続するパッド部15,25、及び電源/GND配線16を構成する。周辺パッド部15は周辺バンプ3と接続し、内部パッド部25は内部バンプ4と接続する。電源/GND配線16は、半導体チップ1の機能を実現する各種半導体素子から構成される回路領域に電源を供給するための配線である。少なくとも内部パッド部25と電源/GND配線16とは、分断されている。Cu層13は、パッドメタル層12と回路領域とを接続する積層型の配線である。本実施の形態に係るCu層13は、1Cu層~7Cu層からなる7層構造を有している。図2において、上記半導体チップ1を実装したBGAタイプの半導体装置30が示されている。半導体装置30は、パッケージ基板6、ケーシング7、及び金属ボール8を含んでいる。半導体チップ1は、パッケージ基板6にフリップチップ接続している。図3A,Bにおいて、半導体チップ1のフリップチップ接続面5が示されている。フリップチップ接続面5の周辺部に相当する周辺接続部10には、複数の周辺バンプ3が形成されている。フリップチップ接続面5の中央部周辺部の内側に相当する内部接続部20には、複数の内部バンプ4が形成されている。図3A,Bに示す周辺バンプ3及び内部バンプ4は、Auスタッドである。図4A,Bには、変形例として、Cuピラーからなる周辺バンプ3A及び内部バンプ4Aが示されている。フリップチップ接続面5は、その一辺が6mm~10mm程度であることが好ましい。本実施の形態においては、フリップチップ接続面5が正方形であるが、本発明はこれに限定されるものではない。フリップチップ接続面5が長方形である場合には、その長辺が6mm~10mm程度であることが好ましい。本実施の形態に係る内部バンプ4は、半導体チップ1のフリップチップ接続面5がパッケージ基板6に接触する、いわゆる腹打ち現象を防止することを目的に含むものである。フリップチップ接続面5の一辺が6mm以上ある場合には、腹打ち現象が生ずる可能性が高くなるため、内部バンプ4を設けることの意義が大きい。図1Aに示すように、周辺接続部10には、周辺パッド層18及び周辺配線層19が設けられている。周辺パッド層18は、周辺パッド部15を含む部分であり、パッドメタル層12、7Cu層、及び6Cu層からなる3層構造を有している。周辺配線層19は、周辺パッド部15より下層の配線層であり、1Cu層~5Cu層からなる5層構造を有している。周辺パッド層15は、通常、半導体チップ1の回路領域I/O回路等と接続する。回路領域と接続する周辺パッド層18の周辺パッド部15は、プローブテストに利用される。図5Aは、プローブテストに利用される周辺パッド部15の構成を例示している。この例に係る周辺パッド部15には、周辺バンプ3と接続する部分に加え、プローブと接続するプローブ接続部40が形成されている。一方、図5Bには、プローブテストに利用されることのないパッドの構成が例示されている。尚、本発明は、周辺パッド層18の全てが回路領域に接続されていることに限定されるものではなく、幾つかの周辺パッド部15及びこれに接続する周辺バンプ4を、物理的支持作用を目的とするダミーバンプとして使用することを許容するものである。図1Bに示すように、内部接続部20には、内部パッド層28及び内部配線層29が設けられている。内部パッド層28は、内部パッド部25を含む部分であり、パッドメタル層12のみの単層構造を有している。内部配線層29は、上記内部パッド部25より下層の配線層であり、1Cu層~7Cu層からなる7層構造を有している。本実施の形態に係る内部パッド部25及びこれに接続する内部バンプ4は、半導体チップ1の腹打ち現象を防止するために物理的支持作用を得ることを目的に含むものである。この目的で設けられる内部パッド部25は、必ずしも回路領域と接続している必要はなく、プローブテストに利用されることはない。上記のように、プローブテストに利用される周辺パッド層18は、3層構造を有している。これにより、プローブテスト時におけるダメージを吸収することができ、半導体チップ1の破損を防止することができる。また、半導体チップ1の腹打ち現象を防止するためのダミーバンプが接続され、プローブテストには利用されない内部パッド層28は、プローブテスト時におけるダメージを考慮する必要がないことから、パッドメタル層12のみの単層構造となっている。これにより、腹打ち現象を確実に防止することができると共に、内部パッド部25直下の全てのCu層13を配線のレイアウトに利用することができる。これにより、内部パッド部25と分断された電源/GND配線16のレイアウトの自由度を向上させることができる。実施の形態2図6は、本発明の実施の形態2に係る半導体装置50の構成を示している。半導体装置50は、パッケージ基板6、ケーシング7、金属ボール8、第1の半導体チップ51、第2の半導体チップ52、及びボンディングワイヤ53を含んでいる。第1の半導体チップ51のフリップチップ接続面5には、上記周辺バンプ3が形成されていない。第1の半導体チップ51とパッケージ基板6とは、ボンディングワイヤ53を介して接続している。ボンディングワイヤ53は、第1の半導体チップ51の周辺接続部10の外部パッド部15と接続している。周辺接続部10の構成は、上記実施の形態1と同様である。第1の半導体チップ51と第2の半導体チップ52とは、内部接続部20に形成された内部バンプ4を介してフリップチップ接続されている。本実施の形態においては、内部バンプ4と接続する内部パッド層28内部パッド部25の少なくとも1つは回路領域と接続しており、第1の半導体チップ51と第2の半導体チップ52との処理的連携が可能となっている。プローブテストは、第1の半導体チップ51の周辺パッド部15、又は第2の半導体チップ52の適宜のパッド部55を利用して行われ、第1の半導体チップ51の内部接続部20の内部パッド部25は利用されない。上記構成により、COC型の半導体装置50を構成することができる。尚、本発明は上記実施の形態に限られるものではなく、趣旨を逸脱しない範囲で適宜変更することが可能なものである。"