第1のビット線の一端に一端が接続された第1のスイッチ回路と、第2のビット線の一端に一端が接続された第2のスイッチ回路と、ワード線の電圧を制御するロウデコーダと、前記第1のスイッチ回路の他端に、書き込み電流を入出力するための第1の信号端子が接続された第1の書き込み回路と、前記第2のスイッチ回路の他端に、書き込み電流を入出力するための第2の信号端子が接続された第2の書き込み回路と、前記ワード線に制御端子が接続された選択トランジスタと、前記第1のビット線と前記第2のビット線との間で前記選択トランジスタと直列に接続され、流れる電流に応じてその抵抗値が変化する抵抗変化素子と、を備え、前記第1のスイッチ回路は、前記第1のビット線の一端と前記第1の信号端子との間に接続された第1のpMOSトランジスタと、前記第1のビット線の一端と前記第1の信号端子との間で前記第1のpMOSトランジスタと並列に接続された第1のnMOSトランジスタとを有し、前記第1のpMOSトランジスタと前記第1のnMOSトランジスタとが同期してオン/オフが制御されるものであり、前記第2のスイッチ回路は、前記第2のビット線の一端と前記第2の信号端子との間に接続された第2のpMOSトランジスタと、前記第2のビット線の一端と前記第2の信号端子との間で前記第2のpMOSトランジスタと並列に接続された第2のnMOSトランジスタとを有し、前記第2のpMOSトランジスタと前記第2のnMOSトランジスタとが同期してオン/オフが制御されるものであり、前記第1のpMOSトランジスタのサイズは、前記第1のnMOSトランジスタのサイズよりも大きいことを特徴とする半導体記憶装置。前記第1のnMOSトランジスタのサイズは、前記第2のnMOSトランジスタのサイズよりも小さく、前記第1のpMOSトランジスタのサイズは、前記第2のpMOSトランジスタのサイズよりも大きく、第2のpMOSトランジスタのサイズは、第2のnMOSトランジスタのサイズよりも小さいことを特徴とする請求項1に記載の半導体記憶装置。前記抵抗変化素子は、第1の反転閾値電流以上の第1の極性の電流が流れた場合には、第1の抵抗値を有し、第2の反転閾値電流以上の電流が第1の極性と異なる第2の極性に流れた場合には、第2の抵抗値を有することを特徴とする請求項1または2に記載の半導体記憶装置。第1の書き込み動作時において、前記選択トランジスタ、前記第1、第2のpMOSトランジスタおよび第1、第2のnMOSトランジスタがオンして、前記抵抗変化素子に流れる前記第1の極性の書き込み電流が前記第1の反転閾値電流以上になるように、前記第1のpMOSトランジスタのサイズに対する前記第1のnMOSトランジスタのサイズの比が設定されていることを特徴とする請求項3に記載の半導体記憶装置。前記抵抗変化素子は、MTJ素子であり、前記MTJ素子は、反強磁性層により磁化方向が固定された固定層と、磁化方向を自由に反転できる記録層と、前記固定層と前記記録層に挟まれた絶縁膜と、を有し、前記自由層は、前記第1のビット線側に接続され、前記固定層は、前記第2のビット線側に接続され、前記半導体記憶装置は、スピン注入型MRAMであることを特徴とする請求項1ないし4のいずれか一項に記載の半導体記憶装置。書き込みマージンの増加および回路面積の縮小を図ることが可能な半導体記憶装置を提供する。実施例に従った半導体記憶装置は、第1のビット線の一端に一端が接続された第1のスイッチ回路を備える。半導体記憶装置は、第2のビット線の一端に一端が接続された第2のスイッチ回路を備える。半導体記憶装置は、ワード線の電圧を制御するロウデコーダを備える。半導体記憶装置は、前記第1のスイッチ回路の他端に、書き込み電流を入出力するための第1の信号端子が接続された第1の書き込み回路を備える。半導体記憶装置は、前記第2のスイッチ回路の他端に、書き込み電流を入出力するための第2の信号端子が接続された第2の書き込み回路を備える。半導体記憶装置は、前記ワード線に制御端子が接続された選択トランジスタを備える。半導体記憶装置は、前記第1のビット線と前記第2のビット線との間で前記選択トランジスタと直列に接続され、流れる電流に応じてその抵抗値が変化する抵抗変化素子と、を備える。前記第1のスイッチ回路は、前記第1のビット線の一端と前記第1の信号端子との間に接続された第1のpMOSトランジスタと、前記第1のビット線の一端と前記第1の信号端子との間で前記第1のpMOSトランジスタと並列に接続された第1のnMOSトランジスタとを有する。前記第1のpMOSトランジスタと前記第1のnMOSトランジスタとが同期してオン/オフが制御されるものである。前記第2のスイッチ回路は、前記第2のビット線の一端と前記第2の信号端子との間に接続された第2のpMOSトランジスタと、前記第2のビット線の一端と前記第1の信号端子との間で前記第2のpMOSトランジスタと並列に接続された第2のnMOSトランジスタとを有する。前記第2のpMOSトランジスタと前記第2のnMOSトランジスタとが同期してオン/オフが制御されるものである。前記第1のpMOSトランジスタのサイズは、前記第1のnMOSトランジスタのサイズよりも大きい。以下、各実施例について図面に基づいて説明する。図1は、実施例1に係る半導体記憶装置100の構成の一例を示す図である。図1に示すように、半導体記憶装置スピン注入型MRAM100は、ロウデコーダ1と、第1の書き込み回路2aと、第2の書き込み回路2bと、選択トランジスタTr1と、選択トランジスタTr2と、第1のビット線BL1と、第2のビット線BL2と、ワード線WL1、WL2と、第1のスイッチ回路SW1と、第2のスイッチ回路SW2と、抵抗変化素子MTJ1と、抵抗変化素子MTJ2と、を備える。スイッチ回路SW1は、第1のビット線BL1の一端に一端が接続され、第1の信号端子2a1に他端が接続されている。この第1のスイッチ回路SW1は、例えば、トランスミッションゲートであり、制御信号NBLSW1、PBLSW1により、オン/オフが制御される。すなわち、第1のスイッチ回路SW1は、第1のビット線BL1の一端と第1の信号端子2a1との間に接続された第1のpMOSトランジスタp1と、第1のビット線BL1の一端と第1の信号端子2a1との間で第1のpMOSトランジスタp1と並列に接続された第1のnMOSトランジスタn1とを有する。これらの第1のpMOSトランジスタp1と第1のnMOSトランジスタn1とは、制御信号NBLSW1、PBLSW1により、同期してオン/オフが制御される。また、スイッチ回路SW2は、第2のビット線BL2の一端に一端が接続され、第2の信号端子2a2に他端が接続されている。この第2のスイッチ回路SW2は、例えば、トランスミッションゲートであり、制御信号NBLSW2、PBLSW2により、オン/オフが制御される。すなわち、第2のスイッチ回路SW2は、第2のビット線BL2の一端と第2の信号端子2b1との間に接続された第2のpMOSトランジスタp2と、第2のビット線BL2の一端と第2の信号端子2b1との間で第2のpMOSトランジスタp2と並列に接続された第2のnMOSトランジスタn2とを有する。これらの第2のpMOSトランジスタp2と第2のnMOSトランジスタn2とが、制御信号NBLSW2、PBLSW2により、同期してオン/オフが制御される。なお、第1のpMOSトランジスタp1のサイズは、第1のnMOSトランジスタn1のサイズよりも大きくなるように設定されている。例えば、第1のpMOSトランジスタp1のゲート幅が、第1のnMOSトランジスタn1のゲート幅よりも長い。また、第1のnMOSトランジスタn1のサイズは、第2のnMOSトランジスタn2のサイズよりも小さくなるように設定されている。また、第1のpMOSトランジスタp1のサイズは、第2のpMOSトランジスタp2のサイズよりも大きくなるように設定されている。また、第2のpMOSトランジスタp2のサイズは、第2のnMOSトランジスタn2のサイズよりも小さくなるように設定されている。例えば、第2のnMOSトランジスタn2のゲート幅が、第2のpMOSトランジスタp2のゲート幅よりも長い。ここで、制御信号NBLSW1、NBLSW2、PBLSW1、PBLSW2は、外部から入力されるアドレス信号をデコーダ図示せずによりデコードすることにより生成される。すなわち、第1、第2のスイッチ回路SW1、SW2は、外部から入力される該アドレス信号に応じて、制御される。ロウデコーダ1は、ワード線WL1、WL2の電圧を制御するようになっている。第1の書き込み回路2aは、第1のスイッチ回路SW1の他端に、書き込み電流を入出力するための第1の信号端子2a1が接続されている。この第1の書き込み回路2aは、書き込み動作時に、第1の信号端子2a1に所定の電圧電流を印加するようになっている。第2の書き込み回路2bは、第2のスイッチ回路SW2の他端に、書き込み電流を入出力するための第2の信号端子2b1が接続されている。この第2の書き込み回路2bは、書き込み動作時に、第2の信号端子2b1に所定の電圧電流を印加するようになっている。選択トランジスタTr1は、ワード線WL1に制御端子ゲートが接続されたMOSトランジスタである。抵抗変化素子MTJ1は、第1のビット線BL1と第2のビット線BL2との間で選択トランジスタTr1と直列に接続されている。この抵抗変化素子MTJ1は、流れる電流に応じてその抵抗値が変化するようになっている。なお、本実施例では、選択トランジスタTr1の一端ソースは、第1のビット線BL1に接続されている。そして、抵抗変化素子MTJ1は、選択トランジスタTr1の他端ドレインと第2のビット線BLとの間に接続されている。これらの選択トランジスタTr1と抵抗変化素子MTJ1により1つのセルユニットが構成される。また、選択トランジスタTr2は、ワード線WL1に制御端子ゲートが接続されたMOSトランジスタである。抵抗変化素子MTJ2は、第1のビット線BL1と第2のビット線BL2との間で選択トランジスタTr2と直列に接続されている。この抵抗変化素子MTJ2は、流れる電流に応じてその抵抗値が変化するようになっている。なお、本実施例では、選択トランジスタTr2の一端ソースは、第2のビット線BL2に接続されている。そして、抵抗変化素子MTJ2は、選択トランジスタTr2の他端ドレインと第3のビット線BL3との間に接続されている。これらの選択トランジスタTr2と抵抗変化素子MTJ2により1つのセルユニットが構成される。ここで、抵抗変化素子MTJ1、MTJ2は、例えば、磁気抵抗素子特に、MTJ素子である。すなわち、抵抗変化素子MTJ1、MTJ2は、例えば、第1の反転閾値電流以上の第1の極性の電流が流れた場合には、第1の抵抗値を有し、第2の反転閾値電流以上の電流が第1の極性と異なる第2の極性に流れた場合には、第2の抵抗値を有する。なお、図1に示すように、第1の極性は、第1のビット線BL1から抵抗変化素子MTJ1、MTJ2を介して第2のビット線BL1に正電流が流れる向きである。また、第2の極性は、第2のビット線BL2から抵抗変化素子MTJ1、MTJ2を介して第1のビット線BL1に正電流が流れる向きである。ここで、図2は、図1に示す選択トランジスタTr1と抵抗変化素子MTJ1によりセルユニットの構成の具体例を示す図である。図2に示すように、MTJ素子である抵抗変化素子MTJ1は、反強磁性層により磁化方向が固定された固定層aと、磁化方向を自由に反転できる記録層bと、固定層aと記録層bに挟まれた絶縁膜cとを有する。自由層bは、第1のビット線BL1側に接続されている選択トランジスタTr1を介して第1のビット線BL1に接続されている。固定層aは、第2のビット線BL2側に接続されている。なお、選択トランジスタTr2と抵抗変化素子MTJ2によりセルユニットの具体例は、図2と同様である。ここで、図2に示すように接続された抵抗変化素子MTJ1において、第1の書き込み動作時において第1の極性方向に第1の書き込み電流が流れる場合の抵抗値は大きく、一方、第2の書き込み動作時において第2の極性方向に第2の書き込み電流が流れる場合の抵抗値は小さくなる傾向がある。すなわち、第1の極性方向の第1の書き込み電流I1が不足し、第2の極性方向の第2の書き込み電流I2が過剰に流れる傾向がある。そこで、既述のように、第1のpMOSトランジスタp1のサイズは、第1のnMOSトランジスタn1のサイズよりも大きくなるように設定される。また、第1のpMOSトランジスタp1のサイズは、第2のpMOSトランジスタp2のサイズよりも大きくなるように設定される。これにより、第1の書き込み動作時において第1のpMOSトランジスタp1のオン抵抗が小さくなり、第1の書き込み電流I1を大きくすることができる。さらに、第1のnMOSトランジスタn1のサイズは、第2のnMOSトランジスタn2のサイズよりも小さくなるように設定される。なお、この第1のnMOSトランジスタn1は、省略されてもよい。これにより、第1のpMOSトランジスタp1のサイズを大きくすることによる回路面積の増大分を相殺することができる。さらに、第2の極性の過剰な第2の書き込み電流I2を抑えることもできる。また、既述のように、第2のpMOSトランジスタp2のサイズは、第2のnMOSトランジスタn2のサイズよりも小さくなるように設定される。なお、この第2のpMOSトランジスタp2は、省略されてもよい。これにより、第1の書き込み動作時において第2のnMOSトランジスタn2のオン抵抗が小さくなり、第1の書き込み電流I1を大きくすることができる。第2のnMOSトランジスタn2のサイズを大きくすることによる回路面積の増大分を相殺することができる。さらに、第2の極性の過剰な第2の書き込み電流I2を抑えることもできる。すなわち、第1の書き込み動作時において、選択トランジスタTr1、第1、第2のpMOSトランジスタp1および第1、第2のnMOSトランジスタn1、n2がオンして、抵抗変化素子MTJ1に流れる第1の極性の書き込み電流I1が第1の反転閾値電流以上になるように、第1のpMOSトランジスタp1のサイズに対する第1のnMOSトランジスタn1のサイズの比が設定されている。なお、同様の趣旨で、第2の書き込み動作時において、選択トランジスタTr2、第1、第2のpMOSトランジスタp1、p2および第1、第2のnMOSトランジスタn1、n2がオンして、抵抗変化素子MTJ1に流れる第2の極性の書き込み電流I2が第2の反転閾値電流以上になるように、第2のpMOSトランジスタp2のサイズに対する第2のnMOSトランジスタn2のサイズの比が設定されている。このようにして、第1の極性方向の書き込み電流を補い、第2の極性方向の過剰な書き込み電流を絞ることができ、書き込みマージンを増やし、抵抗変化素子への負担を軽減することが可能となる。なお、第1のpMOSトランジスタp1の閾値電圧を、第2のpMOSトランジスタp2の閾値電圧よりも低く設定するようにしても同様の効果を得ることができる。次に、以上のような構成を有する半導体記憶装置100の書き込み動作の幾つかの例について説明する。ここでは、一例として、半導体記憶装置100の抵抗変化素子MTJ1に対する書き込み動作について説明する。すなわち、抵抗変化素子MTJ1が選択され、抵抗変化素子MTJ2が非選択である。該第1の書き込み動作時において、初期状態では、該アドレス信号に応じて、制御信号NBLSW1、NBLSW2がLowレベル例えば、接地電位に維持され、制御信号PBLSW1、PBLSW2がHighレベル例えば、電源電位に維持されている。これにより、第1、第2のスイッチ回路SW1、SW2がオフしている。さらに、ロウデコーダ1がワード線WL1、WL2に印加する電圧を制御するLowレベルにすることにより、選択トランジスタTr1、Tr2をオフしている。次に、第1および選択トランジスタTr1、Tr2を継続してオフした状態で、該アドレス信号に応じて、制御信号NBLSW1、NBLSW2がHighレベル例えば、電源電位に遷移するとともに、制御信号PBLSW1、PBLSW2がLowレベル接地電位に遷移する。これにより、第1、第2のスイッチ回路SW1、SW2がオンして、第1の信号端子2a1と第1のビット線BL1の一端との間、および、第2の信号端子2b1と第2のビット線BL2の他端との間が導通する。さらに、第1の書き込み回路2aが第1の信号端子2a1に第1の電圧電源電圧を印加する。さらに、第2の書き込み回路2bが第2の信号端子2b1に該第1の電圧と異なる第2の電圧接地電圧を印加する。これにより、第1、第2のビット線BL1、BL2の電圧が、理想的には、それぞれ、該第1の電圧、該第2の電圧になる。ここで、既述のように、抵抗変化素子MTJ1に流れる第1の極性の書き込み電流I1が第1の反転閾値電流以上になるように、第1のpMOSトランジスタp1のサイズに対する第1のnMOSトランジスタn1のサイズの比、および第2のpMOSトランジスタp2のサイズに対する第2のnMOSトランジスタn2のサイズの比が設定されている。これにより、例えば、該第1の電圧と該第2の電圧との電位差により、選択セルである抵抗変化素子MTJ1に該第1の反転閾値電流以上の該第1の極性の第1の書き込み電流I1が流れる。すなわち、抵抗変化素子MTJ1の抵抗値が、該第1の抵抗値になる。なお、上記第1の書き込み動作の間は、ロウデコーダ1がワード線WL2の電位をLowレベルに維持するので、選択トランジスタTr2はオフしたままであり、非選択セルである抵抗変化素子TMJ2には、電流が流れない。すなわち、非選択セルである抵抗変化素子TMJ2は、書き込みされない。なお、第2の極性の第2の書き込み動作も同様である。また、半導体記憶装置100の抵抗変化素子MTJ2に対する書き込み動作は、抵抗変化素子MTJ1に対する書き込み動作と同様である。以上のように、本実施例1に係る半導体記憶装置によれば、書き込みマージンの増加および回路面積の縮小を図ることができる。なお、図1に示す半導体記憶装置100の例では、2つのセルユニットによりメモリセルアレイが構成された例について示しているが、さらにセルユニットを備えたメモリセルアレイを備えた半導体記憶装置についても同様適用可能である。この場合も同様の作用効果を奏することができる。