入力信号を増幅する第1の増幅トランジスタと、前記第1の増幅トランジスタに直列に接続された第2の増幅トランジスタと、バイアストランジスタのカレントミラー動作に基づいて、前記第1および第2の増幅トランジスタが増幅を行えるようにバイアス電圧を設定するバイアス回路と、前記第1の増幅トランジスタのゲートとソースとの間をオン/オフする第1のスイッチングトランジスタと、前記第2の増幅トランジスタのゲートとソースとの間をオン/オフする第2のスイッチングトランジスタと、前記バイアストランジスタのゲートとソースとの間をオン/オフする第3のスイッチングトランジスタと、前記バイアス回路の電源にかかる電圧を検出する抵抗と、前記抵抗を介して検出された電圧に基づいて、前記第1、第2および第3のスイッチングトランジスタがオンするように前記第1、第2および第3のスイッチングトランジスタのゲートを駆動するインバータと、電源の供給状態に基づいて、前記第1、第2および第3のスイッチングトランジスタがオフするように前記インバータを介して前記第1、第2および第3のスイッチングトランジスタのゲートを駆動する切替回路を備えることを特徴とする集積回路。入力信号を増幅する増幅トランジスタと、前記増幅トランジスタが増幅を行えるようにバイアス電圧を設定するバイアス回路と、前記増幅トランジスタにかかる電圧に基づいて、前記増幅トランジスタがオフするように前記増幅トランジスタのバイアス電圧を設定する静電保護回路と、電源の供給状態に基づいて、前記増幅トランジスタのバイアス電圧を切り替える切替回路とを備えることを特徴とする集積回路。前記静電保護回路は、前記増幅トランジスタのゲートとソースとの間をオン/オフするスイッチングトランジスタと、前記バイアス回路の電源にかかる電圧を検出する抵抗と、前記抵抗を介して検出された電圧に基づいて、前記スイッチングトランジスタがオンするように前記スイッチングトランジスタのゲートを駆動するインバータとを備え、前記切替回路は、電源の供給状態に基づいて、前記スイッチングトランジスタがオフするように前記インバータを介して前記スイッチングトランジスタのゲートを駆動することを特徴とする請求項2に記載の集積回路。前記バイアス回路は、カレントミラー動作を行う第1のバイアストランジスタと、前記第1のバイアストランジスタのカレントミラー動作に基づいて、前記バイアス回路の電源にかかる電圧をインピーダンス分割する第2のバイアストランジスタとを備え、前記静電保護回路は、前記第1のバイアストランジスタのゲートとソースとの間をオン/オフするスイッチングトランジスタと、前記バイアス回路の電源にかかる電圧を検出する抵抗と、前記抵抗を介して検出された電圧に基づいて、前記スイッチングトランジスタがオンするように前記スイッチングトランジスタのゲートを駆動するインバータとを備え、前記切替回路は、電源の供給状態に基づいて、前記スイッチングトランジスタがオフするように前記インバータを介して前記スイッチングトランジスタのゲートを駆動することを特徴とする請求項2に記載の集積回路。前記増幅トランジスタは、入力信号を増幅する第1の増幅トランジスタと、前記第1の増幅トランジスタに直列に接続された第2の増幅トランジスタとを備えることを特徴とする請求項2から4のいずれか1項に記載の集積回路。本発明の一つの実施形態の目的は、静電破壊に対する耐性を向上させることが可能な集積回路を提供することである。実施形態の集積回路によれば、増幅トランジスタと、バイアス回路と、静電保護回路と、切替回路とが設けられている。増幅トランジスタは、入力信号を増幅する。バイアス回路は、前記増幅トランジスタが増幅を行えるようにバイアス電圧を設定する。静電保護回路は、前記増幅トランジスタにかかる電圧に基づいて、前記増幅トランジスタがオフするように前記増幅トランジスタのバイアス電圧を設定する。切替回路は、電源の供給状態に基づいて、前記増幅トランジスタのバイアス電圧を切り替える。以下、実施形態に係る集積回路について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。第1実施形態図1は、第1実施形態に係る集積回路の概略構成を示す回路図である。図1において、この集積回路には、増幅回路1、静電保護回路2、切替回路3およびバイアス回路4が設けられている。また、この集積回路には、静電保護素子として、ダイオードD1~D8が設けられている。増幅回路1は、入力信号を増幅することができる。ここで、増幅回路1には、増幅トランジスタM1、M2、抵抗R1、R2、インダクタL1およびキャパシタC1、C2が設けられている。なお、増幅トランジスタM1、M2は、例えば、Nチャンネル電界効果トランジスタを用いることができる。そして、増幅トランジスタM1、M2は互いに直列に接続されている。そして、増幅トランジスタM1のソースはインダクタL1を介して接地端子GNDLNAに接続されている。増幅トランジスタM1のゲートとソースとの間にはキャパシタC1が接続されている。増幅トランジスタM1のゲートには、抵抗R1が接続され、抵抗R1を介してバイアス電圧BA1が印加される。また、増幅トランジスタM1のゲートには、入力端子LNAINが接続され、入力端子LNAINを介して入力信号が入力される。増幅トランジスタM2のドレインは出力端子LNAOUTに接続されている。増幅トランジスタM2のゲートと接地端子GNDLNAとの間にはキャパシタC2が接続されている。増幅トランジスタM2のゲートには、抵抗R2が接続され、抵抗R2を介してバイアス電圧BA2が印加される。バイアス回路4は、増幅トランジスタM1、M2が増幅を行えるようにバイアス電圧BA1、BA2を設定することができる。ここで、バイアス回路4には、電源端子VDDLNAを介して電源電圧が供給される。そして、バイアス回路4にてバイアス電圧BA1、BA2が生成される。そして、バイアス電圧BA1が抵抗R1を介して増幅トランジスタM1のゲートに印加され、バイアス電圧BA2が抵抗R2を介して増幅トランジスタM2のゲートに印加される。静電保護回路2は、増幅トランジスタM1、M2にかかる電圧に基づいて、増幅トランジスタM1がオフするように増幅トランジスタM1のバイアス電圧BA1を設定することができる。ここで、静電保護回路2には、スイッチングトランジスタM3、インバータN2、N3および抵抗R3が設けられている。なお、スイッチングトランジスタM3は、例えば、Nチャンネル電界効果トランジスタを用いることができる。そして、スイッチングトランジスタM3のドレインは、抵抗R1を介して増幅トランジスタM1のゲートに接続されている。スイッチングトランジスタM3のソースは、接地端子GNDLNAに接続されている。インバータN2、N3は互いに直列に接続され、インバータN2の入力は抵抗R3を介して電源端子VDDLNAに接続されている。インバータN3の出力はスイッチングトランジスタM3のゲートに接続されている。また、インバータN2、N3には、電源端子VDDLNAを介して電源電圧が供給される。切替回路3は、電源VDDCの供給状態に基づいて、増幅トランジスタM1のバイアス電圧BA1を切り替えることができる。ここで、切替回路3には、インバータN1が設けられている。そして、インバータN1には電源電圧VDDCが供給される。また、インバータN1にはパワーオン信号PSが入力される。また、インバータN1の出力はインバータN2の入力に接続されている。また、出力端子LNAOUTと電源端子VDDLNAとの間にはダイオードD5が接続されている。ダイオードD6~D8は互いに直列接続されている。そして、電源端子VDDLNAと接地端子GNDLNAとの間にはダイオードD6~D8の直列回路が接続されている。ダイオードD1、D2は互いに逆並列接続され、ダイオードD3、D4は互いに逆並列接続されている。ダイオードD1、D2の逆並列回路とダイオードD3、D4の逆並列回路は互いに直列接続されている。そして、この直列回路は、インバータN1のグランド電位GNDCと接地端子GNDLNAとの間に接続されている。図2は、図1の増幅回路1と外付部品12、13と接続方法を示す回路図である。図2において、増幅回路1およびレギュレータ7は半導体チップ11に搭載されている。レギュレータ7は、電源電圧VDD1を電源電圧VDD2に変換することができる。ここで、レギュレータ7には、コンパレータPAが設けられている。コンパレータPAには、電源電圧VDD1が供給され、電源電圧VDD2を基準電圧refと比較することができる。そして、増幅トランジスタM1のゲートは入力端子TIに接続され、増幅トランジスタM2のドレインは出力端子TOに接続され、増幅トランジスタM1のソースはインダクタL1を介して接地端子TGに接続され、レギュレータ7の出力端子は電源端子TDに接続されている。入力端子TIには、入力信号Inとのマッチングをとる外付部品12が接続されている。出力端子TOと電源端子TDとの間には、出力信号Outとのマッチングをとる外付部品13が接続されている。ここで、外付部品12には、インダクタL11、L12およびキャパシタC11が設けられている。そして、入力信号Inは、インダクタL11およびキャパシタC11を順次介して増幅トランジスタM1のゲートに入力される。また、インダクタL11とキャパシタC11との接続点はインダクタL12を介して接地されている。外付部品13には、インダクタL13、キャパシタC12および抵抗R11が設けられている。そして、インダクタL13と抵抗R11とは互いに接続され、コンパレタータPAから出力された電源電圧VDD2は、インダクタL13と抵抗R11との並列回路を介して増幅トランジスタM2のドレインに供給される。また、出力信号Outは、増幅トランジスタM2のドレインからキャパシタC12を介して出力される。ここで、増幅回路1の入力端子TI、出力端子TO、電源端子TDおよび接地端子TGは半導体チップ11から外部に露出されている。そして、入力端子TIは、抵抗を介することなく増幅トランジスタM1のゲートに接続され、出力端子TOは、抵抗を介することなく増幅トランジスタM2のドレインに接続され、接地端子TGは、抵抗を介することなく増幅トランジスタM1のソースに接続されている。このため、増幅トランジスタM1、M2にはサージ電流が直接入力される。なお、図1の静電保護回路2、切替回路3およびバイアス回路4についても、半導体チップ11に搭載することができる。そして、図1および図2において、半導体チップ11を回路基板に実装する前は、半導体チップ11に電源が供給されない。このため、バイアス回路4およびインバータN1に電源電圧が供給されず、増幅トランジスタM1、M2のゲート電圧およびスイッチングトランジスタM3のゲート電圧が不定になる。この時、出力端子LNAOUTと接地端子GNDLNAとの間にサージ電圧が印加されたものとする。ここで、増幅トランジスタM1、M2がオフしていれば、ダイオードD5~D8を介してサージ電流が出力端子LNAOUTから接地端子GNDLNAに流れる。このため、増幅トランジスタM1、M2にサージ電流が流れることはなく、増幅トランジスタM1、M2が破壊されることはない。ここで、出力端子LNAOUTにサージ電圧がかかると、ダイオードD5を介して電源端子VDDLNAの電位が上昇する。そして、バイアス回路4が動作するのに十分に電源端子VDDLNAの電位が上昇すると、バイアス回路4において、増幅トランジスタM1、M2がオンできるようにバイアス電圧BA1、BA2が設定される。そして、出力端子LNAOUTにサージ電圧がかかった時に、増幅トランジスタM1、M2がオンすると、増幅トランジスタM1、M2にサージ電流が流れ、増幅トランジスタM1、M2が破壊されるようになる。一方、電源端子VDDLNAの電位は抵抗R3を介して検出され、その抵抗R3を介して検出された電圧がインバータN2に入力される。ここで、半導体チップ11に電源が供給されないと、電源端子VDDLNAから抵抗R3に流れる電流パスが形成されないようにすることができる。このため、抵抗R3による電圧降下を伴うことなく、電源端子VDDLNAの電位をインバータN2に入力することができる。そして、抵抗R3を介して検出された電圧に基づいてインバータN2、N3が駆動されることで、電源端子VDDLNAの電位がスイッチングトランジスタM3のゲートに印加される。ここで、出力端子LNAOUTにサージ電圧がかかった時に、電源端子VDDLNAの電位が上昇すると、スイッチングトランジスタM3がオンする。このため、増幅トランジスタM1のバイアス電圧BA1が0Vになり、増幅トランジスタM1のゲート電位が0Vになる。このため、増幅トランジスタM1がオフし、増幅トランジスタM1、M2にサージ電流が流れるのを防止することが可能なる。例えば、出力端子LNAOUTと接地端子GNDLNAとの間に6Vのサージ電圧が印加され、そのサージ電圧がダイオードD5を介して電源端子VDDLNAに印加されることで、電源端子VDDLNAの電位が4.5Vになったものとする。この時、バイアス回路4には4.5Vの電源電圧がかかり、バイアス回路4にて0V~4.5Vのバイアス電圧BA1、BA2が生成される。一方、電源端子VDDLNAの電位は抵抗R3を介してインバータN2に伝えられ、インバータN2に4.5Vの電圧が入力される。そして、インバータN2に4.5Vの電圧が入力されると、インバータN2、N3を介してスイッチングトランジスタM3のゲート電位が4.5Vに設定される。このため、スイッチングトランジスタM3のゲート/ソース間電圧Vgs3が4.5Vになり、スイッチングトランジスタM3がオンする。この結果、増幅トランジスタM1のバイアス電圧BA1は0Vになり、抵抗R1を介してそのバイアス電圧BA1が増幅トランジスタM1のゲートに印加されることで、増幅トランジスタM1のゲート/ソース間電圧Vgs1が0Vになり、増幅トランジスタM1がオフする。この時、増幅トランジスタM2がオンし、増幅トランジスタM2のドレイン/ソース間電圧Vds2が0Vになっているものとすると、増幅トランジスタM1のドレイン/ソース間電圧Vds1は6Vになる。一方、半導体チップ11を回路基板に実装すると、半導体チップ11に電源が供給される。このため、インバータN1に電源電圧VDDCが供給されるとともに、電源端子VDDLNAを介してバイアス回路4に電源電圧が供給される。そして、パワーオン信号PSがハイレベルになると、インバータN1の出力PSBがロウレベルになる。また、電源端子VDDLNAに電源電圧が供給されると、抵抗R3を介してインバータN1に電流が引き抜かれることで、電源端子VDDLNAの電源電圧が抵抗R3を介して降下され、インバータN1の出力PSBがロウレベルに維持される。そして、インバータN1の出力PSBに基づいてインバータN2、N3が駆動されることで、接地端子GNDLNAの電位がスイッチングトランジスタM3のゲートに印加される。このため、スイッチングトランジスタM3がオフし、増幅トランジスタM1のバイアス電圧BA1がバイアス回路4を介して設定される。ここで、バイアス回路4に電源電圧が供給されると、増幅トランジスタM1、M2が増幅を行えるようにバイアス電圧BA1、BA2が設定される。そして、増幅トランジスタM1のゲートに入力信号が印加されると、その入力信号に応じて増幅トランジスタM1、M2に電流が流れ、その電流に応じた出力信号が出力端子LNAOUTを介して出力される。ここで、増幅トランジスタM2は、増幅トランジスタM1から引き抜いたドレイン電流が増幅トランジスタM1に戻らないようにすることができる。また、増幅トランジスタM1のソース電流はインダクタL1を介して電圧に変換され、キャパシタC1を介して増幅トランジスタM1のゲートにフィードバックされることでマッチングがとられ、ノイズが減らされる。例えば、半導体チップ11に電源が供給された時に電源電圧VDD1が3.3Vであるものとすると、レギュレータ7にて1.2Vの電源電圧VDD2に変換され、外付部品13を介して増幅トランジスタM2のドレインに供給される。このため、出力端子LNAOUTの電位は1.2Vに設定される。また、電源電圧VDD2が電源端子VDDLNAに印加されることで、電源端子VDDLNAの電位が1.2Vに設定される。また、インバータN1に電源電圧VDDCが供給され、パワーオン信号PSがハイレベルになると、インバータN1の出力PSBは0Vになる。そして、電源端子VDDLNAから抵抗R3を介してインバータN1に電流が引き込まれることで、1.2V分の電圧降下が抵抗R3にて発生し、電源端子VDDLNAの電位が1.2Vに維持される。電源端子VDDLNAの電位が1.2Vに維持されると、バイアス回路4には1.2Vの電源電圧がかかり、バイアス回路4にて0.4Vのバイアス電圧BA1が生成されるとともに、0.8Vのバイアス電圧BA2が生成される。また、インバータN1の出力PSBが0Vになると、インバータN2、N3を介してスイッチングトランジスタM3のゲート電位が0Vに設定される。このため、スイッチングトランジスタM3のゲート/ソース間電圧Vgs3が0Vになり、スイッチングトランジスタM3がオフする。この結果、増幅トランジスタM1のゲート電位が0.4Vになり、増幅トランジスタM1のゲート/ソース間電圧Vgs1が0.4Vになる。また、増幅トランジスタM1のドレイン/ソース間電圧Vds1は0.4Vになる。また、増幅トランジスタM2のゲート電位が0.8Vになり、増幅トランジスタM2のゲート/ソース間電圧Vgs2が0.4Vになる。また、増幅トランジスタM2のドレイン/ソース間電圧Vds2は0.8Vになる。ここで、増幅トランジスタM1のソース側とゲート側の間にスイッチングトランジスタM3を接続し、サージ電圧を検出した時にスイッチングトランジスタM3をオンすることにより、増幅トランジスタM1のソースとゲートとの間の電圧を0Vに設定することができる。このため、サージ電圧が入力された時に増幅トランジスタM1がオンするのを防止することができ、増幅トランジスタM1、M2にサージ電流が流れるのを防止することが可能となることから、増幅トランジスタM1、M2の静電破壊に対する耐性を向上させることができる。また、抵抗R3およびインバータN2、N3を介してサージ電圧を検出させることにより、サージ電圧の検出感度を向上させることができる。さらに、抵抗R1を介してスイッチングトランジスタM3を増幅トランジスタM1のゲートに接続することにより、入力端子LNAIN側からスイッチングトランジスタM3の寄生容量を見えなくなるようにすることができ、利得及び雑音特性の低下を抑制することができる。また、切替回路3を設けることにより、電源未投入時のサージ電圧に基づいてスイッチングトランジスタM3がオンされる場合においても、電源投入時にスイッチングトランジスタM3をオフさせることができ、増幅トランジスタM1、M2の増幅機能が損なわれないようにすることができる。尚、コンパレータPAが無い構成も可能である。コンパレータPAが無い場合は、外部から電源端子TDにVDD2相当の電圧例えば1.2Vが入力される。第2実施形態図3は、第2実施形態に係る集積回路の概略構成を示す回路図である。図3において、この集積回路では、図1の集積回路の静電保護回路2の代わりに静電保護回路5が設けられている。静電保護回路5は、増幅トランジスタM1、M2にかかる電圧に基づいて、増幅トランジスタM2がオフするように増幅トランジスタM2のバイアス電圧BA2を設定することができる。ここで、静電保護回路5には、スイッチングトランジスタM3の代わりにスイッチングトランジスタM4が設けられている。なお、スイッチングトランジスタM4は、例えば、Nチャンネル電界効果トランジスタを用いることができる。そして、スイッチングトランジスタM4のドレインは、増幅トランジスタM2のゲートに接続されている。スイッチングトランジスタM4のソースは、接地端子GNDLNAに接続されている。インバータN3の出力はスイッチングトランジスタM4のゲートに接続されている。そして、半導体チップ11を回路基板に実装する前において、出力端子LNAOUTにサージ電圧がかかると、ダイオードD5を介して電源端子VDDLNAの電位が上昇する。そして、電源端子VDDLNAの電位は抵抗R3を介して検出され、その抵抗R3を介して検出された電圧がインバータN2に入力される。そして、抵抗R3を介して検出された電圧に基づいてインバータN2、N3が駆動されることで、電源端子VDDLNAの電位がスイッチングトランジスタM4のゲートに印加される。ここで、出力端子LNAOUTにサージ電圧がかかった時に、電源端子VDDLNAの電位が上昇すると、スイッチングトランジスタM4がオンする。このため、増幅トランジスタM2のバイアス電圧BA2が0Vになり、増幅トランジスタM2のゲート電位が0Vになる。このため、増幅トランジスタM2がオフし、増幅トランジスタM1、M2にサージ電流が流れるのを防止することが可能になる。例えば、出力端子LNAOUTと接地端子GNDLNAとの間に6Vのサージ電圧が印加され、そのサージ電圧がダイオードD5を介して電源端子VDDLNAに印加されることで、電源端子VDDLNAの電位が4.5Vになったものとする。この時、バイアス回路4には4.5Vの電源電圧がかかり、バイアス回路4にて0V~4.5Vのバイアス電圧BA1、BA2が生成される。一方、電源端子VDDLNAの電位は抵抗R3を介してインバータN2に伝えられ、インバータN2に4.5Vの電圧が入力される。そして、インバータN2に4.5Vの電圧が入力されると、インバータN2、N3を介してスイッチングトランジスタM4のゲート電位が4.5Vに設定される。このため、スイッチングトランジスタM4のゲート/ソース間電圧Vgs4が4.5Vになり、スイッチングトランジスタM4がオンする。この結果、増幅トランジスタM2のバイアス電圧BA2は0Vになり、そのバイアス電圧BA2が増幅トランジスタM2のゲートに印加されることで、増幅トランジスタM2のゲート/ソース間電圧Vgs2が-0.1Vになり、増幅トランジスタM2がオフする。この時、増幅トランジスタM1のゲート/ソース間電圧Vgs1が2Vになり、増幅トランジスタM1がオンし、増幅トランジスタM1のドレイン/ソース間電圧Vds1が0.1Vになっているものとすると、増幅トランジスタM2のドレイン/ソース間電圧Vds2は5.9Vになる。また、増幅トランジスタM2のゲート/ドレイン間電圧Vgd2は5.9Vになる。第3実施形態図4は、第3実施形態に係る集積回路の概略構成を示す回路図である。図4において、この集積回路では、図1の集積回路の静電保護回路2の代わりに静電保護回路6が設けられている。また、バイアス回路4には、バイアストランジスタM11~M16および電流原Irefが設けられている。なお、バイアストランジスタM11~M13は、例えば、Pチャンネル電界効果トランジスタを用いることができる。バイアストランジスタM14~M16は、例えば、Nチャンネル電界効果トランジスタを用いることができる。ここで、バイアストランジスタM11~M13はカレントミラー動作することができる。バイアストランジスタM14は、バイアストランジスタM12のカレントミラー動作に基づいて、電源端子VDDLNAの電圧をインピーダンス分割することができる。バイアストランジスタM15、M16は、バイアストランジスタM13のカレントミラー動作に基づいて、電源端子VDDLNAの電圧をインピーダンス分割することができる。ここで、バイアストランジスタM11~M13のソースは電源端子VDDLNAに接続され、バイアストランジスタM11のドレインは電流原Irefを介して接地端子GNDLNAに接続されている。バイアストランジスタM12のドレインはバイアストランジスタM14を介して接地端子GNDLNAに接続され、バイアストランジスタM13のドレインはバイアストランジスタM15、M16を順次介して接地端子GNDLNAに接続されている。バイアストランジスタM11~M13のゲートはバイアストランジスタM11のドレインに接続されている。バイアストランジスタM14のドレインは、バイアストランジスタM14のゲートに接続されるとともに、抵抗R1を介して増幅トランジスタM1のゲートに接続されている。バイアストランジスタM15のドレインは、バイアストランジスタM15のゲートに接続されるとともに、抵抗R2を介して増幅トランジスタM2のゲートに接続されている。バイアストランジスタM16のドレインは、バイアストランジスタM16のゲートに接続されている。また、静電保護回路6は、増幅トランジスタM1、M2にかかる電圧に基づいて、増幅トランジスタM1、M2をオフさせるとともに、バイアス回路4から出力されるバイアス電圧BA1、BA2を不定にすることができる。ここで、静電保護回路6には、スイッチングトランジスタM3~M7、インバータN2、N3および抵抗R3が設けられている。なお、スイッチングトランジスタM3~M6は、例えば、Nチャンネル電界効果トランジスタを用いることができる。スイッチングトランジスタM7は、例えば、Pチャンネル電界効果トランジスタを用いることができる。そして、スイッチングトランジスタM5のドレインは、増幅トランジスタM1のゲートに接続されている。スイッチングトランジスタM6のドレインは、抵抗R2を介して増幅トランジスタM2のゲートに接続されている。スイッチングトランジスタM5、M6のソースは、接地端子GNDLNAに接続されている。スイッチングトランジスタM5、M6のゲートは、インバータN3の出力に接続されている。スイッチングトランジスタM7のドレインは、バイアストランジスタM11~M13のゲートに接続されている。スイッチングトランジスタM7のソースは、電源端子VDDLNAに接続されている。スイッチングトランジスタM7のゲートは、インバータN2の出力に接続されている。そして、半導体チップ11を回路基板に実装する前は、半導体チップ11に電源が供給されない。このため、バイアス回路4およびインバータN1に電源電圧が供給されず、増幅トランジスタM1、M2のゲート電圧およびスイッチングトランジスタM3~M7のゲート電圧が不定になる。この時、電源端子VDDLNAにサージ電圧が印加されたものとすると、電源端子VDDLNAの電位は抵抗R3を介して検出され、その抵抗R3を介して検出された電圧がインバータN2に入力される。そして、抵抗R3を介して検出された電圧に基づいてインバータN2、N3が駆動されることで、スイッチングトランジスタM3~M6のゲート電位がハイレベルに設定され、スイッチングトランジスタM7のゲート電位がロウレベルに設定される。このため、スイッチングトランジスタM3~M7がオンし、増幅トランジスタM1、M2およびバイアストランジスタM14、M15のゲート電位が0Vになるとともに、バイアストランジスタM11~M13のゲート電位が電源端子VDDLNAの電位になる。このため、バイアストランジスタM11~M15がオフし、バイアス電圧BA1、BA2が不定になるとともに、増幅トランジスタM1、M2がオフし、増幅トランジスタM1、M2にサージ電流が流れるのを防止することが可能になる。一方、半導体チップ11を回路基板に実装すると、半導体チップ11に電源が供給される。このため、インバータN1に電源電圧VDDCが供給されるとともに、電源端子VDDLNAを介してバイアス回路4に電源電圧が供給される。そして、パワーオン信号PSがハイレベルになると、インバータN1の出力がロウレベルになる。また、電源端子VDDLNAに電源電圧が供給されると、抵抗R3を介してインバータN1に電流が引き抜かれることで、電源端子VDDLNAの電源電圧が抵抗R3を介して降下され、インバータN1の出力がロウレベルに維持される。そして、インバータN1の出力に基づいてインバータN2、N3が駆動されることで、スイッチングトランジスタM3~M6のゲート電位がロウレベルに設定され、スイッチングトランジスタM7のゲート電位がハイレベルに設定される。このため、スイッチングトランジスタM3~M7がオフし、増幅トランジスタM1、M2が増幅を行えるように増幅トランジスタM1、M2のバイアス電圧BA1、BA2がバイアス回路4を介して設定される。そして、増幅トランジスタM1のゲートに入力信号が印加されると、その入力信号に応じて増幅トランジスタM1、M2に電流が流れ、その電流に応じた出力信号が出力端子LNAOUTを介して出力される。ここで、サージ電圧を検出した時に増幅トランジスタM1、M2をオフさせるとともに、バイアス回路4から出力されるバイアス電圧BA1、BA2を不定にすることにより、増幅トランジスタM1、M2がオンするのを防止することができる。このため、増幅トランジスタM1、M2にサージ電流が流れるのを防止することが可能となり、増幅トランジスタM1、M2の静電破壊に対する耐性を向上させることができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。