"複数のメモリアレイを有するメモリと、前記複数のメモリアレイに書込みする外部データを入力する入力部と、前記入力部と前記複数のメモリアレイとの間に設けられ、前記外部データを一時的に格納する記憶部と、前記複数のメモリアレイにそれぞれ対応して設けられる複数のメモリアレイ制御回路とを備え、前記メモリの処理速度は複数あり、前記処理速度は、前記メモリ中の前記複数のメモリアレイのそれぞれの状態が活性化状態であるか否かで定められ、前記メモリアレイ制御回路は、第1の動作として、前記記憶部に格納されたデータであって、前記メモリの処理速度のうち第1の処理速度で処理可能なデータを読出し、前記複数のメモリアレイへ書込みし、前記メモリアレイ制御回路は、第2の動作として、残余データのうち前記メモリの処理速度のうち第2の処理速度で処理可能なデータを読出し、前記複数のメモリアレイへ書込みを行ない、前記複数のメモリアレイに前記データを書込むために入力されるコマンドのコマンド間隔に基づいて帯域を判定する帯域判定回路をさらに備え、前記帯域判定回路は、前記第1および第2の動作と並行して、前記外部データを処理可能なように前記メモリの処理速度を高くするように前記複数のメモリアレイの状態を調整する、半導体装置。前記メモリの処理速度は、前記外部データの帯域の変化速度に応じて所定期間毎に更新される、請求項1に記載の半導体装置。前記メモリの処理速度は、前記外部データの帯域の変化速度に応じた期間ごとに更新される、請求項1に記載の半導体装置。前記記憶部は、前記帯域判定回路に前記記憶部に関する情報を送信し、前記メモリの処理速度は、所定時間毎に更新され、前記帯域判定回路は、前記情報に基づき、前記メモリの処理速度を前記所定時間経過前に、前記複数のメモリアレイのうち非活性化状態であるメモリアレイを活性化状態にするように調整する、請求項3に記載の半導体装置。前記記憶部はFIFOメモリを含む、請求項1から請求項4のいずれか1項に記載の半導体装置。前記複数のメモリアレイ制御回路の各々は、対応するメモリアレイへの読み書き動作を制御する読み書き制御回路を含み、前記読み書き制御回路は、書込コマンドが入力されるとカウント数が加算され、読出コマンドが入力されると前記カウント数が減算されるカウンタと、前記カウンタの前記カウント数に基づき、前記対応するメモリアレイに有効データが存在するかどうかを判定する判定回路とを含む、請求項1または請求項2に記載の半導体装置。前記半導体装置は、メモリ制御部をさらに備え、前記メモリ制御部は、読出完了した読出アドレスを管理するアドレス管理回路を含み、前記アドレス管理回路は、前記複数のメモリアレイにそれぞれ対応する複数のバッファメモリと、前記読出アドレスを格納するバッファメモリを前記複数のバッファメモリから特定するバッファメモリ特定回路と、前記バッファメモリを順次参照して書込動作のときに必要な書込アドレスを判定する書込アドレス判定回路とを有する、請求項1~6のいずれか1項に記載の半導体装置。しかしながら、特開平11-250658号公報特許文献1に開示される発明では、変化する負荷とデータの容量値によってクロック信号あるいは電源を供給することを制御することについては、詳しく言及されていない。本発明の一実施例の目的は、メモリに入力される外部データの帯域が、内部のメモリの帯域実力処理速度ともいう。に対して高い場合でも、データの書込みミスなく処理でき、消費電力を抑える半導体装置を提供することにある。本発明の一実施例によれば、複数のメモリアレイを有するメモリと、複数のメモリアレイに書込みする外部データを入力する入力部と、入力部と複数のメモリアレイとの間に設けられ、外部データを一時的に格納する記憶部と、複数のメモリアレイにそれぞれ対応して設けられる複数のメモリアレイ制御回路とを備え、メモリの処理速度は複数あり、処理速度は、メモリ中の複数のメモリアレイのそれぞれの状態が活性化状態であるか否かで定められ、メモリアレイ制御回路は、第1の動作として、記憶部に格納されたデータであって、メモリの処理速度のうち第1の処理速度で処理可能なデータを読出し、複数のメモリアレイへ書込みし、メモリアレイ制御回路は、第2の動作として、残余データのうちメモリの処理速度のうち第2の処理速度で処理可能なデータを読出し、複数のメモリアレイへ書込みを行い、複数のメモリアレイにデータを書込むために入力されるコマンドのコマンド間隔に基づいて帯域を判定する帯域判定回路をさらに備え、帯域判定回路は、第1および第2の動作と並行して、外部データを処理可能なようにメモリの処理速度を高くするように複数のメモリアレイの状態を調整する。本発明の一実施例によれば、内部のメモリの処理速度を超えた外部からのデータが入力された場合でも、書込みミスのなく処理でき、消費電力を抑えることができる。以下、本発明について図面を参照して詳しく説明する。なお、図中同一又は相当部分には同一の符号を付してその説明は繰返さない。[実施の形態]図1は、半導体装置1の構成を示すブロック図である。図1を参照して、半導体装置1は、メモリ100と、メモリ制御部200とを含む。メモリ制御部200は、メモリ100を制御するためにコマンド信号COM、アドレス信号ADD、クロック信号CLK等の制御信号をメモリ100に与える。この制御信号に基づいてメモリ100は制御される。メモリ100のメモリセルへの書込み動作が行われる場合には、コマンド信号COMとともにデータ入力信号Dが与えられる。一方、メモリ100のメモリセルからデータを読出動作が行われる場合には、メモリセルから読出されたデータがデータ出力信号Qとして出力される。図2は、半導体装置1に含まれるメモリ100の構成を概略的に示すブロック図である。図2を参照して、メモリ100は、クロック端子4と、制御信号端子2と、アドレス端子3と、データ入力端子6と、データ出力端子5とを含む。また、メモリ100は、クロックバッファ22と、制御信号バッファ24と、アドレスバッファ26と、データ入力信号Dに関する入力バッファ28と、データ出力信号Qに関する出力バッファ29とを含む。また、メモリ100は、制御回路42と、メモリアレイ10A,10B,...,10N以下、総称してメモリアレイ10ともいう。と、メモリアレイ制御回路12A,12B,...,12N以下、総称してメモリアレイ制御回路12ともいう。とを含む。また、メモリアレイ制御回路12は、メモリアレイ制御回路12の各々にそれぞれ対応する読み書き制御回路112A,112B,...,112N以下、総称して読み書き制御回路112ともいう。を含む。後に図3を用いて説明するが、読み書き制御回路112は、それぞれ対応するメモリアレイ10にデータが存在し、かつデータが読出されるまたは読出すおそれがあるかどうかを判定する。さらに、なお、上記の条件を満たすデータのことを有効データという。さらに、メモリアレイ制御回路12は、図示はしていないがメモリアレイ制御回路12の各々にそれぞれ対応する選択回路14A,14B,...,14N以下、総称して選択回路14ともいう。を含む。選択回路14については図7、図13を用いてさらに説明する。また、メモリ100は、リードアンプライトドライバ20A,20B,...,20N以下、総称してリードアンプライトドライバ20ともいう。と、レギュレータ30A,30B,...、30N以下、総称してレギュレータ30ともいう。と、PLL回路40と、パラレル-シリアル変換回路44とを含む。リードアンプライトドライバ20は、メモリアレイ10の各々にそれぞれ対応して設けられる。また、メモリ100は、帯域判定回路46と、入力バッファ28とパラレル-シリアル変換回路との間に接続されるFIFOメモリ32とをさらに含む。帯域判定回路46は、読出しコマンドや書込みコマンドの信号を制御信号端子2に受け、制御信号バッファ24からの出力信号と、クロック信号CLK2を受ける。外部から入力されるコマンド間隔に基づきコマンド信号の帯域が判定できる。具体的には、短時間に書込みコマンドが発生した場合などは、帯域が高いと判定される。逆に、コマンド間隔が長い場合などは、帯域は低いと判定される。この帯域判定に従い、帯域判定回路46からの出力信号が制御回路42と、パラレル-シリアル変換回路44とに与えられ、入力されたデータを格納するメモリアレイが選択される。FIFOメモリ32は、たとえば、複数のメモリセルを有し、外部データは書込みポインタに従って順番にこのメモリセルに書込まれる。この書込みポインタが最後まで行けば最初に戻る。また、読出しは、読出しポインタに従って、読出命令があれば読出しを行う。制御回路42は、書込みポインタあるいは読出しポインタの位置を確認することにより、FIFOメモリ32の内部にデータが格納されているか否かを判定する。ここで、FIFO30メモリ内部にデータが格納されていなければ、読出命令は停止される。レギュレータ30は、読み書き時において、電源電圧を安定化させるために設けられる。クロック端子4は、クロック信号CLKを受け、クロックバッファ22にクロック信号CLKが与えられる。制御信号端子2は、メモリ制御に必要な信号であるコマンド信号COMを受ける。たとえば、チップセレクト信号/CS、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CAS、ライトイネーブル信号/WEおよびライトマスク信号DMのコマンド制御信号を受けることもできる。アドレス端子3は、アドレス信号ADDを受ける。たとえば、アドレス信号ADDのほかにバンクアドレス信号BA0,BA1を受けることもできる。クロックバッファ22は、クロック信号CLKを受けてクロック信号CLK1を発生し、その発生したクロック信号CLK1はPLL回路40へ与えられる。PLL回路40は、入力信号としてクロック信号CLK1を受け、この入力信号と同期する高周波数のクロック信号CLK2を生成する。クロック信号CLK2は、制御信号バッファ24、アドレスバッファ26、入力バッファ28、出力バッファ29、帯域判定回路46、制御回路42へ与えられる。制御信号バッファ24は、PLL回路40から受けるクロック信号CLK2に同期して、チップセレクト信号/CS、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CASおよびライトイネーブル信号/WEを取込んでラッチし、それぞれに対応する各内部制御信号を制御回路42へ出力する。アドレスバッファ26は、クロックバッファ22から受けるクロック信号CLK2に同期して、アドレス信号ADDを取込んでラッチし、内部アドレス信号を発生して制御回路42へ出力する。データ入力端子6、データ出力端子5は、メモリ100において読み書きされるデータを外部とやり取りを行う。データ入力端子6は、データ書込時は外部からデータDjたとえばjは0~7の自然数を受け、データ出力端子5は、データ読出時はデータQjたとえばjは0~7の自然数を外部へ出力する。入力バッファ28および出力バッファ29は、PLL回路40によって生成されるクロック信号CLK2に同期して動作する。制御回路42は、制御信号バッファ24から受ける内部制御信号に基づいて内部制御コマンドを発生する。そして、制御回路42から出力された内部制御コマンド信号を、メモリアレイ制御回路12と、レギュレータ30とに与えられる。これによって、メモリアレイ10に対するデータDjの読み書きが行われる。データを記憶するメモリアレイ10は、センスアンプ図示せずを介してデータの読み書きが行われる。図3は、読み書き制御回路112Aの構成の一例を示したブロック図である。図3を参照して、読み書き制御回路112Aは、カウンタ114Aと、判定回路116Aとを含む。カウンタ114Aは、書込みコマンド信号あるいは読出しコマンド信号を入力信号として受ける。カウンタ114Aは、書込みコマンド信号が与えられるとカウント数を1つ加算させる。一方、読出しコマンド信号が与えられるとカウント数を1つ減算させる。カウンタ114Aは、上記カウンタ数を加減算して、判定回路116Aへ出力する。判定回路116Aは、出力されたカウント信号に基づいて、メモリアレイ10Aに有効データが存在する場合には信号レベルがHレベルの信号が出力される。たとえば有効データが存在する場合とは、上記カウンタ数が0よりも大きい場合のことを示す。すなわち、書込まれているデータのほうが読出されているデータよりも多いため、対応するメモリアレイにまだ有効データが格納されており、読出される可能性があると判定される。この場合には、判定回路116AはHレベルの出力信号を出力する。なお、上記カウンタ数が0より小さい場合には、判定回路116Aによって有効データではないと判定され、判定回路116AはLレベルの出力信号を出力する。読み書き制御回路112B,...,112Nについても同様の構成のため、説明は繰返さない。また、以下、カウンタ114A,...,114Nをカウンタ114と総称し、判定回路116A,...,116Nを判定回路116と総称する。図4は、カウンタ114Aの動作を説明するためのフローチャートである。図4を参照して、ユーザによりメモリセルへの読出し動作あるいは書込み動作をするなどされると、ステップS1において、入力されたコマンドが、メモリセルから読出し動作を示す読出しコマンドか、メモリセルへデータを書込む動作を示す書込みコマンドか、上記2つの以外のコマンドかが判断される。入力されたコマンドが読出しコマンドであると判断されれば、ステップS3に処理が進む。ステップS3において、カウンタ114Aのカウントが1つ減算Decrementされ、処理がステップS1に戻る。また、入力されたコマンドが書込みコマンドであると判断されれば、ステップS2に処理が進む。ステップS2において、カウンタ114Aのカウントが1つ加算Incrementされ、処理がステップS1に戻る。また、それ以外のコマンドが入力されたと判断されれば、カウンタ114Aのカウントは変更されず、ステップS1に処理が戻る。図3、図4を用いて説明したが、上述した読み書き制御回路112を用いることにより、メモリアレイを効率的に活性化状態にするか否かを判断することができる。なお、これらの動作について、読み書き制御回路112Aに含まれるカウンタ114Aについて説明したが、これに限らず、読み書き制御回路112に含まれるカウンタ114についても同様な動作が行われる。以下、実施の形態の理解が容易になるように、メモリアレイ10A~10Dの場合について説明する。図5は、図1のメモリ制御部200に含まれるアドレス管理回路201の構成の一例を示す概略図である。図5を参照して、アドレス管理回路201は、バッファメモリ特定回路202と、FIFOFirst-In/First-Outメモリ204A~204Dと、書込アドレス判定回路206とを含む。ここで、FIFOメモリ204A~204Dは、メモリ100のメモリアレイ10A~10Dにそれぞれ対応して設けられる。また、FIFOメモリ204A~204Dの入出力は独立して行われる。一般に、メモリセルにデータを書込まれるときには、メモリセルの物理アドレスと論理アドレスの変換が行われ、アドレス管理についても同時に行われる。このとき、書込まれるデータは実際にメモリに書かれていないメモリセルに書込まれることになる。実施の形態において、このアドレス管理はアドレス管理回路201に含まれるFIFOメモリ204A~204Dを用いて行われる。たとえば、メモリセルに書込まれたデータを読出し後、このメモリセルに書込まれているデータは、有効データとして利用されない場合に、このメモリセルに対応するアドレスA0は、アドレス管理回路201のバッファメモリ特定回路202によって、アドレスA0は対応するFIFOメモリ204A~204Dのいずれかに格納される。このときバッファメモリ特定回路202は、アドレスA0の下位アドレスに基づいて判断する。たとえば、このアドレスA0がメモリアレイBのメモリセルを特定するアドレスである場合には、アドレスA0は、メモリアレイBに対応するFIFOメモリ204Bに格納される。次に、メモリセルに書込み動作を行いたいときには、書込アドレス判定回路206によってFIFO204A~204Dに格納されているアドレスA1を特定し出力される。たとえば、書込アドレス判定回路206は、FIFO204Cに格納されているアドレスA1を出力し、アドレスA1によって特定されるメモリアレイCのメモリセルにデータが書込まれる。読出し動作によって有効データに該当しなくなったメモリセルのアドレス情報は、そのメモリセルの属しているメモリアレイに対応するFIFOメモリ204A~204Dに空きアドレスとして格納される。書込み動作によって、FIFOメモリ204A~204Dに格納されているアドレス情報は、書込アドレス判定回路206によってFIFOメモリ204A~204Dから読出されて使用される。従って、メモリアレイ10Aに対応したアドレスがFIFO204Aに存在する場合には、最優先でこのアドレスを使用し、もしアドレスがFIFO204Aに存在しなくなったら、第2の優先順位としてメモリアレイ10Bに対応したアドレスを、このアドレスが無くなれば、さらに第3の優先順位のメモリアレイ10Cに対応したアドレスを使うようにする。こうすることでメモリアレイ10Aには有効データが入っている可能性が高くなり、メモリアレイ10B、10C、10Dの順に従い有効データが存在している可能性が下がる。すなわちこれらのメモリアレイ10B~10Dを停止できる時間が増加し、全体的な消費電力を削減することができる。図6は、アドレス情報の管理制御を説明するためのフローチャートである。図6を参照して、たとえばユーザによってコマンド入力されるなどされると、ステップS11において、書込アドレス判定回路206にアドレスの要求がなされているか否かを判断する。たとえば、コマンド入力が書込みコマンドである場合には、データを書込むためのメモリセルのアドレスが必要となる。書込アドレス判定回路206にアドレスの要求がなされていると判断されれば、ステップS12に処理が進む。一方、書込アドレス判定回路206にアドレスの要求がなされていないと判断されれば、ステップS11の処理に戻る。ステップS12において、書込アドレス判定回路206は、FIFO204Aに格納されているアドレスが存在するか否かを判断する。FIFO204Aにアドレスが存在すると判断されれば、ステップS112に処理が進み、ステップS112においてFIFO204Aに格納されているアドレスがメモリ100側へ出力される。一方、FIFO204Aにアドレスが存在しないと判断されれば、ステップS13に処理が進み、FIFO204Bに格納されているアドレスがあるかどうかをさらに判断する。ステップS13において、書込アドレス判定回路206は、FIFO204Bに格納されているアドレスが存在するか否かを判断する。FIFO204Bにアドレスが存在すると判断されれば、ステップS113に処理が進み、ステップS113においてFIFO204Bに格納されているアドレスがメモリ100側へ出力される。一方、FIFO204Bにアドレスが存在しないと判断されれば、ステップS14に処理が進み、FIFO204Cに格納されているアドレスがあるかどうかをさらに判断する。ステップS14において、書込アドレス判定回路206は、FIFO204Cに格納されているアドレスが存在するか否かを判断する。FIFO204Cにアドレスが存在すると判断されれば、ステップS114に処理が進み、ステップS114においてFIFO204Cに格納されているアドレスがメモリ100側へ出力される。一方、FIFO204Cにアドレスが存在しないと判断されれば、ステップS15に処理が進み、FIFO204Dに格納されているアドレスがあるかどうかをさらに判断する。ステップS15において、書込アドレス判定回路206は、FIFO204Dに格納されているアドレスが存在するか否かを判断する。FIFO204Dにアドレスが存在すると判断されれば、ステップS115に処理が進み、ステップS115においてFIFO204Dに格納されているアドレスがメモリ100側へ出力される。一方、FIFO204Dにアドレスが存在しないと判断されれば、再度ステップS11に処理が戻り、ステップS11~ステップS15が判断される。図7は、メモリ100の書込み動作を説明するためのブロック図である。説明を容易にするために、メモリアレイ10A~10Dの場合について説明する。図7を参照して、メモリ100は、メモリアレイ毎にそれぞれ対応して選択回路14A~14Dおよび読み書き制御回路112A~112Dを含む。メモリ100は、コマンド信号COMおよびクロック信号CLK2が与えられる帯域判定回路46と、FIFOメモリ32と、パラレル-シリアル変換回路44とをさらに含む。選択回路14A~14Dの入力端子には、帯域判定回路46からの出力信号と、クロック信号CLK2が与えられる。メモリアレイ10Aに外部データが書込まれる場合について説明する。たとえば、外部データが入力され、FIFOメモリ32に一時的に格納される。この外部データの帯域が内部のメモリの帯域実力処理速度ともいう。の範囲内であれば、FIFOメモリ32から格納されたデータがパラレル-シリアル変換回路44に出力される。なお、内部のメモリの帯域実力は、メモリ100中の複数のメモリアレイ10のそれぞれの状態が活性化状態であるか否かで定められ、所定時間ごとに更新する。そして、読み書き制御回路からの出力信号により、選択回路14AがON状態となり、メモリアレイ10Aにクロック信号CLK2が供給されアクティブ状態となる。一方、外部データの帯域が内部のメモリの帯域実力の範囲外であれば、まず、FIFOメモリ32から格納されたデータのうちの内部のメモリの帯域実力の範囲内のデータがパラレル-シリアル変換回路44に出力され、外部データのうちの内部のメモリの帯域実力の範囲外のデータについては、FIFOメモリ32に格納される。そして、読み書き制御回路からの出力信号により、選択回路14AがON状態となり、メモリアレイ10Aにクロック信号CLK2が供給されアクティブ状態となり、メモリアレイ制御回路12によって出力されたデータは、メモリアレイ10Aに書込まれる。次に、まだFIFOメモリ32に格納されている残余のデータは、次のクロック信号に応じてメモリ100の帯域実力の範囲内でデータが読出され、メモリアレイ制御回路12によってメモリアレイ10Aへ書込みが行われる。また、残余のデータは、外部データの帯域が低下した場合、あるいは、内部のメモリの帯域実力に余裕が生じたときを利用して、内部のメモリの帯域実力を高めることなく、出力される。なお、さらに新たなデータが外部から入力された場合には、内部のメモリの帯域実力の範囲内で、残余のデータの全部または一部と新たなデータの全部または一部とを合わせてパラレル-シリアル変換回路44に出力する。一方、帯域判定回路46は、上記のFIFOメモリ32の動作に並行して、内部のメモリの帯域実力を次の更新時に高めるように調整を行う。なお、メモリアレイ10Aに書込まれた後に、そのデータが有効データか否かについては、以下のように判断される。有効データが存在する場合には、Hレベルの信号が選択回路14Aの第1の入力端子に与えられ、一方、有効データが存在しない場合には、Lレベルの信号が選択回路14Aの第1の入力端子に与えられる。選択回路14Aの第2の入力端子には、共通のクロック信号CLK2が与える。そうすると、選択回路14Aの第1の入力端子にHレベルの信号が入力される場合は対応するメモリアレイ10Aにクロック信号CLK2が供給されアクティブ状態となる。一方、選択回路14Aの第1の入力端子にLレベルの信号が入力される場合には、選択回路14Aの出力信号はLレベルとなり、クロック信号が供給されず、メモリアレイ10Aは非アクティブ状態となる。クロック信号を例にとって説明したが、同様に帯域判定回路46の出力信号および読み書き制御回路からの出力信号を用いてメモリアレイ10Aへの電源の供給を制御してもよい。すなわち、有効データがメモリアレイ10Aに存在する場合にのみクロック信号CLK2が与えられ、メモリアレイ10Aのメモリセルはリフレッシュ動作等を行い、メモリセルに有効データが記憶されている状態を継続させる。反対に、有効データがメモリアレイ10Aに存在しない場合には、クロック信号CLK2あるいは電源が供給されず、有効データを有しないメモリアレイへの消費電力を削減することができる。なお、帯域判定回路46は、コマンド間隔により帯域の高低を判断する。帯域が高い場合には、たとえば、メモリアレイ10A~10Dへの同時書込みをさせるために、帯域判定回路46からHレベルの出力信号が選択回路14A~14Dの第1の入力端子に与えられる。一方、選択回路14A~14Dの第2の入力端子にはクロック信号CLK2が与えられる。そして、選択回路14A~14Dの各々はそれぞれ対応するメモリアレイ10A~10Dをアクティブ状態となるように選択する。また、パラレル-シリアル変換回路44は、帯域判定回路46からの出力信号に制御され、メモリアレイ10A~10Dにデータが入力されるようにパラレル-シリアル変換が行われる。一方、帯域が低いときには、たとえば、メモリアレイ10Aのみで十分書込むことができる場合には、選択回路14Aの第1の入力端子には帯域判定回路46のHレベルの出力信号が与えられ、その他の選択回路14B~14Dの第1の入力端子には帯域判定回路46のLレベルの出力信号が与えられる。一方、選択回路14A~14Dの第2の入力端子にはクロック信号CLK2が与えられる。そして、メモリアレイ10Aのみがアクティブ状態になるように選択され、その他のメモリアレイ10B~10Dについては非アクティブ状態になるように選択される。また、パラレル-シリアル変換回路44は、帯域判定回路46からの出力信号に制御され、メモリアレイ10Aにデータが入力されるようにパラレル-シリアル変換が行われる。また、パラレル-シリアル変換回路44は、メモリ装置内部に設ける必要はなく、外部でパラレル-シリアル変換されたデータを入力してもよい。この構成により、帯域の高低に基づき、必要なメモリアレイをアクティブ状態に選択し、その他のメモリアレイにはクロック信号あるいは電源を供給しないことにより、消費電力を抑えることができる。[検討例]図16は、検討例のメモリアレイと読み書き制御回路との動作を説明するためのメモリ100Xの一部を示すブロック図である。図16、図7を参照して、実施の形態のメモリ100と比較しつつ、検討例のメモリ100Xを説明する。検討例のメモリ100Xは、実施の形態のメモリ100の構成を踏まえつつ、選択回路14A~14Dを有しない構成である。従って、クロック信号CLK2がメモリアレイ10A~10Dのそれぞれに直接与えられる。この検討例では、常にクロック信号CLK2図示せずがメモリアレイ10A~10Dの全てに与えられている。しかし、このような構成にした場合には、不要なデータがあるメモリアレイにもクロック信号CLK2あるいは電源が供給されているため、消費電力の増大を招く。従って、図1に示した実施の形態の半導体装置1に含まれるメモリ100では、検討例のように、クロック信号CLK2が全てのメモリアレイに供給されるような構成を取らず、メモリ100が、読み書き制御回路112と、選択回路14A~14Dとを含むことによって、不要なメモリアレイの消費電力を削減することができる。図8は、実施の形態の外部データの帯域が高い場合の動作を説明するためのタイミングチャートである。ここで、外部データの帯域は、内部のメモリの帯域実力の範囲内である場合について説明する。図8を参照して、まず、時間T1~T3において、制御信号端子2から書込みコマンドWが連続して入力され、各書込みコマンドWにそれぞれ対応する書込みデータDa,Db,Dcがデータ入力端子6から入力される。このように短時間に連続して複数の書込みコマンド信号が入力されているため、帯域判定回路46は帯域が高いと判定し、制御回路42およびパラレル-シリアル変換回路44を制御する信号を出力する。この出力信号を受けて、制御回路42およびパラレル-シリアル変換回路44制御回路42およびパラレル-シリアル変換回路44によって、メモリアレイ10A~10Dの各々をアクティブ状態にして、同時に書込みが行われる。具体的には、時間T1において、書込みコマンドWとそのデータDaがそれぞれ制御信号端子2およびデータ入力端子6に与えられる。続けて、時間T2、時間T3において同様の動作が行われる。このような短時間に連続して書込みコマンドWが入力されたときには、メモリアレイ10A~10Dにクロック信号または電源が供給され、メモリアレイ10A~10Dの全てがアクティブ状態になるように選択される。これによってデータをメモリアレイ10A~10Dに均等に分散して書込むことができ、書込み時間の短縮化が図られる。すなわち、時間T1において、入力されたデータDaを所定の時間で書込ませるためには、メモリアレイ10A~10Dが必要と判定され、データDaを均等分割したデータDa0~Da3をそれぞれメモリアレイ10A~10Dに分散書込みが行われる。続けて、時間T2、時間T3において同様の動作が行われる。図9は、実施の形態の外部データの帯域が低い場合の動作を説明するためのタイミングチャートである。ここで、外部データの帯域は、内部のメモリの帯域実力の範囲内である場合について説明する。図9を参照して、時間T1、T5、T9において、制御信号端子2から書込みコマンドWが入力され、各書込みコマンドWにそれぞれ対応する書込みデータDa,Db,Dcがデータ入力端子6から入力される。このように連続して複数の書込みコマンド信号が入力されるが、次のコマンド入力されるまでの時間コマンド間隔に各データがメモリセルに書込むことができる程度の時間が与えられるため、帯域判定回路46は帯域が低いと判定し、制御回路42およびパラレル-シリアル変換回路44を制御する信号を出力する。この出力信号を受けて、制御回路42およびパラレル-シリアル変換回路44制御回路42およびパラレル-シリアル変換回路44によって、メモリアレイ10Aのみがアクティブ状態に選択され、残余のメモリアレイ10B~10Dは非アクティブ状態に選択される。具体的に、時間T1において、書込みコマンドWとそのデータDaがそれぞれ制御信号端子2およびデータ入力端子6に与えられる。続けて、時間T2、時間T3において同様の動作が行われる。このように書込みコマンドWとともに書込みデータが連続して入力されるが、コマンド間隔が広く、同時に書込む必要がない場合には、メモリアレイ10Aのみがアクティブ状態にされ、その他のメモリアレイ10B~10Dについては、クロック信号あるいは電源を供給しないことにより非アクティブ状態にすることで消費電力を削減することができる。すなわち、時間T1において、入力されたデータDaを所定の時間で書込ませるために、メモリアレイ10Aで十分と判定され、他のメモリアレイ10B~10Dには書込みを行わず、データDaを分割したデータDa0~Da3をメモリアレイ10Aに連続書込みを行う。続けて、時間T2、時間T3において同様の動作が行われる。図8、図9を用いて説明したように、外部データの帯域が内部のメモリの帯域実力の範囲内の場合には、書込みミスも生じない。しかしながら、内部のメモリの帯域実力に対して、外部のデータの帯域が高い場合には、書込みミスを生じる可能性もあるため、本実施の形態に設けたFIFOメモリ32によって、上記問題を解消する。具体的には以下に説明する。図10は、実施の形態のFIFOメモリ32の動作を説明するための図である。図10を参照して、外部からメモリアレイに書込まれるデータがデータ入力端子6に入力され、FIFOメモリ32に格納される。この格納されたデータは、入力順に一時的に格納され、入力順に出力される。ここで、外部データの帯域が内部のメモリの帯域実力の範囲内であるときは、外部データは、FIFOメモリ32を格納されるが、そのデータは即座に出力される。一方、外部データの帯域が内部のメモリの帯域実力の範囲外であるときは、外部データのうちのメモリの帯域実力の範囲内のデータは即座に出力され、外部データのうちのメモリの帯域実力の範囲外のデータがFIFOメモリ32に格納される。この後者のデータは、次のクロック信号に応じて、内部のメモリの帯域実力FIFOメモリ32から出力される。このように、本実施の形態にFIFOメモリ32を設けることにより、外部データの帯域が内部のメモリの帯域実力の範囲外であっても、書込みミスがなくメモリセルに書込むことができる。図11は、実施の形態の動作を説明するための帯域予測動作の一例を示す図である。図11を参照して、縦軸に帯域が示され、横軸に時間が示されている。波形W1は、入力される外部データの帯域を示す。また、理解を容易にするために、矩形X1は、帯域予測による内部のメモリの帯域実力を合わせて示す。内部のメモリの帯域実力は、所定の時間ごとに変化する。具体的には、時刻0から時刻TA4の時間での外部データの帯域は、緩やかな変化のため、帯域予測によるメモリの帯域実力の範囲内に収まる。しかしながら、時刻TA4から時刻TA5の間で生じる外部データの帯域が減少し、その後、一転、急激に増加したときには帯域予測が困難になる。すなわち、時刻TA8から時刻TA5まで、外部データの帯域が内部のメモリの帯域実力を超えてしまうことになる。そこで、実施の形態の半導体装置の入力部にFIFOメモリ32を設けることにより、内部のメモリの帯域実力の範囲外の外部データを一旦FIFOメモリ32に格納し、この格納されたデータは、次のクロック信号に応じてメモリアレイに書込むことにより、書込みミスをなくすことができる。また、更新により、内部のメモリの帯域実力も高くなるため、FIFOメモリ32内に格納されているデータも徐々に減少することになる。なお、少しの予測が外れても書込みミスが発生しないように余裕をもった帯域実力に予め設定する方法もあるが、これでは常にメモリアレイを活性化状態にしておく必要がなり、消費電力の増大につながる。メモリ内の転送レートを変更するには、周波数の変更もしくは書込みデータ量の変更で行う。制御回路42は、パラレル-シリアル変換回路44が一度に書込む量を変更するように制御し、外部データの転送レートを制御する。[実施の形態の変形例]図12は、半導体装置1に含まれるメモリ100の変形例であるメモリ100Aの構成を概略的に示すブロック図である。図2のメモリ100と比較しつつ、メモリ100Aについて説明する。図2、図12を参照して、メモリ100Aにおいて、FIFOメモリ32Aは、FIFOメモリ32A自身の状態たとえば、外部データが格納されていることなどに関する情報を帯域判定回路46Aに送信する。この情報により、帯域判定回路46Aは、外部データの帯域が高いときに、これに対応して、内部のメモリの帯域実力も高くできる。したがって、外部のデータのデータ転送が円滑に進む。なお、他のメモリ100Aの構成は、メモリ100の構成と同様であるため、ここでは説明は繰返さない。図13は、メモリ100Aの書込み動作を説明するためのブロック図である。説明を容易にするために、メモリアレイ10A~10Dの場合について説明する。図7に示したメモリ100の構成と比較しつつ、メモリ100Aを説明する。図13を参照して、メモリ100Aは、上述したように、FIFOメモリ32A自身の状態たとえば、外部データが格納されていることなどに関する情報を帯域判定回路46Aに送信する。具体的には、上述した読出しポインタや書込みポインタの情報を読み出すことで、FIFOメモリ32Aの状態がわかる。他の構成については、メモリ100と同様なため、ここでは説明は繰返さない。ここで理解を容易にするため、外部データの帯域が内部のメモリの帯域実力より高いときにメモリアレイ10Aに外部データが書込まれる場合について説明する。メモリ100では、内部のメモリの帯域実力は、所定時間ごとに更新される。メモリ100Aについても同様であるが、ただし、メモリ100Aは、外部データの帯域に応じた期間に応じて内部のメモリの帯域実力を調整することもできる。具体的には、FIFOメモリ32Aから、FIFOメモリ32Aの現状の状態を示す情報が帯域判定回路46Aに送信されるため、帯域判定回路46Aは、この情報に基づき、制御回路42に内部のメモリの帯域実力を調整するように信号を送信する。このため、所定期間経過前に内部のメモリの帯域実力を変更できる。従って、更新前の内部のメモリの帯域実力に応じて、読み書き制御回路からの出力信号により、選択回路14AがON状態となり、メモリアレイ10Aにクロック信号CLK2が供給されアクティブ状態となり、出力されたデータは、メモリアレイ制御回路12図示せずによってメモリアレイ10Aに書込まれる。次に、まだFIFOメモリ32Aに格納されている残余のデータは、更新後の内部のメモリの帯域実力に応じて、データが読出され、メモリアレイ制御回路12によってメモリアレイ10Aへ書込みが行われる。なお、この動作前に、内部のメモリの帯域実力が更新された場合には、後述するように更新後の帯域実力の範囲内でFIFOメモリ32Aからデータが読込まれ、対応するメモリアレイに書込みが行われる。なお、さらに新たなデータが外部から入力された場合には、内部のメモリの帯域実力の範囲内で、残余のデータの全部または一部と新たなデータの全部または一部とが合わせてパラレル-シリアル変換回路44に出力される。このとき、上記のFIFOメモリ32Aの動作に並行して、帯域判定回路46Aは選択回路14B,14C,...,14Nの少なくとも1つにHレベルの信号を与え、選択回路14B,14C,...,14Nの少なくとも1つに対応するメモリアレイ10が活性化状態になる。これにより、クロック信号はメモリアレイ10に供給され、メモリアレイ10は活性化する。内部のメモリの帯域実力は上昇するため、外部データを書込みミスなく処理することができる。なお、他の動作については、実施の形態と同様であるため、ここでは説明は繰返さない。また、外部データの帯域が内部のメモリの帯域実力の範囲内である場合は、図7を用いて説明したのと同様な動作になるため、ここでは説明は繰返さない。図14は、実施の形態の変形例のFIFOメモリ32Aの動作を説明するための図である。図14を参照して、図10で示した実施の形態のFIFOメモリ32と異なり、実施の形態の変形例のFIFOメモリ32Aは、FIFOメモリ32A自身の状態の情報を帯域判定回路46Aに送信し、たとえば、FIFOメモリ32Aに外部データが格納されている場合には、外部データの帯域と比較して、内部のメモリの帯域実力が劣っていることからこれを回復するように、内部のメモリの帯域実力を更新することができる。このように、本実施の形態の変形例のようにFIFOメモリ32Aから帯域判定回路46AにFIFOメモリ32Aの情報を送信することにより、外部データの帯域に応じて、内部のメモリの帯域実力を更新することができ、書込みミスがなくメモリセルに書込むことができる。図15は、実施の形態の変形例の動作を説明するための帯域予測動作の一例を示す図である。図15を参照して、縦軸に帯域が示され、横軸に時間が示されている。波形W1は、入力される外部データの帯域を示す。また、理解を容易にするために、矩形X1は、帯域予測による内部のメモリの帯域実力を合わせて示す。内部のメモリの帯域実力は、所定の時間ごとに変化する。具体的には、時刻0から時刻TA4の時間での外部データの帯域は、緩やかな変化のため、帯域予測によるメモリの帯域実力の範囲内に収まる。しかしながら、時刻TA4から時刻TA5の間で生じる外部データの帯域が減少し、その後、一転、急激に増加したときには帯域予測が困難になる。すなわち、時刻TA8から時刻TA5まで、外部データの帯域が内部のメモリの帯域実力を超えてしまうことになる。しかしながら、時刻TA8から外部データの帯域が内部のメモリの帯域実力を超えている状態、すなわち、FIFOメモリ32に外部データの一部が格納されている状態の情報が帯域判定回路46に送信されることにより、内部のメモリの帯域実力の所定期間前に帯域判定回路は、内部のメモリの帯域実力を調整することができる。このように、本実施の形態の変形例のようにFIFOメモリ32Aから帯域判定回路46AにFIFOメモリ32Aの情報を送信することにより、外部データの帯域に応じて、内部のメモリの帯域実力を更新することができ、書込みミスがなくメモリセルに書込むことができる。また、更新するまでの所定時間を経過前に、内部のメモリの帯域実力を高めることができ、外部データの帯域に対応して、効率よく対応することができる。なお、他の動作については、実施の形態と同様であるため、ここでは説明は繰返さない。実施の形態およびこの変形例の構成をとることにより、メモリに入力される外部データの帯域が、内部のメモリの帯域実力に対して高い場合でも、データの書込みミスを減少でき、消費電力も抑えることができる。最後に、再び図1等を参照して本実施の形態について総括する。実施の形態およびその変形例は、図2、図7、図12、図13の示すように、複数のメモリアレイ10を有するメモリと、複数のメモリアレイ10に書込みする外部データを入力する入力部と、入力部と複数のメモリアレイ10との間に設けられ、外部データを一時的に格納するFIFOメモリ32またはFIFOメモリ32Aと、複数のメモリアレイ10にそれぞれ対応して設けられる複数のメモリアレイ制御回路12とを備え、メモリ100,100Aの処理速度は複数あり、処理速度は、メモリ100,100A中の複数のメモリアレイ10のそれぞれの状態が活性化状態であるか否かで定められ、メモリアレイ制御回路12は、第1の動作として、記憶部に格納されたデータであって、メモリ100,100Aの処理速度のうち第1の処理速度で処理可能なデータを読出し、複数のメモリアレイ10へ書込みし、メモリアレイ制御回路12は、第2の動作として、残余データのうちメモリ100,100Aの処理速度のうち第2の処理速度で処理可能なデータを読出し、複数のメモリアレイ10へ書込みを行い、複数のメモリアレイ10にデータを書込むために入力されるコマンドのコマンド間隔に基づいて帯域を判定する帯域判定回路46または帯域判定回路46Aをさらに備え、帯域判定回路46は、第1および第2の動作と並行して、外部データを処理可能なようにメモリ100,100Aの処理速度を高くするように複数のメモリアレイ10の状態を調整する。好ましくは、図2、図7の示すように、メモリ100の処理速度は、外部データの帯域の変化速度に応じて所定期間毎に更新される。好ましくは、図12、図13の示すように、メモリ100Aの処理速度は、外部データの帯域の変化速度に応じた期間ごとに更新される。さらに好ましくは、FIFOメモリ32は、帯域判定回路46AにFIFOメモリ32Aに関する情報を送信し、メモリ100Aの処理速度は、所定時間毎に更新され、帯域判定回路46Aは情報に基づき、メモリ100Aの処理速度を所定時間経過前に更新するために、複数のメモリアレイ10のうち非活性化状態であるメモリアレイを活性化状態にするように調整する。さらに好ましくは、図7、図13の示すように、FIFOメモリ32またはFIFOメモリ32AはFirst-in-First-outメモリを含む。好ましくは、図3、図4の示すように、複数のメモリアレイ制御回路12A,12B,...,12Nの各々は、対応するメモリアレイへの読み書き動作を制御する読み書き制御回路112A,112B,...,112Nを含み、読み書き制御回路112A,112B,...,112Nは、書込コマンドが入力されるとカウント数が加算され、読出コマンドが入力されるとカウント数が減算されるカウンタ114A,114B,...,114Nと、カウンタ114A,114B,...,114Nのカウント数に基づき、対応するメモリアレイに有効データが存在するかどうかを判定する判定回路116A,116B,...,116Nとを含む。好ましくは、図1、図5、図6の示すように、半導体装置は、メモリ制御部をさらに備え、メモリ制御部は、読出完了した読出アドレスを管理するアドレス管理回路を含み、アドレス管理回路は、複数のメモリアレイ10A,10B,...,10Nにそれぞれ対応する複数のFIFO204A~204Dと、読出アドレスを格納するバッファメモリを複数のFIFO204A~204Dから特定するバッファメモリ特定回路202と、FIFO204A~204Dを順次参照して書込動作のときに必要な書込アドレスを判定する書込アドレス判定回路206とを有する。以上説明したように、各実施の形態により、メモリに入力される外部データの帯域が高いときでも、FIFOメモリを設けることで、データの書込みミスを減少することができる。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"