"互いに交差する複数の第1及び第2の配線、並びにこれら複数の第1及び第2の配線の各交差部に設けられたメモリセルを有するメモリセルレイヤを複数積層してなるメモリセルアレイを備え、前記メモリセルは、前記メモリセルアレイの積層方向に積層された可変抵抗素子及び非オーミック素子を有し、所定の前記メモリセルレイヤのメモリセルである第1のメモリセルの前記可変抵抗素子及び非オーミック素子の積層順と、他の前記メモリセルレイヤのメモリセルである第2のメモリセルの前記可変抵抗素子及び非オーミック素子の積層順が同じであり、前記第1及び第2のメモリセルは、前記メモリセルアレイの下層から上層にかけて次第に断面積が小さくなるテーパー形状であり、前記第1及び第2メモリセルのサイズは、均一であることを特徴とする不揮発性半導体記憶装置。前記第1又は第2の配線は、積層方向に隣接する2つの前記メモリセルレイヤで共有されていることを特徴とする請求項1記載の不揮発性半導体記憶装置。前記非オーミック素子は、前記メモリセルアレイの積層方向に積層されたP型半導体及びN型半導体を含むダイオードであり、所定の前記メモリセルレイヤのダイオードと、隣接する前記メモリセルレイヤのダイオードとは、P型半導体とN型半導体の積層順が逆であることを特徴とする請求項2記載の不揮発性半導体記憶装置。前記メモリセルは、前記メモリセルアレイの下層から上層にかけて前記非オーミック素子、前記可変抵抗素子の順に積層されていることを特徴とする請求項1~3のいずれか1項記載の不揮発性半導体記憶装置。前記メモリセルは、前記メモリセルアレイの下層から上層にかけて前記可変抵抗素子、前記非オーミック素子の順に積層されていることを特徴とする請求項1~3のいずれか1項記載の不揮発性半導体記憶装置。本発明は、各メモリセルレイヤのメモリセルの積層順序を同じにすることで、メモリセルレイヤ間に生ずるメモリセル特性のばらつきを低減した積層構造の不揮発性半導体記憶装置を提供する。本発明の一態様に係る不揮発性半導体記憶装置は、互いに交差する複数の第1及び第2の配線、並びにこれら複数の第1及び第2の配線の各交差部に設けられたメモリセルを有するメモリセルレイヤを複数積層してなるメモリセルアレイを備える。前記メモリセルは、前記メモリセルアレイの積層方向に積層された可変抵抗素子及び非オーミック素子を有し、所定の前記メモリセルレイヤのメモリセルの前記可変抵抗素子及び非オーミック素子の積層順と、他の前記メモリセルレイヤのメモリセルの前記可変抵抗素子及び非オーミック素子の積層順が同じであることを特徴とする。本発明によれば、各メモリセルレイヤのメモリセルの積層順序を同じにすることで、メモリセルレイヤ間に生ずるメモリセル特性のばらつきを低減した積層構造の不揮発性半導体記憶装置を提供することができる。以下、図面を参照しながら、本発明に係る不揮発性半導体記憶装置の実施の形態について詳細に説明する。[第1の実施形態][全体構成]図1は、本発明の第1の実施の形態に係る不揮発性メモリのブロック図である。この不揮発性メモリは、後述するReRAM可変抵抗素子を使用したメモリセルをマトリクス状に配置したメモリセルアレイ1を備える。メモリセルアレイ1のビット線BL方向以下、カラム方向と呼ぶこともあるに隣接する位置には、メモリセルアレイ1のビット線BLを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うカラム制御回路2が設けられている。また、メモリセルアレイ1の第1の配線であるワード線WL方向以下、ロウ方向と呼ぶこともあるに隣接する位置には、メモリセルアレイ1のワード線WLを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するロウ制御回路3が設けられている。データ入出力バッファ4は、図示しない外部のホストにI/O線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ4は、受け取った書き込みデータをカラム制御回路2に送り、カラム制御回路2から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ4に供給されたアドレスは、アドレスレジスタ5を介してカラム制御回路2及びロウ制御回路3に送られる。また、ホストからデータ入出力バッファ4に供給されたコマンドは、コマンドインタフェース6に送られる。コマンドインタフェース6は、ホストからの外部制御信号を受け、データ入出力バッファ4に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン7に転送する。ステートマシン7は、この不揮発性メモリ全体の管理を行うもので、ホストからのコマンドを受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。また、外部のホストは、ステートマシン7が管理するステータス情報を受け取り、動作結果を判断することも可能である。また、このステータス情報は書き込み、消去の制御にも利用される。また、ステートマシン7によってパルスジェネレータ9が制御される。この制御により、パルスジェネレータ9は任意の電圧、任意のタイミングのパルスを出力することが可能となる。ここで、形成されたパルスはカラム制御回路2及びロウ制御回路3で選択された任意の配線へ転送することが可能である。なお、メモリセルアレイ1以外の周辺回路素子は配線層に形成されたメモリアレイ1の直下のシリコンSi基板に形成可能であり、これにより、この不揮発性メモリのチップ面積は、ほぼメモリセルアレイ1の面積に等しくすることも可能である。[メモリセルアレイ及びその周辺回路]図2は、メモリセルアレイ1の一部の斜視図、図3は、図2におけるI-I ́線で切断して矢印方向に見たメモリセル1つ分の断面図である。複数本の第1の配線としてワード線WL0~WL2が平行に配設され、これと交差して複数本の第2の配線であるビット線BL0~BL2が平行に配設され、これらの各交差部に両配線に挟まれるようにメモリセルMCが配置される。第1及び第2の配線は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばW、WSi、NiSi、CoSi等を用いることができる。メモリセルMCは、図3に示すように、可変抵抗素子VRと非オーミック素子NOの直列接続回路からなる。可変抵抗素子VRとしては、電圧印加によって、電流、熱、化学エネルギ等を介して抵抗値を変化させることができるもので、上下にバリアメタル及び接着層として機能する電極EL2、EL3が配置される。電極材としては、Pt、Au、Ag、TiAlN、SrRuO、Ru、RuN、Ir、Co、Ti、TiN、TaN、LaNiO、Al、PtIrOx、PtRhOx、Rh/TaAlN等が用いられる。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。可変抵抗素子VRは、遷移元素となる陽イオンを含む複合化合物であって陽イオンの移動により抵抗値が変化するものReRAMを用いることができる。図4は、この可変抵抗素子の例を示す図である。この可変抵抗素子VRは、電極層11、13の間に記録層12を配置してなる。記録層12は、少なくとも2種類の陽イオン元素を有する複合化合物から構成される。陽イオン元素の少なくとも1種類は電子が不完全に満たされたd軌道を有する遷移元素とし、且つ隣接する陽イオン元素間の最短距離は、0.32nm以下とする。具体的には、化学式AxMyXzAとMは互いに異なる元素で表され、例えばスピネル構造AM2O4、イルメナイト構造AMO3、デラフォサイト構造AMO2、LiMoN2構造AMN2、ウルフラマイト構造AMO4、オリビン構造A2MO4、ホランダイト構造AxMO2、ラムスデライト構造AxMO2、ペロブスカイト構造AMO3等の結晶構造を持つ材料により構成される。図4の例では、AがZn、MがMn、XがOである。記録層12内の小さな白丸は拡散イオンZn、大きな白丸は陰イオンO、小さな黒丸は遷移元素イオンMnをそれぞれ表している。記録層12の初期状態は高抵抗状態であるが、電極層11を固定電位、電極層13側に負の電圧を印加すると、記録層12中の拡散イオンの一部が電極層13側に移動し、記録層12内の拡散イオンが陰イオンに対して相対的に減少する。電極層13側に移動した拡散イオンは、電極層13から電子を受け取り、メタルとして析出するため、メタル層14を形成する。記録層12の内部では、陰イオンが過剰となり、結果的に記録層12内の遷移元素イオンの価数を上昇させる。これにより、記録層12はキャリアの注入により電子伝導性を有するようになってセット動作が完了する。再生に関しては、記録層12を構成する材料が抵抗変化を起こさない程度の微小な電流値を流せば良い。プログラム状態低抵抗状態を初期状態高抵抗状態にリセットするには、例えば記録層12に大電流を充分な時間流してジュール加熱して、記録層12の酸化還元反応を促進すれば良い。また、セット時と逆向きの電場を印加することによってもリセット動作が可能である。非オーミック素子NOは、例えば、aショットキーダイオード、bPN接合ダイオード、cPINダイオード等の各種ダイオード、dMIMMetal-Insulator-Metal構造、eSIS構造Silicon-Insulator-Silicon等からなる。ここにもバリアメタル層、接着層を形成する電極EL1、EL2を挿入しても良い。また、ダイオードを使用する場合はその特性上、ユニポーラ動作を行うことができ、また、MIM構造、SIS構造等の場合にはバイポーラ動作を行うことが可能である。なお、上述したメモリ構造を複数積層することで三次元構造とすることもできる。図5は、非オーミック素子NOとしてダイオードSDを用いたメモリセルアレイ1及びその周辺回路の回路図である。ここでは、説明を簡単にするため、1層構造であるとして説明を進める。図5において、メモリセルMCを構成するダイオードSDのアノードはワード線WLに接続され、カソードは可変抵抗素子VRを介してビット線BLに接続されている。各ビット線BLの一端はカラム制御回路2の一部である選択回路2aに接続されている。また、各ワード線WRの一端はロウ制御回路3の一部である選択回路3aに接続されている。選択回路2aは、ビット線BL毎に設けられた、ゲート及びドレインが共通接続された選択PMOSトランジスタQP0及び選択NMOSトランジスタQN0からなる。選択PMOSトランジスタQP0のソースは、高電位電源Vccに接続されている。選択NMOSトランジスタQN0のソースは、書き込みパルスを印加すると共にデータ読み出し時に検出すべき電流を流すビット線側ドライブセンス線BDSに接続されている。トランジスタQP0、QN0の共通ドレインは、ビット線BLに接続され、共通ゲートには、各ビット線BLを選択するビット線選択信号BSiが供給されている。また、選択回路3aは、ワード線WL毎に設けられた、ゲート及びドレインが共通接続された選択PMOSトランジスタQP1及び選択NMOSトランジスタQN1からなる。選択PMOSトランジスタQP1のソースは、書き込みパルスを印加すると共にデータ読み出し時に検出すべき電流を流すワード線側ドライブセンス線WDSに接続されている。選択NMOSトランジスタQN1のソースは、低電位電源Vssに接続されている。トランジスタQP1、QN1の共通ドレインは、ワード線WLに接続され、共通ゲートには、各ワード線WLを選択するワード線選択信号/WSiが供給されている。なお、以上は、メモリセルが個別に選択されるのに適した例を示したが、選択されたワード線WL1につながる複数のメモリセルMCのデータを一括で読み出す場合には、各ビット線BL0~BL2に対して個別にセンスアンプが配置され、各ビット線BL0~BL2は、ビット線選択信号BSで、選択回路2aを介して、個別にセンスアンプに接続される。また、メモリセルアレイ1は、図5に示した回路とは、ダイオードSDの極性を逆にして、ビット線BL側からワード線WL側に電流が流れるようにしても良い。図6は、上述したメモリ構造を一段含む不揮発性メモリの断面図である。ウェル22が形成されたシリコン基板21上には周辺回路を構成するトランジスタの不純物拡散層23及びゲート電極24が形成されている。その上に第1層間絶縁膜25が堆積されている。この第1層間絶縁膜25には、シリコン基板21の表面に達するビア26が適宜形成されている。第1層間絶縁膜25の上には、メモリセルアレイの第1の配線であるワード線WLを構成する第1メタル27が、例えばW等の低抵抗金属で形成されている。この第1メタル27の上層に、バリアメタル28が形成されている。なお、第1メタル27の下層にバリアメタルを形成しても良い。これらのバリアメタルは、Ti及びTiNの両方又は一方により形成することができる。バリアメタル28の上方には、ダイオード等の非オーミック素子29が形成されている。この非オーミック素子29の上には、第1電極30、可変抵抗素子31及び第2電極32がこの順に形成されている。これにより、バリアメタル28から第2電極32までがメモリセルMCとして構成されている。なお、第1電極30の下部及び第2電極32の上部にバリアメタルが挿入されていても良いし、第2電極32の下側及び下部電極の上側にバリアメタル、接着層等が挿入されていても良い。また、第2電極32の上部にCMP等のストッパを挿入しても良い。隣接するメモリセルMCとメモリセルMCとの間は第2層間絶縁膜34及び第3層間絶縁膜35で埋められている但し、第2層間絶縁膜34は、図6では図示していない。更に、メモリセルアレイの各メモリセルMCの上にワード線WLと直交する方向に延びる第2の配線であるビット線BLを構成する第2メタル36が形成されている。その上に、第4層間絶縁膜37及びメタル配線層38が形成され、抵抗変化型メモリである不揮発性メモリが形成されている。なお、多層構造を実現するためには、バリアメタル28から第2電極32までの積層とメモリセルMC間の第2,第3層間絶縁膜34、35の形成を、必要な層数分だけ繰り返せば良い。[不揮発性メモリの製造方法]次に、図6に示した本実施形態に係る不揮発性メモリの製造方法について説明する。ここでは、説明を簡単にするため、メモリセルレイヤが1層の場合について説明する。シリコン基板21上にまず必要な周辺回路を構成するトランジスタ等を形成するためのFEOLFrontEndOfLineプロセスを実行し、その上に第1層間絶縁膜25を堆積させる。また、ビア26もここで作成しておく。続いて、第1メタル27以降の上層部を形成する。図7~図12は、上層部の形成工程を工程順に示した斜視図である。これら図7~図12を適宜参照しながら、上層部の形成プロセスを説明する。上述したように、第1層間絶縁膜25及びビア26が形成されたら、その上にメモリセルレイヤの第1メタル27となる層27a第1の配線材料を堆積し、その後、メモリセル材料として、バリアメタル28となる層28aの形成、非オーミック素子29となる層29aの堆積、第1電極30となる層30aの堆積、可変抵抗素子31となる層31aの堆積、及び第2電極32となる層32aの堆積を順次実行する。以上の工程により、図7に示す上層部の積層体が形成される。続いて、積層体の上面に図示しないTEOS等のハードマスクを形成し、これをマスクとして第1の異方性エッチングを行い、図8に示すようなワード線WLに沿った第1の溝41を形成して積層体の分離を行う。続いて、溝41に第2層間絶縁膜34を埋め込む。この第2層間絶縁膜34の材料は絶縁性が良く、低容量、埋め込み特性が良いものが好適である。その後、CMP等による平坦化処理を行い、余分な第2層間絶縁膜34の除去と、第2電極32の露出を行ってブロック体を形成する。この平坦化処理後のブロック体を図9に示す。続いて、CMP後のブロック体の平坦化部に第2メタル36となるW等の層36a第2の配線材料を積層する。この工程後の状態を図10に示す。続いて、カラム方向のL/Sで、第2のエッチング加工を行う。これにより、図11に示すように、ワード線WLと直交するビット線BLに沿った第2の溝42が形成され、同時にワード線WLとビット線BLのクロスポイントに柱状に分離されたメモリセルMCが自己整合的に形成される。その後、第3層間絶縁膜35の埋め込みと第3層間絶縁膜35の平坦化を行うことにより、図12に示すようなクロスポイント型のメモリセルレイヤが形成可能となる。このように、べた膜の積み重ねから互いに直交するL/Sの2回のパターニングを行うことにより、自己整合的に配線とのずれの無いクロスポイントのセル部が形成される。また、以上の積層構造の形成を繰り返すことにより、多層構造のメモリセルアレイの形成が可能である。なお、図13に示すように、第1のエッチング加工後、第2層間絶縁膜34埋め込み前に、第1の溝41に対して酸化膜による保護膜51の形成をすることもできる。同様に、第2のエッチング加工後、第3層間絶縁膜35埋め込み前に、第2の溝42に対して参加膜による保護膜の形成をすることもできる。ここで、酸化膜は、Cr、W、V等のいわゆる希土類元素の酸化物を用いることができる。また、Al2O3、CuO、SiO2等も形成可能である。このように保護膜51を形成することで、セット時の抵抗値を最適化することができるとともに、金属酸化膜の側壁リーク電流を減少させることができる。また、データ保持特性の向上も図ることができる。以上のプロセスにより製造したメモリセルアレイの場合、全てのメモリセルレイヤにおけるメモリセルは、図3に示すように下層から上層に、配線/バリアメタル/ダイオード等の非オーミック素子/第1電極/可変抵抗素子/第2電極/配線の順に積層された構造になる。メモリセルレイヤを形成する場合、成膜、保護膜の形成等、多くの熱が加わるプロセスが行われる。このため、下層になるほど熱履歴の影響が大きくなる。本実施形態によれば、可変抵抗素子VRを非オーミック素子NOよりも上に積層することで、可変抵抗素子VRの断面積が小さくなる。そのため、セル電流を小さくすることができ、消費電力を低減させることができる。また、非オーミック素子NOを可変抵抗素子VRよりも下に積層することで、非オーミック素子NOの断面積が大きくなり、順方向電流が増大するばかりでなく、電流の許容最大値を大きくすることができる。一方、可変抵抗素子VRを非オーミック素子NOよりも下に積層した場合、セル電流を大きくすることができ、スイッチング確率の増大、耐久性の増大を期待することができる。更に、ダイオードのサイズが小さくなることから、ダイオードの逆方向電流を低減させることができる。このように、本実施形態によれば、積層構造を持つ半導体メモリのメモリセルの積層順序を各層同じにすることによって、可変抵抗素子VR及び非オーミック素子NOの各層間の特性のばらつきを低減させることが可能である。[第2の実施形態]本発明の第2の実施形態では、ワード線WLあるいはビット線BLを各メモリセルアレイで共有させた場合の積層構造のメモリセルアレイを有する不揮発性メモリについて説明する。まず、本実施形態に係る不揮発性メモリの製造方法を図14~図19を参照しながら説明する。始めに、図14に示すように、第1層間絶縁膜25が形成された後、ワード線WLをダマシン配線で作成するために、フォトリソグラフィによってワード線WL用のレジストパターンを作成する。その後、レジストがない部分に対して、酸化膜エッチングを行い、ロウ方向に延びる第1の溝141を形成する。続いて、図15に示すように、形成された第1の溝141に、例えば、TiN、W等の第1メタル27となる配線材料を埋め込む。その後、第1層間絶縁膜25と第1メタル27の上面をCMP等により平坦化する。これによって、ロウ方向に延びるワード線WLが形成される。続いて、図16に示すように、図15の工程によって平坦化された第1層間絶縁膜25及び第1メタル27の上面に、メモリセル材料として、バリアメタル28となる層28b、非オーミック素子29となる層29b、第1電極30となる層30b、可変抵抗素子31となる層31b、及び第2電極32となる層32bを順次堆積する。ここで、非オーミック素子29は、In-situドープされたポリシリコンp-Siからなり、下層から上層にかけてP型半導体/N型半導体となるPN接合ダイオードである。続いて、図17に示すように、ワード線WL第1メタル27と、後に形成されるビット線BL第2メタル36とのクロスポイント部にメモリセルが形成されるようフォトリソグラフィによって、レジストパターンを作成する。その後、深さが層28aの下面に至るまでの異方性エッチングを行い、柱状のメモリセルMCを形成する。その後、さらに露出した第1層間絶縁膜25、第1メタル27、及びメモリセルMCを覆うように、第2層間絶縁膜134を積層する。ここで第2層間絶縁膜134は、第2電極32上面から後の工程で形成するビット線BLの高さ分だけ高く堆積しておく。続いて、図18に示すように、第2層間絶縁膜134を堆積させた後、ビット線BLをダマシン配線で作成するために、フォトリソグラフィによってビット線BL用のレジストパターンを作成する。その後、レジストがない部分に対して、酸化膜エッチングを行い、第2電極32の上面を露出させる。これにより、カラム方向に延びる第2の溝142が形成される。続いて、図19に示すように、第2の溝142に、例えば、TiN、W等の第2メタル36となる配線材料を埋め込んだ後、第2層間絶縁膜134と第2メタル36の上面をCMP等により平坦化する。これによって、カラム方向に延びるビット線BLが形成される。別の形成方法として、第2層間絶縁膜134を堆積させた後、CMPを行い、一度平坦化を行う。この際、上部電極上にCMPのストッパを堆積させて使用しても良い。その後、ダマシン配線を作成するための層間絶縁膜を堆積させ、リソグラフィ、ビット線BLの堆積、CMPを行い、ビット線BLを形成させることもできる。以降、図16~図19の工程を繰り返すことで積層構造のメモリセルアレイを製造することができるが、その際、メタル配線のエッチング方向をロウ方向/カラム方向に交互に変更すること、ダイオードのP型半導体/N型半導体の積層順を交互に変更する必要がある。以上のようなプロセスによって製造されたメモリセルアレイの一部のカラム方向の断面図を図20に示す。図20のとおり、ワード線WLj及びビット線BLiのクロスポイントに形成されたメモリセルMCは、下層から上層にかけて電極EL1、非オーミック素子NOであるP型半導体/N型半導体からなるダイオード、電極EL2、可変抵抗素子VR、電極EL3の順に積層された構造となる。一方、上層のビット線BLi及びワード線WLj1のクロスポイントに形成されたメモリセルMC ́も、ダイオードが下層から上層にかけてN型半導体/P型半導体の順に積層されている点を除けば、メモリセルMCと同様の積層順序となっている。このとき、可変抵抗素子VRの上下の電極EL3、EL2も同様に入れ替えることができる。このように、ダイオードのP型半導体/N型半導体を上下層で逆にすることにより、基本的なメモリセルレイヤの積層順を変えることなく、隣接する2つのメモリセルレイヤで1つの配線図20の場合、ビット線BLiを共有することができる。比較例として、図29に、ワード線WLあるいはビット線BLを中心にしたミラー構造を有するメモリセルアレイの一部の断面図を示す。図29の場合、ワード線WLj及びビット線BLiのクロスポイントに形成されたメモリセルMCは、図20に示す本実施形態の場合と同様である。一方、メモリセルMC ́は、メモリセルMCと積層順序がまったく逆になっている。つまり、下層から上層にかけて電極EL3、可変抵抗素子VR、電極EL2、非オーミック素子NOであるN型半導体P型半導体からなるダイオード、電極EL1となっている。通常、エッチングによりメモリセルMCを形成した場合、メモリセルの形状は、下層から上層にかけて次第に断面積が小さくなるテーパー形状となる。その点、比較例によれば、1層毎にダイオード及び可変抵抗素子VRの積層順が逆転するため、メモリセルレイヤ間には、メモリセル特性のばらつきが生じることになる。しかし、本実施形態によれば、全てのメモリセルレイヤにおいて、可変抵抗素子VRとダイオード等の非オーミック素子との積層順序を同一にしているため、メモリセルのサイズが均一となり、第1の実施形態と同様、メモリセルレイヤ間に生じる特性のばらつきを低減させることができる。ここで、可変抵抗素子VRを上層に配置した場合、セット/リセット動作時のセル電流のサイズ依存性から、スイッチ時に流れるセル電流を小さくすることができ、消費電力を低減させることができる。また、スイッチング確率の増大、耐久性の向上も期待することができる。さらに、セル電流が大きくなった場合でも、ダイオードのサイズが相対的に大きいため、ダイオードの順方向電流を大きくすることができ、これによって、ダイオードの電流耐圧も大きくすることができる。一方、可変抵抗素子VRを下層に配置した場合、セル電流を大きくすることができ、スイッチング確率の増大、耐久性の増大を期待することができる。更に、ダイオードのサイズが小さくなることから、ダイオードの逆方向電流を低減させることができる。また、この効果は、図21に示すように、メモリセルMCを積極的にテーパー形状にすることで、より顕著に得ることができる。なお、上記説明では、ダイオード等の非オーミック素子の上層に可変抵抗素子を積層させたが、これとは逆に、可変抵抗素子の上層に非オーミック素子を積層させた場合であっても、メモリセルレイヤ間に生じるメモリセル特性のばらつきを低減させることができる。また、この場合、可変抵抗素子の断面積が大きくなるため、スイッチング確率の向上を図ることができる。[第3の実施形態]本発明の第3の実施形態では、エッチングによって、2つのメモリセルレイヤに対し同時にL/S加工を行う場合について説明する。この場合の不揮発性メモリのプロセスを図22~図27に示す。第2メタル36となる層36aの積層までは、ストッパ33となる層33aが、第2電極32となる層32a及び第2メタル36となる層36a間に介挿されている点を除き、第1の実施形態におけるプロセスの図7~図10と同様である。ここで、ストッパ33は、CMPの終点検知を助けるものである。その後、図22に示すように、第2メタル36となる層36aの上面に、上層のメモリセルレイヤのメモリセルMC ́のバリアメタル28 ́となる層28c、非オーミック素子29 ́となる層29c、第1電極30 ́となる層30c、可変抵抗素子31 ́となる層31c、第2電極32 ́となる層32c、及びストッパ33 ́となる層33cを順次堆積する。続いて、図23に示すように、カラム方向にL/Sで、バリアメタル28となる層28aの下面まで第2のエッチング加工を行う。これによって、ワード線WLjと直交するビット線BLiに沿った第2の溝242が形成され、同時にワード線WLj及びビット線BLiのクロスポイントに柱状に分離された下層のメモリセルMCが自己整合的に形成される。続いて、図24に示すように、第2の溝242に対し、第3層間絶縁膜235の埋め込みと第3層間絶縁膜235の平坦化を行う。続いて、図25に示すように、平坦化された層33c及び第3層間絶縁膜235の上面に第3メタル27 ́となる層27cを堆積する。続いて、図26に示すように、ロウ方向に、深さが層28cの下面に至る第3のエッチング加工を行う。これにより、ビット線BLiと直交するワード線WLj1に沿った第3の溝243が形成され、同時にビット線BLiとワード線WLj1とのクロスポイントに柱状に分離された上層のメモリセルMC ́が自己整合的に形成される。最後に、図27に示すように、第3の溝243に第4層間絶縁膜34 ́の埋め込みと第4層間絶縁膜34 ́の平坦化を行う。以上のプロセスによって、2層のメモリセルレイヤを有する不揮発性メモリを製造することができる。なお、図24に示す第3メタル27となる層27cの堆積以降のプロセスを、メタル層及びメモリセル材料の堆積、ロウ方向の異方性エッチング、層間絶縁膜の堆積、メタル層及びメモリセル材料の堆積、カラム方向の異方性エッチング、層間絶縁膜の堆積を繰り返し行うことで、多層構造のメモリセルアレイを製造することができる。以上のプロセスによって製造されたメモリセルアレイの一部のロウ方向の断面図を図28に示す。図28に示すメモリセルアレイは、ワード線WLj及びビット線BLiのクロスポイントに下層のメモリセルMC、ビット線BLi及びワード線WLj1のクロスポイントに上層のメモリセルMC ́が配置されている。メモリセルMCは、ワード線WLjからビット線BLiにかけて電極EL1、非オーミック素子NOであるダイオードのP型半導体/N型半導体、電極EL2、可変抵抗素子VR、電極EL3、及びストッパSTの順に積層された構造となっている。メモリセルMC ́は、ビット線BLiからワード線WLj1にかけて電極EL1、非オーミック素子NOであるダイオードのN型半導体/P型半導体、電極EL2、可変抵抗素子VR、電極EL3、及びストッパSTの順に積層された構造となっている。また、図22に示すプロセスにおいて、2層同時にL/S加工を行うため、メモリセルMCの下面からメモリセルMC ́の上面にかけて、連続的に断面積が小さくなるテーパー形状となる。この場合であっても、全てのメモリセルレイヤにおいて、可変抵抗素子VRが非オーミック素子NOであるダイオードよりも上層に積層されているため、可変抵抗素子VRの断面積よりダイオードの断面積が大きくなる。その結果、可変抵抗素子VRに流れる電流は小さく、消費電力を低減させることができるとともに、ダイオードに流すことができる順方向電流の最大値を大きくすることができる。また、上記プロセスでは、2層毎にL/S加工するため、奇数番目のメモリセルレイヤと偶数番目のメモリセルレイヤの特性が異なる可能性があるが、この場合であっても、偶数番目のメモリセルレイヤ同士、あるいは奇数番目のメモリセルレイヤ同士のメモリセル特性のばらつきを低減させることができる。さらに上記実施形態と同様、可変抵抗素子VRを上層に配置した場合、セット/リセット動作時のセル電流のサイズ依存性から、スイッチ時に流れるセル電流を小さくすることができ、消費電力を低減させることができる。また、スイッチング確率の増大、耐久性の向上も期待することができる。さらに、セル電流が大きくなった場合でも、ダイオードのサイズが相対的に大きいため、ダイオードの順方向電流を大きくすることができ、これによって、ダイオードの電流耐圧も大きくすることができる。一方、可変抵抗素子VRを下層に配置した場合、セル電流を大きくすることができ、スイッチング確率の増大、耐久性の増大を期待することができる。更に、ダイオードのサイズが小さくなることから、ダイオードの逆方向電流を低減させることができる。[その他]なお、本発明は、上記説明のように可変抵抗素子及びダイオードからなるメモリセルに限定されるものではなく、相変化メモリ素子、MRAM素子、PFRAM等、種々のクロスポイント型の多層構造を有するメモリ装置に適用可能である。"