可変抵抗素子を含むメモリセルが複数の第1配線及び複数の第2配線の交差部に配置されたメモリセルアレイと、選択された前記第1配線及び選択された前記第2配線に所定の電圧を印加することにより、選択された前記第1配線及び選択された前記第2配線の交差部に配置された前記メモリセルに電圧を印加する制御回路とを備え、前記制御回路は、前記可変抵抗素子を高抵抗状態から低抵抗状態に遷移させるため、前記可変抵抗素子にセットパルスを印加するセットパルス印加動作と、前記セットパルス印加動作を実行されていない可変抵抗素子に、フォーミングパルスを印加するフォーミングパルス印加動作と、前記セットパルス印加動作により前記可変抵抗素子の抵抗値が所定値以下に下がらなければ、前記可変抵抗素子にキュアパルスを印加するキュアパルス印加動作とを実行し、前記制御回路は、前記セットパルス印加動作を第1の回数実行した場合でも、前記可変抵抗素子の抵抗値が所定値以下に下がらなければ、前記キュアパルス印加動作を実行し、前記制御回路は、前記キュアパルス印加動作を第2の回数実行した場合でも、前記可変抵抗素子の抵抗値が所定値以下に下がらなければ、前記可変抵抗素子を不良と判定し、前記第1の回数は、前記メモリセルアレイに含まれる不良メモリセルの数に基づき定められ、前記フォーミングパルスは、前記セットパルスの極性と逆の極性を有し、且つ前記セットパルスよりも大きく、前記キュアパルスは、前記セットパルスの極性と逆の極性を有し、且つ前記セットパルスよりも大きいことを特徴とする半導体記憶装置。可変抵抗素子を含むメモリセルが複数の第1配線及び複数の第2配線の交差部に配置されたメモリセルアレイと、選択された前記第1配線及び選択された前記第2配線に所定の電圧を印加することにより、選択された前記第1配線及び選択された前記第2配線の交差部に配置された前記メモリセルに電圧を印加する制御回路とを備え、前記制御回路は、前記可変抵抗素子を高抵抗状態から低抵抗状態に遷移させるため、前記可変抵抗素子にセットパルスを印加するセットパルス印加動作と、前記セットパルス印加動作により前記可変抵抗素子の抵抗値が所定値以下に下がらなければ、前記可変抵抗素子にキュアパルスを印加するキュアパルス印加動作とを実行し、前記キュアパルスは、前記セットパルスの極性と逆の極性を有し、且つ前記セットパルスよりも大きいことを特徴とする半導体記憶装置。前記制御回路は、前記セットパルス印加動作を第1の回数実行した場合でも、前記可変抵抗素子の抵抗値が所定値以下に下がらなければ、前記キュアパルス印加動作を実行することを特徴とする請求項2記載の半導体記憶装置。前記制御回路は、前記キュアパルス印加動作を第2の回数実行した場合でも、前記可変抵抗素子の抵抗値が所定値以下に下がらなければ、前記可変抵抗素子を不良と判定することを特徴とする請求項3記載の半導体記憶装置。前記第1の回数は、前記メモリセルアレイに含まれる不良メモリセルの数に基づき定められることを特徴とする請求項3又は請求項4記載の半導体記憶装置。前記制御回路は、前記セットパルス印加動作を実行されていない可変抵抗素子に、フォーミングパルスを印加するフォーミングパルス印加動作を実行し、前記フォーミングパルスは、前記セットパルスの極性と逆の極性を有し、且つ前記セットパルスよりも大きいことを特徴とする請求項2乃至請求項5項記載の半導体記憶装置。本実施の形態は、メモリセルを高抵抗状態及び低抵抗状態に容易に遷移可能な状態とする半導体記憶装置を提供することを目的とする。一態様に係る半導体記憶装置は、メモリセルアレイ、及び制御回路を有する。メモリセルアレイにおいては、可変抵抗素子を含むメモリセルが複数の第1配線及び複数の第2配線の交差部に配置される。制御回路は、選択された第1配線及び選択された第2配線に所定の電圧を印加することにより、選択された第1配線及び選択された第2配線の交差部に配置されたメモリセルに電圧を印加する。制御回路は、セットパルス、及びキュアパルス印加動作を実行する。セットパルス印加動作は、可変抵抗素子を高抵抗状態から低抵抗状態に遷移させるため、可変抵抗素子にセットパルスを印加する。キュアパルス印加動作は、セットパルス印加動作により可変抵抗素子の抵抗値が所定値以下に下がらなければ、可変抵抗素子にキュアパルスを印加する。キュアパルスは、セットパルスの極性と逆の極性を有し、且つセットパルスよりも大きい。以下、図面を参照して実施の形態に係る半導体記憶装置を説明する。[実施の形態][構成]図1は実施の形態に係る半導体記憶装置のブロック図である。実施の形態に係る半導体記憶装置は、図1に示すように、メモリセルアレイ11、ロウデコーダ12、カラムデコーダ13、及び制御回路14を備える。メモリセルアレイ11は、複数本のワード線WL、ワード線WLと交差する複数本のビット線BL、及びビット線BLとワード線WLの各交差部に配置されたメモリセルMCを有する。ロウデコーダ12は、ロウアドレスに基づきワード線WLを選択し、ワード線WLに各種動作に必要な電圧を印加する。カラムデコーダ13は、カラムアドレスに基づきビット線BLを選択し、ビット線BLに各種動作に必要な電圧を印加する。また、カラムデコーダ13は、ビット線BLに現れた信号を検知増幅してメモリセルMCに保持されているデータを判定する。制御回路14は、外部から入力されたアドレス及びデータに基づきロウデコーダ12及びカラムデコーダ13にそれぞれロウアドレス、カラムアドレス及びデータを与える。これにより、制御回路14は、選択ワード線WL及び選択ビット線BLに所定電圧を印加し、それらの間のメモリセルMCに電圧を印加する。より具体的に、制御回路14は、フォーミングパルス、セットパルス、リセットパルス、及びキュアパルスの4つの印加動作を実行する。フォーミングパルス印加動作は、製造直後の可変抵抗素子に対して行う。製造直後の可変抵抗素子は非常に高抵抗状態にあり、動作可能な状態にするためにフォーミングパルスを印加する。セットパルス印加動作は、可変抵抗素子を高抵抗状態から低抵抗状態に遷移させるため、可変抵抗素子にセットパルスを印加する。リセットパルス印加動作は、可変抵抗素子を低抵抗状態から高抵抗状態に遷移させるため、可変抵抗素子にリセットパルスを印加する。キュアパルス印加動作は、セットパルス印加動作により可変抵抗素子の抵抗値が所定値以下に下がらなかった場合、または、所定のパルス回数を超えた可変抵抗素子にキュアパルスを印加する。キュアパルスは、セットパルスの極性と逆の極性を有し、且つセットパルスよりも大きいストレスを可変抵抗素子に与えるものである。図2はメモリセルアレイ11の一部を示す斜視図である。ワード線WLは、半導体基板Baと平行なX方向に所定ピッチをもって配置され、Y方向に延びる。ビット線BLは、ワード線WLと交差するように、Y方向に所定ピッチをもって配置され、X方向に延びる。メモリセルMCは、ワード線WLとビット線BLが交差する部分のワード線WLとビット線BLの間に接続される。メモリセルMCは、直列接続されたダイオードD、及び可変抵抗素子VRを有する。ダイオードDの順方向は、例えば、ビット線BLからワード線WLに向かう方向とされる。可変抵抗素子VRは、バイポーラ型動作モードで、低抵抗状態と高抵抗状態リセット状態に抵抗状態を遷移させる。可変抵抗素子VRは、セットパルスを印加されると高抵抗状態から低抵抗状態へ遷移し得る。また、可変抵抗素子Rは、セット動作と逆の極性のリセットパルスを印加されると低抵抗状態から高抵抗状態へ遷移し得る。可変抵抗素子VRとしては、以下に示す、PCRAM、CBRAM、及びReRAM等を用いることができる。PCRAMは、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させる。CBRAMは、金属陽イオンを析出させて電極間に架橋コンタクティングブリッジを形成したり、析出した金属をイオン化して架橋を破壊したりすることで抵抗値を変化させる。ReRAMは、電圧あるいは電流印加により抵抗値を変化させる。このReRAMは、電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。ReRAMの場合、その材料にZnMn2O4、NiO、TiO2、SrZrO3、Pr0.7Ca0.3MnO3等を用いることができる。次に、図3~図10を参照して、メモリセルMCに対して実行される各種動作について説明する。本実施形態において、制御回路14は、フォーミングバルス印加動作、セットパルス印加動作、リセットパルス印加動作及びキュアパルス印加動作をメモリセルMCに対して実行する。まず、図3及び図4を参照して、フォーミングパルス印加動作の概略について説明する。図3及び図4はフォーミングパルス印加動作を示す概略図である。フォーミングパルス印加動作は、可変抵抗素子VRの抵抗値を下げ、可変抵抗素子を高抵抗状態と低抵抗状態との間で遷移可能な状態にするために実行される。フォーミングパルス印加動作は、製造直後のメモリセルMCに対して実行される。すなわち、フォーミングパルス印加動作は、セットパルス印加動作及びリセットパルス印加動作を実行されていないメモリセルMC可変抵抗素子VRに対して実行される。製造直後のメモリセルMCは、製造直後においては非常に高い抵抗値を有し、その抵抗値を容易には変化させないからである。フォーミングパルス印加動作において、制御回路14は選択メモリセルMCにフォーミングパルスを印加する。図3に示すように、フォーミングパルス印加動作において、選択ワード線WLの電圧は0Vに設定され、非選択ワード線WLの電圧は6Vに設定される。選択ビット線BLの電圧は6Vに設定され、非選択ビット線BLの電圧は0Vに設定される。したがって、選択メモリセルMCにはダイオードDの順バイアス方向に6Vのフォーミングパルスが印加される。このフォーミングパルスによって、選択メモリセルMC内の可変抵抗素子VRは抵抗値を下げられ、高抵抗状態と低抵抗状態との間で遷移可能な状態となり得る。上記図3においては、1つの選択メモリセルMCがフォーミングパルス印加動作の対象となる。この他、図4に示すように、選択ワード線WLに共通接続された複数の選択メモリセルMCがフォーミングパルス印加動作の対象とされてもよい。この場合、複数の選択ビット線BLに6Vの電圧が印加される。次に、図5を参照して、セットパルス印加動作の概略について説明する。図5はセットパルス印加動作を示す概略図である。セットパルス印加動作は、選択メモリセルMC内の可変抵抗素子VRを高抵抗状態から低抵抗状態に変化させるために実行される。セットパルス印加動作において、制御回路14は選択メモリセルMCにセットパルスを印加する。図5に示すように、セットパルス印加動作において、選択ワード線WLの電圧は8Vに設定され、非選択ワード線WLの電圧は4Vに設定される。選択ビット線BLの電圧は0Vに設定され、非選択ビット線BLの電圧は4Vに設定される。したがって、選択メモリセルMCにはダイオードDの逆バイアス方向にダイオードDの降伏電圧に達する8Vのセットパルスが印加される。このセットパルスによって、選択メモリセルMC内の可変抵抗素子VRは高抵抗状態から低抵抗状態に遷移し得る。次に、図6を参照して、セットパルス印加動作のタイミングについて説明する。図6はセットパルス印加動作を示すタイミングチャートである。図6に示すように、時刻t11にて、選択ワード線WL、非選択ワード線WL、選択ビット線BL、及び非選択ビット線BLの電圧は、0Vから4Vに上げられる。次に、時刻t12にて、選択ワード線WLの電圧は、4Vから8Vに上げられる。そして、時刻t13にて、選択ビット線BLの電圧は、4Vから0Vに下げられる。この時刻t13以降、選択メモリセルMCにはダイオードDの逆バイアス方向に8Vのセットパルスが印加される。次に、図7を参照して、リセットパルス印加動作の概略について説明する。図7はリセットパルス印加動作を示す概略図である。リセットパルス印加動作は、選択メモリセルMC内の可変抵抗素子VRを低抵抗状態から高抵抗状態に変化させるために実行される。リセットパルス印加動作において、制御回路14は選択メモリセルMCにリセットパルスを印加する。図7に示すように、リセットパルス印加動作において、選択ワード線WLの電圧は0Vに設定され、非選択ワード線WLの電圧は4Vに設定される。選択ビット線BLの電圧は4Vに設定され、非選択ビット線BLの電圧は0Vに設定される。したがって、選択メモリセルMCにはダイオードDの順バイアス方向に4Vのリセットパルスが印加される。このリセットパルスによって、選択メモリセルMC内の可変抵抗素子VRは低抵抗状態から高抵抗状態に遷移し得る。次に、図8を参照して、リセットパルス印加動作のタイミングについて説明する。図8はリセットパルス印加動作を示すタイミングチャートである。図8に示すように、時刻t21にて、選択ワード線WL、非選択ワード線WL、及び選択ビット線BLの電圧は、0Vから4Vに上げられる。次に、時刻22にて、選択ワード線WLの電圧は、4Vから0Vに下げられる。この時刻t22以降、選択メモリセルMCにはダイオードDの順バイアス方向に4Vのリセットパルスが印加される。次に、図9を参照して、キュアパルス印加動作の概略について説明する。図9はキュアパルス印加動作を示す概略図である。キュアパルスは、セット状態にうまく遷移しないメモリセルを復活させるための救済パルスとして印加される。すなわち、セットパルスを印加してうまく遷移しないメモリセルの多くは、フォーミング前のような非常に高抵抗の状態になっているものが多い。このため、キュアパルスとしてフォーミングパルスと同様又はそれに近いパルスをメモリセルに与えることにより、セット状態への遷移を促す。キュアパルス印加動作は、可変抵抗素子VRの抵抗値を下げ、可変抵抗素子VRを高抵抗状態と低抵抗状態との間で遷移可能な状態にするために実行される。キュアパルス印加動作は、セットパルス印加動作を実行した場合に、可変抵抗素子VRの抵抗値が所定値以下に下がらなければ実効される。キュアパルス印加動作において、制御回路14は選択メモリセルMCにキュアパルスを印加する。図9に示すように、キュアパルス印加動作において、選択ワード線WLの電圧は0Vに設定され、非選択ワード線WLの電圧は6Vに設定される。選択ビット線BLの電圧は6Vに設定され、非選択ビット線BLの電圧は0Vに設定される。したがって、選択メモリセルMCにはダイオードDの順バイアス方向に6Vのキュアパルスが印加される。このキュアパルスによって、選択メモリセルMC内の可変抵抗素子VRは抵抗値を下げられ、高抵抗状態と低抵抗状態との間で遷移可能な状態となり得る。次に、図10を参照して、キュアパルス印加動作のタイミングについて説明する。図10はキュアパルス印加動作を示すタイミングチャートである。図10に示すように、時刻t31にて、選択ワード線WL、非選択ワード線WL、及び選択ビット線BLの電圧は、0Vから6Vに上げられる。次に、時刻32にて、選択ワード線WLの電圧は、6Vから0Vに下げられる。この時刻t32以降、選択メモリセルMCにはダイオードDの順バイアス方向に6Vのキュアパルスが印加される。次に、図11を参照して、実施の形態に係るセット動作のフローチャートを説明する。本実施の形態において、セット動作は、セットパルス印加動作、及びキュアパルス印加動作を含み、可変抵抗素子VRを低抵抗状態セット状態にする動作である。なお、図11に示すセット動作は、制御回路14により実行される。図11に示すように、先ず、選択メモリセルMCにセットパルスが印加されるセットパルス印加動作と共に、セットパルス印加回数Nが計数されるS101。次に、メモリセルMCを流れるセル電流Icellが、電流値Iaセットレベルの電流値より大きいか否かが判断されるS102。セル電流Icellが電流Iaより大きければ、メモリセルMC内の可変抵抗素子VRはセット状態低抵抗状態に遷移したとみなされる。ステップS102においてセル電流Icellが電流値Iaより大きければS102、Y、セット動作は終了したと判定されるSetPass。一方、セル電流Icellが電流値Ia以下であればS102、N、セットパルス印加回数Nが回数Mより大きいか否かが判断されるS103。ステップS103においてセットパルス印加回数Nが回数M以下であればS103、N、再びステップS101からの処理が実行される。一方、セットパルス印加回数Nが回数Mより大きければS103、Y、選択メモリセルMCにキュアパルスが印加されるキュアパルス印加動作と共に、キュアパルス印加回数Xが計数されるS104。続いて、セル電流Icellが、電流値Iaより大きいか否かが判断されるS105。セル電流Icellが電流Iaより大きければ、メモリセルMC内の可変抵抗素子VRは抵抗値を下げ、高抵抗状態と低抵抗状態との間で遷移可能な状態になったとみなされる。ステップS105においてセル電流Icellが電流値Iaより大きければS105、Y、セット動作は終了したと判定されるSetPass。一方、セル電流Icellが電流値Ia以下であればS105、N、キュアパルス印加回数Xが回数Yより大きいか否かが判断されるS106。ステップS106においてキュアパルス印加回数Xが回数Y以下であればS106、N、セットパルス印加回数Nが0にリセットS107された後、再びステップS101からの処理が実行される。一方、キュアパルス印加回数Xが回数Yより大きければS106、Y、キュアパルス印加回数Xが0にリセットS108された後、セット動作は失敗したと判定されるSetFail。以上のように、本実施の形態は、キュアパルスを印加することによって、高抵抗状態に留まった可変抵抗素子VRの抵抗値を下げ、その可変抵抗素子VRを再び高抵抗状態及び低抵抗状態に遷移可能な状態にできる。ここで、キュアパルスはセットパルスよりも電圧が高く、印加時間が長いため、キュアパルス印加動作はセットパルス印加動作よりもメモリセルMCに大きなストレスを与える。そこで、本実施の形態は、セットパルス印加動作をM回以上実行した場合に限りキュアパルス印加動作を実行する。これにより、本実施の形態は、メモリセルMCに与えるストレスを抑制する。[その他]本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、キュアパルス印加動作は、メモリセルMCが正確に動作可能か判断するテスト段階でも適用可能である。また、図11に示したセットパルス印加動作の回数Mは、テスト段階で判定されたメモリセルアレイ11に含まれる不良メモリセルの数に基づき定めても良い。