"基体上に設けられた突起状の半導体領域と、該半導体領域を挟んで形成された突起状のソース/ドレイン領域と、絶縁膜を介して該半導体領域の少なくとも側面上に設けられたゲート電極とを備えた半導体装置であって、該ソース/ドレイン領域は、少なくともその幅が最も大きい部分では前記半導体領域の幅よりも大きく、かつ該ソース/ドレイン領域の最上部側から基体側に向かって連続的に幅が大きくなっている傾斜部を有し、該傾斜部表面にシリサイド膜が形成されていることを特徴とする半導体装置。基体上に設けられた複数の突起状の半導体領域と、該半導体領域を挟んで形成された複数のソース/ドレイン領域と、絶縁膜を介して該半導体領域の少なくとも側面上に設けられたゲート電極とを備え、該複数の半導体領域が、チャネル電流が流れる方向と垂直な方向に互いに平行となるように配列され、前記ゲート電極が該複数の半導体領域を跨ってチャネル電流が流れる方向と垂直な方向に延在して設けられた半導体装置であって、前記ソース/ドレイン領域は、少なくともその幅が最も大きい部分では前記半導体領域の幅よりも大きく、かつ該ソース/ドレイン領域の最上部側から基体側に向かって連続的に幅が大きくなっている傾斜部を有し、該傾斜部表面にシリサイド膜が形成されていることを特徴とする半導体装置。基体上に設けられた複数の突起状の半導体領域と、該複数の半導体領域を挟んで該複数の半導体領域に共通して形成された一対の突起状のソース/ドレイン領域と、絶縁膜を介して前記複数の半導体領域の少なくとも側面上に設けられたゲート電極とを備え、該複数の半導体領域が、チャネル電流が流れる方向と垂直な方向に互いに平行となるように配列され、前記ゲート電極が該複数の半導体領域を跨ってチャネル電流が流れる方向と垂直な方向に延在して設けられた半導体装置であって、前記ソース/ドレイン領域が、最上部側から基体側に向かって断面積が連続的に増加している凹凸部を有し、該凹凸部表面にシリサイド膜が形成されていることを特徴とする半導体装置。前記凹凸部が、前記複数の半導体領域の配列方向に向かって該複数の半導体領域と等間隔で、該半導体領域と該凹凸部が並列となるように形成されていることを特徴とする請求項3に記載の半導体装置。前記ソース/ドレイン領域の最上部側が前記基体平面と平行な面であり、該面上にシリサイド膜が形成されていることを特徴とする請求項1乃至4の何れか1項に記載の半導体装置。前記ソース/ドレイン領域の全てが、表面にシリサイド膜を形成した傾斜部からなっていることを特徴とする請求項1又は2に記載の半導体装置。前記ソース/ドレイン領域の傾斜部の幅が、最上部側から基体側に向かって一定割合で大きくなっていることを特徴とする請求項1又は2に記載の半導体装置。前記凹凸部の断面積が、最上部側から基体側に向かって一定割合で大きくなっていることを特徴とする請求項3に記載の半導体装置。側面にチャネルを形成する突起状の半導体領域を有する電界効果型トランジスタを備えた半導体装置の製造方法であって、aゲート電極を形成した突起状の半導体領域を挟んで設けられた突起状のソース/ドレイン領域を選択エピタキシャル成長させ、該ソース/ドレイン領域の幅が該半導体領域の幅よりも大きく、かつ該ソース/ドレイン領域の最上部側から基体側に向かって幅が連続的に大きくなっている傾斜部を設ける工程と、b該傾斜部の表面上にシリサイド膜を設ける工程とを有することを特徴とする半導体装置の製造方法。側面にチャネルを形成する複数の突起状の半導体領域を有する電界効果型トランジスタを備えた半導体装置の製造方法であって、a複数の突起状の半導体領域を跨ってゲート電極を設けた後、該複数の半導体領域を挟んで設けられた複数の突起状のソース/ドレイン領域を選択エピタキシャル成長させ、該ソース/ドレイン領域の幅が該半導体領域の幅よりも大きく、かつ該ソース/ドレイン領域の最上部側から基体側に向かって幅が連続的に大きくなっている傾斜部を形成する工程と、b該傾斜部の表面上にシリサイド膜を形成する工程とを有することを特徴とする半導体装置の製造方法。側面にチャネルを形成する複数の突起状の半導体領域を有する電界効果型トランジスタを備えた半導体装置の製造方法であって、a複数の突起状の半導体領域を跨ってゲート電極を設けた後、該複数の半導体領域を挟んで設けられた複数の突起状のソース/ドレイン領域を隣接するソース/ドレイン領域が接するまで選択エピタキシャル成長させ、該選択エピタキシャル成長時に該ソース/ドレイン領域が最上部側から基体側に向かって断面積が連続的に増加している凹凸部を形成する工程と、b該凹凸部の表面上にシリサイド膜を形成する工程とを有することを特徴とする半導体装置の製造方法。前記傾斜部が、前記ソース/ドレイン領域の幅方向及び最上部側から基体側の方向に平行で、かつ該最上部と交わる断面で見たときに、実質的に8つまでの結晶面で形成されるように選択エピタキシャル成長をさせることを特徴とする請求項9又は10に記載の半導体装置の製造方法。前記凹凸部が、前記ソース/ドレイン領域の幅方向及び最上部側から基体側の方向に平行で、かつ該最上部と交わる断面で見たときに、実質的に8つまでの結晶面で形成されるように選択エピタキシャル成長をさせることを特徴とする請求項11に記載の半導体装置の製造方法。前記傾斜部が、前記ソース/ドレイン領域の幅方向及び最上部側から基体側の方向に平行で、かつ該最上部と交わる断面で見たときに、実質的に湾曲形状からなるように選択エピタキシャル成長をさせることを特徴とする請求項9又は10に記載の半導体装置の製造方法。前記凹凸部が、前記ソース/ドレイン領域の幅方向及び最上部側から基体側の方向に平行で、かつ該最上部と交わる断面で見たときに、実質的に湾曲形状からなるように選択エピタキシャル成長をさせることを特徴とする請求項11に記載の半導体装置の製造方法。側面にチャネルを形成する突起状の半導体領域を有する電界効果型トランジスタを備えた半導体装置の製造方法であって、a突起状の半導体領域上にゲート電極を形成した後、該半導体領域を挟んで該半導体領域の幅よりも大きな幅を有するように設けられた突起状のソース/ドレイン領域をエッチングし、該ソース/ドレイン領域の幅が該半導体領域の幅よりも大きく、かつ該ソース/ドレイン領域の最上部側から基体側に向かって幅が連続的に大きくなっている傾斜部を設ける工程と、b該傾斜部の表面上にシリサイド膜を形成する工程とを有することを特徴とする半導体装置の製造方法。側面にチャネルを形成する複数の突起状の半導体領域を有する電界効果型トランジスタを備えた半導体装置の製造方法であって、a複数の突起状の半導体領域を跨ってゲート電極を設け、該複数の半導体領域を挟んで一対の突起状のソース/ドレイン領域を設けた後、該ソース/ドレイン領域上の半導体領域の配列方向に向かって該複数の半導体領域と交互となる位置に複数の開口を有するマスク膜を設ける工程と、b該マスク膜をマスクとしてエッチングを行うことにより該一対のソース/ドレイン領域を該複数の半導体領域を挟んで互いに離間した複数のソース/ドレイン領域とし、該エッチング時に該ソース/ドレイン領域の幅が該半導体領域の幅よりも大きく、かつ該ソース/ドレイン領域の最上部側から基体側に向かって幅が連続的に大きくなっている傾斜部を設ける工程と、c該傾斜部上にシリサイド膜を形成する工程と、を有することを特徴とする半導体装置の製造方法。側面にチャネルを形成する複数の突起状の半導体領域を有する電界効果型トランジスタを備えた半導体装置の製造方法であって、a複数の突起状の半導体領域を跨ってゲート電極を設け、該複数の半導体領域を挟んで一対の突起状のソース/ドレイン領域を設けた後、該ソース/ドレイン領域上の該半導体領域の配列方向に向かって該複数の半導体領域と交互となる位置に複数の開口を有するマスク膜を設ける工程と、b該マスク膜をマスクとしてエッチングを行い、該ソース/ドレイン領域の最上部側から基体側に向かって断面積が連続的に増加している凹凸部を設ける工程と、c該凹凸部上にシリサイド膜を形成する工程と、を有することを特徴とする半導体装置の製造方法。前記エッチングが、ウェットエッチング法であることを特徴とする請求項16乃至18の何れか1項に記載の半導体装置の製造方法。前記基体が絶縁膜層であり、前記突起状の半導体領域及び前記突起状のソース/ドレイン領域は該絶縁膜層上に形成されていることを特徴とする請求項1乃至8の何れか1項に記載の半導体装置。前記基体が層間絶縁膜であり、前記突起状の半導体領域及び前記突起状のソース/ドレイン領域は、該層間絶縁膜の下部に設けられた半導体層の一部が該層間絶縁膜を貫通して、該層間絶縁膜よりも上方に突出したものであることを特徴とする請求項1乃至8の何れか1項に記載の半導体装置。前記半導体装置は更に、上面に主たるチャネルが形成される半導体領域と、せり上げ部を有するソース/ドレイン領域と、を有するプレーナ型の電界効果トランジスタを備えることを特徴とする請求項1乃至8、20、21の何れか1項に記載の半導体装置。半導体装置本発明に係る半導体装置を図4を用いて説明する。図4bは、本発明の半導体装置の一例を示したものである。図4aは、図4bの半導体装置に含まれるソース/ドレイン領域とチャネルが形成される突起状の半導体領域を表したものである。本発明の半導体装置は、突起状の半導体領域403と、これを挟むように形成された突起状のソース/ドレイン領域406を有する。突起状の半導体領域403の側面上にはゲート絶縁膜を介してゲート電極405が設けられている。また、ソース/ドレイン領域406上にはシリサイド膜409が設けられている。突起状の半導体領域403は、基体平面基板に平行な任意の面に平行な上面410と基体平面に垂直な側面407を有する。側面407にはチャネルが形成され、チャネル電流が矢印404の方向に流れる。突起状の半導体領域は、加工精度や所望の素子特性が得られる範囲内で、直方体や直方体から変形した形状であっても良い。本発明のMISFETのソース/ドレイン領域406の幅は、チャネルが形成される突起状の半導体領域403の幅よりも大きく、かつ該ソース/ドレイン領域は最上部側から基体側に向かって連続的に幅が大きくなる傾斜部を有する。ここで、最上部側から基体側に向かってとは、ソース/ドレイン領域の最上部側412から基体側413に向かう方向411を表し、これは基体絶縁膜402の法線の下方向に相当する。このため、本発明のフィン型のMISFETは、従来のフィン型のMISFETと比べてソース/ドレイン領域上のより広い面積にシリサイド膜を設けることができる。この結果、コンタクト抵抗の低減に加えて、ソース/ドレイン領域上へのコンタクトホールの位置合わせが容易になると共にMISFETの寄生抵抗を小さくすることができる。なお、突起状の半導体領域の幅とは、突起状の半導体領域403のチャネル電流が流れる方向404に垂直でかつ基体平面絶縁膜402に平行な方向の幅を指す図4aのa。また、ソース/ドレイン領域の幅とは、ソース/ドレイン領域のチャネル電流が流れる方向404に垂直でかつ基体平面絶縁膜402に平行な方向の幅を指す図4のc。本発明のMISFETは、突起状の半導体領域403の上面410に形成されるゲート絶縁膜を厚くして、その側面407にのみにチャネルが形成されるダブルゲート型とすることができる。また、上面410に形成されるゲート絶縁膜を薄くして上面410にもチャネルが形成されるトライゲート型とすることも可能である。図22及び23には、ゲート電極が様々な構造を有する本発明のMISFETの例を示す。図22及び23はそれぞれ図5aのB-B方向の断面図に相当する。図22はキャップ絶縁膜を有さない半導体装置、図23はキャップ絶縁膜を有する半導体装置の断面図を表す。また、図22a及び23aは絶縁体1002上に半導体領域1003を設けた半導体装置の断面図を表す。図22b及び23bは、半導体領域1003の下端よりも下方にゲート電極1005の下端が位置する構造を示す。この構造はギリシャ文字のπに似ていることからπゲート構造と呼ばれている。このように、ゲート電極が突起状の半導体領域より低い位置まで延在すると、ゲート電極によるチャネルの制御が強化され、オンオフ遷移の急嵯性サブスレショールド特性が向上し、オフ電流を抑制することができる。図22c及び23cは、半導体領域1003の下面側へ一部、ゲート電極1005が回り込んでいる構造ゲート電極は突起状半導体領域の下面の一部を覆うように延在している構造を示す。この構造は、ゲート電極がギリシャ文字のΩに似ていることからΩゲート構造と呼ばれている。この構造によれば、ゲート電極によるチャネルの制御が更に強化され、半導体領域の下面もチャネルとして利用できるため駆動能力を向上させることができる。なお、図22d及び23dでは、半導体領域1003の下面側へゲート電極1005が完全に回り込んでいる構造を示す。この構造は、ゲート下部分において半導体領域が基体平面に対して空中に浮いた状態となり、ゲートオールアラウンドGAA構造と呼ばれている。この構造によれば、半導体領域の下面もチャネルとして利用できるため、駆動能力を向上することができ、短チャネル特性も向上することができる。また、図22及び23では半導体領域の上部コーナーが丸められていても良い。ゲート電極の材料としては、所望の導電率及び仕事関数を持つ導電体を用いることができ、例えば、不純物が導入された多結晶シリコン、多結晶SiGe、多結晶Ge、多結晶SiC等の不純物導入半導体、Mo、W、Ta、Ti、Hf、Re、Ru等の金属、TiN、TaN、HfN、WN等の金属窒化物、コバルトシリサイド、ニッケルシリサイド、白金シリサイド、エルビウムシリサイド等のシリサイド化合物が挙げられる。また、ゲート電極の構造は、単結晶膜の他、半導体と金属膜との積層膜、金属膜同士の積層膜、半導体とシリサイド膜との積層膜等の積層構造を用いることができる。ゲート絶縁膜としては、SiO2膜、SiON膜を用いることができる他、いわゆる高誘電体絶縁膜High-K膜を用いてもよい。High-K膜としては、例えば、Ta2O5膜、Al2O3膜、La2O3膜、HfO2膜、ZrO2膜等の金属酸化物、HfSiO、ZrSiO、HfAlO、ZrAlO等の組成式で示される複合金属酸化物を挙げることができる。また、ゲート絶縁膜は積層構造を有していてもよく、例えば、シリコン等の半導体層にSiO2やHfSiO等のシリコン含有酸化膜を形成し、その上にHigh-K膜を設けた積層膜を挙げることができる。本発明におけるフィン型のMISFETの半導体領域とソース/ドレイン領域は、基体平面に対して突出した構造を有するものである。本発明の半導体装置はSOI基板を用いて形成されても良い。この場合、図4bのように基体はSOI基板の絶縁膜層であり、突起状の半導体領域及び突起状のソース/ドレイン領域はSOI基板のシリコン層から形成される。絶縁膜としてはSiO2を用いることができるが、例えば、SOSシリコンオンサファイア、シリコンオンスピネルのように、半導体領域下の絶縁体自体が支持基板となる構造を用いることができる。絶縁性の支持基板としては、上記SOSの他、石英やAlN基板が挙げられる。SOIの製造技術貼り合わせ工程および薄膜化工程によってこれらの支持基板上に半導体領域を設けることができる。本発明の半導体装置はバルク基板を用いて形成されても良い。すなわち、この半導体装置では半導体層上に層間絶縁膜が設けられ、半導体層の一部が層間絶縁膜を貫通しこれより上方に突出して突起状の半導体領域及び突起状のソース/ドレイン領域を構成している。図24はバルク基板を用いた半導体装置の一例を示したものである。図24aは半導体層1011の一部が層間絶縁膜1012を貫通しこれより上方に突出して突起状の半導体領域1013を構成している状態を表した図である。図24b、cはこの突起状の半導体領域1013を選択エピタキシャル成長させた状態を表した図であり、図24bは断面図5aのA-A方向に相当する断面が湾曲形状のソース/ドレイン領域を有する半導体装置、図24cは断面がテーパー形状のソース/ドレイン領域を有する半導体装置を表したものである。このように断面が湾曲形状となるか、テーパー形状となるかは選択エピタキシャル成長の条件による。本発明におけるフィン型のMISFETは、突起状の半導体領域の両側面に主たるチャネルが形成されるものが好ましく、また、そのゲート電極下の突起状の半導体領域の幅Wが、動作時に突起状の半導体領域の両側面からそれぞれ形成される空乏層により完全に空乏化される幅であることが好ましい。具体的には、ゲート電極下の突起状の半導体領域の幅Wは、加工精度や強度等の観点から、5nm以上に設定することが好ましく、10nm以上に設定することがより好ましい。一方、突起状の半導体領域の側面に形成されるチャネルを支配的なチャネルとし且つ完全空乏型の構造を得る観点から、60nm以下に設定することが好ましく、30nm以上に設定することがより好ましい。本発明における突起状の半導体領域を有するフィン型のMISFETの具体的寸法等は、例えば次の範囲で適宜設定することができる。突起状の半導体領域の幅W:5~100nm、突起状の半導体領域の高さH:20~200nm、ゲート長L:10~100nm、ゲート絶縁膜の厚さ:1~5nmSiO2の場合、チャネル形成領域の不純物濃度:0~1×1019cm-3、ソース/ドレイン領域の不純物濃度:1×1019~1×1021cm-3。なお、突起状の半導体領域の高さHは、ベース絶縁膜平面から突出した半導体部分の基板平面に垂直方向の長さを指す。また、チャネル形成領域は、突起状の半導体領域のゲート電極下の部分を指す。シリサイド膜はTi、Co、Ni、Pt、Pd、Mo、W、Zr、Hf、Ta、Ir、Al、V及びCrからなる群から選択された少なくとも一種を有することが好ましい。シリサイド膜がこれらの元素を有することによって、良好な導電性を有し寄生抵抗を低減することができる。シリサイド膜の厚さは、10~50nmであることが好ましい。厚さが10nm以上であると、寄生抵抗を効果的に低減することができる。また、50nm以下であるとアニール処理時にシリサイド化反応が進みすぎ、ソース/ドレイン領域の素子特性を損なうといったような問題も起こらない。第一の実施形態本発明の第一の実施形態は、シングル構造のフィン型のMISFETを有する半導体装置に関するものである。シングル構造のMISFETは一つのトランジスタ内に一つの突起状の半導体領域と一対のソース/ドレイン領域を有する。本実施形態のソース/ドレイン領域の形状は、少なくともその幅が最も大きい部分ではソース/ドレイン領域の幅がチャネルが形成される突起状の半導体領域の幅よりも大きく、かつソース/ドレイン領域が最上部側から基体側に向かって幅が連続的に大きくなっている傾斜部を有していれば良く、傾斜部の形状としては様々なものを挙げることができる。ソース/ドレイン領域の傾斜部は例えば、最上部側から基体側に向かって幅が大きくなる割合が一定ではない湾曲形状や、幅が大きくなる割合が一定であるテーパー形状であっても良い。図5aは、ソース/ドレイン領域がテーパー形状を有するMISFETを備えた半導体装置の上面図である。図5bは図5aの半導体装置のA-A方向の断面図であり、図5cは図5aの半導体装置のB-B方向の断面図である。ゲート電極501直下の半導体領域506は突起状典型的には、直方体状であり、幅aを有する。このMISFETでは突起状の半導体領域506の上面514には厚いゲート絶縁膜505が設けられており、突起状の半導体領域506の側面515にチャネルが形成される。また、図5b中の点線領域は突起状の半導体領域506の、基体絶縁膜509の平面と垂直な方向での断面形状と同一スケールの形状を表す。この半導体装置では、突起状の半導体領域506の幅aよりもソース/ドレイン領域の幅cの方が大きく、かつソース/ドレイン領域の最上部側521から基体絶縁膜509の側に向かって矢印511の方向に幅cは大きくなっている。図5bの場合では、ソース/ドレイン領域の幅が矢印511の方向に向かって一定割合で大きくなるテーパー形状を形成している。テーパー形状510及び上面520にはシリサイド膜504が形成されている。図6~8は図5の半導体装置の変形例を表したものであり、ソース/ドレイン領域の断面形状のみを表している。図6~8では、図5aのA-A線に相当する方向でのソース/ドレイン領域の断面形状を表したものである。図6はソース/ドレイン領域が湾曲形状を有する場合を表したものである。図6a及びbではソース/ドレイン領域の断面が楕円状であり、楕円の長軸が基体絶縁膜509の法線方向と一致している。図6c及びdではソース/ドレイン領域の断面が楕円状であり、楕円の短軸が基体509の法線方向と一致している。また、図6e及びfではソース/ドレイン領域の断面が真円状である。このように、ソース/ドレイン領域は様々な形状の湾曲形状を有することができる。また、図6a、c及びeでは、ソース/ドレイン領域の全ての部分でソース/ドレイン領域の幅が、最上部側から基体側に向かって矢印511の方向に大きくなっている。この場合、ソース/ドレイン領域上の全ての部分にシリサイド膜の形成が可能なため、コンタクトホールの位置合わせが容易となり、より効果的に寄生抵抗の低減を図ることができる。図6b、d及びfではソース/ドレイン領域の上部側において、ソース/ドレイン領域の幅が最上部側から基体側に向かって矢印511の方向に大きくなる湾曲形状を有しており、更に基体側に近づくと幅が小さくなっている。このような形状でも上部の湾曲の形状の部分にシリサイド膜504の形成が可能となる。また、ソース/ドレイン領域は凸形状だけでなく、凹形状であっても良い。図7は図6の変形例を示したものである。図7aではソース/ドレイン領域の上面520が基体509の平面と平行な面を形成し、その両側に湾曲形状516を有する。図7bではソース/ドレイン領域の一部に湾曲形状516を有し、その両側にテーパー形状510を有する。図7cではソース/ドレイン領域が三つの湾曲形状516を有する。また、図7dではソース/ドレイン領域が湾曲形状516及び基板に垂直な側面513を有する。このようにソース/ドレイン領域は、複数種の異なる湾曲形状を有していても良い。また、複数の種類の湾曲形状とテーパー形状を有していても良く、更にソース/ドレイン領域の一部に基体と平行な面、基体に垂直な面を有していても良い。図7ではテーパー形状510、上面520、湾曲形状516上にシリサイド膜504が形成されている。図8では、ソース/ドレイン領域が最上部側から基体側に向かって矢印511の方向に、その幅が一定割合で大きくなるテーパー形状を有する場合を表したものである。図8aではソース/ドレイン領域が傾斜角度の緩やかなテーパー形状510を有する。図8bではソース/ドレイン領域が傾斜角度が急なテーパー形状510を有する。傾斜角度は10~80°であることが好ましく、20~60°であることがより好ましく、40~50°であることが更に好ましい。傾斜角度が小さいとき、スパッタリングによってシリサイド膜を厚く形成することができる。一方、傾斜角度が大きいとき、ソース/ドレイン領域が基体上に占める面積を小さくできる。このため、テーパー形状の傾斜角度がこれらの範囲内にあるとき、コンタクト抵抗と素子の平面的面積の点から半導体装置の最適化を図ることができる。ここで、傾斜角度とは、基体絶縁膜509の平面を基準とした角度を表し、90°以下の角度で定義する。例えば、傾斜角度が25、2°、54.7°またはこれら2種類の傾斜角度を有するテーパー形状が挙げられる。図8cではソース/ドレイン領域が傾斜角度の異なる複数の種類のテーパー形状510を有する。また、図8dではソース/ドレイン領域がテーパー形状510及び基体に垂直な側面513を有する。図8ではテーパー形状510及び上面520にシリサイド膜504が形成されている。図8に示されるようにソース/ドレイン領域は、基体と平行な上面520を有しても良い。このように、基体平面と平行な面ではスパッタリング時にシリサイド膜を厚く形成することができ、寄生抵抗の低減を図ることができる。尚、上部の基体と平行な面の幅は、突起状の半導体領域の幅よりも小さくなっていても良い。また、図8に示されるようにソース/ドレイン領域は、傾斜角度の異なる複数の種類のテーパー形状を有していても良い。また、複数の種類の凹形状の湾曲形状と凸形状の湾曲形状を有していても良い。更に、ソース/ドレイン領域の一部に基体と平行な面、基体に垂直な面を有していても良い。本発明のMISFETのソース/ドレイン領域は、突起状の半導体領域の側面に平行な所定の面に関して対称な形状を有していなくても良い。例えば、この所定の面で二分割したソース/ドレイン領域のうち、一方のソース/ドレイン領域が図6で示されるような湾曲形状を有しており、他方のソース/ドレイン領域が図8で示されるようなテーパー形状を有していても良い。また、本発明の半導体装置はソース/ドレイン領域の最上部側から基体側に向かって幅が増加することを特徴とし、この幅とは、ソース/ドレイン領域中の基体絶縁膜509の平面に垂直かつチャネル電流が流れる方向に垂直な所定の断面での幅を規定している。幅は、ソース/ドレイン領域中の何れかの断面において最上部側から基体側に向かって増加していれば良い。また、ソース/ドレイン領域の異なる位置での断面形状は、同一であっても良いし、異なっていても良い。例えば、図20aのように第一の断面804では、上記のような幅が最上部側から基体側に向かって増加する形状を有し、第二の断面805では断面形状が長方形状であっても良い。第二の実施形態本発明の第二の実施形態は、マルチ構造のMISFETを有する半導体装置に関するものである。マルチ構造のMISFETは、一つのトランジスタ内に複数の突起状の半導体領域をチャネル電流が流れる方向と垂直な方向に一列に並行配列し、これら複数の突起状の半導体領域に跨がって設けられた導体配線でゲート電極501が構成されたものである。図9a及び図10aはMISFETを有する半導体装置の上面図である。図9b及び図10bは、それぞれ図9a及び図10aの半導体装置のB-B方向の断面図である。また、図9c及び図10cは、それぞれ図9a及び図10aの半導体装置のA-A方向の断面図である。図9のMISFETでは、複数の図では二つのみを示す突起状の半導体領域506がチャネル電流が流れる方向と垂直な方向517に設けられ、これら複数の突起状の半導体領域506をそれぞれ挟むように複数の対図では二対のみを示すのソース/ドレイン領域503が設けられている。各ソース/ドレイン領域はテーパー形状510を有する。図10のMISFETでは、図9と同様に複数の図では二つのみを示す突起状の半導体領域506が一列に設けられており、これら突起状の半導体領域506を挟むように形成されたソース/ドレイン領域503は共通化されており、一つのMISFET中に一対のソース/ドレイン領域503が形成されている。ソース/ドレイン領域503は凸部519を複数、有している。各凸部519はソース/ドレイン領域の最上部側から基体側に向かって矢印511の方向に断面積が増加している。ここで断面積とは基体絶縁膜509の平面に平行な所定の面でのソース/ドレイン領域の断面積を表す。図10では、ソース/ドレイン領域503中の複数の凸部519が、半導体領域506の配列方向517に向かって、該半導体領域506と等間隔で形成され、かつ半導体領域506の配列方向から見て一つの凸部519と一つの半導体領域506が並列となるように形成されている。ソース/ドレイン領域中の各凹凸部519はシングル構造のMISFETのソース/ドレイン領域のテーパー形状510に相当する形状を有している。図9のように各突起状の半導体領域ごとにその両側に、個別の離間したソース/ドレイン領域が設けられたマルチ構造のMISFETであっても、各ソース/ドレイン領域はシングル型のMISFETと同様の形状を有することができる。また、図10のように突起状の半導体領域を挟むように形成されたソース/ドレイン領域が共通化されたマルチ構造のMISFETであっても、ソース/ドレイン領域を構成する凹凸部は、シングル型のMISFETに相当する形状を有することができる。各凹凸部は同一の形状を有していても、異なる形状を有していても良く、各凹凸部は、絶縁膜509上で接していても良い。これらマルチ構造のMISFETのソース/ドレイン領域またはソース/ドレイン領域中の凹凸部は、それぞれ複数の種類の湾曲形状やテーパー形状を有していても良い。また、更にその一部に基体と平行な面、基体に垂直な面を有していても良い。このようなマルチ構造のMISFETでは、一つの突起状の半導体領域当たり個別のソース/ドレイン領域を有するか、共通化された大きなソース/ドレイン領域を有し、広い表面積がシリサイド化されているため、MISFETの寄生抵抗が低減され、コンタクト抵抗が低減する。また、コンタクトホールのソース/ドレイン領域上への位置合わせが容易となる。マルチ構造のMISFETでは、基体平面に垂直な方向の側面をチャネル幅として用いる突起状の半導体領域を複数有するため、チャネル幅あたりの必要な平面的面積を小さくすることができ、素子の微細化に有利である。このマルチ構造は、チャネル幅の異なる複数種のトランジスタを1チップ内に形成する場合でも、突起状の半導体領域の数を変えることによりチャネル幅を制御することができる。これにより、突起状の半導体領域の高さを揃えて素子特性の均一性を確保することができる。素子特性の均一性や加工の容易さ等の観点から、一つのトランジスタの複数の凸状の半導体領域のゲート電極下部分の幅基板平面に平行かつチャネル長方向に垂直な方向の幅は互いに等しいことが好ましい。半導体装置の製造方法本発明に係る半導体装置の製造方法は、ソース/ドレイン領域を湾曲形状やテーパー形状等の形状に加工するための工程を有する点に特徴がある。この代表的な方法として1選択エピタキシャル成長法、2エッチング法について詳細に述べる。1選択エピタキシャル成長法一例としてマルチ構造のフィン型のMISFETを含む半導体装置の製造工程を図11に示す。まず、貼り合わせ又はSIMOXによってシリコンウェハ基板601、SiO2酸化膜602及び単結晶シリコン膜603を有するSOI基板を用意する。次に、SOI基板の表面上に熱酸化法によってSiO2膜604形成する。図11aはこの基板の断面図である。更に、このSiO2膜604を介してチャネル形成領域のための不純物をイオン注入する。その後、エッチングによってSiO2膜604除去する。続いて、単結晶シリコン膜603の全面にフォトレジストを塗布し、フォトリソグラフィーを用いて、レジストマスク605を形成する。図11bはこの断面を表したものである。次に、このレジストマスク605をエッチングマスクとして、単結晶シリコン膜603を異方性ドライエッチングする。この後、レジストマスク605を除去し、SiO2膜602上に所定の高さの突起状の半導体領域606を形成する。この際、エッチングの条件によっては、突起状の半導体領域606の上面や側面は平らにならずに微細な突起等が形成される場合がある。例えば、図21aでは半導体領域911と基体SiO2膜907の境界上に微細な{111}面903が形成されている。この微細な面は選択エピタキシャル成長を行う際、ソース/ドレイン領域の形状に影響を与える場合がある。図11cは突起状の半導体領域の上面図である。また、図11dは図11cの突起状の半導体領域606のA-A方向の断面図である。次に、熱酸化法によって単結晶シリコンの突起状の半導体領域606の表面側面に薄いSiO2膜ゲート絶縁膜611を形成する。更に、このSiO2膜611上にCVD法によってポリシリコン膜を形成し、不純物拡散で導電性としてから、所定パターンに選択的エッチングを施してゲート電極607を形成する。図11eはこの半導体装置の上面図である。また、図11fは図11eの突起状の半導体領域606のA-A方向の断面図である。次にエクステンションイオン注入を行う。更に、CVD法によりシリコン酸化膜等を堆積した後、例えば、RIEによりエッチバックして、ゲートサイドウォール608を形成する。図12aは、この半導体装置の上面図である。また、図12bは図12aのソース/ドレイン領域612のA-A方向の断面図である。この後、ソース/ドレイン領域612を選択エピタキシャル成長させる。なお、選択エピタキシャル成長を行う前のソース/ドレイン領域612とチャネルが形成される突起状の半導体領域とでは断面が同一形状であっても良いし、異なる形状であっても良い。ここで、断面とは基体絶縁膜602に垂直な面で、かつチャネル電流が流れる方向に垂直な方向の面を表す。図12cは、傾斜部が特定の結晶面を表面に有さないように、図12aのソース/ドレイン領域を選択エピタキシャル成長させた製造工程の一例を示したものである。なお、本明細書では特定の結晶面とは基体SiO2膜602と平行でも垂直でもなく、傾斜部又は凹凸部表面において明確に認識できる面を表す。例えば、原料供給等の成長条件を変更することで、特定の結晶面を優先して成長させるのではなく、微細な多数の結晶面が競合して成長するようにすると、図12cのように、大きな結晶面が表面に現れず全体として湾曲形状からなるソース/ドレイン領域が形成される。図12cは半導体装置の上面図である。図12cでは、選択エピタキシャル成長を短時間で終了しているため、隣接するソース/ドレイン領域は接しておらず、各突起状の半導体領域606の両側に、それぞれ個別にソース/ドレイン領域が設けられている。また、傾斜部は特定の結晶面を表面に有さず、湾曲形状を有する構造となる。また、図12dは図12cのソース/ドレイン領域612のA-A方向の断面図である。次に、この選択エピタキシャル成長を行ったソース/ドレイン領域612に不純物を注入する。このイオン注入は斜め方向又は垂直方向から行うことができる。本発明の半導体装置は基体と垂直な側面を有する従来のフィン型のMISFETと比べて、簡便にイオン注入を行うことができる。次に、ソース/ドレイン領域612上にスパッタリングによって金属層609を堆積する。図13aはこの半導体装置の上面図である。また、図13bは図13aのソース/ドレイン領域612のA-A方向の断面図である。本発明の製造方法ではソース/ドレイン領域612が湾曲形状やテーパー形状等を有するため、広い部分に金属層609を堆積することができる。金属としては、Ti、Co、Ni、Pt、Pd、Mo、W、Zr、Hf、Ta、Ir、Al、V及びCrからなる群から選択された少なくとも一種であることが好ましい。次に、アニール処理を行うことによって金属がケイ素と反応し、安定なシリサイド610が形成される。この後、ウェットエッチングを行うことにより、未反応の金属層を除去する。図13cはウェットエッチング後の半導体装置の上面図である。また、図13dは図13cのソース/ドレイン領域612のA-A方向の断面図である。アニール処理の温度は金属層の種類に応じて所望の温度に設定することができる。例えば、金属層としてNi用いた場合には400~600°Cであることが好ましく、Coを用いた場合には600~800°Cであることが好ましい。アニール処理は数段階に分けて行っても良く、アニール処理の間にウェットエッチングの工程を設けても良い。アニール処理後に形成されるシリサイド材料としては、TiSi、TiSi2、CoSi,CoSi2、NiSi、NiSi2及びNi2Siなどが挙げられる。また、図12aのソース/ドレイン領域612を長時間、選択エピタキシャル成長させた製造工程の一例を示したものである。図14aは半導体装置の上面図である。図14aでは、選択エピタキシャル成長を長時間、行っているため、複数の半導体領域を挟んで該複数の半導体領域に共通化された凹凸部を有するソース/ドレイン領域が設けられている。各凹凸部は特定の結晶面を表面に有していない。このため、図14aの例では、ソース/ドレイン領域612が湾曲形状を有する構造となっている。なお、図14bは図14aのソース/ドレイン領域612のA-A方向の断面図である。図14cは、図14aの半導体装置に不純物注入、金属層の堆積、アニール処理、未反応金属の除去を行い、最終的にソース/ドレイン領域612上にシリサイド膜610を設けた半導体装置の上面図である。図14dは図14cのソース/ドレイン領域612のA-A方向の断面図である。このようにソース/ドレイン領域が共通化された半導体装置とするために選択エピタキシャル成長を行うための時間は、温度、原料ガス流量など操作条件によって異なり、所望の条件に設定すれば良い。図15aは傾斜部が少なくとも特定の結晶面を表面に有するように、図12aの半導体装置を選択エピタキシャル成長させた製造工程の一例を図15に示す。図15aは、短時間、選択エピタキシャル成長を行った後の半導体装置の上面図である。図15aのソース/ドレイン領域では、ある特定の結晶面が優先的に成長し、その結果、テーパー形状となったものである。この例では図21aに示した微細な{111}面903が優先して成長したものである。特定の結晶面を優先的に成長させる場合は、図21b及びcのように傾斜部のソース/ドレイン領域の幅方向901及び最上部側から基体側の方向902に平行で、かつ該最上部904と交わる断面909で見たときに、実質的に2つ片側1つの結晶面910のみからなるように形成するか、又は図8cのように実質的に4つ片側2つの面510からなるように形成するか、あるいは、最大8つ片側4つ程度の面のみからなるように形成させることが好ましい。更に好ましくは2つ片側1つ又は4つ片側2つの面である。なお、図21はシングル構造のMISFETを有する半導体装置を表しているが、マルチ構造のMISFETにおいてもシングル構造のMISFETと同様にソース/ドレイン領域の幅方向901及び最上部から基体側の方向902を定義する。また、選択エピタキシャル成長を短時間で終了させているため、隣接するソース/ドレイン領域は接しておらず、各突起状の半導体領域の両側に、それぞれ個別にソース/ドレイン領域が設けられている。なお、図15bは図15aのソース/ドレイン領域612のA-A方向の断面図である。この後、図13a~dと同様の方法によって、図15aの半導体装置に不純物注入、金属層の堆積、アニール処理、未反応金属の除去を行う。図15cは、未反応金属層除去後の半導体装置の上面図である。なお、図15dは図15cのソース/ドレイン領域612のA-A方向の断面図である。図15eは、上記選択エピタキシャル成長を行う際、長時間、選択エピタキシャル成長を行った場合の半導体装置の上面図である。また、図15fは図15eのソース/ドレイン領域612のA-A方向の断面図である。図15eでは、選択エピタキシャル成長を長時間、行っているため、複数の半導体領域を挟んで該複数の半導体領域に共通化された凹凸部を有するソース/ドレイン領域となっている。図15eのソース/ドレイン領域では、ある特定の結晶面が優先的に成長した結果、テーパー形状となっている。図15gは、図15eの半導体装置に不純物注入、金属層の堆積、アニール処理、未反応金属の除去を行った後の半導体装置の上面図である。図15hは図15gのソース/ドレイン領域612のA-A方向の断面図である。選択エピタキシャル成長は、CVD装置を用いて行うことができる。主原料ガスとしてはジシランガスSi2H2やモノシランガスSiH4を用いることができる。また、ホスフィンPH3やジボランB2H6などのガスを用いてドーピングを行っても良い。2エッチング法選択エピタキシャル成長法と同様の方法によって、SiO2膜上に所定の高さの複数の突起状の半導体領域701と突起状の半導体領域702を形成する。図16aはこれらの半導体領域を表す上面図である。なお、突起状の半導体領域702は基体から突出しており、半導体領域701の全てを挟んだ形状であれば良く、直方体に限定されるわけではない。次に、選択的エピタキシャル成長法と同様の方法で、ゲート電極703の形成、エクステンションイオン注入、ゲートサイドウォール704の形成を行う図16b。次に、全面にレジストマスク705を形成した後、フォトリソグラフィーを用いてソース/ドレイン領域708上の、半導体領域701の配列方向712に向かって半導体領域701と交互となる位置に開口710を有するマスク層705を設ける。このようにマスク層705を設けた場合、半導体領域701のチャネル電流が流れる方向714への延長上に存在するソース/ドレイン領域上にはマスク層713が設けられ、該マスク層713の間にマスク開口710が設けられている。なお、開口はチャネル電流が流れる方向714において、ソース/ドレイン領域上の一方の端部から他方の端部まで形成されていても良い図16c及びeし、一方から他方の端部にわたって形成されていなくても良い。開口の形状は、長方形、正方形、円形、楕円形、曲面、多角形など様々な形状とすることができる。図16cはこの半導体装置の上面図である。また、図16dは図16cのソース/ドレイン領域708のA-A方向の断面図である。このレジストマスクをエッチングマスクとして、エッチングを行う。開口がソース/ドレイン領域の一方の端部から他方の端部にわたって形成されていないマスクを用いてエッチングを行った場合、例えば図20bのような形状のソース/ドレイン領域が形成される。図20bでは、テーパー形状801の部分は、エッチング前にマスク開口710を設け、エッチングが進行したソース/ドレイン領域にあたる。また、突起部802はマスク層705を設け、エッチングが進行しなかったソース/ドレイン領域にあたる。テーパー形状801を有する面と突起部802の断面はそれぞれ804及び805にあたる。図16eはエッチング後の半導体装置の上面図である。エッチングとしてはウェットエッチング法とドライエッチング法を用いることができる。ウェットエッチング法では、KOH溶液やTMAH溶液などの溶液を用いる。エッチング時の温度、溶液濃度、時間等は公知の条件を用いることができる。例えば、基体SiO2酸化膜706と平行な面方位が100面の半導体領域にウェットエッチングを行う場合、111面が他の結晶面に対して極端に低いエッチングレートとなる。このため、最終的には54.7°のテーパー形状を有するソース/ドレイン領域708が形成される。ドライエッチング法では、レジストマスクをエッチングマスクとして、等方性ドライエッチングと異方性ドライエッチングを順次行うことによって、所定の傾斜角度のテーパー形状を有するソース/ドレイン領域708を形成することができる。テーパー形状の傾斜角度は等方性ドライエッチングと異方性ドライエッチングのエッチング量比を調節することによって、調整可能である。また、ドライエッチングの条件は公知の条件に設定することができる。エッチングを長時間行うと、図16gに表されるように各突起状の半導体領域の両側に、それぞれ個別にソース/ドレイン領域708が設けられたMISFETとすることができる。一方、エッチングを短時間で終了すると、図16fに表されるように、各突起状の半導体領域を挟むように共通化されたソース/ドレイン領域を有するMISFETとすることができる。前者の半導体装置とするためにエッチング処理を行う時間は、温度、原料ガス流量などの操作条件によって異なり、所望の条件に設定すれば良い。次に、エッチングマスクを除去する。図17a及び図18aはそれぞれ、図16f及びgの半導体装置のエッチングマスクを除去したものを表す上面図である。また、図17b及び18bは、それぞれ図17a及び18aのソース/ドレイン領域708のA-A方向の断面図である。なお、エッチング後のソース/ドレイン領域は、少なくともその幅が最も大きい部分において、半導体領域701の幅よりも大きければ良く、ソース/ドレイン領域の上面715の幅は半導体領域701の幅よりも小さくても良い。次に、選択エピタキシャル成長と同様の方法で不純物注入をした後、ソース/ドレイン領域708上にシリサイド膜709を設ける。図17c及び図18cは、それぞれ図17a及び図18aのソース/ドレイン領域708にシリサイド膜709を設けた半導体装置の上面図である。また、図17d及び図18dは、それぞれ図17c及び図18cのソース/ドレイン領域708のA-A方向の断面図である。シングル構造のMISFETを有する半導体装置も、上記マルチ構造のMISFETを有する半導体装置と同様の方法によって製造することができる。ただし、最初に基体上に設けられる突起状の半導体領域が一つである点がマルチ構造のMISFETを有する半導体装置の製造方法とは異なる。シングル構造のMISFETを有する半導体装置の製造方法を図19に示す。最初に突起状の半導体領域を形成する。なお、エッチング法によってソース/ドレイン領域に傾斜部を形成する場合には、ソース/ドレイン領域となる半導体領域は、その幅がチャネルが形成される突起状の半導体領域よりも大きくなるように形成する。次に、この半導体領域上にゲート電極703とゲートサイドウォール704を形成する。図19aは、この半導体装置の上面図である。また、図19bは図19aの突起状の半導体領域708のA-A方向の断面図である。この後、ソース/ドレイン領域708を異方性の選択エピタキシャル成長させる。図19cは、この半導体装置の上面図である。また、図19dは図19cのソース/ドレイン領域708のA-A方向の断面図である。次に、半導体装置上に金属層711を堆積させる。図19eは、この半導体装置の上面図である。また、図19fは図19eのソース/ドレイン領域708のA-A方向の断面図である。この後、アニール処理を行い、シリサイド膜709を形成した後、未反応の金属層を除去する。図19gは、この半導体装置の上面図である。また、図19hは図19gのソース/ドレイン領域708のA-A方向の断面図である。なお、本発明ではフィン型のMISFETとプレーナ型平面型のMISFETとを混載させた半導体装置を製造することもできる。図25はこの半導体装置の製造工程の一例を表したものである。図25aはフィン型のMISFET用の突起状半導体領域と、プレーナ型のMISFET用のソース/ドレイン領域1017、1018を作成した状態を表したものである。図25bは、図25aの突起状半導体領域、ソース/ドレイン領域1017、1018を選択エピタキシャル成長させたものである。選択エピタキシャル成長により、フィン型のMISFETのソース/ドレイン領域に傾斜部が形成されると共に、プレーナ型のMISFETのソース/ドレイン領域にはせり上げ部が形成される。図25cは図25bの半導体装置のソース/ドレイン領域1014及びせり上げ部1020上にシリサイド膜1015を形成した状態を表したものである。このように、本発明ではフィン型のMISFETとプレーナ型のMISFETを同時に製造することが可能であり、製造工程の簡素化を図ることができる。"