"直列に接続されそれぞれが単位遅延クロックを出力する複数の単位遅延部を備え、基準クロック及び段数制御信号を入力し、位相遅延クロックを出力する遅延ラインと、前記基準クロック及び前記単位遅延クロックを入力し、初期遅延モニタリングの結果である単位遅延段数設定信号を出力する初期遅延モニタリング手段と、前記基準クロック及びフィードバッククロックを入力し、位相比較結果信号を出力する位相比較手段と、前記単位遅延段数設定信号及び前記位相比較結果信号を入力し、前記段数制御信号及びファイン遅延制御信号を出力する遅延制御手段と、前記位相遅延クロック及び前記ファイン遅延制御信号を入力し、前記フィードバッククロックを出力するファイン遅延手段と、を備え、前記初期遅延モニタリング手段は、前記基準クロックと前記複数の単位遅延部のうちの一部の単位遅延部が出力する前記単位遅延クロックとの位相を比較する複数の位相比較用フリップフロップを備え、これら位相比較用フリップフロップの数を単位として当該比較を段階的に繰り返すことにより、全範囲について前記初期遅延モニタリングを行う、遅延ロックループ回路。前記単位遅延部の総数をM、前記位相比較用フリップフロップの数をNとするとき、M=α×Nαは2以上の整数の関係が成り立つ、請求項1に記載の遅延ロックループ回路。前記位相比較用フリップフロップの総数Oは、メタス対策で必要なフリップフロップの段数をPとするとき、O=N×Pである、請求項2に記載の遅延ロックループ回路。前記遅延ラインは、全ての前記単位遅延部からの前記単位遅延クロックを前記初期遅延モニタリング手段に出力し、前記初期遅延モニタリング手段は、全ての前記単位遅延クロックのうちの一部を前記位相比較用フリップフロップに出力する単位遅延クロック選択手段を備える、請求項1~3のいずれか1項に記載の遅延ロックループ回路。Master/Slave方式を備え、Master側の回路は、複数の前記遅延ラインと、当該遅延ラインと同数の前記ファイン遅延手段と、前記基準クロック、前記位相遅延クロック及び遅延ライン群選択信号を入力し前記ファイン遅延部に選択クロック信号を出力する複数の遅延ライン群選択手段とを備え、前記遅延制御手段は、前記段数制御信号を前記全ての遅延ラインに出力し、前記ファイン遅延制御信号を前記全てのファイン遅延手段に出力し、Slave側の回路は、前記基準クロックとは異なる他の基準クロックを出力する手段と、前記他の基準クロック及び前記遅延制御手段が出力する段数制御信号を入力し前記位相単位クロックを出力する遅延ラインと、当該出力された位相単位クロック及び前記遅延制御手段が出力するファイン遅延制御信号を入力し位相遅延クロックを出力するファイン遅延手段とを備える、請求項1~3のいずれか1つに記載の遅延ロックループ回路。直列に接続されそれぞれが単位遅延クロックを出力する複数の単位遅延部を備え、基準クロック及び段数制御信号を入力し、位相遅延クロックを出力する遅延ラインと、前記基準クロック及び前記単位遅延クロックを入力し、初期遅延モニタリングの結果である単位遅延段数設定信号を出力する初期遅延モニタリング手段と、前記基準クロック及びフィードバッククロックを入力し、位相比較結果信号を出力する位相比較手段と、前記単位遅延段数設定信号及び前記位相比較結果信号を入力し、前記段数制御信号及びファイン遅延制御信号を出力する遅延制御手段と、前記位相遅延クロック及び前記ファイン遅延制御信号を入力し、前記フィードバッククロックを出力するファイン遅延手段と、を備える遅延ロックループ回路のロックアップ方法であって、前記基準クロックと前記複数の単位遅延部のうちの一部の単位遅延部が出力する前記単位遅延クロックとの位相を比較するステップと、当該比較に用いられた単位遅延クロックの数を単位として当該比較を段階的に繰り返すことにより、全範囲について前記初期遅延モニタリングを行うステップと、を備える遅延ロックループ回路のロックアップ方法。近年、DLL回路のロックアップ時間の高速化が特に求められている。一般的にDLL回路でロックアップを高速化するためには、初期位相遅延をモニタリングする回路と初期位相遅延の結果より所望の位相遅延となる遅延回路の段数を判定する回路を追加する必要がある。このようなモニタリング回路と判定回路の追加は、レイアウト面積の増加を招き、レイアウト面積の増加は、LSIチップのコスト増加につながる。そのため、レイアウト面積の増加を抑えつつロックアップ時間の高速化を実現することができる回路の開発が求められている。上記特許文献1に係る技術によれば、ロックアップ時間の高速化を図ることができるが、レイアウト面積の増加が問題となる。理由は、次のとおりである。上記遅延ライン300は、直列連結したn個の単位遅延部310<1:n>を含み、それぞれの単位遅延部310<1:n>は、n個の単位遅延クロックudly<1:n>をそれぞれ1つずつ出力するように構成されている。また、初期遅延モニタリング手段800は、基準クロックclk_refとn-1ビットの単位遅延クロックudly<1:n-1>の位相をそれぞれ比較して初期位相コードiniph<1:n-1>を生成する初期位相情報抽出部810を含んでいる。更に、初期位相情報抽出部810は、直列連結したn-1個の第6フリップフロップFF6<1:n-1>を含んでいる。上記構成を有する特許文献1に係るDLL回路においては、遅延ライン300における単位遅延部310の個数分だけ初期遅延モニタリング用に単位遅延クロックudly<1:n-1>を取り出す必要がある。また、初期遅延モニタリング手段800にある初期位相情報抽出部810は、それぞれの単位遅延クロックudly<1:n-1>のビット数分だけフリップフロップFF6を必要とする。更に、同文献には明記されていないが、当該フリップフロップFF6は、フリップフロップのメタス対策として単位遅延クロックudly<1:n-1>の各ビットに対して最低でもシリアルに2つ以上接続されることが一般的である。従って、同文献に係るDLL回路を高速にロックアップさせるためには、初期遅延モニタリング用に単位遅延クロックudly<1:n-1>を取り出すための配線リソース及び初期位相情報抽出用のフリップフロップFF6が、単位遅延部310の個数の2倍は必要となる。そのため、配線、素子等の増加によるレイアウト面積の増加を避けることができない。本発明の一態様は、直列に接続されそれぞれが単位遅延クロックを出力する複数の単位遅延部を備え、基準クロック及び段数制御信号を入力し、位相遅延クロックを出力する遅延ラインと、前記基準クロック及び前記単位遅延クロックを入力し、初期遅延モニタリングの結果である単位遅延段数設定信号を出力する初期遅延モニタリング手段と、前記基準クロック及びフィードバッククロックを入力し、位相比較結果信号を出力する位相比較手段と、前記単位遅延段数設定信号及び前記位相比較結果信号を入力し、前記段数制御信号及びファイン遅延制御信号を出力する遅延制御手段と、前記位相遅延クロック及び前記ファイン遅延制御信号を入力し、前記フィードバッククロックを出力するファイン遅延手段とを備え、前記初期遅延モニタリング手段は、前記基準クロックと前記複数の単位遅延部のうちの一部の単位遅延部が出力する前記単位遅延クロックとの位相を比較する複数の位相比較用フリップフロップを備え、これら位相比較用フリップフロップの数を単位として当該比較を段階的に繰り返すことにより、全範囲について前記初期遅延モニタリングを行う遅延ロックループ回路である。また、本発明の他の態様は、直列に接続されそれぞれが単位遅延クロックを出力する複数の単位遅延部を備え、基準クロック及び段数制御信号を入力し、位相遅延クロックを出力する遅延ラインと、前記基準クロック及び前記単位遅延クロックを入力し、初期遅延モニタリングの結果である単位遅延段数設定信号を出力する初期遅延モニタリング手段と、前記基準クロック及びフィードバッククロックを入力し、位相比較結果信号を出力する位相比較手段と、前記単位遅延段数設定信号及び前記位相比較結果信号を入力し、前記段数制御信号及びファイン遅延制御信号を出力する遅延制御手段と、前記位相遅延クロック及び前記ファイン遅延制御信号を入力し、前記フィードバッククロックを出力するファイン遅延手段とを備える遅延ロックループ回路のロックアップ方法であって、前記基準クロックと前記複数の単位遅延部のうちの一部の単位遅延部が出力する前記単位遅延クロックとの位相を比較するステップと、当該比較に用いられた単位遅延クロックの数を単位として当該比較を段階的に繰り返すことにより、全範囲について前記初期遅延モニタリングを行うステップとを備えるものである。これにより、初期遅延モニタリングに必要な単位遅延クロックの本数と初期位相情報抽出用のフリップフロップの個数が従来よりも少なくなる。本発明によれば、レイアウト面積の増加を抑えつつロックアップ時間の高速化を実現することができる。また、素子の増加による消費電流の増加を防止することもできる。実施の形態1以下、図面を参照して本発明の実施の形態について説明する。図1は、本発明の実施の形態1に係るDLL回路1の構成を示している。DLL回路1は、クロック入力バッファ2、遅延ライン3、初期遅延モニタリング部4、遅延制御部5、ファイン遅延部6、クロックドライバ7、及び位相比較部8を含む。クロック入力バッファ2は、外部クロックCLK_INを入力し、基準クロックCLK_REFを出力する。遅延ライン3は、基準クロックCLK_REFと単位遅延部の段数制御信号DLYSEL<1:4n>を入力し、位相遅延クロックDOUT及び単位遅延クロックDLY<n:1>を出力する。ファイン遅延部6は、位相遅延クロックDOUT及びファイン遅延制御信号FINECNTを入力し、位相遅延クロックCLK_FBを生成する。初期遅延モニタリング部4は、基準クロックCLK_REF及び単位遅延クロックDLY<n:1>を入力し、初期遅延モニタリング結果である単位遅延段数の設定信号INT_DLY_CNTを出力する。位相比較部8は、基準クロックCLK_REF及びフィードバッククロックCLK_FBを入力し、位相比較結果信号PHCMPを出力する。遅延制御部5は、単位遅延部の段数設定を行い、位相比較結果信号PHCMP及び初期遅延モニタリング結果である単位遅延段数の設定信号INT_DLY_CNTを入力し、単位遅延部の段数制御信号DLYSEL<1:4n>及びファイン遅延制御信号FINECNTを出力する。クロックドライバ7は、位相遅延クロックCLK_FBを入力し、位相遅延クロックCLK_OUTを出力する。図2は、遅延ライン3の回路構成を示している。遅延ライン3は、4n個の単位遅延部11<1>~11<4n>を含む。単位遅延部11<4n>は、基準クロックCLK_REF、GNDレベル入力及び単位遅延部の段数制御信号DLYSEL<4n>を入力し、単位遅延クロックCD4nを出力する。単位遅延部11<4n-1>は、単位遅延クロックCD4n、基準クロックCLK_REF及び単位遅延部の段数制御信号DLYSEL<4n-1>を入力し、単位遅延クロックCD4n-1を出力する。前述のように、4n個の各単位遅延部11<1>~11<4n>は、段数制御信号DLYSEL、基準クロックCLK_REF及び前段の単位遅延部11から出力される単位遅延クロックを入力する。各単位遅延部11<4n>~11<1>は、シリアルに接続している。一部の単位遅延部11<1>~11<n>は、それぞれ単位遅延クロックDLY<n>~DLY<1>を出力し、単位遅延部11<1>は、位相遅延クロックOUTを出力する。図3は、初期遅延モニタリング部4の回路構成を示している。初期遅延モニタリング部4は、初期遅延の位相比較用フリップフロップ16<1>~16<n>、初期遅延の位相比較用フリップフロップ17<1>~17<n>及び初期遅延制御部18を含む。初期遅延の位相比較用フリップフロップ16<1>は、基準クロックCLK_REFをクロック入力とし又単位遅延クロックDLY<1>をデータ入力として、初期位相情報INIPH1<1>を出力する。位相比較用フリップフロップ17<1>は、初期位相情報INIPH1<1>をデータ入力とし又基準クロックCLK_REFをクロック入力として、初期位相情報INIPH2<1>を出力する。同様に、初期遅延の位相比較用フリップフロップ16<2>は、基準クロックCLK_REF及び単位遅延クロックDLY<2>を入力として単位遅延位相INIPH1<2>を出力する。位相比較用フリップフロップ17<2>は、初期位相情報INIPH1<2>及び基準クロックCLK_REFを入力とし、初期位相情報INIPH2<2>を出力する。前述のように、位相比較用フリップフロップ16<1:n>と位相比較用フリップフロップ17<1:n>を接続した組合せが、単位遅延クロックDLY<1:n>の本数分だけ具備されている。当該位相比較用フリップフロップ16,17の組合せの数nは、上記遅延ライン3の単位遅延部11<1>~11<4n>の総数4nの1/4に相当する。各位相比較用フリップフロップ17<1:n>から初期位相情報INIPH2<1:n>が生成される。初期遅延制御部18は、初期位相情報INIPH2<1:n>を入力し、初期遅延モニタリング結果である単位遅延段数の設定信号INT_DLY_CNTを出力する。以下に、上記DLL回路1の動作を説明する。図4は、DLL回路1におけるロックアップフローを示している。当該ロックアップフローは、初期遅延モニタリングフローS10、微調整遅延制御S17、及び位相ロックの判定S18を含む。初期遅延モニタリングフローS10は、遅延ライングループ設定S11、エッジサーチS12、位相エッジの有無の判定S13、次の遅延ライングループへの切替S14、初期遅延制御コード演算S15及び初期遅延制御コード設定S16を含む。初期遅延モニタリングフローS10は、フロー開始直後から行われ、その後微調整遅延制御S17及び位相ロックの判定S18の順に処理が行われ、ロックに至る。初期遅延モニタリングフローS10においては、遅延ライングループ設定S11及びエッジサーチS12後に位相エッジの有無の判定S13が行われる。当該判定S13において、位相エッジが無いと判定された場合には、次の遅延ライングループへの切替S14が行われた後、再度遅延ライングループ設定S11が行われる。一方、判定S13において、位相エッジが有ると判定された場合には、初期遅延制御コード演算S15及び初期遅延制御コード設定S16が行われた後、初期遅延モニタリングフローS10が完了する。本実施の形態に係るDLL回路1は、遅延ライン3から出力する単位遅延クロックDLY<n:1>をn本備える。この本数は、単位遅延部11<1>~11<4n>の総段数4nの1/4である。図2の遅延ライン3が示すように、シリアルに接続された単位遅延部11<1>~11<4n>のうち、一部の単位遅延部11<1>~11<n>の単位遅延クロックのみが単位遅延クロックDLY<n:1>として出力される。単位遅延クロックDLY<n:1>は、初期遅延モニタリング部4に入力する。図3の初期遅延モニタリング部4が示すように、単位遅延クロックDLY<n:1>は、単位遅延部11の総数4nの1/4となるn個の初期遅延の位相比較用フリップフロップ16<1>~16<n>に入力する。また、本実施の形態においては、メタス対策に必要なフリップフロップの段数を2段と仮定していることから、単位遅延クロックDLY<n:1>はn個の初期遅延の位相比較用フリップフロップ17<1>~17<n>にも入力する。以下に、上記構成を図4のフローにあてはめてロックアップの説明をする。初期遅延モニタリングフローS10は、最初に遅延ライン3をグループ単位に分けてモニタリングできるようにするための遅延ライングループ設定S11を行う。当該設定S11は、単位遅延部の段数制御信号DLYSEL<4n:1>により、遅延ライン3の単位遅延部11を所望の段数にする。具体的には、遅延ライングループ設定S11は、図5に示すようなリストを用いて行われる。図5は、初期遅延モニタリングを分割して行う際の対象となる単位遅延部のリストを例示している。モニタリング順序の1の行にある単位遅延部11を通る段数リストに従い、単位遅延クロックDLY<n:1>から遅延した信号が出力するように、単位遅延部の段数制御信号DLYSEL<4n:1>により遅延ライン3の単位遅延部11<1>~11<4n>を通る段数が制御される。モニタリング順序の1についてみれば、入力クロックCLK_INが遅延ライン3の単位遅延部11<1>~11<n>を通るように、単位遅延部の段数制御信号DLYSEL<n-1:1>を1固定とし、単位遅延部の段数制御信号DLYSEL<4n:n>を0固定とする。これにより、所望の初期遅延モニタリング対象となる単位遅延部11の単位遅延クロックDLY<n:1>が得られる。次に、エッジサーチS12が行われる。図7は、初期遅延モニタリング部4に入力される基準クロックCLK_REFと単位遅延クロックDLY<n:1>との位相関係を例示している。エッジサーチS12は、初期遅延モニタリング部4に入力される基準クロックCLK_REFと単位遅延クロックDLY<n:1>との位相関係から最も適当なものをサーチする。例えば、基準クロックCLK_REFの位相に対して同位相となるものが所望であれば、基準クロックCLK_REFと位相が最も近い単位遅延クロックDLY<n:1>がサーチされ、DLY<n-2>又はDLY<n-1>が最も適当であると判断される。エッジサーチS12において基準クロックCLK_REFと単位遅延クロックDLY<n:1>との位相関係を取り込む手段として、位相比較用フリップフロップ16<1:n>と位相比較用フリップフロップ17<1:n>が用いられる。これにより、基準クロックCLK_REFのエッジでデータの単位遅延クロックDLY<n:1>が取り込まれ、初期位相情報INIPH2<1:n>が初期遅延制御部18に供給される。位相エッジの有無の判定S13は、エッジサーチS12で取り込んだ初期位相情報INIPH2<1:n>に基づいて行われる。図6は、位相エッジの有無を判定する基準を例示している。初期位相情報INIPH2<1:n>のデータパタンを位相エッジ判定順序に沿って表中のパタンと照合することで位相エッジ有無の判定を行う。図6で示す照合パタンは、基準クロックCLK_REFと位相が最も近い単位遅延クロックDLY<n:1>をサーチする場合を例示している。位相エッジ有無の判定は、位相エッジ判定順序1から順に各行で示すデータパタンが初期位相情報INIPH2<1:n>と一致しているか否かを照合することにより行われる。一致する場合には、当該判定S13を終了し、初期遅延制御コード演算S15へ進む。このように、行の左から最初に10のパタンが初期位相情報INIPH2<1:n>の値に含まれているか否かをサーチすることで、基準クロックCLK_REFと同位相の単位遅延クロックDLY<n:1>があるか否かを判定することができるが、図6のパタンは、100の3値で判定するものである。これは、入力クロックCLK_INのジッタ、基準クロックCLK_REFと単位遅延クロックDLY<n:1>の位相が近接すること等により初期遅延の位相比較用フリップフロップ16<1:n>又は17<1:n>に発生するメタスにより、初期位相情報INIPH2<1:n>の値が不安定になることを想定して、位相エッジ有無の判定に誤判定が生じないようするためである。上記判定S13において、位相エッジの一致が無いと判定された場合には、次の遅延ライングループへの切替S14が行われる。当該切替S14において、図5で示す初期遅延モニタリング対象が次の遅延ライン3の単位遅延部11のリストに更新された後、遅延ライングループ設定S11が行われる。遅延ライングループ設定S11は、モニタリング順序の2の行にある単位遅延部11を通る段数リストの設定に従い、単位遅延クロックDLY<n:1>に遅延した信号が出力されるように、単位遅延部の段数制御信号DLYSEL<4n:1>により遅延ライン3の単位遅延部11<1>~11<4n>を通る段数を制御する。モニタリング順序2についてみれば、基準クロックCLK_REFが遅延ライン3の単位遅延部11<1>~11<2n-2>を通るように、単位遅延部の段数制御信号DLYSEL<2n-1:1>を1固定とし、単位遅延部の段数制御信号DLYSEL<4n:2n-2>を0固定とすることで、所望の初期遅延モニタリング対象となる単位遅延部11の単位遅延クロックDLY<n:1>が得られる。尚、図5で示す初期遅延モニタリング対象となる遅延ライン3の単位遅延部11を通る段数のリストは、モニタリング順序の前後で対象とする単位遅延部11の段数が一部重複するように設定されている。これは、入力クロックCLK_INに入力されるクロック信号がジッタ成分を持つことが一般的であるため、クロックのジッタ量に応じて重複させる単位遅延部11の段数を調整し、モニタリング順序の前後で位相エッジを見逃さないようにするためである。以降は同様に、判定S13において位相エッジが有りと判定されるまで繰り返される。上記判定S13において、位相エッジの一致が有ると判定された場合には、初期遅延制御コード演算S15を行い、位相エッジが見つかった単位遅延部11の段数を演算する。当該演算は、図5でモニタリングの対象となった単位遅延部11のリストと図6で示すパタンとが一致した箇所により求まる。例えば、図5のモニタリング順序の2番目と図6の位相エッジ判定順序3番目のパタンとが一致した場合、単位遅延部11<n1>又は単位遅延部11<n2>の付近が、所望の位相遅延となる単位遅延部11の段数となる。初期遅延制御コード設定S16は、初期遅延制御コード演算S15で求めた単位遅延部11の段数を単位遅延部の段数制御信号DLYSEL<4n:1>に設定することで、初期遅延モニタリングフローS10を完了する。その後、微調整遅延制御S17及び位相ロックの判定S18が行われるが、これらの処理は一般的なDLL回路のロックアップと同様である。位相ロックの判定S18において位相比較部8が出力する位相比較結果PHCMPと一致となれば、DLL回路はロックしたと判定され、ロックアップのフローは終了する。上記DLL回路1によれば、遅延ライン3に含まれる複数の単位遅延部11<1>~11<4n>の一部から、初期遅延モニタリング用の単位遅延クロックDLY<n:1>が取り出され、当該単位遅延クロックDLY<n:1>が初期遅延の位相比較用フリップフロップ16<1:n>及び17<1:n>に入力される。これら位相比較用フリップフロップ16,17の組合せの数nは、単位遅延部11の総数4nの1/4に相当する。即ち、位相比較用フリップフロップ16,17の組合せの数をNとし、単位遅延部11の総数をMとすると、M=4Nの関係が成り立つ。これにより、初期遅延モニタリングを行う範囲をグループ単位で4段階に分けてロックアップが実施される。これにより、初期遅延モニタリングに必要な単位遅延クロックの本数及び初期位相情報を抽出するフリップフロップの個数の増加、即ちレイアウト面積の増加を抑えつつ、ロックアップ時間の高速化を実現することができる。また、素子の増加による消費電流の増加を防止することもできる。尚、本実施の形態においては、M=4Nの関係が成り立つ場合を示したが、M=αNαは2以上の整数の関係が成り立てば、上記と同様の効果を得ることができる。実施の形態2図8は、本発明の実施の形態2に係るDLL回路21の構成を示している。DLL回路21は、上記実施の形態1に係るDLL回路1と比較して、遅延ライン24及び初期遅延モニタリング部25の構成が相違している。図9は、本実施の形態に係る遅延ライン24の回路構成を示している。遅延ライン24は、4n個の単位遅延部11<1>~11<4n>を含み、外部に単位遅延クロックDLY<4n:1>を出力する。当該構成以外は、実施の形態1に係る遅延ライン3と同様である。図10は、本実施の形態に係る初期遅延モニタリング部25の回路構成を示している。初期遅延モニタリング部25は、単位遅延クロックDLY<4n:1>及び初期遅延制御部18から出力される選択信号SELを入力して単位遅延クロック選択結果SELDLY<1:n>を出力する単位遅延クロック選択回路26を含む。単位遅延クロック選択結果SELDLY<n:1>は、初期遅延の位相比較用フリップフロップ16<1>~16<n>に入力する。当該構成以外は、実施の形態1に係る初期遅延モニタリング部4と同様である。また、DLL回路21におけるロックアップフローは図4と同様であり、初期遅延モニタリングを分割して行う際の単位遅延部のリストの例も図5と同様であり、位相エッジの有無を判定する基準の例も図6と同様である。DLL回路21における初期遅延モニタリングフローS10の遅延ライングループ設定S11において、遅延ライン24が備える4n個の全ての単位遅延部11<1>~11<4n>から出力した単位遅延クロックDLY<4n:1>が初期遅延モニタリング部25に入力される。初期遅延モニタリング部25の単位遅延クロック選択回路26は、単位遅延クロックDLY<4n:1>を入力し、図5に示すリストを用いて単位遅延クロック選択結果SELDLY<n:1>を生成し、これらを初期遅延の位相比較用フリップフロップ16<1>~16<n>に出力する。エッジサーチS12以降の動作については、実施の形態1と同様である。前述のように、本実施の形態に係るDLL回路21においては、遅延ライン24が備える全ての単位遅延部11<1>~11<4n>から出力した単位遅延クロックDLY<4n:1>が、初期遅延モニタリング部25に入力する。そして、単位遅延クロック選択回路26が図5に示すリストを参照して単位遅延クロック選択結果SELDLY<n:1>を初期遅延の位相比較用フリップフロップ16<1>~16<n>に出力する。これにより、遅延ライン24を設計する際に、単位遅延部11<4n>~11<1>から出力する単位遅延クロックDLYのビット幅を上記実施の形態1のように初期遅延モニタリング部25が備える初期遅延の位相比較用フリップフロップ17<1>~17<n>の数に合わせる必要がなくなる。これにより、遅延ライン24を初期遅延モニタリング部25より先行して設計することが可能になり、既に設計済みの遅延ライン24の流用が容易に行えるという効果が生ずる。実施の形態3図11は、本発明の実施の形態3に係るDLL回路31の構成を示している。DLL回路31は、Master/Slave方式の構成を有し、Master-DLL回路34及びSlave-Delay回路35を含む。単位遅延部の段数設定を行う遅延制御部5から4つの遅延ライン3に同じ単位遅延部の段数制御信号DLYSEL<1:4n>が入力し、同様に4つのファイン遅延部6にも同じファイン遅延制御信号FINECNTが入力する。Master-DLL回路34において、基準クロックCLK_REFが1つ目図中最も左側の遅延ライン3に入力し、当該遅延ライン3から出力された位相遅延クロックCO1、基準クロックCLK_REF及び初期遅延モニタリング部37からの遅延ライン群の選択信号DLY_GSEL<1>が、遅延ライン群選択回路41に入力する。遅延ライン群選択回路41から出力する選択クロック信号CS1は、1つ目のファイン遅延部6に入力し、当該ファイン遅延部6は位相遅延クロックFO1を出力する。位相遅延クロックFO1は、2つ目の遅延ライン3に入力し、当該遅延ライン3から出力した位相遅延クロックCO2、位相遅延クロックFO1及び遅延ライン群の選択信号DLY_GSEL<2>が、遅延ライン群選択回路42に入力する。遅延ライン群選択回路42から出力する選択クロック信号CS2は、2つ目のファイン遅延部6に入力し、当該ファイン遅延部6は位相遅延クロックFO2を出力する。位相遅延クロックFO2は、3つ目の遅延ライン3に入力し、当該遅延ライン3から出力した位相遅延クロックCO3、位相遅延クロックFO2及び遅延ライン群の選択信号DLY_GSEL<3>が、遅延ライン群選択回路43に入力する。遅延ライン群選択回路43から出力する選択クロック信号CS3は、3つ目のファイン遅延部6に入力し、当該ファイン遅延部6は位相遅延クロックFO3を出力する。位相遅延クロックFO3は、4つ目の遅延ライン3に入力し、当該遅延ライン3から出力した位相遅延クロックCO4は、4つ目のファイン遅延部6に入力される。当該ファイン遅延部6から出力するフィードバッククロックCLK_FBは、位相比較部8に入力する。Master-DLL回路34の上記以外の構成は、図8に示す実施の形態2に係るDLL回路21と同様である。Slave-Delay回路35において、外部クロックCLK2_INがクロック入力バッファ45に入力し、クロック入力バッファ45がクロックCLK_INTを出力する。遅延ライン3は、クロックCLK_INTを入力し、位相遅延クロックCO5を出力する。ファイン遅延部6は、位相遅延クロックCO5を入力し、位相遅延クロックFO5を出力する。クロックドライバ46は、位相遅延クロックFO5を入力し、位相遅延クロックCLK2_OUTを生成して出力する。図12は、本実施の形態に係る初期遅延モニタリング部37の回路構成を示している。初期遅延モニタリング部37は、上記実施の形態2に係る初期遅延モニタリング部25と比較して、初期遅延制御部50から遅延ライン群の選択信号DLY_GSEL<1:3>を新たに出力する点で相違する。当該構成以外は、初期遅延モニタリング部25と同様である。前述のように、本実施の形態に係るDLL回路31は、Master/Slave方式である。Master-DLL回路34から出力される単位遅延部の段数制御信号DLYSEL<1:4n>及びファイン遅延制御信号FINECNTは、Slave-Delay回路35に入力し、遅延ライン3の単位遅延部11<1>~11<4n>の段数及びファイン遅延部6の遅延制御が行われる。図11に示すMaster-DLL回路34の構成においては、基準クロックCLK_REFが遅延ライン3とファイン遅延部6とからなる4つの組合せを通って出力するフィードバッククロックCLK_FBと、基準クロックCLK_REFとが位相比較部8に入力する。そして、フィードバッククロックCLK_FBの位相が基準クロックCLK_REFと同位相となるように、遅延ライン3の単位遅延部11<1>~11<4n>の段数及びファイン遅延部6の遅延制御が、それぞれ同じ単位遅延部の段数制御信号DLYSEL<1:4n>及びファイン遅延制御信号FINECNTによって行われる。基準クロックCLK_REFとフィードバッククロックCLK_FBとが同位相となるように遅延制御することで、遅延ライン3及びファイン遅延部6の4つの組合せは基準クロックCLK_REFの位相360度に相当する遅延量で遅延制御されたことになる。遅延ライン3及びファイン遅延部6の組合せの一つずつが基準クロックCLK_REFの位相90度の遅延量に相当する。図11に示すSlave-Delay回路35の構成においては、遅延ライン3及びファイン遅延部6の組合せが1つであることから、Slave-Delay回路35は、外部クロックCLK2_INが基準クロックCLK_REFの90度位相に相当する分だけ遅延した位相遅延クロックCLK2_OUTを出力する。Master-DLL回路34におけるロックアップフローは、図4と同様である。図13は、本実施の形態に係る初期遅延モニタリングを分割して行う際の対象となる単位遅延部11のリストを例示している。当該リストには、モニタリング順序、遅延ライン群選択DLY_GSEL<1:3>及び初期遅延モニタリング対象となる4つの遅延ライン3の単位遅延部11<1>~11<4n>を通過する段数のリストが含まれる。当該段数リストは、初期遅延のモニタリングを行う順序に対してモニタリングの対象となるMaster-DLL回路34の4つの遅延ライン3の単位遅延部11<1>~11<4n>を通る段数をリスト化したものである。図4に示す初期遅延モニタリングフローS10の遅延ライングループ設定S11において、図13のリストに示す単位遅延部11の段数となるように、遅延ライン群選択DLY_GSEL<1:3>を設定し、実施の形態2と同様に、初期遅延モニタリング部37の単位遅延クロック選択回路26によって単位遅延クロックDLY<4n:1>を選択する。エッジサーチS12以降のフローは、実施の形態1と同様であり、図6で示すように、位相エッジ判定順序に沿って初期位相情報INIPH2<1:n>の値が該当するパタンを照合し、位相エッジ有無の判定S13を行う。実施の形態1においては、図5に示す初期遅延モニタリング対象となる遅延ライン3の単位遅延部11がモニタリング順序の前後で位相エッジを見逃すことがないように、対象とする単位遅延部11が重複するように設定しているが、この点実施の形態3についても同様である。図13に示すように、遅延ライン群選択DLY_GSEL<1:3>の設定が切り替わる前後でも同様に単位遅延部11の段数の組合せが重複するように設定されている。遅延ライン群選択DLY_GSEL<1:3>の設定は、図13のモニタリング順序の5から6へと移行する場合を例にすると、初期遅延モニタリング部37において初期位相情報INIPH2<1:n>の値が図6の位相エッジの有無を判定する基準で位相エッジが無いと判定された場合に、初期遅延モニタリング部37の初期遅延制御部50は、遅延ライン群選択DLY_GSEL<1:3>の値を111から110に出力を変更する。これにより、遅延ライン群選択回路41~43が遅延ライン3を全て通過しないパスから遅延ライン群選択回路43のみ遅延ライン3を通過するパスに切り替わり、単位遅延クロック選択回路26は図13に示す組合せとなるように単位遅延クロックDLY<4n:1>を選択し、単位遅延クロック選択結果SELDLY<1:n>を出力する。以降の動作は実施の形態2と同様である。前述のように、本実施の形態に係るDLL回路31は、Master-DLL回路34に遅延ライン群選択回路41~43及び初期遅延モニタリング部37を有するものである。これにより、Master/Slave方式のDLL回路において高速のロックアップ機能を追加する際、初期位相情報抽出のフリップフロップの素子数の増加を実施例2と同様に抑えることが可能となる。尚、本発明は上記実施の形態に限られるものではなく、趣旨を逸脱しない範囲で適宜変更することが可能なものである。"