"絶縁層上に設けられた半導体層をチャネルとして含むMOS型トランジスタで構成され、二つのノード間の電位の大小を増幅してラッチするセンスアンプ回路であって、前記センスアンプ回路は、第1及び第2のラッチ回路を有し、前記第1、第2のラッチ回路のうち、少なくともどちらか一方のラッチ回路と、前記二つのノードのどちらか一方との間に、信号伝達を可能又は不可能とする伝達制御部を有することを特徴とするセンスアンプ回路。第1のラッチ回路の出力電圧振幅が、第2のラッチ回路の出力電圧振幅より小さいことを特徴とする請求項1記載のセンスアンプ回路。絶縁層上に設けられた粒界を有する半導体層をチャネルとして含むMOS型トランジスタで構成された第1の回路と、第2の回路とを有する半導体装置であって、前記第1の回路と前記第2の回路とが、前記第2の回路で発生する高電圧が前記第1の回路を構成するMOS型トランジスタに印加されないような伝達制御部を介して接続されていることを特徴とする半導体装置。請求項3に記載の半導体装置において、更に、複数のデータ線と複数の走査線の交点に画素群がマトリクス状に配置されて構成された表示部と、前記表示部に表示すべき情報に対応したデータを記憶するメモリとが同一基板上に形成されていることを特徴とする表示装置。複数のデータ線と複数の走査線の交点に画素群がマトリクス状に配置されて構成された表示部と、前記表示部が形成された基板と同一基板上に形成され、前記表示部に表示すべき情報に対応したデータを記憶するメモリとを有する表示装置であって、前記メモリが請求項1又は請求項2に記載の回路を構成要素として含む表示装置。請求項4又は5に記載の表示装置を搭載した携帯情報端末。しかしながら、これらの従来技術は、以下に示す問題点を有する。本発明者は、図49で示した従来のバルクDRAMの回路構成を参考にして、ポリシリコンTFTを使用してDRAMを試作し、評価した。その結果、メモリセルから信号を読み出す際に読み出しエラーが多発するという問題に直面した。そして、この原因の解析を進めたところ、ラッチ型センスアンプの感度が従来のポリシリコンTFT集積回路の設計及び評価技術からは予測ができないほど悪いことが判明した。先ずこの問題点の発見について説明する。ラッチ型センスアンプ評価回路構成図51はガラス基板上にポリシリコンTFTで形成したラッチ型センスアンプの評価回路を示す回路図である。トランジスタN1及びトランジスタN2はNチャネルのポリシリコンTFTP1及びトランジスタP2はPチャネルのポリシリコンTFTである。トランジスタN2とトランジスタP2のドレイン電極はトランジスタP1とトランジスタN1のゲート電極に共通に接続され、トランジスタP1とトランジスタN1のドレイン電極はトランジスタP2とトランジスタN2のゲート電極に共通に接続されている。トランジスタN3はトランジスタN1及びトランジスタN2のソース電極とグランド電極0Vとの間をオンオフさせるためのNチャネルのポリシリコンTFTであり、トランジスタP3はトランジスタP1及びトランジスタP2のソースとVDDとの間をオンオフさせるためのPチャネルのポリシリコンTFTである。ノードODD、ノードEVNは、本センスアンプ回路をメモリ回路に適用した場合はビット線対が接続されるノードに相当する。ここではビット線容量等の信号を保持する容量として容量C1及びC2を接続した。ノードEVNにはSW2を介して可変電圧源V_EVN_inを接続した。ノードODDにはSW1を介して固定電圧源V_ODD_inを接続した。この可変電圧源V_EVN_inと固定電圧源V_ODD_inとSW1,SW2は、本来はメモリセルから読み出され、ラッチ型センスアンプに与えられる電位差ΔVを本ラッチ型センスアンプ回路に与えるために設けた。次に、図52の入力波形と実測波形を参照してこのラッチ型センスアンプ評価回路の駆動方法について説明する。ア先ず、SE1がロウレベル、SE2がハイレベル、即ちトランジスタN3、トランジスタP3ともにオフの期間にスイッチSW1,SW2をオンとし、ノードEVN、ノードODDに電圧V_EVN_in、V_ODD_inを夫々与え、その後スイッチSW1,SW2をオフにすることでこの電圧をC2,C1に夫々サンプリングする。ここではVDDの電圧をVDD1VDD1は正の電圧で、TFTN1,N2のしきい値電圧の2倍以上の電圧に設定されている、V_ODD_inの電圧をVDD1/2これはトランジスタN1,N2のしきい値電圧以上の電圧に設定されているとしてV_EVN_inの電圧は可変とした。このようにラッチ型センスアンプの2端子EVN、ODDにΔVを与える。ΔVは次式で定義できる。イこのようにラッチ型センスアンプ回路にΔVを与えた後、先ずSE1をハイレベルにしてトランジスタN3をオンさせ、次に、SE2をロウレベルにしてトランジスタP3をオンさせる。そうすると、前述の図49、図50に示すDRAMの動作原理に従って、次のように動作する。1先ず、図51のトランジスタN3をオンさせることで、ビット線対に相当するノード対ODD,EVNのうち、電圧が低いほうのノード図では、ノードODDの電圧が0Vまで引き下げられ、このノードODDとグランドとの間はロウインピーダンスとなる。このとき、電圧が高いほうのノード図では、ノードEVNの電圧はV_EVN_inで、与えた電圧よりやや下がる図52にαで示す。電圧が高いほうのノード図では、ノードEVNの電圧がやや下がるのは、以下の二つの理由による。即ち、第1にトランジスタN2のゲート電圧及びソース電圧が引き下げられ、その際トランジスタN2のゲートドレイン、ソースドレイン間の容量を介したカップリングにより、容量C2の電荷が引き抜かれること、第2にトランジスタN3をオンさせてから、ノード対の電圧が低いほうのノードの電圧が0Vまで引き下げられるのに時間を要し、この時間、トランジスタN2はオンであるため、トランジスタN2を通して容量C2の電荷が引き抜かれることである。図示のとおり、αはV_EVN_inで与えた電圧と、電圧が高いほうのノード図ではEVNの電圧が安定したところの電圧との差を示す。一方、βはVDD1/2と、電圧が高いほうのノードが安定した電圧との差を示す。通常、αはセンスアンプの動作上問題にならない程度に小さいか、又は問題にならないように回路設計される。この電圧が高いほうのノードは、未だグランド及び電源VDDに対してハイインピーダンスの状態である。2次に、トランジスタP3をオンさせることで、電圧が高いほうのノード図ではEVNの電圧がVDD1まで引き上げられ、このノードとVDD間はロウンピーダンスとなる。これらの1、2の増幅動作ラッチ動作により、ラッチ型センスアンプ回路に与えられたΔVは、VDD1-0の振幅に増幅され、ラッチされる。3その後、SE1をロウレベルに、SE2をハイレベルにして、トランジスタN3、P3をオフの状態にする。そして、1に戻り一連の動作を繰り返す。ノードODD、ノードEVNの電圧をモニタすることで、図52のEVN、ODDに示すような波形が観測され、ラッチ型センスアンプ回路のしきい値即ち、ΔVが何V以上でEVNノードがハイレベルになるかと、感度即ち、ΔVの絶対値が何V以上で出力が安定するかとを調べることができる。上述のようにして、ラッチ型センスアンプ回路にΔVを与えて、連続して増幅ラッチ動作を行い、増幅ラッチされた電圧、具体的にはEVNノードがハイレベルに増幅ラッチされるか、ロウレベルに増幅ラッチされるかを、ΔVを変えながら測定した。この測定結果を、図53のグラフ図に、二点鎖線の線分で示す。図53に示すとおり、ΔV>V1の領域では、EVNノードは100の確率でハイレベルに増幅され、また、ΔV<V2の領域では、EVNノードは0の確率でハイレベルに増幅される。ここで、EVNノードは0の確率でハイレベルに増幅されるということは、EVNノードが100の確率でロウレベルに増幅されることを意味する。そして、V2<ΔV<V1の領域では誤動作が発生した。即ち、EVNノードは、ハイレベル、ロウレベルのどちらか一方に増幅されるのではなく、図53に示す割合でハイレベルに増幅され、いわゆる出力が不定の状態が観測された。上述の如く、広い領域で出力がハイレベルになるかロウレベルになるかが定まらず、不定となる結果、極めて大きな問題が生じる。なぜなら、この問題が解決できない場合、即ち、V1とV2との間で不定になると、少なくとも|ΔV|>V1又はV2のうち絶対値の大きい方の絶対値となるように数式1に従ってメモリセルの容量C1とビット線の寄生容量C2を決めなければ正常な読み出し動作ができない。ΔVをこのように大きくとるためには、メモリセル容量C1を大きくするか、ビット線に接続するメモリセル数を減らさなければならず、DRAMの集積度が著しく低くなってしまう。また、このように広い電圧範囲にわたって不定になるという結果には、大きな疑問が生じるものであった。疑問が生じる理由は次のとおりである。即ち、本実験のように、ひとつのラッチ型センスアンプ回路を連続して測定する場合、ラッチ型センスアンプ回路固有のしきい値はある固定された値なので、ΔVがこのしきい値より大きければEVNノードは100に近い確率でハイレベルに増幅され、ΔVがこのしきい値より小さければEVNノードは100に近い確率でロウレベルに増幅されると考えられるからである。つまり、図53のグラフ図に、実線の線分で示すように、確率は急峻な傾きをもつ特性になると予想されるからである。このラッチ型センスアンプ回路固有のしきい値は、ポリシリコンTFTN1、N2の特性の差及び容量C1、C2の大きさの差に依存して決まり、これは製造上のプロセスばらつきに起因してばらつく。回路のしきい値がばらついた場合、図53の実線で示した予想特性は、グラフ内の左右方向にシフトするように変化する。このとき、回路のしきい値を境として急峻に変化する様子に変化はない。一方、ポリシリコンTFTを用いた本発明者の実験の結果は、図53の二点鎖線のように回路のしきい値自身が明確でなくなり、出力が不定となるV2<ΔV<V1の電圧範囲にわたって、一方の極性に増幅される確率が緩やかに変化する。つまり、V2<ΔV<V1といった広い領域で出力がハイレベルになるかロウレベルになるか定まらないという不定の問題は、従来から問題となっていた回路間で生じる急峻なしきい値がばらつく問題とは異なる問題である。本発明者は、V2<ΔV<V1といった広い領域で出力が不定となるという結果について調査した。即ち、なぜ不定領域が広いのかということについて調査した。その結果、次の特異な現象が観測された。即ち、出力が不定となるΔVの領域において、反転した出力エラー出力の発生に周期があることである。たとえば、ΔV=V3の場合、図53を参照すると、EVNノードがハイレベルに増幅される確率が80であることを示しているが、更に、注意深くEVNノード及びODDノードの波形を観察すると、5回のセンス動作のうち、連続した4回はEVNノードがハイレベルに増幅されているが、1回はロウレベルに増幅されている。そして、その後再び4回ハイレベルに増幅され、その後1回ロウレベルに増幅される。このように4回ハイレベルに増幅され、1回ロウレベルに増幅されることを繰り返していた。更に、ΔVを小さくし、例えば、ΔV=V4にした場合、2回ハイレベルに増幅され、1回ロウレベルに増幅されることを繰り返すようになる。更に、ΔVを小さくしてΔV=Vhにすると、1回ハイレベルに増幅され、1回ロウレベルに増幅されることを繰り返すようになる。更に、ΔVを小さくし、ΔV=V5にすると、5回のセンス動作のうち連続した4回はEVNノードがロウレベルに増幅されているが、1回はハイレベルに増幅されている。そして、その後再び連続して4回ロウレベルに増幅され、その後1回ハイレベルに増幅される。このように連続して4回ロウレベルに増幅され、1回ハイレベルに増幅されることを繰り返していた。つまり、図53に示した実験結果においては、EVNノードがハイレベルに増幅される割合しか分からなかったが、EVNノードの波形を時系列に注意深く観測することで、本発明者は、ハイレベルに増幅される場合が時系列にランダムではなく規則性を持つことを見出したのである。また、他の現象として、次のことが観測された。誤動作はトランジスタN3をオンさせてODD、EVNノードのうち電圧の低いほうのノードを0Vに引き下げる際に発生しているということである。図54にここで得られたラッチ型センスアンプの入出力波形の模式図を示した。図54にCで示した部分で、電圧の大小関係が反転してしまう現象が確認された。本発明者は解析を進める過程で、フローティングボディに起因した履歴効果がポリシリコンTFTに生じており、これが上述の回路動作上の問題、即ちV2<ΔV<V1といった広い領域で出力が不定となるという問題を引き起こしていることを突き止めた。フローティングボディに起因した履歴効果とは、ポリシリコンTFTのソースとドレインに挟まれたボディの領域が電気的にフローティング浮遊であるため、この電位が変動してその結果ポリシリコンTFTのしきい値電圧などの特性が、それまでの履歴に応じて動的に変動していると考えられる現象である。ポリシリコンTFTのフローティングボディ効果のうち、静的な現象は、例えばキンク効果の原因として知られているものの、動的な現象、例えばここで論じているように履歴効果により回路動作上問題となった例については本発明者の知る限り無い。以下にポリシリコンTFTの動的なしきい値電圧変動の測定結果と考察について説明する。フローティングボディに起因したMOS型トランジスタの動的なしきい値電圧の測定は、従来の静的な特性を測定する方法では測定できない。従来の静的な方法とは、例えば、MOS型トランジスタのID-VGを測定してそのIDの値からしきい値電圧を求める方法である。この方法の場合、数秒から数十秒かけてゲート電圧をスイープさせるので、静的なしきい値電圧しか得られない。つまり、その測定時に与えられている端子間電圧VGS、VDSにおける平衡状態の特性しか得られないのである。また、測定の際、長時間ドレイン電流を流すので、インパクトイオンによるボディの電位上昇などが発生し、任意の動作履歴を与えた直後のしきい値電圧を測定することができなかった。そこで、本発明者は測定方法を工夫し、MOS型トランジスタに動作履歴を与えた後の動的なしきい値電圧を測定した。図55は図51に示したラッチ型センスアンプ回路のノードEVNに、増幅ラッチされて現れる出力電圧が図52に示すように連続してハイレベルである場合にポリシリコンTFTN1,N2に印加される電圧を示している。なお、ここでは、ポリシリコンTFTN1,N2のしきい値電圧がVtである場合の例を示す。図55aのように、ポリシリコンTFTN1に印加される電圧波形をCondition1と表記し、図55bのように、ポリシリコンTFTN2に印加される電圧波形をCondition2と表記した。この電圧波形をモデル化した電圧を単体のポリシリコンTFTに与え、その後にしきい値電圧を測定した。電圧波形のモデル化は次のようにした。1図55において、0VからVt-ΔVVのパルス電圧波形を0V一定の電圧波形とした。2図55において、VtからVDD1のの範囲で変化するステップ状電圧波形を0VからVDD1のパルス電圧波形とした。つまり、Condition1に相当する電圧波形として、VDSは0V一定、VGSは0VからVDD1のパルス電圧波形とし、Condition2に相当する電圧として、VDSは0VからVDD1のパルス電圧波形、VGSは0V一定の電圧波形とした。そして、次の測定を行った。1ポリシリコンTFTにCondition1に相当する電圧VDS=0V、VGSに0VからVDD1のパルス電圧を与えて、その直後のしきい値電圧を測定する。与えるパルス数を変化させることで、しきい値電圧の変動を測定する。2ポリシリコンTFTにCondition2に相当する電圧VGS=0V、VDSに0VからVDD1のパルス電圧を与えて、その直後のしきい値電圧を測定する与えるパルス数を変化させることで、しきい値電圧の変動を測定する。測定結果を図56に示す。横軸は与えたパルス数、縦軸はしきい値電圧の初期値からの差分ΔVthを示す。上記1の条件における結果を■で、2の条件における結果を●でプロットした。このグラフに示すとおり、履歴として与えたパルス数に応じてしきい値電圧が変動した。また、1と2とのしきい値電圧の差が大きくなっている。このしきい値電圧の変動は後述するが、ラッチ型センスアンプ評価回路の測定結果をうまく説明できる。この測定では一つのポリシリコンTFTを用いており、また、測定順序を変更して数回測定しても同様な結果が得られることから、動的にしきい値電圧が変動していると考えられ、ストレスによる劣化とは異なる現象である。この実験によりポリシリコンTFTの特性しきい値電圧が、それまでの履歴に応じて動的に変動することが確認されたので、ポリシリコンTFT回路は履歴効果を有すると結論付けられる。次に、解析を進める過程で得られた別の実験結果について説明する。この結果は、後述する本発明の構成において、本発明の効果が得られる理由の一つとなっている。前述のとおり、図51のラッチ回路のトランジスタN1、N2は、ラッチ期間のバイアスが不均衡で、また、ラッチ期間からサンプリング期間に遷移する際と、サンプリング期間からラッチ期間に遷移する際に、TFTN1,N2に与えられる波形は異なるものである。これにより、履歴効果に起因してTFTN1,N2の特性は異なった変動をする。従って、ラッチ期間にTFTN1,N2に不均衡に与えられるバイアス電圧を下げることにより、履歴効果は低減されると予想される。そこで、次の実験をおこなった。図51に示したラッチ型回路を、図52に示したタイミングチャートに示した駆動タイミングに従って駆動し、電源電圧VDDを、VDD1からVDD1/2の範囲で変えながら、安定出力を得るために最低限必要なΔVを測定した。但し、電源電圧VDDを変えても、V_ODD_inの電圧はVDD1/2と固定し、V_EVN_inの電圧は{VDD1/2}ΔVとした。このように駆動すると、TFTN1,N2に印加される最大のVGS又はVDSは電源電圧VDDと等しい。そして、EVNノードが高電位を保ち、ODDノードが0Vに引き下げられるといった動作を安定して、継続的に動作させるために必要なΔVの最小値と、ODDノードが高電位を保ち、EVNノードが0Vに引き下げられるといった動作を安定して、継続的に動作させるために必要なΔVの最大値とを測定した。また、同様に、図59に示したNチャネルのMOS型トランジスタだけで構成したラッチ型センスアンプ回路を用いて測定した。この際も、V_ODD_inの電圧はVDD1/2と固定し、V_EVN_inの電圧は{VDD1/2}ΔVとした。この場合、MOS型トランジスタN1,N2に印加される最大のVGS又はVDSは、いずれも{VDD1/2}よりやや低い電圧である。なお、図51及び図59内のMOS型トランジスタは、ここでは、ポリシリコンTFTとした。図57にこの実験結果を示す。横軸にMOS型トランジスタN1,N2に印加される最大のVGS又はVDSをとり、縦軸に安定出力を得るために最低限必要なΔVをとって、その結果をプロットした。MOS型トランジスタN1,N2に印加される最大のVGS又はVDSを低くすることで、不定領域が減少する現象が認められた。これは増幅ラッチ期間、及びラッチ期間からサンプリング期間に遷移する過程で発生するボディ電位の不均衡が、MOS型トランジスタに印加される不均衡な電圧を小さくしたことにより低減されたためであると考えられる。なお、電源VDDの電圧をVDD1とした場合に、EVNノードが高電位を保ち、ODDノードが0Vに引き下げられるといった動作を安定して、継続的に動作させるために必要なΔVの最小値を図57にV1として示した。このV1の値は図53で示したV1と同一である。同様に、図57に示したV2は図53に示したV2と同一である。また、図59に示したNチャネルのMOS型トランジスタだけで構成したラッチ回路を用いて測定した結果を、図57にV8、V9として示した。この実験結果もセンスアンプ回路の不具合が、フローティングボディによる履歴効果に起因することを支持している。単結晶シリコンにおけるPDPartiallydepleted-SOIのMOS型トランジスタのデバイスモデルを参考にすると、ボディ電位が変動し、このボディ電位の影響を受けてしきい値電圧が変動するメカニズムにはさまざまなものがあるが、上記図56で示した方向にしきい値電圧が変動する理由は、図58を参照すると、次のとおり説明される。周期的にゲートにパルス電圧が与えられた場合、例えばNチャネルのMOS型トランジスタの場合はしきい値電圧が上昇する。このメカニズムについて説明する。図58aの右の図はフローティングボディを有するNチャネルのMOS型トランジスタの断面の模式図である。この図はソースSとドレインDと、ゲートGと、ボディBとが示されている。NチャネルのMOS型トランジスタの場合、活性層図58ではボディと空乏層とで構成される部分である半導体層の伝導型は電界が与えられない場合P-である。従って、ボディBで示された領域の半導体はキャリアとして正孔が存在する中性領域で、伝導型はP-である。ソースとドレインに0V、ゲートにしきい値を超える正の電圧この図ではVDD1が印加されると、図58aの右の図に示すとおり、半導体層の表面が反転し、誘起された電子によりチャネルが形成される。また、このとき活性層の領域でボディB以外の領域は空乏化している。ゲート電圧により誘起された電子の一部は図58aの右図に示すとおり、トラップに捕獲される。そして、ゲート電圧にしきい値電圧より小さい電圧を与えると、このトラップされた電子とボディの正孔とが再結合する。ゲートにこのようなパルス電圧を繰り返し与えて、このMOS型トランジスタをオンオフさせることを繰り返すと、電子がボディに流れ、P-である中性領域ボディの電位がさがる。そして、後述する数式3による説明と同様に、しきい値電圧が上昇する。VGSがしきい値より低い状態でドレインに電圧が与えられると、しきい値電圧が下がる。このメカニズムについて説明する。図58bの右の図はフローティングボディを有するNチャネルのMOS型トランジスタの断面の模式図である。この図はソースSとドレインDと、ゲートGと、ボディBとが示されている。NチャネルのMOS型トランジスタの場合、活性層である半導体層の伝導型はP-である。従って、ボディBで示された領域の半導体はキャリアとして正孔が存在する中性領域で、伝導型はP-である。活性層の領域でボディB以外の領域は空乏化している。また、図中にボディBとドレインD、並びに、ボディBとソースS間に形成されるPN接合をダイオードの記号で示した。図58bの右図に示すように、VGSにしきい値電圧以下の電圧である0Vが与えられ、VDSに正の電圧VDD1が与えられた場合、ボディの伝導型はP-で、ドレインの伝導型がNなので、ドレインとボディとは逆バイアスされたダイオード接続の状態となる。そして、ドレインからボディに逆バイアス状態での接合リーク電流図中にibdで示した電流が流れ、ボディの電位が上昇する。これにより、後述する数式3での説明と同様に、しきい値電圧が下がる。ポリシリコンTFTの場合、動的にしきい値電圧が変動するメカニズム及びモデルは、単結晶シリコンにおけるPD-SOIのMOS型トランジスタと異なると考えられるが、ポリシリコンTFTの動的なしきい値電圧変動測定で得られた結果と単結晶シリコンにおけるPD-SOIのMOS型トランジスタのモデルで得られる結果とは定性的に一致するので、単結晶シリコンにおけるPD-SOIのMOS型トランジスタのモデルはポリシリコンTFTの挙動を解析するためには有用であると考えられる。なお、単結晶シリコンウェハー上に形成される所謂バルクMOS型トランジスタにおいては、基板電位としきい値電圧との関係はNチャネルトランジスタの場合、下記数式3で表される。ここで、VthはMOS型トランジスタのしきい値電圧、φfは真性半導体のフェルミレベルの位置から測ったチャネルを形成するP型半導体のフェルミレベルのポテンシャル、VFBはフラットバンド電圧、Kは半導体の比誘電率、ε0は真空中の誘電率、qは電子の電荷量、Naはイオン化したアクセプタ密度、VSBは基板からみたソースの電圧、C0はゲート酸化膜の単位容量を夫々表す。この式によると、バルクMOS型トランジスタは基板電位を下げるに従って、即ちVSBを増大することによって、しきい値電圧が単調に増える但し、変動率は減少することがわかり、この関係は単結晶シリコンにおけるSOIのMOS型トランジスタ及びポリシリコンTFTでも定性的に成り立つと考えられる。但し、単結晶シリコンにおけるSOIのMOS型トランジスタ及びTFTのように、シリコン層が限られている場合、基板電位を下げていくと、あるところで空乏層がシリコン層下端まで到達し、それ以降しきい値電圧は増加しなくなると考えられる。その理由は、空乏層がシリコン層下端まで達し、所謂完全空乏型SOIと同じ状態となっており、空乏層電荷が基板電位に依存しなくなるからである。また、数式3の第3項の分子は空乏層電荷=-q×Na×Xdmax,Xdmaxは最大空乏層幅を示していることからも、空乏層がシリコン層下端まで到達すると、それ以上空乏層が伸びないので、しきい値電圧は増加しなくなることが予想される。ラッチ型センスアンプ評価回路の波形観測結果で示したように、図54のCの部分で電圧の大小関係が反転することから、この場合、図51に示したラッチ型センスアンプにおいてSE1をハイレベルにすることにより、トランジスタN3をオンにして、トランジスタN1、N2を動作させ、一方のビット線EVN又はODDの電位をグランドに引き下げる動作に問題があると考えればよい。即ち、NチャネルのポリシリコンTFTで構成されたラッチ回路の動作に注目して解析をすすめる。そこで、図59に示すNチャネルのポリシリコンTFTで構成されるラッチ型センスアンプ回路の動作について考察する。図59に示したラッチ型センスアンプのノードEVNが高電位でラッチされる条件は、一次近似しきい値電圧以外の特性は同じとした仮定で、下記数式4で与えられる。なお、Vt1はN1のしきい値電圧、Vt2はN2のしきい値電圧であらわすことができる。一方、下記数式5の場合、センスアンプのノードEVNはロウレベルに増幅ラッチされる。そして、下記数式6の場合は、ポリシリコンTFTN1とトランジスタN2のコンダクタンスが等しいため、ノードEVN、ノードODDとの間の電位差が増幅されず、いずれも電位が徐々に下がる。与えたパルス数が0のとき、例えばVGS=VDS=0Vの平衡状態におけるポリシリコンTFTN1、N2のしきい値電圧を夫々Vts1、Vts2、図56のポリシリコンTFTの動的しきい値電圧変動測定結果から得られたしきい値電圧の変動を夫々ΔVth1、ΔVth2とするとVt1、Vt2は、下記数式7,8と表される。これらを用いると、ポリシリコンTFTのしきい値電圧が動的に変動した場合において、センスアンプのノードEVNがハイレベルでラッチされる条件は、下記数式9となる。ここで、右辺の2番目の括弧内の値は定義より変動せず、ある定数となるため、これをDとおくと数式9は、下記数式10で表すことができる。数式10の意味するところは、センスアンプのノードEVNがハイレベルでラッチされる条件はΔVth1-ΔVth2に応じて変化するということである。図60は図56に示した実験結果からΔVth1-ΔVth2を与えたパルス数に対してプロットしたグラフ図である。前述したとおり、図56において、ポリシリコンTFTに与えたパルス数はラッチ型センスアンプの動作回数に相当する。従って、図60はその横軸をセンスアンプの動作回数、縦軸をラッチ型センスアンプのノードEVNがハイレベルに増幅ラッチされるために最低限必要なΔVと読み替えることができる。但し、これは数式10の定数Dが0の場合であって、Dが0以外の場合はその値に応じて図60のグラフの縦軸にオフセットを加えればよい。図60からわかるように、ラッチ型センスアンプ回路で同一極性の出力を連続して得るためには、ΔVを大きくしなければならない。例えば、ノードEVNをハイレベルにn11回連続して増幅ラッチさせる場合、n11回目の増幅ラッチ動作の前に、n1回増幅ラッチ動作を行っている。従って、n11回目の増幅ラッチ動作の前に、履歴としてn1回のパルスが与えられている。つまり、図60からわかるように、ノードEVNをハイレベルにn11回連続して増幅ラッチさせるために最低限必要なΔVはV6である。同様に、ノードEVNをハイレベルにn21回連続して増幅ラッチさせるためには、ΔVはV7以上必要となる。ラッチ型センスアンプ回路を安定動作させる例えばノードEVNにハイレベルを安定して無限回出力させるためには、図60のグラフが飽和する電圧より大きなΔVを与えなければならない。もし、ΔVがその値より小さい場合は、ある回数連続してハイレベルを出力した後、ロウレベルを出力してしまうこととなる。これはラッチ型センスアンプ評価回路の測定で得られた結果と定性的に一致した。ラッチ型センスアンプのノードEVNがある回数連続してハイレベルに増幅された後、上記の理由に従ってロウレベルを出力した場合について、次に、考察する。ノードEVNが連続してハイレベルを出力している場合、ポリシリコンTFTN1には図55のCondition1に示した電圧が印加されN1のしきい値電圧は図56に示すように増加し、一方、ポリシリコンTFTN2には図55のCondition2に示した電圧が印加されN2のしきい値電圧は図56に示すように減少している。その結果、ラッチ型センスアンプに与えているΔVが十分に大きくない場合、上述の理由により、ノードEVNはロウレベルを出力する。このとき、それまでCondition1に示した電圧が印加されていたポリシリコンTFTN1にCondition2に示した電圧が印加され、これまで上昇し続けていたしきい値電圧が減少する。また、それまでCondition2に示した電圧が印加されていたポリシリコンTFTN2にCondition1に示した電圧が印加され、これまで減少し続けていたしきい値電圧が増加するする。この結果、これまで増加し続けていたΔVth1-ΔVth2の値が減少する。これにより、ノードEVNをハイレベルに増幅ラッチするために最低限必要なΔVが下がり、再びノードEVNがハイレベルに増幅されるようになる。このメカニズムと実験結果とは一致しており、実験においても出力が不定なΔVの領域において、反転した出力エラー出力の発生に周期性が確認されている。これまで得られた知見にもとづいて、図51に示したラッチ型センスアンプ回路を駆動した場合のポリシリコンTFTN1,N2のボディ電位の推移を推定した。駆動条件の一例としてノードEVNがハイレベルVDD1を出力する割合が75となるΔVを与えた。ノードEVNがハイレベルVDD1を出力する場合を正常動作として、ノードEVNがロウレベル0Vを出力した場合を誤動作とする。つまり、3回正常動作して、その後1回誤動作する動作例について説明する。図61にポリシリコンTFTN1とN2のボディ電位の模式図を示す。横軸は時間、縦軸は各TFTのボディ電圧を示す。また、サンプリング、増幅ラッチ等の各動作タイミングを図中に示した。一度目の増幅動作1から四度目の増幅動作4と増幅動作回数が増えるに従ってボディ電位の差が大きくなっている。また、図では適宜VGS,VDSを期間に対して明記している箇所がある。明記していない期間はVGS,VDSともにそのポリシリコンTFTのしきい値電圧以下と、低い電圧しか印加されない。一度目の増幅動作1は、増幅動作1の矢印のタイミングで行われる。一度目の増幅動作1が行われる際、センスアンプに与えられたΔVは最初にNチャネルのポリシリコンTFTでその電位差が増幅される。この増幅が開始される瞬間のポリシリコンTFTN1,N2のボディ電位はサンプリング期間1で示した電位であり、両者の電位差は小さい。一度目の増幅動作1が行われ、この例ではEVNノードがハイレベルに増幅される。そのため、トランジスタN1のVGSに、振幅がほぼVDD1の立ち上がりパルスが印加され、ゲートとボディの静電容量カップリングにより、トランジスタN1のボディ電位は瞬間的に引き上げられる。増幅ラッチ期間1においてはトランジスタN1のVGSはVDD1、VDSは0Vである。一方、一度目の増幅動作1が行われるとき、ポリシリコンTFTN2のVDSには振幅がほぼVDD1の立ち上がりパルスが印加され、ドレインとボディの静電容量カップリングにより、トランジスタN2のボディ電位は瞬間的に引き上げられる。但し、ドレインとボディとの間の容量は、ゲートとボディとの容量より小さいため、静電容量カップリングにより引き上げられる電圧は、トランジスタN1の場合と比べて小さい。増幅ラッチ期間1においては、トランジスタN2のVGSは0V、VDSはVDD1であり、ドレイン-ボディ間のリーク電流によりボディの電位は図のように徐々に上昇する。増幅ラッチ期間1からサンプリング期間2に遷移する際、トランジスタN1,N2のVGS,VDSはすべてそのTFTのしきい値電圧以下になるため、トランジスタN1はゲートに立下りパルスが、トランジスタN2はドレインに立下りパルスが印加される。これに伴い、ゲートとボディ、又はドレインとボディ間の静電容量カップリングを介して、ボディの電位が引き下げられる。このとき、トランジスタN1のほうが引き下げられる電圧が大きいのは、前述の如く、ゲートとボディとの間の容量のほうが、ゲートとドレインとの間の容量よりカップリング容量が大きいからである。このような動作を経てサンプリング期間2になるので、サンプリング期間2においてはボディ電位の差がサンプリング期間1のときより大きくなっている。即ち、サンプリング期間2においては、サンプリング期間1にくらべて、トランジスタN1のボディ電位は下がっており、トランジスタN2のボディ電位は上がっている。つまり、トランジスタN1のしきい値電圧はあがり、トランジスタN2のしきい値電圧は下がっている。従って、Vt1-Vt2の値は大きくなっている。サンプリング期間2に引き続き、二度目の増幅動作2が行われる。そして、二度目の増幅動作2においても、ノードEVNがハイレベルに増幅されている。これはVt1-Vt2が大きくなってもなお、数式4を満たしているからである。即ち、二度目の増幅動作2が行われる際、ΔV>Vt1-Vt2を満たしていたことになる。二度目の増幅動作2によって、トランジスタN1のゲート-ソース間にはVDD1-Vt1ΔVの立ち上がりパルス、トランジスタN2のドレインソース間にはVDD1-Vt1の立ち上がりパルスが印加され、静電容量カップリングを介して両者のボディ電位は瞬間的に引き上げられる。これに引き続く増幅ラッチ期間2においては、トランジスタN2のVGSは0V、VDSはVDD1であり、ドレイン-ボディ間のリーク電流により、ボディの電位は図のように徐々に上昇する。増幅ラッチ期間2からサンプリング期間3に遷移する際は、増幅ラッチ期間1からサンプリング期間2に遷移する際と同様に、ボディの電位が引き下げられる。このとき、トランジスタN1のほうが引き下げられる電圧が大きいのは、前述の如く、ゲートとボディとの間の容量のほうが、ゲートとドレインとの間の容量よりカップリング容量が大きいからである。このような動作を経てサンプリング期間3になるので、サンプリング期間3においては、ボディ電位の差がサンプリング期間2のときより大きくなっている。即ち、サンプリング期間3においては、サンプリング期間2にくらべて、トランジスタN1のボディ電位は下がっており、トランジスタN2のボディ電位は上がっている。つまり、トランジスタN1のしきい値電圧はあがり、トランジスタN2のしきい値電圧は下がっている。従って、Vt1-Vt2の値は大きくなっている。サンプリング期間3に引き続き、三度目の増幅動作3が行われる。そして、三度目の増幅動作3においても、ノードEVNがハイレベルに増幅されている。これはVt1-Vt2が大きくなってもなお、数式4を満たしているからである。即ち三度目の増幅動作3が行われる際、ΔV>Vt1-Vt2を満たしていたことになる。三度目の増幅動作3によって、二度目の増幅動作2同様、静電容量カップリングを介して両者のボディ電位は瞬間的に引き上げられる。これに引き続く増幅ラッチ期間3においては、トランジスタN2のVGSは0V、VDSはVDD1であり、ドレインーボディ間のリーク電流によりボディの電位は図のように徐々に上昇する。増幅ラッチ期間3からサンプリング期間4に遷移する際は、増幅ラッチ期間1からサンプリング期間2に遷移する際と同様にボディの電位が引き下げられる。このような動作を経てサンプリング期間4になるので、サンプリング期間4においては、ボディ電位の差がサンプリング期間3のときより大きくなっている。即ち、サンプリング期間4においては、サンプリング期間3にくらべて、トランジスタN1のボディ電位は下がっており、トランジスタN2のボディ電位は上がっている。つまり、トランジスタN1のしきい値電圧は上がり、トランジスタN2のしきい値電圧は下がっている。従って、Vt1-Vt2の値は大きくなっている。サンプリング期間4に引き続き、四度目の増幅動作4が行われる。そして、四度目の増幅動作4においては、ノードEVNがロウレベルに増幅され、誤動作している。これはVt1-Vt2が大きくなり、ついに数式4を満たさなくなったからである。即ち、四度目の増幅動作4が行われる際、ΔV<Vt1-Vt2となった。四度目の増幅動作4によって、今度はトランジスタN1のドレインに立ち上がりパルス、トランジスタN2のゲートに立ち上がりパルスが印加され、静電容量カップリングにより、両者のボディ電位は瞬間的に引き上げられる。トランジスタN1はこのときドレイン-ボディ容量を介したカップリングになるため、カップリングによる引き上げは三度目の増幅動作3より小さい。トランジスタN2はゲート-ボディ間のカップリング容量を介してボディ電位が引き上げられるため、瞬間的には大きく引き上げられるが、ボディ-ソース間又はボディ-ドレイン間が順方向の接続になるため、急速に電位が下がる。その後、増幅ラッチ期間4では、トランジスタN1のボディ電位が徐々に上昇する。これはトランジスタN1のVDSにVDD1が印加され、これまで電位が下がっていたボディにドレインから電流が供給されるからである。一方、トランジスタN2のボディ電位は図のように低下する。これは依然として高いボディ電位が平衡状態の電位に戻ろうとするからである。増幅ラッチ期間4からサンプリング期間1に遷移する際、トランジスタN1,N2のVGS,VDSは全てそのTFTのしきい値電圧以下になるため、トランジスタN1はドレインに立下りパルスが、トランジスタN2はゲートに立下りパルスが印加さる。そして、ゲートとボディとの間、又はドレインとボディとの間の静電容量カップリングを介してボディの電位が引き下げられる。このとき、トランジスタN2のほうが引き下げられる電圧が大きいのは、前述の如く、トランジスタN2はゲートに立ち下がりパルスが印加され、ゲート-ボディ間のカップリング容量が大きいからである。また、増幅ラッチ期間4のトランジスタN2のように、ボディ電位が高い場合は、空乏層幅が小さくなり、ゲート-ボディ間の容量はボディ電位が低い場合より大きくなっている。そのためトランジスタN2のボディ電位は大きく引き下げられる。このような動作を経て次のサンプリング期間へ推移するので、このサンプリング期間においてはボディ電位の差がサンプリング期間4のときより小さくなっている。そして、このときのボディ電位はサンプリング期間1と同じになる。なぜならば、実験において反転した出力エラー出力の発生に周期性が確認されているからであって、この例のように4回の増幅動作のうち一回エラーが出力される場合、4回の増幅動作を1周期とする動作が繰り返されるからである。そして、これはノードEVN、ODDの電圧のみならず、ボディ電位についても当てはまるからである。もしボディ電位にこのような周期性が無いならば4回の増幅動作のうち一回エラーが出力されるという周期的な動作も成り立たなくなってしまう。サンプリング期間1においては、ボディ電位の差がサンプリング期間4のときより小さくなっている。即ち、サンプリング期間1においては、サンプリング期間4にくらべて、N1のボディ電位は上がっており、N2のボディ電位は下がっている。つまり、N1のしきい値電圧は下がり、N2のしきい値電圧は上がっている。従って、Vt1-Vt2の値は小さくなっている。これにより、再び数式4が満たされる。数式4はΔV>Vt1-Vt2であった。即ち、ΔV>Vt1-Vt2を満たし、これに引き続く増幅動作1では再び正常動作をしてノードEVNがハイレベルに増幅される。そして、このように1から4を繰り返す。以上のように、ポリシリコンTFTのボディ電位をトレースし、その際のしきい値電圧を考慮してラッチ型センスアンプ回路の動作を理解することで、このラッチ型センスアンプ回路が周期的に誤動作するといった実験結果とポリシリコンTFTのしきい値電圧変動測定結果の関係が明確となり、ラッチ型センスアンプ評価で得られたように、不定領域が広い理由を明確にした。以上のとおり、本発明者はラッチ型センスアンプの動作解析等を通して、フローティングボディに起因した履歴効果がポリシリコンTFTに生じており、これが回路動作上問題を引き起こしていることを突き止めた。これまで示したとおり、本発明者はポリシリコンTFTにおいても、単結晶シリコンにおけるPD-SOIのMOS型トランジスタと同様に、MOS型トランジスタに与えるバイアスによりMOS型トランジスタのしきい値電圧が変動して、その後の回路動作に影響すること履歴効果があることを突き止めた。そして、この対策を検討したところ、再び問題に直面した。単結晶シリコンにおけるPD-SOIのMOS型トランジスタではフローティングボディ効果を抑制するために、ボディコンタクトを設け、ボディ電位を固定する方法が用いられる。しかしながら、ポリシリコンTFTの場合、ボディの抵抗が非常に高いため、ボディの抵抗と容量で計算される時定数が大きく、回路動作に必要とされる時間内にボディ電位を一定に整える設計が困難であることが判明した。つまり、ポリシリコンTFTの場合、ボディコンタクトを設けても、ボディ電位を固定することが困難であるとの結論に達した。ポリシリコンTFTのボディの抵抗が非常に高い理由は、例えば、非特許文献6Setoの論文JournalofAppliedPhysicsvol46No12December1975を参考にすることができる。ポリシリコンTFTのボディには、粒界に多くのトラップが存在し、正孔及び電子はそのほとんどがトラップされてしまうので、キャリア密度が極めて少なく、また、粒界に生じるポテンシャルバリアが伝導を妨げてしまう。このためボディの抵抗が高い。以上の説明のとおり、明らかとなった問題点はポリシリコンTFTを集積した回路において、履歴効果によって動作不良が発生することである。本発明はかかる問題点に鑑みてなされたものであって、ポリシリコンTFT等のSOI構造のMOS型トランジスタを集積した回路において、履歴効果による動作不良を抑制し、電気的特性に優れた半導体装置を提供することを目的とする。また、本発明の他の目的は、これらのTFT、トランジスタを構成要素として含むラッチ型センスアンプ回路及びラッチ回路の感度を向上させることにある。また、本発明の更に他の目的は、これらを使用した電気光学的に優れた表示装置を提供することにある。本発明の第1の観点に係る半導体装置は、添付図面の符号を付して説明すると、MOS型トランジスタで構成され、第1の期間5001に必要とされる信号を出力する回路4902と、第2の期間5002に、前記回路4902内の所定の前記MOS型トランジスタ4901のゲート-ソース間に前記MOS型トランジスタのしきい値電圧以上のステップ波形電圧5003を所定の回数与えるステップ波形電圧印加部4904と、を備えることを特徴とする。なお、この符号は、本発明の理解の容易のために付したものであり、本発明はこれらの符号で示された実施形態に限定されるものではないことは勿論である。ステップ波形電圧5003を所定の回数与えるステップ波形電圧印加部4904を有することにより、第1の期間5001に信号を出力する回路4902内の所定のMOS型トランジスタ4901のゲート-ソース間にしきい値電圧以上のステップ波形電圧5003を所定の回数与える。これにより、発明の効果で述べる理由によって、第2の期間5002に所定のMOS型トランジスタ4901のボディ電位が整えられ、回路4902の履歴効果が抑制される。本発明の第2の観点に係る半導体装置は、絶縁層上に設けられた粒界を有する半導体層をチャネルとして含むMOS型トランジスタで構成され、第1の期間5001に必要とされる信号を出力する回路4902と、第2の期間5002に、前記回路4902内の所定の前記MOS型トランジスタ4901のゲート-ソース間に前記MOS型トランジスタのしきい値電圧以上の電圧5003を所定の回数与える電圧印加部4904と、を備えることを特徴とする。MOS型トランジスタのしきい値電圧以上の電圧5003を所定の回数与える電圧印加部4904を有することにより、第1の期間5001に信号を出力する回路4902内の所定のMOS型トランジスタ4901のゲート-ソース間にしきい値電圧以上の電圧5003を所定の回数与える。これにより、発明の効果で述べる理由によって、第2の期間5002に所定のMOS型トランジスタ4901のボディ電位が整えられ、回路4902の履歴効果が抑制される。本発明の第3の観点に係る半導体装置の駆動方法は、MOS型トランジスタ4901で構成された第1の回路4902を有する半導体装置の駆動において、第1の期間5001に前記第1の回路4902以外の回路4903で必要とされる信号を前記第1の回路4902に出力させ、第2の期間5002に、前記第1の回路4902内の所定の前記MOS型トランジスタ4901のゲート-ソース間に前記MOS型トランジスタ4901のしきい値電圧以上のステップ波形電圧5003を、所定の回数与えることを特徴とする。第2の期間5002にMOS型トランジスタ4901のしきい値電圧以上のステップ波形電圧5003を所定の回数与え、第1の期間5001に、このMOS型トランジスタ4901で構成された回路から出力を得る。これにより、発明の効果で述べる理由によって、第2の期間に所定のMOS型トランジスタ4901のボディ電位が整えられ、第1の期間5001は、履歴効果が抑制された第1の回路4902の出力が得られる。本発明の第4の観点に係る半導体装置の駆動方法は、絶縁層上に設けられた粒界を有する半導体層をチャネルとして含むMOS型トランジスタ4901で構成された第1の回路4902を有する半導体装置の駆動において、第1の期間5001に前記第1の回路4902以外の回路4903で必要とされる信号を前記第1の回路4902に出力させ、第2の期間5002に、前記第1の回路4902内の所定の前記MOS型トランジスタ4901のゲート-ソース間に前記MOS型トランジスタ4901のしきい値電圧以上の電圧5003を、所定の回数与えることを特徴とする。第2の期間5002にMOS型トランジスタ4901のしきい値電圧以上の電圧5003を所定の回数与え、第1の期間5001に、このMOS型トランジスタ4901で構成された回路から出力を得る。これにより、発明の効果で述べる理由によって、第2の期間に所定のMOS型トランジスタ4901のボディ電位が整えられ、第1の期間5001は、履歴効果が抑制された第1の回路4902の出力が得られる。本発明の第5の観点に係る半導体装置は、所定のMOS型トランジスタ4901のゲート-ソース間に前記MOS型トランジスタ4901のしきい値電圧以上のステップ波形電圧5003を印加することで前記MOS型トランジスタ4901のボディ電位を所定の電位に変化させるボディ電位リセット部4904を有することを特徴とする。所定のMOS型トランジスタ4901のゲート-ソース間に前記MOS型トランジスタのしきい値電圧以上のステップ波形電圧5003を印加することで、発明の効果で述べる理由によって、MOS型トランジスタ4901のボディ電位が整えられる。この働きをするボディ電位リセット部4904を有するので、所定のMOS型トランジスタ4901の履歴効果が抑制される。本発明の第6の観点に係る半導体装置は、所定のMOS型トランジスタ4901のゲート-ソース間に前記MOS型トランジスタ4901のしきい値電圧以上の電圧5003を印加することで前記MOS型トランジスタ4901の履歴を抑制する、履歴抑制部4904を有することを特徴とする所定のMOS型トランジスタ4901のゲート-ソース間に前記MOS型トランジスタのしきい値電圧以上の電圧5003を印加することで、発明の効果で述べる理由によって、MOS型トランジスタ4901の履歴が抑制される。この働きをする履歴抑制部4904を有するので、所定のMOS型トランジスタ4901の履歴効果が抑制される。本発明の第7の観点に係る半導体装置は、所定のMOS型トランジスタ4901のゲート-ソース間に前記MOS型トランジスタ4901のしきい値電圧以上の電圧5003を印加することで前記MOS型トランジスタ4901のボディ電位を所定の電位に変化させるボディ電位リセット部4904を有することを特徴とする。所定のMOS型トランジスタ4901のゲート-ソース間に前記MOS型トランジスタのしきい値電圧以上の電圧5003を印加することで、発明の効果で述べる理由によって、MOS型トランジスタ4901のボディ電位が整えられる。この働きをするボディ電位リセット部4904を有するので、所定のMOS型トランジスタ4901の履歴効果が抑制される。本発明の第8の観点に係る半導体装置は、絶縁層上に設けられた半導体層をチャネルとして含むMOS型トランジスタを構成要素とし、対となる前記MOS型トランジスタ4901a、4901bのゲートに印加される電圧の大小を前記対となるMOS型トランジスタのコンダクタンスの差として検知する検知回路を有する半導体装置であって、前記検知回路を構成する前記対となるMOS型トランジスタ4901a、4901bの夫々のゲート-ソース間に前記対となるMOS型トランジスタのしきい値電圧以上のステップ波形電圧5003を、所定の回数与えるステップ波形電圧印加部4904を備えることを特徴とする。ステップ波形電圧印加部4904を有し、これが対となるMOS型トランジスタ4901a、4901bの夫々のゲート-ソース間にしきい値電圧以上のステップ波形電圧5003を与える。これにより発明の効果で述べる理由によって、対となるMOS型トランジスタ4901a、4901bのボディ電位が整えられれ、検知回路の履歴効果が抑制される。本発明の第9の観点に係るラッチ回路は、絶縁層上に設けられた半導体層をチャネルとして含む第1、第2のMOS型トランジスタ4901a、4901bを交差結合することで構成されたラッチ回路であって、第1のMOS型トランジスタ4901aのゲート-ソース間に第1のMOS型トランジスタ4901aのしきい値電圧以上のステップ波形電圧5003aを、所定の回数与える第1のステップ波形電圧印加部4904aと、第2のMOS型トランジスタ4901bのゲート-ソース間に第2のMOS型トランジスタ4901bのしきい値電圧以上のステップ波形電圧5003bを、所定の回数与える第2のステップ波形電圧印加部4904bと、を備えることを特徴とする。ラッチ回路は第1のMOS型トランジスタ4901aと第2のMOS型トランジスタ4901bのソースどうしが接続され、第1のMOS型トランジスタのゲートと第2のMOS型トランジスタのドレインが接続され、第1のMOS型トランジスタのドレインと第2のMOS型トランジスタのゲートが接続された、いわゆる交差結合によって構成される。また、ステップ波形電圧印加部4904a、4901bを有し、これが対となるMOS型トランジスタ4901a、4901bの夫々のゲート-ソース間にしきい値電圧以上のステップ波形電圧5003a、5003bを与える。これにより発明の効果で述べる理由によって、対となるMOS型トランジスタ4901a、4901bボディ電位が整えられれ、ラッチ回路の履歴効果が抑制される。本発明の第10の観点に係るラッチ回路は、第1、第2のMOS型トランジスタ4901a、4901bを交差結合することで構成されたラッチ回路であって、第1及び第2のMOS型トランジスタ4901a、4901bのゲート-ソース間にしきい値電圧以上のステップ波形電圧5003を、所定の回数与えるステップ波形電圧印加部4904を備えることを特徴とする。ラッチ回路は第1のMOS型トランジスタ4901aと第2のMOS型トランジスタ4901bのソースどうしが接続され、第1のMOS型トランジスタのゲートと第2のMOS型トランジスタのドレインが接続され、第1のMOS型トランジスタのドレインと第2のMOS型トランジスタのゲートが接続された、いわゆる交差結合によって構成される。また、ステップ波形電圧印加部4904を有し、これが対となるMOS型トランジスタ4901a、4901bの夫々のゲート-ソース間にしきい値電圧以上のステップ波形電圧5003を与える。これにより発明の効果で述べる理由によって、対となるMOS型トランジスタ4901a、4901bボディ電位が整えられれ、ラッチ回路の履歴効果が抑制される。本発明の第11の観点に係るラッチ回路の駆動方法は、第1、第2のMOS型トランジスタ4901a、4901bを交差結合することで構成されたラッチ回路の駆動方法であって、第1のMOS型トランジスタ4901aのゲート-ソース間に第1のMOS型トランジスタ4901aのしきい値電圧以上のステップ波形電圧を、所定の回数与える過程と、第2のMOS型トランジスタ4901bのゲート-ソース間に第2のMOS型トランジスタ4901bのしきい値電圧以上のステップ波形電圧を、所定の与える過程と、これらの過程の後、ラッチ動作を行う過程とを有することを特徴とする。ラッチ回路で増幅ラッチ動作を行う前に、ラッチ回路を構成する第1のMOS型トランジスタ4901aのゲート-ソース間に第1のMOSトランジスタのしきい値電圧以上のステップ波形電圧を、所定の回数与える過程と、第2のMOS型トランジスタ4901bのゲート-ソース間に第2のMOS型トランジスタ4901bのしきい値電圧以上のステップ波形電圧を、所定の与える過程とを有する。これにより発明の効果で述べる理由によって、第1のMOS型トランジスタ4901aと第2のMOS型トランジスタ4901bのボディ電位が整えられ、その後のラッチ動作を行う過程においては、履歴効果が抑制される。本発明の第12の観点に係るラッチ回路の駆動方法は、第1、第2のMOS型トランジスタ4901a、4901bを交差結合することで構成されたラッチ回路の駆動方法であって、第1及び第2のMOS型トランジスタ4901a、4901bのゲート-ソース間にしきい値電圧以上のステップ波形電圧5003を、所定の回数与える過程と、この過程の後、ラッチ動作を行う過程とを有することを特徴とする。ラッチ回路で増幅ラッチ動作を行う前に、第1及び第2のMOS型トランジスタ4901a、4901bのゲート-ソース間にしきい値電圧以上のステップ波形電圧5003を、所定の回数与える過程を有する。これにより発明の効果で述べる理由によって、第1及び第2のMOS型トランジスタ4901a、4901bのボディ電位が整えられ、その後の増幅ラッチ動作を行う過程においては、履歴効果が抑制される。本発明の第13の観点に係る半導体装置は、絶縁層上に設けられた粒界を有する半導体層をチャネルとして含むMOS型トランジスタ4901で構成された第1の回路4902と、第1の期間5001に前記第1の回路4902によって生成された信号を使用し、第2の期間5002は前記第1の回路4902によって生成されている信号を使用しない第2の回路4903と、第1の期間5001に第1の回路4902と第2の回路4903との間の信号伝達を可能にし、第2の期間5002はこれを不可能とする伝達制御部4905と、第2の期間5002に、第1の回路4902内にある、所定の前記MOS型トランジスタ4901のゲート-ソース間にしきい値電圧以上のステップ波形電圧5003を、所定の回数与えるステップ波形電圧印加部4904と、を備えることを特徴とする。第1の回路4902内にある、所定のMOS型トランジスタ4901のゲート-ソース間にしきい値電圧以上のステップ波形電圧5003を、所定の回数与えるステップ波形電圧印加部4904を有し、第2の期間に5002これを動作させることで、所定のMOS型トランジスタ4901のボディ電位が整えられる。また、この第2の期間5002は、第1の回路4902と第2の回路4903との信号伝達が、伝達制御部4905により不可能とされる。第1の期間は第1の回路4902と第2の回路4903とが、伝達制御部4905により信号伝達可能とされ、第1の回路4902によって生成されている信号が第2の回路4903に伝達される。あるいは第2の回路4903から第1の回路へ信号が伝達される。これにより、ステップ波形電圧印加部4904を動作させることで発生するノイズが印加されるノードを最小限に抑えることができる。また、第2の回路4903で高い電圧が出力されても、第1の回路4902にこの高い電圧が印加されることを防ぎ、第1の回路4902の履歴効果を抑制できる。本発明の第14の観点に係る半導体装置は、絶縁層上に設けられた半導体層をチャネルとして含む第1、第2のMOS型トランジスタ4901a、4901bを含む半導体装置であって、第1のMOS型トランジスタ4901aと、第2のMOS型トランジスタ4901bのソースは接続され、第1のMOS型トランジスタのゲートと第2のMOS型トランジスタのドレイン、及びステップ波形電圧印加回路とが第1のスイッチ3501aを介して接続され、第2のMOS型トランジスタ4901bのゲートと第1のMOS型トランジスタのドレイン、及びステップ波形電圧印加部とが第2のスイッチ3501bを介して接続され、第1のMOS型トランジスタのゲートとドレインとが第3のスイッチ3501cを介して接続され、第2のMOS型トランジスタのゲートとドレインとが第4のスイッチ3501dを介して接続された回路構成を有することを特徴とする。上記の回路構成において、第3、第4のスイッチ3501c、3501dをオフ開放とし、第1、第2のスイッチ3501a、3501bをオン短絡とすると、この回路は、第1のMOS型トランジスタ4901aと、第2のMOS型トランジスタ4901bとのソースが接続され、また、お互いのゲートとドレインが交差結合され、ラッチ回路を構成する。従って、増幅ラッチ動作が可能となる。一方、全てのスイッチの状態を逆にすると、第1のMOS型トランジスタ4901aはそのゲートとドレインが接続され、第2のMOS型トランジスタ4901bもそのゲートとドレインが接続される。この状態であれば、共通に接続されたソースと、第1、第2のMOS型トランジスタ4901a、4901bのドレインとの間に同時にステップ波形電圧を印加して、第1、第2のMOS型トランジスタ4901a、4901bのボディ電位を同時に整えることが可能となる。本発明の第15の観点に係るセンスアンプ回路は、二つのノード5301a、5301b間の電位の大小を増幅してラッチするセンスアンプ回路であって、前記センスアンプ回路は、第1及び第2のラッチ回路を有し、前記第1、第2のラッチ回路のうち、少なくともどちらか一方のラッチ回路と、前記二つのノード5301a、5301bのどちらか一方との間に、信号伝達を可能、不可能とする伝達制御部4905を有することを特徴とする。伝達制御部4905を有することで、第1のラッチ回路と第2のラッチ回路とを電気的に接続したり、切り離したりすることが可能となる。例えば、第1のラッチ回路によって増幅ラッチされた信号を第2のラッチ回路で受けて、その後に伝達制御部4905を用いて、第1、第2のラッチ回路を電気的に切り離すことで、第1のラッチ回路を構成するMOS型トランジスタ4901にステップ波形電圧5003を印加してボディ電位を整えると同時に、第2のラッチ回路受けた信号を、第2のラッチ回路で増幅ラッチ動作させ、その出力信号を利用することが可能となる。本発明の第16の観点に係るセンスアンプ回路は、前記請求項15に係る発明の特徴を有し、更に、第1回路4902第1のラッチ回路の出力電圧振幅が、第2の回路4903第2のラッチ回路の出力電圧振幅より小さいことを特徴とする。伝達制御部4905を有することで、第1のラッチ回路と第2のラッチ回路とを電気的に接続したり、切り離したりすることが可能となる。そして、第1のラッチ回路によって低い振幅で増幅ラッチされた信号を第2のラッチ回路で受けて、その後に伝達制御部を用いて、第1、第2のラッチ回路を電気的に切り離す。その後第2のラッチ回路によって、所望の振幅まで増幅ラッチをさせる。これにより、第1のラッチ回路に印加される電圧を低く抑えることが可能となり、第1のラッチ回路で生じる履歴効果を低減できる。本発明の第17の観点に係る半導体装置は、MOS型トランジスタで構成された第1の回路4902と、第2の回路4903とを有する半導体装置であって、前記第1の回路と前記第2の回路とが、前記第2の回路で発生する高電圧が前記第1の回路を構成するMOS型トランジスタに印加されないような伝達制御部4905を介して接続されていることを特徴とする。伝達制御部4905を有することで、第1の回路と第2の回路とを電気的に接続したり、切り離したりすることが可能となる。これにより第2の回路で発生する高電圧が第1の回路に含まれるMOS型トランジスタに印加されるのを防ぐことができ、第1の回路で生じる履歴効果を低減できる。本発明の第18の観点に係るセンスアンプ回路は、絶縁層上に設けられた半導体層をチャネルとして含む第1、第2のMOS型トランジスタ4901a、4901bを交差結合して構成した第1の回路4902第1のラッチ回路と、前記第1のラッチ回路に、第1の期間は信号伝達を可能にし、第2の期間はこれを不可能とする伝達制御部4905を介して接続された二つのノード5301a、5301bと、前記二つのノードに接続された第2の回路4903第2のラッチ回路と、前記第2の期間に、前記第1、第2のMOS型トランジスタのゲート-ソース間に第1、第2のMOS型トランジスタのしきい値電圧以上のステップ波形電圧5003を、所定の回数与えるステップ波形電圧印加部4904と、を備えることを特徴とする。伝達制御部4905を有することで、第1のラッチ回路と第2のラッチ回路とを電気的に接続したり、切り離したりすることが可能となる。そして、第1のラッチ回路によって増幅ラッチされた信号を第2のラッチ回路で受けて、その後に伝達制御部4905を用いて、第1、第2のラッチ回路を電気的に切り離すことで、第1のラッチ回路を構成する第1、第2のMOS型トランジスタ4901a、4901bにステップ波形電圧印加部4904を用いてステップ波形電圧を印加してボディ電位を整えると同時に、第2のラッチ回路で増幅ラッチ動作させ、その信号を利用することが可能となる。また、第1のラッチ回路によって低い振幅で増幅ラッチされた信号を第2のラッチ回路で受けて、その後に伝達制御部を用いて、第1、第2のラッチ回路を電気的に切り離す。その後第2のラッチ回路によって、所望の振幅まで増幅ラッチをさせる。これにより、第1のラッチ回路に印加される電圧を低く抑えることが可能となり、第1のラッチ回路で生じる履歴効果を低減できる。本発明の第19の観点に係るメモリ回路は、絶縁層上に設けられた半導体層をチャネルとして含む第1、第2のMOS型トランジスタ4901a、4901bを含む第1の回路4902第1のラッチ型センスアンプ回路と、第2の回路4903第2のラッチ型センスアンプ回路とを有し、第1の期間5001に前記第1のラッチ型センスアンプ回路と一対のビット線5301a、5301bとの間の信号伝達を可能にし、第2の期間5002はこれを不可能とする伝達制御部4905と、少なくとも一方のビット線に接続されたプリチャージ回路5302と、少なくとも一方のビット線に接続されたメモリセル5303と、前記第2の期間5002に、前記第1のラッチ型センスアンプ回路内の前記第1、第2のMOS型トランジスタ4901a、4901bのゲート-ソース間に第1、第2のMOS型トランジスタのしきい値電圧以上のステップ波形電圧を、所定の回数与えるステップ波形電圧印加部4904と、を備えることを特徴とする。伝達制御部4905を有することで、第1のラッチ回路と一対のビット線とを電気的に接続したり、切り離したりすることが可能となる。第1のラッチ回路によって増幅ラッチされた信号を一対のビット線に書き込み、その後に伝達制御部4905を用いて、第1のラッチ回路を一対のビット線から電気的に切り離す。そして、第1のラッチ回路を構成する第1、第2のMOS型トランジスタ4901a、4901bはステップ波形電圧印加部4904によってステップ波形電圧が印加され、ボディ電位が整えられる。このとき同時に第2のラッチ回路はビット線に書き込まれた電圧を受けて増幅ラッチ動作を行い、この増幅ラッチされた信号でメモリセル5303のリフレッシュやデータの出力を行う。従って、ボディ電位を整える動作と、メモリセル5303のリフレッシュ動作やデータの出力動作とを同時に行うことが可能で、動作周期を短くできる。また、プリチャージ回路によって一対のビット線を低い電圧でプリチャージし、第1のラッチ回路によって低い振幅で増幅ラッチした信号を一対のビット線に書き込み、その後に伝達制御部を用いて、第1のラッチ回路と、一対のビット線とを電気的に切り離す。その後、ビット線に書き込まれた信号は、第2のラッチ回路によって更に、増幅される。その後、一対のビット線が低い電圧で再びプリチャージされ、この後に伝達制御部4905を用いて、第1のラッチ回路を一対のビット線と電気的に接続する。これにより、第1のラッチ回路に印加される電圧を低く抑えることが可能となり、第1のラッチ回路で生じる履歴効果を低減できる。本発明の第20の観点に係る差動増幅回路は、絶縁層上に設けられた半導体層をチャネルとして含むMOS型トランジスタを構成要素とし、対となる前記MOS型トランジスタ4901a、4901bのゲートに印加される電圧の大小を前記対となるMOS型トランジスタのコンダクタンスの差として増幅する差動増幅回路6401において、前記対となるMOS型トランジスタ4901a、4901bの夫々のゲート-ソース間に前記対となるMOS型トランジスタ4901a、4901bのしきい値電圧以上のステップ波形電圧を、所定の回数与えるステップ波形電圧印加部4904を備えることを特徴とする。ステップ波形電圧印加部4904を有することにより、差動増幅回路6401を構成する対となるMOS型トランジスタ4901a、4901bに、そのゲート-ソース間電圧がしきい値電圧以上となるステップ波形電圧を与えることが可能となる。差動増幅回路6401から出力を得るよりも前に、MOS型トランジスタ4901a、4901bにこのステップ波形電圧を与えるので、これらMOS型トランジスタのボディ電位が整えられ、履歴効果が抑制される。本発明の第21の観点に係るボルテージフォロワ回路は、絶縁層上に設けられた半導体層をチャネルとして含むMOS型トランジスタを構成要素とし、対となる前記MOS型トランジスタ4901a、4901bのゲートに印加される電圧の大小を前記対となるMOS型トランジスタ4901a、4901bのコンダクタンスの差として増幅する差動増幅回路において、前記差動増幅回路の出力を、前記対となるMOS型トランジスタの一方のゲートに入力することで構成したボルテージフォロワ回路であって、前記対となるMOS型トランジスタ4901a、4901bの夫々のゲート-ソース間に前記対となるMOS型トランジスタのしきい値電圧以上のステップ波形電圧5003を、所定の回数与えるステップ波形電圧印加部4904を備えることを特徴とする。ステップ波形電圧印加部4904を有することにより、差動増幅回路を構成する対となるMOS型トランジスタ4901a、4901bに、そのゲート-ソース間電圧がしきい値電圧以上となるステップ波形電圧5003を与えることが可能となる。この差動増幅回路を用いて構成されるボルテージフォロワ回路から出力を得るよりも前に、MOS型トランジスタ4901a、4901bにこのステップ波形電圧5003を与えるので、これらMOS型トランジスタのボディ電位が整えられ、履歴効果が抑制される。本発明の第22の観点に係るソースフォロワ回路は、絶縁層上に設けられた半導体層をチャネルとして含む第1のMOS型トランジスタ4901を含んで構成されたソースフォロワ回路であって、第1の期間に必要とされる信号を出力し、第2の期間に、前記第1のMOS型トランジスタ4901のゲート-ソース間に前記第1のMOS型トランジスタのしきい値電圧以上のステップ波形電圧5003を、所定の回数与えるステップ波形電圧印加部4904と、を備えることを特徴とする。ステップ波形電圧印加部4904を有することにより、ソースフォロワを構成するMOS型トランジスタ4901に、そのゲート-ソース間電圧がしきい値電圧以上となるステップ波形電圧5003を与えることが可能となる。このソースフォロワ回路から出力を得るよりも前に、MOS型トランジスタ4901にこのステップ波形電圧5003を与えるので、これらMOS型トランジスタのボディ電位が整えられ、履歴効果が抑制される。本発明の第23の観点に係る表示装置は、第1、2、5、6、7、8、13、14又は17のいずれかの観点に係る半導体装置において、更に、複数のデータ線と複数の走査線の交点に画素群がマトリクス状に配置されて構成された表示部5502と、前記表示部に表示すべき情報に対応したデータを記憶するメモリ5501とが同一基板上に形成されていることを特徴とする。本発明においては、メモリ5501と表示部5502とが同一基板上に形成に形成されており、メモリには表示部に表示すべき情報に対応したデータが記憶される。これにより、小型低コスト低消費電力高画質の表示装置が得られる。本発明の第24の観点に係る表示装置は、複数のデータ線と複数の走査線の交点に画素群がマトリクス状に配置されて構成された表示部5502と、前記表示部が形成された基板と同一基板上に形成され、前記表示部に表示すべき情報に対応したデータを記憶するメモリ5501とを有する表示装置であって、前記メモリが第9,10,15,16,18,又は19のいずれかの観点に係る回路を構成要素として含むことを特徴とする。メモリ5501と表示部5502とが同一基板上に形成に形成されており、メモリには表示部に表示すべき情報に対応したデータが記憶される。このメモリは、第9,10,15,16,18,又は19のいずれかの観点に係る回路を構成要素として含む。これにより、高集積のメモリを表示領域周辺に形成できるので、小型低コストの表示装置が得られる。本発明の第25の観点に係る表示装置は、複数のデータ線と複数の走査線の交点に画素群がマトリクス状に配置されて構成された表示部5502と、上位装置から供給されたデジタル信号の表示データを受け、前記デジタル信号の表示データをアナログ電圧信号に変換するデジタルアナログ変換回路5505とを有する表示装置であって、前記デジタルアナログ変換回路5505が前記第20,21又は22のいずれかの観点に係る回路を構成要素として含む。デジタルアナログ変換回路5505と表示部5502とが同一基板上に形成に形成されており、デジタルアナログ変換回路5505は上位装置から供給されたデジタル信号の表示データを受け、前記デジタル信号の表示データをアナログ電圧信号に変換し、表示部のデータ線にその信号を書き込む。このデジタルアナログ変換回路5505は前記第20,21又は22の観点に係る回路を構成要素として含む。前記第20,21又は22の観点に係る回路は履歴効果が抑制されるので、小型低コスト高画質の表示装置が得られる。本発明の第26の観点に係る携帯情報端末は、前記第23,24又は25のいずれかの観点に係る表示装置を搭載する。これにより、低消費電力で小型の携帯情報端末が低コストで実現される。本発明の第27の観点に係るMOS型トランジスタは、絶縁層上に設けられた粒界を有する半導体層をチャネルとして含むMOS型トランジスタであって、前記MOS型トランジスタにはボディコンタクト8500が設けられていることを特徴とする。ボディコンタクト部に所定の電圧を印加し、ボディとボディコンタクト部を順方向にバイアスすることでボディ部に蓄積された電荷n型トランジスタの場合は正孔を引き抜くことができる。これにより履歴効果をある程度抑制できる。n型トランジスタの場合ボディコンタクトに印加する電圧を十分低くすることでより優れた効果が得られる。本発明の第28の観点に係るMOS型トランジスタは、絶縁層上に設けられた粒界を有する半導体層をチャネルとして含むMOS型トランジスタであって、前記MOS型トランジスタにはバックゲート180が設けられていることを特徴とする。バックゲート部に所定の電圧を印加し、半導体層の空乏層を拡大させ、中性領域を縮減させることで履歴効果の原因となる電荷の蓄積を抑制でき、履歴効果をある程度抑制できる。本発明によれば、MOS型トランジスタのゲート-ソース間にMOS型トランジスタのしきい値電圧以上のステップ波形電圧を与えるので、MOS型トランジスタのボディ電位が整えられる。そして、その後に、このMOS型トランジスタを含む回路に所望の動作をさせるので履歴効果が抑制される。この理由は次のとおりである。しきい値電圧以上のステップ波形電圧5003をMOS型トランジスタ4901に与えると、ゲート-ボディ間の容量を介した静電誘導カップリングによりボディ電位は上昇し、その後、MOS型トランジスタのボディ電位は熱的平衡の電位φbiビルトインポテンシャルの電位に向かって速やかに収束するので、ボディの電位をリセットすることが可能となる。これにより、しきい値電圧を整えることが可能となる。また、しきい値電圧以上のステップ波形電圧5003を与えると、ソースから半導体表面に速やかに電子が供給される。MOS型トランジスタがオンしているので、半導体層が多結晶の場合でも、ソースから供給される電子はソース接合から離れた位置にも十分な数、速やかに供給される。供給された電子の一部は、半導体層内のトラップに捕獲される。MOS型トランジスタをオフにしたとき、トラップに捕獲されている電子はボディの正孔と再結合するのでボディ電位がリセットされ、本発明の効果が得られる。また、この動作を繰り返すとあるところで空乏層がシリコン層下端まで到達し、それ以降しきい値電圧は増加しなくなり、しきい値電圧を整えることが可能となる。これらの動作を第2の期間5002に実施した後、第1の期間5001にMOS型トランジスタ4901で構成された回路を動作させ、出力を得るので、このMOS型トランジスタ4901で構成された回路の履歴効果が抑制される。また、MOS型トランジスタのゲート-ソース間にしきい値電圧以上のステップ波形電圧5003を与える期間、ソース電圧が0Vであることに加えドレイン電圧も0Vとされる。従って、ゲート-ソース間にステップ波形電圧を与えてMOS型トランジスタをオンさせてもドレイン-ソース間に電流が流れない。このためボディ電位リセット動作に伴う電力が小さい。また、ゲート-ソース間にしきい値電圧以上のステップ波形電圧5003を与える期間、ソース電位が0Vであることに加えてドレイン電圧も0Vとされる。従って、ボディに蓄積した正孔を消滅させるのに必要な電子がソース及びドレインの双方から供給され、効果的にボディの電位を引き下げられ、効果的にボディ電位をリセットできる。また、実施の形態で詳細に述べるように、履歴効果を抑制するために従来のSOI技術では必要であったボディコンタクトが不要であるため、新規デバイスの開発、新規プロセスの開発は不要である。このため開発コストが極めて低い。また、本発明のラッチ回路によれば、電圧の大小の差を増幅する前に、増幅を行う対となるMOS型トランジスタのボディ電位をリセットするので、履歴効果が抑制されラッチ回路のラッチ動作が不定となる不定領域が減少する。また、ノード間の信号を伝達の可否を制御する伝達制御部を用いてしきい値電圧以上のステップ波形電圧5003が印加されるノード、及びステップ波形電圧により発生するノイズが印加されるノードを最小限にしたので、リセット時の電力が低減される。また、本発明によれば、MOS型トランジスタのゲート-ソース間にしきい値電圧以上のステップ波形電圧5003を与えてボディ電位をリセットする期間に、ラッチ回路の交差結合が解かれるので2つのMOS型トランジスタを同時にリセットすることが可能となる。これによりボディ電位をリセットするのに要する時間を短縮することが可能となり、ひいてはこの回路を用いた回路システム全体の高速化が図れる。また、例えばPチャネルのMOS型トランジスタで構成された第2のラッチ回路と、例えばNチャネルのMOS型トランジスタで構成された第1のラッチ回路を有し、第2のラッチ回路で増幅ラッチ動作をさせる前に第1のラッチ回路で増幅ラッチ動作をさせると、信号電圧の大小はある程度、例えば数V程度の値に増幅される。従って、これに引き続いて第2のラッチ回路で増幅ラッチ動作させるときは、すでに十分な電圧差が一対のノード間に与えられている。このため第2のラッチ回路内のMOS型トランジスタに対ししきい値電圧以上のステップ波形電圧を与えなくても誤動作は発生しない。また、本発明のラッチ型センスアンプは、信号電圧の大小を最初に増幅する第1のラッチ回路小振幅プリアンプ部と、最終的に必要となる電圧まで増幅する第2のラッチ回路フルスイングアンプ部とで構成され、第1のラッチ回路小振幅プリアンプ部の出力電圧が最終的に必要とされる出力電圧より低く設定されている。そして、ノード間の信号を伝達の可否を制御する伝達制御部を用いることによって、第2のラッチ回路で増幅された高い電圧、即ち最終的に必要とされる出力電圧が第1のラッチ回路に印加されないように駆動している。これらによって、第1のラッチ回路を構成するMOS型トランジスタに印加される電圧が低く抑えられ、その結果、履歴効果が抑制され不定領域が狭くなる。また、第2のラッチ回路が増幅ラッチ動作をしている期間に、伝達制御部によって切り離された第1のラッチ回路のMOS型トランジスタにしきい値電圧以上のステップ波形電圧が与えられる。即ち、第2のラッチ回路の増幅ラッチ動作と第1のラッチ回路のボディ電位リセット動作を並行して実行しているのでリセット動作に伴うサイクル時間増大を抑制できる。また、ボディ電位リセット動作を行うことでラッチ型センスアンプ回路の感度が高くなり、電圧の大小の差の絶対値が小さい場合であっても誤動作せず安定した読み出し動作が可能となる。そのためビット線に接続可能なメモリセル数を増やすことが可能となり、単位面積あたりの記憶容量が向上する。また、本発明の表示装置は情報に対応したデータを記憶するメモリいわゆるフレームメモリに相当をLCDパネル内に有するため、静止画を表示させる場合は外部から映像データを供給する必要がなく、外部の映像データ供給のために駆動されていた回路部を停止させることが可能となり、電力を減らすことができる。一般には動画といわれている映像であっても、パネルの駆動周波数たとえば60Hz、これは一秒間に60回画素に信号が書き込まれる駆動を意味すると、映像データのフレームレートたとえば30fps、これは映像データが一秒間に30回更新されることを意味するとはかっこ内に示した例のように周波数が異なる場合が多い。これは例えば、映像データを生成するための要素の処理速度が遅い場合に起こることで、映像データのフレームレートが遅い場合たとえば10fps以下は動画がコマ送りのように表示される。上の数値例パネルの駆動周波数が60Hzで映像データのフレームレートが30fpsの場合、パネルは実質的に2フレーム同一の画像を表示しており、これは一種の静止画と考える。つまり、フレームメモリをLCDパネル内に有することにより、一般には動画であっても外部から供給すべき映像データの帯域を半分にすることができる。つまり、LCDパネルにフレームメモリが無い場合は、映像データのフレームレートにかかわらず60Hzに相当する信号を供給しなければならなかったが、本実施の形態の場合、映像データのフレームレートにあわせて信号を供給すればよく、たとえば30Hzでよく、パネルに供給するデータの帯域を低減できる。また、感度の高いセンスアンプとメモリセル面積の小さいDRAMを用いたため表示部周辺のいわゆる額縁部分に1フレーム分の容量のメモリを形成することができた。その結果、別のチップとして供給されるメモリチップを実装する構成に対し、省スペースでフレームメモリを得ることができた。また、パネルを設計作成するときに同時にフレームメモリも設計作成されるため、メモリチップの調達が不要であり、納期の管理が容易になった。部材の在庫も削減され、在庫管理も不要となり低価格で製品を供給できるようになる。また、モジュール組み立ての実装コストを削減できた。また、表示部の画素の配列と、メモリのメモリセルとの配列が同一であるため、メモリから表示部までのレイアウトが単純でレイアウト面積が少なくてすむ。また、実施の形態に示す表示装置では、マルチプレクサでデータを選択して、DACでアナログ信号に変換し、デマルチプレクサで書き込むべきデータ線を選択するように構成し、かつマルチプレクサとデマルチプレクサが対となって動作するように構成した。従来の構成では、マルチプレクサとデマルチプレクサが1対1に対応しないため、マルチプレクサからDACを介しデマルチプレクサまで至る信号線を横方向に引き回して配線する必要があった。本発明では、この引き回し配線の必要がなく、レイアウト面積が小さくてすんだ。更に、DACの個数もその回路面積、動作速度、消費電力の観点から最適なものを選択できたので小面積低電力な回路及び表示装置が実現できた。また、表示品質を保つため、液晶表示装置では静止画であっても一定の周期ですべての画素にデータを書き込む。一般にこの周期は16.6msである。本実施の形態で作成したDRAMのメモリセルは保持時間がこの周期より長くなるように設計している。従ってフレームデータを格納している全てのセルに一定の周期でアクセスがなされ、このときにメモリセルのデータがリフレッシュされるので、通常DRAMに必要なリフレッシュ用の回路や動作が不要となる。表示装置内に、メモリを含む各種回路が小面積で内蔵されるため、本発明の表示装置を用いることで、携帯情報端末を小型化できる。また、本発明ではしきい値電圧以上のステップ波形電圧を与えている期間はラッチ回路で出力電圧が保持されており、このラッチ回路と、ステップ波形電圧が与えられるMOS型トランジスタとが伝達制御部で切り離されるので、ステップ波形電圧が出力に影響を与えることがない。更に、本発明では出力がラッチされて、次段の回路で利用されている期間にしきい値電圧以上のステップ波形電圧を与えているので、ボディ電位リセット動作にともなう動作サイクル時間の増大を抑制できる。更にまた、本発明の差動増幅回路は、差動対を構成する2つのMOS型トランジスタにそのゲート-ソース間がしきい値電圧以上となるステップ波形電圧が印加されるため、これらMOS型トランジスタのボディの電位がリセットされる。これによって動作履歴により生じていた差動増幅回路のオフセットが減少する。更にまた、この差動増幅回路を用いてボルテージフォロワを構成するので入出力特性が改善される。更にまた、本ボルテージフォロワ回路をDAC回路の出力段に適用した表示装置の画質が向上した。また、本発明のソースフォロワ回路は、MOS型トランジスタのゲート―ソース間にしきい値電圧より高いステップ波形電圧が与えられるのでボディ電位がリセットされる。これにより回路の動作履歴によって生じていたソースフォロワ回路の入出力特性の変動を抑制することができる。また、しきい値電圧以上のステップ波形電圧を与える際は電源-グランド間のパスをオフとする伝達制御部を有するため、消費電流の増加を抑制できる。また、本ソースフォロワ回路をDAC回路の出力段に適用したところ、表示部の画質が向上した。次に、本発明の実施形態について、添付の図面を参照して具体的に説明する。なお、以下に示す本発明の実施の形態の中には、所定の一つ又は複数の前記MOS型トランジスタ4901のゲート-ソース間にステップ波形電圧5003を与えることを特徴とするものがある。このMOS型トランジスタ4901が複数個の場合、個々のMOS型トランジスタの区別を明確にする都合で、その符号を4901a、4901bと小文字のアルファベットを添えたものとした。同様に、ステップ波形電圧5003を区別する必要がある場合は、その符号を5003a、5003bと小文字のアルファベットを添えたものとした。また、ステップ波形電圧を与えるためのステップ波形電圧印加部4904も同様に4904a、4904bとした。また、伝達制御部4905についても同様に4905a、4905bとした。一方、ステップ波形電圧5003、5003a,5003b等は、発明の実施の形態では、リセットパルス又はボディ電位リセットパルスとよぶ。更に、符号4904、4904a及び4904bのステップ波形電圧印加部を、履歴抑制部、又は電圧印加部と表記した部分もある。この理由はステップ波形以外の電圧、例えばエクスポネンシャル波形、正弦波形又はパルス波形であっても、同様の効果、即ち履歴効果を抑制する効果が得られるためである。同様に、符号5003、5003a、5003bのステップ波形電圧を、MOS型トランジスタのしきい値電圧以上の電圧と表記した部分もある。第1実施形態図1は本発明の第1実施形態に係るラッチ回路の駆動方法を示すフローチャートである。この駆動方法を説明するために用いたラッチ回路は図59に示したNチャネルMOS型トランジスタで構成されるラッチ型センスアンプ回路と同一である。即ち、本ラッチ回路は、そのソースが共通に接続されたポリシリコンTFTN14901a,ポリシリコンTFTN24901bを備える。TFTN1のゲートはトランジスタN2のドレインに接続され、更に、容量C2に接続されている。TFTN2のゲートはトランジスタN1のドレインに接続され、更に、容量C1に接続されている。ラッチ回路は、第1の期間有効期間5001にMOS型トランジスタ4901a,4901bの電気的特性を利用して、図示していないラッチ回路以外の回路で必要とされる信号を出力し、第2の期間休止期間5002に、MOS型トランジスタ4901a,4901bのゲート-ソース間にMOS型トランジスタのしきい値電圧以上のリセットパルス5003a,5003bを、予め決められた回数与えて駆動する。次に、駆動方法について、図1を参照して、詳しく説明する。本発明の駆動方法は増幅ラッチ動作をさせるより前に、TFTN1,N2にボディ電位をリセットするリセットパルスを与えることを特徴とする。始めに、図1aに示すように、トランジスタN1、N2のソースに0V、ノードODDに0Vを与えた状態で、ノードEVNにTFTN1のしきい値電圧よりも高い電圧のパルス5003aを与える。次に、図1bに示すように、トランジスタN1、N2のソースに0V、ノードEVNに0Vを与えた状態で、ノードODDにTFTN2のしきい値電圧よりも高い電圧のパルス5003bを与える。次に、図1cに示すように、ノードEVN,ODDに電位差ΔVを与え期間5401、これを容量C1,C2で保持した状態とする。つまり、容量にサンプリングされた状態とし、ノードEVN,ODDはフローティングの状態とされる。また、このときトランジスタN1,N2の共通のソースはフローティングにするか、又はトランジスタN1,N2がオンしない程度に高い電圧を与えておく。この例では、トランジスタN1,N2の共通のソースをフローティングとし、また、トランジスタN1,N2のしきい値電圧をVtとしたので、トランジスタN1,N2の共通のソースの電圧を{VDD1/2}ΔV-VtΔVが正の場合と図示した。次に、図1dに示すように、N1、N2の共通のソースを0Vまで引き下げることで、図1cで与えた電位差がTFTN1,N2のコンダクタンスの差によって増幅され、図1cで与えた電位が低いほうのノードが0Vまで引き下げられ、一方、高いほうのノードの電位はほとんど下がらない状態、{VDD1/2-β}でラッチされる。βは図52で説明したものであり、VDD1/2と、電圧が高いほうのノードが安定した電圧との差である。そして、これに引き続き増幅ラッチ動作をさせる場合は、再び図1aに戻り、同様の動作をさせる。増幅ラッチ動作をさせる前にTFTN1、N2のゲート電極に、それらのVGSがしきい値電圧を超えるパルスこれをボディ電位リセットパルスとよぶを与えることで、動作履歴により生じていたTFTN1,N2の特性のずれをそろえることができる。そして、その結果ラッチ回路に与えるΔVが小さい場合でも誤動作せずに、ΔVを増幅することが可能となり、正常なラッチ動作が可能となる。以下、本実施の形態の効果について、実験結果に基づき説明する。図2はラッチ型センスアンプを評価するための評価回路を示す回路図である。図示中央の回路ブロックは、ガラス基板上にポリシリコンTFTで構成したラッチ回路4900であり、メモリ回路のセンスアンプにも使用される回路である。このラッチ回路4900のトランジスタN1及びN2はNチャネルのポリシリコンTFTで、トランジスタN3はトランジスタN1及びN2のソースとSANノードとの間をオンオフさせるためのNチャネルのポリシリコンTFTである。SANノードはグランド0Vに接続されている。ノードODD、ノードEVNはメモリ回路において、ビット線対が接続されるノードに相当し、ビット線容量に代えて容量C1及びC2が接続されている。ノードEVNにはスイッチSW4を介して切り替えスイッチ7000bが接続されている。この切り替えスイッチは制御信号A/Bによって制御され、AがハイレベルのときはノードD0とSW2_Aが導通し、AがロウレベルのときはノードD0と可変電圧源VEVNとが導通する。SW2_Aにはパルス電圧発生器Vrst24904bの信号が印加される。ノードODDにはスイッチSW3を介して切り替えスイッチ7000aが接続されている。この切り替えスイッチは制御信号A/Bによって制御され、AがハイレベルのときはノードD1とSW1_Aが導通し、AがロウレベルのときはノードD1と固定電圧源VODDとが導通する。SW1_Aにはパルス電圧発生器Vrst14904aの信号が印加される。これらの可変電圧源VEVNと固定電圧源VODDとスイッチSW3,SW4は、本来はメモリセルから読み出されるΔVをラッチ型センスアンプ回路に与えるために設けられている。次に、図3を参照して、このラッチ型センスアンプ回路の駆動方法について説明する。期間CスイッチSW3,SW4はオン、SE1はハイレベル、A/Bはハイレベルにして、D0,D1とパルス電圧発生器Vrst2、Vrst1とを接続する。このとき、Vrst1,Vrst2はいずれも0Vにする。即ち、トランジスタN1、N2のソースに0Vを与え、EVN,ODDノードにも0Vを与える。期間Dパルス電圧値がVrstであるパルスをVrst2から出力させる。これによりトランジスタN1のゲート-ソース間にパルス電圧値がVrstであるパルスが印加される。期間Fパルス電圧値がVrstであるパルスをVrst1から出力させる。これによりトランジスタN2のゲート-ソース間にパルス電圧値がVrstであるパルスが印加される。期間JスイッチSW3,SW4はオン、SE1はロウ、A/Bはロウレベルにして、D0とVEVN,D1とVODDとを接続する。VODDはVDD1/2、VEVNはVDD1/2ΔVとして、センスアンプにΔVの電位差を与える。その後、スイッチSW3,SW4をオフにすることで、これらの電圧をC2,C1に夫々サンプリングする。期間LスイッチSW3,SW4はオフ、SE1はハイにしてN1、N2のソース電位を0Vまで引き下げ、増幅ラッチ動作をさせる。そして、再び期間Cに戻り動作を繰り返す。ノードODD、ノードEVNの電圧をモニタすることで、センスアンプ回路の感度、即ちΔVの絶対値が何V以上で出力が安定するかを調べることができる。なお、本ラッチ型センスアンプが有効な出力をする期間第1の期間は期間L5001である。そして、それ以外の期間の一部第2の期間5002にパルス電圧発生器Vrst2、Vrst1を用いて、トランジスタN1,N2にパルスを与えた。次に、安定して出力させるために最低限必要なΔVの正側の値、及びΔVの負側の値をパルス電圧値Vrstをパラメータとして測定した。この測定結果を、図4に示す。データH出力はEVNノードが高電位を保ち、ノードODDが0Vに引き下げられるといった動作を安定して、継続的に動作させるために必要なΔVの最小値を示す。これは図53で示したV1に対応する電圧である。また、データL出力はODDノードが高電位を保ち、EVNノードが0Vに引き下げられるといった動作を安定して、継続的に動作させるために必要なΔVの最大値を示し、これは図53で示したV2に対応する電圧である。従って、図4のグラフにおいて、データH出力より小さく、データL出力よりも大きな領域にあるΔVがラッチ回路に与えられた場合、このラッチ回路は安定動作しないことを意味している。即ち、この領域は、ラッチ回路出力例えばEVNノードの電圧がが0Vとなるか高電位となるかが不定な領域で、グラフ内に不定領域と記載した。この不定領域が狭いほどラッチ回路として、又はラッチ型センスアンプとして優れていることは明らかである。この結果が示すように、ボディ電位リセットパルス電圧が低い場合は不定領域が大きいが、ボディ電位リセットパルス電圧を上げるに従って不定領域は小さくなる傾向がある。特に、ボディ電位リセットパルス電圧をトランジスタN1、N2の平衡状態におけるしきい値電圧より高くした場合に、不定領域を小さくする効果があらわれる。なお、本ラッチ回路に従来から知られる通常の駆動方法を適用した場合の不定領域はすでに図57で示したとおり、V9<ΔV<V8であって、ボディ電位リセットパルス電圧が0の場合と同程度に広い。一方、図4のグラフにおいて、例えばリセットパルスがV10の場合の不定領域の幅は、従来の駆動方法の場合V8-V9に対して1/22以下となり、大幅な減少が認められる。これにより、本発明の効果が確認される。即ち、MOS型トランジスタ4901a,4901bのゲート-ソース間にMOS型トランジスタのしきい値電圧以上のリセットパルス5003a,5003bを、予め決められた回数与えて駆動することで、ラッチ回路の不定領域が減少する。また、この駆動方法の場合、MOS型トランジスタN1,N2のゲートにボディ電位リセットパルスを与える期間、ソース電位が0Vであることに加えて、ドレイン電圧も0Vとされる。従って、ゲートにボディ電位リセットパルスを与えてMOS型トランジスタをオンさせてもドレイン-ソース間に電流が流れない。このため、ボディ電位リセット動作に伴う電力が小さいといった効果もある。また、この駆動方法の場合、ゲートにパルスを与える期間、ソース電位が0Vであることに加えてドレイン電圧も0Vとされる。従って、ボディに蓄積した正孔を消滅させるのに必要な電子がソース及びドレインの双方から供給されやすく、効果的にボディの電位を引き下げることができる。本発明においては、従来必要であったボディコンタクトを使用しなくても、ボディ電位を安定させ履歴効果による悪影響を改善することができる。即ち、ボディコンタクトが不要であるため、新規デバイスの開発、新規プロセスの開発は不要である。このため開発コストが極めて低いといった効果もある。なお、ボディコンタクトを使用した回路においても、本発明は有効であり、良好な効果が得られる。前述のように、本発明者は、従来の駆動方法でラッチ回路又はラッチ型センスアンプ回路を駆動した場合に、不定領域幅が広い理由はΔVの増幅を行うMOS型トランジスタN1、N2の特性が、その増幅動作前の履歴に応じて変化するからであることを見いだした。そして、それはMOS型トランジスタN1、N2がフローティングボディを有する構造であることに起因する。そこで、ΔVの増幅を行う前に、ΔVの増幅を行うMOS型トランジスタN1、N2に履歴の影響がでないようにMOS型トランジスタN1、N2のボディ電位をリセットすればよいと考えられる。つまり、ΔVの増幅を行う前に、ΔVの増幅を行うMOS型トランジスタN1、N2に履歴の影響がでないようにMOS型トランジスタN1、N2のボディ電位をリセットすることにより、本発明の効果が得られる。次に、ボディ電位をリセットする方法について説明する。図5aはフローティングボディを有するエンハンスメントモードのPDPartiallydepletedMOS型トランジスタのモデルを示している。ここではNチャネルのMOS型トランジスタを例に説明する。NチャネルのMOS型トランジスタの場合、ソース及びドレインは高密度のドナー不純物が注入されたN型の半導体Nで、チャネルが形成される部分の半導体はP型の半導体P-で形成される。そして、図5aに示すように、ゲートG、ドレインD、ソースSに0Vが印加された場合、P型の半導体P-の一部は空乏化して空乏層を形成し、残りの領域がボディP-の中性領域となる。ボディとソース、ボディとドレインはPN接合を形成している。この図5aでは、PN接合をダイオードとして示す。また、ゲート-ボディ間の容量CGBを示す。但し、ボディ-ソース間の容量及びボディドレイン間の容量等は、以下の説明で使用しないので図示していない。図5bは2つのMOS型トランジスタのボディ電位VBSの時間変化及びゲート-ソース間に印加する電圧VGSの時間変化を模式的に示している。2つのMOS型トランジスタのVBSの一方を実線、他方を鎖線で示した。図5bにおける1、2はボディ電位が一致していない状態を示している。ここで、ソース電位を0Vにしてゲートに立ち上がりステップ波形電圧を与えると、ゲート-ボディ間の容量CGBを介した静電誘導カップリングによりボディ電位は上昇する。ボディ電位が熱的平衡時のボディの電位PN接合のφbiビルトインポテンシャル以上になった場合、ボディ-ソース間のPN接合によるダイオードは障壁のない順方向バイアスが与えられた状態となるので、2つのMOS型トランジスタのボディ電位は熱的平衡時のボディの電位PN接合のφbiの電位に向かって速やかに収束し、その結果2つのボディ電位がほぼ一致した状態となる。その後、ゲート電圧を0Vまで引き下げると、CGBを介した静電誘導カップリングにより、ボディ電位が下がり、1’2’に示すようにボディ電位が一致する。つまり、フローティングボディを有するMOS型トランジスタのゲートとソース間にステップ波形電圧を印加するので、ボディ電位がリセットされる。これは、本発明で効果が得られる理由のひとつである。更に、本実施の形態の場合、MOS型トランジスタはポリシリコンTFTであって、ボディの半導体が単結晶ではなく粒界を有するいわゆる多結晶であるがために、単にボディ電位を上昇させて、ボディ-ソース間を順方向バイアスにするだけでは、後述のように効果がほとんど得られない。効果を得るにはボディ電位リセットパルスを与えた際に、VGSがこのMOS型トランジスタのしきい値電圧以上になることが重要であり、これは図4に示した本実験結果からも読み取ることができる。ここで、単結晶の場合と多結晶の場合とでメカニズムが異なる理由を説明する。先ず、先にも示したとおり、チャネルをつくる半導体が単結晶の場合、その半導体に注入する不純物ドーパントの量に応じてキャリア濃度は増加するので、フェルミレベルがバンド端に近づき、P型シリコンの場合、フェルミレベルが価電子帯に近づき伝導に寄与するキャリアP型シリコンの場合正孔が存在する。このため単結晶シリコンにおけるPDPartiallydepleted-SOIのMOS型トランジスタのボディには伝導に寄与するキャリアが存在する。しかしながら、多結晶の場合は不純物を注入しても、1正孔及び電子は粒界にトラップされたり、2主として粒界部に構造の自由度が大きい部分が存在するため、原子価の異なる不純物を入れても、価電子要求を満たしてしまい、電子及び正孔の供給を行わなかったりするので、キャリアの濃度はあがらない。また、粒界部にポテンシャルバリアが存在する。これらの理由により多結晶シリコンTFTのボディ部には伝導に寄与するキャリアがほとんどない。このため、単結晶の場合はフローティングボディ効果により蓄積したキャリアNチャネルのMOS型トランジスタの場合は正孔を、ボディとソースが順方向になるようにすることで引き抜くことができるとされているが、多結晶の場合は引き抜くのが困難である。図6にNチャネルのMOS型トランジスタでボディとソースが順方向にバイアスされた場合を例にとり、ボディ-ソースのバンド図を示す。なお、図中の容量はボディとソースの接合容量以外の容量ボディ-ドレイン容量等を示す。図6aは単結晶の場合を示し、ボディ部にはフローティングボディ効果で蓄積された伝導に寄与する正孔が存在し、順方向にバイアスすることで接合付近の正孔はソースの方向に拡散し、また、接合から離れた部分の正孔もソースの方向へ拡散ドリフトする。また、ソースの電子も同様に接合付近の電子はボディの方向に拡散し、また、接合から離れた部分の電子もボディの方向へ拡散ドリフトする。接合付近では電子正孔が再結合しており、これらの動作によりボディ部に蓄積された正孔が引き抜かれる。つまり、単結晶の場合、ボディに存在する正孔はラテラル方向横方向、図5aにおいてはボディからソースの方向に容易にドリフト拡散することができるので、ボディ部に蓄積された正孔を引き抜くことが可能となっている。図6bは多結晶の場合を示す。ボディ部にはフローティングボディ効果により正孔が蓄積されているが、これらは図6bに示すように、粒界部のポテンシャルバリアに阻止されたり、トラップされたりするので伝導にほとんど寄与することができない。接合付近のソースの電子はボディの方向に拡散するが、再結合相手の正孔がないので、その結果接合部の電位障壁を高くするのみで電流を流すことができない。つまり蓄積された正孔を引き抜くことはできないのである。また、このモデルは蓄積された正孔を引き抜くことができないことを示すと同時に、単結晶の場合とくらべてより多くの正孔が蓄積されることを示している。例えば、NチャネルのMOS型トランジスタにVGS=0V、VDS=VDD1の電圧が与えられた場合、図58bに示したように、ドレインからボディに接合リーク電流が流れる。単結晶の場合はボディの電位が熱的平衡時のボディの電位PN接合のφbiビルトインポテンシャル以上になった場合、正孔はボディを流れてすみやかにソースへ逃げてゆくが、多結晶の場合は粒界部のポテンシャルバリアに阻止され、粒界間に電位差を形成するのみで、正孔がソースへ逃げにくい。つまり、多結晶の場合、ボディに存在する正孔はラテラル方向横方向、図5においてはボディからソースの方向に容易にドリフト拡散しない。そのため、ボディ部に蓄積された正孔を引き抜くことが困難となる。このため、本発明のように、ゲートとソース間にステップ波形電圧を印加してボディ電位をリセットする動作が無い場合、単結晶に比べて多数の正孔がボディに蓄積され、しきい値電圧が変化し、フローティングボディによる履歴効果等がより深刻に現れることになる。一方、MOS型トランジスタのゲート-ソース間にしきい値電圧以上のパルス波形電圧を印加することを繰り返した場合、図56の結果から、しきい値電圧は上がりつまり、ボディ電位は下がり、前述のとおり、シリコン層が限られている場合、あるところで空乏層がシリコン層下端まで到達し、それ以降、しきい値電圧は増加しなくなると考えられる。つまり、MOS型トランジスタのゲート-ソース間にしきい値電圧以上のパルス波形電圧を印加することを繰り返した場合、所謂完全空乏型SOIと同じ状態となり、このときMOS型トランジスタのしきい値電圧はある固有の値で飽和し、この値よりしきい値電圧が大きくなることはない。従って、MOS型トランジスタを用いて増幅動作をさせる前に、MOS型トランジスタのゲート-ソース間にしきい値電圧以上のパルス波形電圧を印加することでしきい値電圧をある固有の値に飽和させられ、増幅動作開始時のしきい値電圧を一定にすることが可能となる。また、パルス波形電圧の印加を1回だけ行った場合でもボディ電位は下がる。つまり、ボディに蓄積された正孔を引き抜くことが可能である。これは、MOS型トランジスタにしきい値電圧以上の電圧を印加した際にトラップされたチャネルの電子と正孔とを再結合させ、ボディに蓄積した正孔を引き抜くといったメカニズムによる。このメカニズムを図を参照して説明する。図7はMOS型トランジスタにしきい値電圧以上の電圧をVGSに印加して、MOS型トランジスタをオン状態とした場合における半導体表面付近のラテラル方向のバンド図を示す。ゲート-ソース間電圧VGSがこのMOS型トランジスタのしきい値電圧以上になるように電圧を印加することで、このMOS型トランジスタはオンの状態となり、ソースから速やかに供給された電子によりチャネルが形成される。即ち、ゲートの下部は十分な数の電子が存在する。つまり、ボディの上部に十分な数の電子が存在する。このため、粒界に存在する多くの電子トラップが電子を捕獲した状態となる。図8aは、同様にMOS型トランジスタにしきい値電圧以上の電圧をVGSに印加して、MOS型トランジスタをオン状態とした場合におけるゲート電極近辺のバーチカル方向のバンド図で、ゲートGからボディ方向を示す。図7の説明で示したとおり、半導体表面付近で多くの電子トラップが電子を捕獲した状態を示している。この状態から、トランジスタをオフにすると、図8bに示すようなバンド図となる。即ち、多くの電子トラップのエネルギーが、フェルミレベルより高い状態となる。従ってトラップされていた電子が価電子帯の正孔と再結合する。これによってボディに蓄積されていた正孔の全て、又は一部がボディから引き抜かれることとなる。図8aと図8bとを繰り返すことで、上で述べたaとbの動作が繰り返され、シリコン層が限られている場合、ボディの正孔の大部分が引き抜かれ、あるところで空乏層がシリコン層下端まで到達し、それ以降、しきい値電圧は増加しなくなると考えられる。図8では正孔の移動する方向に粒界に起因するポテンシャルバリアを記載していないが、これは、正孔の移動する方向がバーチカル方向であって、その移動距離がラテラル方向に比べてきわめて短いので、粒界の存在確率が極めて小さいからである。即ち、ボディからチャネルが形成される半導体表面までの距離が短いので、キャリアが再結合するまでに越える粒界の数が少ないか、又は無い。また、キャリアが移動すべき距離も短い。更に、キャリアが移動する半導体の断面積が広い。これらの理由で、ボディに存在する正孔はバーチカル方向に移動しやすい。その結果、容易に電子と再結合することが可能となる。即ち、しきい値電圧以上の電圧がゲートに印加された場合、バーチカル方向の再結合によって、蓄積された正孔が引き抜かれボディ電位が整えられる。つまり、本発明では、MOS型トランジスタのしきい値電圧以上のステップ波形電圧をゲート-ソース間に印加するので、そのMOS型トランジスタがオンして、ソースから半導体表面に速やかに電子が供給される。そして、この電子は、MOS型トランジスタがオンしているので半導体が多結晶の場合であってもソース接合から離れた場所にも十分な数供給される。そして、このときトラップされた電子が、MOS型トランジスタをオフにしたときにボディの正孔と再結合するのでボディ電位がリセットされ、本発明の効果が得られる。このように、本発明で効果が得られる理由として、先に述べたフローティングボディを有するMOS型トランジスタのゲートとソースとの間にステップ波形電圧を印加するので、ボディ電位がリセットされるという理由に加えて、ボディに存在する正孔をバーチカル方向縦方向、図5においてはボディからゲートの方向にドリフト拡散させ、再結合させるという理由も存在する。以上説明のとおり、本実施の形態では、ボディが単結晶ではなく、多結晶であるために、単にボディ電位を上昇させて、ボディとソースを順方向にバイアスにするだけでは効果がほとんど得られない。しかし、本実施の形態のように、ゲート-ソース間にMOS型トランジスタのしきい値電圧以上のステップ波形電圧リセットパルス又はボディ電位リセットパルスとよぶを与えることで効果が得られる。一方、ボディが単結晶の場合、ゲート電極の存在を意識することなく、単にボディ電位を引き上げてボディに対してソースの電位を引き下げて、ボディとソースを順方向バイアスにすると効果があるとされている。これは次の文献を参照することができる。特許文献3特開平10-172279、特許文献4特開平09-246483、非特許文献5SigekiTOMISHIMAetalALongDataRetentionSOIDRAMwiththeBodyRefreshFunctionSymposiumonVLSICircuitsDigestofTechnicalPapers1996pp198、特許文献5特開平09-321259。特許文献3、4及び非特許文献5は、DRAMのメモリセル内のスイッチトランジスタの保持時のリーク電流を低減する目的で考案された駆動法で、メモリセル内のキャパシタが電荷を保持している間に、ソース電位を引き下げてボディ-ソースを順方向バイアスにして、ボディに蓄積された電荷を引き抜く。これによりボディ電位が下がり、しきい値電圧があがるのでリークが減るとされている。ところで、この動作をさせている間、対象となるトランジスタはオフ状態のままであるため、しきい値電圧以上の電圧をゲート-ソース間に印加してオン状態とする本発明とは異なる。また、本発明で明らかにしたとおり、トランジスタがオフ状態のままでボディとソースを順方向にバイアスしても、ボディが多結晶であったり非晶質であったりする場合は、本発明の効果が得られない。また、特許文献5はロジック回路が休止状態にあるときのリーク電流を下げる目的で考案された駆動法について記載されており、ソースの電位を引き下げ、ボディ-ソースを順方向バイアスにして、ボディに蓄積された電荷を引き抜く。これによりボディ電位が下がり、しきい値電圧があがるのでリークが減るとされている。この特許文献5においても特許文献3、4及び非特許文献5と同様に、この動作をさせている間、対象となるトランジスタはオフ状態のままであるため、しきい値電圧以上の電圧をゲート-ソース間に印加してオン状態とする本発明とは異なり、また、本発明で明らかにしたとおり、ボディが多結晶であったり非晶質であったりする場合は本発明で示したような効果が得られない。なお、本実施の形態ではボディ電位リセットパルスの数をMOS型トランジスタ1つにつき1回の例を示しているが、パルスの数は2回以上であってもよく、この場合も同様な効果が得られた。また、上記実施形態は、MOS型トランジスタの動的な特性変動をリセットするために、MOS型トランジスタのゲート-ソース間にステップ波形を与えた例であるが、エクスポネンシャル波形又は正弦波形を与えた場合も同様の効果が得られる。ステップ波形の変わりにエクスポネンシャル波形又は正弦波形を与えることで、この波形により発生するノイズの量及び帯域幅を低減できる。また、MOS型トランジスタの動的な特性変動をリセットするために、ボディ電位リセットパルスを与えるといった対策をすると同時に、デバイス構成による対策を併用してもよい。例えば、ボディコンタクトを有するTFTに、ボディ電位リセットパルスを与える駆動方法の場合であっても効果が得られる。図9はボディコンタクトを設けたTFTの平面図である。図9aは、シリコン膜8501の表面上にゲート電極8502が形成されたMOS型トランジスタにおいて、n拡散層からなるソース部8503にP領域からなるボディコンタクト8500を設けた例である。このP領域にソースと同電圧、又は更に低い電圧を与えることで、ボディに蓄積した電荷を引き抜くことができ、履歴効果抑制効果が得られる。図9b、cは、T字形のゲート電極8502の近傍に、P領域からなるボディコンタクト8502を設けた例であり、この場合も同様に、P領域にソース電圧以下の電圧を与えることで、ボディに蓄積した電荷を引き抜くことができ、履歴効果抑制効果が得られる。また、TFTにバックゲートを設け、バックゲートに適当な電圧を与えてボディの空乏層を広げることで、ボディに蓄積される電荷を減らすことができ、このようなTFTにボディ電位リセットパルスを与える駆動を適用することで履歴効果を低減できる。図10はバックゲート280を有するMOS型トランジスタTFTの断面図である。この半導体装置は、入力光を電気信号に変換するフォトダイオード領域Pと、このフォトダイオードを充電するためのスイッチ領域Sと、このスイッチをオン/オフ制御するための走査回路201とを含む。ガラス基板220は、例えば、厚さが1.1mmである。このガラス基板220からの汚染防止及び平坦化のため、酸化シリコン膜221がCVDchemicalvapordeposition法で約3000オングストロームの厚さで形成されている。この酸化シリコン膜221の上であって、走査回路201が形成される領域及びスイッチングトランジスタ223が形成される領域に相当する位置に第1のバックゲート280が形成され、また、スイッチ領域Sに遮光膜310が形成されている。このバックゲート280は、バックゲート形成以降のプロセス温度に耐えられるよう高融点の導電体が望ましく、例えばWSiを膜厚1800オングストロームでスパッタしてフォトリソグラフィ法で形成する。次に、これら全体を覆うようにして、厚さが例えば10000オングストロームの酸化シリコン膜281が形成されている。この酸化シリコン膜281の膜厚により回路に寄生する容量が決まるため、この回路に要求される動作速度や消費電力に応じて膜厚を調整することが望ましい。酸化シリコン膜281上に、多結晶シリコン薄膜340が例えばCVD法で厚さ500~1000オングストロームに形成されており、トランジスタ形状にフォトリソグラフィ工程でパターニングされている。この多結晶シリコン薄膜340上にゲート酸化膜341が厚さ100~1000オングストロームに形成されている。多結晶シリコン薄膜340は、CVD法でアモルファスシリコンを形成した後、この膜をレーザアニール法で溶融、再結晶化させることで、より低温に形成できる。次に、ゲート電極224として、ポリシリコン又は金属膜とシリサイドの積層構造膜が1000~3000オングストローム程度の厚さで形成され、同様にパターニングされている。この状態で、薄膜トランジスタのソースドレイン領域形成のためのイオンドーピングが行われる。このときn型には燐Pを、p型にはボロンBイオンを所定のドーズ量で導入する。このようにして多結晶シリコンを活性層とする薄膜トランジスタ223が形成されている。イオンドーピング後、バックゲート280と後で形成されるアルミニウム配線290、291とのコンタクトをとりやすくするため、コンタクトホール292を形成する予定部周囲の絶縁用の酸化シリコン膜281が局部的にエッチング除去される。その後、これら全面を覆って第1の層間膜225として酸化シリコン膜が2000~5000オングストロームの厚さにCVD法で形成されている。この第1の層間膜225上にフォトダイオード部の下部電極342が、例えばクロム等の金属で形成されている。下部電極342の上に、アモルファスシリコン層343が下からi層、p層の順でCVD法により約8000オングストロームの厚さで形成されている。アモルファスシリコン層343の上に、透明電極345としてのITO層が1000オングストロームの厚さで形成され、タングステンシリサイド等のバリアメタル層による電極346が500~2000オングストロームの膜厚で順次形成されている。これらのバリアメタル層、ITO層、アモルファスシリコン層はフォトリソグラフィ工程により、フォトダイオード形状に形成されている。これらの上に、窒化シリコン膜282が2000~5000オングストローム程度の膜厚でCVD法で形成されている。そして、薄膜トランジスタ領域と、フォトダイオードの上部電極346のコンタクトホール、フォトダイオード下部電極342のコンタクトホール、バックゲート280とのコンタクトホール292を形成すべき部分の周囲の第2の層間膜282が除去されている。また、TFTのソースドレイン、ゲート電極及びバックゲート280へのコンタクトホール292の部分の第1の層間膜225が除去されている。第1のバックゲート280の抵抗値を下げるために、アルミニウム配線290、291と第1のバックゲート280とが多数のコンタクトホール292で接続されており、このアルミニウム配線両端にボンディングパッドが設けられている。アルミニウム配線290、291は、Al等の金属で、5000~10000オングストロームの膜厚に形成され、所望の配線形状にエッチングされている。パッシベーション膜227は、窒化シリコン膜又はポリイミド膜で形成されており、ボンディングパッド部の部分はエッチング除去されている。なお、コンタクトホール292同士の間には、トランジスタ223が多数形成されている。ボディ電位リセットパルスによる対策とデバイスによる対策を併用しない場合、つまりデバイスによる対策のみであってもある程度、履歴効果を低減できた。これは課題が履歴効果である他の実施の形態で示すような場合においても効果が得られた。本実施の形態では、回路を構成するMOS型トランジスタとしてポリシリコンTFTを例として説明したが、アモルファスシリコンTFT及びポリシリコンとアモルファスとの中間状態の微結晶シリコンをチャネルとするMOS型トランジスタ、結晶シリコンをチャネルとするSOI構造のMOS型トランジスタ等、フローティングボディを有するMOS型トランジスタであれば同様な効果が得られる。本実施の形態では回路を構成するMOS型トランジスタとしてトップゲート構造のMOS型トランジスタを例として説明したが、ボトムゲート構造のMOS型トランジスタにおいても同様な効果が得られる。第2実施の形態第1実施の形態では、ボディ電位リセットパルスが与えられる際、MOS型トランジスタのVDSが0であり、ドレイン電流が流れない例を示したが、本第2実施の形態では第1実施の形態と同じ回路図59に示した回路を用い、図1と異なる駆動をする。図11は本発明のラッチ回路の駆動方法を示すフローチャートである。図1と異なる点は、ボディ電位リセットパルスを与えている期間にノードKにVDD1-VtVを与え、ボディ電位リセットパルスが入力されているMOS型トランジスタにドレイン電流を流すようにした点である。ここで、ノードKに与えたVDD1-VtVとされているが、これは実験で図2の回路を用いた都合上の電圧であって、単にVDD1を与えても本質的には同じである。ラッチ回路は、第1の期間有効期間5001にMOS型トランジスタ4901a,4901bの電気的特性を利用して、図示していないラッチ回路以外の回路で必要とされる信号を出力し、第1の期間を除いた第2の期間休止期間5002に、MOS型トランジスタ4901a,4901bのゲート-ソース間にMOS型トランジスタのしきい値電圧以上のステップ波形電圧5003a,5003bリセットパルス又はボディ電位リセットパルスとよぶを、予め決められた回数与えて駆動した。図11のフローチャートを参照して駆動方法について説明する。先ず、図11aに示すように、ポリシリコンTFTN14901a及びポリシリコンTFTN24901bのノードKにVDD1-Vtボルト、ノードODDに0Vを与えた状態で、ノードEVNにTFTN1のしきい値電圧よりも高い電圧のパルス5003aを与える。引き続き、図11bに示すように、トランジスタN1、N2のノードKにVDD1-Vt、ノードEVNに0Vを与えた状態で、ノードODDにTFTN2のしきい値電圧よりも高い電圧のパルス5003bを与える。次に、図11cに示すように、ノードEVN,ODDに電位差ΔVを与え5401、これを容量C1,C2で保持した状態とする。つまり、容量にサンプリングされた状態とし、ノードEVN,ODDはフローティングの状態とされる。なお、ΔVを与える電圧は実施の形態1と同様に、ノードODDにVDD1/2、ノードEVNにVDD1/2ΔVとした。また、このときトランジスタN1,N2の共通のソースはフローティングにするか、トランジスタN1,N2がオンしない程度に高い電圧この図では、VDD1/2-VtΔVとしたを与えておく。次に、図11dに示すように、トランジスタN1、N2の共通のソースを0Vまで引き下げることで、cで与えた電位差がTFTN1,N2のコンダクタンスの差によって増幅され、cで与えた電位が低いほうのノードが0Vまで引き下げられ、一方高いほうのノードの電位はほとんど下がらない状態{VDD1/2-β}、βは図52で説明したものとなり、増幅ラッチ動作を完了する。そして、これに引き続き増幅ラッチ動作をさせる場合は再び図11aに戻り、同様の動作をさせる。ラッチ動作をさせる前にTFTN1、N2のゲート電極に、それらのVGSがしきい値電圧を超えるパルスこれをボディ電位リセットパルスとよぶを与えることで、動作履歴により生じていたTFTN1,N2の特性のずれをそろえることができる。そして、その結果ラッチ回路に与えるΔVが小さい場合でも誤動作せずにΔVを増幅することが可能となり、正常なラッチ動作が可能となる。次に、本実施の形態における発明の効果について実験結果に基づき説明する。ラッチ型センスアンプを評価するための実験回路は第1実施の形態で示した図2を使用する。この実験回路は第1実施の形態で説明しているので、それ以上の説明は省略する。次に、図12を参照してこのラッチ型センスアンプ回路の駆動方法について説明する。期間AスイッチSW3、SW4はオン、SE1はハイレベル、SANにハイレベルVDD1、A/Bはハイレベルにして、D0,D1とパルス電圧発生器Vrst2,Vrst1とを接続し、パルス電圧値がVrstであるパルスをVrst2から出力させる。このとき、Vrst1は0Vを出力しており、ノードKにはVDD1-VtVここでVtはTFTN3のしきい値電圧が印加されているため、TFTN1のソースはノードODD側となる。これにより、トランジスタN1のゲート-ソース間にパルス電圧値がVrstであるパルスが印加される。そして、ノードKからノードODDの方向にトランジスタN1を通してドレイン電流が流れる。また、このときVrst1は0Vであるため、TFTN2はオフのままである。期間CスイッチSW3、SW4はオン、SE1はハイレベル、SANにハイレベルVDD1、A/Bはハイレベルにして、D0,D1とパルス電圧発生器Vrst2,Vrst1とを接続し、パルス電圧値がVrstであるパルスをVrst1から出力させる。このとき、Vrst2は0Vを出力しており、ノードKにはVDD1-VtVここでVtはTFTN3のしきい値電圧の電圧が印加されているため、TFTN2のソースはノードEVN側となる。これにより、トランジスタN2のゲート-ソース間にパルス電圧値がVrstであるパルスが印加される。そして、ノードKからノードEVNの方向にN2を通してドレイン電流が流れる。また、このときVrst2は0Vであるため、TFTN1はオフのままである。期間GスイッチSW3、SW4はオン、SE1はロウ、A/Bはロウレベルにして、D0と可変電圧源VEVN、D1と固定電圧源VODDとを接続する。VODDはVDD1/2、VEVNはVDD1/2ΔVとして、センスアンプにΔVの電位差を与える。その後、SW3,SW4をオフにすることで、この電圧をC2,C1に夫々サンプリングする。期間JスイッチSW3、SW4はオフ、SE1はハイレベル、SANはロウレベルにして、ノードKのトランジスタN1、N2のソース電位を0Vまで引き下げる。そして、再び期間Aに戻り動作を繰り返す。ノードODD、ノードEVNの電圧をモニタすることで、センスアンプ回路感度、即ちΔVの絶対値が何V以上で出力が安定するかを調べることができる。第1実施の形態と同様に、安定して出力させるために最低限必要なΔVの正側の値、及びΔVの負側の値をパルス電圧値Vrstをパラメータとして測定し、不定領域を求める。その結果、第1実施の形態で得られた図4と同様な結果が得られる。つまり、パルス電圧が低い場合は不定領域が大きいが、パルス電圧を上げるに従って不定領域は小さくなる傾向がある。特にパルス電圧をN1、N2のしきい値電圧より高くした場合に、不定領域を小さくする効果が現れる。例えば、パルス電圧値が、図4同様V10の場合の不定領域の幅は、図57に示した従来の駆動方法の場合のV8-V9に対して1/24以下となり、大幅に減少する。即ち、本実施形態も、第1実施の形態と同様の理由で、同様の効果が得られる。第3実施の形態本第3実施の形態では、第1実施の形態の駆動方法を適用した具体的なラッチ型センスアンプの回路例について説明する。図13aに本発明のセンスアンプ回路の回路図を示す。トランジスタN14901a及びトランジスタN24901bはNチャネルのポリシリコンTFTで、トランジスタN3はトランジスタN1及びN2のソースノードKとSAN電極との間を信号SE3に従ってオンオフさせるためのNチャネルのポリシリコンTFTである。SANはVSS例えば0Vに接続される。トランジスタN1のドレインにはノードA、トランジスタN2のドレインにはノードBの記号を付した。ノードAにはPASでオンオフが制御されるスイッチM034905aを介してビット線ODD5301aが接続されている。また、ノードBにはPASでオンオフが制御される伝達制御部、即ちスイッチM044905bを介してビット線EVN5301bが接続されている。更に、ノードAにはクロックトインバータCINV14904a、ノードBにはクロックトインバータタCINV24904bの出力が夫々接続されている。クロックトインバータは例えば図13bに示すように構成されており、クロックφがハイレベル、クロックXφがロウレベルのときはインバータとして動作し、入力INがロウレベルのときはハイレベルであるVRSTの電圧をOUTに出力し、入力INがハイレベルのときはVSSをOUTに出力する。クロックφがロウレベル、クロックXφがハイレベルのときはOUTはハイインピーダンスとなる。クロックトインバータCINV1、CINV2の図13bのφに相当するノードには、実際には図13aのようにACTが接続され、CINV1の入力にはAINが、CINV2の入力にはBINが接続される。トランジスタN1、N2、N3で構成されるラッチ回路は、第1の期間有効期間5001にMOS型トランジスタ4901a,4901bの電気的特性を利用して、ラッチ回路以外の回路ビット線とそれに接続されている図示していない回路で必要とされる信号を出力し、第1の期間を除いた第2の期間休止期間5002に、MOS型トランジスタ4901a,4901bのゲート-ソース間にMOS型トランジスタのしきい値電圧以上のステップ波形電圧5003a,5003bリセットパルス又はボディ電位リセットパルスとよぶを、予め決められた回数与えて駆動する。次に、図14を参照してこのラッチ型センスアンプ回路の駆動方法について説明する。1期間アではSE3はハイレベル、AIN,BINはハイレベルである。また、PASはロウレベルであり、ビット線対はセンスアンプから切り離された状態である。2タイミングAでACTを立ち上げることで、CINV1、CINV2がその入力AIN,BINに応じた出力をするようになり、ここではその入力ハイレベルに応じてロウレベルが出力される。従って、期間イではノードK,A,Bいずれも0Vとなる。3期間ウにおいて、BINに立下りパルスを与えることで、ノードBには立ち上がりパルスが印加される。このとき、パルスの低いほうの電圧はVSSで、高いほうの電圧はVRSTであり、このVRSTはTFTN1、N2のしきい値電圧より高い電圧に設定されている。この期間ウにおいてTFTN1には、ノードKが0Vであるので、そのVGSがしきい値電圧以上となるパルス5003aが印加されてボディ電位がリセットされる。4期間エにおいて、AINに立下りパルスを与えることで、ノードAには立ち上がりパルスが印加される。このときパルスの低いほうの電圧はVSSで高いほうの電圧はVRSTであり、このVRSTはTFTN1、N2のしきい値電圧より高い電圧に設定されている。この期間エにおいてTFTN2には、ノードKが0Vであるので、そのVGSがしきい値電圧以上となるパルス5003bが印加されてボディ電位がリセットされる。5期間オではSE3はロウレベル、ACTはロウレベル、PASはロウレベルであり、ノードA,B,Kはいずれもフローティングとなる。6タイミングBでPASを立ち上げることでノードODDとノードA及びノードEVNとノードBとの間が導通し、センスアンプのA,Bのノードにはビット線対を通して、増幅すべきODDとEVNの電圧差ΔVが与えられる。7タイミングCで、SE3にハイレベルを与えることでトランジスタN3がオンし、ノードKがVSSに引き下げられるのに応じてΔVが増幅される。また、このときM03,M04はともにオンであるため、センスアンプで増幅された電圧はビット線対ODD5301a、EVN5301bに同時に書き込まれる。8その後、DのタイミングでPASをたち下げM03,M04をオフとし、1にもどる。第1実施の形態と同様に、安定して出力させるために最低限必要なΔVの正側の値、及びΔVの負側の値をパルス電圧値Vrstをパラメータとして測定した。その結果、第1実施の形態で得られた図4と同様な結果が得られた。このような効果が得られる理由は、第1実施の形態の場合と同様である。また、本第3実施の形態のように回路を構成して駆動した場合、ボディ電位のリセット動作を行う際、ラッチ回路とビット線とが伝達制御部、即ちスイッチ4905a、4905bにより切り離されているため、ボディ電位リセットパルスに起因するノイズパルス電圧がビット線5301a、5301bに伝達されない。即ち、ボディ電位リセットパルスが印加されるノードを最小限にしたことでリセット時の電力が低減される。第4実施の形態図15は本実施の形態のラッチ回路の回路図である。本ラッチ回路は、そのソースが共通に接続ノードKされたポリシリコンTFTN14901a,N24901bをそなえる。TFTN1のゲートはスイッチS23501aを介してN2のドレインノードEVNに接続され、更に、容量C2に接続される。TFTN2のゲートはスイッチS33501bを介してトランジスタN1のドレインノードODDに接続され、更に、容量C1に接続される。また、TFTN1のドレインとゲート間にスイッチS43501c,TFTN2のドレインとゲート間にスイッチS53501dが夫々設けられている。次に、図16のフローチャートを参照して、本発明の駆動方法について説明する。本発明の駆動方法はラッチ動作をさせるより前の第2の期間5002に、MOS型トランジスタ4901a、4901bのゲート-ソース間にこれらMOS型トランジスタのしきい値電圧以上のステップ波形電圧5003a、5003bを予め決められた回数与えることを特徴とする。また、本発明の駆動方法は第2の期間5002にMOS型トランジスタN1,N2にボディ電位リセットパルスを殆ど同時に与えることを特徴とする。このため、本発明のラッチ回路はTFTN1,N2にボディ電位リセットパルスを殆ど同時に与えることが可能な構成であることを特徴とする。始めに、図16aに示すように、スイッチS2,S3をオフ、スイッチS4、S5をオン、トランジスタN1、N2のソースに0Vを与えた状態にする。そして、ノードEVNにTFTN2のしきい値電圧よりも高い電圧のパルス0VからVrstのパルス5003bを与える。これにより、TFTN2のゲートソース間にはトランジスタN2のしきい値電圧を超えるパルス電圧が印加され、TFTN2のボディ電位がリセットされる。また、このとき同時に、ノードODDにTFTN1のしきい値電圧よりも高い電圧のパルス0VからVrstのパルス5003aを与える。これにより、TFTN1のゲートソース間には、トランジスタN1のしきい値電圧を超えるパルス電圧が印加され、TFTN2のボディ電位がリセットされる。次に、図16bに示すように、スイッチS2,S3をオン、スイッチS4、S5をオフとする。また、ノードODDをVDD1/2、ノードEVNをVDD1/2ΔVとし、ノードEVN、ODD間に電位差ΔVを与える。このとき、トランジスタN1,N2の共通に接続されたソースノードノードKはフローティングにするか、トランジスタN1,N2がオンしない程度に高い電圧を与えておく。図ではフローティングにした場合の電圧値を示している。ここでは例として、トランジスタN1、N2のしきい値電圧をVt、ΔVが正である場合の電圧値を示す。次に、図16cに示すように、トランジスタN1、N2の共通のソースノードKを0Vまで引き下げることで増幅動作が開始され、図16bで与えた電位差ΔVがTFTN1,N2のコンダクタンスの差によって増幅され、図16bで与えた電位が低いほうのノードが0Vまで引き下げられ、一方高いほうのノードの電位はほとんど下がらない状態{VDD1/2-β}でラッチ状態となる。βは図52で説明したものである。そして、これに引き続きラッチ動作をさせる場合は、再び図16aに戻り、同様の動作をさせる。ラッチ動作をさせる前に、TFTN1、N2のゲート電極に、それらのVGSがしきい値電圧を超えるパルスこれをボディ電位リセットパルスとよぶを与えることで、動作履歴により生じていたTFTN1,N2の特性のずれをそろえることができる。そして、その結果ラッチ回路に与えるΔVが小さい場合でも誤動作せずにΔVを増幅することが可能となり、正常なラッチ動作が可能となる。本実施の形態の回路及び駆動方法を用いると、第1実施の形態と同様、ラッチ回路の不定領域幅が狭くなるという効果が得られる。そして、本実施形態も、第1実施の形態と同様の理由で、同様の効果が得られる。また、本実施の形態の回路を用いると、ボディ電位をリセットする期間にラッチ回路の交差結合が解かれるので、2つのMOS型トランジスタN1とN2を同時にリセットすることが可能となる。これにより、ボディ電位をリセットするのに要する時間を短縮することが可能となり、ひいてはこの回路を用いた回路システム全体の高速化を図ることができる。第5実施の形態図17は本発明のラッチ回路の駆動方法の第5の実施の形態を示すフローチャート図である。本実施の形態を説明するためのラッチ回路は、第1の実施の形態で説明したラッチ回路図1をCMOSComplementaryMetalOxideSemiconductorで構成した回路である。本ラッチ回路は、図17aに示すように、そのソースが共通に接続ノードKされたNチャネルポリシリコンTFTN14901a,N24901bが備えられている。TFTN1のゲートは、トランジスタN2のドレインノードEVNに接続され、更に、容量C2に接続される。TFTN2のゲートはトランジスタN1のドレインにノードODD接続され、更に、容量C1に接続される。更に、PチャネルTFTを用いてコンプリメンタリな回路が構成され、ノードEVN、ODDに接続されている。即ち、そのソースが共通に接続されたPチャネルポリシリコンTFTP1,P2が備えられている。TFTP1のゲートはトランジスタP2のドレインに接続され、更に、容量C2に接続される。TFTP2のゲートはトランジスタP1のドレインに接続され、更に、容量C1に接続されている。次に、駆動方法について詳しく説明する。本発明の駆動方法はラッチ動作をさせるより前に、TFTN1,N2にボディ電位リセットパルス5003a、5003bを与えることを特徴とする。図17a~dまでは、第1実施の形態と同様で、図17dを行うことで、第1実施の形態と同様、図17cで与えた電位が低いほうのノードが0Vまで引き下げられ、一方、高いほうのノードの電位はほとんど下がらない状態、例えば{VDD1/2-β}となり、NチャネルTFTによる増幅が完了し、NチャネルTFTによって、ラッチされた状態となる。なお、βは図52内で説明したものと同一である。但し、図17aから図17dの期間、トランジスタP1、P2のソースはフローティングにするか、又はトランジスタP1,P2がオンしない程度に低い電圧を与えておく。次に、図17eに示すように、トランジスタP1、P2の共通のソースを、例えば、VDD1まで引き上げることで、図17dでラッチされていた電位差がTFTP1,P2のコンダクタンスの差によって増幅され、図17dでラッチされていた電位が高いほうのノードがVDD1まで引き上げられ、一方、低いほうのノードの電位は0Vのままとなる。これによって、Nチャネル及びPチャネルTFTによる増幅ラッチ動作が完了する。即ち、本実施形態では、図17d及びeによって、Nチャネル及びPチャネルのTFTにより増幅ラッチ動作を行う。そして、これに引き続き、増幅ラッチ動作をさせる場合は、再び図17aに戻り同様の動作をさせる。次に、本実施の形態における効果について、実験結果に基づき説明する。図18はラッチ型センスアンプを評価するための実験回路を示す回路図である。四角で囲むラッチ回路8000は、ガラス基板上にポリシリコンTFTで構成したラッチ回路であり、メモリ回路のセンスアンプにも使用される回路である。トランジスタN1及びN2はNチャネルのポリシリコンTFTで、トランジスタN3はトランジスタN1及びN2のソースとグランド電極に接続されたSANノードとの間をオンオフさせるためのNチャネルのポリシリコンTFTである。トランジスタP1及びP2はPチャネルのポリシリコンTFTで、トランジスタP3はトランジスタP1及びP2のソースと電源VDDここではその電圧をVDD1とするに接続されたSAPノードとの間を信号SE2に従ってオンオフさせるためのPチャネルのポリシリコンTFTである。ノードODD、ノードEVNはメモリ回路においてビット線対が接続されるノードに相当し、ビット線容量に代えて容量C1及びC2が接続される。ノードEVNにはスイッチSW4を介して切り替えスイッチ7000bが接続される。この切り替えスイッチは制御信号A/Bによって制御され、AがハイレベルのときはノードD0とSW2_Aが導通し、AがロウレベルのときはノードD0と可変電圧源VEVNとが導通する。SW2_A端子にはパルス電圧発生器Vrst2が接続されている。ノードODDにはスイッチSW3を介して切り替えスイッチ7000aが接続されている。この切り替えスイッチは制御信号A/Bによって制御され、AがハイレベルのときはノードD1とSW1_Aが導通し、AがロウレベルのときはノードD1と固定電圧源VODDとが導通する。SW1_A端子にはパルス電圧発生器Vrst1が接続されている。これらの可変電圧源VEVNと固定電圧源VODDとスイッチSW3、SW4は、本来はメモリセルから読み出されるΔVをラッチ型センスアンプ回路に与えるために設けたものである。次に、図19を参照してこのラッチ型センスアンプ回路の駆動方法について説明する。期間CスイッチSW3、SW4はオン、SE1はハイレベルで、トランジスタN3はオン、SE2はハイレベルで、トランジスタP3はオフ、SANは0V、SAPはVDD1にして、トランジスタN1,N2のソースに0Vを与える。一方、A/BはハイレベルにしてD0,D1とパルス電圧発生器とを接続、Vrst1,Vrst2ともに0Vにする。即ち、EVN,ODDノードに0Vを与える。期間Dパルス電圧値がVrstであるパルスをVrst2から出力させる。これによりN1のゲート-ソース間にパルス電圧値がVrstであるパルスが印加される。期間Fパルス電圧値がVrstであるパルスをVrst1から出力させる。これによりN2のゲート-ソース間にパルス電圧値がVrstであるパルスが印加される。期間JSE1はロウレベルで、トランジスタN3はオフ、SE2はハイレベルで、トランジスタP3はオフ、スイッチSW3、SW4はオンとする。一方、A/Bはロウレベルにして、D0とVEVN、D1とVODDとを接続する。VODDはその電圧をVDD1/2、VEVNはその電圧を{VDD1/2ΔV}として、センスアンプにΔVの電位差を与える。その後、スイッチSW3、SW4をオフにすることで、この電圧を容量C1、C2に夫々サンプリングする。期間LスイッチSW3、SW4はオフ、SE1はハイにして、トランジスタN1、N2のソース電位を0Vまで引き下げる。期間MSE1はハイ、SE2をロウにして、トランジスタP3をオンにして、トランジスタP1、P2のソース電位をVDD1まで引き上げる。期間N必要とされる時間ラッチした後、SE1をロウレベルにして、トランジスタN3をオフし、その後SE2をハイレベルとしてトランジスタP3をオフにして、期間Aに移る。期間BSE1をハイレベルにしてトランジスタN3をオンさせ、トランジスタN1,N2のソースに0Vを与える。また、A/BはハイレベルにしてD0,D1とパルス電圧発生器とを接続、Vrst1,Vrst2ともに0Vにする。そして、再び期間Cに戻り動作を繰り返す。ノードODD、ノードEVNの電圧をモニタすることで、センスアンプ回路感度、即ちΔVの絶対値が何V以上で出力が安定するかを調べることができる。安定して出力させるために最低限必要なΔVの正側の値、及びΔVの負側の値をパルス電圧値がVrstをパラメータとして測定した。実験結果を図20に示す。図20によると図4と同様に、ボディ電位リセットパルス電圧が低い場合は不定領域が大きいが、ボディ電位リセットパルス電圧を上げるに従って不定領域は小さくなる傾向がある。特にボディ電位リセットパルス電圧をTFTN1,N2のしきい値電圧より高くした場合に効果が顕著である。従来から知られる通常の駆動方法を適用した場合の不定領域はすでに図57VDD=VDD1のデータで示したとおり、V2<ΔV<V1であって、不定領域の幅V1-V2はボディ電位リセットパルス電圧が0の場合と同程度に広い。一方、図20のグラフにおいて、例えばリセットパルスがV10の場合の不定領域の幅は、従来の駆動方法の場合V1-V2に対して1/3程度となり、大幅な減少が確認された。これにより、本実施形態も前述の実施形態と同様の効果を奏することがわかる。即ち、MOS型トランジスタ4901a,4901bのゲート-ソース間にMOS型トランジスタのしきい値電圧以上のステップ波形電圧5003a,5003bリセットパルス又はボディ電位リセットパルスとよぶを、予め決められた回数与えて駆動することで、ラッチ回路の不定領域が減少する。また、この駆動方法の場合、第1実施の形態と同様に、ゲートにパルスを与えてMOS型トランジスタをオンさせても、ドレイン-ソース間に電流が流れない。このため、ボディ電位リセット動作に伴う電力が小さいといった効果もある。また、この駆動方法の場合、第1実施の形態と同様に、ゲートにボディ電位リセットパルスを与える期間、ソース電位が0Vであることに加えてドレイン電圧も0Vとされる。従って、ソース及びドレイン両方から蓄積した正孔を消滅させるのに必要な電子が供給されやすく、効果的にボディの電位を引き下げることができる。よって、本実施形態も、第1実施の形態と同様の理由で本発明の効果が得られる。本実施の形態の効果及びその理由は次のとおりである。PチャネルのMOS型トランジスタで構成されたラッチ回路で増幅ラッチ動作をさせる前にNチャネルのMOS型トランジスタで構成されたラッチ回路で増幅ラッチ動作をさせると、ΔVはこの例では{VDD1/2-β}程度に増幅される。従って、これに引き続いてPチャネルのMOS型トランジスタで構成されたラッチ回路で増幅ラッチ動作させるときは、すでに十分な電圧差がノードEVN、ODD間に与えられている。このためPチャネルのMOS型トランジスタP1、P2にボディ電位リセットパルスを与えなくても誤動作は発生しない。本実施の形態では、NチャネルのMOS型トランジスタで構成されたラッチ回路部分を先に活性化させる駆動方法を示したが、PチャネルのMOS型トランジスタで構成されたラッチ回路部分を先に活性化させてもよい。この場合はPチャネルのMOS型トランジスタP1、P2にPチャネルのMOS型トランジスタのゲートソース間電圧|VGS|がこれらMOS型トランジスタのしきい値電圧以上になるようにVGS電圧を印加するようなボディリセット駆動を適用すればよい。なお、この駆動法を適用せず、PチャネルのMOS型トランジスタで構成されたラッチ回路部分を先に活性化させた場合はやはり広い不定領域が測定された。本実施の形態では、回路を構成するMOS型トランジスタとしてポリシリコンTFTを例として説明したが、アモルファスシリコンTFT及びポリシリコンとアモルファスとの中間状態の微結晶シリコンをチャネルとするMOS型トランジスタ及び結晶シリコンをチャネルとするSOI構造のMOS型トランジスタにおいても、同様な効果が得られる。第6実施の形態図21は本発明の第6の実施の形態のラッチ回路の駆動方法のフローチャートである。ラッチ回路は、第5実施の形態で説明した図17aと同じ回路とし、駆動方法を変更している。本発明の駆動方法はラッチ動作5001をさせるより前に、TFTN1,N2にボディ電位リセットパルスをほぼ同時に与える5002ことを特徴とする。始めに、図21a期間5002に示すように、トランジスタN14901a、トランジスタN24901bのソースに0V、トランジスタP1、トランジスタP2のソースをフローティング又はトランジスタP1,P2がオンしない程度に低い電圧にした状態で、ノードEVN、ノードODDに、トランジスタN1、N2のしきい値電圧よりも高い電圧のパルス5003a、5003bを与える。次に、図21b期間5401に示すように、ノードODDをVDD1/2、ノードEVNをVDD1/2ΔVとすることでノードEVN,ODDに電位差ΔVを与え、夫々のノードの電圧を容量C1、C2にサンプリングする。このとき、トランジスタN1,N2のソースノードはフローティングにするか、トランジスタN1,N2がオンしない程度に高い電圧を与えておく。同様にトランジスタP1,P2のソースノードはフローティングにするか、トランジスタP1,P2がオンしない程度に低い電圧を与えておく。次に、図21cに示すように、トランジスタN1、N2の共通のソースを0Vまで引き下げることで、図21bで与えた電位差がTFTN1,N2のコンダクタンスの差によって増幅され、図21bで与えた電位が低いほうのノードが0Vまで引き下げられ、一方高いほうのノードの電位はほとんど下がらない状態、たとえば{VDD1/2-β}でN型TFTによる増幅を完了し、ラッチ状態となる。βは図52で説明したものである。次に、図21dに示すように、トランジスタP1、P2の共通のソースをVDD1まで引き上げることで、図21cでラッチされていた電位差がTFTP1,P2のコンダクタンスの差によって更に増幅され、図21cでラッチされていた電位が高いほうのノードがVDDまで引き上げられ、一方低いほうのノードの電位は0Vのままで、N型及びP型TFTによる増幅ラッチ動作が完了する。これらの図21cと図21d期間5001はラッチ回路により信号がラッチされているので有効な信号が出力されている期間有効期間5001となる。この信号は図示しない回路で利用されることとなる。そして、これに引き続き増幅ラッチ動作をさせる場合は、再び図21aに戻り、同様の動作をさせる。増幅ラッチ動作をさせる前にTFTN1、N2のゲート電極に、それらのVGSがしきい値電圧を超えるパルスこれをボディ電位リセットパルスとよぶを同時に与えることで、動作履歴により生じていたTFTN1,N2の特性のずれをそろえることができる。そして、その結果、ラッチ回路に与えるΔVが小さい場合でも誤動作せずにΔVを増幅することが可能となり、正常なラッチ動作が可能となる。本実施の形態における発明の効果について実験結果に基づき説明する。図22はラッチ型センスアンプを評価するための実験回路である。ガラス基板上にポリシリコンTFTで構成したラッチ回路は、第5実施の形態で用いた図18の回路と同様である。図18と異なる点は、SW2_A端子並びにSW1_A端子同士が接続され、更に可変電圧源Vrst4904が接続されている点である。次に、図23を参照してこのラッチ型センスアンプ回路の駆動方法について説明する。期間CスイッチSW3、SW4はオン、A/Bはハイレベルにして、D0,D1と電圧源Vrstとを接続する。このとき、ノードODD,ノードEVNには電圧Vrstが与えられる。一方、SE1はロウレベルでトランジスタN3をオフ、SE2はハイレベルでトランジスタP3をオフとし、SANは0V、SAPはVDD1とする。ノードEVNとノードODDにVrstが印加されるが、トランジスタN3がオフなので、トランジスタN1、N2のソースにはVrstよりトランジスタN1、N2のしきい値電圧分だけ低い電位があらわれている。但し0Vより低くなることはない。即ち、トランジスタN1,N2のVGSはほぼしきい値電圧Vtか、又はそれ以下の値となっている。期間DSE1がハイレベルとなり、トランジスタN3がオンし、トランジスタN1,N2のソースは0Vまで引き下げられる。そして、トランジスタN1,N2のVGSにはVrstの電圧が印加される5002。期間ESE1はロウレベルでトランジスタN3をオフ、SE2はハイレベルでトランジスタP3をオフとする。また、SW3、SW4はオン、A/BはロウレベルでD0とVEVN,D1とVODDとを接続する。VODDはVDD1/2、VEVNは{VDD1/2ΔV}として、センスアンプにΔVの電位差を与える。その後、SW3、SW4をオフにすることで、与えられた電圧をC2,C1に夫々サンプリングする5401。期間FスイッチSW3、SW4はオフ、SE1はハイレベルにして、トランジスタN1、N2のソース電位を0Vまで引き下げる。期間GSE1はハイレベル、SE2をロウレベルにして、トランジスタP3をオンにしてトランジスタP1、P2のソース電位をVDD1まで引き上げる。これらの期間Fと期間Gはラッチ回路により信号がラッチされているので有効な信号が出力されている期間有効期間5001となる。この信号は図示しない回路で利用されることとなる。そして、再び期間Cに戻り動作を繰り返す。ノードODD、ノードEVNの電圧をモニタすることで、センスアンプ回路感度、即ちΔVの絶対値が何V以上で出力が安定するかを調べることができる。安定して出力させるために最低限必要なΔVの正側の値、及びΔVの負側の値をパルス電圧値Vrstをパラメータとして測定した。これまでの実施の形態と同様に、リセット電圧Vrstが低い場合は不定領域が大きいが、リセット電圧を上げるに従って不定領域は小さくなる傾向がある。特にリセット電圧をTFTN1,N2の平衡状態におけるしきい値電圧より高くした場合に効果が顕著である。本ラッチ回路に従来から知られる通常の駆動方法を適用した場合の不定領域はすでに図57VDD=VDD1のデータで示したとおり、V2<ΔV<V1であって、その幅V1-V2はボディ電位リセットパルス電圧が0の場合と同程度に広い。一方、例えば、リセットパルスがこれまでの実施の形態同様V10の場合の不定領域の幅は、従来の駆動方法の場合V1-V2に対して1/5以下となり、大幅な減少が確認された。また、この駆動方法の場合、トランジスタN1とN2が同時にリセットされるため、リセットに要する時間を短縮することが可能となり、ひいてはこの回路を用いた回路システム全体の高速化が図られる。第7実施の形態第5実施の形態ではボディ電位リセットパルスが与えられるMOS型トランジスタのVDSが0であり、ドレイン電流が流れない例を示したが、本第7実施の形態では、ドレイン電流が流れる場合における例である。図24は本実施形態の駆動方法を示すフローチャートである。図17と異なる点は、ボディ電位リセットパルスを与えている期間にノードKにVDD1-VtVを与え、ボディ電位リセットパルスが入力されているMOS型トランジスタにドレイン電流を流すようにした点である。即ち、図17a,bではノードKに0Vを与えているが、本実施の形態の図24a、bではノードKにVDD1-VtVを与えている点のみが異なる。それ以外の駆動方法は、図17と同様である。次に、本実施の形態における効果について実験結果に基づき説明する。ラッチ型センスアンプを評価するための実験回路は第5実施の形態で示した図18を用いた。ボディ電位のリセット期間内のノードKの電位以外は、図19のタイミングチャートに基づいて駆動した。今までの実施の形態と同様、安定して出力させるために最低限必要なΔVの正側の値、及びΔVの負側の値をパルス電圧値がVrstをパラメータとして測定した。その結果、これまでの実施の形態と同様、ボディ電位リセットパルス電圧が低い場合は不定領域が大きいが、ボディ電位リセットパルス電圧を上げてパルス電圧をTFTN1,N2の平衡状態におけるしきい値電圧より高くした場合に効果が顕著であった。本ラッチ回路に従来から知られる通常の駆動方法を適用した場合の不定領域の幅はV1-V2でボディ電位リセットパルス電圧が0の場合と同程度に広い。一方、例えばリセットパルスが今までの実施の形態と同様にV10の場合の不定領域の幅は、従来の駆動方法の場合V1-V2に対して1/5以下となり、大幅な減少が確認された。第8実施の形態ここでは第8実施の形態の駆動方法を具体的に実現するための回路例について説明する。図25に本実施形態のラッチ型センスアンプ回路の回路図を示す。図13の回路に、3個のP型のポリシリコンTFTP1、P2、P3が付加され、トランジスタP3に電位を与えるSE2並びにSAP例えば、VDD1の電位を与えるの信号が追加されている。この付加されたP型ポリシリコンTFTは、NチャネルのポリシリコンTFTで構成されたラッチ回路とコンプリメンタリなラッチ回路を構成してノードA、Bに接続している。即ち、トランジスタP1とP2のソースが共通に接続され、トランジスタP1のゲートはトランジスタP2のドレインに接続され、ノードBに接続される。また、トランジスタP2のゲートはトランジスタP1のドレインに接続され、ノードAに接続される。次に、図26を参照して、このラッチ型センスアンプ回路の駆動方法について説明する。図14のタイミングチャートと異なる点は、トランジスタP3を制御するSE2の信号がタイミングチャート内に付加されている点である。1期間アではSE1はハイレベルである。SE2はFのタイミングでロウレベルからハイレベルに立ち上がる。このとき、ラッチ回路はロウレベルの信号をロウインピーダンスでラッチしている状態で、ハイレベルの信号はハイインピーダンスで保持されている。一方、AIN,BINはハイレベル、PASはDのタイミングでロウレベルとなる。従って、ビット線対ODD,EVNはラッチ回路から切り離された状態である。2タイミングAでACTを立ち上げることで、CINV1、CINV2がその入力AIN,BINに応じた出力をするようになり、ここではその入力に応じてロウレベルが出力される。従って、期間イではノードK,A,Bいずれも0Vとなる。3期間ウにおいて、BINに立下りパルスを与えることで、ノードBには立ち上がりパルスが印加される。このときパルスの低いほうの電圧はVSSで高いほうの電圧はVRSTであり、このVRSTはポリシリコンTFTN1、N2のしきい値電圧より高い電圧に設定されている。この期間ウにおいてポリシリコンTFTN1には、そのVGSがしきい値電圧以上となるパルスが印加されてボディ電位がリセットされる。4期間エにおいて、AINに立下りパルスを与えることで、ノードAには立ち上がりパルスが印加される。このときパルスの低いほうの電圧はVSSで高いほうの電圧はVRSTであり、このVRSTはポリシリコンTFTN1、N2のしきい値電圧より高い電圧に設定されている。この期間エにおいてポリシリコンTFTN2には、そのVGSがしきい値電圧以上となるパルスが印加されてボディ電位がリセットされる。5期間オではSE1はロウレベル、SE2はハイレベル、ACTはロウレベル、PASはロウレベルであり、ノードA,B,K、Lはいずれもフローティングとなる。6タイミングBでPASを立ち上げることでノードODDとノードA及びノードEVNとノードBとの間が導通し、センスアンプのA,Bのノードにはビット線対を通して、増幅すべき電圧差ΔVが与えられる。7その後、CのタイミングでSE1にハイレベルを与えることでN3がオンし、ノードKがVSSに引き下げられるのに応じてΔVが増幅される。更に、EのタイミングでSE2にロウレベルを与えることでP3がオンし、ノードLがVDD1に引き下げられるのに応じて、ΔVが更に、増幅される。また、このときM03,M04はともにオンであるため、センスアンプで増幅された電圧はビット線対に同時に書き込まれる。8その後、DのタイミングでPASをたち下げM03,M04をオフとし、1にもどる。タイミングCからDの期間5001は、ラッチ回路が増幅ラッチした電圧を出力している期間で、この信号はビット線5301a、5301bに伝達される。タイミングDからBの期間5002は、ラッチ回路がビット線から切り離され、ラッチ回路の出力が必要とされない期間である。タイミングBからCの期間5004は、ラッチ回路に増幅すべき電圧差ΔVが印加される期間である。本実施の形態8では、実施の形態3と同様に、ボディ電位リセットパルスが印加されるノードを最小限にしたことでリセット時の電力が低減される。更に、実施の形態5と同様に、P型ポリシリコンTFTの活性化においては、すでに十分な電圧差がノードEVN、ODD間に与えられているため、P1、P2をリセットせずとも誤動作は発生しない。実施の形態9図27に本発明のボディ電位をリセットするセンスアンプ回路の一例を示す。本回路はこれまでに得られた知見に基づき、NチャネルのポリシリコンTFTで構成されたラッチ型センスアンプ回路にリセット駆動を適用し、ノード間の電位差を比較的小さな振幅値まで増幅する第1の回路、小振幅プリアンプ部4902を有する。更に、小振幅プリアンプ部以下、プリアンプ部と略すによって得られた電位差を本来必要とされる振幅値まで増幅する第2の回路フルスイングアンプ部4903を有する。プリアンプ部ではビット線対ODD,EVNに読み出された電位差ΔVを例えば0Vと{VDD1/2-β}に増幅する。βは図52内で説明したものと同一である。その後、ビット線対に保持された0V、{VDD1/2-β}をフルスイングアンプにより例えば0VとVDD1に増幅する。プリアンプ部のポリシリコンTFTトランジスタN1,N2にフルスイング時の電圧VDD1がかからないようにするため、フルスイングアンプを動作させる前にスイッチM03,M04をオフにしてプリアンプ部をビット線から切り離す。フルスイングアンプが増幅動作をしている期間に、切り離されたプリアンプのトランジスタN1,N2にボディ電位リセットパルスが与えられる。次に、図28のタイミングチャートを参照してこのラッチ型センスアンプ回路の駆動方法について説明する。1期間アではPASがハイレベルであり、小信号プリアンプ部はスイッチM03,M04を通してビット線、ODD,EVNと低インピーダンススイッチオンの状態で接続されている。このとき、SE1,SE3はロウレベル、SE2はハイレベルに設定されており、小信号プリアンプとフルスイングとは両者とも非活性である。なお、タイミングAでPASが立ち上がる前に、ビット線対EVNとODDは図示しないビット線プリチャージ回路によりVDD1/2が与えられている。2タイミングBでSE3を立ち上げると、ノードKがVSSに引き下げられるのに応じてSE3を立ち上げるより前にビット線に与えられたΔVが増幅される。これによりODD,EVNのうち、与えられた電位の低かった側のノードはVSS=0Vまで引き下げられ、もう一方のノードはVDD1/2より僅かに低い電位{VDD1/2-β}でラッチされる。3タイミングCでPASがたち下がると、スイッチM03、スイッチM04がオフとなり、プリアンプ回路はビット線から切り離される。そして、ビット線対にはプリアンプで増幅された、0V、{VDD1/2-β}の電圧がビット線容量により保持される。これ以降、プリアンプはポリシリコンTFTのボディ電位リセット動作を、メインアンプはプリアンプで増幅された、0V、{VDD1/2-β}を0V、VDD1に増幅する動作を平行して行う。タイミングDではSE1が立ち上がり,SE2がたち下がり、フルスイングアンプが活性化される。この動作により、プリアンプで増幅されて保持されていた、0V、{VDD1/2-β}が0V、VDD1に増幅される。この電圧はメモリの外部に読み出されるか、もしくはメモリセルをリフレッシュするために用いられる。一方、プリアンプ側では、PASが立ち下がった後、タイミングEでACTを立ち上げることで、CINV1、CINV2がその入力AIN,BINに応じた出力をするようになる。ここではその入力に応じてロウレベルが出力される。従って、期間イではノードK,A,Bいずれも0Vとなる。期間ウにおいて、BINに立下りパルスを与えることで、ノードBには立ち上がりパルスが印加される。このときパルスの低いほうの電圧はVSSで高いほうの電圧はVRSTであり、このVRSTはポリシリコンTFTN1、N2のしきい値電圧より高い電圧に設定されている。この期間ウにおいてポリシリコンTFTN1には、そのVGSがしきい値電圧以上となるパルスが印加されてボディ電位がリセットされる。期間エにおいて、AINに立下りパルスを与えることで、ノードAには立ち上がりパルスが印加される。このときパルスの低いほうの電圧はVSSで高いほうの電圧はVRSTであり、このVRSTはポリシリコンTFTN1、N2のしきい値電圧より高い電圧に設定されている。この期間エにおいてポリシリコンTFTN2には、そのVGSがしきい値電圧以上となるパルスが印加されてボディ電位がリセットされる。期間オではSE3はロウレベル、ACTはロウレベル、PASはロウレベルであり、ノードA,B,Kはいずれもフローティングとなる。そして、1に戻り、動作を繰り返す。このような動作を繰り返しているため、プリアンプのポリシリコンTFTN1,N2は、センス動作をするより前にボディ電位リセットパルスが与えられていることになる。このように、小振幅プリアンプ部とフルスイングアンプ部とで構成し、フルスイングアンプで増幅された高い電圧、即ち最終的に必要とされる出力電圧が小振幅プリアンプ部に印加されないよう駆動しているので、小振幅プリアンプ部を構成するポリシリコンTFTに印加される電圧が低く抑えられ、その結果、履歴効果を低減させることができる。これは、例えば、図57のデータから効果を確かめることができる。ここではリセット駆動は適用していないが、電源電圧が下がると出力が不定となるΔVの領域が低減している。そして、本発明のリセット駆動を適用した場合においては、図4に示した実験結果と図20に示した実験結果を比較すると、どちらもリセット駆動を適用しているものの、ポリシリコンTFTに印加される電圧が低い図4のほうが不定領域幅は小さくなっている。これは、V1,V2,V8,V9の大小関係は図57で示しているものと同一であるからである。フルスイングアンプが増幅動作をしている期間に、切り離されたプリアンプのN1,N2にボディ電位リセットパルスが与えられる。即ち、フルスイングアンプの増幅ラッチ動作とプリアンプのリセット動作をパラレルに実行しているのでボディ電位リセット動作に伴うサイクル時間増大を抑制できる。図29に本実施の形態で作成したセンスアンプの測定結果を示す。本発明のセンスアンプ回路にΔVを入力し、その後センスアンプを活性化させてセンス動作させることを繰り返した。図29は、図53と同様に、横軸を入力した電位差ΔV、縦軸をEVNノードがハイレベルに増幅される確率を示した。その結果、従来のセンスアンプで得られていた不定領域に対して1/40以下にまで抑制できた。また、図30に本実施の形態で作成したセンスアンプの測定結果を示す。この図では、同様に作製した3つのサンプルを用いて測定した結果を示す。サンプル1が四角、サンプル2が丸、サンプル3が三角の記号で示されている。全てのサンプルでボディ電位リセットパルスの電圧がポリシリコンTFTのしきい値電圧を超えるあたりから不定領域の減少がみられた。この結果は実施の形態1で説明した本発明の特徴が再度示されている。即ち、ボディが単結晶ではなく、多結晶であるがために、単にボディ電位を引き上げて、ボディとソースを順方向バイアスにするだけでは効果がほとんど得られず、効果を得るにはボディ電位リセットパルスを与えた際に、VGSがこのポリシリコンTFTのしきい値電圧以上であることが必要である。従来から知られる通常の駆動方法を適用した場合の不定領域はすでに図57VDD=VDD1のデータで示したとおり、V2<ΔV<V1であった。一方、図30のグラフにおいて、例えば、ボディ電位リセットパルスの電圧がV10の場合、不定領域の幅は、従来の駆動方法の場合V1-V2に対して1/40以下となり、大幅な減少が確認された。サンプルによって、安定出力を得るために最低限必要なΔVの値にオフセットが見られたが、全てのサンプルで、不定領域が38分の1以下になっており、本発明の効果が確認された。このサンプル毎のオフセットを見込んだ設計を行った場合においても、最低限必要な|ΔV|が従来の8分の1となり、非常によい効果が得られる。この結果、本発明では、従来より設計が容易となると共に、使用時のマージンも広がり安定動作が得られた。なお、本第9実施の形態では、リセットパルスを与えた場合について注目して説明してきたが、リセットパルスを与えない場合であっても、本実施の形態のように、小振幅プリアンプ部とフルスイングアンプ部とで構成し、フルスイングアンプで増幅された高い電圧、即ち最終的に必要とされる出力電圧が小振幅プリアンプ部に印加されないよう駆動することで、不定領域が小さくなる効果が得られる。これは増幅ラッチ期間、及びラッチ期間からサンプリング期間に遷移する過程で発生するボディ電位の不均衡が、MOS型トランジスタに印加される不均衡な電圧を小さくすることで低減されるからである。この効果は、図30でリセットパルス電圧が0Vの場合と、図57で示した従来のセンスアンプを電源電圧VDD1で駆動した場合とを比較することで確認できる。即ち、従来から知られる通常の駆動方法を適用した場合の不定領域はすでに図57VDD=VDD1のデータで示したとおり、V2<ΔV<V1であって、その幅はV1-V2である。一方、本第9実施の形態の回路を用いてリセットパルス電圧が0Vリセットパルスなしの場合、不定領域サンプル1の場合はV16<ΔV<V15であって、その幅はV15-V16であり、これは従来の駆動方法で得られた幅V1-V2の1/3以下である。従って、小振幅プリアンプ部とフルスイングアンプ部とで構成し、フルスイングアンプで増幅された高い電圧、即ち最終的に必要とされる出力電圧が小振幅プリアンプ部に印加されないよう駆動することで、リセットパルスを与えなくても、不定領域が小さくなる効果が得られる。更に、しきい値電圧以上のリセットパルスを与えることにより、不定領域を極めて小さくできることは前述の通りである。なお、本第9実施の形態のラッチ型センスアンプを示す図27の主要な構成要素を簡略化して、図31に示した。図31は第1の回路、小振幅プリアンプ部4902とこれに接続されたクロックトインバータで構成されたステップ電圧波形印加部4904を示しており、この構成を有することで、履歴効果が抑制される。また、第1実施形態のラッチ回路を示す図2も同様に図31に対応付けられる。つまり、図2の符号4904a、4904bは、図31の履歴抑制部4904に相当し、図2のラッチ回路4900は図31の第一の回路4902に対応する。つまり、本発明の概念は図31によって示すことができる。第10実施の形態この実施の形態では、第9実施の形態で説明したセンスアンプを用いたDRAMを作成する。ビット線回路の構成について図32及び図33を参照して説明する。図示の便宜上、2枚に分割した。図32DRAM回路図上部及び図33DRAM回路図下部に示した点J同士、点K同士を接続することにより、ひとつのビット線回路が構成される。ビット線には第9実施の形態で説明した第1の回路、即ち小振幅プリアンプ回路4902と、第2の回路、即ちフルスイングアンプ回路4903とがビット線対に接続される。ビット線ODDにはワードアドレスが奇数の場合に選択されるメモリセルが接続される。一例としてNチャネルのMOS型トランジスタM12と容量C2で構成されるメモリセル5303がWL_ODDで選択されるセルとして図中に示されている。同様に、ビット線EVNにはワードアドレスが偶数の場合に選択されるメモリセルが接続される。一例としてNチャネルのMOS型トランジスタM13と容量C1で構成されるメモリセルがワード線WL_EVNで選択されるセルとして図中に示されている。それ以外の複数のメモリセルは省略されている。更に、ビット線対にはNチャネルのMOS型トランジスタM14からトランジスタM16で構成されるプリチャージ回路5302が接続されている。PCノードに与える信号でこれらのMOS型トランジスタのオンオフを制御する。PCSにはVDD1/2が与えられていて、制御線PCにハイレベルが与えられたときビット線対はVDD1/2に設定される。データ読み出し用に、ビット線EVNにはMTG3A,MXTG3Aで構成されたトランスファゲートが接続され、これは制御線TG3AとXTG3ATG3Aと相補関係の信号が与えられるでオンオフする。また、ビット線ODDにはMTG3B、MXTG3Bで構成されたトランスファゲートが接続され、これは制御線TG3BとXTG3Bでオンオフする。これらはデータをOUT端子に読み出す際に活性化される。読み出すメモリセルのワードアドレスが偶数か、奇数かに応じていずれか一方のみのトランスファゲートがオンするよう制御される。データ書き込み用にビット線EVNにはスイッチMTG1Aが接続され、これは制御線TG1Aでオンオフする。また、ビット線ODDにはスイッチMTG1Bが接続され、これは制御線TG1Bでオンオフする。これらはデータを書き込む際に活性化される。書き込むメモリセルのワードアドレスが偶数か、奇数かに応じてどちらか一方のみのアナログスイッチがオンするよう制御される。MDRGT、MXDRGTで構成されるトランスファゲートは図示しないカラムデコーダでオンオフが制御される。書き込み動作時で、かつカラムアドレスがそのビット線回路に相当する場合DRGTがオンされ、データバスの信号をスイッチMTG1A、MTG1Bに転送し、どちらか一方のスイッチを経てビット線に書き込む。本実施の形態では電源電圧をVDD1とした。小振幅プリアンプ回路のSANノードならびにフルスイングアンプ回路のSANはVSS=0Vに接続した。SAPはVDD1に接続した。メモリセル内の容量のMOS型トランジスタに接続されない側の端子VplateはVDD1/2に接続して、容量端子間の電圧ストレスを最小限にした。図32には各ビット線の寄生容量としてCdを記載した。次に、図34を参照して本実施形態の動作について説明する。1始めに、メモリセルからOUTノードにデータを読み出す場合の動作について説明する。AのタイミングでPCを立ち上げることでプリチャージ回路5302によりビット線対ODD、EVNはVDD1/2にプリチャージされる。ビット線対がプリチャージされたBのタイミングでPASにハイレベルを与えM03,M04をオンにする。すると、ノードA、BがこのVDD1/2にプリチャージされる。その後、Cのタイミングでひとつのワード線に高電圧を与える。ここでは例としてWL_EVNに高電圧を与える。これによりビット線EVNには、メモリセルC1によって保持されていた電圧によりΔVの電圧が読み出される。C1によって保持されていた電圧がVDDの場合は、VDD1/2|ΔV|の電圧、C1によって保持されていた電圧が0の場合はVDD1/2―|ΔV|の電圧がビット線EVNに現れる。|ΔV|の値は従来の技術で記載した数式1で示される値である。以下ではC1によって保持されていた電圧がVDD1で、VDD1/2|ΔV|の電圧が現れた場合について説明する。Dのタイミングで、SE3にハイレベルを与えることで小振幅プリアンプ回路が増幅ラッチ動作を開始する。EVNの電圧がVDD1/2|ΔV|、ODDの電圧がVDD1/2なので、小振幅プリアンプ回路のセンス動作によりODDの電圧はVSS=0Vまで引き下げられる。一方、EVNの電圧はほとんど下がらず、たとえば{VDD1/2-β}程度となる。βは図52内で説明したものと同一である。小振幅プリアンプ回路によって、EVNとODDの電位差ΔVが所望の電位差に増幅され、ビット線対ODD、EVNに書き込まれたらEで示すようにPASをロウレベルとして小振幅プリアンプ回路をビット線対から切り離す。その後、小振幅プリアンプ回路にはM01,M02のボディ電位をリセットするためのボディ電位リセットパルスが与えられる。一方、小振幅プリアンプ回路で増幅されてビット線対に保持されている電圧0V、{VDD1/2-β}はタイミングFにおいて、フルスイングアンプ回路によって0V、VDD1に増幅される。これらの動作は実施の形態9と同様である。電源電圧まで増幅された信号はMTG3Aなどで構成されるトランスファゲートをオンすることでOUTノードに読み出される。ここまでが一つの周期での動作であり、再び読み出すか、書き込む場合はビット線のプリチャージに動作を戻す。ここではOUTにデータを読み出す動作を説明したが、メモリセルのリフレッシュ動作も同時に行われている。即ち、SE1、SE2によってフルスイングアンプ回路がFのタイミングで活性化される際、ワード線ここではWL_EVNはハイレベルが与えられているので、電源電圧まで増幅されたビット線の信号はそのままメモリセルに書き込まれ、メモリセルのデータはリフレッシュされる。2次に、データバスからメモリセル内の容量C1に0Vを書き込む際の動作について説明する。AのタイミングからFのタイミング、及び小振幅プリアンプ回路にボディ電位リセットパルスが与える駆動は1と同様である。Fのタイミング以降について説明する。GのタイミングでMTG1Aをオンにする。このときカラムデコーダによりMDRGT等で構成されるトランスファゲートはオンにされており、また、WL_EVNによりM13がオンにされているので、データバスからビット線EVN,M13のパスでデータバスに現れている0Vを容量C1に書き込むことができる。このとき、フルスイングアンプはラッチ状態であるが、データバス、MDRGT等で構成されるトランスファゲート、MTG1Aのインピーダンスが十分低く、ラッチ状態を反転させることが可能で、そうしてデータを書き込む。ここまでが一つの周期での動作であり、再び読み出すか、書き込む場合はビット線のプリチャージに動作を戻す。ボディ電位リセット動作を行うことでラッチ型センスアンプ回路の感度が高くなり、ΔVの絶対値が小さい場合であっても誤動作せず安定した読み出し動作が可能となった。そのため、一組のビット線対に接続可能なメモリセル数を増やすことが可能となり、単位面積あたりの記憶容量を向上させることが可能となる。なお、電源投入後はメモリセルへの書き込み動作が、メモリセルからの読み出し動作より先に行われる。この書き込み動作時に小振幅プリアンプのMOS型トランジスタN1,N2にボディ電位リセットパルスが与えられるので、電源投入後最初の読み出しであってもラッチ型センスアンプの誤動作を避けることができる。第11実施の形態この実施の形態では、本発明の表示装置として液晶表示装置LCDを作成した。図35に本実施形態の液晶表示装置の回路構成を示す。図32及び図33に示したビット線回路のワード線数を240本とし、これを横方向に3168個18x176個並べることで18bitx176×240ワードのメモリ容量をもつメモリセルアレイを作成した。また、メモリセルアレイ周辺に、又は内部にカラムデコーダ、ロウデコーダ、バスレジスタを作成し、メモリ5501を作成した。このメモリは例えば、本液晶表示装置のフレームメモリとして利用したり、LCDの動作モードを設定するためのレジスタとして利用したり、データと表示パターンとを関連付けるための表示RAMとして利用する。このメモリの上部に図35に示すように18bit×176データレジスタ5503を接続して、ロウデコーダでひとつのワード線を選択した場合に、そのワード線に接続されるすべてのメモリセルのデータが一括してこのデータレジスタに読み出されるように構成した。データレジスタには更に、マルチプレクサ9to1MPX5504、6bitDAC5505、デマルチプレクサ1to9DEMUX5506を順に接続した。デマルチプレクサには表示部を構成するデータバスラインが接続される。表示部は、複数のデータ線と複数の走査線の交点に画素群がマトリクス状に配置されて構成されている。また、走査線に順次電圧を印加するゲートドライバ回路を表示部周辺に作成した。これら回路動作を制御するためのコントローラも作成した。これら回路等をポリシリコンTFTでガラス基板上に作成した。図36に本実施の形態の表示装置に含まれるデータレジスタ5503、9to1MPX5504,6bitDAC5505,1to9DEMUX5506の構成をより詳細に示した。データレジスタに読み出され保持されているデータは表示部を構成する1行分の画素アレイに書き込まれるデータに相当する。ここに保持されたデータは、9to1MPXで時系列に、選択され、6bitDACによりアナログ信号に変換され、1to9DEMUXで選択されたデータバスライン5507に書き込まれる。ここで、9to1MPXと1to9DEMUXは対になって動作し、共通の選択信号SEL[9:1]信号で選択されるように構成した。上記メモリをフレームメモリとして利用した場合、フレームメモリをLCDパネル内に有するため、静止画を表示させる場合は外部から映像データを供給する必要がないため、外部の映像データ供給のために駆動されていた回路部を停止させることが可能となり、電力を減らすことができる。一般には動画といわれている映像であっても、パネルの駆動周波数例えば、60Hz、これは一秒間に60回画素に信号が書き込まれる駆動を意味すると、映像データのフレームレート例えば、30fps、これは映像データが一秒間に30回更新されることを意味するとはかっこ内に示した例のように周波数が異なる場合が多い。これは例えば、映像データを生成するための要素の処理速度が遅い場合に起こることで、映像データのフレームレートが遅い場合例えば、10fps以下は動画がコマ送りのように表示される。上の数値例パネルの駆動周波数が60Hzで映像データのフレームレートが30fpsの場合、パネルは実質的に2フレーム同一の画像を表示しており、これは一種の静止画と考える。つまり、フレームメモリをLCDパネル内に有することにより、一般には動画であっても外部から供給すべき映像データの帯域を半分にすることができる。つまり、LCDパネルにフレームメモリが無い場合は、映像データのフレームレートにかかわらず60Hzに相当する信号を供給しなければならなかったが、本実施の形態の場合、映像データのフレームレートにあわせて信号を供給すればよく、たとえば30Hzでよく、パネルに供給するデータの帯域を低減できる。また、感度の高いセンスアンプとメモリセル面積の小さいDRAMを用いたため表示部周辺のいわゆる額縁部分に1フレーム分の容量のメモリを形成することができた。即ち、別のチップとして供給されるメモリチップを実装する構成に対して、省スペースでフレームメモリを得ることができた。また、LCDパネルと同時にフレームメモリも製造できるので、メモリチップの調達が不要であり、納期の管理が容易になった。また、モジュール組み立ての実装コストを削減できた。また、部材の在庫も削減され、在庫管理も不要となり低価格で製品を供給できるようになる。表示部の画素の配列と、メモリのメモリセルとの配列が同一であるため、メモリから表示部までのレイアウトが単純でレイアウト面積が少なくてすんだ。マルチプレクサでデータを選択して、DACでアナログ信号に変換し、デマルチプレクサで書き込むべきデータ線を選択するように構成し、かつマルチプレクサとデマルチプレクサが対となって動作するように構成した。従来の構成では、マルチプレクサとデマルチプレクサが1対1に対応しないため、マルチプレクサからDACを介しデマルチプレクサまで至る信号線を横方向に引き回して配線する必要があった。本発明では、この引き回し配線の必要がなく、レイアウト面積が小さくてすんだ。更に、DACの個数もその回路面積、動作速度、消費電力の観点から最適なものを選択できたので小面積低電力な回路及び表示装置が実現できた。表示品質を保つため、液晶表示装置では静止画であっても一定の周期ですべての画素にデータを書き込む。一般にこの周期は16.6msである。本実施の形態で作成したDRAMのメモリセルは保持時間がこの周期より長くなるように設計している。従ってフレームデータを格納している全てのセルに一定の周期でアクセスがなされ、このときにメモリセルのデータがリフレッシュされるので、通常DRAMに必要なリフレッシュ用の回路が不要となった。第12実施の形態この実施の形態は、図37に示すような携帯情報端末携帯電話に関するものである。本実施形態においては、第11実施の形態で作成した表示装置が携帯情報端末に組み込まれている。感度の高いセンスアンプとメモリセル面積の小さいDRAMを用いたため表示部周辺のいわゆる額縁部分に1フレーム分の容量のメモリを形成することができる。即ち、別のチップとして供給されるメモリチップを実装する構成に対して、省スペースでフレームメモリを得ることができる。そして、携帯情報端末を小型化することができる。第13実施の形態この実施の形態では、ポリシリコンTFTアレイに関するものである。図38及び図39は、多結晶シリコンの表面層にチャネルを形成するポリシリコンTFTプレーナ構造のアレイの製造方法を工程順に示す断面図である。具体的には、先ず、図38aに示すように、ガラス基板10上に、酸化シリコン膜11を形成した後、アモルファスシリコン12を成長させる。次に、エキシマレーザを用いアニールし、アモルファスシリコンをポリシリコン化させる。更に、図38bに示すように、膜厚10nmの酸化シリコン膜13を成長させ、パターニングした後、図38cに示すように、フォトレジスト14を塗布してパターニングし、リンPイオンをドーピングすることにより、nチャネルのソースとドレイン領域を形成する。更に、図38dに示すように、ゲート絶縁膜となる膜厚40nmの酸化シリコン膜15を成長させた後、ゲート電極を構成するための、マイクロクリスタルシリコンμ-c-Si膜16とタングステンシリサイドWSi膜17を成長させ、ゲート形状にパターニングする。次に、図39eに示すように、フォトレジスト18を塗布してパターニングしnチャネル領域をマスクする、ボロンBをドーピングし、pチャネルのソースとドレイン領域を形成する。次いで、図39fに示すように、酸化シリコン膜と窒化シリコン膜19を連続成長させた後、コンタクト用の穴をあけ、図39gに示すように、アルミニウム膜とチタン膜20をスパッタリング法で形成し、パターニングを行う。このパターニングで周辺回路のCMOSのソースドレインの電極と、画素スイッチTFTのドレインに接続するデータ線配線、画素電極へのコンタクトが形成される。続いて、図39hに示すように、絶縁膜の窒化シリコン膜21を形成し、コンタクト用の穴をあけ、画素電極用に透明電極であるITOIndiumTinOxide22を形成し、パターニングする。このようにして、プレーナ構造のTFT画素スイッチを作成し、TFTアレイを形成した。周辺回路部は、画素スイッチと同様のnチャネルTFTと共に、nチャネルTFTとほぼ同様の工程であるが、ボロンのドーピングによって、pチャネルとしたTFTとを作り込む。図39hにおいて、図の左側から、周辺回路のnチャネルTFT、周辺回路のpチャネルTFT、画素スイッチnチャネルTFT、保持容量、画素電極が示されている。また、図示していないが、DRAMを形成する場合メモリセルの容量はこの保持容量と同様に、ゲート電極とボディポリシリコン層とで作成する。図35に示した表示デバイス基板上の回路を構成するTFTは、同一のプロセスのTFTで作成する。最も高電圧を必要とする画素スイッチが動作可能なプロセスである。更に、このTFT基板上に4μmのパターニングされた柱を作製し図示せず、セルギャップを保つためのスペーサとして使用すると同時に耐衝撃力を具備させる。また、対向基板図示されないの画素領域外部に、紫外線硬化用のシール材を塗布する。TFT基板と対向基板を接着した後、液晶を注入した。液晶材料はネマチック液晶とし、カイラル材を加えラビング方向をマッチさせることによって、ツイストネマチックTN型とする。本実施の形態では、従来の構成に比べ高精細、多階調、低コスト、低消費電力を同時に満たす透過型液晶表示装置を実現できる。本実施の形態では、ポリシリコン膜の形成に、エキシマレーザを用いたが、他のレーザ、例えば、連続発振するCWレーザ等を使用してもよい。本実施の形態では、高電圧を必要とする画素スイッチが動作可能なプロセスと同一プロセスで周辺のCMOS回路を構成することができる。第14実施の形態この実施の形態は、レベルシフト回路レベル変換回路ともよぶに関するものである。図40に本実施形態のレベルシフト回路の回路構成図を示す。入力はDとXDであり、相補関係にある低電圧のロジック信号が入力される。出力はノードKに現れ、そのロジック信号の振幅は高電圧のロジックのハイレベル側の電源電圧VDDH―VSSとなる。つまり、低電圧のロジック信号の振幅を増幅して高電圧の振幅のロジック信号を出力する。なお、図40の回路図からリセット動作制御部4904、伝達制御部4905を取り除き、また、S1、S2、S3のスイッチを短絡することで取り除いた回路は、従来から知られるレベルシフト回路である。本実施の形態はPチャネルのMOS型トランジスタM014901a,M024901bにボディ電位リセットパルス5003a、5003bを与えることで、出力の立ち上がり、立下り遅延のばらつきを抑制することを目的としている。リセット制御部4904はノードA及びノードBを通してトランジスタM01、M02にリセット電圧を与える。また、リセットを与えている期間はスイッチS1、S2、S3がオフとなり、トランジスタM01、M02にドレイン電流が流れるのを防ぐ。また、他の回路部分に流れる電流をカットする。このスイッチS1、S2、S3はリセット動作制御部4904からノードCを通して制御されるもので、CがハイレベルのときスイッチS1、S2、S3はオフするように動作する。ノードBの先には例えばラッチ回路で構成される伝達制御部4905が接続される。この伝達制御部4905はリセット動作制御部4904からノードCを通して制御され、CがロウレベルのときはノードBの論理値、即ちハイレベル又はロウレベル、がそのままノードKに伝達され、ノードC立ち上がりでノードBの理論値がラッチされ、ノードCがハイレベルの期間はこのラッチされた値がKに出力される。次に、図41のタイミングチャートを参照して動作について説明する。本実施の形態の駆動方法は、第1の期間有効期間5001に必要とされる信号を出力させ、第2の期間休止期間5002に、所定の2つのMOS型トランジスタ4901a、4901bのゲート-ソース間にMOS型トランジスタのしきい値電圧以上のステップ波形電圧5003a、5003bを、与えることを特徴とする。エのタイミングでDには信号パルスが入力される。この後、アの期間でノードCがハイレベルとなる。これによりS1,S2、S3はオフとなる。また、ノードKは直前のノードBのロウレベルがラッチされ出力される。また、ノードA及びノードBにはトランジスタM01、M02のVGSが0VとなるようにVDDHの電圧がリセット動作制御部4904によって与えられる。そして、期間イ及び期間ウでM01,M02のゲートに、これらMOS型トランジスタがオンする程度以上のボディ電位リセットパルスが与えられる。その後、Cの立下りのタイミングでA、Bから見たリセット動作制御部4904のインピーダンスがハイインピーダンスに設定される。また、スイッチS1、S2、S3がオンする。これによりオのタイミングで、伝達制御部4905は再びBの値をKに出力するよう動作する。その後Dに再び信号パルスが与えられ、これに応じてKにはレベルシフトされた信号パルスが出力される。MOS型トランジスタボディ電位をリセットでき、動作履歴によって変動したMOS型トランジスタの特性をそろえることができるので、レベル変換回路の動作が安定するようになった。特に、立ち上がり、立下り時間の変動を抑制することができた。第15実施の形態この実施の形態では、ラッチトコンパレータ回路を作成した。図42に本実施形態のラッチトコンパレータ回路を示す。従来から知られるラッチトコンパレータ回路にスイッチS1~S4を追加した。更に、スイッチS54904bを追加した。本ラッチトコンパレータ回路は、図42に示すとおり、MOS型トランジスタM014901b,M024901aと定電流源Is1と負荷R01,R02で構成される差動増幅回路と、この差動増幅回路の出力をラッチするラッチ回路4903とを含んで構成されている。トランジスタM05はCLKがハイレベルのときオンし、差動増幅回路を動作させ、CLKがロウレベルのときはオフし、増幅動作を止めるために設けられている。なお、XCLKはCLKの反転信号、XOUTはOUTの反転信号を表す。また、トランジスタM01,M02のドレイン端子をオープンにするためのスイッチS1、S2を含んでいる。また、トランジスタM01,M02のソース端子にVSSを与えるためのスイッチS5を含んでいる。また、差動増幅回路の入力端子INとトランジスタM01,M02のゲート端子との間をオンオフするためのスイッチS4、S3を含んでいる。更に、ノードA及びノードBにステップ電圧を与えるためのクロックトインバータ回路CINV014904aを含んで構成されている。この例ではCINV01の電源をVDD、VSSとした。次に、図43に示した本回路のタイミングチャートを参照して動作について説明する。CLKがハイレベルである期間A~B5001では、MOS型トランジスタM05がオンでM06はオフである。また、スイッチS1~4がオン、スイッチS5がオフであるので、差動増幅回路がVrefの電圧、及びINに与えられた電圧に従って動作し、OUT、XOUT端子に入力電圧が増幅された電圧があらわれる。引き続いてCLKがたち下がると、トランジスタM03、M04で構成されたラッチ回路が動作し、先ほどOUT、XOUT端子にあらわれた電圧のうち、電圧の低いほうのノードの電圧が引き下げられ、電圧の高いほうのノードこの図ではOUTはVDDまで引き上げられる。これにより出力はラッチ状態となる。これらの動作に加えてCLKがロウの期間5002にMOS型トランジスタM01,M02にボディ電位リセットパルスが与えられる。先ず、スイッチS1~4をオフにし、SW5をオンにする。そして、ACTにハイレベルを与えてクロックトインバータCINV01を活性化し、AINに立下りパルスを与える。これによりノードA、Bに立ち上がりパルスが与えられる。このときスイッチS5が導通しているため、トランジスタM01,M02のVGSはVDD-VSSのパルスが与えられる。引き続いてクロックが立ち上がるときは、スイッチS1~4はオン、スイッチS5はオフとし、次の入力信号に従ってコンパレータ動作を繰り返して動作を続ける。従来のラッチトコンパレータ回路では、トランジスタM01、M02に異なる電圧ストレスがかかり、これによりトランジスタM01,M02のしきい値電圧が動的に変動していた。そして、コンパレータ回路のしきい値が動的に変動して比較誤差の大きな、又は履歴により出力が変動する回路となってしまう。本実施形態では、トランジスタM01、M02のVGSにステップ電圧を印加しているので、これによりトランジスタM01、M02のボディ電圧がリセットされ、しきい値電圧の動的な変動がリセットされる。そして、比較誤差の小さい、又は履歴によらないラッチトコンパレータ回路が得られる。また、本実施形態では、ボディ電位リセットパルスを与えている期間はラッチ回路で出力電圧が保持されており、スイッチS1、S2をオープンにすることでボディ電位リセットパルスが出力に影響を与えることがない。また、本実施形態では、出力がラッチされて、次段の回路で利用されている期間にボディ電位リセットパルスを与えているので、リセット動作にともなうサイクルの増大を抑制できている。また、本実施形態では、トランジスタM06をオンすることで、OUTノード、XOUTノードがVDDからVSSにフルスイングするように構成されているので、トランジスタM06をオンする前に、スイッチS1、S2がオフとなるように駆動することで、入力電圧の大小を検出するトランジスタM01、M02に印加される電圧を低く抑えることができる。このように駆動した場合、トランジスタM01、M02の履歴効果が抑制されるので、リセットパルスを与えなくても所望の精度が確保できる。第16実施の形態この実施の形態は、差動増幅回路を用いたボルテージフォロワ回路に関するものである。図44に本実施形態のボルテージフォロワ回路を示す。従来から知られるボルテージフォロワ回路はスイッチS1、S2は無く、S1に相当する部分は入力ノードINがM01のゲートに接続され、M02のゲートは直接OUTノードに接続されている。従来のボルテージフォロワ回路では、この回路の入力に応じてノードVとノードWの電圧が異なる。従って、入力された電圧の履歴に依存してMOS型トランジスタM01、M02の特性がフローティングボディ効果によって異なる変動をしており、これにより入出力特性が劣化していた。本発明のボルテージフォロワ回路においては、ある入力と次の入力との間の期間にトランジスタM01、M02のボディ電位をリセットする部4904が設けられている。通常にボルテージフォロワとして機能させるにはスイッチS1をA側に接続し、スイッチS2をC側に接続する。ボディ電位をリセットする場合はスイッチS1をB側に接続し、スイッチS2をD側に接続する。そして、ステップ電圧発生回路4904を用いてノードRにステップ電圧を印加する。このときトランジスタM01,M02のVGSが、これらのMOS型トランジスタのしきい値電圧以上になるようにステップ電圧を与える。本実施の形態では、ボルテージフォロワについて説明したが、回路形式はボルテージフォロワに限るものではなく、差動増幅回路のように2つのMOS型トランジスタのコンダクタンスの差を利用して増幅動作を行う回路一般に適用できる。即ち、この2つのMOS型トランジスタにVGSがしきい値電圧以上となるステップ電圧を印加することにより、これら2つのMOS型トランジスタの動的な特性変動をリセットすることができる。また、本ボルテージフォロワ回路を図35で示したDAC回路の出力段に適用したところ、表示部の画質が向上した。MOS型トランジスタM01とM02にそのVGSがしきい値電圧以上となるステップ電圧が印加されるため、これらのMOS型トランジスタのボディの電位がリセットされる。これによって動作履歴により生じていたボルテージフォロワ回路のオフセットが改善され、ボルテージフォロワの入出力特性の劣化が改善された。これにより、本ボルテージフォロワ回路を図35で示したDAC回路の出力段に適用した表示装置の画質が向上した。第17実施の形態本実施の形態はソースフォロワ回路に関するものである。図45に回路構成を示す。スイッチS1をA側に接続し、スイッチS2をオンにして動作させることで本回路は従来から知られているソースフォロワとして動作する。ソースフォロワの入力電圧に応じてMOS型トランジスタM01のドレイン-ソース間電圧VDSは大きく変動する。そして、これにともないM01のボディ電位が動的に変動する。これにより、本発明者は、トランジスタM01のMOS型トランジスタ特性は動的に変動し、従来のソースフォロワは履歴に応じて入出力特性が変動してしまうことを見出した。これを解決するために、トランジスタM01のゲート-ソース間にボディ電位リセットパルスを印加する。ノードRにはボディ電位リセットパルスを印加するためのステップ波形電圧源4904が接続されている。また、リセット時にトランジスタM01を通して電流が流れることを抑止するためにスイッチS2が設けられている。次に、図46に示したタイミングチャートを参照して駆動方法について説明する。タイミングチャートのイ~ロの期間では、本回路はトランジスタM01を増幅素子としたソースフォロワとして動作している。即ち、S1がA側に接続され、また、S2はオン閉である。タイミングチャートのロ~ハの期間でトランジスタM01にボディ電位リセットパルスが印加される。即ちこの期間はSW1がB側に接続され、トランジスタM01のゲート電極とステップ波形電圧源4904とが接続される。また、スイッチS2がオフ開になり、これによりリセット時にトランジスタM01に電流が流れるのを抑止する。引き続くハ~ニの期間はふたたびソースフォロワ回路として動作させている。また、本ソースフォロワ回路を図35で示したDAC回路の出力段に適用したところ、表示部の画質が向上した。MOS型トランジスタM01のゲート-ソース間に、VGSがこのMOS型トランジスタのしきい値電圧より高いステップ電圧が与えられるのでボディ電位がリセットされる。これにより回路の動作履歴によって生じていたソースフォロワ回路の入出力特性の変動を抑制することができた。これにより、本ソースフォロワ回路を図35で示したDAC回路の出力段に適用した表示装置の画質が向上した。また、ボディ電位リセットパルスを与える際はスイッチS2がオフであるため消費電流の増加を抑制できた。その他の実施の形態第1実施の形態乃至第10実施の形態及び第14実施の形態乃至第17実施の形態で説明した回路とコンプリメンタリな回路並びにこれに応じた駆動方法NチャネルのMOS型トランジスタとPチャネルのMOS型トランジスタを入れ替えて、電源やリセットパルス電圧の正負を入れ替えた回路や駆動方法を用いても、本発明の効果が得られる。本発明の実施の形態によれば、所定のMOS型トランジスタのVGSに、振幅が0VからVrstのリセットパルス電圧を与える例が記載されている。ここで、低いほうの電圧は0V以外であっても本発明の効果は得られる。つまり、低いほうの電圧はMOS型トランジスタのしきい値電圧より低ければ本発明の効果が得られる。"