"以下の工程を含む半導体装置の製造方法:a半導体基板の主面上に第1絶縁膜を形成する工程;b前記第1絶縁膜上に金属膜を形成する工程;c第1レジストパターンをマスクとしたドライエッチングにより、前記金属膜を加工して、前記金属膜からなるゲート電極を形成する工程;d前記c工程の後、酸素および水素を含む第1プラズマ雰囲気中においてアッシング処理を行い、前記第1レジストパターンを除去する工程;e前記d工程の後、前記ゲート電極が形成された前記半導体基板に対して洗浄処理を施す工程。請求項1記載の半導体装置の製造方法において、前記d工程の前記第1プラズマ雰囲気中において、酸素濃度が水素濃度の0.7~4.0倍であることを特徴とする半導体装置の製造方法。請求項1記載の半導体装置の製造方法において、前記d工程の前記第1プラズマ雰囲気中において、酸素濃度が水素濃度の1.0~2.5倍であることを特徴とする半導体装置の製造方法。請求項1記載の半導体装置の製造方法において、前記金属膜は窒化チタンを含むことを特徴とする半導体装置の製造方法。請求項1記載の半導体装置の製造方法において、前記b工程と前記c工程との間に、さらに、f前記金属膜上に多結晶シリコン膜を形成する工程;を含み、前記c工程では、前記第1レジストパターンをマスクとしたドライエッチングにより、前記多結晶シリコン膜および前記金属膜を加工することを特徴とする半導体装置の製造方法。請求項1記載の半導体装置の製造方法において、前記d工程の前記第1プラズマ雰囲気中に、さらに窒素またはアルゴンが含まれることを特徴とする半導体装置の製造方法。請求項1記載の半導体装置の製造方法において、前記e工程の後に、さらに、g第2レジストパターンをマスクとした不純物のイオン注入により、前記ゲート電極の両側の前記半導体基板に半導体領域を形成する工程;h前記g工程の後、第2プラズマ雰囲気中においてアッシング処理を行い、前記第2レジストパターンを除去する工程;を含み、前記h工程の前記第2プラズマ雰囲気中に含まれる水素濃度は、前記d工程の前記第1プラズマ雰囲気中に含まれる水素濃度よりも低いことを特徴とする半導体装置の製造方法。請求項7記載の半導体装置の製造方法において、前記e工程の後であって前記g工程の前に、さらに、i前記ゲート電極の側面に第2絶縁膜を形成する工程;を含むことを特徴とする半導体装置の製造方法。請求項8記載の半導体装置の製造方法において、前記第2絶縁膜は窒化シリコン膜であることを特徴とする半導体装置の製造方法。請求項7記載の半導体装置の製造方法において、前記h工程の後に、さらに、j前記ゲート電極および前記半導体領域を覆うように、前記半導体基板上に層間絶縁膜を形成する工程;k第3レジストパターンをマスクとして、前記層間絶縁膜に前記半導体領域に達する接続孔を形成する工程;l前記k工程の後、第3プラズマ雰囲気中においてアッシング処理を行い、前記第3レジストパターンを除去する工程;を含み、前記l工程の前記第3プラズマ雰囲気中に含まれる水素濃度は、前記d工程の前記第1プラズマ雰囲気中に含まれる水素濃度よりも低いことを特徴とする半導体装置の製造方法。請求項1記載の半導体装置の製造方法において、前記第1絶縁膜は、ランタンまたはアルミニウムを含むハフニウム系の誘電体膜であることを特徴とする半導体装置の製造方法。請求項11記載の半導体装置の製造方法において、前記ハフニウム系の誘電体膜は、酸窒化ハフニウムシリコン、酸化ハフニウムシリコン、酸窒化ハフニウム、または酸化ハフニウムであることを特徴とする半導体装置の製造方法。請求項1記載の半導体装置の製造方法において、前記第1絶縁膜は、界面層と、ランタンまたはアルミニウムを含むハフニウム系の誘電体膜との積層膜であることを特徴とする半導体装置の製造方法。請求項13記載の半導体装置の製造方法において、前記ハフニウム系の誘電体膜は、酸窒化ハフニウムシリコン、酸化ハフニウムシリコン、酸窒化ハフニウム、または酸化ハフニウムであることを特徴とする半導体装置の製造方法。請求項1記載の半導体装置の製造方法において、前記a工程と前記b工程との間に、さらにmランタンまたはアルミニウムを含むキャッピング層を形成する工程;n前記半導体基板に熱処理を施して、前記ランタンまたは前記アルミニウムを前記第1絶縁膜へ拡散させる工程;を含むことを特徴とする半導体装置の製造方法。請求項1記載の半導体装置の製造方法において、前記c工程の後には、前記ゲート電極の側面にポリマーが付着しており、前記ポリマーは、前記d工程の前記アッシング処理に曝されており、前記e工程の前記洗浄処理にて除去されることを特徴とする半導体装置の製造方法。電界効果トランジスタの微細化に伴い、ゲート絶縁膜に、従来の酸化シリコンSiO2または酸窒化シリコンSiONに代わり、High-k材料を採用する技術が検討されている。これは、トンネル効果によって増加するゲートリーク電流を抑え、かつ実効換算膜厚EOT:EquivalentOxideThicknessを薄くしてゲート容量の向上を図ることにより、電界効果トランジスタの駆動能力を上げるためである。ゲート絶縁膜を比誘電率の高いHigh-k材料で構成し、ゲート電極をメタル材料で構成するHKHighk/MGMetalGateトランジスタ以下、HK/MGトランジスタと記すの製造方法には、ゲートファーストGateFirstプロセスとゲートラストGateLastプロセスとがある。ゲートファーストプロセスは、ゲート絶縁膜およびゲート電極を形成した後に、不純物のイオン注入とそれに続く高温の活性化アニールを行ってソース/ドレイン拡散層を形成する方法であり、従来の製造プロセスとの整合性が高い方法である。一方、ゲートラストプロセスは、不純物のイオン注入とそれに続く高温の活性化アニールを行ってソース/ドレイン拡散層を形成した後に、ゲート絶縁膜およびゲート電極を形成する方法である。ゲートラストプロセスは、ゲート電極を形成する際に、High-k材料およびメタル材料は様々な反応ガスに曝されることがなく、また、高温の活性化アニールも施されないので、これらの性質の変化を回避することができる。しかし、ゲートラストプロセスは、ゲートファーストプロセスと比較して複雑なプロセスとなることから製造歩留りの低下が懸念された。そこで、本発明者らは、HK/MGトランジスタの製造方法としてゲートファーストプロセスの適用を検討した。しかし、ゲート電極を形成する際には、メタル材料が様々な反応ガスに曝されることにより、ゲート電極の性質および形状が変化して、HK/MGトランジスタの動作特性が変動することが明らかとなった。そのため、ゲート電極を形成する際に、如何にメタル材料の性質および形状の変化を抑制するかが解決すべき重要な課題となっている。本発明の目的は、半導体装置の信頼性を向上させることである。特に、ゲート電極をメタル材料で構成する電界効果トランジスタを有する半導体装置において、安定した動作特性を得ることのできる技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。この実施の形態は、半導体基板の主面上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上に金属膜を形成する工程と、レジストパターンをマスクとしたドライエッチングにより、金属膜およびゲート絶縁膜を順次加工して、金属膜からなるゲート電極を形成する工程と、酸素および水素を含むプラズマ雰囲気中においてアッシング処理を行い、レジストパターンを除去する工程と、ゲート絶縁膜およびゲート電極が形成された半導体基板に対して洗浄処理を施して、ゲート絶縁膜およびゲート電極の側面に形成された反応生成物を除去する工程と、を有するものである。本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。すなわち、半導体装置の信頼性を向上させることができる。以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態においては、電界効果トランジスタを代表するMISFETMetalInsulatorSemiconductorFieldEffectTransistorをMISと略し、pチャネル型のMISFETをpMISと略し、nチャネル型のMISFETをnMISと略す。また、以下の実施の形態において、ウエハと言うときは、シリコンSi単結晶ウエハを主とするが、それのみではなく、SOISiliconOnInsulatorウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。また、以下の実施の形態において、ゲートまたはゲート構造と記す場合は、ゲート絶縁膜とゲート電極との積層膜を言い、ゲート電極とは区別する。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。ここで説明するnチャネル型HK/MGトランジスタのゲート構造は、界面層例えば酸化シリコン膜とランタンLaを含む高誘電体膜例えばランタンを含む酸窒化ハフニウムHfLaON膜との積層膜からなるゲート絶縁膜と、その上に形成された金属膜例えば窒化チタンTiN膜と多結晶シリコン膜との積層膜からなるゲート電極とから構成されている。また、pチャネル型HK/MGトランジスタのゲート構造は、界面層例えば酸化シリコン膜とアルミニウムAlを含む高誘電体膜例えばアルミニウムを含む酸窒化ハフニウムHfAlON膜との積層膜からなるゲート絶縁膜と、その上に形成された金属膜例えば窒化チタンTiN膜と多結晶シリコン膜との積層膜からなるゲート電極とから構成されている。従って、nチャネル型HK/MGトランジスタのゲート構造ゲート絶縁膜およびゲート電極をNch用ゲートスタック構造、pチャネル型HK/MGトランジスタのゲート構造ゲート絶縁膜およびゲート電極をPch用ゲートスタック構造と記して、両者の構造を区別する。また、Nch用ゲートスタック構造またはPch用ゲートスタック構造と言うときは、ゲート絶縁膜の下層を構成する界面層が有る構造および無い構造の両者を言う。まず、本実施の形態によるHK/MGトランジスタの製造方法がより明確となると思われるため、本発明者らが見出したHK/MGトランジスタにおける動作特性の変動の原因について、図15および図16を用いて以下に説明する。図15に示すように、単結晶Siからなる半導体基板51の主面上にHK/MGトランジスタのゲートを形成する。ゲートは、界面層InterLayer52、所定の誘電率を有する高誘電体膜酸化シリコンまたは酸窒化シリコンよりも誘電率が高い誘電体膜53、所定の仕事関数を有する金属膜54、および多結晶シリコン膜55を積層させたスタック構造を有している。ここで、界面層52としては、例えば酸化シリコンまたは酸窒化シリコン等の絶縁膜が適用される。また、nチャネル型HK/MGトランジスタの場合、高誘電体膜53としては、ランタンを含むハフニウム系の誘電体膜例えば酸窒化ハフニウムシリコンHfSiON、酸化ハフニウムシリコンHfSiO、酸窒化ハフニウムHfON、または酸化ハフニウムHfO2等が適用される。ランタンを含めることにより、nチャネル型HK/MGトランジスタの閾値電圧ハフニウム系の誘電体膜の閾値電圧を調整する。また、pチャネル型HK/MGトランジスタの場合、高誘電体膜53としては、アルミニウムを含むハフニウム系の誘電体膜例えば酸窒化ハフニウムシリコンHfSiON、酸化ハフニウムシリコンHfSiO、酸窒化ハフニウムHfON、または酸化ハフニウムHfO2等が適用される。アルミニウムを含めることにより、pチャネル型HK/MGトランジスタの閾値電圧ハフニウム系の誘電体膜の閾値電圧を調整する。また、金属膜54としては、例えばチタンTi、タンタルTa、ニッケルNi、ジルコニウムZr、ルテニウムRu、コバルトCo、またはタングステンW等の遷移金属、あるいは窒化チタンTiN等の窒化金属が適用される。スタック構造のゲートを形成した直後には、スタック構造のゲートの上面に、ゲートをパターニングする際にマスクとして用いたレジストパターン56が残り、また、スタック構造のゲートの側面に、反応生成物ポリマー57が付着している。次に、酸素プラズマ雰囲気中においてアッシング処理を施して、レジストパターン56を除去し、反応生成物57を酸化させる。続いて、酸化した反応生成物57をフッ化水素HFの水溶液などを用いた洗浄処理によって除去する。反応生成物57は、アッシング処理のみ、または洗浄処理のみでは完全に除去することが難しいため、一旦アッシング処理において酸化した後、洗浄処理によって除去する。しかし、酸素プラズマ雰囲気中においてアッシング処理を施すと、反応生成物57は酸化されるが、さらにその内側の金属膜54も酸化されてしまう。金属膜54が酸化されると、金属膜54の仕事関数が変動する。例えばnチャネル型HK/MGトランジスタの場合は、金属膜54が酸化されると閾値電圧が高くなる。また、図16に示すように、金属膜54の側面には金属酸化物58が形成される。この金属酸化物58は、その後の洗浄処理によって除去されるため、金属膜54のゲート長方向の幅が短くなる。その結果、HK/MGトランジスタのゲート長が設計寸法よりも短くなり、所望する閾値電圧が得られないという問題が生じる。さらに、上面視においてソース/ドレイン領域と金属膜54との重なる領域が小さくなることにより寄生抵抗が増加して、オン電流が減少するという問題も生じる。HK/MGトランジスタのゲート長が短くなるに従い、上記問題はますます深刻となっている。実施の形態本実施の形態によるnチャネル型HK/MGトランジスタ以後、nMISと記すおよびpチャネル型HK/MGトランジスタ以後、pMISと記すから構成されるCMISComplementaryMetalInsulatorSemiconductorデバイスの製造方法について図1~図14を用いて工程順に説明する。図1~図14はnMISおよびpMISのチャネル長方向に沿った要部断面図である。まず、図1に示すように、例えば単結晶シリコンに、例えばp型不純物例えばボロンB等を導入した半導体基板この段階では半導体ウエハと称する平面略円形状の半導体の薄板1を用意する。続いて、半導体基板1の所定の領域に素子分離部2を形成し、この素子分離部2によってnMISが形成される活性領域およびpMISが形成される活性領域をそれぞれ分離する。次に、nMIS領域の半導体基板1に、イオン注入法を用いてp型不純物例えばボロン等を選択的に導入することによりp型ウェル3を形成する。例えばボロンをイオン注入する場合の条件としては、注入エネルギー150keV、ドーズ量2×1013cm-2を例示することができる。さらに、イオン注入法を用いてp型不純物例えばボロン等をチャネル領域に選択的に導入する。例えばボロンをイオン注入する場合の条件としては、注入エネルギー5keV、ドーズ量2×1012cm-2を例示することができる。同様に、pMIS領域の半導体基板1に、イオン注入法を用いてn型不純物例えばヒ素AsまたはリンP等を選択的に導入することにより、n型ウェル4を形成する。例えばリンをイオン注入する場合の条件としては、注入エネルギー250keV、ドーズ量2×1013cm-2を例示することができる。さらに、イオン注入法を用いてn型不純物例えばヒ素またはリン等をチャネル領域に選択的に導入する。例えばヒ素をイオン注入する場合の条件としては、注入エネルギー50keV、ドーズ量5×1012cm-2を例示することができる。次に、図2に示すように、半導体基板1の主面上に界面層5を形成する。界面層5は、例えば酸化シリコンまたは酸窒化シリコン等の絶縁膜が適用され、その厚さは、例えば1nm程度である。続いて、半導体基板1の主面上に、所定の誘電率を有するHigh-k膜酸化シリコンまたは酸窒化シリコンよりも誘電率が高い誘電体膜6を形成する。High-k膜6としては、例えば酸窒化ハフニウムシリコンHfSiON、酸化ハフニウムシリコンHfSiO、酸窒化ハフニウムHfON、または酸化ハフニウムHfO2等のハフニウム系の誘電体膜が適用される。また、High-k膜6は、例えばCVDChemicalVaporDeposition法またはALDAtomicLayerDeposition等を用いて形成され、その実効換算膜厚は、例えば1.5nm程度である。続いて、窒化処理を施した後、High-k膜6上に、pMISのしきい値電圧を調整するためのキャッピング層7pを堆積する。キャッピング層7pは、金属膜または金属酸化膜で形成されている。このような金属膜または金属酸化膜としては、例えば酸化アルミニウムAl2O3またはアルミニウム等が適用される。また、キャッピング層7pは、例えばスパッタリング法を用いて形成され、その厚さは、例えば0.5~1nm程度である。続いて、キャッピング層7p上に金属膜8を堆積する。金属膜8としては、例えばチタン、タンタル、ニッケル、ジルコニウム、ルテニウム、コバルト、またはタングステン等の遷移金属、あるいは窒化チタン等の窒化金属が適用される。金属膜8は、例えばスパッタリング法を用いて形成され、その厚さは、例えば10nm程度である。次に、図3に示すように、フォトリソグラフィ法を用いてpMIS形成領域を覆うレジストパターン図示は省略を形成する。続いて、このレジストパターンをマスクとして、レジストパターンから露出している金属膜8およびキャッピング層7pを除去した後、レジストパターンを除去する。次に、図4に示すように、半導体基板1の主面上に、nMISの閾値電圧を調整するためのキャッピング層7nを堆積する。キャッピング層7nは、上記のキャッピング層7pとは異なる材料の金属膜または金属酸化膜で形成されている。このような金属膜または金属酸化膜としては、例えば酸化ランタンLaOまたはランタン等が適用される。また、キャッピング層7nは、例えばスパッタリング法を用いて形成され、その厚さは、例えば0.5~1nm程度である。続いて、熱処理を行う。この熱処理は、例えば1000°Cで10秒間実施される。この熱処理により、キャッピング層7pからアルミニウムがHigh-k膜6へ熱拡散して、pMIS形成領域のHigh-k膜6は高誘電体膜例えばアルミニウムを含む酸窒化ハフニウムHfAlON膜等6pとなる。さらに、この熱処理により、キャッピング層7nからランタンがHigh-k膜6へ熱拡散して、nMIS形成領域のHigh-k膜6は高誘電体膜例えばランタンを含む酸窒化ハフニウムHfLaON膜等6nとなる。次に、図5に示すように、金属膜8、キャッピング層7n,7pを除去する。なお、キャッピング層7n,7pはすべて除去してもよく、またはすべて除去せずに部分的に残してもよい。図5では、キャッピング層7n,7pを部分的に残した態様を示している。これにより、nMIS形成領域には、界面層5および高誘電体膜6nからなるゲート絶縁膜9nが形成され、pMIS形成領域には、界面層5および高誘電体膜6pからなるゲート絶縁膜9pが形成される。次に、図6示すように、半導体基板1の主面上に金属膜10を堆積する。金属膜10としては、例えばチタン、タンタル、ニッケル、ジルコニウム、ルテニウム、コバルト、またはタングステン等の遷移金属、あるいは窒化チタン等の窒化金属が適用される。金属膜10は、例えばスパッタリング法を用いて形成され、その厚さは、例えば10nm程度である。続いて、金属膜10上に多結晶シリコン膜11を堆積する。多結晶シリコン膜11は、例えばCVD法を用いて形成され、その厚さは、例えば100nm程度である。続いて、熱処理を行う。この熱処理は、例えば1000°Cで10秒間実施される。次に、図7に示すように、フォトリソグラフィ法を用いてnMIS形成領域およびpMIS形成領域にそれぞれゲートを形成するためのレジストパターン12を形成する。続いて、このレジストパターン12をマスクとして、レジストパターン12から露出している多結晶シリコン膜11、金属膜10、キャッピング層7n,7p、高誘電体膜6n,6p、および界面層5を加工する。金属膜10が露出するまで多結晶シリコン膜11の加工に用いるエッチングガスは、例えば六フッ化硫黄SF6、四フッ化メタンCF4、トリフルオロメタンCHF3、および窒素N2の混合ガス、金属膜10が露出した後の多結晶シリコン膜11の加工に用いるエッチングガスは、例えば臭化水素HBr、酸素O2、およびヘリウムHeの混合ガスである。また、金属膜10の加工に用いるエッチングガスは、例えば臭化水素HBr、塩素Cl2、窒素N2、およびアルゴンArの混合ガスである。また、高誘電体膜6n,6pの加工に用いるエッチングガスは、例えば三塩化ホウ素BCl3および塩素Cl2の混合ガスである。これにより、nMIS形成領域に、界面層5と高誘電体膜6nとの積層膜からなるゲート絶縁膜9n、キャッピング層7n、および金属膜10と多結晶シリコン膜11との積層膜からなるゲート電極13nにより構成されるNch用スタックゲート構造のゲートが形成される。また、pMIS形成領域に、界面層5と高誘電体膜6pとの積層膜からなるゲート絶縁膜9p、キャッピング層7p、および金属膜10と多結晶シリコン膜11との積層膜からなるゲート電極13pにより構成されるPch用スタックゲート構造のゲートが形成される。nMISのNch用スタックゲート構造のゲート以後、nMISのゲートと記すの側面およびpMISのPch用スタックゲート構造のゲート以後、pMISのゲートと記すの側面には、反応生成物ポリマー14が付着している。反応生成物14は、例えばシリコン、チタン、ハフニウム、ランタン、アルミニウム、臭素、または塩素等からなる化合物である。ハフニウムおよびアルミニウムは高誘電体膜6n,6pおよびキャッピング層7n,7pに含まれていたものであり、臭素および塩素はエッチングガスに含まれていたものである。次に、図8に示すように、酸素および水素を含むプラズマ雰囲気中においてアッシング処理を施すことにより、nMISのゲートおよびpMISのゲートをパターニングする際にマスクとして用いたレジストパターン12を除去する。ところで、nMISのゲートの側面およびpMISのゲートの側面には、反応生成物14が付着している。この反応生成物14はフッ化水素の水溶液などを用いた洗浄処理によって除去することができるが、アッシング処理により反応生成物14を酸化させておく必要がある。しかし、酸素プラズマ雰囲気酸素のみ、または窒素などにより希釈された希釈酸素中においてアッシング処理を施すと、反応生成物14は酸化されるが、さらにその内側の金属膜10も酸化されてしまう。これにより、nMISのゲートおよびpMISのゲートの一部を構成する金属膜10の仕事関数が変動して、nMISおよびpMISの所望する閾値電圧が得られないという問題が生じる。さらに、金属膜10の側面に金属酸化物が形成されると、後の工程でこの金属酸化物が除去されて、金属膜10のゲート長方向の幅が短くなる。これにより、nMISのゲート長およびpMISのゲート長が設計寸法よりも短くなり、nMISおよびpMISの所望する閾値電圧が得られない、また、上面視においてソース/ドレイン領域と金属膜10との重なる領域が小さくなることにより寄生抵抗が増加して、オン電流が減少するという問題も生じる。一方、水素プラズマ雰囲気水素のみ、または窒素などにより希釈された希釈水素中においてアッシング処理を施すと、レジストパターン12は除去されるが、反応生成物14が酸化されない。そのため、フッ化水素の水溶液などを用いた洗浄処理によって反応生成物14を除去することができない。そこで、本実施の形態では、アッシング処理を酸素および水素を含むプラズマ雰囲気中において行う。水素は還元性があるので、プラズマ雰囲気中における酸素濃度と水素濃度との比を制御することにより、反応生成物14は酸化するが、その内側の金属膜10は酸化しない状態を実現することができる。プラズマ雰囲気中における酸素濃度と水素濃度との関係としては、例えば酸素濃度が水素濃度の0.7~4.0倍の範囲が適切であると考えられるが、さらに1.0~2.5倍の範囲が最も好適と考えられる他の条件によってはこの範囲に限定されないことはもとよりである。酸素濃度が水素濃度の0.7倍よりも低いと反応生成物14が酸化されず、酸素濃度が水素濃度の4.0倍よりも高いと反応生成物14の内側の金属膜10が酸化される。また、酸素および水素を含むプラズマ雰囲気中に不活性ガス、例えば窒素またはアルゴンを添加してもよい。例えば窒素を添加することにより、酸素の乖離が促進されてプラズマが発生しやすくなる。具体的には、窒素、水素、および酸素の混合比をN2:H2:O2=24:1:1とする。この場合、酸素濃度は水素濃度の1.0倍である。アッシング処理の他の条件としては、パワー1000~3000W、圧力500~3000mT、温度100~250°Cを例示することができる。次に、フッ化水素の水溶液などを用いた洗浄処理によって反応生成物14を除去する。反応生成物14は酸化されているので、この洗浄処理によって容易に除去することができる。このように、レジストパターン12を除去するアッシング処理において、酸素および水素を含むプラズマ雰囲気を用いることにより、nMISのゲートの側面およびpMISのゲートの側面に付着した反応生成物14を酸化させることができるので、その後の工程において、反応生成物14はフッ化水素の水溶液などを用いた洗浄処理によって除去することができる。一方、nMISのゲートおよびpMISのゲートの一部を構成する金属膜10の酸化を抑制することができる。これにより、nMISのゲートおよびpMISのゲートの一部を構成する金属膜10の仕事関数の変化を抑えることができるので、nMISおよびpMISの所望する閾値電圧を得ることができる。さらに、金属膜10の側面に金属酸化物が形成されないので、金属膜10のゲート長方向の幅が短くなる現象を防ぐことができる。これにより、nMISおよびpMISの所望する閾値電圧を得ることができる。また、上面視においてnMISおよびpMISのソース/ドレイン領域と金属膜10との重なる領域を確保することができるので、寄生抵抗の増加を防いで、nMISおよびpMISの所望するオン電流を得ることができる。次に、図9に示すように、nMISのゲートおよびpMISのゲートの一部を構成する金属膜10は、露出していると酸化その他の変性を受けやすいので、洗浄処理後、速やかにnMISのゲートの側面およびpMISのゲートの側面に、絶縁膜からなるオフセットサイドウォール15を形成する。オフセットサイドウォール15は、半導体基板1の主面上に、例えばCVD法を用いて、例えば5nm程度の厚さの絶縁膜を形成した後、ドライエッチング法を用いて、絶縁膜を異方性エッチングすることにより形成される。上記絶縁膜には、例えば窒化シリコンSi3N4膜を用いる。窒化シリコン膜は酸化シリコン膜よりも酸素を通し難いため、酸化防止の観点から酸化シリコン膜よりも窒化シリコン膜の方が好ましい。続いて、pMIS形成領域をレジストパターンで覆い、イオン注入法を用いて、nMIS形成領域の半導体基板1p型ウェル3に、ゲートおよびオフセットサイドウォール15に対して自己整合的にn型拡散領域16を形成する。n型拡散領域16は半導体領域であり、半導体基板1にリンまたはヒ素などのn型不純物を導入することにより形成される。その後、上記レジストパターンを酸素プラズマ雰囲気中のアッシング処理により除去する。酸素および水素を含むプラズマ雰囲気中でアッシング処理を行ってもよいが、このプラズマ雰囲気中に含まれる水素濃度は、前述したレジストパターン12nMISのゲートおよびpMISのゲートをパターニングする際にマスクとして用いたレジストパターンを除去するアッシング処理のプラズマ雰囲気中に含まれる水素濃度よりは低いことが好ましい。その理由は、この工程においては、金属膜10はオフセットサイドウォール15に覆われており、酸化する可能性が低い。そのため、水素濃度を低くしてアッシング処理を行った方が、この工程で発生しているポリマーをより確実に酸化させることができる。よって、その後の洗浄工程において、ポリマーをより確実に除去することができる。同様に、nMIS形成領域をレジストパターンで覆い、イオン注入法を用いて、pMIS形成領域の半導体基板1n型ウェル4に、ゲートおよびオフセットサイドウォール15に対して自己整合的にp型拡散領域17を形成する。p型拡散領域17は半導体領域であり、半導体基板1にボロンなどのp型不純物を導入することにより形成される。その後、上記レジストパターンを酸素プラズマ雰囲気中のアッシング処理により除去する。酸素および水素を含むプラズマ雰囲気中でアッシング処理を行ってもよいが、このプラズマ雰囲気中に含まれる水素濃度は、前述したレジストパターン12を除去するアッシング処理のプラズマ雰囲気中に含まれる水素濃度よりは低いことが好ましい。その理由は、前述したn型拡散領域16を形成する工程の場合と同様である。次に、図10に示すように、半導体基板1の主面上に、窒化シリコン膜および酸化シリコン膜を順次堆積した後、ドライエッチング法を用いて、これら窒化シリコン膜および酸化シリコン膜を異方性エッチングする。これにより、nMISのゲートの側面およびpMISのゲートの側面にオフセットサイドウォール15を介してサイドウォール18を形成する。続いて、pMIS形成領域をレジストパターンで覆い、イオン注入法を用いて、nMIS形成領域の半導体基板1p型ウェル3に、ゲートおよびサイドウォール18に対して自己整合的にn型拡散領域19を形成する。n型拡散領域19は半導体領域であり、半導体基板1にリンまたはヒ素などのn型不純物を導入することにより形成される。その後、上記レジストパターンを酸素プラズマ雰囲気中のアッシング処理により除去する。酸素および水素を含むプラズマ雰囲気中でアッシング処理を行ってもよいが、このプラズマ雰囲気中に含まれる水素濃度は、前述したレジストパターン12を除去するアッシング処理のプラズマ雰囲気中に含まれる水素濃度よりは低いことが好ましい。その理由は、この工程においては、金属膜10はオフセットサイドウォール15やサイドウォール18に覆われており、酸化する可能性が低い。そのため、水素濃度を低くしてアッシング処理を行った方が、この工程で発生しているポリマーをより確実に酸化させることができる。よって、その後の洗浄工程において、ポリマーをより確実に除去することができる。同様に、nMIS形成領域をレジストパターンで覆い、イオン注入法を用いて、pMIS形成領域の半導体基板1n型ウェル4に、ゲートおよびサイドウォール18に対して自己整合的にp型拡散領域20を形成する。p型拡散領域20は半導体領域であり、半導体基板1にボロンなどのp型不純物を導入することにより形成される。その後、上記レジストパターンを酸素プラズマ雰囲気中のアッシング処理により除去する。酸素および水素を含むプラズマ雰囲気中でアッシング処理を行ってもよいが、このプラズマ雰囲気中に含まれる水素濃度は、前述したレジストパターン12を除去するアッシング処理のプラズマ雰囲気中に含まれる水素濃度よりは低いことが好ましい。その理由は、前述したn型拡散領域19を形成する工程の場合と同様である。続いて、熱処理を行う。この熱処理は、例えば1000°Cで10秒間および1230°Cで数ミリ秒実施される。この熱処理によって、nMIS形成領域のn型拡散領域16およびn型拡散領域19に導入されたn型不純物を活性化し、pMIS形成領域のp型拡散領域17およびp型拡散領域20に導入されたp型不純物を活性化させて、それぞれのソース/ドレイン領域を形成する。次に、図11に示すように、半導体基板1の主面上にニッケル膜を形成し、続いて、熱処理を行う。この熱処理は、例えば450°Cで実施される。この熱処理によって、半導体基板1を構成するシリコンとニッケル、および多結晶シリコン膜11を構成するシリコンとニッケルとを固相反応させてニッケルシリサイドNiSiを形成する。続いて、硫酸H2SO4と過酸化水素水H2O2との混合溶液を用いて未反応のニッケルを除去することにより、nMISのソース/ドレイン領域の表面およびゲート電極13nの上面にニッケルシリサイド膜21を形成する。同様に、pMISのソース/ドレイン領域の表面およびゲート電極13pの上面にニッケルシリサイド膜21を形成する。ニッケルシリサイド膜21に代えて、例えば白金シリサイドPtSi膜、コバルトシリサイドCoSi2膜などを使用することもできる。次に、図12に示すように、半導体基板1の主面上に、ストッパ絶縁膜22を堆積する。ストッパ絶縁膜22は、例えばCVD法を用いて形成される窒化シリコン膜であり、その厚さは、例えば30nm程度である。続いて、半導体基板1の主面上に、層間絶縁膜23を形成する。層間絶縁膜23は、例えばプラズマCVD法を用いて形成される、例えばTEOSTetraEthylOrthoSilicate;SiOC2H54とオゾンO3とをソースガスに用いたプラズマCVD法を用いて形成されるTEOS膜である。続いて、層間絶縁膜23の表面を、例えばCMPChemicalMechanicalPolishing法を用いて平坦化した後、フォトリソグラフィ法およびドライエッチング法を用いて、ストッパ絶縁膜22および層間絶縁膜23に接続孔24を形成する。次に、図13に示すように、接続孔24の底面および側面を含む層間絶縁膜23上に、例えばスパッタリング法を用いてバリアメタル膜25aを形成する。バリアメタル膜25aは、例えば窒化チタンTiN膜、タンタルTa膜、または窒化タンタルTaN膜等であり、後の工程で接続孔24の内部に埋め込まれる材料が拡散するのを防止する、いわゆるバリア機能を有している。続いて、半導体基板1の主面上に、接続孔24の内部を埋め込むようにタングステン膜25bを形成する。このタングステン膜25bは、例えばCVD法またはスパッタリング法を用いて形成される。続いて、タングステン膜25bおよびバリアメタル膜25aを、例えばCMP法を用いて研磨することにより、接続孔24の内部にバリアメタル膜25aとタングステン膜25bとからなるプラグ25を形成する。次に、図14に示すように、半導体基板1の主面上に、配線用絶縁膜26を形成する。配線用絶縁膜26は、例えばTEOS膜である。続いて、フォトリソグラフィ法およびドライエッチング法を用いて、配線用絶縁膜26に配線溝27を形成する。続いて、配線溝27の底面および側面を含む配線用絶縁膜26上に、例えばスパッタリング法を用いてバリアメタル膜28aを形成する。バリアメタル膜28aは、例えば窒化チタン膜、タンタル膜、または窒化タンタル膜等である。続いて、バリアメタル膜28a上に、例えばスパッタリング法を用いて銅Cuシード層を形成した後、めっき法により配線溝27の内部を埋め込むように銅膜28bを形成する。続いて、熱処理を行った後、銅膜28b、銅シード層、およびバリアメタル膜28aを、例えばCMP法を用いて研磨することにより、配線溝27の内部に銅膜28bを主導体とする配線28を形成する。この後、さらに上層の配線を形成するが、ここでの説明は省略する。なお、接続孔24および配線溝27を形成する際に使用されるレジストパターンを除去する工程においても、前述したn型拡散領域16、p型拡散領域17、n型拡散領域19およびp型拡散領域20を形成する際に使用されるレジストパターンを除去する工程と同様に、水素濃度の低いアッシング処理を行うことが好ましい。また、その理由についても同様である。以上の製造工程により、本実施の形態によるCMISデバイスnMISおよびpMISが略完成する。このように、本実施の形態によれば、nMISのゲートおよびpMISのゲートを形成する工程において、nMISのゲートおよびpMISのゲートの一部を構成する金属膜10の仕事関数の変化およびゲート長方向の短縮を抑えることができる。これにより、nMISおよびpMISの所望する閾値電圧を得ることができる。また、寄生抵抗の増加を防いで、nMISおよびpMISの所望するオン電流を得ることができる。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。"