"ゲート電極と、前記ゲート電極を覆うように形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記ゲート電極の上方に位置する半導体層と、前記半導体層の側面及び前記ゲート絶縁膜の上に形成された第1の絶縁膜と、前記第1の絶縁膜の上に形成され、前記半導体層と電気的に接続されたシリコン層と、前記シリコン層上に形成されたソース電極およびドレイン電極と、を有する薄膜トランジスタを具備し、前記半導体層は、前記ソース電極および前記ドレイン電極それぞれと接しないことを特徴とする半導体装置。請求項1において、前記薄膜トランジスタは、前記半導体層上に形成された前記第1の絶縁膜を有し、前記薄膜トランジスタにおける前記ソース電極と前記ドレイン電極は、前記第1の絶縁膜上で互いに電気的に分離されていることを特徴とする半導体装置。請求項1または2において、第1の配線と、前記第1の配線と交差する第2の配線と、を有する配線部を具備し、前記第1の配線と前記第2の配線との間には、前記ゲート絶縁膜と同一膜で形成された第1の膜と、前記半導体層と同一層で形成された第1の層と、前記第1の絶縁膜と同一膜で形成された第2の膜と、前記シリコン層と同一層で形成された第2の層が形成されていることを特徴とする半導体装置。ゲート電極と、前記ゲート電極を覆うように形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記ゲート電極の上方に位置する半導体層と、前記半導体層上に形成された第2の絶縁膜と、前記第2の絶縁膜の上面と側面、前記半導体層の側面および前記ゲート絶縁膜の上に形成された第1の絶縁膜と、前記第1の絶縁膜上に形成され、前記半導体層と電気的に接続されたシリコン層と、前記シリコン層上に形成されたソース電極およびドレイン電極と、を有する薄膜トランジスタを具備し、前記ソース電極と前記ドレイン電極は、前記第1の絶縁膜上で互いに電気的に分離されており、前記半導体層は、前記ソース電極および前記ドレイン電極それぞれと接しないことを特徴とする半導体装置。請求項4において、第1の配線と、前記第1の配線と交差する第2の配線と、を有する配線部を具備し、前記第1の配線と前記第2の配線との間には、前記ゲート絶縁膜と同一膜で形成された第1の膜と、前記半導体層と同一層で形成された第1の層と、前記第2の絶縁膜と同一膜で形成された第2の膜と、前記第1の絶縁膜と同一膜で形成された第3の膜と、前記シリコン層と同一層で形成された第2の層が形成されていることを特徴とする半導体装置。請求項1乃至5のいずれか一項において、前記薄膜トランジスタにおける前記ソース電極および前記ドレイン電極それぞれと前記ゲート電極との間には、前記シリコン層、前記第1の絶縁膜および前記ゲート絶縁膜が形成されていることを特徴とする半導体装置。請求項1乃至6のいずれか一項において、前記半導体層は微結晶シリコン層を有し、前記シリコン層は、アモルファスシリコン層と、前記アモルファスシリコン層上に形成された不純物シリコン層を有し、前記薄膜トランジスタにおける前記アモルファスシリコン層は、前記微結晶シリコン層の上面と接していることを特徴とする半導体装置。本発明の一態様は、ソース電極およびドレイン電極間におけるオフリーク電流の低減を課題とする。また、本発明の一態様は、ゲート電極とソース電極およびドレイン電極それぞれとの間に生じる寄生容量の低減を課題とする。また、本発明の一態様は、第1の配線と第2の配線との間に生じる寄生容量の低減を課題とする。本発明の一態様は、ゲート電極と、前記ゲート電極を覆うように形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記ゲート電極の上方に位置する半導体層と、前記半導体層の側面及び前記ゲート絶縁膜の上に形成された第1の絶縁膜と、前記第1の絶縁膜の上に形成され、前記半導体層と電気的に接続されたシリコン層と、前記シリコン層上に形成されたソース電極およびドレイン電極と、を有する薄膜トランジスタを具備し、前記半導体層は、前記ソース電極および前記ドレイン電極それぞれと接しないことを特徴とする半導体装置である。上記本発明の一態様によれば、半導体層とソース電極およびドレイン電極それぞれとの間に第1の絶縁膜およびシリコン層を設け、ソース電極およびドレイン電極それぞれと半導体層とが接しない構造となっている。これにより、トランジスタがオフ状態においてもソース電極およびドレイン電極間におけるオフリーク電流を低減できる。また、本発明の一態様において、前記薄膜トランジスタは、前記半導体層上に形成された前記第1の絶縁膜を有し、前記薄膜トランジスタにおける前記ソース電極と前記ドレイン電極は、前記第1の絶縁膜上で互いに電気的に分離されていることも可能である。また、本発明の一態様において、第1の配線と、前記第1の配線と交差する第2の配線と、を有する配線部を具備し、前記第1の配線と前記第2の配線との間には、前記ゲート絶縁膜と同一膜で形成された第1の膜と、前記半導体層と同一層で形成された第1の層と、前記第1の絶縁膜と同一膜で形成された第2の膜と、前記シリコン層と同一層で形成された第2の層が形成されていることが好ましい。これにより、第1の配線と第2の配線との距離を長くすることができる。従って、配線の交差部における寄生容量を低減することができる。本発明の一態様は、ゲート電極と、前記ゲート電極を覆うように形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記ゲート電極の上方に位置する半導体層と、前記半導体層上に形成された第2の絶縁膜と、前記第2の絶縁膜の上面と側面、前記半導体層の側面および前記ゲート絶縁膜の上に形成された第1の絶縁膜と、前記第1の絶縁膜上に形成され、前記半導体層と電気的に接続されたシリコン層と、前記シリコン層上に形成されたソース電極およびドレイン電極と、を有する薄膜トランジスタを具備し、前記ソース電極と前記ドレイン電極は、前記第1の絶縁膜上で互いに電気的に分離されており、前記半導体層は、前記ソース電極および前記ドレイン電極それぞれと接しないことを特徴とする半導体装置である。上記本発明の一態様によれば、半導体層とソース電極およびドレイン電極それぞれとの間に第1の絶縁膜、第2の絶縁膜およびシリコン層を設け、ソース電極およびドレイン電極それぞれと半導体層とが接しない構造となっている。これにより、トランジスタがオフ状態においてもソース電極およびドレイン電極間におけるオフリーク電流を低減できる。また、本発明の一態様において、第1の配線と、前記第1の配線と交差する第2の配線と、を有する配線部を具備し、前記第1の配線と前記第2の配線との間には、前記ゲート絶縁膜と同一膜で形成された第1の膜と、前記半導体層と同一層で形成された第1の層と、前記第2の絶縁膜と同一膜で形成された第2の膜と、前記第1の絶縁膜と同一膜で形成された第3の膜と、前記シリコン層と同一層で形成された第2の層が形成されていることが好ましい。これにより、第1の配線と第2の配線との距離を長くすることができる。従って、配線の交差部における寄生容量を低減することができる。また、本発明の一態様において、前記薄膜トランジスタにおける前記ソース電極および前記ドレイン電極それぞれと前記ゲート電極との間には、前記シリコン層、前記第1の絶縁膜および前記ゲート絶縁膜が形成されていることが好ましい。これにより、ソース電極およびドレイン電極それぞれとゲート電極との重畳部に生じる寄生容量を低減できる。また、本発明の一態様において、前記半導体層は微結晶シリコン層を有し、前記シリコン層は、アモルファスシリコン層と、前記アモルファスシリコン層上に形成された不純物シリコン層を有し、前記薄膜トランジスタにおける前記アモルファスシリコン層は、前記微結晶シリコン層の上面と接していることが好ましい。本発明の一態様を適用することで、ソース電極およびドレイン電極間におけるオフリーク電流を低減することができる。また、本発明の一態様を適用することで、ゲート電極とソース電極およびドレイン電極それぞれとの間に生じる寄生容量を低減することができる。また、本発明の一態様を適用することで、第1の配線と第2の配線との間に生じる寄生容量を低減することができる。以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。実施の形態1図1Aは、本発明の一態様に係るボトムゲート型TFTを示す断面図であり、図1Bは図1Aに示すA-B線に沿った断面図であり、図1Cは図1Aに示すC-D線に沿った断面図である。ガラス基板100上にはゲート電極101が形成されている。ゲート電極101およびガラス基板100の上には、第1のゲート絶縁膜および第2のゲート絶縁膜からなるゲート絶縁膜102が形成されている。第1のゲート絶縁膜は例えばSiNx膜からなることが好ましく、第2のゲート絶縁膜は例えばSiOx膜からなることが好ましい。ただし、x>0である。ゲート絶縁膜102の上にはゲート電極101の上方に位置する半導体層としてのμc-Si層104が形成されている。第2のゲート絶縁膜はμc-Si層104の下に位置している。μc-Si層104上にはパッシベーション膜チャネル保護膜108aが形成されている。これによってμc-Si層104のバックチャネル部の清浄度が高く保たれ、TFTの電気的特性を良好にすることができる。パッシベーション膜108aは、μc-Si層104と真空を破らず連続成膜することが好ましい。またパッシベーション膜108aはSiNx膜、SiOx膜、SiNO膜、SiON膜、またはこれらの膜のいずれかの積層によって形成されることが好ましい。パッシベーション膜108aをSiNx膜によって形成する場合、μc-Si層104とパッシベーション膜108aとの間にSiOx膜を有すると、TFTの信頼性が向上し、好ましい。パッシベーション膜108aおよびゲート絶縁膜102の上には保護膜108bが形成されている。保護膜108bは、ソース電極107aおよびドレイン電極107bを形成する際のエッチングダメージからμc-Si層104を保護するためのものである。また保護膜108bはSiNx膜によって形成されることが好ましい。保護膜108bおよびパッシベーション膜108aには、μc-Si層104上に位置する第1および第2の開口部108c,108dが形成されている。第1、第2の開口部108c,108d内および保護膜108b上にはi-Si層としてa-Si層105が形成されており、a-Si層105は第1および第2の開口部108c,108d内でμc-Si層104と接触している。なお、i-Siとは、リンP、ボロンBおよびヒ素Asなどのドーパントを添加していないintrinsic-Siliconの意である。ただし、窒素Nは添加してもよい。a-Si層105上には不純物シリコン層であるnSi層106が形成されている。なお、nSi層106は、リンが添加されたa-Si、リンが添加されたμc-Si等で形成される。また、リンが添加されたa-Si及びリンが添加されたμc-Siの積層構造とすることもできる。なお、TFTとして、pチャネル型TFTを形成する場合は、nSi層106に代えて、ボロンが添加されたμc-Si、ボロンが添加されたa-Si等でpSi層を形成する。a-Si層105は、水素希釈比を高くした成膜条件で形成する。これにより、μc-Si層104と接するところではa-Si層105の途中まで結晶成長結晶化し、保護膜108bと接するところでは結晶成長結晶化しないように形成される。従って、μc-Si層104と接するところではa-Si層105には10nm~50nmの結晶領域が形成される図示せず。nSi層106上にはソース電極107aおよびドレイン電極107bが形成されている。ソース電極107aおよびドレイン電極107bそれぞれの下にはa-Si層105およびnSi層106が形成されている。保護膜108b上において、ソース電極107aおよびその下のnSi層106とa-Si層105は、ドレイン電極107bおよびその下のnSi層106とa-Si層105と電気的に分離されている。ソース電極107a、ドレイン電極107bおよび保護膜108bの上にはパッシベーション膜図示せずが形成されており、パッシベーション膜上には平坦化膜図示せずが形成されている。図1に示すボトムゲート型TFTによれば、μc-Si層104とソース電極107aおよびドレイン電極107bそれぞれとの間にはa-Si層105、nSi層106および保護膜108bが設けられ、ソース電極107aおよびドレイン電極107bそれぞれとμc-Si層104とが接しない構造となっている。つまり、μc-Si層104の側壁にショットキー接触がない構造となっている。これにより、TFTがオフ状態においてもソース電極およびドレイン電極間にリーク電流オフリーク電流が流れるのを低減できる。また、ゲート電極101とソース電極107aおよびドレイン電極107bそれぞれとの間に、ゲート絶縁膜102、保護膜108bおよびa-Si層105が設けられることにより、ゲート電極101とソース電極107aおよびドレイン電極107bそれぞれとの重畳部に生じる寄生容量を低減できる。その結果、トランジスタの高速動作が可能となる。また、ソース電極107aおよびドレイン電極107bそれぞれの下部にa-Si層105およびnSi層106が形成されることにより、ソース電極107aおよびドレイン電極107bによる光の反射を抑制でき、その反射光のμc-Si層104への侵入を抑制する効果を奏する。図4Aは、図1に示すTFTと同一基板上に形成された配線部を示す平面図であり、図4Bは、図4Aに示すA-B線に沿った断面図である。ガラス基板100上にはゲート線または共通配線のような配線101aが形成されており、配線101aおよびガラス基板100の上にはゲート絶縁膜102と同一工程で作製された同一膜からなる絶縁膜102が形成されている。この絶縁膜102上には配線101aの上方に位置するμc-Si層104と同一工程で作製された同一層からなる層104が形成されており、この層104上にはパッシベーション膜108aと同一工程で作製された同一膜からなる絶縁膜108aが形成されている。絶縁膜108a、層104および絶縁膜102の上には保護膜108bと同一工程で作製された同一膜からなる絶縁膜108bが形成されている。絶縁膜108b上にはa-Si層105と同一工程で作製された同一層からなる層105が形成されており、層105上にはnSi層106と同一工程で作製された同一層からなる層106が形成されている。層106上にはソース電極107aと同一工程で作製された同一層からなるソース線107cが形成されており、ソース線107cは配線101aと交差している。つまり、配線101aとソース線107cとの間には、絶縁膜102、層104、絶縁膜108a、絶縁膜108b、層105および層106が形成されている。これにより、配線101aとソース線107cとの距離を長くすることができる。従って、配線の交差部における寄生容量を低減することができる。例えばScanLineあるいはCsラインとVideoLineの交差部における寄生容量を低減できる。実施の形態2図2Aは、本発明の一態様に係るボトムゲート型TFTを示す断面図であり、図2Bは図2Aに示すA-B線に沿った断面図であり、図2Cは図2Aに示すC-D線に沿った断面図である。図2に示すTFTは、ゲート電極101とソース電極107aおよびドレイン電極107bそれぞれとの間に生じる寄生容量を低減するための膜として保護膜を用いずにパッシベーション膜を用いる点で図1に示すTFTと異なる。言い換えると、図2に示すTFTでは、寄生容量を低減するための膜としてパッシベーション膜と同一膜で且つ同一材料からなる膜を設けている点が図1と異なる。以下に異なる点について詳細に説明する。μc-Si層104上およびゲート絶縁膜102の上にはパッシベーション膜108aが形成されている。パッシベーション膜108aは、ソース電極107aおよびドレイン電極107bを形成する際のエッチングダメージからμc-Si層104を保護するためのものである。パッシベーション膜108aは、μc-Si層104を形成した後に、一旦大気に暴露し、半導体層に加工した後で成膜されることになる。このため、μc-Si層104のバックチャネル部の清浄度を高めるために、パッシベーション膜108aの成膜前の処理として、μc-Si層104に水素プラズマ処理、サイクル洗浄処理等を行うことが好ましい。なおパッシベーション膜108aはSiNx膜によって形成されることが好ましい。パッシベーション膜108aには、μc-Si層104上に位置する第1および第2の開口部108c,108dが形成されている。第1、第2の開口部108c,108d内およびパッシベーション膜108a上にはi-Si層としてa-Si層105が形成されており、a-Si層105は第1および第2の開口部108c,108d内でμc-Si層104と接触している。図2に示すボトムゲート型TFTによれば、μc-Si層104とソース電極107aおよびドレイン電極107bそれぞれとの間にはa-Si層105、nSi層106およびパッシベーション膜108aが設けられ、ソース電極107aおよびドレイン電極107bそれぞれとμc-Si層104とが接しない構造となっている。これにより、TFTがオフ状態においてもソース電極およびドレイン電極間にリーク電流オフリーク電流が流れるのを低減できる。また、ゲート電極101とソース電極107aおよびドレイン電極107bそれぞれとの間に、ゲート絶縁膜102、パッシベーション膜108aおよびa-Si層105が設けられることにより、ゲート電極101とソース電極107aおよびドレイン電極107bそれぞれとの重畳部に生じる寄生容量を低減できる。図4Cは、図2に示すTFTと同一基板上に形成された配線部を示すものであって図4Bに対応する場所の断面図である。図4Cに示す配線部においては、保護膜108bがない点で図4Bの配線部と異なる。図4Cに示す配線部によれば、配線101aとソース線107cとの間に、絶縁膜102、層104、絶縁膜108a、層105および層106を形成することにより、配線101aとソース線107cとの距離を長くすることができる。これにより、配線の交差部における寄生容量を低減することができる。実施の形態3図3Aは、本発明の一態様に係るボトムゲート型TFTを示す断面図であり、図3Bは図3Aに示すA-B線に沿った断面図であり、図3Cは図3Aに示すC-D線に沿った断面図である。図3に示すTFTは、パッシベーション膜を設けない構造である点で図1に示すTFTと異なる。以下に異なる点について詳細に説明する。μc-Si層104上およびゲート絶縁膜102の上には保護膜108bが形成されており、保護膜108bにはμc-Si層104上に位置する開口部108eが形成されている。なお保護膜108bはSiNx膜によって形成されることが好ましい。開口部108e内および保護膜108b上にはi-Si層としてa-Si層105が形成されており、a-Si層105は開口部108e内でμc-Si層104と接触している。ソース電極およびドレイン電極となる導電膜とともにnSi層106とa-Si層105をエッチングする際に、μc-Si層104にオーバーエッチングによる凹部ザグリ部が生じる。図3に示すボトムゲート型TFTによれば、μc-Si層104とソース電極107aおよびドレイン電極107bそれぞれとの間にはa-Si層105、nSi層106およびCS108bが設けられ、ソース電極107aおよびドレイン電極107bそれぞれとμc-Si層104とが接しない構造となっている。これにより、TFTがオフ状態においてもソース電極およびドレイン電極間にリーク電流オフリーク電流が流れるのを低減できる。また、ゲート電極101とソース電極107aおよびドレイン電極107bそれぞれとの間に、ゲート絶縁膜102、保護膜108bおよびa-Si層105が設けられることにより、ゲート電極101とソース電極107aおよびドレイン電極107bそれぞれとの重畳部に生じる寄生容量を低減できる。図4Dは、図3に示すTFTと同一基板上に形成された配線部を示すものであって図4Bに対応する場所の断面図である。図4Dに示す配線部においては、パッシベーション膜108aがない点で図4Bの配線部と異なる。図4Cに示す配線部によれば、配線101aとソース線107cとの間に、絶縁膜102、層104、絶縁膜108b、層105および層106を形成することにより、配線101aとソース線107cとの距離を長くすることができる。これにより、配線の交差部における寄生容量を低減することができる。実施の形態4本実施の形態では、本発明の一態様に係るボトムゲート型TFTの作製方法について、図5A乃至Eを参照して説明する。図5Aに示すように、基板100上にゲート電極101およびゲート線または共通配線のような配線図4B参照を形成する。詳細には、基板100上にスパッタ装置を用いてゲート電極および配線用の導電膜を成膜する。導電膜としてはTi、Al、Mo、W、Cu、Cr、Ni、TiNなどを用いても良いし、これらの積層構造としても良く、例えばTi、Al、Tiを順に積層した積層構造としても良い。次いで、この導電膜をパターニングしてゲート電極101およびゲート線図示せずを形成する。なお、ゲート電極101と、基板との密着性向上を目的として、上記の金属材料の窒化物膜を、基板と、ゲート電極101との間に設けてもよい。また、基板としては、透明ガラス基板、セラミック基板等を用いることができる。ゲート電極101の側面は、テーパー形状とすることが好ましい。これは、後の工程で、ゲート電極101上に形成されるゲート絶縁膜、シリコン膜及び配線が、ゲート電極101の段差箇所において切断されないようにするためである。ゲート電極101の側面をテーパー形状にするためには、レジストで形成されるマスクを後退させつつエッチングを行えばよい。次に、プラズマCVD装置を用いて、ゲート電極101を覆うゲート絶縁膜102を成膜する。次に、図5Bに示すように、第1のゲート絶縁膜および第2のゲート絶縁膜図示せずがこの順に積層されたゲート絶縁膜102を成膜し、ゲート絶縁膜102上に半導体層としてのμc-Si層104を成膜し、μc-Si層104上にパッシベーション膜108aを成膜する。第1のゲート絶縁膜はSiNx膜を用いることができ、第2のゲート絶縁膜はSiOx膜を用いることができる。μc-Si層104は大気に触れると酸化しやすいので全てプラズマCVD装置の真空チャンバー内で連続的に処理するのが好ましい。真空チャンバーは1つのチャンバーを用いても良いし、複数のチャンバーを用いても良い。第2のゲート絶縁膜であるSiOx膜は50nm以下の膜厚が好ましく、より好ましくは10nm以下の膜厚である。第1のゲート絶縁膜であるSiNx膜の成膜後にプラズマ酸化処理を行うことによって10nm以下のSiOx膜を第1のゲート絶縁膜上に形成できる。プラズマ酸化処理としては、N2O、O2、H2OなどOを含む酸化性ガスのプラズマを用いても良いし、酸化性ガスにH2を混合した混合ガスのプラズマを用いても良いし、酸化性ガスにヘリウム、アルゴン、ネオン、クリプトン、キセノン等の希ガスを混合した混合ガスのプラズマを用いても良い。μc-Si層104はSiOx膜上の方がSiNx膜上よりも結晶化率を高く出来るし、密着性も良い。μc-Si層104は、第1のμc-Si層と、その上に形成された第2のμc-Si層によって構成されている。以下に、第1および第2のμc-Si層の作製方法について詳細に説明する。第1のμc-Si層は、混相粒を有し、混相粒の粒密度面内における混相粒の存在割合が低く、混相粒の粒径の均一性が高く、且つ混相粒の結晶性が高いことが好ましい。このため、第1のμc-Si層は、混相粒が隣接せず、隣り合う混相粒の間に隙間を有するものも含まれる。第1のμc-Si層の厚さは、1nm以上10nm以下であることが好ましく、混相粒が隣接せず、隣り合う混相粒の間に隙間を有する部分は、隣接しない混相粒の最も低い高さが1nm以上であり且つ最も高い高さが10nm以下であることが好ましい。なお、混相粒は、アモルファスシリコン領域と、シリコン単結晶とみなせる微小結晶であるシリコン結晶子を複数有する。また、混相粒は双晶を有する場合もある。第1のμc-Si層は、プラズマCVD装置の処理室内において、核となる混相粒を形成し、且つ混相粒の粒密度が低く、且つ混相粒の結晶性が高くなるような第1の条件を用いて、原料ガスとしてシリコンを含む堆積性気体と、水素とを混合し、グロー放電プラズマにより形成する。または、シリコンを含む堆積性気体と、水素と、ヘリウム、ネオン、クリプトン等の希ガスとを混合し、グロー放電プラズマにより形成する。ここでは、処理室内の圧力を67Pa以上50000Pa以下0.5Torr以上375Torr以下とする第1の条件により、μc-Siを形成する。第1の条件における原料ガスの供給方法は、シリコンを含む堆積性気体の流量に対する水素の流量を50倍以上1000倍以下にして堆積性気体を希釈したガスを供給する方法である。なお、堆積温度は、室温~300°Cとすることが好ましく、より好ましくは150~280°Cとする。なお、プラズマCVD装置の上部電極及び下部電極の間隔は、プラズマが発生しうる間隔とすればよい。シリコンを含む堆積性気体の代表例としては、SiH4、Si2H6等がある。第1のμc-Si層の原料ガスに、ヘリウム、アルゴン、ネオン、クリプトン、キセノン等の希ガスを混合することで、第1のμc-Si層の成膜速度が高まる。また、成膜速度が高まることで、第1のμc-Si層に混入される不純物量が低減するため、第1のμc-Si層の結晶性を高めることができる。このため、薄膜トランジスタのオン電流及び電界効果移動度が高まると共に、スループットを高めることができる。第1のμc-Si層を形成する際のグロー放電プラズマの生成は、3MHzから30MHz、代表的には13.56MHz、27.12MHzのHF帯の高周波電力、または30MHzより大きく300MHz程度までのVHF帯の高周波電力、代表的には、60MHzを印加することで行われる。なお、プラズマを生成させるパワーは、シリコンを含む堆積性気体の流量に対する水素の流量の比に合わせて適宜選択することが好ましい。次に、第1のμc-Si層上に第2のμc-Si層を形成する。第2のμc-Si層は、シリコン結晶子及びアモルファスシリコンを含む混相粒を有し、第1のμc-Si層の混相粒の隙間を埋めつつ、且つ結晶成長を促す条件で形成することが好ましい。なお、第2のμc-Si層の厚さは、30nm以上100nm以下が好ましい。第2のμc-Si層は、プラズマCVD装置の処理室内において、第2の条件により、原料ガスとしてシリコンを含む堆積性気体と、水素とを混合し、グロー放電プラズマにより形成する。または、第2の条件により、シリコンを含む堆積性気体と、水素と、ヘリウム、ネオン、クリプトン等の希ガスとを混合し、グロー放電プラズマにより形成する。ここでは、シリコンを含む堆積性気体の流量に対する水素の流量を100倍以上2000倍以下にして堆積性気体を希釈し、且つ処理室内の圧力を1333Pa以上50000Pa以下10Torr以上375Torr以下とする第2の条件により、μc-Siを形成する。この結果、第2のμc-Si層は、非晶質半導体に対する結晶領域の割合が増加し、結晶性が高まる。このときの堆積温度は、室温~300°Cとすることが好ましく、より好ましくは150~280°Cとする。なお、プラズマCVD装置の上部電極及び下部電極の間隔は、プラズマが発生しうる間隔とすればよい。また、第1のμc-Si層の混相粒の隙間に、新たに第2のμc-Si層の混相粒が発生することで、混相粒の大きさが小さくなってしまうため、第1のμc-Si層の混相粒の発生頻度に対して、第2のμc-Si層の混相粒の発生頻度は少ない方が好ましい。第2のμc-Si層の原料ガスに、ヘリウム、アルゴン、ネオン、クリプトン、キセノン等の希ガスを混合することで、第1のμc-Si層と同様に、第2のμc-Si層の結晶性を高めることができる。このため、薄膜トランジスタのオン電流及び電界効果移動度が高まると共に、スループットを高めることができる。第2のμc-Si層を形成する際の、グロー放電プラズマの生成は、第1のμc-Si層の条件を適宜用いることができる。なお、第1のμc-Si層及び第2のμc-Si層のグロー放電プラズマの生成は、同じ条件であることでスループットを向上させることができるが、異なっていてもよい。第1のμc-Si層及び第2のμc-Si層は、μc-Siで形成される。ここで、微結晶半導体とは、ギブスの自由エネルギーを考慮すれば非晶質と単結晶の中間的な準安定状態に属するものである。すなわち、自由エネルギー的に安定な第3の状態を有する半導体であって、短距離秩序から中距離秩序を有し、結晶粒界、双晶境界、転位、欠陥、格子歪みを有する。柱状または針状あるいは逆錐状の結晶が下地層表面に対して法線方向に成長している。代表例としてのμc-Siは、そのラマンスペクトルが単結晶シリコンを示す520cm-1よりも低波数側に、シフトしている。即ち、単結晶シリコンを示す520cm-1とアモルファスシリコンを示す480cm-1の間にμc-Siのラマンスペクトルのピークがある。また、未結合手ダングリングボンドを終端するため水素またはハロゲンを少なくとも1原子またはそれ以上含んでいる。さらに、ヘリウム、アルゴン、クリプトン、またはネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで、安定性が増し良好なμc-Siが得られる。このようなμc-Siに関する記述は、例えば、米国特許4,409,134号で開示されている。本実施の形態により、混相粒の隙間を低減することで結晶性を高めたμc-Si層を作製することができる。また、第1のμc-Si層上に第2のμc-Si層を積層する2ステップの成膜法を用いることで、混相粒と混相粒の隙間を効果的に埋めて高い膜密度を保ちつつ、粒径が大きく結晶性の高いμc-Si層を作製することができる。その結果、電界効果移動度を向上させることができ、より良いデバイスを実現することが可能となる。なお、本実施の形態では、第1のμc-Si層上に第2のμc-Si層を積層する2ステップの成膜法によりμc-Si層を形成しているが、この2ステップの成膜法は必須ではなく、1ステップまたは3ステップの成膜法によりμc-Si層を形成しても良い。また、本実施の形態による第1の条件および第2の条件の少なくとも一方における原料ガスの供給方法を以下のようなサイクルフローに変更して実施することも可能である。なお、以下には第1の条件における原料ガスの供給方法をサイクルフローにする場合について説明するが、第2の条件における原料ガスの供給方法をサイクルフローにする場合も以下の説明と同様である。第1の条件における原料ガスの供給方法は、シリコンを含む堆積性気体の流量に対する水素の流量を50倍以上1000倍以下にして堆積性気体を希釈したガスを供給と、当該ガスの堆積性気体の流量より低く、且つ第2のゲート絶縁膜上へのシリコンの堆積より第2の絶縁膜上に堆積したシリコンのエッチングが優位となる堆積性気体の流量にしたガスの供給を交互に行うものである。なお、エッチングが優位となる堆積性気体の流量は0sccmを含む。このときの堆積温度は、室温~300°Cとすることが好ましく、より好ましくは150~280°Cとする。なお、プラズマCVD装置の上部電極及び下部電極の間隔は、プラズマが発生しうる間隔とすればよい。第1の条件における原料ガスの供給方法は、グロー放電プラズマの生成中、シリコンを含む堆積性気体を高流量と低流量に交互に変化させる方法である。堆積性気体が低流量で供給される期間は、第2のゲート絶縁膜上へのシリコンの堆積より第2のゲート絶縁膜上に堆積したシリコンのエッチングが優位となるのに対し、堆積性気体が高流量で供給される期間は、第2のゲート絶縁膜上に堆積したシリコンのエッチングより第2のゲート絶縁膜上へのシリコンの堆積が優位となる。従って、堆積性気体が低流量で供給される期間に、水素ガスによってアモルファスシリコン成分を選択的にエッチングしつつ、堆積性気体が高流量で供給される期間に混相粒を成長させる。この繰り返しにより、アモルファスシリコン成分が少なく、結晶性の高い第1のμc-Si層を得ることができる。また、堆積性気体を高流量で供給することで、新たな混相粒が第2のゲート絶縁膜上に発生し、既に第2のゲート絶縁膜上に堆積している混相粒はより大きくなる。堆積性気体を低流量で供給することで、発生したばかりの小さな混相粒がエッチングされて除去されるが、既に第2のゲート絶縁膜上に堆積していてやや大きな混相粒は残される。この繰り返しにより、粒径の小さい混相粒が少なくなり、粒径が大きくて粒径が揃い、粒径の均一性が高い混相粒を多く有する第1のμc-Si層を得ることができる。このように第1の条件を用いて形成することで、結晶成長が促進され、混相粒の結晶性が高まる。即ち、混相粒に含まれる結晶子の大きさが増大する。また、隣り合う混相粒の間に隙間ができ、混相粒の粒密度が低下する。また、上記の堆積性気体を高流量と低流量に交互に変化させる原料ガスの供給方法を用いることにより、堆積性気体の流量を変化させずに一定流量で供給する場合に比べて、第2のゲート絶縁膜上に堆積される混相粒の粒径が大きくなり、混相粒の均一性が高く、混相粒の結晶性がより高くなる。また、前述したように、第1のμc-Si層を形成する際に、堆積性気体を高流量と低流量に交互に変化させる原料ガスの供給方法を用いることで、堆積性気体の流量を変化させずに一定流量で供給する場合に比べて、第2のゲート絶縁膜上に堆積される混相粒の粒径が大きくなり、混相粒の結晶性がより高くなる。そして、第1のμc-Si層上に第2のμc-Si層を積層する2ステップの成膜法を用いることで、混相粒と混相粒の隙間を効果的に埋めて高い膜密度を保ちつつ、粒径が大きく結晶性の高いμc-Si層を作製することができる。その結果、電界効果移動度を向上させることができ、より良いデバイスを実現することが可能となる。パッシベーション膜108aは例えばSiNxを用いても良いし、SiOx、SiNxの順に積層した積層膜を用いても良い。この積層膜のSiOx薄膜は、μc-Si膜の成膜後にプラズマ酸化処理を施して形成しても良い。これにより、SiNxとμc-Si層との密着性が向上する。次に、フォトリソグラフィ工程によりレジストで形成される第1のレジストマスク図示せずを形成し、当該第1のレジストマスクを用いて、パッシベーション膜108a、μc-Si層104およびゲート絶縁膜をエッチング加工することにより、ゲート絶縁膜102上にはゲート電極101の上方に位置する半導体層としてのμc-Si層104およびパッシベーション膜108aが形成される図5B参照。パッシベーション膜108aはμc-Si層104と同様の上面形状となる。次に、図5Cに示すように、パッシベーション膜108aおよびゲート絶縁膜102の上に保護膜108bを形成する。次に、図5Dに示すように、フォトリソグラフィ工程によりレジストで形成される第2のレジストマスク図示せずを形成し、当該第2のレジストマスクを用いて、保護膜108bおよびパッシベーション膜108aをエッチング加工することにより、保護膜108bおよびパッシベーション膜108aにはμc-Si層104上に位置する第1および第2の開口部108c,108dが形成される。次に、図5Eに示すように、第1、第2の開口部108c,108d内および保護膜108bの上に、プラズマCVD装置を用いて、i-Si層としてのa-Si層105、nSi層106を成膜する。a-Si層105はオフリーク電流を低減するためのバッファー層として形成される。a-Si層105を形成する理由は、オフリーク電流を低減するためにはバンドギャップが広いアモルファス相が必要だからである。a-Si層105およびnSi層106は、プラズマCVD装置の処理室内において、シリコンを含む堆積性気体と、水素を含む気体とを混合し、グロー放電プラズマにより形成する。μc-Si層104とa-Si層105の間の界面を良好に接続させるためには成膜ガス種にH2を多く用いた条件すなわち高水素希釈条件を用いると良い。詳細には、a-Si層105を形成する条件の代表例は、シリコンを含む堆積性気体の流量に対する水素の流量が10~100倍程度とすることが好ましく、例えばH2/SiH4比が10~100程度とすることが好ましい。なお、通常のアモルファスシリコン膜を形成する条件の代表例は、シリコンを含む堆積性気体の流量に対する水素の流量は0~5倍である。圧力RFパワー温度などにより適した水素希釈比は異なるが、半導体層としてのμc-Si層104上に位置するa-Si層105では厚さ10~50nm程度好ましくは20~40nmの領域が結晶成長し、それより厚い領域がアモルファスに変化する程度の水素希釈比に調整すると良い。このようにすると、μc-Si層104とa-Si層105の間の界面において、結晶成長している領域、及び欠陥が少なく、価電子帯のバンド端における準位のテール裾の傾きが急峻である秩序性の高いシリコン膜で形成されるa-Si層105を形成することができる。結晶成長している領域は凹凸状であり、凸部はμc-Si層104からnSi層106に向かって、先端が狭まる凸部の先端が鋭角である凸状錐形状である。なお、結晶成長している領域の形状は、μc-Si層104からnSi層106に向かって幅が広がる凸状逆錐形状であってもよい。また、保護膜108b上でa-Si層105を結晶成長させると、下方にゲート電極101が存在しない領域にμc-Si層104が成長するため、基板側から光液晶ディスプレイ表示用のバックライトを当てた際に大きなオフリーク電流が発生してしまう。そのため、バッファー層であるa-Si層105の過剰な結晶成長を抑制するために成膜ガス種にNH3を少量添加して成膜してもよい。nSi層106は、プラズマCVD装置の処理室内において、原料ガスとしてシリコンを含む堆積性気体と、水素と、ホスフィン水素希釈またはシラン希釈とを混合し、グロー放電プラズマにより形成する。シリコンを含む堆積性気体を水素で希釈して、リンが添加されたアモルファスシリコン、またはリンが添加された微結晶シリコンを形成する。次に、スパッタ装置、CVD装置または真空蒸着装置を用いてソース電極、ドレイン電極およびソース線となる導電膜110を成膜する。この導電膜110はゲート電極101を形成する際の導電膜と同じ構成でよい。次に、フォトリソグラフィ工程によりレジストで形成されるレジストマスク図示せずを形成し、当該レジストマスクを用いて導電膜110をエッチングする。これにより、図1Bに示すようなソース電極107a及びドレイン電極107b並びにソース線が形成され、ソース線は配線ゲート線または共通配線と交差している図4B参照。導電膜のエッチングはドライエッチングまたはウェットエッチングを用いることができる。この導電膜をエッチングする際に導電膜とともにnSi層106とa-Si層105をエッチングする。半導体層としてのμc-Si層104は保護膜108bにより保護されるためエッチングされない。次に、露出した保護膜108b、nSi層106およびa-Si層105、並びにソース電極107a、ドレイン電極107bを覆う図示せぬ保護絶縁膜パッシベーション膜を形成する。"