埋め込み絶縁層3、BOXによってベース基板2から隔離された半導体材料の薄い層1を含むSeOISemiconductor-On-Insulator基板上に作製された半導体デバイスであって、前記デバイスは、前記薄い層内に第1の伝導領域1、D1、S、Eと、前記ベース基板内に第2の伝導領域5、BL、SL、ILとを含み、接触I1、I2、IN、IPは前記絶縁層を貫通して前記第1の領域と前記第2の領域を接続することを特徴とするデバイス。前記第1の領域はドレイン領域D1またはソース領域Sであり、前記第2の領域は埋め込みビットラインBLまたは埋め込みソースラインSLに属することを特徴とする請求項1に記載のデバイス。前記薄い層に電界効果トランジスタのソース領域とチャネル領域とを含み、前記第1の領域はバイポーラトランジスタの前記エミッターE、前記ソース領域によって形成される前記バイポーラトランジスタの前記ベースおよび前記チャネル領域によって形成されるバイポーラトランジスタの前記コレクタを構成し、前記第2の領域は埋め込み注入ラインILに属することを特徴とする請求項1に記載のデバイス。前記第2の領域はバックコントロールゲート領域であり、前記第1の領域はバックコントロールゲートドライブラインに属することを特徴とする請求項1に記載のデバイス。前記接触はドープされた半導体内部接続材料によって形成されることを特徴とする請求項1乃至4のいずれか1項に記載のデバイス。前記接触は、前記第1の領域4と同じ型の導電性である下部領域9を有し、上部領域8は逆の型の導電性であることを特徴とする請求項1乃至5のいずれか1項に記載のデバイス。前記上部領域と前記下部領域との境界は前記絶縁層と同じレベルに位置することを特徴とする請求項6に記載のデバイス。前記上部領域と前記下部領域との境界は前記第1の領域上の前記薄い層と同じレベルに位置することを特徴とする請求項6に記載のデバイス。埋め込み絶縁層3、BOXによってベース基板2から隔離された半導体材料の薄い層1を含むSeOISemiconductor-On-Insulator基板上に作製された半導体デバイスを製作するプロセスであって、前記デバイスは、前記薄い層内に第1の伝導領域1、D1、S、Eと、前記ベース基板内に第2の伝導領域5、BL、SL、ILとを含み、接触I1、I2、IN、IPは前記絶縁層を貫通して前記第1の領域と前記第2の領域を接続することを特徴とするプロセス。前記接触を形成するために、前記半導体基板内に、前記絶縁層を越えて、前記第1の領域を貫通し、前記第2の領域に到達するまで延びている溝6を形成するために前記半導体基板をエッチングするステップと、内部接続材料によって前記溝を充填するステップとが実行されることを特徴とする請求項9に記載のステップ。前記内部接続材料は事前にドープされた半導体材料であることを特徴とする請求項10に記載のステップ。前記内部接続材料は半導体材料であり、前記溝内の前記半導体材料にドーピングするステップを更に含むことを特徴とする請求項11に記載のステップ。前記溝内の前記半導体材料にドーピングするステップは、前記溝内にドーパントを拡散させるアニーリング工程によって実行されることを特徴とする請求項12に記載のステップ。前記溝の上部領域8と下部領域9が逆の型にドーピングされていることを特徴とする請求項11乃至13のいずれか1項に記載のステップ。前記上部領域と前記下部領域との境界は前記絶縁層と同じレベルに位置することを特徴とする請求項14に記載のステップ。前記上部領域と前記下部領域との境界は前記第1の領域上の前記薄い層と同じレベルに位置することを特徴とする請求項14に記載のステップ。本発明の対象は、簡潔な方法で、SeOI基板上の半導体デバイスの半導体領域に接続するラインを提供することである。特に、本発明の目的は、デバイスのフットプリントを制限し、金属接続の使用を制限することである。このために、本発明は、半導体領域を、SeOI基板内の絶縁層からは反対の側に位置している他の半導体領域に、絶縁層を貫通して接続を使用して接続することを提案する。よって、SeOI基板上の薄い層内に位置する第1の半導体領域を考慮する場合、この第1の領域は、絶縁層を貫通する接続によって、埋め込み絶縁層の真下のベース基板内の第2の半導体領域によって形成されるアクセスラインに接続される。反対に、ベース基板内に位置する第1の半導体領域を考慮する場合、この第1の領域は、絶縁層を貫通する接続によって、埋め込み絶縁層の上の薄い層内の第2の半導体領域によって形成されるアクセスラインに接続される。第1の状況は、たとえば、FETトランジスタのドレイン領域またはソース領域タイプの薄い層内の第1の領域に関する。よって本発明は、絶縁層の真下のベース基板内にビットラインBLまたはソースラインSLを埋め込むことを可能にする。第1の状況はまた、FETトランジスタのチャネルに電荷を注入するためにFETトランジスタに関係するバイポーラトランジスタのエミッター領域タイプの薄い層内の第1の領域に関する。よって本発明は、絶縁層の真下のベース基板内のエミッター領域に注入ラインILを埋め込むことを可能にする。第2の状況は、たとえば、FETトランジスタのチャネルに面する絶縁層の真下に位置するバックコントロールゲート領域タイプのベース基板内の第1の領域に関する。よって本発明は、バックコントロールゲートドライブラインによってSeOI基板の全面表面を介してこの埋め込みバックコントロールゲートにアクセスすることを可能にする。本発明の文面では、表現半導体領域の間の接続は、同じタイプの導電性を有する半導体領域間のオーミック接合と、反対のタイプの導電性を有する半導体領域間のpn接合との両方を意味する。図1から3は、埋め込み絶縁層によってベース基板から離された半導体材料の薄い層を含むSeOISemiconductor-On-Insulator基板上、望ましくはSOISilicon-On-Insulator基板上に作製される本発明の第1の側面の1つの可能な実施形態に従う半導体デバイスの断面図を示す。絶縁層はたとえばBOXburiedoxide層、典型的にはSiO2層である。ここでは半導体デバイスはDRAMメモリセルDRAMはダイナミックランダムアクセスメモリを表すである。メモリセルは、ソースS、ドレインD1、フローティングチャネルC1を有するFETトランジスタを含む。ゲート誘電層およびコントロールゲート電極は順番にフローティングチャネルC1上に堆積する。ドレインD1およびソースSは、FETトランジスタが十分枯渇するように、埋め込み酸化層BOXと接していることが望ましい。よってソースSは2つの隣接したメモリセルの間を占有することがあるよってこれはドレインD2およびチャネルC2を有するFETトランジスタのソース領域としての機能を果たす。この占有は、メモリセルのフットプリントが減少することを可能にする。ドレインD1はビットラインBLに、ソースSはソースラインSLに、コントロールゲートはワードラインWL1に接続される。図1に示す実施形態の文面内では、薄い層内ではドレインD1は第1の半導体領域たとえばnpn-FETトランジスタの場合、nドープを構成し、ドレインD1は、絶縁層BOXを貫通した接触I1によって、絶縁層BOXの真下のベース基板内に埋め込まれたビットラインBLに接続される。ビットラインBLは従って、ベース基板内に第2の半導体層を形成する。図1に示されるように、ビットラインBLは特に、ドレイン領域のそれぞれから提供される絶縁層を貫いてドレイン領域D1、D2がメモリアレイの1行上に沿うように接続するように位置されることがある。図2に示される実施形態の文面において、ソースSは薄い層内に第1の半導体領域たとえばnpn-FETトランジスタの場合、nドープを構成し、ソースSは、絶縁層BOXを貫通した接触INによって、絶縁層BOXの真下のベース基板内に埋め込まれたソースラインSLに接続される。ソースラインSLは従って、ベース基板内に第2の半導体層を形成する。ソースラインSLは特に、ソース領域のそれぞれから提供される絶縁層を貫いてソース領域がメモリアレイの1行上に沿うように接続するように位置されることがある。埋め込みソースラインSLはよってワードラインWL1、WL2に平行である。図3に示される実施形態の文面において、ベースはFETトランジスタのソースSによって形成され、コレクタはトランジスタのチャネルC1によって形成される、バイポーラトランジスタは、チャネルC1に電荷を注入するためにFETトランジスタに関連付けられる。バイポーラトランジスタは薄い層内に第1の半導体領域たとえばnpn-FETトランジスタの場合、pドープを構成するエミッターEを有する。エミッターEは絶縁層BOXを貫通した接触IPによって、絶縁層BOXの真下のベース基板内に埋め込まれた注入ラインILに接続される。注入ラインILは従って、ベース基板内に第2の半導体層を形成する。図1から3に示された例において、薄い層内の第1の領域および第2の領域は同じタイプ図1、2ではn、図3ではpの導電性を有し、よって内部接続I1、I2、IN、IPは同じタイプの導電性を有する半導体材料によって提供される。ドープされた半導体材料を用いたアクセスラインを提供することは、金属接続の使用を避けることが理解される。さらに、これらラインを埋め込むことは全面表面上の表面を自由にする。この構造は、埋め込みアクセスラインが複数のメモリセルの真下に延びることができる限り、比較的柔軟性があり、単一の接続はラインよって複数のセルに対応する必要がある。埋め込みライン図1ではビットライン、図2ではソースライン、図3では注入ラインは、ダイオードを生成するために、外側の強調された孤立としての役割を果たすため、逆の導電性の井戸Wによってベース基板から孤立しているのが望ましい。しかし、本発明は、第1の領域と第2の領域とが逆の導電性である場合にも拡張する。この場合、接触はp-n接合を提供できる。接触は第1の領域と同じ導電性の上部領域と、第2の領域と同じ導電性の下部領域とを有する。ほかの実施形態において、接触は金属の性質の材料、とくにシリサイドたとえばWSiO2によって提供されても良い。メモリトランジスタは図1、2、3に示されていたとしても、本発明はロジックMOSトランジスタの間の接続のすべてのタイプに適応できることは明らかであることに注目されたい。本発明の第1の側面に関する半導体デバイスの様々な実施形態は、図4から9を参照しながら、以下に記述される。図4は、埋め込み絶縁層3によってベース基板2から隔離された薄い層1を含むSeOI基板を示す。薄い層1は概して、デバイスが十分枯渇させられたか部分的に枯渇させられたかに依存して、数nmから数10nmの間の厚さを有する。絶縁層3は1nmから数10nmの間の厚さを有する。第1の半導体領域4は絶縁層上の薄い層1内に位置し、第2の半導体領域5は絶縁層の下のベース基板内に位置する。第1および第2の領域4、5は以下に示す内部接続形成前に提供される必要はなく、この形成の間、または内部接続が形成されてから提供されても良い。図5を参照すると、半導体基板は埋め込み絶縁層を超えて、第1の領域4を貫通し、第2の領域5に到達するまで延びた溝6を内部に形成するためにエッチングされる。図6に示すように、溝6は内部接続材料7によって充填されている。内部接続材料は金属たとえばシリサイド:WSiO2であってよい。よって、オーミック接続が絶縁層を貫通して第1の層4と第2の層5との間に形成される。内部接続材料は半導体材料であることが望ましく、典型的にはSeOI基板の薄い層と同じ材料である。SeOI基板においてたとえば、溝を埋めるためにSeOI基板の表面上にアモルファスまたは多結晶シリコンを堆積させる。代わりに、シリコンの原子層をALDatomiclayerdepositionによって堆積させても良い。次に、リソグラフィーマスクがSeOI基板の表面上に位置し、マスクは保持することを望まれる領域を覆う。領域に覆われられていない堆積した材料はエッチングされる図7a。変形型として図7b、リソグラフィーマスクは使用されず、RIEreactiveionetching型の局所エッチング工程が施され、基板の表面のすべての堆積された材料が取り除かれている。堆積される材料はドープされるのが望ましい。よって、接続される領域がどちらもn型導電性図1、2またはどちらもp型導電性図3である場合、堆積される材料はそれぞれnまたはp型導電性である。よって方法は2つの経路を要求することに注意されたい:一つはある溝をnSiで充填し、もう1つは他の溝をpSiで充填することである。よって短絡の危険を回避するためにリソグラフィーマスクを使用することが望ましい。この点で、金属内部接続の作製は1つの充填されたパスのみを要求することに注意されたい。変形型として、材料を順番にドープしても良い。接続する2つの領域が同じ導電性のタイプを有する場合、第1の領域、絶縁層および第2の領域に位置する溝の領域は同じタイプのドーピングをなされる。第1の領域4がSeOI基板の全面表面に接続されていない、図8に示す場合、溝の上部領域8および下部領域9は逆の導電性を有し、上部領域と下部領域の境界は第1の領域4上の薄い層1と同じレベルに位置する。よって接続する領域がp型の場合、溝の下部領域はp型であり、第1の領域4上の上部領域はn型であり、接点は薄い単結晶層内に作られる。逆の型のこれら導電性は、示された例においては、上部領域にn型ドーピングを、下部領域にp型ドーピングを、注入またはエピタキシによって得ることができる。本発明はまた、pn接合型の、逆の型の導電性を有する、接続する第1および第2の領域の図9に示す場合に拡張する。詳細は述べたように、溝内に、逆の導電性型の上部領域8と下部領域9を形成する上部領域は第1の領域と同じ型、たとえばn型の導電性を有し、下部領域は第2の領域と同じ型、たとえばp型の導電性を有する。溝の上部領域と下部領域の境界はpn接合の位置を定める。この接合は絶縁層と同じレベルになるよう選択されるのが望ましい。溝がドープされていない半導体材料で充填された場合、第1の領域4および第2の領域5から接触にドーパントが拡散するため、アニーリング工程を施すことができることに注意されたい。第1の領域4および第2の領域5のドーピングのレベルは、接触に向かってドーピングのレベルの希釈を考慮するために、最初は非常に高くなければならない1020のオーダー。領域4および5が同じ極性の場合、オーミックコンタクトが生成される。逆に、領域4および5が逆にドープされていると、ダイオードが生成される。こうして生成されたダイオードは特に、注入のための4番目のドライブ電極を形成することによってメモリセルのバイポーラトランジスタに関連付けることができ図3、よってメモリセルを書き込み、消去のためにより低い電圧で操作することができる。