"外部クロック信号を受け取る第1の端子と、前記第1の端子に接続され、前記外部クロック信号に応じて内部クロック信号を発生するクロック発生回路と、複数のワード線及び複数のビット線と、前記複数のビット線にそれぞれ接続された複数の増幅回路と、テスト動作時に、第1の期間の間、前記複数のワード線のうちの1又は複数のワード線を前記内部クロック信号に応じて選択状態と非選択状態とを繰り返すように制御し、かつ、前記第1の期間の間、前記複数の増幅回路を活性状態に維持し、通常動作時には、前記複数のワード線のうち1又は複数のワード線の選択状態と非選択状態との切り換えに応じて前記複数の増幅回路の活性状態と非活性状態とを切り換えるように制御する制御部と、を備えることを特徴とする半導体装置。前記制御部は、外部から供給されるアクトコマンドに応じて前記複数の増幅回路を活性状態にするとともに、外部から供給されるプリチャージコマンドに応じて前記複数の増幅回路を非活性状態に制御し、前記アクトコマンドが供給されてから前記プリチャージコマンドが供給されるまでの間にテストモードセットコードが供給されると、テストモードリセットコードが供給されるまで、前記複数のワード線のうちの1又は複数のワード線を前記内部クロック信号に応じて選択状態と非選択状態とを繰り返すように制御する、ことを特徴とする請求項1に記載の半導体装置。前記制御部は、前記アクトコマンドに応じて活性レベルとされ、前記プリチャージコマンドに応じて不活性レベルとされる行動作制御信号を出力する制御回路と、前記テストモードセットコードに応じて活性レベルとされ、前記テストモードリセットコードに応じて不活性レベルとされるテストモード信号を出力するテストモードレジスタと、前記複数のワード線のうちの1又は複数のワード線を選択状態又は非選択状態にするワード制御信号を出力する行制御回路と、を含み、前記行制御回路は、前記行動作制御信号が活性レベルであり、かつ前記テストモード信号が活性レベルのとき、前記内部クロック信号を論理反転させた信号を前記ワード制御信号として出力する、ことを特徴とする請求項2に記載の半導体装置。前記行制御回路は、前記内部クロックに応じて前記テストモード信号を通過又は阻止するスイッチ回路と、前記スイッチ回路を通過した前記テストモード信号のレベルをラッチするラッチ回路と、前記ラッチ回路にラッチされた前記テストモード信号が活性レベルのとき、前記内部クロックに応じてワード線テスト信号のレベルをローレベルとハイレベルとの間で交互に遷移させるNAND回路と、前記行動作制御信号を所定時間遅延させるタイミング調整用遅延回路と、前記タイミング調整用遅延回路によりタイミング調整された前記行動作制御信号が活性レベルのとき、前記ワード線テスト信号を前記ワード線制御信号として出力するNOR回路と、を含むことを特徴とする請求項3に記載の半導体装置。前記制御部は、外部から供給されるアクトコマンドに応じて前記複数の増幅回路を活性状態にするとともに、外部から供給されるプリチャージコマンドに応じて前記複数の増幅回路を非活性状態に制御し、前記アクトコマンドが供給されてから前記プリチャージコマンドが供給されるまでの間、前記複数のワード線のうちの1又は複数のワード線を、外部から繰り返し供給されるテストモードセットコードとテストモードリセットコードとに応じて選択状態と非選択状態とを繰り返すように制御する、ことを特徴とする請求項1に記載の半導体装置。前記制御部は、前記アクトコマンドに応じて活性レベルとされ、前記プリチャージコマンドに応じて不活性レベルとされる行動作制御信号を出力する制御回路と、前記テストモードセットコードに応じて活性レベルとされ、前記テストモードリセットコードに応じて不活性レベルとされるテストモード信号を出力するテストモードレジスタと、前記複数のワード線のうちの1又は複数のワード線を選択状態又は非選択状態にするワード制御信号を出力する行制御回路と、を含み、前記行制御回路は、前記行動作制御信号が活性レベルのとき、前記テストモード信号を論理反転させた信号を前記ワード制御信号として出力する、ことを特徴とする請求項5に記載の半導体装置。前記行動作制御信号を所定時間遅延させるタイミング調整用遅延回路と、前記タイミング調整用遅延回路によりタイミング調整された前記行動作制御信号が活性レベルのとき、前記ワード線テスト信号を論理反転させた信号を前記ワード線制御信号として出力するNOR回路と、を備えることを特徴とする請求項6に記載の半導体装置。上述したように、関連する半導体記憶装置では、内部周期設定回路にて発生させたクロック信号に同期する内部RAS信号φRASをRAS系制御回路へ供給する。その結果、外部のテスト装置の性能等によらず高速の試験を行うことができる。しかしながら、RAS系制御回路は、ロウデコーダのみならず、センスアンプ回路やビット線イコライズ/プリチャージ回路をも制御する回路である。つまり、関連する半導体記憶装置は、ディスターブ試験の際に、ワード線の選択動作とともに、センスアンプ回路の活性状態と非活性状態の切り替えやビット線イコライズ/プリチャージ回路の駆動をも実行する。換言すると、関連する半導体記憶装置では、ディスターブ試験の際にも、通常の読み出し動作や書き込み動作と同様の動作が実施される。したがって、関連する半導体記憶装置には、ディスターブ試験時の消費電力が大きいという問題点がある。ディスターブ試験時の大きな消費電力は、テスト装置、テスト冶具、及び半導体装置の内部配線チップ内配線の破損を招くおそれがある。本発明は、ディスターブ試験時の消費電力を低減できる半導体装置を提供しようとするものである。本発明の一実施の形態に係る半導体装置は、外部クロック信号を受け取る第1の端子と、前記第1の端子に接続され、前記外部クロック信号に応じて内部クロック信号を発生するクロック発生回路と、複数のワード線及び複数のビット線と、前記複数のビット線にそれぞれ接続された複数の増幅回路と、テスト動作時に、第1の期間の間、前記複数のワード線のうちの1又は複数のワード線を前記内部クロック信号に応じて選択状態と非選択状態とを繰り返すように制御し、かつ、前記第1の期間の間、前記複数の増幅回路を活性状態に維持し、通常動作時には、前記複数のワード線のうち1又は複数のワード線の選択状態と非選択状態との切り換えに応じて前記複数の増幅回路の活性状態と非活性状態とを切り換えるように制御する制御回路と、を備えることを特徴とする。本発明によれば、ディスターブ試験の際、制御回路が増幅回路を活性状態に維持したままにするので、ワード線を選択する毎にビット線イコライズ/プリチャージ回路を動作させる必要がなく、これによってディスターブ試験時の消費電力を低減することができる。以下、図面を参照して本発明の実施の形態について詳細に説明する。図1は、本発明の第1の実施の形態に係る半導体装置の概略構成を示すブロック図である。ここでは、半導体装置としてDRAMDynamicRandomAccessMemoryを想定しているが、本発明はこれに限られない。図示の半導体装置10は、クロック発生回路11、コマンドアドレスC/Aデコーダ12、モードレジスタ及びテストモードレジスタMRS/TMRS13、制御回路14、行制御回路15、列制御回路16、メモリセルアレイ17、ロウデコーダ18、センスアンプSA19、カラムデコーダ20及びデータ入出力部21を備えている。また、半導体装置10は、複数のクロック端子CK,/CK,CKE、複数の制御信号端子/CS,CA0~CA9及び複数のデータ端子DQ0~DQnを有している。クロック発生回路11は、クロック端子を介して外部から供給されるクロック信号CK及び/CKと、クロックイネーブル信号CKEとに応じて、半導体装置10内の各回路において用いられる内部クロック信号ICKを発生する。C/Aデコーダ12は、制御信号端子を介して外部から供給されるチップセレクト信号/CS及びコマンドアドレス信号CA0~CA9以下の説明において、これらの信号をまとめて制御信号と呼ぶ場合ありを受け取り、各種内部制御信号を発生する。各種内部制御信号には、アクティブコマンドACT、リード/ライトコマンドR/W、プリチャージコマンドPRE、オートリフレッシュコマンドREF、モードレジスタセットコマンドMRS及び内部アドレス信号X_add内部行アドレス信号,Y_add内部列アドレス信号などが含まれる。MRS/TMRS13は、C/Aデコーダ12から供給されるモードレジスタセットコマンドMRSに応じて、動作モード信号MS及びテストモード信号TMを発生する。制御回路14は、C/Aデコーダ12から供給される内部制御信号ACT,R/W,PRE,あるいはREF、及びMRS/TMRS13から供給される動作モード信号MSを受け取り、行動作制御信号/RAS及び列動作制御信号/CASを発生する。行制御回路15は、内部行アドレス信号X_add、行動作制御信号/RAS、及びテストモード信号TMに応じて、ワード線制御信号WLcnt、内部行アドレス信号X_addをロウデコーダ18に供給する。なお、行制御回路15は、MRA/TMRS13特に、テストモードレジスタTMRS及び制御回路14とともに、ディスターブ試験の際にワード線を選択するワード線選択動作制御部として動作する。列制御回路16は、内部アドレス信号Y_add及び列動作制御信号/CASを受け取り、列アドレスY_addを含むロウデコーダ制御信号Y_cntをカラムデコーダ20に供給する。メモリセルアレイ17は、複数のワード線WLと複数のビット線BLと、ワード線とビット線との交点にそれぞれ対応するように配置された複数のメモリセルMCとを含む。図1では、一本のワード線と一本のビット線、及びこれらの交点に対応して配置される1個のメモリセルを示している。ロウデコーダ18は、ワード線制御信号WLcntと内部行アドレス信号X_addとに応じて、複数のワード線のうちの内部行アドレス信号X_addで指定されたワード線WLを選択し、制御する。センスアンプ19は、それぞれ対応するビット線に接続された複数のセンスアンプ回路図示せずを含む。複数のセンスアンプ回路は、制御回路14から供給される行動作制御信号/RASに応じて、活性状態又は非活性状態に制御される。通常動作時において、複数のセンスアンプ回路は、各々が接続されているビット線に接続されているメモリセルに接続されたワード線が活性化されたときに活性化される。そして、活性状態のセンスアンプ回路は、対応するビット線上にメモリセルMCから読み出されたデータを増幅する。カラムデコーダ20は、ロウデコーダ制御信号Y_cntに応じて、複数のセンスアンプ回路のうちのY_addで指定されたセンスアンプ回路とデータ入出力部21とを選択的に接続する。データ入出力部21は、センスアンプ回路から供給されるリードデータをデータ端子DQを介して外部に出力する。また、データ入出力部21は、データ端子DQを介して外部から供給されるライトデータをカラムデコーダ20、センスアンプ19を介してメモリセルアレイ17に供給する。なお、上記構成では、C/Aデコーダ12にコマンドアドレス信号CA0~CA9が入力される構成としたが、コマンド信号/CS含むが入力されるコマンド端子に接続されるコマンドデコーダと、アドレス信号が入力されるアドレス端子に接続されるアドレスバッファとを設けるようにしてもよい。その場合、コマンドデコーダは、コマンド端子を介して供給されるコマンド信号に応じて、各種内部制御信号を発生し、アドレスバッファは、アドレス端子を介して供給されるアドレス信号に応じて、内部アドレス信号を発生する。次に、図2を参照して、行制御回路15の内部構成について説明する。行制御回路15は、複数のインバータ151と、スイッチ回路SW152と、ラッチ回路latch153と、NAND回路154と、タイミング調整用遅延回路155と、NOR回路156と、Xアドレスバッファ回路157とを含む。インバータ151は、信号タイミングの調整と各信号の論理反転を行う。スイッチ回路152は、クロック発生回路11からの内部クロック信号ICKに応じて、MRS/TMRS13からのテストモード信号TMを通過させまたは阻止する。ラッチ回路153は、C/Aデコーダ12からの行動作制御信号/RASが活性レベルローレベルのときイネーブル状態となり、スイッチ回路152からのテストモード信号TMをラッチする。NAND回路154は、ラッチ回路153にラッチされたテストモード信号TMが活性レベルのときイネーブル状態となり、その出力レベルを、内部クロック信号ICKに同期してハイレベルとローレベルに交互に遷移させる。タイミング調整用遅延回路155は、C/Aデコーダ12からの行動作制御信号/RASを所定時間遅延させてNOR回路156の一方の入力ノードへ供給する。NOR回路156は、タイミング調整用遅延回路155によりタイミング調整された行動作制御信号/RASによりイネーブル状態となり、NAND回路154の出力をインバータで論理反転したワード線テスト信号WLTESTを、さらに論理反転し、ワード線制御信号WLcntとしてロウデコーダ18へ出力する。Xアドレスバッファ回路157は、C/Aデコーダ12からの内部行アドレス信号X_addを一時的に保持し、所定のタイミングで保持した内部行アドレス信号X_addをロウデコーダ18へ出力する。以下、図1の半導体装置10の動作について、図2乃至図4をも参照して説明する。ディスターブ試験には、ワード線間の干渉のみならず隣接セル間の干渉をも検査する方法以下、第1の方法と、隣接セル間の干渉についてはケアせず、主にワード線間の干渉について検査する方法以下、第2の方法がある。第1の方法では、テスト対象ワード線WLに接続されたセルへのテストデータの書き込み、テスト対象ワード線WLのディスターブ、及びテスト対象ワード線WLに接続されたセルからのテストデータの読み出し、の各処理が行われる。また、第2の方法では、テスト対象エリアの全セルへのテストデータの書き込み、テスト対象エリアのワード線WLの各々についてのディスターブ、テスト対象エリアの全セルからのテストデータの読み出し、の各処理が行われる。第1の方法と第2の方法は、その目的に応じて使い分けられるが、いずれの方法においても、1本のテスト対象ワード線WLについてのディスターブは、同じ動作となる。図3に、1本のテスト対象ワード線WLについてディスターブを行った際の各部の信号波形を示す。図3において、上側には半導体装置10に外部から入力される信号の波形が、下側には半導体装置内チップ内の信号の波形が示されている。なお、ディスターブの前後に行われるテストデータの書き込み及び読み出しは、公知の方法と同じであるので、その説明は省略する。半導体装置10は、図示しない試験装置から供給されるクロック信号CK,/CK及びCKE、チップセレクト信号/CS及びコマンドアドレス信号CAnに応じて動作する。クロック発生回路11は、外部からクロック端子に供給されるクロック信号CK及び/CKとクロックイネーブル信号CKEとに基づいて内部クロック信号ICKを生成する。内部クロック信号ICKが生成されている状況下で、C/Aデコーダ12は、制御信号端子に外部から供給されるチップセレクト信号/CS及びコマンドアドレス信号CAnの組合せに応じて、各種コマンドやドレス信号を出力する。制御信号端子に、アクティブコマンドACTを表す制御信号の組が供給されると、C/Aデコーダ12は、アクティブコマンドACTを制御回路14へ出力する。また、C/Aデコーダ12は、制御信号端子に供給されるアドレス信号に応じて、ディスターブ試験の対象となるワード線WLを指定する内部行アドレス信号X_addを行制御回路15のXアドレスバッファ回路157へ供給する。制御回路14は、アクティブコマンドACTに応じて行動作制御信号/RASを非活性レベルハイレベルから活性レベルローレベルに遷移させる。また、Xアドレスバッファ回路157は、内部行アドレス信号X_addを保持する。行制御回路15は、行動作制御信号/RASが活性レベルのとき、選択的に活性化されるワード線を指定する内部行アドレス信号X_addと、ワード線制御信号WLcntとをロウアドレスデコーダ18へ出力する。ロウアドレスデコーダ18は、ワード線制御信号WLcntに応じて、内部行アドレス信号X_addで指定されるワード線WLを選択的に非活性状態ローレベルから活性状態ハイレベルに駆動する。また、制御回路14からの行動作制御信号/RASが活性レベルのとき、センスアンプ19内の複数のセンスアンプ回路のうち、ディスターブ試験の対象となるワード線WLに接続されたメモリセルに接続されている複数のセンスアンプ回路が活性化される。その結果、ディスターブ試験の対象となるワード線WLが接続されているメモリセルに接続されたビット線BL及びそれと対をなすビット線/BL上の電位が増幅される。以降、行動作制御信号/RASが活性レベルローレベルを維持する間、活性化された複数のセンスアンプ回路は、活性状態を維持する。制御信号端子にテストモードセットコードTM_Setを表す制御信号の組み合わせが供給されると、C/Aデコーダ12は、モードレジスタセット信号MRSとテストモードセットコードTM_SetとをMRS/TMRS13に転送する。MRS/TMRS13は、C/Aデコーダ12から供給されたモードレジスタセット信号MRSとテストモードセットコードTM_Setとに応答して、テスト信号TMを非活性レベルローレベルから活性レベルハイレベルに遷移させる。以降、MRS/TMRS13は、テストモードリセットコマンドTM_Resetが供給されるまで、テスト信号TMを活性レベルに維持する。行制御回路15は、行動作制御信号/RASが活性化された状態でテスト信号TMが活性化されると、内部クロック信号ICKに基づいてワード線制御信号WLcntをローレベルとハイレベルとに交互に変化させる。このワード線制御信号WLcntは、C/Aデコーダ12からの内部行アドレス信号X_addとともにロウデコーダ18に供給される。詳述すると、行制御回路15では、行動作制御信号/RASの活性レベルに応答して、ラッチ回路153が入力可能状態イネーブル状態となる。また、スイッチ回路152は、内部クロックICKがハイレベルの期間に導通状態となる。このとき、テスト信号TMが活性レベルになると、活性レベルのテスト信号TMは、スイッチ回路152を介してラッチ回路153へ供給される。そして、ラッチ回路153は、活性レベルのテスト信号TMをラッチ保持する。ラッチ回路153に活性レベルのテスト信号TMが保持されると、NAND回路154の一方の入力ノードにハイレベルの信号が供給される。これにより、ラッチ回路153の他方の入力ノードに供給される内部クロック信号ICKが反転転出力される。この出力は、ワード線テスト信号WLTESTとしてNOR回路156の一方の入力ノードへ供給される。NOR回路156の他方の入力ノードには、タイミング調整遅延回路155でタイミング調整された行動作制御信号/RASが入力されている。NOR回路156は、行動作制御信号/RASが活性レベルを取る期間において、ワード線テスト信号WLTESTがハイレベルの時には、ワード線制御信号WLcntを非活性レベルローレベルとし、ワード線テスト信号WLTESTがローレベルの時には、ワード線制御信号WLcntを活性レベルのハイレベルとする。すなわち、NOR回路156は、ワード線制御信号WLcntを、内部クロック信号ICKに同期して逆相で、ローレベルとハイレベルとに繰り返し遷移させるトグルする。こうして、ローレベルとハイレベルを交互に繰り返すワード線制御信号WLcntが、内部行アドレス信号X_addとともにロウデコーダ18に供給される。ローデコーダ18は、内部行アドレス信号X_addにより指定されるワード線を選択し、選択されたワード線をワード制御信号WLcntに同期して制御する。具体的には、ワード線制御信号WLcntが活性レベルの時には、選択されたワード線を活性レベルのハイレベルとし、ワード線制御信号WLcntが非活性レベルの時には、選択されたワード線WLを非活性状態のローレベルとする。これにより、選択されたワード線WLを内部クロック信号ICKに応じて、活性レベルと非活性レベルとに繰り返し遷移させるトグルする。尚、この間、行動作制御信号/RASは、活性レベルを維持しているため、活性化された複数のセンスアンプ回路は、選択されたワード線の状態活性状態/非活性状態から独立して、活性状態を維持し続ける。次に、テストモードリセットコードTM_Resetを表す制御信号の組み合わせが制御信号端子に入力されると、C/Aデコーダ12は、モードレジスタセット信号MRSとテストモードリセットコードTM_ResetとをMRS/TMRS13に転送する。MRS/TMRS13は、C/Aデコーダ12から供給されたモードレジスタセット信号MRSとテストモードリセットコードTM_Resetとに応答して、テスト信号TMを活性レベルハイレベルから非活性レベルローレベルに遷移させる。行制御回路15は、テスト信号TMが非活性レベルに遷移したことを受けて、ワード線制御信号WLcntを非活性レベルに固定する。詳述すると、行制御回路15のスイッチ回路152は、内部クロック信号ICKがハイレベルの期間に導通状態となり、非活性レベルのテスト信号TMをラッチ回路153に供給する。ラッチ回路153は、供給された非活性レベルのテスト信号TMをラッチ保持する。ラッチ回路153に非活性レベルのテスト信号TMがラッチされると、NAND回路154は、内部クロック信号ICKの論理レベルによらず、その出力、すなわち、ワード線テスト信号WLTESTを非活性レベルハイレベルに固定する。その結果、NOR回路156からロウデコーダ18に供給されるワード線制御信号WLcntは、非活性レベルに固定される。その後、制御信号端子にプリチャージコマンドPREを表す制御信号の組み合わせが入力されると、C/Aデコーダ12は、プリチャージコマンドPREを制御回路14に供給する。制御回路14は、プリチャージコマンドPREに応答して、行動作制御信号/RASを活性レベルローレベルから非活性レベルハイレベルに遷移させる。行動作制御信号/RASが非活性レベルに遷移したことに応答して、行制御回路15は、ロウアドレスデコーダ18を介して、選択されていたワード線WLを活性状態ハイレベルから非活性状態ローレベルに駆動する。また、行制御回路15の内部では、行動作制御信号/RASが非活性レベルに遷移したことに応答して、ラッチ回路153が入力無効状態ディセーブル状態となる。さらに、センスアンプ19の内部では、行動作制御信号/RASが非活性レベルに遷移したことに応答して、活性化されていた複数のセンスアンプ回路が非活性化される。以上のようにして、本実施の形態に係る半導体装置では、ディスターブ試験を行う際に、1本のワード線のレベルをハイレベルとローレベルとの間で交互に遷移させている間ディスターブ期間中、関係するセンスアンプ回路を活性状態に維持する。これにより、ビット線イコライズ/プリチャージ回路の動作を不要とし、消費電力の低減と試験時間の短縮とを実現することができる。なお、上記説明では、1本のワード線を活性レベルと非活性レベルとに交互に遷移させる場合について説明したが、複数のワード線を同時にハイレベルとローレベルの間で交互の遷移させるようにしてもよい。次に、図4を参照して半導体装置10の通常時の動作について説明する。制御信号端子より、アクティブコマンドACT及びアクセス対象となるワード線WLを指定する内部行アドレス信号X_addを表す制御信号の組み合わせが入力されると、C/Aデコーダ12は、アクティブコマンドACTを制御回路14へ供給するともに、内部行アドレス信号X_addを行アドレス制御回路15へ行給する。制御回路14は、アクティブコマンドACTに応答して、行動作制御信号/RASを非活性レベルハイレベルから活性レベルローレベルに遷移させる。また、内部行アドレス信号X_addは、行アドレス制御回路15のXアドレスバッファ回路157に保持される。行制御回路15は、行動作制御信号/RASが活性化レベルに遷移したことに応じて、ロウアドレスデコーダ18を介し、Xアドレスバッファ回路157に保持された内部行アドレス信号X_addにより指定されるワード線WLを、選択的に非活性状態ローレベルから活性状態ハイレベルに駆動する。また、行動作制御信号/RASが活性化されたことに応じて、センスアンプ19内の選択駆動されるワード線WLに関係する複数のセンスアンプ回路が活性化される。すなわち、選択駆動されるワード線に接続されたメモリセルに接続されているビット線に接続された複数のセンスアンプ回路が活性化される。その結果、関係するビット線BL及び/BL上の電位が増幅される。それから、図示していないリード動作又はライド動作が実行される。この後、制御信号端子からプリチャージコマンドPREを表す制御信号の組が入力されると、C/Aデコーダ12は、プリチャージコマンドPREを制御回路14に供給する。制御回路14は、プリチャージコマンドPREに応答して、行動作制御信号/RASを活性レベルローレベルから非活性レベルハイレベルに遷移させる。行動作制御信号/RASの非活性レベルへの遷移に応答して、行制御回路15は、ロウアドレスデコーダ18を介して、選択されていたワード線WLを活性状態ハイレベルから非活性状態ローレベルに駆動する。また、行動作制御信号/RASの非活性レベルへの遷移に応答して、活性化されていたの複数のセンスアンプ回路が非活性化される。このように、通常動作時には、ワード線WLの活性状態と非活性状態との切り替えに同期して、関係するセンスアンプ回路の活性状態と非活性状態との切り替えが行われる。関連する半導体装置では、これと同様の動作がディスターブ試験の際にも行われていた。この場合、図4に破線矢印で示す範囲がディスターブ期間に相当する。本実施の形態に係る半導体装置10では、上述したように、テスト信号TMが活性レベルを取るとき、すなわち、ディスターブ試験実行時には、ワード線の活性状態と非活性状態との切り替えから独立して、センスアンプ回路が活性状態に維持される。テスト信号TMが非活性レベルを取るとき、すなわち、通常動作実行時には、ワード線WLの活性状態と非活性状態との切り替えとセンスアンプ回路の活性状態と非活性状態との切り替えが同期して実行される。次に、本発明の第2の実施の形態に係る半導体装置について詳細に説明する。図5は、本発明の第2の実施の形態に係る半導体装置10-1の概略構成を示すブロック図である。半導体装置10-1と、第1の実施の形態に係る半導体装置10との相違点は、クロック発生回路11からの内部クロック信号ICKが行制御回路15-1に供給されていない点である。第1の実施の形態に係る半導体装置10では、ディスターブ期間中のワード線の制御を内部クロック信号ICKを用いて行う。これに対して、本実施の形態では、テストモード信号TMを用いてワード線を制御する。即ち、後述するように、テストモード信号TMのレベルを、ハイレベルとローレベルとの間で交互に変化させることによりワード線を制御する。行制御回路15-1は、例えば、図6に示すように構成される。即ち、行制御回路15-1は、タイミング調整用遅延回路156と、NOR回路157と、Xアドレスバッファ回路158とを備えている。図2との比較から理解されるように、本実施の形態では、第1の実施の形態に比べて行制御回路15-1の構成を大幅に簡略化することができる。行制御回路15-1において、NOR回路157の一方の入力ノードにはテストモード信号TMが供給され、他方の入力ノードにはタイミング調整用遅延回路156からの行動作制御信号/RASが供給される。NOR回路157は、行動作制御信号/RASが活性レベルローレベルのとき、テストモード信号TMを論理反転した信号をワード線制御信号WLcntとして出力する。テストモード信号TMのレベルをローレベルとハイレベルとの間で交互に遷移させることにより、ワード線制御信号WLcntのレベルをハイレベルとローレベルとの間で交互に遷移させることができる。これにより、第1の実施の形態と同様に、ディスターブ期間中、ワード線を活性状態と非活性状態とに交互に遷移させるよう制御することができる。次に、図7を参照して、半導体装置10-1の動作について説明する。制御信号端子に、アクトコマンドACT及び内部行アドレス信号X_addを表す制御信号の組合せが入力されると、C/Aデコーダ12は、アクトコマンドACTを制御回路14へ供給し、また、内部行アドレス信号X_addを行制御回路15-1へ供給する。制御回路14は、アクトコマンドACTに応じて、行制御回路15-1及びセンスアンプ19へ供給する行動作制御信号/RASを非活性レベルハイレベルから活性レベルローレベルへ遷移させる。行制御回路15-1は、行動作制御信号/RASが活性レベルに遷移したことに応じて、ワード線制御信号WLcntを非活性レベルから活性レベルに遷移させ、内部行アドレス信号X_addにより指定されるワード線を活性レベルとする。また、センスアンプ19は、行動作制御信号/RASが活性レベルに遷移したことに応じて、内部行アドレス信号X_addにより指定されるワード線に接続されたメモリセルに接続されたビット線に接続されている複数のセンスアンプ回路を活性化する。センスアンプ回路の活性化状態は、行動作制御信号/RASが活性レベルを維持する間維持される。次に、制御信号端子に、テストモードセットコードTMSetを表す制御信号の組が入力されると、C/Aデコーダ12は、MRS/TMRS13に対し、モードレジスタセット信号MRSによりテストモードセットを指示する。MRS/TMRS13は、C/Aデコーダ12からのモードレジスタセット信号MRSによりテストモードセットコードTMSetを受けると、テストモード信号TMを非活性レベルから活性レベルに遷移させる。また、制御信号端子に、テストモードリセットコードTMResetを表す制御信号の組が入力されると、C/Aデコーダ12は、MRS/TMRS13に対し、モードレジスタセット信号MRSによりテストモードリセットを指示する。MRS/TMRS13は、C/Aデコーダ12からのモードレジスタセット信号MRSによりテストモードリセットコードTMResetを受けると、テストモード信号TMを活性レベルから非活性レベルに遷移させる。テストモード信号TMは、行制御回路15-1のNOR回路156の一方の入力ノードに供給され、ワード線制御信号WLcntのレベルをローレベルとハイレベルとの間で遷移させる。即ち、テストモード信号TMが活性レベルのとき、ワード線制御信号WLcntをローレベルとし、非活性レベルのとき、ワード線制御信号WLcntをハイレベルとする。この後、所定のディスターブ期間にわたり、制御信号端子にテストモードセットコードTMSet及びテストモードリセットコードTMResetを表す制御信号の組が交互に入力されると、テストモード信号TMのレベルは、活性レベルと非活性レベルとの間で交互に遷移する。これに応じて、ワード線制御信号WLcntのレベルもローレベルとハイレベルとの間で交互に遷移する。なお、この間ディスターブ期間中、活性化された複数のセンスアンプ回路は、活性状態を維持する。次に、制御信号端子に、プリチャージコマンドPREを表す制御信号の組が入力されると、C/Aデコーダ12は、行動作制御信号/RASを活性レベルから非活性レベルに遷移させる。行動作制御信号/RASが非活性レベルに遷移したことに応じて、行制御回路15-1のNOR回路156は、テストモード信号TMのレベルとは無関係にワード線制御信号WLcntを非活性レベルとする。また、行動作制御信号/RASが非活性レベルに遷移したことに応じて、活性化されていた複数のセンスアンプ回路も非活性される。以上のように、本実施の形態に係る半導体装置10-1もまた、ディスターブ試験を行う際に、1本のワード線のレベルをハイレベルとローレベルとの間で交互に変化させている間、関係するセンスアンプ回路を活性状態に維持する。これにより、ビット線イコライズ/プリチャージ回路の動作を不要とし、消費電力の低減と試験時間の短縮とを実現することができる。なお、本実施の形態においても、複数のワード線を同時にハイレベルとローレベルの間で交互の遷移させるようにしてもよい。半導体装置10-1の通常の動作は、第1の実施の形態に係る半導体装置10と同様であるので、その説明を省略する。以上、本発明についていくつかの実施の形態に即して説明したが、本発明は、上記実施の形態に限定されるものではなく、本発明の主旨から逸脱することなく種々の変更変形が可能である。"