"第1の入出力端子と第2の入出力端子間に、複数の電界効果トランジスタが直列接続されてなる第1の単位スイッチが設けられ、前記第1の入出力端子と第3の入出力端子間に、複数の電界効果トランジスタが直列接続されてなる第2の単位スイッチが設けられ、前記第2の入出力端子とグランドとの間には、前記第2の入出力端子側から、前記第2の単位スイッチと共に導通状態とされる第1のシャントスイッチ及び第1のDCカットコンデンサが直列接続されて設けられ、前記第3の入出力端子とグランドとの間には、前記第3の入出力端子側から、前記第1の単位スイッチと共に導通状態とされる第2のシャントスイッチ及び第2のDCカットコンデンサが直列接続されて設けられ、前記第1乃至第3の入出力端子に接続する電界効果トランジスタのゲートと前記第1乃至第3の入出力端子のそれぞれとの間に、コンデンサが接続されてなる半導体スイッチ回路であって、前記第1の単位スイッチに対して第1の端子間連絡用抵抗器が、前記第2の単位スイッチに対して第2の端子間連絡用抵抗器が、それぞれ並列接続されてなることを特徴とする半導体スイッチ回路。しかしながら、図3に示す方法では、専用のバイアス端子56Aが新たに必要となり、集積化の際のデメリットとなる。また、図4に示す方法では、第1及び第2の入出力端子51A、52Aとグランドとの間に設けた抵抗器は、その抵抗値が小さくなるほど電圧上昇を抑制できることになるが、抵抗値を小さくすると線形性の劣化や消費電流増加といったデメリットが生じてしまう。そのため、実用上は、電圧上昇を十分に抑制することはできない。本発明は、上記実状に鑑みてなされたもので、大信号入力時の入出力端子における必要以上の電圧上昇を抑制するためのバイアス手段を設けることなく、入出力端子における電圧上昇とアイソレーション劣化を抑制可能とする半導体スイッチ回路を提供するものである。上記本発明の目的を達成するため、本発明に係る半導体スイッチ回路は、第1の入出力端子と第2の入出力端子間に、複数の電界効果トランジスタが直列接続されてなる第1の単位スイッチが設けられ、前記第1の入出力端子と第3の入出力端子間に、複数の電界効果トランジスタが直列接続されてなる第2の単位スイッチが設けられ、前記第2の入出力端子とグランドとの間には、前記第2の入出力端子側から、前記第2の単位スイッチと共に導通状態とされる第1のシャントスイッチ及び第1のDCカットコンデンサが直列接続されて設けられ、前記第3の入出力端子とグランドとの間には、前記第3の入出力端子側から、前記第1の単位スイッチと共に導通状態とされる第2のシャントスイッチ及び第2のDCカットコンデンサが直列接続されて設けられ、前記第1乃至第3の入出力端子に接続する電界効果トランジスタのゲートと前記第1乃至第3の入出力端子のそれぞれとの間に、コンデンサが接続されてなる半導体スイッチ回路であって、前記第1の単位スイッチに対して第1の端子間連絡用抵抗器が、前記第2の単位スイッチに対して第2の端子間連絡用抵抗器が、それぞれ並列接続されてなるものである。本発明によれば、バイアス手段を設けることなく、大信号入力時に、オフ状態の入出力端子における電圧上昇が従来に比して格段に抑制されるため、大信号入力時におけるアイソレーションの劣化を防止し、従来に比してさらなるアイソレーション特性の改善を図ることができるという効果を奏するものである。以下、本発明の実施の形態について、図1、図5及び図6を参照しつつ説明する。なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。最初に、本発明の実施の形態における半導体スイッチ回路の構成について、図1を参照しつつ説明する。本発明の実施の形態における半導体スイッチ回路は、2つの単位スイッチ101,102の組合せによるSPDTスイッチが構成されてなるもので、第1の入出力端子51と第2の入出力端子52との間、又は、第1の入出力端子51と第3の入出力端子53との間のいずれか一方を、選択的に導通状態として、高周波信号を通過せしめることができるよう構成されたものである。以下、具体的にその構成を説明すれば、まず、第1及び第2の単位スイッチ101,102は、直列接続されており、その相互の接続点に第1の入出力端子51が接続されて設けられる一方、第1の単位スイッチ101の他方の端部には、第2の入出力端子52が、また、第2の単位スイッチ102の他方の端部には、第3の入出力端子53が、それぞれ接続されて設けられたものとなっている。そして、第2の入出力端子52とグランドとの間には、第1のシャントスイッチ103が、また、第3の入出力端子53とグランドとの間には、第2のシャントスイッチ104が、それぞれ設けられたものとなっている。第1の単位スイッチ101は、第1及び第2の電界効果トランジスタ以下、FETと称する1,2図1においては、それぞれQ1、Q2と表記の直列接続により構成され、また、第2の単位スイッチ102は、第3及び第4の電界効果トランジスタ以下、FETと称する3,4図1においては、それぞれQ3、Q4と表記の直列接続により構成されている。第1の単位スイッチ101においては、第1のFET1のソース又はドレインと第2のFET2のドレイン又はソースが相互に接続され、また、同様に、第2の単位スイッチ102においては、第3のFET3のソース又はドレインと第4のFET4のドレイン又はソースが相互に接続されたものとなっている。そして、第1のFET1の他端、すなわち、ドレイン又はソースは、第3のFET3のドレイン又はソースと共に、第1の入出力端子51と接続されている。また、第2のFET2の他端であるソース又はドレインは、第2の入出力端子52に、第4のFET4の他端であるソース又はドレインは、第3の入出力端子53に、それぞれ接続されている。また、第1のFET1のゲートは、第1のゲート抵抗器図1においてはR21と表記21を介して、第2のFET2のゲートは、第2のゲート抵抗器図1においてはR22と表記22を介して、共に第1の制御端子55に接続されている。同様に、第3のFET3のゲートは、第3のゲート抵抗器図1においてはR23と表記23を介して、また、第4のFET4のゲートは、第4のゲート抵抗器図1においてはR24と表記24を介して、共に第2の制御端子56に接続されている。また、第1のFET1のドレインソース間には、第1のドレインソース間抵抗器図1においてはR11と表記11が、第2のFET2のドレインソース間には、第2のドレインソース間抵抗器図1においてはR12と表記12が、第3のFET3のドレインソース間には、第3のドレインソース間抵抗器図1においてはR13と表記13が、第4のFET4のドレインソース間には、第4のドレインソース間抵抗器図1においてはR14と表記14が、それぞれ接続されている。さらに、直列接続された第1及び第2のFET1,2に対して、第1の端子間連絡用抵抗器図1においてはR31と表記31が、同様に、直列接続された第3及び第4のFET3,4に対して、第2の端子間連絡用抵抗器図1においてはR32と表記32が、それぞれ並列接続されている。また、第1のFET1のゲートドレイン又はソース間には、第1の付加容量図1においてはC1と表記41が、第2のFET2のゲートソース又はドレイン間には、第2の付加容量図1においてはC2と表記42が、第3のFET3のゲートドレイン又はソース間には、第3の付加容量図1においてはC3と表記43が、第4のFET4のゲートソース又はドレイン間には、第4の付加容量図1においてはC4と表記44が、それぞれ接続されている。一方、第1のシャントスイッチ103は、第5及び第6のFET図1においては、それぞれQ5、Q6と表記5,6の直列接続により構成され、また、第2のシャントスイッチ104は、第7及び第8のFET図1においては、それぞれQ7、Q8と表記7,8の直列接続により構成されている。第1のシャントスイッチ103においては、第5のFET5のソース又はドレインと第6のFET6のドレイン又はソースが相互に接続され、また、同様に、第2のシャントスイッチ104においては、第7のFET7のソース又はドレインと第8のFET8のドレイン又はソースが相互に接続されたものとなっている。そして、第5のFET5の他端であるドレイン又はソースは、第2の入出力端子52に、第7のFET7の他端であるドレイン又はソースは、第3の入出力端子53に、それぞれ接続されている。また、第6のFET5の他端であるソース又はドレインは、第1のDCカットコンデンサ図1においてはC9と表記49を介して、また、第8のFET8の他端であるソース又はドレインは、第2のDCカットコンデンサ図1においてはC10と表記50を介して、共にグランドに接続されている。また、第5のFET5のゲートは、第5のゲート抵抗器図1においてはR25と表記25を介して、第6のFET6のゲートは、第6のゲート抵抗器図1においてはR26と表記26を介して、共に第2の制御端子56に接続されている。同様に、第7のFET7のゲートは、第7のゲート抵抗器図1においてはR27と表記27を介して、第8のFET8のゲートは、第8のゲート抵抗器図1においてはR28と表記28を介して、共に第1の制御端子55に接続されている。さらに、第5のFET5のドレインソース間には、第5のドレインソース間抵抗器図1においてはR15と表記15が、第6のFET6のドレインソース間には、第6のドレインソース間抵抗器図1においてはR16と表記16が、第7のFET7のドレインソース間には、第7のドレインソース間抵抗器図1においてはR17と表記17が、第8のFET8のドレインソース間には、第8のドレインソース間抵抗器図1においてはR18と表記18が、それぞれ接続されている。そして、第5のFET5のゲートドレイン又はソース間には、第5の付加容量図1においてはC5と表記45が、第6のFET6のゲートソース又はドレイン間には、第6の付加容量図1においてはC6と表記46が、第7のFET7のゲートドレイン又はソース間には、第7の付加容量図1においてはC7と表記47が、第8のFET8のゲートソース又はドレイン間には、第8の付加容量図1においてはC8と表記48が、それぞれ接続されている。次に、上記構成における回路動作について説明する。まず、スイッチ回路としての基本的な動作は、この種の従来回路と同一であるので、概括的に説明することとする。例えば、第1の入出力端子51と第2の入出力端子52間を導通状態とする場合には、第1の単位スイッチ101をオン、第2の単位スイッチ102をオフとすると共に、第1のシャントスイッチ103をオフ、第2のシャントスイッチ104をオンとすべく第1及び第2の制御端子55,56へそれぞれ所定の制御電圧を印加する。その結果、第1の単位スイッチ101を介して第1の入出力端子51と第2の入出力端子52間が導通状態とされる一方、第2のシャントスイッチ104のオンにより第3の入出力端子53におけるアイソレーションが確保される。一方、第1の入出力端子51と第3の入出力端子53間を導通状態とする場合には、第1の単位スイッチ101をオフ、第2の単位スイッチ102をオンとすると共に、第1のシャントスイッチ103をオン、第2のシャントスイッチ104をオフとすべく第1及び第2の制御端子55,56へそれぞれ所定の制御電圧を印加する。その結果、第2の単位スイッチ102を介して第1の入出力端子51と第3の入出力端子53間が導通状態とされる一方、第1のシャントスイッチ103のオンにより第2の入出力端子52におけるアイソレーションが確保される。本発明の実施の形態における半導体スイッチ回路においては、従来と異なり、第1の単位スイッチ101と並列に第1の端子間連絡用抵抗器31が、第2の単位スイッチ102と並列に第2の端子間連絡用抵抗器32が、それぞれ設けられているため、上述のような動作の際に、従来と異なり、次述するような作用となる。すなわち、例えば、第1の入出力端子51と第2の入出力端子52間が導通状態とされる場合、図1のB点、すなわち、第3の入出力端子53における電圧上昇が抑制され、第1及び第2の入出力端子51,52間の通過信号のレベルが大となった場合に、第2のシャントスイッチ104が本来オン状態を維持すべきところオフ状態となるような従来回路と同様な不都合な動作が確実に回避されるものとなっている。なお、第1の入出力端子51と第3の入出力端子53間が導通状態とされる場合も同様に、第2の入出力端子52における電圧上昇が抑制され、第1のシャントスイッチ103が本来オン状態を維持すべきところオフ状態となるような従来回路と同様な不都合な動作が確実に回避されるものとなっている。第1の端子間連絡用抵抗器31、第2の端子間連絡用抵抗器32の抵抗値は、例えば、双方、同一の値に設定しても好適である。なお、第1のドレインソース間抵抗器11、第2のドレインソース間抵抗器12、第3のドレインソース間抵抗器13、及び、第4のドレインソース間抵抗器14については、上述の第1の端子間連絡用抵抗器31、第2の端子間連絡用抵抗器32による電圧上昇を抑制する作用は果たさない。これは、例えば、第1及び第2のFET1,2の相互の接続点、また、第3及び第4のFET3,4の相互の接続点図1においては符号Cが付された点の電圧自体がゲートドレイン間容量により上昇するためである。また、第1及び第2のシャントスイッチ103,104については、第1の端子間連絡用抵抗器31、第2の端子間連絡用抵抗器32に相当する抵抗器を設ける必要は無い。これは、高周波信号の入力レベルが大となって、第6のFET6のソース又はドレインと第1のDCカットコンデンサ49との接続点図1の符号Eが付された点の電圧、及び、第8のFET8のソース又はドレインと第2のDCカットコンデンサ50との接続点図1の符号Fが付された点の電圧が上昇しても、回路動作に何ら悪影響を及ぼすことは無いためである。図5には、本発明の実施の形態における半導体スイッチ回路の入力電力に対する端子電圧の変化のシミュレーション結果の一例を示す特性線が、従来回路の同様の特性線と共に示されており、また、図6には、本発明の実施の形態における半導体スイッチ回路の入力電力に対するアイソレーションの変化のシミュレーション結果の一例を示す特性線が、従来回路の同様の特性線と共に示されており、以下、これらの特性線図について説明する。最初に、図5は、第1及び第2の入出力端子51,52間が導通状態の場合において、通過する高周波信号の入力電力図5の横軸の変化に対する第3の入出力端子53における端子電圧図5の縦軸の変化図5の縦軸のシミュレーション結果を示すものである。同図において、本発明の実施の形態における半導体スイッチ回路の特性線は点線により、従来回路の特性線は実線により、それぞれ示されており、本発明の実施の形態における半導体スイッチ回路の入出力端子における電圧上昇が、従来回路に比して格段に抑制されたものとなっていることが確認できる。次に、図6は、第1及び第2の入出力端子51,52間が導通状態の場合において、通過する高周波信号の入力電力図6の横軸の変化に対する第3の入出力端子53におけるアイソレーション図6の縦軸の変化のシミュレーション結果を示すものである。同図において、本発明の実施の形態における半導体スイッチ回路の特性線は点線により、従来回路の特性線は実線により、それぞれ示されており、本発明の実施の形態における半導体スイッチ回路の入出力端子におけるアイソレーションの劣化が、電圧上昇の抑制に伴い従来回路に比して格段に向上されたものとなっていることが確認できる。"