基板と、当該基板に電気的に接続された半導体デバイスと、複数の支持体とを有し、前記複数の支持体のそれぞれは前記半導体デバイスの周りに配され、前記複数の支持体の少なくとも1つは導体で形成されるとともに、前記基板に配された前記半導体デバイスの電源と接続されている配線、または、前記基板に配された前記半導体デバイスのグランドと接続されている配線のいずれかに電気的に接続されていることを特徴とする半導体パッケージ。前記基板はインターポーザー基板であることを特徴とする請求項1記載の半導体パッケージ。前記複数の支持体のそれぞれは平板状であることを特徴とする請求項1または2に記載の半導体パッケージ。前記複数の支持体により、キャビティが形成されていることを特徴とする請求項1から3のいずれか一に記載の半導体パッケージ。前記複数の支持体の少なくとも2つは導体で形成された支持体であり、当該支持体の1つは前記電源と接続されている配線に電気的に接続され、前記導体で形成された支持体の他の1つは前記グランドと接続されている配線に電気的に接続されていることを特徴とする請求項1から4のいずれか一に記載の半導体パッケージ。前記電源と接続されている配線に電気的に接続されている支持体と、前記グランドと接続されている配線に電気的に接続されている支持体とが、デカップリングコンデンサを介して電気的に接続されていることを特徴とする請求項5に記載の半導体パッケージ。しかしながら、図14や図15に示す従来の半導体パッケージでは、高速動作を要するCPU、DRAMなどの半導体デバイスが用いられており、高速電気信号をクロストークなどのノイズに妨げられることなく配線に通す必要があるため、インターポーザー基板208におけるグランドラインを強化面積を増やすが必要不可欠になっている。また最近では高速動作を要するDRAMでは発熱量を下げるために低電圧で動作させる必要あり、こちらも電源ラインの強化面積を増やすが必要不可欠となっている。そこでインターポーザー基板208を多層化し、例えば1層をほとんど全てグランドラインまたは電源ラインにする等の工夫がされているが、それに伴う配線の多層化によりインターポーザー基板208のコストが高くなるという課題がある。本発明では、このようなインターポーザー基板のコスト増大、あるいはパッケージ組み立てコストの増大という課題を解決できる半導体パッケージ構造を提案するものである。また一般に、例えば0.5GHz以上で動作するCPUやDRAMを用いた半導体パッケージではスイッチングノイズなど瞬時の電圧低下を防止するために半導体パッケージが搭載されている周囲のマザーボード上に多数のデカップリングコンデンサが実装されており、これらのデカップリングコンデンサの実装面積を含めた半導体パッケージの実装に必要な面積が大きいという課題がある。本発明では、上記の課題を解決する手段として、基板と、当該基板に電気的に接続された半導体デバイスと、複数の支持体とを有し、前記複数の支持体のそれぞれは前記半導体デバイスの周りに配され、前記複数の支持体の少なくとも1つは導体で形成されるとともに、前記基板に配された前記半導体デバイスの電源と接続されている配線、または、前記基板に配された前記半導体デバイスのグランドと接続されている配線のいずれかに電気的に接続させることにより、インターポーザー基板の配線層数を増やすことなく、半導体パッケージのグランド、および電源ラインの強化を実現させるという構造にした。またさらには、スイッチングノイズなど瞬時の電圧低下を防止するため、インターポーザー基板のグランドラインと接続された導体で形成された支持体、およびインターポーザー基板の電源ラインと接続された導体で形成された支持体の両方にまたがるようにデカップリングコンデンサを電気的に接続するという構造を用いている。本発明では、導体で形成された支持体をグランドライン、および電源ラインの一部として用いているので、インターポーザー基板の配線層数を増やし、これらをグランドや電源の層として用い、半導体パッケージのグランドライン、および電源ラインを強化させるという手段を用いる必要が無い。また半導体パッケージのグランドライン、および電源ラインの強化に用いている導体で形成された支持体上にデカップリングコンデンサを実装することにより、半導体パッケージの周囲にデカップリングコンデンサを実装する必要が無くなる。本発明の半導体パッケージを用いれば、安価な導体で形成された支持体をグランド、および電源ラインの一部として用いることができるので、容易にグランドラインと電源ラインの強化を行なうことができる。従来のようにインターポーザー基板の配線層数を増やす必要が無くなるので、配線層数の増大によるインターポーザー基板のコスト増大を回避することができ、より低コストの高速半導体パッケージを実現することができる。また半導体パッケージ上にデカップリングコンデンサを搭載するので、半導体パッケージの周囲にデカップリングコンデンサを実装する必要が無くなり、電子機器の小型化を実現できるとともにより高性能な高速半導体パッケージを実現することができる。以下、図面を参照し、本発明の実施の形態について詳しく述べる。実施の形態1図1は本発明の実施の形態1を示す半導体パッケージを示す断面図である。図1に示す本発明の半導体パッケージは、半導体デバイス1と厚さ5~18μmのCu、Al等の導体パターン6を有する配線数が1層のインターポーザー基板10と、Cu、Al、ステンレス等、電気抵抗が小さい金属で作製され、中心部に半導体デバイス1を実装できるサイズの貫通穴が設けられた1枚の導体平板2、3とを備えている。図2は本発明の実施の形態1の半導体パッケージを半導体デバイス1の回路面とは反対側の面の真上から見た図を示している。図1では配線層数が1層のインターポーザー基板10を用いた場合を示しているが、配線ピッチが狭ピッチの場合で配線の引き回しが1層では困難な場合は、配線層数として最大2層までのインターポーザー10を用いる場合もある。導体平板2、3の厚みは半導体デバイス1の厚みと同じにしてある。本発明の実施の形態1では、半導体パッケージのグランドラインを特に強化したい場合は、はんだバンプSn-Ag-Cu、Sn-Bi、Sn-Zn等やAuスタッドバンプ等の導体バンプ4を介して、インターポーザー基板10のグランド用配線パターン7と導体平板2とを接続している。また半導体パッケージの電源ラインを特に強化したい場合は、同様にはんだバンプやAuスタッドバンプ等の導体バンプ4を介して、インターポーザー基板10の電源用配線パターン8と導体平板3とを接続している。また半導体デバイス1とインターポーザー基板10との接続に関しても、導体平板2、3との接続と同様にはんだバンプSn-Pb、Sn-Ag、Sn-Ag-Cu、Sn-Bi、Sn-Zn等やAuスタッドバンプ等の導体バンプ4を介して両者をフリップチップ接続している。半導体デバイス1および導体平板2、3とインターポーザー基板10とを接続した後は、両者の隙間、および半導体デバイス1と導体平板2、3との隙間にはエポキシ系樹脂などの熱硬化性樹脂5を充填させている。また図1に示す本発明の実施形態1の半導体パッケージでは、はんだボール9を実装する側の配線パターン6、7、8の表面に、めっき法、スパッタ法等によってAu、Ni/Au、Pd、Sn、Sn-Ag、Sn-Ag-Cu、Sn-Pb等の材料で構成された導体が形成されている図1a中では省略している。また図1と図2とを用いた本発明の実施の形態1の説明では、導体平板として図2に示すような中心部に半導体デバイス1を実装できるサイズの貫通穴が設けられた1枚の導体平板2、3を用いていると述べたが、この場合、グランドラインの強化、または電源ラインの強化のどちらかしか実現できない。そこでグランドラインと電源ラインの強化の両者を実現させたい場合は、例えば導体平板として図3に示すようなコの字形状の導体平板を2枚用いる、あるいは図4に示すようなL字形状の導体平板を4枚用いる。本発明の実施の形態1の説明では、図2、図3、図4に示すようにそれぞれ1枚、2枚、4枚の導体平板を用いると述べたが、平板の使用枚数はこれらの枚数に限定されるわけではなく、3枚、もしくは5枚以上の場合もあることや、導体平板に用いる材料が1種類だけに限定されるわけではなく、複数の種類を用いる場合もあることは言うまでも無い。実施の形態2図5は本発明の実施の形態4を示す半導体パッケージを示す断面図である。図5に示す実施の形態2の半導体パッケージは、図1に示す本発明の実施の形態1の半導体パッケージと類似している構造であるが、半導体デバイス1をインターポーザー基板10上に複数個図5中では2つの半導体デバイスを記載、平面的に実装しているところだけが異なっている。半導体デバイス1の外形寸法が小さい場合は、複数の半導体デバイス1をインターポーザー基板10上に平面的に実装し、図5に示すような実施の形態2の半導体パッケージを作製することもできる。図6、7、8に本発明の実施の形態2の例を示す。図6、7、8はそれぞれ、半導体デバイス1を2つ用い、貫通穴が形成された導体平板2、3を1枚用いた場合、導体平板2、3を2枚用いた場合、導体平板2、3を4枚用いた場合の半導体パッケージを半導体デバイス1の回路面とは反対側の面の真上からみた図を示している。図6、7、8の実施の形態2では、それぞれ1枚、2枚、4枚の導体平板を用いている例を示しているが、平板の使用枚数はこれらの枚数に限定されるわけではなく、3枚、もしくは5枚以上の場合もあることや、導体平板に用いる材料が1種類だけに限定されるわけではなく、複数の種類を用いる場合もあることは言うまでも無い。実施の形態3図9は本発明の実施の形態3を示す半導体パッケージを示す断面図である。図9に示す実施の形態3の半導体パッケージは、図1に示す本発明の実施の形態1の半導体パッケージと類似している構造であるが、インターポーザー基板10の配線パターン6、7、8上に形成されている樹脂に熱硬化性樹脂ではなく熱可塑性樹脂、または異方性導電樹脂を用いているところが異なっている。実施の形態2に用いているインターポーザー基板10は、実施の形態1で述べたインターポーザー基板10の配線パターン6、7、8上に厚さが15μm~50μmでシート状の熱可塑性樹脂または異方性導電樹脂が貼り合わされている。半導体デバイス1とインターポーザー基板10とは、Auスタッドバンプ、またははんだバンプSn-Pb、Sn-Ag、Sn-Ag-Cu、Sn-Bi、Sn-Zn等などで構成された導体バンプ4を用いてフリップチップ接続されている。インターポーザー基板10に熱可塑性樹脂シートを貼り合わせている場合は、熱可塑性樹脂12にあらかじめ炭酸ガスレーザー、UV-YAGレーザー、またはエキシマレーザーなどを用いて導体バンプ4と接続する箇所に穴が開けられている。また、導体バンプ4にAuスタッドバンプを用いる場合は、Auスタッドバンプが加熱によって軟化した熱可塑性樹脂を突き破ってインターポーザー基板10の配線パターン6、7、8と接続されると同時にAuスタッドバンプが熱可塑性樹脂12によって封止される。インターポーザー基板10に異方性導電樹脂シートを貼り合わせている場合は、導体バンプ4にAuスタッドバンプを用い、異方性導電樹脂にAuスタッドバンプを突き刺すことにより、インターポーザー基板10の配線パターン6、7、8と半導体デバイス1の各電極パッドとを電気的に接続させる。図9に示す本発明の実施の形態2の場合では、半導体デバイス1とインターポーザー基板10とがフリップチップ接続されると同時に導体バンプ4が熱可塑性樹脂、または異方性導電樹脂によって封止されるという、接続、封止一括プロセスを用いているところが特徴である。以上、図9を用いて述べた本発明の実施の形態3の説明では、半導体デバイス1が1つ実装されている例を示しているが、1つに限定されるものではなく複数の半導体デバイスが実装される場合もあることは言うまでも無い。実施の形態4図10は本発明の実施の形態4を示す半導体パッケージを示す断面図である。図10に示す実施の形態4の半導体パッケージは図1に示す本発明の実施の形態1の半導体パッケージと類似している構造であるが、導体平板として半導体デバイス1を収納できるだけのスペース分、キャビティが形成された平板11を用いているところだけが異なっている。キャビティが形成された平板11を用いることによって、半導体デバイス1の回路面とは反対側の面以後、裏面と称すを外部に曝すことが無いので、実施の形態1の半導体パッケージと比べて半導体パッケージの2次実装の際に想定される機械的な外力による半導体デバイス1の裏面の損傷を防止することができるというメリットがある。実施の形態5図11は本発明の実施の形態5を示す半導体パッケージを示す断面図である。図11に示す実施の形態5の半導体パッケージは図9に示す本発明の実施の形態3の半導体パッケージと類似している構造であるが、導体平板としてキャビティが形成された平板11を用いているところだけが異なっている。キャビティが形成された平板11を用いることにより、実施の形態3の半導体パッケージと比べて機械的な損傷から半導体デバイス1の裏面を守ることができるというメリットがある。実施の形態6図12は本発明の実施の形態6を示す半導体パッケージを半導体デバイス1の裏面の真上から見た図であり、インターポーザー基板10のグランドと接続された導体平板2と電源と接続された導体平板3とをそれぞれ1枚ずつ合計2枚の導体平板を用いた例を示すものである。図12に示す本発明の実施の形態6ではチップコンデンサや薄膜コンデンサなどのデカップリングコンデンサの外部電極がインターポーザー基板10のグランドと接続された導体平板2、及びインターポーザー基板10の電源と接続された導体平板3とSn-Pb、Sn-Ag、Sn-Ag-Cu、Sn-Bi、Sn-Zn等の材料で構成されたはんだによって接続されている。また、図12中では特に記載していないが、Cu、Al、ステンレスなどの材料からなる導体平板2、3の表面には、はんだの拡散を防止するためにNi/Auなどのバリアメタルが電解メッキ法、無電解メッキ法などによって成膜されている。チップコンデンサや薄膜コンデンサからなるデカップリングコンデンサ13は外部電極に例えば上記の材料からなるはんだペーストを塗布した後、従来の表面実装マウンターを用いて導体平板2、3と仮接着され、最後はリフロー炉を用いてはんだを溶融させ、デカップリングコンデンサ13と導体平板2、3とを接続させている。図12では導体平板2、3を合計2つ用いた場合を示しているが、図13に示すようにインターポーザー基板10のグランドと接続された導体平板2と電源と接続された導体平板3とをそれぞれ2枚ずつ合計4枚用いる場合もあることは言うまでもない。図13に示すように導体平板2、3を増やすことによって、より多くのデカップリングコンデンサ13を実装することが可能となるので、デカップリングコンデンサの容量を増やしたい場合には図13に示すような構造が有効である。また、図12、図13では、導体平板をそれぞれ2枚、4枚用いた場合について説明したが、さらにデカップリングコンデンサの実装数量を増やしたい場合は、導体平板をさらに増やした場合もあることは言うまでも無い。発明の実施例以下、図面を参照し、本発明の実施形態例に基づいて本発明を更に詳しく説明するが、本発明はその要旨を超えない限り、以下の実施例に限定されるものではない。図1と図3を用いて本発明の実施例1を説明する。半導体デバイス1として外形寸法9mm×11mmの高速DRAMを1チップ用いた。DRAMの厚さは150μmに研磨加工され、DRAM電極パッド上にはAuスタッドバンプ図1中では導体バンプ4をバンプボンダーにより形成した。インターポーザー基板10は、厚さ25μmのポリイミド上に厚さ12μmのCuを材料とした導体パターン6、ランド用導体パターン7、電源用導体パターン8を形成した片面テープ基板を用いた。ポリイミドには、はんだバンプ9が実装できるように炭酸ガスレーザーで所定の箇所に穴を開け、デスミア処理後、インターポーザー基板の両面のCu表面上に電解メッキ法によりNi2μm/Au0.5μmを成膜した。このようにして作製したインターポーザー基板10とDRAMチップとを超音波フリップチップマウンターを用いて接続させたAu-Au接合。導体平板2、3としてはCuを基材とした厚さ150μmのコの字形状の導体平板2、3を2枚用いた。Cu平板2、3の表面上にはあらかじめ電解メッキ法を用いてNi2μm/Au0.5μmを成膜しておき、Cu平板上にはSn-Ag-Cuを材料としたはんだバンプ図1中では導体バンプ4を形成した。はんだバンプは、インターポーザー基板10のグランド、および電源のパッドと接続する位置に形成した。はんだバンプをあらかじめ表面上に形成したCu平板2とインターポーザー基板10のグランドパッド、およびCu平板3とインターポーザー基板10の電源パッドとをフリップチップマウンターを用いて実装し、リフロー炉に投入することによりCu平板とインターポーザー基板10とをはんだ接続させた。図3は、本発明の実施例1をDRAMチップの裏面側から見た図である。その後、インターポーザー基板10とDRAMチップ、およびCu平板との隙間にエポキシ系のアンダーフィル樹脂を充填させ、熱硬化させた。従来の高速チップ向け半導体パッケージであればインターポーザー基板10を2層配線、または3層配線構造にして1層分は全てグランド、または電源、あるいはグランドと電源の両方にしなければならなかったため基板のコストが高くなってしまうという課題があったが、このようにして得られた本発明の実施例1の半導体パッケージでは、配線層数が1層の安価なインターポーザー基板10と安価な導体平板2、3を用いて実現できるため、より低コストの半導体パッケージを実現することができた。実施例1ではインターポーザー基板10に配線層数が1層の基板を用いた例を示したが、配線ピッチの制限により1層配線基板では基板の作製が不可能である場合は、インターポーザー基板10に2層配線基板を用いる場合もあることは言うまでもない。ただしその場合、本発明を用いない場合は、少なくとも3層以上の配線層数を有する多層配線基板が必要となり本発明の半導体パッケージよりも製造コストが明らかに高くなってしまうことは言うまでも無い。また、実施例1では導体平板2、3を2枚用いた場合を示したが、使用する導体平板の枚数は2枚に限定されるものでは無いことは言うまでも無い。例えばグランドラインだけ、または電源ラインだけを強化させたい場合は、図2に示すような貫通穴が形成された1枚の導体平板2、3を用いる場合もある。また図4に示すように導体平板2、3を4枚用いる場合や、以上述べた以外の複数枚使用する場合もあることは言うまでも無い。また実施例1では半導体デバイス1を1つ用いた例を示したが、図5に示すように半導体デバイス1を2つ用いる例や3つ以上用いる場合もあることは言うまでも無い。半導体デバイス1を2つ用いた場合の本発明の半導体パッケージを半導体デバイス1の回路面とは反対側の面からみた図を図6、7、8に示す。図6、7、8は、それぞれ導体平板2、3を1枚、2枚、4枚用いた場合を示すものである。図9を用いて本発明の実施例2を説明する。図9に示す実施例2の半導体パッケージは、図1に示す実施例1の半導体パッケージと類似しているが、組み立てに用いているインターポーザー基板10の構造が異なっている。具体的には配線パターン6、7、8上に、シリコーン変成のポリイミドと可撓性エポキシ樹脂とを複合させた材料から成る厚さ25μmのシート状の熱可塑性ポリイミドを貼り合わせたインターポーザー基板10を用いているところが実施例1熱硬化性樹脂を用いていると異なっている。半導体デバイス1には実施例1で説明したものと同じ高速DRAMチップを用いた。DRAMチップとインターポーザー基板10とはフリップチップマウンターを用い、Auスタッドバンプで接続した。また、平板には実施例1と同様にCuから成るコの字形状の平板2、3図3参照を用い、Cu平板の表面にはあらかじめ電解メッキ法を用いてNi/Auを成膜し、所定の位置にインターポーザー基板10上のグランド、または電源パッドと接続するためのAuスタッドバンプを形成した。このようにして作製したAuスタッドバンプ付きCu平板2、3をフリップチップマウンターを用いてインターポーザー基板2、3のグランドパッド、および電源パッドに接続させた。実施例2では配線パターン上に熱可塑性樹脂シート12熱可塑性ポリイミドを形成しているが、熱可塑性樹脂シート12には特に貫通穴は形成せず、インターポーザー基板10をフリップチップマウンターのヒーターステージ上に真空吸着によって固定し、約200°Cに加熱した後、軟化した熱可塑性ポリイミドをAuスタッドバンプにより突き破ってAuメッキ膜とDRAM上、およびCu平板上のAuバンプとを接続させた。このようなプロセスを用いることにより、フリップチップ接続とAuバンプ周りの封止とを同時一括で行なった。フリップチップ接続プロセスと樹脂封止プロセスの同時一括プロセスは、約5秒で行なった。実施例1では封止樹脂にエポキシ系の熱硬化性樹脂を用いており、樹脂硬化に1~2時間を要しているが、実施例2では樹脂封止プロセスに要する時間を大幅に短縮でき、製造コストを大幅に削減することができた。また実施例2の構造の場合、詳細説明は省略するが熱可塑性樹脂シートの代わりに異方性導電樹脂シートを配線パターン6、7、8の表面に貼り合わせたインターポーザー基板10を用いる場合もある。その場合、Auスタッドバンプと接続する側の配線パターンの表面にNi/Auメッキを形成する必要は無くなり、異方性導電樹脂が媒介となりAuバンプとインターポーザー基板10との接続を行なう。図10を用いて本発明の実施例3を説明する。図10に示す実施例3の半導体パッケージは、図1に示す実施例1の半導体パッケージと類似しているが、導体平板2、3にキャビティ溝を形成したものを用いているところが異なっている。半導体デバイス1には実施例1、2と同じ厚さ150μmのDRAMを用いており、導体平板2、3には厚さ300μmのCuを材質とし、中心部に深さ175μmのキャビティをエッチングにより形成したものを用いた。組み立て方法としては、先ずCu板のキャビティ内にエポキシ系の熱硬化性接着剤14をディスペンサーを用いて塗布し、その後DRAMチップをマウンターを用いてキャビティ内部に搭載した。その後、熱硬化性接着剤14を加熱することにより完全に硬化させた。ここで熱硬化性接着剤の量は、あらかじめ熱硬化後の厚さが25μmになるように条件出しを行なった。その後、DRAMチップの外部電極パッド上とCu板あらかじめ電解メッキ法によりNi/Auを成膜しておいたの所定の位置インターポ-ザー基板10のグランドパッドに対応する箇所にバンプボンダーを用いてAuスタッドバンプを形成し、DRAMチップとCu平板とが一体となったワークをフリップチップマウンターを用いてインターポーザー基板10と接続させた。Cu平板はインターポーザー基板10のグランドパッドと接続した。最後にワークとインターポーザー基板10との隙間にエポキシ系のアンダーフィル樹脂を充填させ、熱硬化させた。このようにして得られた本発明の実施例3の半導体パッケージは、キャビティが形成された平板11を用いることによって、DRAMチップの裏面を外部に曝すことが無いので、半導体パッケージの2次実装の際に想定される機械的な外力によるチップ裏面の損傷を防止できる半導体パッケージを実現することができた。図12および図13を用いて本発明の実施例4を説明する。半導体デバイス1には、7mm×7mmで厚さ150μmのCPUを用いた。また導体平板2、3には厚さ150μmでコの字形状のCu板を2枚用いた。実施例4の半導体パッケージの組み立て方法は、ここまで述べた実施例1~3の半導体パッケージとほぼ同じなので一部省略するが、最後にデカップリングコンデンサをCu板上に接続させたところだけが異なっている。デカップリングコンデンサには外形寸法が1.6mm×0.8mmで厚さが0.5mm、静電容量が1.0μFのチップ積層セラミックコンデンサを用いた。図12は、本発明の実施例4の半導体パッケージをCPUチップの裏面側の真上から見た図を示している。積層セラミックコンデンサの実装方法であるが、表面実装マウンターを用いて積層セラミックコンデンサの2つの外部電極にSn-Ag-Cuはんだペーストを塗布した後、2つの外部電極がそれぞれインターポーザー基板10のグランドパッドと接続されたCu板2と電源パッドと接続されたCu板3とに接続されるように搭載した。その後、リフロー炉を用いてはんだを溶融させ、接続させた。このようにして本発明の実施例4に示す半導体パッケージを作製することにより、実施例1~3よりもスイッチングノイズに強い半導体パッケージを実現することができた。また、実施例4に示す半導体パッケージをノートPCPersonalComputer、PDAPersonalDegitalAssistanceなどの電子機器に搭載することにより、性能を低下させることなく、且つより低コスト化を実現することができた。また、実施例4ではCu板を2枚用いた例を示したが、これが2枚に限定されるわけではなく、例えば図13に示すように4枚用いる場合もあることが言うまでも無い。4枚用いる場合は、2枚用いる場合よりも多くのデカップリングコンデンサを実装させた半導体パッケージを実現できる。また、導体平板の枚数は2枚、4枚以外にも複数用いる場合があることは言うまでも無い。