被検体内の第1デバイスを検査するための第1検査条件をテスタに設定する段階と、前記テスタと前記被検体とを電気的に接続するテストヘッドに前記第1デバイスと異なる前記被検体内の第2デバイスを検査するための第2検査条件を設定する段階と、前記第1検査条件を前記テストヘッドを通じて前記第1デバイスに与えるとともに前記第2検査条件を前記第2デバイスに与えることにより、前記第1デバイスと前記第2デバイスとを同時に検査する段階と、を含むことを特徴とする半導体パッケージの検査方法。前記第2デバイスを検査する段階の後、前記第2検査条件を前記第2デバイスと同一の前記被検体内の第3デバイスに与えて前記第1デバイスと前記第3デバイスとを同時に検査する段階をさらに含むことを特徴とする請求項1に記載の半導体パッケージの検査方法。前記第1デバイスは第1半導体チップを備え、前記第2デバイスは第2半導体チップを備え、前記被検体は前記第1半導体チップと前記第2半導体チップとが積層された構造を有するマルチチップパッケージを含むことを特徴とする請求項1に記載の半導体パッケージの検査方法。被検体内の第1デバイスをテストするためのテスタと、前記テスタと前記被検体とを電気的に接続させ、前記第1デバイスと異なる前記被検体内の第2デバイスをテストするためのテストヘッドと、を備える半導体パッケージの検査装置。前記テスタは、前記第1デバイスに第1パターンを与える第1パターン発生部と、前記第1パターンが与えられた前記第1デバイスから出力した信号を分析して、前記第1デバイスの不良可否を判定する第1判定部と、を備えることを特徴とする請求項4に記載の半導体パッケージの検査装置。前記テスタは、前記第1判定部によって判定された情報を記憶する第1記憶部をさらに備えることを特徴とする請求項5に記載の半導体パッケージの検査装置。前記テストヘッドは、前記第2デバイスの第2パターンを与える第2パターン発生部と、前記第2パターンが与えられた前記第2デバイスから出力した信号を分析して、前記第2デバイスの不良可否を判定する第2判定部と、を備えることを特徴とする請求項4に記載の半導体パッケージの検査装置。前記テストヘッドは、前記第2判定部によって判定された情報を記憶する第2記憶部をさらに備えることを特徴とする請求項7に記載の半導体パッケージの検査装置。前記テスタは、前記第1デバイスと前記第2デバイスとを検査する動作を制御するテストプロセッサを備えることを特徴とする請求項4に記載の半導体パッケージの検査装置。前記テスタは、前記第1デバイスを検査する動作を制御する第1テストプロセッサを備え、前記テストヘッドは、前記第2デバイスを検査する動作を制御する第2テストプロセッサを備えることを特徴とする請求項4に記載の半導体パッケージの検査装置。本発明の目的は、被検体内の異なるデバイスを同時に検査可能な半導体パッケージの検査方法を提供することにある。また、本発明の別の目的は、被検体内の異なるデバイスを同時に検査可能な半導体パッケージの検査方法に用いる検査装置を提供することにある。本発明の検査方法によれば、被検体内の第1デバイスを検査するための第1検査条件をテスタに設定する。テスタと被検体とを電気的に接続するテストヘッドに第1デバイスと異なる被検体内の第2デバイスを検査するための第2検査条件を設定する。第1検査条件をテストヘッドを通じて第1デバイスに与え、第2検査条件を第2デバイスに与えて、第1デバイスと第2デバイスとを同時に検査する。本発明によれば、第1検査条件をテスタに設定する段階は、第1デバイスに対応する第1パターンを発生させる段階を含む。本発明によれば、第2検査条件をテストヘッドに設定する段階は、第2デバイスに対応する第2パターンを発生させる段階を含む。本発明によれば、第1デバイスと第2デバイスとを同時に検査する段階は、第1デバイスと第2デバイスとから出力した信号を分析して第1デバイスと第2デバイスとの不良可否を判定する段階を含むことができる。第1デバイスと第2デバイスとを同時に検査する段階は、第1デバイスと第2デバイスとの不良可否に関する情報を記憶する段階をさらに含む。本発明によれば、検査方法は第2デバイスを検査する段階の後、第2検査条件を第2デバイスと同様の被検体内の第3デバイスに与えて、第1デバイスと第3デバイスとを同時に検査する段階をさらに含むことができる。本発明によれば、第1デバイスは第1半導体チップを含み、第2デバイスは第2半導体チップを含む。被検体は、第1半導体チップと第2半導体チップとが積層した構造を有するマルチチップパッケージを含む。本発明によれば、検査装置は、テスタ及びテストヘッドを備える。テスタは、被検体内の第1デバイスを検査する。テストヘッドはテスタと被検体とを電気的に接続させる。テストヘッドは、第1デバイスと異なる被検体内の第2デバイスを検査する。本発明によれば、テスタは第1デバイスに第1パターンを与える第1パターン発生部algorithmicpattengenerator及び第1パターンが与えられた第1デバイスから出力した信号を分析して、第1デバイスの不良可否を判定する第1判定部を備える。テスタは第1判定部によって判定された情報を記憶する第1記憶部をさらに備える。本発明によれば、テストヘッドは第2デバイスに第2パターンを与える第2パターン発生部algorithmicpattengenerator、及び第2パターンが与えられた第2デバイスから出力した信号を分析して、第2デバイスの不良可否を判定する第2判定部を備える。テストヘッドは第2判定部によって判定された情報を記憶する第2記憶部をさらに備える。本発明によれば、テスタは第1デバイスと第2デバイスとを検査する動作を制御するテストプロセッサtestprocessorを備える。本発明によれば、テスタは第1デバイスを検査する動作を制御する第1テストプロセッサを備え、テストヘッドは第2デバイスを検査する動作を制御する第2テストプロセッサを備える。本発明によれば、被検体内の第1デバイスはテスタを利用して検査し、被検体内の第2デバイスはテストヘッドを利用して検査できる。従って、テスタを変更しないで異なる第1デバイスと第2デバイスとを同時に検査できるようになり、被検体を検査する時間を大幅に短縮することができる。以下、添付図面を参照して、本発明の望ましい実施形態をより詳細に説明する。本発明は多様な変更を加えることができ、種々の形態を有することができるが、特定の実施形態を図面に例示して本明細書に詳細に説明する。しかし、これは本発明を特定の開示形態に限定しようとするものではなく、本発明の思想及び技術範囲に含まれるすべての変更、均等物ないし代替物を含むと理解するべきである。各図面を説明しながら類似の参照符号を類似の構成要素に対して使用した。第1、第2等の用語は多様な構成要素を説明するのに使用することができるが、これらの構成要素がこのような用語によって限定されてはならない。用語は一つの構成要素を他の構成要素から区別する目的で使われる。例えば、本発明の権利範囲から逸脱せずに第1構成要素を第2構成要素と命名することができ、類似に第2構成要素も第1構成要素と命名することができる。本明細書で使用した用語は単に特定の実施形態を説明するために使用したもので、本発明を限定するものではない。単数の表現は文脈上明白に異なるように意味しない限り、複数の表現を含む。本明細書で、含むまたは有する等の用語は明細書上に記載された特徴、数字、段階、動作、構成要素、部品または、これを組み合わせたのが存在するということを示すものであって、一つまたはそれ以上の他の特徴や数字、段階、動作、構成要素、部品または、これを組み合わせたものなどの存在または、付加の可能性を、予め排除するわけではない。別に定義しない限り、技術的或いは科学的用語を含み、本明細書中において使用される全ての用語は本発明が属する技術分野で通常の知識を有する者であれば、一般的に理解するのと同一の意味を有する。一般的に使用される辞書において定義する用語と同じ用語は関連技術の文脈上に有する意味と一致する意味を有するものと理解するべきで、本明細書において明白に定義しない限り、理想的或いは形式的な意味として解釈してはならない。第1実施形態図1は本発明の第1実施形態に係る検査装置を示すブロック図である。図1を参照すれば、検査装置100はテスタ110及びテストヘッド120を備える。検査装置100は被検体P内の異なる第1デバイス及び第2デバイスの電気的特性を同時に検査する。本実施形態において、被検体Pはマルチチップパッケージを含むことができる。マルチチップパッケージPは互いに異なる種類の第1半導体チップD及び第2半導体チップFを含む。第1半導体チップDは、DRAMを含むことができ、第2半導体チップFはフラッシュメモリを含むことができる。テスタ110は第1半導体チップDの電気的特性を検査する。従って、第1半導体チップDの電気的特性を検査するための第1検査条件がテスタ110に設定される。第1検査条件のみならず、他の半導体チップを検査するための検査条件をテスタ110に設定することができる。例えば、第2半導体チップFを検査するための第2検査条件もテスタ110に設定できる。本実施形態において、テスタ110はテストプロセッサ112、第1パターン発生部114、第1判定部116、及び第1記憶部118を含む。テストプロセッサ112は、テスタ110とテストヘッド120の検査動作全体を制御する。テストプロセッサ112から発生した制御信号がテスタ110内の第1パターン発生部114とテストヘッド120内の第2パターン発生部124に各々入力される。第1パターン発生部114はテストプロセッサ112からの制御信号を受信して、第1半導体チップDを検査するための第1パターンを発生させる。第1半導体チップDがDRAMを含むので、第1パターンはDRAMに対応する波形を有する。第1パターンはテストヘッド120を経由して第1半導体チップDに転送される。第1判定部116は第1パターンが入力された第1半導体チップDから出力した信号を分析し、第1半導体チップDの不良可否を判定する。従って、第1半導体チップDから出力した信号は第1判定部116に受信される。第1記憶部118は、第1判定部116により判定された情報を記憶する。例えば、第1半導体チップDの一部分が第1判定部116により不良であると判定されると、該当不良部分の位置情報が第1記憶部118に記憶される。ここで、第1パターン発生部114から第1パターンのみならず他のパターンを発生することができる。従って、テスタ110のみを利用して様々な種類の半導体チップを検査できる。しかし、テスタ110のみを利用しては様々な種類の半導体チップを同時に検査することはできない。第1半導体チップDと第2半導体チップFを同時に検査するため、テスタヘッド120が第2半導体チップFを検査する。テストヘッド120はテスタ110と電気的に接続され、テストプロセッサ112の制御命令を受信する。また、テストヘッド120はマルチチップパッケージPの外部接続端子と電気的に接触する。ここで、第1検査条件は外部接続端子のうち、第1半導体チップDと接続された外部接続端子を経由して与えられる。反面、第2検査条件は第2半導体チップFと接続された外部接続端子を経由して与えられる。従って、第1検査条件および第2検査条件をマルチチップパッケージPに同時に与えることができるので、第1半導体チップDおよび第2半導体チップFを同時に検査できる。本実施形態において、テストヘッド120は第2パターン発生部124、第2判定部126、及び第2記憶部128を含む。第2パターン発生部124は、テストプロセッサ112からの制御命令を受信し、第2半導体チップFを検査するための第2パターンを発生させる。第2半導体チップFがフラッシュメモリを含むので、第2パターンはフラッシュメモリに対応する波形を有することができる。第2判定部126は第2パターンが入力された第2半導体チップFから出力した信号を分析し、第2半導体チップFの不良可否を判定する。従って、第2半導体チップFから出力した信号は第2判定部126に受信される。第2記憶部128は第2判定部126により判定された情報を記憶する。例えば、第2半導体チップFの一部分が第2判定部126により不良に判定されると、該当不良部分の位置情報が第2記憶部128に記憶される。付加的に、マルチチップパッケージPが第2半導体チップFと実質的に同じ種類の第3半導体チップを含む場合、テストヘッド120を利用して第3半導体チップを検査できる。テストヘッド120はテストプロセッサ112から制御信号を受信して初めて動作するので、第3半導体チップに対する検査は第1半導体チップDに対する検査が完了した後に実行される。図2は図1の装置を利用してマルチチップパッケージを検査する方法を示すフローチャートである。図1及び図2を参照すれば、ST150において、テストプロセッサ112が第1制御信号を第1パターン発生部114に伝送する。また、テストプロセッサ112は第2制御信号を第2パターン発生部124に伝送する。本実施形態において、第1制御信号および第2制御信号の伝送は同時に行うことができる。ST152において、第1パターン発生部114が第1制御信号により第1パターンを発生させる。第1パターンはテストヘッド120を経由して第1半導体チップDに入力される。また、ST160において、第2パターン発生部124が第2制御信号に従って第2パターンを発生させる。第2パターンは第2半導体チップFに入力される。本実施形態において、第1パターンおよび第2パターンの入力は同時に行うことができる。ST154において、第1パターンが入力された第1半導体チップDから信号が出力される。出力された信号を第1判定部116が受信する。第1判定部116は受信した信号を分析して、第1半導体チップDの不良可否を判定する。また、ST162において、第2パターンが入力された第2半導体チップFから信号が出力される。出力された信号を第2判定部126が受信する。第2判定部126は受信した信号を分析して、第2半導体チップFの不良可否を判定する。本実施形態において、第1半導体チップDおよび第2半導体チップFの不良可否判定は同時に行うことができる。ST156において、第1判定部116で判定された第1半導体チップDの不良可否に関する情報が第1記憶部118に記憶される。また、ST164において、第2判定部126で判定された第2半導体チップFの不良可否に関する情報が第2記憶部128に記憶される。第1半導体チップDに対する検査が完了すると、ST166において、テストプロセッサ112が第2制御信号を第2パターン発生部124に伝送する。ST168において、第2パターン発生部124が第2制御信号により第2パターンを発生させる。第2パターンは第3半導体チップに入力される。ST170において、第2パターンが入力された第3半導体チップから信号が出力される。出力された信号を第2判定部126が受信する。第2判定部126は受信した信号を分析して、第3半導体チップの不良可否を判定する。ST172において、第2判定部126で判定された第3半導体チップの不良可否に関する情報が第2記憶部128に記憶される。本実施形態によれば、マルチチップパッケージ内の第1半導体チップはテスタを利用して検査し、第2半導体チップはテストヘッドを利用して検査することができる。従って、テスタを変更しないで異なる第1半導体チップと第2半導体チップとを同時に検査できるようになり、マルチチップパッケージを検査する時間を大幅に短縮することができる。第2実施形態図3は本発明の第2実施形態に係る検査装置を示すブロック図である。図3を参照すれば、検査装置200はテスタ210及びテストヘッド220を備える。本実施形態において、被検体Pは互いに異なる第1半導体チップDと第2半導体チップFを有するマルチチップパッケージを含むことができる。テスタ210は第1半導体チップDの電気的特性を検査する。従って、第1半導体チップDの電気的特性を検査するための第1検査条件がテスタ210に設定される。本実施形態において、テスタ210は第1テストプロセッサ212、第1パターン発生部214、第1判定部216、及び第1記憶部218を備える。第1テストプロセッサ212はテスタ210の検査動作を制御する。従って、第1テストプロセッサ112から発生した第1制御信号は第1パターン発生部214に入力される。ここで、第1パターン発生部214、第1判定部216、及び第1記憶部218は図1の第1パターン発生部114、第1判定部116、及び第1記憶部118の各々と実質的に同一なので、各構成要素の説明は省略する。テストヘッド220は第1テストプロセッサ212と電気的に接続されない。従って、第1テストプロセッサ212からの第1制御命令はテストヘッド220に転送されない。テストヘッド220は、マルチチップパッケージPの外部接続端子と電気的に接触する。本実施形態において、テストヘッド220は第2テストプロセッサ222、第2パターン発生部224、第2判定部226、及び第2記憶部228を備える。第2テストプロセッサ222はテストヘッド220の検査動作を制御する。従って、第2テストプロセッサ222から発生した第2制御信号は第2パターン発生部224に入力される。ここで、第2パターン発生部224、第2判定部226、及び第2記憶部228は図1の第2パターン発生部124、第2判定部126、及び第2記憶部128の各々と実質的に同一なので、各構成要素の説明は省略する。本実施形態において、テストヘッド220は第2テストプロセッサ222を備える。従って、テスタ210内の第1テストプロセッサ212の動作と関係なくテストヘッド220が動作することができる。テスタ210が第1半導体チップDを検査する動作を完了する前であっても、第2テストプロセッサ222から独立的な第2制御信号を受けるテストヘッド220を利用して第2半導体チップFと実質的に同じ第3半導体チップに対する検査の実行が可能である。即ち、第1半導体チップDと第3半導体チップに対する検査を同時に実行できる。図4は図3の装置を利用してマルチチップパッケージを検査する方法を順次に示すフローチャートである。図3及び図4を参照すれば、ST250において、第1テストプロセッサ212が第1制御信号を第1パターン発生部214に伝送する。また、ST260において、第2テストプロセッサ222が第2制御信号を第2パターン発生部224に伝送する。本実施形態で、第1制御信号の伝送及び第2制御信号の伝送は同時に行うことができる。ST252において、第1パターン発生部214が第1制御信号により第1パターンを発生させる。第1パターンはテストヘッド220を経由して第1半導体チップDに入力される。また、ST262において、第2パターン発生部124が第2制御信号により第2パターンを発生させる。第2パターンは第2半導体チップFで入力される。本実施形態において、第1パターンおよび第2パターンの入力は同時に行うことができる。ST254において、第1パターンが入力された第1半導体チップDから信号が出力される。出力された信号を第1判定部116が受信する。第1判定部116は受信した信号を分析して、第1半導体チップDの不良可否を判定する。また、ST264において、第2パターンが入力された第2半導体チップFから信号が出力される。出力された信号を第2判定部126が受信する。第2判定部126は受信した信号を分析して、第2半導体チップFの不良可否を判定する。本実施形態において、第1半導体チップDおよび第2半導体チップFの不良可否の判定は同時に行うことができる。ST256において、第1判定部116で判定された第1半導体チップDの不良可否に関する情報が第1記憶部118に記憶される。また、ST266において、第2判定部126で判定された第2半導体チップFの不良可否に関する情報が第2記憶部128に記憶される。第1半導体チップDに対する検査が完了する前に、ST268において、第2テストプロセッサ222が第2制御信号を第2パターン発生部224に伝送する。テストプロセッサ112が第2制御信号を第2パターン発生部124に伝送する。ST268において、第2パターン発生部124が第2制御信号により第2パターンを発生させる。第2パターンは第3半導体チップで入力される。ST270において、第2パターンが入力された第3半導体チップから信号が出力される。出力された信号を第2判定部126が受信する。第2判定部126は受信した信号を分析して、第3半導体チップの不良可否を判定する。ST272において、第2判定部126で判定された第3半導体チップの不良可否に関する情報が第2記憶部128に記憶される。以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。