データを保持可能なメモリセルが列及び行に沿って設けられたメモリセルアレイと、前記メモリセルの電流経路の一端と接続されるビット線と、前記ビット線の他端と接続され、前記データの読み出し時において、前記ビット線の前記他端とチャージシェア動作を行う第1ノードを備え、この第1ノードに一方の電極が接続されたキャパシタ素子によって保持される電荷に応じた電位をラッチするセンスアンプと、前記キャパシタ素子の他方の電極に電圧を印加し、前記第1ノードをブーストするドライバ回路とを具備し、前記ドライバ回路は、前記チャージシェア動作前から前記メモリセルの保持する前記データのラッチ動作が完了するまでの期間、前記他方の電極に前記電圧を印加することを特徴とする半導体記憶装置。前記ドライバ回路は、前記ラッチ動作の完了後、前記他方の電極への前記電圧の印加を停止することを特徴とする請求項1記載の半導体記憶装置。前記センスアンプは、前記データの読み出し時に第2ノードに電圧が供給され、前記第1ノードを介して前記ビット線をプリチャージする経路を備え、前記他方の電極に印加される電圧の放電は、前記経路を介して行われることを特徴とする請求項2記載の半導体記憶装置。前記センスアンプは、前記データをラッチするラッチ回路と、前記ラッチ回路がHレベルの前記データを保持する場合、オン状態とされ、前記経路として前記第1ノードと第2ノードとを接続するスイッチとを備えることを特徴とする請求項3記載の半導体記憶装置。前記他方の電極への前記電圧の印加を行う場合、前記一方の電極の電位変化に対する前記ビット線に流れる電流変化の比率は、前記他方の電極への前記電圧の印加を行わない場合よりも、小さいことを特長とする請求項2記載の半導体記憶装置。前記第1ノードの放電は、前記ビット線を介して行われることを特徴とする請求項2記載の半導体記憶装置。データの誤読み出しを低減する半導体記憶装置を提供する。実施形態によれば半導体記憶装置は、データを保持可能なメモリセルが列及び行に沿って設けられたメモリセルアレイと、前記メモリセルの電流経路の一端と接続されるビット線と、前記ビット線の他端と接続され、前記データの読み出し時において、前記ビット線の前記他端とチャージシェア動作を行う第1ノードを備え、この第1ノードに一方の電極が接続されたキャパシタ素子によって保持される電荷に応じた電位をラッチするセンスアンプと、前記キャパシタ素子の他方の電極に電圧を印加し、前記第1ノードをブーストするドライバ回路とを具備し、前記ドライバ回路は、前記チャージシェア動作前から前記メモリセルの保持する前記データのラッチ動作が完了するまでの期間、前記他方の電極に前記電圧を印加する。以下、この発明の実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。第1の実施形態メモリセルトランジスタMTは閾値分布として、消去状態以下、1データとプログラム状態以下、0データとのいずれか分布を取る。本実施形態では、メモリセルトランジスタMTが保持する1データを読み出す際、ビット線とチャージシェア動作を行うセンスアンプの検知部後述するノードN1の電位をブーストする事で、読み出しマージンを確保するものである。図1を用いて本実施形態に係る半導体記憶装置の全体構成例について説明する。1.全体構成例について図1に示すように本実施形態に係る半導体記憶装置は、メモリセルアレイ1、ロウデータ2、データ入出力回路3、制御部4、及びセンスアンプ5を備える。1-2.メモリセルアレイ1の構成例についてメモリセルアレイ1は、複数の不揮発性のメモリセルトランジスタMTを含んだブロックBLK0乃至BLKsを備えるsは自然数。ブロックBLK0乃至BLKsの各々は、不揮発性のメモリセルトランジスタMTが直列接続された複数のNANDストリング10を備えている。NANDストリング10の各々は、例えば64個のメモリセルトランジスタMTと、選択トランジスタST1、ST2とを含んでいる。メモリセルトランジスタMTは、2値以上のデータを保持可能とする。このメモリセルトランジスタMTの構造は、p型半導体基板上にゲート絶縁膜を介在して形成された浮遊ゲート電荷導電層と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んだFG構造である。なお、メモリセルトランジスタMTの構造は、MONOS型であっても良い。MONOS型とは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層例えば絶縁膜と、電荷蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜以下、ブロック層と呼ぶと、更にブロック層上に形成された制御ゲートとを有した構造である。メモリセルトランジスタMTの制御ゲートはワード線に電気的に接続され、ドレインはビット線に電気的に接続され、ソースはソース線に電気的に接続されている。またメモリセルトランジスタMTは、nチャネルMOSトランジスタである。なお、メモリセルトランジスタMTの個数は64個に限られず、128個や256個、512個等であってもよく、その数は限定されるものではない。またメモリセルトランジスタMTは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタST1、ST2間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタMTの一端側のドレイン領域は選択トランジスタST1のソース領域に接続され、他端側のソース領域は選択トランジスタST2のドレイン領域に接続されている。同一行にあるメモリセルトランジスタMTの制御ゲートはワード線WL0~WL63のいずれかに共通接続され、同一行にあるメモリセルトランジスタMTの選択トランジスタST1、ST2のゲート電極は、それぞれセレクトゲート線SGD1、SGS1に共通接続されている。なお説明の簡単化のため、以下ではワード線WL0~WL63を区別しない場合には、単にワード線WLと呼ぶことがある。また、メモリセルアレイ1において同一列にある選択トランジスタST1のドレインは、いずれかのビット線BL0~BLnに共通接続される。以下、ビット線BL0~BLnについても、これらを区別しない場合には一括してビット線BLと呼ぶn:自然数。選択トランジスタST2のソースはソース線SLに共通接続される。また、同一のワード線WLに接続された複数のメモリセルトランジスタMTには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、複数のメモリセルトランジスタMTはブロックBLK単位で一括してデータが消去される。1-2.メモリセルトランジスタMTの閾値分布について図2を用いて上記メモリセルトランジスタMTの閾値分布について説明する。図2は、横軸に閾値分布電圧をとり、縦軸にメモリセルトランジスタMTの数を示したグラフである。図示するように、各々のメモリセルトランジスタMTは、例えば2値2levelsのデータ1ビットデータを保持できる。すなわち、メモリセルトランジスタMTは、閾値電圧Vthの低い順に1、及び0の2種のデータを保持できる。メモリセルトランジスタMTにおける1データの閾値電圧Vth0は、Vth0<V01である。0データの閾値電圧Vth1は、V01<Vth1である。このようにメモリセルトランジスタMTは、閾値に応じて0データ、及び1データの1ビットデータを保持可能とされている。メモリセルトランジスタMTは、消去状態において、1データ例えば負電圧に設定され、データを書き込み、電荷蓄積層に電荷を注入することによって正の閾値電圧に設定される。1-2-1.セル電流Icellについて図3を用いて、上記メモリセルトランジスタMTが上記いずれかの閾値分布を保持した際に、メモリセルトランジスタMTのチャネルに流れる電流Icellについて説明する。図3は、横軸に電流分布をとり、縦軸にメモリセルトランジスタMTの数を示したグラフである。各々のメモリセルトランジスタMTは、ロウデコーダ2から与えられる電圧に応じて、オン状態とオフ状態とのいずれかの状態を取る。オン状態であるメモリセルトランジスタMT以下ONセルと称することがあるには電流Icellonが流れ、オフ状態にあるメモリセルトランジスタMT以下OFFセルと称することがあるには電流Icelloffが流れる。このようにメモリセルトランジスタMTは、オン又はオフ状態に応じて流れる電流値が変化し、Icellon>Icelloffなる関係がある。電流Icellon及びIcelloffはそれぞれ、一定の幅を持って分布する。すなわち、これらの電流にはばらつきが存在する。これは、メモリセルトランジスタMT自身の特性のバラつきや、ビット線の線幅にバラつき等を原因とするものである。オン状態であるメモリセルトランジスタMTに流れる電流Icellonの最小値Icellonminには、Icellonmin>ReadLevelなる関係がある。また、オフ状態であるメモリセルトランジスタMTに流れる電流Icelloffの最大値Icelloffmaxには、Icelloffmax<ReadLevelなる関係がある。またなお、ReadLevelは後述するセンスアンプ5が、データを0と判定するか1と判定するかの基準となる電流の値であり、このReadLevelはある一定の幅でバラつくことがある。このバラつきについては、後述する。1-3.ロウデコーダ2について図1に戻ってロウデコーダ2について説明する。ロウデコーダ2は、データの書き込み動作時、読み出し動作時、及び消去時において、制御部4から与えられるブロック選択信号をデコードし、その結果に基づいてブロックBLKを選択する。次いで、選択したブロックBLKに対し書き込み電圧、読み出し電圧、及び消去電圧のいずれかを転送する。具体的には、ロウデコーダ2は書き込み電圧として、書き込み対象のメモリセルトランジスタMTに転送する選択書き込み電圧以下、電圧Vpgmとそれ以外のメモリセルトランジスタMTに転送する非選択書き込み電圧以下、電圧Vpassを転送する。また、ロウデコーダ2は、読み出し電圧として、読み出し対象のメモリセルトランジスタMTに転送する選択読み出し電圧以下、Vcgrとそれ以外のメモリセルトランジスタMTに転送する非選択読み出し電圧以下、電圧Vreadを転送する。また、消去時には、選択ブロックBLKを貫通する全ワード線WLにゼロ電位を転送する。なお、この際、メモリセルトランジスタMTが配置される半導体基板ウェル領域には、正の高電圧が印加される。1-4.データ入出力回路3についてデータ入出力回路3は、図示せぬI/O端子を介してホストhostから供給されたアドレス及びコマンドを制御部4へ出力する。またデータ入出力回路3は、書き込みデータを、データ線Dlineを介してセンスアンプ5へと出力する。データをホストへ出力する際は、制御部4の制御に基づき、センスアンプ5が増幅したデータを、データ線Dlineを介して受け取った後、I/O端子を介してホストへ出力する。1-5.制御部4について制御部4は、NAND型フラッシュメモリ全体の動作を制御する。すなわち、データ入出力回路3を介して、図示せぬホストから与えられた上記アドレス、及びコマンドに基づいて、データの書き込み動作、読み出し動作、及び消去動作における動作シーケンスを実行する。制御部4はアドレス、及び動作シーケンスに基づき、ブロック選択信号/カラム選択信号を生成する。制御部4は、前述したブロック選択信号をロウデコーダ2に出力する。また、制御部4はカラム選択信号をセンスアンプ5に出力する。カラム選択信号とは、センスアンプ5のカラム方向を選択する信号である。また、制御部4には、図示せぬメモリコントローラから供給された制御信号が与えられる。制御部4は供給された制御信号により、図示せぬI/O端子を介してホストhostからデータ入出力回路3へと供給された信号がアドレスであるのか、データであるのかを区別する。更に、制御部4は、後述するセンスアンプ5とビット線BLとを接続するMOSトランジスタに信号BLCLAMPを供給する。制御部4は、この信号BLCLAMPとして、電圧VlcampVth1、電圧VsenVth1、及び電圧VtrVth1を出力する。なお、この信号BLCLAMPについては後述する。1-6.センスアンプ5についてセンスアンプ5は、データの読み出し時にメモリセルトランジスタMTからビット線BLに読み出されたデータをセンスして増幅する。またデータの書き込み時には、対応するビット線BLに書き込みデータを転送する。具体的には、ビット線BLを所定の電圧にプリチャージした後、ビット線BLを放電させ、そのビット線BLの放電状態をセンスする。つまり、センスアンプ5でビット線BLの電圧を増幅してメモリセルトランジスタMTの有するデータをセンスする。なお、データの読み出し及び書き込みは、隣接する2本のビット線BLのうちの1本ずつ行われる。隣接する2本のビット線BLの組は、それぞれビット線BL0、ビット線BL1の組、ビット線BL2、ビット線BL3の組、ビット線BL4、ビット線BL5の組であり、以下同様である。すなわち、n本のビット線BLのうち、n/2本のビット線BLに対して、一括して読み出し及び書き込みが行われる。以下では、ビット線BLの1組のうち、読み出しまたは書き込み対象となるビット線BLを選択ビット線BLと呼び、非対象となるビット線BLを非選択ビット線BLと呼ぶ。以下、図4を用いて上記センスアンプ5の構成について説明する。<センスアンプ5の構成について>図4に示すようにセンスアンプ5は、プライマリデータキャッシュPDC、ダイナミックデータキャッシュDDC、テンポラリデータキャッシュTDC、及びMOSトランジスタ6を有している。すなわち、本実施形態に係るセンスアンプ5は、2値データに対応したセンスアンプである。図示するように、カラム選択MOSトランジスタ65の電流経路の一端はノードN1bに接続され、他端は入出力データ線Dline信号線I/Oに接続される。入出力データ線DlineからこのMOSトランジスタ65を介して、LまたはHレベルいずれかの信号がPDCに入出力される。また、カラム選択トランジスタ66の電流経路の一端はノードN1aに接続され、他端は入出力データ線Dline信号線I/Onに接続される。入出力データ線DlineからこのMOSトランジスタ66を介して、LまたはHレベルいずれかの信号がPDCに入出力される。なお、信号線I/Oと信号線I/Onには互いに対称の信号が入出力される。これらMOSトランジスタ65及び66のゲートにはカラム選択信号CSLが供給されている。すなわち、信号CSLによりMOSトランジスタ65及び66がオン状態とされることで、センスアンプ5は入出力データ線Dlineを介してデータ入出力回路3とデータの入出力がされる。PDCは、書き込み時に入力データを保持し、読み出し時に読み出しデータを保持し、ベリファイ時に一時的にデータを保持し、更にはメモリセルトランジスタMTの例えば2値データ0または1を記憶する際に内部データの操作に使用される。PDCは、ラッチ回路LAT1を備える。ラッチ回路LAT1はインバータ回路68、69を組み合わせ、これによって構成される。またインバータ回路68、69は、nチャネル型MOSトランジスタ及びpチャネル型MOSトランジスタにより構成される。ノードN1bにおいてインバータ回路68の出力端及びインバータ回路69の入力端が接続され、ノードN1aにおいてインバータ回路69の出力端とインバータ回路68の入力端とが接続される。ノードN1aはMOSトランジスタ71を介して接地可能とされ、またMOSトランジスタ71のゲートには信号PRSTが供給されている。更に、MOSトランジスタ72の電流経路の一端はノードN1aに接続され、他端はノードN12に接続され、ゲートには信号BLC1が供給さる。MOSトランジスタ73の電流経路の一端はノードN12に接続され、他端はPDCのノードN1bに接続され、ゲートには信号BLT1が供給される。このノードN12は、センスアンプ5内の配線83TDCに接続される。この配線83は、データの読み出し時、ベリファイ時にビット線BLのデータを保持する。またMOSトランジスタ79の電流経路の一端にノードN1bが接続され、ゲートはノードN12が接続される。MOSトランジスタ80の電流経路の一端は、MOSトランジスタ79の電流経路の他端と接続され、他端は接地可能とされ、ゲートには信号SEN1が供給される。キャパシタ素子84の一方の電極は、ノードN12に接続される。つまり、キャパシタ素子84はノードN12の電位に応じた電荷を蓄積する。またドライバ回路85は、キャパシタ素子84の他方の電極に、例えば電圧VDDを供給する。つまり、ドライバ回路85は、キャパシタ素子85が保持する電荷に応じた電圧に加え、電圧VDDを更に供給することで、ノードN12の電位をブーストする。ドライバ回路85が、電圧VDDを供給するタイミングは、例えば上記制御部4が制御しても良いし、ドライバ回路85自身によるものでも良い。なお、ドライバ回路85が、キャパシタ素子84の他方の電極に電圧VDDを供給するタイミングについては後述する読み出し動作にて説明する。つまり、キャパシタ素子84に蓄積される電荷に応じた電圧ノードN12の電圧の大きさに応じてMOSトランジスタ79がオン状態またはオフ状態とされることで、ノードN1bの値が変化する。これを強制反転方式と呼ぶ。なお、この際、信号SEN1によってMOSトランジスタ80はオン状態とする。また、キャパシタ素子84は、以下説明するチャージトランスファ動作によってBL線から配線83を介して転送された電荷を蓄積する。次に、DDCについて説明する。DDCは消去ベリファイ時に使用される。DDCはスイッチとして機能するnチャネル型MOSトランジスタ75及びpチャネル型MOSトランジスタ77を備える。MOSトランジスタ75の電流経路の一端は、MOSトランジスタ76の電流経路の一端とノードN13で共通接続され、ゲートはノードN1bに接続される。つまり、ゲートにはMOSトランジスタ79、73の電流経路の一端がそれぞれ接続される。また、MOSトランジスタ77の電流経路の一端は、MOSトランジスタ76の電流経路の一端とノードN13で共通接続され、ゲートにはノードN1aが接続される。つまり、MOSトランジスタ77のゲートには、MOSトランジスタ75のゲートに供給される信号とは対称の信号が与えられる。MOSトランジスタ74の電流経路の一端は、MOSトランジスタ75、及び77の電流経路の他端と接続され、他端はノードN12に接続される。また、MOSトランジスタ74のゲートには信号REGが供給される。更に、MOSトランジスタ82の電流経路の一端は入出力データ線Dline信号線COMに接続され、電流経路の他端は、MOSトランジスタ78の電流経路の一端に接続され、ゲートはノードN12に接続される。また、MOSトランジスタ78の電流経路の他端は接地可能とされ、ゲートには信号CHK1が供給される。信号線COMはカラム方向に沿って、複数のセンスアンプ5間で共通接続される。この信号線COMには、センスアンプ5において書き込みベリファイ、消去ベリファイなどが完了したか否かの信号が出力される。つまり、MOSトランジスタ78がオンとされた状態で、配線83に転送された電圧に応じてMOSトランジスタ82がオン状態とされたか否かで、LまたはHレベルの信号が信号線COMに出力される。更に、MOSトランジスタ76の電流経路の一端はノードN12に接続され、他端には、例えば電圧VDDまたは電圧VSS=接地電位、例えばゼロ電位のいずれかが供給され、ゲートには信号BLPREが供給される。さらに、MOSトランジスタ81の電流経路の一端には配線83TDCが接続され、ゲートには信号BLCLAMPが供給され、電流経路の他端はMOSトランジスタ6の電流経路の一端が接続される。例えば、データの読み出し時、書き込み時、書き込みベリファイ時において、MOSトランジスタ76、ノードN12、MOSトランジスタ81、及びMOSトランジスタ6を介してビット線BLへと、例えば電圧VDDやゼロ電位が供給される。なお、MOSトランジスタ81の閾値電圧をVth1とする。次にMOSトランジスタ6について説明する。MOSトランジスタ6はノードN12と奇数または偶数ビット線BLのいずれかと接続可能とするビット線選択回路として機能する。このMOSトランジスタ6は、MOSトランジスタ6a~6dを備える。MOSトランジスタ6aの電流経路の一端は、MOSトランジスタ81の他端と接続され、電流経路の他端は、MOSトランジスタ6bの電流経路の一端及びビット線BLi1にそれぞれ共通接続され、ゲートには信号BLSi1が与えられる。MOSトランジスタ6bの電流経路の他端には、非選択回路として機能するpチャネルMOSトランジスタ86の電流経路の一端が接続され、電流経路の他端はMOSトランジスタ6aの電流経路の他端及びビット線BLi1に接続され、ゲートには信号BlASi1が与えられる。また、MOSトランジスタ6cの電流経路の一端は、MOSトランジスタ81の電流経路の他端と接続され、電流経路の他端はMOSトランジスタ6dの電流経路の一端とビット線BLiとにそれぞれ接続され、ゲートには信号BLSiが与えられる。MOSトランジスタ6dのゲートには信号BlASiが与えられ、電流経路の一端はMOSトランジスタ86の他端と接続され、電流経路の他端は、MOSトランジスタ6bの電流経路の他端及びビット線BLiと接続されている。MOSトランジスタ6b及び6dは、信号BlASi1及び信号BlASiに応じてMOSトランジスタ6a及び6cと相補的にオンとされ、非選択ビット線BLに電圧VDDを供給する。なお、以下では、偶数ビット線BLを偶数ビット線BLiiは偶数であり、i=0、2、4、...、n、奇数ビット線BLを奇数ビット線BLi1と呼ぶ。以上から、MOSトランジスタ6b、6c、及びMOSトランジスタ86がオン状態とされると、センスアンプ4は偶数ビット線BLi選択ビット線BLと電気的に接続され、奇数ビット線BLi1は非選択ビット線BLとされる。これに対し、MOSトランジスタ6a、6d、及びMOSトランジスタ86がオン状態とされると、センスセンスアンプは奇数ビット線BLi1選択ビット線BLと接続され、偶数ビット線BLiが非選択ビット線BLとされる。このとき非選択ビット線BLとされた偶数または奇数ビット線BLの電位は、例えば電圧VDDで固定される。すなわち、MOSトランジスタ86はビット線BLを非選択電位に充電する非選択回路として機能する。なお、MOSトランジスタ6a~6dのゲートに、信号BLSi、信号BLSi1、信号BIASi、及び信号BIASi1としてHレベルに相当する電圧VDDVth2がゲートに供給されると、これらMOSトランジスタ6a~6dはオン状態とされる。ここで電圧Vth2は、MOSトランジスタ6a~6dの閾値電圧である。一方、信号BLSi、信号BLSi1、信号BIASi、及び信号BIASi1としてLレベルに相当する電圧、例えばゼロ電位がMOSトランジスタ6のゲートに転送されるとMOSトランジスタ6a~6dがオフ状態とされる。<読み出し動作>次に、図5~図8を用いて上記構成におけるデータの読み出し動作について説明する。なお、奇数ビット線BLi1と偶数ビット線BLiとに行うプリチャージ動作は同一であることから、ここでは偶数ビット線BLiが選択ビット線BLとされた場合についてのみ説明する。すなわち、以下読み出し動作時において奇数ビット線BLi1の電圧は非選択電圧電圧VDDまで充電される。<プリチャージPDCリセット>図5に示すように、信号BLPRE、信号BLCLAMP、及び信号BLSiをそれぞれHレベルとし、MOSトランジスタ76、81、及び6cをオン状態とする。これにより、電圧VDDがMOSトランジスタ76、81、及び6cを介して偶数ビット線BLiに供給される。この際、ノードN12の電圧も電圧VDDとされる。また、PDCが保持するデータを一度リセットする。つまり、信号PRSTをHレベルとし、MOSトランジスタ71をオン状態とする。これにより、ノードN1aをLレベルゼロ電位に設定する。従って、PDCはHレベルを保持するノードN1bの電位レベル。<ディスチャージ>次に、図6に示すように信号BLCLAMP、信号BLSiをそれぞれLレベルとする。これにより、偶数ビット線BLiへのプリチャージが停止される。ここで、ロウデコーダ2から選択ワード線WLに読出しレベルとしての電圧Vcgrが供給され、またロウデコーダ2から非選択ワード線WLに電圧Vreadが供給される。選択ワード線WLに接続されたメモリセルトランジスタMTの閾値電圧が、電圧Vcgrより低い場合非書込み状態である場合、図2参照、このメモリセルトランジスタMTはオン状態とされる。非選択メモリセルトランジスタMTは電圧Vreadによりオン状態とされているため、NANDストリング10の全てのメモリセルトランジスタMTがオン状態となり、電流Icellonが流れる図3参照。これによって、ビット線BLの電位電荷がソース線SLに放電される。一方、選択されたメモリセルトランジスタMTの閾値電圧が電圧Vcgrより高い場合書込み状態である場合、図2参照、電流Icelloffが流れるが図3参照、このメモリセルトランジスタMTはオフ状態とされる。このため、ビット線BLの電位電荷は保持され、電圧VDDに維持される。なお、この時、信号BLPREがHレベルであることから、ノードN12の電位は電圧VDDを維持している。<ブースト>次に、ドライバ回路85によるブースト動作について説明する。制御部4はドライバ回路85に対し、例えば電圧VDDを供給するよう制御する。これに対し、ドライバ回路85は、電圧VDDをキャパシタ素子84の他方の電極に供給する。これによって、ノードN12の電位は、電圧VDD×2までブーストされる。<チャージトランスファ>図7に示すように、信号BLCLAMP及び信号BLSiをそれぞれHレベルに設定し、偶数ビット線BLiとノードN12とを電気的に接続する。これにより、チャージトランスファが生じる。すなわち、NANDストリング10が導通状態である場合、偶数ビット線BLiの電荷がソース線SLに向かって放電される。この結果、例えブースト状態であっても、ノードN12は電圧VDD×2から例えばゼロ電位へと遷移する。つまり、ノードN12における電荷が、偶数ビット線BLiに移動する。これは、ノードN12の配線容量よりも、偶数ビット線BLi容量の方が大きいからである。一方、NANDストリング10が非導通状態である場合、偶数ビット線BLiの電位は電圧VDDを維持している。このため、それほどチャージトランスファは生じず、ノードN12の電位は電圧VDD×2から少し低下した電圧で維持する。これを以下、電圧VDD1×2<電圧VDD×2とする。<センス>図8を用いてセンスについて説明する。センス動作は信号SEN1をHレベルとしてビット線BL配線83の電位をPDCに取り込む動作である。NANDストリング10が導通した結果、ノードN12の電位が例えばゼロ電位まで遷移するとMOSトランジスタ79はオフ状態とされる。このため、信号SEN1がHレベルとされMOSトランジスタ80がオン状態とされた場合であっても、PDCのノードN1b以下、PDCノードN1bと表記するはHレベルを保持する。一方、NANDストリング10が非導通とされ、ノードN12の電位が電圧VDD1×2を維持した場合、MOSトランジスタ79はオン状態とされる。MOSトランジスタ79の閾値電圧はVtTP2とし、電圧VDD/2よりも大きく、電圧VDDよりも小さな値である。この状態において信号SEN1がHレベルとされ、MOSトランジスタ80がオン状態とされると、ノードN1bは接地電位例えばLレベル=ゼロ電位とされる図8中、矢印。このため、PDCノードN1bはLレベルを保持する。ここで、閾値電圧VtTP2の値をもう少し具体的に定義する。閾値電圧VtTP2とは、MOSトランジスタ80をオン状態に維持させつつ、ノードN1bの電位をHレベルからLレベルへと遷移するためにMOSトランジスタ79をオン状態とさせるための電圧であり、この電圧未満では、MOSトランジスタ79はオフ状態とされノードN1bはHレベルを維持したままとされる電圧である。このようにしてPDCは、偶数ビット線BLiの電位に応じたLまたはHレベルいずれかのデータを保持する。この後信号CSLがHレベルとされるとMOSトランジスタ65、66を介してPDCの保持データが信号線I/O及び信号線I/Onに出力される。<半導体記憶装置の読み出し動作について>次に、図9を用いて上記データの読み出し動作において、各信号に着目した場合について説明する。図9は、半導体記憶装置の読み出し動作における各信号の遷移を示したタイムチャートである。縦軸にビット線BLの電位、MOSトランジスタ81のゲートに供給される信号BLCLAMP、ドライバ回路85の出力、MOSトランジスタ6cのゲートに供給される信号BLSi、及びノードN12の電位を取り、横軸に時間をとる。まず時刻t1から時刻t2の期間において、ビット線BLへのチャージが行われる。つまり、上記説明したように信号BLCLAMP及び信号BLSiがそれぞれHレベルとされる。具体的には、信号BLCLAMPは電圧VclampVth1とされ、信号BLSiは、例えば電圧VDDVth2とされる。また、信号BLPREがHレベルとされることで、ノードN12、MOSトランジスタ81、MOSトランジスタ6cを介してビット線BLの電位が電圧VDDにまで上昇する。なお、ノードN12は時刻t1以前から電圧VDDを維持している。また、電圧Vclamp=電圧VDDとする。次に、時刻t2から時刻t4の期間において、ビット線BLのディスチャージが行われる。つまり、信号BLCLAMPをLレベルとし、MOSトランジスタ81をオフ状態とすることで、ノードN12とビット線BLとを電気的に隔離する。仮に、メモリセルトランジスタMTの閾値レベルが消去状態とされ図2における1データ、NANDストリング10が導通していれば、チャネルには電流Icellonが流れ図3を参照、ビット線BLは放電する為、電位はゼロ電位へと遷移する。一方、メモリセルトランジスタMTの閾値レベルが書き込み状態とされ図2における0データ、NANDストリング10が非導通であれば、ビット線BLの電位は放電せず、チャネルには電流Icelloffが流れる図3参照が、ほぼ電圧VDDを保持する。次いで、チャージトランスファが行われる前の時刻t3において、ドライバ回路85が、電圧VDDを出力する。これにより、ノードN12の電位は、それまでの電圧VDDから電圧VDD×2にまで達する。時刻t4を経過すると、ノードN12とビット線BLとの間でチャージトランスファ動作が行われる。つまり、信号BLCLAMPがHレベルとされ、電圧VsenVth1にまで達する。なお、電圧Vsen<電圧VDDの関係が成り立つ。ここで、ビット線BLの電位が電圧VDDであるとメモリセルトランジスタMTが0データを保持、MOSトランジスタ81の閾値電圧Vth1よりもソース-ゲート間の電位差が小さくなる。従って、ビット線BLとノードN12とのチャージトランスファが殆ど生じず、ノードN12の電位は電圧VDD1×2とされる。ここで、MOSトランジスタ79の閾値電圧VtTP2と電圧VDDl×2との電位差を0ReadMarginとする。従って、ノードN12TDCの電圧がMOSトランジスタ79の閾値電圧VtTP2に対して大きいほど、0ReadMarginが大きくなる。一方、ビット線BLの電位がゼロ電位であるとメモリセルトランジスタMTが1データを保持、すなわち消去状態、MOSトランジスタ81の閾値電圧Vth1よりもソース-ゲート間の電位差が大きくなる。従って、ビット線BLとノードN12とのチャージトランスファが生じ、ノードN12の電位は、電圧VDD×2からゼロ電位へと遷移する。また、書き込み動作において、1書き込みに失敗し、閾値電圧の上昇が不十分であると図9中、書き込み失敗の電位線、ビット線BLには、メモリセルトランジスタMTの閾値電圧に応じた電流Icellが流れる。このため、チャージトランスファ動作を行うと、ノードN12の電位は、電圧VDD×2から、例えば電圧VDD2<電圧VDDに遷移する。ここで、電圧VDD2とMOSトランジスタ79の閾値電圧VtTP2との電位差を、1ReadMarginとする。従って、ノードN12TDCの電圧がMOSトランジスタ79の閾値電圧VtTP2に対して小さいほど、1ReadMarginが大きくなる。つまり、最も1ReadMarginが大きくなるのは、ビット線BLがゼロ電位に遷移した場合である。次いで、時刻t5を経過するとセンスアンプ5によってセンスが行われる。具体的には、上述したように時刻t6において信号SEN1をH電圧VDDレベルとし、MOSトランジスタ80をオン状態とする。ノードN12の電位がMOSトランジスタ79の閾値電圧VtTP2よりも大きければ、MOSトランジスタ79はオン状態とされ、時刻t7までに接地電位、すなわちLレベルがラッチ回路LAT1にラッチされる。これに対し、ノードN12の電位がMOSトランジスタ79の閾値電圧VtTP2よりも小さければ、MOSトランジスタ79はオフ状態とされ、ラッチ回路LAT1はHレベルを保持する。その後、時刻t7からブーストダウンが行われる。このブーストダウンはノードN12の電位に関わらず行われる。このブーストダウンにより、ノードN12の電位はゼロ電位に固定される。ここで、チャージトランスファ動作の後例えば、時刻t5~t7の間において、例えばノードN12の電位がゼロ電位に遷移した場合を考える。この場合、ドライバ回路85による電圧VDDの供給が停止すると、キャパシタ素子84の他方の電極に接続されたノードN12の電位は、-VDDとされる。これは、チップ全体に大きなノイズが発生するおそれがある。ブーストダウンはこのような誤作動を防止する。また時刻t7においてブーストダウンが行われる。つまり、信号BLCLAMPがHレベルとされ、MOSトランジスタ81のゲートに電圧VtrVth1が供給される。ここで、信号BLSiもHレベルとされていることから、ノードN12とビット線BLとが電気的に接続される。ここで、配線83の配線容量及びキャパシタ素子84の容量よりもビット線BLの配線容量が大きいことから、ノードN12の電荷をビット線BLに流すことでブーストダウンが完了する。なお、ビット線BLに電荷を流しても、ビット線BLの容量が大きいことから、ビット線BLの電位は殆ど変化しない。その後、時刻t8においてブーストダウン中である時刻t8においてドライバ回路85からの出力が停止され、また時刻t10において信号BLSiがLレベルとされる<本実施形態に係る効果>本実施形態に係る半導体記憶装置であると、以下1~3の効果を得ることが出来る。1チャージトランスファの動作速度が向上する。本実施形態に係る半導体記憶装置であると、前述した様に、ノードN12の電位はブーストされた結果、電圧VDDから電圧VDD×2まで上昇する。例えば、ディスチャージの後、NANDストリング10が導通したことでビット線BLの電位がゼロ電位とされた場合を想定する。この場合、MOSトランジスタ81におけるソース-ドレイン間の電位差Vdsは電圧VDD×2-0、すなわち電圧VDD×2の電位差が生じる。したがって、電圧Vdsを大きくすることが出来ることから、例えノードN12の電位を電圧VDD×2としてもチャージトランスファ動作速度が向上する。20ReadMarginを大きく取ることが出来る。本実施形態に係る半導体記憶装置であると、チャージトランスファ動作に入る前に、制御部4によってタイミング制御されたドライバ回路85がキャパシタ素子84の一方の電極に電圧VDDを供給する。これによってノードN12の電位が、電圧VDDから電圧VDD×2までブーストされる。この電圧VDD×2の値が、MOSトランジスタ79の閾値電圧VtTP2よりも十分高い値であるため、0ReadMarginを大きく取ることが出来る。この様子について図10a、及びbを用いて説明する。図10aは、図9を拡大し、本実施形態に係るノードN12の電位とMOSトランジスタ79の閾値電圧VtTP2との電位差に着目したタイムチャートである。図10bは、本実施形態に係る半導体記憶装置に対する比較例であって、ノードN12をブーストしない、つまり電圧VDDのノードN12とMOSトランジスタ79の閾値電圧VtTP2との電位差に着目したタイムチャートである。図10aに示すように、時刻t4~t5までのチャージトランスファにおいて、0ReadMarginは、電圧VDD×2-VtTP2とされる。これに対し、図10bでは、時刻t4~t5までのチャージトランスファにおいて、0ReadMarginは、電圧VDD-VtTP2とされ、比較例であると図10aに示す本実施形態で得られる電圧VDD×2-VtTP2よりも小さくなる。加えて、近年進んでいるチップの微細化の影響から、例えばセンスアンプ5内で配線の接続部分からのリーク電流が生じ、また低電圧で動作させる傾向があることから、電圧VDDの値が低下している。更には、MOSトランジスタ79の閾値電圧VtTP2の値にバラつきがある。つまり、図10a及び図10bに示すように閾値電圧VtTP2の値が上下にバラつくバラつく幅をa1とする。例えば、図10bであると、閾値電圧VtTP2は、電圧VDD=Vsenに対しVsen×2/5~Vsen×4/5の範囲でバラつくが、本実施形態に係る半導体記憶装置であると、閾値電圧VtTP2は、電圧VDD×2Vsenに対しVsen×1/5~Vsen×2/5の範囲でバラつく。このような背景から、図10bに示すように0ReadMarginが小さいと、メモリセルトランジスタMTの保持データが0データであっても、ノードN12の電位が低下する事によって、センスアンプ5は1データ、すなわち消去状態と誤った判定をする恐れがある。ここで、MOSトランジスタ79の閾値電圧VtTP2の値を下げれば済むのではないかと思われるが、以下理由で閾値電圧VtTP2を下げることは出来ない。これは、インバータ68を構成するpチャネル型MOSトランジスタとの電流駆動力の関係にある。すなわち、MOSトランジスタ79、80がそれぞれオン状態、換言すればノードN1bが接地されると、ノードN1bが接地電位に遷移するのを防ごうと、つまりノードN1bをHレベルに維持しようと、pチャネル型MOSトランジスタがノードN1bに電流を流す。すなわち、強制反転型ではMOSトランジスタ79による放電と、pチャネル型MOSトランジスタによるチャージが同時に生じる。ここで、ラッチ回路LAT1の保持データをHレベルからLレベルに反転させるには、pチャネル型MOSトランジスタよりもMOSトランジスタ79の電流駆動力が大きくなければならない。この為、VtTP2はある一定の値以上でなければならない。また、MOSトランジスタ79と同様にpチャネル型MOSトランジスタの閾値電圧もバラつく。つまり、MOSトランジスタ79の閾値電圧は、pチャネル型MOSトランジスタが取りうる閾値電圧の最大の値よりも大きくする必要がある。このため、MOSトランジスタ79の閾電圧VtTP2は、電圧VDD3よりも小さく、且つVDD/2よりも大きな値とする必要がある。このような事情から、VtTP2の値を下げることが出来ず、ノードN12の電位をブーストすることで、センス動作による0または1の判定の誤読み出しを防止する必要がある。以上より、本実施形態に係る半導体記憶装置であると、ノードN12の電位をブーストすることでMOSトランジスタ79の閾値電圧VtTP2のバラつきによる誤読み出しを低減防止する事が出来る。なお電圧VDD3は、図3において0データオフ状態を保持するメモリセルトランジスタMTにおいて、例えば電流Icelloffのうち一番小さい電流状態分布左側が流れた結果得られるビット線BLの電位である。3MOSトランジスタ79の閾値電圧VtTP2のバラつきに対するセル電流Icellのバラつきを小さくすることが出来る。上記効果について、図11a及び図11bを用いて説明する。図11aは、図10においてビット線BLとノードN12に着目したタイムチャートである。具体的には、ビット線BLに流れる電流Icellの値を変化させ、変化させたそれぞれの電流Icellにおいてチャージトランスファ動作を行ったときのノードN12の電位変化について示したタイムチャートである。また、図11bは、図11aに示したビット線BLに流れる電流IcellとノードN12の電圧との関係を示したグラフ、すなわちI-V特性のグラフである。図11aに示すように、時刻t2~時刻t3におけるディスチャージ動作において、ビット線BLメモリセルトランジスタMTのチャネル部分に流れる電流Icellの値を変化させる。換言すれば、NANDストリング10を構成するメモリセルトランジスタMTの状態分布を変化させることでチャネルに流れる電流Icellの値を変化させる。図3でも説明したように、メモリセルトランジスタMTの閾値電位が消去状態とされ、且つ特性が良好であると電流Icellの値が大きい。この場合には、ディスチャージの際にNANDストリング10に流れる電流Icellの傾きが急峻になる。一方、メモリセルトランジスタMTの閾値電位が高い0データを保持した状態の電流Icellの値が小さい場合には、ディスチャージの際に流れる電流Icellの傾きが緩やかになる。上述したように電流Icellの値を変化させた場合、チャージトランスファ動作が行われたノードN12の電位は、各々のビット線BLの電位に応じた値とされる。つまり、図10でも説明したように、メモリセルトランジスタMTの閾値分布が消去状態とされ、読み出しの結果ビット線BLの放電が進んだ場合、ノードN12の電位はゼロ電位へと遷移する。一方、メモリセルトランジスタMTが0データを保持した為、ビット線BLの放電が進まなかった場合、時刻t3以降のチャージトランスファ動作が殆ど行われない。次に図11bについて説明する。縦軸にノードN12の電位を取り、横軸にノードN12に電位に応じたビット線BLに流れる電流Icellの値を取る。図11bにおけるI-V特性のグラフにおいて、強制反転型のセンスアンプ5を備えた半導体記憶装置であって、ノードN12をブーストしたケースをa線に示し、a線においてノードN12をブーストしなかったケースをb線に示し、更に比較例の一例としてインバータ方式のセンスアンプを備えた半導体記憶装置であって、ノードN12をブーストしなかったケースをc線に示す。なおインバータ方式を採用したセンスアンプとは、図4においてMOSトランジスタ79、80を廃した構成とされる。つまり、キャパシタ素子が蓄積する電荷量に応じてPDCノードN1bの保持データを設定するものである。図示するように、本実施形態に係る半導体記憶装置であるとノードN12をブーストすることから、a線と縦軸との交点は電圧VDD×2とされ、上述の通り電流Icellが大きくなるにつれノードN12の電位は急峻に低下する。また、MOSトランジスタ79の閾値電圧VtTP2のバラつきdifference:以下、dをd1とし、a線とこのバラつきd1の上線及び下線とa線との交点intersectingpoint:以下、Ipをそれぞれ交点Ip1と交点Ip2とする。次いで、交点Ip1と交点Ip2との電流の差をΔI1とし、交点Ip1と交点Ip2との中間電流を電流Icellaとする。ここで、電流Icellaとは、メモリセルトランジスタMTの保持データを0または1いずれかのデータを判定するための電流値である図3参照。すなわち、メモリセルトランジスタMTのチャネルに電流Icellaよりも大きな電流が流れるメモリセルトランジスタMTの保持データを1データと判定し、電流Icellbよりも小さな電流が流れるメモリセルトランジスタMTの保持データを0データと判定するためのパラメータであり、Icellaは図3においてItripに相当する。また、本実施形態に係る半導体記憶装置であると、図11bに示すようにメモリセルトランジスタMTの保持データを判定する中間電流IcellaはΔI1の半分の幅をもってバラつく。つまり、図3において、0または1データを判定するItripは電流Icella±ΔI1/2のバラつきを持つことが分かる。これに対し、ノードN12をブーストしないb線の場合、縦軸との交点は、電圧VDDよりも大きく電圧VDD×2よりも小さい値とされ、電流Icellが大きくなるにつれ、ノードN12の電位はa線よりも緩やかに低下する。またバラつきd1の上線及び下線とb線との交点をそれぞれIp3及びIp4とする。次いで、交点Ip3と交点Ip4との電流の差をΔI2とする。また、交点Ip3と交点Ip4との中間電流を電流Icellbとすると、b線の場合、電流Icellb±ΔI2/2の幅でバラつくことが分かる。なおΔI2>ΔI1の関係が成り立つ。更に、比較例の一例として挙げたインバータ方式でノードN12をブーストしないc線の場合、縦軸との交点は、例えば電圧VDDとされ、電流Icellが大きくなるにつれ、ノードN12の電位はb線よりも更に緩やかに低下する。また、バラつきd2の上線及び下線とc線との交点をそれぞれIp5及びIp6とする。次いで、交点Ip5と交点Ip6との電流の差をΔI3とする。また、交点Ip5と交点Ip6との中間電流を電流Icellcとすると、c線の場合、電流Icellc±ΔI3/2の幅でバラつくことが分かる。なおΔI3>ΔI2の関係が成り立つ。以上から、本実施形態に係る半導体記憶装置であると、0または1データを判定する境界値としての電流Itripのバラつきが少なくなり、データの誤読み出しを防止する事が出来る。[第2の実施形態]次に、第2の実施形態に係る半導体記憶装置について説明する。本実施形態に係る半導体記憶装置は、センスアンプ5においてブーストダウンする際の電流経路をビット線BLからプリチャージ経路に変更したものである。図12を用いて本実施形態に係るブーストダウンについて説明する。なお、本実施形態に係るセンスアンプ5の構成は上記第1の実施形態と同一である為、説明を省略する。<ブーストダウン>図12は、上記図4で示したセンスアンプ5の回路図であって、ブーストダウンの動作を行う経路を示したものである。図示するように、ノードN12のブーストダウンは、MOSトランジスタ76をオン状態とすることで行う。この際、MOSトランジスタ76の電流経路の一端には、電圧VSSが供給される。つまり、ブーストダウンする場合には、信号BLPREをHレベルとしMOSトランジスタ76をオン状態とすることで、ラッチ回路LAT1の保持データに関わらずノードN12を接地させる。<本実施形態に係る効果>本実施形態に係る半導体記憶装置であると、上記1~3の効果に加え、更に4の効果を得ることが出来る。4制御を簡素化する事が出来る。本実施形態に係る半導体記憶装置であると、上述したように、ノードN12のブーストダウンはプリチャージ経路を用いる。この為、上記第1の実施形態におけるMOSトランジスタ81のゲートに供給する信号BLCLAMP=電圧VtrVth1を、ブーストダウンの際に発生させなくてもよい。つまり、上記第1の実施形態では、制御部4は、読み出し動作の中で信号BLCLAMPとして、さまざまな電圧を発生する。具体的には図9でも説明したように、制御部4は電圧VclampVth1や、電圧VsenVth1などに加え、電圧VtrVth1を発生させる必要性があった。これに対し、本実施形態に係る半導体記憶装置であると、制御部4はMOSトランジスタ76の電流経路の一端を接地させ、信号BLPREをHレベルとしMOSトランジスタ79をオン状態すれば良く、電圧VtrVth1を発生するため制御を省くことが出来る。[第3の実施形態]次に、第3の実施形態に係る半導体記憶装置について説明する。本実施形態に係る半導体記憶装置は、ノードN12のセンスアンプ5においてブーストダウンする際の電流経路を、DDCを経由してノードN12とMOSトランジスタ76の電流経路の一端とを電気的に接続する経路に変更したものである。DDCはトランスファゲートとして機能する。図13を用いて本実施形態に係るブーストダウンについて説明する。なお、本実施形態に係るセンスアンプ5の構成は上記第1の実施形態と同一である為、説明を省略する。<ブーストダウン>図13は、上記図4で示したセンスアンプ5の回路図であって、ブーストダウンの動作を行う経路を示したものである。上述したように、ノードN12の電位をブーストダウンする際には、ノードN12と、DDCを構成するMOSトランジスタ75及び77を経由し、電圧VSSとされるMOSトランジスタ76の電流経路の一端とを接続する。すなわち、この経路でブーストダウンするには、MOSトランジスタ74に加え、トランスファゲートとして機能するMOSトランジスタ75及び77をオン状態とする必要がある。つまり、ノードN1aをLレベル、N1bをHレベルとする必要がある。換言すれば、ラッチ回路LAT1がLレベルを保持している必要がある。つまり、チャージトランスファ動作の結果、ノードN12がゼロ電位とされ、ドライバ回路85からの電圧VDDが停止するブーストダウンにより、ノードN12の電位が-VDDとされる場合にのみ、ノードN12の電位を接地させる。すなわち、ノードN12の電位がドライバ回路85による電圧VDDの停止により、電圧VDD×2から電圧VDDとされる場合、及び電圧VDDからゼロ電位とされる場合は、ノードN12を接地させ無くとも良い。<本実施形態に係る効果>本実施形態に係る半導体記憶装置によると、上記1~4の効果に加え5の効果を得ることが出来る。5放電電流を抑止することが出来る。本実施形態に係る半導体記憶装置であると、上述したように、ブーストダウン動作によってノードN12の電位が-VDDに低下してしまう場合に限り、選択的にノードN12の電位を接地させる。これにより、ノードN12の電位を固定電圧ここでは、ゼロ電位としなくともよいケースブーストダウン動作後、ノードN12の電位が電圧VDDまたはゼロ電位のノードN12の電位を放電する必要がなくなり、余計な放電電流を抑止することが出来る。なお、第1~第3の実施形態では、0データまたは1データのいずれかを判定するセンスアンプについて説明したが、これに限られない。つまり、00、01、10、11を保持する4値のメモリセルトランジスタMTの保持データを判定するセンスアンプでも適応する事が出来る。またなお、本実施形態では、ドライバ回路85によってノードN12の電位を電圧VDD×2までブーストしたが、MOSトランジスタ76の経路でノードN12をブーストしても良い。つまり、MOSトランジスタ76の電流経路の一端に電圧VDD×2を供給することで、ノードN12の電位を電圧VDD×2まで上昇させても良い。この場合、MOSトランジスタ76の電流経路の一端に電圧VDD×2を供給するタイミング等は制御部4によって制御される。なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。