"電源電圧に応じた検出信号を生成する検出回路と、バスの配線が接続される複数の外部端子のそれぞれに接続され、前記外部端子から入力される信号のうち、前記電源電圧に対応する信号を、前記電源電圧を伝達する電源配線に供給する複数の入力部と、第1のレベルの前記検出信号に応答して、前記バスに接続される複数の外部端子から入力される複数の信号を内部回路に出力し、前記第1のレベルと異なる第2のレベルの前記検出信号に応答して、前記バスに接続される複数の外部端子のうち、前記所定位置の外部端子を除く外部端子から入力される信号を前記内部回路に対応する複数の信号に変換する制御回路と、を有することを特徴とする半導体装置。外部端子に接続されたバスを介して接続される外部装置から出力される検出信号に基づいて、第1のレベルの前記検出信号に応答して、前記複数の信号を前記バスに接続される複数の外部端子に出力し、前記第1のレベルと異なる第2のレベルの前記検出信号に応答して、所定位置の外部端子に対して電源電圧に対応するレベルの信号を出力し、前記バスに接続される複数の外部端子のうち、前記所定位置の外部端子を除く外部端子に対して前記複数の信号を出力する制御回路を有することを特徴とする半導体装置。バスを介して互いに接続された第1の半導体装置及び第2の半導体装置を有し、前記第1の半導体装置は、電源電圧に応じた検出信号を生成する検出回路と、バスの配線が接続される複数の外部端子のそれぞれに接続され、前記外部端子から入力される信号のうち、前記電源電圧に対応する信号を、前記電源電圧を伝達する電源配線に供給する複数の入力部と、前記第1のレベルの前記検出信号に応答して、前記バスに接続される複数の外部端子から入力される複数の信号を内部回路に出力し、前記第1のレベルと異なる第2のレベルの前記検出信号に応答して、前記バスに接続される複数の外部端子のうち、前記所定位置の外部端子を除く外部端子から入力される信号を前記内部回路に対応する複数の信号に変換する第1の制御回路と、を含み、前記第2の半導体装置は、第1のレベルの前記検出信号に応答して、前記複数の信号を前記バスに接続される複数の外部端子に出力し、前記第1のレベルと異なるレベルの前記検出信号に応答して、所定位置の外部端子に対して前記電源電圧に対応するレベルの信号を出力し、前記バスに接続される複数の外部端子のうち、前記所定位置の外部端子を除く外部端子に対して前記複数の信号を出力する第2の制御回路を含む、ことを特徴とするシステム装置。バスを介して互いに接続された第1の半導体装置及び第2の半導体装置を有し、前記第1の半導体装置は、電源電圧に応じた検出信号を生成する検出回路と、バスの配線が接続される複数の外部端子のそれぞれに接続され、前記外部端子から入力される信号のうち、前記電源電圧に対応する信号を、前記電源電圧を伝達する電源配線に供給する複数の入力部と、前記検出信号が第1のレベルか第2のレベルかを判定し、判定結果に応じて複数の前記外部端子から入力される複数の信号を制御する第1の制御回路と、前記第1の制御回路から出力される信号を受け取る内部回路と、を含み、前記第2の半導体装置は、前記検出信号が第1のレベルか第2のレベルかを判定し、判定結果に応じて複数の前記外部端子から入力される複数の信号を制御する第2の制御回路を含み、前記第2の制御回路は、前記バスを第1の補助バス及び第2の補助バスに分割し、前記第1の補助バスに対して前記電源電圧に対応するレベルの信号を出力し、前記第2の補助バスに対して前記バスにより転送する複数の信号を出力し、前記第1の制御回路は、前記第1のレベルの前記検出信号に応答して、前記バスを介して伝達される複数の信号を前記内部回路に出力し、前記第2のレベルの前記検出信号に応答して、前記第2の補助バスを介して伝達される信号を前記内部回路に対応する複数の信号に変換する、ことを特徴とするシステム装置。バスを介して互いに接続された第1の半導体装置と第2の半導体装置との間で転送される信号を制御する信号制御方法であって、前記第1の半導体装置は、電源電圧に応じた検出信号を生成する検出回路と、バスの配線が接続される複数の外部端子のそれぞれに接続され、前記外部端子から入力される信号のうち、前記電源電圧に対応する信号を前記電源電圧を伝達する電源配線に供給する複数の入力部と、を含み、前記第1のレベルの前記検出信号に応答して、前記バスに接続される複数の外部端子から入力される複数の信号を内部回路に出力し、前記第1のレベルと異なる第2のレベルの前記検出信号に応答して、前記バスに接続される複数の外部端子のうち、前記所定位置の外部端子を除く外部端子から入力される信号を前記内部回路に対応する複数の信号に変換し、前記第2の半導体装置は、第1のレベルの前記検出信号に応答して、前記複数の信号を前記バスに接続される複数の外部端子に出力し、前記第1のレベルと異なるレベルの前記検出信号に応答して、所定位置の外部端子に対して前記電源電圧に対応するレベルの信号を出力し、前記バスに接続される複数の外部端子のうち、前記所定位置の外部端子を除く外部端子に対して前記複数の信号を出力する、ことを特徴とする信号制御方法。しかし、上記の半導体装置は、電源供給の外部端子を信号の入出力として用いる場合、その外部端子に供給される電源により動作する回路の動作を停止させ、外部端子に対して電源供給を停止しなければならない。停止可能な回路が含まれない半導体装置には、上記の方法を適用することができないため、端子数を低減することができない。本発明の一観点によれば、電源電圧に応じた検出信号を生成する検出回路と、バスの配線が接続される複数の外部端子のそれぞれに接続され、前記外部端子から入力される信号のうち、前記電源電圧に対応する信号を前記電源電圧を伝達する電源配線に供給する複数の入力部と、第1のレベルの前記検出信号に応答して、前記バスに接続される複数の外部端子から入力される複数の信号を内部回路に出力し、前記第1のレベルと異なる第2のレベルの前記検出信号に応答して、前記バスに接続される複数の外部端子のうち、前記所定位置の外部端子を除く外部端子から入力される信号を前記内部回路に対応する複数の信号に変換する制御回路を有する。本発明の一観点によれば、端子数を低減することができるという効果を奏する。以下、一実施形態を添付図面に従って説明する。図1に示すように、システム装置11は、複数図1において2つの外部装置12,13と接続されている。外部装置12,13は、例えば、記憶装置メモリ,ハードディスク装置,等、ネットワーク等の通信装置、等である。システム装置11は、処理装置21と、外部装置12,13に対応する2つの外部インタフェース外部I/Fと表記22,23を有している。処理装置21及び外部I/F22,23には、例えばシステム装置11内の電源供給モジュール図示略から電源電圧VDDが供給される。処理装置21及び外部I/F22,23は、供給される電源電圧VDDに基づいて動作する。なお、システム装置11及び外部I/F22,23は、所定値の電源電圧VDDに対して、所定範囲の電源電圧VDDにより動作する。処理装置21は第1の半導体装置の一例であり、外部I/F22,23は第2の半導体装置の一例である。処理装置21は、内部バスIB1を介して外部I/F22と接続されている。また、処理装置21は、内部バスIB2を介して外部I/F23と接続されている。処理装置21は、所定周期のクロック信号CLKを生成し、そのクロック信号CLKを外部I/F22,23に出力する。処理装置21及び外部I/F22,23は、クロック信号CLKに基づいて動作する。処理装置21と外部I/F22は、内部バスIB1を介して、制御信号やデータ等の入出力を行う。同様に、処理装置21と外部I/F23は、内部バスIB1を介して、制御信号やデータ等の入出力を行う。外部I/F22は、外部バスEB1を介して外部装置12と接続される。外部I/F22と外部装置12は、外部バスEB1を介して、制御信号やデータ等の入出力を互いに行う。同様に、外部I/F23は、外部バスEB2を介して外部装置13と接続される。外部I/F23と外部装置13は外部バスEB2を介して互いに接続され、入出力を行う。図2に示すように、処理装置21の処理回路31は入出力回路32と接続され、その入出力回路32は内部バスIB1を介して外部I/F22の入出力回路42と接続されている。処理回路31は内部回路の一例である。入出力回路42は制御回路41と接続されている。制御回路41及び入出力回路42は、電源電圧VDDにより動作する。制御回路41は、処理回路31から供給される制御信号例えば、リード読み出しやライト書き込みのための信号に基づいて命令を実行し、図1に示す外部装置12をアクセスする。そして、制御回路41は、外部装置12から出力される複数ビットの信号DAを受け取り、信号DAに応じた複数ビットの信号DB例えば32ビットの信号DB0~DB31を入出力回路42に出力する。信号DAのビット数は外部バスEB1のビット数に対応する。例えば、信号DBのビット数は、信号DAのビット数と等しく設定されている。入出力回路42は、制御回路41から出力される複数ビットの信号DBを受け取り、その信号DBに対応する信号DCDC0~DC31を内部バスIB1に出力する。処理装置21の処理回路31及び入出力回路32は、電源電圧VDDにより動作する。入出力回路32は、内部バスIB1により転送される複数ビットの信号DCDC0~DC31を受け取り、その信号DCに対応する信号DDDD0~DD31を、処理回路31に出力する。処理回路31は、信号DDを受け取り、該信号DDに基づいて処理を行う。このように、処理装置21は、外部I/F22を介して図1に示す外部装置12をアクセスし、外部装置12から入力するデータを処理する。処理装置21の電源電圧検出回路33は、電源電圧VDDの電圧を検出して検出信号ALMを出力する。電源電圧検出回路33は、例えば、電源電圧VDDに対して所定のしきい値電圧が設定され、そのしきい値電圧と電源電圧VDDとの関係に応じたレベルの検出信号ALMを出力する。例えば、電源電圧検出回路33は、電源電圧VDDがしきい値電圧よりも高い場合に第1のレベル例えばHレベルの検出信号ALMを出力し、電源電圧VDDがしきい値電圧以下の場合に第2のレベル例えばLレベルの検出信号ALMを出力する。この検出信号ALMは、入出力回路32に供給される。また、検出信号ALMは、外部I/F22の入出力回路42に供給される。処理装置21の入出力回路32は、バス幅制御回路34とラッチ回路35を有している。ラッチ回路35は例えばD型フリップフロップ回路である。ラッチ回路35は、クロック信号CLKに応答して検出信号ALMをラッチし、ラッチしたレベルに応じたレベルの制御信号S1をバス幅制御回路34に出力する。例えば、ラッチ回路35は、ラッチしたレベルと等しいレベルの制御信号S1を出力する。外部I/F22の入出力回路42は、バス幅制御回路44とラッチ回路45を有している。ラッチ回路45は例えばD型フリップフロップ回路である。ラッチ回路45は、クロック信号CLKに応答して検出信号ALMをラッチし、ラッチしたレベルに応じたレベルの制御信号S2をバス幅制御回路44に出力する。例えば、ラッチ回路45は、ラッチしたレベルと等しいレベルの制御信号S2を出力する。処理装置21のバス幅制御回路34第1のバス幅制御回路と、外部装置12のバス幅制御回路44第2のバス幅制御回路は、互いに内部バスIB1を介して信号を転送する。両バス幅制御回路34,44は、制御信号S1,S2を受け取り、その制御信号S1,S2のレベルに応じて内部バスIB1のバス幅を制御する。例えば、両バス幅制御回路34,44は、第1のレベルHレベルの制御信号S1,S2に応答して、バス幅αの内部バスIB1を用いて信号の授受を行う。即ち、第1のバス幅制御回路34は、内部バスIB1に対して、設定されたバス幅αと等しいビット数の信号DCDC0~DC31を出力し、第2のバス幅制御回路44は、αビットの信号DCDC0~DC31を受け取る。また、第2のバス幅制御回路44は、内部バスIB1に対して、設定されたバス幅αと等しいビット数の信号DCDC0~DC31を出力し、第1のバス幅制御回路34は、αビットの信号DCDC0~DC31を受け取る。また、第1のバス幅制御回路34は、内部バスIB1を介して受け取るHレベルの信号DCDC0~DC31を、電源電圧VDDとして利用する。図4に示すように、処理装置21のチップ上には、端部に沿って複数のパッドPaが形成されている。複数のパッドPaのうち、所定のパッドPbは、内部回路の素子に供給する電源電圧VDDを外部から供給するための電源パッドに設定されている。内部回路は、処理装置21に含まれる回路、例えば、図2に示す処理回路31,入出力回路32、電源電圧検出回路33、図1に示す外部I/F23に対応する図示しない入出力回路、を含む。電源パッドPbは、処理装置21の内部回路回路を形成する素子に電源電圧VDDを供給するための電源配線LVと接続されている。なお、内部回路の上方には、電源配線LVから各素子へ電源電圧VDDを供給するための配線図示略が形成されている。なお、チップ上には、図示しない低電位電源グランドのための配線やパッドが形成されている。チップ上に形成されたパッドPa,Pbの数は、チップ上の内部回路が、チップ外部の回路図1に示す外部I/F22,23等と入出力する各種信号に対応する。チップのサイズ及びチップ上に形成するパッドの数は、顧客要求により設定されている。チップ上に形成されるパッドは、処理装置21に搭載された内部回路のために必要な端子と、内部回路に電源を供給するために設定される端子電源パッドを含む。このように設定された電源パッドの数は、内部回路が動作する電力を供給するために必要な数よりも少ない。このため、処理装置21は、図1に示す外部I/F22,23から信号を受け取る端子パッドを介して、外部I/F22,23から電力供給を受ける。図3に示すように、処理装置21のパッドP1は、内部バスIB1のうちの1つの信号配線BLを介して、外部I/F22のパッドP2と接続されている。処理装置21の第1のバス幅制御回路34に含まれる入出力回路36は、信号配線BLを介して、外部I/F22の第2のバス幅制御回路44に含まれる入出力回路46と接続されている。入出力回路46の出力部46aは、パッドP2に接続されたドレインと、電源電圧VDDが供給されるソースと、NAND回路47aの出力端子に接続されたゲートを有するPチャネルMOSトランジスタT1と、パッドP2に接続されたドレインと、低電位電圧の配線グランドに接続されたソースと、NOR回路47bの出力端子に接続されたゲートを有するNチャネルMOSトランジスタT2を含む。NAND回路47aには出力信号DOとイネーブル信号OEが供給される。このイネーブル信号OEはインバータ回路47cに供給され、インバータ回路47cの出力信号はNOR回路47bに供給される。NOR回路47bには出力信号DOが供給される。入力部46bの入力端子はパッドP2に接続され、入力部46bは、入力信号DIを出力する。出力部46aは、Lレベルのイネーブル信号OEに応答して両トランジスタT1,T2をオフし、パッドP2をフローティング状態ハイインピーダンス状態とする。また、出力部46aは、Hレベルのイネーブル信号OEと出力信号DOに応じてトランジスタT1とトランジスタT2をオンオフする。出力部46aは、Hレベルの出力信号DOに応答して、トランジスタT1をオンし、トランジスタT2をオフする。オンしたトランジスタT1は、パッドP2に電源電圧VDDを供給する。また、出力部46aは、Lレベルの出力信号DOに応答して、トランジスタT2をオフし、トランジスタT2をオンする。オンしたトランジスタT2は、パッドP2をグランドに接続する。第1のバス幅制御回路34に含まれる入出力回路36の出力部36aは、例えばスリーステートタイプの出力バッファであり、Hレベルのイネーブル信号OEに応答してパッドP1と接続される出力端子をフローティング状態ハイインピーダンス状態に制御し、Lレベルのイネーブル信号OEに応答して、出力信号DOと等しいレベルの信号を出力する。入出力回路36の入力部36bの入力端子はパッドP1に接続され、入力部36bは入力信号DIを出力する。入出力回路36の入力部36cは、入力端子と電源端子がパッドP1に接続され、出力端子は電源電圧VDDのための配線LVに接続されている。この入力部36cは、例えばシュミットトリガ回路であり、入力信号に対する出力信号立ち上がりと立ち下がりが異なる電圧しきい値電圧に設定されている。この入力部36cの入出力特性を、図5に実線で示す。また、この入力部36cは、出力端子と高電位側の電源端子との間に接続されたスイッチ素子例えばPチャネルMOSトランジスタを有し、出力端子と低電位側の電源端子との間にスイッチ素子を有していない、所謂オープンドレイン型の素子である。この入力部36cは、Hレベルの入力信号に応答してHレベルの信号を出力する、つまりスイッチ素子をオンする。これにより、入力部36cは、電源端子に供給される電圧、つまり、パッドP1に供給されるHレベルの信号の電圧を、出力端子から出力する。従って、電源配線LVには、外部I/F22の出力部46aと処理装置21の入力部36cを介して、電源電圧VDDが供給される。図3に示す入出力回路36,46は、内部バスIB1のうちの1つの信号配線BLに対応するものであり、バス幅制御回路34,44は、内部バスIB1に含まれる他の信号配線に対応する入出力回路をそれぞれ含む。つまり、第1のバス幅制御回路34は、内部バスIB1のバス幅ビット数に対応する複数αの入出力回路36を含む。同様に、第2のバス幅制御回路44は、内部バスIB1のバス幅ビット数に対応する複数αの入出力回路46を含む。従って、処理装置21の第1のバス幅制御回路34に含まれる複数α個の入出力回路36は、内部バスIB1を介して外部I/F22から複数αビットの信号DCDC0~DC31を受け取り、その信号DCDC0~DC31に応じた信号DDDD0~DD31を処理回路31に出力する図2参照。また、複数α個の入出力回路36のうち、内部バスIB1を介して外部I/F22からHレベルの信号を受け取る入出力回路36は、そのHレベルの信号の電圧を、電源電圧VDDとして図3に示す電源配線LVに供給する。従って、処理装置21は、外部I/F22から内部バスIB1を介してHレベルの信号の数に応じた電力の供給を受ける。このように、信号を伝達する信号配線BL及びパッドP1,P2を介して外部I/F22から処理装置21に電源電圧VDDを供給する。図示及び説明は省略するが、図1に示す外部I/F23は、外部I/F22と同様の構成を有し、処理装置21は入出力回路32と同様に構成され外部I/F23に対応する入出力回路を含む。従って、処理装置21に電源電圧VDDを供給するための専用の電源パッドの数を少なくすることができる。また、外部I/F22から処理装置21に向って出力される複数の信号のうち、Hレベルの信号により電源電圧VDDが供給されるため、処理装置21と外部I/F22のそれぞれに含まれる回路を停止させる必要がなく、継続的に回路を動作させることができる。また、単一の動作モードにて動作する装置に対しても、電源電圧VDDを供給することができる。上記したように、処理装置21は、外部I/F22から内部バスIB1を介してHレベルの信号の数に応じた電力の供給を受ける。従って、内部バスIB1により伝達される複数の信号のうち、多くの信号がLレベルの場合、処理装置21に供給される電力が少なくなり、電源電圧VDDが低下する。電源電圧VDDが、処理装置21の動作保証範囲より低くなると、誤動作を起こす。このため、処理装置21は、図2に示すように、電源電圧VDDの変動を検出する電源電圧検出回路33を含む。そして、処理装置21の入出力回路32に含まれるバス幅制御回路34と、外部装置12の入出力回路42に含まれるバス幅制御回路44は、電源電圧検出回路33の検出結果に基づいて、内部バスIB1のバス幅を制御する。例えば、第2のバス幅制御回路44は、内部バスIB1を介して処理装置21に供給する複数の信号に、Hレベルの信号が所定数以上含まれるように、内部バスIB1を制御する。詳述すると、第2のバス幅制御回路44は、内部バスIB1に含まれる複数の配線のうち、所定数の配線に対してHレベルの信号を出力し、他の配線を用いてバス幅分の信号を処理装置21に対して出力する。処理装置21は、所定数の配線を介して供給されるHレベルの信号を、電源電圧VDDとして利用する。これにより、動作電力が不足するのを防止することができる。そして、処理装置21のバス幅制御回路34は、Hレベルが伝達される配線以外の配線を介して外部I/F22から転送される信号から、処理回路31が受け取る信号を生成する。これにより、処理回路31の動作を継続させることができる。バス幅制御について説明する。先ず、電源電圧検出回路33を説明する。図3に示すように、電源電圧検出回路33は、シュミットトリガ回路33aを含む。このシュミットトリガ回路33aは、しきい値が、処理装置21の動作電圧範囲に応じて設定されている。例えば、シュミットトリガ回路33aのしきい値は、処理装置21の動作が保証されている最低電圧と、標準的な電源電圧VDDとの間の値に設定されている。そして、このシュミットトリガ回路33aの特性は、図5に一点鎖線で示すように、入力部36cの電気的特性よりも高いしきい値に設定されている。シュミットトリガ回路33aは、電源電圧VDDがしきい値電圧よりも高い場合に第1のレベルHレベルの検出信号ALMを出力し、電源電圧VDDがしきい値電圧以下の場合に第2のレベルLレベルの検出信号ALMを出力する。電源電圧VDDの変化を検出するためにシュミットトリガ回路33aを用いることで、リンギング等の無い安定した検出信号ALMを生成することができる。図6aに示すように、両バス幅制御回路34,44は、第1のレベルHレベルの制御信号S1,S2に応答して、バス幅αの内部バスIB1を用いて信号の授受を行う。そして、図6bに示すように、第2のバス幅制御回路44は、第2のレベルLレベルの制御信号S2に応答して、バス幅αより小さいバス幅β1の信号を、Hレベルにて出力する。また、第2のバス幅制御回路44は、制御回路41から受け取るαビットの信号を、バス幅β1に対応するバス幅β2=α-β1の信号に変換して出力する。このことは、内部バスIB1を、バス幅β1の第1の補助バスSB1と、バス幅β2の第2の補助バスSB2に分割する。つまり、バス幅制御回路44は、バス幅β1の第1の補助バスSB1を用いて処理装置21に電源電圧VDDを供給し、バス幅β2の第2の補助バスSB2を介して、処理装置21と信号の授受を行う。このように、バス幅β1の信号を用いて外部I/F22から処理装置21に電源電圧VDDを供給することにより、処理装置21を安定して継続的に動作させることができる。次に、バス幅制御回路34,44における信号変換処理について説明する。先ず、バス幅制御回路44における信号変換処理を説明する。なお、説明を判りやすくするために、電源電圧VDDの供給のために使用されるバス幅β1を、内部バスIB1のバス幅αの1/4とする。従って、信号を転送するために使用するバスの幅β2は、電源電圧VDDのためのバス幅β1の3倍のバス幅となる。外部I/F22から処理装置21に出力する信号を、例えば、図7に示すように、信号TD1,TD2,TD3とする。信号TD1を、バス幅β1に対応して4つの信号群A1,A2,A3,A4とする。同様に、信号TD2を、4つの信号群B1,B2,B3,B4、信号TD3を、4つの信号群C1,C2,C3,C4とする。バス幅制御回路44は、内部バスIB1のビット数に対応するビット数のレジスタを有している。バス幅制御回路44は、レジスタのうち、バス幅β1に対応する領域例えば、上位のβ1ビットに、Hレベル例えば1を格納する。そして、信号TD1のうち、信号A1,A2,A3をレジスタの領域例えば、下位β2ビットに格納する。そして、バス幅制御回路44は、レジスタに格納した信号TDaを、内部バスIB1に出力する。次いで、バス幅制御回路44は、信号TD1のうち、出力していない信号群A4をレジスタに格納し、次の信号TD2の信号群B1,B2をレジスタに格納する。そして、バス幅制御回路44は、レジスタに格納した信号TDbを、内部バスIB1に出力する。次いで、バス幅制御回路44は、信号TD2のうち、出力していない信号群B3,B4をレジスタに格納し、次の信号TD3の信号群C1をレジスタに格納する。そして、バス幅制御回路44は、レジスタに格納した信号TDcを、内部バスIB1に出力する。次いで、バス幅制御回路44は、信号TD3のうち、出力していない信号群C2,C3,C4をレジスタに格納する。そして、バス幅制御回路44は、レジスタに格納した信号TDdを、内部バスIB1に出力する。以後の信号については、同様に繰り返される。このように、バス幅制御回路44は、3つの信号TD1,TD2,TD3を、4つの信号TDa,TDb,TDc,TDdに変換する。次に、バス幅制御回路34における信号変換処理を説明する。バス幅制御回路34は、内部バスIB1のビット数に対応するビット数のレジスタを有している。バス幅制御回路34は、図8aに示すように、信号RDaを受け取り、所定のビット位置下位β2ビットの信号群A1,A2,A3をレジスタに格納する。次いで、バス幅制御回路34は、信号RDbを受け取り、所定のビット位置下位β1ビットの信号群A4をレジスタに格納する。そして、バス幅制御回路34は、レジスタに格納した信号RD1を出力する。次いで、バス幅制御回路34は、図8bに示すように、受信した信号RDbに含まれる信号群B1,B2を、レジスタに格納する。次いで、バス幅制御回路34は、信号RDcを受け取り、所定位置の信号群B3,B4をレジスタに格納する。そして、バス幅制御回路34は、レジスタに格納した信号RD2を出力する。次いで、バス幅制御回路34は、図8cに示すように、受信した信号RDcに含まれる信号群C1を、レジスタに格納する。次いで、バス幅制御回路34は、信号RDdを受け取り、所定位置の信号群C2,C3,C4をレジスタに格納する。そして、バス幅制御回路34は、レジスタに格納した信号RD3を出力する。以後の信号については、同様に繰り返される。このように、バス幅制御回路34は、4つの信号RDa,RDb,RDc,RDdを、3つの信号RD1,RD2,RD3に変換する。なお、処理装置21から外部I/F22に信号を送信する場合、処理装置21は、図7に示すように信号を変換し、外部I/F22は、図8a~cに示すように信号を復号する。また、外部I/F23から処理装置21に送信する信号についても同様である。以上記述したように、本実施形態によれば、以下の効果を奏する。1処理装置21のバス幅制御回路34に含まれる入出力回路36は、外部I/F22と接続されるパッドP1に接続される。入力部36bは、パッドP1から入力される信号に応じた入力信号DIを出力する。この入力信号DIは、処理回路31に供給される。パッドP1は、入力部36cの入力端子に接続され、出力端子は電源電圧VDDを伝達する電源配線LVに接続されている。入力部36cは、パッドP1から入力されるHレベルの信号の電圧を出力端子から出力する。従って、電源配線LVには、パッドP1から入力されるHレベルの信号による電圧が供給される。このように、パッドP1から入力される信号を処理回路31に出力する。そして、パッドP1から入力されるHレベルの信号の電圧を電源配線LVに供給する。このため、外部I/F22から、信号のためのパッドP1を介して電源電圧VDDが供給されるため、電源電圧VDDを外部から供給する専用の電源パッドPbの数を少なくする、つまり処理装置21のチップに形成する端子の数を低減することができる。2パッドP1から入力される信号を処理回路31に出力する。また、パッドP1から入力されるHレベルの信号の電圧を電源配線LVに供給する。従って、電源電圧VDDを供給するときに処理回路31を停止させる必要がないため、処理回路31を動作させつつ電源電圧VDDを外部から供給することができる。また、処理回路31を停止させるための制御等が不要となる。3外部I/F22は、処理装置21の電源電圧検出回路33にて生成された検出信号ALMに基づいて、内部バスIB1のバス幅を制御する。従って、処理装置21の電源電圧VDDに応じて内部バスIB1のバス幅を制御することができる。4外部I/F22のバス幅制御回路44は、第2のレベルLレベルの検出信号ALM制御信号S2に基づいて、バス幅αより小さいバス幅β1の信号を、Hレベルにて出力し、制御回路41から受け取るαビットの信号を、バス幅β1に対応するバス幅β2=α-β1の信号に変換して出力する。このため、検出信号ALMが第2のレベルの間、外部I/F22はHレベルの信号を出力するため、そのHレベルの信号により処理装置21の電源電圧VDDが供給され、処理回路31の電力不足を解消することができる。また、バス幅β2により信号を外部I/F22から処理装置21に伝達するため、処理装置21処理回路31の動作を継続させることができる。尚、上記各実施形態は、以下の態様で実施してもよい。上記のバス幅制御回路34,44における処理は、例えばマイクロコンピュータ等の処理装置が行うようにしてもよい。その場合の処理の流れを説明する。例えば、図1に示すシステムにおいて、内部バスIB1及び外部バスEB1をαビット例えば32ビットのデータバスとし、処理装置21が外部装置12からデータを読み込む場合を説明する。この場合、処理装置21は、データを外部装置12から読み出すための命令を外部I/F22に順次出力し、外部I/F22は命令に応答して外部装置12からデータを読み出す。そして、外部I/F22は、外部装置12から読み出したデータを、内部バスIB1を介して処理装置21に転送する。図9に示すように、送信側の処理装置は、先ず、アラーム信号検出信号ALMの有無を判定するステップ101。上記の例では、第1のレベルHレベルのアラーム信号検出信号ALMをアラーム信号無しと判定し、第2のレベルLレベルのアラーム信号検出信号ALMをアラーム信号有りと判定する。アラーム信号有りと判定した場合、現在の命令を停止するステップ102。次いで、バス幅を変更した転送を行う。即ち、β1ビットのHレベル信号と、外部装置12から受信したαビットのデータのうちのβ2ビットのデータを含む信号を出力するステップ103。次いで、β1ビットのHレベル信号と、αビットのうちの残りのデータを含む信号を出力するステップ104。これにより、1つの命令例えば、リード命令に対する処理が終了する。次いで、アラーム信号検出信号ALMの有無を判定するステップ105。アラーム信号有りと判定すると、ステップ103に遷移して処理を継続する。アラーム信号無しと判定すると、バス幅制御を行うステップ106。即ち、第2の送信命令を終了し、第1の送信命令を再開する、つまり、バス幅を元のαビットに変更して転送を行う。図10に示すように、受信側の処理装置は、先ず、アラーム信号検出信号ALMの有無を判定するステップ111。図9に示すステップ111と同様に、第1のレベルHレベルのアラーム信号検出信号ALMをアラーム信号無しと判定し、第2のレベルLレベルのアラーム信号検出信号ALMをアラーム信号有りと判定する。アラーム信号有りと判定した場合、現在の命令第1の受信命令、つまりαビットのバス幅にてデータを受信する処理を停止するステップ112。次いで、バス幅を変更した受信を行う。即ち、β2ビットの信号を受信しステップ113、複数回の受信信号に基づいて生成したαビットの信号を図2に示す処理回路31に出力するステップ114。次いで、命令の終了を確認するステップ115。次いで、アラーム信号検出信号ALMの有無を判定するステップ116。アラーム信号有りと判定すると、ステップ113に遷移して処理を継続する。アラーム信号無しと判定すると、バス幅を変更、つまり、バス幅を元のαビットに変更するステップ117。なお、処理装置21から外部I/F22に信号を出力する場合、上記とはほぼ逆に動作することで、信号を伝達することができる。内部バスIB1,IB2を双方向バスとしたが、少なくとも1つを処理装置21における入力専用バスとしてもよい。1つの外部装置が接続される外部I/Fを有するシステム装置、又は3つ以上の外部装置がそれぞれ接続される3つ以上の外部I/Fを有するシステム装置としてもよい。上記の外部I/F22から出力されるHレベルの信号を電源電圧VDDとして受け取る入出力回路32と、Hレベルの信号を電源電圧VDDとして受け取らない、つまり図3に示す入力部36cを備えていない入出力回路とを備えた半導体装置としてもよい。図3に示すシュミットトリガ回路33aは、電源電圧VDDの低下を検出する検出回路の一例であり、他の回路により電源電圧VDDの変化を検出するようにしてもよい。例えば、図11に示すように、コンパレータ33bを含む電源電圧検出回路としてもよい。このコンパレータ33bの非反転入力端子に基準電圧しきい値電圧Vrefを供給し、反転入力端子に電源電圧VDDを供給する。基準電圧は、例えば、外部から供給される。基準電圧を、外部から供給される信号のうち、多くの場合にHレベルとなる信号例えば、リセット信号を抵抗により分圧して生成してもよい。なお、通常の信号例えば、クロック信号を抵抗により分圧した電圧をキャパシタ等により平滑化した電圧をコンパレータの非反転入力端子に供給するようにしてもよい。また、電源電圧VDDの変化を検出する回路は、シュミットトリガ回路に限定されず、1つのしきい値が設定されたバッファ回路やコンパレータ回路を用いてもよい。図1に示す処理装置21は、内部バスIB1以外の配線を介して外部I/F22と接続され、信号の入力又は入出力を行うようにしてもよい。同様に、処理装置21は、内部バスIB2以外の配線を介して外部I/F23と接続され、信号の入力又は入出力を行うようにしてもよい。"