"差動回路と、第1の電流源と、第1のカレントミラー回路と、第2のカレントミラー回路と、第1のトランジスタと、第2のトランジスタと、第1のソースフォロア回路と、第2のソースフォロア回路と、を有し、前記差動回路は、前記第1のカレントミラー回路に第1の電流を供給する機能、及び前記第2のカレントミラー回路に第2の電流を供給する機能を有し、前記第1の電流源は、前記差動回路に電流を供給する機能を有し、前記第1のカレントミラー回路は、前記第1の電流に応じた電流を出力する機能を有し、前記第2のカレントミラー回路は、前記第2の電流に応じた電流を出力する機能を有し、前記第1のトランジスタのソース及びドレインの一方は、前記第1のカレントミラー回路と電気的に接続され、前記第1のトランジスタのゲートは、前記第1のトランジスタのソース及びドレインの一方と電気的に接続され、前記第2のトランジスタのソース及びドレインの一方は、前記第2のカレントミラー回路と電気的に接続され、前記第2のトランジスタのゲートは、前記第1のトランジスタのゲートと電気的に接続され、前記差動増幅回路の第1の入力端には、第1の信号が前記第1のソースフォロア回路を介して入力され、前記差動増幅回路の第2の入力端には、第2の信号が前記第2のソースフォロア回路を介して入力されることを特徴とする半導体装置。請求項1において、前記第1の信号又は前記第2の信号の振幅変換を行わない期間において、前記第1の電流源、前記第1のソースフォロア回路が有する第2の電流源、及び前記第2のソースフォロア回路が有する第3の電流源から電流の供給が遮断されることを特徴とする半導体装置。差動回路と、第1の電流源と、第1のカレントミラー回路と、第2のカレントミラー回路と、第1のトランジスタと、第2のトランジスタと、第3のトランジスタと、第4のトランジスタと、第2の電流源と、第3の電流源と、を有し、前記第1の電流源は、前記差動回路に電流を供給する機能を有し、前記差動回路は、前記第1のカレントミラー回路に第1の電流を供給する機能、及び前記第2のカレントミラー回路に第2の電流を供給する機能を有し、前記第1のカレントミラー回路は、前記第1の電流に応じた電流を出力する機能を有し、前記第2のカレントミラー回路は、前記第2の電流に応じた電流を出力する機能を有し、前記第1のトランジスタのソース及びドレインの一方は、前記第1のカレントミラー回路と電気的に接続され、前記第1のトランジスタのゲートは、前記第1のトランジスタのソース及びドレインの一方と電気的に接続され、前記第2のトランジスタのソース及びドレインの一方は、前記第2のカレントミラー回路と電気的に接続され、前記第2のトランジスタのゲートは、前記第1のトランジスタのゲートと電気的に接続され、前記第3のトランジスタのソース及びドレインの一方は、前記第3のトランジスタのゲートと電気的に接続され、前記第3のトランジスタのゲートは、前記差動回路の第1の入力端子と電気的に接続され、前記第4のトランジスタのソース及びドレインの一方は、前記第4のトランジスタのゲートと電気的に接続され、前記第4のトランジスタのゲートは、前記差動回路の第2の入力端子と電気的に接続され、前記第2の電流源は、前記差動回路の第1の入力端子と電気的に接続され、前記第3の電流源は、前記差動回路の第2の入力端子と電気的に接続され、前記第3のトランジスタのソース及びドレインの他方には、第1の信号が入力され、前記第4のトランジスタのソース及びドレインの他方には、第2の信号が入力されることを特徴とする半導体装置。差動回路と、第1の電流源と、第1のカレントミラー回路と、第2のカレントミラー回路と、第1のトランジスタと、第2のトランジスタと、第3のトランジスタと、第4のトランジスタと、第2の電流源と、第3の電流源と、を有し、前記第1の電流源は、前記差動回路に電流を供給する機能を有し、前記差動回路は、前記第1のカレントミラー回路に第1の電流を供給する機能、及び前記第2のカレントミラー回路に第2の電流を供給する機能を有し、前記第1のカレントミラー回路は、前記第1の電流に応じた電流を出力する機能を有し、前記第2のカレントミラー回路は、前記第2の電流に応じた電流を出力する機能を有し、前記第1のトランジスタのソース及びドレインの一方は、前記第1のカレントミラー回路と電気的に接続され、前記第1のトランジスタのゲートは、前記第1のトランジスタのソース及びドレインの一方と電気的に接続され、前記第2のトランジスタのソース及びドレインの一方は、前記第2のカレントミラー回路と電気的に接続され、前記第2のトランジスタのゲートは、前記第1のトランジスタのゲートと電気的に接続され、前記第3のトランジスタのソース及びドレインの一方は、前記差動回路の第1の入力端子と電気的に接続され、前記第4のトランジスタのソース及びドレインの一方は、前記差動回路の第2の入力端子と電気的に接続され、前記第2の電流源は、前記差動回路の第1の入力端子と電気的に接続され、前記第3の電流源は、前記差動回路の第2の入力端子と電気的に接続され、前記第3のトランジスタのソース及びドレインの他方には、第1の信号が入力され、前記第4のトランジスタのソース及びドレインの他方には、第2の信号が入力されることを特徴とする半導体装置。請求項3又は4において、前記第1の信号又は前記第2の信号の振幅変換を行わない期間において、前記第1乃至第3の電流源から電流の供給が遮断されることを特徴とする半導体装置。請求項1乃至請求項5のいずれか一項において、前記第1のカレントミラー回路は、第5及び第6のトランジスタを有し、前記第2のカレントミラー回路は、第7及び第8のトランジスタを有し、前記第5のトランジスタのソース及びドレインの一方には、前記第1の電流が供給され、前記第5のトランジスタのゲートは、前記第5のトランジスタのソース及びドレインの一方と電気的に接続され、前記第6のトランジスタのソース及びドレインの一方は、前記第1のトランジスタのソース及びドレインの一方と電気的に接続され、前記第6のトランジスタのゲートは、前記第5のトランジスタのゲートと電気的に接続され、前記第7のトランジスタのソース及びドレインの一方には、前記第2の電流が供給され、前記第7のトランジスタのゲートは、前記第7のトランジスタのソース及びドレインの一方と電気的に接続され、前記第8のトランジスタのソース及びドレインの一方は、前記第2のトランジスタのソース及びドレインの一方と電気的に接続され、前記第8のトランジスタのゲートは、前記第7のトランジスタのゲートと電気的に接続されることを特徴とする半導体装置。請求項1乃至請求項6のいずれか一項に記載の半導体装置と、操作スイッチとを具備する電子機器。図12ABに示したレベルシフタにおける問題点について述べる。なお、ここでは、図12ABいずれのレベルシフタについても共通の問題点であるので、例としては図12Aのみを挙げる。最初に述べたように、最近のコントローラLSIにおいては、3.3V動作をするものが主流となってきている。故に、図12Aに示したレベルシフタにおいて、VDD1=3V、VDD2=10V程度の場合の変換をしようとすると、TFT1203、1204、1205、1206への入力信号の振幅が3Vであるのに対し、N型TFT1205、1206のしきい値電圧が仮に3Vであったとしたら、もはや正常動作は望めない。つまり、変換前の電圧振幅が小さくなるに従い、TFTが十分に導通するだけのゲートソース間電圧を得にくくなるため、正常動作が困難になるということである。故に、本発明においては、前述のように駆動回路の低電源電圧化に伴い、入力信号の電圧振幅が小さくなった場合にも正常動作を保証出来るような、新規の構造を有するレベルシフタを提供することを課題とする。前述した課題を解決するために、本発明においては以下に説明するような手段を講じた。従来のレベルシフタにおいては、入力信号は図12AにおけるTFT1203、1204、1205、1206のゲート電極に入力されていたため、TFTのしきい値の絶対値よりも入力信号の電圧振幅が小さくなると、TFTが十分に導通するだけのゲートソース間電圧が得られなくなり、正常動作しなくなるという問題点があった。そこで、本発明のレベルシフタにおいては、入力信号の経路を工夫して、入力信号の電圧振幅が小さくなった場合にも、TFTのしきい値の影響を受けにくくする。また、電圧振幅の変換には、カレントミラー回路と差動回路とを組み合わせた差動増幅回路を用いることによって、高い利得を得られるようにする。以下に、本発明のレベルシフタの構成について記載する。請求項1に記載の、本発明のレベルシフタは、カレントミラー回路と、前記カレントミラー回路を負荷とする差動回路と、前記差動回路に電流を供給する電流源と、第1のソースフォロア回路と、第2のソースフォロア回路とを有するレベルシフタであって、第1の入力信号が、前記第1のソースフォロア回路に入力され、前記第1のソースフォロア回路からの第1の出力信号が、前記差動回路に入力され、第2の入力信号が、前記第2のソースフォロア回路に入力され、前記第2のソースフォロア回路からの第2の出力信号が、前記差動回路に入力されることを特徴としている。請求項2に記載の、本発明のレベルシフタは、カレントミラー回路と、前記カレントミラー回路を負荷とする差動回路と、前記差動回路に電流を供給する第1の電流源と、ゲート電極とドレイン領域とを電気的に接続した、第1および第2のトランジスタと、前記第1および第2のトランジスタに電流を供給する第2および第3の電流源とを有するレベルシフタであって、第1の入力信号が、前記第1のトランジスタのソース領域に入力され、前記第1のトランジスタからの第1の出力信号が、前記差動回路に入力され、第2の入力信号が、前記第2のトランジスタのソース領域に入力され、前記第2のトランジスタからの第2の出力信号が、前記差動回路に入力されることを特徴としている。請求項3に記載の、本発明のレベルシフタは、カレントミラー回路と、前記カレントミラー回路を負荷とする差動回路と、前記差動回路に電流を供給する第1の電流源と、ゲート電極とドレイン領域とを電気的に接続した、第1および第2のトランジスタと、前記第1および第2のトランジスタに電流を供給する第2および第3の電流源とを有するレベルシフタであって、前記差動回路は、第3のトランジスタと第4のトランジスタとを有し、前記第1のトランジスタのドレイン領域と、前記第3のトランジスタのゲート電極とが電気的に接続され、前記第2のトランジスタのドレイン領域と、前記第4のトランジスタのゲート電極とが電気的に接続され、第1の入力信号が、前記第1のトランジスタのソース領域に入力され、前記第1のトランジスタからの第1の出力信号が、前記第3のトランジスタのゲート電極に入力され、第2の入力信号が、前記第2のトランジスタのソース領域に入力され、前記第2のトランジスタからの第2の出力信号が、前記第4のトランジスタのゲート電極に入力されることを特徴としている。請求項4に記載の、本発明のレベルシフタは、ゲート電極とドレイン領域とを電気的に接続した、第1導電形式の第1のトランジスタと、ゲート電極とドレイン領域とを電気的に接続した、第1導電形式の第2のトランジスタと、第1導電形式の第3のトランジスタと、第1導電形式の第4のトランジスタとを有する差動回路と、第2導電形式であって、ゲート電極とドレイン領域とを接続した第5のトランジスタと、第2導電形式の第6のトランジスタとを有するカレントミラー回路と、前記差動回路と第1の電流源とを電気的に接続する、第1導電形式の第7のトランジスタと、前記第5のトランジスタと第2の電流源とを電気的に接続する、第2導電形式の第8のトランジスタと、前記第6のトランジスタと第3の電流源とを電気的に接続する、第2導電形式の第9のトランジスタと、前記第7、第8および第9のトランジスタのゲート電極に電位を供給する電源部とを有するレベルシフタであって、第1の入力信号が、前記第1のトランジスタのソース領域に入力され、前記第1のトランジスタからの第1の出力信号が、前記第3のトランジスタのゲート電極に入力され、第2の入力信号が、前記第2のトランジスタのソース領域に入力され、前記第2のトランジスタからの第2の出力信号が、前記第4のトランジスタのゲート電極に入力されることを特徴としている。請求項5に記載の、本発明のレベルシフタは、第1のカレントミラー回路と、第2のカレントミラー回路と、前記第1および第2のカレントミラー回路に電気的に接続された差動回路と、前記差動回路に電流を供給する第1の電流源と、ゲート電極とドレイン領域とを接続した、第1および第2のトランジスタと、前記第1および第2のトランジスタに電流を供給する第2および第3の電流源とを有するレベルシフタであって、第1の入力信号が、前記第1のトランジスタのソース領域に入力され、前記第1のトランジスタからの第1の出力信号が、前記差動回路に入力され、第2の入力信号が、前記第2のトランジスタのソース領域に入力され、前記第2のトランジスタからの第2の出力信号が、前記差動回路に入力されることを特徴としている。請求項6に記載の、本発明のレベルシフタは、第1のカレントミラー回路と、第2のカレントミラー回路と、前記第1および第2のカレントミラー回路に電気的に接続された差動回路と、前記差動回路に電流を供給する第1の電流源と、ゲート電極とドレイン領域とを電気的に接続した、第1および第2のトランジスタと、前記第1および第2のトランジスタに電流を供給する第2および第3の電流源とを有するレベルシフタであって、前記差動回路は、第3のトランジスタと第4のトランジスタとを有し、前記第1のトランジスタのドレイン領域と、前記第3のトランジスタのゲート電極とが電気的に接続され、前記第2のトランジスタのドレイン領域と、前記第4のトランジスタのゲート電極とが電気的に接続され、第1の入力信号が、前記第1のトランジスタのソース領域に入力され、前記第1のトランジスタからの第1の出力信号が、前記第3のトランジスタのゲート電極に入力され、第2の入力信号が、前記第2のトランジスタのソース領域に入力され、前記第2のトランジスタからの第2の出力信号が、前記第4のトランジスタのゲート電極に入力されることを特徴としている。請求項7に記載の、本発明のレベルシフタは、カレントミラー回路と、前記カレントミラー回路を負荷とする差動回路と、前記差動回路に電流を供給する第1の電流源と、第1のソースフォロア回路と、第2のソースフォロア回路と、リセット用トランジスタとを有するレベルシフタであって、第1の入力信号が、前記第1のソースフォロア回路に入力され、前記第1のソースフォロア回路からの第1の出力信号が、前記差動回路に入力され、第2の入力信号が、前記第2のソースフォロア回路に入力され、前記第2のソースフォロア回路からの第2の出力信号が、前記差動回路に入力され、入力信号の電圧振幅の変換を行わない期間においては、前記リセット用トランジスタにリセット信号を入力することにより、前記電流源において電流の供給が遮断されることを特徴としている。請求項8に記載の、本発明のレベルシフタは、カレントミラー回路と、前記カレントミラー回路を負荷とする差動回路と、前記差動回路に電流を供給する第1の電流源と、ゲート電極とドレイン領域とを電気的に接続した、第1および第2のトランジスタと、前記第1および第2のトランジスタに電流を供給する第2および第3の電流源とを有するレベルシフタであって、第1の入力信号が、前記第1のトランジスタのソース領域に入力され、前記第1のトランジスタからの第1の出力信号が、前記差動回路に入力され、第2の入力信号が、前記第2のトランジスタのソース領域に入力され、前記第2のトランジスタからの第2の出力信号が、前記差動回路に入力され、電圧振幅の変換を行わない期間においては、前記電流源からの電流供給を遮断することを特徴としている。請求項9に記載の、本発明のレベルシフタは、ゲート電極とドレイン領域とを接続した、第1導電形式の第1のトランジスタと、ゲート電極とドレイン領域とを接続した、第1導電形式の第2のトランジスタと、第1導電形式の第3のトランジスタと、第1導電形式の第4のトランジスタとを有する差動回路と、第2導電形式であって、ゲート電極とドレイン領域とを接続した第5のトランジスタと、第2導電形式の第6のトランジスタとを有するカレントミラー回路と、前記差動回路と第1の電流源とを接続する、第1導電形式の第7のトランジスタと、前記第5のトランジスタと第2の電流源とを電気的に接続する、第2導電形式の第8のトランジスタと、前記第6のトランジスタと第3の電流源とを電気的に接続する、第2導電形式の第9のトランジスタと、前記第7、第8および第9のトランジスタのゲート電極に電位を供給する電源部と、第2導電形式の第10のリセット用トランジスタと、第1導電形式の第11のリセット用トランジスタとを有するレベルシフタであって、前記第1のトランジスタのドレイン領域と、前記第3のトランジスタのゲート電極とが電気的に接続され、前記第2のトランジスタのドレイン領域と、前記第4のトランジスタのゲート電極とが電気的に接続され、前記第10のリセット用トランジスタのソース領域は、前記第7、第8のトランジスタのソース領域と電気的に接続され、ドレイン領域は前記第7、第8のトランジスタのゲート電極と電気的に接続され、前記第11のリセット用トランジスタのソース領域は、前記第9のトランジスタのソース領域と電気的に接続され、ドレイン領域は前記第9のトランジスタのゲート電極と電気的に接続され、第1の入力信号が、前記第1のトランジスタのソース領域に入力され、前記第1のトランジスタからの出力信号が、前記第3のトランジスタのゲート電極に入力され、第2の入力信号が、前記第2のトランジスタのソース領域に入力され、前記第2のトランジスタからの出力信号が、前記第4のトランジスタのゲート電極に入力され、電圧振幅の変換を行わない期間においては、前記第10、第11のリセット用トランジスタのゲート電極にリセット信号を入力し、前記第7、第8、第9のトランジスタを非導通状態とすることによって、電流の供給が遮断されることを特徴としている。請求項10に記載の、本発明のレベルシフタは、請求項1乃至請求項9記載のレベルシフタにおいて、前記第1の入力信号は、低電圧振幅の信号であり、前記第2の入力信号は、前記第1の入力信号と逆の位相を有する低電圧振幅の信号であることを特徴としている。請求項11に記載の、本発明のレベルシフタは、請求項1乃至請求項9に記載のレベルシフタにおいて、前記第1の入力信号は、低電圧振幅の信号であり、前記第2の入力信号は、前期第1の入力信号の振幅範囲内における、ある一定電位の信号であることを特徴としている。請求項12に記載の、本発明のレベルシフタは、請求項1乃至請求項11に記載のレベルシフタにおいて、前記第1及び第2の入力信号の電圧振幅は、5V以下であることを特徴としている。差動増幅回路を有する本発明のレベルシフタによって、入力信号の電圧振幅が小さい場合にも、十分な変換能力を提供することが出来る。これにより、駆動回路の低駆動電圧化が進み、駆動回路と画素部との駆動電圧の差が大きくなるような場合にも、正常に信号の振幅の変換を可能とする。また、本発明のレベルシフタの一態様においては、信号入力について、ゲート電極への直接の入力を避けた構造としており、入力信号の電圧振幅が小さい場合に、TFTのしきい値の影響を受けることを低減しているため、今後の駆動回路の低駆動電圧化に大いに貢献する。本発明のレベルシフタの回路構成図を図1に示す。ここでは、電源電位にGND=0V、VDD1、VDD2を用い、それらの大小関係は、GND<VDD1<VDD2とする。本発明のレベルシフタは、点線枠150で囲まれたカレントミラー回路と、点線枠160で囲まれた差動回路と、点線枠170で囲まれた第1のソースフォロア回路と、点線枠180で囲まれた第2のソースフォロア回路と、電流源109とを有している。カレントミラー回路150、差動回路160および電流源109により、差動増幅回路が構成され、信号の電圧振幅の変換が行われる。ここで、カレントミラー回路150は、差動増幅回路の利得を大きくするための負荷として用いている。P型TFT101、102のソース領域は、電源VDD2に接続されている。P型TFT101、102のゲート電極は互いに電気的に接続され、P型TFT101のドレイン領域およびN型TFT103のドレイン領域と電気的に接続されている。P型TFT102のドレイン領域は、N型TFT104のドレイン領域と電気的に接続され、このノードより出力Outを得る。N型TFT103、104のソース領域は、電流源109と電気的に接続されている。N型TFT105のソース領域には第1の入力信号In1が入力され、N型TFT106のソース領域には第2の入力信号In2が入力される。N型TFT105のゲート電極とドレイン領域とは、ともに電流源107およびN型TFT103のゲート電極と電気的に接続されている。N型TFT106のゲート電極とドレイン領域とは、ともに電流源108およびN型TFT104のゲート電極と電気的に接続されている。本発明のレベルシフタの基本的な動作を、図1、図2を用いて説明する。まず、第1の入力端子In1からは、GND~VDD1の振幅を有する信号が入力される。差動回路部160には、電流源109より定電流が供給される。一方、第1のソースフォロア回路170および第2のソースフォロア回路180におけるN型TFT105、106は、ともにゲート電極とドレイン領域とが接続されているので、この2つのTFTはいずれも飽和領域で動作する。よって、N型TFT103のゲート電極には、VDD2-第1の入力端子In1間の電圧を、抵抗分割した電位が入力される。この電位をV103と表記する。同様に、第2の入力端子In2からも信号が入力され、第1の入力信号の場合と同様にして、N型TFT104のゲート電極には、VDD2-第2の入力端子In2間の電圧を抵抗分割した電位が入力される。この電位をV104と表記する。V103、V104の電位は、図2Bに示すようになる。図1中、点線枠150で囲われたカレントミラー回路と、点線枠160で囲われた差動回路とにより構成される差動増幅回路の動作について説明する。差動回路のN型TFT103、104のソース領域は、電流源109に接続されている。よって、この2つのTFTを流れる電流は常に一定である。ここで、第1の入力信号がHi、第2の入力信号がLoである場合、差動回路への入力電位の大小関係は、V103>V104となる。よって、N型TFT103のゲートソース間電圧は大きくなり、N型TFT104のゲートソース間電圧は小さくなる。したがって、N型TFT103を流れる電流I103は増加し、N型TFT104を流れる電流I104は減少する。このとき、カレントミラー回路によって、P型TFT101、102には、I103に等しい電流が流れる。よって出力端子Outには、I103とT104の差分の電流が流れる。第1の入力信号がHi、第2の入力信号がLoであるときは、I103>I104であるから、出力端子は差分の電流によって充電され、電位が上昇する。逆に、第1の入力信号がLo、第2の入力信号がHiであるときは、出力端子の電位は下降する。よって,出力端子からは、図2Cに示すようなパルスが得られる。その後、出力端子の後でバッファ等を通すことにより、図2Dに示すような、GND~VDD2の振幅を有するパルスが得られる。本実施形態においては、入力信号は、第1の入力信号の反転信号を第2の入力信号としているが、この2つの信号の関係はこの限りでなく、図2Bに示すように、第1の入力信号のタイミングで、N型TFT103および104のゲート電極に印加される電位が大小関係をとれるような信号であれば良い。また、カレントミラー回路150、差動回路160に関しては、動作を説明するため、ある一態様を示したが、回路構成に関しては、特にここに表記した構成のみに限定しない。以下に本発明の実施例について記述する。図3に、本発明のレベルシフタの一実施例を示す。本実施例の説明に伴って行ったシミュレーションの条件として、電源電位にGND=0V、VDD1=3V、VDD2=10Vを用いて説明する。本実施例のレベルシフタは、点線枠300で囲まれた差動増幅回路と、点線枠320で囲まれた第1のソースフォロア回路、点線枠330で囲まれた第2のソースフォロア回路からなるレベルシフタ部と、点線枠350で囲まれた電源部とによって構成される。まず、電源部の構成から説明する。P型TFT310、311のソース領域と、N型TFT313のゲート電極とは、電源VDD2と電気的に接続されている。N型TFT312、313のソース領域は、電源GNDと電気的に接続されている。N型TFT313のドレイン領域は、P型TFT311のドレイン領域と電気的に接続され、さらにP型TFT310、311のゲート電極と電気的に接続されており、レベルシフタ部へと入力される。このノードをαとする。N型TFT312のドレイン領域は、P型TFT310のドレイン領域およびN型TFT312のゲート電極と電気的に接続され、レベルシフタ部へと入力される。このノードをβとする。続いて、レベルシフタ部の構成について説明する。差動増幅回路300において、P型TFT302、303のソース領域は、電源VDD2と電気的に接続されている。P型TFT302、303のゲート電極は互いに電気的に接続され、P型TFT302のドレイン領域およびN型TFT306のドレイン領域と電気的に接続されている。P型TFT303のドレイン領域は、N型TFT307のドレイン領域と電気的に接続され、このノードより、バッファBuf.等を介して出力Outを得る。N型TFT306、307のソース領域は、N型TFT309のドレイン領域と電気的に接続され、N型TFT309のソース領域は、電源GNDと電気的に接続されている。N型TFT309のゲート電極には、ノードβにおける電位が入力される。第1のソースフォロア回路320において、P型TFT301のソース領域は電源VDD2と電気的に接続され、ゲート電極には、ノードαにおける電位が入力される。一方、N型TFT305のソース領域より、第1の入力信号In1が入力される。N型TFT305のドレイン領域とゲート電極は電気的に接続され、さらにP型TFT301のドレイン領域と電気的に接続される。このノードの電位は、差動増幅回路内のN型TFT306のゲート電極に入力される。第2のソースフォロア回路330において、P型TFT304のソース領域は電源VDD2と電気的に接続され、ゲート電極には、ノードαにおける電位が入力される。一方、N型TFT308のソース領域より、第1の入力信号In1が入力される。N型TFT308のドレイン領域とゲート電極は電気的に接続され、さらにP型TFT304のドレイン領域と電気的に接続される。このノードの電位は、差動増幅回路内のN型TFT307のゲート電極に入力される。本発明のレベルシフタの動作を、図3、図4を用いて説明する。図4は、図3で示した回路に関するシミュレーション結果を示している。まず、電源部について説明する。N型TFT313のゲート電極にVDD2が入力されて、導通する。これによってP型TFT310、311のゲート電極にはGNDが入力され、共に導通する。P型TFT310の導通により、N型TFT312のゲート電極にはVDD2が入力され、導通する。図3中、ノードαには、GNDに対してやや高い電位が現れ、ノードβには、VDD2に対してやや低い電位が現れる。説明のため、以後は前者をGND、後者をVDD2と表記する。シミュレーション結果では、GND=1.8V、VDD2=6.8V。続いて、レベルシフタ部について説明する。N型TFT309のゲート電極に、先の電源部から出力されるVDD2が入力され、導通する。よってN型TFT306、307のソース領域には電源GNDが入力される。一方、P型TFT301、304のゲート電極には、先の電源部から出力されるGNDが入力され、導通する。N型TFT305のゲート電極とドレイン領域とは接続されており、N型TFT308のゲート電極とドレイン領域とが接続されているので、この2つのTFTはいずれも飽和領域で動作する。よって、N型TFT306のゲート電極には、VDD2-第1の入力信号In1間の電圧を、P型TFT301およびN型TFT305の抵抗によって抵抗分割した電位が入力される。この電位をV306と表記する。また、N型TFT307のゲート電極には、VDD2-第2の入力信号In2間の電圧を、P型TFT304およびN型TFT308の有する抵抗によって抵抗分割した電位が入力される。この電位をV307と表記する。V306、V307の電位は、図4Bに示すようになる。点線枠300で囲われた差動増幅回路は、V306-V307間の電位差を増幅して出力する機能を有する。よって、出力端子Outからは、図4Cに示すようなパルスが得られる。その後、出力端子の後でバッファ等を通すことにより、図4Dに示すような、GND~VDD2の振幅を有するパルスが得られる。比較のため、図4CDには、従来のレベルシフタによって振幅変換を行った場合のシミュレーション結果をプロットしている。図4Cにおける、レベルシフタ出力が、既に正常な波形を保っていないことがわかる。図4Dでのバッファ出力を比較すると、電圧振幅は0~10Vを達成しているが、本発明のレベルシフタの出力と比較すると、入力信号に対し、大きく遅延しているのがわかる。このように、本発明のレベルシフタは、従来型では正常に行うことの困難な振幅変換を行うことが出来る。また、本実施例にて示した図3の例では、TFT305、308をN型TFTとしているが、これらをP型TFTとし、TFT305、308のゲート電極とドレイン領域とを入力端子In1またはIn2に接続し、ソース領域をTFT301、304のドレイン領域および差動回路の入力部に接続しても良い。実施例1においては、信号の振幅変換は、低電圧側GNDを固定し、高電圧側をVDD1からVDD2へと変換することによって行っていた。本実施例においては、高電圧側を固定し、低電圧側を変換して信号の振幅変換を行う構成のレベルシフタの例を示す。また、説明の際に用いる電源電位は、ここではGND、VDD3、VDD4を用い、それらの大小関係は、VDD4<VDD3<GNDとする。本実施例の説明に伴って行ったシミュレーションの条件として、電源電位にGND=0V、VDD3=-3V、VDD4=-10Vを用いて説明する。図5に、本実施例のレベルシフタの回路構成を示す。図3に示したレベルシフタを構成するTFTの極性を逆にした形であり、電源VDD2が接続されていた所に、電源VDD4が接続されている。また、入力信号の電圧振幅はVDD3~GNDであり、このレベルシフタによって、その電圧振幅をVDD4~GNDに変換する。本発明のレベルシフタの動作を、図5、図6を用いて説明する。図6は、図5で示した回路に関するシミュレーション結果を示している。図5中、点線枠550で示される電源部と、差動増幅回路500およびソースフォロア回路520、530を有するレベルシフタ部とに分けて説明する。まず、電源部について説明する。P型TFT513のゲート電極にVDD4が入力されて、導通する。これによってN型TFT510、511のゲート電極にはGNDが入力され、共に導通する。N型TFT510の導通により、P型TFT512のゲート電極にはVDD4が入力され、導通する。図5中、ノードαには、GNDに対してやや低い電位が現れ、ノードβには、VDD4に対してやや高い電位が現れる。説明のため、以後は前者をGND、後者をVDD4と表記する。シミュレーション結果では、GND=-3.6V、VDD4=-8.1V。続いて、レベルシフタ部について説明する。まず、第3の信号と第4の信号が、それぞれ図5中、In3およびIn4より入力される。一方、P型TFT509のゲート電極に、先の電源部から出力されるVDD4が入力され、導通する。よってP型TFT506、507のソース領域には、電源GNDが入力される。一方、N型TFT501、504のゲート電極には、先の電源部から出力されるGNDが入力され、導通する。P型TFT505のゲート電極とドレイン領域とは接続されており、P型TFT508のゲート電極とドレイン領域とが接続されているので、この2つのTFTはいずれも飽和領域で動作する。よって、P型TFT506のゲート電極には、VDD4-第3の入力信号In3間の電圧を、N型TFT501およびP型TFT505の抵抗によって抵抗分割した電位が入力される。この電位をV506と表記する。また、P型TFT507のゲート電極には、VDD4-第4の入力信号In4間の電圧を、N型TFT504およびP型TFT508の有する抵抗によって抵抗分割した電位が入力される。この電位をV507と表記する。V506、V507の電位は、図6Bに示すようになる。点線枠500で囲われた差動増幅回路は、V506-V507間の電位差を増幅して出力する機能を有する。よって、出力端子Outからは、図6Cに示すようなパルスが得られる。その後、出力端子の後でバッファ等を通すことにより、図6Dに示すような、GND~VDD4の振幅を有するパルスが得られる。また、本実施例にて示した図5の例では、TFT505、508をP型TFTとしているが、これらをN型TFTとし、TFT505、508のゲート電極とドレイン領域とを入力端子In3またはIn4に接続し、ソース領域をTFT501、504のドレイン領域および差動回路の入力部に接続しても良い。実施例1および実施例2にて示した本発明のレベルシフタは、2入力、1出力型であったが、同様の回路を用いて、1入力、1出力型とすることも出来る。本実施例においては、GND~VDD1の電圧振幅を有する信号を、GND~VDD2の電圧振幅を有する信号に変換する、1入力、1出力型レベルシフタを例に挙げて述べる。図7は1入力、1出力型レベルシフタの例である。実施例1にて示したレベルシフタと、回路構成上の相違点はない。唯一、実施例1で第2の信号In2が入力されていた端子が、電源Vrefに接続されている点が異なる。ここでは、電源電位にGND=0V、VDD1=3V、VDD2=10V、Vref=1.5Vを用いる。ここで、Vrefの電位は、入力信号Inの振幅の範囲内であることが望ましい。本実施例では、例としてGND=0VとVDD1=3Vの中間電位となるようにした。本発明のレベルシフタの動作を、図7、図8を用いて説明する。図8は、図7で示した回路に関するシミュレーション結果を示している。図7中、点線枠750で示される電源部と、差動増幅回路700およびソースフォロア回路720、730を有するレベルシフタ部とに分けて説明する。まず、電源部について説明する。N型TFT713のゲート電極にVDD2=10Vが入力されて、導通する。これによってP型TFT710、711のゲート電極にはGND=0Vが入力され、共に導通する。P型TFT710の導通により、N型TFT712のゲート電極にはVDD2=10Vが入力され、導通する。よって、図5中、ノードαには、GNDに対してやや高い電位が現れ、ノードβには、VDD2に対してやや低い電位が現れる。説明のため、以後は前者をGND、後者をVDD2と表記する。シミュレーション結果では、GND=1.8V、VDD2=6.8V。続いて、レベルシフタ部について説明する。N型TFT709のゲート電極に、先の電源部から出力されるVDD2が入力され、導通する。よってN型TFT706、707のソース領域と電源GNDが電気的に接続される。一方、P型TFT701、704のゲート電極には、先の電源部から出力されるGNDが入力され、導通する。N型TFT705のゲート電極とドレイン領域とは接続されており、N型TFT708のゲート電極とドレイン領域とが接続されているので、この2つのTFTはいずれも飽和領域で動作する。よって、N型TFT706のゲート電極には、VDD2-第1の入力信号In間の電圧を、P型TFT701およびN型TFT705の抵抗によって抵抗分割した電位が入力される。この電位をV706と表記する。また、N型TFT707のゲート電極には、VDD2-第2の入力信号Inb間の電圧を、P型TFT704およびN型TFT708の有する抵抗によって抵抗分割した電位が入力される。この電位をV707と表記する。ここで、V706およびV707の大小関係について考える。まずVDD2=10V-Vref=1.5V間の電圧が一定であることから、V707もまた一定の電位をとる。これに対してV706は、図8ABに示すように、入力信号Inの電位がHi=3Vの時とLo=0Vの時でその電位が変化する。以下に、2つの場合に分けてこれらの大小関係について説明する。1入力信号InにHiが入力される時このとき、V706は、VDD2=10V-VDD1=3V間の電圧を、P型TFT701およびN型TFT705の抵抗によって抵抗分割した電位となる。ここで、GND=0V<Vref=1.5V<VDD1=3Vであるから、大小関係はV706>V707となる。図8B2入力信号InにLoが入力される時このとき、V706は、VDD2=10V-GND=0V間の電圧を、P型TFT701およびN型TFT705の抵抗によって抵抗分割した電位となる。1と同様、GND=0V<Vref=1.5V<VDD1=3Vであるから、大小関係はV706<V707となる。図8Bよって、出力端子Outからは、図8Cに示すようなパルスが得られる。その後、出力端子の後でバッファ等を通すことにより、図8Dに示すような、GND~VDD2の振幅を有するパルスが得られる。また、本実施例にて示した図7の例では、TFT705、708をN型TFTとしているが、これらをP型TFTとし、TFT705、708のゲート電極とドレイン領域とを入力端子InまたはVrefに接続し、ソース領域をTFT701、704のドレイン領域および差動回路の入力部に接続しても良い。本実施例では、装置の画素部とその周辺に設けられる駆動回路部ソース信号線駆動回路、ゲート信号線駆動回路のTFTを同時に作製する方法について説明する。但し、説明を簡単にするために、駆動回路部に関しては基本単位であるCMOS回路を図示することとする。まず、図9Aに示すように、コーニング社の7059ガラスや1737ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスから成る基板5001上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜5002を形成する。例えば、プラズマCVD法でSiH4、NH3、N2Oから作製される酸化窒化シリコン膜5002aを10~200nm好ましくは50~100nm形成し、同様にSiH4、N2Oから作製される酸化窒化水素化シリコン膜5002bを50~200nm好ましくは100~150nmの厚さに積層形成する。本実施例では下地膜5002を2層構造として示したが、前記絶縁膜の単層膜または2層以上積層させた構造として形成しても良い。島状半導体層5003~5006は、非晶質構造を有する半導体膜をレーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体層5003~5006の厚さは25~80nm好ましくは30~60nmの厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウムSiGe合金などで形成すると良い。レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーやYAGレーザー、YVO4レーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数30Hzとし、レーザーエネルギー密度を100~400mJcm2とする。また、YAGレーザーを用いる場合にはその第2高調波を用いパルス発振周波数1~10kHzとし、レーザーエネルギー密度を300~600mJcm2とすると良い。そして幅100~1000μm、例えば400μmで線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率オーバーラップ率を80~98として行う。次いで、島状半導体層5003~5006を覆うゲート絶縁膜5007を形成する。ゲート絶縁膜5007はプラズマCVD法またはスパッタ法を用い、厚さを40~150nmとしてシリコンを含む絶縁膜で形成する。本実施例では、120nmの厚さで酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマCVD法でTEOSTetraethylOrthosilicateとO2とを混合し、反応圧力40Pa、基板温度300~400°Cとし、高周波13.56MHz、電力密度0.5~0.8Wcm2で放電させて形成することが出来る。このようにして作製される酸化シリコン膜は、その後400~500°Cの熱アニールによりゲート絶縁膜として良好な特性を得ることが出来る。そして、ゲート絶縁膜5007上にゲート電極を形成するための第1の導電膜5008と第2の導電膜5009とを形成する。本実施例では、第1の導電膜5008をTaで50~100nmの厚さに形成し、第2の導電膜5009をWで100~300nmの厚さに形成する。Ta膜はスパッタ法で、TaのターゲットをArでスパッタすることにより形成する。この場合、Arに適量のXeやKrを加えると、Ta膜の内部応力を緩和して膜の剥離を防止することが出来る。また、α相のTa膜の抵抗率は20μΩcm程度でありゲート電極に使用することが出来るが、β相のTa膜の抵抗率は180μΩcm程度でありゲート電極とするには不向きである。α相のTa膜を形成するために、Taのα相に近い結晶構造をもつ窒化タンタルを10~50nm程度の厚さでTaの下地に形成しておくとα相のTa膜を容易に得ることが出来る。W膜を形成する場合には、Wをターゲットとしたスパッタ法で形成する。その他に6フッ化タングステンWF6を用いる熱CVD法で形成することも出来る。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、W膜の抵抗率は20μΩcm以下にすることが望ましい。W膜は結晶粒を大きくすることで低抵抗率化を図ることが出来るが、W中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度99.9999のWターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してW膜を形成することにより、抵抗率9~20μΩcmを実現することが出来る。なお、本実施例では、第1の導電膜5008をTa、第2の導電膜5009をWとしたが、特に限定されず、いずれもTa、W、Ti、Mo、Al、Cuなどから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。本実施例以外の他の組み合わせの一例で望ましいものとしては、第1の導電膜5008を窒化タンタルTaNで形成し、第2の導電膜5009をWとする組み合わせ、第1の導電膜5008を窒化タンタルTaNで形成し、第2の導電膜5009をAlとする組み合わせ、第1の導電膜5008を窒化タンタルTaNで形成し、第2の導電膜5009をCuとする組み合わせ等が挙げられる。次に、レジストによるマスク5010を形成し、電極及び配線を形成するための第1のエッチング処理を行う。本実施例ではICPInductivelyCoupledPlasma:誘導結合型プラズマエッチング法を用い、エッチング用ガスにCF4とCl2を混合し、1Paの圧力でコイル型の電極に500WのRF13.56MHz電力を投入してプラズマを生成して行う。基板側試料ステージにも100WのRF13.56MHz電力を投入し、実質的に負の自己バイアス電圧を印加する。CF4とCl2を混合した場合にはW膜及びTa膜とも同程度にエッチングされる。上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第1の導電層及び第2の導電層の端部がテーパー形状となる。テーパー部の角度は15~45°となる。ゲート絶縁膜上に残渣を残すことなくエッチングするためには、10~20程度の割合でエッチング時間を増加させると良い。W膜に対する酸化窒化シリコン膜の選択比は2~4代表的には3であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は20~50nm程度エッチングされることになる。こうして、第1のエッチング処理により第1の導電層と第2の導電層から成る第1の形状の導電層5011~5016第1の導電層5011a~5016aと第2の導電層5011b~5016bを形成する。このとき、ゲート絶縁膜5007においては、第1の形状の導電層5011~5016で覆われない領域は20~50nm程度エッチングされ薄くなった領域が形成される。図9Aそして、第1のドーピング処理を行い、N型を付与する不純物元素を添加する。ドーピングの方法はイオンドープ法もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を1×1013~5×1014atomscm2とし、加速電圧を60~100keVとして行う。N型を付与する不純物元素として15族に属する元素、典型的にはリンPまたは砒素Asを用いるが、ここではリンPを用いる。この場合、導電層5011~5016がN型を付与する不純物元素に対するマスクとなり、自己整合的に第1の不純物領域5017~5020が形成される。第1の不純物領域5017~5020には1×1020~1×1021atomscm3の濃度範囲でN型を付与する不純物元素を添加する。図9B次に、図9Cに示すように、レジストマスクは除去しないまま、第2のエッチング処理を行う。エッチングガスにCF4とCl2とO2とを用い、W膜を選択的にエッチングする。この時、第2のエッチング処理により第2の形状の導電層5021~5026第1の導電層5021a~5026aと第2の導電層5021b~5026bを形成する。このとき、ゲート絶縁膜5007においては、第2の形状の導電層5021~5026で覆われない領域はさらに20~50nm程度エッチングされ薄くなった領域が形成される。W膜やTa膜のCF4とCl2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することが出来る。WとTaのフッ化物と塩化物の蒸気圧を比較すると、Wのフッ化物であるWF6が極端に高く、その他のWCl5、TaF5、TaCl5は同程度である。従って、CF4とCl2の混合ガスではW膜及びTa膜共にエッチングされる。しかし、この混合ガスに適量のO2を添加するとCF4とO2が反応してCOとFになり、FラジカルまたはFイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いW膜のエッチング速度が増大する。一方、TaはFが増大しても相対的にエッチング速度の増加は少ない。また、TaはWに比較して酸化されやすいので、O2を添加することでTaの表面が酸化される。Taの酸化物はフッ素や塩素と反応しないためさらにTa膜のエッチング速度は低下する。従って、W膜とTa膜とのエッチング速度に差を作ることが可能となりW膜のエッチング速度をTa膜よりも大きくすることが可能となる。そして、図10Aに示すように第2のドーピング処理を行う。この場合、第1のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてN型を付与する不純物元素をドーピングする。例えば、加速電圧を70~120keVとし、1×1013atomscm2のドーズ量で行い、図9Bで島状半導体層に形成された第1の不純物領域の内側に新たな不純物領域を形成する。ドーピングは、第2の形状の導電層5021~5026を不純物元素に対するマスクとして用い、第1の導電層5021a~5026aの下側の領域の半導体層にも不純物元素が添加されるようにドーピングする。こうして、第2の不純物領域5027~5031が形成される。この第2の不純物領域5027~5031に添加されたリンPの濃度は、第1の導電層5021a~5026aのテーパー部の膜厚に従って緩やかな濃度勾配を有している。なお、第1の導電層5021a~5026aのテーパー部と重なる半導体層において、第1の導電層5021a~5026aのテーパー部の端部から内側に向かって若干、不純物濃度が低くなっているものの、ほぼ同程度の濃度である。続いて、図10Bに示すように第3のエッチング処理を行う。エッチングガスにCHF6を用い、反応性イオンエッチング法RIE法を用いて行う。第3のエッチング処理により、第1の導電層5021a~5026aのテーパー部を部分的にエッチングして、第1の導電層が半導体層と重なる領域が縮小される。第3のエッチング処理によって、第3の形状の導電層5032~5037第1の導電層5032a~5037aと第2の導電層5032b~5037bを形成する。このとき、ゲート絶縁膜5007においては、第3の形状の導電層5032~5037で覆われない領域はさらに20~50nm程度エッチングされ薄くなった領域が形成される。第3のエッチング処理によって、第2の不純物領域5027~5031においては、第1の導電層5032a~5037aと重なる第2の不純物領域5027a~5031aと、第1の不純物領域と第2の不純物領域との間の第3の不純物領域5027b~5031bとが形成される。そして、図10Cに示すように、P型TFTを形成する島状半導体層5004に、第1の導電型とは逆の導電型の第4の不純物領域5039~5044を形成する。第3の形状の導電層5033bを不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。このとき、N型TFTを形成する島状半導体層5003、5005、保持容量部5006および配線部5034はレジストマスク5038で全面を被覆しておく。不純物領域5039~5044にはそれぞれ異なる濃度でリンが添加されているが、ジボランB2H6を用いたイオンドープ法で形成し、そのいずれの領域においても不純物濃度が2×1020~2×1021atomscm3となるようにする。以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。島状半導体層と重なる第3の形状の導電層5032、5033、5035、5036がゲート電極として機能する。また、5034は島状のソース信号線として機能する。5037は容量配線として機能する。レジストマスク5038を除去した後、導電型の制御を目的として、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法RTA法を適用することが出来る。熱アニール法では酸素濃度が1ppm以下、好ましくは0.1ppm以下の窒素雰囲気中で400~700°C、代表的には500~600°Cで行うものであり、本実施例では500°Cで4時間の熱処理を行う。ただし、第3の形状の導電層5037~5042に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜シリコンを主成分とするを形成した後で活性化を行うことが好ましい。さらに、3~100の水素を含む雰囲気中で、300~450°Cで1~12時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化プラズマにより励起された水素を用いるを行っても良い。次いで、第1の層間絶縁膜5045は酸化窒化シリコン膜から100~200nmの厚さで形成する。その上に有機絶縁物材料から成る第2の層間絶縁膜5046を形成する。次いで、コンタクトホールを形成するためのエッチング工程を行う。そして、駆動回路部において島状半導体層のソース領域とコンタクトを形成するソース配線5047、5048、ドレイン領域とコンタクトを形成するドレイン配線5049を形成する。また、画素部においては、接続電極5050、画素電極5051、5052を形成する図11A。この接続電極5050により、ソース信号線5034は、画素TFTと電気的な接続が形成される。なお、画素電極5052及び保持容量は隣り合う画素のものである。以上のようにして、N型TFT、P型TFTを有する駆動回路部と、画素TFT、保持容量を有する画素部とを同一基板上に形成することができる。本明細書中ではこのような基板をアクティブマトリクス基板と呼ぶ。本実施例は、ブラックマトリクスを用いることなく、画素電極間の隙間を遮光することができるように、画素電極の端部を信号線や走査線と重なるように配置されている。また、本実施例で示す工程に従えば、アクティブマトリクス基板の作製に必要なフォトマスクの数を5枚島状半導体層パターン、第1配線パターン走査線、信号線、容量配線、Pチャネル領域のマスクパターン、コンタクトホールパターン、第2配線パターン画素電極、接続電極含むとすることができる。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することができる。続いて、図11Aの状態のアクティブマトリクス基板を得た後、アクティブマトリクス基板上に配向膜5053を形成しラビング処理を行う。一方、対向基板5054を用意する。対向基板5054にはカラーフィルター層5055~5057、オーバーコート層5058を形成する。カラーフィルター層はTFTの上方で赤色のカラーフィルター層5055と青色のカラーフィルター層5056とを重ねて形成し遮光膜を兼ねる構成とする。少なくともTFTと、接続電極と画素電極との間を遮光する必要があるため、それらの位置を遮光するように赤色のカラーフィルターと青色のカラーフィルターを重ねて配置することが好ましい。また、接続電極5050に合わせて赤色のカラーフィルター層5055、青色のカラーフィルター層5056、緑色のカラーフィルター層5057とを重ね合わせてスペーサを形成する。各色のカラーフィルターはアクリル樹脂に顔料を混合したもので1~3μmの厚さで形成する。これは感光性材料を用い、マスクを用いて所定のパターンに形成することができる。スペーサの高さはオーバーコート層5058の厚さ1~4μmを考慮することにより2~7μm、好ましくは4~6μmとすることができ、この高さによりアクティブマトリクス基板と対向基板とを貼り合わせた時のギャップを形成する。オーバーコート層5058は光硬化型または熱硬化型の有機樹脂材料で形成し、例えば、ポリイミドやアクリル樹脂などを用いる。スペーサの配置は任意に決定すれば良いが、例えば図11Bで示すように接続電極上に位置が合うように対向基板5054上に配置すると良い。また、駆動回路部のTFT上にその位置を合わせてスペーサを対向基板5054上に配置してもよい。このスペーサは駆動回路部の全面に渡って配置しても良いし、ソース配線およびドレイン配線を覆うようにして配置しても良い。オーバーコート層5058を形成した後、対向電極5059をパターニング形成し、配向膜5060を形成した後ラビング処理を行う。そして、画素部と駆動回路部が形成されたアクティブマトリクス基板と対向基板とをシール剤5062で貼り合わせる。シール剤5062にはフィラーが混入されていて、このフィラーとスペーサによって均一な間隔を持って2枚の基板が貼り合わせられる。その後、両基板の間に液晶材料5061を注入し、封止剤図示せずによって完全に封止する。液晶材料5061には公知の液晶材料を用いれば良い。このようにして図11Bに示すアクティブマトリクス型液晶表示装置が完成する。なお、上記の行程により作成されるTFTはトップゲート構造であるが、ボトムゲート構造のTFTやその他の構造のTFTに対しても本実施例は容易に適用され得る。また、本実施例にて例示した表示装置は、液晶表示装置であるが、本発明のレベルシフタは、液晶表示装置のみならず、エレクトロルミネッセンスELを用いたEL表示装置の駆動回路においても有効に利用出来る。図16に、本発明のレベルシフタを用いての表示装置の構成例を示す。絶縁基板1600上に、ソース信号線駆動回路1601、ゲート信号線駆動回路1602、画素部1607が一体形成されている。ソース信号線駆動回路1601は、レベルシフタ1604、シフトレジスタ1605、アナログスイッチ1606等を有している。表示装置の駆動に必要な信号類は、外部のLSIより供給される。最近では、LSI等の低消費電力化により、3.3V等で動作するため、入力された信号は、本発明のレベルシフタ1604にて振幅変換がされ、シフトレジスタ等に送られる。なお、図16では図示していないが、画素部に近いバッファ部等の前に、さらに電圧振幅を変換するためにレベルシフタを配置して、さらに1段階電圧振幅の変換手段を設けることで、表示装置内部での低消費電力化をはかることも出来る。また、本実施例にて示した図16の表示装置は、アナログ映像信号を入力する場合の例であるが、本発明のレベルシフタは、デジタル映像信号を入力する表示装置の駆動回路にも適用することが出来る。本実施例では、差動回路を異なる構成で用いたレベルシフタにより、バッファを必要とせずにGND~VDD2の振幅を得るための構成について説明する。図17は、本実施例における、本発明のレベルシフタの回路構成例である。TFT1703および1704を有する差動回路1700を有し、TFT1705とTFT1708、またTFT1706とTFT1707とがそれぞれ第1のカレントミラー回路および第2のカレントミラー回路とを構成している。以下に、図17、図18を用いて、各部の動作について説明する。図18に示したシミュレーションに際しての各電源電圧は、実施例1と同様、GND=0V、VDD1=3V、VDD2=10Vとした。また、図17中の電流源は、各電源をTFTを介して接続し、それぞれのTFTのゲート電極の電位の制御により、一定電流を確保している。まず、入力端子より、GND~VDD1の振幅を有する2つの信号In1、In2が入力される図18A。TFT1703、1704のゲート電極には、先の入力信号と電源VDD2との間の電位が入力される。この電位は電流源に配置されたTFTおよびTFT1701、1702の各抵抗値によって分割された電位である。このときの、TFT1703および1704のゲート電極における電位をそれぞれV1703、V1704と表記する図18B電流源1740を流れる電流をI1740、TFT1703を流れる電流をI1703、TFT1704を流れる電流をI1704とすると、I1740=I1703I1704であり、V1703>V1704のとき、I1703>I1704である。よって、TFT1705、TFT1706を流れる電流の値はそのままI1703、I1704となる。さらに、TFT1705、TFT1706を流れる電流が決定されたことにより、TFT1705、TFT1706のゲート電位も決定する。これらをそれぞれV1705、V1706と表記する。TFT1705とTFT1708とが、またTFT1706とTFT1707とがそれぞれカレントミラーを構成しているので、TFT1707、TFT1708のゲート電位もここで決定される。つまり、V1705=V1708、V1706=V1707であり、V1703とV1704との大小関係が前述の通りであるとき、V1705>V1706、したがって、V1707<V1708となる図18Cシミュレーション結果においては、V1707、V1708の電位は、図18Cに示すように、およそ6.5~9Vとなる。V1707がHi電位のとき、TFT1707は非導通状態となる。よって、TFT1709、TFT1710のゲート電位は下がり、導通しない。このとき、V1708はLo電位となり、導通する。これにより、出力端子には、VDD2が現れる。次に、V1707がLo電位のとき、TFT1707が導通して、TFT1709、TFT1710のゲート電位が上がり、導通する。このとき、V1708はHi電位であるから、TFT1708は導通しない。これにより、出力端子には、GNDが現れる図18D。また、本実施例にて示した図17の例では、TFT1701、1702をN型TFTとしているが、これらをP型TFTとし、TFT1701、1702のゲート電極とドレイン領域とを入力端子In1またはIn2に接続し、ソース領域を電流源1720、1730および差動回路の入力部に接続しても良い。実施形態では、図1に示したように、入力信号は、TFT105、106のソース領域に入力されていた。本実施例においては、信号の入力方法が異なる一例について述べる。図19に、本実施例における回路構成例を示す。図1との相違点は、差動回路と入力信号In1、In2との間に配置されたTFTの接続のみである。図1で、それぞれIn1、In2が接続されていたN型TFT105、106は、それぞれ図19におけるP型TFT1901、1902に置換され、入力信号はそれぞれのゲート電極に入力される。以下に、図19に示したレベルシフタの動作について説明する。差動回路内のTFT1903のゲート電極に印加される電圧、つまりγ点における電位について考える。なお、γ点には、VDD2-GND間のいずれかの電位が現れることは前述したとおりである。まず、入力信号In1にHiが入力される時、P型TFT1901のゲート電極における電位は3Vである。このときのP型TFT1901のゲートソース間電圧を、VGS1とする。続いて、入力信号In1にLoが入力される時、P型TFT1901のゲート電極における電位は0Vとなり、このときのP型TFT1901のゲートソース間電圧を、VGS2とする。このとき、VGS1<VGS2である。各時点におけるTFT1901のON抵抗を、RHi、RLoとすると、Rhi>RLoとなる。TFT1901のON抵抗が低いとき、VDD2-GND間の抵抗分割によってγ点に現れる電位は、よりGNDに引っ張られて低くなる。逆にTFT1901のON抵抗が高いと、γ点に現れる電位は、よりVDD2に引っ張られて高くなる。したがって、P型TFT1903のゲート電極に印加される電圧は、入力信号In1と同じ位相をもってある振幅で振動する。差動回路内のTFT1904のゲート電極に印加される電圧、つまりδ点についても、同様の理由により、入力信号In2と同じ位相をもってある振幅で振動する。したがって、γ点とδ点の間の電位差を、差動増幅回路によって増幅し、出力する。その後、実施形態、実施例1等の場合と同様にして、0~VDD2の振幅を有する信号を出力する。本発明のレベルシフタには、定電流源を用いており、信号の振幅変換を行わない期間においても電流が流れ続けている。そこで本実施例では、そのような期間具体的には低電圧振幅信号の入力がない帰線期間等において、低消費電力化を図る方法の一例について述べる。図1に示したように、レベルシフタへの電流供給源は、107、108、109の3箇所である。図20においては、その経路はTFT2001、2002、2003によって制御されており、それらのゲート電極への電位供給は、電源部2050による。よって、レベルシフタへの電流供給を遮断するには、TFT2001、2002、2003を非導通状態とするのが最も簡単な方法である。そこで、図20に示すように、リセット用TFT2004、2005を配置する。本実施例では、リセット用TFT2004にはP型TFTを、リセット用TFT2005にはN型TFTを用いた。TFT2004のソース領域は、電源VDD2に接続されており、ドレイン領域はTFT2001、2002のゲート電極に接続されている。TFT2005のソース領域は、電源GNDに接続されており、ドレイン領域はTFT2003のゲート電極に接続されている。帰線期間等の、レベルシフタが動作しない期間以後、このような期間をリセット期間と表記するに、TFT2004、2005のゲート電極へリセット信号例えばその電圧振幅は0~VDD2を入力する。図20に示したような構成でリセット用の回路を配した場合、リセット期間にはHi信号を入力する。これにより、TFT2004、2005が導通し、TFT2001、2002のゲート電極の電位はVDD2に、TFT2003のゲート電極の電位はGNDになり、ともに非導通状態となることにより、各部の電流が遮断される。リセット用TFT2004、2005のチャネル幅は、TFT2001、2002、2003のゲートソース間電圧が、十分にそれらのしきい値の絶対値を下回る具体的には、TFT2004のドレイン領域における電位が十分にVDD2に近づき、TFT2005のドレイン領域における電位が、十分にGNDに近づくような電流能力を有するサイズに決定すればよい。本実施例においては、レベルシフタへの電流供給の遮断を、実施例8とは異なる方法により行う例について述べる。図22に示す回路において、電源部2250におけるTFT2204のゲート電極には、他の実施例にて示した回路ではある一定の電源電位が入力され、常にONの状態となっていた。これに対して本実施例においては、電源制御用パルスCtrl.Pulseが入力される。図22において、TFT2204はN型であるから、電源制御用パルスがHi電位のときにON状態となり、レベルシフタ側のTFT2201~2203を導通させる。つまり、レベル変換動作の必要な期間にのみ電源制御用パルスを入力し、その期間にのみレベルシフタへの電流供給が行われる。本発明のレベルシフタを表示装置に適用した際の回路を、実際にTFTを用いて配置した例を図21に示す。図21内に付したTFTの番号301~309は、それぞれ図3の回路図内に付したTFTの番号301~309に対応している。図21の例では、電源部が図示されていないが、レベルシフタは、左右方向に複数並列に配置されており、電流源に接続されたTFT301、304、309のゲート電極へ供給する電位は、並列配置されたレベルシフタの外側に有する電源部から、信号線330、340を介して各レベルシフタに供給されている。この電源部は、複数のレベルシフタで共用しても良い。なお、図中、配線アルミニウムゲートメタル半導体層間には、それぞれ絶縁膜を有しており、互いに重なる部分においての短絡はない。コンタクトホールを配した部分で、互いを接続している。本発明のレベルシフタに用いている差動回路およびカレントミラー回路は、その動作の特性上、各々を構成するTFTの特性のばらつきが少ないことが特に重要視される回路である。故に、各回路を構成するTFTは、近接に配置することが望ましい。また、TFT基板の作成工程中、レーザー照射等が含まれる場合にも、図21のように近接配置することにより、照射ムラ等によるTFT特性のばらつきを低減することが出来る。加えて、前述のレーザー照射等は、線状照射が一般的であるため、各TFTを平行に配置することで、さらに前述の照射ムラ等によるTFT特性のばらつきを低減することが出来るため、望ましい。本発明を適用して作成した駆動回路を用いたアクティブマトリクス型表示装置には様々な用途がある。本実施例では、本発明を適用して作成した駆動回路を用いた表示装置を組み込んだ半導体装置について説明する。このような表示装置には、携帯情報端末電子手帳、モバイルコンピュータ、携帯電話等、ビデオカメラ、デジタルカメラ、パーソナルコンピュータ、テレビ、プロジェクタ装置等が挙げられる。それらの一例を図13、図14および図15に示す。図13Aは携帯電話であり、本体2601、音声出力部2602、音声入力部2603、表示部2604、操作スイッチ2605、アンテナ2606から構成されている。本発明は表示部2604に適用することができる。図13Bはビデオカメラであり、本体2611、表示部2612、音声入力部2613、操作スイッチ2614、バッテリー2615、受像部2616から成っている。本発明は表示部2612に適用することができる。図13Cはモバイルコンピュータあるいは携帯型情報端末であり、本体2621、カメラ部2622、受像部2623、操作スイッチ2624、表示部2625で構成されている。本発明は表示部2625に適用することができる。図13Dはヘッドマウントディスプレイであり、本体2631、表示部2632、アーム部2633で構成される。本発明は表示部2632に適用することができる。図13Eはテレビであり、本体2641、スピーカー2642、表示部2643、受信装置2644、増幅装置2645等で構成される。本発明は表示部2643に適用することができる。図13Fは携帯書籍であり、本体2651、表示部2652、記憶媒体2653、操作スイッチ2654、アンテナ2655から構成されており、ミニディスクMDやDVDDigitalVersatileDiscに記憶されたデータや、アンテナで受信したデータを表示するものである。本発明は表示部2652に適用することができる。図14Aはパーソナルコンピュータであり、本体2701、画像入力部2702、表示部2703、キーボード2704で構成される。本発明は表示部2703に適用することができる。図14Bはプログラムを記録した記録媒体を用いるプレーヤーであり、本体2711、表示部2712、スピーカー部2713、記録媒体2714、操作スイッチ2715で構成される。なお、この装置は記録媒体としてDVDDigtialVersatileDisc、CD等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部2612に適用することができる。図14Cはデジタルカメラであり、本体2721、表示部2722、接眼部2723、操作スイッチ2724、受像部図示しないで構成される。本発明は表示部2722に適用することができる。図14Dは片眼のヘッドマウントディスプレイであり、表示部2731、バンド部2732で構成される。本発明は表示部2731に適用することができる。図15Aはフロント型プロジェクタであり、投射装置本体2801、表示装置2802、光源2803、光学系2804、スクリーン2805で構成されている。なお、投射装置2801には単版式のものを用いても良いし、R、G、Bの光にそれぞれ対応した三板式のものを用いても良い。本発明は表示装置2802に適用することができる。図15Bはリア型プロジェクタであり、本体2811、投射装置本体2812、表示装置2813、光源2814、光学系2815、リフレクター2816、スクリーン2817で構成されている。なお、投射装置2813には単版式のものを用いても良いし、R、G、Bの光にそれぞれ対応した三板式のものを用いても良い。本発明は表示装置2813に適用することができる。なお、図15Cは、図15A及び図15B中における投射装置本体2801、2812の構造の一例を示した図である。投射装置2801、2812は、光源光学系2821、ミラー2822、2824~2826、ダイクロイックミラー2823、プリズム2827、表示装置2828、位相差板2829、投射光学系2830で構成される。投射光学系2830は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であっても良い。また、図15C中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、IRフィルム等の光学系を設けても良い。また、図15Dは、図15C中における光源光学系2821の構造の一例を示した図である。本実施例では、図15C中における光源光学系2821は、図15D中におけるリフレクター2831、光源2832、レンズアレイ2833、偏光変換素子2834、集光レンズ2835で構成される。なお、図15Dに示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、IRフィルム等の光学系を設けても良い。"