メモリストリングを有するメモリ部と、前記メモリ部を制御する制御部と、を備え、前記メモリストリングは、直列に接続された複数のトランジスタを含み、前記複数のトランジスタのうちの一部である第1グループと、前記第1グループの隣りに接続された第1調整用トランジスタと、前記第1調整用トランジスタの前記第1グループとは反対側に接続されたトランジスタを含む第2グループと、を有し、前記複数のトランジスタは、電荷蓄積膜に蓄積された電荷に応じてそれぞれ閾値が設定される不揮発性半導体記憶装置の動作方法であって、前記制御部は、前記第1グループのトランジスタの閾値の書き換えを行ったのち、前記第1調整用トランジスタに、前記第1グループのトランジスタの閾値の書き換えによって生じた前記第2グループのトランジスタの閾値の相対的な変動分を調整する第1調整用閾値を設定する制御を行うことを特徴とする不揮発性半導体記憶装置の動作方法。前記第2グループは、基準トランジスタを含み、前記制御部は、前記第1グループのトランジスタの閾値の書き換えを行う前から後にかけて前記基準トランジスタの閾値情報を保持し、前記基準トランジスタの閾値情報を基に前記基準トランジスタの閾値の相対的な変動分を調整することを特徴とする請求項1記載の不揮発性半導体記憶装置の動作方法。前記制御部は、前記第1グループのトランジスタ及び前記第1調整用トランジスタに消去の閾値を設定したのち、前記第1グループのトランジスタにnnは2以上の整数値の情報に対応した閾値のうちいずれかに設定し、その後、前記第1調整用トランジスタに前記第1調整用閾値を設定する制御を行うことを特徴とする請求項1または2に記載の不揮発性半導体記憶装置の動作方法。前記制御部は、前記第1調整用トランジスタの閾値を前記消去の閾値から前記第1調整用閾値に達するまで段階的に変化させることを特徴とする請求項3記載の不揮発性半導体記憶装置の動作方法。前記メモリストリングは、前記第1調整用トランジスタと、前記第2グループのトランジスタと、のあいだに設けられた基準トランジスタをさらに含み、前記制御部は、前記第1グループのトランジスタの閾値の書き換えを行う前から後にかけて前記基準トランジスタの閾値情報を保持し、前記基準トランジスタの閾値情報を基に前記基準トランジスタの閾値の相対的な変動分を調整することを特徴とする請求項1記載の不揮発性半導体記憶装置の動作方法。前記制御部は、前記第1グループのトランジスタの閾値として、消去の閾値及びnnは2以上の整数値の情報に対応した閾値のうちいずれかに設定するにあたり、前記基準トランジスタの閾値を、前記n値の情報の対応した閾値のうち、前記消去の閾値に最も近い閾値に設定することを特徴とする請求項5記載の不揮発性半導体記憶装置の動作方法。前記メモリストリングは、前記第2グループの前記第1調整用トランジスタとは反対側の隣りに接続された第2調整用トランジスタと、前記第2調整用トランジスタの前記第2グループとは反対側に接続されたトランジスタを含む第3グループと、をさらに有し、前記制御部は、前記第1調整用閾値の設定を行ったのち、前記第2グループに含まれる前記複数のトランジスタの閾値の書き換えを行い、前記第2調整用トランジスタに、前記第2グループのトランジスタの閾値の書き換えによって生じた前記第3グループのトランジスタの閾値の相対的な変動分を調整する第2調整用閾値を設定する制御を行うことを特徴とする請求項1~6のいずれか1つに記載の不揮発性半導体記憶装置の動作方法。本発明の実施形態は、制御部を増加せずにブロックサイズを小さくできる不揮発性半導体記憶装置の動作方法を提供する。実施形態は、メモリストリングを有するメモリ部と、メモリ部を制御する制御部と、を備える不揮発性半導体記憶装置の動作方法である。メモリストリングは、直列に接続された複数のトランジスタを含み、複数のトランジスタのうちの一部である第1グループと、第1グループの隣りに接続された第1調整用トランジスタと、前記調整用トランジスタの第1グループとは反対側に接続されたトランジスタを含む第2グループと、を有する。複数のトランジスタは、電荷蓄積膜に蓄積された電荷に応じてそれぞれ閾値が設定される。制御部は、第1グループのトランジスタの閾値の書き換えを行ったのち、第1調整用トランジスタに、第1グループのトランジスタの閾値の書き換えによって生じた第2グループのトランジスタの閾値の相対的な変動分を調整する第1調整用閾値を設定する制御を行う。以下、本発明の実施形態を図に基づき説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。図1は、実施の形態に係る不揮発性半導体記憶装置の構成を例示する概略ブロック図である。図2は、実施の形態に係る不揮発性半導体記憶装置の全体構成を例示する模式的断面図である。図3は、実施の形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。なお、図3においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。図4は、実施の形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。図5は、実施の形態に係る不揮発性半導体記憶装置の電極膜の構成を例示する模式的平面図である。図1に表したように、実施形態に係る不揮発性半導体記憶装置110は、メモリ部MUと、制御部CTUと、を備える。メモリ部MUは、図4に表したように、電荷蓄積膜48を有し、直列に接続された複数のメモリセルトランジスタトランジスタTrを有する。メモリセルトランジスタTrは、電荷蓄積膜48においてメモリセルトランジスタTrと対応する記憶領域に蓄積された電荷に応じて閾値が設定される。複数のメモリセルトランジスタTrのうち一つは後述する調整用トランジスタとして用いられる。調整用トランジスタは、閾値の書き換えが行われるメモリセルトランジスタ対象トランジスタTrと、閾値の書き換えが行われないメモリセルトランジスタ非対象トランジスタTrと、のあいだに設けられる。すなわち、不揮発性半導体記憶装置110は、少なくとも3つのメモリセルトランジスタTrを有する。そして、少なくとも3つのメモリセルトランジスタTrのうち、一つが調整用トランジスタとして用いられる。また、残りのメモリセルトランジスタTrのうち、少なくとも一つが対象トランジスタ、少なくとも一つが非対象トランジスタとなる。制御部CTUは、直列に接続される複数のメモリセルトランジスタTrのうち、一部のメモリセルトランジスタTrの閾値を書き換える際、調整用トランジスタに調整用閾値を設定する制御を行う。ここで、一部のメモリセルトランジスタTrの閾値を書き換えると、書き換えが行われないメモリセルトランジスタTrの閾値が相対的に変動する。調整用閾値は、この閾値の相対的な変動分を調整する値である。制御部CTUの制御動作については、後述する。実施形態に係る不揮発性半導体記憶装置110は、例えば、3次元積層型のフラッシュメモリである。図2~図5により、不揮発性半導体記憶装置110の構成の概要を説明する。図2に表したように、不揮発性半導体記憶装置110は、メモリ部MU及び制御部CTUを備える。これらメモリ部MU及び制御部CTUは、例えば単結晶シリコンからなる半導体基板11の主面11aの上に設けられる。ただし、制御部CTUは、メモリ部MUが設けられる基板とは別の基板上に設けられても良い。以下では、メモリ部MU及び制御部CTUが同じ基板半導体基板11に設けられる場合として説明する。半導体基板11においては、例えば、メモリセルMCが設けられるメモリアレイ領域MRと、メモリアレイ領域MRの例えば周辺に設けられた周辺領域PRと、が設定される。周辺領域PRにおいては、半導体基板11の上に、各種の周辺領域回路PR1が設けられる。メモリアレイ領域MRにおいては、半導体基板11の上に例えば回路部CUが設けられ、回路部CUの上にメモリ部MUが設けられる。なお、回路部CUは必要に応じて設けられ、省略可能である。回路部CUとメモリ部MUとの間には、例えば酸化シリコンからなる層間絶縁膜13が設けられている。制御部CTUの少なくとも一部は、例えば、上記の周辺領域回路PR1及び回路部CUの少なくともいずれかに設けることができる。メモリ部MUは、複数のメモリセルトランジスタTrを有するマトリクスメモリセル部MU1と、マトリクスメモリセル部MU1の配線を接続する配線接続部MU2と、を有する。図3は、マトリクスメモリセル部MU1の構成を例示している。すなわち、図2においては、マトリクスメモリセル部MU1として、図3のA-A’断面の一部と、図3のB-B’線断面の一部が例示されている。図2及び図3に表したように、マトリクスメモリセル部MU1においては、半導体基板11の主面11a上に、積層構造体MLが設けられる。積層構造体MLは、主面11aに対して垂直な方向に交互に積層された複数の電極膜WLと複数の電極間絶縁膜14とを有する。ここで、本願明細書において、説明の便宜上、XYZ直交座標系を導入する。この座標系においては、半導体基板11の主面11aに対して垂直な方向をZ軸方向とする。そして、主面11aに対して平行な平面内の1つの方向をY軸方向とする。そして、Z軸とY軸とに垂直な方向をX軸方向とする。積層構造体MLにおける電極膜WL及び電極間絶縁膜14の積層方向は、Z軸方向である。すなわち、電極膜WL及び電極間絶縁膜14は、主面11aに対して平行に設けられる。図4は、マトリクスメモリセル部MU1の構成を例示しており、例えば図3のB-B’線断面の一部に相当する。図3及び図4に表したように、不揮発性半導体記憶装置110のメモリ部MUは、上記の積層構造体MLと、積層構造体MLをZ軸方向に貫通する半導体部である半導体ピラーSP第1半導体ピラーSP1と、電荷蓄積膜48と、内側絶縁膜42と、外側絶縁膜43と、配線WRと、を有する。電荷蓄積膜48は、電極膜WLのそれぞれと半導体ピラーSPとの間に設けられる。内側絶縁膜42は、電荷蓄積膜48と半導体ピラーSPとの間に設けられる。外側絶縁膜43は、電極膜WLのそれぞれと電荷蓄積膜48との間に設けられる。配線WRは、半導体ピラーSPの一端と電気的に接続される。すなわち、積層構造体MLをZ軸方向に貫通する貫通ホールTHの内部の壁面に、外側絶縁膜43、電荷蓄積膜48及び内側絶縁膜42がこの順番で形成され、その内側に半導体ピラーSPが形成される。積層構造体MLの電極膜WLと、半導体ピラーSPと、の交差部に、メモリセルMCが設けられる。すなわち、電極膜WLと半導体ピラーSPとが交差する部分において、電荷蓄積膜48を有するメモリセルトランジスタTrが3次元マトリクス状に設けられ、この電荷蓄積膜48に電荷を蓄積させることにより、各メモリセルトランジスタTrが、データを記憶するメモリセルMCとして機能する。したがって、メモリセルMCの電荷蓄積膜48における電極膜WLの位置が記憶領域として機能し、電荷蓄積膜48に沿って複数の記憶領域が設けられることになる。内側絶縁膜42は、メモリセルMCのメモリセルトランジスタにおけるトンネル絶縁膜として機能する。一方、外側絶縁膜43は、メモリセルMCのメモリセルトランジスタにおけるブロック絶縁膜として機能する。電極間絶縁膜14は、電極膜WLどうしを絶縁する層間絶縁膜として機能する。電極膜WLには、任意の導電材料を用いることができ、例えば、不純物が導入されて導電性が付与されたアモルファスシリコンまたはポリシリコンを用いることができ、また、金属及び合金なども用いることができる。電極膜WLには所定の電気信号が印加され、電極膜WLは、不揮発性半導体記憶装置110のワード線として機能する。電極間絶縁膜14及び内側絶縁膜42及び外側絶縁膜43には、例えばシリコン酸化膜を用いることができる。なお、電極間絶縁膜14、内側絶縁膜42及び外側絶縁膜43は、単層膜でも良く、また積層膜でも良い。電荷蓄積膜48には、例えばシリコン窒化膜を用いることができ、半導体ピラーSPと電極膜WLとの間に印加される電界によって、電荷を蓄積または放出し、情報を記憶する部分として機能する。電荷蓄積膜48は、単層膜でも良く、また積層膜でも良い。なお、後述するように電極間絶縁膜14、内側絶縁膜42、電荷蓄積膜48及び外側絶縁膜43には、上記に例示した材料に限らず、任意の材料を用いることができる。また、図2及び図3においては、積層構造体MLが電極膜WLを4層有している場合が例示されているが、積層構造体MLにおいて、設けられる電極膜WLの数は任意である。以下では、電極膜WLが4層である場合として説明する。1本の半導体ピラーSPは、I字形状のNANDストリングメモリストリングを構成する。なお、2本の半導体ピラーSPの一端側を接続してU字形状のNANDストリングを構成してもよい。本具体例においては、2本の半導体ピラーSPが接続部CP接続部半導体層によって接続されている。すなわち、メモリ部MUは、第2半導体ピラーSP2半導体ピラーSPと、第1接続部CP1接続部CPと、をさらに有する。第2半導体ピラーSP2は、例えばY軸方向において第1半導体ピラーSP1半導体ピラーSPと隣接し、積層構造体MLをZ軸方向に貫通する。第1接続部CP1は、第1半導体ピラーSP1と第2半導体ピラーSP2とをZ軸方向における同じ側半導体基板11の側で電気的に接続する。第1接続部CP1には、第1及び第2半導体ピラーSP1及びSP2と同じ材料が用いられる。半導体基板11の主面11aの上に、層間絶縁膜13を介してバックゲートBG接続部導電層が設けられる。そして、バックゲートBGに第1半導体ピラーSP1及び第2半導体ピラーSP2とを接続するように溝後述する溝CTRが設けられ、溝の内部に、外側絶縁膜43、電荷蓄積膜48及び内側絶縁膜42が形成され、その内側に接続部CPが埋め込まれる。なお、上記の溝における外側絶縁膜43、電荷蓄積膜48、内側絶縁膜42及び接続部CPの形成は、貫通ホールTHにおける外側絶縁膜43、電荷蓄積膜48、内側絶縁膜42及び半導体ピラーSPの形成と同時に、一括して行われる。このように、バックゲートBGは、接続部CPの周囲に設けられる。これにより、第1半導体ピラーSP1及び第2半導体ピラーSP2と、接続部CPと、によって、U字形状の半導体ピラーが形成され、これが、U字形状のNANDストリングとなる。なお、接続部CPは、第1半導体ピラーSP1及び第2半導体ピラーSP2を電気的に接続する機能を有するが、接続部CPを1つのメモリセルとして利用することもでき、これにより、記憶ビットを増やすこともできる。以下では、接続部CPは、第1半導体ピラーSP1及び第2半導体ピラーSP2を電気的に接続し、記憶部として用いられない場合として説明する。図2及び図3に表したように、第1半導体ピラーSP1の第1接続部CP1とは反対の端は、ビット線BL第2配線W2に接続され、第2半導体ピラーSP2の第1接続部CP1とは反対の端は、ソース線SL第1配線W1に接続されている。なお、半導体ピラーSPとビット線BLとはビアV1及びビアV2により接続される。なお、配線WRは、第1配線W1と第2配線W2とを含む。本具体例では、ビット線BLは、Y軸方向に延在し、ソース線SLは、X軸方向に延在する。そして、積層構造体MLとビット線BLとの間において、第1半導体ピラーSP1に対向して、ドレイン側選択ゲート電極SGD第1選択ゲート電極SG1すなわち選択ゲート電極SGが設けられ、第2半導体ピラーSP2に対向して、ソース側選択ゲート電極SGS第2選択ゲート電極SG2すなわち選択ゲート電極SGが設けられる。これにより、任意の半導体ピラーSPの任意のメモリセルMCに所望のデータを書き込み、また読み出すことができる。選択ゲート電極SGには、任意の導電材料を用いることができ、例えばポリシリコンまたはアモルファスシリコンを用いることができる。本具体例では選択ゲート電極SGは、Y軸方向に分断され、X軸方向に沿って延在する帯状の形状を有している。なお、図2に表したように、積層構造体MLの最上部半導体基板11から最も遠い側には、層間絶縁膜15が設けられている。そして、積層構造体MLの上に層間絶縁膜16が設けられ、その上に選択ゲート電極SGが設けられ、選択ゲート電極SGどうしの間には層間絶縁膜17が設けられている。そして、選択ゲート電極SGに貫通ホールが設けられ、その内側面に選択ゲートトランジスタの選択ゲート絶縁膜SGIが設けられ、その内側に半導体が埋め込まれている。この半導体は、半導体ピラーSPと繋がっている。すなわち、メモリ部MUは、Z軸方向において積層構造体MLに積層され、配線WRソース線SL及びビット線BLの少なくともいずれかの側で半導体ピラーSPに貫通された選択ゲート電極SGをさらに有しているということもできる。そして、層間絶縁膜17の上に層間絶縁膜18が設けられ、その上に、ソース線SLとビア22ビアV1、V2が設けられ、ソース線SLの周りには層間絶縁膜19が設けられている。そして、ソース線SLの上に層間絶縁膜23が設けられ、その上にビット線BLが設けられている。ビット線BLは、Y軸に沿った帯状の形状を有している。なお、層間絶縁膜15、16、17、18、19及び23、並びに、選択ゲート絶縁膜SGIには、例えば酸化シリコンを用いることができる。なお、ここで、不揮発性半導体記憶装置110において複数設けられる半導体ピラーに関し、半導体ピラーの全体または任意の半導体ピラーを指す場合には、半導体ピラーSPと言い、半導体ピラーどうしの関係を説明する際などにおいて、特定の半導体ピラーを指す場合に、第k半導体ピラーSPkkは1以上の任意の整数と言うことにする。図5に表したように、電極膜WLにおいては、0以上の整数であるjにおいて、kが4j1及び4j4である半導体ピラーSP4j1及びSP4j4に対応する電極膜が共通に接続され電極膜WLAとなり、kが4j2及び4j3である半導体ピラーSP4j2及び4j3に対応する電極膜が共通に接続され電極膜WLBとなる。すなわち、電極膜WLは、X軸方向に対向して櫛歯状に互いに組み合わされた電極膜WLA及び電極膜WLBの形状を有している。図4及び図5に表したように、電極膜WLは、絶縁層ILによって分断され、電極膜WLは、第1領域電極膜WLA及び第2領域電極膜WLBに分かれている。そして、図2に例示した配線接続部MU2のように、X軸方向における一方の端において、電極膜WLBは、ビアプラグ31によって配線層32に接続され、例えば半導体基板11に設けられる駆動回路と電気的に接続される。そして、同様に、X軸方向における他方の端において、電極膜WLAは、ビアプラグによって配線層に接続され、駆動回路と電気的に接続される。次に、各実施形態について説明する。なお、1つのメモリセルにはnnは2以上の整数値の情報閾値情報を記録することができる。説明を分かりやすくするため、以下においては、n=4、すなわち4値の情報を記録する場合を例とする。4値の情報は2ビットのデータ11、10、01、00である。この4値の情報に対応したメモリセルトランジスタの閾値は、A、B、C及びDとして表記する。また、メモリセルの情報を消去する際には、消去の情報に対応したメモリセルトランジスタの閾値をEとして表記する。さらに、4値の情報及び消去の情報以外の情報に対応したメモリセルトランジスタの閾値は、A、B、C、D及びE以外の記号によって表記するものとする。第1の実施形態図6は、第1の実施形態を説明する図である。図6a~cでは、一の書き換えタイミングにおける制御部CTUの動作に伴う情報の遷移を示している。図6a~cの各図においては、第1の実施形態に係る不揮発性半導体記憶装置110のNANDストリング以下、単にストリングと言う。の等価回路を示している。一つのストリングは、ソース側選択ゲート電極SGSと、ドレイン側選択ゲート電極SGDと、のあいだに直列に接続された複数のメモリセルトランジスタTrを備える。以下の説明では、ソース側選択ゲート電極SGSからドレイン側選択ゲート電極SGDまでのあいだに設けられた複数のメモリセルトランジスタを、順にTr1、Tr2、...とし、これらのメモリセルトランジスタを総称してTrと言うことにする。図6では、一例としてTr1~Tr12の12個のメモリセルトランジスタTrが設けられている。各メモリセルトランジスタTrに付された表記は、そのメモリセルトランジスタTrに設定された閾値の一例を示している。第1の実施形態では、一つのストリングに、それぞれ複数のメモリセルトランジスタTrを有する2つのグループGR1、GR2を設定し、グループGR1及びGR2のあいだに配置される2つのメモリセルトランジスタTr6及びTr7を、それぞれ調整用トランジスタTr-AJ及び基準トランジスタTr-REFとして利用している。ここで、調整用トランジスタTr-AJに対してソース側選択ゲート電極SGS側以下、単にソース側と言う。に配置されたグループをグループGR1、ドレイン側選択ゲート電極SGD側以下、単にドレイン側と言う。に配置されたグループをグループGR2とする。グループGR1及びグループGR2には、それぞれ、少なくとも1つのメモリセルトランジスタTrが含まれている。グループGR1のドレイン側の隣りには調整用トランジスタTr-AJが接続される。グループGR2は、調整用トランジスタTr-AJのグループGR1とは反対側に接続される。基準トランジスタTr-REFは、調整用トランジスタTr-AJと、グループGR2と、のあいだに設けられる。図6aは、各メモリセルトランジスタTrに情報に対応した閾値が設定された状態を例示している。制御部CTUは、一例として、グループGR1のメモリセルトランジスタTr1~Tr5に設定された閾値を、書き換える動作を行う。ここで、グループGR1のメモリセルトランジスタTr1~Tr5には、A~Dのいずれかの閾値が設定され、調整用トランジスタTr-AJには、閾値Yが設定されているものとする。閾値の書き換えを行うに先立ち、制御部CTUは、予め基準トランジスタTr-REFの閾値を把握しておく。基準トランジスタTr-REFには、予め一定の閾値情報に対応した閾値が設定されている。図6aに表した例では、閾値Aが設定されている。例えば、制御部CTUは、基準トランジスタTr-REFの閾値Aを読み出して、記憶しておく。なお、基準トランジスタTr-REFの閾値Aの読み出しは、閾値の書き換えを行う前に毎回行っても、一度だけ行うようにしてもよい。また、基準トランジスタTr-REFの閾値Aが予め記憶されている場合には、読み出しを行う必要はない。制御部CTUは、グループGR1のメモリセルトランジスタTr1~Tr5の閾値の書き換えを行う前から後にかけて、基準トランジスタTr-REFの閾値Aを保持しておく。次に、制御部CTUは、グループGR1のメモリセルトランジスタTr1~Tr5に設定された閾値及び調整用トランジスタTr-AJの閾値を消去の閾値Eに書き換える。図6bは、グループGR1のメモリセルトランジスタTr1~Tr5及び調整用トランジスタTr-AJが消去の閾値Eに設定された状態を例示している。ここで、図6bに表したように、グループGR1のメモリセルトランジスタTr1~Tr5及び調整用トランジスタTr-AJが消去の閾値Eに設定された場合、調整用トランジスタTr-AJよりもドレイン側に配置される基準トランジスタTr-REF及びメモリセルトランジスタTr8~Tr12の閾値に相対的な変動が発生する。これは、予め設定されていたグループGR1のメモリセルトランジスタTr1~Tr5及び調整用トランジスタTr-AJの閾値図6a参照を、消去の閾値Eに書き換えたことにより、グループGR1のメモリセルトランジスタTr1~Tr5及び調整用トランジスタTr-AJの寄生抵抗に変化が生じたためである。つまり、一つのストリングにおいて、部分的にメモリセルトランジスタTrの閾値を書き換えた場合、閾値を書き換えたメモリセルトランジスタTrの寄生抵抗に変化が生じる。これにより、閾値を書き換えたメモリセルトランジスタTrよりもドレイン側のメモリセルトランジスタTrの閾値が相対的に変化することになる。したがって、このままでは閾値を書き換えたメモリセルトランジスタTrよりもドレイン側のメモリセルトランジスタTrの閾値を正確に読み出すことはできない。次に、図6cに表したように、制御部CTUは、グループGR1のメモリセルトランジスタTr1~Tr5に、新たな閾値を書き込む。メモリセルトランジスタTr1~Tr5には、A~Dのいずれかの閾値が設定される。これにより、グループGR1のメモリセルトランジスタTr1~Tr5の閾値が書き換えられることになる。しかし、このままでは、グループGR1のメモリセルトランジスタTr1~Tr5の閾値の書き換え前図6a参照の寄生抵抗と、書き換え後の寄生抵抗と、に差が生じていて、グループGR2のメモリセルトランジスタTr8~Tr12の閾値に相対的な変化が生じている可能性がある。そこで、制御部CTUは、調整用トランジスタTr-AJに調整用閾値を設定し、グループGR2のメモリセルトランジスタTr8~Tr12に生じた閾値の相対的な変化分を調整する。具体的には、調整用トランジスタTr-AJの閾値が段階的に変化するように、段階的な書き込みを行う。図7は、調整用トランジスタへの段階的な書き込みを説明する模式図である。図7aは、調整用トランジスタTr-AJへ印加される書き込み電圧Vpgmの変化を模式的に示している。図7bは、基準トランジスタTr-REFの読み出しタイミングを模式的に示している。先ず、制御部CTUは、調整用トランジスタTr-AJに書き込み電圧Vpgm1を印加する。この印加によって、調整用トランジスタTr-AJの閾値が変化する。書き込み電圧Vpgm1を印加した後、制御部CTUは、基準トランジスタTr-REFの閾値の読み出しを行う。制御部CTUは、ここで読み出した閾値が、予め記憶された基準トランジスタTr-REFの閾値Aであるか否かを判断する。閾値Aであれば、調整用トランジスタTr-AJへの書き込みが終了する。一方、閾値Aでなければ、調整用トランジスタTr-AJに書き込み電圧Vpgm2を印加する。書き込み電圧Vpgm2の大きさは、書き込み電圧Vpgm1の大きさに対して一定の差が設けられている。制御部CTUは、書き込み電圧Vpgm2を印加した後、制御部CTUは、基準トランジスタTr-REFの閾値の読み出しを行う。制御部CTUは、ここで読み出した閾値が、予め記憶された基準トランジスタTr-REFの閾値Aであるか否かを判断する。閾値Aであれば、調整用トランジスタTr-AJへの書き込みが終了する。一方、閾値Aでなければ、調整用トランジスタTr-AJに書き込み電圧Vpgm3を印加する。このように、制御部CTUは、調整用トランジスタTr-AJへ段階的に変化する電圧の印加、基準トランジスタTr-REFの閾値を読み出し、を、読み出した閾値が予め記憶された基準トランジスタTr-REFの閾値Aになるまで繰り返す。読み出した閾値がAになった段階で、調整用トランジスタTr-AJに設定された閾値が調整用閾値例えば、Zとなる。調整用トランジスタTr-AJに調整用閾値Zが設定されると、閾値の書き換えを行ったグループGR1のメモリセルトランジスタTr1~Tr5の寄生抵抗が、閾値の書き換え前の寄生抵抗と同等になる。これにより、グループGR1よりもドレイン側のグループGR2のメモリセルトランジスタTr8~Tr12に生じていた相対的な閾値の変化分が例えば相殺される。したがって、グループGR1のメモリセルトランジスタTr1~Tr5の閾値が書き換えられても、書き換え前と同じ閾値によってグループGR2のメモリセルトランジスタTr8~Tr12からn値の情報を読み出すことができるようになる。なお、本実施形態では、基準トランジスタTr-REFが調整用トランジスタTr-AJの隣りに配置されているが、必ずしも隣りに配置されている必要はない。すなわち、基準トランジスタTr-REFは、調整用トランジスタTr-AJよりもドレイン側に配置されていればよい。ただし、基準トランジスタTr-REFが調整用トランジスタTr-AJの隣りに配置されていると、グループGR2のメモリセルトランジスタTrが連続して配置されるため、制御部CTUによるメモリセルトランジスタTrへの電圧印加の制御が容易になる。また、基準トランジスタTr-REFに設定する閾値としては、n値の情報に対応した閾値A~Dのうち、消去の閾値Eに最も近い閾値Aに設定することが望ましい。これにより、調整用トランジスタTr-AJに調整用閾値を設定する際の段階的な書き込みにおいて、消去の閾値Eから短時間で基準トランジスタTr-REFの閾値Aを判別できるようになる。本実施形態では、グループGR1のメモリセルトランジスタTr1~Tr5を書き換える例を説明した。グループGR2のメモリセルトランジスタTr8~Tr12を書き換える場合には、グループGR2よりもソース側に配置されるグループGR1のメモリセルトランジスタTr1~Tr5、調整用トランジスタTr-AJ及び基準トランジスタTr-REFの閾値が変化しないため、寄生抵抗は変化せず、そのまま書き換えを行うことができる。図8は、ストリング中にバックゲートを備えた不揮発性半導体記憶装置への適用例を説明する図である。この不揮発性半導体記憶装置111では、ストリング中にバックゲートBGが設けられている。図8に表した例では、メモリセルトランジスタTr1~Tr6をグループGR1、メモリセルトランジスタTr9~Tr12をグループGR2としている。そして、メモリセルトランジスタTr7を調整用トランジスタTr-AJ、メモリセルトランジスタTr8を基準トランジスタTr-REFとしている。制御部CTUは、グループGR1のメモリセルトランジスタTr1~Tr6の閾値の書き換えを行うに先立ち、基準トランジスタTr-REFの閾値を読み出して、記憶しておく。次に、制御部CTUは、グループGR1のメモリセルトランジスタTr1~Tr6及び調整用トランジスタTr-AJに消去の閾値を設定する。ストリングの一部のメモリセルトランジスタTrに消去の閾値を設定する場合、制御部CTUは、配線WRに、消去電圧Veraを印加する。制御部CTUは、消去電圧Veraの印加開始にわずかに遅れて、ソース側選択ゲート電極SGS及びドレイン側選択ゲート電極SGDに、正極性の電圧であって、最大値が消去電圧Veraの最大値よりも低い消去時選択ゲート電圧VeraGを印加する。なお、消去時選択ゲート電圧VeraGは、消去電圧Veraと同時に印加を開始してもよい。また、制御部CTUは、消去時選択ゲート電圧VeraGの印加開始にわずかに遅れて、バックゲートBGに、正極性の電圧であって、最大値が消去時選択ゲート電圧VeraGよりも中間電圧VeraNSを印加する。なお、中間電圧VeraNSは、消去時選択ゲート電圧VeraGと同時に印加を開始してもよい。さらに、制御部CTUは、消去対象のメモリセルトランジスタTr1~Tr6及び調整用トランジスタTr-AJの電極膜WLに基準電位V00例えば、接地電位GNDを印加する。一方、制御部CTUは、消去対象でないグループGR2のメモリセルトランジスタTr9~Tr12及び基準トランジスタTr-REFの電極膜WLには、中間電圧VeraNSを印加する。これにより、消去対象のグループGR1のメモリセルトランジスタTr1~Tr6及び調整用トランジスタTr-AJにのみ消去の閾値が設定され、消去対象でないグループGR2のメモリセルトランジスタTr9~Tr2及び基準トランジスタTr-REFの閾値は保持される。次に、制御部CTUは、書き換え対象のグループGR1のメモリセルトランジスタTr1~Tr6に新たな閾値を設定する。その後、制御部CTUは、調整用トランジスタTr-AJに調整用閾値を設定する。調整用閾値の設定は、先に説明したように、調整用トランジスタTr-AJに対する段階的な書き込みを、基準トランジスタTr-REFの閾値を予め記憶した閾値として読み出すことができるまで繰り返す。これにより、閾値の書き換えを行ったグループGR1のメモリセルトランジスタTr1~Tr6の寄生抵抗が、閾値の書き換え前の寄生抵抗と同等になり、グループGR1よりもドレイン側のグループGR2のメモリセルトランジスタTr9~Tr12に生じていた相対的な閾値の変化分が例えば相殺される。よって、グループGR1のメモリセルトランジスタTr1~Tr6の閾値が書き換えられても、書き換え前と同じ閾値によってグループGR2のメモリセルトランジスタTr9~Tr12からn値の情報を読み出すことができるようになる。なお、不揮発性半導体記憶装置111において、バックゲートBGはメモリセルトランジスタTrと同様な構造であるため、バックゲートBGを基準トランジスタTr-REFとして利用するようにしてもよい。図9は、ストリングの別な分割の例を説明する図である。先に説明した実施形態では、一つのストリングをグループGR1及びGR2の2つに分割した例を示したが、図9に表したように、3つ以上に分割してもよい。図9に例示した不揮発性半導体記憶装置112では、一つのストリングに24個のメモリセルトランジスタTr1~Tr24が直列に接続されている。一つのストリングをnnは2以上の整数分割する場合、調整用トランジスタTr-AJ及び基準トランジスタTr-REFの組みを、n-1組設定する。図9に表した例では、一つのストリングを4分割している。したがって、調整用トランジスタTr-AJ及び基準トランジスタTr-REFの組みを3組設定する。一例として、メモリセルトランジスタをTr1~Tr5をグループGR1、メモリセルトランジスタTr8~Tr12をグループGR2、メモリセルトランジスタTr15~Tr18をグループGR3、メモリセルトランジスタTr21~Tr24をグループGR4とする。また、グループGR1とグループGR2とのあいだのメモリセルトランジスタTr6及びTr7を調整用トランジスタTr-AJ1及び基準トランジスタTr-REF1とする。また、グループGR2とグループGR3とのあいだのメモリセルトランジスタTr13及びTr14を調整用トランジスタTr-AJ2及び基準トランジスタTr-REF2とする。また、グループGR2とグループGR3とのあいだのメモリセルトランジスタTr19及びTr20を調整用トランジスタTr-AJ3及び基準トランジスタTr-REF3とする。このように、ストリングが3分割以上になっていても、2分割の場合と同様な動作によってグループGR1~GR4ごとにメモリセルトランジスタTrの閾値の書き換えを行うことができる。以下、書き換え動作について説明する。なお、ここで、グループのメモリセルトランジスタTrの閾値を、単にグループの閾値とも言うことにする。グループGR1を書き換え対象とする場合、制御部CTUは、グループGR1を一つの対象グループとし、グループGR1よりもドレイン側に配置された書き換え対象でないグループGR2~4を一つの非対象グループとする。そして、対象グループと、非対象グループと、について、2分割の場合と同様な動作を行う。この場合、グループGR1の閾値を一旦消去の閾値に設定したのち、閾値の書き換えを行う。一方、非対象グループであるグループGR2~GR4の閾値は保持しておく。その後、グループGR1とグループGR2とのあいだに配置された調整用トランジスタTr-AJ1に調整用閾値を設定する。この際、基準トランジスタTr-REF1の閾値の変動分を例えば相殺する値に設定する。これにより、調整用トランジスタTr-AJ1よりもドレイン側のグループGR2~GR4のメモリセルトランジスタTrについて、グループGR1の書き換え前と同じ閾値によってn値の情報を読み出すことができるようになる。グループGR2を書き換え対象とする場合、制御部CTUは、グループ2を一つの対象グループとし、グループGR2よりもドレイン側に配置された書き換え対象でなるグループGR3及びGR4を一つの非対象グループとする。そして、対象グループと、非対象グループと、について、2分割の場合と同様な動作を行う。この場合、グループGR2の閾値を一旦消去の閾値に設定したのち、閾値の書き換えを行う。一方、非対象グループであるグループGR3及びGR4、並びにグループGR1の閾値は保持しておく。その後、グループGR2とグループGR3とのあいだに配置された調整用トランジスタTr-AJ2に調整用閾値を設定する。この際、基準トランジスタTr-REF2の閾値の変動分を例えば相殺する値に設定する。これにより、調整用トランジスタTr-AJ2よりもドレイン側のグループGR3及びGR4のメモリセルトランジスタTrについて、グループGR2の書き換え前と同じ閾値によってn値の情報を読み出すことができるようになる。なお、グループGR1の閾値は、グループGR2よりもソース側に配置されるため、グループGR2の閾値の書き換えに影響を受けることなく、読み出しを行うことができる。グループGR3を書き換え対象とする場合、制御部CTUは、グループGR3と、グループGR3よりもドレイン側に配置された書き換え対象でないグループGR4と、について、2分割の場合と同様な動作を行う。この場合、グループGR3の閾値を一旦消去の閾値に設定したのち、閾値の書き換えを行う。一方、書き換え対象でないグループGR1、グループGR2及びGR4の閾値は保持しておく。その後、グループGR3とグループGR4とのあいだに配置された調整用トランジスタTr-AJ3に調整用閾値を設定する。この際、基準トランジスタTr-REF3の閾値の変動分を例えば相殺する値に設定する。これにより、調整用トランジスタTr-AJ3よりもドレイン側のグループGR4のメモリセルトランジスタTrについて、グループGR3の書き換え前と同じ閾値によってn値の情報を読み出すことができるようになる。なお、グループGR1及びGR2の閾値は、グループGR3よりもソース側に配置されるため、グループGR3の閾値の書き換えに影響を受けることなく、読み出しを行うことができる。グループGR4を書き換え対象とする場合、グループGR4よりもソース側のグループGR1~GR3はグループGR4の閾値の書き換えの影響を受けない。したがって、グループGR4は、独立して消去及び書き換えを行うことができる。また、2つ以上のグループを書き換え対象とする場合には、次のような動作となる。先ず、書き換え対象のグループが連続している場合、これらのグループを一つの対象グループとし、この対象グループよりもドレイン側に配置された書き換え対象でないグループ連続した複数のグループを含むを非対象グループとする。そして、対象グループと、非対象グループと、のあいだで、2分割の場合と同様な動作を行う。例えば、図9に表したグループGR1及びGR2を書き換え対象とする場合、グループGR1及びGR2を対象グループとし、グループGR3及びGR4を非対象グループとして、2分割の場合と同様な動作を行う。この際、対象グループと、非対象グループと、のあいだ、すなわち、グループGR2と、グループGR3と、のあいだに配置されるトランジスタTr13を調整用トランジスタTr-AJとして利用し、トランジスタTr-14を基準トランジスタTr-REFとして利用する。次に、対象グループが連続していない場合、一つの対象グループと、その対象グループのドレイン側の隣りにある非対象グループと、について、2分割の場合と同様な動作を行う。この際、ソース側からドレイン側にかけて、順に2分割の場合と同様な動作を行う。例えば、図9に表したグループGR1及びGR3を書き換え対象とする場合、先ず、対象グループであるグループGR1と、グループGR1のドレイン側の隣りにある非対象グループであるグループGR2と、について、2分割の場合と同様な動作を行う。これにより、グループGR1の閾値が書き換えられ、調整用トランジスタTr-AJ1に調整用閾値が設定される。次に、非対象グループであるグループGR2よりもドレイン側にある対象グループであるグループGR3と、グループGR3のドレイン側の隣りにある非対象グループであるグループGR4と、について、2分割の場合と同様な動作を行う。これにより、グループGR3の閾値が書き換えられ、調整用トランジスタTr-AJ3に調整用閾値が設定される。この調整用トランジスタTr-AJ3に調整用閾値を設定する際には、これよりもソース側にあるグループGR1及び調整用トランジスタTr-AJ1の閾値は決定しているため、この決定している閾値によって調整用トランジスタTr-AJ3の調整用閾値も決定されることになる。第1の実施形態に係る不揮発性半導体記憶装置110、111及び112のように、調整用トランジスタTr-AJ及び基準トランジスタTr-REFが設けられていることにより、一つのストリングを分割したグループごとに閾値の書き換えを行うことが可能になる。また、基準トランジスタTr-REFに一定の閾値が設定されていることにより、調整用トランジスタTr-AJに調整用閾値を迅速かつ安定して設定することが可能になる。第2の実施形態図10は、第2の実施形態を説明する図である。図10a~cでは、一の書き換えタイミングにおける制御部CTUの動作に伴う情報の遷移を示している。図10a~cの各図においては、第2の実施形態に係る不揮発性半導体記憶装置120のストリングの等価回路を示している。第2の実施形態では、一つのストリングに2つのグループGR1、GR2を設定し、グループGR1及びGR2のあいだに配置されるメモリセルトランジスタTr6を、調整用トランジスタTr-AJとして利用している。また、第2の実施形態では、調整用トランジスタTr-AJよりもドレイン側にあるメモリセルトランジスタTrの一つを基準トランジスタTr-REFとして兼用している。図10に表した例では、グループGR2に含まれるメモリセルトランジスタTr7を基準トランジスタTr-REFとして兼用している。図10aは、各メモリセルトランジスタTrに情報に対応した閾値が設定された状態を例示している。制御部CTUは、一例として、グループGR1のメモリセルトランジスタTr1~Tr5に設定された閾値を、書き換える動作を行う。ここで、グループGR1のメモリセルトランジスタTr1~Tr5には、A~Dのいずれかの閾値が設定され、調整用トランジスタTr-AJには、閾値Yが設定されているものとする。閾値の書き換えを行うに先立ち、制御部CTUは、予め基準トランジスタTr-REFとして兼用されたメモリセルトランジスタTr7の閾値を把握しておく。メモリセルトランジスタTr7には、他のメモリセルトランジスタTrと同様に、n値に対応した閾値が設定されている。図10aに表した例では、閾値Cが設定されている。例えば、制御部CTUは、メモリセルトランジスタTr7の閾値Cを読み出して、記憶しておく。なお、メモリセルトランジスタTr7の閾値Cの読み出しは、閾値の書き換えを行う前に毎回行う。メモリセルトランジスタTr7は通常のメモリセルトランジスタTrとしても利用されるため、制御部CTUは、閾値の書き換えを行う前にメモリセルトランジスタTr7にどのような閾値が設定されているか把握する必要があるからである。次に、制御部CTUは、グループGR1のメモリセルトランジスタTr1~Tr5に設定された閾値及び調整用トランジスタTr-AJの閾値を消去の閾値Eに書き換える。図10bは、グループGR1のメモリセルトランジスタTr1~Tr5及び調整用トランジスタTr-AJが消去の閾値Eに設定された状態を例示している。次に、図10cに表したように、制御部CTUは、グループGR1のメモリセルトランジスタTr1~Tr5に、新たな閾値を書き込む。メモリセルトランジスタTr1~Tr5には、A~Dのいずれかの閾値が設定される。これにより、グループGR1のメモリセルトランジスタTr1~Tr5の閾値が書き換えられることになる。ここで、グループGR1のメモリセルトランジスタTr1~Tr5の閾値を書き換えた状態では、閾値の書き換え前図10a参照の寄生抵抗と、書き換え後の寄生抵抗と、に差が生じていて、グループGR2のメモリセルトランジスタTr7~Tr12の閾値に相対的な変化が生じている可能性がある。そこで、制御部CTUは、調整用トランジスタTr-AJに調整用閾値を設定し、グループGR2のメモリセルトランジスタTr7~Tr12に生じた閾値の相対的な変化分を調整する。調整用トランジスタTr-AJへの閾値の書き込みは、第1の実施形態と同様である。すなわち、制御部CTUは、調整用トランジスタTr-AJへ段階的に変化する電圧の印加、基準トランジスタTr-REFメモリセルトランジスタTr7の閾値を読み出し、を、読み出した閾値が予め記憶された基準トランジスタTr-REFメモリセルトランジスタTr7の閾値Cになるまで繰り返す。読み出した閾値がCになった段階で、調整用トランジスタTr-AJに設定された閾値が調整用閾値例えば、Xとなる。調整用トランジスタTr-AJに調整用閾値Xが設定されると、閾値の書き換えを行ったグループGR1のメモリセルトランジスタTr1~Tr5の寄生抵抗が、閾値の書き換え前の寄生抵抗と同等になる。これにより、グループGR1よりもドレイン側のグループGR2のメモリセルトランジスタTr7~Tr12に生じていた相対的な閾値の変化分が例えば相殺される。したがって、グループGR1のメモリセルトランジスタTr1~Tr5の閾値が書き換えられても、書き換え前と同じ閾値によってグループGR2のメモリセルトランジスタTr7~Tr12からn値の情報を読み出すことができるようになる。図11は、ストリング中にバックゲートを備えた不揮発性半導体記憶装置への適用例を説明する図である。この不揮発性半導体記憶装置121では、ストリング中バックゲートBGが設けられている。図11に表した例では、メモリセルトランジスタTr1~Tr6をグループGR1、メモリセルトランジスタTr8~Tr12をグループGR2としている。そして、メモリセルトランジスタTr7を調整用トランジスタTr-AJとしている。制御部CTUは、グループGR1のメモリセルトランジスタTr1~Tr6の閾値の書き換えを行うに先立ち、グループGR2のメモリセルトランジスタTr8の閾値を基準トランジスタTr-REFの閾値として利用するため、読み出して、記憶しておく。次に、制御部CTUは、グループGR1のメモリセルトランジスタTr1~Tr6及び調整用トランジスタTr-AJに消去の閾値を設定する。ストリングの一部のメモリセルトランジスタTrに消去の閾値を設定する場合、制御部CTUは、配線WRに、消去電圧Veraを印加する。制御部CTUは、消去電圧Veraの印加開始にわずかに遅れて、ソース側選択ゲート電極SGS及びドレイン側選択ゲート電極SGDに、正極性の電圧であって、最大値が消去電圧Veraの最大値よりも低い消去時選択ゲート電圧VeraGを印加する。なお、消去時選択ゲート電圧VeraGは、消去電圧Veraと同時に印加を開始してもよい。また、制御部CTUは、消去時選択ゲート電圧VeraGの印加開始にわずかに遅れて、バックゲートBGに、正極性の電圧であって、最大値が消去時選択ゲート電圧VeraGよりも中間電圧VeraNSを印加する。なお、中間電圧VeraNSは、消去時選択ゲート電圧VeraGと同時に印加を開始してもよい。さらに、制御部CTUは、消去対象のメモリセルトランジスタTr1~Tr6及び調整用トランジスタTr-AJの電極膜WLに基準電位V00例えば、接地電位GNDを印加する。一方、制御部CTUは、消去対象でないグループGR2のメモリセルトランジスタTr8~Tr12の電極膜WLには、中間電圧VeraNSを印加する。これにより、消去対象のグループGR1のメモリセルトランジスタTr1~Tr6及び調整用トランジスタTr-AJにのみ消去の閾値が設定され、消去対象でないグループGR2のメモリセルトランジスタTr8~Tr2の閾値は保持される。次に、制御部CTUは、書き換え対象のグループGR1のメモリセルトランジスタTr1~Tr6に新たな閾値を設定する。その後、制御部CTUは、調整用トランジスタTr-AJに調整用閾値を設定する。調整用閾値の設定は、先に説明したように、調整用トランジスタTr-AJに対する段階的な書き込みを、基準トランジスタTr-REFメモリセルトランジスタTr7の閾値を予め記憶した閾値として読み出すことができるまで繰り返す。これにより、閾値の書き換えを行ったグループGR1のメモリセルトランジスタTr1~Tr6の寄生抵抗が、閾値の書き換え前の寄生抵抗と同等になり、グループGR1よりもドレイン側のグループGR2のメモリセルトランジスタTr8~Tr12に生じていた相対的な閾値の変化分が例えば相殺される。よって、グループGR1のメモリセルトランジスタTr1~Tr6の閾値が書き換えられても、書き換え前と同じ閾値によってグループGR2のメモリセルトランジスタTr8~Tr12からn値の情報を読み出すことができるようになる。なお、不揮発性半導体記憶装置121において、バックゲートBGはメモリセルトランジスタTrと同様な構造であるため、バックゲートBGを基準トランジスタTr-REFとして利用するようにしてもよい。図12は、ストリングの別な分割の例を説明する図である。先に説明した実施形態では、一つのストリングをグループGR1及びGR2の2つに分割した例を示したが、図12に表したように、3つ以上に分割してもよい。図12に例示した不揮発性半導体記憶装置122では、一つのストリングに24個のメモリセルトランジスタTr1~Tr24が直列に接続されている。一つのストリングをnnは2以上の整数分割する場合、調整用トランジスタTr-AJを、n-1個設定する。図12に表した例では、一つのストリングを4分割している。したがって、調整用トランジスタTr-AJを3個設定する。一例として、メモリセルトランジスタをTr1~Tr5をグループGR1、メモリセルトランジスタTr8~Tr12をグループGR2、メモリセルトランジスタTr15~Tr18をグループGR3、メモリセルトランジスタTr21~Tr24をグループGR4とする。また、グループGR1とグループGR2とのあいだのメモリセルトランジスタTr6を調整用トランジスタTr-AJ1とする。また、グループGR2とグループGR3とのあいだのメモリセルトランジスタTr13を調整用トランジスタTr-AJ2とする。また、グループGR2とグループGR3とのあいだのメモリセルトランジスタTr19を調整用トランジスタTr-AJ3とする。このように、ストリングが3分割以上になっていても、2分割の場合と同様な動作によってグループGR1~GR4ごとにメモリセルトランジスタTrの閾値の書き換えを行うことができる。書き換え動作は、図9に表した不揮発性半導体記憶装置112と同様である。この場合、不揮発性半導体記憶装置122では、基準トランジスタTr-REFとして、調整用トランジスタTr-AJ1、Tr-AJ2及びTr-AJ3のそれぞれに対してドレイン側にあるメモリセルトランジスタ例えば、メモリセルトランジスタTr7、Tr14及びTr20を利用すればよい。第2の実施形態に係る不揮発性半導体記憶装置120、121及び122では、第1の実施形態に係る不揮発性半導体記憶装置110、111及び112と同様に、一つのストリングを分割したグループごとに閾値の書き換えを行うことが可能になる。また、基準トランジスタTr-REFがメモリセルトランジスタTrと兼用であるため、基準トランジスタTr-REFとして別途用意する必要がなく、記憶容量の低減を防ぐことが可能になる。上記第1の実施形態及び第2の実施形態については、いずれも一つの書き込みタイミングでの動作について例示している。したがって、一の書き込みタイミングで書き換え対象になっていなかったグループについて、別の書き込みタイミングでは書き換え対象になる場合もある。例えば、一の書き込みタイミングでは、グループGR1が書き換え対象であり、次のタイミングでは、グループGR2が書き換え対象になる場合もある。この場合、一のタイミングでは、グループGR1とグループGR2とのあいだで上記2分割の場合の書き換え動作を行い、調整用トランジスタTr-AJ1に調整用閾値を設定し、次のタイミングでは、グループGR2とグループGR3とのあいだで上記の2分割の場合の書き換え動作を行い、調整用トランジスタTr-AJ2に調整用閾値を設定すればよい。図13は、実施形態に係る不揮発性半導体記憶装置の駆動回路構成を説明する回路図である。すなわち、不揮発性半導体記憶装置は、セルアレイとデコーダとを備えている。セルアレイは、m図13及びその説明において、mは1以上の整数個のストリングを有するブロックがn図13及びその説明において、nは1以上の整数個設けられたものである。一つのストリングには、複数のメモリセルが設けられ、各メモリセルのメモリセルトランジスタが直列に接続された状態となっている。メモリセルトランジスタは、メモリセルに設定された情報によって閾値が変動するようになっている。デコーダは、ローデコーダであり、セルアレイのブロックごとにn個設けられている。つまり、ブロック0はローデコーダ0、ブロック1はローデコーダ1、...、ブロックiはローデコーダi、...、ブロックnはローデコーダnに対応して設けられている。ブロックiに接続されるローデコーダiは、ブロックiのm個のストリングにドレイン側選択ゲート電極SGDに信号SGD1<i>~SGDm<i>を与え、ソース側選択ゲート電極SGSに信号SGS1<i>~SGSm<i>を与える。また、ローデコーダiは、ブロックiの電極膜WLに層単位で信号を与える。図13に示す例では、4層の電極膜WLがあることから、信号WL1<i>~WL4<i>を与える。ローデコーダi以外のローデコーダも同様な構成であり、対応するブロックに上記と同様な信号を与える。また、セルアレイの各ブロック0~nには、各ブロックのm個のストリングに共通してビット線BL0~BLmが接続され、各ブロックには共通のソース線SLが接続される。ビット線BL0~BLmやソース線SLへ送る信号の制御、ローデコーダの制御は、ドライバ回路DV1~DV4が行う。ドライバ回路DV1~DV4は、各ブロック0~nにおける各々の信号WL1<i>~WL4<i>を制御する回路である。ドライバ回路DV1は、各ブロック0~nの信号WL1<i>を制御し、ドライバ回路DV2は、各ブロック0~nの信号WL2<i>を制御し、ドライバ回路DV3は、各ブロック0~nの信号WL3<i>を制御し、ドライバ回路DV4は、各ブロック0~nの信号WL4<i>を制御する。ドライバ回路DV1~DV4から出力される信号は、各ローデコーダ0~nを介して各ブロック0~nの信号WL1<i>~WL4<i>に送られる。このドライバ回路は不揮発性半導体記憶装置と同一チップ内に設けられていても、チップ外に設けられていてもよい。上記説明した実施の形態では、主として2つの半導体ピラーを接続部によって接続したU字形状のNANDストリングを備える不揮発性半導体記憶装置を例としたが、接続部を備えず、各半導体ピラーが独立しているI字形状のNANDストリングを備える不揮発性半導体記憶装置であっても適用可能である。また、電極膜WLと電極間絶縁膜14とを交互に積層した積層構造体に半導体ピラーを貫通させる構成以外でも、例えば、平面状に連続する記憶層に複数の記憶領域が設けられ、この記憶領域に絶縁膜を介して電極部が形成されたMONOS構造の平面型の不揮発性半導体記憶装置であっても適用可能である。また、本実施の形態に係る不揮発性半導体記憶装置において、電極間絶縁膜14、内側絶縁膜42及び外側絶縁膜43には、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸窒化アルミニウム、ハフニア、ハフニウムアルミネート、窒化ハフニア、窒化ハフニウムアルミネート、ハフニウムシリケート、窒化ハフニウムシリケート、酸化ランタン及びランタンアルミネートよりなる群から選択されたいずれかの単層膜、または、前記群から選択された複数からなる積層膜を用いることができる。また、電荷蓄積膜48には、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸窒化アルミニウム、ハフニア、ハフニウムアルミネート、窒化ハフニア、窒化ハフニウムアルミネート、ハフニウムシリケート、窒化ハフニウムシリケート、酸化ランタン及びランタンアルミネートよりなる群から選択されたいずれかの単層膜、または、前記群から選択された複数からなる積層膜を用いることができる。なお、本願明細書において、垂直及び平行は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性半導体記憶装置を構成する半導体基板、電極膜、絶縁膜、絶縁層、積層構造体、記憶層、電荷蓄積層、半導体ピラー、ワード線、ビット線、ソース線、配線、メモリセルトランジスタ、選択ゲートトランジスタ等、各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。また、各具体例のいずれか2つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。以上説明したように、実施形態に係る不揮発性半導体記憶装置110、111、112、120、121及び122によれば、制御部を増加せずにブロックサイズを小さくすることが可能となる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。