第1の電圧源に接続されたソース、第1の出力ノードに接続されたドレイン、及び第2の出力ノードに接続されたゲートを有する第1のトランジスタと、上記第1の電圧源に接続されたソース、上記第2の出力ノードに接続されたドレイン、及び上記第1の出力ノードに接続されたゲートを有する第2のトランジスタと、上記第2の出力ノードに接続されたドレイン、第2の電圧源に接続されたソース、及び第1の入力ノードに接続されたゲートを有する第3のトランジスタと、上記第1の出力ノードに接続されたドレイン、上記第2の電圧源に接続されたソース、及び第2の入力ノードに接続されたゲートを有する第4のトランジスタと、上記第1の出力ノードに接続されたソース、上記第2の出力ノードに接続されたドレイン、及び第3の入力ノードに接続されたゲートを有する第5のトランジスタと、を備えていることを特徴とするラッチ回路。請求項1に記載のラッチ回路を2つ備えており、上記ラッチ回路は、2段に亘り縦続接続されており、2段目のラッチ回路の第1及び第2の出力ノードが1段目のラッチ回路の第2及び第1の入力ノードにそれぞれ接続されている、ことを特徴とする分周回路。請求項1に記載のラッチ回路を4つ備えており、上記ラッチ回路は、4段に亘り縦続接続されており、4段目のラッチ回路の第1及び第2の出力ノードが1段目のラッチ回路の第2及び第1の入力ノードにそれぞれ接続されている、ことを特徴とする分周回路。請求項1に記載のラッチ回路を6つ備えており、上記ラッチ回路は、6段に亘り縦続接続されており、1段目、3段目、及び5段目のラッチ回路の第3の入力ノードには、第1のクロック信号が入力され、2段目、4段目、及び6段目のラッチ回路の第3の入力ノードには、第2のクロック信号が入力され、4段目のラッチ回路の第2の出力ノードの出力信号と、6段目のラッチ回路の第2の出力ノードの出力信号との否定論理和をとって得られる信号を第1の出力信号として出力し、4段目のラッチ回路の第1の出力ノードの出力信号と、6段目のラッチ回路の第1の出力ノードの出力信号との否定論理積をとって得られる信号を第2の出力信号として出力する論理回路と、外部から供給される制御信号の値に応じて、4段目のラッチ回路の第1の出力ノードの出力信号、及び上記論理回路が出力する第1の出力信号の何れかを、1段目のラッチ回路の第2の入力ノードに入力する信号として選択すると共に、当該制御信号の値に応じて、4段目のラッチ回路の第2の出力ノードの出力信号、及び上記論理回路が出力する第2の出力信号の何れかを、1段目のラッチ回路の第1の入力ノードに入力する信号として選択する第1のセレクタと、を更に備えていることを特徴とする分周回路。請求項4に記載の分周回路と、上記分周回路の2段目のラッチ回路の第1及び第2の出力ノードの出力信号が入力される2分周回路と、外部から供給される制御信号の値に応じて、上記2分周回路の出力信号及び外部から供給される分周数設定信号の何れかを上記セレクタに対する制御信号として選択する、上記第1のセレクタとは異なる第2のセレクタと、を備えていることを特徴とする分周回路。請求項1に記載のラッチ回路を6つ備えており、上記ラッチ回路は、6段に亘り縦続接続されており、1段目、3段目、及び5段目のラッチ回路の第3の入力ノードには、第1のクロック信号が入力され、2段目、4段目、及び6段目のラッチ回路の第3の入力ノードには、第2のクロック信号が入力され、4段目のラッチ回路の第2の出力ノードの出力信号と、6段目のラッチ回路の第2の出力ノードの出力信号との否定論理和をとって得られる信号を第1の出力信号として出力し、4段目のラッチ回路の第1の出力ノードの出力信号と、6段目のラッチ回路の第1の出力ノードの出力信号との否定論理積をとって得られる信号を第2の出力信号として出力する論理回路と、外部から供給される制御信号の値に応じて、6段目のラッチ回路の第1の出力ノードの出力信号、及び上記論理回路が出力する第1の出力信号の何れかを、1段目のラッチ回路の第2の入力ノードに入力する信号として選択すると共に、当該制御信号の値に応じて、6段目のラッチ回路の第2の出力ノードの出力信号、及び上記論理回路が出力する第2の出力信号の何れかを、1段目のラッチ回路の第1の入力ノードに入力する信号として選択する第1のセレクタと、を更に備えていることを特徴とする分周回路。請求項6に記載の分周回路と、上記分周回路の2段目のラッチ回路の第1及び第2の出力ノードの出力信号が入力される2分周回路と、外部から供給される制御信号の値に応じて、上記2分周回路の出力信号及び外部から供給される分周数設定信号の何れかを上記セレクタに対する制御信号として選択する、上記第1のセレクタとは異なる第2のセレクタと、を備えていることを特徴とする分周回路。請求項2~7の何れか1項に記載の分周回路を用いたPLL周波数シンセサイザ。図8aに記載のラッチ回路は、入力信号INが入力されることにより、第5及び第6のPMOSトランジスタ95及び96が同時に駆動するため、例えば、入力信号INがLowになる場合、つまりPMOSトランジスタがONになる場合、NMOSトランジスタ91、92、93、及び94の何れかもONになるため、ラッチ回路全体に貫通電流が流れてしまう。このため、入力信号INがLowになるたびに、PMOSトランジスタ95及び96が完全に導通して電流が多く流れるため、消費電力が大きくなるという問題があった。また、送受信回路の高周波化に伴い、分周回路の高速化の必要性が増している。本発明は、上記課題に鑑みて為されたものであり、その目的は、駆動時の消費電力を低減すると共に、高速化が可能なラッチ回路を実現することにある。上記の課題を解決するために、本発明に係るラッチ回路は、第1の電圧源に接続されたソース、第1の出力ノードに接続されたドレイン、及び第2の出力ノードに接続されたゲートを有する第1のトランジスタと、上記第1の電圧源に接続されたソース、上記第2の出力ノードに接続されたドレイン、及び上記第1の出力ノードに接続されたゲートを有する第2のトランジスタと、上記第2の出力ノードに接続されたドレイン、第2の電圧源に接続されたソース、及び第1の入力ノードに接続されたゲートを有する第3のトランジスタと、上記第1の出力ノードに接続されたドレイン、上記第2の電圧源に接続されたソース、及び第2の入力ノードに接続されたゲートを有する第4のトランジスタと、上記第1の出力ノードに接続されたソース、上記第2の出力ノードに接続されたドレイン、及び第3の入力ノードに接続されたゲートを有する第5のトランジスタと、を備えていることを特徴としている。上記のように構成されたラッチ回路によれば、第3の入力ノードにクロック信号が入力される第5のトランジスタがONになる際、上記第1及び第2の出力ノードの各電位が中間電位になるため、従来に比べラッチ回路全体に流れる貫通電流を低減させる。それ故、ラッチ回路全体にて消費される消費電力を低減させる。また、クロック信号が入力されることが主な役割である第5のトランジスタは、第1、第2、第3、及び第4のトランジスタよりも小さく設計し、差動間に接続される寄生容量を低減させることができるため、ラッチ回路の高速化が可能である。また、本発明に係る分周回路は、請求項1に記載のラッチ回路を2つ備えており、上記ラッチ回路は、2段に亘り縦続接続されており、2段目のラッチ回路の第1及び第2の出力ノードが1段目のラッチ回路の第2及び第1の入力ノードにそれぞれ接続されている、ことを特徴としている。上記の構成によれば、上記分周回路は、上記分周回路に入力されるクロック信号の周波数を2分周にした周波数を有する信号を出力する。また、上記の構成によれば、上記分周回路は、上記ラッチ回路により形成されているため、高速駆動が可能であり、駆動時の消費電力が低減される。また、本発明に係る分周回路は、請求項1に記載のラッチ回路を4つ備えており、上記ラッチ回路は、4段に亘り縦続接続されており、4段目のラッチ回路の第1及び第2の出力ノードが1段目のラッチ回路の第2及び第1の入力ノードにそれぞれ接続されている、ことを特徴としている。上記の構成によれば、上記分周回路は、上記分周回路に入力されるクロック信号の周波数を4分周にした周波数を有する信号を出力する。また、上記の構成によれば、上記分周回路は、上記ラッチ回路により形成されているため、高速駆動が可能であり、駆動時の消費電力が低減される。また、本発明に係る分周回路は、請求項1に記載のラッチ回路を6つ備えており、上記ラッチ回路は、6段に亘り縦続接続されており、1段目、3段目、及び5段目のラッチ回路の第3の入力ノードには、第1のクロック信号が入力され、2段目、4段目、及び6段目のラッチ回路の第3の入力ノードには、第2のクロック信号が入力され、4段目のラッチ回路の第2の出力ノードの出力信号と、6段目のラッチ回路の第2の出力ノードの出力信号との否定論理和をとって得られる信号を第1の出力信号として出力し、4段目のラッチ回路の第1の出力ノードの出力信号と、6段目のラッチ回路の第1の出力ノードの出力信号との否定論理積をとって得られる信号を第2の出力信号として出力する論理回路と、外部から供給される制御信号の値に応じて、4段目のラッチ回路の第1の出力ノードの出力信号、及び上記論理回路が出力する第1の出力信号の何れかを、1段目のラッチ回路の第2の入力ノードに入力する信号として選択すると共に、当該制御信号の値に応じて、4段目のラッチ回路の第2の出力ノードの出力信号、及び上記論理回路が出力する第2の出力信号の何れかを、1段目のラッチ回路の第1の入力ノードに入力する信号として選択するセレクタと、を更に備えていることを特徴としている。上記の構成によれば、上記分周回路は、上記分周回路に入力されるクロック信号の周波数を4分周または5分周にした周波数を有する信号を選択的に出力する。また、上記の構成によれば、上記分周回路は、上記ラッチ回路により形成されているため、高速駆動が可能であり、駆動時の消費電力が低減される。また、本発明に係る分周回路は、請求項4に記載の分周回路と、上記分周回路の2段目のラッチ回路の第1及び第2の出力ノードの出力信号が入力される2分周回路と、外部から供給される制御信号の値に応じて、上記2分周回路の出力信号及び外部から供給される分周数設定信号の何れかを上記セレクタに対する制御信号として選択する、上記セレクタとは異なる第2のセレクタと、を備えていることを特徴としている。上記の構成によれば、上記分周回路は、上記分周回路に入力されるクロック信号の周波数を8分周、9分周、または10分周にした周波数を有する信号を選択的に出力する。また、上記の構成によれば、上記分周回路は、上記ラッチ回路により形成されているため、高速駆動が可能であり、駆動時の消費電力が低減される。また、本発明に係る分周回路は、請求項1に記載のラッチ回路を6つ備えており、上記ラッチ回路は、6段に亘り縦続接続されており、1段目、3段目、及び5段目のラッチ回路の第3の入力ノードには、第1のクロック信号が入力され、2段目、4段目、及び6段目のラッチ回路の第3の入力ノードには、第2のクロック信号が入力され、4段目のラッチ回路の第2の出力ノードの出力信号と、6段目のラッチ回路の第2の出力ノードの出力信号との否定論理和をとって得られる信号を第1の出力信号として出力し、4段目のラッチ回路の第1の出力ノードの出力信号と、6段目のラッチ回路の第1の出力ノードの出力信号との否定論理積をとって得られる信号を第2の出力信号として出力する論理回路と、外部から供給される制御信号の値に応じて、6段目のラッチ回路の第1の出力ノードの出力信号、及び上記論理回路が出力する第1の出力信号の何れかを、1段目のラッチ回路の第2の入力ノードに入力する信号として選択すると共に、当該制御信号の値に応じて、6段目のラッチ回路の第2の出力ノードの出力信号、及び上記論理回路が出力する第2の出力信号の何れかを、1段目のラッチ回路の第1の入力ノードに入力する信号として選択するセレクタと、を更に備えていることを特徴としている。上記の構成によれば、上記分周回路は、上記分周回路に入力されるクロック信号の周波数を5分周または6分周にした周波数を有する信号を選択的に出力する。また、上記の構成によれば、上記分周回路は、上記ラッチ回路により形成されているため、高速駆動が可能であり、駆動時の消費電力が低減される。また、本発明に係る分周回路は、請求項6に記載の分周回路と、上記分周回路の2段目のラッチ回路の第1及び第2の出力ノードの出力信号が入力される2分周回路と、外部から供給される制御信号の値に応じて、上記2分周回路の出力信号及び外部から供給される分周数設定信号の何れかを上記セレクタに対する制御信号として選択する、上記セレクタとは異なる第2のセレクタと、を備えていることを特徴としている。上記の構成によれば、上記分周回路は、上記分周回路に入力されるクロック信号の周波数を10分周、11分周、または12分周にした周波数を有する信号を選択的に出力する。また、上記の構成によれば、上記分周回路は、上記ラッチ回路により形成されているため、高速駆動が可能であり、駆動時の消費電力が低減される。上記分周回路を用いたPLL周波数シンセサイザも本発明の範疇に含まれる。以上のように、本発明に係るラッチ回路は、第1の電圧源に接続されたソース、第1の出力ノードに接続されたドレイン、及び第2の出力ノードに接続されたゲートを有する第1のトランジスタと、上記第1の電圧源に接続されたソース、上記第2の出力ノードに接続されたドレイン、及び上記第1の出力ノードに接続されたゲートを有する第2のトランジスタと、上記第2の出力ノードに接続されたドレイン、第2の電圧源に接続されたソース、及び第1の入力ノードに接続されたゲートを有する第3のトランジスタと、上記第1の出力ノードに接続されたドレイン、上記第2の電圧源に接続されたソース、及び第2の入力ノードに接続されたゲートを有する第4のトランジスタと、上記第1の出力ノードに接続されたソース、上記第2の出力ノードに接続されたドレイン、及び第3の入力ノードに接続されたゲートを有する第5のトランジスタと、を備えていることを特徴としている。上記のように構成されたラッチ回路によれば、ラッチ回路全体にて消費される消費電力を低減させることができ、ラッチ回路を高速駆動させることができる。実施形態1ラッチ回路1本発明の第1の実施形態に係るラッチ回路1について、図1を参照しつつ以下に説明する。図1aは、本発明の第1の実施形態に係るラッチ回路1の回路図である。図1aに示すように、ラッチ回路1は、ゲートとドレインが交互に接続されたクロスカップル構成を有する第1及び第2のトランジスタ10及び12と、ソースが接地され、差動間にドレインが接続された第3及び第4のトランジスタ14及び16と、上記差動間にソースとドレインが接続され、ゲートにクロック信号INが入力される第5のトランジスタ18とを備えている。より具体的には、ラッチ回路1は、第1の電圧源に接続されたソース、第1の出力ノードQ-に接続されたドレイン、及び第2の出力ノードQに接続されたゲートを有する第1のトランジスタ10と、上記第1の電圧源に接続されたソース、上記第2の出力ノードに接続されたドレイン、及び上記第1の出力ノードに接続されたゲートを有する第2のトランジスタ12と、上記第2の出力ノードに接続されたドレイン、第2の電圧源に接続されたソース、及び第1の入力ノードD-に接続されたゲートを有する第3のトランジスタ14と、上記第1の出力ノードに接続されたドレイン、上記第2の電圧源に接続されたソース、及び第2の入力ノードDに接続されたゲートを有する第4のトランジスタ16と、上記第1の出力ノードに接続されたソース、上記第2の出力ノードに接続されたドレイン、及び第3の入力ノードINに接続されたゲートを有する第5のトランジスタ18とを備えている。第5のトランジスタ18は、第1から第4のトランジスタ10、12、14、及び16に比べ小型のものを使用することができる。従って、ラッチ回路1の差動間第1及び第2の出力ノードQ1-及びQ1における寄生容量を低減できるため、上記の構成によればラッチ回路1を高速化させることができる。本実施形態においては、図1aに示すように、ラッチ回路1は、第1及び第2のトランジスタ10及び12がPMOSであり電圧源第1の電圧源側に配置され、第3、第4、及び第5のトランジスタ14、16、及び18がNMOSであるCMOS構造をしているが、本発明はこれに限定されるものではない。例えば、第1及び第2のトランジスタ10及び12がNMOSであり接地第2の電圧源側に配置され、第3、第4、及び第5のトランジスタ14、16、及び18がPMOSであるCMOS構造をしていてもよい。また、第5のトランジスタ18は、第1及び第2のトランジスタ10及び12を電圧源側に配置するか、接地側に配置するかに関わらず、PMOS及びNMOSのどちらを用いてもよい。図1bは、ラッチ回路1の回路記号を示している。図1bの回路記号に示されたD-、D、IN、Q-、Qは、それぞれ、上述の第1の入力ノード、第2の入力ノード、第3の入力ノード、第1の出力ノード、及び第2の出力ノードを表している。ラッチ回路1の動作特性ラッチ回路1の真理値表を図1cに示す。ラッチ回路1の動作特性について具体的に説明すれば、以下のとおりである。Aクロック信号INがHigh状態1、かつ、第1の入力ノードD-がLow状態0であり第2の入力ノードDがHigh状態1である場合、つまり、第5のトランジスタがON、かつ、第3のトランジスタ14がOFFであり第4のトランジスタ16がONである場合は、ゲートにクロック信号INが入力された第5のトランジスタ18のドレイン及びソースは中間電位0.5になる。つまり、第1及び第2の出力ノードQ-及びQは中間電位0.5になる。それ故に、第1、第2、第4、及び第5のトランジスタ10、12、16、及び18がONになり、第3のトランジスタ14のみがOFFになる。Bクロック信号INがLow状態0、かつ、第1の入力ノードD-がLow状態0であり第2の入力ノードDがHigh状態1である場合、つまり、第5のトランジスタがOFF、かつ、第3のトランジスタ14がOFFであり、第4のトランジスタ16がONである場合は、第5のトランジスタ18のドレイン及びソースは、それぞれ第3及び第4のトランジスタ14及び16の状態に従って、それぞれLow状態0及びHigh状態1になる。つまり、第1の出力ノードQ-はHigh状態1になり、第2の出力ノードQはLow状態0になる。それ故に、第1及び第4のトランジスタ10及び16がONになり、第2、第3、及び第5のトランジスタ12、14、及び18がOFFになる。Cクロック信号INがHigh状態1、かつ、第1の入力ノードD-がHigh状態1であり第2の入力ノードDがLow状態0である場合、つまり、第5のトランジスタがON、かつ、第3のトランジスタ14がONであり第4のトランジスタ16がOFFである場合は、Aの場合と同様に、ゲートにクロック信号INが入力された第5のトランジスタ18のドレイン及びソースは中間電位0.5になる。つまり、第1及び第2の出力ノードQ-及びQは中間電位0.5になる。それ故に、第1、第2、第3、及び第5のトランジスタ10、12、14、及び18がONになり、第4のトランジスタ16のみがOFFになる。Dクロック信号INがLow状態0、かつ、第1の入力ノードD-がHigh状態1であり第2の入力ノードDがLow状態0である場合、つまり、第5のトランジスタがOFF、かつ、第3のトランジスタ14がONであり、第4のトランジスタ16がOFFである場合は、第5のトランジスタ18のドレイン及びソースは、それぞれ第3及び第4のトランジスタ14及び16の状態に従って、それぞれHigh状態1及びLow状態0になる。つまり、第1の出力ノードQ-はLow状態0になり、第2の出力ノードQはHigh状態1になる。それ故に、第2及び第3のトランジスタ12及び14がONになり、第1、第4、及び第5のトランジスタ10、16、及び18がOFFになる。上述のように、クロック信号INがHigh状態1になると、ラッチ回路1の第5のトランジスタ18がON状態になり、ラッチ回路1の差動間例えば、第1及び第2の出力ノードQ-及びQは中間電位0.5となる。これにより、ラッチ回路1の第5のトランジスタ18がON状態であるときにラッチ回路1に流れる貫通電流は、中間電位0.5を伴わない従来のラッチ回路を流れる貫通電流に比べて小さくなる。つまり、本発明の一実施形態に係るラッチ回路1における消費電力は、従来のラッチ回路における消費電力に比べて低減される。また、クロック信号INによるON/OFFにのみ関連する第5のトランジスタ18は、第1、第2、第3、及び第4のトランジスタ10、12、14、及び16よりも小さく設計することができるため、上記差動間における寄生容量成分を抑制することができ、高速駆動することが可能である。分周回路2次に、本発明の第1の実施形態に係る分周回路2について、図2を参照しつつ以下に説明する。図2aは、本実施形態に係る分周回路2の構成を、図1bの回路記号を用いている。図2aに示すように、分周回路2は、2つのラッチ回路22及び24を備えている。ここで、2つのラッチ回路22及び24は、何れも、図1aに示したラッチ回路1と同様の構成を有している。また、図2aに示すように、分周回路2は、1段目のラッチ回路22の第1の出力ノードQ1-及び第2の出力ノードQ1が、2段目のラッチ回路24の第1の入力ノードD2-及び第2の入力ノードD2にそれぞれ接続されている。これ以降、この接続の方法を縦続接続と呼ぶことにする。つまり、nを1以上の整数とする場合に、n段目のラッチ回路の第1の出力ノードQn-及び第2の出力ノードQnが、n1段目のラッチ回路の第1の入力ノードDn1-及び第2の入力ノードDn1にそれぞれ接続されている状態を縦続接続と呼ぶことにする。また、分周回路2は、2段目のラッチ回路24の第2及び第1の出力ノードQ2及びQ2-が、1段目のラッチ回路22の第1及び第2の入力ノードD1-及びD1にそれぞれフィードバックされて接続されている。つまり、2段目のラッチ回路24の第2及び第1の出力ノードQ2及びQ2-からの出力信号OUT2及びOUT2-が、1段目のラッチ回路22の第1及び第2の入力ノードD1-及びD1に入力される。これ以降、この接続の方法を位相反転接続と呼ぶことにする。つまり、mを2以上の整数とし、m個のラッチ回路が縦続接続されている場合に、最後段のラッチ回路の第2の出力ノードQmが1段目のラッチ回路の第1の入力ノードD1-に接続され、最後段のラッチ回路の第1の出力ノードQm-が1段目のラッチ回路の第2の入力ノードD1に接続されている状態を位相反転接続と呼ぶことにする。分周回路2の動作特性図2aに示すように、ラッチ回路22及び24には、互いに逆位相のクロック信号IN及びIN-がそれぞれ入力されている。クロック信号IN及びIN-は、具体的には、Low状態0及びHigh状態1、または、High状態1及びLow状態0の何れかをとる信号である。ラッチ回路22及び24の各出力ノードQ1、Q1-、Q2、及びQ2-における電位に関するタイミングチャートを図2bに示す。図2bに示すように、クロック信号IN及びIN-と出力信号OUT及びOUT-とを比較すると、出力信号OUT及びOUT-の周期は、クロック信号IN及びIN-の周期に比べて2倍になっている。つまり、出力信号OUT及びOUT-の周波数は、クロック信号IN及びIN-の周波数に比べて1/2倍になる。従って、分周回路2は分周数が2である2分周回路として機能する。なお、分周回路2は、駆動時の消費電力を低減できる高速化されたラッチ回路であるラッチ回路1を用いた構成となっている。従って、分周回路2も駆動時の消費電力を低減できる高速化された分周回路である。実施形態2分周回路3次に、本発明の第2の実施形態に係る分周回路3について、図3を参照しつつ以下に説明する。図3aは、本実施形態に係る分周回路3の構成を、図1bの回路記号を用いて示したものである。図3aに示すように、分周回路3は、4つのラッチ回路22、24、32、及び34を備えている。ここで、4つのラッチ回路22、24、32、及び34は、何れも、図1aに示したラッチ回路1と同様の構成を有している。また、図3aに示すように、分周回路3において、4つのラッチ回路22、24、32、及び34をこの順番に従って4段に縦続接続されており、更に移送反転接続されている。分周回路3の動作特性図3aに示すように、ラッチ回路22及び32にはクロック信号INが入力され、ラッチ回路24及び34にはクロック信号IN-が入力されている。クロック信号IN及びIN-は、具体的には、互いに逆位相であり、Low状態0及びHigh状態1、または、High状態1及びLow状態0の何れかをとる信号である。ラッチ回路22、24、32、及び34の各出力ノードQ1、Q1-、Q2、Q2-、Q3、Q3-、Q4、及びQ4-の電位を示すタイミングチャートは図3bに示すとおりである。図3bに示すように、クロック信号IN及びIN-と出力信号OUT3及びOUT3-とを比較すると、出力信号OUT3及びOUT3-の周期は、クロック信号IN及びIN-の周期に比べて4倍になっている。つまり、出力信号OUT3及びOUT3-の周波数は、クロック信号IN及びIN-の周波数に比べて1/4倍になる。従って、分周回路3は分周数が4である4分周回路として機能する。なお、分周回路3は、駆動時の消費電力を低減できる高速化されたラッチ回路であるラッチ回路1を用いた構成となっている。従って、分周回路3も駆動時の消費電力を低減できる高速化された分周回路である。実施形態3分周回路4次に、本発明の第3の実施形態に係る分周回路4について、図4を参照しつつ以下に説明する。図4は、本実施形態に係る分周回路3の構成を、図1bの回路記号を用いて示したものである。図4に示すように、分周回路4は、6つのラッチ回路22、24、32、34、42、及び44を備えている。ここで、6つのラッチ回路22、24、32、34、42、及び44は、何れも、図1aに示したラッチ回路1と同様の構成を有している。また、図4に示すように、6つのラッチ回路22、24、32、34、42、及び44をこの順番に従って6段に縦続接続された構成をしている。また、図4に示すように、分周回路4は、論理回路46及びセレクタ48を更に備えている。論理回路46図4に示すように、論理回路46には以下のi及びiiが入力信号として入力される。i4段目のラッチ回路34の第1及び第2の出力ノードQ4-及びQ4からの出力信号OUTQ4-及びOUTQ4ii6段目のラッチ回路44の第1及び第2の出力ノードQ6-及びQ6からの出力信号OUTQ6-及びOUTQ6論理回路46は、上記のi及びiiの入力信号の内、入力信号OUTQ4及びOUTQ6に関して否定論理和NORをとり、否定論理和をとった信号を第1の出力信号として出力する。また、OUTQ4-及びOUTQ6-に関して否定論理積NANDをとり、否定論理積をとった信号を第2の出力信号として出力する。この論理回路46から出力された第1及び第2の出力信号がセレクタ48に入力される。セレクタ48図4に示すように、セレクタ48には、以下のiii及びivが入力信号として入力される。iiiiの位相反転信号iv論理回路46からの出力信号セレクタ48は、制御信号1の値に応じて、上記iiiの内の4段目のラッチ回路34の第1の出力ノードQ4-の出力信号、及び上記ivの内の上記第1の出力信号の何れかを、1段目のラッチ回路22の第2の入力ノードD1に入力する信号として選択すると共に、当該制御信号1の値に応じて、上記iiiの内の4段目のラッチ回路34の第2の出力ノードQ4の出力信号、及び上記ivの内の第2の出力信号の何れかを、1段目のラッチ回路22の第1の入力ノードD1-に入力する信号として選択する機能を有している。分周回路4の動作特性制御信号1の値に応じて、セレクタ48が上記iiiを選択した場合、出力信号OUT4及びOUT4-の周期は、クロック信号IN及びIN-の周期に比べ4倍になる。つまり、出力信号OUT4及びOUT4-の周波数は、クロック信号IN及びIN-の周波数に比べて1/4倍になる。従って、制御信号1の値に応じて、セレクタ48が上記iiiを選択した場合は、分周回路4は分周数が4である4分周回路として機能する。また、制御信号1の値に応じて、セレクタ48が上記ivを選択した場合、出力信号OUT4及びOUT4-の周期は、クロック信号IN及びIN-の周期に比べ5倍になる。つまり、出力信号OUT4及びOUT4-の周波数は、クロック信号IN及びIN-の周波数に比べて1/5倍になる。従って、制御信号1の値に応じて、セレクタ48が上記ivを選択した場合は、分周回路4は分周数が5である5分周回路として機能する。このように、分周回路4は、分周数を4および5から選択可能な可変分周回路として機能する。なお、分周回路4は、駆動時の消費電力を低減できる高速化されたラッチ回路であるラッチ回路1を用いた構成となっている。従って、分周回路4も駆動時の消費電力を低減できる高速化された分周回路である。実施形態4分周回路5次に、本発明の第4の実施形態に係る分周回路5について、図5を参照しつつ以下に説明する。図5は、本実施形態に係る分周回路5の構成を、図1bの回路記号を用いて示したものである。図5に示すように、分周回路5は、実施形態3で説明した分周回路4、2分周回路50、及びセレクタ56を備えている。2分周回路50は、図5に示すように、2つのラッチ回路52及び54がこの順番に従って2段に縦続接続されている。ラッチ回路52及び54は、何れもラッチ回路1と同様の構成を有している。ただし、これは本実施形態を限定するものではなく、入力信号を2分周できるものであれば何れの回路を2分周回路50として用いてもよい。図5に示すように、2分周回路50を構成しているラッチ回路52は、分周回路4の2段目のラッチ回路24の第2の出力ノードQ2からの出力信号OUTQ2が入力信号として入力されるように、分周回路4と接続されている。また、同じく2分周回路50を構成しているラッチ回路54は、分周回路4の2段目のラッチ回路24の第1の出力ノードQ2-からの出力信号OUTQ2-が入力信号として入力されるように、分周回路4と接続されている。セレクタ56セレクタ56には、図5に示すように、以下のv及びviが入力信号として入力される。v2分周回路50の2段目のラッチ回路54の第1及び第2の出力ノードQ8-及びQ8からの出力信号OUT5-及びOUT5vi分周数設定信号2セレクタ56は、後述する制御信号3の値に応じて、上記のvまたはviの何れか一方を選択すると共に、セレクタ56からの出力信号として出力する。そして、このセクレタ56から出力された出力信号はセクレタ48に対する制御信号4として機能する。制御信号3は、各時刻において、High状態1及びLow状態0の何れか一方をとる信号である。その為、制御信号3がHigh状態1のときにvを選択し、Low状態0のときにviを選択するようにセレクタ56を予め設定しておけば、制御信号3がHigh状態1のときにvが選択され、Low状態0のときにviが選択され、それぞれセレクタ56から出力される。セレクタ56から出力された信号は、セレクタ48に対する制御信号4として機能する。なお、制御信号3がHigh状態1のときにviを選択し、Low状態0のときにvを選択するようにセレクタ56を予め設定してもよい。この場合は、制御信号3がHigh状態1のときにviが選択され、Low状態0のときにvが選択され、それぞれセレクタ56から出力される。セレクタ56から出力された信号は上記と同様にセレクタ48に対する制御信号4として機能する。上記のvi分周数設定信号2は、具体的には分周回路5の後段に配置されたカウンタ回路図示なしからの出力信号であり、High状態1及びLow状態0の何れか一方をとる信号である。そして、分周数設定信号2が所望の分周数例えば、8分周数を有する信号になるように、当該カウンタ回路を予め設定しておけばよい。セレクタ48図4に示すように、セレクタ48には、以下のiii及びivが入力信号として入力される。iiiiの位相反転信号iv論理回路46からの出力信号セレクタ48は、制御信号4の値に応じて、上記iiiの内の4段目のラッチ回路34の第1の出力ノードQ4-の出力信号、及び上記ivの内の上記第1の出力信号の何れかを、1段目のラッチ回路22の第2の入力ノードD1に入力する信号として選択すると共に、当該制御信号4の値に応じて、上記iiiの内の4段目のラッチ回路34の第2の出力ノードQ4の出力信号、及び上記ivの内の第2の出力信号の何れかを、1段目のラッチ回路22の第1の入力ノードD1-に入力する信号として選択する機能を有している。分周回路5の動作特性分周回路5の動作特性について、具体的に以下に説明する。セレクタ56において、制御信号3の値に応じて、8分周設定信号である上記viが出力され、セレクタ48に対する制御信号4となる場合、セレクタ48において、上記iiiが選択され出力される。この場合、上述のように、2分周回路50を構成するそれぞれのラッチ回路52及び54への入力信号OUTQ2及びOUTQ2-は、それぞれクロック信号IN及びIN-が4分周された信号である。つまり、2分周回路50の出力信号OUT5及びOUT5-は、このクロック信号が4分周された信号を更に2分周することになるため、クロック信号IN及びIN-が8分周された信号として出力される。従って、制御信号3の値に応じて8分周設定信号がセレクタ56から出力され、この制御信号4の値に応じて上記iiiが選択されセレクタ48から出力された場合、分周回路5は8分周回路として機能する。セレクタ56において、制御信号3の値に応じて、10分周設定信号である上記viが出力され、セレクタ48に対する制御信号4となる場合、セレクタ48において、上記ivが選択され出力される。この場合、上述のように、2分周回路50を構成するそれぞれのラッチ回路52及び54への入力信号OUTQ2及びOUTQ2-は、それぞれクロック信号IN及びIN-が5分周された信号である。つまり、2分周回路50の出力信号OUT5及びOUT5-は、このクロック信号が5分周された信号を更に2分周することになるため、クロック信号IN及びIN-が10分周された信号として出力される。従って、制御信号3の値に応じて10分周設定信号がセレクタ56から出力され、この制御信号4の値に応じて上記ivが選択されセレクタ48から出力された場合、分周回路5は10分周回路として機能する。セレクタ56において、制御信号3の値に応じて、上記vが出力され、セレクタ48に対する制御信号4となる場合、セレクタ48において、上記ii及びivが交互に出力される。この場合、上述のように、2分周回路50を構成するそれぞれのラッチ回路52及び54への入力信号OUTQ2及びOUTQ2-は、それぞれクロック信号IN及びIN-が4分周された信号及び5分周された信号が交互に出力された信号である。その為、2分周回路50の出力信号OUT5及びOUT5-も、ラッチ回路52及び54への入力信号OUTQ2及びOUTQ2-と同様に4分周された信号及び5分周された信号が交互に出力された信号となる。従って、制御信号3の値に応じて上記vがセレクタ56から出力され、この制御信号4の値に応じて上記iii及びivがセレクタ48から交互に出力される場合、分周回路5は9分周回路として機能する。このように、分周回路5は、分周数を8、9、及び10から選択可能な可変分周回路として機能する。なお、分周回路5は、駆動時の消費電力を低減できる高速化されたラッチ回路であるラッチ回路1を用いた構成となっている。従って、分周回路5も駆動時の消費電力を低減できる高速化された分周回路である。実施形態5分周回路6次に、本発明の第5の実施形態に係る分周回路6について、図6を参照しつつ以下に説明する。図6は、本実施形態に係る分周回路6の構成を、図1bの回路記号を用いて示したものである。図6に示すように、分周回路6は、6つのラッチ回路22、24、32、34、42、及び44を備えている。ここで、6つのラッチ回路22、24、32、34、42、及び44は、何れも、図1aに示したラッチ回路1と同様の構成を有している。また、図6に示すように、6つのラッチ回路22、24、32、34、42、及び44をこの順番に従って6段に縦続接続された構成をしている。また、図6に示すように、分周回路6は、論理回路46及びセレクタ62を更に備えている。なお、論理回路46に関しては、実施形態3において用いられている論理回路46と同一であるため、その説明については省略する。セレクタ62図6に示すように、セレクタ62には、以下のiv及びviiが入力信号として入力される。iv論理回路46からの出力信号viiiiの位相が反転された信号セレクタ62は、制御信号5の値に応じて、上記viiの内の6段目のラッチ回路44の第1の出力ノードQ6-の出力信号、及び上記ivの内の上記第1の出力信号の何れかを、1段目のラッチ回路22の第2の入力ノードD1に入力する信号として選択すると共に、当該制御信号5の値に応じて、上記viiの内の6段目のラッチ回路44の第2の出力ノードQ6の出力信号、及び上記ivの内の第2の出力信号の何れかを、1段目のラッチ回路22の第1の入力ノードD1-に入力する信号として選択する機能を有している。分周回路6の動作特性制御信号5の値に応じて、セレクタ62が上記ivを選択した場合、出力信号OUT6及びOUT6-の周期は、クロック信号IN及びIN-の周期に比べ5倍になる。つまり、出力信号OUT6及びOUT6-の周波数は、クロック信号IN及びIN-の周波数に比べて1/5倍になる。従って、制御信号5の値に応じて、セレクタ62が上記ivを選択した場合は、分周回路6は分周数が5である5分周回路として機能する。また、制御信号5の値に応じて、セレクタ62が上記viiを選択した場合、出力信号OUT6及びOUT6-の周期は、クロック信号IN及びIN-の周期に比べ6倍になる。つまり、出力信号OUT6及びOUT6-の周波数は、クロック信号IN及びIN-の周波数に比べて1/6倍になる。従って、制御信号5の値に応じて、セレクタ62が上記viiを選択した場合は、分周回路6は分周数が6である6分周回路として機能する。このように、分周回路6は、分周数を5または6から選択可能な可変分周回路として機能する。なお、分周回路6は、駆動時の消費電力を低減できる高速化されたラッチ回路であるラッチ回路1を用いた構成となっている。従って、分周回路6も駆動時の消費電力を低減できる高速化された分周回路である。実施形態6分周回路7次に、本発明の第6の実施形態に係る分周回路7について、図7を参照しつつ以下に説明する。図7は、本実施形態に係る分周回路7の構成を、図1bの回路記号を用いて示したものである。図7に示すように、分周回路7は、実施形態5で説明した分周回路6、2分周回路50、及びセレクタ72を備えている。2分周回路50は、図7に示すように、2つのラッチ回路52及び54がこの順番に従って2段に縦続接続されている。ラッチ回路52及び54は、何れもラッチ回路1と同様の構成を有している。ただし、これは本実施形態を限定するものではなく、入力信号を2分周できるものであれば何れの回路を2分周回路50として用いてもよい。図7に示すように、2分周回路50を構成しているラッチ回路52は、分周回路6の2段目のラッチ回路24の第2の出力ノードQ2からの出力信号OUTQ2が入力信号として入力されるように、分周回路6と接続されている。また、同じく2分周回路50を構成しているラッチ回路54は、分周回路6の2段目のラッチ回路24の第1の出力ノードQ2-からの出力信号OUTQ2-が入力信号として入力されるように、分周回路6と接続されている。セレクタ72セレクタ72は、図7に示すように、以下のviii及びixが入力信号として入力される。viii2分周回路50の2段目のラッチ回路54の第1及び第2の出力ノードQ8-及びQ8からの出力信号OUT8-及びOUT8ix分周数設定信号6セレクタ72は、後述する制御信号7の値に応じて、上記のviiiまたはixの何れか一方を選択した後、セレクタ72からの出力信号として出力する。そして、このセクレタ72から出力された出力信号はセクレタ62に対する制御信号8として機能する。制御信号7は、各時刻において、High状態1及びLow状態0の何れか一方をとる信号である。その為、制御信号7がHigh状態1のときにviiiを選択し、Low状態0のときにixを選択するようにセレクタ72を予め設定しておけば、制御信号7がHigh状態1のときにviiiが選択され、Low状態0のときにixが選択され、それぞれセレクタ72から出力される。セレクタ72から出力された信号は、セレクタ62に対する制御信号8として機能する。なお、制御信号7がHigh状態1のときにixを選択し、Low状態0のときにviiiを選択するようにセレクタ72を予め設定してもよい。この場合は、制御信号7がHigh状態1のときにixが選択され、Low状態0のときにviiiが選択され、それぞれセレクタ72から出力される。そして、セレクタ72から出力された信号は上記と同様にセレクタ62に対する制御信号8として機能する。上記のix分周数設定信号6は、具体的には分周回路7の後段に配置されたカウンタ回路図示なしからの出力信号であり、High状態1及びLow状態0の何れか一方をとる信号である。そして、分周数設定信号6が所望の分周数例えば、10分周数を有する信号になるように、当該カウンタ回路を予め設定しておけばよい。セレクタ62図7に示すように、セレクタ62には、実施形態5と同様に、以下のiv及びviiが入力信号として入力される。iv論理回路46からの出力信号viiiiの位相が反転された信号セレクタ62は、上述の制御信号8の値に応じて、上記viiの内の6段目のラッチ回路44の第1の出力ノードQ6-の出力信号、及び上記ivの内の上記第1の出力信号の何れかを、1段目のラッチ回路22の第2の入力ノードD1に入力する信号として選択すると共に、当該制御信号8の値に応じて、上記viiの内の6段目のラッチ回路44の第2の出力ノードQ6の出力信号、及び上記ivの内の第2の出力信号の何れかを、1段目のラッチ回路22の第1の入力ノードD1-に入力する信号として選択する機能を有している。分周回路7の動作特性分周回路7の動作特性について、具体的に以下に説明する。セレクタ72において、制御信号7の値に応じて、予め10分周設定信号として設定された上記ixが出力され、セレクタ62に対する制御信号8となる場合、セレクタ62において、上記ivが選択され出力される。この場合、上述のように、2分周回路50を構成するそれぞれのラッチ回路52及び54への入力信号OUTQ2及びOUTQ2-は、それぞれクロック信号IN及びIN-が5分周された信号である。つまり、2分周回路50の出力信号OUT8及びOUT8-は、このクロック信号が5分周された信号を更に2分周することになるため、クロック信号IN及びIN-が10分周された信号として出力される。従って、制御信号7の値に応じて10分周設定信号がセレクタ72から出力され、この制御信号8の値に応じて上記ivが選択されセレクタ62から出力された場合、分周回路7は10分周回路として機能する。セレクタ72において、制御信号7の値に応じて、予め12分周設定信号として設定された上記ixが出力され、セレクタ62に対する制御信号8となる場合、セレクタ62において、上記viiが選択され出力される。この場合、上述のように、2分周回路50を構成するそれぞれのラッチ回路52及び54への入力信号OUTQ2及びOUTQ2-は、それぞれクロック信号IN及びIN-が6分周された信号である。つまり、2分周回路50の出力信号OUT8及びOUT8-は、このクロック信号が6分周された信号を更に2分周することになるため、クロック信号IN及びIN-が12分周された信号として出力される。従って、制御信号7の値に応じて12分周設定信号がセレクタ72から出力され、この制御信号8の値に応じて上記viiが選択されセレクタ62から出力された場合、分周回路7は12分周回路として機能する。セレクタ72において、制御信号7の値に応じて、上記viiiが出力され、セレクタ62に対する制御信号8となる場合、セレクタ62において、上記iv及びviiが交互に出力される。この場合、上述のように、2分周回路50を構成するそれぞれのラッチ回路52及び54への入力信号OUTQ2及びOUTQ2-は、それぞれクロック信号IN及びIN-が5分周された信号及び6分周された信号が交互に出力された信号である。その為、2分周回路50の出力信号OUT8及びOUT8-も、ラッチ回路52及び54への入力信号OUTQ2及びOUTQ2-と同様に5分周された信号及び5分周された信号が交互に出力された信号となる。従って、制御信号7の値に応じて上記viiiがセレクタ72から出力され、この制御信号8の値に応じて上記iv及びviiがセレクタ62から交互に出力される場合、分周回路7は11分周回路として機能する。このように、分周回路7は、分周数を10、11、または12から選択可能な可変分周回路として機能する。なお、分周回路7は、駆動時の消費電力を低減できる高速化されたラッチ回路であるラッチ回路1を用いた構成となっている。従って、分周回路7も駆動時の消費電力を低減できる高速化された分周回路である。なお、本発明は、上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的に範囲に含まれる。