"通常動作時においては内部クロック信号を生成し、ウェハレベルバーンインテスト時においては前記内部クロック信号の生成を停止するクロック生成回路と、前記内部クロック信号を伝送するクロックツリー配線と、前記ウェハレベルバーンインテスト時において、前記クロックツリー配線に前記内部クロック信号とは異なるダミークロック信号を供給するセレクタと、を備えることを特徴とする半導体装置。前記ダミークロック信号を生成するオシレータをさらに備えることを特徴とする請求項1に記載の半導体装置。複数のメモリセルを有するメモリセルアレイと、前記複数のメモリセルのいずれかを選択するアクセス制御回路と、前記選択されたメモリセルから読み出されたリードデータを、前記クロックツリー配線を通過した前記内部クロック信号に同期して外部に出力するデータ出力回路と、をさらに備えることを特徴とする請求項2に記載の半導体装置。前記オシレータは、前記メモリセルアレイに対して周期的なリフレッシュ動作を自動的に行うためのオシレータであることを特徴とする請求項3に記載の半導体装置。前記ダミークロック信号を入力するための外部端子をさらに備えることを特徴とする請求項1に記載の半導体装置。しかしながら、半導体装置に外部クロック信号が供給されない場合、内部クロック信号を生成する回路例えばDLL回路の動作も停止するため、内部クロック信号を伝送するクロックツリー配線の論理レベルが固定されてしまう。クロックツリー配線は多数のCMOSインバータ回路が縦続接続された構成を有することから、論理レベルが固定されると、CMOSインバータ回路を構成するPチャンネル型MOSトランジスタにおいてNBTINegativeBiasTemperatureInstability劣化と呼ばれる現象が発生する。NBTI劣化とは、Pチャンネル型MOSトランジスタを長時間に亘ってオンさせ続けると、しきい値電圧が高くなる現象である。このため、クロックツリー配線がNBTI劣化を起こすと内部クロック信号のデューティが変化するという問題があった。本発明者は、このようなNBTI劣化がウェハレベルバーンインテスト時においても発生していることを発見した。本発明による半導体装置は、通常動作時においては内部クロック信号を生成し、ウェハレベルバーンインテスト時においては前記内部クロック信号の生成を停止するクロック生成回路と、前記内部クロック信号を伝送するクロックツリー配線と、前記ウェハレベルバーンインテスト時において、前記クロックツリー配線に前記内部クロック信号とは異なるダミークロック信号を供給するセレクタとを備えることを特徴とする。本発明による半導体装置の製造方法は、クロックツリー配線を有する複数の半導体装置が形成されたウェハを準備するステップと、前記ウェハの状態のまま、前記複数の半導体装置に対してバーンインテストを行うステップと、前記バーンインテストを行っている途中で、前記クロックツリー配線にダミークロック信号を供給するステップとを備えることを特徴とする。本発明によれば、ウェハレベルバーンインテスト時においてダミークロック信号を供給していることから、ウェハレベルバーンインテストによるクロックツリー配線のNBTI劣化を防止することが可能となる。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図1は、本発明の好ましい実施形態による半導体装置10の全体構成を示すブロック図である。本実施形態による半導体装置10はDRAMであり、図1に示すようにメモリセルアレイ11を備えている。メモリセルアレイ11には、互いに交差する複数のワード線WLと複数のビット線BLが設けられており、その交点にメモリセルMCが配置されている。ワード線WLの選択はロウデコーダ12によって行われ、ビット線BLの選択はカラムデコーダ13によって行われる。ビット線BLは、センス回路14内の対応するセンスアンプSAにそれぞれ接続されており、カラムデコーダ13により選択されたビット線BLは、センスアンプSAを介してアンプ回路15に接続される。ロウデコーダ12、カラムデコーダ13、センス回路14及びアンプ回路15の動作は、アクセス制御回路20によって制御される。アクセス制御回路20には、アドレス端子21、コマンド端子22及びクロック端子23を介して、それぞれ外部からアドレス信号ADD、コマンド信号CMD及び外部クロック信号CLKが供給される。アクセス制御回路20は、アドレス信号ADD、コマンド信号CMD及び外部クロック信号CLKを受け、これらに基づいてロウデコーダ12、カラムデコーダ13、センス回路14及びアンプ回路15を制御する。尚、アドレス信号ADDにはバンクアドレスBAも含まれる。具体的には、コマンド信号CMDが半導体装置10のアクティブ動作を示している場合には、アドレス信号ADDはロウデコーダ12に供給される。これに応答して、ロウデコーダ12はアドレス信号ADDが示すワード線WLを選択し、これにより対応するメモリセルMCがそれぞれビット線BLに接続される。その後、アクセス制御回路20は、所定のタイミングでセンス回路14を活性化させる。一方、コマンド信号CMDが半導体装置10のリード動作又はライト動作を示している場合には、アドレス信号ADDはカラムデコーダ13に供給される。これに応答して、カラムデコーダ13はアドレス信号ADDが示すビット線BLをアンプ回路15に接続する。これにより、リード動作時においては、センスアンプSAを介してメモリセルアレイ11から読み出されたリードデータDQがアンプ回路15を介してデータ端子27から外部に出力される。リードデータDQの出力は、アンプ回路15に含まれるデータ出力回路15aによって行われ、その出力タイミングはDLL回路24によって制御される。また、ライト動作時においては、データ端子27を介して外部から供給されたリードデータDQがアンプ回路15及びセンスアンプSAを介してメモリセルMCに書き込まれる。さらに、コマンド信号CMDがセルフリフレッシュモードへのエントリを指示している場合には、アクセス制御回路20に含まれるオシレータ20aが活性化する。オシレータ20aは、メモリセルアレイ11に対して周期的なリフレッシュ動作を自動的に行うためのオシレータである。DLL回路24は、クロック端子23を介して外部から入力される外部クロック信号CLKを受け、これに基づいて位相制御された内部クロック信号LCLKを生成する回路である。外部クロック信号CLKはアクセス制御回路20にも供給され、その動作タイミングが制御される。これら各回路ブロックは、それぞれ所定の内部電圧を動作電源として使用する。これら内部電圧は、図1に示す電源回路30によって生成される。電源回路30は、電源端子31,32を介してそれぞれ供給される外部電位VDD及び接地電位VSSを受け、これらに基づいて内部電圧VPP,VINT,VARYなどを生成する。一例として、VPP>VDD>VINT≒VARYである。内部電位VPPは外部電位VDDを昇圧することによって生成され、内部電位VINT,VARYは外部電位VDDを降圧することによって生成される。内部電圧VPPは、主にロウデコーダ12において用いられる電圧である。ロウデコーダ12は、アドレス信号ADDに基づき選択したワード線WLをVPPレベルに駆動し、これによりメモリセルMCに含まれるセルトランジスタをオン導通させる。内部電圧VARYは、センス回路14において用いられる電圧である。センス回路14が活性化すると、ビット線対の一方をVARYレベル、他方をVSSレベルに駆動することにより、読み出されたリードデータの増幅を行う。内部電圧VINTは、アクセス制御回路20などの大部分の周辺回路の動作電圧として用いられる。これら周辺回路の動作電圧として外部電圧VDDよりも電圧の低い内部電圧VINTを用いることにより、半導体装置10の低消費電力化が図られている。さらに、本実施形態による半導体装置10には、ウェハレベルバーンインテスト回路40が設けられている。図1においてはWLBI回路と表記している。ウェハレベルバーンインテスト回路40は、テスト端子41を介して外部から入力されるウェハレベルバーンインテスト信号WLBIに基づいて活性化される。ウェハレベルバーンインテスト回路40が活性化すると、エントリした動作モードに基づいて電源回路30などを制御し、これによって当該半導体装置10にストレスを印加する。ウェハレベルバーンインテストは、文字通り、半導体装置10がウェハの状態で実施される。ウェハレベルバーンインテストは、ウェハ上の多数の半導体装置に対して並列に実行されることから、使用される外部端子は非常に制限される。本実施形態では、ウェハレベルバーンインテストにおいて使用される外部端子は、電源端子31,32の他、アドレス端子21の一部、データ端子27の一部及びテスト端子41である。コマンド端子22やクロック端子23などは使用されない。このため、ウェハレベルバーンインテスト中においては、DLL回路24の動作は当然に停止する。DLL回路24の出力である内部クロック信号LCLKは、クロックツリー配線25を経由してデータ出力回路15aに供給される。したがって、データ出力回路15aの動作は、クロックツリー配線25を通過した内部クロック信号LCLKDQに同期して行われることになる。クロックツリー配線25は、多数のCMOSインバータ回路が縦続接続された構成を有している。上述の通り、ウェハレベルバーンインテスト時においてはDLL回路24の動作が停止する。このため、ウェハレベルバーンインテスト時においてはクロックツリー配線25にクロッキングする信号が伝送されない状態となる。しかも、ウェハレベルバーンインテスト時には高電圧が印加されることから、Pチャンネル型MOSトランジスタにおいてNBTI劣化が生じやすい状態となる。以下、ウェハレベルバーンインテスト時におけるクロックツリー配線25のNBTI劣化を防止するための構成について詳細に説明する。図2は、本実施形態による半導体装置10の主要部の構成を示すブロック図であり、主にDLL回路24及びウェハレベルバーンインテスト回路40の構成をより詳細に示している。図2においては、DLL回路24及びウェハレベルバーンインテスト回路40に関連する外部端子を図示している。具体的には、バンクアドレスBA1が入力されるアドレス端子21a、バンクアドレスBA2が入力されるアドレス端子21b、外部クロック信号CLKが入力されるクロック端子23、ウェハレベルバーンインテスト信号WLBIが入力されるテスト端子41を示している。これらの外部端子に入力される信号は、それぞれ対応する入力初段回路IBを介して内部回路に供給される。本発明においては、外部端子に直接入力される信号だけでなく、入力初段回路IBを通過した信号についても外部信号と同一視することがある。したがって、入力初段回路IBを通過したクロック信号についても外部クロック信号CLKと呼ぶことがある。図2に示すように、DLL回路24はディレイライン24a、セレクタ24b、レプリカ配線24c、レプリカ出力回路24d及び位相判定回路24eを含んでいる。ディレイライン24aは、外部クロック信号CLKを受け、これを遅延させることによって位相制御された内部クロック信号DLLCLKを生成するクロック生成回路である。内部クロック信号DLLCLKは、セレクタ24bの一方の入力ノードに供給される。セレクタ24bの他方の入力ノードには、内部クロック信号ICLKDLLが供給される。セレクタ24bは、モード信号Mに基づいて内部クロック信号DLLCLK及び内部クロック信号ICLKDLLのいずれか一方を選択する回路であり、選択された側が内部クロック信号LCLK0として出力される。モード信号Mは、DLL回路24を使用するか否かを示す信号であり、DLL回路24を使用する同期モードにおいては内部クロック信号DLLCLKを選択し、DLL回路24を使用しない非同期モードにおいては内部クロック信号ICLKDLLを選択する。尚、ウェハレベルバーンインテスト時においては同然に非同期モードとなるため、セレクタ24bは内部クロック信号ICLKDLLを選択する。セレクタ24bから出力される内部クロック信号LCLK0は、ANDゲート回路G1の一方の入力ノードに供給される。ANDゲート回路G1の他方の入力ノードには、リード信号RDが供給される。これにより、内部クロック信号LCLK0はリード信号RDがハイレベルである期間においてANDゲート回路G1を通過し、内部クロック信号LCLKとして出力される。尚、リード信号RDは、少なくともリード動作時においてハイレベルに活性化する信号である。内部クロック信号LCLKは、図1にも示した通りクロックツリー配線25に入力され、クロックツリー配線25を経由した内部クロック信号LCLKDQがデータ出力回路15aに供給される。これにより、データ出力回路15aは、内部クロック信号LCLKDQに同期して動作することになる。図3は、データ出力回路15aの回路図である。図3に示すように、データ出力回路15aは2つのクロックトインバータ15R,15Fを含む。クロックトインバータ15Rは内部クロック信号LCLKDQがハイレベルである場合に活性化されるインバータ回路であり、入力ノードには内部リードデータDATARが供給され、出力ノードからはリードデータDQが出力される。一方、クロックトインバータ15Fは内部クロック信号LCLKDQがローレベルである場合に活性化されるインバータ回路であり、入力ノードには内部リードデータDATAFが供給され、出力ノードからはリードデータDQが出力される。つまり、クロックトインバータ15R,15Fの出力ノードはデータ端子27にワイヤードオア接続されている。内部リードデータDATARは、内部クロック信号LCLKDQの立ち上がりエッジに同期して出力すべきデータである。一方、内部リードデータDATAFは、内部クロック信号LCLKDQの立ち下がりエッジに同期して出力すべきデータである。これにより、通常動作時おいては内部クロック信号LCLKDQのクロッキングに同期して、内部リードデータDATAR,DATAFが交互に出力されることになる。一方、ウェハレベルバーンインテスト時においては、内部リードデータDATAR,DATAFは互いに同じ論理レベルとされる。尚、図2においては、内部リードデータDATAR,DATAFを纏めてDATAと表記している。図2に戻って、ANDゲート回路G1から出力される内部クロック信号LCLKは、レプリカ配線24cにも供給される。レプリカ配線24cはクロックツリー配線25を模した配線であり、クロックツリー配線25にて生じる遅延を正確に再現する役割を果たす。したがって、レプリカ配線24cを通過した内部クロック信号LCLKREPのエッジは、クロックツリー配線25を通過した内部クロック信号LCLKDQのエッジと正確に一致する。内部クロック信号LCLKREPは、レプリカ出力回路24dに供給される。レプリカ出力回路24dはデータ出力回路15aを模した回路であり、データ出力回路15aにて生じる遅延を正確に再現する役割を果たす。したがって、レプリカ出力回路24dから出力されるレプリカ信号REPのエッジは、データ出力回路15aから出力されるリードデータDQのエッジと正確に一致する。DRAMにおいては、リードデータDQのエッジが外部クロック信号CLKのエッジと正確に一致している必要がある。両者の間にずれが生じている場合、位相判定回路24eによってずれの方向が検出される。つまり、位相判定回路24eは、レプリカ信号REPと外部クロック信号CLKの位相を比較することによって、間接的にリードデータDQと外部クロック信号CLKの位相を比較し、いずれの位相が進んでいるか或いはいずれの位相が遅れているかを判定する。判定の結果、外部クロック信号CLKに対してレプリカ信号REPの位相が進んでいる場合には、ディレイライン24aの遅延量を増大させ、これによって内部クロック信号DLLCLKの位相を遅らせる。逆に、外部クロック信号CLKに対してレプリカ信号REPの位相が遅れていると判定された場合には、ディレイライン24aの遅延量を減少させ、これによって内部クロック信号DLLCLKの位相を進める。ディレイライン24aの制御は、位相判定回路24eから出力される判定信号DLLJDGによって行う。このような動作を繰り返し実行することにより、リードデータDQと外部クロック信号CLKの位相を正確に一致させることが可能となる。以上がDLL回路24の回路構成及びその動作である。ここで、モード信号MによってDLL回路24を使用しない非同期モードが選択されている場合には、ディレイライン24aの出力である内部クロック信号DLLCLKの代わりに、位相制御されていない内部クロック信号ICLKDLLが選択される。内部クロック信号ICLKDLLはセレクタ51から出力される信号であり、通常動作時においてはクロック生成回路26の出力である内部クロック信号ICLKが選択される。クロック生成回路26は、外部クロック信号CLKに基づいて内部クロック信号ICLKを生成する回路である。セレクタ51の他方の入力ノードにはオシレータ20aから出力されるセルフリフレッシュタイミング信号SLFが供給される。オシレータ20aが活性化されると、例えば7.8μsの周期でセルフリフレッシュタイミング信号SLFが活性化される。次に、ウェハレベルバーンインテスト回路40に関連する回路ブロックについて説明する。図2に示すように、ウェハレベルバーンインテスト回路40はウェハレベルバーンインテスト制御回路40aとウェハレベルバーンインテストモード出力回路40bとを含む。図2においては、ウェハレベルバーンインテスト制御回路40aをWLBI制御回路と表記し、ウェハレベルバーンインテストモード出力回路40bをWLBIモード出力回路と表記している。ウェハレベルバーンインテスト制御回路40aは、ウェハレベルバーンインテストのテストモードが設定されるとともに、設定されたテストモードに応じて電源回路30などを制御する回路である。図4に示すように、テストモードの設定は、ウェハレベルバーンインテスト信号WLBIをハイレベルに活性化させた状態で、バンクアドレスBA2をローレベルに設定し、且つ、バンクアドレスBA1をクロッキングすることにより行う。ウェハレベルバーンインテスト制御回路40aには図示しないトグル回路が内蔵されており、トグル回路によってバンクアドレスBA1のクロッキング回数をカウントすることによって任意のテストモードにエントリすることができる。現在エントリしているテストモードは、モード信号WLBIDT0としてウェハレベルバーンインテスト制御回路40aから出力される。テストモードの設定が完了すると、ウェハレベルバーンインテスト信号WLBIをハイレベルに活性化させたまま、バンクアドレスBA2をハイレベルに変化させる。この状態で電源端子31に供給する外部電位VDDを通常動作時よりも高く設定し、ストレスを印加する。リーク電流の発生を防止すべく、ハイレベルとすべき他の外部信号のレベルについても外部電位VDDに連動して高められる。ウェハレベルバーンインテスト信号WLBIとバンクアドレスBA2の両方がハイレベルになると、ANDゲート回路G2の出力であるテストモード出力信号WLBIOUTがハイレベルに活性化する。テストモード出力信号WLBIOUTは、ウェハレベルバーンインテストモード出力回路40bに供給される。このとき、バンクアドレスBA1をローレベルに設定している期間は、実際に負荷をかけている期間である。例えば、この期間においてはワード線WLの電位が通常時よりも高くなる。また、この期間においては、図4に示すようにウェハレベルバーンインテストモード出力回路40bによるモード信号WLBIDTの出力が禁止され、モード信号WLBIDTはローレベルに固定される。一方、バンクアドレスBA1をハイレベルに設定している期間においては、ウェハレベルバーンインテストモード出力回路40bによるモード信号WLBIDTの出力が許可され、モード信号WLBIDTの値は現在設定されているテストモードに応じた値となる。図2に示すように、テストモード出力信号WLBIOUTはセレクタ52にも供給される。セレクタ52は、テストモード出力信号WLBIOUTがローレベルである場合には内部リードデータDATAを選択し、テストモード出力信号WLBIOUTがハイレベルである場合にはモード信号WLBIDTを選択する。選択された信号は、ANDゲート回路G3を介してデータ出力回路15aに供給される。ANDゲート回路G3の他方の入力ノードにはイネーブル信号DATAENが供給されているため、イネーブル信号DATAENがハイレベルに活性化すると、セレクタ52によって選択された信号がデータ端子27から出力されることになる。通常動作時においてはウェハレベルバーンインテスト信号WLBIがローレベルに固定されるため、セレクタ52は常に内部リードデータDATAを選択する。イネーブル信号DATAENはORゲート回路G4の出力である。ORゲート回路G4には、リード信号READ及びテストモード出力信号WLBIOUTが入力される。このため、通常動作時においてはリード信号READの活性化に応答して内部リードデータDATAがデータ出力回路15aに供給される。一方、ウェハレベルバーンインテスト時においては、バンクアドレスBA2がハイレベルである期間において、ANDゲート回路G3が常にモード信号WLBIDTを出力可能な状態となる。尚、リード信号READは、リード動作時においてリードデータDQを出力する期間に活性化される信号である。リード信号READはORゲート回路G5にも供給される。かかる構成により、ウェハレベルバーンインテスト時においてバンクアドレスBA1=H、バンクアドレスBA2=Hになると、ウェハレベルバーンインテストモード出力回路40bから出力されるモード信号WLBIDTがデータ端子27から外部に出力され、これにより現在エントリしているテストモードの種類を知ることができる。ウェハレベルバーンインテスト時においては、データ出力回路15aに供給される内部クロック信号LCLKDQの論理が固定されるが、図3に示す回路構成によりクロックトインバータ15R,15Fのいずれか一方が活性状態となるため、内部リードデータDATAR,DATAFの両方にモード信号WLBIDTを供給すれば、データ端子27からはモード信号WLBIDTが正しく出力されることになる。一方、ウェハレベルバーンインテスト時においてバンクアドレスBA1=L、バンクアドレスBA2=Hである期間は、モード信号WLBIDTが出力されない期間であることから、内部クロック信号LCLKDQの論理を固定する必要はない。本実施形態では、当該期間においてクロックツリー配線25にダミークロック信号を供給し、これによってクロックツリー配線25のNBTI劣化を防止する。以下、その方法について具体的に説明する。図2に示すように、バンクアドレスBA1の反転信号及びテストモード出力信号WLBIOUTは、ANDゲート回路G6に入力される。これにより、ウェハレベルバーンインテスト時においてバンクアドレスBA1=L、バンクアドレスBA2=Hになると、ANDゲート回路G6の出力である起動信号WBICKがハイレベルに活性化する。起動信号WBICKはオシレータ20aに供給され、オシレータ20aは起動信号WBICKの活性化に応答して動作を開始する。起動信号WBICKは、セレクタ51及びORゲート回路G5にも供給される。セレクタ51は、起動信号WBICKがハイレベルに活性化するとセルフリフレッシュタイミング信号SLFを選択し、これを内部クロック信号ICLKDLLとしてセレクタ24bに供給する。セレクタ24bは、ウェハレベルバーンインテスト時には内部クロック信号ICLKDLLを選択するため、内部クロック信号LCLK0はセルフリフレッシュタイミング信号SLFに連動してクロッキングする。さらに、起動信号WBICKが活性化すると、ORゲート回路G5によりリード信号RDが常にハイレベルに固定されるため、内部クロック信号LCLKもクロッキングし、クロックツリー配線25にはセルフリフレッシュタイミング信号SLFからなるダミークロック信号が供給される。これにより、クロックツリー配線25のNBTI劣化が防止される。また、内部クロック信号LCLKはレプリカ配線24cにも供給されるため、レプリカ配線24cのNBTI劣化についても防止される。このように、本実施形態によれば、オシレータ20aを用いてウェハレベルバーンインテスト時にクロックツリー配線25にダミークロック信号を供給していることから、クロック端子23に外部クロック信号CLKを供給することなく、ウェハレベルバーンインテスト時におけるNBTI劣化を防止することが可能となる。これにより、NBTI劣化による内部クロック信号LCLKDQのデューティ変化が防止される。しかも、DRAMにおいてオシレータ20aは当然に設けられている回路であることから、チップ面積の増大はほとんど生じない。また、データ端子27からモード信号WLBIDTを外部に出力する期間においてはオシレータ20aを停止させていることから、モード信号WLBIDTの出力動作には何らの影響も与えない。このため、既存のテストプログラムをそのまま使用することも可能となる。図5は、変形例による半導体装置10の主要部の構成を示すブロック図である。図5に示す回路は、デューティ調整回路61が追加されている点において図2に示した回路と相違している。その他の点は図2に示した回路と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。デューティ調整回路61は、レプリカ信号REPのデューティが50よりも大きいか小さいかを判定し、判定の結果をデューティ調整信号DCCとしてディレイライン24aに出力する。ディレイライン24aは、デューティ調整信号DCCに基づいて内部クロック信号DLLCLKのデューティを変化させる。具体的には、レプリカ信号REPのデューティが50よりも大きい場合、ディレイライン24aはデューティ調整信号DCCに基づいて内部クロック信号DLLCLKのデューティを低下させ、逆に、レプリカ信号REPのデューティが50よりも小さい場合、ディレイライン24aはデューティ調整信号DCCに基づいて内部クロック信号DLLCLKのデューティを増大させる。このような動作を繰り返すことにより、内部クロック信号DLLCLKのデューティは50に収束する。図5に示す回路方式では、デューティ調整回路61をレプリカ配線24cの後段に配置していることから、クロックツリー配線25の通過によって内部クロック信号LCLKDQのデューティにずれが生じている場合であっても、このようなデューティのずれがレプリカ配線24cによっても再現される。このため、内部クロック信号LCLKDQのデューティを正しく50に補正することが可能となる。図6は、他の変形例による半導体装置10の主要部の構成を示すブロック図である。図6に示す回路は、デューティ調整回路62が追加されている点において図2に示した回路と相違している。その他の点は図2に示した回路と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。デューティ調整回路62は、内部クロック信号LCLKのデューティが50よりも大きいか小さいかを判定し、判定の結果をデューティ調整信号DCCとしてディレイライン24aに出力する。ディレイライン24aは、デューティ調整信号DCCに基づいて内部クロック信号DLLCLKのデューティを変化させる。図6に示す回路方式では、デューティ調整回路62をレプリカ配線24cの前段に配置していることから、クロックツリー配線25の通過によって生じる内部クロック信号LCLKDQのデューティのずれを観測することができない。しかしながら、本実施形態によれば、クロックツリー配線25のNBTI劣化が抑制されていることから、クロックツリー配線25の通過によって生じる内部クロック信号LCLKDQのデューティのずれは非常に少ない。このため、内部クロック信号LCLKDQのデューティをほぼ50に補正することが可能となる。しかも、図6に示す回路方式では、負荷の高いレプリカ配線24cを経由する前の内部クロック信号LCLKDQのデューティを観測していることから、高いジッタ精度が得られるとともに、サンプル間ばらつきも少なくなるという利点が得られる。図7は、さらに他の変形例による半導体装置10の主要部の構成を示すブロック図である。図7に示す回路では、オシレータ20aの代わりにANDゲート回路G7が設けられ、その出力であるダミークロック信号BCLKがセレクタ51に供給される。これに伴い、起動信号WBICKの代わりにテストモード出力信号WLBIOUTが用いられる。ANDゲート回路G7は、バンクアドレスBA1とテストモード出力信号WLBIOUTとの論理積を取る。その他の点は図2に示した回路と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。図7に示す回路方式においては、ウェハレベルバーンインテスト時において実際に負荷をかけている期間BA1=L,BA2=Hと、モード信号WLBIDTを出力する期間BA1=H,BA2=Hとで、クロックツリー配線25の論理が反転し、クロックツリー配線25のNBTI劣化を防止することが可能となる。このように、本例ではダミークロック信号がアドレス端子から入力されるため、半導体装置10がオシレータ20aを備えている必要はない。以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。例えば、上記実施形態では、クロックツリー配線25に位相制御された内部クロック信号LCLKが供給されているが、クロックツリー配線25に供給されるクロック信号が位相制御された信号であるか否かは問わない。すなわち、クロック生成回路としてディレイライン24aを用いることは必須でない。このことは、本発明による半導体装置がDLL回路を備えた半導体装置に限定されるものではないことを意味する。本発明は、下記の半導体装置及びその製造方法も対象とするものである。[付記1]クロック端子を介して外部から入力される外部クロック信号を受け、位相制御された内部クロック信号を生成するディレイラインと、前記内部クロック信号を伝送するクロックツリー配線と、前記クロックツリー配線を通過した前記内部クロック信号に同期してデータを外部に出力するデータ出力回路と、前記外部クロック信号が入力されない状態において、前記クロックツリー配線にダミークロック信号を供給するセレクタと、を備えることを特徴とする半導体装置。[付記2]前記内部クロック信号を伝送するレプリカ配線と、前記レプリカ配線を通過した前記内部クロック信号に同期してレプリカ信号を生成するレプリカ出力回路と、前記レプリカ信号と前記外部クロック信号の位相を比較する位相判定回路と、をさらに備え、前記ディレイラインの遅延量は、前記位相判定回路による判定の結果に基づいて制御されることを特徴とする付記1に記載の半導体装置。[付記3]前記内部クロック信号のデューティを調整するデューティ調整回路をさらに備えることを特徴とする付記2に記載の半導体装置。[付記4]前記デューティ調整回路は、前記レプリカ信号のデューティを検出し、検出結果に基づいて前記内部クロック信号のデューティを調整することを特徴とする付記3に記載の半導体装置。[付記5]前記デューティ調整回路は、前記レプリカ配線を通過する前の前記内部クロック信号のデューティを検出し、検出結果に基づいて前記内部クロック信号のデューティを調整することを特徴とする付記3に記載の半導体装置。[付記6]前記ダミークロック信号を生成するオシレータをさらに備えることを特徴とする付記1乃至5のいずれかに記載の半導体装置。[付記7]前記ダミークロック信号を入力するための外部端子をさらに備えることを特徴とする付記1乃至5のいずれかに記載の半導体装置。[付記8]前記セレクタは、テスト端子を介して外部から入力されるテスト信号が活性化していることを条件として、前記クロックツリー配線にダミークロック信号を供給することを特徴とする付記1乃至7のいずれかに記載の半導体装置。[付記9]外部からアドレス信号が供給される複数のアドレス端子をさらに備え、前記セレクタは、前記アドレス信号が第1の値を示している場合には前記クロックツリー配線に前記ダミークロック信号を供給し、前記アドレス信号が前記第1の値とは異なる第2の値を示している場合には前記クロックツリー配線への前記ダミークロック信号の供給を停止する、ことを特徴とする付記8に記載の半導体装置。[付記10]前記テスト信号に応答して活性化されるウェハレベルバーンインテスト制御回路をさらに備え、前記ウェハレベルバーンインテスト制御回路は、前記アドレス信号が前記第1及び第2の値とは異なる第3の値を示していることに応答してテストモードを切り替える、ことを特徴とする付記9に記載の半導体装置。[付記11]クロックツリー配線を有する複数の半導体装置が形成されたウェハを準備するステップと、前記ウェハの状態のまま、前記複数の半導体装置に対してバーンインテストを行うステップと、前記バーンインテストを行っている途中で、前記クロックツリー配線にダミークロック信号を供給するステップと、を備えることを特徴とする半導体装置の製造方法。[付記12]前記ダミークロック信号を供給するステップにおいては、前記半導体装置に設けられたオシレータを活性化させることを特徴とする付記11に記載の半導体装置の製造方法。[付記13]前記ダミークロック信号を供給するステップにおいては、前記バーンインテストにおいて前記半導体装置に負荷をかけている期間に前記オシレータを活性化させることを特徴とする付記12に記載の半導体装置の製造方法。[付記14]前記ダミークロック信号を供給するステップにおいては、前記バーンインテストにおいて前記半導体装置から信号を出力している期間には前記オシレータを非活性化させることを特徴とする付記13に記載の半導体装置の製造方法。[付記15]前記ダミークロック信号を前記半導体装置の外部から供給することを特徴とする付記11に記載の半導体装置の製造方法。"