第1配線と、第2配線と、一端を前記第1配線に、他端を前記第2配線にそれぞれ電気的に接続されたメモリセルとを具備し、前記メモリセルは、抵抗値の変化で情報を記憶する抵抗変化層と、前記抵抗変化層の両端にそれぞれ接続され、貴金属を含まない第1電極及び第2電極とを備え、前記第1電極は、第1外側電極と、前記第1外側電極と前記抵抗変化層との間に設けられた第1界面電極とを含み、前記第1界面電極の膜厚は、前記第1外側電極の膜厚よりも薄く、前記第1界面電極の抵抗率は、前記第1外側電極の抵抗率よりも高く、前記第1電極の抵抗値は、前記抵抗変化層の低抵抗状態の抵抗値よりも低い不揮発性半導体記憶装置。請求項1に記載の不揮発性半導体記憶装置において、前記第1界面電極の材料は、前記抵抗変化層に含まれる元素と比較して、酸化され難い不揮発性半導体記憶装置。請求項1又は2に記載の不揮発性半導体記憶装置において、前記第1界面電極は、遷移金属窒素化物である不揮発性半導体記憶装置。請求項3に記載の不揮発性半導体記憶装置において、前記第1界面電極は、窒化チタン又は窒化タンタルである不揮発性半導体記憶装置。請求項1乃至4のいずれか一項に記載の不揮発性半導体記憶装置において、前記第1界面電極は、2原子層以上、20原子層以下である不揮発性半導体記憶装置。請求項1乃至5のいずれか一項に記載の不揮発性半導体記憶装置において、前記第1電極の厚みは、前記抵抗変化層に形成されるフィラメント直径の0より大きく、80以下である不揮発性半導体記憶装置。請求項1乃至6のいずれか一項に記載の不揮発性半導体記憶装置において、前記第2電極は、第2外側電極と、前記第2外側電極と前記抵抗変化層との間に設けられた第2界面電極とを含み、前記第2界面電極の膜厚は、前記第2外側電極の膜厚よりも薄く、前記第2界面電極の抵抗率は、前記第2外側電極の低効率よりも高く、前記第2電極の抵抗値は、前記抵抗変化層の低抵抗状態の抵抗値よりも低い不揮発性半導体記憶装置。請求項1乃至7のいずれか一項に記載の不揮発性半導体記憶装置において、前記第1外側電極は、金属の膜であり、前記第1界面電極は、前記金属の窒化物である不揮発性半導体記憶装置。請求項8に記載の不揮発性半導体記憶装置において、前記第1界面電極及び前記第1外側電極中の窒素濃度は、前記第1界面電極から前記第1外側電極へ向かって連続的に減少している、不揮発性半導体記憶装置。請求項1乃至9のいずれか一項に記載の不揮発性半導体記憶装置において、前記メモリセルは、前記第1電極及び前記第2電極のうちのいずれか一方に直列に接続されたトランジスタを更に備える不揮発性半導体記憶装置。請求項1乃至9のいずれか一項に記載の不揮発性半導体記憶装置において、前記メモリセルは、前記第1電極及び前記第2電極のうちのいずれか一方に直列に接続されたダイオードを更に備える不揮発性半導体記憶装置。前述のように、抵抗変化素子の電極の材料としては、貴金属が用いられることが多い。この理由の一つとして、電極材料として貴金属を用いると、電極が酸化され難く、良好な抵抗変化特性が得られることが挙げられる。電極材料が、容易に酸化される材料であると、リテンション特性が悪化するなど、メモリセルの信頼性に悪影響を与える。しかし、貴金属を用いる場合、以下のような問題点が有る。まず、貴金属をドライプロセスで加工することは困難である。加えて、貴金属はそれ自体が高価である。更に、貴金属の製造プロセスは、他の製造プロセスとの関係で、製造ラインのコンパチビリティが無いため、製造ラインの導入コストが高くなる。また、汚染の観点から、CMOSラインとの親和性も悪い。以上の問題点を回避するために、発明者は、抵抗変化素子の電極材料として、窒化チタンのようなラインコンパチビリティの高い既存材料を用いることを検討した。ここでは、フィラメント型の抵抗変化素子において、抵抗変化層にZrOx酸化ジルコニウムを用い、電極にRuルテニウム又はTiNx窒化チタンを用いた場合について説明する。このとき、MIMMetal/Insulator/Metal部、すなわち、電極/抵抗変化素子/電極は、それぞれRu/ZrOx/Ru、及び、TiNx/ZrOx/TiNxである。素子サイズ及び各膜厚は、電極にRuを用いた場合とTiNxを用いた場合とで同じである。電極にRuを用いた場合、MIM部の両端に0.5V程度の電圧を印加すると、抵抗変化素子は高抵抗化した。また、MIM部の両端に2.0V程度の電圧を印加すると、抵抗変化素子は低抵抗化した。それぞれの電圧のバラツキを考慮しても、高抵抗化電圧と低抵抗化電圧とに1.5V程度の十分なマージンがあることが分かった。したがって、電極にRuを用いた場合、高信頼な抵抗変化特性を得ることが可能である。一方、電極にTiNxを用いた場合、MIM部の両端に0.8V程度の電圧を印加しなければ、抵抗変化素子は高抵抗化しなかった。また、MIM部の両端に1.0V程度の電圧を印加すると、抵抗変化素子は低抵抗化した。それぞれの電圧バラツキを考慮すると、高抵抗化電圧と低抵抗化電圧とにほとんど電圧差が無く十分なマージンを取ることができないことが分かった。したがって、電極にTiNxを用いた場合、良好な抵抗変化特性を得ることができない。電極として貴金属を用いない場合でも、高信頼な抵抗変化素子を実現することが望まれる。比較的高い抵抗率を持つ導電体を電極に用いた場合でも、高信頼な抵抗変化素子を実現することが望まれる。他の製造プロセスとの製造ラインコパチビィティの高い材料を電極材料に用いた高信頼な抵抗変化素子を実現することが望まれる。以下に、発明を実施するための形態で使用される番号符号を用いて、課題を解決するための手段を説明する。これらの番号符号は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。本発明の不揮発性半導体記憶装置は、第1配線54と、第2配線55と、一端を第1配線54に、他端を第2配線55にそれぞれ電気的に接続されたメモリセル70とを具備している。メモリセル10は、抵抗値の変化で情報を記憶する抵抗変化層41と、抵抗変化層41の両端にそれぞれ接続され、貴金属を含まない第1電極51及び第2電極52とを備えている。第1電極51は、第1外側電極43と、第1外側電極43と抵抗変化層41との間に設けられた第1界面電極42とを含んでいる。第1界面電極42の膜厚は、第1外側電極43の膜厚よりも薄い。第1界面電極42の抵抗率は、第1外側電極43の抵抗率よりも高い。第1電極51の抵抗値Rsは、抵抗変化層52の低抵抗状態の抵抗値Ronよりも低い。本発明により、比較的高い抵抗率を持つ導電体を電極に用いた場合でも、高信頼な抵抗変化素子を実現可能となる。以下、本発明の不揮発性半導体記憶装置及びその製造方法の実施の形態に関して、添付図面を参照して説明する。第1の実施の形態本発明の第1の実施の形態に係る不揮発性半導体記憶装置について説明する。図2は、本発明の第1の実施の形態に係る不揮発性半導体記憶装置の抵抗変化素子の構成例を模式的に示す断面図である。抵抗変化素子40は、フィラメント型の抵抗変化素子であり、抵抗値の変化で情報を記憶する。一方の側を第1配線54に、他方の側を第2配線55にそれぞれ接続されている。第1配線54及び第2配線55は、例えばCu銅のようなメタル層45、49と、TaNx窒化タンタルのようなバリア層44、48との積層体に例示される。抵抗変化素子40は、抵抗値の変化で情報を記憶する。抵抗変化層41と、その両端に設けられた下部電極51及び上部電極52とを備えている。下部電極51は、抵抗変化層41に電流電圧を供給するための一方の電極である。貴金属を含まない導電性材料で形成されている。その詳細は後述される。下部電極51は、第1界面電極42と第1外側電極43とを備えている。第1界面電極42は、その一方の面を抵抗変化層41に接し、他方の面を第1外側電極43に接して形成されている。第1外側電極43は、その一方の面を第1界面電極42に接し、他方の面を第1配線54のバリア層44に接して形成されている。第1界面電極42は、貴金属を含まない導電性材料であり、かつ抵抗変化層41に含まれる元素と比較して、酸化され難い材料で形成されている。例えば、第1界面電極42の材料の酸化の自由エネルギーの絶対値が抵抗変化層41に含まれる元素の酸化の自由エネルギーの絶対値よりも小さい。それにより、第1界面電極42が酸化され難くなり、良好な抵抗変化特性を得ることができ、メモリセルの信頼性が向上される。第1界面電極42の材料は、例えば、Alアルミニウム、Mgマグネシウム、Wタングステン、Coコバルト、Zn亜鉛、Niニッケル、Kカリウム、Liリチウム、Fe鉄、Sn錫、Crクロム、Pb鉛、Tiチタン、Taタンタル、又は、これらの合金、又は、これらの酸化物、窒化物、フッ化物、炭化物、シリサイドである。これらの材料の積層体であっても良い。このうち、上記特性の観点及び製造ラインコパチビィティの高い材料という観点から、特に、遷移金属窒化物がより好ましい。更に好ましくは、TiNx又はTaNxである。第1界面電極42は、少なくとも下部電極51と抵抗変化層41との界面の酸化を防止する機能が求められているから、抵抗変化層41の表面を確実に覆うべく、2原子層程度以上であることが好ましい。一方で、上記材料は抵抗率が高い傾向にあるので、下部電極51の抵抗を低く抑えるべく、20原子層程度以下とすることが好ましい。あるいは、膜厚1nm以上、10nm程度であることが好ましい。第1外側電極43は、貴金属を含まない導電性材料であり、かつ第1界面電極42の材料と比較して抵抗率が低い材料で形成されている。それにより、第1界面電極42が相対的に抵抗率の高い材料で形成さていても、下部電極51の全体の抵抗を下げることができる。第1外側電極43の材料は、例えば、Alアルミニウム、Mgマグネシウム、Wタングステン、Coコバルト、Zn亜鉛、Niニッケル、Kカリウム、Liリチウム、Fe鉄、Sn錫、Crクロム、Pb鉛、Tiチタン、Taタンタル、又は、これらの合金、又は、これらの酸化物、窒化物、フッ化物、炭化物、シリサイドである。これらの材料の積層体であっても良い。上部電極52は、抵抗変化層41に電流電圧を供給するための他方の電極である。貴金属を含まない導電性材料で形成されている。上部電極52は、第1界面電極42及び第1外側電極43で使用可能ないずれかの材料を用いた一層の電極である。抵抗変化素子40では、少なくとも一方の電極が、上記下部電極51のような特性を有していればよいので、上部電極52は必ずしも二層構造を有している必要はない。ただし、上部電極52は、第2界面電極46と第2外側電極47とを備えていることが好ましい。第2界面電極46及び第2外側電極47は、それぞれ第1界面電極42及び第1外側電極43と同じである。その場合、酸化され難く良好な抵抗変化特性を有する低抵抗な電極とすることができる。抵抗変化層41は、抵抗値の変化で情報を記憶する。抵抗変化層41の材料としては、遷移金属酸化物が例示され、好ましくはストイキオメトリックな組成化学量論組成のZrOx酸化ジルコニウム、TaOx酸化タンタル、又は、これらの材料の積層体が例示される。抵抗変化層41の膜厚は5nm以上、20nm程度であることが好ましい。なお、本実施の形態における抵抗変化素子に含まれる構造は、隣接する層同士が、これらの少なくとも一部の領域において積層されていれば良い。次に、本実施の形態に係る抵抗変化素子について詳細に説明する。本実施の形態に係る抵抗変化素子40では、初期化処理が重要となる。初期化処理は、抵抗変化層41を挟み込む下部電極51と上部電極52との間に初期化の電圧を加え、抵抗変化層41の抵抗値を電圧印加前の抵抗値よりも低くする処理であり、Formingと呼ばれている非特許文献3、非特許文献4。この処理を行った後、所定の電圧を下部電極51と上部電極52との間に印加することで、低抵抗状態から高抵抗状態、又は、高抵抗状態から低抵抗状態に抵抗変化させ、いずれかの抵抗状態を保持することができる。本実施の形態に係る抵抗変化素子の具体例と、その比較例とについて説明する。図3は、本発明の第1の実施の形態に係る抵抗変化素子の具体例と比較例とを模式的に示す断面図である。aは比較例であり、bは本実施の形態に係る抵抗変化素子の具体例である。まず、比較例であるaの試料の作製方法について説明する。まず、半導体単結晶シリコン基板の上に、第1配線154として、膜厚50nmのCu銅のメタル層145及び膜厚5nmのTaNx窒化タンタルのバリア層144を積層する。次に、第1配線154上に、下部電極151として、膜厚5nmのTaタンタルの第1外側電極143及び膜厚10nmのTiNx窒化チタンの第1界面電極142を積層する。次に、第1界面電極142の上に、抵抗変化層141として、膜厚6nmのZrOx酸化ジルコニウムを形成する。次に、抵抗変化層141上に、上部電極152として、膜厚10nmのTiNx窒化チタンの第2界面電極146と膜厚50nmのTaタンタルの第2外側電極147を積層する。最後に、第2配線155として、膜厚5nmのTaNx窒化タンタルのバリア層148及び膜厚50nmのCu銅のメタル層149を積層する。各成膜方法は、DCスパッタ法、RFスパッタ法、CVD法、ALD法のいずれの方法でも良い。このようにして作製されたa試料は、下部電極151及び上部電極152のTiNx窒化チタンの膜厚が相対的に厚くなっている。従って、両電極の抵抗値は相対的に高くなっている。次に、本実施の形態に係る抵抗変化素子の具体例であるbの試料の作製方法について説明する。まず、半導体単結晶シリコン基板の上に、第1配線54として、膜厚50nmのCu銅のメタル層45及び膜厚5nmのTaNx窒化タンタルのバリア層44を積層する。次に、第1配線54上に、下部電極51として、膜厚5nmのTaタンタルの第1外側電極43及び膜厚2nmのTiNx窒化チタンの第1界面電極42を積層する。次に、第1界面電極42の上に、抵抗変化層41として、膜厚6nmのZrOx酸化ジルコニウムを形成する。次に、抵抗変化層41上に、上部電極52として、膜厚2nmのTiNx窒化チタンの第2界面電極46と膜厚50nmのTaタンタルの第2外側電極47を積層する。最後に、第2配線55として、膜厚5nmのTaNx窒化タンタルのバリア層48及び膜厚50nmのCu銅のメタル層149を積層する。各成膜方法は、DCスパッタ法、RFスパッタ法、CVD法、ALD法のいずれの方法でも良い。このようにして作製されたb試料は、下部電極51及び上部電極52のTiNx窒化チタンの膜厚が相対的に薄くなっている。従って、両電極の抵抗値は相対的に低くなっている。次に、上記図3のa試料とb試料の抵抗変化特性を評価した結果について説明する。図4A及び図4Bは、それぞれ図3のa試料及び図3のb試料の抵抗変化特性を示すグラフである。横軸は印加電圧、縦軸は流れる電流をそれぞれ示す。また、各グラフには複数回の抵抗変化動作が示されている。いずれの場合にも、まず、抵抗変化層141、41の一部に導電性のフィラメントを形成するために、第1配線154、54を接地し、第2配線155、55の電圧を0Vから4Vまで挿引することで、Forming動作を行う。このとき、フィラメントの抵抗が小さくなり過ぎないように、流れる電流を300μA程度に外部の電源回路図示されずで電流制御する。その結果、抵抗変化素子141、41は3×103Ω程度の抵抗になる。高抵抗化動作は、電流制御を行わずに同様に電圧を印加することで行う。低抵抗化動作は、高抵抗化電圧以上の電圧を同様に印加することで行う。仮に、高抵抗化電圧と低抵抗化電圧が同程度の値を持つと、高抵抗状態と低抵抗状態の抵抗変化を高信頼に行うことができない。例えば、高抵抗化動作で、高抵抗化と低抵抗化が同時に発生する。図4Aに示すように、図3のa試料の抵抗変化動作では、0.8V近傍で高抵抗化が、1.1V近傍で低抵抗化がそれぞれ発生していることがわかる。高抵抗化と低抵抗化との電圧マージンは、僅か0.3V程度である。そのため、電圧バラツキが存在することを考慮すると、抵抗変化動作を高い信頼性で行うことは非常に困難である。一方、図4Bに示すように、図3のb試料の抵抗変化動作では、0.5V近傍で高抵抗化が、1.5V近傍で低抵抗化がそれぞれ発生していることがわかる。高抵抗化と低抵抗化との電圧マージンは、1.0V程度である。そのため、電圧バラツキが存在することを考慮しても、抵抗変化動作を高い信頼性で行うことが可能である。以上のように、a試料とb試料とでは、その抵抗変化特性が大きく異なることが分かる。両試料の相違点は、既述のように、下部電極及び上部電極のTiNx窒化チタンの膜厚、すなわち、下部電極及び上部電極の抵抗値である。膜厚が相対的に薄く抵抗値が低いb試料の方が、良好な抵抗変化特性を有することが分かる。以下では、その理由メカニズムについて説明する。図5A~図5Dは、電極の抵抗と抵抗変化動作との関係を説明するための模式図である。図5Aは抵抗変化素子における低抵抗状態の側面図であり、図5Bは図5Aの抵抗変化素子におけるQ-Q断面図である。図5C及び図5Dは図5Aの抵抗変化素子の等価回路である。図5A及び図5Bに示すように、抵抗変化素子は、初期化動作により形成されたフィラメント41aを有する抵抗変化層41と、その上下に設けられた上部電極52及び下部電極51とを備えている。ここでは、抵抗変化層41の直径をF、フィラメント41aの直径をdとする。また、上部電極52及び下部電極51を区別する必要が無い場合、いずれか一方の電極を単に電極部58ともいう。低抵抗状態にある抵抗変化素子40のMIM部上部電極52/抵抗変化層41/下部電極51の抵抗RMINは、フィラメント41aの抵抗RFilamentに加えて、それに接続された上部電極52の抵抗RsT.E.及び下部電極51の抵抗RsB.E.も考慮する必要がある図5C。すなわち、RMIN=RFilamentRsT.E.RsB.E....0である。このとき、上部電極52及び下部電極51の抵抗RsT.E.及びRsB.E.がフィラメント41aの抵抗RFilamentと比較して無視できない場合、フィラメント41aに印加される実効的な電位差は、MIM部に印加される電圧と比較して、無視できない程度に小さくなっている。このとき、各電極の抵抗RsT.E.及びRsB.E.とフィラメントの抵抗RFilamentとの関係は以下のように考えられる。式1に示されるように、フィラメント41aに印加される電圧VFilamentは、各電極部58で電圧降下が生じるために、上部電極52と下部電極51との間に印加される電圧VMINより小さくなる。したがって、式2に示されるように、フィラメント41aに高抵抗化するための十分な電圧を印加するためには、各電極部58での電圧降下を考慮して、より大きな電圧を印加する必要がある。仮に、式3図5Dで示されるように電極部58の抵抗をRsとし、式4で示されるように高抵抗化させるためにフィラメント41aに印加しなければならない電圧をVRESETとする。そうすると、高抵抗化動作時に上部電極52と下部電極51との間に印加しなければならない電圧VMINは、式2~式4より、式5のようになる。当然、その高抵抗化動作に必要な電圧VMIN式5は、式6に示すように、低抵抗化電圧VSETよりも小さくなければならない。結果として、電極部58の抵抗Rsとフィラメント41aの抵抗RFilamentとの関係は、式7を満たさなければならない。式7を変形すれば、式8を満たさなければならない。例えば、高抵抗化させるためにフィラメント41aに印加しなければならない電圧VRESETが0.5V、低抵抗化させるためにフィラメント41aに印加しなければならない電圧VSETが1.5Vの場合、式8より、Rs<RFilamentとなる。従って、電極部58の抵抗Rsがフィラメント41aの抵抗RFilamentより小さくなければ抵抗変化を制御することができない。すなわち、抵抗変化動作の制御性を向上させるためには、電極部58の抵抗Rsをフィラメント41aの抵抗RFilamentよりも十分に小さくする必要がある。ここで、電極部58の抵抗Rsについて更に検討する。図6は、電極部及びその周辺を示す模式図である。図6に示されるように、円盤状の電極部58が円柱状の導電性フィラメント41aに接していると仮定する。また、フィラメント41aの直径をd、長さをl、電極部58の直径をF、厚さをhとそれぞれ定義する。フィラメント41aに接した電極部58の抵抗Rsは、式9に示されるように、電極部58のバルク抵抗RBulk、広がり抵抗RSp、接触抵抗RCOの3つの成分に分けて定義できる。バルク抵抗RBulkは、電極部58の材料そのものの抵抗である。広がり抵抗RSpは、フィラメント41aから電極部58へ電流が流れ込むとき、フィラメント41a断面積小から電極部58断面積大の全面へ電流が広がるときの抵抗、又はその逆の場合の抵抗である。接触抵抗RCOは、フィラメント41aと電極部58との間の接触抵抗である。電極部58のバルク抵抗RBulkは、内部に組成プロファイルがない場合、式10に示されるように、オームの法則で書き表される。ただし、電極部58の抵抗率をρ、電極部58の断面積をA=πF2/4とする。広がり抵抗RSpは、式11に示されるように、電極部58の厚さhと抵抗率ρ、フィラメント41aの直径dに依存する。接触抵抗RCOは、電極部58とフィラメント41aの界面のショットキー障壁が主要因であると考えられ、式12のように書き表すことができる。しかし、実際の計測結果では低抵抗状態の電流電圧特性がオーミックであることから、接触抵抗の効果は無視できるほど小さいと推察されるRCO≒0。したがって、電極部58の抵抗Rsは、式13のようにモデル化される。ここで、広がり抵抗RSp式14;式11の再掲は、電極部58の厚さhとフィラメント41aの直径dとの関係で値が異なってくる。電極部58の厚さhがフィラメント41aの直径dより十分に大きい場合、式14は式15のように書き表される。すなわち、広がり抵抗RSpは、フィラメント41aの直径dと電極部58の抵抗率ρにのみ依存した量になる。一方、電極部58の厚さhがフィラメント41aの直径dより十分に小さい場合、式14は、フィラメント41aの断面積をSとして、式16のように書き表される。すなわち、広がり抵抗RSpは、フィラメント41aの断面積Sと電極部58の抵抗率ρ及び厚さhに依存した量になる。次に、式14~式16を考慮しつつ、式13の電極部58の抵抗Rsを計算した結果について説明する。図7は、電極部58の抵抗Rsを計算した結果を示すグラフである。横軸は電極部58の厚さh、縦軸は電極部58の抵抗Rsである。曲線A1、A2、A3は、それぞれフィラメント41aの直径dが1nm、10nm、100nmの場合での電極部58の抵抗Rs式13の厚さh依存性を示している。このとき、電極部58の直径Fは100nm、抵抗率ρは300μΩcmTiNx相当と仮定している。例えば、フィラメント41aの直径dが10nmの場合曲線A2、電極部58の厚さhが1μm1×103nm以下の領域において、電極部58のバルク抵抗RBulkより広がり抵抗RSpのほうが十分に大きくなる。したがって、フィラメント41aの直径dより電極部58の厚さhが大きい領域、つまり101×101nmから1μm1×103nmまでの間で、電極部58の抵抗Rsは大きく変化しない。一方、電極部58の厚さhが101×101nmより小さい場合、電極部58の抵抗Rsは電極部58の厚さhに比例して減少する。特に、電極部58の厚さhがフィラメント41aの直径dの60程度曲線A2ではh=6nm程度以下の場合、電極部58の厚みhの減少に伴い抵抗Rsが顕著に減少している。なお、破線αIは、電極部58の抵抗Rsが電極部58の厚さhに比例して減少し始める点を示している。フィラメント41aの直径dが1、10、100nmの場合、それぞれの電極部58の厚さhがフィラメント41aの直径dの70、60、40となる点となる。フィラメント41aの直径dは少なくとも100nm以下であるから、電極部58の厚みhを少なくとも80以下とすることで、抵抗値が急激に減少し始める。図8は、電極部58の抵抗Rsを計算した結果を示すグラフである。横軸は電極部58の厚さh、縦軸は電極部58の抵抗Rsである。曲線B1、B2、B3は、それぞれ電極部58の低効率ρが300μΩcmTiNx相当、15μΩcmRu相当、1.7μΩcmCu相当の場合での電極部58の抵抗Rs式13の厚さh依存性を示している。このとき、電極部58の直径Fは100nm、フィラメント41aの直径dは10nmと仮定している。電極部58の材料の抵抗率ρを変えた場合、抵抗率ρが小さいほうが、電極部58の抵抗Rsは小さい。なお、破線αI、αII、αIIIは、電極部58の抵抗Rsが電極部58の厚さhに比例して減少し始める点を示している。以上のことから、膜厚が相対的に薄く抵抗値が低いb試料のような結果を得るためには、フィラメント41aの直径dが同じ場合、つまり、低抵抗状態の抵抗値が同じ場合、抵抗率ρの小さな電極材料を選択することが好ましい。また、電極部58の厚さhをフィラメント41aの直径の80以下にすることが好ましい。それにより、抵抗変化の制御性が向上し、結果的に、信頼性の高い抵抗変化素子が実現される。なお、ここでの抵抗率ρは、電極部58全体での抵抗率である。したがって、上記図2や図3のb試料の抵抗変化素子40の場合、下部電極51で言えば、下部電極51を構成する第1界面電極42と第1外側電極43の平均抵抗率ということができる。上部電極52で言えば、上部電極52を構成する第2界面電極46と第2外側電極47の平均抵抗率ということができる。本実施の形態の抵抗変化素子では、少なくとも下部電極51及び上部電極52のうちの少なくとも一方の電極を二層構造とし、抵抗変化素子との界面側の界面電極を酸化し難い電極とし、その外側の外側電極を低抵抗な電極としている。それにより、その電極での抵抗を抵抗変化素子フィラメントでの抵抗よりも十分に小さくすることができる。その結果、抵抗変化動作の制御性を向上させることができる。第2の実施の形態本発明の第2の実施の形態に係る不揮発性半導体記憶装置について説明する。図9は、本発明の第2の実施の形態に係る不揮発性半導体記憶装置の抵抗変化素子の構成例を模式的に示す断面図である。本実施の形態に係る抵抗変化素子40aは、第1の実施の形態の抵抗変化素子40と比較すると、下部電極51a及び上部電極52aの構成が第1の実施の形態の下部電極51及び上部電極52と相違している。以下では、相違点について主に説明する。抗変化素子40aは、抵抗値の変化で情報を記憶する。抵抗変化層41と、その両端に設けられた下部電極51a及び上部電極52aとを備えている。下部電極51aは、貴金属を含まない導電性材料で形成されているが、その内部に低効率傾斜を有している。すなわち、抵抗変化層41側の抵抗率が高く、第1配線54側の抵抗率が低くなるように設けられている。途中は、抵抗変化層41側から第1配線54側に向かって、抵抗率が高い値から低い値に遷移している。例えば、抵抗変化層41側が金属の窒化物であり、第1配線54側がその金属単体である。途中は、抵抗変化層41側から第1配線54側に向かって、金属中の窒素が高濃度から低濃度に遷移している。一例としては、抵抗変化層41側がTiNxであり、第1配線54側がTiである。途中は、抵抗変化層41側から第1配線54側に向かって、Ti1-XNXのXが0.5から0に遷移している。遷移の仕方は、連続的に変化しても良いし、複数のステップ状に変化しても良い。このとき、金属の窒化物は、抵抗変化層41に含まれる元素と比較して、相対的に抵抗率は高いが酸化され難い材料である。すなわち、下部電極51aのうちの抵抗変化層41に接する側は、第1の実施の形態における第1界面電極42とみることができる。一方、金属単体は、その金属の窒化物と比較して、相対的に抵抗率が低い材料である。すなわち、下部電極51aのうち第1配線54に接する側は、第1の実施の形態における第1外側電極43とみることができる。従って、下部電極51aは、第1界面電極42及び第1外側電極43で構成された、抵抗率傾斜を有する疑似的な二層構造とみることもできる。ただし、この場合、第1界面電極42及び第1外側電極43は、いずれも膜中の組成が均一でなく段階的に変化している。下部電極51aの材料は、第1の実施の形態に既述したように、貴金属を含まない導電性材料であり、かつ抵抗変化層41に含まれる元素と比較して酸化され難い材料である。第1の実施の形態に既述した材料を用いることができる。ただし、本実施の形態では、金属とその窒化物、酸化物、炭化物を用いる。特に、遷移金属とその窒化物を用いることが好ましい。例えば、TiとTiNx、TaとTaNx、WとWNxなどである。下部電極51aの製造は、例えば、下部電極51aに用いる金属膜のうちの抵抗変化層41に接する側を窒化する方法が考えられる。第1の実施の形態に既述したように、第1界面電極42は薄くても良いからである。あるいは、下部電極51aに用いる金属膜をスパッタ法などにより成膜しつつ、抵抗変化層41に接する側に近づくに連れて窒素ガスを導入し、増加させて金属の窒化物膜とする方法が考えられる。その他については、第1の実施の形態の第1界面電極42及び第1外側電極43と同様である。上部電極52aは、第1の実施の形態と同じであっても良いし、好ましくは下部電極51aと同じ構成を有していてもよい。下部電極51aと同じ構成とする場合、下部電極51aに用いる金属の窒化物膜を、窒素ガスを用いたスパッタ法などにより成膜しつつ、抵抗変化層41に接する側から遠ざかるに連れて窒素ガスを減少させ、最終的に停止して金属膜とする方法が考えられる。この場合にも、第1の実施の形態と同様の効果を得ることができる。また、各電極として、二つの層を積層しなくて良いので、製造プロセスが容易化される。第3の実施の形態本発明の第3の実施の形態に係る不揮発性半導体記憶装置について説明する。図10は、本発明の第3の実施の形態に係る不揮発性半導体記憶装置の構成例を示す断面図である。本実施の形態に係る不揮発性半導体記憶装置1は、第1の実施の形態の抵抗変化素子40又は第2の実施の形態の抵抗変化素子40aを含んだメモリセル70を備えている。なお、この図において、電流電圧の供給印加を行う回路の記載を省略している以下同じ。不揮発性半導体記憶装置1は、複数の第1配線54と、複数の第2配線55と、複数の第3配線図示されずと、複数のメモリセル70とを具備している。ただし、この図においては、一つのメモリセル70及びその周辺部を示しているため、第1配線54、第2配線55及びメモリセル70は、それぞれ一つ示している。複数の第1配線54は、ビット線となる配線であり、例えば互いに平行にX方向に延在している。複数の第2配線55は、接地されている配線であり、例えば互いに平行にX方向に延在している。複数の第3配線図示されずは、ワード線になる配線であり、例えば互いに平行にY方向に延在している。複数のメモリセル70は、複数の第1配線54と複数の第3配線図示されずとの交点の各々に対応して設けられている。メモリセル70は、トランジスタ50と、抵抗変化素子40又は40aとを備えている。トランジスタ50は、制御トランジスタであり、MOSトランジスタに例示される。p型の単結晶シリコンからなる半導体基板11の表面領域に設けられている。ゲート50aとゲート絶縁層50bとソース50cとドレイン50dとを備えている。トランジスタ50上には、それを覆うように層間絶縁層71が設けられている。抵抗変化素子40又は40aは、層間絶縁層71上に設けられている。下部電極51、抵抗変化層41及び上部電極52を備え、第1の実施の形態又は第2の実施の形態に記載のとおりである。例えば、下部電極51及び上部電極52はTiNxとWの積層構造である。例えば、抵抗変化層41はZrOxである。下部電極51は、層間絶縁膜71を貫通するコンタクトビア61により、ドレイン50dに接続されている。抵抗変化素子40及び層間絶縁層71上には、それらを覆うように層間絶縁膜72が設けられている。第1配線54は、層間絶縁層71、72を貫通するコンタクトビア63により、ソース50cに接続されている。第2配線55は、層間絶縁層72に設けられたビア62により、上部電極52に接続されている。第3配線図示されずは、メモリセル70の近傍でゲート50aに接続されている。なお、上述した制御トランジスタトランジスタ50は、n型電界効果トランジスタnFETである。ただし、p型電界効果トランジスタpFETであっても良い。ゲート絶縁層50bは、例えば、SiO2酸化シリコンから構成すればよい。例えば、半導体基板11の表面を熱酸化することで形成できる。ただし、HfOx酸化ハフニウム、ZrOx酸化ジルコニウム、及びAlOx酸化アルミニウムなどの金属酸化物から構成してもよい。また、シリケートや窒化物であってもよく、これらの積層構造であっても良い。ゲート50aは、例えば、リンが添加されたポリシリコンで構成することができる。ただし、メタルゲートやシリサイドゲートであってもよい。下部電極51及び上部電極52は、例えば、膜厚2nmのTiNxと膜厚5nmのWの積層構造で構成することができる。ただし、前述したように、各電極は、第1の実施の形態において記述された材料を用いることもできる。また、抵抗変化層41は、層厚10nmのZrOxで構成することができる。ただし、第1の実施の形態において記述された材料を用いることもできる。次に、図10に記載の不揮発性半導体記憶装置1の動作方法抵抗変化素子40、40aの動作方法について説明する。まず、Formingを行うため、例えば、ゲート50aに正の電圧を印加してトランジスタ50をオンの状態とし、第1配線54に正の電圧を印加して下部電極51に正の電圧を印加し、抵抗変化層41を低抵抗化する。このとき、ゲート50aに印加する電圧を調整して、トランジスタ50により電流制限がかかるようにし、抵抗変化層41が所望の抵抗値になるようにする。なお、Formingは、第1配線54の替わりに第2配線55に電圧を印加してもよい。Forming後に低抵抗状態と高抵抗状態とを切り替えるときにも、トランジスタ50がオンの状態で、第1配線54に所定の電圧の正の電圧を印加する。低抵抗状態から高抵抗状態に抵抗変化をさせるときには、第1配線54に、低抵抗状態への抵抗変化をさせるときよりも低い電圧を印加する。ゲート50aに印加する電圧を調整し、トランジスタ50による電流制限がかからないようにする。一方、高抵抗状態から低抵抗状態に抵抗変化をさせるときには、第1配線54に、高抵抗状態への抵抗変化をさせるときよりも高い電圧を印加する。そのとき、ゲート50aに印加する電圧を調整し、トランジスタ50による電流制限がかかるようにし、抵抗変化層41が所望所定の抵抗値になるようにする。なお高抵抗状態から低抵抗状態へ抵抗変化をさせるときには、第1配線54の替わりに第2配線55に正の電圧を印加しても良い。次に、不揮発性半導体記憶装置1の製造方法について説明する。図11A~図11Fは、本発明の第3の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。まず、図11Aに示すように、半導体基板11の上にゲート絶縁層50b及びゲート50aを形成する。例えば、SiO2酸化シリコン膜及びp-dopedpoly-Siリン添加ポリシリコン膜を堆積し、これらの膜を公知のフォトリソグラフィ技術及びエッチング技術を用いてパターニングする。それにより、ゲート絶縁層50b及びゲート50aを形成する。次に、図11Bに示すように、ゲート50aをマスクとし、2×1015cm-2設定値でPリンをイオン注入することで、ソース50c及びドレイン50bを形成する。次に、図11Cに示すように、半導体基板11の全面にSiO2酸化シリコンを堆積し、この堆積膜の表面をCMPChemicalMechanicalPolishing法により平坦化して層間絶縁層71を形成する。次に、層間絶縁層71に、公知のフォトリソグラフィ技術及びエッチング技術を用いてドレイン50dに到達するコンタクトホールを形成する。続いて、TiNx窒化チタン及びWタングステンを積層してコンタクトホール内を充填する。その後、CMP法を用いて層間絶縁層71上の積層膜を除去し、コンタクトビア61を形成する。次に、図11Dに示すように、コンタクトビア61を形成した層間絶縁層71上にWタングステン層を5nm、TiNx窒化チタン層を5nm、ZrOx酸化ジルコニウム層を10nm、TiNx窒化チタン層を5nm及びWタングステン層を5nmを順次堆積し、これらを公知のフォトリソグラフィ技術及びエッチング技術によりパターニングする。それにより、下部電極51、抵抗変化層41、及び上部電極52より構成された抵抗変化素子40を形成する。次に、図11Eに示すように、抵抗変化素子40及び層間絶縁層71を覆うように、SiO2酸化シリコンを堆積し、この堆積膜の表面をCMP法により平坦化して層間絶縁層72を形成する。次に、図11Fに示すように、公知のフォトリソグラフィ技術及びエッチング技術を用いたパターニングにより、層間絶縁層72及び層間絶縁層71に、ソース50cに到達する貫通孔および上部電極52に到達する貫通孔を形成する。次いで、TiN窒化チタン及びWタングステンを堆積し、これらで貫通孔内を充填する。この後、CMP法を用いて表面を平坦化するとともに、貫通孔以外の窒化チタンおよびタングステンを除去する。それにより、コンタクトビア63およびビア62を形成する。その後、層間絶縁層72の上にTiNx窒化チタン及びAlアルミニウムを堆積し、これら堆積膜を公知のフォトリソグラフィ技術及びエッチング技術によりパターニングすることで、第1配線54及び第2配線55を形成する。上述したように製造された不揮発性半導体記憶装置1では、上記第1の実施の形態又は第2の実施の形態に係る抵抗変化素子40又は40aを、トランジスタ50のドレイン50dに接続して構成している。そのためメモリセル70の占める面積がトランジスタ50の占める面積のみとなるので、高集積化に有利である。また、不揮発性半導体記憶装置1では、初期リークが小さく、安定した抵抗変化動作を実現可能という本発明の特徴に加えて、Formingのための電圧印加時や高抵抗から低抵抗への抵抗変化時に、トランジスタ50のゲート電圧によって電流制御できるため、低バラツキの抵抗変化動作を実現できる。第4の実施の形態本発明の第4の実施の形態に係る不揮発性半導体記憶装置について説明する。図12は、本発明の第4の実施の形態に係る不揮発性半導体記憶装置の構成例を模式的に示す斜視図である。不揮発性半導体記憶装置1Aは、抵抗変化型不揮発メモリReRAMであり、複数のビット線13と、複数のワード線20と、複数のメモリセル10とを具備している。なお、この図において、電流電圧の供給印加を行う回路の記載を省略している。複数のビット線13は、互いに平行にX方向に延在している。複数のビット線13は、基板11に埋設されている。複数のワード線20は、互いに平行に、X方向とは垂直なY方向に延在している。ビット線13及びワード線20は、例えば、それぞれ第1、2の実施の形態における第1配線54及び第2配線55である。複数のメモリセル10は、複数のビット線13と複数のワード線20との交点の各々に設けられている。メモリセル10は、一端をビット線13に他端をワード線20にそれぞれ接続されている。メモリセル10は、直列接続されたダイオード15と抵抗変化部19とを備えている。すなわち、1D1R構造である。ダイオード15は、整流機能を有する。ビット線13上に設けられている。第1半導体層13と第2半導体層14とを含んでいる。第1半導体層13は、ビット線13に接して形成されている。第2半導体層14は、第1半導体層13の内部に埋設され、抵抗変化部19に接して形成されている。第1半導体層13及び第2半導体層14のうちの一方がアノードであり、他方がカソードである。抵抗変化部19は、抵抗値の変化で情報を記憶する。ダイオード15の上方に設けられている。抵抗変化部19は、第1、2の実施の形態における抵抗変化素子40、40aである。上部電極18と下部電極16と抵抗変化層17とを含んでいる。上部電極18は、ワード線20に接続されている。下部電極16は、ダイオード15に接続されている。抵抗変化層17は、上部電極18と下部電極16との間に設けられ、両電極に印加される電圧により、抵抗値を変化させる。下部電極16と抵抗変化層17と上部電極18とワード線20とは、この順に積層されている。上部電極18、下部電極16及び抵抗変化層17は、それぞれ第1の実施の形態における上部電極52、下部電極51及び抵抗変化層41であるか、又は、それぞれ第2の実施の形態における上部電極52a、下部電極51a及び抵抗変化層41である。すなわち、上部電極18及び下部電極16の少なくとも一方は、第1の実施の形態のように界面電極と外側電極の二層構造を有しているか、又は、第2の実施の形態のように抵抗率傾斜を有する疑似的な二層構造を有している。次に、不揮発性半導体記憶装置1Aの詳細について説明する。図13Aは、本発明の第4の実施の形態に係る不揮発性半導体記憶装置の構成例図12の平面図である。メモリセル10は、破線で示す領域である。この領域のX方向及びY方向の幅は、ワード線20及びビット線13の幅をいずれも最小加工寸法Fとすれば、いずれも2Fである。すなわち、メモリセル10の面積は、2F2=4F2であり、最小単位セル面積である。このように、このメモリセル10は、1D1R構造を有し、最小単位セル面積を可能にしている。図13B~図13Eは、それぞれ図13AにおけるI-I断面図、II-II断面図、III-III断面図、及びIV-IV断面図である。ただし、I-I断面はワード線20を含むyz断面である。II-II断面は、ワード線20を含まないyz断面である。III-III断面はビット線13を含むxz断面である。IV-IV断面はビット線13を含まないxz断面である。基板11は、第2導電型の半導体基板であり、p型Siシリコン基板に例示される。基板11は、複数の素子分離絶縁層12ShallowTrenchInsulator;STIを備えている。複数の素子分離絶縁層12は、互いに平行にX方向に延在している。ただし、素子分離絶縁層12の底面-z側の面は平坦である。一方、素子分離絶縁層12の上面z側の面は、ワード線20の直下図13B以外の部分では、上部が部分的に除去されて薄くなっている図13C。すなわち、素子分離絶縁層12は、ワード線20の配置の周期に対応して、膜厚が薄い部分と厚い部分とが交互に現れる図13E。素子分離絶縁層は、SiO2酸化シリコンに例示される。Y方向では、複数のビット線13は、複数の素子分離絶縁層12により分離されている。複数のビット線13は、基板11に接して形成されている。ビット線13の底面-z側の面は平坦である。一方、ビット線13の上面z側の面は、メモリセル10が無い部分では、基板11の上面素子分離絶縁層12の表面と同じ面にある図13C。しかし、メモリセル10が有る部分では、ダイオード15の第2半導体層14の分だけ凹んでいる薄くなっている;図13B。すなわち、ビット線13は、メモリセル10の配置の周期に対応して、膜厚が薄い部分と厚い部分とが交互に現れる図13D。ビット線13は、基板11と異なる第1導電型の半導体の配線であり、n型Siシリコンの配線に例示される。高濃度ドープ半導体例示:n型シリコンを用いることで、ビット線13の抵抗を低減することができる。ビット線13の膜厚方向の第1導電型濃度は、必ずしも均一である必要はなく、所定の濃度範囲に入っていればよい。ダイオード15の第1半導体層13は、ビット線13に含まれ、ビット線13におけるメモリセル10のある領域である図13D。第1半導体層13は、その領域のビット線13の少なくとも上部と実質的に同一である。すなわち、ビット線13少なくともその上部は、その領域において、第1半導体層13を兼ねている。第1半導体層13は、ビット線13と同じく、第1導電型であり、n型Siシリコンに例示される。第1半導体層13の膜厚方向の第1導電型濃度は、必ずしも均一である必要はなく、所定の濃度範囲に入っていればよい。ダイオード15の第2半導体層14は、ビット線13第1半導体層13の上部からその内部の途中まで伸びている図13D。第2半導体層14は、ビット線13第1半導体層13の凹部又は窪みに埋設されていると見ることもできる。すなわち、凹型形状を有する又は窪みを有する第1半導体層13の凹部又は窪みを埋めるように第2半導体層14が形成されている図13D。なお、図13Dの例では、第1半導体層13の凹部又は第2半導体層14の形状は、概ね直方体形状であるが、本実施の形態はこの例に限定されるものではない。すなわち、凹部又は第2半導体層14の形状は、第1半導体層13との接触面積接合面積を増加させるような他の形状を有していても良いし、その数は複数あっても良い。第2半導体層14は、それらの凹部又は窪みを埋めるように形成される。第2半導体層14は、第1導電型と異なる第2導電型であり、p型Siシリコンに例示される。第1導電型濃度及び第2半導体層14の膜厚方向の第2導電型濃度は、必ずしも均一である必要はなく、所定の濃度範囲に入っていればよい。第1半導体層13や第2半導体層14は、後述されるように基板11の半導体をそのまま利用して製造されることが好ましい。多結晶シリコンや選択エピタキシャル成長のシリコンの場合、既述のように、ダイオード15に流せる電流が制限されるおそれがあるからである。ダイオード15がこのような構成を有することにより、第2半導体層14は、その-Z方向の底面だけでなく、そのX方向の両側面においても第1半導体層13と接触することができる。従って、第1半導体層と第2半導体層とを単純に積層して平面で接触させている場合と比較して、第1半導体層13と第2半導体層14との接触面積を大きくすることができる。この接触面積は、ダイオード15における接合面積に対応する。したがって、上記構成により、ダイオード15の接合面積を増加させ得ることができ、ダイオード15に流すことが出来る電流を増加させることが可能となる。抵抗変化部19の下部電極16は、メモリセル10が有る部分において、基板11の上面素子分離絶縁層12の表面と同じ面にある図13B。抵抗変化層17と上部電極18とは、この順に積層されて、Y方向に延在している図13B。抵抗変化層17は、例えば膜厚10nm程度である。上部電極18及び下部電極16は、例えば膜厚20nm程度である。ワード線20は、抵抗変化層17及び上部電極18の上に積層されて、Y方向に延在している図13B。ワード線20、ビット線13及びメモリセル10を覆うように、層間絶縁層21が形成されている。層間絶縁層21の上部は平坦化されている。上記構成を有することにより、本実施の形態に係る不揮発性半導体記憶装置1Aでは、メモリセル10が1D1R構造を有し、最小単位セル面積4F2で構成することができる。その結果、高集積化を図ることができる。また、埋め込みビット線13は高濃度ドープ半導体を用いているので、その抵抗を低減することができる。その結果、動作速度を向上させることができる。また、第1半導体層13と第2半導体層14との接触面積を大きくすることができる。その結果、ダイオード15の接合面積を増加させ得ることができ、ダイオード15に流すことが出来る電流を増加させることが可能となる。次に、本発明の第4の実施の形態に係る不揮発性半導体記憶装置の製造方法について説明する。図14A~図14Hは、本発明の第4の実施の形態に係る不揮発性半導体記憶装置の製造方法を模式的に示す斜視図である。まず、図14Aに示すように、基板11として、第2導電型半導体基板であるp型Siシリコン基板を準備する。次に、図14Bに示すように、この基板11に、互いに平行にX方向に延在する複数の素子分離絶縁層12例示:SiO2酸化シリコンを形成する。それにより、その複数の素子分離絶縁層12の間に、短冊状の複数の半導体領域11pが形成される。半導体領域11pは、素子分離絶縁層12の間にp型シリコンが露出した領域である。その複数の半導体領域11pは、互いに平行にX方向に延在する。続いて、図14Cに示すように、その複数の半導体領域11pの上部をエッチバックする。それにより、その複数の素子分離絶縁層12の間に、短冊状の複数の凹構造11qが形成される。凹構造11qは、底面が半導体領域11pの上面、側面が素子分離絶縁層12の側面である。その複数の凹構造11qは、互いにX方向に延在する。その後、図14Dに示すように、その複数の半導体領域11pに、第1導電型の不純物で相対的に深くイオン注入を行う。それにより、半導体領域11pの深部に、第1導電型の第1イオン注入層13aが形成される。例えば、n型不純物のPリンイオンを含むイオン種を相対的に深くイオン注入して、深部を第1イオン注入層13aとしてのn型Siシリコン層とする。続けて、その複数の半導体領域11pに、第2導電型の不純物で相対的に浅くイオン注を行う。それにより、半導体領域11pの浅部に、第2導電型の第2イオン注入層14aが形成される。例えば、p型不純物のBボロンイオンを含むイオン種を相対的に浅くイオン注入して、浅部を第2イオン注入層14aとしてのp型Siシリコン層とする。その結果、後段の工程でダイオード15となるpn接合構造が形成される。第1イオン注入層13aは、後段の工程でビット線13となる。次に、図14Eに示すように、基板11の全面を覆うように下部電極膜16aを成膜する。例えば、下部電極膜16aとしてWタングステン層を5nm及びTiNx窒化チタン層を5nm、この順に積層する。それにより、複数の素子分離絶縁層12及び複数の凹構造11q半導体領域11pの第2イオン注入層14aが下部電極膜16aで覆われる。続いて、図14Fに示すように、複数の素子分離絶縁層12をストッパーとして、CMPCMP:ChemicalMechanicalPolishingにより平坦化処理を行う。それにより、複数の半導体領域11pの上部凹構造11qを埋めるように複数の下部電極膜16aの埋め込み構造が形成される。その後、図14Gに示すように、複数の素子分離絶縁層12及び埋め込まれた複数の下部電極膜16aを覆うように抵抗変化層膜17a、上部電極膜18a、及び、ワード線膜20aをこの順に成膜する。例えば、抵抗変化層膜17aとしてZrOx酸化ジルコニウム層を10nm、上部電極膜18aとしてTiNx窒化チタン層及びWタングステン層をこの順にそれぞれ5nm、及び、ワード線膜20aとしてTaNx窒化タンタル層及びCu銅層をこの順に、それぞれ成膜する。次に、図14Hに示すように、複数の第2イオン注入層14aをエッチングストッパーとして、Y方向に複数のワード線20が延在するように、ワード線膜20a、上部電極膜18a、抵抗変化層膜17a、複数の下部電極膜16a及び複数の素子分離絶縁層12をエッチングして、ワード線20と、その下方に上部電極18、抵抗変化層17及び下部電極16とを形成する。それにより、ワード線20下の、埋め込まれた下部電極16、抵抗変化層17及び上部電極18が抵抗変化部19となる。続いて、図14Iに示すように、第2イオン注入層14aのうちの露出した部分を、第1導電型の不純物でイオン注入する。それにより、第2イオン注入層14aのうちの露出した部分が第1導電型になり、第2イオン注入層14aのうちの露出していない部分下部電極16で覆われた部分が第2導電型のままとなる。例えば、n型不純物のPリンイオンを含むイオン種を第2イオン注入層14aの露出した部分にイオン注入して第2イオン注入層14aの露出部分をn型Siシリコン層とし、第2イオン注入層14aのうちの非露出部分をp型Siシリコン層のままとする。その結果、第2イオン注入層14aのうちのイオン注入された部分及び第1イオン注入層13aが、ダイオード15の第1導電型の第1半導体層13となる。この第1半導体層13は、ビット線13兼ねている。一方、第2イオン注入層14aのうちの露出していない部分が、ダイオード15の第2導電型の第2半導体層14となる。その後、基板11の全面を覆うように酸化シリコンのような層間絶縁膜図示されずを形成する。そして、CMPにより平坦化処理を行う。それにより、図13A~図13Eに示すような不揮発性半導体記憶装置1を製造することができる。上記のように、本実施の形態では、下部電極16直下の第2イオン注入層14a第2導電型を除く、その両側の第2イオン注入層14aをイオン注入により第1導電型の第1イオン注入層13aに変える図14I。その結果、ダイオード15の第2半導体層14は、第1半導体層13ビット線13の凹部又は窪みに埋設される。ダイオード15をこのように製造することにより、第1半導体層13と第2半導体層14とを単純に積層させて平面で接触させている場合と比較して、第1半導体層13と第2半導体層14との接触面積を大きくすることができる。すなわち、ダイオード15の接合面積を増加させ得ることができ、ダイオード15に流すことが出来る電流を増加させることが可能となる。更に、下部電極16直下を除いた第2イオン注入層14aを高濃度ドープの第1導電型にすることにより、埋め込みビット線13の抵抗も低減することが可能となる。上記製造方法により、抵抗変化部を格子状の配線で挟む構造での位置合わせが、図14Hの工程の1回だけになる。従って、位置合わせ精度を考慮したマージンが不要となる。すなわち、ビット線13とワード線20との間に自己整合的にメモリセル10を形成することが可能となる。その結果、メモリセルのサイズを4F2の最小単位セルを実現することができる。本実施の形態により、第1、2の実施の形態と同様の効果を得ることができる。加えて、本実施の形態により、メモリセル10の微細化にも拘わらず、ダイオード15のpn接合面積を相対的に広くすることができる。それにより、メモリセル10を微細化しても、メモリセル10に十分な電流を流すことができ、抵抗変化動作が可能となる。また、クロスポイント型のメモリセル10の構造を自己整合的に形成でき、メモリセルとして最小単セルを実現することができる。更に、高濃度ドープ半導体を用いることで、ビット線13の抵抗を低減することができる。以上説明された各不揮発性半導体記憶装置や各抵抗変化素子は、不揮発性メモリ例示:ReRAMのような大容量不揮発メモリとして用いる場合だけでなく、アンチヒューズ、マスクROMReadOnlyMemory、FPGAField-ProgrammableGateArray、メモリ混載型システムLSILargeScaleIntegration、ロジック混載型メモリのような半導体装置に適用することができる。本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形又は変更され得ることは明らかである。また、各実施の形態に用いられた技術は、その実施の形態での適用に限定されず、技術的矛盾が発生しない限り、他の実施の形態においても適用が可能である。