第1導電形のドレイン層と、前記ドレイン層上に形成され、実効的な不純物濃度が前記ドレイン層の実効的な不純物濃度より低い第1導電形のドリフト領域と、前記ドリフト領域上に選択的に形成された第2導電形のベースと、前記ベース上に選択的に形成された第1導電形のソース領域と、前記ドリフト領域、前記ベース及び前記ソース領域上に設けられ、相互に間隔をあけて配置された複数のゲートと、前記ソース領域上における前記複数のゲートの間に配置された第1の層間絶縁膜と、前記第1の層間絶縁膜及び前記ゲート上に設けられたゲート配線膜と、前記ゲート配線膜上に設けられた第2の層間絶縁膜と、前記第2の層間絶縁膜、前記ゲート配線膜及び前記第1の層間絶縁膜内における前記ゲートの相互間に形成されたコンタクトホールを埋めるとともに、前記第2の層間絶縁膜上に形成され、前記ソース領域に共通接続された配線膜と、前記ゲート配線膜と前記コンタクトホール内の前記配線膜との間に配置された絶縁膜と、を備え、前記ゲートは、ゲート電極と、前記ゲート電極と前記ドリフト領域、前記ベース及び前記ソース領域との間に配置されたゲート絶縁膜と、を有し、前記ゲート配線膜は、前記複数のゲートの前記ゲート電極に電気的に共通接続されており、前記ゲート電極及び前記ゲート配線膜と前記コンタクトホール内の前記配線膜とは、前記第1の層間絶縁膜及び前記絶縁膜によって絶縁されていることを特徴とする半導体装置。第1導電形のドレイン層と、前記ドレイン層上に形成され、実効的な不純物濃度が前記ドレイン層の実効的な不純物濃度より低い第1導電形のドリフト領域と、前記ドリフト領域上に形成された第2導電形のベースと、前記ベース上に形成された第1導電形のソース領域と、前記ソース領域及び前記ベースを貫通し、前記ドリフト領域に到達する複数の孔の内部に形成され、一部は前記ソース領域上に設けられ、相互に間隔をあけて配置された複数のゲートと、前記ソース領域上における前記複数のゲートの間に配置された第1の層間絶縁膜と、前記第1の層間絶縁膜及び前記ゲート上に設けられたゲート配線膜と、前記ゲート配線膜上に設けられた第2の層間絶縁膜と、前記第2の層間絶縁膜、前記ゲート配線膜及び前記第1の層間絶縁膜内における前記ゲートの相互間に形成されたコンタクトホールを埋めるとともに、前記第2の層間絶縁膜上に形成され、前記ソース領域に共通接続された配線膜と、前記ゲート配線膜と前記コンタクトホール内の前記配線膜との間に配置された絶縁膜と、を備え、前記ゲートは、ゲート電極と、前記ゲート電極と前記ドリフト領域、ベース及び前記ソース領域との間に配置されたゲート電極と、を有し、前記ゲート配線膜は、前記複数のゲートの前記ゲート電極に電気的に共通接続されており、前記ゲート電極及び前記ゲート配線膜と前記コンタクトホール内の前記配線膜とは、前記第1の層間絶縁膜及び前記絶縁膜によって絶縁されていることを特徴とする半導体装置。前記ゲート配線膜及び前記ゲート電極は、シリコンからなることを特徴とする請求項1または2に記載の半導体装置。前記ゲートの形状は、四角柱であることを特徴とする請求項1~3のいずれか1つに記載の半導体装置。前記複数のゲートは、前記四角柱の対向する2つの側面に垂直な方向に等間隔に配置され、他の対向する2つの側面に垂直な方向に等間隔に配置されることを特徴とする請求項4記載の半導体装置。前記複数のゲートは、前記四角柱の対向する2つの側面に垂直な方向に沿って周期的に一列に配列されたゲートの集まりからなる列が複数本配列された配置とされ、前記複数本の列は、前記四角柱の他の2つの側面に垂直な方向に沿って周期的に配列され、一の前記列におけるゲートの位置は、前記一の列の隣の前記列におけるゲートの位置に対して、前記列における前記ゲートの配列周期の半分の長さだけずれていることを特徴とする請求項4記載の半導体装置。前記ゲートの形状は、六角柱であることを特徴とする請求項1~3のいずれか1つに記載の半導体装置。前記複数のゲートは、前記六角柱の対向する2つの側面に垂直な方向に等間隔に配置され、他の対向する2つの側面に垂直な方向に等間隔に配置されたことを特徴とする請求項7記載の半導体装置。前記ゲートの形状は、三角柱であることを特徴とする請求項1~3のいずれか1つに記載の半導体装置。前記複数のゲートは、前記三角柱の1つの側面に平行な方向に等間隔で配置され、他の側面に平行な方向に等間隔で配置されたことを特徴とする請求項9記載の半導体装置。前記ソース領域、ベース、ドリフト領域及びドレイン層は、シリコンからなり、前記ソース領域の上面に形成されたシリサイドをさらに備えたことを特徴とする請求項1~10のいずれか1つに記載の半導体装置。前記絶縁膜は、前記ゲート配線膜に含まれる元素の酸化物を含むことを特徴とする請求項1~11のいずれか1つに記載の半導体装置。前記ゲートの直下領域の間に形成された前記ソース領域を上から見た形状は、格子状であり、前記配線膜における前記コンタクトホールの内部に配置された部分は、前記格子状を構成する格子の交差領域で前記ソース領域に接続されていることを特徴とする請求項1~12のいずれか1つに記載の半導体装置。第1導電形のドレイン層上に実効的な不純物濃度が前記ドレイン層の実効的な不純物濃度よりも低い第1導電形のドリフト領域が形成された半導体基板上に絶縁膜を形成する工程と、前記絶縁膜上に導電膜を形成する工程と、前記導電膜及び前記絶縁膜をエッチングして、前記半導体基板上に前記導電膜からなるゲート電極及び前記絶縁膜からなるゲート絶縁膜を含むゲートを複数形成する工程と、前記複数のゲートをマスクとして前記半導体基板の上層部分に不純物を導入して、第2導電形のベースを形成する工程と、各前記ゲートの全側面上に、側壁絶縁膜を形成する工程と、前記複数のゲート及び前記側壁絶縁膜をマスクとして前記ベースの上層部分に不純物を導入して、第1導電形のソース領域を形成する工程と、前記半導体基板上に前記複数のゲートの間を埋める第1の層間絶縁膜を形成する工程と、前記複数のゲート、前記側壁絶縁膜及び前記第1の層間絶縁膜上に、前記複数のゲートの上面に露出している前記ゲート電極に電気的に接続されるゲート配線膜を形成する工程と、前記ゲート配線膜上に第2の層間絶縁膜を形成する工程と、前記第2の層間絶縁膜、前記ゲート配線膜及び前記第1の層間絶縁膜に、前記ソース領域に到達するコンタクトホールを形成する工程と、前記コンタクトホールの内面における前記ゲート配線膜が露出している部分に露出絶縁膜を形成する工程と、前記半導体基板上に、前記コンタクトホールを埋め込み、前記ソース領域に電気的に接続されるように配線膜を形成する工程と、を備えたことを特徴とする半導体装置の製造方法。第1導電形のドレイン層上に実効的な不純物濃度が前記ドレイン層の実効的な不純物濃度より低い第1導電形のドリフト領域が形成された半導体基板に複数の孔を形成する工程と、前記複数の孔の内面上及び前記半導体基板の上面上に絶縁膜を形成する工程と、前記絶縁膜上に、前記孔を埋めるように、導電層を形成する工程と、前記導電膜における前記孔の内部及び前記孔の直上域以外の部分を除去してゲート電極を形成し、前記ゲート電極における前記半導体基板の上面上の部分からなるゲートを複数形成する工程と、前記絶縁膜における前記孔の内面上以外の部分を除去してゲート絶縁膜を形成する工程と、前記複数のゲートをマスクとして前記半導体基板の上層部分に不純物を導入して、第2導電形のベースを形成する工程と、前記複数のゲートをマスクとして前記第3の不純物領域の上層部分に不純物を導入して、第1導電形のソース領域を形成する工程と、前記半導体基板上に前記複数のゲートの間を埋める第1の層間絶縁膜を形成する工程と、前記複数のゲート及び前記第1の層間絶縁膜上に、前記複数のゲートの上面に露出している前記ゲート電極に電気的に接続されるゲート配線膜を形成する工程と、前記ゲート配線膜上に第2の層間絶縁膜を形成する工程と、前記第2の層間絶縁膜、前記ゲート配線膜及び前記第1の層間絶縁膜に、前記ソース領域に到達するコンタクトホールを形成する工程と、前記コンタクトホールの内面における前記ゲート配線膜が露出している部分に露出絶縁膜を形成する工程と、前記半導体基板上に、前記コンタクトホールを埋め込み、前記ソース領域に電気的に接続されるように配線膜を形成する工程と、を備えたことを特徴とする半導体装置の製造方法。前記半導体基板をシリコン基板とし、前記ソース領域の上面にシリサイドを形成する工程をさらに備えたことを特徴とする請求項14または15に記載の半導体装置の製造方法。前記露出絶縁膜を形成する工程において、前記コンタクトホールの内面に露出した前記ゲート配線膜を酸化して前記露出絶縁膜を形成することを特徴とする請求項14~16のいずれか1つに記載の半導体装置の製造方法。前記ゲートの直下領域の間に形成されたソース領域を上から見た形状を格子状とし、前記コンタクトホール内の配線膜を、前記格子状を構成する格子の交差領域で前記ソース領域に接続することを特徴とする請求項14~17のいずれか1つに記載の半導体装置の製造方法。実施形態によれば、高集積化を図ることができる半導体装置及びその製造方法を提供する。実施形態に係る半導体装置は、第1導電形のドレイン層と、前記ドレイン層上に形成され、実効的な不純物濃度が前記ドレイン層の実効的な不純物濃度より低い第1導電形のドリフト領域と、前記ドリフト領域上に選択的に形成された第2導電形のベースと、前記ベース上に選択的に形成された第1導電形のソース領域と、前記ドリフト領域、ベース及びソース領域上に設けられ、相互に間隔をあけて配置された複数のゲートと、前記ソース上における前記複数のゲートの間に配置された第1の層間絶縁膜と、前記第1の層間絶縁膜及び前記ゲート上に設けられたゲート配線膜と、前記ゲート配線膜上に設けられた第2の層間絶縁膜と、前記第2の層間絶縁膜、前記ゲート配線膜及び前記第1の層間絶縁膜内における前記ゲートの相互間に形成されたコンタクトホールを埋めるように、前記第2の層間絶縁膜上に形成され、前記ソース領域に共通接続された配線膜と、前記ゲート配線膜と前記コンタクトホール内の前記配線膜との間に配置された絶縁膜と、を備える。前記ゲートは、ゲート電極と、前記ゲート電極と前記ドリフト領域、ベース及び前記ソース領域との間に配置されたゲート絶縁膜と、を有する。前記ゲート配線膜は、前記複数のゲートの前記ゲート電極に電気的に共通接続されており、前記ゲート電極及び前記ゲート配線膜と前記コンタクトホール内の前記配線膜とは、前記第1の層間絶縁膜及び前記絶縁膜によって絶縁されている。また、実施形態に係る半導体装置の製造方法は、第1導電形のドレイン層上に実効的な不純物濃度が前記ドレイン層の実効的な不純物濃度よりも低い第1導電形のドリフト領域が形成された半導体基板上に絶縁膜を形成する工程と、前記絶縁膜上に導電膜を形成する工程と、前記導電膜及び前記絶縁膜をエッチングして、前記半導体基板上に前記導電膜からなるゲート電極及び前記絶縁膜からなるゲート絶縁膜を含むゲートを複数形成する工程と、前記複数のゲートをマスクとして前記半導体基板の上層に不純物を導入して、第2導電形のベースを形成する工程と、前記複数のゲートにおける周囲の側面上に側壁絶縁膜を形成する工程と、前記複数のゲート及び前記側壁絶縁膜をマスクとして前記ベースの上層に不純物を導入して、第1導電形のソース領域を形成する工程と、前記半導体基板上に前記複数のゲートの間を埋める第1の層間絶縁膜を形成する工程と、前記複数のゲート、前記側壁絶縁膜及び前記第1の層間絶縁膜上に、前記複数のゲートの上面に露出している前記ゲート電極に電気的に接続されるゲート配線膜を形成する工程と、前記ゲート配線膜上に第2の層間絶縁膜を形成する工程と、前記第2の層間絶縁膜、前記ゲート配線膜及び前記第1の層間絶縁膜に、前記ソース領域に到達するコンタクトホールを形成する工程と、前記コンタクトホールの内面における前記ゲート配線膜が露出している部分に露出絶縁膜を形成する工程と、前記半導体基板上に、前記コンタクトホールを埋め込み、前記ソース領域に電気的に接続されるように配線膜を形成する工程と、を備える。第1の実施形態以下、図面を参照しつつ、本発明の実施形態について説明する。先ず、第1の実施形態について説明する。図1は、第1の実施形態に係る半導体装置を例示する模式斜視図であり、図2は、第1の実施形態に係る半導体装置を例示する模式断面図であり、図1に示すA-A’面による模式断面図であり、図3は、第1の実施形態に係る半導体装置を例示する模式断面図であり、図1に示すB-B’面による模式断面図である。図1~図3に示すように、半導体装置1は、半導体基板、例えばシリコン基板10と、ゲート11と、側壁絶縁膜15と、層間膜18と、ゲート配線膜19と、層間絶縁膜20と、露出絶縁膜22と、配線膜23と、コンタクト31とを有する。シリコン基板10は、ドレイン層基板24と、ドリフト領域32と、ベース28と、ソース領域16と、シリサイド17とを有する。ゲート11は、ゲート酸化膜12とゲート電極13とを有する。先ず、シリコン基板10とゲート11の位置関係について説明する。シリコン基板10上には、複数個のゲート11が、島状に分離して設けられている。ゲート11は、底面及び上面を正方形とする正四角柱の形状とされている。図1~図3は、半導体装置1を切断して示している。図3には、ゲート11が4個のみ示されているが、これに限らない。しかしながら、実際の半導体装置1においては、図に示された構造が繰り返されており、数十万個から数十億個が設けられていてもよい。以下、説明の便宜上、シリコン基板10の上面に平行な方向であって、相互に直交する2方向を、X方向及びY方向とする。また、シリコン基板10の上面に直交する方向をZ方向とする。また、シリコン基板10の上面に平行な方向であって、X軸及びY軸から45度の方向をW方向として示す。また、図3においては、図示の横方向をX方向、縦方向をY方向とする。図3に示すように、複数個のゲート11は、正四角柱の対向する2つの側面に垂直な一方向、例えば、X方向に等間隔に配置されている。また、一方向に等間隔に配置されたゲート11のそれぞれにおいて、一方向に直交する方向、例えば、Y方向に等間隔にゲート11が配置されている。したがって、ゲート11は、シリコン基板10上にマトリックス状に配置されている。次に、ゲート11について説明する。ゲート11は、ゲート絶縁膜として、例えば、シリコン酸化膜12を最下部に有する。シリコン酸化膜12はシリコン基板10と接している。シリコン酸化膜12上には、ゲート電極13が設けられている。ゲート電極13の材料として、例えば、ボロンやリンを添加したポリシリコンによって形成されている。本実施形態において、ゲート11は、シリコン酸化膜12とゲート電極13を含んでいる。次に、シリコン基板10について説明する。シリコン基板10の下層には、ドレイン層24が設けられている。ドレイン層24には、不純物として、例えばリンが導入されて、n形とされている。シリコン基板10におけるドレイン層24の上には、ドリフト領域32が設けられている。ドリフト領域32には、例えば、リンPが導入されて、n形とされている。ドリフト領域32における実効的な不純物濃度は、ドレイン層24の実効的な不純物濃度より低い。なお、本明細書において実効的な不純物濃度とは、半導体材料の導電に寄与する不純物の濃度をいい、例えば、半導体材料にドナーとなる不純物とアクセプタとなる不純物の双方が含有されている場合には、活性化した不純物のうち、ドナーとアクセプタの相殺分を除いた分の濃度をいう。シリコン基板10におけるドリフト領域32上には、ベース28が選択的に形成されている。ベース28には、不純物として、例えばボロンが導入されて、p形とされている。ベース28上には、ソース領域16が選択的に形成されている。ソース領域16には、不純物として、例えばリンが導入されて、n形とされている。ソース領域16は、シリコン基板10におけるゲート11の直下領域の間に形成されている。したがって、ソース領域16はシリコン基板10上から見て格子状の形状とされている。シリコン基板10の上面におけるソース領域16の外縁は、シリコン酸化膜12の直下まで拡がっている。また、ソース領域16の下面及び側面を覆うように、ベース28が形成されている。シリコン基板10の上面におけるベース28の外縁は、シリコン酸化膜12の直下まで拡がっている。ベース28には、不純物、例えばボロンが導入されている。ゲート11におけるシリコン酸化膜12は、シリコン基板10の上面におけるソース領域16、ベース28及びドリフト領域32の端部に接するように設けられている。シリコン基板10の下面上には、ドレイン配線膜40が設けられている。ドレイン配線膜40は、ドレイン領域24と接している。次に、半導体装置1について、前述した以外の構成を説明する。ゲート11の4つの側面上には、側壁絶縁膜15が形成されている。側壁絶縁膜15は、例えばシリコン酸化膜を含む。ソース領域16の上面のうち、側壁絶縁膜15によって覆われていない領域には、シリサイド17が形成されている。シリサイド17として、例えば、チタンシリサイド、コバルトシリサイド、タングステンシリサイド及びニッケルシリサイドを含む。シリコン基板10の上面上における側壁絶縁膜15で囲まれたゲート11の相互間には、層間膜18が設けられている。層間膜18として、例えば、USGUndopeSilicateGlass:アンドープ珪酸塩ガラス膜、BPSGBoronPhosphorousSilicateGlass:ボロンリン添加珪酸塩ガラス膜、PSGPhosphorousSilicateGlass:リン添加珪酸塩ガラス及びシリコン酸化膜によって形成されている。層間膜18の上面はゲート11及び側壁絶縁膜15の上面と一致している。ゲート11、側壁絶縁膜15及び層間膜18の上面上には、ゲート配線膜19が設けられている。ゲート配線膜19は導電性材料によって形成されており、例えば、ボロン又はリン等の不純物が高濃度で添加されたポリシリコンによって形成されている。ゲート配線膜19は、半導体装置1のほぼ全領域に設けられた連続膜であり、ゲート11の上部に設けられたゲート電極13と電気的に共通接続されている。ゲート配線膜19上には、層間絶縁膜20が形成されている。層間絶縁膜20は、例えばUSG膜によって形成されている。層間膜18、ゲート配線膜19及び層間絶縁膜20において、格子状のソース領域16を構成する格子の交差領域の直上域には、コンタクトホール21が形成されている。コンタクトホール21の内壁面におけるゲート配線膜19に相当する部分には、露出絶縁膜22が形成されている。露出酸化膜22は、例えばシリコン酸化膜によって形成されている。層間絶縁膜20上には、コンタクトホール21を埋めるように、配線膜23が設けられている。配線膜23は、例えばアルミニウム膜によって形成されている。配線膜23は、半導体装置1のほぼ全領域に設けられた連続膜であり、その膜厚はゲート配線膜19の膜厚よりも厚い。配線膜23のうち、コンタクトホール21を埋めている部分は、コンタクト31となる。コンタクト31は、シリサイド17と電気的に接合する。一方、コンタクト31は、ゲート配線膜19からは露出絶縁膜22によって絶縁されている。また、コンタクト31は、ゲート電極13からは層間膜18によって絶縁されている。コンタクト31は、4つのゲート11によって囲まれたソース領域16上、すなわち、格子状のソース領域16を構成する格子の交差領域の直上域に形成されている。シリサイド17の抵抗の均等化や寸法余裕の観点から好ましい。しかし、コンタクト31の形成位置はこれに限られない。側面が対面するゲート11の間にコンタクトを形成してもよい。シリコン基板10の下面上には、ドレイン配線膜40が設けられている。ドレイン配線膜40は、ドレイン領域24と接している。以上説明した実施形態に係る半導体装置1においては、半導体装置1のソース配線膜23に負極の電位を印加し、ドレイン配線膜40に正極の電位を印加する。ソース配線膜23に印加された負電位は、コンタクト31及びシリサイド17を介してソース領域16に印加される。一方、ドレイン配線膜40に印加された正電位は、ドレイン層24及びドリフト領域32に印加される。このとき、ゲート配線膜19に所定の電位が印加されていなければ、p形のベース28とn形のドリフト領域32との界面から空乏層が拡がる。このため、ドレイン配線膜40とソース配線膜23との間に電流は流れない。この状態で、ゲート配線膜19に正極のゲート電位を印加すると、このゲート電位は複数のゲート電極13に印加される。これにより、シリコン酸化膜12がゲート絶縁膜として働き、ベース28におけるシリコン酸化膜12に接した部分に反転層が形成される。この反転層内をキャリアが移動することにより、ソース配線膜23、コンタクト31、シリサイド17、ソース領域16、ベース28反転層、ドリフト領域32、ドレイン層24、ドレイン配線膜40の経路で、電子電流が流れる。そして、ゲート配線膜19に印加するゲート電位を制御することにより、ソースドレイン間を流れる電流量を制御する。以下、本実施形態の製造方法について説明する。図4~図9は、第1の実施形態に係る半導体装置の製造方法を例示する図であり、各図のaは模式斜視図であり、各図のbはaに示すA-A’面による模式工程断面図である。先ず、図4a及びbに示すように、例えば単結晶のシリコンSiからなるシリコン基板10を用意する。シリコン基板10は、例えばリンが導入されたn形のドレイン層基板24上に、例えばリンが導入されたn形のドリフト層32が形成されたものである。ドレイン層の実効的な不純物濃度は、ドリフト層の実効的な不純物濃度より高いものとされている。次に、シリコン基板10の上面上にゲート絶縁膜として、例えばシリコン酸化膜12を形成する。その後、シリコン酸化膜12上に、ゲート電極13となるポリシリコン膜を形成する。次に、ポリシリコン膜上にハードマスクを形成する。ハードマスクは、ポリシリコン膜上に、例えばシリコン窒化膜を形成し、その後、このシリコン窒化膜をリソグラフィー法によりパターニングして形成する。ハードマスクは、上から見た形状を正方形状とし、複数個形成する。複数個のハードマスクは、正方形の対向する2つの辺に垂直な一方向に等間隔に配置し、一方向に等間隔に配置されたハードマスクのそれぞれにおいて、一方向に直交する方向に等間隔に配置する。次に、ハードマスクをマスクとして、ポリシリコン膜及びシリコン酸化膜12を選択的に除去する。これによって、シリコン酸化膜12及びゲート電極13を含むゲート11が形成される。ゲート11は、正四角柱の形状とし、複数個形成する。複数個のゲート11は、正四角柱の対向する2つの側面に垂直な一方向に等間隔に配置し、一方向に等間隔に配置されたゲート11のそれぞれにおいて、一方向に直交する方向に等間隔に配置する。次に、図5a及びbに示すように、ゲート11をマスクとしてシリコン基板10にボロンをイオン注入する。その後、熱処理を行うことにより、シリコン基板10の上面におけるベース28の外縁がシリコン酸化膜12の直下まで拡がるように、シリコン基板10におけるゲート11の直下領域の間にベース28を形成する。そして、ゲート11の4つの側面上に側壁絶縁膜15を形成する。側壁絶縁膜15は、シリコン基板10上にシリコン酸化膜を形成した後、ゲート11の側面上以外の部分を除去して形成する。次に、ゲート11及び側壁絶縁膜15をマスクとして、シリコン基板10にリンをイオン注入する。その後、熱処理を行うことにより、注入したリンをシリコン基板10の上面におけるシリコン酸化膜12の直下まで拡散させる。この結果、ベース28の上部におけるゲート11の直下域の端部及び直下域間の領域に、ソース領域16が形成される。これにより、シリコン酸化膜12は、シリコン基板10の上面におけるソース領域16、ベース28及びドリフト領域32の端部と接するような構造となる。ベース28のうち、シリコン酸化膜12に接する部分がチャネルとなる。ソース領域16は、シリコン基板10上から見て格子状の形状とされている。その後、シリコン基板10上に金属膜、例えば、チタンを堆積した後、加熱することにより、ソース領域16の表面をシリサイド化する。次に、未反応のチタンを除去する。これにより、ソース領域16の表面にシリサイド17を形成して低抵抗化する。なお、金属膜は、チタンの他に、コバルト、タングステン、又はニッケルなどによって形成してもよい。金属膜をニッケルによって形成する場合には、ポリシリコン膜とニッケルとをシリサイド反応させるための熱処理の条件を調整して、ゲート電極13の上面もシリサイド化してもよい。これにより、ゲート電極13の抵抗を低抵抗化することができる。その後、図6a及びbに示すように、シリコン基板10上における側壁絶縁膜15で囲まれたゲート11の相互間に、層間膜18を形成する。層間膜18として、例えば、BPSG膜、PSG膜及びUSG膜などを形成する。これらの膜をシリコン基板10上に塗布した後に、ゲート11の上面が露出するまで研磨することにより、層間膜18を形成する。次に、図7a及びbに示すように、ゲート11及び層間膜18の上面上にゲート配線膜19を形成する。ゲート配線膜19は、ゲート11の上面に露出しているゲート電極13の上面と電気的に接続する。ゲート配線膜19として、例えば、ポリシリコン膜を形成する。その後、図8a及びbに示すように、ゲート配線膜19上に、層間絶縁膜20を形成する。層間絶縁膜20として、例えばUSG膜を形成する。そして、図9a及びbに示すように、層間絶縁膜20、ゲート配線膜19及び層間膜18において、格子状のソース領域16を構成する格子の交差領域の直上域に、コンタクトホール21を形成する。コンタクトホール21は、シリサイド17に到達するように形成する。コンタクトホール21は、層間絶縁膜20上に形成したレジストをマスクとして、層間絶縁膜20、ゲート配線膜19及び層間膜18を選択的に除去することにより形成する。次に、コンタクトホール21の内壁面に露出したゲート配線膜19を酸化して、露出絶縁膜22を形成する。ゲート配線膜19は、ポリシリコン膜であるので、シリコン基板10よりも酸化速度が大きい。さらに、ゲート配線膜19がボロンまたはリンのような不純物を高濃度に含んでいることも酸化速度を大きくしている。なお、露出絶縁膜22は、ゲート配線膜19の酸化により形成するだけでなく、例えば、CVD法によって、絶縁膜を埋め込むことにより形成してもよい。その後、シリコン基板10上に、コンタクトホール21を埋め込むように、導電膜、例えばアルミニウム膜を形成して、配線膜23を形成する。配線膜23におけるコンタクトホール21内の部分は、コンタクト31となる。コンタクト31は、ソース領域16の上層に形成されたシリサイド17と電気的に接続する。一方、コンタクト31は、露出絶縁膜22によってゲート配線膜19から絶縁される。また、コンタクト31は、層間膜18によってゲート電極13から絶縁される。このようにして、図1~図3に示すように、半導体装置1が製造される。本実施形態によれば、ゲート電極13を上から見た形状を島状としたので、ストライプ及びメッシュの形状より、電流経路となるソース領域16のシリコン基板10の上面に占める割合を大きくとることができる。例えば、図3に示すように、領域Cで示される基本単位を基準にすると、シリコン基板10の上面におけるソース領域16の占める割合は、75となる。よって、電流経路の面積を大きくとることができる。したがって、デバイス構造を微細化しても、RonAを低減することができるので、半導体装置の高集積化を図ることができる。また、本実施形態によれば、ゲート配線膜19をゲート11及び側壁絶縁膜15上に、層状に形成することによって、自己整合的に複数のゲート電極13と共通接続することができるとともに、他のソース配線膜及び不純物領域と絶縁を保つことができる。したがって、ゲート配線膜19をパターン化しないので、リソグラフィーを必要としない。よって、リソグラフィーの精度に依存せずに、高集積化を図ることができる。また、多層配線技術のような複雑かつ高価なプロセスを必要としない。このため、半導体装置の製造の工期を短縮すると共に、製造コストを低減することができる。本実施形態における上記以外の効果は、前述の第1の実施形態と同様である。第2の実施形態次に、第2の実施形態について説明する。本実施形態は、トレンチゲート構造の半導体装置についての実施形態である。図10は、第2の実施形態に係る半導体装置を例示する模式断面図である。図10に示すように、半導体装置2は、半導体基板、例えばシリコン基板10と、ゲート11と、側壁絶縁膜15と、層間膜18と、ゲート配線膜19と、層間絶縁膜20と、露出絶縁膜22と、配線膜23と、コンタクト31とを有する。シリコン基板10は、ドレイン層基板24と、ドリフト層32と、ベース28と、ソース領域16と、シリサイド17とを有する。ゲート11は、ゲート酸化膜12とゲート電極13とを有する。先ず、ゲート11について説明する。シリコン基板10には、上面に開口した孔25が設けられている。孔25を上から見た形状は、ゲート11の底面の形状と一致している。例えば、ゲート11の形状が正四角柱である場合には、上から見た孔25の形状は正方形である。孔25の内面上には、ゲート絶縁膜として、例えばシリコン酸化膜12が設けられている。孔25の内部には、ゲート電極13の一部が埋め込まれている。ゲート電極13における孔25に埋め込まれた部分を下部ゲート電極26、ゲート電極13におけるシリコン基板10の上面上の部分を上部ゲート電極27という。ゲート11は、上部ゲート電極27によって構成されている。したがって、ゲート11は、シリコン基板10上に設けられたゲート電極13の少なくとも一部を含んでいる。次に、シリコン基板10について説明する。孔25は、シリコン基板10におけるドリフト領域32に到達するように形成されている。ベース28は、ドリフト領域32上における孔25の相互間に形成されている。ソース領域16は、ベース28上における孔25の相互間に形成されている。本実施形態においても、ソース領域16はシリコン基板10上から見て格子状の形状とされている。したがって、孔25は、ソース領域16及びベース28を貫通し、ドリフト領域に到達するように形成されている。孔25の内面において、ソース領域16、ベース28及びドリフト領域32は、ゲート11のシリコン酸化膜12に接している。ゲート11、すなわち、上部ゲート電極27の側面上には、側壁絶縁膜15が設けられている。ベース28は、孔25より浅く形成されている。ソース領域16は、ベース28より浅く形成されている。その他の構成は、前述の第1の実施形態と同様である。以下、本実施形態に係る半導体装置の製造方法について説明する。図11a及びbは、第2の実施形態に係る半導体装置の製造方法を例示する図であり、aは模式斜視図であり、各図のbはaに示すA-A’面による模式工程断面図である。図11a及びbに示すように、本実施形態においては、シリコン基板10に孔25を形成する。その後、孔25の内面上に、ゲート絶縁膜として、例えば、シリコン酸化膜12を形成する。シリコン酸化膜12は、孔25の内面上を含むシリコン基板上にシリコン酸化膜12を形成した後、孔25の内面上以外の部分を除去して形成する。次に、孔25を埋めるようにシリコン基板10上にポリシリコン膜を形成する。そして、このポリシリコン膜のうち、孔25の内部及び孔25の直上域に配置された部分以外の部分を除去して、ゲート電極13を形成する。ゲート電極13は、孔25の内部の部分と、シリコン基板10の上面上の部分とから構成される。孔25の内部の部分を下部ゲート電極26といい、シリコン基板10の上面上の部分を上部ゲート電極27という。本実施形態において、ゲート11は、上部ゲート電極27から構成される。したがって、ゲート11は、ゲート電極13の一部を含んでいる。次に、ゲート11、すなわち上部ゲート電極27の周囲の側壁に側壁絶縁膜15を形成する。その後、シリコン基板10の上層部分にベース28を形成する。ベース28は、孔25の底面より上層に位置するように形成する。次に、ベース28の上部に、ソース領域16を形成する。シリコン基板10におけるソース領域16、ベース28及びドレイン層24以外の部分がドリフト領域32となる。孔25の内面上に形成されたシリコン酸化膜12は、ソース領域16、ベース28及びドリフト領域32の端部に接している。本実施形態における上記以外の製造方法は、前述の第1の実施形態と同様である。第1の比較例次に、第1の比較例について説明する。本比較例においては、島状に配置された四角柱状のゲート電極13図1等参照の代わりに、ストライプ状のゲート電極35が設けられている。図12aは、第1の比較例に係る半導体装置を例示する模式平面図であり、bはaに示すA-A’面による模式断面図である。図12a及びbに示すように、第1の比較例に係る半導体装置3において、シリコン基板10上には、相互に平行に延びる複数本のゲート36が設けられている。ゲート36の側面には、側壁絶縁膜15が設けられている。ゲート36の最下部には、ゲート絶縁膜として、例えばシリコン酸化膜12が設けられている。シリコン酸化膜12上には、シリコン酸化膜12に接するようにゲート電極35が設けられている。シリコン基板10におけるゲート36の直下領域の間には、ソース領域16が形成されている。したがって、ソース領域16の形状も、上から見てストライプ状である。ソース領域16の上面には、シリサイド17が形成されている。低耐圧MOSデバイスにおいては、1つのゲート信号によってソースドレイン間の電流を制御する。そのため、本比較例のように、ゲート電極13をストライプ構造とすると、ゲート信号をまとめやすい。しかしながら、このように、ゲート電極13及びソース領域16がストライプ構造をとると、シリコン基板10の上面におけるソース領域16の占める割合は約50となる。したがって、第1の実施形態に係る半導体装置1のソース領域16の占める割合の約75より低くなる。第2の比較例次に、第2の比較例について説明する。本比較例は、リソグラフィー法を使用して、ゲート配線層29及び配線層30を形成した半導体装置4についてのものである。図13aは、第2の比較例に係る半導体装置を例示する模式断面図であり、bはaに示すA-A’面による模式断面図である。また、aはbに示すB-B’面による模式断面図である。図13a及びbに示すように、第2の比較例に係る半導体装置4において、シリコン基板10上には、複数のゲート11が島状に分離して設けられている。ゲート11の最下部には、ゲート絶縁膜として、例えばシリコン酸化膜12が設けられている。シリコン酸化膜12上には、シリコン酸化膜12に接するようにゲート電極13が設けられている。シリコン基板10におけるゲート11の直下域の間には、ソース領域16及びベース28が形成されている。また、シリコン基板10の底部には、シリコン基板10の裏面に露出するようにドレイン層24が形成されている。シリコン基板10の上面に格子状に形成されたソース領域16に共通な電位を同時に負荷するため、ソース領域16の直上に、格子状にソース配線層30が形成されている。このようなソース配線層30は、以下のように形成される。すなわち、ゲート11を覆うようにシリコン基板10上に層間絶縁膜37を形成した後、層間絶縁膜37にコンタクトホールを形成する。そして、コンタクトホールを埋めるように金属層を形成し、金属層をリソグラフィー法によりパターニングする。これにより、ソース配線層30が形成される。また、島状に形成されたゲート電極13に共通な電位を同時に負荷するため、ゲート電極13に共通接続するゲート配線層29が形成されている。このようなゲート配線層29は、以下のように形成される。すなわち、ソース配線層30を覆うようにシリコン基板10上に層間絶縁膜38を形成した後、層間絶縁膜37及び38において、ソース配線層30における配線を避けるようにコンタクトホールを形成する。そして、コンタクトホールを埋めるように金属膜を形成し、金属層をリソグラフィー法によりパターニングする。これにより、ゲート配線層30が形成される。上述の如く、第1の比較例においては、シリコン基板10の上面におけるソース領域16の占める割合は約50となる。そこで、本比較例においては、図13a及びbに示すように、ゲート電極13を島状に配置し、その周りにソース配線層30を配置している。本比較例においては、シリコン基板10の上面におけるソース領域16の占める割合は約75となり、ストライプ構造より向上する。しかしながら、本比較例においては、ゲート電極13を一括してまとめるゲート配線層29とソース電極より外部に電流を排出するためのソース配線層30の両方をリソグラフィー法によりパターニングしている。したがって、ゲート配線層29及びソース配線層30の金属配線層を2層以上用いる高価なプロセスが必要となっている。多層配線技術のような複雑かつ高価なプロセスは、工期も長くリソグラフィの多用により微細化が妨げられる。一方、本実施形態においては、トレンチゲート構造、すなわち、ゲート電極13の一部がシリコン基板10に設けられた孔25に埋め込まれている。そして、ゲート絶縁膜12は、孔の内面に形成されている。よって、チャネルは孔25の内面に沿って形成される。チャネルを流れる電流の方向はシリコン基板10の厚さ方向となる。また、トレンチゲート構造とし、チャネルにおける電流経路をウェーハの厚さ方向とすることによって、ウェーハの表面におけるトランジスタの集積度を高めることができる。第3の実施形態次に、第3の実施形態について説明する。本実施形態は、ゲート33の形状を、正四角柱に代えて、正六角柱とするものである。図14は、第3の実施形態に係る半導体装置を例示する模式断面図である。図14に示すように、本実施形態に係る半導体装置5において、ゲート33は、正六角柱の形状とされている。ここで、便宜的に図5の横方向をX方向、縦方向をY方向とする。図14に示すように、正六角柱の形状をしたゲート33は、正六角柱の対向する2つの側面に垂直な方向、例えば、X方向に沿って等間隔で配置されている。また、それぞれのゲート33について、残る2つの対向する2つの側面に垂直な方向のうち、1つの方向、例えば、上方から見て、X軸から反時計周りに60°傾斜した方向に沿って等間隔で配置されている。その場合、もう1つの方向であるX軸から反時計周りに120°傾斜した方向に沿っても等間隔で配置される。ゲート33の周囲に側壁絶縁膜15を形成した場合にも、ゲート33及び側壁絶縁膜15からなる全体の形状を、正六角柱とする。コンタクトホール21は、3つのゲート33の間に形成されている。本実施形態によれば、ゲート33の形状を正六角柱としたので、ゲート電極13の隣り合う側面のなす角度が120°であり、正四角柱の場合のゲート電極13の隣り合う側面のなす角度の90°より大きい。よって、ゲート電極13の端部における電界集中を緩和することができる。したがって、電界集中の緩和をするためにゲート電極13の間隔を広げる必要がないので、半導体装置5の集積度を高めることができる。第4の実施形態次に、第4の実施形態について説明する。本実施形態は、ゲート34の形状を、正三角柱とするものである。図15は、第4の実施形態に係る半導体装置を例示する模式断面図である。図15に示すように、本実施形態に係る半導体装置6において、ゲート34は、正三角柱の形状とされている。ここで、前述の実施形態の説明と同様に、図15の横方向をX方向、縦方向をY方向とする。図15に示すように、正三角形の形状をしたゲート34は、正三角柱の1つの側面に平行な方向、例えば、X方向に沿って等間隔で配置されている。また、それぞれのゲート34について、残る2つの側面に平行な2つの方向のうち、1つの方向、例えば、X軸から反時計周りに60°傾斜した方向に沿って等間隔で配置されている。その場合、もう1つの方向であるX軸から反時計周りに120°傾斜した方向に沿っても等間隔で配置される。ゲート34の周囲に側壁絶縁膜15を形成した場合にも、ゲート34及び側壁絶縁膜15全体の形状を正三角柱の形状とする。コンタクトホール21は、3つのゲート34の間に形成されている。本実施形態によれば、ゲート34の形状を正三角柱とすることで、ソース領域16の面積をさらに大きく取ることができる。よって、RonAを低減することができるので、半導体装置6の高集積化を図ることができる。第5の実施形態次に、第5の実施形態について説明する。本実施形態は、ゲート11の配置を、オフセットメッシュ状とする。図16は、第5の実施形態に係る半導体装置を例示する模式断面図である。図16に示すように、本実施形態に係る半導体装置7において、ゲート11は、正四角柱の形状とされている。ここで、前述の実施形態の説明と同様に、図16の横方向をX方向、縦方向をY方向とする。図16に示すように、正四角柱の形状をしたゲート11は、正四角柱の対向する2つの側面に垂直な方向、例えば、X方向に配列周期aで配列されている。このように、X方向に沿って等間隔で一列に配列された複数個のゲート11からなるグループを列という。そして、このような列が複数本、正四角柱の他の2つの側面に垂直な方向、例えば、Y方向に沿って配列周期aで配列されている。また、X方向において、ある列におけるあるゲート11の位置は、その隣の列におけるあるゲート11の位置に対して、配列周期aの半分の長さa/2だけずれている。すなわち、隣り合う2本の列間において、ゲート11の配列の位相が半周期分ずれている。コンタクトホール21は、ある列に属し隣り合う2つのゲート11と、その隣の列に属し、X方向における位置がこの2つのゲート11の間である1つのゲート11との合計3つのゲート11の間に形成されている。以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。例えば、第1の実施形態において、コンタクト31は、4つのゲート11によって囲まれたソース領域16上に形成されていたが、コンタクト31がソース領域16に接続されさえすれば、コンタクト23の位置はこれに限られない。6つのゲート11から作られる領域の中心に相当するソース領域16に接続されてもよい。