第1軸に沿って並ぶ第1メモリセル及び第2メモリセルを含む第1メモリストリングと、前記第1メモリストリングのソース側の端に設けられたソースコンタクトと、前記第1軸に対して直交する第2軸に沿って前記第1メモリセルと並ぶ第3メモリセルを含み前記第1軸に沿って延在する第2メモリストリングと、前記第1メモリストリングと前記第2メモリストリングとの間において前記第1軸に沿って延在し、前記ソースコンタクトと電気的に接続されたシールド導電層と、半導体ベース層と、を備え前記第1メモリセルは、第1チャネル部と、前記第1チャネル部に対向する第1ゲート電極と、前記第1チャネル部と前記第1ゲート電極との間に設けられ第1電荷保持層を含む第1メモリ部と、を含み、前記第1チャネル部の前記第1ゲート電極の側の面を通過し、前記第1軸及び前記第2軸に対して直交する第3軸に対して直交する平面は、前記第1ゲート電極の前記第1チャネル部の側の面を通過し、前記第3軸に対して直交する平面と、前記シールド導電層の前記第3軸における前記第1ゲート電極の側の面を通過し、前記第3軸に対して直交する平面と、の間に配置され、前記第3メモリセルは、第3チャネル部と、前記第3チャネル部に対向する第3ゲート電極と、前記第3チャネル部と前記第3ゲート電極との間に設けられ第3電荷保持層を含む第3メモリ部と、を含み、前記第1ゲート電極及び前記第3ゲート電極に電気的に接続され、前記第1電荷保持層の少なくとも一部の側面と前記第3電荷保持層の少なくとも一部の側面との間に設けられた側面ゲート電極と、前記側面ゲート電極と前記第1電荷保持層の前記少なくとも一部の前記側面との間に設けられた第1側面絶縁膜と、前記側面ゲート電極と前記第3電荷保持層の前記少なくとも一部の前記側面との間に設けられた第3側面絶縁膜と、をさらに備え、前記第1メモリストリング、前記ソースコンタクト、前記第2メモリストリング及び前記シールド導電層は、前記半導体ベース層の上に設けられ、前記第1電荷保持層への電子を注入及び前記第1電荷保持層からのホールの引き抜きの少なくともいずれかを行う書き込み動作の際に、前記第1ゲート電極には、前記半導体ベース層の電位を基準にした書き込み電圧が印加され、前記シールド導電層には、前記半導体ベース層を基準にしたときに前記書き込み電圧よりも低い電圧が印加されたことを特徴とする不揮発性半導体記憶装置。第1軸に沿って並ぶ第1メモリセル及び第2メモリセルを含む第1メモリストリングと、前記第1メモリストリングのソース側の端に設けられたソースコンタクトと、前記第1軸に対して直交する第2軸に沿って前記第1メモリセルと並ぶ第3メモリセルを含み前記第1軸に沿って延在する第2メモリストリングと、前記第1メモリストリングと前記第2メモリストリングとの間において前記第1軸に沿って延在し、前記ソースコンタクトと電気的に接続されたシールド導電層と、を備えたことを特徴とする不揮発性半導体記憶装置。前記第1メモリセルは、第1チャネル部と、前記第1チャネル部に対向する第1ゲート電極と、前記第1チャネル部と前記第1ゲート電極との間に設けられ第1電荷保持層を含む第1メモリ部と、を含み、前記第1チャネル部の前記第1ゲート電極の側の面を通過し、前記第1軸及び前記第2軸に対して直交する第3軸に対して直交する平面は、前記第1ゲート電極の前記第1チャネル部の側の面を通過し、前記第3軸に対して直交する平面と、前記シールド導電層の前記第3軸における前記第1ゲート電極の側の面を通過し、前記第3軸に対して直交する平面と、の間に配置されることを特徴とする請求項2に記載の不揮発性半導体記憶装置。前記第3メモリセルは、第3チャネル部と、前記第3チャネル部に対向する第3ゲート電極と、前記第3チャネル部と前記第3ゲート電極との間に設けられ第3電荷保持層を含む第3メモリ部と、を含み、前記第1ゲート電極及び前記第3ゲート電極に電気的に接続され、前記第1電荷保持層の少なくとも一部の側面と前記第3電荷保持層の少なくとも一部の側面との間に設けられた側面ゲート電極と、前記側面ゲート電極と前記第1電荷保持層の前記少なくとも一部の前記側面との間に設けられた第1側面絶縁膜と、前記側面ゲート電極と前記第3電荷保持層の前記少なくとも一部の前記側面との間に設けられた第3側面絶縁膜と、をさらに備えたことを特徴とする請求項2または3に記載の不揮発性半導体記憶装置。第1軸に沿って並ぶ第1メモリセル及び第2メモリセルを含む第1メモリストリングと、前記第1メモリストリングのソース側の端に設けられたソースコンタクトと、前記第1軸に対して直交する第2軸に沿って前記第1メモリセルと並ぶ第3メモリセルを含み前記第1軸に沿って延在する第2メモリストリングと、前記第1メモリストリングと前記第2メモリストリングとの間において前記第1軸に沿って延在し、前記ソースコンタクトと電気的に接続されたシールド導電層と、を含むメモリセルアレイ部と、前記メモリセルアレイ部と並置され前記第1メモリセルと前記第3メモリセルとの間の間隔よりも広い幅を有する凹部を有する周辺部と、を含む不揮発性半導体記憶装置の製造方法であって、基板上に前記第1メモリセルの一部となる第1電荷保持層と、前記第3メモリセルの一部となる第3電荷保持層と、前記第1電荷保持層と前記第3電荷保持層との間のセル間絶縁層と、を形成し、前記セル間絶縁層にトレンチを形成し、前記トレンチの内部と前記凹部とに導電膜を形成し、前記トレンチの内部に形成された前記導電膜の一部を残しつつ前記凹部に形成された前記導電膜を除去し、前記トレンチの内部に残された前記導電膜の前記一部を絶縁層で覆うことを特徴とする不揮発性半導体記憶装置の製造方法。本発明の実施形態は、隣接セル間干渉を抑制した不揮発性半導体記憶装置及びその製造方法を供給する。本発明の実施形態によれば、第1メモリストリングと、ソースコンタクトと、第2メモリストリングと、シールド導電層と、を備えた不揮発性半導体記憶装置が提供される。前記第1メモリストリングは、第1軸に沿って並ぶ第1メモリセル及び第2メモリセルを含む。前記ソースコンタクトは、前記第1メモリストリングのソース側の端に設けられる。前記第2メモリストリングは、前記第1軸に対して直交する第2軸に沿って前記第1メモリセルと並ぶ第3メモリセルを含み、前記第1軸に沿って延在する。前記シールド導電層は、前記第1メモリストリングと前記第2メモリストリングとの間において前記第1軸に沿って延在し、前記ソースコンタクトと電気的に接続される。以下に、各実施の形態について図面を参照しつつ説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。第1の実施の形態図1は、第1の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。図2は、第1の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。図3は、第1の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。図4は、第1の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的平面図である。図1は、図4のA1-A2線断面図である。図2は、図4のB1-B2線断面図である。図3は、図4のA3-A4線断面図である。図4においては、図を見易くするために、絶縁部分が省略された透視平面図である。図4に表したように、本実施形態に係る不揮発性半導体記憶装置110は、第1メモリストリングMS1と、第1ソースコンタクトSC1ソースコンタクトSCと、第2メモリストリングMS2と、シールド導電層SEと、を備える。第1メモリストリングMS1は、第1軸X軸に沿って並ぶ第1メモリセルMC1及び第2メモリセルMC2を含む。第1ソースコンタクトSC1は、第1メモリストリングMS1のソース側の端に設けられる。第2メモリストリングMS2は、第1軸に沿って延在する。第2メモリストリングMS2は、第3メモリセルMC3を含む。第3メモリセルMC3は、第1軸に対して直交する第2軸Y軸に沿って第1メモリセルMC1と並ぶ。なお、第2メモリストリングMS2は、第1軸に沿って第3メモリセルMC3と並び、第2軸に沿って第2メモリセルMC2と並ぶ第4メモリセルMC4をさらに含むことができる。不揮発性半導体記憶装置110は、第2メモリストリングMS2のソース側の端に設けられた第2ソースコンタクトSC2をさらに備えることができる。ここで、第1軸X軸と第2軸Y軸とに対して直交する軸を、第3軸Z軸とする。シールド導電層SEは、第1メモリストリングMS1と第2メモリストリングMS2との間において第1軸に沿って延在する。シールド導電層SEは、ソースコンタクト線SCLと電気的に接続されている。シールド導電層SEには、例えば、タングステン、ポリシリコン及びシリサイドの少なくともいずれかを含むことができる。上記の第1メモリストリングMS1、第1ソースコンタクトSC1、第2メモリストリングMS2及びシールド導電層SEは、メモリセルアレイMAに設けられる。不揮発性半導体記憶装置110によれば、シールド導電層SEにより、隣接するメモリセルMCこの例では、第1メモリセルMC1及び第3メモリセルMC3どうしの容量結合が抑制される。これにより、隣接セル間干渉を抑制することができる。すなわち、不揮発性半導体記憶装置110は、X軸に沿って直列に接続された複数のメモリセルMCを含む第1メモリストリングMS1と、第1メモリストリングMS1のソース側の端に設けられたソースコンタクトSC第1ソースコンタクトSC1と、X軸に対して直交するY軸に沿って第1メモリストリングMS1と並び、X軸に沿って直列に接続された複数のメモリセルMCを含む第2メモリストリングMS2と、第1メモリストリングMS1と第2メモリストリングMS2との間においてX軸に沿って延在し、ソースコンタクト線SCLに電気的に接続されたシールド導電層SEと、を備える。不揮発性半導体記憶装置110は、複数のメモリストリングMSを備える。メモリストリングMSの数は、2以上であり任意である。複数のメモリストリングMSは、例えば第1メモリストリングMS1及び第2メモリストリングMS2を含む。複数のメモリストリングMSのそれぞれは、X軸に沿って直列に接続された複数のメモリセルMCを含む。1つのメモリストリングMSに含まれるメモリセルMCの数は2以上であり任意である。後述するように、1つのメモリストリングMSに含まれる複数のメモリセルMCは、X軸に沿って延在する半導体層を有しており、この半導体層がアクティブエリアAAとなる。例えば、第1メモリストリングMS1は、第1アクティブエリアAA1となる。第2メモリストリングMS2は、第2アクティブエリアAA2となる。複数のアクティブエリアAAのそれぞれは、X軸に沿って延在する。不揮発性半導体記憶装置110においては、複数のワード線WL例えば第1~第3ワード線WL1~WL3などが設けられる。複数のワード線WLのそれぞれは、Y軸方向に沿って延在する。アクティブエリアAAとワード線WLとが交差する部分のそれぞれに、メモリセルMCが設けられる。例えば、複数のメモリストリングMSの両端のそれぞれに、選択ゲート線が設けられる。すなわち、メモリストリングMSのソース側の端に、Y軸に沿って延在するソース側選択ゲート線SGSが設けられる。メモリストリングのドレイン側図示しないの端に、Y軸に沿って延在するドレイン側選択ゲート線図示しないが設けられる。アクティブエリアAAと選択ゲート線とが交差する部分に、選択ゲートトランジスタが設けられる。すなわち、アクティブエリアAAとソース側選択ゲート線SGSとが交差する部分にソース側選択トランジスタSTが設けられる。アクティブエリアAAとドレイン側選択ゲート線図示しないとが交差する部分にドレイン側選択トランジスタ図示しないが設けられる。すなわち、第1アクティブエリアAA1と第1ソース側選択ゲート線SGS1とが交差する部分に第1ソース側選択トランジスタST1が設けられる。第2アクティブエリアAA2と第1ソース側選択ゲート線SGS1とが交差する部分に第2ソース側選択トランジスタST2が設けられる。第1メモリストリングMS1において、複数のメモリセルMCと第1ソースコンタクトSC1ソースコンタクトSCとの間に第1ソース側選択トランジスタST1が配置されている。第2メモリストリングMS2において、複数のメモリセルMCと第2ソースコンタクトSC2ソースコンタクトSCとの間に第2ソース側選択トランジスタST2が配置されている。ソースコンタクトSCは、例えば、ソース側選択トランジスタSTのソース側の拡散領域に電気的に接続される。このように、第1メモリストリングMS1は、第1メモリセルMC1及び第2メモリセルMC2と、第1ソースコンタクトSC1と、の間に設けられた第1ソース側選択トランジスタST1をさらに含む。第1ソースコンタクトSC1は、第1ソース側選択トランジスタST1のソース拡散領域に電気的に接続される。図4に表したように、本具体例においては、Y軸に沿って延在する1つのソースコンタクト線SCLのX軸における両側に、X軸に沿って延在する複数のメモリストリングMSが設けられている。図1に表したように、第1メモリセルMC1は、第1チャネル部CR1と、第1ゲート電極GE1と、第1メモリ部MP1と、を含む。第1ゲート電極GE1は、第1チャネル部CR1に対向する。第1メモリ部MP1は、第1チャネル部CR1と第1ゲート電極GE1との間に設けられる。第1メモリ部MP1は、第1電荷保持層CL1を含む。本具体例では、第1メモリ部MP1は、第1トンネル絶縁膜TI1と、第1ブロック絶縁膜BI1と、をさらに含む。第1トンネル絶縁膜TI1は、第1チャネル部CR1と第1電荷保持層CL1との間に設けられる。第1ブロック絶縁膜BI1は、第1電荷保持層CL1と第1ゲート電極GE1との間に設けられる。第3メモリセルMC3は、第3チャネル部CR3と、第3ゲート電極GE3と、第3メモリ部MP3と、を含む。第3ゲート電極GE3は、第3チャネル部CR3に対向する。第3メモリ部MP3は、第3チャネル部CR3と第3ゲート電極GE3との間に設けられる。第3メモリ部MP3は、第3電荷保持層CL3を含む。本具体例では、第3メモリ部MP3は、第3トンネル絶縁膜TI3と、第3ブロック絶縁膜BI3と、をさらに含む。第3トンネル絶縁膜TI3は、第3チャネル部CR3と第3電荷保持層CL3との間に設けられる。第3ブロック絶縁膜BI3は、第3電荷保持層CL3と第3ゲート電極GE3との間に設けられる。このように、複数のメモリセルMCのそれぞれは、チャネル部CRと、ゲート電極GEと、メモリ部MPと、を含む。ゲート電極GEは、チャネル部CRに対向する。メモリ部MPは、チャネル部CRとゲート電極GEとの間に設けられる。メモリ部MPは、電荷保持層CLを含む。メモリ部MPは、トンネル絶縁膜TIと、ブロック絶縁膜BIと、をさらに含む。トンネル絶縁膜TIは、チャネル部CRと電荷保持層CLとの間に設けられる。ブロック絶縁膜BIは、電荷保持層CLとゲート電極GEとの間に設けられる。そして、本具体例では、電荷保持層CL第1電荷保持層CL1及び第2電荷保持層CL2は、導電体である。電荷保持層CLには、例えばポリシリコンが用いられる。すなわち、不揮発性半導体記憶装置110は、フローティングゲート型の不揮発性半導体記憶装置である。第1ゲート電極GE1は第3ゲート電極GE3と電気的に接続される。第1ゲート電極GE1及び第3ゲート電極GE3は、例えば、Y軸に沿って延在するワード線WLの一部となる。不揮発性半導体記憶装置110は、第1側面ゲート電極SFE1側面ゲート電極SFEと、第1側面絶縁膜SI1と、第3側面絶縁膜SI3と、をさらに備える。第1側面ゲート電極SFE1は、第1ゲート電極GE1及び第3ゲート電極GE3に電気的に接続される。第1側面ゲート電極SFE1は、第1電荷保持層CL1の少なくとも一部の側面と、第3電荷保持層CL3の少なくとも一部の側面と、の間に設けられる。すなわち、第1側面ゲート電極SFE1は、第1電荷保持層CL1の側面と、第3電荷保持層CL3の側面と、の間に延在する。第1側面絶縁膜SI1は、第1側面ゲート電極SFE1と、第1電荷保持層CL1の少なくとも一部の側面と、の間に設けられる。第3側面絶縁膜SI3は、第1側面ゲート電極SFE1と、第3電荷保持層CL3の少なくとも一部の側面との間に設けられる。このように、ゲート電極は、電荷保持層CLの上面と、側面の一部と、に対向して設けられている。不揮発性半導体記憶装置110は、例えば、半導体ベース層半導体基板10をさらに備えることができる。そして、上記の第1メモリストリングMS1、第1ソースコンタクトSC1、第2メモリストリングMS2及びシールド導電層SEは、半導体ベース層の上に設けられる。すなわち、半導体基板10の主面に素子分離絶縁膜20ShallowTrenchIsolationが設けられる。素子分離絶縁膜20により、複数のメモリストリングMSは互いに分離される。不揮発性半導体記憶装置110においては、シールド導電層SEの上面SETは、第1チャネル部CR1の上面CR1Tよりも下側に位置している。すなわち、第1チャネル部CR1の上面CR1Tは、第1ゲート電極GE1の下面GE1Bと、シールド導電層SEの上面SETと、の間の高さに位置する。換言すれば、第1チャネル部CR1の第1ゲート電極GE1の側の面上面CR1Tを通過しZ軸に対して直交する平面は、第1ゲート電極GE1の第1チャネル部CR1の側の面下面GE1Bを通過しZ軸に対して直交する平面と、シールド導電層SEのZ軸における第1ゲート電極GE1の側の面上面SETを通過しZ軸に対して直交する平面と、の間に配置される。すなわち、シールド導電層SEと第1ゲート電極GE1との間のZ軸に沿った距離は、第1チャネル部CR1と第1ゲート電極GE1との間のZ軸に沿った距離よりも大きい。同様に、第3チャネル部CR3の第3ゲート電極GE3の側の面を通過しZ軸に対して直交する平面は、第3ゲート電極GE3の第3チャネル部CR3の側の面を通過しZ軸に対して直交する平面と、シールド導電層SEのZ軸における第3ゲート電極GE3の側の面を通過しZ軸に対して直交する平面と、の間に配置される。このように、シールド導電層SEの上面SETが、第1チャネル部CR1の上面CR1Tよりも下側で、第3チャネル部CR3の上面よりも下側に位置することで、シールド効果をより高めることができる。これにより、隣接セル間干渉をより効果的に抑制することができる。図2に表したように、第2メモリセルMC2は、第2チャネル部CR2と、第2ゲート電極GE2と、第2メモリ部MP2と、を含む。第2ゲート電極GE2は、第2チャネル部CR2に対向する。第2メモリ部MP2は、第2チャネル部CR2と第2ゲート電極GE2との間に設けられる。第2メモリ部MP2は、第2電荷保持層CL2を含む。第2メモリ部MP2は、第2トンネル絶縁膜TI2と、第2ブロック絶縁膜BI2と、をさらに含む。第2トンネル絶縁膜TI2は、第2チャネル部CR2と第2電荷保持層CL2との間に設けられる。第2ブロック絶縁膜BI2は、第2電荷保持層CL2と第2ゲート電極GE2との間に設けられる。図2に表したように、第1メモリストリングMS1は、X軸に沿って並ぶ第1拡散領域DR1、第2拡散領域DR2及び第3拡散領域DR3をさらに含む。第2拡散領域DR2は、第1拡散領域DR1と第3拡散領域DR3との間に配置される。このように、第1メモリストリングは、複数の拡散領域DRを含むことができる。そして、複数の拡散領域DRどうしの間に、メモリセルMCのそれぞれは配置される。すなわち、第1メモリセルMC1の第1チャネル部CR1は、第1拡散領域DR1と第2拡散領域DR2との間に配置される。第2メモリセルMC2の第2チャネル部CR2は、第2拡散領域DR2と第3拡散領域DR3との間に配置される。このように、拡散領域DRは、X軸に沿って並ぶ2つのメモリセルMCによって共有される。なお、拡散領域DRは必ずしも設ける必要はなく、メモリストリングスMSを形成することができれば良い。複数のメモリセルMC例えば第1メモリセルMC1及び第2メモリセルMC2の間には、層間絶縁膜30が設けられている。第3メモリセルMC3及び第4メモリセルMC4の構成は、図2に例示した第1メモリセルMC1及び第2メモリセルMC2の構成と同様なので図示を省略する。第4メモリセルは、第4チャネル部図示しないと、第4ゲート電極図示しないと、第4メモリ部図示しないと、を含む。第4ゲート電極は、第4チャネル部に対向する。第4メモリ部は、第4チャネル部と第4ゲート電極との間に設けられる。第4メモリ部は、第4電荷保持層を含む。不揮発性半導体記憶装置110は、第2側面ゲート電極図示しないと、第2側面絶縁膜図示しないと、第4側面絶縁膜図示しないと、をさらに備えることができる。第2側面ゲート電極は、第2ゲート電極GE2と第4ゲート電極とに電気的に接続され、第2電荷保持層CL2の少なくとも一部の側面と第4電荷保持層の少なくとも一部の側面との間に設けられる、第2側面絶縁膜は、第2側面ゲート電極と第2電荷保持層CL2の少なくとも一部の側面との間に設けられる。第4側面絶縁膜は、第2側面ゲート電極と第4電荷保持層の少なくとも一部の側面との間に設けられる。さらに、第2メモリストリングMS2は、X軸に沿って並ぶ、図示しない第4拡散領域、第5拡散領域及び第6拡散領域をさらに含む。第5拡散領域は、第4拡散領域と第6拡散領域との間に配置される。第3メモリセルMC3の第3チャネル部CR3は、第4拡散領域と第5拡散領域との間に配置される。第4メモリセルMC4の第4チャネル部は、第5拡散領域と第6拡散領域との間に設けられる。図3に表したように、メモリストリングMSの端ソース側の端に、Y軸に沿って延在するソースコンタクト線SCLが設けられる。これにより、シールド導電層SEは、ソースコンタクトSCに接続される。すなわち、第1メモリストリングMSの端ソース側の端において、シールド導電層SEは、第1ソースコンタクトSC1に電気的に接続される。そして、シールド導電層SEは、第2ソースコンタクトSC2にさらに電気的に接続されることができる。図5は、不揮発性半導体記憶装置の動作を例示する模式図である。すなわち、同図は、図4のA1-A2線断面に相当する模式図である。図5において、例えば、第3メモリセルMC3が、書き込みが終了したセルであるとする。そして、第1メモリセルMC1に書き込み動作を実施しているとする。すなわち、第1メモリセルMC1は、書き込み動作における選択セルである。なお、第1メモリセルMC1への書き込みを動作は、第1電荷保持層CL1への電子を注入及び第1電荷保持層CL1からのホールの引き抜きの少なくともいずれかを行う動作である。第1電荷保持層CL1への電子の注入は、例えば、第1チャネル部CR1から第1電荷保持層CL1への電子の注入である。第1メモリセルMC1に書き込み動作を実施しているときには、第3メモリセルMC3は、非選択状態である。このとき、シールド導電層SEが設けられていない第1参考例においては、第3メモリセルMC3はブースト電位状態となる。第1参考例においては、第1メモリセルMCと、第3メモリセルMC3に対応する半導体基板10第3チャネル部CR3と、の間には容量結合CC1が存在する。このため、第1メモリセルMC1は、容量結合CC1を介して第3メモリセルMC3から影響を受ける。このため、第1メモリセルMC1を所望の状態に書き込むことが阻害される。これに対し、本実施形態に係る不揮発性半導体記憶装置110においては、シールド導電層SEが設けられることで、容量結合CC1が抑制される。すなわち、隣接セル間干渉を抑制する。これにより、所望のメモリセルMCを所望の状態に安定して書き込むことができる。図5に例示したように、第1メモリセルMCと、第3メモリセルMC3に対応する半導体基板10第3チャネル部CR3と、の間の容量結合CC1は、Z軸に対して傾斜した方向に沿っている。既に説明したように、不揮発性半導体記憶装置110においては、シールド導電層SEの上面SETは、第1チャネル部CR1の上面CR1Tよりも下側に位置している。これにより、Z軸に対して傾斜した方向に沿う容量結合CC1を、より効果的に抑制できる。さらに、シールド導電層SEは、第1メモリセルMC1の第1電荷保持層CL1と、第3メモリセルMC3の第3電荷保持層CL3と、の間の容量結合CC2も抑制する効果がある。これにより、隣接セル間干渉がさらに抑制される。シールド導電層SEには、中間電圧を印加することが望ましい。すなわち、書き込み動作の際に、第1ゲート電極GE1には、半導体ベース層半導体基板10の電位を基準にした書き込み電圧が印加される。このとき、シールド導電層SEには、半導体ベース層半導体基板10を基準にしたときに書き込み電圧よりも低い電圧中間電圧が印加されることが望ましい。これにより、書き込みが終了した第3メモリセルMC3のブースト不足による誤書き込みを抑制できる。書き込み電圧は、例えば20V~25V程度である。フローティングゲート電荷保持層CLには、6V程度の電圧が印加されていると見積もられる。このとき、シールド導電層SEには、2V以上3V以下の電圧が印加されていることが望ましい。このように、上記の中間電圧は、半導体ベース層の電位よりも高く書き込み電圧の1/4以下であることが望ましい。なお、シールド導電層SEを半導体基板10に電気的に接続する第2参考例が考えられる。第2参考例においては、シールド導電層SEの電位は、半導体基板10の電位に固定される。このため、シールド導電層SEの電位は、適正に調整することができない。例えば、シールド導電層SEに、上記のような中間電圧を印加することができない。これに対し、本実施形態に係る不揮発性半導体記憶装置110においては、シールド導電層SEは、ソースコンタクトSCに接続されているため、シールド導電層SEの電位を半導体基板10の電位とは異なる電位に設定できる。すなわち、実施形態においては、適正な電位により、隣接セル間干渉をより効果的に抑制できる。また、メモリ部MPに含まれる例えばONO膜シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜の積層膜を半導体基板10に接触させる第3参考例も考えられる。この構成においては、シールド性能が得られる可能性がある。しかしながら、書き込み及び消去による電荷がONO膜に蓄積することが考えられるため、データの保持特性が劣化する可能性がある。これに対し、本実施形態に係る不揮発性半導体記憶装置110においては、メモリ部MPに含まれる例えばONO膜は、半導体基板10などから電気的に絶縁されている。このため、データの保持特性が高い。すなわち、実施形態によれば、他の動作特性への悪影響を抑制しつつ、隣接セル間干渉を抑制できる。第2の実施の形態本実施形態は、第1の実施形態に係る不揮発性半導体記憶装置110の製造方法である。図6は、第2の実施形態に係る不揮発性半導体記憶装置の製造方法を例示するフローチャート図である。図7a及び図7bは、第2の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。図8a及び図8bは、第2の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。図9a及び図9bは、第2の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。図10a及び図10bは、第2の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。本製造方法は、メモリセルアレイMAと、メモリセルアレイMAと並置された周辺部と、を含む不揮発性半導体記憶装置110の製造方法である。メモリセルアレイMAは、第1メモリストリングMS1と、ソースコンタクトSC例えば第1ソースコンタクトと、第2メモリストリングMS2と、シールド導電層SEと、を含む。これらの構成については、既に説明したので説明を省略する。周辺部は、第1メモリセルMC1と第3メモリセルMC3との間の間隔よりも広い幅を有する凹部を有する。図7a、図8a、図9a及び図10aは、メモリセルアレイMAの部分断面図である。図7b、図8b、図9b及び図10bは、周辺部の部分断面図である。図6及び図7aに表したように、基板半導体基板10上に第1メモリセルMC1の一部となる第1電荷保持層CL1と、第3メモリセルMC3の一部となる第3電荷保持層CL3と、第1電荷保持層CL1と第3電荷保持層CL3との間のセル間絶縁層21と、を形成するステップS110。なお、この状態においては、第1電荷保持層CL1及び第3電荷保持層CL3を加工する際に用いたマスク材25が残っている。このマスク材25は、下記の加工において第1電荷保持層CL1及び第3電荷保持層CL3を保護する。第1電荷保持層CL1及び第3電荷保持層CL3には、例えばポリシリコンが用いられる。セル間絶縁層21には、例えば酸化シリコンが用いられる。図7bに表したように、周辺部PRは、凹部PDを有している。凹部PDは、第1メモリセルMC1と第3メモリセルMC3との間の間隔よりも広い幅を有する。ここで、幅はZ軸に対して垂直な方向に沿った幅である。凹部PDにもセル間絶縁層21に用いられる膜が形成されている。図6、図8a及び図8bに表したように、セル間絶縁層21にトレンチ22を形成するステップS120。トレンチ22の形成には、例えば異方性を有するドライエッチングが用いられる。そして、トレンチ22の内部と、凹部PDと、に導電膜23を形成するステップS130。導電膜23には、例えばポリシリコンが用いられる。導電膜23の一部が、後でシールド導電層SEになる。図6、図9a及び図9bに表したように、導電膜23をエッチバックしてステップS140、トレンチ22内部に形成された導電膜23の一部を残しつつ凹部PDに形成された導電膜23を除去する。上記のように、第1メモリセルMC1と第3メモリセルMC3との間の間隔は、凹部PDの幅よりも狭い。すなわち、トレンチ22の幅は、凹部PDの幅よりも狭い。このため、凹部PDに形成された導電膜23を除去した後も、トレンチ22内の導電膜23を残存させることができる。すなわち、エッチバックを行う際にマスクなどを用いないで、トレンチ22内部に形成された導電膜23の一部を残しつつ凹部PDに形成された導電膜23を除去することができる。これにより、シールド導電層SEが形成される。図6、図10a及び図10bに表したように、トレンチ22の内部に残された導電膜23の上記の一部を絶縁層26で覆うステップS150。絶縁層26には、例えば酸化シリコンが用いられる。この後、ブロック絶縁膜BI及びゲート電極GEを形成し、層間絶縁膜30の形成を含めた必要な加工を経て不揮発性半導体記憶装置110が形成される。本製造方法においては、トレンチ22の幅が凹部PDの幅よりも狭いため、凹部PDに形成された導電膜23を除去した後も、トレンチ22内の導電膜23を残存させることができる。このため、マスクなどを用いないでトレンチ22の内部に形成された導電膜23の一部を残しつつ凹部PDに形成された導電膜23を除去することができ、生産性が高い。本製造方法によれば、隣接セル間干渉を抑制した不揮発性半導体記憶装置を高い生産性で製造できる。第3の実施の形態本実施形態に係る不揮発性半導体記憶装置の構造の概要は、不揮発性半導体記憶装置110と同様なので図示を省略する。本実施形態においては、電荷保持層CLとして、窒化シリコン等の絶縁体が用いられる。本実施形態に係る不揮発性半導体記憶装置は、例えばMONOS構成を有する。すなわち、第1メモリ部MP1は、第1電荷保持層CL1の他に、第1チャネル部CR1と第1電荷保持層CL1との間に設けられた第1トンネル絶縁膜TI1と、第1電荷保持層CL1と第1ゲート電極GE1との間に設けられた第1ブロック絶縁膜BI1と、をさらに含み、第1電荷保持層CL1は絶縁体である。さらに、第1電荷保持層CL1が絶縁体である場合には、第1ブロック絶縁膜BI1を省略しても良い。すなわち、第1メモリ部MP1は、絶縁体の第1電荷保持層CL1の他に、第1チャネル部CR1と第1電荷保持層CL1との間に設けられた第1トンネル絶縁膜TI1とをさらに含む。この不揮発性半導体記憶装置は、例えばMNOS構成を有する。上記のような構成を有する本実施形態に係る不揮発性半導体記憶装置においても、隣接セル間干渉を抑制することができる。本実施形態に係る不揮発性半導体記憶装置の製造においても図6に関して説明した製造方法を採用できる。これにより、隣接セル間干渉を抑制した不揮発性半導体記憶装置を高い生産性で製造できる。実施形態によれば、隣接セル間干渉を抑制した不揮発性半導体記憶装置及びその製造方法が提供される。なお、本願明細書において、垂直及び平行は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。例えば、不揮発性半導体記憶装置に含まれるメモリストリング、ソースコンタクト、シールド導電層、メモリセル、チャネル部、電荷保持層、ゲート電極、トンネル絶縁膜、ブロック絶縁膜、拡散領域、制御ゲート線及び制御ゲートトランジスタなどの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。また、各具体例のいずれか2つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。その他、本発明の実施の形態として上述した不揮発性半導体記憶装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性半導体記憶装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。