"クロック信号に同期して動作する複数のレジスタ、を有する内部回路と、クロック信号に同期して動作し、第1ノードから第2ノードまでの信号伝搬時間を測定する遅延測定回路と、第1モードの場合に、前記遅延測定回路に対してのみクロック信号を供給し、第2モードの場合に、前記内部回路及び前記遅延測定回路に対してクロック信号を供給するクロック供給回路と、を備えた半導体集積回路。前記クロック供給回路は、第3モードの場合に、前記内部回路に対してのみクロック信号を供給することを特徴とする請求項1に記載の半導体集積回路。前記クロック供給回路は、前記内部回路及び前記遅延測定回路のうちクロック信号を供給しない回路に対して固定電圧を供給することを特徴とする請求項1又は2に記載の半導体集積回路。前記クロック供給回路は、第1外部クロック信号が供給される第1クロック端子と、前記第1外部クロック信号とは異なる第2外部クロック信号が供給される第2クロック端子と、を有し、第1モードの場合に、前記第2外部クロック信号を前記クロック信号として前記遅延測定回路に対してのみ供給し、第2モードの場合に、前記第1外部クロック信号を前記クロック信号として前記内部回路及び前記遅延測定回路に対して供給することを特徴とする請求項1~3のいずれか一項に記載の半導体集積回路。前記遅延測定回路は、クロック信号に同期して動作する第1及び第2測定用レジスタを有し、前記第1ノードは、前記第1測定用レジスタのデータ出力端子であって、前記第2ノードは、前記第2測定用レジスタのデータ入力端子であることを特徴とする請求項1~4のいずれか一項に記載の半導体集積回路。前記遅延測定回路は、前記第1及び前記第2測定用レジスタ間に、選択的に切替可能な信号伝搬時間の異なる複数の信号経路をさらに有することを特徴とする請求項5に記載の半導体集積回路。第2モードの場合、前記第1測定用レジスタ、前記第2測定用レジスタ及び前記内部回路に設けられた複数のレジスタには、何れも略同一の位相のクロック信号が入力されることを特徴とする請求項5又は6に記載の半導体集積回路。複数の前記遅延測定回路を備えることを特徴とする請求項1~7のいずれか一項に記載の半導体集積回路。外部から供給される電源電圧によって駆動される半導体集積回路の制御方法であって、クロック信号に同期して動作する複数のレジスタを有する内部回路と、クロック信号に同期して動作し第1ノードから第2ノードまでの信号伝搬時間を測定する遅延測定回路と、のうち遅延測定回路に対してのみクロック信号を供給し、前記遅延測定回路により前記第1ノードから第2ノードまでの信号伝搬時間を測定し、前記内部回路及び前記遅延測定回路に対してクロック信号を供給し、前記遅延測定回路に対してのみクロック信号を供給した場合に測定された前記信号伝搬時間に応じた前記電源電圧を検出する、半導体集積回路の制御方法。前記内部回路及び前記遅延測定回路に対してクロック信号を供給し、前記遅延測定回路により測定される信号伝搬時間が前記遅延測定回路に対してのみクロック信号を供給した場合に測定された信号伝搬時間に近づくような前記電源電圧、を検出する、請求項9に記載の半導体集積回路の制御方法。検出された前記電源電圧が供給されることによりディレイテストを行う、請求項9又は10に記載の半導体集積回路の制御方法。外部から供給される電源電圧によって駆動される半導体集積回路の制御方法であって、クロック信号に同期して動作する複数のレジスタを有する内部回路と、クロック信号に同期して動作する第1及び第2測定用レジスタを有する遅延測定回路と、のうち遅延測定回路に対してのみクロック信号を供給し、前記第1及び前記第2測定用レジスタ間に設けられた複数の信号経路のうちクロック信号の周期に応じた信号伝搬時間の信号経路を選択し、前記内部回路及び前記遅延測定回路に対してクロック信号を供給し、選択されている信号経路の信号伝搬時間に応じた前記電源電圧を検出する、半導体集積回路の制御方法。前記内部回路及び前記遅延測定回路に対してクロック信号を供給し、選択されている信号経路の信号伝搬時間が前記遅延測定回路に対してのみクロック信号を供給した場合における当該信号経路の信号伝搬時間に近づくような前記電源電圧、を検出する、請求項12に記載の半導体集積回路の制御方法。検出された前記電源電圧が供給されることによりディレイテストを行う、請求項12又は13に記載の半導体集積回路の制御方法。特許文献1に開示された半導体装置は、テストモード時に外部端子を電源端子として用いることにより、電源ノイズ、電源電圧降下の影響を抑えている。しかしながら、テストモード時の電源電圧の値がどのように決められるのかについては記載されてない。つまり、テストモード時に電源ライン上にどの程度の電圧降下が生じるのかについては検討されていない。そのため、関連する技術の半導体装置は、精度の高いディレイテストを行うことができないという問題があった。本発明の一態様にかかる半導体集積回路は、クロック信号に同期して動作する複数のレジスタ、を有する内部回路と、クロック信号に同期して動作し、第1ノードから第2ノードまでの信号伝搬時間を測定する遅延測定回路と、第1モードの場合に、前記遅延測定回路に対してのみクロック信号を供給し、第2モードの場合に、前記内部回路及び前記遅延測定回路に対してクロック信号を供給するクロック供給回路と、を備える。本発明の一態様にかかる半導体集積回路の制御方法は、外部から供給される電源電圧によって駆動される半導体集積回路の制御方法であって、クロック信号に同期して動作する複数のレジスタを有する内部回路と、クロック信号に同期して動作し第1ノードから第2ノードまでの信号伝搬時間を測定する遅延測定回路と、のうち遅延測定回路に対してのみクロック信号を供給し、前記遅延測定回路により前記第1ノードから第2ノードまでの信号伝搬時間を測定し、前記内部回路及び前記遅延測定回路に対してクロック信号を供給し、前記遅延測定回路に対してのみクロック信号を供給した場合に測定された前記信号伝搬時間に応じた前記電源電圧を検出する。本発明の一態様にかかる半導体集積回路の制御方法は、外部から供給される電源電圧によって駆動される半導体集積回路の制御方法であって、クロック信号に同期して動作する複数のレジスタを有する内部回路と、クロック信号に同期して動作する第1及び第2測定用レジスタを有する遅延測定回路と、のうち遅延測定回路に対してのみクロック信号を供給し、前記第1及び前記第2測定用レジスタ間に設けられた複数の信号経路のうちクロック信号の周期に応じた信号伝搬時間の信号経路を選択し、前記内部回路及び前記遅延測定回路に対してクロック信号を供給し、選択されている信号経路の信号伝搬時間に応じた前記電源電圧を検出する。上述のような回路構成により、精度の高いディレイテストを行うことができる。本発明により、精度の高いディレイテストを行うことが可能な半導体集積回路及びその制御方法を提供することができる。以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。実施の形態1図1は、本発明の実施の形態1にかかる半導体集積回路1を示すブロック図である。本実施の形態にかかる半導体集積回路1は、ディレイテスト時の電源ライン上に生じる電圧降下を考慮したテスタ電圧電源電圧を検出し、当該テスタ電圧によって駆動されることにより精度の高いディレイテストを行うことができることを特徴とする。なお、本実施の形態では、半導体集積回路1が半導体チップである場合を例に説明するが、これに限られない。例えば、半導体集積回路1が半導体チップをパッケージした半導体装置である場合に置き換えても良い。以下、詳細に説明する。図1に示すように、半導体集積回路1は、内部回路11と、遅延測定回路12と、クロック供給回路13と、を備える。半導体集積回路1は、通常動作モード、遅延測定モード第1モード、電圧検出モード第2モード及びテストモード第2モード又は第3モードのうち何れかのモードにて動作する。なお、半導体集積回路1のディレイテストが行われる場合、遅延測定モード、電圧検出モード、テストモードの順にモードが切り替わり、テストモードにてディレイテストが行われる。半導体集積回路1の外部には、LSIテスタ2が設けられている。LSIテスタ2は、半導体集積回路1のモードを切り替えるモード切替信号を生成したり、テストパターンを生成したり、半導体集積回路1から出力された出力データと期待値とを比較して良否判定したりする。さらに、このLSIテスタ2は、遅延測定モードにて測定された信号伝搬時間の情報を保存する測定結果保存回路21と、電圧検出モードにて検出されたテスタ電圧の最適電圧値の情報後述を保存するテスタ電圧保存回路22と、最適電圧値のテスタ電圧を出力するテスタ電圧出力回路23と、を有する。測定結果保存回路21、テスタ電圧保存回路22及びテスタ電圧出力回路23は、それぞれLSIテスタ2とは別に設けられても良い。内部回路11内部回路11は、ディレイテストの対象となる回路であって、クロック信号CLKに同期して動作する複数のレジスタ例えばフリップフロップ。以下、単にFFと称すを有する。本実施の形態では、内部回路11が、図13に示す回路500と同様の回路構成である場合を例に説明する。通常動作モードでは、内部回路11は、外部からデータ入力端子DI1~DI6を介して供給されたデータに対して所定の内部処理を行った後、処理後のデータを、データ出力端子DO1~DO6を介して外部に出力する。一方、テストモードでは、内部回路11に対してディレイテストが行われる。なお、ディレイテストは、スキャンシフト動作、キャプチャ動作及びスキャンシフト動作の3つの動作が一組となって実施される。具体的には、まず、1回目のスキャンシフト動作にて、スキャンFF501~506がシフトレジスタ状に接続される。そして、外部からテスト用入力端子SCANinを介してスキャンFF501~506にテストパターンが供給される。次に、キャプチャ動作では、クロック信号CLKが2回立ち上がる。1回目のクロック信号CLKの立ち上がりに同期して前段のスキャンFFから出力されたデータは、2回目のクロック信号CLKの立ち上がりに同期して後段のスキャンFFに取り込まれる。例えば、1回目のクロック信号CLKの立ち上がりに同期して、前段のスキャンFF501~503から組み合わせ回路群508に対してデータが出力されるLaunch。そして、2回目のクロック信号CLKの立ち上がりに同期して、組み合わせ回路群508から出力されたデータが後段のスキャンFF504~506によって取り込まれるCapture。次に、2回目のスキャンシフト動作では、再びスキャンFF501~506がシフトレジスタ状に接続される。そして、スキャンFF501~506に取り込まれたデータはテスト用出力端子SCANoutを介して外部に出力される。外部に出力されたデータと期待値データとを比較することにより、良否判定が行われる。つまり、ディレイテストは、キャプチャ動作における2回のクロック信号の立ち上がりの期間内に、データ送信側FFスキャンFF501~503からデータ受信側FFスキャンFF504~506にデータが到達するか否かをテストするものである。遅延測定回路12遅延測定回路12は、クロック供給回路13から出力されたクロック信号CLKに同期して動作し、信号線上の第1ノードから第2ノードまでの信号伝達時間を測定する回路である。クロック供給回路13クロック供給回路13は、外部からクロック入力端子第1クロック端子CLKを介して供給された第1外部クロック信号以下、クロック信号CLKと称すを、遅延測定回路12及び内部回路11に対して供給するか否かを制御する回路である。クロック供給回路13は、遅延測定モードの場合に、内部回路11と遅延測定回路12のうち遅延測定回路12に対してのみクロック信号CLKを供給する。また、クロック供給回路13は、電圧検出モードの場合に、遅延測定回路12及び内部回路11に対してクロック信号CLKを供給する。図2は、クロック供給回路13の具体的構成例を示す図である。図2に示すクロック供給回路13は、セレクタ131を有する。セレクタ131は、クロック入力端子CLKからのクロック信号CLKと、Lレベルの固定信号固定電圧と、をモードに応じて選択的に切り替えて内部回路11に供給する。具体的には、セレクタ131は、遅延測定モードの場合に、Lレベルの固定信号を選択して内部回路11に供給し、電圧検出モード、通常動作モード及びテストモードの場合に、クロック信号CLKを選択して内部回路11に供給する。また、図2に示すクロック供給回路13は、クロック入力端子CLKからのクロック信号CLKをそのまま遅延測定回路12に供給する。つまり、図2に示すクロック供給回路13は、遅延測定モード及び電圧検出モードに加え通常動作モード及びテストモードの場合にも、常にクロック信号CLKを遅延測定回路12に供給している。図3は、クロック供給回路13の他の構成例をクロック供給回路13aとして示す図である。図3に示すクロック供給回路13aは、図2に示すクロック供給回路13と比較して、セレクタ132をさらに有する。セレクタ132は、クロック入力端子CLKからのクロック信号CLKと、Lレベルの固定信号固定電圧と、をモードに応じて選択的に切り替えて内部回路11に供給する。具体的には、セレクタ132は、遅延測定モード及び電圧検出モードの場合に、クロック信号CLKを選択して遅延測定回路12に供給し、通常動作モード及びテストモードの場合に、Lレベルの固定信号を選択して遅延測定回路12に供給する。つまり、図3に示すクロック供給回路13aは通常動作モード及びテストモードの場合に遅延測定回路12を動作させないため、無駄な消費電流が抑制される。次に、ディレイテストを行う場合における半導体集積回路1の動作について説明する。半導体集積回路1のディレイテストが行われる場合、遅延測定モード、電圧検出モード、テストモードの順にモードが切り替わり、テストモードにてディレイテストが行われる。なお、図4に示すように、LSIテスタ2とテスト対象である内部回路11との間の電源ライン上には、電源ライン自体の抵抗成分R1,R2と、LSIパッケージ3に設けられた外部端子の抵抗成分Zpkgと、が存在する。したがって、以下の説明では、LSIテスタ2と抵抗成分R1との間のノードの電圧をテスタ電圧と称す。抵抗成分R1と外部端子との間のノードの電圧をPKG電圧と称す。抵抗成分R2と内部回路11との間のノードの電圧を内部回路電圧と称す。また、ディレイテスト時における内部回路電圧の理想電圧値最低動作電圧値を、電圧値Vminと表す。まず、遅延測定モードでは、テスタ電圧の電圧値は、電圧値Vminに設定される。また、内部回路11及び遅延測定回路12のうち遅延測定回路12に対してのみクロック信号CLKが供給される。このとき、内部回路11にはクロック信号CLKが供給されないため、当該内部回路11の消費電流は非常に小さくなる。そのため、電源ライン上の電圧降下は、テストモードにて実際にディレイテストが行われる場合と比較して無視できる程度に小さくなる。つまり、テスタ電圧と内部回路電圧との電圧差は、テストモードの場合と比較して無視できる程度に小さくなる。したがって、内部回路電圧の電圧値も、理想電圧値Vminに設定されたと考えることができる。遅延測定回路12は、外部からテスト信号入力端子TestINを介して供給されるテスト信号以下、テスト信号TestINと称すが第1ノードから第2ノードに到達するまでの時間信号伝搬時間を測定する。そして、遅延測定回路12は、その測定結果を、テスト信号出力端子TestOUTを介して外部に出力する。なお、このときに遅延測定回路12に供給されるクロック信号CLKの周期は、ディレイテスト時のキャプチャ動作における2回のクロック信号CLKの立ち上がりの間隔に近くなるように設定され、より好ましくは略同一になるように設定される。LSIテスタ2は、遅延測定回路12によって測定された信号伝搬時間の情報を測定結果保存回路21に保存する。次に、電圧検出モードでは、内部回路11及び遅延測定回路12の何れにもクロック信号CLKが供給されるため、実際のディレイテスト時と同等程度に消費電流が大きくなる。そのため、電源ライン上の電圧降下は実際のディレイテスト時と同等程度に大きくなる。つまり、テスタ電圧と内部回路電圧との電圧差は、実際のディレイテスト時と同等程度に大きくなる。遅延測定回路12は、LSIテスタ2によって設定される任意の電圧値のテスタ電圧に駆動されることにより、第1ノードから第2ノードまでの信号伝搬時間を測定する。ここで、電圧検出モードにて遅延測定回路12により測定される信号伝搬時間が測定結果保存回路21に保存された信号伝搬時間に近づくように、より好ましくは略同一となるように、テスタ電圧の電圧値が調整される。なお、このときに遅延測定回路12に供給されるクロック信号CLKの周期は、ディレイテスト時のキャプチャ動作における2回のクロック信号CLKの立ち上がりの間隔に近くなるように設定され、より好ましくは略同一になるように設定される。LSIテスタ2は、このときのテスタ電圧の値を最適電圧値Vtesterであると判断し、その最適電圧値Vtesterの情報をテスタ電圧保存回路22に保存する。ここで、テスタ電圧が最適電圧値Vtesterを示す場合における信号伝搬時間が遅延測定モードにて測定された信号伝搬時間と略同一となることから、このときの内部回路電圧は理想電圧値Vminと同等程度の値を示すと考えることができる。このように、電圧検出モードでは、電源ライン上に実際のディレイテスト時と同等程度の電圧降下を生じさせた状態で、内部回路電圧を理想電圧値Vminにするようなテスタ電圧の最適電圧値Vtesterが特定される。したがって、テスタ電圧の電圧変化量が小さい方が、より精度の高いテスタ電圧の最適電圧値Vtesterを特定することができる。その後、テストモードでは、テスタ電圧の値が最適電圧値Vtesterに設定された状態で、ディレイテストが行われる。このとき、内部回路電圧は、従来技術と異なり必要以上に低い値ではなく、理想電圧値Vminと同等程度の値を示す。したがって、テストモードでは、従来よりも精度の高いディレイテストが行われる。このように、本実施の形態にかかる半導体集積回路1は、ディレイテスト時の電源ライン上に生じる電圧降下を考慮したテスタ電圧電源電圧を検出し、当該テスタ電圧によって駆動されることにより精度の高いディレイテストを行うことができる。それにより、歩留まりの低下が抑制される。実施の形態2本実施の形態では、遅延測定回路12の具体的構成例について説明する。図5は、遅延測定回路12の構成を示すブロック図である。図5に示すように、遅延測定回路12は、可変遅延回路121と、FF第1測定用レジスタ122と、FF第2測定用レジスタ123と、を有する。FF122は、外部からのテスト信号TestINをクロック信号CLKの立ち上がりに同期して取り込み、テスト信号FF1_outとしてデータ出力端子Q第1ノードから出力する。可変遅延回路121は、テスト信号FF1_outに遅延を付加してテスト信号FF2_inとして出力する。なお、可変遅延回路121は、テスト信号FF1_outに付加する遅延を変更することができるように構成されている。つまり、可変遅延回路121は、FF122から出力されたテスト信号FF1_outがテスト信号FF2_inとしてFF123に到達するまでの時間信号伝搬時間を変更することができるように構成されている。FF123は、データ入力端子D第2ノードに入力されるテスト信号FF2_inを、クロック信号CLKの立ち上がりに同期して取り込み、テスト信号出力端子TestOUTを介して外部に出力する。なお、テスト信号出力端子TestOUTから出力される信号をテスト信号TestOUTと称す。図6は、可変遅延回路121の具体的構成例を示すブロック図である。図6に示すように、可変遅延回路121は、FF122のデータ出力端子Q第1ノードからFF123のデータ入力端子D第2ノードまでの信号伝搬時間が異なる複数の信号経路A1~A3と、複数の信号経路A1~A3を選択的に切り替えるセレクタSELと、を有する。例えば、信号経路A1上には1つの遅延バッファが設けられる。信号経路A2上には2つの遅延バッファが設けられる。信号経路A3上には3つの遅延バッファが設けられる。つまり、信号経路A1の信号伝搬時間が最も短く、信号経路A2、信号経路A3の順に信号伝搬時間が長くなる。なお、信号経路の数は、3つに限られず任意の数に適宜変更可能である。本実施の形態では、遅延測定回路12が図6に示す構成である場合を例に説明する。タイミングチャート次に、ディレイテストを行う場合における半導体集積回路1の動作について、図7及び図8を用いて説明する。図7は、遅延測定モードにおける遅延測定回路12の動作を示すタイミングチャートである。図8は、電圧検出モードにおける遅延測定回路12の動作を示すタイミングチャートである。半導体集積回路1のディレイテストが行われる場合、遅延測定モード、電圧検出モード、テストモードの順にモードが切り替わり、テストモードにてディレイテストが行われる。まず、遅延測定モードにおける半導体集積回路1の動作について、図7を用いて説明する。遅延測定モードでは、テスタ電圧の電圧値は、電圧値Vminに設定される。また、内部回路11及び遅延測定回路12のうち遅延測定回路12に対してのみクロック信号CLKが供給される。このとき、内部回路11にはクロック信号CLKが供給されないため、当該内部回路11の消費電流は非常に小さくなる。そのため、電源ライン上の電圧降下は、テストモードにて実際にディレイテストが行われる場合と比較して無視できる程度に小さくなる。つまり、テスタ電圧と内部回路電圧との電圧差は、テストモードの場合と比較して無視できる程度に小さくなる。したがって、内部回路電圧の電圧値も、理想電圧値Vminに設定されたと考えることができる。図7に示すように、遅延測定回路12に設けられたFF122,123は、初期化されてそれぞれLレベルのテスト信号FF1_out,TestOUTを出力している。また、テスト信号TestINは常にHレベルを示している。遅延測定回路12において、セレクタSELは、外部に設けられたLSIテスタ2によって制御されることにより、複数の信号経路A1~A3のうち何れかの信号経路を選択する。例えば、セレクタSELは、複数の信号経路A1~A3のうち最も信号伝搬時間の短い信号経路A1を選択する。クロック信号CLKは、時刻t1にて一度立ち上がった後Launch、時刻t2にて再度立ち上がるCapture。なお、この2回のクロック信号CLKの立ち上がりの間隔期間t1~t2は、ディレイテスト時のキャプチャ動作における2回のクロック信号CLKの立ち上がりの間隔に近くなるように設定され、より好ましくは略同一になるように設定される。FF122は、クロック信号CLKの1回目の立ち上がりに同期して、Hレベルのテスト信号TestINを取り込み、Hレベルのテスト信号FF1_outとして出力する時刻t1。ここで、信号経路A1の信号伝搬時間a1が短いため、テスト信号FF2_inは、クロック信号CLKの2回目の立ち上がり前にLレベルからHレベルに切り替わる。したがって、FF123は、クロック信号CLKの2回目の立ち上がりに同期して、Hレベルのテスト信号TestOUTを出力する時刻t2。LSIテスタ2は、Hレベルのテスト信号TestOUTを受け取ると、FF122,123を初期化するとともに、セレクタSELによる信号経路の選択を切り替える。それにより、セレクタSELは、信号経路A1よりも信号伝搬時間の長い信号経路A2を選択する。クロック信号CLKは、信号経路A1が選択されていた場合と同様に、時刻t1にて一度立ち上がった後Launch、時刻t2にて再度立ち上がるCapture。FF122は、クロック信号CLKの1回目の立ち上がりに同期して、Hレベルのテスト信号TestINを取り込み、Hレベルのテスト信号FF1_outとして出力する時刻t1。ここで、信号経路A2の信号伝搬時間a2は、2回のクロック信号CLKの立ち上がりの間隔期間t1~t2よりも短い。そのため、テスト信号FF2_inは、クロック信号CLKの2回目の立ち上がり前にLレベルからHレベルに切り替わる。したがって、FF123は、クロック信号CLKの2回目の立ち上がりに同期して、Hレベルのテスト信号TestOUTを出力する時刻t2。LSIテスタ2は、Hレベルのテスト信号TestOUTを受け取ると、FF122,123を初期化するとともに、セレクタSELによる信号経路の選択を切り替える。それにより、セレクタSELは、信号経路A2よりも信号伝搬時間の長い信号経路A3を選択する。クロック信号CLKは、信号経路A1,A2が選択されていた場合と同様に、時刻t1にて一度立ち上がった後Launch、時刻t2にて再度立ち上がるCapture。FF122は、クロック信号CLKの1回目の立ち上がりに同期して、Hレベルのテスト信号TestINを取り込み、Hレベルのテスト信号FF1_outとして出力する時刻t1。ここで、信号経路A3の信号伝搬時間a3は、2回のクロック信号CLKの立ち上がりの間隔期間t1~t2よりも長い。そのため、テスト信号FF2_inは、クロック信号CLKの2回目の立ち上がり後にLレベルからHレベルに切り替わる。したがって、FF123は、クロック信号CLKの2回目の立ち上がりに同期して、Lレベルのテスト信号TestOUTを出力する時刻t2。LSIテスタ2は、Lレベルのテスト信号TestOUTを受け取ると、例えば、その直前に選択されていた信号経路A2がクリティカルパスであると判断し、信号経路A2の情報を測定結果保存回路21に保存する。このように、遅延測定モードでは、2回のクロック信号CLKの立ち上がりの間隔期間t1~t2より短い信号伝搬時間の信号経路のうち、最も長い信号伝搬時間の信号経路クリティカルパスが特定され、その情報が測定結果保存回路21に保存される。したがって、信号伝搬時間の異なる信号経路の数が多い方が、より精度の高いクリティカルパスを特定することができる。次に、電圧検出モードにおける半導体集積回路1の動作について、図8を用いて説明する。電圧検出モードでは、内部回路11及び遅延測定回路12の何れにもクロック信号CLKが供給されるため、実際のディレイテスト時と同等程度に消費電流が大きくなる。そのため、電源ライン上の電圧降下は実際のディレイテスト時と同等程度に大きくなる。つまり、テスタ電圧と内部回路電圧との電圧差は、実際のディレイテスト時と同等程度に大きくなる。また、遅延測定回路12に設けられたセレクタSELは、測定結果保存回路21に保存された信号経路の情報に基づいて、常に信号経路A2を選択している。図8に示すように、遅延測定回路12に設けられたFF122,123は、初期化されてそれぞれLレベルのテスト信号FF1_out,TestOUTを出力している。また、テスト信号TestINは常にHレベルを示している。まず、テスタ電圧の電圧値は、電圧値Vminよりも十分に高い値に設定される。クロック信号CLKは、時刻t1にて一度立ち上がった後Launch、時刻t2にて再度立ち上がるCapture。なお、この2回のクロック信号CLKの立ち上がりの間隔期間t1~t2は、ディレイテスト時のキャプチャ動作における2回のクロック信号CLKの立ち上がりの間隔に近くなるように設定され、より好ましくは略同一になるように設定される。FF122は、クロック信号CLKの1回目の立ち上がりに同期して、Hレベルのテスト信号TestINを取り込み、Hレベルのテスト信号FF1_outとして出力する時刻t1。ここで、テスタ電圧の電圧値が十分に高い場合、それに応じて内部回路電圧の電圧値も理想電圧値Vminより高くなる。そのため、信号経路A2の信号伝搬時間は、遅延測定モードにて測定された信号伝搬時間より短くなる。つまり、信号経路A2の信号伝搬時間は、2回のクロック信号CLKの立ち上がりの間隔期間t1~t2よりも短くなる。この場合、テスト信号FF2_inは、クロック信号CLKの2回目の立ち上がり前にLレベルからHレベルに切り替わる。したがって、FF123は、クロック信号CLKの2回目の立ち上がりに同期して、Hレベルのテスト信号TestOUTを出力する時刻t2。LSIテスタ2は、Hレベルのテスト信号TestOUTを受け取ると、FF122,F123を初期化するとともに、テスタ電圧の電圧値を所定値分だけ低く設定する。なお、このときのテスタ電圧の電圧変化量は任意に調整可能である。クロック信号CLKは、同様にして、時刻t1にて一度立ち上がった後Launch、時刻t2にて再度立ち上がるCapture。FF122は、クロック信号CLKの1回目の立ち上がりに同期して、Hレベルのテスト信号TestINを取り込み、Hレベルのテスト信号FF1_outとして出力する時刻t1。ここで、テスタ電圧の電圧値が所定値分だけ低くなっても、内部回路電圧の電圧値が理想電圧値Vminより高い場合、信号経路A2の信号伝搬時間は、遅延測定モードにて測定された信号伝搬時間より短くなる。つまり、信号経路A2の信号伝搬時間は、2回のクロック信号CLKの立ち上がりの間隔期間t1~t2よりも短くなる。この場合、テスト信号FF2_inは、クロック信号CLKの2回目の立ち上がり前にLレベルからHレベルに切り替わる。したがって、FF123は、クロック信号CLKの2回目の立ち上がりに同期して、Hレベルのテスト信号TestOUTを出力する時刻t2。LSIテスタ2は、Hレベルのテスト信号TestOUTを受け取ると、FF122,F123を初期化するとともに、テスタ電圧の電圧値をさらに所定値分だけ低く設定する。このような動作が繰り返される。テスタ電圧の電圧値がさらに低くなり、それに応じて内部回路電圧の電圧値が理想電圧値Vminより低くなると、信号経路A2の信号伝搬時間は、遅延測定モードにて測定された信号伝搬時間より長くなる。つまり、信号経路A2の信号伝搬時間は、2回のクロック信号CLKの立ち上がりの間隔期間t1~t2よりも長くなる。この場合、テスト信号FF2_inは、クロック信号CLKの2回目の立ち上がり後にLレベルからHレベルに切り替わる。したがって、FF123は、クロック信号CLKの2回目の立ち上がりに同期して、Lレベルのテスト信号TestOUTを出力する時刻t2。LSIテスタ2は、Lレベルのテスト信号TestOUTを受け取ると、例えば、その直前に設定されていたテスタ電圧の値を最適電圧値Vtesterであると判断し、その最適電圧値Vtesterの情報をテスタ電圧保存回路22に保存する。ここで、テスタ電圧が電圧値Vtesterを示す場合に信号経路A2がクリティカルパスとなることから、このときの内部回路電圧は理想電圧値Vminと同等程度の値を示すと考えることができる。このように、電圧検出モードでは、電源ライン上に実際のディレイテスト時と同等程度の電圧降下を生じさせた状態で、内部回路電圧を理想電圧値Vminにするようなテスタ電圧の最適電圧値Vtesterが特定される。したがって、テスタ電圧の電圧変化量が小さい方が、より精度の高いテスタ電圧の最適電圧値Vtesterを特定することができる。その後、テストモードでは、テスタ電圧の値が最適電圧値Vtesterに設定された状態で、ディレイテストが行われる。このとき、内部回路電圧は、従来技術と異なり必要以上に低い値ではなく、理想電圧値Vminと同等程度の値を示す。したがって、テストモードでは、従来よりも精度の高いディレイテストが行われる。このように、本実施の形態にかかる半導体集積回路1は、ディレイテスト時の電源ライン上に生じる電圧降下を考慮したテスタ電圧電源電圧を検出し、当該テスタ電圧によって駆動されることにより精度の高いディレイテストを行うことができる。それにより、歩留まりの低下が抑制される。なお、本実施の形態では、電圧検出モードにおいて、テスタ電圧が十分に高い値に設定された後、徐々に低い値に設定される場合を例に説明したが、これに限られない。テスタ電圧が十分に低い値に設定された後、徐々に高い値に設定される構成にも適宜変更可能である。また、本実施の形態では、電圧検出モードにおいて、クロック信号CLKが2回立ち上がる場合を例に説明したが、これに限られない。実際のディレイテスト時の条件に近づけるため、図9に示すように、スキャンシフト動作、キャプチャ動作及びスキャンシフト動作が順に実施されるようにしても良い。この場合、遅延測定回路12に設けられたFF122,123は、キャプチャ動作前に初期化される必要がある。実施の形態3図10は、本発明の実施の形態3にかかるクロック供給回路13bを示すブロック図である。本実施の形態にかかるクロック供給回路13bは、実施の形態1にかかるクロック供給回路13と比較して、クロック入力端子第1クロック端子CLKとは別にテストクロック入力端子第2クロック端子TCLKをさらに備え、セレクタ131に加えてセレクタ133をさらに備える。以下、詳細に説明する。セレクタ131は、クロック入力端子CLKからのクロック信号第1外部クロック信号CLKと、Lレベルの固定信号と、をモードに応じて選択的に切り替えて内部回路11に供給する。具体的には、セレクタ131は、遅延測定モードの場合に、Lレベルの固定信号を選択して内部回路11に供給し、電圧検出モード、通常動作モード及びテストモードの場合に、クロック信号CLKを選択して内部回路11に供給する。セレクタ133は、セレクタ131から出力された信号と、外部からテストクロック入力端子TCLKを介して供給されたクロック信号第2外部クロック信号。以下、テストクロック信号TCLKと称すと、をモードに応じて選択的に切り替えて遅延測定回路12に供給する。具体的には、セレクタ133は、遅延測定モードの場合に、テストクロック信号TCLKを選択して遅延測定回路12に供給し、電圧検出モード、通常動作モード及びテストモードの場合に、セレクタ131から出力された信号、即ち、クロック信号CLKを選択して遅延測定回路12に供給する。通常、LSI設計では、内部回路11内の複数のレジスタFF及び遅延測定回路12内のFF122,123には何れも同位相のクロック信号が入力されるように、タイミング調整される。言い換えると、LSI設計では、内部回路11内の複数のレジスタFF及び遅延測定回路12内のFF122,123にそれぞれ入力されるクロック信号のスキューが小さくなるように、タイミング調整される。ここで、図2及び図3に示すクロック供給回路13,13aの場合、遅延測定モードにおいて遅延測定回路12にクロック信号CLKが供給され、電圧検出モードにおいて内部回路11及び遅延測定回路12にクロック信号CLKが供給される。このように、遅延測定回路12に供給されるクロック信号CLKが内部回路11に供給されたりされなかったりする構成の場合、上記タイミング調整により、レジスタ数の少ない遅延測定回路12側のクロック信号線に、信号伝達時間を大きく遅延させる遅延素子が付加される可能性がある。この場合、遅延測定回路12は、遅延測定モードにて精度良く信号伝達時間を測定できない精度良くクリティカルパスを特定できない。また、遅延測定回路12は、電圧検出モードにて精度良くテスタ電圧の最適電圧値Vtesterを特定できない。その結果、テストモードにて、精度の高いディレイテストが行われない可能性がある。一方、図10に示すクロック供給回路13bの場合、遅延測定モードにおいて遅延測定回路12にテストクロック信号TCLKが供給され、電圧検出モードにおいて内部回路11及び遅延測定回路12にクロック信号CLKが供給される。つまり、モードに応じて使用されるクロック信号が切り替わる。タイミング調整はクロック信号CLK,TCLKのそれぞれに対し独立して行われるため、遅延測定回路12側のクロック信号線に過度な遅延素子は付加されない。その結果、テストモードにて、従来よりも精度の高いディレイテストが行われる。図11は、クロック供給回路13bの他の構成例をクロック供給回路13cとして示す図である。図11に示すクロック供給回路13cは、図10に示すクロック供給回路13bと比較して、セレクタ133に代えてセレクタ134を有する。セレクタ134は、セレクタ131から出力された信号と、テストクロック入力端子TCLKからのテストクロック信号TCLKと、Lレベルの固定信号固定電圧と、をモードに応じて選択的に切り替えて遅延測定回路12に供給する。具体的には、セレクタ134は、遅延測定モードの場合に、テストクロック信号TCLKを選択して遅延測定回路12に供給し、電圧検出モードの場合に、セレクタ131から出力された信号、即ち、クロック信号CLKを選択して遅延測定回路12に供給し、通常動作モード及びテストモードの場合に、Lレベルの固定信号を選択して遅延測定回路12に供給する。つまり、図11に示すクロック供給回路13cは通常動作モード及びテストモードの場合に遅延測定回路12を動作させないため、無駄な消費電流が抑制される。従来技術との比較次に、従来技術のディレイテストと、本発明を適用したディレイテストと、の違いについて説明する。図12は、LSIテスタとテスト対象回路との間を接続する電源ライン上の電圧を説明するための図である。まず、通常動作モードでは、従来技術及び本発明の何れの場合も、PKG電圧は製品仕様により予め定められた電圧値Vmin_specに設定される。このとき、内部回路電圧は理想電圧値最低動作電圧値Vminを示すものとする。内部回路電圧とPKG電圧との関係は、以下の式1のように表される。Vmin=Vmin_spec-ZpkgR2×Imax1なお、Zpkgは抵抗成分Zpkgの抵抗値、R2は抵抗成分R2の抵抗値、Imaxは通常動作モードにおけるテスト対象回路の最大消費電流を示す。次に、従来技術のテストモードでは、テスタ電圧はPKG電圧が電圧値Vmin_specを満たすような電圧値Vmin_specαに設定される。しかしながら、テストモードにおけるテスト対象回路の消費電流は通常動作モードの場合よりも大きいため、電源ライン上に想定以上の電圧降下が発生する可能性がある。それにより、内部回路電圧が必要以上に低い値Vmin_dropに設定されてしまう可能性がある。従来技術のテストモードにおける内部回路電圧とPKG電圧との関係は、以下の式2のように表される。Vmin_drop=Vmin_spec-ZpkgR2×Idelay2なお、Idelayはテストモードにおけるテスト対象回路の最大消費電流を示す。また、Idelay>Imax、Vmin_drop<Vminである。このように、従来技術では、内部回路電圧が必要以上に低い値Vmin_dropに設定されてしまう上に、その具体的な値を予測するのが困難であった。そのため、従来技術では、精度の高いディレイテストを行うことができなかった。一方、本発明のテストモードでは、テスタ電圧は、遅延測定モード及び電圧検出モードを経て検出された最適電圧値Vtesterに設定される。それにより、内部回路電圧は理想電圧値Vminと同等程度に設定される。そのため、本発明では、従来よりも精度の高いディレイテストを行うことができる。以上のように、上記実施の形態1~3にかかる半導体集積回路は、ディレイテスト時の電源ライン上に生じる電圧降下を考慮したテスタ電圧電源電圧を検出し、当該テスタ電圧によって駆動されることにより精度の高いディレイテストを行うことができる。それにより、歩留まりの低下が抑制される。なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記実施の形態では、半導体集積回路1に1つの遅延測定回路が設けられた場合を例に説明したが、これに限られない。任意の数の遅延測定回路が設けられる構成に適宜変更可能である。例えば、複数箇所に配置された遅延測定回路の出力結果平均値に基づいてテスタ電圧の最適電圧値Vtesterを特定することにより、より精度の高いディレイテストを行うことができる。"