"主表面を有する半導体基板と、前記主表面に形成される第1のゲート電極と、前記主表面上において前記第1のゲート電極と隣接するように形成された第2のゲート電極と、前記第2のゲート電極と前記半導体基板とに挟まれた領域から、前記第1のゲート電極と前記第2のゲート電極とに挟まれた領域に連なるように延びる絶縁膜と、前記第1および第2のゲート電極の真下のチャネル領域を挟むように、前記主表面に形成される1対のソース/ドレイン領域とを備える半導体装置であって、前記ソース領域は、第1のソース領域および第2のソース領域を含んでおり、前記第2のソース領域は前記第1のソース領域よりも前記主表面から深い領域に形成されており、前記第1のソース領域と前記第2のソース領域とに含まれる不純物の材質が異なっている、半導体装置。前記第2のソース領域における不純物が注入される量は5×1012cm2以上5×1013cm2以下である、請求項1に記載の半導体装置。前記第1のソース領域と前記第2のソース領域とに含まれる不純物の導電型が同じである、請求項1または2に記載の半導体装置。前記第1のソース領域に含まれる前記不純物は砒素であり、前記第2のソース領域に含まれる前記不純物はリンである、請求項1~3のいずれかに記載の半導体装置。前記ドレイン領域は、第1のドレイン領域および第2のドレイン領域を有しており、前記第1のドレイン領域に含まれる前記不純物は砒素であり、前記第2のドレイン領域に含まれる前記不純物はホウ素である、請求項1~4のいずれかに記載の半導体装置。エクステンション領域とハロー注入領域とを併せ持つMONOS型メモリセルが複数配列されたマイクロコンピュータにおいては、いわゆる消去ディスターブの問題が起こりうる。消去ディスターブとは、選択されたメモリセルの記憶情報を書き換える際に、当該メモリセルに隣接する、既に情報が消去されたメモリセルに弱い記憶情報を書き込むエラー現象である。半導体プロセス開発においては、MONOS型メモリセルの消去ディスターブ特性の改善が要求されている。上記改善のために、たとえばMONOS型メモリセルを構成する記憶用MOSトランジスタのゲート電極の長さの延長、記憶用MOSトランジスタのソース領域に注入される砒素の不純物の量の低減などの方法がなされてきた。上記各方法により消去ディスターブは抑制されるが、逆に意図的にメモリセルのデータを消去する特性が悪化し、データの消去効率が低下していた。このように、上記改善方法においては、MONOS型メモリセルにおけるデータ消去の効率と消去ディスターブの抑制とが互いにトレードオフの関係となり、双方を同時に特性向上することが困難であった。本発明は、上記の問題に鑑みなされたものである。その目的は、消去特性と消去ディスターブ特性との双方を向上することが可能な、MONOS型メモリセルなどの半導体装置を提供することである。本発明の一実施例による半導体装置は以下の構成を備えている。上記半導体装置は、主表面を有する半導体基板と、主表面に形成される第1のゲート電極と、主表面上において第1のゲート電極と隣接するように形成された第2のゲート電極と、第2のゲート電極と半導体基板とに挟まれた領域から、第1のゲート電極と第2のゲート電極とに挟まれた領域に連なるように延びる絶縁膜と、第1および第2のゲート電極の真下のチャネル領域を挟むように、主表面に形成される1対のソース/ドレイン領域とを備える半導体装置である。上記ソース領域は、第1のソース領域および第2のソース領域を含んでいる。上記第2のソース領域は第1のソース領域よりも主表面から深い領域に形成されている。上記第1のソース領域と第2のソース領域とに含まれる不純物の材質が異なっている。本実施例によれば、MONOS型メモリセルにおいて、第1のソース領域により、消去効率消去特性の劣化を抑制するとともに、第1のソース領域よりも主表面から深い領域に形成される第2のソース領域により、消去ディスターブの発生を抑制消去ディスターブ特性を向上できる。以上より、消去特性と消去ディスターブ特性との双方を向上することが可能な半導体装置を提供することができる。以下、本発明の実施の形態について図に基づいて説明する。まず図1を参照して、本実施の形態に係るMONOS型メモリセルの構成について説明する。図1を参照して、本実施の形態のFMONOS型メモリセルは、1対の不純物領域であるソース領域NR1とドレイン領域NR2と、ゲート絶縁膜GIと、コントロールゲート電極CG第1のゲート電極とを有している。ソース領域NR1とドレイン領域NR2との各々は、半導体基板SUBの主表面に形成されている。ゲート絶縁膜GIは、ソース領域NR1およびドレイン領域NR2に挟まれる半導体基板SUBの主表面上に形成されている。コントロールゲート電極CGはゲート絶縁膜GI上に形成されている。またFMONOS型メモリセルは、コントロールゲート電極CGと隣接するように積層絶縁膜ONO絶縁膜とメモリゲート電極MG第2のゲート電極とを有している。積層絶縁膜ONOは、半導体基板SUBの主表面上のうち、メモリゲート電極MGと半導体基板SUBとに挟まれた領域から、コントロールゲート電極CGとメモリゲート電極MGとに挟まれた領域に連なるように延びている。言い換えれば、積層絶縁膜ONOは、半導体基板SUBの主表面上においてコントロールゲート電極CGおよびメモリゲート電極MGに隣接するように形成されている。そして積層絶縁膜ONOは、メモリゲート電極MGの下面に接しながら半導体基板SUBの主表面に沿うように図の左右方向に延びる領域と、コントロールゲート電極CGとメモリゲート電極MGとに挟まれながら半導体基板SUBの主表面に交差するように図の上下方向に延びる領域とを有している。またメモリゲート電極MGは、積層絶縁膜ONOのうち半導体基板SUBの主表面に沿うように延びる領域と、半導体基板SUBの主表面に交差するように延びる領域との両方に接するように形成される。さらにコントロールゲート電極CGも、積層絶縁膜ONOのうち半導体基板SUBの主表面に交差するように延びる領域と接するように配置される。コントロールゲート電極CGおよびメモリゲート電極MGの側壁には側壁絶縁膜SWが形成されている。側壁絶縁膜SWは、たとえばシリコン酸化膜とシリコン窒化膜との組合せが好ましいが、シリコン酸化膜のみあるいはシリコン窒化膜のみからなるものであってもよい。図1のMONOS型メモリセルのうち、ゲート絶縁膜GIとコントロールゲート電極CGとの積層構造は、たとえば半導体基板SUBの主表面に複数配列されたMONOS型メモリセルのうち所望のメモリセルを選択するための、いわゆる選択用MOSトランジスタを構成する。また図1のMONOS型メモリセルのうち、積層絶縁膜ONOとメモリゲート電極MGとは、選択されたMONOS型メモリセルに情報を記憶する、いわゆる記憶用MOSトランジスタを構成する。積層絶縁膜ONOは、シリコン酸化膜O1とシリコン窒化膜Nとシリコン酸化膜O2とがこの順に積層された構成を有している。このうちシリコン窒化膜Nが電荷を蓄積することにより、MONOS型メモリセルに情報を記憶させることができる。さらに図1を参照して、本実施の形態のMONOS型メモリセルにおけるドレイン領域NR2は、n型ドレイン拡散層N2と、n型領域N21第1のドレイン領域と、p型領域P21第2のドレイン領域とを有している。n型ドレイン拡散層N2はドレイン領域NR2の主要部分を構成する、n型の不純物を含む領域である。n型領域N21はn型ドレイン拡散層N2と隣接するようにn型ドレイン拡散層N2の内側ソース領域NR1に近い側に、エクステンション領域として形成される。n型ドレイン拡散層N2はたとえば砒素およびリンの不純物が混載した、n型不純物を含む領域である。n型領域N21はたとえばn型である砒素の不純物が含まれる領域である。p型領域P21はp型であるたとえばホウ素の不純物が含まれる領域である。n型ドレイン拡散層N2およびn型領域N21は、半導体基板SUBの主表面に直接形成されることが好ましい。p型領域P21はいわゆるハロー注入により形成される領域である。ドレイン領域NR2が主にn型不純物を含む領域から構成されるため、ハロー注入領域としてのp型領域P21はこれと逆の導電型であるp型の不純物を含むように構成される領域である。p型領域P21は図1においてはn型ドレイン拡散層N2およびn型領域N21の双方に接するように、n型領域N21よりも半導体基板SUBの主表面に対して深い図の下側の領域に形成されている。しかしp型領域P21についてもn型領域N21と同様に半導体基板SUBの主表面に直接形成されてもよい。ドレイン領域NR2に対して、上記MONOS型メモリセルにおけるソース領域NR1は、n型ソース拡散層N1と、n型領域N11第1のソース領域と、n型領域N12第2のソース領域と、n型領域N13とを有している。n型ソース拡散層N1はソース領域NR1の主要部分を構成する、n型の不純物を含む領域である。n型領域N11はn型ソース拡散層N1と隣接するようにn型ソース拡散層N1の内側ドレイン領域NR2に近い側に、エクステンション領域として形成される。n型領域N13は、当該メモリセルの閾値電圧を調整するために形成される領域である。n型ソース拡散層N1はたとえば砒素およびリンの不純物が混載した、n型不純物を含む領域である。n型領域N11,N13はたとえばn型である砒素の不純物が含まれる領域である。これらの領域は、半導体基板SUBの主表面に直接形成されることが好ましい。またn型領域N12はリンの不純物が含まれる領域である。このようにn型領域N11とn型領域N12とは同一の導電型n型の不純物を含む領域となっていることが好ましい。したがってn型領域N11とn型領域N12とは含まれる不純物の種類が異なるが、含まれる不純物の導電型が同一であることが好ましい。n型領域N11に含まれる砒素の不純物濃度は5×1014cm2以上5×1015cm2以下であることが好ましい。これに対してn型領域N12に含まれるリンの不純物濃度は5×1012cm2以上5×1013cm2以下であることが好ましい。このようにn型領域N12に含まれるリンの不純物濃度は、n型領域N11に含まれる砒素の不純物濃度より低いことが好ましい。n型領域n12は、n型領域N11よりも半導体基板SUBの主表面から深い図の下側の領域に形成されることが好ましい。したがって図1に示すように、n型領域N12はn型領域N11の下側の外縁のみに接するように形成されることがより好ましい。なお図1に示す本実施の形態のMONOS型メモリセルは、p型不純物が含まれるp型領域PR1からなるたとえばシリコン単結晶のウェハの主表面上に高耐圧p型ウェル領域HVPWが形成され、さらにその上に形成されたp型ウェル領域WL内の半導体基板SUBの表面に形成されている。しかし、たとえばn型不純物が含まれるシリコン単結晶のウェハの主表面上にn型の不純物領域が形成され、その領域内にMONOS型メモリセルが形成されてもよい。またソース領域およびドレイン領域が、主にp型不純物を含む領域から構成されてもよい。次に、図1に示すMONOS型メモリセルの製造方法の概略について説明する。まずp型領域PR1を含むシリコン単結晶などのウェハの内部に、たとえば通常のイオン注入技術により、ホウ素などのp型の不純物イオンを注入することにより、高耐圧p型ウェル領域HVPWおよびp型ウェル領域WLが形成される。p型ウェル領域WLが形成された後、たとえば熱酸化法を用いて、シリコン酸化膜が半導体基板SUBの主表面を覆うように形成される。シリコン酸化膜の上に、たとえばCVDChemicalVaporDeposition法を用いて、多結晶シリコンの薄膜が形成される。シリコン酸化膜および多結晶シリコンの薄膜に対して通常の写真製版技術およびエッチング技術を用いることにより、シリコン酸化膜からなるゲート絶縁膜GIおよび多結晶シリコン薄膜からなるコントロールゲート電極CGの積層構造が形成される。次に、通常のイオン注入技術により、砒素の不純物を含むn型領域N13が形成される。次に、半導体基板SUB、コントロールゲート電極CGを覆うように、FMONOSの積層絶縁膜を形成するためのシリコン酸化膜O1、シリコン窒化膜N、シリコン酸化膜O2がこの順に形成され、さらにシリコン酸化膜O2の上面に接するように、多結晶シリコンの薄膜が形成される。通常の写真製版技術およびエッチング技術により、この積層された絶縁膜ONOが図1に示す形状となるように加工され、多結晶シリコンがメモリゲート電極MGとなるように加工される。次に、通常のイオン注入技術により、砒素の不純物を含むn型領域N11,N21が形成される。n型領域N11は既にn型領域N13が形成された領域が後にn型領域N11に変更されるように形成されてもよい。続いて通常のイオン注入技術により、ホウ素の不純物を含むp型領域P21が形成される。既に形成されたn型領域N21と平面視において重なるように、n型領域N21の真下にp型領域P21が形成される。このためp型領域P21を形成するために注入される不純物イオンがn型領域N21を貫通することにより、p型領域P21が形成されてもよい。次に、通常のイオン注入技術により、リンの不純物を含むn型領域N12が形成される。既に形成されたn型領域N11と平面視において重なるように、n型領域N11の真下にn型領域N12が形成される。このためn型領域N12を形成するために注入される不純物イオンがn型領域N11を貫通することにより、n型領域N12が形成されてもよい。なお注入されるリンの不純物イオンの濃度は、n型領域N11を形成するために注入された砒素の不純物イオンの濃度より低いことが好ましい。半導体基板SUBの主表面、コントロールゲート電極CGの側面および上面、ならびにメモリゲート電極MGの側面および上面を覆うように、シリコン酸化膜および/またはシリコン窒化膜が形成される。当該絶縁膜に通常の写真製版技術およびエッチング技術が施されることにより、図1に示す側壁絶縁膜SWが形成される。次に上記各工程において半導体基板SUBの主表面上に形成された、コントロールゲート電極CGおよびメモリゲート電極MGなどの構造をマスクとして、通常のイオン注入技術がなされることにより、砒素およびリンの不純物を含む拡散層N1,N2が形成される。拡散層N1,N2についても、たとえば既に他のn型領域N11などが形成された領域が拡散層N1,N2に変更されるように形成されてもよい。概ね以上の各処理がなされることにより、図1に示すMONOS型メモリセルが形成される。次に図2および図3を用いて、本実施の形態のMONOS型メモリセルの記憶情報の消去特性、および消去ディスターブ特性について説明する。図2を参照して、積層絶縁膜ONO図1のシリコン窒化膜Nに記憶情報として蓄えられる負の電荷を消去する際には、たとえばドレイン領域NR2に0~2V、コントロールゲート電極CGに0V、メモリゲート電極MGに-5~-8V、ソース領域NR1に5~8Vの電圧を印加する。この場合、メモリゲート電極MGに印加される負の電圧により、ソース領域NR1と半導体基板SUBとの境界部に発生した正の電荷が積層絶縁膜ONOの内部に注入されることにより、積層絶縁膜ONOの負の電荷が消去される。図3を参照して、たとえば図2と同様に、ドレイン領域NR2に0~2V、コントロールゲート電極CGに0V、ソース領域NR1に5~8Vの電圧が印加された状態で、メモリゲート電極MGに1~3Vの電圧が印加された場合を考える。つまり図3は図2と比較して、メモリゲート電極MGに印加される電圧のみ異なっており、図2においてはメモリゲート電極MGに負の電圧が印加されているのに対し、図3においてはメモリゲート電極MGに正の電圧が印加されている。図3においては、メモリゲート電極MGに正の電圧が印加された状態で、ソース領域NR1において、メモリゲート電極MGに印加される電圧に比べて非常に高い正の電圧7Vが印加される。このソース領域NR1における高い正の電圧は、たとえば当該メモリセルに隣接するメモリセルを選択して情報を書き込む電荷を蓄えるために印加されるものである。すなわち図3に示すメモリセルについてはデータが既に消去されており、新たにデータを書き込むことを意図していないと仮定する。この場合、ソース領域NR1の電圧に起因して、メモリゲート電極MGの真下の積層絶縁膜ONOには、意図せず負の電荷が注入される可能性がある。このように意図せず電荷が注入されれば、当該メモリセルに情報を記憶しないよう制御しているはずの条件下で、情報を記憶しているものと誤って認識され、当該メモリセルのエラー出力および閾値電圧の変化を誘発する。このような正の電荷は、ソース領域に印加される高い正の電圧により、ソース領域NR1の近傍特に半導体基板SUBの主表面から比較的深い領域における電界強度が高くなるために発生すると考えられる。以上のように、たとえば隣接するメモリセルへのデータ書き込みに起因して、エラーとして既にデータが消去されたメモリセルにデータが書き込まれる現象を消去ディスターブと呼ぶ。消去ディスターブに対する当該メモリセルの耐性を消去ディスターブ特性と呼ぶ。次に図4を参照して、比較例のMONOS型メモリセルの構成について説明する。比較例のMONOS型メモリセルは、図1に示す本実施の形態と比較して、ソース領域NR1の構成において異なっている。具体的には、図4においては、ソース領域NR1にリンの不純物を含むn型領域N12が形成されない。図4においては、本実施の形態と同様のn型領域N11の外縁を囲むように、本実施の形態と同様のn型領域N13が形成されている。図4のMOMOS型メモリセルと図1のMONOS型メモリセルとは上記の点においてのみ異なっており、他の点においては同様である。このため図4において図1と同一の要素については同一の符号を付しその説明を繰り返さない。次に図5~図7を参照しながら、本実施の形態の作用効果について説明する。図5および図6は、それぞれ本実施の形態および比較例のMONOS型メモリセルの、図1中に丸点線で囲んだ領域内における、データ消去時の電界強度の分布を示すものである。すなわちこれらは、当該MONOS型メモリセルの消去ディスターブ特性を示すものである。図5を参照して、図の横軸は図1の左右方向の位置変位Xを示しており、図の縦軸は図1の上下方向の位置変位Yを示している。図5および図6の右下にはソース領域NR1が、左上にはメモリゲート電極MGと半導体基板SUBとに挟まれた積層絶縁膜ONOが図示されている。したがってY方向の変位が約0.01μmの位置に半導体基板SUBの主表面が配置されている。図5および図6を参照して、本実施の形態図5のようにソース領域NR1にn型領域N12を有することにより、比較例図6のように当該n型領域N12を有さない場合に比べて、半導体基板SUBの内部のうち特にソース領域NR1の左側積層絶縁膜ONOの真下の領域における電界強度が緩和される。この領域はn型領域N12が形成される領域にほぼ一致している。一方、半導体基板SUBの主表面変位Yが0.01μmの近傍においては、図5と図6との間で電界強度に大きな差は見られない。図7に示すグラフの横軸は、図5および図6の変位Xが0.13μmの領域における変位Yの変化を示しており、当該グラフの縦軸は、変位Xが0.13μmの位置での変位Yの変化に対する電界強度の変化を示している。図7を参照して、変位Yの値が比較的小さいすなわち半導体基板SUBの表面に近い領域においては、本実施の形態図1のメモリセルと比較例図4のメモリセルとの電界強度の間に大きな差は見られない。しかし概ね変位Yの値が0.02μm以上となる、比較的半導体基板SUBの主表面から深い半導体基板SUBのより内部の領域においては、本実施の形態図1のメモリセルの方が、比較例図4のメモリセルよりも電界強度が小さくなっていることがわかる。以上より、本実施の形態のように、n型領域N11と同じ導電型であるn型の不純物ではあるが、n型領域N11と異なる材質の不純物を含むn型領域N12が、n型領域N11よりも半導体基板SUBの深い領域に形成されることにより、当該半導体基板SUBの主表面から深い領域における電界強度が弱くなるといえる。半導体基板SUBの主表面から比較的深いソース領域における電界強度は、当該メモリセルの消去ディスターブ特性に寄与する。すなわち当該領域の電界強度が小さければ、消去ディスターブ特性が高くなり、当該メモリセルに意図せず負の電荷が注入される消去ディスターブを抑制する効果が高まる。その結果、本実施の形態においては、たとえば図3に示す、消去ディスターブの発生が抑制される。この効果は、n型領域N12に含まれる不純物が、n型領域N11に含まれる不純物と導電型が同じだが異なる材質であり、かつn型領域N12に含まれる不純物の濃度が、n型領域N11に含まれる不純物の濃度に比べて低い場合に顕著になる。ただし半導体基板SUBの主表面近傍においては、本実施の形態においても比較例においても、ほぼ同様にn型領域N11が形成された態様となっているため、両者の電界強度の間に大きな差がない。当該表面近傍の電界強度は当該メモリセルのデータの消去特性に寄与する。すなわち当該表面近傍の電界強度が大きければ、当該メモリセルのデータの消去特性が大きくなり、当該メモリセルのデータを容易に意図的に消去することができる。本実施の形態のように、特にソース領域のうち半導体基板SUBの主表面近傍の態様を比較例と同様にし、特にソース領域のうち主表面から遠い半導体基板SUBの内部の領域において、主表面近傍とは異なる不純物領域を形成する。このようにすれば、当該メモリセルのデータの消去特性と消去ディスターブ特性との双方を向上できる。すなわち本実施の形態においては、高い消去特性により所望のメモリセルに書き込まれたデータを高効率に容易に消去することができるとともに、高い消去ディスターブ特性により、意図せずメモリセルにデータが書き込まれ、当該メモリセルの閾値電圧が変化する不具合の発生を抑制することができる。図8に示すグラフの横軸は、たとえば図2に示すようにMONOS型メモリセルのデータを意図的に消去するために電圧が印加される時間消去時間秒を示す。また当該グラフの縦軸は、各消去時間に対するメモリセルの閾値電圧の値ソース領域とドレイン領域との間に電流が流れ始めるときのゲート電圧の値を示す。図8を参照して、各消去時間に対する閾値電圧の値は、本実施の形態図1のメモリセルと比較例図4のメモリセルとの間に大きな差がない。一例として閾値電圧の実測値が-1Vである場合の、本実施の形態と比較例とのメモリセルの消去時間はいずれも約5E-03秒である。すなわち意図的にデータを消去する特性は、本実施の形態についても比較例と同等であることがわかる。図9に示すグラフの横軸は、たとえば図3に示すようにMONOS型メモリセルに消去ディスターブが発生する際に電圧が印加される時間消去ディスターブ時間秒を示す。また当該グラフの縦軸は、各消去ディスターブ時間に対する、メモリセルの閾値電圧の変化量を示す。すなわち消去ディスターブの発生によりメモリセルの閾値電圧が上昇するようにシフトするが、図9の縦軸は、この閾値の上昇量を示している。図9を参照して、消去ディスターブ時間が同じである場合に、本実施の形態図1のメモリセルの方が、比較例図4のメモリセルよりも閾値電圧の変化量が小さくなる。逆に言えば、消去ディスターブ時間は、閾値電圧の変化量が同じたとえば1Vである場合に、本実施の形態図1のメモリセルの方が、比較例図4のメモリセルよりも長くなる。一例として閾値電圧の変化量が0.5Vである場合の、本実施の形態と比較例とのメモリセルの消去ディスターブ時間はそれぞれ約5E-02秒、約5E-03秒である。このことは、本実施の形態の方が比較例よりも消去ディスターブが発生しにくいことを意味する。図8および図9のグラフから、本実施の形態においては、メモリセルのデータの消去特性と消去ディスターブ特性との双方を向上できるといえる。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"