"電荷を蓄えるためのストレージキャパシタKKと、半導体基板1内にてチャネルを規定するためのソース領域Sおよびドレイン領域D、上記チャネルの表面上に形成されたゲート絶縁体、並びに上記ゲート絶縁体上に形成された制御電極Gを含み、半導体メモリセルを選択するために、上記ストレージキャパシタKKに接続されている、少なくとも一つの選択トランジスタATと、上記半導体基板1上に形成された、層状の層間絶縁体4と、上記ソース領域Sおよびドレイン領域Dを少なくとも部分的に露出するために上記層間絶縁体4に形成された各コンタクトホールとを有する半導体メモリセルにおいて、上記ストレージキャパシタは、上記選択トランジスタATに属するソースまたはドレインの各領域S,Dのための複数の各コンタクトホール内にてそれぞれコンタクトホールキャパシタKK1ないしKK3として設定されており、上記各コンタクトホールキャパシタKK1ないしKK3は、それぞれ、上記ソースまたはドレインの領域S,Dと電気的に接続され、上記層間絶縁体4の表面に達せず、かつ、上記コンタクトホールの表面上に形成されたキャパシタ対向電極CE1と、上記層間絶縁体4の表面に達し、上記キャパシタ対向電極CE1の表面上に形成されたキャパシタ絶縁体CDと、上記キャパシタ絶縁体CDの表面上に形成されるキャパシタ電極CE2としての導電性の充填材層8と、を含み、上記複数の各コンタクトホールキャパシタKK1ないしKK3の各充填材8を互いに接続する、補助接続線部HVssが、上記層間絶縁体4上に設けられていることを特徴とする半導体メモリセル。上記ドレイン領域Dは、拡大化された補助ドレイン領域HDとなっていることを特徴とする請求項1に記載の半導体メモリセル。上記キャパシタ絶縁体CDは、酸化物、窒化物および/または高k材料を含むことを特徴とする請求項2に記載の半導体メモリセル。上記キャパシタ対向電極CE1は、上記ソースまたはドレインのそれぞれの各領域S,Dのための少なくとも一つのさらなるコンタクトホールの表面上に内張り層として形成され、上記導電性の充填材層8は、上記コンタクトホールを充填していることを特徴とする請求項1ないし3の何れか1項に記載の半導体メモリセル。上記少なくとも一つのコンタクトホールは、上記半導体基板1の表面方向での断面形状が、円形、楕円形、または長方形であることを特徴とする請求項1ないし4の何れか1項に記載の半導体メモリセル。上記コンタクトホールキャパシタKKは、上記層間絶縁体4の上に形成されたキャパシタ接続線Vssに接続されていることを特徴とする請求項1ないし5の何れか1項に記載の半導体メモリセル。上記キャパシタ接続線は、上記層間絶縁体4の上に形成され、上記キャパシタ接続線Vssに対し、上記補助接続線部HVssが直交していることを特徴とする請求項6に記載の半導体メモリセル。上記補助接続線部HVssは、上記複数の各コンタクトホールキャパシタKK1ないしKK3の容量を互いに並列に接続していることを特徴とする請求項7に記載の半導体メモリセル。上記選択トランジスタATは、1コ、2コまたは3コであることを特徴とする請求項1ないし8の何れか1項に記載の半導体メモリセル。コンタクトホールキャパシタKKと、上記コンタクトホールキャパシタKKに接続された少なくとも一つの選択トランジスタATとを有する半導体メモリセルの製造方法において、a半導体基板1を調製する工程と、b上記半導体基板内にてチャネルを規定するためのソース領域Sおよびドレイン領域D、上記チャネルの表面上に形成されたゲート絶縁体2および制御電極Gを備えるゲートスタックを含む上記選択トランジスタATを形成する工程と、c上記半導体基板1の表面上、および上記ゲートスタック2、Gの表面上に層間絶縁体4を形成する工程と、d上記選択トランジスタATのソース領域Sおよびドレイン領域Dを少なくとも部分的に露出するための、上記層間絶縁体4内での、ソースまたはドレインの領域、および複数の各コンタクトホールキャパシタのための複数の各コンタクトホールを形成する工程と、e上記半導体基板1の表面上、および上記複数の各コンタクトホールの表面上にて形成され、かつ、上記層間絶縁体4の表面にまで達しないように形成された内張り層5をキャパシタ対向電極CE1として形成する工程と、f上記層間絶縁体4の表面上に延び、上記キャパシタ対向電極CE1の表面上に、さらなる絶縁体層7をキャパシタ絶縁体として形成する工程と、g上記複数の各コンタクトホールの内部にて、上記キャパシタ絶縁体CDの表面上にて導電性の充填材層8をキャパシタ電極CE2として形成する工程と、h上記層間絶縁体4の表面上、かつ、上記充填材層8の表面上に、上記キャパシタ電極CE2を接続するためのキャパシタ接続線Vssを形成する工程と、を含む半導体メモリセルの製造方法。上記工程aでは、上記半導体基板1内に、アクティブ領域AAを規定するための各トレンチ分離部STIを形成することを特徴とする請求項10に記載の半導体メモリセルの製造方法。上記工程bでは、上記半導体基板1の表面全体に対しゲート絶縁体層2を形成し、上記ゲート絶縁体層2の表面全体に対し制御電極層3を形成し、各ゲートスタックを形成し、イオン打ち込み法によるセルフアライメント方法によって、上記選択トランジスタATにおける、ソースおよびドレインの各領域S、Dを形成することを特徴とする請求項10または11に記載の半導体メモリセルの製造方法。上記工程cでは、SiN層4AおよびBPSG層を含む積層体を形成することを特徴とする請求項10ないし12の何れか1項に記載の半導体メモリセルの製造方法。上記工程dでは、上記コンタクトホールキャパシタKKのため、および上記ソースまたはドレインの領域の各コンタクトホールを同時に形成することを特徴とする請求項10ないし13の何れか1項に記載の半導体メモリセルの製造方法。上記工程hでは、上記複数の各コンタクトホールのための補助接続線HVssを、さらに形成することを特徴とする請求項10に記載の半導体メモリセルの製造方法。上記各コンタクトホールを、上記半導体基板1の表面方向での断面形状を、円形、楕円形、または長方形に形成することを特徴とする請求項10ないし15の何れか1項に記載の半導体メモリセルの製造方法。上記工程eでは、上記内張り層5もまた、ソースまたはドレインの各領域のための上記コンタクトホール内に同時に形成することを特徴とする請求項10ないし16の何れか1項に記載の半導体メモリセルの製造方法。上記工程eでは、上記内張り層5を、表面全体に形成し、続いて、コンタクトホールの上部ゾーンまでエッチバックして形成することを特徴とする請求項10ないし17の何れか1項に記載の半導体メモリセルの製造方法。上記工程eでは、約10nmの厚さのTiN層を堆積することを特徴とする請求項10ないし18の何れか1項に記載の半導体メモリセルの製造方法。上記工程gでは、導電性の充填材層8を、表面全体に堆積し、上記層間絶縁体4の表面に達するまで平坦化することを特徴とする請求項10ないし19の何れか1項に記載の半導体メモリセルの製造方法。上記各工程g、hでは、導電性の充填材層8を、表面全体に堆積し、続いて、上記キャパシタ接続線Vssを形成する構造とすることを特徴とする請求項10ないし19の何れか1項に記載の半導体メモリセルの製造方法。上記工程hでは、上記ソースまたはドレインの各領域S、Dのためのビット線BLを、さらに同時に形成することを特徴とする請求項10ないし21の何れか1項に記載の半導体メモリセルの製造方法。このことにより、コストを本質的に下げることができるが、このような半導体メモリセルのために必要なエリアは、大幅に増大している。なぜなら、MOSまたはMIMキャパシタMOSCは、半導体基板10の表面上に基本的に形成されており、したがって、MOSまたはMIMキャパシタMOSCの容量は、利用可能な部品表面でのエリア占有に正比例しているからである。それゆえ、本発明の目的は、集積度を向上させながら、製造コストを低減できる、半導体メモリセルおよびその製造方法を提供することである。本発明によれば、上記目的は、本願の請求項1の半導体メモリセルの特徴によって達成され、および本願の請求項10の製造方法の特徴によって達成される。上記目的は、特に、選択トランジスタのソース領域またはドレイン領域のための、少なくとも一つのコンタクトホール内に、ストレージキャパシタとしてのコンタクトホールキャパシタを用いることによって達成される。選択トランジスタのために、何れの場合も必要とされるコンタクトホール内に上記キャパシタが形成されるので、半導体メモリセルの集積度を、実質的に向上できる。その上、必要とされるコンタクトホールの形成のための製造方法のサブ工程が、コンタクトホールキャパシタを形成するためにも同時に用いることができるので、製造コストも、さらに低減できる。好ましくは、コンタクトホールキャパシタのための、少なくとも一つのコンタクトホールにおいては、半導体基板上に形成された層間絶縁体内に形成される一方、コンタクトホールに対応する、ソース領域またはドレイン領域の少なくとも一部を露出させる。キャパシタの対向電極は、上記コンタクトホールの表面上に形成され、上記対向電極は、上記層間絶縁体の表面までには達しないが、上記対向電極における、上記表面に対して下側となる下方ゾーンにて、ソース領域またはドレイン領域と電気的に接続されている。キャパシタの絶縁体は、上記層間絶縁体の表面に達し、さらに、上記キャパシタの対向電極上に形成され、上記コンタクトホールの上部領域を形成する。最後に、上記コンタクトホールの内部のキャパシタ電極を形成するための導電性の充填材層は、キャパシタ絶縁体の表面上に形成されている。したがって、コンタクトホールキャパシタは、最小のスペース要求を備え、十分な充電容量を有しており、また、従来の製造方法に対し、単に僅かな変更により製造できるものである。好ましくは、上記少なくとも一つのコンタクトホールは、円柱状、楕円柱状、角柱状、または、標準的な製造方法において使用可能などのようなマスク形状による形状を備えていてもよい。上記コンタクトホールキャパシタを接続するために、さらに、キャパシタ接続線を、上記層間絶縁体の上に形成してもよい。そのようなキャパシタ接続線は、従来の金属層の面内に配置されるので、上記キャパシタ接続線の電気抵抗値を最小値に維持できる。上記キャパシタ接続線は、少なくとも一つの補助接続線を含んでもよい。少なくとも一つの補助接続線は、上記層間絶縁体の上の上記キャパシタ接続線に対し、基本的には直交するように形成される。以上のように、それぞれの容量を、コンタクトホールキャパシタ全体のために、きめ細かく、任意の数値に調整することができる。特に、複数の各コンタクトホールキャパシタを、選択トランジスタの、それぞれのソース領域またはドレイン領域のために形成してもよい。互いに平行な上記複数の各コンタクトホールキャパシタを互いに一緒に接続するための、少なくとも一つの補助接続線部を設けてもよい。そのようなキャパシタは、例えば、従来から知られている、レーザビームを用いて、所望する容量値に変更、または調整されてもよい。上記キャパシタ絶縁体には、高い比誘電率を備えた、シリコン酸化物、シリコン窒化物、および/またはいわゆる高k材料が、好ましく使用される。その使用の結果、所望する容量を、さらに増加させることが可能となる。上記製造方法では、ソース領域およびドレイン領域と共に、ゲート絶縁体および制御電極とを備えた選択トランジスタが、最初に形成される。上記選択トランジスタ上に層間絶縁体が配置される。続いて、ソース領域およびドレイン領域を少なくとも部分的に露出するためのコンタクトホールを、層間絶縁体内に形成する。その後、内張り層を、少なくとも一つのコンタクトホール内に、キャパシタの対向電極として形成する。ただし、上記内張り層は、上記層間絶縁体の表面までには到達しないように形成されている。次に、さらなる絶縁層を、上記キャパシタの対向電極上に、キャパシタ絶縁体として、上記層間絶縁体の表面に到達するまで形成する。その後、導電性の充填材層を、上記さらなる絶縁層上に、上記コンタクトホールキャパシタのための上記少なくとも一つのコンタクトホール内部にてキャパシタ電極として形成する。続いて、上記キャパシタ電極を接続するために、キャパシタ接続線を、上記層間絶縁体および上記充填材層の上に形成する。上記製造方法における、従来のコンタクトホールを形成するための各工程を、本発明の製造方法でのコンタクトホールキャパシタを形成するための各工程に共用できるので、本発明の製造方法の製造コストを、極めて低減できる。特に、コンタクトホールキャパシタのためのコンタクトホールと、残っているソース領域またはドレイン領域のためのコンタクトホールとの双方での、従来からの製造方法により提供されている導電性内張り層の形成方法を、同時に用いることによって、従来のコンタクトホールの製造方法にて使用される何れかの製造方法の各工程または各層の製造方法を、本発明のコンタクトホールキャパシタのキャパシタ対向電極を形成するために使用できることは有利な点である。その上、上記キャパシタ接続線と共にそれに対応する上記補助接続線部を、上記キャパシタ電極を形成するための導電性の充填材層と共に同時に形成することができる。その結果、上記コンタクトホールキャパシタの製造コストをさらに低減できる。本発明の他の有利な構成や工程については、さらに他の従属請求項に示されている。以下で図を参照して各実施形態により本発明をより詳しく説明する。図1~図3は、従来技術の1T、2T、3T半導体メモリセルの概略化された等価回路図である。図4は、従来技術の深いトレンチキャパシタを有する1T半導体メモリセルの概略化された断面図である。図5は、従来技術のMOSキャパシタを有する1T半導体メモリセルの概略化された断面図である。図6A~図6Cは、第1実施形態の本発明の1T半導体メモリセルの製造における主要な方法の工程を示す概略化された断面図である。図7A~図7Cは、第2実施形態の本発明の1T半導体メモリセルの製造における主要な方法の工程を示す概略化された断面図である。図8は、第3実施形態の本発明の1T半導体メモリセルの概略化された断面図である。図9は、図8の本発明の1T半導体メモリセルの概略化された平面図である。図10は、第4ないし第6の各実施形態の本発明の1T半導体メモリセルの概略化された平面図である。図11は、キャパシタ誘電体と、並列に接続された複数のコンタクトホールキャパシタとの関数として、全体的な容量を概略化して示す図である。図6A~図6Cに、本発明の第1実施形態に係る、1T半導体メモリセルの製造における主要な方法の工程を示す概略化された断面を示す。以下では、図1ないし図5と同じ参照番号の部材は、同一またはそれに相当する部材を示し、それらに関する繰り返しの説明を省略した。図6Aによれば、まず、半導体基板1を調製する。半導体基板1としては、Si半導体基板を使用することが好ましい。このような調製工程においては、図示されていないが、特に、半導体基板1に、アクティブエリアAAを規定するためのトレンチ分離部STIを形成してもよい、および/または、トレンチ分離部STIに対応する位置にトレンチドーピングを行ってもよい。続いて、半導体基板1に、半導体メモリセルを選択するための選択トランジスタATを形成する。例えば、半導体基板1の表面上に、ゲート絶縁層2を表面全体に形成し、ゲート絶縁層2の表面全体上に、制御電極層3を形成する。次に、ゲート絶縁層2と制御電極層3とを備えるいわゆるゲートスタックを、例えばリソグラフィー法によってパターン化する。最後に、ゲートスタックの両側の半導体基板1に、ソース領域Sとドレイン領域Dとを、自己整合的セルフアライメントに、例えばイオン打ち込み法によって形成する。導電性を増大化するために、制御電極層3またはパターン化された制御電極Gを任意にサリサイド化salicidedしてもよい。高導電性金属半導体複合体は、堆積された金属層を用いて形成される。このため、制御電極層3は、多結晶半導体材料、特に、ポリシリコンからなることが好ましい。続いて、半導体基板1、または、ゲートスタック2、Gの表面上に、いわゆる、層状の層間誘電体層間絶縁体を形成する。層間誘電体の形成としては、BPSG硼素リンけい酸ガラスを表面全体に塗布することが好ましい。このBPSG層は、従来の各方法において所定の標準的な厚みを有しているが、この層の厚みは、今後形成されるコンタクトホールキャパシタの容量を既に部分的に決定する。図6Bによれば、コンタクトホールを、層間誘電体4に、ソース領域Sとドレイン領域Dとのために形成する。コンタクトホールは、ソース領域Sとドレイン領域Dとを、少なくとも部分的に露出させ、また、半導体基板1の露出場所において開口を形成するものである。以下において、コンタクトホールに関し、本実施形態では、例えばドレイン領域D上に形成されたコンタクトホールキャパシタKK用の一方のコンタクトホールと、他のソース領域S上に形成された他方のコンタクトホールとを区別する。当然、コンタクトホールキャパシタを、ソース領域S用のコンタクトホールに形成してもよい。また、通常のコンタクトホールを、ドレイン領域Dのエリアに形成してもよい。これらの各コンタクトホールは、従来の標準的なプロセス、特に異方性エッチング方法、および、好ましくはいわゆるRIE法反応性イオンエッチング法を用いて同時に形成されることが好ましい。したがって、コンタクトホールキャパシタと残りのソース領域Sとのための各コンタクトホールは、特に同時に形成されるが、原則的には、これらの窪みまたはへこみを、方法の異なる工程において、例えば、前後に連続してそれぞれ形成することも可能である。図9に、このような1T半導体メモリセルを説明するために概略化した平面図を示す。図1~図6と同じ部材番号の部材については、同一またはそれに相当する部材を示し、以下では、それらの繰り返しの説明を省いた。図9によれば、サイズの相異なる各コンタクトホールを、コンタクトホールキャパシタKKと、残りのソース領域Sとのために、層間誘電体4に形成することが好ましい。このことにより、特に、コンタクトホールキャパシタのキャパシタ容量を増大化すると共に、ソース領域Sおよびドレイン領域Dのコンタクト抵抗をほぼ同じにすることができる。さらに、この場合、所望のコンタクトホールキャパシタKKを形成するために、キャパシタ対向電極CE1と、キャパシタ誘電体CDと、キャパシタ電極CE2とによってコンタクトホールを充填することを特に大幅に簡素化される。再び図6Bに戻り、続いて、少なくともコンタクトホールキャパシタKKまたはドレイン領域D用のコンタクトホールの表面上にすなわち、ドレイン領域D上の層間誘電体4の表面上と半導体基板1の露出した表面上とに、導電性の内張り層5を、キャパシタ対向電極CE1として形成する。この場合、絶縁の理由から、内張り層5がコンタクトホールの上部ゾーンにある層間誘電体4の水平な表面にまで延びない到達しないようにする必要がある。内張り層5を、残りのソース領域S用のコンタクトホールの表面上または残りのソース領域S用のコンタクトホールの半導体基板1の露出された表面上にも同時に形成することが好ましい。なぜなら、このような内張り層は、従来は、基準として、接触ヴィアまたはコンタクト素子を作製するための製造方法において提供されるからである。これにより、内張り層5に対応する層を、ウエハー表面上の表面全体に形成し、コンタクトホールの上部ゾーンにおいて所望の空間を形成するために、層間誘電体4の水平な表面からの、上記層に対する異方性エッチバックを好ましくは遂行して、上記内張り層5を形成する。例えば、約10nmの厚みのTiN層を、均一に、すなわち、一定の層厚で堆積し、RIEエッチング方法によってエッチバックする。その結果、コンタクトホールの上部ゾーンに上記エッチバックが生じる。上記製造方法では、コンタクトホールの下部または底部ゾーンにおいて内張り層5が等方性エッチングされる可能性があるが、半導体基板1またはソース領域Sおよびドレイン領域Dが露出されたとしても、このことは不利なことではない。続いて、この導電性の内張り層5によって、コンタクトホールキャパシタ用のキャパシタ対向電極CE1を形成する。一方、内張り層5は、従来の残りのソース領域S用のコンタクトホールにおいて、基本的には堆積プロセスを改善し、導電性を改善するために形成される。続いて、図6Bによれば、残りのソース領域Sのためのコンタクトホールを、第1マスク層または第1マスクMX1必須でないによって、マスク覆いまたは充填し、さらなる誘電層7を、好ましくは表面全体に堆積する。さらなる誘電層7として、例えば、3~15nmの厚みを有し、好ましくは、高い比誘電率を有するいわゆる高k誘電体である、酸化物および/または窒化物の層を使用する。図6Cによれば、続いて、例えば層間誘電体4の表面までの平坦化を行い、第1マスクMX1を、残りのソース領域S用のコンタクトホールから除去または剥離する。キャパシタ誘電体CDは、層間誘電体4の水平な表面までに達していることから、内張り層5つまりキャパシタ対向電極CE1をコンタクトホールの上部ゾーンにおいて確実に絶縁している。よって、キャパシタ誘電体CDは、コンタクトホールキャパシタまたはドレイン領域Dのためのコンタクトホールのエリア内にて得られる。図6Cによれば、続いて、導電性の充填材層8を、層間誘電体4の表面上とコンタクトホールの中とに堆積してもよい。その場合、コンタクトホールは完全に充填される。充填材層8として、コンタクトホールの製造方法において従来使用されているタングステン層を表面全体に堆積することが好ましい。続いて、導電性の充填材層8を、フォトリソグラフィーでパターニングする。その結果、ソース領域Sに接続されたビット線BLと、それに対応したキャパシタ接続線Vssを有するコンタクトホール内部におけるキャパシタ電極CE2とを1つの製造工程で形成することができる。しかしながら、パターニングの代わりに、層間誘電体4の表面に到達するまでさらに平坦化することも原則的には可能である。ビット線BLと、キャパシタ電極CEを接続するためのキャパシタ接続線とは、従来の方法にて後続のメタライゼーション工程において形成される。図7Aないし図7Cに、本発明の第2実施形態に係る、1トランジスタ半導体メモリセルの製造方法における主要な各工程を説明するために、さらなる概略化した各断面図を示す。図1ないし図6と同じ部材番号の部材は、同一またはそれに相当する部材を示し、以下では繰り返しの説明を省いた。図7Aに、例えば、第1実施形態の代替として図6Aによる調製工程の後の断面図を示す。本第2実施形態では、第1実施形態と同様に、コンタクトホールと内張り層5とをまず形成する。続いて、将来的なコンタクトホールキャパシタ用のコンタクトホールを、第1マスクMX10必須でないによって被覆または充填する。続いて、残りのソース領域S用のコンタクトホールを、導電性の第2充填材層6例えば、タングステンによって充填することにより、ソース領域Sのためのコンタクト素子を完成させる。例えば、第2充填材層を同じく表面全体に堆積し、続いて平坦化してもよい。平坦化の後、コンタクトホールキャパシタのためのコンタクトホールに残っている第1マスクMX10の一部も、除去または剥離し、層間誘電体4の表面上に、第2マスク層MX20を形成する。その結果、コンタクトホールキャパシタまたはドレイン領域Dのためのコンタクトホールのゾーンのみが露出されたまま残る。続いて、同じく、最終的にキャパシタ誘電体CDとなる誘電層7と、導電性の第1充填材層8例えばWとを表面全体に堆積する。このようなものの断面図を図7Bに示す。図7Cに示す工程および中間物において、同じく、層間誘電体4の表面まで平坦化を任意に行ってもよい。続いて、ビット線BLとキャパシタ接続線Vssとを、導電性の第1充填材層8すなわちキャパシタ電極と、導電性の第2充填材層6との表面上にそれぞれ形成する。しかしながら、コンタクトホールキャパシタ用のコンタクトホールにキャパシタ電極CE2を製造するために、キャパシタ接続線Vssを、導電性の第1充填材層8と一体的に形成することが好ましい。ビット線BLを、後続の方法の工程において形成する。ビット線BLは、さらに、キャパシタ接続線Vssおよびキャパシタ電極CE2またはコンタクトホールのための充填材層と同時に形成されてもよく、その場合は、ビット線BL用の窪みを、例えば第2マスク層MX20の対応する位置に、ダマシン法と同様に形成する必要もある。図8に、本発明の第3実施形態に係る、1トランジスタ半導体メモリセルを説明するための概略化した断面図を示す。図1ないし図7と同じ部材番号の部材は、同一の部材またはそれに相当する部材を示し、以下では、それらに関する繰り返しの説明を省いた。図8によれば、層間誘電体4は、さらに、連続した多層構造を備えていてもよく、SiN層4AおよびBPSG層4Bを連続して有する多層構造が特に使用される。この場合、SiN層4Aは、パッシベーション層として使用されており、半導体基板1の表面上と、ゲート絶縁層2および制御電極Gからなるパターン化されたゲートスタックとの表面上に直接的当接して設けられている。従来のコンタクトの製造方法で知られている材料を、同じく、内張り層5またはキャパシタ対向電極CE1のために使用する。約10nmの厚みのTiN層が特に使用される。本発明の製造プロセスにて新しく導入されるキャパシタ誘電体CD、または、さらなる誘電層7のために、酸化シリコン、窒化シリコン、または、高い比誘電率を有するいわゆる高k誘電体を使用することが好ましい。また、この誘電層7の厚みは、3nm~15nmであり、その結果、上記厚みにより、容量を調整することができる。従来のコンタクト方法で知られており、多くの場合非常に深いコンタクトホールを最適に充填することのできるタングステンプラグを、各充填材層6、8として、コンタクトホールに使用することが好ましい。各充填材層6、8が一体的に作製されない場合は、ビット線BLおよびキャパシタ接続線Vssを、第1メタライゼーション層においてパターン化して、各Al層により形成することが好ましい。さらに、同様に、Cu層または他の高導電性金属層を、例えば、ダマシン方法により、第1メタライゼーション層またはより上層でのメタライゼーション層にて形成することもできる。図9に、第1ないし第3の各実施形態に係る、1T半導体メモリセルの概略化した平面図を示す。図1ないし図8と同じ部材番号の部材については、同一の部材またはそれに相当する部材を示し、それに関する繰り返しの説明を以下では省略されている。図9によれば、コンタクトホールは、その平面図半導体基板1の表面方向に沿った断面において楕円形を有している。しかしながら、これらのコンタクトホールは、楕円形に制限されず、同様に、円形、長方形、または、他の形であってもよい。特に、本実施形態では、コンタクトホールの形状としては、正方形または台形が想定される。図10に、本発明の第4ないし第6の各実施形態に係る、1トランジスタ半導体メモリセルを説明するための概略化した、さらなる平面図を示す。図1ないし図9と同じ部材番号の部材は、同一の部材またはそれに相当する部材を示し、それらに関する繰り返しの説明を以下では省略されている。図10によれば、特に、キャパシタ容量を自由に選択して調節するためのコンタクトホールが大幅に拡大化されていてもよい。半導体基板1におけるドレイン領域Dは、このドーピングされているドレイン領域Dを補助ドレイン領域HDによって大幅に拡大化されたものとなっている。補助ドレイン領域HDは、その長手方向がワード線WLの長手方向に対して例えば直交するように配置されている。同様に、上記層間誘電体4上に、補助接続線部HVssが形成されていてもよい。補助接続線部HVssにより、コンタクトホールにおける充填材層8の充分なコンタクトを行える。電極ゾーンが拡大化されることにより、キャパシタ容量が増大する。このような構成や方法により、例えばリフレッシュサイクルを、実質的に延長することができる。図10は、さらに、2つまたは3つの各コンタクトホールキャパシタKK1KK2KK3を有する1トランジスタ半導体メモリセルを表している。各コンタクトホールキャパシタKK1KK2KK3は、同じく、拡大化された補助ドレイン領域HD上に配置され、同じく、上記層間誘電体4上の補助接続線部HVssに対して相互に並行に接続されている。キャパシタ接続線Vssに対してほぼ直交して、または、ワード線WLおよびビット線BLに対して直交するように形成された補助接続線部HVssにより、3つの各コンタクトホールキャパシタKK1~KK3は、そのそれぞれの容量が互いに並列に接続されていてもよい。その結果、対応する1トランジスタ半導体メモリセルに対する全体的な容量は、各コンタクトホールキャパシタKK1~KK3に対応して増大化される。コンタクトホールキャパシタを所定の容量値となるようにモジュール式に連結できるモジュール式の半導体メモリセルは、さらに、上記容量値を、従来から知られている、例えば、レーザートリミングによって、順次、補正することができるという利点を有している。このためには、不必要なコンタクトホールキャパシタを、補助接続線部を介した分離または断線により除去することだけが必要となる。一方、原理的には、異なった容量値または異なった形状に成形された各コンタクトホールキャパシタが、上記の方法で相互接続されてもよい。その結果、モジュール式の容量値を各回路要求に対して細かく適合することができる。図11に、使用されたキャパシタ誘電体として機能するコンタクトホールキャパシタの総容量値と、図10に示されているような互いに並列に接続された各サブキャパシタの数との間の依存性を示す概略化されたグラフを示す。したがって、キャパシタ誘電体として約5nmの厚さの窒化物層を有する拡大化されたコンタクトホールキャパシタに対してさえ、非常に高い容量値が得られる。さらに、互いに並列に接続された各キャパシタの数に対する全体的な容量値の予測される依存性を確認することができた。以上では、本発明を、シリコン半導体基板に形成された1トランジスタ半導体メモリセルに関連して説明してきた。しかしながら、本発明は、上記説明に制限されず、図2および図3に記載の2トランジスタおよび3トランジスタ半導体メモリセル、および、代替の半導体材料を権利範囲としてカバーしている。さらに、コンタクトホールキャパシタは、ソース領域S用のコンタクトホールに形成されてもよい。コンタクトホールは基本的には楕円形を有しているが、代替のコンタクトホール形状を同様に使用してもよい。コンタクトホールキャパシタのために特に使用された材料の代わりに、さらに、充分に高いキャパシタ容量を許容する代替材料を使用することもできる。"