半導体基板と、半導体基板上に形成された下部電極と、前記下部電極上に形成された容量絶縁膜と、前記容量絶縁膜上に形成された上部電極と、前記上部電極の表面に形成された表面改質層と、前記表面改質層上に形成された充填膜を有することを特徴とする半導体装置。前記表面改質層は、前記充填膜の膜厚均一性を向上させることを特徴とする請求項1に記載の半導体装置。前記下部電極、前記容量絶縁膜及び前記上部電極とでキャパシタを構成し、隣接するキャパシタ間に生にじる空隙を埋めるように前記充填膜が形成されることを特徴とする請求項1又は2に記載の半導体装置。前記上部電極は、10nm以下の膜厚を有することを特徴とする請求項1から3のいずれか1項に記載の半導体装置。前記上部電極の表面には、前記表面改質層を構成するSi-H分子核が均一に形成されていることを特徴とする請求項1から4のいずれか1項に記載の半導体装置。前記充填膜は、前記Si-H分子核を起点として形成されることを特徴とする請求項5に記載の半導体装置。前記充填膜は、ボロンドープシリコンゲルマニウム膜であることを特徴とする請求項1から6のいずれか1項に記載の半導体装置。半導体基板上に下部電極を形成し、前記下部電極上に容量絶縁膜を形成し、前記容量絶縁膜上に上部電極を形成し、前記上部電極の表面に表面改質層を形成し、前記表面改質層上に充填膜を形成することを特徴とする半導体装置の製造方法。前記表面改質層は、前記充填膜の膜厚均一性を向上させるために形成されることを特徴とする請求項8に記載の半導体装置の製造方法。前記下部電極、前記容量絶縁膜及び前記上部電極とでキャパシタを構成し、隣接するキャパシタ間に生にじる空隙を埋めるように前記充填膜が形成されることを特徴とする請求項8又は9に記載の半導体装置の製造方法。前記上部電極は、10nm以下の膜厚で形成されることを特徴とする請求項8から10のいずれか1項に記載の半導体装置の製造方法。前記表面改質層は、モノシランSiH4の熱分解生成物SiH2で形成され、この熱分解生成物SiH2を前記上部電極の表面に吸着させることにより、前記上部電極の表面改質を行なうことを特徴とする請求項8から11のいずれか1項に記載の半導体装置の製造方法。前記上部電極の表面には、前記表面改質層を構成するSi-H分子核が均一に形成されていることを特徴とする請求項12に記載の半導体装置の製造方法。前記充填膜は、前記Si-H分子核を起点として形成され、これにより前記充填膜の膜厚均一性が向上することを特徴とする請求項13に記載の半導体装置の製造方法。前記充填膜は、500°C以下の低温で形成可能なボロンドープシリコンゲルマニウム膜であることを特徴とする請求項8から14のいずれか1項に記載の半導体装置の製造方法。しかし、上記従来技術では、キャパシタの上部電極TiN上に充填膜BSiGeを形成すると、充填膜の膜厚分布が著しく悪化するという問題がある。本発明は、上記従来技術の問題点を解決するものであり、その目的は、キャパシタの上部電極上に形成される充填膜の膜厚均一性を向上させることが可能な半導体装置及びその製造方法を提供することにある。本発明の一態様に係る半導体装置は、半導体基板と、半導体基板上に形成された下部電極と、前記下部電極上に形成された容量絶縁膜と、前記容量絶縁膜上に形成された上部電極と、前記上部電極の表面に形成された表面改質層と、前記表面改質層上に形成された充填膜を有することを特徴とする。また、本発明の一態様に係る半導体装置の製造方法は、半導体基板上に下部電極を形成し、前記下部電極上に容量絶縁膜を形成し、前記容量絶縁膜上に上部電極を形成し、前記上部電極の表面に表面改質層を形成し、前記表面改質層上に充填膜を形成することを特徴とする。本発明によれば、キャパシタの上部電極上に形成される充填膜の膜厚均一性を向上させることができる。以下、図面を参照して、本発明の実施の形態について詳細に説明する。図1を参照して、本発明を適用する半導体装置100としてDRAMDynamicRandomAccessMemoryを例に取り説明する。ここで、aは半導体装置100の断面図であり、bはaの破線部を拡大した図である。半導体基板1は、絶縁膜で構成された素子分離領域2と、イオンを拡散させた不純物拡散領域3を備えている。さらに、半導体基板1上には、熱酸化膜からなるゲート絶縁膜とゲート電極とエッチングマスクが積層され、それらの側面部がサイドウォール絶縁膜で被覆されてトランジスタ図示せずが構成されている。前記トランジスタが埋め込まれた層間絶縁膜4には、コンタクトプラグ5が設けられており、不純物拡散領域3に接続されている。層間絶縁膜4上には、ビットライン6が配置されており、コンタクトプラグ5によって、不純物拡散領域3に接続されている。ビットライン6上には、マスク膜7が積層されており、それらの側面部がサイドウォール絶縁膜8で被覆されて、層間絶縁膜9で埋め込まれている。層間絶縁膜9上には、容量コンタクトパッド10が配置されており、コンタクトプラグ11によって不純物拡散領域3と接続されている。さらに、層間絶縁膜9を被覆するように、ストッパ膜12と層間絶縁膜21が積層されている。メモリセル領域の層間絶縁膜21内には、下部電極14と容量絶縁膜15と上部電極16が設けられて、キャパシタが構成されている。なお、図1bに示すように、容量絶縁膜15と上部電極16は、下部電極14における左右の側面部に夫々設けられている。また、下部電極14の上端面には、サポート膜17が接続されている。U字形状となっている下部電極14は、その表面の容量絶縁膜15と上部電極16を介して、充填膜18で覆われている。さらに、充填膜18上には、接着層19を介して、プレート電極20が設けられている。メモリセル領域では、プレート電極20を覆っている層間絶縁膜21にコンタクトプラグ22が設けられて、プレート電極20に接続されており、同様に周辺回路領域における層間絶縁膜21には、コンタクトプラグ24が設けられて、ビットライン6に接続されている。層間絶縁膜21上には、配線23が設けられており、メモリセル領域では、コンタクトプラグ22に接続されて、周辺回路領域では、コンタクトプラグ24に接続されている。また、配線23は、積層されたマスク膜25を介して、層間絶縁膜26で埋め込まれている。上述したように、半導体装置DRAM100のメモリセル領域におけるトランジスタには、下部電極14と容量絶縁膜15と上部電極16で構成されたキャパシタが接続されており、トランジスタのONOFFによって、キャパシタへ電荷の出し入れを行っている。半導体装置DRAM100では、キャパシタに蓄えられた電荷量を記憶情報とするため、安定動作には一定値以上の電荷量が必要になる。このようなメモリセルでは、微細化と共にキャパシタも縮小しているので、一定値以上の電荷量を確保するために、容量絶縁膜15を薄膜化している。しかし、容量絶縁膜15の薄膜化は、容量絶縁膜15の強度不足による膜ストレスを誘発して、キャパシタのリーク電流を増加させてしまうので、容量絶縁膜15の膜ストレスが低減するように、充填膜18には均一な膜厚が要求されている。本発明の実施の形態は、半導体装置DRAM100における充填膜18の成膜方法に関する。次に、充填膜18の成膜に用いる成膜装置について、図2を参照しながら説明する。図2は、薄膜形成装置200における主要部の断面を示している。図2に示すように、薄膜形成装置200では、半導体基板30を静置するウェハボート31と、ウェハボート31を自転させる駆動部32と、成膜室となるチューブ33と、原料ガスを成膜室33内の半導体基板30に供給するガス供給口34並びにガス導入管35と、原料ガスを成膜室33から排出させる排気口36と、成膜室33を加熱するヒーター37が、筐体38に配置されている。ここで、ガス供給口34は、筐体38内を経由して成膜室33へ原料ガスを供給するガス供給口34Aと、ガス導入管35に接続されて成膜室33へ直接原料ガスを供給するガス供給口34Bで構成されている。ガス導入管35は、チューブ33の側面とウェハボート31との隙間に直立した状態で設置され、原料ガスは、ガス導入管35の先端から噴出して、隣接する半導体基板30の間を流動してから、最終的に陰圧とした排気口36へ移動する。なお、充填膜18の形成には、3種類の原料ガスが用いられており、その際、個々の原料ガスの混合仕様に応じて選択されたガス供給口34から供給する。また、原料ガスの使用タイミングに応じて、各ガス供給口34に備えられたバルブを制御することで、必要な供給量が成膜室33内に供給されるシステムとなっている。この際、成膜室33の外側に設置されたヒーター37で原料ガスと半導体基板30を加熱することによって、原料ガスが化学反応し、その反応生成物によって半導体基板30上に充填膜18が形成される。次に、図3を参照して、本実施形態に係る半導体装置DRAM100の製造方法の概略につい説明する。図3は、本実施形態によるキャパシタ製造の工程フローを示している。ここで、半導体装置DRAM100の構成要素を示す符号は、図1と共通である。図3の工程フローは、主に2つの工程を示しており、第1工程は、キャパシタの主要構成要素となる下部電極14、容量絶縁膜15、上部電極16の形成であり、第2工程は、プレート電極20の形成である。第1工程では、まず、後述する層間絶縁膜13内に下部電極14を形成する工程1。次に、下部電極14の内面および外側面を露出させてから、下部電極14を被覆するように容量絶縁膜15を形成する工程2。最後に、容量絶縁膜15を覆うように上部電極16を形成する工程3。第2工程では、上部電極16の表面に原料ガスのモノシランSiH4を熱分解して生成させた第1分解生成物SiH2を吸着させて表面改質層を形成する工程4。次に、隣接する上部電極16の隙間を埋めるように、充填膜18を形成する工程5。最後に、プレート電極20の剥がれを防止する接着層19を充填膜18上に形成工程6してから、接着層19上にプレート電極20を形成する工程7。次に、図4~図9を参照して、図3に示した製造方法の詳細について説明する。準備工程図4を参照すると、半導体基板1に、フォトリソグラフィ技術およびドライエッチング技術を用いて、素子分離溝トレンチを形成する。次に、CVDchemicalVaporDeposition法によって、シリコン窒化膜SiNあるいはシリコン酸化膜SiO2を素子分離溝の内部に充填して、素子分離領域2を形成する。次に、半導体基板1上に、熱酸化法によるシリコン酸化膜であるゲート絶縁膜とLPCVD法によるポリシリコンSiとスパッタ法によるタングステンWを積層してから、フォトリソグラフィ技術およびドライエッチング技術を用いたパターニングをすることで、ポリシリコンとタングステンで構成されたポリメタル構造のワードライン図示せずを形成する。次に、フォトリソグラフィ技術およびイオン注入法を用いて、ワードラインで覆われていない半導体基板1に、不純物拡散領域3を形成する。以上の処理で、ゲート絶縁膜と、ゲート電極となるワードラインと、ソースドレインとなる不純物拡散領域3で構成されたプレーナ型のMOSトランジスタが形成される。次に、半導体素子を埋め込むように、CVD法によって、シリコン酸化膜である層間絶縁膜4を形成し、さらにフォトリソグラフィ技術およびドライエッチング技術を用いて、層間絶縁膜4にコンタクトホールを形成する。次に、CVD法によるタングステンでコンタクトホールを埋め込んでから、層間絶縁膜4上のタングステンをCMPChemicalMechanicalPolishingで除去して、コンタクトプラグ5を形成する。次に、CVD法によって、タングステンとシリコン窒化膜を積層させてから、フォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすることで、タングステンで構成されたビットライン6を形成する。次に、ビットライン6を覆うように、CVD法によってシリコン窒化膜を成膜してから、エッチバックすることで、ビットライン6の側面部を覆うサイドウォール絶縁膜8を形成する。次に、ビットライン6を埋め込むように、CVD法によってシリコン酸化膜である層間絶縁膜9を形成してから、CMPによって、層間絶縁膜9の表面を平坦化する。次に、CVD法によって、層間絶縁膜9上にタングステンを成膜し、フォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすることで、容量コンタクトパッド10を形成する。次に、容量コンタクトパッド10を覆うように、CVD法によって、シリコン窒化膜を成膜して、ストッパ膜12を形成する。以下、図3に示した工程フローにおける第1工程について説明する。下部電極形成工程:図3の工程1次に、ストッパ膜12上に、CVD法を用いて、シリコン酸化膜である層間絶縁膜13とシリコン窒化膜であるサポート膜17を積層させる。次に、フォトリソグラフィ技術およびドライエッチング技術を用いて、サポート膜17と層間絶縁膜13およびストッパ膜12を貫通するシリンダーホール27を形成する。これにより、シリンダホール27の底面には容量コンタクトパッド10の上面が露出する。次に、シリンダーホール27の内面を覆うように、SFDSequentialFlowDeposition法によって、下部電極となる窒化チタンTiN膜を成膜する。このとき、窒化チタン膜の膜厚はシリンダーホール27の内径の1/2以下としており、シリンダーホール27は窒化チタン膜で完全に埋め込まれずに残留している。次に、シリンダーホール27を埋め込むように、CVD法によって、シリコン酸化膜であるカバー膜28を形成すると、図4に示す構造が得られる。次に、図5を参照すると、フォトリソグラフィ技術およびドライエッチング技術を用いて、周辺回路領域におけるサポート膜17を除去して、周辺回路領域の層間絶縁膜13の上面を露出させる。このとき、周辺回路領域におけるサポート膜17の除去が終了すると同時に、メモリセル領域におけるサポート膜17上のカバー膜28と窒化チタンが除去されるようにフォトレジストの膜厚を調整しておくことで、下部電極14も同時に形成する。次に、フッ酸HFを用いたウェットエッチング技術によって、シリコン酸化膜である層間絶縁膜13およびシリンダホールを埋設しているカバー膜28を完全に除去する。このとき、ストッパ膜12で覆われた層間絶縁膜9並びに下部電極14とサポート膜17は、除去されずに残留する。これは、ストッパ膜12及びサポート膜17を構成するシリコン窒化膜と、下部電極14を構成する窒化チタンがフッ酸で除去されないためである。隣接している下部電極14は、残留したサポート膜17で接続されているので、倒壊せずに直立している。層間絶縁膜13を除去することによって、下部電極14の内面および外側面が露出する。容量絶縁膜形成工程:図3の工程2次に、図6を参照すると、下部電極14の表面を覆うように、ALDAtomicLayerDeposition法によって、酸化アルミニウムと酸化ジルコニウムZrOを交互に積層した薄膜である容量絶縁膜15を形成する。上部電極形成工程:図3の工程3次に、容量絶縁膜15の表面を覆うように、SFD法によって、窒化チタンである上部電極16を形成する。このとき、破線部を拡大した図6bに示すように、容量絶縁膜15と上部電極16は、下部電極14の側面部を均一に覆っている。また、サポート膜17とストッパ膜12の表面も、容量絶縁膜15と上部電極16で覆われている。SFD法は、成膜ステップ毎に2種類以上のプロセスガスを組み合わせて供給することで、高精度の薄膜を効率よく形成することができる手法である。下部電極14と上部電極16の成膜においては、プロセスガスとなる四塩化チタンTiCl4とアンモニアNH3を同時に流すステップと、アンモニアだけを流すステップを交互に繰り返して、窒化チタンを形成する。SFD法以外にも、従来の四塩化チタンTiCl4とアンモニアNH3を同時に流すCVD法を用いて窒化チタンを形成することが可能であるが、いずれの方法を用いても550°C以上の成膜温度が必要である。下部電極14を形成する場合には問題とならないが、上部電極16を形成する場合には既に容量絶縁膜15が形成されており、上部電極16を10nmより厚く形成すると上部電極自体の成膜温度となる550°Cの熱処理時間が長くなって容量絶縁膜15の絶縁性が劣化する問題が発生する。したがって、上部電極16は10nm以下の膜厚で形成する必要がある。そのため、図6aの段階で形成されている下部電極14の内部および隣接下部電極間の空間を上部電極16で充分に埋設することができず、上部電極16を形成した後も上記空間が残存してしまう。空間の残存は機械的強度の低下を招き、この後の成膜やパッケージ組み立て工程に起因して発生するストレスがキャパシタに印加され、キャパシタを変形させる結果となる。キャパシタの変形は、すなわち容量絶縁膜15の変形を意味し、リーク電流が増大する特性劣化を誘発する。したがって、上記空間は完全に埋設する必要がある。本実施形態においては、上記空間を埋設する材料として、より低温で形成することが可能な導体としてボロンドープSiGe膜を用いる。以下、図3に示した工程フローにおける第2工程について説明する。ボロンドープSiGe膜は500°C以下の温度で形成することができるので、ボロンドープSiGe膜の成膜中に容量絶縁膜15の絶縁性が劣化する問題は発生しない。しかし、発明者の実験によれば、上部電極16として形成したTiN膜上にボロンドープSiGe膜を形成すると、基板面内および同時に形成する複数の基板間の膜厚分布が大きくなってしまう問題のあることが判明した。膜厚分布が大きくなると、後述する加工工程において、膜厚の厚い部分をエッチングしている間に膜厚の薄い部分のキャパシタが露出してしまい、正常な特性を有するキャパシタを構成できない問題が発生する。発明者は、TiN膜上に形成するボロンドープSiGe膜の膜厚分布を低減するために種々検討を行なった結果、ボロンドープSiGe膜を形成する前にTiN膜表面に表面改質層としてSi-H吸着層を形成することが有効であることを見出した。表面改質層形成工程:図3の工程4まず、図7を参照すると、上部電極16を構成するTiN表面に、モノシランSiH4の熱分解法を用いて、シリコンSi並びに水素Hからなる分子を吸着させる。この吸着では、図2に示した薄膜形成装置200を用いることができる。上部電極16が形成された直径300mmの基板30を成膜室33に100枚セットする。次いで、成膜室33内を一旦真空排気した後、窒素N2をガス供給口34A、34Bから成膜室33内に導入し、温度450°C、圧力が40Paで安定化させる。次いで、原料ガスのモノシランSiH4をガス供給口34Bから成膜室33内へ、500秒から700秒間導入する。これにより、モノシランSiH4は、熱分解し、活性状態の第1分解生成物SiH2となって、それらの一部がファンデルワールス力によって、上部電極16を構成するTiNの表面に物理吸着し、表面改質層を形成する。このとき、物理吸着した第1分解生成物SiH2の間隔は、ほぼ均一となる。これは、第1分解生成物SiH2のシリコンSiが上部電極16に物理吸着する際に、シリコンSiに結合している水素H同士が反発するために、シリコンSiの間隔が必然的に均一化されるためである。なおここでは、真空状態とした後に一旦窒素N2を導入してから、最終的にモノシランSiH4を導入したが、窒素N2導入を省いて、真空状態とした直後にモノシランSiH4を導入してもよい。この場合、モノシランSiH4で成膜室33内を置換する時間が短くなるので、モノシランSiH4の供給時間を200秒から400秒間とすることができる。また、モノシランの代わりに、ジシランSi2H6を用いてもよい。この場合、1分子のジシランSi2H6から2分子の第1分解生成物SiH2を形成することができるので、熱分解の効率が高まり、第1分解生成物SiH2の生成密度を上げることで、原料ガスの供給時間をさらに短縮することができる。また、チューブ33内の温度を400°Cまで低温化すると、第1分解生成物の吸着密度が向上して、さらに均一な物理吸着とすることができる。なお、温度を450°Cとしているので、Si原子の析出は生じない。したがって、この表面改質層形成工程では、物理的な厚さを有するSi膜の成膜は行なわれず、TiNからなる表面にSi-H分子からなる表面改質層が1層形成されるだけである。充填膜形成工程:図3の工程5次に、図7に示すように、表面改質層を物理吸着させた上部電極16上に、LPCVD法によって、ボロンBをドープしたシリコンゲルマニウムSiGeである充填膜18を形成する。充填膜18の形成は、図2に示した薄膜形成装置200を用い、表面改質層の形成に続いて連続的に行なうことが好ましい。このときのプロセス条件は、モノシランSiH4、三塩化ホウ素BCl3、モノゲルマンGeH4を原料ガスとし、夫々の流量を787sccmStandardCubicCentimeterperMinuteSiH4、3.15sccmBCl3、73.5sccmGeH4、加熱温度を450°C、圧力を40Paとした。なお、モノシランSiH4と三塩化ホウ素BCl3はガス供給口34Bから導入し、モノゲルマンGeH4はモノシランSiH4と三塩化ホウ素BCl3を混合した上で、ガス供給口34Aから導入した。ボロンドープSiGeは450°Cの低温で形成しても、形成した段階で多結晶状態となっており、導電性を有する導体となっている。通常、450°Cで形成するGeを含有しないボロンドープSiは非晶質状態で形成され導電性を有していない。しかし、Geを含有させると多結晶状態で形成され導電性を有するボロンドープSiGe膜となる。これは、Ge自体が極めて活性な物質であり、低温でも結晶化しやすい特有の性質を有していることに起因していると推察される。ここで、図10を参照して、充填膜18の形成過程について説明する。ここで、図10a~eは、本実施形態による充填膜18の形成状態を時系列で模式的に記載したものである。図10aは、上部電極16となるTiN表面にSi-H分子からなる表面改質層を形成した状態である。図10bは、原料ガスであるモノゲルマンGeH4の熱分解で生じた第2分解生成物GeH2によって、表面改質層を構成する水素Hが置換された成長初期の状態である。ボロンドープSiGe膜は、Si、Ge、Bからなる3元系の膜なので2次元の分子結合図で組成の全容を示すことは困難であり、図10bではSiとGeを主成分とする極めて単純な模式図で示されている。ボロンBが記載されていないが、実際は、SiもしくはGeの位置にボロンが配置されてP型導体を構成している。図10cは、図10bの状態を個別の固まりとする核18Aが形成される成長が初期からやや進んだ状態のイメージを示したものである。図10dは、核18Aを起点として、原料ガスの熱分解で生じた第1分解生成物SiH2と第2分解生成物GeH2による置換反応を繰り返すことで、充填膜18がさらに成長した状態を示している。図10eは、さらにボロンドープSiGe膜からなる充填膜18の成長が進み、平面的に連続膜となる状態を示している。核18Aすなわち表面改質層を構成するSi-H分子核が均一に形成されているので、充填膜18も均一に形成される。一方、図11は、従来技術による充填膜18の形成状態を時系列で模式的に記載したものである。従来技術では、第1分解生成物SiH2を上部電極16に物理吸着させていないので、第1分解生成物SiH2と第2分解生成物GeH2が、上部電極16上に同時に物理吸着される。このとき、第1分解生成物SiH2のシリコンSiよりも、第2分解生成物GeH2のゲルマニウムGeの活性化エネルギーが高いので、両者が混在すると第2分解生成物GeH2の物理吸着が優勢となる。さらに、ゲルマニウムGeに結合している水素H同士の反発力よりも、ゲルマニウムGeの物理吸着力が勝るので、第2分解生成物GeH2の物理吸着は第1分解生成物SiH2の物理吸着よりも不均一aからbの状態となる。すると、不均一なままで、核18Bcの状態となるので、核18Bを起点として、第1分解生成物SiH2と第2分解生成物GeH2の置換反応を繰り返して成長dからeの状態させると、当初のまま不均一な膜厚の充填膜18となる。次に、図12を参照して、核18A、核18Bの形成状態について説明する。ここで、図12aは、図10におけるcの状態を平面視した模式図であり、図12bは、図11におけるcの状態を平面視した模式図である。図10cにおける核18Aは、図12aに示すとおり、ほぼ等間隔に形成されるが、図11cにおける核18Bは、図12bに示すとおり、不均一となった位置に形成される。ここで、図13は、発明者らが取得したデータであり、半導体基板面内における充填膜18の平均膜厚並びに膜厚の面内均一性とウェハボート31における半導体基板30の設置位置との相関を示している。ここでは、ウェハボート31の下端が半導体基板No1に対応しており、上端が半導体基板No100に対応している。従来技術においては、平均膜厚の半導体基板間ばらつきが31nm、面内均一性の最大値が17であったのに対して、本実施形態においては、平均膜厚の半導体基板間ばらつきが11nm、面内均一性の最大値が4に低減しており、本実施形態となる表面改質層の形成によって、充填膜18の膜厚ばらつきが低減する効果を確認した。また、ボロンドープSiGe膜の形成には、原料ガスの一部としてBCl3膜を用いているので、形成された膜中には塩素が不純物として取り込まれる。図14は、発明者らが明らかにした上部電極16における含有塩素Cl濃度と形成されたボロンドープSiGe膜のストレスとの相関図である。膜ストレスは、塩素濃度と逆比例しており、前述したように、膜ストレスが低いほどキャパシタのリーク電流は低減する。発明者らは、SIMSSecondaryIonMassSpectrometryによって、本実施形態における上部電極16中の塩素Cl含有量が、従来技術によるよりも1.7倍に増加することを確認しているので、本実施形態によって、膜ストレスをさらに低下させて、リーク電流をさらに低減させることができる。以上のようにして形成した充填膜18によって、上部電極16を完全に埋め込むと、図7に示す構造が得られる。これにより、キャパシタは充填膜18によって完全に埋設されると共に、キャパシタの上面より上方に充填膜18で構成される上面が平面として形成される。接着層形成工程:図3の工程6次に、図8を参照すると、充填膜18上に、LPCVD法によって、ボロンBをドープしたポリシリコンSiである接着層19を形成する。充填膜18を形成した後、メモリセル領域全体に低抵抗のタングステンW膜を形成するが、ボロンドープSiGe膜の上にW膜を直接形成するとW膜が剥がれる問題がある。本実施形態では、この剥がれの問題を回避するために接着層としてボロンドープSi膜を形成する。ボロンドープSi膜の形成は、図2に示した薄膜形成装置200を用いて、ボロンドープSiGe膜の形成に続いて連続的に形成することが望ましい。このときのプロセス条件は、モノシランSiH4、三塩化ホウ素BCl3を原料ガスとし、夫々の流量を787sccmSiH4、3.15sccmBCl3、加熱温度を450°C、圧力を40Paとした。なお、モノシランSiH4と三塩化ホウ素BCl3はガス供給口34Bから導入した。次に、接着層19の表面を覆うように、スパッタ法によって、タングステンであるプレート電極20を形成する。次に、フォトリソグラフィ技術およびドライエッチング技術を用いて、周辺回路領域における不要な膜を除去する。ここで不要な膜とは、プレート電極20、接着層19、充填膜18、上部電極16であり、これらの不要な膜を除去することによって、周辺回路領域におけるストッパ膜12の表面部とメモリセル領域における充填膜18の側面部が露出する。このドライエッチングでは、前述した不要な膜に合わせて、エッチングガスを使い分けることが望ましく、さらに容量絶縁膜15のドライエッチングは、エッチングの終了時点が容易に判明できるように、ストッパ膜12との選択比が高くなるプロセス条件とすればなお良い。ボロンドープSiで構成される接着層19は、前述のように、450°Cで形成すると、通常例えば、酸化シリコン膜上に形成する場合非晶質状態で形成され導電性を有していない。しかし、本実施形態のように、既に多結晶状態となっているボロンドープSiGe膜の上に形成する場合には、ボロンドープSiGe膜自体を種結晶とするエピタキシャル成長が生じ、ボロンドープSi膜も多結晶状態で形成される。これにより、ボロンドープSi膜も形成段階で導電性を有する膜となっている。ボロンドープSi膜は、ボロンドープSiGe膜に比べて段差被覆性が悪く、キャパシタの周囲に残存している空間を完全に埋設することができない。したがって、ボロンドープSiGe膜に代えてボロンドープSi膜を用いることはできない。ボロンドープSi膜を形成する前の状態として、充填膜18を形成した段階でキャパシタの上面より上方に形成される充填膜18の上面が平面で形成されていることが望ましい。平面上に形成する場合には段差被覆性の悪さは問題とならない。次に、図9を参照すると、メモリセル領域における充填膜18と接着層19とプレート電極20を埋め込むように、CVD法によるシリコン酸化膜である層間絶縁膜21を形成する。次に、CMPChemicalMechanicalPolishingによって、層間絶縁膜21の表面を平坦化して、さらに、フォトリソグラフィ技術およびドライエッチング技術を用いて、コンタクトホール22Aと24Aを形成する。ここで、コンタクトホール22Aは、メモリセル領域における層間絶縁膜21を貫通しており、その底面には、プレート電極20の一部が露出している。またコンタクトホール24Aは、周辺回路領域における層間絶縁膜21、ストッパ膜12、層間絶縁膜9、マスク膜7を貫通して、その底面には、ビットライン6の一部が露出している。次に、スパッタ法によって、コンタクトホール22Aと24Aを埋め込むように、タングステンを形成し、さらに、層間絶縁膜21上のタングステンをCMPで除去して、コンタクトプラグ22と24を形成する。この時点で、図9に示す構造が得られる。次に、層間絶縁膜21上に、スパッタ法によって、配線となるアルミニウムを形成し、さらにアルミニウム上に、CVD法によって、マスク膜25となるシリコン窒化膜を形成する。次に、フォトリソグラフィ技術およびドライエッチング技術を用いて、マスク膜25とアルミニウムをパターニングして、配線23を形成する。さらに、配線23を埋め込むように、CVD法によって、シリコン酸化膜である層間絶縁膜26を形成して、表面をCMPによって平坦化すると、図1に示す半導体装置DRAM100が得られる。本発明の実施形態によれば、隣接キャパシタ間に生じる空隙をB-SiGeで充填する際に、上部電極となるTiN表面へモノシランSiH4の熱分解生成物SiH2を吸着させて表面改質を行なうことにより、充填時におけるBSiGeの膜厚均一性を向上させることができる。つまり、本発明の実施形態では、上部電極上に充填膜を形成する前に、上部電極の表面にモノシランSiH4の熱分解生成物SiH2を均一に吸着させて表面改質層を形成している。充填膜は、表面改質層を構成するSi-H化合物からなる核を起点として形成されるので、充填膜の膜厚を均一に保つことができる。これにより、プレート電極加工時のエッチングの不均一性を抑制して不良キャパシタの形成を回避することができる。また、本発明の実施形態では、充填膜の原料ガスにBCl3を用いているので充填膜中には塩素が含有される。これにより、充填膜の膜ストレスが低減するので、容量絶縁膜に印加されるストレスを軽減してキャパシタのリーク電流をより低減させることができる。さらに、本発明の実施形態では、表面改質層の形成、充填膜の形成、接着層の形成を同じ450°Cの低温で行なっている。したがって、550°Cで上部電極を形成した場合に容量絶縁膜の絶縁性が劣化する問題を回避できる。また、同一装置内で連続して形成しているので生産性の向上にも有利となる。以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。