"電力系統は電源変電所から各需要家までを環線で接続し、電源変電所端に配置する中央継電装置と各需要家端に配置する端末装置との間は1系と2系のループ伝送路で接続し、変電所側の中央継電装置と各端末装置で計測した系統信号を時分割で多重化してループ伝送し、中央継電装置は各端末装置からの系統信号を分離し、これら系統信号と変電所端での系統信号から保護演算を行い、必要に応じて各需要家端の機器操作信号を各端末装置にループ伝送する環線系統の保護継電システムにおいて、前記系統信号および機器操作信号を多重分離する多重分離装置100と各端末装置または中央継電装置のリレー部との間で授受する保護継電情報の外部インタフェース52,53経由で入出力し、リレー部RYに外部インタフェース経由で実現するHDLC55は、複数のHDLC送信回路とHDLC受信回路をCPUからバッファリング回路buffで分離して複数のHDLC送信回路TXとHDLC受信回路RXが並列処理し、HDLCへのコマンド、ステータス、エラー計測カウンタで構成されているHDLC機能をIC化して多重分離装置100と共に通信ボード300に接続し、リレー部RY内に実装した構成を特徴とする環線系統保護継電システムのHDLC伝送回路。前記HDLC送信回路とHDLC受信回路は、前記HDLC機能がもつバッファリング機能を利用し、フレーム受信正常完了で割り込み発生およびフレーム送信正常で割り込みを発生する構成を特徴とする請求項1に記載の環線系統保護継電システムのHDLC伝送回路。従来の環線系統の保護継電システムにおいて、端末装置RSから中央通信装置MSへの個別回線でのデータ伝送制御にHDLC回線を使用する場合は、システム規模によって決まるが、最低でも10回線程度必要であり、これまでは複数回線毎のプリント板の実装枚数が増加で対応していたため、装置が大型化する問題があった。本発明の目的は、端末装置と中央継電装置との間は保護継電情報の伝送効率を高め、さらにHDLC伝送処理によって装置の小型化およびパフォーマンス向上を図ることができる環線系統保護継電システムのHDLC伝送回路を提供することにある。本発明は、前記の課題を解決するため、端末装置および中央継電装置による保護継電情報の伝送には、多重分離装置による伝送で伝送効率を高め、多重分離装置と端末装置または中央継電装置のリレー部との保護継電情報の入出力にはHDLC伝送回路で送受信し、このHDLC伝送回路は、複数のHDLC送信回路とHDLC受信回路をCPUからバッファリング回路buffで分離して複数のHDLC送信回路TXとHDLC受信回路RXが並列処理し、HDLCへのコマンド、ステータス、エラー計測カウンタで構成されているHDLC機能をIC化して多重分離装置を搭載する通信ボードに一体に実装したもので、以下の構成を特徴とする。1電力系統は電源変電所から各需要家までを環線で接続し、電源変電所端に配置する中央継電装置と各需要家端に配置する端末装置との間は1系と2系のループ伝送路で接続し、変電所側の中央継電装置と各端末装置で計測した系統信号を時分割で多重化してループ伝送し、中央継電装置は各端末装置からの系統信号を分離し、これら系統信号と変電所端での系統信号から保護演算を行い、必要に応じて各需要家端の機器操作信号を各端末装置にループ伝送する環線系統の保護継電システムにおいて、前記系統信号および機器操作信号を多重分離する多重分離装置100と各端末装置または中央継電装置のリレー部との間で授受する保護継電情報の外部インタフェース52,53経由で入出力し、リレー部RYに外部インタフェース経由で実現するHDLC55は、複数のHDLC送信回路とHDLC受信回路をCPUからバッファリング回路buffで分離して複数のHDLC送信回路TXとHDLC受信回路RXが並列処理し、HDLCへのコマンド、ステータス、エラー計測カウンタで構成されているHDLC機能をIC化して多重分離装置100と共に通信ボード300に接続し、リレー部RY内に実装した構成を特徴とする。2前記HDLC送信回路とHDLC受信回路は、前記HDLC機能がもつバッファリング機能を利用し、フレーム受信正常完了で割り込み発生およびフレーム送信正常で割り込みを発生する構成を特徴とする。以上のとおり、本発明によれば、端末装置および中央継電装置による保護継電情報の伝送には、多重分離装置による伝送で伝送効率を高め、多重分離装置と端末装置または中央継電装置のリレー部との保護継電情報の入出力にはHDLC伝送回路で送受信し、このHDLC伝送回路は、複数のHDLC送信回路とHDLC受信回路をCPUからバッファリング回路buffで分離して複数のHDLC送信回路TXとHDLC受信回路RXが並列処理し、HDLCへのコマンド、ステータス、エラー計測カウンタで構成されているHDLC機能をIC化して多重分離装置を搭載する通信ボードに接続して使用するため、端末装置と中央継電装置との間は保護継電情報の伝送効率を高め、さらにHDLC伝送処理によって装置の小型化およびパフォーマンス向上を図ることができる。1HDLC伝送回路の概略説明図1は、本発明に係るHDLC伝送回路を多重分離装置に接続したブロック図である。本発明に係るHDLC伝送回路は図1中のHDLC部55であるが、この部分と接続する多重分離装置について説明する。多重分離装置100は、図7の従来の中央通信装置MSを中央継電装置MRと一体構成とし、図2のように、中央継電装置MR、または端末装置RSRS1~RS3の通信部TRに搭載され、図2の1系と2系のループ伝送路を通した多重情報伝送機能と、中央継電装置MRまたはリレー部RYになる継電装置200との間で回線情報や監視情報などを多重/分離して授受する機能を集約して高集積化する。多重分離装置100の基本構成としては、a従来、複数のプリント板で構成していた各回線の多重分離機能をFPGAフィールドプログラマブルゲートアレイなどのような集積化ICで論理設計をする。b従来、複数のプリント板間で分割して成り立っていた多重分離の機能をワンチップ化したICの中で展開する。これにより複数のボードで構成していた多重分離機能を上記のaのIC化した機能と各回線の電気的なインタフェースICにより構成することでワンボード化を実現する。c1系と2系の光伝送路との入出力は、6.312MHzのDATAと、12.624MHzのECLKエンコードクロック信号によるインタフェース機能をもつ。d各多重分離回線用の個別の入出力信号は、個別インタフェースによる論理信号とする。各回線毎の個別の電気信号インタフェースは、ICの外での光と電気の変換器E/O,O/EICにより入出力するものとする。上記の多重分離装置100と外部装置との接続手段として、伝送路との情報入出力手段として、1系の光-電気変換器O/Eと2系の光-電気変換器O/Eが接続され、これら光-電気変換器からの電気信号1系のDATA1,ECLK1,2系のDATA2,ECLK2が多重分離装置100に入力される。同様に、1系の電気-光変換器E/Oと2系の電気-光変換器E/Oが接続され、これら電気-光変換器からの光信号1系のDATA1,ECLK1,2系のDATA2,ECLK2が光伝送路に出力される。また、多重分離装置100には、中央継電装置MRまたはリレー部RYとの間で多重分離した各個別の情報の入出力手段を備える。例えば、試験用の同期信号、電話情報などの各種個別INF系で各種IOに接続して入出力を行う。また、リレー部RYが使用するHDLCコントローラと接続するインタフェース12ch-HDLC-INFを備えている。また、多重分離装置100を搭載する通信ボード300には、通信CPU51と各情報の外部インタフェースとしてのIO部52及びHDLC部53を搭載し、これらによって多重分離装置100とリレー部RY200との間の情報授受を管理する。1情報の分離化ロジック多重分離装置100における多重情報の分離について説明する。図1のO/Eからの信号は、多重分離装置100中の1系受信インタフェース1で、DATA、ECLKエンコードクロック:データクロックの2倍から、1/2のデータクロックDCLKを抽出する。データの変化点がDCLKのLレベルから動作することで、DATA1、DCLK1、ECLK1の位相を揃えておく。同様に2系受信インタフェース2からDATA2、DCLK2、ECLK2を抽出する。監視設定回路3は、1系受信インタフェース1と2系受信インタフェース2におけるフレーム同期の連続監視を行い、前方保護、後方保護結果の同期判定を信号Aで行う。この監視回路設定回路3は、装置200との間で通信CPU51による入出力が可能であり、その通信CPU51からの指令で、受信回路選択部4の回線選択を信号Bで行う。選択された受信回路回線選択信号Cが1系なら、DATA1、DCLK1、ECLK1、2系ならDATA2、DCLK2、ECLK2で、受信タイミング回路5が受信タイミングを生成する。その各個別情報にあったタイミング信号Dで、各情報の分離を行う。例えば、A情報受信回路選択部4で選択した1系または2系の情報についてはA情報分離インタフェースS/P:シリアル/パラレル変換、P/S:パラレル/シリアル変換6で分離し、N情報受信回路選択部4で選択した2系または1系の情報についてはN情報分離インタフェースS/P、ラッチ7で分離する。多重分離装置100を端末装置RSの通信部TRとして機能構成する場合、インタフェース6,7では、端末装置のリレー部RYとは、通信ボード300のIO部52およびHDLC部53を介して計測器や遮断器などのリレー機器の情報授受を、例えばA情報、A’情報は10chのHDLC回線を使用し、ビット同期型の回線でS/P、P/Sで速度変換を行ってインタフェースする。2情報の多重化ロジック装置200を中央継電装置内のリレー部RYとし、多重分離装置100を中央通信装置MSとし、多重分離装置100は親局動作をする場合、クロック選択回路8で水晶発振器が選択され、送信タイミング回路9で送信タイミングが生成され、この送信タイミングで、例えばA’情報についてはA’情報多重インタフェースS/P、P/S10で多重し、N’情報についてはN’情報多重インタフェースラッチ,P/S11でリレー部RYからの各種情報を多重化する。フレーム作成回路12は図8のようなフレームを作成し、1系送信選択回路13、2系送信選択回路14はインタフェース10,11からの多重化送信信号を選択する。各送信選択回路13,14で選択された多重化情報は、1系送信インタフェース15、2系送信インタフェース16を経て、1系の電気-光変換器E/Oおよび2系の電気-光変換器E/Oで電気信号を光信号に変換して伝送される。装置200を端末装置RSのリレー部RYとする場合、端末装置RSでは伝送路を通した受信クロックで多重化動作をするため、クロック選択回路8では、受信回路選択部4からの受信クロックを使用して、同様の多重化と選択送信動作をする。以上のように、環線系統保護継電システムにおいて、保護継電装置または端末装置に搭載する多重分離装置100は、回線毎の多重化分離の機能を集約して高集積化した構成とする。すなわち、多重分離装置100は、システムが取り扱う多重分離機能、および、各個別情報のインタフェース回路をICに集約した構成とする。さらに、多重分離装置100は、各情報の外部インタフェース52,53と、それらの多重分離処理の制御と通信制御を行う通信CPU51を搭載した通信ボード300に接続して使用する構成とする。3HDLC伝送回路前記のように、多重分離装置100に一体に構成したHDLC部外部インタフェース53に接続したリレー部RY内HDLC外部インタフェース54を経由して接続するHDLC部55として、本実施形態ではHDLC伝送回路で構成するものであり、このHDLC伝送回路の詳細を説明する。図1のHDLC部55の構成は、従来は、12ch分のHDLC機能を搭載するのにHDLCコントローラとCPUの組み合わせで複数枚のボードで実現してきた。例えば、図3に従来の回路例を示すように、aでは回線毎のHDLCコントローラとCPUを1ch/枚ずつ構成し、12枚使用した構成とし、bでは高機能化するために、1CPUでHDLCコントローラ4ch分/枚を実装して、3枚で構成する。本実施形態は、これまでのHDLC機能を汎用ICで設計していたのに対し、これらをVHDLハードウェア論理設計言語等の利用でIP化を行い、FPGAの中に必要なHDLC回線の機能を集約する。その際、パフォーマンスが最適になるようにFPGA内部にHDLC部55を構成する。図4は本実施形態におけるHDLC部55の構成を示し、1台の高速処理機能をもつCPU41と、n個のHDLC部421~42nとにより1枚のボードで実現し、リレー部RY200内に実装する。同図において、HDLCボードの入出力インタフェースIF43で外部と接続するが、このHDLCボード内は、CPUバスに直接接続したHDLCコントローラHDLC_TX44、HDLC_RX471~47n1用の送信受信バッファbuff451~45nと各HDLC用の制御用レジスタreg461~46nの必要な機能をFPGA化し、送信、受信処理が同時にできるように送信バッファ、受信バッファは、並列構造で配置する。そして、CPU41側とHDLC部のバッファbuff451~45n側とは分離して処理できる構成例えば、FIFO構造、または、2ポートメモリ構造で配置する。レジスタreg461~46nは、HDLC_TX44やHDLC_RX471~47n1への設定、送信、受信時のコマンド、ステータス、エラー計測カウンタで構成する。また、CPU41に対する受信処理の割り込みは、HDLC_RX1471からRX1047n1までの論理和による取り込みとするが、割り込み処理で要因分析をして、該当の割り込み要因から処理する。但し、本システムでは、中央継電装置と同期を保証して端末装置側は動作するので、最初の割り込みが完了した時点で他の受信状況はどうか、確認して、全端末の応答処理を確実に行う。以上のように、本実施形態になるHDLC伝送回路HDLC部55は、回線毎のHDLC機能を集約し、リレー部RY200内に多重分離装置100を実装した通信ボード300に接続できるようにIC化した構成とする。これにより、多重分離装置100と接続して使用することで、複数のHDLC送信回路とHDLC受信回路を最適な構成でCPU41からバッファリングbuff451~45n回路で分離して複数のHDLC送信回路とHDLC受信回路が並列処理し、HDLCへのコマンド、ステータス、エラー計測カウンタで構成されている機能をも一体にIC化可能となる。これにより、HDLC機能は、最大限の回路を最適化して搭載し1CPUで処理ができることから、ソフトウェアを効率的に設計可能となる。また、一義的にノードアドレスで親局の機能送信1回路、受信10回路、端末の機能受信1回路、送信1回路を切り替えられるように設計されることで、親局と子局兼用の基板設計ができる。例えば、親局機能の場合、最大10回路の受信をバッファ回路を搭載してハードウェアでバッファリングする機構なので、ソフトのオーバヘッドが少なくて済む。4HDLC機能のパフォーマンス向上前記のように、複数のHDLC機能をIC化した図4の構成において、パフォーマンス向上のために、HDLC部55がもつバッファリング機能を利用し、フレーム受信正常完了で割り込み発生およびフレーム送信正常で割り込み発生する機能を提案するものである。また、送信エラー時、受信エラーには、エラー状況をエラーレジスタで確認できる機能を設ける。これにより、一定周期毎の受信処理のパフォーマンス向上を図る。エラーレジスタは、受信フレーム数、送信フレーム数、ショートフレーム数、ロングフレーム数、CRCエラーフレーム数、アドレス不一致フレーム数の各計測値を保存し、これらを必要に応じて参照可能とする。親局側のHDLC機能送信1回路、受信10回路の処理タイミングを図5に示す。周期処理であるので、受信処理のタイミングはほぼ同時であるので、最初の受信割り込みを受け付けた時、図6のように割り込み要因を送信の割り込みか受信の割り込みかを分析して、割り込みの発生した受信チャンネル例えばRX1のバッファの読み出しをして、次の受信に備えておく。続いて、次の受信チャンネルを確認して、同様にバッファ読み出しをして次の受信に備えておく。同様にして、1回の最初の割り込み処理で、すべての受信処理と送信処理を完了させて、割り込み終了時に、正常送受信処理をする。受信チャンネル要因分析時に、タイムアウト時間経っても受信割り込みがない場合は、そのチャンネルはエラーショートフレーム、CRCエラー、アドレス不一致が合ったと判別した処理とする。以上のように、本実施形態は、これまでの多重分離装置に接続したHDLC機能の構成において、前記のように複数のHDLC送信回路とHDLC受信回路において、処理するCPUのパフォーマンス向上を実現できる。すなわち、HDLC伝送回路がもつバッファリング機能を利用して、フレーム受信正常完了で割り込み発生およびフレーム送信正常で割り込み発生するようにしたため、1つのフレーム受信による割り込み処理内で、一定時間内で受信処理を完了していることで順次受信処理を行うことができ、パフォーマンスよく最適化処理が可能となる。また、エラー処理などを送受信処理の中で処理するのではなく、送信、受信処理優先処理として、タイムアウト処理で、エラー処理をエラー計測レジスタで評価すれば、ソフトが効率化設計可能となる。"