"a前記半導体基板の第1領域、第2領域および第3領域上に第1導電性膜を形成する工程、b前記第1導電性膜をパターニングすることで、前記第1領域、前記第2領域および前記第3領域に前記第1導電性膜を残す工程、c前記b工程後、前記半導体基板上に第1絶縁膜を堆積する工程、d前記第1絶縁膜を異方的にエッチングすることで、前記第1領域の前記第1導電性膜、前記第2領域の前記第1導電性および前記第3領域の前記第1導電性膜の側壁に前記第1絶縁膜を残す工程、e前記半導体基板に選択的に不純物をイオン注入し、前記第1領域に第1半導体領域を形成する工程、f前記半導体基板に選択的に不純物をイオン注入し、前記第3領域に第2半導体領域を形成する工程、g前記eおよびf工程後、前記半導体基板上に第2絶縁膜を形成する工程、h前記第2絶縁膜を選択的にパターニングすることで、前記第1領域の前記第1導電性膜上および前記第1絶縁膜上に前記第2絶縁膜を残しつつ前記第1半導体領域上の一部を露出させる工程であって、前記第2領域の前記第1導電性膜の一部を露出させる工程であって、且つ、前記第3領域の前記第1導電性膜および第2半導体領域を露出させる工程、i第1半導体領域の露出した領域、前記第2領域の前記第1導電性膜の露出した領域、前記第3領域の前記第1導電性膜および前記第2半導体領域に、シリサイド層を形成する工程、j前記i工程後に、前記半導体基板上に第3絶縁膜を形成する工程、を有し、前記第1領域の前記第1導電性膜は、不揮発性メモリのゲート電極を構成することを特徴とする半導体装置の製造方法。請求項1記載の半導体装置の製造方法は更に、k前記第3絶縁膜上に第7絶縁膜を形成する工程、l前記第7絶縁膜および前記第3絶縁膜を選択的にエッチングすることで、コンタクトホールを形成する工程、を有し、前記l工程で、前記第3絶縁膜は前記第7絶縁膜をエッチングする際のエッチングストッパーとして機能することを特徴とする半導体装置の製造方法。請求項1記載の半導体装置の製造方法において、前記i工程で、前記第1領域の前記第1導電性膜上には前記シリサイド層は形成されないことを特徴とする半導体装置の製造方法。請求項1記載の半導体装置の製造方法において、前記第3絶縁膜はプラズマCVD法にて成膜することを特徴とする半導体装置の製造方法。請求項1記載の半導体装置の製造方法において、前記第1絶縁膜および前記第2絶縁膜は、酸化シリコン膜を主成分とすることを特徴とする半導体装置の製造方法。請求項5記載の半導体装置の製造方法において、前記第3絶縁膜は、窒化シリコン膜を主成分とすることを特徴とする半導体装置の製造方法。請求項1記載の半導体装置の製造方法において、前記e工程と前記f工程は同工程であることを特徴とする半導体装置の製造方法。請求項7記載の半導体装置の製造方法において、前記第1半導体領域および前記第2半導体領域は、N型の導電性を示す領域であることを特徴とする半導体装置の製造方法。請求項7記載の半導体装置の製造方法において、前記第1半導体領域および前記第2半導体領域は、P型の導電性を示す領域であることを特徴とする半導体装置の製造方法。請求項1記載の半導体装置の製造方法において、前記e工程と前記f工程は別工程であることを特徴とする半導体装置の製造方法。請求項10記載の半導体装置の製造方法において、前記第1半導体領域はN型の導電性を示す領域であり、前記第2半導体領域はP型の導電性を示す領域であることを特徴とする半導体装置の製造方法。請求項10記載の半導体装置の製造方法において、前記第1半導体領域はP型の導電性を示す領域であり、前記第2半導体領域はN型の導電性を示す領域であることを特徴とする半導体装置の製造方法。a半導体基板の第1領域および第2領域に形成された第1導電体膜と、b前記第1領域の前記第1導電体膜および前記第2領域の前記第1導電体膜の側壁に形成された第1絶縁膜と、c前記第1領域に形成された第1半導体領域と、d前記第1領域の前記第1導電体膜上、前記第1領域の前記第1絶縁膜上、前記第2領域の前記第1導電体膜上および前記第2領域の前記第1絶縁膜上に形成された第2絶縁膜であって、前記第2領域の前記第1導電体膜上に開口部を有する第2絶縁膜と、e前記第1領域の第1半導体領域および前記第2領域の前記開口部の前記第1導電体膜に形成されたシリサイド層と、f前記第1領域の前記第2絶縁膜上および前記第1領域の前記シリサイド層上に形成された第3絶縁膜と、を有し、前記第1領域の前記第1導電性膜は、不揮発性メモリのゲート電極を構成することを特徴とする半導体装置。請求項13記載の半導体装置において、前記第3絶縁膜は窒化シリコン膜を主成分とすることを特徴とする半導体装置。請求項14記載の半導体装置において、前記第1絶縁膜は酸化シリコン膜を主成分とすることを特徴とする半導体装置。請求項15記載の半導体装置において、前記第2絶縁膜は酸化シリコン膜を主成分とすることを特徴とする半導体装置。請求項13記載の半導体装置において、前記シリサイド層はコバルトシリサイドを主成分とすることを特徴とする半導体装置。本発明者は、相補型MISFETを形成する製造工程に他の工程を追加することなく不揮発性メモリを形成する技術について検討している。その中で、本発明者は、以下のような課題を見出した。すなわち、本発明者が検討している不揮発性メモリにおいては、図54に示すように、情報蓄積用トランジスタここではnチャネル型とするの浮遊ゲート電極101の表面に金属シリサイド層102が形成され、その金属シリサイド層の表面と接し半導体基板の表面を覆うように窒化シリコン膜103が成膜されている。この窒化シリコン膜103は、熱CVD法で成膜すると、その成膜時の熱によって半導体基板に導入された不純物が拡散してしまいデバイスの特性が変わってしまうことからプラズマCVD法が用いられる。また、プラズマCVD法を用いた場合でも、成膜ガスとしてNH3アンモニアガスを用いるとデバイスの特性に影響を与えてしまうことが懸念されるので、SiH4シランとN2窒素との混合ガスをプラズマ分解する手段を用いている。しかしながら、SiH4とN2との混合ガスをプラズマ分解する手段の場合には、成膜の初期段階においてシリコンリッチな膜が形成されやすい。そのため、窒化シリコン膜103は、金属シリサイド層102、サイドウォールスペーサ104および半導体基板との界面においてシリコンリッチな薄膜となりやすく、これらとの界面において電荷がリークしやすくなる。そのため、浮遊ゲート電極101に蓄積した電荷が金属シリサイド層102から窒化シリコン膜103の下部界面を経由してn型半導体領域105ソース、ドレインに達し、n型半導体領域105と電気的に接続するプラグ106から放出されてしまうことになり、不揮発性メモリのデータ保持特性が低下してしまう課題が存在する。本発明の目的は、データ保持特性の良好な不揮発性メモリおよびその製造技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。本発明による半導体装置は、半導体基板上に形成された第1ゲート電極を有する不揮発性メモリセルを備え、前記第1ゲート電極の側壁には第1絶縁膜が形成され、前記第1ゲート電極上には第2絶縁膜が形成され、前記第1絶縁膜上および前記第2絶縁膜の存在下で前記半導体基板上に堆積された第3絶縁膜を有し、前記第3絶縁膜は、前記第1絶縁膜および前記第2絶縁膜とは異なるエッチング選択比を有するものである。また、前記半導体装置は、前記第1絶縁膜および前記第2絶縁膜は酸化シリコンを主成分とし、前記第3絶縁膜は窒化シリコンを主成分とするものである。また、本発明による半導体装置の製造方法は、第1ゲート電極を有する不揮発性メモリセルを備えた半導体装置の製造方法であり、a半導体基板上に第1導電性膜を形成する工程、b前記第1導電性膜上に第2絶縁膜を形成する工程、c前記第2絶縁膜および前記第1導電性膜をパターニングして前記第1導電性膜から前記第1ゲート電極を形成し、前記第2絶縁膜を前記第1ゲート電極上に残す工程、d前記c工程後、前記第1ゲート電極および前記第2絶縁膜の側壁に第1絶縁膜を形成する工程、e前記第1絶縁膜および前記第2絶縁膜の存在下で、前記半導体基板上に前記第1絶縁膜および前記第2絶縁膜とは異なるエッチング選択比を有する第3絶縁膜を形成する工程、を含むものである。また、前記半導体装置の製造方法は、前記第1絶縁膜および前記第2絶縁膜は酸化シリコンを主成分とし、前記第3絶縁膜は窒化シリコンを主成分とするものである。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。半導体装置の信頼性を向上することができる。また、不揮発性メモリのデータ保持特性の低下を防ぐことができる。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。実施の形態1図1は、本実施の形態1の半導体装置が有する不揮発性メモリにおけるメモリセルの等価回路図であり、一点鎖線で囲んだ領域がメモリセルとなる。この回路においては、複数の不揮発性記憶素子PM1、PM2の浮遊ゲートをOR論理接続された複数の読み出しMISFETDM1、DM2のゲート電極として使用し、読み出し時に不揮発性記憶素子PM1、PM2のコントロールゲートcgを1.5Vとする。また、2つの不揮発性記憶素子PM1、PM2の浮遊ゲートは、読み出しMISFETDM1、DM2のゲート電極にそれぞれ直列接続されている。不揮発性記憶素子PM1、PM2は、コントロールゲート電極として機能される半導体領域詳しくは後述の上に絶縁層を介して容量電極が設けられたMIS容量素子PM1b、PM2bと、他の半導体領域に形成されたソースおよびドレインと、ゲート電極とを有するMISFETPM1a、PM2aとを有する。メモリセルの回路動作上においては、その不揮発性記憶素子PM1、PM2の浮遊ゲートが電荷の蓄積動作を行うことによってデータを保持するが、実際には、不揮発性記憶素子PM1、PM2の浮遊ゲートはMISFETDM1、DM2のゲート電極としても使用されることから、電荷は不揮発性記憶素子PM1、PM2の浮遊ゲートだけでなく、読み出しMISFETDM1、DM2のゲート電極にも蓄積されることになる。MIS容量素子PM1b、PM2bは、ソース、ドレインおよびバックゲートをそれぞれ共通接続したMISFET構造の容量によって構成される。MIS容量素子PM1b、PM2bの容量電極は、前記MISFETPM1a、PM2aのゲート電極に共通接続されて前述の浮遊ゲート電極として機能する。読み出しMISFETDM2のドレインはnチャンネル型MISFETTR3、TR4を介して制御ノードpuに結合され、nチャンネル型MISFETTR3とnチャンネル型MISFETTR4との結合ノードrlの電位が出力として書き込み読み出し制御回路図示は省略に与えられる。MISFETPM1a、PM2aは、それぞれnチャンネル型MISFETTR1、TR2を介して制御ノードwlに結合される。nチャンネル型MISFETTR1~TR4のゲート電極は、電源電圧Vddでバイアスされる。次に、図1に示したメモリセルの動作を説明する。データ書き込み時は、たとえばソース線sl、コントロールゲートcgを9Vとし、制御ノードwlを0Vとして不揮発性記憶素子PM1、PM2をオンさせ、ソース線sl側から浮遊ゲートにホットエレクトロン注入を行う。消去動作は、たとえばソース線slにのみ9Vを印加し、トンネル放出により浮遊ゲートから電子を放出させる。読み出し動作では、たとえば制御ノードpuに1.5Vを印加し、コントロールゲートcgに1.5Vを印加し、浮遊ゲート上の蓄積電荷に応じた読み出しMISFETDM1、DM2のスイッチ状態もしくは相互コンダクタンス状態で決まる結合ノードrlの電位を後段のラッチ回路図示は省略にラッチさせる。読み出し動作では、不揮発性記憶素子PM1、PM2のソースソース線slおよびドレイン制御ノードwl側は共に0Vに固定されている。従って、読み出し時に、MISFETPM1a、PM2aから弱いホットエレクトロンが浮遊ゲートに注入されることはない。その際、読み出しMISFETDM1、DM2から浮遊ゲートに弱いホットエレクトロン注入が発生しようとするが、nチャンネル型MISFETTR4、TR3、および読み出しMISFETDM2、DM1が縦積みされていることから、読み出しMISFETDM1、DM2のドレイン電圧は制御ノードpuの電圧以下となる。また、読み出し時におけるコントロールゲートcgの制御レベルも低いので、そのようなホットエレクトロン注入は実質的に無視し得るほど小さいと推定することができる。したがって、不揮発性記憶素子PM1、PM2それ自体の読み出し不良率を低くすることができる。上記のような不揮発性メモリの用途として、冗長構成によるDRAMDynamicRandomAccessMemoryの不良メモリセルの救済を例示することができる。この時、図1に示したメモリセルは単位情報セルとなり、この単位情報セルが複数個集まり、複数個の単位情報セルの不揮発性記憶素子に対する電気的なプログラム回路が形成され、複数個の単位情報セルが被救済回路に対する救済情報の記憶回路となる。これにより、不良救済の信頼性を高くすることができる。また、上記被救済回路に対する別の救済情報記憶回路として、ヒューズ素子の溶断状態に応じて救済情報を記憶するヒューズプログラム回路を更に設けてもよい。ウエハ段階で検出された不良に対する救済をヒューズプログラム回路で行い、バーンイン後に検出された不良に対して上記の電気的なプログラム回路を用いる事により、救済効率を上げることができる。ここで、図2は、上記冗長構成によるDRAMの不良メモリセルの救済を説明するDRAMのマット選択救済回路図を示したものである。図2に示す回路においては、従来のレーザー溶断ヒューズを本実施の形態1の不揮発性記憶素子へ置き換えるために、書き込み制御用のカラムデコーダCLD、書き込みドライバWTD、ローデコーダLWD、およびワードドライバWDDが付加されている。不揮発性記憶素子に書き込みを行うことによりヒューズを溶断した状態と等価の状態を実現でき、読み出し動作については従来のレーザー溶断ヒューズの場合と同様の動作で良い。書き込みに必要な電源電圧Vppは外部から供給される。図1で説明した基本的な構成を有するメモリセルMCは8行5列設けられ、カラムデコーダCLDおよびローデコーダLWDによって一つづつ選択して書き込みが可能となる。書き込みデータ線sl0~sl4ソース線sl図1参照に相当は書き込みドライバWTDに接続され、書き込みワード線wl0~wl7制御ノードwl図1参照に相当はワードドライバWDDに接続される。カラムデコーダCLDは書き込み動作時にカラムアドレス信号CADDをデコードして書き込みデータ線sl0~sl4の選択信号を生成し、選択した書き込みデータ線を書き込みドライバWTDで駆動させる。書き込み動作時の書き込みワード線wl0~wl7の選択はローアドレス信号RADDをデコードするローデコーダLWDがワードドライバWDDに指示する。読み出しは、マット選択信号MS0~MS4によって列単位で選択される8個のメモリセルMC単位で行われる。読み出された情報は救済アドレス情報CRA0~CRA7としてアドレス比較回路ACCに供給され、その時のアクセスアドレス信号の対応8ビットと比較され、比較結果YSEN、YRが冗長の選択制御に利用される。次に、本実施の形態1の不揮発性メモリの構造について、図3~図20を用いてその製造工程と共に説明する。図3~図20における各平面図では1個のメモリセルを示している。また、各断面図において、符号Aを付した部分は対応する平面図A-A線に沿ったメモリセルの断面、符号Bを付した部分は対応する平面図B-B線に沿ったメモリセルの断面、符号Cを付した部分は対応する平面図C-C線に沿ったメモリセルの断面、その他の部分は周辺回路領域第1領域の一部の断面を示している。各平面図には、メモリセルを構成する主要な導電層とそれらの接続領域のみを示し、導電層間に形成される絶縁膜などの図示は原則として省略する。周辺回路を構成するnチャネル型MISFETおよびpチャネル型MISFETによってXデコーダ回路、Yデコーダ回路、センスアンプ回路、入出力回路、論理回路などが構成されるが、これらに限らず、マイクロプロセッサ、CPUなどの論理回路を構成してもよい。まず、図3および図4に示すように、たとえばp型の単結晶シリコンからなる半導体基板以下、単に基板と記す1の主面の素子分離領域に素子分離溝2を形成する。素子分離溝2を形成するには、たとえば基板1の主面をドライエッチングして溝を形成し、続いてこの溝の内部を含む基板1上にCVDChemicalVaporDeposition法で酸化シリコン膜3などの絶縁膜を堆積した後、溝の外部の不要な酸化シリコン膜3を化学的機械研磨法で研磨、除去することによって、溝の内部に酸化シリコン膜3を残す。この素子分離溝2を形成することにより、メモリアレイの基板1の主面には、素子分離溝2によって周囲を規定された活性領域が形成される。次に、たとえば基板1の一部にn型の不純物たとえばPリンをイオン注入し、他の一部にp型の不純物たとえばBホウ素をイオン注入した後、基板1を熱処理してこれらの不純物を基板1中に拡散させることにより、基板1の主面にp型ウエル4およびn型ウエル5を形成する。なお、本実施の形態1では、上記素子分離溝2によって活性領域を規定する例について説明したが、素子分離溝2の代わりに図5に示すようなフィールド絶縁膜3Aを形成して、活性領域を規定してもよい。このようなフィールド絶縁膜3Aは、活性領域となる基板1の表面に耐酸化膜である窒化シリコン膜パターンを形成し、基板1の表面を熱酸化する、いわゆるLOCOSLocalOxidationofSilicon法によって形成することが可能である。また、以降の本実施の形態1においては、素子分離溝2によって活性領域を規定した場合の断面図を用いて説明を進める。次に、図6に示すように、基板1を熱酸化してp型ウエル4およびn型ウエル5のそれぞれの表面に、たとえば酸化シリコンからなるゲート絶縁膜6を形成する。続いて、たとえばCVD法でゲート絶縁膜6上に第1導電膜として多結晶シリコン膜7を形成した後、多結晶シリコン膜7の上部に、たとえばCVD法で酸化シリコン膜等からなる絶縁膜第2絶縁膜8を堆積する。また、絶縁膜8を形成する前には、p型ウエル4上に形成された多結晶シリコン膜7にはn型の導電型を示す不純物が注入されており、n型ウエル5上に形成された多結晶シリコン膜7にはp型の導電型を示す不純物がそれぞれ注入されている。次に、図7に示すように、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜図示は省略をマスクとしたドライエッチングにより、周辺回路領域の絶縁膜8を除去する。続いて、図8に示すように、基板1上に、たとえばCVD法で膜厚10nm程度以上の酸化シリコン膜等からなる絶縁膜第5絶縁膜9を堆積する。次に、図9および図10に示すように、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜図示は省略をマスクとしたドライエッチングにより、絶縁膜9、8をパターニングする。この時、多結晶シリコン膜7上の絶縁膜9、8の膜厚はメモリセル領域A-A、B-B、C-Cと周辺回路領域で異なるが、多結晶シリコン膜7がエッチングストッパとして機能するため、メモリセル領域A-A、B-B、C-Cには絶縁膜9、8からなるキャップ膜を形成することができ、周辺回路領域には絶縁膜9からなるキャップ膜を形成することができる。続いて、このキャップ膜をマスクにドライエッチングすることにより多結晶シリコン膜7をパターニングし、ゲート電極7A、7B、7C、7Dを形成する。ゲート電極第1ゲート電極7Aは、前述のMISFETPM1a図1参照の浮遊ゲート電極、読み出しMISFETDM1図1参照のゲート電極、およびMIS容量素子PM1b図1参照の容量電極となる。ゲート電極第1ゲート電極7Bは、前述のMISFETPM2a図1参照の浮遊ゲート電極、読み出しMISFETDM2図1参照のゲート電極、およびMIS容量素子MP2b図1参照の容量電極となる。ゲート電極7Cは、前述のnチャンネル型MISFETTR1~TR4のゲート電極となる。ゲート電極第2ゲート電極7Dは、周辺回路領域に形成されるMISFETのゲート電極となる。次に、図11に示すように、たとえばp型ウエル4とn型ウエル5の一部とにn型の不純物としてリンまたはヒ素をイオン注入することによって、比較的低濃度のn-型半導体領域10を形成し、n型ウエル5にp型の不純物としてホウ素をイオン注入することによって、比較的低濃度のp-型半導体領域11を形成する。n-型半導体領域10は、MISFETPM1a、PM2a、読み出しMISFETDM1、DM2、nチャンネル型MISFETTR1~TR4、および周辺回路領域に形成されるnチャネル型MISFETのそれぞれのソース、ドレインをLDDlightlydopeddrain構造にするために形成している。また、n-型半導体領域10はMIS容量素子PM1b、PM2bのコントロールゲートcgの一部を構成するためにも形成する。p-型半導体領域11は、周辺回路領域に形成されるpチャネル型MISFETのソース、ドレインをLDD構造にするために形成する。続いて、基板1上にCVD法で酸化シリコン膜を堆積した後、その酸化シリコン膜および絶縁膜9を異方的にエッチングすることにより、ゲート電極7A、7B、7C、7D、および絶縁膜8の側壁にサイドウォールスペーサ第1絶縁膜12を形成する。この時、酸化シリコン膜をサイドウォールスペーサ12へと形成する際に、周辺回路領域のキャップ膜である絶縁膜9は除去され、ゲート電極7Dの表面が露出するが、メモリセル領域A-A、B-B、C-Cのキャップ膜である絶縁膜9、8は、絶縁膜9がエッチング除去される程度であり、絶縁膜8はゲート電極A、B上に残される構造となる。このとき、絶縁膜9が絶縁膜8上に残存していてもMISFET特性上の問題となることはない。すなわち、メモリセル領域のゲート電極A、B上にはキャップ膜である絶縁膜8もしくは絶縁膜9、8が残されており、前述のnチャンネル型MISFETTR1~TR4のゲート電極7Cおよび周辺回路領域のゲート電極7D上のキャップ膜である絶縁膜9は除去されている。次に、図12に示すように、p型ウエル4とn型ウエル5の一部とにn型の不純物としてリンまたはヒ素をイオン注入することによって比較的高濃度のn型半導体領域14を形成し、n型ウエル5にp型の不純物としてホウ素をイオン注入することによって比較的高濃度のp型半導体領域15を形成する。n型半導体領域14は、MISFETPM1a、PM2a、読み出しMISFETDM1、DM2、nチャンネル型MISFETTR1~TR4、および周辺回路領域に形成されるnチャネル型MISFETのそれぞれのソース、ドレインを構成している。また、n型半導体領域14はMIS容量素子PM1b、PM2bのコントロールゲートcgを構成するためにも形成する。p型半導体領域15は、周辺回路領域に形成されるpチャネル型MISFETのソース、ドレインを構成する。また、メモリセルのn型ウエル5に形成されたn型半導体領域14は、前述のコントロールゲートcg図1参照となる。次に、図13に示すように、シリサイド層18を形成する。このシリサイド層18の形成については、まず、たとえば基板1上にスパッタリング法でCoコバルト膜を堆積する。続いて、基板1を熱処理してCo膜と周辺回路領域のゲート電極7Dとの界面、およびCo膜と基板1との界面にシリサイド反応を生じさせた後、未反応のCo膜をエッチングで除去する。これにより、ゲート電極7Dの表面とソース、ドレインn型半導体領域14、p型半導体領域15の表面とにシリサイドCoSi2層18が形成される。なお、図示はしていないが、ゲート電極7Cの表面にもシリサイド層18が形成されている。また、メモリセル領域においては、n型半導体領域14の表面にシリサイド層18が形成される。ここで、ゲート電極7A、7Bの表面にはキャップ膜である絶縁膜8が残されているため、シリサイド層18は形成されていない。なお、本実施の形態1ではシリサイド層18の材料としてCoコバルトを例示したが、これに限られるものではなく、Tiチタン、WタングステンまたはNiニッケル等を使用することもできる。ここまでの工程により、メモリセルに不揮発性記憶素子PM1、PM2図1参照を形成するMISFETPM1a、PM2a図1参照、MIS容量素子PM1b、PM2b図1参照、読み出しMISFETDM1、DM2図1参照、およびnチャンネル型MISFETTR1~TR4図1参照が形成され、周辺回路領域にpチャネル型MISFETQpおよびnチャネル型MISFETQnが形成される。メモリセル内において、MIS容量素子PM1aは、基板1n型ウエル5とn型ウエル5上のゲート電極7Aとを容量電極とし、ゲート絶縁膜6を容量絶縁膜とした容量素子となる。また、MIS容量素子PM2bは、基板1n型ウエル5とn型ウエル5上のゲート電極7Bとを容量電極とし、ゲート絶縁膜6を容量絶縁膜とした容量素子となる。次に、図14に示すように、基板1上にプラズマCVD法で窒化シリコン膜第3絶縁膜19をゲート電極7A、7B、7C、7D、絶縁膜9、8およびサイドウォールスペーサ12を覆うように堆積する。この窒化シリコン膜19は、後の工程で基板1上に層間絶縁膜を形成し、その層間絶縁膜にn型半導体領域14およびp型半導体領域15のそれぞれに達するコンタクトホールを形成する際に、酸化シリコン膜から形成されたサイドウォールスペーサ12とのエッチング選択比を大きくすることによって、ゲート電極7A、7B、7C、7Dにコンタクトホールが達してしまうのを防ぐように機能する。また、オーバーエッチングによってシリサイド層18の表面が削れることを防止する機能も有する。すなわち、窒化シリコン膜19はエッチングストッパ膜として機能する。この窒化シリコン膜19は、熱CVD法で成膜すると、その成膜時の熱によって基板1に導入された不純物が拡散してしまい、本実施の形態1の半導体装置に含まれるデバイスの特性が変わってしまう。そのため、前述のように熱CVD法に比べて低温で成膜が可能なプラズマCVD法を用いるのが好ましい。また、プラズマCVD法を用いた場合でも、成膜ガスとしてNH3ガスを用いるとデバイスの特性に影響を与えてしまうことが懸念されるので、SiH4シランとN2窒素との混合ガスをプラズマ分解する手段を用いることを例示できる。このプラズマ分解を化学反応式で示すと、SiH4N2→SixNyzH2x,y,zは整数となる。ところで、上記の手段によって窒化シリコン膜19を成膜する場合には、成膜の初期段階においてシリコンリッチな膜が形成されやすい。このような窒化シリコン膜19が不揮発性記憶素子PM1、PM2を形成するMISFETPM1a、PM2aのゲート電極7A、7Bと電気的に接触する状態になると、そのシリコンリッチな膜の部分で電荷がリークしやすくなることから、不揮発性記憶素子PM1、PM2の浮遊ゲート電極であるゲート電極7A、7Bに蓄積された電荷が窒化シリコン膜19とゲート電極7A、7Bとの界面からリークし、その電荷はn型半導体領域14に達し、n型半導体領域14と電気的に接続するプラグ後の工程で形成するから放出されてしまうことになる。すなわち、不揮発性メモリのデータ保持特性が低下してしまうことが懸念される。一方、本実施の形態1においては、窒化シリコン膜19とゲート電極7A、7Bとの間に、窒化シリコン膜19に比べて電荷をリークさせ難い窒化シリコン膜19に比べて絶縁性の高い酸化シリコン膜から形成されたサイドウォールスペーサ12もしくは絶縁膜8が形成されている。すなわち、エッチングストッパ膜となる窒化シリコン膜19は、ゲート電極7A、7B上に、窒化シリコン膜19よりも絶縁性の高い酸化シリコン膜である絶縁膜8もしくはサイドウォールスペーサ12を介して形成されている。そのため、ゲート電極7A、7Bに蓄積された電荷をリークをさせ難くできるので、本実施の形態1の不揮発性メモリのデータ保持特性が低下してしまうことを防ぐことが可能となる。すなわち、半導体装置の信頼性を向上することができる。次に、図15に示すように、MISFETPM1a、PM2a、MIS容量素子PM1b、PM2b、読み出しMISFETDM1、DM2、nチャンネル型MISFETTR1~TR4、pチャネル型MISFETQpおよびnチャネル型MISFETQnを覆う絶縁膜として、たとえばCVD法で酸化シリコン膜20を堆積し、続いて化学的機械研磨法で酸化シリコン膜20の表面を平坦化する。次に、図16および図17に示すように、フォトレジスト膜をマスクにして上記酸化シリコン膜20をドライエッチングすることにより、n型半導体領域14およびp型半導体領域15のそれぞれに達するコンタクトホール21を形成する。この時、窒化シリコン膜19は酸化シリコン膜20をエッチングする際のエッチングストッパ膜として機能する。続いて、そのコンタクトホール21の内部にプラグ22を形成する。プラグ22を形成するには、たとえばコンタクトホール21の内部を含む酸化シリコン膜20上にスパッタリング法でTiチタン膜およびTiN窒化チタン膜を堆積し、続いてCVD法でTiN膜および金属膜としてWタングステン膜を堆積した後、コンタクトホール21の外部のW膜、TiN膜およびTi膜を化学的機械研磨法によって除去する。次に、図18および図19に示すように、酸化シリコン膜20およびプラグ22上に複数の配線23を形成する。配線23を形成するには、たとえば酸化シリコン膜20上にTi膜、Alアルミニウム合金膜およびTiN膜をスパッタリング法により順次堆積し、続いてフォトレジスト膜をマスクとしたドライエッチングによりそのTi膜、Al合金膜およびTiN膜をパターニングする。これら配線23の中には、コントロールゲートcg図1参照と電気的に接続するもの、およびソース線sl図1参照となるものが含まれる。次に、図20に示すように、たとえば基板1上に層間絶縁膜として酸化シリコン膜図示は省略を堆積した後、その酸化シリコン膜に配線23に達するコンタクトホールを形成し、続いてそのコンタクトホール内に上記プラグ22と同様のプラグ25を形成する。次いで、その酸化シリコン膜およびプラグ上に複数の配線26を形成し、本実施の形態1の半導体装置を製造する。これら配線26は、上記配線23と同様の工程で形成することができる。また、配線26の中には、前述の結合ノードrl図1参照と電気的に接続するもの、電源電圧Vdd図1参照と電気的に接続するもの、制御ノードpu図1参照と電気的に接続するもの、制御ノードwl図1参照と電気的に接続するもの、および基準電位Vssと電気的に接続するものが含まれる。上記の本実施の形態1では、ゲート電極7A、7B、7C、7Dを多結晶シリコン膜7から形成した場合について説明したが、図21に示すように、ゲート電極7A、7B、7C、7Dを多結晶シリコン膜7とWSiタングステンシリサイド膜7Fとの積層膜から形成してもよく、その場合も同様の効果を得ることが出来る。この場合、シリサイド層18たとえば、図13参照は省略してもよい。実施の形態2次に、本実施の形態2の不揮発性メモリの構造について、図22~図31を用いてその製造工程と共に説明する。本実施の形態2の不揮発性メモリのメモリセルの平面構造は、前記実施の形態1において図示したメモリセルの平面構造とほぼ同様の構造となるため、本実施の形態2においてはその平面構造の図示は省略する。図22~図31で示す各断面図において、符号Bを付した部分は前記実施の形態1で用いた各平面図B-B線に沿ったメモリセルの断面、符号Cを付した部分は対応する前記実施の形態1で用いた各平面図C-C線に沿ったメモリセルの断面、その他の部分は周辺回路領域の一部の断面を示している。また、図22~図31中に示す周辺回路領域では、周辺回路を構成するnチャネル型MISFET、pチャネル型MISFETおよび抵抗素子が形成される。すなわち、図22を例に説明すると、図22の左から、それぞれ各平面図B-B線に沿ったメモリセルの断面図、各平面図C-C線に沿ったメモリセルの断面図、nチャネル型MISFET、pチャネル型MISFETが形成される周辺回路領域、抵抗素子形成領域が示されている。本実施の形態2の不揮発性メモリの製造工程は、前記実施の形態1において図3~図6を用いて説明した工程までは同様である図22参照。その後、図23に示すように、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜図示は省略をマスクとしたドライエッチングにより、絶縁膜第6絶縁膜8をパターニングする。その後、パターニングされた絶縁膜8をマスクとして多結晶シリコン膜7をパターニングし、ゲート電極7A図9および図10参照、7B、7C図10参照、7D、および抵抗素子7Rを形成する。なお、抵抗素子7Rは酸化シリコン膜3上に形成されている。すなわち、メモリセル領域のゲート電極7A、7B、前述のnチャンネル型MISFETTR1~TR4のゲート電極7Cおよび周辺回路領域のゲート電極7Dを形成する工程で、抵抗素子7Rを形成している。これにより、製造工程の簡略化が図れ、マスク枚数の増加を防ぐことができる。次に、図24に示すように、たとえばp型ウエル4にn型の不純物としてリンまたはヒ素をイオン注入することによって、比較的低濃度のn-型半導体領域10を形成し、n型ウエル5にp型の不純物としてホウ素をイオン注入することによって、比較的低濃度のp-型半導体領域11を形成する。次に、図25に示すように、基板1上にCVD法で酸化シリコン膜を堆積した後、その酸化シリコン膜を異方的にエッチングすることにより、ゲート電極7A、7B、7C、7D、および抵抗素子7Rの側壁にサイドウォールスペーサ12を形成する。このサイドウォールスペーサ12形成に際しての異方性エッチングにより、ゲート電極7A、7B、7C、7D、および抵抗素子7R上に形成されていた絶縁膜8は除去される。続いて、p型ウエル4にn型の不純物としてリンまたはヒ素をイオン注入することによって比較的高濃度のn型半導体領域14を形成し、n型ウエル5にp型の不純物としてホウ素をイオン注入することによって比較的高濃度のp型半導体領域15を形成する。n型半導体領域14は、MISFETPM1a図1参照、PM2a図1参照、読み出しMISFETDM1図1参照、DM2図1参照、nチャンネル型MISFETTR1~TR4図1参照、および周辺回路領域に形成されるnチャネル型MISFETのそれぞれのソース、ドレインを構成している。また、n型半導体領域14はMIS容量素子PM1b、PM2bのコントロールゲートcgを構成するためにも形成する。p型半導体領域15は、周辺回路領域に形成されるpチャネル型MISFETのソース、ドレインを構成する。次に、図26に示すように、基板1上にCVD法で膜厚10nm程度以上の酸化シリコン膜第2絶縁膜9Aを堆積する。続いて、図27に示すように、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜図示は省略をマスクとしたドライエッチングにより、絶縁膜9Aをパターニングする。それにより、絶縁膜9Aをゲート電極7A、7B、7C図10参照、および抵抗素子7Rの上部および側部に残す。また、抵抗素子7R上の絶縁膜9Aには、抵抗素子7Rに達する開口部9Bを形成する。ここで、開口部9Bは、抵抗素子7R表面に後の工程で形成されるシリサイド層18を形成するために設けられている。すなわち、本実施の形態2においては、抵抗素子7R上に開口部9Bを設けるために形成される絶縁膜9Aを形成する工程で、メモリセル領域のゲート電極7A、7B上に絶縁膜9Aを形成している。これにより、製造工程の簡略化を図れ、マスク枚数の増加を防ぐことができる。次に、図28に示すように、シリサイド層18を形成する。このシリサイド層18の形成方法は前述の実施の形態1と同様であり、まず、たとえば基板1上にスパッタリング法でCo膜を堆積する。続いて、基板1を熱処理してCo膜と周辺回路領域のゲート電極7Dとの界面、Co膜と開口部9Bの底部の抵抗素子7Rとの界面、およびCo膜と基板1との界面にシリサイド反応を生じさせた後、未反応のCo膜をエッチングで除去する。これにより、ゲート電極7Dの表面と、開口部9Bの底部の抵抗素子7Rの表面と、ソース、ドレインn型半導体領域14、p型半導体領域15の表面とにシリサイド層であるシリサイド層18が形成される。ここまでの工程により、メモリセルに不揮発性記憶素子PM1図1参照、PM2図1参照を形成するMISFETPM1a図1参照、PM2a図1参照、MIS容量素子PM1b図1参照、PM2b図1参照、読み出しMISFETDM1図1参照、DM2図1参照、およびnチャンネル型MISFETTR1~TR4図1参照が形成され、周辺回路領域にpチャネル型MISFETQpおよびnチャネル型MISFETQnが形成される。次に、図29に示すように、基板1上にプラズマCVD法で窒化シリコン膜19を堆積する。前述の実施の形態1と同様に、本実施の形態2においても、この窒化シリコン膜19は、SiH4とN2との混合ガスを成膜ガスとして用い、この成膜ガスをプラズマ分解することで成膜する手段を例示できる。本実施の形態2においても、窒化シリコン膜19とゲート電極7A、7Bとの間に、窒化シリコン膜19に比べて電荷をリークさせ難い窒化シリコン膜19に比べて絶縁性の高い酸化シリコン膜から形成されたサイドウォールスペーサ12もしくは絶縁膜9Aが形成されている。また、ゲート電極7A、7Bの側部においては、窒化シリコン膜19とゲート電極7A、7Bとの間にサイドウォールスペーサ12および絶縁膜9Aが積層された状態で配置されている。そのため、ゲート電極7A、7Bに蓄積された電荷をリークをさせ難くできるので、本実施の形態2の不揮発性メモリのデータ保持特性が低下してしまうことをさらに確実に防ぐことが可能となる。すなわち、半導体装置の信頼性を向上することができる。次に、図30に示すように、基板1上に、たとえばCVD法で酸化シリコン膜20を堆積し、続いて化学的機械研磨法で酸化シリコン膜20の表面を平坦化する。続いて、図31に示すように、フォトレジスト膜をマスクにして上記酸化シリコン膜20をドライエッチングすることにより、n型半導体領域14、p型半導体領域15および抵抗素子7Rのそれぞれに達するコンタクトホール21を形成する。このとき、窒化シリコン膜19は酸化シリコン膜20をエッチングする際のエッチングストッパ膜として機能する。続いて、そのコンタクトホール21の内部に前記実施の形態1で示したプラグ22図16および図17参照と同様のプラグ22を形成する。次いで、酸化シリコン膜20およびプラグ22上に前記実施の形態1で示した配線23図18および図19参照と同様の複数の配線23を形成する。その後、前記実施の形態1において図20を用いて説明した工程と同様の工程を経て本実施の形態2の半導体装置を製造する。上記のような本実施の形態2によっても、前記実施の形態1と同様の効果を得ることができる。また、上記の本実施の形態2によれば、メモリセル領域および周辺回路領域のMISFETのゲート電極を形成する工程で同時に抵抗素子も形成することができる。また、抵抗素子7R上に開口部9Bを設けるために形成される絶縁膜9Aを形成する工程で、メモリセル領域のゲート電極7A、7B上に絶縁膜9Aを形成することができる。これらにより、製造工程の簡略化を図れ、マスク枚数の増加を防ぐことができる。実施の形態3次に、本実施の形態3の不揮発性メモリの構造について、図32~図52を用いてその製造工程と共に説明する。図32~図52で示す各断面図において、符号Aを付した部分は対応する平面図A-A線に沿ったメモリセルの断面、符号Bを付した部分は対応する平面図B-B線に沿ったメモリセルの断面、その他の部分は周辺回路領域の一部の断面を示している。また、図32~図52中に示す周辺回路領域では、周辺回路を構成するnチャネル型MISFET、容量素子および抵抗素子が形成される。なお、周辺回路を構成するpチャネル型MISFETについては、nチャネル型MISFETと導電型が逆になるだけで構造についてはほぼ同一となることから、本実施の形態3においては、各断面図においてそのpチャネル型MISFETが形成される領域の図示は省略する。まず、前記実施の形態1において図3および図4を用いて説明した工程と同様の工程により素子分離溝2、p型ウエル4およびn型ウエル5を形成する図32および図33参照。次に、図34に示すように、基板1を熱酸化してp型ウエル4およびn型ウエル5のそれぞれの表面に、たとえば酸化シリコンからなるゲート絶縁膜6を形成する。続いて、たとえばCVD法でゲート絶縁膜6上に導電膜として多結晶シリコン膜7を形成する。続いて、その多結晶シリコン膜7上に絶縁膜第4絶縁膜ONOを形成する。この絶縁膜ONOは、下層から膜厚5nm程度の酸化シリコン膜、膜厚20nm程度の窒化シリコン膜、および膜厚5nm程度の酸化シリコン膜を順次堆積することで形成する。次に、図35に示すように、フォトレジスト膜をマスクとしたエッチングにより絶縁膜ONOおよび多結晶シリコン膜7をパターニングする。それにより、絶縁膜ONOおよび多結晶シリコン膜7は、メモリセル領域と周辺回路領域における容量素子が形成される領域とに残され、他の領域においては除去される。この時、周辺回路領域において容量素子が形成される領域に残された多結晶シリコン膜7は、その容量素子の下部電極第1容量電極KDとなる。次に、図36に示すように、たとえばCVD法で基板1上に多結晶シリコン膜第2導電性膜7Sを堆積する。続いて、図37に示すように、たとえばCVD法でその多結晶シリコン膜7S上に絶縁膜8を堆積する。次に、図38に示すように、フォトレジスト膜をマスクとしたエッチングによりキャップ膜となる絶縁膜8をパターニングする。続いて、このキャップ膜8をマスクにドライエッチングすることにより多結晶シリコン膜7Sをパターニングする。このとき、絶縁膜ONOがエッチングストッパとなる。それにより、絶縁膜8および多結晶シリコン膜7Sを後の工程でゲート電極が形成される領域と素子分離溝2酸化シリコン膜3上とに残す。この時、メモリセル領域に残された多結晶シリコン膜7Sは、不揮発性記憶素子PM1、PM2図1参照のコントロールゲート第3電極となる。また、周辺回路領域においては、多結晶シリコン膜7Sからなるゲート電極7Dと抵抗素子7Rと容量素子の上部電極第2容量電極JDとが形成され、下部電極KDおよび上部電極JDを容量電極とし絶縁膜ONOを容量絶縁膜とする容量素子CAPAが形成される。次に、図39および図40に示すように、周辺回路領域をフォトレジスト膜RESIで覆い、このフォトレジスト膜RESIおよび絶縁膜8をマスクとして絶縁膜ONOおよび多結晶シリコン膜7をエッチングする。それにより、多結晶シリコン膜7、絶縁膜ONOおよび多結晶シリコン膜7Sからなるゲート電極7A、7B、7Cを形成する。ここで、メモリセル領域の多結晶シリコン膜7Sは不揮発性記憶素子PM1、PM2のコントロールゲート電極を構成し、多結晶シリコン膜7は不揮発性記憶素子PM1、PM2の浮遊ゲート電極を構成している。続いて、メモリセル領域において、たとえばp型ウエル4とn型ウエル5の一部とにn型の不純物としてリンまたはヒ素をイオン注入することによって、比較的低濃度のn-型半導体領域10を形成する。次に、図41に示すように、メモリセル領域と周辺回路領域における抵抗素子7Rおよび容量素子CAPAが形成される領域とをフォトレジスト膜RESI2で覆い、周辺回路領域におけるたとえばp型ウエル4にn型の不純物としてリンまたはヒ素をイオン注入することによって、比較的低濃度のn-型半導体領域10Aを形成し、n型ウエルにp型の不純物としてホウ素をイオン注入することによって、比較的低濃度のp-型半導体領域を形成する。次に、図42に示すように、基板1上にCVD法で酸化シリコン膜を堆積した後、その酸化シリコン膜および絶縁膜8を異方的にエッチングすることにより、ゲート電極7A、7B、7C、7D、抵抗素子7Rおよび容量素子CAPAの側壁にサイドウォールスペーサ12を形成する。また、このサイドウォールスペーサ12は、素子分離溝2上に残されている多結晶シリコンパターンの側壁にも形成され、素子分離溝2上においては、その多結晶シリコンパターンおよびサイドウォールスペーサ12からダミーパターンDPが形成される。このダミーパターンDPは、後の工程で基板1上の酸化シリコン膜をエッチングする際に、素子分離溝2内の酸化シリコン膜3がエッチングされてしまわないようにマスクとして機能する。次に、図43に示すように、基板1上にCVD法で膜厚20nm~30nm程度の酸化シリコン膜を堆積することによって絶縁膜9Cを成膜する。続いて、図44に示すように、p型ウエル4とn型ウエル5の一部とにn型の不純物としてリンまたはヒ素をイオン注入することによって比較的高濃度のn型半導体領域14を形成し、n型ウエル5にp型の不純物としてホウ素をイオン注入することによって比較的高濃度のp型半導体領域15を形成する。n型半導体領域14は、MISFETPM1a図1参照、PM2a図1参照、読み出しMISFETDM1図1参照、DM2図1参照、nチャンネル型MISFETTR1~TR4図1参照、および周辺回路領域に形成されるnチャネル型MISFETのそれぞれのソース、ドレインを構成し、p型半導体領域15は、周辺回路領域に形成されるpチャネル型MISFETのソース、ドレインを構成する。次に、図45に示すように、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜図示は省略をマスクとしたドライエッチングにより、絶縁膜9Cをパターニングする。それにより、絶縁膜9Cを抵抗素子7R上に残す。また、抵抗素子7R上の絶縁膜9Cには、抵抗素子7Rに達する開口部9Bを形成する。次に、図46に示すように、たとえば基板1上にスパッタリング法でCo膜を堆積する。続いて、基板1を熱処理してCo膜と多結晶シリコン膜7Sおよびゲート電極7Dとの界面、Co膜と開口部9Bの底部の抵抗素子7Rとの界面、容量素子CAPAの下部電極である多結晶シリコン膜7とCo膜との界面、およびCo膜と基板1との界面にシリサイド反応を生じさせた後、未反応のCo膜をエッチングで除去する。これにより、多結晶シリコン膜7Sおよびゲート電極7Dの表面と、開口部9Bの底部の抵抗素子7Rの表面と、容量素子CAPAの下部電極の表面の一部と、ソース、ドレインn型半導体領域14、p型半導体領域15の表面とにシリサイド層18が形成される。ここまでの工程により、メモリセルに不揮発性記憶素子PM1図1参照、PM2図1参照を形成するMISFETPM1a図1参照、PM2a図1参照、読み出しMISFETDM1図1参照、DM2図1参照、およびnチャンネル型MISFETTR1~TR4図1参照が形成され、周辺回路領域にpチャネル型MISFETおよびnチャネル型MISFETQnが形成される。次に、図47に示すように、基板1上にプラズマCVD法で窒化シリコン膜19を堆積する。本実施の形態3においても、この窒化シリコン膜19は、SiH4とN2との混合ガスを成膜ガスとして用い、この成膜ガスをプラズマ分解することで成膜する手段を例示できる。次に、図48に示すように、基板1上に、たとえばCVD法で酸化シリコン膜20を堆積し、続いて化学的機械研磨法で酸化シリコン膜20の表面を平坦化する。続いて、図49および図50に示すように、フォトレジスト膜をマスクにして上記酸化シリコン膜20をドライエッチングすることにより、n型半導体領域14、p型半導体領域15、抵抗素子7Rおよび抵抗素子CAPA上部電極および下部電極のそれぞれに達するコンタクトホール21を形成する。続いて、そのコンタクトホール21の内部に前記実施の形態1で示したプラグ22図16および図17参照と同様のプラグ22を形成する。次に、図51および図52に示すように、酸化シリコン膜20およびプラグ22上に前記実施の形態1で示した配線23図18および図19参照と同様の複数の配線23を形成する。その後、前記実施の形態1において図20を用いて説明した工程と同様の工程を経て本実施の形態3の半導体装置を製造する。このような本実施の形態3によれば、MISFETを形成する工程で同時に抵抗素子および容量素子も形成することができる。また、本実施の形態3によれば、メモリセル領域の浮遊ゲート多結晶シリコン膜7と窒化シリコン膜19との間には、窒化シリコン膜19よりも電荷がリークし難い膜絶縁性の高い膜である酸化シリコン膜サイドウォールスペーサ12が存在しているため、前述の実施の形態1で示したような不揮発性メモリのデータ保持特性が低下してしまうことを防ぐことが可能となる。上記の本実施の形態3では、多結晶シリコン膜7Sを含むゲート電極7A、7B、7C、7D、抵抗素子7Rおよび容量素子CAPAの下部電極を形成した場合について説明したが、図53に示すように、多結晶シリコン膜7S上にWSi膜7Fを積層してこれらを形成してもよい。この場合、シリサイド層18たとえば、図13参照は省略してもよい。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。前記実施の形態においては、被救済回路がDRAMの不良メモリセルである場合について説明したが、マイクロコンピュータ内蔵DRAMのメモリセルまたはマイクロコンピュータ内蔵SRAMのメモリセルであってもよい。また、LCDドライバの救済回路を構成することも可能である。"