一導電型半導体層と、前記一導電型半導体層の表面に設けられ、絶縁ゲート型半導体素子のトランジスタセルが配置される素子領域と、該素子領域上に設けられ前記トランジスタセルのゲート電極と接続するゲートパッド部と、前記トランジスタセルのソース電極と前記ゲート電極間に接続される保護ダイオードと、前記一導電型半導体層の周辺部に配置され、前記ゲート電極を前記一導電型半導体層上に引き出して前記ゲートパッド部に接続するゲート引き出し配線と、該ゲート引き出し配線と前記保護ダイオードとに接続する導電体と、を具備し、前記ゲート引き出し配線および前記導電体は曲折せず、前記一導電型半導体層の一の辺に沿って一直線状に設けられることを特徴とする絶縁ゲート型半導体装置。前記保護ダイオード、前記ゲート引き出し配線および前記導電体は隣接して配置されることを特徴とする請求項1に記載の絶縁ゲート型半導体装置。前記保護ダイオードは前記一の辺に沿って配置されることを特徴とする請求項1または請求項2に記載の絶縁ゲート型半導体装置。前記保護ダイオードは前記ゲートパッド部の直近に配置されることを特徴とする請求項1から請求項3のいずれかに記載の絶縁ゲート型半導体装置。前記ゲート引き出し配線、前記導電体上に延在し前記保護ダイオードの一端に接続する第1ゲート電極層が設けられ、該第1ゲート電極層の曲折部は1以下であることを特徴とする請求項1から請求項4のいずれかに記載の絶縁ゲート型半導体装置。前記保護ダイオード上で前記第1ゲート電極層と接続する第2ゲート電極層が設けられ、前記ゲートパッド部は前記第2ゲート電極層の一部であることを特徴とする請求項1から請求項5のいずれかに記載の絶縁ゲート型半導体装置。前記一導電型半導体層は、短辺と長辺を有する矩形状であり、前記ゲート電極は前記長辺に沿ってストライプ状に延在し、前記ゲート引き出し配線は前記短辺に沿って配置されることを特徴とする請求項1から請求項6のいずれかに記載の絶縁ゲート型半導体装置。図10は、図9の破線丸印部分を拡大した平面概略図であり、図10Aが図9の破線α部分の拡大図、図10Bが破線β部分の拡大図である。図10Aを参照して、ゲート引き出し配線508の引き出し部508aは、素子領域520内のゲート電極507を、素子領域520の外側の連結部508bに引き出して接続する領域幅Wが例えば8μm~10μmであり、基板SB内に設けられる領域ではあるが、ソース領域515は配置されず、トランジスタ動作を行わない領域である。以下、トランジスタセルCが配置されて動作する素子領域520に対して、トランジスタセルCが配置されない領域を非動作領域と称する。つまり図9の如く、格子状のゲート電極507の延在方向のすべてに平行な半導体基板チップの辺に沿って引き出し部508aを配置する構造では、チップの4辺において非動作領域が形成されることになる。この面積は、例えばチップ面積全体の5程度に及ぶため、素子領域520の面積の増加、およびこれによるオン抵抗の低減に限界があった。更に、図10Bを参照して、チップのコーナー部では引き出し部508aは配置されない。しかし、これらを接続する連結部508bはチップの外周部分に設けられるのでコーナー部では小さい曲率で曲折湾曲している。この場合、素子領域520は、曲折した部分から所定の離間距離Tを確保する必要があるため、連結部508bが曲折するコーナー部において非動作領域が更に増加する問題があった。尚、コーナー部における非動作領域は、連結部508bに限らず、導電体509またはゲート電極層518が曲折する場合も同様に発生する。本発明はかかる課題に鑑みてなされ、一導電型半導体層と、前記一導電型半導体層の表面に設けられ、絶縁ゲート型半導体素子のトランジスタセルが配置される素子領域と、該素子領域上に設けられ前記トランジスタセルのゲート電極と接続するゲートパッド部と、前記トランジスタセルのソース電極と前記ゲート電極間に接続される保護ダイオードと、前記一導電型半導体層の周辺部に配置され、前記ゲート電極を前記一導電型半導体層上に引き出して前記ゲートパッド部に接続するゲート引き出し配線と、該ゲート引き出し配線と前記保護ダイオードとに接続する導電体と、を具備し、前記ゲート引き出し配線および前記導電体は曲折せず、前記一導電型半導体層の一の辺に沿って一直線状に設けられることにより解決するものである。本発明によれば、以下の効果が得られる、第1に、ゲート引き出し配線の引き出し部の配置面積を低減することによって、非動作領域を低減できるので、同じチップサイズの従来構造と比較して、素子領域の面積を拡大でき、オン抵抗を低減できる。また素子領域の面積を従来構造と同等に維持する場合には、チップサイズを縮小できる。第2に、ゲート引き出し配線の連結部および導電体を半導体基板の一辺に沿って曲折しないような一直線状に設けることにより、チップのコーナー部でこれらの湾曲した曲折部の形成を回避でき、これによる非動作領域の発生を低減できる。第3に、保護ダイオードを導電体またはゲート引き出し配線と隣接して配置することにより、これらと重畳して接続する第1ゲート電極層の曲折部も最小限にすることができる。第1ゲート電極層の曲折部もゲート引き出し配線等と同様に非動作領域を発生させるため、これを最小限にすることで、非動作領域の増加を防止できる。第4に、保護ダイオードを導電体またはゲート引き出し配線と隣接させ、且つ保護ダイオードをその一部がゲートパッド部の直近に配置される形状とすることにより、保護ダイオードとゲートパッド部と接続する第2ゲート電極層を最短にできる。第2ゲート電極層の下方は、2層構造のソース電極層が単層で第1ソース電極層のみが配置される領域であるので、この面積を低減することでソース抵抗の増加を抑制できる。本発明の実施の形態を、nチャネル型のMOSFETを例に図1から図8を参照して説明する。まず、図1から図6を参照して、第1の実施形態について説明する。図1は、本実施形態のMOSFET100を示す平面図であり、図1Aが全体図、図1Bが1層目の電極構造を示す図、図1Cが2層目の電極構造を示す図である。図1Aを参照して、MOSFET100は、n型半導体層2と、素子領域20と、ゲートパッド部281と、保護ダイオードDiと、ゲート引き出し配線8と、導電体9とを有する。基板SBは、n型シリコン半導体基板ここでは不図示の上にn-型半導体層2を積層してなり、MOSFET100のチップを構成する。n-型半導体層2は例えば、n型シリコン半導体基板上に例えばエピタキシャル成長などによって形成したシリコン半導体層である。基板SBチップは例えば、平面視において長辺LEと短辺SEを有する矩形状に設けられる。素子領域20一点鎖線は、n-型半導体層2の表面に設けられ、MOSFET100のトランジスタセルCが配置される。素子領域20上は、MOSFET100のソース領域不図示に接続するソース電極層SMで覆われる。ソース電極層SMは、1層目の第1ソース電極層17と2層目の第2ソース電極層27の2層構造である。第2ソース電極層27の一部はソースパッド部271となる。各トランジスタセルCを構成するゲート電極7は基板SBに平面視において格子状多角形状またはストライプ状に設けられたトレンチに埋設され、ゲート電極層GMに接続する。ゲート電極層GMは、1層目の第1ゲート電極層18と2層目の第2ゲート電極層28の2層構造である。第2ゲート電極層28の一部はゲートパッド部281となる。ゲート引き出し配線8は、n-型半導体層2の周辺部の一辺に沿って配置され、ゲート電極7をゲートパッド部281に接続する。ゲート引き出し配線8は、素子領域20のゲート電極7と同様の構成でゲート電極7を素子領域20外に引き出す引き出し部81と、素子領域20外でこれらを接続する連結部82とを有する。すなわち引き出し部81は、ここでは基板SBに設けられたトレンチに不純物をドープしたポリシリコンを埋設してなり、連結部82は、基板SB表面に当該ポリシリコンを延在させた構成である。引き出し部81は、平面視において例えばチップの長辺LEに平行なストライプ状に設けられる。連結部82は平面視において例えばチップ短辺SEに沿って、曲折しない一直線状に延在し、隣り合う複数の引き出し部81を連結する。導電体9は、ゲート引き出し配線8と保護ダイオードDiとに接続する。導電体9はポリシリコンに不純物をドープして形成され、所望の抵抗値を有する抵抗体である。保護ダイオードDiは、外周端を構成するポリシリコン層が長辺leと短辺seからなる矩形状に設けられ、長辺leおよび短辺seがそれぞれチップの長辺LEおよび短辺SEに沿うように、チップのコーナー部の基板SBの表面に配置される。保護ダイオードDiは、ゲートパッド部281と非重畳で、素子領域20外に設けられる。図1Bを参照して、1層目の電極構造について説明する。第1ゲート電極層18は、ゲート引き出し配線8および導電体9上に、これらと重畳してそれぞれに接続する。第1ゲート電極層18は、保護ダイオードDiまで連続して延在し、保護ダイオードDiの一端、および第2ゲート電極層と接続する。第1ゲート電極層18は、平面視において例えば曲折部18cが1つのL字状に設けられる。第1ソース電極層17は、素子領域20の略全面に設けられ、保護ダイオードDiの他端、および第2ソース電極層と接続する。図1Cを参照して、2層目の電極層について説明する。第2ゲート電極層28は、第1ソース電極層上に絶縁膜を介して設けられ、ゲートパッド部281、配線部282、接続部283からなる。接続部283は保護ダイオードDi上において、第1ゲート電極層18の一端と接続する。配線部282は、接続部283とゲートパッド部281を結ぶ配線であり、保護ダイオードDiとゲートパッド部281を最短の距離MLで接続する。配線部282の距離MLとは、素子領域20上に延在する配線部282の長さをいい、例えば図1の如く円形にゲートパッド部281を形成した場合はその外周端部から、素子領域20端部までの距離をいう。第2ソース電極層27は、第2ゲート電極層28の配置領域を除いて、第1ソース電極層17上に直接設けられ、その一部がソースパッド部271となる。図2は、本実施形態の保護ダイオードDiを示す平面図である。保護ダイオードDiは、一例として、外周端を構成するポリシリコン層が長辺leと短辺seからなる矩形状に設けられ、矩形または円楕円形の環状にn型半導体領域およびp型半導体領域を設け、これらを、同心状に交互に配置してpn接合を複数設けた、双方向ダイオードである。ここでは、一例としてpn接合を同心状に設けた同じ構成の2つの保護ダイオードDi1、Di2を隣り合わせて配置した場合を示す。これらの保護ダイオードDi1、Di2はそれぞれ、例えば最内周部を第1ゲート電極層と接続し、最外周部を第1ソース電極層と接続することにより、MOSFET100のゲートG-ソースS間に並列接続され、ゲート絶縁膜不図示を静電破壊等から保護する。保護ダイオードDiの長辺leは、保護ダイオードDiの一部がゲートパッド部281の直近に配置できる程度の長さとする図1C参照。保護ダイオードDiの短辺seは保護ダイオードDiの耐圧と長辺leの長さに応じて適宜選択されるが、一例として長辺leは短辺seの2倍以上の矩形状とする。尚、保護ダイオードDiの形状は図示のものに限らないが、本実施形態では保護ダイオードDiを矩形状短冊状としてその一部がゲートパッド部28の直近に配置される形状とする。このような構成とすることで、静電破壊耐圧、ブレークダウン電圧およびリーク電流などの保護ダイオードの特性が同等の、同心状の1つの保護ダイオードを設ける場合と比較して、保護ダイオードの占有面積を小さくできる。再び図1を参照して、本実施形態では、ゲート引き出し配線8の連結部82と導電体9がn-型半導体層2チップの一の辺に沿って曲折部を有しない一直線状に設けられる。ここでは、チップの一つの短辺SEに沿って、配置される例を示す。素子領域20のゲート電極7が平面視において格子状多角形状のパターンの場合には、ゲート引き出し配線8連結部82は、チップの一辺に面する素子領域20の全体にわたって配置されなくてもよい。つまり、ゲート電極7が格子状の場合、ゲート引き出し配線8は、ゲート電極7の一部たとえばチップの短辺SEに面する素子領域20の半分程度のゲート電極7と連続していれば、全てのゲート電極7にゲート電位を印加できる。つまり、連結部82は曲折部が形成されない長さが適宜選択される。また、保護ダイオードDi、ゲート引き出し配線8および導電体9は互いに隣接して配置される。具体的には、保護ダイオードDiは上記の如く長辺leがチップの一の長辺LEに沿うようにチップのコーナー部に配置される。一方、導電体9とゲート引き出し配線8の連結部82とがチップの短辺SEに沿って配置され、導電体9とゲート引き出し配線8の連結部82は、いずれも曲折部を有しない。更に、これらに接続する第1ゲート電極層18も、これらと重畳する形状とし、曲折部18cは1以下とする図1B参照。これらは間に他の構成要素を含まず互いに隣り合って配置される。例えば、保護ダイオードDiが配置されるチップのコーナー部は、保護ダイオードDiのコーナー部で占有され、チップの長辺LE側には保護ダイオードDiのみが配置され、チップの短辺SE側には保護ダイオードDiと導電体9とゲート引き出し配線8の連結部82とが並んで配置される図1C参照。ゲート引き出し配線8を、チップの一つの短辺SEのみに沿って配置することにより、ゲート引き出し配線8のチップ上の配置面積を低減できる。これにより、同じチップサイズで、チップの4辺に沿ってゲート引き出し配線が設けられていた従来構造と比較して、非動作領域を低減できるので、素子領域20の面積を拡大でき、オン抵抗を低減できる。また素子領域20の面積を従来構造と同等に維持する場合には、チップサイズの縮小が実現できる。また、ゲート引き出し配線8の連結部82および導電体9を半導体基板の一辺に沿って曲折しないような一直線状に設けることにより、チップのコーナー部でこれらの湾曲した曲折部の形成を回避でき、素子領域20を拡張できる。図3を参照して具体的に説明する。図3は、図1Bの破線丸印部分の平面概略図である。本実施形態ではチップのコーナー部に連結部82および導電体9の曲折部が配置されないため、破線の如く連結部または導電体を曲折させた場合における、連結部導電体と素子領域との離間距離Tの制約図10B参照が無くなる。これにより、素子領域20を細一点鎖線から太一点鎖線のごとく拡大できる。またこれにより、導電体9およびゲート引き出し配線8と重畳して接続する第1ゲート電極層18の曲折部も最小限にすることができる。例えば保護ダイオードDiと接続するために、図1Bのごとく第1ゲート電極層18を曲折させる場合もあるが、図3に示すコーナー部においては第1ゲート電極層18は配置されない。第1ゲート電極層18の曲折部も非動作領域を発生させるため、これを最小限にすることで、非動作領域の増加を防止できる。尚、保護ダイオードDiと接続するために、第1ゲート電極層18を曲折する場合であっても、図1Bの配置にすることで、非動作領域の発生を最小限にできる。すなわち、保護ダイオードDiのコーナー部とチップコーナー部とを合わせて、チップの短辺SEに沿って保護ダイオードDi、導電体9および連結部82が隣接するように配置すると、保護ダイオードDiのコーナー部に沿って第1ゲート電極層18の曲折部18cが配置される。保護ダイオードDiの下方は、元々トランジスタセルを配置できない領域であるので、この上に第1ゲート電極層18の唯一の曲折部を重ねることにより、他の領域において第1ゲート電極層18の曲折による非動作領域が発生することを回避できる。図4は、図1Cのa-a線断面図である。基板SBは、n型シリコン半導体基板1上にn-型半導体層例えばn-型シリコンエピタキシャル層2を設けた構成である。ドレイン領域となるn-型半導体層2表面にはp型の不純物領域であるチャネル層4が設けられる。トレンチ6は、チャネル層4を貫通してn-型半導体層2まで到達させる。トレンチ6の内壁にはゲート絶縁膜11を設ける。ゲート絶縁膜11の膜厚は、MOSFET100の駆動電圧に応じて数百Å程度とする。また、トレンチ6内部には導電材料を埋設してゲート電極7を設ける。導電材料は例えばポリシリコンであり、そのポリシリコンには、低抵抗化を図るために例えばn型不純物が導入されている。ソース領域15は、トレンチ6に隣接したチャネル層4表面にn型不純物を注入したn型不純物領域である。また、隣接するソース領域15間のチャネル層4表面には、p型不純物の拡散領域であるボディ領域14を設け、基板の電位を安定化させる。これにより隣接するトレンチ6で囲まれた部分が1つのトランジスタセルCとなり、これが多数個集まってMOSFET100の素子領域20を構成している。この断面において素子領域20の外周端部には、ゲート引き出し配線8が設けられる。ゲート引き出し配線8は引き出し部81と連結部82からなる。引き出し部81は、素子領域20の外周端部から図4の断面において水平方向にのみ延在するトレンチ6に、ゲート電極7と同様のポリシリコンが埋設された領域である。引き出し部81の幅Wは、例えば8μm~10μm程度である。また連結部82は、引き出し部81のポリシリコンをチャネル層4外周端部で基板SBの表面に引き出した領域である。尚、本実施形態の素子領域20は、トランジスタセルCが配置される領域をいい、図4においては引き出し部81端部までの領域とする。チャネル層4の外周には、高濃度のp型不純物領域21が設けられる。p型不純物領域21は、素子領域20に逆方向バイアスを印加した場合に、チャネル層4からn-型半導体層2に広がる空乏層の端部の曲率を緩和する、いわゆるガードリング領域である。1層目の電極層は、第1ソース電極層17と第1ゲート電極層18である。第1ゲート電極層18は、連結部82の上にこれと重畳するように設けられ、層間絶縁膜16に設けたコンタクトホールを介して連結部82と接続する。第1ゲート電極層18は、保護ダイオード不図示上まで延在し保護ダイオードの一端と接続する。第1ソース電極層17はアルミニウムAl等をスパッタして所望の形状にパターンニングした金属電極である。第1ソース電極層17は素子領域20上の全面を覆って設けられ、層間絶縁膜16間のコンタクトホールを介してソース領域15およびボディ領域14と接続する。また第1ソース電極層17は、保護ダイオード不図示の他端と接続する。第1ソース電極層17および第1ゲート電極層18上には所望のパターンで絶縁膜窒化膜23が設けられ、その上に2層目の電極層となる第2ソース電極層27および第2ゲート電極層28が設けられる。第2ソース電極層27および第2ゲート電極層28はアルミニウムAl等をスパッタして所望の形状にパターンニングした金属電極である。第2ゲート電極層28は、絶縁膜23を介して、一部のトランジスタセルCおよび第1ソース電極層17上に配置される。第2ゲート電極層28が配置される領域の下方は、第1ソース電極層17のみが配置され、すなわちソース電極層SMとしては、単層の領域となる。第2ソース電極層27は、第2ゲート電極28の配置領域には設けられず、それ以外の領域で第1ソース電極層17と略重畳する。第2ソース電極層27および第2ゲート電極層28の表面に更に絶縁膜窒化膜23が設けられ、その一部が開口されて、第2ソース電極層27および第2ゲート電極層28のそれぞれの一部がソースパッド部271およびゲートパッド部281として露出する。ソースパッド部271およびゲートパッド部281には、それぞれUBMUnderBumpMetal24が設けられる。UBM24は、例えば無電解メッキ金属層である。また絶縁膜23上には、UBM24が露出するポリイミド25を設け、UBM24を下地電極とするスクリーン印刷を行う。これにより、ソースパッド部271およびゲートパッド部281上にそれぞれ、ソースバンプ電極37およびゲートバンプ電極38を設ける。外部接続電極としてバンプ電極を例に説明したが、ボンディングワイヤ等であってもよい。基板SBの裏面側にはドレイン電極19が設けられる。図5は図1Cのb-b線断面図である。第2ゲート電極層28は、ゲートパッド部281、配線部282および接続部283からなる。ゲートパッド部281および配線部282の下方は、第1ソース電極層17が単層で設けられる。配線部282の一部の下方にもトランジスタセルCが配置される。接続部283の下方には、第1ゲート電極層18が設けられる。接続部283は第1ゲート電極層18を介してそのさらに下方の保護ダイオードDiの一端と接続する。保護ダイオードDiの他端は、第1ソース電極層17と接続する。これにより、MOSFET100のゲート-ソース間に保護ダイオードDiを接続した構成が実現できる。これ以外の構成は、図4と同様であるので、説明は省略する。第1ソース電極層17が単層で配置される領域は、第1ソース電極層17と第2ソース電極層28の2層構造となっている領域に比べてソース電極層SMの抵抗が増加する。しかし本実施形態では、保護ダイオードDiの一部がゲートパッド部281の直近に配置されるような形状とし、配線部282の距離MLを最短にすることで、第1ソース電極層17が単層で配置される領域を低減でき、ソース電極層SMの抵抗の増加を抑制できる。特に、図1Aの如く、面実装フリップチップ実装型のMOSFET100では、ソースパッド部271およびゲートパッド部281の位置は、実装基板側の配線のパターンの制約を受け、自由に変更できない。更に、本実施形態では、ゲート引き出し配線8の連結部82と導電体9をチップの同一辺に一直線状に設け、第1ゲート電極層18の曲折部18cも最小限となるように、例えば導電体9と隣接して保護ダイオードDiを配置する。従って、上記の如く第2ゲート電極層28の配線部282の距離MLを最短にできるように、保護ダイオードDiの外形形状と配置を選択している。尚、第1の実施形態では、チップの形状が長方形状であるが、これに限らず、正方形状であってもよい。また、素子領域20のトレンチ6ゲート電極7が格子状の場合を例に説明したが、トレンチ6ゲート電極7は、チップの辺に平行なストライプ状であってもよい。特にチップの形状が長方形状の場合で、素子領域20のトレンチ6ゲート電極7がストライプ状の場合には、ゲート電極7をチップの長辺LEに沿ってこれと平行になるように配置し、ゲート引き出し配線8は、チップの長辺LEと平行に引き出し部81を設け、チップの短辺SEと平行に連結部82を配置するとよい。ゲート電極7がストライプ状の場合には、格子状図1の場合と異なり、全てのゲート電極7と引き出し部81を連続させる必要がある。従って、連結部82をチップの短辺SEと平行に配置することにより、長辺LEに平行に配置した場合と比較して、非動作面積を小さくできる。図6は、ゲート引き出し配線8の配置面積を低減したことによる、本実施形態の効果を示す比較表である。図6Aが平面視におけるチップ形状が正方形一辺の長さがXmmYmmの場合であり、図6Bがチップ形状が長方形辺の長さXmm、Ymmの場合である。それぞれ3種類のチップ面積について、チップの4辺に沿ってゲート引き出し配線を設けた従来構造図9と、チップの1辺のみに沿ってゲート引き出し配線8を設けた本実施形態の構造について、素子領域面積とオン抵抗を比較した。オン抵抗低減効果は、従来構造に対する本実施形態のオン抵抗の割合であり、数値が小さいほうが、よりオン抵抗が低いことを示す。これらから、ゲート引き出し配線8の配置面積を低減したことで明らかにオン抵抗が低減し、またいずれの場合も、チップサイズが小さいほど、オン抵抗の低減に有利であることがわかる。図7を参照して、本発明の第2の実施形態について説明する。第2の実施形態は、第1ゲート電極層18がL字状になる他の形態を示す。例えば図7Aの如く、チップの短辺SEに沿って保護ダイオードDiの長辺leが沿うように配置され、チップの長辺LEに沿って導電体9およびゲート引き出し配線8の連結部82が配置される構成としてもよい。この場合も、ゲート引き出し配線8の連結部82および導電体9は曲折せず同一辺長辺LE上に一直線状に配置され、保護ダイオードDiは一端がゲートパッド部281の直近に配置される。また図7Bの如く、チップの長辺LEに保護ダイオードDiの長辺leと導電体9が沿うように隣接して配置され、チップの短辺SE側に連結部82が配置される構成であってもよい。第1ゲート電極層18が曲折することによる非動作領域は形成されるが、ゲート引き出し配線8の配置面積が小さく、ゲート引き出し配線8および導電体9が曲折しないため、従来構造と比較して非動作領域を低減できる。図8を参照して、本発明の第3の実施形態について説明する。第3の実施形態は、ゲート引き出し配線8の連結部82、導電体9がいずれも曲折しない一直線状で、更にこれらと保護ダイオードDiの長辺leが同一辺上に配置される場合である。これらは離間せず、隣接して配置される。これらはチップの長辺LEに沿って配置されてもよいし、短辺SEに沿って配置されてもよい。この場合は、第1ゲート電極層18も曲折部を有しない一直線状となる。この場合は、例えば保護ダイオードDiの形状や導電体9又は連結部82の長さを適宜変更するなどして、配線部282の距離MLを最短にする。更に、保護ダイオードDiは、MOSFET100のゲート-ソース間に接続され、導電体抵抗体9は、ゲートに直列に接続されるものであるので、この回路構成が実現できれば、ゲート引き出し配線8、導電体9および保護ダイオードDiの並びは図示したものに限らない。例えば、多層配線構造によって、保護ダイオードDiと導電体9の間に、ゲート引き出し配線8が配置される構成としてもよい。尚、上記の実施形態では保護ダイオードDiは、同一構成の2つの同心状中心が2つの保護ダイオードDi1、Di2を並列接続した場合図2参照を例に説明したが、これに限らない。すなわち、保護ダイオードDi全体の外形が長辺leと短辺seを有する矩形状であって、1つの同心状中心が1つにpn接合を形成した保護ダイオードであってもよいし、3つ以上の同心状中心が3つ以上の保護ダイオードを並列接続した構成でもよい。また正方形状の複数の保護ダイオードDi1、Di2を一列に並べる形状であってもよい。また、pn接合を形成する環状のパターンは矩形状、円楕円形状、多角形状などであってもよい。更に、pn接合は環状のパターンに限らず、pn接合の端部がストライプ状に露出するように、一の方向に交互にpn接合面を配置するものであってもよい。以上、本実施形態では素子領域20にnチャネル型MOSFET100が配置される場合を例に説明したが、これと導電型を逆にしたpチャネル型MOSFETであってもよく、1つのチップにドレインを共通として2つのMOSFETを配置した二次電池の保護回路用の絶縁ゲート型半導体装置であってもよく、同様の効果が得られる。また、トレンチ構造のMOSFETを例に説明したが、ゲート電極7が基板表面に設けられるプレーナ構造であっても同様に実施できる。更に、図4に示すn型シリコン半導体基板1の下層にp型半導体領域を設けた、nチャネル型IGBTInsulatedGateBipolarTransistor又はこれと導電型を逆にしたpチャネル型IGBTであっても同様に実施でき、同様の効果が得られる。