"半導体基板、前記半導体基板の上方に設けられた電荷蓄積層と、前記電荷蓄積層上に設けられたゲート間絶縁膜と、前記ゲート間絶縁膜上に設けられたコントロールゲートとを含む複数のメモリセル、および、互いに電気的に接続された前記電荷蓄積層および前記コントロールゲートを含むゲート電極と、前記ゲート電極のうち前記電荷蓄積層の側面を被覆する側壁膜と、前記ゲート電極のうち前記コントロールゲートの側面を被覆し前記側壁膜上に設けられたスペーサとを備えたトランジスタを含む周辺回路、を備え、前記メモリセルおよび前記周辺回路において、前記コントロールゲートの上部はシリサイド化されており、複数の前記メモリセルのうち或るメモリセルを選択するときに導通状態になる選択トランジスタをさらに備え、該選択トランジスタは、互いに電気的に接続された前記電荷蓄積層および前記コントロールゲートを含むゲート電極と、前記ゲート電極のうち前記電荷蓄積層の側面を被覆する側壁膜と、前記ゲート電極のうち前記コントロールゲートの側面を被覆し前記側壁膜上に設けられたスペーサとを含み、前記選択トランジスタの前記コントロールゲートの上部はシリサイド化されており、前記スペーサは、前記選択トランジスタの前記コントロールゲートの側面のうち隣接する前記メモリセル側とは反対側の側面に設けられ、前記メモリセル側の側面には設けられておらず、隣接する前記メモリセル間の間隔は、前記周辺回路において隣接する素子間の間隔よりも狭いことを特徴とする半導体記憶装置。半導体基板、前記半導体基板の上方に設けられた電荷蓄積層と、前記電荷蓄積層上に設けられたゲート間絶縁膜と、前記ゲート間絶縁膜上に設けられたコントロールゲートとを含む複数のメモリセル、および、互いに電気的に接続された前記電荷蓄積層および前記コントロールゲートを含むゲート電極と、前記ゲート電極のうち前記電荷蓄積層の側面を被覆する側壁膜と、前記ゲート電極のうち前記コントロールゲートの側面を被覆し前記側壁膜上に設けられたスペーサとを備えたトランジスタを含む周辺回路、を備え、前記メモリセルおよび前記周辺回路において、前記コントロールゲートの上部はシリサイド化されていることを特徴とする半導体記憶装置。複数の前記メモリセルのうち或るメモリセルを選択するときに導通状態になる選択トランジスタをさらに備え、該選択トランジスタは、互いに電気的に接続された前記電荷蓄積層および前記コントロールゲートを含むゲート電極と、前記ゲート電極のうち前記電荷蓄積層の側面を被覆する側壁膜と、前記ゲート電極のうち前記コントロールゲートの側面を被覆し前記側壁膜上に設けられたスペーサとを含み、前記選択トランジスタの前記コントロールゲートの上部はシリサイド化されていることを特徴とする請求項2に記載の半導体記憶装置。前記スペーサは、前記選択トランジスタの前記コントロールゲートの側面のうち隣接する前記メモリセル側とは反対側の側面に設けられ、前記メモリセル側の側面には設けられていないことを特徴とする請求項3に記載の半導体記憶装置。隣接する前記メモリセル間の間隔は、前記周辺回路において隣接する素子間の間隔よりも狭いことを特徴とする請求項1から請求項4のいずれかに記載の半導体記憶装置。複数のメモリセルを含むメモリセルアレイと、前記メモリセルアレイの周辺に設けられた周辺回路とを備えた半導体記憶装置の製造方法であって、半導体基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に電荷蓄積層の材料を形成し、前記電荷蓄積層の材料上にゲート間絶縁膜の材料を形成し、前記ゲート間絶縁膜の材料上にコントロールゲートの材料を形成し、前記コントロールゲートの材料、前記ゲート間絶縁膜の材料および前記電荷蓄積層の材料を加工して、前記コントロールゲート、前記ゲート間絶縁膜および前記電荷蓄積層を形成し、前記メモリセルアレイにおいて隣接する前記メモリセル間を充填し、かつ、前記周辺回路において前記電荷蓄積層の側面を被覆する側壁膜を形成し、前記周辺回路において、前記コントロールゲートの側面を被覆しかつ前記側壁膜上に設けられたスペーサを形成し、前記コントロールゲート上に金属膜を堆積し、前記メモリセルおよび前記周辺回路において、前記コントロールゲートをシリサイド化することを具備した半導体記憶装置の製造方法。前記半導体記憶装置は、複数の前記メモリセルのうち或るメモリセルを選択するときに導通状態になる選択トランジスタをさらに備え、前記側壁膜は、前記選択トランジスタの電荷蓄積層の側面を被覆し、前記スペーサは、前記選択トランジスタのコントロールゲートの側面を被覆しかつ前記選択トランジスタの前記側壁膜上にも形成され、前記コントロールゲートのシリサイド化の際に、前記選択トランジスタの前記コントロールゲートの上部もシリサイド化されることを特徴とする請求項6に記載の半導体記憶装置の製造方法。メモリセルアレイおよび周辺回路の両方において、ワード線またはゲート電極を適切にシリサイド化することができる半導体記憶装置を提供する。本実施形態による半導体記憶装置は、半導体基板、複数のメモリセルおよび周辺回路を備える。メモリセルは、半導体基板の上方に設けられたフローティングゲートと、フローティングゲート上に設けられたゲート間絶縁膜と、ゲート間絶縁膜上に設けられたコントロールゲートとを含む。周辺回路はトランジスタを含む。トランジスタは、互いに電気的に接続されたフローティングゲートおよびコントロールゲートを含むゲート電極と、ゲート電極のうちフローティングゲートの側面を被覆する側壁膜と、ゲート電極のうちコントロールゲートの側面を被覆し側壁膜上に設けられたスペーサとを備えた、を備え、メモリセルおよび周辺回路において、コントロールゲートの上部はシリサイド化されている。以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図1は、第1の実施形態に従ったNAND型フラッシュEEPROMElectricallyErasableProgrammableReadOnlyMemory1以下、単にメモリ1ともいうの構成図である。メモリ1は、メモリセルアレイMCAと、周辺回路PRIと、を備えている。メモリセルアレイMCAおよび周辺回路PERは、1チップ上に形成される。メモリセルアレイMCAは、マトリクス状に二次元配置された複数のメモリセルMCを含む。周辺回路PRIは、メモリセルアレイMCAの周辺に形成され、メモリセルアレイMCAを制御する。周辺回路PRIは、例えば、ドライバ、デコーダ、バッファ、電源回路等を含み、複数の半導体素子図示せずを備える。図2は、第1の実施形態に従ったメモリセルアレイMCAの構成図である。メモリセルアレイは、複数のメモリブロックBLOCKを含む。図2には、或るブロックBLOCKiiは整数の構成を示す。ブロックBLOCKiは、データ消去の単位であり、各カラムのビット線BLに接続される複数のNANDストリングNS0~NS5を含む。NANDストリングNS0~NS5は、直列に接続された複数のメモリセルMCと、これらのメモリセルMCの両端に接続された選択ゲートトランジスタSGS、SGDとを備える。この例では、各NANDストリングNSにおいて5つのメモリセルMCが直列に接続されているが、通常、32個または64個のメモリセルMCが直列に接続されている。NANDストリングNS0~NS5の一端は、対応するビット線BL0~BL5に接続され、その他端は共通ソース線SLに接続されている。メモリセルMCのコントロールゲートCGは、そのメモリセルMCが属するページのワード線WL0~WL4に接続されている。例えば、ページjj=0~4に属するメモリセルMCのコントロールゲートは、ワード線WLjに接続されている。選択ゲートトランジスタSGD、SGSのゲートは、選択ゲート線SGL1またはSGL2に接続されている。ページは、データ読出しまたはデータ書込みの単位である。複数のワード線WLは、ロウ方向に延伸しており、複数のビット線BLは、ロウ方向にほぼ直交するようにカラム方向に延伸している。図2に示すように、メモリセルMCは、ワード線WLとアクティブエリア本実施形態においてはビット線BLと平行な半導体基板10の表面部分とによって構成される格子形状の交点に対応して設けられている。例えば、ワード線WL0~WL4とビット線BL0~BL5と平行なアクティブエリアによって構成される格子形状の交点は、5×6のマトリクス状に位置する。メモリセルMCは、これらの交点に対応するように5×6のマトリクス状に二次元配置されている。尚、本実施形態のブロックは、5×630個のメモリセルMCを有するが、1ブロック内のメモリセルMCの個数は、これに限定されない。メモリセルMCは、フローティングゲートFGおよびコントロールゲートCGを有するn型FEFFieldEffectTransistorで構成されている。ワード線WLによってコントロールゲートCGに電圧を与えることで、フローティングゲートFGに電荷電子を注入し、あるいは、フローティングゲートFGから電荷電子を放出させる。これにより、メモリセルMCにデータを書き込み、あるいは、メモリセルMCのデータを消去する。メモリセルMCは、フローティングゲートFGに蓄積された電荷電子の量に応じた閾値電圧を有する。メモリセルMCは、閾値電圧の違いとして、二値データ1ビットあるいは多値データ2ビット以上を電気的に記憶することができる。図3Aおよび図3Bは、メモリセルMC、選択トランジスタSG、および、周辺回路のトランジスタTrの構成を示す断面図である。図3は、カラム方向の断面を示す。図3Aに示すように、メモリセルアレイMCAにおいて、複数のメモリセルMCが半導体基板10上に設けられている。メモリセルMCは、半導体基板10上に設けられたトンネルゲート絶縁膜25と、トンネルゲート絶縁膜25上に設けられたフローティングゲートFGと、フローティングゲートFG上に設けられたゲート間絶縁膜IPDInterPolyDielectricと、ゲート間絶縁膜IPD上に設けられたコントロールゲートCGとを含む。カラム方向に隣接する複数のメモリセルMCは、半導体基板10に形成された拡散層20を介して電気的に直列に接続されている。これにより、カラム方向に隣接する複数のメモリセルMCは、NANDストリングNS0~NS5を構成する。フローティングゲートFGは、例えば、ポリシリコンを用いて形成されている。コントロールゲートCGは、その下部が例えば、ポリシリコンを用いて形成されており、その上部が例えば、シリサイドを用いて形成されている。即ち、コントロールゲートCGは、ポリシリコン層70およびシリサイド層71を含む。シリサイド層71は、例えば、ニッケルシリサイドを用いて形成されている。コントロールゲートCGは、ロウ方向に延伸しており、ワード線としても機能する。従って、各コントロールゲートCGは、ロウ方向に隣接する複数のメモリセルMCに共有されている。カラム方向に隣接する複数のメモリセルMCのフローティングゲートFG間およびコントロールゲートCG間には、側壁膜30が埋め込まれている。側壁膜30は、例えば、シリコン酸化膜等の絶縁膜を用いて形成されている。MANDストリングの端のメモリセルMCは、拡散層20を介して選択ゲートトランジスタSGに接続されている。選択ゲートトランジスタSGは、トンネルゲート絶縁膜25と、ゲート絶縁膜26上に設けられたゲート電極Gとを備える。ゲート電極Gは、メモリセルMCと同様にフローティングゲートFG、ゲート間絶縁膜IPDおよびコントロールゲートCGを含む。しかし、ゲート間絶縁膜IPDの一部が除去されており、コントロールゲートCGとフローティングゲートFGとは、互いに電気的に接続されている。これにより、コントロールゲートCGおよびフローティングゲートFGは、1つのゲート電極Gとして機能する。選択ゲートトランジスタSGは、メモリセルMCを選択するときに、対応するNANDストリングNSをビット線BLに接続するために導通状態になるように構成されている。選択ゲートトランジスタSGのゲート電極GとメモリセルMCのフローティングゲートFGとの間、および、選択ゲートトランジスタSGのゲート電極GとメモリセルMCのコントロールゲートCGとの間には、側壁膜30が埋め込まれている。また、選択ゲートトランジスタSGのフローティングゲートFGのメモリセルMCと隣接する側とは反対側の側面にも、側壁膜30が設けられている。即ち、側壁膜30は、選択ゲートトランジスタSGのゲート電極GのうちフローティングゲートFGの側面を被覆する。側壁膜30は、例えば、シリコン酸化膜等の絶縁膜を用いて形成されている。また、側壁膜30上にスペーサ51が設けられている。スペーサ51は、選択ゲートトランジスタSGのゲート電極GのうちコントロールゲートCGの側面を被覆している。また、スペーサ51は、選択ゲートトランジスタSGのコントロールゲートCGの側面のうちメモリセルMCと隣接する側とは反対側の側面に設けられ、メモリセルMC側の側面には設けられていない。スペーサ51は、例えば、シリコン窒化膜等の絶縁膜を用いて形成されている。スペーサ51は、側壁膜30上において選択ゲートトランジスタSGのコントロールゲートCGの側面を被覆することによって、選択ゲートトランジスタSGのゲート電極Gが過剰にシリサイド化されることを抑制することができる。選択ゲートトランジスタSGは、拡散層21を介してコンタクトプラグ90に接続されており、コンタクトプラグ90を介してビット線BLに電気的に接続されている。側壁膜30の側面には、絶縁膜40、50が形成されている。絶縁膜40は、例えば、シリコン酸化膜を用いて形成されており、絶縁膜50は、例えば、シリコン窒化膜を用いて形成されている。さらに、絶縁膜50上に層間絶縁膜60、80が設けられている。層間絶縁膜60、80は、例えば、シリコン酸化膜を用いて形成されている。コンタクトプラグ90は、絶縁膜40、50および層間絶縁膜60、80を貫通して拡散層21に接触している。図3Bに示すように、周辺回路においてトランジスタTrが半導体基板10上に設けられている。トランジスタTrは、トンネルゲート絶縁膜25よりも厚いゲート絶縁膜26と、ゲート絶縁膜26上に設けられたゲート電極Gとを備える。ゲート電極Gは、選択ゲートトランジスタSGと同様に、コントロールゲートCGおよびフローティングゲートFGによって構成されているが、ゲート間絶縁膜IPDの一部が除去されており、コントロールゲートCGとフローティングゲートFGとは、互いに電気的に接続されている。これにより、コントロールゲートCGおよびフローティングゲートFGは、1つのゲート電極Gとして機能する。ゲート電極Gの両側に拡散層22が設けられている。拡散層22は、ソースまたはドレインとして機能する。側壁膜30は、トランジスタTrのフローティングゲートFGの両側の側面を被覆する。また、側壁膜30上にスペーサ51が設けられている。スペーサ51は、トランジスタTrのゲート電極GのうちコントロールゲートCGの側面を被覆している。スペーサ51は、周辺回路PRIのトランジスタTrのコントロールゲートCGの側面を被覆することによって、トランジスタTrのゲート電極Gが過剰にシリサイド化されることを抑制することができる。メモリセルMC、選択ゲートトランジスタSGおよび周辺回路PRIのトランジスタTrのそれぞれのコントロールゲートCGの上部は、シリサイド化されており、シリサイド層71を有する。選択ゲートトランジスタSGおよび周辺回路PRIのトランジスタTrにおいて、シリサイド層71は、フローティングゲートFGに達していない。従って、本実施形態では、選択ゲートトランジスタSGおよび周辺回路PRIの素子の特性は、適切に制御され得る。図4Aから図10Bは、第1の実施形態によるメモリ1の製造方法を示す断面図である。図4Aから図10Bにおいて、Aは、メモリセルアレイMCAの断面を示し、Bは、周辺回路PRIのトランジスタTrの断面を示す。まず、熱酸化法を用いて半導体基板10上にトンネルゲート絶縁膜25およびゲート絶縁膜26を形成する。次に、ゲート絶縁膜25,26上にフローティングゲートFGの材料を堆積する。フローティングゲートFGの材料には、例えば、ポリシリコンを用いる。素子分離STIShallowTrenchIsolationの形成後、フローティングゲートFGの材料上にゲート間絶縁膜IPDの材料を堆積する。ゲート間絶縁膜IPDの材料には、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜よりも誘電率の高いHigh-k膜を用いる。次に、周辺回路PRIにおいて、フローティングゲートFGにコントロールゲートCGを電気的に接続するために、ゲート間絶縁膜IPDの一部を除去する。次に、ゲート間絶縁膜IPDの材料上にコントロールゲートCGの材料を堆積する。コントロールゲートCGの材料には、例えば、ポリシリコンを用いる。次に、コントロールゲートCGの材料、ゲート間絶縁膜IPDの材料およびフローティングゲートFGの材料を加工して、コントロールゲートCG、ゲート間絶縁膜IPDおよびフローティングゲートFGを形成する。このとき、コントロールゲートCGの材料上にハードマスクHMを堆積し、リソグラフィ技術およびRIE法を用いて、ハードマスクHMをパターニングする。このパターニングされたハードマスクHMを用いて、コントロールゲートCGの材料、ゲート間絶縁膜IPDの材料およびフローティングゲートFGの材料を加工すればよい。ハードマスクHMには、例えば、シリコン窒化膜等の絶縁膜を用いる。次に、コントロールゲートCG等をマスクとして用いて、不純物を導入することによって、拡散層20、21、22を形成する。次に、隣接するフローティングゲートFG間、隣接するコントロールゲートCG間、および、半導体基板10上に側壁膜30の材料を堆積する。側壁膜30の材料には、例えば、シリコン酸化膜等の絶縁膜を用いる。さらに、側壁膜30の材料をエッチングバックする。これによって、側壁膜30は、メモリセルアレイMCAにおいて隣接するメモリセルMC間を充填したまま、コントロールゲートCGの上面を露出させる。周辺回路PRIでは、側壁膜30は、トランジスタTrのゲート電極GのうちフローティングゲートFGの側面に形成される。側壁膜30は、トランジスタTrのゲート電極GのうちコントロールゲートCGの下部側面を被覆する可能性もあるが、コントロールゲートCGの上部側面は被覆しない。従って、少なくともコントロールゲートCGの上部側面は、露出される。さらに、選択ゲートトランジスタSGにおいて、側壁膜30は、ゲート電極GのうちフローティングゲートFGの一方の側面に形成される。側壁膜30は、選択ゲートトランジスタSGのゲート電極GのうちコントロールゲートCGの下部側面を被覆する可能性もあるが、コントロールゲートCGの上部側面は被覆しない。従って、少なくともコントロールゲートCGの上部側面は、露出される。これにより、図4Aおよび図4Bに示す構造が得られる。次に、図5Aおよび図5Bに示すように、絶縁膜40、50を側壁膜30およびコントロールゲートCG上に堆積する。絶縁膜40、50には、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜を用いる。さらに、層間絶縁膜60を絶縁膜50上に堆積する。層間絶縁膜60には、例えば、BPSG等のシリコン酸化膜を用いる。次に、コントロールゲートCGの上面が露出されるまで、層間絶縁膜60、絶縁膜40、50をエッチングバックする。これにより、図6Aおよび図6Bに示す構造が得られる。通常、隣接するメモリセルMC間の間隔は、周辺回路PRIにおいて隣接する素子間の間隔よりも狭く、メモリセルアレイMCAのメモリセルMCの平面レイアウトの密度は、周辺回路PRIの素子の平面レイアウトの密度よりも高い。即ち、メモリセルアレイMCAと周辺回路PRIとでは、平面レイアウトにおいて粗密の差がある。この粗密の差によって、エッチングバックされる側壁膜30の量は、メモリセルアレイMCAと周辺回路PRIとで相違する。例えば、メモリセルアレイMCAの平面レイアウトの密度は比較的高いので、メモリセルMC間に充填された側壁膜30はあまりエッチングされない。一方、周辺回路PRIの平面レイアウトの密度は比較的に低いので、周辺回路PRIの素子間に充填された側壁膜30は多くエッチングされる。従って、図6Aに示すように、メモリセルMC間に充填された側壁膜30はフローティングゲートFGおよびコントロールゲートCGの側面を被覆するように残置される。一方、図6Bに示すように、周辺回路PRIでは、側壁膜30は、トランジスタTrのゲート電極GのうちフローティングゲートFGの側面には残るが、側壁膜30の上部はエッチングされてしまう。従って、周辺回路PRIにおけるトランジスタTrのゲート電極GのうちコントロールゲートCGの上部側面は露出されてしまう。また、図6Aに示すように、選択ゲートトランジスタSGでは、側壁膜30は、コントロールゲートCGの側面のうちメモリセルMC側の側面F1には残置される。しかし、コントロールゲートCGの側面のうち隣接するメモリセルMC側とは反対側の側面F2において、側壁膜30の上部はエッチングされてしまうので、側壁膜30は、側面F2には残っていない。即ち、側壁膜30は、フローティングゲートFGのメモリセルMC側の側面には残置されるが、コントロールゲートCGのメモリセルMC側とは反対側の側面には残置されていない。従って、選択ゲートトランジスタSGでは、ゲート電極GのうちコントロールゲートCGのメモリセルMC側とは反対側の側面は露出されている。次に、図7Aおよび図7Bに示すように、コントロールゲートG、側壁膜30および層間絶縁膜60上にスペーサ51の材料を堆積する。このとき、露出されている周辺回路PRIのトランジスタTrおよび選択ゲートトランジスタSGのゲート電極Gの側面には、スペーサ51が縦方向に厚く形成されることになる。スペーサ51の材料には、例えば、シリコン窒化膜等の絶縁膜を用いる。次に、スペーサ51の材料を異方的にエッチングする。これによって、スペーサ51が、周辺回路PRIのトランジスタTrおよび選択ゲートトランジスタSGのゲート電極Gの側面に残置される。より詳細には、図8Aに示すように、選択ゲートトランジスタSGでは、スペーサ51は、フローティングゲートFGの側面に形成された側壁膜30上に形成され、かつ、コントロールゲートCGのメモリセルMC側とは反対側の側面を被覆する。図8Bに示すように、周辺回路PRIにおいて、スペーサ51は、トランジスタTrのフローティングゲートFGの側面に形成された側壁膜30上に形成され、かつ、トランジスタTrのコントロールゲートCGの側面を被覆する。これにより、メモリセルMC、選択ゲートトランジスタSGおよび周辺回路PRIのトランジスタTrにおいて、コントロールゲートCGまたはゲート電極Gは、ほぼ均一に露出される。次に、図9Aおよび図9Bに示すように、コントロールゲートCG、側壁膜30およびスペーサ51上に金属膜65を堆積する。金属膜65には、例えば、ニッケル等を用いる。このとき、周辺回路PRIにおけるトランジスタTrのゲート電極Gの上部側面および選択ゲートトランジスタSGのゲートGの上部側面には、スペーサ51が形成されている。従って、周辺回路PRIのトランジスタTrおよび選択ゲートトランジスタSGにおいて、金属膜65は、ゲート電極GのコントロールゲートCGの上部を被覆し、コントロールゲートCGの下部側面には接触しない。次に、熱処理を行うことによって、金属膜65によってコントロールゲートCGをシリサイド化する。これにより、図10Aおよび図10Bに示すように、コントロールゲートCGの上部にシリサイド層71が形成される。シリサイド層71の下には、ポリシリコン層70が残存している。ここで、メモリセルアレイMCAにおいては、隣接するメモリセルMC間に側壁膜30が埋め込まれている。従って、シリサイド層71は、メモリセルMCのコントロールゲートCGの上部に形成され、その下部は、ポリシリコンのままである。選択ゲートトランジスタSGにおいては、ゲート電極GのメモリセルMC側の側面は、側壁膜30によって被覆され、ゲート電極Gの隣接するメモリセルMC側とは反対側の側面は、側壁膜30およびスペーサ51によって被覆されている。従って、選択ゲートトランジスタSGにおいても、シリサイド層71は、選択ゲートトランジスタSGのゲート電極Gの上部に形成され、その下部はポリシリコン層70のままである。周辺回路PRIのトランジスタTrにおいては、ゲート電極Gの側面は、側壁膜30およびスペーサ51によって被覆されている。従って、周辺回路PRIにおいても、シリサイド層71は、ゲート電極Gの上部に形成され、その下部はポリシリコン層70のままである。本実施形態によれば、シリサイド層71を形成する際に、側壁膜30およびスペーサ51が周辺回路PRIのトランジスタTrのゲート電極Gの側面および選択ゲートトランジスタSGのゲート電極Gの側面を被覆している。従って、周辺回路PRIおよび選択ゲートトランジスタSGにおいて、金属膜65がゲート電極Gの下方フローティングゲートFGおよびゲート絶縁膜26にまで拡散することを抑制し、ゲートGが過剰にシリサイド化されることを抑制できる。これにより、周辺回路PRIの素子の特性例えば、トランジスタTrの閾値電圧の変化を抑制することができる。また、平面レイアウトにおいて、コントロールゲートCGまたはゲート電極Gの密度が半導体基板10上において相違していたとしても、側壁膜30およびスペーサ51の両方が設けられていることによって、メモリセルアレイMCAおよび周辺回路PRIにおいて、コントロールゲートCGまたはゲート電極Gの露出量をほぼ均一にすることができる。これにより、メモリセルアレイMCAおよび周辺回路PRIにおいて、シリサイド層71はほぼ均一の厚みに形成され得る。その結果、選択ゲートトランジスタSGおよび周辺回路PRIの素子の特性の制御が容易になる。以上の実施形態は、NAND型フラッシュEEPROMについての実施形態であったが、本発明は、NOR型フラッシュEEPROMにも適用可能である。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。"