"第1配線層と、前記第1配線層上に位置する第2配線層とを含む多層配線層と、前記第1配線層に埋め込まれた第1配線と、前記第1配線層に埋め込まれたゲート電極と、前記第1配線層と前記第2配線層の間に形成され、前記ゲート電極上に位置するゲート絶縁膜と、前記第1配線層と前記第2配線層の間に形成され、前記第1配線上に位置する拡散防止膜と、前記第1配線層と前記第2配線層の間に形成され、前記ゲート絶縁膜上に位置する半導体層と、前記第2配線層に埋め込まれ、前記半導体層に接続するビアと、を備え、前記ゲート絶縁膜は、前記拡散防止膜よりも薄い半導体装置。請求項1に記載の半導体装置において、前記拡散防止膜及び前記ゲート絶縁膜は同一の絶縁膜であり、前記拡散防止膜は、前記ゲート絶縁膜となる部分に凹部を有している半導体装置。請求項2に記載の半導体装置において、前記拡散防止膜は、SiN、SiCN、又はSiCにより形成されている半導体装置。請求項2又は3に記載の半導体装置において、前記拡散防止膜のうち前記ゲート絶縁膜以外の部分の上に位置する第1ハードマスク膜を備える半導体装置。請求項4に記載の半導体装置において、前記第1ハードマスク膜は、SiO2膜又はSiCOH膜である半導体装置。半導体基板と、前記半導体基板上に形成され、第1配線層と、前記第1配線層上に位置する第2配線層とを含む多層配線層と、前記第1配線層に埋め込まれた第1配線と、前記第1配線層に埋め込まれたゲート電極と、前記第1配線層と前記第2配線層の間に形成され、前記ゲート電極上に位置するゲート絶縁膜と、前記第1配線層と前記第2配線層の間に形成され、前記第1配線上に位置する拡散防止膜と、前記第1配線層と前記第2配線層の間に形成され、前記ゲート絶縁膜上に位置する半導体層と、前記第2配線層に埋め込まれ、前記半導体装置に接続するビアと、を備え、前記ゲート絶縁膜は、前記拡散防止膜とは異なる材料により形成されている絶縁材料層を有している半導体装置。請求項6に記載の半導体装置において、前記拡散防止膜は前記ゲート電極上には形成されておらず、前記ゲート絶縁膜は、前記絶縁材料層により形成されている半導体装置。請求項7に記載の半導体装置において、前記拡散防止膜は前記ゲート電極上にも形成されており、かつ前記ゲート電極上に位置する前記拡散防止膜は、前記第1配線上に位置する前記拡散防止膜よりも薄く、前記絶縁材料層は、前記ゲート電極上に位置する前記拡散防止膜上に形成されており、前記ゲート絶縁膜は、前記ゲート電極上に位置する前記拡散防止膜、及び前記絶縁材料層を有している半導体装置。請求項6~8のいずれか一項に記載の半導体装置において、前記絶縁材料層は、前記拡散防止膜よりも誘電率が高い材料により形成されている半導体装置。請求項9に記載の半導体装置において、前記絶縁材料層は、SiN層、ペロブスカイト構造を有する複合金属酸化物層、またはSi、Al、Hf、Zr、Ta、Tiから選ばれた一種類以上の金属の酸化物層を含む半導体装置。請求項6~10のいずれか一項に記載の半導体装置において、平面視で前記半導体層と前記ゲート絶縁膜の形状は同一である半導体装置。請求項6~11のいずれか一項に記載の半導体装置において、前記拡散防止膜の上に位置する第1ハードマスク膜を備える半導体装置。請求項1~12のいずれか一項に記載の半導体装置において、前記第1配線と前記ゲート電極は同一の材料により形成されている半導体装置。請求項1~13のいずれか一項に記載の半導体装置において、前記半導体基板に形成された第1トランジスタを備える半導体装置。請求項14に記載の半導体装置において、平面視において、前記第1トランジスタは、前記半導体層と重なっている半導体装置。請求項1~15のいずれか一項に記載の半導体装置において、前記ゲート絶縁膜、前記ゲート電極、及び前記半導体層は第2トランジスタを形成している半導体装置。請求項16に記載の半導体装置において、内部回路と、前記多層配線層の最上層の配線層に形成され、前記内部回路に電源電圧を供給する電源パッドと、を備え、前記内部回路は、前記第2トランジスタを介して前記電源パッドに接続している半導体装置。請求項1~15のいずれか一項に記載の半導体装置において、前記半導体層は、ソース及びドレインを有しており、前記ソースは、前記ゲート電極に短絡しており、前記ソース、前記ドレイン、前記ゲート絶縁膜、及び前記ゲート電極は、ダイオードを形成している半導体装置。請求項18に記載の半導体装置において、内部回路と、前記多層配線層の最上層の配線層に形成され、前記内部回路に信号を供給するI/Oパッドと、前記最上層の配線層に形成され、前記内部回路に接地電位を供給する接地パッドと、を備え、前記ダイオードは、前記I/Oパッドと前記接地パッドの間に、前記I/Oパッドから前記接地パッドに向かう方向が順方向となる向きに接続されている半導体装置。請求項1~15のいずれか一項に記載の半導体装置において、前記ゲート電極、前記ゲート絶縁膜、及び前記半導体層は容量素子を形成している半導体装置。請求項1~20のいずれか一項に記載の半導体装置において、前記半導体層は、酸化物半導体層である半導体装置。請求項21に記載の半導体装置において、前記酸化物半導体層は、InGaZnO層、InZnO層、ZnO層、ZnAlO層、ZnCuO層、NiO、SnO、またはCuOである半導体装置。請求項1~22のいずれか一項に記載の半導体装置において、前記半導体層上に形成され、平面形状が前記半導体層と同一である第2ハードマスク膜を備える半導体装置。請求項23に記載の半導体装置において、前記第2ハードマスク膜は、前記拡散防止膜と同一材料であり、かつ前記拡散防止膜と同一の厚さの層を有している半導体装置。半導体基板上に第1層間絶縁膜を形成する工程と、前記第1層間絶縁膜に、第1配線、及びゲート電極を埋め込む工程と、前記第1層間絶縁膜上、前記第1配線上、及び前記ゲート電極上に、拡散防止膜を形成する工程と、前記ゲート電極上に位置する拡散防止膜を薄くする工程と、前記ゲート絶縁膜上の前記拡散防止膜上に、半導体膜を形成する工程と、前記拡散防止膜上及び前記半導体膜上に、第2層間絶縁膜を形成する工程と、前記第2層間絶縁膜に、前記半導体膜に接続するビアを形成する工程と、を備える半導体装置の製造方法。請求項25に記載の半導体装置の製造方法において、前記半導体膜を形成する工程において、前記半導体層を、前記拡散防止膜上にも形成し、前記半導体層を形成する工程の後、前記第2層間絶縁膜を形成する工程の前に、前記半導体層上にハードマスクパターンを形成する工程と、前記ハードマスクパターンをマスクとして前記半導体層を選択的に除去することにより、前記第1配線上に位置する前記半導体層を除去する工程と、を備える半導体装置の製造方法。請求項25に記載の半導体装置の製造方法において、前記拡散防止膜を薄くする工程と、前記半導体膜を形成する工程の間に、前記ゲート電極上の前記拡散防止膜の上に、前記拡散防止膜とは異なる絶縁材料により形成されている絶縁材料層を形成する工程を備え、前記半導体膜を形成する工程において、前記半導体膜を、前記絶縁材料層上に形成する半導体装置の製造方法。半導体基板上に第1層間絶縁膜を形成する工程と、前記第1層間絶縁膜に、第1配線、及びゲート電極を埋め込む工程と、前記第1層間絶縁膜上、前記第1配線上、及び前記ゲート電極上に、拡散防止膜を形成する工程と、前記ゲート電極上に位置する拡散防止膜を除去する工程と、前記ゲート絶縁膜上に、前記拡散防止膜とは異なる絶縁材料により形成されている絶縁材料層を形成する工程と、前記絶縁材料層上に半導体膜を形成する工程と、前記拡散防止膜上及び前記半導体膜上に、第2層間絶縁膜を形成する工程と、前記第2層間絶縁膜に、前記半導体膜に接続するビアを形成する工程と、を備える半導体装置の製造方法。請求項27又は28に記載の半導体装置の製造方法において、前記絶縁材料層を形成する工程において、前記絶縁材料層を、前記拡散防止膜上にも形成し、前記半導体層を形成する工程において、前記半導体層を、前記拡散防止膜上の前記絶縁材料層上にも形成し、前記半導体層を形成する工程の後、前記第2層間絶縁膜を形成する工程の前に、前記半導体層上にハードマスクパターンを形成する工程と、前記ハードマスクパターンをマスクとして前記半導体層及び前記絶縁材料層を選択的に除去することにより、前記第1配線上に位置する前記半導体層及び前記絶縁材料層を除去する工程と、を備える半導体装置の製造方法。請求項26又は29に記載の半導体装置の製造方法において、前記ハードマスクパターンは、前記拡散防止膜と同一材料であり、かつ前記拡散防止膜と同一の厚さを有する層を有している半導体装置の製造方法。トランジスタなどの半導体素子に求められる特性に、オン抵抗を低くすることがある。本発明者は、特許文献3に記載の技術では以下の問題があることを見出した。拡散防止膜には、拡散防止機能を維持するために、一定の厚さが必要になる。このため、単純に拡散防止膜をゲート絶縁膜として使用するのみでは、ゲート絶縁膜の厚さが一定以上になる。この場合、半導体装置のオン抵抗の低減には限界が出てきてしまう。本発明によれば、第1配線層と、前記第1配線層上に位置する第2配線層とを含む多層配線層と、前記第1配線層に埋め込まれた第1配線と、前記第1配線層に埋め込まれたゲート電極と、前記第1配線層と前記第2配線層の間に形成され、前記ゲート電極上に位置するゲート絶縁膜と、前記第1配線層と前記第2配線層の間に形成され、前記第1配線上に位置する拡散防止膜と、前記第1配線層と前記第2配線層の間に形成され、前記ゲート絶縁膜上に位置する半導体層と、前記第2配線層に埋め込まれ、前記半導体層に接続するビアと、を備え、前記ゲート絶縁膜は、前記拡散防止膜よりも薄い半導体装置が提供される。この発明によれば、ゲート絶縁膜は、拡散防止膜と同一層に形成されているが、拡散防止膜よりも薄い。従って、拡散防止膜の機能を損なうことなく、半導体素子のオン抵抗を低くすることができる。本発明によれば、第1配線層と、前記第1配線層上に位置する第2配線層とを含む多層配線層と、前記第1配線層に埋め込まれた第1配線と、前記第1配線層に埋め込まれたゲート電極と、前記第1配線層と前記第2配線層の間に形成され、前記ゲート電極上に位置するゲート絶縁膜と、前記第1配線層と前記第2配線層の間に形成され、前記第1配線上に位置する拡散防止膜と、前記第1配線層と前記第2配線層の間に形成され、前記ゲート絶縁膜上に位置する半導体層と、前記第2配線層に埋め込まれ、前記半導体装置に接続するビアと、を備え、前記ゲート絶縁膜は、前記拡散防止膜とは異なる材料により形成されている絶縁材料層を有している半導体装置が提供される。この発明によれば、ゲート絶縁膜は、拡散防止膜と同一層に形成されているが、拡散防止膜とは異なる材料により形成されている。従って、拡散防止膜の機能を損なうことなく、半導体素子のオン抵抗を低くすることができる。本発明によれば、第1層間絶縁膜を形成する工程と、前記第1層間絶縁膜に、第1配線、及びゲート電極を埋め込む工程と、前記第1層間絶縁膜上、前記第1配線上、及び前記ゲート電極上に、拡散防止膜を形成する工程と、前記ゲート電極上に位置する拡散防止膜を薄くする工程と、前記ゲート絶縁膜上の前記拡散防止膜上に、半導体膜を形成する工程と、前記拡散防止膜上及び前記半導体膜上に、第2層間絶縁膜を形成する工程と、前記第2層間絶縁膜に、前記半導体膜に接続するビアを形成する工程と、を備える半導体装置の製造方法が提供される。本発明によれば、第1層間絶縁膜を形成する工程と、前記第1層間絶縁膜に、第1配線、及びゲート電極を埋め込む工程と、前記第1層間絶縁膜上、前記第1配線上、及び前記ゲート電極上に、拡散防止膜を形成する工程と、前記ゲート電極上に位置する拡散防止膜を除去する工程と、前記ゲート絶縁膜上に、前記拡散防止膜とは異なる絶縁材料により形成されている絶縁材料層を形成する工程と、前記絶縁材料層上に半導体膜を形成する工程と、前記拡散防止膜上及び前記半導体膜上に、第2層間絶縁膜を形成する工程と、前記第2層間絶縁膜に、前記半導体膜に接続するビアを形成する工程と、を備える半導体装置の製造方法が提供される。本発明によれば、配線層中の配線をゲート電極として使用し、かつ拡散防止膜と同一層にゲート絶縁膜を有している半導体素子を有する半導体装置において、拡散防止膜の機能を損なうことなく、半導体素子のオン抵抗を低くすることができる。以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。第1の実施形態図1は、第1の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、第1配線層150、第2配線層170、第1配線154、ゲート電極210、ゲート絶縁膜230、拡散防止膜160、半導体膜220、及びビア184を備えている。第2配線層170は、第1配線層150上に位置している。第1配線層150及び第2配線層170は、多層配線層の少なくとも一部を構成している。この多層配線層は、シリコン基板などの半導体基板本図では図示せず上に形成されている。この半導体基板には、トランジスタなどの素子が形成されている。これら半導体基板及びトランジスタについては、別の実施形態を用いて後述する。第1配線層150を構成する絶縁膜、及び第2配線層170を構成する絶縁膜は、例えば酸化シリコン又は酸化シリコンより誘電率が低い例えば比誘電率が2.7以下低誘電率絶縁層である。低誘電率絶縁層は、例えばSiOC膜、SiOCH膜、もしくはSiLK登録商標等の炭素含有膜、HSQハイドロジェンシルセスキオキサン膜、MHSQメチル化ハイドロジェンシルセスキオキサン膜、MSQメチルシルセスキオキサン膜、またはこれらの多孔質膜である。第1配線層150は、拡散防止膜140上に形成されている。拡散防止膜140は、拡散防止膜160と同様の材料詳細は後述により形成されている。第1配線層150を構成する絶縁層の表層には、第1配線154及びゲート電極210が埋め込まれている。本実施形態において、第1配線154及びゲート電極210は同一工程で形成されている。このため、第1配線154及びゲート電極210は、同一の深さを有しており、かつ同一の材料、例えば銅を主成分95以上とする金属材料により形成されている。第1配線層150と第2配線層170の間には、拡散防止膜160が形成されている。拡散防止膜160は、Si、C、及びNのうち少なくとも2種の元素を含む絶縁材料により形成されている。例えば拡散防止膜160は、SiN膜、SiCN膜、又はSiC膜である。なお、拡散防止膜160は、これらの少なくとも2つを積層した積層膜であってもよい。拡散防止膜160の厚さは、例えば10nm以上150nm以下である。拡散防止膜160と同一層には、ゲート絶縁膜230が設けられている。ゲート絶縁膜230は、平面視でゲート電極210と重なっている。ゲート絶縁膜230は、拡散防止膜160よりも薄い。本実施形態では、拡散防止膜160のうちゲート電極210と重なる領域及びその周囲の上面に凹部を形成し、この部分を薄くすることにより、ゲート絶縁膜230を形成している。ゲート絶縁膜230の厚さは、例えば5nm以上100nm以下である。ゲート絶縁膜230及びその周囲に位置する拡散防止膜160上には、半導体膜220が形成されている。半導体膜220は、厚さが例えば10nm以上300nm以下である。半導体膜220は、例えば、InGaZnOIGZO層、InZnO層、ZnO層、ZnAlO層、ZnCuO層、NiO層、SnO層、CuOなどの酸化物半導体層を有している。半導体膜220は、上記した酸化物半導体層の単層構造であっても良いし、上記した酸化物半導体層と他の層の積層構造であっても良い。後者の例としては、IGZO/Al2O3/IGZO/Al2O3の積層膜がある。また半導体膜220はポリシリコン層又はアモルファスシリコン層であってもよい。半導体膜220には、ソース及びドレインが設けられている。半導体膜220が酸化物半導体層である場合、ソース及びドレインは、例えば酸素欠陥を導入することにより形成されるが、不純物を導入することにより形成されても良い。半導体膜220がポリシリコン層やアモルファスシリコン層である場合、ソース及びドレインは不純物を導入することにより形成される。ソース及びドレインの幅は、例えば50nm以上500nm以下である。半導体膜220のうちソース及びドレインに挟まれている領域は、チャネル領域となる。平面視において、このチャネル領域は、ゲート電極210及びゲート絶縁膜230と重なっている。また、平面視において、拡散防止膜160のうちゲート絶縁膜230を形成するための凹部が形成されている領域は、半導体膜220のうちソース及びドレインとなる領域、及びビア184にも重なっている。また半導体膜220の上には、ハードマスク膜240第2ハードマスク膜が設けられている。ハードマスク膜240は、半導体膜220をエッチングにより選択的に残す際に用いられる。このため、ハードマスク膜240と半導体膜220の平面形状は同一である。ハードマスク膜240は、半導体膜220に対してエッチング選択比が取れる材料であれば良い。ハードマスク膜240は、例えば、拡散防止膜160と同一材料の層を有している。この層は、例えば、拡散防止膜160と同一の厚さを有している。またハードマスク膜240は、拡散防止膜160と同一材料の層と、この層の上に他の層例えばSiO2層又はSiOCH層をこの順に積層した積層膜であってもよい。この場合、他の層の厚さは、例えば10nm以上200nm以下である。第2配線層170には、配線188及び2つの配線186が形成されている。配線188は、ビア189を介して第1配線154に接続しており、2つの配線186は、それぞれビア184を介して半導体膜220のソース/ドレインに接続している。配線186及び配線188は、互いに同一の工程で形成されている。このため、配線186及び配線188は、互いに同一の材料、例えば銅を主成分95以上とする金属材料により形成されている。本図に示す例において、各配線及びビアは、デュアルダマシン構造を有している。ただし少なくとも一つの層の配線及びビアは、シングルダマシン構造を有していても良い。また各配線及びビアを埋め込むための溝又は孔の側壁には、バリアメタル膜156,185,187,212が形成されている。これらバリアメタル膜156,185,187,212は、例えば、Ti、Ta、Ru、W、これらの窒化物又は酸化物などにより形成されている。なお、バリアメタル膜156,185,187,212は、これらの材料で構成された単層であってもよいし、2つ以上の層が積層したものであってもよい。積層構造の例としては、例えば、TiN上層/Ti下層、又は、Ta上層/TaN下層の積層構造がある。なお、各配線の材料と、各バリアメタル膜の材料の組み合わせは、上記した例に限定されない。例えば少なくとも一つの配線層は、Alにより形成されていても良い。上記した構成において、ゲート電極210、ゲート絶縁膜230、及び半導体膜220は、トランジスタ200第2トランジスタを構成している。すなわち本実施形態では、多層配線層中に能動素子が形成されている。図2は、図1に示したトランジスタ200の平面図である。本図に示す例において、半導体膜220のうち一つのトランジスタ200を形成している領域は、長方形を有している。2つのビア184は、半導体膜220の2つの短辺の近傍に接続している。図3及び図4は、図1に示した半導体装置の製造方法を示す断面図である。まず、図3aに示すように、半導体基板図示せずにトランジスタ等を形成し、さらに半導体基板上に下層の配線層図示せずを形成する。ついで、この配線層の上に拡散防止膜140を形成する。次いで、拡散防止膜140上に、第1配線層150となる絶縁膜を形成する。次いで、この絶縁膜に、ビアホール及び配線溝を形成する。次いで、ビアホール及び配線溝の底面及び側壁、ならびに第1配線層150となる絶縁膜上に、バリアメタル膜156,212を形成する。バリアメタル膜156,212は、例えばスパッタリング法を用いて形成される。次いで、ビアホール及び配線溝内、ならびに第1配線層150となる絶縁膜上に、金属膜を例えばめっき法を用いて形成する。次いで、第1配線層150となる絶縁膜上の金属膜及びバリアメタル膜を、例えばCMP法を用いて除去する。これにより、第1配線層150が形成される。第1配線層150には、第1配線154、ビア152、及びゲート電極210が含まれている。次いで、第1配線層150上に、拡散防止膜160を形成する。拡散防止膜160は、例えばCVD法を用いて形成される。次いで図3bに示すように、拡散防止膜160上にレジストパターン50を形成する。レジストパターン50は、開口を有している。この開口は、ゲート絶縁膜230が形成される領域上に位置している。次いで、レジストパターン50をマスクとして拡散防止膜160をエッチングする。これにより、拡散防止膜160には凹部が形成される。そして、この凹部の底部が、ゲート絶縁膜230となる。その後、図4aに示すように、レジストパターン50を除去する。次いで、ゲート絶縁膜230上を含む拡散防止膜160の全面上に、半導体膜222を形成する。半導体膜222がInGaZnO、InZnO、ZnO、ZnAlO、ZnCuO、NiO、SnO、CuOなどの酸化物半導体層を含んでいる場合、半導体膜222は、例えばスパッタリング法により形成される。このとき半導体基板100は、400°C以下の温度に加熱される。また半導体膜222がポリシリコン層やアモルファスシリコン層である場合、半導体膜222は、例えばプラズマCVD法により形成される。次いで、半導体膜222上にハードマスク膜240となる絶縁層を形成する。例えばハードマスク膜240が拡散防止膜160と同一層を有している場合、この層は、拡散防止膜160と同一の方法により形成される。また、ハードマスク膜240がさらに酸化シリコン層を有している場合、この酸化シリコン層は、例えばCVD法を用いて形成される。次いで、この絶縁層上にレジストパターンを形成し、このレジストパターンをマスクとして、絶縁層をエッチングする。これにより、ハードマスク膜240が形成される。その後、必要に応じてレジストパターンを除去する。次いで、図4bに示すように、ハードマスク膜240をマスクとして、半導体膜222をエッチングする。これにより、半導体膜220が形成される。半導体膜220は、ゲート絶縁膜230上、及びゲート絶縁膜230の周囲に位置する拡散防止膜160上にも形成される。またこの工程において、第1配線154上に位置する半導体膜222も除去される。その後、半導体膜220にソース及びドレインを形成する。次いで、拡散防止膜160上及びハードマスク膜240上に、第2配線層170となる絶縁膜を形成する。次いで、この絶縁膜に、ビアホール及び配線溝を形成する。第2配線層170となる絶縁膜にビアホールを形成する工程において、ハードマスク膜240及び拡散防止膜160は、エッチングストッパーとしても機能する。特にハードマスク膜240が拡散防止膜160と同一の材料の膜を同一の厚さで有している場合、ビアの底面に位置するハードマスク膜240及び拡散防止膜160を貫通させる工程の条件出しを容易に行える。次いで、半導体膜220のうちビアホールの底面に露出している領域には、還元性プラズマ例:水素プラズマによる処理、又は窒素含有プラズマ例:アンモニアプラズマによる処理が行われる。これにより、半導体膜220にソース及びドレインが形成される。次いで、ビアホール及び配線溝の底面及び側壁、ならびに第2配線層170となる絶縁膜上に、バリアメタル膜185,187を形成する。バリアメタル膜185,187は、例えばスパッタリング法を用いて形成される。次いで、ビアホール及び配線溝内、ならびに第2配線層170となる絶縁膜上に、金属膜を例えばめっき法を用いて形成する。次いで、第1配線層150となる絶縁膜上の金属膜及びバリアメタル膜を、例えばCMP法を用いて除去する。これにより、第2配線層170が形成される。第2配線層170には、配線186,188、及びビア184,189が含まれている。このようにして、図1に示す半導体装置が形成される。次に、本実施形態の作用及び効果について説明する。本実施形態によれば、トランジスタ200のゲート絶縁膜230は、拡散防止膜160よりも薄い。このため、拡散防止膜160の拡散防止機能を維持しつつ、トランジスタ200のオン抵抗を低くすることができる。特に本実施形態では、拡散防止膜160を薄くすることにより、ゲート絶縁膜230が形成されている。このため、ゲート絶縁膜230を形成するための追加工程数が少なくて済む。第2の実施形態図5は、第2の実施形態に係る半導体装置の構成を示す断面図であり、第1の実施形態における図1に対応している。この半導体装置は、ハードマスク膜172第1ハードマスク膜を有している点を除いて、第1の実施形態に係る半導体装置と同様の構成である。本実施形態において、ハードマスク膜172は、第2配線層170と拡散防止膜160の間に位置している。平面視において、ハードマスク膜172は、拡散防止膜160のうちゲート絶縁膜230以外の部分を覆っている。すなわち、ハードマスク膜172は、拡散防止膜160に凹部を形成してゲート絶縁膜230を形成するときに、ハードマスクとして機能する。ハードマスク膜172は、第2配線層170を構成する材料と同種の材料、例えばSiO2膜又はSiOCH膜である。ハードマスク膜172の厚さは、例えば10nm以上100nm以下である。図6及び図7の各図は、図5に示した半導体装置の製造方法を示す断面図である。まず図6aに示すように、拡散防止膜140、第1配線層150、及び拡散防止膜160を形成する。これらの形成方法は、第1の実施形態と同様である。次いで、拡散防止膜160の上にハードマスク膜172となる絶縁膜を、例えばCVD法を用いて形成する。次いで、この絶縁膜上にレジストパターン図示せずを形成し、このレジストパターンをマスクとして絶縁膜をエッチングする。これにより、ハードマスク膜172が形成される。ハードマスク膜172は、開口を有している。この開口は、ゲート絶縁膜230が形成される領域上に位置している。次いで図6bに示すように、ハードマスク膜172をマスクとして、拡散防止膜160をエッチングする。これにより、拡散防止膜160には凹部が形成される。そしてこの凹部の底部が、ゲート絶縁膜230になる。次いで図7に示すように、ゲート絶縁膜230上、及びハードマスク膜172上に、図4aに示した半導体膜222、及びハードマスク膜240を形成する。次いで、ハードマスク膜240をマスクとして、半導体膜222をエッチングする。これにより、半導体膜220が形成される。半導体膜220は、ゲート絶縁膜230上、及びゲート絶縁膜230の周囲に位置するハードマスク膜172上にも形成される。その後の工程は、第1の実施形態と同様である。本実施形態によっても、第1の実施形態と同様の効果を得ることができる。また、半導体膜220を形成するときのマスクとして、ハードマスク膜172を用いている。このため、確実に半導体膜220を所望の形状にパターニングすることができる。また、ハードマスク膜172は、第2配線層170を構成する絶縁膜と同種の材料により形成されている。このため、ハードマスク膜172を除去しなくても、ハードマスク膜172を第2配線層170の一部と見なすことができるため、ハードマスク膜172が半導体装置の特性例えば配線間の寄生容量などに影響を与えることを抑制できる。第3の実施形態図8は、第3の実施形態に係る半導体装置の構成を示す断面図であり、第1の実施形態における図1に対応している。本実施形態に係る半導体装置は、ゲート絶縁膜230の構成を除いて、第1の実施形態に係る半導体装置と同様の構成である。本実施形態において、ゲート絶縁膜230は、拡散防止膜160とは別の膜として、拡散防止膜160とは別の材料により形成されている。すなわちゲート電極210上からは拡散防止膜160の全層が除去されており、その代わりに、絶縁材料層が、ゲート絶縁膜230として形成されている。ゲート絶縁膜230を形成する材料は、拡散防止膜160を形成する材料よりも、比誘電率が高い。例えばゲート絶縁膜230は、SiN層、ペロブスカイト構造を有する複合金属酸化物層、またはSi,Al、Hf、Zr、Ta、Tiから選ばれた一種類以上の金属の酸化物層を含んでいる。また、ゲート絶縁膜230は、拡散防止膜160よりも薄い。ゲート絶縁膜230の厚さは、例えば5nm以上100nm以下である。平面視で、ゲート絶縁膜230は半導体膜220と同一の形状を有している。すなわちゲート絶縁膜230は、半導体膜220と同一工程でその平面形状が形成されている。詳細には、拡散防止膜160には開口が形成されている。この開口は、ゲート電極210の上及びその周囲に位置している。ゲート絶縁膜230及び半導体膜220は、拡散防止膜160に形成された開口内、及びこの開口の周囲に位置する拡散防止膜160上に形成されている。そして半導体膜220の上には、ハードマスク膜240が形成されている。図9及び図10の各図は、図8に示した半導体装置の製造方法を示す断面図である。まず図9aに示すように、拡散防止膜140、第1配線層150、拡散防止膜160、及びレジストパターン50を形成する。これらの形成方法は、第1の実施形態と同様である。次いで、レジストパターン50をマスクとして拡散防止膜160をエッチングする。これにより、拡散防止膜160には開口が形成される。その後、図9bに示すように、レジストパターン50を除去する。次いで、ゲート電極210上を含む開口部と、拡散防止膜160の全面上に、絶縁材料層232及び半導体膜222を、この順に形成する。次いで、半導体膜222上に、ハードマスク膜240を形成する。次いで、図10に示すように、ハードマスク膜240をマスクとして、半導体膜222及び絶縁材料層232をエッチングする。これにより、半導体膜220及びゲート絶縁膜230が形成される。その後の工程は、第1の実施形態と同様である。本実施形態によっても、第1の実施形態と同様の効果を得ることができる。また、ゲート絶縁膜230を拡散防止膜160とは異なる材料により形成しているため、ゲート絶縁膜230の誘電率の調整幅が広くなる。第4の実施形態図11は、第4の実施形態に係る半導体装置の構成を示す断面図であり、第3の実施形態に係る図8に対応している。この半導体装置は、ハードマスク膜172を備えている点を除いて、第3の実施形態に係る半導体装置と同様である。ハードマスク膜172は、第2の実施形態で説明したように、拡散防止膜160と第2配線層170と拡散防止膜160の間に位置しており、拡散防止膜160にゲート絶縁膜230を埋め込むための開口を形成するときに、ハードマスクとして機能する。なお、ゲート絶縁膜230、半導体膜220、及びハードマスク膜240は、ハードマスク膜172のうち開口の周囲に位置する部分の上にも形成されている。図12及び図13は、図11に示した半導体装置の製造方法を示す断面図である。まず、図12aに示すように、拡散防止膜140、第1配線層150、及び拡散防止膜160を形成する。これらの形成方法は、第3の実施形態と同様である。次いで、拡散防止膜160の上にハードマスク膜172となる絶縁膜を、例えばCVD法を用いて形成する。次いで、この絶縁膜上にレジストパターン図示せずを形成し、このレジストパターンをマスクとして絶縁膜をエッチングする。これにより、ハードマスク膜172が形成される。ハードマスク膜172は、開口を有している。次いで図12bに示すように、ハードマスク膜172をマスクとして、拡散防止膜160をエッチングする。これにより、拡散防止膜160には開口が形成される。この開口は、ゲート電極210上に位置している。次いで図13に示すように、ゲート電極210を含む開口部上、及びハードマスク膜172上に、図9bに示した絶縁材料層232、半導体膜222、及びハードマスク膜240を形成する。次いで、ハードマスク膜240をマスクとして、半導体膜222及び絶縁材料層232をエッチングする。これにより、半導体膜220及びゲート絶縁膜230が形成される。その後の工程は、第3の実施形態と同様である。本実施形態によっても、第3の実施形態と同様の効果を得ることができる。また、ゲート絶縁膜230及び半導体膜220を形成するときのマスクとして、ハードマスク膜172を用いている。このため、確実にゲート絶縁膜230及び半導体膜220を所望の形状にパターニングすることができる。第5の実施形態図14は、第5の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、ゲート絶縁膜230が拡散防止膜162と絶縁材料膜233の積層構造を有している点を除いて、第1の実施形態に係る半導体装置と同様の構成である。拡散防止膜162は、拡散防止膜160のうちゲート電極210上に位置する部分を薄くすることにより、形成されている。また絶縁材料膜233は、第3の実施形態におけるゲート絶縁膜230と同様の材料により形成されており、その周縁部は、拡散防止膜162の周囲に位置する拡散防止膜160の上に位置している。また半導体膜220及びハードマスク膜240は、平面視で絶縁材料膜233と同一形状を有している。図15は、図14に示した半導体装置の製造方法を示す断面図である。まず図15aに示すように、拡散防止膜140、第1配線層150、及び拡散防止膜160を形成する。拡散防止膜140、第1配線層150、及び拡散防止膜160の形成方法は、第1の実施形態と同様である。次いで、拡散防止膜160上にレジストパターン50を形成し、レジストパターン50をマスクとして拡散防止膜160をエッチングする。これにより、拡散防止膜162が形成される。次いで図15bに示すように、レジストパターン50を除去する。拡散防止膜162上を含む拡散防止膜160の全面上に、絶縁材料層及び半導体膜を、この順に形成する。次いで、半導体膜上に、ハードマスク膜240を形成する。次いで、ハードマスク膜240をマスクとして、半導体膜及び絶縁材料層をエッチングする。これにより、半導体膜220及び絶縁材料膜233が形成される。その後の工程は、第1の実施形態と同様である。本実施形態によっても、第1の実施形態と同様の効果を得ることができる。また、ゲート絶縁膜230を拡散防止膜162と絶縁材料膜233の積層構造にしているため、ゲート絶縁膜230に拡散防止機能を持たせつつ、ゲート絶縁膜230の比誘電率の調整幅を広くすることができる。第6の実施形態図16は、第6の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、ハードマスク膜172を備えている点を除いて、第5の実施形態に係る半導体装置と同様の構成である。本実施形態では、絶縁材料膜233の周縁部は、ハードマスク膜172の上に位置している。図17は、図16に示した半導体装置の製造方法を示す断面図である。本図に示す西方は、レジストパターン50の代わりにハードマスク膜172を用いる点を除いて、第5の実施形態に係る半導体装置の製造方法と同様である。具体的には、まず図17aに示すように、拡散防止膜140、第1配線層150、及び拡散防止膜160を形成する。次いで、拡散防止膜160上にハードマスク膜172を形成し、ハードマスク膜172をマスクとして拡散防止膜160をエッチングする。これにより、拡散防止膜162が形成される。次いで、ハードマスク膜172上及び拡散防止膜162上に、絶縁材料層及び半導体膜を、この順に形成する。次いで、半導体膜上に、ハードマスク膜240を形成する。次いで、ハードマスク膜240をマスクとして、半導体膜及び絶縁材料層をエッチングする。これにより、半導体膜220及び絶縁材料膜233が形成される。その後の工程は、第5の実施形態と同様である。本実施形態によっても、第5の実施形態と同様の効果を得ることができる。また、ゲート絶縁膜230及び半導体膜220を形成するときのマスクとして、ハードマスク膜172を用いている。このため、確実にゲート絶縁膜230及び半導体膜220を所望の形状にパターニングすることができる。第7の実施形態図18は、第7の実施形態に係る半導体装置の構成を示す断面図である。図19は、図18に示した半導体装置の平面図である。この半導体装置において、トランジスタ200を構成する各層の積層構造は、第1の実施形態と同様である。ただし、ゲート電極210の平面レイアウトは櫛歯形状である。そして半導体膜220のうち各ゲート電極210に挟まれている部分の上には、ソース配線となる配線186186bと、ドレイン配線となる配線186186aが、交互に延伸している。そして一つの配線186について、複数のビア184が形成されている。これら2つの配線186の平面レイアウトも、櫛歯形状である。すなわち、本実施形態に係るトランジスタ200は、櫛歯型のレイアウトを有している。本実施形態によっても、第1の実施形態と同様の効果を得ることができる。また、トランジスタ200が櫛歯型のレイアウトを有しており、実効的なチャネル幅を広く確保できるため、トランジスタ200のオン電流を大きくすることができる。なお、本実施形態において、トランジスタ200を構成する各層の積層構造は、第2~第6の実施形態のいずれかに示した構造であっても良い。第8の実施形態図20は、第8の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、トランジスタ200の代わりに容量素子202を有している点を除いて、第1の実施形態に係る半導体装置と同様の構成である。容量素子202はMIS型の容量素子であり、トランジスタ200におけるソース、チャネル領域、及びドレインそれぞれに接続するビア184を、同一の配線186に接続した構成を有している。このため、容量素子202は、トランジスタ200と同一の方法により形成することができる。本実施形態によれば、多層配線層中に、MIS型の容量素子202を形成することができる。そして、第1の実施形態に示したトランジスタ200と、本実施形態に係る容量素子202を、同一層に、同一工程で形成することができる。なお、本実施形態において、容量素子202を構成する各層の積層構造は、第2~第6の実施形態のいずれかに示した構造であっても良い。第9の実施形態図21は、第9の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、トランジスタ200の代わりにダイオード204を有している点を除いて、第1の実施形態に係る半導体装置と同様の構成である。ダイオード204は、第1の実施形態におけるトランジスタ200のゲート電極210と、半導体膜220のソースに接続する配線182とを、ビア183を介して互いに短絡した構成を有している。ビア183は、ビア181と同一工程で形成されている。すなわちビア181,183及び配線182は、デュアルダマシン構造を有している。本実施形態によれば、多層配線層中に、ダイオード204を形成することができる。そして、第1の実施形態に示したトランジスタ200及び第8の実施形態に示した容量素子202の少なくとも一方と、本実施形態に係るダイオード204を、同一層に、同一工程で形成することができる。なお、本実施形態において、ダイオード204を構成する各層の積層構造は、第2~第6の実施形態のいずれかに示した構造であっても良い。第10の実施形態図22は、第10の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、半導体基板10及び多層配線層100を備えている。半導体基板10には、素子分離膜20及びトランジスタ12,14が形成されている。さらに、素子分離膜20上には、受動素子例えば抵抗素子16が形成されている。受動素子16は、トランジスタ12のゲート電極と同一工程で形成されている。多層配線層100には、第1~第7の実施形態に示したトランジスタ200、第8の実施形態に示した容量素子202、及び第9の実施形態に示したダイオード204の少なくとも一つが形成されている。本図に示す例では、第4の実施形態図11に示したトランジスタ200が形成されている。トランジスタ200の平面形状は、トランジスタ12,14の平面形状よりも大きい。なお、図示していないが、この半導体装置は、トランジスタ200と同一層に、ダイオード204を有している。本図に示す例では、第1配線層150は、回路を形成するための配線層であるローカル配線層102の最上層に位置しており、第2配線層170は、電源配線及び接地配線を引き回すための配線であるグローバル配線層104の最下層に位置している。第2配線層170の上には、層間絶縁膜190を介して配線194が形成されている。配線194はAl配線であり、ビア192を介して第2配線層170の配線例えば配線188に接続している。配線194は、下面及び上面に、バリアメタル膜が形成されている。このバリアメタル膜は、Tiを主成分とする金属膜、この金属の窒化膜、又はこれら金属膜及び窒化膜の積層膜である。なお、配線194と同一層には、電極パッド後述する電源パッド400、接地パッド402、及びI/Oパッド410が形成されている。なお、ローカル配線層102を構成する各配線層は、グローバル配線層104を構成する配線層よりも薄い。そしてローカル配線層102の各配線も、グローバル配線層104の各配線よりも薄い。トランジスタ12のドレイン又はソースは、ローカル配線層102に形成された配線及びビアを介して、第1配線154に接続している。トランジスタ14のドレインは、ローカル配線層102に形成された配線及びビアを介して、ゲート電極210に接続している。トランジスタ12,14は、後述する内部回路300,302を構成している。なお、トランジスタ14は、平面視においてトランジスタ200の半導体膜220と重なっている。図23は、図22に示した半導体装置の回路図である。本実施形態において、半導体装置は電源パッド400、接地パッド402、及びI/Oパッド410を有している。電源パッド400は半導体装置に電源電圧Vddを供給するためのパッドであり、接地パッド402は、半導体装置に接地電位を供給するためのパッドである。I/Oパッド410は、半導体装置に対する信号の入出力を行うためのパッドである。半導体装置には、内部回路300,302が形成されている。内部回路300及び内部回路302は、いずれもトランジスタ200を介して電源パッド400に接続している。すなわちトランジスタ200は、電源回路の一部を構成している。本実施形態では、内部回路300,302は互いに異なる電源電圧が供給されるため、互いに異なるトランジスタ200を介して、互いに異なる電源パッド400に接続している。また内部回路300,302は、I/Oパッド410に接続しており、I/Oパッド410を介して外部との間で信号の入出力を行う。内部回路300,302は、いずれも接地パッド402に接続している。そしてダイオード204は、I/Oパッド410と接地パッド402の間に、I/Oパッド410から接地パッド402に向かう方向が順方向となる向きに接続されている。すなわち、ダイオード204は内部回路300をESD等から保護するための保護素子であり、内部回路300に対して並列に接続されている。図24は、図22及び図23に示した半導体装置の全体の構成を示す平面図である。本図に示すように、半導体装置は、矩形を有している。そして各辺に沿って、複数の電源パッドが配置されている。これら電源パッドは、電源パッド400、接地パッド402、及びI/Oパッド410のいずれかである。また、平面視で、内部回路300、トランジスタ200、及び容量素子202が形成されている領域は、電源パッド400、接地パッド402、及びI/Oパッド410で囲まれている領域を内側に含んでいる。すなわち、電源パッド400、接地パッド402、及びI/Oパッド410は、内部回路300、トランジスタ200、及び容量素子202と重なっている。図25は、図22の変形例を示す図である。この図において、第1配線層150及び第2配線層170は、いずれもグローバル配線層104に形成されている。そして配線188及び配線186は、Al配線により形成されている。電源パッド400、接地パッド402、及びI/Oパッド410は、配線186,188と同一層に形成されている。本実施形態によれば、トランジスタ200を用いて内部回路300,302の電源回路を構成し、またダイオード204を内部回路300,302の保護素子として使用している。このため、内部回路300,302と、これらの電源回路及び保護素子を、平面視で重ねることができる。従って、半導体装置をさらに小型化することができる。以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。"