"所定のデータ幅を単位にエラー訂正用検査ビット付きのライトデータが書き込まれるメモリに対し、前記所定のデータ幅に満たないライト要求データを書き込むメモリ書込み制御装置であって、前記メモリを使用するメモリ使用装置から出力されるアドレスにしたがい前記メモリから読み出されるリードデータから前記エラー訂正用検査ビットに基づきエラー訂正が必要なビット位置を特定するエラー検出部と、前記メモリ使用装置から出力されるライト位置指定信号に基づき、前記リードデータに前記ライト要求データをマージして補正前の前記ライトデータを生成するライトデータ生成部と、前記補正前の前記ライトデータからエラー訂正用検査ビットを生成して補正前検査ビット付きライトデータを出力する検査ビット生成部と、前記エラー検出部によりエラー訂正が必要なビット位置が特定されると、前記ライト位置指定信号に基づき、前記特定されたビット位置のエラー訂正の要否を示す補正データを生成する補正データ生成部と、前記補正データに基づき、前記ライトデータ生成部から出力される前記補正前のエラー訂正用検査ビット付きのライトデータから補正後のエラー訂正用検査ビット付きのライトデータを生成して前記メモリに書き込むライトデータ補正部と、を有することを特徴とするメモリ書込み制御装置。前記エラー検出部による前記エラー検出と、前記ライトデータ生成部による前記補正前のライトデータの生成とを並列に実行させるタイミング制御部と、を有することを特徴とする請求項1記載のメモリ書込み制御装置。前記検査ビット生成部による前記補正前検査ビット付きのライトデータの生成と、前記補正データ生成部による前記補正データの生成とを並列に実行させるタイミング制御部と、を有することを特徴とする請求項1記載のメモリ書込み制御装置。上記した従来のメモリ書込み制御装置300によれば、CPU100から発せられるメモリ書込み要求から、メモリ200に書き込むべき検査ビット付きライトデータの生成に至るまでに、エラー検出、エラー訂正、ライトデータ生成、検査ビット付きライトデータ生成の、4ステップの動作を要していた。このため、メモリ200へのデータ書込み処理に時間を要し、システム全体としての動作性能に悪影響を与えていた。本発明は上記した課題を解決するためになされたものであり、メモリへのデータ書込み処理に要する時間の短縮により、システム全体の速度性能の改善をはかったメモリ書込み制御装置を提供することを目的とする上記の課題を解決するために本発明は、所定のデータ幅を単位にエラー訂正用検査ビット付きのライトデータが書き込まれるメモリに対し、前記所定のデータ幅に満たないライト要求データを書き込むメモリ書込み制御装置であって、前記メモリを使用するメモリ使用装置から出力されるアドレスにしたがい前記メモリから読み出されるリードデータから前記エラー訂正用検査ビットに基づきエラー訂正が必要なビット位置を特定するエラー検出部と、前記メモリ使用装置から出力されるライト位置指定信号に基づき、前記リードデータに前記ライト要求データをマージして補正前の前記ライトデータを生成するライトデータ生成部と、前記補正前の前記ライトデータからエラー訂正用検査ビットを生成して補正前検査ビット付きライトデータを出力する検査ビット生成部と、前記エラー検出部によりエラー訂正が必要なビット位置が特定されると、前記ライト位置指定信号に基づき、前記特定されたビット位置のエラー訂正の要否を示す補正データを生成する補正データ生成部と、前記補正データに基づき、前記補正前検査ビット付きライトデータ生成部から出力される前記補正前のエラー訂正用検査ビット付きのライトデータから補正後のエラー訂正用検査ビット付きのライトデータを生成して前記メモリに書き込むライトデータ補正部と、を有することを特徴とする。本発明によれば、メモリ書込み制御装置は、リードデータからエラー訂正用検査ビットに基づきエラー訂正が必要なビット位置を特定し、メモリ使用装置から出力されるライト位置指定信号に基づき、リードデータにライト要求データをマージして補正前のライトデータを生成する。そして、補正前のライトデータからエラー訂正用検査ビットを生成して補正前検査ビット付きライトデータを出力し、エラー訂正が必要なビット位置が特定されると、ライト位置指定信号に基づき、特定されたビット位置のエラー訂正の要否を示す補正データを生成し、当該補正データに基づき、補正前のエラー訂正用検査ビット付きのライトデータから補正後のエラー訂正用検査ビット付きのライトデータを生成してメモリに書き込む。このように、メモリ使用装置から発せられるメモリ書込み要求から、メモリに書き込むべき検査ビット付きライトデータ生成に至るまでに、エラー検出ライトデータ生成、補正データ生成検査ビット生成、ライトデータ補正の3ステップの動作で行なうため、エラー検出、エラー訂正、ライトデータ生成、検査ビット付きライトデータ生成の4ステップの動作を必要としていた従来のメモリ書込み動作に比べて1ステップ分の時間短縮が可能になり、結果、システム全体の速度性能の向上がはかれる。また、本発明によれば、上記した各ステップにおける出力をクロック同期で生成するパイブ信号線動作による実装形態と、検査ビット付きライトデータの出力をクロック同期で生成する組み合わせ回路による実装形態のいずれにも適応できることから柔軟な回路設計が可能になる。また、本発明のメモリ書込み制御装置において、前記エラー検出部による前記エラー検出と、前記ライトデータ生成部による前記補正前のライトデータの生成とを並列に実行させるタイミング制御部と、を有することを特徴とする。本発明によれば、エラー検出と、補正前のライトデータの生成とを並列に実行させることにより、エラー検出と補正前のライトデータの生成とを逐次行なっていた従来例と比較してメモリライトに要する時間が短縮され、システム全体としての速度性能の向上がはかれる。また、本発明のメモリ書込み制御装置において、前記検査ビット生成部による前記補正前検査ビット付きのライトデータの生成と、前記補正データ生成部による前記補正データの生成とを並列に実行させるタイミング制御部と、を有することを特徴とする。本発明によれば、補正前検査ビット付きのライトデータの生成と、補正データの生成とを並列に実行させることにより、これを逐次実行させる場合と比較してメモリライトに要する時間が短縮され、システム全体としての速度性能の向上がはかれる。本発明のメモリ書込み制御装置によれば、メモリへのデータ書込み処理に要する時間の短縮により、システム全体の速度性能の改善がはかれる。以下、漆付図面を参照して本発明を実施するための実施の形態以下、単に本実施形態というについて詳細に説明する。実施形態の構成図1は、本実施形態に係るメモリ書込み制御装置の構成を示すブロック図である。図1によれば、メモリ書込み制御装置3は、メモリ2とCPU1との間に介在し、エラー検出部31と、ライトデータ生成部32と、補正データ生成部33と、検査ビット生成部34と、ライトデータ補正部35と、タイミング生成部36とを含み構成される。エラー検出部31は、CPU1から信号線10を介して出力されるアドレスにしたがい、信号線20を介してメモリ2から出力読み出しされるリードデータから、エラー訂正用検査ビットに基づきエラー訂正が必要なビット位置を特定し、信号線21を介して補正データ生成部33へ出力する。ライトデータ生成部32は、CPU1から信号線12を介して出力されるライト位置指定信号に基づき、リードデータに、同じくCPU1から信号線11を介して出力されるライト要求データをマージして補正前のライトデータを生成し、信号線22を介して検査ビット生成部34へ出力する。補正データ生成部33は、エラー検出部31によりエラー訂正が必要なビット位置が特定されると、CPU1から信号線12を介して出力されるライト位置指定信号に基づき、特定されたビット位置のエラー訂正の要否を示す補正データを生成し、信号線24経由でライトデータ補正部35の一方の入力端子に出力する。検査ビット生成部34は、信号線22を介して入力される補正前のライトデータからエラー訂正用検査ビットを生成し、補正前のエラー訂正用検査ビット付きのライトデータを信号線23経由でライトデータ補正部35の他方の入力端子に出力する。ライトデータ補正部35は、信号線24を介して補正データ生成部33から出力される補正データに基づき、検査ビット生成部34から出力される補正前のエラー訂正用検査ビット付きのライトデータから補正後のエラー訂正用検査ビット付きのライトデータを生成し、信号線25を介してメモリ2へ出力する。なお、タイミング生成部36は、CPU1から信号線13を介して出力されるタイミング制御信号に基づき、エラー検出部31によるエラー検出と、ライトデータ生成部32による補正前のライトデータの生成とを並列に実行させ、また、検査ビット生成部34による補正前検査ビット付きのライトデータの生成と、補正データ生成部33による補正データの生成とを並列に実行させるためのシーケンス制御を行う。実施形態の動作以下、図2、図3に示す信号線上を伝播するデータ例を参照しながら、図1に示す本実施形態のメモリ書込み制御装置3の動作について詳細に説明する。図2、図3共に、aは、メモリ2から読み出され、信号線20を介して出力されるリードデータ、bは、エラー検出部31により生成され、信号線21を介して出力される訂正個所データ、cは、CPU1により生成され信号線11を介して出力されるライト要求データ、dは、CPU11により生成され、信号線12を介して出力されるライト位置指定信号、eは、ライトデータ生成部32により生成され信号線22を介して出力される補正前ライトデータ、fは、検査ビット生成部34により生成され、信号線23を介して出力される補正前検査ビット付きライトデータ、gは、補正データ生成部33により生成され、信号線24を介して出力される補正データ、hは、ライトデータ補正部35により生成され、信号線25を介してメモリ2に出力される検査ビット付きライトデータ、のそれぞれを示す。図2に示す例では、信号線12を伝播するライト位置指定信号の値から、信号線20を伝播するリードデータA、B、C、D‘、E、Fのうち、エラーを含むデータD’は上書きされず、そのままメモリ2へ書き戻される。したがって、データD’を訂正するために、補正データ生成部33により生成され、信号線24を介して出力される補正データのリードデータD’に相当する位置の値は、エラー有りを示す値1になる。一方、検査ビット生成部34では、エラーを含むデータD’に基づく検査ビット2’が付加された補正前検査ビット付ライトデータが信号線23を介して出力される。この検査ビット2’は、データD’が訂正されるのに合わせ、訂正後のデータDに基づく検査ビット検査ビット2に置換する必要がある。このためのデータが補正データ生成部33により出力される補正データ検査ビット補正値である。検査ビット生成部34により生成される検査ビットは、ライトデータ生成部32から出力される補正前ライトデータのA,B,C,D’,K,Lに基づき生成されるが、どのビットがどのデータから生成されるかは一意である。このとき、データA,B,C,D’,K,Lのいずれにエラーがあるかが判明していれば、補正する反転させる検査ビットは一意に決定される。このため、補正データ生成部33により生成され出力される補正データは、検査ビット値中のどのビットを補正するかを示すビット列となる。次に、図3に示す例では、CPU1から信号線12を介して出力されるライト位置指定信号の値から、信号線20を介して出力されるリードデータA、B、C、D’、E、Fのうちのエラーを含むデータD’は上書きされることがわかる。このためデータの訂正は不要となり、また検査ビット1の補正も不要である。この場合、ライトデータ補正部35は、検査ビット生成部34により生成され、信号線34を介して出力される補正前検査ビット付ライトデータと、補正データ生成部33により生成され、信号線24を介して出力される補正データ検査ビット補正値とから、検査ビット検査ビット3付ライトデータを生成し、信号線25を介してメモリ2に出力する。補正データ生成部33により生成され出力される補正データは、補正が必要なビット位置が1になっている値である。ライトデータ補正部35は、これに基づき検査ビット生成部34により生成出力される補正前検査ビット付ライトデータの該当ビットを反転させることで、検査ビット付ライトデータを生成する。以下に本実施形態に係るメモリ書込み制御装置3の動作を時系列的に説明する。まず、CPU1は、メモリ2にデータを書き込むにあたり、アドレス、ライト要求データ、ライト位置指示信号、タイミング制御信号を生成し、アドレスは信号線10を介してメモリに出力し、ライト要求データは信号線11を介してライトデータ生成部32へ、ライト位置指示信号は、信号線12を介して補正データ生成部33とライトデータ生成部32へ、タイミング制御信号は、信号線13を介してタイミング生成部36へ出力する。このことにより、メモリ2の該当アドレスから信号線20経由でリードデータが読み出され、エラー検出部31及びライトデータ生成部32に入力される。これを受けてエラー検出部31では、リードデータから、訂正箇所データを生成し、信号線21を介して補正データ生成部33へ出力する。また、ライトデータ生成部32では、リードデータと、ライト要求データと、ライト位置指示信号とから補正前ライトデータを生成し、信号線22経由で検査ビット生成部34へ出力する。このエラー検出部31による訂正個所データの生成出力と、ライトデータ生成部32による補正前ライトデータの生成は、タイミング生成部36により、データと信号の依存関係により並列処理され、同時動作が可能である。また、補正データ生成部33では、エラー検出部31から信号線21を介して出力される訂正箇所データと、CPU1から信号線12を介して出力されるライト位置指示信号とから、補正データ523を生成し、ライトデータ補正部35へ信号線24経由で出力する。また、検査ビット生成部34では、ライトデータ生成部32から信号線22を介して出力される補正前ライトデータから、補正前検査ビット付ライトデータを生成し、信号線23を介してライトデータ補正部35へ出力する。この補正データ生成部33による補正データの生成と、検査ビット生成部34による補正前検査ビット付ライトデータの生成は、同じくタイミング生成部36によりデータと信号の依存関係により並列処理され、同時動作が可能である。最後に、ライトデータ補正部35では、検査ビット生成部34から信号線23経由で出力される補正前検査ビット付ライトデータと、補正データ生成部33から信号線24経由で出力される補正データとから、検査ビット付ライトデータを生成し、信号線25経由でメモリ2に出力する。これにより、メモリ2は、該当アドレスに検査ビット付ライトデータを保持することができる。以上説明のように本実施形態に係るメモリ書込み制御装置3によれば、エラー検出部31とライトデータ生成部32とにより、メモリ2から読み出されるリードデータのエラーの有無に依存することなく補正前検査ビット付ライトデータを生成し、また、補正データ生成部33と検査ビット生成部34とにより、エラー訂正に必要な情報である補正データを生成し、ライトデータ補正部35で補正データに基づき補正前検査ビット付ライトデータから検査ビット付ライトデータを生成することにより、メモリ書込み要求から検査ビット付きライトデータの生成までの動作ステップを25削減でき、このため、メモリ書込み処理の時間短縮が可能である。その結果、システム全体の速度性能の改善がはかれる。なお、上記した本実施形態に係るメモリ書込み制御装置は、以下に示す2通りの実装形態をとることができる。一つは、エラー検出ライトデータ生成、補正データ生成検査ビット生成、ライトデータ補正による各出力をクロック同期で生成する、パイプ処理形態であり、他の一つは、メモリ書込み制御装置3の出力である検査ビット付ライトデータをクロック同期で生成する組み合わせ回路による実装形態である。この実装形態の選択は、回路設計方針、要求動作速度により決定される。前者の実装形態によれば、検査ビット付ライトデータ生成に要するクロックの数が4から3に削減できることにより、メモリ2へのライト動作を高速化でき、後者の実装形態によれば、回路の論理段数が25削減されることから、同一半導体プロセス、同一条件において、より高速のクロック周波数で動作させることが可能になり、メモリへの書込み動作を高速化することができる。なお、本実施形態では、メモリ使用装置としてCPU1のみ例示したが、メモリ使用装置が入出力装置であっても同様に動作する。また、本実施形態において使用されるエラー検出訂正符号は、拡張ハミング符号の他に、ターボ符号、リードマラー符号等があるが、これらの種類に依存するものではくエラー検出訂正符号のいずれの種類にも適用できる。また、本実施形態の図2、図3に示す検査ビットの格納位置、及び訂正箇所データ、ライト位置指定信号、補正データの書式はいずれも一例であり、それぞれにおいて必要なデータが示せればその書式は制限されないものとする。以上、本実施形態について説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されないことは言うまでもない。上記実施形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。またそのような変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。"