"比較器と、前記比較器の応答速度を判定する判定器と、前記判定器の判定結果に従って、前記比較器の応答速度の遅延を低減するように、前記比較器の複数の入力における同相電圧を制御する電圧制御器と、を有することを特徴とする電圧比較回路。前記判定器は、前記比較器の応答を検出する応答検出器と、第1制御信号の遅延を制御する遅延器と、前記遅延された第1制御信号と前記検出された前記比較器の応答の時間差を低減するように前記遅延器を制御して、前記同相電圧を最適値に収束させるループ処理を行うループ処理回路と、を有することを特徴とする請求項1に記載の電圧比較回路。請求項1または請求項2に記載の電圧比較回路を有するA/D変換器であって、前記A/D変換器により、アナログ信号をサンプリングしている間に、前記比較器を動作させて前記同相電圧の制御を行う、ことを特徴とするA/D変換器。請求項1または請求項2に記載の電圧比較回路を有するA/D変換器であって、前記A/D変換器により、サンプリングが終了した後から前記比較器によりA/D変換を行うための比較動作を開始するまでの間に、前記比較器を動作させて前記同相電圧の制御を行う、ことを特徴とするA/D変換器。アナログ信号を処理するアナログ信号処理部と、前記アナログ信号処理部からのアナログ信号をデジタル信号へ変換する、請求項3または請求項4に記載のA/D変換器と、前記A/D変換器からのデジタル信号を処理するデジタル信号処理部と、を有することを特徴とする半導体装置。前述したように、アナログ信号を入力する時に、容量と比較器の入出力端子間を短絡するオートゼロ手法が知られている。しかしながら、オートゼロ手法は、比較器の出力インピーダンスとスイッチのオン抵抗が加算されて容量を充電するため、時定数が大きくなって時間がかかる。また、比較器には、オートゼロを行っている間も電流が流れるため、消費電力の面から好ましくない。また、近年、ラッチ型電圧比較器を使用して電源電圧の約半分Vdd/2のレベルをコモン電圧同相電圧にバイアスする手法が主流となっている。この場合、比較器のオフセットはキャンセルされないため、例えば、オフセットキャンセル機能が比較器に組み込まれる。ところで、比較器を並列に配置して動作させる並列型フラッシュ型A/D変換器では、比較器のオフセットは線形性に直接影響し、最悪の場合は隣接する比較器の判定点が逆転して単調性を保つことができない虞がある。一般的な逐次比較型A/D変換器、例えば、多チャンネルをタイムインターリーブせずに単一チャネルで使用する場合、比較器自体のオフセットは全ての判定を同一の比較器で行うため、単純にA/D変換結果のオフセットとして現れ、線形性に影響を与えない。しかしながら、同相電圧コモン電圧Vcmの設定が適切でないと、例えば、製造ばらつき等によってpMOSとnMOSトランジスタの特性に大きなアンバランスが発生した場合には、電源電圧の半分Vdd/2に設定されたVcmは必ずしも最適点ではない。すなわち、比較器の差動入力信号の電位差が1mVであっても同相電圧が異なると、例えば、差動入力信号Vip,Vimが0,1,100,101,200,201,300,301,400,401mVでは、比較器の動作速度は異なる。さらに、同相電圧の設定によっては、比較器の応答速度の低下だけでなく、場合によっては比較器の誤判定を招く虞もある。一実施形態によれば、比較器と、前記比較器の応答速度を判定する判定器と、電圧制御器と、を有することを特徴とする電圧比較回路が提供される。前記電圧制御器は、前記判定器の判定結果に従って、前記比較器の応答速度の遅延を低減するように、前記比較器の複数の入力における同相電圧を制御する。開示の電圧比較回路,A/D変換器および半導体装置は、比較器に対して最適な同相電圧を与えることによって、動作速度を向上することができるという効果を奏する。以下、電圧比較回路,A/D変換器および半導体装置の実施例を、添付図面を参照して詳述する。図1は、本実施例に係る電圧比較回路の全体構成を概略的に示すブロック図である。図1において、参照符号100は電圧比較回路を示し、200はクロック発生器を示す。図1に示されるように、電圧比較回路100は、電圧比較器比較器1,判定器2および電圧制御器3を有する。比較器1は、差動の入力信号Vip,Vimの高低を比較し、判定器2は、比較器1の動作の遅速を判定して電圧制御器3を制御する。電圧制御器3は、判定器2の出力に従って、入力信号Vip,Vimの同相電圧コモン電圧を制御する。なお、クロック発生器200は、電圧比較回路100における比較器1および判定器2に対するクロックφCを発生する。このように、本実施例の電圧比較回路100は、同相電圧制御対象の比較器1、比較器1の出力の遅延時間を判定する判定器2、判定器2の判定結果に基づいてその判定結果を比較器1の入力信号Vip,Vimの同相電圧に帰還して反映させる電圧制御器3を有する。ここで、比較器1は、例えば、ストロングアーム型比較器等の比較器を適用することができ、この比較器1に対して判定器2および電圧制御器3を追加して最速の応答時間が得られる同相電圧を自動的に与えるループを形成する。これにより、差動の入力信号Vip,Vimには、電圧制御器3からの同相電圧が加えられて、比較器1へ入力される。比較器1は、この同相電圧が加えられた入力信号Vip,Vimに対して、クロック発生器200からのクロックに同期した比較判定を行う。なお、電圧制御器3の初期値としては、例えば、最低の同相電圧を与える。また、差動電圧VipとVimの差電圧は、一定電圧とする。判定器2は、比較器1の遅延時間をtd0として保持記憶し、さらに、同相電圧を少しだけ上昇させた後、比較器1に判定させる。そして、同相電圧を上昇させる前に記憶した遅延時間td0と、同相電圧を上昇させた後の遅延時間tdxの遅速を判定する。ここで、td0>tdxのとき、td0=tdxとし、電圧制御器3の出力を変更せずに、比較器1が次の判定を行う。また、判定器2は、更新されたtd0と遅延時間tdxを比較する。一方、Td0<tdxのとき前よりも遅くなった場合、td0は更新せず、電圧制御器3によって同相電圧を上昇させる。そして、Td0<tdxを複数回観測したときは、ループを終了させる。このループによって、最終的には、最速遅延時間となる遅延時間が最も短くなる同相電圧を得ることができる。図2は、図1に示す電圧比較回路における比較器の一例を示す回路図であり、ストロングアーム型の比較器を示すものである。図2に示されるように、比較器1は、複数のpMOSpチャネル型MOSトランジスタTp11~Tp16および複数のnMOSnチャネル型MOSトランジスタTn11~Tn15を有する。ここで、トランジスタTp11,Tp12,Tp15,Tp16は、プルアップ用トランジスタを示し、リセット時にクロックφCが低レベルLとなってオンonし、各トランジスタのドレインのノードを高電位電源線Vddの電圧にプルアップする。また、比較動作を実行する場合、トランジスタTp11,Tp12,Tp15,Tp16は、クロックφCが高レベルHとなってオフoffし、差動の入力信号Vip,Vimを比較および判定して、差動の出力信号Vop,Vomを出力する。ここで、入力信号VipおよびVimは、差動対トランジスタTn13およびTn14のゲートに入力される。また、出力信号Vop並びにVomは、Tp13のドレインおよびTn11のドレインの共通接続ノード、並びに、Tp14のドレインおよびTn12のドレインの共通接続ノードから出力される。なお、トランジスタTn15は、そのゲートに入力されるクロックφCに従って、φCがHのときにオンして接地GNDへ電流を流し、φCがLのときにオフしてリセットする。なお、図2に示す比較器1は、単なる例であり、例えば、pチャネル型およびnチャネル型トランジスタを逆にした相補の回路を始めとする様々な回路でもよいのはもちろんである。図3は、電圧比較回路の第1実施例を示すブロック図であり、図4は、図3に示す判定器の動作を説明するためのタイミング図である。図3において、参照符号21はエクスクルーシブノアEXNORゲート、22はフリップフロップFF、23は制御回路CNTL:アップダウンカウンタ、24はデマルチプレクサD-MPX、そして、25は遅延器を示す。ここで、EXNORゲート21は、比較器1の応答を検出する応答検出器として機能する。また、FF22、制御回路23,D-MPX24,および,D-MPX24から遅延器25への制御経路並びに、D/A変換器3への制御経路は、ループ処理回路を構成する。図4に示されるように、比較器1の出力信号Vop,Vomは、φC=Lのリセット状態時は、トランジスタTp12,Tp15によりプルアップされてHとなっている。そして、クロックφCがLからHに立ち上がると、比較器1は比較判定動作を開始する。比較器1の出力信号Vop,Vomは、最初はHであるが、Vop,Vomの差分に正帰還が作用して、一方がHで他方がLに振り分けられる。このVop,Vomが後段のEXNORゲート21によって、VO=Lとして出力される。すなわち、EXNORゲート21は、異なるレベルのVop,Vomにより比較器1の判定が完了したことを検出し、低レベルLの出力信号VOを出力する。この低レベルLの信号VOは、FF22のD端子に入力される。一方、クロックφCは、判定器2の遅延器25にも入力される。遅延器25は、VddとGND間に直列接続された可変抵抗Rd,pMOSトランジスタTp25およびnMOSトランジスタTn25を有する。ここで、可変抵抗Rdの抵抗値は、D-MPX24を介した制御回路23の出力により制御される。すなわち、図4に示されるように、遅延器25の出力信号V1は、クロックφCのHへの立ち上がりを受けてLに変化し、これがFF22の入力クロックCKとして使われる。ここで、FF22は、クロック端子CKに入力された信号V1のHからLへの立ち下がりで、データ入力Dに入力された信号VOを取り込む。遅延器25の出力信号V1の立ち下がりに対して、比較器1の信号VOの遅延が遅い遅延時間が長い場合には、VO=Hを取り込むことになり、FF22は、Hの信号Odを出力する。すなわち、遅延器25の遅延時間TdV1よりも比較器1側の遅延時間tdV0の方が大きいTdV1>tdV0場合、信号OdはHになる。一方、遅延器25の出力信号V1の立ち下がりに対して、比較器1の信号VOの遅延が速い遅延時間が短い場合には、VO=Lを取り込むことになり、FF22は、Lの信号Odを出力する。すなわち、遅延器25の遅延時間TdV1よりも比較器1側の遅延時間tdV0の方が小さいTdV1<tdV0場合、信号OdはLになる。このFF22の出力信号Odは、後段の制御回路23に取り込まれる。ここで、制御回路23は、例えば、アップダウンカウンタで構成され、信号OdのH/Lをカウントする。従って、例えば、Od=Hすなわち、比較器1の方が遅延器25よりも速い、或いは、遅延器25の方が比較器1よりも遅いによってカウントアップされると、可変抵抗Rdの抵抗値を小さくなるように制御する。これによって、遅延器25の遅延時間が短くなる。これを繰り返すことによって、遅延器25の遅延時間は徐々に短縮され、比較器1の遅延時間より短くなって、Od=Lを出力する。制御回路23は、Od=Lを受けて電圧制御器同相電圧制御用のD/ADigitaltoAnalog変換器3を制御する。ここで、D/A変換器3は、最初は最低電圧を出力した状態からスタートする。なお、制御回路23は、カウントダウンすることによってD/A変換器負論理3の入力コードDinを下げる。その結果、D/A変換器3の出力電圧Voutは、上昇する。そして、D/A変換器3の出力電圧Voutが同相電圧として比較器1に与えられ、再度、クロックφCによって判定を行うループが実行される。このループを繰り返し、2回連続でOd=Lすなわち、比較器1の方が遅延器25よりも速いが得られたところで、D/A変換器3の入力コードを1だけ戻してループを終了させる。これによって、比較器1の同相電圧は、比較器1の遅延時間が最小となる電圧へ収束する。図5は、図3に示す判定器における判定処理の一例を説明するためのフローチャートであり、図6は、図5に示す判定処理を説明するための図である。すなわち、図5に示すフローチャートは、上述した判定器の処理をまとめたものである。図5に示されるように、判定器2の判定処理が開始すると、ステップST11において、D-MPX24の出力信号Din=0,Rd=Maxとする。すなわち、ステップST11では、信号Din=0として、D/A変換器3からの同相電圧を最低電圧とし、さらに、遅延器25の可変抵抗Rdの抵抗値を最大にして遅延器25による遅延を最大にする。次に、ステップST12へ進んで、遅延時間の比較、すなわち、FF22による比較器1による遅延時間信号VOと遅延器25による遅延時間信号V1の比較を行う。さらに、ステップST13へ進んで、FF22の出力信号Od=Lかどうかを判定する。ステップST13において、Od=Lであると判定すると、すなわち、比較器1の方が遅延器25よりも速いと判定すると、ステップST15へ進んで、遅延器25の可変抵抗Rdの抵抗値を1段階下げる。すなわち、ステップST15では、遅延器25による遅延時間を小さく速度アップしてステップST12へ戻り、同様の処理を繰り返す。これを繰り返すことによって、遅延器25の遅延時間は徐々に短縮され、比較器1の遅延時間より短くなって、Od=Hを出力する。そして、ステップST13において、Od=LではないOd=Hであると判定すると、ステップST14へ進んで、Odn-1=Lかどうかを判定する。ここで、Odn-1は前回の判定結果を示す。ステップST14において、Odn-1=Lであると判定すると、ステップST16へ進んで、信号Dinを1段階下げる。すなわち、D/A変換器3の入力コードDinを1段階下げて、D/A変換器3の出力電圧Voutを上昇比較器1の入力Vip,Vimにおける同相電圧を上昇させ、ステップST12へ戻り、同様の処理を繰り返す。そして、ステップST14において、Odn-1=LではないOdn-1=Hであると判定すると、すなわち、2回連続してOd=L比較器1の方が遅延器25よりも速いと判定すると、ステップST17へ進む。ステップST17では、D-MPX24の出力信号Dinを1段階上げて、すなわち、D/A変換器3の出力電圧Voutを1段階分戻し、比較器1の入力Vip,Vimにおける同相電圧を制御して処理を終了する。以上により、図6に示されるように、同相電圧Vcmを、遅延Tdが最小となる最適な電圧へ収束させることが可能になる。なお、図5のフローチャートにおいて、ステップST13およびST14でOd=Lを2回検出し、その後、ステップST17でD/A変換器3による同相電圧を1段階分戻しているが、これは適宜変更することができる。すなわち、同相電圧を、最下点からスタートして遅延時間tdが最小となる電圧まで上昇した時点で終了させてもよく、また、例えば、Od=Lを3回検出した後に、D/A変換器3による同相電圧を2段階分戻す等の変更も可能である。このように、図5および図6を参照して説明した処理は、前述したループ処理回路により、同相電圧が最適値になったときに、そのループ処理判定処理を終了させるようになっている。次に、図7および図8を参照して説明する処理は、ループ処理回路により、同相電圧が最適値になった後も、ループ処理を継続させるものである。図7は、図3に示す判定器における判定処理の他の例を説明するためのフローチャートであり、図8は、図7に示す判定処理を説明するための図である。ここで、図7と前述した図5との比較から明らかなように、ステップST11~ST17は共通である。図7に示されるように、ステップST14において、Odn-1=Lであると判定すると、前述したように、ステップST17へ進んで、D-MPX24の出力信号Dinを1段階上げて、ステップST18へ進む。すなわち、ステップST14において、2回連続してOd=L比較器1の方が遅延器25よりも速いと判定すると、ステップST17へ進んで、D/A変換器3の入力コードDinを1段階下げて、D/A変換器3により同相電圧を1段階分下げる戻す。さらに、ステップST18へ進んで、遅延時間の比較、すなわち、FF22による比較器1による遅延時間信号VOと遅延器25による遅延時間信号V1の比較を行う。そして、ステップST19へ進んで、FF22の出力信号Od=Lかどうかを判定する。ステップST19において、Od=LではないOd=Hであると判定すると、すなわち、比較器1の方が遅延器25よりも遅いと判定すると、ステップST20へ進んで、遅延器25の可変抵抗Rdの抵抗値を1段階上昇させる。すなわち、ステップST20では、遅延器25による遅延時間を大きく速度ダウンしてステップST18へ戻り、同様の処理を繰り返す。これを繰り返すことによって、遅延器25の遅延時間は徐々に延長され、比較器1の遅延時間より長くなって、Od=Lを出力する。そして、ステップST19において、Od=Lであると判定すると、ステップST21へ進んで、遅延時間を比較する。さらに、ステップST22へ進んで、Od=Lかどうかを判定する。ステップST22において、Od=LではないOd=Hであると判定すると、すなわち、比較器1の方が遅延器25よりも遅いと判定すると、ステップST23へ進む。ステップST23では、D/A変換器3の入力コードDinを1段階上げて、D/A変換器3による同相電圧を1段階低下させて、ステップST23へ戻り、同様の処理を繰り返す。そして、ステップST22において、Od=Lであると判定すると、すなわち、比較器1の方が遅延器25よりも速いと判定すると、前述したステップST16を介してステップST12へ戻り、同様の処理を繰り返す。以上により、図8に示されるように、遅延器25の可変抵抗Rdの抵抗値を最大側から順に小さくした後、小さくなり過ぎた可変抵抗Rdの抵抗値を戻すことで、比較器1の同相電圧を、比較器1の遅延時間tdが最小となる電圧へ収束させることができる。このように、図7および図8を参照して説明した処理は、前述したループ処理回路により、同相電圧が最適値になった後も、ループ処理を継続させるようになっている。これにより、例えば、本実施例の電圧比較回路が適用される装置の電源電圧の変動、或いは、周囲の温度変化等により同相電圧の最適値が変化しても対応することが可能になる。以上のように、比較器に対して最適な同相電圧を与えることができ、製造ばらつき、並びに、実動作中における電圧や温度の変動に対する耐性を改善し、精度および動作速度を向上することが可能になる。なお、上述した図5および図7のフローチャートは、単なる例であり、様々な変更が可能なのはいうまでもない。図9は、本実施例に係る電圧比較回路を適用した逐次比較型A/D変換器の一例を示すブロック図であり、図10は、図9に示す逐次比較型A/D変換器の動作を説明するためのタイミング図である。図9において、参照符号30pは正論理側の容量回路、30mは負論理側の容量回路、および、300はSARSuccessiveApproximationRegister論理回路を示す。図9に示されるように、逐次比較型A/D変換器において、前述した第1実施例の電圧比較回路を構成する比較器1,判定器2およびD/A変換器電圧制御器3が適用されている。なお、D/A変換器3は、正および負論理側の容量回路30pおよび30mに対して、それぞれ設けられている。図9および図10に示されるように、逐次比較型A/D変換器において、例えば、制御信号φAがHとなる期間サンプリング期間、アナログ信号VinVip,Vimは、容量1C,2C,3C,8C,16C,32Cの一端に与えられる。この時、差動型の比較器1の両入力端子は、D/A変換器3によって所定の同一の電圧が同相電圧として与えられる。これによって、各容量1C,2C,3C,8C,16C,32Cには、アナログ信号Vinの電圧とD/A変換器3からの同相電圧に対応した電荷が充電される。ここで、信号φAがHの期間はサンプリング期間であるため、比較器1は、本来、動作する必要はない。そこで、このサンプリング期間において、タイミングTaでクロックφCをHに立ち上げて比較器1に判定動作を行わせる。なお、信号φAがLの期間判定期間におけるタイミングT5~T0は、それぞれ制御信号φ0~φ5によりスイッチSW0~SW5の接続を制御した状態で行う比較器1の判定動作を行わせるものである。すなわち、逐次比較型A/D変換器の判定期間信号φAがLの期間における制御信号φ0~φ5によるスイッチSW0~SW5の制御は、通常の逐次比較型A/D変換器と同様であり、その説明は省略する。また、図9は、1C,2C,3C,8C,16C,32Cの容量を6つのスイッチSW0~SW5で接続制御する例を示しているが、最小の容量値のものを2つ設け、1C,1C,2C,3C,8C,16C,32Cの容量を7つのスイッチで制御してもよい。図11は、図9に示す逐次比較型A/D変換器の動作の他の例を説明するためのタイミング図である。図11と上述した図10との比較から明らかなように、図11では、同相電圧を制御するために行う比較器1による判定動作を、信号φAがHのサンプリング期間ではなく、その直後に行うようになっている。すなわち、同相電圧を制御するための比較器1の判定動作を、信号φAがLになるサンプリング終了後から比較器1によるA/D変換を行うための比較動作を開始するタイミングT0までの間、すなわち、タイミングTbで行うようになっている。このように、同相電圧を制御するための比較器1の判定動作をタイミングTbで行うと、容量1C,2C,3C,8C,16C,32Cに蓄えられた後の入力信号Vip,Vimの同相電圧を制御することが可能になる。以上において、比較器1の入力信号Vip,Vimに与える同相電圧は、上述した図5~図8を参照して説明した判定処理ループ処理によって、比較器1により最速の応答時間が得られる電圧へ収束する。なお、時間ごとに異なるアナログ信号が印加された場合でも、各タイミングTa,Tbで比較器1に入力される電圧は、常に、D/A変換器3によって決まるため、上述のループを動作させることができる。また、上述の設定では、通常の逐次比較型A/D変換器のサンプリング期間中に同相電圧の制御を行うため、実際に行うA/D変換動作に余分な期間を必要としないため、性能を犠牲にすることなく、常時、バックグラウンドでこのループを回すことが可能である。なお、図9において、例えば、アナログ信号Vinを固定し、信号φ0~φ5で制御されるスイッチをVinの導通状態で固定すれば、通常動作時では6回比較動作を行う比較器1の判定処理を、全て同相電圧を制御するためのループに使用することが可能となる。この場合、同相電圧の制御を行うための期間は、逐次比較型A/D変換器による本来のA/D変換動作は行えないため、フォアグラウンド処理に限定されることになる。図12は、本実施例に係る電圧比較回路を適用したフラッシュ型A/D変換器の一例を示すブロック図であり、図13は、図12に示すフラッシュ型A/D変換器における1つの電圧比較回路を示すブロック図である。図12において、参照符号400は抵抗ラダーを示し、500はエンコーダを示す。ここで、本実施例の電圧比較回路100は、抵抗ラダー400とエンコーダ500との間に複数個設けられている。なお、同相電圧の制御は、フォアグラウンドで行うようになっている。各電圧比較回路100は、高電位の基準電圧Vrefpと低電位の基準電圧Vrefmとの間に直列接続された複数の抵抗における隣接する抵抗の接続ノードタップからの基準電圧と、入力アナログ信号Vinを受け取り、その出力信号をエンコーダ500へ出力する。すなわち、図12に示されるように、フラッシュ型A/D変換器は、抵抗ラダー400により基準電圧Vrefp~Vrefmを分圧して各電圧比較回路100の比較基準電圧として印加する。各電圧比較回路100は、抵抗ラダー400からの比較基準電圧とアナログ信号Vinを比較し、その比較結果出力信号は、エンコーダ500に入力される。そして、エンコーダ500は、アナログ信号Vinをデジタル変換した出力Doutを出力する。図13に示されるように、各電圧比較回路100は、比較器1、判定器2、D/A変換器電圧制御器3、容量Cp,Cm、および、スイッチSW11,SW12,SW21,SW22,SW31,SW32を有する。なお、図13において、比較器1は、前述した図2におけるトランジスタTp12,Tp15に相当するスイッチを有していないが、図2の比較器をそのまま適用することができるのはいうまでもない。ここで、同相電圧の制御処理判定処理は、例えば、図7を参照して説明した処理をそのまま適用することができる。すなわち、図13において、まず、D/A変換器3にDin=0、xCLK’=Hを与えて処理を開始する。なお、D/A変換器3は、正論理を想定する。xCLK’=Hとすることにより、スイッチSW31,SW32がオンし、アナログ信号Vinに依存することなく、比較器1の双方の入力Vip,Vimには、D/A変換器3の出力が与えられる。次に、クロックCLKクロックφCに対応を通常モードと同様に与えて、比較器1が判定を実行する。ここで、図7を参照して説明したのと同様に、判定器2によって遅延時間を比較する。なお、判定器2の構成は、前述した図3と同様である。そして、判定器2の結果をD/A変換器3または判定器2における遅延器25に与え、図7の処理を実施することによって、最終的に最適な同相電圧に収束する。なお、各電圧比較回路100に対して判定器2を個別に待たせれば、全ての電圧比較回路100が同時並行して処理することができるが、回路規模が大きくなる。そこで、例えば、1つの判定器2の接続を切り替えて、1つの電圧比較回路100比較器1ごとに処理すれば、処理時間は長くなるが回路規模を抑えることができる。いずれの構成にしても各比較器の同相電圧は最適点が与えられ、これによって高速動作が可能となる。なお、キャリブレーションが完了した後、xCLK’はCLKの反転レベルの信号xCLKとして与えることができる。図14は、電圧比較回路の第2実施例を示すブロック図である。図14と前述した図3との比較から明らかなように、本第2実施例の電圧比較回路100では、D-MPX24の出力信号により抵抗値が制御される可変抵抗Rdの代わりに、可変容量Cdが設けられている。すなわち、クロックφCを受け取るインバータTp25,Tn25は、VddとGNDとの間に直接設けられ、FF22のクロック端子CKに入力されるインバータの出力信号V1のノードとGNDとの間に、負荷として可変容量Cdが設けられている。この可変容量Cdは、D-MPX24の出力信号により、その容量値が制御されるようになっている。ここで、図3に示す電圧比較回路の第1実施例では、遅延時間を低下させるために可変抵抗Rdの抵抗値を小さくしていたが、本第2実施例の電圧比較回路では、遅延時間を低下させるために可変容量Cdの容量値を小さくすることになる。なお、本第2実施例の電圧比較回路では、前述した図5および図7に示す処理における可変抵抗Rdの抵抗値の段階的な上昇および低下を、可変容量Cdの容量値の段階的な上昇および低下に置き換えれば、そのまま適用することができる。また、図3および図4に示す電圧比較回路は、単なる例であり、様々な変形が可能なのはいうまでもない。このように、本実施例の電圧比較回路、或いは、A/D変換器を使用することにより、比較器の同相電圧を自動的に最適点に設定できるため、製造時の素子ばらつきや、電源電圧および温度等の動作時の環境変化を補償することができる。その結果、安定した動作を実現することが可能になる。また、同相電圧に起因する要求性能を満たさない半導体装置を低減することになるため、歩留まりの向上にも貢献することができる。図15は、本実施例に係る電圧比較回路を用いたA/D変換器を適用した半導体装置の一例を示すブロック図であり、デジタルTVチューナ通信システム50を示すものである。図15において、参照符号51はアンテナ、52は高周波増幅器、53a,53bはミキサ、54は周波数シンセサイザ、55a,55bは低域通過フィルタ、および、56a,56bは低周波増幅器を示す。さらに、参照符号57a,57bはA/D変換器を示し、58はデジタルブロックを示す。図15に示されるように、デジタルTVチューナ50は、アンテナ51により電波を受信し、高周波増幅器52により信号処理に適するレベルまで信号振幅を増幅する。高周波増幅器52の出力信号は、ミキサ53a,53bにおいて、周波数シンセサイザ54からの90度位相をずらした信号と合成され、Ich,Qch信号が生成される。さらに、ミキサ53a,53bで生成されたIch,Qch信号は、低域通過フィルタ55a,55bおよび低周波増幅器56a,56bにより変換域信号振幅と信号帯域が調整され、A/D変換器57a,57bに与えられる。そして、A/D変換器57a,57bにおいて、入力されたアナログ信号がデジタル信号へ変換され、そのデジタル信号がデジタルブロック58へ出力される。このデジタルブロック58において、所定の処理が行われ、例えば、映像および音声が表示装置およびスピーカ等から出力される。ここで、図15で使用するA/D変換器57a,57bとしては、前述した図9に示す逐次比較型A/D変換器、或いは、図12に示すフラッシュ型A/D変換器等の本実施例の電圧比較回路を適用した様々なA/D変換器である。なお、A/D変換器57a,57bの前段がアナログ信号を処理するアナログ信号処理部となり、A/D変換器57a,57bの後段が、デジタル信号処理部デジタルブロック58となる。また、図15に示すデジタルTVチューナは、本実施例の電圧比較回路、或いは、A/D変換器を適用した半導体装置システムの単なる一例であり、本実施例は、様々な半導体装置に対して幅広く適用することができる。以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。付記1比較器と、前記比較器の応答速度を判定する判定器と、前記判定器の判定結果に従って、前記比較器の応答速度の遅延を低減するように、前記比較器の複数の入力における同相電圧を制御する電圧制御器と、を有することを特徴とする電圧比較回路。付記2前記判定器は、前記比較器の応答速度の判定を複数回行う、ことを特徴とする付記1に記載の電圧比較回路。付記3前記判定器は、前記比較器の応答を検出する応答検出器と、第1制御信号の遅延を制御する遅延器と、前記遅延された第1制御信号と前記検出された前記比較器の応答の時間差を低減するように前記遅延器を制御して、前記同相電圧を最適値に収束させるループ処理を行うループ処理回路と、を有することを特徴とする付記1または付記2に記載の電圧比較回路。付記4前記ループ処理回路は、前記同相電圧が前記最適値になったとき、前記ループ処理を終了させる、ことを特徴とする付記3に記載の電圧比較回路。付記5前記ループ処理回路は、前記同相電圧が前記最適値になった後も、前記ループ処理を継続させる、ことを特徴とする付記3に記載の電圧比較回路。付記6前記遅延器は、増幅器と、前記ループ処理回路の出力に応じて、前記増幅器に流れる電流を制御する可変抵抗と、を有し、前記ループ処理回路は、前記可変抵抗の抵抗値を制御して前記同相電圧を最適値に収束させる、ことを特徴とする付記3乃至付記5のいずれか1項に記載の電圧比較回路。付記7前記遅延器は、増幅器と、前記ループ処理回路の出力に応じて、前記増幅器の負荷を制御する可変容量と、を有し、前記ループ処理回路は、前記可変容量の容量値を制御して前記同相電圧を最適値に収束させる、ことを特徴とする付記3乃至付記5のいずれか1項に記載の電圧比較回路。付記8前記電圧制御器は、前記判定器の判定結果に従って前記比較器の入力に与える前記同相電圧を制御するD/A変換器である、ことを特徴とする付記1乃至付記7のいずれか1項に記載の電圧比較回路。付記9前記電圧制御器は、前記比較器の差動入力における同相電圧を制御する、ことを特徴とする付記1乃至付記8のいずれか1項に記載の電圧比較回路。付記10付記1乃至付記9のいずれか1項に記載の電圧比較回路を有するA/D変換器であって、前記A/D変換器により、アナログ信号をサンプリングしている間に、前記比較器を動作させて前記同相電圧の制御を行う、ことを特徴とするA/D変換器。付記11付記1乃至付記9のいずれか1項に記載の電圧比較回路を有するA/D変換器であって、前記A/D変換器により、サンプリングが終了した後から前記比較器によりA/D変換を行うための比較動作を開始するまでの間に、前記比較器を動作させて前記同相電圧の制御を行う、ことを特徴とするA/D変換器。付記12前記A/D変換器は、逐次比較型A/D変換器であり、前記比較器は、ストロングアーム型比較器である、ことを特徴とする付記10または付記11に記載のA/D変換器。付記13アナログ信号を処理するアナログ信号処理部と、前記アナログ信号処理部からのアナログ信号をデジタル信号へ変換する、付記10乃至付記12のいずれか1項に記載のA/D変換器と、前記A/D変換器からのデジタル信号を処理するデジタル信号処理部と、を有することを特徴とする半導体装置。"