"半導体基板中の第1の抵抗と、第1のレベルシフト入力信号を入力する入力端子に接続された第1のスイッチング素子と、第1のレベルシフト出力信号を出力するための第1のレベルシフト出力端子とが直列に接続された第1の直列回路と、半導体基板中の第2の抵抗と、第2のレベルシフト入力信号を入力する入力端子に接続された第2のスイッチング素子と、第2のレベルシフト出力信号を出力するための第2のレベルシフト出力端子とが直列に接続された第2の直列回路とを備えたレベルシフト回路であって、前記第1の直列回路及び前記第2の直列回路に接続され、前記第1の直列回路及び前記第2の直列回路からそれぞれ出力される前記第1のレベルシフト出力信号及び前記第2のレベルシフト信号を入力して、前記第1のレベルシフト出力信号及び前記第2のレベルシフト信号の立ち上がり電位を所定の閾値と比較し、閾値を超えた場合に一定期間のパルス出力である第1の出力信号及び第2の出力信号を出力する立ち上がり検出回路と、前記第1の抵抗と並列に接続された第3のスイッチング素子であって、前記第3のスイッチング素子のソース端子は、電源電位に接続され、前記第3のスイッチング素子のドレイン端子は、前記第1のレベルシフト出力端子に接続され、前記第3のスイッチング素子のゲート端子は、前記立ち上がり検出回路に接続されている、第3のスイッチング素子と、前記第2の抵抗と並列に接続された第4のスイッチング素子であって、前記第4のスイッチング素子のソース端子は、電源電位に接続され、前記第4のスイッチング素子のドレイン端子は、前記第2のレベルシフト出力端子に接続され、前記第4のスイッチング素子のゲート端子は、前記立ち上がり検出回路に接続されている、第4のスイッチング素子とを備え、前記立ち上がり検出回路からの前記第1の出力信号により、前記第3のスイッチング素子がオン状態となり、前記立ち上がり検出回路からの前記第2の出力信号により、前記第4のスイッチング素子がオン状態となることを特徴とするレベルシフト回路。前記第1の抵抗及び前記第2の抵抗は、前記半導体基板中の寄生抵抗であることを特徴とする請求項1に記載のレベルシフト回路。前記立ち上がり検出回路は、前記第1の出力信号及び前記第2の出力信号のいずれかが出力されると第3の出力信号を出力する論理回路を有し、前記第1のレベルシフト入力信号と前記第2のレベルシフト入力信号の入力タイミングにデッドタイムを設け、前記立ち上がり検出回路の出力パルス幅を前記デッドタイム以下とし、前記第3の出力信号が出力されると前記第3のスイッチング素子及び前記第4のスイッチング素子をオン状態にすることを特徴とする請求項1又は2に記載のレベルシフト回路。前記第1のレベルシフト出力信号及び前記第2のレベルシフト出力信号を入力し、前記第1のレベルシフト出力信号及び前記第2のレベルシフト出力信号が共にLレベルになる場合に、高インピーダンスの信号を出力するラッチ誤動作保護回路と、前記ラッチ誤動作保護回路からの出力を入力し、前記ラッチ誤動作保護回路からの出力がLまたはHであればその値を記憶して出力し、前記ラッチ誤動作保護回路からの出力が高インピーダンスであると、入力が高インピーダンスになる直前に記憶した値を保持して前記記憶した値を前記記憶した値の反転信号とともに出力するラッチ回路とをさらに備え、前記ラッチ回路の一方の出力端子が第1のフィードバック抵抗を介して前記第1のレベルシフト出力端子に接続され、且つ他方の出力端子が第2のフィードバック抵抗を介して前記第2のレベルシフト出力端子に接続されていることを特徴とする請求項1ないし3のいずれか1項に記載のレベルシフト回路。前記第1の抵抗と並列に接続された第1のフィードバック用トランジスタと前記第2の抵抗と並列に接続された第2のフィードバック用トランジスタとをさらに有し、前記第1のフィードバック用トランジスタのゲートが前記第2のレベルシフト出力端子に接続され、前記第2のフィードバック用トランジスタのゲートが前記第1のレベルシフト出力端子に接続されていることを特徴とする請求項1ないし4のいずれか1項に記載のレベルシフト回路。特許文献1には、高耐圧分離部以下、HVJTとするにHVNを埋め込んだデバイス構成を有し、レベルシフト回路を構成するレベルシフト抵抗と並列に構成される寄生抵抗特許文献1の図3のR1を有する高耐圧ICおよびレベルシフト回路に用いられる寄生抵抗の抵抗値を制御する技術が記載されている。図2は、特許文献1に示されているレベルシフト回路の構成を示す。図1と共通する部位には同じ符号を付し、詳細な説明は省略する。図2に示されるように、特許文献1に示されるレベルシフト回路は、レベルシフト抵抗LSR1及びLSR2に加え、寄生抵抗LSRp1,LSRp2及びLSRp3とを有する点が、図1に示されるレベルシフト回路と異なる。特許文献1に示されるレベルシフト回路においては、レベルシフト抵抗LSR1及び寄生抵抗LSRp1の並列抵抗と、HVN1とで第1の直列回路が構成され、レベルシフト抵抗LSR2及び寄生抵抗LSRp2の並列抵抗と、HVN2とで第2の直列回路が構成される。特許文献1に示されるレベルシフト回路においては、レベルシフト抵抗LSR1に並列に構成される寄生抵抗LSRp1及び抵抗LSR2に並列に構成される寄生抵抗LSRp2の抵抗値を制御可能である。特許文献2には、ワイヤボンディングを使用せずに低電位信号を高電位信号にレベルシフトする特許文献1とは異なるデバイス構造を有し、レベルシフト操作が可能であり、金属クロスオーバを有しない高電圧電力用集積回路が記載されている。特許文献1及び特許文献2に記載の技術は、いずれもHVJT領域内にHVNを埋め込むことで回路面積を小さくして、高耐圧ICを実現するものである。また、特許文献1及び特許文献2に示されるようなワイヤボンディング方式を用いない方式は、デバイス構造的にレベルシフト抵抗に相当する寄生抵抗が付加される点と、2つの直列回路間に寄生抵抗が付加される点が、ワイヤボンディング方式と異なる。しかしながら、特許文献1に記載の技術では、第1の直列回路と第2の直列回路とが同じ回路構成及びデバイス構成をとる。そのため、dV/dtノイズの発生時にHVN1の寄生容量Cds1及びHVN2の寄生容量Cds2に流れ込む電流の影響により、オン信号側のHVN及びオフ信号側のHVNのドレイン電位が共に後段のロジック回路のしきい値を超えることによる誤動作が発生してしまう。この誤動作を回避するためにレベルシフト抵抗の抵抗値を小さくすると、HVNがオンとなってdV/dtノイズが発生する場合に、レベルシフト抵抗に流れる電流が増加し、消費電流が増加してしまう。また、レベルシフト抵抗の抵抗値を小さくしない場合は、dV/dtノイズの発生によるレベルシフト出力変動による誤動作を防止するために、ローパスフィルタ等のノイズ除去機能を強化することが必要となり、ノイズ除去機能の影響により遅延時間が増加してしまうという課題がある。また、特許文献2に記載の技術でも、特許文献1に記載の技術と同様に、第1の直列回路と第2の直列回路とが同じ回路構成及びデバイス構成をとるため、dV/dtノイズの発生時等の誤動作の問題、誤動作を回避するためのレベルシフト抵抗の抵抗値を小さくすることによる消費電流増加の問題、及びレベルシフト抵抗の抵抗値を小さくしない場合のノイズ除去機能強化による遅延時間の増加の問題がある。ワイヤボンディングを避け、回路面積を小さくするために、従来のレベルシフト回路のレベルシフト抵抗を、特許文献1又は特許文献2に記載されている寄生抵抗に置き換える場合を考える。図3は、図1に示される従来のレベルシフト回路を特許文献1に記載されているHVN埋め込み型HVJTを用いて構成した例を示す。図1と共通する部位には同じ符号を付し、詳細な説明は省略する。図3に示すハーフブリッジ回路200の高電位側駆動回路220は、フィードバック抵抗R3及びR4を廃し、レベルシフト抵抗R1を半導体基板中の寄生抵抗Rpar1に置き換え、レベルシフト抵抗R2を半導体基板中の寄生抵抗Rpar2に置き換え、第1の直列回路221と第2の直列回路222との間に寄生抵抗Rpar3を接続する構成としたことが、図1に示されるハーフブリッジ回路100の高電位側駆動回路120に対する主たる相違点となっている。PM1又は寄生抵抗Rpar1とHVN1とで第1の直列回路221が構成され、PM2又は寄生抵抗Rpar2とHVN2とで第2の直列回路222が構成される。このように、特許文献1や特許文献2等に記載されているデバイス構造を適用することにより、図3に示されるハーフブリッジ回路200においては、ワイヤボンディングを使用せずにレベルシフト回路を構成することができる。寄生抵抗の抵抗値は、温度、電源電圧等に依存して変化する。図4は、寄生抵抗の抵抗値の温度依存性を示す。図4に示されるように、温度が-50°Cの場合に寄生抵抗の抵抗値が3kΩのものが、温度が150°Cの場合、抵抗値は10kΩとなる。図5は、寄生抵抗の抵抗値の電源電圧依存性を示す。図5に示されるように、vb-GND間電圧が0Vの場合に寄生抵抗の抵抗値が3kΩのものが、vb-GND間電圧が800Vの場合、抵抗値は30kΩとなる。このように、半導体基板中の抵抗である寄生抵抗の抵抗値は、温度依存性及び電源電圧依存性を有する。そのため、温度や電源電圧の条件により、setdrn信号及びresdrn信号の立ち上がり時間が変動し、後述するようにレベルシフト回路の動作に影響を及ぼす場合がある。また、第1の直列回路221と第2の直列回路222との間に設けられた寄生抵抗Rpar3の抵抗値は、HVN1とHVN2との間の距離に依存して変化する。図6は、寄生抵抗Rpar3の抵抗値のHVN1とHVN2との間の距離依存性を示す。図6に示されるように、HVN1とHVN2との間の距離が1000μmの場合、寄生抵抗Rpar3の抵抗値は500kΩとなる。図3に示されるレベルシフト回路においては、寄生抵抗Rpar1及びRpar2の抵抗値は10kΩ前後となるように調整され、寄生抵抗Rpar3は500kΩ前後となるように調整される。なお、寄生抵抗Rpar3の抵抗値が大きいほうが、レベルシフト回路が各々動作するときの影響を少なくすることができる。図3に示されるハーフブリッジ回路200は、ラッチ回路122の出力状態に応じてフィードバック抵抗R5及びR6の接続状態を変更することにより、ラッチ回路122の出力状態に応じてフィードバック抵抗R5及びR6の一端の電位をvb電位又はvs電位とすることができる。図7は、ハイサイドドライバ123の出力HOがLレベルのときの図3に示されるレベルシフト回路の等価回路図を示し、図8は、出力HOがHレベルのときの図3に示されるレベルシフト回路の等価回路図を示す。図7に示されるように、出力HOがLレベルのときは、寄生抵抗Rpar1とフィードバック抵抗R5とが並列接続状態となり、寄生抵抗Rpar2とフィードバック抵抗R6とが直列接続状態となる。従って、PM1のゲート電位が電位vbより低くなってPM1が遮断状態ではなくなることにより、第1の直列回路221の出力端子のインピーダンスは低くなり、PM2のゲート電位が電位vbとなってPM1が遮断状態となることにより、第2の直列回路222の出力端子のインピーダンスは高くなる。図8に示されるように、出力HOがHレベルのときは、寄生抵抗Rpar1とフィードバック抵抗R5とが直列状態となり、寄生抵抗Rpar2とフィードバック抵抗R6とが並列接続状態となる。従って、PM1のゲート電位が電位vbとなってPM1が遮断状態となることにより、第1の直列回路221の出力端子のインピーダンスは高くなり、PM2のゲート電位が電位vbより低くなってPM1が遮断状態ではなくなることにより、第2の直列回路222の出力端子のインピーダンスは低くなる。図9は、図3に示されるレベルシフト回路の動作のタイムチャートを示す。時刻t1でset信号の入力パルスがHレベルに切り替わると、setdrn信号がvs電位に下がり、ラッチ出力がHレベルへと立ち上がり始める。set信号の入力パルスがHレベルの間、setdrn信号は継続してvs電位レベルとなる。時刻t2でラッチ回路122の出力がLレベルからHレベルに切り替わると、フィードバック抵抗R5及びR6の並列/直列状態が切り替わる。時刻t3でset信号の入力パルスがHレベルからLレベルに切り替わると、setdrn信号が立ち上がる。時刻t4でreset信号の入力パルスがHレベルに切り替わると、resdrn信号がvs電位に下がり、ラッチ出力がLレベルへと下がり始める。reset信号の入力パルスがHレベルの間、resdrn信号は継続してvs電位レベルとなる。時刻t5でラッチ回路122の出力がHレベルからLレベルに切り替わると、フィードバック抵抗R5及びR6の並列/直列状態が切り替わる。時刻t6でreset信号の入力パルスがHレベルからLレベルに切り替わると、resdrn信号が立ち上がる。set信号の入力パルス幅よりもラッチ回路122の出力の反転セットされるタイミングが早いと、setdrn信号が立ち上がり始めるときの第1の直列回路221の出力端子のインピーダンスが上述のように高い状態となり、これと寄生容量Cds1とで構成される時定数回路の時定数が大きくなって、setdrn信号の立ち上がりが遅れる。また、レベルシフト抵抗として寄生抵抗Rpar1及びRpar2を利用すると、この立ち上がり時間は上述のように温度や電源電圧の影響により変動する。図4及び図5に示されるように、温度や電圧が高くなることにより、寄生抵抗Rpar1及びRpar2の抵抗値が大きくなる。寄生抵抗Rpar1及びRpar2の抵抗値が大きくなると、setdrn信号及びresdrn信号の立ち上がりの遅延が大きくなるが、set信号及びreset信号のパルスが単発で発生するならば、setdrn信号及びresdrn信号の立ち上がりがいくら遅れても問題がない。しかしながら、寄生抵抗Rpar1及びRpar2の抵抗値が大きい場合であって、set信号及びreset信号のパルス間隔が狭く、set信号及びreset信号のパルスが連続で発生し、且つ前のパルスが立ち上がりきらないうちに後のパルスが立ち下がる場合、setdrn信号及びresdrn信号の両方がLレベルとなる。setdrn信号及びresdrn信号の両方がLレベルとなる場合、dV/dtノイズが発生するため、dV/dtノイズの発生に対処するためにラッチ誤動作保護回路121がこの状態を後の回路に伝達しないようにする。従って、後のパルスが有効となるのは、前のパルスが立ち上がってからということになり、図9に示されるように遅延時間が増加し、応答性が悪化する。図10は、set信号-reset信号のパルス間隔が0.5μsであるときの図3に示されるハーフブリッジ回路200の回路シミュレーション結果を示す。図11は、set信号-reset信号のパルス間隔が0.2μsであるときの図3に示されるハーフブリッジ回路200の回路シミュレーション結果を示す。図10に示されるように、set信号-reset信号のパルス間隔が0.5μsである場合、寄生抵抗の抵抗値が5kΩのときの破線で示される出力波形と、寄生抵抗の抵抗値が35kΩのときの実線で示される出力波形とにおいて、ラッチ出力は同等の出力波形となる。しかしながら、図11に示されるように、set信号-reset信号のパルス間隔が0.2μsである場合、寄生抵抗の抵抗値が5kΩのときの出力波形と、寄生抵抗の抵抗値が35kΩのときの出力波形とを比較すると、寄生抵抗の抵抗値が35kΩのときのラッチ出力の出力波形に遅延が生じていることがわかる。本発明は、寄生抵抗の抵抗値の大小に関係なく、遅延時間に影響を与えないレベルシフト回路を提供する。上述の課題を解決するために、請求項1に係る発明は、半導体基板中の第1の抵抗と、第1のレベルシフト入力信号を入力する入力端子に接続された第1のスイッチング素子と、第1のレベルシフト出力信号を出力するための第1のレベルシフト出力端子とが直列に接続された第1の直列回路と、半導体基板中の第2の抵抗と、第2のレベルシフト入力信号を入力する入力端子に接続された第2のスイッチング素子と、第2のレベルシフト出力信号を出力するための第2のレベルシフト出力端子とが直列に接続された第2の直列回路とを備えたレベルシフト回路であって、前記第1の直列回路及び前記第2の直列回路に接続され、前記第1の直列回路及び前記第2の直列回路からそれぞれ出力される前記第1のレベルシフト出力信号及び前記第2のレベルシフト信号を入力して、前記第1のレベルシフト出力信号及び前記第2のレベルシフト信号の立ち上がり電位を所定の閾値と比較し、閾値を超えた場合に一定期間のパルス出力である第1の出力信号及び第2の出力信号を出力する立ち上がり検出回路と、前記第1の抵抗と並列に接続された第3のスイッチング素子であって、前記第3のスイッチング素子のソース端子は、電源電位に接続され、前記第3のスイッチング素子のドレイン端子は、前記第1のレベルシフト出力端子に接続され、前記第3のスイッチング素子のゲート端子は、前記立ち上がり検出回路に接続されている、第3のスイッチング素子と、前記第2の抵抗と並列に接続された第4のスイッチング素子であって、前記第4のスイッチング素子のソース端子は、電源電位に接続され、前記第4のスイッチング素子のドレイン端子は、前記第2のレベルシフト出力端子に接続され、前記第4のスイッチング素子のゲート端子は、前記立ち上がり検出回路に接続されている、第4のスイッチング素子とを備え、前記立ち上がり検出回路からの前記第1の出力信号により、前記第3のスイッチング素子がオン状態となり、前記立ち上がり検出回路からの前記第2の出力信号により、前記第4のスイッチング素子がオン状態となることを特徴とするレベルシフト回路である。請求項2に記載のレベルシフト回路は、請求項1に記載のレベルシフト回路であって、前記第1の抵抗及び前記第2の抵抗は、前記半導体基板中の寄生抵抗であることを特徴とする。請求項3に記載のレベルシフト回路は、請求項1又は2に記載のレベルシフト回路であって、前記立ち上がり検出回路は、前記第1の出力信号及び前記第2の出力信号のいずれかが出力されると第3の出力信号を出力する論理回路を有し、前記第1のレベルシフト入力信号と前記第2のレベルシフト入力信号の入力タイミングにデッドタイムを設け、前記立ち上がり検出回路の出力パルス幅を前記デッドタイム以下とし、前記第3の出力信号が出力されると前記第3のスイッチング素子及び前記第4のスイッチング素子をオン状態にすることを特徴とする。請求項4に記載のレベルシフト回路は、請求項1ないし3のいずれか1項に記載のレベルシフト回路であって、前記第1のレベルシフト出力信号及び前記第2のレベルシフト出力信号を入力し、前記第1のレベルシフト出力信号及び前記第2のレベルシフト出力信号が共にLレベルになる場合に、高インピーダンスの信号を出力するラッチ誤動作保護回路と、前記ラッチ誤動作保護回路からの出力を入力し、前記ラッチ誤動作保護回路からの出力がLまたはHであればその値を記憶して出力し、前記ラッチ誤動作保護回路からの出力が高インピーダンスであると、入力が高インピーダンスになる直前に記憶した値を保持して前記記憶した値を前記記憶した値の反転信号とともに出力するラッチ回路とをさらに備え、前記ラッチ回路の一方の出力端子が第1のフィードバック抵抗を介して前記第1のレベルシフト出力端子に接続され、且つ他方の出力端子が第2のフィードバック抵抗を介して前記第2のレベルシフト出力端子に接続されていることを特徴とする。請求項5に記載のレベルシフト回路は、請求項1ないし4のいずれか1項に記載のレベルシフト回路であって、前記第1の抵抗と並列に接続された第1のフィードバック用トランジスタと前記第2の抵抗と並列に接続された第2のフィードバック用トランジスタとをさらに有し、前記第1のフィードバック用トランジスタのゲートが前記第2のレベルシフト出力端子に接続され、前記第2のフィードバック用トランジスタのゲートが前記第1のレベルシフト出力端子に接続されていることを特徴とする。請求項1に係る発明によれば、レベルシフト抵抗として温度特性や電源電圧特性が存在する抵抗を使用した場合であっても、遅延時間を最小にすることができる。また、セット側パルス入力とリセット側パルス入力のパルス入力間隔を短縮することが可能となる。請求項2に係る発明によれば、レベルシフト抵抗として温度特性や電源電圧特性が存在する寄生抵抗を使用することができる。請求項3に係る発明によれば、請求項1に記載のレベルシフト回路の動作時に貫通電流を防止することが可能となる。請求項4,5に係る発明によれば、dV/dtノイズによる誤動作を防止することができる。図12は、本願発明の実施例1に係る回路構成図を示す。図3と共通する部位には同じ符号を付し、詳細な説明は省略する。図12に示すように、本発明の実施例1に係るハーフブリッジ回路300は、PM11と、PM21と、第1の立ち上がり検出回路321と、第2の立ち上がり検出回路322とをさらに備える点で、図3に示されるハーフブリッジ回路200と異なる。図12に示されるハーフブリッジ回路300の高電位側駆動回路320において、寄生抵抗Rpar1及びRpar2の抵抗値は、特許文献1に記載されているように制御することができる。一例として、所定電源電圧、所定温度状態における寄生抵抗Rpar1及びRpar2は、図4に示される温度特性及び図5に示される電源電圧特性を考慮して、10kΩとした。所定電源電圧、所定温度における寄生抵抗Rpar3の抵抗値は、図6に示されるHVN1とHVN2との間の距離依存性に基づいて、HVN1とHVN2との間の距離を1000μmとした場合の500kΩとした。第1の立ち上がり検出回路321は、第1の直列回路221とPM11のゲート端子に接続され、第1の直列回路221から出力されるsetdrn信号の立ち上がりを検出し、setgen信号をPM11のゲート端子に入力する。第2の立ち上がり検出回路322は、第2の直列回路222とPM21のゲート端子に接続され、第2の直列回路222から出力されるresdrn信号の立ち上がりを検出し、resetgen信号をPM21のゲート端子に入力する。PM11は、第1の直列回路221の寄生抵抗Rpar1に並列接続され、PM21は、第2の直列回路222の寄生抵抗Rpar2に並列接続されている。PM11のゲート端子は、第1の立ち上がり検出回路321の出力端子に接続され、PM21のゲート端子は、第2の立ち上がり検出回路322の出力端子に接続されている。図13は、第1の立ち上がり検出回路321及び第2の立ち上がり検出回路322の内部構成図を示す。図13に示されるように、第1の立ち上がり検出回路321及び第2の立ち上がり検出回路322は、遅延回路330と、コンパレータ325とPMOSゲート信号接続端子用論理回路335と、閾値電圧源E3とで構成される。なお、第1の立ち上がり検出回路321は、setdrn信号を入力してsetgen信号を出力する点のみが、resdrn信号を入力してresetgen信号を出力する第2の立ち上がり検出回路322と異なる。以下、立ち上がり検出回路の構成を説明するために、第1の立ち上がり検出回路321を例に挙げて説明するが、第2の立ち上がり検出回路322においても、上記のように入力信号及び出力信号が異なる点を除いて、同様の動作をするものである。第1の立ち上がり検出回路321にsetdrn信号が入力されると、setdrn信号はコンパレータ325及び遅延回路330に入力される。コンパレータ325は、一方の入力端子にsetdrn信号が入力され、他方の端子に閾値電圧源E3その出力電圧もE3とするからの閾値電圧E3が入力されて、setdrn信号と閾値電圧E3とを比較する。setdrn信号の信号レベルが閾値電圧よりも大きい場合は、比較信号CMOをHレベルとし、setdrn信号の信号レベルが閾値電圧よりも小さい場合は、比較信号CMOをLレベルとして、比較信号CMOをPMOSゲート信号接続端子用論理回路335に入力する。遅延回路330は、入力されたsetdrn信号を遅延させ、遅延信号DLYとしてPMOSゲート信号接続端子用論理回路335に入力する。遅延回路330は、例えば、CMOSロジックインバータの段数を変更する方法による遅延回路、抵抗素子と容量素子との組み合わせによる遅延回路、さらに抵抗素子又は容量素子のパラメータを変更する方法による遅延回路等により実現される。なお、遅延回路330にコンパレータ325からの比較信号CMOを入力することにより、setdrn信号ではなく信号CMOを遅延するように立ち上がり検出回路を構成してもよい。PMOSゲート信号接続端子用論理回路335において、遅延信号DLYを入力する入力端子は遅延信号DLYを反転させて入力する機能を有し、setgen信号を出力する出力端子は比較信号CMOと反転した遅延信号DLYの論理積を反転させてsetgen信号を出力する機能を有するように設定されている。すなわち、PMOSゲート信号接続端子用論理回路335は、比較信号CMO及び遅延信号DLYを入力し、比較信号CMOがHレベルであって、かつ遅延信号DLYがLレベルのときにのみ、setgen信号をLレベルとし、その他の場合はHレベルとして、setgen信号をPM11のゲート端子に入力する。第2の立ち上がり検出回路322も同様に、resdrn信号を入力として、第1の立ち上がり検出回路321の場合と同様の動作を経て、resetgen信号をPM21のゲート端子に入力する。図14は、図13に示される立ち上がり検出回路の動作タイムチャートを示す。図14に示されるように、setdrn信号又はresdrn信号が時刻t7でHレベルからLレベルへと切り替えられると、比較信号CMOもHレベルからLレベルへと切り替えられる。遅延信号DLYは、時刻t8でHレベルからLレベルへと切り替えられる。setdrn信号又はresdrn信号がHレベルへと立ち上がり始め、時刻t9で閾値電圧E3よりも信号レベルが高くなって比較信号CMOがHレベルに切り替えられると、setgen信号又はresetgen信号はHレベルからLレベルへと切り替えられる。すると、PM1又はPM2がオン導通するため、setgen信号又はresetgen信号が急速に立ち上がり、立ち上がり時間が短縮される。時刻t10で遅延信号DLYがHレベルに切り替わると、setgen信号又はresetgen信号もHレベルに切り替えられる。図15は、立ち上がり検出回路の他の回路構成を示す。以下、第1の立ち上がり検出回路321を例に挙げて説明する。他の回路構成に係る第1の立ち上がり検出回路321は、遅延回路330及びPMOSゲート信号接続端子用論理回路335を備える。第1の立ち上がり検出回路321がsetdrn信号を入力すると、setdrn信号は遅延回路330及びPMOSゲート信号接続端子用論理回路335の一方の入力端子に入力される。遅延回路330は、入力したsetdrn信号を遅延して遅延信号DLYとしてPMOSゲート信号接続端子用論理回路335の他方の入力端子に入力する。PMOSゲート信号接続端子用論理回路335の入力端子の閾値は、vbとvsの中間の電位であり、setdrn信号の信号レベルがこの閾値よりも高く、且つ遅延信号DLYがLレベルである場合にのみ、PMOSゲート信号接続端子用論理回路335はLレベルのsetgen信号を出力し、その他の場合はHレベルのsetgen信号を出力する。ただし、PMOSゲート信号接続端子用論理回路335の入力端子の閾値がvbとvsの中間の電位であるため、第1の立ち上がり検出回路321の出力パルスの変化する時間が遅れるという欠点があるが、PMOSゲート信号接続端子用論理回路335のHレベル側の入力端子の閾値を下げることで、この欠点は解消される。図16は、図15に示される立ち上がり検出回路の動作タイムチャートを示す。図16に示されるように、setdrn信号又はresdrn信号が時刻t7でHレベルからLレベルへと切り替えられる。遅延信号DLYは、時刻t8でHレベルからLレベルへと切り替えられる。setdrn信号又はresdrn信号がHレベルへと立ち上がり始め、時刻t9でPMOSゲート信号接続端子用論理回路335の入力端子の閾値よりも信号レベルが高くなると、setgen信号又はresetgen信号はHレベルからLレベルへと切り替えられる。すると、PM1又はPM2がオンするため、setgen信号又はresetgen信号が急速に立ち上がり、立ち上がり時間が短縮される。時刻t10で遅延信号DLYがHレベルに切り替わると、setgen信号又はresetgen信号もHレベルに切り替えられる。図17及び図18は、図12に示される実施例1に係るレベルシフト回路を回路シミュレーションにより検証した結果を示す。図17は、set信号-reset信号のパルス間隔が0.5μsのときの回路シミュレーションの結果を示す。図17に示されるように、図10に示される従来のレベルシフト回路のシミュレーション結果と同様に、寄生抵抗Rpar1及びRpar2の抵抗値が5kΩの場合と35kΩの場合とを比較しても、ラッチ出力に遅延は発生していない。図18は、set信号-reset信号のパルス間隔が0.2μsのときの回路シミュレーションの結果を示す。図11に示される従来のレベルシフト回路のシミュレーション結果では、ラッチ出力に遅延が発生していたにもかかわらず、図18に示されるラッチ出力の波形には遅延が生じていない。図19は、本願発明の実施例2に係るハーフブリッジ回路400の回路構成を示す。ハーフブリッジ回路400の基本回路構成は、実施例1と同様である。実施例2は、実施例1に示された第1の立ち上がり検出回路321及び第2の立ち上がり検出回路322を廃し、替わりに1つの立ち上がり検出回路421を設け、この立ち上がり検出回路421に第1の直列回路221及び第2の直列回路222から出力されたsetdrn信号及びresdrn信号を入力して、この立ち上がり検出回路421から出力される1つのgen信号をPM11及びPM21に入力する構成とした点が実施例1と異なる。図20は、実施例2に係る回路構成を利用するための立ち上がり検出回路421の回路構成を示す。図20に示されるように、高電位側駆動回路420の立ち上がり検出回路421は、閾値電圧源E3と、第1のコンパレータ435と、第1の遅延回路436と、第1の論理回路437と、第2のコンパレータ438と、第2の遅延回路439と、第2の論理回路440と、PMOSゲート信号接続端子用論理回路441とを備える。第1のコンパレータ435及び第1の遅延回路436は、第1の直列回路221に接続され、それぞれ、setdrn信号が入力される。第1のコンパレータ435は、一方の入力端子にsetdrn信号が入力され、他方の端子に閾値電圧E3が入力されて、setdrn信号と閾値電圧E3とを比較する。setdrn信号の信号レベルが閾値電圧E3よりも大きい場合は、比較信号CMOをHレベルとし、setdrn信号の信号レベルが閾値電圧E3よりも小さい場合は、比較信号CMOをLレベルとして、比較信号CMOを第1の論理回路437に入力する。第1の遅延回路436は、入力されたsetdrn信号を遅延させ、遅延信号DLYとして第1の論理回路437に出力する。第1の論理回路437は、比較信号CMO及び遅延信号DLYが入力される。遅延信号DLYを入力する入力端子は、第1の遅延回路436からの遅延信号DLYを反転させて入力する機能を有し、第1の論理回路437の出力端子は、第1のコンパレータ435からの比較信号CMOと反転した遅延信号DLYの論理積を反転させて信号を出力する機能を有するように設定されている。第2のコンパレータ438及び第2の遅延回路439は、第2の直列回路222に接続され、それぞれ、resdrn信号が入力される。第2のコンパレータ438は、一方の入力端子にresdrn信号が入力され、他方の端子に閾値電圧E3が入力されて、resdrn信号と閾値電圧E3とを比較する。resdrn信号の信号レベルが閾値電圧E3よりも大きい場合は、比較信号CMOをHレベルとし、resdrn信号の信号レベルが閾値電圧E3よりも小さい場合は、比較信号CMOをLレベルとして、比較信号CMOを第2の論理回路440に入力する。第2の遅延回路439は、入力されたresdrn信号を遅延させ、遅延信号DLYとして第2の論理回路440に出力する。第2の論理回路440は、比較信号CMO及び遅延信号DLYが入力される。遅延信号DLYを入力する入力端子は、第2の遅延回路439からの遅延信号DLYを反転させて入力する機能を有し、第2の論理回路440の出力端子は、第2のコンパレータ438からの比較信号CMOと反転した遅延信号DLYの論理積を反転させて信号を出力する機能を有するように設定されている。PMOSゲート信号接続端子用論理回路441は、第1のコンパレータ435の比較信号CMOがHレベルであって、かつ及び第2の遅延回路436の遅延信号DLYがLレベルのときの出力を第1の論理回路437から入力した場合、及び第2のコンパレータ438の比較信号CMOがHレベルであって、かつ第2の遅延回路439の遅延信号DLYがLレベルのときの出力を第2の論理回路440から入力した場合に、gen信号をLレベルとし、その他の場合はHレベルとして、gen信号をPM11及びPM21に入力する。図20に示される立ち上がり検出回路を適用する場合は、set信号及びreset信号に時間的制約デッドタイムDTを設けるものとする。図21は、set信号、reset信号、及びgen信号のパルス間隔と、setdrn信号及びresdrn信号の出力波形との関係を示す。図21に示されるように、時刻taでset信号がLレベルからHレベルに切り替えられると、setdrn信号がLレベルに切り替えられる。時刻tbでset信号がHレベルからLレベルに切り替えられると、setdrn信号がHレベルへと立ち上がり始め、時刻tcで閾値電圧E3よりもsetdrn信号の信号レベルが高くなると、gen信号はHレベルからLレベルに切り替えられる。時刻tdで第1の遅延回路の遅延信号DLYがHレベルに切り替わると、setgen信号又はresetgen信号もHレベルに切り替えられる。時刻teでreset信号がLレベルからHレベルに切り替えられると、resdrn信号がLレベルに切り替えられる。時刻tfでreset信号がHレベルからLレベルに切り替えられると、resdrn信号がHレベルへと立ち上がり始め、時刻tgで閾値電圧E3よりもresdrn信号の信号レベルが高くなると、gen信号はHレベルからLレベルに切り替えられる。時刻thで第1の遅延回路の遅延信号DLYがHレベルに切り替わると、gen信号もHレベルに切り替えられる。set信号及びreset信号には、両者のパルスが重ならないようにデッドタイム期間DTが設けられている。すなわち、set信号及びreset信号の一方の信号が立ち下がってからデッドタイム期間DTが経過しないと、他方の信号を立ち上げないようにする。そして、立ち上がり検出回路421のgen信号のパルス幅PWは、DT以下となるように調整する。なお、gen信号のパルス幅PWは、図20に示す遅延回路により調整可能である。gen信号の出力振幅は、PM11及びPM21のオン/オフが可能となる電圧レベルであるものとする。図22及び図23に図19のレベルシフト回路の回路シミュレーション結果を示す。図22は、set信号とreset信号のパルス間隔が0.5μsのときの検証結果であり、図23はset信号とreset信号のパルス間隔が0.2μsのときの検証結果である。図22及び図23に示されるように、パルス間隔が異なる場合でも、寄生抵抗の違いによるラッチ出力の遅延は生じていない。図20に示される立ち上がり検出回路421を適用することで、setdrn信号又はresdrn信号の立ち上がりを検出した場合でも、PM11及びPM21がオンになることになり、setgen信号又はresetgen信号が急速に立ち上がり、立ち上がり時間を短縮する効果がある。なお、寄生抵抗Rpar1及びRpar2とフィードバック抵抗R5及びR6との関係動作により、一方の直列回路が並列接続、他方の直列回路が直列接続となる動作は変わらないため、第1の直列回路221及び第2の直列回路222のインピーダンスは一方が低く、他方が高い関係を維持することとなり、誤動作が起きない関係が維持される。図24は、本発明の実施例3に係るハーフブリッジ回路500の回路構成を示す。図19と共通する部位には同じ符号を付し、詳細な説明は省略する。図24に示されるハーフブリッジ回路500の高電位側駆動回路520は、第1の直列回路521を寄生抵抗Rpar1及び寄生抵抗Rpar4の直列回路を用いて構成し、第2の直列回路522を寄生抵抗Rpar2及び寄生抵抗Rpar5の直列回路を用いて構成している。寄生抵抗Rpar1及び寄生抵抗Rpar2に対し、PM11及びPM21がそれぞれ並列に接続されている。PM1は、ソース端子が電源ラインVbに接続され、ドレイン端子が第1接続点Vsetbに接続され、ゲート端子が第2接続点Vrstbおよびフィードバック抵抗R6を介してラッチ回路122の出力端子に接続されている。PM2は、ソース端子が電源ラインVbに接続され、ドレイン端子が第2接続点Vrstbに接続され、ゲート端子が第1接続点Vsetbおよびフィードバック抵抗R5を介してインバータINVの出力端子に接続されている。図25及び図26に、図24に示されるレベルシフト回路の回路シミュレーション結果を示す。図25は、set信号とreset信号のパルス間隔が0.5μsのときの検証結果であり、図26はset信号とreset信号のパルス間隔が0.2μsのときの検証結果である。図25及び図26に示されるように、パルス間隔が異なる場合でも、寄生抵抗の違いによるラッチ出力の遅延は生じていない。"