クロック信号に同期してデータビットを取り込むラッチ回路を含む半導体集積回路であって、前記データビットの供給元及び前記ラッチ回路のデータ入力端子間に接続された遅延回路と、前記クロック信号の供給元から当該クロック信号を前記ラッチ回路のクロック入力端子に伝送するクロック信号経路と、を有し、前記遅延回路は、前記クロック信号経路中に含まれている前記論理素子の個数と同一数だけ当該論理素子を直列に接続してなる第1遅延部と、前記クロック信号経路中の配線の配線長に対応した配線遅延時間と同一長の遅延時間を有する第2遅延部と、を有することを特徴とする半導体集積回路。前記第2遅延部は、コンデンサと、前記コンデンサの充放電を制御する充放電制御部とを備え、前記充放電制御部は、前記コンデンサへの充放電時間に基づき、前記配線遅延時間に相当する遅延時間の設定を行うことを特徴とする請求項1記載の半導体集積回路。前記充放電制御部は、遅延制御電圧に基づき前記コンデンサに供給する電流量を制御することにより前記コンデンサへの充放電時間を制御することを特徴とする請求項2記載の半導体集積回路。前記充放電制御部は、ソース端子に電源電位が印加されておりそのゲート端子に印加された前記遅延制御電圧に応じた電流をドレイン端子を介して出力する第1FETと、前記データビットが第1論理レベルである間はオフ状態となる一方、前記データビットが第2論理レベルである場合にはオン状態となって前記第1FETのドレイン端子及び前記出力ライン間を接続する第2FETと、ソース端子に接地電位が印加されておりそのゲート端子に印加された前記遅延制御電圧に応じた電流を前記ソース端子を介して出力する第3FETと、前記データビットが前記第2論理レベルである間はオフ状態となる一方、前記データビットが前記第1論理レベルである場合にはオン状態となって前記第3FETのドレイン端子及び前記出力ライン間を接続する第4FETと、からなることを特徴とする請求項3記載の半導体集積回路。前記コンデンサは、互いに半導体チップの同一層に形成された対向する金属配線で構成され、前記接地電位を供給すべく半導体チップ上に形成されているグランド配線にその一端が接続され、他端が前記出力ラインに接続されていることを特徴とする請求項2、3又は4のいずれか1に記載の半導体集積回路。前記クロック信号の供給元は半導体チップ上に形成された外部接続端子であるクロックパッドであり、前記データビットの供給元は半導体チップ上に形成された外部接続端子であるデータパッドであり、前記グランド線は、前記クロックパッド及び前記データパッド各々に沿って配置されていることを特徴とする請求項5記載の半導体集積回路。前記クロックパッドは、半導体チップ上において前記データパッドの各々に挟まれた形態で配置されていることを特徴とする請求項6に記載の半導体集積回路。前記ラッチ回路の各々に接続されている前記遅延回路の前記第2遅延部は、前記ラッチ回路毎の前記クロック信号経路各々における配線長の中間の配線長に対応した配線遅延時間と同一長の遅延時間を有することを特徴とする請求項1~7のいずれか1に記載の半導体集積回路。クロック信号に同期してデータビットを取り込むラッチ回路を含む半導体チップであって、チップ外周に沿って配置されるデータパッドと、前記チップ外周に沿って配置されるクロックパッドと、前記ラッチ回路と前記クロックパッド間を接続するクロック配線と、前記ラッチ回路と前記データパッド間を接続するデータ配線と、前記ラッチ回路と前記クロックパッド間に接続される第1波形整形素子と、前記ラッチ回路と前記データパッド間に接続される第2波形整形素子と、前記ラッチ回路と前記データパッド間に接続されており、コンデンサへの充放電電流量に対応した遅延量を有する遅延回路と、前記コンデンサの一端へ接続されるグランド配線と、を備え、前記グランド配線は、前記データパッドと前記遅延回路とが形成される間の領域に前記チップ外周の縁に沿う方向へ延在するように配置されることを特徴とする半導体チップ。前記コンデンサは、互いに同一層に形成された配線間の容量であることを特徴とする請求項9に記載の半導体チップ。前記コンデンサの電極は櫛歯状の形状を有することを特徴とする請求項10に記載の半導体チップ。クロック信号に同期してデータビットを取り込むラッチ回路を含む半導体集積回路の設計手法であって、データパッド、クロックパッド、クロック配線、データ配線、第1波形整形素子、第2波形整形素子、ラッチ回路、及びコンデンサに供給する充放電電流量に対応した遅延量を有する遅延回路を配置するステップと、前記クロック配線の長さに基づく遅延量に相当する前記コンデンサの容量及び/又は充放電電流量を決定するステップと、前記コンデンサの容量及び/又は前記充放電電流量に基づき、定電流バイアス電圧の算出及び/又は前記コンデンサのレイアウト形状の算出を行なうステップと、前記定電流バイアス電圧の算出及び/又は前記コンデンサのレイアウト形状の算出に基づき前記コンデンサ及び/又は前記定電流バイアス電圧を生成する回路を配置及び/又は修正するステップと、を備えることを特徴とする半導体集積回路の設計手法。前記第1波形整形素子及び前記第2波形整形素子を配置するステップは、互いに同一構成の素子を配置するステップであることを特徴とする請求項12記載の半導体集積回路の設計手法。前記遅延回路は、少なくとも1の前記コンデンサと、当該コンデンサ毎に設けられており前記充放電電流を制御する充放電制御部と、を含むことを特徴とする請求項12又は13に記載の半導体集積回路の設計手法。前記コンデンサの容量及び/又は前記充放電電流量を決定するステップは、前記充放電制御部の数と前記クロック配線の長さに基づく遅延量とに基づき、前記充放電制御部及び前記コンデンサによる1組あたりの遅延量を決定することを特徴とする請求項14に記載の半導体集積回路の設計手法。前記充放電制御部の数KK:正の整数に対し、当該充放電制御部及び前記コンデンサによる1組分の遅延量は、前記クロック配線の長さに基づく遅延量の1/Kとなるように設定されることを特徴とする請求項15に記載の半導体集積回路の設計手法。前記コンデンサの電極は櫛歯形状であり、櫛歯長の変更及び/又は櫛歯数の変更によって容量値の設定が為されることを特徴とする請求項12~16のいずれか1に記載の半導体集積回路の設計手法。複数個の前記データパッドが配置される場合には、複数の前記クロック配線の長さに基づく各遅延量の最大値と最小値との中間の遅延量を夫々のクロック配線の長さに基づく遅延量として前記定電流バイアス電圧の算出及び/又は前記コンデンサのレイアウト形状を算出することにより、前記定電流バイアス電圧を生成する回路及び/又は前記コンデンサを、配置及び/又は修正することを特徴とする請求項12~17のいずれか1に記載の半導体集積回路の設計手法。本願発明は、容易な設計により、小規模な構成でクロックスキューを抑制させることが可能な半導体集積回路、半導体チップ、及び半導体集積回路の設計手法を提供することを目的とする。本発明による半導体集積回路は、クロック信号に同期してデータビットを取り込むラッチ回路を含む半導体集積回路であって、前記データビットの供給元及び前記ラッチ回路のデータ入力端子間に接続された遅延回路と、前記クロック信号の供給元から当該クロック信号を前記ラッチ回路のクロック入力端子に伝送するクロック信号経路と、を有し、前記遅延回路は、前記クロック信号経路中に含まれている前記論理素子の個数と同一数だけ当該論理素子を直列に接続してなる第1遅延部と、前記クロック信号経路中の配線の配線長に対応した配線遅延時間と同一長の遅延時間を有する第2遅延部と、を有する。又、本発明による半導体チップは、クロック信号に同期してデータビットを取り込むラッチ回路を含む半導体チップであって、チップ外周に沿って配置されるデータパッドと、前記チップ外周に沿って配置されるクロックパッドと、前記ラッチ回路と前記クロックパッド間を接続するクロック配線と、前記ラッチ回路と前記データパッド間を接続するデータ配線と、前記ラッチ回路と前記クロックパッド間に接続される第1波形整形素子と、前記ラッチ回路と前記データパッド間に接続される第2波形整形素子と、前記ラッチ回路と前記データパッド間に接続されており、コンデンサへの充放電電流量に対応した遅延量を有する遅延回路と、前記コンデンサの一端へ接続されるグランド配線と、を備え、前記グランド配線は、前記データパッドと前記遅延回路とが形成される間の領域に前記チップ外周の縁に沿う方向へ延在するように配置される。又、本発明による半導体集積回路の設計手法は、クロック信号に同期してデータビットを取り込むラッチ回路を含む半導体集積回路の設計手法であって、データパッド、クロックパッド、クロック配線、データ配線、第1波形整形素子、第2波形整形素子、ラッチ回路、及びコンデンサに供給する充放電電流量に対応した遅延量を有する遅延回路を配置するステップと、前記クロック配線の長さに基づく遅延量に相当する前記コンデンサの容量及び/又は充放電電流量を決定するステップと、前記コンデンサの容量及び/又は前記充放電電流量に基づき、定電流バイアス電圧の算出及び/又は前記コンデンサのレイアウト形状の算出を行なうステップと、前記定電流バイアス電圧の算出及び/又は前記コンデンサのレイアウト形状の算出に基づき前記コンデンサ及び/又は前記定電流バイアス電圧を生成する回路を配置及び/又は修正するステップと、を備える。本発明においては、データビットの供給元とラッチ回路のデータ入力端子との間に、クロック信号の供給元及びラッチ回路のクロック入力端子間のクロック信号経路中に含まれている論理素子の個数と同一数だけ当該論理素子を直列に接続してなる第1遅延部と、クロック信号経路中の配線の配線長に対応した配線遅延時間と同一長の遅延時間を有する第2遅延部と、を備える。かかる第1遅延部により、クロック信号経路中に含まれている論理素子の遅延時間に伴うクロックスキューが抑制され、第2遅延部により、クロック信号経路での配線遅延時間に伴うクロックスキューを抑制する。かかる構成によれば、クロックスキューを低減させる為のクロックツリー構造を考慮した設計、或いはデータビットの供給元及びラッチ回路間のデータ配線長をクロック配線長に合わせ込むような複雑な設計を行うことなく、セットアップタイム及びホールドタイムに対して十分なマージンを確保することが可能となる。従って、クロックスキューを低減させ得るクロックツリーを構築したが故に遅延手段としての論理素子の直列段数が長大となる、或いはデータ配線長がクロック配線長に合わせて長大となることは無いので、これらの設計手法を採用した場合に比して、チップ占有面積を小さくすることが可能となる。本発明においては、クロック信号に同期してデータビットを取り込むラッチ回路のデータ入力端子とデータビットの供給元との間に、以下の如き第1遅延部及び第2遅延部を備えた遅延回路を設ける。第1遅延部は、クロック信号の供給元及びラッチ回路のクロック入力端子間のクロック信号経路中に含まれている論理素子の個数と同一数だけ当該論理素子を直列に接続して構成される。第2遅延部は、クロック信号経路中の配線の配線長に対応した配線遅延時間と同一長の遅延時間を有する。図1は、半導体チップに構築されている回路網の中からデータ取込部の構成を抜粋して示す回路図である。尚、図1に示すデータ取込部は、16ビット分の入力データビットD1~D16各々をクロック信号CLKの立ち上がりエッジタイミングで取り込むものである。図1に示すように、かかるデータ取込部は、インバータ1、インバータ21~216、FF31~FF316、遅延時間設定部4、遅延回路51~516からなる。インバータ1は、半導体チップの外部接続端子であるクロックパッドPCDを介して外部から供給された入力クロック信号CLKの論理レベルを反転させた反転クロック信号CKをクロック配線CLLを介してインバータ21~216の各々に供給する。尚、インバータ1は、入力クロック信号CLKの供給元となるクロックパッドPCDの近傍に配置される。インバータ21~216は、この反転クロック信号CKの論理レベルを反転させたクロック信号をFF31~FF316各々のクロック入力端子に供給する。尚、インバータ21~216は、夫々FF31~FF316各々のクロック入力端子の近傍に配置される。尚、これらインバータ1及び21~216は、クロック信号に対する波形整形機能を伴うものである。遅延回路51~516は、夫々同一の内部構成を有し、図1に示す如くインバータ51及び52と、可変遅延バッファ53とからなる。インバータ51は、半導体チップの外部接続端子であるデータパッドPDから供給された入力データビットDの論理レベルを反転させた反転ビット信号DQを可変遅延バッファ53に供給する。尚、インバータ51は、クロック信号経路中に含まれる上記インバータ1と同一の処理時間以降、遅延時間と称するを有するものであり、入力データビットDの供給元となるデータパッドPDの近傍に配置される。可変遅延バッファ53は、かかる反転ビット信号DQを遅延させた遅延反転ビット信号DDQをインバータ52に供給する。尚、可変遅延バッファ53では、遅延時間設定部4から供給された遅延制御電圧としての定電流バイアス電圧CP及びCNに応じて、反転ビット信号DQを遅延させる際の遅延量が変更される。インバータ52は、可変遅延バッファ53から供給された遅延反転ビット信号DDQの論理レベルを反転させたものを遅延データビットDDとしてFF3のデータ入力端子に供給する。尚、インバータ52は、クロック信号経路中に含まれる上記インバータ2と略同一の遅延時間を有するものである。例えば、インバータ2及び52の各々は、互いに同一のプロセスを用いて同一の素子サイズにて形成されている。これにより、製造プロセスのバラツキに起因する誤差を許容することができる。ラッチ回路としてのFF31~FF316の各々は、夫々に対応した遅延回路51~516から供給された遅延データビットDD1~DD16を、インバータ21~216を介して供給されたクロック信号の立ち上がりエッジタイミング毎に取り込み、これを取込データSD1~SD16として送出する。遅延時間設定部4は、遅延回路51~516各々の遅延時間を個別に調整する遅延時間制御電圧として定電流バイアス電圧CP1~CP16及びCN1~CN16を生成し、遅延回路51~516各々の可変遅延バッファ53に供給する。すなわち、遅延時間設定部4は、定電流バイアス電圧CP1及びCN1を遅延回路51の可変遅延バッファ53に供給し、定電流バイアス電圧CP2及びCN2を遅延回路52の可変遅延バッファ53に供給し、定電流バイアス電圧CP3及びCN3を遅延回路53の可変遅延バッファ53に供給する。尚、遅延時間設定部4が生成すべき定電流バイアス電圧CP1~CP16及びCN1~CN16各々の値は、予め設計段階におけるチップレイアウト処理後述するにより、夫々個別に設定されている。すなわち、かかるチップレイアウト処理により、先ず、クロック配線CLLによる配線長に対応した、配線抵抗及び寄生容量に起因する遅延時間配線遅延時間と称するをFF31~FF316の各々毎に算出する。そして、各FF3毎に算出された遅延時間に対応した定電流バイアス電圧CP1~CP16CN1~CN16を生成させるべく遅延時間設定部4の設定を行うのである。尚、遅延時間設定部4としては、生成すべき定電流バイアス電圧CP1~CP16及びCN1~CN16各々を、外部供給された制御信号によって任意に設定可能となる構成を採用しても良い。図2は、可変遅延バッファ53の内部構成を示す図である。図2に示すように、可変遅延バッファ53は、可変遅延インバータIV1及びIV2、コンデンサC1及びC2から構成される。可変遅延インバータIV1は、pチャネルMOSmetaloxidesemiconductor型のFETFieldeffecttransistorであるトランジスタP1及びP2と、nチャネルMOS型のFETであるトランジスタN1及びN2とからなる。トランジスタP1のゲート端子には、定電流バイアス電圧CPが供給されており、そのソース端子には電源電位VDDが印加されており、そのドレイン端子はトランジスタP2のソース端子に接続されている。トランジスタP1は、定電流バイアス電圧CPに応じた電流を生成しこれをそのドレイン端子を介してトランジスタP2のソース端子に送出する。トランジスタP2のゲート端子には、インバータ51から送出された反転ビット信号DQが印加されており、そのドレイン端子はラインL1に接続されている。トランジスタP2は、反転ビット信号DQが論理レベル1に対応したレベルである場合にはオフ状態となる一方、反転ビット信号DQが論理レベル0に対応したレベルである場合にはオン状態となって、上記トランジスタP1のドレイン端子及びラインL1間を接続する。すなわち、トランジスタP2がオン状態にある場合には、論理レベル1に対応した電源電位VDDがラインL1に印加される。トランジスタN2のゲート端子には定電流バイアス電圧CNが供給されており、そのソース端子には接地電位GNDが印加されており、そのドレイン端子はトランジスタN1のソース端子に接続されている。トランジスタN2には、定電流バイアス電圧CNに応じた電流が流れ込みこれをソース端子を介して出力する。トランジスタN1のゲート端子には、インバータ51から送出された反転ビット信号DQが印加されており、そのドレイン端子はラインL1に接続されている。トランジスタN1は、反転ビット信号DQが論理レベル0に対応したレベルである場合にはオフ状態となる一方、反転ビット信号DQが論理レベル1に対応したレベルである場合にはオン状態となって、上記トランジスタN2のドレイン端子及びラインL1間を接続する。すなわち、トランジスタN2がオン状態にある場合には、論理レベル0に対応した接地電位GNDがラインL1に印加される。ラインL1には、コンデンサC1の一端が接続されており、このコンデンサC1の他端には接地電位GNDが固定供給されている。かかる構成により、可変遅延インバータIV1は、上記反転ビット信号DQの論理レベルを反転した信号をラインL1に送出する。この際、定電流バイアス電圧CP及びCNに応じた電流がトランジスタP1及びP2、又はN2及びN1を介してラインL1に流れ、ラインL1に接続されているコンデンサC1を充電又は放電する。つまり、可変遅延インバータIV1は、供給された信号の論理反転を行うと共に、コンデンサC1の充放電を制御する充放電制御部として動作するのである。ここで、定電流バイアス電圧CP及びCNに応じてラインL1上に流れる電流量が小なるほどコンデンサC1の充放電時間が長くなり、その充放電時間の分だけ、ラインL1に送出された信号の立ち上がりエッジ部及び立ち下がりエッジ部に遅延が生じる。よって、可変遅延インバータIV1によってラインL1上に送出された、上記反転ビット信号DQの論理レベルを反転した信号は、この充放電時間に対応した遅延時間を経た後、ビット信号BSとして次段の可変遅延インバータIV2に供給される。尚、可変遅延インバータIV1には、これら定電流バイアス電圧CP及びCNとして、前述した如きクロック配線CLLによる配線遅延時間の1/2の遅延時間に対応した値が供給されている。このように、可変遅延インバータIV1及びコンデンサC1は、反転ビット信号DQが供給されると、この反転ビット信号DQの論理レベルを反転させた信号を、クロック配線CLLによる配線遅延時間の1/2の遅延時間だけ遅延させたものをビット信号BSとして次段の可変遅延インバータIV2に供給する。可変遅延インバータIV2は、pチャネルMOS型のFETであるトランジスタP3及びP4と、nチャネルMOS型のFETであるトランジスタN3及びN4とからなる。トランジスタP3のゲート端子には、定電流バイアスとして定電流バイアス電圧CPが供給されており、そのソース端子には電源電位VDDが印加されており、そのドレイン端子はトランジスタP4のソース端子に接続されている。トランジスタP3は、定電流バイアス電圧CPに応じた電流を生成しこれをそのドレイン端子を介してトランジスタP4のソース端子に送出する。トランジスタP4のゲート端子には、可変遅延インバータIV2から供給された上記ビット信号BSが印加されており、そのドレイン端子はラインL2に接続されている。トランジスタP4は、ビット信号BSが論理レベル1に対応したレベルである場合にはオフ状態となる一方、ビット信号BSが論理レベル0に対応したレベルである場合にはオン状態となって、上記トランジスタP3のドレイン端子及びラインL2間を接続する。すなわち、トランジスタP4がオン状態にある場合には、論理レベル1に対応した電源電位VDDがラインL2に印加される。トランジスタN4のゲート端子には定電流バイアス電圧CNが供給されており、そのソース端子には接地電位GNDが印加されており、そのドレイン端子はトランジスタN3のソース端子に接続されている。トランジスタN4には、定電流バイアス電圧CNに応じた電流が流れ込みこれをそのソース端子から送出する。トランジスタN3のゲート端子には、可変遅延インバータIV2から供給された上記ビット信号BSが印加されている。トランジスタN3のドレイン端子はラインL2に接続されている。トランジスタN3は、上記ビット信号BSが論理レベル0に対応したレベルである場合にはオフ状態となる一方、ビット信号BSが論理レベル1に対応したレベルである場合にはオン状態となって、上記トランジスタN4のドレイン端子及びラインL2間を接続する。すなわち、トランジスタN4がオン状態にある場合には、論理レベル0に対応した接地電位GNDがラインL2に印加される。ラインL1には、コンデンサC2の一端が接続されており、このコンデンサC2の他端には接地電位GNDが固定供給されている。かかる構成により、可変遅延インバータIV2は、上記ビット信号BSの論理レベルを反転した信号をラインL2に送出する。この際、定電流バイアス電圧CP及びCNに応じた電流がトランジスタP3及びP4、又はN3及びN4を介してラインL2に流れ、ラインL2に接続されているコンデンサC2を充電又は放電する。つまり、可変遅延インバータIV2は、供給された信号の論理反転を行うと共に、コンデンサC2の充放電を制御する充放電制御部として動作するのである。ここで、定電流バイアス電圧CP及びCNに応じてラインL2上に流れる電流量が小なるほどコンデンサC2の充放電時間が長くなり、その充放電時間の分だけ、ラインL2に送出された信号の立ち上がりエッジ部及び立ち下がりエッジ部に遅延が生じる。よって、可変遅延インバータIV2によってラインL2上に送出された、ビット信号BSの論理レベルを反転した信号は、この充放電時間に対応した遅延時間を経た後、上記遅延反転ビット信号DDQとして次段のインバータ52に供給される。尚、可変遅延インバータIV2には、これら定電流バイアス電圧CP及びCNとして、前述した如きクロック配線CLLによる配線遅延時間の1/2の遅延時間に対応した値が供給されている。このように、可変遅延インバータIV2及びコンデンサC2は、ビット信号BSが供給されると、このビット信号BSの論理レベルを反転させた信号を、クロック配線CLLによる配線遅延時間の1/2の遅延時間だけ遅延させたものを遅延反転ビット信号DDQとして次段のインバータ52に供給する第2遅延部となる。尚、上記コンデンサC1及びC2の各々は、クロック配線CLLと同一の配線材からなると共に、互いに同一層に形成された配線からなる複数の電極を平行に配置することによって得られるフリンジ容量を利用して構築されている。図3は、コンデンサC1及びC2各々の構造を上面側から眺めた正面図である。図3に示すように、コンデンサC1及びC2の各々は、接地電位GNDを供給する為の帯状のグランド金属配線GLと、グランド金属配線GLに接続されておりこのグランド金属配線GLと交叉する方向に夫々伸長する複数の第1金属配線ML1からなる櫛歯形状の第1電極と、互いに隣接する第1金属配線ML1同士の間に1つずつ配置された複数の第2金属配線ML2からなる櫛歯形状の第2電極と、第2金属配線ML2各々の一端を共通に接続する金属配線PLと、からなる。この際、第1金属配線ML1及び第2金属配線ML2は共にクロック配線CLLと同一の配線材であり、図3に示す如く、半導体チップ上において互いに平行に配置されている。また、図3に示されるコンデンサC1の金属配線PLが図2に示されるラインL1となり、コンデンサC2の金属配線PLがラインL2となる。尚、上記した櫛歯形状の第1電極及び第2電極は、互いに半導体チップの同一層に形成されている。図3に示す構成によれば、第1金属配線ML1及び第2金属配線ML2間のフリンジ容量がコンデンサC1C2としての容量となる。すなわち、第1電極として形成される第1金属配線ML1、及び第2電極として形成される第2金属配線ML2各々の配線長、或いは本数を制御することにより、その容量を変更して遅延時間の変更を行うことが可能となる。そこで、後述するようにチップレイアウト処理において、可変遅延インバータIV1IV2及びコンデンサC1C2の1組で、クロック配線CLLによる配線遅延時間の1/2の遅延時間を有する遅延手段となるように、第1金属配線ML1及び第2金属配線ML2の配線長、或いは本数が設定されている。尚、上述した如く、コンデンサC1及びC2は、クロック配線CLLと同一の配線材を用いて構築されているので、クロック配線CLLの製造上のバラツキに伴う配線遅延量のズレ分が、このコンデンサC1及びC2による遅延量にも同様に反映される。これにより、実際に製造された製品段階において精度良くクロックスキューの相殺を行うことが可能となる。可変遅延バッファ53は、上記した如き可変遅延インバータIV1及びコンデンサC1と、可変遅延インバータIV2及びコンデンサC2との2段分の遅延手段により、インバータ51から供給された反転ビット信号DQを、クロック配線CLLによる配線遅延時間分だけ遅延させたものを遅延反転ビット信号DDQとしてインバータ52に供給する。例えば、遅延回路51に含まれる可変遅延バッファ53は、反転ビット信号DQが供給されると、これを、図1に示す如きインバータ1及び21間のクロック配線CLLによる配線遅延時間の分だけ遅延させたものを遅延反転ビット信号DDQとして、次段のインバータ52に供給する。また、遅延回路516に含まれる可変遅延バッファ53は、反転ビット信号DQが供給されると、これを、図1に示す如きインバータ1及び216間のクロック配線CLLによる配線遅延時間分だけ遅延させたものを遅延反転ビット信号DDQとして、次段のインバータ52に供給する。以上の如く、遅延回路51~516の各々には、クロックパッドPCD及び各FF3間のクロック信号経路中に含まれている論理素子インバータ1、2の遅延時間に伴うクロックスキュー分を相殺すべく、このクロック信号経路中に含まれる論理素子と同一数だけこの論理素子と同一の論理素子インバータ51、52が直列に接続されてなる第1遅延部が含まれている。更に、遅延回路51~516各々には、FF31~316の各々にクロック信号を伝送するクロック配線CLLによる配線遅延時間に伴うクロックスキュー分を相殺すべく、第2の遅延部として可変遅延バッファ53が設けられている。よって、このような遅延回路51~516を備えた図1に示す如きデータ取込部によれば、例えFF31~316の各々毎にクロック配線長が異なっていても、クロックスキューを生じさせることなくFF31~316各々において入力データビットD1~D16の取り込みが為されるようになる。また、かかる構成によれば、クロック信号経路を設計するにあたり、波形整形用素子用の論理素子インバータ1、2だけをクロック信号経路に設ければよいので、クロックスキューの発生を抑制する為のクロックツリーを構築する処理を行うものに比して、設計が容易化される。更に、クロック配線CLLの配線長が長くなったが故に配線遅延時間が大幅に大となる場合にも、図2に示す如き構成を有する可変遅延バッファ53だけで各種の配線遅延時間を相殺することができるので、複数のインバータを配線遅延時間の分だけ直列に接続した構成を採用する場合に比して、チップ占有面積を小さくすることが可能となる。このように、図1に示すデータ取込部によれば、クロックスキューを低減させる為のクロックツリー構造を考慮した設計、或いはデータパッド及びFF3間のデータ配線長をクロック配線長に合わせ込むような設計の如き複雑な設計を行うことなく、セットアップタイム及びホールドタイムに対して十分なマージンを確保することが可能となる。従って、クロックスキューを低減させ得るクロックツリーを構築したが故に遅延手段としての論理素子の直列段数が長大となる、或いはデータ配線長がクロック配線長に合わせて長大となることは無いので、これらの設計手法を採用した場合に比して、チップ占有面積を小さくすることが可能となる。次に、LSI設計支援装置によって為される上記データ取込部に対するチップレイアウト処理について、図4に示すチップレイアウトフローに従って説明する。先ず、LSI設計支援装置は、図1に示すデータ取込部の回路図データに基づき、入力データビットD1~D16各々に対応したデータパッドPD、及び入力クロック信号CLKに対応したクロックパッドPCD各々の半導体チップ上における配置位置を設定するステップS1。すなわち、LSI設計支援装置は、図5に示すように、入力データビットD1~D16各々に対応したデータパッドPDを半導体チップの外周に沿って連続して配置し、その中央の位置、つまり入力データビットD8に対応したデータパッドPDと、入力データビットD9に対応したデータパッドPDとの間に、入力クロック信号CLKに対応したクロックパッドPCDを半導体チップの外周に沿って配置する。尚、クロックパッドPCDを配置する位置は、必ずしも入力データビットD1~D16各々に対応して連続配置されたデータパッドPD群の中央の位置である必要はなく、例えば図6に示すように、入力データビットD6に対応したデータパッドPDと、入力データビットD7に対応したデータパッドPDとの間に配置するようにしても良い。要するに、クロック信号の供給元となるクロックパッドPCDが、入力データビットの供給元となるデータパッドPDに挟まれた形態で半導体チップ上に配置されていれば良いのである。このようなデータパッドPD及びクロックパッドPCDの配置により、最もクロック配線長が長くなるクロック信号経路での配線長を短くすることができるので、最大クロックスキュー量に対する低減が図られる。次に、LSI設計支援装置は、図7に示すように、入力データビットD1~D16各々に対応したデータパッドPDの近傍に、夫々に対応した遅延回路51~516及びFF31~316を配置し、クロックパッドPCDの近傍にインバータ1を配置し、FF31~316各々の近傍にインバータ21~216を配置し、更に、遅延時間設定部4を配置すべき設定を行うステップS2。次に、LSI設計支援装置は、図7に示す如く、データパッドPD、遅延回路5及びFF3間を接続し、遅延時間設定部4及び遅延回路5間を接続し、クロックパッドPCD及びインバータ1間を接続し、各FF31~316及びインバータ21~216間を接続し、インバータ1及びインバータ21~216各々間をクロック配線CLLにて接続すべき配線パターンを設定するステップS3。次に、LSI設計支援装置は、FF31~316の各々毎にクロック配線CLLによる配線長を測定し、FF31~316毎の各配線長に対応した、寄生容量及び抵抗に基づく配線遅延時間HDT1~HDT16を求めるステップS4。次に、LSI設計支援装置は、上記した配線遅延時間HDT1~HDT16の各々毎に、その配線遅延時間HDTの1/2の遅延時間に対応した定電流バイアス電圧CP1~CP16及びCN1~CN16を算出するステップS5。次に、LSI設計支援装置は、ステップS5で算出された定電流バイアス電圧CP1~CP16及びCN1~CN16を生成させるべく、遅延時間設定部4の素子構築を行うステップS6。例えば、LSI設計支援装置は、遅延時間設定部4として、定電流バイアス電圧CP1~CP16及びCN1~CN16を夫々出力するMOS構造のトランジスタを構築する。又、LSI設計支援装置は、遅延時間設定部4を、夫々異なる電圧値からなる複数の定電流バイアス電圧を生成するバイアス電圧生成回路と、これら複数の定電流バイアス電圧の内から1つを選択しこれを定電流バイアス電圧CPCNとして出力する16系統のマルチプレクサとで形成する。この際、LSI設計支援装置は、上記ステップS5で算出した定電流バイアス電圧を固定選択させるべく各マルチプレクサのレイアウトの修正を行う。次に、LSI設計支援装置は、上記した配線遅延時間HDT1~HDT16の各々毎に算出した配線遅延時間HDTの1/2の遅延時間に基づき、遅延回路51~516各々に設けられている可変遅延バッファ53のコンデンサC1及びC2の素子構築を行うステップS7。すなわち、LSI設計支援装置は、上記した定電流バイアス電圧CP及びCNが可変遅延インバータIV1IV2に供給された場合に、1組の可変遅延インバータIV及びコンデンサCが、この[HDT/2]の遅延時間を有する遅延手段となるように、図3に示す如き、第1金属配線ML1及び第2金属配線ML2の配線長、或いは本数を設定する。或いは、予め初期設定されている第1金属配線ML1及び第2金属配線ML2の配線長、或いは本数を、定電流バイアス電圧CP及びCNに応じて修正するようにしても良い。尚、データパッドPD各々の近傍には図7に示す如きグランド金属配線GLが形成されており、このグランド金属配線GLに沿って図3に示すようにコンデンサC1及びC2が形成される。以上の如き、チップレイアウト処理により、例えFF31~316の各々毎にクロック配線長が異なっていても、図1に示す如きクロックスキューを生じさせることがないクロック同期型のデータ取込部が構築される。尚、上記実施例においては、FF31~316毎の配線遅延時間HDT1~HDT16に基づき、遅延回路51~516各々の可変遅延バッファ53の遅延時間を個別に調整することによりクロックスキューを略0にしている。しかしながら、FF31~316各々のホールドタイム及びセットアップタイムが規定の範囲内に収まるならば、配線遅延時間HDT1~HDT16の内の1つだけを用いて、遅延回路51~516各々の可変遅延バッファ53の遅延時間を全て同一値に調整するようにしても良い。図8は、かかる点に鑑みて為された図1に示す如きデータ取込部の他の一例を示す図である。尚、図8に示す構成においては、図7に示される遅延時間設定部4に代わり遅延時間設定部40を採用し、遅延回路51~516各々の可変遅延バッファ53に対して共通の定電流バイアス電圧CP及びCNが供給される点を除く他の構成は、図7に示すものと同一である。この際、遅延時間設定部40は、遅延回路51~516各々に対する遅延量に対応した定電流バイアス電圧CP及びCNを生成し、遅延回路51~516各々の可変遅延バッファ53に供給する。ここで、図8に示す構成を採用する場合、LSI設計支援装置は、図4に代わり図9に示すチップレイアウトフローに従って、このデータ取込部のチップレイアウト処理を実行する。先ず、LSI設計支援装置は、図8に示すデータ取込部の回路図データに基づき、図5又は図6に示すように、入力データビットD1~D16各々に対応したデータパッドPD、及び入力クロック信号CLKに対応したクロックパッドPCD各々のチップ上における配置位置を設定するステップS11。次に、LSI設計支援装置は、図10に示すように、入力データビットD1~D16各々に対応したデータパッドPDの近傍に、夫々に対応した遅延回路51~516及びFF31~316を配置し、クロックパッドPCDの近傍にインバータ1を配置し、FF31~316各々の近傍にインバータ21~216を配置し、更に、遅延時間設定部40を配置すべき設定を行うステップS12。次に、LSI設計支援装置は、図10に示す如く、データパッドPD、遅延回路5及びFF3間を接続し、遅延時間設定部40及び遅延回路5間を接続し、クロックパッドPCD及びインバータ1間を接続し、各FF31~316及びインバータ21~216間を接続し、インバータ1及びインバータ21~216各々間をクロック配線CLLにて接続すべき配線パターンを設定するステップS13。次に、LSI設計支援装置は、FF31~316各々毎のクロック配線CLLによる配線長を測定し、各配線長の中間の配線長に対応した、寄生容量及び抵抗に基づく配線遅延時間HDTを求めるステップS14。次に、LSI設計支援装置は、上記した配線遅延時間HDTの1/2の遅延時間に対応した定電流バイアス電圧CP及びCNを算出するステップS15。次に、LSI設計支援装置は、ステップS15で算出された定電流バイアス電圧CP及びCNを生成させるべく、遅延時間設定部40の素子構築を行うステップS16。例えば、遅延時間設定部40を、夫々異なる電圧値からなる複数の定電流バイアス電圧を生成するバイアス電圧生成回路と、これら複数の定電流バイアス電圧の内から1つを選択しこれを定電流バイアス電圧CP及びCNとして出力するマルチプレクサとで形成する。この際、LSI設計支援装置は、上記ステップS15で算出した定電流バイアス電圧を固定選択させるべくマルチプレクサのレイアウトを修正する。次に、LSI設計支援装置は、上記した配線遅延時間HDTの1/2の遅延時間を算出し、夫々が、この[HDT/2]の遅延時間を有する遅延手段となるように、遅延回路51~516各々に設けられている可変遅延バッファ53のコンデンサC1及びC2各々の素子構築を行うステップS17。すなわち、LSI設計支援装置は、上記した定電流バイアス電圧CP及びCNが可変遅延インバータIV1IV2に供給された場合に、1組の可変遅延インバータIV及びコンデンサCが、この[HDT/2]の遅延時間を有する遅延手段となるように、図3に示す如き、各々の第1金属配線ML1及び第2金属配線ML2の配線長、或いは本数を設定する。或いは、予め初期設定されている第1金属配線ML1及び第2金属配線ML2の配線長、或いは本数を、定電流バイアス電圧CP及びCNに応じて修正するようにしても良い。図9に示すチップレイアウト処理によれば、全ての遅延回路51~516は、クロック配線長が最大となるクロック信号経路での配線遅延時間と、配線長が最小となるクロック信号経路での配線遅延時間との中間の遅延時間を有する遅延手段となる。かかる構成によれば、例えFF31~316の各々毎にクロック配線長が異なっていても、各FF3は、動作保証内のホールドタイム及びセットアップタイムにて、クロック信号に応じたデータ取り込みを行うことが可能となる。この際、図8に示す構成を採用すれば、定電流バイアス電圧CP及びCNを遅延回路51~516に伝送する為の配線が2本だけとなるので、図1及び図7に示す如き、定電流バイアス電圧CP1~CP16及びCN1~CN16を伝送する為の配線が32本必要となる構成を採用した場合に比して、占有するチップ面積を小さくすることが可能となる。尚、図8及び図10に示す構成では、クロック配線CLLの配線長が最大となるFF31及びFF316各々と、クロック配線CLLの配線長が最小となるFF38及びFF39各々とでは、クロックスキューの量が異なることになる。そこで、この配線長の違いによるスキュー分を相殺するように、遅延回路5及びFF3の間、並びに、インバータ2及びFF3の間に遅延素子を挿入するようにしても良い。図11は、かかる点に鑑みて為された、図10に示す構成の変形例を示す図である。図11に示す構成では、遅延素子DL1~DL7を遅延回路52~58及びFF32~38間に夫々挿入し、遅延素子DL11~DL17を遅延回路515~59及びFF315~39間に夫々挿入する。更に、遅延素子DLC1~DLC7をインバータ22~28及びFF32~38間に夫々挿入し、遅延素子DLC11~DLC17をインバータ215~29及びFF315~39間に夫々挿入する。尚、クロック配線CLLの配線長が最大となるFF31及びFF316に対しては、このような遅延素子を挿入しない。ここで、遅延素子DL1及びDLC1の各々は、インバータ1及び21間のクロック配線CLLによる配線遅延時間である最大配線遅延時間と、インバータ1及び22間のクロック配線CLLによる配線遅延時間との時間差に対応した遅延時間を有する遅延素子である。また、遅延素子DL2及びDLC2の各々は、上記した最大配線遅延時間と、インバータ1及び23間のクロック配線CLLによる配線遅延時間との時間差に対応した遅延時間を有する遅延素子である。また、遅延素子DL3及びDLC3の各々は、上記した最大配線遅延時間と、インバータ1及び24間のクロック配線CLLによる配線遅延時間との時間差に対応した遅延時間を有する遅延素子である。また、遅延素子DL11及びDLC11の各々は、インバータ1及び216間のクロック配線CLLによる配線遅延時間、つまり最大配線遅延時間と、インバータ1及び215間のクロック配線CLLによる配線遅延時間との時間差に対応した遅延時間を有する遅延素子である。また、遅延素子DL12及びDLC12の各々は、上記した最大配線遅延時間と、インバータ1及び214間のクロック配線CLLによる配線遅延時間との時間差に対応した遅延時間を有する遅延素子である。また、遅延素子DL13及びDLC13の各々は、上記した最大配線遅延時間と、インバータ1及び213間のクロック配線CLLによる配線遅延時間との時間差に対応した遅延時間を有する遅延素子である。尚、これら遅延素子DL1~DL7、DLC1~DLC7、DL11~DL17、DLC11~DLC17としては、インバータ、オアゲート、アンドゲートの如き論理素子を直列に接続することにより、該当する遅延量を得るようにしたものでも良い。図11に示される構成によれば、全てのFF31~316のクロックスキューを略0にすることが可能となるので、図10に示される構成に比してホールドタイム及びセットアップタイムに対するマージンを高めることができる。尚、図2に示される可変遅延バッファ53においては、配線遅延時間に対応した遅延時間を得るべく可変遅延インバータIV1及びコンデンサC1にてその配線遅延時間の50分の遅延を担い、可変遅延インバータIV2及びコンデンサC2にて残りの50分の遅延を担うようにしているが、その配分は50に限定されない。要するに、可変遅延インバータIV1及びコンデンサC1に上記した配線遅延時間のNNは正の実数の遅延時間を割り当て、可変遅延インバータIV2及びコンデンサC2に配線遅延時間の100-Nの遅延時間を割り当てるようにすれば良いのである。また、図2に示す可変遅延バッファ53では、データの立ち上がりエッジ部及び立ち下がりエッジ部の双方においてその遅延時間を同一とする為、2つの可変遅延インバータIV1及びIV2を直列に接続するようにしているが、1つ或いは3個以上の可変遅延インバータIVを直列に接続した構成を採用しても良い。この際、充放電制御部としての可変遅延インバータIVの数KK:正の整数に対し、充放電制御部IV及びコンデンサCによる1組分の遅延量は、クロック配線長に基づく遅延量の1/Kとする。また、上記実施例においては、データパッドPDを入力データビットD1~D16の供給元としているが、前段のラッチ回路フリップフロップを供給元としても良い。また、図1又は図8に示される遅延回路5では、可変遅延バッファ53の前段にインバータ51、可変遅延バッファ53の後段にインバータ52を接続するようにしているが、これらインバータ51、可変遅延バッファ53及びインバータ52の配列順は、かかる形態に限定されるものではない。例えば、インバータ51及び52を直接接続し、その前段に可変遅延バッファ53を設けるようにしても良く、又、インバータ51及び52を直接接続し、その後段に可変遅延バッファ53を設けるようにしても良い。