"x、yおよびz方向を有する直交座標により、z方向に積み重ねられた複数の平行なプレーンで画定される3次元パターンを成して配置された記憶素子を備えるメモリであって、複数のプレーンを貫通してz方向に延びる、x方向の行およびy方向の列の2次元矩形アレイを成して配置された複数の第1の導電線であって、第1の導電線の第1のセットおよび第2のセットに分割される複数の第1の導電線と、個々のプレーンにおいてx方向に延び、個々のプレーン内で複数の第1の導電線の間にあってy方向に間隔を置くと共に複数の第1の導電線から離されている複数の第2の導電線であって、前記第1および第2の導電線は個々のプレーンにおいて複数の位置で互いに隣接して交差する複数の第2の導電線と、複数の位置のうちの第1のセットにおいて前記第1のセットの第1の導電線および第2の導電線の間にその交差箇所に隣接してそれぞれ接続された複数の不揮発性の再プログラム可能な記憶素子と、複数の位置のうちの第2のセットにおいて前記第2のセットの第1の導電線および第2の導電線の間にその交差箇所に隣接してそれぞれ接続された複数のコネクタと、第3の導電線の第1および第2のグループに分割される複数の第3の導電線と、x方向の選択された行の第1の導電線を第1のセットの第3の導電線へスイッチングするように構成される第1のグループの選択デバイスと、複数の第2の導電線のうちの選択されたセットを第3の導電線のうちのそれぞれの第2のセットへスイッチングするように構成される第2のグループの選択デバイスと、をさらに備えるメモリ。請求項1記載のメモリにおいて、各々の隣接する対の第2の導電線は、x方向の対応する行の第1の導電線の周りにもっぱらx方向の対応する行の第1の導電線と協同するべく配置されるメモリ。請求項1記載のメモリにおいて、複数のプレーンの全てにおいて複数の第2の導電線のうちの選択されたセットは、第1の導電線の選択された行の周りに配置されている前記第2の導電線の隣接する対を含むメモリ。請求項1記載のメモリにおいて、前記第3の導電線は、y方向に延び、前記選択デバイスは、前記第1の導電線のうちのx方向に整列しているものを、複数の第3の導電線のうちの選択されたものと接続可能にするように構成され、x方向に整列している複数の第1の導電線と前記第3の導電線のうちの異なるものとの接続を可能にするために複数の制御線がx方向に延びて、x方向に整列している複数の前記選択デバイスとそれぞれ接続されるメモリ。請求項1記載のメモリにおいて、複数の選択デバイスおよび複数の第3の導電線は半導体基板内に形成され、複数のプレーンは前記半導体基板の上にスタックとして形成されるメモリ。請求項5記載のメモリにおいて、それぞれの第3の導電線は、x-y平面内でx方向の第1の導電線の隣接する列同士の間に各々位置するメモリ。請求項6記載のメモリにおいて、前記選択デバイスは、x-y平面内で第1の導電線の2次元アレイと整列するソース端子およびドレイン端子を各々有するメモリ。請求項7記載のメモリにおいて、各選択デバイスのソース端子およびドレイン端子は、y方向に整列するメモリ。請求項7記載のメモリにおいて、各選択デバイスのソース端子およびドレイン端子は、x-y平面内で斜めに整列するメモリ。請求項8~9のいずれかに記載のメモリにおいて、1行の第1の導電線が2行の隣接する選択デバイスによって前記第3の導電線のうちの異なるものに同時にスイッチングされるメモリ。請求項5記載のメモリにおいて、個々の第3の導電線は、x-y平面内でx方向において第1の導電線の列と一致して各々位置するメモリ。請求項11記載のメモリにおいて、各選択デバイスのソース端子およびドレイン端子は、y方向に整列するメモリ。請求項1記載のメモリにおいて、複数の選択デバイスは、半導体基板内に形成され、複数のプレーンは、前記半導体基板の上にスタックとして形成され、複数の第3の導電線は、前記スタックの上に形成されるメモリ。請求項13記載のメモリにおいて、個々の選択デバイスおよびそれぞれの第3の導電線の間で前記スタックを貫通する垂直相互接続導電線をさらに備えるメモリ。請求項1記載のメモリにおいて、個々の記憶素子は、前記記憶素子がその間に接続されている前記第1および第2の導電線を通して加えられた電気的刺激に応答して自分のコンダクタンスのレベルを少なくとも第1および第2の安定レベルの間で可逆的に変化させる材料を含むことにより特徴付けられるメモリ。再プログラム可能な不揮発性メモリシステムを操作する方法であって、x、yおよびz方向を有する直交座標により画定される記憶素子の3次元パターンを含む少なくとも1つの集積回路を利用するステップであって、前記集積回路は、半導体基板の上にz方向に積み重ねられた複数の平行なプレーンと、複数のプレーンを貫通してz方向に延びる、x方向の行およびy方向の列の2次元矩形アレイを成して配置された複数の第1の導電線であって、ローカルビット線として作用する第1の導電線の第1のセットおよび第1の導電線の第2のセットに分割される複数の第1の導電線と、個々のプレーンにおいてx方向に延び、個々のプレーン内で複数の第1の導電線の間にあってy方向に間隔を置くと共に複数の第1の導電線から離される複数の第2の導電線であって、複数の第2の導電線はワード線として作用し、前記第1および第2の導電線は個々のプレーンにおいて複数の位置で互いに隣接して交差する複数の第2の導電線と、複数の位置のうちの第1のセットにおいて前記ワード線およびローカルビット線の間にその交差箇所に隣接してそれぞれ接続された複数の不揮発性の再プログラム可能な記憶素子と、複数の位置のうちの第2のセットにおいて前記第2のセットの第1の導電線およびワード線の間にその交差箇所に隣接してそれぞれ接続された複数のコネクタと、第3の導電線の第1および第2のグループに分割される複数の第3の導電線と、x方向の選択された行のローカルビット線を選択制御信号に応答して前記第1のセットの第3の導電線へスイッチングするように構成される第1のグループの選択デバイスと、複数の第2の導電線のうちの選択された第2のセットを選択制御信号に応答して第3の導電線のうちのそれぞれの第2のセットへスイッチングし、これにより選択されたワード線を第3の導電線のそれぞれの第2のセットへスイッチングするように構成される第2のグループの選択デバイスと、をさらに備えるものである、利用するステップと、選択された行のローカルビット線を第1のセットの第3の導電線のうちの個々の1つに接続すると共に選択されたワード線を第2のセットの第3の導電線のうちの個々の1つに接続するために選択制御信号を前記第1および第2のグループの選択デバイスに加えるステップと、複数の記憶素子のうちの選択された1つ以上を、複数の記憶素子のうちの選択され1つ以上がその間に操作可能に接続されている前記第1および第2のセットの第3の導電線のうちの個々の1つを通して第1および第2の刺激のうちの1つを加えることによって、複数の記憶素子のうちの選択された1つ以上の少なくとも第1および第2の状態の間で同時に変化させるステップと、を含む方法。請求項16記載の方法において、前記第2の導電線の各々の隣接する対は、x方向の対応する行の第1の導電線の周りにもっぱらx方向の対応する行の第1の導電線と協同するべく配置される方法。請求項16記載の方法において、複数のプレーンの全てにおいて複数の第2の導電線のうちの選択されたセットは、第1の導電線の選択された行の周りに配置されている前記第2の導電線の隣接する対を含む方法。請求項16記載の方法において、前記第3の導電線は、y方向に延び、前記選択デバイスは、前記第1の導電線のうちのx方向に整列しているものを、複数の第3の導電線のうちの選択されたものと接続可能にするように構成され、x方向に整列している複数の第1の導電線と前記第3の導電線のうちの異なるものとの接続を可能にするために複数の制御線がx方向に延びて、x方向に整列している複数の前記選択デバイスとそれぞれ接続される方法。請求項16記載の方法において、複数の選択デバイスおよび複数の第3の導電線は半導体基板内に形成され、複数のプレーンは前記半導体基板の上にスタックとして形成される方法。請求項20記載の方法において、個々の第3の導電線はそれぞれ、x-y平面内でx方向の第1の導電線の隣接する列同士の間に位置する方法。請求項21記載の方法において、前記選択デバイスは、x-y平面内で第1の導電線の2次元アレイと整列するソース端子およびドレイン端子を各々有する方法。請求項22記載の方法において、各選択デバイスのソース端子およびドレイン端子は、y方向に整列する方法。請求項22記載の方法において、各選択デバイスのソース端子およびドレイン端子は、x-y平面内で斜めに整列する方法。請求項23~24のいずれかに記載の方法において、1行の第1の導電線が2行の隣接する選択デバイスによって前記第3の導電線のうちの異なるものに同時にスイッチングされる方法。請求項20記載の方法において、個々の第3の導電線は、x-y平面内でx方向において第1の導電線の列と一致して各々位置する方法。請求項26記載の方法において、各選択デバイスのソース端子およびドレイン端子は、y方向に整列する方法。請求項16記載の方法において、複数の選択デバイスは、半導体基板内に形成され、複数のプレーンは、前記半導体基板の上にスタックとして形成され、複数の第3の導電線は、前記スタックの上に形成される方法。請求項28記載の方法において、個々の選択デバイスおよびそれぞれの第3の導電線の間で前記スタックを貫通する垂直相互接続導電線をさらに備える方法。請求項16記載の方法において、個々の記憶素子は、前記記憶素子がその間に接続されている前記第1および第2の導電線を通して加えられた電気的刺激に応答して自分のコンダクタンスのレベルを少なくとも第1および第2の安定レベルの間で可逆的に変化させる材料を含むことにより特徴付けられる方法。始めに図1を参照すると、3次元メモリ10のアーキテクチャがメモリの一部分の等価回路の形で概略的にかつ一般的に示されている。これは、前に要約された3次元アレイの1つの具体例である。参考のための標準的な3次元直交座標系11が使用され、ベクトルx、yおよびzの各々の方向は他の2つと直交する。内部の記憶素子を外部のデータ回路と選択的に接続するための回路は、好ましくは半導体基板13に形成される。この具体例では、選択またはスイッチングデバイスQxyの2次元アレイが利用され、ここでxはデバイスのx方向における相対的位置を与え、yはデバイスのy方向における相対的位置を与える。個々のデバイスQxyは、例として、選択ゲートまたは選択トランジスタであり得る。グローバルビット線GBLxはy方向に延びて、下付き添え字で示されるx方向における相対的位置を有する。グローバルビット線GBLxは、それぞれx方向において同じ位置を有する選択デバイスQのソースまたはドレインと接続可能であるけれども、読み出し中には、さらに通例プログラミング中にも、特定のグローバルビット線と接続されている選択デバイスが一度に1つだけオンになる。個々の選択デバイスQのソースまたはドレインのうちの他方はローカルビット線LBLxyのうちの1つと接続されている。ローカルビット線は、垂直にz方向に延び、x行およびy列方向に規則的2次元アレイを形成する。1セットこの例では、1行として指定されるのローカルビット線を対応するグローバルビット線と接続するために、コントロールゲート線SGyがx方向に延びて、y方向における共通の位置を有する単一行の選択デバイスQxyの制御端子ゲートと接続する。従って、コントロールゲート線SGyのうちのどれがコントロールゲート線と接続されている選択デバイスをオンにする電圧を受け取るかにより、一度にx方向のy方向において同じ位置を有する1行のローカルビット線LBLxyをグローバルビット線GBLxのうちの対応するものに接続する。残りのコントロールゲート線は、それらと接続されている選択デバイスをオフに保つ電圧を受け取る。ローカルビット線LBLxyの各々に対して唯一の選択デバイスQxyが使用されるので、半導体基板においてxおよびy両方向におけるアレイのピッチは非常に小さくされ、従って記憶蓄積素子の密度は大きくされ得るということに気づかされる。記憶蓄積素子Mzxyが、基板13より上でz方向に異なる距離に位置する複数のプレーンに形成される。2つのプレーン1および2が図1に示されているけれども、通例もっと多く、例えば4、6またはそれ以上のプレーンが考えられる。距離zのところにある各プレーンにおいて、ワード線WLzyはx方向に延びてローカルビット線LBLxy間でy方向に距離を置いている。各プレーンのワード線WLzyは、それぞれローカルビット線LBLxyのうちのワード線の両側にある隣接する2つと交差する。個々の記憶蓄積素子Mzxyは、これらのそれぞれの交差箇所に隣接する1つのローカルビット線LBLxyおよび1つのワード線WLzyの間に接続されている。従って、それぞれの記憶素子Mzxyは、その記憶素子がその間に接続されているローカルビット線LBLxyおよびワード線WLzyに適切な電圧を置くことによってアドレス指定可能である。電圧は、記憶素子の状態を現在の状態から望ましい新状態へ変化させるのに必要な電気的刺激を提供するように選択される。これらの電圧のレベル、持続時間および他の特性は、記憶素子のために使用される材料に依存する。3次元メモリセル構造の各プレーンは、通例、少なくとも2つの層、すなわち導電性ワード線WLzyがその中に位置する1つの層と、もう一つのプレーン同士を電気的に絶縁させる誘電体材料の層とから形成される。例えば記憶素子Mzxyの構造に依存して、さらなる層が各プレーン内に存在し得る。プレーンは半導体基板上で互いの上に積み重ねられ、ローカルビット線LBLxyは、ローカルビット線が貫通する各プレーンの蓄積素子Mzxyと接続される。図2は、図1の3次元メモリ10を使用することのできる実例としてのメモリシステムのブロック図である。データ入出力回路21は、アドレス指定された蓄積素子Mzxyに格納されるデータを表すアナログ電気量を図1のグローバルビット線GBLxを介して並行してプログラミング中に送り、かつ読み出し中に受け取るように接続される。回路21は、通例、読み出し中にこれらの電気量をデジタルデータ値に変換するためのセンスアンプを包含し、デジタル値は線23を介してメモリシステムコントローラ25に伝達される。逆に、アレイ10にプログラムされるべきデータはコントローラ25によって入出力回路21に送られ、回路はグローバルビット線GBLxに適切な電圧を置くことによってそのデータをアドレス指定された記憶素子にプログラムする。バイナリ操作では、通例、バイナリ1を表す1つの電圧レベルとバイナリ0を表す他の1つの電圧レベルとがグローバルビット線に置かれる。記憶素子は、それぞれのワード線選択回路27およびローカルビット線回路29によってワード線WLzyおよび選択ゲート制御線SGyに置かれた電圧によって読み出しまたはプログラミングのためにアドレス指定される。図1の特定の3次元アレイでは、選択されたワード線と、ローカルビット線LBLxyのうちの、1つの場合に選択デバイスQxyを通してグローバルビット線GBLxに接続されたものとの間に存在する記憶素子が、選択回路27および29を通して印加された適切な電圧によってプログラミングまたは読み出しのためにアドレス指定され得る。メモリシステムコントローラ25は、通例、ホストシステム31からデータを受け取り、ホストシステム31にデータを送る。コントローラ25は、普通、そのようなデータおよび操作情報を一時的に記憶するための或る量のランダムアクセスメモリRAM34を包含する。コマンド、ステータス信号、および読み出されるかまたはプログラムされるデータのアドレスも、コントローラ25とホスト31との間で交換される。メモリシステムは多様なホストシステムと共に動作する。それらには、パーソナルコンピュータPC、ラップトップおよび他の携帯可能なコンピュータ、セルラー電話機、携帯用情報端末PDA、デジタルスチルカメラ、デジタルムービーカメラ、および携帯可能なオーディオプレーヤを含まれる。ホストは、通例、1タイプ以上のメモリカードまたはフラッシュドライブのための、メモリシステムの差し込みメモリシステムプラグ35を受け入れる組み込みレセプタクル33を含むけれども、メモリカードが差し込まれるアダプタの使用を必要とするホストもあるし、その間にケーブルを使用する必要のあるホストもある。あるいは、メモリシステムは、ホストシステムの不可欠の一部分としてホストシステムに組み込まれ得る。メモリシステムコントローラ25は、ホストから受け取られたコマンドをデコーダ/ドライバ回路37に伝える。同様に、メモリシステムにより生成されたステータス信号は回路37からコントローラ25に伝えられる。回路37は、コントローラがメモリ操作のほとんど全てを制御する場合には単純な論理回路であることができ、あるいは、所与のコマンドを実行するために必要な反復メモリ操作の少なくとも一部を制御するステートマシンを含むことができる。コマンドをデコードすることから生じた制御信号は、回路37からワード線選択回路27、ローカルビット線選択回路29およびデータ入出力回路21に加えられる。回路27および29にはコントローラからのアドレス線39も接続され、アドレス線は、ホストからのコマンドを実行するためにアクセスされるべきアレイ10内の記憶素子の物理アドレスを伝える。物理アドレスはホストシステム31から受け取られた論理アドレスに対応し、その変換はコントローラ25および/またはデコーダ/ドライバ37により行われる。結果として、回路29は、選択されたローカルビット線LBLxyをグローバルビット線GBLxと接続するために選択デバイスQxyの制御素子に適切な電圧を置くことによってアレイ10内の指定された蓄積素子を部分的にアドレス指定する。アドレス指定は、回路27がアレイのワード線WLzyに適切な電圧を印加することにより完成される。図2のメモリシステムは図1の3次元記憶素子アレイ10を利用するけれども、システムはそのアレイアーキテクチャの使用に限定されない。所与のメモリシステムは、代わりに、このタイプのメモリを、NANDメモリセルアレイアーキテクチャを有するフラッシュのようなフラッシュメモリ、磁気ディスクドライブまたは他のタイプのメモリを含む他の1つのタイプと組み合わせることができる。他のタイプのメモリは、自分自身のコントローラを持つことができ、あるいは或る場合には、特にそれら2タイプのメモリの間に操作レベルで何らかの両立性がある場合、コントローラ25を3次元メモリセルアレイ10と共有することができる。図1のアレイ内の記憶素子Mzxyの各々は、入ってくるデータに応じて素子の状態を変化させるためまたは素子の現在の記憶状態を読み出すために個別にアドレス指定され得るけれども、複数の記憶素子の単位としてアレイを並行してプログラムし読み出すことが確かに好ましい。図1の3次元アレイでは、1プレーン内の1行の記憶素子が並行してプログラムされ読み出され得る。並行して操作される記憶素子の数は、選択されたワード線に接続されている記憶素子の数に依存する。或るアレイでは、ワード線は、ワード線の全長に沿って接続されている記憶素子の総数のうちの一部分だけ、すなわちセグメントのうちの選択された1つに接続されている記憶素子だけが、並行操作のためにアドレス指定され得るように、分割される図1には示されていない。そのデータが使用済みとなっている前にプログラムされた記憶素子は、アドレス指定されて、前にプログラムされていた状態から再プログラムされ得る。従って、並行して再プログラムされる記憶素子の状態は、非常にしばしば、それらの間で異なる出発状態を有する。これは、多くの記憶素子材料については容認できるけれども、普通は、1グループの記憶素子を、それらが再プログラムされる前に1つの共通の状態にリセットすることが好ましい。この目的のために、記憶素子をブロックにグループ分けすることができ、各ブロックの記憶素子は、後にプログラムされるための準備として1つの共通の状態、好ましくは複数のプログラム済み状態のうちの1つに同時にリセットされる。使用される記憶素子材料が第1の状態から第2の状態へ、逆に第2の状態から第1の状態へ変化するのに要する時間より大幅に短い時間で変化するという特徴を有するならば、リセット操作は好ましくは、行われるのにより長い時間のかかる遷移を引き起こすように選択される。その後、プログラミングは、リセットより速く行われる。使用済みデータだけを包含している記憶素子のブロックのリセットは通例高い割合の場合にバック接地で成し遂げられ、従ってメモリシステムのプログラミング性能に悪影響を与えないので、より長いリセット時間は普通は問題ではない。記憶素子のブロックリセットを用いれば、可変抵抗性記憶素子の3次元アレイは、現在のフラッシュメモリセルアレイと同様の仕方で操作され得る。記憶素子のブロックを1つの共通の状態へリセットすることは、フラッシュメモリセルのブロックを1つの消去済み状態へ消去することに対応する。本願明細書における記憶素子の個々のブロックを蓄積素子の複数のページにさらに分割することができ、1ページの記憶素子は一緒にプログラムされ読み出される。これは、フラッシュメモリにおけるページの使用と似ている。1つのページの記憶素子は一緒にプログラムされ読み出される。もちろん、プログラミング時に、リセット状態により表されるデータを蓄積するべき記憶素子はリセット状態から変化させられない。1ページの記憶素子のうちの、自分に蓄積されるデータを表すために他の状態へ変化させられる必要のある記憶素子の状態は、プログラミング操作により変化させられる。そのようなブロックおよびページの使用の例が図3に示され、この図は図1のアレイのプレーン1および2の平面略図を提供する。プレーンの各々を横断して延びる別々のワード線WLzyとプレーンを貫通して延びるローカルビット線LBLxyとが2次元で示されている。個々のブロックは、プレーンのうちの単一のプレーンにおいて、1ワード線の、またはワード線が分割されている場合にはワード線の1セグメントの、両側に接続されている記憶素子から構成される。従って、アレイの各プレーンにおいて非常に多くのそのようなブロックが存在する。図3に示されているブロックでは、1つのワード線WL12の両側に接続されている記憶素子M114、M124、M134、M115、M125およびM135がブロックを形成する。もちろん、ワード線の全長に沿ってもっと多くの記憶素子が接続されているであろうけれども、簡略化するためにそれらのうちの数個が示されているだけである。各ブロックの記憶素子は、単一のワード線とローカルビット線のうちの異なるものとの間、すなわち、図3に示されているブロックについてはワード線WL12とそれぞれのローカルビット線LBL12、LBL22、LBL32、LBL13、LBL23およびLBL33との間に接続されている。ページも図3に示されている。記述される特定の実施形態では、1ブロックあたりに2ページがある。1ページはブロックのワード線の片側に沿う記憶素子により形成され、他方のページはワード線の反対側に沿う記憶素子により形成される。図3において印を付けられている一例のページは記憶素子M114、M124およびM134により形成される。もちろん、一度に大量のデータをプログラムしかつ読み出すことができるようにページは通例非常に多数の記憶素子を有し得る。説明を簡単にするために、図3のページの蓄積素子のうちのほんの数個だけが含まれている。図2のメモリシステムにおけるアレイ10として操作されるときの、図1および図3のメモリアレイの例としてのリセット、プログラミングおよび読み出しの操作を次に記述する。これらの例のために、記憶素子Mzxyの各々は、記憶素子に異なる極性の電圧または電流、あるいは極性が同じだけれども大きさおよび/または持続時間が異なる電圧を加えることによって抵抗レベルの異なる2つの安定状態の間でスイッチングされ得る不揮発性メモリ材料を含むと解される。例えば、1クラスの材料は、素子を通して1方向に電流を通すことにより高抵抗状態にされ、素子を通して他の方向に電流を通すことにより低抵抗状態にされ得る。あるいは、同じ電圧極性を用いるスイッチングの場合には、1つの素子は、高抵抗状態へスイッチングするためにより高い電圧およびより短い時間を必要とし、より低い抵抗の状態へスイッチングするためにより低い電圧およびより長い時間を必要とし得る。これらは1ビットのデータの記憶を示す個々の記憶素子の2つのメモリ状態であり、それは記憶素子の状態に依存して0または1である。記憶素子のブロックをリセット消去するためには、そのブロック内の記憶素子は記憶素子の高抵抗状態にされる。この状態は、現行のフラッシュメモリアレイに使用される規約に従って論理データ状態1と称されるけれども、代わりに0と称されてもよい。図3の例により示されているように、1つのブロックは1つのワード線WLまたはそのセグメントに電気的に接続されている記憶素子の全てを含む。ブロックは、一緒にリセットされるアレイ中の記憶素子の最小単位である。ブロックは数千個の記憶素子を含むことができる。1つのワード線の片側の記憶素子の行が例えば1,000個の記憶素子を含むとすれば、1つのブロックはワード線の両側の2行からの2,000個の記憶素子を有し得る。図3に示されているブロックを例として用いて、1つのブロックの全記憶素子をリセットするために次のステップが取られ得る。1.図2の回路21により、グローバルビット線の全て図1および図3のアレイにおいてGBL1、GBL2およびGBL3を0Vにセットする。2.y方向においてワード線の各側にあるローカルビット線がローカルビット線の選択デバイスを通してそれぞれのグローバルビット線に接続され、従って0Vにされるように、少なくともブロックの1つのワード線の両側にある2つの選択ゲート線をH’ボルトにセットする。電圧H’は、1~3Vの範囲内、通例2Vなどの、選択デバイスQxyをオンにするのに充分な高さにされる。図3に示されているブロックはワード線WL12を含むので、このワード線の両側にある選択ゲート線SG2およびSG3図1が、選択デバイスQ12、Q22、Q32、Q13、Q23およびQ33をオンにするために、図2の回路29によってH’ボルトにセットされる。これにより、x方向に延びる隣接する2行の中のローカルビット線LBL12、LBL22、LBL32、LBL13、LBL23およびLBL33の各々がグローバルビット線GBL1、GBL2およびGBL3のうちのそれぞれの1つに接続される。y方向において互いに隣接するローカルビット線のうちの2つが単一のグローバルビット線に接続される。これらのローカルビット線は、そのとき、グローバルビット線の0Vにセットされる。残りのローカルビット線は、好ましくは接続されないままで、その電圧は浮いている。3.リセットされるブロックのワード線をHボルトにセットする。このリセット電圧値は、記憶素子中のスイッチング材料に依存し、1Vの端数から数Vまでの間にあり得る。選択されたプレーン1の他のワード線と他の選択されていないプレーン上の全てのワード線とを含む、アレイの他の全てのワード線が0Vにセットされる。図1および図3のアレイでは、全て図2の回路27により、ワード線WL12はHボルトにされ、アレイ中の他の全てのワード線は0Vにされる。その結果は、Hボルトがブロックの記憶素子の各々に掛かるということである。図3の実例のブロックでは、ブロックは記憶素子M114、M124、M134、M115、M125およびM135を含む。一例として使用されるタイプのメモリ材料では、これらの記憶素子を通る、生じた電流は、記憶素子のうちの未だ高抵抗状態になっていないものを、そのリセット状態にする。1つのワード線だけが非ゼロ電圧を有するので漂遊電流は流れないということに留意するべきである。ブロックのその1つのワード線上の電圧はブロックの記憶素子だけを通して電流を接地へ流れさせることができる。選択されていなくて電気的に浮いているローカルビット線のいずれかをHボルトに至らせることのできるものもないので、ブロックの外側のアレイの他のどの記憶素子にも電圧差は存在し得ない。従って、他のブロック中の選択されていない記憶素子には、記憶素子を偶発的に乱したりリセットしたりすることのできる電圧は印加されない。ワード線および隣接する選択ゲートのいずれかの組み合わせをそれぞれHまたはH’にセットすることによって複数のブロックが同時にリセットされ得ることにも留意するべきである。この場合、そうすることについての唯一の不利益は、増大した数の記憶素子を同時にリセットするために必要とされる電流の量が増えることである。これは、必要とされる電源のサイズに影響を及ぼす。メモリシステム操作の並行性を高めるために、1ページの記憶素子は好ましくは同時にプログラムされる。図3に示されているページの拡張バージョンが図4に提供され、プログラミング操作を示すために注記が付け加えられている。ページの個々の記憶素子は、ページのブロックの全記憶素子が前もってリセットされているので、初めは記憶素子のリセット状態にある。本願明細書ではリセット状態は論理データ1を表すと見なされる。ページにプログラムされる入ってくるデータに従ってこれらの記憶素子のうちのいずれかが論理データ0を記憶するためには、それらの記憶素子は記憶素子の低抵抗状態、記憶素子のセット状態にスイッチングされ、ページの残りの記憶素子はリセット状態に留まる。1つのページをプログラムするために、1行の選択デバイスだけがオンにされ、1行のローカルビット線だけがグローバルビット線に接続されるという結果となる。あるいは、この接続は、ブロックの両方のページの記憶素子が2つの連続するプログラミングサイクルでプログラムされることを可能にし、これはリセットユニット中の記憶素子の数およびプログラミングユニット中の記憶素子の数を等しくする。図3および図4を参照して、記憶素子M114、M124およびM134の示されている1つのページの中でのプログラミング操作の例を次に記述する。1.グローバルビット線に置かれる電圧は、プログラミングのためにメモリシステムにより受け取られたデータのパターンに従う。図4の例では、GBL1は論理データビット1を伝え、GBL2は論理ビット0を伝え、GBL3は論理ビット1を伝える。ビット線は、図に示されているように、対応する電圧M、HおよびMにそれぞれセットされ、ここでMレベル電圧は高いけれども記憶素子をプログラムするには不充分であり、Hレベルは記憶素子を強制的にプログラム済み状態に至らせるに十分な高さである。Mレベル電圧は、0VとHとの間の、Hレベル電圧の約半分であり得る。例えば、Mレベルは0.7Vであり、Hレベルは1.5Vであり得る。プログラミングに用いられるHレベルは、必ずしもリセットまたは読み出しに用いられるHレベルと同じではない。この場合、受け取られたデータに従って、記憶素子M114およびM134は記憶素子のリセット状態に留まり、記憶素子M124はプログラムされる。従って、プログラミング電圧は、次のステップによってこのページの記憶素子M124だけに印加される。2.プログラムされるページのワード線、この場合には選択されたワード線WL12、を0Vにセットするワード線WL12ページの記憶素子が接続されている唯一のワード線である。全プレーン上の他のワード線の各々はMレベルにセットされる。これらのワード線電圧は、図2の回路27によって印加される。3.プログラムされるべきページを選択するために、選択ゲート線のうちの、選択されたワード線より下で選択されたワード線のいずれかの側にある1つをH’電圧レベルにセットする。図3および図4に示されているページについては、選択デバイスQ12、Q22およびQ32図1をオンにするために選択ゲート線SG2にH’電圧が置かれる。他の全ての選択ゲート線、すなわちこの例では線SG1およびSG3、選択ゲート線の選択デバイスをオフに保つために0Vにセットされる選択ゲート線電圧は、図2の回路29によって印加される。これは、1行のローカルビット線をグローバルビット線に接続し、他の全てのローカルビット線を浮いたままにする。この例では、その行のローカルビット線LBL12、LBL22およびLBL32が、オンにされた選択デバイスを通してそれぞれのグローバルビット線GBL1、GBL2およびGBL3に接続され、アレイの他の全てのローカルビット線LBLは浮いたままにされる。この操作の、前に言及された記憶素子材料の一例についての結果は、プログラミング電流IPROGが記憶素子M124を通して送られ、これによりその記憶素子をリセット状態からセットプログラム済み状態へ変化させるということである。選択されたワード線WL12と、プログラミング電圧レベルHが印加されているローカルビット線LBLとの間に接続されている他の記憶素子図示せずでも同じことが起こる。前に挙げられたプログラミング電圧を印加する相対的タイミングの例は、始めに全グローバルビット線GBL、選択された選択ゲート線SG、選択されたワード線および1ページに接するその選択されたワード線の両側の2つの隣接するワード線の全てを電圧レベルMにセットする。その後、プログラムされるデータに従ってGBLのうちの選択されたものを電圧レベルHへ高め、同時に選択されたワード線の電圧をプログラミングサイクルの持続時間にわたって0Vに落とす。プレーン1内の選択されたワード線WL12以外のワード線と、選択されていない他のプレーン内の全てのワード線とは、図2の回路27の一部であるワード線ドライバにより供給されなければならない電力を減らすために、弱くM、より低い或る電圧にされるか、あるいは浮くことを許され得る。選択された行以外の全ローカルビット線この例では、LBL12、LBL22およびLBL32以外の全てを浮かせることにより、電圧が、浮いているローカルビット線と隣接するワード線との間に接続されている低抵抗状態プログラム済みの記憶素子を通して、浮くことを許されている選択されたプレーン1の外側ワード線と他のプレーンのワード線とに緩く結合され得る。選択されたプレーンのこの外側ワード線と選択されていないプレーン内のワード線とは、浮くことを許されてはいるけれども、結局はプログラム済み記憶素子同士の組み合わせを通して電圧レベルMへ高められ得る。プログラミング操作中、通例、選択されたワード線およびグローバルビット線を通して供給されなければならない電流を増大させ得る寄生電流が存在する。プログラミング中、寄生電流の2つの源1つは異なるブロック内の隣接するページへの源、もう1つは同じブロック内の隣接するページへの源がある。その第1のものの一例は、プログラミング中に電圧レベルHへ高められているローカルビット線LBL22からの、図4に示されている寄生電流IP1である。記憶素子M123はその電圧と記憶素子のワード線WL11上の電圧レベルMとの間に接続されている。この電圧差は寄生電流-IP1を流れさせることができる。そのような電圧差はローカルビット線LBL12またはLBL32とワード線WL11との間には存在しないので、これらの記憶素子はプログラムされるデータに従ってリセット状態に留まる結果、記憶素子M113またはM133を通るそのような寄生電流は流れない。他の寄生電流が同様に同じローカルビット線LBL22から他のプレーン内の隣接するワード線へ流れることができる。総電流はプレーンの数と共に増え得るので、これらの電流の存在は、メモリシステムに含まれ得るプレーンの数を限定し得る。プログラミングを限定するものはメモリ電源の電流容量にあるので、プレーンの最大数は電源のサイズとプレーンの数との間のトレードオフである。大抵の場合に4~8個のプレーンが一般的に用いられ得る。プログラミング中の寄生電流の他の源は、同じブロック内の隣接するページへのものである。浮いたままにされているローカルビット線プログラムされる記憶素子の行に接続されているもの以外の全ては、どのプレーン上のどのプログラム済み記憶素子をも通して選択されていないワード線の電圧レベルMへ駆られがちである。このことは、選択されているプレーンにおいてM電圧レベルにあるローカルビット線から0Vにある選択されているワード線へ寄生電流を流れさせ得る。この一例は、図4に示されている電流IP2、IP3およびIP4により与えられる。一般的に、これらの電流は、選択されているプレーン内の選択されているワード線に隣接する導通状態の記憶素子だけを通して流れるので、これらの電流は前に論じられた他の寄生電流IP1より遥かに少ない。前述したプログラミング手法は、選択されたページがプログラムされることローカルビット線はH、選択されたワード線は0および隣接する選択されていないワード線がMにあることを保証する。前に言及したように、他の選択されていないワード線はMへ弱く駆られるかあるいは初めにMへ駆られてから浮いたままにされ得る。あるいは、任意のプレーン内の、選択されているワード線から遠いワード線例えば、5ワード線より遠く離れているは、充電されないままにも接地にあるまたは浮いたままにもされ得る。というのも、そのワード線へ流れる寄生電流が、5つ以上のONデバイス低抵抗状態にあるデバイスの直列結合を通して流れなければならないので、特定された寄生電流と比べて無視できるほど少ないからである。これは、多数のワード線を充電することに起因する消費電力を減らすことができる。前の記述は、プログラムされるページの各記憶素子がプログラミングパルスの1回の印加で所望のON値に達するということを仮定しているが、NORまたはNANDフラッシュメモリ技術で広く用いられるプログラム-ベリファイ手法が代わりに使用され得る。このプロセスでは、所与のページのための完全なプログラミング操作は、各プログラミング操作中にON抵抗のより小さな変化が生じる一連の個々のプログラミング操作を含む。各プログラミング操作の間に、各記憶素子が、その記憶素子にプログラムされるデータと矛盾しない抵抗またはコンダクタンスの所望プログラム済みレベルに達しているか否かを判定するベリファイ読み出し操作が置かれる。各記憶素子のためのプログラム/ベリファイのシーケンスは、記憶素子が抵抗またはコンダクタンスの所望値に達しているとベリファイされると、終了する。プログラムされる記憶素子の全てが記憶素子の所望プログラム済み値に達しているとベリファイされた後、その記憶素子のページのプログラミングは完了する。この手法の例が、米国特許第5,172,338号特許文献15に記載されている。主に図5を参照して、記憶素子M114、M124およびM134のような記憶素子のページの状態の並行読み出しが記述される。一例としての読み出しプロセスのステップは次のとおりである。1.全グローバルビット線GBLおよび全ワード線WLを電圧VRにセットする。電圧VRは単に都合の良い基準電圧であって任意の数の値であり得るけれども通例0V~1Vであり得る。一般的に、反復読み出しが行われる操作モードでは、たとえそのために全ワード線を充電する必要があるとしても、寄生読み出し電流を減らすためにアレイ内の全ワード線をVRにセットするのが好都合である。しかし、その代わりとして、選択されたワード線図5のWL12と、その選択されたワード線と同じ位置にある他の各プレーンのワード線と、全プレーン内の直ぐ隣のワード線とをVRに高める必要があるだけである。2.読み出されるべきページを定めるために、選択されたワード線に隣接する制御線に電圧を置くことによって、1行の選択デバイスをオンにする。図1および図5の例では、選択デバイスQ12、Q22およびQ32をオンにするために制御線SG2に電圧が印加される。この電圧は1行のローカルビット線LBL12、LBL22およびLBL32をそれらのそれぞれのグローバルビット線GBL1、GBL2およびGBL3に接続する。これらのローカルビット線は、そのとき、図2の回路21内に存在する個々のセンスアンプSAに接続され、ローカルビット線が接続されているグローバルビット線の電位VRを帯びる。他の全てのローカルビット線LBLは浮くことを許される。3.選択されたワード線WL12をVR±Vsenseの電圧にセットする。Vsenseの符号は、センスアンプに基づいて選択され、約0.5Vの絶対値を有する。他の全てのワード線の電圧は同じままである。4.時間Tにわたって各センスアンプに流入VRVsenseまたは各センスアンプから流出VR-Vsenseする電流を感知する。これらは、図5の例のアドレス指定された記憶素子を通って流れていると明らかにされた電流IR1、IR2およびIR3であって、それぞれの記憶素子M114、M124およびM134のプログラム済み状態に比例する。記憶素子M114、M124およびM134の状態は、このとき、それぞれのグローバルビット線GBL1、GBL2およびGBL3に接続されている回路21内のセンスアンプのバイナリ出力により与えられる。これらのセンスアンプ出力はこのとき線23図2を介してコントローラ25に送られ、コントローラはそのとき読み出されたデータをホスト31に提供する。5.ローカルビット線をグローバルビット線から切り離すために選択ゲート線SG2から電圧を除去することによって選択デバイスQ12、Q22およびQ32をオフにし、選択されたワード線WL12を電圧VRに戻す。このような読み出し操作中の寄生電流は2つの望ましくない効果を有する。プログラミングの場合と同じく、寄生電流はメモリシステム電源に対する電力需要を増大させる。加えて、読み出されているアドレス指定された記憶素子を通る電流に誤って含まれる寄生電流が存在する可能性がある。従って、このことは、そのような寄生電流が充分に大きければ誤った読み出し結果に至る可能性を有する。プログラミングの場合と同じく、選択された行図5の例ではLBL12、LBL22およびLBL32以外の全ローカルビット線が浮いている。しかし、どのプレーンでも、プログラム済み低抵抗状態にあって、浮いているローカルビット線とVRのワード線との間に接続されているどの記憶素子によっても、浮いているローカルビット線の電位はVRへ駆られ得る。選択されたローカルビット線と隣接する選択されていないワード線との両方がどちらもVRにあるので、プログラミングの場合のIP1図4に相当する寄生電流はデータ読み出し中には存在しない。しかし、浮いているローカルビット線と選択されたワード線との間に接続されている低抵抗記憶素子を通って寄生電流が流れるかもしれない。これらの寄生電流は、プログラミング中の電流IP2、IP3、およびIP4図4に相当し、図5にIP5、IP6およびIP7として示されている。これらの電流の各々の絶対値は、アドレス指定された記憶素子を通る最大読み出し電流と同等であり得る。しかし、これらの寄生電流は、センスアンプを通って流れずに、電圧VRのワード線から電圧VR±Vsenseの選択されたワード線へ流れている。これらの寄生電流は、センスアンプが接続されている選択されたローカルビット線図5のLBL12、LBL22およびLBL32を通って流れ得ない。従って、寄生電流は電力消費の一因となるけれども、寄生電流は感知エラーをもたらさない。隣接するワード線は寄生電流を最小にするためにはVRにあるべきであるけれども、プログラミングの場合と同じくこれらのワード線を弱く駆るかあるいはこれらのワード線を浮かせることさえも望ましいかもしれない。1つの変形例では、選択されたワード線と隣接するワード線とがVRにプリチャージされ、その後に浮くことを許され得る。センスアンプが付勢されたとき、これらの線の電位がワード線ドライバからの基準電圧とは対照的にセンスアンプからの基準電圧により正確にセットされるようにセンスアンプはワード線をVRに充電し得る。これは、選択されたワード線がVR±Vsenseに変更される前に起こり得るけれども、この充電過渡状態が完了するまではセンスアンプ電流は測定されない。普通のデータ操作消去、プログラミング、または読み出しのいずれかまたは全てを容易にするためにメモリアレイ10に基準セルも含まれ得る。基準セルとは、抵抗が特定の値にセットされるデータセルに構造的になるべく同一に近いセルのことである。基準セルは、温度、処理不均一性、プログラミング反復、時間、またはメモリの操作中に変化することのある他のセル特性に関連するデータセルの抵抗ドリフトをオフセットまたは追跡するために役立つ。通例、基準セルは、1つのデータ状態にある記憶素子の最高の容認可能低抵抗値ON抵抗などよりは高くて他の1つのデータ状態にある記憶素子の最低の容認可能高抵抗値OFF抵抗などよりは低い抵抗を有するようにセットされる。基準セルは、1つのプレーンまたはアレイ全体に対してグローバルであるか、あるいは各ブロックまたはページの中に包含され得る。一実施形態では、各ページに複数の基準セルが包含され得る。そのようなセルの数は、僅か数個10未満であり、あるいは各ページ内のセルの総数の数パーセントに及び得る。この場合、基準セルは、通例、ページ内のデータとは無関係の別の操作でリセットされ書き込まれる。例えば、基準セルは、工場で1回セットされるか、あるいは基準セルはメモリアレイの操作中に1回または複数回セットされ得る。前に記述したリセット操作中、グローバルビット線の全てがローにセットされるけれども、これは、ロー値にリセットされる記憶素子と関連するグローバルビット線だけをセットし、同時に基準セルと関連するグローバルビット線は中間値にセットされ、従ってそれらのグローバルビット線はリセットされないように、改変され得る。代わりに、所与のブロック内の基準セルをリセットするために、基準セルと関連するグローバルビット線はロー値にセットされ同時にデータセルと関連するグローバルビット線は中間値にセットされる。プログラミング中、このプロセスは逆にされ、基準セルと関連するグローバルビット線は基準セルを所望のON抵抗にセットするためにハイ値に高められ、記憶素子はリセット状態に留まる。通例、プログラミング電圧または時間は、記憶素子をプログラムするときより高いON抵抗に基準セルをプログラムするために変更される。例えば各ページ内の基準セルの数がデータ蓄積記憶素子の数の1であるように選択されたとすれば、基準セルは、各基準セルがその隣の基準セルから100個のデータセルによって分離され、その基準セルの読み出しに関連するセンスアンプがその基準情報を、データを読み出す介在するセンスアンプと共有し得るように、各ワード線に沿って物理的に配置され得る。基準セルは、プログラミング中、データが充分なマージンを持ってプログラムされることを保証するために使用され得る。ページ内での基準セルの使用に関するさらなる情報が、米国特許第6,222,762号特許文献16、第6,538,922号特許文献17、第6,678,192号特許文献18、および第7,237,074号特許文献19で見出され得る。1つの特定の実施形態では、基準セルはアレイ内の寄生電流をほぼオフセットするために使用され得る。この場合、基準セル1つまたは複数の抵抗の値は、リセット状態と前に記述したデータ状態との間の値ではなくてリセット状態の値にセットされる。各基準セルにおける電流は基準セルに関連するセンスアンプにより測定され、その電流は隣接するデータセルから差し引かれ得る。この場合、基準セルは、追跡をするメモリアレイの領域に流れる寄生電流に近く、アレイのその領域にデータ操作中に流れる寄生電流と同様である。この補正は、2ステップ操作基準セルにおける寄生電流を測定し、その後にその値をデータ操作中に得られた値から差し引くで、またはデータ操作と同時に適用され得る。同時操作が可能な1つの方法は、隣接するデータのセンスアンプのタイミングまたは基準レベルを調整するために基準セルを使用することである。このことの一例が、米国特許第7,324,393号特許文献20に示されている。可変抵抗記憶素子の在来の2次元アレイでは、普通は、交差するビット線およびワード線の間に記憶素子と直列のダイオードが包含される。ダイオードの主な目的は、記憶素子をリセットし消去し、プログラムし、および読み出す間、寄生電流の数と大きさとを減らすことである。本願明細書に記載した3次元アレイの顕著な利点は、生じる寄生電流がより少数であり、従って他のタイプのアレイの場合よりもアレイの操作に対する有害な影響が減少していることである。ダイオードは、寄生電流の数をさらに減らすために可変抵抗記憶素子の他のアレイで現在行われているように3次元アレイの個々の記憶素子と直列に接続されることもできるけれど、そのようにすることには欠点もある。主に、製造プロセスがより複雑になる。そのときには追加のマスクおよび追加の製造ステップが必要である。さらに、シリコンp-nダイオードの形成はしばしば少なくとも1つの高温ステップを必要とするので、ワード線およびローカルビット線を、集積回路製造に一般的に用いられるアルミニウムのような低融点を有する金属から作ることはできない。というのも、低融点を有する金属は爾後の高温ステップ中に融けるかもしれないからである。金属または金属を含む複合材料の使用が好ましい。その理由は、そのような金属または金属を含む複合材料の導電率が、そのような高温にさらされるためにビット線およびワード線のために通例使用される導電性にドープされたポリシリコン材料より高いことにある。個々の記憶素子の一部として形成されたダイオードを有する抵抗性スイッチング記憶素子のアレイの一例が、米国特許出願公開第2009/0001344号特許文献14に記載されている。本願明細書に記載した3次元アレイでは寄生電流の数が減少しているので、寄生電流の全体としての大きさが、そのようなダイオードを使用せずに管理され得る。製造プロセスがより簡単であることに加えて、ダイオードがないのでバイポーラ操作、すなわち記憶素子を記憶素子の第1の状態から記憶素子の第2の記憶状態へスイッチングするための電圧極性が記憶素子を記憶素子の第2の記憶状態から記憶素子の第1の記憶状態へスイッチングするための電圧極性の逆である操作が可能である。ユニポーラ操作記憶素子を記憶素子の第1の記憶状態から第2の記憶状態へ切り替えるために記憶素子の第2の状態から第1の記憶状態へのスイッチングのためのと同じ極性の電圧が使用されると比べてのバイポーラ操作の利点は、記憶素子をスイッチングするための電力の減少と記憶素子の信頼性の向上とである。バイポーラ操作のこれらの利点は、金属酸化物および固体電解質材料から作られる記憶素子の場合と同じく、導電性フィラメントの形成および破壊がスイッチングのための物理的メカニズムである記憶素子において見られる。寄生電流のレベルは、プレーンの数と共に、さらに、各プレーン内の個々のワード線に沿って接続される記憶素子の数と共に、増大する。しかし、各プレーン上のワード線の数は寄生電流の量に著しい影響を及ぼさないので、プレーンはそれぞれ多数のワード線を含み得る。個々のワード線の全長に沿って接続された多数の記憶素子から生じる寄生電流は、ワード線をより少数の記憶素子のセクションに分割することによってさらに管理され得る。そのとき、消去操作、プログラミング操作および読み出し操作は、ワード線の全長に沿って接続された総数の記憶素子の代わりに各ワード線の1つのセグメントに沿って接続されている記憶素子に対して行われる。本願明細書に記載されている再プログラム可能な不揮発性メモリアレイは多くの利点を有する。半導体基板単位面積当たりに格納され得るデジタルデータの量は多い。不揮発性メモリアレイは、より低い格納されるデータビット当たりのコストで製造され得る。各プレーンのために別々のマスクのセットを必要とせずに、プレーンのスタック全体のために僅か数個のマスクが必要であるに過ぎない。ローカルビット線の基板との接続の数は、垂直ローカルビット線を使わない他のマルチプレーン構造と比べると大幅に減少している。アーキテクチャは、各メモリセルが抵抗性記憶素子と直列のダイオードを持つ必要を取り除き、これにより製造プロセスをさらに簡略化すると共に金属導線の使用を可能にする。さらに、アレイを操作するのに必要な電圧は、現行の市販のフラッシュメモリに使用されている電圧より遥かに低い。各電流経路の少なくとも半分が垂直であるので、大きなクロスポイントアレイに存在する電圧降下は大幅に低減される。垂直コンポーネントがより短いために電流経路の長さが低減されるということは、各電流経路にほぼ半数のメモリセルが存在し、従ってデータプログラミングまたは読み出し操作の間に乱される選択されていないセルの数と同様にリーク電流が低減されるということを意味する。例えば、在来のアレイにおいて1つのワード線に関連するセルがN個存在し、等しい長さの1つのビット線と関連するセルがN個存在するならば、どのデータ操作にも、関連するあるいはタッチされるセルが2N個存在することになる。本願明細書に記載されている垂直ローカルビット線アーキテクチャでは、ビット線に関連するセルはn個あるかnはプレーンの数であって、通例4~8などの小さな数である、あるいは1つのデータ操作にNn個のセルが関連する。大きなNに関して、このことは、1つのデータ操作の影響を受けるセルの数が在来の3次元アレイの場合の約半分であるということを意味する。記憶蓄積素子のために有益な材料図1のアレイ内の不揮発性記憶蓄積素子Mzxyのために使用される材料は、カルコゲニド、金属酸化物、または材料に印加された外部電圧あるいは材料に通された電流に応答して安定した可逆の抵抗シフトを示す多数の材料のうちのいずれか1つであり得る。金属酸化物は、最初に堆積させられたときに絶縁性であることを特徴とする。1つの適切な金属酸化物は酸化チタンTiOxである。前に報告された、この材料を使用する1つの記憶素子が図6に示されている。この場合、ほとんど化学式どおりのTiO2バルク材料が、底部電極の近傍に酸素不足層すなわち、酸素空格子点を有する層を作るためにアニーリングプロセスで変化させられる。頂部のプラチナ電極は、その高い仕事関数で、電子のための高電位Pt/TiO2障壁を作る。その結果として、中位の電圧1Vより低いでは、構造を通って非常に僅かな電流が流れる。底部のPt/TiO2x障壁は、酸素空格子点O2の存在によって下げられて、低抵抗接点オーム接点として振る舞う。TiO2内の酸素空格子点はn形ドーパントとして作用して絶縁酸化物を導電性のドープされた半導体に変化させると知られている。結果として生じた複合構造は非導電性高抵抗状態にある。しかし、構造に大きな負電圧1.5Vなどが印加されると、酸素空格子点は頂部電極の方へドリフトし、その結果として電位障壁Pt/TiO2は下げられて割合に大きな電流が構造を通って流れることができるようになる。デバイスはそのときデバイスの低抵抗導通状態となる。本願明細書以外のものにより報告された実験は、導通がTiO2のフィラメント様領域で、おそらく粒界に沿って、生じていることを示している。導通経路は、図6の構造に大きな正の電圧を印加することによって破壊される。この正のバイアス下で、酸素空格子点は頂部Pt/TiO2障壁の近傍から遠ざかって移動し、フィラメントを破壊する。デバイスは、デバイスの高抵抗状態に戻る。導通状態および非導通状態の両方が不揮発性である。およそ0.5Vの電圧を印加することによって記憶蓄積素子の伝導を感知すれば、記憶素子の状態を容易に判定することができる。この特定の導通メカニズムは、1つのグループとしての全ての金属酸化物に当てはまるものではないかもしれないけれども、それらは1つの類似した挙動を示す。すなわち、適切な電圧が印加されると低導通状態から高導通状態への遷移が起こり、その2つの状態が不揮発性である。他の材料の例は、HfOx、ZrOx、WOx、NiOx、CoOx、CoalOx、MnOx、ZnMn2O4、ZnOx、TaOx、NbOx、HfSiOx、HfAlOxを含む。適切な頂部電極は、接点に酸素空格子点を作るために金属酸化物と接触する酸素を取り除くことのできる高い仕事関数通例>4.5eVを有する金属を含む。いくつかの例は、TaCN、TiCN、Ru、RuO、Pt、TiリッチなTiOx、TiAlN、TaAlN、TiSiN、TaSiN、IrO2である。底部電極のための適切な材料は、TiON、TaON、TiNおよびTaNのような任意の導電性酸素リッチ材料である。電極の厚さは通例1nm以上である。金属酸化物の厚さは一般的に5~50nmの範囲内にある。記憶蓄積素子のために適切な材料の他の1つの部類は固体電解質であるけれども、固体電解質は堆積させられたときに導電性であるので、個々の記憶素子は形成されて互いから絶縁させられなければならない。固体電解質は金属酸化物に多少類似し、導通メカニズムは頂部電極と底部電極との間での金属性フィラメントの形成であると考えられている。この構造では、フィラメントは、1つの電極酸化可能な電極からセルのボディ固体電解質の中へイオンを溶かし込むことによって形成される。1つの例では、固体電解質は銀イオンまたは銅イオンを含み、酸化可能な電極は好ましくはAxMB21xのような遷移金属硫化物またはセレン化物材料に挿入された金属であり、ここでAはAgまたはCuであり、BはSまたはSeであり、MはTa、V、またはTiのような遷移金属であり、xは約0.1~約0.7に及ぶ。このような組成は、望ましくない材料を固体電解質に酸化することを最小にする。そのような組成の一例はAgxTaS21xである。代替の組成材料はα-AgIを含む。他の電極不関電極または中性電極は良好な電気伝導体であるのと同時に固体電解質材料に不溶性のままであるべきである。一例は、W、Ni、Mo、Pt、金属シリサイドなどの金属および化合物を含む。固体電解質材料の例は、TaO、GeSeまたはGeSである。固体電解質セルとして用いるのに適する他のシステムは、Cu/TaO/W、Ag/GeSe/W、Cu/GeSe/W、Cu/GeS/W、およびAg/GeS/Wであり、ここで第1の材料は酸化可能電極であり、第2中央の材料は固体電解質であり、第3の材料は不関中性電極である。固体電解質の代表的な厚さは30~100nmである。近年、不揮発メモリ材料としてカーボンが広く研究されている。不揮発性記憶素子として、カーボンは普通2つの形、導電性あるいはグラフェン様カーボンおよび絶縁性あるいはアモルファスカーボンで使用される。この2つのタイプのカーボン材料の差異は、カーボン化学結合の内容、いわゆるsp2ハイブリダイゼーションおよびsp3ハイブリダイゼーションである。sp3構造では、カーボン価電子は強い共有結合に保たれ、その結果としてsp3ハイブリダイゼーションは非導電性である。sp3構造が優勢であるカーボンフィルムは、一般的に、四面体アモルファスカーボンまたはダイヤモンドライクと呼ばれる。sp2構造では、全てのカーボン価電子が共有結合に保たれるわけではない。ウィークタイト電子ファイ結合は、大部分sp2の構造を導電性カーボン材料にする電気伝導に寄与する。カーボン抵抗性スイッチング不揮発性メモリの操作は、適切な電流または電圧パルスをカーボン構造に印加することによってsp3構造をsp2構造に変換することが可能であるという事実に基づく。例えば、非常に短い1~5ns大振幅電圧パルスが材料に印加されると、材料のsp2がsp3形リセット状態に変化するのでコンダクタンスが大幅に低減される。このパルスにより生成される高い局所温度が材料に無秩序を生じさせ、パルスが非常に短ければ、カーボンがアモルファス状態にクエンチするsp3ハイブリダイゼーションことが理論化されている。一方、リセット状態にあるとき、より低い電圧をより長い時間約300ナノ秒にわたって印加すると材料の一部がsp2形に変化するセット状態。カーボン抵抗スイッチング不揮発性記憶素子は、頂部電極および底部電極がW、Pd、PtおよびTaNなどの高温融点金属から作られているキャパシタ様構造を有する。近ごろ、カーボンナノチューブCNTの不揮発性メモリ材料としての応用が著しく注目されている。単層カーボンナノチューブは、通例、1カーボン原子の厚さの巻かれた自閉シートのカーボンの円筒であって、約1~2nmの代表的な直径と数百倍大きい長さとを有する。このようなナノチューブは非常に高い導電率を示すことができ、集積回路の製造との両立性に関して種々の提案がなされている。CNTの織物を形成するために短いCNTを不活性バインダマトリックスの中に封入することが提案されている。これらCNTをスピンオンコーティングまたはスプレーコーティングを用いてシリコンウェハ上に堆積させることができ、塗られたCNTは互いに関してランダムな方向を有する。この織物に電界が加えられると、CNTは織物の導電率が変化するように曲がるかあるいは整列する傾向がある。低抵抗から高抵抗へ、およびその逆の高抵抗から低抵抗へのスイッチングメカニズムはよく分かっていない。他のカーボンベースの抵抗性スイッチング不揮発性メモリの場合と同じく、CNTベースのメモリは、前に言及したものなどの高融点金属から作られた頂部電極および底部電極を伴うキャパシタ様構造を有する。記憶蓄積素子に適する材料の他の1つの部類は相変化材料である。相変化材料の好ましいグループは、しばしばGexSbyTezの組成を有するカルコゲニドガラスを含み、ここではx=2、y=2、およびz=5が好ましい。GeSbも有益であると分かっている。他の材料は、AgInSbTe、GeTe、GaSb、BaSbTe、InSbTeおよびこれらの基本元素の他の種々の組み合わせを含む。厚さは一般的に1~500nmの範囲内にある。スイッチングメカニズムについての一般的に受け入れられている説明は、材料の1つの領域を溶かすために高エネルギーパルスが非常に短い時間にわたって加えられると、材料は、低導電性状態であるアモルファス状態でクエンチするという説明である。温度が結晶化温度よりは高いけれども融点よりは低いところに留まるようにより低いエネルギーのパルスがより長い時間にわたって加えられると、材料は結晶化して高導電率の多結晶相を形成する。これらのデバイスは、しばしば、ヒーター電極と統合されたサブリソグラフィックピラーを用いて製造される。しばしば、相変化を被る局所領域は、ステップエッジ上の移行部、あるいは材料が低熱伝導率材料にエッチングされたスロットを渡る領域に対応するように設計され得る。接触電極は、1~500nmの厚さのTiN、W、WNおよびTaNなどの任意の高溶融金属であり得る。前述した例のほとんどでメモリ材料がメモリ材料の両側において特に選ばれた組成を有する電極を利用しているということに留意するべきである。ワード線WLおよび/またはローカルビット線LBLがメモリ材料との直接接触によってこれらの電極をも形成する本願明細書に記載した3次元メモリアレイの実施形態では、これらの線は前述した導電性材料から作られるのが好ましい。従って、2つの記憶素子電極のうちの少なくとも1つのために追加の導電性セグメントを用いる実施形態では、それらのセグメントは、記憶素子電極のために前に記述した材料から作られる。一般的にステアリング素子が可制御抵抗タイプの記憶蓄積素子に組み込まれる。ステアリング素子はトランジスタまたはダイオードであり得る。本願明細書に記載した3次元アーキテクチャの利点はそのようなステアリング素子が不要であることであるけれども、ステアリング素子を含むことが望ましい特定の構造もあり得る。ダイオードはp-nジャンクション必ずしもシリコンのものではない、金属/絶縁物/絶縁物/金属MIIM、またはショットキー形金属/半導体接点であり得るが、代わりに固体電解質素子であってもよい。このタイプのダイオードの1つの特徴は、メモリアレイ内での正しい動作のために各アドレス操作中にオンおよびオフにスイッチングされる必要があることである。記憶素子がアドレス指定されるまでは、ダイオードは高抵抗状態オフ状態で抵抗性記憶素子を外乱電圧からシールドする。抵抗性記憶素子にアクセスするためには、aダイオードを高抵抗から低抵抗へ変化させる、bダイオードに適切な電圧を加えるかまたはダイオードを通して適切な電流を流すことによって記憶素子をプログラムするか、読み出すか、またはリセット消去する、およびcダイオードをリセット消去するの3つの異なる操作が必要である。或る実施形態では、これらの操作のうちの1つ以上が同じステップに組み合わされ得る。ダイオードをリセットすることはダイオードを含む記憶素子に逆電圧を印加することによって成し遂げられ、この印加はダイオードフィラメントを崩壊させてダイオードを高抵抗状態に復帰させる。簡略化するために、前の記述は各セルに1つのデータ値を格納する最も簡単な場合を考察している。各セルはリセットまたはセットされて1ビットのデータを保持する。しかし、本願の手法はこの簡単な場合に限定されない。ON抵抗の種々の値を用いると共に、そのような値のうちのいくつかを識別し得るようにセンスアンプを設計することにより、各記憶素子はマルチレベルセルMLCにおいて複数ビットのデータを保持することができる。そのような操作の原理が、前に援用されている米国特許第5,172,338号特許文献15に記載されている。記憶素子の3次元アレイに応用されるMLC技術の例には、KozickietalMultibitMemoryUsingProgrammableMetallizationCellTechnologyProceedingsoftheInternationalConferenceonElectronicDevicesandMemoryGrenobleFranceJune12172005pp4853という論文非特許文献1、およびSchrogmeieretalTimeDiscreteVoltageSensingandIterativeProgrammingControlfora4F2MultilevelCBRAM非特許文献2も含まれる。3次元アレイの具体的な構造例図1の3次元記憶素子アレイを実現するための3つの代替の半導体構造が次に記述される。図7に示されている第1の例は、始めに堆積させられたときに非導電性である記憶素子NVM材料を使用するように構成されている。前に論じられたタイプの金属酸化物はこの特性を有する。図6に関して説明したように、材料の両側に接している電極の間に、これらの電極に置かれた適切な電圧に応答して導電性フィラメントが形成される。これらの電極は、アレイ内のビット線およびワード線である。材料は、そのようにされなければ非導電性であるので、ワード線とビット線とのクロスポイントにある記憶素子を互いから絶縁させる必要はない。材料の単一の連続的層により数個の記憶素子が実現され、その層は、図7の場合にはy方向において垂直ビット線の両側に沿って垂直に向けられて全プレーンを通って上に延びるNVM材料のストリップである。図7の構造の1つの重要な利点は、1グループのプレーンにおいて全ワード線とそれらの下の絶縁物のストリップとが単一のマスクを用いて同時に画定され、従って製造プロセスを大幅に簡略化し得ることである。図7を参照すると、3次元アレイの4つのプレーン101、103、105、および107の小部分が示されている。図1の等価回路の要素に対応する図7のアレイの要素は同じ参照番号により特定されている。図7には、図1の2つのプレーン1および2に加えて、それらの上に2つのさらなるプレーンが示されていることに留意するべきである。プレーンの全てが、ゲート、誘電体および記憶蓄積素子NVM材料の同じ水平パターンを有する。各プレーンにおいて、金属ワード線WLはx方向に延びてy方向に間隔を置いている。各プレーンは、そのプレーンのワード線をそのプレーンの下のプレーン、あるいはプレーン101の場合にはプレーンの下の基板回路コンポーネントの、ワード線から絶縁させる絶縁誘電体の層を含む。各プレーンを貫通して、垂直z方向に延びてx-y方向に規則的なアレイを形成する一群の金属ローカルビット線LBL柱が延びている。各ビット線柱は基板内に形成された選択デバイスQxyを通って柱の間隔と同じピッチでy方向に延びているシリコン基板内の1セットのグローバルビット線GBLのうちの1つと接続され、選択デバイスのゲートは、同様に基板内に形成されているx方向に延びる選択ゲート線SGにより駆動される。スイッチングデバイスQxyは、在来のCMOSトランジスタあるいは垂直npnトランジスタであり得て、他の在来の回路を形成するために使用されるのと同じプロセスを用いて製造され得る。MOSトランジスタの代わりにnpnトランジスタを用いる場合には、選択ゲートSG線は,x方向に延びるベース接点電極線に取って代わられる。センスアンプ、入出力I/O回路、制御回路、および他の所要の周辺回路も基板内に製造されるが、図7には示されていない。x方向のローカルビット線柱の各行のために1つの選択ゲート線SGがあり、各々のローカルビット線LBLのために1つの選択デバイスQがある。不揮発性記憶素子NVM材料の各垂直ストリップは、垂直ローカルビット線LBLと、全プレーンにおいて垂直に積み重ねられている複数のワード線WLとの間に挟まれている。好ましくはNVM材料はx方向においてローカルビット線LBLの間に存在する。記憶蓄積素子Mは、ワード線WLとローカルビット線LBLとの各交差部に位置する。記憶蓄積素子材料のために前に記述した金属酸化物の場合には、交差するローカルビット線LBLとワード線WLとの間のNVM材料の小さな領域が、それらの交差する線に印加された適切な電圧によって導電性セット状態と非導電性リセット状態の間で制御可能に交替させられる。LBLとプレーン間の誘電体との間に形成された寄生NVM素子もあり得る。誘電体ストリップの厚さをNVM材料層の厚さすなわち、ローカルビット線とワード線との間の間隔と比べて大きくなるように選ぶことにより、同じ垂直ワード線スタックにおけるワード線間の異なる電圧によって生じる電界は、寄生素子が顕著な量の電流を決して伝導しないように充分に小さくされ得る。同様に、他の実施形態では、隣接するLBL同士の間の操作電圧がプログラミングしきい値より低いままであるならば、非導電性NVM材料が隣接するローカルビット線間の場所に残されてもよい。図7の構造を製造するためのプロセスの概要は次のとおりである。1.選択デバイスQ、グローバルビット線GBL、選択ゲート線SGおよび他のアレイの周辺の回路を含む支援回路が在来の方法でシリコン基板内に形成され、この回路の上面が、回路の上に置かれたエッチストップ材料の層を用いるエッチングによるなどして平坦化される。2.誘電体絶縁物および金属の交互の層が、互いの上にシートとして、少なくとも選択デバイスQが形成される基板の領域の上に、形成される。図7の例では、そのような4つのシートが形成される。3.その後、これらのシートは、x方向に延びてy方向に間隔を置いている複数のスリットを有する、シートの頂部の上に形成されたマスクを用いてエッチング絶縁される。ローカルビット線LBL柱とNVM材料とが後にその中に形成される図7に示されているトレンチを形成するために、材料の全てが下方にエッチストップまで除去される。後に形成される柱の位置で選択デバイスQのドレインへのアクセスを許すために、トレンチの底にあるエッチストップ材料層を貫通して接点穴もエッチングされる。トレンチの形成は、ワード線WLのy方向の幅も画定する。4.これらのトレンチの側壁に沿って、さらにトレンチの上の構造に、不揮発性メモリNVM材料が薄い層を成して堆積させられる。これにより、各トレンチの対向する側壁に沿って、さらにトレンチの中に露出しているワード線WL表面と接触して、NVM材料が残される。5.その後、不揮発性メモリNVM材料と連絡をとるためにこれらのトレンチの中に金属が堆積させられる。金属は、y方向のスリットを有するマスクを用いてパターニングされる。このマスクを通してエッチングすることによって金属材料を除去するとローカルビット線LBL柱が残る。x方向の不揮発性メモリNVM材料も柱間で除去され得る。その後、x方向の柱間のスペースが誘電体材料で埋められて構造の頂部まで逆に平坦化される。図7の構造の顕著な利点は、プレーンの材料の全ての層を貫通するトレンチを一度に形成するために単一のマスクを通しての唯一のエッチング操作が必要であることである。しかし、プロセス制約が、この方法で一緒にエッチングすることのできるプレーンの数を限定するかもしれない。全ての層の総合的な厚さが大きすぎれば、トレンチは複数の順次ステップで形成されなければならないかもしれない。第1の数の層がエッチングされ、さらにその第1の数の、トレンチを備えた層の上に第2の数の層が形成された後に、下の層のトレンチと整列するトレンチを上の層に形成するために上の層は第2のエッチングステップを受けさせられる。このシーケンスは、非常に大きな数の層を有する実現形態のためにさらに幾度も反復され得る。図1の3次元メモリセルアレイを実現することの第2の例が図8により示され、この構造を形成するプロセスは図9~図14と関連して概説される。この構造は、前に記述したものなどの、構造上に堆積させられたときに導電性あるいは非導電性である不揮発性記憶蓄積素子のために任意のタイプの材料を使用するように構成されている。NVM素子はLBLから絶縁させられ、底部金属電極とワード線との間に挟まれている。底部電極はLBLと電気的に連絡し、ワード線は絶縁物を通してLBLから電気的に絶縁させられる。ローカルビット線LBLとワード線WLとの交差部にあるNVM素子は、x方向およびz方向において互いから電気的に絶縁させられている。図8は、ローカルビット線LBLの一方の側のみにおいてこの第2の構造例の3つのプレーン111、113および115の各々の一部分を示す。ワード線WLおよび記憶蓄積素子Mxyは、各プレーンにおいてプレーンが形成されるときに2つのマスキングステップを用いて画定される。グループの各プレーンをz方向に横切るローカルビット線はグループ中の最後のプレーンが画定された後に全体的に画定される。図8の構造の顕著なフィーチャは、蓄積素子Mxyが、図7の例で行われるようにワード線WLと垂直ローカルビット線LBLとの間で絶縁物として作用するのではなくて、それぞれのワード線の下にあることである。さらに、底部電極は、各蓄積素子Mxyの下面に連絡してy方向において横にローカルビット線LBLまで延びている。メモリセルのうちの1つを通る伝導は、ビット線を通り、底部電極に沿って横に、蓄積素子Mxyのスイッチング材料および存在するならば、障壁金属のオプションの層を通ってz方向に垂直に、選択されたワード線WLへ通る。これは、図7の例では垂直方向において互いの上に位置する異なるプレーンの中のワード線同士を電気的に短絡させることになる導電性スイッチング材料を蓄積素子Mzxyのために使用することを可能にする。図8に示されているように、ワード線WLは、y方向においてローカルビット線LBLの手前で止まっていて、図7の例の場合のように不揮発性メモリNVM材料が同じz位置でワード線とローカルビット線との間に挟まれているわけではない。蓄積素子Mxyは同様にローカルビット線LBLから間隔を置き、底部電極によってローカルビット線に電気的に接続されている。x-y方向に規則的なアレイを成す蓄積素子Mzxyを有する図8の3次元構造の1つのプレーンを形成するためのプロセスの概要は次のとおりである。a.連続的誘電体絶縁物層上に、底部電極、スイッチング材料および任意選択により障壁金属のストリップを含むスタックの平行なセットを形成し、ここでスタックはy方向に延びてx方向に間隔を置く。この中間構造が図9に示されている。この構造を形成するプロセスは、底部絶縁物デバイスを、層111では基板から、層113および115では下のプレーンから、絶縁させるためのもの、導電性材料例えば、チタンの底部電極、スイッチングNVM材料層、頂部電極障壁金属例えば、プラチナの層、次にフォトレジスト材料の第1の層を順に堆積させることを含む。フォトレジストをy方向に延びる水平な線およびスペースのセットとしてパターニングする。フォトレジスト線の幅は、スタック間のスペースが線の幅より大きくなるようにマスク材料の線の幅を小さくするために狭められるフォトレジストは細くされる。これは、異なるプレーン間でスイッチング素子の行に爾後に生じる可能性のあるミスアラインメントを補償し、共通の垂直ローカルビット線が全プレーンにおいて同時に底部電極に連絡できるようにするためである。これは、さらにスイッチング素子のサイズ従って、電流を小さくする。フォトレジストをマスクとして用いて、スタックがエッチングされ、底部絶縁物層で停止する。その後、フォトレジストは除去され、行間のギャップは他の絶縁物図9には示されていないで埋められ、生じた構造は平坦化される。b.図10~図12を参照すると、スタックは、y方向の2つの隣接する記憶素子を結合させる底部電極を各々包含する、個々の記憶素子のx-yアレイを形成するために、分離されている。1.構造の上に誘電体絶縁物の層を堆積させる。2.x方向に延びるフォトレジストの平行線をパターニングして、頂部絶縁物層を、図10に示されている絶縁物の平行ストリップI1をこの層から形成するために、エッチングする。このエッチングは、障壁金属あるいは障壁金属が存在しなければ、メモリ材料とスタック間のギャップを埋める絶縁物との上で止められる。3.このように形成されたアレイの露出した領域は絶縁物I1とは異なるエッチング特性を有する第2の絶縁物I2で埋められ、その後、第2の絶縁物は平坦化される。その結果が図11に示されている。4.その後、全ての残存している絶縁物I1は、露出しているI2をマスクとして用いる選択的エッチングにより除去される。その後、図12に示されているようにI2のエッジに沿ってスペーサが形成される。5.スペーサとI2ストリップとをマスクとして用いて、平行なスタックが底部電極ストリップを含めて貫通エッチングされ、これにより底部電極ストリップ同士を、各ストリップが2つの隣接する記憶素子Mzxyだけと連絡するように、ストリップ間のトレンチにより絶縁させる。スペーサをエッチマスクの一部として用いるために形成する代わりに、フォトレジストマスクが代わりに形成されてもよい。しかし、そのようなフォトレジストマスクのミスアラインメントの可能性があり、さらにフォトレジストマスクのピッチはスペーサの使用で得られるほど小さくはないかもしれない。6.その後、構造の上と、エッチングされたばかりのトレンチの中とに、第3の絶縁物層が堆積させられ、第3の絶縁物層は、露出しているスイッチング材料の高さより僅かに上のところまで逆戻りしてエッチングされ、これにより第3の絶縁物I3を残す。その結果が、1つの底部電極線に沿ってy方向に描かれた断面図である図12に示されている。c.その後、2つの隣接する記憶素子にオーム接触して、露出している領域にワード線が形成されるこれはダマシンプロセスである。1.始めにスペーサが除去される。その結果であるメモリスタック上に向いている柱のようなの矩形x-yアレイが図13として示され、y方向に隣接する各々の2つのスタックは1つの共通の底部電極によって接続されている。明瞭性を得るために、柱間で底部電極の上の領域を埋める絶縁物I2と、底部電極および隣接する柱を分離するギャップの間のトレンチを埋める絶縁物I3とは示されていない。2.その後、導電性ワード線材料が堆積させられ、材料は、材料が露出しているトレンチを埋めるように、絶縁物I3および障壁金属あるならばまたはメモリ材料の上で止まるCMPにより除去される。絶縁物I2が、導電性ワード線材料がダマシンプロセスとして画定されるところにトレンチを形成していることに留意するべきである。ワード線WLは、絶縁物I3と2つの隣接するメモリスタックここでは障壁金属と共に示されているとの上に位置する。生じた構造が図14に示されている。d.プレーンのグループのうちの各プレーンのために前述した処理ステップが反復される。フォトリソグラフィのミスアラインメントのために1つのプレーン内の記憶素子は他のプレーン内の記憶素子と正確には整列しないであろうことに留意するべきである。e.全てのプレーンの回路素子が形成された後、垂直ローカルビット線が形成される。1.上のほうのプレーンのワード線の上に頂部絶縁物が堆積させられる。2フォトレジストマスクを用いて、個々のローカルビット線のためにx-y接点パターンが開けられ、プレーンのグループを基板まで貫通してエッチングが行われる。これらの開口部の行は、x方向に沿ってはワード線に平行に整列させられるけれどもy方向においてはワード線間のギャップの中ほどに間隔を置いて置かれる。これらの開口部のサイズはワード線間の間隔よりは小さく、x方向には各プレーンで底部電極を突き抜けるように整列させられる。数個のプレーンの底部電極の各層を通ってエッチングが進むとき、エッチングは、底部電極を2つのセグメントに、各セグメントが唯一の記憶素子と連絡するように分離する。エッチングは基板に至るまで続き、ここでエッチングは選択デバイスQxyへの接点を露出させる。3.その後、これらの穴はローカルビット線を形成するために金属で埋められ、各ローカルビット線が他のどのローカルビット線からも独立する電気的に分離されるように上面が平坦化される。任意選択により障壁金属がこのプロセスの一部として堆積させられ得る。生じた構造が図8の垂直断面図に示されている。4.あるいはローカルビット線のためにx-y接点パターンをエッチングする代わりに、x方向に伸びy方向に間隔を置いているスリットがI2酸化物領域でエッチングされる。エッチングは、プレーンのグループを貫通して基板に至るまで行われて、後にローカルビット線柱がその中に形成されるトレンチを形成する。5.その後、これらのトレンチを埋めるために金属が堆積させられる。堆積した金属は全てのプレーンにおいて記憶素子の底部電極と接触する。その後、金属は、x方向のスリットを有するマスクを用いてパターニングされる。このマスクを通してエッチングを行って金属材料を除去すればローカルビット線柱が残る。x方向における柱間のスペースは誘電体材料で埋められて構造の頂部まで逆戻りして平坦化される。第3の具体的な構造例が図15で示され、ここで3つのプレーン121、123および125の小部分を示す。記憶蓄積素子Mzxyは同様に導電性スイッチング材料から形成される。これは第2の例の1つの変形例であって、図15の記憶素子はそれぞれ底部電極の形状を取って垂直ローカルビット線LBLと連絡する。図8の例の底部電極は、図15に示されている層から抜けている。図15に示されている構造は、第2の例について前に記述したものと本質的に同じプロセスによって作られる。主な差異は、第2の例における底部電極への言及がこの第3の例ではスイッチング材料により取って代わられること、および第2の実施形態のスイッチング材料への言及がこの第3の実施形態では用いられていないことである。図8の第2の構造例は、絶縁物または電気伝導体として堆積させられる任意のスイッチング材料に特に適している。図15に示されている第3の構造例は主に、電気伝導体相変化材料、カーボン材料、カーボンナノチューブおよび類似の材料として堆積させられるスイッチング材料に適する。スイッチング材料が2つのスタックの間の領域に広がらないようにスイッチング材料を孤立させることにより、スイッチング素子間の導電性短絡の可能性がなくされる。リーク電流が減らされた実施形態従来、メモリアレイの可変抵抗性素子を通って流れ得るリーク電流を減らすために一般的にメモリアレイの可変抵抗性素子と直列にダイオードが接続される。本願明細書に記述されている高度にコンパクトな3次元の再プログラム可能なメモリは、各記憶素子と直列のダイオードを必要としないアーキテクチャを有するが、リーク電流を少なく保つことができる。このことは、グローバルビット線のセットに選択的に結合される短いローカル垂直ビット線で可能である。このように、3次元メモリの構造は必然的に分割され、メッシュ内の個々の経路の間の結合は低減される。3次元の再プログラム可能なメモリが電流のリークを減らせるアーキテクチャを有するとしても、リーク電流をさらに減らすことが望ましい。図5に関して前に記載したように、読み出し操作中に寄生電流が存在し、このような電流は2つの望ましくない効果を有する。第1に、寄生電流は電力消費が大きくなるという結果をもたらす。第2に、もっと深刻なことに、寄生電流は、感知されている記憶素子の感知経路に生じて、感知される電流の誤った読みを引き起こし得る。図16は、図1および図3に示されている3次元メモリの複数のプレーンにおける読み出しバイアス電圧と電流リークとを示す。図16は、図1に示されているメモリの透視3次元図の一部分のx方向に沿う4つのプレーンの断面図である。図1は基板と2つのプレーンとを示しているが、図16が1プレーンから他のプレーンへの電流リークの効果をより良く示すために基板と4つのプレーンとを示していることは明らかである。図5と関連して記述した一般原理に従って、図16の記憶素子200の抵抗性状態が判定されるべきとき、バイアス電圧が記憶素子に印加されて記憶素子の素子電流IELEMENTが感知される。記憶素子200はプレーン4上に存在し、ワード線210Sel-WLiおよびローカルビット線220Sel-LBLjを選択することによってアクセス可能である。例えば、バイアス電圧を印加するために、選択されたワード線210Sel-WLiは0Vにセットされ、対応する選択されたローカルビット線220Sel-LBLjはセンスアンプ240により、オンにされた選択ゲート222を介して0.5Vなどの基準にセットされる。全てのプレーン内の他の全ての選択されていないワード線も基準0.5Vにセットされると共に全ての選択されていないローカルビット線も基準0.5Vにセットされると、センスアンプ240により感知される電流はちょうど記憶素子200のIELEMENTとなり得る。図1および図16に示されているアーキテクチャでは、選択されていないローカルビット線LBLj1、LBLj2および選択されたローカルビット線Sel-LBLjの全てがセンスアンプ240への同じグローバルビット線250GBLiを共有する。記憶素子200の感知中、選択されていないローカルビット線は、ローカルビット線のそれぞれの、ゲート232などの選択ゲートをオフにされることによってセンスアンプ240から絶縁させられ得るにすぎない。このように、選択されていないローカルビット線は、浮いたままにされ、0.5Vとなっている隣接ノードによって基準0.5Vに結合し得る。しかし、隣接ノードは正確に基準0.5Vになっているわけではない。それは、各ワード線図16の平面に対して垂直に有限の抵抗が存在することに起因し、その結果として、ワード線の0.5Vが印加される一端から離れるに連れて累進的に電圧が降下する。そのため、結局、浮いている隣接する選択されていないローカルビット線が基準0.5Vから僅かに異なる電圧に結合するという結果となる。この場合、図16に破流線により示されているように、選択されているローカルビット線と選択されていないローカルビット線との間にリーク電流が存在し得る。このとき、感知される電流は、ちょうどIELEMENTである代わりにIELEMENTリーク電流である。この問題は、ワード線の長さおよび抵抗率が増大するに連れて悪化する。二重グローバルビット線アーキテクチャ本発明の1つの態様に従って、3次元メモリは、x方向、y方向およびz方向を有する直交座標により画定される、z方向に積み重ねられた複数の平行なプレーンを伴う3次元パターンを成して配列された記憶素子を含む。各プレーン内の記憶素子は、複数のワード線および複数のグローバルビット線と直列のローカルビット線によりアクセスされる。その複数のローカルビット線は、複数のプレーンをz方向に貫通し、x方向の行およびy方向の列の2次元矩形アレイを成して配列される。各プレーン内の複数のワード線は、個々のプレーンにおいて、x方向に延び、y方向に複数のローカルビット線の間で間隔を置いて複数のローカルビット線から分離されている。不揮発性の再プログラム可能な記憶素子は、ワード線とローカルビット線との交差箇所の近くに位置してワード線およびローカルビット線によりアクセス可能であり、1つの共通ワード線と1行のローカルビット線とによって1グループの記憶素子が並行してアクセス可能である。3次元メモリは、さらに、y方向のローカルビット線の列の中の偶数ローカルビット線および奇数ローカルビット線にそれぞれサービスする2つのグローバルビット線を有する二重グローバルビット線アーキテクチャを含む。このアーキテクチャは、1つのグローバルビット線が選択されたローカルビット線にアクセスするためにセンスアンプにより使用され、他方のグローバルビット線がy方向において選択されたローカルビット線に隣接する選択されていないローカルビット線にアクセスするために使用されることを可能にする。このようにして、隣接するビット線間のリーク電流をなくするために、選択されていないローカル線は選択されているローカルビット線の基準電圧と正確に同じ基準電圧にセットされ得る。図17は、ローカルビット線のセットへのアクセスを改善するために二重グローバルビット線アーキテクチャを有する3次元メモリを示す。3次元メモリ10’のアーキテクチャは、そのようなメモリの一部分の等価回路の形で概略的にかつ一般的に示されている。これは、前に要約した3次元アレイの1つの具体例である。参考のために標準的な3次元直交座標系11が使用され、ベクトルx、yおよびzの各々の方向は好ましくは他の2つと直交し、z方向に積み重ねられた複数の平行なプレーンを有する。ローカルビット線は、z方向に、垂直に延び、x行方向およびy列方向に規則的な2次元アレイを形成する。記憶蓄積素子Mzxyは、基板13の上でz方向に異なる距離に位置する複数のプレーンに形成される。図17に2つのプレーン1および2が示されているが、4、6またはそれ以上などの通例もっと多くのプレーンが存在し得る。距離zのところにある各プレーンにおいて、ワード線WLzyは、x方向に延び、ローカルビット線LBLxyの間でy方向に間隔を置いている。各プレーンのローカルビット線LBLxyの各行は、1対のワード線WLzyおよびWLzy1により挟まれている。ローカルビット線とワード線との間の個々の交差箇所は各プレーンにおいてローカルビット線がプレーンを横切る場所に存在する。個々の記憶蓄積素子Mzxyは、これらの個々の交差箇所に隣接して1つのローカルビット線LBLxyと1つのワード線WLzyとの間に接続されている。従って、個々の記憶素子Mzxyは、その記憶素子がその間に接続されているローカルビット線LBLxyとワード線WLzyとに適切な電圧を置くことによってアドレス指定可能である。電圧は、記憶素子の状態を現在の状態から所望の新しい状態に変化させるために必要な電気的刺激を提供するように選択される。これらの電圧のレベル、持続時間および他の特性は、記憶素子のために用いられる材料に依存する。3次元メモリセル構造の各プレーンは、通例少なくとも2つの層1つはその中に導電性ワード線WLzyが位置する層、もう1つはプレーンを互いから電気的に絶縁させる誘電体材料の層から形成される。例えば、記憶素子Mzxyの構造に依存して、各プレーン内にさらなる層も存在し得る。プレーンは半導体基板上で互いの上に積み重ねられ、ローカルビット線LBLxyは、ローカルビット線が貫通する各プレーンの蓄積素子Mzxyと接続される。本質的に、図17に示されている3次元メモリ10’は、二重のグローバルビット線を有するグローバルビット線の構造を除いて図1に示されている3次元メモリ10と同様である。内部の記憶素子を外部のデータ回路と選択的に接続するための回路は好ましくは半導体基板13内に形成される。この具体例では、選択デバイスまたはスイッチングデバイスQxyの2次元アレイが利用され、ここでxはx方向におけるデバイスの相対的位置を与え、yはy方向におけるデバイスの相対的位置を与える。個々のデバイスQxyは、例として、選択ゲートまたは選択トランジスタであり得る。1対のグローバルビット線GBLxA、GBLxBは、y方向に延び、下付き添え字で示されるx方向における相対的位置を有する。個々のデバイスQxyは、各々ローカルビット線を1つのグローバルビット線に結合させる。本質的に、行内の各ローカルビット線は対応する対のグローバルビット線のうちの1つと結合可能である。ローカルビット線の列に沿って、偶数ローカルビット線は対応する対のグローバルビット線のうちの第1のものに結合可能であり、奇数ローカルビット線は対応する対のグローバルビット線のうちの第2のものに結合可能である。従って、おおよそx’位置にある1対のグローバルビット線GBLxA、GBLxBは、x’位置にあってy方向に沿っているローカルビット線LBLxyが対のグローバルビット線GBLxA、GBLxBに代わる代わるに結合可能であるように、選択デバイスQのソースまたはドレインと個別に接続可能である。例えば、x=1位置にあるy方向の列に沿う奇数ローカルビット線LBL11、LBL13はそれぞれ選択デバイスQ11、Q13を介してx=1にある対のグローバルビット線のうちの第1のものGBL1Aに結合可能である。同様に、x=1位置にある同じ列に沿う偶数ローカルビット線LBL12、LBL14はそれぞれ選択デバイスQ12、Q14を介してx=1にある対のグローバルビット線のうちの第2のものGBL1Bに結合可能である。読み出し中に、さらに通例プログラミング中にも、各グローバルビット線は、通例、オンにされた対応する選択デバイスを通してアクセスすることにより1つのローカルビット線に結合される。このようにして、センスアンプは、その結合されたグローバルビット線を介してローカルビット線にアクセスすることができる。1セットこの例では、1行と称されるのローカルビット線を対応するセットのグローバルビット線と接続するために、コントロールゲート線SGyがx方向に延び、y方向に共通の位置を有する単一の行の選択デバイスQxyの制御端子ゲートに接続する。このようにして、1セットまたはページの記憶素子が並行してアクセスされ得る。従って、選択デバイスQxyは、自分が接続されている選択デバイスをオンにする電圧をどのコントロールゲート線SGyが受け取るかにより、一度にy方向に同じ位置を有するx方向の1行のローカルビット線LBLxyをグローバルビット線のうちの対応するものに接続する。二重グローバルビット線アーキテクチャでは、おおよそ各x位置に1対のグローバルビット線がある。x方向に沿う1行のローカルビット線が各対の対応するグローバルビット線のうちの第1のものに結合可能であるとすれば、y方向に沿って隣接する行のローカルビット線は各対の対応するグローバルビット線のうちの第2のものに結合可能であり得る。例えば、x方向に沿う行のローカルビット線LBL11、LBL21、LBL31は、コントロールゲート線SG1を介して選択デバイスQ11、Q21、Q31をオンにすることにより各対の対応するグローバルビット線のうちの第1のものGBL1A、GBL2A、GBL3A、に結合される。y方向に沿って、x方向に沿う隣接する行のローカルビット線LBL12、LBL22、LBL32は、コントロールゲート線SG2を介して選択デバイスQ12、Q22、Q32をオンにすることによって各対の対応するグローバルビット線のうちの第2のものGBL1B、GBL2B、GBL3Bに結合される。同様に、次の隣接する行のローカルビット線LBL13、LBL23、LBL33は、各対のうちの第1のものおよび第2のものの間で交互して各対の対応するグローバルビット線のうちの第1のものGBL1A、GBL2A、GBL3Aに結合される。各対の対応するグローバルビット線のうちの異なるものを用いて1行のローカルビット線と隣接する行とにアクセスすることにより、その行と隣接する行とのローカルビット線は同時に独立してアクセスされ得る。これは、行とそれに隣接する行とのローカルビット線が同じ対応するグローバルビット線を共有する図1に示されている単一グローバルビット線アーキテクチャの場合とは対照的である。図16と関連して論じられたように、電流リークをなくすために隣接するビット線が独立して基準電圧にセットされ得なければ、隣接する行に起因するリーク電流は充分に制御されない。図18は、図17の二重グローバル線アーキテクチャの3次元アレイにおけるリーク電流の消去を示す。リーク電流についての分析は、図16に関して記述した分析と同様である。しかし、二重グローバルビット線アーキテクチャでは、選択されたローカルビット線220Sel-LBLjは、基準電圧例えば、0.5Vに保たれているグローバルビット線の対のうちの第1のものGBLiAを介して記憶素子200がセンスアンプ240により感知されることを可能にする。同時に、隣接するローカルビット線230は、グローバルビット線の対のうちの第2のものGBLiBにより独立してアクセスされ得る。これは、隣接するローカルビット線230が同じ基準電圧にセットされることを可能にする。選択されたローカルビット線220と、これに隣接するローカルビット線y方向に沿ってとの両方が同じ基準電圧であるので、互いに隣接するこれら2つのローカルビット線の間にはリーク電流はない。二重グローバルビット線アーキテクチャは、図1に示されているアーキテクチャと比べてメモリアレイ内のグローバルビット線の数を2倍にする。しかし、この不利益は、記憶素子間のリーク電流がより少ないメモリアレイを提供することによってオフセットされる。片側ワード線アーキテクチャ本発明の他の1つの態様に従って、3次元メモリはx方向、y方向およびz方向を有する直交座標により画定される、z方向に積み重ねられた複数の平行なプレーンを伴う3次元パターンを成して配列された記憶素子を含む。各プレーン内の記憶素子は、複数のワード線および複数のグローバルビット線と直列のローカルビット線によりアクセスされる。その複数のローカルビット線は、複数のプレーンをz方向に貫通し、x方向の行およびy方向の列の2次元矩形アレイを成して配列される。各プレーン内の複数のワード線は個々のプレーンにおいて、x方向に延び、y方向に複数のローカルビット線の間で間隔を置いて複数のローカルビット線から分離されている。不揮発性の再プログラム可能な記憶素子は、ワード線とローカルビット線との交差箇所の近くに位置してワード線およびローカルビット線によりアクセス可能であり、1つの共通ワード線と1行のローカルビット線とによって1グループの記憶素子が並行してアクセス可能である。3次元メモリは、各ワード線がもっぱら1行の記憶素子だけに接続される片側ワード線アーキテクチャを有する。これは、2行の記憶素子間で1つのワード線を共有してアレイ内の記憶素子をワード線を横断して結合する代わりに、記憶素子の各行のために1つのワード線を設けることによって成し遂げられる。記憶素子の行は対応する行のローカルビット線によってもアクセスされるけれども、その行のローカルビット線のための、ワード線を越える結合の延長はない。両側ワード線アーキテクチャは、各ワード線が2つの対応する行のローカルビット線と関連する記憶素子の2つの隣接する行、すなわちワード線の一方の側に沿う1つの隣接する行および他方の側に沿う他の1つの隣接する行に接続されると前に記述した。例えば、図1および図3に示されているように、ワード線WL12は、一方の側において、ローカルビット線LBL12、LBL22、LBL32とそれぞれ関連する記憶素子M114、M124、M134の第1の行またはページに接続され、他の1つの側において、ローカルビット線LBL13、LBL23、LBL33とそれぞれ関連する記憶素子M115、M125、M135の第2の行またはページに接続されている。図19は、片側ワード線アーキテクチャを概略的に示す。各ワード線は、一方の側だけで1行のローカルビット線と関連する記憶素子の隣接する行に接続されている。図1に示されている両側ワード線アーキテクチャを有する3次元メモリアレイは、アレイのエッジにあるワード線を除く各ワード線が1対のワード線に取って代わられる片側ワード線アーキテクチャに改変され得る。このように、各ワード線はもっぱら1行の記憶素子に接続される。従って、図1に示されているワード線WL12は、図19ではワード線WL13およびWL14により取って代わられる。WL13は記憶素子M114、M124、M134の1つの行に接続され、WL14は記憶素子M115、M125、M135の1つの行に接続されていることが分かる。前に記述したように、記憶素子の1つの行は、並行して読み出されるかまたは書き込まれる1つのページを構成する。図20は、片側ワード線アーキテクチャを有する3次元アレイの1つのプレーンおよび基板を示す。図3の両側ワード線アーキテクチャから進んで、同様に、図3のWL12は図20では対WL13、WL14により取って代わられる等々である。図3では、代表的な両側ワード線例えば、WL12は2行の記憶素子ワード線の両側にあるに接続される。図20では、各片側ワード線例えば、WL13は1行の記憶素子だけに接続される。図20は、さらに、同じ行のローカルビット線例えば、LBL12、LBL22、LBL32を共有する2行の記憶素子M113、M123、M133およびM114、M124、M134により画定される1単位として消去可能である記憶素子の最小ブロックも示す。図21は、図19および図20の片側ワード線アーキテクチャの3次元アレイにおけるリーク電流の消去を示す。リーク電流の分析は、図16に関して記述した分析と同様である。しかし、片側ワード線アーキテクチャでは、選択されたローカルビット線220Sel-LBLjは、分離されているワード線210および212を横断して隣接するビット線230に結合されない。従って、隣接するローカルビット線間にリーク電流はなく、グローバルビット線250およびローカルビット線220を介するセンスアンプ240における感知電流は、ちょうど記憶素子の電流IELEMENTからのものである。片側ワード線アーキテクチャは、図1に示されているアーキテクチャと比べてメモリアレイ内のワード線の数を2倍にする。しかし、この不利益は、記憶素子間のリーク電流がより少ないメモリアレイを提供することによってオフセットされる。図22は、図19に示されている片側ワード線アーキテクチャを有する3次元アレイの一部分の等角図である。再び、図7に示されている両側ワード線アーキテクチャのための等角図と同様に、図22は片側ワード線アーキテクチャのための実現形態の1つの具体例である。図7と比べての主な差異は、各ワード線が一方の側に1行の記憶素子に接続されていることである。前に説明したように、このアーキテクチャは、y方向において複数のワード線を横断するビット線間結合を切り離すという利点を有する。3次元アレイは、最初に堆積させられたときに非導電性である記憶素子NVM材料の使用に適するように構成されている。前に論じられたタイプの金属酸化物はこの特性を有する。図6に関して説明したように、材料の両側の電極の間に、これらの電極に置かれた適切な電圧に応答して、導電性フィラメントが形成される。これらの電極は、アレイ内のビット線およびワード線である。その材料は、その他の箇所では非導電性であるので、ワード線およびビット線のクロスポイントにある記憶素子を互いから絶縁させる必要はない。数個の記憶素子が材料の単一の連続的層により実現され、その層は、図22の場合には、y方向において垂直ビット線の両側に沿って垂直に向けられて全プレーンを貫通して上に延びるNVM材料のストリップである。図22の構造の著しい利点は、1グループのプレーンにおいて全てのワード線とワード線の下の絶縁物のストリップとが単一のマスクの使用により同時に画定され、従って製造プロセスを大幅に簡略化することである。図22を参照すると、3次元アレイの4つのプレーン101、103、105および107の小さな部分が示されている。図19の等価回路の要素に対応する図22のアレイの要素は、同じ参照番号により特定されている。図22が図19の2つのプレーン1および2の他にプレーンの上の2つのさらなるプレーンを示していることに留意するべきである。プレーンの全てがワード線、誘電体および記憶蓄積素子NVM材料の同じ水平パターンを有する。各プレーンにおいて、金属ワード線WLはx方向に延び、y方向に間隔を置いている。各プレーンは、プレーンのワード線をプレーンの下のプレーンのワード線から、あるいはプレーン101の場合にはプレーンの下の基板回路コンポーネントのワード線から絶縁させる絶縁誘電体の層を含む。垂直z方向に延びてx-y方向に規則的なアレイを形成する一団の金属ローカルビット線LBL柱が各プレーンを貫通して延びている。各ビット線柱は、基板内に形成された選択デバイスQxyを通して、柱の間隔と同じピッチでy方向に延びるシリコン基板内の1セットのグローバルビット線GBLのうちの1つに接続され、選択デバイスのゲートは、同様に基板内に形成された、x方向に延びる選択ゲート線SGにより駆動される。スイッチングデバイスQxyは、在来のCMOSトランジスタまたは垂直npnトランジスタであり得て、他の在来回路を形成するために使用されるプロセスと同じプロセスを用いて製造され得る。MOSトランジスタの代わりにnpnトランジスタを用いる場合には、選択ゲートSG線の代わりにx方向に延びるベース接点電極線が用いられる。センスアンプ、入出力I/O回路、制御回路、および他の所要の周辺回路も基板内に製造されるけれども図22には示されていない。x方向のローカルビット線柱の各行のために1つの選択ゲート線SGがあり、個々の各ローカルビット線LBLのために1つの選択デバイスQがある。不揮発性記憶素子NVM材料の各垂直ストリップは、垂直ローカルビット線LBLと、全てのプレーンに垂直に積み重ねられた複数のワード線WLとの間に挟まれている。好ましくは、NVM材料はx方向においてローカルビット線LBLの間に存在する。記憶蓄積素子Mは、ワード線WLおよびローカルビット線LBLの各交差箇所に位置する。記憶蓄積素子材料について前に記述した金属酸化物の場合、交差するローカルビット線LBLおよびワード線WLの間のNVM材料の小さな領域が、それらの交差する線に印加された適切な電圧により制御可能に交互に導電性セット状態と非導電性リセット状態とにされる。LBLとプレーン間の誘電体との間に寄生NVM素子が形成されることもある。誘電体ストリップの厚さをNVM材料層の厚さすなわち、ローカルビット線およびワード線の間の間隔と比べて大きく選択することにより、同じ垂直ワード線スタック内のワード線間の異なる電圧によって生じる電界は、寄生素子が有意な量の電流を決して伝導しないように充分に小さくされ得る。同様に、他の実施形態では、隣接するLBL間の操作電圧がプログラミングしきい値より低ければ、隣接するローカルビット線間の位置に非導電性NVM材料が残されてもよい。片側ワード線アーキテクチャは、両側のものと比べてメモリアレイ内のワード線の数をほとんど2倍にする。この不利益は、記憶素子間のリーク電流がより少ない、さらに多く分割されたメモリアレイを提供することによりオフセットされる。代表的な実施形態を好ましくは直交軸を有する3次元座標系を用いて記述したけれども、ローカルビット線LBL、ワード線WLおよびグローバルビット線GBLが90度以外の角度で交差する他の実施形態も可能であり、熟慮される。垂直ビット線および横方向に整列したアクティブな素子を有する読み出し/書き込み素子の3次元アレイ消去済み状態から出発してプログラムされなければならない電荷蓄積素子を有するメモリデバイスとは違って、前に記載した可変抵抗性記憶素子は、所与の状態から出発せずに記憶素子のどの状態にも書き込まれ得る。それゆえ、可変抵抗性記憶素子は、電荷蓄積型の読み出し/消去/プログラムメモリと比べて、読み出し/書き込みR/Wメモリと称される。従って、前に言及した抵抗性記憶素子はR/W記憶素子またはR/W素子としても知られている。このようなR/W素子の3次元アレイは、3次元相互接続抵抗性メッシュと見なされ得る。前に記載したように、従来、抵抗性メッシュ内のリーク電流を減らすために3次元メモリアレイのR/W素子と直列にダイオードが一般的に接続される。ワード線とビット線との間の各交差箇所を横断して、直列に積み重ねられたダイオードを伴うR/W素子前にNVMとも称されたが配置される。ダイオードのサイズはNVMと比べて一般的に遥かに大きい。従って、ダイオードはNVMより上に1つの層を形成し、メモリの厚さを著しく大きくする。図1および図7に関連して前に記載した相対的に短い垂直ビット線を有する3次元アレイは、抵抗性メッシュのインターコネクティビティ、従ってリークを限定するために役立つ。さらに、図19に関連して前に記載した3次元アレイのための片側ワード線アーキテクチャも、抵抗性メッシュを分割してインターコネクティビティおよびリークをさらに減らすために役立つ。R/W素子の材料および特性に依存して、リークの減少は、全てのR/W素子と直列のダイオードを廃止することのできる実現可能な3次元アレイを可能にする。少なくとも、短いビット線および片側ワード線によりもたらされるリークの減少は、実現可能な3次元アレイが各R/W素子と直列の決して理想的ではないダイオードあるいはひどいダイオードと見なされ得るものを採用することを可能にする。本発明の1つの態様に従って、垂直方向に向けられたビット線がR/W素子の2次元アレイの複数の層にサービスし、各層においてワード線が水平方向あるいは横方向に延びて、ダイオードと直列の各R/W素子は交差箇所でワード線とビット線との間に横方向に形成される。ダイオードとR/W記憶素子とを水平方向あるいは横方向に整列させることにより、ワード線の各層の厚さは大きくされない。さらに、ダイオードはビット線構造の一部として形成されるかまたは組み込まれ、これによりダイオードのためにさらなるスペースを使わずにダイオードを設ける。本発明の他の1つの態様に従って、3次元アレイは、R/W素子およびダイオードが従来技術の場合のように垂直に1層ずつ形成されるのではなくて全ての層で並行して横方向に形成されるプロセスによって形成される。これは、単純な多層構造を作り、ポータルを開くことによってその層状化層の断面を露出させ、その露出した層の各々の中に横方向に微細構造を形成することによって成し遂げられる。このプロセスは、ダイオードが含まれても含まれなくても有利である。ダイオードのようなアクティブなデバイスを形成することは高温プロセスである。前にメタライゼーションが起こるとすれば、金属は、その後の高温プロセスに耐えることができなければならない。それゆえ、アルミニウムおよび銅をその導電率および経済性が良好であるために使用することが妨げられるかもしれない。ワード線の抵抗の増大は、リーク問題を悪化させる可能性がある。このプロセスは、全ての層のための高温プロセスをまとめ、ワード線のためのメタライゼーションを高温プロセスの後に行うことを可能にする。図23は、垂直ローカルビット線と水平に形成されたアクティブ記憶素子とダイオードとを有する好ましい3次元メモリ構造を示す。3次元メモリ構造は、x-y-z座標系に関して定義される。ローカルビット線はz方向にあり、ワード線はx方向にあり、グローバル線はy方向にある。3次元構造は2つの部分を含むと考えられ得る。一般的にFEOL製造ラインのフロントエンドと称されるベース部分は、選択デバイスまたはスイッチングデバイスQxyなどのアクティブ素子がその上に形成される半導体基板によりサポートされる図1および図7も参照。グローバル線として役立つ一連の金属線と種々の金属接点パッドとがアクティブ素子の上に形成される。各選択デバイスQxyは、金属線に接続されたソースとドレイン端子に接続されたドレインとを有する。このようにして、選択デバイスは、金属線とドレイン端子との間でスイッチとして機能する。前に記載したように、x方向に沿って所与のyについてのQxyは、x方向に沿って延びるポリラインの形の1つの共通のゲートを有する。例えば、Q11、Q21、Q31のy=1についての共通ゲートで選択信号SG1がアサートされると、x=1、2、3に沿うドレイン端子はグローバル線GBL1、GBL2、GBL3にそれぞれ接続される。後に見られるように、ドレイン端子は接点パッド310を介してそれぞれのローカルビット線またはワード線に接続される。ベース部分より上の第2の部分はBEOL製造ラインのバックエンドと称される。BEOLは、R/W材料、ワード線および垂直ローカルビット線の複数の層が形成される場所である。ローカルビット線は、FEOL部分のそれぞれの接点パッドに接続される。大ざっぱに、z方向の複数のローカルビット線330は1セットの接点310に接続されている。z方向に沿って、記憶素子層のスタックが形成される。各層において1対のワード線340が1セットのローカルビット線330を両側から囲む。例えば、ローカルビット線LBL11、LBL21、LBL31のセットは、層1においてはワード線WL10、WL11により、層2においてはWL20、WL21により囲まれる。ビット線330は、好ましくはPポリシリコンから形成される。ビット線の、ビット線がワード線に隣接する領域において、領域332はNドーピングでドープされる。このようにして、ビット線330がワード線340に隣接するときの各領域にダイオード336が形成される。各ワード線340とダイオード336との間にR/W記憶素子346が形成される。好ましい実施形態では、抵抗性記憶素子346は、ワード線340の隣のTi層344と、これに続くHfOx層342とにより形成される。3次元構造の頂部層は窒化物層350を被されている。このように、R/W素子342および344ならびにダイオード332および330の種々の層が、x方向に沿って例えば、LBL11、LBL21、LBL31各垂直ローカルビット線330の回りに、層が一方の側ではそれぞれのビット線330に結合され、他方の側では爾後に形成されるそれぞれのワード線WL340例えば、WL10、WL20、WL30に結合されるように形成される。x方向に沿うビット線330LBL11、LBL21、LBL31の同じセットの他の1つの側に同様のR/W素子およびダイオードが形成されて、同様にそれぞれのワード線WL11、WL21、WL31に接続される。BEOL部分の他の箇所は、酸化物320のような誘電体により埋められる。このようにして、各R/W素子と素子のそれぞれのビット線との間の直列のダイオードを除いて、図19に概略的に示されているアレイと同様の3次元R/Wアレイが形成される。図24Aは、交差箇所でワード線とビット線との対の間に形成されたR/W素子およびダイオードをより詳しく示す。一実施形態では、R/W記憶素子346はTi層344およびHfOx層342で形成される。Ti層はワード線340と電気的に接触し、HfOx層342はダイオード336と電気的に接触している。ビット線330は一般的にPポリシリコンとしてドープされる。しかし、ビット線は、ワード線340のようなワード線との交差箇所がある領域332においてNとして逆ドープされる。その結果として生じるPNジャンクションは、事実上、ワード線340とローカルビット線330との間にR/W素子346と直列に配置されるダイオード336を形成する。図24Bは、各交差箇所のワード線340とローカルビット線330との間の直列のR/W記憶素子346とダイオード336との等価回路を概略的に示す。図23に、さらに図24Aおよび図24Bに示されている3次元メモリ構造は、各記憶素子が隣接するローカルビット線への電流リークを減らすためのダイオード絶縁物を有する3次元メモリを実現するという利点を有する。ダイオードがz方向において各記憶素子の上に形成される従来技術の構造とは違って、記憶素子346が水平x方向に向けられているので、各ダイオードは、ローカルビット線の1つの領域として形成され、これにより追加スペースを取らない。図25A~図25Fは、種々の処理段階にある図23に示されている3次元メモリのBEOL頂部部分の形成を示す。図25Aは、FEOLベース層の上に形成される多層構造としてのBEOL部分の形成を示す。全体構造は酸化物層320および犠牲材料層322の複数の交互する層のサンドイッチとして形成される。ドープされていないポリシリコンはエッチングにより容易に除去されて他の構造により取って代わられることができるので、好ましくは犠牲層322を形成するためにドープされていないポリシリコンが使用される。FEOLベース層は、前に記載したようにそれぞれのグローバル線とドレイン端子との間でスイッチングするスイッチングデバイスQxyと共に形成される。好ましくはWまたはTiNの金属パッドが、接続部を作るために各ドレイン端子上に形成される。金属パッドに酸化物の層320が続く。その後、酸化物の層は金属パッドの層と同じ高さにされるべく平坦化される。その後、ドープされていないポリシリコン322および酸化物320の交互の層のサンドイッチが敷設される。サンドイッチに保護窒化物層350が被される。好ましい実施形態では、窒化物層の上に他の1つの酸化物犠牲層も堆積させられる。図25Bは、図25Aの3次元構造において複数のローカルビット線330がそこに形成されるべきトレンチの形成を示す。本質的に、ローカルビット線がそこに形成されるトレンチを形成するために3次元構造においてx方向に延びる垂直トレンチが後にエッチング除去され得るようにハードマスクHM堆積およびリソグラフィが用意される。トレンチは、接点パッドと接触するローカルビット線が形成されるように、x方向に接点パッドと並べられる。図25Cは、図25Bのトレンチ内のローカルビット線の形成を示す。HM除去後に、BOE緩衝酸化物エッチングは構造をクリーニングして窒化物層を頂部層として露出させるのに役立つ。その後、トレンチをPポリで埋めることによりローカルビット線330が形成されるx方向に沿うスラブの形で。Pポリは、その後、平坦化される。図25Dは、層状化された3次元構造に横からアクセスするためのポータルの形成を示す。これは、各層内のR/W素子、ダイオードおよびワード線などの構造物が全ての層で並行して形成されることを可能にする。これは、HM堆積と、それに続くリソグラフィおよびエッチングにより成し遂げられる。図25Eは、各層に構造物を形成するための窪んだスペースの形成を示す。全ての層のための窪んだスペースが並行して作られる。これは、KOHウェットエッチングと、それに続く、ドープされていないポリをちょうどローカルビット線の柱のところまで選択的に除去する第2の等方性凹所エッチングとにより成し遂げられる。その後、ローカルビット線のスラブの露出したバンドは気相ドーピングプロセスによってNで逆ドープされる。これは、ローカルビット線の露出した表面の真下にPNジャンクションを作る。他の1つの実施形態では、ローカルビット線はNポリシリコンで形成される。その後、P拡散によりダイオードが作られる。ダイオードが実現されない他の1つの実施形態では、Nドーピングは省かれる。その場合には、ローカルビット線は金属で形成され得る。図25Fは、全ての窪んだスペースの各々のためのR/W層およびそれに続くワード線の形成を示す。窪んだスペースは、始めにBOE緩衝酸化物エッチングエッチングされる。その後、R/W材料が、第1の層342例えば、HFOxの原子層堆積により形成される。その次に、化学蒸着によって第2の層344例えば、Tiチタンが堆積させられる。次に、ワード線340が形成され得る。図25Eに示されているようにダイオードのアクティブ素子332、330を形成する高温プロセスが全て完了しているので、メタライゼーションは、爾後の高温劣化を顧慮せずに、それの導電率に関して最適化され得る。例えば、アルミニウムまたは銅が堆積させられ得る。他の実施形態では、化学蒸着によるTiNの薄い層およびそれに続くWチタンのバルク層などの高温金属も考えられる。種々の堆積からの余分はエッチバックされ得る。図25Gは、始めにx方向に沿ってローカルビット線スラブの複数の部分を除去することによる個々のローカルビット線柱の形成を示す。生じたボイドは、その後、図23に示されているように酸化物320で埋められる。上面は化学的研磨および機械的研磨により平坦化される。図26A~26Bは、図23に示されている3次元メモリのワード線340にアクセスするための金属線および接点の形成を示す。本質的に、ワード線は、3次元メモリ構造の頂部または底部から接点によりアクセスされる。各ワード線は、垂直ライザーカラム314により3次元メモリ構造の表面で金属線に接続される。図26Aは、異なる層においてオフセットを提供するために3次元構造がひな壇状にされることを示す。異なる層をひな段状にすることにより、各層のワード線は、頂部からのワード線のライザーカラムのための遮るもののない経路を持つことになる。好ましくは、アクセスはワード線の端部にある。例えば、1つの端から全ワード線にアクセスするのと比べて表面の金属線の密度が半分になるようにひな壇はx方向に沿って3次元構造の両端に形成される。ひな壇化してワード線の各層のために遮るもののない眺望を作った後、ひな壇化中に除去されたボリュームは酸化物で再び埋められて平坦化される。図26Bは、ライザーカラムによりそれぞれのワード線に接続する表面金属線の形成を示す。ライザーカラムのための道を開けるためにひな壇層の各々の頂部からライザーカラムのためのスペースがエッチング除去される。生じたボイドは、その後、ワード線を3次元構造の上面に接続するライザーカラム314で埋められる。一実施形態では、ライザーカラム314は、その後、上面に形成された金属線312により接続され得る。次の欄でより詳しく記述する本発明の他の1つの態様に従って、ワード線は、図22に示されているグローバルビット線など、グローバルビット線のうちのいくつかを介してアクセスされる。図27は、図22に示されているグローバルビット線のうちのいくつかをグローバルワード線として動作するように割り当てるなどして、ワード線が3次元構造のベース部分にある金属ワイヤによりアクセスされる他の1つの実施形態を示す。一実施形態では、ワード線への接続は、図26Aおよび図26Bの場合と同じく3次元構造の頂部の金属線のところに持ってこられる。接続ブリッジとして役立つ金属線が頂部にあれば、第2のカラムライザー316は接点パッド310のうちの1つを介して適切なグローバルワード線と連絡するように下へ穿孔する。第2のライザーカラム316を形成するために、3次元構造の頂部からカラムが空にされ、その後に金属などの導電性材料で埋められる。その後、接続ブリッジとして役立つ頂部の金属線312が形成される。垂直ビット線および水平ワード線の効率的デコーディング本発明の他の1つの態様に従って、x-y平面内のR/W素子の2次元アレイの複数の層を有する3次元メモリは、各層の中のワード線と、全ての層に共通のz方向の垂直ローカル線のアレイとによりアクセス可能である。y方向に沿う複数の金属線が3次元メモリのベース部分または上面に設けられる。金属線の第1のセットは、選択されたグループの垂直ローカルビット線として動作する第1のセットの垂直ローカル線へのアクセスを可能にするようにスイッチング可能に接続される。金属線の第2のセットは、それぞれの層内の選択されたワード線に接続された第2のセットの垂直ローカル線へのアクセスを可能にするようにスイッチング可能に接続される。金属線のセットは、ローカルビット線およびワード線の選択されたセットのためのグローバルアクセス線として役立つ。ローカルビット線およびワード線の選択されたセットへの金属線のセットのスイッチングは、3次元メモリのベース部分にあるスイッチングトランジスタのセットにより成し遂げられる。金属線が3次元メモリの上面に位置するならば、ライザーカラムのセットがスイッチングトランジスタから金属線への接続を提供する。前に記載したように、3次元メモリアレイはベース層FEOL部分と、複数層記憶素子プレーンを有する他の1つの部分BEOLとを有する。図1、図7および図22と関連して前に記載した実施形態では、グローバルビット線として作用する金属線のセットが3次元構造のベース部分FEOLに形成される。本発明では、セット中の全ての金属線がローカルビット線をデコーディングするために使用されるわけではない。同様に、アレイ内の全てのローカル垂直線がローカルビット線として使用されるわけではない。代わりに、金属線のうちのいくつかおよびローカル垂直線のうちのいくつかは、各層から2つずつの、選択されたワード線のセットをデコーディングするために取っておかれる。この方式は、高度にスケーラブルなデコーディングアーキテクチャを提供する。デコーディングアーキテクチャは、ワード線およびローカルビット線の任意の組み合わせのデコーディングを可能にする。デコーディングアーキテクチャは、ワード線のローカルワード線へのさらなる分割を可能にし、これによりワード線抵抗と3次元抵抗性メッシュのインタラクティビティとを減少させるのに役立つ。図28は、グローバル線および選択デバイスのセットを介する3次元メモリアレイにおける垂直ビット線および水平ワード線の効率的デコーディングを示す。z方向に沿って積み重ねられた4層を有する一例としての3次元アレイが示されている。図17および図23に示されている3次元アレイと同様に、4層はz方向のローカル垂直線331および332の2次元アレイによってアクセス可能である。ローカル垂直線の2次元アレイは2セットに分割される。第1のセットのローカル垂直線331は、それぞれローカルビット線として動作し、第1のセットの、グローバルビット線251などのグローバル線にスイッチング可能に接続される。第2のセットのローカル垂直線332は、ワード線340と第2のセットの、グローバルワード線252などのグローバル線との間にスイッチング可能に接続された相互接続としてそれぞれ動作する。第1のセットのローカル垂直線332の各々は、コネクタまたは接点348を介して各層にあるワード線と連絡する。各層に、y方向に沿って間隔を置いたワード線340のセットがあり、各ワード線はx方向に沿って延びる。図28は、ローカルビット線LBL11、LBL21、LBL31LBL1、LBLP1として動作する選択されたページの垂直ローカル線331の両側を包む、各層上の選択された対のワード線340から構成される1ブロックの記憶素子を示すだけである。このように、WL10およびWL11は層1における選択された対のワード線であり、WL20およびWL21は層2における選択された対のワード線であり、WL30およびWL31は層3における選択された対のワード線であり、WL40およびWL41は層4における選択された対のワード線である。ブロックは2P_blL_layerの記憶素子から構成される。現行の例ではP_bl=Pであり、L_layer=Lであり、合計2PL個の記憶素子となる。選択されたページのローカルビット線のデコーディングは前と同様であり、第1のセットの垂直ローカル線331のうちの選択されたページのローカルビット線にアクセスするために第1のセットのグローバル線グローバルビット線251として動作する第1のセットのP個の金属線GBL1、GBL2、GBL3GBLPがある。メモリはローカルビット線の同じページの周囲に各層において2つのワード線偶数および奇数があるページアーキテクチャを有するので、第2のセットのグローバル線グローバルワード線252として動作する第2のセットの2×4個の金属線がある。金属線は第1のセットの両側に分散され、4つの層の各々にあるそれぞれの奇数ワード線WL11、WL21、WL31、WL41のための4個の金属線GWL11、GWL21、GWL31およびGWL41の左側フランクを有する。同様に、4つの層の各々にあるそれぞれの偶数ワード線WL10、WL20、WL30およびWL40のための4個の金属線GWL10、GWL20、GWL30およびGWL40の右側フランクがある。金属線グローバル線の選択されたワード線およびローカルビット線への接続は、ブロック選択線として動作するSG1などの選択線221により制御される選択デバイスQxy222を介する。従って、選択されたページ/ブロックは、ブロック選択線SG1をアサートすることによりデコードされる。前に記載したように、ブロック内のR/W素子346はグローバル線によりアクセス可能であり、ビット線はグローバル線251を介してアクセスされ、ワード線はグローバル線252を介してアクセスされる。感知回路は、R/W素子のメモリ状態を感知するためにビット線に接続可能である。図29は、図28に示されている3次元アレイのための第1のアーキテクチャに従うワード線およびR/W素子のためのBEOL3次元メモリの上部分レイアウトの平面図を示す第1のBEOLアーキテクチャでは、グローバル線250グローバルワード線252およびグローバルビット線251を含むは、垂直ローカル線330垂直ローカルビット線331および垂直ローカル線332を含むの柱の各々からオフセットされている約F;Fはフィーチャ長さである。垂直ローカル線のアレイは、第1のセットおよび第2のセットに分けられる。第1のセットは垂直ローカルビット線として動作し、各ローカルビット線331は、R/W素子346にアクセスするためにワード線340と組み合わされて使用される。好ましい実施形態では、各層において、2つのR/W素子にアクセスするために1対のワード線間で共有される。各ローカルビット線331は、グローバルビット線251を形成する金属線に結合される。第2のセットの垂直ローカル線332の各々は、ワード線340と、グローバルワード線252を形成する金属線との間の相互接続として動作する。垂直ローカル線332は、コネクタ348を介してワード線340に接続される。4つの層があれば、ワード線の行当たりに4つの垂直ローカル線があることになる。第1の垂直ローカル線は第1の層上のワード線に接続され、第2の垂直ローカル線は第2の層上のワード線に接続される等々である。ユニットセルは寸法XFYFを有する。XFは、ビット線柱によりビット線間隔約4Fに限定される。YFは、ローカルWLからローカルWL、R/W材料、BL柱へにより限定される約2.5F。これらは、各層について約10F2のセルサイズを与える。複数の層にわたって平均化されると、セルサイズはXFXY/L_layerである。しかし、WLドライバにより占められるスペースを考慮すると、実効セルサイズ=XFXF/L_layer2XFXF/P_blであり、ここでL_layer=層の数であり、P_blは並行して読み出されるかまたは書き込まれるセルの1つのページの中のビット線数である。従って、WLドライバに起因する百分率損=2L_layer/P_blである。ブロックは、1つの共通ゲート選択線例えばSG1、図28を参照を介して1バンクの選択デバイスをイネーブルすることによって選択され得る。従って、FEOL3次元メモリのベース部分のレイアウトはP2L個の金属線プラスP2L各層内のワード線の対の数に等しい数の選択デバイスを収容しなければならない。各選択デバイスは、3次元メモリのベース部分またはFEOLプレーン上のアクティブ領域である。通例、選択デバイスは、1対のソース拡散スポットおよびドレイン拡散スポットの上のポリゲートを伴って基板上に形成される。選択デバイスのバンクのために、1つの共通ポリ線がバンクの選択デバイスを並行して制御することを可能にする。図30Aは、BEOLが図29の第1のアーキテクチャを有するときのユニットブロックの平面図の形でFEOLレイアウトの第1の実施形態を示す。ポリ線221の両側に複数の選択トランジスタ222が存在し明示的には示されていない、その各選択トランジスタのソースおよびドレインが垂直ローカル線柱331もしくは332、または接点253と一致することを理解するべきである。選択トランジスタは、図28に示されている選択デバイスQxy222である。ビット線331およびワード線340をそれぞれグローバル線251および252へスイッチングするための選択デバイスはy方向に沿う柱331または332間の間隔によりサイズ限定されていることが分かるはずである。しかし、垂直ローカル線柱に隣接する2つの接点253が同じグローバル線に接続されているために、第1の実施形態は、選択デバイスの2つのバンクが並行して使用されることを可能にすることによりドライブパワーを2倍にするという利点を確かに有する。従って、第1の実施形態はM=2の乗数を有する。図30Bは、BEOLが図29の第1のアーキテクチャを有するときのユニットブロックの平面図の形でFEOLレイアウトの第2の実施形態を示す。アクティブ素子明示的には示されていないけれども、その各々のソースおよびドレインは垂直ローカル線柱331もしくは332、または接点253と一致する選択トランジスタ222をグローバル線に関して斜めに形成することにより、選択デバイスの長さはSQRT2の倍率で大きくされ得る。しかし、ローカルビット線柱に隣接する2つの接点が同じグローバル線に接続されないので2バンクの選択デバイスを組み合わせるフィーチャは利用できない。従って、第2の実施形態はM=1の乗数を有するに過ぎない。図30Cは、BEOLが図29の第1のアーキテクチャを有するときのユニットブロックの平面図の形でFEOLレイアウトの第3の実施形態を示す。第3の実施形態は、第2の実施形態のM=1に伴うドライブパワー減少の欠陥を克服するのに役立つ。図30Cのレイアウトでは、ローカルビット線柱の両側の2つの接点は同じグローバル線に接続される。従って、Mは再び2に等しい。図31は、図28に示されている3次元アレイのための第2のアーキテクチャに従うワード線およびR/W素子のための平面図の形でBEOL3次元メモリの上部分レイアウトを示す。第2のBEOLアーキテクチャでは、グローバル線グローバルワード線252およびグローバルビット線251を含むは3次元メモリの上部に形成される。グローバル線は、垂直ローカル線331および332の柱と整列させられる。ユニットセルは寸法XFYFを有する。XFは、垂直ローカル線柱331、332間の間隔約2Fにより限定される。YFは、ローカルWL340からローカルWL、R/W材料346、垂直ローカル線柱331、332まで、およびさらに接点253のための追加のスペースにより限定される約3.5F。これらは、各層について約7F2のセルサイズを与える。各ビット線柱はグローバル線251または252と連絡する。図32は、y-z平面内における図31のBEOLレイアウトの断面を示す。本質的に、ワード線340と関連付けられたローカルビット線331は、選択トランジスタ222の1つの端子ソース224またはドレイン226上に位置し、選択トランジスタおよびライザーカラム314を介して3次元メモリの頂部のグローバル線251のうちの1つと接続する。図33は、BEOLが図31の第2のアーキテクチャを有するときのユニットブロックの平面図の形でFEOLレイアウトの第1の実施形態を示す。垂直ローカル線柱331または332の両側に2つの接点253があり、接点は同じグローバル線251または252に接続される。従って、Mは再び2に等しい。図33に示されている第2のアーキテクチャの第1の実施形態は、図30Aに示されている第1のアーキテクチャの第1の実施形態と類似する。同様に、図30Bおよび図30Cにそれぞれ示されている第1のアーキテクチャの第2の実施形態および第3の実施形態は容易に第2のアーキテクチャに適合させられ得る。図34は、周辺回路を含む3次元アレイ全体の略平面図である。ローカルビット線およびワード線の両方をデコードするためにグローバル線を用いるこのアーキテクチャが高度にスケーラブルであることが分かるはずである。グローバルワード線ドライバ、センスアンプおよびブロック選択ドライバは、アレイの同じ側または交互の側にあり得る。例えば、各ワード線の長さは、ワード線の全長における抵抗およびキャパシタンスを減少させるために半減させられ得る。ワード線の長さが半減させられる毎に、デコードされるべきワード線の数は2倍になり、ワード線デコーディングのためにより多くの垂直ローカル線およびグローバル線が収用されなければならなくなる。本発明の種々の態様を本発明の代表的な実施形態に関して記述してきたけれども、本発明が添付されている特許請求の範囲の範囲全体の中で保護される資格を有することが理解されるはずである。"