"直列に多段接続された第1及び第2のチップと、前記第1及び第2のチップをそれぞれ貫通し、互いに電気的に接続する第1及び第2の貫通電極と、前記第1及び第2の貫通電極を含む第1のデータ線を介して前記第1及び第2のチップとそれぞれデータを通信するとともに、前記第1及び第2のチップへ前記データをアクセスするコマンドを供給する制御チップと、を備え、前記第1及び第2のチップのそれぞれは、前記データを記憶する第1の記憶領域と、転送制御部と、前記転送制御部によって、前記第1及び第2のチップにそれぞれ対応する識別情報を記憶する第2の記憶領域と、第1及び第2のノードを有し、それぞれ対応する前記第1及び第2の貫通電極のノードに前記第1のノードが接続する第1のスイッチ回路と、前記第1のスイッチ回路の第2のノードに接続し、前記第1のスイッチ回路を介して前記制御チップが供給したデータを入力データとして受信し、前記入力データを前記第1の記憶領域に出力する入力回路と、前記第1のスイッチ回路の第2のノードに接続し、前記第1の記憶領域が供給したデータを出力データとして受信し、前記第1のスイッチ回路を介して前記出力データを前記制御チップに出力する出力回路と、前記第1のスイッチ回路の電気的な導通及び非導通を、前記データをアクセスするコマンド及び前記識別情報を元に制御するスイッチ制御回路と、を含み、前記転送制御部は、前記識別信号が前記制御チップから供給されると当該識別信号を前段のチップから後段のチップへ伝送し、前記制御チップが供給するクロック信号のn番目のパルスに基づいて、前記識別信号が表す前記識別情報を前記第2の記憶領域に書き込み、当該書き込みが終了するまで前記クロック信号の後段のチップへの伝送を阻止し、前記第2の記憶領域への書き込みが終了した後、前記クロック信号の後段のチップへ伝送を許容し、前記制御チップは、前記コマンドによって前記第1及び第2のチップを排他的にアクセスし、前記第1及び第2のチップのスイッチ制御回路は、前記コマンド及び前記識別情報に応じてそれぞれ対応する第1のスイッチ回路を互いに排他的に制御する、ことを特徴とする半導体装置。前記第1及び第2のチップのそれぞれは、更に、前段のチップから供給されるクロック信号を後段のチップへ伝送する第1の転送部と、前記前段のチップから供給される前記識別信号を前記後段のチップへ伝送する信号経路部と、前記信号経路部に接続される第2の転送部と、前記クロック信号に基づいて前記第1及び第2の転送部のそれぞれの電気的な導通論理を、互いに排他的に制御する転送制御部と、を含み、第2の記憶領域は、前記第2の転送部を介して前記第1及び第2のチップにそれぞれ対応する識別情報を記憶する、ことを特徴とする請求項1に記載の半導体装置。前記制御チップが前記第1及び第2のチップの両者とデータのアクセスを実行しないスタンバイであるとき、前記第1及び第2のチップのスイッチ制御回路は、それぞれ対応する前記第1のスイッチ回路を共に非導通に制御する、ことを特徴とする請求項1または2に記載の半導体装置。前記第1のチップがアクセスされた時、前記第1のチップのスイッチ制御回路は前記第1のチップの第1のスイッチ回路を非導通から導通に制御し、且つ、前記第2のチップのスイッチ制御回路は前記第2のチップの第1のスイッチ回路を非導通に維持する、ことを特徴とする請求項3に記載の半導体装置。前記第1及び第2のチップのスイッチ制御回路は、前記コマンドを基準とした所定のレイテンシ後に、それぞれ対応する第1のスイッチ回路を非導通から導通に制御する、ことを特徴とする請求項4に記載の半導体装置。前記データは、時系列な複数のデータをセットとする複数のビットで構成され、前記第1及び第2のチップのスイッチ制御回路は、前記レイテンシ後であり且つ前記複数のデータのアクセス後に、それぞれ対応する第1のスイッチ回路を導通から非導通に制御する、ことを特徴とする請求項5に記載の半導体装置。前記コマンドは、リードコマンド及びライトコマンドの少なくともいずれか一つであり、前記スイッチ制御回路は、前記リードコマンド及びライトコマンドによって、前記データを通信するように前記第1のスイッチ回路を制御する、請求項5又は6に記載の半導体装置。前記制御チップは、更に、前記リードコマンド及びライトコマンドの供給前にアクティブコマンドを前記第1及び第2のチップへ供給し、前記第1及び第2のチップのスイッチ制御回路は、更に、前記アクティブコマンドに応じて、それぞれ対応する前記第1の記憶領域を活性化する、ことを特徴とする請求項7に記載の半導体装置。前記第1及び第2のチップは、更に、第2のデータ線に含まれ、前記第1及び第2のチップをそれぞれ貫通し、互いに電気的に接続する第3及び第4の貫通電極、を備え、前記第1及び第2のチップのそれぞれは、更に、第3及び第4のノードを有し、それぞれ対応する前記第3及び第4の貫通電極のノードに前記第3のノードが接続し、前記第1のスイッチ回路の第2のノード且つ前記入力回路及び前記出力回路に前記第4のノードが接続する第2のスイッチ回路を含み、前記第1及び第2のチップのスイッチ制御回路は、更に、前記コマンド及び前記識別情報に応じてそれぞれ対応する前記第2のスイッチ回路を共に非導通に制御する、ことを特徴とする請求項2に記載の半導体装置。更に、前記第1及び第2のチップとそれぞれ同一構造である第3及び第4のチップを備え、前記第3及び第4のチップは、前記第3及び第4のチップをそれぞれ貫通し、前記第1及び第2の貫通電極に接続されるとともに互いに電気的に接続され、前記第1のデータ線に含まれる第5及び第6の貫通電極と、前記第3及び第4のチップをそれぞれ貫通し、前記第3及び第4の貫通電極に接続されるとともに互いに電気的に接続され、前記第2のデータ線DQ100ラインに含まれる第7及び第8の貫通電極と、を備え、前記第3及び第4のチップがそれぞれ含む前記第1及び第2のスイッチ回路、前記入力回路、前記出力回路、及び前記スイッチ制御回路のそれぞれは、前記第1のスイッチ回路の前記第1のノードが、それぞれ対応する前記第5及び第6の貫通電極のノードに接続し、前記第2のスイッチ回路の前記第3のノードが、それぞれ対応する前記第7及び第8の貫通電極のノードに接続し、前記第1のスイッチ回路の前記第2のノード及び前記第2のスイッチ回路の前記第3のノードが、前記入力回路及び前記出力回路に接続し、前記スイッチ制御回路が、それぞれ対応する前記第1及び第2のスイッチ回路の電気的な導通及び非導通を、前記コマンド及び前記識別情報を元に制御し、前記制御チップは、更に、前記コマンドを元に前記第2のデータ線を介して前記第3及び第4のチップと排他的にデータを通信し、前記第3及び第4のチップの前記スイッチ制御回路は、前記コマンド及び前記識別情報に応じて、それぞれ対応する前記第1のスイッチ回路を共に非導通に制御し、且つ前記コマンド及び前記識別情報に応じてそれぞれ対応する第2のスイッチ回路を互いに排他的に制御する、ことを特徴とする請求項9に記載の半導体装置。前記制御チップが前記第1乃至第4のチップのいずれともデータのアクセスを実行しないスタンバイであるとき、前記第1乃至第4のチップのスイッチ制御回路は、それぞれ対応する前記第1のスイッチ回路を共に非導通に制御する、ことを特徴とする請求項10に記載の半導体装置。前記第1及び第3のチップがアクセスされた時、前記第1及び第3のチップのスイッチ制御回路は前記第1及び第3のチップの第1のスイッチ回路をそれぞれ非導通から導通に制御し、且つ、前記第2及び第4のチップのスイッチ制御回路は前記第2及び第4のチップの第1のスイッチ回路をそれぞれ非導通に維持する、ことを特徴とする請求項11に記載の半導体装置。前記第1乃至第4のチップのスイッチ制御回路は、前記コマンドを基準とした所定のレイテンシ後に、それぞれ対応する第1のスイッチ回路を非導通から導通に制御する、ことを特徴とする請求項12に記載の半導体装置。前記データは、時系列な複数のデータをセットとする複数のビットで構成され、前記第1乃至第4のチップのスイッチ制御回路は、それぞれ、前記レイテンシ後であり且つ前記複数のデータのアクセス後に、対応する第1のスイッチ回路を導通から非導通に制御する、ことを特徴とする請求項13に記載の半導体装置。前記コマンドは、リードコマンド及びライトコマンドの少なくともいずれか一つであり、前記スイッチ制御回路は、前記リードコマンド及びライトコマンドによって、前記データを通信するように前記第1のスイッチ回路を制御する、ことを特徴とする請求項13又は14に記載の半導体装置。前記制御チップは、更に、前記リードコマンド及びライトコマンドの供給前にアクティブコマンドを前記第1乃至第4のチップへ供給し、前記第1乃至第4のチップのスイッチ制御回路は、更に、前記アクティブコマンドに応じて、それぞれ対応する前記第1の記憶領域を活性化する、ことを特徴とする請求項15に記載の半導体装置。前記出力回路は、更に、終端回路を含み、前記スイッチ制御回路は、対応する前記出力回路が接続する少なくとも一つのスイッチ回路が導通であるとき対応する終端回路を活性化する、ことを特徴とする請求項1乃至16のいずれか一つに記載の半導体装置。前記制御チップは、更に、前記コマンドを供給する論理スイッチ制御回路、並びに、前記データを通信する入力回路及び出力回路、その出力回路に含まれる終端回路を含み、その終端回路は、前記コマンドがいずれかのチップをアクセスする時に活性化される、ことを特徴とする請求項1乃至16のいずれか一つに記載の半導体装置。前記信号経路部は、前記第1のデータ線に対応し、前記第2の転送部は、前記第1のスイッチ回路に対応する、ことを特徴とする請求項2に記載の半導体装置。前記信号経路部は、前記第1及び第2のデータ線の少なくとも一つに対応し、前記第2の転送部は、前記第1及び第2のスイッチ回路の少なくとも一つに対応する、ことを特徴とする請求項9または10に記載の半導体装置。複数の半導体チップを有する半導体装置では、それらの半導体チップに互いに異なる識別情報を付与し、この識別情報を利用して半導体チップ毎に異なる動作を行わせることができる。例えば、各半導体チップは、付与された識別情報をROMに記録し、記録された識別情報に基づいて入出力回路と貫通電極との間に接続されたスイッチの導通非導通状態を制御する。しかしながら、特許文献1及び2のいずれにも、各半導体チップに識別情報を割り当てる回路と、コマンドに基づいてスイッチ制御を行う回路とを相互に関連付け、消費電力の低減と干渉の抑制を図ることについて、全く開示も示唆もされていない。本発明の一実施の形態に係る半導体装置は、直列に多段接続された第1及び第2のチップと、前記第1及び第2のチップをそれぞれ貫通し、互いに電気的に接続する第1及び第2の貫通電極と、前記第1及び第2の貫通電極を含む第1のデータ線を介して前記第1及び第2のチップとそれぞれデータを通信するとともに、前記第1及び第2のチップへ前記データをアクセスするコマンドを供給する制御チップと、を備える。前記第1及び第2のチップのそれぞれは、前記データを記憶する第1の記憶領域と、転送制御部と、前記転送制御部によって、前記第1及び第2のチップにそれぞれ対応する識別情報を記憶する第2の記憶領域と、第1及び第2のノードを有し、それぞれ対応する前記第1及び第2の貫通電極のノードに前記第1のノードが接続する第1のスイッチ回路と、前記第1のスイッチ回路の第2のノードに接続し、前記第1のスイッチ回路を介して前記制御チップが供給したデータを入力データとして受信し、前記入力データを前記第1の記憶領域に出力する入力回路と、前記第1のスイッチ回路の第2のノードに接続し、前記第1の記憶領域が供給したデータを出力データとして受信し、前記第1のスイッチ回路を介して前記出力データを前記制御チップに出力する出力回路と、前記第1のスイッチ回路の電気的な導通及び非導通を、前記データをアクセスするコマンド及び前記識別情報を元に制御するスイッチ制御回路と、を含む。前記転送制御部は、前記識別信号が前記制御チップから供給されると当該識別信号を前段のチップから後段のチップへ伝送し、前記制御チップが供給するクロック信号のn番目のパルスに基づいて、前記識別信号が表す前記識別情報を前記第2の記憶領域に書き込み、当該書き込みが終了するまで前記クロック信号の後段のチップへの伝送を阻止し、前記第2の記憶領域への書き込みが終了した後、前記クロック信号の後段のチップへ伝送を許容する。前記制御チップは、前記コマンドによって前記第1及び第2のチップを排他的にアクセスし、前記第1及び第2のチップのスイッチ制御回路は、前記コマンド及び前記識別情報に応じてそれぞれ対応する第1のスイッチ回路を互いに排他的に制御する。本発明によれば、効率的に設定された識別情報と入力コマンドの両方に基づいて、入出力回路とデータ線との間に接続されたスイッチを制御することができ、それによって消費電力の低減と干渉の抑制を実現することができる。本発明の課題を解決する技術思想コンセプトの代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。本発明の技術思想の一例に係る半導体装置は、図1に示すように、直列に多段接続された複数の半導体チップを含む。複数の半導体チップには、一つの制御チップ11と、複数の被制御チップ12,14ここではD0,D8の2個を示すとが含まれる。制御チップ11は、被制御チップ12,14とデータ線を通じてデータの送受信アクセスを行う。また、制御チップ11は、データ送受信を含む各種動作を各被制御チップ12,14に行わせるために必要なコマンド、クロック、アドレス信号を供給する。アドレス信号の一部は、被制御チップ12,14の各々に固有の識別情報を割り当てる識別信号としても利用される。複数の被制御チップ12,14は、同一の回路構成を有している。被制御チップ12は、自身のチップを貫通して形成される貫通電極TSV:ThoughSiliconVia121を有し、貫通電極121を介して隣接する他のチップ11及び14に電気的に接続されている。被制御チップ14は、自身のチップを貫通して形成される貫通電極TSV121を有し、貫通電極121を介して隣接する他のチップ12及び不図示のTSVに電気的に接続されている。相互に接続された各被制御チップ12,14の貫通電極121は、データ線を構成する。なお、各被制御チップ12,14には、コマンド、クロック及びアドレス信号に対応する貫通電極もそれぞれ設けられているが、本発明には直接関係が無いのでその図示及び説明を省略する。各被制御チップ12,14は、また、制御チップ11から送信されるデータを記憶する第1の記憶領域122を有している。第1の記憶領域122は、入力回路123及び出力回路124に接続されている。入力回路123及び出力回路124は、第1のノードがTSVに接続された第1のスイッチ回路125の第2のノードに共通接続されている。入力回路123は、制御チップ11からのデータを第1のスイッチ回路125を介して入力データとして受信し、第1の記憶領域122へ出力する。また、出力回路124は、第1の記憶領域122から供給されるデータを出力データとして第1のスイッチ回路125を介して制御チップ11へ出力する。各被制御チップ12,14は、さらに、転送制御部126と、第2の記憶領域127と、第1のスイッチ制御回路128とを備える。転送制御部126は、前段から供給されるクロックに応じて、同じく前段から供給される識別信号が表す識別情報を第2の記憶領域127へ記憶させる。また、転送制御部126は、クロックの後段への供給を制御する。具体的には、転送制御部126は、前段から供給されるクロックパルスをカウントし、予め設定されたn番目n:自然数のパルスに基づいて、識別情報を第2の記憶領域127に記憶させる。この間、転送制御部126は、後段のチップ12へのクロックパルスの供給を阻止し、第2の記憶領域127に識別情報が記憶された後、後段のチップ12へのクロックの供給を許容する。第1のスイッチ制御回路128は、第2の記憶領域127に記憶されている識別情報と制御チップ11から供給されるコマンドとに基づいて、第1のスイッチ回路125の電気的な導通非導通状態を制御する。制御チップ11は、複数の被制御チップ12,14に対するデータの送受信アクセスを、コマンドを用いて排他的に行う。また、複数の被制御チップ12,14の第1のスイッチ制御回路128は、第2の記憶領域127に記憶された識別情報及び入力コマンドにより、第1のスイッチ回路125を排他的に制御する。以上のような構成において、多段接続された複数の被制御チップに対して、前段側から後段側へ一つずつ順番に識別情報が供給される。また、各被制御チップ12,14は、識別情報と入力コマンドとに基づいて、排他的に制御チップ11とデータの送受信が可能になる。転送制御部126は、例えば、図2に示すように構成される。図2の転送制御部126は、前段から入力されるクロック信号を後段へ伝送する第2のスイッチ回路201第1の転送部と、前段から入力される識別信号を後段へ伝送する信号経路部202と、信号経路部202から識別信号を分岐させ第2の記憶領域127へ供給する第3のスイッチ回路203第2の転送部と、クロック信号に基づいて第2のスイッチ回路201及び第3のスイッチ回路203を制御する第2のスイッチ制御回路204転送制御部を有している。第2のスイッチ制御回路204は、第2の記憶領域127に識別情報が記憶されるまで、第2のスイッチ回路201を非導通オフ状態にするとともに第3のスイッチ回路203を導通オン状態にする。また、第2のスイッチ制御回路204は、第2の記憶領域127に識別情報が記憶された後、第2のスイッチ回路201を導通状態にするとともに第3のスイッチ回路203を非導通状態にする。上記構成によれば、転送制御部126は、クロック信号が与えられると、第3のスイッチ回路203を介して信号経路部202より識別信号を取り込み、識別信号が表す識別情報を第2の記憶領域127に記憶させる。転送記憶部126は、第2の記憶領域127に識別情報が記憶されるまで、第2のスイッチ回路201を非導通状態とし、後段の被制御チップ12へのクロック信号の伝送を阻止する。また、転送制御部126は、第2の記憶領域127に識別情報を記憶させた後は、第3のスイッチ回路203をオフさせ、その後入力される識別信号の取り込みを行わない。これにより、クロック信号が順次後段の被制御チップ12へ伝送されていくタイミングで、識別情報が個別の識別情報を表すように識別信号を変化させることにより、各被制御チップ12に個別の識別情報を割り当てることができる。上記構成によれば、各被制御チップ12に、識別情報の割当を行う演算回路等を設ける必要がないので、回路規模の縮小を図り、占有面積の減少を実現することができ、更にコストの削減を実現することができる。また、各被制御チップ12,14において、第1のスイッチ回路125を、制御チップ11からのコマンドに応じて制御するようにしたことで、データの読み出し或いは書き込みが行われる期間を除き、入力回路123及び出力回路124とデータ線TSVとの間の電気的接続が切断されるので、消費電力の削減と干渉の低減とを実現することができる。以下、図面を参照して本発明の実施の形態について詳細に説明する。図3は、本発明の第1の実施の形態に係る半導体装置30の断面構成図である。この半導体装置30は、インタフェースチップ上に複数のコアチップを積層したいわゆるチップオンチップ型と呼ばれる積層型半導体装置である。ここでは、インタフェースチップとして、論理LSILargeScaleIntegrationチップ31を、コアチップとしてSDRAMSynchronousDynamicRandomMemoryチップ32を、それぞれ用いた例を示している。ただし、コアチップはSDRAMチップ32に限らず、他の回路を搭載した半導体チップであってよい。また、積層されるコアチップは、必ずしも全てが同一構成、同一サイズのチップでなくともよい。さらに、コアチップの積層数は16個に限らず任意である。インタフェースチップは、コアチップの構成に応じて適宜変更され得る。更に、インタフェースチップのサイズは、コアチップと同じか、小さくてもよい。論理LSIチップ31は、不図示のインタポーザ等を用いて不図示のモジュール基板等の回路基板に搭載される。論理LSIチップ31は、論理LSI回路を有し、少なくとも、回路基板に搭載された外部回路とSDRAMチップ32との間のデータの送受信を制御する。各SDRAMチップ32は、シリコンSi基板と、基板の表面側に形成された所定の回路と、基板を貫通して形成された複数のスルーシリコンビアTSVとを有している。TSVは、Si基板表面の電極及びSi基板裏面の電極を有する。論理LSIチップ31とSDRAMチップ32との間、及び積層されたSDRAMチップ32同士の間は、TSVを含む貫通電極部によって相互に電気的に接続される。すべてのSDRAMチップ32に共通の信号は、貫通電極部により積層方向に沿って真っ直ぐ図3においてはY方向に形成された信号経路を用いて供給することができる。図4に、半導体装置30の内部構成を示す。ここでは、それぞれが1Gbitの記憶容量を有するSDRAMチップ32を、16個積層した8バンク×2構成の2GBGigabyteDDRDoubleDataRate3SDRAMシステムを想定している。論理LSI31は、少なくとも、クロックジェネレーター311、論理制御回路312、DLLDelayLockedLoop回路313及び入出力回路314を有している。クロックジェネレーター311は、チップ選択制御信号CS、クロック信号CK,/CK及びCKE及びコマンド信号/RAS,/CAS及び/WEをSDRAMチップ32へ出力する。また、クロック信号を論理制御回路312及びDLL回路313へ出力する。論理制御回路312は、バンクアドレス信号BA0~BA2及びアドレス信号A0~A13をSDRAMチップ32へ出力する。また、論理制御回路312は、入出力回路314との間でデータの送受信を行う。入出力回路314は、32ビット×8セット=256ビットのデータ送受信を8個=16/2のSDRAMチップD0~D7又はD8~1522との間で行う。SDRAMチップ22のデータ転送速度が1600Mbpsであれば、1600Mbps×32×8=409.6Gbit/sec=51.5GB/secのデータ転送を実現することができる。各SDRAMチップ32は、所定数の外部接続ピンTSVに対応を有している。具体的には、各SDRAMチップ32は、DQデータピンDQ000~DQ031,,DQ700~DQ731を256個、アドレスピンA0~A13を14個、バンクアドレスピンBA0~BA2を3個、コマンドピン/RAS,/CAS,/WEを3個、クロックピン等CS,CKE,CK,/CKを4個、合計280個有している。これらのピンは、全チップ共通ピン、チップ選択制御ピン、データピンの3グループに分類することができる。なお、公知のように、SDRAMチップには、上記ピン以外に、それぞれDMピン,DQSピン,ODTピン及び電源ピンがあるが、本発明には直接関係しないので、ここでは省略している。互いに積層された16個のSDRAMチップ32は、貫通電極部を介して積層方向図4のX方向に沿って直線的な信号経路データ線又はシステムバスDQを形成する。これらの信号経路は、実質的に等長且つ最短の信号経路を構成する。各SDRAMチップ32は、同一の構成を有しているので、以下ではSDRAMチップD032について説明する。SDRAMチップD0は、入力回路321、コマンドデコーダ322、アドレスバッファ323、DLL回路324、パラレル-シリアル変換回路及び入出力回路325、Xデコーダ326、Yデコーダ327及びDRAMアレイ328を有している。パラレルーシリアル変換回路及び入出力回路325に含まれる入力回路及び出力回路が、図1の入力回路123及び出力回路124にそれぞれ相当する。また、DRAMアレイ328が図1の第1の記憶領域121に相当する。入力回路321は、SDRAMチップ32を選択的に活性化させるチップ選択制御信号CSに応じた出力信号を出力する。なお、SDRAMチップD0~D7は同時に活性状態にされ、このとき、SDRAMチップD8~D15は同時に非活性状態にされる。逆に、SDRAMチップD8~D15は同時に活性状態にされるとき、SDRAMチップD0~D7は同時に非活性状態にされる。但し、SDRAMチップD0~D7のグループに属するSDRAMチップとSDRAMチップD8~D15のグループに属するSDRAMチップとは交互に積層されており、互いに隣り合うSDRAMチップは同時に活性化されない。コマンドデコーダ322は、コマンド信号/RAS,/CAS,/WEをデコードし、デコードしたコマンドをアドレスバッファ323、Xデコーダ326及びYデコーダ327へ出力する。また、コマンドデコーダ322は、各部へクロック信号CKE,CK,/CKを出力する。アドレスバッファ323は、ここでは制御ロジック及びモードレジスタ等を含むものとして表している。アドレスバッファ323は、コマンドデコーダ322からのコマンド及び論理LSIチップ31からのバンクアドレス信号BA0~BA2及びアドレス信号A0~A13に応じて、Xデコーダ326及びYデコーダ327へロウアドレスAX0~AX13及びカラムアドレスAY0~AY9を出力する。DLL回路324は、クロック信号のタイミングを調整しタイミング調整されたクロック信号を出力する。パラレル-シリアル変換回路及び入出力回路325は、記憶データに関連する入出力データのパラレルーシリアル変換を行う。また、パラレル-シリアル変換回路及び入出力回路325は、DRAMアレイ328に対するデータの入出力を制御する。パラレル-シリアル変換回路及び入出力回路325は、スイッチ回路329を介して、256本32本×8セットあるDQピンシステムバスの内、一セット8本のDQピンに接続される。このスイッチ回路329が、図1の第1のスイッチ回路125に相当する。なお、図4では、転送制御部126、第2の記憶領域127及び第1のスイッチの図示は省略されているが、第1のスイッチ制御回路128は、アドレスバッファ323に含まれる制御ロジックに含ませることができる。Xデコーダ326及びYデコーダ327は、入力されるロウアドレス及びカラムアドレスに応じたDRAMアレイ328内の複数のワード線及び複数のビット線をそれぞれ選択的に活性化し、DRAMアレイ328の対応するメモリセルに対してデータの書き込み又は読み出しを行う。上述したSDRAMチップ32の構成は公知なので、その動作説明を省略する。上述のように構成された半導体装置30において、各SDRAMチップ32を個別識別可能とするために、各SDRAMチップ32に固有の識別情報識別番号を割り当てる。この識別情報の割り当ては、論理LSIチップ31に近いSDRAMチップD032から後段のSDRAMチップD1532に向かって一段ずつ順番に行われる。図5を参照して、この識別情報の割り当てを実現するための構成について説明する。ここでは、SDRAMチップ32が8段積層されている場合について説明する。図5を参照すると、論理LSIチップ31から、クロック信号IDCLKと、リセットセットトリガーバー信号RSTBと、識別番号信号IO<0>~<2>が出力されている。クロック信号IDCLKの信号として、図4のクロック信号CKを利用することができる。8個のSDRAMチップ32への固有の識別情報の割り当てを実現するには、バイナリ形式の3ビットの識別番号ChipIDがあればよい。それゆえ、3ビットの識別番号の各ビットに対応させて3つの識別番号信号IO<0>~IO<2>を識別信号として用いる。これらの識別番号信号として、例えば、図4のバンクアドレスBA0~BA2を利用することができる。或いは、入出力回路図4の314からのデータ信号を利用してもよい。この場合、システムバスDQを構成する第1~第8のデータ線DQ000-DQ031~DQ700-DQ731のうちのいずれかのデータ線が信号経路部図2の202として用いられ、スイッチ回路329が第2の転送制御部図2の第3のスイッチ回路203として用いられる。クロック信号IDCLKとリセットセットトリガーバー信号RSTBは、8個のSDRAMチップ32が順次、識別番号信号を取り込むように制御するために用いられる。これらの信号として、図4のコマンド信号のいずれか例えば、RAS/を利用することができる。各SDRAMチップ32は、クロック信号IDCLKを隣接する他のSDRAMチップ32に伝送する信号経路を分断するように設けられた第1のスイッチ51と、複数の識別番号信号IOをそれぞれ隣接する他のSDRAMチップ32に伝送する複数の信号経路にそれぞれ接続するように対応して設けられた複数ここでは3個の第2のスイッチ52と、複数の第2のスイッチ52にそれぞれ接続された複数のRAMRandomAccessMemory53と、レジスタ54と、アンド回路55を有している。複数のRAM53は、図1の第2の記憶領域127に相当するものであって、図3のDRAMアレイ328図1の第1の記憶領域121と異なるものであることに注意が必要である。なお、SDRAMチップ32の数が2M個M:自然数のとき、識別番号信号IOの信号経路、第2のスイッチ52、複数のRAM53の数は、それぞれM個である。また、第1のスイッチ51は、図2の第2のスイッチ回路201に相当する。複数の第2のスイッチ52は、図2の第3のスイッチ回路203に相当する。レジスタ54とアンド回路55とが、図2の第2のスイッチ制御回路204に相当する。図5において、積層されたSDRAMチップ22間の信号伝送は、TSVを含む貫通電極部によって形成される積層方向図5のX方向に直線的な信号経路により実現される。図6a及びbは、TSVを含む貫通電極部の構成を示す図である。即ち、図6a及びbは、SDRAMチップ32の貫通電極部を含む部分断面図である。図6において、SDRAMチップの積層方向はY方向である。図6aは、SDRAMチップ32の一面側図の下面側裏面バンプ65側、前段側から入力された信号をそのままSDRAMチップ32の他面側図の上面側表面バンプ66側、後段側へ伝送する貫通電極部の構成を示している。この貫通電極部は、識別番号信号IO<0>~IO<2>の伝送に用いられる。また、図6bは、SDRAMチップ32の一面側図の下面側裏面バンプ65側、前段側から入力された信号を図示しない内部回路を介して図の上面側表面バンプ66側、後段側へ出力する貫通電極部の構成を示している。この貫通電極部は、クロック信号IDCLKの伝送に用いられる。図6aに示す貫通電極部は、一面側に回路内部回路が形成されたSi基板61と、Si基板61上に、順に積層形成された第1の配線層62と第2の配線層63と、保護層ポリイミド膜64を含む。また、この貫通電極部は、チップの裏面図の下側に形成された裏面バンプ第1の電極65と、チップの表面図の上側に形成された表面バンプ第2の電極66を有している。Si基板61には、一方の面から他方の面にまで貫通するTSV611が形成されている。また、TSV611の周囲には、TSVトレンチ612が形成されている。TSVトレンチ612は、TSV611とその周囲に形成された内部回路等との間を電気的に分離する。さらに、Si基板61には、STIShallowTrenchIsolation613や、内部回路の一部を構成する不純物拡散層614が形成されている。第1の配線層62は複数の配線層と層間絶縁膜とからなる積層構造を採用する。ここでは、複数の配線層として、Wタングステン層とM1メタル第1層の2層を有する例を示している。複数の配線層の数は3以上であってもよい。複数の配線層は、それぞれ一以上の配線621,622を含む。少なくとも一つの配線層とSi基板61との間及び異なる配線層に属する配線間は、必要に応じて1又は2以上のビア623,624により相互に接続される。第2の配線層63もまた、第1の配線層62と同様に複数の配線層と層間絶縁膜とからなる積層構造を採用する。ここでは、複数の配線層として、M2メタル第2層とM3メタル第3層の2層を有する例を示している。複数の配線層の数は、3以上であってもよい。複数の配線層は、それぞれ一以上の配線631,632を含み、異なる配線層に属する配線間は、必要に応じて1又は2以上のビア633により相互に接続される。図6aに示す貫通電極部では、M1層の配線622とM2層の配線631との間も、1又は2以上のビア67により相互に接続されている。この構造により、裏面バンプ65に入力された識別番号信号IOは、TSV611、配線621、ビア624、配線622、ビア67、配線631、ビア633及び配線632を介して、表面バンプ66に伝送される。TSV611、ビア624、ビア67、ビア633及び表面バンプ66が、断面の視点において実質的に同一ライン上に一直線に並ぶように、これらを配置し、配線621,622,631,632を形成することにより信号経路を最短にすることができる。図の上方又は下方Si基板61の表面又は裏面から見たとき、ビア等がTSV611と重なりを持つならば、そのビア等は実質的に同一ライン上に並んでいるといえる。即ち、本明細書でいう同一ラインは、TSV611の太さに依存するある程度の幅太さを有する概念である。一方、図6bに示す貫通電極部は、図6aに示す貫通電極部とほとんど同じに構成されているが、M1層の配線622とM2層の配線631との間にビア67が形成されていない点で異なっている。これらの配線間は、Si基板61に形成された内部回路例えば転送トランジスタ又は第1のスイッチ51図5及び第1の配線層62と第2の配線層63に含まれる配線及びビアを通じて接続される。即ち、Si基板61に形成された図示しない内部回路の入力ノードと出力ノードを、破線矢印で示すように、第1の配線層62に含まれるいずれかの配線第1のノード、例えば配線622と第2の配線層63に含まれるいずれかの配線第2のノード、例えば配線633にそれぞれ接続する。これにより第1のノードと第2のノードとの間をSi基板61に形成された内部回路を介して接続する。図7aは、第1のスイッチ51の回路図である。図7bは、そのパターンレイアウトである。第1のスイッチ51は、図7aの上図に示されるように、一対の電極CK間にスイッチSWが接続されているものとみなすことができる。ここで、スイッチSWが、同図の下図に示されるように、CMOSComplementaryMetalOxideSemiconductorインバータNOT回路と一対のトランジスタスイッチPMOS及びNMOSで構成されたスイッチ転送トランジスタであるとすると、第1の配線層52と第2の配線層53に含まれる配線は、例えば、図7bに示すようにTSV611の近傍にレイアウトすることができる。以下、図7bに加えて、図6bをも参照して説明する。図7bにおいて、電源線VPERIと接地線VSSとの間にCMOSインバータが接続される。CMOSインバータを構成するPMOS及びNMOSのゲートに、制御信号Qが共通に供給される。また、一対のトランジスタスイッチのうちNMOSのゲートにも制御信号Qが供給される。制御信号Qは、Si基板61上に形成された別の内部回路レジスタ54図5から供給される信号であり、第1の配線層62に含まれる配線により伝送される。CMOSインバータの出力は、一対のトランジスタスイッチのうちPMOSのゲートに供給される。CMOSインバータの出力もまた第1の配線層62に含まれる配線により伝送される。スイッチSWへの入力信号Iは、裏面バンプ65に与えられ、TSV611及び第1の配線層62に含まれる配線及びビアを介して、トランジスタスイッチの一方のノード入力ノードに供給される。ここで、第1の配線層62に含まれる配線の一部分を、TSV611と表面バンプ66とを結ぶ同一ライン上に第1のノードとして形成すると、TSV611は第1の電極65と第1のノードとを接続する第1の配線を構成する。また、第1の配線層62は、スイッチSWの入力ノードと第1のノードとの間を接続する第2の配線を含む。スイッチSWの出力信号Oは、トランジスタスイッチの他方のノード出力ノードから、第1の配線層62に含まれる配線及びビアと第2の配線層63に含まれ配線とビアを介して表面バンプ66へ出力される。ここで、第2の配線層63に含まれる配線の一部分を、TSV611と表面バンプ66とを結ぶ同一ライン上に第2のノードとして形成すると、第1の配線層62及び第2の配線層63は、スイッチSWの出力ノードと第2のノードの間を接続する第3の配線を含むことになる。以上のようにして、図6bの貫通電極部では、TSV611と表面バンプ66とを結ぶ同一ライン上に位置する第1の配線層62の第1のノードと第2の配線層63の第2のノードとの間が、Si基板61に形成された内部回路スイッチSWを介して接続される。なお、第1のノードは、第1の配線層62のW層に形成されてもよいしM1層に形成されてもよい。第1のノードがM1層に形成された場合、第1の配線には、W層とM1層との間を接続するビアが含まれる。また、第1の配線層62のW層及びM1層を一つとして、第1のノードを定義しても良い。第2のノードは、第2の配線層63のM2層に形成されてもよいしM3層に形成されてもよい。第2のノードがM2層に形成された場合、ビア633を介してM2層とM3層が接続される。また、第2の配線層63のM2層及びM3層を一つとして、第2のノードを定義しても良い。また、第3の配線は、M1層に含まれる配線層を含まなくてもよい。即ち、W層からM2層に達するビアを第3の配線に含ませてもよい。他方、M1層に含まれる配線層第6の配線を介して、W層とM2層とが接続されても良い。この場合、第3の配線には、第6の配線とW層とを接続するビア、及び第6の配線とM2層とを接続するビアが含まれる。更に、第3の配線は、M1層に含まれる配線層を含まなくてもよく、例えば、W層とM3層とが接続、または、内部回路の一部を構成する不純物拡散層614とM3層とが接続しても良い。次に、レジスタ54の内部構成の一例について図8を参照して説明する。ただし、レジスタ54の構成は、図8の構成に限られるものではない。図8に示すように、レジスタ54は、複数のNOT回路インバータ、複数のNAND回路、及び複数のトランジスタスイッチにより構成することができる。このレジスタ54は、入力されるクロック信号Cの最初のパルス立ち上がりで、入力信号Iの論理レベルを保持し、そのパルスの立ち下りで保持した論理レベルを有する出力信号Qを出力する。しかしながら、クロック信号Cの最初のパルスの立ち上がりで保持した論理レベルをNパルス後N:自然数の立下りで出力するようにも容易に構成変更できることは当業者であれば容易に理解できる。即ち、シフトレジスタとして構成し、シフト段数をN段とすればよい。次に、第2のスイッチ52及びRAM53の内部構成の一例を、図9を参照して説明する。ただし、第2のスイッチ52及びRAM53の構成は、図9の構成に限られるものではない。図9に示すように、第2のスイッチ52は、第1のスイッチ51と同様に構成することができる図7a参照。また、RAM53は一対のラッチ型のインバータにより構成することができる。図9において、信号Qはアンド回路55の出力信号、信号Iは識別番号信号IO<0>~<2>のいずれかである。再び図5を参照して、半導体装置30における識別情報の割り当て動作について説明する。初期状態において、各SDRAMチップ32のレジスタ54の出力信号Qは2値論理レベルの一方のレベルここでは、ロウレベルであり、第1のスイッチ51は非導通オフ状態である。したがって、論理LSIチップ31からのクロック信号IDCLKは、一段目のSDRAMチップD032に供給されるけれども、二段目以降のコアチップD1~D732には伝送されない。一段目のSDSRAMチップD032では、クロック信号IDCLKは、クロック信号C及び入力信号Iとしてレジスタ54に供給される。また、クロック信号IDCLKは、アンド回路55の一方の入力に供給される。アンド回路55の他方の入力には、レジスタ54の反転出力信号/Qが供給されている。前述のように初期状態において、レジスタ54の出力信号Qはロウレベルなので、その反転出力信号/Qはハイレベルである。したがって、クロック信号IDCLKがハイレベルになると、アンド回路55の出力はハイレベルになる。その結果、第2のスイッチ52は導通オン状態になる。このとき、論理LSIチップ31からの識別番号信号IO<0>~IO<2>の論理レベルがそれぞれ対応するRAM0~253に保持される。即ち、識別番号信号が表す識別情報識別番号がRAM53に書き込まれ、RAM53は識別情報を記憶する。一方、レジスタ54は、クロック信号Cがハイレベルになると入力信号Iの論理レベルを保持する。前述のように、クロック信号Cと入力信号Iは同一の信号IDCLKなので、このときレジスタ54はハイレベルを保持する。そして、クロック信号Cがロウレベルに変化すると、保持した論理レベル、即ちハイレベル、を出力信号Qとして出力する。以後、レジスタ54は、リセットされるまで上記動作を繰り返し、出力信号Qとしてハイレベルを出力し続ける。レジスタ54の出力信号Qがハイレベルに変化したことにより、第1のスイッチ51は導通状態となる。これにより、クロック信号IDCLKは次段のSDRAMチップD1へ供給される。一方、レジスタ54の反転出力信号/Qはロウレベルに変化し、アンド回路55の出力がロウレベルに変化する。その結果、第2のスイッチ52は非導通状態になり、RAM53の記憶内容は、その後の識別番号信号IO<0>~IO<2>の変化によらず、第2のスイッチ52が導通時に取り込んだ情報を維持する。2段目以降のSDRAMチップ32においても、上記と同様にRAM53への識別情報の書き込みが行われる。論理LSIチップ31は、適切なタイミングで識別番号信号IOの論理レベルを変化させ、各SDRAMチップ32に書き込まれる識別情報が互いに異なるものとなるようにする。その結果、全てのSDRAMチップ32の複数のRAM0~253には、それぞれ固有の識別情報が格納される。図10aに、各SDRAMチップ32のRAM53に識別情報を書き込む場合書き込みモード時の各部の信号波形を示す。図10aから理解されるように、SDRAMチップD0~D732の各々は、クロック信号IDCLKに応じて識別情報ChipIDをRAM53に書き込み、続いて、レジスタ54の出力信号Qをハイレベルに変化させる。こうして、複数のSDRAMチップD0~D752は、前段チップから後段チップへ一つずつ順番に識別情報が格納されていく。各SDRAMチップのRAM53に書き込まれた識別情報の検出も、上記と同様の方法により行うことができる。図10bに、各SDRAMチップ32のRAM53に書き込まれた識別情報を検出する場合検出モード時の各部の信号波形を示す。図10bから理解されるように、複数のSDRAMチップD0~D732には、それぞれ固有の識別情報が格納されている。さて、半導体装置30装置に含まれるSDRAMチップ32の積層数が8個よりも多い場合には、識別番号信号のビット数を増やすとともに、対応する第2のスイッチ52とRAM53の組を増やせばよい。しかしながら、以下のようにしても、SDRAMチップ32の積層数の増加に対応することができる。図11の半導体装置30-1が、図5の半導体装置30と異なる点は、各SDRAMチップ32-1が、チップ選択制御信号CSに対応するRAMCS1101及びスイッチ1102を備える点と、図12に示すチップ内CSデコーダを備えている点である。図11の半導体装置30-1は、チップ選択制御信号CSを識別信号の一つとして利用する。即ち、識別番号信号IOの外に、チップ選択制御信号CSを、識別情報を表す識別信号として利用する。これは、識別番号信号を4ビットにするよりも回路構成を簡易にする。こうして、この半導体装置30-1では、SDRAMチップ32-1の積層数が16個D0~D15であってもSDRAMチップ22-1を個々に識別することができる。チップ内CSデコーダは、図12に示すように、入力回路321図4とコマンドデコーダ322図4との間に接続された排他的論理和EXOR回路1201とNOT回路1202とを有している。排他的論理和回路1201は、RAM1101から読み出された信号と入力回路321の出力信号が一致したとき、ロウレベルを出力する。NOT回路1202は、排他的論理和回路1201の出力信号の論理レベルを論理反転させる。こうして、RAM1101から読み出された信号と入力回路321の出力信号が一致したとき、コマンドデコーダ322には、チップ選択トリガーCSTが入力される。コマンドデコーダ322は、チップ選択トリガーCSTの入力の有無を反映させたコマンドをアドレスバッファ323図4参照に含まれる制御ロジックへ出力する。制御ロジックは、図1の第1のスイッチ制御回路128に相当する回路を含む。また、制御ロジックは、コマンドデコーダ322からのコマンドと、チップ内DQデコーダ後述するからの出力信号とに基づいて8セットのDQピンシステムバスに接続されたスイッチを制御する。16パルスのクロック信号と、コマンド選択制御信号CS及び識別番号信号IO<0>~IO<2>により、16個のSDRAMチップに互いに異なる個別識別情報が割り当てることができる。以上のようにして、積層された複数のSDRAMチップ32又は32-1に対して、互いに異なる識別情報が効率的に付与される。次に、この識別情報を利用したスイッチの制御について説明する。上述したように、16個のSDRAMチップ32は、2つのグループD0~D7及びD8~D15に分けられ、一方のグループに属するSDRAMチップ32が活性化されたとき、他方のグループに属するSDRAMチップ32は非活性状態とされる。しかしながら、これらのSDRAMチップ32は、データバスを介して相互に接続されているため、活性状態のSDRAMチップ32が送受信するデータ信号には、非活性状態のSDRAMチップ32からの信号反射による波形歪が生じる。関連する半導体装置では、このような信号反射を防止するために、ODTOnDieTerminationと呼ばれる終端抵抗器を出力回路図1の124に相当に設けている。しかしながら、そのような構成においても、非活性グループに属するSDRAMチップ側からの活性グループに属するSDRAMチップ側への干渉を十分に抑制することはできない。また、終端抵抗器により消費される電力も無視することはできない。そこで、本実施の形態では、図4に示したように、SDRAMチップ32の各々の、パラレル-シリアル変換回路及び入出力回路325とDQピンとの間にスイッチ回路329を設けている。図13を参照して、更にスイッチ回路329について説明する。図13は、SDRAMチップ32を積層順ではなくグループ単位に並べて示している。つまり、SDRAMチップD0~D7第1のグループが連続して並び、その右側に、SDRAMチップD8~D15第2のグループが連続して並んでいる。第1のグループと第2のグループとは選択的に活性化され、図13では、第1のグループが活性化され、第2のグループが非活性とされた状態を示している。第1のグループに属するSDRAMチップD0~D7は、それぞれ第2のグループに属するSDRAMチップD8~D15の一つと対をなす。例えば、SDRAMチップD0第1のチップとSDRAMチップD8第2のチップは対を成す。また、SDRAMチップD1第3のチップとSDRAMチップD9第4のチップは対を成す。各SDRAMチップ32におけるスイッチ回路329は、複数のDQピンの各々に対応し、かつDQピンセット毎に制御される複数のスイッチを含む。スイッチは、例えば、FETトランジスタを用いた相補トランジスタスイッチとして構成することができる。図13では、複数のスイッチが、各DQピンセット毎に対応するスイッチ回路ON又はOFFで示すとして示している。換言すると、各SDRAMチップ32は、第1~第8のDQピンセットにそれぞれ接続されるスイッチ回路を有している。以下では、第1のDQピンセット第1のデータ線:DQ000~DQ031に接続されるスイッチを第1のスイッチ回路、第2のDQピンセット第2のデータ線:DQ100~131接続されるスイッチを第2のスイッチ回路と呼ぶことがある。第1のスイッチ回路は、第1のノード及び第2のノードを有する。第1のノードは、第1のDQピンセットに接続されて第1のデータ線を構成する貫通電極TSVのノードに接続され、第2のノードは入力回路IN及び出力回路OUTに接続される。また、第2のスイッチ回路は、第3のノード及び第4のノードを有する。第3のノードは、第2のDQピンセットに接続されて第2のデータ線を構成する貫通電極TSVのノードに接続され、第4のノードは入力回路IN及び出力回路OUTに接続される。なお、入力回路INは、一般的なカランとミラー型の入力回路とすることができる。また、出力回路OUTは、例えば、図14のように構成することができる。図14の出力回路は、制御信号TOUTが活性化された状態で、極性の互いに異なる出力信号OUTP及びOUTNに応じてデータを出力する。SDRAMチップD0及びD8にそれぞれ含まれ、第1のDQチップセットに接続されて第1のデータ線を構成する貫通電極をそれぞれTSV1及びTSV2と呼ぶことがある。また、SDRAMチップD0及びD8に含まれ、第2のDQチップセットに接続されて第2のデータ線を構成する貫通電極をそれぞれTSV3及びTSV4と呼ぶことがある。さらに、SDRAMチップD1及びD9にそれぞれ含まれ、第1のDQチップセットに接続されて第1のデータ線を構成する貫通電極をそれぞれTSV5及びTSV6と呼ぶことがある。加えて、SDRAMチップD1及びD9に含まれ、第2のデータ線を構成する貫通電極をそれぞれTSV7及びTSV8と呼ぶことがある。第1及び第2のチップであるSDRAMチップD0及びD8の第1のスイッチ回路の第1のノードは、それぞれTSV1及びTSV2のノードに接続される。SDRAMチップD0及びD8の第2のスイッチ回路の第1のノードは、それぞれTSV3及びTSV3のノードに接続される。第3及び第4のチップであるSDRAMチップD1及びD9の第1のスイッチ回路の第1のノードは、それぞれTSV5及びTSV6のノードに接続される。SDRAMチップD1及びD9の第2のスイッチ回路の第1のノードは、それぞれTSV7及びTSV8のノードに接続される。各SDRAMチップ32は、8セットのDQピンセットのうちの一つを使用する。つまり、第1のグループに属するSDRAMチップD0~D7は、それぞれ、第1~第8のDQピンセットのいずれか一つを使用する。例えば、第1のチップであるSDRAMチップD0は、第1のDQピンセットDQ000~031を、第3のチップであるSDRAMチップD1は、第2のDQピンセットDQ100~131を使用する。同様に、第2のグループに属するSDRAMチップD0~D7も、それぞれ第1~第8のDQピンセットの一つをそれぞれ使用する。例えば、第2のチップであるSDRAMチップD8は、第1のDQピンセットDQ000~031を、第4のチップであるSDRAMチップD9は、第2のDQピンセットDQ100~131を使用する。このように、互いに対を成すSDRAMチップ32は、同一のDQピンセットを使用する。互いに対を成すSDRAMチップ32が、同一のDQピンセットを同時に使用しないように、排他制御が行われる。例えば、SDRAMチップD0の第1のスイッチ回路が、図13に示すように導通状態ONのとき、SDRAMチップD8の第1のスイッチ回路は非導通状態OFFに制御される。逆に、SDRAMチップD8の第1のスイッチ回路が導通状態ONのとき、SDRAMチップD0の第1のスイッチ回路は非導通状態OFFに制御される。同様に、SDRAMチップD1の第2のスイッチ回路が、図13に示すように導通状態ONのとき、SDRAMチップD9の第2のスイッチ回路は非導通状態OFFに制御される。また、SDRAMチップD9の第2のスイッチ回路が導通状態ONのとき、SDRAMチップD1の第2のスイッチ回路は非導通状態OFFに制御される。このように、スイッチ回路の制御は、SDRAMチップのグループ単位で行われる。図13では、SDRAMチップD0~D7の各々が、第1~第8のDQピンセットの対応するいずれかのセットに電気的に接続され、SDRAMチップD8~D15が第1~第8のDQピンセットから電気的に分離された状態を示している。ここで、対を成すSDRAMチップD0とSDRAMチップD8について説明する。制御チップからのSDRAMチップD0又はSDRAMチップD8に対するデータのアクセスがない場合、即ち、スタンバイ状態のとき、SDRAMチップD0の第1のスイッチ回路及びSDRAMチップD8の第1のスイッチ回路は、共に非導通に制御される。このとき、SDRAMチップD0及びSDRAMチップD8の第2のスイッチ回路を含む残りのスイッチ回路もまた、非導通に制御される。また、制御チップがSDRAMチップD0にアクセスする場合、SDRAMチップD0の第1のスイッチ回路は、非導通から導通に制御され、SDRAMチップD8の第1のスイッチ回路は非導通に維持される。このとき、SDRAMチップD0及びSDRAMチップD8の第2のスイッチ回路を含む残りのスイッチ回路もまた、非導通に維持される。このような制御は、リードコマンド若しくはライトコマンドを基準として所定のレイテンシ後に行われる。逆に、制御チップがSDRAMチップD8にアクセスする場合、SDRAMチップD8の第1のスイッチ回路が、非導通から導通に制御され、SDRAMチップD0の第1のスイッチ回路が非導通に維持される。SDRAMチップD0及びSDRAMチップD8の第2のスイッチ回路を含む残りのスイッチ回路もまた、非導通に維持される。SDRAMチップD0又はD8に対する読み出し又は書き込みの対象となるデータは、時系列の複数のデータをセットする複数のビットからなる。このデータの読み出し又は書き込みが終了した後に、導通していたスイッチ回路は非導通に制御される。SDRAMチップD0又はD8に対する読み出し又は書き込みに先立って、制御チップからアクティブコマンドが出力される。各SDRAMチップ32では、入力されるアクティブコマンドに応じて、DRAM回路1301に含まれるスイッチ制御回路が、DRAMアレイ図4の328を活性化する。なお、スイッチ制御回路は、制御チップからのコマンド及びRAM53及び1101に格納された識別情報とに基づいて、スイッチ回路329を制御する。RAM53及び1101に含まれる識別情報は、導通/非導通を制御の対象となるスイッチを特定するために利用され、コマンドは、制御タイミングを特定するために利用される。なお、図13では、スイッチ制御回路からの制御線1302は、スペースの関係上、SDRAMチップD0及びD8について示されている。次に、一つのシステムデータバスに着目して、スイッチ回路329の制御について詳細に説明する。図15は、図13に示すシステムデータバスのうち第7グループDQ700~731、以下DQ7Gに含まれる一つのデータ線に関する等価回路を示したものである。図15において、各SDRAMチップは、Si内回路1501とチップ内回路1502とを含んでいる。Si内回路1501は、TSVの寄生素子による回路C1R1回路を含む。このC1R1回路は、寄生抵抗R1及び寄生容量C1を含む。また、チップ内回路1502は、出力回路の等価回路L1R2C2回路1503と、スイッチ1504SW又はOFFと、スイッチ1504を制御するデータバス干渉遮断回路1505とを含む。出力回路1503は、左向き三角形で示されるメモリリード時のドライバMOSトランジスタと、配線等によるインダクタンスL1,抵抗R2及び容量C2を含む。データバス干渉遮断回路1505は、図13のDRAM回路1301に含まれ、図1の第2の記憶領域127及び第1のスイッチ回路128に相当する回路を含む。図15では、データバス干渉遮断回路1505は、SDRAMチップD15ついて示されているが、他のSDRAMチップにもそれぞれ設けられている。また、図15の下方には、論理LSIの出力回路図4の314の一部及び配線等による寄生素子L2,R3及びC3を含む回路1506が示されている。図15は、システムデータバスのうち第7グループのデータ線に着目したものであるため、SDRAMチップD7及びD15以外のSDRAMチップのスイッチ1504は全て非導通OFFに制御されている。これにより、SDRAMチップD7及びD15以外のSDRAMチップは、データ線から電気的に分離される。また、SDRAMチップD7及びD15の一方が論理LSIとデータ通信しているとき、他方のSDRAMチップもまたそのスイッチをOFFすることによりデータ線から分離される。これにより、SDRAMチップD7及びD15の一方が論理LSIと選択的にデータ通信を行っているとき、他の非選択チップ内のインダクタンス成分Lに起因する信号反射電位反射は生じない。また、非選択のチップ内の容量成分Cに起因する電流も流れない。さらに、ODTによる電力消費も生じない。次に、図16乃至図19を参照してデータバス干渉遮断回路1505について説明する。図16に示すように、データバス干渉遮断回路1505は、データバス干渉制御回路1601と、チップ内DQデコーダーCS-DQデコーダー1602とを有している。データバス干渉制御回路1601については、図17乃至図19を参照して、後に説明する。チップ内DQデコーダ1602は、3個のRAM53図5と、これらRAM53の出力をデコードする8ビットデコーダ1603と、各ビットに対応する3個のみ示すAND回路1604とを有している。前述のようにRAM53には各SDRAMチップに固有の識別情報が格納されている。8ビットデコーダ1603は、RAM53に格納された識別情報をデコードしてデコード信号を出力する。したがって、デコード信号は、8つのシステムバスグループのうちの一つのグループを選択する信号、即ち、8セットのスイッチ1504のうちのいずれか一つを選択する信号となる。デコード信号は、ビット毎に対応するAND回路1604の一方の入力端子に供給される。一方、データバス干渉制御回路1601は、スイッチ1504を導通させるタイミング及び期間を規定するタイミング信号RLWLTを出力する。タイミング信号は、8分岐され、それぞれスイッチ1504の他方の入力端子に供給される。上記構成により、AND回路1504は、データバス干渉制御回路1601からのタイミング信号RLWLTにより規定されるタイミングで、RAM53に記憶された識別情報により指定されるスイッチが選択的に導通させる。データバス干渉制御回路1601は、図17に示すように構成される。即ち、データバス干渉制御回路1601は、リードレイテンシーカウンター1701と、ライトレイテンシーカウンター1702と、一対のバースト長カウンター1703,1704と、一対の論理回路部1705,1706と、OR回路1707を有している。リードレイテンシーカウンター1701は、図18に示すように複数のスイッチ1801と複数のフリップフロップFF1802とで構成されている。また、バースト長カウンター1703は、同図に示すように多段接続された複数のフリップフロップ1803で構成されている。ライトレイテンシーカウンター1702は、リードレイテンシーカウンター1701と同様に、バースト長カウンター1704は、バースト長カウンター1703と同様に構成される。リードレイテンシーカウンター1701及びライトレイテンシーカウンター1702に用いられるフリップフロップ1802,1803は、図19に示すように構成することができる。図20に、図18のリードレイテンシーカウンター1701及びバースト長カウンター1703の各部における信号波形を示す。また、図21に、ライトレイテンシーカウンター1702及びバースト長カウンター1704の各部における信号波形を示す。図20に示すように、リードレイテンシRL=5の場合、リードコマンドREADが入力されてから、4クロック目で信号T4にパルスが生じる。これに応じて論理回路部1705の出力はハイレベルに変化する。また、信号T4にパルスが生じてからバースト長1クロック目で、信号T10にパルスが生じる。これに応じて、論理回路部1705の出力はロウレベルに変化する。ライトレイテンシーカウンター1702及びバースト長カウンター1704についても、ライドコマンドWRITEに応じて、上記と同様に動作する。以上のようにして、論理回路部1705,1706から出力された信号RLT及び信号WLTは、OR回路1707を介してCS-DQデコーダー1602へ供給され、上述したようにスイッチ1504の導通制御に利用される。本実施の形態に係る半導体装置では、上述したように、効率的に設定された識別信号に基づいてスイッチを制御することにより、消費電力の削減と、選択チップと論理LSIチップ間で送受される信号に対する非選択のチップからの干渉の低減とを実現することができる。次に、本発明の第2の実施の形態について図22及び23を参照して説明する。本実施の形態に係る半導体装置は、システムバスのインダクタンス成分に起因する干渉を抑えるため、図22に示すように、論理LSIチップ及びSDRAMチップに終端回路RTTを備えている。終端回路RTTは、論理LSIチップ及びSDRAMチップの両方に設けてもよいし、いずれか一方に設けてもよい。また、終端回路RTTは、出力回路OUTの内部に設けられてもよい。終端回路RTTは、公知のODTと同様に構成することができる。例えば、終端回路RTTは、図23に示すように構成できる。図23の終端回路RTTは、出力回路OUTと貫通電極TSV、図22ではPADとの間に接続されるように構成されており、プルアップ側抵抗素子RTT_Nom_Pu及びRTT_WR_Puと、プルダウン側抵抗素子RTT_Nom_Pd及びRTT_WR_Puと、これら抵抗素子と貫通電極との間に接続されるスイッチ2301~2304とを含んでいる。プルアップ側抵抗素子RTT_Nom_Pu及びRTT_WR_Puと、プルダウン側抵抗素子RTT_Nom_Pd及びRTT_WR_Puは、公知のODTと同様に、その抵抗値は、予め用意された複数の抵抗値から選択できるようにしてもよい。その選択は、モードレジスタに予め用意した設定ビットを変更することで行えるようにすることができる。終端回路RTTは、スイッチ回路329を制御するスイッチ制御回路によって制御される。即ち、データバス干渉制御回路1601図17で生成された信号WLT及びRLTにより制御される。信号RLTがハイレベルのとき、スイッチ2301,2302が導通状態となり、プルアップ側抵抗素子RTT_Nom_Pu及びプルダウン側抵抗素子RTT_Nom_Pdが貫通電極に電気的に接続される。また、信号WLTがハイレベルのとき、スイッチ2303,2304が導通状態となり、プルアップ側抵抗素子RTT_WR_Pu及びプルダウン側抵抗素子RTT_WR_Pdが貫通電極に電気的に接続される。こうして、各SDRAMチップでは、いずれかのスイッチ回路が導通状態にあるとき、終端回路が活性化され、システムバスのインダクタ成分による信号への干渉を抑制することができる。論理LSIチップに設けられた終端回路RTTは、コマンドを供給する論理スイッチ制御回路図4では、クロックジェネレータに含まれるによって制御される。この終端回路RTTは、論理LSIチップがいずれかのSDRAMチップに対してアクセスしている間活性化される。本実施の形態よれば、第1の実施の形態の効果に加え、システムデータバスの寄生インダクタンス成分による伝送信号への干渉を低減又は除去することができる。なお、終端回路TRRは、必要最小限の期間だけ活性化されるので、消費電力の増加は最小下に抑えられる。以上、本発明についていくつかの実施の形態に即して説明したが、本発明は上記実施の形態に限られることなく、本発明の主旨から逸脱することなく、種々の変形、変更が可能である。本発明の半導体装置の技術思想は、様々な機能チップを有する半導体装置に適用できる。更に、図面で開示した各回路の形式、TSVの構造は実施の形態により開示した形式に限られない。本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、CPUCentralProcessingUnit、MCUMicroControlUnit、DSPDigitalSignalProcessor、ASICApplicationSpecificIntegratedCircuit、ASSPApplicationSpecificStandardProduct、メモリMemory等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、POPパッケージオンパッケージが挙げられる。この任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。また、トランジスタは、電界効果トランジスタFieldEffectTransistorFETであればよく、MOSMetalOxideSemiconductor以外にもMISMetalInsulatorSemiconductor、TFTThinFilmTransistor等の様々なFETが利用できる。更に、装置内の一部にバイポーラトランジスタを有してもよい。さらに、NMOSトランジスタN型チャネルMOSトランジスタは、第1の導電型のトランジスタ、PMOSトランジスタP型チャネルMOSトランジスタは、第2導電型のトランジスタの代表例である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。即ち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。"