第1および第2のソースドレイン部を有するトランジスタを具備する半導体基板部と、前記半導体基板部の上に積層されて、前記第1のソースドレイン部に電気的に接続されたセルコンタクトを具備するセルコンタクト部と、前記セルコンタクト部の上に積層されて、前記セルコンタクトに接続されたビット線およびビットコンタクトを具備する容量コンタクト部と、前記容量コンタクト部の上に積層されて、前記第2のソースドレイン部に電気的に接続された容量の一部を具備する容量部とを具備し、前記セルコンタクト部および前記容量コンタクト部は、前記容量の他の一部が形成される貫通領域を具備する半導体装置。請求項1に記載の半導体装置において、前記容量は、前記第2のソースドレイン部に電気的に接続される下部電極と、前記下部電極の上に積層された容量膜と、前記容量膜の上に積層された上部電極とを具備し、前記上部電極における凹部領域に充填された充填金属をさらに具備する半導体装置。請求項2に記載の半導体装置において、前記容量部の上に積層されて、前記充電金属を介して前記上部電極に電気的に接続されたコンタクトと、前記コンタクトに接続された配線とを具備する配線部をさらに具備する半導体装置。請求項3に記載の半導体装置において、前記半導体基板部は、第3のソースドレイン部を有する他のトランジスタをさらに具備し、前記セルコンタクト部は、前記第3のソースドレイン部に電気的に接続された他のセルコンタクトをさらに具備し、前記容量コンタクト部および前記容量部を貫通して、前記セルコンタクトおよび前記配線を電気的に接続する他のコンタクトをさらに具備する半導体装置。半導体基板部に、第1および第2のソースドレイン部を有するトランジスタを形成するステップと、前記半導体基板部の上に積層して、セルコンタクト部を形成するステップと、前記第1のソースドレイン部に電気的に接続されたセルコンタクトを、前記セルコンタクト部に形成するステップと、前記セルコンタクト部の、前記第2のソースドレイン部の上方に、第1の貫通領域を開口するステップと、前記セルコンタクト部の上に積層して、容量コンタクト部を形成するステップと、前記セルコンタクトに電気的に接続されたビット線およびビットコンタクトを、前記容量コンタクト部に形成するステップと、前記セルコンタクト部に、前記第1の貫通領域に繋がる第2の貫通領域を開口するステップと、前記容量コンタクト部の上に積層して、容量部を形成するステップと、前記容量部に、前記第2の貫通領域に繋がる第3の貫通領域を開口するステップと、前記第1~第3の貫通領域に、前記第2のソースドレイン部に電気的に接続された容量を形成するステップとを具備する半導体装置製造方法。請求項5に記載の半導体装置製造方法において、前記容量を形成するステップは、前記第2のソースドレイン部に電気的に接続された下部電極を形成するステップと、前記下部電極の上に積層して、容量膜を形成するステップと、前記容量膜の上に積層して、上部電極を形成するステップとを具備し、前記上部電極における凹部領域を充填金属で充填するステップをさらに具備する半導体装置製造方法。請求項6に記載の半導体装置製造方法において、前記下部電極を形成するステップは、前記下部電極を、ALDAtomicLayerDeposition:原子層蒸着法によって形成するステップを具備し、前記上部電極を形成するステップは、前記上部電極を、ALD法によって形成するステップを具備する半導体装置製造方法。請求項6または7に記載の半導体装置製造方法において、前記容量部の上に積層して、配線部を形成するステップと、前記充填金属に電気的に接続されたコンタクトを、前記配線部に形成するステップと、前記コンタクトに電気的に接続された配線を、前記配線部に形成するステップとをさらに具備する半導体装置製造方法。請求項8に記載の半導体装置製造方法において、前記半導体基板部に、第3のソースドレイン部を有する他のトランジスタを形成するステップと、前記第3のソースドレイン部に電気的に接続された他のセルコンタクトを、前記セルコンタクト部に形成するステップと、前記容量部および前記容量コンタクト部を貫通し、前記他のセルコンタクトおよび前記配線を電気的に接続する他のコンタクトを形成するステップとをさらに具備する半導体装置製造方法。請求項5~9のいずれかに記載の半導体装置製造方法において、前記容量部を形成するステップの前に、前記第1および前記第2の貫通領域をマスクレジストで充填するステップと、前記第3の貫通領域を開口するステップの後に、前記マスクレジストを除去するステップとをさらに具備する半導体装置製造方法。特許文献2の半導体記憶装置では、容量を形成したい部位の開口を、容量部および容量コンタクト部において一度に行うため、エッチングの条件が困難になっている。まず、容量部がボーイング形状になり、すなわち間口が狭くなり、容量膜が適切に出来なくなる恐れがある。次に、形成される容量における、積層方向のサイズおよび水平方向のサイズの比率であるアスペクト比が高くなれば、容量における下部電極および上部電極を積層方向の奥深くに形成することが困難になる。現実問題として、容量の形成場所を容量コンタクト部の最深部まで延長するのが限界であるか、これすらも厳しいと思われる。以下に、発明を実施するための形態で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。本発明による半導体装置は、半導体基板部10と、セルコンタクト部20と、容量コンタクト部30と、容量部40とを具備する。ここで、半導体基板部10は、第1および第2のソースドレイン部11、12を有するトランジスタを具備する。セルコンタクト部20は、半導体基板部10の上に積層されていて、第1のソースドレイン部11に電気的に接続されたセルコンタクト23Aを具備する。容量コンタクト部30は、セルコンタクト部20の上に積層されていて、セルコンタクト23Aに接続されたビット線33およびビットコンタクト34を具備する。容量部40は、容量コンタクト部30の上に積層されていて、第2のソースドレイン部12に電気的に接続された容量43の一部を具備する。セルコンタクト部20および容量コンタクト部30は、容量43の他の一部が形成される貫通領域を具備する。本発明による半導体装置製造方法は、半導体基板部10に、第1および第2のソースドレイン部11、12を有するトランジスタを形成するステップと、半導体基板部10の上に積層して、セルコンタクト部20を形成するステップと、第1のソースドレイン部11に電気的に接続されたセルコンタクト23Aを、セルコンタクト部20に形成するステップと、セルコンタクト部20の、第2のソースドレイン部12の上方に、第1の貫通領域を開口するステップと、セルコンタクト部20の上に積層して、容量コンタクト部30を形成するステップと、セルコンタクト23Aに電気的に接続されたビット線33およびビットコンタクト34を、容量コンタクト部30に形成するステップと、セルコンタクト部20に、第1の貫通領域に繋がる第2の貫通領域を開口するステップと、容量コンタクト部30の上に積層して、容量部40を形成するステップと、容量部40に、第2の貫通領域に繋がる第3の貫通領域を開口するステップと、第1~第3の貫通領域に、第2のソースドレイン部12に電気的に接続された容量43を形成するステップとを具備する。本発明における半導体装置および半導体製造方法によれば、セルコンタクトが形成されるセルコンタクト部にまで容量の形成場所を延長することで、容量値のさらなる増大が可能となる。なお、容量部、容量コンタクト部およびセルコンタクト部にまたがる容量の形成には、ALDAtomicLayerDeposition:原子層蒸着法などによるスパッタ装置を用いることが好ましい。添付図面を参照して、本発明による半導体装置および半導体装置製造方法を実施するための形態を以下に説明する。実施形態図2は、本発明の実施形態による半導体装置の構成を概略的に示す、積層方向の断面図である。図2の半導体装置は、大きく分けて、半導体基板部10と、セルコンタクト部20と、容量コンタクト部30と、容量部40と、配線部50とを具備している。ここで、半導体基板部10と、セルコンタクト部20と、容量コンタクト部30と、容量部40と、配線部50とは、図2の下からこの順番に積層されている。また、図2の半導体記憶装置は、大きく分けて、DRAM回路部Aと、論理回路部Bとを具備している。ここで、DRAM回路部Aと、論理回路部Bとは、図2の水平方向に配置されている。DRAM回路部の構成について説明する。半導体基板部10には、複数のトランジスタが形成される。図2には、これらのトランジスタのそれぞれにおける第1群および第2群のソースドレイン部11および12を示す。これら第1群および第2群のソースドレイン部11および12は、シリサイド層111および121をそれぞれ具備している。セルコンタクト部20には、窒化シリコン層間絶縁膜21と、セルコンタクト形成用層間絶縁膜22とが、図2の下からこの順番に積層されて形成されている。窒化シリコン層間絶縁膜21は、その名のとおり窒化シリコンSiNで形成されている。セルコンタクト形成用層間絶縁膜22は、酸化シリコンSiO2で形成されている。セルコンタクト形成用層間絶縁膜22には、セルコンタクト23Aと、後述する容量43の一部とが形成されている。容量コンタクト部30には、酸化シリコン層間絶縁膜31と、容量コンタクト形成用層間絶縁膜32とが、図2の下からこの順番に積層されて形成されている。酸化シリコン層間絶縁膜31は、その名のとおり酸化シリコンSiO2で形成されている。容量コンタクト形成用層間絶縁膜32には、ビット線33と、ビットコンタクト34と、後述する容量43の一部とが形成されている。容量部40には、エッチングストッパー膜41と、容量部形成用層間絶縁膜42とが形成されている。エッチングストッパー膜41は、酸化窒化シリコンSiONで形成されている。容量部形成用層間絶縁膜42Aには、容量43の一部が形成されている。容量43の他の部分は、前述したように、セルコンタクト形成用層間絶縁膜22および容量コンタクト形成用層間絶縁膜32に形成されている。容量43は、下部電極431と、容量膜432と、上部電極433とが、図2の下からこの順番に積層されて形成されている。下部電極431および上部電極433は、タングステンWや窒化チタンTiNなどで形成されている。容量膜432は、二酸化ジルコニウムZrO2などで形成されている。上部電極433の凹部は、タングステンWなどの充填金属44で充填されている。下部電極431は、容量部40、容量コンタクト部30およびセルコンタクト部20のそれぞれにおける開口部分の内側壁面および底面だけに形成されるものとする。したがって、容量43は、開口部分ごとに、すなわち第2群のソースドレイン部12ごとに、独立した下部電極を有している。その一方で、容量膜432および上部電極433については、容量部40、容量コンタクト部30およびセルコンタクト部20のそれぞれにおける開口部分の内側壁面および底面に加えて、容量部形成用層間絶縁膜42における上面にも形成されるものとする。こうすることで、第2群のソースドレイン部12ごとに電気的に独立した複数の領域を有する容量43を形成することが可能となる。配線部50は、酸化シリコン層間絶縁膜51と、配線層52とが、図2の下からこの順番に積層されて形成されている。酸化シリコン層間絶縁膜51は、その名のとおり酸化シリコンSiO2で形成されている。酸化シリコン層間絶縁膜51には、コンタクト53Aが形成されている。DRAM回路部Aの構成要素の接続関係について説明する。第1群および第2群のソースドレイン部11および12のうち、第1群のソースドレイン部11は、シリサイド層111を介して、セルコンタクト23Aにおける一方の端部に接続されている。セルコンタクト23Aにおける他方の端部は、ビットコンタクト34に接続されている。ビットコンタクト34は、ビット線33に接続されている。第1群および第2群のソースドレイン部11および12のうち、第2群のソースドレイン部12は、シリサイド層121を介して、容量43における下部電極431にそれぞれ接続されている。容量43における上部電極433は、充填金属44を介して、配線部50のコンタクト53Aにおける一方の端部に接続されている。配線部50のコンタクト53Aにおける他方の端部は、配線52に接続されている。DRAM回路部Aの動作について説明する。DRAM回路部Aにおいて、第1群および第2群のソースドレイン部11および12を有するトランジスタは、ビット線33、容量43および配線52に接続されることで、一般的なDRAM回路としての動作を行うものとする。論理回路部Bの構成について説明する。半導体基板部10には、トランジスタが形成される。図2には、このトランジスタにおける第3群のソースドレイン部13を示す。第3群のソースドレイン部13は、シリサイド層131を具備している。セルコンタクト部20には、窒化シリコン層間絶縁膜21と、セルコンタクト形成用層間絶縁膜22とが、図2の下からこの順番に積層されて形成されている。窒化シリコン層間絶縁膜21は、その名のとおり窒化シリコンSiNで形成されている。セルコンタクト形成用層間絶縁膜22は、酸化シリコンSiO2で形成されている。セルコンタクト形成用層間絶縁膜22には、セルコンタクト23Bが形成されている。容量コンタクト部30には、酸化シリコン層間絶縁膜31と、容量コンタクト形成用層間絶縁膜32とが、図2の下からこの順番に積層されて形成されている。酸化シリコン層間絶縁膜31は、その名のとおり酸化シリコンSiO2で形成されている。容量コンタクト形成用層間絶縁膜32には、後述するコンタクト53Bの一部が形成されている。容量部40には、エッチングストッパー膜41と、容量部形成用層間絶縁膜42とが、図2の下からこの順番に積層されて形成されている。エッチングストッパー膜41は、酸化窒化シリコンSiONで形成されている。容量部形成用層間絶縁膜42には、後述するコンタクト53Bの一部が形成されている。配線部50には、酸化シリコン層間絶縁膜51と、配線層52とが、図2の下からこの順番に積層されて形成されている。酸化シリコン層間絶縁膜51は、その名のとおり酸化シリコンSiO2で形成されている。酸化シリコン層間絶縁膜51には、コンタクト53Bの一部が形成されている。コンタクト53Bの他の部分は、前述したように、コンタクト形成用層間絶縁膜22、容量コンタクト形成用層間絶縁膜32および容量部形成用層間絶縁膜42に形成されている。論理回路部Bの構成要素の接続関係について説明する。第3群のソースドレイン部13は、シリサイド層131を介して、セルコンタクト23Bにおける一方の端部に接続されている。セルコンタクト23Bにおける他方の端部は、コンタクト53Bにおける一方の端部に接続されている。コンタクト53Bにおける他方の端部は、配線52に接続されている。論理回路部Bの動作について説明する。論理回路部Bにおいて、第3群のソースドレイン部13を有するトランジスタと、配線52とを用いることで任意の論理回路が設計可能であり、論理回路部Bはその設計に応じた動作を行うものとする。本実施形態による半導体装置の製造方法について説明する。まず、半導体基板部10の製造方法について説明する。半導体基板部10に、第1群、第2群および第3群のソースドレイン部11、12および13を含むトランジスタを形成する。ここで、第1群、第2群および第3群のソースドレイン部11、12および13のそれぞれにおける上面には、シリサイド層111、121および131が形成される。次に、セルコンタクト部20の製造方法の一部について説明する。窒化シリコン層間絶縁膜21を、半導体基板部10上に積層して、トランジスタを覆うように形成する。窒化シリコン層間絶縁膜21の上に積層して、セルコンタクト形成用層間絶縁膜22を形成する。セルコンタクト形成用層間絶縁膜22の一部領域に、セルコンタクト23Aおよび23Bを形成する。このとき、セルコンタクト23Aおよび23Bの形成領域を、マスクレジストを用いたフォトレジスト工程などによって開口しておき、開口領域の壁面および底面にバリアメタルの層を形成し、残った開口領域を充填金属などで充填する。次に、容量コンタクト部30の製造方法の一部について説明する。セルコンタクト形成用層間絶縁膜22ならびにセルコンタクト23Aおよび23Bにおける上面の上に積層して、酸化シリコン層間絶縁膜31を形成する。酸化シリコン層間絶縁膜31の、DRAM回路部におけるセルコンタクト23Aの直上領域を、マスクレジストを用いたフォトレジスト工程などによって開口する。セルコンタクト23Aの直上における開口領域の上に、ビットコンタクト34を形成する。ビットコンタクト34および酸化シリコン層絶縁膜31の上に、ビット線33を形成する。容量コンタクト形成用層間絶縁膜32を、酸化シリコン層間絶縁膜31の上に積層して、ビットコンタクト34、ビット線33および残った開口領域を覆うように形成する。容量コンタクト形成用層間絶縁膜32の上に、マスクレジスト45を形成する。このマスクレジスト45は、セルコンタクト部20および容量コンタクト部30において容量43が形成される部分以外だけをマスクしている。この状態を、本実施形態による半導体装置の、製造途中の第1の状態とする。図3は、本実施形態による半導体装置の、製造途中の第1の状態における構成を概略的に示す、積層方向の断面図である。以上に説明した半導体基板部10、セルコンタクト部20の一部、容量コンタクト部30の一部およびマスクレジスト45の製造方法については、いわゆる当業者にとっては自明な従来技術を用いることが出来るので、さらなる詳細な説明を省略する。なお、製造途中の第1の状態において、セルコンタクト部20および容量コンタクト部30における容量43に係る部分は、未完成である。同様に、容量部40および配線部50は未完成である。次に、図3の、マスクレジスト45がマスクしていない部分において、セルコンタクト部20および容量コンタクト部30を、フォトレジスト工程によって開口する。ここで、開口領域は、第2群のソースドレイン部12におけるシリサイド膜121に達するものとする。また、このとき、マスクレジスト45は除去される。この状態を、本実施形態による半導体装置の製造途中の第2の状態とする。図4は、本実施形態による半導体装置の、製造途中の第2の状態における構成を概略的に示す、積層方向の断面図である。次に、図4の開口領域に、マスクレジスト35を充填する。この状態を、本実施形態による半導体装置の製造途中の第3の状態とする。図5は、本実施形態による半導体装置の、製造途中の第3の状態における構成を概略的に示す、積層方向の断面図である。次に、図5のマスクレジスト35および容量コンタクト形成用層間絶縁膜32の上に積層して、エッチングストッパー膜41を形成する。エッチングストッパー膜41の上に積層して、容量部形成用層間絶縁膜42を形成する。この状態を、本実施形態による半導体装置の製造途中の第4の状態とする。図6は、本実施形態による半導体装置の、製造途中の第4の状態における構成を概略的に示す、積層方向の断面図である。次に、図6におけるエッチングストッパー膜41および容量部形成用層間絶縁膜42の、容量43を形成する領域を、図示しないマスクレジストを用いるフォトレジスト工程などで開口する。この開口領域は、マスクレジスト35に達するものとする。この状態を、本実施形態による半導体装置の製造途中の第5の状態とする。図7は、本実施形態による半導体装置の、製造途中の第5の状態における構成を概略的に示す、積層方向の断面図である。次に、図7におけるマスクレジスト35を除去する。その結果、容量43を形成する領域の全てが開口される。この状態を、本実施形態による半導体装置の製造途中の第6の状態とする。図8は、本実施形態による半導体装置の、製造途中の第6の状態における構成を概略的に示す、積層方向の断面図である。次に、図8における、容量部40、容量コンタクト部30およびセルコンタクト部20にまたがる開口領域に、容量43を形成する。容量43の形成は、下部電極431、容量膜432および上部電極433をこの順番に積層して形成し、上部電極433の凹部領域に充填金属44を充填することで行う。ここで、下部電極431は、接続先の第2群のソースドレイン部121ごとに独立して形成する。したがって、容量膜432および上部電極433のそれぞれについては、第2群のソースドレイン部121の全てにまたがって形成しても、第2群のソースドレイン部121ごとに独立した容量43が得られる。特に、上部電極433については、配線部50におけるコンタクト53Aと接続する関係上、複数の第2群のソースドレイン部121でまたはそれらの全てで共有することが好ましい。この状態を、本実施形態による半導体装置の製造途中の第7の状態とする。図9は、本実施形態による半導体装置の、製造途中の第7の状態における構成を概略的に示す、積層方向の断面図である。次に、配線部50を形成する。図9に示した容量43の上に積層して、より具体的には充填金属44の上に積層して、酸化シリコン層間絶縁膜51を形成する。このとき、DRAM回路部Aでは、酸化シリコン層間絶縁膜51における、コンタクト53Aを形成する領域を、図示しないマスクレジストを用いるフォトレジスト工程などで開口する。この開口領域は、充填金属44に達するものとする。開口領域の壁面および底面にバリアメタルの層を形成し、残った開口領域を充填金属などで充填することで、コンタクト53Aを形成する。また、論理回路部Bでは、コンタクト53Bを形成する、酸化シリコン層間絶縁膜51、容量部形成用層間絶縁膜42、エッチングストッパー膜41、容量コンタクト形成用層間絶縁膜32および酸化シリコン層間絶縁膜31にまたがる領域を、やはりフォトレジスト工程などで開口する。この開口領域は、セルコンタクト23Bに達するものとする。開口領域の壁面および底面にバリアメタルの層を形成し、残った開口領域を充填金属などで充填することで、コンタクト53Bを形成する。最後に、酸化シリコン層間絶縁膜51ならびにコンタクト53Aおよび53Bの上に積層して、配線52を形成する。以上の工程を以って、本実施形態による半導体装置が製造される。こうして得られる半導体装置の状態は、前述の図2の場合と同じであるので、さらなる詳細な説明を省略する。以上に説明したように、本実施形態の半導体製造方法によれば、容量43を形成する部分として、第2群のソースドレイン部12におけるシリサイド層121に届くまで、セルコンタクト部20、容量コンタクト部30および容量部40を開口する。こうすることで、セルコンタクト部20をも容量43として用いることが出来る。また、図5に示したように開口部分をマスクレジストで充填した後、図6に示したように容量部40の開口を行うことで、容量部40に対する過剰なエッチング処理を防ぐことが出来る。その結果、容量43を形成する空間がボーイング形状になること、すなわち間口が狭くなることに対する条件のマージンが拡大される。さらに、図9に示したように、容量43における下部電極431および上部電極433を形成する際に、ALDスパッタなどの、高アスペクト比の開口部を埋め込むに適した装置で処理する。こうすることで、セルコンタクト部20の最深部に届く容量43を形成することが可能となり、容量43の容量値をその分だけ増加させることが可能となる。以上の説明では、本発明の半導体装置が、ビット線および容量を有するDRAM回路部と、その周辺に配置される論理回路部とを具備する例を挙げた。しかし、これはあくまでも一例であって、本発明を限定するものではない。本発明が、容量を内蔵する全ての半導体装置に適用可能であることは明らかである。