"インバータと、一定の時間遅延させる遅延回路と、バッファとを備え、伝送径路に論理信号を送信し、伝送径路の信号減衰量に応じて、送信側で4種以上の信号電圧を有する波形を生成する機能を有する出力バッファ回路であって、プリエンファシス量を可変とし、かつ、バッファのオン抵抗を一定とする手段を備え、前記バッファの前段にセクレタを有しており、前記バッファは、高位の電源と低位の電源の間に接続された入力信号により相補的に動作するP型トランジスタとN型トランジスタを備え、出力電圧に依らずオン抵抗が一定であり、かつ、2個以上の並列に接続され、前記インバータは、バッファ出力の論理値を示すデータ信号と、データ信号の反転信号のうち何れか1つ或いは両方の信号を入力とし、セレクタ論理によりバッファに入力する信号を選択可能で、データ信号を反転し、各バッファのオン抵抗は、2個以上のバッファのオン抵抗の並列合成抵抗値が、出力端子に接続された伝送線路の特性インピーダンスと一致するように決定され、前記セレクタ論理のセレクト信号により、プリエンファシス量とプリエンファシスタップ数を調整し、伝送線路は受信端で終端電圧に接続する終端抵抗により終端されていることを特徴とする出力バッファ回路。上記の従来技術は、図8のタイムチャートに示すように、出力バッファ回路の出力インピーダンスは、送信信号の出力電圧がVoh1,Vol1の場合、即ちトライステートバッファがオンの時は、バッファのオン抵抗Raとトライステートバッファのオン抵抗のRbの並列合成値の低抵抗Ra//Rbとなる。一方で、送信信号の出力電圧がVoh2,Vol2の場合、即ちトライステートバッファがオフの時は、Raの高抵抗となる。従って、出力バッファ回路の出力インピーダンスと、伝送線路の特性インピーダンスと整合しないタイミングが必然的に発生する。この出力バッファ回路の出力インピーダンスと、伝送線路の特性インピーダンスとの不整合により、スルーホールやコネクタ等の特性インピーダンスのミスマッチ箇所で発生した反射波の、出力バッファの出力端子での再反射が生じてジッタが増大することによって、動作速度に制限が生じる問題があった。本発明は、上記事情に鑑みてなされたもので、プリエンファシス機能又はデエンファシス機能を有する出力バッファ回路の出力インピーダンスを、調整可能なプリエンファシス量とプリエンファシスタップ数、及び動作タイミングに依らず一定で、伝送線路の特性インピーダンスと整合して出力バッファの出力端子で再反射することなく、高速動作可能な出力バッファ回路を提供することを目的とする。上記の課題を解決するために、本発明は、インバータと、一定の時間遅延させる遅延回路と、バッファとを備え、伝送径路に論理信号を送信し、伝送径路の信号減衰量に応じて、送信側で4種以上の信号電圧を有する波形を生成する機能を有する出力バッファ回路であって、プリエンファシス量を可変とし、かつ、バッファのオン抵抗を一定とする手段を備える出力バッファ回路である。また、本発明は、前記バッファの前段にセクレタ回路を有しており、前記インバータは、セレクタ論理によりバッファに入力する信号を選択可能で、データ信号を反転し、そして、前記セレクタ論理のセレクト信号により、プリエンファシス量とプリエンファシスタップ数を調整し、プリエンファシス量を可変とし、かつ、バッファのオン抵抗を一定とする出力バッファ回路である。そして、本発明は、前記バッファの前段にセクレタを有しており、前記バッファは、高位の電源と低位の電源の間に接続された入力信号により相補的に動作するP型トランジスタとN型トランジスタを備え、出力電圧に依らずオン抵抗が一定であり、かつ、2個以上の並列に接続され、前記インバータは、バッファ出力の論理値を示すデータ信号と、データ信号の反転信号のうち何れか1つ或いは両方の信号を入力とし、セレクタ論理によりバッファに入力する信号を選択可能で、データ信号を反転し、各バッファのオン抵抗は、2個以上のバッファのオン抵抗の並列合成抵抗値が、出力端子に接続された伝送線路の特性インピーダンスと一致するように決定され、前記セレクタ論理のセレクト信号により、プリエンファシス量とプリエンファシスタップ数を調整し、伝送線路は受信端で終端電圧に接続する終端抵抗により終端されている出力バッファ回路である。更に、本発明は、スイッチを有しており、前記バッファは、2個以上の冗長に並列接続しており、同時にオンするバッファの数は、各バッファの出力抵抗に直列に備える前記スイッチにより制御され、該スイッチをオンするバッファの選択により、プリエンファシス量とプリエンファシスタップ数を調整し、プリエンファシス量を可変とし、かつ、バッファのオン抵抗を一定とする出力バッファ回路である。また、本発明は、スイッチを有しており、前記バッファは、2個以上の冗長に並列接続しており、該バッファのうち同時にオンするバッファ数を制限して、同時にオンするバッファのオン抵抗の並列合成抵抗値で決まる一定値が、出力端子に接続された伝送線路の特性インピーダンスと一致するように、かつ、所望のプリエンファシス量とプリエンファシスタップ数を満たすように決定され、また、同時にオンするバッファの数は、各バッファの出力抵抗に直列に備える前記スイッチにより制御され、該スイッチをオンするバッファの選択により、プリエンファシス量とプリエンファシスタップ数を調整し、伝送線路は受信端で終端電圧に接続する終端抵抗により終端されている出力バッファ回路である。そして、本発明は、バッファ前段にセレクタ回路を有するとともに、スイッチを有しており、プリエンファシス量を可変とし、かつ、バッファのオン抵抗を一定とする出力バッファ回路である。更に、本発明は、バッファを構成する出力抵抗は、抵抗素子または相補的に動作するP型トランジスタとN型トランジスタと一体にして構成する出力バッファ回路である。また、本発明は、伝送線路の受信端終端形態が高位の電源と低位の電源に接続するテブナン形終端である出力バッファ回路である。そして、本発明は、バッファの一部又は全部が、バッファのオン抵抗を可変抵抗として、バッファ外部から供給される電圧により抵抗値を制御可能とする出力バッファ回路である。更に、本発明は、オン抵抗を可変抵抗として制御しているバッファは、高位の電源と低位の電源の間に接続されたP型トランジスタとN型トランジスタを有し、該P型トランジスタとN型トランジスタが、入力端子に印加される信号により相補的に動作し、該P型トランジスタとN型トランジスタの間に、可変抵抗として機能するトランジスタを接続し、該可変抵抗用トランジスタのゲートピンには抵抗調整用可変電圧を印加し、同電圧を調整してバッファのオン抵抗を調整する出力バッファ回路である。また、本発明は、オン抵抗を可変抵抗として制御しているバッファは、可変抵抗用トランジスタよる寄生容量の立ち上り時間に与える影響を低減するために、立ち上り加速トランジスタを具備する出力バッファ回路である。そして、本発明は、出力バッファ回路を構成し、オン抵抗を可変抵抗として制御しているバッファが、高位の電源と低位の電源の間に接続された、P型トランジスタとN型トランジスタが、入力端子に印加される信号により相補的に動作し、該P型トランジスタとN型トランジスタの出力とバッファの出力端子の間に、可変抵抗として機能するトランジスタを接続し、該トランジスタのゲートピンには抵抗調整用可変電圧を印加し、同電圧を調整して、バッファのオン抵抗を調整する出力バッファ回路である。更に、本発明は、上記出力バッファ回路を2系統具備して差動出力バッファを構成する差動出力バッファ回路である。また、本発明は、インバータと、一定の時間遅延させる遅延回路と、バッファとを備え、伝送径路に論理信号を送信し、伝送径路の信号減衰量に応じて、送信側で4種以上の信号電圧を有する波形を生成する機能を有する出力バッファ回路を使用した伝送方法であって、前記出力バッファ回路のバッファの前段にセクレタ回路を有しており、前記インバータは、セレクタ論理によりバッファに入力する信号を選択可能で、データ信号を反転し、そして、前記セレクタ論理のセレクト信号により、プリエンファシス量とプリエンファシスタップ数を調整し、プリエンファシス量を可変とするとともに、バッファのオン抵抗を一定とする伝送方法である。そして、本発明は、インバータと、一定の時間遅延させる遅延回路と、バッファとを備え、伝送径路に論理信号を送信し、伝送径路の信号減衰量に応じて、送信側で4種以上の信号電圧を有する波形を生成する機能を有する出力バッファ回路を使用した伝送方法であって、前記出力バッファ回路はスイッチを有しており、前記バッファは、2個以上の冗長に並列接続しており、同時にオンするバッファの数は、各バッファの出力抵抗に直列に備える前記スイッチにより制御され、該スイッチをオンするバッファの選択により、プリエンファシス量とプリエンファシスタップ数を調整し、プリエンファシス量を可変とし、かつ、バッファのオン抵抗を一定とする伝送方法である。本発明によれば、プリエンファシス機能又はデエンファシス機能を有する出力バッファ回路の出力インピーダンスを、調整可能なプリエンファシス量とプリエンファシスタップ数、及び動作タイミングに依らず一定で、伝送線路の特性インピーダンスと整合して出力バッファの出力端子で再反射することなく、高速動作可能な出力バッファ回路を得ることができる。本発明を実施するための最良の形態を説明する。本発明の実施例について、図面を用いて説明する。本発明の実施例によれば、プリエンファシス機能を有する出力バッファ回路の出力インピーダンスを、調整可能なプリエンファシス量とプリエンファシスタップ数、及び動作タイミングに依らず一定にして、伝送線路の特性インピーダンスに整合するようにする目的を、バッファ前段の制御論理による遅延時間の増大によるジッタの許容できない増加を回避し、プリエンファシス量の設定を制限することなく実現する。実施例1を説明する。図1は、本発明の第1の実施例の回路を示す構成図である。本実施例の出力バッファは、並列接続したバッファ1~3を備え、セレクタ1~3のセレクタ論理と、インバータ1~3、遅延回路1~3を備える。そして、データ信号と、データ信号の反転信号を入力とし、出力端子に接続された伝送線路に送信信号を出力する。伝送線路は受端で終端抵抗Rtを介して終端電圧Vtに接続されており、終端抵抗Rtは該伝送線路の特性インピーダンスと等しくして、インピーダンスミスマッチによる反射波が生じないようにしている。インバータ1は、出力端子に送出すべき論理値を有するデータ信号を入力としてセレクタ1~3の入力信号を出力する。遅延回路1は、出力端子に送出すべき論理値を反転した論理値を有する反転信号を入力としてインバータ2を経て遅延信号1を出力する。遅延信号1はセレクタ1とセレクタ2の入力信号となる。遅延回路2はデータ信号を入力として、遅延回路3とインバータ3を経て遅延信号3を出力する。遅延信号2はセレクタ3の入力信号である。遅延回路1~3は、入力信号をデータ信号の1サイクル分の時間に代表される一定の時間を遅延させた信号を出力する。バッファ1は、セレクタ1の出力信号を入力として出力端子に送信信号を出力する。バッファ1は、高位の電源Vddと低位の電源Vssの間に接続された、P型トランジスタ11とN型トランジスタ12が相補的に動作し、出力抵抗Rs1を介して出力端子を駆動する。これらP型トランジスタ11とN型トランジスタ12は同等のオン抵抗R1を有するようにして、バッファ1の出力インピーダンスはR1とRs1の直列合成抵抗値R1Rs1で表される。バッファ2は、高位の電源Vddと低位の電源Vssの間に接続された、セレクタ2の出力信号を入力として出力端子に送信信号を出力する。バッファ2は、P型トランジスタ13とN型トランジスタ14が相補的に動作し、出力抵抗Rs2を介して出力端子を駆動する。これらP型トランジスタ13とN型トランジスタ14は同等のオン抵抗R2を有するようにして、バッファ2の出力インピーダンスはR2とRs2の直列合成抵抗値R2Rs2で表される。バッファ3は、高位の電源Vddと低位の電源Vssの間に接続された、セレクタ3の出力信号を入力として出力端子に送信信号を出力する。バッファ3は、P型トランジスタ15とN型トランジスタ16が相補的に動作し、出力抵抗Rs3を介して出力端子を駆動する。これらP型トランジスタ15とN型トランジスタ16は同等のオン抵抗R3を有するようにして、バッファ3の出力インピーダンスはR3とRs3の直列合成抵抗値R3Rs3で表される。本実施例では、バッファ1~3はP型トランジスタかN型トランジスタのどちらか一方がオン状態になるので、出力バッファ回路の出力インピーダンスは、バッファ1~3の並列合成抵抗値RsはR1Rs1//R2Rs2//R3Rs3であり式1で表される。式1:Rs××バッファ前段のセレクタ論理セレクタ1~3は、SEL1~3の各信号により制御される。SEL1~3の各制御信号は、図1に示されない外部回路により生成されるレベル信号である。この制御信号SEL1~3を変更することにより、バッファ1~3の入力信号を選択可能であり、プリエンファシス量、及びプリエンファシスタップ数を選択することができる。また、式1で示す出力バッファ回路の出力インピーダンスが、伝送線路の特性インピーダンスと一致する範囲で、バッファ1~3のオン抵抗値R1Rs1、R2Rs2、R3Rs3を設計して、プリエンファシス量を変更することが可能で、様々な伝送損失の条件に対応可能な出力バッファ回路を得る。図2は、実施例1の動作を説明するタイムチャートである。セレクタ制御信号をSEL1=0、SEL2=1、SEL3=0とした場合を例に実施例1の出力バッファ回路の動作を説明する。この場合、バッファ1の入力信号はデータ信号の反転信号であり、バッファ2の入力信号は遅延信号1であり、バッファ3の入力信号はデータ信号の反転信号である。タイミングT1では、反転信号は高レベルから低レベルへ遷移して、遅延信号1は低レベルのままである。バッファ1のP型トランジスタ11と、バッファ2のP型トランジスタ13と、バッファ3のP型トランジスタ15が各々オンして、他のトランジスタはオフ状態である。この時、送信信号の出力電圧は、式2で与えられるVoh01となる。タイミングT7とT9も同様である。式2:Voh01VtRt××11タイミングT2では、反転信号は低レベルのままで、遅延信号1は低レベルから高レベルに遷移する。バッファ1のP型トランジスタ11と、バッファ2のN型トランジスタ14と、バッファ3のP型トランジスタ15が各々オンして、他のトランジスタはオフ状態である。この時、送信信号の出力電圧は、式3で与えられるVoh02となる。タイミングT3とT10も同様である。式3:Voh02VtRt××1Rt××タイミングT4では、反転信号は低レベルから高レベルに遷移して、遅延信号1は高レベルのままである。バッファ1のN型トランジスタ12と、バッファ2のN型トランジスタ14と、バッファ3のN型トランジスタ16が各々オンして、他のトランジスタはオフ状態である。この時、送信信号の出力電圧は、式4で与えられるVol01となる。タイミングT8とT11も同様である。式4:Vol01VtRt××11タイミングT5では、反転信号は高レベルのままで、遅延信号1は高レベルから低レベルに遷移する。バッファ1のN型トランジスタ12と、バッファ2のP型トランジスタ13と、バッファ3のN型トランジスタ16が各々オンして、他のトランジスタはオフ状態である。この時、送信信号の出力電圧は、式5で与えられるVol02となる。タイミングT6とT12も同様である。式5:Vol02VtRt××1Rt××このように、本発明になる実施例1の出力バッファ回路の例では、出力端子の送信信号の出力電圧は、データ信号が変化した場合の1周期分のみ出力電圧Voh1,Vol1となり、他のタイミングでは出力電圧Voh2,Vol2となるので、伝送線路の信号減衰を補償する目的で、信号の高周波成分の信号振幅を増加して、または、低周波成分の信号振幅を低減するプリエンファシス機能を実現しており、出力バッファ回路の出力インピーダンスはタイミングに依存せず一定である。次に、セレクタ制御信号をSEL1=0、SEL2=0、SEL3=0とした場合は、バッファ1~3の入力信号は全てデータ信号の反転信号であり、出力バッファ回路は、図2に示すようにデータ信号と同じ論理値を出力するのみの波形となり、プリエンファシス機能を停止した状態となる。タイミングT1では、反転信号が高レベルから低レベルに遷移する。バッファ1のP型トランジスタ11と、バッファ2のP型トランジスタ13と、バッファ3のP型トランジスタ15が各々オンして、他のトランジスタはオフ状態である。この時、送信信号の出力電圧は、式2で与えられるVoh01となる。タイミングT2とT3、T7、T9、T10も同様である。タイミングT4では、反転信号が低レベルから高レベルに遷移する。バッファ1のN型トランジスタ12と、バッファ2のN型トランジスタ14と、バッファ3のN型トランジスタ16が各々オンして、他のトランジスタはオフ状態である。この時、送信信号の出力電圧は、式4で与えられるVol01となる。タイミングT8とT6、T8,T11,12も同様である。このように、本発明になる実施例1の出力バッファ回路の例では、プリエンファシス機能を停止して短距離で低損失な伝送線路を介した場合にも対応することができる。さらに、セレクタ制御信号をSEL1=0、SEL2=1、SEL3=1とした場合を例に実施例1の出力バッファ回路の動作を説明する。この場合、バッファ1の入力信号はデータ信号の反転信号であり、バッファ2の入力信号は遅延信号1であり、バッファ3の入力信号は遅延信号2である。遅延信号2は、遅延回路2と遅延回路3による遅延時間前のデータ信号であり、プリエンファシスのタップ数を増加可能となる。即ち、例えばデータ周期の2サイクル前のデータ信号を用いたプリエンファシス動作が可能となる。各タイミングで、送信信号の出力電圧は、式2で与えられるVoh01、式3で与えられるVoh02、式4で与えられるVol01、式5で与えられるVol02に加えて下記の式6で与えられるVoh22、式7で与えられるVoh24、式8で与えられるVol22、式9で与えられるVol24の8つの出力電圧を有する出力波形を得て、より高速動作に適した出力バッファ回路を得た。この場合も、出力バッファ回路の出力インピーダンスRsは一定である。式6:Voh22VtRt××1Rt××式7:Voh24VtRt××Rt××1式8:Vol22VtRt××1Rt××式9:Vol24VtRt××Rt××1以上から、実施例1の出力バッファ回路の出力インピーダンスは、送信信号の出力電圧及びプリエンファシス量やプリエンファシスタップ数に依存せず一定値となる。この出力インピーダンスを伝送線路の特性インピーダンスと整合して、出力バッファ回路の出力端子で再反射を防止することができ、高速動作に適した出力バッファ回路を得ることができる。セレクタ1~3の回路は、前段のインバータと合わせて2入力NAND2段で構成可能であり該セレクタ回路による遅延時間増加による電源ノイズの影響の増加によるジッタの増大は許容範囲内である。なお、データ信号と共に図1に記されていない回路で生成されている反転信号は、出力バッファ回路内で生成しても良い。また、バッファ1~3を構成する出力抵抗Rs1~3は、送信信号波形の立上り時間の増加防止のために、抵抗素子で構成する事が好ましいが、トランジスタ11~16と一体にして構成しても良い。また、実施例は伝送線路の受信端で終端電圧Vtに接続するRtにより終端されているが、VddとVssに接続するテブナン形終端にしても良い。また、本実施例はシングルエンド形の出力バッファ回路を示しているが、同回路を2系統具備して差動出力バッファを構成しても良い。或いは、さらにプリエンファシス量の設定バリエーションが必要な場合は、バッファ1~3と同様なバッファ回路を、出力バッファ回路の出力インピーダンスが伝送線路の特性インピーダンスに整合する条件の範囲内で、追加することで実現可能である。さらにプリエンファシスタップ数の追加が必要な場合は、必要なタップ数に相当する遅延量の遅延信号を生成して、セレクタにて選択可能な構成が容易に実現する事は明らかであろう。実施例2を説明する。図3は、本発明の第2の実施例の回路を示す構成図である。本実施例の出力バッファは、並列接続したバッファ31~36を備え、インバータ1~3、遅延回路1~3を備える。データ信号と、データ信号の反転信号を入力とし、出力端子に接続された伝送線路に送信信号を出力する。伝送線路は受端で終端抵抗Rtを介して終端電圧Vtに接続されており、終端抵抗Rtは該伝送線路の特性インピーダンスと等しくして、インピーダンスミスマッチによる反射波が生じないようにしている。本実施例は、プリエンファシス機能を有する出力バッファ回路の出力インピーダンスを、調整可能なプリエンファシス量とプリエンファシスタップ数、及び動作タイミングに依らず一定にする目的を、冗長に設けたバッファのうち同時にオンするバッファ数を制限して、伝送線路の特性インピーダンスと等しくなるようにすることで達成する。インバータ1は、出力端子に送出すべき論理値を有するデータ信号を入力として反転信号1を出力する。反転信号1はバッファ31とバッファ32とバッファ33の入力信号となる。遅延回路1は、出力端子に送出すべき論理値を反転した論理値を有する反転信号を入力としてインバータ2を経て遅延信号1を出力する。遅延信号1は、バッファ34とバッファ35の入力信号となる。遅延回路2は、データ信号を入力として、遅延回路3とインバータ3を経て遅延信号3を出力する。遅延信号3は、バッファ36の入力信号である。遅延回路1~3は、入力信号をデータ信号の1サイクル分の時間に代表される一定の時間を遅延させた信号を出力する。バッファ31は、反転信号1を入力として出力端子に送信信号を出力する。バッファ31は、高位の電源Vddと低位の電源Vssの間に接続された、P型トランジスタ21とN型トランジスタ22が相補的に動作し、出力抵抗Rs4を介して出力端子を駆動する。これらP型トランジスタ21とN型トランジスタ22は同等のオン抵抗R4を有するようにして、バッファ31の出力インピーダンスはR4とRs4の直列合成抵抗値R4Rs4で表される。バッファ32、バッファ33は反転信号1を入力とし、バッファ34、バッファ35は遅延信号1を入力とし、バッファ36は遅延信号2を入力としている。バッファ32~36は、高位の電源Vddと低位の電源Vssの間に接続された、P型トランジスタ23とN型トランジスタ24が相補的に動作し、スイッチSW1と出力抵抗Rs5を介して出力端子を駆動する。スイッチSW1がオフの場合は出力端子を駆動しない。これらP型トランジスタ23とN型トランジスタ24は同等のオン抵抗R5を有するようにして、当該バッファの出力インピーダンスはR5とRs5の直列合成抵抗値R5Rs5で表される。本実施例では、バッファ31はP型トランジスタかN型トランジスタのどちらか一方がオン状態になる。また、バッファ32~36の5個のバッファのうち、2個のバッファのスイッチSW1をオンにしてP型トランジスタかN型トランジスタのどちらか一方がオン状態になり、3個のバッファのスイッチSW1をオフにする条件で、出力バッファ回路の出力インピーダンスRsは、式10で表される。式10:Rs×22バッファ32~36のスイッチSW1は、図3に記述されていない外部回路で生成されたレベル信号により制御されて、5個バッファのうち3個のみをオンする条件で変更可能であり、プリエンファシス量、及びプリエンファシスタップ数を選択することができる。また、式10で示す出力バッファ回路の出力インピーダンスが、伝送線路の特性インピーダンスと一致する範囲で、バッファ1~3のオン抵抗値R4Rs4、R5Rs5を設計して、プリエンファシス量を変更することが可能で、様々な伝送損失の条件に対応可能な出力バッファ回路を得る。図4は実施例2の動作を説明するタイムチャートである。バッファ34、35をオンにした場合は、図4に示すように、式11で与えられるVoh11、式12で与えられるVoh12、式13で与えられるVol11、式14で与えられるVol12の4つの出力電圧を有し、1サイクル前までのデータ信号を用いたプリエンファシス出力波形を得る。式11:Voh11VtRt××2式12:Voh12VtRt××式13:Vol11VtRt××2式14:Vol12VtRt××バッファ32、33をオンにした場合は、式11で与えられるVoh11、式13で与えられるVol11の2つの出力電圧を有し、プリエンファシス動作を停止した出力波形を得る。バッファ32、34をオンにした場合は、式11で与えられるVoh11、式13で与えられるVol11に加えて、式15で与えられるVoh42、式17で与えられるVol42の4つの出力電圧を有し、1サイクル前までのデータ信号を用いたプリエンファシス出力波形を得る。式15:Voh42VtRt××式16:Voh44VtRt××Rt××式17:Vol42VtRt××式18:Vol44VtRt××Rt××バッファ32、36をオンにした場合は、式11で与えられるVoh11、式13で与えられるVol11に加えて、式15で与えられるVoh42、式17で与えられるVol42の4つの出力電圧を有し、2サイクル前までのデータ信号を用いたプリエンファシス出力波形を得る。バッファ34、36をオンにした場合は、式11で与えられるVoh11、式12で与えられるVoh12、式13で与えられるVol11、式14で与えられるVol12に加えて、式15で与えられるVoh42、式16で与えられるVoh44、式17で与えられるVol42、式18で与えられるVol44の8つの出力電圧を有し、2サイクル前までのデータ信号を用いたプリエンファシス出力波形を得て、より高速動作に適した出力バッファ回路を得た。この場合も、出力バッファ回路の出力インピーダンスRsは、式10で与えられる値で一定である。以上から、実施例2の出力バッファ回路の出力インピーダンスは、送信信号の出力電圧及びプリエンファシス量やプリエンファシスタップ数に依存せず一定値となる。この出力インピーダンスを伝送線路の特性インピーダンスと整合して、出力バッファ回路の出力端子で再反射を防止することができ、高速動作に適した出力バッファ回路を得ることができる。なお、データ信号と共に、図3に記されていない回路で生成されている反転信号は出力バッファ回路内で生成しても良い。また、バッファ31~36を構成する出力抵抗Rs4とRs5は、送信信号波形の立上り時間の増加防止のために、抵抗素子で構成する事が好ましいが、トランジスタ21~23と一体にして構成しても良い。また、実施例は伝送線路の受信端で終端電圧Vtに接続するRtにより終端されているが、VddとVssに接続するテブナン形終端でも良い。また、本実施例はシングルエンド形の出力バッファ回路を示しているが、同回路を2系統具備して差動出力バッファを構成しても良い。また、実施例1と実施例2の特徴を組み合わせる構成、即ち実施例2のバッファ前段に実施例1で用いたセレクタ回路を具備し、各バッファの入力信号をセレクト信号にて選択可能にする構成も有効である。実施例3を説明する。図5は本発明の第3の実施例のバッファの回路構成を示す回路図である。本実施例では、上述の実施例1になる出力バッファ回路のバッファ1~3の一部又は全部が、または、実施例2になる出力バッファ回路のバッファ31~36の一部又は全部が、図5の回路を具備することを特徴とする構成であり、バッファのオン抵抗を可変抵抗として、バッファ外部から供給される電圧により抵抗値を制御可能とすることで、出力インピーダンスの更なる柔軟な調整を可能にする。本実施例のバッファは、高位の電源Vddと低位の電源Vssの間に接続された、P型トランジスタ51とN型トランジスタ54が、入力端子に印加される信号により相補的に動作し、P型トランジスタ51とN型トランジスタ54の間に、可変抵抗として機能するP型トランジスタ52とN型トランジスタ53を接続する。P型トランジスタ52とN型トランジスタ53は出力端子に接続されている。P型トランジスタ52のゲートピンには抵抗調整用可変電圧V51を印加し、同電圧を調整して、P型トランジスタ52のオン抵抗を調整する。また、N型トランジスタ53のゲートピンには抵抗調整用可変電圧V52を印加し、同電圧を調整して、N型トランジスタ53のオン抵抗を調整する。P型トランジスタ52による寄生容量C52による立ち下がり時間の増大を対策する必要がある場合は、立ち下がり加速トランジスタ56を接続する。N型トランジスタ53による寄生容量53による立ち上がり時間の増大を対策する必要がある場合は、立ち上がり加速トランジスタ55を接続する。立ち上がり加速トランジスタ55と立ち下がり加速トランジスタ56は、入力端子に印加される信号により相補的に動作する。抵抗調整用可変電圧V51及びV52は、図5に記されない手段により生成制御される。出力バッファ回路全体の出力インピーダンスが、伝送線路の特性インピーダンスに一致する範囲内で変更可能であるので、LSIのプロセスバラツキや電源電圧のバラツキに起因する出力インピーダンスのバラツキを補正し、必要なプリエンファシス量を調整して得ることが可能になる。実施例4を説明する。図6は本発明の第4の実施例のバッファの回路構成を示す回路図である。本実施例では、上述の実施例1になる出力バッファ回路のバッファ1~3の一部又は全部が、または、実施例2になる出力バッファ回路のバッファ31~36の一部又は全部が、図6の回路を具備することを特徴とする構成であり、バッファのオン抵抗を可変抵抗として、バッファ外部から供給される電圧により抵抗値を制御可能とすることで、出力インピーダンスの更なる柔軟な調整を可能にする。本実施例のバッファは、高位の電源Vddと低位の電源Vssの間に接続された、P型トランジスタ61とN型トランジスタ62が、入力端子に印加される信号により相補的に動作し、P型トランジスタ61とN型トランジスタ62の出力とバッファの出力端子の間に、可変抵抗として機能するP型トランジスタ63とN型トランジスタ64、必要があれば更に、P型トランジスタ65とN型トランジスタ66を接続する。P型トランジスタ63のゲートピンには抵抗調整用可変電圧V61を印加し、同電圧を調整して、P型トランジスタ63のオン抵抗を調整する。また、N型トランジスタ64のゲートピンには抵抗調整用可変電圧V62を印加し、同電圧を調整して、N型トランジスタ64のオン抵抗を調整する。更に必要ならば、P型トランジスタ65のゲートピンには抵抗調整用可変電圧V63を印加し、同電圧を調整して、P型トランジスタ65のオン抵抗を調整する。また、N型トランジスタ66のゲートピンには抵抗調整用可変電圧V64を印加し、同電圧を調整して、N型トランジスタ66のオン抵抗を調整する。抵抗調整用可変電圧V61とV62とV63及びV64は、図6に記されない手段により生成制御される。出力バッファ回路全体の出力インピーダンスが、伝送線路の特性インピーダンスに一致する範囲内で変更可能であるので、実施例4のバッファ構成より調整用の可変電圧数が多いので、更にきめ細かくLSIのプロセスバラツキや電源電圧のバラツキに起因する出力インピーダンスのバラツキを補正し、必要なプリエンファシス量を調整して得ることが可能になる。上記実施例で説明したが、本発明の実施形態の出力バッファ回路は以下の構成を有する。プリエンファシス機能を有し、伝送線路に論理信号を送出する出力バッファ回路であって、第1の出力バッファ回路は、2個以上の並列接続したバッファを備え、バッファは、高位の電源Vddと低位の電源Vssの間に接続された入力信号により相補的に動作するP型トランジスタとN型トランジスタを備え、出力電圧に依らずオン抵抗が一定であることを特徴とする。データ信号と、データ信号の反転信号を入力とし、バッファの前段のセレクタ論理によりバッファに入力する信号を選択可能で、データ信号を反転するインバータと、一定の時間遅延させる遅延回路を備える。各バッファのオン抵抗は、出力バッファ回路の出力インピーダンス、即ち、2個以上のバッファのオン抵抗の並列合成抵抗値で決まる一定値が、出力端子に接続された伝送線路の特性インピーダンスと一致するように、且つ、所望のプリエンファシス量とプリエンファシスタップ数を満たすように決定されることを特徴する。また、前記セレクタ論理のセレクト信号により、プリエンファシス量とプリエンファシスタップ数を調整し、伝送線路は受信端で終端電圧に接続する終端抵抗により終端されていることを特徴とする。第1の出力バッファ回路のバッファを構成する出力抵抗は、抵抗素子または相補的に動作するP型トランジスタとN型トランジスタと一体にして構成することを特徴とする。第1の出力バッファ回路の伝送線路の受信端終端形態が高位の電源Vddと低位の電源Vssに接続するテブナン形終端であることを特徴とする。第1の出力バッファ回路が、同回路を2系統具備して差動出力バッファを構成することを特徴とする。第2の出力バッファ回路は、冗長に並列接続したバッファを備え、該バッファのうち同時にオンするバッファ数を制限して、出力バッファ回路の出力インピーダンス、即ち、同時にオンするバッファのオン抵抗の並列合成抵抗値で決まる一定値が、出力端子に接続された伝送線路の特性インピーダンスと一致するように、且つ、所望のプリエンファシス量とプリエンファシスタップ数を満たすように決定されることを特徴する。また、同時にオンするバッファの数は、各バッファの出力抵抗に直列に備えるスイッチにより制御され、スイッチをオンするバッファの選択により、プリエンファシス量とプリエンファシスタップ数を調整し、伝送線路は受信端で終端電圧に接続する終端抵抗により終端されていることを特徴とする。第2の出力バッファ回路のバッファを構成する出力抵抗は、抵抗素子または相補的に動作するP型トランジスタとN型トランジスタと一体にして構成することを特徴とする。第2の出力バッファ回路の伝送線路の受信端終端形態が高位の電源Vddと低位の電源Vssに接続するテブナン形終端であることを特徴とする。第2の出力バッファ回路が、同回路を2系統具備して差動出力バッファを構成することを特徴とする。また、第2の出力バッファ回路が、バッファ前段にセレクタ回路を具備し、各バッファの入力信号をセレクト信号にて選択可能にする構成を特徴とする。第3の出力バッファ回路は、上述の第1及び第2の出力バッファ回路を構成するバッファの一部又は全部が、バッファのオン抵抗を可変抵抗として、バッファ外部から供給される電圧により抵抗値を制御可能とすることを特徴とする。バッファは、高位の電源Vddと低位の電源Vssの間に接続された、P型トランジスタとN型トランジスタが、入力端子に印加される信号により相補的に動作し、該P型トランジスタとN型トランジスタの間に、可変抵抗として機能するトランジスタを接続し、該可変抵抗用トランジスタのゲートピンには抵抗調整用可変電圧を印加し、同電圧を調整してバッファのオン抵抗を調整することを特徴とする。また、可変抵抗用トランジスタよる寄生容量による立ち上り時間の増大を対策する必要がある場合は、立ち上り加速トランジスタを具備することを特徴とする。第4の出力バッファ回路は、上述の第1及び第2の出力バッファ回路を構成するバッファの一部又は全部が、バッファのオン抵抗を可変抵抗として、バッファ外部から供給される電圧により抵抗値を制御可能とすることを特徴とする。バッファは、高位の電源Vddと低位の電源Vssの間に接続された、P型トランジスタとN型トランジスタが、入力端子に印加される信号により相補的に動作し、該P型トランジスタとN型トランジスタの出力とバッファの出力端子の間に、可変抵抗として機能するトランジスタを接続し、該トランジスタのゲートピンには抵抗調整用可変電圧を印加し、同電圧を調整して、バッファのオン抵抗を調整することを特徴とする。以上に記した本発明による出力バッファ回路の構成を別の局面で記すと以下のとおりである。本発明による出力バッファ回路は、伝送線路に論理信号を送信し、且つ当該伝送線路での当該論理信号の減衰量に応じて当該論理信号を4種以上の信号電圧レベルからなる信号波形として生成する。この出力バッファ回路は、その出力端に対して並列に接続される2個以上のバッファ、及び当該バッファの夫々に対応する複数のセレクタを備える。複数のセレクタの各々には、前記論理信号の論理値となるデータ信号及びその反転信号が入力され、各セレクタは、当該データ信号及びその反転信号の一方を選択し、これをセレクタ論理として、当該各セレクタに対応する前記バッファの一つに入力する。前記バッファの各々は、これに対応する前記セレクタの一つから受けた前記セレクタ論理で相補的に動作するP型トランジスタとN型トランジスタとを有する。前記P型トランジスタ及び前記N型トランジスタは2つの電源電位の間で直列に接続され、その各々のゲート前記各バッファの入力端子に印加される前記セレクタ論理に応じてP型トランジスタ及びN型トランジスタのいずれか一方のターンオン抵抗と当該一方のトランジスタに接続される前記電源電位の一方とで決まる電圧信号を当該P型トランジスタと当該N型トランジスタとの接続点から前記出力バッファ回路の前記出力端へ出力する。前記複数のセレクタは、夫々に対応する前記バッファの一つにおいて、前記P型トランジスタ及び前記N型トランジスタのターンオンされた一方からその前記接続点を通して前記出力バッファ回路の出力端に出力される前記電圧信号を調整して前記論理信号となる信号波形を生成し、且つ当該バッファの夫々における抵抗の合成値を前記出力バッファ回路の出力端に接続された前記伝送線路の特性インピーダンスに一致させるように前記セレクタ論理を生成するように制御される。前記出力バッファ回路の複数個を、その出力端の後段に設けた第2のセレクタに対して並列に接続し、第2のセレクタにより当該複数個の出力バッファ回路からの出力を選択してもよい第1の応用例。また、前記複数個の出力バッファ回路を出力端の後段にて並列に接続し、出力バッファ回路の各々の出力端側に設けたスイッチで、当該複数個の出力バッファ回路から出力を選択し、例えば、当該出力端の後段から前記伝送線路への出力を調整してもよい第2の応用例。さらに、出力端側にスイッチが各々設けられた前記複数個の出力バッファ回路を、当該スイッチの後段にて前記第2のセレクタに並列に接続し、当該複数個の出力バッファ回路からの出力を当該スイッチ及び当該第2のセレクタで選択してもよい第3の応用例。前記出力バッファ回路の出力端側の抵抗例えば、前記2個以上のバッファの各々に設けられるを可変にして、出力バッファ回路からの電圧出力を制御してもよい。また、当該バッファの一対を同期させ、その各々の出力を差動増幅器等のバッファ回路に入力させて、出力バッファ回路の出力信号を反転させてもよい。さらに当該出力バッファ回路の出力端の後段に一端が接続される伝送線路の他端を、先述した如く、テブナン形終端にしてもよい。本実施形態の効果を説明する。上記構成の出力バッファ回路は、該バッファのオン抵抗の並列合成値、即ち出力バッファ回路の出力インピーダンスを、調整可能なプリエンファシス量とプリエンファシスタップ数、及び動作タイミングに依らず一定で、伝送線路の特性インピーダンスに整合するように、バッファのオン抵抗値を設計して、或いは、バッファのオン抵抗の組合せをセレクタ論理で選択して、或いは、バッファの並列数をスイッチにより制御して、或いは、可変抵抗を電圧源で制御調整することにより、出力バッファ回路の出力端子で再反射を防止できる。もし、再反射を防止できなければ、送信信号と位相の異なるノイズ信号である再反射波が受信波形に重畳して、受信信号の波形のジッタが増加する結果となり、伝送周波数や伝送距離が制限される。このため、出力ドライバ回路の送信端における再反射を防止することにより、高速動作に適した出力バッファ回路を得る効果が得られる。以上説明したように、本発明によれば、電子回路装置を構成するLSI内部のデータ伝送、及びLSI間のプリント基板内のデータ伝送、プリント基板間のバックプレーンやコネクタを介したデータ伝送、プリント基板間のケーブルを介したデータ伝送、装置間のケーブルを介したデータ伝送等の伝送線路を用いたデータ伝送を行う用途に適用可能である。"