"メモリシステムをプログラムする方法であって、前記システムが異なった電荷状態を記憶するために電荷記憶トランジスタのストリングを複数有し、前記ストリングが、第1および第2のストリングを有し、各ストリングは、複数のビットラインのうちの1つとソースラインとの間に接続され、かつ共通のワードラインによって制御される方法において、第1のストリングにおける少なくとも2つの電荷記憶トランジスタによってソースラインから離された第1のストリングにおける選択されたトランジスタをプログラムするために、前記選択されたトランジスタに結合された選択されたワードラインにプログラム電圧を印加するステップと、第2のストリングにおけるトランジスタのチャネル領域の電位をプログラム電圧により近い1つまたは複数の値に昇圧してプログラム障害を低減するために、選択されたワードラインと第2のストリングに接続されたビットラインとの間の第2のストリングにおけるトランジスタの全てに第1の電圧レベルを結合するステップと、前記第1の電圧レベルよりも低い第2の電圧レベルを前記選択されたワードラインと前記ソースラインとの間の第2のストリングにおける少なくとも2つの隣接する電荷記憶トランジスタに結合するステップであって、前記第2の電圧レベルは、前記少なくとも2つの隣接するトランジスタのソース側における前記第2のストリングのチャネル領域がプログラム障害を低減するために前記選択されたワードラインによって制御される前記第2のストリングにおけるトランジスタから電気的に絶縁されるようになり、前記第2の電圧レベルは、0ボルトまたは約0ボルトの電圧レベルと正の電圧レベルとを含む、結合するステップと、を有する方法。請求項1記載の方法において、前記第2のストリングにおける少なくとも2つの隣接するトランジスタのうちの少なくとも1つに結合された第2の電圧レベルは、そのような少なくとも1つのトランジスタをオフに切り替えるものである方法。請求項2記載の方法において、前記少なくとも2つの隣接するトランジスタに結合された第2の電圧レベルは、オフに切り替えられる少なくとも1つのトランジスタが、第2のストリングにおける少なくとも1つの電荷記憶トランジスタによって前記選択されたワードラインから離されるようなものとなっている方法。請求項3記載の方法において、前記正の電圧は、オフに切り替えられる前記トランジスタから前記選択されたワードラインを離す第2のストリングにおける前記少なくとも1つのトランジスタに結合される方法。請求項4記載の方法において、前記正の電圧は、約1ボルトから3ボルトの範囲となっている方法。請求項4記載の方法において、前記第2の電圧レベルが、前記選択されたワードラインに隣り合ってはいるが、前記少なくとも2つの隣接するトランジスタによって前記選択されたワードラインから離されている第2のストリングにおける少なくとも1つのトランジスタに結合された正の電圧を含む方法。請求項1記載の方法において、前記第2のストリングは、2つの選択トランジスタを有し、第2のストリングにあり、かつ2つの選択トランジスタのうちの一方に直近した第1のトランジスタは、所望の電荷記憶状態になり、前記方法は、第3の電圧レベルの結合と第2のストリングのチャネル領域の電位の昇圧とが第1のトランジスタの所望の電荷記憶状態を別の電荷状態に変えないように、第3の電圧レベルを所望の電荷記憶状態における第1のトランジスタに結合するステップをさらに有する方法。請求項7記載の方法において、第3の電圧レベルと第2のストリングのチャネル領域の電位の昇圧との結果としての1つの選択トランジスタのドレイン側またはソース側におけるブレークダウンは、前記第1のトランジスタの所望の電荷記憶状態が別の電荷状態に変化してしまわない程度まで低減される方法。請求項7記載の方法において、前記所望の電荷記憶状態は、前記第1のトランジスタの2つよりも多い取りうる電荷記憶状態のうちの1つになり、前記第3の電圧レベルの第1のトランジスタへの結合は、2つよりも多い取りうる電荷状態のうちの別のものに第1のトランジスタの所望の電荷記憶状態を変化させないものである方法。請求項1記載の方法において、前記第2のストリングは2つの選択トランジスタを有し、第2のストリングにあり、かつ2つの選択トランジスタのうちの一方に直近したトランジスタは、所望の電荷記憶状態になり、前記プログラム電圧は、少なくとも2つの選択トランジスタと容量結合された2つのコントロールゲートにプログラム電圧を印加することで、第1のストリングにおける少なくとも2つの選択された電荷記憶トランジスタに逐次結合され、前記プログラム電圧が2つのコントロールゲートに印加されると、所望の電荷記憶状態にあるトランジスタに第3の電圧レベルを結合するステップであって、その結果前記第3の電圧レベルの結合と第2のストリングのチャネル領域の電位の昇圧とが所望の電荷記憶状態を別の電荷状態に変えなくなり、前記第3の電圧レベルが前記第1の電圧レベルよりも低くなっている、結合するステップを有する方法。請求項1記載の方法において、前記第2のストリングにおける少なくとも2つの隣接するトランジスタは、第1の電圧レベルのうちの1つが結合されている少なくとも1つの電荷記憶トランジスタによって離されている方法。メモリシステムであって、異なった電荷状態を記憶するための電荷記憶トランジスタの複数のストリングであって、前記ストリングの各々が、複数のビットラインのうちの1つとソースラインとの間に接続されると共に共通のワードラインによって制御される第1および第2のストリングを有し、前記トランジスタが、約130nmよりも短いチャネル長さを有するストリングと、前記第1のストリングにおける少なくとも2つの電荷記憶トランジスタによって前記ソースラインから離された前記第1のストリングにおける選択されたトランジスタをプログラムするために、前記選択されたトランジスタに結合された選択されたワードラインにプログラム電圧を印加する回路と、を有し、前記回路は、前記選択されたワードラインと第2のストリングに接続されたビットラインとの間の第2のストリングにおけるトランジスタの少なくとも幾つかに少なくとも1つの第1の電圧レベルを結合して第2のストリングにおけるトランジスタのチャネル領域の少なくとも1つの電位を昇圧し、前記回路は、前記少なくとも1つの第1の電圧レベルとは異なった第2の電圧レベルを、選択されたワードラインとソースラインとの間における第2のストリングにおける少なくとも2つの隣接するトランジスタに結合し、前記第2の電圧レベルは、プログラム障害を低減するために、少なくとも2つの隣接するトランジスタのソース側における第2のストリングのチャネル領域が、選択されたワードラインによって制御される第2のストリングにおけるトランジスタから電気的に絶縁されるようなものとなり、かつ少なくとも2つの電圧レベルを含むメモリシステム。請求項12記載のメモリシステムにおいて、少なくとも2つの異なった電圧レベルは、0ボルトまたは約0ボルトの電圧レベルと正の電圧レベルとを含むメモリシステム。請求項12記載のメモリシステムにおいて、前記トランジスタは、約100nmよりも小さい寸法を有するメモリシステム。請求項12記載のメモリシステムにおいて、前記回路は、前記選択されたワードラインと第2のストリングに接続されたビットラインとの間の第2のストリングにおけるトランジスタの全てに前記少なくとも1つの第1の電圧レベルを結合して第2のストリングにおけるトランジスタのチャネル領域の少なくとも1つの電位をプログラム電圧により近い値に昇圧してプログラム障害を低減するメモリシステム。請求項12記載のメモリシステムにおいて、前記第2の電圧レベルは、前記少なくとも1つの第1の電圧レベルよりも低くなっているメモリシステム。請求項12記載のメモリシステムにおいて、前記第2のストリングにおける少なくとも2つの隣接するトランジスタのうちの少なくとも1つに結合された第2の電圧レベルは、そのような少なくとも1つのトランジスタをオフに切り替えるメモリシステム。請求項17記載のメモリシステムにおいて、少なくとも2つの隣接するトランジスタに結合された第2の電圧レベルは、オフに切り替えられる少なくとも1つのトランジスタが、第2のストリングにおける少なくとも1つのトランジスタによって前記選択されたワードラインから離されるようなものとなっているメモリシステム。請求項18記載のメモリシステムにおいて、前記第2の電圧レベルは、オフに切り替えられる前記トランジスタから前記選択されたワードラインを離す第2のストリングにおける前記少なくとも1つのトランジスタに結合される正の電圧を含むメモリシステム。請求項19記載のメモリシステムにおいて、前記正の電圧は、約1から3ボルトの範囲となっているメモリシステム。請求項12記載のメモリシステムにおいて、少なくとも2つの異なった電圧レベルは、前記少なくとも2つの隣接するトランジスタのソース側における第2のストリングのチャネル領域が前記選択されたワードラインによって制御される前記第2のストリングにおけるトランジスタから電気的に絶縁され、かつ前記少なくとも2つの隣接するトランジスタにおける漏電と帯域から帯域へのトンネリングが抑制されるようなものとなっているメモリシステム。請求項12記載のメモリシステムにおいて、前記第2のストリングは、2つの選択トランジスタを有し、第2のストリングにあり、かつ2つの選択トランジスタのうちの一方に直近した第1のトランジスタは、所望の電荷記憶状態になり、前記回路は、第3の電圧レベルの結合と第2のストリングのチャネル領域の少なくとも1つの電位の昇圧とが前記第1のトランジスタの所望の電荷記憶状態を別の電荷状態に変えないように、第3の電圧レベルを所望の電荷記憶状態における第1のトランジスタに結合するメモリシステム。請求項22記載のメモリシステムにおいて、第3の電圧レベルと第2のストリングのチャネル領域の少なくとも1つの電位の昇圧との結果としての1つの選択トランジスタのドレイン側またはソース側におけるブレークダウンは、前記第1のトランジスタの所望の電荷記憶状態が別の電荷状態に変化してしまわない程度まで低減されるメモリシステム。請求項22記載のメモリシステムにおいて、前記所望の電荷記憶状態は、前記第1のトランジスタの2つよりも多い取りうる電荷記憶状態のうちの1つになり、前記第3の電圧レベルの第1のトランジスタへの結合は、2つよりも多い取りうる電荷記憶状態のうちの別のものに第1のトランジスタの所望の電荷記憶状態を変化させないものであるメモリシステム。請求項12記載のメモリシステムにおいて、前記第2のストリングは2つの選択トランジスタを有し、第2のストリングにあり、かつ2つの選択トランジスタのうちの一方に直近したトランジスタは、所望の電荷記憶状態になり、前記回路は、少なくとも2つの選択トランジスタに容量結合された2つのコントロールゲートにプログラム電圧を印加することで、第1のストリングにおける少なくとも2つの選択されたトランジスタに逐次プログラム電圧を結合し、前記プログラム電圧が2つのコントロールゲートに印加されると、前記回路は、所望の電荷記憶状態にあるトランジスタに第3の電圧レベルを結合し、その結果前記第3の電圧レベルの結合と第2のストリングのチャネル領域の少なくとも1つの電位の昇圧とが所望の電荷記憶状態を別の電荷状態に変えなくなり、前記第3の電圧レベルが前記少なくとも1つの第1の電圧レベルよりも低くなっているメモリシステム。メモリシステムをプログラムする方法であって、前記システムが異なった電荷状態を記憶するために電荷記憶トランジスタのストリングを複数有し、前記ストリングが、第1および第2のストリングを有し、各ストリングは、複数のビットラインのうちの1つとソースラインとの間に接続され、かつ共通のワードラインによって制御される方法において、第1のストリングにおける少なくとも2つの電荷記憶トランジスタによってソースラインから離された第1のストリングにおける選択されたトランジスタをプログラムするために、前記選択されたトランジスタに結合された選択されたワードラインにプログラム電圧を印加するステップと、第2のストリングにおけるトランジスタのチャネル領域の電位をプログラム電圧により近い1つまたは複数の値に昇圧してプログラム障害を低減するために、選択されたワードラインと第2のストリングに接続されたビットラインとの間の第2のストリングにおけるトランジスタの全てに第1の電圧レベルを結合するステップと、前記第1の電圧レベルよりも低い第2の電圧レベルを選択されたワードラインと前記ソースラインとの間の第2のストリングにおける少なくとも2つの電荷記憶トランジスタに結合するステップであって、前記第2の電圧レベルは、前記少なくとも2つのトランジスタのソース側における前記第2のストリングのチャネル領域がプログラム障害を低減するために前記選択されたワードラインによって制御される前記第2のストリングにおけるトランジスタから電気的に絶縁されるようになり、前記第2の電圧レベルは、0ボルトまたは約0ボルトの電圧レベルと正の電圧レベルとを有する、結合するステップと、を有する方法。請求項26記載の方法において、前記第2の電圧レベルは、少なくとも2つのトランジスタのうちの少なくとも1つがオフに切り替えられるようになっている方法。請求項27記載の方法において、オフにされる少なくとも1つのトランジスタは、第2のストリングにおける少なくとも1つの電荷記憶トランジスタによって選択されたワードラインから離される方法。請求項28記載の方法において、正の電圧は、オフに切り替えられる前記トランジスタから前記選択されたワードラインを離す第2のストリングにおける前記少なくとも1つのトランジスタに結合される方法。請求項29記載の方法において、前記正の電圧は、約1ボルトから3ボルトの範囲となっている方法。請求項26記載の方法において、前記第2のストリングにおける少なくとも2つの電荷記憶トランジスタは、互いに隣接している方法。メモリシステムをプログラムする方法であって、前記システムが異なった電荷状態を記憶するために電荷記憶トランジスタのストリングを複数有し、前記ストリングが、第1および第2のストリングを有し、各ストリングは、複数のビットラインのうちの1つとソースラインとの間に接続され、かつ共通のワードラインによって制御される方法において、第1のストリングにおける少なくとも2つの電荷記憶トランジスタによってソースラインから、また第1のストリングに接続されたビットラインから離された第1のストリングにおける選択されたトランジスタをプログラムするために、前記選択されたトランジスタに結合された選択されたワードラインにプログラム電圧を印加するステップと、前記選択されたワードラインによって制御される第2のストリングにおける対応するトランジスタのドレイン側およびソース側においてトランジスタのうちの幾つかに第1の電圧レベルを結合することでトランジスタの第2のストリングにおける幾つかの電荷記憶トランジスタのチャネル領域の電位を昇圧するステップであって、前記第2のストリングにおける対応するトランジスタは、第1のストリングにおける少なくとも2つの電荷記憶トランジスタの少なくとも第1の組によってソースラインから離されると共に第2のストリングにおける少なくとも2つの電荷記憶トランジスタの第2の組によって第2のストリングに接続されたビットラインから離され、前記2組が前記対応するトランジスタに隣接して配置される、昇圧するステップと、プログラム障害を低減するために、各組における少なくとも1つのトランジスタをオフに切り替えるように前記2組の隣接するトランジスタを制御するワードラインに、第1の電圧レベルよりも低い第2の電圧レベルを印加するステップであって、前記第2の電圧レベルは、少なくとも1つの電圧レベルに結合された第1のストリングにおけるプログラムされていないトランジスタがオンに切り替えられるが、少なくとも1つの電圧レベルに結合された第1のストリングにおけるプログラムされたトランジスタがオフに切り替えられるように少なくとも1つの電圧レベルを含み、前記第1の組のトランジスタに印加される第2の電圧レベルは、0ボルトまたは約0ボルトの電圧レベルと正の電圧レベルとを含む、印加するステップと、を有する方法。請求項32記載の方法において、前記2組のトランジスタに結合される第2の電圧レベルは、前記2組の各々においてオフに切り替えられる少なくとも1つのトランジスタが、第2のストリングにおける少なくとも1つの電荷記憶トランジスタによって前記選択されたワードラインから離されるようになっている方法。請求項33記載の方法において、正の電圧は、前記2組の各々においてオフに切り替えられる前記トランジスタから前記選択されたワードラインを離す第2のストリングにおける少なくとも1つのトランジスタに結合される方法。請求項34記載の方法において、前記正の電圧は、約1ボルトから3ボルトの範囲となっている方法。請求項32記載の方法において、異なった電圧レベルが、第2のストリングの前記2組の各々において隣接するトランジスタに結合される方法。請求項32記載の方法において、前記第2のストリングは、2つの選択トランジスタを有し、第2のストリングにあり、かつ2つの選択トランジスタのうちの一方に直近した第1のトランジスタは、所望の電荷記憶状態になり、前記方法は、第3の電圧レベルの結合と第2のストリングのチャネル領域の電位の昇圧とが第1のトランジスタの所望の電荷記憶状態を別の電荷状態に変えないように、第3の電圧レベルを第1のトランジスタに結合するステップをさらに有する方法。請求項37記載の方法において、第3の電圧レベルと第2のストリングにおけるチャネル領域の電位の昇圧との結果としての1つの選択トランジスタのドレイン側またはソース側におけるブレークダウンは、前記第1のトランジスタの所望の電荷記憶状態が別の電荷状態に変化してしまわない程度まで低減される方法。請求項37記載の方法において、前記所望の電荷記憶状態は、前記第1のトランジスタの2つよりも多い取りうる電荷記憶状態のうちの1つになり、前記第3の電圧の第1のトランジスタへの結合は、2つよりも多い取りうる電荷記憶状態のうちの別の状態に第1のトランジスタの所望の電荷記憶状態を変化させないものである方法。請求項32記載の方法において、前記第2のストリングは2つの選択トランジスタを有し、第2のストリングにあり、かつ2つの選択トランジスタのうちの一方に直近した第1のトランジスタは、所望の電荷記憶状態になり、プログラム電圧は、少なくとも2つの選択トランジスタと容量結合された2つのコントロールゲートにプログラム電圧を逐次印加することで、第1のストリングにおける少なくとも2つの選択されたトランジスタに逐次結合され、前記プログラム電圧が2つのコントロールゲートに印加されると、所望の電荷記憶状態にある第1のトランジスタに第3の電圧レベルを結合するステップであって、その結果前記第3の電圧レベルの結合と第2のストリングのチャネル領域の電位の昇圧とが前記第1のトランジスタの所望の電荷記憶状態を別の電荷状態に変えなくなり、前記第3の電圧レベルが前記第1の電圧レベルよりも低くなっている、結合するステップを有する方法。メモリシステムをプログラムする方法であって、前記システムが異なった電荷状態を記憶するために電荷記憶トランジスタのストリングを複数有し、前記ストリングが、第1および第2のストリングを有し、各ストリングは、複数のビットラインのうちの1つとソースラインとの間に接続され、かつ共通のワードラインによって制御される方法において、第1のストリングにおける少なくとも2つの電荷記憶トランジスタによってソースラインから離された第1のストリングにおける選択されたトランジスタをプログラムするために、前記選択されたトランジスタに結合された選択されたワードラインにプログラム電圧を印加するステップと、第2のストリングにおけるトランジスタのチャネル領域の電位を昇圧するために、選択されたワードラインと第2のストリングに接続されたビットラインとの間の第2のストリングにおけるトランジスタの少なくとも幾つかに第1の電圧レベルを結合するステップと、選択されたワードラインとソースラインとの間の第2のストリングにおける少なくとも1つの第1の電荷記憶トランジスタのソース側における第2のストリングのチャネル領域が、選択されたワードラインによって制御される第2のストリングにおけるトランジスタから電気的に絶縁されてプログラム障害を低減するように、前記少なくとも1つの第1のトランジスタに0ボルトまたは約0ボルトの電圧を結合するステップと、第1の電圧レベルよりも低い第2の電圧レベルを、選択されたワードラインとソースラインとの間の第2のストリングにおける少なくとも1つの第2の電荷記憶トランジスタに結合するステップであって、第2の電圧に結合された少なくとも1つの第2のトランジスタのソース側における第2のストリングのチャネル領域が、選択されたワードラインによって制御される第2のストリングにおけるトランジスタから電気的に絶縁されるようになり、前記第2の電圧レベルが正の電圧レベルを含む、結合するステップと、を有する方法。請求項41記載の方法において、前記第2の電圧レベルは、それに結合された少なくとも1つのトランジスタをオフに切り替えるようになっている方法。請求項42記載の方法において、前記オフに切り替えられる少なくとも1つのトランジスタは、第2のストリングにおける少なくとも1つの電荷記憶トランジスタによって前記選択されたワードラインから離される方法。請求項43記載の方法において、正の電圧が、オフに切り替えられる前記トランジスタから前記選択されたワードラインを離す第2のストリングにおける前記少なくとも1つのトランジスタに結合される方法。請求項44記載の方法において、前記正の電圧は、約1ボルトから3ボルトの範囲となっている方法。請求項32記載の方法において、前記第2の組のトランジスタに印加される前記第2の電圧レベルは、正の電圧レベルを含む方法。請求項46記載の方法において、前記正の電圧レベルの1つは、約1ボルトから3ボルトの範囲となり、前記正の電圧レベルの別のものは、約5ボルトから10ボルトの範囲となっている方法。請求項46記載の方法において、前記正の電圧レベルは、約1ボルトから3ボルトの範囲となっている方法。請求項32記載の方法において、前記第2の組のトランジスタに印加される前記第2の電圧レベルは、正の電圧レベルと0ボルトまたは約0ボルトの電圧を含む方法。説明を簡略化するために、本願では、同じ構成要素は同じ番号が付されている。メモリシステム本発明の色々な態様が実施される例示のメモリシステムを図1のブロック図で示す。マトリックス上に配列された複数のメモリセルMを有するメモリセルアレイ1は、列制御回路2、行制御回路3、c-ソース制御回路4およびc-p-ウェル制御回路5によって制御される。メモリセルアレイ1は、この例では背景技術の欄で既に説明し、本願明細書において参照により援用されているNAND形となっている。制御回路2は、メモリセルMに記憶されたデータを読み出したり、プログラミング動作中にメモリセルMの状態を決めたり、またプログラミングを促進したり、またはプログラミングを禁止するためにビットラインBLの電位レベルを制御するためにメモリセルアレイ1のビットラインBLに接続されている。行制御回路3は、ワードラインWLのうちの1つを選択したり、読み出し電圧を印加したり、列制御回路2によって制御されるビットライン電位レベルと結合されたプログラム電圧を印加したり、またメモリセルMが上に形成されているp形領域セルP-ウェルの電圧と結合された消去電圧を印加するためにワードラインWLに接続されている。c-ソース制御回路4は、メモリセルMに接続された共通のソースラインを制御する。c-p-ウェル制御回路5は、セルのP-ウェル電圧を制御する。メモリセルMに記憶されたデータは、列制御回路2によって読み出され、I/Oラインとデータ入出力バッファ6とを経由して外部のI/Oラインに出力される。メモリセルに記憶されるプログラミングデータは、外部のI/Oラインを経由してデータ入出力バッファ6に入力されると共に列制御回路2に転送される。外部のI/Oラインはコントローラ9に接続されている。コントローラ9は、色々な形のレジスタと揮発性ランダムアクセスメモリRAM10を含む他のメモリとを有している。フラッシュメモリデバイスを制御するコマンドデータは、コントローラ9に接続した外部の制御ラインに接続されたコマンド回路7に入力される。コマンドデータは、フラッシュメモリにどのような操作が必要とされているかについて知らせる。入力されたコマンドは、列制御回路2、行制御回路3、c-ソース制御回路4、c-p-ウェル制御回路5およびデータ入出力バッファ6を制御する状態マシン8に転送される。状態マシン8は、READY/BUSYまたはPASS/FAILなどのフラッシュメモリの状態データを出力する。コントローラ9は、パーソナルコンピュータ、デジタルカメラまたは携帯用移動端末PDAなどのホストシステムと接続されたり、または接続可能となっている。メモリアレイ1にデータを記憶したり、またはデータを読み出すなどのコマンドを開始し、そのようなデータをそれぞれ提供したり、または受け取るのがホストの役目である。コントローラは、そのようなコマンドをコマンド回路7によって解釈されたり、実行されるコマンド信号に変換する。コントローラはさらに、メモリアレイに書き込まれたり、または読み出されるユーザデータのためのバッファメモリを一般に収容している。一般的なメモリシステムは、コントローラ9を含む1つの集積回路チップ11Aと、メモリアレイ、関連した制御回路、入出力回路および状態マシン回路を各々収容した1つ以上の集積回路チップ11Bとを有している。メモリアレイとシステムのコントローラ回路とを共に1つ以上の集積回路チップ上に統合することも可能である。図1のメモリシステムは、ホストシステムの一部として組み込まれたり、またはホストシステムの嵌合ソケット内に取り外し可能に挿入されるメモリカードに包含されたりする。そのようなカードは、全体のメモリシステムを含んだり、または関連した周辺回路と共にコントローラおよびメモリアレイが別のカードに設けられたりする。幾つかのカードの実装例については、例えばその全体が本願明細書において参照により明確に援用されている米国特許第5,887,145号特許文献10に説明されている。図4A~4Dは、本発明の或る態様を例示するために役立つ従来の自己昇圧プログラミング方式における4つの異なった連続したタイムインターバル中におけるストリングのバイアス電圧を示すNANDストリング100の断面図である。前述したように、NANDストリングは、一般的にソース側からドレイン側に、よって図4A~4DではWL0~WL4へ逐次プログラムされるようになっていて、プログラムされる第1のセルはメモリセル122となり、次のものはメモリセル124となるなどメモリセルまたはトランジスタ130まで逐次プログラムされるようになっている。NANDストリング100は、図4Aに示されている5つのセル122~130よりも多くのセルを収容し、一般には16または32のメモリセルが1本のNANDストリングに直列状に接続されている。NANDストリング100は、他の実装例も可能ではあるが、図2Bを参照すると上の方に示されている形で実施される。NANDストリング100は、前述した方式で制御されかつ動作される。図4Aは、ストリングのセル122がプログラムされているときにNANDストリング100に印加されるバイアス電圧を示す。図4Aに示されているように、0ボルトがソース側選択トランジスタ120のゲートのSGSに印加される。さらに、0ボルトかまたはそれより幾分高い電圧のVsがソースラインに印加される。プログラミング中に0ボルトよりも高い電圧をソースラインに印加することで選択トランジスタ120の絶縁特性を改善する。図4Aに示されているように、高いプログラム電圧VPGMがワードラインWL0に印加されると共に中間の電圧VPASSが残りのワードラインに印加される。高いVPGMは、チャネルからの電子を酸化物を通ってトランジスタ122のフローティングゲートFG0へトンネリングさせる。前述したように、そのような選択されなかったトランジスタのチャネル電位を昇圧することによってワードラインWL0によりアドレス指定された選択されなかったセルまたはトランジスタにおけるプログラム障害を減らしたり、または防止するために、中間電圧VPASSが印加される。これは従来の自己昇圧方式である。プログラム電圧VPGMは、トランジスタ122のしきい値電圧を検査するために読み出しサイクルが各増分の後に続くような増大インクリメントで印加される。これらのステップは図1のメモリシステムによって実行される。プログラミングがトランジスタ122のしきい値電圧を目標しきい値に到達させた後に、メモリシステムは次いで図4Bに示されているような次のプログラミングタイムインターバルでトランジスタ124をプログラムするように移行し続ける。かくして、図4Bに示されているように、高い書き込み電圧が代わりにワードラインWL1に印加されると共に中間電圧VPASSが残りのワードラインに印加されて、トランジスタ122をプログラムするために前述したのと同じ方式でトランジスタ124をプログラムする。トランジスタ124がプログラムされた後は、次に高い書き込み電圧がワードラインWL2に印加されると共に中間電圧が残りのワードラインに印加される図4Cに示されているようなトランジスタ126のプログラミングのために次のプログラミングタイムインターバル中にメモリシステムは進行する。これが完了されると、このシステムでは、次のプログラミングタイムインターバルにおいて図4Dに示されているようなトランジスタ128のプログラミングのために、また次いで引き続いたプログラミングタイムインターバル中にトランジスタ130のプログラミングのために進行する。この処理は、ソース側選択トランジスタに最も近いトランジスタから開始し、次いでストリング100の全てのトランジスタがプログラムされてしまうまで、トランジスタがソース側選択トランジスタ例えば、図3Aのトランジスタ50とドレイン側選択トランジスタ例えば、図3Aのトランジスタ40との間に展開されているのと同じ順番で逐次連続して反復される。図2Bを参照して前に説明したように、トランジスタ122の昇圧されたチャネル電圧は、図4B~4Dに示されている4つのプログラミングタイムインターバルのうちの3つの間隔でソース側選択トランジスタ120のドレイン領域のブレークダウンを起こし、その結果フローティングゲートFG0が既にプログラムされてしまった後に、フローティングゲートFG0内に注入されるホットエレクトロンが発生される。この電子の注入でFG0のしきい値電圧をシフトさせることになり、それは所望の電荷記憶状態から別の間違った電荷記憶状態へのFG0の切り替えをもたらすことになる。同じことがメモリアレイにおける他のストリングに対しても言うことができる。図2Bを参照して前に説明したように、トランジスタ122における昇圧されたチャネル電圧は、図4A~4Dに示されている4つのプログラミングタイムインターバル中にソース側選択トランジスタ120のドレイン領域のブレークダウンを起こす。結果的に、NANDストリングのチャネル領域における低下された昇圧電位が理由でプログラム障害が起きる。この種のプログラム障害は、VPGMがワードラインに印加されるときのようにワードラインがプログラミングのために選択されるときにいずれかのワードラインで起きる。前にも述べたプログラム障害のもう1つ別の可能性は、ソース側選択トランジスタ120のドレインの近くで、またはメモリセル122のチャネル領域で発生され、引き続いてフローティングゲートFG0に注入されるホットエレクトロンによるものである。ホットエレクトロンはソース側選択トランジスタ120のドレインの近くまたはメモリセル122のチャネル領域の小さな領域に極限されかつ限定されるので、後者のメカニズムはWL0上のメモリセルにただ影響するだけのようである。このようなホットエレクトロンの注入は、FG0のしきい値電圧をシフトさせることになり、それは所望の電荷記憶状態から別の間違った電荷記憶状態へのFG0の切り替えをもたらすことになる。同じことはメモリアレイにおける他のストリングに対しても言うことができる。セルの全てがプログラムされるときに前述したブレークダウン現象が起き続けるので、続いたワードラインがプログラムされるに従ってセル122のしきい値電圧分布が徐々に悪化することが分かった。全てのワードラインがプログラムされた後に、しきい値電圧分布がシフトアップして大幅に拡がったことが見つかった。幾つかのフラッシュメモリでは、電荷レベルの電圧範囲の窓が4つの状態に分割され、その場合上昇された状態11は負のしきい値電圧範囲を有し、残りの3つの状態10、00、01は昇順で正のしきい値電圧分布を有する。従来の自己昇圧方式が適用される場合、メモリセルの全てがプログラムされた後には、10のしきい値電圧分布がより高い値にシフトされて、10が00として読み出されるように大幅に拡がったことが分かる。00のしきい値電圧分布も幾分影響を受けたのも分かる。WL0に印加される電圧を低下させることで、10の電荷状態のアップシフトと拡張とが全て共に大きく低減されたり、または削除されることになることが予想される。本発明の一態様は、かくしてソース側選択トランジスタのドレイン領域のそのようなブレークダウンがワードラインに電位を印加することによって全て回避されたり防止されたりするという認識に基づき、その結果前述したプログラム障害のメカニズムが抑制され、また昇圧がFG0における電荷状態を変えるようなことがない。一実装例では、このことは、従来の自己昇圧中に通常印加されるVPASSのための5~10ボルトの中間電圧の代わりに1~3ボルトの範囲の電圧などのVPASSより低い値にWL0に供給される電圧を下げることにより達成される。このことを図5A~5Dに示す。図5A~5Dは、本発明の一態様を例示するための従来の自己昇圧中に印加されるものとは異なったバイアス電圧を伴ったNANDストリング100の断面図である。セル122がプログラムされているとき、印加されるバイアス電圧は従来の自己昇圧方式で採用されたものと同じである。しかし、セル124、126、128がプログラムされる後続のプログラミングタイムインターバル中には、一般に8~10ボルトの範囲で従来のVPASSをワードラインWL0に印加する代わりに、より低い電圧VLOWが代わりにワードラインWL0に印加される。前述したように、一実装例では、VLOWは1~3ボルトの範囲かまたはそれらのボルトとすることができる。そのような低い電圧は、ワードラインWL0の下のセルに対するプログラミングタイムインターバルの間隔中を除き、メモリアレイにおけるセルの全てをプログラムするためのプログラミングタイムインターバルのうちの少なくとも幾つかの間隔中に、好ましくは全ての間隔中にワードラインWL0に印加されることになる。低い電圧をWL0に印加することによって、WL1、WL2などの下の昇圧されたチャネル電位はソース側選択トランジスタのドレインに完全には転送され得ない。その結果、ソース側選択トランジスタのドレイン電圧はより低くなっていて、ブレークダウンは防止されたり、または大幅に減らされる。例えば、図5Bの場合、全てのメモリセル122~130が約-2ボルトの消去しきい値電圧で消去された状態になっていると仮定すると、メモリセル124~130の下のチャネル領域は例えば8ボルトにVPASSの値に応じて昇圧されることになる。さらに、1.5ボルトの電圧VLOWがメモリセル122の-2ボルトのしきい値電圧と組み合わせてWL0に印加されると仮定すると、このことはメモリセル122が導電状態になっていることを意味している。その結果、メモリセル124~130のチャネル領域の昇圧された電荷の一部分はメモリセル122のソース側に転送され、その結果ソース側の電位は上昇することになる。しかし、メモリセル122のソース側電位が約3.5ボルトの値ゲート電圧-しきい値電圧に到達した後はその上昇は止まる。その結果、ソース側選択トランジスタのドレイン電位は、3.5ボルトの値までただ昇圧されるに過ぎず、一方で従来の場合にはその電位は8ボルトまで昇圧されていた。ドレイン電圧が非常に顕著に低下することで選択トランジスタのドレインにおけるブレークダウンを防止したり、または少なくとも大幅に減らすことは明らかである。そのような方式によって、セル122の電荷状態がトランジスタ122~130のチャネル領域に印加される自己昇圧電圧によっては変化しないような程度まで帯域から帯域へのトンネリングは低減される。ドレイン側選択ゲートが一般に昇圧中に0ボルトのゲート電圧となっているソース側選択ゲートよりもより高い昇圧中の1.5~2.5ボルトなどのゲート電圧を有していても、前述したようなブレークダウンは、図2Bのドレイン側選択トランジスタ40のソース領域51などの、ドレイン側選択トランジスタの隣のストリングのトランジスタのソース領域でも起きる。ソース領域でのドレイン側選択トランジスタのブレークダウンは、ドレイン側選択トランジスタの隣のストリングのトランジスタに印加される電圧を、プログラム障害を減らしたり、または防止するために自己昇圧方式でチャネル電圧を昇圧するのに通常使用されるものよりも低い値に低下することで防止される。かくして、図5A~5Dは、このことを示すために若干改変される必要がある。ソース側選択トランジスタになっている代わりに、トランジスタ120は、代わりにソース側選択トランジスタよりも高い昇圧中の1.5~2.5ボルトの範囲などのゲート電圧を有するドレイン側選択トランジスタになっている。ワードラインのラベル付けの解釈も、WL0がドレイン側選択トランジスタ120に1番近いワードラインとなるように見直される。プログラミングシーケンスは、次に、ドレイン側選択トランジスタ120に最も近いトランジスタ122に到達するまでストリングのドレイン側に向かってソース側選択トランジスタに最も近いトランジスタからの開始へと進む。かくして、図5D~図5Aは、そのような順番でそのようなプログラミングシーケンスの最後の数サイクルを示している。トランジスタ122ドレイン側選択トランジスタの次のトランジスタに結合されたワードラインWL0に0ボルトを印加する代わりに、低い正の電圧VLOWが印加される。一実装例では、トランジスタ122に印加される電圧VLOWは、1~3ボルトの範囲とすることができる。もう1つ別の実装例では、プログラム障害を防止するためにトランジスタ122とは別の幾つかのトランジスタに結合される昇圧電圧は、トランジスタ122に結合される電圧VLOWよりも少なくとも50だけさらに高くすることができる。ドレイン側および/またはソース側選択トランジスタの隣のトランジスタのソースおよび/またはドレイン領域のブレークダウンに関連した前述したような特徴は、限定はされないがSB、LSBおよびEASBのいずれかの形態を含んだあらゆる自己昇圧方式との関連で使用される。図5A~5Dに示されている処理は、好ましくはソース側選択トランジスタに最も近いトランジスタから始まり、次いでストリング100におけるトランジスタの全てがプログラムされてしまうまで、トランジスタがソース側選択トランジスタ例えば、図3Aのトランジスタ50とドレイン側選択トランジスタ例えば、図3Aのトランジスタ40との間に展開されているのと同じ順番で逐次連続的に反復される。図6A~6Eは、ストリングにおけるそれぞれのセルの従来のEASBプログラミングを例示するためのNANDストリング100の断面図である。前述したように、EASBシステムは、下方のワードラインと上方のワードラインの2つの昇圧されたチャネル領域がワードライン上に0ボルトを有するメモリセルによって隔離されるように、プログラミング中に選択されたワードラインのソース側のワードラインに0ボルトを印加する。このことにより、そのようなメモリセルはオフに切り替えられ、それによって2つの昇圧されるチャネル領域を隔離する。2つのチャネル領域を分離した結果、ドレイン側の昇圧効率が改善される。ソース側のメモリセルの幾つかがプログラムされた状態にあり、かつそれによってより高いしきい値電圧を有するので、ソース側のチャネル領域は、昇圧される度合いが少ない。選択されたワードラインのドレイン側のチャネル領域は、ドレイン側の全てのセルが負のしきい値電圧で依然として消去された状態になっているので、ビットラインを介してほぼ完全に事前に充電され、より効率的に昇圧される。図6Bを参照して、例えばセル124がプログラムされている場合、0ボルトがWL0に印加される。セル126が図6Cに示されているようにプログラムされている場合、0ボルトがWL1に印加される。セル128がプログラムされている場合、0ボルトがWL2に印加され、またセル130がプログラムされている場合、0ボルトがストリング100のWL3に印加される。従来のEASBの不利な点は、ブレークダウンに関連した漏電および/または帯域から帯域へのトンネリングが接地されたワードラインの下のセルのドレイン領域で起きる点である。このブレークダウンは、選択されたワードライン上のセルのフローティングゲート内へのホットエレクトロンの注入を、またはSBメカニズムに対して説明したのと同様に昇圧されたチャネル電位の低下を間接的に起こし、それによって多分にプログラム障害を起こすことになる。さらに、次世代のデバイスのメモリセルの寸法がより小さくなると、オフに切り替えられたメモリセルのチャネル長さも短くなり、2つの別々に昇圧されるチャネル領域を選択されたワードラインのドレイン側とソース側で電気的に絶縁することができるようになる。かくして本発明のもう1つ別の態様は、2本以上のワードライン好ましくは互いに隣接しあっているまたは選択されたトランジスタまたはワードラインのソース側におけるコントロールゲートを適切にバイアスをかけて絶縁メモリセルのチャネル長さを効果的に長くすることによって2つの昇圧された領域間の帯域から帯域へのトンネリングおよび/または漏電が同時に低減されるという認識に基づいている。改良されたEASB方式における絶縁は選択されたメモリセルまたはワードラインのソース側でのみ起きるので、一般的に選択されたトランジスタのドレイン側のセルに結合された電圧を同様に下げる必要はない。本発明のこの態様を図7A~7Eに示す。5つのフローティングゲートのメモリセルが図7A~7Eの各ストリングに示されているが、個々のストリングは一般に16または32またはそれ以上のメモリセルの電荷記憶素子を有している。図7A~7Eは、本発明のこの態様を例示するために改良されたEASB方式におけるストリングに印加されるバイアス電圧を示すNANDストリング100の断面図である。図7A~7Eの改造された方式は、選択されたワードラインのソース側の2本のワードライン好ましくは互いに隣接しあっているが従来のEASB方式におけるようにただ1本のワードラインの代わりに接地されている点で図6A~6Eのものとは異なっている。かくして図7C~7Eでは、例えばセル126、128、130がシーケンシャルなプログラミングタイムインターバルでプログラムされている場合、選択されるワードラインに直近した2本のソース側ワードラインは接地されている。かくして、図7Cにおいて、セル126がプログラムされている場合、0ボルトがWL0とWL1に印加される。図7Dにおいて、ワードラインWL3がセル128をプログラムするために選択される場合、0ボルトがWL1とWL2に印加される。図7Eにおいて、セル130がプログラムされていてかつWL4が選択される場合、0ボルトがWL2とWL3に印加される。0ボルトを2本のソース側の隣接したワードラインに印加することは、絶縁領域のチャネル長さを長くする作用を有している。絶縁領域のチャネル長さを2つの隣接したセルによって設定された長さまで長くすることで、選択されるセルのドレイン側チャネル領域の昇圧が改善され、それによってプログラム障害も低減する。必要ならば、0ボルトが2本より多い隣接したワードラインに印加されて、昇圧されたチャネル領域間の絶縁領域の長さをさらに長くする。必要ならば、接地されたワードラインは、選択されたワードラインから1本以上のワードラインによって分離される。2本以上のワードラインを0ボルトにバイアスを掛けることで得られるもう1つ別の利点は、ソース側とドレイン側の昇圧されたチャネル領域間での漏電に対する最悪の状況がより起きそうもない点である。最悪の状況は、0ボルトのワードラインの下のセルが消去された負のしきい値電圧状態になっている場合に起き、その状況で、メモリセルが一部分の昇圧動作中に負のしきい値電圧の故に電気を通しているので、昇圧されたドレイン側チャネル電荷の幾分かは依然として漏れ出る。2本のワードラインが0ボルトに接続されている場合、両方のワードラインの下で、消去された状態のメモリセルが存在している確率は、ただ1本のワードラインが0ボルトにバイアスが掛けられている場合よりも小さい。図4A~4Dの処理におけるように、図7A~7Eにおける処理は、好ましくは、ソース側選択トランジスタに最も近いトランジスタから始まり、また次にストリング100におけるトランジスタの全てがプログラムされてしまうまで、ソース側選択トランジスタ例えば、図3Aのトランジスタ50とドレイン側選択トランジスタ例えば、図3Aのトランジスタ40との間に展開されているのと同じ順番で逐次連続的に反復される。漏電および/または帯域から帯域へのトンネリングによるブレークダウンは、接地されたセルとプログラムされているセルとの間で、また接地されたセルと中間電圧VPASSが印加されたセルとの間で依然起き得る。これは、特に短いチャネル長さのメモリセルに対する場合である。かくして、ブレークダウンは、図7Dにおけるセル126とセル128との間と同図におけるセル122とセル124との間のドレイン側ジャンクションでまたはドレイン側ジャンクションの近くで起きる。そのようなブレークダウンを減らすために、選択されたワードラインのソース側で2本のワードラインを接地する代わりに、低い正の電圧が代わりに印加される。これは、絶縁セル124、126のジャンクション領域メモリセルのドレインとソースと図7Dにおけるメモリセル122、128のフローティングゲート電位との間の電位差を低減する作用を有する。フローティングゲートとその対応する高く昇圧されたドレイン領域またはソース領域との間の電位差を低減することで、ブレークダウンの起きる見込みを低くする。図7DにおけるワードラインWL1、WL2に印加される1ボルトから3ボルトのオーダーの小さなバイアス電圧は、漏電および/または帯域から帯域へのトンネリングなどのブレークダウンメカニズムを抑制するのに十分なようである一方、EASB方式における2つの昇圧された領域を隔離するのに適している。そのような改造された方式を図8A~8Eに示す。2組の図図7A~7Eと図8A~8Eの比較から、図7A~7Eにおけるように選択されたワードラインのソース側においてそれに直近した2本のワードラインを接地する代わりに低い電圧VLOW1、VLOW2が図8A~8Eに示されているように代わりに印加される点に留意されたい。図8A~8Eの実施形態も図5A~5Dを参照して前述した本発明の態様を採用している。図7B~7Eにおけるように、中間電圧VPASSをWL0に印加する代わりに、低い電圧VLOW3が図8Dと図8Eに示されているように代わりに印加される。これによってワードラインWL0の下のFG0のしきい値電圧に影響するソース側選択トランジスタ120のドレイン側のブレークダウンを少なくしたり、または防止することになる。同じような表現様式で本発明のこのような態様低い電圧をWL0に印加することを、LSB方式と組み合わせてもよい。そのような目的のために、図8A~8Eは若干改変されて、電圧例えば、0ボルトを選択されたワードラインのドレイン側のワードラインに印加すると共に選択されたワードラインに結合された選択されていないセルをドレイン側のそれらの隣接しているセルのチャネル領域から隔離するようにしている。図8A~8Eを参照して、取りうるSBとEASBのバイアス方式の概要を要約した表を下に記している。下の表の電圧V1、V2、V3は、必ずしも異なっている必要がない点に留意されたい。これら3つの電圧のための一般的な値は、1ボルトから3ボルトまたは凡そその範囲となり得る。別に変えることも可能であるが、好ましい構成としてVLOW1とVLOW3が1ボルトから3ボルトの範囲であり、好ましくは1.8ボルトのオーダーとなっているVddに等しくなり、また電圧VLOW2が約0ボルトになるようにしている。そのような電圧の構成は、2本の絶縁ワードラインのうちの一方が接地されているので、選択ゲートと絶縁ワードラインの両方においてブレークダウンを抑制したり、または防止したりし、また効率的に2つの昇圧されたチャネル領域を絶縁することになり、それによって接地されたワードラインに結合されたトランジスタをオフに切り替える。そのような値で、選択されたトランジスタ例えば、130が、トランジスタの同じストリングにおける少なくとももう1つ別のトランジスタ例えば、128によって0ボルトが印加されるワードラインに結合されたトランジスタ例えば、126から分離されている点が図8Eから留意されるが、その場合、0ボルトよりもむしろ低い正の電圧がそのようなトランジスタ例えば、128に印加される。V1とV3は好ましくは約1~3ボルトの範囲となり、V2は約0ボルトが好ましい。さらにもう1つ別の実施形態を例示すると、ストリング100は、トランジスタ130のドレイン側にストリングのもう1つ別のセルまたはトランジスタ図示せずを有し、その場合、そのようなトランジスタは、WL4のドレイン側においてもう1つ別のワードラインWL5図示せずに結合されている。この実施形態では、プログラミング電圧VpgmはワードラインWL5に印加され、また残りのワードラインはWL4=V1=1.5V、WL3=V2=0V、WL2=V1=1.5V、WL1=Vpass、WL0=V3=1.5Vとなるように電圧がそれら残りのワードラインに印加される。これで、0ボルトが印加されるワードラインWL3の両側でブレークダウンを防ぐことになり得る。より一般的な言い方をすると、低い電圧が3本の隣接したワードラインに印加され、その場合3本のワードラインのうちの中央のものに印加される電圧0ボルトなどは、それに結合されたプログラムされるトランジスタをオフに切り替えさせる。前述したEASB方式に類似した方式もLSBのために使用される。従来のLSBの不利な点は、選択されたワードラインに結合されたチャネル領域と選択されたワードラインのソース側において接地されたワードラインの下のセルのドレイン領域およびソース領域との間でブレークダウンが起きる点である。このブレークダウンは選択されたワードライン上のセルのフローティングゲート内へのホットエレクトロンの注入および/または昇圧されたチャネル電位の減少を間接的に起こし、それによって多分に望ましくないそのようなセルのしきい値電圧を変える。次世代のデバイスのメモリセルの寸法がより小さくなる場合は、オフに切り替えられるメモリセルのチャネル長さも余りにも短くなって、選択されたワードラインに結合されたチャネル領域を選択されたワードラインのソース側とドレイン側のチャネル領域から電気的に絶縁することができず、結果的に昇圧された電荷が漏電を起こすと共に昇圧された電位が低減されて、多分にプログラム障害が生じることになる。かくして、本発明のもう1つ別の態様は、選択されたトランジスタまたはワードラインのソース側における2本以上のワードライン好ましくは、互いに接近しているに適切にバイアスを掛けると共にそのドレイン側における2本以上のワードライン好ましくは、互いに接近しているに適切にバイアスを掛けて絶縁メモリセルのチャネル長さを効果的に長くし、それによって3つの昇圧された領域間での帯域から帯域へのトンネリングと漏電の両方がそれによって同時に低減されると言う認識に基づいている。本発明のこのような態様を図9A~9Eに示す。図9A~9Eは、本発明のこの態様を例示するために改造されたLSB方式においてストリングに印加されるバイアス電圧を示すNANDストリング100の断面図である。図9A~9Eの改造された方式は、図8A~8Eの方式とは次の点で異なっている。即ち、ゼロまたは低い正の電圧レベルVLOW4、VLOW5が、選択されたワードラインのソース側の電圧レベルに加えて選択されたワードラインにおける2本のワードライン好ましくは、互いに隣接しているに印加される点で異なっている。かくして、図9A~9Cでは、例えば、セル122、124、126がシーケンシャルなプログラミングタイムインターバルでプログラムされている場合、ゼロまたは低い正の電圧のレベルが、選択されたワードラインに直近した2本のドレイン側ワードラインに印加される。かくして、図9Aでは、セル122がプログラムされている場合、0ボルトまたは低い正の電圧レベルVLOW4、VLOW5がワードラインWL1、WL2に印加される。図9Bでは、ワードラインWL1がセル124をプログラムするために選択されると、0ボルトまたは低い正の電圧のレベルVLOW4、VLOW5がWL2とWL3に印加される。図9Cでは、セル126がプログラムされかつWL2が選択されると、0ボルトまたは低い正の電圧レベルVLOW4、VLOW5がWL3とWL4に印加される。0ボルトをソース側の隣接したワードラインに印加することで絶縁領域のチャネル長さを長くする作用が得られる。絶縁領域のチャネル長さを選択されたワードラインの各側の2つ以上の隣接したセルによって限定された長さまで長くすることで、選択されたワードラインに結合された選択されていないセルのチャネル領域の昇圧は改善され、それによってもプログラム障害を減らすことができる。必要ならば、0ボルトまたは低い正の電圧レベルが、2本よりも多い隣接したワードラインに印加されて、昇圧されたチャネル領域間の絶縁領域の長さをさらに長くする。必要ならば、接地されたワードラインは、選択されたワードラインから1本以上のワードラインによって分離される。図4A~4Dの処理におけるように、図9A~9Eにおけるプログラミング処理は、好ましくはソース側選択トランジスタに最も近いトランジスタから始まり、次に、ストリング100におけるトランジスタの全てがプログラムされてしまうまで、ソース側選択トランジスタ例えば、図3Aのトランジスタ50とドレイン側選択トランジスタ例えば、図3Aのトランジスタ40との間でトランジスタが展開されているのと同じ順番で逐次連続して反復される。そのようなプログラミング方式の下では、選択されたワードライン例えば、図9AにおけるWL0に隣接したドレイン側でワードライン例えば、図9AにおけるWL1またはWL2に印加された0ボルトは、選択されたトランジスタ例えば、図9Aにおける122と同じでかつそのようなワードライン例えば、図9AにおけるWL1またはWL2に結合されたストリングにおけるトランジスタ例えば、図9Aにおける124または126をオフに切り替えることがなく、その理由はそのようなトランジスタが依然として消去された状態になっていてかつ負のしきい値電圧を有しているからである。その結果、完全な絶縁は可能ではないが、ただ1つのトランジスタが0ボルトでバイアスがかけられている場合よりも良くなるものと想定される。同じ理由でVLOW4とVLOW5に対して好ましい電圧は0ボルトであり、その理由はフローティングゲートと昇圧されたドレイン側/ソース側領域との間の電位差がプログラムされたセルに対してよりもむしろ消去されたセルに対してより小さくなっているために、消去された状態になっているセルの場合に帯域から帯域へのトンネリングの危険性がない間は絶縁を最適化するからである。しかし、0ボルトの結合電圧は、プログラムされたトランジスタを選択されたトランジスタと同じストリングにおいて正のしきい値電圧で完全にオフに切り替える。VPGMに接続されている選択されたワードラインの直近の接地されたセルのドレイン側またはソース側で、また接地されたセルおよび中間電圧VPASSが印加されているセルのドレイン側またはソース側で依然としてブレークダウンは起き得る。かくして、ブレークダウンは図9Aにおけるセル124のソース側と同図のセル126のドレイン側で起きる。そのようなブレークダウンを低減するために、選択されたワードラインはドレイン側で2本のワードラインを接地する代わりに、低い正の電圧が代わりに印加される。このことは、メモリセル124のフローティングゲートとその高く昇圧されたソース側との間の電位差を小さくすると共にメモリセル126のフローティングゲートとWL3、WL4などによって図9の電圧VPASSで昇圧されるその昇圧されたドレイン側との間の電位差を小さくする作用を有する。しかし、一般にはLSB方法によるように、選択されたセルのドレイン側のセルは、依然として消去された状態負のしきい値電圧になり、その結果帯域から帯域へのトンネリングが最高のプログラムされた状態約2.5ボルト~3ボルトのしきい値電圧になっているメモリセルのドレイン側またはソース側で主に起きるので、帯域から帯域へのトンネリングを低減するために低い正の電圧を印加する必要はなくなる。別の変形例も図9A~9Eで可能ではあるが、好ましい構成は、VLOW1とVLOW3が1ボルトから3ボルトの範囲で、好ましくは1.8ボルトのオーダーとなっているVddに全て等しくなっていて、かつ電圧VLOW2、VLOW4、VLOW5が約0ボルトになっている場合である。そのような電圧の構成は、選択ゲートと絶縁ワードラインの両方でのブレークダウンを抑制したり、または防止すると共に選択されたワードラインに結合されたチャネル領域を効率的に絶縁し、その理由はソース側の2本の絶縁ワードラインのうちの一方および少なくとも一方が、好ましい場合にはドレイン側の2本の絶縁ワードラインの両方が接地されていて、それによって接地されたワードラインに結合されたトランジスタをオフに切り替えるためである。そのような値では、0ボルトをメモリセル128に印加するのが好ましいであろうが、選択されたトランジスタ例えば、126が、トランジスタの同じストリングにおいて少なくとももう1つ別のトランジスタ例えば、124と128によって0ボルトが印加されるワードラインに結合されたトランジスタ例えば、122と130から分離されると共に小さな正の電圧がそのような分離トランジスタ例えば、124と128に印加される点に図9Cから留意されたい。幾つかの状況では、プログラミング処理中に選択されたトランジスタのチャネル領域の電圧を若干高めることができることが望ましい場合がある。そのようなことができるのが望ましい状況の1つの例が、本願明細書において参照により援用されている米国公開特許出願第2003/0147278号特許文献11に記載されている。これを可能にするために、選択されたストリングが選択されたワードラインのドレイン側セルのチャネル領域を介して選択トランジスタのチャネル領域に連通されるように、ビットライン上の低い正の電圧例えば、0.5ボルトができるようにすることが望ましい。図9A~9Eを参照して前に説明されたLSB方式は、そのような目的のために若干改変される。VLOW4とVLOW5を約0ボルトに設定する代わりに、好ましくは、それらは1ボルトから3ボルトの範囲などの、好ましくは1.8ボルトのオーダーなどの低い正の電圧に設定される。もう1つ別の可能性は、それらのうちのただ1つを約0ボルトに設定することであり、残りを1ボルトから3ボルトの範囲の電圧などの、好ましくは1.8ボルトのオーダーの低い正の電圧としている。そのような場合、ブレークダウンを減らしたり、または回避するために、好ましくはVLOW4がそのような低い正の電圧に設定されると共にVLOW5が約0ボルトに設定される。代わりに、VLOW4がそのような低い正の電圧に設定され、またVLOW5が一般的に5ボルトから10ボルトのオーダーとなっているVPASSなどのより高い電圧となっている。本発明を色々な実施形態を参照して説明してきたが、添付された特許請求の範囲とそれらの同等物とによってのみ限定されることになる本発明の技術範囲から逸脱しない限り、変更と改造が行え得るものであることが理解される。参照されている全ての参考文献は、本願明細書において参照により援用されている。"