"所定数の位相の異なる複数のクロックを発生可能で、前記所定数以下の受信に使用するクロック相数に対応した多相クロックを発生する多相クロック発生回路と、前記多相クロックで受信信号を取り込む取込回路と、受信信号と前記多相クロックの位相差を検出する位相検出回路と、検出した前記位相差に基づいて、前記受信信号の取り込みに適した前記多相クロックの位相調整量を抽出する評価回路と、抽出した前記位相調整量に応じて、前記多相受信クロックの位相を調整する位相調整回路と、を備えることを特徴とする受信回路。前記多相クロック発生回路は、外部から入力される前記クロック相数に応じて、前記多相クロックを発生する請求項1記載の受信回路。送信側回路と、伝送線路と、受信側回路と、を備える伝送システムであって、前記送信側回路は、位相の異なる複数の送信クロックを発生する送信多相クロック発生回路と、前記複数の送信クロックの位相をそれぞれ調整する送信位相調整回路と、調整された前記複数の送信クロックで、パラレル送信データをシリアル送信データに変換するマルチプレクサと、前記シリアル送信データを出力するドライバと、を備え、前記受信側回路は、所定数の位相の異なる複数のクロックを発生可能で、前記所定数以下の受信に使用するクロック相数に対応した受信多相クロックを発生する受信多相クロック発生回路と、前記伝送線路を介して送信された前記シリアル送信データを、前記受信多相クロックで受信信号として取り込む取込回路と、前記受信信号と前記受信多相クロックの位相差を検出する位相検出回路と、検出した前記位相差に基づいて、前記受信信号の取り込みに適した前記受信多相クロックの位相調整量を抽出する評価回路と、抽出した前記位相調整量を、前記伝送線路を介して、前記送信側回路に送信する送信回路と、を備え、前記送信側回路の前記送信位相調整回路は、受信した前記位相調整量に応じて、前記複数の送信クロックの位相をそれぞれ調整することを特徴とする伝送システム。第1送信部と、第1受信部と、を備える第1回路と、第2送信部と、第2受信部と、を備える第2回路と、前記第1送信部から前記第2受信部への第1伝送線路と、前記第2送信部から前記第1受信部への第2伝送線路と、を備える伝送システムであって、前記第1および第2送信部は、位相の異なる複数の送信クロックを発生する送信多相クロック発生回路と、前記複数の送信クロックの位相をそれぞれ調整する送信位相調整回路と、調整された前記複数の送信クロックで、パラレル送信データをシリアル送信データに変換するマルチプレクサと、前記シリアル送信データを出力するドライバと、を備え、前記第1および第2受信部は、所定数の位相の異なる複数のクロックを発生可能で、前記所定数以下の受信に使用するクロック相数に対応した受信多相クロックを発生する受信多相クロック発生回路と、前記伝送線路を介して送信された前記シリアル送信データを、前記受信多相クロックで受信信号として取り込む取込回路と、前記受信信号と前記受信多相クロックの位相差を検出する位相検出回路と、検出した前記位相差に基づいて、前記受信信号の取り込みに適した前記受信多相クロックの位相調整量を抽出する評価回路と、を備え、イニシャライズ時に、前記第1送信部は、第1伝送線路を介して前記第2受信部へ、前記第1受信部が抽出した第2位相調整量を送信し、前記第2送信部は、第2伝送線路を介して前記第1受信部へ、前記第2受信部が抽出した前記第1位相調整量を送信し、前記第1送信部の前記送信位相調整回路は、受信した前記第1位相調整量に応じて、前記送信多相クロックの位相をそれぞれ調整し、前記第2送信部の前記送信位相調整回路は、受信した前記第2位相調整量に応じて、前記送信多相クロックの位相をそれぞれ調整することを特徴とする伝送システム。発生可能である所定数の位相の異なる複数のクロックのうちで、前記所定数以下の受信に使用するクロック相数に対応した多相クロックを発生し、選択された前記多相クロックで受信信号を取り込み、受信信号と前記多相クロックの位相差を検出し、検出した前記位相差に基づいて、前記受信信号の取り込みに適した前記多相クロックの位相調整量を抽出し、抽出した前記位相調整量に応じて、前記多相クロックの位相を調整する、ことを特徴とする受信方法。実施形態によれば、ビットエラーレートBERを低減した伝送システム、受信回路および受信方法が提供される。発明の第1の観点によれば、所定数の位相の異なる複数のクロックを発生可能で、所定数以下の受信に使用するクロック相数に対応した多相クロックを発生する多相クロック発生回路と、多相クロックで受信信号を取り込む取込回路と、受信信号と多相クロックの位相差を検出する位相検出回路と、検出した位相差に基づいて、受信信号の取り込みに適した多相クロックの位相調整量を抽出する評価回路と、抽出した位相調整量に応じて、多相受信クロックの位相を調整する位相調整回路と、を有する受信回路が提供される。発明の第2の観点によれば、送信側回路と、伝送線路と、受信側回路と、を含む伝送システムであって、送信側回路は、位相の異なる複数の送信クロックを発生する送信多相クロック発生回路と、複数の送信クロックの位相をそれぞれ調整する送信位相調整回路と、調整された前記複数の送信クロックで、パラレル送信データをシリアル送信データに変換するマルチプレクサと、シリアル送信データを出力するドライバと、を有し、受信側回路は、所定数の位相の異なる複数のクロックを発生可能で、所定数以下の受信に使用するクロック相数に対応した受信多相クロックを発生する受信多相クロック発生回路と、伝送線路を介して送信されたシリアル送信データを、受信多相クロックで受信信号として取り込む取込回路と、受信信号と受信多相クロックの位相差を検出する位相検出回路と、検出した位相差に基づいて、受信信号の取り込みに適した受信多相クロックの位相調整量を抽出する評価回路と、抽出した位相調整量を、伝送線路を介して、送信側回路に送信する送信回路と、を有し、送信側回路の送信位相調整回路は、受信した位相調整量に応じて、複数の送信クロックの位相をそれぞれ調整する伝送システムが提供される。発明の第3の観点によれば、第1送信部と、第1受信部と、を有する第1回路と、第2送信部と、第2受信部と、を有する第2回路と、第1送信部から第2受信部への第1伝送線路と、第2送信部から第1受信部への第2伝送線路と、を含む伝送システムであって、第1および第2送信部は、位相の異なる複数の送信クロックを発生する送信多相クロック発生回路と、複数の送信クロックの位相をそれぞれ調整する送信位相調整回路と、調整された複数の送信クロックで、パラレル送信データをシリアル送信データに変換するマルチプレクサと、シリアル送信データを出力するドライバと、を有し、第1および第2受信部は、所定数の位相の異なる複数のクロックを発生可能で、所定数以下の受信に使用するクロック相数に対応した受信多相クロックを発生する受信多相クロック発生回路と、伝送線路を介して送信されたシリアル送信データを、受信多相クロックで受信信号として取り込む取込回路と、受信信号と受信多相クロックの位相差を検出する位相検出回路と、検出した位相差に基づいて、受信信号の取り込みに適した受信多相クロックの位相調整量を抽出する評価回路と、を備え、イニシャライズ時に、第1送信部は、第1伝送線路を介して第2受信部へ、第1受信部が抽出した第2位相調整量を送信し、第2送信部は、第2伝送線路を介して第1受信部へ、第2受信部が抽出した第1位相調整量を送信し、第1送信部の送信位相調整回路は、受信した第1位相調整量に応じて、送信多相クロックの位相をそれぞれ調整し、第2送信部の送信位相調整回路は、受信した第2位相調整量に応じて、受信多相クロックの位相をそれぞれ調整する伝送システムが提供される。発明の第4の観点によれば、発生可能である所定数の位相の異なる複数のクロックのうちで、所定数以下の受信に使用するクロック相数に対応した多相クロックを発生し、選択された多相クロックで受信信号を取り込み、受信信号と多相クロックの位相差を検出し、検出した位相差に基づいて、受信信号の取り込みに適した多相クロックの位相調整量を抽出し、抽出した位相調整量に応じて、多相クロックの位相を調整する受信方法が提供される。上記の観点によれば、多相クロックを使用して受信を行う場合に、受信信号に適した相数で受信動作が行えるため、受信信号が安定した状態で受信信号の取り込みが行え、信号伝送におけるビットエラーレータを低減する。以下、本発明の実施形態について、図面を参照して具体的に説明するが、実施形態を説明する前に、実施形態に適用される一般的な高速信号伝送システムの構成について説明する。図1は、一般的な高速信号伝送システムの概略構成を示す図である。このシステムは、送信回路Tx10と、伝送線路18と、受信回路Rx20と、を有する。送信回路10は、伝送信号を出力するドライバ11を有する。受信回路20は、アナログ等化回路21と、取込回路22と、クロックデータ再生回路23と、を有する。送信回路10から送信されたデータは、伝送線路18を経て、受信回路20に入力される。伝送線路18の周波数特性のため、送信信号波形の高周波成分が失われ、受信回路20の受信波形は劣化する。システムの各部における信号の状態例が、図1の下側に示されている。劣化が大きく正しくデータ受信できない場合には、送信回路10、あるいは受信回路20のアナログ等化回路21にて等化処理を行い信号波形の劣化を補正した後、取込回路22にてデータ判定を行う。取込回路2の出力を元に、クロックデータ再生回路23ではタイミング抽出を行い、適切なタイミングにてサンプルし、データ判定を行う。なお、伝送線路18による波形劣化の程度が小さい場合には、アナログ等化回路21は必ずしも必須ではない。以下の説明では、アナログ等化回路21を設けない場合を例として説明を行う。図2は、図1の高速信号伝送システムの構成をより詳細に示した図である。上記のように、アナログ等化回路は設けていない。送信回路10は、ドライバ11と、多相クロック発生回路12と、マルチプレクサ13と、を有する。受信回路20は、多相クロック発生回路24と、取込回路を形成する複数のラッチ回路25A-25Mと、デマルチプレクサ26と、CDR回路23と、を有する。前述のように、多相クロックを使用した場合、伝送線路18による波形劣化とは別に、送信回路10に起因する波形劣化が生じる場合がある。以下、その理由を説明する。送信回路10の内部回路は送信データと同じ速度ボーレート周波数、例えば、データレートが10Gbpsならば、10GHzのクロックで動作することは困難であり、消費電力が大きくなる等の理由から、一般的にはより低い周波数の多相クロックを用いる。この多相クロックから生成した信号をマルチプレクサセレクタのセレクタ信号として使用するため、多相クロック間にスキューエラーがある場合例えば、多相クロック発生回路12で発生には、出力波形のアイパタンに劣化が発生する。図3は、送信回路10の多相クロックの相数が4の場合に、すなわちCLK0からCLK3が使用される場合に、クロック間のスキューとアイパタンの劣化の様子を示した図である。送信回路10のセレクタ信号は、隣り合うクロック同士を論理演算した信号例えば、CLK0/CLK1/は反転信号を意味するを用いる。このため、理想クロックの場合には、図3のAに示すように、アイパタンの開口度、すなわちアイパタンの時間幅1UIが等しいことが期待される。しかし、スキューがある場合には、図3のBに示すように、開口度が等しくなくなってしまう。アイパタンの開口度、すなわちタイミングの余裕度に関しては、送受信システムの性能は、最も狭いアイパタン開口度により決まる。受信回路20の内部でも、送信回路10と同じ理由で、ボーレート周波数より低い周波数の多相クロックを用いる場合が一般的であり、多相クロックが、サンプリングクロックとして複数のラッチ回路25A-25Mのそれぞれに入力されるのが一般的である。図4のAは、位相調整機能を有する受信回路20の一般的な構成を、図4のBは、サンプリングタイミングを、それぞれ示す図である。図4に示した例では、4相クロックを使用しており、4相クロックは位相がπ/2ずつずれており、それぞれ位相0、π/2、π、3π/2で表す。位相0およびπのクロックが、入力信号データの変化エッジデータバウンダリに位置している。位相π/2および3π/2のクロックが、入力データの変化エッジの中央データセンタに位置しており、通常は位相π/2および3π/2のクロックがサンプリングクロックとして供給される。受信回路20は、4個のラッチを有する取込回路25と、CDR回路23と、位相インターポレータPI27と、を有する。4個のラッチ回路には、位相0、π/2、π、3π/2のクロックが、サンプリングクロックとして供給される。以下、データバウンダリのクロックが供給されるラッチのグループを28Aで表し、データセンタのクロックが供給されるラッチのグループを28Bで表す。入力データは、ラッチ回路25により1UIのうち2回の頻度でサンプリングされる。言い換えれば、データセンタとデータバウンダリCでサンプリングされる。4個のラッチ回路25の出力データDとBは、デマルチプレクサ図示せずにより低速化およびパラレル化され、CDR23に出力される。CDR23では、データセンタDおよびデータバウンダリBのデータ値より、受信波形の遷移バウンダリタイミングを位相検出器により検出し、制御信号位相調整コードを発生し、位相インターポレータPI27に供給する。この時、複数のUIにおけるデータセンタおよびデータバウンダリの値は、ひとまとめとして計算され、計算された位相出力値がPI27に出力される。PI27は、デジタルで制御された遅延器の一種であり、供給された位相出力値に従って、PLL等から供給された基準クロックθ0-θ3の位相を一様に調整する。図5のAは、位相インターポレータPI27の基本構成を示し、図5のBは、PI27の動作を説明する波形図である。PI27は、第1のV-I回路28Aと、第2のV-I回路28Bと、容量CAH、CAL、CBH、CBLと、第1重み付け回路29Aと、第2重み付け回路29Bと、コンパレータ30と、を有する。第1のV-I回路28Aは、基準クロックθ0とθ2の差電圧を差動電流信号に変換する。第2のV-I回路28Bは、基準クロックθ1とθ3の差電圧を差動電流信号に変換する。容量CAH、CAL、CBH、CBLは、第1および第2のV-I回路28Aおよび28Bの出力する差動電流信号の高周波成分をカットするローパスフィルタとして動作する。第1重み付け回路29Aは、高周波成分をカットした第1のV-I回路28Aの出力する差動電流信号に重みwを与える乗算する。第2重み付け回路29Bは、高周波成分をカットした第2のV-I回路28Bの出力する差動電流信号に重み1-wを与える乗算する。第1重み付け回路29Aと第2重み付け回路29Bの差動出力は接続されており、差動出力は加算される。コンパレータ30は、加算された差動出力を比較して2値化する。図5のBにおいて、sntは、基準クロックθ0とθ2の差電圧を差動電流信号に変換した後、高周波成分をカットした信号に対応する電圧信号である。また、cstは、基準クロックθ1とθ3の差電圧を差動電流信号に変換した後、高周波成分をカットした信号に対応する電圧信号である。cstは、sntの位相を90°π/2変化させた信号である。Vtは、wで重み付けしたsntと1-wで重み付けしたcstの加算信号であり、Vt=wsnt1-wcstである。wの値を1から0の間で変化させることにより、Vtはsntとcstの間で変化する。すなわち、w=1の時にはsntに、w=0の時にはcstになり、図5のBには、wが1と0の間の値の1例が示されている。コンパレータ30により、Vtの信号を2値化することにより、矩形波形のクロックφ0とその反転信号φ2が得られる。以上のように、wの値を設定することにより、クロックの位相を0からπ/2の間でシフトずらすすることができる。図6は、位相インタポレータPI27の実際の回路例を示す図である。図6のAに示すように、データバウンダリのグループBのクロック用のPI31Bと、データセンタのグループDのクロック用のPI31Dが設けられる。PI31BおよびPI31Dは同じ回路構成を有し、θ0-θ3として入力される基準信号が異なる。図6のBは、PI31BおよびPI31Dの回路構成を示す。図6のBの回路は、図5で説明したPIと同様の原理で動作するが、4個のV-I回路を設け、4個のV-I回路の出力にw0、w1、w2、w3の重み付けを行った後加算することにより、入力クロックの位相の順番をローテートさせる。図6のBにおいて、参照符号32Aから32Dが、V-I変換回路に対応し、33がローパスフィルタを形成する容量に対応し、36Aから36Dが重み付け回路に対応し、34がコンパレータに対応し、35Aから35Dが位相調整コードを電流信号に変換する電流DACを示す。PIおよび各回路要素は、広く知られているので、詳しい説明は省略する。図7は、図6のPIにおける重み付けオフセットの与え方と、重み付けに応じた入力クロックの位相の順番のローテートを示す図である。コンパレータ34の入力に発生する電圧Vtは、図7のAに示すように、Vt=w0-w1snw2-w3cnで表される。図7のBは、w0、w1、w2、w3に対するローテート角度θの変化を示し、下側がw0-w1snを、上側がw2-w3cnを示す。θを0からπ/2の間で変化させるには、w0を1から0に減少させ、w2を0から1に増加させ、w1およびw3を0に維持する。θをπ/2からπの間で変化させるには、w1を0から1に増加させ、w2を1から0に減少させ、w0およびw3を0に維持する。θをπから3π/2の間で変化させるには、w3を0から1に増加させ、w1を1から0に減少させ、w0およびw2を0に維持する。θを3π/2から2πの間で変化させるには、w0を0から1に増加させ、w3を1から0に減少させ、w1およびw2を0に維持する。図7のCは、w0-w1およびw2-w3の符号と、ローテート角度θとの関係を示す図である。図7のBに示すように、θを0からπ/2の間では、w0>w1およびw2>w3であり、w0-w1は正、w2-w3は正であり、図7のCの第1象限のsn=、cn=と合致する。以上説明したように、位相インターポレータPIを用いることにより、クロックの位相を変化させることができる。一般に、送信回路10および受信回路で多相クロックを用いる場合、多相クロックの間の位相差は正確であることを前提としていた。そこで、受信回路では、PIなどの位相調整機構により、多相基準クロックθ0-θ3の位相を一様に調整する方法が行われていた。しかし、実際には、多相クロックの各クロック間にもスキューが発生する。これまでは、クロックのデューティを補正する方法、またはPIを2段に用いる方法で、多相クロックのスキューに起因する波形劣化を低減していた。図8は、データセンタクロックが4相の場合のクロックのデューティ補正による多相クロックのスキュー補正を説明する図であり、図8のAが受信信号データを、図8のBが多相クロックを示す。上記のように、バウンダリクロックが4相あるので、多層クロックの相数は8である。送信回路における多相クロックにスキューが発生し、受信信号のバウンダリが図8のAに示すように変化した場合を考える。図8において、破線が多相クロックにスキューが無い理想的な場合を、実線がスキューが発生した場合を、示す。多相クロックを調整しない場合には、図8のBに示すように、破線の矢印位置で受信信号を取り込む。幅が広がったアイパタンについては、これでも問題はないが、2番目の幅が狭くなったアイパタンについては、破線の矢印位置で受信信号を取り込んだ場合、正しい取り込みが行えないことが予測される。そこで、多相クロックのφ0およびφ1の高H部分のデューティを大きくして、実線の矢印位置で受信信号を取り込むようにする。このデューティ補正により、受信信号の取込タイミングは、狭いアイパタンの中心付近になるので、受信エラーの発生が低減できる。なお、もしφ2およびφ3がφ0およびφ1の反転信号の場合には、高H部分のデューティは小さくなる。図9は、クロックのデューティを補正するクロックデューティ補正DCC回路の構成を示す図であり、図9のAは全体構成を、図9のBはオフセット調整回路の回路図を示す。図9のAに示すように、DCC回路は、オフセット調整回路37と、DAC38と、を有する。位相調整データに応じてDAC38が発生した電圧信号を、オフセット調整回路37のVOSおよび/VOS端子に印加することにより、クロックデューティを調整でき、それにより差動クロックのスキューを実効的に補正できる。オフセット調整回路の構成は知られているので、詳しい説明は省略する。図10は、2個の位相インターポレータPIを有し、多相クロックのスキューに起因する波形劣化を低減する受信回路の構成、および調整動作を示す図である。この受信回路20は、PLL41と、第1の位相インターポレータPI42と、1組の第2の位相インターポレータPI43Bおよび43Dと、取込回路を形成する複数のラッチ回路25A-25Mと、デマルチプレクサDEMUX26と、CDR回路23と、を有する。CDR回路23は、複数の位相検出回路44A-44Nと、加算回路45と、位相差算出回路46と、選択回路Sel47と、を有する。複数の位相検出回路44A-44Nは、DEMUX26の出力する並列化した受信データから、各受信データアイパタンの位相ずれを検出する。加算回路45は、複数の位相検出回路44A-44Pの出力を所定期間加算した結果を出力する。位相差算出回路46は、加算回路45の出力する結果から、位相差を検出する。PLL41は、受信回路の外部から供給される基準クロックRefClkから多相クロックIn0-In3を発生する。ここで、発生された多相クロックIn0-In3は、図10のBに示すように、位相が90°π/2ずれているとする。第1のPI42は、一方の出力の組Out0およびOut2がIn0とIn1およびIn2とIn3の中間の位相になるように調整する。そして、第2のPI43Bまたは43Dが、他方の出力の組Out1およびOut3がIn1とIn2およびIn3とIn0の中間の位相になるように調整する。以上のように、図10の回路構成によれば、差動クロックのスキューを実効的に補正できる。図10の回路構成は知られているので、詳しい説明は省略する。上記のクロックのデューティを補正する方法およびPIを2段に用いる方法は、両者ともフィードフォワード的なタイミング補正であるため、大きなビットエラーレートの改善は実現できない。以上、多相クロックを使用した伝送システムについて説明したが、前述のように、送信回路の多相クロックの相数および受信回路の多相クロックの相数は、それぞれ任意に設定される。そのため、送信回路の多相クロックの相数と受信回路の多相クロックの相数が異なる場合が起こり得る。受信回路のバウンダリ検出用の多相クロックの相数が、送信回路の多相クロックの相数に対して整数倍の関係でない場合には、受信信号の波形の遷移時間アイパタンのエッジに立ち上がりを有する多相クロックを発生させることはできない。図11は、上記の関係でない場合に、多相クロックの立ち上がりをバウンダリに一致させられないことを説明する図である。図11では、送信回路のクロックの相数が4に対して、Aは受信回路のバウンダリ検出用のクロックの相数が2の場合を示している。送信回路の多相クロックがずれて、受信信号は図示のようなアイパタンを有するとする。受信回路で、位相がπずれた多相クロック間にずれが発生した場合を仮定する。受信回路のバウンダリ検出用のクロックの相数が2の場合、全てのクロックの立ち上がりと受信波形の遷移時間を合わせることは不可能である。送信回路の多相クロックにランダムなずれが発生した場合、受信信号では4相を1周期として同じアイパタンが繰り返されるが、1周期内のアイパタンのエッジバウンダリは一定間隔ではない。受信回路の多相クロックは2相であるため、受信信号の1周期内の最初の2相のバウンダリに一致するように調整しても、残りの2相は同じ調整量が繰り返されるため、バウンダリクロックの立ち上がりはアイパタンのバウンダリに一致しない。これは、送信回路のクロックの相数が8で、受信回路のバウンダリ検出用のクロックの相数が2または4の場合なども同様である。さらに、送信回路のクロックの相数が8で、受信回路のバウンダリ検出用のクロックの相数が3または6の場合なども同様であり、逆に送信回路のクロックの相数が3または6で、受信回路のバウンダリ検出用のクロックの相数が4または8の場合なども同様である。以上のような場合、CDR23から出力される位相調整コードには、データ遷移の時間的な発生揺らぎにともなって、時間的な変動が生じるため、データセンタの位相調整コードにも時間的な変動が発生してしまう。これは、データセンタのサンプリングクロックにジッタが加わることを意味しており、ビットエラーレートの劣化の原因となる。受信回路のバウンダリ検出用の多相クロックの相数が、送信回路の多相クロックの相数に対して整数倍の関係である場合には、受信回路において、全ての多相クロックの立ち上がりと受信波形の遷移時間を合わせることが可能である。ただし、このためには、受信回路において、全ての多相クロックを独立して調整できることが必要である。例えば、図11のBに示すように、送信回路のクロックの相数が4に対して、受信回路のバウンダリ検出用のクロックの相数が4の場合を考える。この場合、受信信号のすべてのバウンダリに、クロックの立ち上がりを一致させることができる。以下、図面を参照して実施形態を説明する。図12は、第1実施形態の受信回路の構成を示す図である。第1実施形態の受信回路は、図2に示した高速信号伝送システムの受信回路20として使用され、送信回路は多相クロックでパラレルデータをシリアルデータに変換して送信し、受信回路は、多相クロックの相数に関するデータを受けずに動作する。第1実施形態の受信回路は、PLL回路41と、多相クロック発生回路51と、2個の位相インターポレータPI52Bおよび52Dと、スキュー調整回路53と、2組のラッチ回路グループ25Bおよび25Dと、デマルチプレクサDEMUX54と、クロックデータ再生回路23と、評価回路56と、乗算器57と、を有する。PLL回路41は、基準クロックRefCLKから受信動作の基になる内部クロックを発生する。基準クロックRefCLKは、水晶発振器等で発生されたクロックを使用する。ここで、内部クロックは、受信信号のアイパタンの幅の平均値の1/2の周期tpを有するとする。多相クロック発生回路51は、PLL回路41の発生した内部クロックから、内部クロックの周期tpずつ位相がシフトした2N個の多相クロック受信クロックを発生する。したがって、多相クロックは、2N×tpを1周期とし、tpずつ位相がずれたクロックのグループである。多相クロックの相数2Nは、評価回路56の評価した相数Nを乗算器57で2倍にして多相クロック発生回路51に供給される。多相クロックは、1つおきに2つのグループに分けられ、一方のグループをバウンダリ多相クロックB、他方のグループをデータセンタ多相クロックDとする。したがって、理想的には、バウンダリ多相クロックBは、2tpずつ位相がシフトしたN個のクロックであり、データセンタ多相クロックDは、バウンダリ多相クロックBの各クロックをtpシフトしたN個のクロックである。PI52Bは、バウンダリ多相クロックBのN個のクロックを受信信号に同期するように一様に位相調整を行う。PI52Dは、データセンタ多相クロックDのN個のクロックを受信信号に同期するように一様に位相調整を行う。PI52BおよびPI52Dは、図5から図7で説明したPIなどで実現される。なお、図示していないが、PI52BおよびPI52Dは、クロックデータ再生回路23に含まれる位相検出回路PDの1個の出力を利用して位相調整を行ってもよい。スキュー調整回路53は、バウンダリ多相クロックBおよびデータセンタ多相クロックDに含まれる2N個の多相クロックの位相を、評価回路56の出力する多相クロックそれぞれの位相誤差に応じて、それぞれ独立に調整する。スキュー調整回路53は、所定の個数MM≧2Nの多相クロックの位相調整が可能であるが、所定数のうちの評価回路56の評価した相数Nに対応した個数2Nのみ動作させ、残りは動作を停止させて消費電力を低減する機能を有する。ラッチ回路グループ25Bおよび25Dは、それぞれM/2個のラッチ回路を有し、受信信号DataInを取り込む取込回路を形成する。ラッチ回路グループ25Bの各ラッチ回路は、バウンダリ多相クロックBの各多相クロックに応じて受信信号をラッチし、M/2個のラッチデータBii=0~M/2-1を出力する。ラッチ回路グループ25Dの各ラッチ回路は、データセンタ多相クロックDの各多相クロックに応じて受信信号をラッチし、M/2個のラッチデータDii=0~M/2-1を出力する。なお、ラッチ回路グループ25Bおよび25Dは、それぞれM/2個のうちのN個のみ動作させ、残りは動作を停止させて消費電力を低減する機能を有する。DEMUX54は、ラッチ回路グループ25Bおよび25Dの出力するデータをパラレルデータに変換する。DEMUX54は、最大Mビットのパラレルデータを生成可能であるが、評価回路の出力する相数Nに対応した2Nビットのパラレルデータを生成する動作を行う。なお、DEMUX54は、直前のパラレルデータの最後のビットラッチ回路グループ25Dの出力を、次のパラレルデータの最初のビットに付加してM1ビットのパラレルデータを生成可能とする。同様に、DEMUX54は、2Nビットのパラレルデータを生成する時には、直前のパラレルデータの最後のビットを、次のパラレルデータの最初のビットに付加して2N1ビットのパラレルデータを生成可能とする。CDR回路23は、複数の位相検出回路PD44A-44Pと、加算回路45と、位相差算出回路46と、選択回路Sel47と、を有する。ここでは、P=M/2である。複数のPD44A-44Pは、DEMUX26の出力するパラレルデータから、各受信データアイパタンの位相ずれを検出する。加算回路45は、複数のPD44A-44Pの出力を所定期間加算した結果を出力する。位相差算出回路46は、加算回路45の出力する結果から、位相差を検出する。選択回路Sel47は、パラレルデータから出力データDataOutとして出力するデータを選択する。複数のPD44A-44Pは、それぞれ同じ構成を有し、一般的な位相検出回路で構成できる。図13は、位相検出回路PDの動作を説明する図である。図13は、サンプリングクロックが入力信号データのバウンダリ周波数の場合を示している。例えば、10Gbpsのデータに対し、10GHzのサンプリングクロックHの状態とLの状態を含む場合である。PDは、入力データのアイセンタ付近でサンプルしたデータDi-1,Diと、その間の入力データの遷移時間バウンダリでサンプルしたデータBiを元に、サンプリングクロックの位相が入力データの位相に対して、早いか遅いかの判定値CODEを出力する。判定ルールを図13のCの表に示す。例えば、図13のAの場合は、Di-1=0、Bi=1、Di=1またはDi-1=1、Bi=0、Di=0となるので、CODE=-1となる。なお、ここでは、PDの出力が3値-1/0/1出力であるが、回路規模が大きくなることを避けるために、2値コードを発生するようにしてもよい。位相検出回路44A-44Pは、それぞれ上記のような動作を行う。位相検出回路44A-44Pは、DEMUX54の出力するM1ビットのパラレルデータ、すなわちM/2ビットのデータBii=0~M/2-1と、各Biの両側のデータDii=0~M/2から、CODEを演算して出力する。位相検出回路44A-44Pは、上記のようにM/2個設けられているが、評価回路56により相数Nが決定された場合には、DEMUS54はNビットのパラレルデータを出力するので、それに応じてN個のみが動作し、残りは消費電力を低減するために動作を停止することが望ましい。加算回路45は、複数の位相検出回路44A-44Pの出力を所定期間加算した結果を出力する。位相差算出回路46は、加算回路45の出力する結果から、位相差を検出してPI52Bおよび52Dに出力する。評価回路56は、位相検出回路44A-44Pの検出した位相差に関するデータCODEから、受信回路で入力信号データを再生するのに最適な相数と、データセンタ多相クロックDを各アイパタンの中心に位置させるのに必要な位相調整量を演算して出力する。図14は、評価回路56の構成を示す図である。評価回路56は、位相検出回路44A-44Pの検出した位相差に関するデータをそれぞれ所定期間積分する積分器61A-61Pと、積分器61A-61Pの所定期間の平均値を検出する平均値検出器62A-62Pと、演算回路63と、を有する。演算回路63は、平均値検出器62A-62Pの出力からアイパタンの歪みの周期、すなわち受信信号データにおける多相クロックの相数Nを検出する周期検出部64と、平均値検出器62A-62Pの出力強度を検出する強度検出部65と、を有する。周期検出部64は、相数Nを乗算回路57、スキュー調整回路53、ラッチ回路グループ25Bおよび25D、DEMUX54などに出力する。図15は、平均値検出器62A-62Pの出力例を示す図である。パタン1では、平均値検出器の出力が、1、-1の変化を繰り返しており、繰り返し数が2であるから、送信回路における多相クロックの相数は2であることが分かる。パタン2では、平均値検出器の出力が、1、2、-3、0の変化を繰り返しており、繰り返し数が4であるから、送信回路における多相クロックの相数は4であることが分かる。このようにして、評価回路56は、アイパタンの歪みの周期、すなわち受信信号データにおける多相クロックの相数Nを検出する。さらに、評価回路56は、平均値検出器62A-62Pの出力強度を検出し、データセンタ多相クロックDを各アイパタンの中心に位置させ、またバウンダリ多相クロックBを受信信号の波形の遷移時間に位置させるのに必要な位相調整量としてスキュー調整回路53にフィードバックする。スキュー調整回路53は、データセンタ多相クロックD、バウンダリ多相クロックBのそれぞれを、フィードバックされた位相調整量だけシフトし、以後そのシフト量を維持する。評価回路56における積分器61A-61Pの積分期間および平均値検出器62A-62Pの平均値算出期間は、評価回路の目的が直流DC的な位相ずれを検出することであるため、十分長い時間間隔とすれば良い。短すぎる場合には、入力データの位相あるいはサンプリングクロックの位相に重畳する高周波のノイズの影響により、誤差が生じてしまう。なお、長周期のリセット信号を生成するための回路で、分周器等により回路サイズが増加する場合には、CDR23のフィードバックループ帯域に対応する周期程度とすればよい。図16は、第1実施形態の受信回路の初期化動作を示すフローチャートである。第1実施形態の受信回路の初期化動作を終了した後、通常の動作状態になる。ステップS1では、受信回路の動作を開始する。これに応じて、伝送システムを形成する送信回路は、受信回路の初期化に適した信号を出力することが望ましい。ステップS2では、CDRの初期化を行う。ステップS3では、評価回路56が、受信信号データの再生に適した多相クロックの相数Nを計算し、乗算回路57、スキュー調整回路53、ラッチ回路グループ25Bおよび25D、DEMUX54などに出力する。ステップS4では、乗算回路57、スキュー調整回路53、ラッチ回路グループ25Bおよび25D、およびDEMUX54などが、通知された相数Nに応じた設定を行う。ステップS5では、評価回路56が、多相クロックのそれぞれの位相差を計算し、計算結果をスキュー調整回路53に出力する。ステップS6では、スキュー調整回路53が、多相クロックのそれぞれを、指示された位相量だけシフトするように調整する。ステップS5とS6は、多相クロックのそれぞれの位相差が所定の閾値以下になるまで繰り返してもよい。以上説明したように、第1実施形態の受信回路では、送信回路や受信回路の多相クロックのタイミングエラースキューに起因したアイパタンの劣化に対応するため、受信回路の多相クロックの相数を送信回路の多相クロックの相数に対して最適化する。そのため、受信回路は、受信信号におけるアイパタンの誤差の繰り返しから受信信号の相数を検出し、受信回路のクロック相数を、送信回路のクロック相数に一致させるか、送信回路のクロック相数の偶数倍に設定する。そして、受信回路は、データセンタ多相クロックを各アイパタンの中心に位置させ、またバウンダリ多相クロックを受信信号の波形の遷移時間に位置するように調整する。図17は、第2実施形態の受信回路の構成を示す図である。第2実施形態の受信回路も、高速信号伝送システムの受信回路20として使用され、送信回路は多相クロックでパラレルデータをシリアルデータに変換して送信し、受信回路は、多相クロックの相数に関するデータを受けずに動作する。図17に示すように、第2実施形態の受信回路は、第1実施形態の受信回路と類似の構成を有し、多相クロックの相数の設定および設定した相数の多相クロックの位相調整が、第1実施形態と異なる。第1実施形態では、評価回路56が、受信信号から多相クロックの相数を決定したのに対して、第2実施形態では、多相クロックの相数を変化させながら、それぞれの相数でスキュー調整回路53による調整を行い、位相誤差相対位相が許容値以下になるか判定する。多相クロックの相数の変化は総当り的に全ての相数を試してゆき、許容値以下の相対位相誤差が得られれば、そのクロック相数に設定する。図17に示すように、評価回路56で上記の計算を行うかどうかを選択する切り替え信号、および許容相対位相閾値が、外部から評価回路56に与えられる。図18は、第2実施形態の評価回路56の構成を示す図である。第2実施形態の評価回路56は、図14に示した第1実施形態の評価回路と類似の構成を有するが、セレクタ66、制御部67、最大値検出回路68および表データメモリ69がさらに設けられていることが異なる。最大値検出回路68は、平均値検出器62A-62Pの出力の最大値を検出する。表データメモリ69は、各相数に設定した時に最大値検出回路68が検出する最大値を、相数と対応させて順次記憶する。制御部67は、表データメモリ69に記憶された値で最小のものを検出して、それに対応する相数をセレクタ66に送る。セレクタ66は、切り替え信号が計算を行う場合を示している時には、このようにして決定された相数を選択して出力し、それ以外の時には第1実施形態と同様の相数を出力する。なお、上記の相数を総当りで探索する途中において、許容閾値を下回る相数が見つかった時点で、その相数を採用するようにしてもよい。この場合には、表データメモリ69は不要である。また、最小値を見つける方法では、許容閾値の設定は不要である。図19は、第3実施形態の受信回路の構成を示す図である。第3実施形態の受信回路も、高速信号伝送システムの受信回路20として使用され、送信回路は多相クロックでパラレルデータをシリアルデータに変換して送信する。送信回路10の多相クロックの相数は既知であり、受信回路は、多相クロックの相数に関するデータを外部から受ける。スキュー調整回路53、ラッチ回路グループ25Bおよび25D、DEMUX54は、外部から指示される相数以上の多相クロックで動作可能であり、それぞれの内部を指示された相数に応じた状態に設定する。他の部分は、第1実施形態と同様に動作する。図20は、第4実施形態の受信回路の構成を示す図である。第4実施形態の受信回路も、高速信号伝送システムの受信回路20として使用され、送信回路は多相クロックでパラレルデータをシリアルデータに変換して送信する。第4実施形態の受信回路は、PLL回路41と、分周回路72と、2個の位相インターポレータPI52Bおよび52Dと、2組のラッチ回路グループ25Bおよび25Dと、デマルチプレクサDEMUX54と、クロックデータ再生回路23と、評価回路56と、減算器71と、を有する。送信回路10の多相クロックの相数は既知であり、しかも1相あるいは2相であるのに対して、ラッチ回路グループ25Bおよび25D、DEMUX54は、外部から指示される相数以上の多相クロックで動作可能である。ここで、外部から受信回路10に、相数=4の多相クロックで動作するように指示する。これにより、スキュー調整回路を設けなくても、その役割をPI52Bおよび52Dで行うことが可能である。減算器71は、DF23の出力から評価回路56の出力を減算して、PI52Bに供給する。一方、PI52Dには、DF23の出力が供給される。これにより、PI52Bは、アイパタンの遷移時間変化エッジに一致するように調整される。また、第4実施形態では、PLL41の発振周波数は、受信信号のクロック周波数アイパタンの変化周波数よりも高いので、分周回路72によりバウンダリ用多相クロックおよびデータセンタ用多相クロックが発生可能である。この場合、PLL41の発振周波数Fpll、分周比Ndivおよび受信クロック周波数Frxは、以下の関係を満たす必要がある。Fpll=Frx×Ndivもし、PLL41の発振周波数が受信クロック周波数よりも低い場合には、分周回路72の代わりに逓倍器を設けてPLL41の発振周波数を逓倍した後、PI52Bおよび52Dに供給する。図21は、第5実施形態の受信回路の構成を示す図である。第5実施形態の受信回路も、高速信号伝送システムの受信回路20として使用され、送信回路は多相クロックでパラレルデータをシリアルデータに変換して送信する。第5実施形態の受信回路は、PLL回路41と、分周回路72と、2個の位相インターポレータPI52Bおよび52Dと、デューティ調整DCC回路75と、2組のラッチ回路グループ25Bおよび25Dと、デマルチプレクサDEMUX54と、クロックデータ再生回路23と、評価回路56と、インバータ76と、を有する。第5実施形態は、送信回路10の多相クロックの相数が1相であることが既知である場合に適用される。ラッチ回路グループ25Bおよび25D、DEMUX54は、外部から指示される相数以上の多相クロックで動作可能である。ここで、外部から受信回路10に、相数=4の多相クロックで動作するように指示する。これにより、スキュー調整回路を設けなくても、その役割をDCC75で行うことが可能である。DCC75は、PI52Bからのバウンダリ用クロックのデューティを調整する。図22は、高速信号伝送システムにおいて、送信回路で発生した多相クロックのスキューの影響を説明する図である。送信用ドライバ11Aにおける多相クロックにスキューが発生し、出力信号に位相誤差が発生した場合を考える。送信信号は伝送線路18Aを介して受信回路に伝送されるが、伝送線路18Aの特性に応じて受信回路20に到達する信号が劣化し、歪みが発生する。送信信号に位相誤差がある場合には、受信回路20に到達する信号の歪みが拡大される。受信回路20のラッチスライサ回路22Bは、送信された信号を取り込むが、送信信号に位相誤差がある場合一般的には位相誤差が拡大されて取り込まれる。これまで説明した第1から第5実施形態では、CDRおよび評価回路80Bが、このような位相誤差が拡大された受信信号データから、位相誤差を検出して、ラッチスライサ回路22Bにより取込サンプリングタイミングを調整した。上記のように、送信回路で発生した多相クロックのスキューによる位相誤差は、受信回路には拡大されて伝送される。大きな位相誤差の補正は、その分電力消費が大きくなる。そこで、受信回路で検出した位相誤差の情報を送信回路に伝えて、送信回路で位相誤差の補正を行えば、電力消費を小さくすることが可能である。ただし、伝送線路により発生する位相歪みを減少させるには、受信回路でのみ補正を行うことが望ましい。図23は、第6実施形態の高速信号伝送システムの構成を示す図である。第6実施形態の伝送システムは、第1の装置チップ1Aと、第2の装置チップ1Bと、の間に、第1伝送線路18Aおよび第2伝送線路18Bを設けて相互に信号を伝送するシステムである。第1の装置1Aは、第1の送信回路と、第1の受信回路と、メモリ81Aと、を有し、第2の装置1Bは、第2の送信回路と、第2の受信回路と、メモリ81Bと、を有する。第1の受信回路は、ラッチスライサ回路22Aと、CDRおよび評価回路80Aと、を有する。第2の受信回路は、ラッチスライサ回路22Bと、CDRおよび評価回路80Bと、を有する。第1の送信回路からの送信信号は、第1伝送線路18Aを介して第2の受信回路に伝送され、第2の送信回路からの送信信号は、第2伝送線路18Bを介して第1の受信回路に伝送される。第6実施形態では、第1および第2の受信回路は、第1から第5実施形態で説明した構成を有することができ、評価回路56が算出した相数および位相調整量などの情報を、メモリ81Aおよび81Bなどに記憶する。図24は、第1の送信回路の構成を示す図であり、第2の送信回路も同様の構成を有する。第1の送信回路は、多相クロック発生回路12Aと、スキュー調整回路83Aと、マルチプレクサMUX12Aと、ドライバ11Aと、を有する。これらの要素は、一般的な多相クロックを使用する送信回路と類似しているので説明は省略する。メモリ81Aは、上記のように、第1の受信回路で算出した相数および位相調整量などの情報を記憶すると共に、対向側第2の装置1Bから送信された対向側で検出した相数および位相調整量を記憶する。メモリ81Aに記憶された対向側で検出した相数および位相調整量は、スキュー調整回路83Aに供給され、多相クロックの相数が一致するかを確認した上で、スキュー調整回路83Aで多相クロックのそれぞれの位相を調整するのに使用される。イニシャルシーケンス時に、各装置1Aおよび1Bのそれぞれの送信回路1Aおよび1Bがテストパターンを送信し、各受信回路がそれぞれの伝送系における送信データタイミングと受信タイミングのずれ情報を検出し、メモリ81Aおよび81Bに記憶する。次に、このメモリ81Aおよび81Bに記憶したデータを、それぞれの伝送系を用いて、対向側に送信し、実動作時に補正する。第6実施形態では、隣接する2対の送受信回路のみを記載しているが、対が複数存在する場合にも、同様の構成を適用して補正が可能である。さらに、第1の装置と第2の装置間で直接補正データをやり取りする場合について説明したが、別の装置を介して補正データをやり取りすることも可能である。以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。以下、実施形態に関し、更に以下の付記を開示する。付記1所定数の位相の異なる複数のクロックを発生可能で、前記所定数以下の受信に使用するクロック相数に対応した多相クロックを発生する多相クロック発生回路と、前記多相クロックで受信信号を取り込む取込回路と、受信信号と前記多相クロックの位相差を検出する位相検出回路と、検出した前記位相差に基づいて、前記受信信号の取り込みに適した前記多相クロックの位相調整量を抽出する評価回路と、抽出した前記位相調整量に応じて、前記多相受信クロックの位相を調整する位相調整回路と、を備えることを特徴とする受信回路。付記2前記多相クロック発生回路は、外部から入力される前記クロック相数に応じて、前記多相クロックを発生する付記1記載の受信回路。付記3前記評価回路は、前記位相検出回路が検出した前記受信信号と前記多相クロックの前記位相差に基づいて、前記受信信号の取り込みに適したクロック相数を決定し、決定した前記クロック相数を前記多相クロック発生回路に出力する付記1記載の受信回路。付記4前記位相検出回路は、前記多相クロック発生回路の発生可能な前記所定数の位相の異なる複数のクロックの相数分の複数の位相検出器を備え、前記評価回路は、前記複数の位相検出器の検出結果から、前記受信信号の各クロックに対する周期性を検出する付記3記載の受信回路。付記5前記複数の位相検出器は、前記受信信号と前記所定数の位相の異なる複数のクロックのそれぞれとの誤差を検出し、前記評価回路は、前記複数の位相検出器の検出した位相差が所定値以下となる群を検出し、検出した前記群に含まれる要素数から前記周期性を算出する付記4記載の受信回路。付記6前記取込回路は、前記複数のクロックに応じて、前記受信信号を取り込む複数のラッチ回路と、前記複数のラッチ回路の出力を並列データに変換するデマルチプレクサと、を備え、前記複数のラッチ回路および前記複数の位相検出器は、受信に使用する前記クロック相数に応じて動作する個数を変化させ、前記デマルチプレクサは、受信に使用する前記クロック相数に応じて、段数を変化させる付記4に記載の受信回路。付記7送信側回路と、伝送線路と、受信側回路と、を備える伝送システムであって、前記送信側回路は、位相の異なる複数の送信クロックを発生する送信多相クロック発生回路と、前記複数の送信クロックの位相をそれぞれ調整する送信位相調整回路と、調整された前記複数の送信クロックで、パラレル送信データをシリアル送信データに変換するマルチプレクサと、前記シリアル送信データを出力するドライバと、を備え、前記受信側回路は、所定数の位相の異なる複数のクロックを発生可能で、前記所定数以下の受信に使用するクロック相数に対応した受信多相クロックを発生する受信多相クロック発生回路と、前記伝送線路を介して送信された前記シリアル送信データを、前記受信多相クロックで受信信号として取り込む取込回路と、前記受信信号と前記受信多相クロックの位相差を検出する位相検出回路と、検出した前記位相差に基づいて、前記受信信号の取り込みに適した前記受信多相クロックの位相調整量を抽出する評価回路と、抽出した前記位相調整量を、前記伝送線路を介して、前記送信側回路に送信する送信回路と、を備え、前記送信側回路の前記送信位相調整回路は、受信した前記位相調整量に応じて、前記複数の送信クロックの位相をそれぞれ調整することを特徴とする伝送システム。付記8第1送信部と、第1受信部と、を備える第1回路と、第2送信部と、第2受信部と、を備える第2回路と、前記第1送信部から前記第2受信部への第1伝送線路と、前記第2送信部から前記第1受信部への第2伝送線路と、を備える伝送システムであって、前記第1および第2送信部は、位相の異なる複数の送信クロックを発生する送信多相クロック発生回路と、前記複数の送信クロックの位相をそれぞれ調整する送信位相調整回路と、調整された前記複数の送信クロックで、パラレル送信データをシリアル送信データに変換するマルチプレクサと、前記シリアル送信データを出力するドライバと、を備え、前記第1および第2受信部は、所定数の位相の異なる複数のクロックを発生可能で、前記所定数以下の受信に使用するクロック相数に対応した受信多相クロックを発生する受信多相クロック発生回路と、前記伝送線路を介して送信された前記シリアル送信データを、前記受信多相クロックで受信信号として取り込む取込回路と、前記受信信号と前記受信多相クロックの位相差を検出する位相検出回路と、検出した前記位相差に基づいて、前記受信信号の取り込みに適した前記受信多相クロックの位相調整量を抽出する評価回路と、を備え、イニシャライズ時に、前記第1送信部は、第1伝送線路を介して前記第2受信部へ、前記第1受信部が抽出した第2位相調整量を送信し、前記第2送信部は、第2伝送線路を介して前記第1受信部へ、前記第2受信部が抽出した前記第1位相調整量を送信し、前記第1送信部の前記送信位相調整回路は、受信した前記第1位相調整量に応じて、前記送信多相クロックの位相をそれぞれ調整し、前記第2送信部の前記送信位相調整回路は、受信した前記第2位相調整量に応じて、前記送信多相クロックの位相をそれぞれ調整することを特徴とする伝送システム。付記9発生可能である所定数の位相の異なる複数のクロックのうちで、前記所定数以下の受信に使用するクロック相数に対応した多相クロックを発生し、選択された前記多相クロックで受信信号を取り込み、受信信号と前記多相クロックの位相差を検出し、検出した前記位相差に基づいて、前記受信信号の取り込みに適した前記多相クロックの位相調整量を抽出し、抽出した前記位相調整量に応じて、前記多相クロックの位相を調整する、ことを特徴とする受信方法。付記10検出した前記受信信号と前記多相クロックの前記位相差に基づいて、前記受信信号の取り込みに適したクロック相数を決定することを、備え、決定した前記クロック相数に基づいて、前記多相クロックを発生する付記9記載の受信方法。"