半導体基板上に支柱型半導体を形成する工程と、前記支柱型半導体の下部を埋め込む絶縁層を前記半導体基板上に形成する工程と、前記支柱型半導体の上部の側面に接合されたフィン型半導体を前記絶縁層上に形成する工程と、前記フィン型半導体を前記絶縁層上に残したまま前記絶縁層上の前記支柱型半導体を除去する工程とを備えることを特徴とする半導体装置の製造方法。前記支柱型半導体は前記フィン型半導体よりもエッチングレートの高い材料にて構成されていることを特徴とする請求項1に記載の半導体装置の製造方法。互いにエッチングレートの異なる第1および第2のフィン型半導体を前記支柱型半導体の横方向に交互に繰り返して前記絶縁層上に形成することを特徴とする請求項1または2に記載の半導体装置の製造方法。選択エピタキシャル成長にて半導体基板上に半導体層を形成する工程と、前記半導体層上にハードマスク層を形成する工程と、前記ハードマスク層をマスクとして前記半導体層をエッチングすることにより、前記半導体基板上に支柱型半導体を形成する工程と、前記支柱型半導体の下部を埋め込む絶縁層を前記半導体基板上に形成する工程と、前記支柱型半導体の上部の側面に接合されたフィン型半導体を前記絶縁層上に形成する工程と、前記ハードマスク層および前記フィン型半導体を覆う保護膜を前記絶縁層上に形成する工程と、前記フィン型半導体を前記保護膜で覆ったまま前記ハードマスク層の表面を前記保護膜から露出させる工程と、前記ハードマスク層を除去することにより、前記支柱型半導体の表面を露出させる工程と、前記ハードマスク層が除去された前記支柱型半導体の異方性エッチングにて前記支柱型半導体を除去する工程とを備えることを特徴とする半導体装置の製造方法。チャネルとして用いる二つの対向する側面の表面ラフネスが異なるフィン型半導体と、前記フィン型半導体の側面にゲート絶縁膜を介して形成されたゲート電極と、前記フィン型半導体の両端部に形成されたソース/ドレインとを備えることを特徴とする半導体装置。本発明の一つの実施形態の目的は、SOISiliconOnInsulator基板を用いることなく、絶縁層上にフィン型半導体を形成することが可能な半導体装置および半導体装置の製造方法を提供することである。実施形態の半導体装置の製造方法によれば、半導体基板上に支柱型半導体を形成し、前記支柱型半導体の下部を埋め込む絶縁層を前記半導体基板上に形成し、前記支柱型半導体の上部の側面に接合されたフィン型半導体を前記絶縁層上に形成し、前記フィン型半導体を前記絶縁層上に残したまま前記絶縁層上の前記支柱型半導体を除去する。以下、実施形態に係る半導体装置および半導体装置の製造方法について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。第1実施形態図1a~図17aは、第1実施形態に係る半導体装置の概略構成を示す平面図、図1b~図17bおよび図17cは、第1実施形態に係る半導体装置の概略構成を示す断面図である。図1cは、半導体層2の深さ方向のGe濃度分布を示す図である。なお、図1b~図17bは、図1a~図17aのA-A線でそれぞれ切断した断面図、図17cは、図17aのB-B線で切断した断面図である。図1aおよび図1bにおいて、選択エピタキシャル成長にて半導体基板1上に半導体層2を形成する。ここで、半導体基板1上には、図17bのゲート電極12が形成されるゲート領域R1および図3bの支柱型半導体4が形成される支柱領域R2を確保することができる。なお、半導体基板1および半導体層2の材料は、例えば、Si、Ge、SiGe、GaAs、AlGaAs、InP、GaInAsP、GaP、InGaAs、GaN、SiCなどから選択することができる。この時、半導体基板1および半導体層2の材料の組み合わせは、半導体基板1と半導体層2との間の格子整合を確保しつつ、半導体基板1と半導体層2との間でエッチング選択比を稼げることが好ましい。例えば、半導体基板1がSiの場合、半導体層2としてSiGeを選択することができる。半導体基板1がGaAsの場合、半導体層2としてAlGaAsを選択することができる。半導体基板1がInPの場合、半導体層2としてGaInAsPを選択することができる。また、図1cに示すように、例えば、半導体基板1がSi、半導体層2がSiGeの場合、半導体基板1と半導体層2との間の格子整合を確保するために、半導体層2のGe濃度を深さ方向に変化させ、半導体基板1と半導体層2との界面に近づくに従って半導体層2のGe濃度を薄くするようにしてもよい。半導体層2のGe濃度を深さ方向に変化させる方法としては、半導体層2のエピタキシャル成長時のソースガスのGe濃度を変化させる方法を挙げることができる次に、図2aおよび図2bに示すように、CVDなどの方法にて半導体層2上の全面にハードマスク材を成膜する。そして、フォトリソグラフィ技術およびエッチング技術にてハードマスク材をパターニングすることにより、半導体層2上にハードマスク層3を形成する。なお、ハードマスク層3の材料は、例えば、Si3N4を用いることができる。次に、図3aおよび図3bに示すように、ハードマスク層3をマスクとして半導体層2をエッチングすることにより、半導体基板1上に支柱型半導体4を形成する。次に、図4aおよび図4bに示すように、CVDなどの方法にて支柱型半導体4が埋め込まれるように埋め込み絶縁層5を半導体基板1上に形成する。なお、埋め込み絶縁層5の構造としては、例えば、STIShallowTrenchIsolation構造を用いることができる。また、埋め込み絶縁層5の材料は、例えば、SiO2を用いることができる。そして、CMPなどの方法にて埋め込み絶縁層5を平坦化する。この時、ハードマスク層3は、埋め込み絶縁層5のCMPのエッチストッパ膜として用いることができる。次に、図5aおよび図5bに示すように、埋め込み絶縁層5のエッチバックを行うことにより、支柱型半導体4の下部が埋め込み絶縁層5にて埋め込まれるようにして支柱型半導体4の上部を埋め込み絶縁層5から露出させる。次に、図6aおよび図6bに示すように、選択エピタキシャル成長にて支柱型半導体4の側面に接合されたフィン型半導体6を埋め込み絶縁層5上に形成する。なお、フィン型半導体6の材料は、例えば、Si、Ge、SiGe、GaAs、AlGaAs、InP、GaP、InGaAs、GaN、SiCなどから選択することができる。この時、支柱型半導体4およびフィン型半導体6の材料の組み合わせは、支柱型半導体4およびフィン型半導体6との間の格子整合を確保しつつ、支柱型半導体4とフィン型半導体6との間でエッチング選択比を稼げることが好ましい。例えば、支柱型半導体4がSiGeの場合、フィン型半導体6としてSiを選択することができる。次に、図7aおよび図7bに示すように、ウェットエッチングなどの方法にて支柱型半導体4上のハードマスク層3を除去する。次に、図8aおよび図8bに示すように、CVDなどの方法にてフィン型半導体6の側面が覆われるようにサイドウォール7を埋め込み絶縁層5上に形成する。なお、サイドウォール7の材料は、例えば、Si3N4を用いることができる。次に、図9aおよび図9bに示すように、サイドウォール7の異方性エッチングにてフィン型半導体6の側面にサイドウォール7が残るようにして支柱型半導体4、フィン型半導体6および埋め込み絶縁層5上のサイドウォール7を除去する。次に、図10aおよび図10bに示すように、ドライエッチングなどの方法にて支柱型半導体4を選択的に除去する。この時、支柱型半導体4はフィン型半導体6よりもエッチングレートの高い材料にて構成することにより、フィン型半導体6を埋め込み絶縁層5上に残すことができる。また、フィン型半導体6の側面にサイドウォール7を形成することにより、フィン型半導体6の幅が狭い場合においても、フィン型半導体6が倒れるのを防止することができる。また、支柱型半導体4は完全に除去する必要はなく、少なくとも埋め込み絶縁層5の表面より上に位置する支柱型半導体4を除去すればよい。次に、図11aおよび図11bに示すように、CVDなどの方法にてフィン型半導体6の側面が覆われるように保護膜9を半導体基板1上に形成する。なお、保護膜9の材料は、例えば、Si3N4を用いることができる。そして、保護膜9の異方性エッチングにてフィン型半導体6の側面に保護膜9が残るようにしてフィン型半導体6および埋め込み絶縁層5上の保護膜9を除去する。次に、図12aおよび図12bに示すように、熱酸化などの方法にてフィン型半導体6の上部にキャップ層10を形成する。なお、キャップ層10の材料は、例えば、SiO2を用いることができる。次に、図13aおよび図13bに示すように、ウェットエッチングなどの方法にてフィン型半導体6の側面のサイドウォール7および保護膜9を除去する。この時、埋め込み絶縁層5下において支柱型半導体4上に保護膜9が残るようにすることで、支柱型半導体4を絶縁体で塞ぐようにしてもよい。次に、図14aおよび図14bに示すように、熱酸化またはCVDなどの方法にて埋め込み絶縁層5上のフィン型半導体6の側壁にゲート絶縁膜11を形成する。なお、ゲート絶縁膜11の材料は、例えば、SiO2、HfO、HfSiO、HfSiON、HfAlO、HfAlSiONおよびLa2O3などから選択することができる。次に、図15aおよび図15bに示すように、CVDなどの方法にてフィン型半導体6が埋め込まれるようにゲート電極材12 ́を埋め込み絶縁層5上に形成する。次に、図16aおよび図16bに示すように、CVDなどの方法にてゲート電極材12 ́上にハードマスク材を形成する。そして、フォトリソグラフィ技術およびエッチング技術にてハードマスク材をパターニングすることにより、ゲート電極材12 ́上にハードマスク層13を形成する。次に、図17a~図17cに示すように、ハードマスク層13を介してゲート電極材12 ́をエッチングすることにより、フィン型半導体6のチャネル領域14a、14bの側面にゲート絶縁膜11を介してゲート電極12を形成する。なお、ゲート電極12の材料は、例えば、多結晶シリコンを用いることができる。あるいは、ゲート電極12の材料は、例えば、W、Al、TaN、Ru、TiAlN、HfN、NiSi、MoおよびTiNなどから選択するようにしてもよい。また、フィン型半導体6のチャネル領域14a、14bでは、チャネル領域14a、14bの不純物濃度のばらつきに起因する電界効果トランジスタの電気的特性のばらつきや移動度の低下を抑制するために、チャネル領域14a、14bの不純物濃度を低減することが好ましい。チャネル領域14a、14bはノンドープであってもよい。チャネル領域14a、14b内の不純物濃度を十分に低減した場合でも短チャネル効果を抑制するため、フィン幅はゲート長よりも小さく、より具体的には23以下にすることが好ましい。なお、チャネル内の不純物濃度を十分低減することでフィン型トランジスタを完全空乏化デバイスとすることができる。ここで、支柱型半導体4の側面にフィン型半導体6を選択エピタキシャル成長させることにより、SOI基板を用いることなく、フィン型半導体6を埋め込み絶縁層5上に形成することができる。このため、SOI基板を用いた場合に比べてコストダウンを図りつつ、絶縁体上にフィン型トランジスタを形成することができる。また、支柱型半導体4の側面にフィン型半導体6を選択エピタキシャル成長させることにより、フィン型半導体6のチャネル領域14aのチャネル表面は選択エピタキシャル成長の最表面のためラフネスの小さい面となり、フィン型半導体6のチャネル領域14bのチャネル方面はフォトリソグラフィおよびエッチングで形成されたことでラフネスの大きい面とすることができる。これによりフィン型半導体6のチャネル領域14a、14bとでチャネル表面の粗さが異なるようにすることができる。フィン型半導体6のチャネル領域14a、14bの表面粗さが大きいと、界面準位密度が増加するとともに、チャネル領域14a、14bでのキャリアのラフネス散乱が起こり、移動度が低下する。このため、フィン型半導体6のチャネル領域14aでは表面ラフネスが低減することで、フィン型半導体6のチャネル領域14aがフォトリソグラフィおよびエッチング面で形成された場合に比べてフィン型トランジスタの特性を向上させることができる。なお、上述した第1実施形態では、支柱型半導体4とフィン型半導体6との間でエッチング選択比を稼ぐために、支柱型半導体4とフィン型半導体6とで半導体材料を異ならせる方法について説明したが、支柱型半導体4とフィン型半導体6とで不純物濃度を異ならせるようにしてもよい。例えば、支柱型半導体4として不純物ドープシリコン、フィン型半導体6として不純物ノンドープシリコンを用いるようにしてもよい。この時、不純物ドープシリコンが不純物ノンドープシリコンに比べてエッチングレートが大きいようなウェットエッチングを行うことで、不純物ドープシリコンを選択的に除去することができる。この時の不純物としては、例えば、PまたAsを用いることができ、薬液としてはホット燐酸を用いることができる。第2実施形態図18aおよび図18bは、第2実施形態に係る半導体装置の製造方法を示す断面図である。図18aにおいて、半導体基板21上に支柱型半導体24を形成し、支柱型半導体24の下部が埋め込まれるように埋め込み絶縁層22を半導体基板21上に形成する。この時、支柱型半導体24上にはハードマスク層23が形成されている。そして、支柱型半導体24の側面に接合されたフィン型半導体25を埋め込み絶縁層22上に形成する。次に、フィン型半導体25の側面に接合されたフィン型半導体26を埋め込み絶縁層22上に形成する。次に、フィン型半導体26の側面に接合されたフィン型半導体27を埋め込み絶縁層22上に形成する。次に、フィン型半導体27の側面に接合されたフィン型半導体28を埋め込み絶縁層22上に形成する。次に、フィン型半導体28の側面に接合されたフィン型半導体29を埋め込み絶縁層22上に形成する。なお、半導体基板21、支柱型半導体24およびフィン型半導体25~29の材料は、例えば、Si、Ge、SiGe、GaAs、AlGaAs、InP、GaInAsP、GaP、InGaAs、GaN、SiCなどから選択することができる。この時、支柱型半導体24およびフィン型半導体26、28と半導体基板21およびフィン型半導体25~29の組み合わせは、支柱型半導体24およびフィン型半導体26、28と半導体基板21およびフィン型半導体25~29との間の格子整合を確保しつつ、支柱型半導体24およびフィン型半導体26、28と半導体基板21およびフィン型半導体25~29との間でエッチング選択比を稼げることが好ましい。例えば、半導体基板21およびフィン型半導体25~29がSiの場合、支柱型半導体24およびフィン型半導体26、28としてSiGeを選択することができる。次に、図18bに示すように、ハードマスク層23を除去した後、ドライエッチングなどの方法にて支柱型半導体24およびフィン型半導体26、28を選択的に除去する。なお、埋め込み絶縁層22下において支柱型半導体24上に保護膜30を形成することで、支柱型半導体24を絶縁体で塞ぐようにしてもよい。ここで、フィン型半導体25~29を支柱型半導体24の横方向に交互に繰り返して埋め込み絶縁層22上に形成することにより、フィン型半導体25~29のフィン幅およびフィンスペースを自由に設定することが可能となる。このため、フィン型トランジスタのフィンのラインスペースにおけるフォトリソグラフィ上の制約を解消することができ、ラインスペースのパターンレイアウトの自由度を向上させることができる。第3実施形態図19a~図23aは、第3実施形態に係る半導体装置の概略構成を示す平面図、図19b~図23bおよび図23cは、第3実施形態に係る半導体装置の概略構成を示す断面図である。なお、図19b~図23bは、図19a~図23aのA-A線でそれぞれ切断した断面図、図23cは、図23aのB-B線で切断した断面図である。図19aおよび図19bにおいて、図1a~図7aおよび図1b~図7bの工程後、ウェットエッチングなどの方法にて支柱型半導体4を選択的に除去する。なお、埋め込み絶縁層5下に支柱型半導体4の一部を残してもよい。次に、図20aおよび図20bに示すように、熱酸化またはCVDなどの方法にて埋め込み絶縁層5上のフィン型半導体6の側面にゲート絶縁膜31を形成する。次に、図21aおよび図21bに示すように、CVDなどの方法にてフィン型半導体6が埋め込まれるようにゲート電極材32 ́を埋め込み絶縁層5上に形成する。次に、図22aおよび図22bに示すように、CVDなどの方法にてゲート電極材32 ́上にハードマスク材を形成する。そして、フォトリソグラフィ技術およびエッチング技術にてハードマスク材をパターニングすることにより、ゲート電極材32 ́上にハードマスク層33を形成する。次に、図23a~図23cに示すように、ハードマスク層33をマスクとしてゲート電極材32 ́をエッチングすることにより、フィン型半導体6のチャネル領域34a、34bの側面にゲート絶縁膜31を介してゲート電極32を形成する。この時、図23cに示すように、ソース/ドレイン領域のフィン型半導体6は上部に残ったゲート絶縁膜31にてゲート電極のエッチングでのエッチングから保護することができる。ここで、この第3実施形態では、図9aおよび図9bのサイドウォール7の形成を省略することにより、工程数を削減することができる。第4実施形態図24a~図38aは、第4実施形態に係る半導体装置の概略構成を示す平面図、図24b~図38bおよび図38cは、第4実施形態に係る半導体装置の概略構成を示す断面図である。なお、図24b~図38bは、図24a~図38aのA-A線でそれぞれ切断した断面図、図38cは、図38aのB-B線で切断した断面図である。図24aおよび図24bにおいて、選択エピタキシャル成長にて半導体基板41上に半導体層42を形成する。ここで、半導体基板41上には、図38aのゲート電極49が形成されるゲート領域R1および図26aの支柱型半導体43が形成される支柱領域R2を確保することができる。なお、格子整合を確保するために、半導体基板41および半導体層42は同一の材料を用いることができる。半導体基板41および半導体層42の材料は、例えば、Si、Ge、SiGe、GaAs、AlGaAs、InP、GaInAsP、GaP、InGaAs、GaN、SiCなどから選択することができる。次に、図25aおよび図25bに示すように、CVDなどの方法にて半導体層42上の全面にハードマスク材を成膜する。そして、フォトリソグラフィ技術およびエッチング技術にてハードマスク材をパターニングすることにより、半導体層42上にハードマスク層43を形成する。なお、ハードマスク層43の材料は、例えば、Si3N4を用いることができる。次に、図26aおよび図26bに示すように、ハードマスク層43をマスクとして半導体層42をエッチングすることにより、半導体基板41上に支柱型半導体44を形成する。次に、図27aおよび図27bに示すように、CVDなどの方法にて支柱型半導体44が埋め込まれるように埋め込み絶縁層45を半導体基板41上に形成する。そして、CMPなどの方法にてハードマスク層43が露出するまで埋め込み絶縁層45を平坦化する。次に、図28aおよび図28bに示すように、埋め込み絶縁層45のエッチバックを行うことにより、支柱型半導体44の下部が埋め込み絶縁層45にて埋め込まれるようにして支柱型半導体44の上部を埋め込み絶縁層45から露出させる。次に、図29aおよび図29bに示すように、選択エピタキシャル成長にて支柱型半導体44の側面に接合されたフィン型半導体46を埋め込み絶縁層45上に形成する。なお、格子整合を確保するために、支柱型半導体44およびフィン型半導体46は同一の材料を用いることができる。支柱型半導体44およびフィン型半導体46の材料は、例えば、Si、Ge、SiGe、GaAs、AlGaAs、InP、GaInAsP、GaP、InGaAs、GaN、SiCなどから選択することができる。次に、図30aおよび図30bに示すように、CVDなどの方法にてハードマスク層43およびフィン型半導体46が覆われるように保護膜47を埋め込み絶縁層45上に形成する。なお、保護膜47の材料は、例えば、SiO2を用いることができる。次に、図31aおよび図31bに示すように、保護膜47の異方性エッチングを行うことにより、ハードマスク層43の表面を露出させる。この時、フィン型半導体46は保護膜47にて覆われたままにする。なお、ハードマスク層43の表面を露出させるために、ハードマスク層43をストッパ膜とした保護膜47のCMPを行うようにしてもよい。次に、図32aおよび図32bに示すように、フィン型半導体46が保護膜47にて覆われるようにしたまま支柱型半導体44上のハードマスク層43を選択的に除去し、支柱型半導体44の表面を露出させる開口部52を保護膜47に形成する。次に、図33aおよび図33bに示すように、開口部52を介して支柱型半導体44の異方性エッチングを行うことにより、フィン型半導体46を埋め込み絶縁層45上に残したまま埋め込み絶縁層45上の支柱型半導体44を除去し、フィン型半導体46の一方の側面を露出させる。次に、図34aおよび図34bに示すように、ウェットエッチングなどの方法にて埋め込み絶縁層45上から保護膜47を除去し、フィン型半導体46の他方の側面を露出させる。次に、図35aおよび図35bに示すように、熱酸化またはCVDなどの方法にて埋め込み絶縁層45上のフィン型半導体46の側面にゲート絶縁膜48を形成する。次に、図36aおよび図36bに示すように、CVDなどの方法にてフィン型半導体46が埋め込まれるようにゲート電極材49 ́を埋め込み絶縁層45上に形成する。次に、図37aおよび図37bに示すように、CVDなどの方法にてゲート電極材49 ́上にハードマスク材を形成する。そして、フォトリソグラフィ技術およびエッチング技術にてハードマスク材をパターニングすることにより、ゲート電極材49 ́上にハードマスク層50を形成する。次に、図38a~図38cに示すように、ハードマスク層50をマスクとしてゲート電極材49 ́をエッチングすることにより、フィン型半導体46のチャネル領域51a、51bの側面にゲート絶縁膜48を介してゲート電極49を形成する。この時、図38cに示すように、ソース/ドレイン領域のフィン型半導体46は上部に残ったゲート絶縁膜48にてゲート電極のエッチングでのエッチングから保護することができる。ここで、支柱型半導体44およびフィン型半導体46は同一の材料を用いることにより、支柱型半導体44とフィン型半導体46との間で格子整合を確保することができ、フィン型半導体46の結晶品質を向上させることができる。また、フィン型半導体46間の支柱型半導体44を除去するために、支柱型半導体44上のハードマスク層43を芯材として用いることにより、支柱型半導体44の位置に対応した開口部52を保護膜47に自己整合的に形成することができ、支柱型半導体44を精度よく除去することができる。なお、上述した第4実施形態では、支柱型半導体44を除去するために、ハードマスク層43を芯材として保護膜47に開口部52を形成する方法について説明したが、フォトリソグラフィ技術を用いて支柱型半導体44を除去するようにしてもよい。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。