第1抵抗素子及び第2抵抗素子が直列に設けられた電源線と、選択線と、前記選択線とゲート端子とが電気的に接続する酸化物半導体層を含むスイッチトランジスタと、前記電源線と前記スイッチトランジスタを介して電気的に接続するトランジスタを含む演算増幅回路とが設けられた電位分割回路を有し、前記第1抵抗素子と前記第2抵抗素子と前記スイッチトランジスタのソース端子とが電気的に接続し、前記スイッチトランジスタのドレイン端子と前記演算増幅回路に含まれる前記トランジスタのゲート端子とが電気的に接続することを特徴とする半導体装置。第1抵抗素子及び第2抵抗素子が直列に設けられた電源線と、選択線と、前記選択線とゲート端子とが電気的に接続する酸化物半導体層を含むスイッチトランジスタと、前記電源線と前記スイッチトランジスタを介して電気的に接続する演算増幅回路とが設けられた電位分割回路を有し、前記演算増幅回路は、第1トランジスタ及び第2トランジスタが設けられた差動入力回路と、第3トランジスタ及び第4トランジスタが設けられたカレントミラー回路と、定電流源とを含み、前記第1トランジスタの第1ソース端子と、前記第2トランジスタの第2ソース端子と、前記定電流源とが電気的に接続し、前記第3トランジスタの第3ソース端子と、前記第4トランジスタの第4ソース端子とが電気的に接続し、前記第1トランジスタの第1ドレイン端子と、前記第3トランジスタの第3ドレイン端子と、前記第3トランジスタの第3ゲート端子と、前記第4トランジスタの前記第4ゲート端子とが電気的に接続し、前記第2トランジスタの第2ゲート端子と、前記第2トランジスタの第2ドレイン端子と、前記第4トランジスタの第4ドレイン端子とが電気的に接続し、前記第1抵抗素子と前記第2抵抗素子と前記スイッチトランジスタのソース端子とが電気的に接続し、前記スイッチトランジスタのドレイン端子と前記第1トランジスタの第1ゲート端子とが電気的に接続することを特徴とする半導体装置。第1抵抗素子及び第2抵抗素子が直列に設けられた電源線と、選択線と、前記選択線とゲート端子とが電気的に接続する酸化物半導体層を含むスイッチトランジスタと、前記電源線と前記スイッチトランジスタを介して電気的に接続する容量素子とが設けられた電位分割回路を有し、前記第1抵抗素子と前記第2抵抗素子と前記スイッチトランジスタのソース端子とが電気的に接続し、前記スイッチトランジスタのドレイン端子と前記容量素子の一方の端子とが電気的に接続することを特徴とする半導体装置。第1抵抗素子及び第2抵抗素子が直列に設けられた電源線と、前記第1抵抗素子と、前記第2抵抗素子と、ゲート端子とソース端子とが電気的に接続する酸化物半導体層を含むトランジスタと、前記電源線と前記酸化物半導体層を含むトランジスタを介して電気的に接続するトランジスタとが設けられた電位分割回路を有し、前記酸化物半導体層を含むトランジスタのドレイン端子と前記トランジスタのゲート端子とが電気的に接続することを特徴とする半導体装置。請求項1乃至4のいずれか一項において、前記電源線は酸化物半導体層を含むトランジスタを有し、前記電源線に供給された電位は、前記酸化物半導体層を含むトランジスタを介して、前記第1抵抗素子及び前記第2抵抗素子に供給されることを特徴とする半導体装置。請求項5において、前記電源線に設けられる酸化物半導体層を含むトランジスタのゲート端子と、前記スイッチトランジスタのゲート端子とが電気的に接続することを特徴とする半導体装置。請求項1乃至6のいずれか一項において、前記電位分割回路に電位を供給する電位供給源と、前記電位分割回路及び前記電位供給源より電位を供給される負荷を有することを特徴とする半導体装置。第1抵抗素子及び第2抵抗素子が直列に設けられた電源線と、選択線と、前記選択線とゲート端子とが電気的に接続する酸化物半導体層を含むスイッチトランジスタと、前記電源線と前記スイッチトランジスタを介して電気的に接続するトランジスタを含む演算増幅回路とが設けられた電位分割回路を有し、前記第1抵抗素子と前記第2抵抗素子と前記スイッチトランジスタのソース端子とが電気的に接続し、前記スイッチトランジスタのドレイン端子と前記演算増幅回路に含まれる前記トランジスタのゲート端子とが電気的に接続してノードを構成し、前記電源線に供給された電位は、前記第1抵抗素子及び前記第2抵抗素子によって分割され、前記分割された電位は前記スイッチトランジスタがオン状態の時に前記スイッチトランジスタを介して前記演算増幅回路に供給され、前記分割された電位は前記スイッチトランジスタがオフ状態の時に前記ノードに保持され、前記分割された電位は前記スイッチトランジスタ及び前記演算増幅回路を介して出力されることを特徴とする半導体装置の駆動方法。第1抵抗素子及び第2抵抗素子が直列に設けられた電源線と、選択線と、前記選択線とゲート端子とが電気的に接続する酸化物半導体層を含むスイッチトランジスタと、前記電源線と前記スイッチトランジスタを介して電気的に接続する容量素子とが設けられた電位分割回路を有し、前記第1抵抗素子と前記第2抵抗素子と前記スイッチトランジスタのソース端子とが電気的に接続し、前記スイッチトランジスタのドレイン端子と前記容量素子の一方の端子とが電気的に接続してノードを構成し、前記電源線に供給された電位は、前記第1抵抗素子及び前記第2抵抗素子によって分割され、前記分割された電位は前記スイッチトランジスタがオン状態の時に前記スイッチトランジスタを介して前記容量素子に供給され、前記分割された電位は前記スイッチトランジスタがオフ状態の時に前記ノードに保持され、前記分割された電位は前記スイッチトランジスタ及び前記容量素子を介して出力されることを特徴とする半導体装置の駆動方法。請求項8又は請求項9において、前記電源線は酸化物半導体層を含むトランジスタを有し、前記電源線に供給された電位は、前記酸化物半導体層を含むトランジスタがオン状態の時に前記酸化物半導体層を含むトランジスタを介して前記第1抵抗素子及び前記第2抵抗素子に供給され、前記酸化物半導体層を含むトランジスタは前記スイッチトランジスタがオフ状態の時にオフ状態となることを特徴とする半導体装置の駆動方法。このような複数の基準電位を要する半導体装置、及び半導体装置の駆動方法において、より消費電力を軽減することを目的の一とする。本明細書に開示する半導体装置は、電源線に直列に接続された複数の抵抗素子により、電源線に供給された電位を抵抗分割し、電源線と電気的に接続するスイッチトランジスタを介して所望の分割された電位を出力する電位分割回路を有する。スイッチトランジスタのドレイン端子は出力側の演算増幅回路に設けられたトランジスタのゲート端子と電気的に接続しノードを構成する。まず、スイッチトランジスタをオン状態として電源線から複数の抵抗素子により所望の電位に分割された電位を該ノードに供給蓄積する。所望の電位の供給後は、スイッチトランジスタをオフ状態とし、該ノードに電位を保持する。該ノードに所望の分割された電位を保持することによって、電源線からの電位の供給が停止されても、所望の電位を出力することができる。ノードを構成して電位を保持するスイッチトランジスタとしては、オフ電流を十分に小さくすることができる材料、例えば、ワイドギャップ半導体材料より具体的には、例えば、エネルギーギャップEgが3eVより大きい半導体材料を半導体層として有するトランジスタを用いる。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間にわたって電位を保持することが可能である。このようなワイドギャップ半導体材料の1つに酸化物半導体材料がある。本明細書に開示する半導体装置においては、酸化物半導体材料を用いた酸化物半導体層を含むトランジスタを好適に用いることができる。よって、電源線への電位の供給を連続的に行わなくてもよく、また、電源線への電位の供給停止期間を設けることができるため、消費電力を軽減することができる。電源線への電位の供給、非供給の選択は、抵抗素子に供給する電位を制御するトランジスタを電源線に設けることで実現することができる。また、スイッチトランジスタの代わりにゲート端子とソース端子とが電気的に接続されたトランジスタを用いてもよい。また、スイッチトランジスタ又はゲート端子とソース端子とが電気的に接続されたトランジスタのドレイン端子は出力側の回路に設けられた容量素子の一方の端子と電気的に接続しノードを構成してもよい。本明細書で開示する発明の構成の一形態は、第1抵抗素子及び第2抵抗素子が直列に設けられた電源線と、選択線と、選択線とゲート端子とが電気的に接続する酸化物半導体層を含むスイッチトランジスタと、電源線とスイッチトランジスタを介して電気的に接続するトランジスタを含む演算増幅回路とが設けられた電位分割回路を有し、第1抵抗素子と第2抵抗素子とスイッチトランジスタのソース端子とが電気的に接続し、スイッチトランジスタのドレイン端子と演算増幅回路に含まれるトランジスタのゲート端子とが電気的に接続する半導体装置である。本明細書で開示する発明の構成の他の一形態は、第1抵抗素子及び第2抵抗素子が直列に設けられた電源線と、選択線と、選択線とゲート端子とが電気的に接続する酸化物半導体層を含むスイッチトランジスタと、電源線とスイッチトランジスタを介して電気的に接続する演算増幅回路とが設けられた電位分割回路を有し、演算増幅回路は、第1トランジスタ及び第2トランジスタが設けられた差動入力回路と、第3トランジスタ及び第4トランジスタが設けられたカレントミラー回路と、定電流源とを含み、第1トランジスタの第1ソース端子と、第2トランジスタの第2ソース端子と、定電流源とが電気的に接続し、第3トランジスタの第3ソース端子と、第4トランジスタの第4ソース端子とが電気的に接続し、第1トランジスタの第1ドレイン端子と、第3トランジスタの第3ドレイン端子と、第3トランジスタの第3ゲート端子と、第4トランジスタの第4ゲート端子とが電気的に接続し第2トランジスタの第2ゲート端子と、第2トランジスタの第2ドレイン端子と、第4トランジスタの第4ドレイン端子とが電気的に接続し、第1抵抗素子と第2抵抗素子とスイッチトランジスタのソース端子とが電気的に接続し、スイッチトランジスタのドレイン端子と第1トランジスタの第1ゲート端子とが電気的に接続する半導体装置である。本明細書で開示する発明の構成の他の一形態は、第1抵抗素子及び第2抵抗素子が直列に設けられた電源線と、選択線と、選択線とゲート端子とが電気的に接続する酸化物半導体層を含むスイッチトランジスタと、電源線とスイッチトランジスタを介して電気的に接続する容量素子とが設けられた電位分割回路を有し、第1抵抗素子と第2抵抗素子とスイッチトランジスタのソース端子とが電気的に接続し、スイッチトランジスタのドレイン端子と容量素子の一方の端子とが電気的に接続する半導体装置である。本明細書で開示する発明の構成の他の一形態は、第1抵抗素子及び第2抵抗素子が直列に設けられた電源線と、第1抵抗素子と、第2抵抗素子と、ゲート端子とソース端子とが電気的に接続する酸化物半導体層を含むトランジスタと、電源線と酸化物半導体層を含むトランジスタを介して電気的に接続するトランジスタとが設けられた電位分割回路を有し、酸化物半導体層を含むトランジスタのドレイン端子とトランジスタのゲート端子とが電気的に接続する半導体装置である。上記構成において、電源線は酸化物半導体層を含むトランジスタを有し、電源線に供給された電位は、酸化物半導体層を含むトランジスタを介して、第1抵抗素子及び第2抵抗素子に供給されてもよい。また、電源線に設けられる酸化物半導体層を含むトランジスタのゲート端子と、スイッチトランジスタのゲート端子とが電気的に接続する構成としてもよい。また、上記構成において、半導体装置は、電位分割回路に電位を供給する電位供給源と、電位分割回路及び電位供給源より電位を供給される負荷を有することができる。本明細書で開示する発明の構成の他の一形態は、第1抵抗素子及び第2抵抗素子が直列に設けられた電源線と、選択線と、選択線とゲート端子とが電気的に接続する酸化物半導体層を含むスイッチトランジスタと、電源線とスイッチトランジスタを介して電気的に接続するトランジスタを含む演算増幅回路とが設けられた電位分割回路を有し、第1抵抗素子と第2抵抗素子とスイッチトランジスタのソース端子とが電気的に接続し、スイッチトランジスタのドレイン端子と演算増幅回路に含まれるトランジスタのゲート端子とが電気的に接続してノードを構成し、電源線に供給された電位は、第1抵抗素子及び第2抵抗素子によって分割され、分割された電位はスイッチトランジスタがオン状態の時にスイッチトランジスタを介して演算増幅回路に供給され、分割された電位はスイッチトランジスタがオフ状態の時にノードに保持され、分割された電位はスイッチトランジスタ及び演算増幅回路を介して出力される半導体装置の駆動方法である。本明細書で開示する発明の構成の他の一形態は、第1抵抗素子及び第2抵抗素子が直列に設けられた電源線と、選択線と、選択線とゲート端子とが電気的に接続する酸化物半導体層を含むスイッチトランジスタと、電源線とスイッチトランジスタを介して電気的に接続する容量素子とが設けられた電位分割回路を有し、第1抵抗素子と第2抵抗素子とスイッチトランジスタのソース端子とが電気的に接続し、スイッチトランジスタのドレイン端子と容量素子の一方の端子とが電気的に接続してノードを構成し、電源線に供給された電位は、第1抵抗素子及び第2抵抗素子によって分割され、分割された電位はスイッチトランジスタがオン状態の時にスイッチトランジスタを介して容量素子に供給され、分割された電位はスイッチトランジスタがオフ状態の時にノードに保持され、分割された電位はスイッチトランジスタ及び容量素子を介して出力される半導体装置の駆動方法である。上記構成において、電源線は酸化物半導体層を含むトランジスタを有し、電源線に供給された電位は、酸化物半導体層を含むトランジスタがオン状態の時に酸化物半導体層を含むトランジスタを介して第1抵抗素子及び第2抵抗素子に供給され、酸化物半導体層を含むトランジスタはスイッチトランジスタがオフ状態の時にオフ状態とすることができる。なお、本明細書等において上や下の用語は、構成要素の位置関係が直上または直下であることを限定するものではない。例えば、ゲート絶縁層上のゲート電極の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。また、上下の用語は説明の便宜のために用いる表現に過ぎない。また、本明細書等において電極や配線の用語は、これらの構成要素を機能的に限定するものではない。例えば、電極は配線の一部として用いられることがあり、その逆もまた同様である。さらに、電極や配線の用語は、複数の電極や配線が一体となって形成されている場合なども含む。また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。なお、本明細書等において、電気的に接続には、何らかの電気的作用を有するものを介して接続されている場合が含まれる。ここで、何らかの電気的作用を有するものは、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、何らかの電気的作用を有するものには、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。電源線に直列に接続された複数の抵抗素子により、電源線に供給された電位を抵抗分割し、電源線と電気的に接続するスイッチトランジスタを介して所望の分割された電位を出力する電位分割回路を有する。スイッチトランジスタのドレイン端子は出力側の演算増幅回路に設けられたトランジスタのゲート端子と電気的に接続しノードを構成する。該ノードに所望の分割された電位を保持することによって、電源線からの電位の供給が停止されても、所望の電位を出力することができる。よって、電源線への電位の供給を連続的に行わなくてもよく、また、電源線への電位の供給停止期間を設けることができるため、半導体装置、半導体装置の駆動方法において消費電力を軽減することができる。スイッチトランジスタに用いる酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、極めて長期にわたり電位を保持することが可能である。よって、電位の供給を停止する期間を設けることが可能となり、常に電位を供給する場合と比較して消費電力を十分に低減することができる。以下では、本明細書に開示する発明の実施の形態について図面を用いて詳細に説明する。ただし、本明細書に開示する発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本明細書に開示する発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、第1、第2として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。実施の形態1本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成および駆動方法について、図1乃至図3、及び図6乃至図8を参照して説明する。なお、本明細書における回路図においては、酸化物半導体層を用いたトランジスタであることを示すために、酸化物半導体層を用いるトランジスタの記号にはOSと記載している。図1乃至図3、図6、及び図7において、スイッチトランジスタ202_1、スイッチトランジスタ202_2、スイッチトランジスタ202_n、トランジスタ204は酸化物半導体層を用いるトランジスタである。図1は2つの抵抗素子201_1、抵抗素子201_2を用いて電位V1を出力する電位分割回路を有する半導体装置の例である。図1に示す半導体装置は、抵抗素子第1抵抗素子201_1及び抵抗素子第2抵抗素子201_2が直列に設けられた電源線240と、選択線241と、選択線241とゲート端子とが電気的に接続する酸化物半導体層を含むスイッチトランジスタ202_1と、電源線240とスイッチトランジスタ202_1を介して電気的に接続するトランジスタ211_1を含む演算増幅回路203_1とが設けられた電位分割回路を有し、抵抗素子201_1と抵抗素子201_2とスイッチトランジスタ202_1のソース端子とが電気的に接続し、スイッチトランジスタ202_1のドレイン端子と演算増幅回路203_1に含まれるトランジスタ211_1のゲート端子とが電気的に接続する半導体装置である。演算増幅回路203_1は、トランジスタ第1トランジスタ211_1及びトランジスタ第2トランジスタ212_1が設けられた差動入力回路と、トランジスタ第3トランジスタ213_1及びトランジスタ第4トランジスタ214_1が設けられたカレントミラー回路と、定電流源222_1とを含む。トランジスタ211_1のソース端子第1ソース端子と、トランジスタ212_1のソース端子第2ソース端子と、定電流源222_1とが電気的に接続し、トランジスタ213_1のソース端子第3ソース端子と、トランジスタ214_1のソース端子第4ソース端子とが電気的に接続し、トランジスタ211_1のドレイン端子第1ドレイン端子と、トランジスタ213_1のドレイン端子第3ドレイン端子と、第3トランジスタ213_1のゲート端子第3ゲート端子と、トランジスタ214_1のゲート端子第4ゲート端子とが電気的に接続し、トランジスタ212_1のゲート端子第2ゲート端子と、トランジスタ212_1のドレイン端子第2ドレイン端子と、トランジスタ214_1のドレイン端子第4ドレイン端子とが電気的に接続している。なお、トランジスタ213_1のソース端子第3ソース端子とトランジスタ214_1のソース端子第4ソース端子とは高電位VDDが供給される電源線242_1に電気的に接続されている。図1に示す半導体装置において、電位分割回路は、電源線240に直列に接続された抵抗素子201_1、抵抗素子201_2により、電源線240に供給された電位を抵抗分割し、電源線240と電気的に接続するスイッチトランジスタ202_1を介して所望の分割された電位V1を出力する。図2は図1の半導体装置において、電源線240に供給される高電位VDDHを、抵抗素子201_1乃至抵抗素子201_n1のn1個の抵抗素子で分割し、V1乃至Vnのn個の電位を出力する電位分割回路を含む例である。抵抗素子201_1及び抵抗素子201_2分電圧降下した電位は、酸化物半導体層を用いたスイッチトランジスタ202_2を介して、トランジスタ第1トランジスタ211_2及びトランジスタ第2トランジスタ212_2が設けられた差動入力回路と、トランジスタ第3トランジスタ213_2及びトランジスタ第4トランジスタ214_2が設けられたカレントミラー回路と、定電流源222_2とを含む演算増幅回路203_2より電位V2として出力される。同様に、抵抗素子201_1乃至抵抗素子201_n分電圧降下した電位は、酸化物半導体層を用いたスイッチトランジスタ202_nを介して、トランジスタ第1トランジスタ211_n及びトランジスタ第2トランジスタ212_nが設けられた差動入力回路と、トランジスタ第3トランジスタ213_n及びトランジスタ第4トランジスタ214_nが設けられたカレントミラー回路と、定電流源222_nとを含む演算増幅回路203_nより電位Vnとして出力される。本明細書において、スイッチトランジスタ202_1乃至202_nのドレイン端子とトランジスタ211_1乃至211_nのゲート端子が電気的に接続される部位をそれぞれフローティングノードノードFN1乃至FNnと呼ぶ。なお、本明細書に開示する発明において、電源線242_1には、ノードFN1の電位よりも高い電位VDDを供給する。スイッチトランジスタ202_1乃至202_nがオフの場合、当該ノードFN1乃至FNnは絶縁体中に埋設されたとみなすことができ、ノードFN1乃至FNnには電位が保持される。酸化物半導体層を用いたスイッチトランジスタ202_1乃至202_nのオフ電流は、シリコン半導体などで形成されるトランジスタの10万分の1以下である例えば室温25°Cでのオフ電流が10zA1zAゼプトアンペアは1×10-21A以下ため、スイッチトランジスタ202_1乃至202_nのリークによる、ノードFN1乃至FNnに保持された電位の低下をほぼ無視することができる。つまり、酸化物半導体層を用いたスイッチトランジスタ202_1乃至202_nにより、長期間にわたって電位を保持することが可能である。よって、半導体装置において、電源線240への電位VDDHの供給を連続的に行わなくてもよく、電源線240への電位VDDHの供給停止期間を設けることができるため、消費電力を軽減することができる。また、図3に示すように、電源線240は酸化物半導体層を含むトランジスタ204を有し、電源線240に供給された電位は、酸化物半導体層を含むトランジスタ204を介して、抵抗素子201_1及び抵抗素子201_2に供給されてもよい。電源線240に設けられる酸化物半導体層を含むトランジスタ204のゲート端子と、スイッチトランジスタ202_1のゲート端子とが電気的に接続する構成とすることができる。酸化物半導体層を含むトランジスタ204を電源線240に設けることで、抵抗素子201_1及び抵抗素子201_2への電位の供給を制御することができる。例えば、ノードFN1に電位を供給した後、スイッチトランジスタ202_1をオフ状態としてノードFN1に電位を保持する期間、酸化物半導体層を含むトランジスタ204もオフ状態として電源線240への電位の供給を停止することができる。図3で示す構成であれば、電源線240への電位の供給を停止する間も、電源線242_1には電位を供給することができる。図2に示す半導体装置のより詳細な駆動方法動作を図8のタイミングチャートを用いて説明する。タイミングチャート中のVDDH、SW、FN1等の名称は、図2と対応している。半導体装置の動作を説明するに当たり、演算増幅回路203_1乃至203_nが有するトランジスタ211_1乃至211_n、212_1乃至212_n、213_1乃至213_nおよび214_1乃至214_nは、チャネル幅、チャネル長が同じであり、トランジスタの特性は同じであるとする。電源線240およびVSSに電位を印加すると、電源線240とVSS間に電流が流れる。例えば、スイッチトランジスタ202_1のソース端子の電位は、電源線240の電位よりも抵抗素子201_1の抵抗値と電源線240とVSSの間に流れた電流から算出される電圧だけ電圧降下した電位となる。選択線SWはスイッチトランジスタ202_1乃至202_nのゲート端子に電気的に接続されており、スイッチトランジスタ202_1乃至202_nのソース端子とドレイン端子が導通状態オン状態になるように選択線SWに電圧を印加すると、スイッチトランジスタ202_1乃至202_nの各ドレイン端子FN1乃至FNnに電位が供給される。各ドレイン端子FN1乃至FNnの電位が安定した時点で、スイッチトランジスタ202_1乃至202_nのソース端子とドレイン端子が非導通状態オフ状態になるように選択線SWに電圧を印加する。演算増幅回路203_1が有するトランジスタ211_1のゲート端子にはFN1の電位が印加される。そして、トランジスタ211_1には、ゲート端子の電位FN1とソース端子の電位の差に相当する電流が、ドレイン端子からソース端子に流れる。トランジスタ213_1とトランジスタ211_1は定電流源222_1を介して、電源線242_1とGNDに接続されているので、トランジスタ211_1のドレイン端子からソース端子に流れる電流とトランジスタ213_1のソース端子からドレイン端子に流れる電流は同じとなる。また、トランジスタ213_1のゲート端子およびドレイン端子とトランジスタ214_1のゲート端子は電気的に接続されており、それぞれのソース端子も電源線242_1に接続されていることから、トランジスタ213_1のソース端子からドレイン端子に流れる電流とトランジスタ214_1のソース端子からドレイン端子に流れる電流は同じとなるカレントミラー回路。なお、前述のトランジスタ213_1とトランジスタ211_1の関係と同じ理由で、トランジスタ214_1のソース端子からドレイン端子に流れる電流とトランジスタ212_1のドレイン端子からソース端子に流れる電流は同じとなる。よって、トランジスタ211_1のドレイン端子からソース端子に流れる電流とトランジスタ212_1のドレイン端子からソース端子に流れる電流は同じになり、トランジスタ211_1のソース端子とトランジスタ212_1のソース端子は定電流源222_1に電気的に接続されていることから、トランジスタ211_1のゲート端子の電位とトランジスタ212_1のゲート端子の電位は同じになる。トランジスタ211_1のゲート端子の電位はFN1であることから、トランジスタ212_1のゲート端子の電位はFN1となり、V1の電位はFN1となる。同様に抵抗素子201_1及び抵抗素子201_2分電圧降下した電位がFN2に供給され、V2として出力される。順次VDDHより介在する抵抗素子分、それぞれ電圧降下した電位がFN3乃至FNnに供給され、V3乃至Vnとして出力される。図6AB及び図7ABに電位分割回路を有する半導体装置の他の一形態を示す。図6AB及び図7ABは図1と対応しているが、これに限定されず、図3の構成とも対応することができる。図6Aは、図1における定電流源222_1を抵抗素子217_1とトランジスタ215_1及びトランジスタ216_1で作製した構成である。トランジスタ216_1とトランジスタ215_1はカレントミラー回路を構成しており、トランジスタ215_1とトランジスタ216_1とには同じ電流が流れる。なお、トランジスタ215_1とトランジスタ216_1のチャネル幅、チャネル長は同じであり、トランジスタの特性は同じであるとする。図6Bは、図6Aにトランジスタ220_1、トランジスタ218_1、容量素子219_1を含む増幅回路を加える構成である。増幅回路内で使われている容量素子219_1は位相補償用容量素子と言い、演算増幅回路203_1が発振しないようにするために接続されている。図7ABは演算増幅回路203_1を発振させないために位相の補償、ゲインの調整を行うため、図7Aにおいては抵抗素子205_1と容量素子206_1を挿入する例であり、図7Bにおいては抵抗素子207_1、抵抗素子209_1、及び容量素子208_1を挿入する例である。本明細書に開示する半導体装置の演算増幅回路には酸化物半導体以外の材料を用いたトランジスタを用いることができる。酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるため、これを、酸化物半導体層を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路論理回路、駆動回路などを好適に実現することが可能である。このように、酸化物半導体以外の材料を用いたトランジスタより広義には、十分な高速動作が可能なトランジスタと、酸化物半導体層を用いたトランジスタより広義には、十分にオフ電流が小さいトランジスタとを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。電源線に直列に接続された複数の抵抗素子により、電源線に供給された電位を抵抗分割し、電源線と電気的に接続するスイッチトランジスタを介して所望の分割された電位を出力する電位分割回路を有する半導体装置において、スイッチトランジスタのドレイン端子は出力側の演算増幅回路に設けられたトランジスタのゲート端子と電気的に接続しノードを構成する。該ノードに所望の分割された電位を保持することによって、電源線からの電位の供給が停止されても、電位を出力することができる。よって、電源線への電位の供給を連続的に行わなくてもよく、電源線への電位の供給停止期間を設けることができるため、半導体装置、半導体装置の駆動方法において消費電力を軽減することができる。スイッチトランジスタに用いる酸化物半導体層を用いたトランジスタはオフ電流が極めて小さいため、長期にわたり電位を保持することが可能である。よって、電位の供給を停止する期間を設けることが可能となり、常に電位を供給する場合と比較して、消費電力を十分に低減することができる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態2本実施の形態では、開示する発明の他の一態様に係る半導体装置の回路構成および駆動方法について、図4及び図5を参照して説明する。図4及び図5は実施の形態1に示した図2の半導体装置において、演算増幅回路の代わりに容量素子を設けた例であり、実施の形態1と同一部分又は同様な機能を有する部分は、実施の形態1と同様であり、繰り返しの説明は省略する。また同じ箇所の詳細な説明は省略する。図4は、電源線240に供給される高電位VDDHを、抵抗素子201_1乃至抵抗素子201_n1のn1個の抵抗素子で分割し、V1乃至Vnのn個の電位を出力する電位分割回路を含む例である。抵抗素子201_1乃至抵抗素子201_n1が直列に設けられた電源線240と、選択線241と、選択線241とゲート端子とが電気的に接続する酸化物半導体層を含むスイッチトランジスタ202_1乃至スイッチトランジスタ202_nと、電源線240とスイッチトランジスタ202_1乃至スイッチトランジスタ202_nを介してそれぞれ電気的に接続する容量素子223_1乃至223_nとが設けられた電位分割回路を有し、抵抗素子201_1乃至抵抗素子201_n1とスイッチトランジスタ202_1乃至スイッチトランジスタ202_nのソース端子とが電気的に接続し、スイッチトランジスタ202_1乃至スイッチトランジスタ202_nのドレイン端子と容量素子223_1乃至223_nの一方の端子とが電気的に接続する半導体装置である。本実施の形態では、スイッチトランジスタ202_1乃至スイッチトランジスタ202_nのドレイン端子は容量素子223_1乃至223_nの一方の端子と電気的に接続しノードFN1乃至FNnをそれぞれ構成する。スイッチトランジスタ202_1乃至スイッチトランジスタ202_nをオン状態として電源線240から抵抗素子201_1乃至抵抗素子201_n1により電位V1乃至Vnに分割された電位をノードFN1乃至FNnに供給蓄積する。電位V1乃至Vnの供給後は、スイッチトランジスタ202_1乃至スイッチトランジスタ202_nをオフ状態とし、ノードFN1乃至FNnに電位を保持する。ノードFN1乃至FNnに電位V1乃至Vnを保持することによって、電源線240からの電位の供給が停止されても、電位V1乃至Vnを出力することができる。なお、本実施の形態の構成では、図5に示すように、容量素子223_1より出力側に、配線等に起因する抵抗素子224_1が形成され、容量素子225_1が必然的に負荷されている。スイッチトランジスタ202_1乃至スイッチトランジスタ202_nのドレイン端子と容量素子223_1乃至223_nの一方の端子とが電気的に接続することで構成するノードFN1乃至FNnに電位V1乃至Vnを保持するためには、容量素子223_1の容量C1は、寄生容量である容量素子225_1の容量C2より十分に大きくする必要がある。また、本実施の形態の図4の構成においても、図3に示すように、電源線240は酸化物半導体層を含むトランジスタ204を有し、電源線240に供給された電位は、酸化物半導体層を含むトランジスタ204を介して、抵抗素子201_1乃至抵抗素子201_n1に供給されてもよい。また、電源線240に設けられる酸化物半導体層を含むトランジスタ204のゲート端子と、スイッチトランジスタ202_1乃至スイッチトランジスタ202_nのゲート端子とが電気的に接続する構成とすることができる。酸化物半導体層を含むトランジスタ204を電源線240に設けることで、抵抗素子201_1乃至抵抗素子201_n1への電位の供給を制御することができる。例えば、ノードFN1乃至FNnに電位を供給した後、スイッチトランジスタ202_1乃至スイッチトランジスタ202_nをオフ状態としてノードFN1乃至FNnに電位を保持する期間、酸化物半導体層を含むトランジスタ204もオフ状態として電源線240への電位の供給を停止することができる。なお、本実施の形態の半導体装置は、初期状態ではV1乃至Vnはフローティングとなっており、電位が不定となっている。図4には図示していないが、容量素子223_1乃至223_nの出力側の各末端、つまり、V1乃至Vnが供給される各配線の末端には、酸化物半導体層を含むスイッチトランジスタA1乃至Anの各ドレイン端子が電気的に接続されている。スイッチトランジスタA1乃至Anの各ゲート端子は制御線に接続され、各ソース端子はVSSに接続されている。そして、制御線を制御することで、酸化物半導体層を含むスイッチトランジスタA1乃至Anのゲート端子を制御して、スイッチトランジスタA1乃至Anを導通状態にし、V1乃至Vnが供給される各配線をVSSと同じ電位にするようになっている。そして、V1乃至Vnが供給される各配線がVSSと同じ電位になったら、再度、制御線を制御することで、酸化物半導体層を含むスイッチトランジスタA1乃至Anのゲート端子を制御して、スイッチトランジスタA1乃至Anを非導通状態オフ状態にする。そして、選択線SWに電位を与えることで、スイッチトランジスタ202_1乃至202_nが導通状態オン状態になり、FN1乃至FNnの電位が確定し、容量素子223_1乃至223_nを介して、各配線にV1乃至Vnが供給される。以上のように、ノードFN1乃至FNnに所望の分割された電位V1乃至Vnを保持することによって、電源線240からの電位の供給が停止されても、電位V1乃至Vnを出力することができる。よって、電源線240への電位の供給を連続的に行わなくてもよく、電源線への電位の供給停止期間を設けることができるため、半導体装置、半導体装置の駆動方法において消費電力を軽減することができる。スイッチトランジスタに用いる酸化物半導体層を用いたトランジスタはオフ電流が極めて小さいため、長期にわたり電位を保持することが可能である。よって、電位の供給を停止する期間を設けることが可能となり、常に電位を供給する場合と比較して、消費電力を十分に低減することができる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態3本実施の形態では、開示する発明の他の一態様に係る半導体装置の回路構成および駆動方法について、図9を参照して説明する。図9は実施の形態1に示した図2の半導体装置において、選択線によってオンオフを制御するスイッチトランジスタの代わりにゲート端子とソース端子とが電気的に接続されたトランジスタを用いる例であり、実施の形態1と同一部分又は同様な機能を有する部分は、実施の形態1と同様であり、繰り返しの説明は省略する。また同じ箇所の詳細な説明は省略する。図9は、電源線240に供給される高電位VDDHを、抵抗素子201_1乃至抵抗素子201_n1のn1個の抵抗素子で分割し、分割した電位を用いて電源線245からV1’乃至Vn’のn個の電位を出力する電位分割回路を含む例である。抵抗素子201_1乃至抵抗素子201_n1が直列に設けられた電源線240と、ゲート端子とが電気的に接続する酸化物半導体層を含み、且つゲート端子とソース端子とが電気的に接続されたトランジスタ232_1乃至トランジスタ232_nと、電源線240とトランジスタ232_1乃至トランジスタ232_nを介してそれぞれ電気的に接続するトランジスタ233_1乃至トランジスタ233_nとが設けられた電位分割回路を有し、抵抗素子201_1乃至抵抗素子201_n1とトランジスタ232_1乃至トランジスタ232_nのソース端子とが電気的に接続し、トランジスタ232_1乃至トランジスタ232_nのドレイン端子とトランジスタ233_1乃至トランジスタ233_nのゲート端子とが電気的に接続する半導体装置である。なお、トランジスタ233_1乃至トランジスタ233_nは電源線245と電気的に接続している。本実施の形態では、トランジスタ232_1乃至トランジスタ232_nのドレイン端子はトランジスタ233_1乃至トランジスタ233_nのゲート端子と電気的に接続しノードFN1乃至FNnをそれぞれ構成する。トランジスタ232_1乃至トランジスタ232_nをオン状態として電源線240から抵抗素子201_1乃至抵抗素子201_n1により所望の電位に分割された電位をノードFN1乃至FNnに供給蓄積する。所望の電位の供給後は、トランジスタ232_1乃至トランジスタ232_nはオフ状態となり、ノードFN1乃至FNnに電位を保持する。ノードFN1乃至FNnに所望の電位を保持することによって、電源線240からの電位の供給が停止されても、トランジスタ233_1乃至トランジスタ233_nのゲート端子に所望の電位を供給することができるので、電源線245より電位V1’乃至Vn’を出力することができる。また、本実施の形態の図9の構成においても、図3に示すように、電源線240は酸化物半導体層を含むトランジスタ204を有し、電源線240に供給された電位は、酸化物半導体層を含むトランジスタ204を介して、抵抗素子201_1乃至抵抗素子201_n1に供給されてもよい。酸化物半導体層を含むトランジスタ204を電源線240に設けることで、抵抗素子201_1乃至抵抗素子201_n1への電位の供給を制御することができる。例えば、ノードFN1乃至FNnに電位を供給した後、トランジスタ232_1乃至トランジスタ232_nがオフ状態となりノードFN1乃至FNnに電位を保持する期間、酸化物半導体層を含むトランジスタ204もオフ状態として電源線240への電位の供給を停止することができる。以上のように、ノードFN1乃至FNnに所望の分割された電位を保持することによって、電源線240からの電位の供給が停止されても、電位V1’乃至Vn’を出力することができる。よって、電源線240への電位の供給を連続的に行わなくてもよく、電源線への電位の供給停止期間を設けることができるため、半導体装置、半導体装置の駆動方法において消費電力を軽減することができる。トランジスタ232_1乃至トランジスタ232_nに用いる、酸化物半導体層を用いたトランジスタはオフ電流が極めて小さいため、長期にわたり電位を保持することが可能である。よって、電位の供給を停止する期間を設けることが可能となり、常に電位を供給する場合と比較して、消費電力を十分に低減することができる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態4本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法について、図10乃至図12を参照して説明する。図10Aおよび図10Bは、図1の回路図で示した電位分割回路を有する半導体装置の構成の一例である。図10Aには、半導体装置の断面を、図10Bには、半導体装置の平面をそれぞれ示す。図10Aは、図10BのA1-A2における断面図である。なお、図10Bの平面図においては、絶縁層150、絶縁層152、及び配線158は省略しており、図面を簡略化している。図10Aおよび図10Bに示される半導体装置は、下部に第1の半導体材料を用いたトランジスタ211_1を有し、上部に第2の半導体材料を用いたスイッチトランジスタ202_1を有するものである。ここで、第1の半導体材料と第2の半導体材料とは異なる材料とすることが望ましい。本実施の形態では、第1の半導体材料を酸化物半導体以外の半導体材料シリコンなどとし、第2の半導体材料を酸化物半導体とする。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電位の保持を可能とする。図10Aおよび図10Bにおけるトランジスタ211_1は、半導体材料例えば、シリコンなどを含む基板185に設けられたチャネル形成領域116と、チャネル形成領域116を挟むように設けられた不純物領域120と、不純物領域120に接する金属化合物領域124と、チャネル形成領域116上に設けられたゲート絶縁層108と、ゲート絶縁層108上に設けられたゲート電極110と、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が、ドレイン電極との記載にはドレイン領域が含まれうる。また、基板100上にはトランジスタ211_1を囲むように素子分離絶縁層106が設けられており、トランジスタ211_1を覆うように絶縁層128、絶縁層130が設けられている。なお、高集積化を実現するためには、図10Aおよび図10Bに示すようにトランジスタ211_1がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ211_1の特性を重視する場合には、ゲート電極110の側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域120を設けても良い。ここで、絶縁層130は、平坦性の良好な表面を有しているのが好ましい。図10Aおよび図10Bにおけるスイッチトランジスタ202_1は、絶縁層130上に形成された酸化物半導体層144と、ソース電極142aおよびドレイン電極142bと、酸化物半導体層144及びソース電極142aおよびドレイン電極142bを覆うゲート絶縁層146と、ゲート絶縁層146上に酸化物半導体層144と重畳するように設けられたゲート電極148とを有する。なお、ゲート電極148は、図1に示す回路図に示す選択線241と電気的に接続している。ドレイン電極142bはトランジスタ211_1のゲート電極110と接して形成されており、スイッチトランジスタ202_1のドレイン電極142bとトランジスタ211_1のゲート電極110とが電気的に接続することで、ノードFN1を構成する。ここで、酸化物半導体層144は水素などの不純物が十分に除去され、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層144の水素濃度は5×1019atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下とする。なお、上述の酸化物半導体層144中の水素濃度は、二次イオン質量分析法SIMS:SecondaryIonMassSpectroscopyで測定されるものである。このように、水素濃度が十分に低減され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層144では、水素等のドナーに起因するキャリア密度が1×1012/cm3未満、望ましくは、1×1011/cm3未満、より望ましくは1.45×1010/cm3未満となる。また、例えば、室温25°Cでのオフ電流ここでは、単位チャネル幅1μmあたりの値は100zA1zAゼプトアンペアは1×10-21A以下、望ましくは10zA以下となる。このように、i型化真性化または実質的にi型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のスイッチトランジスタ202_1を得ることができる。また、酸化物半導体層144は二次イオン質量分析法で測定される最低値が、ナトリウムNaが5×1016cm-3以下、好ましくは1×1016cm-3以下、さらに好ましくは1×1015cm-3以下とし、リチウムLiが5×1015cm-3以下、好ましくは1×1015cm-3以下とし、カリウムKが5×1015cm-3以下、好ましくは1×1015cm-3以下とする。アルカリ金属、及びアルカリ土類金属は酸化物半導体層144にとっては悪性の不純物であり、少ないほうがよい。特にアルカリ金属のうち、Naは酸化物半導体層144に接する絶縁膜が酸化物であった場合、その中に拡散し、Naとなる。また、酸化物半導体層144内において、金属と酸素の結合を分断し、あるいは結合中に割り込む。その結果、酸化物半導体層144を用いたトランジスタの特性の劣化例えば、ノーマリオン化しきい値の負へのシフト、移動度の低下等をもたらす。加えて、特性のばらつきの原因ともなる。このような問題は、特に酸化物半導体層144中の水素の濃度が十分に低い場合において顕著となる。したがって、酸化物半導体層144中の水素の濃度が5×1019cm-3以下、特に5×1018cm-3以下である場合には、アルカリ金属の濃度を上記の値にすることが強く求められる。また、絶縁層130の表面であって酸化物半導体層144と接する領域は、その二乗平均平方根RMS粗さを1nm以下とすることが好ましい。このように、二乗平均平方根RMS粗さが1nm以下という極めて平坦な領域にスイッチトランジスタ202_1のチャネル形成領域を設けることにより、スイッチトランジスタ202_1が微細化される状況においても、短チャネル効果などの不具合を防止し、良好な特性を有するスイッチトランジスタ202_1を提供することが可能である。スイッチトランジスタ202_1とトランジスタ211_1とを積層構造とすることによって半導体装置に占める占有面積を縮小することができる。よって、半導体装置の高集積化を図ることができる。スイッチトランジスタ202_1の上には、絶縁層150が設けられており、絶縁層150上には絶縁層152が設けられている。ゲート絶縁層146、絶縁層150及び絶縁層152にはソース電極142aに達する開口が形成され、該開口には電極156が形成されている。絶縁層152上に、絶縁層152に埋め込まれるように形成された電極156に接して配線158を形成することで、ソース電極142aと配線158とが電気的に接続している。ここで、配線158は、図1に示す回路において電源線240、又は電源線240と電気的に接続する配線である。なお、開示する発明に係る半導体装置の構成は、図10Aおよび図10Bに示されるものに限定されない。開示する発明の一態様の技術的思想は、酸化物半導体と、酸化物半導体以外の材料と、を用いた積層構造を形成する点にあるから、電極の接続関係等の詳細については、適宜変更することができる。次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のトランジスタ211_1の作製方法について図11を参照して説明し、その後、上部のスイッチトランジスタ202_1および容量素子164の作製方法について図12および図13を参照して説明する。まず、半導体材料を含む基板185を用意する図11A参照。半導体材料を含む基板185としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用することができる。ここでは、半導体材料を含む基板185として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般にSOI基板は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含む概念として用いる。つまり、SOI基板が有する半導体層は、シリコン半導体層に限定されない。また、SOI基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。半導体材料を含む基板185として、特に、シリコンなどの単結晶半導体基板を用いる場合には、半導体装置の回路の動作を高速化することができるため好適である。なお、トランジスタのしきい値電圧を制御するために、後にトランジスタ211_1のチャネル形成領域116となる領域に、不純物元素を添加しても良い。ここでは、トランジスタ211_1のしきい値電圧が正となるように導電性を付与する不純物元素を添加する。半導体材料がシリコンの場合、該導電性を付与する不純物には、例えば、硼素、アルミニウム、ガリウムなどがある。なお、不純物元素の添加後には、加熱処理を行い、不純物元素の活性化や不純物元素の添加時に生じる欠陥の改善等を図るのが望ましい。基板185に素子分離絶縁層106を形成する図11B参照。素子分離絶縁層106は基板185を選択的に除去し、該除去領域を埋めるように絶縁層を成膜し、選択的に除去することによって形成することができる。当該絶縁層は、酸化シリコンや窒化シリコン、酸化窒化シリコンなどを用いて形成される。絶縁層の除去方法としては、CMP化学的機械的研磨処理などの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。なお、素子分離絶縁層106の形成領域以外の基板185は半導体領域として用いることができる。次に、基板185の表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。絶縁層は後のゲート絶縁層となるものであり、例えば、基板185表面の熱処理熱酸化処理や熱窒化処理などによって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、He、Ar、Kr、Xeなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行うことができる。もちろん、CVD法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層は、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムアルミネートHfAlxOyx>0、y>0等を含む単層構造または積層構造とすることが望ましい。また、絶縁層の厚さは、例えば、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、CVD法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層108およびゲート電極110を形成する図11C参照。次に、基板185にリンPやヒ素Asなどを添加して、チャネル形成領域116および不純物領域120を形成する。なお、ここではn型トランジスタを形成するためにリンやヒ素を添加しているが、p型トランジスタを形成する場合には、硼素BやアルミニウムAlなどの不純物元素を添加すればよい。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。なお、ゲート電極110の周囲にサイドウォール絶縁層を形成して、不純物元素が異なる濃度で添加された不純物領域を形成しても良い。次に、ゲート電極110、不純物領域120等を覆うように金属層122を形成する。当該金属層122は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層は、基板185を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。次に、熱処理を施して、上記金属層と半導体材料とを反応させる。これにより、不純物領域120に接する金属化合物領域124が形成される。なお、ゲート電極110として多結晶シリコンなどを用いる場合には、ゲート電極110の金属層と接触する部分にも、金属化合物領域が形成されることになる。上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物領域124を形成した後には、金属層は除去する。以上により、半導体材料を含む基板185を用いたトランジスタ211_1が形成される図11D参照。このようなトランジスタ211_1は、高速動作が可能であるという特徴を有する。なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。次に、上述の工程により形成された各構成を覆うように、絶縁層128及び絶縁層130を形成する。絶縁層128、絶縁層130は、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層128、絶縁層130に誘電率の低いlow-k材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層128、絶縁層130には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層128、絶縁層130は、ポリイミド、アクリル樹脂等の有機絶縁材料を用いて形成することも可能である。本実施の形態では、絶縁層128としてスパッタリング法により膜厚50nmの酸化窒化シリコン膜を形成し、絶縁層130としてスパッタリング法により膜厚550nmの酸化シリコン膜を形成する。次に、スイッチトランジスタ202_1の形成前の処理として、絶縁層128及び絶縁層130にCMP処理を施して、平坦化した絶縁層128、絶縁層130を形成し、同時にゲート電極110の上面を露出させる図11E参照。。ゲート電極110の上面を露出させる処理としては、CMP処理の他にエッチング処理などを適用することも可能である。なお、絶縁層130の上には、下地として機能する絶縁層を設けても良い。当該絶縁層は、PVD法やCVD法などを用いて形成することができる。CMP処理により十分に平坦化した絶縁層130上に酸化物半導体層144を形成する図12A参照。。酸化物半導体層144は、四元系金属酸化物であるIn-Sn-Ga-Zn-O系や、三元系金属酸化物であるIn-Ga-Zn-O系、In-Sn-Zn-O系、In-Al-Zn-O系、Sn-Ga-Zn-O系、Al-Ga-Zn-O系、Sn-Al-Zn-O系や、二元系金属酸化物であるIn-Zn-O系、Sn-Zn-O系、Al-Zn-O系、Zn-Mg-O系、Sn-Mg-O系、In-Mg-O系や、In-O系、Sn-O系、Zn-O系などを用いて形成することができる。また、上記酸化物半導体にSiO2を含んでもよい。中でも、In-Ga-Zn-O系の酸化物半導体材料は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体装置に用いる半導体材料としては好適である。In-Ga-Zn-O系の酸化物半導体材料の代表例としては、InGaO3ZnOmm>0で表記されるものがある。また、Gaに代えてMの表記を用い、InMO3ZnOmm>0のように表記される酸化物半導体材料がある。ここで、Mは、ガリウムGa、アルミニウムAl、鉄Fe、ニッケルNi、マンガンMn、コバルトCoなどから選ばれた一の金属元素または複数の金属元素を示す。例えば、Mとしては、Ga、GaおよびAl、GaおよびFe、GaおよびNi、GaおよびMn、GaおよびCoなどを適用することができる。なお、上述の組成は結晶構造から導き出されるものであり、あくまでも一例に過ぎないことを付記する。また、酸化物半導体としてIn-Zn-O系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、In:Zn=50:1~1:2モル数比に換算するとIn2O3:ZnO=25:1~1:4、好ましくはIn:Zn=20:1~1:1モル数比に換算するとIn2O3:ZnO=10:1~1:2、さらに好ましくはIn:Zn=15:1~1.5:1モル数比に換算するとIn2O3:ZnO=15:2~3:4とする。例えば、In-Zn-O系酸化物半導体の形成に用いるターゲットは、原子数比がIn:Zn:O=X:Y:Zのとき、Z>1.5XYとする。酸化物半導体層144をスパッタ法で作製するための酸化物ターゲットとしては、In:Ga:Zn=1:x:yxは0以上、yは0.5以上5以下の組成比で表されるものを用いるのが好適である。例えば、In:Ga:Zn=1:1:1[atom比]x=1、y=1、すなわち、In2O3:Ga2O3:ZnO=1:1:2[mol数比]の組成比を有するターゲットなどを用いることができる。また、In:Ga:Zn=1:1:0.5[atom比]x=1、y=0.5の組成比を有するターゲットや、In:Ga:Zn=1:1:2[atom比]x=1、y=2の組成比を有するターゲットや、In:Ga:Zn=1:0:1[atom比]x=0、y=1の組成比を有するターゲットを用いることもできる。本実施の形態では、非晶質構造の酸化物半導体層144を、In-Ga-Zn-O系の金属酸化物ターゲットを用いるスパッタ法により形成することとする。また、その膜厚は、1nm以上50nm以下、好ましくは2nm以上20nm以下、より好ましくは3nm以上15nm以下とする。金属酸化物ターゲット中の金属酸化物の相対密度は80以上、好ましくは95以上、さらに好ましくは99.9以上である。相対密度の高い金属酸化物ターゲットを用いることにより、緻密な構造の酸化物半導体層を形成することが可能である。酸化物半導体層144の形成雰囲気は、希ガス代表的にはアルゴン雰囲気、酸素雰囲気、または、希ガス代表的にはアルゴンと酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度1ppm以下望ましくは濃度10ppb以下にまで除去された高純度ガス雰囲気を用いるのが好適である。酸化物半導体層144の形成の際には、例えば、減圧状態に保たれた処理室内に被処理物を保持し、被処理物の温度が100°C以上550°C未満、好ましくは200°C以上400°C以下となるように被処理物を熱する。または、酸化物半導体層144の形成の際の被処理物の温度は、室温25°C±10°Cとしてもよい。そして、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層144を形成する。被処理物を熱しながら酸化物半導体層144を形成することにより、酸化物半導体層144に含まれる不純物を低減することができる。また、スパッタによる損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水などを除去することができるため、酸化物半導体層中の不純物濃度を低減できる。酸化物半導体層144の形成条件としては、例えば、被処理物とターゲットの間との距離が170mm、圧力が0.4Pa、直流DC電力が0.5kW、雰囲気が酸素酸素100雰囲気、またはアルゴンアルゴン100雰囲気、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流DC電源を用いると、ごみ成膜時に形成される粉状の物質などを低減でき、膜厚分布も均一となるため好ましい。酸化物半導体層144の厚さは、1nm以上50nm以下、好ましくは2nm以上20nm以下、より好ましくは3nm以上15nm以下とする。開示する発明に係る構成を採用することで、このような厚さの酸化物半導体層144を用いる場合であっても、微細化に伴う短チャネル効果を抑制することが可能である。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる。なお、上記のように絶縁層140を形成することにより、酸化物半導体層144のチャネル形成領域に相当する部分の形成表面を十分に平坦化することができるので、厚みの小さい酸化物半導体層であっても、好適に形成することが可能である。また、図12Aに示すように、酸化物半導体層144のチャネル形成領域に相当する部分の断面形状を、平坦な形状とすることが好ましい。酸化物半導体層144のチャネル形成領域に相当する部分の断面形状を平坦な形状とすることすることにより、酸化物半導体層144の断面形状が平坦でない場合と比較して、リーク電流を低減することができる。なお、酸化物半導体層144をスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、形成表面例えば絶縁層140の表面の付着物を除去しても良い。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。酸化物半導体層144の形成後には、酸化物半導体層144に対して熱処理第1の熱処理を行うことが望ましい。この第1の熱処理によって酸化物半導体層144中の、過剰な水素水や水酸基を含むを除去し、酸化物半導体層144の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。第1の熱処理の温度は、例えば、300°C以上550°C未満、好ましくは400°C以上500°C以下とする。熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、450°C、1時間の条件で行うことができる。この間、酸化物半導体層は大気に触れさせず、水や水素の混入が生じないようにする。熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、GRTAGasRapidThermalAnneal装置、LRTALampRapidThermalAnneal装置等のRTARapidThermalAnneal装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光電磁波の輻射により、被処理物を加熱する装置である。GRTA装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。例えば、第1の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すGRTA処理を行ってもよい。GRTA処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第1の熱処理を行うことで、酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである。なお、不活性ガス雰囲気としては、窒素、または希ガスヘリウム、ネオン、アルゴン等を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、6N99.9999以上、好ましくは7N99.99999以上すなわち、不純物濃度が1ppm以下、好ましくは0.1ppm以下とする。いずれにしても、第1の熱処理によって不純物を低減し、i型真性半導体またはi型に限りなく近い酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実現することができる。ところで、上述の熱処理第1の熱処理には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や、脱水素化処理は、酸化物半導体層144の形成後やゲート絶縁層146の形成後、ゲート電極の形成後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。酸化物半導体層144のエッチングは、上記熱処理の前、または上記熱処理の後のいずれにおいて行っても良い。また、素子の微細化という観点からはドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。なお、素子におけるリークなどが問題とならない場合には、酸化物半導体層を島状に加工しないで用いても良い。次に、ゲート電極110、絶縁層128、絶縁層130などの上に導電層を形成し、該導電層を選択的にエッチングして、ゲート電極110と接するソース電極142a、ドレイン電極142bを形成する図12B参照。。導電層は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて形成することができる。また、導電層の材料としては、Al、Cr、Cu、Ta、Ti、Mo、Wから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。Mn、Mg、Zr、Be、Nd、Scのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウムIn2O3、酸化スズSnO2、酸化亜鉛ZnO、酸化インジウム酸化スズIn2O3-SnO2、ITOと略記する場合がある、酸化インジウム酸化亜鉛In2O3-ZnO、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。また、導電層としてグラフェンを用いてもよい。導電層は、単層構造であっても良いし、2層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された2層構造、窒化チタン膜上にチタン膜が積層された2層構造、チタン膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極142a、およびドレイン電極142bへの加工が容易であるというメリットがある。上部のスイッチトランジスタ202_1のチャネル長Lは、ソース電極142a、およびドレイン電極142bの下端部の間隔によって決定される。なお、チャネル長Lが25nm未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数nm~数10nmと波長の短い超紫外線を用いるのが望ましい。次に、ソース電極142a、ドレイン電極142b、及び酸化物半導体層144を覆うようにゲート絶縁層146を形成する。ゲート絶縁層146は、CVD法やスパッタ法等を用いて形成することができる。また、ゲート絶縁層146は、酸化シリコン、窒化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムアルミネートHfAlxOyx>0、y>0などを含むように形成するのが好適である。また、ゲート絶縁層146は、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層146に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムアルミネートHfAlxOyx>0、y>0、などの高誘電率high-k材料を用いると良い。high-k材料をゲート絶縁層146に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。例えば、酸化ハフニウムは比誘電率が15程度であり、酸化シリコンの比誘電率の3~4と比較して非常に大きな値を有している。このような材料を用いることにより、酸化シリコン換算で15nm未満、好ましくは2nm以上10nm以下のゲート絶縁層を実現することも容易になる。なお、high-k材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。また、ゲート絶縁層146のように、酸化物半導体層144と接する膜には、金属酸化物膜を用いることが好ましい。金属酸化物膜は、例えば、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコンなどの材料を用いて形成する。また、13族元素および酸素を含む材料を用いて形成することもできる。13族元素および酸素を含む材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウムおよび酸化ガリウムアルミニウムのいずれか一または複数を含む材料などがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量原子よりアルミニウムの含有量原子が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量原子がアルミニウムの含有量原子以上のものを示す。金属酸化物膜は、上述の材料を用いて、単層構造または積層構造で形成することができる。ゲート絶縁層146の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第2の熱処理を行うのが望ましい。熱処理の温度は、200°C以上450°C以下、望ましくは250°C以上350°C以下である。例えば、窒素雰囲気下で250°C、1時間の熱処理を行えばよい。第2の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層146が酸素を含む場合、酸化物半導体層144に酸素を供給し、該酸化物半導体層144の酸素欠損を補填して、i型真性半導体またはi型に限りなく近い酸化物半導体層を形成することもできる。なお、本実施の形態では、ゲート絶縁層146の形成後に第2の熱処理を行っているが、第2の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第2の熱処理を行っても良い。また、第1の熱処理に続けて第2の熱処理を行っても良いし、第1の熱処理に第2の熱処理を兼ねさせても良いし、第2の熱処理に第1の熱処理を兼ねさせても良い。上述のように、第1の熱処理と第2の熱処理の少なくとも一方を適用することで、酸化物半導体層144を、その主成分以外の不純物が極力含まれないように高純度化することができる。次に、ゲート絶縁層146上にゲート電極148を形成する。ゲート電極148は、ゲート絶縁層146上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電極148となる導電層は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて形成することができる。詳細は、ソース電極142aまたはドレイン電極142bなどの場合と同様であり、これらの記載を参酌できる。以上により、高純度化された酸化物半導体層144を用いたスイッチトランジスタ202_1が完成する図12C参照。このようなスイッチトランジスタ202_1は、オフ電流が十分低減されているという特徴を有する。このため、当該トランジスタをスイッチトランジスタとして用いることで、長時間の電位の保持を行うことができる。次に、ゲート絶縁層146およびゲート電極148上に、絶縁層150を形成する。絶縁層150は、PVD法やCVD法などを用いて形成することができる。また、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて、単層または積層で形成することができる。なお、絶縁層150には、誘電率の低い材料や、誘電率の低い構造多孔性の構造などを用いることが望ましい。絶縁層150の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。次に、ゲート絶縁層146、絶縁層150、および絶縁層152に、ソース電極142aにまで達する開口を形成した後、開口に電極156を形成し、絶縁層152上に、電極156に接する配線158を形成する図12D参照。当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。絶縁層152は、絶縁層150と同様に、PVD法やCVD法などを用いて形成することができる。また、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて、単層または積層で形成することができる。なお、絶縁層152には、誘電率の低い材料や、誘電率の低い構造多孔性の構造などを用いることが望ましい。絶縁層152の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。なお、上記絶縁層152は、その表面が平坦になるように形成することが望ましい。表面が平坦になるように絶縁層152を形成することで、半導体装置を微細化した場合などにおいても、絶縁層152上に、電極や配線などを好適に形成することができるためである。なお、絶縁層152の平坦化は、CMP化学的機械的研磨などの方法を用いて行うことができる。電極156は、例えば、開口を含む領域にPVD法やCVD法などを用いて導電層を形成した後、エッチング処理やCMPといった方法を用いて、上記導電層の一部を除去することにより形成することができる。より具体的には、例えば、開口を含む領域にPVD法によりチタン膜を薄く形成し、CVD法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、PVD法により形成されるチタン膜は、被形成面の酸化膜自然酸化膜などを還元し、下部電極などここではドレイン電極142bとの接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。配線158は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて導電層を形成した後、当該導電層を所望の形状にエッチング加工することによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は、ソース電極142aなどと同様である。なお、上記工程の後に、各種配線や電極などを形成しても良い。配線や電極は、いわゆるダマシン法や、デュアルダマシン法などの方法を用いて形成することができる。以上の工程より、図10ABに示すような構成の半導体装置を作製することができる。また、酸化物半導体層144とソース電極142a、ドレイン電極142bとの間に、ソース領域及びドレイン領域として機能する酸化物導電層をバッファ層として設けてもよい。図10ABにおいてスイッチトランジスタ202_1として示したトランジスタに酸化物導電層を設けたトランジスタ252、262を図14ABに示す。図14ABのトランジスタ252、262は、酸化物半導体層144とソース電極142a、ドレイン電極142bとの間に、ソース領域及びドレイン領域として機能する酸化物導電層155a、155bが形成されている。図14ABのトランジスタ252、262は作製工程により酸化物導電層155a、155bの形状が異なる例である。また、図14ABでは、絶縁層130とトランジスタ252、262との間に絶縁層159を設ける例である。絶縁層159は、PCVD法またはスパッタリング法を用いて、50nm以上600nm以下の膜厚の酸化物絶縁層を形成する。例えば、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜から選ばれた一層またはこれらの積層を用いることができる。図14Aのトランジスタ252では、酸化物半導体膜と酸化物導電膜の積層を形成し、酸化物半導体膜と酸化物導電膜との積層を同じフォトリソグラフィ工程によって形状を加工して島状の酸化物半導体層144と酸化物導電膜を形成する。酸化物半導体層及び酸化物導電膜上にソース電極142a、ドレイン電極142bを形成した後、ソース電極142a、ドレイン電極142bをマスクとして、島状の酸化物導電膜をエッチングし、ソース領域およびドレイン領域となる酸化物導電層155a、155bを形成する。図14Bのトランジスタ262では、酸化物半導体層144上に酸化物導電膜を形成し、その上に金属導電膜を形成し、酸化物導電膜および金属導電膜を同じフォトリソグラフィ工程によって加工して、ソース領域およびドレイン領域となる酸化物導電層155a、155b、ソース電極142a、ドレイン電極142bを形成する。なお、酸化物導電層の形状を加工するためのエッチング処理の際、酸化物半導体層が過剰にエッチングされないように、エッチング条件エッチング材の種類、濃度、エッチング時間等を適宜調整する。酸化物導電層155a、155bの成膜方法は、スパッタリング法や真空蒸着法電子ビーム蒸着法などや、アーク放電イオンプレーティング法や、スプレー法を用いる。酸化物導電層の材料としては、酸化亜鉛、酸化亜鉛アルミニウム、酸化窒化亜鉛アルミニウム、酸化亜鉛ガリウム、酸化インジウム、酸化スズ、酸化インジウム酸化スズ、酸化インジウム酸化亜鉛などを適用することができる。また、上記材料に酸化シリコンを含ませてもよい。ソース領域及びドレイン領域として、酸化物導電層を酸化物半導体層144とソース電極142a、ドレイン電極142bとの間に設けることで、ソース領域及びドレイン領域の低抵抗化を図ることができ、トランジスタ252、262が高速動作をすることができる。また、酸化物半導体層144、酸化物導電層155b、ドレイン電極142bの構成とすることによって、トランジスタ252、262の耐圧を向上させることができる。本実施の形態において示すスイッチトランジスタ202_1では、酸化物半導体層144が高純度化されているため、その水素濃度は、5×1019atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下である。また、酸化物半導体層144のキャリア密度は、一般的なシリコンウェハにおけるキャリア密度1×1014/cm3程度と比較して、十分に小さい値例えば、1×1012/cm3未満、より好ましくは、1.45×1010/cm3未満をとる。そして、スイッチトランジスタ202_1のオフ電流も十分に小さくなる。例えば、スイッチトランジスタ202_1の室温25°Cでのオフ電流ここでは、単位チャネル幅1μmあたりの値は100zA1zAゼプトアンペアは1×10-21A以下、望ましくは10zA以下となる。このように高純度化され、真性化された酸化物半導体層144を用いることで、スイッチトランジスタ202_1のオフ電流を十分に低減することが容易になる。そして、このようなスイッチトランジスタ202_1を用いることで、長期にわたり電位を保持することが可能な半導体装置が得られる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態5本実施の形態では、本明細書に開示する半導体装置に適用できるトランジスタの例を示す。本明細書に開示する半導体装置に適用できるトランジスタの構造は特に限定されず、例えばトップゲート構造、又はボトムゲート構造のスタガ型及びプレーナ型などを用いることができる。また、トランジスタはチャネル形成領域が一つ形成されるシングルゲート構造でも、2つ形成されるダブルゲート構造もしくは3つ形成されるトリプルゲート構造であっても良い。また、チャネル領域の上下にゲート絶縁層を介して配置された2つのゲート電極層を有する、デュアルゲート型でもよい。本明細書に開示する半導体装置例えば、実施の形態1乃至4におけるスイッチトランジスタ202_1乃至スイッチトランジスタ202_n、トランジスタ232_1乃至トランジスタ232_n、トランジスタ204に適用できるトランジスタの断面構造の例を図13A乃至Dに示す。図13A乃至Dに示すトランジスタは絶縁層400上に設ける例を示すが、ガラス基板などの基板上に設けられてもよい。なお、図13A乃至Dに示すトランジスタを実施の形態4におけるスイッチトランジスタ202_1に適用する場合、絶縁層400は、絶縁層130に相当する。図13Aに示すトランジスタ410は、ボトムゲート構造の薄膜トランジスタの一つであり、逆スタガ型薄膜トランジスタともいう。トランジスタ410は、絶縁層400上に、ゲート電極層401、ゲート絶縁層402、酸化物半導体層403、ソース電極層405a、及びドレイン電極層405bを含む。また、トランジスタ410を覆い、酸化物半導体層403に積層する絶縁層407が設けられている。絶縁層407上にはさらに絶縁層409が形成されている。図13Bに示すトランジスタ420は、チャネル保護型チャネルストップ型ともいうと呼ばれるボトムゲート構造の一つであり逆スタガ型薄膜トランジスタともいう。トランジスタ420は、絶縁層400上に、ゲート電極層401、ゲート絶縁層402、酸化物半導体層403、酸化物半導体層403のチャネル形成領域を覆うチャネル保護層として機能する絶縁層427、ソース電極層405a、及びドレイン電極層405bを含む。また、トランジスタ420を覆い、絶縁層409が形成されている。図13C示すトランジスタ430はボトムゲート型の薄膜トランジスタであり、絶縁表面を有する基板である絶縁層400上に、ゲート電極層401、ゲート絶縁層402、ソース電極層405a、ドレイン電極層405b、及び酸化物半導体層403を含む。また、トランジスタ430を覆い、酸化物半導体層403に接する絶縁層407が設けられている。絶縁層407上にはさらに絶縁層409が形成されている。トランジスタ430においては、ゲート絶縁層402は絶縁層400及びゲート電極層401上に接して設けられ、ゲート絶縁層402上にソース電極層405a、ドレイン電極層405bが接して設けられている。そして、ゲート絶縁層402、及びソース電極層405a、ドレイン電極層405b上に酸化物半導体層403が設けられている。図13Dに示すトランジスタ440は、トップゲート構造の薄膜トランジスタの一つである。トランジスタ440は、絶縁層400上に、絶縁層437、ソース電極層405a、及びドレイン電極層405b、酸化物半導体層403、ゲート絶縁層402、ゲート電極層401を含み、ソース電極層405a、ドレイン電極層405bにそれぞれ配線層436a、配線層436bが接して設けられ電気的に接続している。ボトムゲート構造のトランジスタ410、420、430を基板上に設ける場合、下地膜となる絶縁膜を基板とゲート電極層の間に設けてもよい。下地膜は、基板からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜、又は酸化窒化シリコン膜から選ばれた一又は複数の膜による積層構造により形成することができる。ゲート電極層401の材料は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて、単層でまたは積層して形成することができる。ゲート絶縁層402は、プラズマCVD法又はスパッタリング法等を用いて、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸化ハフニウム層を単層で又は積層して形成することができる。例えば、第1のゲート絶縁層としてプラズマCVD法により膜厚50nm以上200nm以下の窒化シリコン層SiNyy>0を形成し、第1のゲート絶縁層上に第2のゲート絶縁層として膜厚5nm以上300nm以下の酸化シリコン層SiOxx>0を積層して、合計膜厚200nmのゲート絶縁層とする。ソース電極層405a、ドレイン電極層405bに用いる導電膜としては、例えば、Al、Cr、Cu、Ta、Ti、Mo、Wから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等を用いることができる。また、Al、Cuなどの金属層の下側又は上側の一方または双方にTi、Mo、Wなどの高融点金属層を積層させた構成としても良い。また、Al膜に生ずるヒロックやウィスカーの発生を防止する元素Si、Nd、Scなどが添加されているAl材料を用いることで耐熱性を向上させることが可能となる。ソース電極層405a、ドレイン電極層405bに接続する配線層436a、配線層436bのような導電膜も、ソース電極層405a、ドレイン電極層405bと同様な材料を用いることができる。また、ソース電極層405a、ドレイン電極層405bこれと同じ層で形成される配線層を含むとなる導電膜としては導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウムIn2O3、酸化スズSnO2、酸化亜鉛ZnO、酸化インジウム酸化スズIn2O3―SnO2、ITOと略記する、酸化インジウム酸化亜鉛In2O3―ZnOまたはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。絶縁層407、427、437は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、または酸化窒化アルミニウム膜などの無機絶縁膜を用いることができる。絶縁層409は、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができる。また、絶縁層409上にトランジスタ起因の表面凹凸を低減するために平坦化絶縁膜を形成してもよい。平坦化絶縁膜としては、ポリイミド、アクリル樹脂、ベンゾシクロブテン系樹脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料low-k材料等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁膜を形成してもよい。本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。実施の形態6上記実施の形態1乃至5において、トランジスタ例えば、実施の形態1乃至4におけるスイッチトランジスタ202_1乃至スイッチトランジスタ202_n、トランジスタ232_1乃至トランジスタ232_n、トランジスタ204の半導体層に用いることのできる酸化物半導体層の一形態を、図15を用いて説明する。本実施の形態の酸化物半導体層は、第1の結晶性酸化物半導体層上に第1の結晶性酸化物半導体層よりも厚い第2の結晶性酸化物半導体層を有する積層構造である。絶縁層130上に絶縁層159を形成する。本実施の形態では、絶縁層159として、PCVD法またはスパッタリング法を用いて、50nm以上600nm以下の膜厚の酸化物絶縁層を形成する。例えば、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜から選ばれた一層またはこれらの積層を用いることができる。次に、絶縁層159上に膜厚1nm以上10nm以下の第1の酸化物半導体膜を形成する。第1の酸化物半導体膜の形成は、スパッタリング法を用い、そのスパッタリング法による成膜時における基板温度は200°C以上400°C以下とする。本実施の形態では、酸化物半導体用ターゲットIn-Ga-Zn-O系酸化物半導体用ターゲットIn2O3:Ga2O3:ZnO=1:1:2[mol数比]を用いて、基板とターゲットの間との距離を170mm、基板温度250°C、圧力0.4Pa、直流DC電源0.5kW、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚5nmの第1の酸化物半導体膜を成膜する。次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第1の加熱処理を行う。第1の加熱処理の温度は、400°C以上750°C以下とする。第1の加熱処理によって第1の結晶性酸化物半導体層450aを形成する図15A参照。成膜時における基板温度や第1の加熱処理の温度にもよるが、成膜や第1の加熱処理によって、膜表面から結晶化が起こり、膜の表面から内部に向かって結晶成長し、C軸配向した結晶が得られる。第1の加熱処理によって、亜鉛と酸素が膜表面に多く集まり、上平面が六角形をなす亜鉛と酸素からなるグラフェンタイプの二次元結晶が最表面に1層または複数層形成され、これが膜厚方向に成長して重なり積層となる。加熱処理の温度を上げると表面から内部、そして内部から底部と結晶成長が進行する。第1の加熱処理によって、酸化物絶縁層である絶縁層159中の酸素を第1の結晶性酸化物半導体層450aとの界面またはその近傍界面からプラスマイナス5nmに拡散させて、第1の結晶性酸化物半導体層の酸素欠損を低減する。従って、下地絶縁層として用いられる絶縁層159は、膜中バルク中、第1の結晶性酸化物半導体層450aと絶縁層159の界面、のいずれかには少なくとも化学量論比を超える量の酸素が存在することが好ましい。次いで、第1の結晶性酸化物半導体層450a上に10nmよりも厚い第2の酸化物半導体膜を形成する。第2の酸化物半導体膜の形成は、スパッタリング法を用い、その成膜時における基板温度は200°C以上400°C以下とする。成膜時における基板温度を200°C以上400°C以下とすることにより、第1の結晶性酸化物半導体層の表面上に接して成膜する酸化物半導体層にプリカーサの整列が起き、所謂、秩序性を持たせることができる。本実施の形態では、酸化物半導体用ターゲットIn-Ga-Zn-O系酸化物半導体用ターゲットIn2O3:Ga2O3:ZnO=1:1:2[mol数比]を用いて、基板とターゲットの間との距離を170mm、基板温度400°C、圧力0.4Pa、直流DC電源0.5kW、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚25nmの第2の酸化物半導体膜を成膜する。次いで、基板を配置するチャンバー雰囲気を窒素、酸素、または乾燥空気とし、第2の加熱処理を行う。第2の加熱処理の温度は、400°C以上750°C以下とする。第2の加熱処理によって第2の結晶性酸化物半導体層450bを形成する図15B参照。第2の加熱処理は、窒素雰囲気下、酸素雰囲気下、或いは窒素と酸素の混合雰囲気下で行うことにより、第2の結晶性酸化物半導体層の高密度化及び欠陥数の減少を図る。第2の加熱処理によって、第1の結晶性酸化物半導体層450aを核として膜厚方向、即ち底部から内部に結晶成長が進行して第2の結晶性酸化物半導体層450bが形成される。また、絶縁層159の形成から第2の加熱処理までの工程を大気に触れることなく連続的に行うことが好ましい。絶縁層159の形成から第2の加熱処理までの工程は、水素及び水分をほとんど含まない雰囲気不活性雰囲気、減圧雰囲気、乾燥空気雰囲気など下に制御することが好ましく、例えば、水分については露点-40°C以下、好ましくは露点-50°C以下の乾燥窒素雰囲気とする。次いで、第1の結晶性酸化物半導体層450aと第2の結晶性酸化物半導体層450bからなる酸化物半導体積層を加工して島状の酸化物半導体積層からなる酸化物半導体層453を形成する図15C参照。図では、第1の結晶性酸化物半導体層450aと第2の結晶性酸化物半導体層450bの界面を点線で示し、酸化物半導体積層と説明しているが、明確な界面が存在しているのではなく、あくまで分かりやすく説明するために図示している。酸化物半導体積層の加工は、所望の形状のマスクを酸化物半導体積層上に形成した後、当該酸化物半導体積層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。なお、酸化物半導体積層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。また、上記作製方法により、得られる第1の結晶性酸化物半導体層及び第2の結晶性酸化物半導体層は、C軸配向を有していることを特徴の一つとしている。ただし、第1の結晶性酸化物半導体層及び第2の結晶性酸化物半導体層は、単結晶構造ではなく、非晶質構造でもない構造であり、C軸配向を有した結晶CAxisAlignedCrystal;CAACとも呼ぶを含む酸化物を有する。なお、第1の結晶性酸化物半導体層及び第2の結晶性酸化物半導体層は、一部に結晶粒界を有している。なお、第1及び第2の結晶性酸化物半導体層は、少なくともZnを有する酸化物材料であり、四元系金属酸化物であるIn-Al-Ga-Zn-O系の材料や、In-Sn-Ga-Zn-O系の材料や、三元系金属酸化物であるIn-Ga-Zn-O系の材料、In-Al-Zn-O系の材料、In-Sn-Zn-O系の材料、Sn-Ga-Zn-O系の材料、Al-Ga-Zn-O系の材料、Sn-Al-Zn-O系の材料や、二元系金属酸化物であるIn-Zn-O系の材料、Sn-Zn-O系の材料、Al-Zn-O系の材料、Zn-Mg-O系の材料や、Zn-O系の材料などがある。また、In-Si-Ga-Zn-O系の材料や、In-Ga-B-Zn-O系の材料や、In-B-Zn-O系の材料を用いてもよい。また、上記の材料にSiO2を含ませてもよい。ここで、例えば、In-Ga-Zn-O系の材料とは、インジウムIn、ガリウムGa、亜鉛Znを有する酸化物膜、という意味であり、その組成比は特に問わない。また、InとGaとZn以外の元素を含んでいてもよい。また、第1の結晶性酸化物半導体層上に第2の結晶性酸化物半導体層を形成する2層構造に限定されず、第2の結晶性酸化物半導体層の形成後に第3の結晶性酸化物半導体層を形成するための成膜と加熱処理のプロセスを繰り返し行って、3層以上の積層構造としてもよい。上記作製方法で形成された酸化物半導体積層からなる酸化物半導体層453を、本明細書に開示する半導体装置に適用できるトランジスタ例えば、例えば、実施の形態1乃至4におけるスイッチトランジスタ202_1乃至スイッチトランジスタ202_n、トランジスタ232_1乃至トランジスタ232_n、トランジスタ204、252、262、実施の形態5におけるトランジスタ410、420、430、440に、適宜用いることができる。また、酸化物半導体層144として本実施の形態の酸化物半導体積層を用いた実施の形態4におけるスイッチトランジスタ202_1においては、酸化物半導体層の一方の面から他方の面に電界が印加されることはなく、また、電流が酸化物半導体積層の厚さ方向一方の面から他方の面に流れる方向、具体的に図10Bでは上下方向に流れる構造ではない。電流は、主として、酸化物半導体積層の界面を流れるトランジスタ構造であるため、トランジスタに光照射が行われ、またはBTストレスが与えられても、トランジスタ特性の劣化は抑制される、または低減される。酸化物半導体層453のような第1の結晶性酸化物半導体層と第2の結晶性酸化物半導体層の積層をトランジスタに用いることで、安定した電気的特性を有し、且つ、信頼性の高いトランジスタを実現できる。本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。実施の形態7上記実施の形態で示した本明細書に開示する半導体装置が有する電位分割回路から出力された電位は多様な負荷に用いることができ、様々な機能を有する半導体装置を提供することができる。図16に本明細書に開示する半導体装置の一形態のブロック図を示す。図16に示す半導体装置は、電位供給源300、電位分割回路301、負荷302を有している。電位供給源300は電位分割回路301に高電位VDDHを供給し、負荷302に電位VDDと電位VSSを供給している。電位分割回路301は電位供給源300より供給された電位を分割し、電位V1乃至Vnとして負荷302に供給している。負荷302としては、画素部、駆動回路部などが設けられたディスプレイパネル液晶パネルや発光パネルや、ローデコーダ回路、カラムデコーダ回路、メモリセルなどが設けられたメモリなどを用いることができる。電位供給源300としては負荷302にメモリを用いる場合は、昇圧回路などを用いることができる。本明細書に開示する半導体装置は、様々な負荷302への電位供給に対応することができ、負荷302を選択することによって、様々な機能を有する半導体装置を提供することができる。上述の実施の形態で説明した半導体装置を適用した電子機器について、図17を用いて説明する。本実施の形態では、コンピュータ、携帯電話機携帯電話、携帯電話装置ともいう、携帯情報端末携帯型ゲーム機、音響再生装置なども含む、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置テレビ、またはテレビジョン受信機ともいうなどの電子機器に、上述の半導体装置を適用する場合について説明する。図17Aは、ノート型のパーソナルコンピュータであり、筐体701、筐体702、表示部703、キーボード704などによって構成されている。筐体701と筐体702の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。図17Bは、携帯情報端末PDAであり、本体711には、表示部713と、外部インターフェイス715と、操作ボタン714等が設けられている。また、携帯情報端末を操作するスタイラス712などを備えている。本体711内には、先の実施の形態に示す半導体装置が設けられている。そのため、消費電力が十分に低減された携帯情報端末が実現される。図17Cは、電子ペーパーを実装した電子書籍であり、電子書籍720は、筐体721と筐体723の2つの筐体で構成されている。筐体721および筐体723には、それぞれ表示部725および表示部727が設けられている。筐体721と筐体723は、軸部737により接続されており、該軸部737を軸として開閉動作を行うことができる。また、筐体721は、電源731、操作キー733、スピーカー735などを備えている。筐体721、筐体723の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、消費電力が十分に低減された電子書籍が実現される。図17Dは、携帯電話機であり、筐体740と筐体741の2つの筐体で構成されている。さらに、筐体740と筐体741は、スライドし、図17Dのように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体741は、表示パネル742、スピーカー743、マイクロフォン744、操作キー745、ポインティングデバイス746、カメラ用レンズ747、外部接続端子748などを備えている。また、筐体740は、携帯電話機の充電を行う太陽電池セル749、外部メモリスロット750などを備えている。また、アンテナは、筐体741に内蔵されている。筐体740と筐体741の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、消費電力が十分に低減された携帯電話機が実現される。図17Eは、デジタルカメラであり、本体761、表示部767、接眼部763、操作スイッチ764、表示部765、バッテリー766などによって構成されている。本体761内には、先の実施の形態に示す半導体装置が設けられている。そのため、消費電力が十分に低減されたデジタルカメラが実現される。図17Fは、テレビジョン装置770であり、筐体771、表示部773、スタンド775などで構成されている。テレビジョン装置770の操作は、筐体771が備えるスイッチや、リモコン操作機780により行うことができる。筐体771およびリモコン操作機780には、先の実施の形態に示す半導体装置が搭載されている。そのため、消費電力が十分に低減されたテレビジョン装置が実現される。以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。