第1動作モードと第2動作モードとを有する半導体装置であって、第1周波数で動作する第1シーケンサと、前記第1周波数より高周波数の第2周波数で動作する第2シーケンサとを具備し、前記第1動作モードでは、前記第1シーケンサは外部から命令を受け付けて動作し、前記第2シーケンサは外部から命令を受け付けることなく、前記第1シーケンサの制御の下で動作し、前記第2動作モードでは、前記第2シーケンサは外部から直接命令を受け付けて動作し、前記第1シーケンサの動作は停止されることを特徴とする半導体装置。前記第1シーケンサへ命令を転送する第1経路と、前記第2シーケンサへ命令を転送し、前記第1経路とは別個に設けられた第2経路とを更に備え、コマンドに応じて前記第1、第2経路を使い分けることを特徴とする請求項1記載の半導体装置。前記第1経路に設けられ、前記第1シーケンサへの前記命令を受信する第1レジスタと、前記第2経路に設けられ、前記第2シーケンサへの前記命令を受信する第2レジスタと、前記第1、第2レジスタへ与えるクロックを選択する選択部とを更に備え、前記選択部は、前記第1シーケンサの動作中には、前記第2レジスタにクロックを与えることなく、前記第1周波数のクロックを前記第1レジスタに与え、前記第2シーケンサの動作中には、前記第1レジスタにクロックを与えることなく、前記第2周波数のクロックを前記第2レジスタに与えることを特徴とする請求項2記載の半導体装置。前記第1周波数で動作し、前記半導体装置のリセット動作を実行する第3シーケンサと、前記第3シーケンサを起動するためのリセット命令を受信する第3レジスタとを更に備え、前記第3レジスタは、前記第2シーケンサが動作中に前記リセット命令を受信した際に、前記第第2シーケンサの動作が停止するまで、前記第1シーケンサによるリセット動作の開始を遅らせることを特徴とする請求項3記載の半導体装置。前記第2シーケンサは、該第2シーケンサが動作中であることを示すビジー信号を生成し、前記第3レジスタは、前記リセット命令の受信に応答してリセットコマンドを成立させると共に、該リセットコマンドと前記ビジー信号との論理演算を実行してリセット実行信号を生成し、前記第3シーケンサは、前記リセット実行信号がアサートされることにより前記リセット動作を実行することを特徴とする請求項4記載の半導体装置。本実施形態は、高速動作可能な半導体装置を提供することである。実施形態の半導体装置は、第1動作モードと第2動作モードとを有する。半導体装置は、第1シーケンサと第2シーケンサとを備える。第1シーケンサは、第1周波数で動作する。第2シーケンサは、第1周波数より高周波数の第2周波数で動作する。第1動作モードでは、第1シーケンサは外部から命令を受け付けて動作し、第2シーケンサは外部から命令を受け付けることなく、第1シーケンサの制御の下で動作する。第2動作モードでは、第2シーケンサは外部から直接命令を受け付けて動作し、第1シーケンサの動作は停止される。以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。[第1実施形態]第1実施形態に係る半導体装置について説明する。1.半導体装置の全体構成について図1は、本実施形態に係る半導体装置のブロック図である。図示するように半導体装置1は、大まかにはNAND型フラッシュメモリ2、SRAMStaticRamdomAccessMemory部3、及びスイッチ部4を備えている。これらは同一の半導体基板上に形成され、ワンチップに集積されている。以下、それぞれの回路ブロックについて説明する。1.1NAND型フラッシュメモリ2の構成についてNAND型フラッシュメモリ2は、半導体装置1の主記憶部として機能する。図示するようにNAND型フラッシュメモリ2は、NANDコア部10、第1シーケンサ11、オシレータ12、及び第1レジスタ部13を備えている。NANDコア部10は、データを記憶するための機能を有するブロックであり、図示せぬメモリセルアレイ、ロウデコーダ、センスアンプ等を備えている。メモリセルアレイは、データを保持可能な複数のメモリセルトランジスタを備えており、これらのメモリセルトランジスタはマトリクス状に配置されている。ロウデコーダは、メモリセルアレイのいずれかの行を選択する。センスアンプは、データの読み出し時において、ロウデコーダによって選択されたメモリセルトランジスタから読み出されたデータをセンスして増幅し、SRAM部3へ出力する。またセンスアンプはデータの書き込み時において、SRAM部3から入力される書き込みデータを一時的に保持し、これをロウデコーダによって選択されたメモリセルトランジスタへ書き込む。第1レジスタ部13は、スイッチ部4及びSRAM部3を介して外部のホスト機器から入力された命令に応じてコマンドを成立させ、これを保持する。このコマンドの例は、NAND型フラッシュメモリ2に対するデータの書き込みコマンド、読み出しコマンド、及び消去コマンドなどである。第1レジスタ部13は、例えばコマンド毎に第1コマンドレジスタ14を有しており、第1コマンドレジスタ14は、コマンドが成立するためのコマンド成立条件を満たすか判定し、コマンド成立条件を満たすときに、対応するコマンドが成立する。オシレータ12は、クロックCLK-Nを生成する。第1シーケンサ11は、第1レジスタ部13で成立したコマンドに基づき、またクロックCLK-Nに同期して、NAND型フラッシュメモリ2の動作を制御する。すなわち、データの書き込み、読み出し、及び消去などを行うために必要な処理を実行する。この処理に基づいて、NANDコア部10は動作を実行する。更に第1シーケンサ11は、SRAM部3に含まれる第2シーケンサの動作を制御する。この点については後に詳細に説明する。1.2SRAM部3の構成について次に、SRAM部3について、引き続き図1を参照しつつ説明する。SRAM部3はSRAM20を備える。上記NAND型フラッシュメモリ2が半導体装置1の主記憶として機能するのに対して、SRAM20は半導体装置1のバッファメモリとして機能する。図示するようにSRAM部3は、SRAM20、ECC部21、第2シーケンサ22、オシレータ23、第2レジスタ部24、及びインターフェース25を備えている。SRAM20は、前述の通りバッファメモリとして機能する。すなわち、データの読み出し時には、NAND型フラッシュメモリ2から読み出されたデータを一時的に保持し、これを外部へ出力する。他方、データの書き込み時には、ホスト機器から入力された書き込みデータを一時的に保持し、これをNAND型フラッシュメモリ2へ出力する。またSRAM20は、半導体装置1を起動するためのブートコードを保持する。更にSRAM20は、ホスト機器から入力された命令をスイッチ部4へ転送する。ECC部21は、データバスによってNANDコア部10と接続され、互いにデータの授受を行う。そしてECC部21は、データについてのエラー検出及びエラー訂正、並びにパリティの生成以下、これらをまとめてECC処理と呼ぶことがあるを行う。すなわち、データを読み出す際には、NAND型フラッシュメモリ2から読み出されたデータについてエラーの検出及び訂正を行う。そして、訂正済みのデータをSRAM20に格納する。他方、データを書き込む際には、書き込みデータについてパリティの生成を行う。そして、書き込みデータとパリティとをNANDコア部10に転送する。第2レジスタ部24は、スイッチ部4及びSRAM20を介してホスト機器から入力された命令に応じてコマンドを成立させ、これを保持する。但し、第2レジスタ部24で成立可能なコマンドは、SRAM部3内で完結する動作である。つまり、NAND型フラッシュメモリ2の動作が必要なコマンドは第2レジスタ部24では成立せず、このようなコマンドは第1レジスタ部13で成立する。第2レジスタ部24で成立するコマンドの例は、SRAM20へアクセスするロック命令やアンロック命令などである。ロック命令とは、NANDコア部10の少なくとも一部への書き込み及び消去を禁止するロック情報を、SRAM20の所望の領域に書き込む命令である。またアンロック命令とは、SRAM20に書き込まれたNANDコア部10のロック情報を解消する命令である。第2レジスタ部24は、例えばコマンド毎に第2コマンドレジスタ26を有しており、第1コマンドレジスタ14と同様に、特定の成立条件を満たした第2コマンドレジスタ26で、対応するコマンドが成立する。オシレータ23は、クロックCLK-Aを生成する。このクロックCLK-Aは、オシレータ12が生成するクロックCLK-Nよりも高い周波数を有する。第2シーケンサ22は、第1レジスタ部13でコマンドが成立した場合、第1シーケンサ11の命令に基づいて動作し、SRAM部3を制御する。すなわち、第1シーケンサ11がマスターmasterシーケンサとして機能し、第2シーケンサ22がスレーブslaveシーケンサとして機能する。従ってこの場合、第2シーケンサ22の起動場合によっては停止もは第1シーケンサ11の命令によって管理され、またどのような動作を行うかについても第1シーケンサ11の命令に従う。他方、第2レジスタ部24でコマンドが成立した場合には、第2シーケンサ22はこのコマンドに基づいて動作し、SRAM部3を制御する。つまり、この場合の第2シーケンサ22は、第1シーケンサ11の管理下を離れ、独立して動作する。この詳細についても後述する。インターフェース25は、ホスト機器との間の信号の授受を司る。すなわち、ホスト機器から与えられるデータや命令を受信して、これをSRAM20に転送し、またSRAM20内のデータを外部へ出力する。1.3スイッチ部4について次にスイッチ部4について説明する。スイッチ部4は、ホスト機器から入力された外部クロックEX-CLKを受信して、第1レジスタ部13及び第2レジスタ部24でのコマンド成立を許可/禁止する。スイッチ部4においてコマンド成立が許可された状態で命令が与えられることで、第1、第2レジスタ部13、24はコマンドを成立させることが可能となる。外部クロックEX-CLKは、例えばライトイネーブル信号WEnである。半導体装置1は、ライトイネーブル信号WEnの立ち上がりエッジ及び/または立ち下がりエッジで、ホスト機器から入力された命令を取り込むことが出来る。2.半導体装置1の動作の概略について次に、上記構成の半導体装置1の動作の概略について簡単に説明する。前述の通り、本実施形態に係る半導体装置1では、NAND型フラッシュメモリ2が主記憶部として機能し、SRAM20がバッファメモリとして機能する。従って、NAND型フラッシュメモリ2からデータを外部に読み出す際には、まずホスト機器から命令が入力されると、NANDコア部10のメモリセルアレイからデータが読み出される。これは第1シーケンサ11の制御に従って行われる。引き続き、第1シーケンサ11のスレーブとして機能する第2シーケンサ22の制御に従って、ECC部21がNANDコア部10からデータを読み出し、ECC処理を実行する。そしてECC部21は、ECC処理したデータをSRAM20に格納する。更に、ホスト機器から命令が入力されると、第2シーケンサ22の制御に従って、SRAM20内のデータがインターフェース25を介して外部へ出力される。NAND型フラッシュメモリ2へデータを書き込む際には逆の動作が行われる。すなわち、ホスト機器から命令が入力されると、第1シーケンサ11のスレーブとして機能する第2シーケンサ22の制御に従って、SRAM20はホスト機器から入力された書き込みデータを記憶する。次に、ホスト機器から更に命令が入力されると、第2シーケンサ22の制御に従ってECC部21がSRAM20から書き込みデータを読み出す。そしてECC部21はECC処理を行って、書き込みデータとパリティとをNANDコア部10へ転送する。その後、NANDコア部10は、第1シーケンサ11の制御に従って、データをメモリセルトランジスタに書き込む。3.スイッチ部4の詳細について次に、上記スイッチ部4の詳細について図2を用いて説明する。図2はスイッチ部4の回路図である。図示するようにスイッチ部4は、大まかには第1スイッチ部30及び第2スイッチ部31を備えている。第1スイッチ部30は、第1レジスタ部13におけるコマンド成立/不成立を制御するためのブロックである。図示するように第1スイッチ部30は、ORゲート32、インバータ33、及びNORゲート34~36を備えている。ORゲート32は、ビジーbusy信号BUSY-Aとビジー信号BUSY-Nとの論理和演算を行う。信号BUSY-Aは、SRAM部3がビジー状態であるか否かを示す信号であり、第2レジスタ部24で何らかのコマンドが成立している場合、SRAM部3はビジー状態となる。信号BUSY-Nは、NAND型フラッシュメモリ2がビジー状態であるか否かを示す信号であり、第1レジスタ部13で何らかのコマンドが成立している場合、NAND型フラッシュメモリ2はビジー状態となる。NORゲート34は、前述の外部クロックEX-CLKとORゲート32の演算結果との否定論理和演算を実行する。インバータ33は、信号BUSY-Nを反転させる。NORゲート35は、オシレータ12の生成するクロックCLK-Nと、インバータ33の出力との否定論理和演算を実行する。NORゲート36は、NORゲート34、35の演算結果の否定論理和演算を行う。そしてNORゲート36は、演算結果をクロックMCLK-Nとして第1レジスタ部13へ出力する。第2スイッチ部31は、第2レジスタ部24におけるコマンド成立/不成立を制御する。図示するように第2スイッチ部31は、ORゲート37、インバータ38、及びNORゲート39~41を備えている。ORゲート37は、信号BUSY-A、BUSY-Nの論理和演算を行う。NORゲート39は、外部クロックEX-CLKとORゲート37の演算結果との否定論理和演算を実行する。インバータ38は、信号BUSY-Aを反転させる。NORゲート40は、オシレータ23の生成するクロックCLK-Aと、インバータ38の出力との否定論理和演算を実行する。NORゲート41は、NORゲート39、40の演算結果の否定論理和演算を行う。そしてNORゲート41は、演算結果をクロックMCLK-Aとして第2レジスタ部24へ出力する。上記クロックMCLK-N、MCLK-Aによって、第1レジスタ部13及び第2レジスタ部24におけるコマンドの成立が制御される。NAND型フラッシュメモリ2及びSRAM部3の状態と、クロックMCLK-N、MCLK-Aとの関係を、図3に示す。図3は、図2の回路構成によって生成されるクロックMCLK-N、MCLK-Aの様子を示している。図示するように、NAND型フラッシュメモリ2及びSRAM部3の両方がレディ状態である場合BUSY-N=BUSY-A=L、クロックMCLK-N、MCLK-Aとして、外部クロックEX-CLKが供給される。この結果、第1、第2レジスタ部13、24は、共にホスト機器からの命令を取り込むことが可能な状態とされる。次に、NAND型フラッシュメモリ2がレディ状態BUSY-N=Lで、SRAM部3がビジー状態BUSY-A=Hである場合、クロックMCLK-NはHレベルで一定、すなわちディセーブルとされる。従って、第1レジスタ部13におけるコマンド成立は禁止される。他方、クロックCLK-Aが、クロックMCLK-Aとして第2レジスタ部24に供給される。次に、NAND型フラッシュメモリ2がビジー状態BUSY-N=Hで、SRAM部3がレディ状態BUSY-A=Lである場合、クロックMCLK-AはHレベルで一定、すなわちディセーブルとされる。従って、第2レジスタ部24におけるコマンド成立は禁止される。他方で、クロックCLK-Nが、クロックMCLK-Nとして第1レジスタ部13に供給される。4.第1、第2レジスタ部13、24の詳細について次に、上記第1、第2レジスタ部13、24の詳細について説明する。前述の通り、第1レジスタ部13は、コマンド毎に第1コマンドレジスタ14を備え、第2レジスタ部24は、コマンド毎に第2コマンドレジスタ26を備えている。以下では、これらの第1、第2コマンドレジスタ14、26について説明する。4.1第1、第2コマンドレジスタ14、26の構成について図4は、第1コマンドレジスタ14の回路図である。図示するように第1コマンドレジスタ14は、大まかには成立部50及び保持部51を備えている。成立部50は、ホスト機器から入力された命令Din書き込み命令、読み出し命令、及び消去命令等を受けて、この命令を成立させるための回路ブロックである。成立部50は、コマンド判定回路53を備えている。コマンド判定回路53は、命令Din、反転ビジー信号BUSY-Nn信号名末尾のnは反転信号であることを示し、BUSY-NnはBUSY-Nの反転信号、及び必要に応じて条件信号に基づいて、当該命令の成立のための条件が満足されているか否かを判定するための論理演算を実行する。そしてその演算結果に応じて、コマンド判定回路53は命令信号INSTを出力する。命令が成立した場合、信号INSTがアサート本例ではHレベルされる。保持部51は、インバータ54、55、NANDゲート56、57、及びD-フリップフロップ58を備えている。インバータ54は、信号INSTを反転させる。インバータ55は、信号SEQ_END-Nを反転させる。信号SEQ_END-Nは、シーケンス終了時にコマンドCMD-Nをリセットネゲートするための信号であり、第1シーケンサ11により生成され、本実施形態ではHレベルでアサートされる。NANDゲート56は、インバータ55の出力と、D-フリップフロップ58の保持データとの否定論理積演算を実行する。NANDゲート57は、インバータ54の出力と、NANDゲート56の演算結果との否定論理積演算を実行する。D-フリップフロップ58は、クロックMCLK-Nに同期して、NANDゲート57の演算結果を取り込む。D-フリップフロップ58にHレベルが取り込まれることで、当該第1コマンドレジスタ14に対応するコマンドCMD-Nが成立する。なお、D-フリップフロップ58には信号LOWVDDnが与えられる。この信号は、半導体装置1の電源が切断される際にアサート本例ではLレベルされ、成立したコマンドCMD-Aを強制的にクリアするための命令であり、例えばシーケンサ11から与えられる。以上のように、成立部50及び保持部51を有する第1コマンドレジスタ14が、コマンド毎に設けられる。複数の第1コマンドレジスタ14のうち、コマンドが成立できるのは、いずれか一つの第1コマンドレジスタ14だけである。なお、以下の記載においては、第1コマンドレジスタ14で成立したコマンドを区別しない場合にはコマンドCMD-Nと表記し、特に書き込みコマンド、読み出しコマンド、及び消去コマンドを指定する際には、CMD-WR、CMD-RD、CMD-ER等と表記する。また、信号BUSY-Nは、複数の第1コマンドレジスタ14の出力するコマンドCMD-Nの論理和に相当する。すなわち信号BUSY-Nは、いずれかの第1コマンドレジスタ14でコマンドCMD-Nが成立した場合にアサートされ、例えば第1シーケンサ11によって生成される。第2コマンドレジスタ26の構成は第1コマンドレジスタ14と同様であり、異なるのは入力信号のみである。すなわち、第2コマンドレジスタ26では、信号BUSY-Nnの代わりに信号BUSY-Anが入力され、クロックMCLK-Nの代わりにクロックMCLK-Aが入力され、信号SEQ_END-Nの代わりに信号SEQ_END-Aが入力される。信号SEQ_END-Aは、シーケンス終了時にコマンドCMD-Aをリセットネゲートするための信号であり、第2シーケンサ22によって生成される。また成立したコマンド名を、コマンドCMD-Aと表記し、特にロックコマンド及びアンロックコマンドを指定する際には、CMD-LCK及びCMD-ULCK等と表記する。SRAM部3の信号BUSY-Aは、複数の第2コマンドレジスタ26の出力するコマンドCMD-Aの論理和に相当する。すなわち信号BUSY-Aは、いずれかの第2コマンドレジスタ26でコマンドCMD-Aが成立した場合にアサートされ、例えば第2シーケンサ22によって生成される。4.2第1、第2コマンドレジスタ14、26の動作について次に、図4に示す第1コマンドレジスタ14の動作について、図5を用いて説明する。図5は、コマンドが成立するまでの第1コマンドレジスタ14の動作の流れを示すフローチャートである。図示するように、第1コマンドレジスタ14はまず、SRAM20を介して信号Dinを受信するステップS10。前述の通り、この信号Dinは、ホスト機器から与えられる、データの書き込み命令、読み出し命令、または消去命令などである。この信号Dinは、コマンド判定回路53に入力される。クリア命令LOWVDDnが与えられている場合ステップS11、YESには、命令信号INSTの論理レベルに関わらず、コマンドは成立しないステップS13。言い換えれば、この場合にはD-フリップフロップ58内のコマンドは強制的にリセットされる。クリア命令が与えられておらずステップS11、NO、クロックMCLK-Nが与えられていない場合ステップS14、NO、D-フリップフロップ58は、それまでの状態を保持するステップS15。クロックMCLK-Nが与えられステップS14、YES、NAND型フラッシュメモリ2がレディready状態であり、ステップS16、NO、且つコマンド判定回路53における命令成立条件が満たされればステップS17、YES、当該第1コマンドレジスタ14に対応する命令が成立するステップS18。すなわち、信号INST=Hとなる。そして、この信号INSTがクロックMCLK-Nに同期してD-フリップフロップ58に取り込まれ、コマンドCMD-Nが成立するステップS19。ステップS17において成立条件が満たされなければステップS17、NO、命令は不成立でありステップS20、INST=L、コマンドは成立しないステップS21。またステップS16においてNAND型フラッシュメモリ2がビジー状態である場合ステップS16、YES、終了信号SEQ_END-Nが入力されていればステップS22、YES、コマンドは成立しないステップS21。すなわちこの場合には、D-フリップフロップ58内のコマンドは強制的にリセットされる。ステップS22で信号SEQ_END-Nが入力されていなければステップS22、NO、D-フリップフロップ58は、それまでの状態を保持するステップS15。以上の動作は、第2コマンドレジスタ26についても同様である。5.命令入力時の半導体装置1の動作の詳細について次に、命令入力時の半導体装置1の動作について、特にスイッチ部4、第1、第2レジスタ部13、24、オシレータ12、23、及び第1、第2シーケンサ11、22に着目して、以下説明する。5.1第1の例はじめに、第1レジスタ部13でコマンドが成立する場合について、図6を用いて説明する。図6は、各種信号のタイミングチャートである。時刻t0以前は、NAND型フラッシュメモリ2及びSRAM部3は共にレディ状態にあると仮定する。図示するように、時刻t0において外部クロックライトイネーブル信号WEnが入力され、その立ち上がりエッジで、命令Dinが半導体装置1に取り込まれる時刻t1。そしてこの命令Dinによって、時刻t1で、いずれかの第1コマンドレジスタ14でコマンドCMD-Nが成立する。すなわち、いずれかの第1コマンドレジスタ14において、コマンド判定回路43が信号INSTをHレベルとし、この信号がクロックMCLK-Nこの時点では外部クロックEX-CLK、図2及び図3参照に同期してD-フリップフロップ58に取り込まれる。第1コマンドレジスタ14でコマンドCMD-Nが成立したことを受けて、時刻t2でオシレータ12はクロックCLK-Nの生成を開始する。このクロックCLK-Nは、第1シーケンサ11及び第1レジスタ部13に与えられる。なお、図1では省略したが、このクロックCLK-NをNANDコア部10に与えられてもよい。更に、第1コマンドレジスタ14でコマンドCMD-Nが成立したことにより、信号BUSY-NがHレベルとなる。従ってスイッチ部4は、クロックMCLK-NとしてクロックCLK-Nを出力し、クロックMCLK-AをHレベル一定すなわちディセーブルとする。そのため、第2コマンドレジスタ26のD-フリップフロップ58は、信号を内部に取り込めない状態となり、第2コマンドレジスタ26におけるコマンドの成立は禁止される。他方、第1コマンドレジスタ14のD-フリップフロップ58にはクロックCLK-Nが与えられ、第1コマンドレジスタ14はコマンドCMD-Nを保持し続ける。また、コマンドCMD-Nの成立とクロックCLK-Nの発行により、第1シーケンサ11が動作を開始する。図6の信号Fsm-Nは、第1シーケンサ11の起動信号であり、第1シーケンサの動作期間中はHレベルとされる。起動した第1シーケンサ11は、命令Dinを実行するために必要な処理を実行して、NANDコア部10の動作を制御する。またSRAM部3を動作させるため、コマンドCMD-Nが成立したことにより、時刻t2でSRAM部3のオシレータ23が起動され、オシレータ23はクロックCLK-Aを生成し始める。このクロックCLK-Aは、第2シーケンサ22、SRAM20、及びECC部21に与えられる。引き続き第1シーケンサ11は、第2シーケンサ22に対して動作を開始するよう命令する。これにより第2シーケンサ22は、クロックCLK-Aの生成が開始された後の時刻t5で動作を開始する。図6の信号Fsm-Aは、第2シーケンサ22の起動信号であり、Hレベルの期間が動作中の期間である。このようにして動作を開始した第2シーケンサ22は、以後、第1コマンドレジスタ14で成立した処理を終了するまでは、第1シーケンサ11の管理下で動作する。つまり、本例の場合には、第1シーケンサ11がマスターシーケンサとして動作し、第2シーケンサ22がスレーブシーケンサとして動作する。動作の終了時には、例えば第1シーケンサ11の命令により、時刻t6で第2シーケンサ22は動作を停止するFsm-A=L。これを受けて第1シーケンサ11は、時刻t7で第1コマンドレジスタ14のコマンドをリセットする。例えば、信号SEQ_END-Nをアサートする。これにより第1コマンドレジスタ14のコマンドがリセットされて、第1シーケンサ11は動作を停止する。5.2第2の例次に、第2レジスタ部24でコマンドが成立する場合について、図7を用いて説明する。図7は、各種信号のタイミングチャートである。図6と同様に、時刻t0以前は、NAND型フラッシュメモリ2及びSRAM部3は共にレディ状態にあると仮定する。図示するように、時刻t0において外部クロックライトイネーブル信号WEnが入力され、その立ち上がりエッジで、命令Dinが半導体装置1に取り込まれる時刻t1。そしてこの命令Dinによって、時刻t1で、いずれかの第2コマンドレジスタ26でコマンドCMD-Aが成立する。すなわち、いずれかの第2コマンドレジスタ26において、コマンド判定回路43が信号INSTをHレベルとし、この信号がクロックMCLK-Aこの時点では外部クロックEX-CLK、図2及び図3参照に同期してD-フリップフロップ58に取り込まれる。第2コマンドレジスタ26でコマンドCMD-Aが成立したことを受けて、時刻t2でオシレータ23はクロックCLK-Aの生成を開始する。このクロックCLK-Aは、第2シーケンサ22、SRAM20、及びECC部21に与えられる。更に、第2コマンドレジスタ26でコマンドCMD-Aが成立したことにより、信号BUSY-AがHレベルとなる。従ってスイッチ部4は、クロックMCLK-AとしてクロックCLK-Aを出力し、クロックMCLK-NをHレベル一定すなわちディセーブルとする。そのため、第1コマンドレジスタ14のD-フリップフロップ58は、信号を内部に取り込めない状態となり、第1コマンドレジスタ14におけるコマンドの成立は禁止される。他方、第2コマンドレジスタ26のD-フリップフロップ58にはクロックCLK-Aが与えられ、第2コマンドレジスタ26はコマンドCMD-Aを保持し続ける。また、コマンドCMD-Aの成立とクロックCLK-Aの発行により、第2シーケンサ22が起動する。動作を開始した第2シーケンサ22は、命令Dinを実行するために必要な処理を実行して、SRAM20やECC部21の動作を制御する。第1の例と異なり第2の例では、動作はSRAM部3内で完結するため、第1シーケンサ11は起動されない。そして第2シーケンサ22は、第1シーケンサ11を介することなく、ホスト機器から直接命令を受けて動作する。すなわち第2シーケンサ22は、第1シーケンサ11から独立して動作する。動作の終了時も第2シーケンサ22は、第1シーケンサ11の命令を受けることなく、例えば自ら信号SEQ_END-Aをアサートして、動作を停止する時刻t6。5.3第3の例次に、より具体的な動作の流れを、第3の例として説明する。図8は、ホスト機器からデータの読み出し命令を受信し、引き続きロック命令を受信した場合における各種信号のタイミングチャートである。図示するように、時刻t0でライトイネーブル信号WEnが入力され、その立ち上がりエッジで読み出し命令RDが取り込まれる時刻t1。そして、その時刻t1で読み出しコマンドCMD-RDが第1コマンドレジスタ14で成立する。このコマンドCMD-RDにより、第1シーケンサ11が動作を開始しFsm-N=H、時刻t2、更に第1シーケンサ11の命令によって第2シーケンサ22が動作を開始するFsm-A=H、時刻t3。すなわち、第1、第2シーケンサ11、22は、互いにマスターとスレーブの関係を持って動作する。NAND型フラッシュメモリ2では、第1シーケンサ11の制御に基づきNANDコア部10においてメモリセルアレイからセンスアンプにデータが読み出される。また、第1シーケンサ11の制御に基づき、センスアンプからECC部21にデータが読み出される。SRAM部3では、第2シーケンサ22の制御に基づきECC部21がデータのECC処理を行い、ECC処理されたデータをSRAM20が記憶する。データの読み出し動作が終了時刻t4した後、時刻t5で再びライトイネーブル信号WEnが入力され、その立ち上がりエッジでロック命令LCKが取り込まれる時刻t6。そして、その時刻t6でロックコマンドCMD-LCKが第2コマンドレジスタ26で成立する。このコマンドCMD-LCKにより、第2シーケンサ22が動作を開始するFsm-A=H、時刻t7。この場合、第1コマンドレジスタ14ではコマンドが成立しないため、第1シーケンサ11は動作せず、第2シーケンサ22は第1シーケンサ11から独立して動作する。6.本実施形態に係る効果以上のように、本実施形態に係る構成であると、遅いクロックCLK-Nで動作する第1シーケンサ11をマスターシーケンサとして使用し、速いクロックCLK-Aで動作する第2シーケンサ22をスレーブシーケンサとして使用する。そして、第1シーケンサ11の動作を必要とせずに第2シーケンサ22のみの動作によって完結する処理を行う際には、第2シーケンサ22にコマンドを直接入力する。これにより、第2シーケンサ22を第1シーケンサ11から独立して動作させる。このような構成により、低速のマスターシーケンサを用いつつ、高速な動作が求められるコマンドに対応することが可能となる。例えば、NAND型フラッシュメモリとSRAMとでは、動作可能速度が異なる。すなわち、SRAMはNAND型フラッシュメモリよりも高速の動作が可能である。従って、NAND型フラッシュメモリとSRAMは、それぞれ異なるクロックで動作するシーケンサによって、各々制御される。このとき、SRAM用シーケンサをマスターシーケンサとした場合、コマンド入力から終了までの一連の処理は、基本的に高速のクロックに同期して実行される。しかしながら、複数の製品モードに対応する必要があるなど、製品仕様の多様化に従って、高速のクロックで動作するシーケンサをマスターシーケンサとして使用するのは不都合な場合が生じる可能性がある。そこで、このような場合には、低速のクロックに同期して動作するシーケンサをマスターシーケンサとして使用することが考えられる。つまり、NAND型フラッシュメモリ用シーケンサをマスターシーケンサとして使用し、SRAM用シーケンサをスレーブシーケンサとして使用する。このように、マスターとスレーブとの関係を入れ替えることで、ユーザの様々な要求に対応することが出来る。この場合、SRAM用シーケンサは、異なるクロックドメインclockdomainにあるNAND型フラッシュメモリ用シーケンサから命令を受信する。すなわち、異なるクロックドメイン間を信号が跨ぐことなるCDC:clockdomaincrossing。このことは、動作不良の原因になる場合がある。この対策CDC対策としては、2段のフリップフロップを介して信号を受け取るという方法がある。すると、低速のシーケンサがマスターシーケンサの場合、この遅いクロックに同期して起動する必要がある。更に、且つマスターシーケンサからスレーブシーケンサ、及びスレーブシーケンサからマスターシーケンサへの信号のやりとりの際に、それぞれ受け手側のクロックに同期した2つのフリップフロップを挟んで受け取る必要がある。このため、信号の受け渡しに時間がかかる。しかし本実施形態の場合には、スレーブシーケンサ22で動作を完結できる処理については、スレーブシーケンサ22に直接コマンドを与えることができる。従って、上記のようなCDC対策による問題は発生しない。そのため、例えばロック命令など、高速動作が求められる処理の信頼性を向上出来る。[第2実施形態]次に、第2実施形態に係る半導体装置について説明する。本実施形態は、上記第1実施形態において、リセット動作を実行するための構成に関するものである。その他の構成及び動作は第1実施形態と同様であるので、その説明は省略する。1.半導体装置1の全体構成について図9は、本実施形態に係る半導体装置1のブロック図である。図示するように本実施形態に係る半導体装置1は、第1実施形態で説明した図1の構成において、NAND型フラッシュメモリ2が第3シーケンサ15及び第3レジスタ部16を更に備えたものである。第3シーケンサ15及び第3レジスタ部16は、NAND型フラッシュメモリ2及びSRAM部3を初期状態に戻すためのリセット動作を実行するためのものである。そして、外部から入力されるリセット命令は、NAND型フラッシュメモリ2及び/またはSRAM部3がビジー状態であっても受け付けられる必要がある。第3レジスタ部16は、第3コマンドレジスタ17を備え、SRAM部3を介して外部のホスト機器から入力されたリセット命令に応じてリセットコマンドCMD-RSTを成立させ、これを保持する。第3シーケンサ15は、第3コマンドレジスタ17で成立したコマンドCMD-RSTに基づき、またクロックCLK-Nに同期して、NAND型フラッシュメモリ2の動作を制御する。すなわち、リセット動作を行うために必要な処理を実行する。次に、上記第3レジスタ部16の構成について説明する。図10は、第3コマンドレジスタ17の回路図である。図示するように、第3コマンドレジスタ17は、上記第1実施形態で説明した図4の構成において、次のような変形を行ったものである。すなわち、コマンド判定回路53は、ビジー信号BUSY-Nnに依存することなく、リセット命令Dinと、必要な条件信号によってリセット命令INSTを成立させる。終了信号SEQ_END-Nの代わりに、リセットシーケンス終了時にコマンドCMD-RSTをリセットネゲートするための信号SEQ_END-RSTが入力される。信号SEQ_END-RSTは第3シーケンサ15によって発行される。D-フリップフロップ58には、クロックMCLK-Nの代わりに、クロックEX-CLKが入力される。更にNANDゲート59を備える。NANDゲート59は、コマンドCMD-RSTと反転ビジー信号BUSY-Anとの論理積演算を行い、演算結果をリセット実行信号EXE-RSTとして出力する。更に保持部51では、インバータ54、55及びNANDゲート56、57が廃され、代わりにANDゲート60及びORゲート61を備える。ANDゲート60は、第3シーケンサ15が発行した信号LOWVDDnと反転終了信号SEQ_END-RSTnとの論理積演算を行う。そして演算結果がアサートされることにより、D-フリップフロップ58は強制的にリセットされる。ORゲート61は、信号INSTとコマンドCMD-RSTとの論理和演算を行う。D-フリップフロップ58は、ORゲート61の演算結果をクロックEX-CLKに同期して取り込む。次に、各レジスタ部13、16、24と各シーケンサ11、15、22との関係につき、図11を用いて説明する。図11は、本実施形態に係る半導体装置1の一部領域のブロック図であり、特に第1~第3レジスタ部13、16、24、第1~第3シーケンサ11、15、22、及びオシレータ12、23を示している。図示するように、第1レジスタ部13と第1シーケンサ11との関係、及び第2レジスタ部24と第2シーケンサ22との関係は、第1実施形態と同様である。他方、第3シーケンサ15は、コマンドCMD-RSTではなく信号EXE-RSTと、第1シーケンサ11の出力する信号Fsm-Nとに基づいてリセット動作を開始する。なお、シーケンサはコマンド毎にシーケンサが設けられても良い。すなわち、読み出し、書き込み、消去、及びリセットの動作毎に、それぞれ別個にシーケンサが設けられていてもよい。しかしながら、複数の機能を実行可能な1つのシーケンサによって、複数のコマンドに対応する機能を実現してもよい。このことは第1実施形態でも同様である。リセット動作の具体的な動作の流れについて、以下説明する。2.動作について2.1第3レジスタ部16の動作についてまず、第3レジスタ部16においてリセットコマンドCMD-RSTが成立するまでの動作につき、図12を用いて説明する。図12は、第3レジスタ部16における処理の流れを示すフローチャートである。図示するように、まずホスト機器によってリセット信号Dinが入力されるステップS30。この信号Dinは、コマンド判定回路53に入力される。クリア命令が与えられている場合ステップS31、YESには、リセット命令信号INSTの論理レベルに関わらず、リセットコマンドCMD-RSTは成立しないステップS32。言い換えれば、この場合にはD-フリップフロップ58内のコマンドは強制的にリセットされる。図10の回路図で説明したように、第3レジスタ16のクリア命令は、終了信号SEQ_END-RSTの反転信号と、信号LOWVDDnとの論理積演算結果である。クリア命令が与えられていないステップS31、NO場合であっても、終了信号SEQ_END-RSTが与えられていればステップS33、YES、やはりコマンドは成立しないステップS32。すなわちこの場合にも、D-フリップフロップ58内のコマンドは強制的にリセットされる。終了信号が与えられておらずステップS33、NO、外部クロックEX-CLKが入力されていなければステップS34、NO、D-フリップフロップ58のそれまでの状態を維持するステップS35。外部クロックEX-CLKが入力されておりステップS34、YES、且つコマンド判定回路53における命令成立条件が満たされればステップS36、YES、リセット命令INSTが成立するステップS37。そして、この信号INSTがクロックEX-CLKに同期してD-フリップフロップ58に取り込まれ、コマンドCMD-RSTが成立するステップS38。ステップS36において成立条件が満たされなければステップS36、NO、命令は不成立でありステップS39、INST=L、リセットコマンドCMD-RSTは成立しないステップS32。2.2シーケンサのリセット動作について次に、リセットコマンドCMD-RSTが成立した後の動作につき、図13を用いて説明する。図13は、半導体装置1の動作を示すフローチャートである。図示するように、まず図12のフローチャートに従って、リセットコマンドCMD-RSTが成立するステップS40。NAND型フラッシュメモリ2及びSRAM部3の両方がレディ状態の場合ステップS41、NO、コマンドCMD-RSTが成立すると同時に信号EXE-RSTがアサートされ、これにより第3シーケンサ15が起動し、信号Fsm-RSTがアサートされるステップS43。そして第3シーケンサ15はリセット動作を実行するステップS44。NAND型フラッシュメモリ2がビジー状態の場合ステップS41でYES、ステップS45でYES、すなわち、いずれかの第1コマンドレジスタ14に何らかのコマンドCMD-Nが成立している場合にも、コマンドCMD-RSTが成立すると同時に信号EXE-RSTがアサートされるステップS48。しかし、この段階では第3シーケンサ15はまだ起動しない。すなわち、リセットコマンドCMD-RSTが成立したことを受けて、第1シーケンサ11はそれまで行っていた処理の中断動作を実行するステップS49。この期間はまだNAND型フラッシュメモリ2はビジー状態であるFsm-N=Hであるから、この間、第3シーケンサ15は起動しない。そして、第1シーケンサ11の中断動作が完了し、NAND型フラッシュメモリ2がレディ状態に遷移するとステップS50、YES、第3シーケンサ15が起動されステップS43、第3シーケンサ15はリセット動作を開始するステップS44。他方、SRAM部3がビジー状態の場合ステップS41でYES、ステップS45でNO、すなわち、いずれかの第2コマンドレジスタ26に何らかのコマンドCMD-Aが成立している場合、信号BUSY-A=Hであるので、信号EXE-RSTはネゲートされたままである。SRAM部3がビジー状態からレディ状態に遷移するとステップS46、YES、信号EXE-RSTがアサートされ、第3シーケンサ15が起動しステップS43、リセット動作が開始されるステップS44。2.3動作の具体例について次に、SRAM部3がビジー状態である期間にリセット命令が入力された場合の具体的な動作について、図14を用いて説明する。図14は、各種信号のタイミングチャートである。図示するように、時刻t1で第2コマンドレジスタ26にコマンドCMD-Aが成立し、SRAM部3がビジー状態となる。そしてSRAM部3では、オシレータ23がクロックCLK-Aを生成し時刻t2、第2シーケンサ22はクロックCLK-Aに同期して処理を開始する時刻t3。そして、SRAM部3が動作中である時刻t4に、ホスト機器からリセット命令RSTが入力されたとする。すると時刻t5において第3コマンドレジスタ17は、リセット命令RSTに応答して、リセットコマンドCMD-RSTを成立させるCMD-RST=H。しかしこの時点では、まだSRAM部3はビジー状態BUSY-A=Hであるので、信号EXE-RはLレベルであり、第3シーケンサ15は起動されない。時刻t6でSRAM部3の処理が終了し、SRAM部3がレディ状態BUSY-A=Lになると、ANDゲート59の演算結果が反転する。すなわち、信号EXE-RSTがHレベルとなる。これにより、NAND型フラッシュメモリ2がビジー状態に遷移すると共に、時刻t7でオシレータ12がクロックCLK-Nを生成し始める。また第3シーケンサ15が起動されFsm-RST=H、第3シーケンサ15はリセット動作を開始する。3.本実施形態に係る効果以上のように、本実施形態に係る構成であると、簡便な構成により適切なリセット動作が可能となる。リセットコマンドは、NAND型フラッシュメモリ2またはSRAM部3がビジー状態であっても受付可能である必要がある。また、ビジー状態のシーケンサは、いつでもその動作を停止できるわけではなく、適切なタイミングでその動作を中断しなければならない。この点、本実施形態に係る構成であると、リセットコマンドCMD-RSTを、スレーブSRAM部3側のビジー信号BUSY-Aに基づいて信号EXE-RSTに変換し、この信号EXE-RSTに基づいてリセット用第3シーケンサ15が起動するようにしている。より具体的には、コマンドCMD-RSTと信号BUSY-Aとの論理演算を行い、コマンドCMD-RSTがセットされ、且つスレーブ側がレディ状態である場合に、信号EXE-RSTがアサートされる。マスター側NAND型フラッシュメモリ2がビジー状態の期間にリセット命令が入力された場合には、第3シーケンサ15は、コマンドCMD-RSTを同期化し、適切な処理により中断動作に移行して、シーケンスを終了させる。この場合、スレーブ側はレディ状態であるから、コマンドCMD-RSTが成立した時点で、信号EXE-RSTもアサートされる。しかし第3シーケンサ15の起動条件には、信号Fsm-N=Lが含まれる。すなわち第3シーケンサ15は、第1シーケンサ11の動作停止を待ってから起動し、リセット動作を開始する。他方、スレーブ側がビジー状態の期間にリセット命令が入力された場合には、第3シーケンサ15が、異なるクロックドメインにある第2シーケンサにおける適切な時期を判断することは困難である。しかし本実施形態では、スレーブ側がレディ状態に遷移したタイミングで信号EXE-RSTがアサートされる。つまり、信号EXE-RSTは、クロックCLK-Nとは非同期的にアサートされる。言い換えれば、あたかもスレーブ側がビジー状態である期間にはコマンドCMD-RSTはセットされておらず、レディ状態に遷移した直後にリセット命令が入力された場合と同じ状況を作り出すことができる。これにより第3シーケンサ15は、第2シーケンサ22の処理状況を把握する必要なく、適切にリセット動作を開始することが出来る。その後の動作は、NAND型フラッシュメモリ2及びSRAM部3が共にレディ状態である期間にリセット命令を受信したケースと同じである。すなわち、リセット動作はNAND型フラッシュメモリ2のみで完結する処理内容となる。そのため、NAND型フラッシュメモリ2を簡便な回路構成とすることができる。またこの場合、リセット動作のために第2、第3シーケンサ22、15間で信号の授受は不要であり、ビジー信号BUSY-Aを第3コマンドレジスタ17に転送しさえすれば十分である。従って、CDC対策は不要となり、この点によっても簡便な構成とすることができ、また回路素子数を削減出来る。[第3実施形態]次に、第3実施形態に係る半導体装置について説明する。本実施形態は、上記第2実施形態において説明した第1シーケンサ11の中断状態の詳細に関するものである。以下では、第1、第2実施形態と同様の部分についての説明は省略する。図15は、データの書き込みを実行する際における第1シーケンサ11のステートマシンの状態遷移図である。図15において、丸印で囲った数字は、遷移の優先順位を示す。図示するようにステートマシンは、状態ST1~ST5の例えば5つの状態を有する。状態ST1は、書き込みコマンドが与えられない状態であり、例えばアイドル状態がこれに相当する。状態ST1において書き込みコマンドが与えられて、第1シーケンサ11が起動Fsm-WR=Hすると、ステートマシンは状態ST2に遷移する。但し、この状態では中断命令INTRPTが発行された場合には、最優先で状態ST5に遷移する。状態ST5は、第1シーケンサ11が動作停止するための処理を行う状態である。そして動作が停止すれば、ステートマシンは再び状態ST1に戻る。状態ST2でも、命令INTRPTが発行されれば、ステートマシンは状態ST5に直接に遷移出来る。命令INTRPTが無ければ、ステートマシンは状態ST3に遷移する。状態ST3は、メモリセルへデータをプログラムしている状態である。状態ST3においても、命令INTRPTによって状態ST5に直接遷移出来る。しかし状態ST3では、状態ST2と異なり、状態ST5への優先順位は2番目であり、最も優先順位が高いのは、この状態でのある一連の処理例えばNANDコア10の動作等を終了させることである。従って、状態ST3における処理中に命令INTRPTが発行された場合、状態ST5への遷移は、当該一連の処理の完了を待ってから行われる。つまり、即座に状態ST5に遷移するのではなく、ステートマシンにおけるある適切なタイミングで処理を中断して、ステップST5に遷移する。状態ST3での処理が完了し、命令INTRPTも無い場合には、ステートマシンは状態ST4に遷移する。状態ST4は、例えば次のプログラム動作のために必要な電圧例えばワード線に印可するプログラム電圧の設定処理を行う状態である。状態ST4から状態ST5へは、中断命令INTRPTによって遷移することはない。すなわち状態ST4で命令INTRPTが発行された場合には、ステートマシンは状態ST4から状態ST3に遷移して、状態ST3での処理が終了した時点で状態ST5に遷移する。また、一連の書き込み処理が全て終了した場合には、状態ST4から状態ST5へ遷移する。次に、データの書き込み時においてリセット命令を受けた場合の具体的な例について、図16を用いて説明する。図16は各種信号のタイミングチャートである。図示するように、時刻t0で書き込みコマンドCMD-Nが成立すると、時刻t1で第1シーケンサ11が起動するFsm=H。そして第1シーケンサ11のステートマシンは、時刻t2において状態ST1から状態ST2に遷移する。更にその1クロック後の時刻t3で、ステートマシンは状態ST2から状態ST3に遷移し、プログラム動作を開始する。このプログラム動作の期間中の時刻t4でリセット命令が入力され、コマンドCMD-RSTが成立したとする。SRAM部3はレディ状態であるので、コマンドCMD-RSTの成立と同時に、信号EXE-RSTがアサートされる。また、コマンド成立を受けて第1シーケンサ11内部では、時刻t5で中断命令INTRPTが発行される。これによりステートマシンは、例えばNANDコア部10での処理が完了した時刻t6においてプログラムを中断し、状態ST5に遷移する。状態ST5に遷移することで、時刻t7でコマンドCMD-Nはリセットされ、信号Fsm-NはLレベルとなる。このようにして第1シーケンサ11がビジー状態からレディ状態になることで、信号Fsm-RSTが時刻t8でアサートされる。その結果、リセット用の第3シーケンサ15がアイドル状態状態ST1からアクティブ状態に遷移して、リセット動作を開始する。上記第2実施形態において、NAND型フラッシュメモリ2がビジー状態である期間にリセット命令を受信した場合には、例えばこのようにして実施出来る。すなわち、第1シーケンサ11と第3シーケンサ15は、同じクロックCLK-Nで制御されているため、CDC対策は不要となる。これに対してSRAM部3がビジー状態である期間にリセット命令を受信した場合には、第2実施形態で説明したように動作する。この場合、信号EXE-RSTのアサートされるタイミングが、信号BUSY-Aによって遅延される。これにより、CDC対策を必要とすることなく、適切なタイミングでリセット動作を開始することが出来る。[変形例等]以上のように、本実施形態に係る半導体装置1は、第1動作モード第1コマンドレジスタ14にコマンドが成立する場合と第2動作モード第2コマンドレジスタ26にコマンドが成立する場合とを有する半導体装置1である。そして半導体装置1は、第1周波数で動作する第1シーケンサ11と、第1周波数より高周波数の第2周波数で動作する第2シーケンサ22とを具備する。第1動作モードでは、第2シーケンサ22は外部から命令を受け付けることなく、第1シーケンサ11の制御の下で動作する。第2動作モードでは、第2シーケンサ22は外部から直接命令を受け付けて動作し、第1シーケンサ11の動作は停止される。本例によれば、第2シーケンサ22によって高速の処理が必要な際には、第2動作モードにおいて第2シーケンサ22に対して直接命令を与えることが出来る。これにより、高速動作可能な半導体装置1を提供出来る。なお、上記実施形態では、NAND型フラッシュメモリ2とSRAM20とが混載された半導体メモリシステムを例に説明した。しかし、半導体メモリを備えたシステムには限定されず、複数のクロックドメインを有する構成であれば限定されない。図17は、上記実施形態の変形例に係る半導体装置のブロック図である。図示するように、半導体装置100は、第1クロックドメイン110と第2クロックドメイン120とを備えている。第1クロックドメイン110は、第1オシレータ111によって発生される第1周波数の第1クロックCLK-Nで動作し、第1シーケンサ112によって制御される。第2クロックドメイン120は、第1オシレータ121によって発生される、第1周波数よりも高周波数の第2クロックCLK-Aで動作し、第2シーケンサ122によって制御される。第1、第2シーケンサ112、122によって制御される制御対象回路113、123は、半導体メモリに限らず、コマンド判定回路や無線通信装置など種々の回路ブロックであってよい。このような構成において、半導体装置100は第1動作モードと第2動作モードとを有する。そして第1動作モードでは、第2シーケンサ122は外部から命令を受け付けることなく第1シーケンサ112の制御の下で動作する。他方、第2動作モードでは、第2シーケンサ122は外部から直接命令を受け付けて動作し、第1シーケンサ112の動作は停止される。半導体装置100は更に、第1シーケンサ112へ命令を転送する第1経路140と、第2シーケンサ122へ命令を転送し、第1経路140とは別個に設けられた第2経路141とを更に備える。そして半導体装置100は、コマンドに応じて第1、第2経路140、141を使い分ける。すなわち、第1クロックドメイン110における動作が必要なコマンドは、第1経路140によって第1シーケンサ112へ与えられる。他方、第2クロックドメイン120における動作のみが必要で第1クロックドメイン110における動作が不要なコマンドは、第2経路141によって第2シーケンサ122に与えられる。また半導体装置100は更に、第1経路140に設けられ、第1シーケンサ112への命令を受信する第1レジスタ114と、第2経路141に設けられ、第2シーケンサ122への命令を受信する第2レジスタ124と、第1、第2レジスタ114、124へ与えるクロックを選択する選択部130とを更に備えていてもよい。選択部130はセレクタ131を備え、第1シーケンサ112の動作中には、第2レジスタ124にクロックを与えることなく、第1周波数のクロックCLK-Nを第1レジスタ114に与える。更に選択部130はセレクタ132を備え、第2シーケンサ122の動作中には、第1レジスタ114にクロックを与えることなく、第2周波数のクロックCLK-Aを第2レジスタ124に与える。このように上記実施形態は、半導体メモリシステムのみならず、半導体装置全般に広く適用することができる。上記第1、第2実施形態では、NAND型フラッシュメモリ2とSRAM部3とがワンチップに集積されたメモリシステムを例に挙げたが、このようなメモリシステムの具体例としては、OneNAND登録商標型のフラッシュメモリが挙げられる。しかし、必ずしもワンチップ化されている場合に限らず、NAND型フラッシュメモリ2とSRAM部3とが別々の半導体チップで実現されている場合であっても良い。またSRAM部3内においても、例えば第2シーケンサ22、ECC部21、及びSRAM20が異なる半導体チップで実現されていてもよい。また上記実施形態では主記憶としてNAND型フラッシュメモリが用いられる場合を例に説明したが、NAND型フラッシュメモリに限らず、その他のフラッシュメモリであっても良く、更には強誘電体メモリ、磁気抵抗素子をメモリセルに用いた磁気ランダムアクセスメモリMagneticRandomAccessMemory、または可変抵抗素子を用いたReRAMResistanceRandomAccessMemory等のその他の半導体メモリであっても良い。更には、半導体装置1は、NAND型フラッシュメモリ2とECC部21とを有し、SRAM20を有しない場合であってもよい。この場合において、NAND型フラッシュメモリ2が第1クロックドメインを構成し、ECC部21が第2クロックドメインを構成してもよい。また、上記実施形態及び図12の変形例では、2つのクロックドメインを有する場合を例に挙げて説明した。しかし、3つ以上のクロックドメインを有する場合であってもよい。この場合、各クロックドメインにレジスタを設けて、全てのクロックドメインに対して直接命令を入力出来るようにしてもよいし、マスターとなるクロックドメイン、及びスレーブとなる2つ以上のクロックドメインのうちのいずれかのみに命令を直接入力出来るようにしてもよい。また、上記実施形態で説明した図2、図4、及び図10等の回路構成は一例に過ぎず、例えば図3や図5~図7、図12~14、図15~16等の動作を実現出来る構成であれば限定されない。更に、フローチャートにおいて説明した処理は、可能な限り順序を入れ替えてもよい。更に、上記実施形態では、第1シーケンサ11の処理するコマンドとして、読み出しコマンドCMD-RD、書き込みコマンドCMD-WR、及び消去コマンドCMD-ERを例に挙げた。また第2シーケンサ22の処理するコマンドとして、ロックコマンドCMD-LCK及びアンロックコマンドCMD-ULCKを例に挙げた。しかし、当然ながら使用可能なコマンドはこれらのコマンドに限定されるものではない。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。