入力端子から出力端子に至る電圧伝達経路の導通及び遮断の両状態を切替えて前記入力端子に過電圧が供給されたときに当該過電圧が前記出力端子に伝達されることを阻止する過電圧保護回路であって、制御信号に応じて前記導通及び遮断の両状態を切替えるために前記電圧伝達経路に介挿され前記制御信号を受ける自己の制御信号受信部に電気容量を持ったスイッチング素子を用いたスイッチ回路と、前記入力端子に供給される入力電圧を用いて前記入力電圧を昇圧した電圧値の昇圧電圧信号を生成し該昇圧電圧信号を前記スイッチング素子の制御信号受信部に供給する昇圧回路と、前記入力電圧を分圧して得た比較入力電圧と既定の基準電圧との比較を行うコンパレータの出力に応答して開閉動作を行うことによって前記スイッチング素子の制御信号受信部に蓄積された電荷を放電するスイッチと、を有する放電回路と、を備えたことを特徴とする過電圧保護回路。前記スイッチング素子は、ソースとバルクが前記出力端子に接続され、ゲートに前記昇圧回路の出力端と前記放電回路のスイッチとが接続されたMOSトランジスタであることを特徴とする請求項1に記載の過電圧保護回路。入力端子から出力端子に至る電圧伝達経路の導通及び遮断の両状態を切替えて前記入力端子に過電圧が供給されたときに当該過電圧が前記出力端子に伝達されることを阻止する過電圧保護回路であって、制御信号に応じて前記導通及び遮断の両状態を切替えるために前記電圧伝達経路に介挿され電気容量を持った自己の制御信号受信部であるゲートに前記制御信号を受ける第1のMOSトランジスタを有するスイッチ回路と、前記入力端子に供給される入力電圧と、第1の電圧とを入力して、前記入力電圧の電圧値と前記第1の電圧の電圧値とを線形結合した電圧値に昇圧した第2の電圧を生成し該第2の電圧を前記制御信号として前記第1のMOSトランジスタのゲートに供給する昇圧回路と、一端が前記入力端子に接続された第1の抵抗と、前記第1の抵抗の他端に一端が接続され他端が接地された第2の抵抗と、一方の入力端子が前記第2の抵抗の一端に接続され、他方の入力端子が第1の基準電圧に接続された第1のコンパレータと、前記第1のコンパレータの出力に応じて前記第1のMOSトランジスタのゲートに蓄積された電荷を放電するスイッチと、を有する放電回路と、を備えたことを特徴とする過電圧保護回路。前記放電回路は、ドレインが前記入力端子に接続され、ゲートが前記第1のMOSトランジスタのゲートに接続された第2のMOSトランジスタと、前記第2のMOSトランジスタのソースとバルクに接続された電流源と、前記第1のMOSトランジスタのソース電圧と前記第2のMOSトランジスタのソース電圧とを比較する第2のコンパレータを、更に備え、前記第1のコンパレータの出力と、前記第2のコンパレータの出力とに応じて、前記放電回路のスイッチのオンオフを制御することを特徴とする請求項3に記載の過電圧保護回路。ドレインが前記入力端子に接続された第3のMOSトランジスタと、一端が前記第3のMOSトランジスタのソースとバルクに接続された第3の抵抗と、一端が前記第3の抵抗の他端に接続され、他端が接地された第4の抵抗と、非反転入力端子が第2の基準電圧に接続され、反転入力端子が前記第4の抵抗の一端に接続され、出力が前記第3のMOSトランジスタのゲートに接続された演算増幅器を有する降圧レギュレータを、更に備え、前記降圧レギュレータは、前記第1の電圧を出力することを特徴とする請求項3又は4に記載の過電圧保護回路。前記昇圧回路は、ドレインが前記入力端子に接続され、ゲートが前記第1のMOSトランジスタの制御信号受信部に接続された第4のMOSトランジスタを備え、前記第4のMOSトランジスタは、前記入力電圧が過電圧であるときに、オフして前記入力端子から前記昇圧回路までの電圧伝達経路を遮断し、前記入力電圧が過電圧でないときに、オンして前記入力端子から前記昇圧回路までの電圧伝達経路を導通し、前記昇圧回路における第2の電圧を出力するための内部容量に前記入力電圧を伝達することを特徴とする請求項3乃至5の何れか一項に記載の過電圧保護回路。しかしながら、図4に示した従来の過電圧保護回路は、次のような問題があった。過電圧保護回路を集積回路に接続すると、入力端子201と出力端子202との間に、電流が流れ、PチャネルMOSトランジスタP2で、電圧降下が生じるという問題がある。すなわち、電圧伝達経路において電圧降下が生じるので、入力電圧を集積回路の電源電圧としてそのまま伝達することができない。PチャネルMOSトランジスタP2のゲートソース間電圧の絶対値は、高々入力電圧であるが、入力電圧が低電圧になる程、PチャネルMOSトランジスタP2の抵抗値は大きくなり、電圧伝達経路における電圧降下が大きくなる。本発明は上述のような状況に鑑みて行われたものであり、電圧伝達経路における電圧降下が小さい過電圧保護回路を提供することを目的とする。上記課題を解決するために、ここに次に列挙する技術を提案する。1入力端子から出力端子に至る電圧伝達経路の導通及び遮断の両状態を切替えて前記入力端子に過電圧が供給されたときに当該過電圧が前記出力端子に伝達されることを阻止する過電圧保護回路であって、制御信号に応じて前記導通及び遮断の両状態を切替えるために前記電圧伝達経路に介挿され前記制御信号を受ける自己の制御信号受信部に電気容量を持ったスイッチング素子を用いたスイッチ回路と、前記入力端子に供給される入力電圧を用いて前記入力電圧を昇圧した電圧値の昇圧電圧信号を生成し該昇圧電圧信号を前記スイッチング素子の制御信号受信部に供給する昇圧回路と、前記入力電圧を分圧して得た比較入力電圧と既定の基準電圧との比較を行うコンパレータの出力に応答して開閉動作を行うことによって前記スイッチング素子の制御信号受信部に蓄積された電荷を放電するスイッチと、を有する放電回路と、を備えたことを特徴とする過電圧保護回路。2前記スイッチング素子は、ソースとバルクが前記出力端子に接続され、ゲートに前記昇圧回路の出力端と前記放電回路のスイッチとが接続されたMOSトランジスタであることを特徴とする1の過電圧保護回路。3入力端子から出力端子に至る電圧伝達経路の導通及び遮断の両状態を切替えて前記入力端子に過電圧が供給されたときに当該過電圧が前記出力端子に伝達されることを阻止する過電圧保護回路であって、制御信号に応じて前記導通及び遮断の両状態を切替えるために前記電圧伝達経路に介挿され電気容量を持った自己の制御信号受信部であるゲートに前記制御信号を受ける第1のMOSトランジスタを有するスイッチ回路と、前記入力端子に供給される入力電圧と、第1の電圧とを入力して、前記入力電圧の電圧値と前記第1の電圧の電圧値とを線形結合した電圧値に昇圧した第2の電圧を生成し該第2の電圧を前記制御信号として前記第1のMOSトランジスタのゲートに供給する昇圧回路と、一端が前記入力端子に接続された第1の抵抗と、前記第1の抵抗の他端に一端が接続され他端が接地された第2の抵抗と、一方の入力端子が前記第2の抵抗の一端に接続され、他方の入力端子が第1の基準電圧に接続された第1のコンパレータと、前記第1のコンパレータの出力に応じて前記第1のMOSトランジスタのゲートに蓄積された電荷を放電するスイッチと、を有する放電回路と、を備えたことを特徴とする過電圧保護回路。4前記放電回路は、ドレインが前記入力端子に接続され、ゲートが前記第1のMOSトランジスタのゲートに接続された第2のMOSトランジスタと、前記第2のMOSトランジスタのソースとバルクに接続された電流源と、前記第1のMOSトランジスタのソース電圧と前記第2のMOSトランジスタのソース電圧とを比較する第2のコンパレータを、更に備え、前記第1のコンパレータの出力と、前記第2のコンパレータの出力とに応じて、前記放電回路のスイッチのオンオフを制御することを特徴とする3の過電圧保護回路。5ドレインが前記入力端子に接続された第3のMOSトランジスタと、一端が前記第3のMOSトランジスタのソースとバルクに接続された第3の抵抗と、一端が前記第3の抵抗の他端に接続され、他端が接地された第4の抵抗と、非反転入力端子が第2の基準電圧に接続され、反転入力端子が前記第4の抵抗の一端に接続され、出力が前記第3のMOSトランジスタのゲートに接続された演算増幅器を有する降圧レギュレータを、更に備え、前記降圧レギュレータは、前記第1の電圧を出力することを特徴とする3又は4に記載の過電圧保護回路。6前記昇圧回路は、ドレインが前記入力端子に接続され、ゲートが前記第1のMOSトランジスタの制御信号受信部に接続された第4のMOSトランジスタを備え、前記第4のMOSトランジスタは、前記入力電圧が過電圧であるときに、オフして前記入力端子から前記昇圧回路までの電圧伝達経路を遮断し、前記入力電圧が過電圧でないときに、オンして前記入力端子から前記昇圧回路までの電圧伝達経路を導通し、前記昇圧回路における第2の電圧を出力するための内部容量に前記入力電圧を伝達することを特徴とする3乃至5の何れか一に記載の過電圧保護回路。電圧伝達経路における電圧降下が小さい過電圧保護回路を実現することができる。以下に図面を参照して本発明の実施の形態につき詳述することにより本発明を明らかにする。構成まず、本発明の実施形態に係る過電圧保護回路の構成を説明する。図1は、本発明の一つの実施形態としての過電圧保護回路を示す回路図である。図1において、本発明の実施形態に係る過電圧保護回路100は、入力端子101から出力端子102に至る電圧伝達経路110の導通及び遮断の両状態を切替えて入力端子101に過電圧が供給されたときに当該過電圧が出力端子102に伝達されることを阻止する回路である。この過電圧保護回路100は、降圧レギュレータLDOと、昇圧回路CPと、スイッチ回路SWと、放電回路DCGとを図示のように備えている。降圧レギュレータLDOは、入力端子101より入力される入力電圧Vinを降圧して電圧V1を出力する。昇圧回路CPは、入力電圧Vinと上記電圧V1とを入力して、入力電圧Vinと電圧V1とを線形結合した電圧VGに昇圧して出力する。スイッチ回路SWは、電圧VGを入力し、入力電圧Vinが過電圧であるとき、電圧伝達経路110を遮断し、入力電圧Vinが過電圧でないとき、電圧伝達経路110を導通状態に維持する。放電回路DCGは、電圧伝達経路110の電流量を検出して、入力電圧Vinが過電圧であるとき、上記電圧VGをグラウンド電圧にフォースして、スイッチ回路SWのオンオフを制御する制御接点の電荷本例では、スイッチ回路SWを構成するMOSトランジスタPSWのゲート容量CGに蓄積された電荷を放電する。そして、入力端子101に対応する端子103、および、出力端子102に対応する端子104は、それぞれ接地されている。降圧レギュレータの構成降圧レギュレータLDOは、NチャネルMOSトランジスタM0、抵抗R1、抵抗R2、および、演算増幅器AMP1を含んで構成されている。NチャネルMOSトランジスタM0は、ドレインが入力端子101に接続され、ゲートが演算増幅器AMP1の出力に接続され、ソースとバルクが抵抗R1の一端に接続されている。抵抗R1の他端は、抵抗R2の一端と演算増幅器AMP1の反転入力端子に接続されている。抵抗R2の他端は、端子103と端子104に接続されている。また、演算増幅器AMP1の非反転入力端子には、基準電圧Vrefが与えられる。そして、上述の構成を有する降圧レギュレータLDOは、抵抗R1の一端より電圧V1を出力する。昇圧回路の構成昇圧回路CPは、MOSトランジスタM1乃至M11、容量C1乃至C3、ダイオードD1含んで構成され、MOSトランジスタM1、M2、M4、M6、M7、M9、M11はNチャネルMOSトランジスタであり、MOSトランジスタM3、M5、M8、M10はPチャネルMOSトランジスタである。MOSトランジスタM2乃至M11のゲートには、クロック信号CLKが与えられる。MOSトランジスタM1は、ドレインが入力端子101に接続され、ゲートがMOSトランジスタM3のソースとバルクに接続され、ソースとバルクがMOSトランジスタM2のソースとバルクに接続されている。MOSトランジスタM2は、ドレインがMOSトランジスタM3のドレインと容量C1の一端とダイオードD1のカソードに接続されている。MOSトランジスタM4は、ソースとバルクが抵抗R1の一端、ダイオードD1のアノード、MOSトランジスタM7のソースとバルク、MOSトランジスタM10のソースとバルクに接続され、ドレインがMOSトランジスタM5のソースとバルク、容量C2の一端に接続されている。MOSトランジスタM5は、ドレインが容量C1の他端とMOSトランジスタM6のドレインに接続されている。MOSトランジスタM6は、ソースとバルクがMOSトランジスタM9のソースとバルク、MOSトランジスタM11のソースとバルク、端子103、端子104に接続されている。MOSトランジスタM7は、ドレインが容量C3の一端とMOSトランジスタM8のソースとバルクに接続されている。MOSトランジスタM8は、ドレインが容量C2の他端とMOSトランジスタM9のドレインに接続されている。MOSトランジスタM10は、ドレインが容量C3の他端とMOSトランジスタM11のドレインに接続されている。そして、上述の構成を有する昇圧回路CPは、MOSトランジスタM3のソースより、入力電圧Vinと電圧V1とを線形結合した電圧VGを出力する。スイッチ回路の構成スイッチ回路SWは、電圧伝達経路110を遮断または導通するMOSトランジスタPSWを用いて構成され、図示の例では、MOSトランジスタPSWはNチャネルMOSトランジスタである。即ち、このスイッチ回路SWは、制御信号MOSトランジスタPSWのゲートに印加される信号に応じて電圧伝達経路110の導通及び遮断の両状態を切替えるために電圧伝達経路110に介挿され、制御信号を受ける自己の制御信号受信部たるゲートに電気容量を持ったスイッチング素子を用いたスイッチ回路である。MOSトランジスタPSWは、ドレインが入力端子101に接続され、ゲートがMOSトランジスタM3のソースに接続され、ソースとバルクが出力端子102に接続されている。また、MOSトランジスタPSWのゲート容量はCGである。MOSトランジスタPSWは、いわゆるパワースイッチであり、そのゲート容量CGは1000pFオーダーの巨大な容量値を有する。なお、本発明の実施形態に係る過電圧保護回路のスイッチ回路SWは、電気容量を持ったスイッチング素子としてMOSトランジスタを採用しているが、MOSトランジスタに限らず、電気容量を持ったスイッチング素子であれば何でもよい。他の電気容量を持ったスイッチング素子の例として、電界効果トランジスタFET:FieldEffectTransistorや高電子移動度トランジスタHEMT:HighElectronMobilityTransistor等が挙げられる。放電回路の構成放電回路DCGは、MOSトランジスタPSWのドレインソース間に流れる電流を検出するためのMOSトランジスタSSW、電流値がIrefの電流源Iref、コンパレータCMP、トランジスタでなるスイッチDSW、抵抗R3、抵抗R4、コンパレータCMP2、オア回路ORを含んで構成されている。本例では、MOSトランジスタSSW、スイッチDSWは、NチャネルMOSトランジスタである。MOSトランジスタSSWは、ドレインがMOSトランジスタPSWのドレインに接続され、ゲートがMOSトランジスタPSWのゲートに接続されている。MOSトランジスタSSWは、チャネル幅がW、チャネル長がLであり、上述したMOSトランジスタPSWのチャネル幅とチャネル長との比は、k×W/Lである。但し、kは比例定数である。電流源Irefは、一端がMOSトランジスタSSWのソースとバルクとコンパレータCMPの非反転入力端子に接続され、他端が端子103と端子104に接続されている。コンパレータCMPは、反転入力端子が出力端子102に接続され、出力がオア回路ORの一方の入力端子に接続されている。抵抗R3は、一端が入力端子101に接続され、他端が抵抗R4の一端とコンパレータCMP2の非反転入力端子に接続されている。そして、抵抗R4の他端は端子103と端子104に接続されている。コンパレータCMP2は、出力がオア回路ORの他方の入力端子に接続され、反転入力端子には、基準電圧Vref2が与えられる。オア回路ORは、出力がスイッチDSWのゲートに接続されている。スイッチDSWは、ドレインがMOSトランジスタPSWのゲートに接続され、ソースとバルクが端子103と端子104に接続されている。動作次に、本発明の実施形態に係る過電圧保護回路の動作を説明する。まず、入力電圧が過電圧でないときについて説明する。入力端子101より入力される入力電圧Vinが降圧レギュレータLDOに入力される。降圧レギュレータLDOにおいて、演算増幅器AMP1は、負帰還がかかっているので、非反転入力端子と反転入力端子は仮想短絡する。非反転入力端子には基準電圧Vrefが与えられているので、仮想短絡により、反転入力端子の電圧はVrefとなる。よって、抵抗R2には、電流値がVref/R2の電流が流れ、抵抗R1の一端抵抗R2との接続端の電圧は、次式となる。また、MOSトランジスタM0は、入力端子101と抵抗R1との間に設けられ、上述した構成により負帰還回路を構成しているので、入力電圧Vinの変動の影響を受けずに、抵抗R1の一端の電圧を式1に保つ役割をする。次に、降圧レギュレータLDOから出力された電圧V1と、入力電圧Vinは、昇圧回路CPに入力される。昇圧回路CPの動作を図2及び図3を参照しながら説明する。上述のように、MOSトランジスタM2乃至M11のゲートには、クロック信号CLKが入力される。クロック信号CLKの論理値が1すなわち、ハイレベルのとき、MOSトランジスタM2、M4、M6、M7、M9、M11はNチャネルMOSトランジスタなので、オンする。一方、MOSトランジスタM3、M5、M8、M10はPチャネルMOSトランジスタなので、オフする。よって、MOSトランジスタM1のゲート電圧、すなわちMOSトランジスタPSWのゲート電圧VGが、MOSトランジスタM1がオンするだけの初期電圧VG0になっているとき、容量C1の一端の電圧はVinとなり、他端の電圧はグラウンド電圧となる。即ち、入力電圧VinがMOSトランジスタM1のドレインソース間を介して、容量C1に伝達することができる。そして、容量C2、C3の一端の電圧はV1となり、他端の電圧はグラウンド電圧となる。図2は、図1の過電圧保護回路における、入力電圧が過電圧でなく、クロック信号CLKの論理値が1であるときの昇圧回路CPの等価回路図である。容量C1には、両端の電圧がVinとなるだけの電荷が蓄えられ、容量C2、C3には、両端の電圧がV1となるだけの電荷が蓄えられる。この状態から、クロック信号CLKの論理値が1から0すなわち、ローレベルに転じると、MOSトランジスタM1、M2、M4、M6、M7、M9、M11はNチャネルMOSトランジスタなので、オフする。一方、MOSトランジスタM3、M5、M8、M10はPチャネルMOSトランジスタなので、オンする。よって、容量C1乃至C3は、直列接続された容量となり、クロック信号CLKの論理値が1のときに蓄えられた電荷の一部が、MOSトランジスタPSWの既述のゲート容量CGに分配される。図3は、図2の等価回路図における容量C1乃至C3が、上述のようにして、直列接続された作動状態に転じたときの昇圧回路CPとMOSトランジスタPSWのゲート容量CGとに係る等価回路図である。図3において、直列接続された容量C1乃至C3にゲート容量CGが並列接続されて電荷の分配が行われ、1回の電荷分配動作が完了する。なお、MOSトランジスタPSWのゲート容量CGに比べて、この容量に電気的に同じ導体上で連なる、MOSトランジスタM1、および、放電回路DCGのMOSトランジスタSSWの各ゲート容量は十分小さいので、MOSトランジスタPSWのゲート容量CG以外のゲート容量は省略してある。以降、クロック信号が1と0を周期的に繰り返すことで、昇圧回路CPは、入力電圧Vinと電圧V1とを線形結合した電圧まで昇圧する。入力電圧Vinと電圧V1とを線形結合した電圧まで昇圧する原理を説明するために、電荷分配動作がn回目nは自然数のときについて説明する。説明を簡単にするために、容量C1乃至C3の容量値は全てCであるとすると、クロック信号CLKが1から0に変化して直列接続された瞬間の容量C1乃至C3の合成容量C/3に蓄えられた電荷QTは次式となる。また、n回目の電荷分配動作完了後のゲート容量CGの電圧をVGnとすると、電荷QGnは次式となる。そして、n回目の電荷分配量ΔQGnは、n-1回目の電荷分配動作完了後のゲート容量CGの電荷QGn-1からn回目の電荷分配動作完了後のゲート容量CGの電荷QGnまでの増分であるので、次式となる。さらに、n回目の電荷分配動作完了後の容量C1乃至C3の合成容量C/3に蓄えられた電荷は、電荷量保存則より次式となる。ここで、式3を式4に代入すると、次式となる。式2と式6を式5に代入して整理すると、次式となる。式7を変形すると、次式となる。式8は等比数列の式であるので、VGnについて解くと、n回目の電荷分配動作完了後のゲート容量CGの電圧VGnは次式となる。よって、クロック信号が1と0を周期的に十分な回数繰り返すことで、昇圧回路CPが昇圧してゲート容量CGに出力する電圧VGは、式9の極限であり、次式となる。従って、昇圧回路CPは、入力電圧Vinと電圧V1との線形結合した電圧まで昇圧する。MOSトランジスタPSWの抵抗値Ron1は、移動度μ、ゲート酸化膜容量Cox、閾値電圧Vth、非飽和領域の電流式より次式となる。即ち、式11よりMOSトランジスタPSWの抵抗値は、ゲート電圧VGが高くなる程、小さくなるので、抵抗値が許容範囲内に収まるようなゲート電圧VGまで昇圧するように、電圧V1、容量値C1乃至C3を設定すればよい。なお、式10の線形結合した電圧は、3V1Vinに限らず、容量C1乃至C3の容量値を任意に設定することで、αV1βVinα、βは比例定数とすることができる。また、昇圧回路CPを構成する容量の段数を増やすことでも、任意の線形結合した電圧を出力することができる。このように、本発明の実施形態に係る過電圧保護回路は、入力電圧が過電圧でないとき、電圧伝達経路110を遮断または導通するMOSトランジスタPSWの抵抗値を所望の値まで小さくできるので、電圧伝達経路110における電圧降下が小さくすることができるという効果を奏する。次に、入力電圧が過電圧であるときについて説明する。放電回路DCGにおける抵抗R3と抵抗R4は入力端子101とグラウンドとの間に直列接続されているので、入力電圧Vinを分圧する。抵抗R3の抵抗値をR3、抵抗R4の抵抗値をR4とすると、抵抗R3と抵抗R4との接点電圧は、Vin×R4/R3R4となり、この接点電圧が分圧された電圧となる。分圧された電圧は、コンパレータCMP2の非反転入力端子に入力され、基準電圧Vref2と比較される。基準電圧Vref2は、入力電圧Vinが過電圧である場合と過電圧でない場合との閾値に対応する。すなわち、入力電圧Vinが過電圧であるとき、抵抗R3と抵抗R4とで分圧した電圧が基準電圧Vref2を超えるので、コンパレータCMP2は、オア回路ORに論理値が1の信号を出力する。一方、入力電圧Vinが過電圧でないとき、抵抗R3と抵抗R4とで分圧した電圧が基準電圧Vref2を超えないので、コンパレータCMP2は、オア回路ORに論理値が0の信号を出力する。入力電圧Vinが過電圧であるとき、オア回路ORには、論理値が1の信号が入力されるので、オア回路ORは、スイッチDSWに論理値が1の信号を出力する。スイッチDSWのゲートに、論理値が0の信号が入力されているときには、スイッチDSWは、オフしてMOSトランジスタPSWのゲート電圧VGを保持する。ゲート電圧VGが保持されると入力端子101から出力端子102までの電圧伝達経路110は導通状態が維持される。一方、スイッチDSWのゲートに、論理値が1の信号が入力されると、スイッチDSWは、オンしてMOSトランジスタPSWのゲート電圧VGをグラウンド電圧にフォースする。即ち、MOSトランジスタPSWのゲート容量CGに蓄えられた電荷をグラウンドに放電する。MOSトランジスタPSWのゲート容量に蓄えられた電荷が放電されると、MOSトランジスタPSWは、オフして入力端子101から出力端子102までの電圧伝達経路110は遮断される。このように、電圧伝達経路110が遮断されることによって、出力端子102に過電圧が伝達されなくなる。さらに、本発明の実施形態に係る過電圧保護回路は、上述した構成により、電圧伝達経路110に流れる電流が過大、即ち、過電流となったときも電圧伝達経路110を遮断することができる。以下、電圧伝達経路110における電流が過電流であるときの動作について説明する。放電回路DCGにおけるMOSトランジスタSSWは、ドレイン電圧、ゲート電圧がスイッチ回路SWにおけるMOSトランジスタPSWのドレイン電圧、ゲート電圧と同じであり、電流源Irefによりドレインソース間に電流値Irefの電流が流れるので、コンパレータCMPの非反転入力端子の電圧V2は、式11より次式となる。また、MOSトランジスタPSWのドレインソース間に流れる電流をIoutとすると、出力電圧Voutは次式となる。コンパレータCMPは、式12の電圧と式13の電圧の大小を比較して、その比較結果をオア回路ORに出力する。すなわち、式12の電圧から式13の電圧を引いた値の符号に対応する論理値の信号をオア回路ORに出力する。式12から式13を引くと次式となる。式14より分母は正の数なので、分子で符号が決まる。即ち、電圧伝達経路110に流れる電流が過電流でないとき、MOSトランジスタPSWに流れる電流Ioutは、k×Iref未満の電流値であるので、式14は負の値となり、コンパレータCMPは、オア回路ORに論理値が0の信号を出力する。オア回路ORの出力の論理値が0のとき、スイッチDSWのゲートには、論理値が0の信号が入力される。スイッチDSWのゲートに、論理値が0の信号が入力されると、スイッチDSWは、オフしてMOSトランジスタPSWのゲート電圧VGを保持する。ゲート電圧VGが保持されると入力端子101から出力端子102までの電圧伝達経路110は導通されたままとなる。一方、電圧伝達経路110に流れる電流が過電流であるとき、MOSトランジスタPSWに流れる電流Ioutは、k×Iref以上の電流値であるので、式14は正の値となり、コンパレータCMPは、オア回路ORに論理値が1の信号を出力する。オア回路ORに、論理値が1の信号が入力されると、オア回路ORは、スイッチDSWに論理値が1の信号を出力する。スイッチDSWのゲートに、論理値が1の信号が入力されると、スイッチDSWは、オンしてMOSトランジスタPSWとMOSトランジスタM1のゲート電圧VGをグラウンド電圧にフォースする。すなわち、MOSトランジスタPSWのゲート容量CGに蓄えられた電荷と、MOSトランジスタM1のゲート容量に蓄えられた電荷をグラウンドに放電する。この場合、MOSトランジスタM1のゲートソース間電圧は、MOSトランジスタPSWのゲートソース間電圧に比べて少なくともMOSトランジスタM2のボディダイオードの順方向電圧とMOSトランジスタM3のボディダイオードの順方向電圧の分だけ小さいので、先にMOSトランジスタM1がオフする。そして、MOSトランジスタM1がオフされることで、入力端子101からスイッチDSWへ向かう電流経路が遮断されるので、MOSトランジスタPSWのゲート電圧VGを完全にグラウンド電圧にフォースすることができる。よって、MOSトランジスタPSWのゲート容量に蓄えられた電荷を完全に放電することができる。MOSトランジスタPSWのゲート容量に蓄えられた電荷が放電されると、MOSトランジスタPSWは、オフして入力端子101から出力端子102までの電圧伝達経路110は遮断される。このように、電圧伝達経路110が遮断されることで、出力端子102に過電流が流れなくなる。以上より、式12の電圧V2を過電流の許容限界値に対応する値として設定しておくことにより、電圧伝達経路110に流れる電流が過電流であるときに、電圧伝達経路110を遮断することができる。また、電圧伝達経路110を遮断してから、電圧伝達経路110に流れる電流が過電流でなくなったとき、式14は負の値となり、スイッチDSWはオフする。そして、昇圧回路CPのダイオードD1を通じて、電圧V1が容量C1に伝達して電荷が蓄えられ、クロック信号CLKが0となったとき、容量C1に蓄えられた電荷がMOSトランジスタM1のゲートに伝達して、MOSトランジスタM1はオンする。このとき、MOSトランジスタM1のゲート電圧VGは、初期電圧VG0となる。MOSトランジスタM1がオンすることで、昇圧回路CPは、昇圧動作を開始して復帰することができる。尚、図4に示した従来の過電圧保護回路は、入力電圧が過電圧であるとき、ツェナーダイオードT1には、指数関数的な電流、すなわち、非常に大きな電流が流れ、エネルギー損失が大きくなるという問題もあるが、本発明の実施形態に係る過電圧保護回路では、ツェナーダイオードを用いないので、入力電圧が過電圧であるとき、指数関数的な電流が流れないので、エネルギー損失が小さいという効果も奏する。また、本発明の実施形態に係る過電圧保護回路では、上述した構成により、入力電圧Vinが過電圧であるときだけでなく、電圧伝達経路110に流れる電流が過電流であるときも電圧伝達経路110を遮断することができる。即ち、本発明の実施形態に係る過電圧保護回路に接続される集積回路を過電流から保護することができるという効果も奏する。特に、本発明の実施形態に係る過電圧保護回路に接続される集積回路が、CPUやDSPディジタルシグナルプロセッサのように、低電源電圧で駆動され大電流を消費する集積回路である場合、好適に利用できる。例えば、一秒間あたりの命令処理数、すなわち、MIPSMillionInstructionsPerSecondが、非常に大きいとき、CPUやDSP等のプロセッサは、内部の論理回路の大部分が動作するため、大電流を消費する。大電流が流れると発熱が生じ、プロセッサに負担がかかる。本発明の実施形態に係る過電圧保護回路を用いることで、大電流による発熱から集積回路を保護することができる。なお、過電流発生時に本発明の実施形態に係る過電圧保護回路が機能し、電圧伝達経路が遮断されたとき、集積回路の電源端子に電圧伝達経路を介して電力が供給されなくなるが、集積回路の電源端子にバイパス容量すなわち、バイパスキャパシタを備えることで、バイパス容量から電力を集積回路の電源端子に供給することができる。また、一般的に、入力電圧が過電圧となっている時間と電圧伝達経路に流れる電流が過電流となっている時間は短い。すなわち、電圧伝達経路が遮断されている時間は短いので、電圧伝達経路が遮断されている間、バイパス容量で集積回路に電力を十分供給することができる。そして、本発明の実施形態に係る過電圧保護回路では、上述した構成により、過電圧保護時及び過電流保護時、それぞれにおいて、降圧レギュレータと昇圧回路とスイッチ回路を別々に用意することなく共有化しているため小型であるという効果も奏する。さらに、本発明の実施形態に係る過電圧保護回路では、上述した降圧レギュレータを用いているので、入力電圧の変動に依らず昇圧回路に安定した電圧を供給できるという効果も奏する。本発明の実施形態に係る過電圧保護回路の説明では、スイッチ回路SWにおけるMOSトランジスタPSWがNチャネルMOSトランジスタであったが、PチャネルMOSトランジスタでもよい。この場合、極性が逆になるので、ゲート電圧VGが負電圧となり、その負電圧の絶対値を大きくする昇圧回路を用いれば、同様の効果が得られる。